(57)【要約】      （修正有）【課題】計測データの測定頻度に対する統計値をゲート時間内であっても出力可能とすることにより、時間計測のリアルタイム性を向上させた時間計測装置を提供する。【解決手段】入力パルスの時間幅または時間差を計測した計測データの測定回数に基づいて統計値を演算する時間計測装置において、前記計測データの所定範囲を取り出すデータ抽出手段と、この取り出された計測データを用いて所定時間ごとにオフセットさせたアドレスデータを生成するアドレス生成手段であるオフセットアドレス回路１５と、このアドレスデータのアドレスに前記取り出された計測データの測定回数を記憶する記憶手段であるメモリ加算回路１６と、を設けたことを特徴とする時間計測装置。【選択図】        図１
2004317192.tif 000002
【特許請求の範囲】
【請求項１】
入力パルスの時間幅または時間差を計測した計測データの測定回数に基づいて統計値を演算する時間計測装置において、
前記計測データの所定範囲を取り出すデータ抽出手段と、
この取り出された計測データを用いて所定時間ごとにオフセットさせたアドレスデータを生成するアドレス生成手段と、
このアドレスデータのアドレスに前記取り出された計測データの測定回数を記憶する記憶手段と、を設けたことを特徴とする時間計測装置。
【請求項２】
前記データ抽出手段は、
前記所定範囲の計測データを検出する検出手段と、
この検出結果に基づいてメモリの書き込み許可信号を生成する許可信号生成手段と、を備えたことを特徴とする請求項１に記載の時間計測装置。
【請求項３】
前記検出手段は、
前記計測データと取り出したい計測データの上限値により決定される補数とを加算し、その結果に基づいて符号信号を出力する第１の加算器と、
前記計測データと取り出したい計測データの下限値により決定される補数とを加算し、その結果に基づいて符号信号を出力する第２の加算器と、から構成されることを特徴とする請求項２に記載の時間計測装置。
【請求項４】
前記アドレス生成手段は、
前記第２の加算器の加算結果に対して前記所定時間をカウントするカウンタのカウントデータを結合させて前記オフセットさせたアドレスデータ生成することを特徴とする請求項１乃至請求項３のいずれかに記載の時間測定装置。
【請求項５】
前記記憶手段は、
記憶領域を複数にブロック分けされ、このブロックに対し前記所定時間ごとに前記測定回数が格納されるメモリと、
このメモリの前記アドレスデータのアドレスに格納されているデータに所定数を加算して再び格納する加算器と、から構成されることを特徴とする請求項１乃至請求項４にいずれかに記載の時間測定装置。
【請求項６】
前記記憶手段は、
前記メモリのブロックに格納された測定回数のうち、最も古いデータが格納されたブロックから順次更新することを特徴とする請求項１乃至請求項５のいずれかに記載の時間測定装置。
【請求項７】
前記メモリは、
前記計測データごとの測定回数の合計を格納する統計値演算用ブロックを有することを特徴とする請求項５または請求項６のいずれかに記載の時間測定装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、入力パルスの時間幅または時間差を計測する時間計測装置に関し、詳しくは計測データの統計値出力の高速化に関するものである。
【０００２】
【従来の技術】
従来、入力される電気信号の周期、パルス幅あるいは複数入力信号間の時間差等を計測する時間計測装置としてタイムインターバルアナライザやジッタメータなどがよく知られている。
また、従来のタイムインターバルアナライザなどには、平均値、最大値、最小値、ピーク−ピーク、標準偏差、標準偏差／平均値等の統計値を演算する統計演算部を有するものがある（例えば特許文献１。）。
【０００３】
図６は、従来における時間計測装置の一例を示した構成図である。
図６において、少なくとも１種類の被測定信号が時間計測回路６１に入力される。時間計測回路６１は、ゲート設定回路６２に設定された時間の間に入力された被測定信号の周期、パルス幅、入力信号間の時間差等を測定する時間測定機能を有し、測定結果として計測データをデジタル値で出力する。
【０００４】
図７は従来におけるメモリ加算回路の動作を示す説明図である。
前出のメモリ加算回路６３は、図７に示すように出力された計測データをメモリ７１のアドレスとして使用し、加算器７２により、そのアドレスに格納されているデータに１が加算される。
この結果、メモリ７１のアドレス自体が測定時間を示す計測データとなり、そのアドレスに格納されたデータは、その測定時間が測定された回数として記録される。
【０００５】
ゲート時間が経過するとメモリ７１内のデータから平均値、最大値、最小値或いは標準偏差など様々な統計値を計算した後、メモリ７１をクリアし次のゲート時間の測定に備える。統計値演算や装置全体の制御は、図示しないＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）やＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）などが行う。
まとめると図８に示すような工程により処理される。
【０００６】
図８は、従来における統計値算出するまでの工程を示したフローチャートである。
各工程の処理手順に従って説明する。
（Ｓ１）  入力された被測定信号の周期などの時間計測を行い計測データを出力する。
（Ｓ２）  出力された計測データをメモリのアドレスデータとして使用し、該当するアドレスに格納されているデータに１を加算する。
（Ｓ３）  ゲート時間を経過したか否かを判断し経過していなければ工程Ｓ１の処理を行い、経過していれば工程Ｓ４の処理を行う。
（Ｓ４）  メモリに格納されたデータを用いて統計演算を行う。
【０００７】
このような時間計測装置は、光ディスクメディアの読み出し信号のジッタ評価に用いられている。これについて図を用いて説明する。
図９は従来におけるメモリ内に格納されたデータのイメージを示す説明図である。
図９において、ＤｔｏＣ信号測定時メモリイメージは、光ディスクメディアから読み出されたＲＦ（Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ）信号とクロック信号とを被測定信号として入力した時の信号間の時間差を測定したときの様子である。測定時間の計測データをアドレスとして、そのアドレスにはその時間が測定された回数を示すデータが格納される。この回数データは、メモリのアドレスの若い部分に格納されている。
【０００８】
図９では、回数データが格納された状態のイメージをヒストグラムで表現している。ヒストグラムにより形成される山が一つしかないのは、ＲＦ信号からクロック信号までの時間差を測定するので、クロック信号の周期以上の値は取得されないからである。
【０００９】
図９の３Ｔ信号測定時のメモリイメージは、光ディスクメディアのＲＦ信号を被測定信号として入力し、そのパルス幅を測定したときの様子である。光ディスクメディアの読み出し信号にかけられた変調により、ヒストグラムで形成される山が１４Ｔまで複数分かれて存在している。この山はジッタなどの測定データのふらつきにより発生するものである。
【００１０】
ＲＦ信号には、クロック信号周期の３倍（３Ｔ）のパルス幅が最も多く含まれるため、光ディスクメディアの評価では、３Ｔの山だけを切り出して統計演算処理を行うのが一般的である。ここで、３Ｔと４Ｔのヒストグラムの境界は、ＣＤ（ｃｏｍｐａｃｔ  ｄｉｓｋ），ＤＶＤ（Ｄｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ）の倍速値で決まるクロック周期と１対１で対応するアドレスとなっている。
【００１１】
【特許文献１】
特開２０００−１８７０８７号公報
【００１２】
【発明が解決しようとする課題】
このような従来のデジタル方式の時間計測装置では、測定した平均値、最大値、最小値、標準偏差などは、ゲート時間が経過するまで出力されない。例えば、ゲート時間を１ｓｅｃと設定すると、１ｓｅｃ間はデータを取り続け、測定終了後に演算し統計値を出力するという手順となる。
そのため、アナログ方式のジッタメータなどと比較してリアルタイム性に欠けるという問題があった。
【００１３】
本発明は上述した問題点を解決するためになされたものであり、計測データの測定頻度に対する統計値をゲート時間内であっても出力可能とすることにより、時間計測のリアルタイム性を向上させた時間計測装置を提供することを目的とする。
【００１４】
【課題を解決するための手段】
本発明は次の通りの構成になった時間計測装置である。
【００１５】
（１）  入力パルスの時間幅または時間差を計測した計測データの測定回数に基づいて統計値を演算する時間計測装置において、
前記計測データの所定範囲を取り出すデータ抽出手段と、
この取り出された計測データを用いて所定時間ごとにオフセットさせたアドレスデータを生成するアドレス生成手段と、
このアドレスデータのアドレスに前記取り出された計測データの測定回数を記憶する記憶手段と、を設けたことを特徴とする時間計測装置。
【００１６】
（２）  前記データ抽出手段は、
前記所定範囲の計測データを検出する検出手段と、この検出結果に基づいてメモリの書き込み許可信号を生成する許可信号生成手段と、を備えたことを特徴とする（１）に記載の時間計測装置。
【００１７】
（３）  前記検出手段は、
前記計測データと取り出したい計測データの上限値により決定される補数とを加算し、その結果に基づいて符号信号を出力する第１の加算器と、
前記計測データと取り出したい計測データの下限値により決定される補数とを加算し、その結果に基づいて符号信号を出力する第２の加算器と、から構成されることを特徴とする（２）に記載の時間計測装置。
【００１８】
（４）  前記アドレス生成手段は、
前記第２の加算器の加算結果に対して前記所定時間をカウントするカウンタのカウントデータを結合させて前記オフセットさせたアドレスデータ生成することを特徴とする（１）乃至（３）のいずれかに記載の時間測定装置。
【００１９】
（５）  前記記憶手段は、
記憶領域を複数にブロック分けされ、このブロックに対し前記所定時間ごとに前記測定回数が格納されるメモリと、
このメモリの前記アドレスデータのアドレスに格納されているデータに所定数を加算して再び格納する加算器と、
から構成されることを特徴とする（１）乃至（４）にいずれかに記載の時間測定装置。
【００２０】
（６）  前記記憶手段は、
前記メモリのブロックに格納された測定回数のうち、最も古いデータが格納されたブロックから順次更新することを特徴とする（１）乃至（５）のいずれかに記載の時間測定装置。
【００２１】
（７）  前記メモリは、
前記計測データごとの測定回数の合計を格納する統計値演算用ブロックを有することを特徴とする（５）または（６）のいずれかに記載の時間測定装置。
【００２２】
【発明の実施の形態】
図１は本発明の時間計測装置の第１の実施例を示した構成図である。
図１では前出の図と同一のものは同一符号を付けその部分の説明は省略する。
【００２３】
図１において、３．５Ｔ減算回路１１は、３．５Ｔ補数レジスタ１１２と加算器１１１で構成される。３．５Ｔ補数レジスタ１１２に格納されるデータは、光ディスクメディアから読み出されるクロック信号周期Ｔの３．５倍の時間（３．５Ｔ）の計測データに対する補数データとして、レジスタに格納できる最大値から３．５Ｔの計測データを減算した値が格納される。加算器１１１は、この補数データと計測データとを加算し、その加算結果がレジスタの最大値以下か否かにより決定される符号ｂｉｔを出力する。
【００２４】
２．５Ｔ減算回路１２は、２．５Ｔ補数レジスタ１２２と加算器１２１とで構成される。２．５Ｔ補数レジスタ１２２には、補数データとしてレジスタに格納できる最大値から２．５Ｔの計測データを減算した値が格納される。加算器１２１は、この補数データと計測データとを加算し、その加算データを出力すると共に、加算結果がレジスタの最大値以下か否かにより決定される符合ｂｉｔを反転した信号を出力する。
これまでが請求の範囲でいう検出手段に相当する。
【００２５】
ウインドウ検出回路１３は、ＡＮＤゲート１３１と調整回路１３２で構成される。ＡＮＤゲート１３１には２．５Ｔ減算回路１２の符号ｂｉｔの反転信号と３．５Ｔ減算回路１１の符号ｂｉｔの出力信号が入力され、これらのＡＮＤ信号を出力する。タイミング調整回路１３２は、メモリ１６２へのライト信号のタイミングをオフセットアドレス回路１５からのアドレス信号のタイミングと同期するようにタイミングを調整する。これが請求の範囲でいう許可信号発生手段に相当し、検出手段と許可信号発生手段により抽出手段が構成される。
【００２６】
分解能可変回路１４は、シフトレジスタ１４２とシフト数設定レジスタ１４１により構成される。シフトレジスタ１４２は、２．５Ｔ減算回路１２の加算データを取り込んで、シフト数設定レジスタ１４１に予め格納されているデータに相当するｂｉｔ数分だけ加算データを右（下位）にシフトさせる。
オフセットアドレス回路１５は、１ｍｓｅｃ毎にカウントアップする１ｍカウンタ１５１で有し、分解能可変回路１４から出力された２．５Ｔを差し引いたデータに１ｍカウンタ１５１の出力を割り当てる。この結果、１ｍｓｅｃ毎にアドレスがオフセットした出力が得られる。
これらが請求の範囲でいうアドレス生成手段に相当する。
【００２７】
メモリ加算回路１６は、加算器１６１とメモリ１６２で構成される。加算器１６１は、オフセットアドレス回路１５が出力するアドレスが指し示すメモリのデータにウインドウ検出回路１３の出力であるライト信号が、‘１’のとき‘＋１’を加算してメモリの同じアドレスに格納する。メモリ１６２は、アドレス自体が測定時間を意味し、その測定時間が測定された回数を格納する。これが請求の範囲にいう記憶手段に相当する。
【００２８】
尚、図示しないが装置の操作やパラメータの設定などは、キーボードなどの操作手段を介してユーザにより操作され、表示器により測定値や各種の演算結果が表示される。
【００２９】
具体的な動作について３Ｔ測定の例を用いて説明する。
３．５Ｔ減算回路は、計測データから３．５Ｔに相当するデータを差し引くことにより、計測データが３．５Ｔ未満の信号の場合には３．５Ｔ減算回路内の加算器の符号ｂｉｔに‘１’を出力し、計測データが３．５Ｔ以上の信号の場合には３．５Ｔ減算回路内の加算器の符号ｂｉｔに‘０’を出力する。
【００３０】
２．５Ｔ減算回路は、計測データから２．５Ｔに相当するデータを差し引くことにより、計測データが２．５Ｔ未満の信号の場合には２．５Ｔ減算回路内の加算器の反転符号ｂｉｔに‘０’を出力し、計測データが２．５Ｔ以上の信号の場合には２．５Ｔ減算回路内の加算器の反転符号ｂｉｔに‘１’を出力する。
また、加算器から出力される加算データは、計測データから２．５Ｔを差し引いたデータとなる。
【００３１】
ウインドウ検出回路では、３．５Ｔ減算回路の符号ｂｉｔ、２．５Ｔ減算回路の反転符号ｂｉｔが入力されたＡＮＤ回路の出力は、２．５Ｔから３．５Ｔの範囲内のデータのときのみ‘１’を出力し２．５Ｔ未満あるいは３．５Ｔ以上の計測データの場合は、‘０’を出力する。タイミング調整回路は、メモリへのライト信号のタイミングをオフセットアドレス回路からのアドレス信号のタイミングと同期するようにタイミング調整をするような働きをする。
【００３２】
分解能可変回路は、シフト数設定レジスタに設定された値だけ２．５Ｔ減算回路から出力された加算データを右にｂｉｔシフトする。こうすることで、シフト数分だけ時間計測の分解能を荒くする。これを図２に示す。
【００３３】
図２は、分解能可変回路の動作を示す説明図である。
図２は、シフトレジスタのｂｉｔの構成をイメージで表したものである。シフトレジスタは２４ｂｉｔで構成され、加算器から出力されたデータが格納される。その後、シフト数指定レジスタに設定されたｂｉｔ数を下位へシフトする。斜線で示したｂｉｔには、データがシフトした状態を示しており、空いた上位のｂｉｔには、‘０’を入れる。実施例は、４ｂｉｔをシフトした様子を示している。
【００３４】
シフトするｂｉｔ数は、被測定信号のパルス幅や時間差などの変動量に応じて予め設定される。詳細には、評価するメディアからのデータ読み出し速度が遅くジッタが多いときは分解能を粗くし、データ読み出し速度が速くジッタが少ないときには分解能を細かくする。
【００３５】
オフセットアドレス回路は、分解能可変回路から出力された２．５Ｔを差し引いた計測データの上位ｂｉｔに１ｍカウンタで１ｍｓｅｃ毎にカウントアップされるカウンタの出力を割り当てる。この結果１ｍｓｅｃ毎にアドレスがオフセットした出力が得られる。これを図３に示す。
【００３６】
図３は、オフセット計算回路の動作を示す説明図である。
図３おいて、１ｍゲートカウンタの出力（ａ）は、カウンタのｂｉｔの構成をイメージで表すと共に、斜線によりデータが格納された状態を表している。分解能可変回路から出力されたデジタルデータ（ｂ）は、シフトレジスタに格納されたデータの中から計測データが反映されている下位８ｂｉｔのデータを抽出した状態を示している。合成されたデータ（ｃ）は、上位ｂｉｔ側に１ｍゲートカウンタのデータを格納し、下位ｂｉｔ側に分解能可変回路から出力されたデータを格納される状態を示している。
【００３７】
尚、本実施例では、カウンタを１ｍｓｅｃ毎にカウントアップされる設定年が、１ｍｓｅｃに限るものではなく、より短時間にも長時間にも設定することができる。
【００３８】
メモリ加算回路は、デジタルデータが出力されるたびにオフセットアドレス回路が指し示すメモリのアドレスのデータに‘＋１’を加算し同じアドレスに格納する。ただし、ライト信号が‘０’のときは値が書き込まれない。メモリ加算回路はオフセットアドレス回路の１ｍカウンタがカウントアップするたびに新たに書き込まれたブロック内のデータを統計値演算用ブロックのデータに加減算する。
【００３９】
上述した実施例を以下の条件で動作させた場合について説明する。
ゲート時間：１０００ｍｓｅｃ
時間計測回路の分解能：１５６．２５ｐｓｅｃ／カウント
測定対象：ＣＤ１倍速のパルス幅（倍速のときＴは２３１．３９ｎｓｅｃである。）
2004317192.tif 000003
尚、Ｈは１６進数を示している。
【００４０】
上記条件のとき、２．５Ｔと３．５Ｔの計測データは次の通りである。
２．５Ｔ＝５７８．４６ｎｓｅｃ＝５７８．４６／０．１５６２５＝Ｅ７６Ｈ
３．５Ｔ＝８０９．８５ｎｓｅｃ＝８０９．８５／０．１５６２５＝１４３ＦＨ
従って、２．５Ｔの補数レジスタと３．５Ｔの補数レジスタの値は次の通りである。
２．５の補数レジスタ：ＦＦＦ１８ＡＨ
３．５の補数レジスタ：ＦＦＥＢＣ１Ｈ
シフト数指定レジスタの値：４
【００４１】
３．５Ｔ減算回路の符号ｂｉｔの値は次の通りである。
計測データが１１５９Ｈ（６９４ｎｓｅｃ）のとき：‘１’
計測データが５４ＣＨ（２１１ｎｓｅｃ）のとき：‘１’
計測データが１８Ａ０（９８５ｎｓｅｃ）のとき：‘０’
【００４２】
２．５Ｔ減算回路の符号ｂｉｔの値は次の通りである。
計測データが１１５９Ｈ（６９４ｎｓｅｃ）のとき：‘１’
計測データが５４ＣＨ（２１１ｎｓｅｃ）のとき：‘０’
計測データが１８Ａ０（９８５ｎｓｅｃ）のとき：‘１’
【００４３】
２．５Ｔ減算回路の加算データは次の通りである。
計測データが１１５９Ｈ（６９４ｎｓｅｃ）のとき：２Ｅ３Ｈ
計測データが５４ＣＨ（２１１ｎｓｅｃ）のとき：ＦＦＦ６Ｄ６Ｈ
計測データが１８Ａ０（９８５ｎｓｅｃ）のとき：Ａ２ＡＨ
【００４４】
ウインドウ検出回路の出力（ライト信号）は次の通りである。
計測データが１１５９Ｈ（６９４ｎｓｅｃ）のとき：‘１’
計測データが５４ＣＨ（２１１ｎｓｅｃ）のとき：‘０’
計測データが１８Ａ０（９８５ｎｓｅｃ）のとき：‘０’
【００４５】
加算データを４ｂｉｔシフトした分解能可変回路の出力（アドレス）は次の通りである。
計測データが１１５９Ｈ（６９４ｎｓｅｃ）のとき：２ＥＨ
計測データが５４ＣＨ（２１１ｎｓｅｃ）のとき：ＦＦＦ６ＤＨ
計測データが１８Ａ０（９８５ｎｓｅｃ）のとき：Ａ２Ｈ
【００４６】
これらのデータの下位８ｂｉｔとオフセットアドレス回路の１ｍカウンタのデータを結合させてアドレスデータを生成する。４ｂｉｔシフトしたことにより計測データの分解能は２．５ｎｓｅｃ／カウントになる。
【００４７】
次にメモリ加算回路の動作について説明する。
前出のメモリは、複数のブロックにエリア分けされており、最初の０ｍｓｅｃから１ｍｓｅｃまでの間はメモリのブロック１のエリアにウインドウ検出回路の出力（ライト信号）が‘１’となる２．５Ｔから３．５Ｔの値をとるデジタルデータ１１５９Ｈ（６９４ｎｓｅｃ）が前出の分解能可変回路の出力がオフセットアドレス回路によりオフセットしたアドレス‘２Ｅ’（最初はオフセット値は０）に‘＋１’が加算されていく。１ｍｓｅｃ経過後にこのブロック１のエリアのデータを統計値演算用ブロックのデータに加算し統計演算し演算結果を出力する。
統計値は平均値、最大値、最小値、標準偏差などであり、これらの測定値は、図示しない表示器に表示される。
【００４８】
１ｍｓｅｃから２ｍｓｅｃまでの間は、分解能可変回路の出力がオフセットアドレス回路により‘１００Ｈ’分だけオフセットしたブロック２のエリアの‘１２Ｅ’のアドレスに‘＋１’が加算されていく。
測定開始から２ｍｓｅｃ経過後にこのブロック２のエリアのデータを統計値演算用ブロックのデータに加算して統計演算し演算結果を出力する。
【００４９】
２ｍｓｅｃから３ｍｓｅｃまでの間は分解能可変回路の出力が‘２００Ｈ’分だけオフセットしたブロック３のエリアの‘２２Ｅ’のアドレスに‘＋１’が加算されていく。
【００５０】
測定開始から２ｍｓｅｃ経過後にこのブロック３のエリアのデータを統計値演算用ブロックのデータに加算して統計演算し演算結果を出力する。
ＮｍｓｅｃからＮ＋１ｍｓｅｃまでの間は分解能可変回路の出力に‘１００Ｈ’×ＮだけオフセットしたブロックＮのエリアのアドレスに‘＋１’が加算されていく。
【００５１】
測定開始からＮ＋１ｍｓｅｃ経過後にこのブロックＮ＋１のエリアのデータを統計値演算用ブロックのデータに加算して統計演算し演算結果を出力する。
このようにしてメモリ加算回路のメモリ内に２．５Ｔから３．５Ｔの範囲における計測データの測定回数のみが各ブロックに格納され、統計値演算用ブロックには計測データの測定回数の合計が格納される。
【００５２】
実際の３Ｔ信号のパルス幅はノイズなどにより必ずしも一定ではなく、評価においては、２．５Ｔから３．５Ｔの範囲の値を３Ｔとみなす場合があり、測定回数のデータの分布は正規分布に近い形となる。
【００５３】
図４は、メモリ内のデータをヒストグラムでイメージ表示した説明図である。
設定ゲート時間である１０００ｍｓｅｃ経過までは図４のメモリ内イメージのメモリイメージ１からメモリイメージ１０００までに示すように１ｍｓｅｃ毎に順次各ブロックにヒストグラムが格納される。前出の１ｍｓｅｃカウンタにより１ｍｓｅｃ毎にアドレスがオフセットして回数データを格納するブロックが変わるタイミングで、それまで取り込んだブロックのデータを統計値演算用ブロックの計測データごとの回数データに加算し統計演算し演算結果を出力する。図４の各メモリイメージの間にある黒塗りの矢印は、統計演算するタイミングを示している。
【００５４】
そして、設定ゲート時間の１０００ｍｓｅｃを過ぎてから１００１ｍｓｅｃ目の測定をする前にメモリイメージ１００１−１に示すように統計値演算用ブロックのデータからブロック１のデータ１を減算しメモリイメージ１００１−２でブロック１のデータ１をクリアする。
【００５５】
１００１ｍｓｅｃ目の測定では、メモリイメージ１００１−３に示すように新たに測定したブロック１のデータ１’を統計値演算用ブロックのデータに加算し統計値演算用ブロック内のデータを統計演算し演算結果を出力する。
【００５６】
１００２ｍｓｅｃ目の測定をする前にメモリイメージ１００２−１に示すように統計値演算用ブロックのデータからブロック２のデータ２を減算し、メモリイメージ１００２−２に示すようにブロック２のデータ２をクリアする。
【００５７】
１００２ｍｓｅｃ目の測定では、メモリイメージ１００２−３に示すように新たに測定したブロック２のデータ２’を統計値演算用ブロックのデータに加算し、統計値演算用ブロック内のデータを統計演算し演算結果を出力する。
【００５８】
以下同様の動作を繰り返し２０００ｍｓｅｃの測定をする前にメモリイメージ２０００−１に示すように統計値演算用ブロックのデータからブロック１０００のデータ１０００を減算しメモリイメージ２０００−２に示すようにブロック１０００のデータ１０００をクリアする。
【００５９】
２０００ｍｓｅｃ目の測定では、メモリイメージ２０００−３に示すように新たに測定したブロック１０００のデータ１０００’を統計値用演算ブロックに加算し統計値用演算ブロック内のデータを統計値演算し演算結果を出力する。そして、メモリイメージ１０００−１にもどる。
【００６０】
この動作を繰り返すことで設定ゲート時間が１０００ｍｓｅｃであるにもかかわらず１ｍｓｅｃごとに統計値が出力され見かけ上リアルタイムに時間計測可能になる。
【００６１】
尚、図１で示す分解能可変回路は２．５Ｔ減算回路の出力の加算データがメモリの各ブロックのサイズ内に収まるようにｂｉｔシフトするためのものでメモリのサイズが十分であるならば省略可能である。
【００６２】
また、本実施例では、３Ｔを切り出す場合について説明したが４Ｔや５Ｔなど任意の部分を切り出すには図１の２．５Ｔ減算回路、３．５Ｔ減算回路の２．５Ｔの補数レジスタ、３．５Ｔの補数レジスタに切り出したいエリア（アドレス）の下限値の補数、上限値の補数を設定することで任意の測定データの切り出しが可能である。
【００６３】
さらに、分解能可変回路のシフト数指定レジスタに設定する値を大きくすれば時間測定回路から出力されるデジタルデータの分解能にかかわらず、従来であれば膨大なメモリを搭載しなければ測定できなかった遅い信号でも分解能は粗くなるが、少ないメモリサイズで時間計測が可能になる。
【００６４】
図５は、本発明の第２の実施例を示した構成図である。
第１の実施例はメモリを節約するため加算メモリを１つしか持たせなかったが図５のようにメモリを２種類もたせたり統計値演算用ブロックを別のメモリあるいはレジスタにした構成にしてもよい。
【００６５】
図５において、メモリ５１，５２は内部を複数にブロック分けされていて、第１の実施例と同様に計測データを加工したアドレスに回数データを加算したデータを格納する。バッファ５３，５４，５５，５６，５７の制御により２つのメモリ５１，５２に対して交互にアクセスして各ブロックに回数データが格納される。バッファ５３，５４，５５，５６，５７は、アクセスするブロックの切替を行う。統計値演算用ブロック５８は、メモリまたはレジスタで構成されメモリ５１，５２の各ブロックに格納された回数データを加算した結果を格納する。
【００６６】
具体的動作は以下の通りである。
第１の実施例と同様に計測データを加工してアドレスデータを生成し、そのアドレスへ回数データを格納する。前出の１ｍカウンタにより所定の時間ごとにメモリ５１，メモリ５２と交互にアクセスし、ブロック５１ａ，ブロック５２ａ，ブロック５１ｂ，ブロック５２ｂ，ブロック５１ｃ，ブロック５２ｃ・・・と順次回数データを加算していく。
【００６７】
バッファ５３，５４，５５，５６，５７を制御しブロック２にメモリ加算している間にブロック１のデータを読み出し統計値演算用ブロック５８にデータを加減算し統計値演算する。このようにすればブロック切り替え時のデータの取りこぼしがなく測定可能になる。全体の制御や演算は図示しないＣＰＵやＤＳＰが行う。
【００６８】
尚、メモリ１，メモリ２の各ブロックに加算している時間は１ｍｓｅｃである。１ｍｓｅｃあれば統計値演算用ブロックにデータを加減算し統計値演算するのには十分の時間である。
【００６９】
従って、メモリ加算と統計値演算用ブロックへの加減算のためのメモリへのアクセスが衝突しないようにすることでパルス幅の短い信号でも取りこぼしなしで測定することが可能になる。
【００７０】
すなわちパルス幅が短いと計測データが出力されてくるのが早くなるため、各ブロックの切り替えのタイミングで行う統計演算メモリへの加算やメモリのブロックのクリアが間にあわないことがある。しかし、図５の構成にすることで格納するメモリと加減算するメモリを交互に動作させ測定データの吐き出しに間に合うようにすることができる。
【００７１】
また、よりリアルタイムに時間計測するには、本実施例では１ｍｓｅｃ毎に統計値が演算され出力されるが、オフセットアドレス回路のカウンタのゲート時間を統計演算に要する時間と同じにすることで最速で統計演算値が出力され、よりリアルタイムに近い時間計測が可能となる。
【００７２】
【発明の効果】
本発明によれば、以下のような効果がある。
請求項１に記載の発明によれば、計測データの所定範囲を取り出して、この取り出した計測データを用いて所定時間ごとにオフセットさせたアドレスデータを生成し、このアドレスに測定回数を記憶することにより、計測データの測定頻度に対する統計値をゲート時間内であっても出力可能となり、時間計測のリアルタイム性を向上させることができる。
これにより、調整作業に追従して演算結果が変化していくので作業性が向上する。
【００７３】
請求項２及び請求項３に記載の発明によれば、切り出したい範囲の計測データを検出し、その結果からメモリの書き込み許可信号を生成することにより容易にデータの切り出しが行える。
【００７４】
請求項４に記載の発明によれば、第２の加算器の加算結果に対して所定時間をカウントするカウンタのカウントデータを結合させることにより、所定時間ごとにオフセットしたアドレスデータを生成することができる。
【００７５】
請求項５に記載の発明によれば、記憶領域を複数にブロック分けされ、このブロックに対し所定時間ごとに前記測定回数を格納されるメモリと、このメモリのアドレスデータのアドレスに格納されているデータに所定数を加算して再び格納する加算器とにより、メモリの各ブロックに所定時間ごとの計測データの測定回数を記録することができる。
【００７６】
請求項６に記載の発明によれば、ブロックに格納された測定回数のうち、最も古いデータが格納されたブロックから順次更新するにより、ゲート時間を経過して次のゲート時間の測定に入った場合でも、継続した測定が可能となる。また、前回のゲート時間の統計演算に現在の測定結果を反映させることができる。
【００７７】
請求項７に記載の発明によれば、ゲート時間に取得した計測データの測定回数を加算したデータを格納する統計値演算用ブロックを有することにより、測定回数の合計を順次メモリに格納することができる。
【００７８】
【図面の簡単な説明】
【図１】本発明の時間計測装置の第１の実施例を示した構成図である。
【図２】分解能可変回路の動作を示す説明図である。
【図３】オフセット計算回路の動作を示す説明図である。
【図４】メモリ内のデータをヒストグラムでイメージ表示した説明図である。
【図５】本発明の第２の実施例を示した構成図である。
【図６】従来における時間計測装置の一例を示した構成図である。
【図７】従来におけるメモリ加算回路の動作を示す説明図である。
【図８】従来における統計値算出するまでの工程を示したフローチャートである。
【図９】従来におけるメモリ内に格納されたデータのイメージを示す説明図である。
【符号の説明】
１１  ３．５Ｔ減算回路
１２  ２．５Ｔ減算回路
１３  ウインドウ検出回路
１４  分解能可変回路
１５  オフセットアドレス回路
１６  メモリ加算回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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