(57)【要約】【課題】ＥＥＰＲＯＭ及びその製造方法を提供する。【解決手段】ＥＥＰＲＯＭは半導体基板の表面に比べて凹形成されたトレンチ素子分離膜を含んでおり、半導体基板の表面だけでなく素子分離膜の上側傍に露出された半導体基板部まで活性領域として活用する。これにより、平面レイアウト上に単位セルの大きさの増加なしにも実質的な有効チャンネル領域を拡張させてセル性能が向上できる。【選択図】　図６
2004048004.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の表面に対して凹形成されたトレンチ素子分離膜と、
前記素子分離膜と前記素子分離膜に対して突出された半導体基板との面に沿って形成されたトンネル酸化膜と、
前記トンネル酸化膜上に形成された窒化膜と、
前記窒化膜上に形成されたブロッキング酸化膜と、
前記ブロッキング酸化膜上に形成されたポリシリコンゲート導電層と、を含むことを特徴とするＥＥＰＲＯＭ。
【請求項２】
前記ゲート導電層と前記ブロッキング酸化膜との界面のうち、前記素子分離膜と上方で対向している部分は前記半導体基板の表面よりも下に位置することを特徴とする請求項１に記載のＥＥＰＲＯＭ。
【請求項３】
前記素子分離膜に対して突出された半導体基板部のエッジが丸いことを特徴とする請求項１に記載のＥＥＰＲＯＭ。
【請求項４】
半導体基板上に活性領域と非活性領域とを定義する段階と、
前記非活性領域に前記半導体基板の表面に対して凹状の素子分離膜を形成することによって前記素子分離膜の上側傍に露出された半導体基板部まで前記活性領域を拡張する段階と、
前記素子分離膜と前記素子分離膜に対して突出された半導体基板との面に沿ってトンネル酸化膜を形成する段階と、
前記トンネル酸化膜上に窒化膜、ブロッキング酸化膜及びポリシリコンゲート導電層を順次に形成する段階と、を含むことを特徴とするＥＥＰＲＯＭの製造方法。
【請求項５】
前記凹状の素子分離膜を形成する段階は、
前記非活性領域に前記半導体基板の表面と実質的に平行なトレンチ素子分離膜を形成する段階と、
前記素子分離膜が所定厚さに残るようにエッチングして前記凹状の素子分離膜を形成する段階と、を含むことを特徴とする請求項４に記載のＥＥＰＲＯＭの製造方法。
【請求項６】
前記素子分離膜が所定厚さに残るようにエッチングする段階は、ＨＦを利用したウェットエッチバックを利用して行うことを特徴とする請求項５に記載のＥＥＰＲＯＭの製造方法。
【請求項７】
前記活性領域を拡張する段階後、
前記素子分離膜に対して突出された半導体基板部のエッジを丸くする段階をさらに含むことを特徴とする請求項４に記載のＥＥＰＲＯＭの製造方法。
【請求項８】
前記素子分離膜に対して突出された半導体基板部のエッジを丸くするために、前記エッジにＮＨ４ＯＨ、Ｈ２Ｏ２及びＨ２Ｏの混合液を適用してエッチングすることを特徴とする請求項７に記載のＥＥＰＲＯＭの製造方法。
【請求項９】
前記素子分離膜に対して突出された半導体基板部のエッジを丸くするために、前記エッジを酸化させた後、酸化された部分をウェットエッチングで除去することを特徴とする請求項７に記載のＥＥＰＲＯＭの製造方法。
【請求項１０】
前記トンネル酸化膜を形成する段階は、
ＬＰＣＶＤ法によって酸化膜を蒸着する段階と、
前記酸化膜をアニーリングする段階と、を含み、
前記アニーリングする段階のガス雰囲気はＮ２Ｏ、ＮＯ、またはＮ２Ｏ及びＮＯの両方ともを含むことを特徴とする請求項４に記載のＥＥＰＲＯＭの製造方法。
【請求項１１】
前記窒化膜は、前記トンネル酸化膜を窒化処理して形成するか、又はＬＰＣＶＤ法によって窒化膜を蒸着して形成することを特徴とする請求項４に記載のＥＥＰＲＯＭの製造方法。
【請求項１２】
前記ポリシリコンゲート導電層を形成した後でコバルトシリサイド、タングステンシリサイドまたはチタンシリサイドをさらに形成することを特徴とする請求項４に記載のＥＥＰＲＯＭの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は電源が供給されなくてもデータが消去されない不揮発性メモリ素子及びその製造方法に係り、より詳細にはＥＥＰＲＯＭ（ＥｌｅｃｔｒｉｃａｌｌｙＥｒａｓａｂｌｅ　Ｐｒｏｇｒａｍｍａｂｌｅ　ＲＯＭ）及びその製造方法に関する。
【０００２】
【従来の技術】
電気的に書き直し可能な不揮発性メモリをＥＥＰＲＯＭと呼んでいる。ＥＥＰＲＯＭとしては、フローティングゲート型、ＭＮＯＳ（Ｍｅｔａｌ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｉｌｉｃｏｎ）型、ＭＯＮＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｉｌｉｃｏｎ）型、またはＳＯＮＯＳ（Ｓｉｌｉｃｏｎ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｉｌｉｃｏｎ）型など種々な特徴を有する構造が提案された。
【０００３】
その中で、典型的なＳＯＮＯＳ型ＥＥＰＲＯＭは図１及び図２に示されている。図１は、ビットライン方向に切断した断面図であり、図２は、ゲート方向に切断した断面図である。図１及び図２を参照すれば、素子分離膜１５が形成された基板１０の上に下部酸化膜２０、窒化膜３０、上部酸化膜４０及びポリシリコン膜５０よりなる積層体がある。下部酸化膜２０は、トンネル酸化膜であり、窒化膜３０はメモリ（ストレージ）層であり、上部酸化膜４０は、充電電荷の損失を防ぐブロッキング膜の役割を果たし、ポリシリコン膜５０はゲートである。このような積層体の両側の基板１０内にはソース／ドレーン６０が形成されている。このようなＳＯＮＯＳ型ＥＥＰＲＯＭを駆動する方式は特許文献１に開示されている。
【０００４】
このようなＳＯＮＯＳ型の構造は非常に簡単であり、プログラム／消去時に使われる電圧がフローティングゲート型の構造に比べて相対的に低いので、セル縮少の側面でも有利である。ところが、ＥＥＰＲＯＭをさらに高集積化しようとすれば、その規格縮少による素子間の隔離及び活性領域面積の制限などの問題を解決する必要がある。
【０００５】
【特許文献１】
米国特許第６，０４０，９９５号明細書
【０００６】
【発明が解決しようとする課題】
本発明が解決しようとする技術的な課題は、従来のＥＥＰＲＯＭに比べてさらに高集積化できるＥＥＰＲＯＭを提供することである。
【０００７】
本発明が解決しようとする他の技術的課題は、セル性能の向上効果があり、これによって追加的なセルサイズの縮少可能なＳＯＮＯＳ型ＥＥＰＲＯＭの製造方法を提供することである。
【０００８】
【課題を解決するための手段】
前記技術的課題を達成するために、本発明によるＥＥＰＲＯＭは半導体基板の表面に対して凹形成されたトレンチ素子分離膜、前記素子分離膜と前記素子分離膜に対して突出された半導体基板との面に沿って形成されたトンネル酸化膜、前記トンネル酸化膜上に形成された窒化膜、前記窒化膜上に形成されたブロッキング酸化膜、及び前記ブロッキング酸化膜の上に形成されたポリシリコンゲート導電層、を含む。
【０００９】
前記ゲート導電層と前記ブロッキング酸化膜との界面のうち、前記素子分離膜とその上方で対向している部分は前記半導体基板の表面よりも下に位置できる。そして、前記素子分離膜に対して突出された半導体基板部のエッジは丸いことが望ましい。
【００１０】
従来のＳＯＮＯＳ型ＥＥＰＲＯＭは図２のＡ部分のように一般的な２次元的活性領域の下部酸化膜２０、窒化膜３０及び上部酸化膜４０部分のみをストレージとして使用する。しかし、本発明によるＳＯＮＯＳ型ＥＥＰＲＯＭは、セルの２次元的なレイアウトは従来と同一であるが、活性領域の幅を増加させたような３次元的な効果を有する。これは半導体基板の表面だけでなく素子分離膜の上側傍に露出された半導体基板部まで活性領域に活用できるので可能である。
【００１１】
前記他の技術的課題を達成するために、本発明によるＥＥＰＲＯＭの製造方法では、半導体基板上に活性領域と非活性領域とを定義した後、前記非活性領域に前記半導体基板の表面に対して凹状の素子分離膜を形成することによって前記素子分離膜の上側傍に露出された半導体基板部まで前記活性領域を拡張させる。前記素子分離膜と前記素子分離膜に対して突出された半導体基板との面に沿ってトンネル酸化膜を形成する。次いで、前記トンネル酸化膜上に窒化膜、ブロッキング酸化膜及びポリシリコンゲート導電層を順次に形成する。
【００１２】
前記凹状の素子分離膜を形成するためには、前記非活性領域に前記半導体基板の表面と実質的に平行なトレンチ素子分離膜を形成した後、前記素子分離膜が所定厚さに残るようにエッチングして凹状の素子分離膜を形成する。前記素子分離膜が所定厚さに残るようにエッチングする段階はＨＦを利用したウェットエッチバックを利用して行われる。
【００１３】
前記活性領域を拡張する段階後、前記素子分離膜に対して突出された半導体基板部のエッジを丸くする段階をさらに含むことが望ましい。この場合に、前記エッジにＮＨ４ＯＨ、Ｈ２Ｏ２及びＨ２Ｏの混合液を適用してエッチングする方法が利用でき、あるいは前記エッジを酸化させた後、酸化済みの部分をウェットエッチングで除去する方法が利用できる。
【００１４】
前記トンネル酸化膜はＬＰＣＶＤ（Ｌｏｗ　Ｐｒｅｓｓｕｒｅ　Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法により酸化膜を蒸着した後、前記酸化膜にアニーリング段階を行って形成できるが、ここでアニーリング段階のガス雰囲気はＮ２Ｏ、ＮＯ、またはＮ２Ｏ及びＮＯの両方ともを含むことが望ましい。
【００１５】
本発明によるＳＯＮＯＳ型ＥＥＰＲＯＭは、セルの２次元的なレイアウトは従来と同一であるが、活性領域の幅を増加させたような３次元的な効果を有することができる。これは半導体基板の表面だけでなく素子分離膜の上側傍に露出された半導体基板部までも活性領域に活用できるので可能である。このように製作されたＳＯＮＯＳ活性領域の側壁にも窒化膜のストレージが形成され、これによってチャンネルを増加させることができる。したがって、プログラム／消去効率及び消去時のセル電流の性能が向上できる。
【００１６】
【発明の実施の形態】
以下、添付した図面に基づき、本発明を詳述する。しかし、本発明の実施例は種々な他の形態に変形でき、本発明の範囲が下記に詳述する実施例によって限定されると解釈されてはならない。本発明の実施例は当業界の当業者に本発明をより完全に説明するために提供されるものである。したがって、図面での要素の形状はより明確な説明を強調するために誇張されたものであり、図面上で同じ符号は同じ要素を意味する。
【００１７】
図３ないし図６は、本発明の一実施例によってＳＯＮＯＳ型ＥＥＰＲＯＭを製造する方法を工程順序によって示すものであって、ゲート方向に切断した断面図である。
【００１８】
まず図３を参照すれば、半導体基板１１０を準備し、必要な場合に、イオン注入してウェル（図示せず）を形成する。次いで、半導体基板１１０上に活性領域と非活性領域とを区分するＳＴＩ（Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ）１１５を形成する。ＳＴＩ１１５は非活性領域に形成されるものであって、半導体基板１１０の表面と実質的に平行に形成される。
【００１９】
かかるＳＴＩ１１５を形成する方法は、公知の方法に従うことができる。例えば、半導体基板１１０に酸化膜及び窒化膜を形成した後、これらをパターニングしてトレンチを形成する部位に開口部を作る。次にパターニングされた酸化膜及び窒化膜をマスクとして使用して半導体基板１１０に３０００〜６０００Åのトレンチを形成する。次いで、トレンチ内部を絶縁物質で満たす。例えば、トレンチの内壁上に酸化膜ライナ及び／または窒化膜ライナを形成した後、その上に中温酸化膜（Ｍｉｄｄｌｅ　Ｔｅｍｐｅｒａｔｕｒｅ　Ｏｘｉｄｅ：ＭＴＯ）を形成し、残りの部分にはギャップフィリング性能の優れた物質、例えば、ＵＳＧ（Ｕｎｄｏｐｅｄ　Ｓｉｌｉｃａｔｅ　Ｇｌａｓｓ）またはＨＤＰ−ＣＶＤ（ＨｉｇｈＤｅｎｓｉｔｙ　Ｐｌａｓｍａ−ＣＶＤ）法を利用して形成した酸化膜で埋め込む。かかる結果物の上面をＣＭＰまたはエッチバック法で平坦化する。この時に、パターニングされた窒化膜がＣＭＰ工程のストッパまたはエッチバックのストッパとして作用する。最後に、半導体基板１１０上に残っているパターニングされた酸化膜と窒化膜とを除去すれば、半導体基板１１０の表面よりも若干高いか、殆ど段差のない平行なＳＴＩ１１５が形成される。
【００２０】
図４を参照すれば、前記ＳＴＩ１１５が所定厚さに残るようにエッチングして半導体基板１１０の表面に対して凹状の素子分離膜１１５ａを形成する。トレンチ素子分離膜１１５ａに比べて上方に突出された半導体基板部は全部活性領域として活用できる。したがって、活性領域は素子分離膜１１５ａの上側傍に露出された半導体基板部までに拡張される。その結果、２次元的なレイアウトを変更しなくても活性領域を拡張させうる。
【００２１】
前記ＳＴＩ１１５をエッチングする時にはＨＦを利用したウェットエッチバックが利用できる。ＨＦはＨ２Ｏに希釈したものを利用するが、その温度は一般的に室温にする。ＨＦとＨ２Ｏとの比率は１：１０〜１：１０００にできる。ＨＦを適用する方法も、ディップ式またはスプレー式が利用できる。他の代案として、ＨＦをＮＨ４Ｆと混合してＢＯＥ（Ｂｕｆｆｅｒｅｄ　Ｏｘｉｄｅ　Ｅｔｃｈａｎｔ）の形で適用することもできる。このようなエッチング液の適用される時間を調節することによって所望の厚さの素子分離膜１１５ａを残す。
【００２２】
素子分離膜１１５ａが従来のフィールド酸化膜よりも薄くても活性領域が相対的に上方に突出していて効果的に素子間の隔離ができる。しかし、もし薄くなった素子分離膜１１５ａの厚さが問題であれば、図３を参照して説明した段階で、ＳＴＩ１１５を形成する時のトレンチをもっと深く形成することによって、残っている素子分離膜１１５ａを厚くする。
【００２３】
図５を参照すれば、素子分離膜１１５ａとそれに対して突出された半導体基板１１０との面に沿ってトンネル酸化膜１２０を形成する。トンネル酸化膜１２０は図４の結果物を熱酸化させて形成できる。他の代案として、トンネル酸化膜１２０はＬＰＣＶＤ法によってＭＴＯを蒸着した後、前記ＭＴＯにアニーリング段階を行って形成できる。この時のアニ−リングはガス雰囲気としてＮ２Ｏ、ＮＯ、またはＮ２Ｏ及びＮＯの両方ともを含むものを使用する。蒸着された状態のＭＴＯはその表面にシリコンダングリングボンド（ｄａｎｇｌｉｎｇ　ｂｏｎｄ）の欠陥がありがちである。Ｎ２ＯまたはＮＯ雰囲気でのアニ−リングはこのような欠陥をなくしてＭＴＯの漏れ電流特性及び信頼性を向上させる。
【００２４】
次いで、トンネル酸化膜１２０上にメモリ（ストレージ）層の窒化膜１３０を形成する。窒化膜１３０はトンネル酸化膜１２０を窒化処理して形成でき、あるいはＬＰＣＶＤ法によって窒化膜を蒸着して形成できる。その上に充電電荷の損失を防ぐブロッキング酸化膜１４０を形成する。ブロッキング酸化膜１４０も熱酸化法によって形成できる。
【００２５】
図６を参照すれば、ブロッキング酸化膜１４０の上にポリシリコンゲート導電層１５０を形成する。ゲート導電層１５０とブロッキング酸化膜１４０との界面のうち、素子分離膜１１５ａとその上方で対向している部分は半導体基板１１０の表面よりも下に位置する。ポリシリコンはＬＰＣＶＤ法で５００℃ないし７００℃に蒸着できる。不純物がドーピングされていない状態で蒸着した後、ＡｓまたはＰをイオン注入でドーピングして導電性を有するようにでき、蒸着時、インサイチュで不純物をドーピングしてドープトポリシリコン状態に蒸着することもできる。
【００２６】
図６から分かるように、本発明によるＥＥＰＲＯＭは半導体基板１１０の表面に対して凹形成されたトレンチ素子分離膜１１５ａ、素子分離膜１１５ａと素子分離膜１１５ａに対して突出された半導体基板１１０との面に沿って形成されたトンネル酸化膜１２０、トンネル酸化膜１２０上に形成された窒化膜１３０、窒化膜１３０上に形成されたブロッキング酸化膜１４０、及びブロッキング酸化膜１４０上に形成されたポリシリコンゲート導電層１５０、を含む。ゲート導電層１５０とブロッキング酸化膜１４０との界面のうち、素子分離膜１１５ａとその上方で対向している部分は半導体基板１１０の表面よりも下に位置する。
【００２７】
従来のＳＯＮＯＳ型ＥＥＰＲＯＭは、図２でＡに表示した部分のように一般的な２次元的活性領域の下部酸化膜２０、窒化膜３０及び上部酸化膜４０だけをストレージとして使用する。しかし、本発明によるＳＯＮＯＳ型ＥＥＰＲＯＭは、セルの２次元的なレイアウトは同一であるが、活性領域の幅を増加させたような３次元的な効果を有することができる。これは半導体基板１１０の表面だけでなく素子分離膜１１５ａの上側傍に露出された半導体基板部までも活性領域に活用できるので可能である。
【００２８】
図７は、図６のＢ部分を拡大して示す図面である。図７のように、素子分離膜１１５ａの上側傍に露出された半導体基板部に追加的なストレージＤが形成されてこれが活用できるので、活性領域の幅を増加させる効果がある。これによって半導体基板１１０にも追加的なチャンネルＣが形成される。したがって、プログラム及び消去効率、並びに読み取り時のセル電流の性能向上が具現できる。性能が向上した部分ほどセルが縮少できるので、高集積化に有利に適用できる。すなわち、平面よりも拡張された活性領域を使用することによって、相対的に面積を拡張できて高集積化と素子密度の増加とができ、効果的に隔離された単位素子が形成できる。
【００２９】
図８及び図９は、本発明の他の実施例によって、ＳＯＮＯＳ型ＥＥＰＲＯＭを製造する方法を工程順序によって示す単面図である。
まず、図３及び図４を参照して説明した段階まで進む。次いで、図８のように、素子分離膜１１５ａに対して突出された半導体基板部１１０のエッジを丸くして丸いエッジＥを形成する。
【００３０】
例えば、図４で示すような角張ったエッジにＮＨ４ＯＨ、Ｈ２Ｏ２及びＨ２Ｏの混合液を適用してエッチングする方法が利用できる。エッジは前記混合液による攻撃を他の部分に比べて相対的に多く受けるので丸くなる。ＮＨ４ＯＨ、Ｈ２Ｏ２及びＨ２Ｏの混合比は１：１：５〜１：４：１００にできる。混合液の温度は５０℃ないし７５℃でありうる。
【００３１】
またはエッジを酸化させた後、酸化された部分をウェットエッチングで除去する方法が利用できる。図４の結果物を酸化雰囲気に露出させれば半導体基板１１０の露出された部分が酸化されるが、特に角張ったエッジ部で酸化が活発に起こり、エッジ部に形成された酸化膜は半導体物質と丸い界面とを形成する。ＨＦなどを利用したウェットエッチングでエッジ部に形成された酸化膜を除去すればエッジの丸い面が露出される。
【００３２】
図９を参照すれば、素子分離膜１１５ａとそれに対して突出された半導体基板１１０との面に沿ってトンネル酸化膜１２０を形成する。そして、その上に順に窒化膜１３０、ブロッキング酸化膜１４０及びポリシリコンゲート導電層１５０を形成する。
【００３３】
本実施例のように丸いエッジＥを形成すれば、角張ったエッジに電界が集中する現象を防止できる。エッジに電界集中することを防ぐことによってトンネル酸化膜１２０が劣化する不良を防止する。
【００３４】
ポリシリコンゲート導電層１５０を形成した後でシリサイド１５５をさらに形成する。例えば、コバルトシリサイド、タングステンシリサイドまたはチタンシリサイドをさらに形成できる。かかるシリサイド１５５はポリシリコンゲート導電層１５０の上にコバルト、タングステンまたはチタンを積層した後、ＲＴＡ（Ｒａｐｉｄ　Ｔｈｅｒｍａｌ　Ａｎｎｅａｌｉｎｇ）のような熱処理を行う。すると、ポリシリコンゲート導電層１５０から供給されたシリコンと積層された金属とが反応してシリサイド１５５が形成される。反応していない金属は後続して洗浄除去する。シリサイド１５５はポリシリコンに比べて抵抗が低いので、素子の駆動速度が改善できる。
【００３５】
【発明の効果】
以上では本発明の実施例について説明しているが、本発明は前記した実施例に限定されることではなくて、種々な変更や変形が可能である。本発明は特許請求の範囲によって定義される本発明の思想及び範疇内に含まれる代案、変形及び等価を含む。
【００３６】
本発明で提案するＥＥＰＲＯＭは、半導体基板の表面に比べて凹形成されたトレンチ素子分離膜を含んでおり、半導体基板の表面だけでなく素子分離膜の上側傍に露出された半導体基板部まで活性領域として活用できる。したがって、平面レイアウト上に単位セルの大きさの増加なしにも実質的な有効チャンネル領域を拡張させてプログラム及び消去効率を増加させる。
【００３７】
したがって、本発明によれば、セル性能が向上でき、性能向上の部分ほどの追加的なセルサイズ縮少も可能である。したがって、高集積化及び素子のパッキング密度の向上ができる
【図面の簡単な説明】
【図１】従来のＳＯＮＯＳ型ＥＥＰＲＯＭを説明するための図面である。
【図２】従来のＳＯＮＯＳ型ＥＥＰＲＯＭを説明するための図面である。
【図３】本発明の一実施例によってＳＯＮＯＳ型ＥＥＰＲＯＭを製造する方法を工程順序によって示す断面図である。
【図４】本発明の一実施例によってＳＯＮＯＳ型ＥＥＰＲＯＭを製造する方法を工程順序によって示す断面図である。
【図５】本発明の一実施例によってＳＯＮＯＳ型ＥＥＰＲＯＭを製造する方法を工程順序によって示す断面図である。
【図６】本発明の一実施例によってＳＯＮＯＳ型ＥＥＰＲＯＭを製造する方法を工程順序によって示す断面図である。
【図７】図６のＢ部分を拡大して示す図である。
【図８】本発明の他の実施例によってＳＯＮＯＳ型ＥＥＰＲＯＭを製造する方法を工程順序によって示す断面図である。
【図９】本発明の他の実施例によってＳＯＮＯＳ型ＥＥＰＲＯＭを製造する方法を工程順序によって示す断面図である。
【符号の説明】
１１０　　　半導体基板
１１５ａ　　　トレンチ素子分離膜
１２０　　　トンネル酸化膜
１３０　　　窒化膜
１４０　　　ブロッキング酸化膜
１５０　　　ポリシリコンゲート導電層
【図１】
2004048004.tif 000003
【図２】
2004048004.tif 000004
【図３】
2004048004.tif 000005
【図４】
2004048004.tif 000006
【図５】
2004048004.tif 000007
【図６】
2004048004.tif 000008
【図７】
2004048004.tif 000009
【図８】
2004048004.tif 000010
【図９】
2004048004.tif 000011