(57)【要約】【課題】動画表示時に生じる動画像の動きボケ改善回路を追加して、簡単な回路構成で動画像の動きボケを軽減出来る液晶表示装置を提供する。【解決手段】入力各フレームを４倍のレートで４回ずつ出力する周波数変換回路１１と、前記２Ｎ回ずつ出力される各フレームを表示する液晶表示素子１５とを有する液晶表示装置において、前記各変換フレームのうち一つ置きの各変換フレームの輝度レベルを、輝度制御回路１４により一つ置きの残りの各変換フレームの輝度レベルよりも低いレベルに変換して液晶表示素子１５に供給し、前記元の各フレーム切り替わり時に生じる動画像の動きボケを低減した。【選択図】    図１
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【特許請求の範囲】
【請求項１】
入力される動画像信号の各フレームを４倍のレートで変換して４回ずつ出力すると共に、前記動画像信号の各フレームと同期して入来する入力同期信号を前記と同様に変換して出力する周波数変換回路と、
前記出力された各変換フレームの動画像信号に対応した画像を表示する液晶表示素子と
を有する液晶表示装置において、
前記入力同期信号と前記変換して出力された出力同期信号とが供給されて、前記各変換フレームの動画像信号に対応した輝度レベルを示す輝度レベル係数を出力する輝度制御回路と、
前記各変換フレームの動画像信号と前記対応した輝度レベル係数とが供給されて、前記各変換フレームの動画像信号を前記輝度レベル係数に対応した輝度レベルに変換して前記液晶表示素子に出力する演算回路とを有し、
前記出力する輝度レベル係数は、各変換フレームのうち一つ置きの変換フレームに対し、残りの変換フレームよりも小さくして出力するようにしたことを特徴とする液晶表示装置。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、動画像を表示する液晶表示装置に係り、特に表示する動画像の動きボケを低減抑制した液晶表示装置に関する。
【０００２】
【従来の技術】
画像表示装置としては、蛍光体の残光時間のみ発光し続けるＣＲＴ等により画像表示を行うインパルス型表示装置と、新たな書き込みがなされるまで前フレームの表示を保持し続ける液晶等により画像表示を行うホールド型表示装置とがある。
近年、後者のホールド型表示装置である液晶表示装置の低価格化が進み、コンピュータディスプレイや家庭用ＴＶなどの表示デバイスとして一般的に利用されるようになってきた。
また、液晶プロジェクタを中心に高解像度化が進み、ＨＤテレビジョンの数倍の解像度を有する超高精細液晶プロジェクタが出現している。
このような状況のもと、従来からのフィルムによる映写システムを超高精細液晶プロジェクタで実現しようとする動きがある。
この超高精細液晶プロジェクタにおいては２４Ｐ（プログレッシブ）の入力映像データ（信号）を例えば４逓倍の９６Ｐの出力映像データに変換し、これにより液晶表示素子を駆動することにより表示される映像のフリッカーを低減させている。
【０００３】
図７にこの第１従来例の液晶表示装置７０を示す。
同図に示すように液晶表示装置７０は周波数変換回路７１と液晶表示素子７２とより構成される。
２４Ｐ入力映像データは周波数変換回路７１に入力されて例えば４逓倍され、９６Ｐ出力映像データとして出力される。この９６Ｐ出力映像データを液晶表示素子７２に供給して映像を表示している。
この液晶表示装置７０の動作を図８により説明する。
図７に示した第１従来例の液晶表示装置７０において、入力映像データを周波数変換回路７１で例えば４逓倍して、図８に示した２４Ｐ入力映像データ（Ａ，Ｂ，Ｃ，．．．）から９６Ｐ出力映像データ（Ａ０，Ａ１，Ａ２，Ａ３，Ｂ０，Ｂ１，．．．）に変換して、液晶表示素子７２に供給して表示する。
ここで、２４Ｐ映像データＡを、４逓倍したクロックで４回読み出して９６Ｐ映像データＡ０，Ａ１，Ａ２，Ａ３が表示される。Ａ０，Ａ１，Ａ２，Ａ３は同一の内容で、時間軸が数字の大きい方が遅いことを示す。
【０００４】
なお、図８においては２４Ｐ入力映像（Ａ，Ｂ，Ｃ）フレームを図示しないメモリに書き込んで次のフレームで読み出しているので、４逓倍した９６Ｐ出力映像の読み出しフレームは２４Ｐ入力映像に対し１フレーム分遅れて表示される。
この場合、この液晶表示装置７０で表示される動画像は、入力映像データの２４Ｐ映像（Ａ，Ｂ，Ｃ）フレームのＡからＢの切り替わりで前フレーム（Ａ３）の残像と現フレーム（Ｂ０）とが干渉し合い、表示される動画像の動き部分がボケた動きボケとして観察され、表示品質が悪いと評価される。
【０００５】
この動画像の動きボケを改善する液晶表示装置として、例えば特許文献１に記載のものがあり、これを第２従来例の液晶表示装置１００として、図９乃至図１１と共に以下に説明する。
図９に示す液晶パネル２分割表示の第２従来例の液晶表示装置１００は、２分割表示の液晶パネルを構成する画素アレイ１０１ａ，１０１ｂ、ゲート線駆動回路１０２、画像信号処理回路１０３、データ線駆動回路１０４ａ，１０４ｂ、及びクロック生成回路１０５より構成される。
【０００６】
液晶パネルの表示部分は、パネル中央で２つの画素アレイ１０１ａ，１０１ｂに分割されている。画素アレイ１０１ａは、図１０の画素アレイの構成図に示すように、２４０本のゲート線Ｙ１〜Ｙ２４０と第１のデータ線グループを構成する６４０本のデータ線Ｘ１〜Ｘ６４０（図示しない）を有し、これらの交点にマトリックス状に画素セルが配置されている。
一方、画素アレイ１０１ｂは、残りの２４０本のゲート線Ｙ２４１〜Ｙ４８０と第２のデータ線グループを構成する６４０本のデータ線Ｘ１〜Ｘ６４０（図示しない）を有し、これらの交点に画素セルが配置されている。
【０００７】
ここで、第１のデータ線グループは、画素アレイ１０１ａ中の画素セルにデータを書き込み、第２のデータ線グループは、画素アレイ１０１ｂ中の画素セルにデータを書き込むもので、それぞれのグループが６４０本のデータ線で構成されている。
ゲート線駆動回路１０２は、４８０本のゲート線Ｙ１〜Ｙ４８０のうちの所定ゲート線を選択するもので、このゲート線Ｙ１〜Ｙ４８０のうちの２本のゲート線を同時に選択するようになっている。
画像信号処理回路１０３は、外部から供給された画像情報を、液晶パネルが表示可能な信号に変換し、データ線駆動回路１０４ａ，１０４ｂに夫々供給する回路である。
【０００８】
データ線駆動回路１０４ａ，１０４ｂは、各画素アレイ１０１ａ，１０１ｂ毎に夫々設けられている。一方のデータ線駆動回路１０４ａは、画像信号処理回路１０３より入力される画像表示情報に基づいて、画素アレイ１０１ａ中において選択されたゲート線に接続されている各画素セルを所定状態にする信号を供給する。
他方のデータ線駆動回路１０４ｂは、画素アレイ１０１ｂ中の選択された各画素セルを、所定状態にする信号を供給する。
【０００９】
クロック生成回路１０５は、ゲート線駆動回路１０２及びデータ線駆動回路１０４ａ，１０４ｂに生成した制御信号を供給することにより、これらの回路を制御する。
具体的には、１画像を表示する周期中の一期間において、液晶パネル上に画像を表示するために、画素アレイ１０１ａ，１０１ｂ毎に１本のゲート線を選択するような制御信号をゲート線駆動回路１０２に供給する。
そして、画像を表示する画像信号を第１のデータ線グループ及び第２のデータ線グループに同時に供給するような制御信号をデータ線駆動回路１０４ａ，１０４ｂに夫々供給する。
【００１０】
さらに、同一の１フレーム周期中の別期間において、画素アレイ１０１ａ，１０１ｂ毎に一旦選択されたゲート線を再度選択するような制御信号をゲート線駆動回路１０２に供給する。
そして、所定電位を有し、画像信号とは異なる非画像信号を第１及び第２のデータ線グループに同時に供給するような制御信号をデータ線駆動回路１０４ａ，１０４ｂに供給する。
【００１１】
上記の液晶表示装置は、１フレーム周期において、通常の画像信号に応じた画素セルへの書き込みの他に、さらに非画像信号に応じた書き込みを行っている。この非画像信号はブランキング画像を表示する信号である。
ブランキング画像とは画面全てが同一階調からなる画像であり、通常のフレーム毎の書き換えの間に、黒レベルの電圧を１回書き込むようにしている。
【００１２】
図１１は、ゲート線に関するタイミングチャートを示した図である。ゲート線Ｙ１〜Ｙ４８０は、タイミングを少しずらし、１フレーム周期中において、画像信号を画素セルに書き込むために順次立ち上げられる。４８０本すべてのゲート線を立ち上げて、画像信号を画素セルに書き込むことで１フレーム周期が終了する。
【００１３】
このとき、画像信号書き込みのための立ち上げから１／２フレーム周期遅れて、ゲート線Ｙを再度立ち上げて、各画素セルに、データ線Ｘを介して、黒を表示する電位を供給する。これにより各画素セルは黒表示状態となる。
すなわち、各ゲート線Ｙは、１フレーム周期において、異なる期間で２回高レベルとなり、１回目の選択で画素セルは一定時間画像データを表示し、２回目の選択で画素セルは強制的に黒表示することで、ブランキングが達成される。
このように１フレーム期間において、画像表示と黒表示を行うことによって液晶表示装置において、特有に発生するフレーム動画像間の動きボケを低減出来る。
【００１４】
【特許文献１】
特開平１１‐１０９９２１号公報（第１‐３図）
【００１５】
【発明が解決しようとする課題】
ところで、フィルム画像を表示する高精細液晶表示装置である第１従来例に第２従来例を組み合わせることにより動きボケを抑制出来る液晶表示装置を構成出来るが、次の問題がある。
動画像の動きボケを低減抑制出来る、２分割液晶パネルで表示する第２従来例の液晶表示装置１００を作製するには、２分割液晶パネルから設計して、液晶パネルを作製し、これに動画像ボケ改善の関連回路を組み込む必要があり、この為液晶表示装置の構成が大変複雑になり、かなりコストアップになるという問題がある。
【００１６】
そこで本発明は上記の問題点に着目してなされたものであり、簡単な構成の動きボケ改善回路を後から液晶表示装置に追加して、ホールド型液晶表示装置に特有の動画像の動きボケを低減抑制出来る液晶表示装置を提供することを目的とする。
【００１７】
【課題を解決するための手段】
上記の問題点を解決するために、
本発明は、
入力される動画像信号の各フレームを４倍のレートで変換して４回ずつ出力すると共に、前記動画像信号の各フレームと同期して入来する入力同期信号を前記と同様に変換して出力する周波数変換回路１１と、
前記出力された各変換フレームの動画像信号に対応した画像を表示する液晶表示素子１５と
を有する液晶表示装置において、
前記入力同期信号と前記変換して出力された出力同期信号とが供給されて、前記各変換フレームの動画像信号に対応した輝度レベルを示す輝度レベル係数を出力する輝度制御回路１４と、
前記各変換フレームの動画像信号と前記対応した輝度レベル係数とが供給されて、前記各変換フレームの動画像信号を前記輝度レベル係数に対応した輝度レベルに変換して前記液晶表示素子に出力する演算回路１３とを有し、
前記出力する輝度レベル係数は、各変換フレームのうち一つ置きの変換フレームに対し、残りの変換フレームよりも小さくして出力するようにしたことを特徴とする液晶表示装置を提供するものである。
【００１８】
【発明の実施の形態】
本発明の液晶表示装置の実施の形態につき、好ましい実施例により、以下に図と共に説明する。
＜実施例＞
図１は本発明の液晶表示装置の実施例に係るブロック構成図である。
図２は本発明の液晶表示装置に適用される周波数変換回路のブロック構成図である。
図３は本発明の液晶表示装置に適用される輝度制御回路のブロック構成図である。
図４は本実施例の液晶表示装置の入出力信号のタイミングチャートを示した図である。
図５は本実施例の液晶表示装置の周波数変換回路の入出力信号のタイミングチャートを示した図である。
図６は本実施例の液晶表示装置の輝度制御回路のタイミングチャートを示した図である。
【００１９】
まず、液晶表示装置の構成について、図１乃至図３と共に説明する。
図１に示す本実施例に係る液晶表示装置１は、周波数変換回路（タイミングジェネレータ）１１、演算回路１３、輝度制御回路１４、液晶表示素子１５、及びＣＰＵ１６より構成される。
前記周波数変換回路１１は、図２に示すように、フレームメモリ（デュアルポート型メモリ）３１，３２、ＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋ  Ｌｏｏｐ）回路３３、及び同期信号発生回路３４より構成され、また、前記輝度制御回路１４は、図３に示すように、係数テーブル５１、フレームカウンタ５２、及びセレクター５３より構成されている。
【００２０】
次に、本実施例の液晶表示装置の動作について説明する。
本実施例の周波数変換回路１１について説明する。
周波数変換回路１１は、外部より入力される入力同期信号（Ｈ‐ＳＹＮＣ，Ｖ‐ＳＹＮＣ）と、２４Ｐ（プログレッシブ）入力映像データとが供給されて、前記入力同期信号と同期して後述する同期信号発生回路３４で生成される所定周波数の書き込みクロックを４逓倍して読み出しクロックを生成出力する。
この周波数変換回路１１は、同時に前記入力同期信号を前記読み出しクロックにより４逓倍して出力同期信号（水平同期信号（ＨＤ）、垂直同期信号（ＶＤ））を生成出力すると共に、前記入力映像データをこの出力同期信号に同期させて前記入力映像データに対して４倍のレートの出力映像データを生成出力する。
【００２１】
図２に示すフレームメモリ（デュアルポート型メモリ）３１，３２には、夫々前記入力映像データ、前記書き込みクロック、及び後述するＰＬＬ回路３３よりの前記読み出しクロックが供給されて、前記入力映像データに対して４倍のレートの変換フレームを有する出力映像データを生成している。
【００２２】
このフレームメモリ３１には、入力映像データ（例えばＡ，Ｂ，Ｃ，．．．）のうち奇数フレームの入力データＡ，Ｃを、フレームメモリ３２には偶数フレームの入力データＢを交互に書き込む。
そして次のフレームで４倍のレートで４回読み出すので、出力映像データ（例えばＡ０，Ａ１，Ａ２，Ａ３，Ｂ０，Ｂ１，．．．）は図４に示すように入力映像データ（Ａ，Ｂ，Ｃ，．．．）の各フレームに対して夫々１フレーム分遅れて表示される。
【００２３】
また、ＰＬＬ回路３３は、入力同期信号に同期して前記同期信号発生回路３４で生成される所定周波数の書き込みクロックが供給されて、その書き込みクロックを４逓倍した読み出しクロックを生成出力する。
更に、同期信号発生回路３４は、入力同期信号（Ｈ‐ＳＹＮＣ，Ｖ‐ＳＹＮＣ）、及び読み出しクロックが供給されて、その入力同期信号に対して４倍のレートの出力同期信号（ＨＤ，ＶＤ）を生成する。
【００２４】
この同期信号発生回路３４は、供給される前記読み出しクロックに同期してカウントする図示せぬ同期カウンタを有し、図５のタイミングチャートに示すように入力同期信号（Ｖ−ＳＹＮＣ）の同期部分終了を検出するか、カウント値が出力映像データの４変換フレーム分に達すると図示せぬ同期カウンタのカウント値をクリアする。
【００２５】
こうすることにより、同期信号発生回路３４は、ＰＬＬ回路３３で書き込みクロックを４逓倍した場合、図５に示したように、前記入力同期信号（Ｈ‐ＳＹＮＣ，Ｖ‐ＳＹＮＣ）の４倍のレートの前記出力同期信号（ＨＤ，ＶＤ）を生成出力する。
【００２６】
次に、本実施例の輝度制御回路１４について説明する。
輝度制御回路１４は、入力同期信号（Ｖ‐ＳＹＮＣ）と周波数変換回路１１で入力同期信号の４倍のレートで変換された出力同期信号（ＶＤ）と前記読み出しクロックとが供給されて、演算回路１３へ周波数変換回路１１出力の４個の出力映像データの各輝度レベルを制御する、その輝度レベル値を示す４個分の輝度レベル係数データ（輝度レベル係数１００％，５０％，１００％，５０％を示す係数データ）を送出するものである。
【００２７】
この輝度レベル係数は、各フレーム毎に異なり、一つ置きのフレームの動画像信号の輝度レベル係数はそのまま１００％とし、残りのフレームの動画像信号の輝度レベル係数は、観察者によりその残りのフレームの動画像の動きの視認度が輝度レベル１００％のフレームに対して下がり、動きボケが低減されるようにするために、その輝度レベル係数は例えば５０％とする。
【００２８】
図３に示す係数テーブル５１は、上記周波数変換回路１１により４倍される出力フレーム４個分に対応した各輝度レベル係数データ（輝度レベル係数１００％，５０％，１００％，５０％）を、ＣＰＵ１６より供給される制御信号に基づいて生成して記憶しておく。
【００２９】
また、フレームカウンタ５２は、上記周波数変換回路１１内のＰＬＬ回路３３により４逓倍された読み出しクロック、出力同期信号（ＶＤ）、及び入力同期信号（Ｖ‐ＳＹＮＣ）が供給されて、入力同期信号及び４倍レートで変換された各出力同期信号（ＶＤ）に同期したカウント値（０，１，２，３）を後述するセレクター５３に夫々出力する。
【００３０】
このフレームカウンタ５２は、前記ＰＬＬ回路３３で４逓倍された読み出しクロックに同期してカウントする同期カウンタである。
このフレームカウンタ５２は、図６のタイミングチャートに示したように、周波数変換回路１１でフレームレート変換された後の出力同期信号（ＶＤ）により、フレームカウント値が０〜３とカウントアップされ、そしてフレームレート変換前の入力同期信号（Ｖ‐ＳＹＮＣ）によってカウント値が０にリセットされる。出力同期信号（ＶＤ）を直接にカウントする回路形式にすれば、読み出しクロックはなくてもよい。
【００３１】
また、セレクター５３は、前記係数テーブル５１の４個分の輝度レベル係数が夫々供給されて、前記フレームカウンタ５２のカウント値（０〜３）を元に、係数テーブル５１の４個の輝度レベル係数データ（係数１〜４）をカウント値に対応して、カウント値０に対応し係数データの係数１（輝度レベル係数１００％）を、カウント値１に対応し係数データの係数２（輝度レベル係数５０％）を、・・・というように各輝度レベル係数データを夫々選択し出力する。
【００３２】
なお、前記係数テーブル５１は、逓倍される出力フレーム４個分の輝度レベル係数データを記憶しておけるように図示せぬレジスタにより構成され、逓倍数に等しい４個分の記憶領域を有している。
このレジスタは、外部に設けたＣＰＵ１６からの読み書き制御信号により読み書きが可能であり、必要に応じ輝度レベル係数データを書き込み設定出来るよう構成されている。
【００３３】
次に、本実施例の演算回路１３について説明する。
演算回路１３には、前記周波数変換回路１１より出力される変換された各変換フレームの出力映像データと、前記輝度制御回路１４より出力される前記変換された各変換フレームの輝度レベル係数（係数データ）とが供給される。
【００３４】
これらの２信号を受けて、この演算回路１３は、前記各変換フレームの動画像信号の輝度レベルを、前記輝度レベル係数に対応して一つ置きに異なる輝度レベルを有するフレームに変換して出力する。
そして、変換された輝度レベルを有する前記各変換フレームの動画像信号は、液晶表示素子１５に供給されて、対応する動画像として表示される。
【００３５】
次に、本実施例のホールド型の液晶表示装置において、出力映像データのフレームが前のＡ３フレームから次の新しいＢ０フレームに切り替わる場合に、動きボケが低減される仕組について説明する。
まず、フレームの輝度レベル値に対して何も制御しない場合は、図８に示したように前のＡ３フレームの動画像と切り替わった次の新しいＢ０フレームの動画像との両フレームの動画像を観察者は同時に視認してしまい、この両方の視認により動画像の動いている部分は動画像の動きボケとして観察者に視認される。
【００３６】
これに対して図４に示した前のＡ３フレームの動画像の輝度レベルを例えば５０％、次のＢ０フレームの輝度レベルを１００％とすると、前のＡ３フレームの動画像と切り替わった次のＢ０フレームの動画像との両方のフレームを観察者は視認してしまう。
その結果、前のＡ３フレームは輝度レベル５０％と低くしてあるので、前のＡ３フレームの動画像の動きは観察者には視認しにくく、輝度レベルが１００％と高い次のＢ０フレームの動画像の動きを観察者は視認し、よって動いているＡ３フレームの動画像部分の動きは視認しにくくなり、次のＢ０フレームの動画像の動きを視認し、動きの重なりは視認し難くなり、動画像の動きボケは低減される。
【００３７】
これに対して輝度レベルの関係を上記と反対にして前のＡ３フレームの動画像輝度レベルを１００％、次のＢ０フレームを５０％としても前と同様にして動画像の動きボケは低減される。
しかしこの場合は、前のＡ３フレームの動画像と切り替わった次のＢ０フレームとの両フレームを観察者は視認するが、後のＢ０フレームの動画像の輝度レベルは５０％と低いので、後のＢ０フレームの動きは観察者には視認しにくく、前のＡ３フレームの動画像の動きを観察者はより視認し、動いているＢ０フレームの動画像部分の動きは輝度レベルが低く視認し難くなり、前のＡ３フレームの動画像の動きを観察者は視認し、動きの重なりはなくなり、動画像の動きボケは低減される。
【００３８】
よって、本実施例は、入力動画像信号の各フレームを４倍のレートで４回ずつ出力表示することによりフリッカーを抑え、且つ、フレームの切り替わりにおける前フレームとの動きの重なりを目立たなくし、動画像の動きボケを改善することが出来るものである。
【００３９】
なお、本実施例においては、４回ずつ出力表示される各フレームのうち一つ置きのフレームの輝度レベルを、動きボケの低減と光の利用率を考えて、前記出力表示される一つ置きの残りのフレームの輝度レベルよりも低い５０％のレベルに変換しているが、必ずしもこれに限定されるものではない。
輝度レベルをより低くして２５％のレベルにすれば、光の利用率は悪くなるが、動きボケの方は、２５％のレベルのフレームは５０％のレベルより更に低くより視認し難くなるので、より低減抑制される。当然に液晶素子の応答速度も関係する。
なお、出力映像データＡ１のフレームの輝度レベルはＡ３のフレームに関係なく設定することも出来るが、Ａ１のフレームの輝度レベル５０％としてＡ３のフレームの輝度レベルに揃えるとフリッカー周波数を高くなり、フリッカー低減化の点で有利である。
【００４０】
以上のように、本実施例の液晶表示装置においては、動画像の動きボケ改善装置を有していない液晶表示装置に後から簡単なフレームレートの信号処理回路（演算回路及び輝度制御回路）を追加することにより動画像の動きボケを余りコストアップせずに低減することが出来る。
また、動きボケ改善回路はフレーム単位で処理されるもので、液晶表示素子の構成には関係なく出来るので、本実施例の液晶表示装置を構成する液晶表示素子はどんなタイプの液晶パネルでもよく、適用範囲を広く出来る。
【００４１】
【発明の効果】
以上に説明したように本発明の液晶表示装置によれば、出力表示される各変換フレームのうちの一つ置きの変換フレームの輝度レベルを、輝度制御回路により残りの各変換フレームの輝度レベルよりも低いレベルに変換して液晶表示素子に供給することにより、各入力フレームの切り替わり時に生じる動画像の動きボケを簡単な回路で余りコストアップせずに低減出来る。
【００４２】
また、本発明の液晶表示装置によれば、動画像の動きボケ改善装置のない液晶表示装置に後から簡単なフレームレートの信号処理回路（演算回路及び輝度制御回路）を追加して動画像の動きボケを低減出来る。
【図面の簡単な説明】
【図１】本発明の液晶表示装置の実施例のブロック構成を示した図である。
【図２】本発明の液晶表示装置の実施例の周波数変換回路のブロック構成を示した図である。
【図３】本発明の液晶表示装置の実施例の輝度制御回路のブロック構成を示した図である。
【図４】本発明の液晶表示装置の実施例の入出力信号のタイミングチャートを示した図である。
【図５】本発明の液晶表示装置の実施例の周波数変換回路の入出力信号のタイミングチャートを示した図である。
【図６】本発明の液晶表示装置の実施例の輝度制御回路のタイミングチャートを示した図である。
【図７】第１従来例の液晶表示装置のブロック構成を示した図である。
【図８】第１従来例の液晶表示装置の動作説明図である。
【図９】２分割液晶パネルで表示する第２従来例の液晶表示装置のブロック構成を示した図である。
【図１０】図９に示した液晶パネル２分割表示の第２従来例の液晶表示装置の画素アレイの構成を示した図である。
【図１１】図９に示した第２従来例の液晶表示装置のゲート線に関するタイミングチャートを示した図である。
【符号の説明】
１  本発明の液晶表示装置
１１  周波数変換回路（タイミングジェネレータ）
１３  演算回路
１４  輝度制御回路
１５  液晶表示素子（液晶表示デバイス）
３１  フレームメモリＡ（デュアルポート型メモリ）
３２  フレームメモリＢ（デュアルポート型メモリ）
３３  ＰＬＬ回路
３４  同期信号発生回路
５１  係数テーブル（レジスタ）
５２  フレームカウンタ（同期カウンタ）
５３  セレクター
Ａ，Ｂ，Ｃ  ２４Ｐ入力映像
Ａ０〜Ａ３，Ｂ０〜Ｂ３，Ｃ０〜Ｃ３  ９６Ｐ出力映像
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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