(57)【要約】【課題】ＥＣＬ回路における初期の論理値を決定することができるフリップフロップ回路を提供すること。【解決手段】フリップフロップ回路２は、対のトランジスタのエミッタを接続してなるＥＣＬ回路１１〜１４を備える。フリップフロップ回路２には、第１及び第２電源端子ＶＤＤ１，ＶＤＤ２が設けられる。電源投入直後の初期状態にて、各電源端子ＶＤＤ１，ＶＤＤ２から異なる電源電圧Ｖａ，Ｖｂが供給されることにより、ＥＣＬ回路１１〜１４における一方のトランジスタのベース電位と他方のトランジスタのベース電位との間に電位差が付与される。【選択図】　　　　図２
2004128767.tif 000002
【特許請求の範囲】
【請求項１】
対のトランジスタのエミッタを接続してなるＥＣＬ回路を備えたフリップフロップ回路であって、
第１電源端子と第２電源端子とを有し、電源投入直後の初期状態にて、前記各電源端子から異なる電源電圧が供給されることにより、ＥＣＬ回路における一方のトランジスタのベース電位と他方のトランジスタのベース電位との間に電位差を与えるようにしたことを特徴とするフリップフロップ回路。
【請求項２】
前記ＥＣＬ回路を構成するＮＰＮ型のバイポーラトランジスタの代わりにＮチャネルＭＯＳトランジスタを用いたことを特徴とする請求項１に記載のフリップフロップ回路。
【請求項３】
請求項１に記載のフリップフロップ回路を用いて構成される分周器であって、
前記フリップフロップ回路の第１及び第２電源端子の間に抵抗とスイッチとを並列に設け、該スイッチをオン又はオフに制御することによって、前記各電源端子に供給する電源電圧を異ならせるようにしたことを特徴とする分周器。
【請求項４】
請求項１に記載のフリップフロップ回路を用いて構成される分周器であって、
前記フリップフロップ回路の第１及び第２電源端子の間にダイオードとスイッチとを並列に設け、該スイッチをオン又はオフに制御することによって、前記各電源端子に供給する電源電圧を異ならせるようにしたことを特徴とする分周器。
【請求項５】
請求項１に記載のフリップフロップ回路を用いて構成される分周器であって、
前記第１電源端子に電源を供給するための第１スイッチと、
前記第２電源端子に電源を供給するための第２スイッチと、
前記各スイッチを制御するためのスイッチ信号を、第１スイッチよりも所定時間だけ遅らせて第２スイッチに伝達する遅延回路と
を設け、前記第１スイッチを介して第１電源端子に供給する電源電圧と前記第２スイッチを介して第２電源端子に供給する電源電圧との間に時間差を持たせるようにしたことを特徴とする分周器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、フリップフロップ回路及び分周器に関するものである。
近年、携帯電話等の携帯型通信機器において、競争力を高めるためコストダウンが強く要求されており、半導体チップの小型化や試験コストの削減が必要となっている。該通信機器には、高速で動作するＰＬＬ回路が搭載されており、そのＰＬＬ回路の動作試験を短時間で行うための技術が必要となっている。
【０００２】
【従来の技術】
従来、ＰＬＬ回路の動作周波数の高速化に伴って、プリスケーラ（分周器）に備えられるフリップフロップ回路は、バイポーラトランジスタよりなるＥＣＬ（Ｅｍｉｔｔｅｒ　Ｃｏｕｐｌｅｄ　Ｌｏｇｉｃ）回路等で構成されている（例えば、特許文献１参照）。
【０００３】
図７には、そのフリップフロップ回路１０の具体的な回路構成を示す。
フリップフロップ回路１０は、複数のＮＰＮ型バイポーラトランジスタ（以下、トランジスタという）Ｔ１〜Ｔ１４と抵抗Ｒ１〜Ｒ４と定電流源Ｉｃｓ１〜Ｉｃｓ４とを備え、入力される相補クロック信号ＣＫ，ＸＣＫを２分周した相補出力信号Ｑ，ＸＱを出力する。
【０００４】
具体的には、フリップフロップ回路１０において、トランジスタＴ１とトランジスタＴ２とのエミッタが互いに接続され、各トランジスタＴ１，Ｔ２により第１ＥＣＬ回路１１が構成されている。同様に、トランジスタＴ３とトランジスタＴ４とにより第２ＥＣＬ回路１２が構成され、トランジスタＴ５とトランジスタＴ６により第３ＥＣＬ回路１３が構成され、トランジスタＴ７とトランジスタＴ８とにより第４ＥＣＬ回路１４が構成されている。各ＥＣＬ回路１１〜１４には抵抗Ｒ１〜Ｒ４を介して電源ＶＤＤが供給される。
【０００５】
また、トランジスタＴ９とトランジスタＴ１０とのエミッタが互いに接続され、各トランジスタＴ９，Ｔ１０により第５ＥＣＬ回路１５が構成されている。同様に、トランジスタＴ１１とトランジスタＴ１２とのエミッタが互いに接続され、各トランジスタＴ１１，Ｔ１２により第６ＥＣＬ回路１６が構成されている。
【０００６】
第５ＥＣＬ回路１５は、定電流源Ｉｃｓ１により活性化され、第６ＥＣＬ回路１６は定電流源Ｉｃｓ２により活性化される。
第５ＥＣＬ回路１５の各トランジスタＴ９，Ｔ１０のベースには相補クロック信号ＣＫ，ＸＣＫが入力され、各信号ＣＫ，ＸＣＫに基づいてトランジスタＴ９，Ｔ１０がオン・オフすることで、第１ＥＣＬ回路１１と第２ＥＣＬ回路１２とが交互に活性化される。同様に、第６ＥＣＬ回路１６の各トランジスタＴ１１，Ｔ１２のベースには相補クロック信号ＣＫ、ＸＣＫが入力され、各信号ＣＫ，ＸＣＫに基づいてトランジスタＴ１１，Ｔ１２がオン・オフすることで、第３ＥＣＬ回路１３と第４ＥＣＬ回路１４とが交互に活性化される。そして、各ＥＣＬ回路１１〜１４の活性化時には、各ＥＣＬ回路を構成する一対のトランジスタは、一方がオン状態となり、他方がオフ状態となる。
【０００７】
このように、フリップフロップ回路１０では、クロック信号ＣＫ，ＸＣＫに基づいて各ＥＣＬ回路１１〜１４が動作することで、出力段のトランジスタＴ１３，Ｔ１４がオン・オフされる。それにより、トランジスタＴ１３，Ｔ１４のエミッタの電位レベルが出力信号Ｑ，ＸＱとして出力される。
【０００８】
ところで、フリップフロップ回路１０を高速に動作させるために、各ＥＣＬ回路１１〜１６において、その一方のトランジスタと他方のトランジスタは、形状や配置が対称な素子となるよう形成されている。また、出力段のトランジスタＴ１３とトランジスタＴ１４も、形状や配置が対称な素子となるよう形成されている。さらに、各ＥＣＬ回路１１〜１４に電源ＶＤＤを供給するための抵抗Ｒ１〜Ｒ４についても、抵抗Ｒ１と抵抗Ｒ２、抵抗Ｒ３と抵抗Ｒ４は、形状や配置が対称な素子となるよう形成されている。
【０００９】
そのため、フリップフロップ回路１０では、電源ＶＤＤの投入直後の初期状態において、各ＥＣＬ回路１１〜１４における一対のトランジスタは、どちらがオン状態になるか不定である。
【００１０】
図７において、破線で示すように、ＥＣＬ回路１１等にスイッチＳ１０を接続し、該スイッチＳ１０を外部から操作することで各ＥＣＬ回路１１〜１４の初期状態（初期の論理値）を決定する技術も知られている。その場合、スイッチＳ１０を接続したことによりＥＣＬ回路１１を構成する一対のトランジスタＴ１，Ｔ２のバランスが崩れ、回路動作のスピードが低下してしまう。そのため、高速動作するＰＬＬ回路では、スイッチＳ１０により初期状態を決定するといった技術を適用することが不可能であった。
【００１１】
【特許文献１】
特開昭５６−１３８２７号公報
【００１２】
【発明が解決しようとする課題】
上述したように、フリップフロップ回路１０を用いた従来のＰＬＬ回路では、初期状態を決定することができないため、その機能試験を行う場合には、クロック信号を入力したとしても、回路の論理が決定する（予め決められた初期値の信号が出力される状態）まで機能試験を開始することができなかった。また、機能試験を行う場合のクロック信号は、実際に使用するときの動作周波数よりも遅い信号（低周波数の信号）である。そのため、試験時間が長くなり、試験コストを抑制することができないといった問題があった。
【００１３】
本発明は上記問題点を解決するためになされたものであって、その目的は、ＥＣＬ回路における初期の論理値を決定することができるフリップフロップ回路、及び分周器を提供することにある。
【００１４】
【課題を解決するための手段】
上記目的を達成するため、請求項１に記載の発明によれば、第１電源端子と第２電源端子とを有し、電源投入時の初期状態にて、各電源端子から異なる電源電圧が供給されることにより、ＥＣＬ回路における一方のトランジスタのベース電位と他方のトランジスタのベース電位との間に電位差が付与される。これにより、ＥＣＬ回路を構成する一対のトランジスタについて、それらのオン状態またはオフ状態が決定される。つまり、フリップフロップ回路におけるＥＣＬ回路の初期の論理値が決定される。その結果、フリップフロップ回路の機能試験を行う場合、従来技術のように初期の論理値が不定になることが無い。よって、その論理を決定するための待ち時間がなくなり、試験時間が短縮される。またこの場合、各電源端子から同電位の電源電圧を供給することにより、ＥＣＬ回路における対のトランジスタのバランスがとれ、フリップフロップ回路を高速に動作させることが可能となる。
【００１５】
請求項２に記載の発明によれば、請求項１に記載のフリップフロップ回路において、ＥＣＬ回路を構成するＮＰＮ型のバイポーラトランジスタに代えてＮチャネルＭＯＳトランジスタが用いられる。このようにしても、請求項１と同様に、フリップフロップ回路における初期の論理値が決定され、試験時間が短縮される。
【００１６】
請求項３に記載の発明によれば、フリップフロップ回路の第１及び第２電源端子の間に抵抗とスイッチとが並列に設けられ、該スイッチをオン又はオフに制御することにより、各電源端子に異なる電源電圧が供給される。これにより、フリップフロップ回路における初期の論理値が決定される。
【００１７】
請求項４に記載の発明によれば、フリップフロップ回路の第１及び第２電源端子の間にダイオードとスイッチとが並列に設けられ、該スイッチをオン又はオフに制御することにより、各電源端子に異なる電源電圧が供給される。これにより、フリップフロップ回路における初期の論理値が決定される。
【００１８】
請求項５に記載の発明によれば、第１スイッチを介して第１電源端子に電源が供給され、第２スイッチを介して第２電源端子に電源が供給される。また、遅延回路により、各スイッチを制御するためのスイッチ信号が第１スイッチよりも所定時間だけ遅らせて第２スイッチに伝達される。そして、第１電源端子に供給する電源電圧と第２電源端子に供給する電源電圧との間に時間差を持たせることで、各電源端子に異なる電源電圧が供給される。これにより、フリップフロップ回路における初期の論理値が決定される。
【００１９】
【発明の実施の形態】
以下、本発明をＰＬＬ回路等に用いられる分周器に具体化した一実施形態を図面に従って説明する。
【００２０】
図１は、本実施形態の分周器１を示す回路図である。分周器１は、複数段のＴ型のフリップフロップ回路（Ｔ−Ｆ／Ｆ）２と、電位差発生部３とを備え、外部から入力される相補クロック信号ＣＫ，ＸＣＫを所定分周比にて分周した出力信号を出力する。
【００２１】
電位差発生部３は、スイッチＳ１と、抵抗ＲｓとコンデンサＣｓとにより構成されている。電源ＶＤＤとグランドＧＮＤ間において、抵抗ＲｓとコンデンサＣｓとが直列に接続されている。また、抵抗ＲｓとスイッチＳ１とが並列に接続されており、高電位側（電源端子側）の接続部がフリップフロップ回路２の第１電源端子ＶＤＤ１に接続され、低電位側の接続部が第２電源端子ＶＤＤ２に接続されている。
【００２２】
本実施形態のスイッチＳ１は、ＰチャネルＭＯＳトランジスタであり、スイッチＳ１のゲートにＨレベルのスイッチ信号ＳＷが入力されると、スイッチＳ１がオフする。なお、スイッチＳ１は、ＮチャネルＭＯＳトランジスタ等の他のスイッチング素子を用いてもよい。スイッチＳ１がオフであるとき、フリップフロップ回路２の第２電源端子ＶＤＤ２には抵抗Ｒｓを介して電流が供給される。このとき、抵抗Ｒｓにおける電圧降下によって、第２電源端子ＶＤＤ２の電位レベルは第１電源端子ＶＤＤ１よりも低下して、各電源端子間には所定の電位差が生じる。一方、スイッチＳ１のゲートにＬレベルの信号ＳＷが入力されると、スイッチＳ１がオンするため、第１電源端子ＶＤＤ１と第２電源端子ＶＤＤ２はほぼ同電位となる。
【００２３】
図２は、フリップフロップ回路２を示す回路図である。
フリップフロップ回路２は、前記従来技術と同様に、複数のＮＰＮ型のバイポーラトランジスタＴ１〜Ｔ１４と抵抗Ｒ１〜Ｒ４と定電流源Ｉｃｓ１〜Ｉｃｓ４とを備える。このフリップフロップ回路２においても、前記従来技術と同様に、トランジスタＴ１，Ｔ２により第１ＥＣＬ回路１１が構成され、トランジスタＴ３，Ｔ４により第２ＥＣＬ回路１２が構成されている。また、トランジスタＴ５，Ｔ６により第３ＥＣＬ回路１３が構成され、トランジスタＴ７，Ｔ８により第４ＥＣＬ回路１４が構成されている。さらに、トランジスタＴ９，Ｔ１０により第５ＥＣＬ回路１５が構成され、トランジスタＴ１１，Ｔ１２により第６ＥＣＬ回路１６が構成されている。
【００２４】
また、フリップフロップ回路２を高速に動作させるために、各トランジスタＴ１〜Ｔ１４や抵抗Ｒ１〜Ｒ４について、対となる素子（例えば、トランジスタＴ１とトランジスタＴ２、抵抗Ｒ１と抵抗Ｒ２等）は、その形状や配置が対称となるよう形成されている。
【００２５】
従来技術では、各抵抗Ｒ１〜Ｒ４は共通の電源ＶＤＤに接続されていたが、本実施形態では、抵抗Ｒ２と抵抗Ｒ４が第１電源端子ＶＤＤ１に接続され、抵抗Ｒ１と抵抗Ｒ３が第２電源端子ＶＤＤ２に接続されている。
【００２６】
詳述すると、トランジスタＴ１，Ｔ４のコレクタ及びトランジスタＴ３，Ｔ６のベースは抵抗Ｒ１を介して第２電源端子ＶＤＤ２に接続され、トランジスタＴ２，Ｔ３のコレクタ及びトランジスタＴ４，Ｔ５のベースは抵抗Ｒ２を介して第１電源端子ＶＤＤ１に接続されている。また、トランジスタＴ５，Ｔ８のコレクタ及びトランジスタＴ１，Ｔ７のベースは抵抗Ｒ３を介して第２電源端子ＶＤＤ２に接続され、トランジスタＴ６，Ｔ７のコレクタ及びトランジスタＴ２，Ｔ８のベースが抵抗Ｒ４を介して第１電源端子ＶＤＤ１に接続されている。
【００２７】
本実施形態では、各ＥＣＬ回路１１〜１４を構成する一対のトランジスタにおいて、一方のトランジスタのベースと他方のトランジスタのベースとは異なる抵抗に接続されている。それら抵抗を介して一方のトランジスタのベースが第１電源端子ＶＤＤ１に接続され、他方のトランジスタのベースが第２電源端子ＶＤＤ２に接続されている。
【００２８】
第１ＥＣＬ回路１１を構成する各トランジスタＴ１，Ｔ２のエミッタはトランジスタＴ９のコレクタに接続され、第２ＥＣＬ回路１２を構成する各トランジスタＴ３，Ｔ４のエミッタはトランジスタＴ１０のコレクタに接続されている。第３ＥＣＬ回路１３を構成する各トランジスタＴ５，Ｔ６のエミッタはトランジスタＴ１１のコレクタに接続され、第４ＥＣＬ回路１４を構成する各トランジスタＴ７，Ｔ８のエミッタはトランジスタＴ１２のコレクタに接続されている。
【００２９】
第５ＥＣＬ回路１５を構成する各トランジスタＴ９，Ｔ１０のエミッタは、定電流源Ｉｃｓ１を介してグランドＧＮＤに接続され、第６ＥＣＬ回路１６を構成する各トランジスタＴ１１，Ｔ１２のエミッタは、定電流源Ｉｃｓ２を介してグランドＧＮＤに接続されている。
【００３０】
第５ＥＣＬ回路１５は、定電流源Ｉｃｓ１により活性化され、第６ＥＣＬ回路１６は定電流源Ｉｃｓ２により活性化される。
第５ＥＣＬ回路１５において、トランジスタＴ９のベースにはクロック信号ＸＣＫが入力され、トランジスタＴ１０のベースにはクロック信号ＣＫが入力される。第５ＥＣＬ回路１５は、相補クロック信号ＣＫ，ＸＣＫに基づいて、トランジスタＴ９，Ｔ１０がオン・オフすることで、第１ＥＣＬ回路１１と第２ＥＣＬ回路１２とを交互に活性化させる。
【００３１】
第６ＥＣＬ回路１６において、トランジスタＴ１１のベースにはクロック信号ＣＫが入力され、トランジスタＴ１２のベースにはクロック信号ＸＣＫが入力される。第６ＥＣＬ回路１６は、相補クロック信号ＣＫ，ＸＣＫに基づいて、トランジスタＴ１１，Ｔ１２がオン・オフすることで、第３ＥＣＬ回路１３と第４ＥＣＬ回路１４とを交互に活性化させる。
【００３２】
トランジスタＴ１３は、そのコレクタが第１電源端子ＶＤＤ１に接続されるとともに、エミッタは定電流源Ｉｃｓ３を介してグランドＧＮＤに接続されている。そのトランジスタＴ１３のベースは抵抗Ｒ４の低電位側端子に接続されている。また、トランジスタＴ１４は、そのコレクタが第１電源端子ＶＤＤ１に接続されるとともに、エミッタは定電流源Ｉｃｓ４を介してグランドＧＮＤに接続されている。そのトランジスタＴ１４のベースは抵抗Ｒ３の低電位側端子に接続されている。
【００３３】
フリップフロップ回路２では、トランジスタＴ１３と定電流源Ｉｃｓ３との接続部の電位レベル（トランジスタＴ１３のエミッタの電位レベル）が出力信号Ｑとして出力される。また、トランジスタＴ１４と定電流源Ｉｃｓ４との接続部の電位レベル（トランジスタＴ１４のエミッタの電位レベル）が出力信号ＸＱとして出力される。
【００３４】
定電流源Ｉｃｓ１〜Ｉｃｓ４は、例えば、ＮＰＮ型バイポーラトランジスタと、該トランジスタのエミッタに接続される抵抗とからなり、そのトランジスタのベースに所定レベルの信号を入力することで、グランドレベルに対して定電流を流す構成になっている。
【００３５】
本実施形態のフリップフロップ回路２では、抵抗Ｒ１，Ｒ２と第１及び第２ＥＣＬ回路１１，１２とによりマスターラッチ回路１７が構成され、抵抗Ｒ３，Ｒ４と第３及び第４ＥＣＬ回路１３，１４とによりスレーブラッチ回路１８が構成されている。
【００３６】
マスターラッチ回路１７は、クロック信号ＣＫ，ＸＣＫの立ち上がり及び立ち下がりに基づいて、スレーブラッチ回路１８の出力信号の取り込み動作と、そのラッチ及び出力動作とを交互に繰り返す。スレーブラッチ回路１８は、クロック信号ＣＫ，ＸＣＫの立ち上がり及び立ち下がりに基づいて、マスターラッチ回路１７の出力信号の取り込み動作と、そのラッチ及び出力動作とを交互に繰り返す。
【００３７】
そして、スレーブラッチ回路１８の出力信号（トランジスタＴ７及びトランジスタＴ８のコレクタの電位レベル）がトランジスタＴ１３及びトランジスタＴ１４のベースに入力される。これにより、各トランジスタＴ１３，Ｔ１４がオン・オフされ、それに伴い出力信号Ｑ，ＸＱが出力される。
【００３８】
このように、フリップフロップ回路２は、クロック信号ＣＫ，ＸＣＫに基づき各ＥＣＬ回路１１〜１４（マスターラッチ回路１７及びスレーブラッチ回路１８）が動作することで、クロック信号ＣＫ，ＸＣＫを２分周した出力信号Ｑ，ＸＱが出力される。
【００３９】
本実施形態のフリップフロップ回路２は、電源投入直後の初期状態において、前記電位差発生部３から第１及び第２電源端子ＶＤＤ１，ＶＤＤ２に異なるレベルの電源電圧が供給される。それにより、各ＥＣＬ回路１１〜１４を構成する対のトランジスタのオン・オフ（フリップフロップ回路２における初期の論理値）が決定できるようになっている。
【００４０】
ここで、フリップフロップ回路２において初期状態（初期の論理値）を決定するための動作原理について説明する。
図３は、フリップフロップ回路２の一部分（第２ＥＣＬ回路１２とその周辺部分）を示している。なお、ここでは説明の便宜上、Ｈレベルのクロック信号ＣＫの入力によりトランジスタＴ１０がオンしているものとし、図３では、そのトランジスタＴ１０を省略している。
【００４１】
具体的に、トランジスタＴ３をオン状態からオフ状態、トランジスタＴ４をオフ状態からオン状態とする場合について説明する。
なお、抵抗Ｒ１と抵抗Ｒ２の抵抗値をＲ（Ω）とし、定電流源Ｉｃｓ１に流れる定電流をＩ（Ａ）とする。また、第１電源端子ＶＤＤ１の電源電圧をＶａ（Ｖ）とし、第２電源端子ＶＤＤ２の電源電圧をＶｂ（Ｖ）とする。
【００４２】
トランジスタＴ３がオンであり、トランジスタＴ４がオフである場合、抵抗Ｒ２及びトランジスタＴ３を介して定電流Ｉが流れるため、トランジスタＴ４のベース電位ＶＬａはＶＬａ＝Ｖａ−Ｉ×Ｒとなる。また、抵抗Ｒ１には電流が流れないので、トランジスタＴ３のベース電位ＶＨｂはＶＨｂ＝Ｖｂとなる。
【００４３】
トランジスタＴ３がオフであり、トランジスタＴ４がオンである場合、トランジスタＴ４のベース電位ＶＨａはＶＨａ＝Ｖａとなり、トランジスタＴ３のベース電位ＶＬｂはＶＬｂ＝Ｖｂ−Ｉ×Ｒとなる。
【００４４】
ここで、トランジスタＴ３をオン状態からオフ状態、トランジスタＴ４をオフ状態からオン状態とするためには、オン状態のトランジスタＴ３のベース電位ＶＨｂよりもオフ状態のトランジスタＴ４のベース電位ＶＬａを高くすればよい。
【００４５】
従って、Ｖａ−Ｉ×Ｒ＞Ｖｂ、すなわち、Ｖａ−Ｖｂ＞Ｉ×Ｒの条件を満足する場合、必ずトランジスタＴ３がオフ状態、トランジスタＴ４がオン状態になる。このようにして、ＥＣＬ回路１２の初期状態を決定することができる。
【００４６】
次に、本実施形態の分周器１について、その機能試験を実施する場合の動作を説明する。
先ず、図示しない外部装置により、分周器１に電源ＶＤＤを投入するとともに、電位差発生部３におけるスイッチＳ１にＨレベルのスイッチ信号ＳＷを入力し、該スイッチＳ１をオフする。これにより、電源投入直後において、フリップフロップ回路２における第１電源端子ＶＤＤ１に供給する電源電圧Ｖａよりも第２電源端子ＶＤＤ２に供給する電源電圧Ｖｂを低下させる。
【００４７】
このとき、図３を用いて説明したように、各電源電圧Ｖａ，Ｖｂについて、Ｖａ−Ｖｂ＞Ｉ×Ｒとなる電位差を発生させる。また、外部装置から分周器１に入力する各クロック信号ＣＫ、ＸＣＫについて、クロック信号ＣＫはＨレベル、クロック信号ＸＣＫはＬレベルとする。
【００４８】
この場合、Ｈレベルのクロック信号ＣＫにより、トランジスタＴ１０，Ｔ１１はオン状態になり、Ｌレベルのクロック信号ＸＣＫにより、トランジスタＴ９，Ｔ１２はオフ状態になる。このとき、第２ＥＣＬ回路１２と第３ＥＣＬ回路１３とが活性化される。そして、第１及び第２電源端子ＶＤＤ１，ＶＤＤ２の電位差に基づいて、第２ＥＣＬ回路１２におけるトランジスタＴ３はオフ状態、トランジスタＴ４はオン状態になり、第３ＥＣＬ回路１３におけるトランジスタＴ５はオン状態、トランジスタＴ６はオフ状態になる。
【００４９】
また、トランジスタＴ９，Ｔ１２がオフ状態であることから、第１及び第４ＥＣＬ回路１１，１４は非活性となっている。すなわち、第１ＥＣＬ回路１１のトランジスタＴ１，Ｔ２と第４ＥＣＬ回路１４のトランジスタＴ７，Ｔ８はオフ状態になっている。第１及び第４ＥＣＬ回路１１，１４が非活性となっている場合でも、各トランジスタＴ３，Ｔ４，Ｔ５，Ｔ６の状態が定まっていることから、それぞれのベース電位は、トランジスタＴ１はＬレベル、トランジスタＴ２はＨレベル、トランジスタＴ７はＬレベル、トランジスタＴ８はＨレベルに決定されている。この場合、トランジスタＴ１３はオン状態、トランジスタＴ１４はオフ状態に制御される。これにより、トランジスタＴ１３のエミッタレベルである出力信号ＱはＨレベル、トランジスタＴ１４のエミッタレベルである出力信号ＸＱはＬレベルになる。
【００５０】
このフリップフロップ回路２から出力される出力信号Ｑ，ＸＱは、図１に示すように、次段のフリップフロップ回路２にクロック信号ＣＫ、ＸＣＫとして入力される。そして、次段のフリップフロップ回路２においても、第１及び第２電源端子ＶＤＤ１，ＶＤＤ２には、電圧レベルの異なる電源電圧Ｖａ，Ｖｂが供給されるので、該フリップフロップ回路２における初期状態が決定される。また、図示しない他のフリップフロップ回路２についても同様に、電圧レベルの異なる電源電圧Ｖａ，Ｖｂが供給されることで初期状態が決定される。
【００５１】
このように、分周器１を構成する複数のフリップフロップ回路２は、第１及び第２電源端子ＶＤＤ１，ＶＤＤ２から供給される電源電圧の電位差に応じて所定の初期状態になる。つまり、分周器１は、回路の論理が所定値（所定の初期値の信号が出力される状態）にセットされる。
【００５２】
その後、外部装置により、スイッチＳ１にＬレベルのスイッチ信号ＳＷを入力し、該スイッチＳ１をオンすることにより、第１及び第２電源端子ＶＤＤ１，ＶＤＤ２から供給される電源電圧を同電位とする。そして、所定パルスのクロック信号ＣＫ、ＸＣＫを分周器１に入力することにより、分周器１が正常に分周動作をしているか否かが確認される。なお、この確認時のクロック信号ＣＫ、ＸＣＫは、実際に使用するときの動作周波数よりも遅い信号（低周波数の信号）である。
【００５３】
また、図１の分周器１をＰＬＬ回路等に組み込んで実際に使用する場合、Ｌレベルの信号ＳＷがスイッチＳ１に入力され、常にスイッチＳ１がオンされるよう構成する。例えば、スイッチＳ１のゲートにつながる信号線とグランドとを接続するプルダウン抵抗を設け、機能試験を行うための外部装置が非接続である場合、スイッチＳ１のゲートを常にＬレベルとする。このようにすれば、フリップフロップ回路２の第１及び第２電源端子ＶＤＤ１，ＶＤＤ２から同電位の電源電圧が供給されるため、従来技術と同様に、高速で分周動作させることが可能である。
【００５４】
以上記述したように、上記実施形態によれば、下記の効果を奏する。
（１）分周器１の機能試験を行う場合、電源投入時の初期状態にて、第１及び第２電源端子ＶＤＤ１，ＶＤＤ２から異なる電源電圧Ｖａ，Ｖｂが供給される。そして、各ＥＣＬ回路１１〜１４を構成する一方のトランジスタのベース電位と他方のトランジスタのベース電位との間に電位差が付与される。これにより、フリップフロップ回路２における初期の論理値を決定することができる。つまり、従来技術のように、初期の論理値が不定となることを回避できる。よって、機能試験を開始するまでの待機時間をなくすことができ、分周器１の試験時間の短縮を図ることができる。
【００５５】
（２）各電源端子ＶＤＤ１，ＶＤＤ２から同電位の電源電圧を供給することにより、各ＥＣＬ回路１１〜１４における対のトランジスタの動作バランスがとれ、フリップフロップ回路２を高速に動作させることができる。
【００５６】
上記実施形態は、次に示すように変更することもできる。
・図１の分周器１に設けられる電位差発生部３を、図４の電位差発生部３ａや図５の電位差発生部３ｂに変更してもよい。
【００５７】
具体的には、図４の分周器１ａにおける電位差発生部３ａは、図１の電位差発生部３を構成する抵抗Ｒｓの代わりに、ダイオードＤｓを用いている。この分周器１ａでは、スイッチＳ１をオフすることによりダイオードＤｓが導通する。ダイオードＤｓの導通時において、そのアノード端子とカソード端子間には所定の電位差（例えば、０．７Ｖ）が生じる。よって、上記実施形態と同様に、第１及び第２電源端子ＶＤＤ１，ＶＤＤ２に供給される電源電圧を異ならせることができ、フリップフロップ回路２における初期の論理値を決定することが可能となる。
【００５８】
また、図５の分周器１ｂにおける電位差発生部３ｂは、第１及び第２スイッチＳ２，Ｓ３と遅延回路４とにより構成されている。遅延回路４は、複数のインバータ回路からなる。各スイッチＳ２，Ｓ３は、ＰチャネルＭＯＳトランジスタからなる。なお、遅延回路４は、抵抗とコンデンサとからなるＣＲ回路を用いて構成してもよく、各スイッチＳ２，Ｓ３は、ＮチャネルＭＯＳトランジスタ等の他のスイッチング素子を用いてもよい。
【００５９】
スイッチ信号ＳＷは、第１スイッチＳ２のゲートに直接入力されるとともに、遅延回路４を介してスイッチＳ３のゲートに入力される。また、電源ＶＤＤは、第１スイッチＳ２を介してフリップフロップ回路２の第１電源端子ＶＤＤ１に供給されるとともに、第２スイッチＳ３を介して第２電源端子ＶＤＤ２に供給される。
【００６０】
この場合、分周器１ｂに電源ＶＤＤが供給されＬレベルのスイッチ信号ＳＷが入力されると、先ず、第１スイッチＳ２がオンすることで第１電源端子ＶＤＤ１に電源ＶＤＤが供給される。その後、遅延回路４の遅延時間Ｔｄだけ遅れて第２スイッチＳ３がオンすることで、第２電源端子ＶＤＤ２に電源ＶＤＤが供給される。
【００６１】
ここで、スイッチＳ２がオン、スイッチＳ３がオフである場合には、第１電源端子ＶＤＤ１の電圧は電源ＶＤＤと等しくなり、第２電源端子ＶＤＤ２の電圧はグランドレベルとなっている。その後、スイッチＳ３がオンし電源ＶＤＤが第２電源端子ＶＤＤ２に供給されることで、該電源端子ＶＤＤ２の電位レベルが徐々に高められ、所定時間Ｔｖの経過後に、第２電源端子ＶＤＤ２の電圧が電源ＶＤＤ（第１電源端子ＶＤＤ１）と等しくなる。このように、遅延時間Ｔｄ＋所定時間Ｔｖの期間において、第１電源端子ＶＤＤ１と第２電源端子ＶＤＤ２とには、異なる電源電圧が供給されることとなる。そして、その期間（Ｔｄ＋Ｔｖ）において、フリップフロップ回路２の初期の論理値を決定することができる。
【００６２】
・図２に示すフリップフロップ回路２は、バイポーラトランジスタＴ１〜Ｔ１４を用いて構成していたが、図６に示すフリップフロップ回路２ａのように、ＮチャネルＭＯＳトランジスタＮ１〜Ｎ１４に置き換えて構成してもよい。このフリップフロップ回路２ａにおいても、第１及び第２電源端子ＶＤＤ１、ＶＤＤ２の電源電圧を異ならせることにより、フリップフロップ回路２ａの初期の論理値を決定することができる。
【００６３】
・図１及び図４に示す分周器１，１ａにおいて、電位差発生部３，３ａを構成するコンデンサＣｓは、必ずしも必要ではないが、第２ＶＤＤ２の電位レベルを安定させる上で備えた方が好ましい。
【００６４】
・上記実施形態では、複数段のフリップフロップ回路２により分周器１を構成していたが、１つのフリップフロップ回路２と電位差発生部３とにより分周器を構成してもよい。
【００６５】
以上の様々な実施の形態をまとめると、以下のようになる。
（付記１）対のトランジスタのエミッタを接続してなるＥＣＬ回路を備えたフリップフロップ回路であって、
第１電源端子と第２電源端子とを有し、電源投入直後の初期状態にて、前記各電源端子から異なる電源電圧が供給されることにより、ＥＣＬ回路における一方のトランジスタのベース電位と他方のトランジスタのベース電位との間に電位差を与えるようにしたことを特徴とするフリップフロップ回路。
（付記２）前記ＥＣＬ回路を構成するＮＰＮ型のバイポーラトランジスタの代わりにＮチャネルＭＯＳトランジスタを用いたことを特徴とする付記１に記載のフリップフロップ回路。
（付記３）前記電位差を与えることにより、前記ＥＣＬ回路における初期の論理値が決定された後、第１及び第２電源端子から同電位の電源電圧が供給されることを特徴とする付記１に記載のフリップフロップ回路。
（付記４）付記１に記載のフリップフロップ回路を用いて構成される分周器であって、
前記フリップフロップ回路の第１及び第２電源端子の間に抵抗とスイッチとを並列に設け、該スイッチをオン又はオフに制御することによって、前記各電源端子に供給する電源電圧を異ならせるようにしたことを特徴とする分周器。
（付記５）付記１に記載のフリップフロップ回路を用いて構成される分周器であって、
前記フリップフロップ回路の第１及び第２電源端子の間にダイオードとスイッチとを並列に設け、該スイッチをオン又はオフに制御することによって、前記各電源端子に供給する電源電圧を異ならせるようにしたことを特徴とする分周器。
（付記６）付記１に記載のフリップフロップ回路を用いて構成される分周器であって、
前記第１電源端子に電源を供給するための第１スイッチと、
前記第２電源端子に電源を供給するための第２スイッチと、
前記各スイッチを制御するためのスイッチ信号を、第１スイッチよりも所定時間だけ遅らせて第２スイッチに伝達する遅延回路と
を設け、前記第１スイッチを介して第１電源端子に供給する電源電圧と前記第２スイッチを介して第２電源端子に供給する電源電圧との間に時間差を持たせるようにしたことを特徴とする分周器。
（付記７）対のトランジスタのエミッタを接続してなるＥＣＬ回路を含む回路について機能試験を行う試験方法であって、
電源投入直後の初期状態において、第１及び第２電源端子から異なる電源電圧を供給することで、前記ＥＣＬ回路における一方のトランジスタのベース電位と他方のトランジスタのベース電位との間に電位差を与え、該ＥＣＬ回路の初期の論理値を決定するようにしたことを特徴とする試験方法。
（付記８）前記初期の論理値を決定した後、前記第１及び第２電源端子に供給する電源電圧を同電位として、回路動作の確認を行うようにしたことを特徴とする付記７に記載の試験方法。
【００６６】
【発明の効果】
以上詳述したように、本発明によれば、フリップフロップ回路を構成するＥＣＬ回路の初期の論理値を決定することができる。
【図面の簡単な説明】
【図１】一実施形態の分周器を示す回路図である。
【図２】フリップフロップ回路を示す回路図である。
【図３】ＥＣＬ回路の原理説明図である。
【図４】別例の分周器を示す回路図である。
【図５】別例の分周器を示す回路図である。
【図６】別例のフリップフロップ回路を示す回路図である。
【図７】従来のフリップフロップ回路を示す回路図である。
【符号の説明】
１，１ａ，１ｂ　分周器
２，２ａ　フリップフロップ回路
４　遅延回路
１１〜１６　ＥＣＬ回路
Ｄｓ　ダイオード
Ｒｓ　抵抗
Ｓ１　スイッチ
Ｓ２　第１スイッチ
Ｓ３　第２スイッチ
ＳＷ　スイッチ信号
Ｔ１〜Ｔ１４　バイポーラトランジスタ
Ｖａ，Ｖｂ　電源電圧
ＶＤＤ１　第１電源端子
ＶＤＤ２　第２電源端子
Ｎ１〜Ｎ１４　ＮチャネルＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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