(57)【要約】【課題】ディスク表面にピットデータを書き込む際の記録信号制御のためのクロック記録パルス発生装置において、一つの遅延素子回路で複数の信号処理を行う。【解決手段】第２の遅延素子回路を有するＰＬＬ発振回路と共通の電力需給ラインに接続され、前記第２の遅延素子回路と等価な複数の回路素子を多段に従属接続して構成した第１の遅延素子回路と、該遅延素子回路の前記複数の回路素子の段数に応じて初段に入力するクロックとそれぞれ異なる位相差を持った複数のクロックを生成する手段と、生成した複数のクロックから任意のクロックを選択する手段と、選択されたクロックに基づきパルス幅を制御したパルスを発生するための記録パルス発生手段とを備えた。【選択図】          図１
2004158063.tif 000002
【特許請求の範囲】
【請求項１】
複数の回路素子を多段に従属接続して構成した第１の遅延素子回路と、該遅延素子回路の前記複数の回路素子の段数に応じて初段に入力するクロックとそれぞれ異なる位相差を持った複数のファインクロックを生成する手段と、生成した複数のファインクロックから任意のファインクロックを選択する手段と、選択されたファインクロックに基づき記録パルスを発生する記録パルス発生手段と、を備えたことを特徴とする記録パルス発生装置。
【請求項２】
請求項１に記載された記録パルス発生装置において、
複数の回路素子を多段従属接続した発振回路を有しかつ前記初段のクロックと位相比較してこの位相比較結果に応じて電力受給ラインの電圧を制御するＰＬＬループ発振回路を備え、前記第１の遅延素子回路は前記発振回路と共通の電力受給ラインに接続されており、かつ、前記第１の遅延素子回路の回路素子は前記発振回路素子と等価であることを特徴とする記録パルス発生装置。
【請求項３】
請求項１又は２に記載された記録パルス発生装置において、
前記第１の遅延素子回路の初段に入力するクロックは記録速度に応じて変化するＥＦＭクロックであることを特徴とする記録パルス発生装置。
【請求項４】
請求項１ないし３のいずれかに記載された記録パルス発生装置において、
前記クロック選択手段は前記ファインクロックと同位相でシフトとする選択信号で制御されるマルチプレクサであることを特徴とする記録パルス発生装置。
【請求項５】
請求項１ないし４のいずれかに記載された記録パルス発生装置において、
前記記録パルス発生手段は、前記マルチプレクサで選択された遅延クロックに基づき動作するフリップフロップ回路を備えていることを特徴とする記録パルス発生装置。
【発明の詳細な説明】
【０００１】
【発明が属する技術分野】
本発明は、ＣＤ−Ｒ／ＲＷ及びＤＶＤなどにデータを熱記録する際にレーザーのオン／オフ時間（データのランレングス）を補償するための時間分解能管理機能であるライトストラテジを実現させるために必要な分解能でオリジナルデータを制御可能な記録パルス発生装置に関するものである。
【０００２】
【従来の技術】
ＣＤ−Ｒ／ＲＷ及びＤＶＤなどにおけるデータの書き込みは、ディスク表面上ヘレーザーによる熱記録を行ない、色素の変化、結晶化或いは非結晶化（“０”または“１”）することで行うが、記録すべき所定長さのピットデータをそのままＬＤＤ（Ｌａｓｅｒ  Ｄｉｏｄｅ  Ｄｒｉｖｅｒ）に送っても目的どおりのピットデータが記録できるわけではない。そこで、熱記録時のレーザーのオン／オフの時間（データのランレングス）を管理してできる限り目標となるピットデータに近いピットデータを記録する補正機能としてライトストラテジ（Ｗｒｉｔｅ  Ｓｔｒａｔｅｇｙ、以下、ＷＳという）が知られている。
【０００３】
本発明はＷＳを実現させるために必要な分解能でオリジナルデータを制御可能な記録パルス発生装置に関するものであるが、本発明を説明する前にディスク表面へのデータの書き込み方法について説明する。
ディスク表面上へのレーザによる熱記録は、レーザーオン／オフの時間とディスク表面の熱分布を考慮することによって、正確なデータのラングレンスを記録することができる。
ライトストラレジは、データのラングレンスの記録精度を高める為に、レーザーダイオードの発光量を補正する機能である。以下にその動作例を示す。
図８は、ディスク表面へ長さ３Ｔのピット（Ｐｉｔ）データ（”１”）を書き込む場合の理想的な書き込む状態を示し、図８（ａ）は記録すべきピットデータをまた図８（ｂ）は記録後のピットデータを示している。
理想的な状態では図８に示すように、３Ｔのピットデータに対して、ディスク表面には図８（ｂ）に示すような形状のピットデータが記録される。
【０００４】
しかしながら、実際には、ディスク表面へ形成すべき長さ３ＴのピットデータをそのままＬＤＤ（Ｌａｓｅｒ  Ｄｉｏｄｅ  Ｄｒｉｖｅｒ）に送るとその出力は立ち上がり及び立ち下がりが歪んだものとなる。
即ち、図９はこの場合におけるディスク上へのデータの書き込みを説明している。図９（ａ）は記録すべきピットデータ波形を示す。このピットデータはそのまま第１の入力信号としてＬＤＤに送る。図９（ｂ）はその信号波形を示す。当然ながらピットデータと同じ同期した同じ波形である。図９（ｃ）はＬＤＤへの第２の入力信号（ここではＬＯＷの状態を維持している）を表す。図９（ｄ）は前記第１及び第２の信号を元に実際に出力されるレーザーによって、ディスク表面の温度分布を示す。図９（ｅ）は、ディスク表面に記録したピットデータを示している。図８（ｂ）に示す理想的なピットデータと比べればその形状の崩れは明白である。このようにピットデータはデータ品質があまり良くないため、誤ったデータとして認識される可能性がある。
これは、ＬＤＤにおけるレーザーダイオードの反応時間の遅れやディスク表面の熱伝達（分布）の遅れ時間が影響しているためで、記録したいピットデータに合わせてそのままの長さの信号をＬＤＤに送ると図９（ｅ）のような形状のピットデータとなるためこれらをＷＳで補正することが必要となるのである。
【０００５】
図１０はＷＳで補正を行ってディスク表面へのピットデータの書き込みを行う方法について説明した図である。
この記録方法では、図１０（ａ）に示すピットデータに対して、図１０（ｂ）に示すように、ＬＤＤへの入力信号１の立ち上がり／下がりに関して、ディスク表面の熱反応時間を考慮して、ピットデータの上がり／下がりよりも早い時間へシフトしている。また、同時に信号２に関しては、図１０（ｃ）に示すように、ＬＤＤの立ち上がりを俊敏にして立ち上がり直後の記録面での熱伝達遅れをカバーする為に、オーバーライトのためのパルス信号波形を付加する補正を行う。
以上のように、ディスク表面へ長さ３Ｔのピットデータを書き込む為の補正信号をＬＤＤに送ることで、図１０（ｄ）のような波形のレーザー出力が得られ、これによってディスク表面には図１０（ｅ）に示すような改善されたピットデータが記録されるため、正しいピットデータとして認識される。
【０００６】
図１１は、ＥＦＭデータをＥＦＭクロックで制御してＣＤ−Ｒ及びＣＤ−ＲＷに書き込む場合の制御対象の波形を示した図である。
図１１（ａ）はＥＦＭクロックデータの波形である。同（ｂ）はＥＦＭデータの波形であって、５Ｔ（Ｔ：周期）はＨＩＧＨ、次の３ＴはＬＯＷ、次の３ＴはＨＩＧＨであるときの、レーザー出力の出力をＣＤ−Ｒの場合は（ｃ）に、また、ＣＤ−ＲＷの場合は（ｄ）に示している。いずれの場合もＥＦＭクロック１周期（１Ｔ）以下、具体的にはその１６分の１以下の時間周期でライトの補正、或いはクーリングレベル、イレースレベル、又はライトレベルの補正がなされていることが分かる。
【０００７】
このようにＷＳによる補正を施して正確な記録を行うためには、各記録速度の周期Ｔ／１６以下の分解能でオリジナル信号を制御することが必要である。
図１２は、実際の記録速度に対応したＥＦＭクロックとＴ（周期：１／ＥＦＭクロック）、Ｔ／１６を示す数表である。この表から明らかなように、ＣＤ−Ｒ４８ｘ記録のためには、図１２のＴ／１６の値から０．３ｎｓ、即ち、最小３００ｐｓ単位の時間制御が必要であることが分かる。
また、上記のような補正は、ディスクの種類、書き込みスピード（倍速）、ＬＤＤの種類などにより異なり、ＷＳはそれぞれの特性に合わせて、随時時間の補正を行う必要がある。
【０００８】
次に、先行技術文献として知られたものではないが、以上のような時間制御によりＷＳ補正された記録パルスを得るための従来の記録パルス発生装置を図１３を参照して説明する。
従来の記録パルス発生装置は、ＰＬＬ発振回路１と、ディレーライン（遅延素子回路）１１、システムクロック（基準クロック）発生回路１２、そして図示しないコントローラ等、選択回路２０等からなる。なお、ここでのシステムクロック発生回路１２は、クリスタル発振器等で構成され、その発振周波数は外部環境の変化にほとんど影響されないものである。ＰＬＬ発振回路１は、システムクロック発生回路１２からのシステムクロックＣＬＫ（以下クロックＣＬＫ）を受けてこれの周波数にロックされ発振する発振回路であって、ディレーライン１１の各インバータ素子の動作遅延時間を設定する電源電圧信号を出力する回路である。この回路には、ＶＣＯ２と、１／Ｎ分周器であるカウンタ３、位相比較回路４、フィルタ（ローパスフィルタ）６、ボルテージフォロア７、１／Ｍ分周器であるカウンタ８が設けれている。
そして、ディレーライン１１に加えられる前記の電圧信号は、ＶＣＯ２に加えられる制御電圧Ｖｓが当てられる。
【０００９】
ここで、ＶＣＯ２は、インバータ２ａ，２ａ，２ａ…を従属接続して出力を入力に帰還したリング発振器で構成され、ディレーライン１１は、インバータ２ａと同時に同じＩＣの中の回路として集積化された等価のインバータ２ｂを複数段、インバータ２ｂ，２ｂ，２ｂ…として同様に従属接続して構成される。インバータ２ａ、２ｂは、ここではそれぞれに加えられる電源電圧が制御電圧Ｖｓであって、電源電圧の値に応じて１個のインバータ動作の遅延時間が変化するので、これらに加えられる電源電圧が等しいときには１個当たりのインバータの動作遅延時間は等しいものになる。両者のインバータ２ａ、２ｂの電源電圧となる制御電圧Ｖｓは、ＰＬＬ発振回路１において、システムクロック発生回路１２のクロックＣＬＫの周波数にあるいはこれに所定の係数値をかけた周波数に一致するように制御されている。すなわち、ＰＬＬ発振回路１において、ＶＣＯ２の出力は、１／Ｎ分周器であるカウンタ３により１／Ｎに分周されて位相比較回路４の一方に入力され、その他方に入力される１／Ｍ分周器であるカウンタ８を経て供給されたクロックＣＬＫと位相比較される。
位相比較回路４の出力信号は、ＬＰＦ６に加えられ、平滑化されてボルテージフォロア７に入力される。そこで、ボルテージフォロア７からは、ＶＣＯ２の発振周波数をクロックＣＬＫの周波数にロックあるいは所定の周波数比率で一致させるように制御する制御電圧Ｖｓが発生する。
【００１０】
このように、遅延素子回路を構成する各インバータ２ａ，２ｂの動作電圧を決定する電力受給ラインをボルテージフォロア７の出力にして発振回路を駆動し、ボルテージフォロア７の入力側に周波数を制御する制御電圧信号をフィルタ（ＬＰＦ）６を介して入力することにより、入力側の制御電圧と等しい電圧Ｖｓの電力供給をＶＣＯ２（リング発振器）に与えてその発振周波数をクロックＣＬＫの周波数にロックすることができる。その結果、ＰＬＬ発振回路１の発振周波数は、システムクロック発生回路１２の周波数にそれぞれのカウンタ３，８の分周率１／Ｎ，１／Ｍに対応する比率で一致するように制御され、ロックされる。
このときの制御電圧Ｖｓは、１個のインバータ２ａの動作の遅延時間がシステムクロック発生回路１２の周波数に応じて決定され、一定値となる。このことは、同じ制御電圧Ｖｓを受けて動作するインバータ２ｂにも適用される。インバータ２ｂは、インバータ２ａと同時にＩＣの中の回路として集積化された等価のディレーライン１１の素子であるからである。そこで、ディレーライン１１のその入力端子の入力信号（ＥＦＭＤＡＴＡ−１Ｔ）に対する遅延時間は、インバータ２ｂの１個当たりの遅延時間τに対してその接続段数をＰ個とすればτ×Ｐにより決定される。
図中２０は選択回路であって、ディレーライン１１の各インバータ２段毎に設けた１６個のタップ１１ａから前記時間差を持ったクロックを得、そのクロックを選択手段２１で選択されたクロックをレベルシフタ２２を通して、図１４（２）の一端側に入力し、ＥＦＭＤＡＴＡ−１ＴがＯＲ回路２３の他端側に入力され、ＯＲ回路２３からは記録用パルスが出力される。
【００１１】
以上の従来の記録パルス発生装置では、ＰＬＬのＶＣＯ２で生成された電圧をディレイライン１１へ供給し、オリジナル端子から図１４（２）のＥＦＭＤＡＴＡ−１Ｔをディレイラインへ入力し、遅延信号Ｔ’０〜Ｔ’１５発生用の各タップから各々バッファ２段分ずつ位相の違う信号を出力し、次に、オリジナル信号ＥＦＭＤＡＴＡ−１Ｔとディレーラインで得られたその遅延信号Ｔ’０〜Ｔ’１５を用い、８００〜９００ｐｓ時間の分解能で信号制御を行なっている。
【００１２】
図１４は、図１３に示す従来の記録パルス発生装置においける各パルスの波形を示した図である。
図１４（１）はＥＦＭデータの波形であり、同（２）はＥＦＭデータから発生した１Ｔ分短いデータであるＥＦＭＤＡＴＡ−１Ｔの波形を示す。このデータＥＦＭＤＡＴＡ−１Ｔを図１３におけるディレーライン１１の入力段に加え、選択回路で所定の時間差（位相差）を持った遅延データを選択回路出力として得たものが同（３）に示すパルス波形である。そして同（４）はＯＲ回路２３によりその両者の論理和を取ることで得られた記録パルスの波形である。
【００１３】
以上説明したように、この従来の記録パルス発生装置では、時間制御をしたいオリジナル信号をディレイライン１１ヘ入力し、その遅延信号とオリジナル信号を用い、信号を変化させていたため、１つのディレイライン１１で複数の信号処理を行うことができない。即ち、ディレーライン１１の入力はクロック１周期分短いＥＦＭＤＡＴＡ−１Ｔのパルスであるため、原理的に複数個の記録パルスを発生することができない。例えば、ある記録パルスでＴ’１を選択したときには、同じ記録サイクルで他の記録パルスＴ’２を選択することができない、つまり一つの信号制御につき一つのディレイラインが必要であるから、複数の信号を制御するためには、制御信号の数だけのディレイラインを持たねばならず、チップサイズが増大してしまうという問題がある。
また、複雑な信号制御ができず、更に選択回路２０を切り換えるタイミングを与えるクロック周期以下の記録パルスは発生はできないという問題もある。
【００１４】
なお、本発明について公知発明に係る先行技術文献は見い出せない。
【００１５】
【発明が解決しようとする課題】
本発明は以上の問題を解決すべくなされたものであって、その目的は、ＥＦＭＣＬＫ（Ｅｉｇｈｔ  ｔｏ  Ｆｏｕｒｔｅｅｎ  Ｍｏｄｕｌａｔｉｏｎ  Ｃｌｏｃｋ）をディレイラインヘ入力してそれを１／１６に細分化したクロックを生成し、マルチプレクサ及びフリッププロップ等から成る信号発生回路により自由にＥＦＭデータのランレングスを変化（制御）できるようにすることであり、記録パルス発生回路を増やすだけで、一つの遅延素子回路（ディレイライン）でつまり、遅延素子回路を共通にして複数の信号処理が行なえるようにすることである。
【００１６】
【課題を解決するための手段】
請求項１の発明は、複数の回路素子を多段に従属接続して構成した第１の遅延素子回路と、該遅延素子回路の前記複数の回路素子の段数に応じて初段に入力するクロックとそれぞれ異なる位相差を持った複数のファインクロックを生成する手段と、生成した複数のファインクロックから任意のファインクロックを選択する手段と、選択されたファインクロックに基づき記録パルスを発生する記録パルス発生手段と、を備えたことを特徴とする記録パルス発生装置である。
請求項２の発明は、請求項１に記載された記録パルス発生装置において、複数の回路素子を多段従属接続した発振回路を有しかつ前記初段のクロックと位相比較してこの位相比較結果に応じて電力受給ラインの電圧を制御するＰＬＬループ発振回路を備え、前記第１の遅延素子回路は前記発振回路と共通の電力受給ラインに接続されており、かつ、前記第１の遅延素子回路の回路素子は前記第２の回路素子と等価であることを特徴とする記録パルス発生装置である。
請求項３の発明は、請求項１又は２に記載された記録パルス発生装置において、
前記第１の遅延素子回路の初段に入力するクロックは記録速度に応じて変化するＥＦＭクロックであることを特徴とする記録パルス発生装置である。
請求項４の発明は、請求項１ないし３のいずれかに記載された記録パルス発生装置において、前記クロック選択手段は前記ファインクロックと同位相でシフトする選択信号で制御されるマルチプレクサであることを特徴とする記録パルス発生装置である。
請求項５の発明は、請求項１ないし４のいずれかに記載された記録パルス発生装置において、前記記録パルス発生手段は、前記マルチプレクサで選択された遅延クロックに基づき動作するフリップフロップ回路を備えていることを特徴とする記録パルス発生装置である。
【００１７】
【発明の実施の形態】
本発明の１実施形態を添付図面について説明する。
図１は、本発明の１実施形態に係る記録パルス発生装置を示す。
この装置は、ＣＤ−Ｒ／ＲＷ及びＤＶＤの記録時に必要とされる、微細な分解能で、しかも記録パルス長に応じてリアルタイムに記録パルス幅を変化させるライトストラテジを実現するため、ＥＦＭＣＬＫ（ＥＦＭクロック）の周波数に対応して、リアルタイムでＥＦＭＣＬＫの１／１６時間で分解能制御を行う。
図中、従来の記録パルス発生装置と同一の部分には同一の番号を付し、かつ同様の部分は既に従来装置として説明したとおりであるのでここでの説明は省略する。
この実施形態の記録パルス発生装置は、従来のそれがディレーライン１１から選択したクロックとＥＦＭデータ１Ｔとの論理和をとり記録用パルスを得ていたのに対し、ＥＦＭＫＬＣをディレーライン１１で遅延させる、つまり、既に説明したインバータ２ｂからなるリングオシレーター方式のＶＣＯ（リング発振器）を利用して、ＥＦＭＫＬＣの遅延信号（ファインクロック）を発生させて、この信号で記録パルス発生装置２５を制御して、記録パルスを発生させている。
具体的には、ＰＬＬ１のＶＣＯ２の制御電圧を遅延素子回路ＶＣＯ２と同等のインバーター列からなるディレーライン１１に供給し、インバーター２段毎に設けた１６個のタップ２ｂから所定の時間差を持ったファインクロックＴ０〜Ｔ１５を得る。
既に述べたように、これらのクロック間の時間差はＶＣＯの発振周波数に依存し、ＶＣＯの発振周波数に合わせ図中のカウンタからなる分周器３，８を設定することにより、ＥＦＭＣＬＫの１／１６の所望するファインクロックＴ０〜Ｔ１５を得ることができる。
【００１８】
ファインクロックＴ０〜Ｔ１５を図１に示す記録パルス発生装置２５のマルチプレクサ（ＭＵＸ）２５ａで選択し、後段のフリップフロップ２５ｂへ供給することにより、ＥＦＭＣＬＫの１／１６の時間分解能で信号制御が可能となる。
尚、図１から明らかなように、複数の信号を制御する場合には単に記録パルス発生装置２５を増やすだけで、それぞれ異なる遅延パルスを発生させることができる。つまり、マルチプレクサ（ＭＵＸ）２５ａを前記ファインクロックと同位相でシフトする選択信号で制御することにより、ファインクロックＴ０〜Ｔ１５の１つを選択し、選択した任意のファインクロックをフリップフロップ２５ｂのクロックに供給することにより、微細な分解能でプログラムできる記録パルスを発生することができる。
尚、記録パルスは１個に限らず各記録パルス発生装置２５において、記録パルス１，２，３・・・の様に複数個発生可能で、各々独立にパルス幅の設定ができる。
【００１９】
図２は、図１の記録パルス発生装置のディレーライン１１の出力をレベルシフタ（ＬＶＳ）回路２２を通して得たファインクロック（Ｆｉｎｅ  Ｃｌｏｃｋ）Ｔ０〜Ｔ１５の１例である。
この例で示す様に、ディレーライン１１は、ＥＦＭクロックをＴ／１６ずつシフトした１６個のファインクロックＴ０〜Ｔ１５を出力する。
次に、適切なタイミングでＭＵＸ２５ａに前記選択信号を与えることで、この１６個のファインクロックから特定のファインクロックを選択し、そのファインクロックでＦＦ（フリップフロップ回路）２５ｂを動作することが出来る。
尚、ＭＵＸの１６チャンネルの入力から出力までの遅延時間は、各チャンネルで実用上等しくしている。
【００２０】
図３はＦＦ（フリップ・フロップ回路）２５ｂのクロック入力を示す。
このクロック入力は、ＭＵＸ（１６チャンネルマルチプレクサ）２５ａの選択信号（Ｓｅｌｅｃｔ信号）をファインクロックＴ０で切り換えた時、ＭＵＸに接続されたＦＦのクロック入力が変化する様子を示している。例えばファインクロックＴ０で切り換えた時、選択信号を４〜１５に設定した場合、立ち上がりがＴ／１６づつシフトした図示のような入力ファインクロックＴ４〜Ｔ１５が得られる例に示している。
【００２１】
図４は、実際の記録パルス発生装置（１），（２）のブロック図である。ここでは、３台のＭＵＸ１〜ＭＵＸ３に各々ファインクロックＴ０〜Ｔ１５が入力され、対応するＦＦ１〜ＦＦ３では、ファインクロックＴ０〜Ｔ１５を独立に選択出来るようになっている。
例えば、最上段のＦＦ１に於いて、ＭＵＸ１にクロック選択信号ＡＩＲＯ−３（ＡＰＣ１  Ｌｅａｄｉｇ  ＣＬＫ  Ｓｅｌｃｔ信号：第１の記録パルス出力用立ち上がりクロック選択信号）を与えファインクロックＴ０〜Ｔ１５から任意のクロックを選択し、適切なタイミングでデータ信号ＤＡ１（ＡＰＣ１  Ｌｅａｄｉｎｇ  Ｄａｔａ：第１の記録パルス出力用立ち上がりデータ信号）及び許可信号ＥＲＡ１（ＡＰＣ１  ＬｅａｄｉｎｇＥｎａｂｌｅ  信号：第１の記録パルス用立ち上がり許可信号）を与えることでＦＦ１は選択されたファインクロック（Ｔ０〜Ｔ１５）のタイミングで動作して、第１の記録パルス出力（ＡＰＣ１）を発生する。
他のＦＦ２，３も同様な原理で動作させることが出来るので、複数チャンネルの記録パルス全てに、ファインクロックの分解能を与え、それぞれ記録パルスを発生することが出来る。
尚、ファインクロック（Ｔ０〜Ｔ１５）以外の信号は図示しないディジタル制御回路から入来するよう構成されている。
【００２２】
図５は、図４の記録パルス発生装置の動作例を示したタイミングチャートであり、ファインクロックＴ０〜Ｔ１５は本来１６クロックの信号であるが、図中ではそれらを１つのＴ０クロックで代表させている。
図中、ＡＩＲ０−３は上述のようにＭＵＸ２５ａの第１の記録パルス出力（ＡＣＰ１）のための選択信号つまり第１の記録パルス出力（ＡＣＰ１）のための立ち上がりクロック選択（Ｌｅａｄｉｎｇ  ＣＬＫ  Ｓｅｌｅｃｔ）信号、ＥＲＡ１は第１の記録パルス出力（ＡＣＰ１）のための許可（Ｅｎａｂｌｅ）信号（ＬＯＷがアクティブ）、ＤＡ１は第１の記録パルス出力（ＡＣＰ１）のための立ち上がりデータ（Ｌｅａｄｉｎｇ  ｄａｔａ）、ＡＩＴ０−３は第１の記録パルス出力（ＡＣＰ１）の立ち下がりクロック選択（Ｔｒａｉｌｉｎｇ  ＣＬＫ  Ｓｅｌｅｃｔ）信号、ＥＴＡ１は第１の記録パルス出力（ＡＣＰ１）のための立ち上がり許可（Ｔｒａｉｌｉｎｇ  Ｅｎａｂｌｅ）信号（ＬＯＷがアクティブ）、Ａ２０−３は第２の記録パルス出力（ＡＣＰ２）のクロック選択（ＣＬＫ  Ｓｅｌｅｃｔ）信号、ＥＡ２は第２の記録パルス出力（ＡＣＰ２）の許可（Ｅｎａｂｌｅ）信号（ＬＯＷがアクティブ）、ＤＡ２は第２の記録パルス出力（ＡＣＰ２）のデータである。
なお、図６は以上で説明した各信号を表にまとめたものである。
【００２３】
本実施形態の記録パルス発生装置は、図５に示すようにファインクロック（Ｔ０〜Ｔ１５）で第１の記録パルス出力（ＡＣＰ１）用の立ち上がりクロック選択（Ｌｅａｄｉｎｇ  ＣＬＫ  Ｓｅｌｅｃｔ）信号に基づき、立ち上がり許可（Ｔｒａｉｌｉｎｇ  Ｅｎａｂｌｅ）信号ＥＲＡ１がアクティブ（ＬＯＷ）となるタイミングで第１の記録パルス出力（ＡＣＰ１）を立ち上げる。そして、第１の記録パルス出力（ＡＣＰ１）の立ち下がりクロック選択（Ｔｒａｉｌｉｎｇ  ＣＬＫ  Ｓｅｌｅｃｔ）信号（ＡＩＴ０−３）に基づき、第１の記録パルス出力（ＡＣＰ１）のための立ち下がり許可（Ｔｒａｉｌｉｎｇ  Ｅｎａｂｌｅ）信号ＥＴＡ１がＬＯＷ（アクティブ）になるタイミングで前記第１の記録パルス出力を立ち下げる。
また、第２の記録パルス出力（ＡＣＰ２）のクロック選択（ＣＬＫ  Ｓｅｌｅｃｔ）信号Ａ２０−３に基づき、第２の記録パルス出力（ＡＣＰ２）の許可（Ｅｎａｂｌｅ）信号ＥＡ２がＬＯＷ（アクティブ）になるタイミングで前記第２の記録パルス出力（ＡＰＣ２）を立ち上げ、次に第２の記録パルス出力（ＡＣＰ２）の許可（Ｅｎａｂｌｅ）信号ＥＡ２が再びＬＯＷ（アクティブ）になるタイミングで前記第２の記録パルス出力（ＡＰＣ２）を立ち下げる。
以上のように、ファインクロックＴ０〜Ｔ１６でオリジナルデータを補正することにより、つまりＷＳ機能で補正された記録パルスを発生することができる。
【００２４】
図７は、ファインクロックＴ０〜Ｔ１５のシミュレーション波形例を参考までに示したものである。この波形はレイアウト後のネットワークを使用しているのでＩＣ内部で観測できる波形と同じである。
以上の構成において、ファインクロックの分解能は、ディレーラインを構成するゲートの動作スピード限界まで高めることができる。また、ファインクロックのエッジとフリップフロップを組み合わせて使用することで複雑な出力波形を発生させることができる。
【００２５】
【発明の効果】
本発明によれば、ファインクロック（Ｔ０〜Ｔ１５）の分解能を所定の範囲（例えば、１．８ｎｓ〜３００ｐｓの範囲）で任意に設定することができ、かつその分解能を例えば、ディレーラインを構成するインバータの段数を増やすことで容易に上げることができるため、狭パルス（例えば、３ｎｓ〜４ｎｓの狭パルス）を発生できるため、発振器としては高周波帯（ギガヘルツ帯）の発振器を用いる必要がない。或いはライトパルストレイン発生が容易である。
更に、複数チャンネルの記録パルスを容易に発生することができだけでなく、ディスクにピットデータの記録を行う場合、その記録密度がディスク上で常に一定となるように、ディスクの径がに従って自動的にＥＦＭクロック周波数が変化するが、その際にも、ファインクロックはＥＦＭクロックの変化に応じて自動的に追従するから、つねに正しい記録を行うことができる。
【図面の簡単な説明】
【図１】本発明の１実施形態に係る記録パルス発生装置を示す。
【図２】図１に示す記録パルス発生装置の遅延素子回路で得たクロックの１例を示す。
【図３】図２クロックを変化させてＦＦに入力クロックの１例を示す。
【図４】記録パルス発生装置の１実施例を示すブロック図である。
【図５】図４の記録パルス発生装置の動作例を示したタイムチャートである。
【図６】図５に示すタイムチャート中の信号の内容の説明図である。
【図７】ファインクロックのシュミレーション波形例を示す。
【図８】ディスク表面へピットデータを書き込む場合の理想的な書き込み例を模式的に示す図である。
【図９】ディスク表面へピットデータを書き込む場合の実際の書き込み例を模式的に示す図である。
【図１０】ライトストレージで補正を行ってディスク表面へピットデータを書き込む方法を模式的に説明した図である。
【図１１】ＥＦＭデータを記録する場合においてＷＳを行った場合の実際の書き込み例を説明した図である。
【図１２】記録速度とＥＦＭＣＬＫ（クロック）と周知Ｔ及びＴ／１６の関係を示した数表である。
【図１３】従来の記録パルス発生装置を示すブロック図である。
【図１４】図１３に示す従来の記録パルス発生装置においける各パルスの波形を示した図である。
【符号の説明】
１…ＰＬＬ発振回路、２…ＶＣＯ、２ａ、２ｂ…インバータ、３…カウンタ、４…位相比較回路、６…フィルタ（ローパスフィルタ）、７…ボルテージフォロア、８…カウンタ、１２…システムクロック発生回路、２０…選択回路、２２…レベルシフタ、２５…記録パルス発生装置、２５ａ…マルチプレクサ、２５ｂ…ＦＦ（フリップフロップ回路）
【図１】
2004158063.tif 000003
【図２】
2004158063.tif 000004
【図３】
2004158063.tif 000005
【図４】
2004158063.tif 000006
【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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