(57)【要約】【課題】シフトレジスタのクロック信号を高速にしなくとも、高速読取りが可能なＭＯＳ型イメージセンサおよびそれを用いた画像読取装置を提供する。【解決手段】主走査方向に配列され、原稿からの反射光量に応じたアナログの読取画像信号を発生する複数のホトトランジスタＰ１〜Ｐｎと、その読取画像信号を読み出すために各ホトトランジスタに対応して設けられた複数のアナログスイッチＳＷ１〜ＳＷｎとを有するＭＯＳ型イメージセンサ１０において、複数のホトトランジスタＰ１〜Ｐｎを、互いに隣り合う任意個数、たとえば３個ずつを１組として複数の組にブロック分けし、その各組に属する複数個のホトトランジスタからの画像信号を各組毎に同時に読み出すように、複数のアナログスイッチスイッチＳＷ１〜ＳＷｎを外部からのクロック信号に基づき時間的に制御するシフトレジスタ１１を備える。【選択図】　　　　図１
2004048549.tif 000002
【特許請求の範囲】
【請求項１】
主走査方向に配列され、被読取体からの反射光量に応じたアナログの読取画像信号を発生する複数の光電変換素子と、
該光電変換素子からの画像信号を読み出すために各光電変換素子に対応して設けられた複数のスイッチ素子とを有するイメージセンサにおいて、
前記複数の光電変換素子を、互いに隣り合う任意個数（Ｎ）ずつのものを１組として複数の組にブロック分けし、その各組に属する複数個の光電変換素子からの画像信号を各組毎に同時に読み出すように、前記複数のスイッチ素子を外部からのクロック信号に基づき時間的に制御する制御部を備えたことを特徴とするイメージセンサ。
【請求項２】
請求項１記載のイメージセンサにおいて、各組に属する光電変換素子の個数（Ｎ）と同じ本数の信号出力線が備えられており、その各信号出力線に対して各組に属する複数個の各光電変換素子からの画像信号が並列的に出力されるように、各組に属する複数個の各光電変換素子に対応した複数のスイッチ素子が互いに異なる信号出力線に接続されていることを特徴とするイメージセンサ。
【請求項３】
請求項２記載のイメージセンサにおいて、前記各信号出力線には、前記各スイッチ素子を介して読み出された各光電変換素子からの画像信号を増幅するためのアナログアンプが夫々設けられていることを特徴とするイメージセンサ。
【請求項４】
請求項３記載のイメージセンサにおいて、前記各アナログアンプの後段には、その各アナログアンプによって増幅された各光電変換素子からの画像信号を多重化するマルチプレクサが備えられていることを特徴とするイメージセンサ。
【請求項５】
請求項２記載のイメージセンサにおいて、前記各信号出力線には、前記各スイッチ素子を介して読み出された各光電変換素子からの画像信号を多重化するマルチプレクサが備えられていることを特徴とするイメージセンサ。
【請求項６】
請求項５記載のイメージセンサにおいて、前記マルチプレクサによって多重化された各光電変換素子からの画像信号を増幅するためのアナログアンプが設けられていることを特徴とするイメージセンサ。
【請求項７】
請求項４または５記載のイメージセンサにおいて、前記マルチプレクサの前段には、前記各スイッチ素子を介して各信号出力線に読み出された各光電変換素子からの画像信号を一時保存するためのサンプルホールド回路が備えられていることを特徴とするイメージセンサ。
【請求項８】
請求項２または３記載のイメージセンサを用いた画像読取装置において、前記イメージセンサの各信号出力線に接続され、その各信号出力線から出力される画像信号を多重化するためのマルチプレクサと、該マルチプレクサによって多重化された画像信号を、各光電変換素子から出力された画像信号毎にデジタル信号に変換するアナログ・デジタル変換器とが備えられていることを特徴とする画像読取装置。
【請求項９】
請求項２または３記載のイメージセンサを用いた画像読取装置において、前記イメージセンサの各信号出力線に接続され、その各信号出力線から出力される画像信号をそれぞれ独立してデジタル信号に変換する複数のアナログ・デジタル変換器が備えられていることを特徴とする画像読取装置。
【請求項１０】
請求項２または３記載のイメージセンサを用いた画像読取装置において、前記イメージセンサの各信号出力線に接続され、前記各スイッチ素子を介して各信号出力線に読み出された各光電変換素子からの画像信号を一時保存するためのサンプルホールド回路と、そのサンプルホールド回路によって一時保存された画像信号を多重化するためのマルチプレクサと、該マルチプレクサによって多重化された画像信号を、各光電変換素子から出力された画像信号毎にデジタル信号に変換するアナログ・デジタル変換器とが備えられていることを特徴とする画像読取装置。
【請求項１１】
請求項１０記載の画像読取装置において、前記サンプルホールド回路は、複数の信号出力線の内の１の信号出力線に対しては設けられておらず、前記マルチプレクサは、当該１の信号出力線に読み出された画像信号を前記アナログ・デジタル変換器に最初に供給するように構成されていることを特徴とする画像読取装置。
【請求項１２】
請求項２または３記載のイメージセンサを用いた画像読取装置において、複数のチャネルを有し、その各チャネル毎に入力する複数のアナログ入力信号を増幅するためのアナログアンプと、該アナログアンプによって増幅されたアナログ信号を多重化するためのマルチプレクサと、該マルチプレクサによって多重化された各チャネル毎のアナログ信号をデジタル信号に変換するアナログ・デジタル変換器とを備えるアナログフロントエンドＩＣを備え、
前記イメージセンサの各信号出力線から出力される各光電変換素子からの画像信号を、前記アナログフロントエンドＩＣのアナログ入力信号として、前記各信号出力線に対応するチャネルの前記アナログアンプに入力する構成としたことを特徴とする画像読取装置。
【請求項１３】
請求項１２記載の画像読取装置において、前記アナログフロントエンドＩＣには、前記アナログアンプの前段に、前記イメージセンサの各信号出力線から出力される各光電変換素子からの画像信号を一時保存するためのサンプルホールド回路が備えられていることを特徴とする画像読取装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、イメージセンサ、たとえば、原稿などの画像を読み取る密着型イメージセンサ（ＣＩＳ）としてよく使用されるＭＯＳ型イメージセンサ及びそれを用いた画像読取装置に関するものである。
【０００２】
【従来の技術】
従来、ファクシミリなどの画像読取装置に用いられるイメージセンサとしては、いわゆるＣＣＤ型イメージセンサと、ＭＯＳ型イメージセンサとがあるが、このうち、密着型イメージセンサ（ＣＩＳ）としては、ＭＯＳ型リニアイメージセンサが比較的よく用いられている。
【０００３】
図１４は、一般的なＭＯＳ型リニアイメージセンサ１００を示すもので、原稿面からの反射光を電気信号に変換する複数の光電変換素子（ホトトランジスタあるいはホトダイオード）１０１と、該光電変換素子１０１からアナログの読取画像信号を読み出すための複数のスイッチ素子（アナログスイッチ）１０２と、該スイッチ素子１０２を時間的に順次制御するための制御部（シフトレジスタ）１０３とをＬＳＩ化して１チップに構成されている。
【０００４】
【発明が解決しようとする課題】
しかしながら、上記従来のイメージセンサにおいて、特に、高解像度の要求を満たすために、主走査方向に多数の光電変換素子を配列したイメージセンサにおいては、読取速度の高速化を進める上で、以下のような問題があった。
【０００５】
第１に、スイッチ素子１０２として、高速のスイッチング動作が可能なアナログスイッチが必要とされるとともに、光電変換素子からの読取画像信号を増幅するアナログアンプ１０４としても高速のものが要求される。
【０００６】
第２に、制御部１０３として、スイッチ素子１０２と同数のフリップフロップ回路からなるシフトレジスタが必要となるため、フリップフロップ回路が占める面積が大きくなり、センサチップ全体の大きさが大型化してしまう。
【０００７】
第３に、駆動クロック周波数が高くなると、クロック信号の高周波成分を除去することが困難となるために、ＥＭＩ（Ｅｌｅｃｔｒｏｍａｇｎｅｔｉｃ　ｉｎｔｅｒｆｅｒｅｎｃｅ）ノイズが問題となる。
【０００８】
そこで、本発明は、上記問題点を解決するためになされたものであり、特に、クロック信号を高速にしなくとも、高速読取りが可能であって、スイッチ素子やアナログアンプとして高速動作が可能なものが要求されないし、フリップフロップ回路の数を減らしてシフトレジスタの占める面積を小さくすることにより小型化も可能であり、さらには、ＥＭＩノイズが発生する虞れも少ないイメージセンサ及びそれを用いた画像読取装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】
上記目的を達成するために、請求項１に記載のイメージセンサは、主走査方向に配列され、被読取体からの反射光量に応じたアナログの読取画像信号を発生する複数の光電変換素子と、該光電変換素子からの画像信号を読み出すために各光電変換素子に対応して設けられた複数のスイッチ素子とを有するイメージセンサにおいて、前記複数の光電変換素子を、互いに隣り合う任意個数（Ｎ）ずつのものを１組として複数の組にブロック分けし、その各組に属する複数個の光電変換素子からの画像信号を各組毎に同時に読み出すように、前記複数のスイッチ素子を外部からのクロック信号に基づき時間的に制御する制御部を備えたことを特徴とする。
【００１０】
この請求項１に係るイメージセンサでは、複数の光電変換素子を、互いに隣り合う任意個数（Ｎ）ずつのものを１組として複数の組にブロック分けし、その各組に属する複数個の光電変換素子からの画像信号を各組毎に同時に読み出すように、制御部によって複数のスイッチ素子を外部からのクロック信号に基づき時間的に制御するようにしているので、従来のイメージセンサに対して、クロック信号の周波数を１／Ｎに低減することが可能となり、スイッチ素子として高速のスイッチング動作を行うものが必要とされないし、また、制御部を構成するシフトレジスタのフリップフロップ回路の個数も１／Ｎに減らすことができるので、その分、センサ全体の大きさを小さくすることが可能となる。さらに、低速のクロック信号で高速読取りが可能であるので、ＥＭＩノイズが発生する虞れも少ない。
【００１１】
また、請求項２に記載のイメージセンサは、請求項１記載のイメージセンサにおいて、各組に属する光電変換素子の個数（Ｎ）と同じ本数の信号出力線が備えられており、その各信号出力線に対して各組に属する複数個の各光電変換素子からの画像信号が並列的に出力されるように、各組に属する複数個の各光電変換素子に対応した複数のスイッチ素子が互いに異なる信号出力線に接続されていることを特徴とする。
【００１２】
この請求項２に係るイメージセンサでは、イメージセンサの内部において、複数の光電変換素子からの読取画像信号が、各組に属する複数個の光電変換素子の個数（Ｎ）と同じ本数の信号出力線に出力されるので、イメージセンサから外部に信号を出力するための端子の数を極力少なくすることができ、後段のマルチプレクサやアナログ・デジタル変換器との電気的な接続を簡易なものとすることができる。
【００１３】
また、請求項３に記載のイメージセンサは、請求項２記載のイメージセンサにおいて、各信号出力線には、各スイッチ素子を介して読み出された各光電変換素子からの画像信号を増幅するためのアナログアンプが夫々設けられていることを特徴とする。
【００１４】
この請求項３に係るイメージセンサでは、イメージセンサの内部において、画像信号を増幅するためのアナログアンプが各信号出力線に夫々設けられているので、各光電変換素子からの読取画像信号を充分なレベルを持ったアナログ信号として、イメージセンサ外部に出力させることができる。
【００１５】
また、請求項４に記載のイメージセンサは、請求項３記載のイメージセンサにおいて、各アナログアンプの後段には、その各アナログアンプによって増幅された各光電変換素子からの画像信号を多重化するマルチプレクサが備えられていることを特徴とする。
【００１６】
この請求項４に係るイメージセンサでは、イメージセンサの内部において、各光電変換素子からの画像信号が多重化され、複数個（Ｎ）の光電変換素子からの画像信号がシリアルデータ列としてイメージセンサ外部に出力させることができるので、イメージセンサから外部に信号を出力するための端子の数を最小限に抑えることができ、後段のアナログ・デジタル変換器との電気的な接続を簡易なものとすることができる。
【００１７】
また、請求項５に記載のイメージセンサは、請求項２記載のイメージセンサにおいて、各信号出力線には、各スイッチ素子を介して読み出された各光電変換素子からの画像信号を多重化するマルチプレクサが備えられていることを特徴とする。
【００１８】
この請求項５に係るイメージセンサでは、請求項４に係る発明と同様に、イメージセンサの内部において、各光電変換素子からの画像信号が多重化され、複数個（Ｎ）の光電変換素子からの画像信号がシリアルデータ列としてイメージセンサ外部に出力させることができるので、イメージセンサから外部に信号を出力するための端子の数を少なくすることができ、後段のアナログ・デジタル変換器との電気的な接続を簡易なものとすることができる。
【００１９】
また、請求項６に記載のイメージセンサは、請求項５記載のイメージセンサにおいて、マルチプレクサによって多重化された各光電変換素子からの画像信号を増幅するためのアナログアンプが設けられていることを特徴とする。
【００２０】
この請求項６に係るイメージセンサでは、イメージセンサの内部において、多重化された画像信号を増幅するためのアナログアンプが設けられているので、各光電変換素子からの読取画像信号を充分なレベルを持ったアナログ信号として、イメージセンサ外部に出力させることができるともに、アナログアンプの個数を少なくすることができる。
【００２１】
また、請求項７に記載のイメージセンサは、請求項４または５記載のイメージセンサにおいて、マルチプレクサの前段には、各スイッチ素子を介して各信号出力線に読み出された各光電変換素子からの画像信号を一時保存するためのサンプルホールド回路が備えられていることを特徴とする。
【００２２】
この請求項７に係るイメージセンサでは、各光電変換素子からの読取画像信号がサンプルホールド回路によって一時保存された後に、マルチプレクサによって多重化が行われ、イメージセンサ外部にシリアルデータ列として出力されるので、その後、各光電変換素子からの読取信号がアナログ・デジタル変換器によってデジタル信号に変換されるに際して、その変換動作に必要な時間を充分に与えることができる。従って、アナログ・デジタル変換器として必要以上に高速なものが要求されることがない。
【００２３】
また、請求項８に記載の画像読取装置は、請求項２または３記載のイメージセンサを用いた画像読取装置において、イメージセンサの各信号出力線に接続され、その各信号出力線から出力される画像信号を多重化するためのマルチプレクサと、該マルチプレクサによって多重化された画像信号を、各光電変換素子から出力された画像信号毎にデジタル信号に変換するアナログ・デジタル変換器とが備えられていることを特徴とする。
【００２４】
この請求項８に係る画像読取装置では、イメージセンサの外部に、イメージセンサの各信号出力線から出力される画像信号を多重化するためのマルチプレクサと、該マルチプレクサによって多重化された画像信号を、各光電変換素子から出力された画像信号毎にデジタル信号に変換するアナログ・デジタル変換器とが備えられているので、イメージセンサ内部にマルチプレクサを備えていないイメージセンサであっても、各光電変換素子から出力された複数の画像信号を１つのアナログ・デジタル変換器によってデジタル信号に変換することができる。
【００２５】
また、請求項９に記載の画像読取装置は、請求項２または３記載のイメージセンサを用いた画像読取装置において、イメージセンサの各信号出力線に接続され、その各信号出力線から出力される画像信号をそれぞれ独立してデジタル信号に変換する複数のアナログ・デジタル変換器が備えられていることを特徴とする。
【００２６】
この請求項９に係る画像読取装置では、イメージセンサの各信号出力線からから出力される複数の画像信号を、複数のアナログ・デジタル変換器によってそれぞれ独立してデジタル信号に変換するようにしているので、比較低速のアナログ・デジタル変換器であっても、高速の読取動作を行うことが可能となる。
【００２７】
また、請求項１０に記載の画像読取装置は、請求項２または３記載のイメージセンサを用いた画像読取装置において、イメージセンサの各信号出力線に接続され、各スイッチ素子を介して各信号出力線に読み出された各光電変換素子からの画像信号を一時保存するためのサンプルホールド回路と、そのサンプルホールド回路によって一時保存された画像信号を多重化するためのマルチプレクサと、該マルチプレクサによって多重化された画像信号を、各光電変換素子から出力された画像信号毎にデジタル信号に変換するアナログ・デジタル変換器とが備えられていることを特徴とする。
【００２８】
この請求項１０に係る画像読取装置では、イメージセンサ内部にサンプルホールド回路やマルチプレクサを備えていないイメージセンサであっても、その各信号出力線から出力される複数の読取画像信号がサンプルホールド回路によって一時保存された後に、マルチプレクサによって多重化が行われ、イメージセンサ外部にシリアルデータ列として出力されるので、その後、各光電変換素子からの読取信号がアナログ・デジタル変換器によってデジタル信号に変換されるに際して、その変換動作に必要な時間を充分に与えることができる。従って、アナログ・デジタル変換器として必要以上に高速なものが要求されることがない。
【００２９】
また、請求項１１に記載の画像読取装置は、請求項１０記載の画像読取装置において、サンプルホールド回路は、複数の信号出力線の内の１の信号出力線に対しては設けられておらず、マルチプレクサは、当該１の信号出力線に読み出された画像信号をアナログ・デジタル変換器に最初に供給するように構成されていることを特徴とする画像読取装置。
【００３０】
この請求項１１に係る画像読取装置では、複数の信号出力線の内の１の信号出力線に読み出された画像信号に対してはサンプルホールド回路によって一度保存されることなく、他の信号出力線に読み出された画像信号がサンプルホールド回路によって一時保存されるタイミングで、マルチプレクサによってアナログ・デジタル変換器に供給されるので、当該１の信号出力線に読み出された画像信号を一時保存しなくとも、アナログ・デジタル変換動作を的確に実行させることができる。従って、１の信号出力線に対してはサンプルホール回路が不要となるため、その分、コストダウンが可能となる。
【００３１】
また、請求項１２に記載の画像読取装置は、請求項２または３記載のイメージセンサを用いた画像読取装置において、複数のチャネルを有し、その各チャネル毎に入力する複数のアナログ入力信号を増幅するためのアナログアンプと、該アナログアンプによって増幅されたアナログ信号を多重化するためのマルチプレクサと、該マルチプレクサによって多重化された各チャネル毎のアナログ信号をデジタル信号に変換するアナログ・デジタル変換器とを備えるアナログフロントエンドＩＣを備え、
前記イメージセンサの各信号出力線から出力される各光電変換素子からの画像信号を、前記アナログフロントエンドＩＣのアナログ入力信号として、前記各信号出力線に対応するチャネルの前記アナログアンプに入力する構成としたことを特徴とする。
【００３２】
この請求項１２に係る画像読取装置では、イメージセンサ内部にサンプルホールド回路やマルチプレクサを備えていないイメージセンサであっても、上記構成からなるアナログフロントエンドＩＣを用いることによって、イメージセンサの各信号出力線から出力される複数の読取画像信号を、各画素信号毎にデジタル信号に変換することができるので、その一連の回路構成を極めて簡略化することができる。
【００３３】
また、請求項１３に記載の画像読取装置は、請求項１２記載の画像読取装置において、アナログフロントエンドＩＣには、アナログアンプの前段に、イメージセンサの各信号出力線から出力される各光電変換素子からの画像信号を一時保存するためのサンプルホールド回路が備えられていることを特徴とする。
【００３４】
この請求項１３に係る画像読取装置では、イメージセンサの各信号出力線から出力される複数の読取画像信号が、アナログフロントエンドＩＣの内部に設けられたサンプルホールド回路によって一時保存された後に、マルチプレクサによって多重化が行われ、その後、アナログ・デジタル変換器によってデジタル信号に変換されるので、その変換動作に必要な時間を充分に与えることができ、より高速な読取動作が可能となる。
【００３５】
【発明の実施の形態】
以下、本発明に係るイメージセンサ及びそれを用いた画像読取装置について、本発明を具体化した実施形態に基づき図面を参照しつつ詳細に説明する。
【００３６】
先ず、第１の実施形態について、図１〜図４に基づき説明する。
【００３７】
図１は、第１の実施形態におけるＭＯＳ型リニアイメージセンサ１０の概略構成を示すもので、たとえば、ファクシミリなどの原稿読取装置において、密着型イメージセンサ（ＣＩＳ）として使用される。
【００３８】
図１において、イメージセンサ（ＣＩＳ）１０は、原稿からの反射光量に応じてアナログの読取画像信号が発生する光電変換素子としての多数のホトトランジスタＰ１〜Ｐｎと、その各ホトトランジスタＰ１〜Ｐｎに接続されたスイッチ素子としての多数のアナログスイッチＳＷ１〜ＳＷｎとが備えられ、主走査方向に多数のホトトランジスタＰ１〜Ｐｎが配列されて、いわゆるリニアイメージセンサとして構成されている点は、図１４に示される従来のものと同様であるが、多数のホトトランジスタＰ１〜Ｐｎを、互いに隣り合う任意個数（Ｎ）ずつのものを１組として複数の組にブロック分けし、その各組に属する複数個（Ｎ）のホトトランジスタの画像信号が同時に読み出されるように、その各ホトトランジスタに接続されたアナログスイッチが同時にオン動作するように構成されている点が異なっている。
【００３９】
すなわち、主走査方向に１７２８個のホトトランジスタが配列されたイメージセンサにおいては、互いに隣り合う３個（Ｎ＝３）のホトトランジスタを１組として、計５７６個の組にブロック分けし、その各組に属する３個のホトトランジスタ（Ｐ１〜Ｐ３，Ｐ４〜Ｐ６，・・・・・・，Ｐ１７２６〜Ｐ１７２８）の画像信号が同時に読み出されるように、その各ホトトランジスタに接続された３個のアナログスイッチ（ＳＷ１〜ＳＷ３，ＳＷ４〜ＳＷ６，・・・・・・，ＳＷ１７２６〜ＳＷ１７２８）が同時にオン動作するように構成されている。
【００４０】
一方、各アナログスイッチＳＷ１〜ＳＷｎを外部からのクロック信号に基づいて時間的に制御するためのシフトレジスタ（制御部）１１は、従来のものと同様に、複数のフリップフロップ回路によって構成されるが、本実施形態では、ブロック分けした計５７６個の組に対応して、これと同数の計５７６個のフリップフロップ回路により構成されている。
【００４１】
シフトレジスタ１１を構成する計５７６個のフリップフロップ回路の各々の出力は、計５７６個の組の各アナログスイッチＳＷ１〜ＳＷｎに対して、各組に属する３個のアナログスイッチ（ＳＷ１〜ＳＷ３，ＳＷ４〜ＳＷ６，・・・・・・，ＳＷ１７２６〜ＳＷ１７２８）が同時にオン動作するように、各組毎で共通に接続されている。
【００４２】
これにより、シフトレジスタ１１は、スタートパルスＳＰが供給された後、外部から与えられるクロック信号ＣＬＫに基づいて、各フリップフロップ回路の出力端子から制御信号Ｓａ１、Ｓａ２・・・が順次出力され、たとえば、制御信号Ｓａ１が出力された時点で、１番目の組に属する３個のアナログスイッチ（ＳＷ１〜ＳＷ３）が同時にオン動作し、次いで、制御信号Ｓａ２が出力された時点で、２番目の組に属する３個のアナログスイッチ（ＳＷ４〜ＳＷ６）が同時にオン動作し、そして、３番目の組、４番目の組といったように順次進行して、最後に、制御信号Ｓａ５７６が出力された時点で、５７６番目の組に属する３個のアナログスイッチ（ＳＷ１７２６〜ＳＷ１７２８）が同時にオン動作する。
【００４３】
そして、本実施形態のイメージセンサ１０には、ブロック分けした各組に属するホトトランジスタＰ（アナログスイッチＳＷ）の数と同数、すなわち、３本の信号出力線Ｌ１〜Ｌ３が備えられており、その各信号出力線Ｌ１〜Ｌ３に対して、各組に属する複数個（３個）のホトトランジスタＰからの画像信号が並列的に出力されるように、各組に属する複数個のホトトランジスタＰに接続された複数個のアナログスイッチＳＷが互いに異なる信号出力線Ｌ１〜Ｌ３に接続されており、たとえば、各組の第１のアナログスイッチ（ＳＷ１，ＳＷ４，・・・・，ＳＷ１７２６）は、第１の信号出力線Ｌ１に接続され、各組の第２のアナログスイッチ（ＳＷ２，ＳＷ５，・・・・，ＳＷ１７２７）は、第２の信号出力線Ｌ２に接続され、各組の第３のアナログスイッチ（ＳＷ３，ＳＷ６，・・・・，ＳＷ１７２８）は、第３の信号出力線Ｌ３に接続されている。
【００４４】
また、複数本（３本）の信号出力線Ｌ１〜Ｌ３には、各アナログスイッチＳＷ１〜ＳＷｎを介して読み出された各ホトトランジスタＰ１〜Ｐｎからの画像信号を増幅するためのアナログアンプＡＭＰ１〜ＡＭＰ３が夫々設けられており、その各信号出力線Ｌ１〜Ｌ３に対して１対１の関係で設けられた３個の出力端子ＯＵＴ１〜ＯＵＴ３から、３チャネルの出力信号ＣＨ１〜ＣＨ３として、各読取信号がイメージセンサ外部に出力されるようになっている。
【００４５】
なお、図２は、本実施形態におけるホトトランジスタＰ及びアナログスイッチＳＷの構成をより詳細に示すものであり、計１７２８個のホトトランジスタＰ１〜ＰｎとアナログスイッチＳＷ１〜ＳＷｎ、計５７６個のフリップフロップ回路からなるシフトレジスタ１１、そして、計３個のアナログアンプＡＭＰ１〜ＡＭＰ３の全てが、１個の半導体材料に形成されている。すなわち、１チップにＬＳＩ化されて、単一のイメージセンサ１０として構成されている。
【００４６】
図３は、上記構成からなるイメージセンサ１０を用いた画像読取装置の一例を示すもので、ここでは、イメージセンサの３個の出力端子ＯＵＴ１〜ＯＵＴ３から、３チャネルの出力信号ＣＨ１〜ＣＨ３として出力されるアナログの各読取信号を、マルチプレクサ２０によって多重化（シリアルデータ列に変換）することにより、順次アナログ・デジタル変換器３０に供給して、各読取信号をデジタル信号に変換するように構成されている。
【００４７】
イメージセンサ１０および画像読取装置を統括的に制御する制御回路６０は、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ−ｓｐｅｃｉｆｉｃ　Ｉｎｔｅｇｒａｔｅｄ−ｃｉｒｃｕｉｔ）からなり、本実施形態では、ＣＰＵコアの統括的な制御の下に、イメージセンサ１０のシフトレジスタ１１に対してスタートパルスＳＰおよびクロック信号ＣＬＫ等を供給するＣＩＳ制御ブロック６１、マルチプレクサ２０とアナログ・デジタル変換器３０とによって構成されるアナログフロントエンド回路に対して、マルチプレクサ用の選択信号、すなわち、イメージセンサ１０から出力される３チャネルの出力信号ＣＨ１〜ＣＨ３の内のいずれの信号を、アナログ・デジタル変換器３０に入力させるかを選択するための選択信号ＳＥＬ１，ＳＥＬ２と、アナログ・デジタル変換用のクロック信号、すなわち、アナログ・デジタル変換のタイミングを決定するクロック信号Ａ／Ｄ・ＣＬＫを供給するアナログフロントエンド制御ブロック６２、アナログ・デジタル変換器３０から出力されたデジタル信号をサンプリングして、画像メモリ（ＲＡＭ）の所定領域に順次書き込むメモリ制御ブロック６３などが設けられている。
【００４８】
なお、クロック信号ＣＬＫ、選択信号ＳＥＬ１，ＳＥＬ２、アナログ・デジタル変換用のクロック信号Ａ／Ｄ・ＣＬＫなどは、図４に示されるようなタイミングをもって出力されるようになっている。
【００４９】
次に、上記構成からなるイメージセンサ１０を用いた画像読取装置の動作について、図４に示されるタイミングチャートを参照しながら説明する。
【００５０】
先ず、各ホトトランジスタＰ１〜Ｐｎに対応する受光素子が反射光を受光すると、原稿（被読取体）からの反射光量に応じてホトトランジスタＰ１〜Ｐｎに電荷が蓄積される。
【００５１】
イメージセンサ１０に供給されるクロック信号ＣＬＫに基づいて、シフトレジスタ１１から制御信号Ｓａ１が出力されると、１番目の組（第１の組）に属するホトトランジスタＰ１〜Ｐ３に接続された３個のアナログスイッチＳＷ１〜ＳＷ３が同時にオン動作し、各ホトトランジスタＰ１〜Ｐ３に蓄積された電荷が、アナログの画像読取信号として出力信号線Ｌ１〜Ｌ３に読み出され、アナログアンプＡＭＰ１〜ＡＭＰ３によって充分に増幅された後、出力端子ＯＵＴ１〜ＯＵＴ３から３チャネルの出力信号ＣＨ１〜ＣＨ３として出力される。
【００５２】
そして、各チャネルの出力信号ＣＨ１〜ＣＨ３のレベルが安定した時点で、マルチプレクサ２０の選択信号ＳＥＬ１，ＳＥＬ２として、第１のチャンネル出力信号ＣＨ１を選択する信号（ＳＥＬ１，ＳＥＬ２がともに「Ｈ」レベル）が入力されると、第１のチャンネル出力信号ＣＨ１、すなわち、１番目の組の第１のホトトランジスタＰ１からの読取信号（１画素目の画像信号）がアナログ・デジタル変換器３０に供給され、アナログ・デジタル変換のためのクロック信号Ａ／Ｄ・ＣＬＫに同期して、所定ビット数のデジタルコードからなるデジタル信号Ｄ１として出力される。
【００５３】
続いて、マルチプレクサ２０の選択信号ＳＥＬ１，ＳＥＬ２として、第２のチャンネル出力信号ＣＨ２を選択する信号（ＳＥＬ１が「Ｈ」レベルで、ＳＥＬ２が「Ｌ」レベル）が入力されると、第２のチャンネル出力信号ＣＨ２、すなわち、１番目の組の第２のホトトランジスタＰ２からの読取信号（２画素目の画像信号）がアナログ・デジタル変換器３０に供給され、アナログ・デジタル変換のためのクロック信号Ａ／Ｄ・ＣＬＫに同期して、所定ビット数のデジタルコードからなるデジタル信号Ｄ２として出力される。
【００５４】
さらに、続いて、マルチプレクサ２０の選択信号ＳＥＬ１，ＳＥＬ２として、第３のチャンネル出力信号ＣＨ３を選択する信号（ＳＥＬ１が「Ｌ」レベルで、ＳＥＬ２が「Ｈ」レベル）が入力されると、第３のチャンネル出力信号ＣＨ３、すなわち、１番目の組の第３のホトトランジスタＰ３からの読取信号（３画素目の画像信号）がアナログ・デジタル変換器３０に供給され、アナログ・デジタル変換のためのクロック信号Ａ／Ｄ・ＣＬＫに同期して、所定ビット数のデジタルコードからなるデジタル信号Ｄ３として出力される。
【００５５】
次に、イメージセンサ１０に供給されるクロック信号ＣＬＫに基づいて、シフトレジスタ１１から制御信号Ｓａ２が出力されると、２番目の組（第２の組）に属するホトトランジスタＰ４〜Ｐ６に接続された３個のアナログスイッチＳＷ４〜ＳＷ６が同時にオン動作し、各ホトトランジスタＰ４〜Ｐ６に蓄積された電荷が、アナログの画像読取信号として出力信号線Ｌ１〜Ｌ３に読み出され、アナログアンプＡＭＰ１〜ＡＭＰ３によって充分に増幅された後、出力端子ＯＵＴ１〜ＯＵＴ３から３チャネルの出力信号ＣＨ１〜ＣＨ３として出力される。
【００５６】
そして、各チャネルの出力信号ＣＨ１〜ＣＨ３のレベルが安定した時点で、マルチプレクサ２０の選択信号ＳＥＬ１，ＳＥＬ２として、第１のチャンネル出力信号ＣＨ１を選択する信号（ＳＥＬ１，ＳＥＬ２がともに「Ｈ」レベル）が入力されると、第１のチャンネル出力信号ＣＨ１、すなわち、今度は、２番目の組の第１のホトトランジスタＰ４からの読取信号（４画素目の画像信号）がアナログ・デジタル変換器３０に供給され、アナログ・デジタル変換用のクロック信号Ａ／Ｄ・ＣＬＫに同期して、所定ビット数のデジタルコードからなるデジタル信号Ｄ４として出力される。
【００５７】
続いて、マルチプレクサ２０の選択信号ＳＥＬ１，ＳＥＬ２として、第２のチャンネル出力信号ＣＨ２を選択する信号（ＳＥＬ１が「Ｈ」レベルで、ＳＥＬ２が「Ｌ」レベル）が入力されると、第２のチャンネル出力信号ＣＨ２、すなわち、２番目の組の第２のホトトランジスタＰ５からの読取信号（５画素目の画像信号）がアナログ・デジタル変換器３０に供給され、アナログ・デジタル変換のためのクロック信号Ａ／Ｄ・ＣＬＫに同期して、所定ビット数のデジタルコードからなるデジタル信号Ｄ５として出力される。
【００５８】
さらに、続いて、マルチプレクサ２０の選択信号ＳＥＬ１，ＳＥＬ２として、第３のチャンネル出力信号ＣＨ３を選択する信号（ＳＥＬ１が「Ｌ」レベルで、ＳＥＬ２が「Ｈ」レベル）が入力されると、第３のチャンネル出力信号ＣＨ３、すなわち、２番目の組の第３のホトトランジスタＰ６からの読取信号（６画素目の画像信号）がアナログ・デジタル変換器３０に供給され、アナログ・デジタル変換のためのクロック信号Ａ／Ｄ・ＣＬＫに同期して、所定ビット数のデジタルコードからなるデジタル信号Ｄ６として出力される。
【００５９】
以下、同様にして、イメージセンサ１０にクロック信号ＣＬＫが供給される毎に、シフトレジスタ１１から出力される制御信号Ｓａが順次シフトし、各組に属するホトトランジスタＰに接続された３個のアナログスイッチＳＷが同時にオン動作して、３画素分の画像信号が並列的に読み出され、マルチプレクサ２０およびアナログ・デジタル変換器３０を介して、所定ビット数のデジタルコードからなるデジタル信号Ｄとして出力される。
【００６０】
従って、アナログ・デジタル変換器３０から順次出力される所定ビット数のデジタルコードからなるデジタル信号Ｄを、メモリ書込み制御ブロック６３を介して、画像メモリ（ＲＡＭ）の所定領域に順次書き込むことによって、読取画像データを主走査方向の配列順に蓄積することができる。
【００６１】
上記した実施形態によれば、図１４に示される従来例のものに比べて、クロック信号ＣＬＫの周波数を１／３に低減することが可能となり、アナログスイッチＳＷとして高速のスイッチング動作を行うものが必要とされず、アナログアンプＡＭＰとしても低速のもので充分であるし、また、シフトレジスタ１１のフリップフロップ回路の個数も１／３に減らすことができるので、その分、センサ全体の大きさを小さくすることが可能となる。さらに、低速のクロック信号ＣＬＫで高速読取りが可能であるので、ＥＭＩノイズが発生する虞れも少ない。
【００６２】
これよって、高解像度の要求に応えるために、多数のホトトランジスタ（ホトダイオードであってもよい）を主走査方向に多数配列したイメージセンサであっても、たとえば、マルチプレクサ２０とアナログ・デジタル変換器３０にのみ高速対応のものを用意すれば、高速の読取動作が可能となる。
【００６３】
図５および図６は、本発明の第２の実施形態を示すものであり、上記した第１の実施形態における画像読取装置に対して、イメージセンサ１０の３チャネル出力信号ＣＨ１〜ＣＨ３をそのままマルチプレクサ２０に出力させるのでなく、３チャネル出力信号ＣＨ１〜ＣＨ３を一時保存するサンプルホールド回路５０を備えて、そのサンプルホールド回路５０によって一時保存した信号をマルチプレクサ２０に供給するようにしたものである。
【００６４】
すなわち、図６に示されるように、イメージセンサ１０の３チャネル出力信号ＣＨ１〜ＣＨ３が所定の出力レベルに安定するまでに多少時間が掛かる場合であっても、出力レベルが安定した頃に、アナログフロントエンド制御ブロック６２から供給されるサンプルホールド用のクロック信号Ｓ／Ｈ・ＣＬＫに基づいて３チャネル出力信号ＣＨ１〜ＣＨ３を一時保存する。
【００６５】
そうした状態で、マルチプレクサ２０の選択信号ＳＥＬ１，ＳＥＬ２として、第１のチャンネル出力信号ＣＨ１を選択する信号（ＳＥＬ１，ＳＥＬ２がともに「Ｈ」レベル）、第２のチャンネル出力信号ＣＨ２を選択する信号（ＳＥＬ１が「Ｈ」レベルで、ＳＥＬ２が「Ｌ」レベル）、第３のチャンネル出力信号ＣＨ３を選択する信号（ＳＥＬ１が「Ｌ」レベルで、ＳＥＬ２が「Ｈ」レベル）が入力されると、第１のチャンネル出力信号ＣＨ１が選択された時点では、サンプルホールド回路５０によって一時保存されている第１のチャンネル出力信号ＣＨ１が、アナログ・デジタル変換器３０によってアナログ・デジタル変換され、第２のチャンネル出力信号ＣＨ２が選択された時点では、サンプルホールド回路５０によって一時保存されている第２のチャンネル出力信号ＣＨ２が、アナログ・デジタル変換器３０によってアナログ・デジタル変換され、第３のチャンネル出力信号ＣＨ３が選択された時点では、サンプルホールド回路５０によって一時保存されている第３のチャンネル出力信号ＣＨ３が、アナログ・デジタル変換器３０によってアナログ・デジタル変換される。
【００６６】
従って、この第２の実施形態によれば、サンプルホールドのためのクロック信号Ｓ／Ｈ・ＣＬＫが供給される周期間隔、言い換えれば、シフトレジスタ１１に供給されるクロック信号ＣＬＫの周期間隔をフルに利用して、チャンネル出力信号ＣＨ１〜ＣＨ３をアナログ・デジタル変換すればよいので、上記第１の実施形態に比べて、マルチプレクサ２０およびアナログ・デジタル変換器３０として高速なものが必要とされない効果がある。
【００６７】
なお、この第２の実施形態におけるサンプルホールド回路５０は、必ずしも、３つのチャンネル出力信号ＣＨ１〜ＣＨ３の全てを一時保存するようにする必要はなく、たとえば、図７に示される第３の実施形態のように、第２のチャンネル出力信号ＣＨ２と、第３のチャンネル出力信号ＣＨ３とを一時保存するサンプルホールド回路５０ａを備えても、第２の実施形態と同様の効果を期待できる。
【００６８】
図８は、第４の実施形態を示すもので、上記第１乃至第３の実施形態におけるマルチプレクサ２０およびアナログ・デジタル変換器３０等を個別の電子部品として構成するのではなく、イメージセンサ処理システム用のアナログフロントエンドＩＣ（Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ）、すなわち、広範囲な各種ＭＯＳ型イメージセンサあるいはＣＣＤ型イメージセンサの出力をデジタル化するために必要な全てのアナログおよび混合信号機能、たとえば、相関二重サンプリング（ＣＤＳ）機能、ゲイン／オフセット補正機能、アナログ・デジタル変換機能を備えたＩＣによって画像読取装置を構成したものである。
【００６９】
図８に示されるアナログフロントエンドＩＣ４０は、既に市販されているアナログフロントエンドＩＣと同様の構成からなるものであって、相関二重サンプリング回路４１ａ〜４１ｃと、オフセット調整回路４２ａ〜４２ｃと、プログラマブルゲインアンプ４３ａ〜４３ｃと、マルチプレクサ４４と、アナログ・デジタル変換器４５と、インターフェイス４６と、レジスタ部４７とを備えている。
【００７０】
なお、一般に、この種のアナログフロントエンドＩＣ４０は、ＲＧＢ３出力のカラーイメージセンサに対応するように、３つのチャネルを備えており、上記相関二重サンプリング回路４１ａ〜４１ｃと、オフセット調整回路４２ａ〜４２ｃと、プログラマブルゲインアンプ４３ａ〜４３ｃは、各チャネル毎に備えられている。
【００７１】
相関二重サンプリング回路４１ａ〜４１ｃは、ＣＣＤ型イメージセンサから出力された画素信号からノイズや誤差の発生源となる成分等を除去するために設けられており、周知のように、ＣＣＤ型イメージセンサから出力される画素信号を時間をずらして二度サンプリングすることによって、シフトレジスタ（ＣＣＤ）のクロックが「Ｌ」から「Ｈ」に切り替わるときに、電荷のチャージが原因で発生する誤差電圧を除去するものであるが、ＭＯＳ型イメージセンサ１０に用いられるときには、相関二重サンプリング機能が機能しないように設定（ＣＤＳオフモード設定）され、ＭＯＳ型イメージセンサ１０から出力された画素信号を、各チャネル毎に一時保存するサンプルホールド回路としての機能のみが実行される。
【００７２】
オフセット調整回路４２ａ〜４２ｃは、各チャネル毎に、デジタル・アナログ変換器ＤＡＣと加算器ＡＤＤとを備えており、各チャネルの入力信号に対してオフセット電圧を加える構成となっている。すなわち、レジスタ部４７が備えるオフセットレジスタＯＦＦ・ＲＥＧには、オフセット調整回路４２ａ〜４２ｃにより加えられるオフセット電圧を表すオフセット設定値が、チャネル毎に記憶されるようになっており、各チャネルのオフセット調整回路４２ａ〜４２ｃは、オフセットレジスタＯＦＦ・ＲＥＧに記憶されている各自のオフセット設定値に対応するオフセット電圧を、相関二重サンプリング回路４１ａ〜４１ｃから伝送されてきた画像信号に加えて、そのオフセット電圧印加後の画像信号を、対応するチャネルのプログラマブルゲインアンプ４３ａ〜４３ｃに供給する。
【００７３】
プログラマブルゲインアンプ４３ａ〜４３ｃは、入力信号に対しての利得を調整可能な周知のアナログアンプであり、レジスタ部４７が備えるゲインレジスタＧＡＩＮ・ＲＥＧに記憶されているチャネル毎の利得設定値に従った利得で、対応チャネルの画像信号を増幅し、増幅後の画像信号をマルチプレクサ４４に供給する。
【００７４】
マルチプレクサ４４およびアナログ・デジタル変換器４５は、上記第１〜第３の実施形態におけるマルチプレクサ２０およびアナログ・デジタル変換器３０と同様に機能するものであって、マルチプレクサ４４は、３つのプログラマブルゲインアンプ４３ａ〜４３ｃから入力する画像信号のいずれかを選択して出力するするためのものであり、各プログラマブルゲインアンプ４３ａ〜４３ｃにより増幅された画像信号を順次アナログ・デジタル変換器４５に入力するように構成されており、アナログ・デジタル変換器４５は、マルチプレクサ４４から出力された画像信号を、所定ビット数のデジタルコードからなるデジタル信号に変換して出力する。
【００７５】
なお、インターフェイス４６は、制御回路６０のアナログフロントエンド制御ブロック６２を介してレジスタ部４７に各種データを書き込むためのものであって、たとえば、本スキャンに先立って行われるプレスキャン時のキャリブレーション動作によって求められた最適なオフセット設定値や利得設定値が、レジスタ部４７の各チャネルに対応した記憶部に書き込まれるようになっている。
【００７６】
このような構成からなる第４の実施形態によれば、汎用的なアナログフロントエンドＩＣを用いることによって、イメージセンサ１０の各信号出力線から出力される３チャネルの読取画像信号を、各画素信号毎にデジタル信号に変換することができるので、上記第１〜第３の実施形態のものに比べ、一連の回路構成を極めて簡略化することができる。
【００７７】
しかも、アナログフロントエンドＩＣの持つオフセット調整機能やゲイン調整機能を利用して、各チャネル間のばらつきを容易かつ的確に補正することも可能であり、さらには、サンプルホールドのための特別の回路を別途用意する必要もないので、その回路接続のための配線も不要となるし、外来ノイズの影響も抑制することができる。
【００７８】
ところで、上記実施形態における構成は、これに限らず、たとえば、図９に第５の実施形態として示すように、イメージセンサ１０の内部に、上記マルチプレクサ２０と同様の機能をなすマルチプレクサ回路２０ａを内蔵するようにしてもよい。さらに、図示はしていないが、サンプルホールド回路５０，５０ａと同様の機能をなすサンプルホールド回路を内蔵することも可能である。
【００７９】
しかも、マルチプレクサ回路２０ａをイメージセンサ１０の内部に内蔵するようにした場合には、図１０に第６の実施形態として示す如く、マルチプレクサ回路２０ａの後段に１個のアナログアンプＡＭＰを設けるようにすることも可能であり、コスト的に非常に有利なものとなる。
【００８０】
また、上記実施形態では、３チャネルの信号出力をマルチプレクサ２０にて多重化することにより、１個のアナログ・デジタル変換器３０によってデジタル信号に変換するようにしたものであるが、図１１に第７の実施形態として示すように、３つのチャネル出力信号ＣＨ１〜ＣＨ３に対応して、各チャネル専用のアナログ・デジタル変換器３０ａ〜３０ｃを設けるようにしてもよい。
【００８１】
このような構成であれば、高速の読取動作が要求される場合であっても、アナログ・デジタル変換器３０として超高速のものが要求されることはないし、また、高速対応のマルチプレクサ２０も必要がないという利点がある。
【００８２】
以上、本発明を具体化したいくつかの実施形態について説明したが、本発明のイメージセンサおよびそれを用いた画像読取装置は、上記実施形態に限定されるものではなく、種々の形態をとることが可能であり、たとえば、イメージセンサ１０の受光素子部を構成する光電変換素子としては、図２に示すホトトランジスタに限らず、たとえば、図１２にその他の実施形態として示すように、ホトダイオードを光電変換素子として用いてもよいし、また、その他の光電変換素子であっても何等差し支えない。
【００８３】
また、イメージセンサ１０が密着型イメージセンサ（ＣＩＳ）として構成される場合、読取原稿の主走査方向の幅が大きくなると、それに応じてイメージセンサも主走査方向に非常に長いものが必要となるが、これを１つの半導体材料に形成して、１チップにＬＳＩ化して構成することは困難である。
【００８４】
しかしながら、図１３にその他の異なる実施形態として示すように、複数のイメージセンサ１０を主走査方向に並べて、その各イメージセンサ１０に内蔵されたシフトレジスタ１１の最終段のフリップフロップ回路の出力を、隣接するイメージセンサ１０のスタートパルスＳＰとして供給するようにすれば、何等問題なく対処することができる。
【図面の簡単な説明】
【図１】本発明を具体化した第１の実施形態を示すイメージセンサの回路構成図である。
【図２】イメージセンサの一部の回路構成をより詳細に示す図である。
【図３】イメージセンサを用いた画像読取装置の構成を示す概略ブロック図である。
【図４】画像読取装置の各部の動作を説明するためのタイミングチャートである。
【図５】第２の実施形態における画像読取装置の構成を示す概略ブロック図である。
【図６】第２の実施形態における画像読取装置の各部の動作を説明するためのタイミングチャートである。
【図７】第３の実施形態における画像読取装置の構成を示す概略ブロック図である。
【図８】第４の実施形態における画像読取装置の構成を示す概略ブロック図である。
【図９】第５の実施形態を示すイメージセンサの回路構成図である。
【図１０】第６の実施形態を示すイメージセンサの回路構成図である。
【図１１】第７の実施形態における画像読取装置の構成を示す概略ブロック図である。
【図１２】イメージセンサの他の実施形態を示す一部の回路構成図である。
【図１３】画像読取装置の異なる実施形態を示す図である。
【図１４】従来のイメージセンサの回路構成を示す図である。
【符号の説明】
１０　　　　　　イメージセンサ
１１　　　　　　シフトレジスタ（制御部）
２０，２０ａ　　マルチプレクサ
３０　　　　　　アナログ・デジタル変換器
４０　　　　　　アナログフロントエンドＩＣ
４１ａ〜４１ｃ　相関二重サンプリング回路
４２ａ〜４１ｃ　　オフセット調整回路
４３ａ〜４１ｃ　　プログラマブルゲインアンプ
４４　　　　　　マルチプレクサ
４５　　　　　　　　　　　　アナログ・デジタル変換器
４６　　　　　　　　　　　　インターフェイス
４７　　　　　　　　　　　　レジスタ部
５０，５０ａ　　サンプルホールド回路
６０　　　　　　制御回路
６１　　　　　　ＣＩＳ制御ブロック
６２　　　　　　アナログフロントエンド制御ブロック
６３　　　　　　メモリ書込み制御ブロック
Ａ／Ｄ・ＣＬＫ　アナログ・デジタル変換用クロック信号
ＡＭＰ　　　　　アナログアンプ
ＣＨ１〜ＣＨ３　３チャネル出力信号
ＣＬＫ　　　　　クロック信号
Ｌ１〜Ｌ３　　　　　　出力信号線
Ｐ１〜Ｐｎ　　　ホトトランジスタ（光電変換素子）
ＳＷ１〜ＳＷｎ　アナログスイッチ（スイッチ素子）
Ｓａ１〜Ｓａｎ　制御信号
ＳＥＬ１　　　　選択信号
ＳＥＬ２　　　　選択信号
Ｓ／Ｈ・ＣＬＫ　　サンプルホールド用クロック信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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