(57)【要約】【課題】ＥＭＩノイズの発生を抑制できるとともに、表示装置の実装コストを低下させることができる半導体駆動回路等を提供する。【解決手段】インターフェース１とタイミングコントローラ２との間の伝送路長をＬ１、真空中の電磁波の伝播速度をＶ、インターフェース１とタイミングコントローラ２との間で伝送される信号の周波数をＦ１、インターフェース１とタイミングコントローラ２との間の伝送路媒質の比誘電率をε１とするとき、Ｌ１≦Ｖ／（Ｆ１×ε１１／２×１００）であり、タイミングコントローラ２と信号線駆動部４との間の伝送路長をＬ２、真空中の電磁波の伝播速度をＶ、タイミングコントローラ２と信号線駆動部４との間で伝送される信号の周波数をＦ２、タイミングコントローラ２と信号線駆動部４との間の伝送路媒質の比誘電率をε２とするとき、Ｌ２≦Ｖ／（Ｆ２×ε２１／２×１００）である。【選択図】      図１
2004341101.tif 000002
【特許請求の範囲】
【請求項１】
低電圧差動信号を受け、前記低電圧差動信号から映像信号、同期信号、クロック信号および制御信号を抽出するインターフェースと、
前記インターフェースにより抽出された前記同期信号、前記クロック信号および前記制御信号に基づいて表示制御信号を生成するタイミングコントローラと、前記インターフェースにより抽出された前記映像信号、および前記タイミングコントローラにより生成された前記表示制御信号に基づいて表示パネルの信号線を駆動するための駆動信号を生成して出力する信号線駆動部と、
を備え、
前記インターフェースと前記タイミングコントローラとの間の伝送路長をＬ１、真空中の電磁波の伝播速度をＶ、前記インターフェースと前記タイミングコントローラとの間で伝送される信号の周波数をＦ１、前記インターフェースと前記タイミングコントローラとの間の伝送路媒質の比誘電率をε１とするとき、
Ｌ１≦Ｖ／（Ｆ１×ε１１／２×１００）
であり、
前記タイミングコントローラと前記信号線駆動部との間の伝送路長をＬ２、真空中の電磁波の伝播速度をＶ、前記タイミングコントローラと前記信号線駆動部との間で伝送される信号の周波数をＦ２、前記タイミングコントローラと前記信号線駆動部との間の伝送路媒質の比誘電率をε２とするとき、
Ｌ２≦Ｖ／（Ｆ２×ε２１／２×１００）
であることを特徴とする表示パネル駆動装置。
【請求項２】
前記表示パネルの走査線を駆動する走査線駆動回路に対して、前記タイミングコントローラにより生成された前記表示制御信号を出力する表示制御信号出力部を備えることを特徴とする請求項１に記載の表示パネル駆動装置。
【請求項３】
前記制御信号出力部から出力される前記表示制御信号は低電圧差動信号であることを特徴とする請求項２に記載の表示パネル駆動装置。
【請求項４】
前記制御信号出力部から出力される前記表示制御信号はＴＴＬ／ＣＭＯＳ信号であることを特徴とする請求項２に記載の表示パネル駆動装置。
【請求項５】
前記インターフェース、前記タイミングコントローラおよび信号線駆動部は前記表示パネルを構成する基板上に配置されることを特徴とする請求項１〜４のいずれか１項に記載の表示パネル駆動装置。
【請求項６】
前記インターフェースにより抽出された前記映像信号を相展開する相展開部を具備し、
前記信号線駆動部は、前記相展開部により相展開された映像信号に基づいて前記信号線を駆動するための前記駆動信号を生成して出力することを特徴とする請求項１〜５のいずれか１項に記載の表示パネル駆動装置。
【請求項７】
前記相展開部と前記信号線駆動部との間の伝送路長をＬ３、真空中の電磁波の伝播速度をＶ、前記相展開部と前記信号線駆動部との間で伝送される信号の周波数をＦ３、前記相展開部と前記信号線駆動部との間の伝送路媒質の比誘電率をε３とするとき、
Ｌ３≦Ｖ／（Ｆ３×ε３１／２×１００）
であることを特徴とする請求項６に記載の表示パネル駆動装置。
【請求項８】
前記相展開部は前記表示パネルを構成する基板上に配置されることを特徴とする請求項６または７に記載の表示パネル駆動装置。
【請求項９】
前記表示パネル駆動装置が集積回路として形成されていることを特徴とする請求項１〜８のいずれか１項に記載の表示パネル駆動装置。
【請求項１０】
前記集積回路は前記表示パネル駆動装置を構成する基板上に配置されていることを特徴とする請求項９に記載の表示パネル駆動装置。
【請求項１１】
前記集積回路は前記表示パネルの一辺に沿って配置され、前記表示パネル駆動装置における前記表示パネルの前記一辺に沿った方向の長さが、ほぼ前記一辺の長さに等しいことを特徴とする請求項１０に記載の表示パネル駆動装置。
【請求項１２】
前記集積回路の基板の材質は前記表示パネルを構成する基板の材質と同一であることを特徴とする請求項１０または１１に記載の表示パネル駆動装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、表示パネルを駆動する表示パネル駆動装置に関し、とくに低電圧差動方式に従った映像信号を受ける表示パネル駆動装置に関する。
【０００２】
【従来の技術】
従来の液晶表示装置のインターフェースでは、ＲＧＢ映像信号の各ビット、水平同期信号、垂直同期信号およびデータイネーブル信号を＋５Ｖ、あるいは＋３．３Ｖの振幅電圧でパラレルに伝送している。しかし、近年の液晶表示パネルの高解像度化に伴い、インターフェース本数の増加や伝送信号の高周波化によるＥＭＩ（Ｅｌｅｃｔｒｏｍａｇｎｅｔｉｃ  Ｉｎｔｅｒｆｅｒｅｎｃｅ）ノイズなどが問題となってきている。インターフェース本数に関しては、例えば、２４ビットデータを転送する場合、４８本（＝２４×２本）の信号線と、制御信号のための信号線とを加えて５１本の信号線を必要とし、ＧＮＤ線も含めると全部で６０本程度の信号線が必要となる。また、＋５Ｖ、あるいは＋３．３Ｖの振幅電圧では、３０ＭＨｚが伝送周波数の限界といわれている。このため、インターフェース本数の削減とＥＭＩ対策の要求から、パラレルに送信していた映像信号、同期信号、データイネーブル信号をシリアル化し、元の映像信号の転送レートよりも高い速度で、かつ、低電圧の振幅で転送するＬＶＤＳ（Ｌｏｗ  Ｖｏｌｔａｇｅ  Ｄｉｆｆｅｒｅｎｔｉａｌ  Ｓｉｇｎａｌｉｎｇ）などの低電圧差動信号方式が提案、実用化されるようになった。
【０００３】
従来のＬＶＤＳをインターフェースとする液晶表示装置では、例えば、映像信号データと同期信号データとを含むＬＶＤＳ信号を受信し、ＬＶＤＳ信号から映像信号、同期信号、クロック信号、データイネーブル信号を抽出してＴＴＬ／ＣＭＯＳ信号に変換するＬＶＤＳレシーバＩＣと、ＴＴＬ／ＣＭＯＳ信号から表示信号と表示制御信号とを生成するタイミングコントローラＩＣと、上記表示信号および上記表示制御信号に基づいて液晶パネルの各信号線を駆動するための駆動信号を生成し出力する複数個のソースドライバＩＣと、上記表示制御信号に基づいて液晶パネルの各走査線を駆動するための駆動信号を生成し出力する複数個のゲートドライバＩＣから構成される。しかし、この場合には、タイミングコントローラＩＣから各ソースドライバＩＣまでの間を接続する通常２４本程度の伝送線を介してＴＴＬ／ＣＭＯＳ信号を伝送するため、配線にスペースが必要となるとともに、伝送線からＥＭＩノイズが輻射されるという問題がある。
【０００４】
また、このような問題を解消するため、タイミングコントローラＩＣと各ソースドライバＩＣとの間のインターフェースに低電圧差動信号方式を採用した液晶表示装置が提案されている（例えば、特許文献１参照。）。
【特許文献１】
特開２０００−１５２１３０号公報
【０００５】
【発明が解決しようとする課題】
しかし、液晶パネルの解像度が高まり、タイミングコントローラと信号線駆動部間の伝送データの転送速度が高速化してくると、伝送線の転送周波数または送受信回路の動作周波数に上限があるため、伝送線の本数を増加させる必要がある。したがって、配線スペースの増大や配線数の増加に基づくＥＭＩノイズの増大がよりいっそう問題となる。また、今日では、液晶表示装置の液晶パネル周辺に存在する非表示領域の縮小化に対する要求が高まっており、液晶パネルの周辺部に設けられる配線スペース、および液晶パネルの周辺部における接続基板の存在が問題となってきている。
【０００６】
本発明は、上記の事情に鑑みてなされたものであり、ＥＭＩノイズの発生を抑制できるとともに、表示パネル周辺の実装スペースを縮小できる表示パネル駆動装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】
請求項１に記載の発明は、低電圧差動信号を受け、前記低電圧差動信号から映像信号、同期信号、クロック信号および制御信号を抽出するインターフェースと、前記インターフェースにより抽出された前記同期信号、前記クロック信号および前記制御信号に基づいて表示制御信号を生成するタイミングコントローラと、前記インターフェースにより抽出された前記映像信号、および前記タイミングコントローラにより生成された前記表示制御信号に基づいて表示パネルの信号線を駆動するための駆動信号を生成して出力する信号線駆動部と、を備え、前記インターフェースと前記タイミングコントローラとの間の伝送路長をＬ１、真空中の電磁波の伝播速度をＶ、前記インターフェースと前記タイミングコントローラとの間で伝送される信号の周波数をＦ１、前記インターフェースと前記タイミングコントローラとの間の伝送路媒質の比誘電率をε１とするとき、Ｌ１≦Ｖ／（Ｆ１×ε１１／２×１００）であり、前記タイミングコントローラと前記信号線駆動部との間の伝送路長をＬ２、真空中の電磁波の伝播速度をＶ、前記タイミングコントローラと前記信号線駆動部との間で伝送される信号の周波数をＦ２、前記タイミングコントローラと前記信号線駆動部との間の伝送路媒質の比誘電率をε２とするとき、Ｌ２≦Ｖ／（Ｆ２×ε２１／２×１００）であることを特徴とする。
【０００８】
請求項２に記載の発明は、請求項１に記載の表示パネル駆動装置において、前記表示パネルの走査線を駆動する走査線駆動回路に対して、前記タイミングコントローラにより生成された前記表示制御信号を出力する表示制御信号出力部を備えることを特徴とする。
【０００９】
請求項３に記載の発明は、請求項２に記載の表示パネル駆動装置において、前記制御信号出力部から出力される前記表示制御信号は低電圧差動信号であることを特徴とする。
【００１０】
請求項４に記載の発明は、請求項２に記載の表示パネル駆動装置において、前記制御信号出力部から出力される前記表示制御信号はＴＴＬ／ＣＭＯＳ信号であることを特徴とする。
【００１１】
請求項５に記載の発明は、請求項１〜４のいずれか１項に記載の表示パネル駆動装置において、前記インターフェース、前記タイミングコントローラおよび信号線駆動部は前記表示パネルを構成する基板上に配置されることを特徴とする。
【００１２】
請求項６に記載の発明は、請求項１〜５のいずれか１項に記載の表示パネル駆動装置において、前記インターフェースにより抽出された前記映像信号を相展開する相展開部を具備し、前記信号線駆動部は、前記相展開部により相展開された映像信号に基づいて前記信号線を駆動するための前記駆動信号を生成して出力することを特徴とする。
【００１３】
請求項７に記載の発明は、請求項６に記載の表示パネル駆動装置において、前記相展開部と前記信号線駆動部との間の伝送路長をＬ３、真空中の電磁波の伝播速度をＶ、前記相展開部と前記信号線駆動部との間で伝送される信号の周波数をＦ３、前記相展開部と前記信号線駆動部との間の伝送路媒質の比誘電率をε３とするとき、Ｌ３≦Ｖ／（Ｆ３×ε３１／２×１００）であることを特徴とする。
【００１４】
請求項８に記載の発明は、請求項６または７に記載の表示パネル駆動装置において、前記相展開部は前記表示パネルを構成する基板上に配置されることを特徴とする。
【００１５】
請求項９に記載の発明は、請求項１〜８のいずれか１項に記載の表示パネル駆動装置において、前記表示パネル駆動装置が集積回路として形成されていることを特徴とする。
【００１６】
請求項１０に記載の発明は、請求項９に記載の表示パネル駆動装置において、前記集積回路は前記表示パネル駆動装置を構成する基板上に配置されていることを特徴とする。
【００１７】
請求項１１に記載の発明は、請求項１０に記載の表示パネル駆動装置において、前記集積回路は前記表示パネルの一辺に沿って配置され、前記表示パネル駆動装置における前記表示パネルの前記一辺に沿った方向の長さが、ほぼ前記一辺の長さに等しいことを特徴とする。
【００１８】
請求項１２に記載の発明は、請求項１０または１１に記載の表示パネル駆動装置において、前記集積回路の基板の材質は前記表示パネルを構成する基板の材質と同一であることを特徴とする。
【００１９】
【発明の実施の形態】
−第１の実施形態−
以下、図１〜図４を参照して、本発明による表示パネル駆動装置の第１の実施形態について説明する。第１の実施形態は、本発明による表示パネル駆動装置を解像度がＸＧＡ（１０２４×７６８ドット）の液晶パネルを駆動するための液晶駆動装置に適用した例である。
【００２０】
図１は第１の実施形態の表示パネル駆動装置の構成を示すブロック図である。
【００２１】
図１に示すように、第１の実施形態の表示パネル駆動装置は、ＬＶＤＳ入力インターフェース１、タイミングコントローラ２、信号線駆動部４および制御信号出力部７を具備する信号線駆動回路１００と、走査線駆動回路５とを備える。信号線駆動部４は１０２４ビットシフトレジスタ８と、１０２４個の２４ビットデータレジスタ９と、２４５７６ビットのロードラッチ１０と、３０７２個の８ビットＤＡコンバータ１１とを備える。後述するように、信号線駆動回路１００および走査線駆動回路５は、それぞれ集積回路として形成されている。
【００２２】
次に、第１の実施形態の表示パネル駆動装置の動作について説明する。
【００２３】
ＬＶＤＳ信号が不図示の外部機器からＬＶＤＳ入力インターフェース１に入力される。このＬＶＤＳ信号には、外部機器が生成したＲＧＢ各８ビットの映像信号、水平同期信号、垂直同期信号、クロック信号およびデータイネーブル信号が含まれる。ＬＶＤＳ信号を受信したＬＶＤＳ入力インターフェース１は、ＬＶＤＳ信号からＲＧＢ各８ビットの映像信号、水平同期信号、垂直同期信号、クロック信号およびデータイネーブル信号を抽出して出力する。タイミングコントローラ２は、ＬＶＤＳ入力インターフェース１から出力されたＲＧＢ各８ビットの映像信号、水平同期信号、垂直同期信号、クロック信号およびデータイネーブル信号に基づいて、ＲＧＢ各８ビットの表示信号、信号線駆動部用クロックＳＣＬＫ、信号線駆動部用スタートパルスＳＳＰ、走査線駆動部用クロックＧＣＬＫおよび走査線駆動部用スタートパルスＧＳＰを生成して信号線駆動部４および制御信号出力部７に供給する。
【００２４】
ここで、ＲＧＢ各８ビットの表示信号は信号線駆動部４の構成に合わせて映像信号を適宜並び替えた信号である。また、信号線駆動部用クロックＳＣＬＫの周波数は、ＬＶＤＳ信号から抽出したクロック信号の周波数に等しく、信号線駆動部用スタートパルスＳＳＰがアクティブになるタイミングは、ＬＶＤＳ信号から抽出したデータイネーブル信号がイネーブルになるタイミングに等しい。また、走査線駆動部用クロックＧＣＬＫは、ＬＶＤＳ信号から抽出した水平同期信号の周波数に等しく、走査線駆動部用スタートパルスＧＳＰがアクティブになるタイミングは、ＬＶＤＳ信号から抽出した垂直同期信号がアクティブになるタイミングに等しい。
【００２５】
信号線駆動部４の１０２４ビットシフトレジスタ８の１０２４本の出力端子からは、信号線駆動部用クロックＳＣＬＫと信号線駆動部用スタートパルスＳＳＰに基づいて決定されるタイミングで１０２４個の各２４ビットレジスタ９に対してラッチ信号が順次供給される。
【００２６】
２４ビットデータレジスタ９はこのラッチ信号で決定されるタイミングでＲＧＢ各８ビットの表示信号をラッチする。２４５７６ビットのロードラッチ１０は１０２４個の２４ビットデータレジスタ９から出力されるＲＧＢ各８ビットの表示信号を、ＬＶＤＳ信号から抽出された水平同期信号に同期するタイミングでラッチして、３０７２個の８ビットＤＡコンバータ１１に供給する。
【００２７】
８ビットＤＡコンバータ１１は、供給された８ビットデータをアナログ信号電圧に変換して液晶パネル６の信号線の駆動電圧を生成し、液晶パネル６の各信号線に順次駆動電圧を印加する。
【００２８】
一方、制御信号出力部７を介して出力された走査線駆動部用クロックＧＣＬＫおよび走査線駆動部用スタートパルスＧＳＰを受信した走査線駆動回路５は、走査線駆動部用クロックＧＣＬＫおよび走査線駆動部用スタートパルスＧＳＰにより決定されるタイミングで液晶パネル６の各走査線に順次所定の走査線駆動電圧を印加する。なお、制御信号出力部７から出力される走査線駆動部用クロックＧＣＬＫおよび走査線駆動部用スタートパルスＧＳＰは、低電圧差動信号でもよいし、ＴＴＬ／ＣＭＯＳ信号でもよい。
【００２９】
図２は図１に示す液晶パネル駆動装置に向けてＬＶＤＳ信号を送出する外部機器のＬＶＤＳ出力インターフェースの構成例を示すブロック図であり、図３は図２に示す外部機器３０に対応した液晶パネル駆動装置のＬＶＤＳ入力インターフェース１の構成例を示すブロック図である。
【００３０】
図２に示す外部機器３０は、グラフィックコントローラ２１と、ＬＶＤＳ送信部グラフィックコントローラ２１から出力された映像信号、水平同期信号および垂直同期信号をＬＶＤＳ信号に変換するＬＶＤＳ出力インターフェース２２とを備える。ＬＶＤＳ出力インターフェース２２は、クロックを生成するＰＬＬ部２３と、パラレル信号をシリアル信号に変換するシリアル変換部（シリアライザー）２４と、シリアル変換部２４から出力されたシリアル信号をＬＶＤＳ信号に変換して出力するＬＶＤＳ送信部２５〜２８と、ＰＬＬ部２４から出力されたクロックをＬＶＤＳ信号に変換して出力するＬＶＤＳ送信部２９とを具備する。図３に示すＬＶＤＳ入力インターフェース１は、外部機器３０から送信されたＬＶＤＳ信号を受信するＬＶＤＳ受信部３１〜３５と、シリアル信号をパラレル信号に変換するパラレル変換部（デシリアライザー）３６と、クロックを生成するＰＬＬ部３７とを備える。
【００３１】
次に、外部機器３０およびＬＶＤＳ入力インターフェース１の動作について説明する。
【００３２】
外部機器３０のＰＬＬ部２３は、グラフィックコントローラ２１から出力されたクロックに基づいて新たなクロックを生成する。ＬＶＤＳ出力インターフェース２２は、ＰＬＬ部２３から出力されたクロックに基づいて、グラフィックコントローラ２１から出力されたＲＧＢ各８ビットの映像信号、水平同期信号、垂直同期信号およびデータイネーブル信号をクロックとともにＬＶＤＳ信号に変換し、これら５ペアのＬＶＤＳ信号を液晶パネル駆動装置のＬＶＤＳ入力インターフェース１に向けて出力する。
【００３３】
外部機器３０から送信されたＬＶＤＳ信号は、ＬＶＤＳ入力インターフェース１のＬＶＤＳ受信部３１〜３５でＴＴＬ信号に変換される。ＬＶＤＳ受信部３５から出力されたクロックはＰＬＬ部３７に与えられ、ＰＬＬ部３７は受信したクロックに基づいて新たなクロックを生成する。パラレル変換部３６は、ＰＬＬ部３７から出力されたクロックに基づいて、ＬＶＤＳ受信部３１〜３５から出力されたＴＴＬ信号をＲＧＢ各８ビットの映像信号、水平同期信号、垂直同期信号およびデータイネーブル信号に変換する。
【００３４】
図４は液晶パネル駆動装置の実装方法を示す斜視図である。
【００３５】
図４に示すように、液晶パネル６は基板５１および基板５１よりも大型の基板５２を重ね合わせて構成される。信号線駆動回路１００は基板５２と同一の材質からなる基板上にポリシリコンＦＥＴを作成することで集積回路として形成され、基板５２上に実装される。このため、集積回路の基板と液晶パネルを構成する基板５２の熱膨張率の温度係数が等しくなり、両者を貼り合わせた後に基板のたわみ等が発生するおそれがない。したがって、コンタクト抵抗の増大のような直接的な不良や、応力の発生に起因する信頼性低下等を防止することができる。
【００３６】
また、信号線駆動回路１００の基板の長手方向の幅は基板５１の長辺の長さとほぼ同一とされ、液晶パネル６の各信号線は、基板５２上に形成された接続線（不図示）を介して信号線駆動回路１００の各出力端子に接続されている。このように、基板５１の長辺に沿って、１つの集積回路を配置することによりすべての信号線に対して駆動信号を供給することができる。このため、製造コストを低下させることができるとともに、多数のＩＣチップを使用する場合と比較して不良率が低下するので、液晶パネルの製造工程での歩留まりを上昇させることができる。また、基板５１の長辺の全体に沿って信号線駆動回路１００の集積回路を配置することで信号線駆動回路１００から液晶パネル６への配線を最短化できるので、表示領域の周囲に必要な実装スペースが縮小される。
【００３７】
また、第１の実施形態では、走査線駆動回路５は基板５２と同一の材質からなる基板上にポリシリコンＦＥＴを作成することで集積回路として形成され、基板５２上に実装される。また、走査線駆動回路５の基板の長手方向の幅は基板５１の短辺の長さとほぼ同一とされ、液晶パネル６の各走査線は、基板５２上に形成された接続線（不図示）を介して走査線駆動回路５の各出力端子に接続されている。
【００３８】
さらに、第１の実施形態では、ＬＶＤＳインターフェース１とタイミングコントローラ２との間の伝送路長をＬ１１、真空中の電磁波の伝播速度をＶ、インターフェース１とタイミングコントローラ２との間で伝送される信号の周波数をＦ１１、インターフェース１とタイミングコントローラ２との間の伝送路媒質の比誘電率をε１１とするとき、
Ｌ１１≦Ｖ／（Ｆ１１×ε１１１／２×１００）
が成立している。
【００３９】
また、タイミングコントローラ２と信号線駆動部４との間の伝送路長をＬ１２、真空中の電磁波の伝播速度をＶ、タイミングコントローラ２と信号線駆動部４との間で伝送される信号の周波数をＦ１２、タイミングコントローラ２と信号線駆動部４との間の伝送路媒質の比誘電率をε１２とするとき、
Ｌ１２≦Ｖ／（Ｆ１２×ε１２１／２×１００）
が成立している。
【００４０】
このため、ＬＶＤＳインターフェース１とタイミングコントローラ２との間の信号伝送、あるいはタイミングコントローラ２と信号線駆動部４との間の信号伝送に基づくＥＭＩノイズを抑制することができ、ＥＭＩノイズに起因する誤動作等を効果的に防止できる。
【００４１】
−第２の実施形態−
以下、図５〜図７を参照して、本発明による表示パネル駆動装置の第２の実施形態について説明する。第２の実施形態は、本発明による表示パネル駆動装置を解像度がＸＧＡ（１０２４×７６８ドット）の液晶パネルを駆動するための液晶パネル駆動装置に適用した例である。以下、第１の実施形態と異なる部分を中心として説明する。
【００４２】
図５は第２の実施形態の表示パネル駆動装置である液晶表示装置の構成を示すブロック図である。走査線駆動回路は第１の実施形態と同様に構成されているため、その説明は省略する。
【００４３】
図５に示すように、液晶駆動装置はＬＶＤＳ入力インターフェース２０１、タイミングコントローラ２０２、信号線駆動部２０４、１：４相展開部２０５および制御信号出力部２０７を具備する信号線駆動回路２００を備える。信号線駆動部２０４は２５６ビットシフトレジスタ２０８と、２５６個の９６ビットデータレジスタ２０９と、２４５７６ビットのロードラッチ２１０と、３０７２個の８ビットＤＡコンバータ２１１とを備える。第１の実施形態と同様、信号線駆動回路２００は集積回路として形成されている。
【００４４】
図５に示すように、１：４相展開部２０５は３２個の１：４相展開回路２０６から構成される。
【００４５】
図６は１：４相展開回路２０６の構成を示すブロック図である。図６に示すように、１：４相展開回路２０６は、１：２相展開回路６１〜６３と、１／２分割器６４〜６５と、バッファー６６〜６８とから構成される。
【００４６】
図７は１：２相展開回路６１の構成を示すブロック図である。図７に示すように、１：２相展開回路６１はＤラッチ７１〜７５と、バッファー７６とから構成されている。なお、１：２相展開回路６２〜６３は１：２相展開回路６１と同様に構成されている。
【００４７】
第２の実施形態の駆動装置では、図４に示すように、第１の実施形態と同様の実装方法が採られている。すなわち、第２の実施形態では、信号線駆動回路１００を構成する集積回路に代えて、信号線駆動回路２００を構成する集積回路が基板５２上に実装されている。
【００４８】
次に、第２の実施形態における液晶パネル駆動装置の動作について説明する。
【００４９】
ＬＶＤＳ信号が不図示の外部機器からＬＶＤＳ入力インターフェース２０１に入力される。このＬＶＤＳ信号には、外部機器が生成したＲＧＢ各８ビットの映像信号、水平同期信号、垂直同期信号、クロック信号およびデータイネーブル信号が含まれる。ＬＶＤＳ信号を受信したＬＶＤＳ入力インターフェース２０１は、ＬＶＤＳ信号からＲＧＢ各８ビットの映像信号、水平同期信号、垂直同期信号、クロック信号およびデータイネーブル信号を抽出して出力する。１：４相展開部２０５はＬＶＤＳ入力インターフェース２０１から出力されたＲＧＢ各８ビットの映像信号を４本にパラレル展開したＲＧＢ各３２ビットの映像信号に変換する。このとき、各１：４相展開回路２０６（図６）には、ＬＶＤＳ入力インターフェース２０１から出力されたＲＧＢ各８ビットのうちの１ビットとクロック信号が入力される。そして、入力されたクロック信号の１／４の周波数の１／４クロック信号と、１／４クロック信号に同期し、かつ４本にパラレル展開された映像信号を出力する。
【００５０】
タイミングコントローラ２０２は、ＬＶＤＳ入力インターフェース２０１から出力された水平同期信号、垂直同期信号、データイネーブル信号、および１：４相展開部２０５から出力された１／４クロック信号に基づいて、信号線駆動部用クロックＳＣＬＫ、信号線駆動部用スタートパルスＳＳＰ、走査線駆動部用クロックＧＣＬＫおよび走査線駆動部用スタートパルスＧＳＰを生成して信号線駆動部２０４および制御信号出力部２０７に供給する。
【００５１】
ここで、信号線駆動部用クロックＳＣＬＫの周波数は、１：４相展開部２０５から出力された１／４クロックの周波数に等しく、信号線駆動部用スタートパルスＳＳＰがアクティブになるタイミングは、ＬＶＤＳ信号から抽出したデータイネーブル信号がイネーブルになるタイミングに等しい。また、走査線駆動部用クロックＧＣＬＫは、ＬＶＤＳ信号から抽出した水平同期信号の周波数に等しく、走査線駆動部用スタートパルスＧＳＰがアクティブになるタイミングは、ＬＶＤＳ信号から抽出した垂直同期信号がアクティブになるタイミングに等しい。
【００５２】
信号線駆動部２０４の２５６ビットシフトレジスタ２０８の２５６本の出力端子からは、信号線駆動部用クロックＳＣＬＫと信号線駆動部用スタートパルスＳＳＰに基づいて決定されるタイミングで２５６個の各９６ビットレジスタ２０９に対してラッチ信号が順次供給される。
【００５３】
９６ビットデータレジスタ２０９はこのラッチ信号で決定されるタイミングでＲＧＢ各８ビットの表示信号をラッチする。２４５７６ビットのロードラッチ２１０は２５６個の９６ビットデータレジスタ２０９から出力されるＲＧＢ各８ビットの表示信号を、ＬＶＤＳ信号から抽出された水平同期信号に同期するタイミングでラッチして、３０７２個の８ビットＤＡコンバータ２１１に供給する。
【００５４】
８ビットＤＡコンバータ２１１は、供給された８ビットデータをアナログ信号電圧に変換して液晶パネル（不図示）の信号線の駆動電圧を生成し、液晶パネルの各信号線に順次駆動電圧を印加する。
【００５５】
一方、制御信号出力部２０７を介して出力された走査線駆動部用クロックＧＣＬＫおよび走査線駆動部用スタートパルスＧＳＰを受信した走査線駆動回路（不図示）は、走査線駆動部用クロックＧＣＬＫおよび走査線駆動部用スタートパルスＧＳＰにより決定されるタイミングで液晶パネルの各走査線に順次所定の走査線駆動電圧を印加する。なお、制御信号出力部２０７から出力される走査線駆動部用クロックＧＣＬＫおよび走査線駆動部用スタートパルスＧＳＰは、低電圧差動信号でもよいし、ＴＴＬ／ＣＭＯＳ信号でもよい。
【００５６】
第２の実施形態では、第１の実施形態と同様、信号線駆動回路２００は基板５２と同一の材質からなる基板上にポリシリコンＦＥＴを作成することで集積回路として形成され、基板５２上に実装される（図４）。このため、集積回路の基板と液晶パネルを構成する基板５２の熱膨張率の温度係数が等しくなり、コンタクト抵抗の増大のような直接的な不良や、応力の発生に起因する信頼性低下等を防止することができる。また、信号線駆動回路２００を構成する集積回路の長手方向の幅は基板５１の長辺の長さとほぼ同一とされ、集積回路が基板５１の長辺に沿って配置されている。このため、製造コストを低下させることができるとともに、液晶パネルの製造工程での歩留まりを上昇させることができる。さらに、表示領域の周囲に必要な実装スペースが縮小される。
【００５７】
また、第２の実施形態では、ＬＶＤＳインターフェース２０１とタイミングコントローラ２０２との間の伝送路長をＬ２１、真空中の電磁波の伝播速度をＶ、インターフェース２０１とタイミングコントローラ２０２との間で伝送される信号の周波数をＦ２１、インターフェース２０１とタイミングコントローラ２０２との間の伝送路媒質の比誘電率をε２１とするとき、
Ｌ２１≦Ｖ／（Ｆ２１×ε２１１／２×１００）
が成立している。
【００５８】
また、タイミングコントローラ２０２と信号線駆動部２０４との間の伝送路長をＬ２２、真空中の電磁波の伝播速度をＶ、タイミングコントローラ２と信号線駆動部４との間で伝送される信号の周波数をＦ２２、タイミングコントローラ２０２と信号線駆動部２０４との間の伝送路媒質の比誘電率をε２２とするとき、
Ｌ２２≦Ｖ／（Ｆ２２×ε２２１／２×１００）
が成立している。
【００５９】
さらに、１：４相展開部２０５と信号線駆動部２０４との間の伝送路長をＬ２３、真空中の電磁波の伝播速度をＶ、１：４相展開部２０５と信号線駆動部２０４との間で伝送される信号の周波数をＦ２３、１：４相展開部２０５と信号線駆動部２０４との間の伝送路媒質の比誘電率をε２３とするとき、
Ｌ２３≦Ｖ／（Ｆ２３×ε２３１／２×１００）
が成立している。
【００６０】
このため、ＬＶＤＳインターフェース２０１とタイミングコントローラ２０２との間の信号伝送、タイミングコントローラ２０２と信号線駆動部２０４との間の信号伝送、あるいは１：４相展開部２０５と信号線駆動部２０４との間の信号伝送に基づくＥＭＩノイズが発生せず、ＥＭＩノイズに起因する誤動作等を効果的に防止できる。
【００６１】
−第３の実施形態−
以下、図８を参照して、本発明による表示パネル駆動装置の第３の実施形態について説明する。第３の実施形態は、本発明による表示パネル駆動装置を解像度がＸＧＡ（１０２４×７６８ドット）の液晶パネルを駆動するための液晶パネル駆動装置に適用した例である。以下、第２の実施形態と異なる部分を中心として説明する。
【００６２】
図８は第３の実施形態の表示パネル駆動装置である液晶表示装置の構成を示すブロック図である。走査線駆動回路は第２の実施形態と同様に構成されているため、その説明は省略する。
【００６３】
図８に示すように、液晶駆動装置はＬＶＤＳ入力インターフェース３０１と、集積回路として形成された信号線駆動回路３００と、を備える。
【００６４】
信号線駆動回路３００は、タイミングコントローラ３０２、信号線駆動部３０４、１：４相展開部３０５および制御信号出力部３０７を具備する。信号線駆動部３０４は２５６ビットシフトレジスタ３０８と、２５６個の９６ビットデータレジスタ３０９と、２４５７６ビットのロードラッチ３１０と、３０７２個の８ビットＤＡコンバータ３１１とを備える。
【００６５】
１：４相展開部３０５は、第２の実施形態における１：４相展開部２０５と同様に構成されている。
【００６６】
第３の実施形態の駆動装置では、図４に示すように、信号線駆動回路３００および走査線駆動回路に関し、第２の実施形態と同様の実装方法が採られている。すなわち、第３の実施形態では、信号線駆動回路２００を構成する集積回路に代えて、信号線駆動回路３００を構成する集積回路が実装されている。また、ＬＶＤＳ入力インターフェース３０１（不図示）も基板５２上に実装されている。
【００６７】
次に、第３の実施形態における液晶パネル駆動装置の動作について説明する。
【００６８】
ＬＶＤＳ信号が不図示の外部機器からＬＶＤＳ入力インターフェース３０１に入力される。このＬＶＤＳ信号には、外部機器が生成したＲＧＢ各８ビットの映像信号、水平同期信号、垂直同期信号、クロック信号およびデータイネーブル信号が含まれる。ＬＶＤＳ信号を受信したＬＶＤＳ入力インターフェース３０１は、ＬＶＤＳ信号から抽出したＲＧＢ各８ビットの映像信号、水平同期信号、垂直同期信号、クロック信号およびデータイネーブル信号をＴＴＬ／ＣＭＯＳ信号として出力する。信号線駆動回路３００の１：４相展開部３０５はＬＶＤＳ入力インターフェース３０１から出力されたＲＧＢ各８ビットの映像信号を４本にパラレル展開したＲＧＢ各３２ビットの映像信号に変換する。
【００６９】
信号線駆動回路３００のタイミングコントローラ３０２は、ＬＶＤＳ入力インターフェース３０１から出力された水平同期信号、垂直同期信号、データイネーブル信号、および１：４相展開部３０５から出力された１／４クロック信号に基づいて、信号線駆動部用クロックＳＣＬＫ、信号線駆動部用スタートパルスＳＳＰ、走査線駆動部用クロックＧＣＬＫおよび走査線駆動部用スタートパルスＧＳＰを生成して信号線駆動部３０４および制御信号出力部３０７に供給する。
【００７０】
ここで、信号線駆動部用クロックＳＣＬＫの周波数は、１：４相展開部３０５から出力された１／４クロックの周波数に等しく、信号線駆動部用スタートパルスＳＳＰがアクティブになるタイミングは、ＬＶＤＳ信号から抽出したデータイネーブル信号がイネーブルになるタイミングに等しい。また、走査線駆動部用クロックＧＣＬＫは、ＬＶＤＳ信号から抽出した水平同期信号の周波数に等しく、走査線駆動部用スタートパルスＧＳＰがアクティブになるタイミングは、ＬＶＤＳ信号から抽出した垂直同期信号がアクティブになるタイミングに等しい。
【００７１】
信号線駆動部３０４の２５６ビットシフトレジスタ３０８の２５６本の出力端子からは、信号線駆動部用クロックＳＣＬＫと信号線駆動部用スタートパルスＳＳＰに基づいて決定されるタイミングで２５６個の各９６ビットレジスタ３０９に対してラッチ信号が順次供給される。
【００７２】
９６ビットデータレジスタ３０９はこのラッチ信号で決定されるタイミングでＲＧＢ各８ビットの表示信号をラッチする。２４５７６ビットのロードラッチ３１０は２５６個の９６ビットデータレジスタ３０９から出力されるＲＧＢ各８ビットの表示信号を、ＬＶＤＳ信号から抽出された水平同期信号に同期するタイミングでラッチして、３０７２個の８ビットＤＡコンバータ３１１に供給する。
【００７３】
８ビットＤＡコンバータ３１１は、供給された８ビットデータをアナログ信号電圧に変換して液晶パネル（不図示）の信号線の駆動電圧を生成し、液晶パネルの各信号線に順次駆動電圧を印加する。
【００７４】
一方、制御信号出力部３０７を介して出力された走査線駆動部用クロックＧＣＬＫおよび走査線駆動部用スタートパルスＧＳＰを受信した走査線駆動回路（不図示）は、走査線駆動部用クロックＧＣＬＫおよび走査線駆動部用スタートパルスＧＳＰにより決定されるタイミングで液晶パネルの各走査線に順次所定の走査線駆動電圧を印加する。
【００７５】
第３の実施形態では、第２の実施形態と同様、信号線駆動回路３００は基板５２と同一の材質からなる基板上にポリシリコンＦＥＴを作成することで集積回路として形成され、基板５２上に実装される（図４）。このため、集積回路の基板と液晶パネルを構成する基板５２の熱膨張率の温度係数が等しくなり、コンタクト抵抗の増大のような直接的な不良や、応力の発生に起因する信頼性低下等を防止することができる。また、信号線駆動回路３００を構成する集積回路の長手方向の幅は基板５１の長辺の長さとほぼ同一とされ、集積回路が基板５１の長辺に沿って配置されている。このため、製造コストを低下させることができるとともに、液晶パネルの製造工程での歩留まりを上昇させることができる。さらに、表示領域の周囲に必要な実装スペースが縮小される。
【００７６】
また、第３の実施形態では、ＬＶＤＳインターフェース３０１とタイミングコントローラ３０２との間の伝送路長をＬ３１、真空中の電磁波の伝播速度をＶ、インターフェース３０１とタイミングコントローラ３０２との間で伝送される信号の周波数をＦ３１、インターフェース３０１とタイミングコントローラ３０２との間の伝送路媒質の比誘電率をε３１とするとき、
Ｌ３１≦Ｖ／（Ｆ３１×ε３１１／２×１００）
が成立している。
【００７７】
また、タイミングコントローラ３０２と信号線駆動部３０４との間の伝送路長をＬ３２、真空中の電磁波の伝播速度をＶ、タイミングコントローラ３０２と信号線駆動部３０４との間で伝送される信号の周波数をＦ３２、タイミングコントローラ３０２と信号線駆動部３０４との間の伝送路媒質の比誘電率をε３２とするとき、
Ｌ３２≦Ｖ／（Ｆ３２×ε３２１／２×１００）
が成立している。
【００７８】
さらに、１：４相展開部３０５と信号線駆動部３０４との間の伝送路長をＬ３３、真空中の電磁波の伝播速度をＶ、１：４相展開部３０５と信号線駆動部３０４との間で伝送される信号の周波数をＦ３３、１：４相展開部３０５と信号線駆動部３０４との間の伝送路媒質の比誘電率をε３３とするとき、
Ｌ３３≦Ｖ／（Ｆ３３×ε３３１／２×１００）
が成立している。
【００７９】
このため、ＬＶＤＳインターフェース３０１とタイミングコントローラ３０２との間の信号伝送、タイミングコントローラ３０２と信号線駆動部３０４との間の信号伝送、あるいは１：４相展開部３０５と信号線駆動部３０４との間の信号伝送に基づくＥＭＩノイズが発生せず、ＥＭＩノイズに起因する誤動作等を効果的に防止できる。
【００８０】
−第４の実施形態−
以下、図９〜図１０を参照して、本発明による表示パネル駆動装置の第４の実施形態について説明する。第４の実施形態は、本発明による表示パネル駆動装置を解像度がＸＧＡ（１０２４×７６８ドット）の液晶パネルを駆動するための液晶パネル駆動装置に適用した例である。以下、第２の実施形態と異なる部分を中心として説明する。
【００８１】
図９は第４の実施形態の表示パネル駆動装置である液晶表示装置の構成を示すブロック図である。走査線駆動回路は第２の実施形態と同様に構成されているため、その説明は省略する。
【００８２】
図９に示すように、液晶駆動装置はＬＶＤＳ入力インターフェース４０１、タイミングコントローラ４０２、信号線駆動部４０４および制御信号出力部４０７を具備する信号線駆動回路４００を備える。信号線駆動部４０４は、１：１０２４相展開部４０５と、３０７２個の８ビットＤＡコンバータ４１１とを備える。図９に示すように、１：１０２４相展開部４０５は、３２個の１：１０２４相展開回路４０６から構成されている。第２の実施形態と同様、信号線駆動回路４００は集積回路として形成されている。
【００８３】
図１０は１：１０２４相展開回路４０６の構成を示すブロック図である。図１０に示すように、１：１０２４相展開回路４０６は１：２相展開回路４５１〜４５４．．．と、１／２分割器４６１．．．と、バッファ４７１〜４７３．．．とを含んで構成される。
【００８４】
第４の実施形態の駆動装置では、図４に示すように、第２の実施形態と同様の実装方法が採られている。すなわち、第４の実施形態では、信号線駆動回路２００を構成する集積回路に代えて、信号線駆動回路４００を構成する集積回路が基板５２上に実装されている。
【００８５】
次に、第４の実施形態における液晶パネル駆動装置の動作について説明する。
【００８６】
ＬＶＤＳ信号が不図示の外部機器からＬＶＤＳ入力インターフェース４０１に入力される。このＬＶＤＳ信号には、外部機器が生成したＲＧＢ各８ビットの映像信号、水平同期信号、垂直同期信号、クロック信号およびデータイネーブル信号が含まれる。ＬＶＤＳ信号を受信したＬＶＤＳ入力インターフェース４０１は、ＬＶＤＳ信号からＲＧＢ各８ビットの映像信号、水平同期信号、垂直同期信号、クロック信号およびデータイネーブル信号を抽出して出力する。
【００８７】
タイミングコントローラ４０２は、ＬＶＤＳ入力インターフェース４０１から出力された水平同期信号、垂直同期信号およびデータイネーブル信号に基づいて、信号線駆動部用クロックＳＣＬＫ、信号線駆動部用スタートパルスＳＳＰ、走査線駆動部用クロックＧＣＬＫおよび走査線駆動部用スタートパルスＧＳＰを生成して信号線駆動部４０４および制御信号出力部４０７に供給する。
【００８８】
ここで、信号線駆動部用スタートパルスＳＳＰがアクティブになるタイミングは、ＬＶＤＳ信号から抽出したデータイネーブル信号がイネーブルになるタイミングに等しい。また、走査線駆動部用クロックＧＣＬＫは、ＬＶＤＳ信号から抽出した水平同期信号の周波数に等しく、走査線駆動部用スタートパルスＧＳＰがアクティブになるタイミングは、ＬＶＤＳ信号から抽出した垂直同期信号がアクティブになるタイミングに等しい。
【００８９】
信号線駆動部４０４の１：１０２４相展開部４０５は、ＬＶＤＳ入力インターフェース４０１から出力されたＲＧＢ各８ビットの映像信号を１０２４本にパラレル展開したＲＧＢ各８１９２ビットの映像信号を生成して、３０７２個の８ビットＤＡコンバータ４１１に供給する。このとき、１：１０２４相展開部４０５の１：１０２４相展開回路４０６には、ＲＧＢ各８ビットの映像信号のうちの１ビットとクロックとが入力される。そして、入力されたクロック信号の１／１０２４の周波数の１／１０２４クロック信号と、この１／１０２４クロック信号に同期し、かつ１０２４本にパラレル展開したＲＧＢ各８１９２ビットの映像信号を８ビットＤＡコンバータ４１１に向けて出力する。
【００９０】
８ビットＤＡコンバータ４１１は、供給された８ビットデータをアナログ信号電圧に変換して液晶パネル（不図示）の信号線の駆動電圧を生成し、液晶パネルの各信号線に順次駆動電圧を印加する。
【００９１】
一方、制御信号出力部４０７を介して出力された走査線駆動部用クロックＧＣＬＫおよび走査線駆動部用スタートパルスＧＳＰを受信した走査線駆動回路（不図示）は、走査線駆動部用クロックＧＣＬＫおよび走査線駆動部用スタートパルスＧＳＰにより決定されるタイミングで液晶パネルの各走査線に順次所定の走査線駆動電圧を印加する。なお、制御信号出力部４０７から出力される走査線駆動部用クロックＧＣＬＫおよび走査線駆動部用スタートパルスＧＳＰは、低電圧差動信号でもよいし、ＴＴＬ／ＣＭＯＳ信号でもよい。
【００９２】
第４の実施形態では、第２の実施形態と同様、信号線駆動回路４００は基板５２と同一の材質からなる基板上にポリシリコンＦＥＴを作成することで集積回路として形成され、基板５２上に実装される（図４）。このため、集積回路の基板と液晶パネルを構成する基板５２の熱膨張率の温度係数が等しくなり、コンタクト抵抗の増大のような直接的な不良や、応力の発生に起因する信頼性低下等を防止することができる。また、信号線駆動回路４００を構成する集積回路の長手方向の幅は基板５１の長辺の長さとほぼ同一とされ、集積回路が基板５１の長辺に沿って配置されている。このため、製造コストを低下させることができるとともに、液晶パネルの製造工程での歩留まりを上昇させることができる。さらに、表示領域の周囲に必要な実装スペースが縮小される。
【００９３】
また、第４の実施形態では、ＬＶＤＳインターフェース４０１とタイミングコントローラ４０２との間の伝送路長をＬ４１、真空中の電磁波の伝播速度をＶ、インターフェース４０１とタイミングコントローラ４０２との間で伝送される信号の周波数をＦ４１、インターフェース４０１とタイミングコントローラ４０２との間の伝送路媒質の比誘電率をε４１とするとき、
Ｌ４１≦Ｖ／（Ｆ４１×ε４１１／２×１００）
が成立している。
【００９４】
また、タイミングコントローラ４０２と信号線駆動部４０４との間の伝送路長をＬ４２、真空中の電磁波の伝播速度をＶ、タイミングコントローラ４０２と信号線駆動部４０４との間で伝送される信号の周波数をＦ４２、タイミングコントローラ４０２と信号線駆動部４０４との間の伝送路媒質の比誘電率をε４２とするとき、
Ｌ４２≦Ｖ／（Ｆ４２×ε４２１／２×１００）
が成立している。
【００９５】
さらに、１：１０２４相展開部４０５と８ビットＤＡコンバータ４１１との間の伝送路長をＬ４３、真空中の電磁波の伝播速度をＶ、１：１０２４相展開部４０５と８ビットＤＡコンバータ４１１との間で伝送される信号の周波数をＦ４３、１：１０２４相展開部４０５と８ビットＤＡコンバータ４１１との間の伝送路媒質の比誘電率をε４３とするとき、
Ｌ４３≦Ｖ／（Ｆ４３×ε４３１／２×１００）
が成立している。
【００９６】
このため、ＬＶＤＳインターフェース４０１とタイミングコントローラ４０２との間の信号伝送、タイミングコントローラ４０２と信号線駆動部４０４との間の信号伝送、あるいは１：１０２４相展開部４０５と８ビットＤＡコンバータ４１１との間の信号伝送に基づくＥＭＩノイズが発生せず、ＥＭＩノイズに起因する誤動作等を効果的に防止できる。
【図面の簡単な説明】
【図１】第１の実施形態の表示パネル駆動装置の構成を示すブロック図。
【図２】液晶パネル駆動装置に向けてＬＶＤＳ信号を送出する外部機器のＬＶＤＳ出力インターフェースの構成例を示すブロック図。
【図３】液晶パネル駆動装置のＬＶＤＳ入力インターフェースの構成例を示すブロック図。
【図４】液晶パネル駆動装置の実装方法を示す斜視図。
【図５】第２の実施形態の表示パネル駆動装置の構成を示すブロック図。
【図６】１：４相展開回路の構成を示すブロック図。
【図７】１：２相展開回路の構成を示すブロック図。
【図８】第３の実施形態の表示パネル駆動装置の構成を示すブロック図。
【図９】第４の実施形態の表示パネル駆動装置の構成を示すブロック図。
【図１０】１：１０２４相展開回路の構成を示すブロック図。
【符号の説明】
１、２０１、３０１、４０１  インターフェース
２、２０２、３０２、４０２  タイミングコントローラ
４、２０４、３０４、４０４  信号線駆動部
７、２０７、３０７、４０７  表示制御信号出力部（制御信号出力部）
５２    基板
２０５  １：４相展開部（相展開部）
３０５  １：４相展開部（相展開部）
４０５  １：１０２４相展開部（相展開部）
【図１】
2004341101.tif 000003
【図２】
2004341101.tif 000004
【図３】
2004341101.tif 000005
【図４】
2004341101.tif 000006
【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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