(57)【要約】【課題】バンドギャップツェナにより定電圧を発生する定電圧回路に関し、温度によらず安定した出力電圧が得られる定電圧回路を提供することを目的とする。【解決手段】本発明は、定電圧を発生する定電圧回路（１００）であって、第１の基準電圧を発生する第１のＰＮ接合部（Ｄ１）と、第２の基準電圧を発生する第２のＰＮ接合部（Ｄ２）と、前記第２のＰＮ接合部（Ｄ２）で発生した前記第２の基準電圧（ＶＤ２）と前記第１のＰＮ接合部（Ｄ１）及び前記第２のＰＮ接合部（Ｄ２）に流れる電流（Ｉ１１、Ｉ１２）に応じた電流（Ｉ１３）に応じて出力定電圧（ＶＺ）を生成し、出力する出力回路（Ｒ２３）と、前記第１のＰＮ接合部（Ｄ１）で発生する第１の基準電圧と前記第２のＰＮ接合部（Ｄ２）で発生する第２の基準電圧（ＶＤ２）とで温度に応じて生じる電位差（ΔＶ）を検出し、該電位差（ΔＶ）に応じて出力定電圧（ＶＺ）の温度補償を行なう補償回路（Ｍ２１〜Ｍ２７）とを有することを特徴とする。【選択図】  図１
2004341906.tif 000002
【特許請求の範囲】
【請求項１】
定電圧を発生する定電圧回路であって、
第１の基準電圧を発生する第１のＰＮ接合部と、
第２の基準電圧を発生する第２のＰＮ接合部と、
前記第２のＰＮ接合部で発生した前記第２の基準電圧と、前記第１のＰＮ接合部及び前記第２のＰＮ接合部に流れる電流に応じた電流に応じて出力定電圧を生成し、出力する出力回路と、
前記第１のＰＮ接合部で発生する第１の基準電圧と前記第２のＰＮ接合部で発生する第２の基準電圧とで温度に応じて生じる電位差を検出し、該電位差に応じて出力定電圧の温度補償を行なう補償回路とを有することを特徴とする定電圧回路。
【請求項２】
前記補償回路は、前記第２のＰＮ接合部に供給する電流に応じた電流を前記第１のＰＮ接合部に供給する第１のカレントミラー回路と、
前記第１のＰＮ接合部に供給する電流に応じて前記第２のＰＮ接合部及び前記出力回路に供給する第２のカレントミラー回路とを有することを特徴とする請求項１記載の定電圧回路。
【請求項３】
前記第１のＰＮ接合部に前記出力回路と同等な電流を供給する擬似出力回路を有することを特徴とする請求項１又は２記載の定電圧回路。
【請求項４】
前記第１のＰＮ接合部は、その接合面積が前記第２のＰＮ接合部の接合面積のｎ倍に設定されたことを特徴とする請求項１乃至３のいずれか一項記載の定電圧回路。
【請求項５】
ＣＭＯＳプロセスにより形成されており、定電圧を生成する定電圧回路が内蔵された半導体装置であって、
前記定電圧回路は、
第１の基準電圧を発生する第１のＰＮ接合部と、
第２の基準電圧を発生する第２のＰＮ接合部と、
前記第２のＰＮ接合部で発生した前記第２の基準電圧と、前記第１のＰＮ接合部及び前記第２のＰＮ接合部に流れる電流に応じて出力定電圧を生成し、出力する出力回路と、
前記第１のＰＮ接合部で発生する第１の基準電圧と前記第２のＰＮ接合部で発生する第２の基準電圧とで温度に応じて生じる電位差を検出し、該電位差に応じて出力定電圧の温度補償を行なう補償回路とを有することを特徴とする半導体装置。
【請求項６】
前記補償回路は、前記第２のＰＮ接合部に供給する電流に応じた電流を前記第１のＰＮ接合部に供給する第１のカレントミラー回路と、
前記第１のＰＮ接合部に供給する電流に応じて前記第２のＰＮ接合部及び前記出力回路に供給する第２のカレントミラー回路とを有することを特徴とする請求項５記載の半導体装置。
【請求項７】
前記第１のＰＮ接合部に前記出力回路と同等な電流を供給する擬似出力回路を有することを特徴とする請求項５又は６記載の半導体装置。
【請求項８】
前記第１のＰＮ接合部は、その接合面積が前記第２のＰＮ接合部の接合面積のｎ倍に設定されたことを特徴とする請求項５乃至７のいずれか一項記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は定電圧回路及び半導体装置に係り、特に、バンドギャップツェナにより定電圧を発生する定電圧回路及び半導体装置に関する。
【０００２】
【従来の技術】
図３は従来の一例の回路構成図を示す。
【０００３】
定電圧回路１は、例えば、ＣＭＯＳ（ｃｏｍｐｌｅｍｅｎｔａｒｙ  ｍｅｔａｌ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）プロセスにより製造される１チップの半導体装置に内蔵される回路であり、起動回路１１及びバンドギャップツェナ回路１２を含む構成とされている。
【０００４】
起動回路１１は、電源電圧ＶＤＤが印加されたときに、バンドギャップツェナ回路１２を起動するための回路であり、トランジスタＭ１、Ｍ２、抵抗Ｒ１、Ｒ２を含む構成とされている。電源電圧ＶＤＤは、抵抗Ｒ１を介してトランジスタＭ１及びトランジスタＭ２のゲート及びトランジスタＭ１のドレインに印加される。なお、抵抗Ｒ１は、電源電圧ＶＤＤからの電流を制限するための抵抗である。
【０００５】
トランジスタＭ１、Ｍ２は、ｎチャネルＭＯＳ電界効果トランジスタからなり、カレントミラー回路を構成している。トランジスタＭ１、Ｍ２から構成されるカレントミラー回路は、電源電圧ＶＤＤが印加されると、トランジスタＭ２のドレインから電流を引き込む。トランジスタＭ２のドレインは、バンドギャップツェナ回路１２に接続されている。
【０００６】
バンドギャップツェナ回路１２は、トランジスタＭ１１〜Ｍ１３、Ｑ１、Ｑ２、抵抗Ｒ１１、Ｒ１２を含む構成とされている。
【０００７】
トランジスタＭ１１〜Ｍ１３は、ｎチャネルＭＯＳ電界効果トランジスタからなり、カレントミラー回路を構成している。トランジスタＭ１１〜Ｍ１３から構成されるカレントミラー回路は、起動回路１１のトランジスタＭ２のドレインから引き込まれる電流に応じて起動し、起動後は、トランジスタＱ１、Ｑ２から引き込まれる電流により動作する。このとき、起動後は、トランジスタＭ１３により、トランジスタＭ２のソースと抵抗Ｒ２との接続点に電流が供給される。トランジスタＭ１３からトランジスタＭ２のソースと抵抗Ｒ２との接続点に電流が供給されることによって、トランジスタＭ２のソース電位が上昇し、トランジスタＭ２がオフし、起動回路１１が切り離される。
【０００８】
トランジスタＱ１、Ｑ２はＮＰＮバイポーラトランジスタからなり、カレントミラー回路を構成している。トランジスタＱ１、Ｑ２からなるカレントミラー回路は、トランジスタＱ２のコレクタ電流に基づいてトランジスタＱ１のコレクタ電流を制御するものである。トランジスタＭ１２のドレインとトランジスタＱ２のコレクタとの接続点は、出力端子Ｔｏｕｔが接続される。この出力端子Ｔｏｕｔから出力電圧ＶＺが出力される。
【０００９】
このとき、出力端子Ｔｏｕｔから出力電圧ＶＺは、以下のようにして決定される。
【００１０】
ＶＺ＝ＶＦ２＋Ｒ１２  ＊（Ｉ１＋Ｉ３）                    …（１）
なお、ＶＦ２はトランジスタＱ２のベース−エミッタ間順方向電圧、Ｉ１はトランジスタＱ１のコレクタ電流、Ｉ３はトランジスタＱ２のコレクタ電流を示す。
【００１１】
ここで、トランジスタＱ１の順方向電圧ＶＦ１は、
ボルツマン定数をｋ、絶対温度をＴ、電荷をｑ、逆方向飽和電流をＩｓとすると、
ＶＦ１＝（ｋＴ／ｑ）＊ｌｎ（Ｉ１／（ｎ＊Ｉｓ））              …（２）
で表せる。
【００１２】
トランジスタＱ２の順方向電圧ＶＦ２は、
ＶＦ２＝（ｋＴ／ｑ）＊ｌｎ（Ｉ３／Ｉｓ）                    …（３）
で表せる。
【００１３】
ここで、トランジスタＱ１の順方向電圧ＶＦ１とトランジスタＱ２の順方向電圧ＶＦ２との差電圧ΔＶは、
ΔＶ＝ΔＶＦ２−ΔＶＦ１
＝（ｋＴ／ｑ）＊ｌｎ（Ｉ３／Ｉｓ）−（ｋＴ／ｑ）＊ｌｎ（Ｉ１／（ｎ＊Ｉｓ））…（４）
で表せる。
【００１４】
このとき、Ｉ１＝Ｉ２＝Ｉ３であるので、
式（４）は、
ΔＶ＝（ｋＴ／ｑ）＊ｌｎ（ｎ）                          …（５）
で表せる。なお、このとき、ΔＶは、抵抗Ｒ１１に印加される電圧に相当する。
【００１５】
また、式（１）より出力定電圧ＶＺは、
ＶＺ＝ＶＦ２＋２＊Ｒ１２＊Ｉ１                                …（６）
で表せる。
【００１６】
電流Ｉ１は、電圧ΔＶを用いて変形すると、
Ｉ１＝ΔＶ／Ｒ１１＝（ｋＴ／ｑ）＊ｌｎ（ｎ）                …（７）
で表せる。
【００１７】
式（７）により式（６）を書き換えると、出力定電圧ＶＺは、
ＶＺ＝ＶＦ２＋２＊（Ｒ１２／Ｒ１１）＊（ｋＴ／ｑ）＊ｌｎ（ｎ）    …（８）
で表せる。
【００１８】
式（８）において、第１項のＶＦ２は負の温度特性を有し、第２項の
２＊（Ｒ１２／Ｒ１１）＊（ｋＴ／ｑ）＊ｌｎ（ｎ）
は正の温度特性を有する。
【００１９】
従来の定電圧回路では、第２項を第１項の温度変化に応じた電圧変化が打ち消されるように調整することにより温度特性を零にしていた（非特許文献１参照）。
【００２０】
上記のような定電圧回路１は、ＣＭＯＳプロセスによって半導体チップ上に形成される。
【００２１】
図４は従来の一例の半導体チップの要部の断面図を示す。
【００２２】
定電圧回路１は、ｐ型半導体基板２１上にＣＭＯＳプロセスによって、トランジスタＭ１、Ｍ２などのＮチャネルＭＯＳトランジスタＮＭ、トランジスタＭ１１〜Ｍ１３などのＰチャネルＭＯＳトランジスタＰＭが形成されるとともに、同じプロセスによりＮチャネルＭＯＳトランジスタＮＭ、ＰチャネルＭＯＳトランジスタＰＭに隣接してトランジスタＱ１、Ｑ２を形成するバイポーラＮＰＮトランジスタＱが形成された構造とされている。
【００２３】
バイポーラＮＰＮトランジスタＱは、ｐ型半導体基板２１上に形成されたｎ型ウェル領域２２内に形成される。ｎ型ウェル領域２２は、高濃度ｎ型埋め込み領域２３を介して配線と接続され、コレクタとして作用する。また、ｎ型ウェル領域２２上には、ｎ型埋め込み領域２３に隣接してｐ型埋め込み領域２４が形成されている。このｐ型埋め込み領域２４は、高濃度ｐ型埋め込み領域２５を介して配線と接続され、ベースとして作用する。
【００２４】
また、ｐ型埋め込み領域２４には、高濃度ｐ型埋め込み領域２５に隣接してｎ型埋め込み領域２６が形成されている。このｎ型埋め込み領域２６は、配線と接続され、エミッタとして作用する。
【００２５】
以上、定電圧回路１を１チップの半導体基板上に形成する場合には、図４に示すようにＣＭＯＳプロセスによりＭＯＳトランジスタＮＭ、ＰＭに隣接してバイポーラトランジスタＱを形成する構造とされていた。
【００２６】
【非特許文献１】
斉藤  真幸著、アナログＩＣ活用テクニック、日本放送出版協会、１９８７年、ｐ．１５６
【００２７】
【発明が解決しようとする課題】
しかるに、従来の定電圧回路はバイポーラトランジスタを使用して出力電圧の温度特性を補償していた。このとき、図４に示すようにバイポーラトランジスタをＭＯＳプロセスで半導体チップ上に形成すると、半導体チップ毎に電流増幅率ＨＦＥにばらつきが生じやすくなる。図３に示す回路でバイポーラトランジスタであるトランジスタＱ１、Ｑ２の電流増幅率ＨＦＥがばらつくと、トランジスタＱ１に流れる電流Ｉ１とトランジスタＱ２に流れる電流Ｉ３とにばらつきが生じる。すなわち、Ｉ１≠Ｉ３となる。このため、半導体チップ毎に出力電圧ＶＺ及び温度特性にばらつきが生じる。
【００２８】
このため、半導体チップ毎にトリミングなどを実施し、出力電圧ＶＺ及び温度特性を一致させる調整作業が必要となり、製造工程が増加するなどの問題点があった。
【００２９】
本発明は、上記の点に鑑みてなされたもので、温度によらず安定した出力電圧が得られる定電圧回路及び半導体装置を提供することを目的とする。
【００３０】
【課題を解決するための手段】
本発明は、定電圧を発生する定電圧回路（１００）であって、
第１の基準電圧を発生する第１のＰＮ接合部（Ｄ１）と、
第２の基準電圧を発生する第２のＰＮ接合部（Ｄ２）と、
前記第２のＰＮ接合部（Ｄ２）で発生した前記第２の基準電圧（ＶＤ２）と前記第１のＰＮ接合部（Ｄ１）及び前記第２のＰＮ接合部（Ｄ２）に流れる電流（Ｉ１１、Ｉ１２）に応じた電流（Ｉ１３）に応じて出力定電圧（ＶＺ）を生成し、出力する出力回路（Ｒ２３）と、
前記第１のＰＮ接合部（Ｄ１）で発生する第１の基準電圧と前記第２のＰＮ接合部（Ｄ２）で発生する第２の基準電圧（ＶＤ２）とで温度に応じて生じる電位差（ΔＶ）を検出し、該電位差（ΔＶ）に応じて出力定電圧（ＶＺ）の温度補償を行なう補償回路（Ｍ２１〜Ｍ２７）とを有することを特徴とする。
【００３１】
また、本発明は補償回路（Ｍ２１〜Ｍ２７）を前記第２のＰＮ接合部（Ｄ２）に供給する電流に応じた電流を前記第２のＰＮ接合部に供給する第１のカレントミラー回路（Ｍ２６、Ｍ２７）と、前記第１のＰＮ接合部（Ｄ１）に供給する電流に応じて前記第２のＰＮ接合部（Ｄ２）及び前記出力回路に供給する第２のカレントミラー回路（Ｍ２１〜Ｍ２５）とを有することを特徴とする。
【００３２】
さらに、本発明は、前記第１のＰＮ接合部（Ｄ１）に前記出力回路（Ｒ２３）に供給する電流と略同等な電流を供給する擬似出力回路（Ｍ２２）を有することを特徴とする。
【００３３】
本発明によれば、第２のＰＮ接合部（Ｄ２）で発生した第２の基準電圧（ＶＤ２）と第１のＰＮ接合部（Ｄ１）及び第２のＰＮ接合部（Ｄ２）に流れる電流（Ｉ１１、Ｉ１２）に応じた電流（Ｉ１３）に応じて出力定電圧（ＶＺ）を生成しており、第１のＰＮ接合部（Ｄ１）で発生する第１の基準電圧と第２のＰＮ接合部（Ｄ２）で発生する第２の基準電圧（ＶＤ２）とで温度に応じて生じる電位差（ΔＶ）を検出し、電位差（ΔＶ）に応じて出力定電圧（ＶＺ）の温度補償を行なうことにより、バイポーラトランジスタによる電流増幅を行なうことなく温度特性を改善した定電圧を生成しているため、ＭＯＳプロセスにより回路製造した場合に電流増幅率ＨＦＥの劣化の影響を受けることがなく、よって、出力電圧及び温度特性のばらつきが小さい定電圧回路を構成できる。また、出力電圧及び温度特性を安定化させることができるため、半導体チップ毎にトリミングなどを実施し、出力電圧ＶＺ及び温度特性を一致させる調整作業が不要となり、製造工程を低減できる。
【００３４】
【発明の実施の形態】
図１は本発明の一実施例の回路構成図を示す。同図中、図３と同一構成部分には同一符号を付し、その説明は省略する。
【００３５】
本実施例の定電圧回路１００は、バンドギャップツェナ回路１１２の構成が図３に示す従来の定電圧回路１とは相違する。
【００３６】
本実施例のバンドギャップツェナ回路１１２は、トランジスタＭ２１〜Ｍ２７、ダイオードＤ１、Ｄ２、抵抗Ｒ２１〜Ｒ２３を含む構成とされている。
【００３７】
トランジスタＭ２１〜Ｍ２５は、ｐチャネルＭＯＳ電界効果トランジスタからなり、カレントミラー回路を構成している。トランジスタＭ２１〜Ｍ２５は、ゲートが起動回路１１を構成するトランジスタＭ２のドレインに接続されており、ソースには電源電圧ＶＤＤが印加されている。
【００３８】
トランジスタＭ２１は、トランジスタＭ２１〜Ｍ２５から構成されるカレントミラー回路の入力トランジスタを構成しており、起動時にトランジスタＭ２から電流が引き込まれ電流に応じて起動され、ドレインから電流を出力する。トランジスタＭ２２〜Ｍ２５は、トランジスタＭ２１のドレイン電流Ｉ１に応じた電流を各々のドレインから出力する。
【００３９】
トランジスタＭ２１のドレイン電流Ｉ１１は、トランジスタＭ２６のドレインに供給される。また、トランジスタＭ２２のドレイン電流Ｉ１２は、トランジスタＭ２６、Ｍ２７のゲート及びトランジスタＭ２７のドレインに供給される。また、トランジスタＭ２６、Ｍ２７は、ｐチャネルＭＯＳ電界効果トランジスタからなり、カレントミラー回路を構成している。トランジスタＭ２７は、トランジスタＭ２６、Ｍ２７から構成されるカレントミラー回路の入力トランジスタを構成している。トランジスタＭ２６には、トランジスタＭ２２のドレイン電流に応じたドレイン電流が流れる。
【００４０】
以上のように、トランジスタＭ２６のドレイン電流Ｉ１１によりトランジスタＭ２１、Ｍ２２のゲート電位が制御され、トランジスタＭ２２のドレイン電流Ｉ１２によりトランジスタＭ２６、Ｍ２７のゲート電位が制御されている。これにより、トランジスタＭ２６のソースから出力される電流Ｉ１１とトランジスタＭ２７のソースから出力される電流Ｉ１２とがバランスされる。これにより、トランジスタＭ２６のソースから出力される電流Ｉ１１とトランジスタＭ２７のソースから出力される電流Ｉ１２とは、略等しくなるように制御される。
【００４１】
なお、トランジスタＭ２６のソース電流は、抵抗Ｒ２１を介してダイオードＤ１のアノードに供給される。また、トランジスタＭ２７のソース電流は、抵抗などを通さずにそのままダイオードＤ２のアノードに供給される。
【００４２】
ダイオードＤ１は、ダイオードＤ２のｎ倍の電流が流れる構造とされている。
【００４３】
図２は本発明の一実施例の半導体チップの要部の断面図を示す。同図中、図４と同一構成部分には同一符号を付し、その説明は省略する。
【００４４】
本実施例のダイオードＤ１は、半導体基板２１上にｎ型のウェル領域２２を設け、さらに、ｎ型ウェル領域２２内部にｐ型の埋め込み領域２４を形成し、さらに、ｎ型ウェル領域２２に高濃度Ｎ型埋め込み領域２３を形成し、ｐ型埋め込み領域２４に高濃度ｐ型埋め込み領域２５を形成した構成とされている。ｎ型ウェル領域２２及び高濃度ｎ型埋め込み領域２３によりカソード側ｎ型領域が形成され、ｐ型埋め込み領域２４及び高濃度ｐ型ウェル領域２５によりアノード側ｐ型領域が形成される。
【００４５】
ダイオードＤ１は、例えば、ダイオードＤ２と同じサイズのダイオードをｎ個並列に接続した構造、あるいは、ダイオードＤ２のｎ倍の接合面積とされた構造とされている。例えば、図２において、Ｐ型の埋め込み領域の大きさを制御することにより実現できる。
【００４６】
また、カレントミラー回路を構成するトランジスタＭ２１〜Ｍ２５のうちのトランジスタＭ２３のドレイン電流は、抵抗Ｒ２２を介して抵抗Ｒ２２とダイオードＤ１のアノードとの接続点に供給される。さらに、カレントミラー回路を構成するトランジスタＭ２１〜Ｍ２５のうちのトランジスタＭ２４のドレイン電流は、抵抗Ｒ２３を介してトランジスタＭ２７のソースとダイオードＤ２のアノードとの接続点に供給される。
【００４７】
トランジスタＭ２４のドレインと抵抗Ｒ２３との接続点には、出力端子Ｔｏｕｔに接続され、出力端子Ｔｏｕｔからは定電圧ＶＺが出力される。
【００４８】
なお、本実施例では、出力端子Ｔｏｕｔから出力される定電圧ＶＺは、以下のようにして決定されている。
【００４９】
出力定電圧ＶＺは、ダイオードＤ２の順方向電圧をＶＤ２、抵抗Ｒ２３に流れる電流をＩ１３とすると、
ＶＺ＝ＶＤ２＋Ｒ２３  ＊Ｉ１３                                  …（１）
で表される。
【００５０】
一方、ダイオードＤ２に発生する電圧は、ダイオードＤ２に流れる電流をＩ１２、熱電圧をＶＴ、逆方向飽和電流をＩｓとすると、一般に
ＶＴ  ＊ｌｎ（Ｉ１２／Ｉｓ）                                …（２）
で表される。
【００５１】
また、ダイオードＤ１に発生する電圧は、ダイオードＤ２のｎ倍の接合面積を有するので、ダイオードＤ１に流れる電流をＩ１１とすると、
ＶＴ  ＊ｌｎ（Ｉ１１／（ｎ＊Ｉｓ）｝                        …（３）
で表される。
【００５２】
ここで、抵抗Ｒ２１に発生する電圧は、ダイオードＤ２に発生する電圧とダイオードＤ１に発生する電圧との差分に相当する。よって、ダイオードＤ２で発生する電圧と、ダイオードＤ１に発生する電圧との差電圧ΔＶＤは、式（２）、（３）より、
ΔＶＤ＝｛ＶＴ  ＊ｌｎ（Ｉ１２／Ｉｓ）｝−｛ＶＴ  ＊  ｌｎ（Ｉ１１／（ｎ＊Ｉｓ））〕…（４）
で表される。
【００５３】
なお、ここで、Ｉ１３＝Ｉ１２＝Ｉ１１、Ｉ１１＝ΔＶＤ／Ｒ２１であるので、
式（１）に示す出力定電圧ＶＺは、
ＶＺ＝ＶＤ２＋（Ｒ２３／Ｒ２１）＊ΔＶＤ                      …（５）
で表される。
【００５４】
また、式（５）は、式（４）より、
ＶＺ＝ＶＤ２＋（Ｒ２３／Ｒ２１）＊ＶＴ  ＊ｌｎ（ｎ）            …（６）
で表せる。
【００５５】
式（６）において第１項のＶＤ２は負の温度特性を有し、第２項の
（Ｒ２３／Ｒ２１）＊ＶＴ  ＊ｌｎ（ｎ）
は、正の温度特性を有する。これによって第２項の温度特性を第１項の温度に応じた電圧変化を打ち消すように調整することにより出力電圧ＶＺの温度変化による電圧変動を打ち消すことができる。第２項の調整は、抵抗Ｒ２１、Ｒ２３及びダイオードＤ１とダイオードＤ２との接合面積の比ｎにより行なうことが可能である。
【００５６】
また、カレントミラー回路を構成するトランジスタＭ２１〜Ｍ２５のうちのトランジスタＭ２５のドレイン電流は、起動回路１１を構成するトランジスタＭ２のソースと抵抗Ｒ２との接続点に供給される。
【００５７】
このため、起動回路１１には、バンドギャップツェナ回路１１２の起動後、トランジスタＭ２５からドレイン電流が供給される。トランジスタＭ２５のドレイン電流により抵抗Ｒ２に電圧が発生し、トランジスタＭ２のソース電位が上昇する。これによって、トランジスタＭ２がオフする。トランジスタＭ２がオフすることにより起動回路１１によるトランジスタＭ２１〜Ｍ２５からの電流の引き込みが停止し、バンドギャップツェナ回路１１２は、通常動作に移行する。
【００５８】
本実施例によれば、ΔＶＤをダイオードＤ１、Ｄ２によって生成している。このため、電流増幅率の影響がない。よって、バイポーラトランジスタのようにＭＯＳプロセスによる電流増幅率ＨＦＥの劣化の影響を受けることがないので、温度特性のばらつきが小さい定電圧回路を構成できる。したがって、本実施例によれば、ＭＯＳプロセスにより製造される半導体装置において温度特性が優れた定電圧を生成できる。
【００５９】
また、本実施例によれば、出力電圧ＶＺ及び温度特性を安定化させることができるため、半導体チップ毎にトリミングなどを実施し、出力電圧ＶＺ及び温度特性を一致させる調整作業が不要となり、製造工程を低減できる。
【００６０】
【発明の効果】
上述の如く、本発明によれば、第２のＰＮ接合部で発生した第２の基準電圧と第１のＰＮ接合部及び第２のＰＮ接合部に流れる電流に応じた電流に応じて出力定電圧を生成しており、第１のＰＮ接合部で発生する第１の基準電圧と第２のＰＮ接合部で発生する第２の基準電圧とで温度に応じて生じる電位差を検出し、電位差に応じて出力定電圧の温度補償を行なうことにより、バイポーラトランジスタによる電流増幅を行なうことなく温度特性を改善した定電圧を生成しているため、ＭＯＳプロセスにより回路製造した場合に電流増幅率ＨＦＥの劣化の影響を受けることがなく、よって、出力電圧及び温度特性のばらつきが小さい定電圧回路を構成でき、また、出力電圧及び温度特性を安定化させることができるため、半導体チップ毎にトリミングなどを実施し、出力電圧ＶＺ及び温度特性を一致させる調整作業が不要となり、製造工程を低減できる等の特長を有する。
【図面の簡単な説明】
【図１】本発明の一実施例の回路構成図である。
【図２】本発明の一実施例の半導体チップの要部の断面図である。
【図３】従来の一例の回路構成図である。
【図４】従来の一例の半導体チップの要部の断面図である。
【符号の説明】
１１  起動回路
１００  定電圧回路
１１２  バンドギャップツェナ回路
Ｍ１、Ｍ２、Ｍ２１〜Ｍ２７  トランジスタ、Ｄ１、Ｄ２  ダイオード
Ｒ１、Ｒ２、Ｒ２１〜Ｒ２３  抵抗
【図１】
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【図２】
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【図３】
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【図４】
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