(57)【要約】【課題】  ＰＤ部分の実質的な容量に起因するＫＴＣ雑音をなくすことができ、画質の向上をはかる。【解決手段】  半導体基板上に光電変換部と信号走査回路を含む単位セルを行列二次元状に配置してなる撮像領域を備えた固体撮像装置において、光電変換部であるｎ型領域８１の不純物濃度Ｎａが、該光電変換部下のｐ型領域８０の不純物濃度Ｎｂに対して、    ０＜Ｎａ−Ｎｂ＜１×１０17ｃｍ-3が成立するように設定されている。【選択図】      図８
2004260208.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に光電変換部と信号走査回路を含む単位セルを行列二次元状に配置してなる撮像領域を備えた固体撮像装置において、
前記光電変換部であるｎ型領域の不純物濃度Ｎａが、該光電変換部下のｐ型領域の不純物濃度Ｎｂに対して、
０＜Ｎａ−Ｎｂ＜１×１０17ｃｍ-3
が成立するように設定されていることを特徴とする固体撮像装置。
【請求項２】
前記光電変換部であるｎ型領域が、前記基板の表面から０．６μｍ以内の位置にあることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記光電変換部であるｎ型領域と前記基板の表面との間に、ｐ型領域をさらに具備したことを特徴とする請求項１記載の半導体装置。
【請求項４】
前記光電変換部下のｐ型領域における硼素の濃度が１×１０17ｃｍ-3から２×１０17ｃｍ-3の範囲内であることを特徴とする請求項１記載の固体撮像装置。
【請求項５】
前記光電変換部下のｐ型領域における硼素の濃度が１×１０15ｃｍ-3から３×１０15ｃｍ-3の範囲内であることを特徴とする請求項１記載の固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置に係わり、特にフォトダイオード等の光電変換部から信号電荷を読み出すための読み出しトランジスタ部分の改良をはかった固体撮像装置に関する。
【背景技術】
【０００２】
固体撮像装置の分野において、以前より画素の内部に増幅機能を有する増幅型ＭＯＳイメージセンサに関する数多くの技術が提案されている。このＭＯＳイメージセンサは、画素数の増加やチップサイズの縮小に伴う画素サイズの縮小に向いていると期待されている。また、ＣＣＤイメージセンサと比較して、低消費電力であり、同じＣＭＯＳプロセスを使うことによりセンサ部分と周辺回路との統合が容易である特長を有する。
【０００３】
ＭＯＳイメージセンサは１画素を構成する単位セルを二次元配置して構成されており、単位セルは光電変換素子とトランジスタで構成されている。そして、光電変換素子による光電変換により発生した信号電荷で信号蓄積部（一般には、光電変換素子としてのフォトダイオードが兼ねている）の電位を変調し、その電位により画素内部の増幅トランジスタを変調することで画素内部に増幅機能を持たせている。
【０００４】
この種の装置における最重要評価項目の１つに、暗時において出力させた画素の中で異常な高出力により明るく（白黒の場合は白く）光る点（白傷）がある。この白傷の原因の１つに光電変換部からのリーク電流があげられる。リーク電流を低減するためには、リーク電流発生の原因が数多く存在する半導体基板表面から光電変換素子としてのフォトダイオード（ＰＤ）を遠ざける、つまり基板表面から深いところにＰＤを形成する必要がある。
【０００５】
しかし、基板の深いところにＰＤを形成すると、ＣＭＯＳトランジスタを用いたデバイスの最大印加電圧である３．３Ｖを読み出しゲート電極に印加しても、空乏層の広がりには限界があるため、ゲート下のポテンシャルは十分に上がらず、電荷の読み残し、若しくは全く読み出せないという現象が生じる。また、読み残した電荷或いはその処理の影響によって、出力した画素に別の雑音が生じることが問題となっている。
【０００６】
また、従来型のＣＣＤイメージセンサがｎ型基板を採用しているのに対して、ＭＯＳイメージセンサではＢ濃度が極めて高い（例えば、１〜３×１０18ｃｍ-3）基板の表面側にＢ濃度の低い（例えば、１×１０14ｃｍ-3）エピタキシャル層を５〜１０μｍ程度積層したｐ／ｐ+ 基板を使用している。従来のＣＣＤイメージセンサがｎ型基板を採用している理由は、光電変換で発生したキャリアのうちＰＤに集められなかったキャリア、特に基板深くで発生したキャリアや強い光の入射によりＰＤから漏れ出したキャリアが、拡散により隣接画素へ漏れ込もうとするのを基板側に簡単に捨てられるようにし、ブルーミングや混色が生じるのを防止するためである。しかし、光電変換により発生したキャリアを捨ててしまうと言うことは、当然感度の低下を招くことになる。
【０００７】
この感度低下の問題を解決するために、ＣＣＤイメージセンサでは、より高い読み出し電圧（例えば、５Ｖ）をかけ空乏層を広げ、より広い範囲からキャリアを集める方法を採っている。しかしながら、ＭＯＳイメージセンサでは、ＣＣＤイメージセンサと比較して低電圧駆動を素子の特徴としており、この低電圧駆動のためＰＤの空乏層がＣＣＤイメージセンサに比べて広がらず、この方法による感度の向上は望めない。
【０００８】
そこで、ＭＯＳイメージセンサでは前述のｐ／ｐ+ 基板を採用し、発生したキャリアを基板側に捨てることなくＰＤに集めて感度を向上させることにした。図１３に、ＭＯＳイメージセンサのＰＤ下部の不純物濃度分布（ａ）及びポテンシャル分布（ｂ）を示す。図のように、基板の深い側でＢ濃度が高く、基板表面側でそれよりもＢ濃度が低いというプロファイルにすることにより、ＰＤ部よりも深いところで発生したキャリアがさらに深く拡散しようとしても、このＢ濃度が高くなっているところで基板の表面側へ跳ね返される。すると、跳ね返された電子の一部が拡散などにより、光照射されたＰＤに集まるので、通常のｐ型Ｓｉ基板上に形成されたものに比べて、感度の向上が期待できる。また、基板側の濃度を高くしてキャリアのライフタイムを短くすることにより、さらに基板の深いところで発生したキャリアの拡散による隣接画素への漏れ込みも抑えることができる。
【０００９】
しかしながら、ｐ／ｐ+ 基板を用いた増幅型固体撮像素子のＰＤ下部の不純物プロファイルでは、表面シールド層等を設けるために基板表面側でもＢ濃度が高くなっており、ＰＤのＰ（燐）濃度ピークのある深さよりも深いところでＢ濃度の最小となる深さが存在する。つまり、このプロファイルではＰＤ近傍で発生した電子は、一旦は基板のより深い方向へ流れようとするが、前述のＢ濃度が高くなっているところで跳ね返され、基板の横方向に拡散する。この電子の流れが混色の要因となる。いずれにせよ、Ｂ濃度の高いところで跳ね返された電子の拡散により、感度の向上も混色発生の可能性もあり得ることになる。このため、さらに効率良くＰＤにキャリアを集めることのできるＰＤ構造にすることが、ＭＯＳイメージセンサの技術課題となる。
【００１０】
また、ＭＯＳイメージセンサにおいては、雑音の帰還という問題がある。これは、従来のＰＤの不純物濃度では、３．３Ｖで動作させても、ＰＤ部分は空乏化できていなかった。このため、ＰＤ部分の容量Ｃが原因となるＫＴＣ雑音が発生してしまうという問題があった。なお、この雑音は、雑音電荷をＱとすると雑音電荷の２乗平均は、下式で表せる。
【００１１】
Ｑ2 ＝  ｋＴＣ
【発明の開示】
【発明が解決しようとする課題】
【００１２】
このように従来、ＭＯＳイメージセンサにおいては、ＰＤ部でノイズが発生しており、画質が悪いという問題があった。
【００１３】
本発明は、上記の事情を考慮して成されたもので、その目的とするところは、ＰＤ部分の実質的な容量に起因するＫＴＣ雑音をなくすことができ、画質の向上をはかり得る固体撮像装置を提供することにある。
【課題を解決するための手段】
【００１４】
上記課題を解決するために本発明は、次のような構成を採用している。
【００１５】
即ち、本発明の一態様は、半導体基板上に光電変換部と信号走査回路を含む単位セルを行列二次元状に配置してなる撮像領域を備えた固体撮像装置において、前記光電変換部であるｎ型領域の不純物濃度Ｎａが、該光電変換部下のｐ型領域の不純物濃度Ｎｂに対して、０＜Ｎａ−Ｎｂ＜１×１０17ｃｍ-3が成立するように設定されていることを特徴とする。
【００１６】
ここで、本発明の望ましい実施態様としては次のものがあげられる。
【００１７】
(1) 光電変換部としてのｎ型領域が基板表面から０．６μｍ以内の位置にあること。
【００１８】
(2) 光電変換部としてのｎ型領域を作製する際に用いられるインプラにおけるイオン種の加速度が１６０ｋｅＶ以下であること。
【００１９】
(3) 光電変換部としてのｎ型領域と基板表面との間に、表面シールド層としてのｐ型領域があること。
【００２０】
(4) 光電変換部下のｐ型領域における硼素の濃度が１×１０17ｃｍ-3から２×１０17ｃｍ-3の範囲内であること。
【００２１】
(5) 光電変換部下のｐ型領域における硼素の濃度が１×１０16ｃｍ-3から３×１０16ｃｍ-3の範囲内であること。
【００２２】
(6) 光電変換部下のｐ型領域における硼素の濃度が１×１０15ｃｍ-3から３×１０15ｃｍ-3の範囲内であること。
【００２３】
(7) 光電変換部下のｐ型領域における硼素の濃度が１×１０18ｃｍ-3から３×１０18ｃｍ-3の範囲内であること。
【発明の効果】
【００２４】
本発明によれば、光電変換部であるｎ型領域の不純物濃度Ｎａと光電変換部下のｐ型領域の不純物濃度Ｎｂとの関係を最適に設定することにより、ＰＤ部分の実質的な容量に起因するＫＴＣ雑音をなくすことができ、画質の向上をはかることができる。
【発明を実施するための最良の形態】
【００２５】
以下、本発明の詳細を図示の実施形態によって説明する。
【００２６】
（第１の実施形態）
以下、本発明の実施形態を図面を用いて説明する。
【００２７】
図１は、本発明の第１の実施形態に係わるＭＯＳイメージセンサを示す回路構成図である。
【００２８】
光電変換のためのフォトダイオード１（１−１−１，１−１−２，〜，１−３−３）、その信号を読み出す読み出しトランジスタ２（２−１−１，２−１−２，〜，２−３−３）、読み出した信号電荷を増幅する増幅トランジスタ３（３−１−１，３−１−２，〜，３−３−３）、信号を読み出すラインを選択する垂直選択トランジスタ４（４−１−１，４−１−２，〜４−３−３）、信号電荷をリセットするリセットトランジスタ５（５−１−１，５−１−２，〜，５−３−３）からなる単位セルが、３×３と二次元状に配列されている。なお、実際にはこれより多くの単位セルが配列される。
【００２９】
垂直シフトレジスタ６から水平方向に配線されている水平アドレス線７（７−１，〜，７−３）は垂直選択トランジスタ４のゲートに結線され、信号を読み出すラインを決めている。リセット線８（８−１，〜，８−３）はリセットトランジスタ５のゲートに結線されている。増幅トランジスタ３のソースは垂直信号線９（９−１，〜，９−３）に結線され、その一端には負荷トランジスタ１０（１０−１，〜，１０−３）が設けられている。垂直信号線９の他端は、水平シフトレジスタ１２から供給される選択パルスにより選択される水平選択トランジスタ１１（１１−１，〜，１１−３）を介して水平信号線１３に結線されている。
【００３０】
回路的な構成は従来装置と基本的に同様であるが、本実施形態は以下に示す素子構造が従来装置とは異なっている。
【００３１】
図２は、本実施形態を説明するための素子構造断面図である。この図では、１つの単位セル部分（１画素）における光電変換部及び信号読み出し部を示している。
【００３２】
図２に示すように、本実施形態では、ｐ型のＳｉ基板又はｐウェル２０の内部に、光を電荷に変換して蓄積するｎ型拡散層からなるフォトダイオード（光電変換部）ＰＤ２１が設けられ、このＰＤ２１の一端に隣接してｐ基板又はｐウェル２０の上にゲート酸化膜を介してゲート電極２２が設けられ、このゲート電極２２のＰＤ２１とは反対側のｐ基板又はｐウェル２０の表面部にｎ型拡散層からなるドレイン領域２３が設けられている。
【００３３】
また、ＰＤ２１のゲート電極２２側の上部にＰＤ２１に基板表面側で接して、ｐ基板又はｐウェル２０の表面方向でゲート電極２２と一部が重なるように埋め込みゲート層２４が設けられ、さらにＰＤ２１の上部でｐ基板又はｐウェル２０の表面層にｐ+ 型拡散層からなる表面シールド層２５が設けられている。そして、ゲート電極２２と、ＰＤ２１及び埋め込みゲート層２４と、ドレイン領域２３とでＭＯＳトランジスタを構成している。
【００３４】
次に、図３を参照にして、上述のＭＯＳイメージセンサの簡単な製造プロセスについて説明する。まず、図３（ａ）に示すように、ｐ型Ｓｉ基板又はｐウェル２０上に熱酸化によりゲート酸化膜を形成した後、ＣＶＤ法によりポリＳｉを堆積する。続いて、レジストパターン３１を形成した後、ＲＩＥにより所望の形状に加工してゲート電極２２を形成する。
【００３５】
次いで、図３（ｂ）に示すように、レジストパターン３１を除去してレジストパターン３２を形成した後、高加速のイオンインプラを用いて光電変換部であるｎ型拡散層（ＰＤ）２１を基板深くに形成する。
【００３６】
次いで、図３（ｃ）に示すように、レジストパターン３２を除去してレジストパターン３３を形成した後、ゲートセルフアラインにより埋め込みゲート層２４を形成する。この埋め込みゲート層２４の深さはＰＤ２１よりは浅くし、ＰＤ２１の基板表面側に接するようにする。次いで、図３（ｄ）に示すように、レジストパターン３３を除去してレジストパターン３４を形成した後、ゲートセルフアラインによりｎ型拡散層（ドレイン領域）２３を形成する。ここで、埋め込みゲート層２４とドレイン領域２３の形成の工程順序は逆にしてもよい。
【００３７】
最後に、図３（ｅ）に示すように、レジストパターン３４を除去してレジストパターン３５を形成した後、ゲート電極２２に対しＰＤ２１側に、低加速のイオンインプラによりｐ+ 型拡散層（表面シールド層）２５を形成する。
【００３８】
このように本実施形態によれば、ｐ基板又はｐウェル２０の内部の深い位置に形成されたｎ型のＰＤ２１のゲート側上部にｎ型の埋め込みゲート層２４を設けることにより、障壁ポテンシャルのない電荷の通り道を形成することができる。このため、ＣＭＯＳで使用される低い電源電圧３．３Ｖ以下においてもＰＤ２１に蓄積された信号電荷を十分に読み出すことができ、感度の向上及び雑音の低減をはかることができる。
【００３９】
（第２の実施形態）
図４は、本発明の第２の実施形態に係わるＭＯＳイメージセンサの素子構造を示す断面図である。なお、図２と同一部分には同一符号を付して、その詳しい説明は省略する。
【００４０】
基本的な構造は図２と同様であるが、本実施形態では図４に示すように、ＰＤ２１がゲート電極２２の下まで延長されている。そして、ドレイン領域２３に対してＰＤ２１からのパンチスルーを防ぐために、ドレイン領域２３の下部にｐ+ 型拡散層からなるパンチスルーストッパ２６が設けられている。
【００４１】
図５に、本実施形態の製造方法について示す。まず、図５（ａ）に示すように、ｐ型Ｓｉ基板又はｐウェル２０上にレジストパターン５１を形成した後、高加速のイオンインプラによりｎ型拡散層からなるＰＤ２１を基板の深い位置に形成する。
【００４２】
次いで、図５（ｂ）に示すように、レジストパターン５１を除去してレジストパターン５２を形成した後、ＰＤ部形成時よりも低加速のイオンインプラにより埋め込みゲート層２４を形成する。この埋め込みゲート層２４の深さはＰＤ２１よりは浅くし、ＰＤ２１の基板表面側に接するようにする。
【００４３】
次いで、図５（ｃ）に示すように、レジストパターン５２を除去した後、ｐ基板又はｐウェル２０上に熱酸化によりゲート酸化膜を形成し、更にその上にＣＶＤ法によりポリＳｉを堆積する。続いて、レジストパターン５３を形成した後、ＲＩＥにより所望の形状に加工してゲート電極２２を形成する。
【００４４】
次いで、図５（ｄ）に示すように、レジストパターン５３を除去してレジストパターン５４を形成した後、ゲートセルフアラインにてｐ+ 型拡散層からなるパンチスルーストッパ２６を形成する。
【００４５】
最後に、図５（ｅ）に示すように、レジストパターン５４を除去してレジストパターン５５を形成した後、イオンインプラによりゲートセルフアラインでｎ型拡散層からなるドレイン領域２３を形成する。続いて、レジストパターン５５を除去してレジストパターン（図示せず）を形成した後、ゲート電極２２に対しＰＤ２１側に、低加速のイオンインプラによりｐ+ 型拡散層（表面シールド層）２５を形成する。
【００４６】
このような構成であっても、ｎ型のＰＤ２１のゲート側上部にｎ型の埋め込みゲート層２４を設けることにより、障壁ポテンシャルのない電荷の通り道を形成することができ、従って先の第１の実施形態と同様の効果が得られる。また、ｎ型のＰＤ２１の上部にｐ+ 型の表面シールド層２５を設けた構成において、ｎ型のドレイン領域２３の下部にｐ+ 型のパンチスルーストッパ２６を設けることにより、ｐ基板又はｐウェル２０の不純物濃度を十分低下させても、パンチスルーを招くことなく、ＰＤ２１に蓄積された信号電荷を低電圧駆動のＭＯＳトランジスタを用いて完全読み出しを行うことが可能となる。
【００４７】
（第３の実施形態）
図６は、本発明の第３の実施形態に係わるＭＯＳイメージセンサの素子構造を示す断面図であり、特にＰＤ部近傍の構成を示している。
【００４８】
図中の６０はｐ／ｐ+ 基板のＢ濃度が高くなっている領域（基板表面からおよそ５μｍよりも深い領域）、６１はｐ／ｐ+ 基板のエピタキシャル層積層領域（ｐウェル）、６２は光電変換を行うフォトダイオードＰＤのｎ型拡散層領域、６３はＰＤをシールドするｐ型拡散層領域（表面シールド層）を示している。
【００４９】
図７（ａ）は、同実施形態のＰＤ部における深さ方向の不純物濃度プロファイル（燐，硼素）を示す。Ｂ濃度は、基板の深い位置（約５μｍ程度）で高くなっており（２×１０18ｃｍ-3）、基板表面部分のエピタキシャル層〜５μｍ程度まで）に基板の深い位置からＢが拡散してきている。
【００５０】
一方で、基板表面近傍部分には、表面をシールドするための表面シールド層６３が設けられ、Ｂ濃度が再び高くなっている（１×１０19ｃｍ-3）。このため、基板のエピタキシャル層部分にＢ濃度が最小となる部分が存在する。また、ＰＤ６２の形成のためにＰ（リン）がイオン注入されている。このＰ濃度のピーク探さは、主にＰイオン注入時のエネルギーで決まる。そして、Ｂイオン濃度が最小となる深さとＰ濃度のピーク濃度深さの位置関係は、Ｂイオン濃度が最小となる探さがＰ濃度のピーク濃度深さよりも基板表面側に位置するようになっている。
【００５１】
このＢ濃度が最小となる濃度探さとＰ濃度が最大となる濃度深さの位置関係において、ＰＤ部のポテンシャルプロファイルは図７（ｂ）に示すようになり、電子は、基板の表面側に集まるようなプロファイルになる。この結果、光電変換で発生した電子は、一旦基板の深い位置に流れようとすることはなく、ＰＤ６２に速やかに集められる。従って、基板の深い位置で電子が跳ね返されて基板の横方向に拡散する等の不都合をなくすことができ、感度の向上と共に混色の低減をはかることができ、さらにブルーミングを抑制することも可能となる。
【００５２】
次に、具体的に図７の不純物プロファイルを形成する方法について述べる。なお、ここでは、本発明の特徴となるフォトダイオード部の作製方法を中心に説明する。
【００５３】
本実施形態のＭＯＳイメージセンサを形成するために、ｐ／ｐ+ 基板を用いる。このとき、基板の深い位置６０におけるＢ濃度は、２×１０18ｃｍ-3である。そして、この基板表面にエピタキシャル層６１を積層している。このエピタキシャル膜厚は、例えば５μｍであり、エピタキシャル層６１のＢ濃度は、２×１０15ｃｍ-3である。通常ｐ／ｐ+ 基板では、エピタキシャル層６１をおよそ１μｍ／分で積層するため、基板の深い位置からＢが基板表面側（エピタキシャル層）まで、殆ど拡散しない。このため、エピタキシャル層６１と基板６０の界面付近では、急峻なＢ濃度プロファイルを持っている。
【００５４】
このｐ／ｐ+ 基板を用いて、Ｂを基板表面まで拡散させる目的で、例えば１１９０度程度で約３時間、６０の領域にあるＢを熱拡散させる。この結果、Ｂ濃度が基板の表面付近でおよそ１×１０17ｃｍ-3程度のＢ濃度を持つｐウェルを形成できる。これにより、基板表面近傍でＢ濃度が最小となるＢ濃度プロファイルを形成できる。
【００５５】
そして、このようなＢ濃度プロファイルを有するｐ／ｐ+ 基板を用いて、通常のプロセスでトランジスタやキヤパシタ形成のためのゲートやゲート配線、ドレイン等を形成する。
【００５６】
この後、光電変換部のＰＤのｎ型層６２を形成するため、レジストを塗布、パターニングを行い、Ｐをイオン注入する。このとき、例えば、Ｐのイオン注入条件としては、２００ＫｅＶ，１．５×１０13ｃｍ-3のドーズ量でイオン注入する。これにより、Ｐ濃度ピークが基板表面からおよそ、０．６μｍの深さとなるＰ濃度プロファイルを形成することができる。
【００５７】
次に、Ｓ３構造（Surface shield sensor ）のＰＤとするため（ＰＤ表面の表面準位をＢでシールドする。ＰＤのｐ型層を表面に形成する。）、レジスト塗布、バターニングの後、例えばＢを３５ＫｅＶ，１×１０14ｃｍ-2のドーズ量でイオン注入して、表面シールドとしてのｐ+ 型層６３を形成する。これにより、光電変換を行うＰＤのｎ型層６２を基板中に埋め込み、基板表面をＢでシールドしたＳ３構造のＰＤを形成することができる。この後、通常の方法で、Ａｌ配線等を形成して増幅型ＭＯＳイメージセンサを作成する。
【００５８】
以上の方法により、ＰＤ部の深さ方向のＢ、Ｐの不純物濃度プロファイルを、図７のような不純物プロファイルとすることができる。
【００５９】
（第４の実施形態）
図８は、本発明の第４の実施形態に係わるＭＯＳイメージセンサの素子構造を示す断面図であり、特にＰＤ部分近傍の構成を示している。
【００６０】
図８において、ｐウェル８０の表面部より所定の位置に、光を電荷に変換するフォトダイオード（ＰＤ）のｎ型拡散層８１が形成されている。そして、ｐウェル８０の表面部には、ｎ型拡散層８１の上方に濃度の高いｐ+ 拡散層で形成された表面シールド層８４が、そしてこの表面シールド層８４と所定距離離間して読み出し用トランジスタのドレイン領域８３が、それぞれ形成されている。また、ｐウェル８０の表面上には、ＰＤのｎ型拡散層８１に蓄積された電荷をドレイン領域８３に読み出すためのゲート電極８２が設けられている。
【００６１】
このＭＯＳイメージセンサの製造プロセスは、先の第１の実施形態で説明したのと基本的に同様である。即ち、ｐウェル８０の表面上にポリＳｉ膜からなるゲート電極８２を形成した後、ｐウェル８０の表面部から所定位置の深さに、ＰＤとしてのｎ型拡散層８１を形成し、さらにｎ型拡散層８１の上方に表面シールド層８４を形成し、ゲート電極８２に対しｎ型拡散層８１と反対側にドレイン領域としてのｎ型拡散層８３を形成する。なお、表面シールド層８４は必ずしも必要なく、省略することも可能である。
【００６２】
上記のような構成・製法で、ｐ型不純物としての硼素（Ｂ）のドープ量、ｎ型不純物としての燐（Ｐ）のドープ量を変えて複数の試料を作成した。ここで、ＰＤとしてのｎ型拡散層８１の形成においては、シングル燐による加速度１００ＫｅＶから１０００ＫｅＶの間の加速度を用い、表面シールド層としてのｐ型拡散層８４の形成においては、硼素の加速度を１０ＫｅＶから３００ＫｅＶの適当な値を用いた。
【００６３】
これらの試料のうち、低電圧駆動（３．３Ｖ）において、ＰＤ部分が動作時に完全空乏化するものを選択した。選択された試料におけるＰＤ部分の断面方向の濃度分布の例を、図９から図１１に示す。
【００６４】
図９では、図８のｐウェル８０に対応する部分のＢ濃度は３．０×１０17ｃｍ-3であり、図８のＰＤ８１に対応する部分のＰ濃度は４．０×１０17ｃｍ-3であり、図８の表面シールド層８４に対応する部分のＢ濃度は１．０×１０18ｃｍ-3である。ここで、ＰＤ部分が完全空乏化するのは、Ｐ濃度がＢ濃度よりも高くなっている、図９中のハッチングに示す領域である。
【００６５】
図１０では、図８のｐウェル８０に対応する部分のＢ濃度は９．０×１０16ｃｍ-3であり、図８のＰＤ８１に対応する部分のＰ濃度は１．３×１０17ｃｍ-3であり、図８の表面シールド層８４に対応する部分のＢ濃度は１．０×１０18ｃｍ-3である。ここで、ＰＤ部分が完全空乏化するのは、Ｐ濃度がＢ濃度よりも高くなっている、図１０中のハッチングに示す領域である。
【００６６】
図１１では、図８のｐウェル８０に対応する部分のＢ濃度は２．０×１０15ｃｍ-3であり、図８のＰＤ８１に対応する部分のＰ濃度は１．０×１０17ｍ-3であり、図８の表面シールド層８４に対応するＢ部分の濃度は１．０×１０18ｃｍ-3である。ここで、ＰＤ部分が完全空乏化するのは、Ｐ濃度がＢ濃度よりも高くなっている、図１１中のハッチングに示す領域である。
【００６７】
以上の結果も含めまとめたグラフを、図１２に示す。これは、図８におけるｐウェル８０とＰＤ８１における濃度に関する相関図である。ｐウェル８０の濃度によってＰＤ部分が完全空乏化する効果が得られるＰＤ８１の濃度は異なるが、図１２のハッチングで示す範囲において、ＰＤ部分が完全空乏化して雑音のないＭＯＳイメージセンサが実現される。ここで、ハッチングの範囲は、ＰＤ８１のｎ型不純物であるＰの濃度Ｎａに対してｐウェル８０のｐ型不純物であるＢの濃度Ｎｂが、０＜Ｎａ−Ｎｂ＜１×１０17ｃｍ-3が成立しており、この範囲において上記の効果が得られた。
【００６８】
このように本実施形態によれば、ＰＤ８１におけるＰ濃度Ｎａとｐウェル８０におけるＢ濃度Ｎｂとの関係を最適化することによって、ＰＤ部分の実質的な容量に起因するＫＴＣ雑音をなくすことができ、画質の向上をはかることができる。即ち、光電変換部であるｎ型領域の不純物濃度Ｎａと光電変換部下のｐ型領域の不純物濃度Ｎｂとの関係を最適に設定することにより、光電変換部を完全空乏化させて光電変換部の容量Ｃを実質上ゼロにすることができ、従って光電変換部で発生していた雑音を無くすことができ、画質の向上をはかることが可能となる。
【００６９】
なお、本発明は上述した各実施形態に限定されるものではない。実施形態では、ＭＯＳイメージセンサを例に取り説明したが、フォトダイオード等の光電変換部から読み出しトランジスタにより信号電荷を読み出す方式であれば、ＣＣＤイメージセンサに適用することもできる。また、実施形態では光電変換部は信号蓄積部を兼ねるものとしたが、光電変換部と信号蓄積部を別に設けたものにも適用することもできる。
【００７０】
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
【図面の簡単な説明】
【００７１】
【図１】第１の実施形態に係わるＭＯＳイメージセンサを示す回路構成図。
【図２】第１の実施形態における１画素の光電変換部及び信号読み出し部の構成を示す素子構造断面図。
【図３】第１の実施形態におけるＭＯＳイメージセンサの製造工程を示す断面図。
【図４】第２の実施形態に係わるＭＯＳイメージセンサの素子構造を示す断面図。
【図５】第２の実施形態におけるＭＯＳイメージセンサの製造工程を示す断面図。
【図６】第３の実施形態に係わるＭＯＳイメージセンサの素子構造を示す断面図。
【図７】第３の実施形態のＰＤ部における深さ方向の不純物濃度プロファイル及びポテンシャル分布を示す図。
【図８】第４の実施形態に係わるＭＯＳイメージセンサの素子構造を示す断面図。
【図９】第４の実施形態において作成された試料におけるＰＤ部分の断面方向の濃度分布の例を示す図。
【図１０】第４の実施形態において作成された試料におけるＰＤ部分の断面方向の濃度分布の例を示す図。
【図１１】第４の実施形態において作成された試料におけるＰＤ部分の断面方向の濃度分布の例を示す図。
【図１２】図９〜図１１の結果を求めて示す図。
【図１３】従来のＭＯＳイメージセンサのＰＤ下部の不純物濃度分布及びポテンシャル分布を示す図。
【符号の説明】
【００７２】
１…フォトダイオード
２…読み出しトランジスタ
３…増幅トランジスタ
４…垂直選択トランジスタ
５…リセットトランジスタ
６…垂直シフトレジスタ
７…水平アドレス線
８…リセット線
９…垂直信号線
１０…負荷トランジスタ
１１…水平選択トランジスタ
１２…水平シフトレジスタ
１３…水平信号線
２０，８０…ｐ基板又はｐウェル
２１，８１…ｎ型拡散層（ＰＤ）
２２，８２…ゲート電極
２３，８３…ｎ型拡散層（ドレイン領域）
２４…ｎ型拡散層（埋め込みゲート層）
２５，８４…ｐ+ 型拡散層（表面シールド層）
２６…ｐ+ 型拡散層（パンチスルーストッパ）
３１〜３５，５１〜５５…レジストパターン
６０…ｐ+ 型領域
６１…ｐ型エピタキシャル層（ｐウェル）
６２…ｎ型領域（ＰＤ）
６３…ｐ+ 型領域（表面シールド層）
８０…ｐウェル
８１…ｎ型拡散層（ＰＤ）
８２…ゲート電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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