(57)【要約】【課題】製造工程中での低比誘電率材料の変質や侵食を防ぐ。【解決手段】半導体基板１上に配線２を形成する工程と、当該配線２を有する半導体基板１上に第１のシリコン酸化膜４を形成する工程と、当該第１のシリコン酸化膜４上に低比誘電率を呈する材料で構成された層間絶縁膜５を形成する工程とを順に施して多層配線を形成する場合において、第１のシリコン酸化膜４の段差を超えないように層間絶縁膜５を当該段差に対応した薄い厚さに形成する。【選択図】　　　　図１
2004128256.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に配線を形成する工程と、
当該配線を有する半導体基板上に第１のシリコン酸化膜を形成する工程と、
当該第１のシリコン酸化膜上に低比誘電率を呈する材料で構成された層間絶縁膜を形成する工程と、
当該層間絶縁膜上に第２のシリコン酸化膜を形成する工程と、
当該第２のシリコン酸化膜を平坦化する工程と、
前記配線に連通するホールを形成するためのレジストをリソグラフィーによってパターニングする工程と、
前記レジストをマスクとして前記第２のシリコン酸化膜および前記第１のシリコン酸化膜をエッチングする工程と、
前記エッチングの終了後に前記レジストをアッシングにより除去する工程と、
前記アッシングされたレジストが残留した配線済み半導体基板を薬品により洗浄する工程と
を順に施して多層配線を形成する場合において、
前記半導体基板上に形成された配線を覆う第１のシリコン酸化膜の段差を超えないように前記低比誘電率を呈する材料で構成された層間絶縁膜を当該段差に対応した薄い厚さに形成することを特徴とする多層構造半導体素子の製造方法。
【請求項２】
半導体基板上に配線を形成する工程と、
当該配線を有する半導体基板上に低比誘電率を呈する材料で構成された層間絶縁膜を形成する工程と、
当該層間絶縁膜上にシリコン酸化膜を形成する工程と、
当該シリコン酸化膜を平坦化する工程と、
前記配線に連通するホールを形成するためのレジストをリソグラフィーによってパターニングする工程と、
前記レジストをマスクとして前記シリコン酸化膜をエッチングする工程と、
前記エッチングの終了後に前記レジストをアッシングにより除去する工程と、
前記アッシングされたレジストが残留した配線済み半導体基板を薬品により洗浄する工程と
を順に施して多層配線を形成する場合において、
前記半導体基板上に形成された配線の段差を超えないように前記低比誘電率を呈する材料で構成された層間絶縁膜を当該段差に対応した薄い厚さに形成することを特徴とする多層構造半導体素子の製造方法。
【請求項３】
半導体基板上に配線を形成する工程と、
当該配線を有する半導体基板上に第１のシリコン酸化膜を形成する工程と、
当該第１のシリコン酸化膜上に低比誘電率を呈する材料で構成された層間絶縁膜を形成する工程と、
当該層間絶縁膜上に第２のシリコン酸化膜を形成する工程と、
当該第２のシリコン酸化膜を平坦化する工程と、
前記配線に連通するホールを形成するためのレジストをリソグラフィーによってパターニングする工程と、
前記レジストをマスクとして前記第２のシリコン酸化膜および前記第１のシリコン酸化膜をエッチングする工程と、
前記エッチングの終了後に前記レジストをアッシングにより除去する工程と、
前記アッシングされたレジストが残留した配線済み半導体基板を薬品により洗浄する工程と
を順に施して多層配線を形成する場合において、
前記半導体基板上に形成された配線に連通するホールの位置にずれが生じた場合にも当該ホールが前記低比誘電率を呈する材料に接触しないように前記第１のシリコン酸化膜を当該ずれに対応した厚い厚さに形成することを特徴とする多層構造半導体素子の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、多層構造の半導体素子の製造方法に関し、特に、層間絶縁膜として低比誘電率を呈する材料を用いる場合の方法に関するものである。
【０００２】
【従来の技術】
従来、多層構造の半導体素子の層間絶縁膜として、シリコン酸化膜が用いられてきたが、近年、回路素子の高集積化に伴う配線の信号伝達遅延を低減すべく、シリコン酸化膜よりも比誘電率の低い材料が用いられ始めている。
この種の材料の中で、３．０程度の比誘電率を呈するＨＳＱ（Ｈｙｄｒｏｇｅｎ　ｓｉｌｉｓｅｓｑｕｉｏｘａｎｅ）やＭＳＱ（Ｍｅｔｈｙｌ　ｓｉｌｉｓｅｓｑｕｉｏｘａｎｅ）が実用化段階に至っている。
ＨＳＱは、Ｓｉ−Ｈ結合を含むシリコン酸化化合物である。また、ＭＳＱは、Ｓｉ−ＣＨ３結合を含むシリコン酸化化合物である。これらの材料は、半導体基板上に塗布した後、加熱焼成することによって、層間絶縁膜とすることができる（例えば、特許文献１参照。）。
また、ＨＳＱとＭＳＱとを組み合わせた層間絶縁膜とすることもできる（例えば、特許文献２参照。）。
【０００３】
【特許文献１】
特開平１１−２９７８２９号公報（第６−７頁、図２）
【特許文献２】
特開２００１−１１８９２５公報（第５−９頁、図３−図５）
【０００４】
【発明が解決しようとする課題】
しかしながら、これらの材料を用いて実際に多層構造半導体素子を製造するに際しては、次のような課題があった。
すなわち、これらの材料は、プラズマや薬剤液に触れることにより、容易に変質してしまう。これは、Ｓｉ−ＨやＳｉ−ＣＨ３がプラズマや薬剤液により容易にＳｉ−Ｏに変換されてしまうためである。
【０００５】
従って、半導体素子の製造に際して通常行われるエッチング工程、レジストのアッシング工程、洗浄工程等において、これらの材料の変質が生じる。よって、誘電率が増加したり、材料が侵食（Ｅｎｃｈｒｏｔｉｍｅｎｔ）する場合があった。
特に、ＭＳＱを用いた場合には、ＷＦ６ガスにより急速に侵食が生じ、大規模な空洞が生じやすかった。そして、その空洞内に部分的にＷ膜が成長し、配線間をショートさせてしまった。
【０００６】
【課題を解決するための手段】
本発明は以上の点を解決するため次の構成を採用する。
〈構成１〉
半導体基板上に配線を形成する工程と、当該配線を有する半導体基板上に第１のシリコン酸化膜を形成する工程と、当該第１のシリコン酸化膜上に低比誘電率を呈する材料で構成された層間絶縁膜を形成する工程とを順に施して多層配線を形成する場合において、前記半導体基板上に形成された配線を覆う第１のシリコン酸化膜の段差を超えないように前記低比誘電率を呈する材料で構成された層間絶縁膜を当該段差に対応した薄い厚さに形成することを特徴とする多層構造半導体素子の製造方法である。
【０００７】
また、上記の方法において、第１のシリコン酸化膜を省略する場合には、前記半導体基板上に形成された配線の段差を超えないように前記低比誘電率を呈する材料で構成された層間絶縁膜を当該段差に対応した薄い厚さに形成することを特徴とする多層構造半導体素子の製造方法である。
【０００８】
そうして、上記の工程の後に、当該層間絶縁膜上に第２のシリコン酸化膜を形成する工程と、当該第２のシリコン酸化膜を平坦化する工程と、前記配線に連通するホールを形成するためのレジストをリソグラフィーによってパターニングする工程と、前記レジストをマスクとして前記第２のシリコン酸化膜および前記第１のシリコン酸化膜をエッチングする工程と、前記エッチングの終了後に前記レジストをアッシングにより除去する工程と、前記アッシングされたレジストが残留した配線済み半導体基板を薬品により洗浄する工程とを続けて行って、多層構造半導体素子を完成させる。
【０００９】
〈構成２〉
半導体基板上に配線を形成する工程と、当該配線を有する半導体基板上に第１のシリコン酸化膜を形成する工程と、当該第１のシリコン酸化膜上に低比誘電率を呈する材料で構成された層間絶縁膜を形成する工程とを順に施して多層配線を形成する場合において、前記半導体基板上に形成された配線に連通するホールの位置にずれが生じた場合にも当該ホールが前記低比誘電率を呈する材料に接触しないように前記第１のシリコン酸化膜を当該ずれに対応した厚い厚さに形成することを特徴とする多層構造半導体素子の製造方法である。
【００１０】
そうして、上記の工程の後に、当該層間絶縁膜上に第２のシリコン酸化膜を形成する工程と、当該第２のシリコン酸化膜を平坦化する工程と、前記配線に連通するホールを形成するためのレジストをリソグラフィーによってパターニングする工程と、前記レジストをマスクとして前記第２のシリコン酸化膜および前記第１のシリコン酸化膜をエッチングする工程と、前記エッチングの終了後に前記レジストをアッシングにより除去する工程と、前記アッシングされたレジストが残留した配線済み半導体基板を薬品により洗浄する工程とを続けて行って、多層構造半導体素子を完成させる。
【００１１】
【発明の実施の形態】
以下、本発明の実施の形態を具体例を用いて説明する。
〈実施例１〉
図１は、本発明の実施例１の層間構造の製造方法における製造過程の代表例の説明図である。
本実施例では、層間絶縁膜の材料として低比誘電率材料であるＭＳＱを用いる。
【００１２】
図１（ａ）に示す過程では、ＭＳＱ膜５の塗布を終了した状態あるいは塗布後の焼成をすでに終了した状態を示している。この状態になるまでには、図示しない半導体基板上に酸化シリコンから成る下地層１を形成した後、アルミ配線２を形成する。このアルミ配線２の形成は、通常のリソグラフィーを用いたパターニングによって行う。続いて、１００ｎｍ程度の薄い第１のシリコン酸化膜４を形成した後、スピンコート法によってＭＳＱ膜５を４００ｎｍ形成する。
【００１３】
スピンコート法とは、図２にその原理を示すように、ウェハ２０をスピンドル２１によって回転させつつ、ウェハ２０の中心部上方にその開口端を位置させたノズル２２から液化材料２３を滴下して、遠心力の作用により液化材料２３をウェハ２０の周縁部に向けて等方的に均一に拡張させていくことにより、塗布を行う方法である。スピンコート法を用いると、下地の形状によらず、比較的平坦な状態になる。
【００１４】
本発明の特徴は、図１（ａ）に示すように、スピンコート法によりＭＳＱ膜５を形成する際、基板のあらゆる部分において配線２を覆う第１のシリコン酸化膜４の段差よりＭＳＱ膜５の厚さを薄く形成することである。ところで、配線の膜厚は、これを使用する製品毎に異なる。また、ライナー膜である第１のシリコン酸化膜４の膜厚も同様に製品毎に異なる。しかしながら、スピンコート法によりＭＳＱ膜５を形成するときに、膜厚を変化させて形成されたパターンを確認すれば容易にＭＳＱ膜５の厚さを決定することができる。
【００１５】
次に、図１（ｂ）に示すように、ＣＶＤによって第２のシリコン酸化膜６を４００ｎｍ程度形成する。また、平坦性を高める必要がある場合には、この第２のシリコン酸化膜６を８００ｎｍ以上の厚さに形成した後、ＣＭＰ法によりその表面を研磨する。その後、この第２のシリコン酸化膜６の上に通常のリソグラフィーを用いてパターニングしたレジスト７を形成する。図示の過程は、これを終了した状態を示している。
【００１６】
次に、図１（ｃ）に示すように、第２のシリコン酸化膜６をドライエッチングしてホール８を形成する。その結果が図示の過程である。このエッチングは、通常のシリコン酸化膜に対するものであり、Ｃ４Ｆ８／Ｏ２／Ａｒガス系でのプラズマエッチングにより行う。
【００１７】
次に、図１（ｄ）に示すように、レジスト７をアッシングにより除去し、第２のシリコン酸化膜６のホール８内および平坦部の洗浄を行い、ＣＶＤによりタングステン層１０を形成する。
そして、図１（ｅ）に示すように、タングステン層１０をエッチングしてタングステンプラグ１１を形成する。
続いて、図１（ｆ）に示すように、上層の配線１２を形成する。
以上の工程により、２層の配線構造が形成される。
また、以上の工程を繰り返すことにより、３層さらに４層の配線構造が形成される。
【００１８】
完成された配線の全体構造については、例えば、図３に示すようになる。図３（ａ）に示すように、下層の配線２と上層の配線１２とがタングステンプラグ１１によって接続される。ＭＳＱ膜５は、配線２の相互の間に介在するとともに、配線２と配線１２との間においても介在することとなり、層間絶縁膜としての役割を果たす。これにより、配線２と配線１２との間の誘電率は下げられ、これらの配線間に生じる電界強度が低減される結果、信号伝達が良好となる。図３（ｂ）は、図３（ａ）に示す構造をその上方から見た図である。図示の例では、配線２と配線１２とは直交している。この状態において、配線２と配線１２との間における層間絶縁膜としてＭＳＱ膜５が最も大きく機能することとなる。
【００１９】
ここで、本発明の実施例１の作用を図４を参照しながら説明する。図４は、本発明によれば生じることがないことを示している。図４（ａ）は、低比誘電率材料に侵食部分１５が生じた場合を示す。図４（ｂ）は、低比誘電率材料に変質部分１６が生じた場合を示す。これらは、ＭＳＱ膜５が第１のシリコン酸化膜４の段差を超えて形成された結果として生じるものである。本発明によれば、ＭＳＱ膜５が第１のシリコン酸化膜４の段差と第２のシリコン酸化膜６とによって仕切られた領域に形成される結果、タングステンプラグ１１の形成のためのエッチング処理時にＭＳＱ膜５がエッチングされることがない。よって、図４に示すような状態が生じない。
【００２０】
〈実施例１の効果〉
以上のように実施例１によれば、低比誘電率材料の膜を配線の段差よりも薄く形成するようにしたので、タングステンプラグを形成する工程において、ＷＦ６ガスによって低比誘電率材料が変質して誘電率が増加したり、侵食して欠損部分が生じることを防止できる。また、大規模な空洞が生じ、そこにタングステンが入り込んで配線間がショートすることを防止できる。
【００２１】
〈実施例２〉
図５は、本発明の実施例１の層間構造の製造方法における製造過程の代表例の説明図である。
本実施例では、層間絶縁膜の材料として低比誘電率材料であるＭＳＱを用いる。
【００２２】
図５（ａ）に示す過程では、ＭＳＱ膜５の塗布を終了した状態あるいは塗布後の焼成をすでに終了した状態を示している。この状態になるまでには、図示しない半導体基板上に酸化シリコンから成る下地層１を形成した後、アルミ配線２を形成する。このアルミ配線２の形成は、通常のリソグラフィーを用いたパターニングによって行う。続いて、１００ｎｍ程度の薄い第１のシリコン酸化膜４を形成した後、スピンコート法によってＭＳＱ膜５を４００ｎｍ形成する。
【００２３】
次に、図５（ｂ）に示すように、ＣＶＤによって第２のシリコン酸化膜６を４００ｎｍ程度形成する。また、平坦性を高める必要がある場合には、この第２のシリコン酸化膜６を８００ｎｍ以上の厚さに形成した後、ＣＭＰ法によりその表面を研磨する。その後、この第２のシリコン酸化膜６の上に通常のリソグラフィーを用いてパターニングしたレジスト７を形成する。図示の過程は、これを終了した状態を示している。
【００２４】
本発明の第２の特徴は、図６に示されている。図６は、図５（ｂ）と同じ過程を示している。現代のリソグラフィー技術においても、本来の設計上のコンタクト位置Ｐから実際のコンタクト位置Ａにズレを生じることは免れない。これを合わせズレと呼ぶ。図６では、合わせズレをＤで示す。
合わせズレＤは、素子の微細化高集積化が進み、配線幅Ｗが狭くなると、以下の問題を生じる。
【００２５】
図７は、多層配線構造の要部を示す。多層配線構造は、図７（ａ）に示すボーダー配線構造と、図７（ｂ）に示すボーダーレス配線構造とに分けられる。ボーダー配線構造とは、図示のように、タングステンプラグ１１の端部が下層の配線２の幅に収まっている構造である。ボーダーレス配線構造とは、図示のように、タングステンプラグ１１の端部が下層の配線２の幅からはみ出している構造である。
【００２６】
ここで、図６に戻る。高集積化が進み、配線幅Ｗが狭くなっても、リソグラフィー技術も同時に進み、合わせズレＤも小さくできれば、問題はない。リソグラフィー技術の進歩が遅れた場合に問題を生ずる。図７（ａ）で説明したボーダー配線構造を維持できず、図７（ｂ）で説明したボーダーレス配線構造となるからである。ボーダーレス配線構造では、タングステンプラグ１１の形成のために形成されるホール８の開口端がＭＳＱ膜５の形成領域にまではみ出してしまう。従って、ＷＦ６ガスによりＭＳＱ材料が変質したり、侵食したりするという問題を生じる。
【００２７】
本発明では、この問題をライナー膜である第１のシリコン酸化膜４の厚さを調整することにより解決した。ライナー膜厚Ｔに対し、
Ｗ／２＋　Ｔ　≧　Ｘ　＋　Ｄ
を満たすようにしたとき、ボーダー配線構造を維持できる。すなわち、
Ｔ　≧　Ｘ　＋　Ｄ　−　Ｗ／２
となるように、ライナー膜厚Ｔを調整すればよい。
【００２８】
次に、図５（ｃ）に示すように、第２のシリコン酸化膜６をドライエッチングしてホール８を形成する。その結果が図示の過程である。このエッチングは、通常のシリコン酸化膜に対するものであり、Ｃ４Ｆ８／Ｏ２／Ａｒガス系でのプラズマエッチングにより行う。
【００２９】
次に、図５（ｄ）に示すように、レジスト７をアッシングにより除去し、第２のシリコン酸化膜６のホール８内および平坦部の洗浄を行い、ＣＶＤによりタングステン層１０を形成する。
そして、図５（ｅ）に示すように、タングステン層１０をエッチングしてタングステンプラグ１１を形成する。
続いて、図５（ｆ）に示すように、上層の配線１２を形成する。
以上の工程により、２層の配線構造が形成される。
また、以上の工程を繰り返すことにより、３層さらに４層の配線構造が形成される。
【００３０】
〈実施例２の効果〉
以上のように実施例２によれば、ライナー膜厚を、配線幅、コンタクト径、合わせズレに応じて調整するようにしたので、タングステンプラグを形成する工程において、ＷＦ６ガスによって低比誘電率材料が変質して誘電率が増加したり、侵食して欠損部分が生じることを防止できる。また、大規模な空洞が生じ、そこにタングステンが入り込んで配線間がショートすることを防止できる。
【００３１】
〈他の実施例〉
以上、実施例１，２として、低比誘電率材料としてはＭＳＱ膜５を、配線材料としてはアルミ合金を用いる場合について説明したが、本発明は、これらに限定されない。低比誘電率材料としては、Ｓｉ−Ｏを主骨格として含有する、ＨＳＱ膜、ＳｉＯＣ膜、ＳｉＯ−ＣＨ膜等でも良い。また、有機ポリマー系の膜でも良い。一方、配線材料としては、銅を用いて、Ｃｕダマシン配線としても良い。
【図面の簡単な説明】
【図１】実施例１の層間構造の製造方法における製造過程の代表例の説明図である。
【図２】スピンコート法の原理の説明図である。
【図３】半導体素子における完成された配線の全体構造の説明図である。
【図４】本発明の実施例１における方法による改良点の説明図である。
【図５】実施例２の層間構造の製造方法における製造過程の代表例の説明図である。
【図６】実施例２の方法における原理の説明図である。
【図７】実施例２で取り扱う配線構造の説明図である。
【符号の説明】
１　下地層
２、１２　配線
４　第１のシリコン酸化膜
５　ＭＳＱ膜
６　第２のシリコン酸化膜
【図１】
2004128256.tif 000003
【図２】
2004128256.tif 000004
【図３】
2004128256.tif 000005
【図４】
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【図５】
2004128256.tif 000007
【図６】
2004128256.tif 000008
【図７】
2004128256.tif 000009
【手続補正書】
【提出日】平成16年1月13日(2004.1.13)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板上に配線を形成する工程と、
当該半導体基板上に前記配線を覆う第１のシリコン酸化膜を形成する工程と、
当該第１のシリコン酸化膜の前記配線上の膜部を超えない厚さで前記半導体基板上に低比誘電率材料から成る層間絶縁膜を形成する工程と、
当該層間絶縁膜及び前記膜部上に第２のシリコン酸化膜を平坦化して形成する工程と、
前記配線に連通するホールを形成するためのレジストを前記第２のシリコン酸化膜上にリソグラフィーによってパターニングする工程と、
前記レジストをマスクとして前記第２のシリコン酸化膜及び前記第１のシリコン酸化膜をエッチングして前記ホールを形成する工程と、
前記エッチングの終了後に前記レジストをアッシングにより除去する工程と、
前記アッシングされたレジストが残留した配線済み半導体基板を薬品により洗浄する工程とを含むことを特徴とする多層構造半導体素子の製造方法。
【請求項２】
半導体基板上に配線を形成する工程と、
当該半導体基板上に前記配線の上面を超えない厚さで低比誘電率材料から成る層間絶縁膜を形成する工程と、
当該層間絶縁膜及び前記配線上にシリコン酸化膜を平坦化して形成する工程と、
前記配線に連通するホールを形成するためのレジストを前記シリコン酸化膜上にリソグラフィーによってパターニングする工程と、
前記レジストをマスクとして前記シリコン酸化膜をエッチングして前記ホールを形成する工程と、
前記エッチングの終了後に前記レジストをアッシングにより除去する工程と、
前記アッシングされたレジストが残留した配線済み半導体基板を薬品により洗浄する工程とを含むことを特徴とする多層構造半導体素子の製造方法。
【請求項３】
半導体基板上に配線を形成する工程と、
当該半導体基板上に前記配線を覆う第１のシリコン酸化膜を形成する工程と、
当該第１のシリコン酸化膜の前記配線上の膜部を超えない厚さで前記半導体基板上に低比誘電率材料から成る層間絶縁膜を形成する工程と、
当該層間絶縁膜及び前記膜部上に第２のシリコン酸化膜を平坦化して形成する工程と、
前記配線に連通するホールを形成するためのレジストを前記第２のシリコン酸化膜上にリソグラフィーによってパターニングする工程と、
前記レジストをマスクとして前記第２のシリコン酸化膜及び前記第１のシリコン酸化膜をエッチングして前記ホールを形成する工程と、
前記エッチングの終了後に前記レジストをアッシングにより除去する工程と、
前記アッシングされたレジストが残留した配線済み半導体基板を薬品により洗浄する工程とを含み、
　前記配線の幅をＷ、前記配線の幅方向の中心に対する前記ホールの位置ずれ量をＤ、前記ホールの直径をＸとすると、前記第１のシリコン酸化膜の厚さＴを、
Ｔ≧Ｘ＋Ｄ−Ｗ／２
に設定することを特徴とする多層構造半導体素子の製造方法。
【請求項４】
前記層間絶縁膜は、Ｓｉ−Ｈ結合を含むシリコン酸化化合物、Ｓｉ−ＣＨ３結合を含むシリコン酸化化合物、ＳｉＯＣを含むシリコン酸化化合物、ＳｉＯ−ＣＨ結合を含むシリコン酸化化合物、及び有機ポリマー系化合物のいずれかであることを特徴とする請求項１又は請求項２又は請求項３記載の多層構造半導体素子の製造方法。
【請求項５】
前記層間絶縁膜をスピンコート法により形成することを特徴とする請求項１又は請求項２又は請求項３記載の多層構造半導体素子の製造方法。
【請求項６】
前記ホールを、Ｃ４Ｆ８／０２／Ａｒガスを用いるプラズマエッチングにより形成することを特徴とする請求項１又は請求項２又は請求項３記載の多層構造半導体素子の製造方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正の内容】
【０００６】
【課題を解決するための手段】
本発明は以上の点を解決するため次の構成を採用する。
〈構成１〉
本発明は、半導体基板上に配線を形成する工程と、当該半導体基板上に前記配線を覆う第１のシリコン酸化膜を形成する工程と、当該第１のシリコン酸化膜の前記配線上の膜部を超えない厚さで前記半導体基板上に低比誘電率材料から成る層間絶縁膜を形成する工程と、当該層間絶縁膜及び前記膜部上に第２のシリコン酸化膜を平坦化して形成する工程と、前記配線に連通するホールを形成するためのレジストを前記第２のシリコン酸化膜上にリソグラフィーによってパターニングする工程と、前記レジストをマスクとして前記第２のシリコン酸化膜及び前記第１のシリコン酸化膜をエッチングして前記ホールを形成する工程と、前記エッチングの終了後に前記レジストをアッシングにより除去する工程と、前記アッシングされたレジストが残留した配線済み半導体基板を薬品により洗浄する工程とを含むことを特徴とする多層構造半導体素子の製造方法である。


【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正の内容】
【０００７】
他の発明は、半導体基板上に配線を形成する工程と、当該半導体基板上に前記配線の上面を超えない厚さで低比誘電率材料から成る層間絶縁膜を形成する工程と、当該層間絶縁膜及び前記配線上にシリコン酸化膜を平坦化して形成する工程と、前記配線に連通するホールを形成するためのレジストを前記シリコン酸化膜上にリソグラフィーによってパターニングする工程と、前記レジストをマスクとして前記シリコン酸化膜をエッチングして前記ホールを形成する工程と、前記エッチングの終了後に前記レジストをアッシングにより除去する工程と、前記アッシングされたレジストが残留した配線済み半導体基板を薬品により洗浄する工程とを含むことを特徴とする多層構造半導体素子の製造方法である。


【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】削除
【補正の内容】
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正の内容】
【０００９】
〈構成２〉
更に、他の発明は、半導体基板上に配線を形成する工程と、当該半導体基板上に前記配線を覆う第１のシリコン酸化膜を形成する工程と、当該第１のシリコン酸化膜の前記配線上の膜部を超えない厚さで前記半導体基板上に低比誘電率材料から成る層間絶縁膜を形成する工程と、当該層間絶縁膜及び前記膜部上に第２のシリコン酸化膜を平坦化して形成する工程と、前記配線に連通するホールを形成するためのレジストを前記第２のシリコン酸化膜上にリソグラフィーによってパターニングする工程と、前記レジストをマスクとして前記第２のシリコン酸化膜及び前記第１のシリコン酸化膜をエッチングして前記ホールを形成する工程と、前記エッチングの終了後に前記レジストをアッシングにより除去する工程と、前記アッシングされたレジストが残留した配線済み半導体基板を薬品により洗浄する工程とを含み、
　前記配線の幅をＷ、前記配線の幅方向の中心に対する前記ホールの位置ずれ量をＤ、前記ホールの直径をＸとすると、前記第１のシリコン酸化膜の厚さＴを、
Ｔ≧Ｘ＋Ｄ−Ｗ／２
に設定することを特徴とする多層構造半導体素子の製造方法である。


【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】削除
【補正の内容】
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正の内容】
【００１９】
ここで、本発明の実施例１の作用を図４を参照しながら説明する。図４（ａ）は、低比誘電率材料に侵食部分１５が生じた場合を示す。図４（ｂ）は、低比誘電率材料に変質部分１６が生じた場合を示す。これらは、ＭＳＱ膜５が第１のシリコン酸化膜４の段差を超えて形成された結果として生じるものである。本発明によれば、ＭＳＱ膜５が第１のシリコン酸化膜４の段差と第２のシリコン酸化膜６とによって仕切られた領域に形成される結果、タングステンプラグ１１の形成のためのエッチング処理時にＭＳＱ膜５がエッチングされることがない。よって、図４に示すような状態が生じない。


【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】変更
【補正の内容】
【００２１】
〈実施例２〉
図５は、本発明の実施例２の層間構造の製造方法における製造過程の代表例の説明図である。
本実施例では、層間絶縁膜の材料として低比誘電率材料であるＭＳＱを用いる。