(57)【要約】【課題】  ＰＬＬ回路のロック・タイムを短縮し得るＰＬＬ回路を提供しようとする。【解決手段】  本発明のＰＬＬ回路は、システムチャンネル別に制御電圧を格納するメモリ８０と、システムチャンネルが変更されると、該変更されたチャンネルに相応する制御電圧をメモリ８０からロードしてＶＣＯに提供するプロセッサ１００と、を含んでを構成する。さらに、本発明のＰＬＬ回路の周波数位相同期方法は、フェーズ・ロック・ルーピングを行って安定的な周波数を得るＰＬＬ回路であって、システムチャンネル別に制御電圧をメモリに格納する過程と、システムチャンネルが変更されると、該変更されたチャンネルに相応する制御電圧を前記メモリからロードしてＶＣＯに印加する過程と、該印加された制御電圧を初期制御電圧に設定してフェーズ・ロック・ルーピングを行う過程とを行うことを特徴とする。【選択図】  図１
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【特許請求の範囲】
【請求項１】
システムチャンネル別に制御電圧を格納するメモリと、
システムチャンネルが変更されると、該変更されたチャンネルに相応する制御電圧をメモリからロードしてＶＣＯ（Ｖｏｌｔａｇｅ  Ｃｏｎｔｒｏｌ  Ｏｓｃｉｌｌａｔｏｒ）に提供するプロセッサと、を含んで構成されることを特徴とするＰＬＬ回路。
【請求項２】
前記メモリの制御電圧は、前記ＶＣＯに制御電圧の初期値として入力されることを特徴とする請求項１記載のＰＬＬ回路。
【請求項３】
前記メモリの制御電圧が前記ＶＣＯに入力されると、前記プロセッサは、メモリとＶＣＯ間の経路を遮断することを特徴とする請求項１記載のＰＬＬ回路。
【請求項４】
前記制御電圧の格納は、ＰＬＬを含むシステムが初期化される時に行われることを特徴とする請求項１記載のＰＬＬ回路。
【請求項５】
制御電圧をデジタル化して前記メモリに伝達するか、又は、メモリの制御電圧情報をアナログ化してＶＣＯに伝達する信号変換器を更に含んで構成されることを特徴とする請求項１記載のＰＬＬ回路。
【請求項６】
アナログ化された制御電圧情報がＶＣＯに伝達されると、前記信号変換器を非活性（ｄｉｓａｂｌｅ）状態に転換することを特徴とする請求項５記載のＰＬＬ回路。
【請求項７】
フェーズ・ロック・ルーピングを行って安定的な周波数を得るＰＬＬ回路であって、
システムチャンネル別に制御電圧をメモリに格納する過程と、
システムチャンネルが変更されると、該変更されたチャンネルに相応する制御電圧を前記メモリからロードしてＶＣＯに印加する過程と、
該印加された制御電圧を初期制御電圧に設定してフェーズ・ロック・ルーピングを行う過程と、を行うことを特徴とするＰＬＬ回路の周波数位相同期方法。
【請求項８】
前記制御電圧の格納は、ＰＬＬを含むシステムが初期化される時に行われることを特徴とする請求項７記載のＰＬＬ回路の周波数位相同期方法。
【請求項９】
前記制御電圧の格納過程は、
フェーズ・ロック・ルーピングを行ってチャンネル別に制御電圧を求める過程と、
前記制御電圧をデジタル信号に変換する過程と、
前記変換された制御電圧をメモリに格納する過程と、を行うことを特徴とする請求項７記載のＰＬＬ回路の周波数位相同期方法。
【請求項１０】
前記制御電圧の格納過程は、システムの全てのチャンネルに対する制御電圧が求められる時まで反復して行われることを特徴とする請求項９記載のＰＬＬ回路の周波数位相同期方法。
【請求項１１】
ロードされた制御電圧情報をアナログ信号に変換する過程を更に行うことを特徴とする請求項７記載のＰＬＬ回路の周波数位相同期方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、通信システムの同期化装置に係るもので、詳しくは、フェーズ・ロック・ループ（Ｐｈａｓｅ  Ｌｏｃｋ  Ｌｏｏｐ；以下ＰＬＬと略称す）回路に関するものである。
【背景技術】
【０００２】
一般に、ＰＬＬ回路は、通信や各種の信号伝送に必要な周波数の信号を発生し、該発生された信号を安定した周波数に固定する複合回路である。
【０００３】
且つ、ＰＬＬ回路は、デジタル分野やアナログ電子回路システムで広範囲に使用され、周波数合成器又は各無線送受信機の周波数発振源として多く使用される。
【０００４】
以下、従来のＰＬＬ回路に対し、図面に基づいて説明する。
【０００５】
図３は一般のＰＬＬ回路を示したブロック図で、図示されたように、従来ＰＬＬ回路は、基準周波数を生成する周波数発振器１０と、該周波数発振器１０の基準周波数と所定整数比（１／Ｒ）関係を有する周波数（以下、基本周波数と称す）を生成する第１分周器２０と、該第１分周器２０により生成された基本周波数の位相と後述する第２分周器６０からフィードバックされた周波数の位相とを比較して、二つの周波数の位相差に比例する電圧（以下、ＶＣＯ制御電圧と称す）を出力する位相検出器３０と、該位相検出器３０により出力されたＶＣＯ制御電圧から高調波成分を除去するループ・フィルタ（Ｌｏｏｐ  Ｆｉｌｔｅｒ）４０と、該ループ・フィルタ４０により出力されたＶＣＯ制御電圧に相応する周波数を出力する電圧制御発振器（Ｖｏｌｔａｇｅ  ｃｏｎｔｒｏｌｌｅｄ  Ｏｓｃｉｌｌａｔｏｒ；以下ＶＣＯと略称す）５０と、該ＶＣＯ５０の出力周波数と所定整数比（１／Ｎ）関係を有する周波数を生成し、これを前記位相検出器３０に印加する第２分周器６０と、を含んで構成されている。
【０００６】
以下、従来ＰＬＬ回路の動作に対して説明する。
【０００７】
まず、周波数発振器１０は、基準周波数の信号を生成して第１分周器２０に印加し、該第１分周器２０は、前記基準周波数と所定整数比（１／Ｒ）関係を有する周波数（基本周波数）の信号を生成して前記位相検出器３０に印加する。
【０００８】
次いで、前記位相検出器３０は、前記基本周波数信号の位相と第２分周器６０から入力された信号の位相とを比較して、二つの信号の位相差に比例する制御電圧信号を出力し、前記ループ・フィルタ４０は、前記制御電圧信号に含まれた高調波成分を除去して前記ＶＣＯ５０に印加する。このとき、前記ループ・フィルタ４０は、低域通過濾波器の構造を有し、ループ動作中に発生する雑多な周波数を濾過する。
【０００９】
次いで、前記制御電圧信号がＶＣＯ５０に印加されると、該ＶＣＯ５０は、その印加信号の電圧に応じた周波数を有する信号を生成して前記第２分周器６０に出力し、このとき、前記ＶＣＯ５０により出力された信号がＰＬＬ回路の出力信号になる。
【００１０】
次いで、第２分周器６０は、入力された信号の周波数と所定整数比（１／Ｎ）関係を有する周波数の信号を生成して前記位相検出器３０に印加し、このような過程が複数回反復されることで、出力信号の周波数は安定化され、ＰＬＬ回路の出力信号が特定周波数に固定されるが、このとき、ＰＬＬ回路の出力信号が特定周波数に固定される時までの所要時間をロック・タイム（Ｌｏｃｋ  ｔｉｍｅ）という（図４参照）。
【発明の開示】
【発明が解決しようとする課題】
【００１１】
然るに、このように構成された従来のＰＬＬ回路は、システムが新しい周波数の出力信号を要求する度毎に、所定ロック・タイムを、周波数の安定化（又は周波数固定）のために消費すべきであるため、その消費されるロック・タイムにより通信システムの性能が低下するという不都合な点があった。
【００１２】
本発明は、このような従来の課題に鑑みてなされたもので、ＰＬＬ回路のロック・タイムを短縮し得るＰＬＬ回路を提供することを目的とする。
【課題を解決するための手段】
【００１３】
このような目的を達成するため、本発明に係るＰＬＬ回路は、システムチャンネル別に制御電圧を格納するメモリと、システムチャンネルが変更されると、該変更されたチャンネルに相応する制御電圧を前記メモリからロードしてＶＣＯに出力するプロセッサと、を含んで構成されることを特徴とする。
【００１４】
又、前記制御電圧の格納は、ＰＬＬを含むシステムが初期化される時に行われることを特徴とする。
【００１５】
又、本発明に係るＰＬＬ回路の周波数位相同期方法は、フェーズ・ロック・ルーピングを行って安定的な周波数を得るＰＬＬ回路であって、システムチャンネル別に制御電圧をメモリに格納する過程と、システムチャンネルが変更されると、該変更されたチャンネルに相応する制御電圧を前記メモリからロードしてＶＣＯに印加する過程と、該印加された制御電圧を初期制御電圧に設定してフェーズ・ロック・ルーピングを行う過程と、を行うことを特徴とする。
【００１６】
本発明のＰＬＬ回路は、システムチャンネル別に制御電圧を格納するメモリと、システムチャンネルが変更されると、該変更されたチャンネルに相応する制御電圧をメモリからロードしてＶＣＯ（Ｖｏｌｔａｇｅ  Ｃｏｎｔｒｏｌ  Ｏｓｃｉｌｌａｔｏｒ）に提供するプロセッサと、を含んで構成されることを特徴とし、それにより上記目的が達成される。
【００１７】
前記メモリの制御電圧は、前記ＶＣＯに制御電圧の初期値として入力されることを特徴としてもよい。
【００１８】
前記メモリの制御電圧が前記ＶＣＯに入力されると、前記プロセッサは、メモリとＶＣＯ間の経路を遮断することを特徴としてもよい。
【００１９】
前記制御電圧の格納は、ＰＬＬを含むシステムが初期化される時に行われることを特徴としてもよい。
【００２０】
制御電圧をデジタル化して前記メモリに伝達するか、又は、メモリの制御電圧情報をアナログ化してＶＣＯに伝達する信号変換器を更に含んで構成されることを特徴としてもよい。
【００２１】
アナログ化された制御電圧情報がＶＣＯに伝達されると、前記信号変換器を非活性（ｄｉｓａｂｌｅ）状態に転換することを特徴としてもよい。
【００２２】
本発明のＰＬＬ回路の周波数位相同期方法は、フェーズ・ロック・ルーピングを行って安定的な周波数を得るＰＬＬ回路であって、システムチャンネル別に制御電圧をメモリに格納する過程と、システムチャンネルが変更されると、該変更されたチャンネルに相応する制御電圧を前記メモリからロードしてＶＣＯに印加する過程と、該印加された制御電圧を初期制御電圧に設定してフェーズ・ロック・ルーピングを行う過程と、を行うことを特徴とし、それにより上記目的が達成される。
【００２３】
前記制御電圧の格納は、ＰＬＬを含むシステムが初期化される時に行われることを特徴としてもよい。
【００２４】
前記制御電圧の格納過程は、フェーズ・ロック・ルーピングを行ってチャンネル別に制御電圧を求める過程と、前記制御電圧をデジタル信号に変換する過程と、前記変換された制御電圧をメモリに格納する過程と、を行うことを特徴としてもよい。
【００２５】
前記制御電圧の格納過程は、システムの全てのチャンネルに対する制御電圧が求められる時まで反復して行われることを特徴としてもよい。
【００２６】
ロードされた制御電圧情報をアナログ信号に変換する過程を更に行うことを特徴としてもよい。
【発明の効果】
【００２７】
本発明に係るＰＬＬ回路は、システムがチャンネルを変更する度毎に、メモリに格納された該当チャンネルの制御電圧をＶＣＯ５０の制御電圧初期値として使用するため、フェーズ・ロック・ルーピングに所要される時間を大幅に減少し得るという効果がある。
【００２８】
又、適用分野が非常に多様であるため、各種通信装備の処理速度及び性能向上に大いに寄与し得るという効果がある。
【発明を実施するための最良の形態】
【００２９】
以下、本発明の実施の形態に対し、図面に基づいて説明する。
【００３０】
図１は本発明に係るＰＬＬ回路の構成を示したブロック図で、図示されたように、本発明に係るＰＬＬ回路の一実施形態は、基準周波数を生成する周波数発振器１０と、該周波数発振器１０の基準周波数と所定整数比（１／Ｒ）関係を有する基本周波数を生成する第１分周器２０と、該第１分周器２０により生成された基本周波数の位相と後述する第２分周器６０からフィードバックされた周波数の位相とを比較して、それらの位相差に比例するＶＣＯ制御電圧を出力する位相検出器３０と、該位相検出器３０から出力されたＶＣＯ制御電圧から高調波成分を除去するループ・フィルタ（Ｌｏｏｐ  Ｆｉｌｔｅｒ）４０と、該ループ・フィルタ４０から出力されたＶＣＯ制御電圧に相応する周波数を出力するＶＣＯ５０と、該ＶＣＯ５０の出力周波数と所定整数比（１／Ｎ）関係を有する周波数を生成し、これを前記位相検出器３０に印加する第２分周器６０と、前記ループ・フィルタ４０により出力されたＶＣＯ制御電圧をデジタル化する信号変換器７０と、該デジタル化されたＶＣＯ制御電圧を格納するメモリ８０と、システムがチャンネルを変更する時、該変更されたチャンネルに相応するＶＣＯ制御電圧を前記メモリ８０からロードしてＶＣＯ５０に出力するプロセッサ（以下、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓ  Ｕｎｉｔ）と称す）１００と、を含んで構成されている。
【００３１】
このとき、前記信号変換器７０は、メモリ８０のＶＣＯ制御電圧がＶＣＯ５０に提供される時、ＶＣＯ制御電圧をアナログ化し、システムがチャンネルを変更する時まで、フェーズ・ロック・ルーピングを妨げないように非活性（ｄｉｓａｂｌｅ）状態を維持する。
【００３２】
又、システムがチャンネルを変更する時、新しいチャンネル（チャンネルα）の周波数にＰＬＬ回路の出力信号がロック・アップ（Ｌｏｃｋ−ｕｐ）されると、前記ＣＰＵ１００は、該ロックアップされた時にＶＣＯ５０に入力された制御電圧（制御電圧β）をメモリ８０に格納する。その後、システムがチャンネルαを使用する時、前記ＣＰＵ１００は、メモリ８０に格納された前記制御電圧βをロードし、該ロードされた制御電圧βをＶＣＯ５０の制御電圧初期値として使用する。
【００３３】
図２は本発明に係るＰＬＬ回路の一実施形態の動作方法を示したフローチャートで、図示されたように、本発明に係るＰＬＬ回路の一実施形態は、自身を含むシステムが初期化される時、システムに使用される各チャンネルに対するＶＣＯ制御電圧を求め、それら各値をメモリ８０に格納する。
【００３４】
このとき、前記メモリ８０に各チャンネル別のＶＣＯ制御電圧が全て格納されると、その後、システムのチャンネルが変更される時まで、前記メモリ８０とＰＬＬ回路間の経路は遮断される。
【００３５】
次いで、システムのチャンネルが変更されると（Ｓ２０）、前記ＣＰＵ１００は該変更されたチャンネルに相応するＶＣＯ制御電圧を前記メモリ８０からロードし（Ｓ３０）、該ロードされたＶＣＯ制御電圧をアナログ化した後、前記ＶＣＯ５０に印加する（Ｓ４０、Ｓ５０）。
【００３６】
次いで、前記ＶＣＯ５０は、ループ・フィルタ４０から伝達される制御電圧の代わりに、前記メモリ８０からロードされた制御電圧をＶＣＯ制御電圧の初期値として受け入れる。次いで、ＶＣＯ５０に制御電圧初期値が印加されると、ＰＬＬは前記変更されたチャンネルの周波数を得るために、本格的なフェーズ・ロック・ルーピングを行う（Ｓ６０）が、該ＰＬＬのフェーズ・ロック・ルーピングは、従来と同様に行われる。
【００３７】
このとき、ＶＣＯは温度や周辺環境の影響に敏感な装置であるため、特定周波数をロック・アップさせるＶＣＯ制御電圧が毎回同様でない。然し、以前にロック・アップさせたＶＣＯ制御電圧をＶＣＯ５０のＶＣＯ制御電圧の初期値として使用すると、ロック・タイムを短縮させ、ＰＬＬ回路はより速く周波数をロック・アップさせるようになる。
【００３８】
尚、本発明に係るＰＬＬ回路は、前記実施形態に限定されることなく、本発明の技術思想が許容する範囲内で多様に変形して実施することができる。
【００３９】
以上のように、本発明の好ましい実施形態を用いて本発明を例示してきたが、本発明は、この実施形態に限定して解釈されるべきものではない。本発明は、特許請求の範囲によってのみその範囲が解釈されるべきであることが理解される。当業者は、本発明の具体的な好ましい実施形態の記載から、本発明の記載および技術常識に基づいて等価な範囲を実施することができることが理解される。本明細書において引用した特許、特許出願および文献は、その内容自体が具体的に本明細書に記載されているのと同様にその内容が本明細書に対する参考として援用されるべきであることが理解される。
【図面の簡単な説明】
【００４０】
【図１】本発明に係るＰＬＬ回路の一実施形態を示したブロック図である。
【図２】本発明に係るＰＬＬ回路の一実施形態の動作を示したフローチャートである。
【図３】一般のＰＬＬ回路を示したブロック図である。
【図４】出力信号の安定化過程を示したグラフである。
【符号の説明】
【００４１】
１０  周波数発振器
２０  第１分周器
３０  位相検出器
４０  ループ・フィルタ
５０  ＶＣＯ
６０  第２分周器
７０  信号変換器
８０  メモリ
１００  ＣＰＵ
【図１】
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【図２】
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【図３】
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【図４】
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