(57)【要約】【課題】半導体回路の立ち上がりまたは立ち下がり遅延特性の両方を正確に再現でき、回路規模の増加を抑えながら、広い電源電圧範囲で遅延特性を実現でき、また、近接する配線のクロストークに依存した配線遅延特性を実現でき、ＬＳＩのクリティカルパスの遅延特性を正確に再現できる半導体回路を提供する。【解決手段】レプリカ回路２２の入力側と出力側に位相切り換え回路２１と２３を設けて、位相切り換え回路２１によって入力信号Ｓｉｎの同相信号または反転信号をレプリカ回路２２に供給し、レプリカ回路２２によって遅延した信号が位相切り換え回路２３によって、入力側と同じように同相または反転信号が出力されるので、レプリカ回路２２により、信号の立ち上がりまたは立ち下がり両方の遅延特性を再現できる。【選択図】　　図３
2004048347.tif 000002
【特許請求の範囲】
【請求項１】
ターゲットとなる半導体装置内のクリティカルパスの遅延特性を再現する半導体回路であって、
入力信号を所定の時間だけ遅延して出力する遅延素子が複数直列接続されている遅延回路と、
上記遅延回路の奇数段目のみまたは偶数段目のみに接続されている複数の負荷回路と
を有する半導体回路。
【請求項２】
上記遅延素子は、ＭＯＳインバータからなる
請求項１記載の半導体回路。
【請求項３】
ターゲットとなる半導体装置内のクリティカルパスの遅延特性を再現する半導体回路であって、
入力信号の位相を切り換える第１の位相切り換え回路と、
上記位相切り換え回路の出力信号を遅延させる遅延回路と、
上記遅延回路の出力信号の位相を切り換える第２の位相切り換え回路と
を有する半導体回路。
【請求項４】
上記位相切り換え回路は、入力信号を反転させる信号反転手段と、
上記入力信号または上記信号反転手段の出力信号の何れかを選択して出力する選択手段と
を有する請求項３記載の半導体回路。
【請求項５】
上記遅延回路は、入力信号を所定の遅延時間だけ遅延する複数の縦続接続の遅延素子と、
上記遅延素子のうち、奇数段目のみまたは偶数段目のみに接続されている複数の負荷回路と
を有する請求項３記載の半導体回路。
【請求項６】
上記遅延回路は、第１のインバータと、
入力端子が上記第１のインバータの出力端子に接続されている第２のインバータと、
上記第２のインバータの出力信号を反転させて、上記第２のインバータの入力端子にフィードバックする第３のインバータとからなるラッチ回路と
からなる遅延素子を少なくとも１段を有する
請求項３記載の半導体回路。
【請求項７】
上記第３のインバータを構成するトランジスタは、上記第１のインバータを構成するトランジスタより、駆動能力が低く設定されている
請求項６記載の半導体回路。
【請求項８】
上記遅延回路は、第１のインバータと、
第２のインバータと当該第２のインバータの出力信号を反転させて、上記第２のインバータの入力端子にフィードバックする第３のインバータとからなるラッチ回路と、
上記第１のインバータの出力端子と上記ラッチ回路の入力端子との間に設けられているトランスファゲートと
からなる遅延回路を少なくとも１段を有する
請求項３記載の半導体回路。
【請求項９】
上記第３のインバータを構成するトランジスタは、上記第１のインバータを構成するトランジスタより、駆動能力が低く設定されている
請求項８記載の半導体回路。
【請求項１０】
ターゲットとなる半導体装置内のクリティカルパスの遅延特性を再現する半導体回路であって、
基板上に形成されている第１の配線と、
上記第１の配線と隣接に配置されている少なくとも一本の第２の配線と
を有し、上記第２の配線に上記第１の配線に印加される信号に応じた信号が印加される
半導体回路。
【請求項１１】
上記第１と第２の配線が同じ配線層に形成されている
請求項１０記載の半導体回路。
【請求項１２】
上記第１と第２の配線は、異なる配線層に形成されている
請求項１０記載の半導体回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＬＳＩ（Ｌａｒｇｅ　ｓｃａｌｅ　ｉｎｔｅｇｒａｔｅｄ　ｃｉｒｃｕｉｔ）のクリティカルパスの遅延特性をモニタするためのレプリカ回路を有する半導体回路に関するものである。
【０００２】
【従来の技術】
近年、半導体回路では、低消費電力化のために、電源電圧を下げる方法が一般的に用いられている。これは、半導体回路、例えば、ＬＳＩの消費電力が電源電圧の二乗に比例するからであり、消費電力を削減するためには、電源電圧の低減が最も効果的であるからである。
【０００３】
このような観点から、ＬＳＩ内部に遅延特性をモニタするレプリカ回路を設け、この遅延情報を基に最小限の供給電圧を決定する手法がある。
図１３は、代表的なレプリカ回路の一例を示している。図示のように、このレプリカ回路では、遅延要素として、ゲート遅延列、配線遅延（ＲＣ遅延）列などを用意し、これを直列または並列に接続し、任意のノードでの遅延を選択して、ＬＳＩの遅延特性を再現するものである。
【０００４】
図１４または図１５は、遅延素子の構成例を示している。図１４に示す遅延素子は、直列接続されている複数段、例えば、偶数段のインバータによって構成されている。また、図１５に示す遅延素子は、抵抗素子Ｒ及びキャパシタＣによって構成されている。
【０００５】
図１３に示すレプリカ回路によって、入力信号Ｓｉｎに対して、所定の遅延時間を与えた遅延信号Ｓｏｕｔ　を出力することができる。また、ターゲットとなるＬＳＩのクリティカルパスの遅延特性に応じて、遅延素子の段数を任意に選択することによって、所望の遅延特性を再現することができる。
【０００６】
【発明が解決しようとする課題】
ところで、上述した従来のレプリカ回路を含む半導体装置では、レプリカ回路は、例えば、インバータなどの論理ゲートの平均的な遅延特性のみを反映するので、信号の立ち上がり遅延特性または立ち下がり遅延特性の何れか一方だけを実現することはできない。しかしながら、実際のＬＳＩにおいては、ｐチャネルＭＯＳトランジスタ（以下、便宜上ｐＭＯＳトランジスタと表記する）とｎチャネルＭＯＳトランジスタ（以下、便宜上ｎＭＯＳトランジスタと表記する）の特性に差があり、ゲート出力の負荷が大きい場合にはその特性差が立ち上り、立下り遅延特性に現れる。またｐＭＯＳトランジスタとｎＭＯＳトランジスタの駆動能力比で遅延特性が決定される回路も存在する。
【０００７】
さらに、実際の半導体回路において、配線の遅延成分は近接配線の信号遷移状態（クロストーク）によって、大きく影響を受ける。そのため孤立配線の遅延特性を用いた場合では、実際のＬＳＩの遅延特性を正確に再現することはできない。
【０００８】
これらのことから、レプリカ回路に、信号の立ち上り、立下り遅延特性に依存する遅延成分、トランジスタの駆動能力比に依存する遅延成分、または、近接する配線のクロストークに依存する遅延成分を加えることにより、クリティカルパスの遅延特性をより正確に再現する必要がある。しかし、上述したレプリカ回路では、ＬＳＩの内部のクリティカルパスの遅延特性を正確に再現することができないという不利益がある。
【０００９】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、半導体回路の立ち上がり遅延特性または立ち下がり遅延特性の両方を正確に再現することができ、さらに、回路規模の増加を最小限に抑えながら、広い電源電圧範囲で遅延特性を実現でき、また、回路上近接する配線のクロストークに依存した配線遅延特性を実現でき、ＬＳＩ内部のクリティカルパスの遅延特性を正確に再現できる半導体回路を提供することにある。
【００１０】
【課題を解決するための手段】
上記目的を達成するため、本発明の半導体回路は、ターゲットとなる半導体装置内のクリティカルパスの遅延特性を再現する半導体回路であって、入力信号を所定の時間だけ遅延して出力する遅延素子が複数直列接続されている遅延回路と、上記遅延回路の奇数段目のみまたは偶数段目のみに接続されている複数の負荷回路とを有する。
【００１１】
また、本発明では、好適には、上記遅延素子は、ＭＯＳインバータからなる。
【００１２】
また、本発明の半導体回路は、ターゲットとなる半導体装置内のクリティカルパスの遅延特性を再現する半導体回路であって、入力信号の位相を切り換える第１の位相切り換え回路と、上記位相切り換え回路の出力信号を遅延させる遅延回路と、上記遅延回路の出力信号の位相を切り換える第２の位相切り換え回路とを有する。
【００１３】
また、本発明では、好適には、上記位相切り換え回路は、入力信号を反転させる信号反転手段と、上記入力信号または上記信号反転手段の出力信号の何れかを選択して出力する選択手段とを有する。
【００１４】
また、本発明では、好適には、上記遅延回路は、入力信号を所定の遅延時間だけ遅延する複数の縦続接続の遅延素子と、上記遅延素子のうち、奇数段目のみまたは偶数段目のみに接続されている複数の負荷回路とを有する。
【００１５】
また、本発明では、好適には、上記遅延回路は、第１のインバータと、入力端子が上記第１のインバータの出力端子に接続されている第２のインバータと、上記第２のインバータの出力信号を反転させて、上記第２のインバータの入力端子にフィードバックする第３のインバータとからなるラッチ回路とからなる遅延素子を少なくとも１段を有する。
【００１６】
また、本発明では、好適には、上記第３のインバータを構成するトランジスタは、上記第１のインバータを構成するトランジスタより、駆動能力が低く設定されている。
【００１７】
また、本発明の半導体回路は、上記遅延回路は、第１のインバータと、第２のインバータと当該第２のインバータの出力信号を反転させて、上記第２のインバータの入力端子にフィードバックする第３のインバータとからなるラッチ回路と、上記第１のインバータの出力端子と上記ラッチ回路の入力端子との間に設けられているトランスファゲートとからなる遅延回路を少なくとも１段を有する。
【００１８】
また、本発明は、ターゲットとなる半導体装置内のクリティカルパスの遅延特性を再現する半導体回路であって、基板上に形成されている第１の配線と、上記第１の配線と隣接に配置されている少なくとも一本の第２の配線とを有し、上記第２の配線に上記第１の配線に印加される信号に応じた信号が印加される。
【００１９】
さらに、本発明では、好適には、上記第１と第２の配線が同じ配線層、または異なる配線層に形成されている。
【００２０】
本発明によれば、ターゲットとなる半導体装置内のクリティカルパスの遅延特性を再現する半導体回路、即ち、レプリカ回路において、複数の遅延素子が縦続して構成されている遅延回路と、上記遅延回路における奇数段目または偶数段目のみに接続されている複数段の負荷回路が設けられている。これによって、入力信号の立ち上がりまたは立ち下がりの遅延特性をそれぞれ再現することができる。
【００２１】
また、本発明において、レプリカ回路において、入力信号の同相信号または反転信号を選択する位相切り換え回路を、遅延回路の入力側と出力側両方に設けられる。これによって、遅延回路における負荷回路の接続状況にかかわらず、入力信号の立ち上がりまたは立ち下がりの両方の遅延特性を再現できる。
【００２２】
さらに、本発明において、遅延回路を隣接して配置されている複数の配線によって構成され、上記各配線に印加される信号のレベル遷移に応じて、配線間のカップリング容量が変化するので、ターゲットとなる半導体装置内のクリティカルパスの遅延特性を正確に再現できる。
【００２３】
【発明の実施の形態】
第１実施形態
図１は本発明に係る半導体回路の第１の実施形態を示す回路図である。
図示のように、本実施形態の半導体回路は、複数段の遅延素子及びそれぞれの遅延素子の出力側に接続されている負荷回路、さらに、遅延を検出する遅延回路によって構成されている。
【００２４】
図１に示すように、遅延素子１１，１２，１３と１４は、入力端子Ｔｉｎと出力端子Ｔｏｕｔ　の間に直列接続されている。負荷回路１７は、遅延素子１２の出力端子に接続され、負荷回路１８は、遅延素子１４の出力端子に接続されている。
遅延素子１１，１２，１３と１４は、例えば、インバータによって構成されている。また、負荷回路１７と１８は、それぞれ複数のゲート素子、例えば、インバータを並列に接続して構成されている。
【００２５】
図２は、遅延素子１１〜１４の一構成例を示している。図示のように、遅延素子は、電源電圧ＶＤＤと基準電位ＶＳＳとの間に直列接続されているｐＭＯＳトランジスタＰＴとｎＭＯＳトランジスタＮＴによって構成されている。ｐＭＯＳトランジスタＰＴとｎＭＯＳトランジスタＮＴのゲート同士の接続点が遅延素子の入力端子を形成し、ドレイン同士の接続点が出力端子を形成する。即ち、遅延素子は、いわゆるＣＭＯＳインバータによって構成されている。
このように構成されている遅延素子において、出力信号の立ち上がりは、ｐＭＯＳトランジスタＰＴの駆動特性によって決まり、出力信号の立ち下がりは、ｎＭＯＳトランジスタＮＴの駆動特性によって決まる。
【００２６】
遅延検出回路１０は、入力端子Ｔｉｎに入力される信号Ｓｉｎと出力端子Ｔｏｕｔ　からの出力信号Ｓｏｕｔ　との間の時間差を検出する。なお、遅延検出回路１０は、例えば、入力信号Ｓｉｎと出力信号Ｓｏｕｔ　との位相差を検出する位相差検出回路によって構成される。
【００２７】
本実施形態の半導体回路は、例えば、半導体回路のクリティカルパスの立ち上がり遅延特性または立ち下がり遅延特性を再現するレプリカ回路として用いられる。負荷回路１７と１８は、集中負荷として設けられている。図１に示すように、負荷回路１７と１８は、偶数段目の遅延素子、即ち、遅延素子１２と１４の出力端子に接続されている。
【００２８】
なお、本実施形態の半導体回路において、負荷回路は、直列接続されている遅延素子の奇数段目または偶数段目の出力側に接続されている。例えば、図１に例示しているように、負荷回路１７と１８を偶数段目の遅延素子の出力端子に設けることによって、入力端子Ｔｉｎに立ち上り信号が入力された場合、負荷回路が接続されているノード（遅延素子間の接続点）がすべて立ち上り信号となる。このノードでは負荷が重いために信号がなまり、立ち上り信号の遅延が増加する。遅延列全体の遅延値のうちで、立ち上り信号を生成するｐＭＯＳトランジスタの駆動時間が占める割合が高くなるため、通常のゲート遅延列と比較して、ｐＭＯＳトランジスタの特性に依存した遅延特性を得ることができる。
また、直列接続されている遅延素子の奇数段目に負荷が集中している場合には、立下り遅延が増加するため、ｎＭＯＳトランジスタに依存した遅延特性を再現することができる。
【００２９】
なお、図１に示す本実施形態の半導体回路では、遅延素子を４段用いているが本発明は、これに限定されるものではなく、遅延特性を再現する半導体回路のクリティカルパスに応じて、遅延素子の段数を任意に設定することが可能である。また、図１の回路例では、負荷回路がゲート回路であるインバータを並列接続して構成されているが、本発明はゲート回路による負荷回路に限定されるものではなく、他の回路によって負荷回路を形成することも可能である。
【００３０】
以下、本実施形態の半導体回路における遅延特性の検出について説明する。
図１に示す本実施形態の半導体回路において、入力端子Ｔｉｎに入力される信号Ｓｉｎと出力端子Ｔｏｕｔ　から出力される信号Ｓｏｕｔ　との遅延時間を遅延検出回路１０で検出することによって、回路の遅延特性を検出する。
【００３１】
例えば、立ち上がりの遅延特性を検出する場合に、遅延検出回路１０は、入力信号Ｓｉｎの立ち上がりエッジと出力信号Ｓｏｕｔ　の立ち上がりエッジの位相差を測定する。上述したように、図１に示す負荷回路の接続において、入力信号Ｓｉｎの立ち上がりエッジにおいて、偶数段の各遅延素子の出力端子も順次立ち上がるので、負荷回路が立ち上がりエッジに集中する。このとき、遅延検出回路１０によって、入力信号Ｓｉｎと最終段の遅延素子の出力信号Ｓｏｕｔ　の立ち上がりエッジの時間差を検出することによって、図１に示す回路の立ち上がり遅延特性、即ち、各遅延素子を構成するｐＭＯＳトランジスタの特性に依存する回路の遅延特性を得ることができる。
【００３２】
以上説明したように、本実施形態によれば、直列接続されている複数の遅延素子の奇数段目または偶数段目の出力端子に集中負荷を設け、遅延検出回路１０を用いて、入力信号Ｓｉｎと出力信号Ｓｏｕｔ　の立ち上がりエッジまたは立ち下がりエッジの遅延時間を検出する。回路の立ち上がり特性は、主に遅延素子を構成するｐＭＯＳトランジスタの駆動特性によって決まり、また、立ち下がり特性は、主に遅延素子を構成するｎＭＯＳトランジスタの駆動特性によって決まるので、遅延検出回路の検出結果に応じて、遅延素子を形成するｐＭＯＳトランジスタの特性に依存する回路の遅延特性または遅延素子を形成するｎＭＯＳトランジスタの特性に依存する回路の遅延特性を得ることができる。
【００３３】
第２実施形態
図３は本発明に係る半導体回路の第２の実施形態を示す回路図である。
図示のように、本実施形態の半導体回路は、位相切り換え回路２１，２３及びレプリカ回路２２によって構成されている。
【００３４】
位相切り換え回路２１と２３は、入力信号の位相を切り換えて出力する。
図４は、位相切り換え回路２１の一構成例を示している。なお、位相切り換え回路２３も、位相切り換え回路２１とほぼ同じ構成を有する。
図４に示すように、位相切り換え回路２１または２３は、インバータ２１−１，２１−３及びトランスファゲート２１−２と２１−４によって構成されている。トランスファゲート２１−２は、切り換え回路２１の入力端子２１−５と出力端子２１−７との間に接続され、インバータ２１−３の入力端子が入力端子２１−５に接続され、その出力端子と切り換え回路２１の出力端子２１−７との間に、トランスファゲート２１−４が接続されている。
トランスファゲート２１−２のゲートに、位相切り換え制御信号ＳＰＣが印加され、トランスファゲート２１−４のゲートに、インバータ２１−１から出力される位相切り換え制御信号ＳＰＣの反転信号が印加される。
【００３５】
上述した構成を有する位相切り換え回路２１または２３において、外部から入力される位相切り換え制御信号ＳＰＣに応じて、入力端子２１−５に入力される信号と位相同相な信号または位相が反転される信号を出力端子２１−７に出力される。例えば、位相切り換え制御信号ＳＰＣがローレベルのとき、トランスファゲート２１−２が導通し、トランスファゲート２１−４が遮断するので、入力端子２１−５に入力される信号がトランスファゲート２１−２を介して出力端子２１−７に出力される。このとき、トランスファゲート２１−２の遅延を除けば、位相切り換え回路２１の出力端子２１−７から入力信号とほぼ同相な信号が得られる。
一方、位相切り換え制御信号ＳＰＣがハイレベルのとき、トランスファゲート２１−２が遮断し、トランスファゲート２１−４が導通するので、入力端子２１−５に入力される信号がインバータ２１−３によって反転され、さらにトランスファゲート２１−２を介して出力端子２１−７に出力される。このとき、インバータ２１−３及びトランスファゲート２１−２の遅延を除けば、位相切り換え回路２１の出力端子２１−７から入力信号の反転信号が得られる。
【００３６】
上述したように、位相切り換え回路２１及び２３は、入力される位相切り換え制御信号ＳＰＣに応じて、入力信号の同相信号または反転信号の何れかを出力する。
本実施形態の半導体回路において、位相切り換え回路２１と２３に同じ位相切り換え制御信号ＳＰＣが供給されるので、これらの位相切り換え回路は、同じように動作する。例えば、位相切り換え回路２１が入力信号Ｓｉｎの同相信号をレプリカ回路２２に供給する場合、位相切り換え回路２３は、レプリカ回路２２の出力信号の同相信号を出力する。逆に、位相切り換え回路２１が入力信号Ｓｉｎの反転信号をレプリカ回路２２に供給する場合、位相切り換え回路２３は、レプリカ回路２２の出力信号を反転し、反転信号を出力する。
【００３７】
図５は、レプリカ回路２２の一構成例を示している。図示のように、レプリカ回路２２は、直列接続されている複数段の遅延素子２２−１，２２−２，…，２２−４及び選択回路２２−５によって構成されている。
遅延素子２２−１〜２２−４は、入力信号をそれぞれ所定の時間だけ遅延し、遅延信号を次段の遅延素子及び選択回路２２−５に出力する。
選択回路２２−５は、選択制御信号ＳＤＳに応じて、何れかの遅延素子の出力信号を選択して出力する。
【００３８】
上述した構成を有する本実施形態の半導体回路は、入力信号Ｓｉｎを所定の遅延時間だけ遅延した遅延信号Ｓｏｕｔ　を供給する。このため、本実施形態の半導体回路によって、例えば、ターゲットとなる半導体回路のクリティカルパスの遅延特性を再現することが可能である。
【００３９】
また、本実施形態の半導体回路によって、複数の遅延特性を実現することができる。例えば、レプリカ回路２２を構成する遅延素子２２−１〜２２−４は、上述した本発明の第１の実施形態のように、ＣＭＯＳインバータによって構成されている場合、負荷回路の接続により立ち上がり遅延特性または立ち下がり遅延特性の何れかを反映する。このため、負荷回路の接続が決まればこのレプリカ回路の遅延特性も決まる。例えば、負荷回路が偶数段の遅延素子の出力側に接続されている場合、ｐＭＯＳトランジスタの特性に依存する立ち上がり遅延特性を得ることができる。逆に、負荷回路が奇数段の遅延素子の出力側に接続されている場合、ｎＭＯＳトランジスタの特性に依存する立ち下がり遅延特性を得ることができる。
【００４０】
このように、一つの遅延回路では信号の立ち上がりの遅延特性または立ち下がりの遅延特性の何れか一つのみを得ることができるが、両方を得ることができない。このため、立ち上がり及び立ち下がり両方の遅延特性を正確に再現するために、二種類の遅延回路を予め用意しなければならないため、回路規模の増加を招くデメリットが生じる。
【００４１】
本実施形態の半導体回路を用いることによって、一つのレプリカ回路によって立ち上がりの遅延特性と立ち下がりの遅延特性の両方に対応することができる。ここで、レプリカ回路２２において、すべての負荷回路が偶数段目の遅延素子の出力端子に接続されていると仮定する。即ち、レプリカ回路２２だけで、ｐＭＯＳトランジスタの特性に依存する立ち上がりの遅延特性を正確に再現することができる。その反面、ｎＭＯＳトランジスタの特性に依存する立ち下がりの遅延特性を正確に再現することができない。
【００４２】
本実施形態の半導体回路において、例えば、位相切り換え回路２１と２３によって、入力信号の同相信号を出力すれば、レプリカ回路２２によって入力信号Ｓｉｎ１　の立ち上がり遅延特性を反映した遅延信号Ｓｏｕｔ１が出力され、さらに、位相切り換え回路２３により、レプリカ回路２２の遅延信号の同相信号Ｓｏｕｔ　を出力するので、出力信号Ｓｏｕｔ　と入力信号Ｓｉｎの遅延特性を検出することで、ｐＭＯＳトランジスタの特性に依存する立ち上がりの遅延特性が得られる。
【００４３】
逆に、位相切り換え回路２１と２３によって、入力信号の反転信号を出力すれば、入力信号Ｓｉｎの反転信号Ｓｉｎ１　がレプリカ回路２２に入力される。このため、入力信号Ｓｉｎの立ち上がりエッジに応じて、反転信号Ｓｉｎ１　が立ち下がる。レプリカ回路２２によって、反転信号Ｓｉｎ１　の立ち下がりの遅延特性を反映する遅延信号Ｓｏｕｔ１が出力される。位相切り換え回路２３によって、レプリカ回路２２の出力信号Ｓｏｕｔ１の反転信号Ｓｏｕｔ　が得られる。このため、図示しない遅延検出回路によって、入力信号Ｓｉｎの立ち上がりに対して出力信号Ｓｏｕｔ　の立ち上がり遅延特性を検出すれば、レプリカ回路２２の立ち下がりの遅延特性を得ることができる。
【００４４】
以上説明したように、本実施形態の半導体回路によれば、レプリカ回路２２の前後に位相切り換え回路２１と２３を設けて、レプリカ回路２２は負荷回路の接続状態により入力信号の立ち上がり遅延特性または立ち下がり遅延特性の何れかを得ることができる。位相切り換え回路２１と２３は、位相切り換え制御信号ＳＰＣに応じて、入力信号Ｓｉｎの同相信号または反転信号をレプリカ回路２２に入力し、レプリカ回路２２の出力信号の同相信号または反転信号を外部に出力する。これによって、入力信号の立ち上がりまたは立ち下がりの遅延特性の両方を得ることができ、ターゲットとなる半導体回路の遅延特性を正確に再現することができる。
【００４５】
第３実施形態
図６は本発明に係る半導体回路の第３の実施形態を示す回路図である。
図示のように、本実施形態の半導体回路は、インバータ３１，３２，３４，３５，３６及びトランスファゲート３３によって構成されている。インバータ３４と３５は、入力と出力端子が交互に接続され、ラッチ回路３８を構成している。ラッチ回路３８は、トランスファゲート３３の出力信号のレベルを保持する。
本実施形態の半導体回路は、例えば、レプリカ回路を構成するために用いられる。ターゲットのクリティカルパスの構成に準じて、例えば、図６に示す回路を複数段直列接続することにより、ターゲットのクリティカルパスの遅延特性を再現することができる。
【００４６】
図６に示すように、本実施形態の半導体回路において、インバータ３１と３２が直列接続され、インバータ３２の出力端子にトランスファゲート３３が接続されている。トランスファゲート３３の出力側に、インバータ３４と３５からなるラッチ回路３８が接続されている。また、インバータ３６の入力端子がインバータ３４の出力端子に接続されている。
ラッチ回路３８は、インバータ３４と３５の入力端子と出力端子を交互に接続して構成され、入力信号に応じて、出力信号をハイレベルまたはローレベルの何れかに保持する、いわゆる双安定回路である。
【００４７】
次に、本実施形態の半導体回路の動作について説明する。
入力信号Ｓｉｎがインバータ３１と３２を介してトランスファゲート３３に入力され、そして、トランスファゲート３３を介して、ラッチ回路３８に入力される。ラッチ回路３８において、インバータ３４の出力信号がインバータ３５によって反転されて、さらにインバータ３４の入力側にフィードバックされる。このため、ラッチ回路３８に入力される信号がラッチ回路３８によって保持される。
ラッチ回路３８によって保持された信号がインバータ３６を介して出力される。このため、図６に示す半導体回路によって、入力信号Ｓｉｎと同じレベルの信号がラッチ回路３８によって保持され、出力される。
【００４８】
本実施形態の半導体回路において、入力信号Ｓｉｎのレベルが変化した場合、レベルが変化した入力信号がトランスファゲート３３を介してラッチ回路３８に入力される。ラッチ回路３８において、入力信号とラッチ回路の保持信号が衝突する。
【００４９】
一般的なフリップフロップやラッチ回路では、フィードバック用のインバータ３５の駆動能力は、トランスファゲート３３の前段のインバータ３２に比べて小さく設定されている。このため、インバータ３２と３５が衝突する場合、インバータ３２の駆動能力が勝り、トランスファーゲート３３以降のノードが反転する。
【００５０】
図７は、インバータ３２、トランスファゲート３３及びラッチ回路３８を含む部分回路を示している。以下、図７を参照しつつ、ラッチ回路３８の保持信号が反転するときの動作について説明する。なお、図７において、インバータ３２の出力端子をノードＮＡ　とし、ラッチ回路３８の入力端子をノードＮＢ　とする。
まず、反転する前の状態として、インバータ３２の出力端子、即ちノードＮＡがローレベル、ラッチ回路３８の出力がハイレベルに保持されていると仮定する。即ち、このとき、インバータ３２において、ｎＭＯＳトランジスタ３２−２がオンし、ラッチ回路３８において、インバータ３４のｐＭＯＳトランジスタ３４−１がオンし、インバータ３５のｎＭＯＳトランジスタ３５−２がオンする。また、トランスファゲート３３がオンする。
【００５１】
次に、入力信号に応じて、インバータ３２の出力端子、即ちノードＮＡ　がローレベルからハイレベルに反転した場合、トランジスタ３２−１がオンし、トランジスタ３２−２がオフする。この場合、電源電圧ＶＤＤからトランジスタ３２−１、トランスファゲート３３及びトランジスタ３５−２の経路で電流が流れる。
このとき、インバータ３２のｐＭＯＳトランジスタ３２−１とラッチ回路３８のｎＭＯＳトランジスタ３５−２が衝突し、ノードＮＡ　及びＮＢ　の電圧が、トランジスタ３２−１と３５−２それぞれの駆動能力、即ちオン抵抗及びトランスファゲート３３を構成するトランジスタのオン抵抗によって決まる。
【００５２】
通常、インバータ３２を構成するトランジスタ３２−１と３２−２の駆動能力は、ラッチ回路３８におけるフィードバック用インバータ３５を構成するトランジスタ３５−１と３５−２の駆動能力より大きく形成されている。このため、入力信号のレベルが変化し、トランジスタが衝突した場合、駆動能力の差によってノードＮＡ　とノードＮＢ　の状態も変化する。例えば、図７に示す例では、インバータ３２のトランジスタ３２−１がフィードバック用インバータ３５−２の駆動能力より大きく形成されているので、ノードＮＡ　とノードＮＢ　のレベルが電源電圧ＶＤＤ側に遷移する。そして、ノードＮＢ　の電圧レベルがインバータ３４の論理しきい値電圧を超えたとき、インバータ３４の状態が反転し、ラッチ回路の出力側がハイレベルからローレベルに切り換わる。これによってフィードバック用インバータ３５において、トランジスタ３５−１がオンし、トランジスタ３５−２がオフする。従って、ラッチ回路３８の状態が安定し、ノードＮＢ　がハイレベルに保持される。
【００５３】
以上、ノードＮＡ　及びＮＢ　がローレベルからハイレベルに切り換わるときの動作を説明した。ノードＮＡ　とＮＢ　がハイレベルからローレベルに切り換わるときも、インバータ３２のトランジスタとフィードバック用インバータ３５のトランジスタとが衝突するので、このときも衝突するトランジスタ同士の駆動能力の差によってノードＮＡ　とＮＢ　のレベルが遷移し、そして、ノードＮＢ　の信号レベルがラッチ回路３８のインバータ３４の論理しきい値を横切ったとき、ラッチ回路３８の状態が反転し、信号レベルが保持される。
【００５４】
上述したように、インバータ３２のトランジスタの駆動能力をラッチ回路３８のフィードバック用インバータ３５のトランジスタの駆動能力よりも大きく設計することによって、入力信号の変化に従って、ラッチ回路の状態が正しく変化する。しかし、半導体装置が広い電源電圧範囲で動作する場合には、インバータ３２とフィードバック用インバータ３５の駆動能力の比が一定とはならず、低電圧領域においては、例えば、製造のバラツキによりトランスファーゲート３３のしきい値の影響が顕著に現れ、遅延特性に大きな影響を与えることもある。そのため、ＬＳＩを広い電源電圧範囲、特に低電圧で動作させる場合、このような回路はＬＳＩのクリティカルパスとなる可能性が高い。図６に示す本回路を遅延素子として用いることで、ＬＳＩ内部のクリティカルパスの遅延特性をより正確に再現することが可能となる。
【００５５】
なお、図６において、トランスファゲート３３は、ｐＭＯＳトランジスタによって構成されているが、本発明の半導体回路は、これに限定されるものではなく、トランスファゲートは、ｎＭＯＳトランジスタのみでまたはｐＭＯＳトランジスタとｎＭＯＳトランジスタ両方で構成することもできる。
さらに、図６において、トランスファゲート３３を省略することも考えられる。この場合、トランスファゲートの遅延特性を考慮せず、単に、インバータ３２とインバータ３５を構成するＭＯＳトランジスタの駆動能力が回路の遅延特性に与える影響を正確に再現することが可能である。
【００５６】
図８は、本実施形態の半導体回路の他の構成例を示している。図示のように、ここで、トランスファゲート３３ａは、並列に接続されているｐＭＯＳトランジスタ３３−１とｎＭＯＳトランジスタ３３−２によって構成されている。
このように、本実施形態の半導体回路において、インバータ、トランスファゲート及びラッチ回路によって遅延素子が構成される。当該遅延素子を用いて、駆動用インバータとラッチ回路のフィードバック用インバータの駆動能力が回路の遅延特性に与える影響を得ることができる。また、ターゲットとなる半導体装置のクリティカルパスの構成に応じて、この遅延素子を複数段用いて遅延回路を構成することによって、ターゲットのクリティカルパスの遅延特性をより正確に再現することができる。
【００５７】
第４実施形態
図９は本発明に係る半導体回路の第４の実施形態を示す構成図である。
図示のように、本実施形態の半導体回路は、互いに隣接して配置されている配線４１、４２及び４３によって構成されている。配線４１〜４３は、金属、または他の導電性半導体材料、例えば、ポリシリコンによって形成されている。
なお、図９に平行に配置されている３本の配線を示しているが、本発明は、これに限定されることはなく、３本以上の配線、または同じ配線層ではなく、互いに異なる配線層に形成されている配線でもよい。
【００５８】
図９に示す本実施形態の半導体回路は、配線の遅延特性を再現するためのレプリカ回路において、近接する配線のクロストークに依存した特性を実現するためのものである。
図１０は、図９の配線の等価回路を示し、図１１は、配線の容量を示す図である。
【００５９】
図１０において、Ｒは配線抵抗、Ｃｃ　は配線間の寄生容量を示している。なお、ここで、抵抗Ｒ及び容量Ｃｃ　は、ともに単位長さ当たりの抵抗と容量を示している。
図１１は、配線の容量を示している。図示のように、配線と配線の間に寄生容量Ｃｃ　が存在し、さらに、それぞれの配線と基板との間に寄生容量ＣＯ　が存在する。微細化された製造技術では、配線間の寄生容量Ｃｃ　が配線と基板間の寄生容量ＣＯ　より大きいので、ここで、配線と基板間の寄生容量ＣＯ　を考慮せず、配線間の寄生容量Ｃｃ　にのみ注目する。
【００６０】
図１２は信号の遷移による配線間の容量の変化を示す図である。図１２において、「↑」は信号の立ち上りを、「↓」は信号の立下り、「−」は信号の遷移が起こらない場合を表している。Ｃｔｏｔａｌ　は、図９に示す配線４２において、見かけ上のカップリング容量の合計を示している。即ち、Ｃｔｏｔａｌ　は、配線４２と配線４１間の容量及び配線４２と配線４３間の容量の和である。
【００６１】
図示のように、配線間の容量は、隣り合う配線の信号の遷移状態に応じて変化する。配線４１、４２と４３の信号の遷移状態に応じて、配線４２の見かけ上のカップリング容量Ｃｔｏｔａｌ　は、０から４Ｃｃ　まで変化する。
即ち、隣接する配線の信号が同じ方向に遷移する場合、見かけ上それらの配線間のカップリング容量が０となり、逆に隣接する配線の信号が逆方向に遷移する場合、見かけ上これらの配線間のカップリング容量が配線間の寄生容量の２倍、即ち、４Ｃｃ　になる。また、隣接する配線のうち、一方の配線の信号が変化せず、他方の配線の状態が遷移する場合、これらの配線間の容量は、配線間の寄生容量３Ｃｃ　になる。
【００６２】
よってＬＳＩの遅延特性を正確に再現するには、注目する配線レプリカに対して、これら近接配線の遷移状態を加える必要がある。図９に示す配線レプリカ回路では、近接する配線の遷移状態の影響を受ける範囲内に複数の配線遅延線路が形成されている。そして、各配線の入力１、入力２及び入力３の状態を任意に設定することで、図１２に示す見かけ上のカップリング容量を実現できる。
【００６３】
本実施形態の半導体回路を用いて、配線レプリカ回路を構成することができる。例えば、配線遅延線路４２をレプリカの遅延素子とし、配線４１、４２と４３に適宜信号を印加することで、所望のカップリング容量を実現することができる。これによって、ターゲットとなるＬＳＩ内のクリティカルパスの遅延特性をより正確に再現することが可能となる。
【００６４】
【発明の効果】
以上説明したように、本発明の半導体回路によれば、ロジック回路の平均的な遅延特性ではなく、立ち上がり遅延または立ち下がり遅延に依存する遅延特性を実現することができ、ＬＳＩ内部のクリティカルパスの遅延特性を正確に再現することが可能となる。
また、本発明によれば、レプリカ回路の回路規模をほとんど増大させることなく、複数の遅延特性実現することが可能となる。
また、本発明において、ラッチ型回路により、広い電源電圧範囲での遅延特性を実現することが可能となり、ＬＳＩ内部のクリティカルパスの遅延特性を正確に再現することが可能となる。
さらに、本発明によれば、孤立配線の遅延特性ではなく、隣り合う配線のクロストークに依存した配線遅延特性を実現することが可能となり、ＬＳＩ内部のクリティカルパスの遅延特性を正確に再現できる利点がある。
【図面の簡単な説明】
【図１】本発明に係る半導体回路の第１の実施形態を示す回路図である。
【図２】遅延素子１１〜１４の一構成例を示す回路図である。
【図３】本発明に係る半導体回路の第２の実施形態を示す回路図である。
【図４】位相切り換え回路２１の一構成例を示す回路図である。
【図５】レプリカ回路２２の一構成例を示す回路図である。
【図６】本発明に係る半導体回路の第３の実施形態を示す回路図である。
【図７】インバータ３２、トランスファゲート３３及びラッチ回路３８を含む部分回路を示す回路図である。
【図８】第３の実施形態の半導体回路の他の構成例を示す回路図である。
【図９】本発明に係る半導体回路の第４の実施形態を示す回路図である。
【図１０】第４の実施形態の半導体回路の等価回路を示す回路図である。
【図１１】第４の実施形態の半導体回路の配線容量を示す図である。
【図１２】配線上信号の遷移による配線間容量の変化を示す図である。
【図１３】従来のレプリカ回路の一構成例を示す回路図である。
【図１４】レプリカ回路を構成する遅延素子の一例を示す回路図である。
【図１５】レプリカ回路を構成する遅延素子の他の例を示す回路図である。
【符号の説明】
１０…遅延検出回路、１１，１２，１３，１４…遅延素子、１７，１８…負荷回路、２１…位相切り換え回路、２２…レプリカ回路、２３…位相切り換え回路、３３，３３ａ…トランスファゲート、４１，４２，４３…配線、６１〜６６…遅延素子、６７…選択回路、６８…遅延検出回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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