(57)【要約】　　　（修正有）【課題】高耐圧ＭＯＳトランジスタの静電破壊耐量を向上させる。【解決手段】Ｎ＋型の第１ドレイン層１１の下にはＮ−型ドレイン層２Ａ，２Ｂが形成されないようにし、かつＮ＋型の第１ドレイン層１１の下の領域に深いＮ＋型の第２ドレイン層３を形成した。Ｎ＋型の第１ドレイン層１１と第２ドレイン層３は、一体されてＮ＋型ソース層１０より深いＮ＋層となり、その体積が増加する。そのためサージ電流の熱はこのＮ＋層に分散され、サージ電流により熱破壊に強くなる。また、Ｎ＋型の第２ドレイン層３の下の領域にＰ＋型埋め込み層４を形成する。ゲート電極８の下のＮ−型ドレイン層２Ａが熱破壊する前に、サージ電流は、このＰＮ接合を通ってシリコン基板１に逃げる。その結果、ＥＳＤ耐量を更に向上することができる。【選択図】　図２
2004031804.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、この半導体基板の表面に配置されたゲート絶縁膜と、このゲート絶縁膜上に配置されたゲート電極と、このゲート電極の一方の端に隣接し、前記半導体基板の表面に配置された第２導電型のソース層と、前記ゲート電極の他方の端から離間して、前記半導体基板の表面に配置され、前記ソース層よりも深い第２導電型の高濃度のドレイン層と、この高濃度のドレイン層と前記ゲート電極の他端の間であって前記半導体基板の表面に配置された第２導電型の低濃度のドレイン層と、を具備することを特徴とする半導体装置。
【請求項２】
前記高濃度のドレイン層より深い領域に配置されこの高濃度のドレイン層とＰＮ接合を成す第１導電型の埋め込み層を具備することを特徴とする請求項１記載の半導体装置。
【請求項３】
前記高濃度のドレイン層は、前記低濃度のドレイン層より深いことを特徴とする請求項１または２記載の記載の半導体装置。
【請求項４】
前記高濃度のドレイン層は、前記低濃度のドレイン層より浅いことを特徴とする請求項１または２記載の記載の半導体装置。
【請求項５】
前記高濃度のドレイン層は、前記ソース層よりも深い第１ドレイン層と、前記ソース層と同じ深さの第２ドレイン層から成ることを特徴とする請求項１、２、３、４のいずれかに記載の半導体装置。
【請求項６】
前記低濃度のドレイン層の表面に前記ゲート酸化膜よりも厚い酸化膜が配置され、前記ゲート電極はこの厚い酸化膜の一部上に延在することを特徴とする請求項１、２、３、４のいずれかに記載の半導体装置。
【請求項７】
第１導電型の半導体基板の表面に第２導電型の低濃度のドレイン層及びこの低濃度のドレイン層に隣接する領域に高濃度の第２導電型の第１ドレイン層を形成する工程と、
前記半導体基板上にゲート絶縁膜を形成する工程と、
このゲート絶縁膜上であって、前記低濃度にドレイン層に隣接してゲート電極を形成する工程と、
高濃度の第２導電型のソース層及び前記高濃度の第１ドレイン層に重畳して高濃度の第２導電型の第２ドレイン層を同一のイオン注入工程で形成する工程とを具備し、
前記高濃度の第１ドレイン層を前記高濃度のソース層よりも深く形成することを特徴とする半導体装置の製造方法。
【請求項８】
第１導電型の半導体基板の表面に第２導電型の低濃度のドレイン層、この低濃度のドレイン層に隣接する領域に高濃度の第２導電型の第１ドレイン層、及びこの高濃度の第１のドレイン層より深い領域に第１導電型の埋め込み層をそれぞれ形成する工程と、
前記半導体基板上にゲート絶縁膜を形成する工程と、
このゲート絶縁膜上であって、前記低濃度のドレイン層に隣接してゲート電極を形成する工程と、
第２導電型の高濃度のソース層及び前記高濃度の第１ドレイン層に重畳して、第２導電型の高濃度の第２ドレイン層を同一のイオン注入工程で形成する工程とを具備し、
前記高濃度の第１ドレイン層を前記高濃度のソース層よりも深く形成することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関し、特に半導体集積回路に内蔵される高耐圧ＭＯＳトランジスタに関する。
【０００２】
【従来の技術】
高耐圧ＭＯＳトランジスタは、高いソースドレイン耐圧（ＢＶＤＳ）、あるいは高いゲート耐圧を有しており、ＬＣＤドライバー、ＥＬドライバーや電源回路等に応用されている。
【０００３】
図６は、従来例に係るＮチャネル型の高耐圧ＭＯＳトランジスタの構造を示す断面図である。Ｐ型のシリコン基板１００の表面にゲート酸化膜１０１、厚いフィールド酸化膜１０２が形成されている。そして、ゲート酸化膜１０１から隣接するフィールド酸化膜１０２の一部上に延在するゲート電極１０３が形成されている。このゲート電極１０３の一方の端に隣接するシリコン基板１００の表面領域にＮ＋型ソース層１０４が形成されている。また、ゲート電極１０３の他方の端から離間して、半導体基板１００の表面にＮ＋型ドレイン層１０５が形成されている。
【０００４】
このＮ＋型ドレイン層１０５とゲート電極１０３の他端の間であってシリコン基板１の表面領域（オフセット領域）には、Ｎ−型ドレイン層１０６が形成されている。Ｎ−型ドレイン層１０６は、Ｎ＋型ドレイン層１０５より深く拡散され、フィールド酸化膜１０２の下方からゲート電極１０３の端に至る領域に広がっている。
【０００５】
上記の高耐圧ＭＯＳトランジスタ構造によれば、Ｎ−型ドレイン層１０６を設けたことにより、ドレイン層１０６に高電圧を印加した場合に、Ｎ−型ドレイン層１０６の中に空乏層が広がることでドレイン電界が緩和されるため、高いソースドレイン耐圧を得ることができる。また、ゲート電極１０３はゲート酸化膜１０１から隣接するフィールド酸化膜１０２の一部上に延在しているため、ゲート酸化膜１０３の破壊にも強い構造を有している。
【０００６】
【発明が解決しようとする課題】
しかしながら、本発明者の実験によれば、上記従来のトランジスタ構造では、静電破壊耐量（以下、ＥＳＤ耐量という）が低いという問題があった。例えば、人体モデルに基づく一般的な静電破壊試験（容量１００ｐＦ、抵抗１．５ＫΩ）によれば、５００Ｖ程度のＥＳＤ耐量であり、これは不充分な値であった。
【０００７】
【課題を解決するための手段】
そこで、本発明者は従来のトランジスタの静電破壊の原因を検討したところ、サージ電流がゲート電極１０３の下のＮ−型ドレイン層１０６（図９中のＡの部分）に集中し、この部分が熱破壊してしまうことが判明した。
【０００８】
そこで、本発明は図２（ｃ）に示すように、Ｎ＋型の第１ドレイン層１１の下にはＮ−型ドレイン層２Ａ，２Ｂが形成されないようにし、かつＮ＋型の第１ドレイン層１１の下の領域に深いＮ＋型の第２ドレイン層３を形成した。Ｎ＋型の第１ドレイン層１１と第２ドレイン層３は、一体されてＮ＋型ソース層１０より深いＮ＋層となり、その体積が増加する。そのためサージ電流の熱はこのＮ＋層に分散され、サージ電流により熱破壊に強くなる。
【０００９】
また、Ｎ＋型の第２ドレイン層３の下の領域に、Ｐ＋型埋め込み層４を形成する。これにより、第１ドレイン層１１及び第２ドレイン層３と、Ｐ＋型埋め込み層４との間で濃度の高いＰＮ接合が形成される。即ち、局所的に接合耐圧が小さい領域が形成される。このため、ゲート電極８の下のＮ−型ドレイン層２Ａが熱破壊する前に、サージ電流はこのＰＮ接合を通ってシリコン基板１に逃げる。その結果、ＥＳＤ耐量を向上することができる。
【００１０】
【発明の実施の形態】
次に、本発明の実施形態による半導体装置及びその製造方法について、図面を参照しながら説明する。
【００１１】
まず、図１（ａ）に示すように、まず、Ｐ型シリコン基板１（不純物濃度：約１×１０１５／ｃｍ３）を用意する。そして、Ｐ型シリコン基板１の表面に、Ｎ−型ドレイン層２Ａ，２Ｂを形成する。Ｎ−型ドレイン層２Ａ，２Ｂの間は離間されている。この離間領域にＮ＋型の第１ドレイン層３を形成する。更に、第１ドレイン層３の下の領域にＰ＋型埋め込み層４を形成する。
【００１２】
これらの層の形成方法について具体的に説明すると、まず、Ｎ−型ドレイン層２Ａ，２Ｂ形成用のマスクを用いてイオン注入を行う。上記離間領域に、イオン注入がされないようにしているため、Ｎ−型ドレイン層は形成されない。このイオン注入は、例えばリン（１１Ｐ＋）をｄｏｓｅ量２×１０１３／ｃｍ２の条件でＰ型シリコン基板１に打ち込む。
【００１３】
次に、Ｎ＋型の第１ドレイン層３、Ｐ＋型埋め込み層４形成用のマスクを用いて、例えばボロン（１１Ｂ＋）をｄｏｓｅ量２×１０１３／ｃｍ２、加速エネルギー１６０ＫｅＶの条件で打ち込む。次に、同じマスクを用いて、例えば砒素（７５Ａｓ＋）をｄｏｓｅ量５×１０１５／ｃｍ２〜１×１０１６／ｃｍ２、加速エネルギー４０ＫｅＶ〜５０ＫｅＶの条件でＰ型シリコン基板１に打ち込む。
【００１４】
上記イオン注入の順番は任意に選択することができる。ただし、砒素（７５Ａｓ＋）を先にイオン注入し、その後ボロン（１１Ｂ＋）ををイオン注入するとフォトレジストの爆裂が生じるため、上記の順番にすることが好ましい。
【００１５】
イオン注入後に熱拡散を行うと図１（ａ）の構造が得られる。熱拡散の条件は例えば１１００ーＣ、Ｎ２雰囲気である。図１（ａ）では、Ｎ＋型の第１ドレイン層３がＮ−型ドレイン層２Ａ，２Ｂより深く拡散されている例を示したが、これには限られず、Ｎ−型ドレイン層２Ａ，２Ｂより浅く拡散されていてもよい。同時拡散を行う場合には拡散の深さは、イオン注入のｄｏｓｅ量により制御できる。また、Ｎ−型ドレイン層２Ａ，２ＢとＮ＋型の第１ドレイン層３の熱拡散を別の工程で行うこともできる。
【００１６】
次に、図１（ｂ）に示すように、ＬＯＣＯＳ（Ｌｏｃａｌ　Ｏｘｉｄａｔｉｏｎ　Ｏｆ　Ｓｉｌｉｃｏｎ）法を用いて、Ｎ−型ドレイン層２Ａ，２Ｂの表面に、それぞれ厚いフィールド酸化膜５Ａ，５Ｂを形成する。厚いフィールド酸化膜５Ａ，５Ｂは一般には素子分離用に形成されるが、この半導体装置では高耐圧トランジスタの耐圧を向上するために利用している。その膜厚は目標耐圧によって異なるが、３００ｎｍ〜６００ｎｍ程度である。さらに厚いフィールド酸化膜５Ａ，５Ｂを除く、シリコン基板１の表面領域にゲート酸化膜６を形成する。その膜厚もトランジスタのゲート耐圧の目標耐圧によって異なるが、１５ｎｍ〜１００ｎｍ程度である。厚いフィールド酸化膜５Ａ，５Ｂは、ゲート酸化膜６よりも相当厚い膜厚を有している。
【００１７】
次に、図１（ｃ）に示すように、ＬＰＣＶＤ法により全面にポリシリコン層７を堆積し、更にリン等の不純物を拡散して低抵抗化する。
【００１８】
次に、図２（ａ）に示すように、ポリシリコン層７を不図示のフォトレジストを用いて選択的にエッチングし、ゲート電極８を形成する。ゲート電極８は、
ゲート酸化膜６上から隣接するフィールド酸化膜５Ａの一部上に延在するようにエッチングされる。
【００１９】
次に、図２（ｂ）に示すように、Ｎ＋型ソース層１０及びＮ＋型の第２ドレイン層１１形成する。この工程は、Ｎ＋型の第１ドレイン層３上に開口を有するフォトレジスト層９を形成し、このフォトレジスト層９をマスクとしてイオン注入を行う。このイオン注入は、例えば砒素（７５Ａｓ＋）をｄｏｓｅ量４×１０１５／ｃｍ２、加速エネルギー４０ＫｅＶの条件で打ち込み、その後、リン（３１Ｐ＋）をｄｏｓｅ量４×１０１５／ｃｍ２、加速エネルギー４０ＫｅＶの条件で打ち込む。ここで、フォトレジスト層９を形成する前に、ＣＶＤ酸化膜を全面に堆積し、このＣＶＤ酸化膜を異方性エッチングし、ゲート電極８の側壁にスペーサ酸化膜を形成していもよい。この際に、マスクを用いてＮ＋型の第１ドレイン層３上に開口を有するように上記ＣＶＤ酸化膜を残存させ、このＣＶＤ酸化膜上にフォトレジスト層を形成した状態で、上記のイオン注入を行うようにしてもよい。
【００２０】
即ち、Ｎ＋型ソース層１０及びＮ＋型の第２ドレイン層１１は、砒素（７５Ａｓ＋）とリン（３１Ｐ＋）の２種類のＮ型不純物で形成される。その後の熱処理で、リン（３１Ｐ＋）は砒素（７５Ａｓ＋）より深く拡散されるため、ソースドレイン耐圧の向上に効果がある。次に、フォトレジスト層９を除去し、８００ーＣで、Ｎ＋型ソース層１０及びＮ＋型ドレイン層１１のアニールを行う。
【００２１】
そして、図２（ｃ）に示すように、層間絶縁膜としてＢＰＳＧ膜１２をＣＶＤ法により堆積する。その後、Ｎ＋型ソース層１０及びＮ＋型の第１ドレイン層１１上にコンタクトホールを形成し、Ｎ＋型ソース層１０上にソース電極１３、Ｎ＋型の第１ドレイン層１１上にドレイン電極１４を形成する。
【００２２】
このようにして完成した半導体装置によれば、Ｎ＋型の第１ドレイン層１１の下にはＮ−型ドレイン層２Ａ，２Ｂが形成されないようにし、かつＮ＋型の第１ドレイン層１１の下の領域に深いＮ＋型の第２ドレイン層３を形成した。Ｎ＋型の第１ドレイン層１１と第２ドレイン層３は、一体されてＮ＋型ソース層１０より深いＮ＋層となり、その体積が増加する。そのためサージ電流の熱はこのＮ＋層に分散され、サージ電流により熱破壊に強くなる。
【００２３】
また、Ｎ＋型の第２ドレイン層３の下の領域にＰ＋型埋め込み層４を形成している。これにより、第１ドレイン層１１及び第２ドレイン層３と、Ｐ＋型埋め込み層４との間で濃度の高いＰＮ接合が形成される。即ち、局所的に接合耐圧が小さい領域が形成される。このため、ゲート電極８の下のＮ−型ドレイン層２Ａが熱破壊する前に、サージ電流はこのＰＮ接合を通ってシリコン基板１に逃げる。その結果、ＥＳＤ耐量を向上することができる。
【００２４】
図３は、Ｐ＋型埋め込み層４を形成するための上記イオン注入工程におけるボロン（１１Ｂ＋）のｄｏｓｅ量と最小ソースドレイン耐圧ＢＶＤＳｍｉｎとの関係を示す図である。ここで、最小ソースドレイン耐圧ＢＶＤＳｍｉｎは、トランジスタが動作中の場合を含めて最も低いソースドレイン耐圧である。一般に、Ｎチャネル型ＭＯＳトランジスタのソースドレイン耐圧はゲート電圧依存性を示し、ソースドレイン間に電流が流れている状態に対応して、あるゲート電圧の時に最小となる。図３に示すように、ボロン（１１Ｂ＋）のｄｏｓｅ量が０〜２×１０１３／ｃｍ２の範囲で、最小ソースドレイン耐圧ＢＶＤＳｍｉｎは３６Ｖでほぼ一定である。ボロン（１１Ｂ＋）のｄｏｓｅ量が３×１０１３／ｃｍ２以上になると、最小ソースドレイン耐圧ＢＶＤＳｍｉｎは減少する。
【００２５】
図４は、Ｐ＋型埋め込み層４を形成するための上記イオン注入工程におけるボロン（１１Ｂ＋）のｄｏｓｅ量とＥＳＤ耐量の関係を示す図である。ＥＳＤ耐量はボロン（１１Ｂ＋）のｄｏｓｅ量が「０」の場合、即ち、Ｐ＋型埋め込み層４がない場合に１３００Ｖである。これでも従来例に比してＥＳＤ耐量は向上しており、Ｎ＋型の第２ドレイン層３を設けた効果と考えられる。そしてボロン（１１Ｂ＋）のｄｏｓｅ量が２×１０１３／ｃｍ２の場合には、ＥＳＤ耐量は１８００Ｖに向上する。また、Ｎ−型ドレイン層２Ａ，２Ｂ形成用イオン注入量を増加させて、Ｎ−型ドレイン層２Ａ，２Ｂを更に高濃度にすると、ＥＳＤ耐量は３０００Ｖに向上した。
【００２６】
次に、本発明の第２の実施形態について図５を参照して説明する。この半導体装置では、Ｎ＋型の第１ドレイン層１１の下にはＮ−型ドレイン層２Ａ，２Ｂが形成されないようにし、かつＮ＋型の第１ドレイン層１１の下の領域に深いＮ＋型の第２ドレイン層２０を形成する点、及びＮ＋型の第２ドレイン層２０の下の領域にＰ＋型埋め込み層２１を形成する点は第１の実施形態と同様であるが、
Ｎ＋型の第２ドレイン層２０の拡散深さがＮ−型ドレイン層２Ａ，２Ｂの拡散深さよりも浅い点が異なっている。
【００２７】
Ｎ＋型の第１ドレイン層１１と第２ドレイン層２０とが一体化されたＮ＋層の体積は第１実施形態と比較すると小さいが、従来例に比してＥＳＤ耐量の向上が期待される。
【００２８】
なお、上記実施形態では、Ｎチャネル型ＭＯＳトランジスタについて説明したが、本発明はＰチャネル型ＭＯＳトランジスタについても同様に適用することができる。
【００２９】
【発明の効果】
本発明によれば、ＭＯＳトランジスタのＮ＋型の第１ドレイン層１１の下にはＮ−型ドレイン層２Ａ，２Ｂが形成されないようにし、かつＮ＋型の第１ドレイン層１１の下の領域に深いＮ＋型の第２ドレイン層３を形成した。Ｎ＋型の第１ドレイン層１１と第２ドレイン層３は、一体されてＮ＋型ソース層１０より深いＮ＋層となり、その体積が増加する。そのためサージ電流の熱はこのＮ＋層に分散され、サージ電流により熱破壊に強くなる。実験によれば、ＥＳＤ耐圧は１３００Ｖに向上した。
【００３０】
また、上記構成に加えて、Ｎ＋型の第２ドレイン層３の下の領域にＰ＋型埋め込み層４を形成する。これにより、ＥＳＤ耐圧はさらに１３００Ｖ〜３０００Ｖに向上することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態による半導体装置及びその製造方法を示す断面図である。
【図２】本発明の第１の実施形態による半導体装置及びその製造方法を示す断面図である。
【図３】Ｐ＋型埋め込み層１１を形成するための上記イオン注入工程におけるボロン（１１Ｂ＋）のｄｏｓｅ量と最小ソースドレイン耐圧ＢＶＤＳｍｉｎとの関係を示す図である。
【図４】Ｐ＋型埋め込み層１１を形成するための上記イオン注入工程におけるボロン（１１Ｂ＋）のｄｏｓｅ量とＥＳＤ耐量の関係を示す図である。
【図５】本発明の第２の実施形態による半導体装置及びその製造方法を示す断面図である。
【図６】従来例に係る半導体装置を示す断面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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