(57)【要約】【課題】電源電圧の立ち上がりスピードに関係なく安定した動作を行えると共に、定常的な消費電流を必要とせず、特に低消費電力を要求される携帯用機器に好適なパワーオンリセット回路を提供する。【解決手段】充電回路１と、充電回路１のコンデンサの充電電圧が入力されるＣＭＯＳインバータ２と、ＣＭＯＳインバータ２の出力信号をクロックとして動作するフリップフロップ４と、フリップフロップ４の出力信号により導通制御されるトランジスタ５と、電源電圧が所定値を超えるまでリセットパルスを発生させるリセットパルス発生回路６とを具備する。電源投入時に充電回路１のコンデンサの電圧が所定値を超えることでリセットパルス発生回路６に流れる定常電流が遮断される。【選択図】　　図１
2004048429.tif 000002
【特許請求の範囲】
【請求項１】
抵抗とコンデンサが直列接続された充電回路と、前記充電回路におけるコンデンサの充電電圧が入力されるＣＭＯＳインバータと、前記ＣＭＯＳインバータの出力信号をクロックとして動作するフリップフロップと、前記フリップフロップの出力信号により導通が制御されるトランジスタと、前記トランジスタを通じて動作電流が供給され、電源電圧が所定値を超えるまでリセットパルスを発生させるリセットパルス発生回路とを具備してなり、電源投入時に前記充電回路におけるコンデンサの充電電圧が所定値を超えることで前記トランジスタが非導通となり前記リセットパルス発生回路に流れる定常電流が遮断されることを特徴とするパワーオンリセット回路。
【請求項２】
前記リセットパルス発生回路は、電源電圧によって出力電圧が変化する抵抗回路と、電源電圧によらず一定電圧を出力する基準電圧回路と、前記抵抗回路と前記基準電圧回路それぞれの出力電圧を比較する比較回路とから構成されることを特徴とする請求項１記載のパワーオンリセット回路。
【請求項３】
前記ＣＭＯＳインバータと前記フリップフロップの間にＯＲゲートを有し、前記ＯＲゲートの一方の入力にスリープ制御信号が入力されることを特徴とする請求項２記載のパワーオンリセット回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、リセット付きラッチ回路等を備える半導体装置に係わり、電源投入時にラッチの初期値を設定するリセットパルスを発生させる目的に使用するパワーオンリセット回路に関するものである。
【０００２】
【従来の技術】
図４は従来のパワーオンリセット回路の一例を表わす回路図である。直列に接続される抵抗Ｒ１１およびコンデンサＣ１１からなる充電回路３１と、充電回路３１のコンデンサＣ１１に充電される電圧がそれぞれゲートに入力されるＰＭＯＳトランジスタＰ１１とＮＭＯＳトランジスタＮ１１から成りリセットパルスを出力するＣＭＯＳインバータ３２から構成される。
【０００３】
抵抗Ｒ１１とコンデンサＣ１１で決定される時定数より十分速いスピードで電源電圧を立ち上げた場合、電源投入直後はコンデンサＣ１１の充電電圧が低くＣＭＯＳインバータ３２の出力はＨｉｇｈレベルとなる。このＨｉｇｈレベルがリセット信号となり半導体装置内のラッチ回路等のリセットが行われる。時間が経過しコンデンサＣ１１が充電されて電源電圧の２分の１を超えるとＣＭＯＳインバータ３２の出力がＬｏｗレベルになりリセットが解除される。
【０００４】
しかしながら、電源電圧の立ち上げスピードが抵抗Ｒ１１とコンデンサＣ１１で決定される時定数より遅い場合には、コンデンサＣ１１の充電電圧が電源電圧の立ち上がりに追従して同時に立ち上がるため、ＰＭＯＳトランジスタＰ１１のゲート−ソース間電圧がしきい値を超えられず常にオフ状態であるので、ＣＭＯＳインバータ３２の出力にはＨｉｇｈレベルが出力されずリセット動作が行われなくなる。
【０００５】
従って、機器の電源電圧の立ち上がりスピードに応じて抵抗Ｒ１１とコンデンサＣ１１の値をその都度設計する必要がある。また、不必要に大きな値に設計すると、リセットが解除されるまでの時間が長くなり、通常動作の開始までに時間を要するという不具合も生じる。
【０００６】
そこで、この不具合を解消するものとして、図５に従来のパワーオンリセット回路のもうひとつの一例を示す。
【０００７】
抵抗Ｒ２１，Ｒ２２で構成されて電源電圧に比例した電圧をＡ点に発生させる抵抗回路４１と、抵抗Ｒ２３とダイオード接続されたトランジスタＱ１５から構成されて電源電圧によらず一定の基準電圧をＢ点に発生させる基準電圧回路４２と、抵抗Ｒ２４，Ｒ２５とトランジスタＱ１１，Ｑ１２，Ｑ１３，Ｑ１４で構成されてＡ点とＢ点の比較結果をＣ点に出力する比較回路４３と、から成るパワーオンリセット回路である。電源電圧に対するＡ点，Ｂ点，Ｃ点各点の動作を図６に示す。電源電圧が所定電圧に達するまではＣ点の出力電圧は電源電圧に等しくＨｉｇｈレベルであるが、電源電圧が所定値を超えるとＬｏｗレベルになる。すなわちパワーオン時の立ち上がり過程でＨｉｇｈレベルのリセットパルスが出力され、電源電圧が定常値に落ち着いた後は出力はＬｏｗレベルになる。Ｃ点の出力がＬｏｗレベルであるためにはトランジスタＱ１４がオンであり抵抗Ｒ２５に電流が流れつづけなければならず、図４のＣＭＯＳで構成されたパワーオンリセット回路と異なり、リセットパルスを出力した後も定常電流を必要とする。
【０００８】
【発明が解決しようとする課題】
従来、図４に示すパワーオンリセット回路において、電源電圧の立ち上がりが遅い場合に、リセットパルスが出力されず安定な動作が妨げられる可能性があった。また、図５に示すパワーオンリセット回路においては、定常状態でも電流が流れつづけるため消費電力が増大することが課題であった。
【０００９】
本発明は上記従来の課題を解決するものであり、電源電圧の立ち上がりスピードに関係なく安定した動作を行えると共に、定常的な消費電流を必要とせず、特に低消費電力を要求される携帯用機器に好適なパワーオンリセット回路を提供することを目的とする。
【００１０】
【課題を解決するための手段】
この目的を達成するために本発明のパワーオンリセット回路においては、抵抗とコンデンサが直列接続された充電回路と、前記充電回路におけるコンデンサの充電電圧が入力されるＣＭＯＳインバータと、前記ＣＭＯＳインバータの出力信号をクロックとして動作するフリップフロップと、前記フリップフロップの出力信号により導通が制御されるトランジスタと、前記トランジスタを通じて動作電流が供給され、電源電圧が所定値を超えるまでリセットパルスを発生させるリセットパルス発生回路とを具備してなり、電源投入時に前記充電回路におけるコンデンサの充電電圧が所定値を超えることで前記トランジスタが非導通となり前記リセットパルス発生回路に流れる定常電流が遮断されるよう構成されたものである。
【００１１】
この構成により、電源電圧の立ち上がりスピードに関係なく安定した動作を行えると共に、定常的な消費電流を必要としないパワーオンリセット回路が得られる。
【００１２】
【発明の実施の形態】
本発明の請求項１に記載の発明は、抵抗とコンデンサが直列接続された充電回路と、前記充電回路におけるコンデンサの充電電圧が入力されるＣＭＯＳインバータと、前記ＣＭＯＳインバータの出力信号をクロックとして動作するフリップフロップと、前記フリップフロップの出力信号により導通が制御されるトランジスタと、前記トランジスタを通じて動作電流が供給され、電源電圧が所定値を超えるまでリセットパルスを発生させるリセットパルス発生回路とを備え、電源投入時に前記充電回路におけるコンデンサの充電電圧が所定値を超えることで前記トランジスタが非導通となり前記リセットパルス発生回路に流れる定常電流が遮断されるという作用を有する。
【００１３】
本発明の請求項２に記載の発明は、電源電圧によって出力電圧が変化する抵抗回路と、電源電圧によらず一定電圧を出力する基準電圧回路と、前記抵抗回路と前記基準電圧回路それぞれの出力電圧を比較する比較回路とから構成されるリセットパルス発生回路を備え、電源投入時の電源電圧立ち上げスピードによらず、電源電圧が所定値を超えるまでは確実にリセットパルスを発生させるという作用を有する。
【００１４】
本発明の請求項３に記載の発明は、前記ＣＭＯＳインバータと前記フリップフロップの間にＯＲゲートを有し、前記ＯＲゲートの一方の入力にスリープ制御信号が入力されるよう構成され、前記充電回路の立ち上がりに要する時間を経過しなくてもスリープ制御信号の立ち下がりにより前記リセットパルス発生回路に流れる定常電流が遮断されるという作用を有する。
【００１５】
以下本発明の実施の形態について、図面を参照しながら説明する。
【００１６】
図１は第１の実施の形態におけるパワーオンリセット回路の回路図を示すものである。図１において、１は抵抗Ｒ１，コンデンサＣ１から成る充電回路、２は充電回路１におけるコンデンサＣ１の充電電圧が入力されるＣＭＯＳインバータ、３はＣＭＯＳインバータ２ないしはスリープ制御端子ＳＬＥＥＰからの信号が入力されるＯＲゲート、４はＯＲゲート３の出力信号をクロックとして動作するＤフリップフロップ、５はＤフリップフロップ４の出力信号により導通が制御されるＰＭＯＳトランジスタ、６は電源電圧が所定値を超えるまでリセットパルスを発生させるリセットパルス発生回路であり、リセットパルス発生回路６は図５の従来のパワーオンリセット回路と同様に抵抗回路４１，基準電圧回路４２，比較回路４３から構成される。リセットパルス発生回路６の比較回路４３の出力信号はＡＮＤゲートＡ１を介してリセット出力端子ＲＥＳＥＴへ出力される。
【００１７】
以上のように構成された第１の実施の形態のパワーオンリセット回路について以下、図を用いてその動作を説明する。図２は、スリープ制御端子ＳＬＥＥＰをＬｏｗレベルに固定したまま電源電圧を立ち上げた場合の、各点の電圧および電源電流の応答波形である。電源電圧端子Ｖｃｃが立ち上がった後、充電回路１のＤ点の電圧は抵抗Ｒ１とコンデンサＣ１の値で決まる時定数に従いゆっくりと立ち上がって行く。Ｄ点の電圧がＣＭＯＳインバータ２の切り替わり電圧を越えるまでは、Ｅ点およびＦ点はＨｉｇｈレベルでありＤフリップフロップ４がリセットされＧ点がＬｏｗレベルを維持するので、ＰＭＯＳトランジスタ５は導通状態にありリセットパルス発生回路６に電流が流れる。リセットパルス発生回路６内部のＡ点，Ｂ点，Ｃ点の各点の電圧は従来例で参照した図６と全く同一の動作を示す。従って、リセット出力端子ＲＥＳＥＴはＣ点と同じ応答を示し、電源電圧が所定電圧に達するまではリセット出力端子ＲＥＳＥＴの出力電圧は電源電圧に等しくＨｉｇｈレベルであるが、電源電圧が所定値を超えるとＬｏｗレベルになる。すなわちパワーオン時の立ち上がり過程でＨｉｇｈレベルのリセットパルスが出力され、電源電圧が定常値に落ち着いた後は出力はＬｏｗレベルになる。しかも、リセットパルスの生成は、電源電圧の立ち上がりスピードに依存せず、電源電圧が所定電圧に達するまでに確実に行われるため、安定な動作が保証される。
【００１８】
電源電圧端子Ｖｃｃに流れる電流Ｉｃｃは、リセットパルス発生回路６で消費電流であり、電源電圧が定常値に落ち着いた後も流れ続ける。しかし、電源電圧端子Ｖｃｃが立ち上がってから十分時間が経過した後、充電回路１のＤ点の電圧がＣＭＯＳインバータ２の切り替わり電圧を越えると、Ｅ点およびＦ点はＬｏｗレベルになりＤフリップフロップ４の出力であるＧ点がＨｉｇｈレベルになるので、ＰＭＯＳトランジスタ５が遮断状態になりリセットパルス発生回路６へは電流が流れなくなる。すなわち、電源電圧の立ち上がり時にはリセットパルス発生回路６の働きによりリセット出力端子ＲＥＳＥＴにリセットパルスが得られると共に、十分時間が経過した後はリセットパルス発生回路６に流れる電流を遮断することができる。
【００１９】
次に、図３に、電源電圧を立ち上げた直後にスリープ制御端子ＳＬＥＥＰをＨｉｇｈレベルにした場合の、各点の電圧および電源電流の応答波形を示す。
【００２０】
スリープ制御というのは、携帯機器において消費電力を削減するために、動作状態に応じて機能を停止している回路に流れている不必要な電流を都度遮断することをいう。通常は、半導体装置の内部回路の電源電圧が立ち上がりスタンバイ状態になった後スリープ制御端子が立ち上がり、回路動作が開始される。パワーオンリセット回路の有無にかかわらず、一般的に、携帯機器用の半導体装置はスリープ制御端子を有する。
【００２１】
図３に示すように本実施の形態のパワーオンリセット回路では、スリープ制御端子ＳＬＥＥＰをＨｉｇｈレベルに立ち上げることで、充電回路１のＤ点の電圧がＣＭＯＳインバータ２の切り替わり電圧を越える前にＦ点はＬｏｗレベルになり、リセットパルス発生回路６に流れる電流を遮断することができる。すなわち、図２に示したスリープ制御端子ＳＬＥＥＰをＬｏｗレベルに固定したままの場合に比べて、リセットパルス発生回路６に電流が流れている期間を短くすることができるので、より一層の低消費電力化を図ることができる。
【００２２】
電源電圧が定常値まで立ち上がった後で、リセットパルス発生回路６に流れる電流を遮断すると、わずかな期間だけＣ点にＨｉｇｈレベルの電圧が発生する。ＡＮＤゲートＡ１は、この信号がリセット出力端子ＲＥＳＥＴにリセットパルスとして出力されないよう誤動作を防止する効果を有する。
【００２３】
なお、本実施の形態では、基準電圧回路４２を抵抗Ｒ２３とダイオード接続されたトランジスタＱ１５から構成したが、この構成ではＢ点の基準電圧が温度依存性をもつため、温度補償されたバンドギャップ基準電圧源を用いてもよい。
【００２４】
【発明の効果】
以上のように本発明は、電源投入時の電源電圧立ち上げスピードによらず、電源電圧が所定値を超えるまでは確実にリセットパルスを発生させ安定に動作することができると共に、定常状態では消費電流を必要としない優れたパワーオンリセット回路を実現できるものである。
【図面の簡単な説明】
【図１】本発明の第１の実施形態におけるパワーオンリセット回路の回路図
【図２】図１の動作を説明する図（スリープ制御がない場合）
【図３】図１の動作を説明する図（スリープ制御がある場合）
【図４】従来のパワーオンリセット回路の回路図
【図５】従来の他のパワーオンリセット回路の回路図
【図６】図５の動作を説明する図
【符号の説明】
１，３１　充電回路
２，３２　ＣＭＯＳインバータ
３　ＯＲゲート
４　Ｄフリップフロップ
５　ＰＭＯＳトランジスタ
６　リセットパルス発生回路
４１　抵抗回路
４２　基準電圧回路
４３　比較回路
【図１】
2004048429.tif 000003
【図２】
2004048429.tif 000004
【図３】
2004048429.tif 000005
【図４】
2004048429.tif 000006
【図５】
2004048429.tif 000007
【図６】
2004048429.tif 000008