(57)【要約】【課題】本発明は、電源投入時における出力電圧のオーバーシュート発生、及び電源遮断時における出力電圧のアンダーシュート発生を防止・低減することが可能なＤＣ／ＤＣコンバータを提供することを目的とする。【解決手段】本発明は、入力電圧Ｖｉから所望の出力電圧を生成するに際し、実出力電圧Ｖｏと出力電圧設定用基準電圧との誤差電圧Ｖｉｔｈを求め、該誤差電圧Ｖｉｔｈと出力電流設定用基準電圧Ｖｉｒｅｆ’との差電圧に応じた出力電流制御を行うＤＣ／ＤＣコンバータにおいて、出力電圧設定用基準電圧として、可変基準電圧Ｖａと固定基準電圧Ｖｏｒｅｆのいずれか低い方を用いるとともに出力電流設定用基準電圧Ｖｉｒｅｆ’として、可変基準電圧Ｖａと固定基準電圧Ｖｉｒｅｆのいずれか低い方を用いる構成としている。【選択図】　　　図１
2004048835.tif 000002
【特許請求の範囲】
【請求項１】
電源投入時及び／または電源遮断時に出力トランジスタに過大な電流が流れるのを防止するための出力電圧の電圧調整用コンデンサ及び／または放電回路を有し、ＰＷＭ駆動された前記出力トランジスタを介することにより、入力電圧を所定の電圧値に変換して出力するＤＣ／ＤＣコンバータにおいて、
前記出力電圧は、電源投入から前記電圧調整用コンデンサの一端の電圧が前記所定の電圧値に達するまでの殆どの期間、及び／または電源遮断から前記放電回路の一端の電圧が前記所定の電圧値に達するまでの殆どの期間、前記電圧調整用コンデンサ及び／または前記放電回路の一端の電圧と略相似して変化することを特徴とするＤＣ／ＤＣコンバータ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、入力電圧を所定の電圧値に変換して出力するＤＣ／ＤＣコンバータに関し、特に、入力電圧から所望の出力電圧を生成するに際し、該出力電圧と第１基準電圧との誤差電圧を求め、該誤差電圧と第２基準電圧との差電圧に応じた出力電流制御を行うＤＣ／ＤＣコンバータに関する。
【０００２】
【従来の技術】
従来より、特開平７−２９８６１４号公報に示されるようなソフトスタートコンデンサを用いたスイッチングＤＣ／ＤＣコンバータがあった。
【０００３】
【発明が解決しようとする課題】
上記ＤＣ／ＤＣコンバータであれば、過電流保護を行えるようになるとともに電源投入時における負荷への突入電流を抑えられる。
【０００４】
しかしながら、上記ＤＣ／ＤＣコンバータでは、誤差電圧Ｖｉｔｈ（出力電圧Ｖｏと出力電圧設定用基準電圧Ｖｏｒｅｆとの差電圧を増幅して得られた電圧）と出力電流設定用基準電圧Ｖｉｒｅｆを比較参照する必要があるが、この出力電流設定用基準電圧Ｖｉｒｅｆが固定されている上、位相補償用（発振防止用）ＣＲ回路によって、電源投入時における誤差電圧Ｖｉｔｈの立上がりが鈍るため、図５に示すように、誤差電圧Ｖｉｔｈが出力電流設定用基準電圧Ｖｉｒｅｆに達するまでに相当の時間を要していた。このように、誤差電圧Ｖｉｔｈが出力電流設定用基準電圧Ｖｉｒｅｆを下回る期間は、出力電流ｉｏを負の値（或いは非常に小さい値）しか流せないため、電源投入直後には、出力電圧Ｖｏが立ち上がらない期間が生じてしまっていた。このような出力電圧Ｖｏの起動遅延が生じるとその間にソフトスタートコンデンサの充電が進んで端子電圧Ｖａが上昇してしまうため、誤差電圧Ｖｉｔｈが出力電流設定用基準電圧Ｖｉｒｅｆに達したときには、既に出力電圧Ｖｏと端子電圧Ｖａとの差が大きくなっており、結局出力電圧Ｖｏは比較的急峻に立ち上がる結果となっていた。
【０００５】
ここで、出力電圧Ｖｏが端子電圧Ｖａ（または固定基準電圧Ｖｏｒｅｆ）に達するまで上昇すると、誤差電圧Ｖｉｔｈは立ち下がり始めるが、前述と同様、位相補償用ＣＲ回路によってその立ち下がりが鈍るため、該誤差電圧Ｖｉｔｈが出力電流設定用基準電圧Ｖｉｒｅｆを下回るまでには相当の時間を要していた。そのため、上記ＤＣ／ＤＣコンバータでは、出力電圧Ｖｏが端子電圧Ｖａ（または固定基準電圧Ｖｏｒｅｆ）に達してからも出力電流ｉｏが流れ過ぎてしまい、出力電圧Ｖｏがオーバーシュートするおそれがあった。なお、このような出力電圧Ｖｏのオーバーシュートは、そのピーク値が固定基準電圧Ｖｏｒｅｆを超える場合はもちろん、固定基準電圧Ｖｏｒｅｆを超えない場合であっても、出力トランジスタ及び負荷に負担を与えかねないため、極力防止・低減する必要があった。
【０００６】
また、上記ＤＣ／ＤＣコンバータでは、電源遮断時における出力電圧Ｖｏのアンダーシュートについて、何ら考慮されていなかった。
【０００７】
本発明は、上記の問題点に鑑み、電源投入時における出力電圧の急激な立上がり及びこれによるオーバーシュートの発生、及び／または電源遮断時における出力電圧の急激な低下及びこれによるアンダーシュートの発生を防止・低減することにより、出力トランジスタの過大電流による破壊や負荷の劣化を防止することが可能なＤＣ／ＤＣコンバータを提供することを目的とする。
【０００８】
【課題を解決するための手段】
上記目的を達成するために、本発明に係るＤＣ／ＤＣコンバータは、電源投入時及び／または電源遮断時に出力トランジスタに過大な電流が流れるのを防止するための出力電圧の電圧調整用コンデンサ及び／または放電回路を有し、ＰＷＭ駆動された前記出力トランジスタを介することにより、入力電圧を所定の電圧値に変換して出力するＤＣ／ＤＣコンバータにおいて、前記出力電圧は、電源投入から前記電圧調整用コンデンサの一端の電圧が前記所定の電圧値に達するまでの殆どの期間、及び／または電源遮断から前記放電回路の一端の電圧が前記所定の電圧値に達するまでの殆どの期間、前記電圧調整用コンデンサ及び／または前記放電回路の一端の電圧と略相似して変化する構成としている。
【０００９】
具体的には、本発明に係るＤＣ／ＤＣコンバータは、入力電圧から所望の出力電圧を生成するに際し、該出力電圧と第１基準電圧との誤差電圧を求め、該誤差電圧と第２基準電圧との差電圧に応じた出力電流制御を行うＤＣ／ＤＣコンバータであって、第１基準電圧として、電源投入時から上昇し始める及び／または電源遮断時から低下し始める可変基準電圧と第１固定基準電圧のいずれか低い方を用いるとともに、第２基準電圧として、前記可変基準電圧と第２固定基準電圧のいずれか低い方を用いる構成としている。
【００１０】
【発明の実施の形態】
図１は本発明に係るＤＣ／ＤＣコンバータの要部構成を示す回路図である。本図に示す通り、本実施形態のＤＣ／ＤＣコンバータは、スイッチ素子として異なる２電位間（入力電位Ｖｉ・接地電位ＧＮＤ間）に直列接続された一対のＮチャネルＭＯＳ電界効果トランジスタＮ１、Ｎ２（以下、ＦＥＴＮ１、Ｎ２と呼ぶ）を有して成り、ＦＥＴＮ１、Ｎ２の接続ノードからＬＣフィルタ（コイルＬ１及びコンデンサＣ１）を介して所望の出力電圧Ｖｏを得る同期整流型ＤＣ・ＤＣコンバータである。
【００１１】
ＦＥＴＮ１のドレインは電源ラインに接続されており、ＦＥＴＮ２のソースは接地されている。ＦＥＴＮ１のソースとＦＥＴＮ２のドレインは互いに接続されており、その接続ノードは、出力コイルＬ１を介してセンス抵抗Ｒｓの一端に接続されている。センス抵抗Ｒｓの他端は、出力端子Ｔｏに接続される一方、出力コンデンサＣ１を介して接地されている。
【００１２】
また、センス抵抗Ｒｓの一端はコンパレータＣＭＰ１の反転入力端子（−）に接続されており、他端はコンパレータＣＭＰ１の非反転入力端子（＋）に接続されている。なお、両入力端子の一方には、オフセット回路ＯＦＳ１によって可変制御されるオフセット電圧Ｖｏｆｓが与えられている。すなわち、コンパレータＣＭＰ１は、出力電流ｉｏに応じて変動するセンス抵抗Ｒｓの両端電圧Ｖｓとオフセット電圧Ｖｏｆｓとの大小関係に基づいて、その出力レベルを変遷する構成とされている。
【００１３】
上記コンパレータＣＭＰ１の出力端子は、リセット優先型ＳＲフリップフロップＳＲ１のリセット端子（Ｒ）に接続されている。フリップフロップＳＲ１のセット端子（Ｓ）は、クロック信号ＣＬＫ（２００［ｋＨｚ］〜１［ＭＨｚ］）が入力されるクロック端子に接続されており、出力端子（Ｑ）と反転出力端子（Ｑバー）は、それぞれＦＥＴＮ１、Ｎ２の各ゲートに接続されている。
【００１４】
すなわち、フリップフロップＳＲ１へのリセット信号がローレベルでセット信号がハイレベルのときには、ＦＥＴＮ１がオン状態、ＦＥＴＮ２がオフ状態とされる。逆に、リセット信号がローレベルでセット信号がローレベルのときには、ＦＥＴＮ１がオフ状態、ＦＥＴＮ２がオン状態とされる。なお、リセット信号がハイレベルのときは、セット信号に関係なくＦＥＴＮ１はオフ状態となる（ＦＥＴＮ２は任意）。以上のような構成により、センス抵抗Ｒｓの両端電圧Ｖｓがオフセット電圧Ｖｏｆｓに達したときには、フリップフロップＳＲ１へのリセット信号がハイレベルとなり、ＦＥＴＮ１のスイッチングは停止される。
【００１５】
また、ＤＣ／ＤＣコンバータの出力端子Ｔｏは、増幅器ＡＭＰ１の反転入力端子（−）に接続されている。増幅器ＡＭＰ１は、２つの非反転入力端子（＋）と１つの反転入力端子（−）を有して成り、各非反転入力端子（＋）に印加される電圧（後述する端子電圧Ｖａと第１固定基準電圧Ｖｏｒｅｆ）のいずれか低い方と、反転入力端子（−）に印加される出力電圧Ｖｏとの差電圧を増幅して、誤差電圧Ｖｉｔｈを生成する構成である。
【００１６】
増幅器ＡＭＰ１の第１非反転入力端子（＋）は、一端が電源ライン（電源電圧Ｖｃｃ）に接続された定電流源Ｉ１の他端に接続されている。なお、該定電流源Ｉ１の他端は、ソフトスタートコンデンサＣｓｓを介して接地される一方、定電流源Ｉ２を介しても接地されている。従って、増幅器ＡＭＰ１の第１非反転入力端子（＋）には、電源投入時から上昇し始めるとともに、電源遮断時から低下し始める可変基準電圧Ｖａが印加される。また、増幅器ＡＭＰ１の第２非反転入力端子（＋）は、直流電圧源Ｅ１（起電圧；第１固定基準電圧Ｖｏｒｅｆ）の正極端子に接続されている。直流電圧源Ｅ１の負極端子は接地されている。
【００１７】
増幅器ＡＭＰ１の出力端子は、増幅器ＡＭＰ２の非反転入力端子（＋）に接続される一方、位相補償抵抗Ｒｆｃと位相補償コンデンサＣｆｃを介して接地されている。増幅器ＡＭＰ２の反転入力端子（−）は、増幅器ＡＭＰ３の出力端子に接続されている。増幅器ＡＭＰ２の出力端子は、オフセット回路ＯＦＳ１のオフセット電圧制御端子に接続されている。
【００１８】
増幅器ＡＭＰ３は、２つの非反転入力端子（＋）と１つの反転入力端子（−）を有して成り、各非反転入力端子（＋）に印加される電圧（可変基準電圧Ｖａと後述する第２固定基準電圧Ｖｉｒｅｆ）のいずれか低い方を出力電流設定用基準電圧Ｖｉｒｅｆ’として出力する構成である。
【００１９】
増幅器ＡＭＰ３の第１非反転入力端子（＋）は、充電時に動作する定電流源Ｉ１と、放電時に動作する定電流源Ｉ２と、ソフトスタートコンデンサＣｓｓの接続ノードに接続されており、該入力端子には、可変基準電圧Ｖａが印加されている。増幅器ＡＭＰ３の第２非反転入力端子（＋）は、直流電圧源Ｅ２（起電圧；第２固定基準電圧Ｖｉｒｅｆ）の正極端子に接続されている。直流電圧源Ｅ２の負極端子は接地されている。増幅器ＡＭＰ３の出力端子は、増幅器ＡＭＰ２の反転入力端子（−）に接続される一方で、自身の反転入力端子（−）にも接続されている。
【００２０】
続いて、図２を参照しながら、コンパレータＣＭＰ１及びオフセット回路ＯＦＳ１の内部構成について詳細な説明を行う。図２はコンパレータＣＭＰ１及びオフセット回路ＯＦＳ１の一構成例を示す回路図である。本図に示す通り、本実施形態のコンパレータＣＭＰ１は、ｐｎｐ型バイポーラトランジスタＱＡ、ＱＢ、ＱＣ、ＱＤと、ｎｐｎ型バイポーラトランジスタＱＥ、ＱＦ、ＱＧと、定電流源ＩＡ、ＩＢ、ＩＣ、ＩＤと、抵抗ＲＡ、ＲＢと、を有して成る。
【００２１】
トランジスタＱＡ、ＱＢのエミッタは互いに接続されており、その接続ノードは定電流源ＩＡを介して電源ラインに接続されている。トランジスタＱＡのベースは、定電流源ＩＢを介して電源ラインに接続される一方、抵抗ＲＡを介してトランジスタＱＣのエミッタにも接続されている。トランジスタＱＢのベースは、定電流源ＩＣを介して電源ラインに接続される一方、抵抗ＲＢを介してトランジスタＱＤのエミッタにも接続されている。トランジスタＱＣ、ＱＤのコレクタは各々接地されており、ベースはセンス抵抗Ｒｓの両端に各々接続されている。
【００２２】
トランジスタＱＡのコレクタは、トランジスタＱＥのコレクタに接続されており、トランジスタＱＢのコレクタは、トランジスタＱＦのコレクタに接続されている。トランジスタＱＥ、ＱＦのベースは互いに接続されており、その接続ノードはトランジスタＱＥのコレクタに接続されている。トランジスタＱＥ、ＱＦのエミッタは互いに接続されており、その接続ノードは接地されている。
【００２３】
トランジスタＱＢ、ＱＦの両コレクタを結ぶ接続ノードは、トランジスタＱＧのベースに接続されている。トランジスタＱＧのコレクタは、定電流源ＩＤを介して電源ラインに接続される一方、コンパレータＣＭＰ１の出力端子として、フリップフロップＳＲ１のリセット端子（Ｒ）にも接続されている。トランジスタＱＧのエミッタは接地されている。
【００２４】
一方、オフセット回路ＯＦＳ１は、１組のｎｐｎ型バイポーラトランジスタＱＨ、ＱＩから成るカレントミラー回路と、増幅器ＡＭＰ２の出力電圧に応じてその出力電流を変化させる可変定電流源ＩＥと、を有して成る。トランジスタＱＨのコレクタは、可変定電流源ＩＥを介して電源ラインに接続されている。トランジスタＱＩのコレクタは、コンパレータＣＭＰ１を構成するトランジスタＱＡ、定電流源ＩＢ、及び抵抗ＲＡを結ぶ接続ノードＸに接続されている。トランジスタＱＨ、ＱＩのベースは互いに接続されており、その接続ノードはトランジスタＱＨのコレクタに接続されている。トランジスタＱＨ、ＱＩのエミッタは互いに接続されており、その接続ノードは接地されている。
【００２５】
上記構成から成るコンパレータＣＭＰ１とオフセット回路ＯＦＳ１において、可変定電流源ＩＥの出力電流が増幅器ＡＭＰ２の出力電圧に応じて変動すると、それに伴って抵抗ＲＡに流れる電流量が変動するため、接続ノードＸの電位も変動する。すなわち、オフセット回路ＯＦＳ１は、増幅器ＡＭＰ２の出力電圧に応じたオフセット電圧Ｖｏｆｓを接続ノードＸに与えることになり、コンパレータＣＭＰ１は、センス抵抗Ｒｓの両端電圧Ｖｓとオフセット電圧Ｖｏｆｓとの大小関係に基づいて、その出力レベルを変遷することになる。
【００２６】
次に、図３を参照しながら、増幅器ＡＭＰ３の内部構成について詳細な説明を行う。図３は増幅器ＡＭＰ３の一構成例を示す回路図である。本図に示す通り、本実施形態の増幅器ＡＭＰ３は、ｐｎｐ型バイポーラトランジスタＱａ、Ｑｂ、Ｑｃと、定電流源Ｉａ、Ｉｂと、増幅器ＡＭＰａと、を有して成る。
【００２７】
トランジスタＱａのベースは、可変基準電圧Ｖａが印加される第１非反転入力端子に相当する。トランジスタＱｂのベースは、第２固定基準電圧Ｖｉｒｅｆが印加される第２非反転入力端子に相当する。トランジスタＱｃのベースは、出力電流設定用基準電圧Ｖｉｒｅｆ’が印加される反転入力端子に相当する。
【００２８】
トランジスタＱａ、Ｑｂのエミッタは互いに接続されており、その接続ノードは定電流源Ｉａを介して電源ラインに接続される一方、増幅器ＡＭＰａの非反転入力端子（＋）にも接続されている。トランジスタＱａ、Ｑｂのコレクタは各々接地されている。増幅器ＡＭＰａの反転入力端子（−）は、定電流源Ｉｂを介して電源ラインに接続される一方、トランジスタＱｃのエミッタにも接続されている。トランジスタＱｃのコレクタは接地されている。増幅器ＡＭＰａの出力端子は、増幅器ＡＭＰ３の出力端子として、増幅器ＡＭＰ２の反転入力端子（−）に接続される一方、トランジスタＱｃのベースにも接続されている。
【００２９】
上記構成から成る増幅器ＡＭＰ３であれば、可変基準電圧Ｖａと第２固定基準電圧Ｖｉｒｅｆのいずれか低い方を、出力電流設定用基準電圧Ｖｉｒｅｆ’として増幅器ＡＭＰ２の反転入力端子（−）に出力することができる。
【００３０】
続いて、図４を参照しながら、上記構成から成るＤＣ／ＤＣコンバータの起動時動作について詳細な説明を行う。図４は本実施形態のＤＣ／ＤＣコンバータ各部における電圧波形を示す図である。なお、本図の縦軸は電圧を示しており、横軸は時間の経過を示している。
【００３１】
本図に示す通り、本実施形態のＤＣ／ＤＣコンバータに電源が投入されると、可変基準電圧ＶａはソフトスタートコンデンサＣｓｓの充電に伴って緩やかに上昇し始める。このとき、増幅器ＡＭＰ１では、可変基準電圧Ｖａが第１固定基準電圧Ｖｏｒｅｆを上回るまでの間、該可変基準電圧Ｖａが出力電圧設定用基準電圧として出力電圧Ｖｏとの比較参照に用いられる。また、増幅器ＡＭＰ３では、可変基準電圧Ｖａが第２固定基準電圧Ｖｉｒｅｆを上回るまでの間、該可変基準電圧Ｖａが出力電流設定用基準電圧Ｖｉｒｅｆ’として送出される。
【００３２】
このように、誤差電圧Ｖｉｔｈと比較参照される出力電流設定用基準電圧Ｖｉｒｅｆ’として、電源投入直後はソフトスタートコンデンサＣｓｓの端子電圧である可変基準電圧Ｖａを用いる構成とすることにより、起動時の出力電流設定用基準電圧Ｖｉｒｅｆ’が低レベルでスイープされることになる。従って、位相補償用ＣＲ回路（抵抗Ｒｆｃ、コンデンサＣｆｃ）によって電源投入時における誤差電圧Ｖｉｔｈの立ち上がりが鈍ったとしても、該誤差電圧Ｖｉｔｈは出力電流設定用基準電圧Ｖｉｒｅｆ’に素早く達することができるようになる。
【００３３】
その結果、増幅器ＡＭＰ２の出力電圧は正値となり、正の出力電流ｉｏを流すことが可能なオフセット電圧ＶｏｆｓをコンパレータＣＭＰ１に与えることができるようになるので、従来の課題であった電源投入直後における出力電圧Ｖｏの起動遅延を解消することが可能となる。これにより、出力電圧Ｖｏも起動当初から可変基準電圧Ｖａに素早く到達するので、従来のように誤差電圧Ｖｉｔｈが第２固定基準電圧Ｖｉｒｅｆを大幅に上回ることがないようにして、出力電圧Ｖｏのオーバーシュート防止を実現することができる。
【００３４】
その後、可変基準電圧Ｖａが第１固定基準電圧Ｖｏｒｅｆを上回ると、増幅器ＡＭＰ１では、第１固定基準電圧Ｖｏｒｅｆが出力電圧設定用基準電圧として実出力電圧Ｖｏとの比較参照に用いられるようになる。また、可変基準電圧Ｖａが第２固定基準電圧Ｖｉｒｅｆを上回ると、増幅器ＡＭＰ３では、第２固定基準電圧Ｖｉｒｅｆが出力電流設定用基準電圧Ｖｉｒｅｆ’として送出されるようになる。このような構成とすることにより、定常状態では出力電圧Ｖｏ及び出力電流ｉｏを所望値に固定制御することが可能となる。
【００３５】
一方、本実施形態のＤＣ／ＤＣコンバータにおいて電源が遮断されると、可変基準電圧Ｖａは定電流源Ｉ２によって放電されることにより低下し始める。このとき、増幅器ＡＭＰ１では、可変基準電圧Ｖａが第１固定基準電圧Ｖｏｒｅｆを下回った後、該可変基準電圧Ｖａが出力電圧設定用基準電圧として出力電圧Ｖｏとの比較参照に用いられる。また、増幅器ＡＭＰ３では、可変基準電圧Ｖａが第２固定基準電圧Ｖｉｒｅｆを下回った後、該可変基準電圧Ｖａが出力電流設定用基準電圧Ｖｉｒｅｆ’として送出される。このように、誤差電圧Ｖｉｔｈと比較参照される出力電流設定用基準電圧Ｖｉｒｅｆ’として、電源遮断後は定電流源Ｉ２の端子電圧である可変基準電圧Ｖａを用いる構成とすることにより、出力電圧Ｖｏのアンダーシュート防止を実現することができる。
【００３６】
なお、上記実施形態では、部品点数を不必要に増加させない観点から、増幅器ＡＭＰ３の第１非反転入力端子（＋）に印加される可変電圧源として、ソフトスタートコンデンサＣｓｓの端子電圧Ｖａを採用した場合を例に挙げて説明を行ったが、本発明の構成はこれに限定されるものではなく、誤差電圧Ｖｉｔｈよりも緩やかに立ち上がる可変電圧源であれば、どのような電圧源を用いてもよい。
【００３７】
【発明の効果】
上記した通り、本発明に係るＤＣ／ＤＣコンバータは、電源投入時及び／または電源遮断時に出力トランジスタに過大な電流が流れるのを防止するための出力電圧の電圧調整用コンデンサ及び／または放電回路を有し、ＰＷＭ駆動された前記出力トランジスタを介することにより、入力電圧を所定の電圧値に変換して出力するＤＣ／ＤＣコンバータにおいて、前記出力電圧は、電源投入から前記電圧調整用コンデンサの一端の電圧が前記所定の電圧値に達するまでの殆どの期間、及び／または電源遮断から前記放電回路の一端の電圧が前記所定の電圧値に達するまでの殆どの期間、前記電圧調整用コンデンサ及び／または前記放電回路の一端の電圧と略相似して変化する構成としている。
【００３８】
このような構成とすることにより、電源投入時における出力電圧の急激な立上がり及びこれによるオーバーシュートの発生、及び／または電源遮断時における出力電圧の急激な低下及びこれによるアンダーシュートの発生を防止・低減して出力トランジスタの過大電流による破壊や負荷の劣化を防ぐことが可能となる。
【図面の簡単な説明】
【図１】本発明に係るＤＣ／ＤＣコンバータの要部構成を示す回路図である。
【図２】コンパレータＣＭＰ１及びオフセット回路ＯＦＳ１の一構成例を示す回路図である。
【図３】増幅器ＡＭＰ３の一構成例を示す回路図である。
【図４】本実施形態のＤＣ／ＤＣコンバータ各部における電圧波形を示す図である。
【図５】従来のＤＣ／ＤＣコンバータ各部における電圧波形を示す図である。
【符号の説明】
Ｎ１、Ｎ２　　ＮチャネルＭＯＳ電界効果トランジスタ（ＦＥＴ）
ＳＲ１　　ＳＲフリップフロップ
ＣＭＰ１　　コンパレータ
ＯＦＳ１　　オフセット回路
ＡＭＰ１、ＡＭＰ２、ＡＭＰ３　　増幅器
Ｅ１、Ｅ２　　直流電圧源
Ｃｓｓ　　ソフトスタートコンデンサ
Ｒｆｃ　　位相補償抵抗
Ｃｆｃ　　位相補償コンデンサ
Ｉ１、Ｉ２　　定電流源
Ｌ１　　出力コイル
Ｃ１　　出力コンデンサ
Ｒｓ　　センス抵抗
【図１】
2004048835.tif 000003
【図２】
2004048835.tif 000004
【図３】
2004048835.tif 000005
【図４】
2004048835.tif 000006
【図５】
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