(57)【要約】【課題】多バス化された半導体装置のプロービング試験において、入出力端子圧縮試験技術を利用して同時測定数を確保しながら、各端子のＤＣ試験をも可能とする半導体装置、およびその試験方法を提供すること【解決手段】入出力端子Ｐ０乃至Ｐ４と共通線Ｌ０との間にはスイッチ部ＳＷ０乃至ＳＷ４が備えられ、導通するスイッチ部の組み合わせに対応して非プローブ端子Ｐ１乃至Ｐ４のうちから任意の組み合わせで被測定端子を選択する。対応する入力／出力バッファは非活性化されて被測定端子と入力／出力バッファとの間の電流経路が遮断される。対応するスイッチ部を導通してプローブ端子と被測定端子とを接続し、プローブＰｒ０を介してテスタＴＳによるリーク電流の測定を行なう。プローブＰｒ０に接続されない被測定端子である非プローブ端子のリーク電流の測定を行なうことができる。【選択図】　図１
2004028751.tif 000002
【特許請求の範囲】
【請求項１】
入出力端子のうち、試験用プローブが接続される１のプローブ端子と前記試験用プローブが接続されない少なくとも１の非プローブ端子とを共通端子群として、前記プローブ端子を介して試験信号を共通に入出力する入出力端子圧縮試験に対応した半導体装置において、
前記プローブ端子と前記非プローブ端子との間にスイッチ部を備え、
前記スイッチ部は、試験の際に活性化されるスイッチ制御信号により活性化されることを特徴とする半導体装置。
【請求項２】
前記スイッチ部は、前記共通端子群のうち隣接する端子間に備えられることを特徴とする請求項１に記載の半導体装置。
【請求項３】
共通線を備え、
前記スイッチ部は、前記共通端子群を構成する各端子と前記共通線との間に備えられることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記共通端子群の各端子は、入出力バッファを備え、
前記入出力バッファは、前記試験の際に活性化されるバッファ制御信号により非活性化されることを特徴とする請求項１乃至３の少なくとも何れか１項に記載の半導体装置。
【請求項５】
２以上の前記共通端子群を備え、隣接する前記入出力端子は、異なる前記共通端子群に属することを特徴とする請求項１に記載の半導体装置。
【請求項６】
請求項１乃至３の少なくとも何れか１項に記載の半導体装置についての試験方法であって、
前記共通端子群の各端子と前記半導体装置の内部との信号経路を非活性化し、前記プローブ端子と前記非プローブ端子のうちの被測定端子との間に備えられる前記スイッチ部を活性化した上で、前記プローブ端子を介するリーク電流を測定することを特徴とする半導体装置の試験方法。
【請求項７】
請求項４に記載の半導体装置についての試験方法であって、
前記プローブ端子と前記非プローブ端子のうちの被測定端子との間に備えられる前記スイッチ部を活性化し、前記被測定端子の前記入出力バッファを活性化すると共に、前記入出力端子圧縮試験の状態を解除した上で、
前記プローブ端子より信号入力を行なう信号入力ステップと、
前記プローブ端子より信号出力を行なう信号出力ステップとを有することを特徴とする半導体装置の試験方法。
【請求項８】
前記入出力バッファの活性化は、
前記信号入力ステップの際の、前記被測定端子の前記入力バッファ部の活性ステップと、
前記信号出力ステップの際の、前記被測定端子の前記出力バッファ部の活性ステップとを有することを特徴とする請求項７に記載の半導体装置の試験方法。
【請求項９】
請求項４に記載の半導体装置についての試験方法であって、
前記プローブ端子と前記非プローブ端子のうちの被測定端子との間に備えられる前記スイッチ部を活性化すると共に、前記被測定端子の前記入出力バッファを非活性化した上で、
前記入出力端子圧縮試験の状態で、前記プローブ端子より信号入力を行なう圧縮信号入力ステップと、
前記被測定端子の前記出力バッファ部を活性化すると共に、前記入出力端子圧縮試験の状態を解除する出力準備ステップと、
前記プローブ端子より信号出力を行なう信号出力ステップとを有することを特徴とする半導体装置の試験方法。
【請求項１０】
請求項４に記載の半導体装置についての試験方法であって、
前記入出力端子圧縮試験の状態で、前記プローブ端子より信号入力を行なう圧縮信号入力ステップと、
前記プローブ端子と前記非プローブ端子のうちの被測定端子との間に備えられる前記スイッチ部を活性化し、前記被測定端子の前記出力バッファ部を活性化すると共に、前記入出力端子圧縮試験の状態を解除する出力準備ステップと、
前記プローブ端子より信号出力を行なう信号出力ステップとを有することを特徴とする半導体装置の試験方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、複数の入出力端子を備えた半導体装置の試験に関するものであり、特に、所定数の入出力端子ごとに１つの入出力端子を試験装置に接続して試験を行なう際の、個々の入出力端子の試験に関するものである。
【０００２】
【従来の技術】
近年の半導体技術においては、複数の半導体装置をプラスティックパッケージ等の１つのパッケージに実装して高機能ＬＳＩとする技術が進展してきている。マイクロプロセッサ等のシステムＬＳＩやメモリＬＳＩなど、異なる種類のＬＳＩを複数組み合わせて１つのパッケージに収納するシステムインパッケージ（Ｓｙｓｔｅｍ　Ｉｎ　Ｐａｃｋａｇｅ）（以下、ＳＩＰを略記する）や、メモリＬＳＩ等の同種のＬＳＩを複数組み合わせて１つのパッケージに収納するマルチチップパッケージ（Ｍｕｌｔｉ　Ｃｈｉｐ　Ｐａｃｋａｇｅ）（以下、ＭＣＰを略記する）に代表される技術である。
【０００３】
ＳＩＰやＭＣＰに収納される個々の半導体装置の入出力端子については、ＳＩＰやＭＣＰの入出力端子としてパッケージ外部に取り出されるものがある一方、パッケージ内に収納されている半導体装置間で接続されるのみでパッケージ外部に取り出されない端子も存在する。そのため、個々の半導体装置についての動作特性を試験するためには、ＳＩＰやＭＣＰに実装される前のベアチップまたはウェハの状態で行なう必要がある。ウェハ状態での試験は、ＬＳＩテスタ等によりパッドに探針（プローブ）を接続することにより行なわれる（以下、プロービング試験と称する）。また、プロービング試験に際しては、試験時間の短縮を図るためＬＳＩテスタ等に備えられている信号出力用ドライバ数と信号検出用コンパレータ数との範囲内で、複数の半導体装置を同時に測定する試験方法が採用されることが一般的である。
【０００４】
一方、上記のＳＩＰやＭＣＰにおいて実現すべきシステムは、高度化・複雑化されてきており、ＳＩＰやＭＣＰで必要とされるデータバス幅は多ビット構成の広いバス幅（以下、多バス構成と称する）が要求されてきており、多バス構成に対応した多数の入出力端子が必要となってきている。例えば、メモリＬＳＩについて例示すると、従来の１６ビット幅、３２ビット幅から、６４ビット幅、１２８ビット幅、またはそれ以上の多バス構成が必要とされており、６４端子、１２８端子といった多数の入出力端子が必要となっている。
【０００５】
こうした多バス構成に対応する多数の入出力端子を有する半導体装置についてプロービング試験を行なう場合には、半導体装置に微細なピッチで存在する全てのパッドにプローブを接続することが基本となる。この方法では、ＬＳＩテスタ等に備えられているドライバとコンパレータとのうち、１つの半導体装置に割り当てるべき数が多くなり同時測定数は制限される。
【０００６】
そこで、同時測定数を維持しながら多数の入出力端子を有する半導体装置のプロービング試験を行なう方法として、特開平１０−３８００号公報や特開平１１−１６３９１号公報などの入出力端子圧縮試験なるものが考案されている。入出力端子圧縮試験では、所定数の入出力端子について、端子ごとの信号の入出力に代えて代表となる１端子（プローブ端子）へのプローブによる信号の入出力を行なう。内部への信号経路はプローブ端子とその他の端子（非プローブ端子）とで共通となっており、プローブ端子からの信号の入出力により、所定数の入出力端子に対応する内部回路の全てに共通に信号が入力されると共に、各端子への信号出力に対して論理判定を行なった上で判定結果がプローブ端子に出力され、所定数の入出力端子に対する各種の機能検査であるＡＣ試験が行なわれる。１つの半導体装置のプロービング試験に必要となる入出力端子へのプローブ数を、１／（所定数）に減らすこととなり同時測定数が確保される。
【０００７】
【発明が解決しようとする課題】
しかしながら、従来技術のうち基本的なプロービング試験である、全てのパッドに接続すべきプローブを備える方法では、多バス化した近年の半導体装置に対しては、微細化されたパッド間隔に見合った間隔でプローブを実装することが不可能な場合がある。半導体装置のパッド間隔がプローブの実装間隔の限界で制限されてしまうおそれがあり問題である。
【０００８】
また、多バス化された半導体装置のすべてのパッドにプローブを接続できる場合でも、１つの半導体装置に対してプローブを介して信号の入出力を行なうドライバやコンパレータが多数必要となり、テスタ等におけるプロービング試験での同時測定数が減少して試験のスループットが悪化してしまう。試験時間や試験コストの増加を招来するおそれがあり問題である。
【０００９】
更に、従来技術のうち入出力圧縮試験技術によりプロービング試験を行なう方法においては、所定数の入出力端子を共通化して代表となる１つの端子に対してのみプローブを接続するため、プローブが接続されない入出力端子については電気的な信号の入出力が直接には行われず、入出力リーク電流の計測（以下、リーク電流試験と称する）や、断線の有無の検査（以下、オープン試験と称す）等の試験を行なうことができないおそれがあり問題である。
【００１０】
本発明は前記従来技術の問題点を解消するためになされたものであり、多バス化された半導体装置のプロービング試験において、前述の入出力端子圧縮試験技術を利用することにより試験における同時測定数を確保しながら、各端子のリーク電流試験やオープン試験といった試験をも可能とする半導体装置、およびその試験方法を提供することを主たる目的とする。
【００１１】
【課題を解決するための手段】
前記目的を達成するために、請求項１に係る半導体装置は、入出力端子のうち、試験用プローブが接続される１のプローブ端子と、接続されない少なくとも１の非プローブ端子とを共通端子群として、プローブ端子を介して試験信号を共通に入出力する入出力端子圧縮試験に対応しており、プローブ端子と非プローブ端子との間に備えられるスイッチ部が試験の際に活性化されるスイッチ制御信号により活性化されることを特徴とする。
【００１２】
請求項１の半導体装置では、入出力端子圧縮試験での共通端子群を構成する、１のプローブ端子と少なくとも１の非プローブ端子との間に備えられるスイッチ部が、試験時のスイッチ制御信号により活性化されて導通し、プローブ端子と非プローブ端子とを電気的に接続する。
【００１３】
また、請求項２に係る半導体装置は、請求項１に記載の半導体装置において、スイッチ部は、共通端子群のうち隣接する端子間に備えられることを特徴とする。
【００１４】
請求項２に係る半導体装置では、スイッチ部の活性化により、共通端子群のうち隣接する端子間は、直接に電気的に接続される。
【００１５】
また、請求項３に係る半導体装置は、請求項１に記載の半導体装置において、共通線を備え、スイッチ部は、共通端子群を構成する各端子と共通線との間に備えられることを特徴とする。
【００１６】
請求項３に係る半導体装置では、スイッチ部の活性化により、共通端子群を構成する各端子は、共通線を介して電気的に接続される。
【００１７】
また、請求項６に係る半導体装置の試験方法は、請求項１乃至３の少なくとも何れか１項に記載の半導体装置についての試験方法であって、共通端子群の各端子と半導体装置の内部との信号経路を非活性化し、プローブ端子と非プローブ端子のうちの被測定端子との間に備えられるスイッチ部を活性化した上で、プローブ端子を介するリーク電流を測定することを特徴とする。
【００１８】
請求項６に係る半導体装置の試験方法では、共通端子群の各端子と半導体装置の内部との信号経路を非活性化して電気的に切り離した上で、スイッチ部を活性化してプローブ端子と非プローブ端子のうちの被測定端子とを電気的に接続して、電気的に接続されたプローブ端子と被測定端子との総和のリーク電流をプローブ端子から測定する。
【００１９】
これにより、入出力端子圧縮試験における共通端子群の端子間をスイッチ部で導通することができるので、プローブ端子を介して非プローブ端子におけるリーク電流の測定を行なうことが可能となり、ＡＣ試験に有効な入出力端子圧縮試験に対応してプローブが接続される端子がプローブ端子に限定される場合にも、プローブ端子と非プローブ端子とを含めた各端子のリーク電流を測定する試験を行なうことができる。
【００２０】
スイッチ部を隣接する端子間に備える場合には、（端子数−１）のスイッチ部を備えれば共通端子群の全端子を電気的に接続することができる。プローブ端子から隣接する非プローブ端子を順次追加接続することができ、追加接続される非プローブ端子ごとにリーク電流を測定することができる。
【００２１】
スイッチ部を端子と共通線との間に備える場合には、（端子数）のスイッチ部を備えれば共通端子群の全端子を電気的に接続することができる。導通するスイッチ部を適宜に選択してやれば、プローブ端子と非プローブ端子との適宜な組み合わせでリーク電流を測定することができる。プローブ端子は常に測定されるので、プローブ端子にはスイッチ部を備えず共通線と直結する構成とすることもできる。この場合に必要となるスイッチ部の数は、（端子数−１）である。
【００２２】
多バス化に伴い、半導体装置におけるパッド間隔の配置限界がプロービング試験でのプローブの実装間隔の限界により制限されてしまうといった課題や、プロービング試験においてプローブ数の増大により同時測定数が制限されてしまうといった課題の回避するために、ＡＣ試験において有効である入出力端子圧縮試験機能を使用しながら、リーク電流の測定という試験をも同時に行なうことができる。
【００２３】
また、請求項４に係る半導体装置は、請求項１乃至３の少なくとも何れか１項に記載の半導体装置において、共通端子群の各端子は、入出力バッファを備え、入出力バッファは、試験の際に活性化されるバッファ制御信号により非活性化されることを特徴とする。
【００２４】
請求項４に係る半導体装置では、共通端子群の各端子に備えられる入出力バッファは、試験の際に活性化されるバッファ制御信号により非活性化されて、各端子から電気的に切り離される。
【００２５】
また、請求項７に係る半導体装置の試験方法は、請求項４に記載の半導体装置についての試験方法であって、プローブ端子と非プローブ端子のうちの被測定端子との間に備えられるスイッチ部を活性化し、被測定端子の入出力バッファを活性化すると共に、入出力端子圧縮試験の状態を解除した上で、プローブ端子より信号入力を行なう信号入力ステップと、プローブ端子より信号出力を行なう信号出力ステップとを有することを特徴とする。
【００２６】
請求項７に係る半導体装置の試験方法では、スイッチ部を活性化してプローブ端子と非プローブ端子のうちの被測定端子とを電気的に接続し、被測定端子の入出力バッファを活性化し信号入力が可能な状態として、入出力端子圧縮試験の状態を解除しておく。信号入力ステップにより、プローブ端子からスイッチ部を介して被測定端子へ信号入力を行ない、その後、被測定端子の入出力バッファにおいて信号出力が可能な状態として、信号出力ステップにより、被測定端子からスイッチ部を介してプローブ端子へ信号出力を行なう。
【００２７】
また、請求項８に係る半導体装置の試験方法は、請求項７に記載の半導体装置の試験方法において、入出力バッファの活性化は、信号入力ステップの際の、被測定端子の入力バッファ部の活性ステップと、信号出力ステップの際の、被測定端子の出力バッファ部の活性ステップとを有することを特徴とする。
【００２８】
請求項８に係る半導体装置の試験方法では、被測定端子から信号を入力する際に、入出力バッファにおける入力バッファ部が活性化され、信号を出力する際に、入出力バッファにおける出力バッファ部が活性化される。
【００２９】
これにより、スイッチ部を介する、プローブ端子と非プローブ端子のうちの被測定端子との間の信号経路が必要に応じて確立し、被測定端子の入出力バッファにおける信号入出力動作の検出が可能となるので、プローブ端子を介して、被測定端子と入出力バッファの入力信号経路および出力信号経路との間の断線の検査が可能となる。ＡＣ試験に有効な入出力端子圧縮試験機能においてプローブが接続される端子がプローブ端子に限定される場合にも、プローブ端子と非プローブ端子とを含めた各端子のオープン試験である試験を行なうことができる。
【００３０】
スイッチ部を隣接する端子間に備える場合には、被測定端子の入出力バッファを選択的に活性化することにより、各端子のオープン試験を行なうことができる。
【００３１】
スイッチ部を端子と共通線との間に備える場合には、被測定端子の入出力バッファを選択的に活性化することの他、被測定端子と共通線との間のスイッチ部を選択的に活性化することにより、各端子のオープン試験を行なうことができる。
【００３２】
また、請求項９に係る半導体装置の試験方法は、請求項４に記載の半導体装置についての試験方法であって、プローブ端子と非プローブ端子のうちの被測定端子との間に備えられるスイッチ部を活性化すると共に、被測定端子の入出力バッファを非活性化した上で、入出力端子圧縮試験の状態で、プローブ端子より信号入力を行なう圧縮信号入力ステップと、被測定端子の出力バッファ部を活性化すると共に、入出力端子圧縮試験の状態を解除する出力準備ステップと、プローブ端子より信号出力を行なう信号出力ステップとを有することを特徴とする。
【００３３】
また、請求項１０に係る半導体装置の試験方法は、請求項４に記載の半導体装置についての試験方法であって、入出力端子圧縮試験の状態で、プローブ端子より信号入力を行なう圧縮信号入力ステップと、プローブ端子と非プローブ端子のうちの被測定端子との間に備えられるスイッチ部を活性化し、被測定端子の出力バッファ部を活性化すると共に、入出力端子圧縮試験の状態を解除する出力準備ステップと、プローブ端子より信号出力を行なう信号出力ステップとを有することを特徴とする。
【００３４】
請求項９または１０に係る半導体装置の試験方法では、入出力端子圧縮試験機能により信号を入力した後、入出力端子圧縮試験機能を解除して共通端子群の各端子へ信号を出力する。被測定端子に出力された信号は、スイッチ部を介してプローブ端子に伝播して出力される。この際、スイッチ部の活性化のタイミングは、信号入力の前後の何れでも可能である。ここで、信号入力前に活性化する場合には入出力バッファを非活性化しておく必要がある。
【００３５】
これにより、被測定端子からスイッチ部を介してプローブ端子に到る信号経路が必要に応じて確立し、被測定端子の入出力バッファにおける信号出力動作の検出が可能となるので、プローブ端子を介して、被測定端子と入出力バッファの出力信号経路との間の断線の検査が可能となる。ＡＣ試験に有効な入出力端子圧縮試験機能においてプローブが接続される端子がプローブ端子に限定される場合にも、プローブ端子と非プローブ端子とを含めた各端子のオープン試験である試験を行なうことができる。
【００３６】
この場合も、スイッチ部を隣接する端子間に備える場合には、被測定端子の入出力バッファを選択的に活性化することにより、スイッチ部を端子と共通線との間に備える場合には、被測定端子の入出力バッファを選択的に活性化することの他、被測定端子と共通線との間のスイッチ部を選択的に活性化することにより、各端子のオープン試験を行なうことができる。
【００３７】
また、請求項５に係る半導体装置は、請求項１に記載の半導体装置において、２以上の共通端子群を備え、隣接する入出力端子は、異なる共通端子群に属することを特徴とする。
【００３８】
これにより、隣接する入出力端子間のリーク電流の測定に際して、端子間の電圧バイアスの方向や電圧差を適宜に設定してリーク電流の測定を行なうことができる。ダイオード特性等の方向性を有するリーク電流経路に対しても効率よく測定を行なうことができる。
【００３９】
【発明の実施の形態】
以下、本発明の半導体装置、およびその試験方法について具体化した実施形態を図１乃至図１３に基づき図面を参照しつつ詳細に説明する。
【００４０】
図１に示す第１実施形態の回路ブロック図は、入出力端子圧縮試験が行なわれる際の共通端子群として入出力端子Ｐ０乃至Ｐ４部分を拡大した回路ブロックである。テスタＴＳからのプローブＰｒ０は入出力端子Ｐ０に接続されており、入出力端子Ｐ０がプローブ端子となっている。従って、入出力端子Ｐ１乃至Ｐ４は、テスタＴＳからのプローブが接続されない非プローブ端子となっている。ここでは、非プローブ端子として端子Ｐ１乃至Ｐ４の４つの端子を示しているが、非プローブ端子の数が４つに限定されないことは言うまでもない。各端子Ｐ０乃至Ｐ４には、半導体装置ＳＤ内部との信号の入出力用として、図１の入力バッファ構成に示すように、入力された信号をＭＯＳトランジスタのゲート端子で受ける回路構成を備える入力バッファＩ０乃至Ｉ４と、図１の出力バッファ構成に示すように、ソースドライブ用のＰＭＯＳトランジスタとシンクドライブ用のＮＭＯＳトランジスタを備える出力バッファＯ０乃至Ｏ４が備えられている。各入出力端子Ｐ０乃至Ｐ４と共通線Ｌ０との間には、スイッチ部ＳＷ０乃至ＳＷ４が備えられている。
入出力端子Ｐｎからの信号線は、第１メタル層と第２メタル層とのコンタクトＮ１２、Ｎ１３を介して第１メタル層や第２メタル層により入力バッファＩｎ、および出力バッファＯｎに接続されている。また、メタル層とポリシリコン層とのコンタクトＮ１４は、入出力端子Ｐｎからのメタル層の信号線と入力バッファＩ０乃至Ｉ４のポリシリコン層の入力端子とを接続する。更に、出力バッファＯｎのＰＭＯＳ／ＮＭＯＳトランジスタのソース端子と電源電圧ＶＤＤ／基準電圧ＶＳＳとの間、ドレイン端子間から入出力端子Ｐｎに向かう接続点は、各々、メタル層と拡散層とのコンタクトＮ１５／Ｎ１６、Ｎ１１により接続されている。
【００４１】
また、各出力バッファＯ０乃至Ｏ４には、ＤＣ試験時のバッファ制御用の制御信号Ｔが入力されており、出力バッファの活性・非活性の制御を行なっている。ここで、入力バッファＩ０乃至Ｉ４として、図１の入力バッファ構成に示すように、入力された信号をＭＯＳトランジスタのゲート端子で受ける回路構成であれば、各端子Ｐ０乃至Ｐ４と入力バッファＩ０乃至Ｉ４との間の電流経路は形成されないため、入力バッファの活性・非活性の制御を行なう制御信号は不要となる。但し、端子との間で電流経路が形成される回路構成の入力バッファの場合には、入力バッファの活性・非活性の制御を行なうバッファ制御用の制御信号が必要となる。入力バッファの制御信号としては、入出力バッファを介しての信号の入出力を伴わないリーク電流の測定の場合には、制御信号Ｔと共用することができる。信号の入出力を伴うオープン試験の場合には、制御信号Ｔとは異なる制御信号であることが好ましい。
【００４２】
尚、図１では、全ての出力バッファＯ０乃至Ｏ４について共通の制御信号Ｔで制御する場合を例示しているが、入出力端子ごとに個別に試験を行なう場合等を考慮して、出力バッファごとに異なる制御信号とすることも考えられる。入力バッファを制御信号で制御する場合も同様である。
【００４３】
また、スイッチ部ＳＷ０乃至ＳＷ４の制御信号についても図示されていないが、後述するように、共通端子群ごとに共通に制御する構成としてスイッチ部ＳＷ０乃至ＳＷ４について１つの制御信号とすることもできる。逆に、非プローブ端子Ｐ１乃至Ｐ４を個別に被測定端子とし、プローブ端子Ｐ０に接続する構成としてスイッチ部ＳＷ０乃至ＳＷ４ごとに異なる制御信号とすることもできる。前者は主にリーク電流試験に対して有効な制御であり、後者は主にオープン試験において有効な制御である。
【００４４】
図１の回路構成に基づいたリーク電流の測定フローを、図２乃至図４に示す。図２は、基本的な測定フロー示している。ステップ（以下、Ｓと略記する）１１で共通端子群に属するプローブ端子Ｐ０と非プローブ端子Ｐ１乃至Ｐ４のうちの被測定端子との入力バッファおよび出力バッファを非活性化する。被測定端子の電流リークの測定に際して入力バッファおよび出力バッファを介した電流経路を遮断するためである。入力バッファとして、信号入力がＭＯＳトランジスタのゲート端子に入力される場合等、端子からの電流経路が形成されない回路構成である場合には非活性化の処理を行なう必要がないことはいうまでもない。ここで、図１の回路ブロックでは、各端子Ｐ０乃至Ｐ４と共通線Ｌ０との間にスイッチ部ＳＷ０乃至ＳＷ４が備えられる構成であるので、導通するスイッチ部の組み合わせに対応して非プローブ端子Ｐ１乃至Ｐ４のうちから任意の組み合わせで被測定端子を選択することができる。
【００４５】
次に、プローブ端子Ｐ０に対応するスイッチ部ＳＷ０と、被測定端子として選択すべき非プローブ端子に対応するスイッチ部とを導通して、プローブ端子と選択された被測定端子とを接続する（Ｓ１２）。この状態で、プローブＰｒ０を介してテスタＴＳによるリーク電流の測定を行なう（Ｓ１３）。スイッチ部により接続された、プローブ端子Ｐ０と被測定端子とを含んだリーク電流の測定を行なうことができる。詳細には、コンタクト形成工程等の各コンタクトＮ１１乃至Ｎ１４の製造工程における欠陥のチェックを行うことができる。
【００４６】
この場合、プローブ端子Ｐ０におけるリーク電流は常に測定されることとなる。プローブ端子Ｐ０のリーク電流は全てのスイッチ部を非導通にして測定することにより測定することができる。また、被測定端子のリーク電流を測定する場合には、対応する端子のスイッチ部の開閉前後のリーク電流を比較することにより行なうことができる。ここで、スイッチ部ＳＷ０は常時導通されて試験が行なわれる。図１のスイッチ部ＳＷ０に代えて、プローブ端子Ｐ０と共通線Ｌ０とを直接接続する構成とすることもできる。
【００４７】
半導体装置ＳＤの出荷検査等におけるＤＣ試験時には、共通端子群Ｐ０乃至Ｐ４の全てを接続した上で測定してやれば、リーク電流における不具合品を１回のリーク電流の測定によりスクリーニングすることができ、試験時間の短縮を図ることができる。
【００４８】
リーク電流試験の第１変形例の測定フローを図３に示す。図２の場合と同様に共通端子群に属するプローブ端子Ｐ０と非プローブ端子Ｐ１乃至Ｐ４のうちの被測定端子との入力バッファおよび出力バッファを非活性化する（Ｓ２１）。次に、非プローブ端子Ｐ１乃至Ｐ４のＤＣ試験時に常時導通すべきスイッチ部ＳＷ０を導通する（Ｓ２２）。ここで、スイッチ部ＳＷ０に代えてスイッチ部ＳＷ０の端子間を直接接続する構成とすれば（Ｓ２２）は不要である。
【００４９】
（Ｓ２２）あるいは（Ｓ２１）の後、リーク電流の測定を行なう（Ｓ２３）。（Ｓ２３）における最初の測定はプローブ端子Ｐ０についてのリーク電流の測定となる。次に、被測定端子に対応するスイッチ部の選択が終了したか否かの判定を行なう（Ｓ２４）。終了していれば（Ｓ２４：ＹＥＳ）測定フローは終了する。終了していなければ（Ｓ２４：ＮＯ）、（Ｓ２３）において測定した非プローブ端子Ｐ１乃至Ｐ４のうちの被測定端子に対応して導通しているスイッチ部を非導通化して（Ｓ２５）、次に測定対象となる非プローブ端子Ｐ１乃至Ｐ４のうちの被測定端子に対応するスイッチ部を導通する（Ｓ２６）。スイッチ部を切り替えた後（Ｓ２３）に戻りリーク電流の測定が繰り返される。
【００５０】
図３の第１変形例は、非プローブ端子Ｐ１乃至Ｐ４に対応するスイッチ部ＳＷ１乃至ＳＷ４から１つのスイッチ部を順次導通することにより、１つの被測定端子を順次選択する測定フローである。リーク電流の測定時、被測定端子として接続される非プローブ端子は何れか１端子であり、同時に２以上の非プローブ端子が接続されることはなく、複数のスイッチ部の排他接続が行なわれる。全てのスイッチ部ＳＷ０乃至ＳＷ４を非導通にしてプローブ端子Ｐ０についてのリーク電流を測定する場合も含め、端子ごとのリーク電流の測定を確実に行なうことができる。
【００５１】
リーク電流試験の第２変形例の測定フローを図４に示す。図２および図３の場合と同様に共通端子群に属するプローブ端子Ｐ０と非プローブ端子Ｐ１乃至Ｐ４のうちの被測定端子との入力バッファおよび出力バッファを非活性化する（Ｓ３１）。次に、非プローブ端子Ｐ１乃至Ｐ４のＤＣ試験時に常時導通すべきスイッチ部ＳＷ０を導通する（Ｓ３２）。ここで、スイッチ部ＳＷ０に代えてスイッチ部ＳＷ０の端子間を直接接続する構成とすれば（Ｓ３２）は不要である。
【００５２】
（Ｓ３２）あるいは（Ｓ３１）の後、リーク電流の測定を行なう（Ｓ３３）。（Ｓ３３）における最初の測定はプローブ端子Ｐ０についてのリーク電流の測定となる。次に、被測定端子に対応するスイッチ部の選択が終了したか否かの判定を行なう（Ｓ３４）。ここまでの測定フローは図３の第１変形例の場合と同様である。終了していれば（Ｓ３４：ＹＥＳ）測定フローは終了する。終了していなければ（Ｓ３４：ＮＯ）、次に測定対象となる非プローブ端子Ｐ１乃至Ｐ４のうちの被測定端子に対応するスイッチ部を導通する（Ｓ３５）。第１変形例の場合とは異なり、前の（Ｓ３３）における被測定端子に対応するスイッチ部は導通状態を維持するため、新たな被測定端子として選択された非プローブ端子が追加して接続されることとなる。（Ｓ３３）に戻りリーク電流の測定が繰り返される。
【００５３】
図４の第２変形例は、非プローブ端子Ｐ１乃至Ｐ４に対応するスイッチ部ＳＷ１乃至ＳＷ４が順次追加接続されることにより、順次新たな被測定端子を追加選択する測定フローである。リーク電流の測定時、接続される非プローブ端子は測定ごとに増加する多重接続が行なわれる。測定ごとのリーク電流の差を算出することにより端子ごとのリーク電流の測定を行なうことができる。図３の場合に比してスイッチ部の非導通制御のない分、簡易な制御により端子ごとのリーク電流を測定することができる。尚、プローブ端子Ｐ０についてのリーク電流の測定は、図３の場合と同様に全てのスイッチ部ＳＷ０乃至ＳＷ４を非導通にして行なう。
【００５４】
尚、図１の第１実施形態では、各端子Ｐ０乃至Ｐ４と共通線Ｌ０との間にスイッチ部ＳＷ０乃至ＳＷ４を備える場合を示したが、共通線Ｌ０を備えず端子Ｐ０乃至Ｐ４間をスイッチ部で直接に接続する構成の場合にも第２変形例と同様に、各端子の多重接続によるリーク電流の測定フローを適用することができる。
【００５５】
リーク電流試験の第３変形例を示す回路ブロックを図５に示す。図１の場合における１組の共通端子群Ｐ０乃至Ｐ４に代えて、共通端子群（Ｅ）（端子Ｐ０、Ｐ２、Ｐ４）と共通端子群（Ｏ）（端子Ｐ１、Ｐ３）という２組の共通端子群を備えており、隣接する端子は互いに異なる共通端子群に属する構成である。共通端子群（Ｅ）のプローブ端子が端子Ｐ０であり、共通端子群（Ｏ）のプローブ端子が端子Ｐ１であり、各々プローブＰｒ０、Ｐｒ１によりテスタＴＳに接続されている。また共通端子群（Ｅ）、（Ｏ）は各々異なる共通線Ｌ０ｅ、Ｌ０ｏを備えている。共通線Ｌ０ｅには、プローブ端子Ｐ０と非プローブ端子Ｐ２、Ｐ４とが制御信号Ｔｅにより制御されるスイッチ部を介して接続されている。共通線Ｌ０ｏには、プローブ端子Ｐ１と非プローブ端子Ｐ３とが制御信号Ｔｏにより制御されるスイッチ部を介して接続されている。尚、各端子には入出力バッファＩＯ０乃至ＩＯ４が接続されている。
【００５６】
隣接する端子は異なる共通端子群（Ｅ）、（Ｏ）に属するため、共通端子群（Ｅ）、（Ｏ）ごとに異なる電圧バイアスを印加することにより隣接端子間のリーク電流を測定することができる。この場合、電圧バイアスの方向および大きさは、テスタＴＳにより適宜に選択することができるため、隣接する端子間におけるリーク電流の経路について、ダイオード特性のようにリーク電流経路の抵抗値についての方向依存性を有している場合や、リーク電流経路における抵抗値が印加電圧に対して非線形の特性を有している場合等においても、簡易且つ迅速に測定することができる。尚、各々の共通端子群（Ｅ）、（Ｏ）については、図１乃至図４に説明した場合と同様の作用・効果を奏することは言うまでもない。
【００５７】
リーク電流試験の第４変形例を示す回路ブロックを図６に示す。第３変形例（図５）において、各端子が共通線Ｌ０ｅ、Ｌ０ｏを介して接続される構成に代えて、各端子間にスイッチ部を備え、端子間が直接に接続される構成である。具体的には、スイッチ部ＳＷｅ１、ＳＷｅ２を介して端子Ｐ０、Ｐ２、Ｐ４がグループ化されて共通端子群（Ｅ）を構成し、スイッチ部ＳＷｏ１、ＳＷｏ２を介して端子Ｐ１、Ｐ３がグループ化されて共通端子群（Ｅ）を構成している。
【００５８】
隣接する端子間のリーク電流の測定については、第３変形例（図５）の場合と同様の作用・効果を奏する。また、各々の共通端子群（Ｅ）、（Ｏ）については、図１、図２、および図４に説明した場合と同様の作用・効果を奏する。
【００５９】
図７に示す第２実施形態の回路ブロック図は、入出力端子圧縮試験が行なわれる際の共通端子群として入出力端子Ｐ０乃至Ｐ２を備える場合の回路ブロックである。テスタＴＳにプローブＰｒ０で接続されるプローブ端子Ｐ０に加えて、テスタＴＳには接続されない非プローブ端子Ｐ１、Ｐ２に対してもオープン試験を行なうことができる構成である。
【００６０】
入出力端子Ｐ０乃至Ｐ２、各入出力端子Ｐ０乃至Ｐ２に対応する入力バッファＩ０乃至Ｉ２および出力バッファＯ０乃至Ｏ２、および共通線Ｌ０との間に備えられているスイッチ部については、第１実施形態（図１）の場合と同様である。但し、図２では、共通線Ｌ０はプローブ端子Ｐ０に直結される場合を示している。入出力端子Ｐ０乃至Ｐ２において入出力される信号は、メモリセルアレイまたはデータバス等の信号の保持機能を有する信号保持部ＳＴまで入出力される。入力バッファＩ０乃至Ｉ２および出力バッファＯ０乃至Ｏ２は、各々、制御信号Ｃ０乃至Ｃ２で活性化制御される。また、各非プローブ端子Ｐ１、Ｐ２と共通線Ｌ０とを接続するスイッチ部は、各制御信号Ｔ１、Ｔ２で導通制御される。
【００６１】
入力信号のうちプローブ端子Ｐ０に入力される信号は、入力バッファＩ０を介して直接に信号保持部ＳＴに伝播される他、各非プローブ端子Ｐ１、Ｐ２の入力選択回路ＩＳ１、ＩＳ２に入力されている。更に入力選択回路ＩＳ１、ＩＳ２には、非プローブ端子Ｐ１、Ｐ２の入力バッファＩ１、Ｉ２を介して入力される信号も入力されている。
【００６２】
信号保持部ＳＴから出力される信号は、非プローブ端子Ｐ１、Ｐ２に向けては、その出力バッファＯ１、Ｏ２に直接に伝播されると共に、プローブ端子Ｐ０に向けては、出力選択回路ＯＳに入力される。更に出力選択回路ＯＳには、プローブ端子Ｐ０および非プローブ端子Ｐ１、Ｐ２に出力される各信号が入力される比較回路ＣＭの出力信号が入力される。
【００６３】
入力選択回路ＩＳ１、ＩＳ２、出力選択回路ＯＳには、その各々に入力される２つの信号の何れか一方を選択する選択信号ＳＥＬが入力されており、通常の入出力動作時と入出力端子圧縮試験時とにおいて、伝播する信号を切り替える働きをする。また、比較回路ＣＭは、入出力端子圧縮試験時に各端子Ｐ０乃至Ｐ２に対応する出力信号の一致判定を行なう回路である。一致した判定結果が出力信号として出力され、出力選択回路ＯＳを介してプローブ端子Ｐ０からテスタＴＳに伝播される。入力選択回路ＩＳ１、ＩＳ２、出力選択回路ＯＳ、および比較回路ＣＭにより入出力端子圧縮試験機能を実現することができる。
ここで、入力選択回路ＩＳ１、ＩＳ２により、入力バッファＩ０のデータを反転して信号保持部ＳＴに出力することもできる。この場合、比較回路ＣＭには、その反転データが入力されることとなる。
【００６４】
図７の回路構成に基づいたオープン試験の動作フローを、図８、９に示す。図８、９の動作フローにおける信号の入出力経路については図７にも合わせて示す。
【００６５】
図８は第１変形例である。先ず、プローブ端子Ｐ０と非プローブ端子Ｐ１、Ｐ２のうち被測定端子（図７では端子Ｐ１）とを接続する（Ｓ４１）。具体的には、制御信号Ｔ１を活性化して非プローブ端子Ｐ１に対応するスイッチ部を導通する。次に、被測定端子Ｐ１の入力バッファＩ１を制御信号Ｃ１により非活性化しておく（Ｓ４２）。これは、入出力端子圧縮試験機能を利用した信号入力に対応して不要な信号伝播の経路を遮断するための手続きである。
【００６６】
以上の事前準備の後、入出力端子圧縮試験機能を利用した信号入力を行なう（Ｓ４３）。この場合の信号経路▲５▼を図７に示す。プローブ端子Ｐ０に入力された信号は、入力バッファＩ０を介して、信号保持部ＳＴのうちの端子Ｐ０対応部分に直接に入力されて保持されると共に、入力選択回路ＩＳ１、ＩＳ２により選択されて信号保持部ＳＴのうちの端子Ｐ１、Ｐ２対応部分に入力されて保持される。データ入力の後、被測定端子Ｐ１の出力バッファＯ１を活性化する（Ｓ４４）。具体的には、制御信号Ｃ１を選択して出力バッファＯ１を活性化する。この時、制御信号Ｃ０、Ｃ２は選択されないので出力バッファＯ０、Ｏ２は非活性状態を維持する。
【００６７】
この状態で通常の信号出力動作を行なう（Ｓ４５）。この場合の信号経路▲７▼を図７に示す。通常の信号出力動作であるため、信号保持部ＳＴの各対応部分から端子Ｐ０乃至Ｐ２に向けて信号が出力されるが、非活性化制御されている出力バッファＯ０、Ｏ２のため、端子Ｐ０、Ｐ２には信号が伝播することはない。これに対して、出力バッファＯ１は活性化制御されているので、被測定端子Ｐ１に信号が出力される。ここで、（Ｓ４１）により被測定端子Ｐ１とプローブ端子Ｐ０との間のスイッチ部は導通しているので、端子Ｐ１に出力された信号は、プローブ端子Ｐ０およびプローブＰｒ０を介してテスタＴＳに送られて出力信号の判定が行われる（Ｓ４６）。
【００６８】
これにより、出力バッファＯ１の回路動作や、信号保持部ＳＴから出力バッファＯ１、更に非プローブ端子Ｐ１に到る配線経路についての良否判定を行なうことができる。
【００６９】
また、図８の動作フローにおいては、信号入力の手続き（Ｓ４３）において入出力端子圧縮試験機能を利用するので、全ての非プローブ端子Ｐ１、Ｐ２に対して一括して信号入力を行なうことができる。
【００７０】
これにより、オープン試験の開始時に一括して信号入力を行なうことができ、その後の手続きである信号保持部ＳＴからの信号出力手続き（Ｓ４５）においては、非プローブ端子Ｐ１、Ｐ２から順次被測定端子を選択しながら信号出力を行なうことができる。一括した信号入力手続き（Ｓ４３）により、ＤＣ試験であるオープン試験における試験時間の短縮を図ることができる。
【００７１】
更に、入力選択回路ＩＳ１、ＩＳ２には、入力される原信号の論理反転を行なう論理反転機能を備える構成とすることもできる。被測定端子として順次選択される非プローブ端子Ｐ１、Ｐ２に対応する入力選択回路ＩＳ１、ＩＳ２ごとに、論理反転機能の活性・非活性を交互に設定してやれば、入出力端子圧縮試験機能により同一論理レベルとして入力された信号が、非プローブ端子Ｐ１、Ｐ２ごとに相互に論理反転された状態で信号保持部ＳＴに保持される。従って、信号出力の手続き（Ｓ４５）において順次選択される被測定端子ごとに、出力される信号の論理レベルが反転されるので、各端子Ｐ１、Ｐ２からテスタＴＳに到る配線容量等の寄生容量負荷が大きな場合にも、テスタＴＳにおいて迅速な信号検出が可能となる。
【００７２】
尚、第１変形例（図８）については、プローブ端子Ｐ０と被測定端子Ｐ１との接続の手続き（Ｓ４１）が信号入力の手続き（Ｓ４３）に先立って行なわれる場合を示したが、（Ｓ４１）の手続きについては信号出力の手続き（Ｓ４５）の開始前に行なわれればよく、（Ｓ４３）と（Ｓ４４）との間や（Ｓ４４）と（Ｓ４５）との間に行なう構成とすることもできる。また、被測定端子Ｐ１の入力バッファＩ１の非活性化手続き（Ｓ４２）を備える場合を示したが、入出力端子圧縮試験機能による信号入力に際しては、入力選択回路ＩＳ１により入力すべき信号の伝播経路が選択されるので、（Ｓ４２）による手続きを省略することもできる。
【００７３】
図９は第２変形例である。第１変形例（図８）における、入出力端子圧縮試験機能を利用した信号入力の手続き（Ｓ４３）に代えて、通常の信号入力動作を行なう（Ｓ５１）。また、信号入力に先立つ、被測定端子Ｐ１の入力バッファＩ１の非活性化手続き（Ｓ４２）は不要である。すなわち、被測定端子Ｐ１の入力バッファＩ１については活性化されていることが必要である。
【００７４】
通常の信号入力動作により図７の信号経路▲６▼に従って信号の入力が行われる。プローブ端子Ｐ０に入力された信号は、入力バッファＩ０を介して、信号保持部ＳＴのうちの端子Ｐ０対応部分に直接に入力されて保持されると共に、制御信号Ｔ１により導通状態にあるスイッチ部を介して被測定端子Ｐ１から入力バッファＩ１および入力選択回路ＩＳ１を経て信号保持部ＳＴのうちの端子Ｐ１対応部分に入力されて保持される。この場合、被測定端子として選択されていない非プローブ端子Ｐ２については、端子Ｐ２に残留している電圧レベルが信号保持部ＳＴに入力されるという不要動作を防止するため、制御信号Ｃ２により入力バッファＩ２を非活性化しておくことが好ましい。但し、被測定端子Ｐ１のオープン試験に影響しない場合には、この不要動作を停止させない構成とすることも可能である。
【００７５】
これにより、入力バッファＩ１および出力バッファＯ１の回路動作や、非プローブ端子Ｐ１から入力バッファＩ１、更に信号保持部ＳＴに到る配線経路、および信号保持部ＳＴから出力バッファＯ１、更に非プローブ端子Ｐ１に到る配線経路についての良否判定を行なうことができる。
【００７６】
また、図９の動作フローにおいては、被測定端子として非プローブ端子Ｐ１が設定され、信号入力の手続き（Ｓ５１）において信号保持部ＳＴのうちの端子Ｐ１対応部分に信号が入力される場合を説明した。この場合は、被測定端子を変更するごとに図９の動作フローを最初から実行することにより、設定された被測定端子についてのオープン試験を行なうことができる。
【００７７】
しかしながら、第２変形例（図９）は上記の動作フローに限定されるものではなく、信号入力の手続き（Ｓ５１）について、図８の入出力端子圧縮試験機能における信号入力（Ｓ４３）の場合と同様に、非プローブ端子Ｐ１、Ｐ２のうち測定すべき端子の全てに一括して信号入力を行なう構成とすることも可能である。この場合、（Ｓ４１）については全ての被測定端子をプローブ端子Ｐ０と接続するようにスイッチ部を導通する設定とする。
【００７８】
これにより、オープン試験の開始時に一括して信号入力を行なうことができ、その後の手続きである信号保持部ＳＴからの信号出力手続き（Ｓ４５）においては、非プローブ端子Ｐ１、Ｐ２のうちから順次被測定端子を選択しながら、信号出力を行なうことができる。一括した信号入力手続き（Ｓ５１）により、ＤＣ試験であるオープン試験における試験時間の短縮を図ることができる。
【００７９】
ここで、第２実施形態における信号保持部ＳＴ（図７、参照）については、メモリセルアレイである他、データバスやその経路上に備えられているラッチ回路等の信号の保持機能を備えた回路構成部分であればよい。メモリセルにまで信号を入力しない構成とすることにより、ＡＣ試験の結果に応じて検出された不良メモリセルが冗長構成に置き換えられる前の段階で実施される場合のあるＤＣ試験において、入力され保持されている信号を確実に出力することができる。ＤＣ試験において、不良メモリセルに起因する誤信号が出力されることを排除する追加の手続きは不要となり、簡易且つ確実にＤＣ試験におけるオープン試験を実施することができる。
【００８０】
また、第２実施形態についても、第１実施形態の第３変形例（図５）に示すグループ化や、第４変形例（図６）に示すような隣接する端子間を接続するスイッチ部の配置等を行なうことができ、同様な作用・効果を奏することは言うまでもない。
【００８１】
図１０に示す第３実施形態の回路ブロック図は、隣接する入出力端子Ｐｋ、Ｐｋ＋１と共通線Ｌ０との間に備えられるスイッチ部ＳＷおよびその周辺の回路構成についての回路ブロック図である。半導体装置では、端子Ｐｋ、Ｐｋ＋１からの静電気ストレスによる内部の入出力バッファＩＯｋ、ＩＯｋ＋１の破壊を防止するため、端子Ｐｋ、Ｐｋ＋１と入出力バッファＩＯｋ、ＩＯｋ＋１との間に静電破壊保護回路ＥＳＤ１が備えられることが一般的である。
【００８２】
これに対して、端子Ｐｋ、Ｐｋ＋１間を接続するスイッチ部ＳＷのスイッチトランジスタＭ２は、半導体装置のレイアウト配置上の制約等から静電破壊保護回路ＥＳＤ１を介さず、端子Ｐｋ、Ｐｋ＋１に直結される場合がある。また、端子Ｐｋ−１の場合のように静電破壊保護回路ＥＳＤ１を介して接続されるとしても、入出力バッファＩＯｋ、ＩＯｋ＋１とスイッチトランジスタＭ２とは回路構成やトランジスタサイズが異なるため、入出力バッファＩＯｋ、ＩＯｋ＋１の静電破壊保護用に設計された静電破壊保護回路ＥＳＤ１が、スイッチトランジスタＭ２に対して有効に機能しない場合も考えられる。
【００８３】
そこで、スイッチ部ＳＷには、スイッチトランジスタＭ２専用の静電破壊保護回路ＥＳＤ２を備える構成とすることが好ましい。図１０に示す静電破壊保護回路ＥＳＤ２は、端子から静電気ストレス印加時の電流制限用抵抗素子Ｒ１と静電気ストレスの放電経路を形成するＭＯＳトランジスタＭ１とを備えて構成されている。スイッチトランジスタＭ２は、抵抗素子Ｒ１とＭＯＳトランジスタＭ１との接続点に接続されている。ＭＯＳトランジスタＭ１は、スイッチトランジスタＭ２に比して静電気ストレスが優先的に流れるように設定されている。この設定は例えば、ＭＯＳトランジスタＭ１のゲート長をスイッチトランジスタＭ２のゲート長に比して短く設定すること等により行なわれる。ここで、ラッチアップ耐量を考慮して、静電破壊保護回路ＥＳＤ２と静電破壊保護回路ＥＳＤ１とは、互いに異なるバルク領域に形成されることや、バイポーラ動作やサイリスタ動作を防止するガードリングにより領域分離して形成されることが好ましい。
【００８４】
これにより、スイッチ部ＳＷに静電破壊保護回路ＥＳＤ２を備えた構成としたので、スイッチトランジスタＭ２の静電気ストレスに対する保護が可能である。また、静電破壊保護回路ＥＳＤ２と静電破壊保護回路ＥＳＤ１とを異なるバルク領域に形成されたり、バイポーラ動作やサイリスタ動作を防止するガードリングにより領域分離して形成されるので、ラッチアップ等に起因する誤動作の発生を防止することができる。
【００８５】
また、スイッチトランジスタＭ２の制御信号Ｔｋ、Ｔｋ＋１は、レベルシフタＬＳにより電圧レベルをシフトした上でゲート端子に印加される構成である。すなわち、スイッチトランジスタＭ２の導通時には、端子Ｐｋ、Ｐｋ＋１に印加される入出力信号の高電圧レベルに対して、スイッチトランジスタＭ２の閾値電圧以上に高い電圧を印加する。
これにより、スイッチトランジスタＭ２を確実に導通させることができ、スイッチトランジスタＭ２を介して入出力される信号の電圧レベルを、原信号の電圧レベルと同等にすることができる。
【００８６】
また、スイッチトランジスタＭ２の非導通時には、端子Ｐｋ、Ｐｋ＋１に印加される入出力信号の低電圧レベルより低い電圧を印加する。
これにより、入出力信号の低電圧レベルより低い電圧レベルのアンダーシュートノイズが端子Ｐｋ、Ｐｋ＋１に印加された場合にも、スイッチトランジスタＭ２を確実に非導通とすることができ、スイッチトランジスタＭ２の誤動作を確実に防止することができる。
【００８７】
図１１には、図１０のレベルシフタＬＳについての具体例を示す。高電圧として昇圧電圧ＶＨを、低電圧として負電圧ＶＬを出力する構成である。ここで、昇圧電圧ＶＨとしてワード線活性化信号に利用される昇圧電源の電圧や内部降圧電源により降圧された電源電圧を使用している場合の外部電源等が考えられる。また、負電圧ＶＬとしてＰウェルやＰ型基板へのバックゲートバイアス電圧やワード線の非活性化信号に利用される負電圧電源の電圧等が考えられる。
【００８８】
図１１のレベルシフタＬＳでは、前段部ＬＳ１と後段部ＬＳ２との２段構成となっている。前段部ＬＳ１には電源電圧ＶＤＤと基準電圧ＶＳＳとの間の電圧振幅を有する入力信号ＩＮが入力され、基準電圧レベルを基準電圧ＶＳＳから負電圧ＶＬにレベルシフトする。後段部ＬＳ２では、更に、高電圧レベルを電源電圧ＶＤＤから昇圧電圧ＶＨにレベルシフトして、昇圧電圧ＶＨと負電圧ＶＬとの間の電圧振幅を有する出力信号ＯＵＴを出力する。後段部ＬＳ２の回路構成は、前段部ＬＳ１の回路構成に対してＰＭＯＳトランジスタとＮＭＯＳトランジスタとの接続関係を逆転させた構成であり、前段部ＬＳ１と同等の作用・効果を奏する回路構成である。従って、以下の説明では前段部ＬＳ１の回路構成について詳細に説明をし、後段部ＬＳ２の説明は省略する。
【００８９】
入力信号ＩＮとして、電源電圧ＶＤＤの電圧レベルを有するハイレベル信号が入力されるとする。入力信号ＩＮは、電源電圧ＶＤＤが印加されているインバータゲートＩＮＶ１を介してＰＭＯＳトランジスタＭ３のゲート端子に入力されると共に、電源電圧ＶＤＤが印加されているインバータゲートＩＮＶ２に入力される。ＰＭＯＳトランジスタＭ３のゲート端子にはハイレベルの入力信号ＩＮがローレベルに反転されて入力されるので、ＰＭＯＳトランジスタＭ３が導通しＮＭＯＳトランジスタＭ６のゲート端子に電源電圧ＶＤＤが印加されることにより、ＮＭＯＳトランジスタＭ６が導通する。また、インバータゲートＩＮＶ２によりハイレベルに再反転された信号がＰＭＯＳトランジスタＭ５のゲート端子に入力されてＰＭＯＳトランジスタＭ５は非導通となる。従って、出力信号には、分圧トランジスタであるＮＭＯＳトランジスタＭ８を介してＮＭＯＳトランジスタＭ６により負電圧ＶＬが印加され、基準電圧レベルが基準電圧ＶＳＳから負電圧ＶＬにレベルシフトされる。ここで、出力信号はＮＭＯＳトランジスタＭ４のゲート端子に入力されており、ＮＭＯＳトランジスタＭ４は非導通となるので、負電圧ＶＬからＮＭＯＳトランジスタＭ６のゲート端子への経路は遮断される。
【００９０】
入力信号ＩＮとして、基準電圧ＶＳＳのローレベル信号が入力されるとする。この場合には、インバータゲートＩＮＶ１によりハイレベルに反転された信号によりＰＭＯＳトランジスタＭ３が非導通となり、ＮＭＯＳトランジスタＭ６のゲート端子への電源電圧ＶＤＤの印加経路は遮断される。一方、インバータゲートＩＮＶ２により再反転されてローレベル信号がＰＭＯＳトランジスタＭ５のゲート端子に入力されるので、ＰＭＯＳトランジスタＭ５は導通する。出力信号にはＰＭＯＳトランジスタＭ５を介して電源電圧ＶＤＤが印加される。出力信号は、ＮＭＯＳトランジスタＭ４のゲート端子に入力されているので、ＮＭＯＳトランジスタＭ４が導通されて分圧トランジスタであるＮＭＯＳトランジスタＭ７を介してＮＭＯＳトランジスタＭ６のゲート端子に負電圧ＶＬが印加され、ＮＭＯＳトランジスタＭ６は非導通状態に維持される。ここで、分圧トランジスタであるＮＭＯＳトランジスタＭ７、Ｍ８は、ゲート端子に電源電圧ＶＤＤが印加されており、ソース端子に出力される最大電圧は電源電圧ＶＤＤから閾値電圧降下した電圧に制限される。これにより、ソース端子に負電圧ＶＬが印加されるＮＭＯＳトランジスタＭ４、Ｍ６のドレイン端子に印加される最大電圧が電源電圧ＶＤＤから閾値電圧降下した電圧に制限されるため、ＮＭＯＳトランジスタＭ４、Ｍ６のソース・ドレイン端子間に印加される電圧を耐圧内の電圧に制限することができる。
前段部ＬＳ１から出力される、電源電圧ＶＤＤと負電圧ＶＬとの電圧振幅を有する信号は、分圧トランジスタを有して構成されるインバータゲートにより反転された後、後段部ＬＳ２に入力される。後段部ＬＳ２では高電圧レベルのレベルシフトが行なわれ、昇圧電圧ＶＨと負電圧ＶＬとの電圧振幅を有する出力信号ＯＵＴが出力される。
【００９１】
また、図１０に戻り、共通線Ｌ０にはクランプ部ＣＬが接続されている。クランプ部ＣＬは、ＤＣ試験時に活性化される制御信号Ｔが入力されており、制御信号Ｔが非活性な状態で活性化されるように制御される。すなわち、ＤＣ試験時には非活性状態にあるため、共通線Ｌ０を介しての非プローブ端子に対するＤＣ試験が行なわれる。ＤＣ試験が終了すると活性化され、共通線Ｌ０を所定の電圧レベルにクランプする。ＤＣ試験以外においてはスイッチ部ＳＷが導通されることはないため、この時の共通線Ｌ０がフローティング状態になることを防止している。
【００９２】
図１２に示すその他の実施形態の回路ブロック図は、入出力端子圧縮試験を備えた半導体装置ＳＤの回路ブロック図である。第２実施形態（図７）における共通線Ｌ０とスイッチ部とを除いた回路構成であり、入出力端子圧縮試験を備えた半導体装置ＳＤにおいて通常備えられる回路構成である。非プローブ端子Ｐ１、Ｐ２に対応する出力バッファＯ１、Ｏ２に対して非活性制御を行なう制御信号ＳＢＹが入力されている。また、入力バッファＩ０乃至Ｉ２については、ＭＯＳトランジスタのゲート端子を入力段とする構成を想定しており、非活性制御のための制御信号は入力されない構成である。
【００９３】
入出力端子圧縮試験を備えた通常の半導体装置ＳＤにおいて、非プローブ端子Ｐ１、Ｐ２についてのリーク電流の測定を可能とする測定フローを以下に説明する。図１３に図１２の回路構成に対するリーク電流試験の測定フローを示す。（Ｓ６１）において入出力端子圧縮試験機能により共通端子群Ｐ０乃至Ｐ２に対応して信号を入力する。次に、入出力端子圧縮試験機能を解除して通常の信号出力動作により信号出力を行なう（Ｓ６２）。信号出力後、非プローブ端子Ｐ１、Ｐ２に対応する出力バッファＯ１、Ｏ２を制御信号ＳＢＹにより非活性化する（Ｓ６３）。所定時間の経過後、通常の信号入力動作により再度信号入力を行なう（Ｓ６４）。入力された信号を入出力端子圧縮試験機能によりプローブ端子Ｐ０に出力し（Ｓ６５）、テスタＴＳにより出力信号の判定を行なう（Ｓ６６）。
【００９４】
ここで、（Ｓ６３）と（Ｓ６４）との間に設けられる所定時間は、非プローブ端子Ｐ１、Ｐ２において許容されるリーク電流値に依存する。（Ｓ６２）において出力された信号は、（Ｓ６３）により出力バッファＯ１、Ｏ２が非活性化した後は非プローブ端子Ｐ１、Ｐ２、入力バッファＩ１、Ｉ２、出力バッファＯ１、Ｏ２、およびその他の配線等に付随する寄生容量成分に電荷として蓄積されている。この蓄積電荷はリーク電流により徐々に放電されていくので、許容リーク電流を越えた電流値で放電が続いた場合に寄生容量成分の端子電圧レベルが反転する時間を所定時間として設定してやれば、リーク電流が許容値を超えている端子の電圧レベルについては、再度の信号入力時に信号の論理が反転して入力されることとなる。この反転信号がテスタＴＳでの判定により検出されてリーク電流が許容値を越えていることを検出することができる。
【００９５】
尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。
例えば、本実施形態において説明したスイッチ部の接続態様は、端子間ごと、または共通端子群ごとに自由に組み合わせることが可能である。
また、実施形態においては、入出力端子圧縮試験として、リーク電流試験やオープン試験等のＤＣ試験を例にとり説明したが、本発明は、これに限定されるものではなく、リーク電流試験に代表される純粋にＤＣバイアスのみを印加するＤＣ試験に適用できる他、オープン試験に代表される動作ファンクションを加えながら測定するプロービング試験についても同様に適用することができる。
【００９６】
（付記１）　入出力端子のうち、試験用プローブが接続される１のプローブ端子と前記試験用プローブが接続されない少なくとも１の非プローブ端子とを共通端子群として、前記プローブ端子を介して試験信号を共通に入出力する入出力端子圧縮試験に対応した半導体装置において、
前記プローブ端子と前記非プローブ端子との間にスイッチ部を備え、
前記スイッチ部は、試験の際に活性化されるスイッチ制御信号により活性化されることを特徴とする半導体装置。
（付記２）　前記スイッチ部は、前記共通端子群のうち隣接する端子間に備えられることを特徴とする付記１に記載の半導体装置。
（付記３）　前記スイッチ部は、前記共通端子群を構成する端子間を、直接に接続して配置されることを特徴とする付記１に記載の半導体装置。
（付記４）　共通線を備え、
前記スイッチ部は、前記共通端子群を構成する各端子と前記共通線との間に備えられることを特徴とする付記１に記載の半導体装置。
（付記５）　前記スイッチ制御信号は、前記スイッチ部に共通の信号であり、該スイッチ制御信号により、前記スイッチ部は同時に活性化されることを特徴とする付記１に記載の半導体装置。
（付記６）　前記スイッチ制御信号は、前記非プローブ端子のうちの被測定端子に対応する前記スイッチ部ごとに異なる信号であり、該スイッチ制御信号により、前記被測定端子と前記プローブ端子との間に備えられている前記スイッチ部が活性化されることを特徴とする付記１に記載の半導体装置。
（付記７）　前記共通端子群の各端子は、入出力バッファを備え、
前記入出力バッファは、前記試験の際に活性化されるバッファ制御信号により非活性化されることを特徴とする付記１乃至６の少なくとも何れか１項に記載の半導体装置。
（付記８）　前記非活性化は、前記入出力バッファにおける出力バッファ部の非活性化であることを特徴とする付記７に記載の半導体装置。
（付記９）前記バッファ制御信号は、前記入出力バッファに共通の信号であり、該バッファ制御信号により、前記入出力バッファは同時に非活性化されることを特徴とする付記７に記載の半導体装置。
（付記１０）　前記バッファ制御信号は、前記非プローブ端子のうちの被測定端子に対応する前記入出力バッファごとに異なる信号であり、該バッファ制御信号により、前記試験時における前記試験信号の入力の際、前記被測定端子の前記入出力バッファにおける入力バッファ部が活性化されることを特徴とする付記７に記載の半導体装置。
（付記１１）　前記バッファ制御信号は、前記非プローブ端子のうちの被測定端子に対応する前記入出力バッファごとに異なる信号であり、該バッファ制御信号により、前記試験時における前記試験信号の出力の際、前記被測定端子の前記入出力バッファにおける出力バッファ部が活性化されることを特徴とする付記７に記載の半導体装置。
（付記１２）　２以上の前記共通端子群を備え、隣接する前記入出力端子は、異なる前記共通端子群に属することを特徴とする付記１に記載の半導体装置。
（付記１３）　前記スイッチ部は、
前記プローブ端子と前記非プローブ端子とを接続するスイッチ素子と、
前記プローブ端子または前記非プローブ端子に印加される静電気ストレスに対して前記スイッチ素子を保護する第１静電破壊保護部とを備えることを特徴とする付記１に記載の半導体装置。
（付記１４）　前記第１静電破壊保護部は、前記プローブ端子または前記非プローブ端子と、前記スイッチ素子との間に備えられることを特徴とする付記１３に記載の半導体装置。
（付記１５）　前記共通端子群の各端子には、
入出力バッファと、
前記プローブ端子または前記非プローブ端子に印加される静電気ストレスに対して前記入出力バッファを保護する第２静電破壊保護部とを備え、
前記第１静電破壊保護部と前記第２静電破壊保護部とは、異なるバルク領域に配置されていることを特徴とする付記１３に記載の半導体装置。
（付記１６）　前記共通端子群の各端子には、
入出力バッファと、
前記プローブ端子または前記非プローブ端子に印加される静電気ストレスに対して前記入出力バッファを保護する第２静電破壊保護部とを備え、
前記第１静電破壊保護部と前記第２静電破壊保護部とは、寄生の電流経路を遮断するガードリング部により配置領域が分離されていることを特徴とする付記１３に記載の半導体装置。
（付記１７）　前記スイッチ素子はＭＯＳトランジスタを備え、導通の際、ゲート端子には前記プローブ端子への前記試験信号の電圧レベルに対して前記ＭＯＳトランジスタの閾値電圧以上に深い順バイアスが印加されることを特徴とする付記１に記載の半導体装置。
（付記１８）　前記ＭＯＳトランジスタがＮＭＯＳトランジスタの場合、前記深い順バイアスとして、内部電源電圧に対する昇圧電圧が印加されることを特徴とする付記１７に記載の半導体装置。
（付記１９）　前記ＭＯＳトランジスタがＰＭＯＳトランジスタの場合、前記深い順バイアスとして、基準電源電圧に対する負電圧が印加されることを特徴とする付記１７に記載の半導体装置。
（付記２０）　前記スイッチ素子はＭＯＳトランジスタを備え、非導通の際、ゲート端子には前記共通端子群の各端子に印加される電圧レベルより深い逆バイアスが印加されることを特徴とする付記１に記載の半導体装置。
（付記２１）　前記ＭＯＳトランジスタがＮＭＯＳトランジスタの場合、前記深い逆バイアスとして、基準電源電圧に対する負電圧が印加されることを特徴とする付記２０に記載の半導体装置。
（付記２２）　前記ＭＯＳトランジスタがＰＭＯＳトランジスタの場合、前記深い逆バイアスとして、内部電源電圧に対する昇圧電圧が印加されることを特徴とする付記２０に記載の半導体装置。
（付記２３）　前記共通線を所定クランプ電圧レベルに固定するクランプ部を備え、
前記クランプ部は、前記試験の際に非活性化されることを特徴とする付記４に記載の半導体装置。
（付記２４）　付記１乃至６の少なくとも何れか１項に記載の半導体装置についての試験方法であって、
前記共通端子群の各端子と前記半導体装置の内部との信号経路を非活性化し、前記プローブ端子と前記非プローブ端子のうちの被測定端子との間に備えられる前記スイッチ部を活性化した上で、前記プローブ端子を介するリーク電流を測定することを特徴とする半導体装置の試験方法。
（付記２５）　付記７に記載の半導体装置についての試験方法であって、
前記入出力バッファを非活性化し、前記プローブ端子と前記非プローブ端子のうちの被測定端子との間に備えられる前記スイッチ部を活性化した上で、前記プローブ端子を介するリーク電流を測定することを特徴とする半導体装置の試験方法。
（付記２６）　活性化される前記スイッチ部を順次切り替えることにより、前記プローブ端子に接続される前記被測定端子を順次切り替えることを特徴とする付記２４又は２５に記載の半導体装置の試験方法。
（付記２７）　活性化される前記スイッチ部を順次追加することにより、前記プローブ端子に接続される前記被測定端子を順次追加することを特徴とする付記２４又は２５に記載の半導体装置の試験方法。
（付記２８）　付記１０または１１に記載の半導体装置についての試験方法であって、
前記プローブ端子と前記非プローブ端子のうちの被測定端子との間に備えられる前記スイッチ部を活性化し、前記被測定端子の前記入出力バッファを活性化すると共に、前記入出力端子圧縮試験の状態を解除した上で、
前記プローブ端子より信号入力を行なう信号入力ステップと、
前記プローブ端子より信号出力を行なう信号出力ステップとを有することを特徴とする半導体装置の試験方法。
（付記２９）　前記入出力バッファの活性化は、
前記信号入力ステップの際の、前記被測定端子の前記入力バッファ部の活性ステップと、
前記信号出力ステップの際の、前記被測定端子の前記出力バッファ部の活性ステップとを有することを特徴とする付記２８に記載の半導体装置の試験方法。
（付記３０）　付記１１に記載の半導体装置についての試験方法であって、
前記プローブ端子と前記非プローブ端子のうちの被測定端子との間に備えられる前記スイッチ部を活性化すると共に、前記被測定端子の前記入出力バッファを非活性化した上で、
前記入出力端子圧縮試験の状態で、前記プローブ端子より信号入力を行なう圧縮信号入力ステップと、
前記被測定端子の前記出力バッファ部を活性化すると共に、前記入出力端子圧縮試験の状態を解除する出力準備ステップと、
前記プローブ端子より信号出力を行なう信号出力ステップとを有することを特徴とする半導体装置の試験方法。
（付記３１）　付記１１に記載の半導体装置についての試験方法であって、
前記入出力端子圧縮試験の状態で、前記プローブ端子より信号入力を行なう圧縮信号入力ステップと、
前記プローブ端子と前記非プローブ端子のうちの被測定端子との間に備えられる前記スイッチ部を活性化し、前記被測定端子の前記出力バッファ部を活性化すると共に、前記入出力端子圧縮試験の状態を解除する出力準備ステップと、
前記プローブ端子より信号出力を行なう信号出力ステップとを有することを特徴とする半導体装置の試験方法。
（付記３２）　入出力端子のうち、試験用プローブが接続される１のプローブ端子と前記試験用プローブが接続されない少なくとも１の非プローブ端子とを共通端子群として、前記プローブ端子を介して試験信号を共通に入出力する入出力端子圧縮試験に対応した半導体装置の試験方法であって、
前記入出力端子圧縮試験の状態で、前記プローブ端子より信号入力を行なう圧縮信号入力ステップと、
前記入出力端子圧縮試験の状態を解除する圧縮解除ステップと、
前記非プローブ端子のうちの被測定端子に対して、前記圧縮信号入力ステップにおいて入力されている前記試験信号の出力を行なう信号出力ステップと、
前記被測定端子の入出力バッファを非活性状態に維持する信号保持ステップと、
前記被測定端子からの入力動作を行なう信号入力ステップと、
前記入出力端子圧縮試験の状態を設定する圧縮設定ステップと、
前記プローブ端子より信号出力を行なう圧縮信号出力ステップとを有することを特徴とする半導体装置の試験方法。
（付記３３）　所定時間の間、前記信号保持ステップが維持されることを特徴とする付記３２に記載の半導体装置の試験方法。
【００９７】
【発明の効果】
本発明によれば、多バス化された半導体装置のプロービング試験において、入出力端子圧縮試験技術を利用することにより試験における同時測定数を確保しながら、各端子のリーク電流試験やオープン試験といったＤＣ試験をも可能とする半導体装置、およびその試験方法を提供することが可能となる。
【図面の簡単な説明】
【図１】第１実施形態の回路ブロック図である。
【図２】第１実施形態の動作フロー図である。
【図３】第１実施形態の第１変形例の動作フロー図である。
【図４】第１実施形態の第２変形例の動作フロー図である。
【図５】第１実施形態の第３変形例の回路ブロック図である。
【図６】第１実施形態の第４変形例の回路ブロック図である。
【図７】第２実施形態の回路ブロック図である。
【図８】第２実施形態の第１変形例の動作フロー図である。
【図９】第２実施形態の第２変形例の動作フロー図である。
【図１０】第３実施形態の回路ブロック図である。
【図１１】図１０におけるレベルシフタの具体例である。
【図１２】その他の実施形態の回路ブロック図である。
【図１３】その他の実施形態の動作フロー図である。
【符号の説明】
ＣＬ　　　　　　　　　　　　　クランプ部
ＣＭ　　　　　　　　　　　　　比較回路
ＥＳＤ１、ＥＳＤ２　　　　　　静電破壊保護回路
Ｉ０乃至Ｉ４　　　　　　　　　入力バッファ
ＩＯｋ、ＩＯｋ＋１　　　　　　入出力バッファ
ＩＳ１、ＩＳ２　　　　　　　　入力選択回路
Ｌ０、Ｌ０ｅ、Ｌ０ｏ　　　　　共通線
ＬＳ　　　　　　　　　　　　　レベルシフタ
Ｏ０乃至Ｏ４　　　　　　　　　出力バッファ
ＯＳ　　　　　　　　　　　　　出力選択回路
Ｐ０乃至Ｐ４、Ｐｋ、Ｐｋ＋１　入出力端子
Ｐｒ０、Ｐｒ１　　　　　　　　プローブ
ＳＤ　　　　　　　　　　　　　半導体装置
ＳＴ　　　　　　　　　　　　　信号保持部
ＳＷ、ＳＷ０乃至ＳＷ４、ＳＷｅ１、ＳＷｅ２、ＳＷｏ１、ＳＷｏ２スイッチ部
ＴＳ　　　　　　　　　　　　　テスタ
Ｃ０乃至Ｃ２、Ｔ、Ｔ１、Ｔ２、Ｔｅ、Ｔｏ、Ｔｋ、Ｔｋ＋１制御信号
ＳＢＹ　　　　　　　　　　　　制御信号
ＳＥＬ　　　　　　　　　　　　選択信号
【図１】
2004028751.tif 000003
【図２】
2004028751.tif 000004
【図３】
2004028751.tif 000005
【図４】
2004028751.tif 000006
【図５】
2004028751.tif 000007
【図６】
2004028751.tif 000008
【図７】
2004028751.tif 000009
【図８】
2004028751.tif 000010
【図９】
2004028751.tif 000011
【図１０】
2004028751.tif 000012
【図１１】
2004028751.tif 000013
【図１２】
2004028751.tif 000014
【図１３】
2004028751.tif 000015