(57)【要約】【課題】オン抵抗が低く、高速なスイッチング特性を有する半導体装置を提供する。【解決手段】ｎ−  型エピタキシャル層１２と、ｎ−  型エピタキシャル層１２上に形成されたｐ型ベース領域１３と、ｐ型ベース領域１３上に形成されたｎ＋  型ソース領域１４と、ｎ＋  型ソース領域１４の表面からこのｎ＋  型ソース領域１４及びｐ型ベース領域１３に亘って形成され、ｎ＋  型ソース領域１４を貫通し、その深さはｐ型ベース領域１３の最も深い底部より浅く、その底面下にはｐ型ベース領域１３が存在しないトレンチ１５と、トレンチ１５の対向する両側面上にゲート絶縁膜１７を介して形成され、互いに離隔したゲート電極１８と、トレンチ１５の両側面上のゲート電極１８間に絶縁膜１９を介して形成された導電性材料とから構成される。【選択図】    図１
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【特許請求の範囲】
【請求項１】
第１導電型の第１半導体層と、
前記第１半導体層上に形成された第２導電型の第２半導体領域と、
前記第２半導体領域上に選択的に形成された第１導電型の第３半導体領域と、
前記第３半導体領域の表面から前記第３半導体領域及び前記第２半導体領域に亘って形成され、前記第３半導体領域を貫通し、その深さは前記第２半導体領域の最も深い底部より浅く、その底面下には第２半導体領域が存在しないトレンチと、
前記トレンチの対向する両側面上にゲート絶縁膜を介して形成され、互いに離隔したゲート電極と、
前記トレンチの両側面上の前記ゲート電極間に絶縁膜を介して形成された導電性材料と、
を具備することを特徴とする半導体装置。
【請求項２】
第１導電型の第１半導体層と、
前記第１半導体層上に形成された第２導電型の第２半導体領域と、
前記第２半導体領域上に形成された第１導電型の第３半導体領域と、
前記第３半導体領域の表面から前記第３半導体領域及び前記第２半導体領域を貫通し、その深さは前記第２半導体領域の最も深い底部より浅く形成されたトレンチと、
前記トレンチの対向する両側面上に形成されたゲート絶縁膜と、
前記トレンチ内の前記ゲート絶縁膜上に形成されたゲート電極と、
前記トレンチの底面と前記ゲート電極との間に形成され、前記トレンチの両側面上に形成された前記ゲート絶縁膜よりも膜厚が厚い絶縁膜と、
を具備することを特徴とする半導体装置。
【請求項３】
前記トレンチの底面と前記第１半導体領域との間には、前記第１半導体領域の不純物濃度より高い濃度の第１導電型の第４半導体領域が形成されていることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記トレンチの底面と前記第１半導体領域との間に形成された前記第４半導体領域は、前記第１半導体層と前記第２半導体領域との境界領域に離隔して配置されていることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記第２半導体領域上には、この第２半導体領域の不純物濃度よりも高い濃度の第２導電型の第５半導体領域が形成されており、この第５半導体領域上及び第３半導体領域上にはソース電極が形成されていることを特徴とする請求項１乃至４のいずれか１つに記載の半導体装置。
【請求項６】
前記導電性材料は、前記ソース電極に電気的に接続されていることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記導電性材料は、浮遊電極であることを特徴とする請求項１に記載の半導体装置。
【請求項８】
前記離隔したゲート電極は、前記トレンチの内部において一部分が接続されていることを特徴とする請求項１に記載の半導体装置。
【請求項９】
前記離隔したゲート電極が接続された前記一部分下の前記トレンチの底面と前記第１半導体領域との間には、前記ゲート絶縁膜と隣接する前記第２半導体領域の不純物濃度よりも高い濃度の第２導電型の第６半導体領域が形成されていることを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記トレンチの底面と前記離隔したゲート電極との間、及び前記トレンチの底面と前記導電性材料との間に形成された絶縁膜は、前記トレンチの両側面上に形成された前記ゲート絶縁膜よりも膜厚が厚いことを特徴とする請求項１に記載の半導体装置。
【請求項１１】
前記第１半導体層はドレイン領域であり、前記第２半導体領域はベース領域であり、前記第３半導体領域はソース領域であるＭＯＳ型電界効果トランジスタを構成していることを特徴とする請求項１または２に記載の半導体装置。
【請求項１２】
半導体基板上に第１半導体層を形成する工程と、
前記第１半導体層に所定の深さのトレンチを形成する工程と、
前記第１半導体層の表面領域に、前記トレンチの側面に接する第２半導体領域を形成する工程と、
前記トレンチの対向する両側面上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に導電膜を堆積する工程と、
前記導電膜を異方性エッチングして、前記トレンチの両側面上のみに導電膜を残す工程と、
前記トレンチの両側面上の前記導電膜をマスクにしたセルフアライン法により不純物をイオン注入し、前記トレンチの底面下に第４半導体領域を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体装置に関し、特に高速なスイッチング特性が必要とされる縦型ＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ゲート構造を有する半導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
従来より、半導体素子主面にトレンチ（ｔｒｅｎｃｈ：溝）を形成し、これを利用して形成するトレンチ・ゲート構造は、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）やＭＯＳＦＥＴ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）などの半導体素子に応用され、特に電力用などの用途において有利な構造である。
【０００３】
例えば、トレンチ・ゲート構造を有するＭＯＳＦＥＴは、スイッチング速度が速く、電流容量が大きく、数十ボルト〜数百ボルト程度の耐圧が得られることから、携帯型端末やパーソナル・コンピュータなどのスイッチング電源等に広く利用されつつある。
【０００４】
特に、電源システムの高速化、高効率化に伴い、ＤＣ−ＤＣコンバータに用いられるパワーＭＯＳＦＥＴでは、素子のオン抵抗、帰還容量の低減はますます重要視されている。図１０に、従来のトレンチゲート型ＭＯＳＦＥＴの断面構造を示す（例えば、特許文献１参照）。
【０００５】
【特許文献１】
特開平５−７００２号公報
【０００６】
【発明が解決しようとする課題】
しかしながら、図１０に示した従来のトレンチゲート型ＭＯＳＦＥＴでは、ゲート電極１０１とｎ−  型半導体層（ドレイン層）１０２との対向面積が広いため、ゲート−ドレイン間の容量が大きい。このため、オンオフ時のミラー充電期間が長くなり、高速なスイッチングが望めないという問題がある。よって、電源システムの高速化（高周波化）、高効率化のためには、オン抵抗ならびゲート−ドレイン間容量の低減が急務である。
【０００７】
そこでこの発明は、前記課題に鑑みてなされたものであり、オン抵抗が低く、高速なスイッチング特性を有する半導体装置及びその製造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】
前記目的を達成するために、この発明の一実施形態の半導体装置は、第１導電型の第１半導体層と、前記第１半導体層上に形成された第２導電型の第２半導体領域と、前記第２半導体領域上に形成された第１導電型の第３半導体領域と、前記第３半導体領域の表面から前記第３半導体領域及び前記第２半導体領域に亘って形成され、前記第３半導体領域を貫通し、その深さは前記第２半導体領域の最も深い底部より浅く、その底面下には第２半導体領域が存在しないトレンチと、前記トレンチの対向する両側面上にゲート絶縁膜を介して形成され、互いに離隔したゲート電極と、前記トレンチの両側面上の前記ゲート電極間に絶縁膜を介して形成された導電性材料とを具備することを特徴とする。
【０００９】
また、この発明の他の実施形態の半導体装置は、第１導電型の第１半導体層と、前記第１半導体層上に形成された第２導電型の第２半導体領域と、前記第２半導体領域上に形成された第１導電型の第３半導体領域と、前記第３半導体領域の表面から前記第３半導体領域及び前記第２半導体領域を貫通し、その深さは前記第２半導体領域の最も深い底部より浅く形成されたトレンチと、前記トレンチの対向する両側面上に形成されたゲート絶縁膜と、前記トレンチ内の前記ゲート絶縁膜上に形成されたゲート電極と、前記トレンチの底面と前記ゲート電極との間に形成され、前記トレンチの両側面上に形成された前記ゲート絶縁膜よりも膜厚が厚い絶縁膜とを具備することを特徴とする。
【００１０】
また、前記目的を達成するために、この発明の一実施形態の半導体装置の製造方法は、半導体基板上に第１半導体層を形成する工程と、前記第１半導体層に所定の深さのトレンチを形成する工程と、前記第１半導体層の表面領域に、前記トレンチの側面に接する第２半導体領域を形成する工程と、前記トレンチの対向する両側面上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に導電膜を堆積する工程と、前記導電膜を異方性エッチングして、前記トレンチの両側面上のみに導電膜を残す工程と、前記トレンチの両側面上の前記導電膜をマスクにしたセルフアライン法により不純物をイオン注入し、前記トレンチの底面下に第４半導体領域を形成する工程とを具備することを特徴とする。
【００１１】
【発明の実施の形態】
以下、図面を参照してこの発明の実施の形態について説明する。説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１２】
［第１の実施の形態］
まず、この発明の第１の実施の形態の半導体装置について説明する。図１は、第１の実施の形態のＭＯＳＦＥＴの構造を示す断面図である。
【００１３】
図１に示すように、ｎ＋  型半導体基板１１の一方の主面上には、ｎ−  型エピタキシャル層１２が形成されている。ｎ型エピタキシャル層１２上には、ｐ型ベース領域１３が形成されている。さらに、ｐ型ベース領域１３の表面領域には、ｎ＋  型ソース領域１４が形成されている。
【００１４】
前記ｎ＋  型ソース領域１４及びｐ型ベース領域１３には、ｎ＋  型ソース領域１４の表面から前記ｎ＋  型ソース領域１４及びｐ型ベース領域１３を貫通する所定の深さのトレンチ１５が形成されている。このトレンチ１５の前記所定の深さは、ｐ型ベース領域１３の最も深い底部より浅く、トレンチ１５の底面下には、ｐ型ベース領域１３は存在せず、ｎ−  型エピタキシャル層１２が存在している。このような構造を形成できるのは、トレンチ１５の側面近傍のｐ型ベース領域１３が基板側に膨らんだ形状を有しているためである。さらに、トレンチ１５の底面とｎ−  型エピタキシャル層１２との間には、ｎ−  型エピタキシャル層１２より不純物濃度が高いｎ型半導体領域１６が形成されている。
【００１５】
前記トレンチ１５の両側面上にはゲート絶縁膜１７が形成されており、このゲート絶縁膜１７上には分離されたゲート電極（例えば、ポリシリコン）１８がそれぞれ形成されている。言い換えると、トレンチ１５の両側面上には、互いに離隔したゲート電極１８が配置されている。さらに、これらゲート電極１８上には、絶縁膜（例えば、酸化膜）１９が形成されている。なお、ゲート電極１８は、図示しないゲート配線に接続される。
【００１６】
前記ｐ型ベース領域１３上には、前記トレンチ１５の側面に接する前記ｎ＋  型ソース領域１４が配置されている。さらに、ｎ＋  型ソース領域１４に隣接してｐ＋  型半導体領域２０が形成されている。なお、ｐ＋  型半導体領域２０は、後述するソース電極とｐ型ベース領域１３との間にオーミックコンタクトを形成するために設けられている。
【００１７】
前記絶縁膜１９上、ｎ＋  型ソース領域１４上、及びｐ＋  型半導体領域２０上にはソース電極２１が形成されており、トレンチ１５内のゲート電極１８間には、絶縁膜１９を介してソース電極２１が埋め込まれている。さらに、ｎ＋  型半導体基板１１の前記一方の主面に対向する他方の主面上には、ドレイン電極２２が形成されている。
【００１８】
このような構造を有するトレンチゲート型のＭＯＳＦＥＴでは、ゲート−ドレイン間のオーバーラップ面積、すなわちゲート電極１８とｎ型半導体領域１６とが対向する面積を最小にすることができるため、ゲート−ドレイン間に形成される容量を低減することが可能である。
【００１９】
また、トレンチ１５側面上に分割して形成されたゲート電極１８間に絶縁膜を介して形成されると共に、トレンチ１５底面上の絶縁膜上に形成されたソース電極２１を設けることで、トレンチ１５底面下のｎ型半導体領域１６はフィールドプレートの効果により通常のｎ−  型エピタキシャル層１２の不純物濃度よりも高濃度とすることが可能である。すなわち、ｎ型半導体領域１６をｎ−  型エピタキシャル層１２の不純物濃度よりも高濃度としても、ＭＯＳＦＥＴの耐圧が低下することはない。これらにより、ゲート−ドレイン間のスイッチング容量が最小となり、かつオン抵抗の低いＭＯＳＦＥＴを形成することができる。
【００２０】
次に、前記第１の実施の形態のＭＯＳＦＥＴの製造方法について説明する。
【００２１】
図２（ａ）、図２（ｂ）、図２（ｃ）、図３（ａ）、図３（ｂ）、図３（ｃ）は、前記第１の実施の形態のＭＯＳＦＥＴの製造方法を示す各工程の断面図である。
【００２２】
まず、図２（ａ）に示すように、ｎ＋  型半導体基板１１の一方の主面上に、エピタキシャル成長法によりｎ−  型エピタキシャル層１２を形成する。続いて、ｎ−  型エピタキシャル層１２上に、熱酸化法により酸化膜３１を形成する。
【００２３】
次に、反応性イオンエッチング（以下、ＲＩＥ）法により異方性エッチングを行い、図２（ａ）に示すように、ｎ−  型エピタキシャル層１２に所定の深さのトレンチ１５を形成する。さらに、イオン注入法により、ｎ−  型エピタキシャル層１２にｐ型不純物、例えばをホウ素（Ｂ）を注入し熱処理を行って、前記トレンチ１５の側面に接するｐ型ベース領域１３を形成する。その後、酸化膜３１を除去し、熱酸化法によりトレンチ１５の側面上にゲート絶縁膜１７を形成する。
【００２４】
続いて、図２（ｂ）に示す構造上に、すなわちゲート絶縁膜１７上に、図２（ｃ）に示すように、ポリシリコン膜３２を堆積する。さらに、ＲＩＥ法によりポリシリコン膜３２を異方性エッチングして、図３（ａ）に示すように、トレンチ１５の両側面上のみにゲート電極１８としてのポリシリコンを残す。
【００２５】
次に、図３（ｂ）に示すように、後酸化法、あるいはＣＶＤ法によりゲート電極１８上に酸化膜などの絶縁膜１９を形成する。続いて、ゲート電極１８をマスクにしたセルフアライン工程により、ｎ型不純物、例えばリン（Ｐ）またはヒ素（Ａｓ）をイオン注入し、図３（ｃ）に示すように、トレンチ１５の底面下にｎ型半導体領域１６を形成する。この時（底部にｎ型不純物をイオン注入するとき）、ゲート電極上あるいはゲート電極に挟まれるトレンチ底部の絶縁膜は除去してあってもよい。
【００２６】
また、トレンチ１５の側面に接するｐ型ベース領域１３の表面領域に、ｎ型不純物、例えばリン（Ｐ）またはヒ素（Ａｓ）をイオン注入し、選択的にｎ＋  型ソース領域１４を形成する。さらに、ｎ＋  型ソース領域１４に隣接するｐ型ベース領域１３の表面領域に、ｐ型不純物、例えばホウ素（Ｂ）をイオン注入し、ｐ＋  型半導体領域２０を形成する。
【００２７】
その後、ｎ＋  型ソース領域１４上、ｐ＋  型半導体領域２０上、及び絶縁膜１９上に、ソース電極２１を形成する。さらに、ｎ＋  型半導体基板１１の前記一方の主面に対向する他方の主面上に、ドレイン電極２２を形成する。以上の工程により、図１に示したＭＯＳＦＥＴが製造される。
【００２８】
前述した製造工程では、ゲート電極１８上に絶縁膜１９を成長あるいは堆積した状態で、ｎ型不純物イオンをイオン注入することにより、トレンチ１５底面の絶縁膜１７を介してゲート電極１８と対向するｎ型半導体領域（ドレイン領域）１６を最小に形成することができる。また、素子表面部にｎ＋  型ソース領域１４を形成し、トレンチ１５の側面上に残ったポリシリコン膜（ゲート電極）をゲート配線と接続することにより、ゲート絶縁膜１７を介してポリシリコン膜と対向するトレンチ１５の側面から底面にかけてのｐ型ベース領域１３にチャネルが形成される。
【００２９】
次に、この発明のその他の実施の形態のＭＯＳＦＥＴについて説明する。
【００３０】
図４は、この発明の第２の実施の形態のＭＯＳＦＥＴの構造を示す断面図である。
【００３１】
前記第１の実施の形態では、トレンチ１５内の分割されたゲート電極１８間に、絶縁膜１９を介してソース電極２１の一部を埋め込んでいたが、必ずしもこのようにゲート電極１８間に形成する導電性材料を、ソース電極２１と同一の材料で一体に形成したり、またはソース電極２１に直接接続する必要はない。
【００３２】
例えば、図４に示すように、トレンチ１５内の分割されたゲート電極１８間に絶縁膜１９を介して、ソース電極２１と異なる材質の導電性材料２３を埋め込んでも良い。その他の構成及び効果については、前記第１の実施の形態と同様である。
【００３３】
また、図５はこの発明の第３の実施の形態のＭＯＳＦＥＴの構造を示す断面図である。図５に示すように、トレンチ１５底面上の絶縁膜１７Ａの厚さを、トレンチ１５側面上（チャネル部上）に形成されたゲート絶縁膜１７より厚く形成してもよい。これは、ポリシリコン膜をＲＩＥ法にてエッチングした後に、さらに後酸化工程を追加すればよい。このような構造にすれば、前記第１の実施の形態より、さらにゲート−ドレイン間の帰還容量が低減でき、スイッチング特性を高速化できる。その他の構成及び効果については、前記第１の実施の形態と同様である。
【００３４】
さらに、図６はこの発明の第４の実施の形態のＭＯＳＦＥＴの構造を示す断面図である。前記第１の実施の形態では、トレンチ１５の両側面上に分割した２つのゲート電極１８を形成したが、この第４の実施の形態ではトレンチ１５内に１つのゲート電極２４を形成する。また、トレンチ１５底面上の絶縁膜１７Ａの厚さを、トレンチ１５側面上（チャネル部上）に形成されたゲート絶縁膜１７より厚く形成する。さらに、ゲート電極２４下のｐ型ベース領域１３とｎ−  型エピタキシャル層１２との境界領域部分のみに分離されたｎ＋  型半導体領域１６Ａ、１６Ｂをそれぞれ形成する。このような構造にすれば、ゲート−ドレイン間の容量が低減でき、スイッチング特性を高速化できる。また、後述するような、ゲート電極の抵抗が高くなるという懸念も生じない。その他の構成及び効果については、前記第１の実施の形態と同様である。
【００３５】
また、分割された２つのゲート電極構造を持つ前記第１〜第３の実施の形態では、ゲート電極の抵抗が高くなるという懸念がある。しかし、この懸念は以下のような構造にすることで解消できる。
【００３６】
例えば、ポリシリコン膜をＲＩＥ法にてエッチングした後に、スパッタ法によりポリシリコン膜上にチタニウム（Ｔｉ）を堆積し、熱工程を加えることにより、ポリシリコン表面をシリサイド化する。これにより、ゲート電極の抵抗を低減することができる。従来のゲートを分割させない構造と比較し、シリサイド化した面積を広く形成することが可能であるため、効果的にゲート抵抗の低減を図ることができる。
【００３７】
また、素子表面から見た平面図は、通常、図７に示すように、トレンチ１５、及びゲート電極１８がストライプ形状になっている。これに対し、前記第１〜第３の実施の形態では、図８に示すように、２つのゲート電極１８を構成する２本のポリシリコン配線の一部分で、２本のポリシリコン配線間にポリシリコンを残し、２本のポリシリコン配線間を接続した部分３３を形成する。これにより、ゲート電極１８の抵抗を低減することができる。
【００３８】
図７及び図８中のＡ−Ａ線に沿った断面は図１、図４、及び図５に各々示した通りであり、図８中のＢ−Ｂ線に沿った断面は図９に示す通りである。図８に示すように、ゲート電極１８の一部でポリシリコンをトレンチ１５内に残した部分３３を形成した場合、図９に示すように、トレンチ１５底面下にはｎ型半導体領域ではなく、ｐ型ベース領域１３よりも不純物濃度が高いｐ＋  型半導体領域２５を形成する。これは、図９に示した断面構造では、ゲート電極２６がトレンチ１５全体に埋め込まれており、ゲート−ドレイン間の帰還容量が大きくなってしまうため、ゲート電圧印加時でもｐ＋  型半導体領域２５が反転しないようにしたものである。図９ではトレンチ１５底面下のみをｐ＋  型半導体領域２５としたが、トレンチ１５側面のチャネル部もｐ型ベース領域１３よりも不純物濃度が高いｐ＋  型半導体領域としてもよい。
【００３９】
なお、上記実施形態では、第１導電型をｎ型とし、第２導電型をｐ型として説明したが、第１導電型をｐ型、第２導電型をｎ型としても本発明の実施の形態と同様の効果が得られる。
【００４０】
また、前述した各実施の形態はそれぞれ、単独で実施できるばかりでなく、適宜組み合わせて実施することも可能である。さらに、前述した各実施の形態には種々の段階の発明が含まれており、各実施の形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することも可能である。また、本発明の実施の形態はその要旨を逸脱しない範囲で種々変形し実施が可能である。
【００４１】
【発明の効果】
以上述べたようにこの発明によれば、オン抵抗が低く、高速なスイッチング特性を有する半導体装置及びその製造方法を提供することが可能である。
【図面の簡単な説明】
【図１】この発明の第１の実施の形態のＭＯＳＦＥＴの構造を示す断面図である。
【図２】前記第１の実施の形態のＭＯＳＦＥＴの製造方法を示す各工程の断面図である。
【図３】前記第１の実施の形態のＭＯＳＦＥＴの製造方法を示す他の各工程の断面図である。
【図４】この発明の第２の実施の形態のＭＯＳＦＥＴの構造を示す断面図である。
【図５】この発明の第３の実施の形態のＭＯＳＦＥＴの構造を示す断面図である。
【図６】この発明の第４の実施の形態のＭＯＳＦＥＴの構造を示す断面図である。
【図７】参考例のＭＯＳＦＥＴにおけるトレンチ及びゲート電極のレイアウトを示す平面図である。
【図８】この発明の実施の形態のＭＯＳＦＥＴにおけるトレンチ及びゲート電極のレイアウトを示す平面図である。
【図９】図８中のＢ−Ｂ線に沿って切断した場合の断面図である。
【図１０】従来のトレンチゲート型のＭＯＳＦＥＴの構造を示す断面図である。
【符号の説明】
１１…ｎ＋  型半導体基板、１２…ｎ−  型エピタキシャル層、１３…ｐ型ベース領域、１４…ｎ＋  型ソース領域、１５…トレンチ、１６…ｎ型半導体領域、１６Ａ…ｎ＋  型半導体領域、１６Ｂ…ｎ＋  型半導体領域、１７…ゲート絶縁膜、１７Ａ…絶縁膜、１８…ゲート電極、１９…絶縁膜、２０…ｐ＋  型半導体領域、２１…ソース電極、２２…ドレイン電極、２３…導電性材料、２４…ゲート電極、２５…ｐ＋  型半導体領域、２６…ゲート電極、３１…酸化膜、３２…ポリシリコン膜、３３…ポリシリコン残存部分。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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