(57)【要約】  【課題】  妨害信号を含むＯＦＤＭ信号からフレーム同期を得ることができない。  【解決手段】  到来する放送局からのＯＦＤＭ信号を受信し、当該受信されたＯＦＤＭ信号からフレーム毎のヌルシンボルを検出し、当該検出されたヌルシンボルに基づいてクロック信号を生成するＯＦＤＭ受信機用のクロック再生回路であって、前記受信されたＯＦＤＭ信号を各フレーム毎に複数の周波数帯域に分割するＢＰＦ群４１と、整流器群４２、ＬＰＦ群４３及びコンパレータ群４４を介して、当該ＢＰＦ群４１にて分割されたフレーム毎の各周波数帯域におけるヌルシンボルを最終的に検出するＡＮＤゲート４５と、当該検出されたヌルシンボルに基づいてクロック信号を生成するクロック回路３２とを有するものである。【選択図】  図１
2004328798.tif 000002
【特許請求の範囲】
【請求項１】
到来する放送局からのＯＦＤＭ信号を受信し、当該受信されたＯＦＤＭ信号内の、無信号区間及び当該無信号区間の次に位置する相関性固定パターンが含まれる各フレームから夫々無信号区間を検出し、当該検出された無信号区間に基づいてクロック信号を生成するＯＦＤＭ受信機用のクロック再生回路であって、
前記ＯＦＤＭ信号から所定フレームを抽出するフレーム抽出手段と、
当該抽出された所定フレームを遅延する遅延手段と、
前記フレーム抽出手段にて抽出された所定フレームと前記遅延手段にて遅延された所定フレームとを加算し、加算出力信号を生成する加算手段と、
当該加算手段からの加算出力信号内にて所定レベル値以上の部分があれば、当該所定レベル値以上の部分に基づいてクロック信号を生成する制御手段とを有することを特徴とするＯＦＤＭ受信機用のクロック再生回路。
【請求項２】
前記遅延手段は、前記フレーム抽出手段にて抽出された所定フレームを記憶する記憶手段と、当該記憶手段に前記抽出された所定フレームを記憶させると共に、当該記憶手段に記憶された所定フレームを所定タイミング毎に読み出す記憶制御手段とを有し、
前記加算手段は、前記フレーム抽出手段にて抽出された所定フレームと当該記憶制御手段にて所定タイミング毎に読み出された所定フレームとを加算することを特徴とする請求項１記載のＯＦＤＭ受信機用のクロック再生回路。
【請求項３】
到来する放送局からのＯＦＤＭ信号を受信し、当該受信されたＯＦＤＭ信号内の、無信号区間及び当該無信号区間の次に位置する相関性固定パターンが含まれる各フレームから夫々無信号区間を検出し、当該検出された無信号区間に基づいてクロック信号を生成するＯＦＤＭ受信機用のクロック再生回路であって、
前記ＯＦＤＭ信号から各フレーム毎の相関性固定パターン及び当該相関性固定パターンに近接するデータから成る近接データのみを抽出する近接データ抽出手段と、
当該抽出された近接データを記憶手段に記憶させると共に、当該記憶手段に記憶された近接データを所定タイミング毎に読み出す記憶制御手段と、
前記近接データ抽出手段にて抽出された近接データと、当該記憶制御手段にて読み出された近接データとを加算し、加算出力信号を生成する加算手段と、
当該加算手段からの加算出力信号内にて所定レベル値以上の部分があれば、当該所定レベル値以上の部分に基づいてクロック信号を生成する制御手段とを有することを特徴とするＯＦＤＭ受信機用のクロック再生回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばデジタルオーディオ放送（以下、単にＤＡＢと称する）に採用されている直交周波数分割多重方式（以下、単にＯＦＤＭ）信号を受信する際に必要なクロック信号を生成するＯＦＤＭ受信機用のクロック再生回路に関する。
【背景技術】
【０００２】
一般的に、このようなＤＡＢにおけるＤＡＢ信号としては、図２２のスペクトル図に示すように多数のキャリア、例えば１５３６本のキャリアを使用した変調方式が採用されており、各キャリアには夫々π／４シフトＱＰＳＫ（４シフトキーイング）が施されて、一種の並列伝送であるＯＦＤＭが採用されている。
【０００３】
当該ＤＡＢ信号としては、図２３及び図２４に示すように、伝送シンボルＳ０からＳｍにより構成された１フレームＴＦを基本単位として、受信機側にて処理されるものである。尚、当該１フレームＴＦ内の各伝送シンボルは、ガードインターバルと有効シンボル期間とから構成されている。
【０００４】
また、当該フレームＴＦ内には、ヌルシンボルＳ０と呼ばれるフレームの区切りを示す無信号区間に相当する伝送シンボルがあり、当該受信機側においては当該ヌルシンボルＳ０を検出することによりフレーム同期検出を実現するものである。
【０００５】
また、当該ヌルシンボルＳ０の次に伝送される伝送シンボルＳ１は、位相参照シンボルと呼ばれ、当該位相参照シンボルＳ１は各伝送シンボルを復調する際に必要な位相基準に相当するものであり、当該受信機側においては当該位相参照シンボルＳ１を検出することにより伝送シンボルＳ２以降の各伝送シンボルを復調することができる。尚、当該位相参照シンボルＳ１に含まれるデータは相関性の高い固定パターンであるために各フレームＴＦ毎の位相参照シンボルＳ１の波形は同一である。
【０００６】
このようなＤＡＢ信号を受信するＤＡＢ受信機のクロック再生回路においては、受信動作に必要なクロック信号を得るために、受信中のＤＡＢ信号をＩＦ帯域に周波数変換した後、当該周波数変換されたＤＡＢ信号を包絡線検波することにより、ヌルシンボルＳ０を検出し、当該検出されたヌルシンボルＳ０に基づいてクロック信号を得るものである。
【０００７】
では、このようなＤＡＢ信号を受信する一般的なＤＡＢ受信機について説明する。図２５は当該ＤＡＢ受信機全体の内部構成を概略的に示すブロック図である。
【０００８】
図２５においてＤＡＢ受信機は、放送局から到来する放送電波であるＤＡＢ信号を受信する受信アンテナ１１と、中間周波数信号（以下、単にＩＦ信号と称する）を発振するＩＦ発振器（以下、単にＯＳＣと称する）１２と、前記受信アンテナ１１にて受信されたＤＡＢ信号に当該ＯＳＣ１２のＩＦ信号を乗算することにより、当該ＤＡＢ信号に周波数変換処理を施すミキサ回路１３と、当該ミキサ回路１３にて周波数変換処理を施されたＤＡＢ信号にバンドパス処理を施すＢＰＦ１４と、当該バンドパス処理されたＤＡＢ信号を復調する音声復調回路２０と、前記バンドパス処理されたＤＡＢ信号から同期検出を行うと共に、当該同期検出に基づいてクロック信号ｆCLK を生成するクロック再生回路３０とを有している。
【０００９】
前記音声復調回路２０は、前記ＢＰＦ１４の後段に直交復調器２１、Ａ／Ｄコンバータ２２、ＦＦＴ２３、デ・インターリーブ２４、ビタビ復号化２５及びＭＵＳＩＣＡＭ復調部２６が順次に接続されており、当該ＭＵＳＩＣＡＭ復調部２６の処理後に出力端子２７から復調出力が得られるものである。
【００１０】
前記クロック再生回路３０は、前記ＢＰＦ１４の後段に、当該バンドパス処理を施されたＤＡＢ信号中から各フレーム毎の同期信号であるヌルシンボルＳ０を検出するＳＹＮＣ回路３１と、当該検出されたヌルシンボルＳ０に基づいてクロック信号ｆCLK を生成するクロック回路３２とを有している。尚、当該クロック回路３２にて生成されたクロック信号ｆCLK は、前記音声復調回路２０の前記直交復調器２１、Ａ／Ｄコンバータ２２、ＦＦＴ２３、デ・インターリーブ２４、ビタビ復号化２５及びＭＵＳＩＣＡＭ復調部２６に夫々送出されるものである。  
【００１１】
尚、当該ＤＡＢ信号としては、図２６に示すように一定周波数間隔の多くのキャリアによって構成され、例えば１．５ＭＨｚの広い帯域幅を有している。当該ＤＡＢ信号を時間軸波形で見ると、図２７に示すようになる。
【００１２】
図２７に示すＤＡＢ信号においてＳ０の区間がヌルシンボルであり、当該ヌルシンボルＳ０は先にも説明したように送信側及び受信機側間のフレーム同期を得るための各フレームの先頭に設けられた無信号区間である。つまり、前記ＳＹＮＣ回路３１の役目としては、当該ヌルシンボルＳ０を検出することにある。
【００１３】
では、ここで当該ＳＹＮＣ回路３１について説明する。図２８は当該ＳＹＮＣ回路３１内部の概略構成を示すブロック図である。
【００１４】
図２８においてＳＹＮＣ回路３１は、前記ＢＰＦ１４にてバンドパス処理が施された図２７に示すようなＤＡＢ信号に整流処理を施す整流器３１ａと、当該整流器３１ａの出力信号に対して不要な高周波成分を除去するローパス処理を施すＬＰＦ３１ｂと、当該ＬＰＦ３１ｂの出力信号を波形整形するコンパレータ３１ｃとを有している。尚、前記整流器３１ａの出力信号を図２９に、前記ＬＰＦ３１ｂの出力信号を図３０、前記コンパレータ３１ｃの出力信号を図１０に示す。
【００１５】
当該コンパレータ３１ｃは、図１０に示すようにヌルシンボルＳ０を検出し、当該ヌルシンボルＳ０を前記クロック回路３２に供給する。当該クロック回路３２は、当該検出されたヌルシンボルＳ０に基づいて前記音声復調回路２０内の動作に係わるクロック信号ｆCLK を生成し、当該クロック信号ｆCLK を当該音声復調回路２０内部の各部に送出する。
【００１６】
では、次に当該クロック回路３２について説明する。図３２は当該クロック再生回路３０内部の概略構成を示すブロック図である。
【００１７】
図３２においてクロック回路３２は、後述するＬＰＦの出力信号に基づいてＶＣＯ出力信号を出力するＶＣＯ３２ａと、当該ＶＣＯ出力信号をＮ分周する１／Ｎ分周器３２ｂと、当該Ｎ分周されたＶＣＯ出力信号と前記コンパレータ３１ｃの出力信号とを位相比較する位相比較器３２ｃと、当該位相比較器３２ｃの出力信号における不要な高周波成分を除去するＬＰＦ３２ｄとを有している。尚、前記ＶＣＯ３２ａのＶＣＯ出力信号であるＶＣＯ出力発振周波数とは、当該受信機にて必要とされるクロック周波数に相当するものである。
【００１８】
図３２に示すように前記コンパレータ３１ｃの出力信号における周期ＴＦは１フレームに相当するものであり、当該クロック回路３２においては前記ＶＣＯ出力信号をＮ分周した信号と等しくなるようにすることが先決である。そこで、前記ＶＣＯ３２ａにおいては、ＶＣＯ出力周波数ｆCLK とＮの値とをｆ＝ｆCLK ／Ｎ＝１／ＴＦに設定している。
【００１９】
従って、当該ＤＡＢ受信機のクロック再生回路３０によれば、当該ＤＡＢ信号から前記ＳＹＮＣ回路３１にてヌルシンボルＳ０を検出し、当該検出されたヌルシンボルＳ０に基づいて、当該受信機内部の受信動作に必要なクロック信号ｆCLK を前記クロック回路３２にて生成するようにしたので、当該生成されたクロック信号に基づいて安定した当該ＤＡＢ受信機における受信動作を得ることができる。
【発明の開示】
【発明が解決しようとする課題】
【００２０】
上記一般的なＯＦＤＭ受信機であるＤＡＢ受信機が受信するＤＡＢ信号は、図２６に示すように１．５ＭＨｚの広い周波数帯域を有しているので、当該帯域中に他の妨害信号が混入する危険性も非常に高い。
【００２１】
そこで、上記一般的なＤＡＢ受信機においては、周波数軸上にてデータの並び変えを行うことにより、ヌルシンボルＳ０以外の伝送シンボルに対するデータの誤り訂正を行う周波数インターリーブ機能を備えているが、当該ヌルシンボルＳ０に対する誤り訂正機能は備えていない。
【００２２】
つまり、当該ＤＡＢ受信機のクロック再生回路３０においては、図３１（ａ）に示すようなＤＡＢ信号が前記ＳＹＮＣ回路３１に入力されると、当該ＳＹＮＣ回路３１は図３１（ｄ）に示すようなヌルシンボルＳ０に同期した信号を得ることができる。
【００２３】
しかしながら、図３１（ａ）に示すＤＡＢ信号中に図３１（ｂ）に示すような妨害信号が混入した場合、当該クロック再生回路３０のＳＹＮＣ回路３１には、図３１（ｃ）に示すようなＤＡＢ信号が入力され、図３１（ｅ）に示すようにヌルシンボルＳ０の位置がずれたり、又は図３１（ｆ）に示すようにヌルシンボルＳ０を検出することができないといった状況が生じて、当該クロック再生回路３０のクロック回路３２においてはクロック信号ｆCLK を生成することができず、つまり当該ＤＳＢ受信機内部に安定したクロック信号ｆCLK を供給することができず、延いては当該受信動作が不可能になるといった問題点があった。
【００２４】
また、上記ＤＡＢ受信機のクロック再生回路３０によれば、当該ＤＡＢ信号における受信電界強度が強い場合には何等不備は生じないのであるが、当該受信電界強度が弱く、かつ受信Ｃ／Ｎ比が劣化した場合、図３３（ａ）及び図３３（ｂ）に示すように当該ＤＡＢ信号内における各フレームＴＦ毎のヌルシンボルＳ０に妨害信号が重畳し、図３３（ｃ）に示すようなＬＰＦ３１ｂの出力信号においても当該妨害信号のレベルに比例した直流電圧が発生し、当該直流電圧がコンパレータ３１ｃの基準電圧Ｖｃよりも高くなると、当該ＳＹＮＣ回路３１においては図３３（ｄ）に示すように誤検出Ｅや検出ミスｍといった誤検出が発生して誤ったヌルシンボルＳ０を検出してしまい、当該クロック再生回路３０のクロック回路３２においてはクロック信号ｆCLK を生成することができず、つまり当該ＤＳＢ受信機内部に安定したクロック信号ｆCLK を供給することができず、延いては当該受信動作が不可能になるといった問題点があった。
【００２５】
本発明は上記問題点に鑑みてなされたものであり、その目的とするところは、ＤＡＢ信号等のＯＦＤＭ信号中に妨害信号が含まれたとしても、当該ＯＦＤＭ信号中の各フレームに同期したクロック信号を得ることができるＤＡＢ受信機等のＯＦＤＭ受信機用のクロック再生回路を提供することにある。
【課題を解決するための手段】
【００２６】
上記目的を達成するために本発明の第１の発明におけるＯＦＤＭ受信機用のクロック再生回路は、到来する放送局からのＯＦＤＭ信号を受信し、当該受信されたＯＦＤＭ信号内の、無信号区間及び当該無信号区間の次に位置する相関性固定パターンが含まれる各フレームから夫々無信号区間を検出し、当該検出された無信号区間に基づいてクロック信号を生成するＯＦＤＭ受信機用のクロック再生回路であって、前記ＯＦＤＭ信号から所定フレームを抽出するフレーム抽出手段と、当該抽出された所定フレームを遅延する遅延手段と、前記フレーム抽出手段にて抽出された所定フレームと前記遅延手段にて遅延された所定フレームとを加算し、加算出力信号を生成する加算手段と、当該加算手段からの加算出力信号内にて所定レベル値以上の部分があれば、当該所定レベル値以上の部分に基づいてクロック信号を生成する制御手段とを有することを特徴とする。
【００２７】
尚、前記遅延手段は遅延器にて構成され、前記加算手段は加算器にて構成されるものであり、前記無信号区間であるヌルシンボルの次に伝送される相関性固定パターンとは、当該ＯＦＤＭ信号中の各フレームに含まれた各伝送シンボルを復調する際に必要な位相参照シンボルに相当するものである。当該位相参照シンボルは、同一の固定パターンであるために他の伝送シンボルに比較して各フレーム毎に非常に高い相関性を有している。
【００２８】
また、当該ＯＦＤＭ信号においては、妨害信号を含むヌルシンボルにおける各フレーム間の相関性は位相参照シンボルにおける各フレーム間の相関性よりも低いために、各フレームを累積加算すると、位相参照シンボル部分の累積加算値だけが高くなる。つまり、当該位相参照シンボル部分の累積加算値が高くなるということは、前記加算出力信号内にて所定レベル値以上の部分に該当するものである。
【００２９】
従って、上記第１の発明におけるＯＦＤＭ受信機用のクロック再生回路によれば、前記ＯＦＤＭ信号から所定フレームを前記フレーム抽出手段にて抽出し、当該抽出された所定フレームを前記遅延手段にて遅延し、前記フレーム抽出手段にて抽出された所定フレームと前記遅延手段にて遅延された所定フレームとを加算して加算出力信号を生成し、当該加算出力信号内にて所定レベル値以上の部分があれば、当該所定レベル値以上の部分、つまり相関性固定パターンに基づいてクロック信号を生成するようにしたので、受信電界強度が低下し、かつ受信Ｃ／Ｎ比が劣化したとしても、当該ＯＦＤＭ信号中の相関性固定パターンである位相参照シンボルの相関性を利用することで、前記所定レベル値以上の部分、つまり位相参照シンボルに基づいてフレーム周期の検出が可能となり、当該ＯＦＤＭ受信機内部にて安定したクロック信号を供給することができ、延いては良好な受信動作を得ることができる。
【００３０】
また、第２の発明におけるＯＦＤＭ受信機用のクロック再生回路は、上記第１の発明におけるクロック再生回路の構成において、前記遅延手段は、前記フレーム抽出手段にて抽出された所定フレームを記憶する記憶手段と、当該記憶手段に前記抽出された所定フレームを記憶させると共に、当該記憶手段に記憶された所定フレームを所定タイミング毎に読み出す記憶制御手段とを有し、前記加算手段は、前記フレーム抽出手段にて抽出された所定フレームと当該記憶制御手段にて所定タイミング毎に読み出された所定フレームとを加算することを特徴とする。
【００３１】
尚、前記所定タイミングは、例えばフレーム周期にて行うものとする。
【００３２】
従って、上記第２の発明におけるＯＦＤＭ受信機用のクロック再生回路は、上記第１の発明における効果に加え、前記遅延手段を記憶手段及び当該記憶手段をメモリ制御する記憶制御手段にて構成するようにしたので、回路構成が良好になる。
【００３３】
また、第３の発明におけるＯＦＤＭ受信機用のクロック再生回路は、到来する放送局からのＯＦＤＭ信号を受信し、当該受信されたＯＦＤＭ信号内の、無信号区間及び当該無信号区間の次に位置する相関性固定パターンが含まれる各フレームから夫々無信号区間を検出し、当該検出された無信号区間に基づいてクロック信号を生成するＯＦＤＭ受信機用のクロック再生回路であって、前記ＯＦＤＭ信号から各フレーム毎の相関性固定パターン及び当該相関性固定パターンに近接するデータから成る近接データのみを抽出する近接データ抽出手段と、当該抽出された近接データを記憶手段に記憶させると共に、当該記憶手段に記憶された近接データを所定タイミング毎に読み出す記憶制御手段と、前記近接データ抽出手段にて抽出された近接データと、当該記憶制御手段にて読み出された近接データとを加算し、加算出力信号を生成する加算手段と、当該加算手段からの加算出力信号内にて所定レベル値以上の部分があれば、当該所定レベル値以上の部分に基づいてクロック信号を生成する制御手段とを有することを特徴とする。
【００３４】
尚、前記近接データ抽出手段は、ＯＦＤＭ信号中のフレーム毎に含まれる相関性固定パターンである位相参照シンボル及び当該位相参照シンボルに近接するデータから成る近接データのみを抽出させるようにした。
【００３５】
従って、上記第３の発明におけるＯＦＤＭ受信機用のクロック再生回路によれば、前記近接データ抽出手段にてＯＦＤＭ信号中のフレーム毎に含まれる相関性固定パターンである位相参照シンボル及びその付近のデータから成る近接データのみを抽出し、当該抽出された近接データを前記記憶手段に記憶し、前記近接データ抽出手段にて抽出された近接データと前記記憶手段にて記憶された近接データとを加算して加算出力信号を生成し、当該加算出力信号内にて所定レベル値以上の部分があれば、当該所定レベル値以上の部分、つまり位相参照シンボルに基づいてクロック信号を生成するようにしたので、受信電界強度が低下し、かつ受信Ｃ／Ｎ比が劣化したとしても、当該ＯＦＤＭ信号中の位相参照シンボルにおける各フレーム間の相関性を利用することでフレーム周期の検出が可能となり、当該ＯＦＤＭ受信機内部に安定したクロック信号を供給することができ、延いては良好な受信動作を得ることができると共に、前記近接データ抽出手段においてはＯＦＤＭ信号中のフレーム全体でなく、当該１フレーム内の位相参照シンボル及びその近傍のデータを抽出するだけであるので、前記記憶手段のメモリ容量を大幅に削減することができる。
【発明の効果】
【００３６】
本発明のＯＦＤＭ受信機用のクロック再生回路は、受信電界強度が低下し、かつ受信Ｃ／Ｎ比が劣化したとしても、当該ＯＦＤＭ信号中の相関性固定パターンである位相参照シンボルの相関性を利用することで、前記所定レベル値以上の部分、つまり位相参照シンボルに基づいてフレーム周期の検出が可能となり、当該ＯＦＤＭ受信機内部にて安定したクロック信号を供給することができ、延いては良好な受信動作を得ることができる。
【発明を実施するための最良の形態】
【００３７】
以下、図面に基づいて本発明のＯＦＤＭ受信機用のクロック再生回路について説明する。図１は本発明の第１の実施形態であるＤＡＢ受信機のクロック再生回路の要部であるＳＹＮＣ回路内部の概略構成を示すブロック図である。尚、図１に示すＳＹＮＣ回路４０は、図２５に示すＤＡＢ受信機内部のＳＹＮＣ回路３１を改良したものであり、当該ＳＹＮＣ回路３１以外のＤＡＢ受信機の説明については重複するため、その構成及び動作の説明を省略する。
【００３８】
図１に示すＳＹＮＣ回路４０は、前段のＢＰＦ１４から得られるＤＡＢ信号の周波数帯域を複数（ｎ個）の周波数帯域に分割するＢＰＦ群４１と、当該ＢＰＦ群にて分割された各周波数帯域に対応したＤＡＢ信号に整流処理を施す複数（ｎ個）の整流器群４２と、当該整流器群４２の出力信号に対して不要な高周波成分を除去する複数（ｎ個）のＬＰＦ群４３と、当該ＬＰＦ群４３の出力信号を波形整型する複数（ｎ個）のコンパレータ群４４と、当該コンパレータ群４４の出力信号、すなわちヌルシンボルに基づいてＳＹＮＣ回路４０の出力信号としてハイレベル又はローレベル信号を前記クロック回路３２に送出するＡＮＤゲート４５とを有している。尚、当該ＡＮＤゲート４５の出力信号が当該ＤＡＢ信号中にて検出されたヌルシンボルに相当するものである。尚、前記ＢＰＦ群４１は、図２に示すように当該ＤＡＢ信号を当該ＢＰＦの数であるｎ個の周波数帯域に分割されるものである。
【００３９】
では、当該第１の実施形態におけるＤＡＢ受信機のクロック再生回路について具体的に説明する。図３は当該第１の実施形態におけるＤＡＢ受信機のクロック再生回路の要部であるＳＹＮＣ回路４０内部の概略構成を示すブロック図である。図４は当該ＤＡＢ信号の周波数帯域を示すスペクトル図である。
【００４０】
図３に示すＳＹＮＣ回路４０は、前記ＢＰＦ群４１、整流器群４２、ＬＰＦ群４３及びコンパレータ群４４の、夫々各群３個（ｎ＝３）から構成されているものである。
【００４１】
つまり、前記ＢＰＦ群４１は、第１ＢＰＦ４１ａ、第２ＢＰＦ４１ｂ及び第３ＢＰＦ４１ｃから構成されており、前記整流器群４２は、第１整流器４２ａ、第２整流器４２ｂ及び第３整流器４２ｃから、前記ＬＰＦ群４３は、第１ＬＰＦ４３ａ、第２ＬＰＦ４３ｂ及び第３ＬＰＦ４３ｃから、前記コンパレータ群４４は、第１コンパレータ４４ａ、第２コンパレータ４４ｂ及び第３コンパレータ４４ｃから構成されている。尚、前記ＢＰＦ群４１は、図４に示すように例えば１．５ＭＨｚのＤＡＢ信号を３つの周波数帯域に分割するものであり、第１ＢＰＦ４１ａは１ｋＨｚ〜５００ｋＨｚ、第２ＢＰＦ４１ｂは５００ｋＨｚ〜１０００ｋＨｚ、第３ＢＰＦ４１ｃは１０００ｋＨｚ〜１５００ｋＨｚのＤＡＢ信号を抽出するものである。
【００４２】
では、次に当該ＳＹＮＣ回路４０に図５に示すような妨害信号を含むＤＡＢ信号が入力された場合の動作について説明する。
【００４３】
図４に示すような妨害信号を含むＤＡＢ信号Ｓ（ｔ）は、図５に示すようにヌルシンボルＳ０においても妨害信号が混入された状態にある。尚、当該妨害信号は、図４に示すように１ｋＨｚ〜５００ｋＨｚの周波数帯域内にあるものとする。
【００４４】
前記ＳＹＮＣ回路４０のＢＰＦ群４１は、当該妨害信号が含まれたＤＡＢ信号Ｓ（ｔ）が入力されると、当該ＢＰＦ群４１の第１ＢＰＦ４１ａは図６（ａ）に示すように出力信号が、第２ＢＰＦ４１ｂは図６（ｂ）に示すように出力信号が、第３ＢＰＦ４１ｃは図６（ｃ）に示すように出力信号が出力されることとなる。
【００４５】
図６（ａ）に注目すると、当該第１ＢＰＦ４１ａに抽出されたＤＡＢ信号Ｓ（ｔ）の周波数帯域に妨害信号が混入されているために、当該ＤＡＢ信号のヌルシンボルＳ０に妨害信号が混入された状態となっている。
【００４６】
しかしながら、図６（ｂ）及び（ｃ）に示すように第２及び第３ＢＰＦ４１ｂ，４１ｃの出力信号におけるヌルシンボルＳ０においては妨害信号がない。
【００４７】
このように第１ＢＰＦ４１ａは、図３に示すようにその出力信号を第１整流器４２ａに供給する。当該第１整流器４２ａは、図７（ａ）に示すように整流処理を施した後、この出力信号を第１ＬＰＦ４３ａに供給する。当該第１ＬＰＦ４３ａは、図８（ａ）に示すように当該出力信号の高域成分を除去し、この出力信号を第１コンパレータ４４ａに供給する。当該第１コンパレータ４４ａは、図９（ａ）に示すように当該出力信号を波形整型処理を施した後、この出力信号をＡＮＤゲート４５に供給する。尚、前記ＢＰＦ群４１、整流器群４２、ＬＰＦ群４３及びコンパレータ群４４においては、前記ＢＰＦ群にて分割された周波数帯域毎に整流処理、ローパス処理及び波形整型処理を施すものである。
【００４８】
そして、当該ＡＮＤゲート４５においては、各コンパレータからの出力信号に応じて最終的に図１０に示すようなヌルシンボルＳ０に相当する出力信号を得て、当該出力信号を前記クロック回路３２に供給する。
【００４９】
つまり、第１ＢＰＦ４１ａにて抽出されたＤＡＢ信号の周波数帯域においては、図６（ａ）に示すように妨害信号が混入されているためにヌルシンボルＳ０を検出することはできないが、第２及び第３ＢＰＦ４１ｂ、４１ｃにて抽出されたＤＡＢ信号の周波数帯域においては図６（ｂ）及び（ｃ）に示すように妨害信号が混入されていないために正常なヌルシンボルＳ０を検出することができる。
【００５０】
従って、上記第１実施形態におけるＤＡＢ受信機のクロック再生回路におけるＳＹＮＣ回路４０によれば、妨害信号が混入されたＤＡＢ信号Ｓ（ｔ）を入力したとしても、前記ＢＰＦ群４１にて当該ＤＡＢ信号を複数の周波数帯域に分割して妨害信号が混入した周波数帯域以外の周波数帯域を利用することにより、当該ＤＡＢ信号中のヌルシンボルＳ０を確実に検出することができ、しかも、当該検出されたヌルシンボルＳ０に基づいて当該ＤＡＢ信号の各フレームに同期したクロック信号を生成し、当該生成されたクロック信号に基づいて当該ＤＡＢ受信機の安定した受信動作を実現することができる。
【００５１】
上記第１の実施形態におけるクロック再生回路によれば、当該ＤＡＢ信号中の各周波数帯域毎に分割し、これら分割された周波数帯域中に一つでもヌルシンボルＳ０が検出された場合には、当該検出されたヌルシンボルＳ０に基づいてそのままクロック信号を生成しようというものであるが、当該検出されたヌルシンボルＳ０が誤検出である場合も充分考えられる。
【００５２】
そこで、このような事態を打開すべく、上記第１の実施形態におけるクロック再生回路に比較して、当該ヌルシンボルＳ０の誤検出の発生確率を大幅に低減することができる第２の実施形態であるクロック再生回路が考えられる。
【００５３】
では、次に第２の実施形態におけるＤＡＢ受信機のクロック再生回路について説明する。図１１は当該第２の実施形態におけるＤＡＢ受信機のクロック再生回路の要部であるＳＹＮＣ回路内部の概略構成を示すブロック図である。尚、当該第２の実施形態におけるＳＹＮＣ回路５０は、第１の実施形態におけるＳＹＮＣ回路４０に代用されるものである。
【００５４】
図１１に示すＳＹＮＣ回路５０は、前記第１の実施形態におけるＳＹＮＣ回路４０のＡＮＤゲート４５の代わりにヌル判断回路５１を設けるようにしたものである。
【００５５】
当該ヌル判断回路５１としては、図１２に示すようにコンパレータ群４４からの各出力信号を加算する加算器５１ａと、当該加算器５１ａの出力信号に基づいてヌルシンボルに相当する出力信号を得るコンパレータ５１ｂとを有している。
【００５６】
当該加算器５１ａにおいては、前記コンパレータ群４４からの各出力信号において検出された正常なヌルシンボルの数をカウントする。そして、前記コンパレータ５１ｂは、当該カウント数と所定値とを比較し、当該カウント数が所定値以上に達したのであれば、当該正常なヌルシンボルを出力する。尚、前記所定値は、前記ＢＰＦ群４１にて分割された周波数帯域の数に比例するものであり、当該周波数帯域の数の半分以上の数、例えば周波数帯域の数は５個であれば、当該所定値は３に相当するものである。また、このように周波数帯域の数を５とした場合には、前段のＢＰＦ群４１、整流器群４２、ＬＰＦ群４３及びコンパレータ群４４の数は夫々５個ずつとなる。
【００５７】
また、上記ヌル判断回路５１の内部構成をより具体的に説明する。図１３は当該ヌル判断回路５１内部の具体例を示すブロック図である。
【００５８】
図１３に示すヌル判断回路５１の加算器５１ａにおいては、当該コンパレータ群４４から得られる、例えば５個の出力信号を３ｂｉｔの出力データに変換し、当該出力データを前記コンパレータ５１ｂに供給する。当該コンパレータ５１ｂは、当該３ｂｉｔの出力データに基づいてハイレベル又はローレベル信号を出力するものである。
【００５９】
つまり、当該加算器５１ａにおいては、信号がローレベル（ヌルシンボル）の場合を“０”、ハイレベルの場合を“１”として表すと、（表１）の真理値表に示すように前記コンパレータ群４４から３つ以上のヌルシンボルが得られた場合には“０００”、“００１”、“０１０”のデータを出力し、これらのデータをコンパレータ５１ｂが得た場合にはローレベルの出力信号、すなわちヌルシンボルをクロック回路３２に供給する。
【００６０】
【表１】
2004328798.tif 000003
また、（表１）に示すように前記加算器５１ａにおいてコンパレータ群４４から３つ以上のヌルシンボルが得られなかった場合には“０１１”、“１００”、“１０１”のデータを出力し、これらのデータをコンパレータ５１ｂが得た場合にはハイレベルの出力信号をクロック回路３２に供給し続ける。
【００６１】
従って、上記第２の実施形態におけるＤＡＢ受信機のクロック再生回路によれば、当該ヌル判断回路５１において各周波数帯域にて検出された正常なヌルシンボルの数が所定値以上のときのみに、すなわちヌルシンボルを検出できた周波数帯域の数がヌルシンボルを検出できなかった周波数帯域の数を上回ったと判断して、当該検出された正常なヌルシンボルを後段のクロック回路３２に供給するようにしたので、上記第１の実施形態におけるクロック再生回路の効果はもちろん、上記第１の実施形態におけるクロック再生回路にて複数の周波数帯域の内、一つの周波数帯域でもヌルシンボルを検出した場合には、当該ヌルシンボルの検出が誤検出であったとしても、当該検出されたヌルシンボルに基づいてクロック信号を生成し、当該ＤＡＢ受信機における受信動作ができなくなるといった誤検出による不具合の発生確率を大幅に低減することができる。
【００６２】
では、次に第３の実施形態におけるＤＡＢ受信機のクロック再生回路について説明する。図１４は当該クロック再生回路の要部であるＳＹＮＣ回路６０及びクロック回路３２内部の概略構成を示すブロック図である。尚、当該クロック再生回路内部のＳＹＮＣ回路６０は、図２５に示す一般的なＤＡＢ受信機におけるＳＹＮＣ回路３１に代用されるものであり、また、当該クロック回路３２においては先に説明しているために同一符号を付すと共に、その構成及び動作の説明は省略する。
【００６３】
当該第３の実施形態におけるＤＡＢ受信機のクロック再生回路は、ＤＡＢ信号の各フレーム間の区切りを示すヌルシンボルＳ０の次に必ず位置する位相参照シンボルＳ１を利用することにより、当該ＤＡＢ信号の受信電界強度が弱く、かつ受信Ｃ／Ｎ比が劣化していたとしても、当該ＤＡＢ信号におけるフレーム間の同期を確実に得ることができるようにしたものである。
【００６４】
図１４に示すクロック再生回路中のＳＹＮＣ回路６０は、前段のＢＰＦ１４からのＤＡＢ信号Ｓ（ｔ）から得られるフレームに基づいて位相参照シンボルＳ１を検出する位相参照シンボル検出回路６１と、当該位相参照シンボル検出回路６１からの出力信号に対して整流処理を施す整流器６２と、当該整流器６２の出力信号に対して不要な高周波成分を除去するローパス処理を施すＬＰＦ６３と、当該ＬＰＦ６３の出力信号を波形整型するコンパレータ６４とを有している。
【００６５】
前記位相参照シンボル検出回路６１は、前記ＢＰＦ１４からのＤＡＢ信号からＮ個のフレームを検出し、夫々検出された計Ｎ個のフレームを順次に加算するものであり、当該ＢＰＦ１４からの各フレームのレベルを１／Ｎにレベル減算するレベル減算器６５と、当該レベル減算されたＤＡＢ信号を１フレーム毎に夫々遅延する複数の遅延器６６と、各遅延器６６にて遅延された各ＤＡＢ信号を夫々加算する複数の加算器６７とを有している。
【００６６】
前記遅延器６６は、前記位相参照シンボル検出回路６１にて検出されるフレーム数に応じて各フレーム周期の整数倍の遅延量を有し、当該レベル減算器６５にてレベル減算処理されたＤＡＢ信号を１フレーム遅延する１ＴＦ遅延器６６ａと、当該ＤＡＢ信号を２フレーム遅延する２ＴＦ遅延器６６ｂと、Ｎ−２個分のフレームを遅延する（Ｎ−２）ＴＦ遅延器６６ｃと、Ｎ−１個分のフレームを遅延する（Ｎ−１）ＴＦ遅延器６６ｄ等とを有している。
【００６７】
また、前記加算器６７は、前記（Ｎ−１）ＴＦ遅延器６６ｄのフレームと（Ｎ−２）ＴＦ遅延器６６ｃのフレームとを加算する加算器６７ａと、当該加算器６７ａ側の加算器からの出力信号であるフレームと前記２ＴＦ遅延器６６ｂのフレームとを加算する加算器６７ｂと、当該加算器６７ｂからの出力信号であるフレームと前記１ＴＦ遅延器６６ａのフレームとを加算する加算器６７ｃと、当該加算器６７ｃのフレームと前記レベル減算器６５からのフレームとを加算する加算器６７ｄとを有している。
【００６８】
では、次に当該ＳＹＮＣ回路６０の動作について説明する。
【００６９】
前記位相参照シンボル検出回路６１のレベル減算器６５は、前段のＢＰＦ１４から図１５（ａ）に示すような弱電界強度で、かつ受信Ｃ／Ｎ比が劣化したＤＡＢ信号を１／Ｎにレベル減算し、当該レベル減算されたフレームを前記加算器６７ｄの一方の入力及び各遅延器６６に供給する。各遅延器６６は夫々の遅延処理を実行し、夫々遅延処理されたフレームを夫々の各加算器６７ａ、…、６７ｂ、６７ｃに入力する。
【００７０】
これら各加算器６７ａ、…、６７ｂ、６７ｃにて算出された遅延フレームを前記加算器６７ｄの他方の入力に供給する。当該加算器６７ｄはこれらＮ個のフレームを加算し、図１５（ｂ）に示すような加算ＤＡＢ信号を前記整流器６２に供給する。
【００７１】
尚、前記加算器６７ｄの出力信号である加算ＤＡＢ信号は、図１５（ｂ）に示すように位相参照シンボルＳ１の部分のみが累積加算回数倍（Ｎ倍）に強調され、当該位相参照シンボルＳ１以外の部分においては各フレーム間での相関性がないために累積加算回数の平方根倍にしか増大されない。
【００７２】
つまり、図１５（ａ）に示すような通常のＤＡＢ信号をＳ（ｔ）とし、当該ＤＡＢ信号に含まれるノイズＺ（ｔ）とし、累積加算回数をＮとすると、累積加算された加算ＤＡＢ信号Ｓ´（ｔ）及びノイズＺ´（ｔ）は、
Ｓ´（ｔ）＝Ｓ（ｔ）・Ｎ
Ｚ´（ｔ）＝Ｎ1/2 ・Ｚ´（ｔ）  のようになる。
【００７３】
通常のＤＡＢ信号Ｓ（ｔ）及びノイズＺ（ｔ）の比Ｙと累積加算されたＤＡＢ信号Ｓ´（ｔ）及びノイズＺ´（ｔ）の比Ｙ´とを比較すると、
Ｙ´＝Ｎ1/2 ・Ｙ  となり、
前記累積加算回数Ｎにおいて１／２乗の平方根倍、すなわちＮ1/2 だけノイズ低減を実現することができる。
【００７４】
すなわち、前記加算器６７ｄの加算ＤＡＢ信号Ｓ´（ｔ）は（数１）に示すようになる。
【００７５】
【数１】
2004328798.tif 000004
前記加算器６７ｄは、当該加算ＤＡＢ信号Ｓ´（ｔ）を前記整流器６２を介して整流処理を施し、当該整流処理された加算ＤＡＢ信号Ｓ´（ｔ）を前記ＬＰＦ６３に供給する。当該ＬＰＦ６３は、図１５（ｃ）に示すように当該加算ＤＡＢ信号Ｓ´（ｔ）における高周波成分を除去して、当該ローパス処理された加算ＤＡＢ信号Ｓ´（ｔ）を前記コンパレータ６４に供給する。当該コンパレータ６４は、図１５（ｄ）に示すように当該加算ＤＡＢ信号Ｓ´（ｔ）を波形整型し、当該波形整型された出力信号であるコンパレータ出力信号を前記クロック回路３２の位相比較器３２ｃに供給する。
【００７６】
従って、上記第３の実施形態におけるＤＡＢ受信機のクロック再生回路によれば、当該ＤＡＢ信号が弱電界強度で、かつ受信Ｃ／Ｎ比が劣化したとしても、当該ＤＡＢ信号内の各フレームにあるヌルシンボルＳ０でなく、各フレーム間の相関性が高い位相参照シンボルＳ１を利用することにより、当該位相参照シンボルＳ１に基づいて各フレーム間のフレーム周期を得るようにしたので、当該ＤＡＢ受信機に安定したクロック信号を供給することができる。
【００７７】
また、上記第３の実施形態におけるクロック再生回路内部の要部であるＳＹＮＣ回路６０内部の位相参照シンボル検出回路６１においては、累積加算回数をＮ回とした場合、Ｎ−１個の遅延器６６とこれに伴なう複数の加算器６７とを必要としていた。そこで、当該位相参照シンボル検出回路６１を図１６に示すような構成の位相参照シンボル検出回路７１にすれば、前記遅延器６６及び加算器６７の数を大幅に低減することができる。
【００７８】
では、図１６に示す当該位相参照シンボル検出回路７１について説明する。
【００７９】
図１６において位相参照シンボル検出回路７１は、前段のＢＰＦ１４からのＤＡＢ信号と後述するレベル減算信号とを加算する加算器７１ａと、当該加算器７１ａからの出力信号である加算ＤＡＢ信号Ｓ´（ｔ）を１フレーム遅延するＴＦ遅延器７１ｂと、当該１フレーム遅延されたフレームをレベル減算し、前記加算器７１ａに入力するレベル減算信号を生成するレベル減算器７１ｃとを有している。尚、前記加算器７１ａは、加算ＤＡＢ信号Ｓ´（ｔ）を後段の整流器６２に供給すると共に、前記ＴＦ遅延器７１ｂに供給するものである。つまり、当該位相参照シンボル検出回路７１は、前記加算器７１ａの加算ＤＡＢ信号Ｓ´（ｔ）をフィードバック制御するものである。
【００８０】
当該加算器７１ａの加算ＤＡＢ信号Ｓ´（ｔ）は、
Ｓ´（ｔ）＝Ｓ（ｔ）＋ａ・Ｓ´（ｔ−ＴＦ）となる。
【００８１】
尚、当該加算ＤＡＢ信号Ｓ´（ｔ）の位相参照シンボルＳ１においては、
Ｓ´（ｔ）＝Ｓ´（ｔ−ＴＦ）になり、
当該位相参照シンボルＳ１以外のデータにおいては、
Ｓ´（ｔ）≠Ｓ´（ｔ−ＴＦ）になる。
【００８２】
前述した式Ｓ´（ｔ）＝Ｓ（ｔ）＋ａ・Ｓ´（ｔ−ＴＦ）中においてａn <<１と仮定し、ａn 以降の項を無視すると、Ｓ´（ｔ）は次式のようになる。
【００８３】
Ｓ´（ｔ）＝｛Ｓ（ｔ）＋ａ・Ｓ´（ｔ−ＴＦ）｝
＝｛Ｓ（ｔ）＋ａ・｛Ｓ（ｔ−ＴＦ）
＋ａ・Ｓ´（ｔ−２ＴＦ）｝｝
＝｛Ｓ（ｔ）＋ａ・Ｓ（ｔ−ＴＦ）
＋ａ2 ・Ｓ´（ｔ−２ＴＦ）｝
＝Ｓ（ｔ）＋ａ・Ｓ（ｔ−ＴＦ）＋ａ2 ・Ｓ´（ｔ−２ＴＦ）
＋ａ3 ・Ｓ´（ｔ−３ＴＦ）
＝Ｓ（ｔ）＋ａ・Ｓ（ｔ−ＴＦ）＋ａ2 ・Ｓ´（ｔ−２ＴＦ）
＋ａ3 ・Ｓ´（ｔ−３ＴＦ）＋…
…＋ａn-1 ・Ｓ（ｔ−（ｎ−１）・ＴＦ）
仮にａ＝１とした場合、当該位相参照シンボルＳ１の期間の加算ＤＡＢ信号Ｓ´（ｔ）は、
Ｓ´（ｔ）＝（１＋１1 ＋１2 ＋１3 ＋……＋１n-1 ）・Ｓ（ｔ）
＝ｎ・Ｓ（ｔ）  のようになる。
【００８４】
同様に、位相参照シンボルＳ１以外の期間の加算ＤＡＢ信号Ｓ´（ｔ）は、
Ｓ´（ｔ）＝Ｓ（ｔ）＋Ｓ（ｔ−ＴＦ）＋Ｓ（ｔ−２ＴＦ）
＋Ｓ´（ｔ−３ＴＦ）＋……＋Ｓ（ｔ−（ｎ−１）・ＴＦ）
のようになる。
【００８５】
しかしながら、当該位相参照シンボルＳ１以外の信号に関しては相関性がないので、当該位相参照シンボルＳ１以外の期間の加算ＤＡＢ信号Ｓ´（ｔ）は、（数２）に示すように近似できる。
【００８６】
【数２】
2004328798.tif 000005
従って、当該位相参照シンボルＳ１と当該位相参照シンボルＳ１以外の各期間では、ｎの１／２乗（ｎ1/2 ）だけレベル的な差をつけることが可能となる。実際にはａ＜１の条件でないと位相参照シンボル期間のＳ´（ｔ）は発散してしまうが、ａが１に極限的に近似した場合、すなわち最大限の改善効果としてｎ1/2 という値が得られることになる。
【００８７】
また、受信機側の遅延器の遅延時間は完全にフレーム周期ＴＦと一致したときにのみ最大の効果であるｎ1/2 という値が得られるのであるが、当該受信機側のＴＦ遅延器７１ｂの遅延時間が完全にフレーム周期ＴＦと一致しなくても当該効果は得られるものである。
【００８８】
尚、当該位相参照シンボル検出回路７１においては、加算器７１ａの出力信号をフィードバック制御するようにしたが、後段のクロック回路３２にて生成されたクロック信号を遅延器を介してフィードバック制御するようにし、当該位相参照シンボル検出回路７１内部のＴＦ遅延器７１ｂによる遅延時間をフレーム周期に一致させるようにしても良く、この場合の当該ＴＦ遅延器７１ｂの内部構成について説明する。図１７は当該ＴＦ遅延器７１ｂ内部の概略構成を示すブロック図である。
【００８９】
図１７において当該ＴＦ遅延器７１ｂは、前記加算器７１ａからの加算ＤＡＢ信号Ｓ´（ｔ）をデジタル信号に変換するＡ／Ｄコンバータ７１ｄと、当該デジタル変換された加算ＤＡＢ信号Ｓ´（ｔ）を遅延するシフトレジスタ７１ｅと、当該シフトレジスタ７１ｅにて遅延処理を施された加算ＤＡＢ信号Ｓ´（ｔ）をアナログ信号に変換するＤ／Ａコンバータ７１ｆとを有している。尚、当該Ｄ／Ａコンバータ７１ｆの出力信号が前記レベル減算器７１ｃに入力されるものである。
【００９０】
当該Ａ／Ｄコンバータ７１ｄ、シフトレジスタ７１ｅ及びＤ／Ａコンバータ７１ｆは、前記クロック回路３２にて生成されたクロック信号ｆCLK に基づいて制御されるものであり、当該ＴＦ遅延器７１ｂにて遅延される遅延時間は、当該シフトレジスタ７１ｅの段数と前記クロック再生回路３０からのクロック信号ｆCLK によって決定されるものである。尚、（Ｎ−１）ＴＦ遅延器を構成する場合には、前記シフトレジスタ７１ｅの段数を（Ｎ−１）倍にすれば実現可能であることはいうまでもない。
【００９１】
では、次に第４の実施形態におけるＤＡＢ受信機のクロック再生回路について説明する。図１８は第４の実施形態におけるクロック再生回路の要部であるＳＹＮＣ回路の位相参照シンボル検出回路内部の概略構成を示すブロック図である。尚、当該位相参照シンボル検出回路８１は、第３の実施形態における位相参照シンボル検出回路６１、７１に代用されるものである。
【００９２】
当該位相参照シンボル検出回路８１は、先の位相参照シンボル検出回路６１，７１の遅延器を、少なくとも１フレーム分のメモリ容量を有する半導体メモリにて実現しようとするものである。尚、図１８の位相参照シンボル検出回路においては、その説明を容易にするために累積加算回数Ｎを２回とする。
【００９３】
図１８に示す位相参照シンボル検出回路８１は、Ａ／Ｄコンバータ８２、加算器８３、Ｄ／Ａコンバータ８４、第１メモリ８５及び第２メモリ８６と、前記第１メモリ８５に対するデータ送受切換に係わる第１スイッチ８７と、前記第２メモリ８６に対するデータ送受切換に係わる第２スイッチ８８と、前記第１、第２メモリ８５、８６及び前記第１、第２スイッチ８７、８８を制御するメモリ制御部８９と、当該メモリ制御部８９から出力される前記第２スイッチ８８及び第２メモリ８６へのメモリ制御信号（Ｒｅａｄ／Ｗｒｉｔｅ）Ｒ／Ｗの反転信号を出力するインバータ９０とを有している。尚、前記メモリ制御部８９は、前記第１及び第２メモリ８５、８６に対するデータの読出及び書込動作等のメモリ制御信号Ｒ／Ｗ、第１、第２スイッチ８７，８８の切換動作、前記第１、第２メモリ８５、８６に対するアドレスを制御するアドレス信号ＡＤＲを夫々出力するものである。また、前記Ａ／Ｄコンバータ８２、Ｄ／Ａコンバータ８４及びメモリ制御部８９等のクロックは、前記クロック回路３２から生成されたクロック信号ｆCLK に基づいて行われるものである。
【００９４】
では、当該位相参照シンボル検出回路８１の動作について説明する。
【００９５】
前記Ａ／Ｄコンバータ８２は前段のＢＰＦ１４からのＤＡＢ信号Ｓ（ｔ）をデジタル信号に変換し、当該デジタル変換されたＤＡＢ信号Ｓ（ｔ）のフレームデータを前記加算器８３の一方の入力端子Ａに入力すると共に、当該フレームデータを前記第１スイッチ８７の他方の入力端子Ｂ及び第２スイッチ８８の一方の入力端子Ａに入力する。
【００９６】
前記メモリ制御部８９は、前記第２メモリ８６に対してメモリ制御信号Ｒ／Ｗを出力すると共に、前記第１メモリ８５に対してインバータ９０を介してメモリ制御信号Ｒ／Ｗの反転信号を出力するものであり、前記第１、第２メモリ８５、８６に対して交互にフレームデータの書込又は読出を行う。尚、当該メモリ制御部８９によるフレームデータの書込及び読出は、フレーム周期ＴＦ毎に行われるものである。
【００９７】
当該メモリ制御部８９は、図１９に示すように当該フレーム周期ＴＦ毎に前記第１メモリ８５及び第２メモリ８６に交互に書き込まれた１周期前のフレームデータが順次に読み出され、前記第１スイッチ８７及び第２スイッチ８８を介して前記加算器８３の他方の入力端子Ｂに供給される。
【００９８】
つまり、当該メモリ制御部８９は、フレーム周期毎に図１９（ａ）に示すようにハイレベルのメモリ制御信号Ｗ／Ｒを出力した場合、前記インバータ９０を介して図１９（ｂ）に示すように第１メモリ８５に対して書込動作Ｗを実行すると共に、図１９（ｃ）に示すように第２メモリ８６に対して読出動作Ｒを実行する。しかも前記加算器８３の他方の入力端子Ｂに入力されるのは当該第２メモリ８６にて読み出されたフレームデータである。
【００９９】
また、当該メモリ制御部８９は、図１９（ａ）に示すようにローレベルのメモリ制御信号Ｗ／Ｒを出力した場合、図１９（ｂ）に示すように第１メモリ８５に対して読出動作Ｒを実行すると共に、図１９（ｃ）に示すように第２メモリ８６に対して書込動作Ｗを実行し、しかも前記加算器８３の他方の入力端子Ｂに入力されるのは前記第１メモリ８５にて読み出されたフレームデータである。
【０１００】
当該加算器８３は、前記Ａ／Ｄコンバータ８２からのフレームデータと１周期前のフレームデータとを加算し、当該加算されたフレームデータを前記Ｄ／Ａコンバータ８４に入力する。当該Ｄ／Ａコンバータは当該加算されたフレームデータをアナログ変換し、当該アナログ変換された加算ＤＡＢ信号Ｓ´（ｔ）を前記整流器６２に供給する。そして、最終的に当該ＳＹＮＣ回路６０にて当該クロック回路３２は、位相参照シンボルＳ１が検出され、当該位相参照シンボルを前記クロック回路３２に供給する。尚、後段の整流器６２等がデジタル回路に構成されているのであれば、当該Ｄ／Ａコンバータ８４は必要ない。また、図１８に示す位相参照シンボル検出回路８１においては、図１４に示すようなレベル減算器６５を示していないが、予め抵抗分割等で入力信号を１／Ｎ、つまり、この場合は１／２にすることで当該レベル減算器６５と同等の効果が容易に得られるものである。
【０１０１】
従って、上記第４の実施形態におけるＤＡＢ受信機のクロック再生回路によれば、当該ＤＡＢ信号が弱電界強度で、かつ受信Ｃ／Ｎ比が劣化したとしても、当該ＤＡＢ信号内の各フレームにあるヌルシンボルＳ０でなく、各フレーム間の相関性が高い位相参照シンボルＳ１を利用することにより、当該位相参照シンボルＳ１に基づいて各フレーム間のフレーム周期を得るようにしたので、当該ＤＡＢ受信機に安定したクロック信号を供給することができる。
【０１０２】
しかしながら、上記第４の実施形態におけるクロック再生回路の位相参照シンボル検出回路８１によれば、図１９に示すように１フレーム周期の間に第１メモリ８５又は第２メモリ８６にフレームデータを書き込まなければならず、しかも各メモリ８５、８６には少なくとも１フレーム分のメモリ容量が必要となる。さらに、累積加算回数Ｎに比例して各メモリ８５、８６のメモリ容量を増加しなければならないといった事態も考えられる。
【０１０３】
そこで、このような事態を打開するために、フレーム周期が得られているとき、すなわち安定したクロック信号が生成されているときは、前記第１、第２メモリ８５、８６のメモリ負担を大幅に低減し、延いては各メモリ８５、８６を有効に利用することができる位相参照シンボル検出回路も考えられる。
【０１０４】
では、次に当該位相参照シンボル検出回路を有する第５の実施形態におけるＤＡＢ受信機のクロック再生回路について説明する。図２０は第５の実施形態におけるＤＡＢ受信機のクロック再生回路の要部であるＳＹＮＣ回路内部の位相参照シンボル検出回路内部の概略構成を示すブロック図である。尚、図２０に示す当該位相参照シンボル検出回路９１は、図１８に示す位相参照シンボル検出回路８１に代用されるものである。尚、図２０に示す位相参照シンボル検出回路９１は、図１８に示す位相参照シンボル検出回路８１の内部において同一のものには同一符号を付すと共に、その構成及び動作の説明を省略する。
【０１０５】
図２０において当該位相参照シンボル検出回路９１は、Ａ／Ｄコンバータ８２、加算器８３、第１スイッチ８７及び第２スイッチ８８、第１メモリ８５及び第２メモリ８６、Ｄ／Ａコンバータ８４の他に、前記第１メモリ８５に対するアドレス制御信号ＡＤＲを切り換える第１アドレススイッチ９２と、前記第２メモリ８６に対するアドレス制御信号ＡＤＲを切り換える第２アドレススイッチ９３と、前記第１メモリ８５に対する書込及び読出を制御するメモリ制御信号Ｒ／Ｗを切り換える第１メモリスイッチ９４と、前記第２メモリ８６に対する書込及び読出を制御するメモリ制御信号Ｒ／Ｗを切り換える第２メモリスイッチ９５と、Ｏデータを発振するＯデータ発振器９６と、位相参照シンボル検出用スイッチ９７と、これら位相参照シンボル検出回路９１全体を制御するメモリ制御部９８とを有している。
【０１０６】
では、図２０に示す当該位相参照シンボル検出回路９１の動作について説明する。
【０１０７】
当該位相参照シンボル検出回路９１が、図１８に示す位相参照シンボル検出回路８１と相違する点は、前記メモリ制御部８９における第１及び第２メモリ８５、８６に対する読出及び書込に係わる制御、前記第１及び第２スイッチ８７、８８、前記第１及び第２メモリスイッチ９４、９５及び位相参照シンボル検出用スイッチ９７に対するスイッチ制御、前記第１及び第２アドレススイッチ９２、９３に係わるアドレススイッチ制御といった、これらの制御をモード切換信号Ｍによって制御している点にある。尚、当該モード切換信号Ｍは、後段のクロック回路３２からのクロック信号が生成されたか否かに基づいて、ハイレベル又はローレベルの信号を出力するものである。
【０１０８】
まず、図２１（ｆ）に示すように前記モード切換信号Ｍがローレベルの場合、すなわち前記クロック回路３２においてクロック信号が生成されていない場合には、図１８に示す位相参照シンボル検出回路９１による位相参照シンボルの検出動作と同様に、図２１（ａ）〜（ｅ）に示すように前記第１及び第２メモリ８５，８６に対してフレーム周期に合わせて１フレームデータの書込又は読出動作を交互に行い、当該読み出されたフレームデータを前記加算器８３の他方の入力端子Ｂに入力する。
【０１０９】
また、図２１（ｆ）に示すように前記モード切換信号Ｍがハイレベルの場合、すなわち前記クロック回路３２においてクロック信号が生成された場合には、図２１（ａ）に示すように前段のＢＰＦ１４からのＤＡＢ信号に対して間欠的、すなわち位相参照シンボルＳ１及び当該位相参照シンボルＳ１に近接するデータ、つまり近接データのみを、図２１（ｂ）〜（ｅ）に示すように前記第１及び第２メモリ８５、８６にフレーム周期に合わせて書込又は読出動作を交互に行い、当該読み出された近接データを前記加算器８３の他方の入力端子Ｂに入力する。
【０１１０】
つまり、前記モード切換信号Ｍがハイレベルの場合、前記第１及び第２メモリ８５，８６には、当該ＤＡＢ信号中の各フレーム内の近接データのみを前記加算器８３に累積加算するだけで、当該フレームの全データを累積加算する必要がなく、Ｏデータ発振器９６の信号を代用してＤ／Ａコンバータ８４に供給する。
【０１１１】
従って、上記第５の実施形態におけるＤＡＢ受信機のクロック再生回路の要部である位相参照シンボル検出回路９１によれば、後段のクロック回路３２にクロック信号が得られない場合にはローレベルのモード切換信号Ｍに応じて、ＤＡＢ信号に含まれる各フレーム毎の１フレームデータを図１９に示すように前記第１及び第２メモリ８５、８６に交互に読出又は書込動作を実行させると共に、これら第１及び第２メモリ８５、８６から交互に読み出されたフレームデータを累積加算することにより、位相参照シンボルＳ１を検出すると共に、前記クロック回路３２にクロック信号が得られた場合にはハイレベルのモード切換信号Ｍに応じて前記１フレームデータの中から近接データのみを交互に前記第１又は第２メモリ８５、８６に読出又は書込動作を行い、これら第１又は第２メモリ８５、８６から交互に読み出された近接データを累積加算することにより、位相参照シンボルＳ１を検出するようにした。
【０１１２】
従って、当該位相参照シンボルＳ１検出に係わるＤＡＢ信号内の対象データを近接データ、すなわち位相参照シンボルＳ１及び当該位相参照シンボルＳ１の近接する周辺データのみとしたので、前記モード切換信号Ｍのハイレベル時においては前記第１メモリ８５及び第２メモリ８６のメモリ負担を大幅に軽減することができると共に、延いては当該第１及び第２メモリ８５、８６のメモリ容量に余裕があるので、当該第１及び第２メモリ８５、８６を他の信号のメモリ用途に有効利用することができる。
【産業上の利用可能性】
【０１１３】
本発明のＯＦＤＭ受信機用のクロック再生回路は、受信電界強度が低下し、かつ受信Ｃ／Ｎ比が劣化したとしても、当該ＯＦＤＭ信号中の相関性固定パターンである位相参照シンボルの相関性を利用することで、前記所定レベル値以上の部分、つまり位相参照シンボルに基づいてフレーム周期の検出が可能となり、当該ＯＦＤＭ受信機内部にて安定したクロック信号を供給することができ、延いては良好な受信動作を得ることができることから、例えばデジタルオーディオ放送（以下、単にＤＡＢと称する）に採用されている直交周波数分割多重方式（以下、単にＯＦＤＭ）信号を受信する際に必要なクロック信号を生成するＯＦＤＭ受信機用のクロック再生回路等に好適である。
【図面の簡単な説明】
【０１１４】
【図１】本発明の第１の実施形態であるＤＡＢ受信機のクロック再生回路の要部であるＳＹＮＣ回路内部の概略構成を示すブロック図である。
【図２】当該ＳＹＮＣ回路内部のＢＰＦ群におけるフィルタ帯域を示すＤＡＢ信号のスペクトル図である。
【図３】第１の実施形態に係わるＳＹＮＣ回路内部の各群毎に夫々３個とした場合における具体例を示すブロック図である。
【図４】当該具体例に係わるＳＹＮＣ回路のＢＰＦ群を３個とした場合のフィルタ帯域を示すスペクトル図である。
【図５】妨害信号が混入されたＤＡＢ信号のＩＦ帯域における時間軸波形図である。
【図６】当該ＳＹＮＣ回路のＢＰＦ群における出力信号を示す時間軸波形図で、そのうち、（ａ）は第１ＢＰＦの出力信号を示す時間軸波形図、（ｂ）は第２ＢＰＦの出力信号を示す時間軸波形図、（ｃ）は第３ＢＰＦの出力信号を示す時間軸波形図である。
【図７】当該ＳＹＮＣ回路の整流器群の出力信号を示す時間軸波形図で、そのうち、（ａ）は第１整流器の出力信号を示す時間軸波形図，(ｂ）は第２整流器の出力信号を示す時間軸波形図、（ｃ）は第３整流器の出力信号を示す時間軸波形図である。
【図８】当該ＳＹＮＣ回路のＬＰＦ群の出力信号を示す時間軸波形図で、そのうち、（ａ）は第１ＬＰＦの出力信号を示す時間軸波形図、(ｂ）は第２ＬＰＦの出力信号を示す時間軸波形図、(ｃ）は第３ＬＰＦの出力信号を示す時間軸波形図である。
【図９】当該ＳＹＮＣ回路のコンパレータ群の出力信号を示す波形図で、そのうち、(ａ）は第１コンパレータの出力信号を示す時間軸波形図、(ｂ）は第２コンパレータの出力信号を示す時間軸波形図、(ｃ）は第３コンパレータの出力信号を示す時間軸波形図である。
【図１０】当該ＳＹＮＣ回路にて検出されたヌルシンボルを示す波形図である。
【図１１】本発明の第２の実施形態であるＤＡＢ受信機のクロック再生回路の要部であるＳＹＮＣ回路内部の概略構成を示すブロック図である。
【図１２】当該ＳＹＮＣ回路の要部であるヌル判断回路内部の概略構成を示すブロック図である。
【図１３】当該ヌル判断回路内部の具体例を示すブロック図である。
【図１４】本発明の第３の実施形態であるＤＡＢ受信機のクロック再生回路の要部であるＳＹＮＣ回路及びクロック回路内部の概略構成を示すブロック図である。
【図１５】当該ＳＹＮＣ回路内部の各部における出力信号を示す時間軸波形図で、そのうち、（ａ）はレベル減算器への入力信号（妨害信号が混入されたＩＦ帯域のＤＡＢ信号）を示す時間軸波形図、(ｂ）は加算器の出力信号を示す時間軸波形図、(ｃ）はＬＰＦの出力信号を示す時間軸波形図、(ｄ）はコンパレータの出力信号を示す時間軸波形図である。
【図１６】当該ＳＹＮＣ回路内部の変形例を示すブロック図である。
【図１７】当該変形例に係わるＳＹＮＣ回路のＴＦ遅延器内部の概略構成を示すブロック図である。
【図１８】本発明の第４の実施形態であるＤＡＢ受信機のクロック再生回路の要部であるＳＹＮＣ回路内部の概略構成を示すブロック図である。
【図１９】当該ＳＹＮＣ回路内部の動作を示す動作説明図で、そのうち、（ａ）はＲ／Ｗ制御信号に係わるタイミングチャート、（ｂ）は第１メモリにおけるＲ／Ｗ動作に係わる説明図、（ｃ）は第２メモリにおけるＲ／Ｗ動作に係わる説明図、（ｄ）は加算器の入力信号に係わる説明図である。
【図２０】本発明の第５の実施形態であるＤＡＢ受信機のクロック再生回路の要部であるＳＹＮＣ回路内部の概略構成を示すブロック図である。
【図２１】当該ＳＹＮＣ回路内部の動作を示す動作説明図で、そのうち、（ａ）はＡ／Ｄコンバータの入力信号を示す時間軸波形図、（ｂ）は第１メモリに対するＲ／Ｗ制御信号に係わるタイミングチャート、（ｃ）は第２メモリに対するＲ／Ｗ制御信号に係わるタイミングチャート、（ｄ）は第１メモリにおけるＲ／Ｗ動作に係わる説明図、（ｅ）は第２メモリにおけるＲ／Ｗ動作に係わる説明図、（ｆ）はモード切換信号を示す説明図、（ｇ）はスイッチ制御信号を示す説明図である。
【図２２】一般的なＤＡＢ信号の周波数スペクトルを示す説明図である。
【図２３】当該ＤＡＢ信号の時間軸波形図である。
【図２４】当該ＤＡＢ信号のフレーム構成を示す説明図である。
【図２５】一般的なＯＦＤＭ受信機であるＤＡＢ受信機全体の内部構成を概略的に示すブロック図である。
【図２６】当該ＤＡＢ信号のスペクトル図である。
【図２７】当該ＤＡＢ信号の時間軸波形図である。
【図２８】当該ＤＡＢ受信機の要部であるＳＹＮＣ回路内部の概略構成を示すブロック図である。
【図２９】当該ＳＹＮＣ回路内部における整流器の出力信号を示す時間軸波形図である。
【図３０】当該ＳＹＮＣ回路内部におけるＬＰＦの出力信号を示す時間軸波形図である。
【図３１】妨害信号を混入したＤＡＢ信号入力時におけるＳＹＮＣ回路内部の出力信号を示す時間軸波形図である。
【図３２】当該ＤＡＢ受信機内部のクロック再生回路の要部であるＳＹＮＣ回路及びクロック回路内部の概略構成を示すブロック図である。
【図３３】受信Ｃ／Ｎが劣化したＤＡＢ信号入力時におけるＳＹＮＣ回路内部の出力信号を示す時間軸波形図である。
【符号の説明】
【０１１５】
３０    クロック再生回路
３２    クロック回路（クロック信号生成手段、判定手段、制御手段）
４０    ＳＹＮＣ回路
４１    ＢＰＦ群（帯域分割手段）
４２    整流器群
４３    ＬＰＦ群
４４    コンパレータ群
４５    ＡＮＤゲート
５０    ＳＹＮＣ回路
５１    ヌル判断回路(無信号区間カウント手段)
６０    ＳＹＮＣ回路
６１    位相参照シンボル検出回路
６４    コンパレータ
６５    レベル減算器
６６    遅延器（遅延手段）
６７    加算器（加算手段）
７１    位相参照シンボル検出回路
７１ａ  加算器（加算手段）
７１ｂ  ＴＦ遅延器（遅延手段）
８１    位相参照シンボル検出回路
８３    加算器（近接データ抽出手段）
８５    第１メモリ（記憶手段）
８６    第２メモリ（記憶手段）
８９    メモリ制御部（記憶制御手段）
９１    位相参照シンボル検出回路
９８    メモリ制御部（記憶制御手段）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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