(57)【要約】【課題】チップを積層した状態でテストが可能であり、しかも歩留まりの低下や余分な回路の増大を防止することが可能な積層型半導体装置を提供する。【解決手段】所定の半導体集積回路チップ２０と、該所定の半導体集積回路チップ以外の少なくとも１以上の半導体集積回路チップ３０１　、３０２　とが積層された積層型半導体装置であって、少なくとも１以上の半導体集積回路チップは、複数の回路ブロックからなるグループを含み、所定の半導体集積回路チップは、グループのなかに不良の回路ブロックが含まれている場合に該不良の回路ブロックを特定するための不良情報を記憶する記憶部と、不良の回路ブロックを置き換えるための置き換え回路部とを含む。【選択図】　　図１
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【特許請求の範囲】
【請求項１】
所定の半導体集積回路チップと、該所定の半導体集積回路チップ以外の少なくとも１以上の半導体集積回路チップとが積層された積層型半導体装置であって、前記少なくとも１以上の半導体集積回路チップは、複数の回路ブロックからなるグループを含み、
前記所定の半導体集積回路チップは、前記グループのなかに不良の回路ブロックが含まれている場合に該不良の回路ブロックを特定するための不良情報を記憶する記憶部と、前記不良の回路ブロックを置き換えるための置き換え回路部と、を含む
ことを特徴とする積層型半導体装置。
【請求項２】
前記グループに含まれる回路ブロックは、ロジック回路ブロックである
ことを特徴とする請求項１に記載の積層型半導体装置。
【請求項３】
前記置き換え回路部は、前記不良の回路ブロックと等価な回路を有している
ことを特徴とする請求項２に記載の積層型半導体装置。
【請求項４】
前記置き換え回路部は、前記グループに含まれる回路ブロックそれぞれに対して等価な回路を構成可能なものである
ことを特徴とする請求項２に記載の積層型半導体装置。
【請求項５】
前記グループに含まれる回路ブロックは、メモリ回路ブロックである
ことを特徴とする請求項１に記載の積層型半導体装置。
【請求項６】
前記グループに含まれる回路ブロックは、互いに等価な回路を有している
ことを特徴とする請求項５に記載の積層型半導体装置。
【請求項７】
前記置き換え回路部は、前記グループに含まれる回路ブロックと等価な回路を有している
ことを特徴とする請求項６に記載の積層型半導体装置。
【請求項８】
前記所定の半導体集積回路チップは、前記記憶部からの不良情報と前記不良の回路ブロックをアクセスするための情報とに基づいて前記置き換え回路を選択する選択部をさらに含む
ことを特徴とする請求項５に記載の積層型半導体装置。
【請求項９】
前記少なくとも１以上の半導体集積回路チップは、前記記憶部からの不良情報に基づいて、前記グループに含まれる回路ブロックと前記置き換え回路部との間の入出力関係を制御する入出力制御部をさらに含む
ことを特徴とする請求項１に記載の積層型半導体装置。
【請求項１０】
前記記憶部はヒューズ部を含み、該ヒューズ部は外部からエネルギービームを照射可能な所定位置に配置されている
ことを特徴とする請求項１に記載の積層型半導体装置。
【請求項１１】
前記所定位置は、前記所定の半導体集積回路チップが前記少なくとも１以上の半導体集積回路チップとオーバーラップしない領域に含まれる
ことを特徴とする請求項１０に記載の積層型半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、複数の半導体集積回路チップが積層された積層型半導体装置に関する。
【０００２】
【従来の技術】
電子機器の小型化の要請に対し、複数の半導体集積回路チップ（ＬＳＩチップ）を積層した積層型半導体装置（マルチチップデバイス）が提案されている。
【０００３】
積層型半導体装置を作製する場合、各チップについて個別に動作テスト等を行い、正常なチップのみを選別して積層する方法が考えられる。しかしながら、個々のチップについてテストを行うことは、テストに費やされる時間や手間の増大につながり、コストの上昇や納期の遅延といった問題が生じる。
【０００４】
このような問題に対して、各チップについての個別のテストは行わずにチップを積層し、積層後にモジュール全体のテストを行うという方法も考えられる。しかしながら、積層されたチップの中に一つでも不良チップがあれば、モジュール全体としても不良となってしまう。したがって、結果的に歩留まりが低下し、コストの上昇を招くといった問題が生じる。また、チップ毎に冗長回路を設けることも考えられるが、各チップに余分な回路を設けるために無駄が多く、やはりコストの上昇につながる。
【０００５】
したがって、従来は、チップを積層した状態でテストが可能であり、しかも歩留まりの低下や余分な回路の増大を防止することが可能な積層型半導体装置を得ることが困難であった。
【０００６】
公知技術として、特許文献１には、一つのチップが複数の機能ブロックを有し、不良ブロックを他のチップで置き換えるという技術が開示されている。具体的には、機能ブロック毎に各機能ブロックと鏡面対象なチップを予め作製しておき、不良機能ブロック上に鏡面対象なチップを積層するというものである。しかしながら、鏡面対象チップを積層する前に予めテストを行う必要があり、時間や手間の増大につながる。また、機能ブロック毎に鏡面対象チップを作製しておかなければならず、これも時間や手間の増大につながる。
【０００７】
特許文献２には、アドレス空間の一部が正常に機能しない不良チップ（パーシャルチップ）どうしを組み合わせて、積層型のＤＲＡＭを構成するという技術が開示されている。しかしながら、積層する前に予め不良チップか否かのテストを行う必要があり、時間や手間の増大につながる。
【０００８】
特許文献３には、複数のＤＲＡＭチップを積層した半導体装置において、各ＤＲＡＭチップに冗長回路を設けた構成が開示されている。しかしながら、チップ毎に冗長回路を設けておくため、無駄が多くなり、結果的にコストの上昇につながる。
【０００９】
【特許文献１】
特許第２７６０１８８号明細書
【００１０】
【特許文献２】
特開２０００−３４９２２９号公報
【００１１】
【特許文献３】
特開平５−２８３６０６号公報
【００１２】
【発明が解決しようとする課題】
このように、複数の半導体集積回路チップを積層した積層型半導体装置が提案されているが、従来は、チップを積層した状態でテストが可能であり、しかも歩留まりの低下や余分な回路の増大を防止することが可能な積層型半導体装置を得ることが困難であった。
【００１３】
本発明は、上記従来の課題を解決することが可能な積層型半導体装置を提供することを目的としている。
【００１４】
【課題を解決するための手段】
本発明の一態様に係る積層型半導体装置は、所定の半導体集積回路チップと、該所定の半導体集積回路チップ以外の少なくとも１以上の半導体集積回路チップとが積層された積層型半導体装置であって、前記少なくとも１以上の半導体集積回路チップは、複数の回路ブロックからなるグループを含み、前記所定の半導体集積回路チップは、前記グループのなかに不良の回路ブロックが含まれている場合に該不良の回路ブロックを特定するための不良情報を記憶する記憶部と、前記不良の回路ブロックを置き換えるための置き換え回路部と、を含むことを特徴とする。
【００１５】
【発明の実施の形態】
以下、本発明の実施形態を図面を参照して説明する。
【００１６】
図１は、本発明の実施形態に係る積層型半導体装置の構成例を模式的に示した図である。
【００１７】
本装置は、ベース基板（パッケージ基板等）１０上に半導体集積回路チップ２０、３０１　及び３０２　が積層されたものであり、それらの間にはバンプ（導電性接続部材）４０が設けられている。半導体集積回路チップ２０、３０１　及び３０２　には、それぞれ半導体基板を貫通する複数のスループラグ（図示せず）が設けられており、これらのスループラグ及びバンプ４０を介して、各チップの回路間が電気的に接続されている。なお、以下の説明では便宜上、チップ２０を特定チップ（所定のチップ）、チップ３０１　及び３０２　を非特定チップと呼ぶ場合もある。また、非特定チップの数は１以上、好ましくは２以上である。
【００１８】
以下、図２、図３及び図４を参照して、半導体集積回路チップ２０、３０１　及び３０２　の概略を説明する。
【００１９】
図３（ａ）〜図３（ｃ）は、半導体集積回路チップ（非特定チップ）３０（図１の半導体集積回路チップ３０１　或いは３０２　に対応）のいくつかの態様を示した図である。
【００２０】
図に示すように、チップ３０は回路ブロック３１ａ〜３１ｄを含んで構成されている。図３（ａ）は、回路ブロック３１ａ〜３１ｄがいずれもロジック回路ブロックで構成されているチップ（ロジック系チップ）の例、図３（ｂ）は、回路ブロック３１ａ〜３１ｄがいずれもメモリ回路ブロックで構成されているチップ（メモリ系チップ）の例、図３（ｃ）は、回路ブロック３１ａ及び３１ｂがロジック回路ブロックで、回路ブロック３１ｃ及び３１ｄがメモリ回路ブロックで構成されているチップ（混在チップ）の例である。なお、ロジック回路ブロックは、ロジック回路の組み合わせによって所定の動作を行うよう構成されたものであり、メモリ回路ブロックは、アドレス情報によって選択されるメモリセルが配列した構造を有するものである。
【００２１】
図３（ａ）〜図３（ｃ）に示した各非特定チップ３０は、任意の組み合わせで積層可能である。すなわち、ロジック系チップのみ、メモリ系チップのみ、混在チップのみといったように、同種のチップのみを積層したものでもよいし、異種のチップを組み合わせて積層したものでもよい。
【００２２】
１又は２以上の非特定チップ３０にロジック回路ブロック及びメモリ回路ブロックの双方が含まれている場合、ロジック回路ブロックからなるグループとメモリ回路ブロックからなるグループとに分けられる。ロジック回路ブロックのグループに含まれる各回路ブロックは、通常は互いに異なった回路構成であり、互いに異なった回路動作が行われる。メモリ回路ブロックのグループに含まれる各回路ブロックは、互いに異なった回路構成であってもよいが、通常は互いに等価な回路構成（実質的に同一の回路構成）になっている。なお、例えばＤＲＡＭブロックとＥＥＰＲＯＭブロックといったように、異種のメモリ回路ブロックが含まれている場合には、ＤＲＡＭブロック及びＥＥＰＲＯＭブロックそれぞれのグループ内において、各回路ブロックが互いに等価な回路構成になっている。
【００２３】
図２は、半導体集積回路チップ（特定チップ）２０の内部構成例を示したブロック図である。
【００２４】
半導体集積回路チップ２０内には、不良情報記憶部２１、置き換え回路部２２及び、置き換え回路部２２の制御等を行う制御部２３が含まれている。
【００２５】
不良情報記憶部２１は、チップ３０１　或いは３０２　に不良回路ブロックが含まれている場合に、該不良回路ブロックを特定するための不良情報を記憶するものである。例えば、不良情報記憶部２１には、不良回路ブロックのアドレス情報が記憶される。また、不良回路ブロックが存在しない場合には、その旨を記憶するようにしてもよい。
【００２６】
不良情報記憶部２１には、例えば不揮発性の記憶素子を用いることができる。この不揮発性の記憶素子には、電気的に書き込み可能なものを用いてもよいが、本実施形態では、外部からのレーザービームによって溶断されるヒューズを用いている。ヒューズ部は、レーザービームを照射することが可能な位置に配置されており、本例では、図１に示すように、チップ２０がチップ３０１　及び３０２　とオーバーラップしない領域内にヒューズ部２１ａが配置されている。なお、ヒューズ部２１ａは、レーザービームを照射可能な位置に配置されていればよく、例えば特定チップ２０を最上層に配置した場合には、特定チップ２０表面の所望の位置にヒューズ部２１ａを配置することも可能である。
【００２７】
置き換え回路部２２は、チップ３０１　或いは３０２　に不良回路ブロックが含まれている場合に、不良回路ブロックを置き換えるために用いられる。ロジック回路ブロックの置き換え用としては、外部からプログラム可能なプログラマブル回路、例えばＦＰＧＡ（Ｆｉｅｌｄ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｇａｔｅ　Ａｒｒａｙ）が用いられる。チップ３０１　或いは３０２　に不良のロジック回路ブロックが含まれている場合には、置き換え回路部２２には該不良のロジック回路ブロックと等価な回路が作製（プログラム）されている。チップ３０１　或いは３０２　に不良のロジック回路ブロックが含まれていない場合には、プログラムされない状態が維持されている。メモリ回路ブロック置き換え用の置き換え回路部２２では、メモリ回路ブロックと等価な回路がチップ積層前に予め形成されている。
【００２８】
図４は、半導体集積回路チップ（非特定チップ）３０の内部構成例を示したブロック図である。
【００２９】
回路ブロック３１ａ〜３１ｄは入出力制御部３２に接続されており、入出力制御部３２では、チップ２０内の不良情報記憶部２１からの不良情報に基づいて、回路ブロック３１ａ〜３１ｄとチップ２０内の置き換え回路部２２との間の入出力関係を制御する。すなわち、回路ブロック３１ａ〜３１ｄの中に不良回路ブロックが含まれている場合には、不良回路ブロックに入力すべき信号は入出力制御部３２を介して置き換え回路部２２に送られ、また、置き換え回路部２２から入出力制御部３２を介して送られてきた信号が不良回路ブロックから出力されるべき信号の代わりに出力信号として用いられる。
【００３０】
図５は、図４に示した入出力制御部３２について、その具体例を示したブロック図である。
【００３１】
図５に示すように、入出力制御部３２には、回路ブロック３１ａと回路ブロック３１ａ外の回路との間に設けられた選択部３２ａ、回路ブロック３１ｂと回路ブロック３１ｂ外の回路との間に設けられた選択部３２ｂ、回路ブロック３１ｃと回路ブロック３１ｃ外の回路との間に設けられた選択部３２ｃ、回路ブロック３１ｄと回路ブロック３１ｄ外の回路との間に設けられた選択部３２ｄ、及び、選択部３２ａ〜３２ｄとチップ２０内の置き換え回路部２２との間に設けられた選択部３２ｒが含まれている。各選択部３２ａ、３２ｂ、３２ｃ、３２ｄ及び３２ｒには、チップ２０内の不良情報記憶部２１からの不良情報が選択信号として入力している。
【００３２】
例えば、回路ブロック３１ａが不良である場合を想定して説明する。この場合には、選択回路３２ａでは、不良情報記憶部２１からの不良情報に基づき、回路ブロック３１ａに対する入出力信号Ｓａ１を非選択状態にし、置き換え回路部２２に対する入出力信号Ｓａ２を選択状態にする。その結果、回路ブロック３１ａに入力すべき信号Ｓａ３は、信号Ｓａ２として選択部３２ｒを介して置き換え回路部２２に送られる。また、回路ブロック３１ａから本来出力されるべき信号の代わりに、置き換え回路部２２から選択部３２ｒを介して送られてきた信号Ｓａ２が、出力信号Ｓａ３として回路ブロック３１ａ外の回路に供給される。回路ブロック３１ａ以外の正常な回路ブロック３１ｂ、３１ｃ及び３１ｄについては、それぞれ信号Ｓｂ１、Ｓｃ１及びＳｄ１が選択される。なお、回路ブロック３１ａ〜３１ｄのいずれも不良でない場合には、選択部３２ａ〜３２ｄは信号Ｓａ１〜Ｓｄ１を選択し、置き換え回路部２２に対する信号の送受は行われない。
【００３３】
なお、図５に示した入出力制御部の構成は、ロジック回路ブロック及びメモリ回路ブロックいずれについても、それらの入力部、出力部及び入出力部（例えばメモリブロックのＩ／Ｏ端子のように入力と出力が共通であるもの）に対して適用可能である。ただし、メモリ回路ブロック及びその置き換え回路に対するアドレス信号入力については、図５に示したような構成とは異なる構成を採用することも可能である。
【００３４】
図６は、そのような構成を採用した場合の、チップ２０内の構成例を示したブロック図である。
【００３５】
本例では、回路ブロック（メモリ回路ブロック）３１ａ〜３１ｄのブロック選択信号として、アドレス信号の上位ビット（本例では２ビット）を用いている。アドレス信号は、非特定チップに入力してメモリ回路ブロックの選択及びメモリ回路ブロックに含まれるメモリセルの選択に用いられる他、特定チップ２０にも入力している。そして、チップ２０の不良情報記憶部２１には、不良回路ブロックのアクセスに用いられるビット情報（本例では２ビット）が不良情報として記憶される。
【００３６】
外部からアドレス信号が供給されると、その上位ビットは、図２に示した制御部２３に含まれる選択部２４に送られる。アドレス信号の上位ビットが不良情報記憶部２１に記憶されている不良回路ブロックのアドレスと一致した場合、すなわち不良回路ブロックをアクセスするためのアドレス信号が送られてきた場合には、選択部２４によって置き換え回路部２２が選択される。置き換え回路部２２にはアドレス信号の下位ビットが入力しているため、置き換え回路部２２では指定されたアドレスに対応したメモリセルが選択され、選択されたメモリセルに対してデータの書き込みや読み出しが行われる。置き換え回路部２２の入出力部は、図４に示した入出力制御部３２に接続されており、データの送受は入出力制御部３２を介して行われる。
【００３７】
この場合、その一部の上位ビットをメモリ回路ブロックを選択する信号情報としたアドレス信号を特定チップ２０にも供給するとともに、不良回路ブロックを選択するための信号情報を不良情報として記憶しておくことで、アドレス信号入力に対しては図５に示したような回路を設けないですむ。また、アドレス信号とは別にメモリ回路ブロックを選択するブロック選択信号が入力される場合についても、アドレス信号入力及びブロック選択信号入力に対して、図５に示したような回路を設けない構成を採用可能である。
【００３８】
次に、本実施形態に係る積層型半導体装置の製造方法を、図７に示したフローチャートを参照して説明する。なお、本例では、積層型半導体装置にロジック回路ブロック及びメモリ回路ブロックの両方が含まれている場合を想定して説明を行う。
【００３９】
まず、各半導体集積回路チップをベース基板上に積層する（Ｓ１）。続いて、チップが積層された状態でモジュール全体のテストを行う（Ｓ２）。次に、テスト結果に基づいて不良の有無を判断する（Ｓ３）。不良がない場合には、後述する最終テストへと移行する。不良がある場合には、不良情報記憶部２１に不良情報を書き込む（Ｓ４）。次に、不良がロジック回路ブロックの不良であるか否かを判断する（Ｓ５）。ロジック回路ブロックの不良でない場合、すなわちメモリ回路ブロックの不良である場合には、後述する最終テストへと移行する。ロジック回路ブロックの不良である場合には、不良ロジック回路ブロックと等価な回路を置き換え回路部２２に作製する。例えば、置き換え回路部２２にＦＰＧＡを用いた場合には、不良ロジック回路ブロックと等価な回路をＦＰＧＡにプログラムすればよい（Ｓ６）。その後、最終テストを行い、モジュール全体の最終的な良否を判定する（Ｓ７）。
【００４０】
以上のように、本実施形態によれば、所定のチップ（特定チップ）に、他のチップ（非特定チップ）の不良回路ブロックを特定するための情報を記憶する記憶部と、不良回路ブロックを置き換えるための置き換え回路部を設けている。そのため、チップを積層した状態でモジュール全体のテストを行い、不良回路ブロックが検出された場合には、置き換え回路部を用いることで不良回路ブロックを救済することができる。したがって、テストに費やされる時間や手間を低減することができるとともに、モジュール全体の歩留まりを向上させることができる。また、所定のチップに設けた置き換え回路部を他のチップで共用することができるため、置き換え用の回路を最小限に抑えることが可能となる。したがって、納期の遅延やコストの上昇を防止することが可能な優れた積層型半導体装置を得ることが可能である。
【００４１】
以上、本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示された構成要件を適宜組み合わせることによって種々の発明が抽出され得る。例えば、開示された構成要件からいくつかの構成要件が削除されても、所定の効果が得られるものであれば発明として抽出され得る。
【００４２】
【発明の効果】
本発明によれば、チップを積層した状態でテストが可能で、しかも歩留まりの低下や余分な回路の増大を防止することが可能な優れた積層型半導体装置を得ることができる。
【図面の簡単な説明】
【図１】本発明の実施形態に係る積層型半導体装置の構成例を模式的に示した図である。
【図２】本発明の実施形態に係り、半導体集積回路チップ（特定チップ）の内部構成例を示したブロック図である。
【図３】本発明の実施形態に係り、半導体集積回路チップ（非特定チップ）のいくつかの態様を示した図である。
【図４】本発明の実施形態に係り、半導体集積回路チップ（非特定チップ）の内部構成例を示したブロック図である。
【図５】図４に示した入出力制御部の具体例を示したブロック図である。
【図６】本発明の実施形態に係り、半導体集積回路チップ（特定チップ）の内部構成例を示したブロック図である。
【図７】本発明の実施形態に係る積層型半導体装置の製造方法を示したフローチャートである。
【符号の説明】
１０…ベース基板
２０、３０、３０１　、３０２　…半導体集積回路チップ
２１…不良情報記憶部
２１ａ…ヒューズ部
２２…置き換え回路部
２３…制御部
２４…選択部
３１ａ〜３１ｄ…回路ブロック
３２…入出力制御部
４０…バンプ
３２ａ〜３２ｄ、３２ｒ…選択部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2004128014.tif 000008
【図７】
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