(57)【要約】【課題】　キャパシタを含む半導体素子の形成方法を提供する。 【解決手段】　この方法によると、半導体基板上に支持膜及び犠牲膜を順次に形成し、前記犠牲膜及び前記支持膜を順次にパターニングして開口部を形成し、前記開口部の内壁及び底面を覆う下部電極を形成し、前記犠牲膜を湿式エッチングで除去し、前記下部電極及び前記支持膜上に誘電膜及び上部電極を形成し、前記犠牲膜は前記支持膜よりも湿式エッチング速度が速い物質で形成する。【選択図】　図１０
2004128496.tif 000002
【特許請求の範囲】
【請求項１】
　半導体基板上に支持膜及び犠牲膜を順次に形成する段階と、
　前記犠牲膜及び前記支持膜を順次にパターニングして開口部を形成する段階と、
　前記開口部の内壁及び底面を覆う下部電極を形成する段階と、
　前記犠牲膜を湿式エッチングで除去する段階と、
　前記下部電極及び前記支持膜上に誘電膜及び上部電極を形成する段階と、を含み、
　前記犠牲膜は前記支持膜よりも湿式エッチング速度が速い物質で形成することを特徴とするキャパシタを含む半導体素子の製造方法。
【請求項２】
　前記支持膜を形成する前に、前記半導体基板上に下部コンタクトプラグを形成する段階をさらに含み、
　前記開口部は前記下部コンタクトプラグを露出させるように形成し、前記開口部は前記下部コンタクトプラグの幅よりも広い幅を有することを特徴とする請求項１に記載のキャパシタを含む半導体素子の製造方法。
【請求項３】
　前記支持膜はＰＥＴＥＯＳ酸化膜、またはＨＤＰ酸化膜からなることを特徴とする請求項１に記載のキャパシタを含む半導体素子の製造方法。
【請求項４】
　前記犠牲膜はＨＳＱ酸化膜、ＢＰＳＧ酸化膜、及びＰＳＧ酸化膜からなるグループより選択された一つの物質からなることを特徴とする請求項１に記載のキャパシタを含む半導体素子の製造方法。
【請求項５】
　前記湿式エッチングはＨＦ溶液を使用することを特徴とする請求項１に記載のキャパシタを含む半導体素子の製造方法。
【請求項６】
　前記上部電極を含む前記半導体基板の全面上に層間絶縁膜を形成する段階と、
　前記層間絶縁膜及び前記支持膜をパターニングしてコンタクトホールを形成する段階と、
　前記コンタクトホールを導電膜で満たしてコンタクトプラグを形成する段階と、
をさらに含むことを特徴とする請求項１に記載のキャパシタを含む半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
　本発明は半導体素子の製造方法に関するものであり、さらに詳細には、キャパシタを含む半導体素子の製造方法に関するものである。
【背景技術】
【０００２】
　半導体装置が高集積化するにつれ、キャパシタの容量を減らすことなく高集積化を達成することが重要な課題になっている。キャパシタの容量はキャパシタ電極間の距離に反比例し、表面積に比例する。したがって、半導体装置が高集積化することによって、キャパシタ電極間の距離が狭くなるので、キャパシタの容量を一定に維持するために、表面積を増加させなければならない。表面積を増加させた従来のキャパシタ構造のうちシリンダ型のインナーキャパシタ（ｉｎｎｅｒ　ｃａｐａｃｉｔｏｒ）を一例としてあげて従来の技術を説明する。
【０００３】
　図１乃至図３は従来の技術に従ってキャパシタを含む半導体素子を形成する方法を示す工程断面図である。図１乃至図３において、参照番号ａはセルアレイ領域を、ｂは周辺回路領域を示す。
【０００４】
　図１を参照すると、半導体基板１の全面上に下部層間絶縁膜１０を形成する。前記下部層間絶縁膜１０をパターニングし、下部導電膜を形成して前記セルアレイ領域ａと前記周辺回路領域ｂとに各々前記半導体基板１と接する下部コンタクトプラグ１２ａ、１２ｂを形成する。前記下部コンタクトプラグ１２ａ、１２ｂが形成された前記半導体基板１の全面上に第１エッチング阻止膜１４、支持膜１６、第２エッチング阻止膜１８、及び犠牲膜１９を順次に形成する。前記セルアレイ領域ａで乾式エッチング工程で前記膜１９、１８、１６、１４をパターニングして、前記コンタクトプラグ１２ａ及びその周りの前記下部層間絶縁膜１０の一部を露出させる開口部を形成する。
【０００５】
　図２を参照すると、前記開口部が形成された前記半導体基板１の全面上に第１導電膜をコンフォマルに形成し、前記第１導電膜の一部を除去して前記開口部の内壁を覆う下部電極２０を形成する。前記犠牲膜を湿式エッチングで除去して前記下部電極２０の外壁の上部を露出させる。前記半導体基板１の全面上に誘電膜及び第２導電膜を順次に形成し、パターニングして、前記セルアレイ領域ａにおいて前記下部電極２０を覆い、前記下部電極２０の外に突き出されて前記第２エッチング阻止膜１８を覆う誘電膜パターン２２及び上部電極２４を形成してキャパシタ構造を完成させ、前記周辺回路領域ｂにおいて前記第２エッチング阻止膜１８を露出させる。
【０００６】
　図３を参照すると、前記半導体基板１の全面上にキャパシタを覆うように、層間絶縁膜２６を形成する。前記周辺回路領域ｂで前記層間絶縁膜２６、前記第２エッチング阻止膜１８、前記支持膜１６、及び前記第１エッチング阻止膜を乾式エッチング工程で順次にパターニングして上部コンタクトホールを形成し、導電膜を満たして前記コンタクトプラグ１２ｂと接する上部コンタクトプラグ２８を形成する。前記セルアレイ領域ａで前記層間絶縁膜２６をパターニングし、導電膜を満たして、前記下部電極２０の外に突き出された上部電極２４の一部分と接する上部電極コンタクトプラグ３０を形成する。
【０００７】
　従来の技術による前記方法において、前記犠牲膜１９と前記支持膜１６とは互いに対して湿式エッチング選択比を有しない酸化膜からなる。したがって、前記下部電極２０の形成のための湿式エッチング工程の時、前記支持膜１６が除去されることを防止するために、シリコン窒化膜からなる前記第２エッチング阻止膜１８を使用する。しかし、前記第２エッチング阻止膜１８を使用することによって、前記第２エッチング阻止膜１８を追加に蒸着しなければならず、後続工程で上部コンタクトプラグ２８などを形成する時に、前記第２エッチング阻止膜１８を部分的に除去しなければならないので、工程が複雑になる。また、膜質が異なって前記上部コンタクトホールのプロファイルが悪くなる。
【特許文献１】大韓公開特許２００１−００８７９４３号
【発明の開示】
【発明が解決しようとする課題】
【０００８】
　上述の問題点を解決するために、本発明の目的は、エッチング阻止膜なしに、インナーシリンダ型キャパシタを含む半導体素子を形成する方法を提供することにある。
【課題を解決するための手段】
【０００９】
　上述の目的を達成するために、本発明による半導体素子の形成方法は互いに異なる湿式エッチング速度を有する犠牲膜及び支持膜を使用することを特徴とする。
【００１０】
　上述の方法によると、先ず、半導体基板上に支持膜及び犠牲膜を順次に形成する。前記犠牲膜及び前記支持膜をパターニングして開口部を形成する。前記開口部の内壁及び底面を覆う下部電極を形成する。前記犠牲膜を湿式エッチングで除去する。そして、前記下部電極及び前記支持膜上に誘電膜及び上部電極を形成する。ここで、前記犠牲膜は前記支持膜よりも湿式エッチング速度が速い物質で形成する。
【００１１】
　上述の方法において、前記支持膜を形成する前に、前記半導体基板上に下部コンタクトプラグを形成することができ、この時に、前記開口部は前記下部コンタクトプラグを露出させるように形成され、前記開口部は前記下部コンタクトプラグの幅よりも広い幅を有する。
【００１２】
　上述の方法において、前記支持膜はＰＥＴＥＯＳ（Ｐｌａｓｍａ　ｅｎｈａｎｃｅｄ　ｔｅｔｒａｅｔｈｙｌｏｒ　ｔｈｏｓｉｌｉｃａｔｅ）酸化膜、またはＨＤＰ（Ｈｉｇｈ　ｄｅｎｓｉｔｙ　ｐｌａｓｍａ　ｏｘｉｄｅ）酸化膜からなる。前記犠牲膜はＨＳＱ（Ｈｙｄｒｏｇｅｎ　ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）酸化膜、ＢＰＳＧ（Ｂｏｒｏｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ）酸化膜、及びＰＳＧ（Ｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ）酸化膜からなるグループより選択された一つの物質からなる。上述の方法において、前記湿式エッチングはＨＦ溶液を使用する。
【００１３】
　上述の方法において、前記上部電極を含む前記半導体基板の全面上に層間絶縁膜を形成し、前記層間絶縁膜及び前記支持膜をパターニングしてコンタクトホールを形成し、前記コンタクトホールを導電膜で満たしてコンタクトプラグを形成することができる。
【発明の効果】
【００１４】
　本発明によるキャパシタを含む半導体素子の形成方法によると、湿式エッチング速度が互いに異なる犠牲膜及び支持膜を使用して、その間に、エッチング阻止膜を追加に要しなくて、工程が単純になっており、後続工程でメタルコンタクトプラグのプロファイルが滑らかとなり形成が容易である。
【発明を実施するための最良の形態】
【００１５】
　以下、添付した図面を参照して本発明の望ましい実施の形態を詳細に説明する。しかし、本発明はここで説明される実施の形態に限定されず、他の形態で具体化することもできる。むしろ、ここで紹介される実施の形態は開示した内容が徹底的であり、完全になることができるように、そして当業者に本発明の思想が十分に伝達されるようにするために提供されるものである。層が他の層または基板上にあると言及される場合に、それは他の層または基板上に直接形成することができるもの、またはそれらの間に第３の層を介在させることもできるものである。明細書全体にわたって同一の参照番号で表示された部分は同一の構成要素を示し、参照番号ａはセルアレイ領域を、ｂは周辺回路領域を示す。
【００１６】
　図４乃至図１１は本発明の望ましい実施の形態に従ってキャパシタを含む半導体構造を形成する方法を順次に示す工程断面図である。
【００１７】
　図４を参照すると、半導体基板１００の全面上に下部層間絶縁膜１１０を形成する。前記下部層間絶縁膜１１０は酸化膜系列の物質からなることができる。前記下部層間絶縁膜１１０をパターニングして下部コンタクトホールを形成し、下部導電膜を満たして前記セルアレイ領域ａと前記周辺回路領域ｂとに各々前記半導体基板１００と接する下部コンタクトプラグ１１２ａ、１１２ｂを形成する。前記下部コンタクトプラグ１１２ａ、１１２ｂが形成された前記半導体基板１００の全面上にエッチング阻止膜１１４、支持膜１１６、及び犠牲膜１１８を順に形成する。この時に、前記支持膜１１６及び前記犠牲膜１１８は酸化膜系列の物質で形成するが、前記犠牲膜１１８は前記支持膜１１６よりも速い湿式エッチング速度を有する物質で形成する。望ましくは、前記支持膜１１６はＰＥＴＥＯＳ酸化膜、またはＨＤＰ酸化膜で形成し、前記犠牲膜１１８はＨＳＱ酸化膜、ＢＰＳＧ酸化膜、及びＰＳＧ酸化膜からなるグループより選択された一つの物質で形成する。
【００１８】
　図５を参照すると、前記セルアレイ領域ａで、前記犠牲膜１１８、前記支持膜１１６、及び前記エッチング阻止膜１１４を順次に異方性エッチングして、前記下部コンタクトプラグ１１２ａとその周りの前記下部層間絶縁膜１１０の一部とを露出させる開口部１２０を形成する。この時に、前記開口部１２０はシリンダ形態を有する。
【００１９】
　図６を参照すると、前記開口部１２０が形成された前記半導体基板１００の全面上に第１導電膜をコンフォマルに形成する。前記第１導電膜はチタン窒化膜ＴｉＮ、ルテニウムＲｕ、またはタングステンＷで形成することができる。前記第１導電膜上に犠牲酸化膜（図示しない）を形成して前記開口部１２０を満たす。前記犠牲酸化膜は前記犠牲膜１１８と同一の物質で形成することができる。乾式エッチングまたはＣＭＰ工程で前記犠牲酸化膜と前記第１導電膜の上部を除去し、前記犠牲膜１１８を露出させると同時に、前記開口部１２０の内壁及び底面を覆う下部電極１２２を形成することができる。前記犠牲酸化膜を除去する。前記支持膜１１６は前記下部電極１２２の倒れを防止する役割を果たす。
【００２０】
　図７を参照すると、前記犠牲膜１１８を湿式エッチング工程で除去して、前記下部電極１２２の外壁の上部及び前記支持膜１１６を露出させる。前記犠牲酸化膜が前記犠牲膜１１８と同一の物質からなった場合に、前記犠牲酸化膜を除去する時に、前記犠牲膜１１８も共に除去される。前記湿式エッチング工程はＨＦ溶液を使用して進行することができる。
【００２１】
　図８を参照すると、前記犠牲膜１１８が除去された前記半導体基板１００の全面上に誘電膜１２４及び第２導電膜１２６をコンフォマルに順次に形成する。前記誘電膜１２４はタンタル酸化物ＴａＯＸ、アルミニウム酸化物ＡｌＯＸ、またはハフニウム酸化物ＨｆＯＸからなることができる。前記第２導電膜１２６は前記第１導電膜１２２と同一の物質であるチタン窒化膜ＴｉＮ、ルテニウムＲｕまたはタングステンＷで形成することができる。
【００２２】
　図９を参照すると、前記周辺回路領域ｂで前記第２導電膜１２６及び前記誘電膜１２４を除去して、前記セルアレイ領域ａで前記下部電極１２２の内壁、底面及び外壁の上部と前記支持膜１１６とを覆う誘電膜パターン１２４ａ及び上部電極１２６ａを形成してインナーシリンダ型キャパシタの構造を完成させる。
【００２３】
　図１０を参照すると、前記半導体基板１００の全面上に層間絶縁膜１２８を形成して、前記上部電極１２６ａ及び前記支持膜１１６を覆う。前記層間絶縁膜１２８は酸化膜系列の物質で形成することができる。前記周辺回路領域ｂで、前記層間絶縁膜１２８、前記支持膜１１６、及び前記エッチング阻止膜１１４を順次にパターニングして上部コンタクトホールを形成し、前記上部コンタクトホールを導電性物質で満たして前記下部コンタクトプラグ１１２ｂと電気的に接続する上部コンタクトプラグ１３０を形成する。これと同時に、前記セルアレイ領域ａで前記層間絶縁膜１２８をパターニングして上部電極コンタクトホールを形成し、前記上部電極コンタクトホールを導電性物質で満たして前記上部電極と電気的に接続する上部電極コンタクトプラグ１３２を形成する。
【図面の簡単な説明】
【００２４】
【図１】従来の技術に従ってキャパシタを含む半導体構造を形成する方法を順次に示す工程断面図である。
【図２】従来の技術に従ってキャパシタを含む半導体構造を形成する方法を順次に示す工程断面図である。
【図３】従来の技術に従ってキャパシタを含む半導体構造を形成する方法を順次に示す工程断面図である。
【図４】本発明の望ましい実施の形態に従ってキャパシタを含む半導体構造を形成する方法を順次に示す工程断面図である。
【図５】本発明の望ましい実施の形態に従ってキャパシタを含む半導体構造を形成する方法を順次に示す工程断面図である。
【図６】本発明の望ましい実施の形態に従ってキャパシタを含む半導体構造を形成する方法を順次に示す工程断面図である。
【図７】本発明の望ましい実施の形態に従ってキャパシタを含む半導体構造を形成する方法を順次に示す工程断面図である。
【図８】本発明の望ましい実施の形態に従ってキャパシタを含む半導体構造を形成する方法を順次に示す工程断面図である。
【図９】本発明の望ましい実施の形態に従ってキャパシタを含む半導体構造を形成する方法を順次に示す工程断面図である。
【図１０】本発明の望ましい実施の形態に従ってキャパシタを含む半導体構造を形成する方法を順次に示す工程断面図である。
【図１１】本発明の望ましい実施の形態に従ってキャパシタを含む半導体構造を形成する方法を順次に示す工程断面図である。
【符号の説明】
【００２５】
　１００　半導体基板
　１１０　下部層間絶縁膜
　１１２ａ，１１２ｂ 下部コンタクトプラグ
　１１４　エッチング阻止膜
　１１６　支持膜
　１２０　開口部
　１２２　下部電極
　１２４ａ　誘電膜パターン
　１２６ａ　上部電極
　１２８　層間絶縁膜
　１３０　上部コンタクトプラグ
　１３２　上部電極コンタクトプラグ
【図１】
2004128496.tif 000003
【図２】
2004128496.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2004128496.tif 000009
【図８】
2004128496.tif 000010
【図９】
2004128496.tif 000011
【図１０】
2004128496.tif 000012
【図１１】
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