(57)【要約】【課題】ハードウェア量を低減することができるディジタル信号処理回路等を提供する。【解決手段】入力データを順次遅延させる遅延回路１１〜１４と、入力データに２を乗じて出力する乗算器１５と、遅延回路１１、１３、１４の出力データにそれぞれ２を乗じて出力する乗算器１６、１８、１９と、遅延回路１２の出力データに８を乗じて出力する乗算器１７と、乗算器１６の出力データを乗算器１５の出力データに加えて出力する加算器２０と、乗算器１９の出力データを乗算器１８の出力データに加えて出力する加算器２１と、加算器２１の出力データを加算器２０の出力データに加えて出力する加算器２２と、乗算器１７の出力データを加算器２２の出力データに加えて出力する加算器２３とを具備する。【選択図】  図１
2004242051.tif 000002
【特許請求の範囲】
【請求項１】
直列に接続され、入力データを所定のクロック信号に同期して順次遅延させるＭ個（Ｍは、自然数）の遅延回路と、
各々が、前記入力データ又は前記Ｍ個の遅延回路が出力するＭ個のデータの内の１つのデータに所定の値を乗じて出力する（Ｍ＋１）個の乗算器と、
前記（Ｍ＋１）個の乗算器が出力する（Ｍ＋１）個のデータの総和を算出するためのＭ個の加算器であって、前記Ｍ個の加算器の内の第１〜第（Ｍ−１）番目の加算器が、前記（Ｍ＋１）個の乗算器が出力する（Ｍ＋１）個のデータの内の最もビット幅が広いデータ以外のＭ個のデータの総和を算出し、前記Ｍ個の加算器の内の第Ｍ番目の加算器が、前記（Ｍ＋１）個の乗算器が出力する（Ｍ＋１）個のデータの内の最もビット幅が広いデータ以外のＭ個のデータの総和と前記（Ｍ＋１）個の乗算器が出力する（Ｍ＋１）個のデータの内の最もビット幅が広いデータとの加算を行う、前記Ｍ個の加算器と、
を具備するディジタル信号処理回路。
【請求項２】
ＦＩＲ（Ｆｉｎｉｔｅ  Ｉｍｐｕｌｓｅ  Ｒｅｓｐｏｎｓｅ）型のディジタルフィルタ回路であることを特徴とする請求項１記載のディジタル信号処理回路。
【請求項３】
請求項１又は２記載のディジタル信号処理回路を具備するディジタルフィルタ回路。
【請求項４】
ＩＩＲ（Ｉｎｆｉｎｉｔｅ  Ｉｍｐｕｌｓｅ  Ｒｅｓｐｏｎｓｅ）型のディジタルフィルタ回路であることを特徴とする請求項３記載のディジタルフィルタ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ディジタル信号処理回路及びそれを具備するディジタルフィルタ回路に関する。
【０００２】
【従来の技術】
従来より、ディジタルフィルタ回路が用いられている。図４は、入出力特性が（１）式のパルス伝達関数で表される、従来のＦＩＲ（Ｆｉｎｉｔｅ  Ｉｍｐｕｌｓｅ  Ｒｅｓｐｏｎｓｅ）型のディジタルフィルタ回路を示す図である。
【数１】
2004242051.tif 000003
図４に示すように、このディジタルフィルタ回路６０は、遅延回路６１〜６４と、乗算器６５〜６９と、加算器７０〜７３とを具備する。
【０００３】
遅延回路６１〜６４は、直列に接続されており、４ビット幅の入力データを所定のクロック信号に同期させて順次遅延させて出力する。乗算器６５は、入力データに２を乗じて出力する。乗算器６６、６８、６９は、遅延回路６１、６３、６４の出力データにそれぞれ２を乗じて出力する。乗算器６７は、遅延回路６２の出力データに８を乗じて出力する。
加算器７０は、乗算器６６の出力データを乗算器６５の出力データに加えて出力し、加算器７１は、乗算器６７の出力データを加算器７０の出力データに加えて出力し、加算器７２は、乗算器６８の出力データを加算器７１の出力データに加えて出力し、加算器７３は、乗算器６９の出力データを加算器７２の出力データに加えて出力する。
【０００４】
ディジタルフィルタ回路６０においては、加算器７０の出力データは６ビット幅であり、加算器７１〜７３の出力データは８ビット幅である。従って、ディジタルフィルタ回路６０は、加算のために、３０ビット幅相当のハードウェアを必要としている。
【０００５】
ところで、特性の低下を抑制しつつ効果的に回路規模を低減することができるローパスフィルタが知られている（例えば、特許文献１参照）。
【０００６】
【特許文献１】
特開平４−３６８０６９号公報（第２頁、図１）
【０００７】
特許文献１にには、直列接続された複数段の遅延回路からのタップ出力に、所定の演算を行ってフィルタリング後のディジタル信号を得るＦＩＲ型のローパスフィルタにおいて、タップ出力のうち、同一の演算が行われるものを加算する加算手段と、これによる加算後の信号に対し、演算のタイミング合わせのための信号遅延を行う遅延手段と、これによるタイミング合わせを受けつつ２のべき乗、加算又は減算のいずれかの演算を逐次行って近似的にフィルタリングのための演算を行う演算手段とを備えたローパスフィルタが掲載されている。しかしながら、特許文献１に掲載されているローパスフィルタは、タップ出力のうち、同一の演算が行われるものを加算し、加算後の信号に対し、演算のタイミング合わせのための信号遅延を行い、タイミング合わせを受けつつ２のべき乗、加算又は減算のいずれかの演算を逐次行うものである。
【０００８】
【発明が解決しようとする課題】
そこで、上記の点に鑑み、本発明は、ハードウェア量を低減することができるディジタル信号処理回路を提供することを第１の目的とする。また、本発明は、そのようなディジタル信号処理回路を具備するディジタルフィルタ回路を提供することを第２の目的とする。
【０００９】
【課題を解決するための手段】
以上の課題を解決するため、本発明に係るディジタル信号処理回路は、直列に接続され、入力データを所定のクロック信号に同期して順次遅延させるＭ個（Ｍは、自然数）の遅延回路と、各々が、入力データ又はＭ個の遅延回路が出力するＭ個のデータの内の１つのデータに所定の値を乗じて出力する（Ｍ＋１）個の乗算器と、（Ｍ＋１）個の乗算器が出力する（Ｍ＋１）個のデータの総和を算出するためのＭ個の加算器であって、Ｍ個の加算器の内の第１〜第（Ｍ−１）番目の加算器が、（Ｍ＋１）個の乗算器が出力する（Ｍ＋１）個のデータの内の最もビット幅が広いデータ以外のＭ個のデータの総和を算出し、Ｍ個の加算器の内の第Ｍ番目の加算器が、（Ｍ＋１）個の乗算器が出力する（Ｍ＋１）個のデータの内の最もビット幅が広いデータ以外のＭ個のデータの総和と（Ｍ＋１）個の乗算器が出力する（Ｍ＋１）個のデータの内の最もビット幅が広いデータとの加算を行う、Ｍ個の加算器とを具備する。
【００１０】
ここで、上記したディジタル信号処理回路が、ＦＩＲ（Ｆｉｎｉｔｅ  Ｉｍｐｕｌｓｅ  Ｒｅｓｐｏｎｓｅ）型のディジタルフィルタ回路であることとしても良い。
【００１１】
また、本発明に係るディジタルフィルタ回路は、上記したディジタル信号処理回路を具備する。
【００１２】
ここで、上記したディジタルフィルタ回路が、ＩＩＲ（Ｉｎｆｉｎｉｔｅ  Ｉｍｐｕｌｓｅ  Ｒｅｓｐｏｎｓｅ）型のディジタルフィルタ回路であることとしても良い。
【００１３】
以上の構成によれば、ハードウェア量を低減することができる。
【００１４】
【発明の実施の形態】
以下、図面を参照しながら、本発明の実施の形態について説明する。
図１は、本発明の第１の実施形態に係るディジタル信号処理回路の概要を示す図である。本実施形態は、本発明を、入出力特性が（１）式のパルス伝達関数で表されるＦＩＲ型のディジタルフィルタ回路に適用したものである。図１に示すように、このディジタルフィルタ回路１０は、遅延回路１１〜１４と、乗算器１５〜１９と、加算器２０〜２３とを具備する。
【００１５】
遅延回路１１〜１４は、直列に接続されており、４ビット幅の入力データを所定のクロック信号に同期させて順次遅延させ、出力する。
乗算器１５は、入力データに２を乗じて出力する。本実施形態においては、入力データが４ビット幅であるため、乗算器１５の出力データは、５ビット幅となる。
【００１６】
乗算器１６、１８、１９は、遅延回路１１、１３、１４の出力データにそれぞれ２を乗じて出力する。本実施形態においては、遅延回路１１、１３、１４の出力データがそれぞれ４ビット幅であるため、乗算器１６、１８、１９の出力データは、それぞれ５ビット幅となる。
乗算器１７は、遅延回路１２の出力データに８を乗じて出力する。本実施形態においては、遅延回路１２の出力データが４ビット幅であるため、乗算器１７の出力データは、７ビット幅となる。
【００１７】
加算器２０は、乗算器１６の出力データを乗算器１５の出力データに加えて出力する。本実施形態においては、乗算器１５、１６の出力データがそれぞれ５ビット幅であるため、加算器２０の出力データは、６ビット幅となる。
加算器２１は、乗算器１９の出力データを乗算器１８の出力データに加えて出力する。本実施形態においては、乗算器１８、１９の出力データがそれぞれ５ビット幅であるため、加算器２１の出力データは、６ビット幅となる。
【００１８】
加算器２２は、加算器２１の出力データを加算器２０の出力データに加えて出力する。本実施形態においては、加算器２０、２１の出力データがそれぞれ６ビット幅であるため、加算器２２の出力データは、７ビット幅となる。
加算器２３は、乗算器１７の出力データを加算器２２の出力データに加えて出力する。本実施形態においては、乗算器１７及び加算器２２の出力データがそれぞれ７ビット幅であるため、加算器２３の出力データは、８ビット幅となる。
【００１９】
ここで、ディジタルフィルタ回路１０と従来のディジタルフィルタ回路６０（図４参照）とを比較する。
先に説明したように、従来のディジタルフィルタ回路６０が加算のために必要とするハードウェア量は、３０ビット幅相当である。
一方、ディジタルフィルタ回路１０においては、加算器２０の出力データが６ビット幅であり、加算器２１の出力データが６ビット幅であり、加算器２２の出力データが７ビット幅であり、加算器２３の出力データが８ビット幅である。従って、ディジタルフィルタ回路１０が加算のために必要とするハードウェア量は、２７ビット幅相当である。
このように、ディジタルフィルタ回路１０は、従来のディジタルフィルタ回路６０と同じ濾波機能を少ないハードウェア量で実現することができる。
【００２０】
次に、本発明の第２の実施形態について説明する。図２は、本発明の第２の実施形態に係るディジタル信号処理回路の概要を示す図である。本実施形態は、本発明を、入出力特性が（１）式のパルス伝達関数で表されるＦＩＲ型のディジタルフィルタ回路に適用したものである。図２に示すように、このディジタルフィルタ回路３０は、遅延回路１１〜１４と、乗算器１５〜１９と、加算器２０、３１〜３３とを具備する。
【００２１】
加算器３１は、乗算器１８の出力データを加算器２０の出力データに加えて出力する。本実施形態においては、乗算器１８の出力データが５ビット幅であり、加算器２０の出力データが６ビット幅であるため、加算器３１の出力データは、７ビット幅となる。
加算器３２は、乗算器１９の出力データを加算器３１の出力データに加えて出力する。本実施形態においては、乗算器１９の出力データが５ビット幅であり、加算器３１の出力データが７ビット幅であるため、加算器３２の出力データは、７ビット幅となる。
【００２２】
加算器３３は、乗算器１７の出力データを加算器３２の出力データに加えて出力する。本実施形態においては、乗算器１７及び加算器３２の出力データがそれぞれ７ビット幅であるため、加算器３３の出力データは、８ビット幅となる。
【００２３】
ここで、ディジタルフィルタ回路３０と従来のディジタルフィルタ回路６０（図４参照）とを比較する。
先に説明したように、従来のディジタルフィルタ回路６０が加算のために必要とするハードウェア量は、３０ビット幅相当である。
一方、ディジタルフィルタ回路３０においては、加算器２０の出力データが６ビット幅であり、加算器３１の出力データが７ビット幅であり、加算器３２の出力データが７ビット幅であり、加算器３３の出力データが８ビット幅である。従って、ディジタルフィルタ回路３０が加算のために必要とするハードウェア量は、２８ビット幅相当である。
このように、ディジタルフィルタ回路３０は、従来のディジタルフィルタ回路６０と同じ濾波機能を少ないハードウェア量で実現することができる。
【００２４】
次に、本発明の第３の実施形態について説明する。図３は、本発明の第３の実施形態に係るディジタル信号処理回路を用いたディジタルフィルタ回路の概要を示す図である。図３に示すように、このディジタルフィルタ回路４０は、本発明の第３の実施形態としてのディジタル信号処理回路５０と、乗算器４１、４２と、加算器４３、４４とを具備する。ディジタル信号処理回路５０は、遅延回路５１、５２と、乗算器５３〜５５と、加算器５６、５７とを具備する。
【００２５】
ディジタルフィルタ回路４０は、入出力特性が（２）式のパルス伝達関数で表されるＩＩＲ型のディジタルフィルタ回路である。
【数２】
2004242051.tif 000004
ディジタル信号処理回路５０は、（２）式の分子部分である（３）式に相当するディジタル信号処理を行う。
【数３】
2004242051.tif 000005
本実施形態においては、ａ０＝２、ａ１＝８、ａ２＝２であり、ディジタル信号処理回路５０は、（４）式に相当するディジタル信号処理を行うものとする。
【数４】
2004242051.tif 000006
【００２６】
ディジタル信号処理回路５０内の遅延回路５１、５２は、直列に接続されており、加算器４４が出力する４ビット幅のデータを所定のクロック信号に同期させて順次遅延させ、出力する。
乗算器５３は、加算器４４が出力する４ビット幅のデータに２を乗じて出力する。本実施形態においては、乗算器５３の出力データは、５ビット幅となる。
【００２７】
乗算器５４は、遅延回路５１の出力データに８を乗じて出力する。本実施形態においては、遅延回路５１の出力データが４ビット幅であるため、乗算器５４の出力データは、７ビット幅となる。
乗算器５５は、遅延回路５２の出力データに２を乗じて出力する。本実施形態においては、遅延回路５２の出力データが４ビット幅であるため、乗算器５５の出力データは、５ビット幅となる。
【００２８】
加算器５６は、乗算器５５の出力データを乗算器５３の出力データに加えて出力する。本実施形態においては、乗算器５３、５５の出力データがそれぞれ５ビット幅であるため、加算器５６の出力データは、６ビット幅となる。
加算器５７は、乗算器５４の出力データを加算器５６の出力データに加えて出力する。本実施形態においては、乗算器５４の出力データが７ビット幅であり、加算器５６の出力データが６ビット幅であるため、加算器５７の出力データは、８ビット幅となる。
【００２９】
このように、ＩＩＲ型のディジタルフィルタ回路４０は、従来のＩＩＲ型のディジタルフィルタ回路と同じ濾波機能を少ないハードウェア量で実現することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係るディジタルフィルタ回路を示す図。
【図２】本発明の第２実施形態に係るディジタルフィルタ回路を示す図。
【図３】本発明の第３実施形態を含むディジタルフィルタ回路を示す図。
【図４】従来のディジタルフィルタ回路を示す図。
【符号の説明】
１０、３０、４０、６０  ディジタルフィルタ回路、
１１〜１４、６１〜６４  遅延回路、
１５〜１９、４１、４２、５３〜５５、６５〜６９  乗算器、
２０〜２３、３１〜３３、４３、４４、５６、５７、７０〜７３  加算器、
５０  ディジタル信号処理回路
【図１】
2004242051.tif 000007
【図２】
2004242051.tif 000008
【図３】
2004242051.tif 000009
【図４】
2004242051.tif 000010