(57)【要約】【課題】スルーレートを広範囲に調節可能でありながら、最小スルーレートが小さいＤＬＬ回路を提供する。【解決手段】本発明によるＤＬＬ回路は、入力クロック信号（ＣＬＫ１）を遅延して、複数の遅延クロック信号（Ｔ１〜ＴＮ）を出力する第１遅延回路と、複数の遅延クロック信号（Ｔ１〜ＴＮ）のうちから第１遅延クロック信号及び第２遅延クロック信号（ＣＬＫ＿Ｅ、ＣＬＫ＿Ｏ）を選択して出力する第１セレクタ（７）と、入力クロック信号（ＣＬＫ１）を遅延して少遅延クロック信号（ＣＬＫＤ）を生成する第２遅延回路（３）と、少遅延クロック信号（ＣＬＫＤ）と第１遅延クロック信号と第２遅延クロック信号（ＣＬＫ＿Ｅ、ＣＬＫ＿Ｏ）とのうちから２つの選択クロック信号（ＦＤＬＥ、ＦＤＬＯ）を選択して出力する第２セレクタ（４）と、選択クロック信号（ＦＤＬＥ、ＦＤＬＯ）から内部クロック信号（ＣＬＫＩＮ）を生成して出力する遅延合成回路（５）とを備えている。【選択図】  図１
2004260663.tif 000002
【特許請求の範囲】
【請求項１】
入力クロック信号を遅延して、複数の遅延クロック信号を出力する第１遅延回路と、
前記複数の遅延クロック信号のうちから第１遅延クロック信号及び第２遅延クロック信号を選択して出力する第１セレクタと、
前記入力クロック信号を遅延して少遅延クロック信号を生成する第２遅延回路と、
前記少遅延クロック信号と前記第１遅延クロック信号と前記第２遅延クロック信号とのうちから２つの選択クロック信号を選択して出力する第２セレクタと、
前記選択クロック信号から内部クロック信号を生成して出力する遅延合成回路とを備えた
ＤＬＬ（Ｄｉｇｉｔａｌ  Ｌｏｃｋ  Ｌｏｏｐ）回路。
【請求項２】
請求項１に記載のＤＬＬ回路において、
前記入力クロック信号から前記少遅延クロック信号が生成される遅延時間は、前記入力クロック信号から前記第１遅延クロック信号及び前記第２遅延クロック信号が生成される遅延時間よりも小さい
ＤＬＬ回路。
【請求項３】
請求項１に記載のＤＬＬ回路において、
前記少遅延クロック信号の数は、Ｍ（Ｍは１以上の整数）であり、
Ｍ＋２は、前記複数の遅延クロック信号の数Ｎよりも小さい
ＤＬＬ回路。
【請求項４】
請求項１に記載のＤＬＬ回路において、
前記第１遅延回路は、第１〜第Ｎ遅延素子を含み、
前記第１遅延素子の入力端子には、前記入力クロック信号が供給され、
前記第ｉ遅延素子（ｉはＮ−１以下の任意の自然数）の出力端子は、前記第ｉ＋１遅延素子の入力端子に接続され、
前記第１セレクタは、前記第ｍ遅延素子（ｍは、１以上Ｎ−１以下の自然数のうちから選択される数）及び第ｍ＋１遅延素子の出力端子からそれぞれに出力されるクロック信号を、前記第１遅延クロック信号及び前記第２遅延クロック信号として選択して出力する
ＤＬＬ回路。
【請求項５】
請求項４に記載のＤＬＬ回路において、
前記入力クロック信号から前記少遅延クロック信号が生成される遅延時間は、前記第１遅延素子の遅延時間と前記第１セレクタの遅延時間の和よりも短い
ＤＬＬ回路。
【請求項６】
請求項２に記載のＤＬＬ回路において、
前記少遅延クロック信号の数は、Ｍ（Ｍは１以上の整数）であり、
前記第２遅延回路は、前記入力クロック信号から前記少遅延クロック信号をそれぞれに生成する第１〜第Ｍ遅延器を含み、
前記第２〜第Ｎ遅延素子の遅延時間は、同一であり、
前記第１〜第Ｍ遅延器のうちの前記第ｊ遅延器（ｊは、Ｍ以下の任意の自然数）の遅延時間ｔｄｊは、前記第１遅延素子の遅延時間Ｔｄ２、前記第１セレクタの遅延時間Ｔｄ３、前記第２〜第Ｎ遅延素子の遅延時間Ｔｄ５を用いて
ｔｄｊ＝Ｔｄ２＋Ｔｄ３−ｊ・Ｔｄ５，
で表される
ＤＬＬ回路。
【請求項７】
外部クロック信号を受けて、入力クロック信号を生成する入力バッファと、
前記入力クロック信号を遅延して複数の遅延クロック信号を出力する第１遅延回路と、
前記複数の遅延クロック信号のうちから第１遅延クロック信号及び第２遅延クロック信号を選択して出力する第１セレクタと、
前記入力クロック信号を遅延して第１少遅延クロック信号を生成する第２遅延回路と、
前記外部クロック信号を遅延して第２少遅延クロック信号を生成する第３遅延回路と、
前記第１少遅延クロック信号と前記第２少遅延クロック信号と前記第１遅延クロック信号と前記第２遅延クロック信号とのうちから２つの選択クロック信号を選択して出力する第２セレクタと、
前記選択クロック信号から内部クロック信号を合成して出力する遅延合成回路とを備えた
ＤＬＬ回路。
【請求項８】
請求項７に記載のＤＬＬ回路において、
前記入力クロック信号から前記第１少遅延クロック信号が生成される遅延時間は、前記入力クロック信号から前記第１遅延クロック信号及び前記第２遅延クロック信号が生成される遅延時間よりも小さく、
前記外部クロック信号から前記第２少遅延クロック信号が生成される遅延時間は、前記入力バッファの遅延時間と、前記入力クロック信号から前記第１少遅延クロック信号が生成される遅延時間の和よりも小さい
ＤＬＬ回路。
【請求項９】
請求項７に記載のＤＬＬ回路において、
前記第１遅延回路は、第１〜第Ｎ遅延素子を含み、
前記第１遅延素子の入力端子には、前記入力クロック信号が供給され、
前記第ｉ遅延素子（ｉはＮ−１以下の任意の自然数）の出力端子は前記第ｉ＋１遅延素子の入力端子に接続され、
前記第１セレクタは、前記第１〜第Ｎ遅延素子のうちの第ｍ遅延素子（ｍは、１以上Ｎ−１以下の自然数のうちから選択される数）の出力端子及び第ｍ＋１遅延素子の出力端子からそれぞれに出力されるクロック信号を前記第１遅延クロック信号及び前記第２遅延クロック信号として選択して出力する
ＤＬＬ回路。
【請求項１０】
請求項９に記載のＤＬＬ回路において、
前記第２〜第Ｎ遅延素子の遅延時間は、同一であり、
前記第１少遅延クロック信号の数は、Ｍ（Ｍは、１以上の整数）であり、
前記第２少遅延クロック信号の数は、Ｍ’  （Ｍ’は、１以上の整数）であり、
前記第２遅延回路は、前記第１少遅延クロック信号をそれぞれに生成する第１〜第Ｍ遅延器を含み、
前記第３遅延回路は、前記第２少遅延クロック信号をそれぞれに生成する第１〜第Ｍ’少遅延遅延器を含み、
前記第１〜第Ｍ遅延器のうちの第ｊ遅延器（ｊはＭ以下の自然数）の遅延時間ｔｄｊと、前記第１〜第Ｍ’少遅延遅延器のうちの第ｋ少遅延遅延器（ｋはＭ’以下の自然数）の遅延時間ｔｄｋとは、前記入力バッファの遅延時間Ｔｄ１、前記第１遅延素子の遅延時間Ｔｄ２、前記第１セレクタの遅延時間Ｔｄ３、及び前記第２〜第Ｎ遅延素子の遅延時間Ｔｄ５を用いて、下記式：
ｔｄｊ＝Ｔｄ２＋Ｔｄ３−ｊ・Ｔｄ５，
ｔｄｋ’＝Ｔｄ１＋Ｔｄ２＋Ｔｄ３−（Ｍ＋ｋ）・Ｔｄ５
で表される
ＤＬＬ回路。
【請求項１１】
請求項１乃至請求項１０に記載のＤＬＬ回路において、
前記遅延合成回路は、前記内部クロック信号の立ち上がりタイミングが、前記選択クロック信号の立ち上がりタイミングの間になるように、且つ、前記内部クロック信号の立ち下がりタイミングが前記選択クロック信号の立ち下がりタイミングの間になるように、前記内部クロック信号を前記選択クロック信号から生成して出力する
ＤＬＬ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＤＬＬ（Ｄｉｇｉｔａｌ  Ｌｏｃｋ  Ｌｏｏｐ）回路に関し、特に、あるクロック信号を所望の遅延時間だけ遅延して半導体装置の内部で使用される内部クロック信号を生成するために使用されるＤＬＬ回路に関する。
【０００２】
【従来の技術】
半導体装置には、当該半導体装置の外部から供給される外部クロック信号を所望の遅延時間だけ遅延して内部クロック信号を生成するＤＬＬ回路が搭載されることがある。例えば、シンクロナスメモリでは、外部クロック信号に同期してデータの出力を行うために、外部クロック信号から内部クロック信号が生成され、この内部クロック信号にデータの出力タイミングが同期される。データを出力する回路の遅延時間を考慮して、該内部クロック信号は、シンクロナスメモリからデータが出力されるタイミングが該外部クロック信号の立ち上がり（又は立ち下がり）タイミングと一致するような位相を有するように生成される。
【０００３】
非特許文献１は、典型的なＤＬＬ回路を開示している。図８は、公知のそのＤＬＬ回路の概略図である。公知のそのＤＬＬ回路は、入力バッファ１０１と、遅延選択回路１０２と、遅延合成回路１０３とを含む。遅延選択回路１０２は、直列に接続された遅延素子１０４１〜１０４Ｎ（Ｎは、２以上の自然数）と、セレクタ１０５とを含む。
【０００４】
入力バッファ１０１の入力端子には、当該ＤＬＬ回路の外部から供給される外部クロック信号ＣＬＫＥＸが入力される。入力バッファ１０１は、外部クロック信号ＣＬＫＥＸの波形を再生してクロック信号ＣＬＫ１を生成する。
【０００５】
クロック信号ＣＬＫ１は、遅延選択回路１０２の第１段の遅延素子１０４１の入力端子に入力される。直列に接続された遅延素子１０４１〜１０４Ｎは、それぞれに入力されたクロック信号を遅延し、その出力端子から、それぞれ、クロック信号Ｔ１〜ＴＮを出力する。内部クロック信号ＣＬＫ１を基準としてクロック信号Ｔｐ（ｐはＮ以下の自然数）の遅延時間は、ｐが大きいほど大きい。
【０００６】
セレクタ１０５は、遅延素子１０４１〜１０４Ｎの出力端子からそれぞれ出力されるクロック信号Ｔ１〜ＴＮのうち、隣接する２つの遅延素子から出力される２つのクロック信号ＦＤＬＯ、ＦＤＬＥを選択して出力する。クロック信号ＦＤＬＯ、ＦＤＬＥのうち、クロック信号ＦＤＬＥは、偶数段の遅延素子１０４２ｑから出力されるクロック信号に対応し、クロック信号ＦＤＬＯは、奇数段の遅延素子１０４２ｑ＋１から出力されるクロック信号に対応する。ここでｑは、２ｑ＋１がＮを超えないように選択された自然数である。遅延合成回路１０２は、クロック信号ＦＤＬＯ、ＦＤＬＥを合成して内部クロック信号ＣＬＫＩＮを生成する。遅延合成回路１０２は、更に、その遅延時間（スルーレート）を微少に調整する機能を有している。
【０００７】
公知のそのＤＬＬ回路のスルーレートは、クロック信号Ｔ１〜ＴＮのうちの２つを適切に選択してクロック信号ＦＤＬＯ、ＦＤＬＥを生成することによって所望の値の近傍に粗調節される。該ＤＬＬ回路のスルーレートは、更に、遅延合成回路１０３の動作によって所望の値に正確に調整される。
【０００８】
公知のそのＤＬＬ回路の一つの課題は、スルーレートを広範囲に調節可能にするために遅延素子１０４１〜１０４Ｎの数を増加させると、当該ＤＬＬ回路が実現できる最小のスルーレート（以下では、単に、「最小スルーレート」と記載される）が大きくなってしまうことである。遅延素子１０４１〜１０４Ｎの数を増加させると、セレクタ１０５の入力端子の数も増加する。当業者にとって広く知られているように、セレクタ１０５の入力端子の数が増加すると、それに伴ってセレクタ１０５の遅延時間が増大する。セレクタ１０５の遅延時間の増大により、当該ＤＬＬ回路の最小スルーレートも増大してしまう。ＤＬＬ回路の最小スルーレートが大きいことは、該ＤＬＬ回路が組み込まれた半導体装置の動作の高速化を妨げるため好ましくない。
【０００９】
ＤＬＬ回路は、その最小スルーレートが小さいことが望まれる。ＤＬＬ回路は、より好適には、スルーレートを広範囲に調節することが可能でありながら、その最小スルーレートが小さいことが望まれる。
【００１０】
【非特許文献１】
Ｔａｔｓｕｙａ  Ｍａｔａｎｏ  ｅｔ  ａｌ．，「スルーレートが制御された出力バッファを含む、１Ｇｂ／ｓ／ｐｉｎの５１２Ｍｂ  ＤＤＲ２  ＳＤＲＡＭ」（Ａ  １Ｇｂ／ｓ／ｐｉｎ  ５１２Ｍｂ  ＤＤＲ２  ＳＤＲＡＭ  ｕｓｉｎｇ  ａ  ｄｉｇｉｔａｌ  ＤＬＬ  ａｎｄ  ａ  ｓｌｅｗ−ｒａｔｅ−ｃｏｎｔｒｏｌｌｅｄ  ｏｕｔｐｕｔ  ｂｕｆｆｅｒ”，  ２００２年ＶＬＳＩシンポジウム：論文番号９−１
【００１１】
【発明が解決しようとする課題】
本発明の目的は、最小スルーレートが小さいＤＬＬ回路を提供することにある。
本発明の他の目的は、スルーレートを広範囲に調節可能でありながら、最小スルーレートが小さいＤＬＬ回路を提供することにある。
【００１２】
【課題を解決するための手段】
以下に、［発明の実施の形態］で使用される番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明の実施の形態］の記載との対応関係を明らかにするために付加されている。但し、付加された番号・符号は、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１３】
本発明によるＤＬＬ回路は、入力クロック信号（ＣＬＫ１）を遅延して、複数の遅延クロック信号（Ｔ１〜ＴＮ）を出力する第１遅延回路と、複数の遅延クロック信号（Ｔ１〜ＴＮ）のうちから第１遅延クロック信号及び第２遅延クロック信号（ＣＬＫ＿Ｅ、ＣＬＫ＿Ｏ）を選択して出力する第１セレクタ（７）と、入力クロック信号（ＣＬＫ１）を遅延して少遅延クロック信号（ＣＬＫＤ）を生成する第２遅延回路（３）と、少遅延クロック信号（ＣＬＫＤ）と第１遅延クロック信号と第２遅延クロック信号（ＣＬＫ＿Ｅ、ＣＬＫ＿Ｏ）とのうちから２つの選択クロック信号（ＦＤＬＥ、ＦＤＬＯ）を選択して出力する第２セレクタ（４）と、選択クロック信号（ＦＤＬＥ、ＦＤＬＯ）から内部クロック信号（ＣＬＫＩＮ）を生成して出力する遅延合成回路（５）とを備えている。上述の少遅延クロック信号（ＣＬＫＤ）は、第１セレクタ（７）を介することなく生成されるため、入力クロック信号（ＣＬＫ１）からの遅延時間を小さくすることが可能である。当該ＤＬＬ回路は、この少遅延クロック信号（ＣＬＫＤ）を用いて内部クロック信号（ＣＬＫＩＮ）を生成可能であり、従って、その最小スルーレートを小さくすることができる。
【００１４】
このような構成は、入力クロック信号（ＣＬＫ１）から前記少遅延クロック信号（ＣＬＫＤ）が生成される遅延時間が、前記入力クロック信号（ＣＬＫ１）から第１遅延クロック信号及び第２遅延クロック信号（ＣＬＫ＿Ｅ、ＣＬＫ＿Ｏ）が生成される遅延時間よりも小さい場合に有効である。
【００１５】
より具体的には、少遅延クロック信号（ＣＬＫＤ）の数をＭ（Ｍは１以上の整数）として、Ｍ＋２が複数の遅延クロック信号（Ｔ１〜ＴＮ）の数Ｎよりも小さい場合に、上述の構成が有効である。上記のＤＬＬ回路は、遅延クロック信号（Ｔ１〜ＴＮ）の数を多くすることによってそのスルーレートの取り得る範囲を大きくすることができる。その一方で、遅延クロック信号（Ｔ１〜ＴＮ）の数Ｎが大きくなると第１セレクタ（７）の遅延時間が大きくなり、第１セレクタ（７）を使用すると、最小スルーレートを小さくすることができなくなる。上述の構成は、第１セレクタ（７）を介することなく生成される少遅延クロック信号（ＣＬＫＤ）を用いて内部クロック信号（ＣＬＫＩＮ）を生成することが可能であり、最小スルーレートを小さくすることが可能である。
【００１６】
前記第１遅延回路（６１〜６Ｎ）は、直列に接続された第１〜第Ｎ遅延素子を含んで構成されることが可能である。この場合、第１遅延素子（６１）の入力端子には、入力クロック信号（ＣＬＫ１）が供給され、第ｉ遅延素子（６ｉ）（ｉはＮ−１以下の任意の自然数）の出力端子は、前記第ｉ＋１遅延素子（６ｉ＋１）の入力端子に接続される。第１セレクタ（７）は、第ｍ遅延素子（６ｍ）（ｍは、１以上Ｎ−１以下の自然数のうちから選択される数）及び第ｍ＋１遅延素子（６ｍ＋１）の出力端子からそれぞれに出力されるクロック信号（Ｔｍ、Ｔｍ＋１）を、第１遅延クロック信号及び第２遅延クロック信号（ＣＬＫ＿Ｅ、ＣＬＫ＿Ｏ）として選択して出力する。
【００１７】
この場合、入力クロック信号（ＣＬＫ１）から少遅延クロック信号（ＣＬＫＤ）が生成される遅延時間は、第１遅延素子の遅延時間（６１）と第１セレクタ（７）の遅延時間（７）の和よりも短いことが好適である。
【００１８】
少遅延クロック信号（ＣＬＫＤ）の数は、１に限られない。少遅延クロック信号（ＣＬＫＤ）の数は、Ｍ（Ｍは１以上の整数）であることが可能である。
【００１９】
第２遅延回路（３）が、入力クロック信号（ＣＬＫ１）から少遅延クロック信号（ＣＬＫＤ）をそれぞれに生成する第１〜第Ｍ遅延器（３１〜３Ｍ；Ｍ＝２）を含む場合、第１遅延回路（６１〜６Ｎ）に含まれる第２〜第Ｎ遅延素子（６２〜６Ｎ）の遅延時間は、同一であり、第２遅延回路（３）の第１〜第Ｍ遅延器（３１、３２）のうちの前記第ｊ遅延器（ｊは、Ｍ以下の任意の自然数）の遅延時間ｔｄｊは、前記第１遅延素子（６１）の遅延時間Ｔｄ２、第１セレクタ（７）の遅延時間Ｔｄ３、第２〜第Ｎ遅延素子（６２〜６Ｎ）の遅延時間Ｔｄ５を用いて
ｔｄｊ＝Ｔｄ２＋Ｔｄ３−ｊ・Ｔｄ５，
で表されることが好適である。これにより、選択クロック信号（ＦＤＬＥ、ＦＤＬＯ）の遅延時間の差は、いかなる場合にもＴｄ５で一定になり、遅延合成回路の設計の簡易化の点で好ましい。
【００２０】
本発明によるＤＬＬ回路は、外部クロック信号（ＣＬＫＥＸ）を受けて、入力クロック信号（ＣＬＫ１）を生成する入力バッファ（１）と、入力クロック信号（ＣＬＫ１）を遅延して複数の遅延クロック信号（Ｔ１〜ＴＮ）を出力する第１遅延回路（６１〜６Ｎ）と、複数の遅延クロック信号（Ｔ１〜ＴＮ）のうちから第１遅延クロック信号及び第２遅延クロック信号（ＣＬＫ＿Ｅ、ＣＬＫ＿Ｏ）を選択して出力する第１セレクタ（７）と、入力クロック信号（ＣＬＫ１）を遅延して第１少遅延クロック信号（ＣＬＫＤ）を生成する第２遅延回路（３）と、外部クロック信号（ＣＬＫＥＸ）を遅延して第２少遅延クロック信号（ＣＬＫＤ’）を生成する第３遅延回路（３’）と、第１少遅延クロック信号（ＣＬＫＤ）と第２少遅延クロック信号（ＣＬＫＤ’）と第１遅延クロック信号と第２遅延クロック信号（ＣＬＫ＿Ｅ、ＣＬＫ＿Ｏ）とのうちから２つの選択クロック信号（ＦＤＬＥ、ＦＤＬＯ）を選択して出力する第２セレクタ（４）と、選択クロック信号（ＦＤＬＥ、ＦＤＬＯ）から内部クロック信号（ＣＬＫＩＮ）を合成して出力する遅延合成回路（５）とを備えている。当該ＤＬＬ回路は、入力クロック信号（ＣＬＫ１）を生成するために、外部クロック信号（ＣＬＫＥＸ）を受けて波形を再生する入力バッファ（１）が用いられる場合に、より最小スルーレートを小さくすることが可能である。
【００２１】
この構成が採用される場合、入力クロック信号（ＣＬＫ１）から前記第１少遅延クロック信号（ＣＬＫＤ）が生成される遅延時間は、入力クロック信号（ＣＬＫ１）から第１遅延クロック信号及び第２遅延クロック信号（ＣＬＫ＿Ｅ、ＣＬＫ＿Ｏ）が生成される遅延時間よりも小さく、外部クロック信号（ＣＬＫＥＸ）から第２少遅延クロック信号（ＣＬＫＤ’）が生成される遅延時間は、入力バッファ（１）の遅延時間と、入力クロック信号（ＣＬＫ１）から第１少遅延クロック信号（ＣＬＫＤ）が生成される遅延時間の和よりも小さいことが好ましい。
【００２２】
第１遅延回路（６１〜６Ｎ）は、直列に接続された第１〜第Ｎ遅延素子（６１〜６Ｎ）を含んで構成されることが可能である。第１遅延素子（６１）の入力端子には、入力クロック信号（ＣＬＫ１）が供給され、第ｉ遅延素子（６ｉ）（ｉはＮ−１以下の任意の自然数）の出力端子は前記第ｉ＋１遅延素子（６ｉ＋１）の入力端子に接続される。第１セレクタ（７）は、第１〜第Ｎ遅延素子（６１〜６Ｎ）のうちの第ｍ遅延素子（６ｍ）（ｍは、１以上Ｎ−１以下の自然数のうちから選択される数）の出力端子及び第ｍ＋１遅延素子（６ｍ＋１）の出力端子からそれぞれに出力されるクロック信号（Ｔｍ、Ｔｍ＋１）を第１遅延クロック信号及び第２遅延クロック信号（ＣＬＫ＿Ｅ、ＣＬＫ＿Ｏ）として選択して出力する。
【００２３】
第１少遅延クロック信号（ＣＬＫＤ）の数と第２少遅延クロック信号（ＣＬＫＤ’）の数とは、１に限られない。第１少遅延クロック信号（ＣＬＫＤ）の数を、Ｍ（Ｍは、１以上の整数）とし、第２少遅延クロック信号（ＣＬＫＤ’）の数を、Ｍ’  （Ｍ’は、１以上の整数）として、第２〜第Ｎ遅延素子（６２〜６Ｎ）の遅延時間は、同一であり、第２遅延回路（３）は、前記第１少遅延クロック信号（ＣＬＫＤ）をそれぞれに生成する第１〜第Ｍ遅延器（３１〜３Ｍ；Ｍ＝２）を含み、第３遅延回路（３’）は、前記第２少遅延クロック信号（ＣＬＫＤ）をそれぞれに生成する第１〜第Ｍ’少遅延遅延器（３１’〜３Ｍ’’；Ｍ’＝２）を含み、第１〜第Ｍ遅延器（３１〜３Ｍ）のうちの第ｊ遅延器（３ｊ）（ｊはＭ以下の自然数）の遅延時間ｔｄｊと、前記第１〜第Ｍ’少遅延遅延器（３１’〜３Ｍ’’）のうちの第ｋ少遅延遅延器（３ｋ’）（ｋはＭ’以下の自然数）の遅延時間ｔｄｋとは、入力バッファ（１）の遅延時間Ｔｄ１、第１遅延素子（６１）の遅延時間Ｔｄ２、第１セレクタ（７）の遅延時間Ｔｄ３、及び第２〜第Ｎ遅延素子（６２〜６Ｎ）の遅延時間Ｔｄ５を用いて、下記式：
ｔｄｊ＝Ｔｄ２＋Ｔｄ３−ｊ・Ｔｄ５，
ｔｄｋ’＝Ｔｄ１＋Ｔｄ２＋Ｔｄ３−（Ｍ＋ｋ）・Ｔｄ５
で表されることが好適である。これにより、選択クロック信号（ＦＤＬＥ、ＦＤＬＯ）の遅延時間の差は、いかなる場合にもＴｄ５で一定になり、遅延合成回路の設計の簡易化の点で好ましい。
【００２４】
当該ＤＬＬ回路において、遅延合成回路（５）は、内部クロック信号（ＣＬＫＩＮ）の立ち上がりタイミングが、選択クロック信号（ＦＤＬＥ、ＦＤＬＯ）の立ち上がりタイミングの間になるように、且つ、内部クロック信号（ＣＬＫＩＮ）の立ち下がりタイミングが前記選択クロック信号（ＦＤＬＥ、ＦＤＬＯ）の立ち下がりタイミングの間になるように、内部クロック信号（ＣＬＫＩＮ）を選択クロック信号（ＦＤＬＥ、ＦＤＬＯ）から生成して出力することが好適である。
【００２５】
【発明の実施の形態】
本発明の実施の一形態は、図１に示されているように、その外部から供給される外部クロック信号ＣＬＫＥＸを所望の遅延時間だけ遅延して、内部クロック信号ＣＬＫＩＮを生成するＤＬＬ回路である。当該ＤＬＬ回路は、入力バッファ１と、遅延選択回路２と、遅延器３と、セレクタ４と、遅延合成回路５とを備えている。
【００２６】
入力バッファ１は、その入力端子に供給される外部クロック信号ＣＬＫＥＸの波形を再生してクロック信号ＣＬＫ１を生成する。入力バッファ１は、クロック信号ＣＬＫ１を遅延選択回路２に出力する。クロック信号ＣＬＫ１は、遅延選択回路２に入力される。
【００２７】
遅延選択回路２は、クロック信号ＣＬＫ１を遅延して、２つのクロック信号ＣＬＫ＿Ｅ、ＣＬＫ＿Ｏを生成する。遅延選択回路２の遅延時間（即ち、クロック信号ＣＬＫ１からクロック信号ＣＬＫ＿Ｅが生成される遅延時間と、クロック信号ＣＬＫ１からクロック信号ＣＬＫ＿Ｏが生成される遅延時間）は、可変である。遅延選択回路２は、当該ＤＬＬ回路のスルーレートを粗く調整する役割を果たす。
【００２８】
遅延選択回路２は、直列に接続された複数の遅延素子６１〜６Ｎと、セレクタ７とを備えている。遅延素子６１〜６Ｎは、クロック信号ＣＬＫ１から、位相が互いに異なる複数のクロック信号Ｔ１〜ＴＮを生成するために使用される遅延回路である。遅延選択回路２に供給されるクロック信号ＣＬＫ１は、第１段の遅延素子６１の入力端子に入力される。遅延素子６１の出力端子は第２段の遅延素子６２の入力端子に接続され、遅延素子６２は、遅延素子６１が生成するクロック信号Ｔ１を遅延してクロック信号Ｔ２を出力する。以下同様に、第ｉ段の遅延素子６ｉの出力端子は、第ｉ＋１段の遅延素子６ｉ＋１に接続され、第ｉ＋１段の遅延素子６ｉ＋１は、第ｉ段の遅延素子６ｉが出力するクロック信号Ｔｉを遅延してクロック信号Ｔｉを出力する。ここでｉは、１以上Ｎ−１以下の整数である。遅延選択回路２に入力される信号の波形を再生して出力するために、第１段の遅延素子６１としてはバッファが使用される。このため、遅延素子６１は、以下において、バッファ６１と記載されることがある。遅延素子６１〜６Ｎがそれぞれに出力するクロック信号Ｔ１〜ＴＮは、セレクタ７に入力される。
【００２９】
セレクタ７は、遅延素子６１〜６Ｎからそれぞれ出力されるクロック信号Ｔ１〜ＴＮのうち、隣接する２つの遅延素子６ｍ、６ｍ＋１（ｍは、Ｎ−１以下の自然数）が生成するクロック信号Ｔｍ、Ｔｍ＋１を選択し、クロック信号ＣＬＫ＿Ｅ、ＣＬＫ＿Ｏとして出力する。遅延素子６ｍ、６ｍ＋１の一方は、偶数段の遅延素子であり、他方は奇数段の遅延素子である。クロック信号ＣＬＫ＿Ｅは、クロック信号Ｔｍ、Ｔｍ＋１のうち、偶数段である遅延素子によって生成されるクロック信号であり、クロック信号ＣＬＫ＿Ｏは、奇数段である遅延素子によって生成されるクロック信号である。例えば、セレクタ７によってクロック信号Ｔ１とクロック信号Ｔ２とが選択される場合、クロック信号Ｔ１がクロック信号ＣＬＫ＿Ｏとして出力され、クロック信号Ｔ２がクロック信号ＣＬＫ＿Ｅとして出力される。一方、セレクタ７によってクロック信号Ｔ２とクロック信号Ｔ３とが選択される場合、クロック信号Ｔ２がクロック信号ＣＬＫ＿Ｅとして出力され、クロック信号Ｔ３がクロック信号ＣＬＫ＿Ｏとして出力される。クロック信号Ｔ１〜ＴＮのうちのいずれがクロック信号ＣＬＫ＿Ｅ、ＣＬＫ＿Ｏとして選択されるかは、図示されないコントローラによって制御される。
【００３０】
遅延選択回路２に含まれる遅延素子６１〜６Ｎの数Ｎは、当該ＤＬＬ回路のスルーレートの調整可能範囲の広さを決定する。当該ＤＬＬ回路のスルーレートの調整可能範囲を広くするために、多くの遅延素子６１〜６Ｎが使用される。遅延素子６１〜６Ｎの数Ｎは、典型的には、１２８である。遅延素子６１〜６Ｎの数Ｎが多いため、セレクタ７の遅延時間は、比較的大きい。
【００３１】
上述の入力バッファ１が出力するクロック信号ＣＬＫ１は、更に、遅延器３の入力端子に入力される。遅延器３は、クロック信号ＣＬＫ１を遅延してクロック信号ＣＬＫＤを生成する。
【００３２】
遅延器３の遅延時間ｔｄは、遅延選択回路２の第１段の遅延素子６１の遅延時間Ｔｄ２とセレクタ７の遅延時間Ｔｄ３との和よりも小さい。遅延素子６１の遅延時間Ｔｄ２、及びセレクタ７の遅延時間Ｔｄ３との和は、遅延選択回路２が取り得る最小の遅延時間であるから、遅延器３の遅延時間ｔｄは、遅延選択回路２の最小の遅延時間よりも小さい。
【００３３】
クロック信号ＣＬＫＤは、遅延時間が大きいセレクタ７を介することなく生成されるため、外部クロック信号ＣＬＫＥＸからクロック信号ＣＬＫＤへの遅延時間は、小さくすることが可能である。
【００３４】
遅延選択回路２のセレクタ７が出力するクロック信号ＣＬＫ＿Ｅ、ＣＬＫ＿Ｏと、遅延器３が出力するクロック信号ＣＬＫＤとは、セレクタ４の３個の入力端子にそれぞれ入力される。セレクタ４は、２つの出力端子を有し、クロック信号ＣＬＫＤ、ＣＬＫ＿Ｅ、ＣＬＫ＿Ｏのうちの２つをその出力端子から選択的に出力する。クロック信号ＣＬＫＤ、ＣＬＫ＿Ｅのうちの一方がクロック信号ＦＤＬＥとして出力され、クロック信号ＣＬＫ＿Ｏがクロック信号ＦＤＬＯとして選択されて出力される。セレクタ４の入力端子の数は３つと少ないため、セレクタ４の遅延時間は、遅延選択回路２のセレクタ７の遅延時間と比べると極めて小さく、実用的には無視できる程度である。
【００３５】
遅延合成回路５は、セレクタ４が出力するクロック信号ＦＤＬＯ、ＦＤＬＥを合成して内部クロック信号ＣＬＫＩＮを生成するアナログ回路である。より詳細には、遅延合成回路５は、内部クロック信号ＣＬＫＩＮの立ち上がりタイミングが、クロック信号ＦＤＬＯ及びクロック信号ＦＤＬＥの立ち上がりタイミングの間になるように、且つ、内部クロック信号ＣＬＫＩＮの立ち下がりタイミングがクロック信号ＦＤＬＯ及びクロック信号ＦＤＬＥの立ち下がりタイミングの間になるように、内部クロック信号ＣＬＫＩＮを生成して出力する。
【００３６】
内部クロック信号ＣＬＫＩＮは、クロック信号ＦＤＬＯ、ＦＤＬＥの合成比率Ｒ（０≦Ｒ≦１）を示すバイアス電位ＢＩＡＳＯ、ＢＩＡＳＥに応答して生成される。合成比率Ｒとは、内部クロック信号ＣＬＫＩＮの外部クロック信号ＣＬＫＥＸからの遅延時間（即ち、当該ＤＬＬ回路のスルーレート）を決定するパラメータである。クロック信号ＦＤＬＯ、ＦＤＬＥの外部クロック信号ＣＬＫＥＸからの遅延時間をそれぞれＴａ、Ｔｂとしたとき、内部クロック信号ＣＬＫＩＮは、外部クロック信号ＣＬＫＥＸからの内部クロック信号ＣＬＫＩＮの遅延時間ＴＤＬＬが下記式：
ＴＤＬＬ＝Ｔａ＋（Ｔｂ−Ｔａ）＊Ｒ        …（１）
で表されるように生成される。合成比率をＲとすることは、クロック信号ＦＤＬＥを１００×Ｒ（％）、クロック信号ＦＤＬＯを１００×（１−Ｒ）％の割合で合成すると表現されることがある。例えば、合成比率Ｒが１とすることは、、クロック信号ＦＤＬＥを１００（％）、クロック信号ＦＤＬＯを０％の割合で合成すると表現され得る。
【００３７】
バイアス電位ＢＩＡＳＯ、ＢＩＡＳＥは、所望の合成比率Ｒを示すようにコントローラによって決定されて遅延合成回路５に供給される。遅延合成回路５は、当該ＤＬＬ回路のスルーレートを微調整する機能を果たす。
【００３８】
図２は、遅延合成回路５の回路図の一例を示す。遅延合成回路５は、インバータ１１〜１４、ＮチャネルＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）１５、１６、ＮＡＮＤゲート１７、ＰチャネルＭＯＳＦＥＴ１８、１９、ＮチャネルＭＯＳＦＥＴ２０、２１、及びＰチャネルＭＯＳＦＥＴ２２を含む。クロック信号ＦＤＬＯ、ＦＤＬＥは、それぞれ、インバータ１１、１２の入力端子に供給される。インバータ１１の出力端子は、インバータ１３を介してＮチャネルＭＯＳＦＥＴ１５のゲートに接続され、インバータ１２の出力端子は、インバータ１４を介してＮチャネルＭＯＳＦＥＴ１６のゲートに接続される。インバータ１１、１２の出力端子は、更に、ＮＡＮＤゲート１７の入力端子に接続されている。ＮＡＮＤゲート１７の出力端子は、ＰチャネルＭＯＳＦＥＴ１８、１９のゲートに接続されている。ＰチャネルＭＯＳＦＥＴ１８、１９のソースは、電源電位を有する電源端子２３、２４にそれぞれ接続され、ＰチャネルＭＯＳＦＥＴ１８、１９のドレインは、それぞれ、ＮチャネルＭＯＳトランジスタ１５、１６のドレインに接続されている。ＮチャネルＭＯＳトランジスタ１５、１６のソースは、接地電位を有する接地端子２５、２６に接続されている。ＮチャネルＭＯＳトランジスタ１５、１６のドレインは、更に、それぞれＮチャネルＭＯＳトランジスタ２０、２１のソースに接続されている。ＮチャネルＭＯＳトランジスタ２０、２１のゲートには、それぞれ、既述のバイアス電位ＢＩＡＳＥ、及びＢＩＡＳＯが供給される。ＮチャネルＭＯＳトランジスタ２０、２１のドレインは、ＰチャネルＭＯＳトランジスタ２２のドレインに接続されている。ＰチャネルＭＯＳトランジスタ２２のゲートは、既述のＮＡＮＤゲート１７の出力端子に接続され、ＰチャネルＭＯＳトランジスタ２２のソースは、電源電位を有する電源端子２７に接続されている。内部クロックＣＬＫＩＮは、ＮチャネルＭＯＳトランジスタ２０、２１のドレインに接続される出力端子から出力される。
【００３９】
図１を参照して、本実施の形態のＤＬＬ回路は、下記の動作によって所望のスルーレートを有する状態に設定され（即ち、所望の遅延時間を有する状態に設定され）、外部クロック信号ＣＬＫＥＸから内部クロック信号ＣＬＫＩＮを生成する。
【００４０】
外部クロック信号ＣＬＫＥＸが入力バッファ１に入力され、クロック信号ＣＬＫ１が生成される。クロック信号ＣＬＫ１は、遅延選択回路２に入力され、遅延選択回路２の内部におけるクロック信号Ｔ１〜ＴＮの生成に使用される。更にクロック信号ＣＬＫ１は、遅延回路３に入力され、クロック信号ＣＬＫＤが生成される。
【００４１】
コントローラ（図示されない）は、当該ＤＬＬ回路のスルーレートの所望値を決定する。例えば、当該ＤＬＬ回路が外部クロックＣＬＫＥＸに同期してデータを出力するシンクロナスＤＲＡＭに適用される場合には、外部クロックＣＬＫＥＸから内部クロック信号ＣＬＫＩＮへの遅延時間と、内部クロック信号ＣＬＫＩＮに同期して該データを出力する回路の遅延時間との和が、外部クロックＣＬＫＥＸの周期と一致するように外部クロックＣＬＫＥＸから内部クロック信号ＣＬＫＩＮへの遅延時間の所望値が決定される。
【００４２】
スルーレートの所望値に応答して、コントローラはクロック信号Ｔ１〜ＴＮのいずれをクロック信号ＣＬＫ＿Ｅ、ＣＬＫ＿Ｏとして出力するかを示す制御信号を生成し、遅延選択回路２のセレクタ７に出力する。セレクタ７は、該制御信号に応答してクロック信号ＣＬＫ＿Ｅ、ＣＬＫ＿Ｏを出力する。
【００４３】
更にコントローラは、スルーレートの所望値に応答して、クロック信号ＣＬＫＤ、ＣＬＫ＿Ｅ、ＣＬＫ＿Ｏのいずれをクロック信号ＦＤＬＯ、ＦＤＬＥとして出力するかを決定する。
【００４４】
更にコントローラは、決定したスルーレートの所望値に応答して、クロック信号ＦＤＬＥ及びＦＤＬＯの合成比率Ｒを示すバイアス電圧ＢＩＡＳＥ、ＢＩＡＳＯを生成する。遅延合成回路５は、バイアス電圧ＢＩＡＳＥ、ＢＩＡＳＯに応答して、クロック信号ＦＤＬＯ、ＦＤＬＥから内部クロック信号ＣＬＫＩＮを合成して出力する。
【００４５】
当該ＤＬＬ回路のスルーレートの所望値が大きい場合には、クロック信号ＣＬＫ＿Ｅ、ＣＬＫ＿Ｏとして最後段の遅延素子６Ｎに近い遅延素子から出力されるクロック信号がセレクタ７によって選択され、更に、クロック信号ＦＤＬＯ、ＦＤＬＥとして、それぞれクロック信号ＣＬＫ＿Ｏ、ＣＬＫ＿Ｅがセレクタ４によって選択される。即ち、選択されるクロック信号をクロック信号Ｔｍ、Ｔｍ＋１とすると、スルーレートの所望値が大きい場合には、ｍが大きくなるようにクロック信号Ｔｍ、Ｔｍ＋１は選択される。これにより、外部クロック信号ＣＬＫＥＸからクロック信号ＣＬＫ＿Ｅ、ＣＬＫ＿Ｏへの遅延時間が長くなり、当該ＤＬＬ回路のスルーレートが長くなる。遅延素子６１〜６Ｎの数Ｎを大きくすることにより、当該ＤＬＬ回路のスルーレートの最大値を大きくすることが可能である。
【００４６】
一方、当該ＤＬＬ回路のスルーレートの所望値が小さい場合には、クロック信号ＣＬＫ＿Ｅ、ＣＬＫ＿Ｏとして第１段の遅延素子６１に近い遅延素子から出力されるクロック信号がセレクタ７によって選択される。これにより、外部クロック信号ＣＬＫＥＸからクロック信号ＣＬＫ＿Ｅ、ＣＬＫ＿Ｏへの遅延時間が短くなり、当該ＤＬＬ回路のスルーレートが短くなる。
【００４７】
当該ＤＬＬ回路のスルーレートを当該ＤＬＬ回路の最小スルーレートに近づけるためには、クロック信号ＣＬＫ＿Ｏ、ＣＬＫ＿Ｅとしてそれぞれクロック信号Ｔ１、Ｔ２が選択される。更に、遅延器３から供給されるクロック信号ＣＬＫＤと遅延選択回路２から供給されるクロック信号ＣＬＫ＿Ｏとが、クロック信号ＦＤＬＥ、ＦＤＬＯとして、それぞれ選択される。これにより、外部クロック信号ＣＬＫＥＸからクロック信号ＦＤＬＥ、ＦＤＬＯへの遅延時間が短くなり、当該ＤＬＬ回路のスルーレートが一層に短くなる。
【００４８】
当該ＤＬＬ回路のスルーレートを、最小スルーレートにするためには、更に、クロック信号ＦＤＬＯ、ＦＤＬＥの合成比率Ｒを１にして、即ち、クロック信号ＦＤＬＥを１００％、クロック信号ＦＤＬＯを０％の割合で合成して内部クロック信号ＣＬＫＩＮが生成される。
【００４９】
以上の動作を行う本実施の形態のＤＬＬ回路は、クロック信号ＣＬＫＤを用いて内部クロック信号ＣＬＫＩＮを生成することが可能であるため、その最小スルーレートが小さい。図３は、当該ＤＬＬ回路が、そのスルーレートを最小にする動作を示すタイミングチャートである。当該ＤＬＬ回路のスルーレートを最小にする場合、クロック信号ＦＤＬＥとしてクロック信号ＣＬＫＤが選択される。更に、合成比率Ｒを１にすることにより、内部クロック信号ＣＬＫＩＮは純粋にクロック信号ＦＤＬＥから生成される。従って、内部クロック信号ＣＬＫＩＮは、その立ち上がり及び立ち下がりタイミングを含めて実質的にクロック信号ＣＬＫＤと同一の波形を有する。更に、クロック信号ＣＬＫＤは遅延時間が大きいセレクタ７を介することなく生成されるため、外部クロック信号ＣＬＫＥＸからクロック信号ＣＬＫＤへの遅延時間は小さい。従って、本実施のＤＬＬ回路は、その最小スルーレートが小さくなるように内部クロック信号ＣＬＫＩＮを生成することが可能である。
【００５０】
本実施の形態のＤＬＬ回路の最小スルーレートＴｄｍｉｎは、下記式：
Ｔｄｍｉｎ＝Ｔｄ１＋ｔｄ，
で表される。ここで、Ｔｄ１は入力バッファ１の遅延時間、ｔｄは、遅延器３の遅延時間である。この考察では、セレクタ４、及び遅延合成回路５の遅延時間は極めて小さいため無視されている。既述のとおり、遅延器３の遅延時間ｔｄは、遅延素子６１の遅延時間Ｔｄ２、セレクタ７の遅延時間Ｔｄ３よりも小さいため、
Ｔｄｍｉｎ＜Ｔｄ１＋Ｔｄ２＋Ｔｄ３，      …（２）
である。
【００５１】
本実施の形態のＤＬＬ回路が、図８の従来のＤＬＬ回路よりも最小スルーレートを小さくできることは、下記の考察より裏付けられられる。図９は、従来のＤＬＬ回路がそのスルーレートを最小にする動作を示すタイミングチャートである。従来のＤＬＬ回路がそのスルーレートを最小にするためには、クロック信号Ｔ１、Ｔ２がそれぞれクロック信号ＦＤＬＯ、ＦＤＬＥとして選択され、クロック信号ＦＤＬＯ、ＦＤＬＥから内部クロック信号ＣＬＫＩＮが生成される。
【００５２】
従来のＤＬＬ回路の最小スルーレートＴｄｍｉｎ’は、
Ｔｄｍｉｎ’＝Ｔｄ１’＋Ｔｄ２’＋Ｔｄ３’，
で表される。ここでＴｄ１’は入力バッファ１０１の遅延時間、Ｔｄ２’は遅延素子１０４１の遅延時間、Ｔｄ３はセレクタ１０５の遅延時間である。入力バッファ１０１、遅延素子１０４１、セレクタ１０５として、それぞれ、本実施の形態の入力バッファ１、遅延素子６１、セレクタ７と同一の特性を有する素子が使用されたとすると、従来のＤＬＬ回路の最小スルーレートＴｄｍｉｎ’は、Ｔｄ１＋Ｔｄ２＋Ｔｄ３である。式（２）から理解されるように、本実施の形態のＤＬＬ回路は、その最小スルーレートＴｄｍｉｎを、従来のＤＬＬ回路の最小スルーレートＴｄｍｉｎ’よりも小さくすることが可能である。
【００５３】
以上に説明されているように、本実施の形態のＤＬＬ回路は、遅延素子６１〜６Ｎの数Ｎを多くすることによってスルーレートの調整可能範囲を増大することが可能でありながら、クロック信号ＣＬＫＤを使用して内部クロック信号ＣＬＫＩＮを生成することによってその最小スルーレートを小さくすることが可能である。
【００５４】
本実施の形態において、遅延素子６２〜６Ｎそれぞれの遅延時間は、いずれも同一のＴｄ５にされ、遅延器３の遅延時間ｔｄは、下記式：
ｔｄ＝Ｔｄ２＋Ｔｄ３−Ｔｄ５，      …（３）
となるように定められることが好適である。ここで上述のように、Ｔｄ２は遅延素子６１の遅延時間であり、Ｔｄ３はセレクタ７の遅延時間である。このように遅延器３及び遅延素子６２〜６Ｎの遅延時間を定めることにより、外部クロック信号ＣＬＫＥＸを基準としたときの、遅延合成回路５に供給される２つのクロック信号ＦＤＬＥ及びクロック信号ＦＤＬＯの遅延時間の間隔（差）は、Ｔｄ５で一定になる。クロック信号ＦＤＬＥ及びクロック信号ＦＤＬＯの遅延時間の間隔が一定であることは、クロック信号ＦＤＬＥ及びクロック信号ＦＤＬＯとしていずれのクロック信号が選択されるのにも関わらず遅延合成回路５の特性を調整する必要がないことを意味しており好ましい。クロック信号ＦＤＬＥ及びクロック信号ＦＤＬＯの遅延時間の間隔が一定であることは、コントローラによってバイアス電圧ＢＩＡＳＯ，ＢＩＡＳＥを生成することを容易化できる点でも好ましい。
【００５５】
本実施の形態において、ＤＬＬ回路の最小スルーレートを更に小さくするためには、図４に示されているように、遅延器３’が追加されることが好適である。遅延器３’は、入力バッファ１を介さずに外部クロック信号ＣＬＫＥＸを受けて外部クロック信号ＣＬＫＥＸを遅延し、クロック信号ＣＬＫＤ’を生成する。遅延器３’の遅延時間ｔｄ’は、入力バッファ１の遅延時間Ｔｄ１と遅延器３の遅延時間ｔｄとの和よりも小さくなるように定められる。セレクタ４は、クロック信号ＣＬＫＤ’、ＣＬＫＤ、ＣＬＫ＿Ｅ、ＣＬＫ＿Ｏのうちの２つをクロック信号ＦＤＬＥ及びクロック信号ＦＤＬＯとして出力する。図４の構成のＤＬＬ回路のスルーレートを最小にするためには、図５に示されているように、クロック信号ＣＬＫＤ’、ＣＬＫＤがクロック信号ＦＤＬＥ、ＦＤＬＯとして選択されて内部クロック信号ＣＬＫＩＮが生成される。外部クロック信号ＣＬＫＥＸからの遅延時間が一層に小さいクロック信号ＣＬＫＤ’が内部クロック信号ＣＬＫＩＮの生成に使用されることにより、ＤＬＬ回路の最小スルーレートを一層に小さくすることが可能である。
【００５６】
遅延器３’が追加される場合、遅延素子６２〜６Ｎそれぞれの遅延時間は、いずれも同一のＴｄ５にされ、遅延器３の遅延時間ｔｄが上述の式（３）に従って定められ、更に、遅延器３’の遅延時間ｔｄ’は、
ｔｄ’＝Ｔｄ１＋Ｔｄ２＋Ｔｄ３−２・Ｔｄ５      …（４）
を満足するように定められることが好適である。このように遅延時間を決定することは、外部クロック信号ＣＬＫＥＸを基準としたときの、遅延合成回路５に供給される２つのクロック信号ＦＤＬＥ及びクロック信号ＦＤＬＯの遅延時間の間隔（差）をＴｄ５で一定にし、上述と同一の理由によって好ましい。
【００５７】
更に本実施の形態において、図６に示されているように、複数のクロック信号ＣＬＫＤが、内部クロック信号ＣＬＫＩＮの生成に使用されることが可能である。
複数のクロック信号ＣＬＫＤの生成のために、複数の遅延器３が入力バッファ１の出力端子とセレクタ４の間に介設される。複数の遅延器３の遅延時間は、外部クロックＣＬＫＩＮを基準としたときの該複数のクロック信号ＣＬＫＤの遅延時間が、いずれも遅延選択回路２の第１段の遅延素子６１の遅延時間Ｔｄ２とセレクタ７の遅延時間Ｔｄ３との和よりも小さく、且つ、互いに異なるように選択される。図６のＤＬＬ回路では、２つのクロック信号ＣＬＫＤをそれぞれ生成するために２つの遅延器３が用いられている。その複数のクロック信号ＣＬＫＤ及びそれらを生成する遅延器３は、添字１、２によって区別されている。
【００５８】
図６の構成が採用される場合、ＤＬＬ回路の動作は、下記のように修正される。遅延器３によって生成される複数のクロック信号ＣＬＫＤは、セレクタ４に入力される。セレクタ４は、遅延選択回路２から送られるクロック信号ＣＬＫ＿Ｏ、ＣＬＫ＿Ｅと、該複数のクロック信号ＣＬＫＤのうちの２つをクロック信号ＦＤＬＥ、ＦＤＬＯとして選択し、遅延合成回路５は、そのクロック信号ＦＤＬＥ、ＦＤＬＯから内部クロック信号ＣＬＫＩＮを生成する。当該ＤＬＬ回路のスルーレートを小さくする場合、複数のクロック信号ＣＬＫＤのうちの２つがクロック信号ＦＤＬＥ、ＦＤＬＯとして選択される。
【００５９】
図６の構成は、スルーレートが小さい領域における当該ＤＬＬ回路が取り得るスルーレートの幅を拡大できる点で好適である。
【００６０】
生成されるクロック信号ＣＬＫＤの数及び遅延器３の数は、２に限られない。但し、クロック信号ＣＬＫＤの数が多くなるとセレクタ４の遅延時間が大きくなって最小スルーレートを小さくすることができなくなる。このため、図６の構成は、遅延選択回路２に含まれるセレクタ７の入力端子の数よりもセレクタ４の入力端子の数が少ない構成、特に、セレクタ７の入力端子の数よりもセレクタ４の入力端子の数が極めて小さい構成である場合に有効である。
【００６１】
図６の構成が採用される場合、遅延素子６２〜６Ｎそれぞれの遅延時間は、いずれも同一のＴｄ５にされ、且つ、遅延器３ｊの遅延時間ｔｄｊは、Ｍを遅延器３の数として、
ｔｄｊ＝Ｔｄ２＋Ｔｄ３−ｊ・Ｔｄ５  （ｊは、Ｍ以下の自然数），
を満足するように定められることが好適である。このように遅延時間を定めることは、遅延合成回路５に供給される２つのクロック信号ＦＤＬＥ及びクロック信号ＦＤＬＯの遅延時間の間隔（差）をＴｄ５で一定にするため好ましい。
【００６２】
更に、図７に示されているように、外部クロック信号ＣＬＫＥＸから複数のクロック信号ＣＬＫＤ’が生成され、この複数のクロック信号ＣＬＫＤ’から内部クロック信号ＣＬＫＩＮが生成されることが可能である。図７では、複数のクロック信号ＣＬＫＤ’は、添字１、２によって区別されている。即ち、図７の構成では遅延器３１’、３２’によってそれぞれ生成されるクロック信号ＣＬＫＤ１’、ＣＬＫＤ２’を用いて内部クロック信号ＣＬＫＩＮが生成される。
【００６３】
このとき、図６の構成と同様に、クロック信号ＣＬＫ１から複数のクロック信号ＣＬＫＤが生成され、この複数のクロック信号ＣＬＫＤが内部クロック信号ＣＬＫＩＮの生成に使用されることが可能である。図７には、複数のクロック信号ＣＬＫＤ１、ＣＬＫＤ２が内部クロック信号ＣＬＫＩＮの生成に使用される構成が示されている。
【００６４】
遅延器３、３’の遅延時間は、外部クロックＣＬＫＩＮを基準としたときの該複数のクロック信号ＣＬＫＤ、及びＣＬＫＤ’の遅延時間が、入力バッファ１、の遅延時間Ｔｄ１と遅延選択回路２の第１段の遅延素子６１の遅延時間Ｔｄ２とセレクタ７の遅延時間Ｔｄ３との和よりも小さく、且つ、互いに異なるように選択される。
【００６５】
図７のＤＬＬ回路の動作は、下記のように修正される。遅延器３、３’によってそれぞれ生成されるクロック信号ＣＬＫＤ、ＣＬＫＤ’は、セレクタ４に入力される。セレクタ４は、遅延選択回路２から送られるクロック信号ＣＬＫ＿Ｏ、ＣＬＫ＿Ｅと、該複数のクロック信号ＣＬＫＤ、ＣＬＫＤ’のうちの２つをクロック信号ＦＤＬＥ、ＦＤＬＯとして選択し、遅延合成回路５は、そのクロック信号ＦＤＬＥ、ＦＤＬＯから内部クロック信号ＣＬＫＩＮを生成する。当該ＤＬＬ回路のスルーレートを小さくする場合、クロック信号ＣＬＫＤ、ＣＬＫＤ’のうちの２つがクロック信号ＦＤＬＥ、ＦＤＬＯとして選択される。
【００６６】
図７の構成は、最小スルーレートを更に小さくすることが可能であると同時に、スルーレートが小さい領域における当該ＤＬＬ回路が取り得るスルーレートの幅を拡大できる点で好適である。
【００６７】
図７の構成が採用される場合、遅延器３’のうち、最も遅延時間が小さい遅延器の遅延時間は、入力バッファ１の遅延時間Ｔｄ１と、遅延器３のうちの最も遅延時間が小さい遅延器の遅延時間との和よりも小さいことが好適である。これにより、ＤＬＬ回路の最小スルーレートを一層に小さくすることが可能である。
【００６８】
更に、任意の遅延器３’の遅延時間は、入力バッファ１の遅延時間Ｔｄ１と、遅延器３のうちの最も遅延時間が小さい遅延器の遅延時間との和よりも小さいことが好適である。これにより、最小スルーレートを更に小さくすることが可能であると同時に、スルーレートが小さい領域における当該ＤＬＬ回路が取り得るスルーレートの幅を一層に拡大できる。
【００６９】
この場合、遅延素子６２〜６Ｎそれぞれの遅延時間は、いずれも同一のＴｄ５にされ、且つ、遅延器３ｊ、３ｋ’のそれぞれの遅延時間ｔｄｊ、ｔｄｋ’は、下記式：
ｔｄｊ＝Ｔｄ２＋Ｔｄ３−ｊ・Ｔｄ５                  …（５）
ｔｄｋ’＝Ｔｄ１＋Ｔｄ２＋Ｔｄ３−（Ｍ＋ｋ）・Ｔｄ５        …（６）
を満足するように定められることが好適である。但しｊは、遅延器３の数Ｍ以下の自然数であり、ｋは、遅延器３’の数Ｍ’以下の自然数である。例えば、図７の構成では、遅延器３１、３２の遅延時間ｔｄ１、ｔｄ２が
ｔｄ１＝Ｔｄ２＋Ｔｄ３−Ｔｄ５
ｔｄ２＝Ｔｄ２＋Ｔｄ３−２・Ｔｄ５
となるように定められ、遅延器３１’、３２’の遅延時間ｔｄ１’、ｔｄ２’が
ｔｄ１’＝Ｔｄ１＋Ｔｄ２＋Ｔｄ３−３・Ｔｄ５
ｔｄ２’＝Ｔｄ１＋Ｔｄ２＋Ｔｄ３−４・Ｔｄ５
となるように定められる。このように遅延時間を決定することは、外部クロック信号ＣＬＫＥＸを基準としたときの、遅延合成回路５に供給される２つのクロック信号ＦＤＬＥ及びクロック信号ＦＤＬＯの遅延時間の間隔（差）をＴｄ５で一定にするため好ましい。
【００７０】
図７の構成において、生成されるクロック信号ＣＬＫＤ、ＣＬＫＤ’の数及び遅延器３、３’の数は、２に限られない。但し、クロック信号ＣＬＫＤ、ＣＬＫＤ’の総数が多くなるとセレクタ４の遅延時間が大きくなって最小スルーレートを小さくすることができなくなる。このため、図７の構成は、遅延選択回路２に含まれるセレクタ７の入力端子の数よりもセレクタ４の入力端子の数が少ない構成、特に、セレクタ７の入力端子の数よりもセレクタ４の入力端子の数が極めて小さい構成である場合に有効である。
【００７１】
【発明の効果】
本発明により、最小スルーレートが小さいＤＬＬ回路が提供される。
また、本発明により、スルーレートを広範囲に調節可能でありながら、最小スルーレートが小さいＤＬＬ回路が提供される。
【図面の簡単な説明】
【図１】図１は、本発明による実施の一形態のＤＬＬ回路を示す。
【図２】図２は、遅延合成回路５の構成を示す。
【図３】図３は、本実施の形態のＤＬＬ回路の動作を示すタイミングチャートである。
【図４】図４は、本実施の形態のＤＬＬ回路の第１変形例を示す。
【図５】図５は、本実施の形態のＤＬＬ回路の第１変形例の動作を示すタイミングチャートである。
【図６】図６は、本実施の形態のＤＬＬ回路の第２変形例を示す。
【図７】図７は、本実施の形態のＤＬＬ回路の第３変形例を示す。
【図８】図８は、従来のＤＬＬ回路を示す。
【図９】図９は、従来のＤＬＬ回路の動作を示すタイミングチャートである。
【符号の説明】
１：入力バッファ
２：遅延選択回路
３、３’：遅延器
４：セレクタ
５：遅延合成回路
６１〜６Ｎ：遅延素子
７：セレクタ
１１〜１４：インバータ
１５、１６：ＮチャネルＭＯＳＦＥＴ
１７：ＮＡＮＤゲート
１８、１９：ＰチャネルＭＯＳＦＥＴ
２０、２１：ＮチャネルＭＯＳＦＥＴ
２２：ＰチャネルＭＯＳＦＥＴ
【図１】
2004260663.tif 000003
【図２】
2004260663.tif 000004
【図３】
2004260663.tif 000005
【図４】
2004260663.tif 000006
【図５】
2004260663.tif 000007
【図６】
2004260663.tif 000008
【図７】
2004260663.tif 000009
【図８】
2004260663.tif 000010
【図９】
2004260663.tif 000011