(57)【要約】【課題】重ね合わせられるストリップ導体間の相対的な位置関係が製造誤差等により変化しても、マイクロ波やミリ波等の周波数範囲においてその特性の変動を抑えることができる多層容量回路を得る。【解決手段】誘電体層を介して地導体面と並行して設けられる第１および第２の結合ストリップ導体と、上記第１、第２の結合ストリップ導体に接続された第１、第２の入出力ストリップ導体とを備え、上記第１の結合ストリップ導体における上記第１の入出力ストリップ導体が接続されている方の端部を、上記第２の結合ストリップ導体を上記第１の結合ストリップ導体の方向に投影した第１の投影範囲の内側に配置し、反対側の端部を、上記第１の投影範囲の外側に配置する。【選択図】        図１
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【特許請求の範囲】
【請求項１】
誘電体層を介して地導体面と並行して設けられ、結合回路を形成する第１および第２の結合ストリップ導体と、
上記第１の結合ストリップ導体に接続された第１の入出力ストリップ導体と、
上記第２の結合ストリップ導体に接続された第２の入出力ストリップ導体と
を備えた多層容量回路において、
上記第１の結合ストリップ導体は、
上記第１の入出力ストリップ導体が接続されている端部が、上記第２の結合ストリップ導体を上記第１の結合ストリップ導体の方向に投影した第１の投影範囲の内側に配置され、
上記入出力ストリップ導体が接続されている端部と反対側の端部が、上記第１の投影範囲の外側に配置される構成であることを特徴とする多層容量回路。
【請求項２】
誘電体層を介して地導体面と並行して設けられ、結合回路を形成する第１および第２の結合ストリップ導体と、
上記第１の結合ストリップ導体に接続された第１の入出力ストリップ導体と、
上記第２の結合ストリップ導体に接続された第２の入出力ストリップ導体と
を備えた多層容量回路において、
上記第２の結合ストリップ導体は、
上記第２の入出力ストリップ導体が接続されている端部が、上記第１の結合ストリップ導体を上記第２の結合ストリップ導体の方向に投影した第２の投影範囲の外側に配置され、
上記第２の入出力ストリップ導体が接続されている端部と反対側の端部が、上記第２の投影範囲の内側に配置される構成であることを特徴とする多層容量回路。
【請求項３】
上記第１の結合ストリップ導体において上記第１の投影範囲の外側に突出した部位にスタブ状の導体を付加したことを特徴とする請求項１ないし２いずれかに記載の多層容量回路。
【請求項４】
上記第２の入出力ストリップ導体を上記第２の結合ストリップ導体と同一層に配置するとともに、上記第１の入出力ストリップ導体を上記第１の結合ストリップ導体と同一層および上記第２の結合ストリップ導体と同一層の両方に配置し、それぞれの層に配置された上記第１の入出力ストリップ導体間を接続する層切り替え手段を設けたことを特徴とする請求項１ないし３いずれかに記載の多層容量回路。
【請求項５】
上記第２の結合ストリップ導体を基準に第１の結合ストリップ導体の反対側に配置される第３の結合ストリップ導体と、この上記第３の結合ストリップ導体に接続された第３の入出力ストリップ導体とを設け、
上記第１の入出力ストリップ導体と第３の入出力ストリップ導体とを層切り替え手段により電気的に接続したことを特徴とする請求項１ないし４いずれかに記載の多層容量回路。
【請求項６】
請求項１項ないし５いずれかに記載の多層容量回路に、インダクタンス回路もしくはインダクタンス回路に相当する伝送線路を並列に接続してなる多層共振回路。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
この発明は、例えばマイクロ波帯、および、ミリ波帯で用いられるような容量回路に関する。また、この容量回路を内蔵した共振回路、フィルタ、発振器、および、種々の整合回路に関する。特に、ＬＴＣＣ（Ｌｏｗ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｃｏ−ｆｉｒｅｄ  Ｃｅｒａｍｉｃｓ、低温同時焼成セラミクス）等の誘電体材料で作製されるような多層の構造を構成可能な容量回路に関係がある。
【０００２】
【従来の技術】
図３４は実開平６−６２５７０号公報に記載された従来の容量回路を示す分解構成図である。また、図３５（ａ）は図３３の容量回路の層構造を説明する断面図、図３５（ｂ）は容量回路の導体パターンを上方から見た説明図である。
これらの図において、１ａ〜１ｄは誘電体基板、２ａ，２ｂは容量電極、４ａ，４ｂは入出力ストリップ導体、５は容量値補償用導体であり、このような構成により図３５（ｃ）に示すような容量回路が形成される。
２つの容量電極２ａ，２ｂの相対的な位置関係が製造誤差により変化しても、容量電極２ａと２ｂとが対向する部分の面積が変化しないように、容量電極２ａと２ｂとの位置合わせ精度Δの分だけ容量電極２ａを容量電極２ｂよりも一回り大きくしている。
【０００３】
さらに上記従来の容量回路においては、２つの容量電極２ａ，２ｂの相対的な位置関係が製造誤差により変化して入出力ストリップ導体４ｂが容量電極２ａと対向する部分の面積が変化することで容量の変化が生じることを補償するために、容量値補償用導体５を設けている。
これにより、入出力ストリップ導体４ｂが容量電極２ａと対向する部分の面積の増減を、容量値補償用導体５が容量電極２ａと対向する部分の面積の増減で打ち消すようにしており、容量値の変化を抑えるようにしている。
【０００４】
【特許文献１】
実開平６−６２５７０号公報
【０００５】
【発明が解決しようとする課題】
しかしながら、面積が変わらなければ容量値が一定に保たれるというのはあくまで静電的な特性である。マイクロ波帯、あるいはミリ波帯など、容量電極の大きさが波長に対して大きくなってくる帯域においては、面積を一定に保っても容量回路としての特性を一定に保つことができなくなる。例えば、ストリップ導体の上下に地導体を配置して伝送線路としたストリップ線路構造において、上記従来の容量回路のように２つのストリップ導体の重ね合わせで容量回路を構成する場合である。
このようなストリップ線路構造では、２つの導体が重なり合う部分は結合線路として動作すると考えられ、容量回路の特性は重なり合う２つのストリップ導体（線路）の間の結合度と結合線路部分の電気長で決まる。したがって、電極間の相対的な位置関係が製造誤差などにより変化したときに、上記従来の容量回路のように単に重なり合う部分の面積を一定に保つだけでは、結合線路としての結合度や電気長の変化を補償することができず、結果的に回路としての特性が変動してしまう。
特に、このような特性の変動はインダクタンス回路と容量回路を組み合わせて共振回路としたりフィルタ回路を構成するときに大きな問題となる。
【０００６】
以上のように、従来の容量回路は波長の長い低周波で用いる際に静電容量が変わらないようにしているが、マイクロ波帯やミリ波帯で用いる場合には電極間の相対的な位置関係が製造誤差により変化することで生じる回路特性の変動を抑えることができないという問題があった。
【０００７】
この発明は上記のような問題点を解決するためになされたもので、重ね合わせられるストリップ導体間の相対的な位置関係が製造誤差等により変化しても、マイクロ波やミリ波等の或る周波数範囲においてその特性の変動を抑えることができる容量回路を得ることを目的とする。
【０００８】
【課題を解決するための手段】
この発明に係る容量回路は、誘電体層を介して地導体面と並行して設けられ、結合回路を形成する第１および第２の結合ストリップ導体と、上記第１の結合ストリップ導体に接続された第１の入出力ストリップ導体と、上記第２の結合ストリップ導体に接続された第２の入出力ストリップ導体とを備え、上記第１の結合ストリップ導体における上記第１の入出力ストリップ導体が接続されている方の端部が、上記第２の結合ストリップ導体を上記第１の結合ストリップ導体の方向に投影した第１の投影範囲の内側に配置され、上記入出力ストリップ導体が接続されている方の端部と反対側の端部が、上記第１の投影範囲の外側に配置されるように構成したものである。
【０００９】
【発明の実施の形態】
実施の形態１．
この発明による実施の形態を以下に説明する。
図１は本実施の形態の多層容量回路における各層を展開して示す分解構成図である。図において、１ａ，１ｂ，１ｃは誘電体層を形成する誘電体基板であり、誘電体基板１ａ上面と誘電体基板１ｃ下面それぞれに地導体３ａ，３ｂが配される。
２ａ，２ｂは上記地導体３ａ，３ｂと並行して各誘電体１ａ，１ｂ，１ｃの間に設けられ、結合回路を構成する結合ストリップ導体である。
４ａ−２，４ｂはそれぞれ結合ストリップ導体２ａ，２ｂに接続された入出力ストリップ導体であり、入出力ストリップ導体４ａ−２は上記結合ストリップ導体２ａと同一層に、入出力ストリップ導体４ｂは上記結合ストリップ導体２ｂと同一層にそれぞれ配されている。また４ａ−１は上記結合ストリップ導体２ｂと同一層に配された入出力ストリップ導体であり、層切り替え手段１４を介して上記結合ストリップ導体２ａと同一層にある上記入出力ストリップ導体４ａ−２と電気的に接続される。６は層切り替え手段１４を構成するためのビアであり、異なる層に設けられた２つのストリップ導体４ａ−１、４ａ−２を電気的に接続するものである。上記入出力ストリップ導体４ａ−１，４ａ−２，４ｂは、地導体３ａ，３ｂとともにそれぞれ入出力伝送線路を形成している。７ａ，７ｂはこの多層容量回路の入出力端子を示す。
【００１０】
上述のように、結合ストリップ導体２ａ，２ｂは異なる層に配されているが、結合ストリップ導体２ａに接続された入出力ストリップ導体４ａ−２は層切り替え手段１４を介して上記結合ストリップ導体２ｂと同一層にある上記入出力ストリップ導体４ａ−１に接続されている。これにより、異なる層に配された結合ストリップ導体２ａ，２ｂそれぞれにつながった入出力伝送線路の入出力端子７ａ，７ｂを、同じ層に設けた入出力ストリップ導体４ａ−１，４ｂにより構成することができる。入出力ストリップ導体４ａ−１と入出力ストリップ導体４ｂとを同じ層に設けるようにしたことで、２つの入出力端子７ａ，７ｂ間の位置関係を固定的に製造できる。したがって、２つの入出力端子７ａ，７ｂ間の位置関係は、製造時に結合ストリップ導体２ａの層と結合ストリップ導体２ｂの層とを重ねあわせる際に生じる位置ズレ製造誤差の影響を受けることがない。２つの入出力端子７ａ，７ｂ間の位置関係は特にマイクロ波やミリ波のような周波数帯では特性に大きい影響を与えるが、上記のように２つの入出力端子７ａ，７ｂ間の位置関係を固定的にできるため、製造時の位置ズレ製造誤差の影響による特性の変動を抑えることができる。
【００１１】
また図２は、図１の多層容量回路の層構成を説明する断面図であり、図３は、結合ストリップ導体、入出力ストリップ導体を上方から見た説明図であり、多層構造となっている部分のストリップ導体の重なり方を明示するための図である。
図３に示すように、結合ストリップ導体２ａは、入出力ストリップ導体４ａ−１が接続されている方の端部が、結合ストリップ導体２ｂを結合ストリップ導体２ａの方向に投影した投影範囲の内側に配置され、入出力ストリップ導体４ａ−１が接続されている方の端部と反対側の端部が、上記投影範囲の外側に配置されている。
また、結合ストリップ導体２ｂは、入出力ストリップ導体４ｂが接続されている方の端部が、結合ストリップ導体２ｂを結合ストリップ導体２ａの方向に投影した投影範囲の内側に配置され、入出力ストリップ導体４ａ−１が接続されている方の端部と反対側の端部が、上記投影範囲の外側に配置されている。ここで投影範囲とは、図３のように結合ストリップ導体２ａ，２ｂを上からみたときに、結合ストリップ導体２ｂを結合ストリップ導体２ａの方向に投影した際の投影範囲のことであり、上記配置関係を簡単にいえば、上からみて、結合ストリップ導体２ｂの入出力ストリップ導体４ａ−２が接続されている部分が、結合ストリップ導体２ｂと重なるところになく、反対側は結合ストリップ導体２ｂと重なったところにあるということである。
なお、一方の結合ストリップ導体が他方の結合ストリップ導体に投影される範囲とは、電気的特性として相互に結合の強い部分であり、投影範囲の外は結合の弱い部分であるといえる。
【００１２】
さらに、結合ストリップ導体２ｂは、入出力ストリップ導体４ｂが接続されている方の端部が、結合ストリップ導体２ａを結合ストリップ導体４ｂの方向に投影した投影範囲の外側に配置され、入出力ストリップ導体４ｂが接続されている端部と反対側の端部が投影範囲の内側に配置されている。ここで投影範囲とは、結合ストリップ導体２ａを結合ストリップ導体２ｂの方向に投影した際の投影範囲のことであり、簡単にいえば、結合ストリップ導体２ａの入出力ストリップ導体４ｂが接続されている部分が、結合ストリップ導体２ａと重なるところになく、反対側は結合ストリップ導体２ａと重なったところにあるということである。
【００１３】
すなわち、ここに示した例では、２つの結合ストリップ導体２ａ，２ｂほぼ同一の形状であるが、それらの相対位置はその頂点が一致するように重ね合わせてあるのではない。相対的には、結合ストリップ導体２ｂに対して結合ストリップ導体２ａが、図におけるＸ軸方向においては入出力ストリップ導体４ａ−２とは反対側にずらされているとともに、Ｙ軸方向においては入出力ストリップ導体４ｂとは反対側にずらされている。
それぞれずらしている量を図３ではＡで示したが、このＡの値は２ａと２ｂの位置合わせ公差±Δの絶対値に等しいか、あるいは、それ以上の値に選ばれている。
【００１４】
以上のように構成することにより、重ね合わせられる結合ストリップ導体２ａ，２ｂ間の相対的な位置関係が製造誤差等により変化しても、マイクロ波やミリ波等の周波数範囲における特性の変動を抑えることができる。以下にこの多層容量回路における製造誤差があった場合の特性の変動について説明する。
【００１５】
図４に図１に示した多層容量回路の等価回路を示す。図４において、９ａ，９ｂは容量電極２ａ，２ｂが重なり合って構成する結合線路を示す。結合ストリップ導体２ａ，２ｂ、入出力ストリップ導体４ａ−２，４ｂがそれぞれ重なり合う部分が存在し、重なり合う幅が異なり途中で変化している。このため、結合線路９ａ，９ｂは結合度が途中で変化する構造を有している。よってこの等価回路においては結合線路を結合度の異なる２つの結合線路９ａ，９ｂの縦続接続として表し、さらに、結合線路の結合度をｋａとｋｂ、電気長をθｃａとθｃｂで示している。
また、入出力ストリップ導体４ａ−１，４ａ−２，４ｂと地導体３ａ，３ｂで構成される入出力伝送線路特性インピーダンスはＺ０ａとＺ０ｂ、電気長はθａとθｂで示している。
８は結合ストリップ導体２ｂのうち、入出力線路４ｂと隣接し、位置ズレ製造誤差が無い状態では結合ストリップ導体２ａと重なり合わない部分に対応する短い伝送線路を示す。一方、１０は結合ストリップ導体２ａのうち、結合ストリップ導体２ｂとは重なり合わない部分が地導体３ａ、３ｂとの間に持つ静電容量に対応する容量素子であり、容量値をＣｐとしている。
図５に、図４で示した等価回路の構成要素と物理構造との対応を示した。
【００１６】
以上のように、この多層容量回路の等価回路は細かく示すと図４のようになるが、２端子のパッシブ回路であるから、一般に、図６に示したような、π形に３つのアドミタンスＹ１、Ｙ２、Ｙ３を組み合わせた回路に簡単化して表現することが可能である。すなわち本実施形態の多層容量回路は、結合線路に伝送線路ほかを組み合わせた構成となっているが、上記のように３つのアドミタンスで表したときに、直列のアドミタンスとなるＹ３が所定の周波数帯域において正の値となるように、各部の寸法が選ばれている。そして、例えばＹ１およびＹ２も正の値となる場合には、本実施形態の容量回路は、ある周波数帯では集中定数的な回路表現として、３つの静電容量Ｃ１〜Ｃ３の組み合わせと見なすことができる。本実施形態の容量回路は、この３つのアドミタンスのうち、容量回路としてもっとも重要なＹ３の値が所定の周波数帯において結合ストリップ導体２ａ，２ｂ間の位置ズレにより変化しない、あるいは、変化が非常に少ないことが特徴である。
【００１７】
次に、本実施形態の容量回路では上記Ｙ３の値が、結合ストリップ導体２ａ，２ｂ相互の間で位置ズレが生じても変化が少なくなる理由を説明する。このため、まず、いくつかの基本的な回路の性質を順を追って説明していく。
図７は、結合線路９をπ形の回路で表したものである。所定の周波数帯において、結合線路の電気長が１／４波長より短い場合には、結合度にもよるが、概ねＹｃ１〜Ｙｃ３とも正の値となる。したがって、図７に示したように、ある周波数範囲においては３つの静電容量Ｃｃ１，Ｃｃ２，Ｃｃ３をπ形に組み合わせた回路と等価に扱うことが出来る。直感的には、２つの容量電極が結合して為す直列容量と、２つの容量電極２が地導体３との間になす並列容量の組み合わせと考えることができる。結合線路の電気長が大きいほど、また結合度が大きいほど、Ｙｃ３およびＣｃ３は大きくなる。
【００１８】
次いで図８は、集中定数の容量素子に対して直列にインダクタンス素子をつなぐ場合に、インダクタンス素子の果たす役割を説明するための説明図である。インダクタンス素子のリアクタンスの絶対値が容量素子のリアクタンス値の絶対値よりも小さい周波数帯では、インダクタンス素子の付加により、容量素子の持つ負のリアクタンスが零に近づくことになる。したがって、このインダクタンス素子と容量素子の組み合わせの回路は、ある周波数帯においては、インダクタンス素子が付加されないときよりもひとまわり容量値の大きな容量素子と等価となる。
【００１９】
次に図９は、直列の容量素子の一端に短い伝送線路８を接続した回路を示した回路図である。ここでは容量値をＣ１としている。伝送線路８は集中定数で表すと、直列のインダクタンス素子と並列の容量素子のはしご形回路で表される。したがって、伝送線路８を容量素子に付加すると、図８で説明した効果により、ある周波数帯においては容量素子の直列容量としてのリアクタンス値の絶対値は容量素子単独の場合に比べ小さくなり、すなわち、容量値が大きくなるのと等価となる。伝送線路の特性インピーダンスが大きいほど、また、電気長が長いほど、インダクタンス素子の素子値が大きくなるため、容量素子の容量値をより大きく見せる性質があることが判る。ただし、伝送線路８をはしご形回路に書き換えたときのインダクタンスの成すリアクタンスの絶対値が、容量値Ｃ１が与えるリアクタンスの絶対値を極端に上回ると、このような効果が得られなくなる場合がある。
【００２０】
図１０は、伝送線路の等価変換を説明する図である。このように、伝送線路の一端に並列の容量を接続した回路は、伝送線路のもう一方の端子側に直列にインダクタンス素子をつないだ回路とほぼ等価となる。並列の容量が大きいほど、直列インダクタンスの値は大きくなる。直列のインダクタンスは伝送線路の電気長を長く見せる働きをもつと考えられる。
図１０で示した等価変換から、結合線路９が地導体３との間に為す並列容量、すなわち、図７におけるＣｃ１、Ｃｃ２や、結合ストリップ導体２ａ，２ｂの重なり合わない部分が地導体との間に為す並列容量１０、すなわち、図４におけるＣｐは、結合ストリップ導体２ａ，２ｂと入出力端子７の間に短い入出力伝送線路が存在することによって、入出力線路に直列に接続されたインダクタンス素子と等価とみなせることから、入出力伝送線路の電気長を長く見せる働きを有することが判る。この働きにより、並列容量は図７に於ける結合線路の直列容量値Ｃｃ３を大きく見せる働きをすると判る。
【００２１】
以上の性質をふまえて、本実施形態の多層容量回路が、結合ストリップ導体２ａ，２ｂの相対的な位置関係が製造誤差などで変化すること、すなわち、位置ズレが発生しても、その特性に大きな変動がないことを、位置ズレの方向による場合分けをして、それぞれの場合について説明する。
【００２２】
図１１は結合ストリップ導体２ａが結合ストリップ導体２ｂに対して＋ｘ方向に位置合わせ公差Δだけズレた場合を示し、そのときの等価回路の構成要素の変化を図１２に示した。
図１１に示した状態の場合では、結合線路９ａの電気長が短くなり、その分、結合度の小さい結合線路９ｂの電気長が長くなっている。ここで、図１２に結合線路の電気長と直列アドミタンスの関係を示す。図１１の場合の結合線路においては、その電気長は９ａの方が９ｂよりも大きくθｃａ＞θｃｂ、一方、結合度はｋａ＞ｋｂである。結合線路部分の結合量は９ａ部分の結合量と９ｂ部分の結合量の和で表される。図１２に示した特性により、９ａの部分での電気長減少による直列アドミタンス減少分は、９ｂ部分での電気長増加による直列アドミタンス増加分を上回るので、結果的に、結合線路部分での直列アドミタンスは若干小さくなることがわかる。
一方、結合ストリップ導体２ａが結合ストリップ導体２ｂより突出している量が増加するので、並列の容量素子１０の容量値Ｃｐは大きくなる。合わせて入出力伝送線路４ａの特性インピーダンスがわずかに高くなる。この特性インピーダンスが高くなるのは、層切り替え構造を含む入出力伝送線路４ａ内の２つの入出力ストリップ導体４ａ−１，４ａ−２の重なり具合が位置ズレにより変化し、線路断面内におけるストリップ導体と地導体の間の静電容量が減少することによる。
以上のように、結合ストリップ導体２ａが結合ストリップ導体２ｂに対して＋ｘ方向に位置ズレを生じた場合、結合線路においては上記直列アドミタンスが小さくなるが、結合線路以外の部分では直列アドミタンスを大きくする方向に変化することが判る。したがって、これら変化分相互が相殺する方向に働くので、位置ズレが発生した場合でも特性の変動が抑えられる。
【００２３】
図１４は結合ストリップ導体２ａが結合ストリップ導体２ｂに対して−ｘ方向に位置合わせ公差Δだけズレた場合を示し、そのときの等価回路の構成要素の変化を図１５に示した。
このような場合では、結合線路９ａの電気長が長くなる反面、結合線路９ｂは長さが短くなる。この結果、結合線路部分の直列のアドミタンスは若干大きくなる。一方、結合ストリップ導体２ａの突出量に対応する並列の容量素子１０の容量値Ｃｐは小さくなり、かつ、入出力伝送線路４ａの特性インピーダンスはわずかに低くなる。つまり、結合ストリップ導体２ａが結合ストリップ導体２ｂに対して−ｘ方向に位置ズレが発生した場合、結合線路においては上記直列アドミタンスが大きくなるが、結合線路以外の部分ではアドミタンスを小さくする方向に変化することが判る。
以上のように、結合ストリップ導体２ａが結合ストリップ導体２ｂに対して−ｘ方向に位置ズレを生じた場合でも、結合線路における直列アドミタンスの変化と結合線路以外の部分の変化分が相殺する方向に働くので特性の変動が抑えられる。
【００２４】
次に、ｙ方向にズレが生じた場合を説明する。図１６に結合ストリップ導体２ａが結合ストリップ導体２ｂに対して＋ｙ方向に位置合わせ公差Δだけズレた場合を示し、そのときの等価回路の構成要素の変化を図１７に示した。
このような場合では、結合線路９ａの電気長が短くなるため、結合線路の直列アドミタンスの値は小さくなる。
一方、結合ストリップ導体２ａが結合ストリップ導体２ｂより突出している量は増加し、並列の容量素子１０の容量値Ｃｐは増加する。また、短い伝送線路８の電気長は長くなる。
つまり、結合ストリップ導体２ａが結合ストリップ導体２ｂに対して＋ｙ方向に位置ズレを生じた場合、結合線路においては上記直列アドミタンスが小さくなるが、結合線路以外の部分ではアドミタンスを大きくする方向に変化することが判る。
このように、結合ストリップ導体２ａが結合ストリップ導体２ｂに対して＋ｙ方向に位置ズレを生じた場合でも、結合線路における直列アドミタンスの変化と結合線路以外の部分の変化分が相殺する方向に働くので特性の変動が抑えられる。
【００２５】
次に、図１８は結合ストリップ導体２ａが結合ストリップ導体２ｂに対して−ｙ方向に位置合わせ公差Δだけズレた場合を示し、そのときの等価回路の構成要素の変化を図１９に示す。
このような場合では、結合線路９ａの電気長が長くなるため、結合線路の直列アドミタンスの値は大きくなる。一方、結合ストリップ導体２ａが結合ストリップ導体２ｂより突出している量は減少し、並列の容量素子１０の容量値Ｃｐは小さくなる。合わせて、短い伝送線路８の電気長も短くなる。
つまり、結合ストリップ導体２ａが結合ストリップ導体２ｂに対して−ｙ方向に位置ズレを生じた場合、結合線路においては上記直列アドミタンスが大きくなるが、結合線路以外の部分ではアドミタンスを小さくする方向に変化することが判る。
このように、結合ストリップ導体２ａが結合ストリップ導体２ｂに対して−ｙ方向に位置ズレを生じた場合でも、結合線路における直列アドミタンスの変化と結合線路以外の部分の変化分が相殺する方向に働くので特性の変動が抑えられる。
【００２６】
以上説明したように、本実施形態の多層容量回路は、ｘｙいずれの方向に結合ストリップ導体２ａ，２ｂの相対的な位置ズレを生じても、結合線路における直列アドミタンスの値の変化を補償するように結合線路周辺の構成要素が回路的に変化するため、多層容量回路全体としての特性の変化が抑えられる性質を有していることが判る。
多層容量回路全体としての特性の変化を０に近づけるには、電極の大きさ、および、入出力伝送線路のインピーダンスや電気長を、使用する周波数に応じて最適な値に選択することで実現可能である。なお、ｘ方向のズレ、ｙ方向のズレの両方が同時に発生した場合については、図による説明を省いたが、基本的にｘ方向ズレ、ｙ方向ズレが単独に生じた場合の作用の和となり、多層容量回路全体としての特性の変化は小さい。
これにより、各層間の位置ズレによらず、特性の安定した容量回路を得られる効果がある。この点は、多層構造を容易に構成できるものの、層間の位置合わせ精度があまり高くとれない材料でマイクロ波もしくはミリ波の回路を実現することを可能にするという効果がある。
【００２７】
つまり、多層の構造特有の製造誤差である、異なる層に配設された導体間の位置ズレにより、平行平板状結合回路を構成する２つのストリップ導体間の相対的な位置関係が変化して、ストリップ導体の重なりあいが変化しても、結合回路部分での結合量の変化が少なく抑えられる。これに加え、結合量の変化を、２つの入出力伝送線路の特性インピーダンスや電気長、および、第１、第２のストリップ導体が地導体との間に為す並列容量（シャント容量）の容量値が結合量の変化を補償するように物理的且つ電気的に変化するので、多層容量回路全体としての特性、特に多層容量回路の為す直列容量成分が安定に保たれ、結果的に容量値変動の少ない回路が得られる。
【００２８】
実施の形態２．
この発明による実施の形態２の多層容量回路を図２０ないし図２２に示す。基本的な構造は実施の形態１の多層容量回路と同様である。実施の形態１では、２つの結合ストリップ導体２ａ，２ｂが略同一形状であるものを示したが、本実施の形態２では、結合ストリップ導体２ａが結合ストリップ導体２ｂに対してｙ方向により大きくしたものを示す。
本実施の形態の多層容量回路は、実施の形態１と基本的に同様な動作をし、同様な効果を有するのは言うまでもないが、本実施の形態では結合ストリップ導体２ａの地導体３ａ，３ｂとの間に成す並列容量の値が大きくなっており、その分、導体の重なり合った部分の面積を小さくしたり、入出力伝送線路の電気長を小さくするなどの変更が可能となる。すなわち、これらのパラメータの最適化により、特性ばらつきのより小さな多層容量回路を構成できるという効果がある。
【００２９】
実施の形態３．
この発明による実施の形態３の多層容量回路を図２３ないし図２５に示す。基本的な構造は実施の形態１の多層容量回路と同様である。本実施の形態３では、結合ストリップ導体２ａにおいて、結合ストリップ導体２ｂの投影範囲の外側に突出した部位にスタブ状の導体１６を付加したものである。
本実施の形態の多層容量回路は、実施の形態１と基本的に同様な動作をし、同様な効果を有するのは言うまでもないが、本実施の形態ではストリップ導体２ａの地導体３ａ，３ｂとの間に成す並列容量の値をオープンスタブ状の導体１６により大きくしている。オープンスタブの成す並列容量成分はオープンスタブの入力インピーダンスから簡単に導かれるため設計上の取り扱いが容易である。したがって、容量回路全体の寸法パラメータの最適化が容易になるという効果がある。
【００３０】
実施の形態４．
この発明による実施の形態４の多層容量回路を図２６ないし図２８に示す。基本的な構造は実施の形態１の多層容量回路と同様である。本実施の形態では、結合ストリップ導体２ｂにスタブ状導体１６を付加したものである。図２９に等価回路を示す。
本実施の形態の多層容量回路は、実施の形態１と基本的に同様な動作をし、同様な効果を有する。本実施の形態では結合ストリップ導体２ｂと地導体３ａ，３ｂとの間に成す並列容量１０ｂの値Ｃｐ２をオープンスタブ状の導体１６により大きくしている。スタブ状導体１６は入出力ストリップ導体４ａ−１，４ｂと同一層に設けられるため、スタブ状導体１６と入出力端子７ａ，７ｂとの相対位置は位置ズレ誤差に影響されることなく一定となる。このため、スタブ状導体１６の成す並列容量も位置ズレ誤差による変動は少なく、実施の形態３とは異なる意味で、容量回路全体の寸法パラメータの最適化を容易にするという効果がある。
【００３１】
実施の形態５．
この発明による実施の形態５の多層容量回路を図３０ないし図３１に示す。基本的な構造は実施の形態４の多層容量回路と同様であるが、本実施の形態では、結合ストリップ導体２ａおよび入出力ストリップ導体４ａ−２の組み合わせからなるものと同一の形状である結合ストリップ導体２ｃおよび入出力ストリップ導体４ａ−３の組み合わせを、結合ストリップ導体２ｂの下側にも配置し、さらにビア６によって３つの入出力ストリップ導体４ａ−１、４ａ−２、４ａ−３を相互に電気的に接続したものである。
本実施の形態の多層容量回路は、実施の形態４と基本的に同様な動作をする。異なる層に設けられた導体相互の位置ズレと電気特性の関係は、結合ストリップ導体２ｂを基準と考えて、結合ストリップ導体２ｂの上側と下側を独立に考えればよい。すなわち、結合ストリップ導体２ａ，２ｂ間と、結合ストリップ導体２ｂ，２ｃ間で、それぞれ位置ズレを考え、それぞれを独立に、実施の形態１で示したような回路で電気特性の変化を考えればよい。
【００３２】
本実施の形態の多層容量回路は実施の形態４の回路と同様な効果を奏する。さらに、層切り替え手段によりつながった容量電極を１枚から２枚にしたので、実施の形態１よりも大きな直列の容量を得ることが出来る。これにより容量回路を小型に構成できるという効果がある。容量電極が増加しても、位置ズレに対する特性の安定性は大きく変わることはない。
【００３３】
実施の形態６．
この発明による実施の形態６の多層共振回路を図３２および図３３に示す。本多層共振回路は実施の形態１で示した多層容量回路に並列に伝送線路１５を接続したものである。
伝送線路１５は所定の周波数帯で直列の正のリアクタンスを生じるインダクタンス回路として機能する。したがって本回路は並列共振回路として動作し、ある周波数にて２つの入出力端子間を開放とする。
【００３４】
本実施の形態の多層共振回路は、容量回路として実施の形態１の多層容量回路を用いているため、実施の形態１の多層容量回路と同様に、位置ズレ製造誤差に起因する特性の変動が抑えられる。このため、共振周波数の変動を極めて小さくできるという効果がある。この点は、共振回路をフィルタ回路に適用した場合に特性ばらつき低減に資する。
また、多層容量回路の一部である結合ストリップ導体２ｂや入出力ストリップ導体４ａ−２，４ｂと同じ層にインダクタンス回路としての伝送線路１５を形成できるので、外付けでインダクタンス回路を設ける場合よりも共振回路を小形に構成できる。
特に、上述のように、層切り替え手段１４により入出力ストリップ導体４ａ−１と４ａ−２を接続することで、異なる層にある２つの結合ストリップ導体２ａ，２ｂに接続する入出力伝送線路を同じ層に形成することができるため、容量回路の両端にインダクタンス回路としての伝送線路１５を接続する際には、入出力ストリップ導体４ａ−２，４ｂと同じ層に伝送線路１５を形成することが可能となっている。これは共振回路を小形に構成できるだけでなく、容量回路の入出力端子７ａ，７ｂと伝送線路１５との相対位置が位置ズレ製造誤差の影響を受けることなく固定とすることができるので、共振回路の特性（移相ずれなどの）ばらつきを抑える効果は大きい。
【００３５】
なお、上記いずれの実施の形態でも、説明を容易にするため、容量電極の形状を矩形としたが、この形状に限らず、多角形、円形等、任意の形状でよいことは言うまでもない。要は、位置ズレの方向と結合線路部分における直列アドミタンスの変化と結合線路以外の部分の回路的変化とが、同様な関係を維持するものであれば同様な効果を得ることはいうまでもない。
【００３６】
また、上記いずれの実施の形態でも、地導体が上下に２つある場合を示したが、一方のみのいわゆるマイクロストリップ線路においても同様の効果を奏するものである。
【００３７】
また、上記いずれの実施の形態も、各結合ストリップ導体２ａ，２ｂから各入出力端子７ａ，７ｂへの方向が直交している場合を示したが、直交以外の角度を有するものであっても同様の効果を奏する。
【００３８】
【発明の効果】
以上のようにこの発明によれば、第１の結合ストリップ導体は、上記第１の入出力ストリップ導体が接続されている端部が、上記第２の結合ストリップ導体を上記第１の結合ストリップ導体の方向に投影した第１の投影範囲の内側に配置され、上記入出力ストリップ導体が接続されている端部と反対側の端部が、上記第１の投影範囲の外側に配置されるように構成したので、２つの結合ストリップ導体間で相対的に位置ズレを生じても、特性の変動が抑えられる多層容量回路、多層共振回路が得られるという効果がある。
【図面の簡単な説明】
【図１】実施の形態１の多層容量回路の分解構成図である。
【図２】実施の形態１の多層容量回路の層構成（断面構造）を説明する断面図である。
【図３】実施の形態１の多層容量回路のストリップ導体を上方から見た説明図である。
【図４】実施の形態１の多層容量回路の等価回路図である。
【図５】図４の等価回路と回路構成要素の物理構造との対応示す説明図である。
【図６】実施の形態１の多層容量回路のある周波数帯におけるπ形回路による等価回路表現を説明する説明図である。
【図７】実施の形態１に用いられている結合線路のある周波数帯におけるπ形回路等価回路表現を説明する説明図である。
【図８】容量素子にインダクタンス素子を直列に繋いだ際のある周波数帯における等価回路を説明する説明図である。
【図９】容量素子の一端に伝送線路を繋いだときの伝送線路の効果を説明する説明図である。
【図１０】伝送線路の一端に繋がれた集中定数素子の等価変換を説明する説明図である。
【図１１】実施の形態１の多層容量回路において位置ズレが生じた場合を示す説明図である。
【図１２】結合線路の電気長と直列アドミタンスの関係を示す説明図である。
【図１３】図１１で示した位置ズレが生じた場合の多層容量回路の等価回路図を示す説明図である。
【図１４】実施の形態１の多層容量回路において位置ズレが生じた場合を示す説明図である。
【図１５】図１４で示した位置ズレが生じた場合の多層容量回路の等価回路図を示す説明図である。
【図１６】実施の形態１の多層容量回路において位置ズレが生じた場合を示す説明図である。
【図１７】図１６で示した位置ズレが生じた場合の多層容量回路の等価回路図を示す説明図である。
【図１８】実施の形態１の多層容量回路において位置ズレが生じた場合を示す説明図である。
【図１９】図１８で示した位置ズレが生じた場合の多層容量回路の等価回路図を示す説明図である。
【図２０】実施の形態２の多層容量回路の分解構成図である。
【図２１】実施の形態２の多層容量回路の層構成（断面構造）を説明する断面図である。
【図２２】実施の形態２の多層容量回路の導体パターンを上方から見た説明図である。
【図２３】実施の形態３の多層容量回路の分解構造図である。
【図２４】実施の形態３の多層容量回路の層構成（断面構造）を説明する断面図である。
【図２５】実施の形態４の多層容量回路の導体パターンを上方から見た説明図である。
【図２６】実施の形態４の多層容量回路の分解構造図である。
【図２７】実施の形態４の多層容量回路の層構成（断面構造）を説明する断面図である。
【図２８】実施の形態４の多層容量回路の導体パターンを上方から見た説明図である。
【図２９】実施の形態４の多層容量回路の等価回路を示す説明図である。
【図３０】実施の形態５の多層容量回路の分解構造図である。
【図３１】実施の形態５の多層容量回路の層構成（断面構造）を説明する断面図である。
【図３２】実施の形態６の多層共振回路を示す分解構造図である。
【図３３】実施の形態６の多層共振回路の導体パターンを上方から見た説明図である。
【図３４】従来の容量回路を示す分解構成図である。
【図３５】（ａ）図４１の容量回路の層構造を説明する断面図，（ｂ）図４１の容量回路の導体パターンを上方から見た説明図，（ｃ）図４１の容量回路の等価回路図。
【符号の説明】
１ａ，１ｂ，１ｃ：誘電体基板
３ａ，３ｂ：地導体
２ａ，２ｂ：結合ストリップ導体
４ａ−１，４ａ−２，４ｂ：入出力ストリップ導体
１４：層切り替え手段
６：ビア
７ａ，７ｂ：多層容量回路の入出力端子
９ａ，９ｂ：結合線路
１０：容量素子
１６：スタブ状導体
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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