(57)【要約】【課題】アドレス情報により指定される特定回路毎のタイミング不良を可能とし、高速化を維持しつつ救済効率を高めた欠陥救済回路を備えた半導体集積回路装置と救済方法を提供する。【解決手段】アドレス信号に従って複数のメモリセルのいずれかを選択するメモリ回路に、第１記憶手段により設定されたアドレス情報と選択されたアドレス信号との比較一致結果に基づき、上記メモリ回路における特定回路の動作タイミングを選択的に調整して動作時間マージン不良の救済を行うＡＣ救済回路を設けることにより、アドレス情報により指定される特定回路毎でのタイミング不良を実現する。【選択図】  図２
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【特許請求の範囲】
【請求項１】
複数のメモリセルと、アドレス信号に従って上記複数のメモリセルのいずれかを選択するアドレス選択回路とを含むメモリ回路と、
第１記憶手段により設定されたアドレス情報と選択されたアドレス信号との比較一致結果に基づき、上記メモリ回路における第１特定回路の動作タイミングを選択的に調整して動作時間マージン不良の救済を行うＡＣ救済回路を備えてなることを特徴とする半導体集積回路装置。
【請求項２】
請求項１において、
上記ＡＣ救済回路は、第２記憶手段に設定された選択信号により、予め決められた複数通りの調整時間の１つを選択するタイミング切り替え回路を更に備えてなることを特徴とする半導体集積回路装置。
【請求項３】
請求項２において、
第３記憶手段により設定されたアドレス情報と選択されたアドレス信号との比較一致結果に基づき、上記メモリ回路における第２特定回路を同等の予備回路に切り替える欠陥救済回路を更に備えてなることを特徴とする半導体集積回路装置。
【請求項４】
請求項３において、
上記第１及び第３記憶手段は、ヒューズ手段の切断の有無によりアドレス情報を記憶し、
上記第２記憶手段は、ヒューズ手段の切断の有無により上記選択信号を記憶するものであることを特徴とする半導体集積回路装置。
【請求項５】
請求項４において、
上記メモリ回路はＤＲＡＭであり、
上記第１特定回路の動作タイミングは、メモリセルが接続されたワード線をリセットさせてビット線プリチャージを開始するタイミングであり、ワード線の選択期間とビット線プリチャージ期間とは一定にされることを特徴とする半導体集積回路装置。
【請求項６】
請求項５において、
上記第１特定回路は、上記予備回路も含むものであることを特徴とする半導体集積回路装置。
【請求項７】
請求項６において、
上記第１記憶手段に設定されたアドレス情報による動作タイミング調整対象単位と、上記第３記憶手段に設定されたアドレス情報による置き換え単位とは、異なるものであることを特徴とする半導体集積回路装置。
【請求項８】
請求項６において、
上記第１記憶手段に設定されたアドレス情報による動作タイミング調整対象単位と、上記第３記憶手段に設定されたアドレス情報による置き換え単位とは、同じであることを特徴とする半導体集積回路装置。
【請求項９】
請求項４において、
上記第２記憶手段は、電気的に切断可能なヒューズ素子を含み、
上記第１と第２記憶手段は、レーザー光線により切断可能なヒューズ素子を含むものであることを特徴とする半導体集積回路装置。
【請求項１０】
複数のメモリセルと、アドレス信号に従って上記複数のメモリセルのいずれかを選択するアドレス選択回路とを含むメモリ回路と、
第１記憶手段により設定されたアドレス情報と選択されたアドレス信号との比較一致結果に基づき、上記メモリ回路における第１特定回路の動作タイミングを選択的に調整して動作時間マージン不良の救済を行うＡＣ救済回路と、
第３記憶手段により設定されたアドレス情報と選択されたアドレス信号との比較一致結果に基づき、上記メモリ回路における第２特定回路を同等の予備回路に切り替える欠陥救済回路を備え、上記欠陥救済回路により第２特定回路の欠陥救済が実施された後に、上記ＡＣ救済回路による第１特定回路のタイミング調整が行われるものであることを特徴とする半導体集積回路装置の救済方法。
【請求項１１】
請求項１０において、
上記メモリ回路はＤＲＡＭであり、
上記第１特定回路の動作タイミングは、メモリセルが接続されたワード線をリセットさせてビット線プリチャージを開始するタイミングであり、ワード線の選択期間とビット線プリチャージ期間とは一定にされることを特徴とする半導体集積回路装置の救済方法。
【請求項１２】
請求項１０において、
上記ＡＣ救済回路は、第２記憶手段に設定された選択信号により、予め決められた複数通りの調整時間の１つを選択するタイミング切り替え回路を更に備え、上記第２記憶手段は、第１記憶手段により自動的に設定されたタイミング調整を更に変更するときに記憶情報の変更が行われることを特徴とする半導体集積回路装置の救済方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置と救済方法に関し、主にＤＲＡＭのようなメモリ回路を備えた半導体集積回路装置の欠陥救済技術に利用して有効な技術に関するものである。
【０００２】
【従来の技術】
メモリ回路の欠陥救済回路としては、予備ワード線やビット線からなる冗長回路を設けておき、正規回路に欠陥ワード線や欠陥ビット線が発生したときに上記予備ワード線やビット線に置き換えるものがある。また、製品完成後であっても、タイミング不良や歩留り低下等を抑制するための動作タイミング調整を可能とした自己補正回路を有する半導体装置の例として、特開平１０−１９９２６０号公報があり、タイミング動作不良による歩留り低下を抑制するために、外部からタイミング制御（パルス幅や遅延時間）を行い、その不具合を修正する半導体記憶装置の例として、特開平０５−０６７３９４号公報があり、ビット線対間の電位差を検出する動作開始タイミングを外部的に設定する手段を設け、電位差の開きの遅いビット線対情報を判別可能とし、そのビット線を含む半導体記憶装置を良品化する例として、特開平０４−０２８０８４号公報がある。
【特許文献１】
特開平１０−１９９２６０号公報
【特許文献２】
特開平０５−０６７３９４号公報
【特許文献３】
特開平０４−０２８０８４号公報
【０００３】
【発明が解決しようとする課題】
前記特許文献１〜３は、いずれもメモリ回路を全体としてタイミング不良を救済するものであり、しかも外部からの調整を行うものであるので使い勝手が悪い上に、救済の見返りとしてメモリ動作速度が犠牲になってしまうという問題を有する。
【０００４】
この発明の目的は、アドレス情報により指定される特定回路毎のタイミング不良を可能とした欠陥救済回路を備えた半導体集積回路装置と救済方法を提供することにある。この発明の他の目的は、高速化を維持しつつ救済効率を高めた欠陥救済回路を備えた半導体集積回路装置と救済方法を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【０００５】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、アドレス信号に従って複数のメモリセルのいずれかを選択するメモリ回路に、第１記憶手段により設定されたアドレス情報と選択されたアドレス信号との比較一致結果に基づき、上記メモリ回路における特定回路の動作タイミングを選択的に調整して動作時間マージン不良の救済を行うＡＣ救済回路を設ける。
【０００６】
アドレス信号に従って複数のメモリセルのいずれかを選択するメモリ回路に、第１記憶手段により設定されたアドレス情報と選択されたアドレス信号との比較一致結果に基づき、上記メモリ回路における第１特定回路の動作タイミングを選択的に調整して動作時間マージン不良の救済を行うＡＣ救済回路と、第２記憶手段により設定されたアドレス情報と選択されたアドレス信号との比較一致結果に基づき、上記メモリ回路における第２特定回路を同等の予備回路に切り替える欠陥救済回路を設け、上記欠陥救済回路により第２特定回路の欠陥救済が実施された後に、上記ＡＣ救済回路による第１特定回路のタイミング調整を行う。
【０００７】
【発明の実施の形態】
図１には、この発明が適用されるダイナミック型ＲＡＭの一実施例の概略レイアウト図が示されている。同図においては、上記ダイナミック型ＲＡＭを構成する各回路のうち、その主要部が判るように示されており、それが公知の半導体集積回路の製造技術により、単結晶シリコンのような１個の半導体基板上において形成される。
【０００８】
この実施例では、特に制限されないが、メモリアレイは、全体として４個に分けられる。メモリチップ１０の長手方向に対して左右に分けられて、中央部分１４にクロック・アドレス入力回路、データ入出力回路及びボンディングパッド列からなる入出力インターフェイス回路及びワード線選択に必要な昇圧回路やデコーダ等の内部回路の動作に必要な降圧回路、及びメモリセルのアドレス選択ＭＯＳＦＥＴにバックバイアス電圧を与える負電圧発生回路を含む電源回路等が設けられる。これら中央部分１４の両側のメモリアレイに接する部分には、カラムデコーダ領域１３が配置される。
【０００９】
上述のように半導体チップの長手方向に対して左右に２個、上下に２個分けられた４個からなる各メモリアレイにおいて、メモリチップ１０の長手方向に対した上下中央部にメインロウデコーダ領域１１が設けられる。このメインロウデコーダの上下には、メインワードドライバ領域１２が形成されて、上記上下に分けられたメモリアレイのメインワード線をそれぞれが駆動するようにされる。また、上記メインワードドライバ１２にサブワード選択用のドライバも設けられ、上記メインワード線と平行に延長されてサブワード選択線の選択信号を形成する。上記メモリチップ１０の長手方向に対した上下中央部には、ヒューズ回路（Ｆｕｓｅ  ＲＯＭ）１９が配置され、上下左右の中央部には後述するＡＣ救済回路２０が配置される。
【００１０】
上記メモリセルアレイ（以下、又はサブアレイ）１５は、その拡大図に示すように、サブアレイ１５を挟んでセンスアンプ領域１６、サブワードドライバ領域１７に囲まれて形成されるものである。上記センスアンプ領域１６と、上記サブワードドライバ領域１７の交差部は、交差領域（以下、クロスエリアという）１８とされる。上記センスアンプ領域１６に設けられるセンスアンプは、シェアードセンス方式により構成され、メモリセルアレイ群の両端に配置されるセンスアンプを除いて、センスアンプを中心にして左右に相補ビット線が設けられ、左右いずれかのメモリセルアレイの相補ビット線に選択的に接続される。
【００１１】
メモリチップ１０には、特に制限されないが、ビット線方向にワード線が１６Ｋ分、ワード線方向にビット線対が１６Ｋ分設けられ、全体で約２５６Ｍビットの記憶容量を持つようにされる。上記メモリチップ１０は、その長手方向中央部及び短辺方向中央部に上記のような周辺回路が設けられることにより、全体が４つのメモリアレイに分割される。それ故、１つのメモリアレイは、それぞれが８Ｋ×８Ｋ＝６４Ｍビットのような記憶容量を持つようにされる。
【００１２】
上記のように１つのメモリアレイは、相補ビット線方向に対して８Ｋビットの記憶容量を持つ。しかしながら、１つの相補ビット線に対して８Ｋものメモリセルを接続すると、相補ビット線の寄生容量が増大し、微細な情報記憶用キャパシタとの容量比により読み出される信号電圧が小さくなってしまうために、相補ビット線方向に対して上記のように１６分割する。つまり、センスアンプ１６により相補ビット線対が１６分割される。特に制限されないが、センスアンプ１６は、シェアードセンス方式により構成され、メモリアレイ群の両端に配置されるセンスアンプ１６を除いて、センスアンプ１６を中心にして左右に相補ビット線が設けられ、左右いずれかの相補ビット線に選択的に接続される。相補ビット線には５１２個のメモリセルが接続される。
【００１３】
上記のように１つのメモリアレイは、ワード線方向に対して８Ｋビットの記憶容量を持つ。しかしながら、１つのワード線に対して８Ｋものメモリセルを接続すると、ワード線の寄生容量が増大して選択動作が遅くなってしまうために、ワード線方向に対しても上記のように１６分割する。つまり、サブワードドイバ領域１７によりワード線が１６分割される。これにより、サブワード線には、５１２個のメモリセルが接続される。
【００１４】
上記サブアレイ１５には、特に制限されないが、欠陥救済のための予備のメインワード線及びサブワード線や、予備の相補ビット線が設けられる。個々のサブアレイ１５に上記のような予備回路を設け、サブアレイ１５で発生した欠陥回路を予備回路に切り替える。この他にメモリアレイ内の全てのサブアレイ１５に共通に用いられる予備サブアレイを設け、欠陥のワード線やビット線を含むサブアレイが選択されたときには、予備サブアレイの特定のワード線やビット線に置き換えるようにしてもよい。このような予備回路（冗長回路）を用いた欠陥救済のために、上記ヒューズ回路１９の一部に記憶された不良アドレスが利用される。このヒューズ回路１９は、後に説明するＡＣ救済回路で救済する不良アドレスも記憶される。
【００１５】
図２には、この発明に係るメモリ回路に設けられる欠陥救済回路の一実施例のブロック図が示されている。この実施例の救済回路は、前記のように予備のワード線やビット線といったような予備回路（冗長回路）を用いて不良セルを含むようなワード線やビット線を上記予備回路に切り替えるという欠陥救済回路と、アドレス情報に従って特定の内部回路の動作タイミング不良を救済するというＡＣ救済回路とから構成される。
【００１６】
上記不良セルを含むようなワード線やビット線のアドレス情報は、欠陥救済用レーザーヒューズ（Ｆｕｓｅ）３に記憶される。不良セルを選択したときの動作タイミングを調整するアドレス情報は、ＡＣ救済用レーザーヒューズ（Ｆｕｓｅ）１に記憶される。上記レーザーヒューズ１に記憶されたアドレス情報と、Ｘ／Ｙアドレスを受けるアドレスバッファを通して入力されたアドレス信号とはアドレス比較回路１により比較一致の判定が行われる。上記レーザーヒューズ３に記憶されたアドレス情報と、アドレスバッファを通して入力されたアドレス信号とはアドレス比較回路２により比較一致の判定が行われる。
【００１７】
上記アドレス比較回路２の比較一致信号は、サブワード線ＳＷＬ／カラムスイッチＹＳ遅延制御回路に入力される。つまり、アドレス比較回路２により、比較一致信号が形成されると、正規回路の当該アドレスに対応したワード線又はビット線の選択動作が停止され、予備のワード線又はビット線に切り替えられる。
【００１８】
上記アドレス比較回路１の比較一致信号は、内部タイミング制御回路に入力される。内部タイミング制御回路は、動作コマンド（シンクロナスＤＲＡＭでは／ＲＡＳ、／ＣＡＳ，／ＷＥ等）を受けるコマンドバッファにより形成された制御信号と、電気ヒューズ（Ｆｕｓｅ）２に記憶されたタイミング調整幅設定信号により、予め決められた内部回路の特定動作タイミングの変更を行う。
【００１９】
図３には、この発明に係るメモリ回路に設けられる欠陥救済回路の他の一実施例のブロック図が示されている。この実施例の救済回路は、内部タイミング制御回路に伝えられるタイミング調整幅設定信号が前記図２のような電気ヒューズ２に代えてレーザーヒューズ（Ｆｕｓｅ）１により行われる。つまり、この実施例のレーザーヒューズ（Ｆｕｓｅ）１は、上記タイミング調整幅設定信号と図２のように不良セルを含むようなワード線やビット線を選択したときの動作タイミングを調整するアドレス情報との両方を記憶するようにされる。
【００２０】
図４には、この発明に係るメモリ回路に設けられる欠陥救済回路の他の一実施例のブロック図が示されている。この実施例の救済回路は、図２のように不良セルを選択したときの動作タイミングを調整するアドレス情報が電気ヒューズ２により記憶される。つまり、電気ヒューズ２は、上記不良セルを選択したときの動作タイミングを調整するアドレス情報と、そのタイミング調整幅設定信号の両方の記憶に用いられる。
【００２１】
図５には、この発明に係るメモリ回路に設けられる欠陥救済回路の更に他の一実施例のブロック図が示されている。この実施例の救済回路は、図２のように不良セルを選択したときの動作タイミングを調整するアドレス情報が電気ヒューズ２により記憶され、そのタイミング調整幅設定信号は省略される。つまり、内部タイミング制御回路は、上記アドレス比較回路１により比較一致信号が出力されると、予め決められた内部回路の特定動作タイミングを変更する。したがって、内部回路の特定動作タイミングは、上記アドレス比較回路１により比較一致信号の有無に対応した２通りが用意されている。
【００２２】
図６には、この発明に係るメモリ回路に設けられる欠陥救済回路の更に他の一実施例のブロック図が示されている。この実施例の救済回路は、図５の実施例の変形例であり、図２のように不良セルを選択したときの動作タイミングを調整するアドレス情報が電気ヒューズ２に代えてレーザーヒューズ１が用いられる。他の構成は、前記図５の実施例と同様である。
【００２３】
前記図２の実施例のように予めレーザーヒューズ１に記憶させた所望のアドレス領域とメモリセル選択アドレスをアドレス比較回路１で比較し、一致／不一致（Ｈｉｔ／Ｍｉｓｓ  ）判定し、一致（Ｈｉｔ）した場合は内部タイミング制御回路において、Ｘリセットタイミングを予め電気ヒューズ２に記憶させた所望のトリミング幅シフトさせ、ｔＲＰ／ｔＲＷＬマージン不良エリアを良品化する。図３、図４の実施例では、使用するヒューズの組み合わせが異なるだけで、救済内容は同様である。図５と図６の実施例では、上記トリミング幅シフトが１通りしか用意していないだけである。
【００２４】
図７には、この発明に係るメモリ回路のＡＣ救済原理を説明するための波形図が示されている。ワード線（サブワード線）ＳＷＬが選択されると、相補ビット線ＢＬＴとＢＬＢには、選択されたメモリセルの記憶電荷に対応した微小電位差が生じる。センスアンプＳＡの活性化（ＳＡ  ｏｎ）によって相補ビット線ＢＬＴとＢＬＢの電位差が増幅されてＶＤＤ〜ＧＮＤのよう信号振幅に拡大する。
【００２５】
書き込み動作のときには、書き込み信号が上記相補ビット線ＢＬＴとＢＬＢに伝えられ、例えば同図のような反転信号の書き込みが行われる。この書き込み動作が開始されてから、ワード線ＳＷＬが非選択（ｏｆｆ）にされるまでの間がメモリセルへの書き込み時間とされる。この後に、センスアンプＳＡが非活性化（ｏｆｆ）とされ、プリチャージ（イコライズ）信号ＢＬＥＱがハイレベルにされ、相補ビット線ＢＬＴとＢＬＢが短絡されてＶＤＤ／２のようなハーフプリチャージ動作が実施される。
【００２６】
メモリサイクルを一定としたとき、上記リライト動作とサブワード線リセットのタイミングマージンｔＲＷＬと、ＲＡＳプリチャージ時間ｔＲＰは、時間的には相補の関係にある。ｔＲＷＬタイミング不良の原因の１つは、メモリセルのアドレス選択ＭＯＳＦＥＴとビット線とのコンタクト部不良が考えられ、タイミングマージンｔＲＰの不良の原因の１つは、相補ビット線ＢＬＴとＢＬＢと短絡ＭＯＳＦＥＴのソース，ドレインのコンタクト不良が考えられる。
【００２７】
つまり、これらのコンタト部の抵抗値が設計想定値よりも大きくなると、上記センスアンプＳＡにより増幅された書き込み信号のＶＤＤ又はＧＮＤに対応して記憶キャパシタの電荷の充電又は放電に時間がかかり、上記ワード線ＳＷＬがリセットされるまでの間に上記電圧ＶＤＤ又はＧＮＤにならないことからｔＲＷＬタイミング不良に至ると考えられ、上記短絡ＭＯＳＦＥＴにより相補ビット線ＢＬＴとＢＬＢの電位が一致するまで時間がかかり、上記プリチャージ動作が終了（リリース）までにビット線ＢＬＴとＢＬＢがＶＤＤ／２に一致することなくオフセットが残ることによりｔＲＰタイミング不良に至ると考えらる。このようにｔＲＷＬとｔＲＰのタイミング不良は、発生原因が異なるために両者が同時に不良になることは稀である。あるいは、両者とも不良のときには、冗長回路を用いた欠陥救済により救済が可能である。
【００２８】
図８には、この発明に係るＡＣ救済方法の救済原理の説明図が示されている。ケース１（Ｃａｓｅ  ：１）に示したように、上記ｔＲＷＬマージン不良の救済にｔＲＰのマージンを使うことに救済する。つまり、ｔＲＷＬマージン不良の救済のためにサブワード線のリセットタイミングを遅らせてｔＲＷＬの時間幅を延長（Ｒｅｌａｘ）  させ、その分ｔＲＰの時間幅を狭く（Ｔｉｇｈｔ）  にする。
【００２９】
逆に、ケース２（Ｃａｓｅ  ：２）に示したように、上記ｔＲＰマージン不良の救済にｔＲＷＬのマージンを使うことに救済する。つまり、ｔＲＰマージン不良の救済のためにサブワード線のリセットタイミングを早めてｔＲＰの時間幅を延長（Ｒｅｌａｘ）  させ、その分ｔＲＷＬの時間幅を狭く（Ｔｉｇｈｔ）  にする。このようにｔＲＷＬ／ｔＲＰの時間比率の調整により、書き込み開始時刻ｔ１からプリチャージ動作終了時刻ｔ２までの時間を一定として、Ｘ系リセットタイミングをシフトさせることにより上記ｔＲＷＬマージン不良又はｔＲＰマージン不良のいずれか一方の救済が可能になる。
【００３０】
図９には、図２等のレーザーヒューズ３の一実施例の構成図が示されている。レーザーヒューズ３は、中央部の最上層ＡＬ（アルミニュウム）配線を挟むように２つの最上層ＡＬ間にプロテクション膜を介して形成されたクロム（Ｃｒ）膜が跨ぐように形成されて２つのヒューズが形成される。このクロム（Ｃｒ）膜は、その切断部を除いてＮｉ／Ａｕ積層膜が形成されている。中央部の最上層ＡＬ配線は、例えは電源供給線とされる。両側の最上層ＡＬ配線は、その切断の有無を検出するＭＯＳＦＥＴ回路に接続される。
【００３１】
図１０には、図２等のレーザーヒューズ１の一実施例の構成図が示されている。レーザーヒューズ１は、前記図９に示すようにメモリ欠陥救済用と同一の構造のレーザーヒューズが用いられる。このように同一の構造のヒューズを用いた場合には、メモリ欠陥救済と同一工程でヒューズ切断を行うことで工数増加を防止することができる。
【００３２】
図２や図４の実施例のように内部タイミング調整幅を電気ヒューズ２を用いて設定することにより、メモリ回路を含むＬＳＩチップを実装した後も内部タイミング調整幅を再調整可能となり、ウエハプローブ検査後〜実装・エージング後選別までの工程熱履歴等によるデバイス特性変動にも対応できる。
【００３３】
図３の実施例のように内部タイミング制御部における内部タイミング調整幅設定もレーザーヒューズ１に記憶させ、メモリ欠陥救済と同一工程ですべてのフューズ切断を行うことでさらなる工程短縮効果がある。
【００３４】
図４の実施例のようにＡＣ救済アドレス領域も電気フューズ２で設定した場合には、前記のようにＬＳＩチップを実装した後の内部タイミング調整幅再調整に加え、ＡＣ救済アドレス領域再設定にも対応可能となる。図５の実施例では、電気フューズによる内部タイミング調整幅トリミング機能を省略したものであり、前記のようにＬＳＩチップを実装した後のＡＣ救済アドレス領域再設定が対応可能となる。図６の実施例では、内部タイミング調整幅トリミング機能を省略したものであり、メモリ欠陥救済と同一工程ですべてのフューズ切断を行うことができる。
【００３５】
図１１には、この発明に係るＤＲＡＭの一実施例の概略回路図が示されている。この実施例は、Ｙアドレス比較によるＡＣ救済回路に向けられている。つまり、Ｙアドレスにより指定したビット線又はビット線グループの単位でＡＣ救済を行うようにするものである。
【００３６】
メモリアレイＭＡは、アレイコントロール回路ＡＣにより制御されて、前記のような読み出しや書き込み動作が実施される。アレイコントロール回路には、タイミング信号ＲＲ１Ｂ、ＳＡＥＴ、ＭＡＴ／ＳＷＬＳ、ＷＤＰが供給される。上記信号ＭＡＴ／ＳＷＬＳは、前記図１のサブアレイを選択するマット選択信号ＭＡＴと、サブワード線ＳＷＬの選択信号ＳＷＬＳである。信号ＳＡＥＴは、センスアンプＳＡの活性化信号である。信号ＲＲ１Ｂは、サブワード線ＳＷＬの選択リセット信号である。上記信号ＷＤＰは、プリチャージ信号であり、サブワード線ＳＷＬの非選択タイミング信号でもある。
【００３７】
上記信号ＭＡＴ／ＳＷＬＳは、プリデコーダＰＤＥＣにより形成される。信号ＳＡＥＴは、センスアンプイネーブル制御回路ＳＡＥにより形成される。そして、上記信号ＷＤＰを形成するためにＸリセットトリミング回路が設けられる。このＸリセットトリミング回路は、Ｙトリミングアドレス比較回路の出力信号により制御される。Ｙトリミングアドレス比較回路は、ヒューズｆ１に記憶されたアドレス情報とアドレス信号ＲＢＹＲＴ０等と比較し、一致／不一致の判定信号ＹＨＩＴＢを形成する。
【００３８】
上記ヒューズｆ１は、不良セルを選択したときの動作タイミングを調整するアドレス情報が記憶される。したがって、上記Ｘリセットトリミング回路は、上記Ｙトリミングアドレス比較回路より比較一致信号ＹＨＩＴＢに対応してスイッチＳＷ１を制御して、遅延回路ＤＬ１からの遅延信号又は遅延回路ＤＬ２，ＤＬ３の遅延信号のいずれかを選択して出力させる。上記遅延回路ＤＬ２又はＤＬ３による遅延信号は、ヒューズｆ２の切断の有無により形成された制御信号ＤＦＢＯによりスイッチＳＷ２を制御して、上記遅延回路ＤＬ２又はＤＬ３による遅延信号を選択する。
【００３９】
上記ヒューズｆ２は、前記タイミング調整幅設定信号を形成するためのものである。つまり、遅延回路ＤＬ１〜ＤＬ３は、前記図７のようにサブワード線ＳＷＬを非選択としてビット線のプリチャージを開始するＸ系リセットタイミングを規定するものである。遅延回路ＤＬ１は標準的なＸ系リセットタイミングを指定する。遅延回路ＤＬ２は、前記図８のケース１のようにｔＲＷＬマージン不良救済のためのＸ系リセットタイミングを指定するものであり、遅延回路ＤＬ１よりも遅延時間が大きくされる。遅延回路ＤＬ３は、前記図８のケース２のようにｔＲＰマージン不良救済のためのＸ系リセットタイミングを指定するものであり、遅延回路ＤＬ１よりも遅延時間が小さくされる。
【００４０】
図１２には、この発明に係るＤＲＡＭの他の一実施例の概略回路図が示されている。この実施例は、ＸとＹアドレス比較によるＡＣ救済回路に向けられている。つまり、ＹアドレスとＸアドレスにより指定したビット線又はビット線グループの単位でＡＣ救済を行うようにするものである。このために、Ｙトリミングアドレス比較回路と同様なＸトリミングアドレス比較回路が設けられる。同図では、省略されているが、このＸトリミングアドレス比較回路には、ヒューズｆ１と同様にＸアドレス情報を記憶するヒューズと、その読み出し回路及びラッチ回路が設けられる。
【００４１】
上記Ｙトリミングアドレス比較回路の判定出力ＹＨＩＴＢと、上記Ｘトリミングアドレス比較回路の判定出力ＸＨＩＴＢとは、ノアゲート回路Ｇ４を通して前記スイッチＳＷ１の制御を行う。つまり、上記判定信号ＹＨＩＴＢとＸＨＩＴＢとが共にヒット状態のロウレベルのときに、スイッチＳＷ２により選択された遅延回路ＤＬ２又はＤＬ３により前記図８のケース１又はケース２のようなＸ系リセットタイミングのシフト動作が行われる。特に制限されないが、上記Ｙトリミングアドレス情報は、複数のビット線を選択するものであり、上記Ｙトリミングアドレス情報は、複数のワード線を選択するものとされる。このようなＸとＹアドレス情報により指定される一定のエリアのメモリセルを選択したときに、前記のようなｔＲＷＬマージン不良救済又はｔＲＰマージン不良救済が行われる。
【００４２】
図１３には、図１１に示したＸリセットトリミング回路の回路図が示されている。ヒューズｆ２の一端は電源電圧ＶＤＤに接続され、他端と回路の接地電位との間にはＰチャネルＭＯＳＦＥＴＱ１とＮチャネルＭＯＳＦＥＴＱ２が直列形態に接続される。これらのＭＯＳＦＥＴＱ１とＱ２のゲートに信号ＳＥＴＢが供給される。ドレイン接続点からヒューズｆ２の切断の有無に対応した信号が出力され、インバータ回路Ｎ２とＮ３からなるラッチ回路に保持される。この実施例では、図１１と異なりラッチ回路の出力信号とテスト信号ＤＦＴＤＴとがノアゲート回路Ｇ１０を通して出力される。また、Ｙトリミングアドレス比較回路の判定出力ＹＨＩＴＢとテスト信号ＤＦＴＤＢとがノアゲート回路Ｇ１１を通して入力される。
【００４３】
スイッチＳＷ１は、遅延回路ＤＬ１の出力信号を伝達するＰチャネルＭＯＳＦＥＴＱ３とＮチャネルＭＯＳＦＥＴＱ４からなるＣＭＯＳスイッチと、遅延回路ＤＬ２又はＤＬ３の出力信号を伝達するＰチャネルＭＯＳＦＥＴＱ５とＮチャネルＭＯＳＦＥＴＱ６からなるＣＭＯＳスイッチとから構成される。判定信号ＹＨＩＴＢは、Ｙトリミングアドレス比較回路により一致信号（Ｈｉｔ）のときにはロウレベルにされ、不一致（Ｍｉｓｓ）のときにはハイレベルにされる。上記判定信号ＹＨＩＴＢがハイレベルの不一致の時には、スイッチＳＷ１のＣＭＯＳスイッチ（Ｑ３とＱ４）がオン状態にされてＡＣ救済が実施されない。上記判定信号ＹＨＩＴＢがロウレベルの一致の時には、スイッチＳＷ１のＣＭＯＳスイッチ（Ｑ５とＱ６）がオン状態にされてＡＣ救済が実施される。
【００４４】
スイッチＳＷ２は、遅延回路ＤＬ２の出力信号を伝達するＰチャネルＭＯＳＦＥＴＱ７とＮチャネルＭＯＳＦＥＴＱ８からなるＣＭＯＳスイッチと、遅延回路ＤＬ３の出力信号を伝達するＰチャネルＭＯＳＦＥＴＱ９とＮチャネルＭＯＳＦＥＴＱ１０からなるＣＭＯＳスイッチとから構成される。信号ＤＦＢＯは、上記ヒューズｆ２の非切断時にハイレベルにされ、切断時にロウレベルにされる。切断時には、スイッチＳＷ２のＣＭＯＳスイッチ（Ｑ９とＱ１０）がオン状態にされて前記ケース２のＡＣ救済が実施される。非切断時には、スイッチＳＷ２のＣＭＯＳスイッチ（Ｑ７とＱ８）がオン状態にされて前記ケース１のＡＣ救済が実施される。
【００４５】
上記テスト信号ＤＦＴＤＢは、それをローレベルにすることにより、上記判定信号ＹＨＩＴＢを一致信号（Ｈｉｔ）の状態にすることができる。また、上記テスト信号ＤＦＴＤＴは、それをハイレベルにすることにより、ヒューズｆ２を切断した状態とすることができる。このようなＤＦＴＤＢ信号およびＤＦＴＤＴ信号によるテスト調整用論理を設けることにより、ヒューズ切断の妥当性を予め確認できるようにしたものである。つまり、ヒューズｆ１の切断およびヒューズｆ２の切断有無によりＡＣ救済が可能であるかの確認をヒューズ切断前に行うことができる。もしも、ＤＦＴＤＢ信号およびＤＦＴＤＴ信号によりＡＣ救済が不可能であるとされたなら、後述するように冗長回路への切り替えによる欠陥救済が可能であるかの検証が行われる。
【００４６】
ヒューズｆ２の他端と、回路の接地電位との間にＭＯＳＦＥＴを設け、このＭＯＳＦＥＴに大きな電流を流すことにより、ヒューズｆ２を電気的に切断するようにしてもよい。半導体集積回路装置が完成した後においても、ヒューズｆ２を電気的に切断させるために、上記ＭＯＳＦＥＴのゲートに供給される切断の有無を指示する入力信号は、外部端子から入力される。この場合、外部端子の増加を防ぐために、ヒューズ切断用の制御信号により特定の外部端子からヒューズ切断信号をシリアルに入力し、それをラッチ回路に保持させておいて、上記ＭＯＳＦＥＴのゲートに伝えるようにすればよい。
【００４７】
図１４は、図１１の実施例回路の動作の一例を説明するためのタイミング図が示されている。特に制限されないが、信号ＳＥＴＢ／ＲＥＳＥＴＢは、電源投入後や初期化のときに一時的にロウレベルにされて、ヒューズｆ１，ｆ２等の読み出しが行われ、以後ハイレベルにされて非切断のヒューズｆ１，ｆ２での直流電流が流れなくされる。
【００４８】
メモリアクセスによりロウ系（Ｘ系）のタイミング信号ＩＲＡＳＴが形成され、これに対応してロウ系タイミング信号ＲＲ１Ｂ、ＲＲ２Ｂ、ＲＲ３Ｂが形成される。これらのコントロール信号によりＸ系の選択動作が実施される。つまり、ワード線（サブワード線）の選択、センスアンプＳＡの活性化が行われる。
【００４９】
カラム系のタイミング信号ＩＣＡＳＴに対応してＹアドレス信号ＲＢＹＲＴ／Ｂｎが入力され、不良アドレス情報との比較が行われる。この実施例では、ワード線を選択状態のままにとし、信号ＩＣＡＳＴに対応してカラムアドレスをＡＹ０とＡＹ１を順次に入力してカラムアドレスを切り替えて書き込み動作を行う例が示されている。カラムアドレスＡＹ０が不一致（Ｍｉｓｓ）で、カラムアドレスＡＹ１が不一致（Ｍｉｓｓ）のときには、判定出力ＹＨＩＴＢはハイレベルのままであり、ＡＣ救済は実施されない。
【００５０】
カラムアドレスＡＹ０が不一致（Ｍｉｓｓ）で、カラムアドレスＡＹ１が一致（Ｈｉｔ）のときには、それに対応して判定出力ＹＨＩＴＢはハイレベルからロウレベルに変化してワード線のリセットのときにＡＣ救済が実施される。これとは逆に、カラムアドレスＡＹ０が一致（Ｈｉｔ）で、カラムアドレスＡＹ１が不一致（Ｍｉｓｓ）のときには、それに対応して判定出力ＹＨＩＴＢはロウレベルからハイレベルに変化するのでＡＣ救済は実施されない。上記カラムアドレスＡＹ０が一致（Ｈｉｔ）のときにはワード線が選択状態のままであるので、アドレスＡＹ０に対応したメモリセルへの書き込み時間は、カラムアドレスＡＹ１に対応したメモリセルへの書き込み時間も加えられるのでアドレスＡＹ０に対応したメモリセルにおいて、ｔＲＷＬマージン不良は生じることはなく、ｔＲＰマージン不良もプリチャージ動作が行われないから生じない。
【００５１】
つまり、この実施例のＡＣ救済は、ワード線をリセットするときのｔＲＷＬマージン不良又はｔＲＰマージン不良を救済するものであるので、図１１のＹトリミングアドレス比較回路においては、信号ＩＣＡＳＴとロウ系信号ＲＲ３Ｂ及びＲＥＳＥＴＢにより判定出力制御信号ＮＡが形成されて、比較回路のプリチャージ制御が行われ、それぞれに対応して判定信号ＹＨＩＴＢの形成が行われる。
【００５２】
カラムアドレスＡＹ０が一致（Ｈｉｔ）で、カラムアドレスＡＹ１も一致（Ｈｉｔ）のときには、それに対応して判定出力ＹＨＩＴＢはロウレベルのままにされて、実質的には前記のようにカラムアドレスＡＹ１に対応したメモリセルへの書き込み動作に対応したｔＲＷＬマージン不良又はｔＲＰマージン不良のＡＣ救済が実施される。
【００５３】
図１５は、図１２の実施例回路の動作の一例を説明するためのタイミング図が示されている。前記図１４との相違は、ＡＣ救済範囲がカラムアドレスに加えてロウアドレスでも指定されることに対応して、ロウアドレスの比較信号ＲＸＢＲＴ／Ｂｎ、及びそれに対応してＸトリミング回路のノードＮＢの信号が追加される。上記ノードＮＢの信号は、上記ロウ／カラムの判定信号ＸＨＩＴＢ／ＹＨＩＴＢの論理積により決まる信号である。同図では、ロウアドレスＡＸ０の判定出力ＸＨＩＴＢは、ロウレベルの一致（Ｈｉｔ）状態であるので、カラムアドレスＡＹ０とＡＹ１の判定結果ＹＨＩＴＢに対応したＡＣ救済の有無は、前記図１４と同様となる。
【００５４】
図１７には、この発明に係る半導体集積回路装置の救済方法の一実施例のフローチャート図が示されている。ＡＣ救済では、第１ステップでＡＣ救済項目以外のフェイル情報をテスト動作１（Ｔｅｓｔ  Ｒｅｓｕｌｔ（１））として、従来から行われている冗長回路への切り替えによる欠陥救済アルゴリズムを適用し、欠陥救済回路用冗長ヒューズ切断プログラム作成を行う。
【００５５】
第２ステップで、この発明に係るＡＣ救済項目であるｔＲＰ／ｔＲＷＬマージンをｎ段階にレベルテストを行い、ＡＣ救済領域とＸ系リセットタイミングの所要シフト幅を決定する。
【００５６】
図１６には、この発明に係る半導体集積回路装置の救済方法の一実施例の具体的フローチャート図が示されている。上記第１ステップでは、従来欠陥救済アルゴリズムによる冗長回路への切り替えによる救済ステップが実施される。テスト項目としては、オープン／ショート、スタイバイ電流測定、イージィー（Ｅａｓｙ）テスト、ポーズリフレッシュテスト、プレートリークテスト、ｔＲＡＣテスト、アイソレーションテストからなる。
【００５７】
第２ステップでのＡＣ救済項目は、ｔＲＰとｔＲＷＬについてｎレベルの観測が実施される。図１７において、上記ＡＣ救済によるタイミングトリミング幅がオーバーレンジ等でＡＣ救済不可と判定された場合には再度第１ステップにループして、冗長回路への切り替えによる欠陥救済を割り当てる。
【００５８】
この実施例の救済方法によれば、メモリアクセスサイクルの高速化に伴う増加がクローズアップされているｔＲＰ／ｔＲＷＬマージン不良に従来割り当てていた欠陥救済回路セットを他のビット不良およびワード線／ビット線不良の救済に割り当てることができるので大幅な歩留り向上効果がある。逆にいうならば、冗長回路を用いた欠陥救済は、上記ＡＣ救済では救済不能のメモリセルへの救済に振り向けることができるので、上記ＡＣ救済回路との組み合わせにより大幅な歩留り向上が期待できる。
【００５９】
上記実施例では、ｔＲＰ／ｔＲＷＬマージン不良をＡＣ救済する手法の説明を行ったがこれに限られるものではなく、例えば、センスアンプＳＡの起動信号（ＳＡＥＴ）タイミング、メインアンプ起動信号（ＭＡＥ）タイミングおよびライトパルス（ＷＳ）幅調整等のＡＣ救済にも適用することができる。
【００６０】
図１８には、この発明に係るＡＣ救済方法の他の一実施例の説明図が示されている。Ｙアドレスをブロック０ないし３に分け、それぞれについてトリミングレベルを０〜３の４段階に分ける。この組み合わせにより、それぞれのアドレスブロックで不良カウント最小組み合わせを抽出する。
【００６１】
図１９には、この発明に係るＡＣ救済方法の他の一実施例の構成図が示されている。２つのヒューズにより上記１８の４つのトリミングレベルが記憶され、前記４つのＹアドレスブロックに対応してＹアドレスセレクタにより１つのトリミングレベル（２ビット）が選択される。これがデコーダに供給されてＹアドレスブロック毎に４つのトリミングレベルのうちの１つが選択される。このように、この実施例のＡＣ救済回路は、冗長回路を用いた救済のように救済範囲が冗長回路に対応して固定されないので、一定の記憶エリアを単位として不良カウント最小が最小になるようなトリミングレベルが可能となり、そのために使用するヒューズも少ない数とすることができる。
【００６２】
図２０には、この発明に係る半導体集積回路装置の一実施例のブロック図が示されている。この実施例のＬＳＩは、いわゆる混載ＤＲＡＭであり、ＤＲＡＭマクロ（ｍａｃｒｏ）  とそれを制御する周辺回路から構成される。上記ＤＲＡＭマクロは、ＤＲＡＭコア（ｃｏｒｅ）と、そのタイミング制御を行うタイミングコントロール（Ｔｉｍｉｎｇ  Ｃｏｎｔｒｏｌ  Ｃｉｒｃｕｉｔ）  回路、ライトレジスタ（Ｗｒｉｔｅ  Ｒｅｇｉｓｔｅｒ）、リードレジスタ（Ｒｅａｄ  Ｒｅｇｉｓｔｅｒ）  、及びマルチプレクサＭＵＸから構成される。
【００６３】
この実施例のＬＳＩは、特に制限されないが、キャシュメモリとして用いられる。ＬＳＩの外部インターフェイスは、プロセッサに対応したインターフェイスブロック（Ｉ／Ｆ  Ｂｌｏｃｋ）、メモリに対応したインターフェイスブロック（Ｉ／Ｆ  Ｂｌｏｃｋ）とを有する。かかる２つのインターフェイスブロックに対応して、ライトバッファ（Ｗｒｉｔｅ  Ｂｕｆｆｅｒ）及びリードバッファ（Ｒｅａｄ  Ｂｕｆｆｅｒ）及びマルチプレクサＭＵＸが設けられる。特に制限されないが、上記ライトバッファやリードバッファは、スタティック型ＲＡＭから構成され、前記マルチプレクサ等はゲートアレイ等で形成された論理回路により構成される。
【００６４】
図２１には、図２０のＤＲＡＭマクロの一実施例のブロック図が示されている。この実施例では、ＤＲＡＭメモリアレイからメインアンプ（Ｍａｉｎ  Ａｍｐ）を通して２８８ビットの単位で読み出し、それを７２ビットの単位でレジスタに記憶させ、マルチプレクサＭＵＸにより１つのレジスタを選択し、リードバッファに出力させる。ライトデータは、７２ビットの単位で入力され、それに対応してレジスタに保持される。ライトアンプは、２８８ビットの単位で書き込みデータが保持され、上記レジスタに保持された７２ビット単位のデータが選択的に置き換えられる。書き込み動作のときには、２８８ビット単位で一斉に書き込まれるが、上記レジスタにより７２ビットの単位でのデータの書き換えが可能にされる。
【００６５】
前記図１とＤＲＡＭと同様に階層ワード線方式のメモリセルアレイのワード線の選択のために、ワード線選択回路は、メインワード線選択回路（Ｍａｉｎ  Ｗｏｒｄ  Ｄｒｖ）、サブワード線選択回路（Ｓｕｂ  Ｗｏｒｄ  Ｄｒｖ）  回路が設けられる。メモリセルアレイに対して前記のようなセンスアンプ（Ｓｅｎｓｅ  Ａｍｐ）とカラム選択回路（Ｙ−Ｓｗｉｔｃｈ）  が設けられる。これら選択回路の動作のために、アドレス信号（ＲＡＳ  Ａｄｄｒｅｓｓ、ＣＡＳ  Ａｄｄｒｅｓｓ）や動作タイミング信号を供給する各回路（ＲＡＳ  Ｇｅｎ、ＣＡＳ  Ｇｅｎ  ）  等が設けられる。そして、前記のような冗長回路を用いた欠陥救済回路と、前記のようなＡＣ救済回路が設けられる。
【００６６】
上記混載チップにおいては、ｔＲＷＬ（リライト動作とサブワード線リセットのタイミングマージン）不良を含むすべてのプローブ検査（以下、Ｐ検）不良を欠陥救済回路により救済すること、言い換えると、不良ビットを冗長ビットに置き換える欠陥救済回路を用いると、動作周波数の高速化に伴いｔＲＷＬマージンやｔＲＰマージンは減少が顕著になると考えられ、他のマージン不良の増加ともあいまって欠陥救済回路の規模が増大してしまい、実施的な救済の限界に達するものと考えられる。
【００６７】
この実施例のＡＣ救済回路は、欠陥救済回路を温存して、ｔＲＷＬマージン不良、およびｔＲＷＬとは相補的関係にあるｔＲＰ（ＲＡＳプリチャージ時間）マージン不良エリアを選択的トリミングして良品化できるという絶大な効果がある。またｔＲＷＬ／ｔＲＰマージン不良に割り当てていた欠陥救済回路セットを他のビット不良およびワード線／ビット線不良の救済に割り当てられるで回路規模の増大も防ぐことができる。
【００６８】
上記混載チップにおいて、他の論理回路との間でクロック信号に対応してリードやライト動作が行われるものであるので、ＤＲＡＭコアのｔＲＷＬマージンやｔＲＰマージン不良の救済のために、ＤＲＡＭコアのメモリサイクルを長くすることはできない。この結果、ＤＲＡＭコアのｔＲＷＬマージンやｔＲＰマージン不良は、混載チップ全体を不良としてしまう。この実施例のＡＣ救済回路は、このようなＤＲＡＭコアを含む不良チップを良品化するものであるので、ＤＲＡＭコア又はＤＲＡＭマクロのようなＤＲＡＭ混載半導体集積回路装置の歩留り向上への多大な貢献が可能となる。
【００６９】
以上本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。電気的に切断されるヒューズ手段は、ＥＰＲＯＭ等のような不揮発性記憶素子を用いるものであってもよい。２層ゲート構造のＥＰＲＯＭは製造プロセスを複雑にするので、単層ゲート構造のＥＰＲＯＭを用いるとＣＭＯＳプロセスで形成することができる。ＡＣ救済が行われるメモリ回路は、前記のようなＤＲＡＭの他ＳＲＡＭであってもよい。この発明は、半導体集積回路装置に形成されたメモリ回路の欠陥救済技術に広く利用することができる。
【００７０】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。アドレス信号に従って複数のメモリセルのいずれかを選択するメモリ回路に、第１記憶手段により設定されたアドレス情報と選択されたアドレス信号との比較一致結果に基づき、上記メモリ回路における特定回路の動作タイミングを選択的に調整して動作時間マージン不良の救済を行うＡＣ救済回路を設けることにより、アドレス情報により指定される特定回路毎でのタイミング不良救済を実現することができる。
【００７１】
アドレス信号に従って複数のメモリセルのいずれかを選択するメモリ回路に、第１記憶手段により設定されたアドレス情報と選択されたアドレス信号との比較一致結果に基づき、上記メモリ回路における第１特定回路の動作タイミングを選択的に調整して動作時間マージン不良の救済を行うＡＣ救済回路と、第２記憶手段により設定されたアドレス情報と選択されたアドレス信号との比較一致結果に基づき、上記メモリ回路における第２特定回路を同等の予備回路に切り替える欠陥救済回路を設け、上記欠陥救済回路により第２特定回路の欠陥救済が実施された後に、上記ＡＣ救済回路による第１特定回路のタイミング調整を行うことにより救済効率を高くすることができる。
【図面の簡単な説明】
【図１】この発明が適用されるダイナミック型ＲＡＭの一実施例を示す概略レイアウト図である。
【図２】この発明に係るメモリ回路に設けられる欠陥救済回路の一実施例を示すブロック図である。
【図３】この発明に係るメモリ回路に設けられる欠陥救済回路の他の一実施例を示すブロック図である。
【図４】この発明に係るメモリ回路に設けられる欠陥救済回路の他の一実施例を示すブロック図である。
【図５】この発明に係るメモリ回路に設けられる欠陥救済回路の更に他の一実施例を示すブロック図である。
【図６】この発明に係るメモリ回路に設けられる欠陥救済回路の更に他の一実施例を示すブロック図である。
【図７】この発明に係るメモリ回路のＡＣ救済原理を説明するための波形図である。
【図８】この発明に係るＡＣ救済方法の救済原理を示す説明図である。
【図９】図２等のレーザーヒューズ３の一実施例を示す構成図である。
【図１０】図２等のレーザーヒューズ１の一実施例を示す構成図である。
【図１１】この発明に係るＤＲＡＭの一実施例を示す概略回路図である。
【図１２】この発明に係るＤＲＡＭの他の一実施例を示す概略回路図である。
【図１３】図１１のＸリセットトリミング回路を示す回路図である。
【図１４】図１１の実施例回路の動作の一例を説明するためのタイミング図である。
【図１５】図１２の実施例回路の動作の一例を説明するためのタイミング図である。
【図１６】この発明に係る半導体集積回路装置の救済方法の一実施例を示す具体的フローチャート図である。
【図１７】この発明に係る半導体集積回路装置の救済方法の一実施例を示すフローチャート図である。
【図１８】この発明に係るＡＣ救済方法の他の一実施例の説明図である。
【図１９】この発明に係るＡＣ救済方法の他の一実施例の構成図である。
【図２０】この発明に係る半導体集積回路装置の一実施例を示すブロック図である。
【図２１】図２０のＤＲＡＭマクロの一実施例を示すブロック図である。
【符号の説明】
１０…メモリチップ、１１…メインロウデコーダ領域、１２…メインワードドライバ領域、１３…カラムデコーダ領域、１４…周辺回路、ポンディングパッド領域、１５…メセリセルアレイ（サブアレイ）、１６…センスアンプ領域、１７…サブワードドライバ領域、１８…交差領域（クロスエリア）、ＭＡ…メモリアレイ、ＡＣ…アレイコントロール回路、ＰＤＥＣ…プリデコーダ回路、ＳＡＥ…センスアンプイネブーブル回路、Ｑ１〜Ｑ１０…ＭＯＳＦＥＴ、Ｎ１〜Ｎ５…インバータ回路、Ｇ１〜Ｇ１１…ゲート回路、ｆ１，ｆ２…ヒューズ、ＤＬ１〜ＤＬ５…遅延回路。
【図１】
2004164737.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
2004164737.tif 000018
【図１７】
2004164737.tif 000019
【図１８】
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【図１９】
2004164737.tif 000021
【図２０】
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【図２１】
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