(57)【要約】      （修正有）【課題】半導体素子におけるキャパシタ構造を提供する。【解決手段】キャパシタ構造は、半導体素子の最上位レベルに配置された第１の電力レール１１２と、半導体素子の最上位レベルに配置された第２の電力レール１０８とを備える。キャパシタ構造は、さらに、第１の電力レール１１２および第２の電力レール１０８の一方の少なくとも一部の上側に配置された誘電体層１０６を備える。キャパシタ構造は、さらに、第１の電力レール１１２および第２の電力レール１０８の上側および間に配置された導電層１０４を備えており、導電層１０４は、誘電体層を有していない電力レールと電気的に接触していると共に、誘電体層の上側に配置されている。【選択図】図２Ａ
2004260154.tif 000002
【特許請求の範囲】
【請求項１】
半導体素子におけるキャパシタ構造であって、
前記半導体素子の最上位レベルの第１の電力レールと、
前記半導体素子の前記最上位レベルの第２の電力レールと、
前記第１の電力レールおよび前記第２の電力レールの一方の少なくとも一部の上側に配置された誘電体層と、
前記第１の電力レールおよび前記第２の電力レールの上側および間に配置された導電層と、を備え、
前記導電層は、前記誘電体層を有していない前記電力レールと電気的に接触しており、
前記導電層は、前記誘電体層の上側に配置されている、キャパシタ構造。
【請求項２】
請求項１に記載のキャパシタ構造であって、
前記導電層は、ＴａＮ材料である、キャパシタ構造。
【請求項３】
請求項１に記載のキャパシタ構造であって、
前記第１の電力レールはグランド（Ｖｓｓ）であり、
前記第２の電力レールは電圧源（Ｖｄｄ）である、キャパシタ構造。
【請求項４】
請求項１に記載のキャパシタ構造であって、
前記第１の電力レールおよび前記第２の電力レールは、誘電体によって隔てられている、キャパシタ構造。
【請求項５】
請求項１に記載のキャパシタ構造であって、
前記半導体素子の前記最上位レベルの上側に、保護層が配置される、キャパシタ構造。
【請求項６】
請求項１に記載のキャパシタ構造であって、
前記誘電体層は、
前記第１の電力レールおよび前記第２の電力レールの一方の上側に配置され、
前記導電層が、前記誘電体層を有する前記電力レールと接触することを防ぐ、キャパシタ構造。
【請求項７】
請求項１に記載のキャパシタ構造であって、
前記導電層は、
前記第１の電力レールおよび前記第２の電力レールと直交するよう構成される、キャパシタ構造。
【請求項８】
請求項１に記載のキャパシタ構造であって、
前記キャパシタ構造は、実質的に平坦であり、前記半導体素子の最上位レベルを占める、キャパシタ構造。
【請求項９】
キャパシタ構造を形成するための方法であって、
半導体素子の最上位レベルの第１の電力レールおよび第２の電力レールを特定する工程と、
前記第１の電力レールおよび前記第２の電力レールの一方の少なくとも一部の上側に誘電体層を配置する工程と、
前記第１の電力レールおよび前記第２の電力レールの上側および間に導電層を配置する工程と、を備え、
前記導電層は、前記誘電体層を有していない前記電力レールと電気的に接触しており、
前記導電層は、前記誘電体層の上側に配置される、方法。
【請求項１０】
請求項９に記載のキャパシタ構造を形成するための方法であって、さらに、
前記半導体素子の前記最上位レベルの上側に保護層を配置する工程を備える、方法。
【請求項１１】
請求項１０に記載のキャパシタ構造を形成するための方法であって、
前記保護層はＳｉＮである、方法。
【請求項１２】
請求項９に記載のキャパシタ構造を形成するための方法であって、
前記第１の電力レールはグランド（Ｖｓｓ）であり、
前記第２の電力レールは電圧源（Ｖｄｄ）である、方法。
【請求項１３】
請求項９に記載のキャパシタ構造を形成するための方法であって、
前記第１の電力レールおよび前記第２の電力レールは、誘電体によって隔てられている、方法。
【請求項１４】
請求項９に記載のキャパシタ構造を形成するための方法であって、
前記誘電体層を配置する工程は、
前記導電層が、前記誘電体層を有する前記電力レールと接触することを防ぐように、前記誘電体層を導入する工程を備える、方法。
【請求項１５】
請求項９に記載のキャパシタ構造を形成するための方法であって、
前記導電層を配置する工程は、
導電層をブランケット蒸着する工程と、
前記誘電体層が、前記誘電体層を有する前記電力レールと前記導電層との接触を防ぐように、前記導電層をパターン形成する工程と、を備える、方法。
【請求項１６】
請求項９に記載のキャパシタ構造を形成するための方法であって、
前記誘電体層を配置する工程は、
誘電体層をブランケット蒸着する工程と、
前記電力レールの一方の少なくとも一部の上側に前記誘電体層をパターン形成する工程と、を備える、方法。
【請求項１７】
半導体素子におけるキャパシタ構造であって、
第１の電力レールと、
第２の電力レールと、
前記第１の電力レールの上側に設けられた誘電体層と、
前記第２の電力レールの少なくとも一部の上側および前記誘電体層の少なくとも一部の上側に設けられた導電層と、を備え、
前記誘電体層は、前記導電層および前記第１の電力レールの間に配置され、
前記導電層は、前記第１の電力レールおよび前記第２の電力レールに直交して配置され、
前記導電層は、キャパシタの上部プレートであり、
前記誘電体層は、前記キャパシタの誘電体であり、
前記第２の電力レールは、前記キャパシタの下部プレートであり、
前記導電層は、半導体素子の最上位レベルの上側に設けられる、キャパシタ構造。
【請求項１８】
請求項１７に記載のキャパシタ構造であって、
前記第１の電力レールおよび前記第２の電力レールは、誘電体によって隔てられている、キャパシタ構造。
【請求項１９】
請求項１７に記載のキャパシタ構造であって、
前記誘電体層は、前記第１の電力レールおよび前記第２の電力レールの一方の上側に配置され、前記導電層が、前記誘電体層を有する前記電力レールと接触することを防ぐ、キャパシタ構造。
【請求項２０】
請求項１７に記載のキャパシタ構造であって、
前記キャパシタ構造は、実質的に平坦である、キャパシタ構造。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体チップに関し、特に、半導体素子内部のキャパシタの形成に関する。
【背景技術】
【０００２】
今日のコンピュータ分野では、高性能化が進み、多くのプロセッサが、ギガヘルツ（ＧＨｚ）の範囲の周波数を有している。したがって、システム電源のバス配線に不可避的にカップリングする高周波数かつ高電流のＡＣ成分を分流するために、キャパシタが必要となることが多い。これらのキャパシタは、一般にデカップリングキャパシタと呼ばれ、オンダイ（ウエハのコスト増）またはオンパッケージ（パッケージのコスト増）で組み込まれる。したがって、上述の方法のいずれかを用いた場合には、キャパシタの利用に関連して大きなコストが掛かりうる。
【０００３】
キャパシタは、ウエハのレベルで用いると、コスト効率のよい方法で利用することができる。残念ながら、この方法にも他の問題がある。ウエハレベルでキャパシタを利用するための一般的な方法では、例えばＭ１−Ｍ３など下位の金属層に、デカップリングキャパシタを形成する。この方法は、少なくとも２層の金属を用いるため、ビアを必要とする。このビアにより、上部の金属配線から、キャパシタの誘電体および下部キャパシタプレートの上側に配置された上部キャパシタプレートへの接続が行われる。この種の方法は、必要となる静電容量が小さい場合に有用である。残念ながら、この方法では、大きな静電容量が必要となる場合には、問題が生じる。半導体構造の下位レベルの空間が限られていることから、前述のキャパシタ構造が大きなキャパシタプレートを持たないためである。さらに、従来技術の方法は、半導体構造内部で専用の空間を用いる必要があり、他の半導体構造にも用いることができる貴重な空間を占有することになる。
【０００４】
図１は、典型的な従来技術の半導体構造１０を示す図である。半導体構造１０は、それぞれビア１６および１８によって、下位メタライゼーションレベルの上部キャパシタプレート１４と、金属配線２２および２０と、に接続された金属配線１２を備える。典型的な一例では、金属配線１２からのビア１６は、上部キャパシタプレート１４に接続されている。上部キャパシタプレート１４は、誘電体層１５によって金属配線２２から隔てられている。残念ながら、上部キャパシタプレート１４、誘電体層１５、および金属配線１６によって構成される構造１０は、小さい静電容量しか形成することができず、さらに、半導体素子内部で専用の空間を占有する。
【０００５】
以上の点から、半導体素子内部で専用の空間を占有せずに、従来技術の構造よりも大きな静電容量を形成することのできるキャパシタが求められている。
【発明の開示】
【課題を解決するための手段】
【０００６】
半導体素子におけるキャパシタ構造が提供されている。そのキャパシタ構造は、半導体素子の最上位レベルに配置された第１の電力レールと、半導体素子の最上位レベルに配置された第２の電力レールとを備える。キャパシタ構造は、さらに、第１の電力レールおよび第２の電力レールの一方の少なくとも一部の上側に配置された誘電体層を備える。キャパシタ構造は、さらに、第１の電力レールおよび第２の電力レールの上側および間に配置された導電層を備えており、導電層は、誘電体層を有していない電力レールと電気的に接触していると共に、誘電体層の上側に配置されている。
【０００７】
キャパシタ構造を形成するための方法が提供されており、その方法は、半導体素子の最上位レベルの第１の電力レールおよび第２の電力レールを特定する工程と、第１の電力レールおよび第２の電力レールの一方の少なくとも一部の上側に誘電体層を配置する工程とを備える。その方法は、さらに、第１の電力レールおよび第２の電力レールの上側および間に導電層を配置する工程を備え、導電層は、誘電体層を有していない電力レールと電気的に接触すると共に、誘電体層の上側に配置される。
【０００８】
半導体素子におけるキャパシタ構造が開示されており、そのキャパシタ構造は、第１の電力レールと、第２の電力レールと、第１の電力レールの上側に構成された誘電体層とを備える。キャパシタ構造は、さらに、第２の電力レールの少なくとも一部の上側かつ誘電体層の少なくとも一部の上側に構成された導電層を備え、誘電体層は、導電層および第１の電力レールの間に配置され、導電層は、第１の電力レールおよび第２の電力レールに直交して配置される。導電層は、キャパシタの上部プレートであり、誘電体層は、キャパシタの誘電体であり、第２の電力レールは、キャパシタの下部プレートであり、導電層は、半導体素子の最上位レベルの上側に構成される。
【０００９】
本発明には、多くの利点がある。最も顕著なものとしては、専用のメタライゼーション配線の空間を占有しないキャパシタ構造の形成を可能とすることにより、半導体チップにおいて、性能向上のための他の形状のために、より多くの空間を用いることができることである。特に、本発明は、半導体素子の最上位レベルに誘電体層および導電層を用いることにより、空間を最適化する静電容量要素を可能にする。導電層は、第１の電力レールおよび電力レールの間に配置することが可能であり、誘電体層を有していない電力レールと電気的に接触してもよい。導電層は、さらに、誘電体層の上側にも配置されている。さらに、本発明のキャパシタは薄いため、複数のメタライゼーションレベルを占めることがない。その結果として、本発明は、半導体素子の下位のメタライゼーションレベルにおいて余分な空間を必要とせず、さらに、キャパシタを形成するためのビアを必要としない。したがって、本発明のキャパシタは、チップの設計者および生産者が、効率的かつコスト効率の良い方法でパッケージングできるキャパシタを備えた半導体素子を作り出すことを可能にする。
【００１０】
本発明のその他の態様および利点については、添付の図面を参照しつつ本発明の原理を例示する以下の詳細な説明から明らかになる。
【００１１】
本発明と本発明のさらなる利点は、添付の図面に沿って行う以下の説明を参照することにより最もよく理解できる。
【発明を実施するための最良の形態】
【００１２】
空間を節約するキャパシタ構造を有する半導体構造のための発明が開示されている。以下では、本発明の十分な理解を促すために、多くの具体的な詳細が説明されている。しかしながら、本発明の実施において、これらの具体的な詳細の一部または全部がなくともよいことは、当業者にとって明らかである。その他、本発明を無用に不明確にしないよう、周知の処理工程については説明していない。
【００１３】
図２Ａは、本発明の一実施形態に従ってキャパシタ構造１００を示す断面図である。図のキャパシタ構造１００は、半導体の空間を過度に用いることなく高水準の静電容量を形成するために用いることのできる多くの適切な実施形態の１つであることを理解されたい。一実施形態では、キャパシタ構造１００は、導電層１０４と、誘電体層１０６と、電力レール１０８と、電力レール１１２とを備える。ある特定の実施形態では、電力レール１０８がグランド（Ｖｓｓ）であり、電力レール１１２が電圧源（Ｖｄｄ）であってよい。別の実施形態では、電力レール１０８が電圧源（Ｖｄｄ）であり、電力レール１１２がグランド（Ｖｓｓ）であってよい。
【００１４】
導電層１０４は、電力レール１０８の上側に配置されて電気的に接続されており、誘電体層１０６の上側の領域に伸びている。誘電体層１０６は、導電層１０４が電力レール１１２と直接電気的に接触しないように、電力レール１１２の上側に配置されている。電力レール１０８と電力レール１１２とを電気的に分離するよう、誘電体１１０が、電力レール１０８と電力レール１１２との間に配置されてもよい。したがって、構造１００に示すように、導電層１０４は、電力レール１０８から電力レール１１２の上側の領域に電荷を印加することができる。このような実施形態では、導電層１０４はキャパシタ１２２の上部プレートであり、誘電体層１０６はキャパシタ１２２の誘電体であり、電力レール１１２はキャパシタ１２２の下部プレートである。この種の構成では、導電層１０４は、図３Ａを参照して説明するように、半導体素子の最上位レベルの上側に配置されてもよい。そうすれば、半導体素子の内部構造の妨げにならない。したがって、半導体チップの下位レベルにおいて通例はキャパシタに用いられる空間が、他の種類の所望の半導体構造に用いられてよい。このように、空間効率のよい方法で、デカップリングキャパシタを形成することができる。したがって、電力レールによって生み出される電圧レベルおよび信号の電気的なカップリングを、下位金属レベルにおいて大きい専用の空間を占有することなく低減することができる。
【００１５】
一実施形態では、電力レール１０８および電力レール１１２は、電気信号すなわち電荷を伝導できる導体である。電力レール１０８および電力レール１１２に用いられる導体は、例えば、銅、アルミニウム、タングステン、銀など、電荷を伝導できる任意の適切な材料であってよい。
【００１６】
誘電体層１０６は、導電層１０４と電力レール１１２との間の直接の電気的な接触を防ぐことができる任意の適切な種類の材料から形成されてよい。一実施形態では、誘電体１０６は、酸化タンタル（Ｔａ2Ｏ5）である。別の実施形態では、誘電体層１０６は、例えば、ＳｉＯ2、Ｓｉ3Ｎ4などの材料から形成されてもよい。
【００１７】
誘電体１１０は、電力レール１０８と電力レール１１２との間の直接の電気的な接触を防ぐことができる任意の適切な種類の材料から形成されてよい。一実施形態では、誘電体１１０は、フッ化ケイ酸塩ガラス（ＦＳＧ）である。別の実施形態では、誘電体層１１０は、例えば、ＳｉＯ2、炭素ドープされた低誘電率材料などの材料から形成されてもよい。
【００１８】
導電層１０４は、任意の適切な大きさの抵抗を有してよいことを理解されたい。いくつかの実施形態では、導電層１０４は、漏電を防止する程度の抵抗を有することが好ましい。一実施形態では、導電層１０４は、約１０Ω／□から約１０４Ω／□の抵抗を有してよい。この抵抗は、半導体構造１００の形成で不具合が起きた場合に生じうる漏電を低減または防止するための電流制限器を提供することができる。導電層１０４に用いられる材料の種類に応じて、その抵抗を所望の値に調整することができる。
【００１９】
図２Ａに示すように、保護層１０２が、構造１００の最上位レベルの上側に直接配置される。一実施形態では、保護層１０２は、窒化ケイ素（Ｓｉ3Ｎ4）材料であるが、例えば、ＳｉＯ2、またはＳｉ3Ｎ4およびＳｉＯ2の組み合わせなど、任意の適切な別の種類の材料を、キャパシタ構造１００の保護に用いてよい。したがって、半導体チップの最上位レベルに、平坦な最上位レベルキャパシタを形成することが可能であり、それによって、下位レベルのメタライゼーションレベルの空間を用いることなく、デカップリング容量を形成することができる。
【００２０】
図２Ａに示すような構造１００は、当業者に周知の任意の適切なフォトリソグラフィ、エッチング、および半導体処理技術を用いて形成してよいことを理解されたい。一実施形態では、図４、５、および６を参照して以下で説明するような処理が、半導体チップの最上位レベルにおけるキャパシタの形成に用いられてよい。
【００２１】
図２Ｂは、本発明の一実施形態に従ってキャパシタ構造１００の機能性を示す電気回路図１６０である。本実施形態において、回路図１６０は、例えば、電力レール１０８のようなグランド（Ｖｓｓ）が、キャパシタに接続された抵抗器１６２に接続されている様子を示している。抵抗器は、さらに、例えば、電力レール１１２のような電圧源（Ｖｄｄ）に接続されている。ＶｓｓおよびＶｄｄで形成された電荷により、静電容量が形成されてよい。静電容量は、図２Ａを参照して説明したように、例えば、キャパシタ１２２を用いることで形成される。図２Ａを参照して説明したような導電層１０４の材料は、電流制限器として機能してよく、それにより、回路図１６０に示すように抵抗器１６２が提供される。したがって、この抵抗は、誘電体層１０６において不具合（例えば、穴）が存在する場合に、導電層１０４と電力レール１１２との間で生じうる漏電を防止することができる。
【００２２】
図２Ｃは、本発明の一実施形態に従って保護層を省略して示したキャパシタ構造１００の断面図である。一実施形態では、構造１００は、半導体素子の最上位レベルに配置された電力レール１０８および電力レール１１２を備える。電力レール１０８および１１２は、誘電体１１０によって隔てられている。誘電体層１０６は、少なくとも電力レール１１２の一部の上側に配置されている。導電層１０４は、電力レール１０８および１１２の上側および間に配置されている。導電層１０４は、構造１００の一部において位置１４０で示すように電力レール１０８と直接に接触していると共に、構造１００の他の一部において誘電体層１０６の上側に配置されている。導電層１０４は、位置１４２で示すように電力レール１１２と直接に接触しないように、誘電体層１０６の上側に配置されている。したがって、キャパシタは、電力レール１０８からの電荷を、誘電体層１０６の上側の導電層１０４の一部に印加すると共に、電荷を電力レール１１２に印加することにより、形成されてよい。
【００２３】
一実施形態では、誘電体１０６の高さ（図２Ｃに示すように構造１００の縦軸）は、約５０Ａから約３００Ａの間である。別の実施形態では、誘電体１０６の高さは、約１００Ａから約２５０Ａの間であり、さらに別の実施形態では、誘電体１０６の高さは、約１５０Ａである。
【００２４】
導電層１０４は、電荷すなわち信号を伝導できる任意の適切な材料であってよい。一実施形態では、導電層１０４は、ＴａＮから形成される。別の実施形態では、導電層１０４は、ＴｉＮ、Ａｌ、Ｉｎなどから形成されてよい。一実施形態では、導電層１０４の高さは、約１００オングストローム（Ａ）から約１０００Ａの間であり、別の実施形態では、導電層１０４の高さは、約２００Ａから約５００Ａの間であり、さらに別の実施形態では、導電層１０４の高さは、約３００Ａである。図２Ｃを参照して説明した寸法は、本明細書で説明するキャパシタ構造の別の実施形態に適用してもよい。したがって、導電層１０４および誘電体層１０６は、極めて薄いため、キャパシタ構造１００は、実質的に平坦であり、半導体チップの１つのレベル（この例では、最上位レベル）しか占有することがない。
【００２５】
図３Ａは、本発明の一実施形態に従って、キャパシタ構造１００を用いてよい位置を示す半導体素子１３２の上面図である。この上面図は、保護層１０２の下方の半導体素子１３２の構造を示す。半導体素子１３２の電力の要求に応じて、任意の適切な数の電力レール１０８および１１２を用いてよいことを理解されたい。一実施形態では、半導体素子１３２は、半導体素子１３２の最上位の部分に、電力レール１０８と電力レール１１２とを備える。図３Ａに示すような実施形態では、キャパシタ構造１００は、電力レール１１２および１０８の上側に用いられてもよい。したがって、ビアを用いることなく、さらに、異なるメタライゼーションレベルの下位の金属配線の間の貴重な空間を用いることなしに、静電容量が形成される。図３Ｂおよび３Ｃを参照して説明するように、特定の半導体素子における静電容量の要求に応じて、任意の適切な数およびサイズのキャパシタを用いてよい。
【００２６】
図３Ｂは、本発明の一実施形態に従ってキャパシタ構造１００を示す上面図である。任意の適切な量の静電容量を形成するために、半導体構造１００において、任意の適切な数の導電層１０４を用いてよいことを理解されたい。
【００２７】
一実施形態では、図３Ｂに示すように、電力レール１０８は、電力レール１１２の近傍にあると共に、誘電体１１０によって隔てられている。上面図によると、導電層１０４は、電力レール１０８および電力レール１１２と直交する方向に伸びている。図３Ｂに示す実施形態では、導電層１０４の内の３つが示されている。導電層１０４は、一実施形態では、電力レール１０８から電力レール１１２への電荷の伝導媒体となりうる。このような実施形態では、誘電体層１０６は、導電層１０４と電力レール１１２との間に配置される。このように、電荷が電力レール１０８に印加されると、電荷は、導電層１０４に印加される。導電層１０４は、電荷が電力レール１１２に印加される際に静電容量を形成する誘電体１０６によって、電力レール１１２から隔てられている。導電層１０４のサイズは、導電層１０４によって提供される抵抗のレベルが、所望のレベルであり、導電層１０４が、誘電体層１０６を有する電力レールと直接電気的に接触しない限りは、任意の適切なサイズであってよい。
【００２８】
図３Ｃは、本発明の一実施形態に従って、別のキャパシタ構造１００’を示す上面図である。この実施形態では、構造１００’は、電力レール１０８に電気的に接続されていると共に誘電体層１０６によって電力レール１１２から隔てられている６つの導電層１０４を備える。したがって、半導体の上位レベルの空間を利用できる限りは、任意の適切な数の導電層１０４を用いて、例えば、１、２、３、４、５、６、７、８など、任意の適切な数のキャパシタを形成してよい。一実施形態では、半導体素子の最上位レベルにキャパシタ構造の配列を有してもよいことを理解されたい。導電層１０４は、キャパシタ構造１００’の最上位の層に配置されてよいため、通例はビアや下位レベルの導電層に必要となる余分な空間は必要ない。したがって、キャパシタのための専用の空間を用いる必要なく、半導体構造１００’に、多数のキャパシタを組み込むことができる。このように、半導体ウエハ内で他の構造に必要な空間を最適化できる。
【００２９】
図４は、本発明の一実施形態に従ってキャパシタ構造１００を形成するための処理の流れを示すフローチャート１８０である。フローチャート１８０で説明する処理は、任意の種類のコンピュータ読み取り可能な媒体に書き込まれたプログラム命令の形態であってよいことを理解されたい（本明細書に記載された他のフローチャートについても同様）。例えば、プログラム命令は、任意の種類のプログラミング言語を用いて作成されたソフトウェアコードの形態であってよい。本明細書に記載されたフローチャート１８０およびその他のフローチャートによって説明される処理は、例示的な実施形態であり、所望のキャパシタ構造を形成できる限りは、他の適切な処理を備えた他の実施形態を用いてよいことを理解されたい。
【００３０】
フローチャート１８０は、半導体素子の最上位レベルの第１の電力レールおよび第２の電力レールを特定する動作１８２から始まる。一実施形態では、第１の電力レールおよび第２の電力レールは、電圧源（Ｖｄｄ）およびグランド（Ｖｓｓ）である。
【００３１】
動作１８２の後、その方法は、第１の電力レールおよび第２の電力レールの一方の少なくとも一部の上側に誘電体層を配置する動作１８４に進む。一実施形態では、誘電体層は、形成されるキャパシタの下部プレートとなる電力レールの上側に配置される。誘電体層は、導電層が導入された際に、導電層と電力レールが直接に接触することを防ぐように導入される。
【００３２】
動作１８４の後、その方法は、第１の電力レールおよび第２の電力レールの上側および間に導電層を配置する動作１８６に進む。導電層は、誘電体層を有していない電力レールと電気的に接触していると共に、誘電体層の上側に配置されている。一実施形態では、導電層は、誘電体層を有していない電力レールから誘電体層の上側の領域に電荷を伝導できるように設けられる。したがって、導電層は、キャパシタの上部プレートとして機能してよく、誘電体層を有する電力レールは、誘電体層がキャパシタの誘電体として機能するキャパシタの下部プレートとして機能してよい。そのような構成では、両方の電力レールに電荷が印加されると、静電容量が形成されてよい。
【００３３】
次に、その方法は、密集して配列された１以上の最上位レベルキャパシタを有する半導体素子の最上位レベルに、保護層を配置する動作１８８に進む。保護層は、半導体素子の最上位レベルを保護するよう機能してよい。別の実施形態では、保護層は、所望の静電容量の値を規定するために、最上位レベルキャパシタの配列を有する半導体素子に配置されてもよい。
【００３４】
図５は、本発明の一実施形態に従ってキャパシタを形成するための別の処理の流れを示すフローチャート２００である。この実施形態では、その方法は、銅の蒸着および平坦化の後に、Ｔａ2Ｏ5フィルムの外形を規定するためのマスクを用いてＴａ2Ｏ5フィルムを蒸着する動作２０２から始まる。フローチャート２００を参照して説明する処理を実現するために、当業者に周知のフォトリソグラフィ、エッチング、フィルム蒸着処理など、典型的な半導体処理技術を用いてよいことを理解されたい。
【００３５】
動作２０２の一実施形態では、ＶｓｓおよびＶｄｄ（例えば、それぞれ電力レール１０８および電力レール１１２）に用いられる銅配線が半導体に形成された後に、誘電体１０６が銅の上に蒸着されて、Ｖｄｄと導電層１０４との間を絶縁する。銅以外に、他の種類の導電材料を用いたい場合には、ＴａＮなど、銅以外の材料を誘電体１０６の下方に配置してもよいことを理解されたい。一実施形態では、Ｔａ2Ｏ5フィルムは、図２Ａないし２Ｃを参照して上述したように、誘電体１０６である。この実施形態では、Ｔａ2Ｏ5フィルムが用いられているが、別の実施形態において、例えば、酸化ケイ素、Ｓｉ３Ｎ４、その他の高誘電率の誘電体など、絶縁体として用いることのできる他の種類の材料を用いてもよいことを理解されたい。
【００３６】
動作２０２の後に、その方法は、ＴａＮフィルムが蒸着され、第２のマスクがＴａＮフィルムの外形を規定するために用いられる動作２０４に進む。この動作では、ＴａＮフィルムは、図２Ａないし２Ｃを参照して上述したように、導電層１０４である。この実施形態では、ＴａＮフィルムが用いられているが、別の実施形態において、例えば、ＴｉＮ、Ａｌ、Ｉｎなど、導電層１０４として用いることのできる他の種類の材料を用いてもよいことを理解されたい。
【００３７】
一実施形態では、図２Ａを参照して上述したように、導電層は、Ｖｓｓの一部の上側に配置されると共に、誘電体１０６の上側の領域に伸びており、誘電体層１０６は、Ｖｄｄと導電層１０４との間に配置されている。このように、半導体に専用の空間を必要とすることなく、静電容量を形成することができる。
【００３８】
動作２０４の後に、その方法は、デカップリングキャパシタが、電力線に沿って空き空間に形成される動作２０６に進む。この動作では、デカップリングキャパシタ（例えば、静電容量を形成するために、誘電体層１０６の上側に伸びるＶｓｓと接続された導電層）は、他の構造に用いることのできる半導体の必要な空間を節約するために、半導体の空き空間（例えば、半導体素子の最上位レベル）に形成されてよい。
【００３９】
動作２０６に続いて、その方法は、Ｔａ2Ｏ5の欠陥が容量に影響しないように、Ｖｓｓ／Ｖｄｄ配線と直交してＴａＮを挿入することにより抵抗器を形成する動作２０８に進む。この動作によって、図２Ａを参照して上述したような構造が形成される。一実施形態では、例えば、ＴａＮなど、抵抗の特性を有する材料が用いられてよい。そのような実施形態では、誘電体層１０６における穴など、Ｔａ2Ｏ5の欠陥が存在する場合に、ＴａＮによって形成された抵抗器（例えば、図２Ｂを参照して説明したような電流制限器）が、漏電を低減または防止することにより、半導体素子を保護する。
【００４０】
図６は、本発明の一実施形態に従ってキャパシタ構造１００を形成するためのさらに別の方法を示すフローチャート２８０である。その方法は、最上位電力レールを有するチップを準備する動作２８２から始まる。
【００４１】
動作２８２の後に、誘電体層がブランケット蒸着される動作２８４に進む。次に、その方法は、標準的なフォトリソグラフィ技術およびエッチング技術を用いて誘電体層をパターン形成する動作２８６に進む。一実施形態では、誘電体層は、電力配線の一方の少なくとも一部の上側に配置される。動作２８６の後に、その方法は、導電層がブランケット蒸着される動作２８８に進む。次に、その方法は、標準的なリソグラフィおよびエッチング技術を用いて導電層がパターン形成されることで、チップの最上位レベル電力レールの間に平坦な最上位レベルデカップリングキャパシタの配列を設ける動作２９０を実行して終わる。一実施形態では、導電層は、第１の電力レールおよび第２の電力レールの上側および間に配置されるようパターン形成される。一実施形態では、導電層は、誘電体層を有していない電力レールと電気的に接触していると共に、誘電体層の上側に配置されている。一実施形態では、導電層は、誘電体層を有していない電力レールから誘電体層の上側の領域に電荷を伝導できるように構成される。このように、誘電体層を有する電源層に電荷が印加されると、静電容量が形成される。
【００４２】
本発明は、コンピュータシステムに格納されたデータを含めて、コンピュータによって実行される様々な動作を用いてよい。これらの動作は、物理量の物理的な操作を必要とするものである。通常、必ずしもそうとは限らないが、これらの量は、格納、伝送、結合、比較、およびその他の操作が可能な電気または磁気の信号の形態をとる。さらに、実行される操作は、具体的には、生成工程、識別工程、判定工程、比較工程などと呼ばれることが多い。
【００４３】
本明細書に記載され、本発明の一部をなす動作はすべて、有用な機械の動作である。本発明は、さらに、これらの動作を実行するためのデバイスや装置に関する。装置は、求められる目的に向けて特別に構成されてもよいし、コンピュータに格納されたコンピュータプログラムによって選択的に起動または構成された汎用コンピュータであってもよい。特に、様々な汎用の機械が、本明細書の教示に従って書かれたコンピュータプログラムと共に用いられてもよいし、求められる目的を実行するために特殊化した装置を構成して、利便性の向上を図ってもよい。
【００４４】
また、本発明は、コンピュータ読み取り可能な媒体のコンピュータ読み取り可能なコードとして実現されてもよい。コンピュータ読み取り可能な媒体は、データを格納可能であり、格納したデータをコンピュータシステムによって読み出すことができる任意のデータ格納装置である。コンピュータ読み取り可能な媒体の例としては、読み取り専用メモリ、ランダムアクセスメモリ、ＣＤ−ＲＯＭ、ＣＤ−Ｒ、ＣＤ−ＲＷ、磁気テープ、および、その他の光学データ格納装置が挙げられる。また、コンピュータ読み取り可能な媒体は、コンピュータ読み取り可能なコードが、分散されて格納および実行されるように、ネットワークに接続された複数のコンピュータシステムに分散されてもよい。
【００４５】
本発明について、理解を深めるために、ある程度詳細に説明したが、添付の特許請求の範囲内で、いくらかの変更および変形を実施してよいことは明らかである。したがって、上述の実施形態は、限定的なものではなく例示的なものであり、本発明は、本明細書に記載された詳細に限定されず、添付の請求項の範囲および等価物の範囲内で変形してもよい。
【図面の簡単な説明】
【００４６】
【図１】典型的な従来技術の半導体構造を示す図。
【図２Ａ】本発明の一実施形態に従ってキャパシタ構造を示す断面図。
【図２Ｂ】本発明の一実施形態に従ってキャパシタ構造の機能性を示す電気回路図。
【図２Ｃ】本発明の一実施形態に従って保護層を省略して示したキャパシタ構造の断面図。
【図３Ａ】本発明の一実施形態に従って、キャパシタ構造を用いてよい位置を示す半導体素子の上面図。
【図３Ｂ】本発明の一実施形態に従ってキャパシタ構造を示す上面図。
【図３Ｃ】本発明の一実施形態に従って、別のキャパシタ構造を示す上面図。
【図４】本発明の一実施形態に従ってキャパシタ構造を形成するための処理の流れを示すフローチャート。
【図５】本発明の一実施形態に従ってキャパシタを形成するための別の処理の流れを示すフローチャート。
【図６】本発明の一実施形態に従ってキャパシタ構造を形成するためのさらに別の方法を示すフローチャート。
【符号の説明】
【００４７】
１０…半導体構造
１２…金属配線
１４…上部キャパシタプレート
１５…誘電体層
１６…ビア
１８…ビア
２０…金属配線
２２…金属配線
１００…キャパシタ構造
１００’…キャパシタ構造
１０２…保護層
１０４…導電層
１０６…誘電体層
１０８…電力レール
１１０…誘電体
１１２…電力レール
１２２…キャパシタ
１３２…半導体素子
１６２…抵抗器
【図１】
2004260154.tif 000003
【図２Ａ】
2004260154.tif 000004
【図２Ｂ】
2004260154.tif 000005
【図２Ｃ】
2004260154.tif 000006
【図３Ａ】
2004260154.tif 000007
【図３Ｂ】
2004260154.tif 000008
【図３Ｃ】
2004260154.tif 000009
【図４】
2004260154.tif 000010
【図５】
2004260154.tif 000011
【図６】
2004260154.tif 000012
【外国語明細書】
TITLE OF THE INVENTION
Metal Insulator Metal Capacitor
BACK GROUND OF THE INVENTION
1.  Field of the Invention 
The present invention relates to semiconductor chips, and more particularly, to the formation of capacitors within a semiconductor device.
2.  Description of the Related Art
In today's high powered computing world, many processors' frequencies are in the gigahertz (GHz) range.  Consequently, capacitors are often required to shunt high frequency and high current AC components that are inevitably coupled onto system power buslines.  These capacitors, typically named de-coupling capacitors, are integrated either on-die (adds wafer cost) or on-package (adds package cost).  Therefore, large costs may be associated with the usage of capacitors when using either of the above methods.  
Capacitors can be utilized in a cost effective manner when used at the wafer level.  Unfortunately, this method also has other problems.  The common approach to capacitor usage on the wafer level is to build the de-coupling capacitor at lower metal levels such as, for example, M1-M3.  This involves using at least 2 layers of metal and therefore requires a via to make the connection from a top metal line to a top capacitor plate located over the dielectric of the capacitor and the bottom capacitor plate.  This kind of approach is useful if a small amount of capacitance is needed.  Unfortunately, when large amounts of capacitance are desired, this approach becomes problematical because the aforementioned capacitor structures do not have large capacitance plates due to limited space in the lower levels of the semiconductor structure.  In addition, the prior art method requires usage of dedicated space within the semiconductor structure taking away valuable space that could be used for other semiconductor structures.
Figure 1 shows a typical prior art semiconductor structure 10.  The semiconductor structure 10 includes a metal line 12 connected to a top capacitor plate 14 and connected to metal lines 22 and 20 at a lower metallization level by use of vias 16 and 18 respectively.  In one typical example, the via 16 from the metal line 12 is connected to the top capacitor plate 14.  The top capacitor plate 14 is separated from the metal line 22 by a dielectric layer 15.  Unfortunately, the structure 10 defined by the top capacitor plate 14, the dielectric layer 15 and the metal line 16 can only produce a small amount of capacitance and in addition takes up dedicated space within the semiconductor device.
In view of the foregoing, there is a need for capacitors that do not occupy dedicated space within the semiconductor device and can generate larger amounts of capacitance than the prior art structures.  
SUMMARY OF THE INVENTION
A capacitor structure in a semiconductor device is provided.  The capacitor structure includes a first power rail on a topmost level of the semiconductor device, and a second power rail on the topmost level of the semiconductor device.  The capacitor structure also includes a dielectric layer disposed over at least a portion of one of the first power rail and the second power rail.  The capacitor structure further includes a conductive layer disposed over and between the first power rail and the second power rail where the conductive layer is in electrical contact with the power rail not having the dielectric layer, and the conductive layer is disposed over the dielectric layer.
A method for generating a capacitor structure is provided which includes identifying a first power rail and a second power rail on a topmost level of a semiconductor device, and disposing a dielectric layer over at least a portion of one of the first power rail and the second power rail.  The method also includes disposing a conductive layer over and between the first power rail and the second power rail where the conductive layer is in electrical contact with the power rail not having the dielectric layer, and the conductive layer is disposed over the dielectric layer.
A capacitor structure in a semiconductor device is disclosed which includes a first power rail, a second power rail, and a dielectric layer defined over the first power rail.  The capacitor structure further includes a conductive layer defined over at least a portion of the second power rail and over at least a portion of the dielectric layer where the dielectric layer is disposed between the conductive layer and the first power rail, and the conductive layer is oriented perpendicular to the first power rail and the second power rail.  The conductive layer is a top plate of the capacitor, the dielectric layer is a dielectric of the capacitor, and the second power rail is a bottom plate of the capacitor where the conductive layer is defined over a topmost level in a semiconductor device. 
The advantages of the present invention are numerous.  Most notably by enabling generation of capacitive structures that do not occupy dedicated metallization line space, more space may be utilized for other performance enhancing features within the semiconductor chip.  Specifically, the present invention enables space optimizing capacitance by using a dielectric layer and a conductive layer on a topmost level of the semiconductor device.  The conductive layer can be placed between the first power rail and the power rail and may be in electrical contact with the power rail not having the dielectric layer.  The conductive layer is also located over the dielectric layer.   In addition, the capacitor of the present invention is thin and does not take up multiple metallization levels.  As a result, the present invention does not require additional space in the lower metallization levels of the semiconductor device and in addition does not need vias for capacitor formation.  Consequently, the capacitor of the present invention enables chip designers and producers to generate semiconductor devices with capacitors that may be packaged in an efficient and cost effect manner.
Other aspects and advantages of the invention will become apparent from the following detailed description, taken in conjunction with the accompanying drawings, illustrating by way of example the principles of the invention.
The invention, together with further advantages thereof, may best be understood by reference to the following description taken in conjunction with the accompanying drawings.
DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS
An invention is disclosed for semiconductor architectures having space saving capacitor structures.  In the following description, numerous specific details are set forth in order to provide a thorough understanding of the present invention.  It will be apparent, however, to one skilled in the art that the present invention may be practiced without some or all of these specific details.  In other instances, well known process steps have not been described in detail in order not to unnecessarily obscure the present invention.
Figure 2A illustrates a cross sectional view of a capacitor structure 100 in accordance with one embodiment of the present invention.  It should be appreciated that the capacitor structure 100 shown is one of many suitable embodiments that may be utilized to generate high levels of capacitance without using excess semiconductor space.  In one embodiment, the capacitor structure 100 includes a conductive layer 104, a dielectric layer 106, a power rail 108, and a power rail 112.  In one particular embodiment, the power rail 108 may be a ground (Vss) while the power rail 112 may be a power (Vdd).  In another embodiment, the power rail 108 may be the power (Vdd) and the power rail 112 may be the ground (Vss).  
The conductive layer 104 is disposed over and electrically connected with the power rail 108 and extends to a region over the dielectric layer 106.  The dielectric layer 106 is defined over the power rail 112 so the conductive layer 104 does not come into direct electrical contact with the power rail 112.  A dielectric material 110 may be located between the power rail 108 and the power rail 112 to electrically separate the power rail 108 from the power rail 112.  Therefore, as shown in the structure 100, the conductive layer 104 is capable of applying electrical charge from the power rail 108 to a region over the power rail 112.  In such an embodiment, the conductive layer 104 is a top plate of a capacitor 122, the dielectric layer 106 is the dielectric of the capacitor 122, and the power rail 112 is a bottom plate of the capacitor 122.   In this type of configuration, the conductive layer 104 may be defined over a topmost level of the semiconductor device as discussed in reference to Figure 3A thereby not interfering with the internal structure of the semiconductor device.  Therefore, space that would typically be utilized for capacitors in the lower levels of the semiconductor chip may be utilized for other types of desired semiconductor structures.  In such a manner, decoupling capacitors may be generated in a space efficient way.  Therefore, electrical coupling of voltage levels and signals generated by power rails may be reduced without taking up large amounts of dedicated space in the lower metal levels.
In one embodiment, the power rail 108 and the power rail 112 are conductors that can carry an electrical signal or charge.  The conductor used for the power rail 108 and power rail 112 may be any suitable type of material that can carry electrical charges such as, for example, copper, aluminum, tungsten, silver, etc.  
The dielectric layer 106 may be made from any suitable type of material that may prevent direct electrical contact between the conductive layer 104 and the power rail 112.  In one embodiment, the dielectric 106 is tantalum oxide (Ta2O5).  In other embodiments, the dielectric layer 106 may be made from materials such as, for example, SiO2, Si3N4, etc.  
The dielectric 110 may be made from any suitable type of material that may prevent direct electrical contact between the power rail 108 and the power rail 112.  In one embodiment, the dielectric 110 is fluorosilicate glass (FSG).  In other embodiments, the dielectric layer 110 may be made from materials such as, for example, SiO2, or carbon doped low-k material.
It should be appreciated that the conductive layer 104 may have any suitable amount of resistance.  In certain embodiments, it may be preferable for the conductive layer 104 to have some resistance to prevent electrical leaks.  In one embodiment, the conductive layer 104 may have a resistance of between about 10 Ω/□ to about 104 Ω/□  This resistance can provide a current limiter to reduce or prevent electrical leaks that could occur if a defect occurs in the generation of the semiconductor structure 100.  Depending on the type of material utilized for the conductive layer 104, the resistance can be adjusted for the desired application.  
As shown in Figure 2A, a passivation layer 102 is disposed directly over the topmost level of the structure 100.  In one embodiment, the passivation layer 102 is a silicon nitride (Si3N4) material, but it should be appreciated that any other suitable type of material such as, for example, SiO2 or a combination of Si3N4 and SiO2, etc. may be used to protect the capacitor structure 100.  Therefore, flat top level capacitors can be made on the topmost level of the semiconductor chip thereby enabling generation of decoupling capacitance without using space in lower level metallization levels.
It should be appreciated that the structure 100 as shown in Figure 2A may be generated using any suitable photolithographic, etching, and semiconductor processing techniques as known by those skilled in the art.  In one embodiment, the processes such as that discussed below in reference to Figures 4, 5, and 6 may be utilized to generate the capacitors on the topmost level of the semiconductor chip.  
Figure 2B illustrates an electrical diagram 160 illustrating the functionality of the capacitor structure 100 in accordance with one embodiment of the present invention.  In this embodiment, the diagram 160 shows a ground (Vss) such as, for example, the power rail 108, being connected to a resistor 162 which is in turn connected to a capacitor.   The capacitor is also connected with a power (Vdd) such as, for, example, the power rail 112.  Through electrical charges generated at the Vss and the Vdd, capacitance may be generated.  The capacitance may be created through use of, for example, the capacitor 122 as discussed in reference to Figure 2A.  The material of the conductive layer 104 such as discussed in reference to Figure 2A may act as a current limiter thereby providing the resistor 162 as indicated by the diagram 160.  This resistance may therefore provide protection for current leaks that may occur between the conductive layer 104 and the power rail 112 if there is a defect (e.g., a hole) in the dielectric layer 106.
Figure 2C shows a cross sectional view of a capacitor structure 100 shown without a passivation layer in accordance with one embodiment of the present invention.  In one embodiment, the structure 100 includes the power rail 108 and the power rail 112 located on a top most level of a semiconductor device.  The power rails 108 and 112 are separated by the dielectric 110.  The dielectric layer 106 is located at least over a portion of the power rail 112.  The conductive layer 104 is located over and between the power rails 108 and 112.  The conductive layer 104 is in direct contact with the power rail 108 as shown by location 140 in one section of the structure 100 while also being located over the dielectric layer 106 in another section of the structure 100.  The conductive layer 104 is disposed over the dielectric layer 106 so as to not directly contact the power rail 112 as shown by location 142.  Therefore, a capacitor may be generated by applying an electrical charge from the power rail 108 to a portion of the conductive layer 104 over the dielectric layer 106 while also applying a charge to the power rail 112.  
In one embodiment, a height (vertical axis of the structure 100 as shown in Figure 2C) of the dielectric 106 is between about 50 A to about 300 A.  In another embodiment, the height of the dielectric 106 is between about 100 A and about 250 A, and in yet another embodiment the height of the dielectric 106 is about 150 A.   
The conductive layer 104 may be any suitable material that can carry electrical charges or signals.  In one embodiment, the conductive layer 104 is made from TaN.  In other embodiments, the conductive layer 104 may be made from TiN, Al, In, etc.  In one embodiment, a height of the conductive layer 104 is between about 100 Angstroms (A) and about 1000 A, and in another embodiment, the height of the conductive layer 104 is between about 200 A and about 500 A, and in yet another embodiment, the height of the conductive layer 104 is about 300 A.  The dimensions described in reference to Figure 2C may also apply to other embodiments of the capacitance structure described herein.  Consequently, because the conductive layer 104 and the dielectric layer 106 is extremely thin, the capacitor structure 100 is substantially flat and does not take up more than one level (in this case the topmost level) of the semiconductor chip.
Figure 3A shows a top view of a semiconductor device 132 illustrating locations where the capacitive structures 100 may be utilized in accordance with one embodiment of the present invention.  The top view shows the structure of the semiconductor device 132 below the passivation layer 102.  It should be appreciated that depending on the power needs of the semiconductor device 132, any suitable number of power rails 108 and 112 may be utilized.  In one embodiment, the semiconductor device 132 includes power rails 108 and power rails 112 in a topmost section of the semiconductor device 132.  In such an embodiment as shown in Figure 3A, the capacitance structures 100 may be utilized over the power rails 112 and 108.  Therefore, capacitance may be generated without usage of vias and without usage of precious space between the lower metal lines of different metallization layers.  As discussed in referenced to Figure 3B and 3C, any suitable number and size of capacitors may be utilized depending on the capacitance needs in a particular semiconductor device.  
Figure 3B illustrates a top view of a capacitor structure 100 in accordance with one embodiment of the present invention.  It should be appreciated that any suitable number of conductive layers 104 may be utilized in the semiconductor structure 100 to generate any suitable amount of capacitance.  
In one embodiment, as shown in Figure 3B, the power rail 108 is adjacent to the power rail 112 and are separated by the dielectric 110.  From the top view, the conductive layer 104 extends in a perpendicular direction across the power rail 108 and the power rail 112.  In the embodiment as shown in Figure 3B, three of the conductive layers 104 are shown.  The conductive layers 104 can be transport media for electrical charges from, in one embodiment, the power rail 108 to the power rail 112.  In such an embodiment, the dielectric layer 106 is located between the conductive layers 104 and the power rail 112.  In this manner, when electrical charge is applied to the power rail 108, the electrical charge is applied to the conductive layers 104.  The conductive layer 104 are separated from the power rail 112 by the dielectric 106 which generates capacitance when an electrical charge is applied to the power rail 112.  It should also be understood that the size of the conductive layer 104 may be any suitable size as long as the resistance level provided by the conductive layer 104 is at a desired level and as long as the conductive layer 104 does not make direct electrical contact with the power rail that has the dielectric layer 106.
Figure 3C shows a top view of an alternative capacitor structure 100' in accordance with one embodiment of the present invention.  In this embodiment, the structure 100' includes 6 conductive layers 104 that are electrically connected to the power rail 108, but separated from the power rail 112 by the dielectric layer 106.  Therefore, any suitable number of conductive layers 104 may be used to generate any suitable number of capacitors such as, for example, 1, 2, 3, 4, 5, 6, 7, 8, etc. as long as space on a top level of the semiconductor is available.  It should be appreciated that in one embodiment, there may be an array of capacitor structure on the topmost level of the semiconductor device.  Because, the conductive layers 104 may be located in a top layer of the capacitor structure 100', extra space that would typically be required for vias and lower level conductive layers are not required.  Consequently, numerous capacitors can be incorporated into the semiconductor structure 100' without having to use dedicated space for the capacitors.  In this fashion, space needed for other structures within a semiconductor wafer may be optimized.
Figure 4 illustrates a flowchart 180 showing a process flow for generating a capacitor structure 100 in accordance with one embodiment of the present invention.  It should be understood that the processes depicted in the flowchart 180 (as well as the other flowcharts described herein) may be in a program instruction form written on any type of computer readable media.  For instance, the program instructions can be in the form of software code developed using any suitable type of programming language.  It should be appreciated that the process described by flowchart 180 and the other flowcharts described herein are exemplary embodiments, and other embodiments with other suitable processes may be utilized as long as the desired capacitive structure may be generated.
Flowchart 180 begins with operation 182 which identifies a first power rail and a second power rail on a topmost level of a semiconductor device.  In one embodiment the first power rail and the second power rail is a power (Vdd) and a ground (Vss).  
After operation 182, the method moves to operation 184 which disposes a dielectric layer over at least a portion of one of the first power rail and the second power rail.  In one embodiment, the dielectric layer is disposed over the power rail that is to be a bottom plate of the capacitor that is to be generated.  The dielectric layer is applied so when the conductive layer is applied, the dielectric layer may prevent direct contact between the conductive layer and the power rail with the dielectric layer.
After operation, 184, the method advances to operation 186 which disposes a conductive layer over and between the first power rail and the second power rail, the conductive layer being in electrical contact with the power rail not having the dielectric layer, and the conductive layer being disposed over the dielectric layer.  In one embodiment, the conductive layer is defined so the conductive layer may carry an electrical charge from the power rail without the dielectric layer to a region over the dielectric layer.  Therefore, the conductive layer may serve as a top plate of the capacitor while the power rail with the dielectric layer may serve as a bottom plate of the capacitor with the dielectric layer serving as the dielectric of the capacitor.  In such a configuration, when an electrical charge is applied in both the power rails, capacitance may be generated.
Then the method proceeds to operation 188 which disposes a passivation layer on the topmost level of the semiconductor device having one or more compactly laid out top level capacitors.  The passivation layer may serve to protect the topmost level of the semiconductor device.  In another embodiment, the passivation layer may be disposed on the semiconductor device having an array of top level capacitors to define a desired capacitance value.
Figure 5 shows a flowchart 200 illustrating another process flow for generating a capacitor in accordance with on embodiment of the present invention.  In this embodiment, the method begins with operation 202 where after copper deposition and planarization, a Ta2O5 film is deposited using one mask to define the Ta2O5 film.  It should be appreciated that typical semiconductor processing techniques such as photolithography, etching, and film deposition processes as known by those skilled in the art may be utilized to accomplish the processes described in reference to the flowchart 200.  
In one embodiment of operation 202, after copper lines utilized for the Vss and the Vdd (e.g., the power rail 108 and the power rail 112 respectively) are laid down on the semiconductor, the dielectric 106 is deposited on the copper to provide insulation between the Vdd and the conductive layer 104.  It should be appreciated that other materials besides copper, such as TaN, may be disposed below the dielectric 106 if other types of conductive materials are desired to be used besides copper.  In one embodiment, the Ta2O5 film is the dielectric 106 as discussed above in reference to Figures 2A through 2C.  It should be appreciated that although the Ta2O5 film is utilized in this embodiment, other embodiments may be utilized with other types of materials capable to be used as an insulator such as, for example, silicon oxide, Si3N4, and other high-K dielectrics.  
After operation 202, the method moves to operation 204 where a TaN film is deposited and a second mask is used to define the TaN film.  In this operation the TaN film is the conductive layer 104 as discussed above in reference to Figures 2A through 2C.  It should be appreciated that although the TaN film is utilized in this embodiment, other embodiments may be utilized with other types of materials capable to be used as the conductive layer 104 such as, for example, TiN, Al, In, etc.  
In one embodiment, as shown above in reference to Figure 2A, the conductive layer is disposed over a portion of the Vss and extends to a region over the dielectric 106 where the dielectric layer 106 is located in between the Vdd and the conductive layer 104.  In this manner, capacitance may be generated without needing dedicated space on the semiconductor.
After operation 204, the method advances to operation 206 where a de-coupling capacitor is built along the powerlines in free space.  In this operation, the de-coupling capacitor (e.g., the conductive layer connected with Vss extending over the dielectric layer 106 to generate capacitance) may be generated in free space of the semiconductor (e.g., the topmost level of the semiconductor device) to conserve needed space on the semiconductor that could be utilized for other structures.
Following operation 206, the method proceeds to operation 208 where a resistor is formed by slotting the TaN perpendicular to Vss/Vdd lines so there is no impact on yield from Ta2O5 defects.  By this operation, a structure such as one described above in reference to Figure 2A is generated.  In one embodiment, a material with resistance properties such as, for example, TaN may be utilized.  In such an embodiment, if Ta2O5 defects such as a hole in the dielectric layer 106 exists, the resistor formed by the TaN (e.g., the current limiter as described in reference to Figure 2B reduces or prevents current leakage thereby protecting the semiconductor device.
Figure 6 illustrates a flowchart 280 that shows yet another method for generating a capacitor structure 100 in accordance with one embodiment of the present invention.  The method begins with operation 282 which provides a chip having top most power rails.  
After operation 282, the proceeds to operation 284 where a dielectric layer is blanket deposited.  Then the method moves to operation 286 which patterns the dielectric layer using standard photolithography techniques and etching techniques.  In one embodiment, the dielectric layer is patterned so the dielectric layer is disposed at least partially over one of the power lines.  After operation 286, the method advances to operation 288 where a conductive layer is blanket deposited.  Then the method ends with operation 290 where a conductive layer is patterned using standard lithographic and etching techniques to define an array of flat top level decoupling capacitors between the topmost level power rails of the chip.  In one embodiment, the conductive layer is patterned such that a conductive layer is disposed over and between the first power rail and the second power rail.  In one embodiment, the conductive layer is in electrical contact with the power rail not having the dielectric layer, and the conductive layer is disposed over the dielectric layer.  In one embodiment, the conductive layer is defined so the conductive layer may carry an electrical charge from the power rail without the dielectric layer to a region over the dielectric layer.  In this way when a charge is applied to the power layer with the dielectric layer, capacitance may be generated.
The invention may employ various computer-implemented operations involving data stored in computer systems.  These operations are those requiring physical manipulation of physical quantities.  Usually, though not necessarily, these quantities take the form of electrical or magnetic signals capable of being stored, transferred, combined, compared, and otherwise manipulated.  Further, the manipulations performed are often referred to in terms, such as producing, identifying, determining, or comparing.
Any of the operations described herein that form part of the invention are useful machine operations.  The invention also relates to a device or an apparatus for performing these operations.  The apparatus may be specially constructed for the required purposes, or it may be a general purpose computer selectively activated or configured by a computer program stored in the computer.  In particular, various general purpose machines may be used with computer programs written in accordance with the teachings herein, or it may be more convenient to construct a more specialized apparatus to perform the required operations.  
The invention can also be embodied as computer readable code on a computer readable medium.  The computer readable medium is any data storage device that can store data which can be thereafter be read by a computer system.  Examples of the computer readable medium include read-only memory, random-access memory, CD-ROMs, CD-Rs, CD-RWs, magnetic tapes, and other optical data storage devices.  The computer readable medium can also be distributed over a network coupled computer systems so that the computer readable code is stored and executed in a distributed fashion.  
Although the foregoing invention has been described in some detail for purposes of clarity of understanding, it will be apparent that certain changes and modifications may be practiced within the scope of the appended claims.  Accordingly, the present embodiments are to be considered as illustrative and not restrictive, and the invention is not to be limited to the details given herein, but may be modified within the scope and equivalents of the appended claims.  
BRIEF DESCRIPTION OF THE DRAWINGS
Figure 1 shows a typical prior art semiconductor structure.  
Figure 2A illustrates a cross sectional view of a capacitor structure in accordance with one embodiment of the present invention.  
Figure 2B illustrates an electrical diagram illustrating the functionality of the capacitor structure in accordance with one embodiment of the present invention.  
Figure 2C shows a cross sectional view of a capacitor structure without a passivation layer in accordance with one embodiment of the present invention.  
Figure 3A shows a top view of a semiconductor device illustrating locations where the capacitive structures may be utilized in accordance with one embodiment of the present invention. 
Figure 3B illustrates a top view of a capacitor structure in accordance with one embodiment of the present invention.  
Figure 3C shows a top view of an alternative capacitor structure in accordance with one embodiment of the present invention.  
Figure 4 illustrates a flowchart showing a process flow for generating a capacitor structure in accordance with one embodiment of the present invention.  
Figure 5 shows a flowchart illustrating another process flow for generating a capacitor in accordance with on embodiment of the present invention. 
Figure 6 illustrates a flowchart that shows yet another method for generating a capacitor structure in accordance with one embodiment of the present invention.  
1.  A capacitor structure in a semiconductor device, comprising:
a first power rail on a topmost level of the semiconductor device;
a second power rail on the topmost level of the semiconductor device;
a dielectric layer disposed over at least a portion of one of the first power rail and the second power rail; and
a conductive layer disposed over and between the first power rail and the second power rail, the conductive layer being in electrical contact with the power rail not having the dielectric layer, and the conductive layer being disposed over the dielectric layer.
2.  A capacitor structure as recited in claim 1, wherein the conductive layer is a TaN material.
3.  A capacitor structure as recited in claim 1, wherein the first power rail is a ground (Vss) and the second power rail is a power (Vdd).
4.  A capacitor structure as recited in claim 1, wherein the first power rail and the second power rail are separated by a dielectric.
5.  A capacitor structure as recited in claim 1, wherein a passivation layer is disposed over the topmost level of the semiconductor device.  
6.  A capacitor structure as recited in claim 1, wherein the dielectric layer is disposed over one of the first power rail and the second power rail to prevent the conductive layer from contacting the power rail with the dielectric layer.
7.  A capacitor structure as recited in claim 1, wherein the conductive layer is defined in a perpendicular orientation across the first power rail and the second power rail.
8.  A capacitor structure as recited in claim 1, wherein the capacitor structure is substantially flat and occupies a topmost level of the semiconductor device.
9.  A method for generating a capacitor structure, comprising:
identifying a first power rail and a second power rail on a topmost level of a semiconductor device;
disposing a dielectric layer over at least a portion of one of the first power rail and the second power rail;  and
disposing a conductive layer over and between the first power rail and the second power rail, the conductive layer being in electrical contact with the power rail not having the dielectric layer, the conductive layer being disposed over the dielectric layer.
10.  A method for generating a capacitor structure as recited in claim 9, further comprising:
disposing a passivation layer over the topmost level of the semiconductor device.
11.  A method for generating a capacitor structure as recited in claim 10, wherein the passivation layer is SiN.
12.  A method for generating a capacitor structure as recited in claim 9, wherein the first power rail is a ground (Vss) and the second power rail is a power (Vdd).
13.  A method for generating a capacitor structure as recited in claim 9, wherein the first power rail and the second power rail are separated by a dielectric.
14.  A method for generating a capacitor structure as recited in claim 9, wherein disposing the dielectric layer includes applying the dielectric layer to prevent the conductive layer from contacting the power rail with the dielectric layer.
15.  A method for generating a capacitor structure as recited in claim 9, wherein the disposing the conductive layer includes:
blanket depositing a conductive layer, and
patterning the conductive layer so the dielectric layer prevents the conductive layer from contacting the power rail with the dielectric layer.
16.  A method for generating a capacitor structure as recited in claim 9, wherein the disposing the dielectric layer includes:
blanket depositing a dielectric layer, and
patterning the dielectric layer over at least a portion of one of the power rails.
17.  A capacitor structure in a semiconductor device, comprising:
a first power rail;
a second power rail;
a dielectric layer defined over the first power rail; and
a conductive layer defined over at least a portion of the second power rail and over at least a portion of the dielectric layer, the dielectric layer being disposed between the conductive layer and the first power rail, and the conductive layer being oriented perpendicular to the first power rail and the second power rail;
wherein the conductive layer is a top plate of a capacitor, the dielectric layer is a dielectric of the capacitor, and the second power rail is a bottom plate of the capacitor, the conductive layer being defined over a topmost level in a semiconductor device. 
18.  A capacitor structure as recited in claim 17, wherein the first power rail and the second power rail are separated by a dielectric.
19.  A capacitor structure as recited in claim 17, wherein the dielectric layer is disposed over one of the first power rail and the second power rail to prevent the conductive layer from contacting the power rail with the dielectric layer.
20.  A capacitor structure as recited in claim 17, wherein the capacitor structure is substantially flat.
1. ABSTRACT
A capacitor structure in a semiconductor device is provided.  The capacitor structure includes a first power rail on a topmost level of the semiconductor device, and a second power rail on the topmost level of the semiconductor device.  The capacitor structure also includes a dielectric layer disposed over at least a portion of one of the first power rail and the second power rail.  The capacitor structure further includes a conductive layer disposed over and between the first power rail and the second power rail where the conductive layer is in electrical contact with the power rail not having the dielectric layer, and the conductive layer is disposed over the dielectric layer.
2. REPRESENTATIVE DRAWING
Fig. 2A
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