(57)【要約】【課題】電気的消去が可能であり、メモリセルを積層構造ではない単一のゲート電極を持つＭＯＳトランジスタで構成する。【解決手段】ゲート電極を有するＭＯＳトランジスタからなる選択トランジスタ１１と、選択トランジスタ１１のドレイン領域に接続されたビット線ＢＬと、選択トランジスタ１１のゲート電極に接続されたワード線ＷＬと、いずれにも電気的に接続されず電位的に浮遊状態にされたゲート電極を有し、ドレイン領域が選択トランジスタ１１のソース領域に接続され、選択トランジスタ１１と同一極性のＭＯＳトランジスタからなるセルトランジスタ１２と、セルトランジスタ１２のソース領域に接続されたソース線ＳＬとを具備している。【選択図】　　図１
2004031920.tif 000002
【特許請求の範囲】
【請求項１】
ゲート電極を有するＭＯＳトランジスタからなる選択トランジスタと、
上記選択トランジスタの一端に接続されたソース線と、
上記選択トランジスタのゲート電極に接続されたワード線と、
いずれにも電気的に接続されず電位的に浮遊状態にされたゲート電極を有し、一端が上記選択トランジスタの他端に接続され、上記選択トランジスタと同一極性のＭＯＳトランジスタからなるセルトランジスタと、
上記セルトランジスタの他端に接続されたビット線
とを具備したことを特徴とする不揮発性半導体記憶装置。
【請求項２】
ゲート電極を有するＭＯＳトランジスタからなる選択トランジスタと、
上記選択トランジスタの一端に接続されたビット線と、
上記選択トランジスタのゲート電極に接続されたワード線と、
いずれにも電気的に接続されず電位的に浮遊状態にされたゲート電極を有し、一端が上記選択トランジスタの他端に接続され、上記選択トランジスタと同一極性のＭＯＳトランジスタからなるセルトランジスタと、
上記セルトランジスタの他端に接続されたソース線
とを具備したことを特徴とする不揮発性半導体記憶装置。
【請求項３】
前記選択トランジスタと前記セルトランジスタが共にＮチャネルのＭＯＳトランジスタであることを特徴とする請求項１または２記載の不揮発性半導体記憶装置。
【請求項４】
前記選択トランジスタと前記セルトランジスタのゲート電極が同一層の導電層を用いて構成されていることを特徴とする請求項１ないし３のいずれか１項記載の不揮発性半導体記憶装置。
【請求項５】
前記セルトランジスタの前記一端もしくは他端側のゲート電極下の基板領域の一部に、セルトランジスタのソース／ドレイン領域と同一導電型の拡散領域が形成されていることを特徴とする請求項１ないし３のいずれか１項記載の不揮発性半導体記憶装置。
【請求項６】
前記セルトランジスタのプログラムを行う際に、前記ソース線には第１の電圧が供給され、前記ワード線には第２の電圧が供給され、前記ビット線には第３の電圧が供給されることを特徴とする請求項１ないし５のいずれか１項記載の不揮発性半導体記憶装置。
【請求項７】
前記第１の電圧が接地電圧であり、前記第２の電圧が正極性の電圧であり、前記第３の電圧が上記第２の電圧とは異なる正極性の電圧であることを特徴とする請求項６記載の不揮発性半導体記憶装置。
【請求項８】
前記セルトランジスタのデータ消去を行う際に、前記ソース線には第１の電圧が供給され、前記ワード線には第２の電圧が供給され、前記ビット線には第３の電圧が供給されることを特徴とする請求項１ないし５のいずれか１項記載の不揮発性半導体記憶装置。
【請求項９】
前記第１、第２の電圧が正極性の電圧であり、前記第３の電圧が接地電圧であることを特徴とする請求項８記載の不揮発性半導体記憶装置。
【請求項１０】
前記第１、第２、第３の電圧がいずれも正極性の電圧であり、前記第３の電圧が前記第１及び第２の電圧よりも低い電圧であることを特徴とする請求項８記載の不揮発性半導体記憶装置。
【請求項１１】
前記セルトランジスタからデータの読み出しを行う際に、前記ソース線には第１の電圧が供給され、前記ワード線には第２の電圧が供給され、前記ビット線には第３の電圧が供給されることを特徴とする請求項１ないし５のいずれか１項記載の不揮発性半導体記憶装置。
【請求項１２】
前記第１の電圧が接地電圧であり、前記第２の電圧が正極性の電圧であり、前記第３の電圧が前記第１の電圧よりは高く前記第２の電圧よりは低い正極性の電圧であることを特徴とする請求項１１記載の不揮発性半導体記憶装置。
【請求項１３】
前記選択トランジスタと前記セルトランジスタが共にＰチャネルのＭＯＳトランジスタであることを特徴とする請求項１または２記載の不揮発性半導体記憶装置。
【請求項１４】
前記選択トランジスタと前記セルトランジスタとが、Ｐ型基板上に形成されたＮ型ウエル内に形成されていることを特徴とする請求項１３記載の不揮発性半導体記憶装置。
【請求項１５】
前記選択トランジスタと前記セルトランジスタのゲート電極が同一層の導電層を用いて構成されていることを特徴とする請求項１３または１４記載の不揮発性半導体記憶装置。
【請求項１６】
前記セルトランジスタの前記一端側または他端側のチャネル領域の一部にセルトランジスタのソース／ドレイン領域と同一導電型の拡散領域が形成されていることを特徴とする請求項１３ないし１５のいずれか１項記載の不揮発性半導体記憶装置。
【請求項１７】
前記セルトランジスタのプログラムを行う際に、前記Ｎ型ウエルには第１の電圧が供給され、前記ソース線には第２の電圧が供給され、前記ワード線には第３の電圧が供給され、前記ビット線には第４の電圧が供給されることを特徴とする請求項１４ないし１６のいずれか１項記載の不揮発性半導体記憶装置。
【請求項１８】
前記第１、第２、第３の電圧がそれぞれ接地電圧であり、前記第４の電圧が負極性の電圧であることを特徴とする請求項１７記載の不揮発性半導体記憶装置。
【請求項１９】
前記セルトランジスタのプログラムを行う際に、前記Ｎ型ウエル及び前記ソース線には第１の電圧が供給され、前記ワード線には第２の電圧が供給され、前記ビット線には第３の電圧が供給されることを特徴とする請求項１４ないし１６のいずれか１項記載の不揮発性半導体記憶装置。
【請求項２０】
前記第１の電圧が正極性の電圧であり、前記第２、第３の電圧が接地電圧であることを特徴とする請求項１９記載の不揮発性半導体記憶装置。
【請求項２１】
前記セルトランジスタからデータの読み出しを行う際に、前記Ｎ型ウエル及び前記ソース線には第１の電圧が供給され、前記ワード線及び前記ビット線には第２の電圧がそれぞれ供給されることを特徴とする請求項１４ないし１６のいずれか１項記載の不揮発性半導体記憶装置。
【請求項２２】
前記第１の電圧が正極性の電圧であり、前記第２の電圧が接地電圧であることを特徴とする請求項２１記載の不揮発性半導体記憶装置。
【請求項２３】
ゲート電極を有するＭＯＳトランジスタからなる選択トランジスタと、
上記選択トランジスタの一端に接続されたソース線と、
上記選択トランジスタのゲート電極に接続されたワード線と、
いずれにも電気的に接続されず電位的に浮遊状態にされたゲート電極を有し、一端が上記選択トランジスタの他端に接続され、上記選択トランジスタと同一極性のＭＯＳトランジスタからなるセルトランジスタと、
上記セルトランジスタの他端に接続されたビット線とを含み半導体基板上に形成されたメモリセルアレイと、
上記半導体基板と同一の半導体基板上に形成され、上記選択トランジスタ及びセルトランジスタのゲート電極と同一層の導電層を用いて構成されたゲート電極を有する周辺回路用のＭＯＳトランジスタを含む周辺回路
とを具備したことを特徴とする半導体集積回路装置。
【請求項２４】
ゲート電極を有するＭＯＳトランジスタからなる選択トランジスタと、
上記選択トランジスタの一端に接続されたビット線と、
上記選択トランジスタのゲート電極に接続されたワード線と、
いずれにも電気的に接続されず電位的に浮遊状態にされたゲート電極を有し、一端が上記選択トランジスタの他端に接続され、上記選択トランジスタと同一極性のＭＯＳトランジスタからなるセルトランジスタと、
上記セルトランジスタの他端に接続されたソース線とを含み半導体基板上に形成されたメモリセルアレイと、
上記半導体基板と同一の半導体基板上に形成され、上記選択トランジスタ及びセルトランジスタのゲート電極と同一層の導電層を用いて構成されたゲート電極を有する周辺回路用のＭＯＳトランジスタを含む周辺回路
とを具備したことを特徴とする半導体集積回路装置。
【請求項２５】
前記セルトランジスタの前記一端側もしくは他端側の基板領域の一部に、セルトランジスタのソース／ドレイン領域と同一導電型の拡散領域が形成されていることを特徴とする請求項２３または２４記載の半導体集積回路装置。
【請求項２６】
前記セルトランジスタの前記選択トランジスタ側の基板領域の一部に、セルトランジスタのソース／ドレイン領域と同一導電型の拡散領域が形成されていることを特徴とする請求項２３または２４記載の半導体集積回路装置。
【請求項２７】
前記選択トランジスタと前記セルトランジスタが共にＮチャネルまたはＰチャネルのＭＯＳトランジスタであることを特徴とする請求項２３ないし２６のいずれか１項記載の半導体集積回路装置。
【請求項２８】
前記選択トランジスタ、セルトランジスタ及び前記周辺回路用のＭＯＳトランジスタそれぞれの前記ゲート電極下部のゲート絶縁膜の膜厚が等しいことを特徴とする請求項２３または２４記載の半導体集積回路装置。
【請求項２９】
前記ゲート絶縁膜の膜厚が５〜１３ｎｍの範囲であることを特徴とする請求項２８記載の半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は不揮発性メモリセルを有し、特にロジック回路からなる周辺回路と共に半導体チップ内に集積するのに適した不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】
近年、半導体システムを構築するユーザサイドで、安価でありながら半導体チップの製造後にデータのプログラムが可能な不揮発性半導体記憶装置の要求が高まっている。このような不揮発性半導体記憶装置は、より高度なセキュリティー確保のために、ＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｏｒ　Ｕｎｉｔ）やＭＰＵ（Ｍｉｃｒｏ　Ｐｒｏｃｅｓｓｏｒ　Ｕｎｉｔ）などと共に半導体チップ上に集積する必要が生じている。
【０００３】
従来、電気的に消去が行える不揮発性半導体記憶装置として、制御ゲート電極と浮遊ゲート電極からなる積層ゲート構造のトランジスタをメモリセルとして使用するものが知られている。
【０００４】
このように積層ゲート構造のトランジスタを使用した不揮発性半導体記憶装置は高信頼性であることが知られているが、その仕様並びに素子構造、製造工程が不揮発性半導体記憶装置で固有のものであり、他のロジック製品との整合性が悪いため、ＣＰＵやＭＰＵなどのロジック回路からなる周辺回路と共に同一半導体チップ内に集積する場合には多大な工程増ならびにコスト増を招いていた。
【０００５】
また、ロジック回路からなる周辺回路と共に同一半導体チップ内に容易に集積可能な不揮発性半導体記憶装置として、従来では、例えば非特許文献１に記載されているものが知られている。
【０００６】
この非特許文献１に記載されているメモリセルの素子断面構造を図１５に、メモリセルアレイの等価回路を図１６にそれぞれ示す。
【０００７】
図１５に示すようにＰ型の半導体基板（Ｐ−ｓｕｂ）６１上に複数のＮ型ウエル（Ｎ−ｗｅｌｌ、図では１個のみ図示）６２が形成されている。上記複数の各Ｎ型ウエル６２内にＰ＋型拡散層からなるソース領域６３及びドレイン領域６４が形成され、ソース、ドレイン領域相互間の基板上にゲート電極６５が形成されることで、個々のＮ型ウエル６２にＰチャネルＭＯＳトランジスタからなるセルトランジスタ６６が構成される。このセルトランジスタ６６のゲート電極６５は電気的にどこにも接続されず、電位的にフローティング状態にされている。
【０００８】
また、各Ｎ型ウエル６２内には、このＮ型ウエルに対してコンタクトを取るためのＮ＋型拡散層からなるコンタクト領域６７が形成されている。このコンタクト領域６７はソース領域６３と共にビット線ＢＬに接続されている。また、セルトランジスタのドレイン領域６４は、ＮチャネルＭＯＳトランジスタからなる選択トランジスタ６８を介して接地電位のノードに接続されている。この選択トランジスタ６８のゲート電極はワード線ＷＬに接続されている。
【０００９】
図１５に示すような素子構造のメモリセルが多数形成されてメモリセルアレイが構成される。このメモリセルアレイでは、図１６に示すように、それぞれ複数のワード線ＷＬとビット線ＢＬとが互いに交差するように延長され、各ワード線ＷＬと各ビット線ＢＬとの交点にメモリセルＭＣが配置されている。各メモリセルＭＣは、上記したようにゲート電極が電気的にどこにも接続されておらず電位的にフローティング状態にされているセルトランジスタ６６と、選択トランジスタ６８とが直列接続された構成とされている。なお、図１６中において破線で囲まれた領域は図１５中のＮ型ウエル６２に相当している。
【００１０】
このような構成の不揮発性半導体記憶装置では、半導体チップの製造後に、チップ全面に紫外線が照射されることで、全てのメモリセルＭＣのセルトランジスタ６６のゲート電極が電荷の無い状態に初期化され、セルトランジスタ６６のしきい値が負の一定の値に揃えられる。
【００１１】
データの書き込み時は、選択されたビット線ＢＬに例えば５Ｖ程度の電圧が印加される。これにより、選択ビット線ＢＬに繋がるＮ型ウエル６２も同時に５Ｖ程度に設定される。また、選択されたワード線ＷＬにのみ“Ｈ”レベルの電位が与えられ、選択トランジスタ６８がオン状態となり、セルトランジスタ６６のドレイン領域６４であるＰ＋型拡散層に０Ｖが転送される。このとき、他のワード線は０Ｖに接地され、選択トランジスタ６８はオフ状態となる。選択ビット線と選択ワード線の交点に位置している選択セルトランジスタ６６では、Ｎ型ウエル６２とソース領域６３とが共に５Ｖ前後、ドレイン領域６４が０Ｖとなる。
【００１２】
紫外線照射後では、セルトランジスタ６６のしきい値は負の値なので、セルトランジスタ６６がオンし、ドレイン領域６４とソース領域６３との間に電流が流れ、一部がホットエレクトロンとなり、セルトランジスタ６６のゲート絶縁膜を通過してゲート電極６５に電子が注入される。これにより、セルトランジスタ６６のしきい値電圧が上昇して、正極性の値になる。例えばこれを“０”記憶状態とする。
【００１３】
電子を注入したくないセルトランジスタ６６では、セルトランジスタに繋がるビット線ＢＬの電位を０Ｖにしておき、紫外線照射時の負のしきい値電圧をそのまま維持させる。例えばこれを“１”記憶状態とする。
【００１４】
データの読み出しは、選択されたビット線ＢＬに所定の正極性の電位を与え、選択されたワード線ＷＬにも所定の正極性の電位を与え、選択トランジスタ６８をオンさせる。セルトランジスタ６６のゲート電極６５に電子が注入されておらず、紫外線照射されたままの状態であると、セルトランジスタ６６のしきい値電圧は負極性であるため、オン状態となり、ソース、ドレイン間を介してビット線ＢＬに電流が流れる。
【００１５】
一方、ゲート電極６５に予め電子が注入されて書き込まれており、しきい値電圧が正極性にシフトしていると、そのセルトランジスタ６６はオフ状態になり、ビット線ＢＬに電流は流れない。
【００１６】
このようにデータ読み出し時は、書き込みされた否かで、セルトランジスタがオン状態かオフ状態に分かれ、それに応じてビット線ＢＬに電流が流れるか、もしくは流れなくなる。そして、ビット線ＢＬに電流が流れるか否かがセンスアンプで判定され、データの“０”、“１”が検知される。
【００１７】
しかし、この不揮発性半導体記憶装置では以下のような問題点がある。まず、第１の問題点は電気的消去ができないことである。すなわち、紫外線照射による消去のため、紫外線を透過する石英ガラスが嵌め込まれた窓付のパッケージを用いる必要があるが、このようなパッケージは非常に高価である。
【００１８】
第２の問題点は、メモリセル毎に独立してＮ型ウエルを設ける必要があるので、セル面積が大きくなることである。このため、あまり大きなビット容量の記憶装置を半導体チップ上に形成することはできない。
【００１９】
【非特許文献１】
Ａ．　Ｂｅｒｇｅｍｏｎｔ他、２０００年　Ｎｏｎ−Ｖｏｌａｔｉｌｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｍｅｍｏｒｙ　Ｗｏｒｋｓｈｏｐ、ｐｐ．８６−８９、「Ａ　Ｎｏｎ−Ｖｏｌａｔｉｌｅ　Ｍｅｍｏｒｙ　Ｄｅｖｉｃｅ　ｗｉｔｈ　Ｔｒｕｅ　ＣＭＯＳ　Ｃｏｍｐａｔｉｂｉｌｉｔｙ」
【００２０】
【発明が解決しようとする課題】
上記のように積層ゲート構造のトランジスタを必要としない従来の不揮発性半導体記憶装置では、電気的消去が行えない、セル面積が大きくなる、などの問題点がある。
【００２１】
この発明は上記のような事情を考慮してなされたものであり、その目的は、ロジック回路からなる周辺回路と混載して半導体チップ上に容易に集積可能であり、かつ電気的消去を行うことができ、セル面積も小さな不揮発性半導体記憶装置を提供することである。
【００２２】
【課題を解決するための手段】
この発明の不揮発性半導体記憶装置は、ゲート電極を有するＭＯＳトランジスタからなる選択トランジスタと、上記選択トランジスタの一端に接続されたソース線と、上記選択トランジスタのゲート電極に接続されたワード線と、いずれにも電気的に接続されず電位的に浮遊状態にされたゲート電極を有し、一端が上記選択トランジスタの他端に接続され、上記選択トランジスタと同一極性のＭＯＳトランジスタからなるセルトランジスタと、上記セルトランジスタの他端に接続されたビット線とを具備している。
【００２３】
この発明の不揮発性半導体記憶装置は、ゲート電極を有するＭＯＳトランジスタからなる選択トランジスタと、上記選択トランジスタの一端に接続されたビット線と、上記選択トランジスタのゲート電極に接続されたワード線と、いずれにも電気的に接続されず電位的に浮遊状態にされたゲート電極を有し、一端が上記選択トランジスタの他端に接続され、上記選択トランジスタと同一極性のＭＯＳトランジスタからなるセルトランジスタと、上記セルトランジスタの他端に接続されたソース線とを具備している。
【００２４】
この発明の半導体集積回路装置は、ゲート電極を有するＭＯＳトランジスタからなる選択トランジスタと、上記選択トランジスタの一端に接続されたソース線と、上記選択トランジスタのゲート電極に接続されたワード線と、いずれにも電気的に接続されず電位的に浮遊状態にされたゲート電極を有し、一端が上記選択トランジスタの他端に接続され、上記選択トランジスタと同一極性のＭＯＳトランジスタからなるセルトランジスタと、上記セルトランジスタの他端に接続されたビット線とを含み半導体基板上に形成されたメモリセルアレイと、上記半導体基板と同一の半導体基板上に形成され、上記選択トランジスタ及びセルトランジスタのゲート電極と同一層の導電層を用いて構成されたゲート電極を有する周辺回路用のＭＯＳトランジスタを含む周辺回路とを具備している。
【００２５】
この発明の半導体集積回路装置は、ゲート電極を有するＭＯＳトランジスタからなる選択トランジスタと、上記選択トランジスタの一端に接続されたビット線と、上記選択トランジスタのゲート電極に接続されたワード線と、いずれにも電気的に接続されず電位的に浮遊状態にされたゲート電極を有し、一端が上記選択トランジスタの他端に接続され、上記選択トランジスタと同一極性のＭＯＳトランジスタからなるセルトランジスタと、上記セルトランジスタの他端に接続されたソース線とを含み半導体基板上に形成されたメモリセルアレイと、上記半導体基板と同一の半導体基板上に形成され、上記選択トランジスタ及びセルトランジスタのゲート電極と同一層の導電層を用いて構成されたゲート電極を有する周辺回路用のＭＯＳトランジスタを含む周辺回路とを具備している。
【００２６】
【発明の実施の形態】
以下、図面を参照してこの発明を実施の形態より詳細に説明する。
【００２７】
（第１の実施の形態）
図１は、第１の実施の形態による不揮発性半導体記憶装置のメモリセルアレイの一部の構成を示す等価回路図である。図示のように、複数のビット線ＢＬ１、ＢＬ２、…ＢＬｍが第１の方向に延長するように配置されている。また、上記複数のビット線ＢＬ１、ＢＬ２、…ＢＬｍの延長方向と交差する第２の方向に延長するように、それぞれ複数のワード線及びソース線（それぞれ２本のワード線ＷＬ１、ＷＬ２及びソース線ＳＬ１、ＳＬ２のみを図示）が配置されている。
【００２８】
上記各ビット線ＢＬと各ソース線ＳＬとの交点にはメモリセルＭＣがそれぞれ配置されている。上記メモリセルＭＣはそれぞれ、ＮチャネルのＭＯＳトランジスタからなる選択トランジスタ１１と、ＮチャネルのＭＯＳトランジスタからなるセルトランジスタ１２とが直列接続された構成を有する。選択トランジスタ１１のソースは対応するビット線ＢＬ（ＢＬ１、ＢＬ２、…ＢＬｍのいずれか１つ）に接続され、ゲート電極は対応するワード線ＷＬ（ＷＬ１またはＷＬ２）に接続されている。選択トランジスタ１１のソースにはセルトランジスタ１２のドレインが接続されている。セルトランジスタ１２のソースは対応するソース線ＳＬ（ＳＬ１またはＳＬ２）に接続されている。
【００２９】
上記セルトランジスタ１２はそれぞれ、選択トランジスタ１１に近い側の基板の表面領域の一部にＮ＋型拡散層が形成されている。図１中、このＮ＋型拡散層は破線で示されている。セルトランジスタ１２のゲート電極はいずれにも電気的に接続されておらず、電位的に浮遊状態にされている。
【００３０】
なお、通常、メモリセルは複数のブロックに分割されており、ソース線ＳＬはブロック単位で共通に配線されている。
【００３１】
図２は、図１中のメモリセルアレイ内の一部のメモリセルを抽出して示すパターン平面図であり、図３は図２中のＡ−Ａ線に沿った断面図である。
【００３２】
Ｐ型の半導体基板（もしくはＮ型の半導体基板に形成されたＰウエル）２１内にはＮ＋型拡散層２２ａ〜２２ｅが互いに離間し、かつ一列に配列して形成されている。Ｎ＋型拡散層２２ａはメモリセル内のセルトランジスタ１２のソース領域を構成している。Ｎ＋型拡散層２２ｂはメモリセル内のセルトランジスタ１２のドレイン領域と選択トランジスタ１１のソース領域とを構成している。Ｎ＋型拡散層２２ｃは同じビット線を共有する隣接した２個のメモリセル内の選択トランジスタ１１のドレイン領域を構成している。Ｎ＋型拡散層２２ｄはメモリセル内のセルトランジスタ１２のソース領域と選択トランジスタ１１のドレイン領域とを構成している。Ｎ＋型拡散層２２ｅはメモリセル内のセルトランジスタ１２のソース領域を構成している。
【００３３】
そしてＮ＋型拡散層２２ａ、２２ｅはそれぞれ図２中の横方向に延長され、複数のメモリセルに対して共通に配線されるソース線ＳＬ１、ＳＬ２となる。
【００３４】
上記Ｎ＋型拡散層２２ａ、２２ｂ相互間の基板２１上には、ゲート絶縁膜２３を介して導電層、例えば多結晶シリコン層をパターニングして形成されたゲート電極２４が形成されている。このゲート電極２４は、電気的にどこにも接続されておらず、浮遊状態にされている。
【００３５】
上記Ｎ＋型拡散層２２ｂ、２２ｃ相互間の基板２１上には、ゲート絶縁膜２３を介して、上記ゲート電極２４と同一の導電層を用いて形成されたゲート電極２５が形成されている。このゲート電極２５は、図２中の横方向に延長され、複数のメモリセルに対して共通に配線されるワード線ＷＬ１となる。
【００３６】
同様に、上記Ｎ＋型拡散層２２ｃ、２２ｄ相互間の基板２１上には、ゲート絶縁膜２３を介して、上記ゲート電極２４と同一の導電層を用いて形成されたゲート電極２６が形成されている。このゲート電極２６は、図２中の横方向に延長されて、複数のメモリセルに対して共通に配線されるワード線ＷＬ２となる。
【００３７】
また、上記Ｎ＋型拡散層２２ｄ、２２ｅ相互間の基板２１上には、ゲート絶縁膜２３を介して、上記ゲート電極２４と同一の導電層を用いて形成されたゲート電極２７が形成されている。このゲート電極２７は、電気的にどこにも接続されておらず、浮遊状態にされている。
【００３８】
さらに、上記Ｎ＋型拡散層２２ａ、２２ｂ相互間、つまりゲート電極２４の下部の基板２１の表面領域において、Ｎ＋型拡散層２２ｂと接する一部分にはＮ＋型拡散層２８が形成されている。同様に、上記Ｎ＋型拡散層２２ｄ、２２ｅ相互間、つまりゲート電極２７の下部の基板２１の表面領域において、Ｎ＋型拡散層２２ｄと接する一部分にはＮ＋型拡散層２８が形成されている。
【００３９】
また、ゲート電極２４〜２７上を含む全面に層間絶縁膜２９が形成され、この層間絶縁膜２９に対してＮ＋型拡散層２２ｃの一部が露出するようなコンタクトホール３０が開口され、さらにこのコンタクトホール３０を埋めるように配線層３１が形成されている。この配線層３１は上記ゲート電極２５、２６の延長方向と交差する方向に延長されるビット線ＢＬとなる。
【００４０】
また、図３に示すように、上記Ｎ＋型拡散層２８が形成されているチャネル領域部分のビット線方向（配線層３１の延長方向）の寸法Ｌ１は、Ｎ＋型拡散層２８が形成されていないチャネル領域部分のビット線方向の寸法Ｌ２よりも大きくなるように形成されている。
【００４１】
次に、図１に示す不揮発性半導体記憶装置の動作を図４及び図５を用いて説明する。図４はデータ書き込み（プログラム）時、消去時及び読み出し時に、ソース線ＳＬ、ワード線ＷＬ及びビット線ＢＬに印加される電圧の一例を示したものであり、図５はプログラム前後のメモリセルのしきい値電圧Ｖｔｈの遷移状態を示したものである。
【００４２】
まず、プログラム動作について説明する。なお、半導体チップ製造後に、セルトランジスタ１２のゲート電極、つまりゲート電極２４、２７からは予め電子が放出されており、セルトランジスタ１２のしきい値電圧Ｖｔｈは負極性の値になっているものとする。そしてこの初期状態を、図５に示すように“１”記憶状態と仮定する。
【００４３】
プログラム時、選択ビット線ＢＬに正極性の電圧、例えば４．５Ｖが印加される。非選択ビット線ＢＬには０Ｖ（接地電圧）が印加される。プログラムしたいメモリセルが接続されている選択ワード線ＷＬには、選択トランジスタ１１がオンするような電圧Ｖｏｎ、一例として２Ｖが印加される。非選択の選択トランジスタ１１が接続されている非選択ワード線ＷＬ並びにソース線ＳＬには０Ｖが印加される。
【００４４】
これによって、選択メモリセルのセルトランジスタ１２のドレイン領域は、ビット線ＢＬに印加された電圧４．５Ｖとなる。また、セルトランジスタ１２のソース領域にはソース線ＳＬの０Ｖが伝わる。ここで、セルトランジスタ１２の選択トランジスタ１１側のチャネル領域の一部にＮ＋型拡散層２８が形成されており、このＮ＋型拡散層２８とゲート電極２４または２７との間にｎ型ＭＯＳキャパシタが構成されている。このため、セルトランジスタ１２のドレイン領域に４．５Ｖの電圧が加えられると、上記ＭＯＳ型キャパシタによる容量結合により、セルトランジスタ１２のゲート電位が上昇し、セルトランジスタ１２がオンする。これにより、セルトランジスタ１２のソース、ドレイン領域間に電流が流れ、ホットエレクトロンが発生する。このようにして発生したホットエレクトロンは、セルトランジスタ１２のソース領域（Ｎ＋型拡散層２２ａまたは２２ｅ）側のエッジから、ゲート電極（ゲート電極２４または２７）に注入される。すると、初期状態では負極性の値を有していたセルトランジスタ１２のしきい値電圧は正極性の方向にシフトする。シフト後の状態を、図５に示すように“０”記憶状態とする。
【００４５】
すなわち、プログラムされることで、セルメモリセル１２のしきい値電圧が正極性の方向にシフトする。プログラムされない非選択のメモリセル１２内のセルトランジスタ１２のしきい値電圧は元の負極性のままである。
【００４６】
また、セルトランジスタ１２のゲート電極下の基板の表面領域において、Ｎ＋型拡散層２８が形成されている部分の寸法Ｌ１が、Ｎ＋型拡散層２８が形成されていない部分の寸法Ｌ２よりも大きいので、プログラム時に、セルトランジスタ１２のドレイン領域とゲート電極との間の容量結合が大きくなり、セルトランジスタ１２のゲート電極の電位を十分に上昇させることができ、書き込み効率を高めることができる。
【００４７】
次にデータ消去動作を説明する。
【００４８】
消去を行う際、ソース線ＳＬ並びに消去したいメモリセルが接続されている選択ワード線ＷＬには例えば７Ｖ程度の正極性の高電圧が印加される。また、ビット線ＢＬには０Ｖが印加される。この場合、選択ワード線ＷＬとソース線ＳＬは同時に立ち上げる必要がある。これは、選択トランジスタ１１のチャネル領域とゲート電極の電圧を同時に立ち上げて、選択トランジスタ１１のゲート絶縁膜の破壊を防ぐためである。
【００４９】
選択ワード線ＷＬに正極性の高電圧が印加されることで、選択トランジスタ１１は十分にオンし、セルトランジスタ１２のドレイン領域に０Ｖが出力される。そして、セルトランジスタ１２のドレイン領域とゲート電極との間の容量結合により、セルトランジスタ１２のゲート電位が低くなる。一方、セルトランジスタ１２のソース領域にはソース線ＳＬから正極性の高電圧が印加される。これによりセルトランジスタ１２のゲート電極のエッジ付近で、ゲート電極からセルトランジスタ１２のソース領域（Ｎ＋型拡散層２２ａまたは２２ｅ）に電子が引き抜かれ、セルトランジスタ１２のしきい値電圧が初期の負極性の状態に戻る。先の初期状態は、このようにしてセルトランジスタ１２のゲート電極から電子を引き抜くことにより行われる。
【００５０】
この場合、消去の単位としては、１つのソース線ＳＬにのみ７Ｖの消去電圧を印加した場合にはブロック消去になり、全てのソース線ＳＬに並列的に消去電圧を印加すればページ消去となる。これによりブロック消去、ページ消去の選択が可能である。
【００５１】
次にデータ読み出し動作を説明する。
【００５２】
読み出し時には、読み出しを行うメモリセルが接続された選択ビット線ＢＬに読み出し電圧が印加される。この読み出し電圧の値は例えば０．８Ｖ程度である。また、読み出しを行うメモリセルが接続されたワード線ＷＬには、選択トランジスタ１１がオンするような電圧Ｖｏｎが印加される。この電圧Ｖｏｎの値は例えば２Ｖ程度である。非選択ビット線ＢＬには０Ｖの電圧が印加される。また、全てのソース線ＳＬには０Ｖが印加される。
【００５３】
選択トランジスタ１１がオンすることで、選択メモリセル内のセルトランジスタ１２のドレイン領域には読み出し電圧が伝わる。また、ソース線ＳＬに印加された０Ｖの電圧は、セルトランジスタ１２のソース領域まで伝わる。
【００５４】
このとき、選択メモリセルが“１”記憶状態、つまりセルトランジスタ１２のしきい値電圧が初期状態の負極性の値であれば、セルトランジスタ１２はオンし、セルトランジスタ１２を介してビット線ＢＬに電流が流れる。他方、選択メモリセルが“０”記憶状態、つまりプログラムが行われていて、セルトランジスタ１２のしきい値電圧が正極性の値に変化していれば、セルトランジスタ１２はオフし、セルトランジスタ１２を介してビット線ＢＬには電流が流れない。そして、ビット線ＢＬに電流が流れるか否かが図示しないセンスアンプによって判定され、データの“１”、“０”が検知される。
【００５５】
ところで、上記のメモリセルでは、データの書き込み時に、電位的に浮遊状態のゲート電極の電位を容量結合によって上昇させるようにしているため、Ｎ＋型拡散層２８とゲート電極との間のカップリング状態によって書き込み量が変化する。このため、書き込み時には、ある決まった時間だけ書き込みを行ったメモリセルに対し、書き込み直後にデータの読み出し動作を行い、しきい値電圧が所定の分布幅の中に入っていない場合には書き込み動作を再度行い、所定の分布幅の中に入るまで書き込み動作と読み出し動作とを繰り返し行う必要がある。このような動作は一般に書き込みベリファイ（ｖｅｒｉｆｙ）動作と呼ばれる。
【００５６】
この第１の実施の形態の場合にも、書き込み時には書き込みベリファイ動作を行うようにすればよい。この書き込みベリファイ動作が行われることで、書き込み後に、図５に示すように“０”データのしきい値分布が所定の範囲内に収まるように調整することができる。
【００５７】
このように第１の実施の形態の不揮発性半導体記憶装置では、電気的にデータ消去を行うことができる。また、従来のように各メモリセル毎に独立してＮ型ウエルを設ける必要がないので、セル面積も比較的小さくなる。
【００５８】
（第２の実施の形態）
図６は、第２の実施の形態による不揮発性半導体記憶装置のメモリセルアレイの一部の構成を示す等価回路図である。この実施の形態においても、第１の実施の形態の場合と同様に、複数のビット線、ワード線及びソース線が配置され、各ビット線ＢＬとソース線ＳＬとの交点にメモリセルＭＣがそれぞれ配置されている。さらに、各メモリセルＭＣは、ＮチャネルのＭＯＳトランジスタからなる選択トランジスタ１１と、ＮチャネルのＭＯＳトランジスタからなるセルトランジスタ１２とが直列接続された構成を有する。
【００５９】
選択トランジスタ１１のソース領域は対応するソース線ＳＬ（ＳＬ１またはＳＬ２）に接続され、ゲート電極は対応するワード線ＷＬ（ＷＬ１またはＷＬ２）に接続されている。選択トランジスタ１１のドレイン領域にはセルトランジスタ１２のソース領域が接続されている。セルトランジスタ１２のドレイン領域は対応するビット線ＢＬ（ＢＬ１、ＢＬ２、…ＢＬｍのいずれか１つ）に接続されている。
【００６０】
上記セルトランジスタ１２は、ビット線ＢＬに近い側の基板２１の表面領域にＮ＋型拡散層が形成されており、また、ゲート電極はいずれにも電気的に接続されておらず電位的に浮遊状態にされている。従って、セルトランジスタ１２は、ＭＯＳトランジスタ１２ａと、このＭＯＳトランジスタ１２ａのゲート電極とドレイン領域との間に接続されたｎ型ＭＯＳキャパシタ１２ｂとから構成されるものとして示されている。
【００６１】
図７は、図６中のメモリセルアレイ内の一部のメモリセルを抽出して示すパターン平面図であり、図８は図６中のＢ−Ｂ線に沿った断面図である。
【００６２】
Ｐ型の半導体基板（もしくはＮ型の半導体基板に形成されたＰウエル）２１内にはＮ＋型拡散層２２Ａ〜２２Ｇが互いに離間し、かつ一列に配列して形成されている。Ｎ＋型拡散層２２Ａは選択トランジスタ１１のソース領域を構成している。Ｎ＋型拡散層２２Ｂは選択トランジスタ１１のドレイン領域とセルトランジスタ１２のソース領域とを構成している。Ｎ＋型拡散層２２ＣはＭＯＳトランジスタ１２ａのドレイン領域を構成している。Ｎ＋型拡散層２２Ｄはビット線を共有する隣接した２個のメモリセル内のＭＯＳキャパシタ１２ｂの一端に相当している。
【００６３】
Ｎ＋型拡散層２２ＥはＭＯＳトランジスタ１２ａのドレイン領域を構成している。Ｎ＋型拡散層２２ＦはＭＯＳトランジスタ１２ａのソース領域と選択トランジスタ１１のドレイン領域とを構成している。Ｎ＋型拡散層２２Ｇは選択トランジスタ１１のソース領域を構成している。
【００６４】
そしてＮ＋型拡散層２２Ａ、２２Ｇはそれぞれ、図７中で横方向に延長されて、複数のメモリセルに対して共通に配線されるソース線ＳＬ１、ＳＬ２となる。
【００６５】
上記Ｎ＋型拡散層２２Ａ、２２Ｂ相互間の基板２１上には、ゲート絶縁膜２３を介して導電層、例えば多結晶シリコン層をパターニングして形成されたゲート電極２５が形成されている。このゲート電極２５は、図７中で横方向に延長されて、複数のメモリセルに対して共通に配線されるワード線ＷＬ１となる。同様に、上記Ｎ＋型拡散層２２Ｆ、２２Ｇ相互間の基板２１上には、ゲート絶縁膜２３を介して、上記ゲート電極２５と同一の導電層を用いて形成されたゲート電極２６が形成されている。このゲート電極２６は、図７中で横方向に延長されて、複数のメモリセルに対して共通に配線されるワード線ＷＬ２となる。
【００６６】
また、上記Ｎ＋型拡散層２２Ｂ、２２Ｃ相互間の基板２１上には、ゲート絶縁膜２３を介して、上記ゲート電極２５と同一の導電層を用いて形成されたゲート電極２４Ａが形成されている。上記Ｎ＋型拡散層２２Ｃ、２２Ｄ相互間の基板２１上には、ゲート絶縁膜２３を介して、上記ゲート電極２５と同一の導電層を用いて形成されたゲート電極２４Ｂが形成されている。上記ゲート電極２４Ａと２４Ｂは、図７に示すように互いに接続されて１つのゲート電極２４とされ、その平面形状はコの字型を呈している。
【００６７】
同様に、上記Ｎ＋型拡散層２２Ｄ、２２Ｅ相互間の基板２１上には、ゲート絶縁膜２３を介して、上記ゲート電極２５と同一の導電層を用いて形成されたゲート電極２７Ｂが形成されている。上記Ｎ＋型拡散層２２Ｅ、２２Ｆ相互間の基板２１上には、ゲート絶縁膜２３を介して、上記ゲート電極２５と同一の導電層を用いて形成されたゲート電極２７Ａが形成されている。上記ゲート電極２７Ｂと２７Ａも、図７に示すように互いに接続されて１つのゲート電極２７とされ、その平面形状はコの字型を呈している。
【００６８】
さらに、上記Ｎ＋型拡散層２２Ｃ、２２Ｄ相互間及びＮ＋型拡散層２２Ｄ、２２Ｅ相互間に位置する基板２１の表面領域にはＮ＋型拡散層２８が形成されている。
【００６９】
図８に示すように、Ｎ＋型拡散層２８が形成されている基板の表面領域部分のビット線方向（配線層３１の延長方向）の寸法Ｌ１は、Ｎ＋型拡散層２８が形成されていないチャネル領域部分のビット線方向の寸法Ｌ２よりも大きくなるように形成されている。
【００７０】
また、ゲート電極上の全面に層間絶縁膜２９が形成され、この層間絶縁膜２９に対してＮ＋型拡散層２２Ｄの一部が露出するようなコンタクトホール３０が開口され、さらにこのコンタクトホール３０を埋めるように配線層３１が形成されている。この配線層３１は選択トランジスタ１１のゲート電極２５、２６の延長方向と交差する方向に延長されてビット線ＢＬとなる。
【００７１】
次に、図６に示す不揮発性半導体記憶装置の動作を説明する。
【００７２】
まず、プログラム動作について説明する。なお、半導体チップ製造後に、セルトランジスタ１２のゲート電極、つまりゲート電極２４や２７からは予め電子が放出されており、ＭＯＳトランジスタ１２ａのしきい値電圧Ｖｔｈは負極性の値になっているものとする。そしてこの初期状態を、先の図５に示すように“１”記憶状態とする。
【００７３】
プログラム時、選択ビット線ＢＬには正極性の電圧、例えば４．５Ｖが印加される。非選択ビット線ＢＬには０Ｖが印加される。プログラムしたいメモリセルが接続されている選択ワード線ＷＬには、選択トランジスタ１１がオンするような電圧Ｖｏｎ、例えば２Ｖが印加される。非選択の選択トランジスタ１１が接続されている非選択ワード線ＷＬ並びにソース線ＳＬには０Ｖが印加される。
【００７４】
これによって、選択メモリセルのＭＯＳトランジスタ１２ａのソース領域にはソース線ＳＬの０Ｖが伝わる。また、選択メモリセルのＭＯＳキャパシタ１２ｂの一方の電極、つまりＮ＋型拡散層２８はビット線ＢＬに印加された電圧４．５Ｖとなる。また、ビット線ＢＬに印加された４．５Ｖの電圧は、ＭＯＳトランジスタ１２ａのドレイン領域（Ｎ＋型拡散層２２Ｃまたは２２Ｅ）まで伝わる。そして、ＭＯＳキャパシタ１２ｂによる容量結合により、ＭＯＳトランジスタ１２ａのゲート電位が上昇し、ＭＯＳトランジスタ１２ａがオンする。これにより、ＭＯＳトランジスタ１２ａのソース、ドレイン間に電流が流れ、ホットエレクトロンが発生する。このようにして発生したホットエレクトロンは、ＭＯＳトランジスタ１２ａのソース領域（Ｎ＋型拡散層２２Ｂまたは２２Ｆ）側のエッジから、ゲート電極（ゲート電極２４または２７）に注入される。すると、初期状態では負極性の値を有していたＭＯＳトランジスタ１２ａのしきい値電圧が正極性の方向にシフトする。シフト後は、先の図５に示すように“０”記憶状態となる。
【００７５】
すなわち、プログラムされることで、メモリセル１２内のＭＯＳトランジスタ１２ａのしきい値電圧が正極性の方向にシフトする。プログラムされない非選択のメモリセル１２内のＭＯＳトランジスタ１２ａのしきい値電圧は元の負極性のままである。
【００７６】
また、Ｎ＋型拡散層２８が形成されている基板の表面領域部分のビット線方向の寸法Ｌ１が、Ｎ＋型拡散層２８が形成されていないチャネル領域部分のビット線方向の寸法Ｌ２よりも大きいので、プログラム時に、ＭＯＳキャパシタにおける容量結合が大きくなり、ＭＯＳトランジスタ１２ａのゲート電位を十分に上昇させることができ、書き込み効率を高めることができる。
【００７７】
次にデータ消去動作を説明する。
【００７８】
消去を行う際、ソース線ＳＬ並びに消去したいメモリセルが接続されている選択ワード線ＷＬには例えば７Ｖ程度の正極性の高電圧が印加される。また、ビット線ＢＬには０Ｖが印加される。この場合にも、先に述べたものと同様の理由により、選択ワード線ＷＬとソース線ＳＬは同時に立ち上げる必要がある。
【００７９】
ビット線ＢＬに０Ｖが印加されることで、ＭＯＳキャパシタ１２ｂによる容量結合により、ＭＯＳトランジスタ１２ａのゲート電位が低くなる。これによりＭＯＳトランジスタ１２ａのゲート電極のエッジ付近で、ゲート電極からソース領域（Ｎ＋型拡散層２２Ｂまたは２２Ｆ）に電子が引き抜かれ、ＭＯＳトランジスタ１２ａのしきい値電圧が、初期状態の負極性の値に戻る。先の初期状態は、このようにしてＭＯＳトランジスタ１２ａのゲート電極から電子を引き抜くことにより行われる。
【００８０】
この場合、消去の単位としては、１つのソース線ＳＬにのみ７Ｖの消去電圧を印加した場合にはブロック消去になり、全てのソース線ＳＬに並列的に消去電圧を印加すればページ消去となる。これによりブロック消去、ページ消去の選択が可能である。
【００８１】
次にデータ読み出し動作を説明する。
【００８２】
読み出し時には、読み出しを行うメモリセルが接続された選択ビット線ＢＬに読み出し電圧が印加される。この読み出し電圧の値は例えば０．８Ｖ程度である。また、読み出しを行うメモリセルが接続されたワード線ＷＬには、選択トランジスタ１１がオンするような電圧Ｖｏｎが印加される。この電圧Ｖｏｎの値は例えば２Ｖ程度である。非選択ビット線ＢＬには０Ｖの電圧が印加される。また、全てのソース線ＳＬには０Ｖが印加される。
【００８３】
選択トランジスタ１１がオンすることで、選択メモリセル内のＭＯＳトランジスタ１２ａのソース領域に０Ｖが伝わる。また、選択ビット線ＢＬに印加された読み出し電圧は、選択メモリセル内のＭＯＳキャパシタ１２ｂの一方の電極、つまりＮ＋型拡散層２８を通じてＭＯＳトランジスタ１２ａのドレイン領域、つまりＮ＋型拡散層２２Ｃまたは２２Ｅまで伝わる。
【００８４】
このとき、選択メモリセルが“１”記憶状態、つまりＭＯＳトランジスタ１２ａのしきい値電圧が初期状態の負極性の値であれば、ＭＯＳトランジスタ１２ａはオンし、選択トランジスタ１１及びセルトランジスタ１２を直列に介してビット線ＢＬに電流が流れる。他方、選択メモリセルが“０”記憶状態、つまりプログラムが行われていて、ＭＯＳトランジスタ１２ａのしきい値電圧が正極性の値になっていれば、ＭＯＳトランジスタ１２ａはオフし、セルトランジスタ１２を介してビット線ＢＬには電流が流れない。そして、ビット線ＢＬに電流が流れるか否かが図示しないセンスアンプによって判定され、データの“１”、“０”が検知される。
【００８５】
この第２の実施の形態の場合にも、各メモリセルでは、データの書き込み時に、電位的に浮遊状態のゲート電極の電位を容量結合によって上昇させるようにしているため、ＭＯＳキャパシタ１２ｂによるカップリング状態によって書き込み量が変化する。このため、書き込み時には、先に述べたような書き込みベリファイ動作を行うようにすればよい。
【００８６】
このように第２の実施の形態の不揮発性半導体記憶装置でも、電気的にデータ消去を行うことができる。また、従来のように各メモリセル毎に独立してＮ型ウエルを設ける必要がないので、セル面積も比較的小さくなる。
【００８７】
なお、第１、第２の実施の形態では、データの消去時に、選択ビット線に対して０Ｖの電圧を印加する場合について説明したが、これは０Ｖよりもわずかに高い正極性の電圧、例えば図４中に示すように１〜２Ｖの電圧を印加するようにしてもよい。データ消去時に、選択ビット線に正極性の電圧を印加することで、図１中のセルトランジスタ１２または図６中のＭＯＳトランジスタ１２ａのゲート電極内の電子がソース線に引き抜かれ、しきい値電圧が負極性の値にシフトしても、ビット線の電圧が正極性であるために、セルトランジスタ１２またはＭＯＳトランジスタ１２ａはオフする。この結果、消去時に、ソース線からビット線に電流が流れることを防止することができる。
【００８８】
（第２の実施の形態の第１の変形例）
次に第２の実施の形態の第１の変形例を説明する。
【００８９】
図９は、図６中のメモリセルアレイ内の一部のメモリセルを抽出して示すパターン平面図である。なお、図９において図７のパターン平面図と対応する箇所には同じ符号を付してその説明は省略し、図７と異なる箇所のみを以下に説明する。
【００９０】
図７では、セルトランジスタ１２のゲート電極２４、２７は、平面形状がコの字型を呈している場合について説明したが、この第１の変形例の場合、セルトランジスタ１２のゲート電極２４、２７は方形状を呈している。つまり、図７と比べて、Ｎ＋型拡散層２２Ｃ、２２Ｅが省略され、Ｎ＋型拡散層２２Ｃ、２２Ｅが存在していた領域はセルトランジスタ１２のチャネル領域の一部となる。また、セルトランジスタ１２のビット線側の基板の表面領域の一部にはＮ＋型拡散層２８が形成されている。
【００９１】
この場合にも、ゲート電極２４、２７の下部の基板の表面領域のうちＮ＋型拡散層２８が形成されている部分のビット線方向の寸法は、Ｎ＋型拡散層２８が形成されていない部分の寸法よりも大きい。つまり、ＭＯＳトランジスタのチャネル領域に相当する部分のＭＯＳキャパシタの長さはＭＯＳトランジスタよりも長くされ、プログラム時におけるＭＯＳキャパシタによる容量結合が大きくなるようにされている。
【００９２】
この第１の変形例の不揮発性半導体記憶装置では、第２の実施の形態の場合と同様の効果が得られる上に、ＭＯＳトランジスタとＭＯＳキャパシタとの間に存在していたＮ＋型拡散層２２Ｃ、２２Ｅが形成されていない分、セル面積を小さくできるという効果がさらに得られる。
【００９３】
（第２の実施の形態の第２の変形例）
次に第２の実施の形態の第２の変形例を説明する。
【００９４】
第２の実施の形態では、各メモリセルＭＣ内の選択トランジスタ１１をソース線側に配置し、セルトランジスタ１２をビット線側に配置する場合について説明したが、これは図１０に示すように、第２の実施の形態とは反対に、つまり、各メモリセルＭＣ内の選択トランジスタ１１をビット線側に配置し、セルトランジスタ１２をソース線側に配置するようにしてもよい。
【００９５】
この第２の変形例においても第２の実施の形態と同様の効果が得られる。
【００９６】
なお、この第２の変形例において、ソース線を分けずにメモリセルアレイ内で共通に接続し、この共通のソース線に対し、メモリセルアレイの端部からデコード用トランジスタを介さずに、ソース電圧生成回路を接続するようにしてもよい。ソース電圧生成回路は、メモリセルにおけるデータ書込み時／消去時／読み出し時に、図４に示されるような種々の値のソース電圧を生成する。そして、このソース電圧生成回路内のＭＯＳトランジスタのゲート電極下のゲート絶縁膜の膜厚を、メモリセル内のＭＯＳトランジスタのゲート電極下のゲート絶縁膜と同じにする。
【００９７】
このように、共通のソース線に対して、デコード用トランジスタを介さずにソース電圧生成回路を接続すると以下のような効果が得られる。すなわち、消去時にソース線には高電圧が印加される。デコード用トランジスタを設けた場合、デコード用トランジスタは、この高電圧に耐えられるようにゲート酸化膜の膜厚を厚くする必要がある。このような厚いゲート酸化膜を持つトランジスタがロジック回路内に形成されていなければ、独自に形成する必要があり、ロジック回路とコンパチブルなプロセスで不揮発性記憶装置を製造できなくなる。デコード用トランジスタがないと、厚いゲート酸化膜を持つトランジスタを形成する必要がない。
【００９８】
ところで、上記各実施の形態及び変形例の不揮発性半導体記憶装置では、メモリセルＭＣが実質的に２個のＭＯＳトランジスタで構成されており、この両トランジスタのゲート電極は同じ導電層、例えば多結晶シリコン層をパターニングして形成することができる。このため、図１１のブロック図に示すように、図１、図６及び図１０に示すメモリセルアレイを含む不揮発性半導体記憶装置１００を、ロジック回路からなる周辺回路２００と共に同一半導体チップに集積する場合、メモリセルＭＣ内の両トランジスタのゲート電極は、周辺回路２００内に形成されるＭＯＳトランジスタのゲート電極と同じ導電層を用いて同時に形成することができる。なお、上記周辺回路２００には、不揮発性半導体記憶装置１００内のメモリセルを選択するためのアドレスデコーダ回路、センスアンプ回路、データ入出力回路、書き込み／消去／読み出し動作を制御するためのシーケンス制御回路などが含まれる。
【００９９】
次に、図１、図６及び図１０に示すメモリセルアレイ内のメモリセルを、高耐圧が要求される出力用トランジスタ（ロジックＩ／Ｏ）及び高速性が要求されるロジック用のトランジスタ（ロジックトランジスタ）を有する周辺回路と共に、同一半導体チップに集積する場合の製造工程を概略的に説明する。
【０１００】
まず、図１２（ａ）に示すように、Ｎ型の半導体基板４１に複数のＰ型のウエル領域４２を形成した後、基板４１に素子分離用の溝を形成し、この溝内に酸化膜を埋め込んで素子分離領域４３を形成する。
【０１０１】
次に、図１２（ｂ）に示すように、メモリセルアレイ並びにロジック回路のロジックＩ／Ｏ形成予定領域のチャネル領域４４に不純物拡散を行い、その後、堆積法などにより全面に第１の酸化膜４５を形成する。この第１の酸化膜４５はメモリセル内のトランジスタ及びロジックＩ／Ｏのゲート絶縁膜となるものであり、その膜厚は例えば５〜１３ｎｍの範囲にされる。
【０１０２】
その後、図１２（ｃ）に示すように、高速性が要求されるロジックトランジスタの形成予定領域上の第１の酸化膜４５を選択的に剥離した後、この領域のチャネル領域４６に不純物拡散を行い、その後、堆積法などにより全面に第２の酸化膜４７を形成する。この第２の酸化膜４７はロジックトランジスタのゲート絶縁膜となるものであり、その膜厚は第１の酸化膜４５よりも薄くされる。
【０１０３】
次に、図１２（ｄ）に示すように、全面にゲート電極形成用の導電層４８を堆積する。この導電層４８としては例えば多結晶シリコン層などが使用される。
【０１０４】
続いて、図１３（ａ）に示すように、上記導電層４８をパターニングしてゲート加工を行い、ゲート電極４９を形成する。このとき、メモリセルアレイ内のトランジスタとロジック回路内のロジックＩ／Ｏのゲート電極４９のゲート絶縁膜はそれぞれ第１の酸化膜４５で構成され、共に同じ膜厚となる。
【０１０５】
次に、図１３（ｂ）に示すように、ゲート電極４９をマスクに用いてＮ型の不純物を基板４１に導入し、各トランジスタのソース、ドレイン拡散領域５０を形成する。このとき、各ゲート電極４９の表面にもＮ型の不純物が注入され、不純物注入領域５１が形成される。
【０１０６】
また、先のＭＯＳキャパシタにおけるＮ＋型拡散層２８は、メモリセルアレイ並びにロジック回路のロジックＩ／Ｏ形成予定領域のチャネル領域４４に不純物拡散を行う際に同時に、Ｎ型不純物をＭＯＳキャパシタ領域に拡散させるか、あるいはゲート電極加工後に、高加速電圧のイオン注入法によりＮ型不純物をゲート電極をスルーさせてＭＯＳキャパシタ領域にドープさせることにより形成する。
【０１０７】
この後は、図１３（ｃ）に示すように、層間絶縁膜５２を堆積し、この層間絶縁膜５２に対してソース、ドレイン拡散領域５０の表面に通じるコンタクトホールを開口し、このコンタクトホールを埋めるように導電層５３を形成することで、各ソース、ドレイン拡散領域５０から端子を取り出す。そして、層間絶縁膜５２を必要な数だけ積層することで多層配線を形成する。
【０１０８】
このような方法によれば、同じ製造工程を用いて不揮発性半導体記憶装置１００内のメモリセルと周辺回路２００内のトランジスタとを製造することができる。すなわち、積層ゲート構造のトランジスタを用いた従来の不揮発性半導体記憶装置を製造する場合と比べ、工程が大幅に簡単となり、製造コストはメモリセルアレイを含まない通常のＭＯＳ型半導体集積回路装置とほとんど変わらない。
【０１０９】
なお、この発明は上記した各実施の形態及び変形例に限定されるものではなく種々の変形が可能であることはいうまでもない。例えば上記実施の形態及び変形例では、メモリセル内の選択トランジスタ及びセルトランジスタが共にＮチャネルのＭＯＳトランジスタで構成される場合について説明したが、これはそれぞれＰチャネルのＭＯＳトランジスタを用いて構成するようにしてもよい。
【０１１０】
ＰチャネルのＭＯＳトランジスタを用いた場合のメモリセルアレイの等価回路は図１、図６及び図１０と同じになり、単にＮチャネルのＭＯＳトランジスタがＰチャネルのＭＯＳトランジスタに置き換わるだけである。
【０１１１】
選択トランジスタ及びセルトランジスタとしてＰチャネルのＭＯＳトランジスタを用いる場合、選択トランジスタ及びセルトランジスタはＰ型の半導体基板内に設けられたＮ型ウエル内に形成される。この場合、選択トランジスタ及びセルトランジスタのゲート電極は、ＮチャネルのＭＯＳトランジスタを用いた場合と同様に、同じ層の導電層を用いて形成される。さらに、セルトランジスタのチャネル領域の一部にＰ＋型拡散層が形成される。
【０１１２】
ＰチャネルのＭＯＳトランジスタを用いたメモリセルにおいて、データのプログラムを行う場合、電圧の印加方法は２通りある。
【０１１３】
その１つ目の方法では、Ｎ型ウエル及びソース線に０Ｖが印加され、ワード線にはＰチャネルＭＯＳトランジスタからなる選択トランジスタがオンするような電圧、例えば０Ｖが印加され、ビット線には負極性の電圧、例えば−５Ｖが印加される。
【０１１４】
これによって、選択メモリセルのＭＯＳトランジスタのソース領域にはソース線の０Ｖが伝わる。また、選択メモリセルのＭＯＳキャパシタの基板側の電極にはビット線に印加された−５Ｖの電圧が伝わる。そして、ＭＯＳキャパシタによる容量結合により、セルトランジスタのゲート電位が降下し、セルトランジスタがオンする。これにより、ＭＯＳトランジスタのソース、ドレイン間に正孔電流が流れ、これによりホットエレクトロンが発生し、ＭＯＳトランジスタのソース領域側のエッジで、このホットエレクトロンがゲート電極に注入されることでプログラムが行われる。
【０１１５】
２つ目の方法では、Ｎ型ウエル及びソース線に正極性の高電圧が印加され、ワード線にはＰチャネルＭＯＳトランジスタからなる選択トランジスタがオンするような電圧、例えば０Ｖが印加され、選択ビット線には０Ｖが印加される。
【０１１６】
これによって、選択メモリセルのＭＯＳトランジスタのソース領域にはソース線に印加された正極性の高電圧が伝わる。また、選択メモリセルのＭＯＳキャパシタの基板側の電極にはビット線に印加された０Ｖの電圧が伝わる。そして、ＭＯＳキャパシタによる容量結合により、セルトランジスタのゲート電位が降下し、セルトランジスタがオンする。これにより、ＭＯＳトランジスタのソース、ドレイン間に正孔電流が流れ、これによりホットエレクトロンが発生し、ＭＯＳトランジスタのソース領域側のエッジで、このホットエレクトロンがゲート電極に注入されることでプログラムが行われる。
【０１１７】
データの読み出しを行う際は、Ｎ型ウエルに正極性の電圧が印加され、選択ビット線及び選択ワード線には０Ｖが印加され、非選択ビット線及び非選択ワード線及びソース線にはそれぞれＮ型ウエルに印加される電圧と同じ正極性の電圧が印加される。
【０１１８】
選択メモリセルが書き込み状態であれば、セルトランジスタのＭＯＳトランジスタのしきい値電圧は正極性の値なので、セルトランジスタがオンし、ビット線に電流が流れる。
【０１１９】
他方、選択メモリセルが書き込み状態でなければ、セルトランジスタのＭＯＳトランジスタのしきい値電圧は負極性の値なので、セルトランジスタはオフし、ビット線には電流は流れない。そして、ビット線に電流が流れるか否かがセンスアンプで判定され、“０”、“１”のデータが検知される。
【０１２０】
図１４は、選択トランジスタ及びセルトランジスタとしてＰチャネルトランジスタを用いた場合のプログラム時及び読み出し時における各電圧をまとめて示したものである。
【０１２１】
【発明の効果】
以上説明したようにこの発明によれば、ロジック回路からなる周辺回路と混載して半導体チップに容易に集積可能であり、かつ電気的消去を行うことができ、セル面積も小さな不揮発性半導体記憶装置を提供することができる。
【図面の簡単な説明】
【図１】この発明の第１の実施の形態による不揮発性半導体記憶装置のメモリセルアレイの一部の構成を示す等価回路図。
【図２】図１中のメモリセルアレイ内の一部のメモリセルを抽出して示すパターン平面図。
【図３】図２中のＡ−Ａ線に沿った断面図。
【図４】図１の不揮発性半導体記憶装置の動作時に各部に印加される電圧の一例を示す図。
【図５】図１の不揮発性半導体記憶装置においてプログラム前後のメモリセルのしきい値の遷移状態を示した図。
【図６】第２の実施の形態による不揮発性半導体記憶装置のメモリセルアレイの一部の構成を示す等価回路図。
【図７】図６中のメモリセルアレイ内の一部のメモリセルを抽出して示すパターン平面図。
【図８】図７中のＢ−Ｂ線に沿った断面図。
【図９】第２の実施の形態の第１の変形例によるメモリセルアレイ内の一部のメモリセルを抽出して示すパターン平面図。
【図１０】第２の実施の形態の第２の変形例による不揮発性半導体記憶装置のメモリセルアレイの一部の構成を示す等価回路図。
【図１１】第１、第２の実施の形態及び第２の実施の形態の第１、第２の変形例によるメモリセルアレイを含む不揮発性半導体記憶装置と周辺回路とが集積された半導体チップを示すブロック図。
【図１２】図１１示す半導体チップの製造工程を示す断面図。
【図１３】図１２に続く製造工程を示す断面図。
【図１４】Ｐチャネルトランジスタを用いた不揮発性半導体記憶装置の動作時に各部に印加される電圧の一例を示す図。
【図１５】従来のメモリセルの素子断面図。
【図１６】図１５のメモリセルを有するメモリセルアレイの等価回路図。
【符号の説明】
１１……選択トランジスタ、１２……セルトランジスタ、１２ａ……ＭＯＳトランジスタ、１２ｂ……ＭＯＳキャパシタ、ＭＣ…メモリセル、ＢＬ１、ＢＬ２、…ＢＬｍ……ビット線、ＳＬ１、ＳＬ２……ソース線、ＷＬ１、ＷＬ２……ワード線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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