(57)【要約】【課題】α線の流入によるデータ反転に代表されるソフトエラーが発生した際、データが反転したか否かの判断がデバイス外からは全く判断できずまた、有効なデータか否かの判断が全くできなかった。また、原因の究明等の解析も全く不可能であった。以上のことを解決することを目的とする。【解決手段】１ワード線が”Ｌ”レベル即ち、メモリセルが非選択の状態にある時のメモリセル内の記憶ノードをモニタし、データ反転が生じたような場合は、該データ反転の有無と回数を記憶保持しソフトエラーが発生したステータスをデバイス外部へ出力する。【選択図】    図１
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【特許請求の範囲】
【請求項１】
ＳＲＡＭ等のメモリセルを用いたレジスタファイルにおいて、
該メモリセルが非選択（１ワード線が”Ｌ”レベルの時）時、該メモリセル内の記憶ノードの信号を受け、記憶ノードの電位が遷移した時、所定のパルス信号を発生しかつ、ワード線が”Ｌ”の時のみ該パルスを発生させる信号遷移検出回路５と、この所定の数だけ配置された信号遷移検出回路５の出力の論理ＡＮＤをとるデータ反転カウント信号発生回路８と、
該データ反転カウント信号発生回路８の出力である、カウンタアップ信号１によりアップカウントを行いまた、ワード線が”Ｈ”レベルの時は、禁止信号発生回路７の出力のカウンタクリア信号１にて”０”クリアされるデータ反転回数カウント回路９を具備したことを特徴とする半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、読み出し、書き込みを任意に行うＳＲＡＭ等のメモリセルを用いたレジスタファイルにおいて、該メモリセルが非選択状態でのデータ反転を検出する半導体記憶装置に関する。
【０００２】
【従来の技術】
図４は従来のＳＲＡＭメモリセルを用いた、４ビット構成のレジスタファイルを示している。Ｍ０、Ｍ１、Ｍ２、Ｍ３はそれぞれＳＲＡＭのメモリセルを示している。メモリセルはｎＭＯＳのＦＥＴ（以下にｎＭＯＳという）ｎ１、ｎ２、ｎ３、ｎ４と抵抗素子１と抵抗素子２により構成されている。ビット線Ｂ−０はＳＲＡＭのメモリセルＭ０に接続されたビット線の正相成分をまた、ビット線ＢＬ−０はＳＲＡＭのメモリセルＭ０に接続されたビット線の逆相成分を示している。
同様にビット線Ｂ−１とビット線ＢＬ−１はＳＲＡＭのメモリセルＭ１に接続され、ビット線Ｂ−２とビット線ＢＬ−２はＳＲＡＭのメモリセルＭ２に接続され、ビット線Ｂ−３とビット線ＢＬ−３はＳＲＡＭのメモリセルＭ３に接続されている。
また１ワード線はＳＲＡＭのメモリセルＭ０、Ｍ１、Ｍ２、Ｍ３に接続されている。メモリセルＭ０に代表させて説明すれば、１ワード線はｎＭＯＳ、ｎ１、ｎ３のゲートに接続されており、メモリセルＭ１、Ｍ２、Ｍ３についても同様である。
この状態で書き込み動作を考える。
１ワード線が”Ｈ”レベルに遷移するとＳＲＡＭのメモリセルＭ０、Ｍ１、Ｍ２、Ｍ３、がビット線Ｂ−０とビット線ＢＬ−０、ビット線Ｂ−１とビット線ＢＬ−１、ビット線Ｂ−２とビット線ＢＬ−２、ビット線Ｂ−３とビット線ＢＬ−３、とそれぞれ導通がとれる。
この時、４書き込み回路より所定のデータをそれぞれのビット線に準備すればＳＲＡＭのメモリセルＭ０、Ｍ１、Ｍ２、Ｍ３にビット線の電位が伝播しこの状態で１ワード線を”Ｌ”レベルとすれば、書き込み動作は終了する。
次に、読み出し動作について説明する。
１ワード線が”Ｈ”レベルに遷移するとＳＲＡＭのメモリセルＭ０、Ｍ１、Ｍ２、Ｍ３、がビット線Ｂ−０とビット線ＢＬ−０、ビット線Ｂ−１とビット線ＢＬ−１、ビット線Ｂ−２とビット線ＢＬ−２、ビット線Ｂ−３とビット線ＢＬ−３、とそれぞれ導通がとれる。
この時のそれぞれのビット線の電位を３読み出し回路で観測して読み出し動作は終了する（例えば、特許文献１参照）。
【０００３】
【特許文献１】
特開平８−１７１８６号公報
【０００４】
【発明が解決しようとする課題】
しかしながら、上記方式のレジスタファイルでは、α線の流入によるデータ反転に代表されるソフトエラーが発生した際、データが反転したか否かの判断がデバイス外からは全く判断できずまた、有効なデータか否かの判断が全くできなかった。また、原因の究明等の解析も全く不可能であった。
本発明は上記問題点を解決するためになされたものであり、その目的は、メモリセルが非選択の区間でデータ反転が発生したか否か比較的簡単な方法で検出できるようにし、ソフトエラーの発生をデバイス外部より確認でき有効なデータか否かの判断ができ、システムの誤動作等を防止することにある。
【０００５】
【課題を解決するための手段】
上記不都合を解決する為、本発明では１ワード線が”Ｌ”レベル即ち、メモリセルが非選択の状態にある時のメモリセル内の記憶ノードをモニタし、データ反転が生じたような場合は、該データ反転の有無と回数を記憶保持しソフトエラーが発生したステータスをデバイス外部へ出力する。
【０００６】
【発明の実施の形態】
以下、本発明の実施例の図に基づいて説明する。図１は本発明の実施例のブロック図を示しており、図１中、図４と同じ素子には同じ名前を付与してある。また図２は図１中の５信号遷移検出回路の電子回路図を示している。図１及び図２を用いて実施の形態と動作を説明する。メモリセルＭ０、Ｍ１、Ｍ２、Ｍ３の所定の記憶ノードは５信号遷移検出回路の入力１に接続される。
図２に示されるとおり、５信号遷移検出回路では入力１が”Ｈ”レベルから”Ｌ”レベルあるいは、”Ｌ”レベルから”Ｈ”レベルへ遷移した際、出力１からは”Ｌ”のパルスを所定の区間発生させる機能を持っている。また、ワード線が”Ｈ”レベルの際は、検出禁止信号１も”Ｈ”レベルとなるから、出力１は”Ｈ”レベル固定となり該”Ｌ”パルスは出力されない。即ち該”Ｌ”パルスはワード線が”Ｌ”レベルの時のみ発生する。
メモリセルの数だけ準備される５信号遷移検出回路の出力１は、ワード線が”Ｌ”レベルの間で、そのいずれの５信号遷移検出回からの”Ｌ”パルス出力も受け付けるように８データ反転カウント信号発生回路中のＡＮＤ回路１に入力され、カウンタアップ信号１を発生させる。
カウンタアップ信号１はｎビットのアップカウンタにより構成される、９データ反転回数カウント回路のカウントクロックとして入力されるから、該カウンタアップ信号１の立ち上がり毎にワード線が”Ｌ”レベル中のメモリセルのデータ反転回数がカウントされる。
また、該９データ反転回数カウント回路には、ワード線電位の反転即ち、カウンタクリア信号１がクリア信号として入力されるからワード線が”Ｈ”の区間ではカウンタ出力１は”０”となりカウント動作は停止している。
図３は本発明の動作のタイミングチャートを示している。１書き込み区間では、所定のデータをメモリセルＭ０に書込む動作を示している。まず、ワード線を”Ｈ”レベルにした後、所定のデータを４書き込み回路に準備する。該データはビット線Ｂ−０を”Ｈ”レベルにビット線ＢＬ−０を”Ｌ”レベルに遷移させるから、該電位がメモリセルに伝播して書き込み動作は終了する。この時、カウンタクリア信号１は”Ｌ”レベルであるから９データ反転回数カウント回路中のカウンタ出力１は、”０”クリアされる。
次に、２メモリセル非選択区間即ち、ワード線が”Ｌ”レベルに遷移し、ソフトエラーが発生しデータ反転が発生した場合を考える。データの反転が発生した事により、ビット線Ｂ−０及びビット線ＢＬ−０の電位が反転する、この時カウンタアップ信号１より”Ｌ”のパルスが出力されるから、９データ反転回数カウント回路中のｎビットカウンタがカウントアップしカウンタ出力１からは”１”のデータが読み出せる、該ステータスによりソフトエラーの発生をデバイス外部にて観察出来る。
【０００７】
【発明の効果】
以上、詳細に説明したように、本発明によればメモリセルが非選択の区間でデータ反転が発生したか否か比較的簡単な方法で検出できる。この為ソフトエラーの発生をデバイス外部より確認でき有効なデータか否かの判断ができ、システムの誤動作等を防止できる。
【図面の簡単な説明】
【図１】本発明の半導体記憶装置のブロック図
【図２】本発明の半導体記憶装置の５信号遷移検出回路の回路図
【図３】本発明の半導体記憶装置のタイミングチャート
【図４】従来のシフトレジスタファイルのブロック図
【符号の説明】
Ｍ０、Ｍ１、Ｍ２、Ｍ３    メモリセル
ｎ１、ｎ２、ｎ３、ｎ４  ｎＭＯＳのＦＥＴ
１  ワード線
２  メモリアレイ
３  読み出し回路
４  書き込み回路
５  信号遷移検出回路
７  禁止信号発生回路
８  データ反転カウント信号発生回路
９  データ反転回数カウント回路
【図１】
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【図２】
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【図３】
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【図４】
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