(57)【要約】【解決手段】学習テーブル１は、符号化処理の対象として現在着目している着目画素の周辺に位置する参照画素の画素値から着目画素の画素値として予測される予測値を所定のアドレスに格納し、予測処理部３は、上記参照画素の画素値から所定の規則に基づいて上記アドレスを作成し、学習テーブル１から上記着目画素の予測値を読み出して出力し、差分処理部４は、上記着目画素の実際の画素値と上記着目画素の予測値とを受け入れて、その差分値を出力し、この差分値を各ビット毎に符号化して出力する。【効果】符号化の圧縮率が大きくなり、伝送速度の速い画像伝送システムを得ることができる。【選択図】        図１
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【特許請求の範囲】
【請求項１】
多値の画像データを符号化して出力する画像符号化装置であって、
符号化装置の対象として現在着目している着目画素の周囲に位置する参照画素の画素値に基づいて定められたアドレスに対応させて、前記着目画素の画素値として予測される予測値が格納されたテーブルと、
前記参照画素の画素値に基づいてアドレスを作成し、該アドレスに対応する前記テーブルの予測値を読み出して出力する予測処理部と、
前記着目画素の画素値と前記着目画素の予測値とから、多値の差分情報を出力する差分処理部と、
該差分処理部により出力された多値の差分情報を各ビット毎に符号化する符号化部とを備えることを特徴とする画像符号化装置。
【請求項２】
請求項１に記載の画像符号化装置において、
前記差分情報に所定量のデータ値を加算して負の差分情報の出力を排除する加算処理部を更に含むことを特徴とする画像符号化装置。
【請求項３】
請求項１又は請求項２に記載の画像符号化装置において、
前記テーブルのアドレスは、複数の参照画素の画素値から定められ、該アドレスは、各々の画素値の上位の所定数ビットを含むことを特徴とする画像符号化装置。
【請求項４】
請求項１又は請求項２に記載の画像符号化装置において、
前記テーブルのアドレスは、複数の参照画素の画素値から定められ、該アドレスは、前記着目画素に対する前記複数の参照画素の位置に応じて各々定められた数の、画素値の上位ビットを含むことを特徴とする画像符号化装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、画像伝送システムに用いられる画像符号化装置に関する。
【０００２】
【従来の技術】
ファクシミリ装置等を含む画像伝送システムでは、静止画像は、多数個の画素に分解され、通常８ビットの画素データに変換された後伝送される。画素データは、伝送速度を大きくするために、符号化装置を用いて符号化（圧縮化）される。従来の符号化装置では、次のような手順で処理が行われていた。
（１）１画素の画素データを受け入れてビット毎に分離する。（２）分離した画素データの第７ビット（最上位ビット）のみを取り出して符号化（圧縮化）して送出する。（３）上記（１）、（２）の手順を１ページ内の全ての画素について繰り返す。（４）１ページ内の全ての画素について第７ビットの処理が終わった後、再度１画素の画素データをビット毎に分離する。（５）分離した画素データの第６ビットのみを取り出して符号化（圧縮化）して送出する。（６）上記（４）、（５）の手順を１ページ内の全ての画素について繰り返す。以下、第５ビットから第０ビットまで全てのビットについても同様の処理を繰り返す。
又、単純な処理によってビット数を削減する符号化装置等についても公開されている（例えば、特許文献１参照）。
【０００３】
【特許文献１】
特開平８−９３６９号公報（要約）
【０００４】
【発明が解決しようとする課題】
上記従来の符号化装置では、隣接する画素間での相関性を考慮することなく各画素毎独自に処理しているため圧縮率を高めることが困難であった。
本発明の目的は、かかる課題を解決して伝送速度の速い画像伝送システムを得ることに有る。
【０００５】
【課題を解決するための手段】
本発明は以上の点を解決するため次の構成を採用する。
〈構成１〉
多値の画像データを符号化して出力する画像符号化装置であって、符号化装置の対象として現在着目している着目画素の周囲に位置する参照画素の画素値に基づいて定められたアドレスに対応させて、上記着目画素の画素値として予測される予測値が格納されたテーブルと、上記参照画素の画素値に基づいてアドレスを作成し、該アドレスに対応する上記テーブルの予測値を読み出して出力する予測処理部と、上記着目画素の画素値と上記着目画素の予測値とから、多値の差分情報を出力する差分処理部と、該差分処理部により出力された多値の差分情報を各ビット毎に符号化する符号化部とを備えることを特徴とする画像符号化装置。
【０００６】
〈構成２〉
構成１に記載の画像符号化装置において、上記差分情報に所定量のデータ値を加算して負の差分情報の出力を排除する加算処理部を更に含むことを特徴とする画像符号化装置。
【０００７】
〈構成３〉
構成１又は構成２に記載の画像符号化装置において、上記テーブルのアドレスは、複数の参照画素の画素値から定められ、該アドレスは、各々の画素値の上位の所定数ビットを含むことを特徴とする画像符号化装置。
【０００８】
〈構成４〉
構成１又は構成２に記載の画像符号化装置において、上記テーブルのアドレスは、複数の参照画素の画素値から定められ、該アドレスは、上記着目画素に対する上記複数の参照画素の位置に応じて各々定められた数の、画素値の上位ビットを含むことを特徴とする画像符号化装置。
【０００９】
〈作用〉
符号化処理すべき画像データとして、着目画素の画素値と該着目画素の予測値との差分値からなる差分データを採用するため、画素値と予測値とが等しい場合には、その差分データの各ビットは全て０になる。等しく無い場合であっても差分値は画素値よりも小さくなるので差分データには０のビットが含まれる確率が高い。従って、符号化の圧縮率が大きくなる。更に、符号化処理の対象として着目画素の周辺画素を参照画素として用いるため、相関性が考慮され予測値が画素値に近づく。その結果より一層圧縮率を高めることができる。
【００１０】
【発明の実施の形態】
以下、本発明の実施の形態を具体例を用いて説明する。
〈具体例１〉
図１は、具体例１の構成のブロック図である。
図１より具体例１の画像符号化装置は、学習テーブル１と、ライン記憶部２と、予測処理部３と、差分処理部４と、ビット分離部５と、ビット取り出し部６と、符号化部７と、制御部８とを備える。
【００１１】
学習テーブル１は、８ビットのアドレスに着目画素の予測値が格納されているテーブルである。ここで着目画素とは、符号化処理の対象として現在着目されている画素を言う。又、予測値とは、着目画素の周辺に位置する他の画素の画素値との相関関係から、着目画素の画素値は、このようになるであろうと予想される値である。
【００１２】
ライン記憶部２は、後記予測処理部３が上記学習テーブル１のアドレスを作成するために必要とする１ライン前の画素の画素値を画素データとして記憶するメモリである。ここで画素データとは画素値を８ビット（通常採用される例）で２値化したディジタルデータを言う。又、１ラインとは、伝送される画像の主走査方向の１走査線を言う。
【００１３】
予測処理部３は、上記着目画素に隣接する参照画素から所定の規則に基づいて上記アドレスを作成し、上記学習テーブルから着目画素の予測値を読み出して下記差分処理部４へ出力する部分である。ここで参照画素とは、着目画素の周辺に位置する他の画素であって着目画素の予測値を予測するために用いられる画素を言う。尚、上記アドレスを作成するための処理については後に詳細に説明する。
【００１４】
差分処理部４は、着目画素の画素値（画素データ）から予測値（予測データ）を減算して差分値を出力する部分である。この出力は、８ビットの２値データ（差分データ）として出力される。但し、出力が負の場合には２の補数にして出力されるため、画像情報を表す８ビットに、正負を表す１ビットが追加され９ビットの２値データとして出力される。
【００１５】
ビット分離部５は、差分処理部４の出力をビット毎に取り出して９ビット並列に展開する部分である。通常９個の並列出力を備えるレジスタ回路等が用いられる。
ビット取り出し部６は、ビット分離部５から所定のビットデータを取り出してビットプレーンを生成する部分である。通常マルチプレクサ回路が用いられる。ここでビットプレーンとは、連続して伝送されてくる多数の画像データの特定ビットのビットデータが時間の経過と共にどのように変化するかを示すデータ列である。
【００１６】
符号化部７は、上記ビット取り出し部６が生成するビットプレーンを符号化（圧縮化）する部分である。この符号化では、通常ＩＴＵ−Ｔ勧告のＴ４、Ｔ６、ＪＢＩＧ等の方法が採用される。
制御部８は、装置全体を制御するＣＰＵである。上記学習テーブル１、ライン記憶部２、予測処理部３、差分処理部４等は、制御部８に備える制御プログラムの一部として構成される場合が多い。無論、この制御部８とは別に回路ブロックとして構成されても良いことは記すまでもない。
【００１７】
〈具体例１の動作〉
最初に、予測値が学習テーブルに格納されているアドレスを着目画素に隣接する参照画素の画素値から作成する規則について説明する。
図２は、本発明による予測処理部の予測原理説明図である。
図は、処理対象となる原稿画面を多数の画素で表した図である。図上、実線の枠で囲まれている部分は１個の画素を表している。実線の二重枠で囲まれている画素２−４を着目画素として予測値を求める場合について説明する。
【００１８】
上記学習テーブル１（図１）の所定のアドレスに格納されている着目画素の予測値は、着目画素に隣接する、参照画素（１）、参照画素（２）、参照画素（３）、参照画素（４）の参照画素の画素値から所定の規則に基づいて作成されるアドレスによって読み出される。図に示すように参照画素（１）、参照画素（２）、参照画素（３）は参照ライン上に位置し、参照画素（４）は、着目ライン上に位置している。ここで参照ラインとは、着目画素の１ライン上の１水平走査線を言い、通称直上ラインとも呼ばれる。又、着目ラインとは、現在予測値を求めている着目画素が含まれている１水平走査線を言う。
【００１９】
更に、参照画素（１）とは、着目画素の直上（参照ライン上）左に位置する画素を言う。図上の画素１−３である。参照画素（２）とは、着目画素の直上（参照ライン上）に位置する画素を言う。図上の画素１−４である。参照画素（３）とは、着目画素の直上（参照ライン上）右に位置する画素を言う。図上の画素１−５である。参照画素（４）とは、着目画素の左に位置する画素を言う。図上の画素２−３である。
【００２０】
上記の参照画素（１）、参照画素（２）、参照画素（３）、参照画素（４）の位置関係は、図に示すカーソル２０を移動させて実線の二重枠で囲まれた指定枠の中に着目画素を固定すると、一義的に定まってしまう。着目画素を固定したときにカーソル２０の指定枠の位置が１個でも原稿画面の画素から外れる場合には、予測値を求めることはできない。
【００２１】
即ち、カーソル２０の二重枠で囲まれた指定枠（着目画素）が原稿画面の最上ラインと左端と右端の画素を固定した場合には指定枠の一部が原稿画面の画素から外れることになるので予測値を求めることはできない。次に参照画素（１）、参照画素（２）、参照画素（３）、参照画素（４）の画素値から学習テーブル１（図１）のアドレスを作成するための規則について説明する。
【００２２】
図３は、アドレス作成規則の説明図である。
（ａ）は、第一の規則であり各参照画素の画像データの構成を表した図である。
（ｂ）は、第二の規則であり各参照画素の画像データの構成を表した図である。
【００２３】
（ａ）より、第一の規則では、参照画素（１）の第７ビット（（１）−７）と第６ビット（（１）−６）、参照画素（２）の第７ビット（（２）−７）と第６ビット（（２）−６）、参照画素（３）の第７ビット（（３）−７）と第６ビット（（３）−６）、参照画素（４）の第７ビット（（４）−７）と第６ビット（（４）−６）とが読み出される。作成アドレスは、これら８個のビットデータを、最上位ビットから順番に（１）−７、（１）−６、（２）−７、（２）−６、（３）−７、（３）−６、（４）−７、（４）−６と並べて作成される。
【００２４】
以上の結果を学習テーブルに表すと次のようになる。
図４は、第一の規則に基づく学習テーブルの例である。
ここで作成アドレスが、参照画素の上位２ビットを合成して作成される理由は次の通りである。
画素値は８ビット（一例）なので学習テーブル１（図１）のアドレスも８ビットであることが好ましい。又、周辺画素との相関性を考慮して着目画素に隣接する複数個の参照画素から８ビットを採取することが好ましい。そこで図２に示す４個の参照画素から、それぞれ最も画素値の変化が現れやすい上位２ビットを採取して合成することとした。即ち、画素値が変化する確率は上位ビットになるに従って大きくなることを考慮したためである。
【００２５】
図３（ｂ）より、第二の規則では、参照画素（１）の第７ビット（（１）−７）、参照画素（２）の第７ビット（（２）−７）と第６ビット（（２）−６）と第５ビット（（２）−５）、参照画素（３）の第７ビット（（３）−７）、参照画素（４）の第７ビット（（４）−７）と第６ビット（（４）−６）と第５ビット（（４）−５）とが読み出される。これら８個のビットデータから作成アドレスは、最上位ビットから順番に（１）−７、（２）−７、（２）−６、（２）−５、（３）−７、（４）−７、（４）−６、（４）−５として作成される。
【００２６】
以上の結果を学習テーブルに表すと次のようになる。
図５は、第二の規則に基づく学習テーブルの例である。
上記、第一の規則との差異のみについて説明する。第一の規則では４個の参照画素のそれぞれから等分に上位２ビットを採用したが、第二の規則では、参照画素（１）と参照画素（３）からは、上位１ビットを採取し、参照画素（２）と参照画素（４）からは、上位３ビットを採取している。この理由を次に説明する。
【００２７】
図２から分かるように参照画素（２）は、着目画素の直上に位置し、参照画素（４）は、着目画素の真横に位置している。参照画素（１）と参照画素（３）は、それぞれ着目画素の斜め方向上に位置している。画面によっては、水平方向又は垂直方向に相関関係が強く現れている場合も多い。そのような画面に対応して水平方向又は垂直方向に相関関係の比重を大きくするために参照画素（２）と参照画素（４）との採取ビット数を大きく（上位３ビット）する。一方、斜め方向の相関関係は弱いので参照画素（１）と参照画素（３）との相関関係の比重を小さく（１ビット）したことに他ならない。
【００２８】
以下に、制御部８（図１）による制御動作の概要について動作手順（ステップ）に従って説明する。
ステップＳ１
制御部８（図１）は、ライン記憶部２（図１）と学習テーブル１（図１）を初期化して符号化処理を開始する。
【００２９】
ステップＳ２
制御部８（図１）は、カーソル２０（図２）の着目画素の指定枠（二重枠）を画素１−１（図２）に固定して処理を開始する。しかし、画素１−１（図２）の直上ラインは白紙なので、受け入れた画素１−１（図２）の画素値をライン記憶部２（図１）に格納し、かつ学習テーブル１（図１）を更新する。この動作を画素１−１（図２）から画素１−Ｎ（図２）を経過して画素２−１（図２）まで繰り返す。
【００３０】
ステップＳ３
制御部８（図１）は、カーソル２０（図２）の着目画素の指定枠（二重枠）を画素２−２（図２）に固定する。このとき予測処理部３（図１）は、制御部８（図１）の制御に基づいてライン記憶部２（図１）から画素１−１（参照画素（１）に相当する）の画素値と、画素１−２（参照画素（２）に相当する）の画素値と、画素１−３（参照画素（３）に相当する）の画素値とを読み出す。更に制御部８（図１）の内部に記憶されている最終処理画素２−１（参照画素（４）に相当する）の画素値を取り出す。
【００３１】
ステップＳ４
予測処理部３（図１）は、制御部８（図１）の制御に基づいて画素１−１の画素値と、画素１−２の画素値と、画素１−３の画素値と、最終処理画素２−１の画素値とから上記所定の規則（図３）に従って学習テーブル１のアドレスを作成する。
【００３２】
ステップＳ５
予測処理部３（図１）は、制御部８（図１）の制御に基づいてステップＳ４で作成したアドレスによって学習テーブル１に格納されている画素２−２の予測値を読み出す。この画素２−２の予測値を差分処理部４（図１）へ出力する。
【００３３】
ステップＳ６
差分処理部４（図１）は、制御部８（図１）の制御に基づいて予測処理部３（図１）から画素２−２の予測値を受け入れると共に外部装置（図示していない）から画素２−２の画素値を受け入れる。差分処理部４（図１）は、この画素２−２の画素値（画素データ）から画素２−２の予測値（予測データ）を減算して差分値（差分データ）を求めてビット分離部５へ出力する。同時に、画素２−２の画素値（画素データ）と画素２−２の予測値（予測データ）が等しく無いときは上記ステップＳ４で作成したアドレスに格納されている予測値を画素２−２の画素値で更新する。
【００３４】
ここで留意すべき点は次の通りである。画素２−２の画素データ（８ビット）から画素２−２の予測データ（８ビット）を減算するので予測データが画像データよりも大きい場合には差分データが負になることである。即ち、補数表現が必要になってくるため差分処理部４（図１）の出力は９ビットで表現される、ということである。
【００３５】
ステップＳ７
ビット分離部５（図１）は、制御部８（図１）の制御に基づいて差分処理部４（図１）から画素２−２の差分データを受け入れて、９ビット並列に展開する。
ステップＳ８
ビット取り出し部６（図１）は、制御部８（図１）の制御に基づいてビット分離部５（図１）から差分データの第７ビットを取り出して符号化部へ転送する。
【００３６】
ステップＳ９
符号化部７（図１）は、制御部８（図１）の制御に基づいて差分データの第７ビットを符号化（圧縮化）して出力する。この符号化（圧縮化）は、通常ＩＴＵ−Ｔ勧告のＴ４、Ｔ６、ＪＢＩＧ等の方法によって行われる。
【００３７】
ステップＳ１０
以上説明したステップＳ３からステップＳ９までの処理を１ページの全画素（但し上記の通り原稿画面の最上ラインと左端と右端の画素を除く）について実施する。この一連の処理によって第７ビットのビットプレーン符号化処理が終了する。
ステップＳ１１
同様にして第６ビットから第０ビットまでのビットプレーン符号化処理を実施する。
【００３８】
尚、以上の説明では、図３に示すように、参照画素（１）、参照画素（２）、参照画素（３）、参照画素（４）の順番に画素データを配置してアドレスを作成する場合に限定して説明した。しかし本発明は、この例に限定されるものでは無い。即ち、参照画素（１）、参照画素（２）、参照画素（３）、参照画素（４）の順番に固定する必要はない。但し、その順番は、送信原稿の全ページにわたって固定されていなければならない。ページ途中での順番変更等は認められない。
【００３９】
〈具体例１の効果〉
以上説明したように着目画素の画素値と該着目画素の予測値との差分値を符号化するため、符号化の圧縮率が大きくなる。更に、符号化処理をするに当たって、着目画素の周辺画素を参照画素として用いるため、隣接する画素間での相関性が強く現れてくる。従って、より一層圧縮率を高めることができる。以上の結果伝送速度の速い画像伝送システムを得ることができる。
【００４０】
〈具体例２〉
図６は、具体例２の構成のブロック図である。
図６より具体例２の画像符号化装置は、学習テーブル１と、ライン記憶部２と、予測処理部３と、差分処理部４と、ビット分離部５と、ビット取り出し部６と、符号化部７と、加算処理部１１と、制御部１２とを備える。
【００４１】
具体例１との差異のみについて説明する。
加算処理部１１は、差分処理部４の出力する差分値（差分データ）に１ビット追加して負の差分値の出力を排除する部分である。
具体例１で説明したように差分処理部４は、着目画素の画素値（画素データ）から予測値（予測データ）を減算した差分値（差分データ）を出力する。この出力が負の場合もあり得る。この差分値（差分データ）にデータ値２５５を加算して負のデータが出力するのを排除する部分である。従って、その出力は、正負を表すビットを含まず、画像情報のみ９ビットの２値データとして出力される。
【００４２】
具体例１との作用効果の差異について説明する。
具体例１では、差分データが負の場合に補数で表現し、その補数表現された差分データをそのまま符号化圧縮化した。従って、差分データが０から−１に変化する場合に、ほんのわずかの変化であるにも関わらず全てのビットが変動することになった。その結果圧縮率を低下させることになった。
【００４３】
数値例を挙げて再度説明する。画素Ｍの差分データが０のときは０００００００００を出力する。画素Ｍ＋１の差分データが−１のときは、補数表現され１１１１１１１１１を出力する。続いて画素Ｍ＋２の差分データが０のときは０００００００００を出力する。画素Ｍ＋３の差分データが−１のときは、補数表現され１１１１１１１１１を出力する。
【００４４】
即ち、差分データがほんのわずかの変化であるにも関わらず全てのビットプレーンは０１０１０１…と変化することになる。このビット列は、ＩＴＵ−Ｔ勧告のＴ４、Ｔ６、ＪＢＩＧ等の方法では圧縮率が低下する。かかる方法では同一データが続く場合に圧縮率が向上するように構成されているからである。
一方具体例２では、差分値（差分データ）に２５５加算して負のデータが出力するのを排除するために補数表現は採用されていない。その結果、差分データがほんのわずかの変化であるにも関わらず全てのビットプレーンは０１０１０１…と変化する事は無くなる。
【００４５】
制御部１２は、装置全体を制御するＣＰＵである。具体例１の役割に加えて加算処理部１１をも制御する部分である。上記学習テーブル１、ライン記憶部２、予測処理部３、差分処理部４、加算処理部１１等は、制御部１２に備える制御プログラムの一部として構成される場合が多い。無論、この制御部１２とは別に回路ブロックとして構成されても良いことは記すまでもない。
他の部分は、具体例１と全く同様なので説明を割愛する。
【００４６】
〈具体例２の効果〉
差分値にデータ値を２５５加算することによって負の差分値の出力が排除される。そのため差分データがほんのわずかの変化であるにも関わらず全てのビットプレーンが０１０１０１…と変化することが排除され、具体例１の効果をより一層高めることができる。
【００４７】
【発明の効果】
以上説明したように、本発明の画像符号化装置は、着目画素の画素値として予測される予測値が格納されたテーブルと、参照画素の画素値に基づいてアドレスを作成し、該アドレスに対応する上記テーブルの予測値を読み出して出力する予測処理部と、着目画素の画素値上記着目画素の予測値とから、多値の差分情報を出力する差分処理部と、該差分処理部により出力された多値の差分情報を各ビット毎に符号化する符号化部とを備えることによって、符号化の圧縮率が大きくなり、且つ、隣接する画素間での相関性が強く現れてくる。その結果伝送速度の速い画像伝送システムを得ることができる。
【図面の簡単な説明】
【図１】具体例１の構成のブロック図である。
【図２】本発明による予測処理部の予測原理説明図である。
【図３】アドレス作成規則の説明図である。
【図４】第一の規則に基づく学習テーブルの例である。
【図５】第二の規則に基づく学習テーブルの例である。
【図６】具体例２の構成のブロック図である。
【符号の説明】
１  学習テーブル
２  ライン記憶部
３  予測処理部
４  差分処理部
５  ビット分離部
６  ビット取り出し部
７  符号化部
８  制御部
【図１】
2004242115.tif 000003
【図２】
2004242115.tif 000004
【図３】
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【図４】
2004242115.tif 000006
【図５】
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【図６】
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