(57)【要約】【課題】インダクタ−シールド層間の寄生容量を小さくしつつ、シールド層での抵抗値を低く抑えることが可能な半導体装置を提供する。【解決手段】半導体基板１表面上のシールド層３と渦巻き状に形成された金属配線からなるインダクタ８との間に、接地電位ＧＮＤが与えられた金属配線５を設け、この金属配線５をシールド層３に接続することで、インダクタ−シールド層間の寄生容量を小さくしつつ、シールド層での抵抗値を低く抑える。シールド層３の外周部には、インダクタ８を横切る複数の切れ目が設けられる。複数の金属配線５もそれぞれ、インダクタ８を横切るよう配置され、切れ目で区分されたシールド層３の各領域に対応して設けられる。各金属配線５は渦巻きの中央部にまで延在し、中央部において互いに接続される。【選択図】　　　　図２
2004031922.tif 000002
【特許請求の範囲】
【請求項１】
主表面を有する半導体基板と、
前記半導体基板の前記主表面の上方に形成された配線からなるインダクタと、
前記半導体基板と前記インダクタとの間に形成され、その外周部に前記インダクタを横切る少なくとも１つの切れ目が設けられたシールド層と、
前記切れ目で区分された前記シールド層の各領域に対応して設けられた少なくとも一つの配線と
を備え、
前記少なくとも一つの配線には所定の電位が与えられ、
前記少なくとも一つの配線はそれぞれ対応する前記シールド層の各領域に電気的に接続され、
前記少なくとも一つの配線の比抵抗は前記シールド層の比抵抗よりも小さく、
前記少なくとも一つの配線は前記シールド層と前記インダクタとの間に配置され、かつ、前記インダクタを横切るよう配置された
半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記半導体基板の前記主表面上に形成され、ゲート電極、ゲート絶縁膜およびソース／ドレイン領域を有するＭＩＳ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ
をさらに備え、
前記シールド層と前記ゲート電極とは同じ材質である
半導体装置。
【請求項３】
請求項１に記載の半導体装置であって、
前記半導体基板の前記主表面内に形成された素子分離領域
をさらに備え、
前記シールド層は前記素子分離領域上に形成された
半導体装置。
【請求項４】
請求項３に記載の半導体装置であって、
前記シールド層下の前記素子分離領域は、互いに離隔した複数の部分領域から成り立っており、
前記半導体基板の前記主表面のうち、前記素子分離領域の前記複数の部分領域間の区切れ目部分上に形成された絶縁膜
をさらに備える半導体装置。
【請求項５】
請求項４に記載の半導体装置であって、
前記半導体基板の前記主表面上に形成され、ゲート電極、ゲート絶縁膜およびソース／ドレイン領域を有する複数のＭＩＳ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ
をさらに備え、
前記複数のＭＩＳトランジスタ間で前記ゲート絶縁膜の厚さは異なっており、
前記複数の部分領域間の区切れ目部分上に形成された前記絶縁膜の厚さは、前記複数のＭＩＳトランジスタの前記ゲート絶縁膜のうち最も厚いものと同じ厚さである
半導体装置。
【請求項６】
請求項１に記載の半導体装置であって、
前記インダクタの前記配線は、前記半導体基板の前記主表面に平行な面内において渦巻き状に形成され、
前記渦巻きの中央部には前記インダクタの前記配線は設けられず、
前記中央部下には前記シールド層が設けられない
半導体装置。
【請求項７】
請求項６に記載の半導体装置であって、
前記少なくとも一つの配線は前記渦巻きの中央部下に延在し、
前記渦巻きの中央部下での前記少なくとも一つの配線の幅は、前記インダクタ下での前記少なくとも一つの配線の幅よりも太い
半導体装置。
【請求項８】
請求項１に記載の半導体装置であって、
前記インダクタの前記配線は、前記半導体基板の前記主表面に平行な面内において渦巻き状に形成され、
前記少なくとも一つの配線は前記渦巻きの中央部下に延在し、
前記少なくとも一つの配線は、複数であって、前記渦巻きの中央部下において互いに接続された
半導体装置。
【請求項９】
請求項１に記載の半導体装置であって、
前記インダクタの形成面の平面視において、前記少なくとも一つの配線は、対応する前記シールド層の前記切れ目を前記インダクタに露出させないように覆う半導体装置。
【請求項１０】
請求項１に記載の半導体装置であって、
前記インダクタの前記配線は、前記半導体基板の前記主表面に平行な面内において渦巻き状に形成され、
前記少なくとも一つの配線は前記渦巻きの外周部下に延在し、
前記少なくとも一つの配線は、複数であって、前記渦巻きの外周部下近傍において、少なくとも一箇所を除いて互いに接続された
半導体装置。
【請求項１１】
主表面を有する半導体基板と、
前記半導体基板の前記主表面の上方に形成された配線からなるインダクタと、
前記半導体基板と前記インダクタとの間に形成され、その外周部に前記インダクタを横切る少なくとも１つの切れ目が設けられた第１シールド層と、
前記切れ目内に埋め込まれた絶縁膜と、
前記切れ目に対応して前記絶縁膜上に設けられた少なくとも一つの第２シールド層と
を備え、
前記第１及び第２シールド層は電気的に接続され、そのいずれにも所定の電位が与えられ、
前記インダクタの形成面の平面視において、前記第２シールド層は、前記第１シールド層の前記切れ目を前記インダクタに露出させないように覆う
半導体装置。
【請求項１２】
請求項１１に記載の半導体装置であって、
前記半導体基板の前記主表面上に形成され、下部電極、誘電体膜および上部電極を有するキャパシタ
をさらに備え、
前記第１シールド層と前記下部電極と、及び、前記絶縁膜と前記誘電体膜と、及び、前記第２シールド層と前記上部電極とは、それぞれ同じ材質である
半導体装置。
【請求項１３】
請求項１１に記載の半導体装置であって、
前記半導体基板の前記主表面内に形成された素子分離領域
をさらに備え、
前記第１シールド層は前記素子分離領域上に形成された
半導体装置。
【請求項１４】
請求項１１に記載の半導体装置であって、
前記インダクタの前記配線は、前記半導体基板の前記主表面に平行な面内において渦巻き状に形成され、
前記第２シールド層は複数であって、前記渦巻きの中央部下に延在し、
前記渦巻きの中央部下において前記複数の第２シールド層は互いに接続された半導体装置。
【請求項１５】
請求項１１に記載の半導体装置であって、
前記第２シールド層は前記渦巻きの外周部下に延在し、
前記第２シールド層は、複数であって、前記渦巻きの外周部下近傍において、少なくとも一箇所を除いて互いに接続された
半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、インダクタを含む半導体装置に関する。
【０００２】
【従来の技術】
携帯電話やＰＤＡ（Ｐｅｒｓｏｎａｌ　Ｄｉｇｉｔａｌ　Ａｓｓｉｓｔａｎｃｅ）等の携帯情報端末、その他、無線ＬＡＮ（Ｌｏｃａｌ　Ａｒｅａ　Ｎｅｔｗｏｒｋ）等における送受信周波数には、数ＧＨｚ帯の電波が採用されている。
【０００３】
数ＧＨｚ帯の電波を送受信するための半導体装置には従来、高周波送受信に適した特性を有するＧａＡｓ基板が採用されていた。しかし、近年のＳｉ製ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ　Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタの特性向上に伴い、Ｓｉ基板上への高周波送受信回路の形成が行われるようになっている。これにより、デジタル回路とアナログ回路とを同一のＳｉ基板上に形成できるようになった。
【０００４】
高周波送受信回路には、渦巻状金属配線からなるスパイラルインダクタ等のインダクタが含まれる。金属配線層を用いて半導体基板上に形成されたインダクタの特性は、図６のような等価回路で表わされることが知られている。図６において、直列接続されたインダクタンスＬおよび抵抗ＲはインダクタＩＮのインピーダンスを表している。また、並列接続された静電容量ＣＳＵＢおよび抵抗ＲＳＵＢは半導体基板ＳＵＢのインピーダンスを表している。なお、この等価回路では、静電容量ＣＳＵＢおよび抵抗ＲＳＵＢの並列接続は、インダクタＩＮと半導体基板ＳＵＢとの間の寄生容量Ｃを介しつつ、インダクタンスＬおよび抵抗Ｒの直列接続の両端それぞれと接地電位ＧＮＤとの間に接続された形で表現されている。
【０００５】
なお、スパイラルインダクタの例として下記特許文献１〜４がある。
【０００６】
【特許文献１】
特開２０００−２２０８５号公報
【特許文献２】
特開２００１−２６７３２０号公報
【特許文献３】
特開２００１−２３０３７５号公報
【特許文献４】
特開平５−２３５５５４号公報
【０００７】
【発明が解決しようとする課題】
ＧａＡｓ基板の場合は比抵抗が大きいので、図６における抵抗ＲＳＵＢが大きな値となり、静電容量ＣＳＵＢおよび抵抗ＲＳＵＢの並列接続のうち抵抗ＲＳＵＢの成分を無視して静電容量ＣＳＵＢのみとみなすことができた。従って、図６の等価回路の抵抗損失については、インダクタＩＮの抵抗Ｒの分のみを考慮すればよかった。
【０００８】
これに対して一般的にＣＭＯＳ形成に用いられるＳｉ基板の場合は、比抵抗が１００［Ω・ｃｍ］以下と小さいので、抵抗ＲＳＵＢの成分を無視するわけにはいかない。インダクタＩＮに与える信号の周波数が高くなれば、寄生容量Ｃを介してインダクタＩＮから半導体基板ＳＵＢに流れる電流が増加し、抵抗ＲＳＵＢにおいて電力が消費されてしまう。この結果、抵抗ＲＳＵＢに電流が流れてノイズが生じる、あるいは、半導体装置の消費電力が増加してしまう、等の問題がある。
【０００９】
この問題に対しては、抵抗ＲＳＵＢの値を大きくして、インダクタＩＮからの寄生電流を流れにくくする対策、あるいは、抵抗ＲＳＵＢの値を小さくして寄生電流が流れた場合であっても抵抗ＲＳＵＢで消費される電力を抑制する対策、等が考えられている。
【００１０】
また、接地電位ＧＮＤが与えられた導電体たるシールド層をインダクタＩＮと半導体基板ＳＵＢとの間に設けることで、半導体基板に向かう寄生電流を抑制する対策も考えられている。このシールド層は、半導体基板ＳＵＢに流れようとする寄生電流をトラップして接地電位ＧＮＤの方に流すために設けられる。なお、シールド層は、ＣＭＯＳトランジスタの製造工程に含まれるゲート電極形成プロセスや多層配線形成プロセスにおいて、それら素子や配線と同時に形成される。シールド層の材料には、ゲート電極と同様の材料たる多結晶Ｓｉや、多層配線と同様の材料たる金属が採用される。
【００１１】
なお、図７は、インダクタＩＮと半導体基板ＳＵＢとの間にシールド層ＳＨを設けた場合の等価回路を示す図である。この等価回路では、図６の構成に加えてシールド層ＳＨの抵抗ＲＳＨＩＥＬＤが加わっている。具体的にはこの等価回路では、抵抗ＲＳＨＩＥＬＤの一端に接地電位ＧＮＤが与えられている。そして、抵抗ＲＳＨＩＥＬＤの他端には、インダクタＩＮとシールド層ＳＨとの間の寄生容量Ｃ１を介しつつインダクタンスＬおよび抵抗Ｒの直列接続の一端が接続され、さらに、半導体基板ＳＵＢとシールド層ＳＨとの間の寄生容量Ｃ２を介しつつ静電容量ＣＳＵＢおよび抵抗ＲＳＵＢの並列接続の一端が接続されている。
【００１２】
上記特許文献１には、シールド層を設けることでインダクタＩＮからの寄生電流を流れにくくする対策を採用した半導体装置に関する記載がある。図８および図９は、この半導体装置を示す上面図および断面図である。なお、図９は、図８中の切断線ＩＸ−ＩＸにおける断面図である。
【００１３】
図８および図９に示すように、この半導体装置においては、半導体基板１００内に形成された素子分離領域１０２上のうちインダクタ１０８の直下の部分にシールド層１０３が形成されている。シールド層１０３は、不純物濃度の低い多結晶Ｓｉを用いて抵抗値の大きな層として形成されている。シールド層１０３の抵抗値を大きくするのは、図６の等価回路中の抵抗ＲＳＵＢを大きくしたのと同様の効果を得るためである。
【００１４】
この半導体装置では、シールド層１０３を半導体基板１００の直上に形成している。よって、シールド層１０３をインダクタＩＮから遠い位置に配置でき、シールド層１０３の存在が図７の等価回路中の寄生容量Ｃ１の値をさほど大きくすることはない。
【００１５】
しかしながら、この半導体装置の場合、シールド層１０３の抵抗値を大きくすると、図７の等価回路中の抵抗ＲＳＨＩＥＬＤの値が大きくなるので、高周波電流はシールド層１０３によりトラップされるよりも、むしろ寄生容量Ｃ２を介して半導体基板ＳＵＢの方に流れてしまいやすい。
【００１６】
図９の断面図からも明らかなように、シールド層１０３はインダクタ１０８とは充分にその距離が離れてはいるものの、半導体基板１００とは近接している。そのため、寄生容量Ｃ２の値は寄生容量Ｃ１の値よりも大きい。よって、寄生容量Ｃ１に電流が流れるような動作周波数では、寄生容量Ｃ２はより一層の電流を流すと考えられる。
【００１７】
したがって、この半導体装置においては、抵抗ＲＳＵＢを大きくしたときと同様の、半導体基板側への電流を流れにくくする効果を得ることは難しく、図７の等価回路中の抵抗ＲＳＨＩＥＬＤもしくは抵抗ＲＳＵＢで電力が消費されてしまう。
【００１８】
なお、図１０は上記特許文献１に記載されたシールド層１０３の形状の例を示す上面図である。このシールド層１０３ａにおいては、その内部に複数の切れ目１０３ｂが設けられている。この切れ目１０３ｂが存在するために、インダクタ１０８が発生させた磁界に起因して生じる誘導電流の流れが遮られる。
【００１９】
しかしながら、図１０のシールド層１０３ａの場合、その外周部には切れ目１０３ｂが設けられていない。よって、その四辺を含む外周部は電気的に接続された状態にあることから、この外周部に沿って誘導電流が流れてしまうという問題もある。
【００２０】
一方、上記特許文献２には、多結晶Ｓｉよりも低抵抗の金属配線を用いたシールド層を採用する半導体装置に関する記載がある。図１１および図１２は、この半導体装置を示す上面図および断面図である。なお、図１２は、図１１中の切断線ＸＩＩ−ＸＩＩにおける断面図である。
【００２１】
図１１および図１２に示すように、この半導体装置においては、半導体基板２００上に形成された層間絶縁膜２０５ａ，２０５ｂ上のうちインダクタ２０８の直下の部分にシールド層２０３が形成されている。シールド層２０３は、多層配線の形成材料たる金属配線を用いて抵抗値の小さな層として形成されている。
【００２２】
この半導体装置では、シールド層２０３の抵抗値が小さいので、図７の等価回路中の寄生容量Ｃ１に流れた電流は、半導体基板ＳＵＢ側にはほとんど流れずに抵抗ＲＳＨＩＥＬＤ側に流れる。よって、抵抗成分での電力消費による損失は抵抗ＲＳＨＩＥＬＤの分だけを考慮すればよく、その損失値はシールド層２０３が設けられない場合に比べて小さくすることができる。
【００２３】
しかしながらこの半導体装置の場合、シールド層２０３が多層配線の形成と同時に形成されるので、図１２の断面図からも明らかなように、インダクタ２０８との距離が充分に確保できないという問題がある。そのため、寄生容量Ｃ１の値が大きくなり、寄生容量成分での損失が増加してしまう。この損失を低減させるためには、インダクタ２０８に与えられる電波の周波数の上限を下げなければならないという問題がある。
【００２４】
すなわち、従来の半導体装置においては、上記特許文献１に記載の技術のようにシールド層をＭＯＳトランジスタのゲート電極と同じ材料である多結晶Ｓｉで形成した場合は、金属配線層でシールド層を形成した場合に比べて寄生容量を小さくできる反面、金属配線層を用いた場合よりも抵抗成分が大きくなり、この抵抗成分での損失が増加してしまうという問題があった。
【００２５】
一方、上記特許文献２に記載の技術のように、シールド層を多層配線と同じ材料である金属で形成した場合には、多結晶Ｓｉでシールド層を形成した場合に比べてシールド層の抵抗を小さくできる反面、インダクタとの距離が近いために、インダクタとシールド層との間の寄生容量が増加してしまい、その結果、高い周波数では寄生容量成分での損失が増加してしまうという問題があった。
【００２６】
そこで、この発明の課題は、インダクタ−シールド層間の寄生容量を小さくしつつ、シールド層での抵抗値を低く抑えることが可能な半導体装置を提供することにある。
【００２７】
【課題を解決するための手段】
請求項１に記載の発明は、主表面を有する半導体基板と、前記半導体基板の前記主表面の上方に形成された配線からなるインダクタと、前記半導体基板と前記インダクタとの間に形成され、その外周部に前記インダクタを横切る少なくとも１つの切れ目が設けられたシールド層と、前記切れ目で区分された前記シールド層の各領域に対応して設けられた複数少なくとも一つの配線とを備え、前記複数少なくとも一つの配線には所定の電位が与えられ、前記少なくとも一つの配線はそれぞれ対応する前記シールド層の各領域に電気的に接続され、前記少なくとも一つの配線の比抵抗は前記シールド層の比抵抗よりも小さく、前記少なくとも一つの配線は前記シールド層と前記インダクタとの間に配置され、かつ、前記インダクタを横切るよう配置された半導体装置である。
【００２８】
請求項１１に記載の発明は、主表面を有する半導体基板と、前記半導体基板の前記主表面の上方に形成された配線からなるインダクタと、前記半導体基板と前記インダクタとの間に形成され、その外周部に前記インダクタを横切る少なくとも１つの切れ目が設けられた第１シールド層と、前記切れ目内に埋め込まれた絶縁膜と、前記切れ目に対応して前記絶縁膜上に設けられた少なくとも一つの第２シールド層とを備え、前記第１及び第２シールド層は電気的に接続され、そのいずれにも所定の電位が与えられ、前記インダクタの形成面の平面視において、前記第２シールド層は、前記第１シールド層の前記切れ目を前記インダクタに露出させないように覆う半導体装置である。
【００２９】
【発明の実施の形態】
＜実施の形態１＞
本実施の形態は、半導体基板表面上のシールド層とインダクタとの間に、接地電位が与えられた金属配線を設け、この金属配線をシールド層に接続することで、インダクタ−シールド層間の寄生容量を小さくしつつ、シールド層での抵抗値を低く抑えた半導体装置を実現するものである。
【００３０】
図１および図２は、本実施の形態に係る半導体装置を示す上面図および断面図である。なお、図２は、図１中の切断線ＩＩ−ＩＩにおける断面図である。
【００３１】
図１および図２に示すように、この半導体装置においては、半導体基板１の主表面内に形成された素子分離領域２上にシールド層３が形成されている。また、半導体基板１の主表面上には、ゲート電極１０、ゲート絶縁膜１２およびソース／ドレイン領域を有するＭＯＳ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ９も形成されている。
【００３２】
なお、シールド層３とゲート電極１０とは同じ層に属している。すなわち、フォトリソグラフィ技術やエッチング技術を用いてゲート電極１０を形成する際にシールド層３も同時に形成される。よって、シールド層３を構成する導電材料とゲート電極１０を構成する導電材料とは同じ材質である。ゲート電極１０およびシールド層３を構成する導電材料には例えばＳｉとＷとの合金等を採用すればよい。
【００３３】
半導体基板１の主表面、ゲート電極１０およびシールド層３上には、これらを覆うように層間絶縁膜１１ａが形成されている。層間絶縁膜１１ａ上には複数の金属配線５が形成されている。この金属配線５は、層間絶縁膜１１ａ内に形成された円柱状のコンタクト配線４を介してシールド層３に電気的に接続されている。コンタクト配線４および金属配線５を構成する金属材料には、例えばＡｌ、Ｗ、Ｃｕ、Ｔｉもしくはそれらの合金が採用される。なお、金属配線５の比抵抗はシールド層３の比抵抗よりも小さい。
【００３４】
金属配線５上には、これを覆うように層間絶縁膜１１ｂが形成されている。そして、層間絶縁膜１１ｂ上には金属配線６が形成されている。さらに、金属配線６上には、これを覆うように層間絶縁膜１１ｃが形成されている。そして、層間絶縁膜１１ｃ上にはインダクタ８が形成されている。インダクタ８上には、これを覆うように層間絶縁膜１１ｄが形成されている。
【００３５】
インダクタ８は、半導体基板１の主表面の上方に渦巻き状に形成された金属配線からなっており、この渦巻きの中央部２０にはインダクタ８の金属配線は設けられてはいない。なお、図１では渦巻きの例として四角形の場合を示し、巻き数が２の場合を示しているが、インダクタ８の径（図１では例えば渦巻きの外形、ここでは四角形に内接する円の直径）は５０〜５００［μｍ］程度である。インダクタ８の径および巻き数は所望するインダクタンスの値に応じて選択される。また、渦巻きの形状についても、Ｎ角形（Ｎ≧３）や角のない螺旋形状であってもよい。一般に知られているように、インダクタの形状としては円形に近い方がより低損失となり望ましい。
【００３６】
インダクタ８を構成する金属配線には例えばＡｌ、Ｃｕあるいはそれらを含む合金が採用される。また、インダクタ８の渦巻きの内側における端部は、層間絶縁膜１１ｃ内に形成された円柱状のコンタクト配線７を介して金属配線６に電気的に接続されている。金属配線６はインダクタ８の引き出し配線として機能する。
【００３７】
渦巻きの中央部２０下にはシールド層３は設けられていない。また、シールド層３の外周部には、インダクタ８を横切る（好ましくは直交する）複数の切れ目２１が設けられている。なお本実施の形態では、切れ目２１が中央部２０にまで達しており、シールド層３が、インダクタ８を横切る複数の四角形の領域の集合で構成された形となっている。しかし、切れ目２１は必ずしもシールド層３を完全に個別の領域に分離する必要はなく、インダクタ８の直下以外の部分で切れ目２１が終端していてもよい。
【００３８】
また、複数の金属配線５もインダクタ８を横切る（好ましくは直交する）よう配置されている。金属配線５のそれぞれは、切れ目２１で区分されたシールド層３の各領域に対応して設けられている。金属配線５は、それぞれ対応するシールド層３の各領域にコンタクト配線４を介して電気的に接続される。
【００３９】
各金属配線５は渦巻きの中央部２０下にまで延在し、中央部２０下において互いに接続されている。なお、中央部２０下での各金属配線５の幅は、インダクタ８下での金属配線５の幅よりも太い。また、複数の金属配線５のうち一部が引き出し配線３０としてインダクタ８の外側に引き出され、引き出し配線３０に接地電位ＧＮＤが与えられる。
【００４０】
なお、金属配線５の配線幅は、例えばコンタクト配線４の直径が０．２［μｍ］であれば、細い部分で０．３［μｍ］、太い部分で０．６［μｍ］程度とすればよい。
【００４１】
さて、図３は本実施の形態に係る半導体装置の各部の抵抗および寄生容量を示す図である。この図３を用いて、本実施の形態に係る半導体装置における寄生容量および抵抗での損失の低減について説明する。
【００４２】
インダクタ８とその下のシールド層３との間の寄生容量４１を介してシールド層３に流れる電流は、最も近い位置にあるコンタクト配線４を経てその上の金属配線５へと流れ、引き出し線３０を介して接地電位ＧＮＤへと至る。なお、シールド層３は半導体基板１の直上に形成されているので、シールド層３をインダクタ８から遠い位置に配置でき、寄生容量４１の値をさほど大きくすることはない。
【００４３】
この電流経路のうちでは、金属配線５およびコンタクト配線４が同材料で形成されており、また、金属配線５の比抵抗がシールド層３の比抵抗よりも小さいことから、シールド層３が最も高抵抗な材質となる。しかし、前述のようにシールド層３の材料に例えばＳｉとＷとの合金等を採用すれば、その抵抗値を低く抑えることが可能となる。
【００４４】
また、切れ目２１で区分されたシールド層３の各領域に金属配線５およびコンタクト配線４が設けられていることから、寄生容量４１を介してシールド層３に流れる電流がコンタクト配線４まで到達する距離を短くすることができ、その経路での抵抗４２を低く抑えることができる。
【００４５】
また、インダクタ８と最も近い距離にある金属配線５については、前述のようにインダクタ８下ではその配線幅を細くしている。よって、インダクタ８と金属配線５との間の対向面積を減少させて、両者の間の寄生容量４３を小さく抑えることができる。
【００４６】
上記特許文献１に記載の技術では、本実施の形態における複数の金属配線５のような存在が無く、抵抗の大きなシールド層を流れる電流の経路が長くなり、その抵抗での損失が大きかった。また、上記特許文献２に記載の技術では、シールド層が多層配線層の位置に形成されていたため、両者の距離が近くなり、インダクタとシールド層との間の寄生容量が大きかった。
【００４７】
一方、本実施の形態にかかる半導体装置によれば、これらの問題は回避され、シールド層３における抵抗４２を低く抑え、寄生容量４１，４３についても小さくすることができ、損失を低く抑えることが可能となる。
【００４８】
すなわち、本実施の形態にかかる半導体装置によれば、金属配線５の比抵抗はシールド層３の比抵抗よりも小さく、複数の金属配線５はいずれもシールド層３とインダクタ８との間に配置され、かつ、インダクタ８を横切るよう配置されている。よって、インダクタ８とシールド層３との間の距離を大きくとってインダクタ８−シールド層３間の寄生容量を小さくしつつ、インダクタ８から半導体基板１に流れようとする寄生電流を、シールド層３および金属配線５を介することによりシールド層３の抵抗値を低く抑えながら接地電位ＧＮＤの方へとトラップすることが可能となる。
【００４９】
また、金属配線５は、シールド層３よりもインダクタ８に近いがインダクタ８を横切るよう配置されているので、金属配線５とインダクタ８との間の対向面積を抑制して両者の間の寄生容量４３の増大を抑制することができる。
【００５０】
さらに、シールド層３の外周部には、インダクタ８を横切る切れ目２１が設けられている。図１０のシールド層のように外周部に切れ目が設けられていなければ、外周部に沿ってインダクタ８によりシールド層３に誘起される電流が流れてしまうが、本実施の形態のようにシールド層の外周部に切れ目が設けられておれば、インダクタ８による誘導電流を遮ることができる。
【００５１】
また、本実施の形態にかかる半導体装置によれば、シールド層３は素子分離領域２上に形成されている。よって、シールド層３と半導体基板１との間に絶縁層を挟むことができ、シールド層３と半導体基板１との間の寄生容量（図７中の寄生容量Ｃ２）を低減することができる。
【００５２】
さらに、本実施の形態にかかる半導体装置によれば、シールド層３とＭＯＳトランジスタ９のゲート電極１０とは同じ材質である。よって、フォトリソグラフィ技術やエッチング技術を用いてゲート電極１０を形成する際にシールド層３を同時に形成することが可能であり、シールド層形成のための特別な工程を追加する必要がない。また、シールド層３を半導体基板１の直上のゲート電極１０形成層に形成できるので、インダクタ８とシールド層３との間の距離を大きくとってインダクタ−シールド層間の寄生容量を小さくすることができる。
【００５３】
また、本実施の形態にかかる半導体装置によれば、渦巻きの中央部２０にはインダクタ８の配線は設けられず、中央部２０下にはシールド層３が設けられない。よって、インダクタ８を必要な巻き数に形成することが可能であり、かつ、シールド層３を必要な領域にのみ形成して、シールド層３とインダクタ８との間の寄生容量およびシールド層３と半導体基板１との間の寄生容量の増大を抑制することが可能である。
【００５４】
さらに、本実施の形態にかかる半導体装置によれば、渦巻きの中央部２０下での金属配線５の幅は、インダクタ８下での金属配線５の幅よりも太い。よって、インダクタ８下での金属配線５の幅を細くして金属配線５とインダクタ８との間の寄生容量の増大を抑制しつつ、渦巻きの中央部２０下での金属配線５の幅を太くして金属配線５の抵抗値を低減することが可能となる。
【００５５】
また、本実施の形態にかかる半導体装置によれば、渦巻きの中央部２０下において複数の金属配線５は互いに接続されている。
【００５６】
仮に複数の金属配線５がシールド層３の外周部に沿って互いに接続されている場合を考えると、インダクタ８に電流が流れたときに金属配線５の外周部にその電流と反対の向きの誘導電流が発生する。この誘導電流により発生する磁束は、インダクタ８に流れる電流が生成する磁束を弱めてしまい、インダクタ８のインダクタンスの値を見かけ上、低下させてしまうことになる。
【００５７】
一方、中央部２０下において複数の金属配線５が接続されておれば、金属配線５の外周部において誘導電流の発生が遮られるのでインダクタンスの値を低下させることはない。
【００５８】
よって、複数の金属配線５がシールド層３の外周部に沿って互いに接続されている場合と異なり、インダクタ８により複数の金属配線５に誘起される電流を遮ることができる。
【００５９】
＜実施の形態２＞
本実施の形態は、実施の形態１に係る半導体装置の変形例であって、インダクタ８の金属配線の渦巻きを中央部にまで延在させたものである。
【００６０】
図４および図５は、本実施の形態に係る半導体装置を示す上面図および断面図である。なお、図５は、図４中の切断線Ｖ−Ｖにおける断面図である。また、図４および図５では実施の形態１に係る半導体装置と同様の機能を有する要素については同一符号を付している。
【００６１】
図４および図５に示すようにこの半導体装置においては、インダクタ８の金属配線の渦巻きを中央部にまで延在させ、中央部には空隙を設けていない。この場合は、シールド層３も中央部にまで設けられる。
【００６２】
インダクタ８の金属配線の渦巻きを中央部にまで延在させれば、インダクタ８の線長を長くし、巻き数を多くすることができるので、インダクタンスの値をより高めることが可能となる。
【００６３】
ただし、シールド層３も中央部にまで設ける必要が生じるため、シールド層３下の素子分離領域２を広範囲に形成しなければならない。素子分離領域２が存在しないと、シールド層３と半導体基板１との間の寄生容量が大きくなってしまうからである。
【００６４】
さて、素子分離領域２は、例えばトレンチを半導体基板１上に形成してその内部に絶縁膜（例えばシリコン酸化膜）を充填し、半導体基板１の表面より上側の絶縁膜を除去して平坦化することで形成される。その表面の平坦化のためにＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）プロセスが採用されることが多い。
【００６５】
ところが、素子分離領域２が広い範囲に亘る場合、ＣＭＰプロセスに起因して素子分離領域２の中央部にディッシング等が生じ、素子分離領域２を設計どおりに形成できない場合がある。すなわち、素子分離領域２を広い範囲に亘って形成するのは困難である。
【００６６】
上述のようにインダクタ８の径は５０〜５００［μｍ］であり、シールド層３も同様の大きさの範囲まで設けられる。よって、素子分離領域２についても同様に、広い範囲まで設けられる必要がある。
【００６７】
そこで、本実施の形態においては、図５に示すようにシールド層３下の素子分離領域２を互いに離隔した複数の部分領域に区分して（例えば５０［μｍ］ごとに区切って）形成する。これにより、シールド層３下の素子分離領域２を広大な範囲に設けたい場合であっても、素子分離領域２の形成工程でＣＭＰによる平坦化を行う際に、プロセス安定性を向上させることができる。その結果、製品間でのばらつきを抑制しつつシールド層３を安定して形成することが可能となる。
【００６８】
なお、このようにすると、半導体基板１の主表面のうち、素子分離領域２の複数の部分領域間の区切れ目部分には素子分離領域２が設けられないことになってしまう。そこで、本実施の形態においてはその区切れ目部分に絶縁膜２２，２３を形成する。これにより、素子分離領域２の区切れ目部分においても、シールド層３と半導体基板１との間に絶縁層を挟むことができる。
【００６９】
なお、絶縁膜２２，２３は、ＭＯＳトランジスタ９のゲート絶縁膜１２を例えば熱酸化法等で形成する場合にそれと同時に形成すればよい。そうすれば、フォトリソグラフィ技術等を用いてゲート絶縁膜１２を形成する際に素子分離領域２の区切れ目部分上に絶縁膜２２，２３を同時に形成することが可能であり、絶縁膜２２，２３の形成のための特別な工程を追加する必要がない。
【００７０】
なお、ゲート絶縁膜１２の膜厚は、素子分離領域２の膜厚よりもかなり小さいのが一般的である。よって、絶縁膜２２，２３の部分でのシールド層３と半導体基板１との間の寄生容量の値は大きくなってしまうのはやむを得ない。
【００７１】
しかし、例えばＭＯＳトランジスタ９が複数、半導体基板１上に形成され、各ＭＯＳトランジスタ間でゲート絶縁膜１２の厚さが異なるのであれば、そのゲート絶縁膜のうち最も厚いものと同じ厚さで絶縁膜２２，２３を形成すればよい。そうすれば、絶縁膜２２，２３を厚く形成してシールド層３と半導体基板１との間の寄生容量を低減することができる。
【００７２】
その他の構成は実施の形態１に係る半導体装置と同様のため、説明を省略する。
【００７３】
＜実施の形態３＞
本実施の形態は、実施の形態１に係る半導体装置の変形例であって、シールド層の切れ目をインダクタに露出させないように金属配線に覆わせたものである。
【００７４】
図１３ないし図１５は、本実施の形態に係る半導体装置を示す上面図、斜視図および断面図である。なお、図１５は、図１３中の切断線ＸＶ−ＸＶにおける断面図である。また、図１３ないし図１５では実施の形態１に係る半導体装置と同様の機能を有する要素については同一符号を付している。
【００７５】
図１３ないし図１５に示すようにこの半導体装置においては、シールド層が３ａ〜３ｈの各部に分割されており、インダクタ８形成面の平面視において、その相互間の切れ目２１をインダクタ８に露出させないよう、シールド層３ａ〜３ｈに対応する金属配線５に覆わせている。なお、金属配線５と各シールド層３ａ〜３ｈとは、コンタクト配線４ａ〜４ｈでそれぞれ接続されている。
【００７６】
各金属配線５は、切れ目２１を覆うだけでなく、その両側のシールド層（例えば３ｆ及び３ｇ）の切れ目近傍の表面をも覆う。そして、切れ目２１を挟む一方のシールド層（例えば３ｇ）と金属配線５との重なり部分においてコンタクト配線（例えば４ｇ）が設けられる。このコンタクト配線４ａ〜４ｈで結ばれているシールド層３ａ〜３ｈと各金属配線５とが、それぞれ対応している。
【００７７】
各金属配線５は渦巻きの中央部下にまで延在し、中央部下において互いに接続されている。なお、複数の金属配線５のうち一部が引き出し配線３０としてインダクタ８の外側に引き出され、引き出し配線３０に接地電位ＧＮＤが与えられる。
【００７８】
また、渦巻きの中央部下において複数の金属配線５が接続されておれば、金属配線５の外周部において誘導電流の発生が遮られるのでインダクタンスの値を低下させることはない。よって、複数の金属配線５がシールド層３の外周部に沿って互いに接続されている場合と異なり、インダクタ８により複数の金属配線５に誘起される電流を遮ることができる。
【００７９】
なお、シールド層３ａ〜３ｈを分割しているのも、インダクタ８に電流が流れたときにシールド層の外周部にその電流と反対の向きの誘導電流が発生するのを防ぐためである。
【００８０】
図１や図４の場合のように、シールド層３の切れ目２１がインダクタ８に露出しておれば、インダクタ８に流れる高周波信号が寄生電流としてシールド層３の切れ目２１を経て半導体基板１へと漏れる可能性がある。このような寄生電流が発生すると、半導体基板を経て他のインダクタや基板上の配線等に高周波信号が伝播し、クロストークが生じる可能性がある。
【００８１】
例えば上記特許文献３には、シールド層の切れ目内の半導体基板上に新たにシールドパターンを設けて寄生電流の漏れを防ぐ技術が示されている。しかし、この技術ではサイドウォールの幅の分だけ切れ目内にシールドパターンの未形成領域が残り、不十分なシールド効果しか得られない。
【００８２】
本実施の形態においては、各シールド層３ａ〜３ｈの切れ目２１を金属配線５に完全に覆わせており、シールド効果が高い。このことを図１６〜図１９を用いて説明する。
【００８３】
図１６は、金属配線５がシールド層３ａ，３ｂ間の切れ目２１を覆わない場合の寄生電流ＬＫａを示した図である。図１６に示すように、切れ目２１がインダクタ８に露出していると、インダクタ８と半導体基板１とが最短距離となるインダクタ８の鉛直直下方向に寄生電流ＬＫａが流れることとなる。
【００８４】
一方、図１７は、金属配線５がシールド層３ａ，３ｂ間の切れ目２１を覆う場合を示した図である。金属配線５が切れ目２１を覆うので、図１６に示したようなインダクタ８の鉛直直下方向の寄生電流ＬＫａは、金属配線５に捕らえられる。ここで、金属配線５とシールド層３ａ，３ｂとが重なり合う幅をＬ１、シールド層３ａ，３ｂ間の切れ目２１の幅をＬ２、シールド層３ａ，３ｂの厚さをＬ３、金属配線５とシールド層３ａ，３ｂとの距離をＬ４とする。
【００８５】
図１８は、インダクタ８からシールド層３ａ，３ｂ間の切れ目２１へと、斜めに流れ込む寄生電流ＬＫｂを示した図である。
【００８６】
インダクタ８からシールド層３ａ，３ｂ間の切れ目２１へと流れ込む寄生電流には、寄生電流ＬＫａのような鉛直直下方向のものだけでなく、寄生電流ＬＫｂのような斜め方向のものも含まれる。よって、このような斜め方向の寄生電流の半導体基板１への流入を防ぐためには、図１７中のＬ１〜Ｌ４の各値を適切に設定する必要がある。
【００８７】
斜め方向の寄生電流ＬＫｂを防ぐためには、例えば金属配線５とシールド層３ａ，３ｂとが重なり合う幅Ｌ１を大きくとればよい。そうすれば、図１９に示すように、切れ目２１に寄生電流ＬＫｃが入射してもシールド層３ｂに吸収され、半導体基板１には到達しない。この他にも、切れ目２１の幅Ｌ２を小さくする、シールド層３ａ，３ｂの厚さＬ３を厚くする、金属配線５とシールド層３ａ，３ｂとの距離Ｌ４を短くする、等を行って斜め方向の寄生電流の半導体基板１への流入を防ぐことができる。
【００８８】
なお、斜め方向の寄生電流流入防止のためには、金属配線５とシールド層３ａ，３ｂとが重なり合う幅Ｌ１を大きくすればよいが、重なり幅Ｌ１を大きくすることは、シールド層３ａ〜３ｈと金属配線５との対向面積を増大させることにもなる。すると、シールド層３ａ〜３ｈと金属配線５との間の寄生容量が大きくなり、このスパイラルインダクタの使用可能周波数が低くなってしまうという問題がある。寄生容量が大きいと、高周波電流はスパイラルインダクタの巻き線を流れずに、寄生容量を経由してシールド層３ａ〜３ｈへと流れてしまうからである。
【００８９】
よって、それらの事情を考慮して、Ｌ１〜Ｌ４の各値を決定すればよい。例えば、Ｌ１、Ｌ２、Ｌ４の各値が既定であって、図１９に示すように、寄生電流ＬＫｃがシールド層３ｂに吸収されるようにＬ３の値を決定したい場合、次のようにすればよい。
【００９０】
すなわち、寄生電流ＬＫｃの到達位置のシールド層３ｂ表面からの深さをＸとすれば、Ｘ：Ｌ２＝Ｌ４：Ｌ１であり、また、Ｘ≦Ｌ３でなければならない。この二式より、Ｌ３≧Ｌ２×Ｌ４／Ｌ１としてＬ３を決定することができる。
【００９１】
本実施の形態にかかる半導体装置を用いれば、インダクタ８の形成面の平面視において、金属配線５は、対応するシールド層３ａ〜３ｈの切れ目２１をインダクタ８に露出させないように覆う。よって、インダクタ８からシールド層３ａ〜３ｈの切れ目２１へと向かう寄生電流を金属配線５で捕らえることが可能となり、シールド効果が高まる。これにより、クロストークが生じにくくなる。
【００９２】
また、本実施の形態では、シールド層３ａ〜３ｈをインダクタ８の巻き線の直下近傍のみに配置している。これにより、シールド層３ａ〜３ｈの面積が抑制され、シールド層３ａ〜３ｈと半導体基板１との間の寄生容量が低減する。よって、寄生容量に起因するスパイラルインダクタの特性劣化を抑えることができる。この効果は、スパイラルインダクタの直径が大きく、巻き数が少ない場合に特に顕著となる。
【００９３】
また、本実施の形態においても、シールド層３ａ〜３ｈをＭＯＳトランジスタのゲート電極形成と同時に形成すればよい。そして、金属配線５も多層配線の一つと同時に形成し、コンタクト配線４ａ〜４ｈも、多層配線とＭＯＳトランジスタのゲート電極とを結ぶコンタクトと同時に形成すればよい。従って、このシールドを設けるにあたり特別な製造工程を要することなく、即ち製造コストの上昇を伴わずに、よりシールド効果の高いスパイラルインダクタを得られる。
【００９４】
なお、本実施の形態では四角形のスパイラルインダクタにシールドを設ける場合を説明したが、スパイラルインダクタの形状が五角形以上や円、楕円等であっても、同様の構成のシールドを設ければよい。その場合も同様の効果を奏する。
【００９５】
また、図１３ないし図１５においては、各金属配線５をインダクタ８の渦巻き中央部下にて接続していたが、図２０に示すように、各金属配線５を渦巻きの外周部下に延在させて、その近傍において接続部５ａにより互いに接続させてもよい。ただし、接続部５ａには、少なくとも一箇所の途切れ目５ｂが存在する。
【００９６】
こうすれば、金属配線５がシールド層３ａ〜３ｈの外周部に沿って互いに接続されていても、途切れ目５ｂが存在するのでインダクタ８により金属配線５の接続部５ａに誘起される電流を遮ることができる。
【００９７】
＜実施の形態４＞
本実施の形態は、実施の形態３に係る半導体装置の変形例であって、シールド層の切れ目内に絶縁膜を埋め込み、その絶縁膜上に第２シールド層を設け、この第２シールド層に切れ目を覆わせたものである。
【００９８】
図２１及び図２２は、本実施の形態に係る半導体装置を示す上面図および断面図である。なお、図２２は、図２１中の切断線ＸＸＩＩ−ＸＸＩＩにおける断面図である。また、図２１及び図２２では実施の形態１に係る半導体装置と同様の機能を有する要素については同一符号を付している。
【００９９】
本実施の形態においては、多層配線と同材質の金属配線を設けるのではなく、半導体基板１上のキャパシタ１５のキャパシタ上部電極１８と同材質で第２シールド層５を設ける。なお、下層のシールド層３については以降、第１シールド層と称する。
【０１００】
本実施の形態では、切れ目２１が第１シールド層３の中央部にまで達しており、そこから第１シールド層３の外周方向に向かって上下左右各方向に延在している。
【０１０１】
また、第１シールド層３の切れ目２１内には絶縁膜１３が埋め込まれる。そして、第２シールド層５は、絶縁膜１３上に形成され、インダクタ８の形成面の平面視において、切れ目２１をインダクタ８に露出させないように覆う。具体的には、第２シールド層５は、切れ目２１を覆うだけでなく、その両側の第１シールド層３の切れ目近傍の表面をも覆う。
【０１０２】
図２２に示すように、キャパシタ１５は半導体基板１上に形成されている。キャパシタ１５は、キャパシタ下部電極１６、キャパシタ用誘電体膜１７及びキャパシタ上部電極１８がこの順に積層されて形成されている。
【０１０３】
キャパシタ下部電極１６及びキャパシタ上部電極１８は、例えば多結晶シリコン、アモルファスシリコン若しくは単結晶シリコンで構成される。あるいは、それらの積層膜であってもよいし、表面に金属シリサイドが形成されていてもよい。また、キャパシタ用誘電体膜１７には例えばシリコン窒化膜やシリコン酸化膜を採用すればよい。キャパシタ用誘電体膜１７の膜厚は例えば０．１［μｍ］程度とすればよい。
【０１０４】
なお、第１シールド層３とキャパシタ下部電極１６とは同じ層に属している。すなわち、フォトリソグラフィ技術やエッチング技術を用いてキャパシタ下部電極１６を形成する際に第１シールド層３も同時に形成される。よって、第１シールド層３を構成する導電材料とキャパシタ下部電極１６を構成する導電材料とは同じ材質である。
【０１０５】
同様に、絶縁膜１３及びキャパシタ用誘電体膜１７も同時に形成されて同じ材質となり、第２シールド層５及びキャパシタ上部電極１８も同時に形成されて同じ材質となる。
【０１０６】
なお、半導体基板１上には、図２に示したＭＯＳトランジスタ９を形成してもよい。この場合、ゲート電極１０と、キャパシタ下部電極１６及びキャパシタ上部電極１８のいずれかとを、同時に形成すればよい。
【０１０７】
第１及び第２シールド層３，５は、コンタクト配線４ｉ，４ｊ及び接地引き出し配線１４を介して電気的に接続され、そのいずれにも接地電位ＧＮＤが与えられる。なお、第１シールド層３とコンタクト配線４ｊとを電気的に接続するために、コンタクト配線４ｊの近傍では絶縁膜１３が取り除かれている。
【０１０８】
本実施の形態に係る半導体装置によれば、インダクタ８の形成面の平面視において、第２シールド層５は、第１シールド層３の切れ目２１をインダクタ８に露出させないように覆う。よって、インダクタ８から第１シールド層３の切れ目２１へと向かう寄生電流を第２シールド層５で捕らえることが可能となり、シールド効果が高まる。これにより、クロストークが生じにくくなる。
【０１０９】
また、第１シールド層３とキャパシタ下部電極１６と、及び、絶縁膜１３とキャパシタ用誘電体膜１７と、及び、第２シールド層５とキャパシタ上部電極１８とは、それぞれ同じ材質である。よって、フォトリソグラフィ技術やエッチング技術を用いてキャパシタを形成する際に、第１及び第２シールド層３，５並びに絶縁膜１３を同時に形成することが可能であり、第１及び第２シールド層３，５形成のための特別な工程を追加する必要がない。また、第１及び第２シールド層３，５を半導体基板１の直上のキャパシタ１５の形成層に形成できるので、インダクタ８と第１及び第２シールド層３，５との間の距離を大きくとってインダクタ−シールド層間の寄生容量を小さくすることができる。
【０１１０】
また、実施の形態１の場合と同様、第１シールド層３は素子分離領域２上に形成されている。よって、第１シールド層３と半導体基板１との間に絶縁層を挟むことができ、第１シールド層３と半導体基板１との間の寄生容量を低減することができる。
【０１１１】
図２３及び図２４は、本実施の形態に係る半導体装置の変形例及び他の変形例を示す上面図である。なお、図２３及び図２４においては、第１シールド層３に複数の切れ目２１が設けられており、各切れ目に対応して複数の第２シールド層５が設けられている。
【０１１２】
図２３においては図２０の場合と同様、各第２シールド層５をインダクタ８の渦巻きの外周部下に延在させて、その近傍において接続部５ａにより互いに接続させている。ただし、接続部５ａには、少なくとも一箇所の途切れ目５ｂが存在する。
【０１１３】
この場合、第２シールド層５が第１シールド層３の外周部に沿って互いに接続されていても、途切れ目５ｂが存在するのでインダクタ８により第２シールド層５の接続部５ａに誘起される電流を遮ることができる。
【０１１４】
一方、図２４においては図１３の場合と同様、各第２シールド層５をインダクタ８の渦巻きの中央部下において互いに接続している。
【０１１５】
この場合も、インダクタ８により各第２シールド層５に誘起される電流を遮ることができる。
【０１１６】
また、図２５及び図２６は、本実施の形態に係る半導体装置の更なる他の変形例を示す上面図及び断面図である。なお、図２５及び図２６においては、第１シールド層が３ａ〜３ｈの各部に分割されており、各第２シールド層５はインダクタ８の渦巻きの中央部下において互いに接続されている。
【０１１７】
図２５及び図２６においては、各第２シールド層５にコンタクト部５ｃが設けられ、このコンタクト部５ｃ下の絶縁膜１３に各開口部３ａ１〜３ｈ１が設けられている。そして、各コンタクト部５ｃは開口部３ａ１〜３ｈ１を介して、対応する第１シールド層３ａ〜３ｈにそれぞれ接続されている。
【０１１８】
第２シールド層５には、接地引き出し配線１４及びコンタクト配線４ｉを介して接地電位ＧＮＤが与えられるので、コンタクト部５ｃを介して第１シールド層３ａ〜３ｈにも接地電位ＧＮＤが伝播する。
【０１１９】
コンタクト部５ｃの面積は、図２１のコンタクト配線４ｊなどに比べて大きくすることができるので、第１シールド層３ａ〜３ｈと第２シールド層５との間の寄生抵抗を低減できる。
【０１２０】
【発明の効果】
請求項１に記載の発明によれば、少なくとも一つの配線の比抵抗はシールド層の比抵抗よりも小さく、少なくとも一つの配線はシールド層とインダクタとの間に配置され、かつ、インダクタを横切るよう配置されている。よって、インダクタとシールド層との間の距離を大きくとってインダクタ−シールド層間の寄生容量を小さくしつつ、インダクタから半導体基板に流れようとする寄生電流を、シールド層および少なくとも一つの配線を介することによりシールド層の抵抗値を低く抑えながら所定の電位の方へとトラップすることが可能となる。また、少なくとも一つの配線は、シールド層よりもインダクタに近いがインダクタを横切るよう配置されているので、少なくとも一つの配線とインダクタとの間の対向面積を抑制して両者の間の寄生容量の増大を抑制することができる。さらに、シールド層の外周部にはインダクタを横切る少なくとも１つの切れ目が設けられているので、インダクタによりシールド層に誘起される電流を遮ることができる。
【０１２１】
請求項１１に記載の発明によれば、インダクタの形成面の平面視において、第２シールド層は、第１シールド層の切れ目をインダクタに露出させないように覆う。よって、インダクタから第１シールド層の切れ目へと向かう寄生電流を第２シールド層で捕らえることが可能となり、シールド効果が高まる。これにより、クロストークが生じにくくなる。
【図面の簡単な説明】
【図１】実施の形態１に係る半導体装置を示す上面図である。
【図２】実施の形態１に係る半導体装置を示す断面図である。
【図３】実施の形態１に係る半導体装置の各部の抵抗および寄生容量を示す図である。
【図４】実施の形態２に係る半導体装置を示す上面図である。
【図５】実施の形態２に係る半導体装置を示す断面図である。
【図６】インダクタを含む半導体装置の等価回路を示す図である。
【図７】シールド層を含む半導体装置の等価回路を示す図である。
【図８】従来の半導体装置を示す上面図である。
【図９】従来の半導体装置を示す断面図である。
【図１０】従来の半導体装置のシールド層を示す図である。
【図１１】他の従来の半導体装置を示す上面図である。
【図１２】他の従来の半導体装置を示す断面図である。
【図１３】実施の形態３に係る半導体装置を示す上面図である。
【図１４】実施の形態３に係る半導体装置を示す斜視図である。
【図１５】実施の形態３に係る半導体装置を示す断面図である。
【図１６】実施の形態３に係る半導体装置においてインダクタから半導体基板へと流れる寄生電流を説明する図である。
【図１７】実施の形態３に係る半導体装置において金属配線５の各部の寸法を示す図である。
【図１８】実施の形態３に係る半導体装置において寄生電流が斜め方向から入射する様子を示す図である。
【図１９】実施の形態３に係る半導体装置において寄生電流がシールド層に吸収される様子を説明する図である。
【図２０】実施の形態３に係る半導体装置の変形例を示す上面図である。
【図２１】実施の形態４に係る半導体装置を示す上面図である。
【図２２】実施の形態４に係る半導体装置を示す断面図である。
【図２３】実施の形態４に係る半導体装置の変形例を示す上面図である。
【図２４】実施の形態４に係る半導体装置の他の変形例を示す上面図である。
【図２５】実施の形態４に係る半導体装置の更なる他の変形例を示す上面図である。
【図２６】実施の形態４に係る半導体装置の更なる他の変形例を示す断面図である。
【符号の説明】
１　半導体基板、２　素子分離領域、３，３ａ〜３ｈ　シールド層または第１シールド層、４，７　コンタクト配線、５，６　金属配線または第２シールド層、８　インダクタ、９　ＭＯＳトランジスタ、１０　ゲート電極、１１ａ〜１１ｄ　層間絶縁膜、１２　ゲート絶縁膜、２０　渦巻きの中央部、２１　切れ目、２２，２３　絶縁膜、３０　引き出し線。
【図１】
2004031922.tif 000003
【図２】
2004031922.tif 000004
【図３】
2004031922.tif 000005
【図４】
2004031922.tif 000006
【図５】
2004031922.tif 000007
【図６】
2004031922.tif 000008
【図７】
2004031922.tif 000009
【図８】
2004031922.tif 000010
【図９】
2004031922.tif 000011
【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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