(57)【要約】【課題】経済的で大容量のメモリ構造を提供する【解決手段】第１の電極（８３５，２３５，３３５，４３５，５３５，６３５，７４３）と、第２の電極（２７，２３９ａ，２３９ｂ，３３９ａ，　３３９ｂ，　４３９ａ，４３９ｂ，５３９ａ，５３９ｂ，６３９ａ，６３９ｂ，７３５）と、第３の電極（８３３，２３３，３３３，３４１，４３３，４４１，５３３，６３３，６４１，７３９）と、第１および第２の電極の間に配置された制御素子（２５）と、第２の電極の縁部および第３の電極の間に配置されたメモリ記憶素子（２３）とを備えるメモリ構造が提供される。【選択図】図３
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【特許請求の範囲】
【請求項１】
第１の電極（８３５、２３５、３３５、４３５、５３５、６３５、７４３）と、
縁部を有する第２の電極（２７、２３９ａ、２３９ｂ、３３９ａ、３３９ｂ、４３９ａ、４３９ｂ、５３９ａ、５３９ｂ、６３９ａ、６３９ｂ、７３５）と、
第３の電極（８３３、２３３、３３３、３４１、４３３、４４１、５３３、６３３、６４１、７３９）と、
前記第３の電極と、前記第２の電極の前記縁部との間に配置されるメモリ記憶素子と、
前記第２の電極と前記第１の電極との間に配置される制御素子と、
を含むメモリ構造。
【請求項２】
前記第３の電極は、垂直方向に伸長する導電性構造を含む、請求項１に記載のメモリ構造。
【請求項３】
前記第３の電極は、導電性タブを含む、請求項１に記載のメモリ構造。
【請求項４】
前記第３の電極は、導電性ピラーを含む、請求項１に記載のメモリ構造。
【請求項５】
前記第３の電極は、周縁部を有する導電性の切頭錐体を含む、請求項１に記載のメモリ構造。
【請求項６】
前記第２の電極は、縁部を有する導電性プレートを含む、請求項１に記載のメモリ構造。
【請求項７】
前記第２の電極は、周縁部を有する導電性タブを含む、請求項１に記載のメモリ構造。
【請求項８】
前記メモリ記憶素子は、トンネル接合デバイスを含む、請求項１から請求項７のいずれかに記載のメモリ構造。
【請求項９】
前記メモリ記憶素子は、前記第２の電極の酸化物を含む、請求項１から請求項７のいずれかに記載のメモリ構造。
【請求項１０】
前記メモリ記憶素子は、前記第２の電極の酸化物とは異なる酸化物を含む、請求項１から請求項７のいずれかに記載のメモリ構造。
【請求項１１】
前記メモリ記憶素子は、アンチヒューズ、ヒューズ、電荷蓄積デバイス、抵抗性材料、トラップ誘起ヒステリシス材料、強誘電体キャパシタ材料、ホール効果材料、およびトンネル磁気抵抗材料からなるグループから選択される、請求項１から請求項７のいずれかに記載のメモリ構造。
【請求項１２】
前記メモリ記憶素子は、書換え可能相変化材料を含む、請求項１から請求項７のいずれかに記載のメモリ構造。
【請求項１３】
前記制御素子は、トンネル接合デバイスを含む、請求項１から請求項７のいずれかに記載のメモリ構造。
【請求項１４】
前記制御素子は、前記第１の電極の酸化物を含む、請求項１から請求項７のいずれかに記載のメモリ構造。
【請求項１５】
前記制御素子は、前記第１の電極の酸化物とは異なる酸化物を含む、請求項１から請求項７のいずれかに記載のメモリ構造。
【請求項１６】
請求項１から請求項７のいずれかに記載のメモリ構造を含むメモリキャリア。
【請求項１７】
請求項１６に記載のメモリキャリアを受け入れるように構成される電子デバイス。
【請求項１８】
請求項１から請求項７のいずれかに記載のメモリ構造を含む電子デバイス。
【請求項１９】
メモリ構造を形成する方法であって、
第１の電極を形成するステップと、
前記第１の電極上に制御素子を形成するステップと、
縁部を有する第２の電極を形成するステップと、
前記第２の電極上にメモリ記憶素子を形成するステップと、
前記メモリ記憶素子と接触するよう第３の電極を形成するステップと、
を含む方法。
【請求項２０】
メモリ構造を形成する方法であって、
縁部を有する第１の電極を形成するステップと、
前記第１の電極の縁部上にメモリ記憶素子を形成するステップと、
前記メモリ記憶素子と接触するよう第２の電極を形成するステップと、
前記第２の電極上に制御素子を形成するステップと、
前記制御素子と接触するように第３の電極を形成するステップと、
を含む方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はメモリ構造に関する。
【０００２】
【従来の技術】
コンピュータおよび他の電子装置の価格が低下し続けているので、メモリ素子およびハードドライブのような記憶装置の製造業者は、その部品のコストを削減することを余儀なくされている。同時に、コンピュータ、ビデオゲーム、テレビおよび他の電子装置の市場では益々、画像、写真、映像、映画、音楽、および他の大きな記憶容量を消費するデータを格納するために大量のメモリが必要とされている。したがって、コストを削減するほかに、記憶装置の製造業者は、それらの装置の記憶密度も高めなければならない。
【０００３】
【発明が解決しようとする課題】
記憶装置を作るのに要するコストを削減しながらメモリ記憶密度を高めるこの傾向は何年間も続いており、ＣＤ−ＲＯＭ、ＣＤ−Ｒ、ＣＤ−Ｒ／Ｗ、ＤＶＤ、ＤＶＤ−Ｒのような種々の光学記憶装置であっても、装置サイズの制約およびコストの問題は例外ではなくなっている。
【０００４】
したがって、本発明の目的は、経済的で大容量のメモリ構造を提供することである。
【０００５】
【課題を解決するための手段】
本願発明の一つの側面によると、メモリ構造は、第１の電極と、縁部を有する第２の電極と、第３の電極と、第３の電極および第２の電極の前記縁部の間に配置されるメモリ記憶素子と、第２の電極および第１の電極の間に配置される制御素子と、を含む。
【０００６】
本願発明の他の側面によると、メモリ構造を形成する方法は、第１の電極を形成するステップと、第１の電極上に制御素子を形成するステップと、縁部を有する第２の電極を形成するステップと、第２の電極上にメモリ記憶素子を形成するステップと、メモリ記憶素子と接触するよう第３の電極を形成するステップと、を含む。
【０００７】
本開示の特徴および利点は、図面とともに以下に記載される詳細な説明から、当業者には容易に理解されよう。
【０００８】
【発明の実施の形態】
図１は、開示されるメモリセル構造を用いることができる交点メモリアレイ（ｃｒｏｓｓ−ｐｏｉｎｔ　ｍｅｍｏｒｙ　ａｒｒａｙ）１０の一実施形態の簡略化された概略図である。メモリ配列１０は、行選択導線Ｒ０、Ｒ１、Ｒ２と、列選択導線Ｃ０、Ｃ１、Ｃ２とを含む。メモリセル２０は、各行選択導線Ｒ０、Ｒ１、Ｒ２と各列選択導線Ｃ０、Ｃ１、Ｃ２との間に接続される。行選択導線および列選択導線は便宜上、「行」および「列」なる用語で呼ばれ、実際の実装形態では、メモリセル２０は必ずしも物理的に行および列に配列される必要はないことを理解されたい。各メモリセルは基本的に、種々の態様で向きを定められることができる第１の選択線および第２の選択線によって固有にアクセスされる（すなわち選択される）。また、列線は行線に直交する必要はなく、理解しやすくするためにそのように示されている。
【０００９】
図２は、電極Ｅ２によって制御素子２５に電気的に接続されるメモリ記憶素子２３を含むメモリセル２０の一実施形態の簡略化された電気ブロック図である。メモリ記憶素子２３および制御素子２５は、電極Ｅ１と電極Ｅ３との間に直列に接続される。電極Ｅ１〜Ｅ３は、導体、導電性領域、または他の導電性機構のような導電性素子であり、電極Ｅ２を、１つまたは複数の電気的に導電性の素子から形成することができることを理解されたい。
【００１０】
さらに詳細にいえば、メモリ記憶素子は、制御素子よりも低いエネルギーレベルで予測可能なように確実に破壊（ｂｒｅａｋ　ｄｏｗｎ）するように構成され、制御トンネル接合領域は、該メモリのための制御素子として持続して動作するように構成される。こうして、メモリ記憶素子２３は、制御素子２５よりも低いエネルギーレベルで状態を変化させ、それにより、メモリ記憶素子がプログラミングされることを可能にする。このようにして、メモリセルは、該セルに十分なエネルギーを選択的に与えてメモリ記憶素子を破壊させることにより、プログラミングされる。メモリセルは、より少ない量のエネルギーを該メモリセルに与えて、該セル内に電流が流れるか否かを検知することにより、読み出される。
【００１１】
メモリ記憶素子２３には、プログラム可能なトンネル接合デバイスのようなアンチヒューズ（ａｎｔｉｆｕｓｅ）デバイスを用いることができる。該アンチヒューズデバイスは、誘電破壊型デバイス（ｄｉｅｌｅｃｔｒｉｃ　ｒｕｐｔｕｒｅ　ｔｙｐｅ　ｄｅｖｉｃｅ）、またはトンネル接合デバイスのいずれかであることができる。トンネル接合は、酸化金属、熱酸化物、または堆積された酸化物あるいは窒化物から形成されることができる。またメモリ記憶素子は、ポリシリコン、多結晶シリコン、アモルファスシリコン、微結晶シリコン、金属フィラメントのエレクトロマイグレーション（ｅｌｅｃｔｒｏ　ｍｉｇｒａｔｉｏｎ）、トラップ誘起型ヒステリシス（ｔｒａｐ　ｉｎｄｕｃｅｄ　ｈｙｓｔｅｒｅｓｉｓ）、強誘電体キャパシタ、ホール効果、およびポリシリコン抵抗のような半導体材料を用いて実現されることができる。メモリ記憶素子の他の実施形態は、トンネル磁気抵抗、またはフローティングゲートのような容量性素子を含む。さらに、メモリ記憶素子には、リードオンリーＬｅＣｏｍｂｅｒ、またはシリサイドスイッチ（ｓｉｌｉｃｉｄｅ　ｓｗｉｔｃｈ）、あるいは書換え可能相変化（ｒｅ−ｗｒｉｔａｂｌｅ　ｐｈａｓｅ　ｃｈａｎｇｅ）材料を用いることができる。また、メモリ記憶素子は、ＰＩＮダイオードまたはショットキーダイオードを含むこともできる。
【００１２】
制御素子２５は、トンネル接合デバイス、またはＰＮ、ＰＩＮあるいはショットキーダイオードを含むことができる。用いることができる他のダイオードは、ツェナーダイオード、アバランシェダイオード、トンネルダイオード、およびシリコン制御整流器（ｓｉｌｉｃｏｎ　ｃｏｎｔｒｏｌｌｅｄ　ｒｅｃｔｉｆｉｅｒ）のような４層ダイオードを含む。また、制御素子２５には、接合電界効果またはバイポーラトランジスタを用いることができる。制御素子２５は、記憶素子２３の状態を変化させることができるように、適切な電流を搬送するのに十分な大きさで構成される。制御素子がダイオードであるとき、該制御素子を、ドープドポリシリコン、アモルファスポリシリコン、または微結晶シリコンを用いて形成することができる。
【００１３】
簡潔に説明するために、一例として、開示されるメモリ構造を、メモリ記憶素子および制御素子にトンネル接合デバイスを用いたものとして記載するが、メモリ記憶素子および制御素子を上記のように実現することができることは理解されたい。
【００１４】
一例として、開示されるメモリ構造は、集積回路の種々の構造間のサポート（ｓｕｐｐｏｒｔ、支持）およびアイソレーション（ｉｓｏｌａｔｉｏｎ、分離）を提供する二酸化シリコン、窒化シリコン、またはＴＥＯＳ（ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ）のような層間誘電体ＩＬＤを含む集積回路として示される。ＩＬＤは、化学蒸着法（ＣＶＤ）、大気圧ＣＶＤ，低圧ＣＶＤ、プラズマＣＶＤ（ｐｌａｓｍａ　ｅｎｈａｎｃｅｄ　ＣＶＤ）、物理蒸着法（ＰＶＤ）、およびスパッタリングのようないくつかの異なる技術を用いて堆積されることができる。便宜上、そのような誘電体の領域および層は、参照記号表示ＩＬＤによって図面に明示される。
【００１５】
開示されるメモリ構造において、メモリ記憶素子２３は、導体の縁部に隣接して配置される。
【００１６】
図３および図４は、導電性ウエルすなわちタブ（ｔｕｂ）２７の周縁部（ｒｉｍ　ｅｄｇｅ）と、該周縁部に垂直方向に隣接する導体８３３または８３７との間に配置されるメモリ記憶素子２３をそれぞれが含む複数のメモリセルを備えたメモリ構造の一実施形態を概略的に示す。それぞれのメモリセルはさらに、導電性タブ２７の底部と、該底部に垂直方向に隣接する導体８３３または８３５との間に配置される制御素子２５を含む。メモリ記憶素子２３および／または制御素子２５は、水平方向に平坦に伸長することができ、かつ垂直方向に分離される。
【００１７】
図３および図４のメモリセルは、たとえば積層（ｓｔａｃｋｅｄ　ｌａｙｅｒｓ）内に実装されることができ、所与の導電性タブ２７の周縁部に垂直方向に隣接する導体８３３が、隣接する層内にある導電性タブ２７の底部に垂直方向に隣接する。
【００１８】
一例として、導体８３３を、交点メモリ構造の行選択線にすることができ、導体８３５、８３７を、交点メモリ構造の列選択線にすることができる。また一例として、導電性タブ２７は、たとえばメモリトンネル接合酸化物領域２３の面積を制御するよう、該導電性タブ２７の周縁部に垂直方向に隣接する導体８３３に対して横方向にオフセットされることができる。結果として、導電性タブ２７は、隣接する層における別の垂直方向に隣接する導電性タブ２７に対して横方向にオフセットされる。
【００１９】
メモリ記憶素子２３は、導電性タブ２７の酸化物から形成されることができ、制御素子２５は、導電性タブ２７の底部に垂直方向に隣接する導体８３３または８３５の酸化物から形成されることができる。代替的に、メモリトンネル接合酸化物領域２３は、導電性タブ２７の周縁部の酸化物とは異なる酸化物から形成されることができ、制御トンネル接合酸化物領域２５は、導体８３３または８３５の酸化物とは異なる酸化物から形成されることができる。またメモリ記憶素子２３には、たとえば堆積された酸化物層または完全に酸化された堆積金属層であることができるパターニングされていない酸化物層の一部を用いることもできる。同様に、制御素子２５には、たとえば堆積された酸化物層または完全に酸化された堆積金属層であることができるパターニングされていない酸化物層の一部を用いることができる。
【００２０】
図５および図６は、導電性バイアすなわちピラー（ｐｉｌｌａｒ）２３３と、水平方向の導電性プレート２３９ａの縁部（ｅｄｇｅ）との間に配置されるメモリ記憶素子２３をそれぞれが含む複数のメモリセルを備えたメモリ構造の一実施形態を概略的に示す。非水平方向の導電性パネル２３９ｂは、水平方向の導電性プレート２３９ａに接続され、かつ横方向に隣接する。制御素子２５は、非水平方向の導電性パネル２３９ｂの１つの面と、非水平方向の導電性パネル２３９ｂに横方向に隣接する導体２３５との間に配置される。たとえば金または窒化チタンを含むバイアキャップ４７は、導電性ピラー２３３の上部に配置される。
【００２１】
図５および図６に示されるように、メモリセルは、導電性ピラー２３３の両側に形成されることができる。また、メモリセルは、複数の層として形成されることができ、この場合、水平方向に配列される導電性ピラー２３３とメモリセルとが１つの層に含まれ、異なる層の対応する導電性ピラー２３３が積み重ねられて導電性ピラー２３３の列を形成するように、該複数の層が積み重ねられる。導電性ピラー２３３の列は、立体メモリ構造の垂直方向メモリ選択線であることができ、導体２３５は、行メモリ選択線であることができる。立体メモリ構造において、行および列のメモリ選択線は、たとえば２００２年４月２日に同時に出願され、同じ譲受人に譲渡され、同時係属中の米国特許出願第１０／１１６，２１３号（代理人整理番号１００１８２８８）に開示されるような３Ｄ構造に配列される。
【００２２】
メモリ記憶素子２３は、横方向に隣接する水平方向のプレート２３９ａの酸化物から形成されることができ、制御素子２５は、横方向に隣接する導体２３５の酸化物から形成されることができる。代替的に、メモリ記憶素子２３は、水平方向のプレート２３９ａの酸化物とは異なる酸化物から形成されることができ、制御素子２５は、導体２３５の酸化物とは異なる酸化物から形成されることができる。またメモリ記憶素子２３には、たとえば堆積された酸化物層または完全に酸化された堆積金属層であることができるパターニングされていない酸化物層の一部を用いることもできる。同様に、制御素子２５には、たとえば堆積された酸化物層または完全に酸化された堆積金属層であることができるパターニングされていない酸化物層の一部を用いることができる。
【００２３】
図７および図８は、導電性タブ３３３と、水平方向の導電性プレート３３９ａの縁部との間に配置されるメモリ記憶素子２３をそれぞれが含む複数のメモリセルを備えたメモリ構造の一実施形態を概略的に示す。非水平方向の導電性パネル３３９ｂは、水平方向の導電性プレート３３９ａに接続され、かつ横方向に隣接する。制御素子２５は、非水平方向の導電性パネル３３９ｂの１つの面と、非水平方向の導電性パネル３３９ｂに横方向に隣接する導体３３５との間に配置される。垂直方向の導電性バイアすなわちピラー３４１は、導電性タブ３３の内部に（入れ子式に）入れられ、導電性タブ３３３の底部にあるアパーチャを貫通する。導電性ピラー３４１および導電性タブ３３３は、垂直方向に伸長する導電性構造を形成する。
【００２４】
図７および図８に示されるように、メモリセルは、導電性タブ３３３の両側に形成されることができる。またメモリセルは、複数の層として形成されることができ、この場合、水平方向に配列される導電性ピラー３４１とメモリセルとが１つの層に含まれ、異なる層の対応する導電性ピラー３４１が積み重ねられて導電性ピラー３４１の列を形成するように、該複数の層が積み重ねられる。導電性ピラー３４１の列を、立体メモリ構造の垂直方向メモリ選択線にすることができ、導体３３５を、行メモリ選択線にすることができる。
【００２５】
メモリ記憶素子２３は、横方向に隣接する水平方向プレート３３９ａの酸化物から形成されることができ、制御素子２５は、横方向に隣接する導体３３５の酸化物から形成されることができる。代替的に、メモリ記憶素子２３は、水平方向プレート３３９ａの酸化物とは異なる酸化物から形成されることができ、制御素子２５は、導体３３５の酸化物とは異なる酸化物から形成されることができる。またメモリ記憶素子２３には、たとえば堆積された酸化物層または完全に酸化された堆積金属層であることができるパターニングされていない酸化物層の一部を用いることもできる。同様に、制御素子２５には、たとえば堆積された酸化物層または完全に酸化された堆積金属層であることができるパターニングされていない酸化物層の一部を用いることができる。
【００２６】
図９および図１０は、導電性タブ４３３と、水平方向の導電性プレート４３９ａの縁部との間に配置されるメモリ記憶素子２３をそれぞれが含む複数のメモリセルを備えたメモリ構造の一実施形態を概略的に示す。非水平方向の導電性パネル４３９ｂは、水平方向の導電性プレート４３９ａに接続され、かつ横方向に隣接する。制御素子２５は、非水平方向の導電性パネル４３９ｂの１つの面と、非水平方向の導電性パネル４３９ｂに横方向に隣接する導体４３５との間に配置される。導電性バイアすなわちピラー４４１は、導電性タブ４３３の内部に（入れ子式に）入れられ、導電性タブ４３３の底部にあるアパーチャを貫通する。導電性ピラー４４１および導電性タブ４３３は、垂直方向に伸長する導電性構造を形成する。
【００２７】
図９および図１０に示されるように、メモリセルは、導電性タブ４３３の両側に形成されることができる。また、メモリセルは、複数の層として形成されることができ、この場合、水平方向に配列される導電性ピラー４４１とメモリセルとが１つの層に含まれ、異なる層の対応する導電性ピラー４４１が積み重ねられて導電性ピラー４４１の列を形成するように、該複数の層が積み重ねられる。導電性ピラー４４１の列を、立体メモリ構造の垂直方向メモリ選択線にすることができ、導体４３５を、行メモリ選択線にすることができる。
【００２８】
メモリ記憶素子２３は、横方向に隣接する水平方向プレート４３９ａの酸化物から形成されることができ、制御素子２５は、横方向に隣接する導体４３５の酸化物から形成されることができる。代替的に、メモリ記憶素子２３は、水平方向プレート４３９ａの酸化物とは異なる酸化物から形成されることができ、制御素子２５は、導体４３５の酸化物とは異なる酸化物から形成されることができる。またメモリ記憶素子２３には、たとえば堆積された酸化物層または完全に酸化された堆積金属層であることができるパターニングされていない酸化物層の一部を用いることもできる。同様に、制御素子２５には、たとえば堆積された酸化物層または完全に酸化された堆積金属層であることができるパターニングされていない酸化物層の一部を用いることができる。
【００２９】
図１１および図１２は、垂直方向の導電性バイアすなわちピラー５３３と、水平方向の導電性プレート５３９ａの縁部との間に配置されるメモリ記憶素子２３をそれぞれが含む複数のメモリセルを備えたメモリ構造の一実施形態を概略的に示す。非水平方向の導電性パネル５３９ｂは、水平方向プレート５３９ａに接続され、かつ横方向に隣接する。制御素子２５は、パネル５３９ｂの１つの面と、垂直方向に伸長し、かつパネル５３９ｂに横方向に層をなして隣接する細長い導電性壁５３５の１つの面との間に配置される。たとえば金または窒化チタンを含むバイアキャップ４７は、導電性ピラー５３３の上部に配置される。
【００３０】
図１１および図１２に示されるように、メモリセルは、導電性ピラー５３３の両側に形成されることができる。またメモリセルは、同じ方向に水平に伸長する隣接する細長い壁５３５によって画定される領域の横方向の両側に形成されることができる。さらに、メモリセルは複数の層に形成されることができ、この場合、水平方向に配列される導電性ピラー５３３とメモリセルとが１つの層に含まれ、異なる層の対応する導電性ピラー５３３が積み重ねられて導電性ピラー５３３の列を形成するように、該複数の層が積み重ねられる。導電性ピラー５３３の列を、立体メモリ構造の垂直方向メモリ選択線にすることができ、細長い導電性壁５３５を、行メモリ選択線にすることができる。
【００３１】
メモリ記憶素子２３は、横方向に隣接する水平方向プレート５３９ａの酸化物から形成されることができ、制御素子２５は、横方向に隣接する導体５３５の酸化物から形成されることができる。代替的に、メモリ記憶素子２３は、水平方向プレート５３９ａの酸化物とは異なる酸化物から形成されることができ、制御素子２５は、細長い導電性壁５３５の酸化物とは異なる酸化物から形成されることができる。またメモリ記憶素子２３には、たとえば堆積された酸化物層または完全に酸化された堆積金属層であることができるパターニングされていない酸化物層の一部を用いることもできる。同様に、制御素子２５には、たとえば堆積された酸化物層または完全に酸化された堆積金属層であることができるパターニングされていない酸化物層の一部を用いることができる。
【００３２】
図１３および図１４は、導電性ウエルすなわちタブ６３３と、水平方向の導電性プレート６３９ａの縁部との間に配置されるメモリ記憶素子２３をそれぞれが含む複数のメモリセルを備えたメモリ構造の一実施形態を概略的に示す。非水平方向の導電性パネル６３９ｂは、水平方向導電性プレート６３９ａに接続され、かつ横方向に隣接する。制御素子２５は、非水平方向の導電性パネル６３９ｂの１つの面と、垂直方向に伸長し、かつ非水平方向の導電性パネル６３９ｂの横方向に層をなして隣接する細長い導電性壁６３５の１つの面との間に配置される。垂直方向の導電性バイアすなわちピラー６４１が導電性タブ６３３に配置され、たとえば、導電性タブの底部にある開口部において該タブと接触する。導電性ピラー６４１および導電性タブ６３３は、垂直方向に伸長する導電性構造を形成する。
【００３３】
図１３および図１４に示されるように、メモリセルは、導電性タブ６３３の両側に形成されることができる。また、メモリセルは、複数の層として形成されることができ、この場合、水平方向に配列される導電性タブ６３３とメモリセルとが１つの層に含まれ、異なる層の対応する導電性ピラー６４１が積み重ねられて導電性ピラー６４１の列を形成するように、該複数の層が積み重ねられる。導電性ピラー６４１の列を、立体メモリ構造の垂直方向メモリ選択線にすることができ、細長い導電性壁６３５を、行メモリ選択線にすることができる。
【００３４】
メモリ記憶素子２３は、横方向に隣接する水平方向プレート６３９ａの酸化物から形成されることができ、制御素子２５は、横方向に隣接する導体６３５の酸化物から形成されることができる。代替的に、メモリ記憶素子２３は、水平方向プレート６３９ａの酸化物とは異なる酸化物から形成されることができ、制御素子２５は、細長い導電性壁６３５の酸化物とは異なる酸化物から形成されることができる。またメモリ記憶素子２３には、たとえば堆積された酸化物層または完全に酸化された堆積金属層であることができるパターニングされていない酸化物層の一部を用いることもできる。同様に、制御素子２５には、たとえば堆積された酸化物層または完全に酸化された堆積金属層であることができるパターニングされていない酸化物層の一部を用いることができる。
【００３５】
図１５および図１６は、導電性の切頭錐体（ｔｒｕｎｃａｔｅｄ　ｃｏｎｅ）７３９の周縁部（ｒｉｍ）すなわち縁部（ｅｄｇｅ）と、導電性キャップ７３５との間に配置されるメモリ記憶素子２３をそれぞれが含む複数のメモリセルを備えたメモリ構造の一実施形態を概略的に示す。切頭錐体７３９は、メモリ選択線になることができる細長い導体７４１に接続される。制御素子２５は、導電性キャップ７３５と、導電性キャップ７３５の上に横たわる細長い導体７４３との間に配置される。細長い導体７４３は、さらに別のメモリ選択線になることができる。
【００３６】
メモリ記憶素子２３は、導電性の切頭錐体７３９の酸化物から形成されることができ、制御素子２５は、導電性キャップ７３５の酸化物から形成されることができる。代替的に、メモリ記憶素子２３は、導電性の切頭錐体７３９の酸化物とは異なる酸化物から形成されることができ、制御素子２５は、導電性キャップ７３５の酸化物とは異なる酸化物から形成されることができる。またメモリ記憶素子２３には、たとえば堆積された酸化物層または完全に酸化された堆積金属層であることができるパターニングされていない酸化物層の一部を用いることもできる。同様に、制御素子２５には、たとえば堆積された酸化物層または完全に酸化された堆積金属層であることができるパターニングされていない酸化物層の一部を用いることができる。
【００３７】
図１７は、本発明の少なくとも１つの実施形態を組み込むメモリキャリア７０の一実施形態のブロック図である。メモリキャリアは、数例を挙げると、ＰＣＭＣＩＡ、ＰＣカード、スマートメモリ、メモリスティック、デジタルフィルム、ＡＴＡ、およびコンパクトフラッシュのような、標準的な、または所有権付きのメモリカード・フォーマットのうちの任意のものを表す。メモリキャリア７０は、実装される種類のメモリキャリアのための特定のコネクタに対し、機械的および電気的な接続を提供する機械的インターフェース７１を含む。オプションの電気的インターフェース７３は、機械的コネクタ７１上にある電気的接点との電気的な接続を形成し、たとえば、セキュリティ、アドレス復号化、電圧変換、書込み保護、または本発明の少なくとも１つの実施形態を組み込む一組のメモリＩＣ８０との他の典型的なインターフェース機能を提供する。キャリア７５は、たとえばプリント回路基板またはセラミック基板であり、典型的には、メモリＩＣ８０、電気的インターフェース７３、および機械的インターフェース７１を物理的に支持するために用いられる。いくつかの電気的素子が、電気的インターフェース７３の機能を組み込むことができ、それにより、メモリキャリア７０において該機能に関する要件が不要になる場合があることは当業者には理解されよう。
【００３８】
図１８は、本発明の少なくとも１つの実施形態を組み込む電子デバイス、この例ではコンピュータシステム９０の一実施形態のブロック図である。詳細には、コンピュータシステムの場合、図に示されるようないくつかの異なる電気デバイスをパッケージ内に組み込むことができる。たとえば、マイクロプロセッサ９１は、コンピュータ実行可能命令および／またはユーザデータを格納するために用いられるメモリ回路９３に接続される。典型的なメモリ回路９３は、ＢＩＯＳメモリ、ランダムアクセスメモリ（ＲＡＭ）、リードオンリーメモリ（ＲＯＭ）、および種々のレベルの内部または外部キャッシュメモリを含む。またマイクロプロセッサ９１は、ハードディスクドライブ、フロッピィドライブ、ＣＤ／ＤＶＤドライブ、テープドライブ、または、本発明を利用する半導体メモリＩＣを組み込む他の大容量記憶装置のような記憶装置９５にも接続される。マイクロプロセッサ９１は、本発明を用いた内部キャッシュメモリを含むことができる。またメモリ９３は、本発明を用いたメモリＩＣを含むこともできる。マイクロプロセッサはさらに、本発明を利用したメモリＩＣを組み込むことができる表示装置９７にも接続される。また、この電子デバイスを、図１７のメモリキャリア７０を受け入れるように構成することもできる。
【００３９】
開示されるメモリ構造は、半導体装置を用いて実装されることができる。たとえば、金属層を堆積し、その後フォトリソグラフィマスク処理およびエッチング処理によってパターニングすることにより導体を形成することができる。誘電体領域は、誘電体材料を堆積することにより形成することができる。酸化物層は、酸化物を堆積することにより、金属を堆積した後に該堆積された金属を酸化することにより、または、金属部分を酸化することにより形成することができる。化学機械研磨（ＣＭＰ）を利用して、所望の領域を平坦化し、および／または露出することができる。また、デュアルダマシーン（ｄｕａｌ　ｄａｍａｓｃｅｎｅ）のようなダマシーンプロセスを用いることができる。デュアルダマシーンプロセスでは、ＩＬＤがエッチングされ、エッチングされたＩＬＤ上に金属が堆積され、その後ＣＭＰが実行される。
【００４０】
図１９を参照すると、開示される構造を、以下のように形成することができる。１０１では、たとえば、金属層を堆積してパターニングすることにより、第１の電極を形成する。１０３では、前述したように、たとえば該電極を酸化することにより、またはパターニングされていない酸化物層を形成することにより、第１の電極上に制御素子を形成する。１０５では、たとえば金属層を堆積してパターニングすることにより、縁部を有する第２の電極を形成する。１０７では、前述したように、たとえば該電極を酸化することにより、またはパターニングされていない酸化物層を形成することにより、第２の電極の縁部上にメモリ記憶素子を形成する。１０９では、第３の電極を形成する。縁部を有する第２の電極の形成およびメモリ記憶素子の形成は、第１の電極の形成および制御素子の形成の前に実行されることもできる。
【００４１】
上記の内容は本発明の特定の実施形態の説明および例示であったが、特許請求の範囲に規定されるような本発明の範囲および精神から逸脱することなく、当業者によって種々の変更あるいは改変がなされることができる。
【図面の簡単な説明】
【図１】開示されるメモリセル構造を用いることができる交点メモリアレイの一実施形態の概略図。
【図２】メモリ記憶素子と、メモリ記憶素子のための制御素子とを含むメモリセルの一実施形態の概略的なブロック図。
【図３】導電性タブの周縁部と導線との間に配置されたメモリ記憶素子を含むメモリ構造の一実施形態を概略的に示す断面図。
【図４】導電性タブの周縁部と導線との間に配置されたメモリ記憶素子を含むメモリ構造の一実施形態を概略的に示す断面図。
【図５】導電性プレートの縁部と導電性ピラーとの間に配置される、メモリ記憶素子を含むメモリ構造の一実施形態を概略的に示す断面図。
【図６】導電性プレートの縁部と導電性ピラーとの間に配置される、メモリ記憶素子を含むメモリ構造の一実施形態を概略的に示す平面図。
【図７】導電性プレートの縁部と導電性ウェルとの間に配置される、メモリ記憶素子を含むメモリ構造の一実施形態を概略的に示す断面図。
【図８】導電性プレートの縁部と導電性ウェルとの間に配置される、メモリ記憶素子を含むメモリ構造の一実施形態を概略的に示す平面図。
【図９】導電性プレートの縁部と導電性ウェルとの間に配置される、メモリ記憶素子を含むメモリ構造の一実施形態を概略的に示す断面図。
【図１０】導電性プレートの縁部と導電性ウェルとの間に配置される、メモリ記憶素子を含むメモリ構造の一実施形態を概略的に示す平面図。
【図１１】導電性プレートの縁部と導電性ピラーとの間に配置される、メモリ記憶素子を含むメモリ構造の一実施形態を概略的に示す断面図。
【図１２】導電性プレートの縁部と導電性ピラーとの間に配置される、メモリ記憶素子を含むメモリ構造の一実施形態を概略的に示す平面図。
【図１３】導電性プレートの縁部と導電性ウェルとの間に配置される、メモリ記憶素子を含むメモリ構造の一実施形態を概略的に示す断面図。
【図１４】導電性プレートの縁部と導電性ウェルとの間に配置される、メモリ記憶素子を含むメモリ構造の一実施形態を概略的に示す平面図。
【図１５】導電性の切頭錐体と導電性キャップとの間に配置される、メモリ記憶素子を含むメモリ構造の一実施形態を概略的に示す断面図。
【図１６】導電性の切頭錐体と導電性キャップとの間に配置される、メモリ記憶素子を含むメモリ構造の一実施形態を概略的に示す平面図。
【図１７】開示されるメモリセルの少なくとも１つを組み込むメモリキャリアの一実施形態の概略的なブロック図。
【図１８】開示されるメモリセルの少なくとも１つを組み込む、コンピュータシステムのような電子デバイスの一実施形態の概略的なブロック図。
【図１９】開示されるメモリ構造を実装するために用いることができる基本的なステップの一実施形態の流れ図。
【符号の説明】
２３　　メモリ記憶素子
２５　　制御素子
８３５，２３５，３３５，４３５，５３５，６３５，７４３　　第１の電極
２７，２３９ａ，２３９ｂ，３３９ａ，　３３９ｂ，　４３９ａ，４３９ｂ，５３９ａ，５３９ｂ，６３９ａ，６３９ｂ，７３５　　第２の電極
８３３，２３３，３３３，３４１，４３３，４４１，５３３，６３３，６４１，７３９　　第３の電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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