(57)【要約】【課題】回路やレイアウトの修正を行うことなく、メモリセルのしきい値電圧の調整をできるようにし、フラッシュメモリ等の半導体記憶装置の開発期間を短縮する。【解決手段】メモリセルのしきい値電圧を決定する書き込み電圧生成回路２０と、前記しきい値電圧に対応するコマンドを入力するコマンド入力端子２２と、前記コマンドをデコードして前記生成回路の書き込み電圧を決定するデコーダ１９とを有することにより、前記コマンドによりメモリセルのしきい値電圧の調整が可能となる。【選択図】        図３
2004164760.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルのしきい値電圧を決定する書き込み電圧を生成する生成回路と、
前記生成回路の書き込み電圧を調整する調整手段とを有し、
前記調整手段は、前記しきい値電圧に対応するコマンドを入力する入力端子と、
前記入力端子から入力された前記コマンドをデコードして前記生成回路の書き込み電圧を決定するデコーダとを有することを特徴とする半導体記憶装置。
【請求項２】
請求項１記載の半導体記憶装置であって、
前記調整手段は、さらに、前記しきい値電圧の調整のためにトリミングされるヒューズを有することを特徴とする半導体記憶装置。
【請求項３】
請求項１記載の半導体記憶装置であって、
前記調整手段は、さらに、前記生成回路の書き込み電圧の調整に必要な調整データを記憶するメモリを有することを特徴とする半導体記憶装置。
【請求項４】
請求項３記載の半導体記憶装置であって、
前記半導体記憶装置の電源が投入されたときに、前記メモリから前記調整データを読み出し、その読み出された調整データに基づいて前記生成回路の書き込み電圧の調整を行うことを特徴とする半導体記憶装置。
【請求項５】
請求項１、２、３又は４記載の半導体記憶装置であって、
前記半導体記憶装置は、フラッシュメモリであることを特徴とする半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置に関し、特にフラッシュメモリ等のメモリセルのしきい値電圧（Ｖｔｈ）を決定する書き込み電圧生成回路等の構成に適用して有効な技術に関する。
【０００２】
【従来の技術】
例えば、本発明者が検討した技術として、フラッシュメモリ等のメモリセルのしきい値電圧を決定する方法においては、次の技術が考えられる。
【０００３】
例えば、フラッシュメモリ等の半導体記憶装置では、そのメモリセルに、それぞれのデータの値に応じたしきい値電圧が設定されている。そして、信頼性を高く維持し、書き込み特性を良好に保つためには、しきい値電圧の値を正確に決定し、その値を維持する必要がある。
【０００４】
図１０は、フラッシュメモリにおいて、メモリセルのしきい値電圧（Ｖｔｈ）の分布の一例を示すグラフである。図１０に示すように、メモリセルの各データの値に応じて各レベル（図１０では、レベル１とレベル２）のしきい値電圧が与えられる。
【０００５】
また、フラッシュメモリでは、しきい値電圧の少しの違いが、信頼性、書き込み特性に大きく影響を与える。そして、信頼性の評価等には、膨大な時間がかかる。
【０００６】
現在、しきい値電圧の値は、回路設計工程で一意に決められている。そして、しきい値電圧の値を変更する場合、その値に対応する回路修正を行い、新たにマスクを作成し、試作を行い、膨大な時間をかけて評価を行っている。
【０００７】
なお、このようなフラッシュメモリのしきい値電圧に関する技術としては、例えば１９９４年１１月５日、株式会社培風館発行の「アドバンスト  エレクトロニクスＩ−９  超ＬＳＩメモリ」に記載される技術などが挙げられる。
【０００８】
【発明が解決しようとする課題】
ところで、前記のようなフラッシュメモリ等のメモリセルのしきい値電圧を最適化する技術について、本発明者が検討した結果、以下のようなことが明らかとなった。
【０００９】
図１１は、従来のメモリセルのしきい値電圧の最適化の工程の一例を示すフロー図である。フラッシュメモリの開発段階において、メモリの信頼性及び書き込み特性の向上のため、メモリセルのしきい値電圧を最適化することが必要である。そのため、図１１に示すように開発段階で、しきい値電圧変更のための回路修正（ステップＳ５０）、マスク作成（ステップＳ５１）、試作（ステップＳ５２）、評価（ステップＳ５３）の工程を何度か繰り返し、しきい値電圧を最適化した後に量産に移行（ステップＳ５４）していた。これらの作業には、膨大な時間がかかり、フラッシュメモリの開発期間が長くなっていた。
【００１０】
そこで、本発明の目的は、回路やレイアウトの修正を行うことなく、メモリセルのしきい値電圧の調整をできるようにし、フラッシュメモリ等の半導体記憶装置の開発期間を短縮することにある。
【００１１】
本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【００１２】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１３】
すなわち、本発明による半導体記憶装置は、メモリセルのしきい値電圧を決定する書き込み電圧を生成する生成回路と、前記生成回路の書き込み電圧を調整する調整手段とを有し、前記調整手段は、前記しきい値電圧に対応するコマンドを入力する入力端子と、前記コマンドをデコードして前記生成回路の書き込み電圧を決定するデコーダとを有することを特徴とするものである。
【００１４】
また、本発明の半導体記憶装置は、前記調整手段が、さらに、前記しきい値電圧の調整のためにトリミングされるヒューズを有することを特徴とするものである。
【００１５】
また、本発明の半導体記憶装置は、前記調整手段が、さらに、前記生成回路の書き込み電圧の調整に必要な調整データを記憶するメモリを有することを特徴とするものである。
【００１６】
また、本発明の半導体記憶装置は、前記半導体記憶装置の電源が投入されたときに、前記メモリから前記調整データを読み出し、その読み出された調整データに基づいて前記生成回路の書き込み電圧の調整を行うことを特徴とするものである。
【００１７】
また、本発明の半導体記憶装置は、フラッシュメモリであることを特徴とするものである。
【００１８】
よって、前記構成によれば、回路修正やレイアウトの修正をすることなく、フラッシュメモリ等の半導体記憶装置のメモリセルのしきい値電圧を変更することが可能となるので、開発期間の短縮を図ることができる。
【００１９】
また、開発・試作段階でメモリセルの様々なしきい値電圧を試行して特性評価をすることが可能となるので、メモリセルのしきい値電圧の最適化が容易となり、信頼性及び性能の向上を図ることができる。
【００２０】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一部材には同一の符号を付し、その繰り返しの説明は省略する。
【００２１】
（実施の形態１）
図１は本発明の実施の形態１のフラッシュメモリの一例を示す全体構成図、図２は本発明の実施の形態１において、書き込み電圧生成回路２０とデコーダ１９とトリミングヒューズ２１の部分を示す構成図である。
【００２２】
まず、図１により、本実施の形態１のフラッシュメモリの全体構成例を説明する。
【００２３】
本発明のフラッシュメモリは、例えば、６４Ｍ，２５６Ｍ，５１２Ｍｂ（ｂｉｔ）等のフラッシュメモリとされ、メモリマット１、メインデコーダ／ゲートデコーダ２、サブデコーダ３、センスラッチ回路４、データラッチ回路５、メインアンプ６、入力データ演算回路７、入出力バッファ８、制御信号入力バッファ９、データ入出力制御回路１０、レディ／ビジィ回路１１、システムクロック回路１２、ステイタスレジスタテスト系回路１３、コマンドデコーダ１４、ＲＯＭ制御系回路１５、ＲＯＭ１６、ＲＯＭデコーダ１７、ＣＰＵ１８、デコーダ１９、書き込み電圧生成回路２０、トリミングヒューズ２１、アドレスカウンタ２３、救済系回路２４、アドレスジェネレータ２５、冗長ヒューズ２６等の一般的な構成からなり、周知の半導体製造技術によって１個の半導体チップ上に形成されている。
【００２４】
このフラッシュメモリは、外部端子を介して制御信号入力バッファ９にチップイネーブル信号／ＣＥ、ライトイネーブル信号／ＷＥ、リセット信号／ＲＥＳ、コマンドデータイネーブル信号／ＣＤＥ、アウトプットイネーブル信号／ＯＥなどの制御信号が入力され、またデータ入出力制御回路１０にシリアルクロック信号ＳＣが入力され、これらの信号に基づいて内部回路制御のためのコマンド、タイミング信号が発生される。また、レディ／ビジィ回路１１から外部端子を介してレディ／ビジィ信号Ｒ／Ｂが出力されている。
【００２５】
このフラッシュメモリにおいて、メモリマット１は、ワード線ＷＬとビット線ＢＬとの交点に配置される複数のメモリセルＭＣからなり、左右及び上下に４つに分割されている。このメモリマット１内の任意のメモリセルＭＣが、メインデコーダ／ゲートデコーダ２及びサブデコーダ３により選択され、この選択されたメモリセルＭＣに対して、センスラッチ回路４、データラッチ回路５、メインアンプ６、入力データ演算回路７及び入出力バッファ８を介してデータの書き込み／読み出しが行われる。
【００２６】
以上のように構成されるフラッシュメモリにおいて、メモリセルＭＣの書き込みのためメモリセルに印加される電圧は、書き込み電圧生成回路２０等から供給される。
【００２７】
また、この書き込み電圧の値は、トリミングヒューズ２１のトリミング（切断）を行うことにより、デコーダ１９を介して調整される。
【００２８】
次に、図２により、本実施の形態１において、メモリセルのしきい値電圧の調整手段について、具体的に説明する。
【００２９】
トリミングヒューズ２１の出力は、デコーダ１９に入力しており、デコーダ１９の出力は書き込み電圧生成回路２０に入力している。
【００３０】
トリミングヒューズ２１は、多結晶シリコン等の配線等で構成され、ウェハのプローブ検査工程等で、レーザ光線等によりトリミング（切断）される。このトリミングヒューズ２１のヒューズデータにより、メモリセルのしきい値電圧が調整される。
【００３１】
トリミングされたトリミングヒューズ２１のヒューズデータは、デコーダ１９によりデコードされ、その出力である複数の信号線のうち、１本の信号線が選択され、書き込み電圧生成回路２０の書き込み電圧が決定される。
【００３２】
書き込み電圧生成回路２０の出力は、メインデコーダ／ゲートデコーダ２、サブデコーダ３等を介して、メモリマット１上のワード線ＷＬへ入力され、メモリセルＭＣの書き込みが行われる。
【００３３】
従って、本実施の形態１の半導体記憶装置によれば、トリミングヒューズ２１のトリミングにより、メモリセルのしきい値電圧を調整することが可能となるので、メモリセルのしきい値電圧の調整のため回路修正やレイアウト修正をする必要がなくなり、開発期間の短縮が図れる。
【００３４】
また、開発・試作段階でメモリセルの様々なしきい値電圧を試行して特性評価をすることが可能となるので、メモリセルのしきい値電圧の最適化が容易となり、信頼性及び性能の向上が図れる。
【００３５】
（実施の形態２）
図３は、本発明の実施の形態２において、書き込み電圧生成回路２０とデコーダ１９とコマンド入力端子２２の部分を示す構成図である。
【００３６】
本実施の形態２は、実施の形態１のトリミングヒューズ２１をコマンド入力端子２２に置き換えたものである。
【００３７】
コマンド入力端子２２には、メモリセルのしきい値電圧に対応するコマンドがフラッシュメモリの外部から入力される。そして、外部からのコマンド入力により、直接、デコーダ１９が制御され、デコーダ１９から書き込み電圧生成回路２０への複数の信号線のうち１本が選択され、書き込み電圧生成回路２０の書き込み電圧が決定される。
【００３８】
従って、コマンド入力端子２２を介して、外部から入力されるコマンドにより、メモリセルのしきい値電圧の調整が可能となる。
【００３９】
よって、本実施の形態２の半導体記憶装置によれば、外部コマンドにより、メモリセルのしきい値電圧を調整することが可能となるので、選別工程又は市場においてメモリセルのしきい値電圧を調整することができ、開発期間の短縮が図れ、また、しきい値電圧の最適化が容易となり信頼性及び性能の向上が図れる。
【００４０】
（実施の形態３）
図４は、本発明の実施の形態３において、書き込み電圧生成回路２０とデコーダ１９と内部メモリ２７の部分を示す構成図である。
【００４１】
本実施の形態３は、実施の形態１のトリミングヒューズ２１を内部メモリ２７に置き換えたものである。
【００４２】
この内部メモリ２７は、不揮発性のメモリセル等で構成され、メモリマット１の一部を利用してもよい。
【００４３】
図５は、本実施の形態３における、内部メモリ２７を利用したメモリセルのしきい値電圧の調整方法を示すフロー図である。
【００４４】
図５に示すように、フラッシュメモリの電源が投入されると（ステップＳ３０）、内部メモリ２７に記憶されたしきい値電圧の調整データが読み出される（ステップＳ３１）。その調整データがデコーダ１９に入力され、デコーダ１９は調整データをデコードし、デコーダ１９から書き込み電圧生成回路２０への複数の信号線のうち１本が選択され、書き込み電圧生成回路２０の書き込み電圧が決定される（ステップＳ３２）。
【００４５】
内部メモリ２７に記憶される調整データは、選別工程等において、あらかじめ、内部メモリ２７に書き込んでおく。
【００４６】
従って、内部メモリ２７に記憶されたメモリセルのしきい値電圧の調整データを読み出すことにより、メモリセルのしきい値電圧の調整が可能となる。
【００４７】
よって、本実施の形態３の半導体記憶装置によれば、内部メモリ２７に記憶された調整データを読み出すだけで、メモリセルのしきい値電圧を調整することが可能となるので、前記実施の形態１及び２と同様の効果を得ることができる。
【００４８】
（実施の形態４）
図６は、本発明の実施の形態４において、書き込み電圧生成回路２０とデコーダ１９とトリミングヒューズ２１とコマンド入力端子２２の部分を示す構成図である。
【００４９】
本実施の形態４は、実施の形態１と実施の形態２を組み合わせたものであり、実施の形態１のトリミングヒューズ２１をトリミングヒューズ２１とコマンド入力端子２２に置き換えたものである。
【００５０】
図６に示すように、トリミングヒューズ２１の出力とコマンド入力端子２２をデコーダ１９に接続する。
【００５１】
トリミングヒューズ２１とコマンド入力端子２２を組み合わせることにより、効果がさらに大きくなる。すなわち、フラッシュメモリの使用状況に応じて、メモリセルのしきい値電圧の調整手段として、トリミングヒューズ２１とコマンド入力端子２２との切り替えが可能となる。
【００５２】
また、トリミングヒューズ２１とコマンド入力端子２２のうち、一方を主たる調整手段として使用し、他方を従たる調整手段として使用することも可能である。例えば、プローブ検査工程で、トリミングヒューズ２１を使用して、大まかな調整をしておき、後で、コマンド入力端子２２を使用して微調整をすることも可能である。
【００５３】
従って、本実施の形態４の半導体記憶装置によれば、トリミングヒューズ２１のトリミングと外部コマンド入力により、メモリセルのしきい値電圧を調整することが可能となるので、前記実施の形態１〜３と同様の効果を得ることができる。
【００５４】
（実施の形態５）
図７は、本発明の実施の形態５において、書き込み電圧生成回路２０とデコーダ１９とコマンド入力端子２２と内部メモリ２７の部分を示す構成図である。
【００５５】
本実施の形態５は、実施の形態２と実施の形態３を組み合わせたものであり、実施の形態１のトリミングヒューズ２１をコマンド入力端子２２と内部メモリ２７に置き換えたものである。
【００５６】
図７に示すように、コマンド入力端子２２と内部メモリ２７の出力をデコーダ１９に接続する。
【００５７】
コマンド入力端子２２と内部メモリ２７を組み合わせることにより、効果がさらに大きくなる。すなわち、フラッシュメモリの使用状況に応じて、メモリセルのしきい値電圧の調整手段として、コマンド入力端子２２と内部メモリ２７の切り替えが可能となる。
【００５８】
また、コマンド入力端子２２と内部メモリ２７のうち、一方を主たる調整手段として使用し、他方を従たる調整手段として使用することも可能である。例えば、選別工程で、内部メモリ２７を使用して、大まかな調整をしておき、後で、コマンド入力端子２２を使用して微調整をすることも可能である。
【００５９】
従って、本実施の形態５の半導体記憶装置によれば、外部コマンド入力と内部メモリ２７に記憶された調整データの読み出しにより、メモリセルのしきい値電圧を調整することが可能となるので、前記実施の形態１〜４と同様の効果を得ることができる。
【００６０】
次に、前述の実施の形態１〜５を利用した、半導体記憶装置の開発フローを説明する。
【００６１】
図８は、本実施の形態１〜５において、メモリセルのしきい値電圧の最適化の工程を示すフロー図である。
【００６２】
図８に示すように、一度、マスクを作成して半導体記憶装置を製作した後（ステップＳ４０）、既存デバイスでのウィンドウ調整を行い（ステップＳ４１）、しきい値電圧を振って評価を行う（ステップＳ４２）。評価の結果、しきい値電圧が最適値でなければ、再度、ウィンドウ調整を行い、最適値であれば、量産に移行する（ステップＳ４３）。
【００６３】
このしきい値電圧の調整と評価を繰り返すことにより、メモリセルのしきい値電圧の最適化が容易にできる。すなわち、再度のマスク作成が不要となり、メモリセルのしきい値電圧の最適化が容易となり、開発期間の短縮が図れる。
【００６４】
次に、実施の形態１〜５を利用した、半導体記憶装置の顧客要求別対応フローを説明する。
【００６５】
図９は、本実施の形態１〜５において、顧客要求に対応したメモリセルのしきい値電圧の最適化の工程を示すフロー図である。
【００６６】
一般に、メモリセルのしきい値電圧において、信頼性と書き込み特性はトレードオフの関係にある。例えば、メモリセルのしきい値電圧の値が下がると、メモリ保持能力が低下する。また、メモリセルのしきい値電圧の値が上がると書き込み時間が長くなる。すなわち、メモリセルのしきい値電圧の値を上げると信頼性が高くなり、しきい値電圧の値を下げると書き込み特性が良くなる。
【００６７】
従って、本実施の形態１〜５によれば、１セットのマスクで顧客の様々な特殊なニーズに対応することができる。すなわち、産業用の信頼性を重視する顧客の場合は、メモリセルのしきい値電圧の値を高めに調整し、民生用の書き込み特性を重視する顧客の場合は、しきい値電圧の値を低めに調整することが容易にできる。
【００６８】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００６９】
例えば、前記実施の形態においては、メモリセルのしきい値電圧の調整手段として、トリミングヒューズとコマンド入力端子の組み合わせ、内部メモリとコマンド入力端子の組み合わせについて説明したが、これに限定されるものではなく、トリミングヒューズと内部メモリの組み合わせ、トリミングヒューズと内部メモリとコマンド入力端子との組み合わせも可能である。
【００７０】
また、前記実施の形態においては、フラッシュメモリについて説明したが、これに限定されるものではなく、ＥＰＲＯＭ等の他の不揮発性メモリについても適用可能である。
【００７１】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【００７２】
（１）外部コマンド、ヒューズデータ、メモリデータによりメモリセルのしきい値電圧の変更が可能であるので、メモリセルのしきい値電圧の調整が容易となる。
【００７３】
（２）回路やレイアウトの修正を行うことなく、メモリセルのしきい値電圧を変更することが可能であるので、フラッシュメモリ等の半導体記憶装置の開発期間が短縮される。
【００７４】
（３）半導体記憶装置の試作段階で、様々なしきい値電圧の試行ができ、メモリセルのしきい値電圧の最適化が容易となり、信頼性及び性能の向上が図れる。
【００７５】
（４）回路やレイアウトの修正を行うことなく、メモリセルのしきい値電圧を変更することが可能であるので、１セットのマスクで顧客の特殊なニーズ（信頼性、書き込み特性等）に容易に対応することができる。
【００７６】
（５）マスクを変更せずに、プローブ検査、選別工程等で、メモリセルのしきい値電圧を容易に変更することが可能であるので、プロセスばらつきに応じて、しきい値電圧を調整し、歩留まり改善を図ることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１のフラッシュメモリの一例を示す全体構成図である。
【図２】本発明の実施の形態１において、書き込み電圧生成回路とデコーダとトリミングヒューズの部分を示す構成図である。
【図３】本発明の実施の形態２において、書き込み電圧生成回路とデコーダとコマンド入力端子の部分を示す構成図である。
【図４】本発明の実施の形態３において、書き込み電圧生成回路とデコーダと内部メモリの部分を示す構成図である。
【図５】本発明の実施の形態３において、内部メモリを利用したメモリセルのしきい値電圧の調整方法を示すフロー図である。
【図６】本発明の実施の形態４において、書き込み電圧生成回路とデコーダとトリミングヒューズとコマンド入力端子の部分を示す構成図である。
【図７】本発明の実施の形態５において、書き込み電圧生成回路とデコーダとコマンド入力端子と内部メモリの部分を示す構成図である。
【図８】本発明の実施の形態１〜５において、メモリセルのしきい値電圧の最適化の工程を示すフロー図である。
【図９】本発明の実施の形態１〜５において、顧客要求に対応したメモリセルのしきい値電圧の最適化の工程を示すフロー図である。
【図１０】フラッシュメモリにおいて、メモリセルのしきい値電圧（Ｖｔｈ）の分布の一例を示すグラフである。
【図１１】従来のメモリセルのしきい値電圧の最適化の工程の一例を示すフロー図である。
【符号の説明】
１  メモリマット
２  メインデコーダ／ゲートデコーダ
３  サブデコーダ
４  センスラッチ回路
５  データラッチ回路
６  メインアンプ
７  入力データ演算回路
８  入出力バッファ
９  制御信号入力バッファ
１０  データ入出力制御回路
１１  レディ／ビジィ回路
１２  システムクロック回路
１３  ステイタスレジスタテスト系回路
１４  コマンドデコーダ
１５  ＲＯＭ制御系回路
１６  ＲＯＭ
１７  ＲＯＭデコーダ
１８  ＣＰＵ
１９  デコーダ
２０  書き込み電圧生成回路
２１  トリミングヒューズ
２２  コマンド入力端子
２３  アドレスカウンタ
２４  救済系回路
２５  アドレスジェネレータ
２６  冗長ヒューズ
２７  内部メモリ
ＢＬ  ビット線
ＷＬ  ワード線
ＭＣ  メモリセル
【図１】
2004164760.tif 000003
【図２】
2004164760.tif 000004
【図３】
2004164760.tif 000005
【図４】
2004164760.tif 000006
【図５】
2004164760.tif 000007
【図６】
2004164760.tif 000008
【図７】
2004164760.tif 000009
【図８】
2004164760.tif 000010
【図９】
2004164760.tif 000011
【図１０】
2004164760.tif 000012
【図１１】
2004164760.tif 000013