(57)【要約】【課題】寄生素子の影響を低減してバイポーラトランジスタの高速性能を向上できる半導体装置およびその製造方法を提供する。【解決手段】半導体基板１と、半導体基板１に形成されたコレクタ層３と、コレクタ層３と接合するベース層４と、ベース層４と接合するエミッタ層５と、を有し、ベース層４とエミッタ層５とが接合する領域Ａを除くベース層４の形成領域に貫通孔２１が形成され、寄生素子となる領域が低減されている。また、貫通孔２１の内部と密着し補強する補強層３１が形成されている。【選択図】  図１
2004327896.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板に形成されたコレクタ層と、
前記コレクタ層と接合するベース層と、
前記ベース層と接合するエミッタ層と、
を有し、
前記ベース層と前記エミッタ層とが接合する領域を除く前記ベース層の形成領域の少なくとも一部において前記半導体基板を貫通する貫通孔が形成されている半導体装置。
【請求項２】
前記貫通孔の形成領域において前記コレクタ層が除去されている
請求項１に記載の半導体装置。
【請求項３】
前記半導体基板と前記コレクタ層との間に前記コレクタ層と接合し前記コレクタ層より高い不純物濃度のサブコレクタ層を有し、
前記貫通孔の形成領域において前記サブコレクタ層が除去されている
請求項１に記載の半導体装置。
【請求項４】
半導体基板と、
前記半導体基板上に形成されたコレクタ層と、
前記コレクタ層と接合するベース層と、
前記ベース層と接合するエミッタ層と、
を有し、
前記ベース層と前記エミッタ層とが接合する領域を除く前記ベース層の形成領域の少なくとも一部において、前記半導体基板を貫通する貫通孔が形成されており、
前記貫通孔の内部と密着し補強する絶縁性の補強層が形成されている
半導体装置。
【請求項５】
前記貫通孔の形成領域において前記コレクタ層が除去されている
請求項４に記載の半導体装置。
【請求項６】
前記半導体基板と前記コレクタ層との間に前記コレクタ層と接合し前記コレクタ層より高い不純物濃度のサブコレクタ層を有し、
前記貫通孔の形成領域において前記サブコレクタ層が除去されている
請求項４に記載の半導体装置。
【請求項７】
半導体基板にコレクタ層、ベース層、エミッタ層を含む半導体の積層体を形成する工程と、
前記積層体が形成された前記半導体基板の他方の面から少なくとも前記半導体基板を貫通する貫通孔を形成する工程と、
前記貫通孔を前記半導体基板の深さ方向に投影した領域を除く所定のパターンとなるように前記エミッタ層のパターン加工をする工程と、
前記エミッタ層のパターン形成領域と前記貫通孔を前記半導体基板の深さ方向に投影した領域の少なくとも一部とを含む所定のパターンとなるように前記ベース層のパターン加工をする工程と、
を有する半導体装置の製造方法。
【請求項８】
前記貫通孔を形成する工程において、前記コレクタ層を除去する位置まで貫通孔を形成する
請求項７に記載の半導体装置の製造方法。
【請求項９】
前記積層体を形成する工程において、前記コレクタ層を形成する前に、前記コレクタ層より不純物濃度が高いサブコレクタ層を形成し、
前記貫通孔を形成する工程において、前記サブコレクタ層を除去する位置まで貫通孔を形成する
請求項７に記載の半導体装置の製造方法。
【請求項１０】
前記貫通孔形成工程において、少なくとも前記半導体基板を貫通する第１貫通孔を形成した後、前記第１貫通孔が形成された領域内に、前記第１貫通孔が形成された領域より狭く前記第１貫通孔より深い第２貫通孔を形成して、前記貫通孔を形成する
請求項７に記載の半導体装置の製造方法。
【請求項１１】
前記エミッタ層パターン加工工程において、前記貫通孔を挟む複数の所定のパターンとなるように前記エミッタ層のパターン加工をする
請求項７に記載の半導体装置の製造方法。
【請求項１２】
半導体基板にコレクタ層、ベース層、エミッタ層を含む半導体の積層体を形成する工程と、
前記積層体が形成された前記半導体基板の他方の面から少なくとも前記半導体基板を貫通する貫通孔を形成する工程と、
前記貫通孔の内部と密着し補強する絶縁性の補強層を形成する工程と、
前記補強層が形成された貫通孔を前記半導体基板の深さ方向に投影した領域を除く所定のパターンとなるように前記エミッタ層のパターン加工をする工程と、
前記パターン形成されたエミッタ層の形成領域と前記補強層が形成された貫通孔を前記半導体基板の深さ方向に投影した領域の少なくとも一部とを含む所定のパターンとなるように前記ベース層のパターン加工をする工程と、
を有する半導体装置の製造方法。
【請求項１３】
前記貫通孔を形成する工程において、前記コレクタ層を除去する位置まで貫通孔を形成する
請求項１２に記載の半導体装置の製造方法。
【請求項１４】
前記積層体を形成する工程において、前記コレクタ層を形成する前に、前記コレクタ層より不純物濃度が高いサブコレクタ層を形成し、
前記貫通孔を形成する工程において、前記サブコレクタ層を除去する位置まで貫通孔を形成する
請求項１２に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
近年、携帯電話などの無線通信システムにおける電力増幅器のトランジスタは、低消費電力で高速通信を実現させるため、ヘテロ接合バイポーラトランジスタ（ＨＢＴ）などが多く用いられている。
【０００３】
図２２はメサ構造のｎｐｎ型ＨＢＴの断面図であり、半導体基板１０１に順次、ｎ＋型のサブコレクタ層１０２、ｎ型のコレクタ層１０３、ｐ型のベース層１０４、ｎ型のエミッタ層１０５、ｎ型のエミッタキャップ層１０６が形成され、サブコレクタ層１０２の露出した表面にコレクタ電極１１１、ベース層１０４の露出した表面にベース電極１１２、エミッタキャップ層１０６の露出した表面にエミッタ電極１１３が形成されている。ＨＢＴなどのトランジスタは、トランジスタ内の寄生素子により、トランジスタの高速性能に影響を受けることが知られている。上記のメサ構造のＨＢＴにおいては、ベース・エミッタ接合を有する動作領域Ａの周囲に、ベース電極１１２を表面に形成するために、ベース・エミッタ接合がなくベース・コレクタ接合を有する外部領域Ｂがあり、この外部領域Ｂに起因する寄生素子が主に高速性能を劣化させている。寄生素子としては、エミッタ抵抗Ｒｅ、ベース抵抗Ｒｂ、コレクタ抵抗Ｒｃ、ベース・コレクタ間容量Ｃｂｃなどがある。
【０００４】
ＨＢＴなどのバイポーラトランジスタの高速性能を示す因子である最大発振周波数ｆｍａｘは、遮断周波数ｆｔとベース寄生抵抗Ｒｂとベース・コレクタ間容量Ｃｂｃを用いて、ｆｍａｘ＝（ｆｔ／８πＲｂＣｂｃ））１／２で近似され、ベース寄生抵抗Ｒｂとベース・コレクタ間寄生容量Ｃｂｃなどに影響を受ける。最大発振周波数ｆｍａｘを高めるためには、ベース・コレクタ間容量Ｃｂｃを低減させることが、特に有効であることが知られている。
【０００５】
従来のバイポーラトランジスタにおいて、寄生素子の影響を低減させて高速性能を向上させるために、アイソレーション法（たとえば、非特許文献１参照）、メサエッチング法（たとえば、特許文献１参照）などの方法が提案されている。
【０００６】
【非特許文献１】
上田大輔  監修・著，「情報通信の新時代を拓く−高周波・光半導体デバイス」，社団法人電子情報通信学会，平成１３年３月１５日，ｐ．９５
【特許文献１】
特開２０００−３４９０９１号公報（図６、段落０００２〜０００４）
【０００７】
【発明が解決しようとする課題】
従来のＨＢＴについて、図２３および図２４の断面図を用いて説明する。図２３はアイソレーション法により形成されたものであり、図２４はメサエッチング法により形成されている。
【０００８】
図２３に示すアイソレーション法による従来のＨＢＴは、外部領域Ｂのｎ型のコレクタ層１０３に、プロトンなどをイオン注入されたアイソレーション層１０３ａが形成されている。アイソレーション層１０３ａは、コレクタ層１０３よりも実質的にｎ型濃度が下げられ空乏層厚が厚くなり、寄生素子の影響が低減されている。アイソレーション層１０３ａを形成する方法は、外部領域Ｂのベース層１０４を透過させる場合と、コレクタ層１０３の側面から実施する場合がある。しかし、両者とも以下に示すような不具合がある。外部領域Ｂのベース層１０４を透過させる前者の方法は、ベース層１０４へのイオン注入ダメージが大きいために、コンタクト抵抗がばらつき、コンタクト不良が発生する場合がある。また、コレクタ層１０３の側面からイオン注入する後者の方法は、イオン注入装置の構成上、傾きを持たせてイオン注入する必要があるため、イオン濃度、イオン注入の深さの制御が困難であった。
【０００９】
図２４は、メサエッチング法により形成された従来のＨＢＴであり、外部領域Ｂのベース層１０４の下にあるコレクタ層１０３をアンダーカットして除去しているため、寄生素子の影響が低減され、高速性能が向上している。
【００１０】
ここで、図２４のメサエッチング法によるＨＢＴの最大発振周波数ｆｍａｘについて、図２２に示したＨＢＴと比較して以下に説明する。図２２に示したＨＢＴにおけるベース・コレクタ間容量Ｃｂｃは、ベース・コレクタ接合面積Ｓ、ベース・サブコレクタ間距離ｄ、比誘電率ε、真空誘電率ε０を用いて、Ｃｂｃ＝εε０Ｓ／ｄと表すことができる。一方、図２４に示すメサエッチング法のＨＢＴのベース・コレクタ間容量Ｃｂｃ０は、アンダーカット後のベース・コレクタ接合面積Ｓ１と、アンダーカットされた面積Ｓ２を用いると、Ｃｂｃ０＝（εε０Ｓ１／ｄ）＋（ε０Ｓ２／ｄ）と表すことができる。ここで、アンダーカット長：ベース層長＝１：２とすると、Ｓ１＝（１／２）Ｓ、Ｓ２＝（１／２）Ｓとなる。ここで、前述のＳとは、Ｓ＝Ｓ１＋Ｓ２の関係にある。このため、メサエッチング法におけるＨＢＴの最大発振周波数ｆｍａｘ０は、図２２のＨＢＴのｆｍａｘに対して、ｆｍａｘ＝（ｆｔ／８πＲｂＣｂｃ））１／２を用い、Ｃｂｃ以外の変化がないと仮定すると、ｆｍａｘ０＝ｆｍａｘ（Ｃｂｃ０／Ｃｂｃ）１／２＝ｆｍａｘ（ε／（０．５ε＋０．５））１／２となる。ここで、コレクタ層がＩｎＰの場合は比誘電率ε＝１２．３５よりｆｍａｘ０＝１．３６ｆｍａｘとなり、メサエッチング法のＨＢＴの方が図２２のＨＢＴよりも高速性能を有することがわかる。
【００１１】
しかしながら、メサエッチング法による従来のＨＢＴは、数ｎｍ程度の薄膜のベース層１０４を支持する層がないため、ベース層１０４の機械的強度が不十分となって折れるなど取り扱いが困難であり、量産安定性や半導体装置の信頼性が十分でなかった。また、メサエッチング法においては、コレクタ層１０３のエピタキシャル成長方向と垂直な方向でエッチングを停止することが容易ではないため、サイドエッチングを制御することが困難であった。
【００１２】
以上のように、従来においては、寄生素子の影響を低減させようとしても、構成が複雑であるため、十分な高速性能を有する半導体装置を製造することが困難であった。これに伴って、従来においては、トランジスタの高速性能を向上させる場合、コストダウン、高歩留まり、高信頼性、製造効率向上などを実現することが困難となっていた。
【００１３】
したがって、本発明は、寄生素子の影響を低減してトランジスタの高速性能を向上でき、構成が簡単で製造が容易であり、その結果、コストダウン、高歩留まり、高信頼性、または、製造効率の向上などを実現できる半導体装置およびその製造方法を提供することを目的とする。
【００１４】
【課題を解決するための手段】
上記目的を達成するために、本発明の半導体装置は、半導体基板と、前記半導体基板に形成されたコレクタ層と、前記コレクタ層と接合するベース層と、前記ベース層と接合するエミッタ層と、を有し、前記ベース層と前記エミッタ層とが接合する領域を除く前記ベース層の形成領域の少なくとも一部において前記半導体基板を貫通する貫通孔が形成されている。本発明においては、前記貫通孔の内部と密着し補強する絶縁性の補強層が形成されていることが好ましい。
【００１５】
以上により本発明の半導体装置は、ベース層とエミッタ層とが接合する領域を除くベース層の形成領域の少なくとも一部において半導体基板を貫通する貫通孔が形成され、寄生素子となる領域が低減されている。また、上記本発明の半導体装置は、貫通孔を有していて前記補強層により補強される。
【００１６】
また、本発明の半導体装置の製造方法は、半導体基板にコレクタ層、ベース層、エミッタ層を含む半導体の積層体を形成する工程と、前記積層体が形成された前記半導体基板の他方の面から少なくとも前記半導体基板を貫通する貫通孔を形成する工程と、前記貫通孔の内部と密着し補強する絶縁性の補強層を形成する工程と、前記補強層が形成された貫通孔を前記半導体基板の深さ方向に投影した領域を除く所定のパターンとなるように前記エミッタ層のパターン加工をする工程と、前記パターン形成されたエミッタ層の形成領域と前記補強層が形成された貫通孔を前記半導体基板の深さ方向に投影した領域の少なくとも一部とを含む所定のパターンとなるように前記ベース層のパターン加工をする工程と、を有する。本発明においては、前記貫通孔を形成する工程の後であって、前記エミッタ層のパターン形成工程あるいは前記ベース層のパターン形成工程の前に、前記貫通孔の内部と密着し補強する絶縁性の補強層を形成する工程と、を有することが好ましい。
【００１７】
以上により、本発明の半導体装置の製造方法は、半導体基板にコレクタ層、ベース層、エミッタ層を含む積層体を形成した後、積層体が形成された半導体基板の他方の面から少なくとも半導体基板を貫通する貫通孔を形成するため、貫通孔の形状は制御して形成できる。そして、上記の如く、エミッタ層、ベース層、コレクタ層のパターン形成をする。また、貫通孔を形成する工程の後であってエミッタ層、ベース層、コレクタ層のパターン形成の前に、補強層の形成によって補強するため、積層体の折れを防止でき量産安定性を向上できる。
【００１８】
【発明の実施の形態】
本発明の実施形態の一例について、図面を参照して説明する。
【００１９】
＜実施形態１＞
本発明の実施形態１について、以下に示す。図１は、実施形態１の半導体装置の構成を示す断面図であり、メサ構造のｎｐｎ型ＨＢＴの部分を示す。本実施形態の半導体装置は、半導体基板１、サブコレクタ層２、コレクタ層３、ベース層４、エミッタ層５、エミッタキャップ層６、貫通孔２１、補強層３１、コレクタ電極１１、ベース電極１２、エミッタ電極１３を有する。
【００２０】
半導体基板１はＩｎＰであり、薄い円盤状に加工したウエハであって鏡面研磨された主面を有する。サブコレクタ層２は、ｎ＋型ＩｎＧａＡｓであり、半導体基板１の主面上に形成されている。コレクタ層３は、ｎ型ＩｎＰであり、サブコレクタ層２の上に形成されている。ベース層４は、ｐ型ＩｎＧａＡｓであり、コレクタ層３の上に形成され、コレクタ層３とｐｎ接合している。エミッタ層５は、ｎ型ＩｎＰであり、ベース層４の上に形成され、ベース層４とｐｎ接合している。エミッタキャップ層６は、ｎ型ＩｎＧａＡｓであり、エミッタ層５の上に形成されている。本実施形態においては、エミッタ層５のバンドギャップがベース層４のバンドギャップより広く、バンドギャップの異なる異種の半導体の接合、つまりへテロ接合を有する。
【００２１】
貫通孔２１は、ベース層４とエミッタ層５とが接合する領域Ａを除くベース層４の形成領域の少なくとも一部の領域Ｂにおいて形成されており、半導体基板１を貫通している。貫通孔２１が形成されている領域Ｂにおいては、サブコレクタ層２およびコレクタ層３が除去され、ベース層４の半導体基板１側の表面が露出している。
【００２２】
補強層３１は、絶縁性であるシリコン窒化物で形成され、貫通孔２１の内部と密着し補強している。補強層３１は、貫通孔２１の内部に充填され形成されている。そして、補強層３１は、半導体基板１の主面と反対側の面を覆っている。補強層３１は、シリコン窒化物の他、有機膜であるベンゾシクロブテン（ＢＣＢ）など、誘電率が低い材料を用いることが好適である。
【００２３】
コレクタ電極１１は、コレクタ層３が形成されたサブコレクタ層２の他の領域上にオーミック接合して形成され、サブコレクタ層２を介してコレクタ層３と接続している。ベース電極１３は、エミッタ層５が形成されたベース層４の他の領域上にオーミック接合して形成されている。エミッタ電極１３はエミッタキャップ層６の上にオーミック接合して形成され、エミッタキャップ層６を介してエミッタ層５と接続している。コレクタ電極１１、ベース電極１２、エミッタ電極は、いずれもＴｉ，Ｐｔ，Ａｕを順次積層して設けられている。オーミック接合抵抗を減らすため、エミッタキャップ層６はエミッタ層５より高い不純物濃度であり、サブコレクタ層２はコレクタ層３より高い不純物濃度である。
【００２４】
以下に、実施形態１に係る半導体装置の製造方法について、図１〜図５を用いて説明する。本実施形態の半導体装置の製造方法は、順次、積層体形成工程、貫通孔形成工程、補強層形成工程、エミッタ層パターン形成工程、ベース層パターン形成工程、コレクタ層パターン形成工程を実施する。
【００２５】
積層体形成工程は、図２に示すように、半導体基板１にコレクタ層３、ベース層４、エミッタ層５を含む半導体の積層体を形成する工程である。本工程においては、コレクタ層３を形成する前に、コレクタ層３より不純物濃度が高いサブコレクタ層２を形成し、そして、エミッタ層５を形成後、エミッタキャップ層６を形成する。
【００２６】
半導体基板１に形成されたサブコレクタ層２、コレクタ層３、ベース層４、エミッタ層５、エミッタキャップ層６の積層体は、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ  Ｂｅａｍ  Ｅｐｉｔａｘｙ）法またはＭＯＣＶＤ（Ｍｅｔａｌ  ＯｒｇａｎｉｃＣｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法などによって、エピタキシャル成長で形成される。
【００２７】
まず、半導体基板１の主面全面にサブコレクタ層２を形成する。半導体基板１はＦｅドープされたＩｎＰの半導体のウエハを用いる。サブコレクタ層２は、ＭＢＥ法により、不純物濃度１×１０１９ｃｍ−３程度のＳｉドープされたｎ＋型のＩｎＧａＡｓを用いて厚さ４００ｎｍ程度にて形成される。
【００２８】
そして、サブコレクタ層２の上面全面にコレクタ層３を形成する。コレクタ層１３は、ＭＢＥ法により、不純物濃度２×１０１６ｃｍ−３程度のＳｉドープされたｎ型のＩｎＰを用いて、厚さ５００ｎｍ程度にて形成される。
【００２９】
そして、コレクタ層１３の上面全面にベース層１４を形成する。ベース層１４は、ＭＢＥ法により、不純物濃度２×１０１９ｃｍ−３程度のＣドープされたｐ型のＩｎＧａＡｓを用いて厚さ７５ｎｍ程度にて形成される。
【００３０】
次いで、ベース層１４の上面全面にエミッタ層１５を形成する。エミッタ層１５は、ＭＢＥ法により、不純物濃度５×１０１７ｃｍ−３程度のＳｉドープされたｎ型のＩｎＰを用いて厚さ５０ｎｍ程度にて形成する。
【００３１】
そして、エミッタ層１５の上面全面にエミッタキャップ層１６を形成する。エミッタキャップ層１６は、ＭＢＥ法により、不純物濃度１×１０１９ｃｍ−３程度のＳｉをドープされたｎ型のＩｎＧａＡｓを厚さ５０ｎｍ程度にて形成する。
【００３２】
貫通孔形成工程は、図３に示すように、積層体が形成された半導体基板１の他方の面から少なくとも半導体基板１を貫通する貫通孔２１を形成する工程である。貫通孔形成工程は、積層体が形成された半導体基板１の面と反対側にある他方の面に、レジスト膜のエッチングマスク（図示なし）を形成する。エッチングマスクは、貫通孔２１を形成する領域が、開口されている。貫通孔２１を形成する領域は、前述したように、ベース・エミッタ接合がないベース層４の形成領域Ｂに相当する。そして、ＲＩＥなどの異方性エッチングにより、エッチングマスクの開口領域にある、半導体基板１、サブコレクタ層２、コレクタ層３を順次、除去して、ベース層４の半導体基板１側の表面が露出するように貫通孔２１を形成する。
【００３３】
補強層形成工程は、図４に示すように、貫通孔２１の内部と密着し補強する絶縁性の補強層３１を形成する工程である。補強層３１は、ＣＶＤ法によって、貫通孔２１の内部に絶縁性であるシリコン窒化物を充填させ形成される。この際に、貫通孔形成工程で露出されたベース層４まで、補強層３１が充填されることが好ましい。そして、さらに、補強層３１は、半導体基板１の主面と反対側の面を覆うように形成される。
【００３４】
エミッタ層パターン加工工程は、図５に示すように、補強層３１が形成された貫通孔２１を半導体基板１の深さ方向に投影した領域Ｂを除く所定のパターンとなるようにエミッタ層５のパターン加工をする工程である。
【００３５】
エミッタ層パターン加工工程は、まず、エミッタキャップ層６の上面の一部にエミッタ電極１３を形成する。エミッタ電極１３は、たとえば以下に示すようなリフトオフ法などにより形成される。リフトオフ法においては、まず、エミッタキャップ層６の全面にレジスト膜（図示無し）を形成する。そして、そのレジスト膜は、貫通孔２１を半導体基板１の深さ方向に投影した領域Ｂを除く周囲の領域に、エミッタ層５をパターン加工するための所定のパターンに基づいて開口され、マスク加工される。レジスト膜は、エミッタキャップ層６が露出するまで開口される。その露出したエミッタキャップ層６の上に、Ｔｉ、Ｐｔ、Ａｕの積層体を形成した後、レジスト膜をアッシングして、エミッタ電極１３を形成する。
【００３６】
次いで、ＩｎＧａＡｓのエミッタキャップ層６のパターン加工をする。エミッタキャップ層６のパターン加工は、エミッタ電極１７をマスクとして、たとえばリン酸（Ｈ３ＰＯ４）：過酸化水素（Ｈ２Ｏ２）：水（Ｈ２Ｏ）の混合液を用いたウェットエッチングにより行われる。エミッタキャップ層６は、エミッタ層５の表面が露出するまでウェットエッチングにより除去され、パターン加工される。
【００３７】
次いで、ＩｎＰのエミッタ層５のパターン加工をする。エミッタ層５のパターン加工は、エミッタキャップ層１６をマスクとして、たとえば、塩酸（ＨＣｌ）：水（Ｈ２Ｏ）＝１：１の混合液を用いたウェットエッチングにより行われる。エミッタ層５は、ベース層４の表面が露出するまでウェットエッチングにより除去され、パターン加工される。
【００３８】
ベース層パターン加工工程は、図１に示すように、パターン形成されたエミッタ層５の形成領域Ａと貫通孔２１を半導体基板１の深さ方向に投影した領域Ｂの少なくとも一部とを含む所定のパターンとなるようにベース層４のパターン加工をする工程である。
【００３９】
まず、ベース層４の上面の一部にベース電極１２を形成する。ベース電極１２は、貫通孔２１を半導体基板１の深さ方向に投影した領域Ｂであってベース層４の表面露出部分、つまり、エミッタ・ベース接合がなく貫通孔２１が形成されていた領域に形成される。ベース電極１２は、たとえば前述のエミッタ電極１３と同様にリフトオフ法などによりＴｉ、Ｐｔ、Ａｕの積層体にて形成される。
【００４０】
次いで、ＩｎＧａＡｓのベース層４のパターン加工をする。ベース層４のパターン加工は、まず、レジスト膜（図示なし）をベース層４の全面に形成する。全面に形成されたレジスト膜は、パターン形成されたエミッタ層５を半導体基板１の深さ方向に投影した領域Ａと貫通孔２１を半導体基板１の深さ方向に投影した領域Ｂとを含み、ベース層４が所定のパターンとなるようにマスク加工される。ベース層４のパターン加工は、マスク加工されたレジスト膜をエッチングマスクとし、リン酸（Ｈ３ＰＯ４）：過酸化水素（Ｈ２Ｏ２）：水（Ｈ２Ｏ）の混合液を用いたウェットエッチングにより行われる。ベース層４は、コレクタ層３の表面が露出するまでウェットエッチングにより除去され、パターン加工される。
【００４１】
コレクタ層パターン加工工程は、コレクタ層３をパターン加工する工程である。本実施形態では、パターン加工されたエミッタ層５の形成領域Ａと貫通孔２１を半導体基板１の深さ方向に投影した領域Ｂの少なくとも一部とを含む所定のパターンとなるようにコレクタ層３のパターン加工をする。
【００４２】
ＩｎＰのコレクタ層３は、ベース層４をパターン加工する際に用いたエッチングマスクを用いて、たとえば、塩酸（ＨＣｌ）：水（Ｈ２Ｏ）＝１：１の混合液をエッチング液としてウェットエッチングされる。コレクタ層３は、サブコレクタ層２の表面が露出するまでウェットエッチングにより除去され、パターン加工される。前述したように、貫通孔２１を半導体基板１の深さ方向に投影した領域Ｂのコレクタ層３の形成領域には、貫通孔２１が形成され、その貫通孔２１に補強層３１が充填されている。このため、本実施形態のコレクタ層パターン形成工程においては、パターン加工されたコレクタ層３の一方の端部には、側面が露出した補強層３１が現れる。
【００４３】
次いで、図１に示すように、サブコレクタ層２に接続するコレクタ電極１１を形成する。コレクタ電極１１は、エミッタ電極１３、ベース電極１２と同様に、たとえばリフトオフ法などにより、Ｔｉ、Ｐｔ、Ａｕの積層体で形成される。
【００４４】
次いで、ＩｎＧａＡｓのサブコレクタ層２のパターン形成をする。サブコレクタ層２のパターン加工は、ベース層４と同様に、所定に形状にマスク加工されたレジスト膜をエッチングマスクとし、リン酸（Ｈ３ＰＯ４）：過酸化水素（Ｈ２Ｏ２）：水（Ｈ２Ｏ）の混合液を用いたウェットエッチングにより行われる。
【００４５】
各半導体の積層体のパターン形成をした後、シリコン窒化膜などの層間絶縁膜（図示なし）を被覆する。その層間絶縁膜にコレクタ電極１１、ベース電極１２、エミッタ電極１３に対応するコンタクトホール（図示なし）を形成する。そして、各コンタクトホールに配線層（図示なし）を形成して引き出し電極（図示なし）を設ける。以上のようにして、本実施形態の半導体装置であるＨＢＴを製造する。
【００４６】
以上の本実施形態の半導体装置において、ベース層４とエミッタ層５とが接合する領域Ａは、ベース・エミッタ接合を有してトランジスタ動作する領域である。この領域Ａの周囲であってベース・エミッタ接合がないベース層４の形成領域Ｂは、ベース電極１２をベース層４の表面に形成するための領域であり、トランジスタ動作には寄与せず、接合容量、拡散容量などの寄生素子を有していた。しかしながら、本実施形態の半導体装置は、ベース・エミッタ接合がなく寄生素子を有するベース層４の形成領域Ｂにおいて半導体基板１を貫通する貫通孔２１が形成され、その貫通孔２１が形成されている領域においては、サブコレクタ層２と、コレクタ層３とが除去されている。このように寄生素子となる部分が除去されて貫通孔２１となっているため、寄生素子の影響が低減されトランジスタの高速性能を向上できる。
【００４７】
ここで、本実施形態によるＨＢＴの最大発振周波数ｆｍａｘについて、前述の図２２に示したＨＢＴ、および、図２４のメサエッチング法によるＨＢＴと比較して以下に説明する。本実施形態のベース・コレクタ間容量Ｃｂｃ１は、貫通孔２１形成後のベース・コレクタ接合面積Ｓ１と、貫通孔２１が形成された面積Ｓ２、ベース・サブコレクタ間距離ｄ１、貫通孔２１形成領域のベース・サブコレクタ間距離ｄ２，比誘電率ε、真空誘電率ε０を用いると、Ｃｂｃ１＝（εε０Ｓ１／ｄ１）＋（εＳ２／ｄ２）と表すことができる。ここで、ｄ２は、ベース・サブコレクタ間距離がなく無限大となるため、Ｃｂｃ１＝（εε０Ｓ１／ｄ１）と近似できる。
ここで、図２４のメサエッチング法によるＨＢＴにてベース・コレクタ層接合面積Ｓ１＝（１／２）Ｓと仮定した場合と同様に、本実施形態においてもベース・コレクタ層接合面積Ｓ１＝（１／２）Ｓと仮定する。このため、メサエッチング法におけるＨＢＴの最大発振周波数ｆｍａｘ１は、図２２のＨＢＴのｆｍａｘに対して、ｆｍａｘ＝（ｆｔ／８πＲｂＣｂｃ））１／２を用い、Ｃｂｃ以外の変化がないと仮定して計算すると、ｆｍａｘ１＝ｆｍａｘ（Ｃｂｃ１／Ｃｂｃ）１／２＝ｆｍａｘ（ε／（０．５ε））１／２となる。ここで、コレクタ層がＩｎＰの場合は、比誘電率ε＝１２．３５よりｆｍａｘ１＝１．４１ｆｍａｘとなる。メサエッチング法のＨＢＴの最大発振周波数ｆｍａｘ０は、前述したようにｆｍａｘ０＝１．３６ｆｍａｘであるため、本実施形態の方が最大発振周波数をより向上させることができる。なお、上記の最大発振周波数ｆｍａｘの計算の説明を簡略化するために、遮断周波数ｆｔなどを一定としているが、遮断周波数ｆｔはベース・コレクタ容量Ｃｂｃが減少するに伴って上がる。このため、ｆｍａｘ＝（ｆｔ／８πＲｂＣｂｃ））１／２からわかるように、最大発振周波数ｆｍａｘは本計算よりも、さらに向上する。
【００４８】
以上のように、本実施形態の半導体装置は、寄生素子の影響を低減してトランジスタの高速性能を向上できる。また、本実施形態の半導体装置は、貫通孔を有していて補強層により補強される。このため、機械的強度を向上できるため、取り扱いが容易なり、信頼性を向上させることができる。また、本実施形態の半導体装置は、半導体基板を貫通した貫通孔が形成された簡単な構成であるため、製造が容易であり、その結果、コストダウン、高歩留まり、高信頼性、または、製造効率の向上などを実現できる。
【００４９】
また、以上の本実施形態における半導体装置の製造方法は、半導体基板１にコレクタ層３、ベース層４、エミッタ層５を含む積層体を形成した後、積層体が形成された半導体基板１の他方の面から少なくとも半導体基板１を貫通する貫通孔２１を形成する。貫通孔２１は、積層体が形成された半導体基板１の他方の面から形成するため、各積層体を一括して除去することが容易である。また、メサエッチング法のように寄生素子のある領域を側面から除去しないため、貫通孔２１を所望の形状に容易に制御して形成できる。
【００５０】
また、貫通孔を形成する工程の後であってエミッタ層のパターン形成工程あるいはベース層のパターン形成工程の前に、補強層の形成によって補強されるため、積層体の折れを防止でき量産安定性を向上できる。
【００５１】
以上のように、本実施形態の半導体装置の製造方法は、半導体装置を所望の形状に制御して形成できるため、寄生素子の影響を容易に低減でき、トランジスタの高速性能を容易に向上できる。また、上述したように補強層の形成によって量産安定性を向上できる。その結果、本実施形態の半導体装置の製造方法は、コストダウン、高歩留まり、高信頼性、または、製造効率の向上などを実現できる。
【００５２】
＜実施形態２＞
本発明の実施形態２について、以下に示す。図６は、本実施形態の半導体装置を示す断面図であり、実施形態１と同様に、メサ構造のｎｐｎ型のＨＢＴの部分を示す。本実施形態の半導体装置は、ベース・エミッタ接合がないベース層４の形成領域Ｂに、半導体基板１を貫通する貫通孔２１が形成されている。貫通孔２１が形成されている領域Ｂにおいて、サブコレクタ層２は除去されているが、コレクタ層３は除去されていない。貫通孔２１の形成領域でコレクタ層３が除去されていないことを除き、実施形態１と同様である。このため、実施形態１と共通する部分については、同一符号を付し、その説明を省略する。
【００５３】
本実施形態の半導体装置は、半導体基板１、サブコレクタ層２、コレクタ層３、ベース層４、エミッタ層５、エミッタキャップ層６、貫通孔２１、補強層３１、コレクタ電極１１、ベース電極１２、エミッタ電極１３を有する。そして、貫通孔２１は、ベース層４とエミッタ層５とが接合する領域Ａを除くベース層４の形成領域の少なくとも一部において半導体基板１を貫通して形成されている。貫通孔２１が形成されている領域Ｂにおいては、サブコレクタ層２が除去され、コレクタ層３の半導体基板１側の表面が露出するまで貫通している。また、貫通孔２１の内部と密着し補強する絶縁性の補強層３１が、実施形態１と同様にして、形成されている。
【００５４】
実施形態２の半導体装置の製造方法は、順次、積層体形成工程、貫通孔形成工程、補強層形成工程、エミッタ層パターン形成工程、ベース層パターン形成工程、コレクタ層パターン形成工程を実施する。貫通孔形成工程で、貫通孔２１の形成領域においてコレクタ層３が除去されていないことを除き、実施形態１と同様である。
【００５５】
以上の本実施形態は、実施形態１と同様に、ベース層４とエミッタ層５とが接合する領域Ａを除いた周囲であって、ベース・エミッタ接合がないベース層４の形成領域Ｂにおいて半導体基板１を貫通する貫通孔２１が形成されている。貫通孔２１が形成され、この領域Ｂの寄生素子となる部分が除去されているため、寄生素子の影響が低減されトランジスタの高速性能を向上できる。また、本実施形態は、貫通孔２１を有していて補強層３１により補強される。このため、機械的強度を向上できるため、取り扱いが容易となり、信頼性を向上させることができる。以上のように、本実施形態の半導体装置は、実施形態１と同様の効果を得ることができる。
【００５６】
＜実施形態３＞
本発明の実施形態３について、以下に示す。図７は、本実施形態の半導体装置を示す断面図であり、実施形態１と同様に、メサ構造のｎｐｎ型のＨＢＴの部分を示す。本実施形態の半導体装置は、ベース・エミッタ接合がないベース層４の形成領域Ｂに、半導体基板１を貫通する貫通孔２１が形成されている。貫通孔２１が形成されている領域Ｂにおいて、サブコレクタ層２は除去されているが、コレクタ層３は除去されていない。また、貫通孔２１の内部に、補強層３１が形成されていない。貫通孔２１の形成領域でコレクタ層３が除去されていないこと、および補強層３１が形成されていないことを除き、実施形態１と同様である。このため、実施形態１と共通する部分については、同一符号を付し、その説明を省略する。
【００５７】
本実施形態の半導体装置は、半導体基板１、サブコレクタ層２、コレクタ層３、ベース層４、エミッタ層５、エミッタキャップ層６、貫通孔２１、コレクタ電極１１、ベース電極１２、エミッタ電極１３を有する。貫通孔２１は、ベース層４とエミッタ層５とが接合する領域Ａを除くベース層４の形成領域の少なくとも一部において半導体基板１を貫通して形成されている。貫通孔２１が形成されている領域Ｂにおいては、サブコレクタ層２が除去され、コレクタ層３の半導体基板１側の表面が露出するまで貫通している。
【００５８】
実施形態３の半導体装置の製造方法は、順次、積層体形成工程、貫通孔形成工程、エミッタ層パターン形成工程、ベース層パターン形成工程、コレクタ層パターン形成工程を実施する。貫通孔形成工程で、貫通孔２１の形成領域においてコレクタ層３が除去されていないこと、および補強層形成工程を実施しないことを除き、実施形態１と同様である。
【００５９】
以上の本実施形態は、実施形態１と同様に、ベース層４とエミッタ層５とが接合する領域Ａを除いた周囲であって、ベース・エミッタ接合がなくベース・コレクタ接合を有するベース層４の形成領域Ｂにおいて半導体基板１を貫通する貫通孔２１が形成されている。この領域Ｂに貫通孔２１が形成され寄生素子となる部分が除去されているため、寄生素子の影響が低減されトランジスタの高速性能を向上できる。以上のように、本実施形態の半導体装置は、実施形態１と同様の効果を得ることができる。なお、半導体装置が所望の強度である場合は、本実施形態のように補強層３１を形成しなくても良い。
【００６０】
＜実施形態４＞
本発明の実施形態４について、以下に示す。図８は、本実施形態の半導体装置を示す断面図であり、実施形態１と同様に、メサ構造のｎｐｎ型のＨＢＴの部分を示す。本実施形態の半導体装置は、ベース・エミッタ接合がないベース層４の形成領域Ｂに、半導体基板１を貫通する貫通孔２１が形成されている。貫通孔２１が形成されている領域Ｂにおいて、サブコレクタ層２およびコレクタ層３は除去されていない。貫通孔２１の形成領域でサブコレクタ層２およびコレクタ層３が除去されていないことを除き、実施形態１と同様である。このため、実施形態１と共通する部分については、同一符号を付し、その説明を省略する。
【００６１】
本実施形態の半導体装置は、半導体基板１、サブコレクタ層２、コレクタ層３、ベース層４、エミッタ層５、エミッタキャップ層６、貫通孔２１、補強層３１、コレクタ電極１１、ベース電極１２、エミッタ電極１３を有する。貫通孔２１は、ベース層４とエミッタ層５とが接合する領域Ａを除くベース層４の形成領域の少なくとも一部において半導体基板１を貫通して形成されている。貫通孔２１が形成されている領域Ｂにおいては、半導体基板１が除去され、サブコレクタ層２の半導体基板１側の表面が露出するまで貫通している。
【００６２】
実施形態４の半導体装置の製造方法は、順次、積層体形成工程、貫通孔形成工程、補強層形成工程、エミッタ層パターン形成工程、ベース層パターン形成工程、コレクタ層パターン形成工程を実施する。貫通孔形成工程で、貫通孔２１の形成領域においてサブコレクタ層２およびコレクタ層３が除去されていないことを除き、実施形態１と同様である。
【００６３】
以上の本実施形態は、実施形態１と同様に、ベース層４とエミッタ層５とが接合する領域Ａを除いた周囲であって、ベース・エミッタ接合がなくベース・コレクタ接合を有するベース層４の形成領域Ｂにおいて半導体基板１を貫通する貫通孔２１が形成されている。この領域Ｂに貫通孔２１が形成され寄生素子となる部分が除去されているため、寄生素子の影響が低減されトランジスタの高速性能を向上できる。また、本実施形態は、貫通孔を有していて補強層により補強される。このため、機械的強度を向上できるため、取り扱いが容易なり、信頼性を向上させることができる。以上のように、本実施形態の半導体装置は、実施形態１と同様の効果を得ることができる。
【００６４】
＜実施形態５＞
本発明の実施形態５について、以下に示す。図９は、本実施形態の半導体装置を示す断面図であり、実施形態１と同様に、メサ構造のｎｐｎ型のＨＢＴの部分を示す。本実施形態の半導体装置は、ベース・エミッタ接合がないベース層４の形成領域Ｂに、半導体基板１を貫通する貫通孔２１が形成されている。貫通孔２１が形成されている領域Ｂにおいて、サブコレクタ層２およびコレクタ層３は除去されていない。また、貫通孔２１の内部に、補強層３１が形成されていない。貫通孔２１の形成領域でサブコレクタ層２およびコレクタ層３が除去されていないこと、および補強層３１が形成されていないことを除き、実施形態１と同様である。このため、実施形態１と共通する部分については、同一符号を付し、その説明を省略する。
【００６５】
本実施形態の半導体装置は、半導体基板１、サブコレクタ層２、コレクタ層３、ベース層４、エミッタ層５、エミッタキャップ層６、貫通孔２１、コレクタ電極１１、ベース電極１２、エミッタ電極１３を有する。貫通孔２１は、ベース層４とエミッタ層５とが接合する領域Ａを除くベース層４の形成領域の少なくとも一部において半導体基板１を貫通して形成されている。貫通孔２１が形成されている領域Ｂにおいては、半導体基板１が除去され、サブコレクタ層２の半導体基板１側の表面が露出するまで貫通している。
【００６６】
実施形態５の半導体装置の製造方法は、順次、積層体形成工程、貫通孔形成工程、エミッタ層パターン形成工程、ベース層パターン形成工程、コレクタ層パターン形成工程を実施する。貫通孔形成工程で、貫通孔２１の形成領域においてサブコレクタ層２、コレクタ層３が除去されていないこと、および補強層形成工程を実施しないことを除き、実施形態１と同様である。
【００６７】
以上の本実施形態は、実施形態１と同様に、ベース層４とエミッタ層５とが接合する領域Ａを除いた周囲であって、ベース・エミッタ接合がなくベース・コレクタ接合を有するベース層４の形成領域Ｂにおいて半導体基板１を貫通する貫通孔２１が形成されている。この領域Ｂに貫通孔２１が形成され寄生素子となる部分が除去されているため、寄生素子の影響が低減されトランジスタの高速性能を向上できる。以上のように、本実施形態の半導体装置は、実施形態１と同様の効果を得ることができる。なお、半導体装置が所望の強度である場合は、本実施形態のように補強層３１を形成しなくても良い。
【００６８】
＜実施形態６＞
本発明の実施形態６について、以下に示す。図１０は、本実施形態の半導体装置を示す断面図であり、実施形態１と同様に、メサ構造のｎｐｎ型のＨＢＴの部分を示す。ベース・エミッタ接合がないベース層４の形成領域Ｂには、半導体基板１を貫通する第１貫通孔２１ａおよび第２貫通孔２１ｂが形成されている。第１貫通孔２１ａの内部には第１補強層３１ａが設けられており、第２貫通孔２１ｂの内部には第２補強層３１ｂが設けられている。このように本実施形態の半導体装置は、貫通孔として、第１貫通孔２１ａ、第２貫通孔２１ｂを有し、補強層として第１補強層２１、第２補強層３１ｂを有する。複数の貫通孔２１ａ，２１ｂおよび複数の補強層３１ａ，３１ｂを有することを除き、実施形態１と同様である。このため、実施形態１と共通する部分については、同一符号を付し、その説明を省略する。
【００６９】
本実施形態の半導体装置は、半導体基板１、サブコレクタ層２、コレクタ層３、ベース層４、エミッタ層５、エミッタキャップ層６、第１貫通孔２１ａ、第２貫通孔２１ｂ、第１補強層３１ａ、第２補強層３１ｂ、コレクタ電極１１、ベース電極１２、エミッタ電極１３を有する。
【００７０】
第１貫通孔２１ａは、ベース層４とエミッタ層５とが接合する領域Ａを除くベース層４の形成領域の少なくとも一部において半導体基板１を貫通して形成されている。第１貫通孔２１ａは、ベース・エミッタ接合がないベース層４の形成領域Ｂを含み、ベース層４の形成領域Ｂよりも広くなるように形成されている。また、第１貫通孔２１ａが形成されている領域においては、サブコレクタ層２が除去されている。そして、第１補強層３１ａが第１貫通孔２１ａの内部を覆うように設けられている。また、第１補強層３１ａは、半導体基板１の主面と反対側の面を覆うように形成されている。
【００７１】
第２貫通孔２１ｂは、ベース層４とエミッタ層５とが接合する領域Ａを除くベース層４の形成領域の少なくとも一部において半導体基板１を貫通して形成されている。第２貫通孔２１ｂは、第１貫通孔２１ａが形成されている領域より狭く、ベース・エミッタ接合がないベース層４の形成領域Ｂと略同じと領域内に形成されている。第２貫通孔２１ｂが形成されている領域においては、コレクタ層３が除去され、ベース層４の半導体基板１側の表面が露出するまで貫通している。このように、第２貫通孔２１ｂは、第１貫通孔２１ａよりも深く形成されている。また、第２貫通孔２１ｂと第１貫通孔２１ａは、互いの一方の端部側が連続するようにして形成されている。そして、第２貫通孔２１ｂの内部には第２補強層３１ｂが設けられている。第２補強層３１ｂは、さらに、半導体基板１の主面と反対側の面を覆うように形成されている。
【００７２】
実施形態６の半導体装置の製造方法は、図１０〜図１６に示すように、順次、積層体形成工程、第１貫通孔形成工程、第１補強層形成工程、第２貫通孔形成工程、第２貫通孔形成工程、エミッタ層パターン形成工程、ベース層パターン形成工程、コレクタ層パターン形成工程を実施する。第２貫通孔形成工程においては、第１貫通孔２１ａが形成された領域内に、第１貫通孔２１ａが形成された領域より狭く、第１貫通孔２１ａより深い第２貫通孔２１ｂを形成する。
【００７３】
積層体形成工程においては、図１１に示すように、半導体基板１に、サブコレクタ層２、コレクタ層３、ベース層４、エミッタ層５、エミッタキャップ層６の半導体の積層体を形成する。この積層体は、実施形態１と同様にして形成される。
【００７４】
第１貫通孔形成工程においては、図１２に示すように、積層体が形成された半導体基板１の他方の面から、少なくとも半導体基板１を貫通する第１貫通孔２１ａを形成する。第１貫通孔形成工程は、積層体が形成された半導体基板１の面と反対側にある他方の面に、レジスト膜のエッチングマスク（図示なし）を形成する。エッチングマスクは、第１貫通孔２１ａを形成する領域が開口され形成される。その後、ＲＩＥなどの異方性エッチングにより、エッチングマスクの開口領域にある、半導体基板１、サブコレクタ層２を順次、除去して、コレクタ層３の半導体基板１側の表面が露出するように第１貫通孔２１ａを形成する。
【００７５】
第１補強層形成工程においては、図１３に示すように、第１貫通孔２１ａの内部と密着し補強する絶縁性の第１補強層３１ａを形成する。第１補強層３１ａは、ＣＶＤ法によって、絶縁性であるシリコン窒化物を第１貫通孔２１ａの内部の表面を覆うようにして形成される。そして、さらに、第１補強層３１ａを、半導体基板１の主面と反対側の面を覆うように形成する。
【００７６】
第２貫通孔形成工程においては、図１４に示すように、積層体が形成された半導体基板１の他方の面から、第１貫通孔２１ａの形成された領域内の一部に第２貫通孔２１ｂを形成する。第２貫通孔形成工程は、第１貫通孔形成工程と同様にして、積層体が形成された半導体基板１の面と反対側にある他方の面に、レジスト膜のエッチングマスク（図示なし）を形成する。エッチングマスクは、第２貫通孔２１ｂを形成する領域が開口され形成される。ここで、第２貫通孔２１ｂを形成する領域は、第１貫通孔２１ａが形成された領域より狭い領域とする。この第２貫通孔２１ｂを形成する領域は、前述したように、ベース・エミッタ接合がないベース層４の形成領域Ｂに相当する。そして、第２貫通孔２１ｂが第１貫通孔２１ａより深くなるように形成する。第２貫通孔２１ｂは、ＲＩＥなどの異方性エッチングにより、エッチングマスクの開口領域にある、第１補強層３１ａ、サブコレクタ層２、コレクタ層３を順次、除去して、ベース層２の半導体基板１側の表面を露出させて形成される。
【００７７】
第２補強層形成工程においては、図１５に示すように、第２貫通孔２１の内部と密着し補強する絶縁性の第２補強層３１ｂを形成する。第２補強層３１ｂは、ＣＶＤ法によって、第１貫通孔２１ａおよび第２貫通孔２１ｂの内部に絶縁性であるシリコン窒化物を充填して形成される。そして、さらに、第２補強層３１ｂは、半導体基板１の主面と反対側の面を覆うように、第１補強層３１ａに積層して形成される。
【００７８】
エミッタ層パターン加工工程においては、図１６に示すように、第１および第２補強層３１ａ、３１ｂが形成された第１および第２貫通孔２１ａ、２１ｂを半導体基板１の深さ方向に投影した領域を除く所定のパターンとなるようにエミッタ層５のパターン加工をする。本実施形態のエミッタ層パターン加工工程は、実施形態１と同様にして行い、エミッタ電極１３を形成後、エミッタキャップ層６のパターン加工をし、エミッタ層５のパターン加工をする。
【００７９】
ベース層パターン加工工程においては、図１０に示すように、パターン形成されたエミッタ層５の形成領域Ａと第２貫通孔２１ｂを半導体基板１の深さ方向に投影した領域Ｂの少なくとも一部とを含む所定のパターンとなるようにベース層４のパターン加工をする。本実施形態のベース層パターン加工工程は、実施形態１と同様にして行い、ベース電極１２を形成後、ベース層４のパターン加工をする。
【００８０】
ベース層４のパターン加工は、まず、レジスト膜（図示なし）を全面に形成する。全面に形成されたレジスト膜は、パターン形成されたエミッタ層５を半導体基板１の深さ方向に投影した領域Ａと第２貫通孔２１ｂを半導体基板１の深さ方向に投影した領域Ｂとを含み、ベース層４が所定のパターンとなるようにマスク加工される。ベース層４のパターン加工は、マスク加工されたレジスト膜をエッチングマスクとしたウェットエッチングにより行われる。ベース層４は、コレクタ層３の表面が露出するまでウェットエッチングにより除去され、パターン加工される。
【００８１】
コレクタ層パターン加工工程においては、図１０に示すように、パターン加工されたエミッタ層５の形成領域Ａと、第２貫通孔２１ｂを半導体基板１の深さ方向に投影した領域Ｂとを含む所定のパターンとなるようにコレクタ層３のパターン加工をする。本実施形態のコレクタ層パターン形成工程は、実施形態１と同様にして行い、ベース層４をパターン加工する際に用いたエッチングマスクを用いてコレクタ層３のパターン加工をする。前述したように、第２貫通孔２１ｂを半導体基板１の深さ方向に投影した領域Ｂのコレクタ層３の形成領域には、第２補強層３１ｂが充填された第２貫通孔２１が形成されている。このため、本実施形態のコレクタ層パターン形成工程においては、パターン加工されたコレクタ層３の一方の端部には、側面が露出した第２補強層３１ｂが現れる。
【００８２】
次いで、図１０に示すように、実施形態１と同様にして、サブコレクタ層２に接続するコレクタ電極１１を形成し、サブコレクタ層２のパターン加工をする。
【００８３】
各半導体の積層体のパターン形成をした後、シリコン窒化膜などの層間絶縁膜（図示なし）を被覆する。その層間絶縁膜にコレクタ電極１１、ベース電極１２、エミッタ電極１３に対応するコンタクトホール（図示なし）を形成する。そして、各コンタクトホールに配線層（図示なし）を形成して引き出し電極（図示なし）を設ける。以上のようにして、本実施形態の半導体装置であるＨＢＴを製造する。
【００８４】
以上の本実施形態は、実施形態１と同様に、ベース層４とエミッタ層５とが接合する領域Ａを除いた周囲であって、ベース・エミッタ接合がないベース層４の形成領域Ｂにおいて半導体基板１を貫通する第１および第２貫通孔２１ａ，２１ｂが形成されている。第１および第２貫通孔２１ａ，２１ｂが形成され、この領域Ｂの寄生素子となる部分が除去されているため、寄生素子の影響が低減されトランジスタの高速性能を向上できる。また、本実施形態の半導体装置は、第１および第２貫通孔２１ａ，２１ｂの内部に、それぞれ第１補強層３１ａ、第２補強層３１ｂが形成され補強されている。このため、機械的強度を向上できるため、取り扱いが容易なり、信頼性を向上させることができる。
【００８５】
本実施形態における半導体装置の製造方法は、半導体基板１に半導体の積層体を形成した後、積層体が形成された半導体基板１の他方の面から少なくとも半導体基板１を貫通する第１および第２貫通孔２１ａ，２１ｂを形成する。本実施形態では、実施形態１と異なり、第１貫通孔２１ａ、第２貫通孔２１ｂの複数の貫通孔を形成している。第２貫通孔を形成する工程においては、第１貫通孔２１ａが形成された領域内に、第１貫通孔２１ａが形成された領域より狭く、第１貫通孔２１ａより深い第２貫通孔２１ｂを形成する。このため、１段階で所望の貫通孔を形成する場合にその貫通孔のアスペクト比が高いために形成することが困難であっても、本実施形態の半導体装置の製造方法のように、複数段階を経て貫通孔を形成することで所望な貫通孔を形成することができ、所望に寄生素子を除去できることが容易となる。
【００８６】
＜実施形態７＞
本発明の実施形態７について、以下に示す。図１７は、本実施形態の半導体装置を示す断面図であり、メサ構造のｎｐｎ型のＨＢＴの部分を示す。本実施形態の半導体装置は、貫通孔２１を挟んで、複数のＨＢＴが形成されている。複数のＨＢＴにおいて、ベース・エミッタ接合がないそれぞれのベース層４ａ，４ｂの形成領域Ｂに、半導体基板１を貫通する貫通孔２１が形成され、この領域Ｂのベース層４ａ，４ｂの表面にそれぞれベース電極１２ａ，１２ｂが形成されている。そして、貫通孔２１の内部には補強層３１が設けられている。複数のＨＢＴを有することを除き、実施形態１と同様である。このため、実施形態１と共通する部分については、同一符号を付し、その説明を省略する。
【００８７】
実施形態７の半導体装置の製造方法は、図１７〜図２１に示すように、順次、積層体形成工程、貫通孔形成工程、補強層形成工程、エミッタ層パターン形成工程、ベース層パターン形成工程、コレクタ層パターン形成工程を実施する。
【００８８】
積層体形成工程においては、図１８に示すように、半導体基板１に、サブコレクタ層２、コレクタ層３、ベース層４、エミッタ層５、エミッタキャップ層６の半導体の積層体を形成する。この積層体は、実施形態１と同様にして形成される。
【００８９】
貫通孔形成工程においては、図１９に示すように、積層体が形成された半導体基板１の他方の面から少なくとも半導体基板１を貫通する貫通孔２１を形成する。貫通孔２１は、素子形成領域を分離する素子間分離領域となる位置に形成される。この貫通孔２１は、実施形態１と同様にして形成される。
【００９０】
補強層形成工程においては、図２０に示すように、貫通孔２１の内部と密着し補強する絶縁性の補強層３１を形成する。補強層３１は、実施形態１と同様に、貫通孔２１の内部を充填するように形成される。貫通孔２１の内部に形成された補強層３１は、素子形成領域を分離する素子間分離領域となる。そして、さらに、補強層３１を、半導体基板１の主面と反対側の面を覆うように形成する。
【００９１】
エミッタ層パターン加工工程においては、図２１に示すように、貫通孔２１を半導体基板１の深さ方向に投影した領域を除く所定のパターンとなるようにエミッタ層５のパターン加工をする。
【００９２】
本実施形態のエミッタ層パターン加工工程は、まず、エミッタキャップ層６の上面に２つのエミッタ電極１３ａ，１３ｂを形成する。２つのエミッタ電極１３ａ，１３ｂは、実施形態１と同様のリフトオフ法により、貫通孔２１を半導体基板１の深さ方向に投影した領域を挟むように形成される。そして、形成された２つのエミッタ電極１３ａ，１３ｂをエッチングマスクとして、実施形態１と同様にして、エミッタキャップ層６をウェットエッチングして、２つのパターン加工されたエミッタキャップ層６ａ，６ｂとする。そして、２つのパターン加工されたエミッタキャップ層６ａ，６ｂをエッチングマスクとして、実施形態１と同様にして、エミッタ層５をウェットエッチングして、２つのパターン加工されたエミッタ層５ａ，５ｂとする。
【００９３】
ベース層パターン加工工程においては、図１７に示すように、パターン形成されたエミッタ層５ａ，５ｂの形成領域Ａ１，Ａ２と貫通孔２１を半導体基板１の深さ方向に投影した領域Ｂの少なくとも一部を含む所定のパターンとなるようにベース層４のパターン加工をする。本実施形態のベース層パターン加工工程は、まず、ベース層４の上面の一部に２つのベース電極１２ａ，１２ｂを形成する。ベース電極１２ａ，１２ｂは、貫通孔２１を半導体基板１の深さ方向に投影した領域Ｂであってベース層４の表面露出部分、つまり、エミッタ・ベース接合がなく貫通孔２１が形成されている領域に、実施形態１と同様にして形成される。
【００９４】
次いで、ベース層４のパターン加工をする。実施形態１と同様にして、パターン形成されたエミッタ層５ａ，５ｂを半導体基板１の深さ方向に投影した領域Ａと貫通孔２１を半導体基板１の深さ方向に投影した領域Ｂとを含み、ベース層４が所定の複数のパターンとなるように、レジスト膜（図示なし）をマスク加工する。ベース層４は、マスク加工されたレジスト膜をエッチングマスクとしたウェットエッチングによりパターン加工される。ベース層４は、コレクタ層３の表面が露出するまでウェットエッチングにより除去され、２つのパターン加工されたベース層４ａ，ａｂが形成される。また、このウェットエッチングにより、貫通孔２１を半導体基板１の深さ方向に投影した領域Ｂにおいては、一部の領域で貫通孔２１の内部に形成された補強層３１の表面が露出する。
【００９５】
コレクタ層パターン加工工程においては、図１７に示すように、パターン加工されたエミッタ層５ａ，５ｂの形成領域Ａ１，Ａ２と、貫通孔２１を半導体基板１の深さ方向に投影した領域Ｂの少なくとも一部とを含む所定のパターンとなるようにコレクタ層３のパターン加工をする。本実施形態のコレクタ層パターン形成工程は、実施形態１と同様にして行い、ベース層４をパターン加工する際に用いたエッチングマスクを用いてコレクタ層３のパターン加工をする。なお、貫通孔２１を半導体基板１の深さ方向に投影した領域Ｂにおいて露出している補強層３１は、殆どエッチングされない。
【００９６】
次いで、図１７に示すように、実施形態１と同様にして、サブコレクタ層２に接続するコレクタ電極１１を形成し、サブコレクタ層２のパターン加工をする。
【００９７】
各半導体の積層体のパターン形成をした後、シリコン窒化膜などの層間絶縁膜（図示なし）を被覆する。その層間絶縁膜にコレクタ電極１１、ベース電極１２、エミッタ電極１３に対応するコンタクトホール（図示なし）を形成する。そして、各コンタクトホールに配線層（図示なし）を形成して引き出し電極（図示なし）を設ける。以上のようにして、本実施形態の半導体装置であるＨＢＴを製造する。
【００９８】
以上の本実施形態は、１つの貫通孔２１を挟んで複数のバイポーラトランジスタであるＨＢＴが形成されているが、実施形態１と同様に、ベース層４ａ、４ｂとエミッタ層５ａ、５ｂとがそれぞれ接合する領域Ａを除いた周囲であって、ベース・エミッタ接合がないベース層４ａ，４ｂの形成領域Ｂにおいて半導体基板１を貫通する貫通孔２１が形成されている。貫通孔２１が形成され、この領域Ｂの寄生素子となる部分が除去されているため、寄生素子の影響が低減されトランジスタの高速性能を向上できる。また、本実施形態の半導体装置は、貫通孔２１の内部に、補強層３１が形成され補強されている。このため、機械的強度を向上できるため、取り扱いが容易なり、信頼性を向上させることができる。補強層３１は、素子分離領域としての機能も併せ持つため、本実施形態の半導体装置は、工程を簡略化して、効率的に製造できる。
【００９９】
本実施形態における半導体装置の製造方法は、半導体基板１に半導体の積層体を形成した後、積層体が形成された半導体基板１の他方の面から少なくとも半導体基板１を貫通する貫通孔２１を形成する。本実施形態では、実施形態１と異なり、貫通孔２１を挟んで複数のＨＢＴが形成されるように、各半導体の積層体をパターン加工する。以上のように、本実施形態は、コストダウン、高歩留まり、高信頼性、または、製造効率の向上などを実現できる。
【０１００】
なお、本発明の実施に際しては、上記した実施の形態に限定されるものではなく、種々の変形形態を採用することができる。
【０１０１】
たとえば、上記実施形態においては、メサ構造のバイポーラトランジスタについて説明したが、プレーナ型構造のバイポーラトランジスタについても適用できる。
【０１０２】
【発明の効果】
本発明によれば、寄生素子の影響を低減してトランジスタの高速性能を向上でき、構成が簡単で製造が容易であり、その結果、コストダウン、高歩留まり、高信頼性、または、製造効率の向上などを実現できる半導体装置およびその製造方法を提供できる。
【図面の簡単な説明】
【図１】図１は本発明の実施形態１に係る半導体装置の断面図である。
【図２】図２は本発明の実施形態１に係る半導体装置の製造方法の一工程を示す断面図である。
【図３】図３は本発明の実施形態１に係る半導体装置の製造方法の一工程を示す断面図である。
【図４】図４は本発明の実施形態１に係る半導体装置の製造方法の一工程を示す断面図である。
【図５】図５は本発明の実施形態１に係る半導体装置の製造方法の一工程を示す断面図である。
【図６】図６は本発明の実施形態２に係る半導体装置の断面図である。
【図７】図７は本発明の実施形態３に係る半導体装置の断面図である。
【図８】図８は本発明の実施形態４に係る半導体装置の断面図である。
【図９】図９は本発明の実施形態５に係る半導体装置の断面図である。
【図１０】図１０は本発明の実施形態６に係る半導体装置の断面図である。
【図１１】図１１は本発明の実施形態６に係る半導体装置の製造方法の一工程を示す断面図である。
【図１２】図１２は本発明の実施形態６に係る半導体装置の製造方法の一工程を示す断面図である。
【図１３】図１３は本発明の実施形態６に係る半導体装置の製造方法の一工程を示す断面図である。
【図１４】図１４は本発明の実施形態６に係る半導体装置の製造方法の一工程を示す断面図である。
【図１５】図１５は本発明の実施形態６に係る半導体装置の製造方法の一工程を示す断面図である。
【図１６】図１６は本発明の実施形態６に係る半導体装置の製造方法の一工程を示す断面図である。
【図１７】図１７は本発明の実施形態７に係る半導体装置の断面図である。
【図１８】図１８は本発明の実施形態７に係る半導体装置の製造方法の一工程を示す断面図である。
【図１９】図１９は本発明の実施形態７に係る半導体装置の製造方法の一工程を示す断面図である。
【図２０】図２０は本発明の実施形態７に係る半導体装置の製造方法の一工程を示す断面図である。
【図２１】図２１は本発明の実施形態７に係る半導体装置の製造方法の一工程を示す断面図である。
【図２２】図２２は従来の半導体装置の断面図である。
【図２３】図２３は従来のアイソレーション法による半導体装置の断面図である。
【図２４】図２４は従来のメサエッチング法による半導体装置の断面図である。
【符号の説明】
１，１ａ，１ｂ：半導体基板、２ａ，２ｂ：サブコレクタ層、３，３ａ，３ｂ：コレクタ層、４，４ａ，４ｂ：ベース層、５，５ａ，５ｂ：エミッタ層、６，６ａ，６ｂ：エミッタキャップ層、１１，１１ａ，１１ｂ：コレクタ電極、１２，１２ａ，１２ｂ：ベース電極、１３，１３ａ，１３ｂ：エミッタ電極、２１，２１ａ，２１ｂ：貫通孔、３１，３１ａ，３１ｂ：補強層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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