(57)【要約】【課題】従来、半導体ウェハのダイシングストリートを、ダイシングブレードにより切断し、個々の半導体素子に分割している。機械的な切削となるため、切断時のチッピングが多発しており、長期的な電気的ストレスによりチップクラックが発生し、素子の信頼性が低下する問題があった。また、裏面電極はウェハ裏面のみに形成されており、基板成分の抵抗が低減できなかった。【解決手段】ウェハ仕上げ厚みに相当する溝を設け、裏面を裏面研削などを行うことで素子を分割する。裏面研削前にほぼ素子を分離してしまうので、機械的ストレスの影響を考慮する必要が無く、最低限エピタキシャル層より僅かに厚い素子を形成することができ、小型化、薄型化に寄与できる。また溝側壁を裏面電極の一部とすることで基板の抵抗成分を低減できる。【選択図】    図１
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【特許請求の範囲】
【請求項１】
半導体基板の表面に設けた素子領域と、
前記素子領域に接続する表面電極と、
前記基板の裏面および該基板の４側面を覆う同一金属層からなり、前記基板側に接続する裏面電極とを具備することを特徴とする半導体装置。
【請求項２】
半導体基板と、
前記半導体基板の表面に設けたエピタキシャル層と、
前記エピタキシャル層表面に設けた素子領域と、
前記素子領域に接続する表面電極と、
前記基板の裏面および該基板の４側面を覆う同一金属層からなり、前記基板側に接続する裏面電極とを具備することを特徴とする半導体装置。
【請求項３】
前記表面電極または前記裏面電極の取り出しとなる導電手段をさらに具備し、前記裏面電極を導電性固着剤で前記導電手段に固着することを特徴とする請求項１または請求項２のいずれかに記載の半導体装置。
【請求項４】
前記４側面を覆う裏面電極は、少なくとも導電性固着剤が付着する領域に設けることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記基板は、前記エピタキシャル層より薄いことを特徴とする請求項２に記載の半導体装置。
【請求項６】
半導体基板にエピタキシャル層を積層したウェハを準備し、該エピタキシャル層表面に複数の素子領域を形成する工程と、
前記ウェハの切削領域に前記半導体基板まで達する溝を形成し、個々の前記素子領域毎に分割する工程と、
前記基板裏面および前記溝側壁を連続して覆う金属膜を形成する工程とを具備することを特徴とする半導体装置の製造方法。
【請求項７】
半導体基板にエピタキシャル層を積層したウェハを準備し、該エピタキシャル層表面に複数の素子領域を形成する工程と、
前記ウェハの切削領域に前記半導体基板まで達する溝を形成する工程と、
前記ウェハ表面を固定して前記ウェハ裏面を研削し、個々の前記素子領域毎に分割する工程と、
前記基板裏面および前記溝側壁を連続して覆う金属膜を形成する工程とを具備することを特徴とする半導体装置の製造方法。
【請求項８】
前記金属膜を導電性固着剤で導電手段に固着する工程をさらに具備することを特徴とする請求項６または請求項７のいずれかに記載の半導体装置の製造方法。
【請求項９】
前記溝は、前記ウェハの仕上げ厚みに相当する深さに形成することを特徴とする請求項６または請求項７のいずれかに記載の半導体装置の製造方法。
【請求項１０】
前記ウェハ裏面は、前記エピタキシャル層付近まで研削することを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項１１】
前記研削は前記溝に達しない程度に行い、エッチングにより前記素子領域毎に分割することを特徴とする請求項７に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置およびその製造方法に関し、特に基板成分の抵抗の低減を図り、薄膜化による歩留まりの低下を抑制する半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
パワーＭＯＳＦＥＴや低飽和トランジスタなどのディスクリートデバイスにおいて、小型パッケージに搭載するためチップの小型薄膜化が進んでいる。
【０００３】
図５および図６を参照して、従来の半導体装置の製造方法を、トレンチ型パワーＭＯＳＦＥＴを例に示す。
【０００４】
高濃度シリコン半導体基板１上に低濃度のエピタキシャル層２を積層し、その表面に素子領域８を形成する。すなわち、不純物を拡散してチャネル層３を形成後、複数のトレンチ４を形成し、トレンチ４に半導体材料を埋設してゲート電極５を形成する。更にゲート電極５に隣接してソース領域６、ボディコンタクト領域７等の不純物領域を形成し、素子領域８を形成する。素子領域８はウェハ上に同パターンで複数形成される。トレンチ型パワーＭＯＳＦＥＴでは、エピタキシャル層２がドレイン領域となる。
【０００５】
その後、ウェハ表面の素子領域８に接続する表面電極９を形成する。表面電極９は、ソース領域６とコンタクトするソース電極（またはソースパッド電極）およびゲート電極５に接続するゲートパッド電極である（図５（Ａ））。
【０００６】
更に、半導体基板１を裏面研削し、例えば１５０μｍ、２００μｍなどの所望の仕上げ厚みとする。（図５（Ｂ））
その後、裏面に、ドレイン領域の電極を取り出すドレイン電極２０を、金属蒸着により形成する。更に、ウェハのダイシングライン２２をダイシングソーにより切断して、個々の素子領域８毎に分割する（図６（Ａ））。
【０００７】
このように、製造された半導体装置は図６（Ｂ）の如く、裏面にドレイン電極２０が形成される。（例えば、特許文献１参照。）。
【０００８】
【特許文献１】特公昭６０−３４８２７号
【０００９】
【発明が解決しようとする課題】
ＭＯＳＦＥＴや、低飽和トランジスタ等のディスクリートデバイスにおいては、裏面に蒸着した金属層が電極の一部となっており、基板１の抵抗成分が素子に与える影響が大きい。
【００１０】
また、製造工程においては、ウェハ３０の仕上げ厚みを現在の主流である１５０μｍより更に薄くするよう裏面研削を行うと、機械的ストレスによりウェハ割れが多発する問題がある。
【００１１】
【課題を解決するための手段】
本発明は、かかる課題に鑑みてなされ、第１に、半導体基板の表面に設けた素子領域と、前記素子領域に接続する表面電極と、前記基板の裏面および該基板の４側面を覆う同一金属層からなり、前記基板側に接続する裏面電極とを具備することにより解決するものである。
【００１２】
第２に、半導体基板と、前記半導体基板の表面に設けたエピタキシャル層と、前記エピタキシャル層表面に設けた素子領域と、前記素子領域に接続する表面電極と、前記基板の裏面および該基板の４側面を覆う同一金属層からなり、前記基板側に接続する裏面電極とを具備することにより解決するものである。
【００１３】
また、前記表面電極または前記裏面電極の取り出しとなる導電手段をさらに具備し、前記裏面電極を導電性固着剤で前記導電手段に固着することを特徴とするものである。
【００１４】
また、前記４側面を覆う裏面電極は、少なくとも導電性固着剤が付着する領域に設けることを特徴とするものである。
【００１５】
また、前記基板は、前記エピタキシャル層より薄いことを特徴とするものである。
【００１６】
第３に、半導体基板にエピタキシャル層を積層したウェハを準備し、該エピタキシャル層表面に複数の素子領域を形成する工程と、前記ウェハの切削領域に前記半導体基板まで達する溝を形成し、個々の前記素子領域毎に分割する工程と、前記基板裏面および前記溝側壁を連続して覆う金属膜を形成する工程とを具備することにより解決するものである。
【００１７】
第４に、半導体基板にエピタキシャル層を積層したウェハを準備し、該エピタキシャル層表面に複数の素子領域を形成する工程と、前記ウェハの切削領域に前記半導体基板まで達する溝を形成する工程と、前記ウェハ表面を固定して前記ウェハ裏面を研削し、個々の前記素子領域毎に分割する工程と、前記基板裏面および前記溝側壁を連続して覆う金属膜を形成する工程とを具備することにより解決するものである。
【００１８】
また、前記金属膜を導電性固着剤で導電手段に固着する工程をさらに具備することを特徴とするものである。
【００１９】
また、前記溝は、前記ウェハの仕上げ厚みに相当する深さに形成することを特徴とするものである。
【００２０】
また、前記ウェハ裏面は、前記エピタキシャル層付近まで研削することを特徴とするものである。
【００２１】
また、前記研削は前記溝に達しない程度に行い、エッチングにより前記素子領域毎に分割することを特徴とするものである。
【００２２】
【発明の実施の形態】
図１から図４に、本発明の実施の形態を、トレンチ型ＭＯＳＦＥＴを例に詳細に示す。
【００２３】
図１は、本発明の半導体装置を示す断面図である。本発明の半導体装置は、半導体基板１と、エピタキシャル層２と、素子領域８と、表面電極９と、裏面電極１０とから構成される。
【００２４】
半導体基板１は、高濃度のシリコン基板１であり、その表面に基板１より低濃度のエピタキシャル層２を積層する。エピタキシャル層２表面には、所定の不純物を拡散するなどして、素子領域８を形成する。素子領域８は、例えばＮ−型エピタキシャル層２表面にＰ型チャネル層３を設け、ゲート絶縁膜を設けた複数のトレンチ４に半導体材料を埋設してゲート電極５とする。ゲート電極５に隣接したチャネル層３の表面にはＮ＋型のソース領域６およびＰ＋型のボディコンタクト領域７の不純物領域を形成し、素子領域８を形成する。尚、エピタキシャル層２がドレイン領域となる。
【００２５】
表面電極９は、素子領域８に接続する。すなわち、ソース領域６に接続するソース電極（またはソースパッド電極）およびゲート電極５にコンタクトするゲートパッド電極である。
【００２６】
裏面電極１０は、ドレイン電極である。本実施形態においては、裏面電極１０は基板１の裏面と基板１の４側面を覆い、同一の蒸着金属層からなるものとする。つまり、基板１裏面と４側面の金属層は途切れることなく連続している。これにより、この素子を実装する際、ドレイン電極とリードまたは導電パターンなどの導電手段との固着面積を稼ぐことができる（図１（Ｂ）参照）。
【００２７】
素子の小型化により素子領域８の面積が小さくなると、素子に対して側面部分の裏面電極１０の占める割合も大きくなる。すなわち、ドレイン電極と導電手段との接触面積を増やすことで基板１の抵抗成分の低減に寄与できるものである。
【００２８】
尚、裏面電極１０は、少なくとも、導電性固着剤が付着する領域の４側面に設けることとし、基板１の４側面全てを覆っても良いし、エピタキシャル層２側面まで覆って設けても良い。
【００２９】
また、後に詳述するが、本実施形態では製造方法を工夫することにより、ウェハ３０の仕上げ厚み（基板１およびエピタキシャル層２の厚み）を大幅に低減できる。具体的には１０μｍ〜２００μｍ程度までの仕上げ厚みにすることができ、ウェハ仕上げ厚みが薄くなれば、その分でも基板の抵抗成分を低減できる。
本実施形態においては、基板１裏面と接触する金属層を蒸着できるだけの厚みがあればよいので、基板１の厚みをエピタキシャル層２の厚みよりも薄くすることができる。例えばエピタキシャル層２の厚みが５μｍ〜７μｍ程度であるので、１０μｍ程度の仕上がり厚みにすることも可能であり、この場合は従来品の１０分の１程度の厚みが実現できる。
【００３０】
この素子は、図１（Ｂ）の如く導電性固着剤５０により導電手段５１に固着される。ここで、導電性固着剤５０とは、半田等のろう材またはＡｇペーストなどの導電性接着剤であり、導電手段５１とは銅の打ち抜きフレームまたは絶縁性基板上に設けられた導電パターン、絶縁性樹脂に埋め込まれた導電パターン等である。
【００３１】
図の如く素子を搭載し固着することにより、例えば半田であればその表面張力により裏面電極１０が蒸着された４側面まで付着する。また、導電性接着剤もある程度の厚みで塗布され、そこに素子を固着するため裏面電極１０が蒸着された４側面まで導電性接着剤が付着する。つまり、裏面のみで接続していた場合と比較して、４側面分でドレイン電極と接続手段５１との接続面積を稼ぐことができ、基板側の抵抗成分の低減に大きく寄与できる。
【００３２】
さらに、本実施形態は、裏面電極１０をリードなどに固着せずに使用する場合にも効果がある。素子の一例として、１チップ上に２つのＭＯＳＦＥＴを搭載した、いわゆる１チップデュアル型ＭＯＳＦＥＴで説明する。例えばリチウムイオンバッテリーに採用されるＭＯＳＦＥＴは、２つのＭＯＳＦＥＴのドレイン電極同士をショートさせ、表面電極であるソース電極およびゲート電極を取り出す４端子の素子である。この素子ではドレイン電極は外部に取り出さないが、基板抵抗を低減するために裏面電極上にさらにＣｕ板などの導電材料を付着する場合がある。つまり、このような素子に本実施形態を適用すると、ドレイン電極となる裏面電極１０の面積を４側面で稼ぐことができるので、Ｃｕ板等を設けなくても基板の抵抗成分の低減に寄与できる。
【００３３】
次に、図２から図４を参照して本発明の半導体装置の製造方法を説明する。
【００３４】
本発明の半導体装置の製造方法は、半導体基板にエピタキシャル層を積層したウェハを準備し、該エピタキシャル層表面に複数の素子領域を形成する工程と、
前記ウェハの切削領域に前記半導体基板まで達する溝を形成する工程と、前記ウェハ表面を固定して前記ウェハ裏面を研削し、個々の前記素子領域毎に分割する工程と、前記基板裏面および前記溝側壁を連続して覆う金属膜を形成する工程とから構成される。
【００３５】
第１工程（図２（Ａ）参照）：半導体基板にエピタキシャル層を積層したウェハを準備し、エピタキシャル層表面に複数の素子領域を形成する工程。
【００３６】
Ｎ＋型半導体基板１上にＮ−型エピタキシャル層２を積層し、Ｐ型の不純物を拡散してチャネル層３を形成する。その後、エッチングにより複数のトレンチ４を形成し、トレンチ４内壁にゲート酸化膜をもうけて半導体材料を埋設し、ゲート電極５を形成する。更にゲート電極５に隣接してチャネル層３表面にＮ＋型のソース領域６およびＰ＋型のボディコンタクト領域７を形成し、素子領域８を形成する。尚、この場合エピタキシャル層２がＭＯＳＦＥＴのドレイン領域となる。
【００３７】
その後、素子領域８に接続する表面電極９を形成する。すなわち、素子領域８上にＡｌ層を設けて、全面を保護膜で覆い、所望のパターンでフォトリソエッチングを行い、Ａｌ層を露出させる。これにより、表面電極９であるソース電極（ソースパッド電極）およびゲートパッド電極が形成される。
【００３８】
第２工程（図２（Ｂ）参照）：ウェハの切削領域に半導体基板まで達する溝を形成する工程。
【００３９】
個々の素子領域８に分割するためのウェハ３０の切削領域１２に、半導体基板１に達する溝１３を形成する。本実施形態ではこの溝１３により、素子領域８を実質分割するものであり、溝１３は例えば、レーザカッター、トレンチエッチングなどにより行うとよい。従来では、ダイシングソーによるダイシングが一般的であったが、この方法では、高速回転するダイシングソーが半導体ウェハ３０表面に接触した時に加わる機械的歪みが原因で、チッピングや破砕層が多く発生していた。
【００４０】
また、ダイシングブレードによりウェハ３０を機械的に削ることにより、ダイシングブレード幅分のウェハ３０が損失する。つまりダイシングライン２２の幅は、ダイシングブレード幅、切削精度、素子へのダメージを考慮してマージンを設け６０μｍ程度の幅が必要であった。
【００４１】
一方、本実施形態の如く、レーザーカッターや、化学的処理によるエッチングであれば、ダイシングブレードによるチッピングや破砕層の発生を抑制できる。
【００４２】
また、溝１３深さは、基板１に達する程度とする。前述の如く、この溝１３により素子領域８が実質的に分割されるので、最終的なウェハ３０の仕上げ厚みと同等の深さに形成する。つまり、ウェハ仕上げ厚みは、この溝１３の深さによりコントロールでき、１０μｍ程度から２００μｍ程度にすることができる。
【００４３】
また、溝１３は、ダイシングソーによるハーフカットでもよい。ダイシングソーによる溝１３形成は、レーザーカッターやエッチング処理と比較して作業効率も良くコストも安価である。従来の製造方法では、ウェハ３０を仕上げ厚みまで裏面研削した後、ダイシングを行っていたため、ダイシング時の機械的ストレスを考慮して、仕上げ厚みを１５０μｍ〜１００μｍ程度までにしかできなかった。本発明では、溝１３の深さがウェハ３０の仕上げ厚みになるが、この溝１３形成時にはウェハ厚みが強度的に充分保持できている。つまり、ダイシングソーを用いたハーフカットで溝１３を形成しても、充分ウェハ仕上げ厚みを薄くすることができる。
【００４４】
従って、溝１３の形成は、歩留まりやコストパフォーマンス、精度等を比較して、トレンチエッチャー、レーザー、ダイシングソーのいずれかより効率の高い方法を選択するとよい。
【００４５】
第３工程（図３参照）：  前記ウェハ表面を固定して前記ウェハ裏面を研削し、個々の前記素子領域毎に分割する工程。
【００４６】
その後、ウェハ３０表面を固定層１４により固定し、ウェハ３０裏面の裏面研削を行う。固定層１４は、裏面研削時にウェハ３０を支持し、また、後の工程で素子領域８を分割する際に、個々の素子が分散しないように固定するものである。例えば一般的なダイシングに用いる保護用シート、セラジン（三菱化成株式会社製）等のセラミックの固定層、または硬化性樹脂層等である。
【００４７】
溝１３は、所望のウェハ仕上げ厚みと同等の深さに形成されているので、溝１３底部まで裏面研削することで素子領域８を個々に分割し、所望のウェハ仕上げ厚みにすることができる（図３（Ａ））。
【００４８】
また、溝１３底部に、基板１が連結した領域を若干残して裏面研削しても良い。その場合には、例えば１０μｍ〜２０μｍの厚みの連結した領域をケミカルエッチングにより除去して、個々の素子領域８毎に分割する。このように、裏面研削後、素子領域８を分割するエッチング処理を行うことで、裏面研削面の微小クラックを除去し、更にウェハの研磨歪をなくすことができる。（図３（Ｂ））。
【００４９】
ウェハ３０は当初の厚みが例えば６２５μｍ程度のものであり、裏面研削により１０μｍ〜２００μｍ程度まで研削する。前述の如く、基板１は、最低限裏面電極１０を蒸着できる厚みがあればよいので、エピタキシャル層厚み（５μｍ〜７μｍ）より若干厚い１０μｍ程度の仕上げ厚みにすることも可能である。第２工程での溝１３形成により、素子領域８は実質分割された状態になっている。つまり、この後ダイシングの機械的なストレスが係ることは無いため、裏面研削によりウェハ３０の仕上げ厚みを大幅に薄くできる。これにより、半導体装置の薄型化に大きく寄与すると共に、基板１の厚みを低減するため基板１の抵抗成分を低減することができる。
【００５０】
このとき、素子領域８は分割されるが、前の工程でウェハ３０表面に設けた固定層１４により、分散されずに支持される（図３（Ｃ））。
【００５１】
第４工程（図４参照）：基板裏面および前記溝側壁を連続して覆う金属膜を形成する工程。
【００５２】
ウェハ３０を固定層１４で支持したまま、基板１裏面に金属膜を蒸着させる。
このとき溝１３は露出しているので、同一金属膜により溝１３側壁と基板１裏面は連続して覆われ、裏面電極１０が形成される。
【００５３】
その後、固定層１４を除去し、図１（Ａ）に示す最終構造を得る。この素子は、組み立て工程において図１（Ｂ）の如くリードや導電パターンなどの導電手段５１に実装される。すなわち、打ち抜きフレームのリードや、絶縁基板上に設けられた銅箔からなる導電パターン、または絶縁樹脂に埋め込まれた導電パターン上に、導電性固着剤５０を塗布して素子を固着する。これにより側面まで連続して覆われた裏面電極１０に導電性固着剤５０が付着するため、この部分で裏面電極１０と導電手段５１との接触面積が増大し、基板１成分の抵抗を大幅に低減することができる。
【００５４】
また、基板１は、必要最小限の厚みまで裏面研削により除去されているので、これによっても基板１の抵抗成分を大幅に低減できる。
【００５５】
尚、本明細書の素子領域は、ＭＯＳＦＥＴを例に説明したが、表面電極および裏面電極を有する素子であればこれに限らない。例えば、ＩＧＢＴ、ＧＴＢＴ、バイポーラトランジスタ、ショットキーバリアダイオード等、裏面電極を有する縦型構造のデバイスであれば実施でき、同様の効果が得られる。
【００５６】
【発明の効果】
本発明によれば、基板の裏面電極を側面まで覆って連続して設けることにより、裏面電極の接触面積が増やせるため、チップを小型化、薄型化しても基板の抵抗成分の影響を抑制できる。
【００５７】
また、本発明の製造方法によれば、ウェハ仕上げ厚みに相当する深さの溝１３を形成した後、裏面研削を行い、素子領域を分割することにより、ウェハの仕上げ厚みを大幅に薄くすることができる。従来ではダイシングによる素子領域の分割が最終工程であったため、機械的ストレスを考慮して裏面研削でウェハの仕上げ厚みを薄くすることが困難であった。しかし、本実施形態では、素子領域をほぼ分離した後裏面研削を行うので、ストレスを考慮する必要は無く、大幅に薄くできるものである。これにより、素子を小型化、薄型化に寄与できる。
【００５８】
また、素子領域を、機械的なダイシングではなく、レーザカッターや化学的処理によるエッチングで分離するので、チッピング、破砕層等の発生を大幅に低減できる。
【００５９】
その上、裏面研削後、素子領域を分離するエッチング処理を行うことで、裏面研削面の微小クラックを除去することができる。これにより、リードフレームに固着した場合にリードフレームの伸縮に対して強度がでるため、チップのクラック発生を抑制できることになる。
【００６０】
また、各熱処理工程での熱歪みや、保護膜として設けられる窒化膜１１とウェハの線膨張係数の違いからウェハには反りの原因である引張り応力が発生する場合があるが、機械的ストレスの大きい裏面研削前に溝を設けることにより、これらの応力を分断させることができ、ウェハ割れが大幅に低減できる。
【図面の簡単な説明】
【図１】本発明の半導体装置を説明するための断面図である
【図２】本発明の半導体装置の製造方法を説明する断面図である。
【図３】本発明の半導体装置の製造方法を説明する断面図である。
【図４】本発明の半導体装置の製造方法を説明する断面図である。
【図５】従来の半導体装置の製造方法を説明するための断面図である。
【図６】従来の半導体装置の製造方法を説明する断面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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