(57)【要約】【課題】データ速度の処理能力上、対応不可能な高速シリアル伝送ＬＳＩのテストにおいてＬＳＩ自身によるループバック試験を行うことによりエラーレートを測定し、ＬＳＩの良否を判定することを実現する。【解決手段】トランシーバＬＳＩ１００において、データ伝送路テスト時にはセレクタ１０２により接地電位を暗号化／非暗号化ブロック１２０に入力する。暗号化されたデータは逐次変化したランダムなデータであって、ドライバ１０４によりデータ伝送路に送信される。送信された暗号化データは、データ伝送路からレシーバ回路１０５を介してトランシーバＬＳＩに戻され、暗号解読のためのキー情報を有する暗号化／非暗号化ブロック１２０により解読されて、正常伝送であれば接地電位に戻る。その後、解読されたデータはパターン比較器１１０において送信前の固定電位と比較され、通信伝送エラーの有無及び頻度が検出される。【選択図】図１
2004328369.tif 000002
【特許請求の範囲】
【請求項１】
データが入力されるデータ入力端子と、
通常時は前記データ入力端子が受けた入力データが入力され、データ伝送テスト時には所定の固定電位が入力されて、これらの入力データ及び固定電位を暗号化する暗号化手段と、
前記暗号化手段により暗号化された暗号化データを第１のデータ伝送線路へ出力するドライバと、
前記第１のデータ伝送線路に伝送された暗号化データを第２のデータ伝送線路を介して受信するレシーバと、
前記レシーバにより受信された暗号化データを解読する解読手段と、
前記データ伝送テスト時に、前記解読手段により解読された解読データと前記固定電位とを比較することにより、データ伝送エラーを検出する比較手段とを備える
ことを特徴とする半導体集積回路のテスト回路。
【請求項２】
請求項１記載の半導体集積回路のテスト回路は、
前記固定電位を発生させる固定電位発生手段を前記半導体集積回路の内部又は外部に備える
ことを特徴とする半導体集積回路のテスト回路。
【請求項３】
請求項２記載の半導体集積回路のテスト回路において、
前記固定電位発生手段は、制御信号を受けて固定電位のパターンを変更させる
ことを特徴とする半導体集積回路のテスト回路。
【請求項４】
請求項３記載の半導体集積回路のテスト回路において、
前記暗号化手段及び前記解読手段は、前記暗号化手段により暗号化された暗号化データのランダム性が低下した場合に、前記固定電位のパターンを変更するための制御信号を前記固定電位発生手段に送信する
ことを特徴とする半導体集積回路のテスト回路。
【請求項５】
請求項１、２、３又は４記載の半導体集積回路のテスト回路において、
前記第１のデータ伝送線路及び前記第２のデータ伝送線路は、複数の伝送線路である
ことを特徴とする半導体集積回路のテスト回路。
【請求項６】
請求項１、２、３、４又は５記載の半導体集積回路のテスト回路において、
前記第１のデータ伝送線路と前記第２のデータ伝送線路とが同一である
ことを特徴とする半導体集積回路のテスト回路。
【請求項７】
請求項１又は２記載の半導体集積回路のテスト回路において、
前記比較手段は、入力された前記固定電位と、前記解読手段から出力される解読データとを所定の期間比較し、その結果に対応した判定信号を出力する
ことを特徴とする半導体集積回路のテスト回路。
【請求項８】
請求項１、２、３、４、５、６又は７記載の半導体集積回路のテスト回路において、
前記データ入力端子から入力されるデータ及び前記暗号化手段から出力されるデータはパラレルのデータであり、
前記ドライバから出力され、前記第１及び第２のデータ伝送線路を伝送して、前記レシーバに入力されるデータはシリアルのデータである
ことを特徴とする半導体集積回路のテスト回路。
【請求項９】
第１の半導体集積回路と第２の半導体集積回路とで構成されるデータ伝送テストシステムであって、
前記第１の半導体集積回路は、
データが入力されるデータ入力端子と、
通常時は前記データ入力端子が受けた入力データが入力され、データ伝送テスト時には所定の固定電位が入力されて、入力された前記入力データ及び前記固定電位を暗号化する暗号化手段と、
前記暗号化手段により暗号化された暗号化データを第１のデータ伝送線路へ出力するドライバとを備え、
前記第２の半導体集積回路は、
前記第１のデータ伝送路に伝送された暗号化データを第２のデータ伝送線路を介して受信するレシーバと、
前記レシーバにより受信された前記暗号化データの暗号を解読する解読手段と、
前記所定の固定電位及び前記解読手段により解読された解読データを入力し、前記データ伝送テスト時に、前記固定電位と前記解読データとを比較することにより、データ伝送エラーを検出する比較手段とを備える
ことを特徴とするデータ伝送テストシステム。
【請求項１０】
請求項９記載のデータ伝送テストシステムは、
前記第１の半導体集積回路の内部又は外部に、前記所定の固定電位を発生させる第１の固定電位発生手段を備え、
前記第２の半導体集積回路の内部又は外部に、前記所定の固定電位と同一値の固定電位を発生させる第２の固定電位発生手段を備える
ことを特徴とするデータ伝送テストシステム。
【請求項１１】
請求項１０記載のデータ伝送テストシステムにおいて、
前記第１及び第２の固定電位発生手段は、固定電位を設定させるための制御信号を受けて、前記固定電位のパターンを変更する
ことを特徴とするデータ伝送テストシステム。
【請求項１２】
請求項１１記載のデータ伝送テストシステムにおいて、
前記暗号化手段は、暗号化する暗号化データのランダム性が低下した場合に、前記固定電位のパターンを変更するための制御信号を前記第１及び第２の固定電位発生手段に送信する
ことを特徴とするデータ伝送テストシステム。
【請求項１３】
請求項９、１０、１１又は１２記載のデータ伝送テストシステムにおいて、
前記第１のデータ伝送線路及び前記第２のデータ伝送線路は、複数の伝送線路である
ことを特徴とするデータ伝送テストステム。
【請求項１４】
請求項９、１０、１１、１２又は１３記載のデータ伝送テストシステムにおいて、
前記第１のデータ伝送線路と前記第２のデータ伝送線路とが同一である
ことを特徴とするデータ伝送テストシステム。
【請求項１５】
請求項９又は１０記載のデータ伝送テストシステムにおいて、
前記比較手段は、入力された前記固定電位と、前記暗号解読手段により解読された解読データとを所定の期間比較し、その結果に対応した判定信号を出力する
ことを特徴とするデータ伝送テストシステム。
【請求項１６】
請求項１５記載のデータ伝送テストシステムにおいて、
前記第２の半導体集積回路は、前記比較手段による判定結果に応じた情報を表示する表示装置を構成する
ことを特徴とするデータ伝送テストシステム。
【請求項１７】
請求項９、１０、１１、１２、１３、１４、１５又は１６記載のデータ伝送テストシステムにおいて、
前記入力端子が受ける入力データと、データ伝送テスト時に前記第１の固定電位発生手段及び第２の固定電位発生手段が発生する固定電位と、前記第２の半導体集積回路から出力される出力データとはパラレルのデータであり、
前記第１の半導体集積回路の前記ドライバから出力され、前記第２の半導体集積回路の前記レシーバへ入力されるデータはシリアルのデータである
ことを特徴とするデータ伝送テストシステム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、高速インターフェイスに係り、高速チャネルにおけるデータ通信状態をテストする半導体集積回路のテスト回路及びデータ伝送テストシステムに関する。
【０００２】
【従来の技術】
デジタル化の進展に伴い、データ伝送の高速化の要求が高まっている。データチャネルの並列化による高速化では、伝送距離が長くなると、チャネル間スキューが問題となるので、並列度を上げるほどチャネルあたりの伝送レートを上げることが困難となる。
【０００３】
このため、ケーブル等による長距離伝送では、パラレルデータをシリアルデータに変換して伝送を行う。この際、例えば、１０チャネルのパラレルデータを１チャネルのシリアルデータに変換して通信を行う場合、シリアルチャネルにおけるデータ伝送レートは、パラレルチャネル１チャネルにおけるデータ伝送レートの１０倍にする必要がある。
【０００４】
尚、実際には、データ遷移率の調整等のため、データコーディングがなされるので、シリアルチャネルには、更に高いデータ伝送レートが要求される。
【０００５】
高速シリアル伝送ＬＳＩのテストにおいて、一般のＬＳＩテスターでは、シリアルチャネルの伝送レートに対応することができないので、例えば、トランシーバーＬＳＩでは、ＬＳＩ自身によるループバックテストを行うことでエラーレートを測定し、ＬＳＩの良否を判定している。この技術に関する情報としては、例えば、特許文献１に記載されている。
【０００６】
ループバック機能を有する高速シリアル伝送ＬＳＩの構成を図６に示す。同図において、１００はトランシーバＬＳＩを示す。１０１はランダムパターンを発生させるランダムパターン発生器／比較器であり、発生させたランダムパターンをセレクタ１０２に入力する。セレクタ１０２は入力されたランダムパターンとパラレルの入力データとを入力し、いずれか一方を選択してパラレルシリアル変換器１０３へ入力する。パラレルシリアル変換器１０３は、入力されたパラレル信号をシリアルデータに変換して、その変換されたシリアルデータは、ドライバ１０４によりトランシーバＬＳＩ１００の出力ピン（図示せず）から出力される。出力されたシリアルデータＳＤＡＴは、ケーブルを通じてトランシーバＬＳＩ１００の入力ピン（図示せず）に戻り、レシーバ１０５で受信される。受信されたシリアルデータＳＤＡＴはレシーバ１０５からシリアルパラレル変換器１０６へ送信され、そのシリアルパラレル変換器１０６においてパラレルデータに変換される。こうして得られたパラレルデータは、トランシーバＬＳＩ１００からパラレルデータとして出力されるが、それと同時にランダムパターン発生器／比較器１０１にも戻され、送信したデータパターンと比較することにより、エラーの有無及び頻度を計算する。
【０００７】
【特許文献１】
特開昭６３−３９２２６号公報
【０００８】
【発明が解決しようとする課題】
しかしながら、ランダムパターン発生器／比較器１０１は、テスト時のみ必要であり、本来の通信においては無用である。また、送信及び受信が異なるチップである場合、送信チップと受信チップとの間でテストパターンのフォーマットを共通化しておく必要があり、また、ランダムパターン発生器／比較器１０１はそれぞれのチップに搭載しなければならず、テスト効率で差別化することができない。更に、伝送路によるレイテンシのため、送信したテストデータと判定すべき期待値とを整合させることが困難である。
【０００９】
本発明は、前記問題を解決するものであり、その目的は、ＬＳＩ単体、ＬＳＩが実装されたシステムを問わず、所定のＬＳＩ通信規格に合致したＬＳＩ又はシステムに対して、回路の付加を少なく、且つ効率よくテストを行うことにある。
【００１０】
【課題を解決するための手段】
前記目的を達成するために、本発明では、従来、伝送路のチェック用としてテスト信号を発生させるために設けていた、本来のデータ通信とは関係のないランダムパターン発生器の代わりとなる構成を採用する。すなわち、高速デジタル通信において、コンテンツ保護のために用いられる既存のデータ暗号化回路を利用してデータ通信の試験を行い得るようにすることにより、本来の通信において無用な回路の付加を少なくし、更に、効率良くテストを行うことをも実現する。
【００１１】
具体的には、高速デジタル通信において、コンテンツ保護のために、通信規格によっては、データに暗号化が施される暗号化回路を持つ場合がある。この場合、暗号化データは、容易に元データが判らないように加工されており、元データが固定パターンであったとしても、パターンは逐次遷移するものとなる。
【００１２】
そこで、本発明では、ランダム性のある暗号化データを作成する暗号化回路を利用して、通信経路の伝送エラーを検出する。
【００１３】
すなわち、請求項１記載の発明の半導体集積回路のテスト回路は、データが入力されるデータ入力端子と、通常時は前記データ入力端子が受けた入力データが入力され、データ伝送テスト時には所定の固定電位が入力されて、これらの入力データ及び固定電位を暗号化する暗号化手段と、前記暗号化手段により暗号化された暗号化データを第１のデータ伝送線路へ出力するドライバと、前記第１のデータ伝送線路に伝送された暗号化データを第２のデータ伝送線路を介して受信するレシーバと、前記レシーバにより受信された暗号化データを解読する解読手段と、前記データ伝送テスト時に、前記解読手段により解読された解読データと前記固定電位とを比較することにより、データ伝送エラーを検出する比較手段とを備えることを特徴とする。
【００１４】
請求項２記載の発明は、請求項１記載の半導体集積回路のテスト回路は、前記固定電位を発生させる固定電位発生手段を前記半導体集積回路の内部又は外部に備えることを特徴とする。
【００１５】
請求項３記載の発明は、請求項２記載の半導体集積回路のテスト回路において、前記固定電位発生手段は、制御信号を受けて固定電位のパターンを変更させることを特徴とする。
【００１６】
請求項４記載の発明は、請求項３記載の半導体集積回路のテスト回路において、前記暗号化手段及び前記解読手段は、前記暗号化手段により暗号化された暗号化データのランダム性が低下した場合に、前記固定電位のパターンを変更するための制御信号を前記固定電位発生手段に送信することを特徴とする。
【００１７】
請求項５記載の発明は、請求項１、２、３又は４記載の半導体集積回路のテスト回路において、前記第１のデータ伝送線路及び前記第２のデータ伝送線路は、複数の伝送線路であることを特徴とする。
【００１８】
請求項６記載の発明は、請求項１、２、３、４又は５記載の半導体集積回路のテスト回路において、前記第１のデータ伝送線路と前記第２のデータ伝送線路とが同一であることを特徴とする。
【００１９】
請求項７記載の発明は、請求項１又は２記載の半導体集積回路のテスト回路において、前記比較手段は、入力された前記固定電位と、前記解読手段から出力される解読データとを所定の期間比較し、その結果に対応した判定信号を出力することを特徴とする。
【００２０】
請求項８記載の発明は、請求項１、２、３、４、５、６又は７記載の半導体集積回路のテスト回路において、前記データ入力端子から入力されるデータ及び前記暗号化手段から出力されるデータはパラレルのデータであり、前記ドライバから出力され、前記第１及び第２のデータ伝送線路を伝送して、前記レシーバに入力されるデータはシリアルのデータであることを特徴とする。
【００２１】
請求項９記載の発明のデータ伝送テストシステムは、第１の半導体集積回路と第２の半導体集積回路とで構成されるデータ伝送テストシステムであって、前記第１の半導体集積回路は、データが入力されるデータ入力端子と、通常時は前記データ入力端子が受けた入力データが入力され、データ伝送テスト時には所定の固定電位が入力されて、入力された前記入力データ及び前記固定電位を暗号化する暗号化手段と、前記暗号化手段により暗号化された暗号化データを第１のデータ伝送線路へ出力するドライバとを備え、前記第２の半導体集積回路は、前記第１のデータ伝送路に伝送された暗号化データを第２のデータ伝送線路を介して受信するレシーバと、前記レシーバにより受信された前記暗号化データの暗号を解読する解読手段と、前記所定の固定電位及び前記解読手段により解読された解読データを入力し、前記データ伝送テスト時に、前記固定電位と前記解読データとを比較することにより、データ伝送エラーを検出する比較手段とを備えることを特徴とする。
【００２２】
請求項１０記載の発明は、請求項９記載のデータ伝送テストシステムは、前記第１の半導体集積回路の内部又は外部に、前記所定の固定電位を発生させる第１の固定電位発生手段を備え、前記第２の半導体集積回路の内部又は外部に、前記所定の固定電位と同一値の固定電位を発生させる第２の固定電位発生手段を備えることを特徴とする。
【００２３】
請求項１１記載の発明は、請求項１０記載のデータ伝送テストシステムにおいて、前記第１及び第２の固定電位発生手段は、固定電位を設定させるための制御信号を受けて、前記固定電位のパターンを変更することを特徴とする。
【００２４】
請求項１２記載の発明は、請求項１１記載のデータ伝送テストシステムにおいて、前記暗号化手段は、暗号化する暗号化データのランダム性が低下した場合に、前記固定電位のパターンを変更するための制御信号を前記第１及び第２の固定電位発生手段に送信することを特徴とする。
【００２５】
請求項１３記載の発明は、請求項９、１０、１１又は１２記載のデータ伝送テストシステムにおいて、前記第１のデータ伝送線路及び前記第２のデータ伝送線路は、複数の伝送線路であることを特徴とする。
【００２６】
請求項１４記載の発明は、請求項９、１０、１１、１２又は１３記載のデータ伝送テストシステムにおいて、前記第１のデータ伝送線路と前記第２のデータ伝送線路とが同一であることを特徴とする。
【００２７】
請求項１５記載の発明は、請求項９又は１０記載のデータ伝送テストシステムにおいて、前記比較手段は、入力された前記固定電位と、前記暗号解読手段により解読された解読データとを所定の期間比較し、その結果に対応した判定信号を出力することを特徴とする。
【００２８】
請求項１６記載の発明は、請求項１５記載のデータ伝送テストシステムにおいて、前記第２の半導体集積回路は、前記比較手段による判定結果に応じた情報を表示する表示装置を構成することを特徴とする。
【００２９】
請求項１７記載の発明は、請求項９、１０、１１、１２、１３、１４、１５又は１６記載のデータ伝送テストシステムにおいて、前記入力端子が受ける入力データと、データ伝送テスト時に前記第１の固定電位発生手段及び第２の固定電位発生手段が発生する固定電位と、前記第２の半導体集積回路から出力される出力データとはパラレルのデータであり、前記第１の半導体集積回路の前記ドライバから出力され、前記第２の半導体集積回路の前記レシーバへ入力されるデータはシリアルのデータであることを特徴とする。
【００３０】
以上により、請求項１及び９記載の発明では、半導体集積回路は、データ伝送テスト時においては、まず、固定電位発生手段から発生した固定電位を暗号化手段に入力して暗号化を施す。この暗号化データは、その暗号化前のデータが固定パターンであっても、暗号化により逐次遷移したパターンとなる。そして、次に、その暗号化データはデータ伝送線路に伝送された後、半導体集積回路に戻り、暗号解読手段において暗号解読されて、元の固定パターンに戻る。その後、その解読データは比較手段において元の固定電位と比較されて、伝送エラーの有無が判定される。従って、本来の通信に関係のないパターン発生器を別途設けずとも、半導体集積回路又はデータ伝送システムのデータ伝送テストを簡易に行うことが可能となる。
【００３１】
更に、請求項３及び１１記載の発明では、固定電位の設定は、固定電位発生手段に制御信号を送ることにより変更することができ、それにより、容易に固定電位のランダム性を変更することが可能となる。
【００３２】
続いて、請求項４及び１２記載の発明では、暗号化手段により生成される暗号のランダム性が低下した場合、暗号化手段及び解読手段から固定電位発生手段へ制御信号を送信して固定電位のパターンを変更するので、データ伝送テスト時において、暗号化レベルの変動に起因した暗号化データのランダム性の低下を防止して、十分なランダム性を確保することが可能となる。
【００３３】
【発明の実施の形態】
以下、本発明の実施の形態の半導体集積回路のテスト回路及びデータ伝送テストシステムを図面に基づいて説明する。
【００３４】
（第１の実施の形態）
図１（ａ）は、本発明の第１の実施の形態における半導体集積回路のテスト回路を示す図である。同図（ａ）において、１００はトランシーバＬＳＩを示す。トランシーバＬＳＩ１００では、通常通信とデータ伝送テストとの２つの通信を行う。この、トランシーバＬＳＩ１００は、データ伝送テスト時におけるテスト用のデータである固定電位を発生する固定電位発生器（固定電位発生手段）１０７を有し、本実施の形態において、この固定電位発生器１０７は、例えば、ｎビットのＧＮＤ（グランド）データを発生させる。１０２はセレクタであり、前記２つの通信状態を切り替える。具体的には、通常通信時には、入力端子３００から入力されたパラレルデータＰＤＡＴ［１：ｎ］を選択し、また、データ伝送テスト時には固定電位発生器１０７の発生したｎビットのＧＮＤデータを選択して、いずれか一方のみを暗号化／非暗号化ブロック（暗号化手段及び解読手段）１２０へ送信する。暗号化／非暗号化ブロック１２０は、受信したパラレルデータＰＤＡＴ［１：ｎ］又はＧＮＤデータに対して暗号化を施す。この暗号化を施されて出力されたパラレルの暗号化データは、パラレルシリアル変換器１０３でシリアルの暗号化データに変換され、ドライバ１０４を介して外部伝送線路（第１のデータ伝送線路）にシリアルデータＳＤＡＴとして送信される。送信されたシリアルデータＳＤＡＴは、ループバックパスにより外部伝送線路（第２のデータ伝送線路）からトランシーバＬＳＩ１００に戻され、レシーバ１０５を介してシリアルパラレル変換器１０６に入力される。シリアルパラレル変換器１０６は、入力されたシリアルデータをパラレルデータに変換し、暗号化／非暗号化ブロック１２０に入力する。暗号化／非暗号化ブロック（ここでは、解読手段）１２０は、入力されたパラレルの暗号化データを解読し、パラレルの解読データを出力する。
【００３５】
ここで、通常の通信時は、解読データは、トランシーバＬＳＩ１００の出力端子３０１から出力データＯＤＡＴ［１：ｎ］として出力される。一方、データ伝送テスト時には、解読データは、出力端子３０１から半導体集積回路の出力データＯＤＡＴ［１：ｎ］として出力されるとともに、パターン比較器（比較手段）１１０へも入力されて、通信伝送前後のデータを比較することにより通信伝送路上のエラーが検出される。具体的には、このパターン比較器１１０は、固定電位発生器１０７が出力したｎビットのＧＮＤデータと伝送路を伝送してきた前記出力データＯＤＡＴ［１：ｎ］とを入力して比較することにより、伝送中においてデータに何らかの伝送異常により変化が生じたか否かを判定し、その判定結果ＥＲを出力する。
【００３６】
本実施の形態では、パターン比較器１１０は、例えば、図１（ｂ）に示すような構成をとる。図１（ｂ）のパターン比較器１１０は、２つのｎビットのパラレルデータを比較するために、２つの入力端子を持つｎ個のＮＯＲ回路１１０ｂ１〜１１０ｂｎを有し、各ＮＯＲ回路１１０ｂ１〜１１０ｂｎは、解読データ、すなわち、出力ＯＤＡＴ［１：ｎ］と、元のｎビットのＧＮＤデータとの間で対応する各ビットのデータを入力し、ＮＡＮＤ回路１１０ａへ出力する。ＮＡＮＤ回路１１０ａは、ＮＯＲ回路１１０ｂ１〜１１０ｂｎのｎ個の出力値を入力し、論理演算を行って、その演算結果ＥＲを出力する。従って、通信伝送路上に伝送エラーが生じていなければ、Ｎ個のＮＯＲ回路１１０ｂ１〜１１０ｂｎの入力値は、全て０となるので、各ＮＯＲ回路１１０ｂ１〜１１０ｂｎの出力値は全て１となり、ＮＡＮＤ回路１１０ａの出力値ＥＲは０となる。また、通信経路上に伝送エラーが生じた場合には、Ｎ個のＮＯＲ回路１１０ｂ１〜１１０ｂｎのうち少なくとも１つが０を出力するので、ＮＡＮＤ回路１１０ａの出力ＥＲは１、すなわち、出力がハイ状態となる。
【００３７】
尚、データ伝送テスト時に、暗号化／非暗号化ブロック１２０に入力される固定パターン（固定電位）をＧＮＤデータとしたが、ＧＮＤデータ以外でも判定が容易でありさえすれば、固定パターンにおいて制限はない。
【００３８】
また、本実施の形態では、暗号化／非暗号化ブロック１２０をパラレルシリアル変換器１０３のパラレルデータ側に配置したが、外部伝送路を通じて送信されるシリアルデータＳＤＡＴに暗号化が施されるならば、暗号化／非暗号化ブロック１２０はパラレルシリアル変換器１０３のシリアルデータ側に配置しても良い。
【００３９】
更に、シリアルパラレル変換器１０６に対しても同様に、シリアルデータＳＤＡＴの非暗号化さえ可能であれば、暗号化／非暗号化ブロック１２０は、シリアルパラレル変換器１０６のシリアル側に配置してもよい。
【００４０】
また、本実施の形態では、外部伝送路が１つの場合について示したが、複数の外部伝送路を有する場合も可能である。
【００４１】
更に、本実施の形態では、固定電位発生器１０７をトランシーバＬＳＩ１００の内部に有する構成としたが、外部に有する構成としても、単に固定パターンを外部から入力する構成としてもよい。
【００４２】
（第２の実施の形態）
次に、本発明の第２の実施の形態を説明する。
【００４３】
尚、以下の実施の形態において、前記第１の実施の形態と同様の機能を有する構成要素については同一の符号を付してその説明を省略する。
【００４４】
図２（ａ）は、本発明の第１の実施の形態に示した半導体集積回路のテスト回路の変形例を示す図である。
【００４５】
本実施の形態では、第１の実施の形態における固定電位発生器１０７の代わりにパターン発生器（固定電位発生手段）１１１を設けている。このパターン発生器１１１は、入力される制御信号により、発生させる固定パターンを切り替え、その発生した固定パターンをセレクタ１０２とパターン比較器１１０’とに入力する。ここで、このパターン発生器１１１’から発生させる固定パターンを切替えるための制御は、暗号化／非暗号化ブロック１２０から出力される制御信号により行われる。
【００４６】
本実施の形態では、例えば、パターン比較器１１０’は、図２（ｂ）に示すような構成をとる。ｎ個の１１０’ｂ１〜１１０’ｂｎは排他的ＯＲ回路であり、暗号化／非暗号化ブロック１２０の出力である解読データＯＤＡＴ［１：ｎ］と、パターン発生器１１１の出力した固定パターンＦＤＡＴ［１：ｎ］との間で対応する各ビットデータを入力し、その出力をＯＲ回路１１０’ａへ入力する。本実施の形態では、前記固定パターンはｎビットのＧＮＤデータであるので、通信伝送路上で異常が発生していなければ、排他的ＯＲ回路１１０’ｂ１〜１１０’ｂｎの入力は全て０であり、その出力は全て０となる。従って、ＯＲ回路１１０’ａへの入力は、ｎ個すべてが０値の入力となり、出力は０となる。また、通信伝送路上で伝送データに異常が生じた場合は、排他的ＯＲ回路１１０’ｂ１〜１１０’ｂｎに入力するＯＤＡＴ［１：ｎ］のうち、少なくとも１つのビットデータが１となるので、ｎ個の排他的ＯＲ回路１１０’ｂ１〜１１０’ｂｎは、少なくとも１つが値１を出力する。従って、ＯＲ回路１１０’ａは値１を出力する。すなわち、伝送エラーが生じた場合は、出力ＥＲはハイになり、正常な場合は、ローとなる。
【００４７】
第１の実施の形態では、図１（ａ）において、データ伝送テストの際、暗号化／非暗号化ブロック１２０にＧＮＤデータを入力し、暗号化の処理を施すことによって、外部伝送路を通じて送信されるシリアルデータＳＤＡＴにランダム性を与えた。しかし、暗号化／非暗号化ブロック１２０で施す暗号化レベルは変化し、場合によっては、ＧＮＤデータに暗号化を施しただけではシリアルデータＳＤＡＴのランダム性が低く、伝送テストとしては不十分なものとなる場合も考えられる。
【００４８】
しかし、本実施の形態では、前記した図２（ａ）の構成のように暗号化／非暗号化ブロック１２０の制御により、暗号化レベルに応じて元データの固定パターンを切り替えるので、暗号化レベルが低下した場合でも、容易に、且つランダム性を確保したシリアルデータ通信テストを行うことが可能となる。
【００４９】
尚、図２（ａ）では、パターン発生器１１１が暗号化／非暗号化ブロック１２０により制御される構成を示したが、トランシーバＬＳＩ１００の外部から制御をしてもよい。
【００５０】
また、第１及び第２の実施の形態において、図１（ａ）及び図２（ａ）により外部伝送路が単一（第１及び第２のデータ伝送線路が同一）の場合を示したが、複数の伝送路により構成されるものとしても良い。
【００５１】
（第３の実施の形態）
続いて、本発明の第３の実施の形態を説明する。
【００５２】
図３は、本発明の第３の実施の形態のデータ伝送テストシステムを示す図である。同図に示すデータ伝送テストシステムは、トランスミッターＬＳＩ２００及びレシーバＬＳＩ２０１により構成されており、前記トランスミッターＬＳＩ２００はパラレルデータＰＤＡＴ［１：ｎ］を入力し、シリアルデータＳＤＡＴを出力する。また、レシーバＬＳＩ２０１は前記シリアルデータＳＤＡＴを入力しパラレルデータＯＤＡＴ［１：ｎ］及びデータ伝送テスト結果ＥＲを出力する。ここで、両ＬＳＩには、共に外部からパラレルの固定パターンＦＤＡＴ［１：ｎ］を入力する。
【００５３】
前記トランスミッターＬＳＩ２００は、通常通信時はパラレルデータＰＤＡＴ［１：ｎ］をセレクタ１０２により選択して暗号化ブロック１２１に入力し、そのパラレルデータＰＤＡＴ［１：ｎ］を暗号化ブロック１２１で暗号化した後、パラレルシリアル変換回路１０３によりシリアルデータに変換して、変換されたシリアルデータはドライバ１０４により外部伝送路に送信される。一方、データ伝送テスト時には、テストデータである固定パターンＦＤＡＴ［１：ｎ］をセレクタ１０２により選択し、同様に暗号化を施した後、シリアルデータに変換して、ドライバ１０４から外部伝送路に送信する。
【００５４】
また、前記レシーバＬＳＩ２０１は、通常通信時は外部伝送路から送信されてきたシリアルデータＳＤＡＴをレシーバ１０５で受信し、シリアルパラレル変換回路１０６によりパラレルデータに変換された暗号化データを、暗号解読ブロック１２２により解読して、パラレルデータＯＤＡＴ［１：ｎ］を出力する。一方、データ伝送テスト時には、外部伝送路から送信されてきたシリアルデータＳＤＡＴは、テストデータＦＤＡＴ［１：ｎ］に暗号化が施されたデータであり、前記同様にレシーバ１０５で受信された後、シリアルパラレル変換回路１０６でパラレルデータに変換される。更に、パラレルデータに変換されたデータは、暗号解読ブロック１２２により暗号を解かれて、解読データが出力される。ここで、データ伝送テスト時には、解読データは出力データＯＤＡＴ［１：ｎ］として出力されると共に、パターン比較器１１０にも入力される。そのパターン比較器１１０において、解読データは、前記トランスミッターＬＳＩ２００とともにレシーバ２０１に入力されたテストデータＦＤＡＴ［１：ｎ］と比較されて、パターンの一致又は不一致が検出される。これにより、通信伝送路上の伝送エラーの有無を判定し、その結果ＥＲを出力する。したがって、通信が正常に行われていれば、テストデータＦＤＡＴ［１：ｎ］が出力データＯＤＡＴ［１：ｎ］として出力される。
【００５５】
尚、本実施の形態では、暗号化ブロック１２１をパラレルシリアル変換器１０３のパラレルデータ側に配置したが、シリアルパラレル変換器１０６及び外部伝送路のデータ伝送テストのみを行う場合は、外部伝送路を通じて送信されるシリアルデータＳＤＡＴに暗号化が施されることを前提として、パラレルシリアル変換器１０３のシリアル側に、暗号化ブロック１２１を配置してもよい。
【００５６】
また、同様に、シリアルデータＳＤＡＴの非暗号化が可能な場合、暗号解読ブロック１２２は、シリアルパラレル変換器１０６のシリアル側に配置してもよい。
【００５７】
更に、テストデータは、ＰＤＡＴ［１：ｎ］として入力されるデータ自体をシステム側でテスト用に加工して送信すれば、トランスミッターＬＳＩ２００には固定パターンＦＤＡＴ［１：ｎ］を入力するための入力ピンを設ける必要はなく、セレクタ１０２も不要となる。
【００５８】
また、ＦＤＡＴ［１：ｎ］をＬＳＩ内部に設けた固定電位発生器で発生させる固定パターンとしてもよく、ＬＳＩ外部から入力する固定パターンは、ＬＳＩ外部に設けられた少なくとも１つの固定電位発生器により発生される構成をとってもよい。ただし、複数の固定電位発生器を有する場合には、トランシーバＬＳＩ２００に入力する固定パターンと、それに基づいたデータ伝送テストの出力データとの比較に用いられる、レシーバＬＳＩ２０１から入力される固定パターンとは同一パターンとなっている必要がある。更に、この場合、第２の実施の形態で示したのと同様に、トランシーバＬＳＩ２００及びレシーバＬＳＩ２０１に固定パターンＦＤＡＴ［１：ｎ］を入力する固定電位発生器は、暗号化ブロック１２１の施す暗号のランダム性が低下したとき、暗号化ブロック１２１の制御を受けて、発生する固定パターンを変更させ、ランダム性を保持する構成とすることも可能である。
【００５９】
尚、図３においては、トランスミッターＬＳＩ２００とレシーバＬＳＩ２０１とが別構成である場合について説明したが、送信側にはトランシーバＬＳＩ２００の送信機能を使う構成でもよく、受信側にはトランシーバＬＳＩ２００の受信機能を使う構成としてもよい。
【００６０】
（第４の実施の形態）
更に、本発明の第４の実施の形態を説明する。
【００６１】
図４は、本発明の第３の実施の形態におけるデータ伝送テストシステムの変形例を示す図である。
【００６２】
本実施の形態では、第３の実施の形態で示した図３において、システム側からセレクタ１０２へ入力されていた固定パターンＦＤＡＴ［１：ｎ］を、送信側のトランスミッターＬＳＩ２００内の暗号化ブロック（暗号化手段及び固定電位発生手段）１２１から出力してセレクタ１０２へ入力する。また、その暗号化ブロック１２１から、受信側のレシーバＬＳＩ２０１内の暗号解読ブロック１２２へ暗号解読のための暗号キー情報ＫＤＡＴを送信する。更に、その暗号キー情報ＫＤＡＴにより受信側の暗号解読ブロック１２２が送信側と同一の固定パターンＦＤＡＴ［１：ｎ］を生成し、パターン比較器１１０へ入力する構成をとる。これにより、半導体集積回路の外部から固定パターンＦＤＡＴ［１：ｎ］の伝達を受けずとも、暗号ブロック１２１から固定パターンをセレクタ１０２へ送信することができ、また、暗号データのやりとりにおいて、暗号キー情報ＫＤＡＴの一部にテスト情報を埋め込んでおくことにより、送信側で使われた固定パターンが何であるかを、受信側で判別することが可能となる。
【００６３】
具体的には、送信側の暗号化ブロック１２１で固定パターンＦＤＡＴ［１：ｎ］を決定し、その情報を暗号キー情報ＫＤＡＴに埋め込んで、受信側に伝送する。受信側では、送信されてきた暗号キー情報ＫＤＡＴを暗号解読ブロック１２２で解析し、送信側で使われた固定パターンＦＤＡＴ［１：ｎ］を決定して、パターン比較器１１０に入力する。このとき、通信が正常に行われていれば、出力データＯＤＡＴ［１：ｎ］には固定パターンＦＤＡＴ［１：ｎ］が出力されているはずであり、また、データ伝送路上でエラーが発生したときは、固定パターンＦＤＡＴ［１：ｎ］と異なるデータが出力されるので、パターンの一致又は不一致を検出することにより、データ伝送のミスを検知することが可能となる。
【００６４】
また、図４に示す本発明の第４の実施の形態では、外部から固定パターンを入力する必要がないので、ＬＳＩのピン数が節約できるという効果もある。
【００６５】
更に、第３及び第４の実施の形態において、図３及び図４により外部伝送路が単一（第１及び第２のデータ伝送線路が同一）の場合を示したが、複数の伝送路により構成されるものとしても良い。
【００６６】
（第５の実施の形態）
次に、本発明の第５の実施の形態を説明する。
【００６７】
図５（ａ）は、本発明の第５の実施の形態におけるデータ伝送テストシステムを示す図である。
【００６８】
本実施の形態では、第４の実施の形態で図４に示したデータ伝送テストシステムにおけるレシーバＬＳＩ２０１に、パターン比較器１１０の出力ＥＲをエラー判定するエラー判定ブロック１３０が加わる。エラー判定ブロック１３０にはパターン比較器１１０の出力以外に、暗号解読ブロック１２２から出力されるクロック信号ＣＬＫと、外部からのエラー判定開始信号ＳＴＲＴとが入力され、エラー判定をした後、エラー判定結果ＮＥＲを出力する。
【００６９】
ここで、図５（ｂ）に示したのは、エラー判定ブロック１３０の構成であって、カウンタ１３１、ＡＮＤ回路１３３及びラッチ回路１３２を有する。カウンタ１３１は暗号解読ブロック１２２から入力されるクロック信号ＣＬＫと、外部から入力されるエラー判定開始信号ＳＴＲＴとを受ける。カウンタ１３１は、このエラー判定開始信号ＳＴＲＴが活性化されるとリセットされ、指定された回数のカウントを開始する。カウンタ１３１からは、カウント動作に対応して、カウントと同数のパルスが発生され、２入力ＡＮＤ回路１３３の一方の入力端子に入力される。このＡＮＤ回路１３３のもう一方には、パターン比較器１１０の出力ＥＲが入力される。ＡＮＤ回路１３３にパルスが入力されないときは、ＡＮＤ回路１３３の２つの入力のうち一方の入力が非活性状態なので、ＡＮＤ回路１３３の出力は非活性状態である。しかし、カウント１３１からパルスが入力されると、パターン比較器１１０の出力ＥＲがそのままＡＮＤ回路１３３の出力となる。このＡＮＤ回路１３３の出力は、ラッチ回路１３２のクロックノードＣに入力される。ラッチ回路１３２はデータ入力端子Ｄを電源電位に固定しており、クロックノードＣにハイのデータが入力されたとき、判定結果ＮＥＲを出力する。すなわち、ラッチ回路１３２のクロックノードＣへは、パターン比較器１１０の出力ＥＲがそのまま入力されるので、パターン比較器１１０でエラーが判定され、出力ＥＲがハイに遷移すると、ラッチ回路１３２の出力ＮＥＲがハイに遷移することになる。従って、ラッチ回路１３２のリセット端子には、カウンタ１３１に入力されるのと同時に、エラー判定開始信号ＳＴＲＴが入力されてリセットされるので、エラーレートはカウンタで指定された回数分の１以上を示すことになる。
【００７０】
尚、カウンタ回路１３１で指定されるカウント数を任意に設定できるように構成しておけば、任意のエラーレートに対する合否を判定することも可能となる。
【００７１】
また、エラー判定ブロック１３０は、図５（ｂ）に示した構成に限られるものではなく、パターン比較器１１０の判定結果ＥＲに応じてエラー判定結果が変化する機能を有していればよい。
【００７２】
更に、本実施の形態である図５（ａ）と第３及び第４の実施の形態である図３及び図４とに示すデータ伝送システムの受信側は、ディスプレイ（表示装置）であることも想定される。この場合、エラー判定結果ＮＥＲを情報として、表示画像に判定結果ＮＥＲに応じた処理を施し、例えば、伝送ビット数とそれに対するエラーの有無を表示することも可能であり、装置同士の接続試験を容易に行うことが可能となる。
【００７３】
【発明の効果】
以上説明したように、請求項１及び９記載の発明によれば、固定電位のパターンにランダム性を持たせる際、半導体集積回路が元々有する暗号化手段及び解読手段を利用することにより、従来のランダムパターン発生器を搭載した場合に比べ面積ペナルティがなくなる。
【００７４】
また、請求項３及び１１記載の発明によれば、制御信号により、固定電位のパターンを数種類に切替えることができるので、容易に固定電位のパターンのランダム性を変更することが可能となる。
【００７５】
更に、請求項４及び１２記載の発明によれば、暗号化レベルが変動して暗号化データのランダム性が低下したときでも、元の固定電位のパターンを切替えるための制御信号を暗号化手段及び解読手段から固定電位発生手段へ送信することによりランダム性を向上させて、所定のランダム性を確保したデータ通信テストを行うことが可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態の半導体集積回路のテスト回路を示す図である。
【図２】本発明の第２の実施の形態の半導体集積回路のテスト回路を示す図である。
【図３】本発明の第３の実施の形態の半導体集積回路のテスト回路を示す図である。
【図４】本発明の第４の実施の形態の半導体集積回路のテスト回路を示す図である。
【図５】本発明の第５の実施の形態の半導体集積回路のテスト回路を示す図である。
【図６】従来の半導体集積回路のテスト回路を示す図である。
【符号の説明】
１００      トランシーバＬＳＩ
１０１      ランダムパターン発生器／比較器
１０２      セレクタ
１０３      パラレルシリアル変換器
１０４      ドライバ
１０５      レシーバ
１０６      シリアルパラレル変換器
１０７      固定電位発生器（固定電位発生手段）
１１０      パターン比較器（比較手段）
１１１      パターン発生器（固定電位発生手段）
１２０      暗号化／非暗号化ブロック
１２１      暗号化ブロック（暗号化手段）
１２２      暗号解読ブロック（解読手段）
１３０      エラー判定ブロック
１３１      カウンタ
１３２      ラッチ
２００      トランスミッターＬＳＩ（第１の半導体集積回路）
２０１      レシーバＬＳＩ（第２の半導体集積回路）
【図１】
2004328369.tif 000003
【図２】
2004328369.tif 000004
【図３】
2004328369.tif 000005
【図４】
2004328369.tif 000006
【図５】
2004328369.tif 000007
【図６】
2004328369.tif 000008