(57)【要約】【課題】通信フレーム毎に１回の送信要求が発生する通信に用いる通信制御装置において、通信フレーム内で送信要求が起こるタイミングが規定できないような場合においても正常にデータを送信することを可能にする。【解決手段】送信データの書き込みアドレスが１つ与えられる送信データ格納用ダブルバッファ６と、送信データを書き込むバッファを交互に切り替える書き込みバッファ切り替え制御部１８と、送信データを読み出すバッファを交互に切り替える読み出しバッファ切り替え制御部１９とを備え、書き込みバッファ切り替え制御部１８は送信データ格納用ダブルバッファ６への書き込み信号１２により次に書き込むバッファを切り替え、読み出しバッファ切り替え制御部１９は送信要求の発生に応じて生成される読み出しレジスタ切り替え信号１７により次に読み出すバッファを切り替える。【選択図】  図１
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【特許請求の範囲】
【請求項１】
通信フレーム毎に１回の送信要求が発生する通信に用いる通信制御装置であって、
送信データの書き込みアドレスが１つ与えられるダブルバッファ構成の送信データ格納手段と、
送信データを書き込むバッファを交互に切り替える書き込みバッファ切り替え制御手段と、
送信データを読み出すバッファを交互に切り替える読み出しバッファ切り替え制御手段と、
を具備することを特徴とする通信制御装置。
【請求項２】
前記書き込みバッファ切り替え制御手段は、前記送信データ格納手段への書き込み信号により次に書き込むバッファを切り替え、
前記読み出しバッファ切り替え制御手段は、前記送信要求の発生により次に読み出すバッファを切り替えることを特徴とする請求項１記載の通信制御装置。
【請求項３】
前記送信要求が発生しているときに、前記送信要求を保留するようにマスクする送信要求マスク手段を具備することを特徴とする請求項２記載の通信制御装置。
【請求項４】
請求項３記載の通信制御装置における通信制御方法であって、
前記送信要求をマスクする工程と、
前記送信データ格納手段、前記書き込みバッファ切り替え制御手段および前記読み出しバッファ切り替え制御手段を初期化する工程と、
前記送信データ格納手段に送信データを再設定する工程と、
前記送信要求のマスクを解除する工程と、
を含む通信制御方法。
【請求項５】
請求項１から３のいずれか一項記載の通信制御装置を備えた通信装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、通信フレーム毎に１回の送信要求が発生する通信に用いる通信制御装置および通信制御方法に関する。
【０００２】
【従来の技術】
通信用ＬＳＩシステムにおいては通信フレーム毎にデータの送受信が行われる。例えば、システム全体を制御するＣＰＵは外部ＬＳＩからの送信要求に応じて外部ＬＳＩに対してシリアルデータ送信を行う。そのために、外部ＬＳＩから送信要求が起きるタイミングを想定し、送信データを送信データ格納レジスタに設定するタイミング等をソフトで制御している（特許文献１等）。
【０００３】
図３は従来の通信制御装置におけるデータ送信回路の回路構成を示すブロック図である。図３において、外部ＬＳＩ１へのシリアルデータ送信回路２は、送信要求発生部３、送信データ格納部４、シリアルデータ送出部５から構成されている。
【０００４】
外部ＬＳＩ１に対してデータを送信する際は、外部ＬＳＩ１からデータ送信回路２に対して送信要求信号７が出力され、これにより送信要求発生部３はシリアルデータ送出部５に対する送信要求９を発生する。
【０００５】
シリアルデータ送出部５は送信要求９を受け取ると、予め送信データ格納部４に格納されているデータ１４を外部ＬＳＩ１に対し送出する。シリアルデータ送出部５は、データ送信が完了すると、送信要求発生部３に対してデータ送信完了信号１０を出力し送信要求９を解除する。
【０００６】
【特許文献１】
特開２００１−１７７５４２号公報
【０００７】
【発明が解決しようとする課題】
しかしながら、通信フレーム内のどのタイミングで送信要求が起こるか特定できない場合は、通信装置側において送信要求を受け取ってから次の送信要求を受け取るまでの時間内に、前のデータ送信が完了していることを確認し次の送信データを送信データ格納レジスタに書き込むようにタイミングを制御することは非常に困難である。
【０００８】
図４は通信フレーム内で送信要求が起こるタイミングを特定できない場合に発生する問題を説明するタイミング図である。ＣＰＵ制御プログラムは、送信データ格納用レジスタへの書き込み（処理Ａ）、送信要求を確認後データ転送（処理Ｂ）、データ送信の終了確認（処理Ｃ）、を繰り返す。正常な状態では通信フレーム毎に処理Ａの終了後に送信要求信号を受け取るが、それより前のタイミングで送信要求信号を受け取ると正常なデータ送信ができなくなる。
【０００９】
本発明はかかる点に鑑みてなされたものであり、通信フレーム内で送信要求が起こるタイミングが規定できないような場合においても正常にデータを送信することが可能となり、通信制御ソフトウェアの開発を容易にする通信制御装置を提供することを目的とする。また、あわせてこの通信制御装置のデータ送信回路を初期化するための方法を提供することも目的とする。
【００１０】
【課題を解決するための手段】
上記課題を解決するために、本発明の請求項１に係る通信制御装置は、通信フレーム毎に１回の送信要求が発生する通信に用いる通信制御装置であって、送信データの書き込みアドレスが１つ与えられるダブルバッファ構成の送信データ格納手段（送信データ格納用ダブルバッファ６）と、送信データを書き込むバッファを交互に切り替える書き込みバッファ切り替え制御手段（バッファ切り替え制御部１８）と、送信データを読み出すバッファを交互に切り替える読み出しバッファ切り替え制御手段（読み出しバッファ切り替え制御部１９）とを具備する。
【００１１】
上記構成によれば、送信データ格納手段に常に２回分の送信データを保持することができるため、通信フレーム内で送信要求が起こるタイミングが規定できないような場合においても正常にデータを送信することが可能となる。
【００１２】
本発明の請求項２に係る通信制御装置は、請求項１記載の通信制御装置において、前記書き込みバッファ切り替え制御手段は、前記送信データ格納手段への書き込み信号により次に書き込むバッファを切り替え、前記読み出しバッファ切り替え制御手段は、前記送信要求の発生により次に読み出すバッファを切り替えるものである。
【００１３】
上記構成によれば、従来と同様に送信データ格納手段に送信データの書き込みを行い外部ＬＳＩからの送信要求を受けてデータ送信を行うことにより自動的にダブルバッファの選択が行われるため、ＦＩＦＯのようなリードポインタとライトポインタの別制御を必要とせずに正常にデータを送信することが可能となる。
【００１４】
本発明の請求項３に係る通信制御装置は、請求項２記載の通信制御装置において、送信要求が発生しているときに、この送信要求を保留するようにマスクする送信要求マスク手段を具備する。
【００１５】
上記構成によれば、送信要求が発生している場合にも、この送信要求を保留するようにマスクすることができるため、送信要求をマスクした後に制御回路の必要な初期化を行い、送信要求のマスク解除後に送信データ格納手段へ書き込んだ順序でデータを送信することが可能となる。
【００１６】
本発明の請求項４に係る通信制御方法は、請求項３記載の通信制御装置における通信制御方法であって、送信要求をマスクする工程と、送信データ格納手段、書き込みバッファ切り替え制御手段および読み出しバッファ切り替え制御手段を初期化する工程と、送信データ格納手段に送信データを再設定する工程と、送信要求のマスクを解除する工程と、を含むものである。
【００１７】
上記構成によれば、ダブルバッファの初期化制御ならびに送信データの再設定を行う期間中は送信要求の受け付けが保留され、その期間終了後は送信データが正しく格納された状態になるため、送信要求の発生タイミングに煩わされずに通信制御ソフトウェアの開発を行うことができる。
【００１８】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
図１は本発明の一実施の形態に係る通信制御装置におけるデータ送信回路の回路構成を示すブロック図である。なお、図３に示した部分と同一部分には同一符号を付して説明する。
【００１９】
本実施の形態のデータ送信回路２は、送信要求発生部３、送信データ格納部４、シリアルデータ送出部５を備えている。外部ＬＳＩ１はデータ送信の要求時に送信要求信号７をアクティブ（ＬからＨ）にする。送信要求発生部３は送信要求信号７がアクティブになるとシリアルデータ送出部５に対して送信要求９を出力し、送信要求信号７がノンアクティブ（ＨからＬ）になると送信データ格納部４に対して読み出しレジスタ切り替え信号１７をアクティブ（ＬからＨ）にする。
【００２０】
送信データ格納部４には予め２回分の送信データを書き込んでおく。（１回分の送信データでも通常に送信することは可能だが、３回目のデータを書き込む前に送信要求が１回でも起こらなければ、１回目に書き込んだデータは上書きされてしまう。）
【００２１】
送信データ格納部４は、ダブルバッファ構成を用いた送信データ格納用レジスタ６、書き込みレジスタ切り替え制御部１８、読み出しレジスタ切り替え制御部１９から構成されている。書き込みレジスタ切り替え制御部１８においては、送信データ格納用レジスタのライト信号１２がアクティブ（ＬからＨ）になる度に次に書き込みを行うレジスタを切り替える。また読み出しレジスタ切り替え制御部１９においては、読み出しレジスタ切り替え信号１７がアクティブ（ＬからＨ）になる度に次に読み出すレジスタを切り替える。
【００２２】
シリアルデータ送出部５は送信要求発生部３から送信要求９を受け取ると、送信データ格納部５から送られる送信データ１４を外部ＬＳＩ１に対してシリアル送信する。
【００２３】
次いで、上記構成を有するデータ送信回路の初期化制御ならびに送信データの再設定動作について説明する。図２はデータ送信回路の初期化制御および送信データの再設定動作を示すフロー図である。
【００２４】
図２において、送信データ格納用レジスタ６、書き込みレジスタ切り替え制御部１８、読み出しレジスタ切り替え制御部１９の初期化制御ならびに送信データの再設定を行う際には、まず工程２０で送信要求マスク信号１６により外部ＬＳＩ１から出力される送信要求信号７をマスクする。このとき送信要求信号７がＨであれば、工程２３での送信要求マスク解除後に送信要求信号７がノンアクティブ（ＨからＬ）になっても、次に送信要求信号７がアクティブになるまでは読み出しレジスタ切り替え信号１７はアクティブ（ＬからＨ）にならない。
【００２５】
次に工程２１において、フラッシュ信号により送信データ格納用レジスタ６、書き込みレジスタ切り替え制御部１８、読み出しレジスタ切り替え制御部１９の初期化を行う。さらに工程２２において、送信データ格納用レジスタ６に送信データ値を再設定する。最後に工程２３において送信要求マスクを解除する。
【００２６】
【発明の効果】
以上説明したように、本発明によれば、送信データ格納手段に常に２回分の送信データを保持することができるため、通信フレーム内で送信要求が起こるタイミングが規定できないような場合においても正常にデータを送信することが可能となるという優れた効果が得られる。
【００２７】
さらに本発明によれば、送信要求が発生している場合にも、送信要求をマスクした後にダブルバッファ制御回路の必要な初期化と再設定を行い、送信要求のマスク解除後に正しい順序でデータを送信することができるため、通信制御ソフトウェアの開発が容易になるという優れた効果が得られる。
【図面の簡単な説明】
【図１】本発明の一実施の形態に係る通信制御装置におけるデータ送信回路の回路構成を示すブロック図。
【図２】本発明の一実施の形態に係る通信制御装置におけるデータ送信回路の初期化制御および送信データの再設定動作を示すフロー図。
【図３】従来の通信制御装置におけるデータ送信回路の回路構成を示すブロック図。
【図４】通信フレーム内で送信要求が起こるタイミングを特定できない場合に発生する問題を説明するタイミング図。
【符号の説明】
１  外部ＬＳＩ
２  データ送信回路
３  送信要求発生部
４  送信データ格納部
５  シリアルデータ送出部
６  送信データ格納用レジスタ
７  送信要求信号
８  シリアルデータ送出部から外部ＬＳＩへ送信される送信データ
９  送信要求
１０  データ送信完了信号
１１  送信データバス
１２  送信データ格納用レジスタのライト信号
１３  システムリセット
１４  送信データ格納部からシリアルデータ送出部へ送られる送信データ
１５  フラッシュ信号
１６  送信要求マスク信号
１７  読み出しレジスタ切り替え信号
１８  書き込みレジスタ切り替え制御部
１９  読み出しレジスタ切り替え制御部
２０  送信要求信号をマスクする工程
２１  初期化を行う工程
２２  送信データ格納用レジスタに送信データを再設定する工程
２３  送信要求マスクを解除する工程
【図１】
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【図２】
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【図３】
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【図４】
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