(57)【要約】【課題】ＧａＮ系化合物特有の素子特性を損ねることなく、ゲート電極における電流リークを生じにくくした化合物半導体素子を提供する。【解決手段】ＨＥＭＴ１の電子供給層１１０はＡｌｘＧａ１−ｘＮからなり、また、チャネル層１１９はＧａＮからなる。そして、電子供給層１１０の、ゲート電極の位置する側の表面が、ＡｌｙＧａ１−ｙＮ（ただし、ｙ＞ｘ）からなるキャップ層１１２にて覆われてなり、該キャップ層１１２上にゲート電極１０８が形成される。【選択図】    図１
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【特許請求の範囲】
【請求項１】
Ｇａを必須とするＩＩＩ族元素の窒化物からなる電子供給層と、該電子供給層から電子の供給を受けるチャネル層と、前記電子供給層上にショットキー電極からなるゲート電極とを有し、
前記電子供給層はＡｌｘＧａ１−ｘＮからなり、また、前記チャネル層は該電子供給層よりもＧａＮ混晶比の高いＩＩＩ族元素の窒化物からなり、さらに、
前記電子供給層の、前記ゲート電極の位置する側の表面が、ＡｌｙＧａ１−ｙＮ（ただし、ｙ＞ｘ）からなるキャップ層にて覆われてなり、該キャップ層上に前記ゲート電極が形成されてなることを特徴とする化合物半導体素子。
【請求項２】
前記キャップ層は、ＡｌＮ混晶比ｙが層厚方向に一定に形成されることを特徴とする請求項１記載の化合物半導体素子。
【請求項３】
前記キャップ層は、ＡｌＮ混晶比ｙが層厚方向において前記電子供給層に近づくとともに減少するように形成されることを特徴とする請求項１記載の化合物半導体素子。
【請求項４】
前記キャップ層は、ＡｌＮ混晶比ｙが第一の値ｙ１に設定された第一層と、前記ＡｌＮ混晶比ｙが前記第一の値と異なる第二の値ｙ２に設定された第二層とが交互に積層された構造を有することを特徴とする請求項１記載の化合物半導体素子。
【請求項５】
前記ゲート電極とは別にドレイン電極とソース電極とが形成されてなり、それらドレイン電極とソース電極とが前記キャップ層を貫いて前記電子供給層に直接接するように配置されてなることを特徴とする請求項１ないし請求項４のいずれか１項に記載の化合物半導体素子。
【請求項６】
前記ゲート電極が前記キャップ層に直接接して形成されてなることを特徴とする請求項１ないし請求項５のいずれか１項に記載の化合物半導体素子。
【請求項７】
前記キャップ層の表面を覆うとともに、該キャップ層よりも層厚の小さく、かつＡｌＮよりも飽和蒸気圧の低い絶縁性窒化物からなるパッシベーション層を有し、該パッシベーション層の表面に前記ゲート電極が形成されてなることを特徴とする請求項１ないし請求項５のいずれか１項に記載の化合物半導体素子。
【請求項８】
前記チャネル層はＧａＮからなり、前記電子供給層はＡｌＮ混晶比ｘが０．１５以上０．２５以下とされ、前記キャップ層のＡｌＮ混晶比ｙが０．２５より高く１以下とされてなることを特徴とする請求項１ないし請求項７のいずれか１項に記載の化合物半導体素子。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は化合物半導体素子に関し、特に半導体ヘテロ接合を用いた高速電界効果型トランジスタ等に適用される化合物半導体素子に関する。
【０００２】
【従来の技術】
【特許文献１】
特開２００２−５７１５８号公報
【０００３】
近年、高周波用等に普及している高速半導体デバイスに、ＨＥＭＴ（Ｈｉｇｈ  Ｅｌｅｃｔｒｏｎ  Ｍｏｂｉｌｉｔｙ  Ｔｒａｎｓｉｓｔｏｒ）がある。ＨＥＭＴは、ＭＥＳ−ＦＥＴ（Ｍｅｔａｌ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）の一種であり、ＧａＡｓ／ＡｌＧａＡｓヘテロ接合を用いたものが実用化されている。そして、その優れたマイクロ波・ミリ波特性により、衛星放送用受信器等の低雑音かつ高速のＦＥＴとして広く使用されている。その要部は、具体的には、ｎ型にドープされたＡｌＧａＡｓ電子供給層にノンドープのＧａＡｓチャネル層（ｉ−ＧａＡｓ層）をヘテロ接合した半導体多層構造である。ＧａＡｓはＡｌＧａＡｓよりも電気陰性度が高いため、ｎ型ＡｌＧａＡｓ電子供給層からｉ−ＧａＡｓチャネル層へ電子の一部が流入し、そのヘテロ接合界面よりもｉ−ＧａＡｓチャネル層側に逆三角形のポテンシャル井戸が形成される。このポテンシャル井戸内において電子はドナー不純物と空間的に分離された形で閉じ込められ、不純物散乱の影響を受け難い二次元電子ガス（以下、本明細書では「２ＤＥＧ」と記載する）層を形成する。その結果、ｉ−ＧａＡｓチャネル層内の電子は、ヘテロ接合界面に沿って非常に高い電子移動度を示し、高速電界効果型トランジスタが実現できる。
【０００４】
他方、近年では、ＧａＡｓ系化合物に代えてＧａＮ系化合物を用いたＨＥＭＴ（以下、ＧａＮ系ＨＥＭＴという）が、次世代型の高速ＦＥＴとして注目されている。ＧａＮ系化合物はバンドギャップが広く、電子有効質量から見積もられる飽和電子移動度も高いことから、より大出力で高耐圧かつ高温動作可能な高周波デバイスを実現できる可能性があり、研究が重ねられている（例えば特許文献１）。ＧａＮ系ＨＥＭＴのゲート電極は、ＧａＡｓ系ＨＥＭＴと同様、ショットキー（Ｓｃｈｏｔｔｋｙ）バリア電極として形成される。例えば、ゲート電極への印加電圧の極性あるいは電圧レベルに応じて、図２に示すショットキー接合のバリア高さＶｈｉが変化し、このバリア高さＶｈｉに応じてゲート電極周辺の空乏層領域の広がりが変化して、ソース−ドレイン間の電流を制御することができる。
【０００５】
【発明が解決しようとする課題】
しかしながら、ＧａＮ系ＨＥＭＴにおいては、ゲート電極に電流リークが生じやすい問題があった。本発明の課題は、ＧａＮ系化合物特有の素子特性を損ねることなく、ゲート電極における電流リークを生じにくくした化合物半導体素子を提供することにある。
【０００６】
【課題を解決するための手段及び作用・効果】
上記の課題を解決するために、本発明の化合物半導体素子は、Ｇａを必須とするＩＩＩ族元素の窒化物からなる電子供給層と、該電子供給層から電子の供給を受けるチャネル層と、電子供給層上にショットキー電極からなるゲート電極とを有し、
電子供給層はＡｌｘＧａ１−ｘＮからなり、また、チャネル層は該電子供給層よりもＧａＮ混晶比の高いＩＩＩ族元素の窒化物からなり、さらに、
電子供給層の、ゲート電極の位置する側の表面が、ＡｌｙＧａ１−ｙＮ（ただし、ｙ＞ｘ）からなるキャップ層にて覆われてなり、該キャップ層上にゲート電極が形成されてなることを特徴とする。
【０００７】
上記のような構造を採用すると、ＧａＮ系化合物特有の素子特性を十分に引き出しつつも、ゲート電極に電流リークを生じにくくした化合物半導体素子を実現することができる。
【０００８】
ＡｌｘＧａ１−ｘＮは、ＡｌＮ混晶比ｘが高くなるほど、図２に示すバンドギャップエネルギーＥｇが大きくなり、これに接合されたショットキー電極との界面に形成されるバリア高さＶｈｉも高くなる。従って、ショットキー電極が接合されるＡｌｘＧａ１−ｘＮのＡｌＮ混晶比ｘを十分に高くしておけば、ゲート電極の耐圧を向上でき、また、電流リークの抑制にも有効に寄与する。ＡｌｘＧａ１−ｘＮにて電子供給層を形成する場合、そのＡｌＮ混晶比ｘを一定以上に大きくすることは、チャネル層側の三角ポテンシャルを深くして電子閉じ込め効果を高め、ひいては形成される２ＤＥＧ層の電子濃度を増加させて、素子の高出力化を図る上でも重要である。
【０００９】
また、ゲートにおける電流リーク抑制には、ゲート接触層であるキャップ層に、電流リークの直接的な原因となる結晶欠陥がなるべく形成されていないことが望ましいが、該キャップ層をＡｌｙＧａ１−ｙＮにて構成することは、この観点においても有利に作用する可能性がある。すなわち、最近の研究によると、ＧａＮ系化合物を合成する際に、化合物表層部にはＮ空孔が形成されやすく、このＮ空孔に起因したダングリングボンド準位等の形成が、電流リークの主たる原因ではないかと推測されている。本発明においてはキャップ層を構成するのは、ＡｌＮ混晶比ｙの比較的高いＡｌｙＧａ１−ｙＮであるが、該ＡｌｙＧａ１−ｙＮは平衡蒸気圧が高いため、気相成長中においても分解を起しにくい。従って、ゲート電極の接合領域に、電流リークの原因と推定されるＮ空孔が生じにくくなり、電流リーク抑制に有利に働くことが考えられる。
【００１０】
ここで、電子供給層のＡｌＮ混晶比ｘを大きくしたとき、三角ポテンシャル深さ増大に寄与する重要な効果として、電子供給層とチャネル層との間の格子整合歪によるピエゾ分極効果がある。ＡｌＮ混晶比ｘを大きくするとＡｌｘＧａ１−ｘＮの格子定数が小さくなるから、チャネル層との間のＧａＮ混晶比の高いチャネル層との間の格子定数差が拡大し、格子整合歪による弾性応力場ひいてはそれによるピエゾ分極効果も大きく現れる。しかし、ＡｌＮ混晶比ｘが過度に高くなるとチャネル層との格子定数差が大きくなりすぎ、ミスフィット転位が導入されて格子緩和を生ずる。このような状態になると、ピエゾ分極効果が急減して三角ポテンシャルが形成が顕著でなくなり、高出力の素子を得ることができなくなる。
【００１１】
従って、電子供給層にゲート電極を形成する場合、バリア高さの増加を優先して電子供給層全体のＡｌＮ混晶比ｘを過度に高くすると、上記の格子緩和が生じて三角ポテンシャルの形成が不十分となることにつながる。そこで、本発明では、電子供給層のＡｌＮ混晶比ｘはチャネル層との間の格子緩和が生じないように適度に低く留めつつ、ゲート電極が形成される表面側をそれよりもＡｌＮ混晶比ｙの高いＡｌｙＧａ１−ｙＮからなるキャップ層で覆い、そのキャップ層の上にゲート電極を形成することが望ましい。その結果、電子供給層とチャネル層との間のピエゾ効果を十分に高めて、高出力素子に必須の深い三角ポテンシャルを形成できる。
【００１２】
キャップ層は、ＡｌＮ混晶比ｙを層厚方向に一定に形成することができる。このようなキャップ層は、形成が容易な利点がある。他方、キャップ層は、ＡｌＮ混晶比ｙが層厚方向において電子供給層に近づくとともに減少するように形成することもできる。この態様によると、キャップ層と電子供給層との間にて格子定数が急激に変化しないので、電子供給層との間での格子緩和が生じにくくなり、ミスフィット転位等の導入も抑制される。また、ゲート電極の形成側においてＡｌＮ混晶比ｙをより高く設定できる。その結果、格子緩和に伴うミスフィット転位等の導入を抑制しつつバリア高さを大きくできるので、ゲートの耐圧向上と電流リーク抑制とをより効果的に図ることができる。
【００１３】
また、キャップ層は、ＡｌＮ混晶比ｙが第一の値ｙ１に設定された第一層と、ＡｌＮ混晶比ｙが第一の値と異なる第二の値ｙ２に設定された第二層とが交互に積層された構造を有するものとして構成することもできる。このように構成すると、第一層と第二層との間に形成されるポテンシャル障壁効果により、ゲートの耐圧特性が向上し、また電流リークを一層生じにくくすることができる。特に、ＡｌＮ混晶比ｙが高い第一層をゲート電極と接して配置し、第二層のＡｌＮ混晶比ｙをこれより低く設定すれば、格子緩和（ひいてはそれに伴うミスフィット転位等の導入）を抑制しつつバリア高さを大きくできるので、ゲートの耐圧向上と電流リーク抑制とをより効果的に図ることができる。
【００１４】
なお、化合物半導体素子をＨＥＭＴ等のＦＥＴとして構成する場合は、ゲート電極とは別に、ドレイン電極とソース電極とを形成しておくようにする。そして、本発明の化合物半導体素子は、それらドレイン電極とソース電極とがキャップ層を貫いて電子供給層に直接接するように配置されたものとして構成することができる。これにより、ドレイン電極とソース電極とのオーミック接合性を向上させることができ、また、電極接合界面における直列抵抗の増加も抑制できる。
【００１５】
また、ゲート電極は、キャップ層に直接接して形成することができる。この構造によると、ゲート電極とキャップ層との間に良好なショットキーバリアを形成しやすく、バリア高さ確保による後述の電流リーク抑制効果をより顕著なものとすることができる。
【００１６】
他方、本発明の化合物半導体素子は以下のように構成することもできる。すなわち、キャップ層の表面を覆うとともに、該キャップ層よりも層厚の小さく、かつＡｌＮよりも飽和蒸気圧の低い絶縁性窒化物からなるパッシベーション層を有するものとし、該パッシベーション層の表面にゲート電極を形成する。パッシベーション層を、例えばＳｉ３Ｎ４など、ＡｌＮよりも飽和蒸気圧の小さい絶縁性窒化物にて形成すれば、そのパッシベーション効果によりゲート電極の接触面へのＮ空孔等の形成がさらに抑制され、ゲート電極における電流リーク抑制効果を一層高めることができる。
【００１７】
また、チャネル層がＧａＮからなる場合、電子供給層はＡｌＮ混晶比ｘが０．１５以上０．２５以下とされ、キャップ層のＡｌＮ混晶比ｙが０．２５より高く１以下とされた構成とすることができる。このようにすることで、電子供給層とチャネル層との間のピエゾ効果を十分に高めてチャネル層側の２ＤＥＧ層をなす三角ポテンシャルを深く形成でき、かつ、ゲート電極の電流リークも生じにくくすることができる。いずれも範囲外となった場合、上記の効果が十分に発揮されなくなる場合がある。
【００１８】
【発明の実施の形態】
以下、本発明の実施の形態を添付の図面により説明する。
図１は、本発明の電界効果トランジスタの一例であるＨＥＭＴ１の積層構造を模式的に示すものである。該ＨＥＭＴ１は、ＳｉＣあるいはサファイアからなる単結晶基板１０１上に、ＧａＮからなるバッファ層１０２を介して、素子層１０３をヘテロエピタキシャル成長法により形成したものである。具体的には、周知の気相成長法、例えばＭＯＶＰＥ（Ｍｅｔａｌｏｒｇａｎｉｃ  Ｖａｐｏｒ  Ｐｈａｓｅ  Ｅｐｉｔａｘｙ：  有機金属気相エピタキシャル成長）法が用いられる。
【００１９】
素子層１０３は、バッファ層１０２に近い側から、ノンドープのＧａＮからなるチャネル層１１９、ノンドープのＡｌｘＧａ１−ｘＮからなるスペーサ層１０５、Ｓｉ等によりｎ型にドープされたＡｌｘＧａ１−ｘＮからなる電子供給層１１０、及びＡｌｙＧａ１−ｙＮ（ただし、ｙ＞ｘ）からなるキャップ層１１２がこの順序にて積層されたものである。そして、このキャップ層１１２上にゲート電極１０８が形成されている。本実施形態では、ゲート電極１０８がキャップ層１１２に直接接して形成されている。
【００２０】
また、ドレイン電極１０６及びソース電極１０７は、キャップ層１１２を貫いて電子供給層１１０に直接接するように配置されている。ドレイン電極１０６とソース電極１０７とは、電子供給層１１０との間でオーミック接合を形成する金属（例えばＴｉ／Ａｌ）により、また、ゲート電極１０８はキャップ層１１２との間でショットキー接合を形成する金属（例えばＰｄ／Ａｕ）により、それぞれ構成されている。なお、スペーサ層１０５は、ｎ型ＡｌＧａＮ電子供給層１１０を成長する際に、すでに形成されているＧａＮチャネル層１１９にｎ型ドーパントであるＳｉ等の不純物が拡散することを防止するためのものである。
【００２１】
スペーサ層１０５とチャネル層１１９との間には、それらのヘテロ接合界面よりもチャネル層１１９側に三角ポテンシャルが形成される。この三角ポテンシャル内において電子は、ドナー不純物（電子供給層１１０内のＳｉ）と空間的に分離された形で閉じ込められて二次元電子ガス（２ＤＥＧ）層を形成する。そして、ドレイン電極１０６とソース電極１０７との間に電圧を印加し、ゲート電極１０８でその電流値を制御しながら、ドレイン電極１０６とソース電極１０７との間でＧａＮチャネル層１１９を経由した通電を行う。
【００２２】
電子供給層１１０のＡｌＮ混晶比ｘは、チャネル層１１９との間の格子緩和が生じないよう、適度に低い値、具体的には０．１５以上０．２５以下に設定される。他方、ゲート電極１０８が形成される電子供給層１１０の表面側を覆うキャップ層１１２のＡｌＮ混晶比ｙは、それよりも高い値、例えば０．２５より高く１以下に調整される。このようにすることで、電子供給層１１０とチャネル層１１９との間のピエゾ効果を十分に高めてチャネル層１１９側の２ＤＥＧ層をなす三角ポテンシャルを深く形成でき、かつ、ゲート電極１０８の電流リークも生じにくい。また、本実施形態では、ドレイン電極１０６及びソース電極１０７を、電子供給層１１０に直接接触させている。キャップ層１１２は、特に、ゲート電極１０８の電流リーク抑制効果をより高めるために、ＡｌＮにて構成すること（つまり、ＡｌＮ混晶比ｙを１とすること）も可能である。
【００２３】
上記キャップ層１１２は、ＡｌＮ混晶比ｙを高めに設定することにより、図２において、ゲート電極１０８が接合される半導体層のバンドギャップＥｇが拡大し、ショットキーバリアのバリア高さＶｈｉが増加するので、ゲート電極１０８における電流リークを抑制することができる。
【００２４】
キャップ層１１２の厚さは、電流リーク抑制効果をより確実なものとする観点から、５ｎｍ以上とするのがよく、特にノンドープのＡｌｙＧａ１−ｙＮにて構成することが望ましい。他方、キャップ層１１２による直列抵抗の過度の増加を招かないために、上記厚さは、２５ｎｍ以下とするのがよい。
【００２５】
なお、図１のＨＥＭＴ１においてキャップ層１１２は、図３に示すように、ＡｌＮ混晶比ｙが層厚方向に一定に形成されている。このようなキャップ層１１２は、形成が容易な利点がある。他方、図４に示すように、キャップ層１１２を、ＡｌＮ混晶比ｙが層厚方向において電子供給層１１０に近づくとともに減少するように形成することもできる。この態様によると、キャップ層１１２と電子供給層１１０との間にて格子定数が急激に変化しないので、電子供給層１１０との間での格子緩和が生じにくくなり、ゲート電極１０８の形成側においてＡｌＮ混晶比ｙをより高く設定でき、また、キャップ層１１２の全体の厚さを大きくすることも可能となる。いずれも、電流リーク抑制効果のさらなる向上に寄与する。なお、図４においては、電子供給層１１０に向けて、キャップ層１１２のＡｌＮ混晶比ｙを段階的に減少させているが、連続的に減少させてもよい。
【００２６】
さらに、図５に示すように、キャップ層１１２は、ＡｌＮ混晶比ｙが第一の値ｙ１に設定された第一層１１０ａと、ＡｌＮ混晶比ｙが第一の値と異なる第二の値ｙ２に設定された第二層１１０ｂとが交互に積層された構造を有するものとして構成することもできる。図５の実施形態では、ＡｌＮ混晶比ｙが高い第一層１１０ａをゲート電極１０８と接して配置し、第二層１１０ｂのＡｌＮ混晶比ｙをこれより低く設定してある（つまり、ｙ１＞ｙ２）。
【００２７】
次に、図６のＨＥＭＴ１００のように、キャップ層１１２の表面を覆うとともに、該キャップ層１１２のよりも層厚の小さい絶縁性窒化物からなるパッシベーション層１１３を設け、該パッシベーション層１１３の表面にゲート電極１０８を形成してもよい。パッシベーション層１１３を、例えばＳｉ３Ｎ４などのＡｌＮよりも飽和蒸気圧の小さい絶縁性窒化物にて形成すれば、そのパッシベーション効果によりゲート電極１０８の接触面へのＮ空孔等の形成がさらに抑制され、ゲート電極１０８における電流リーク抑制効果を一層高めることができる。なお、パッシベーション層１１３の膜厚を過度に大きくすると、ゲート電極１０８とパッシベーション層１１３とキャップ層１１２とのＭＩＳ接合的な傾向が強くなり、ゲート電極の制御特性がショットキー接合的な特性からかけ離れたものとなる。従って、パッシベーション層１１３を形成する場合でも、上記不具合が生じないように、その層厚を調整する。
【図面の簡単な説明】
【図１】本発明の化合物半導体素子の一実施形態を示す模式図。
【図２】ショットキー電極の接合バンド構造を模式的に示す図。
【図３】キャップ層のＡｌＮ混晶比ｙを層厚方向に一定とする態様を示す模式図。
【図４】キャップ層のＡｌＮ混晶比ｙを、電子供給層に近づくほど減少させる態様を示す模式図。
【図５】ＡｌＮ混晶比ｙの異なる層を交互に積層してキャップ層を形成する態様を示す模式図。
【図６】本発明の化合物半導体素子の第一の変形例を示す模式図。
【符号の説明】
１，１００  ＨＥＭＴ（化合物半導体素子）
１０６  ドレイン電極
１０７  ソース電極
１０８  ゲート電極
１１０  電子供給層
１１２  キャップ層
１１３  パッシベーション層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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