(57)【要約】【課題】差動ペア配線の線路長差によるスキューやコモンモードノイズの発生を抑制できる半導体集積回路装置を提供することを目的としている。【解決手段】半導体集積回路装置は、各Ｉ／Ｏ部に設けられた差動出力ドライバ回路３１と遅延素子４４を備えている。差動出力ドライバ回路には、前段の回路３７で生成された差動ペア信号が入力され、その出力信号は信号線路ＳＡ，ＳＢを介して伝送される。信号線路ＳＡ，ＳＢには、グローバル層配線３８，３９、バンプ４０，４１及び伝送線路４２，４３が含まれている。上記遅延素子は、上記信号線路の少なくとも一方に設けられ、これら信号線路を伝送される信号の遅延が実質的に同じになるように遅延し、線路長差ΔＬによる信号遅延時間を補償することを特徴としている。これによって、差動ペア配線（信号線路ＳＡ，ＳＢ）の線路長差によるスキューやコモンモードノイズの発生を抑制できる。【選択図】    図１
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【特許請求の範囲】
【請求項１】
集積回路が形成されたチップと、
前記集積回路で生成された差動ペア信号を外部へ出力する差動出力ドライバ回路と、
前記差動出力ドライバ回路から出力される差動ペア信号が伝送される第１，第２の信号線路と、
前記チップ中に、前記第１，第２の信号線路の少なくとも一方に接続して設けられ、前記第１，第２の信号線路を伝送される信号の遅延が実質的に同じになるように遅延する能動素子を有し、前記第１，第２の信号線路の線路長差による信号遅延時間を補償するように構成された遅延部と
を具備することを特徴とする半導体集積回路装置。
【請求項２】
前記遅延部は、一方の電極が前記第１，第２の信号線路のうち線路長の短い方に接続されたキャパシタンス素子を含み、前記キャパシタンス素子は、ＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ゲート容量を用いたキャパシタンス素子であることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】
前記遅延部は、遅延時間が可変であることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項４】
前記遅延部は、複数のキャパシタンス素子と、前記第１，第２の信号線路のうち線路長の短い方と前記複数のキャパシタンス素子の一方の電極との間に設けられ、前記複数のキャパシタンス素子の一方の電極に選択的に電位を与える制御回路とを備えることを特徴とする請求項３に記載の半導体集積回路装置。
【請求項５】
前記遅延部は、複数のキャパシタンス素子と、前記複数のキャパシタンス素子の各々の一方の電極と前記第１，第２の信号線路のうち線路長の短い方との間にそれぞれ接続される複数のスイッチ素子と、前記複数のスイッチ素子を選択的にオン／オフ制御する制御回路とを備えることを特徴とする請求項３に記載の半導体集積回路装置。
【請求項６】
前記遅延部は、各々の一方の電極が前記第１，第２の信号線路のうち線路長の短い方に接続された複数のキャパシタンス素子と、前記複数のキャパシタンス素子の他方の電極に選択的に電位を与える制御回路とを備えることを特徴とする請求項３に記載の半導体集積回路装置。
【請求項７】
集積回路が形成されたチップと、
前記集積回路で生成された差動ペア信号を外部へ出力する差動出力ドライバ回路と、
前記差動出力ドライバ回路から出力される差動ペア信号が伝送される第１，第２の信号線路と、
前記チップ中に、前記集積回路から前記差動出力ドライバ回路へ前記差動ペア信号を伝送する第３，第４の信号線路の少なくとも一方に接続して設けられ、前記第１，第２の信号線路を伝送される信号の遅延が実質的に同じになるように前記差動ペア信号の少なくとも一方を遅延する能動素子を有し、前記第１，第２の信号線路の線路長差による信号遅延時間を補償するように構成された遅延部と
を具備することを特徴とする半導体集積回路装置。
【請求項８】
前記遅延部は、前記第３，第４の信号線路において前記第１，第２の信号線路のうち線路長の短い方に対応する方に一方の電極が接続されるキャパシタンス素子を含み、前記キャパシタンス素子は、ＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ゲート容量を用いたキャパシタンス素子であることを特徴とする請求項７に記載の半導体集積回路装置。
【請求項９】
前記遅延部は、遅延時間が可変であることを特徴とする請求項７に記載の半導体集積回路装置。
【請求項１０】
前記遅延部は、複数のキャパシタンス素子と、前記第３，第４の信号線路において前記第１，第２の信号線路のうち線路長の短い方に対応する方と前記複数のキャパシタンス素子の一方の電極との間に設けられ、前記複数のキャパシタンス素子の一方の電極に選択的に電位を与える制御回路とを備えることを特徴とする請求項９に記載の半導体集積回路装置。
【請求項１１】
前記遅延部は、複数のキャパシタンス素子と、前記複数のキャパシタンス素子の各々の一方の電極と前記第３，第４の信号線路において前記第１，第２の信号線路のうち線路長の短い方に対応する方との間にそれぞれ接続される複数のスイッチ素子と、前記複数のスイッチ素子を選択的にオン／オフ制御する制御回路とを備えることを特徴とする請求項９に記載の半導体集積回路装置。
【請求項１２】
前記遅延部は、各々の一方の電極が前記第３，第４の信号線路において前記第１，第２の信号線路のうち線路長の短い方に対応する方に接続された複数のキャパシタンス素子と、前記複数のキャパシタンス素子の他方の電極に選択的に電位を与える制御回路とを備えることを特徴とする請求項９に記載の半導体集積回路装置。
【請求項１３】
前記遅延部は、前記集積回路から前記第３，第４の信号線路を伝送される前記差動ペア信号が入力される第１，第２のフリップフロップ回路と、前記第１，第２のフリップフロップ回路に異なる位相のクロック信号を与える制御回路とを含むことを特徴とする請求項９に記載の半導体集積回路装置。
【請求項１４】
前記チップ中に設けられ、少なくとも入出力の一方がインピーダンス整合終端していない入出力回路を更に具備することを特徴とする請求項１乃至１３いずれか１つの項に記載の半導体集積回路装置。
【請求項１５】
前記チップ中に設けられ、前記第１の信号経路を伝達される差動ペア信号の一方の反転信号と、前記第２の信号経路を伝達される差動ペア信号の他方とが入力される受信回路と、前記受信回路の出力信号と制御信号とが入力され、選択した信号を前記制御回路に供給する信号選択回路と、前記信号選択回路に切り替え信号を供給する切替信号発生器とを備えることを特徴とする請求項４，５，６，１０，１１，１２及び１３いずれか１つの項に記載の半導体集積回路装置。
【請求項１６】
前記制御回路を制御し、差動ペア信号のアンバランスに対するマージンを検査するテスト部を更に具備することを特徴とする請求項４，５，６，１０，１１，１２，１３及び１５いずれか１つの項に記載の半導体集積回路装置。
【請求項１７】
前記テスト部は、前記チップ中に設けられ、テスト信号を生成して前記制御回路に供給するテスト信号生成回路を含むことを特徴とする請求項１６に記載の半導体集積回路装置。
【請求項１８】
前記テスト部は、前記第１，第２の信号線路に接続され、差動ペア信号の正誤を判断し、遅延量のマージンを検査するテスタを含むことを特徴とする請求項１６または１７に記載の半導体集積回路装置。
【請求項１９】
チップ内で生成された差動ペア信号を第１，第２の信号線路を介して外部に出力する差動出力ドライバ回路を備える半導体集積回路装置と、
前記半導体集積回路装置から前記第１，第２の信号線路を介して出力された差動ペア信号を受信する第１の受信部と、
前記第１の受信部で受信した差動ペア信号の信号処理を行って前記差動ペア信号のアンバランスを補正するための補正データを生成する信号処理部と、
前記信号処理部で生成した補正データを前記半導体集積回路装置に送信する送信部と、
前記半導体集積回路装置中に設けられ、前記送信部から送信された補正データを受信する第２の受信部と、
前記第２の受信部で受信した補正データに基づいて遅延時間が変化し、前記第１，第２の信号線路を伝送される信号の遅延が実質的に同じになるように遅延する能動素子を有し、前記第１，第２の信号線路の線路長差による信号遅延時間を補償するように構成された遅延部と
を具備することを特徴とする半導体集積回路装置を用いたシステム。
【請求項２０】
前記遅延部を制御し、前記差動ペア信号のアンバランスに対するマージンを検査するテスト部を更に具備することを特徴とする請求項１９に記載の半導体集積回路装置を用いたシステム。
【請求項２１】
前記テスト部は、前記チップ中に設けられ、テスト信号を生成して前記制御回路に供給するテスト信号生成回路を含むことを特徴とする請求項２０に記載の半導体集積回路装置を用いたシステム。
【請求項２２】
前記テスト部は、前記第１，第２の信号線路に接続され、差動ペア信号の正誤を判断し、遅延量のマージンを検査するテスタを含むことを特徴とする請求項２０または２１に記載の半導体集積回路装置を用いたシステム。
【請求項２３】
前記遅延部は、前記第１，第２の信号線路の少なくとも一方に設けられることを特徴とする請求項１９乃至２２いずれか１つの項に記載の半導体集積回路装置を用いたシステム。
【請求項２４】
前記遅延部は、前記差動出力ドライバ回路に差動ペア信号を供給する内部回路における第３，第４の信号線路の少なくとも一方に設けられることを特徴とする請求項１９乃至２２いずれか１つの項に記載の半導体集積回路装置を用いたシステム。
【請求項２５】
前記遅延部は、第１，第２のフリップフロップ回路と、前記第１，第２のフリップフロップ回路に異なる位相のクロック信号を与える制御回路とを備え、前記第２の受信部で受信した補正データに基づいて前記制御回路を制御することを特徴とする請求項１９乃至２４いずれか１つの項に記載の半導体集積回路装置を用いたシステム。
【請求項２６】
前記遅延部は、複数のキャパシタンス素子と、前記複数のキャパシタンス素子を選択して遅延時間を制御する制御回路とを備え、前記第２の受信部で受信した補正データに基づいて前記制御回路を制御することを特徴とする請求項１９乃至２４いずれか１つの項に記載の半導体集積回路装置を用いたシステム。
【請求項２７】
前記第２の受信部は、前記送信部から出力された補正データを受信する受信回路と、前記受信回路で受信した補正データと制御信号とが入力され、一方を選択して前記制御回路に供給する信号選択回路と、前記信号選択回路に切り替え信号を供給して選択を制御する切替信号発生器とを備えることを特徴とする請求項２５または２６に記載の半導体集積回路装置を用いたシステム。
【請求項２８】
前記受信回路は、前記送信部から出力され、前記第１，第２の信号経路を介して伝送された補正データを受信することを特徴とする請求項２７に記載の半導体集積回路装置を用いたシステム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体集積回路装置及び半導体集積回路装置を用いたシステムに関し、特に差動ペア信号を伝達する高速入出力回路に適用されるものである。
【０００２】
【従来の技術】
近年、半導体集積回路装置にあっては、入出力回路（Ｉ／Ｏ回路と略称する）の高速化が進み、ＧＨｚ帯の入出力信号を取り扱う必要がある。このような高い周波数の信号をＩ／Ｏ回路で取り扱う場合には、入出力用に雑音に強い差動ペア信号を用いる、ＬＳＩとパッケージ間の接続に配線長の短縮と均一化ができるバンプ接続を使用する、等の技術が採用されている。
【０００３】
図１７は、このような従来の半導体集積回路装置について説明するためのもので、差動ペア信号を伝送する出力回路（差動出力ドライバ回路）を抽出して示している。差動出力ドライバ回路１１は、差動入力ＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ−Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）１２，１３、負荷素子１４，１５及び定電流源１６を含んで構成されている。上記差動入力ＭＯＳＦＥＴ１２，１３のゲートには、前段の回路１７から差動ペア信号が供給される。上記差動入力ＭＯＳＦＥＴ１２，１３のドレインと電源ＶＤＤ間にはそれぞれ、負荷素子１４，１５が接続される。また、上記差動入力ＭＯＳＦＥＴ１２，１３のソースは共通接続され、このソース共通接続点と接地点ＶＳＳ間に定電流源１６が接続されている。
【０００４】
上記ＭＯＳＦＥＴ１３のドレインと負荷素子１５との接続点には、グローバル層配線１８の一端が接続され、このグローバル層配線１８の他端はバンプ２０に接続されている。また、上記ＭＯＳＦＥＴ１２のドレインと負荷素子１４との接続点には、グローバル層配線１９の一端が接続され、このグローバル層配線１９の他端はバンプ２１に接続される。これらバンプ２０，２１は、ＩＣまたはＬＳＩの出力端子として働くもので、チップの表面に設けられている。そして、上記バンプ２０，２１には、パッケージ内（ボンディングワイヤやリードフレーム、ＴＡＢテープ等）や当該半導体集積回路装置が実装される配線基板上に設けられた伝送線路２２，２３の一端が接続される。
【０００５】
なお、システムＬＳＩでは、上述したような差動出力ドライバ回路１１が各々のＩ／Ｏ部に多数設けられている。また、上記伝送線路２２，２３は、受信側でこれらの伝送線路２２，２３の特性インピーダンスと同じ抵抗により終端されるが、図１７では省略している。
【０００６】
このような差動出力ドライバ回路１１が理想的に動作していれば、外来ノイズに対して強くなる。しかし、チップ中に多数のＩ／Ｏ回路を設けるため、次のような問題が発生する。
【０００７】
（ａ）差動ペア信号の信号線長が等しくないと、伝送線路２２，２３端における伝播遅延時間のずれ（スキュー）が発生する。
【０００８】
（ｂ）上記スキューの発生により、同相電流が伝送線路２２，２３間に生じ（理想的には発生しないが）、周囲のパターンなどに結合して放射されるノイズ（コモンモードノイズ）が発生する。
【０００９】
上記（ａ），（ｂ）の問題点を引き起こす線路長の不揃いが起きる具体的な個所としては、次の項目が考えられる。
【００１０】
（１）パッケージ内（ボンディングワイヤやリードフレーム、ＴＡＢテープ）や配線基板上に設けられた伝送線路２２，２３の配線長の不揃い。
【００１１】
（２）負荷素子１４，１５とバンプ２０，２１間を各々接続するグローバル層配線１８，１９の配線長の不揃い。
【００１２】
従来、（１）の項目に関しては、一方の配線を配線基板上でＵ字状に曲げ、配線長を等長になるように調整して対処することが多い。しかしながら、差動ペア信号の周波数がＧＨｚ帯になると、上述したＵ字状の配線から電磁波が放射される等の問題が生じる可能性がある。また、Ｉ／Ｏ数の増大に従い、多数のＵ字状の配線を配線基板上に設ける必要性があり、伝送線路のレイアウト面積が増大してしまう。
【００１３】
一方、（２）の項目に関しては、同様にＬＳＩ上で配線長を調整することになるが、Ｉ／Ｏの全てに渡り差動ペア配線長をＬＳＩ上で調節すると、スペースが無駄になる。また、接地端子となるバンプと、信号入出力用のバンプ２０，２１との位置関係によっては、接地点からのリターン電流に経路差が生じ、グローバル層配線１８，１９の線路長差以上のスキューが生じる恐れがある。このため、ＧＨｚ帯の周波数ではグローバル層配線１８，１９の配線長の不揃いによって、スキューやコモンモードノイズの発生源となり得る。
【００１４】
前述したように、スキューやコモンモードノイズを減少させるためには、差動ペア配線の線路長をできるだけ等しく保つことが必要である。しかしながら、現実には、パッケージや配線基板の製造公差に起因するばらつきが存在するために、差動ペア配線の線路長差をなくすことはできない。
【００１５】
特に、差動ペア信号がＧＨｚ帯の周波数においては、上述したようなばらつきが伝送特性へ与える影響が非常に大きくなる。このため、大量生産を行う場合には、製造ばらつきに対するマージンをチェックする機能を有するシステムも望まれている。
【００１６】
なお、例えば特許文献１には、差動増幅器と抵抗を用いたスキュー補正回路が開示されているが、回路規模が大きいため、各々のＩ／Ｏに設けるとチップに対する占有面積が大幅に増大する。このため、ＧＨｚ帯の高い周波数の信号を取り扱う半導体集積回路装置に適用するのは、現実的とは言えない。
【００１７】
【特許文献１】
特許第３１４４１９９号
【００１８】
【発明が解決しようとする課題】
上記のように従来の半導体集積回路装置は、差動ペア配線の線路長差により、スキューやコモンモードノイズが発生するという問題があった。
【００１９】
また、大量生産を行う場合に、製造ばらつきに対するマージンをチェックできる半導体集積回路装置を用いたシステムが望まれている。
【００２０】
この発明は上記のような事情に鑑みてなされたもので、その目的とするところは、差動ペア配線の線路長差によるスキューやコモンモードノイズの発生を抑制できる半導体集積回路装置を提供することにある。
【００２１】
また、製造ばらつきによるスキューやコモンモードノイズに対するマージンを検査できる半導体集積回路装置を用いたシステムを提供することにある。
【００２２】
【課題を解決するための手段】
この発明の一態様によると、集積回路が形成されたチップと、前記集積回路で生成された差動ペア信号を外部へ出力する差動出力ドライバ回路と、前記差動出力ドライバ回路から出力される差動ペア信号が伝送される第１，第２の信号線路と、前記チップ中に、前記第１，第２の信号線路の少なくとも一方に接続して設けられ、前記第１，第２の信号線路を伝送される信号の遅延が実質的に同じになるように遅延する能動素子を有し、前記第１，第２の信号線路の線路長差による信号遅延時間を補償するように構成された遅延部とを具備する半導体集積回路装置が提供される。
【００２３】
また、この発明の一態様によると、集積回路が形成されたチップと、前記集積回路で生成された差動ペア信号を外部へ出力する差動出力ドライバ回路と、前記差動出力ドライバ回路から出力される差動ペア信号が伝送される第１，第２の信号線路と、前記チップ中に、前記集積回路から前記差動出力ドライバ回路へ前記差動ペア信号を伝送する第３，第４の信号線路の少なくとも一方に接続して設けられ、前記第１，第２の信号線路を伝送される信号の遅延が実質的に同じになるように前記差動ペア信号の少なくとも一方を遅延する能動素子を有し、前記第１，第２の信号線路の線路長差による信号遅延時間を補償するように構成された遅延部とを具備する半導体集積回路装置が提供される。
【００２４】
更に、この発明の一態様によると、チップ内で生成された差動ペア信号を第１，第２の信号線路を介して外部に出力する差動出力ドライバ回路を備える半導体集積回路装置と、前記半導体集積回路装置から前記第１，第２の信号線路を介して出力された差動ペア信号を受信する第１の受信部と、前記第１の受信部で受信した差動ペア信号の信号処理を行って前記差動ペア信号のアンバランスを補正するための補正データを生成する信号処理部と、前記信号処理部で生成した補正データを前記半導体集積回路装置に送信する送信部と、前記半導体集積回路装置中に設けられ、前記送信部から送信された補正データを受信する第２の受信部と、前記第２の受信部で受信した補正データに基づいて遅延時間が変化し、前記第１，第２の信号線路を伝送される信号の遅延が実質的に同じになるように遅延する能動素子を有し、前記第１，第２の信号線路の線路長差による信号遅延時間を補償するように構成された遅延部とを具備する半導体集積回路装置を用いたシステムが提供される。
【００２５】
上記のような構成の半導体集積回路装置によれば、第１，第２の信号線路の少なくとも一方に遅延部を設け、上記第１，第２の信号線路を伝送される信号の遅延が実質的に同じになるように遅延し、上記第１，第２の信号線路の線路長差による信号遅延時間を補償するので、差動ペア配線の線路長差を実質的になくして、スキューやコモンモードノイズの発生を抑制できる。
【００２６】
また、集積回路から差動出力ドライバ回路へ差動ペア信号を伝送する第３，第４の信号線路の少なくとも一方に遅延部を設け、第１，第２の信号線路を伝送される信号の遅延が実質的に同じになるように差動ペア信号の少なくとも一方を遅延する能動素子を有し、第１，第２の信号線路の線路長差による信号遅延時間を補償するように構成したので、差動ペア配線の線路長差を実質的になくしてスキューやコモンモードノイズの発生を抑制できる。
【００２７】
更に、上記のような構成のシステムでは、第１の受信部で半導体集積回路装置から出力される差動ペア信号をモニタし、信号処理部で最も良好な差動ペア信号の信号波形を示す遅延量を求め、その結果得られた補正データを送信部から半導体集積回路装置に入力する。そして、第２の受信部で補正データを受信して遅延部による遅延量を最適化する。これによって、製造ばらつきに対するマージンをチェックし、半導体集積回路装置から出力される差動ペア信号の波形を最適化できる。また、検査結果に基づいて差動ペア配線の線路長差によるスキューやコモンモードノイズの発生をより効果的に低減することができる。
【００２８】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して説明する。
［第１の実施の形態］
図１は、この発明の第１の実施の形態に係る半導体集積回路装置について説明するためのもので、差動ペア信号を伝送する出力回路（差動出力ドライバ回路）を抽出して示している。図１７に示した回路と同様に、差動出力ドライバ回路３１は、差動入力ＭＯＳＦＥＴ３２，３３、抵抗等の負荷素子３４，３５及び定電流源３６を含んで構成されている。上記差動入力ＭＯＳＦＥＴ３２，３３のゲートには、前段の回路（集積回路）３７から差動ペア信号が供給される。上記差動入力ＭＯＳＦＥＴ３２，３３のドレインと電源ＶＤＤ間にはそれぞれ、負荷素子３４，３５が接続される。また、上記差動入力ＭＯＳＦＥＴ３２，１３のソースは共通接続され、このソース共通接続点と接地点ＶＳＳ間に定電流源３６が接続されている。
【００２９】
上記ＭＯＳＦＥＴ３３のドレインと負荷素子３５との接続点には、遅延素子（ＤＥＬＡＹ）４４を介在してグローバル層配線３８の一端が接続され、このグローバル層配線３８の他端はバンプ４０に接続されている。また、上記ＭＯＳＦＥＴ３２のドレインと負荷素子３４との接続点には、グローバル層配線３９の一端が接続され、このグローバル層配線３９の他端はバンプ４１に接続される。
【００３０】
上記バンプ４０，４１は、ＩＣまたはＬＳＩの出力端子として働くもので、チップの表面に設けられている。そして、上記バンプ４０，４１には、パッケージ内（ボンディングワイヤやリードフレーム、ＴＡＢテープ等）や当該半導体集積回路装置が実装される配線基板上に設けられた伝送線路４２，４３の一端が接続される。
【００３１】
上記遅延素子４４は、差動ペア配線の線路長差による信号遅延時間を実質的に同じになるように調整するものである。例えば、グローバル層配線３８、バンプ４０及び伝送線路４２からなる信号線路（破線の矢印ＳＡで示す）が、グローバル層配線３９、バンプ４１及び伝送線路４３からなる信号線路（破線の矢印ＳＢで示す）よりΔＬだけ短いとき、遅延素子４４によって信号線路ＳＡ側の信号を遅延し、両信号線路ＳＡ，ＳＢによる信号の遅延が実質的に同じになるようにするものである。この遅延素子４４による信号の遅延量は、固定にしても良いし、可変にしても良い。
【００３２】
なお、システムＬＳＩ上では、上述した差動出力ドライバ回路３１が各々のＩ／Ｏ部に多数設けられている。また、上記伝送線路４２，４３は、受信側でこれらの伝送線路４２，４３の特性インピーダンスと同じ抵抗により終端されるが、図１では省略している。
【００３３】
上記のような構成によれば、遅延素子４４によって差動ペア配線の線路長差による信号遅延時間を補償できるので、スキューやコモンモードノイズの発生を低減できる。
【００３４】
（実施例１）
図２は、上述した第１の実施の形態に係る半導体集積回路装置における遅延素子４４の具体的な実現例を示している。図２において、上記図１と同一構成部には同じ符号を付してその詳細な説明は省略する。
【００３５】
この例では、図１に示した遅延素子４４として、能動素子のゲート容量により形成したキャパシタンス素子４４Ａを設けている。
【００３６】
例えばＭＯＳキャパシタは、非常に薄い酸化膜がキャパシタの誘電体となるため、十分小さいパターン占有面積で差動ペア配線（信号線路ＳＡ，ＳＢ）の線路長差（遅延時間差）を補償できる。また、ＭＯＳキャパシタは、差動入力ＭＯＳＦＥＴ３２，３３を形成する工程で同時に形成できるため、遅延素子４４を形成するために新たな製造工程を追加する必要もない。
【００３７】
このような構成によれば、キャパシタンス素子４４Ａによって差動ペア配線の線路長差による信号遅延時間を補償できるので、スキューやコモンモードノイズの発生を低減できる。
【００３８】
（実施例２）
図３は、上述した第１の実施の形態に係る半導体集積回路装置における遅延素子４４の他の具体的な実現例を示している。図３において、上記図１と同一構成部には同じ符号を付してその詳細な説明は省略する。
【００３９】
この例では、図１に示した遅延素子４４として、制御回路４５Ａと能動素子のゲート容量により形成した複数個（ｎ個）のキャパシタンス素子４４Ａ−１，…，４４Ａ−ｎを設けている。上記制御回路４５Ａは、キャパシタンス素子４４Ａ−１，…，４４Ａ−ｎの一方の電極とグローバル層配線３８の一端との間に設けられている。この制御回路４５Ａで、各キャパシタンス素子４４Ａ−１，…，４４Ａ−ｎの一方の電極へ与える電位を制御することにより、各キャパシタンス素子の空乏層の厚さを選択的に変化させ、上記グローバル層配線３８の一端に接続する容量を可変し、信号遅延量を自由に設定できる。
【００４０】
上記のような構成によれば、前述した実施例１の効果に加えて、制御回路４５Ａを使用して信号の遅延量を細かく制御できる。
【００４１】
よって、差動ペア配線の線路長差による信号遅延時間をより正確に補償できるので、スキューやコモンモードノイズの発生を更に低減できる。
【００４２】
なお、ｎ個のキャパシタンス素子４４Ａ−１，…，４４Ａ−ｎの容量比を、１：２：４：…：２ｎに設定し、２のｎ乗のステップで遅延量を可変できるようにすれば、これらキャパシタンス素子４４Ａ−１，…，４４Ａ−ｎの選択により、大容量から小容量まで広範囲に細かいステップで遅延量を設定し、より正確に制御できる。
【００４３】
（実施例３）
図４は、上述した第１の実施の形態に係る半導体集積回路装置における遅延素子４４の更に他の具体的な実現例を示している。図４において、上記図１と同一構成部には同じ符号を付してその詳細な説明は省略する。
【００４４】
本例では、各キャパシタンス素子４４Ａ−１，…，４４Ａ−ｎの一方の電極（ゲート電極）とグローバル層配線３８の一端との間に、それぞれスイッチング素子（ＭＯＳＦＥＴ）４６−１，…，４６−ｎの電流通路を接続している。そして、制御回路４５Ｂにより、これらＭＯＳＦＥＴ４６−１，…，４６−ｎのゲートに選択的にハイレベル（“Ｈ”レベル）あるいはロウレベル（“Ｌ”レベル）の電位を与えてオン／オフ制御する。
【００４５】
これによって、どのゲート容量（キャパシタンス素子４４Ａ−１，…，４４Ａ−ｎ）をグローバル層配線３８に接続するかを選択可能であり、信号の遅延量を自由に制御できる。
【００４６】
なお、ｎ個のキャパシタンス素子４４Ａ−１，…，４４Ａ−ｎの容量比を、１：２：４：…：２ｎに設定し、２のｎ乗のステップで遅延量を可変できるようにすれば、これらキャパシタンス素子４４Ａ−１，…，４４Ａ−ｎの選択により、大容量から小容量まで広範囲に細かいステップで遅延量を設定し、より正確に制御できる。
【００４７】
従って、差動ペア配線の線路長差による信号遅延時間を更に正確に補償できるので、スキューやコモンモードノイズの発生をより低減できる。
【００４８】
（実施例４）
図５は、上述した第１の実施の形態に係る半導体集積回路装置における遅延素子４４の別の具体的な実現例を示している。図５において、上記図１と同一構成部には同じ符号を付してその詳細な説明は省略する。
【００４９】
本例では、各キャパシタンス素子４４Ａ−１，…，４４Ａ−ｎの一方の電極（ゲート電極）をグローバル層配線３８の一端に接続し、これらキャパシタンス素子４４Ａ−１，…，４４Ａ−ｎの他方の電極（ゲート電極の対向電極を形成する層）に制御回路４５Ｃから選択的に“Ｈ”レベルあるいは“Ｌ”レベルの電位を印加するようにしている。
【００５０】
これによって、グローバル層配線３８の一端に接続されるキャパシタンス素子４４Ａ−１，…，４４Ａ−ｎの容量を選択可能であり、信号遅延量を自由に制御できる。
【００５１】
本実施例４において、実施例２，３と同様に、ｎ個のキャパシタンス素子の容量比を、１：２：４：…：２ｎに設定し、２のｎ乗のステップで遅延量を可変できるようにすれば、これらキャパシタンス素子４４Ａ−１，…，４４Ａ−ｎの選択により、大容量から小容量まで広範囲に細かいステップで遅延量を設定し、より正確に制御できる。
【００５２】
従って、差動ペア配線の線路長差による信号遅延時間を更に正確に補償できるので、スキューやコモンモードノイズの発生をより低減できる。
【００５３】
なお、前述した第１の実施の形態と実施例１乃至４では、一対のグローバル層配線３８，３９のうち線路長の短い方のみに遅延素子４４を設けたが、両方に設けて差動ペア配線の線路長差による信号遅延時間を実質的に同じになるように調整しても良いのは勿論である。
【００５４】
また、異なる構造の複数の遅延素子を組み合わせ、一対のグローバル層配線３８，３９の少なくとも一方に設けても良い。
【００５５】
［第２の実施の形態］
図６は、この発明の第２の実施の形態に係る半導体集積回路装置について説明するためのもので、差動ペア信号を伝送する出力回路（差動出力ドライバ回路）を抽出して示している。図１に示した回路と同様に、差動出力ドライバ回路３１は、差動入力ＭＯＳＦＥＴ３２，３３、負荷素子３４，３５及び定電流源３６を含んで構成されている。上記差動入力ＭＯＳＦＥＴ３３のゲートには、前段の回路（集積回路）３７から遅延素子（ＤＥＬＡＹ）４４を介して差動ペア信号の一方が供給される。上記差動入力ＭＯＳＦＥＴ３２のゲートには、前段の回路３７から差動ペア信号の他方が供給される。
【００５６】
上記差動入力ＭＯＳＦＥＴ３２，３３のドレインと電源ＶＤＤ間にはそれぞれ、抵抗等の負荷素子３４，３５が接続される。上記差動入力ＭＯＳＦＥＴ３２，１３のソースは共通接続され、このソース共通接続点と接地点ＶＳＳ間に定電流源３６が接続されている。
【００５７】
上記ＭＯＳＦＥＴ３３のドレインと負荷素子３５との接続点には、グローバル層配線３８の一端が接続され、このグローバル層配線３８の他端はバンプ４０に接続されている。また、上記ＭＯＳＦＥＴ３２のドレインと負荷素子３４との接続点には、グローバル層配線３９の一端が接続され、このグローバル層配線３９の他端はバンプ４１に接続される。
【００５８】
上記バンプ４０，４１は、ＩＣまたはＬＳＩの出力端子として働くもので、チップの表面に設けられている。そして、上記バンプ４０，４１には、パッケージ内や当該半導体集積回路装置が実装される配線基板上に設けられた伝送線路４２，４３の一端が接続される。
【００５９】
上記遅延素子４４は、差動ペア配線の線路長差による信号遅延時間を実質的に同じになるように調整するものである。例えば、グローバル層配線３８、バンプ４０及び伝送線路４２からなる信号線路（破線の矢印ＳＡで示す）が、グローバル層配線３９、バンプ４１及び伝送線路４３からなる信号線路（破線の矢印ＳＢで示す）よりΔＬだけ短いとき、前段の回路３７から信号線路（破線の矢印ＳＣで示す）を介してＭＯＳＦＥＴ３３のゲートに供給される差動ペア信号の一方を遅延素子４４によって遅延する。これにより、信号線路ＳＣに対応する信号線路ＳＡの信号を遅延し、両信号線路ＳＡ，ＳＢによる信号の遅延が実質的に同じになるようにする。この遅延素子４４による信号の遅延量は、固定にしても良いし、可変にしても良い。
【００６０】
なお、システムＬＳＩ上では、上述した差動出力ドライバ回路３１が各々のＩ／Ｏ部に多数設けられている。また、上記伝送線路４２，４３は、受信側でこれらの伝送線路４２，４３の特性インピーダンスと同じ抵抗により終端されるが、図６では省略している。
【００６１】
更に、ここでは、差動出力ドライバ回路３１の直前の信号線路ＳＣに遅延素子４４を挿入した場合を例に取って説明したが、遅延素子４４は前段の回路３７中の任意の差動ペア信号が伝送される信号線路に設けても良い。
【００６２】
上記のような構成によれば、差動入力ＭＯＳＦＥＴ３２，３３のゲートに入力される差動ペア信号の一方を遅延素子４４によって遅延することにより、差動ペア配線ＳＡ，ＳＢの線路長差による信号遅延時間を補償できるので、スキューやコモンモードノイズの発生を低減できる。
【００６３】
図７（ａ），（ｂ）はそれぞれ、差動出力ドライバ回路３１の前段に遅延素子４４を挿入した場合のシミュレーション結果を示している。差動ペア信号の周波数は４．０ＧＨｚ、差動ペア信号の信号線路ＳＡ，ＳＢの電気長（配線長）は各々２９８ｍｍと３０２ｍｍ、入出力を５０Ωで終端した状態である。図７（ａ）はコモンモードノイズのシミュレーション結果であり、差動ペア信号のコモンモード成分（差動ペア信号の加算波形）のピークトゥーピーク（ｐｅａｋ  ｔｏ  ｐｅａｋ）値、図７（ｂ）はディファレンシャルモードのシミュレーション結果であり、差動ペア信号の波形の最大値を示している。また、図７（ｃ）は、差動ペア信号の波形の遷移を示している。図７（ａ）におけるコモンモードのピークトゥーピーク値ΔＶは、差動ペア信号の信号線路ＳＡ，ＳＢを伝播される信号が各々“・・・０１０・・・”、“・・・１０１・・・”の場合、図７（ｃ）に示すように、差動ペア信号の遷移時の交点Ｎ１，Ｎ２におけるコモンモード成分の差の絶対値を示している。このピークトゥーピーク値ΔＶは、信号線路ＳＡ，ＳＢ間の電気長の違いによって増加する。
【００６４】
図７（ａ），（ｂ）において、（Ａ）はこの発明の第２の実施の形態（容量が６０ｐｓｅｃの遅延素子４４を設けた場合）、（Ｂ）は遅延素子を設けない従来例、（Ｃ）は差動ペア信号の信号線路ＳＡ，ＳＢの電気長を共に３００ｍｍに揃えた場合である。図７（ｂ）から分かるように、上記（Ａ）の場合、（Ｂ），（Ｃ）と比較して信号成分が２．４％低下している。しかし、図７（ａ）に示すように、（Ａ）のコモンモード成分は、（Ｂ）と比較して１５％少なくなっており、理想状態の（Ｃ）の値に近づき、コモンモードノイズの低減を実現していることがわかる。
【００６５】
（実施例５）
図８は、上述した第２の実施の形態に係る半導体集積回路装置における遅延素子４４の具体的な実現例を示している。図８において、上記図６と同一構成部には同じ符号を付してその詳細な説明は省略する。
【００６６】
この例では、図６に示した遅延素子４４として、能動素子のゲート容量により形成したキャパシタンス素子４４Ａを設けている。
【００６７】
例えばＭＯＳキャパシタは、非常に薄い酸化膜がキャパシタの誘電体となるため、十分小さいパターン占有面積で差動ペア配線（信号線路ＳＡ，ＳＢ）の線路長差（遅延時間差）を補償できる。また、ＭＯＳキャパシタは、差動入力ＭＯＳＦＥＴ３２，３３を形成する工程で同時に形成できるため、遅延素子４４を形成するために新たな製造工程を追加する必要もない。
【００６８】
このような構成によれば、上記ＭＯＳＦＥＴ３３に供給される差動ペア信号の一方の遅延を大きくし、差動ペア配線のうち短い方（ここでは信号線路ＳＡ）の信号遅延量を大きく設定できる。これによって、信号線路ＳＡ，ＳＢの線路長差による信号遅延時間を補償して、スキューやコモンモードノイズの発生を低減できる。
【００６９】
（実施例６）
図９は、上述した第２の実施の形態に係る半導体集積回路装置における遅延素子４４の他の具体的な実現例を示している。図９において、上記図６と同一構成部には同じ符号を付してその詳細な説明は省略する。
【００７０】
この例では、図６に示した遅延素子４４として、制御回路４５Ａと能動素子のゲート容量により形成した複数個（ｎ個）のキャパシタンス素子４４Ａ−１，…，４４Ａ−ｎを設けている。上記制御回路４５Ａは、キャパシタンス素子４４Ａ−１，…，４４Ａ−ｎの一方の電極とＭＯＳＦＥＴ３３のゲートとの間に設けられている。この制御回路４５Ａで、各キャパシタンス素子４４Ａ−１，…，４４Ａ−ｎの一方の電極へ与える電位を制御することにより、各キャパシタンス素子の空乏層の厚さを選択的に変化させ、上記ＭＯＳＦＥＴ３３のゲートに接続する容量を可変し、信号遅延量を自由に設定できる。
【００７１】
上記のような構成によれば、前述した実施例５の効果に加えて、制御回路４５Ａを使用して信号の遅延量を細かく制御できる。
【００７２】
よって、差動ペア配線の線路長差による信号遅延時間をより正確に補償できるので、スキューやコモンモードノイズの発生を更に低減できる。
【００７３】
なお、ｎ個のキャパシタンス素子４４Ａ−１，…，４４Ａ−ｎの容量比を、１：２：４：…：２ｎに設定し、２のｎ乗のステップで遅延量を可変できるようにすれば、これらキャパシタンス素子４４Ａ−１，…，４４Ａ−ｎの選択により、大容量から小容量まで広範囲に細かいステップで遅延量を設定し、より正確に制御できる。
【００７４】
（実施例７）
図１０は、上述した第２の実施の形態に係る半導体集積回路装置における遅延素子４４の更に他の具体的な実現例を示している。図１０において、上記図６と同一構成部には同じ符号を付してその詳細な説明は省略する。
【００７５】
本例では、各キャパシタンス素子４４Ａ−１，…，４４Ａ−ｎの一方の電極（ゲート電極）とグローバル層配線３８の一端との間に、それぞれスイッチング素子（ＭＯＳＦＥＴ）４６−１，…，４６−ｎの電流通路を接続している。そして、制御回路４５Ｂにより、これらＭＯＳＦＥＴ４６−１，…，４６−ｎのゲートに選択的にハイレベル（“Ｈ”レベル）あるいはロウレベル（“Ｌ”レベル）の電位を与えてオン／オフ制御する。
【００７６】
これによって、どのゲート容量（キャパシタンス素子４４Ａ−１，…，４４Ａ−ｎ）をグローバル層配線３８に接続するかを選択可能であり、信号の遅延量を自由に制御できる。
【００７７】
なお、ｎ個のキャパシタンス素子４４Ａ−１，…，４４Ａ−ｎの容量比を、１：２：４：…：２ｎに設定し、２のｎ乗のステップで遅延量を可変できるようにすれば、これらキャパシタンス素子４４Ａ−１，…，４４Ａ−ｎの選択により、大容量から小容量まで広範囲に細かいステップで遅延量を設定し、より正確に制御できる。
【００７８】
従って、差動ペア配線の線路長差による信号遅延時間を更に正確に補償できるので、スキューやコモンモードノイズの発生をより低減できる。
【００７９】
（実施例８）
図１１は、上述した第２の実施の形態に係る半導体集積回路装置における遅延素子４４の別の具体的な実現例を示している。図１１において、上記図６と同一構成部には同じ符号を付してその詳細な説明は省略する。
【００８０】
本例では、各キャパシタンス素子４４Ａ−１，…，４４Ａ−ｎの一方の電極（ゲート電極）をグローバル層配線３８の一端に接続し、これらキャパシタンス素子４４Ａ−１，…，４４Ａ−ｎの他方の電極（ゲート電極の対向電極を形成する層）に制御回路４５Ｃから選択的に“Ｈ”レベルあるいは“Ｌ”レベルの電位を印加するようにしている。
【００８１】
これによって、グローバル層配線３８の一端に接続されるキャパシタンス素子４４Ａ−１，…，４４Ａ−ｎの容量を選択可能であり、信号遅延量を自由に制御できる。
【００８２】
本実施例８において、実施例３と同様に、ｎ個のキャパシタンス素子の容量比を、１：２：４：…：２ｎに設定し、２のｎ乗のステップで遅延量を可変できるようにすれば、これらキャパシタンス素子４４Ａ−１，…，４４Ａ−ｎの選択により、大容量から小容量まで広範囲に細かいステップで遅延量を設定し、より正確に制御できる。
【００８３】
従って、差動ペア配線の線路長差による信号遅延時間を更に正確に補償できるので、スキューやコモンモードノイズの発生をより低減できる。
【００８４】
なお、前述した第２の実施の形態と実施例５乃至８では、前段の回路３７から差動出力ドライバ回路３１へ差動ペア信号を伝送する信号線路ＳＣ，ＳＤに、上記信号線路ＳＡ，ＳＢを伝送される信号の遅延が実質的に同じになるように遅延素子４４を設けたが、両方に設けて差動ペア配線ＳＡ，ＳＢの線路長差による信号遅延時間を実質的に同じになるように調整しても良いのは勿論である。
【００８５】
また、異なる構造の複数の遅延素子を組み合わせ、差動入力ＭＯＳＦＥＴ３２，３３のゲートに差動ペア信号を伝送する信号線路ＳＡ，ＳＢの少なくとも一方に設けても良い。
【００８６】
（実施例９）
図１２は、上述した第２の実施の形態に係る半導体集積回路装置における遅延素子４４の更に別の具体的な実現例を示している。図１２において、上記図６と同一構成部には同じ符号を付してその詳細な説明は省略する。
【００８７】
本実施例９では、前段の回路３７から差動出力ドライバ回路３１へ差動ペア信号を伝送する信号線路ＳＣ，ＳＤにフリップフロップ回路４７，４８を設け、これらフリップフロップ回路４７，４８に制御回路４５Ｄから異なる位相のクロック信号を与えるようにしている。
【００８８】
上記制御回路４５Ｄから異なる位相のクロック信号をフリップフロップ回路４７，４８に供給して制御することにより、差動ペア信号を異なるタイミングで同期させることができ、信号線路ＳＡ，ＳＢを伝送される信号の遅延が実質的に同じになるように差動ペア信号間の遅延量を制御することができる。
【００８９】
本実施例９の構成によれば、差動ペア信号の立ち上がり／立下り時間を劣化させることなく、遅延量を自由に制御することが可能になる。これによって、差動ペア配線（信号線路ＳＡ，ＳＢ）の線路長差による信号遅延時間を、差動ペア信号の立ち上がり／立下り時間を劣化させることなく正確に補償できるので、スキューやコモンモードノイズの発生をより低減できる。
【００９０】
［第３の実施の形態］
図１３は、この発明の第３の実施の形態に係る半導体集積回路装置について説明するための回路図である。半導体チップ５０中には、前述した実施例９で説明した構成の複数（ｍ個）の差動出力ドライバ回路５１−１，…，５１−ｍ、及び受信側で終端抵抗を持たないＩ／Ｏ回路５２が設けられている。
【００９１】
上記チップ５０は、配線基板５３に実装されている。この配線基板５３上の伝送線路４２，４３は、バンプ４０，４１を介して差動出力ドライバ回路５１−１に接続されている。また、上記配線基板５３上の伝送線路５４は、バンプ５５を介してＩ／Ｏ回路５２に接続されている。
【００９２】
上記Ｉ／Ｏ回路５２は、Ｐチャネル型ＭＯＳＦＥＴ６１とＮチャネル型ＭＯＳトランジスタ６２とからなるＣＭＯＳインバータ６３と、Ｐチャネル型ＭＯＳＦＥＴ６４とＮチャネル型ＭＯＳトランジスタ６５とからなるＣＭＯＳインバータ６６とを備えている。上記ＣＭＯＳインバータ６３は出力用であり、その入力端が内部回路に接続され、出力端がグローバル層配線６７の一端に接続されている。上記ＣＭＯＳインバータ６６は入力用であり、その入力端がグローバル層配線６７の一端に接続され、出力端が内部回路に接続されている。上記グローバル層配線６７の他端は、バンプ５５に接続され、このバンプ５５には配線基板５３上の伝送線路５４が接続される。
【００９３】
すなわち、本実施の形態では、１つのチップ５０中に、差動出力ドライバ回路が多数存在する中に、受信側で終端抵抗を持たないＩ／Ｏ回路５２が集積されている状態を示している。
【００９４】
受信側で終端抵抗を持たない上記Ｉ／Ｏ回路５２は、一般に低速信号用に使用される。このようなＩ／Ｏ回路５２に使用される伝送線路５４が、差動出力ドライバ回路５１−１，…，５１−ｍで使用される伝送線路４２，４３と同じ配線基板５３上に形成された場合、終端を持たない伝送線路５４はコモンモードノイズと結合しやすく、伝送線路５４からコモンモードノイズ成分が放射されてしまう。
【００９５】
しかしながら、差動出力ドライバ回路５１−１，…，５１−ｍのスキューやコモンモードノイズを低減することにより、高速Ｉ／Ｏ回路と低速Ｉ／Ｏ回路とが混在した場合でも、低速Ｉ／Ｏ回路に接続される伝送線路による電磁波の放射レベルを低減することが可能になる。
【００９６】
また、各差動出力ドライバ回路５１−１，…，５１−ｍ中の制御回路４５Ｄを制御してｍ個のドライバ回路５１−１，…，５１−ｍ及びＩ／Ｏ回路５２間でスキューやコモンモードノイズを考慮して遅延時間を制御すれば、チップ全体を配慮した調整が可能になる。
【００９７】
なお、図１３では、差動出力ドライバ回路５１−１，…，５１−ｍとして、図１２に示した構成を例に取って示したが、他のいずれの実施の形態、あるいは実施例の回路も同様に適用できる。また、受信側で終端抵抗を持たないＩ／Ｏ回路の例としてＴＴＬ系インターフェースを示したが、他のいずれの形式のＩ／Ｏ回路でも構わない。
【００９８】
［第４の実施の形態］
図１４は、この発明の第４の実施の形態に係る半導体集積回路装置を用いたシステムについて説明するためのもので、差動ペア信号を伝送する出力回路（差動出力ドライバ回路）とその周辺回路を抽出して示している。
【００９９】
本第４の実施の形態では、チップ（半導体集積回路装置）中に、受信回路６８、信号選択回路６９及び切替信号発生器７０を設けている。上記受信回路６８は、チップの外部から上記グローバル層配線３８，３９を伝送された補正データを受信して上記信号選択回路６９に供給するものである。この受信回路６８中には、制御信号を生成する信号処理回路が含まれている。上記信号選択回路６９は、上記切替信号発生器７０から出力される切り替え信号ＳＷで制御され、上記受信回路６８から出力される制御信号と内部回路またはチップの外部から供給される制御信号ＣＳとを切り換えて制御回路４５Ｅに供給する。
【０１００】
また、チップの外部には、受信回路７１、送信回路７２及び信号処理装置７３等が設けられている。受信回路７１は、半導体集積回路装置から信号線路ＳＡ，ＳＢを介して出力された差動ペア信号を受信するものである。信号処理装置７３は、上記受信回路７１で受信した差動ペア信号の信号処理を行って、差動ペア信号のアンバランスを補正するための補正データを生成するものである。送信回路７２は、信号処理装置７３で生成した補正データを上記半導体集積回路装置に送信するものである。上記送信回路７２は、上記受信回路７１と同一のチップ中に搭載されている。
【０１０１】
上記のような構成において、半導体集積回路装置から出力される差動ペア信号を受信回路７１でモニタし、信号処理装置７３で最も良好な受信信号波形を示すように遅延量を求める。そして、信号処理装置７３から得られた処理結果の補正データを、送信回路７２から伝送線路４２，４３、パッド４０，４１及びグローバル層配線３８，３９を介して受信回路６８に供給する。これによって、受信回路６８中の信号処理回路で、上記制御回路４５Ｅを制御するための制御信号が生成される。上記信号選択回路６９は、切替信号発生器７０の制御によって、制御回路４５Ｅに上記信号処理回路によって生成した制御信号または制御信号ＣＳを供給し、フリップフロップ回路４７，４８を制御して前段の回路３７から差動入力ＭＯＳＦＥＴ３２，３３のゲートに供給される差動ペア信号を異なるタイミングで同期させる。
【０１０２】
上記のような構成のシステムによれば、半導体集積回路装置から出力される差動ペア信号をモニタして遅延量を決定するので、遅延量を最適化することができる。また、半導体集積回路装置から出力される差動ペア信号の波形を最適化できる。これによって、半導体集積回路装置に接続される差動ペア配線の線路長差によるスキューやコモンモードノイズの発生をより効果的に低減することができる。
【０１０３】
なお、本第４の実施の形態では、図１２に示したフリップフロップ回路４７，４８を用いる構成を例に取って説明したが、同様にして他の実施の形態や実施例の構造に適用できるのは勿論である。
【０１０４】
また、送信回路７２から出力される補正データを、差動ペア信号を外部へ出力するための信号線路ＳＡ，ＳＢを用いて受信回路６８に供給する場合を例に取って説明したが、他の経路を経由して受信回路６８に入力するように構成しても良い。
【０１０５】
［第５の実施の形態］
図１５は、この発明の第５の実施の形態に係る半導体集積回路装置、及び半導体集積回路装置を用いたシステムについて説明するためのもので、差動ペア信号を伝送する出力回路（差動出力ドライバ回路）とその周辺回路を抽出して示している。本第５の実施の形態では、チップ中にテスト信号生成回路７４を設け、このテスト信号生成回路７４から出力される信号で制御回路４５Ｆを制御している。
【０１０６】
上記テスト信号生成回路７４により、制御回路４５Ｆから出力されるクロック信号の位相を変化させ、フリップフロップ回路４７，４８による差動ペア信号の遅延量を制御する。そして、上記伝送線路４２，４３にＩＣテスタを接続し、差動ペア信号の正誤を判断し、遅延量のマージンを検査する。この際、上記テスト信号生成回路７４には、ＩＣテスタからテスト信号ＴＳが供給されて動作が制御される。
【０１０７】
上記のようにテスト信号生成回路７４をチップに内蔵することにより、差動ペア信号間のアンバランスによって発生するスキューやコモンモードノイズに対するマージンを試験することが可能になる。
【０１０８】
なお、本第５の実施の形態では、図１２に示したフリップフロップ回路３７，３８を用いる構成を例に取って説明したが、同様にして他の実施の形態や実施例の構造にテスト信号生成回路７４を設けても良い。
【０１０９】
［第６の実施の形態］
図１６は、この発明の第６の実施の形態に係る半導体集積回路装置、及び半導体集積回路装置を用いたシステムについて説明するためのもので、差動ペア信号を伝送する出力回路（差動出力ドライバ回路）とその周辺回路を抽出して示している。本第６の実施の形態は、第４の実施の形態の構成と第５の実施の形態の構成とを組み合わせたものである。
【０１１０】
図１６に示す回路は、制御回路４５Ｇが図１４に示した制御回路４５Ｅと図１５に示した制御回路４５Ｆの両方の機能を有する。他の構成は、図１４及び図１５に示した回路と同様である。よって、同一部分に同じ符号を付してその詳細な説明は省略する。
【０１１１】
このような構成では、テスト信号を入力して半導体集積回路装置から出力される差動ペア信号を受信回路７１でモニタし、モニタ結果に応じて、フリップフロップ回路４７，４８を制御して差動ペア信号を異なるタイミングで同期させることができる。従って、上記図１４及び図１５に示した回路の両方の効果が得られる。
【０１１２】
上述したように、本発明の第１乃至第６実施の形態に係る半導体集積回路装置によれば、差動ペア配線の線路長差によるスキューやコモンモードノイズの発生を抑制することができる。
【０１１３】
また、本発明の第４乃至第６の実施の形態に係る半導体集積回路装置を用いたシステムによれば、差動ペア信号の波形を最適化できる。
【０１１４】
更に、本発明の第５及び第６の実施の形態に係る半導体集積回路装置を用いたシステムによれば、製造ばらつきによる差動ペア信号のアンバランスによるスキューやコモンモードノイズ対するマージンを検査できる。
【０１１５】
以上第１乃至第６の実施の形態と実施例１乃至９を用いてこの発明の説明を行ったが、この発明は上記各実施の形態や実施例に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施の形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施の形態や実施例に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【０１１６】
【発明の効果】
以上説明したように、この発明によれば、差動ペア配線の線路長差によるスキューやコモンモードノイズの発生を抑制できる半導体集積回路装置が得られる。
【０１１７】
また、製造ばらつきによるスキューやコモンモードノイズに対するマージンを検査できる半導体集積回路装置を用いたシステムが得られる。
【図面の簡単な説明】
【図１】この発明の第１の実施の形態に係る半導体集積回路装置について説明するためのもので、差動ペア信号を伝送する出力回路を抽出して示す回路図。
【図２】第１の実施の形態に係る半導体集積回路装置における遅延素子の具体的な実現例（実施例１）を示す回路図。
【図３】第１の実施の形態に係る半導体集積回路装置における遅延素子の他の具体的な実現例（実施例２）を示す回路図。
【図４】第１の実施の形態に係る半導体集積回路装置における遅延素子の更に他の具体的な実現例（実施例３）を示す回路図。
【図５】第１の実施の形態に係る半導体集積回路装置における遅延素子４４の別の具体的な実現例（実施例４）を示す回路図。
【図６】この発明の第２の実施の形態に係る半導体集積回路装置について説明するためのもので、差動ペア信号を伝送する出力回路を抽出して示す回路図。
【図７】差動線路の前段に遅延要素を挿入した場合の効果についてシミュレーションした結果を示しており、（ａ）図は差動ペア信号の波形のコモンモードのピークトゥーピーク値、（ｂ）図は差動ペア信号の波形のディファレンシャルモードの最大値、（ｃ）図は差動ペア信号の波形の遷移をそれぞれ示す図。
【図８】この発明の第２の実施の形態に係る半導体集積回路装置における遅延素子の具体的な実現例（実施例５）を示す回路図。
【図９】この発明の第２の実施の形態に係る半導体集積回路装置における遅延素子の更に他の具体的な実現例（実施例６）を示す回路図。
【図１０】この発明の第２の実施の形態に係る半導体集積回路装置における遅延素子の別の具体的な実現例（実施例７）を示す回路図。
【図１１】この発明の第２の実施の形態に係る半導体集積回路装置における遅延素子の更に別の具体的な実現例（実施例８）を示す回路図。
【図１２】この発明の第２の実施の形態に係る半導体集積回路装置における遅延素子の他の具体的な実現例（実施例９）を示す回路図。
【図１３】この発明の第３の実施の形態に係る半導体集積回路装置について説明するための回路図。
【図１４】この発明の第４の実施の形態に係る半導体集積回路装置及び半導体集積回路装置を用いたシステムについて説明するための回路図。
【図１５】この発明の第５の実施の形態に係る半導体集積回路装置及び半導体集積回路装置を用いたシステムについて説明するための回路図。
【図１６】この発明の第６の実施の形態に係る半導体集積回路装置及び半導体集積回路装置を用いたシステムについて説明するための回路図。
【図１７】従来の半導体集積回路装置について説明するためのもので、差動ペア信号を伝送する出力回路を抽出して示す回路図。
【符号の説明】
３１，５１−１〜５１−ｍ…差動出力ドライバ回路、３２，３３…差動入力ＭＯＳＦＥＴ、３４，３５…負荷素子、３６…定電流源、３７…前段の回路（集積回路）、３８，３９…グローバル層配線、４０，４１，５５…バンプ、４２，４３，５４…伝送線路、４４…遅延素子（遅延部）、４４Ａ，４４Ａ−１〜４４Ａ−ｎ…キャパシタンス素子、４５Ａ，４５Ｂ，４５Ｃ，４５Ｄ，４５Ｅ，４５Ｆ…制御回路、４６−１〜４６−ｎ…スイッチング素子（ＭＯＳＦＥＴ）、４７，４８…フリップフロップ回路（第１，第２のフリップフロップ回路）、５０…半導体チップ、５２…Ｉ／Ｏ回路（入出力回路）、５３…配線基板、６８…受信回路（第２の受信部）、６９…信号選択回路、７０…切替信号発生器、７１…受信回路（第１の受信部）、７２…送信回路（送信部）、７３…信号処理装置（信号処理部）、７４…テスト信号生成回路（テスト部）、ＳＡ，ＳＢ…信号線路（第１，第２の信号線路）、ＳＣ，ＳＤ…信号線路（第３，第４の信号線路）、ΔＬ…線路長差、ＣＳ…制御信号、ＴＳ…テスト信号、ＳＷ…切り替え信号、ＶＤＤ，ＶＳＳ…電源。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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