(57)【要約】【課題】クロスバの面積を小さくし、バス配線長を短くでき、回路量を削減して回路サイズの縮小化を図り、クロスバの遅延性能を向上させたバス安定化回路を提供する。【解決手段】複数のトライステートバッファ５ａ〜５ｄの出力端子をワイヤードオアさせた第一バス５１、第二バス５２を並べて構成されるクロスバ５を有するバス安定化回路６０において、第二データ出力部４は、第三制御信号２ー１と第四制御信号２ー２とを入力する第三否定論理和ゲート４ｃと、第三否定論理和ゲート４ｃの出力がローレベルのとき第二出力データ４０を選択しハイレベルのとき第二出力レジスタ４ａの出力を選択するセレクタ４ｂとを設ける。【選択図】      図１
2004341785.tif 000002
【特許請求の範囲】
【請求項１】
バスを制御する制御信号を出力するバス制御回路と、前記制御信号がイネーブルのときデータ出力を行う複数のトライステートバッファの出力端子をワイヤードオアさせた前記バスを複数個有するクロスバと、前記クロスバ内の前記バスに接続される複数のデータ出力部と、前記バス制御回路から前記バスを制御する制御信号を入力し前記バスの未使用状態を１サイクル前に検出するバス未使用検出回路とを有し、前記データ出力部の１つは、保持している確定データを前記バスに送出する出力レジスタと、前記出力レジスタからの出力を選択するセレクタとを有することを特徴とするバス安定化回路。
【請求項２】
前記確定データは、前記データ出力部から同時刻に前記バスへデータ送出がある場合、前記バスへ送出される有効データがそのまま他の前記バスへバスフローティング抑止のためのデータとして送出されることを特徴とする請求項１記載のバス安定化回路。
【請求項３】
前記データ出力部から同時刻に全ての前記バスにデータ送出がない場合、前記データ出力部の前記出力レジスタに過去に有効データとして保持され前記バスへ送出されていた最終データが、前記バスに対し、バスフローティング抑止のためのデータとして送出されることを特徴とする請求項１記載のバス安定化回路。
【請求項４】
第一バスおよび第二バスを制御する制御信号を出力するバス制御回路と、前記制御信号がイネーブルのときデータ出力を行う複数のトライステートバッファの出力端子をワイヤードオアさせた前記第一バスおよび前記第二バスを有するクロスバと、前記第一バスおよび前記第二バスに接続される第一データ出力部および第二データ出力部と、前記バス制御回路から前記第一バスおよび前記第二バスへの前記制御信号を入力し前記第一バスおよび前記第二バスの未使用状態を検出するバス未使用検出回路とを有し、前記クロスバは、前記第一データ出力部から出力される第一出力データを前記第一バスに入力する第一トライステートバッファと、前記第一データ出力部から出力される前記第一出力データを前記第二バスに入力する第二トライステートバッファと、前記第二データ出力部から出力される第二出力データを前記第一バスに入力する第三トライステートバッファと、前記第二データ出力部から出力される前記第二出力データを前記第二バスに入力する第四トライステートバッファとを有し、前記制御信号は、前記第一トライステートバッファの出力を制御する第一制御信号と、前記第二トライステートバッファの出力を制御する第二制御信号と、前記第三トライステートバッファの出力を制御する第三制御信号と、前記第四トライステートバッファの出力を制御する第四制御信号とを有し、前記バス未使用検出回路は、前記第一バスの未使用状態を１サイクル前に検出する第一否定論理和ゲートと前記第二バスの未使用状態を１サイクル前に検出する第二否定論理和ゲートとを有し、前記第一データ出力部は、前記第一出力データを保持し前記第一トライステートバッファと前記第二トライステートバッファとに接続される第一出力レジスタを有し、前記第二データ出力部は、前記第三制御信号と前記第四制御信号とを入力する第三否定論理和ゲートと、前記第三否定論理和ゲートの出力がローレベルのとき前記第二出力データを選択しハイレベルのとき第二出力レジスタの出力を選択するセレクタとを有することを特徴とするバス安定化回路。
【請求項５】
前記第一否定論理和ゲートは、前記第一制御信号と前記第三制御信号とが入力され、前記第二否定論理和ゲートは、前記第二制御信号と前記第四制御信号とが入力されることを特徴とする請求項４記載のバス安定化回路。
【請求項６】
前記第一制御信号は、第一制御レジスタに保持され前記第一トライステートバッファに送出され、前記第二制御信号は、第二制御レジスタに保持され前記第二トライステートバッファに送出されることを特徴とする請求項４記載のバス安定化回路。
【請求項７】
前記第三制御信号と前記第一否定論理和ゲートからの出力信号とは、第一論理和ゲートに入力され、前記第一論理和ゲートからの出力は、第三制御レジスタに保持され前記第三トライステートバッファに送出され、前記第四制御信号と前記第二否定論理和ゲートからの出力信号とは、第二論理和ゲートに入力され、前記第二論理和ゲートからの出力は、第四制御レジスタに保持され前記第四トライステートバッファに送出されることを特徴とする請求項４記載のバス安定化回路。
【請求項８】
前記第一トライステートバッファは、前記第一制御レジスタから送出される前記第一制御信号がローレベルのときイネーブル状態となり、前記第一出力レジスタに保持されるデータを前記第一バスへ送出し、前記第一制御レジスタから送出される前記第一制御信号がハイレベルのときディスエーブル状態となり、前記第一出力レジスタからの出力が前記第一バスから切り離されることを特徴とする請求項４または６記載のバス安定化回路。
【請求項９】
前記第二トライステートバッファは、前記第二制御レジスタから送出される前記第二制御信号がローレベルのときイネーブル状態となり、前記第一出力レジスタに保持されるデータを前記第二バスへ送出し、前記第二制御レジスタから送出される前記第二制御信号がハイレベルのときディスエーブル状態となり、前記第一出力レジスタからの出力が前記第二バスから切り離されることを特徴とする請求項４または６記載のバス安定化回路。
【請求項１０】
前記第三トライステートバッファは、前記第三制御レジスタから送出される信号がローレベルのときイネーブル状態となり、前記第二出力レジスタからの出力データを前記第一バスへ送出し、前記第三制御レジスタから送出される信号がハイレベルのときディスエーブル状態となり、前記第二出力レジスタからの出力が前記第一バスから切り離されることを特徴とする請求項４または７記載のバス安定化回路。
【請求項１１】
前記第四トライステートバッファは、前記第四制御レジスタから送出される信号がローレベルのときイネーブル状態となり、前記第二出力レジスタからの出力データを前記第二バスへ送出し、前記第四制御レジスタから送出される信号がハイレベルのときディスエーブル状態となり、前記第二出力レジスタからの出力が前記第二バスから切り離されることを特徴とする請求項４または７記載のバス安定化回路。
【請求項１２】
前記第二データ出力部の前記第二出力レジスタに保持される確定データは、前記第一バスに前記第一データ出力部と前記第二データ出力部との何れからもデータの送出がなくなる同時刻に前記第二データ出力部から前記第二バスへデータ送出があるとき、前記第二バスへ送出されるデータが前記第一バスへバスフローティング抑止のためのデータとして送出されることを特徴とする請求項４記載のバス安定化回路。
【請求項１３】
前記第二データ出力部の前記第二出力レジスタに保持される確定データは、前記第一バスに前記第一データ出力部と前記第二データ出力部との何れからもデータの送出がなくなる同時刻に前記第一データ出力部と前記第二データ出力部とから前記第二バスへデータ送出がないとき、前記第二出力レジスタに過去に保持されていた最終データが、前記第一バスと前記第二バスに対し、バスフローティング抑止のためのデータとして送出されることを特徴とする請求項４記載のバス安定化回路。
【請求項１４】
前記バス制御回路は、同一バス上に２つ以上のデータを同時刻に送出しない排他的制御を行うことを特徴とする請求項１または４記載のバス安定化回路。
【請求項１５】
前記第一バスの出力は、第一データ入力部に入力され、前記第一データ入力部は、前記第一バスと接続される第一バッファと、前記第一バッファを介して前記第一バスから送出されるデータを保持する第一入力レジスタとを有することを特徴とする請求項４記載のバス安定化回路。
【請求項１６】
前記第二バスの出力は、第二データ入力部に入力され、前記第二データ入力部は、前記第二バスと接続される第二バッファと、前記第二バッファを介して前記第二バスから送出されるデータを保持する第二入力レジスタとを有することを特徴とする請求項４記載のバス安定化回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、バス安定化回路に関し、特に、複数のトライステートバッファの出力端子をワイヤードオア（ＯＲ）させたバスを複数個並べて構成されるクロスバを有するバス安定化回路において、１つのバスに何れのデータ出力部からもデータ送出がないとき、バスのフローティング状態を抑止する機能をバスに接続されるデータ出力部の１つに設けることにより、回路量を削減して回路サイズの縮小化を図ったバス安定化回路に関する。
【０００２】
【従来の技術】
次に、従来のバス安定化回路について、図面を参照して説明する。
【０００３】
図３は、従来のバス安定化回路を示す図である。
【０００４】
図３を参照すると、バス安定化回路１００は、第一バス１１５および第二バス１１６を制御する制御信号１０１ーｃを出力するバス制御回路１０１と、制御信号１０１ーｃがイネーブルのときデータ出力を行う複数のトライステートバッファ１０５ａ〜１０５ｆの出力端子をワイヤードオアさせた第一バス１１５および第二バス１１６を有するクロスバ１０５と、第一バス１１５および第二バス１１６に接続される第一データ出力部１０３と第二データ出力部１０４とダミー出力部１０８と、バス制御回路１０１から第一バス１１５および第二バス１１６の制御信号１０１ーｃを入力し第一バス１１５および第二バス１１６の未使用状態を検出するバス未使用検出回路１０２とで構成され、クロスバ１０５は、第一データ出力部１０３から出力される第一出力データ１１３を第一バス１１５に入力する第一トライステートバッファ１０５ａと、第一データ出力部１０３から出力される第一出力データ１１３を第二バス１１６に入力する第二トライステートバッファ１０５ｂと、第二データ出力部１０４から出力される第二出力データ１１４を第一バス１１５に入力する第三トライステートバッファ１０５ｃと、第二データ出力部１０４から出力される第二出力データ１１４を第二バス１１６に入力する第四トライステートバッファ１０５ｄと、ダミー出力部１０８から出力される確定データ（ローレベルデータ）を第一バス１１５に入力する第五トライステートバッファ１０５ｅと、ダミー出力部１０８から出力されるローレベルデータを第二バス１１６に入力する第六トライステートバッファ１０５ｆとで構成され、制御信号１０１ーｃは、第一トライステートバッファ１０５ａの出力を制御する第一制御信号１０１ー１と、第二トライステートバッファ１０５ｂの出力を制御する第二制御信号１０１ー２と、第三トライステートバッファ１０５ｃの出力を制御する第三制御信号１０２ー１と、第四トライステートバッファ１０５ーｄの出力を制御する第四制御信号１０２ー２とを有し、バス未使用検出回路１０２は、第一バス１１５の未使用状態を１サイクル前に検出する第一否定論理和ゲート１０２ａと、第二バス１１６の未使用状態を１サイクル前に検出する第二否定論理和ゲート１０２ｂとを有し、第一データ出力部１０３は、第一出力データ１１３を保持し第一トライステートバッファ１０５ａと第二トライステートバッファ１０５ｂとに接続される第一出力レジスタ１０３ａを有し、第二データ出力部１０４は、第二出力データ１１４を保持し第三トライステートバッファ１０５ｃと第四トライステートバッファ１０５ｄとに接続される第二出力レジスタ１０４ａを有して構成される。
【０００５】
また、第一否定論理和ゲート１０２ａは、第一制御信号１０１ー１と第三制御信号１０２ー１とが入力され、第二否定論理和ゲート１０２ーｂは、第二制御信号１０１ー２と第四制御信号１０２ー２とが入力され、第一制御信号１０１ー１は、第一制御レジスタ１３１に保持され第一トライステートバッファ１０５ａに送出され、第二制御信号１０１ー２は、第二制御レジスタ１３２に保持され第二トライステートバッファ１０５ｂに送出され、第三制御信号１０２ー１は、第三制御レジスタ１４１に保持され第三トライステートバッファ１０５ｃに送出され、第四制御信号１０２ー２は、第四制御レジスタ１４２に保持され第四トライステートバッファ１０５ｄに送出されるよう構成される。
【０００６】
第一否定論理和ゲート１０２ａからの出力信号は、第五制御レジスタ１５１に保持され第五トライステートバッファ１０５ｅに送出され、第二否定論理和ゲート１０２ｂからの出力信号は、第六制御レジスタ１５２に保持され第六トライステートバッファ１０５ｆに送出されるよう構成される。
【０００７】
第一バス１１５からの出力は、第一データ入力部１０６に入力され、第一データ入力部１０６は、第一バス１１５と接続される第一バッファ１０６ａと、第一バッファ１０６ａを介して第一バス１１５から送出されるデータを保持する第一入力レジスタ１０６ｂとを有し、第二バス１１６からの出力は、第二データ入力部１０７に入力され、第二データ入力部１０７は、第二バス１１６と接続される第二バッファ１０７ａと、第二バッファ１０７ａを介して第二バス１１６から送出されるデータを保持する第二入力レジスタ１０７ｂとを有して構成される。
【０００８】
次に、上述のように構成されたバス安定化回路１００の動作について説明する。
【０００９】
第一バス１１５に対して、第一データ出力部１０３および第二データ出力部１０４の何れからもデータ送出がないとき、バス制御回路１０１から出力される第一制御信号１０１ー１と第三制御信号１０２ー１とは、共に、ローレベルとなり、第一制御レジスタ１３１、第三制御レジスタ１４１には、ローレベルが保持される。
【００１０】
このとき、バス未使用検出回路１０２の第一否定論理和ゲート１０２ａの出力信号は、ハイレベルとなり、第五制御レジスタ１５１には、ハイレベル信号が保持される。
【００１１】
第一トライステートバッファ１０５ａは、第一制御レジスタ１３１の出力であるハイレベル信号が入力されディスエーブル（Ｄｉｓａｂｌｅ）状態となり、第一バス１１５から切り離される。
【００１２】
同様に、第三トライステートバッファ１０５ｃは、第三制御レジスタ１４１の出力であるハイレベル信号が入力されディスエーブル状態となり、第一バス１１５から切り離される。
【００１３】
一方、第五トライステートバッファ１０５ｅは、第五制御レジスタ１５１の出力であるローレベル信号が入力されイネーブル（Ｅｎａｂｌｅ）状態となるため、ダミー出力部１０８からの確定データ（ローレベル信号）が第一バス１１５に送出され、第一バス１１５の信号レベルが固定され、バスフローティング状態が抑止される。
【００１４】
第二バス１１６に対して、第一データ出力部１０３および第二データ出力部１０４の何れからもデータ送出がないときは、上述の場合と同様に、第二トライステートバッファ１０５ｂ、第四トライステートバッファ１０５ｄは、共に、ディスエーブル状態となり第二バス１１６から切り離され、一方、第六トライステートバッファ１０５ｆは、第六制御レジスタ１５２の出力であるローレベル信号が入力されイネーブル状態となり、ダミー出力部１０８からのローレベル信号が第二バス１１６に送出され、第二バス１１６の信号レベルが固定され、バスフローティング状態が抑止される。
【００１５】
上述のバス安定化回路１００は、バスフローティング抑止専用の第五トライステートバッファ１０５ｅ、第六トライステートバッファ１０５ｆを設けることにより、バスフローティング状態を抑止しているが、バスのデータ幅が多くなった場合には、データの全ビットに対してトライステートバッファを設けることが必要となり、これにより、クロスバ１０５の面積が増大するため、バス配線長が長くなり、また、バスの静電容量が増え、クロスバのデータ転送性能を悪化させてしまうという問題がある。
【００１６】
また、バス安定化方式として、３ステートバッファをバスに各々共通に接続し、３ステートバッファに各々データ信号を制御する擬似イネーブル制御信号を入力することにより、制御信号のすべてがディスエーブル、または、少なくとも２つの制御信号が同時にイネーブルとなったときに、３ステートバッファの１つの出力をイネーブルに他の出力をディスエーブルとし、バスの安定化を図るものがある（例えば、特許文献１参照。）。
【００１７】
【特許文献１】
特開昭６３ー２４３４５号公報
【００１８】
【発明が解決しようとする課題】
以上説明したように、データの全ビットに対応してバスフローティング抑止専用のトライステートバッファを設けることにより、バスフローティング状態を抑止する従来のバス安定化回路は、バスのデータ幅が多くなった場合には、クロスバの面積が増大するため、バス配線長が長くなり、また、バスの静電容量が増え、クロスバのデータ転送性能を悪化させてしまうという課題がある。
【００１９】
また、特許文献１記載のバス安定化方式は、イネーブル信号の切り替わる瞬間の過渡状態における細かい制御を行うことにより、バスの安定化を図っているため、回路が頻繁に切り替わるため、消費電力の増大、回路の故障発生の増加などの課題がある。
【００２０】
本発明の目的は、上記課題を解決すべく、複数のトライステートバッファの出力端子をワイヤードオア（ＯＲ）させたバスを複数個並べて構成されるクロスバを有するバス安定化回路において、１つのバスにどのデータ出力部からもデータ送出がない場合、バスのフローティング状態を抑止する機能をバスに接続されるデータ出力部の１つに設けることで、フローティング抑止専用の回路を不要として回路量を削減し、かつ、クロスバの遅延性能を向上させたバス安定化回路を提供することにある。
【００２１】
【課題を解決するための手段】
本発明のバス安定化回路は、バスを制御する制御信号を出力するバス制御回路と、制御信号がイネーブルのときデータ出力を行う複数のトライステートバッファの出力端子をワイヤードオアさせたバスを複数個有するクロスバと、クロスバ内のバスに接続される複数のデータ出力部と、バス制御回路からバスを制御する制御信号を入力しバスの未使用状態を１サイクル前に検出するバス未使用検出回路とを有し、データ出力部の１つは、保持している確定データをバスに送出する出力レジスタと、出力レジスタからの出力を選択するセレクタとを有することを特徴とする。
【００２２】
確定データは、データ出力部から同時刻にバスへデータ送出がある場合、バスへ送出される有効データがそのまま他のバスへバスフローティング抑止のためのデータとして送出されることを特徴とする。
【００２３】
データ出力部から同時刻に全ての前記バスにデータ送出がない場合、データ出力部の出力レジスタに過去に有効データとして保持されバスへ送出されていた最終データが、バスに対し、バスフローティング抑止のためのデータとして送出されることを特徴とする。
【００２４】
本発明のバス安定化回路は、第一バスおよび第二バスを制御する制御信号を出力するバス制御回路と、制御信号がイネーブルのときデータ出力を行う複数のトライステートバッファの出力端子をワイヤードオアさせた第一バスおよび第二バスを有するクロスバと、第一バスおよび第二バスに接続される第一データ出力部および第二データ出力部と、バス制御回路から第一バスおよび第二バスへの制御信号を入力し第一バスおよび第二バスの未使用状態を検出するバス未使用検出回路とを有し、クロスバは、第一データ出力部から出力される第一出力データを第一バスに入力する第一トライステートバッファと、第一データ出力部から出力される第一出力データを第二バスに入力する第二トライステートバッファと、第二データ出力部から出力される第二出力データを第一バスに入力する第三トライステートバッファと、第二データ出力部から出力される第二出力データを第二バスに入力する第四トライステートバッファとを有し、制御信号は、第一トライステートバッファの出力を制御する第一制御信号と、第二トライステートバッファの出力を制御する第二制御信号と、第三トライステートバッファの出力を制御する第三制御信号と、第四トライステートバッファの出力を制御する第四制御信号とを有し、バス未使用検出回路は、第一バスの未使用状態を１サイクル前に検出する第一否定論理和ゲートと第二バスの未使用状態を１サイクル前に検出する第二否定論理和ゲートとを有し、第一データ出力部は、第一出力データを保持し第一トライステートバッファと第二トライステートバッファとに接続される第一出力レジスタを有し、第二データ出力部は、第三制御信号と第四制御信号とを入力する第三否定論理和ゲートと、第三否定論理和ゲートの出力がローレベルのとき第二出力データを選択しハイレベルのとき第二出力レジスタの出力を選択するセレクタとを有することを特徴とする。
【００２５】
第一否定論理和ゲートは、第一制御信号と第三制御信号とが入力され、第二否定論理和ゲートは、第二制御信号と第四制御信号とが入力されることを特徴とする。
【００２６】
第一制御信号は、第一制御レジスタに保持され第一トライステートバッファに送出され、第二制御信号は、第二制御レジスタに保持され第二トライステートバッファに送出されることを特徴とする。
【００２７】
第三制御信号と第一否定論理和ゲートからの出力信号とは、第一論理和ゲートに入力され、第一論理和ゲートからの出力は、第三制御レジスタに保持され第三トライステートバッファに送出され、第四制御信号と第二否定論理和ゲートからの出力信号とは、第二論理和ゲートに入力され、第二論理和ゲートからの出力は、第四制御レジスタに保持され第四トライステートバッファに送出されることを特徴とする。
【００２８】
第一トライステートバッファは、第一制御レジスタから送出される第一制御信号がローレベルのときイネーブル状態となり、第一出力レジスタに保持されるデータを第一バスへ送出し、第一制御レジスタから送出される第一制御信号がハイレベルのときディスエーブル状態となり、第一出力レジスタからの出力が第一バスから切り離されることを特徴とする。
【００２９】
第二トライステートバッファは、第二制御レジスタから送出される第二制御信号がローレベルのときイネーブル状態となり、第一出力レジスタに保持されるデータを第二バスへ送出し、第二制御レジスタから送出される第二制御信号がハイレベルのときディスエーブル状態となり、第一出力レジスタからの出力が第二バスから切り離されることを特徴とする。
【００３０】
第三トライステートバッファは、第三制御レジスタから送出される信号がローレベルのときイネーブル状態となり、第二出力レジスタからの出力データを第一バスへ送出し、第三制御レジスタから送出される信号がハイレベルのときディスエーブル状態となり、第二出力レジスタからの出力が第一バスから切り離されることを特徴とする。
【００３１】
第四トライステートバッファは、第四制御レジスタから送出される信号がローレベルのときイネーブル状態となり、第二出力レジスタからの出力データを第二バスへ送出し、第四制御レジスタから送出される信号がハイレベルのときディスエーブル状態となり、第二出力レジスタからの出力が第二バスから切り離されることを特徴とする。
【００３２】
第二データ出力部の第二出力レジスタに保持される確定データは、第一バスに第一データ出力部と第二データ出力部との何れからもデータの送出がなくなる同時刻に第二データ出力部から第二バスへデータ送出があるとき、第二バスへ送出されるデータが第一バスへバスフローティング抑止のためのデータとして送出されることを特徴とする。
【００３３】
第二データ出力部の第二出力レジスタに保持される確定データは、第一バスに第一データ出力部と第二データ出力部との何れからもデータの送出がなくなる同時刻に第一データ出力部と第二データ出力部とから第二バスへデータ送出がないとき、第二出力レジスタに過去に保持されていた最終データが、第一バスと第二バスに対し、バスフローティング抑止のためのデータとして送出されることを特徴とする。
【００３４】
バス制御回路は、同一バス上に２つ以上のデータを同時刻に送出しない排他的制御を行うことを特徴とする。
【００３５】
第一バスの出力は、第一データ入力部に入力され、第一データ入力部は、第一バスと接続される第一バッファと、第一バッファを介して第一バスから送出されるデータを保持する第一入力レジスタとを有することを特徴とする。
【００３６】
第二バスの出力は、第二データ入力部に入力され、第二データ入力部は、第二バスと接続される第二バッファと、第二バッファを介して第二バスから送出されるデータを保持する第二入力レジスタとを有することを特徴とする。
【００３７】
【発明の実施の形態】
次に、本発明のバス安定化回路の一実施の形態について、図面を参照して説明する。
【００３８】
図１は、本発明のバス安定化回路６０を示す図である。
【００３９】
図１を参照すると、バス安定化回路６０は、第一バス５１および第二バス５２を制御する制御信号１ーｃを出力するバス制御回路１と、制御信号１ーｃがイネーブルのときデータ出力を行う複数のトライステートバッファ５ａ〜５ｄの出力端子をワイヤードオア（ＯＲ）させた第一バス５１および第二バス５２を有するクロスバ５と、第一バス５１および第二バス５２に接続される第一データ出力部３および第二データ出力部４と、バス制御回路１から第一バス５１および第二バス５２への制御信号１ーｃを入力し第一バス５１、第二バス５２の未使用状態を検出するバス未使用検出回路２とで構成される。
【００４０】
クロスバ５は、第一データ出力部３から出力される第一出力データ３０を第一バス５１に入力する第一トライステートバッファ５ａと、第一データ出力部３から出力される第一出力データ３０を第二バスに入力する第二トライステートバッファ５ｂと、第二データ出力部４から出力される第二出力データ４０を第一バス５１に入力する第三トライステートバッファ５ｃと、第二データ出力部４から出力される第二出力データ４０を第二バス５２に入力する第四トライステートバッファ５ｄとで構成され、制御信号１ーｃは、第一トライステートバッファ５ａの出力を制御する第一制御信号１ー１と、第二トライステートバッファ５ｂの出力を制御する第二制御信号１ー２と、第三トライステートバッファ５ｃの出力を制御する第三制御信号２ー１と、第四トライステートバッファ５ｄの出力を制御する第四制御信号２ー２とを有して構成され、バス未使用検出回路２は、第一バス５１の未使用状態を１サイクル前に検出する第一否定論理和ゲート２ａと第二バス５２の未使用状態を１サイクル前に検出する第二否定論理和ゲート２ｂとを有して構成され、第一データ出力部３は、第一出力データ３０を保持し第一トライステートバッファ５ａと第二トライステートバッファ５ｂとに接続される第一出力レジスタ３ａを有し、第二データ出力部４は、第三制御信号２ー１と第四制御信号２ー２とを入力する第三否定論理和ゲート４ｃと、第三否定論理和ゲート４ｃの出力がローレベルのとき第二出力データ４０を選択しハイレベルのとき第二出力レジスタ４ａの出力を選択するセレクタ４ｂとを有して構成される。
【００４１】
第一否定論理和ゲート２ａは、第一制御信号１ー１と第三制御信号２ー１とが入力され、第二否定論理和ゲート２ｂは、第二制御信号１ー２と第四制御信号２ー２とが入力され、第一制御信号１ー１は、第一制御レジスタ３１に保持され第一トライステートバッファ５ａに送出され、第二制御信号１ー２は、第二制御レジスタ３２に保持され第二トライステートバッファ５ｂに送出され、第三制御信号２ー１と第一否定論理和ゲート２ａからの出力信号とは、第一論理和ゲート２０に入力され、第一論理和ゲート２０からの出力は、第三制御レジスタ４１に保持され第三トライステートバッファ５ｃに送出され、第四制御信号２ー２と第二否定論理和ゲート２ｂからの出力信号とは、第二論理和ゲート２１に入力され、第二論理和ゲート２１からの出力は、第四制御レジスタ４２に保持され第四トライステートバッファ５ｄに送出されるよう構成される。
【００４２】
第一バス５１の出力は、第一データ入力部６に入力され、第一データ入力部６は、第一バス５１と接続される第一バッファ６ａと、第一バッファ６ａを介して第一バス５１から送出されるデータを保持する第一入力レジスタ６ｂとを有し、第二バス５２の出力は、第二データ入力部７に入力され、第二データ入力部７は、第二バス５２と接続される第二バッファ７ａと、第二バッファ７ａを介して第二バス５２から送出されるデータを保持する第二入力レジスタ７ｂとを有して構成される。
【００４３】
次に、上述のように構成されたバス安定化回路６０の動作について、図１を参照して説明する。
【００４４】
第一データ出力部３から第一データ入力部６へデータ転送が行われる場合、有効データが第一バス５１へ送出されるが、有効データが第一バス５１へ送出される１サイクル前に第一制御信号１ー１がハイレベルとなり、第一制御レジスタ３１には、ハイレベル信号が保持される。
【００４５】
このとき、第一バス５１は、排他的に制御されるので、第三制御信号２ー１は、ローレベルとなり、第三制御レジスタ４１には、ローレベルが保持され、これと同時に、第一データ出力部３の出力レジスタ３ａには第一出力データ３０がセットされ、第一制御レジスタ３１から出力される第一制御信号１ー１は、ローレベルとなるため、第一トライステートバッファ５ａは、イネーブル（Ｅｎａｂｌｅ）状態となり、第一出力レジスタ３ａに保持された有効データが、第一バス５１上へ送出され、第三制御レジスタ４１から出力される第三制御信号２ー１は、ハイレベルとなるため、第三トライステートバッファ５ｃは、ディスエーブル（Ｄｉｓａｂｌｅ）状態となり、第一バス５１から切り離される。
【００４６】
第一バス５１に送出された有効データは、次のサイクルで第一データ入力部６に入力され、第一バッファ６ａを介して第一入力レジスタ６ｂにセットされ、データ転送が終了する。
【００４７】
第一データ出力部３から第二データ入力部７へデータ転送が行われる場合、有効データが第二バス５２へ送出される１サイクル前に第二制御信号１ー２がハイレベルとなり、第二制御レジスタ３２にハイレベル信号が保持される。
【００４８】
このとき、第二バス５２は、排他的に制御されるので、第四制御信号２ー２は、ローレベルとなり、第四制御レジスタ４２には、ローレベルが保持され、これと同時に、第一データ出力部３の出力レジスタ３ａには第一出力データ３０がセットされ、第二制御レジスタ３２から出力される第二制御信号１ー２は、ローレベルとなるため、第二トライステートバッファ５ｂは、イネーブル状態となり、第一出力レジスタ３ａに保持された有効データが第二バス５２上へ送出され、第四制御レジスタ４２から出力される第四制御信号２ー２は、ハイレベルとなるため、第四トライステートバッファ５ｄは、ディスエーブル状態となり、第二バス５２から切り離される。
【００４９】
第二バス５２に送出された有効データは、次のサイクルで第二データ入力部７に入力され、第二バッファ７ａを介して第二入力レジスタ７ｂにセットされ、データ転送が終了する。
【００５０】
第二データ出力部４から第一データ入力部６へデータ転送が行われる場合、有効データが第一バス５１へ送出される１サイクル前に第三制御信号２ー１がハイレベルとなり、第一否定論理和ゲート（第一ＮＯＲゲート）２ａの出力は、ローレベルになり、第一論理和ゲート（第一ＯＲゲート）２０の出力は、ハイレベルとなり、第三制御レジスタ４１には、ハイレベルが保持されるが、このとき、第一バス５１は、排他的に制御されるので、第一制御信号１ー１は、ローレベルとなり、第一制御レジスタ３１には、ローレベル信号が保持される。
【００５１】
第二データ出力部４の出力レジスタ４ａには、第三否定論理和ゲート（第三ＮＯＲゲート）４ｃの出力がローレベルとなるため、セレクタ４ｂにより第二出力データ４０が選択されセットされる。
【００５２】
第三制御レジスタ４１から出力される第三制御信号２ー１は、ローレベルとなるため、第三トライステートバッファ５ｃは、イネーブル状態となり、第二データ出力部４の出力レジスタ４ａに保持された有効データが、第一バス５１上へ送出され、第一制御レジスタ３１から出力される第一制御信号１ー１は、ハイレベルとなるため、第一トライステートバッファ５ａは、ディスエーブル状態となり、第一バス５１から切り離される。
【００５３】
第一バス５１に送出された有効データは、次のサイクルで第一データ入力部６に入力され、第一バッファ６ａを介して第一入力レジスタ６ｂにセットされ、データ転送が終了する。
【００５４】
第二データ出力部４から第二データ入力部７へデータ転送が行われる場合、有効データが第二バス５２へ送出される１サイクル前に第四制御信号２ー２がハイレベルとなり、第二否定論理和ゲート（第二ＮＯＲゲート）２ｂの出力は、ローレベル、第二論理和ゲート（第二ＯＲゲート）２１の出力は、ハイレベルとなり、第四制御レジスタ４２には、ハイレベルが保持されるが、このとき、第二バス５２は、排他的に制御されるので、第二制御信号１ー２は、ローレベルとなり、第二制御レジスタ３２には、ローレベルが保持される。
【００５５】
第二データ出力部４の第二出力レジスタ４ａには、第三否定論理和ゲート４ｃの出力がローレベルとなるため、セレクタ４ｂにより第二出力データ４０が選択されセットされる。
【００５６】
第四制御レジスタ４２から出力される第四制御信号２ー２は、ローレベルとなるため、第四トライステートバッファ５ｄは、イネーブル状態となり、第二データ出力部４の出力レジスタ４ａに保持された有効データが第二バス５２上へ送出され、第二制御レジスタ３２から出力される第二制御信号１ー２は、ハイレベルとなるため、第二トライステートバッファ５ｂは、ディスエーブル状態となり、第二バス５２から切り離される。
【００５７】
第二バス５２に送出された有効データは、次のサイクルで第二データ入力部７に入力され、第二バッファ７ａを介して第二入力レジスタ７ｂにセットされ、データ転送が終了する。
【００５８】
上述のように、第一バス５１と第二バス５２とは、バス制御回路１により排他的に制御されるため、同一バスに同時刻に２つ以上のデータ転送が行われることはなく、従って、第一バス５１において、有効データが送出されるタイミングでは、第一トライステートバッファ５ａと第三トライステートバッファ５ｃとの両方がイネーブル状態となることはなく、第二バス５２においても同様に、有効データが送出されるタイミングでは、第二トライステートバッファ５ｂと第四トライステートバッファ５ｄとの両方がイネーブル状態となることはない。
【００５９】
次に、第一バス５１、第二バス５２にデータ送出がない場合（バスフローティング状態という）の動作について説明する。
【００６０】
第一バス５１に対して、第一データ出力部３および第二データ出力部４の何れからも有効データの送出がない場合は、バス制御回路１から出力される第一制御信号１ー１および第三制御信号２ー１は、共にローレベルとなり、第一制御レジスタ３１には、ローレベルが保持されその出力はハイレベルとなり、バス未使用検出回路２の第一否定論理和ゲート２ａの出力は、ハイレベルとなり、第一論理和ゲート２０の出力がハイレベルとなり、第三制御レジスタ４１には、ハイレベルが保持されその出力はローレベルとなり、従って、第三トライステートバッファ５ｃがイネーブル状態となり、第二データ出力部４の第二出力レジスタ４ａに保持された確定データが第一バス１に送出されるため、第一バス５１の信号レベルは固定され、バスフローティング状態が抑止される。
【００６１】
第二バス５２に対して、第一データ出力部３および第二データ出力部４の何れからも有効データの送出がない場合は、バス制御回路１から出力される第二制御信号１ー２および第四制御信号２ー２は、共にローレベルとなり、第二制御レジスタ３２には、ローレベルが保持されその出力はハイレベルとなり、バス未使用検出回路２の第二否定論理和ゲート２ｂの出力は、ハイレベルとなり、第二論理和ゲート２１の出力がハイレベルとなり、第四制御レジスタ４２には、ハイレベルが保持されその出力はローレベルとなり、従って、第四トライステートバッファ５ｄがイネーブル状態となり、第二データ出力部４の第二出力レジスタ４ａに保持された確定データが第二バス５２に送出されるため、第二バス５２の信号レベルは固定され、バスフローティング状態が抑止される。
【００６２】
ここで、第二出力レジスタ４ａに保持され、第一バス５１、第二バス５２にフローティング抑止のために送出される確定データは、次の２通りとなる。
【００６３】
まず、第一バス５１に対して、第一データ出力部３および第二データ出力部４の何れからもデータ送出がなくなると同時刻に第二データ出力部４から第二バス５２へデータ送出がある場合について説明する。
【００６４】
このとき、第三制御信号２ー１は、ローレベル、第四制御信号２ー２は、ハイレベルとなり、第二データ出力部４の第三否定論理和ゲート４ｃの出力は、ローレベルとなり、第二出力データ４０がセレクタ４ｂにより選択され、第二出力レジスタ４ａに保持されると同時に、第一論理和ゲート２０および第二論理和ゲート２１の出力はハイレベルとなり、第三制御レジスタ４１、第四制御レジスタ４２には、ハイレベルが保持される。
【００６５】
従って、第一バス５１に接続される第三トライステートバッファ５ｃと、第二バス５２に接続される第四トライステートバッファ５５ｄとは、共にイネーブル状態となり、第二出力レジスタ４ａの有効データは、第一バス５１、第二バス５２の両方に送出され、第二バス２と接続される第二データ入力部７へ有効データの転送が行われると共に、第一バス５１のバスフローティング状態も抑止されることになる。
【００６６】
このとき、第一バス５１から第一データ入力部６に送出されるデータは、無効データとして処理される。
【００６７】
次に、第一バス５１に対して、第一データ出力部３および第二データ出力部４の何れからもデータ送出がなくなると同時刻に第二データ出力部４から第二バス５２へデータ送出がなく、第一データ出力部３からも第二バス５２へデータ送出がない場合、即ち、第一バス５１および第二バス５２の何れにもデータ送出が無くなる場合について説明する。
【００６８】
第三制御信号２ー１および第四制御信号２ー２、第一制御信号１ー１および第二制御信号１ー２は、全てローレベルとなり、第一否定論理和ゲート２ａおよび第二否定論理和ゲート２ｂの出力は、共にハイレベルとなるため、第一論理和ゲート２０および第二論理和ゲート２１の出力は、共にハイレベルとなり、第三制御レジスタ４１、第四制御レジスタ４２には、ハイレベルが保持される。
【００６９】
ここで、第三否定論理和ゲート４ｃの出力は、ハイレベルとなり、セレクタ４ｂにより第二出力レジスタ４ａの出力データが選択されるため、第二出力レジスタ４ａには、自分自身のデータがホールドされることになるが、ホールドされるデータは、過去に第二データ出力部４から第一バス５１または第二バス５２に対して送出された有効データの最終データとなるため、第一バス５１または第二バス５２のフローティング状態抑止のための確定データとして使用できることになる。
【００７０】
次に、バス安定化回路６０のタイミング動作について、図面を参照して説明する。
【００７１】
図２は、バス安定化回路６０のタイミング動作を示すタイムチャートである。
【００７２】
図２を参照すると、図中の▲１▼、▲２▼、▲３▼は、第一バス５１に対して１サイクル前に第一データ出力部３と第二データ出力部４との何れからもデータ送出がないことをバス未使用検出回路２の第一否定論理和ゲート２ａが検出した場合であり、第一論理和ゲート２０の出力がハイレベルとなり、第三制御レジスタ４１にハイレベルが保持され、第三トライステートバッファ５ｃは、イネーブル状態となり、第二データ出力部４から確定データ（Ｂ４、Ｂ６）が第一バス５１に送出され、バスフローティング状態が抑止されている（Ｔ１の時間）状態を示している。
【００７３】
次に、図中の▲４▼は、第二バス５２に対して１サイクル前にデータ送出がないことをバス未使用検出回路２の第二否定論理和ゲート２ｂが検出した場合であり、第二論理和ゲート２１の出力がハイレベルとなり、第四制御レジスタ４２にハイレベルが保持され、第四トライステートバッファ５ｄは、イネーブル状態となり、第二データ出力部４から確定データ（Ｂ４）が送出され、バスフローティング状態が抑止されている（Ｔ２の時間）状態を示している。
【００７４】
ここで、第二データ出力部４から第一バス５１および第二バス５２に送出される確定データは、▲１▼では第二データ出力部４から第二バス５２へ送出される有効データであり、▲２▼、▲４▼では、▲５▼で第三制御信号２ー１と第四制御信号２ー２とが共にローレベルになったために、第二データ出力部４の第三否定論理和ゲート４ｃの出力がハイレベルとなり、前サイクルで第二バス５２へ送出された有効データ（Ｂ４）をホールドしたデータであり、▲３▼では、第二データ出力部４から第二データ入力部７へ新たに転送される有効データ（Ｂ６）となる。
【００７５】
なお、クロスバ５から第一データ入力部６と第二データ入力部７へ転送されるデータは、実際には垂れ流しとなり、データの書き込み先（図示せず）において、データに付随するタイミング有効信号によって送信されてきたデータが有効か無効かを判断し、タイミング有効信号が１のデータのみ書き込みを行う制御が実行される（図示せず）。
【００７６】
上述の実施の形態では、図１中の第二データ出力部４のセレクタ４ｂへの入力を、第二出力レジスタ４ａの値を戻して入力した構成としているが、固定値（ローレベルまたはハイレベル）をセレクタ４ｂへ入力する回路構成とした場合においても、第一バス５１、第二バス５２のフローティング状態を抑止する確定データとして使用でき、上記実施の形態と同一の効果を得ることができ、この回路構成も本発明に含まれることは云うまでもない。
【００７７】
【発明の効果】
以上説明したように、複数のトライステートバッファの出力端子をワイヤードオア（ＯＲ）させたバスを複数個並べて構成されるクロスバを有する本発明のバス安定化回路は、１つのバスにどのデータ出力部からもデータ送出がない場合において、バスのフローティング状態を抑止する機能をバスに接続されるデータ出力部の１つに設けることで、フローティング抑止専用の回路を別個に設ける必要がなくなり、回路量を削減することができるという効果がある。
【００７８】
また、バスを複数並べて構成されるクロスバの面積を小さくでき、バス配線長も短くすることができ、クロスバの遅延性能を向上させ、集積回路の高速化を図ることができるという効果がある。
【図面の簡単な説明】
【図１】本発明のバス安定化回路を示す図である。
【図２】本発明のバス安定化回路のタイミング動作を示すタイムチャートである。
【図３】従来のバス安定化回路を示す図である。
【符号の説明】
１、１０１    バス制御回路
１ー１、１０１ー１    第一制御信号
１ー２、１０１ー２    第二制御信号
２ー１、１０２ー１    第三制御信号
２ー２、１０２ー２    第四制御信号
２、１０２    バス未使用検出回路
２ａ、１０２ａ    第一否定論理和ゲート
２ｂ、１０２ｂ    第二否定論理和ゲート
３、１０３    第一データ出力部
３ａ、１０３ａ    第一出力レジスタ
３０、１１３    第一出力データ
４、１０４    第二データ出力部
４ａ、１０４ａ    第二出力レジスタ
４ｂ    セレクタ
４ｃ    第三否定論理和ゲート
４０、１１４    第二出力データ
５、１０５    クロスバ
５ａ、１０５ａ    第一トライステートバッファ
５ｂ、１０５ｂ    第二トライステートバッファ
５ｃ、１０５ｃ    第三トライステートバッファ
５ｄ、１０５ｄ    第四トライステートバッファ
１０５ｅ    第五トライステートバッファ
１０５ｆ    第六トライステートバッファ
５１、１１５    第一バス
５２、１１６    第二バス
６、１０６    第一データ入力部
６ａ、１０６ａ    第一バッファ
６ｂ、１０６ｂ    第一入力レジスタ
７、１０７    第二データ入力部
７ａ、１０７ａ    第二バッファ
７ｂ、１０７ｂ    第二入力レジスタ
２０    第一論理和ゲート
２１    第二論理和ゲート
３１、１３１    第一制御レジスタ
３２、１３２    第二制御レジスタ
４１、１４１    第三制御レジスタ
４２、１４２    第四制御レジスタ
１０８    ダミー出力部
１５１    第五制御レジスタ
１５２    第六制御レジスタ
６０、１００    バス安定化回路
【図１】
2004341785.tif 000003
【図２】
2004341785.tif 000004
【図３】
2004341785.tif 000005