(57)【要約】【課題】非ランダムアクセス型不揮発メモリをプログラムメモリとして使用する場合、非ランダムアクセス型不揮発メモリからＣＰＵ用主記憶メモリへプログラムを転送後実行するので、非ランダムアクセス型不揮発メモリのビジー期間によるプログラム実行の遅れが問題となっている。【解決手段】複数の非ランダムアクセス型不揮発メモリを使用し、その切替えを個々の非ランダムアクセス型不揮発メモリのビジー情報で行うことで、非ランダムアクセス型不揮発メモリのビジー期間によるプログラム実行の遅延を抑えることができる。【選択図】　図１
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【特許請求の範囲】
【請求項１】
デジタル放送受信機を制御するＣＰＵと、前記ＣＰＵに接続され前記ＣＰＵで実行するプログラムを格納する複数の非ランダムアクセス型不揮発メモリと、前記ＣＰＵと前記複数の非ランダムアクセス型不揮発メモリに接続され前記ＣＰＵ用主記憶メモリとで構成されたデジタル放送受信機用の不揮発メモリ制御システム。
【請求項２】
非ランダムアクセス型不揮発メモリに外部からアクセス可能（以下、レディー状態）または、アクセス不可（以下、ビジー状態）を示すレディー／ビジー信号を出力することを特徴とする請求項１記載の複数の非ランダムアクセス型不揮発メモリ。
【請求項３】
請求項２記載の複数の非ランダムアクセス型不揮発メモリからのレディー／ビジー信号を入力し、レディー／ビジー信号に応じて、請求項２記載の複数の非ランダムアクセス型不揮発メモリを制御する請求項１記載のＣＰＵ。
【請求項４】
請求項１記載の複数の非ランダムアクセス型不揮発メモリに格納された請求項１記載のＣＰＵで実行するプログラムを、請求項１記載の主記憶メモリに転送した後、前記主記憶メモリ上でプログラムを実行することを特徴とする請求項１記載のデジタル放送受信機用の不揮発メモリ制御システム。
【請求項５】
請求項１記載の複数の非ランダムアクセス型不揮発メモリに格納された請求項１記載のＣＰＵで実行するプログラムを、請求項１記載の主記憶メモリに転送する際のプログラム実行は、前記複数の非ランダムアクセス型不揮発メモリで実行することを特徴とする請求項４記載のデジタル放送受信機用の不揮発メモリ制御システム。
【請求項６】
請求項１記載の複数の非ランダムアクセス型不揮発メモリのうちの特定の非ランダムアクセス型不揮発メモリ（以下、非ランダムアクセス型不揮発メモリ１）より前記プログラム転送を開始し、前記非ランダムアクセス型不揮発メモリ１がレディー状態からビジー状態に遷移した場合に、前記非ランダムアクセス型不揮発メモリ１以外のレディー状態にある請求項１記載の複数の非ランダムアクセス型不揮発メモリ（以下、非ランダムアクセス型不揮発メモリ２）にアクセスし、前記非ランダムアクセス型不揮発メモリ２がレディー状態からビジー状態に遷移した場合に、前記非ランダムアクセス型不揮発メモリ２以外のレディー状態にある請求項１記載の複数の非ランダムアクセス型不揮発メモリ（以下、非ランダムアクセス型不揮発メモリ３）にアクセスし、以下同様にアクセスすることで非ランダムアクセス型不揮発メモリのビジー状態によるプログラム転送効率の劣化を抑えたことを特徴とする請求項１記載のデジタル放送受信機用の不揮発メモリ制御システム。
【請求項７】
非ランダムアクセス型不揮発メモリに外部からアクセス可能（以下、レディー状態）または、アクセス不可（以下、ビジー状態）を示すレディー／ビジーステータスを示すステータスレジスタをもつことを特徴とする請求項１記載の複数の非ランダムアクセス型不揮発メモリ。
【請求項８】
請求項７記載の複数の非ランダムアクセス型不揮発メモリのうちの特定の非ランダムアクセス型不揮発メモリ（以下、非ランダムアクセス型不揮発メモリ１）より前記プログラム転送を開始し、前記非ランダムアクセス型不揮発メモリ１がレディー状態からビジー状態に遷移した場合に、前記非ランダムアクセス型不揮発メモリ１以外のレディー状態にある請求項７記載の複数の非ランダムアクセス型不揮発メモリ（以下、非ランダムアクセス型不揮発メモリ２）にアクセスし、前記非ランダムアクセス型不揮発メモリ２がレディー状態からビジー状態に遷移した場合に、前記非ランダムアクセス型不揮発メモリ２以外のレディー状態にある請求項７記載の複数の非ランダムアクセス型不揮発メモリ（以下、非ランダムアクセス型不揮発メモリ３）にアクセスし、以下同様にアクセスすることで非ランダムアクセス型不揮発メモリのビジー状態によるプログラム転送効率の劣化を抑えたことを特徴とする請求項１記載のデジタル放送受信機用の不揮発メモリ制御システム。
【請求項９】
非ランダムアクセス型不揮発メモリに外部からアクセス可能（以下、レディー状態）または、アクセス不可（以下、ビジー状態）を示すレディー／ビジーステータスを示すステータスレジスタと、非ランダムアクセス型不揮発メモリに外部からアクセス可能（以下、レディー状態）または、アクセス不可（以下、ビジー状態）を示すレディー／ビジー信号を出力することとを特徴とする非ランダムアクセス型不揮発メモリ。
【請求項１０】
デジタル放送受信機を制御するＣＰＵと、前記ＣＰＵに接続され前記ＣＰＵで実行するプログラムを格納する複数の請求項９記載の非ランダムアクセス型不揮発メモリと、前記ＣＰＵと前記複数の非ランダムアクセス型不揮発メモリに接続され前記ＣＰＵ用主記憶メモリと、前記複数の非ランダムアクセス型不揮発メモリからの複数のレディー／ビジー信号出力に接続され、前記複数のレディー／ビジー信号出力から前記複数の非ランダムアクセス型不揮発メモリへのアクセス要求割り込み信号を生成し前記ＣＰＵへ出力する非ランダムアクセス不揮発メモリ制御回路とで構成されたデジタル放送受信機用の不揮発メモリ制御システム。
【請求項１１】
請求項９記載の複数の非ランダムアクセス型不揮発メモリのうちの特定の非ランダムアクセス型不揮発メモリ（以下、非ランダムアクセス型不揮発メモリ１）より前記プログラム転送を開始し、前記非ランダムアクセス型不揮発メモリ１がレディー状態からビジー状態に遷移した場合に、前記非ランダムアクセス不揮発メモリ制御回路から、前記ＣＰＵに対し請求項１０記載の複数の非ランダムアクセス型不揮発メモリへのアクセス要求割り込み信号を出力し、前記ＣＰＵでは前記複数の非ランダムアクセス型不揮発メモリへのアクセス要求割り込み信号を入力すると、請求項９記載の非ランダムアクセス型不揮発メモリのステータスレジスタをリードし、非ランダムアクセス型不揮発メモリ１以外のレディー状態にある請求項９記載の複数の非ランダムアクセス型不揮発メモリ（以下、非ランダムアクセス型不揮発メモリ２）にアクセスし、前記非ランダムアクセス型不揮発メモリ２がレディー状態からビジー状態に遷移した場合に、前記非ランダムアクセス不揮発メモリ制御回路から、前記ＣＰＵに対し請求項１０記載の複数の非ランダムアクセス型不揮発メモリへのアクセス要求割り込み信号を出力し、前記ＣＰＵでは前記複数の非ランダムアクセス型不揮発メモリへのアクセス要求割り込み信号を入力すると、請求項９記載の非ランダムアクセス型不揮発メモリのステータスレジスタをリードし、非ランダムアクセス型不揮発メモリ２以外のレディー状態にある請求項９記載の複数の非ランダムアクセス型不揮発メモリ（以下、非ランダムアクセス型不揮発メモリ３）にアクセスし、前記非ランダムアクセス型不揮発メモリ３がレディー状態からビジー状態に遷移した場合に、以下同様にアクセスすることで非ランダムアクセス型不揮発メモリのビジー状態によるプログラム転送効率の劣化を抑えたことを特徴とする請求項１０記載のデジタル放送受信機用の不揮発メモリ制御システム。
【請求項１２】
デジタル放送受信機を制御するＣＰＵと、前記ＣＰＵに接続され前記ＣＰＵで実行するプログラムを格納する複数の請求項９記載の非ランダムアクセス型不揮発メモリと、前記ＣＰＵと前記複数の非ランダムアクセス型不揮発メモリに接続され前記ＣＰＵ用主記憶メモリと、前記複数の非ランダムアクセス型不揮発メモリからの複数のレディー／ビジー信号出力に接続され、前記複数のレディー／ビジー信号出力から前記複数の非ランダムアクセス型不揮発メモリへのアクセス要求割り込み信号を生成し前記ＣＰＵへ出力する非ランダムアクセス不揮発メモリ制御回路とで構成されたデジタル放送受信機用の不揮発メモリ制御システム。
【請求項１３】
請求項１２に記載した非ランダムアクセス不揮発メモリ制御回路に入力された前記複数の非ランダムアクセス型不揮発メモリからの複数のレディー／ビジー信号出力から、次にアクセス可能な非ランダムアクセス不揮発メモリをレディー状態にある非ランダムアクセス不揮発メモリから選択しアクセス許可メモリレジスタに格納することを特徴とする請求項１２記載の非ランダムアクセス不揮発メモリ制御回路。
【請求項１４】
請求項９記載の複数の非ランダムアクセス型不揮発メモリのうちの特定の非ランダムアクセス型不揮発メモリ（以下、非ランダムアクセス型不揮発メモリ１）より前記プログラム転送を開始し、前記非ランダムアクセス型不揮発メモリ１がレディー状態からビジー状態に遷移した場合に、前記非ランダムアクセス不揮発メモリ制御回路から、前記ＣＰＵに対し請求項１０記載の複数の非ランダムアクセス型不揮発メモリへのアクセス要求割り込み信号を出力し、前記ＣＰＵでは前記複数の非ランダムアクセス型不揮発メモリへのアクセス要求割り込み信号を入力すると、請求項１３記載の非ランダムアクセス不揮発メモリ制御回路のアクセス許可メモリレジスタをリードし、非ランダムアクセス型不揮発メモリ１以外のレディー状態にある請求項９記載の複数の非ランダムアクセス型不揮発メモリ（以下、非ランダムアクセス型不揮発メモリ２）にアクセスし、前記非ランダムアクセス型不揮発メモリ２がレディー状態からビジー状態に遷移した場合に、前記非ランダムアクセス不揮発メモリ制御回路から、前記ＣＰＵに対し請求項１０記載の複数の非ランダムアクセス型不揮発メモリへのアクセス要求割り込み信号を出力し、前記ＣＰＵでは前記複数の非ランダムアクセス型不揮発メモリへのアクセス要求割り込み信号を入力すると、請求項１３記載の非ランダムアクセス不揮発メモリ制御回路のアクセス許可メモリレジスタをリードし、非ランダムアクセス型不揮発メモリ２以外のレディー状態にある請求項９記載の複数の非ランダムアクセス型不揮発メモリ（以下、非ランダムアクセス型不揮発メモリ３）にアクセスし、前記非ランダムアクセス型不揮発メモリ３がレディー状態からビジー状態に遷移した場合に、以下同様にアクセスすることで非ランダムアクセス型不揮発メモリのビジー状態によるプログラム転送効率の劣化を抑えたことを特徴とする請求項１２記載のデジタル放送受信機用の不揮発メモリ制御システム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はデジタル放送受信機のプログラム及びＥＰＧデータ蓄積用不揮発メモリをランダムアクセス型不揮発メモリ（ＮＯＲ型フラッシュメモリ）から安価な非ランダムアクセス型不揮発メモリ（ＮＡＮＤ型フラッシュメモリ／ＡＮＤ型フラッシュメモリ）で行う不揮発性メモリ制御システムに関するものである。
【０００２】
【従来の技術】
近年、ＢＳ放送／ＣＳ放送がデジタル化されデジタル放送が普及の方向にある。デジタル放送受信機では、プログラム及びＥＰＧデータ蓄積用に不揮発性メモリを使用している。
【０００３】
図１１にデジタル放送受信機での不揮発メモリ制御システムの従来例を示す。図１１において、１はデジタル放送受信機を制御するＣＰＵ、２はＣＰＵ１用の主記憶メモリ、１６はＥＰＧデータ蓄積用のランダムアクセス型不揮発メモリである。
【０００４】
以下、図１１を用いて従来例について説明する。デジタル放送受信機では、ランダムアクセス型不揮発メモリ１６にプログラムを格納し、ＣＰＵからランダムアクセス型不揮発メモリ１６と主記憶メモリ２にアクセスすることでプログラムを実行する。また、デジタル放送受信機では、ＥＰＧデータ蓄積用も不揮発メモリに格納する必要があり、そのメモリ容量は膨大となっている。
【０００５】
ここで、ランダムアクセス型不揮発メモリは、メモリセルの構成で、非ランダムアクセス型不揮発メモリよりチップサイズが大きくなりメモリコストが高くなる。
【０００６】
図１２は、図１１のランダムアクセス型不揮発メモリを非ランダムアクセス型不揮発メモリ１７に置き換えたものである。非ランダムアクセス型不揮発メモリは、任意のアドレスからデータをリードできず、また連続した数アドレスからまとめてデータをリードすることしかできない。したがってプログラムメモリとしては不適切であり、非ランダムアクセス型不揮発メモリ１７に格納されたプログラムを、主記憶メモリ２に転送し、主記憶メモリ上でプログラムを実行する。
【０００７】
【発明が解決しようとする課題】
非ランダムアクセス型不揮発メモリに格納されたプログラムを、主記憶メモリ２に転送できるのは、非ランダムアクセス型不揮発メモリがレディー状態である場合だけで、ビジー状態の時には、プログラムを転送できない（図１３参照）。従って、ビジー状態によりプログラムの主記憶メモリへの転送が遅れ、プログラム実行が遅くなると言う課題がある。
【０００８】
【課題を解決するための手段】
前記の問題を解決するために本発明では、第１の発明として、複数の非ランダムアクセス型不揮発メモリからの複数のレディー／ビジー信号をＣＰＵに入力し、ＣＰＵでは、ある非ランダムアクセス型不揮発メモリ（以下、非ランダムアクセス型不揮発メモリ１記す）がレディー状態からビジー状態に遷移した場合には、非ランダムアクセス型不揮発メモリ１以外のレディー状態のメモリにアクセスすることでビジー状態によるプログラム実行の遅延を抑えたデジタル放送受信機での不揮発メモリ制御システムを提供する。
【０００９】
第２の発明では、複数の非ランダムアクセス型不揮発メモリに内蔵されたメモリのステータスレジスタをＣＰＵでリードし、ＣＰＵでは、ある非ランダムアクセス型不揮発メモリ（以下、非ランダムアクセス型不揮発メモリ１記す）がレディー状態からビジー状態に遷移した場合には、非ランダムアクセス型不揮発メモリ１以外のレディー状態のメモリにアクセスすることでビジー状態によるプログラム実行の遅延を抑えたデジタル放送受信機での不揮発メモリ制御システムを提供する。
【００１０】
第３の発明として、複数の非ランダムアクセス型不揮発メモリからの複数のレディー／ビジー信号を非ランダムアクセス型不揮発メモリ制御回路に入力し、非ランダムアクセス型不揮発メモリ制御回路では、入力された複数のレディー／ビジー信号からアクセス要求割り込み信号をＣＰＵに出力する。ＣＰＵでは、アクセス要求割り込み信号を入力した後、複数の非ランダムアクセス型不揮発メモリのステータスレジスタをリードし、次にアクセスする非ランダムアクセス型不揮発メモリを決定することでビジー状態によるプログラム実行の遅延を抑えたデジタル放送受信機での不揮発メモリ制御システムを提供する。
【００１１】
第４の発明として、複数の非ランダムアクセス型不揮発メモリからの複数のレディー／ビジー信号を非ランダムアクセス型不揮発メモリ制御回路に入力し、非ランダムアクセス型不揮発メモリ制御回路では、入力された複数のレディー／ビジー信号からアクセス要求割り込み信号をＣＰＵに出力する。また非ランダムアクセス型不揮発メモリ制御回路では入力された複数のレディー／ビジー信号から次にアクセスするメモリをアクセス許可メモリレジスタに格納する。ＣＰＵでは、アクセス要求割り込み信号を入力した後、前記アクセス許可メモリレジスタをリードし、次にアクセスする非ランダムアクセス型不揮発メモリを決定することでビジー状態によるプログラム実行の遅延を抑えたデジタル放送受信機での不揮発メモリ制御システムを提供する。
【００１２】
【発明の実施の形態】
以下、本発明に係る不揮発メモリ制御システムの実施の形態について、図面に基づき詳細に説明する。
【００１３】
（実施の形態１）
図１は本発明の下記の実施の形態１に係る不揮発メモリ制御システムの一実施例である。また図４、図３は、実施の形態１に係る不揮発メモリ制御システムの説明図である。図１において、１はＣＰＵ、２はＣＰＵ用の主記憶メモリ、３と４は、複数の非ランダムアクセス型不揮発メモリである。
【００１４】
以下、図１、図４、図３を用いて説明する。
【００１５】
本実施の形態１に係る不揮発メモリ制御システムの概念（Ｎ＝２）は、図３に示すように２つの非アクセス型不揮発メモリのそれぞれのレディー／ビジー信号の状態をＣＰＵ１で監視しながら、２つの非アクセス型不揮発メモリのアクセス制御を行う。ここで図３のＩ／Ｏは、非アクセス型不揮発メモリのＩ／Ｏバスを示し、ＣＰＵ１よりアクセスしている状態を四角（塗りつぶし）で示している。複数の非ランダムアクセス型不揮発メモリが存在し、アクセス順に制限が必要なら、その制限情報に基づき、アクセスする必要がある。
【００１６】
また図４は、本実施の形態１に係る不揮発メモリ制御システムの制御手順を示す。複数の非ランダムアクセス型不揮発メモリ３，４のうちの特定の非ランダムアクセス型不揮発メモリ（以下、非ランダムアクセス型不揮発メモリ１）よりプログラム転送を開始し、前記非ランダムアクセス型不揮発メモリ１のレディー／ビジー信号がレディー状態からビジー状態に遷移した場合に、前記非ランダムアクセス型不揮発メモリ１以外のレディー状態にある複数の非ランダムアクセス型不揮発メモリ（以下、非ランダムアクセス型不揮発メモリ２）にアクセスし、前記非ランダムアクセス型不揮発メモリ２がレディー状態からビジー状態に遷移した場合に、非ランダムアクセス型不揮発メモリ２以外のレディー状態にある複数の非ランダムアクセス型不揮発メモリ（以下、非ランダムアクセス型不揮発メモリ３）にアクセスし、以下同様にアクセスすることで非ランダムアクセス型不揮発メモリのビジー状態によるプログラム転送効率の劣化を抑えることができる。
【００１７】
なお、本実施例では、ある特定の非ランダムアクセス型不揮発メモリから動作を開始したが、動作の開始用に別途データ転送用プログラムメモリを用意し動作を開始することも可能である。
【００１８】
（実施の形態２）
図２は本発明の下記の実施の形態２に係る不揮発メモリ制御システムの一実施例である。図２において、１はＣＰＵ、２はＣＰＵ用の主記憶メモリ、３と４は、複数の非ランダムアクセス型不揮発メモリである。
【００１９】
以下、図２、図５を用いて説明する。
【００２０】
本実施の形態２に係る不揮発メモリ制御システムの概念（Ｎ＝２）は、図５に示すように２つの非アクセス型不揮発メモリのそれぞれのステータスがレディー状態かビジー状態かをＣＰＵ１で監視しながら、２つの非アクセス型不揮発メモリのアクセス制御を行う。ここで図５のＩ／Ｏは、非アクセス型不揮発メモリのＩ／Ｏバスを示し、ＣＰＵ１よりアクセスしている状態を四角（塗りつぶし）で示している。複数の非ランダムアクセス型不揮発メモリが存在し、アクセス順に制限が必要なら、その制限情報に基づき、アクセスする必要がある。
【００２１】
以下、本実施の形態２に係る不揮発メモリ制御システムの制御手順について説明する（図４参照）。複数の非ランダムアクセス型不揮発メモリ５，６のうちの特定の非ランダムアクセス型不揮発メモリ（以下、非ランダムアクセス型不揮発メモリ１）より前記プログラム転送を開始し、前記非ランダムアクセス型不揮発メモリ１がレディー状態からビジー状態に遷移した場合に、前記非ランダムアクセス型不揮発メモリ１以外のレディー状態にある複数の非ランダムアクセス型不揮発メモリ（以下、非ランダムアクセス型不揮発メモリ２）にアクセスし、前記非ランダムアクセス型不揮発メモリ２がレディー状態からビジー状態に遷移した場合に、前記非ランダムアクセス型不揮発メモリ２以外のレディー状態に複数の非ランダムアクセス型不揮発メモリ（以下、非ランダムアクセス型不揮発メモリ３）にアクセスし、以下同様にアクセスすることで非ランダムアクセス型不揮発メモリのビジー状態によるプログラム転送効率の劣化を抑えることができる。
なお、本実施例では、ある特定の非ランダムアクセス型不揮発メモリから動作を開始したが、動作の開始用に別途データ転送用プログラムメモリを用意し動作を開始することも可能である。
【００２２】
（実施の形態３）
図６は本発明の下記の実施の形態３に係る不揮発メモリ制御システムの一実施例である。図６において、７はＣＰＵ、２はＣＰＵ用の主記憶メモリ、８と９は、複数の非ランダムアクセス型不揮発メモリ、１０は非ランダムアクセス型不揮発メモリ制御回路である。
【００２３】
以下、図６、図７、図８を用いて説明する。
【００２４】
本実施の形態３に係る不揮発メモリ制御システムの概念（Ｎ＝２）は、図７に示すように２つの非アクセス型不揮発メモリのそれぞれのレディー／ビジー信号を非ランダムアクセス型不揮発メモリ制御回路で解析し、その結果をＣＰＵ７にアクセス要求割り込み信号として出力し、ＣＰＵ７では前記アクセス要求割り込み信号を認識後、各非ランダムアクセス型不揮発メモリのステータスレジスタをリードし２つの非アクセス型不揮発メモリのアクセス制御を行う。ここで図７のＩ／Ｏは、非アクセス型不揮発メモリのＩ／Ｏバスを示し、ＣＰＵ１よりアクセスしている状態を四角（塗りつぶし）で示している。
【００２５】
前記アクセス要求割り込み信号は、今アクセスしている非ランダムアクセス型不揮発メモリが、レディー状態からビジー状態に遷移を検出し（例えば、図７では、レディー／ビジー信号の立下りエッジを検出）し、そのときもう一方の非ランダムアクセス型不揮発メモリのレディー／ビジー信号がレディー状態であれば、レディー状態にある非ランダムアクセス型不揮発メモリにアクセスを開始する。複数の非ランダムアクセス型不揮発メモリが存在し、アクセス順に制限が必要なら、その制限情報に基づき、アクセスする必要がある。
【００２６】
また図８には、本実施の形態３に係る不揮発メモリ制御システムの制御手順を示す。複数の非ランダムアクセス型不揮発メモリ８，９のうちの特定の非ランダムアクセス型不揮発メモリ（以下、非ランダムアクセス型不揮発メモリ１）より前記プログラム転送を開始し、前記非ランダムアクセス型不揮発メモリ１がレディー状態からビジー状態に遷移した場合に、前記非ランダムアクセス不揮発メモリ制御回路１０では、複数の非ランダムアクセス型不揮発メモリからのレディー／ビジー信号を解析し、前記ＣＰＵ７に対アクセス要求割り込み信号を出力し、前記ＣＰＵ７では前記複数の非ランダムアクセス型不揮発メモリへのアクセス要求割り込み信号を入力すると、複数の非ランダムアクセス型不揮発メモリのステータスレジスタをリードし、非ランダムアクセス型不揮発メモリ１以外のレディー状態に複数の非ランダムアクセス型不揮発メモリ（以下、非ランダムアクセス型不揮発メモリ２）にアクセスし、前記非ランダムアクセス型不揮発メモリ２がレディー状態からビジー状態に遷移した場合に、前記非ランダムアクセス不揮発メモリ制御回路から、前記ＣＰＵ７に対し、前記同様に非ランダムアクセス型不揮発メモリ制御回路１０から、アクセス要求割り込み信号を出力し、前記ＣＰＵ７では複数の非ランダムアクセス型不揮発メモリへのアクセス要求割り込み信号を入力すると、複数の非ランダムアクセス型不揮発メモリのステータスレジスタをリードし、非ランダムアクセス型不揮発メモリ２以外のレディー状態にある複数の非ランダムアクセス型不揮発メモリ（以下、非ランダムアクセス型不揮発メモリ３）にアクセスし、前記非ランダムアクセス型不揮発メモリ３がレディー状態からビジー状態に遷移した場合に、以下同様にアクセスすることで非ランダムアクセス型不揮発メモリのビジー状態によるプログラム転送効率の劣化を抑えることができる。
【００２７】
なお、本実施例では、ある特定の非ランダムアクセス型不揮発メモリから動作を開始したが、動作の開始用に別途データ転送用プログラムメモリを用意し動作を開始することも可能である。
【００２８】
（実施の形態４）
図９は本発明の下記の実施の形態４に係る不揮発メモリ制御システムの一実施例である。図９において、１１はＣＰＵ、２はＣＰＵ用の主記憶メモリ、１３と１４は、複数の非ランダムアクセス型不揮発メモリ、１５は非ランダムアクセス型不揮発メモリ制御回路である。
【００２９】
以下、図９、図１０を用いて説明する。
【００３０】
本実施の形態４に係る不揮発メモリ制御システムの概念（Ｎ＝２）は、図７に示すように２つの非アクセス型不揮発メモリのそれぞれのレディー／ビジー信号を非ランダムアクセス型不揮発メモリ制御回路１５で解析し、その結果をＣＰＵ７にアクセス要求割り込み信号として出力する。また非ランダムアクセス型不揮発メモリ制御回路１５では、非ランダムアクセス型不揮発メモリ制御回路１５に入力された複数のレディー／ビジー信号から次にアクセス可能な非ランダムアクセス型不揮発メモリをアクセス許可メモリレジスタに格納する。ＣＰＵ７では前記アクセス要求割り込み信号を認識後、前記アクセス許可メモリレジスタをリードし２つの非アクセス型不揮発メモリのアクセス制御を行う。
【００３１】
前記アクセス要求割り込み信号は、今アクセスしている非ランダムアクセス型不揮発メモリが、レディー状態からビジー状態に遷移を検出し（例えば、図７では、レディー／ビジー信号の立下りエッジを検出）し、そのときもう一方の非ランダムアクセス型不揮発メモリのレディー／ビジー信号がレディー状態であれば、レディー状態にある非ランダムアクセス型不揮発メモリにアクセスを開始する。複数の非ランダムアクセス型不揮発メモリが存在し、アクセス順に制限が必要なら、その制限情報に基づき、アクセスする必要がある。
【００３２】
また図１０には、本実施の形態３に係る不揮発メモリ制御システムの制御手順を示す。複数の非ランダムアクセス型不揮発メモリ１３，１４のうちの特定の非ランダムアクセス型不揮発メモリ（以下、非ランダムアクセス型不揮発メモリ１）より前記プログラム転送を開始し、前記非ランダムアクセス型不揮発メモリ１がレディー状態からビジー状態に遷移した場合に、前記非ランダムアクセス不揮発メモリ制御回路から、前記ＣＰＵに対し複数の非ランダムアクセス型不揮発メモリへのアクセス要求割り込み信号を出力し、前記ＣＰＵでは前記複数の非ランダムアクセス型不揮発メモリへのアクセス要求割り込み信号を入力すると、非ランダムアクセス不揮発メモリ制御回路のアクセス許可メモリレジスタをリードし、非ランダムアクセス型不揮発メモリ１以外のレディー状態にある複数の非ランダムアクセス型不揮発メモリ（以下、非ランダムアクセス型不揮発メモリ２）にアクセスし、前記非ランダムアクセス型不揮発メモリ２がレディー状態からビジー状態に遷移した場合に、前記非ランダムアクセス不揮発メモリ制御回路から、前記ＣＰＵに対し複数の非ランダムアクセス型不揮発メモリへのアクセス要求割り込み信号を出力し、前記ＣＰＵでは前記複数の非ランダムアクセス型不揮発メモリへのアクセス要求割り込み信号を入力すると、非ランダムアクセス不揮発メモリ制御回路のアクセス許可メモリレジスタをリードし、非ランダムアクセス型不揮発メモリ２以外のレディー状態にある請求項９記載の複数の非ランダムアクセス型不揮発メモリ（以下、非ランダムアクセス型不揮発メモリ３）にアクセスし、前記非ランダムアクセス型不揮発メモリ３がレディー状態からビジー状態に遷移した場合に、以下同様にアクセスすることで非ランダムアクセス型不揮発メモリのビジー状態によるプログラム転送効率の劣化を抑えることができる。
なお、本実施例では、ある特定の非ランダムアクセス型不揮発メモリから動作を開始したが、動作の開始用に別途データ転送用プログラムメモリを用意し動作を開始することも可能である。
【００３３】
【発明の効果】
本発明に係るデジタル放送受信機用不揮発メモリ制御システムによれば、非ランダムアクセス型不揮発メモリに格納されたプログラムを、主記憶メモリに転送する際に、転送効率を劣化させる原因となる非ランダムアクセス型不揮発メモリのビジー期間を、複数の非ランダムアクセス型フラッシュメモリを切り替えることで隠すことができる。これにより非ランダムアクセス型不揮発メモリに格納されたプログラムを、主記憶メモリに転送時間を効率的に行うことができる。
【００３４】
前記により、デジタル放送受信機のプログラム及びＥＰＧデータ蓄積用メモリを安価な非ランダムアクセス型不揮発メモリで実現可能となる。
【図面の簡単な説明】
【図１】本発明の実施の形態１における不揮発メモリ制御システムの一実施例を示す図
【図２】本発明の実施の形態１における不揮発メモリ制御システムの一実施例を示す図
【図３】本発明の実施の形態１における不揮発メモリ制御システムの説明図
【図４】本発明の実施の形態１における不揮発メモリ制御システムの説明図
【図５】本発明の実施の形態２における不揮発メモリ制御システムの説明図
【図６】本発明の実施の形態３における不揮発メモリ制御システムの一実施例を示す図
【図７】本発明の実施の形態３における不揮発メモリ制御システムの説明図
【図８】本発明の実施の形態３における不揮発メモリ制御システムの説明図
【図９】本発明の実施の形態４における不揮発メモリ制御システムの一実施例を示す図
【図１０】本発明の実施の形態３における不揮発メモリ制御システムの説明図
【図１１】不揮発メモリ制御システムの一従来例を示す図
【図１２】不揮発メモリ制御システムの説明図
【図１３】不揮発メモリ制御システムの説明図
【符号の説明】
１　ＣＰＵ
２　主記憶メモリ
３　非ランダムアクセス型不揮発メモリ
４　非ランダムアクセス型不揮発メモリ
５　非ランダムアクセス型不揮発メモリ
６　非ランダムアクセス型不揮発メモリ
７　ＣＰＵ
８　非ランダムアクセス型不揮発メモリ
９　非ランダムアクセス型不揮発メモリ
１０　非ランダムアクセス型不揮発メモリ制御回路
１１　ＣＰＵ
１３　非ランダムアクセス型不揮発メモリ
１４　非ランダムアクセス型不揮発メモリ
１５　非ランダムアクセス型不揮発メモリ制御回路
１６　ランダムアクセス型不揮発メモリ
１７　非ランダムアクセス型不揮発メモリ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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