(57)【要約】【課題】不揮発性メモリセルにおける電源電圧が一定であっても、プロセスばらつきのために、容量絶縁膜あるいはトンネル絶縁膜にかかる電界ストレスがばらつき、最大の電界ストレスがかかるチップは寿命が短く、信頼性低下を招く。【解決手段】容量結合比測定回路１０７をチップ内に配置する。チップに対して電気的な検査を行う際、通常の電源を用いたＤＣテストを行い、次に容量結合比の測定を行う。そして容量結合比の測定結果に応じて電源電圧の補正値を設定する。その後、通常のメモリ検査を行う。製品として出荷された後は補正された電源電圧を用いて各種動作を行う。製造工程におけるメモリセルのプロセスばらつきを容量結合比として換算し、電源電圧に補正することにより上記ばらつきを吸収する。このため、動作時の電界ストレス信頼性が著しく向上し、寿命延長を図ることができる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
浮遊ゲート構造型の不揮発性メモリセルのマトリックス配列からなるメモリセルアレイを有し、前記不揮発性メモリセルの制御ゲートに印加するゲート電圧をプロセスばらつき情報に基づいて補正する電圧補正手段を備えていることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記プロセスばらつき情報が前記不揮発性メモリセルにおける容量絶縁膜とトンネル絶縁膜との容量結合比である請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記容量結合比を測定する容量結合比測定回路と、この容量結合比測定回路の測定で得た前記容量結合比に基づいて前記ゲート電圧を補正する電圧補正回路とを含む請求項２に記載の不揮発性半導体記憶装置。
【請求項４】
浮遊ゲート構造型の不揮発性メモリセルのマトリックス配列からなるメモリセルアレイと、
前記メモリセルアレイにおける前記不揮発性メモリセルの制御ゲートと浮遊ゲートとの間の容量絶縁膜と前記浮遊ゲートと半導体基板との間のトンネル絶縁膜との容量結合比を測定する容量結合比測定回路と、
この容量結合比測定回路の測定で得た前記容量結合比に基づいて前記ゲート電圧を補正する電圧補正回路とを備えている不揮発性半導体記憶装置。
【請求項５】
前記容量結合比測定回路は、前記不揮発性メモリセルと同一構造のレファレンスメモリセルと、前記レファレンスメモリセルに並列接続されかつゲート端子が共通接続されたレファレンストランジスタと、前記レファレンスメモリセルと前記レファレンストランジスタとを電源端子に対して切り換え接続する切り換えスイッチとを含む請求項３または請求項４に記載の不揮発性半導体記憶装置。
【請求項６】
前記容量結合比測定回路の測定で得た前記容量結合比の情報を前記メモリセルアレイに格納するように構成してある請求項３から請求項４までのいずれかに記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は浮遊ゲート構造型の不揮発性メモリセルのマトリックス配列からなるメモリセルアレイを有する不揮発性半導体記憶装置に関し、特には信頼性向上および寿命安定化を図るための技術に関する。
【０００２】
【従来の技術】
不揮発性メモリを搭載した半導体集積回路は、マイクロコントローラのプログラムコード格納に使用されるなど、産業上重要なものとなっている。
【０００３】
図８は一般的なスタック型のメモリセルの構造を示し、図８（ａ）は概略的な斜視図、図８（ｂ）は図８（ａ）におけるａ−ａ′線でのチャネル長方向に沿っての断面図、図８（ｃ）は図８（ａ）におけるｂ−ｂ′線でのチャネル幅方向に沿っての断面図である。図８において、８０１は制御ゲート（コントロールゲート）、８０２は容量絶縁膜、８０３は浮遊ゲート（フローティングゲート）、８０４はトンネル絶縁膜である。
【０００４】
メモリセルに記録されている情報を読み出すときは、制御ゲート８０１に電圧を印加する。浮遊ゲート８０３の電荷蓄積の状態に応じて、チャネルに電流が流れたり、流れなかったりする。このとき、容量絶縁膜８０２とトンネル絶縁膜８０４に電界ストレスがかかる。
【０００５】
図９は不揮発性メモリに対する検査方法の従来例を示す。ステップ９０１において通常の直流電源を用いた導通試験（ＤＣテスト）を行い、次にステップ９０２において、半導体集積回路内の電源回路における電源電圧の測定を行う。次いでステップ９０３において、前記の測定した電源電圧に基づいて電源回路の出力電圧の補正を行う。電源回路の出力電圧は製造工程のばらつきによって変動誤差を伴うが、ステップ９０３での電圧補正値設定によって補正し、出力電圧値を一定化する。その後、ステップ９０４以降で通常のメモリテストを実施する。
【０００６】
【特許文献１】
特開平６−５３４４７号公報
【０００７】
【発明が解決しようとする課題】
しかしながら、メモリセルは一般的に、製造工程における様々なプロセスばらつきを含んでいる。図１０は一般的なプロセスばらつきをまとめて示している。具体的には、酸化分離領域幅Ｗｇのばらつき、浮遊ゲート分割パターン幅Ｗｆｇのばらつき、制御ゲート形成パターン幅Ｌｇのばらつき、トンネル絶縁膜厚Ｔｏｘのばらつき、ゲート電極高さＴｆｇのばらつき、容量絶縁膜の膜厚Ｔｏｎｏのばらつきを含んでいる。
【０００８】
酸化分離領域（Ｗｇ）と浮遊ゲート分割パターン（Ｗｆｇ）と制御ゲート形成パターン（Ｌｇ）は、一般的にリソグラフィによって形成される。リソグラフィ技術においては、特にパターンを微細化したときにばらつき制御が難しくなる。そこで、通常は、ある程度のマージンを許容している。例えば最小加工寸幅の１０％をマージンとしている。
【０００９】
上記従来構造の場合、３種類のリソグラフィ工程を経てメモリセルが形成される。この場合、トータルでおよそ２０％の加工ばらつきをもつ。メモリセルにおける各動作時の電圧がチップばらつきによらず一定であるとすると、上記のプロセスばらつきを伴っている容量絶縁膜８０２やトンネル絶縁膜８０４にかかる電界ストレスも相当量のばらつきを持つ。その結果、電界ストレスばらつきの中で最大の電界ストレスがかかるチップは寿命が短いものとなり、信頼性低下につながる。
【００１０】
【課題を解決するための手段】
本発明は、次のような手段を講じることにより、上記の課題を解決する。
【００１１】
第１の解決手段として、本発明による不揮発性半導体記憶装置は、浮遊ゲート構造型の不揮発性メモリセルのマトリックス配列からなるメモリセルアレイを有し、前記不揮発性メモリセルの制御ゲートに印加するゲート電圧をプロセスばらつき情報に基づいて補正する電圧補正手段を備えている。
【００１２】
この構成による作用は次のとおりである。不揮発性半導体記憶装置の製造工程における不揮発性メモリセルのプロセスばらつきにかかわる情報（プロセスばらつき情報）と不揮発性メモリセルの寿命を最適化する上でのゲート電圧との関係は、これをあらかじめ知ることができる。このプロセスばらつき情報とゲート電圧との関係を管理しておき、不揮発性メモリセルを駆動するときに、電圧補正手段によってプロセスばらつき情報に基づいてゲート電圧を補正する。したがって、プロセスばらつきにかかわらず、不揮発性メモリセルの絶縁膜にかかる電界ストレスを所定範囲に収めることができ、メモリセルアレイの寿命低下を抑制することができるとともに、不揮発性半導体記憶装置の電界ストレスに対する信頼性を向上することができる。
【００１３】
上記において好ましい態様は、前記のプロセスばらつき情報を不揮発性メモリセルにおける容量絶縁膜とトンネル絶縁膜との容量結合比とすることである。容量絶縁膜は不揮発性メモリセルの制御ゲートと浮遊ゲートとの間に介在されたものであり、トンネル絶縁膜は浮遊ゲートと半導体基板との間に介在されたものである。この容量絶縁膜とトンネル絶縁膜との容量結合比はプロセスばらつき情報として典型である。この容量結合比とゲート電圧との関係を管理しておき、不揮発性メモリセルを駆動するときに、容量結合比に基づいてゲート電圧を補正する。したがって、プロセスばらつきにかかわらず、容量結合比およびトンネル絶縁膜にかかる電界ストレスを所定範囲に収めることができ、メモリセルアレイの寿命低下を抑制することができるとともに、不揮発性半導体記憶装置の電界ストレスに対する信頼性を向上することができる。
【００１４】
また、上記において別の好ましい態様は、当該の不揮発性半導体記憶装置が、前記容量結合比を測定する容量結合比測定回路と、この容量結合比測定回路の測定で得た前記容量結合比に基づいて前記ゲート電圧を補正する電圧補正回路とを含むことである。
【００１５】
この構成による作用は次のとおりである。プロセスばらつき情報としての容量結合比に基づいてゲート電圧を補正する機能については、これを内蔵させておくのが好ましい。内蔵させておくことにより、個々の不揮発性半導体記憶装置で電圧補正が可能となり、電圧補正の対策を容易化することができる。
【００１６】
別の観点から本発明を次のよう記述することも可能である。浮遊ゲート構造型の不揮発性メモリセルのマトリックス配列からなるメモリセルアレイと、前記メモリセルアレイにおける前記不揮発性メモリセルの制御ゲートと浮遊ゲートとの間の容量絶縁膜と前記浮遊ゲートと半導体基板との間のトンネル絶縁膜との容量結合比を測定する容量結合比測定回路と、この容量結合比測定回路の測定で得た前記容量結合比に基づいて前記ゲート電圧を補正する電圧補正回路とを備えている不揮発性半導体記憶装置である。
【００１７】
上記において好ましい態様は、前記の容量結合比測定回路が、次のように構成されていることである。すなわち、前記不揮発性メモリセルと同一構造のレファレンスメモリセルと、前記レファレンスメモリセルに並列接続されかつゲート端子が共通接続されたレファレンストランジスタと、前記レファレンスメモリセルと前記レファレンストランジスタとを電源端子に対して切り換え接続する切り換えスイッチとを含む状態に、前記の容量結合比測定回路が構成されていることである。
【００１８】
不揮発性半導体記憶装置の製造において、不揮発性メモリセルを作り込む際に、容量結合比測定回路として同一構造のレファレンスメモリセルを構成するとともに、レファレンストランジスタを構成する。容量結合比の測定は、ゲート電圧の掃引に対するドレイン電流変化の傾きを考慮すればよい。レファレンストランジスタにおける電流変化の傾きに対するレファレンスメモリセルにおける電流変化の傾きの比として容量結合比を捉えることができる。
【００１９】
また、前記容量結合比測定回路の測定で得た前記容量結合比の情報を前記メモリセルアレイに格納するように構成することも好ましい。
【００２０】
【発明の実施の形態】
以下、本発明にかかわる不揮発性半導体記憶装置の実施の形態について図面を参照しながら説明する。
【００２１】
図１は本発明の実施の形態における不揮発性半導体記憶装置の構成を示すブロック図である。図１において、１０１は入出力回路、１０２は電源回路、１０３はメモリセルアレイ、１０３ａはユーザ使用領域、１０３ｂはシステム情報格納領域、１０４はＸデコーダ、１０５はＹデコーダ、１０６は電圧補正回路、１０７は容量結合比測定回路である。容量結合比測定回路１０７が電圧補正回路１０６に関連付けられている。本実施の形態では、容量結合比測定回路１０７が同一の集積回路のチップに搭載されている。
【００２２】
図２は容量結合比測定回路１０７の構成の一例を示す回路図である。図２において、２０１はメモリセルアレイ１０３における不揮発性メモリセルと等価なレファレンスメモリセル、２０２はレファレンストランジスタ、２０３は切り換えスイッチ、２０４は高電位側電源Ｖｄの電源端子、２０５は電流計、２０６はゲート電圧印加端子、２０７はテストモード設定端子である。レファレンスメモリセル２０１のソースとレファレンストランジスタ２０２のソースが低電位側電源（ＶＳＳ）に共通接続され、それぞれのゲートがゲート電圧印加端子２０６に接続されている。レファレンスメモリセル２０１のドレインとレファレンストランジスタ２０２のドレインが切り換えスイッチ２０３を介して電源端子２０４に共通に接続されている。切り換えスイッチ２０３はテストモード設定端子２０７から入力されるテストモード信号Ｓｍによって切り換えられるように構成されている。テストモード信号Ｓｍが“０”のときは、切り換えスイッチ２０３はレファレンストランジスタ２０２の側に切り換えられ、“１”のときはレファレンスメモリセル２０１の側に切り換えられる。もっとも、この関係は逆でもかまわない。電源端子２０４と切り換えスイッチ２０３との間には、レファレンスメモリセル２０１またはレファレンストランジスタ２０２に流れる電流を検出するための電流計２０５が挿入されている。電源端子２０４、ゲート電圧印加端子２０６、テストモード設定端子２０７はそれぞれテスターの適切な検査端子に接続される。電源端子２０４に印加される高電位側電源Ｖｄは例えば１．５Ｖである。なお、電流計２０５は外部のテスター側に設けてもよい。
【００２３】
次に、上記のように構成された容量結合比測定回路１０７の動作を説明する。
【００２４】
まず、テストモード信号Ｓｍを“０”に設定して切り換えスイッチ２０３をレファレンストランジスタ２０２の側に切り換え、ゲート電圧印加端子２０６にゲート電圧Ｖｇを印加する。このゲート電圧Ｖｇを例えば０Ｖから３Ｖまで徐々に変化させながら、レファレンストランジスタ２０２に流れる電流Ｉｔｒを電流計２０５で測定する。この電流Ｉｔｒも徐々に変化する。
【００２５】
次に、テストモード信号Ｓｍを“１”に設定して切り換えスイッチ２０３をレファレンスメモリセル２０１の側に切り換え、上記と同様にゲート電圧Ｖｇを徐々に変化させながら、レファレンスメモリセル２０１に流れる電流Ｉｍｃを電流計２０５で測定する。この電流Ｉｍｃも徐々に変化する。
【００２６】
このときの動作を図３のタイミングチャートによって説明する。図３（ａ）はゲート電圧Ｖｇを示し、図３（ｂ）はテストモード信号Ｓｍを示し、図３（ｃ）はドレインに印加する電圧Ｖｄを示し、図３（ｄ）は電流計２０５で検出される電流Ｉｄを示す。
【００２７】
時刻Ｔ１より容量結合比の測定を開始する。時刻Ｔ１以前の各端子の状態は不定である。時刻Ｔ１においてテストモード信号Ｓｍを“０”に設定するとともに、１．５Ｖのドレイン印加電圧Ｖｄを立ち上げる。そして、時刻Ｔ１から時刻Ｔ２にかけてゲート電圧Ｖｇを０Ｖから３Ｖまで徐々に変化させる。レファレンストランジスタ２０２に流れる電流Ｉｔｒはゲート電圧Ｖｇの変化に応じて変化する。これが電流計２０５で検出電流Ｉｄとして検出される。そして、ゲート電圧Ｖｇが３Ｖに到達した時刻Ｔ２でゲート電圧Ｖｇはリセットされて０Ｖに戻される。この時刻Ｔ２で、レファレンストランジスタ２０２についてのゲート電圧の変化に対するドレイン電流の関係の測定が終了となる。
【００２８】
時刻Ｔ３で、テストモード信号Ｓｍを“１”に設定し、切り換えスイッチ２０３をレファレンスメモリセル２０１側に切り換える。次いで、時刻Ｔ４から時刻Ｔ５にかけてゲート電圧Ｖｇを０Ｖから３Ｖまで徐々に変化させる。レファレンスメモリセル２０１に流れる電流Ｉｍｃはゲート電圧Ｖｇの変化に応じて変化する。これが電流計２０５で検出電流Ｉｄとして検出される。そして、ゲート電圧Ｖｇが３Ｖに到達した時刻Ｔ５でゲート電圧Ｖｇはリセットされて０Ｖに戻される。この時刻Ｔ５で、レファレンスメモリセル２０１についてのゲート電圧の変化に対するドレイン電流の関係が測定終了となる。
【００２９】
上記の測定により、レファレンストランジスタ２０２およびレファレンスメモリセル２０１についてのゲート電圧Ｖｇに対するドレイン電流Ｉｄの関係をグラフ化することができる。その様子を図４に示す。図４において、横軸はゲート電圧Ｖｇを示し、縦軸はドレイン電流Ｉｄの対数ｌｏｇ（Ｉｄ）を示す。ドレイン電流の対数ｌｏｇ（Ｉｄ）におけるリニア特性部の傾きをとり、レファレンストランジスタ２０２の傾きをｋｔｒ、レファレンスメモリセル２０１の傾きをｋｍｃとする。リニア特性部に該当するドレイン電流については、トランジスタの大きさ、構造、その他の要因によって違いはあるが、概ね１ｎＡ〜１０μＡの範囲が対応する。
【００３０】
レファレンストランジスタ２０２に対するレファレンスメモリセル２０１の容量結合比μを考える。この容量結合比μは、図４の傾きｋｔｒ，ｋｍｃを用いて、
μ＝ｋｍｃ／ｋｔｒ  …………（１）
と表すことができる。容量結合比測定回路１０７は、この容量結合比μの値を測定する。そして、それを入出力回路１０１を介してシステム情報格納領域１０３にロードする。あるいは、容量結合比μをテスターが持つ演算装置で算出し、それをロードしてもよい。
【００３１】
次に、電圧補正量を決める処理について説明する。ここでは、読み出し動作時を例にとって説明する。
【００３２】
メモリセル構造の設計時に期待される容量結合比の中心値をμ０、読み出し動作時に期待されるゲート電圧の中心値をＶｇ０とする。また、測定によって算出された容量結合比を上記のμとする。この測定の容量結合比μに対応する適切なゲート電圧Ｖｇｃを求める。これが補正されたゲート電圧Ｖｇｃである。補正されたゲート電圧Ｖｇｃと測定された容量結合比μとの関係が、設計時のゲート電圧の中心値Ｖｇ０と設計時の容量結合比の中心値μ０との関係に対応するようにする。
【００３３】
上述したようにレファレンスメモリセル２０１には各種のプロセスばらつきがある。その結果として、レファレンスメモリセル２０１に流れる電流Ｉｍｃにばらつきが生じる。すなわち、レファレンスメモリセル２０１における電流変化の傾きｋｍｃがばらつく。レファレンスメモリセル２０１におけるプロセスばらつきに対してレファレンストランジスタ２０２におけるプロセスばらつきは充分に小さい。したがって、レファレンストランジスタ２０２における電流変化の傾きｋｔｒは実質的に変化しないものとしてよい。
【００３４】
レファレンスメモリセル２０１に流れる電流Ｉｍｃが正規の電流Ｉｍｃ０に対して減少するとき、電流変化の傾きｋｍｃも減少し、容量結合比μも減少する。電流が減少することを補償するためには、ゲート電圧を増加させればよい。逆に、電流が増加したとき容量結合比μも増加するが、このとき電流が増加したことを補償するには、ゲート電圧を減少させればよい。すなわち、ゲート電圧の補正は、容量結合比μに逆比例したものとすればよい。
【００３５】
補正されたゲート電圧Ｖｇｃを設計時のゲート電圧の中心値Ｖｇ０、設計時の容量結合比の中心値μ０、測定の容量結合比μで表すと、逆比例の関係から、
Ｖｇｃ ＝（μ０／μ）・Ｖｇ０  …………（２）
とすればよい。電流変化の傾きを用いて表すと、次のようになる。レファレンスメモリセル２０１における正規の電流変化の傾きをｋｍｃ０、測定時の電流変化の傾きｋｍｃとして、傾きは容量結合比に比例することから、
Ｖｇｃ ＝（ｋｍｃ０／ｋｍｃ）・Ｖｇ０  …………（３）
となる。補正されたゲート電圧Ｖｇｃは、（２）式または（３）式で計算すればよい。
【００３６】
次に、以下、本発明にかかわる不揮発性メモリの検査方法の実施の形態について、図５のフローチャートにしたがって説明する。
【００３７】
ステップ３０１において、直流電源を用いた一般的な導通試験（ＤＣテスト）を行い、次にステップ３０２において、半導体集積回路内の電源回路における電源電圧の測定を行う。次いでステップ３０３において、前述の容量結合比μの測定を行う。次いでステップ３０４において、ゲート電圧Ｖｇの補正を行い、補正されたゲート電圧Ｖｇｃを求めた上で、この補正されたゲート電圧Ｖｇｃを加味する状態で一般的な電源回路の出力電圧の補正を行う。これにより、電源回路の出力電圧のプロセスばらつきとともにメモリセルのプロセスばらつきを補正する。その後、ステップ３０５以降で、公知と同様のメモリテストを実施する。
【００３８】
このような本実施の形態の不揮発性メモリの検査方法によれば、チップごとに異なるメモリセルのプロセスばらつきがあっても、メモリセル内の容量絶縁膜およびトンネル絶縁膜にかかる動作時の電界ストレスが一定になり、信頼性を向上することができるとともに、寿命を安定化させることができる。
【００３９】
図６は図１の半導体集積回路の動作を示すフローチャートである。図６（ａ）は検査時のフローチャート、図６（ｂ）は通常使用時のフローチャートである。
【００４０】
検査時に置いては、図６（ａ）に示すように、ステップ４０１において容量結合比を測定し、ステップ４０２で補正電圧値を設定し、ステップ４０３においてメモリセルアレイ１０３のシステム情報格納領域１０３ｂに補正電圧値を格納する。
【００４１】
また、通常使用時においては、図６（ｂ）に示すように、ステップ４１１において読み出しまたは書き込みまたは消去のコマンドを受理し、ステップ４１２においてシステム情報格納領域１０３ｂから電圧補正情報を読み出し、ステップ４１３において電圧補正回路１０６に前記の読み出した電圧補正情報を設定し、ステップ４１４において前記の読み出しまたは書き込みまたは消去のコマンドを実行する。
【００４２】
上記により、チップごとの不揮発性メモリの動作信頼性を著しく向上させることができる。
【００４３】
図７は信頼性向上の説明図である。横軸は電圧を示し、縦軸は寿命を示す。ただし、横軸はゲート電圧Ｖｇの逆数（Ｖｇ−１）で示されている。５０１は電圧と寿命の関係を示す。太線の範囲でばらつきがある。ゲート電圧ＶｇがＶ０からＶ１の間でばらつき（Ｖ０＞Ｖ１）、これに伴って寿命がＴ０からＴ１の間でばらつく。容量結合比がばらついた状態で一定値の電圧が印加されると、ばらつきによって、最大Ｖ０−１の電界が与えられることになる。Ｖ０−１は補正をかけていない場合の絶縁膜に対する電界ストレスが最大の場合に該当し、このときの寿命Ｔ０は短い。本発明の実施の形態を適用すると、容量結合比にばらつきがあっても、補正をかけたゲート電圧Ｖｇｃ−１は一定となり、このときの寿命ＴｃはΔＴだけ改善され、電界ストレスに対する信頼性が向上する。
【００４４】
【発明の効果】
本発明によれば、プロセスばらつきにかかわらず、不揮発性メモリセルの絶縁膜にかかる電界ストレスを所定範囲に収めることができ、メモリセルアレイの寿命低下を抑制することができるとともに、不揮発性半導体記憶装置の電界ストレスに対する信頼性を向上することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態における不揮発性半導体記憶装置の構成を示すブロック図
【図２】本発明の実施の形態における不揮発性半導体記憶装置の容量結合比測定回路の構成の一例を示す回路図
【図３】上記容量結合比測定回路の動作を示すタイミングチャート
【図４】本発明の実施の形態における不揮発性半導体記憶装置のゲート電圧とドレイン電流の特性図
【図５】本発明の実施の形態における不揮発性半導体記憶装置の検査方法の動作を示すフローチャート
【図６】本発明の実施の形態における不揮発性半導体記憶装置の動作を示すフローチャート
【図７】本発明の実施の形態における不揮発性半導体記憶装置の信頼性向上の説明図
【図８】一般的なスタック型のメモリセルの構造を示し、（ａ）は概略的な斜視図、（ｂ）は（ａ）におけるａ−ａ′線での断面図、（ｃ）は（ａ）におけるｂ−ｂ′線での断面図
【図９】従来の不揮発性メモリ検査方法の動作を示すフローチャート
【図１０】一般的なプロセスばらつきをまとめて示す説明図
【符号の説明】
１０２  電源回路
１０３  メモリセルアレイ
１０６  電圧補正回路
１０７  容量結合比測定回路
２０１  レファレンスメモリセル
２０２  レファレンストランジスタ
２０３  切り換えスイッチ
Ｖｇ  ゲート電圧
Ｉｍｃ  レファレンスメモリセルに流れる電流
Ｉｔｒ  レファレンストランジスタに流れる電流
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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