(57)【要約】【課題】差動回路設計の際、差動対の特性の非対称性をキャンセルし、差動特性を補償する半導体集積回路及びその設計方法の提供。【解決手段】【構成】対となる差動入力端子、及び対となる差動出力端子を持つ差動回路を設計及びレイアウトするにあたり、該差動回路の差動入力端子対をなす入力端子１つあたりの半分の入力容量を有し対となる差動入力端子と、該差動回路の差動出力端子対の出力端子１つあたりの半分の駆動能力を有し対となる差動出力端子を有し、前記差動回路と同等の機能を有するサブ半導体回路２個に分割し、さらに、各サブ半導体回路の差動入力端子、差動出力端子同士を接続し、サブ半導体回路、及び配線のマスクレイアウトが鏡面反転の関係になるようにマスクレイアウトを行い、その際、差動対の特性のアンバランスをキャンセルするために、差動端子対を互い違いに接続する。【選択図】図２
2004031407.tif 000002
【特許請求の範囲】
【請求項１】
１つの差動入力端子対をなす２つの入力端子と、１つの差動出力端子対をなす２つの出力端子とを少なくとも含み、前記差動入力端子対から入力信号を差動入力し、出力信号を前記差動出力端子対から差動出力する回路（「元の回路」という）が、同一のチップ上に集積化される回路群の少なくとも１つとなる半導体集積回路であって、
前記元の回路の代わりに、前記元の回路と同一又は等価な機能の回路構成の２つのサブ回路を備えており、
前記２つのサブ回路をなす第１及び第２のサブ回路のそれぞれが、
前記元の回路の前記差動入力端子対をなす入力端子１つあたりの半分の入力容量を有し、各サブ回路の差動入力端子対をなす第１及び第２の入力端子と、
前記元の回路の前記差動出力端子対をなす出力端子１つあたりの半分の駆動能力を有し、各サブ回路の差動出力端子対をなす第１及び第２の出力端子と、
を有し、
前記第１及び第２のサブ回路に対して、共通に設けられている、１つの差動入力端子対と１つの差動出力端子対とを有し、
前記第１のサブ回路の第１の入力端子と前記第２のサブ回路の第２の入力端子とが、前記第１及び第２のサブ回路に共通の前記差動入力端子対の１つの入力端子に接続され、
前記第１のサブ回路の第２の入力端子と前記第２のサブ回路の第１の入力端子とが、前記第１及び第２のサブ回路に共通の前記差動入力端子対の他の入力端子に接続され、
前記第１のサブ回路の第１の出力端子と前記第２のサブ回路の第２の出力端子とが、前記第１及び第２のサブ回路に共通の前記差動出力端子対の１つの出力端子に接続され、
前記第１のサブ回路の第２の出力端子と前記第２のサブ回路の第１の出力端子とが、前記第１及び第２のサブ回路に共通の前記差動出力端子対の他の出力端子に接続されてなる、ことを特徴とする半導体集積回路。
【請求項２】
前記第１のサブ回路の配置と前記第２のサブ回路の配置、及び、前記第１のサブ回路と前記第２のサブ回路との間の配線が、互いに鏡面反転の関係になるように、配置及び配線されている、ことを特徴とする請求項１記載の半導体集積回路。
【請求項３】
１つの差動入力端子対をなす２つの入力端子と、１つの差動出力端子対をなす２つの出力端子とを少なくとも有し、前記差動入力端子対からの信号を差動入力し、出力信号を前記差動出力端子対から差動出力する回路（「元の回路」という）が、同一のチップ上に集積化される回路群の少なくとも１つとなる半導体集積回路であって、
前記元の回路は、前記元の回路と同一又は等価な回路構成の２つのサブ回路に置き換えられ、
前記２つのサブ回路をなす第１及び第２のサブ回路のそれぞれは、
前記元の回路の前記差動入力端子対をなす入力端子１つあたりの半分の入力容量を有し、各サブ回路の差動入力端子対をなす第１及び第２の入力端子と、
前記元の回路の前記差動出力端子対をなす出力端子１つあたりの半分の駆動能力を有し、各サブ回路の差動出力端子対をなす第１及び第２の出力端子を有し、さらに、前記第１のサブ回路は、前記第１のサブ回路と同一又は等価な機能の回路構成のＮ個（Ｎは２以上の整数）の第１群の子の回路で置き換えられて構成され、
前記第２のサブ回路は、前記第２のサブ回路と同一又は等価な機能の回路構成のＮ個の第２群の子の回路で置き換えられて構成されており、
前記Ｎ個の第１群の子の回路と前記Ｎ個の第２群の子の回路に対して、共通に設けられている、１つの差動入力端子対と１つの差動出力端子対とを有し、
前記Ｎ個の第１群の子の回路のそれぞれは、
前記第１のサブ回路の前記差動入力端子対をなす入力端子１つあたりのＮ分の１の入力容量を有し、各子の回路の差動入力端子対をなす第１及び第２の入力端子と、
前記第１のサブ回路の前記差動出力端子対をなす出力端子１つあたりのＮ分の１の駆動能力を有し、各子の回路の差動出力端対をなす第１及び第２の出力端子と、
を有し、
前記Ｎ個の第２群の子の回路のそれぞれは、
前記第２のサブ回路の前記差動入力端子対をなす入力端子１つあたりのＮ分の１の入力容量を有し、各子の回路の差動入力端子対をなす第１及び第２の入力端子と第２の入力端子と、
前記第２のサブ回路の前記差動出力端子対をなす出力端子１つあたりのＮ分の１の駆動能力を有し、各子の回路の差動出力端子対をなす第１及び第２の出力端子と、
を有し、
Ｎ個の前記第１群の子の回路とＮ個の前記第２群の子の回路とのそれぞれについて、
前記第１群の子の回路と、前記第１群の子の回路に対応する前記第２群の子の回路とは、互いに鏡面反転の関係になるように、レイアウトされており、
互いに鏡面反転の関係にあり対をなす第１の子の回路と第２の子の回路について、
前記第１の子の回路の第１の入力端子と前記第２の子の回路の第２の入力端子とが、共通に設けられた前記差動入力端子対の１つの入力端子に接続され、
前記第１の子の回路の第２の入力端子と前記第２の子の回路の第１の入力端子とが、共通に設けられた前記差動入力端子対の他の入力端子に接続され、
前記第１の子の回路の第１の出力端子と前記第２の子の回路の第２の出力端子とが、前記共通に設けられた前記差動出力端子対の１つの出力端子に接続され、
前記第１の子の回路の第２の出力端子と前記第２の子の回路の第１の出力端子とが、共通に設けられた前記差動出力端子対の他の出力端子に接続されている、ことを特徴とする半導体集積回路。
【請求項４】
第１及び第２の入力端子からなる差動入力端子対をＡ組（ただし、Ａは所定の正整数）備え、第１及び第２の出力端子からなる差動出力端子対をＢ組（ただし、Ｂは所定の正整数）備え、
それぞれの組の差動入力端子対から信号を差動入力し、出力信号を対応する差動出力対より差動出力する回路（「元の回路」という）が、同一のチップ上に集積化される回路群の少なくとも１つとなる半導体集積回路であって、
前記元の回路は、前記元の回路と同一又は等価な機能の回路構成の、２つのサブ回路で置き換えられ、
前記２つのサブ回路をなす第１及び第２のサブ回路のそれぞれは、
前記元の回路の前記差動入力端子対をなす入力端子１つあたりの半分の入力容量を有する第１及び第２の入力端子よりなる差動入力端子対をＡ組備え、
前記元の回路の前記差動出力端子対をなす入力端子１つあたりの半分の駆動能力を有する第１及び第２の出力端子よりなる差動出力端子対をＢ組有し、
前記第１のサブ回路は、前記第１のサブ回路と同一又は等価な機能の回路構成のＮ（ただし、Ｎは２以上の所定の整数）個の第１群の子の回路で置き換えられて構成されており、
前記第２のサブ回路は、前記第２のサブ回路と同一又は等価な機能の回路構成のＮ個の第２群の子の回路で置き換えられて構成されており、
前記Ｎ個の第１群の子の回路のそれぞれは、
前記第１のサブ回路の前記差動出力端子対の入力端子１つあたりのＮ分の１の入力容量を有する第１及び第２の入力端子よりなる差動入力端子対をＡ組有し、
前記第１のサブ回路の前記差動出力端子対をなす入力端子１つあたりのＮ分の１の駆動能力を有する第１及び第２の出力端子よりなる差動出力端子対をＢ組有し、
前記Ｎ個の第２群の子の回路のそれぞれは、
前記第２のサブ回路の前記差動出力端子対をなす入力端子１つあたりのＮ分の１の入力容量を有する第１及び第２の入力端子よりなる差動入力端子対をＡ組有し、
前記第２のサブ回路の前記差動出力端子対をなす差動入力端子１つあたりのＮ分の１の駆動能力を有する第１及び第２の出力端子よりなる差動出力端子対をＢ組有し、
Ｎ個の前記第１群の子の回路とＮ個の前記第２群の子の回路とのそれぞれについて、
前記第１群の子の回路と前記第１群の子の回路に対応する前記第２群の子の回路とは、互いに鏡面反転の関係になるように、レイアウトされており、
互いに鏡面反転の関係にあり対をなす第１の子の回路と第２の子の回路のＡ組の差動入力端子対のそれぞれについて、
前記第１の子の回路の第ｉ（ただし、ｉは１以上Ａ以下の整数）組の差動入力端子対の第１の入力端子と、前記第２の子の回路の第ｉ組の差動入力端子対の第２の入力端子とが、前記元の回路に対応して、共通に設けられた第ｉ組の差動入力端子対の１つの入力端子に接続され、
前記第１の子の回路の第ｉ組の差動入力端子対の第２の入力端子と前記第２の子の回路の第ｉ組の差動入力端子対の第１の入力端子とが、前記元の回路に対応して、共通に設けられた第ｉ組の差動入力端子対の前記差動入力端子対の他の入力端子に接続され、
互いに鏡面反転の関係にあり対をなす前記第１の子の回路と前記第２の子の回路のＢ組の差動出力端子対のそれぞれについて、
前記第１の子の回路の第ｊ（ただし、ｊは１以上Ｂ以下の整数）組の差動出力端子対の第１の出力端子と、前記第２の子の回路の第ｊ組の差動出力端子対の第２の出力端子とが、前記元の回路に対応して、共通に設けられた第ｊ組の差動出力端子対の１つの出力端子に接続され、
前記第１の子の回路の第ｊ組の差動出力端子対の第２の出力端子と、前記第２の子の回路の第ｊ組の差動出力端子対の第１の出力端子とが、前記元の回路に対応して共通に設けられた、第ｊ組の差動出力端子対の前記差動出力端子対の他の出力端子に接続されてなる、ことを特徴とする半導体集積回路。
【請求項５】
半導体回路の回路情報を基に、半導体基板上への集積化のための、配置及び配線のレイアウト処理をコンピュータで行う半導体集積回路の設計方法であって、
１つの差動入力端子対をなす２つの入力端子と、１つの差動出力端子対をなす２つの出力端子とを少なくとも有し、前記差動入力端子対からの信号を差動入力し、出力信号を前記差動出力端子対から差動出力する回路（「元の回路」という）の回路情報を記憶手段から入力し、前記元の回路を、前記元の回路と同一又は等価な機能の回路構成の２つのサブ回路で置き換え、前記２つのサブ回路の回路情報を記憶手段に記憶するステップを有し、
前記２つのサブ回路をなす第１及び第２のサブ回路のそれぞれが、
前記元の回路の前記差動入力端子対をなす入力端子１つあたりの半分の入力容量を有し、各サブ回路の差動入力端子対をなす第１及び第２の入力端子と、
前記元の回路の前記差動出力端子対をなす出力端子の半分の駆動能力を有し、各サブ回路の差動出力端子対をなす第１及び第２の出力端子と、
を有するものであり、
前記第１及び第２のサブ回路に対して、共通に、１つの差動入力端子対と１つの差動出力端子対とを用意し、
前記記憶手段より、前記第１及び第２のサブ回路の回路情報を入力し、前記第１のサブ回路の第１の入力端子と前記第２のサブ回路の第２の入力端子とを接続して、前記第１及び第２のサブ回路に共通の前記差動入力端子対の１つの入力端子とするステップと、
前記第１のサブ回路の第２の入力端子と前記第２のサブ回路の第１の入力端子とを接続して、前記第１及び第２のサブ回路に共通の前記差動入力端子対の他の入力端子とするステップと、
前記第１のサブ回路の第１の出力端子と前記第２のサブ回路の第２の出力端子とを接続して、前記第１及び第２のサブ回路に共通の前記差動出力端子対の１つの出力端子とするステップと、
前記第１のサブ回路の第２の出力端子と第２のサブ回路の第１の出力端子を接続して、前記第１及び第２のサブ回路に共通の前記差動出力端子対の他の出力端子とするステップと、
を含む、ことを特徴とする半導体集積回路の設計方法。
【請求項６】
前記第１のサブ回路の配置と前記第２のサブ回路の配置、及び、前記第１のサブ回路と前記第２のサブ回路間の配線が、互いに鏡面反転の関係になるようにレイアウトされる、ことを特徴とする請求項５記載の半導体集積回路の設計方法。
【請求項７】
半導体回路の回路情報を基に、半導体基板上への集積化のための、配置及び配線のレイアウト処理をコンピュータで行う半導体集積回路の設計方法であって、
１つの差動入力端子対をなす２つの入力端子と、１つの差動出力端子対をなす２つの出力端子とを少なくとも有し、前記差動入力端子対からの信号を差動入力し、出力信号を前記差動出力端子対から差動出力する回路（「元の回路」という）の回路情報を記憶手段より入力し、前記元の回路を、前記元の回路と同一又は等価な回路構成の２つのサブ回路で置き換え、前記２つのサブ回路の回路情報を記憶手段に記憶するステップを有し、
前記２つのサブ回路をなす第１及び第２のサブ回路のそれぞれは、
前記元の回路の前記差動入力端子対をなす入力端子１つあたりの半分の入力容量を有し、各サブ回路の差動入力端子対をなす第１及び第２の入力端子と、
前記元の回路の前記差動出力端子対をなす出力端子の半分の駆動能力を有し、各サブ回路の差動出力端子対をなす第１及び第２の出力端子を有し、
前記Ｎ個の第１群の子の回路と前記Ｎ個の第２群の子の回路に対して、共通に設けられている、１つの差動入力端子対と１つの差動出力端子対とを有し、
前記記憶手段から前記第１のサブ回路の回路情報を入力し、前記第１のサブ回路を、前記第１のサブ回路と同一又は等価な機能の回路構成のＮ個（Ｎは２以上の整数）の第１群の子の回路で置き換え、前記Ｎ個の第１群の子の回路の回路情報を記憶手段に記憶するステップと、
前記記憶手段から前記第２のサブ回路の回路情報を入力し、前記第２のサブ回路を、前記第２のサブ回路と同一又は等価な機能の回路構成のＮ個（Ｎは２以上の整数）の第２群の子の回路で置き換え、前記Ｎ個の第２群の子の回路の回路情報を記憶手段に記憶するステップと、
を有し、
前記Ｎ個の第１群の子の回路のそれぞれは、
前記第１のサブ回路の前記差動入力端子対をなす入力端子１つあたりのＮ分の１の入力容量を有し、各子の回路の差動入力端子対をなす第１及び第２の入力端子と、
前記第１のサブ回路の前記差動出力端子対をなす出力端子１つあたりのＮ分の１の駆動能力を有し、各子の回路の差動出力端対をなす第１及び第２の出力端子と、
を有するものであり、
前記Ｎ個の第２群の子の回路のそれぞれは、
前記第２のサブ回路の前記差動入力端子対をなす入力端子のＮ分の１の入力容量を有し、各子の回路の差動入力端子対をなす第１及び第２の入力端子と第２の入力端子と、
前記第２のサブ回路の前記差動出力端子対をなす出力端子１つあたりのＮ分の１の駆動能力を有し、各子の回路の差動出力端子対をなす第１及び第２の出力端子と、
を有するものであり、
Ｎ個の前記第１群の子の回路とＮ個の前記第２群の子の回路とのそれぞれについて、
前記第１群の子の回路と、前記第１群の子の回路に対応する前記第２群の子の回路とが、互いに鏡面反転の関係になるように、レイアウトするステップを有し、
その際、互いに鏡面反転の関係にあり対をなす第１の子の回路と第２の子の回路について、
前記第１の子の回路の第１の入力端子と前記第２の子の回路の第２の入力端子とを接続し、共通に設けられた前記差動入力端子対の１つの入力端子とするステップと、
前記第１の子の回路の第２の入力端子と前記第２の子の回路の第１の入力端子とを接続し、共通に設けられた前記差動入力端子対の他の入力端子とするステップと、
前記第１の子の回路の第１の出力端子と前記第２の子の回路の第２の出力端子とを接続し、共通に設けられた前記差動出力端子対の１つの出力端子とするステップと、
前記第１の子の回路の第２の出力端子と前記第２の子の回路の第１の出力端子とを接続し、共通に設けられた前記差動出力端子対の他の出力端子とするステップと、
を含む、ことを特徴とする半導体集積回路の設計方法。
【請求項８】
半導体回路の回路情報を基に、半導体基板上への集積化のための、配置及び配線のレイアウト処理をコンピュータで行う半導体集積回路の設計方法であって、
第１及び第２の入力端子からなる差動入力端子対をＡ組（ただし、Ａは所定の正整数）備え、第１及び第２の出力端子からなる差動出力端子対をＢ組（ただし、Ｂは所定の正整数）備え、それぞれの組の差動入力端子対から信号を差動入力し、出力信号を対応する差動出力対より差動出力する回路（「元の回路」という）の回路情報を記憶手段より入力し、前記元の回路を、前記元の回路と同一又は等価な機能の回路構成の２つのサブ回路で置き換え、前記２つのサブ回路の回路情報を記憶手段に記憶するステップを有し、
前記２つのサブ回路をなす第１及び第２のサブ回路のそれぞれは、
前記元の回路の前記差動入力端子対をなす入力端子１つあたりの半分の入力容量を有する第１及び第２の入力端子よりなる差動入力端子対をＡ組備え、
前記元の回路の前記差動出力端子対をなす入力端子１つあたりの半分の駆動能力を有する第１及び第２の出力端子よりなる差動出力端子対をＢ組有し、
前記第１のサブ回路の回路情報を前記記憶手段より入力し、前記第１のサブ回路を、前記第１のサブ回路と同一又は等価な機能の回路構成のＮ個（ただし、Ｎは２以上の所定の整数）の第１群の子の回路で置き換え、前記Ｎ個の第１群の子の回路の回路情報を記憶手段に記憶するステップと、
前記第２のサブ回路の回路情報を前記記憶手段より入力し、前記第２のサブ回路を、前記第２のサブ回路と同一又は等価な機能の回路構成のＮ個の第２群の子の回路で置き換え、前記Ｎ個の第２群の子の回路の回路情報を記憶手段に記憶するステップと、
を有し、
前記Ｎ個の第１群の子の回路のそれぞれは、
前記第１のサブ回路の差動出力端子対の入力端子１つあたりのＮ分の１の入力容量を有する第１及び第２の入力端子よりなる差動入力端子対をＡ組有し、
前記第１のサブ回路の差動出力端子対をなす入力端子１つあたりのＮ分の１の駆動能力を有する第１及び第２の出力端子よりなる差動出力端子対をＢ組有し、
前記Ｎ個の第２群の子の回路のそれぞれは、
前記第２のサブ回路の差動出力端子対をなす入力端子１つあたりのＮ分の１の入力容量を有する第１及び第２の入力端子よりなる差動入力端子対をＡ組有し、
前記第２のサブ回路の差動出力端子対をなす出力端子１つあたりのＮ分の１の駆動能力を有する第１及び第２の出力端子よりなる差動出力端子対をＢ組有し、
Ｎ個の前記第１群の子の回路とＮ個の前記第２群の子の回路とのそれぞれについて、
前記第１群の子の回路と、前記第１群の子の回路に対応する前記第２群の子の回路とが、互いに鏡面反転の関係になるように、レイアウトするステップを有し、
その際、互いに鏡面反転の関係にあり対をなす第１の子の回路と第２の子の回路のＡ組の差動入力端子対のそれぞれについて、
前記第１の子の回路の第ｉ（ただし、ｉは１以上Ａ以下の整数）組の差動入力端子対の第１の入力端子と、前記第２の子の回路の第ｉ組の差動入力端子対の第２の入力端子とを接続して、元の回路に対応して、共通に設けられた第ｉ組の差動入力端子対の１つの入力端子とするステップと、
前記第１の子の回路の第ｉ組の差動入力端子対の第２の入力端子と前記第２の子の回路の第ｉ組の差動入力端子対の第１の入力端子とを接続して、前記元の回路に対応して、共通に設けられた第ｉ組の差動入力端子対の前記差動入力端子対の他の入力端子とするステップと、
互いに鏡面反転の関係にあり対をなす前記第１の子の回路と前記第２の子の回路のＢ組の差動出力端子対のそれぞれについて、
前記第１の子の回路の第ｊ（ただし、ｊは１以上Ｂ以下の整数）組の差動出力端子対の第１の出力端子と、前記第２の子の回路の第ｊ組の差動出力端子対の第２の出力端子とを接続して、前記元の回路に対応して、共通に設けられた第ｊ組の差動出力端子対の１つの出力端子とするステップと、
前記第１の子の回路の第ｊ組の差動出力端子対の第２の出力端子と、前記第２の子の回路の第ｊ組の差動出力端子対の第１の出力端子とを接続して、前記元の回路に対応して共通に設けられた、第ｊ組の差動出力端子対の前記差動出力端子対の他の出力端子とするステップと、
を含む、ことを特徴とする半導体集積回路の設計方法。
【請求項９】
半導体回路の回路情報を基に、半導体基板上への集積化のための配置及び配線のレイアウト処理をコンピュータで行う設計自動化装置であって、
１つの差動入力端子対をなす２つの入力端子と、１つの差動出力端子対をなす２つの出力端子とを少なくとも有し、前記差動入力端子対からの信号を差動入力し、出力信号を前記差動出力端子対から差動出力する回路（「元の回路」という）の回路情報を記憶手段から入力し、前記元の回路を、前記元の回路と同一又は等価な機能の回路構成の２つのサブ回路で置き換える手段を有し、
前記２つのサブ回路をなす第１及び第２のサブ回路のそれぞれが、
前記元の回路の前記差動入力端子対をなす入力端子１つあたりの半分の入力容量を有し、各サブ回路の差動入力端子対をなす第１及び第２の入力端子と、
前記元の回路の前記差動出力端子対をなす出力端子１つあたりの半分の駆動能力を有し、各サブ回路の差動出力端子対をなす第１及び第２の出力端子と、
を有し、
前記第１及び第２のサブ回路に対して、共通に設けられた、１つの差動入力端子対と１つの差動出力端子対とを有し、
前記第１のサブ回路の第１の入力端子と前記第２のサブ回路の第２の入力端子とを接続して、前記第１及び第２のサブ回路に共通の前記差動入力端子対の１つの入力端子とする手段と、
前記第１のサブ回路の第２の入力端子と前記第２のサブ回路の第１の入力端子とを接続して、前記第１及び第２のサブ回路に共通の前記差動入力端子対の他の入力端子とする手段と、
前記第１のサブ回路の第１の出力端子と前記第２のサブ回路の第２の出力端子とを接続して、前記第１及び第２のサブ回路に共通の前記差動出力端子対の１つの出力端子とする手段と、
前記第１のサブ回路の第２の出力端子と前記第２のサブ回路の第１の出力端子を接続して、前記第１及び第２のサブ回路に共通の前記差動出力端子対の他の出力端子とする手段と、
を備えている、ことを特徴とする設計自動化装置。
【請求項１０】
前記第１のサブ回路の配置と前記第２のサブ回路の配置、及び、前記第１のサブ回路と前記第２のサブ回路間の配線が、互いに鏡面反転の関係になるようにレイアウトする手段を備えている、ことを特徴とする請求項９記載の設計自動化装置。
【請求項１１】
半導体回路の回路情報を基に、半導体基板上への集積化のための配置及び配線のレイアウト処理をコンピュータで行う設計自動化装置であって、
１つの差動入力端子対をなす２つの入力端子と、１つの差動出力端子対をなす２つの出力端子とを少なくとも有し、前記差動入力端子対からの信号を差動入力し、出力信号を前記差動出力端子対から差動出力する回路（「元の回路」という）の回路情報を記憶手段より入力し、前記元の回路を、前記元の回路と同一又は等価な回路構成の２つのサブ回路で置き換える手段を有し、
前記２つのサブ回路をなす第１及び第２のサブ回路のそれぞれは、
前記元の回路の前記差動入力端子対をなす入力端子１つあたりの半分の入力容量を有し、各サブ回路の差動入力端子対をなす第１及び第２の入力端子と、
前記元の回路の前記差動出力端子対をなす出力端子１つあたりの半分の駆動能力を有し、各サブ回路の差動出力端子対をなす第１及び第２の出力端子と、
を有し、
前記元の回路の１つの差動入力端子対と１つの差動出力端子対に対応して、前記第１及び第２のサブ回路に対して、共通に、１つの差動入力端子対と１つの差動出力端子対とを設ける手段を有し、
さらに前記第１のサブ回路を、前記第１のサブ回路の回路情報に基づき、前記第１のサブ回路と同一又は等価な機能の回路構成のＮ個（Ｎは２以上の整数）の第１群の子の回路で置き換える手段と、
前記第２のサブ回路を、前記第２のサブ回路の回路情報に基づき、前記第２のサブ回路と同一又は等価な機能の回路構成のＮ個の第２群の子の回路で置き換える手段と、
を備え、
前記Ｎ個の第１群の子の回路と前記Ｎ個の第２群の子回路に対して、共通に設けられている、１つの差動入力端子対と１つの差動出力端子対とを有し、
前記Ｎ個の第１群の子の回路のそれぞれは、
前記第１のサブ回路の前記差動入力端子対をなす入力端子１つあたりのＮ分の１の入力容量を有し、各子の回路の差動入力端子対をなす第１及び第２の入力端子と、
前記第１のサブ回路の前記差動出力端子対をなす出力端子１つあたりのＮ分の１の駆動能力を有し、各子の回路の差動出力端対をなす第１及び第２の出力端子と、
を有し、
前記Ｎ個の第２群の子の回路のそれぞれは、
前記第２のサブ回路の前記差動入力端子対をなす入力端子１つあたりのＮ分の１の入力容量を有し、各子の回路の差動入力端子対をなす第１及び第２の入力端子と第２の入力端子と、
前記第２のサブ回路の前記差動出力端子対をなす出力端子１つあたりのＮ分の１の駆動能力を有し、各子の回路の差動出力端子対をなす第１及び第２の出力端子と、
を有し、
Ｎ個の前記第１群の子の回路とＮ個の前記第２群の子の回路とのそれぞれについて、前記第１群の子の回路と、前記第１群の子の回路に対応する前記第２群の子の回路とは、互いに鏡面反転の関係になるように、レイアウトする手段を備え、
前記レイアウトする手段は、
互いに鏡面反転の関係にあり対をなす第１の子の回路と第２の子の回路について、
前記第１の子の回路の第１の入力端子と前記第２の子の回路の第２の入力端子とを接続して、共通に設けられた前記差動入力端子対の１つの入力端子とする手段と、
前記第１の子の回路の第２の入力端子と前記第２の子の回路の第１の入力端子とを接続し、共通に設けられた前記差動入力端子対の他の入力端子とする手段と、
前記第１の子の回路の第１の出力端子と前記第２の子の回路の第２の出力端子とを接続し、共通に設けられた前記差動出力端子対の１つの出力端子とする手段と、
前記第１の子の回路の第２の出力端子と前記第２の子の回路の第１の出力端子とを接続し、共通に設けられた前記差動出力端子対の他の出力端子とする手段と、
を備えている、ことを特徴とする設計自動化装置。
【請求項１２】
半導体回路の回路情報を基に、半導体基板上への集積化のための配置及び配線のレイアウト処理をコンピュータで行う設計自動化装置であって、
第１及び第２の入力端子からなる差動入力端子対をＡ組（ただし、Ａは所定の正整数）備え、第１及び第２の出力端子からなる差動出力端子対をＢ組（ただし、Ｂは所定の正整数）備え、それぞれの組の差動入力端子対から信号を差動入力し、出力信号を対応する差動出力対より差動出力する回路（「元の回路」という）の回路情報を記憶手段より入力し、前記元の回路を、前記元の回路と同一又は等価な機能の回路構成の２つのサブ回路で置き換える手段を有し、
前記２つのサブ回路をなす第１及び第２のサブ回路のそれぞれは、
前記元の回路の前記差動入力端子対をなす入力端子１つあたりの半分の入力容量を有する第１及び第２の入力端子よりなる差動入力端子対をＡ組備え、
前記元の回路の差動出力端子対をなす入力端子１つあたりの半分の駆動能力を有する第１及び第２の出力端子よりなる差動出力端子対をＢ組有し、
前記第１のサブ回路を、前記第１のサブ回路と同一又は等価な機能の回路構成のＮ個（ただし、Ｎは２以上の所定の整数）の第１群の子の回路で置き換える手段と、
前記第２のサブ回路を、前記第２のサブ回路と同一又は等価な機能の回路構成のＮ個の第２群の子の回路で置き換える手段と、
を有し、
前記Ｎ個の第１群の子の回路のそれぞれは、
前記第１のサブ回路の前記差動出力端子対の入力端子１つあたりのＮ分の１の入力容量を有する第１及び第２の入力端子よりなる差動入力端子対をＡ組有し、
前記第１のサブ回路の差動出力端子対をなす入力端子１つあたりのＮ分の１の駆動能力を有する第１及び第２の出力端子よりなる差動出力端子対をＢ組有し、
前記Ｎ個の第２群の子の回路のそれぞれは、
前記第２のサブ回路の差動出力端子対をなす入力端子１つあたりのＮ分の１の入力容量を有する第１及び第２の入力端子よりなる差動入力端子対をＡ組有し、
前記第２のサブ回路の差動出力端子対をなす差動入力端子１つあたりのＮ分の１の駆動能力を有する第１及び第２の出力端子よりなる差動出力端子対をＢ組有し、
Ｎ個の前記第１群の子の回路とＮ個の前記第２群の子の回路とのそれぞれについて、前記第１群の子の回路と、前記第１群の子の回路に対応する前記第２群の子の回路とは、互いに鏡面反転の関係になるようにレイアウトする手段を有し、
前記レイアウトする手段は、
互いに鏡面反転の関係にあり対をなす第１の子の回路と第２の子の回路のＡ組の差動入力端子対のそれぞれについて、
前記第１の子の回路の第ｉ（ただし、ｉは１以上Ａ以下の整数）組の差動入力端子対の第１の入力端子と、前記第２の子の回路の第ｉ組の差動入力端子対の第２の入力端子とを接続して、元の回路に対応して、共通に設けられた第ｉ組の差動入力端子対の１つの入力端子とする手段と、
前記第１の子の回路の第ｉ組の差動入力端子対の第２の入力端子と前記第２の子の回路の第ｉ組の差動入力端子対の第１の入力端子とを接続して、前記元の回路に対応して、共通に設けられた第ｉ組の差動入力端子対の前記差動入力端子対の他の入力端子とする手段と、
を有し、
互いに鏡面反転の関係にあり対をなす前記第１の子の回路と前記第２の子の回路のＢ組の差動出力端子対のそれぞれについて、
前記第１の子の回路の第ｊ（ただし、ｊは１以上Ｂ以下の整数）組の差動出力端子対の第１の出力端子と、前記第２の子の回路の第ｊ組の差動出力端子対の第２の出力端子とを接続して、前記元の回路に対応して、共通に設けられた第ｊ組の差動出力端子対の１つの出力端子とする手段と、
前記第１の子の回路の第ｊ組の差動出力端子対の第２の出力端子と、前記第２の子の回路の第ｊ組の差動出力端子対の第１の出力端子とを接続して、前記元の回路に対応して共通に設けられた、第ｊ組の差動出力端子対の前記差動出力端子対の他の出力端子とする手段と、
を備えている、ことを特徴とする設計自動化装置。
【請求項１３】
半導体回路の回路情報を基に、半導体基板上への集積化のための配置及び配線のレイアウト処理を行う設計自動化装置を構成するコンピュータで実行されるプログラムであって、
１つの差動入力端子対をなす２つの入力端子と、１つの差動出力端子対をなす２つの出力端子とを少なくとも有し、前記差動入力端子対からの信号を差動入力し、出力信号を前記差動出力端子対から差動出力する回路（「元の回路」という）の回路情報を記憶手段から入力し、前記元の回路を、前記元の回路と同一又は等価な機能の回路構成の２つのサブ回路に分割し、前記２つのサブ回路の回路情報を記憶手段に記憶する第１の処理を有し、
前記２つのサブ回路をなす第１及び第２のサブ回路のそれぞれが、
前記元の回路の前記差動入力端子対をなす入力端子１つあたりの半分の入力容量を有し、各サブ回路の差動入力端子対をなす第１及び第２の入力端子と、
前記元の回路の前記差動出力端子対をなす出力端子の半分の駆動能力を有し、各サブ回路の差動出力端子対をなす第１及び第２の出力端子と、
を有するものであり、
前記第１及び第２のサブ回路に対して、共通に、１つの差動入力端子対と１つの差動出力端子対とを用意し、
前記記憶手段より、前記第１及び第２のサブ回路の回路情報を入力し、前記第１のサブ回路の第１の入力端子と前記第２のサブ回路の第２の入力端子とを、前記第１及び第２のサブ回路に共通の前記差動入力端子対の１つの入力端子に接続し、前記第１のサブ回路の第２の入力端子と前記第２のサブ回路の第１の入力端子とを、前記第１及び第２のサブ回路に共通の前記差動入力端子対の他の入力端子に接続する第２の処理と、
前記第１のサブ回路の第１の出力端子と前記第２のサブ回路の第２の出力端子とを、前記第１及び第２のサブ回路に共通の前記差動出力端子対の１つの出力端子に接続し、前記第１のサブ回路の第２の出力端子と第２のサブ回路の第１の出力端子とを、前記第１及び第２のサブ回路に共通の前記差動出力端子対の他の出力端子に接続する第３の処理と、
を含み、
前記第１乃至第３の処理を前記コンピュータに実行させるプログラム。
【請求項１４】
請求項１３記載のプログラムにおいて、
前記第１のサブ回路の配置と前記第２のサブ回路の配置、及び、前記第１のサブ回路と前記第２のサブ回路との間の配線が、互いに鏡面反転の関係になるように、配置及び配線する処理を前記コンピュータに実行させるプログラム。
【発明の詳細な説明】
【０００１】
【本発明の属する技術分野】
本発明は、半導体集積回路に関し、特に、差動動作の半導体回路の差動特性のアンバランスを抑制する半導体集積回路及び半導体集積回路の設計方法と設計自動化装置に関する。
【０００２】
【従来の技術】
例えば平衡伝送路を差動で伝送される信号を差動入力端子対から差動で入力し差動出力端子対から差動で出力する差動動作の半導体回路（「差動回路」という）は、単信号（不平衡伝送路を伝送される）のみを用いるシングル（ｓｉｎｇｌｅ−ｅｎｄｅｄ）動作の半導体回路に比べ、一般に雑音耐性が良好なこと等の理由から、高い精度を必要とするアナログ回路、高速デジタル伝送回路等などに多用されている。従来より、差動回路を設計する際は、回路シミュレーションを行い、抵抗値やトランジスタサイズなどの各素子サイズを最適化し、そのサイズを基にし、対称になるように、マスクレイアウトが行われている。
【０００３】
【発明が解決しようとする課題】
しかしながら、上述の設計方法で設計及びレイアウトした場合、レイアウトする前の回路シミュレーションでは、差動回路の差動特性の良い結果が得られているが、対称にレイアウトすることが困難である場合がある。このため、差動端子対の間の特性に、アンバランスが生じ、差動回路の差動特性が劣化する、という問題がある。
【０００４】
したがって、本発明は、上記課題に鑑みて創案されたものであって、差動特性のアンバランスを抑制するために有効な構成の半導体集積回路及び設計方法と、回路情報に基づきレイアウトを行う設計自動化装置を提供することにある。
【０００５】
【問題を解決するための手段】
上記目的を達成する本発明に係る半導体集積回路は、１つの差動入力端子対をなす２つの入力端子と、１つの差動出力端子対をなす２つの出力端子とを少なくとも含み、前記差動入力端子対から入力信号を差動入力し、出力信号を前記差動出力端子対から差動出力する回路（「元の回路」という）が、同一のチップ上に集積化される回路群の少なくとも１つとなる半導体集積回路であって、前記元の回路の代わりに、前記元の回路と同一又は等価な回路構成の２つのサブ回路を備えており、前記２つのサブ回路をなす第１及び第２のサブ回路のそれぞれが、前記元の回路の前記差動入力端子対をなす入力端子１つあたりの半分の入力容量を有し、各サブ回路の差動入力端子対をなす第１及び第２の入力端子と、前記元の回路の前記差動出力端子対をなす出力端子１つあたりの半分の駆動能力を有し、各サブ回路の差動出力端子対をなす第１及び第２の出力端子と、を有し、前記第１及び第２のサブ回路に対して、共通に設けられている、１つの差動入力端子対と１つの差動出力端子対とを有し、前記第１のサブ回路の第１の入力端子と前記第２のサブ回路の第２の入力端子とが、前記第１及び第２のサブ回路に共通の前記差動入力端子対の１つの入力端子に接続され、前記第１のサブ回路の第２の入力端子と前記第２のサブ回路の第１の入力端子とが、前記第１及び第２のサブ回路に共通の前記差動入力端子対の他の入力端子に接続され、前記第１のサブ回路の第１の出力端子と前記第２のサブ回路の第２の出力端子とが、前記第１及び第２のサブ回路に共通の前記差動出力端子対の１つの出力端子に接続され、前記第１のサブ回路の第２の出力端子と前記第２のサブ回路の第１の出力端子とが、前記第１及び第２のサブ回路に共通の前記差動出力端子対の他の出力端子に接続されている構成とされる。
【０００６】
本発明において、前記第１のサブ回路の配置と前記第２のサブ回路の配置、及び、前記第１のサブ回路と前記第２のサブ回路間の配線が、互いに鏡面反転の関係になるようにレイアウトされる。
【０００７】
本発明に係る設計方法は、半導体回路の回路情報を基に、半導体基板上への集積化のための、配置及び配線のレイアウト処理をコンピュータで行う半導体集積回路の設計方法であって、
（ａ）１つの差動入力端子対をなす２つの入力端子と、１つの差動出力端子対をなす２つの出力端子とを少なくとも有し、前記差動入力端子対からの信号を差動入力し、出力信号を前記差動出力端子対から差動出力する回路（「元の回路」という）の回路情報を記憶手段から入力し、前記元の回路を、前記元の回路と同一又は等価な機能の回路構成の２つのサブ回路で置き換え、前記２つのサブ回路の回路情報を記憶手段に記憶するステップを有し、
前記２つのサブ回路をなす第１及び第２のサブ回路のそれぞれが、前記元の回路の前記差動入力端子対をなす入力端子１つあたりの半分の入力容量を有し、各サブ回路の差動入力端子対をなす第１及び第２の入力端子と、前記元の回路の前記差動出力端子対をなす出力端子の半分の駆動能力を有し、各サブ回路の差動出力端子対をなす第１及び第２の出力端子と、を有するものであり、前記第１及び第２のサブ回路に対して、共通に、１つの差動入力端子対と１つの差動出力端子対とを用意し、
（ｂ）前記記憶手段より、前記第１及び第２のサブ回路の回路情報を入力し、前記第１のサブ回路の第１の入力端子と前記第２のサブ回路の第２の入力端子とを接続して、前記第１及び第２のサブ回路に共通の前記差動入力端子対の１つの入力端子とするステップと、
（ｃ）前記第１のサブ回路の第２の入力端子と前記第２のサブ回路の第１の入力端子とを接続して、前記第１及び第２のサブ回路に共通の前記差動入力端子対の他の入力端子とするステップと、
（ｄ）前記第１のサブ回路の第１の出力端子と前記第２のサブ回路の第２の出力端子とを接続して、前記第１及び第２のサブ回路に共通の前記差動出力端子対の１つの出力端子とし、
（ｅ）前記第１のサブ回路の第２の出力端子と第２のサブ回路の第１の出力端子を接続して、前記第１及び第２のサブ回路に共通の前記差動出力端子対の他の出力端子とするステップと、を含む。
【０００８】
本発明に係る設計方法において、前記第１のサブ半導体回路の配置と前記第２のサブ半導体回路の配置、及び、前記第１のサブ半導体回路と前記第２のサブ半導体回路間の配線が、互いに鏡面反転の関係になるようにレイアウトされる。
【０００９】
本発明に係る装置は、半導体回路の回路情報を基に、半導体基板上への集積化のための配置及び配線のレイアウト処理をコンピュータで行う設計自動化装置であって、１つの差動入力端子対をなす２つの入力端子と、１つの差動出力端子対をなす２つの出力端子とを少なくとも有し、前記差動入力端子対からの信号を差動入力し、出力信号を前記差動出力端子対から差動出力する回路（「元の回路」という）の回路情報を記憶手段から入力し、前記元の回路を、前記元の回路と同一又は等価な機能の回路構成の２つのサブ回路で置き換える手段を有し、前記２つのサブ回路をなす第１及び第２のサブ回路のそれぞれが、前記元の回路の前記差動入力端子対をなす入力端子１つあたりの半分の入力容量を有し、各サブ回路の差動入力端子対をなす第１及び第２の入力端子と、前記元の回路の前記差動出力端子対をなす出力端子１つあたりの半分の駆動能力を有し、各サブ回路の差動出力端子対をなす第１及び第２の出力端子と、を有し、前記第１及び第２のサブ回路に対して、共通に設けられた、１つの差動入力端子対と１つの差動出力端子対とを有し、前記第１のサブ回路の第１の入力端子と前記第２のサブ回路の第２の入力端子とを接続して、前記第１及び第２のサブ回路に共通の前記差動入力端子対の１つの入力端子とする手段と、前記第１のサブ回路の第２の入力端子と前記第２のサブ回路の第１の入力端子とを接続して、前記第１及び第２のサブ回路に共通の前記差動入力端子対の他の入力端子とする手段と、前記第１のサブ回路の第１の出力端子と前記第２のサブ回路の第２の出力端子とを接続して、前記第１及び第２のサブ回路に共通の前記差動出力端子対の１つの出力端子とする手段と、前記第１のサブ回路の第２の出力端子と前記第２のサブ回路の第１の出力端子を接続して、前記第１及び第２のサブ回路に共通の前記差動出力端子対の他の出力端子とする手段と、を備えている。
【００１０】
本発明に係るプログラムは、半導体回路の回路情報を基に、半導体基板上への集積化のための配置及び配線のレイアウト処理を行う設計自動化装置を構成するコンピュータで実行されるプログラムであって、１つの差動入力端子対をなす２つの入力端子と、１つの差動出力端子対をなす２つの出力端子とを少なくとも有し、前記差動入力端子対からの信号を差動入力し、出力信号を前記差動出力端子対から差動出力する回路（「元の回路」という）の回路情報を記憶手段から入力し、前記元の回路を、前記元の回路と同一又は等価な機能の回路構成の２つのサブ回路に分割し、前記２つのサブ回路の回路情報を記憶手段に記憶する第１の処理を有し、前記２つのサブ回路をなす第１及び第２のサブ回路のそれぞれが、前記元の回路の前記差動入力端子対をなす入力端子１つあたりの半分の入力容量を有し、各サブ回路の差動入力端子対をなす第１及び第２の入力端子と、前記元の回路の前記差動出力端子対をなす出力端子の半分の駆動能力を有し、各サブ回路の差動出力端子対をなす第１及び第２の出力端子と、を有するものであり、前記第１及び第２のサブ回路に対して、共通に、１つの差動入力端子対と１つの差動出力端子対とを用意し、前記記憶手段より、前記第１及び第２のサブ回路の回路情報を入力し、前記第１のサブ回路の第１の入力端子と前記第２のサブ回路の第２の入力端子とを接続して、前記第１及び第２のサブ回路に共通の前記差動入力端子対の１つの入力端子とし、前記第１のサブ回路の第２の入力端子と前記第２のサブ回路の第１の入力端子とを接続して、前記第１及び第２のサブ回路に共通の前記差動入力端子対の他の入力端子とする第２の処理と、前記第１のサブ回路の第１の出力端子と前記第２のサブ回路の第２の出力端子とを接続して、前記第１及び第２のサブ回路に共通の前記差動出力端子対の１つの出力端子とし、前記第１のサブ回路の第２の出力端子と第２のサブ回路の第１の出力端子を接続して、前記第１及び第２のサブ回路に共通の前記差動出力端子対の他の出力端子とする第３の処理と、を含み、前記第１乃至第３の処理を前記コンピュータに実行させるプログラムよりなる。
【００１１】
【発明の実施の形態】
本発明の実施の形態について説明する。本発明に係る半導体集積回路は、対をなす第１及び第２の差動入力端子と、対をなす第１及び第２の差動出力端子を有し、前記第１及び第２の差動入力端子からの信号を差動入力し、出力信号を前記第１及び第２の差動出力端子から差動出力する差動回路（「元の差動回路」ともいう）（図１の２１）を、この半導体回路と同一又は等価な機能の回路構成の、２つのサブ差動回路（「サブ半導体回路」ともいう）（図２の１、６）に分割して、元の差動回路を、これら２つのサブ差動回路で置き換えて構成したものである。
【００１２】
２つのサブ差動回路をなす第１及び第２のサブ差動回路のそれぞれは、元の差動回路の差動入力端子対（２２、２３）をなす第１又は第２の差動入力端子１つあたりの半分の入力容量を有し、各サブ差動回路の差動入力端子対をなす第１及び第２の差動入力端子（図２の２、３）（７、８）と、元の差動回路の差動出力端子対（２４、２５）をなす第１又は第２の差動出力端子１つあたりの半分の駆動能力を有し、各サブ差動回路の差動出力端子対をなす第１及び第２の差動出力端子（４、５）（９、１０）を有している。
【００１３】
また第１及び第２のサブ差動回路（図２の１、６）に対して、共通に、１つの差動入力端子対（１１、１２）と１つの差動出力端子対（１３、１４）が設けられている。
【００１４】
第１のサブ差動回路（１）の第１の差動入力端子（２）と、第２のサブ差動回路（６）の第２の差動入力端子（８）とを接続して、第１及び第２のサブ差動回路に対して共通の差動入力端子対（１１、１２）の１つの入力端子（１１）とし、第１のサブ差動回路（１）の第２の差動入力端子（３）と第２のサブ差動回路（６）の第１の差動入力端子（７）とを接続して、第１及び第２のサブ差動回路に対して共通の差動入力端子対（１１、１２）の他の入力端子（１２）とし、第１のサブ差動回路（１）の第１の差動出力端子（４）と第２のサブ差動回路（６）の第２の差動出力端子（１０）とを接続して、第１及び第２のサブ差動回路に対して共通の差動出力端子対（１３、１４）の１つの出力端子（１３）とし、第１のサブ差動回路（１）の第２の差動出力端子（５）と第２のサブ差動回路（６）の第１の差動出力端子（９）を接続して、第１及び第２のサブ差動回路に対して共通の差動出力端子対（１３、１４）の他の出力端子（１４）としている。
【００１５】
第１のサブ差動回路（１）の配置と第２のサブ差動回路（６）の配置、及び、第１のサブ差動回路（１）と第２のサブ差動回路（６）間の配線は、互いに鏡面反転の関係になるようにレイアウトされている。例えば図２の破線に関して、回路の配置、相互の位置、配線パタン、配線長等は、鏡面反転の関係とされている。
【００１６】
本発明に係る方法においては、回路設計フェーズにより回路最適化後の差動回路の回路情報を記憶装置から読み出し、差動回路を同じ回路構成の複数のサブ差動回路に分割する。複数のサブ差動回路は、回路構成（回路トポロジー）は元の差動回路と同一であるが、サイズが縮減されている。
【００１７】
また、各サブ差動回路及び配線が鏡面反転の関係になるように、レイアウト配置し、各サブ回路の対応する端子を、前記回路と同じ入力容量、駆動能力となるようにそれぞれ接続して差動端子対とする。
【００１８】
このとき、鏡面反転の関係にあるサブ差動回路対の対応する端子を互い違いに接続すれば、差動端子対間の特性のアンバランスがキャンセルされて、差動特性が改善するとともに、分割前の元の差動回路と同特性をもつ差動回路を構成することができる。
【００１９】
本発明において、レイアウト処理は、半導体回路の回路情報を基に、半導体基板上への集積化のための配置及び配線処理をコンピュータで行う設計自動化装置で行われる。
【００２０】
この設計自動化装置は、１つの差動入力端子対をなす２つの入力端子と、１つの差動出力端子対をなす２つの出力端子とを少なくとも有し、前記差動入力端子対からの信号を差動入力し、出力信号を前記差動出力端子対から差動出力する回路（「元の回路」という）の回路情報を記憶手段から入力し、前記元の回路を、前記元の回路と同一又は等価な機能の回路構成の２つのサブ回路で置き換える手段を有している。前記２つのサブ回路をなす第１及び第２のサブ回路のそれぞれが、前記元の回路の前記差動入力端子対をなす入力端子１つあたりの半分の入力容量を有し、各サブ回路の差動入力端子対をなす第１及び第２の入力端子と、前記元の回路の前記差動出力端子対をなす出力端子１つあたりの半分の駆動能力を有し、各サブ回路の差動出力端子対をなす第１及び第２の出力端子と、を有する。
【００２１】
分割された前記第１及び第２のサブ回路に対して、共通に、１つの差動入力端子対１つの差動出力端子対とを用意する。
【００２２】
前記第１のサブ回路の第１の入力端子と前記第２のサブ回路の第２の入力端子とを接続して、前記第１及び第２のサブ回路に共通の前記差動入力端子対の１つの入力端子とし、前記第１のサブ回路の第２の入力端子と前記第２のサブ回路の第１の入力端子とを接続して、前記第１及び第２のサブ回路に共通の前記差動入力端子対の他の入力端子とし、前記第１のサブ回路の第１の出力端子と前記第２のサブ回路の第２の出力端子とを接続して、前記第１及び第２のサブ回路に共通の前記差動出力端子対の１つの出力端子とし、前記第１のサブ回路の第２の出力端子と前記第２のサブ回路の第１の出力端子を接続して、前記第１及び第２のサブ回路に共通の前記差動出力端子対の他の出力端子とし、レイアウト結果情報を記憶手段に出力する手段を備えている。この設計自動化装置の上記各処理は、コンピュータで実行されるプログラムによりその処理が実現される。
【００２３】
本発明は、別の実施の形態において、さらに、上記第１のサブ回路（図２の１）は、該第１のサブ回路と同一又は等価な機能の回路構成のＮ個（Ｎは２以上の整数）の第１群の子の回路（図３の３１、…４１）で置き換えられて構成され、上記第２のサブ回路（図２の６）は、該第２のサブ回路と同一又は等価な機能の回路構成のＮ個の第２群の子の回路（図３の３６、…４６）で置き換えられて構成されており、前記Ｎ個の第１群の子の回路と前記Ｎ個の第２群の子回路に対して、共通に設けられている、１つの差動入力端子対（図３の５１、５２）と１つの差動出力端子対（図３の５３、５４）とを有する。前記Ｎ個の第１群の子の回路のそれぞれは、前記第１のサブ回路（図２の１）の前記差動入力端子対（図２の２、３）をなす入力端子１つあたりのＮ分の１の入力容量を有し、各子の回路の差動入力端子対をなす第１及び第２の入力端子（３２、３３）と、前記第１のサブ回路の前記差動出力端子対（図２の４、５）をなす出力端子１つあたりのＮ分の１の駆動能力を有し、各子の回路の差動出力端対をなす第１及び第２の出力端子（３４、３５）と、を有する。前記Ｎ個の第２群の子の回路のそれぞれは、前記第２のサブ回路（図２の６）の前記差動入力端子対（７、８）をなす入力端子１つあたりのＮ分の１の入力容量を有し、各子の回路の差動入力端子対をなす第１及び第２の入力端子と第２の入力端子（３７、３８）と、前記第２のサブ回路の前記差動出力端子対（９、１０）をなす出力端子１つあたりのＮ分の１の駆動能力を有し、各子の回路の差動出力端子対をなす第１及び第２の出力端子（３９、４０）と、を有し、Ｎ個の前記第１群の子の回路とＮ個の前記第２群の子の回路とのそれぞれについて、前記第１群の子の回路と、前記第１群の子の回路に対応する前記第２群の子の回路とは、互いに鏡面反転の関係になるように、レイアウトされており、互いに鏡面反転の関係にあり対をなす第１の子の回路と第２の子の回路について、前記第１の子の回路の第１の入力端子（３３）と前記第２の子の回路の第２の入力端子（３８）とが接続され、共通に設けられた前記差動入力端子対（５２、５４）の１つの入力端子に接続され、前記第１の子の回路の第２の入力端子（３３）と前記第２の子の回路の第１の入力端子（３７）とが接続され、共通に設けられた前記差動入力端子対（５２、５４）の他の入力端子に接続され、前記第１の子の回路の第１の出力端子（３４）と前記第２の子の回路の第２の出力端子（４０）とが接続され、前記共通に設けられた前記差動出力端子対（５３、５４）の１つの出力端子に接続され、前記第１の子の回路の第２の出力端子（３５）と前記第２の子の回路の第１の出力端子（３９）とが接続され、共通に設けられた前記差動出力端子対（５３、５４）の他の出力端子に接続されている。以下、具体的な実施例に即して詳細に説明する。
【００２４】
【実施例】
上記した本発明の実施の形態についてさらに詳細に説明すべく、本発明の実施例について図面を参照して以下に説明する。図１は、本発明の一実施例を説明するための図である。図１には、一対の差動入力端子２２及び２３と、一対の差動出力端子２４及び２５を有する差動回路２１が示されている。差動回路２１は、差動入力端子対２２及び２３に供給される入力信号を差動で入力し、差動出力端子対２４及び２５から差動で出力する。
【００２５】
図２は、本発明の一実施例を説明するための図であり、図１の差動回路２１を２つのサブ半導体回路で置き換える場合の一例が示されている。図２を参照すると、この実施例において、図１の差動回路２１の代わりに、半導体集積回路に集積化され、それぞれがサブ差動回路をなす２つのサブ半導体回路１及び６は、図１の差動回路２１と同一又は等価な機能の回路構成の回路よりなり、それぞれが、差動入力端子対と差動出力端子対とを有し、後述するように、互いに鏡面反転の関係となるように、配置・配線されている。
【００２６】
それぞれのサブ半導体回路１、６の各入力端子２、３、７、８の入力容量は、差動回路２１の差動入力端子対をなす第１又は第２の入力端子２２、２３の１つあたりの入力容量の半分である。それぞれのサブ半導体回路１、６の各出力端子４、５、９、１０の駆動能力（電流駆動能力）は、差動回路２１の差動出力端子対をなす第１又は第２の出力端子２４、２５の１つあたりの駆動能力の半分である。
【００２７】
第１及び第２のサブ半導体回路１及び６は、互いに鏡面反転の関係になるようにしてレイアウトされている。すなわち第１及び第２のサブ半導体回路１及び６の配置は、図２の破線に関して対称である。第１のサブ半導体回路１の第１の差動入力端子２と第２のサブ半導体回路６の第１の差動入力端子７の配置は、図２の破線に関して対称とされ、第１のサブ半導体回路１の第２の差動入力端子３と第２のサブ半導体回路６の第２の差動入力端子８の配置は、図２の破線に関して対称とされている。第１のサブ半導体回路１の第１の差動出力端子４と第２のサブ半導体回路６の第１の差動出力端子９の配置は、図２の破線に関して対称とされ、第１のサブ半導体回路１の第２の差動出力端子５と第２のサブ半導体回路６の第２の差動出力端子１０の配置は、図２の破線に関して対称とされている。さらに第１及び第２のサブ半導体回路１及び６に対して共通に設けられている差動入力端子対１１と１２との配置、差動出力端子対１３と１４との配置は、図２の破線に関して対称である。
【００２８】
第１のサブ半導体回路１の第１の差動入力端子２と第２のサブ半導体回路６の第２の差動入力端子８とを接続して、第１及び第２のサブ半導体回路１及び６に共通に設けられている第１の差動入力端子１１とする。
【００２９】
同様に、第１のサブ半導体回路１の第２の差動入力端子３と第２のサブ半導体回路６の第１の差動入力端子７とを接続して、第１及び第２のサブ半導体回路１及び６に共通に設けられている第２の差動入力端子１２とする。
【００３０】
第１のサブ半導体回路１の第１の差動入力端子２から第１の差動入力端子１１までの配線長と、第２のサブ半導体回路６の第２の差動入力端子８から第１の差動入力端子１１までの配線長の和は、第１のサブ半導体回路１の第２の差動入力端子３から第２の差動入力端子１２までの配線長と、第２のサブ半導体回路６の第１の差動入力端子７から第２の差動入力端子１２までの配線長との和に等しい。
【００３１】
第１のサブ半導体回路１の第１の差動出力端子４と第２のサブ半導体回路６の第２の差動出力端子１０とを接続して、第１及び第２のサブ半導体回路１及び６に共通に設けられている第１の差動出力端子１３とする。
【００３２】
第１のサブ半導体回路１の第２の差動出力端子５と第２のサブ半導体回路６の第１の差動出力端子９とを接続して、第１及び第２のサブ半導体回路１及び６に共通に設けられている第２の差動出力端子１４とする。
【００３３】
第１のサブ半導体回路１の第１の差動出力端子４から第１の差動出力端子１３までの配線長と、第２のサブ半導体回路６の第２の差動出力端子１０から第１の差動出力端子１３までの配線長との和は、第１のサブ半導体回路１の第２の差動出力端子５から第２の差動出力端子１４までの配線長と第２のサブ半導体回路６の第１の差動出力端子９から第２の差動出力端子１４までの配線長との和に等しい。
【００３４】
以上のように配置及び配線することで、図２の差動回路は、図１の差動回路２１と同じ入力容量、駆動能力を持ち、差動端子対間の特性のアンバランスをキャンセルできる。
【００３５】
例えば図２の第１の差動入力端子１１の入力容量は、サブ半導体回路１の第１の差動入力端子２とサブ半導体回路６の第２の差動入力端子８の入力容量の和となり、第２の差動入力端子１２の入力容量は、サブ半導体回路１の第２の差動入力端子３とサブ半導体回路６の第１の差動入力端子７の入力容量の和となる。このため、図１の差動回路２１において、例えば第１の差動入力端子２２の入力容量が及び第２の差動入力端子２３の入力容量よりも大である場合であっても、第１の差動入力端子１１の入力容量と第２の差動入力端子１２の入力容量は等しくなる。すなわち、元の回路の差動入力端子対のおける入力容量のばらつきが、図２の差動入力端子対１１及び１２の構成においては、バランスする。各サブ半導体回路の差動入力端子対から、共通の差動入力端子対１１及び１２に交叉接続される配線長の和が等しいことも、差動入力端子対１１及び１２おける特性のバランスに貢献している。
【００３６】
図２の第１の差動出力端子１１の駆動能力は、サブ半導体回路１の第１の差動出力端子４とサブ半導体回路６の第２の差動入力端子１０駆動能力の和となり、第２の差動出力端子１４の駆動能力は、サブ半導体回路１の第２の差動出力端子５とサブ半導体回路６の第１の差動出力端子９の駆動能力の和となる。このため、図１の差動回路２１において第１の差動出力端子及び第２の差動出力端子２４及び２５の駆動能力とが異なる場合であっても、第１の差動出力端子１３と第２の差動出力端子１４の駆動能力が等しくなる。すなわち、図２の差動出力端子対１３、１４の駆動能力はバランスする。各サブ半導体回路の差動出力端子対から、共通の差動出力端子対１３及び１４に交叉接続される配線長の和が等しいことも、差動入力端子対１３及び１４おける特性のバランスに貢献している。
【００３７】
例えばサブ半導体回路１（６）が、ＭＯＳトランジスタよりなる差動入力段（不図示）を備えている場合、差動入力端子対２、３（７、８）にそれぞれ接続されるゲート容量（例えばゲート幅）は、差動回路２１の差動入力端子対２２、２３に接続されるＭＯＳ差動入力段のゲート容量の半分とされる。また、出力端子の駆動能力を差動回路２１の半分とするサブ半導体回路１（６）においては、各出力端子４、５（９、１０）にそれぞれ接続される、図示されない出力段のＭＯＳトランジスタの利得係数β（β＝（με／ｔＯＸ）（Ｗ／Ｌ）、ただし、μはキャリアの移動度、εはゲート絶縁膜の誘電率、ｔＯＸはゲート絶縁膜の膜厚、Ｗはチャネル幅、Ｌはチャネル長である）は、差動回路２１の差動出力端子対２４、２５のそれぞれ接続される出力段のＭＯＳトランジスタの利得係数βの半分としてもよい。
【００３８】
磁気ディスク、半導体メモリ、あるいはネットワーク等の通信媒体より図１の差動回路２１の回路情報を入力するコンピュータ等の情報処理装置において、差動回路２１の回路情報に基づき、図３に示した２つのサブ差動回路１及び６を生成して、２つのサブ差動回路１及び６の回路情報をメモリに格納し、必要に応じて表示装置にグラフィックス等で表示し、さらに、２つのサブ差動回路１及び６を互いに鏡面反転となるように配置し、２つのサブ差動回路１及び６の差動入力端子対２、３と７、８の、共通の差動入力端子対１１及び１２への配線接続、２つのサブ差動回路１及び６の差動出力端子対４、５と９、１０の、共通の差動出力端子対１３及び１４への配線接続をコンピュータで行う構成としてもよい。
【００３９】
図３は、本発明の第２の実施例の構成を示している。図３を参照すると、この実施例においては、図１の差動回路２１と同一の構成であり、２Ｎ個の子半導体回路３１、３６、…、４１及び４６が、鏡面反転の関係になるように、レイアウト配置されている。子半導体回路３１、３６、…、４１及び４６の差動入力端子対の１つの入力端子の入力容量と、差動出力端子対の１つの出力端子の駆動能力は、図１の差動回路２１の差動入力端子対の１つの入力端子と２Ｎ分の１（Ｎは、正整数）図１の差動回路２１の差動出力端子対の１つの出力端子と２Ｎ分の１（Ｎは、正整数）とされる。
【００４０】
図３に示した構成は、図２の第１のサブ半導体回路１を、第１のサブ半導体回路と同一の回路構成のＮ個の第１群の子半導体回路３１、…４１で置き換えて構成し、図２の第２のサブ半導体回路６を、第２のサブ半導体回路と同一の回路構成のＮ個の第２群の子半導体回路３６、…４６で置き換えて構成している。
【００４１】
Ｎ個の第１群の子半導体回路は、第１のサブ半導体回路の第１又は第２の差動入力端子（２又は３）のＮ分の１の入力容量を有し、対をなす第１及び第２の差動入力端子（３２、３３）…（４２、４３）と、第１のサブ半導体回路１の第１又は第２の差動出力端子（４又は５）のＮ分の１の駆動能力を有し、対をなす第１及び第２の差動出力端子（３４、３５）…（４４、４５）と、を有する。
【００４２】
Ｎ個の第２群の子半導体回路３６、…４６は、第２のサブ半導体回路６の第１又は第２の差動入力端子７又は８のＮ分の１の入力容量を有し、対をなす第１、第２の差動入力端子と第２の差動入力端子（３７、３８）…（４７、４８）と、第２のサブ半導体回路の第１又は第２の差動出力端子９又は１０のＮ分の１の駆動能力を有し、対をなす第１及び第２の差動出力端子（３９、４０）…（４９、５０）と、を有する。２Ｎ個の子半導体回路は、鏡面反転の関係になるようにレイアウトされている。
【００４３】
互いに鏡面反転の関係にあり対をなす第１の子半導体回路と第２の子半導体回路のそれぞれについて、例えば第１の子半導体回路３１の第１の差動入力端子３２と第２の子半導体回路３６の第２の差動入力端子３８とを接続して、共通の第１の差動入力端子５１に接続し、第１の子半導体回路３１の第２の差動入力端子３２と第２の子半導体回路３６の第１の差動入力端子３７とを接続して、共通の第２の差動入力端子５２に接続し、第１の子半導体回路３１の第１の差動出力端子３４と第２の子半導体回路３６の第２の差動出力端子４０とを接続して、共通の第１の差動出力端子５３に接続し、第１の子半導体回路３１の第２の差動出力端子３５と第２の子半導体回路３６の第１の差動出力端子３９とを接続して、共通の第１の差動出力端子５４に接続している。鏡面反転の関係にある他の対をなす第１の子半導体回路と第２の子半導体回路についても同様とされる。
【００４４】
サブ半導体回路の差動端子対間の特性のアンバランスをキャンセルするために、鏡面反転の関係にあり互いに対をなす各サブ半導体回路対の差動端子対同士が交叉接続されて差動端子とされている。すなわち、上記した通り、鏡面反転の関係にあり対をなす第１群の第１の子半導体回路３１と第２群の第２の子半導体回路３６〜第１群の第Ｎの子半導体回路４１と第２群の第Ｎの子半導体回路４６において、子半導体回路３１の第１の差動入力端子３２と子半導体回路３６の第２の差動入力端子３８が交叉接続され、…子半導体回路４１の第１の差動入力端子４２と子半導体回路４６の第２の差動入力端子４８とが交叉接続されて、共通の差動入力端子５１とされ、子半導体回路３１の第２の差動入力端子３３と子半導体回路３６の第１の差動入力端子３７が交叉接続され、…、子半導体回路４１の第２の差動入力端子４３と子半導体回路４６の第１の差動入力端子４７とが交叉接続されて、共通の差動入力端子５３とされている。第１群の第１の子半導体回路３１と第２群の第２の子半導体回路３６〜第１群の第Ｎの子半導体回路４１と第２群の第Ｎの子半導体回路４６の出力端子対と共通の出力端子対５３、５４についても同様とされる。
【００４５】
図４は、多差動入力端子対、多差動出力端子対（Ａ組の差動入力端子対とＢ組の差動出力端子対）を持つ差動回路６９の構成を示す図である。例えば、第１の差動入力端子対は、第１の差動入力端子６１と第２の差動入力端子６２、第Ａ（Ａは自然数）の差動入力端子対は、第１の差動入力端子６３と第２の差動入力端子６４で構成される。第１の差動出力端子対は、第１の差動出力端子６５と第２の差動出力端子６６、第Ｂ（Ｂは自然数）の差動出力端子対は、第１の差動出力端子６７と第２の差動入力端子６８で構成される。
【００４６】
図５は、本発明の第３の実施例の構成を示す図である。図５を参照すると、この実施例では、図４に示した差動回路６９と同一の回路構成とされ、差動入力端子対の入力容量、差動出力端子対の容量が差動回路６９の差動入力端子と差動出力端子のそれぞれの端子の１／Ｎ（ただし、Ｎは所定の正整数）の、Ｎ個の第１群の子半導体回路７１、…８９と、Ｎ個の第２群の子半導体回路８０、…９８で図４に示した差動回路６９を置き換えたものである。Ｎ個の第１群の子半導体回路７１、…８９と、Ｎ個の第２群の子半導体回路８０、…９８のそれぞれは、鏡面反転の関係になるようにレイアウト配置される。このとき、鏡面反転の関係にあり対をなす子半導体回路（例えば第１群の第１の子半導体回路７１と第２群の第１の子半導体回路８０、あるいは、第１群の第Ｎの子半導体回路８９と第２群の第Ｎの子半導体回路９８等）の差動端子対間の特性のアンバランスをキャンセルするために、鏡面反転の関係にあるサブ半導体回路同士の端子を互い違いに接続して差動端子とする。
【００４７】
例えば、第１群の第１の子半導体回路７１の第１の差動入力端子対の第１の差動入力端子７２と、第２群の第１のサブ半導体回路８０の第１の差動入力端子対の第２の差動入力端子８２とを交叉接続し、…、第１群の第Ｎのサブ半導体回路８９の第１の差動入力端子対の第１の差動入力端子９０と、第２群の第Ｎのサブ半導体回路９８の第１の差動入力端子対の第２の差動入力端子１００とを交叉接続して、第１の差動端子対の第１の差動入力端子１０７としている。また第１群の第１の子半導体回路７１の第１の差動入力端子対の第２の差動入力端子７３と、第２群の第１のサブ半導体回路８０の第１の差動入力端子対の第１の差動入力端子８１とを交叉接続し、…、第１群の第Ｎのサブ半導体回路８９の第１の差動入力端子対の第２の差動入力端子９１と、第２群の第Ｎのサブ半導体回路９８の第１の差動入力端子対の第１の差動入力端子９９とを交叉接続して、第１の差動端子対の第２の差動入力端子１０８としている。
【００４８】
差動回路の具体的な一例について説明する。図６を参照すると、この差動回路は、ソースが接地された電流源トランジスタ２０５のドレインに、ソースが共通に接続され、ゲートがそれぞれ差動入力端子２０６及び２０７に接続され差動対をなすＮチャネルＭＯＳトランジスタ２０３及び２０４と、ＮチャネルＭＯＳトランジスタ２０３及び２０４のドレインと電源ＶＤＤ間に接続される抵抗負荷２０１及び２０２を備えた抵抗負荷型ＣＭＬ（ｃｕｒｒｅｎｔ　ｍｏｄｅ　ｌｏｇｉｃ）インバータ回路である。ＭＯＳトランジスタ２０３及び２０４のドレインは差動出力端子２０８及び２０９に接続されている。
【００４９】
また、図７は、本発明の第４の実施例を示しており、図６に示した抵抗負荷型ＣＭＬインバータ回路の差動対トランジスタ２０３及び２０４、電流源トランジスタ２０５のゲート幅（Ｗ）のサイズを半分とし、負荷抵抗の抵抗値を半分にして、２つのサブＣＭＬインバータ回路に分割し、その端子を互い違いに接続している。図７を参照すると、ソースが接地された電流源トランジスタ３０９のドレインに、ソースが共通に接続され、ゲートがそれぞれ差動入力端子３１１及び３１２に接続され差動対をなすＮチャネルＭＯＳトランジスタ３０５及３０６と、ＮチャネルＭＯＳトランジスタ３０５及び３０６のドレインと電源ＶＤＤ間に接続される抵抗負荷３０１及び３０２を備えた第１のサブＣＭＬインバータ回路と、ソースが接地された電流源トランジスタ３１０のドレインに、ソースが共通に接続され、ゲートがそれぞれ差動入力端子３１３及び３１４に接続され差動対をなすＮチャネルＭＯＳトランジスタ３０７及３０８と、ＮチャネルＭＯＳトランジスタ３０７及び３０８のドレインと電源ＶＤＤ間に接続される抵抗負荷３０３及び３０４を備えた第２のサブＣＭＬインバータ回路と、を備え、共通の差動入力端子対の第１の差動入力端子３１９が、第１のサブＣＭＬインバータ回路の第１の差動入力端子３１１及び第２のサブＣＭＬインバータ回路の第２の差動入力端子３１４に接続されており、共通の差動入力端子対の第２の差動入力端子３２０が、第１のサブＣＭＬインバータ回路の第２の差動入力端子３１２及び第２のサブＣＭＬインバータ回路の第１の差動入力端子３１３に接続されている。また、共通の差動出力端子対の第１の差動出力端子３２１が、第１のサブＣＭＬインバータ回路の第１の差動出力端子３１５及び第２のサブＣＭＬインバータ回路の第２の差動出力端子３１８に接続されており、共通の差動出力端子対の第２の差動出力端子３２２が、第１のサブＣＭＬインバータ回路の第２の差動出力端子３１６及び第２のサブＣＭＬインバータ回路の第１の差動出力端子３１７に接続されている。
【００５０】
図７に示す回路では。電流源用のトランジスタ３０９及び３１０のバイアス端子３２３及び３２４を接続して共通のバイアス電圧を供給し、第１、第２のサブＣＭＬ回路の差動対をそれぞれ駆動している。かかる構成により、図６の抵抗負荷型ＣＭＬインバータ回路と同じ入力容量、駆動能力を持ち、また差動端子間の特性のアンバランスをキャンセルできる。
【００５１】
図８は、図７に示した回路のレイアウトの一例を示す図である。負荷抵抗４０１及び４０２、差動対をなす入力トランジスタ対４０７及び４０８、電流源用のトランジスタ４０５で構成される第１のサブＣＭＬ回路と、負荷抵抗４０３及び４０４、差動対をなす入力トランジスタ対４０９及び４１０、電流源のトランジスタ４０６で構成される第２のサブＣＭＬインバータ回路が、鏡面反転の関係になるように配置されている。上述したように、２つのサブＣＭＬインバータ回路の差動入力端子対について第１のサブＣＭＬインバータ回路の第１の差動入力端子と第２のサブＣＭＬインバータ回路の第２の差動入力端子とを交叉接続し、第１のサブＣＭＬインバータ回路の第２の差動入力端子と第２のサブＣＭＬインバータ回路の第１の差動入力端子とを交叉接続し、２つのサブＣＭＬインバータ回路の差動出力端子対についても同様に交叉接続されている。
【００５２】
以上本発明を上記各実施例に即して説明したが、本発明は上記実施例の構成にのみ限定されるものでなく、特許請求の範囲の各請求項の発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【００５３】
【発明の効果】
以上説明したように、本発明によれば、入力容量や駆動能力といった特性が等しいまま、差動端子対間の特性のアンバランスをキャンセルすることができ、差動特性を容易に改善することができるという効果を奏する。
【図面の簡単な説明】
【図１】差動回路の構成の一例を示す図である。
【図２】本発明の第１の実施例の回路構成の一例を示す図である。
【図３】本発明の第２の実施例の回路構成の一例を示す図である。
【図４】多差動入力端子対、多差動出力端子対を持つ差動回路の一例を示す図である。
【図５】本発明の第３の実施例の回路構成の一例を示す図である。
【図６】抵抗負荷型ＣＭＬインバータ回路の一例を示す図である。
【図７】本発明の第４の実施例の回路構成の一例を示す図である。
【図８】本発明の第４の実施例を示すレイアウトの一例を示す図である。
【符号の説明】
２１　差動回路
２２　第１の差動入力端子
２３　第２の差動入力端子
２４　第１の差動出力端子
２５　第２の差動出力端子
１　第１のサブ半導体回路
２　第１の差動入力端子
３　第２の差動入力端子
４　第１の差動出力端子
５　第２の差動出力端子
６　第２のサブ半導体回路
７　第１の差動入力端子
８　第２の差動入力端子
９　第１の差動出力端子
１０　第２の差動出力端子
１１　第１の差動入力端子
１２　第２の差動入力端子
１３　第１の差動出力端子
１４　第２の差動出力端子
３１　第１群の第１のサブ半導体回路
３２　第１の差動入力端子
３３　第２の差動入力端子
３４　第１の差動出力端子
３５　第２の差動出力端子
３６　第２群の第２のサブ半導体回路
３７　第１の差動入力端子
３８　第２の差動入力端子
３９　第１の差動出力端子
４０　第２の差動出力端子
４１　第１群の第Ｎのサブ半導体回路
４２　第１の差動入力端子
４３　第２の差動入力端子
４４　第１の差動出力端子
４５　第２の差動出力端子
４６　第２群の第Ｎのサブ半導体回路
４７　第１の差動入力端子
４８　第２の差動入力端子
４９　第１の差動出力端子
５０　第２の差動出力端子
５１　第１の差動入力端子
５２　第２の差動入力端子
５３　第１の差動出力端子
５４　第２の差動出力端子
６１　第１の差動入力端子
６２　第２の差動入力端子
６３　第１の差動入力端子
６４　第２の差動入力端子
６５　第１の差動出力端子
６６　第２の差動出力端子
６７　第１の差動出力端子
６８　第２の差動出力端子
６９　差動回路
７１　第１群の第１のサブ半導体回路
７２　第１の差動入力端子対の第１の差動入力端子
７３　第１の差動入力端子対の第２の差動入力端子
７４　第Ａの差動入力端子対の第１の差動入力端子
７５　第Ａの差動入力端子対の第２の差動入力端子
７６　第１の差動出力端子対の第１の差動出力端子
７７　第１の差動出力端子対の第２の差動出力端子
７８　第Ｂの差動出力端子対の第１の差動出力端子
７９　第Ｂの差動出力端子対の第２の差動出力端子
８０　第２群の第１のサブ半導体回路
８１　第１の差動入力端子対の第１の差動入力端子
８２　第１の差動入力端子対の第２の差動入力端子
８３　第Ａの差動入力端子対の第１の差動入力端子
８４　第Ａの差動入力端子対の第２の差動入力端子
８５　第１の差動出力端子対の第１の差動出力端子
８６　第１の差動出力端子対の第２の差動出力端子
８７　第Ｂの差動出力端子対の第１の差動出力端子
８８　第Ｂの差動出力端子対の第２の差動出力端子
８９　第１群の第Ｎのサブ半導体回路
９０　第１の差動入力端子対の第１の差動入力端子
９１　第１の差動入力端子対の第２の差動入力端子
９２　第Ａの差動入力端子対の第１の差動入力端子
９３　第Ａの差動入力端子対の第２の差動入力端子
９４　第１の差動出力端子対の第１の差動出力端子
９５　第１の差動出力端子対の第２の差動出力端子
９６　第Ｂの差動出力端子対の第１の差動出力端子
９７　第Ｂの差動出力端子対の第２の差動出力端子
９８　第２群の第Ｎのサブ半導体回路
９９　第１の差動入力端子対の第１の差動入力端子
１００　第１の差動入力端子対の第２の差動入力端子
１０１　第Ａの差動入力端子対の第１の差動入力端子
１０２　第Ａの差動入力端子対の第２の差動入力端子
１０３　第１の差動出力端子対の第１の差動出力端子
１０４　第１の差動出力端子対の第２の差動出力端子
１０５　第Ｂの差動出力端子対の第１の差動出力端子
１０６　第Ｂの差動出力端子対の第２の差動出力端子
１０７　第１の差動入力端子対の第１の差動入力端子
１０８　第１の差動入力端子対の第２の差動入力端子
１０９　第１の差動出力端子対の第１の差動出力端子
１１０　第１の差動出力端子対の第２の差動出力端子
２０１　第１の抵抗
２０２　第２の抵抗
２０３　第１の入力トランジスタ
２０４　第２の入力トランジスタ
２０５　電流源用のトランジスタ
２０６　第１の差動入力端子
２０７　第２の差動入力端子
２０８　第１の差動出力端子
２０９　第２の差動出力端子
２１０　電流源用のトランジスタのバイアス端子
３０１　第１のサブ回路の第１の抵抗
３０２　第１のサブ回路の第２の抵抗
３０３　第２のサブ回路の第１の抵抗
３０４　第２のサブ回路の第２の抵抗
３０５　第１のサブ回路の第１の入力トランジスタ
３０６　第１のサブ回路の第２の入力トランジスタ
３０７　第２のサブ回路の第１の入力トランジスタ
３０８　第２のサブ回路の第２の入力トランジスタ
３０９　第１のサブ回路の電流源トランジスタ
３１０　第２のサブ回路の電流源トランジスタ
３１１　第１のサブ回路の第１の差動入力端子
３１２　第１のサブ回路の第２の差動入力端子
３１３　第２のサブ回路の第１の差動入力端子
３１４　第２のサブ回路の第２の差動入力端子
３１５　第１のサブ回路の第１の差動出力端子
３１６　第１のサブ回路の第２の差動出力端子
３１７　第２のサブ回路の第１の差動出力端子
３１８　第２のサブ回路の第２の差動出力端子
３１９　第１の差動入力端子
３２０　第２の差動入力端子
３２１　第１の差動出力端子
３２２　第２の差動出力端子
３２３　第１のサブ回路の電流源トランジスタのバイアス端子
３２４　第２のサブ回路の電流源トランジスタのバイアス端子
４０１　第１のサブ回路の第１の抵抗
４０２　第１のサブ回路の第２の抵抗
４０３　第２のサブ回路の第１の抵抗
４０４　第２のサブ回路の第２の抵抗
４０５　第１のサブ回路の電流源用のトランジスタ
４０６　第２のサブ回路の電流源用のトランジスタ
４０７　第１のサブ回路の第１の入力トランジスタ
４０８　第１のサブ回路の第２の入力トランジスタ
４０９　第２のサブ回路の第１の入力トランジスタ
４１０　第２のサブ回路の第２の入力トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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