(57)【要約】      （修正有）【課題】最大２ｍ2までの面積を有する基板上の結晶シリコンダイアレイ、および、そのアレイの製造方法を提供する。【解決手段】結晶半導体ウエハー上にダイエリアのアレイを描く工程１２０２と、ダイエリアに水素イオンを注入する工程１２０４と、それぞれのダイごとに、ダイを被覆するようにポリマー層を形成し、ダイエリア第１ウエハー層を含む積層体を形成する工程１２０８と、ダイエリアに透光性キャリアを重合結合する工程１２１０と、ウエハーを熱アニールすることでウエハー中に破損を誘起する工程１２１２と、それぞれのダイごとに、ダイの層厚よりも薄い層厚を有するウエハー積層体第２層を形成する工程１２１４と、それぞれのダイごとに、基板にウエハー積層体第２層を従順に接着する工程１２１８を含むものである。【選択図】図１２
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【特許請求の範囲】
【請求項１】
基板上への結晶半導体薄膜ダイのアッセンブル方法であって、
ウエハーのダイエリアをポリマー第１層で被覆し、それぞれのダイごとに、上記ポリマー層と、第１層厚を有するダイエリアウエハー第１層と、を含む積層体を形成する工程と、
上記ダイエリアの上に第１透光性キャリアを重合結合する工程と、
上記結晶ウエハーを熱アニールすることにより上記ウエハー内に破損を誘起する工程と、
それぞれの上記ダイごとに、上記第１層厚より薄い第２層厚を有するウエハー積層体第２層を形成する工程と、
それぞれの上記ダイごとに、基板へ上記ウエハー積層体第２層を従順に接着する工程と、
を有する、基板上への結晶半導体薄膜ダイのアッセンブル方法。
【請求項２】
請求項１に記載の方法において、
それぞれの上記ダイごとに、上記基板へ上記ウエハー積層体第２層を従順に接着する工程は、
最大２ｍ2までの面積を有する基板へ、上記ウエハー積層体第２層を従順に接着する工程である、基板上への結晶半導体薄膜ダイのアッセンブル方法。
【請求項３】
請求項２に記載の方法において、
それぞれの上記ダイごとに、上記第１層厚より薄い上記第２層厚を有する上記ウエハー積層体第２層を形成する工程は、
２０ｎｍ以上の第２層厚を有するウエハー第２層を形成する工程である、基板上への結晶半導体薄膜ダイのアッセンブル方法。
【請求項４】
請求項３に記載の方法において、
上記ダイエリアに水素イオンを注入する工程をさらに有する、基板上への結晶半導体薄膜ダイのアッセンブル方法。
【請求項５】
請求項４に記載の方法において、
上記ダイエリアに水素イオンを注入する工程は、
上記第１層厚よりも薄く、２０ｎｍ以上の第１深度で最高イオン濃度となるようにイオンを注入する工程である、基板上への結晶半導体薄膜ダイのアッセンブル方法。
【請求項６】
請求項５に記載の方法において、
それぞれの上記ダイごとに、上記基板へ上記ウエハー積層体第２層を従順に接着する工程は、
上記第１キャリアを機械的に制御して、上記基板上の所望の位置の１ｍｍ上方でダイを静止する工程と、
上記積層ポリマー層にレーザービームを照射する工程と、
上記第１キャリアから上記ダイを分離するために上記積層ポリマー層を蒸発させ、上記基板上の所望の位置に上記ダイを進ませる工程と、
を含む、基板上への結晶半導体薄膜ダイのアッセンブル方法。
【請求項７】
請求項６に記載の方法において、
それぞれの上記ダイごとに、上記基板に上記ウエハー積層体第２層を従順に接着する工程は、
上記ウエハー層を分子間結合を用いて上記基板に接着する工程である、基板上への結晶半導体薄膜ダイのアッセンブル方法。
【請求項８】
請求項７に記載の方法において、
それぞれの上記ダイごとに、上記基板に上記ウエハー積層体第２層を従順に接着する工程は、
最大１ｍｍの深さのくぼみを有する基板の境界面へ上記ウエハー積層体第２層を従順に接着する工程である、基板上への結晶半導体薄膜ダイのアッセンブル方法。
【請求項９】
請求項７に記載の方法において、
上記結晶ウエハーを熱アニールすることにより上記ウエハー内に破損を誘起する工程は、
高速熱アニールをすることによって、最高水素イオン濃度となる上記第１深度にわたって上記結晶ウエハー中に破損を誘起する工程と、
上記積層体から上記ウエハーの大部分を離脱し、それぞれの上記ダイごとに、上記第１透光性キャリアに接着している上記ウエハー積層体第２層を配置する工程と、を有する、基板上への結晶半導体薄膜ダイのアッセンブル方法。
【請求項１０】
請求項９に記載の方法において、
それぞれの上記ダイごとに、上記基板に上記ウエハー積層体第２層を従順に接着する工程は、
透光性基板またはフレキシブルな基板に上記ウエハー積層体第２層を従順に接着する工程である、基板上への結晶半導体薄膜ダイのアッセンブル方法。
【請求項１１】
請求項１０に記載の方法において、
上記透光性基板に上記ウエハー積層体第２層を従順に接着する工程は、ガラス基板に上記ウエハー積層体第２層を従順に接着する工程である、基板上への結晶半導体薄膜ダイのアッセンブル方法。
【請求項１２】
請求項１０に記載の方法において、
上記フレキシブルな基板に上記ウエハー積層体第２層を従順に接着する工程は、プラスティック基板に上記ウエハー積層体第２層を従順に接着する工程である、基板上への結晶半導体薄膜ダイのアッセンブル方法。
【請求項１３】
請求項９に記載の方法において、
上記ダイエリアに上記水素イオンを注入する工程は、上記ダイエリアに水素イオンとホウ素イオンとの混合物を注入する工程である、基板上への結晶半導体薄膜ダイのアッセンブル方法。
【請求項１４】
請求項９に記載の方法において、
上記ウエハー層を分子間結合を用いて接着する工程は、それぞれの上記ダイごとに、
上記ウエハー積層体層第２層の境界面を平坦化する工程と、
上記ウエハー層境界面を親水性にする工程と、
上記ウエハー層境界面をクリーニングする工程と、を有する、基板上への結晶半導体薄膜ダイのアッセンブル方法。
【請求項１５】
請求項１４に記載の方法において、
上記ウエハー層境界面を平坦化する工程は、
第２透光性キャリアをポリマー第２層で被覆する工程と、
それぞれの上記ダイごとに、上記ウエハー積層体第２層の第１表面を上記第２透光性キャリアに重合結合する工程と、
上記積層体から上記第１透光性キャリアを除去する工程と、
それぞれの上記ダイごとに、上記ポリマー第１層の下の上記ウエハー積層体第２層の第２表面を、上記ウエハー積層体第２層の接合界面として用いる工程と、
を有する、基板上への結晶半導体薄膜ダイのアッセンブル方法。
【請求項１６】
請求項９に記載の方法において、
レーザーを用いて上記ダイを走査し、上記基板への上記ダイの接着を改善する工程をさらに有する、基板上への結晶半導体薄膜ダイのアッセンブル方法。
【請求項１７】
請求項１に記載の方法において、
上記結晶半導体ウエハー上に上記ダイエリアのアレイを描く工程をさらに有する、基板上への結晶半導体薄膜ダイのアッセンブル方法。
【請求項１８】
請求項１７に記載の方法において、
上記結晶半導体ウエハー上の上記ダイエリアのアレイを描く工程は、
第１深度より深い第２深度で上記ウエハー上に直交平行線模様をノッチングする工程を有する、基板上への結晶半導体薄膜ダイのアッセンブル方法。
【請求項１９】
基板上への結晶半導体薄膜ダイのアッセンブル方法であって、
第１層厚を有する結晶半導体ウエハーに、該第１層厚より薄く、２０ｎｍ以上の最高イオン濃度である第１深度へ水素イオンを注入する工程と、
上記結晶ウエハーをポリマーで被覆し、ポリマー層と上記第１層厚を有する上記ウエハー第１層とを有する積層体を形成する工程と、
透光性キャリアを上記積層体の上に重合結合する工程と、
高速熱アニールにより上記ウエハー内に破損を誘起する工程と、
上記第１層厚より薄い第２層厚を有するウエハー積層体第２層を形成する工程と、
上記第２層厚より深い第２深度で上記ウエハー積層体第２層をノッチングすることにより、ダイ積層体のアレイを形成する工程と、
それぞれの上記ダイごとに、上記基板に上記ウエハー第２層を従順に接着していく工程と、
を有する、基板上への結晶半導体薄膜ダイのアッセンブル方法。
【請求項２０】
請求項１９に記載の方法において、
それぞれの上記ダイごとに、上記基板に上記ウエハー第２層を従順に接着していく工程は、
最大２ｍ2までの面積を有する基板に上記ウエハー第２層を従順に接着していく工程である、基板上への結晶半導体薄膜ダイのアッセンブル方法。
【請求項２１】
請求項２０に記載の方法において、
上記第１層厚より薄い上記第２層厚を有する上記ウエハー積層体第２層を形成する工程は、
２０ｎｍ以上の第２層厚を有するウエハー積層体第２層を形成する工程である、基板上への結晶半導体薄膜ダイのアッセンブル方法。
【請求項２２】
基板上への集積回路積層体のアッセンブル方法であって、
第１層厚で結晶半導体ウエハー上にダイアレイを描く工程と、
上記第１層厚よりも浅く、２０ｎｍ以上の第１深度へ水素イオンを上記ダイエリアに注入する工程と、
それぞれのダイごとに、すべての部分が上記第１深度よりも浅い第２深度になるように微細電子構造を形成する工程と、
それぞれの上記ダイごとに、上記ウエハーの上に酸化物層を被覆するように形成する工程と、
それぞれの上記ダイごとに、上記酸化物層の上をポリマー層で被覆し、該ポリマー層と、上記酸化物層と、上記第１層厚を有する上記ダイエリアウエハー第１層と、を有する積層体を形成する工程と、
上記ダイエリアの上に透光性キャリアを被覆するように形成する工程と、
高速熱アニールにより上記ウエハーの内部に破損を誘起する工程と、
それぞれの上記ダイごとに、上記第１層厚より薄く、上記第２深度より深い第２層厚を有するウエハー積層体を形成する工程と、
それぞれの上記ダイごとに、上記基板上に形成された拡散バリアにウエハー積層体第２層を従順に接着する工程と、
を有する、基板上への集積回路積層体のアッセンブル方法。
【請求項２３】
請求項２２に記載の方法において、
それぞれの上記ダイごとに、上記基板上に形成された上記拡散バリアに上記ウエハー積層体第２層を従順に接着する工程は、
最大２ｍ2の面積を有する基板に上記ウエハー第２層を接着する工程である、基板上への集積回路積層体のアッセンブル方法。
【請求項２４】
請求項２３に記載の方法において、
それぞれの上記ダイごとに、上記第１層厚より薄く、上記第２深度より深い上記第２層厚を有する上記ウエハー積層体を形成する工程は、
２０ｎｍ以上の第２層厚を有するウエハー第２層を形成する工程である、基板上への集積回路積層体のアッセンブル方法。
【請求項２５】
請求項２４に記載の方法において、
それぞれの上記ダイごとに、上記基板上に形成された上記拡散バリアに上記ウエハー積層体第２層を従順に接着する工程は、
最大１ｍｍの深さのくぼみを有する拡散バリア境界面に上記ウエハー積層体第２層を従順に接着する工程である、基板上への集積回路積層体のアッセンブル方法。
【請求項２６】
基板上の結晶シリコンダイアレイであって、
最大２ｍ2までの面積を有する基板と、
２０ｎｍ以上の層厚を有する複数のダイと、
を有する、基板上の結晶シリコンダイアレイ。
【請求項２７】
請求項２６に記載のアレイにおいて、
それぞれの上記ダイが、上記基板表面に被覆され、上記基板表面と完全に接触している表面を有する、基板上の結晶シリコンダイアレイ。
【請求項２８】
請求項２７に記載のアレイにおいて、
上記基板表面が、最大１ｍｍまでの深さのくぼみを有する、基板上の結晶シリコンダイアレイ。
【請求項２９】
請求項２７に記載のアレイにおいて、
上記基板が、透光性基板、または、フレキシブルな基板からなる、基板上の結晶シリコンダイアレイ。
【請求項３０】
請求項２９に記載のアレイにおいて、上記透光性基板がガラスからなる、基板上の結晶シリコンダイアレイ。
【請求項３１】
請求項２９に記載のアレイにおいて、上記フレキシブルな基板がプラスティックからなる、基板上の結晶シリコンダイアレイ。
【請求項３２】
基板上の集積回路積層体のアレイであって、
最大２ｍ2までの面積を有する基板と、
上記基板上に、上記基板を被覆するように形成された拡散バリアと、
上記拡散バリアのそれぞれの部分を被覆する複数の上記結晶シリコン層構造体と、
からなり、
上記結晶シリコン層構造体の層厚が、２０ｎｍ以上であり、
微細電子構造を有する、基板上の集積回路積層体アレイ。
【請求項３３】
請求項３２に記載のアレイにおいて、
それぞれの上記構造体が、上記拡散バリア表面に被覆され、上記拡散バリア表面に完全に接触しているシリコン層表面を有する、基板上の集積回路積層体アレイ。
【請求項３４】
請求項３３に記載のアレイにおいて、
上記拡散バリアの表面が、最大１ｍｍまでの深さのくぼみを有する、基板上の集積回路積層体アレイ。
【請求項３５】
請求項３３に記載のアレイにおいて、
上記基板が、透光性基板またはフレキシブルな基板からなる、基板上の集積回路積層体アレイ。
【請求項３６】
請求項３５に記載のアレイにおいて、上記透光性基板がガラスからなる、基板上の集積回路積層体アレイ。
【請求項３７】
請求項３５に記載のアレイにおいて、上記フレキシブルな基板がプラスティックからなる、基板上の集積回路積層体アレイ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＩＣ素子の作成に関し、より詳細には、基板上への単結晶シリコン薄膜のアッセンブルに関するものである。
【背景技術】
【０００２】
シリコン以外の他の基板材料を使用することは、これまでには製造することができなかった新しいディスプレイ製品の実現を可能にせしめるものとして興味深いものである。
【０００３】
例えば、特にモバイル機器に対して有効であるsystem-on-glass（ＳＯＧ）技術を用いたフラットパネルディスプレイ（Flat Display Panel：ＦＤＰ）は、シリコン以外の他の基板材料を使用することにより実現したものである。
【０００４】
ＳＯＧ技術が進展することによる効果の一例として、ガラスやポリマーのような透明基板上に形成された高性能な薄膜トランジスタ（thin film transfer：ＴＦＴ）を必要とする液晶ディスプレイ（Liquid crystal Display：ＬＣＤ）技術が生じたことが挙げられる。
【０００５】
ＳＯＧ技術は、ディスプレイとマイクロプロセッサーとが一体となったものであり、ＳＯＧ技術を用いることにより、電気システムの小型化と信頼性とを改善し、コスト削減をすることができる。
【０００６】
シリコン以外の他の材料を用いたマイクロシステムは、柔軟性、すなわち、マイクロシステムの外部から圧力に対して、屈曲し、適合することにより、完全な状態を保持する能力を有するものとして興味深いものである。
【０００７】
このようなマイクロシステムの特性は、様々なワン−ユーズプロダクト（one-use pruducts）を生産することを可能にし、幅広い外部環境でその特性を長く維持する頑丈な製品の製造を可能にするであろう。
【０００８】
このように、柔軟性を有するマイクロシステムが実現したことにより、頑丈で、高性能、かつ、安価に製造できる、ＴＦＴマイクロ電子デバイスを用いたマイクロシステムや製品が開発されるようになった。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
低温ポリシリコン（Low-temperature polysilicon：ＬＴＰＳ）技術はレーザービームを使用し、多結晶シリコン層、いわゆるポリシリコン層を形成する。ＳＯＧ素子のためのディスプレイドライバやアナログ−デジタルコンバーター（analog-to-digital converters）はこのように作成することができる。
【００１０】
しかし、この手法は、ＬＣＤ素子には依然として比較的高価なものである。加えて、ＬＴＰＳ技術により形成されたポリシリコンＴＦＴでは、中央演算処理装置（cetral processor unit：ＣＰＵ）やデジタル信号処理のような洗練された機能を実現する能力を供給することができない。
【００１１】
したがって、ポリシリコンＴＦＴにより現在生産されている素子の信頼性は、有機発光ダイオードディスプレイ（organic light emitting diode display；ＯＬＥＤ）には不適切であろう。
【００１２】
ＣＰＵやデジタル信号プロセスのように洗練された機能の実現を可能にするＴＦＴを生産するために、ＳＯＧ技術を安価に使用することができれば有利である。
【００１３】
現在のＯＬＥＤｓに対して十分なドライブを有するＴＦＴを生産するために、ＳＯＧ技術を安価に使用することができれば有利である。
【００１４】
もし、柔軟性のある基板上にＴＦＴマイクロ電子デバイスを安価に生産できれば有利である。
【課題を解決するための手段】
【００１５】
本発明は、最大２ｍ2までの基板上に形成された厚さ２０ｎｍ以上の結晶シリコンダイアレイに関する。また、本発明は、上述のアレイの生産方法に関する。
【００１６】
本発明は、シリコンウエハーの高速熱破損と、基板上へのダイの高速物理的配置（rapid mechanical placement）と、基板上へのダイの分子間結合と、を使用することにより達成される。
【００１７】
本発明は、透光性基板、または、フレキシブルな基板上にＴＦＴのようなＩＣ素子を形成するものであっても構わない。
【００１８】
即ち、本発明にかかる方法は、基板上の結晶化半導体薄膜の製造方法を提供するものである。その方法により、結晶化半導体基板上にダイエリアのアレイを描き、ダイエリアに水素イオンを注入する。次に、そのダイエリアを、ポリマー層によって被覆し、それぞれのダイごとにポリマー層とダイエリアウエハー第１層とを含む積層体を形成する。透光性キャリアをダイに重合結合し、結晶ウエハーを熱アニールすることによりウエハー中に破損を誘起する。それぞれのダイごとに、ダイの層厚より薄い層厚を有するウエハー第２層が形成され、それぞれのダイごとに、分子間結合を利用してウエハー第２層を基板上に従順に接着する。
【００１９】
ウエハー第２層は、最大２ｍ2までの面積を有する基板に接着することができ、また、ウエハー第２層は、２０ｎｍ以上の層厚を持つものであっても構わない。
【００２０】
ウエハー第２層は、くぼみや湾曲のある基板境界面にも従順に適合することができる。
【００２１】
本発明に係る方法では、基板は、ガラス基板のような透明な基板であっても構わない。また、基板は、プラスティック基板のようなフレキシブルな基板であっても構わない。
【００２２】
上述した本発明に係る方法と基板上の結晶シリコンダイアレイに関する更なる詳細は、以下に述べる通りである。
【発明を実施するための最良の形態】
【００２３】
結晶シリコンを使用することにより、背景技術に記載したようなＴＦＴ、および、有機発光ダイオードディスプレイの問題を解決することができる。
【００２４】
透光性のフレキシブルな基板上への結晶シリコンの成膜技術は現在でも存在するが、これらの技術には、なお問題や制限が存在する。
【００２５】
結晶シリコンの成膜技術の一つにAlien Technology社の自己整合配置（Fluidic-Self-AssemblyTM：ＦＳＡ）技術がある。ＦＳＡ技術は５０ミクロン以上のシリコン層に最適である。しかし、ＦＳＡ技術により作成される半導体デバイスブロックは、バルクなシリコンＩＣを構成し、結果的にＳＩＯ（Silicon-On-insulator）装置と比較して好ましくない容量性効果（capacitive effect）を示す。
【００２６】
また、ＦＳＡでは、これらのブロックの所望の位置への移動は、ランダムな確率、および、重力に依存している。そのため、８０％以上のブロックが所望の位置に定着せず、リサイクルまたは処理する必要がある。したがって、ＦＳＡは、所望の位置のすべてにブロックを配置にするために膨大な数のブロックが必要となる。
【００２７】
さらに小さいブロックを使用する場合は、液体媒体のランダムな運動によって正確な配置がより一層妨害され、ブロックが所望の位置に定着するまでにより一層の時間を要する。
【００２８】
また、ガラス基板を使用する場合には、正確なサイズの穴をエッチングすることは困難である。
【００２９】
キャピラリーセルフアッセンブリー（Capillary self-assembly）技術のような他の容易なアッセンブル方法では、一般的には液体を必要とし、多くの場合は界面活性剤の使用が必要とするため、工程がさらに複雑かつ高コストになる。また、これらの技術は、やはり液体媒体のランダムな運動の影響を受けやすいものである。
【００３０】
発明者らは、多量の水素注入による水平応力破損（horizontal stress fracture）による結晶シリコン薄膜の製造方法を開発した。
【００３１】
一般的に、結晶シリコン膜は、ウエハー結合（wafer bonding）を用いて基板に移される。ウエハー結合は、２枚の硬い基板の間の接合平面全体に広がる層の移転に依存する。
【００３２】
しかし、そのフィルムは一般的に、それぞれの基板表面にある、例えばくぼみのような接着を悪化させる非平面形状の相違に適合することができない。
【００３３】
一般的に、非平面形状は、基板の表面面積が広くなるにつれて増加する。従って、ウエハー結合は基板表面面積の大きなＦＤＰパネルに対しては非効果的であり、ＦＤＰパネルの大きさは最大１ｍ2までに限定される。
【００３４】
図１は、本発明に係る結晶シリコンダイアレイの結晶シリコンダイ部分の部分断面図である。
【００３５】
図１および図２から図１１は同比率で描画したものではない。
【００３６】
層厚１０４を有する結晶シリコンダイ１０２は基板１０６の上に設けられている。層厚１０４は２０ｎｍ以上である。結晶シリコンダイ１０２は表層１０８を有し、基板１０６は表層１１０を有する。表層１０８と表層１１０は一般的に完全に接している。
【００３７】
図２は、ダイエリアのアレイの部分断面図である。
【００３８】
図２は結晶シリコンダイ１０２の特徴を明瞭に理解できるように、図１に示す結晶シリコンダイの製造工程を描画したものである。
【００３９】
一般的に、結晶シリコンダイ１０２のような結晶シリコンダイは膨大な数の個々のダイを含んでいる。例えば、図２に示すように、アレイ中のダイはシリコンウエハー２０２により形成されている。図２は、その一部分のみを示したものである。図２に示すように、ノッチングすることにより形成されたシリコンウエハー２０２表面上のノッチによって、シリコンウエハー２０２上に個々のダイが形成されている。
【００４０】
ダイ１０２の標準的な面積は１ｃｍ2である。したがって、直径１２インチのウエハー２０２の場合、アレイ中には７３０個のダイを含有することができる。しかしながら、各々のダイは類似するため、アレイの中に含まれるすべてのダイを示す必要はなく、本発明はダイ１０２の図により理解することができる。
【００４１】
しかし、本発明はダイの数を何ら限定するものではない。また、アレイの中の個々のダイは形、大きさ、機能を個々に変えることができる。
【００４２】
図１に戻って、ダイ１０２（と、結晶シリコンダイアレイの残りのダイ（図示していない）と、）は最大２ｍ2以下の面積の基板１０６に設置することができる。比較的大きな基板面積にすることにより、例えば液晶ディスプレイ画面のような大きな平面表示ディスプレイの用途に用いることができる。
【００４３】
図３は、図１に示す結晶シリコンダイの基板中のくぼみの部分断面図である。
【００４４】
図４は、ダイエリアへの水素イオンの注入を示す部分断面図である。
【００４５】
図５は、ダイエリアの上にポリマー層が形成され、それぞれのダイごとに積層体が形成されたダイエリアの部分断面図である。
【００４６】
図６は、ダイエリアの上に第１透光性キャリアが重合結合した部分断面図である。
【００４７】
図７は、結晶ウエハーを熱アニールし、結晶ウエハーの破損を誘起するところを示した部分断面図である。
【００４８】
図８は、第１キャリアを機械的に制御して、レーザーを照射することによりポリマー層積層体を蒸発させてダイを基板の所定の位置に移動するところを示した部分断面図である。
【００４９】
キャリア６０２は、一般的に、基板８０２の上方１ｍｍのところに位置する。１ｍｍという距離は、基板８０２上の正確な位置にダイを配置するために好適な距離である。
【００５０】
図９は、キャリアが次の所望の位置に移動し、図８に示す動作を繰り返すところを示した部分断面図である。
【００５１】
図１０は、すべてのダイが配置され、クリーニングを待つアレイを示した図である。
【００５２】
図４から図１０はダイ１０２の特徴を明確に理解するために図１および図３に示す結晶シリコンダイ１０２の製造工程を記載した図である。
【００５３】
図３に戻って、基板３０２は表層３０４と、くぼみ３０６と、を有する。
【００５４】
くぼみ３０６は深度３０８を有する。表層１０８と表層３０４とは一般的に完全に接触している。よって、くぼみ３０６の存在に関わらず、表層１０８は表層３０４と接触した状態を保つことができ、ダイ１０２は基板３０２に適合することができる。
【００５５】
ダイ１０２が基板に適合できることには、二つの理由がある。
【００５６】
第１の理由は、表層１０８と表層３０４とが接触すれば、ダイ１０２はどのキャリアの表面、または、図８に示したダイの製造工程における基板の表面にも束縛されないことである。すなわち、ダイ１０２はキャリア６０２から引き離される。
【００５７】
第２の理由は、図１に示すように、ダイ１０２は比較的薄く、適合性を有するため、くぼみ３０６のような非平面形状に対してよりよく適合するすることである。
【００５８】
このように、ダイ１０２がキャリアや基板に束縛されないため、ダイ１０２固有の展性で可能な限り、ダイ１０２は基板３０２に適合することができる。
【００５９】
さらに、ダイ１０２は基板３０２と比較して小さい面積しか有さない。したがって、ダイ１０２は基板３０２の表面全体（図示していない）の比較的小さな部分にのみ適合すればよく、ダイ１０２に要求される適合量は少ない。
【００６０】
一方、背景技術で記述のように、二枚の硬い基板の間の接合平面全体に広がるウエハー結合を利用して基板上に移動されるフィルムは、一般的には、二枚の基板の間の基板表面の非平面性の違いに完全に適合することができない。
【００６１】
すなわち、くぼみ３０６はダイ１０２の適合性を説明する目的のために描画したものである。
【００６２】
したがって、このダイアレイの適合性は、例えば、くぼみ３０６等のくぼみに限定されるものではなく、ダイアレイは凸状を含む広く様々な非平面形状に適合することができる。
【００６３】
くぼみ深度３０８が最大１ｍｍまでであることは、上述のように、基板へのダイの移動が行われている間のキャリアと基板間の距離が最大１ｍｍであることに関係している。すなわち、くぼみ深度３０８は、キャリアと、一旦キャリアが限界まで下げられたときの基板上のくぼみ３０６の底との距離である。
【００６４】
このことは、一般的に、キャリアを基板表面に接触させない範囲で可能な限り下げることを意味している。くぼみの直径がキャリアの直径よりも小さく、キャリアをくぼみ内まで下げることができない場合は、くぼみの深度は、くぼみ３０６付近の基板表面からくぼみ３０６の底までの距離とほぼ等しくなる。このケースが図３に示されている。
【００６５】
キャリアの直径よりもくぼみの直径の方が大きい場合（図示していない）場合は、くぼみの最大深度は、くぼみの側面に接触しない範囲でキャリアをくぼみ内に可能な限り沈めたときの、キャリアからくぼみの底までの距離となる。この場合は、くぼみの周囲の基板表面からくぼみの底までの距離は１ｍｍよりも大きくなり、キャリアはくぼみの中に沈みこむこととなる。
【００６６】
一般的に、くぼみの形状やダイのくぼみへの適合性能に関しては、何ら制限されるものではない。すなわち、ダイは、一般的に生産作業上で偶然出くわしたどのようなくぼみ形状を有する基板に対しても適合するのに十分な展性を有する。
【００６７】
アレイは、一般的に、基板上の凸形状に十分に適合することができる。したがって、基板の表面から凸状物が隆起していた場合であっても、基板表面は、キャリアの位置決めに何ら影響することはなく、キャリアをくぼみ上で所望の高さまで下げることができる。上述のように、ダイは一般的に生産作業場で偶然出くわしたどのようなくぼみ形状を有する基板に対しても十分な展性を有する。
【００６８】
くぼみ３０６のような非平面的な表面形状は、一般的に、基板上に意図的に形成するものではない。しかしながら、例えば、ロールトゥーロール法（roll-to-roll processing）（図には示していない。）により基板の非平面形状を故意に形成してももちろん構わない。ロールトゥーロール法によれば、キャリアに対する所定の凸状のカーブ形状を基板に与えることができる。このように、上述のように偶然に形成された非平面形状にダイが適合できることと同様に、基板上に意図的に形成した凹凸形状についても、ダイは同様に適合することができる。
【００６９】
ダイ１０２とアレイに含まれるその他のダイとは、図６，図８、および、図９に図示されたように、確定的過程によって基板１０６上の所望の位置に確実に、正確に配置される。すなわち、ダイの配置が、無作為な可能性や重力に依存していないことを示している。
【００７０】
例えば、図６に示すように、それぞれのダイがポリマー層によって透光性キャリア６０２に接着されており、図８に示すように、キャリア６０２とダイとは基板８０２上の所望の位置の上方のポイントまで機械的に移動される。そして、図８に示すように、ダイは、ポリマー層を蒸発することで基板上の所定の位置に配置される。
【００７１】
ポリマー層はダイの表面全体を覆っていなくともよい。すなわち、ポリマー層はダイの一部を覆っていればよい。
【００７２】
図１と図３に戻って、基板１０６と基板３０２とは透光性の基板であっても、又は、柔軟性を有する基板であってもよいが、何らこれに限定されるものではない。透光性の基板１０６、又は、基板３０２は、ガラスであっても構わない。ガラスの基板１０６、又は、基板３０２を使用することで容易にＬＣＤ素子のような表示素子にダイ１０２を使用できるようになる。
【００７３】
また、フレキシブルな基板１０６、又は、基板３０２は、プラスティックであっても構わない。
【００７４】
図１１は、本発明のＩＣ積層構造体アレイのＩＣ積層構造の部分断面図である。
【００７５】
図１１に示すＩＣ積層構造体は、本発明の一実施例を示すものである。層厚数μｍのシリコン層により構成される他の積層構造体、例えば、バイポーラトランジスタ（bipolar transisters）、光起電性エレメント（photovoltaic elements）、および、電化結合素子（charge-coupled devices：ＣＣＤ）もシリコン層に組み込むことができる。
【００７６】
ＩＣ積層構造体１１０２は、基板１１０５の上に設けられた拡散隔膜１１０４の上に形成されている。図１において述べた、アレイ中のダイの数，形状、寸法、そして、機能に関しては、この積層構造体アレイにおいても同様である。したがって、図１と同様に、積層構造体１１０２のみによって本発明を表現することができる。
【００７７】
しかし、本発明は、積層構造の層数を限定するものではない。また、アレイ中の個々の積層体は相互に形状、寸法、および機能を異にするものであってももちろん構わない。
【００７８】
上述の基板１０６と同様に、基板１１０５は最大２ｍ2までの面積を有することができる。
【００７９】
構造体１１０２は層厚１１０８が２０ｎｍ以上の結晶シリコン層１１０６を有している。
【００８０】
結晶シリコン層１１０６はマイクロ電子構造体（microelectoronic structure）１１１０を有している。
【００８１】
また、マイクロ電子構造体１１１０は、チャンネル領域（channel region）１１１２と、ソース領域（source region）１１１４と、ドレイン領域（drain region）１１１６と、を有している。
【００８２】
また、酸化物層１１１８は結晶シリコン層１１０６の上に設けられ、ゲート電極１１２０は酸化物層１１１８の上に設けられている。
【００８３】
酸化物層１１１８はゲート絶縁体（gate insulator）としての作用を奏する。
【００８４】
酸化物層１１１８はゲート電極１１２０、ソース領域１１１４、ドレイン領域１１１６、および、チャンネル領域１１１２と比較して、層厚が薄い。
【００８５】
結晶シリコン層１１０６は表層１１２２を含み、基板１１０５は表層１１２４を含む。表層１１２２と表層１１２４とは、一般的に完全に接触している。図３について上述したように、結晶シリコンダイ１０２が基板３０２の非平面的表面構造に適合することと同様に、積層構造体１１０２も基板１１０５に適合する。
【００８６】
基板１１０５は透光性基板、または、フレキシブルな基板であっても構わないが、それらに限定されるものではない。
【００８７】
透光性基板１１０５はガラス基板であっても構わない。この構成によればＬＣＤ素子のような表示素子にＩＣ積層構造体アレイを使用することが容易になる。
【００８８】
フレキシブルな基板１１０５はプラスティックの基板であっても構わない。
【００８９】
本発明は、大面積素子、特に表示システム（例えば、ディスプレイマトリクス（display matrix）、補完信号処理（complementary signal process）、または、制御回路（control circuitry））を製造するための、迅速に、かつ、きわめて緻密にシリコン以外の基板上に結晶シリコン薄膜を配置する安価な方法に関するものである。結晶シリコン薄膜は、１０ｎｍまたは１００ｎｍオーダーの厚みを有する。例えば、本発明に係る方法は、層厚２０ｎｍの薄いシリコン薄膜を加工することができる。
【００９０】
さらに、本発明にかかる方法には、例えば比較的熱的耐久性に乏しい安価なガラスやプラスティック素材からなる基板を使用することができる。
【００９１】
本発明の方法によれば、多結晶材料に代わる結晶半導体からなるダイレイヤーを生産することができる。
【００９２】
本発明にかかる方法は、流体を用いることなく、２０ｎｍ程度の薄い層厚を有する半導体膜を迅速に、かつ、効果的に、正確に（すなわち、無作為ではなく）配置する効果を奏する。
【００９３】
背景技術で述べたように、従来の方法では、ダイの配置は液体媒体のランダムな運動と重力とによってダイを配置するものであり、この方法では一般的に層厚数十ミクロンのダイが必要である。
【００９４】
本発明にかかる方法は、単純であり、したがって、比較的安価である。
【００９５】
例えば、本発明にかかる方法は、基板のクリーニング工程を除いては液体を必要とせず、そしてまた、高出力レーザーも必要としない。
【００９６】
本発明の方法においては材料の利用効率がよい。例えば、スクライブライン（scribe lines）はエッチングにより取り除かれ、結晶半導体は再利用することができる。
【００９７】
図１２は、本発明に係る基板上に結晶半導体薄膜のダイのアッセンブル方法を説明したフォローチャート図である。
【００９８】
図１２（図１３、図１５、および、図１６）は明確化のために番号を付したステップ系列として記載しているが、明記している番号は系列の内容とまったく関係のないものである。厳格に系列の順番に従って行う必要性はなく、ステップの一部を省略しても構わず、また、いくつかのステップを平行して行っても構わない。
【００９９】
本発明にかかる方法は、ステップ１２００から開始する。
【０１００】
ステップ１２０２は、結晶半導体ウエハーの上にダイエリアのアレイを第１層厚で描く工程である。
【０１０１】
ステップ１２０４は、ダイエリアに水素イオンを注入する工程である。
【０１０２】
ステップ１２０６は、２０ｎｍ以上であって、ウエハー第１層の層厚よりも浅い深さで最大イオン濃度になるようにイオンを注入する工程である。
【０１０３】
図４は、水素イオンが注入された状態の結晶半導体ウエハーを示す図である。
【０１０４】
図４に示す結晶半導体ウエハー中の右下がり斜線が付された層が最高イオン濃度となる層（以下、「最高イオン濃度層」と略すことがある。）である。また、ウエハー第１層のうち、最高イオン濃度層よりも上部の層がウエハー第２層となる。
【０１０５】
厳密には、最高イオン濃度層は、ウエハー第２層に対して非常に薄い層である。例えば、最高イオン濃度層の層厚は、数ｎｍ〜数１０ｎｍ程度である。図４は、説明のため、最高イオン濃度層を分厚く記載したものである。
【０１０６】
ステップ１２０８は、ダイエリア上をポリマー第１層で被覆し、それぞれのダイごとに、ポリマー層と、第１層厚を有するダイエリアウエハー第１層と、を含む積層体を形成するステップである。図５は、ポリマー第１層で被覆されたシリコンウエハー２０２を示す図である。ステップ１２０８は、図５に示すように、シリコンウエハー２０２に形成されたそれぞれのダイの上にポリマー第１層を形成する工程である。
【０１０７】
ステップ１２１０は、ダイエリアに第１透光性キャリアを重合結合するステップである。すなわち、ステップ１２１０は、図６に示すように、シリコンウエハー２０２上に形成されたポリマー第１層を被覆するように第１透光性キャリア６０２を重合結合させる工程である。
【０１０８】
ステップ１２１２は、結晶ウエハーを熱アニールして、ウエハー中に破損を誘起する工程である。「ウエハー中に破損誘起する」とは、ウエハー第１層内に面状に形成された最高イオン濃度となる部分に微小気泡（platelet）を形成することである。
【０１０９】
ステップ１２１４は、それぞれのダイごとに第１層厚よりも薄い第２層厚でウエハー積層体第２層を形成する工程である。ウエハー第２層とは、ウエハー第１層のうち面状に形成された微小気泡よりも第１透光性キャリア側に位置する部分をいう。
【０１１０】
ステップ１２１５は、急速熱アニールして最高水素イオン濃度となる第１深度に破損を誘起し、ウエハー第２層をウエハー積層体から破壊除去し、第１透光性キャリアに接着している積層体ウエハー第２層を残す工程である。
【０１１１】
図７は、ウエハー第２層をウエハー積層体から破壊除去し、ウエハー第２層を切り離した状態の図である。
【０１１２】
ステップ１２１５において、ウエハー積層体は最高イオン濃度層内に面状に形成された微小気泡の部分で分断される。従って、厳密には、ウエハー第２層とウエハー積層体とには、それぞれ上下に分断された最高イオン濃度層が付着していることとなる。しかし、上述のように、最高イオン濃度層は、ウエハー第２層の層厚に対して非常に薄いものであるため、図７には、分断された最高イオン濃度層は図示していない。
【０１１３】
ステップ１２１６は２０ｎｍ以上の第２層厚でウエハー第２層を形成する工程である。
【０１１４】
ステップ１２１８は、基板にウエハー積層体第２層を従順に接着する工程である。
【０１１５】
ステップ１２０２の第１層厚を有する結晶半導体ウエハーの上にあるダイエリアのアレイを描く工程は、ウエハー上に直交平行線模様を第１層厚よりも深い第２層厚でノッチングする工程を有するものであっても構わない。
【０１１６】
ステップ１２０４のダイエリアに水素イオンを注入する工程は、水素イオンとホウ素イオンとの混合物をダイエリアに注入する工程を含むものであっても構わない。その場合、ステップ１２１２でウエハー中に誘起される破損は、２００℃や３００℃といった比較的低温で誘起されるため、ステップ１２０８において使用することができる接着性樹脂の選択肢が広がる。
【０１１７】
図１３は、図１２に示した方法のうち、ステップ１２１８をさらに詳細に説明した図である。
【０１１８】
この方法は、ステップ１３００から始まる。
【０１１９】
ステップ１３０２は、基板にウエハー積層体第２層を従順に接着する工程である。
【０１２０】
ステップ１３０４は最大２ｍ2までの面積を持つ基板へウエハー層を接着する工程である。
【０１２１】
ステップ１３０６は、第１キャリアを機械的に制御して、ダイを基板上の所望の位置の１ｍｍ上方に静止する工程と、レーザービームをポリマー層積層体に照射する工程と、ポリマー層積層体を蒸発させて、ダイを第１キャリアから切り離す工程と、ダイを基板上の所望の位置に進ませる工程とで構成されている。
【０１２２】
ステップ１３０８は、分子間結合を用いてウエハー層に接着する工程である。
【０１２３】
ステップ１３１０は、ウエハー積層体第２層の接合界面を平坦化し、ウエハー層の結合界面を親水性にするとともに、基板結合境界面をクリーニングする工程である。
【０１２４】
ステップ１３１２は、透光性基板、又は、屈曲性基板から選択した基板に接着する工程である。
【０１２５】
ステップ１３０２の基板にウエハー積層体第２層を従順に接着する工程では、最大１ｍｍの深さのくぼみを有する基板の接合界面に従順に接着する工程であっても構わない。基板表面のくぼみ等の非平面特性に関する更なる情報は、図３における説明を参照することができる。
【０１２６】
ステップ１３０８で分子間結合を用いてウエハー層に接着する工程に続いて、ステップ１３０９で、ダイの基板への接着を改善するため、レーザーを用いてダイを走査しても構わない。
【０１２７】
図１４は、シリコン層を第２キャリアに移動させ、移動した後に、第１キャリアと樹脂層を除去するところを示した部分断面図である。
【０１２８】
ステップ１３１０において、ウエハー層積層体の接合界面を平坦化しても構わない。
【０１２９】
図１４に示したように、第２透光性キャリアを第２ポリマー層で被覆する工程と、それぞれのダイごとに、第２透光性キャリアにウエハー積層体第２層第１表面を重合結合する工程と、積層体から第１透光性キャリアを除去する工程と、それぞれのダイごとに、第１ポリマー層の下に積層するウエハー積層体第２層第２表面をウエハー積層体第２層の接合界面として使用する工程と、を含んでいてもかまわない。ウエハー積層体第２層第２表面とは、第１透光性キャリアにポリマー層を介して結合しているウエハー積層体第２層の表面をいう。また、ウエハー積層体第２層第１表面とは、ウエハー積層体第２層の第２表面と反対側に設けられたウエハー積層体第２層の表面をいう。
【０１３０】
積層体層の表面荒さが、ナノメートルオーダー以下である場合は、ステップ１３１０で、ウエハー層積層接合界面を平坦化する工程において、積層体をを摂氏数百度の水素プラズマ加熱（hydrogen plasma heated）する工程を含んでいても構わない。
【０１３１】
ステップ１３１０で、基板層接合界面を親水性にする工程において、酸素分子または水素分子の一方からなる単分子層を接合してもよい。その形成工程の一例としては、積層体を酸化プラズマ内に挿入する工程が挙げられる。
【０１３２】
その他、積層体を、ＳＣ１として知られる過酸化水素水と水酸化アンモニウム水との熱混合溶液でクリーニング後、乾燥する工程、または、過酸化水素水に積層体を浸した後、乾燥する工程等があげられる。
【０１３３】
ステップ１３１２で接着する透光性基板は、ガラス基板であっても構わない。
【０１３４】
ステップ１３１２で接着する柔軟な基板は、プラスティック基板であっても構わない。
【０１３５】
図１５は、本発明に係る基板上への結晶半導体薄膜ダイのアッセンブル方法を説明するフォローチャート図である。
【０１３６】
この方法は、ステップ１５００から始まる。
【０１３７】
ステップ１５０２は、第１層厚を持つ結晶半導体ウエハーに、最高イオン濃度となる、第１層厚より薄く、２０ｎｍ以上の第１深度に、水素イオンを注入する工程である。
【０１３８】
ステップ１５０４は、結晶ウエハーをポリマーで被覆し、ポリマー層と第１層厚を有するウエハー第1層からなる積層体を形成する工程である。
【０１３９】
ステップ１５０６は積層体の上に透光性キャリアを重合結合する工程である。
【０１４０】
ステップ１５０８は、急速熱アニールをすることで基板の破損を誘起する工程である。
【０１４１】
ステップ１５１０は、第１層厚よりも薄い第２層厚でウエハー積層体第２層を形成する工程である。
【０１４２】
ステップ１５１１は、２０ｎｍ以上の第２層厚でウエハー第２層を形成する工程である。
【０１４３】
ステップ１５１２は、第２層厚より深い第２深度までウエハー積層体第２層をノッチングすることによってダイ積層体のアレイを形成する工程である。すなわち、ステップ１５１２は、ウエハー積層体第２層とポリマー層の一部をノッチングする事により、ウエハー積層体第２層に個々のダイを形成する工程である。
【０１４４】
ステップ１５１４は、それぞれのダイごとに、基板にウエハー第２層を従順に接着していく工程である。
【０１４５】
ステップ１５１６は、それぞれのダイごとに最大２ｍ2までの面積を有する基板にウエハー第２層を接着していく工程である。
【０１４６】
図１５に示した方法は、ステップ１５０８が数十ｎｍの荒さの表面を有する破損を形成するものであれば、特に適切である。したがって、ステップ１５１４で基板にウエハー第２層を従順に接着する工程は、積層体層表面を化学的・機械的に研磨する工程を含んでいても構わない。一般的に、化学的・機械的な研磨とは、フォトレジストによりコートした後に、ハロゲンと酸素を混合したガスを用いてリアクティブイオンエッチングによりエッチングして、フォトレジストをはがし、クリーニングするものである。
【０１４７】
図１６は、本発明に係る、基板上へのＩＣ積層体のアッセンブル方法を説明するフォローチャート図である。
【０１４８】
この方法は、ステップ１６００から始まる。
【０１４９】
ステップ１６０２は、第１層厚に形成された結晶半導体基板上にダイエリアのアレイを描く工程である。
【０１５０】
ステップ１６０４は、水素イオンをダイエリアの第１層厚よりも薄く、２０ｎｍ以上の第１深度に注入する工程である。
【０１５１】
ステップ１６０６は、それぞれのダイごとに、どの構造の部分も第１深度よりも浅い第２深度になるように超微細電子構造を形成する工程である。
【０１５２】
ステップ１６０８は、それぞれのダイごとに、基板の上に酸化物層を形成する工程である。
【０１５３】
ステップ１６１０は、それぞれのダイごとに、酸化物層をポリマー層で被覆し、ポリマー層と酸化物層と第１層厚を有するダイエリアウエハー第１層とを含む積層体を形成する工程である。
【０１５４】
ステップ１６１２は、ダイエリアの上に透光性キャリアを重合結合する工程である。
【０１５５】
ステップ１６１４は、急速熱アニールして、基板内部に破損を誘起する工程である。
【０１５６】
ステップ１６１６は、それぞれのダイごとに、第１層厚より薄く、第２深度より厚い第２層厚でウエハー積層体を形成する工程である。
【０１５７】
ステップ１６１７は、２０ｎｍ以上の第２層厚で基板第２層を形成する工程である。
【０１５８】
ステップ１６１８は、それぞれのダイごとに、基板上に形成された拡散バリア上へウエハー積層体第２層を従順に接着する工程である。
【０１５９】
ステップ１６２０は、その面積が最大２ｍ2までの基板へウエハー第２層を従順に接着する工程である。
【０１６０】
ステップ１６０４で水素イオンを注入する工程は、ステップ１６０８で、それぞれのダイごとに基板を酸化物層で被覆した後に行っても構わない。
【０１６１】
また、ステップ１６０８で、それぞれのダイごとに基板を酸化物層で被覆する工程は、酸化物層を等方的に堆積するものであっても構わない。つまり、酸化物層を基板上に均一に形成する工程を含むものであっても構わない。
【０１６２】
次に、例えば、ステップ１６０６で形成される微細電子構造を残したまま、ダイエリアから酸化物をエッチングで除去するように、酸化物を選択的にエッチングする。
【０１６３】
ステップ１６０８で、それぞれのダイごとに、ウエハーを酸化物層で被覆する工程は、異方的に（すなわち、選択的に）酸化物を堆積するものであっても構わない。例えば、ステップ１６０６で形成した微細電子構造を有するダイエリアのみ酸化物を堆積させても構わない。
【０１６４】
ステップ１６２０で従順に接着する工程は、最大１ｍｍまでの深さを有するくぼみを有する拡散バリアの境界界面に、従順に接着するものであっても構わない。基板表面のくぼみ等の非平面特性に関するさらなる情報は、図３の説明を参照することができる。
【０１６５】
基板上の結晶シリコンダイアレイに関しては、上述の通りである。
【０１６６】
基板上への結晶半導体薄膜ダイのアッセンブル方法に関しても、上述の通りである。
【０１６７】
結晶シリコンダイアレイと基板上への結晶半導体薄膜ダイのアッセンブル方法は、ＬＣＤスクリーン等のフラットスクリーンディスプレイ用途へのバックプレーンとして適用できることについて記載した。しかし、本発明はフラットスクリーンディスプレイに限定されるものではない。本発明は、例えば、アナログからデジタルへの変換（analog-to-digital conversion）やデジタル信号処理を有するＣＣＤカメラ等の基板上にシリコン構造を含む幅広い電子用途に適用することができる。
【０１６８】
ＩＣ積層体構造等における材料の層厚や構成のいくつかについては実施例により与えた。
【０１６９】
同様に、基礎的な概念を明確に説明するための本発明固有のプロセスのいくつかについては規定した。
【０１７０】
しかし、本発明はこれらの層厚、構成、特性に限定されるものではない。本発明の他のバリエーションや具体例は技能の熟練により生じるものである。
【０１７１】
本発明は、その特定の実施例に関して述べたが、その記載は、本発明の適用例の例示に過ぎず、限定して解釈してはならない。従って、開示された具体例の特徴の適用や組み合わせは、請求項の記載に含まれる発明の範囲内に含まれるものである。
【図面の簡単な説明】
【０１７２】
【図１】本発明の結晶シリコンダイアレイに係る結晶シリコンダイの部分の部分断面図である。
【図２】ダイエリアのアレイを描くところを示す部分断面図である。
【図３】図１に示す結晶シリコンダイに用いる基板のくぼみ部分の部分断面図である。
【図４】ダイエリアへの水素イオンの注入を示す部分断面図である。
【図５】ダイエリアの上にポリマー層が形成され、それぞれのダイごとに積層体が形成されたダイエリアの部分断面図である。
【図６】ダイエリアの上に第１透光性キャリアが重合結合した部分断面図である。
【図７】結晶ウエハーを熱アニールし、結晶ウエハーの破損を誘起するところを示した部分断面図である。
【図８】第１キャリアを機械的コントロールし、レーザーを照射することによりポリマー層積層体を蒸発させてダイを基板の所定の位置に移動するところを示した部分断面図である。
【図９】キャリアが所望の地点に移動し、図８に示す動作を繰り返すところを示した部分断面図である。
【図１０】すべてのダイが配置され、クリーニングを待つアレイを示した図である。
【図１１】本発明の結晶シリコンダイの集積回路積層構造体の集積回路積層構造の部分断面図である。
【図１２】本発明の基板上への結晶半導体薄膜ダイのアッセンブル方法を説明したフォローチャート図である。
【図１３】図１２に示した方法をさらに詳細に説明したフォローチャート図である。
【図１４】シリコン層を第２キャリアに移動し、移動後、第１キャリアと樹脂を除去するところを示した部分断面図である。
【図１５】本発明の基板上への結晶半導体薄膜のアッセンブル方法を説明したフォローチャート図である。
【図１６】本発明の基板上への集積回路積層体のアッセンブル方法を説明したフォローチャート図である。
【符号の説明】
【０１７３】
１０２  結晶シリコンダイ
１０４、１１０８  層厚
１０６、３０２、８０２、１１０５、  基板
１０８、１１０、３０４、１１２２、１１２４  表層
２０２  シリコンウエハー
３０６  くぼみ
３０８  深度
６０２  キャリア
１１０２  ＩＣ積層構造体
１１０４  拡散隔膜
１１０６  結晶シリコン層
１１１０  マイクロ電子構造体
１１１２  チャンネル領域
１１１４  ソース領域
１１１６  ドレイン領域
１１１８  ゲート酸化物層
１１２０  ゲート電極
【図１】
2004260170.tif 000003
【図２】
2004260170.tif 000004
【図３】
2004260170.tif 000005
【図４】
2004260170.tif 000006
【図５】
2004260170.tif 000007
【図６】
2004260170.tif 000008
【図７】
2004260170.tif 000009
【図８】
2004260170.tif 000010
【図９】
2004260170.tif 000011
【図１０】
2004260170.tif 000012
【図１１】
2004260170.tif 000013
【図１２】
2004260170.tif 000014
【図１３】
2004260170.tif 000015
【図１４】
2004260170.tif 000016
【図１５】
2004260170.tif 000017
【図１６】
2004260170.tif 000018