(57)【要約】【課題】ＴＦＴのゲート電極と、半導体膜中の結晶粒との位置合わせを容易にする表示装置用基板、ＴＦＴ、ＴＦＴの製造方法、および表示装置を提供する。【解決手段】絶縁性基体１００に設けた溝４０９と、溝４０９に埋め込まれた低熱抵抗膜からなるゲート電極４０４と、ゲート電極４０４上にゲート絶縁膜４０５を介して設けた島状の多結晶半導体膜５０９と、ゲート電極４０４の両側の多結晶半導体膜５０９に設けたソース領域５１２およびドレイン領域５１３と、ソース領域５１２とドレイン領域５１３との間の多結晶半導体膜５０９に設けたチャネル領域５１４とを有するＴＦＴ。【選択図】　　図５
2004031666.tif 000002
【特許請求の範囲】
【請求項１】
絶縁性基体の表面領域に、ゲート電極もしくはボディコンタクト端子の埋め込み用凹部が形成してあることを特徴とする表示装置用基板。
【請求項２】
絶縁性基体の表面領域に形成した凹部に、ゲート電極もしくはボディコンタクト端子用の低熱抵抗膜が埋め込んであることを特徴とする表示装置用基板。
【請求項３】
前記凹部の幅の少なくとも一部が１μｍ程度もしくはそれ以下であることを特徴とする請求項１または２記載の表示装置用基板。
【請求項４】
前記凹部が一定の間隔で複数形成されている領域を有することを特徴とする請求項１または２記載の表示装置用基板。
【請求項５】
前記絶縁性基体が、絶縁性基板の表面上に、絶縁膜、半導体膜の少なくとも１層が形成されてなり、
前記凹部が前記絶縁膜もしくは前記半導体膜の少なくとも１層中に形成されているか、または前記絶縁膜もしくは前記半導体膜の少なくとも１層を貫通して前記絶縁性基板に達していることを特徴とする請求項１または２記載の表示装置用基板。
【請求項６】
絶縁性基体に設けた凹部と、
前記凹部に埋め込まれた低熱抵抗膜からなるゲート電極と、
前記ゲート電極上にゲート絶縁膜を介して設けた島状の多結晶半導体膜と、
前記ゲート電極の両側の前記多結晶半導体膜に設けたソース領域およびドレイン領域と、
前記ソース領域と前記ドレイン領域との間の前記多結晶半導体膜に設けたチャネル領域とを有することを特徴とする薄膜トランジスタ。
【請求項７】
絶縁性基体に設けた凹部と、
前記凹部に埋め込まれた低熱抵抗膜からなるボディコンタクト端子と、
前記ボディコンタクト端子上に設けた島状の多結晶半導体膜と、
前記多結晶半導体膜上にゲート絶縁膜を介して設けたゲート電極と、
前記ゲート電極の両側の前記多結晶半導体膜に設けたソース領域およびドレイン領域と、
前記ソース領域と前記ドレイン領域との間の前記多結晶半導体膜に設けたチャネル領域とを有することを特徴とする薄膜トランジスタ。
【請求項８】
ゲート電極長が１μｍ程度もしくはそれ以下であることを特徴とする請求項６または７記載の薄膜トランジスタ。
【請求項９】
前記ボディコンタクト端子の少なくとも一部が１μｍ程度もしくはそれ以下であることを特徴とする請求項７記載の薄膜トランジスタ。
【請求項１０】
前記絶縁性基体が、絶縁性基板の表面に、絶縁膜、半導体膜の少なくとも１層が形成されてなり、
前記凹部が前記絶縁膜もしくは前記半導体膜の少なくとも１層中に形成されているか、または前記絶縁膜もしくは前記半導体膜の少なくとも１層を貫通して前記絶縁性基板に達していることを特徴とする請求項６または７記載の薄膜トランジスタ。
【請求項１１】
前記チャネル領域が、ゲート電極長より長い結晶粒で形成されていることを特徴とする請求項６または７記載の薄膜トランジスタ。
【請求項１２】
前記チャネル領域中の結晶粒界が、キャリアの移動方向に沿っていることを特徴とする請求項６または７記載の薄膜トランジスタ。
【請求項１３】
絶縁性基体に凹部を形成する工程と、
前記凹部に低熱抵抗膜を埋め込む工程と、
少なくとも前記低熱抵抗膜の上に非晶質半導体膜を形成する工程と、
前記非晶質半導体膜に光を照射し、前記光と前記絶縁性基体とを相対的に動かして、前記非晶質半導体膜下の前記低熱抵抗膜を結晶粒の位置制御手段として用いて前記非晶質半導体膜を多結晶化する工程とを有することを特徴とする薄膜トランジスタの製造方法。
【請求項１４】
前記低熱抵抗膜が、ゲート電極もしくはボディコンタクト端子であることを特徴とする請求項１３記載の薄膜トランジスタの製造方法。
【請求項１５】
絶縁性基体に凹部を形成する工程と、
前記凹部に低熱抵抗膜を埋め込み、ゲート電極を形成する工程と、
少なくとも前記ゲート電極の上にゲート絶縁膜を介して非晶質半導体膜を形成する工程と、
前記非晶質半導体膜に光を照射し、前記光と前記絶縁性基体とを相対的に動かして、前記非晶質半導体膜下の前記ゲート電極を結晶粒の位置制御手段として用いて前記非晶質半導体膜を多結晶化し、多結晶半導体膜を形成する工程と、
前記ゲート電極に対応する位置上に層間絶縁膜を介して設けたマスクを介して前記多結晶半導体膜に不純物を注入し、ソース領域およびドレイン領域を形成する工程とを有することを特徴とする薄膜トランジスタの製造方法。
【請求項１６】
絶縁性基体に凹部を形成する工程と、
前記凹部に低熱抵抗膜を埋め込み、ボディコンタクト端子を形成する工程と、少なくとも前記ボディコンタクト端子の上に非晶質半導体膜を形成する工程と、
前記非晶質半導体膜に光を照射し、前記光と前記絶縁性基体とを相対的に動かして、前記非晶質半導体膜下の前記ボディコンタクト端子を結晶粒の位置制御手段として用いて前記非晶質半導体膜を多結晶化し、多結晶半導体膜を形成する工程と、
前記多結晶半導体膜上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極をマスクにして前記ゲート絶縁膜を介して前記多結晶半導体膜に不純物を注入し、ソース領域およびドレイン領域を形成する工程とを有することを特徴とする薄膜トランジスタの製造方法。
【請求項１７】
絶縁性基体上に選択的に低熱抵抗膜を形成する工程と、
少なくとも前記低熱抵抗膜の上に非晶質半導体膜を形成する工程と、
前記非晶質半導体膜に光を照射し、前記光と前記絶縁性基体とを相対的に動かして、前記非晶質半導体膜下の前記低熱抵抗膜を結晶粒の位置制御手段として用いて前記非晶質半導体膜を多結晶化する工程とを有することを特徴とする薄膜トランジスタの製造方法。
【請求項１８】
前記低熱抵抗膜を形成する工程が、前記絶縁性基体に半導体膜を形成した後、該半導体膜に選択的に不純物を導入して前記低熱抵抗膜を形成する工程であることを特徴とする請求項１７記載の薄膜トランジスタの製造方法。
【請求項１９】
絶縁性基体上に選択的に低熱抵抗膜からなるゲート電極を形成する工程と、
少なくとも前記ゲート電極の上にゲート絶縁膜を介して非晶質半導体膜を形成する工程と、
前記非晶質半導体膜に光を照射し、前記光と前記絶縁性基体とを相対的に動かして、前記非晶質半導体膜下の前記ゲート電極を結晶粒の位置制御手段として用いて前記非晶質半導体膜を多結晶化し、多結晶半導体膜を形成する工程と、
前記ゲート電極上に対応する位置に層間絶縁膜を介して設けたマスクを介して前記多結晶半導体膜に不純物を注入し、ソース領域およびドレイン領域を形成する工程とを有することを特徴とする薄膜トランジスタの製造方法。
【請求項２０】
絶縁性基体上に選択的に低熱抵抗膜からなるボディコンタクト端子を形成する工程と、
少なくとも前記ボディコンタクト端子の上に非晶質半導体膜を形成する工程と、
前記非晶質半導体膜に光を照射し、前記光と前記絶縁性基体とを相対的に動かして、前記非晶質半導体膜下の前記ボディコンタクト端子を結晶粒の位置制御手段として用いて前記非晶質半導体膜を多結晶化し、多結晶半導体膜を形成する工程と、
前記多結晶半導体膜上にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極をマスクにして前記ゲート絶縁膜を介して前記多結晶半導体膜に不純物を注入し、ソース領域およびドレイン領域を形成する工程とを有することを特徴とする薄膜トランジスタの製造方法。
【請求項２１】
前記低熱抵抗膜の少なくとも一部を、前記多結晶半導体膜に対する前記ゲート電極のアライメントマークとして使用することを特徴とする請求項１３、１６、１７、１８または２０記載の薄膜トランジスタの製造方法。
【請求項２２】
絶縁性基体上にマトリクス状に配置した画素および該画素のスイッチング素子を有する表示装置において、
前記スイッチング素子を、請求項６乃至１２のいずれか記載の薄膜トランジスタを用いて構成したことを特徴とする表示装置。
【請求項２３】
絶縁性基体上にマトリクス状に配置した画素および該画素のスイッチング素子と、前記絶縁性基体上に一体的に設けた周辺駆動回路とを有する表示装置において、
前記スイッチング素子、前記周辺駆動回路の少なくとも１つを、請求項６乃至１２のいずれか記載の薄膜トランジスタを用いて構成したことを特徴とする表示装置。
【請求項２４】
絶縁性基体上にマトリクス状に配置した画素および該画素のスイッチング素子を有する表示装置において、
前記スイッチング素子を、請求項１３乃至２１のいずれか記載の薄膜トランジスタの製造方法を用いて形成したことを特徴とする表示装置。
【請求項２５】
絶縁性基体上にマトリクス状に配置した画素および該画素のスイッチング素子と、前記絶縁性基体上に一体的に設けた周辺駆動回路とを有する表示装置において、
前記スイッチング素子、前記周辺駆動回路の少なくとも１つを、請求項１３乃至２１のいずれか記載の薄膜トランジスタの製造方法を用いて形成したことを特徴とする表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、表示装置用基板、薄膜トランジスタ、薄膜トランジスタの製造方法、および表示装置に関する。
【０００２】
【従来の技術】
ＥＬ（エレクトロ　ルミネセンス）、液晶等を用いた画像表示装置（フラットパネルディスプレイ）は、表示部の薄型化が可能であり、事務機器やコンピュータ等の表示装置、あるいは特殊な表示装置への用途として要求が高まっている。
【０００３】
特に、非晶質シリコン（アモルファスシリコン）または多結晶シリコン（ポリシリコン）を用いた薄膜トランジスタ（以下、ＴＦＴと記す（：Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ））を、画素のスイッチング素子として、画素と共にマトリクス状に配置し、表示素子と接続して表示を行う表示装置は、表示品位が高く、低消費電力であるため、その開発が盛んに行われている。
【０００４】
その中でも、多結晶シリコンを用いたＴＦＴは、アモルファスシリコンを用いたＴＦＴに比べ、移動度が１０〜１００倍程度高く、その利点を活かして画素スイッチング素子として用いるだけでなく、周辺駆動回路を画素スイッチング素子と同一基板上に一体的に形成することを可能とし、これにより低コストで高性能な表示装置を実現することができる。
【０００５】
図１３（ａ）〜（ｅ）は、従来技術における低温多結晶シリコンＴＦＴ（ゲート電極がチャネル層の上にあるトップゲート型）の製造プロセスを示す工程断面図である。
【０００６】
まず、図１３（ａ）に示すように、例えばガラスからなる絶縁性基板１３０１上に、非晶質シリコン膜１３０２を形成する。
【０００７】
次に、非晶質シリコン膜１３０２の表面に、エキシマレーザ光１３０３を照射することにより非晶質シリコン膜１３０２を結晶化すると、多結晶シリコン膜１３０４が形成される（図１３（ｂ））。
【０００８】
次に、図１３（ｃ）に示すように、公知の手法を用いて多結晶シリコン膜１３０４を島状に加工し、その上にゲート絶縁膜１３０５を形成する。
【０００９】
次に、図１３（ｄ）に示すように、ゲート電極１３０６を形成する。
【００１０】
次に、図１３（ｄ）に示すように、ゲート電極１３０６をマスクにして不純物イオン１３０７を注入した後、注入した不純物を活性化し、ソース領域１３０８およびドレイン領域１３０９を形成する。
【００１１】
次に、図１３（ｅ）に示すように、層間絶縁膜１３１０を形成し、該層間絶縁膜１３１０にコンタクトホール１３１９をあけた後、層間絶縁膜１３１０上に、ソース電極１３１１、ドレイン電極１３１２を形成して、トップゲート型の低温多結晶シリコンＴＦＴが完成する。
【００１２】
【発明が解決しようとする課題】
従来の画像表示装置等に用いられてきた低温多結晶シリコン薄膜トランジスタは、ガラスや石英等の絶縁性基板上にプラズマ化学気相成長法等で形成した非晶質シリコンあるいは微結晶シリコンを母材とし、エキシマレーザアニール法などの溶融再結晶化法で形成した多結晶シリコン膜を素子材に使用し、形成されている。
【００１３】
なお、低温多結晶シリコンＴＦＴを高性能化するためには、
▲１▼多結晶シリコン薄膜の結晶粒径をＴＦＴのチャネル長以上に大きくすること
▲２▼ＴＦＴのチャネル位置に結晶粒を精度良く配置し、チャネル内において電気伝導を妨げる結晶粒界の数のバラツキを抑制すること
が重要である。
【００１４】
▲１▼の技術によりＴＦＴの移動度を高くすることができ、▲２▼の技術によりＴＦＴの移動度を高くすると共に、ＴＦＴのしきい値電圧のバラツキを抑制することができることから、ＴＦＴの高性能化が可能である。
【００１５】
これまでレーザアニール法においては、位相変調レーザアニール法や、リセスト　チャネル　ストラクチャ（Ｒｅｃｅｓｓｅｄ−Ｃｈａｎｎｅｌ　Ｓｔｒｕｃｔｕｒｅ）法などによって、結晶粒径が大きく、結晶粒の位置が制御された多結晶シリコン膜を形成する技術が報告されている。
【００１６】
位相変調レーザアニール法に関しては、例えば“表面科学　Ｖｏｌ．２１，　Ｎｏ．５，　ｐｐ．２７８−２８７，　２０００”に記載され、リセスト　チャネル　ストラクチャ法に関しては、“ＩＥＥＥ　ＥＬＥＣＴＲＯＮ　ＤＥＶＩＣＥ　ＬＥＴＴＥＲＳ，　ＶＯＬ．２２，　ＮＯ．６，　ｐｐ２６９−２７１，　ＪＵＮＥ　２００１”等に詳しく記載されている。
【００１７】
従来技術においては、「シリコン結晶粒とゲート電極との位置合わせを精度良く行うことが非常に困難である」という共通の問題点がある。
【００１８】
これに加えて位相変調レーザアニール法では、所望の光強度分布を作り出すための光学設計が複雑であるという問題点があり、リセスト　チャネル　ストラクチャ法では、シリコン膜の段差に起因するドレイン端部でのリーク電流によるＴＦＴの劣化の問題がある。
【００１９】
また、前述の図１３を用いて説明したようなプロセスを経て作製された低温多結晶シリコンＴＦＴでは、ゲート電極１３０６と、多結晶シリコン膜１３０４中のシリコン結晶粒との位置合わせは困難である。
【００２０】
本発明の目的は、ＴＦＴのゲート電極と、半導体膜中の結晶粒との位置合わせを容易にする表示装置用基板、薄膜トランジスタ、薄膜トランジスタの製造方法、および表示装置を提供することにある。
【００２１】
【課題を解決するための手段】
上記課題を解決するため、本発明においては特許請求の範囲に記載するような構成をとる。
【００２２】
すなわち、請求項１記載の表示装置用基板は、絶縁性基体の表面領域に、ゲート電極もしくはボディコンタクト端子の埋め込み用凹部が形成してあることを特徴とする。
【００２３】
また、請求項２記載の表示装置用基板は、絶縁性基体の表面領域に形成した凹部に、ゲート電極もしくはボディコンタクト端子用の低熱抵抗膜が埋め込んであることを特徴とする。
【００２４】
また、請求項３記載の表示装置用基板は、請求項１または２記載の表示装置用基板において、前記凹部の幅の少なくとも一部が１μｍ程度もしくはそれ以下であることを特徴とする。
【００２５】
また、請求項４記載の表示装置用基板は、請求項１または２記載の表示装置用基板において、前記凹部が一定の間隔で複数形成されている領域を有することを特徴とする。
【００２６】
また、請求項５記載の表示装置用基板は、請求項１または２記載の表示装置用基板において、前記絶縁性基体が、絶縁性基板の表面上に、絶縁膜、半導体膜の少なくとも１層が形成されてなり、
前記凹部が前記絶縁膜もしくは前記半導体膜の少なくとも１層中に形成されているか、または前記絶縁膜もしくは前記半導体膜の少なくとも１層を貫通して前記絶縁性基板に達していることを特徴とする。
【００２７】
また、請求項６記載の薄膜トランジスタは、絶縁性基体に設けた凹部と、
前記凹部に埋め込まれた低熱抵抗膜からなるゲート電極と、
前記ゲート電極上にゲート絶縁膜を介して設けた島状の多結晶半導体膜と、
前記ゲート電極の両側の前記多結晶半導体膜に設けたソース領域およびドレイン領域と、
前記ソース領域と前記ドレイン領域との間の前記多結晶半導体膜に設けたチャネル領域とを有することを特徴とする。
【００２８】
また、請求項７記載の薄膜トランジスタは、絶縁性基体に設けた凹部と、
前記凹部に埋め込まれた低熱抵抗膜からなるボディコンタクト端子と、
前記ボディコンタクト端子上に設けた島状の多結晶半導体膜と、
前記多結晶半導体膜上にゲート絶縁膜を介して設けたゲート電極と、
前記ゲート電極の両側の前記多結晶半導体膜に設けたソース領域およびドレイン領域と、
前記ソース領域と前記ドレイン領域との間の前記多結晶半導体膜に設けたチャネル領域とを有することを特徴とする。
【００２９】
また、請求項８記載の薄膜トランジスタは、請求項６または７記載の薄膜トランジスタにおいて、ゲート電極長が１μｍ程度もしくはそれ以下であることを特徴とする。
【００３０】
また、請求項９記載の薄膜トランジスタは、請求項７記載の薄膜トランジスタにおいて、前記ボディコンタクト端子の少なくとも一部が１μｍ程度もしくはそれ以下であることを特徴とする。
【００３１】
また、請求項１０記載の薄膜トランジスタは、請求項６または７記載の薄膜トランジスタにおいて、前記絶縁性基体が、絶縁性基板の表面に、絶縁膜、半導体膜の少なくとも１層が形成されてなり、
前記凹部が前記絶縁膜もしくは前記半導体膜の少なくとも１層中に形成されているか、または前記絶縁膜もしくは前記半導体膜の少なくとも１層を貫通して前記絶縁性基板に達していることを特徴とする。
【００３２】
また、請求項１１記載の薄膜トランジスタは、請求項６または７記載の薄膜トランジスタにおいて、前記チャネル領域が、ゲート電極長より長い結晶粒で形成されていることを特徴とする。
【００３３】
また、請求項１２記載の薄膜トランジスタは、請求項６または７記載の薄膜トランジスタにおいて、前記チャネル領域中の結晶粒界が、キャリアの移動方向に沿っていることを特徴とする。
【００３４】
また、請求項１３記載の薄膜トランジスタの製造方法は、絶縁性基体に凹部を形成する工程と、
前記凹部に低熱抵抗膜を埋め込む工程と、
少なくとも前記低熱抵抗膜の上に非晶質半導体膜を形成する工程と、
前記非晶質半導体膜に光を照射し、前記光と前記絶縁性基体とを相対的に動かして、前記非晶質半導体膜下の前記低熱抵抗膜を結晶粒の位置制御手段として用いて前記非晶質半導体膜を多結晶化する工程とを有することを特徴とする。
【００３５】
また、請求項１４記載の薄膜トランジスタの製造方法は、請求項１３記載の薄膜トランジスタの製造方法において、前記低熱抵抗膜が、ゲート電極もしくはボディコンタクト端子であることを特徴とする。
【００３６】
また、請求項１５記載の薄膜トランジスタの製造方法は、絶縁性基体に凹部を形成する工程と、
前記凹部に低熱抵抗膜を埋め込み、ゲート電極を形成する工程と、
少なくとも前記ゲート電極の上にゲート絶縁膜を介して非晶質半導体膜を形成する工程と、
前記非晶質半導体膜に光を照射し、前記光と前記絶縁性基体とを相対的に動かして、前記非晶質半導体膜下の前記ゲート電極を結晶粒の位置制御手段として用いて前記非晶質半導体膜を多結晶化し、多結晶半導体膜を形成する工程と、
前記ゲート電極に対応する位置上に層間絶縁膜を介して設けたマスクを介して前記多結晶半導体膜に不純物を注入し、ソース領域およびドレイン領域を形成する工程とを有することを特徴とする。
【００３７】
また、請求項１６記載の薄膜トランジスタの製造方法は、絶縁性基体に凹部を形成する工程と、
前記凹部に低熱抵抗膜を埋め込み、ボディコンタクト端子を形成する工程と、少なくとも前記ボディコンタクト端子の上に非晶質半導体膜を形成する工程と、
前記非晶質半導体膜に光を照射し、前記光と前記絶縁性基体とを相対的に動かして、前記非晶質半導体膜下の前記ボディコンタクト端子を結晶粒の位置制御手段として用いて前記非晶質半導体膜を多結晶化し、多結晶半導体膜を形成する工程と、
前記多結晶半導体膜上にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極をマスクにして前記ゲート絶縁膜を介して前記多結晶半導体膜に不純物を注入し、ソース領域およびドレイン領域を形成する工程とを有することを特徴とする。
【００３８】
また、請求項１７記載の薄膜トランジスタの製造方法は、絶縁性基体上に選択的に低熱抵抗膜を形成する工程と、
少なくとも前記低熱抵抗膜の上に非晶質半導体膜を形成する工程と、
前記非晶質半導体膜に光を照射し、前記光と前記絶縁性基体とを相対的に動かして、前記非晶質半導体膜下の前記低熱抵抗膜を結晶粒の位置制御手段として用いて前記非晶質半導体膜を多結晶化する工程とを有することを特徴とする。
【００３９】
また、請求項１８記載の薄膜トランジスタの製造方法は、請求項１７記載の薄膜トランジスタの製造方法において、前記低熱抵抗膜を形成する工程が、前記絶縁性基体に半導体膜を形成した後、該半導体膜に選択的に不純物を導入して前記低熱抵抗膜を形成する工程であることを特徴とする。
【００４０】
また、請求項１９記載の薄膜トランジスタの製造方法は、絶縁性基体上に選択的に低熱抵抗膜からなるゲート電極を形成する工程と、
少なくとも前記ゲート電極の上にゲート絶縁膜を介して非晶質半導体膜を形成する工程と、
前記非晶質半導体膜に光を照射し、前記光と前記絶縁性基体とを相対的に動かして、前記非晶質半導体膜下の前記ゲート電極を結晶粒の位置制御手段として用いて前記非晶質半導体膜を多結晶化し、多結晶半導体膜を形成する工程と、
前記ゲート電極上に対応する位置に層間絶縁膜を介して設けたマスクを介して前記多結晶半導体膜に不純物を注入し、ソース領域およびドレイン領域を形成する工程とを有することを特徴とする。
【００４１】
また、請求項２０記載の薄膜トランジスタの製造方法は、絶縁性基体上に選択的に低熱抵抗膜からなるボディコンタクト端子を形成する工程と、
少なくとも前記ボディコンタクト端子の上に非晶質半導体膜を形成する工程と、
前記非晶質半導体膜に光を照射し、前記光と前記絶縁性基体とを相対的に動かして、前記非晶質半導体膜下の前記ボディコンタクト端子を結晶粒の位置制御手段として用いて前記非晶質半導体膜を多結晶化し、多結晶半導体膜を形成する工程と、
前記多結晶半導体膜上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極をマスクにして前記ゲート絶縁膜を介して前記多結晶半導体膜に不純物を注入し、ソース領域およびドレイン領域を形成する工程とを有することを特徴とする。
【００４２】
また、請求項２１記載の薄膜トランジスタの製造方法は、請求項１３、１６、１７、１８または２０記載の薄膜トランジスタの製造方法において、前記低熱抵抗膜の少なくとも一部を、前記多結晶半導体膜に対する前記ゲート電極のアライメントマークとして使用することを特徴とする。
【００４３】
また、請求項２２記載の表示装置は、絶縁性基体上にマトリクス状に配置した画素および該画素のスイッチング素子を有する表示装置において、
前記スイッチング素子を、請求項６乃至１２のいずれか記載の薄膜トランジスタを用いて構成したことを特徴とする。
【００４４】
また、請求項２３記載の表示装置は、絶縁性基体上にマトリクス状に配置した画素および該画素のスイッチング素子と、前記絶縁性基体上に一体的に設けた周辺駆動回路とを有する表示装置において、
前記スイッチング素子および前記周辺駆動回路を、請求項６乃至１２のいずれか記載の薄膜トランジスタを用いて構成したことを特徴とする。
【００４５】
また、請求項２４記載の表示装置は、絶縁性基体上にマトリクス状に配置した画素および該画素のスイッチング素子を有する表示装置において、
前記スイッチング素子を、請求項１３乃至２１のいずれか記載の薄膜トランジスタの製造方法を用いて形成したことを特徴とする。
【００４６】
また、請求項２５記載の表示装置は、絶縁性基体上にマトリクス状に配置した画素および該画素のスイッチング素子と、前記絶縁性基体上に一体的に設けた周辺駆動回路とを有する表示装置において、
前記スイッチング素子および前記周辺駆動回路を、請求項１３乃至２１のいずれか記載の薄膜トランジスタの製造方法を用いて形成したことを特徴とする。
【００４７】
本発明では、絶縁性基板表面領域に設けた熱抵抗膜を半導体膜のアニール時に熱流制御手段として使用することにより、多結晶半導体膜の結晶粒径をＴＦＴのチャネル長以上に大きくし、ゲート電極に対する結晶粒の位置を制御し、ＴＦＴのチャネル位置に結晶粒を精度良く配置し、チャネル内において電気伝導を妨げる結晶粒界の数のバラツキを抑制することができる。したがって、本発明によれば、ＴＦＴの移動度を高くすると共に、ＴＦＴのしきい値電圧のバラツキを抑制し、ＴＦＴの高性能化を可能とし、その結果、表示装置の高性能化を可能とする。
【００４８】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態について詳細に説明する。なお、以下に説明する図面で、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
《表示装置用基板》
図１（ａ）〜（ｃ）は、それぞれ本発明の実施の形態の表示装置用基板の断面図である。
図１（ａ）においては、ガラスや石英等からなる絶縁性基板１に、微小な溝２を形成し、その溝２内に金属等を埋め込んで、例えば、後でゲート電極（もしくはボディコンタクト端子）として利用する低熱抵抗膜３を形成したものである。ここでは、絶縁性基板１のみによって絶縁性基体１００が構成される。
【００４９】
別の構成を示す図１（ｂ）においては、同様の絶縁性基板１の表面上に、絶縁膜もしくは半導体膜４を形成した後、溝２を形成し、その溝２内に低熱抵抗膜３を埋め込んで形成したものである。図１（ｂ）の左の２つは、溝２が絶縁膜もしくは半導体膜４を貫通しない場合、右の１つは、溝２が絶縁膜もしくは半導体膜４を貫通し、絶縁性基板１にも形成された場合を示す。ここでは、絶縁性基板１と絶縁膜もしくは半導体膜４によって絶縁性基体１００が構成される。
【００５０】
さらに別の構成を示す図１（ｃ）においては、絶縁性基板１の表面上に、まず、絶縁膜５を形成し、その上に絶縁膜もしくは半導体膜４を形成した後、溝２を形成し、その溝２内に低熱抵抗膜３を形成したものである。図の左は、溝２が絶縁膜もしくは半導体膜４を貫通しない場合、真中は、絶縁膜もしくは半導体膜４を貫通し、絶縁膜５を貫通しない場合、右は、溝２を絶縁性基板１に達するまで形成した場合を示す。ここでは、絶縁性基板１、絶縁膜５、および絶縁膜もしくは半導体膜４によって絶縁性基体１００が構成される。
【００５１】
上記のような基板を使用して、ＴＦＴを作製する場合、図１（ａ）〜（ｃ）に示した絶縁性基板１の表面上に、ゲート絶縁膜、非晶質シリコン膜を順に形成し、該非晶質シリコン膜の表面に例えばエキシマレーザを照射すると、シリコン膜の溶融再結晶化が起こる。このとき、シリコン膜中において、シリコン結晶粒は、前記の基板表面に埋め込んだ微小金属膜等からなる低熱抵抗膜３の直上部分を核にして成長する。低熱抵抗膜３をボトムゲート型（すなわち、ゲート電極がチャネル層の下にある）ＴＦＴのゲート電極として使用することにより、ゲート電極とシリコン結晶粒との位置合わせが可能となる。
【００５２】
図２は、本発明の原理を示す図で、半導体膜の温度と結晶成長の関係を示す図である。
６はシリコン膜、７は結晶粒成長方向である。図２では、基板として図１（ｂ）の左側のものを使用し、基板表面の絶縁膜もしくは半導体膜４と、半導体膜６との間に形成するゲート絶縁膜は形成していない。
【００５３】
すなわち、図１（ａ）〜（ｃ）に示した基板を用い、この基板上にゲート絶縁膜（図示せず）、非晶質シリコン膜を順次形成し、非晶質シリコン膜の表面にエキシマレーザを照射すると、図２に示すように、シリコン膜６の温度上昇が起こり、融点を超えたところで、シリコンが溶融状態となる。シリコン膜６中の熱は、時間の経過と共に基板へと拡散していく。このとき、基板に埋め込んだ低熱抵抗膜３から優先的に熱が基板へと拡散する。このためシリコン膜６に温度勾配を作り出すことができる。つまり、低熱抵抗膜３に接した部分の温度が最も低く、そこから離れるに従って温度が高い状態を作り出すことができる。
【００５４】
このように、本発明によれば、絶縁性基体１００の表面領域に設けた熱抵抗膜３（すなわち、高熱伝導率膜）を半導体膜６のアニール時に熱流制御手段として使用することにより、低熱抵抗膜３の直上から横方向成長した半導体大結晶粒を形成することが可能である。なお、低熱抵抗膜３の位置は、半導体膜６に対して必ずしも中央でなくてもよい。
【００５５】
すなわち、本実施の形態の表示装置用基板は、図１（ａ）〜（ｃ）に示すように、絶縁性基体１００の表面領域に、ゲート電極もしくはボディコンタクト端子（となる低熱抵抗膜３。後のＴＦＴのところで詳述）の埋め込み用凹部である溝２が形成してある。
【００５６】
また、絶縁性基体１００の表面領域に形成した凹部である溝２に、ゲート電極もしくはボディコンタクト端子用の低熱抵抗膜３が埋め込んである。
【００５７】
また、凹部である溝２の幅の少なくとも一部が１μｍ程度もしくはそれ以下である（後のＴＦＴのところで詳述）。
【００５８】
また、凹部である溝２が一定の間隔で複数形成されている領域を有する。例えば、この領域は、フラットパネルディスプレイにおける画素領域あるいは周辺駆動領域であり、ゲート電極（画素領域ではゲート線）形成用の複数本の溝が規則的に形成されている。
【００５９】
また、絶縁性基体１００は、図１（ｂ）、（ｃ）に示したように、絶縁性基板１の表面上に、絶縁膜５、半導体膜（絶縁膜もしくは半導体膜４）の少なくとも１層が形成されてなり、凹部である溝２が前記絶縁膜もしくは前記半導体膜の少なくとも１層中に形成されているかまたは前記絶縁膜もしくは前記半導体膜の少なくとも１層を貫通して絶縁性基板１に達している。
《ＴＦＴ》
図３（ａ）は本発明による低温多結晶シリコンＴＦＴの概念図、（ｂ）は従来法による低温多結晶シリコンＴＦＴの概念図である。
【００６０】
８は半導体結晶粒、１１はゲート電極、１２はソース電極、１２はドレイン電極、１４はチャネル領域である。図３（ｂ）において、８０は従来の半導体結晶粒である。
【００６１】
基板に形成した図１、図２に示した微小金属膜等からなる低熱抵抗膜３を、ＴＦＴのゲート電極１１として用いることにより、シリコン結晶粒８とゲート電極１１との位置合わせが可能である。この結果、ＴＦＴの移動度向上、およびしきい値電圧のバラツキ抑制が可能である。
【００６２】
【実施例】
実施例１
図４（ａ）〜（ｅ）および図５（ｆ）〜（ｈ）は、本発明の実施例１のゲート電極とシリコン結晶粒とが位置合わせされたＴＦＴの製造工程断面図である。
【００６３】
まず、絶縁性基体１００、例えばガラス、溶融石英、サファイア、プラスティック、ポリイミドなどからなる絶縁性基板、もしくは、図４（ａ）に示すように、絶縁性基板４０１上に形成した絶縁膜４０２に、エッチング法（ドライエッチング、ウェットエッチング）、機械加工（ダイシング、スクライブなど）およびレーザアブレーション技術を用いて微細な溝４０９（もしくは穴）を形成する。溝４０９の幅（もしくは穴の径）は１μｍ以下とすることが望ましい。なお、図１（ｂ）を用いて説明したように、溝４０９の深さは、絶縁膜４０２の膜厚より深くても浅くても構わない（ここでは、溝４０９の深さは、絶縁膜４０２の膜厚より深く形成した）。
【００６４】
次に、化学気相成長法、スパッタ法、メッキ法等を用いて、図４（ｂ）に示すように、ゲート電極を形成するための例えば、高濃度リンドープ多結晶シリコン、Ｗ、ＴｉＷ、ＷＳｉ２、ＭｏＳｉ２などからなる低熱抵抗膜（導電膜）４０３を形成する。
【００６５】
次に、図４（ｃ）に示すように、エッチング法（ドライエッチング、ウェットエッチング）、ケミカル　メカニカル　ポリシング（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ（ＣＭＰ））法などを用いて、基板に形成した溝４０９（もしくは穴）部分以外のゲート電極形成用低熱抵抗膜（導電膜）４０３を取り除き、図４（ｃ）に示すように、ゲート電極４０４を形成する。
【００６６】
次に、化学気相成長法、スパッタ法などを用いて、図４（ｄ）に示すように、例えばＳｉＯ２、Ｓｉ３Ｎ４、ＳｉＯＮなどからなるゲート絶縁膜４０５を形成する。
【００６７】
次に、このゲート絶縁膜４０５上に、例えばＳｉ、Ｇｅ、ＳｉＧｅなどからなる非晶質半導体膜４０６を化学気相成長法やスパッタ法などを用いて堆積させた後、エッチング法を用いて、図４（ｅ）に示すように、非晶質半導体膜４０６を島状に加工する。
【００６８】
次に、化学気相成長法やスパッタ法などを用いて、図４（ｅ）に示すように、例えばＳｉＯ２、Ｓｉ３Ｎ４、ＳｉＯＮなどからなる層間絶縁膜４０７を形成する。
【００６９】
次に、図４（ｅ）に示すように、層間絶縁膜４０７の表面からエキシマレーザ光４０８を照射し、非晶質半導体膜４０６の結晶化を行い、図５（ｆ）に示すように、多結晶半導体膜５０９を形成する。
【００７０】
次に、図５（ｆ）に示すように、層間絶縁膜４０７の上に、フォトレジストなどからを用いてイオン注入マスク５１０を形成する。このイオン注入マスク５１０は、ゲート電極４０４の直上にゲート電極４０４と同サイズで形成することが望ましい。
【００７１】
次に、図５（ｆ）に示すように、不純物イオン５１１のイオン注入を行い、図５（ｇ）に示すように、ソース領域５１２、ドレイン領域５１３を形成する。５１４はソース領域５１２とドレイン領域５１３との間のチャネル領域である。イオン注入は、Ｎ型ＴＦＴを作製する場合は、例えばＰ（リン）イオンを１０１５ｃｍ−２オーダーで注入し、Ｐ型ＴＦＴを作製する場合は、例えばＢ（ボロン）イオンを１０１５ｃｍ−２オーダーで注入する。その後、５００℃程度でアニールを行うことで、注入した不純物の活性化処理を行う。
【００７２】
次に、図５（ｈ）に示すように、層間絶縁膜４０７にコンタクトホール５１９をあけた後、ソース電極５１５、ドレイン電極５１６を形成することによりＴＦＴが完成する。
【００７３】
実施例２
図６（ａ）〜（ｃ）、図７（ｄ）、（ｅ）、および図８（ｆ）、（ｇ）は、本発明の実施例２のゲート電極とシリコン結晶粒とが位置合わせされたＴＦＴの製造工程断面図である。
【００７４】
まず、図６（ａ）に示すように、絶縁性基体１００、例えば、ガラス、溶融石英、サファイア、プラスティック、ポリイミドなどからなる絶縁性基板上、もしくは、図６（ａ）に示すように、絶縁性基板４０１上に形成した絶縁膜４０２上に、化学気相成長法やスパッタ法などを用いて、例えばＳｉ、Ｇｅ、ＳｉＧｅなどからなる非晶質半導体膜６０１を形成する。
【００７５】
次に、図６（ｂ）に示すように、非晶質半導体膜６０１をエッチング法を用いて島状に加工する。
【００７６】
次に、化学気相成長法、スパッタ法などを用いて、図６（ｂ）に示すように、例えばＳｉＯ２、Ｓｉ３Ｎ４、ＳｉＯＮなどなるゲート絶縁膜４０５を形成する。次に、その上からイオンドーピング法、レーザドーピング法などを用いて、ボロン、リンなどの不純物イオン６０２を注入する。この後、注入した不純物の活性化処理を行い、図６（ｃ）に示すように、ゲート電極４０４を形成する。
【００７７】
次に、ゲート絶縁膜４０５上に、例えばＳｉ、Ｇｅ、ＳｉＧｅなどからなる非晶質半導体膜を化学気相成長法やスパッタ法などを用いて堆積させた後、エッチング法を用いて、図７（ｄ）に示すように、島状に加工した非晶質半導体膜４０６を形成する。
【００７８】
次に、化学気相成長法やスパッタ法などを用いて、図７（ｄ）に示すように、例えばＳｉＯ２、Ｓｉ３Ｎ４、ＳｉＯＮなどからなる層間絶縁膜４０７を形成する。次に、層間絶縁膜４０７表面からエキシマレーザ光４０８を照射し、非晶質半導体膜４０６の結晶化を行い、図７（ｅ）に示すように、多結晶半導体膜５０９を形成する。
【００７９】
次に、層間絶縁膜４０７の上に、フォトレジストなどを用いてイオン注入マスク５１０を形成する。イオン注入マスク５１０は、ゲート電極４０４の直上に、ゲート電極４０４と同サイズで形成することが望ましい。
【００８０】
次に、図７（ｅ）に示すように、不純物イオン５１１のイオン注入を行い、図８（ｆ）に示すように、ソース領域５１２、ドレイン領域５１３を形成する。イオン注入は、Ｎ型ＴＦＴであれば、例えばＰイオンを１０１５ｃｍ−２オーダーで注入し、Ｐ型ＴＦＴでは、例えばＢイオンを１０１５ｃｍ−２オーダーで注入する。その後、５００℃程度でアニールを行うことで、注入した不純物の活性化処理を行う。
【００８１】
次に、図８（ｇ）に示すように、層間絶縁膜４０７にコンタクトホール５１９をあけた後、ソース電極５１５、ドレイン電極５１６を形成することによりＴＦＴが完成する。
【００８２】
なお、本実施例２において、絶縁性基体１００上に選択的に設けた低熱抵抗膜（ゲート電極４０４）も、上記実施例１における溝４０９内に埋め込んだ低熱抵抗膜４０３と同様に、非晶質半導体膜４０６のアニール時に熱流制御手段として機能することは言うまでもない（後述の実施例４のボディコンタクト端子１００１も同様）。
【００８３】
実施例３
図９（ａ）〜（ｅ）および図１０（ｆ）〜（ｈ）は、本発明の実施例３の低熱抵抗膜をアライメントマークおよびボディコンタクト端子として用い、ゲート電極とシリコン結晶粒が位置合わせされたＴＦＴの製造工程断面図である。
【００８４】
まず、絶縁性基体１００、例えばガラス、溶融石英、サファイア、プラスティック、ポリイミドなどからなる絶縁性基板、もしくは、図９（ａ）に示すように、絶縁性基板４０１上に形成した絶縁膜４０２に、エッチング法（ドライエッチング、ウェットエッチング）、機械加工（ダイシング、スクライブなど）およびレーザアブレーション技術を用いて微細な溝４０９（もしくは穴）を形成する。溝４０９の幅（もしくは穴の径）は１μｍ以下とすることが望ましい。溝４０９の深さは、絶縁膜４０２の膜厚より深くても浅くても構わない（ここでは、溝４０９の深さは、絶縁膜４０２の膜厚より深く形成した）。
【００８５】
次に、化学気相成長法、スパッタ法、メッキ法等を用いて、図９（ｂ）に示すように、例えば、高濃度リンドープ多結晶シリコン、Ｗ、ＴｉＷ、ＷＳｉ２、ＭｏＳｉ２などからなる低熱抵抗膜（導電膜）４０３を形成する。
【００８６】
次に、図９（ｃ）に示すように、エッチング法（ドライエッチング、ウェットエッチング）、ケミカル　メカニカル　ポリシング（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ（ＣＭＰ））法などを用いて、基板に形成した溝４０９（もしくは穴）部分以外の低熱抵抗膜（導電膜）４０３を取り除き、図９（ｃ）に示すように、（アライメントマークおよび）ボディコンタクト端子１００１を形成する。
【００８７】
次に、図９（ｄ）に示すように、ボディコンタクト端子１００１を形成した絶縁膜４０２上に、例えばＳｉ、Ｇｅ、ＳｉＧｅなどからなる非晶質半導体膜４０６を化学気相成長法やスパッタ法などを用いて堆積させた後、表面からエキシマレーザ光４０８を照射し、非晶質半導体膜４０６の結晶化を行い、多結晶半導体膜を形成する。
【００８８】
次に、エッチング法を用いて該多結晶半導体膜を島状に加工し、図９（ｅ）に示すように、島状に加工した多結晶半導体膜５０９を形成する。このとき、低熱抵抗膜を多結晶半導体膜５０９の島の下に配置することにより、該低熱抵抗膜をボディコンタクト端子１００１として使用することが可能である。その上に、化学気相成長法、スパッタ法などを用いて、例えばＳｉＯ２、Ｓｉ３Ｎ４、ＳｉＯＮなどからなるゲート絶縁膜４０５を形成する。
【００８９】
次に、ゲート絶縁膜４０５上に、化学気相成長法、スパッタ法、メッキ法などを用いて、例えば高濃度リンドープ多結晶シリコン、Ｗ、ＴｉＷ、ＷＳｉ２、ＭｏＳｉ２などからなるゲート電極形成用の導電膜を形成し、エッチング法を用いて、該導電膜を任意の形状にし、図１０（ｆ）に示すように、ゲート電極４０４を形成する。このとき、先に形成した低熱抵抗膜の少なくとも一部をアライメントマークとして使用することにより、ゲート電極４０４と結晶粒との正確な位置制御を行うことができる。
【００９０】
次に、図１０（ｆ）に示すように、ゲート電極４０４をマスクにして、不純物イオン５１１のイオン注入を行い、図１０（ｇ）に示すように、ソース領域５１２、ドレイン領域５１３を形成する。イオン注入は、Ｎ型ＴＦＴであれば、例えばＰイオンを１０１５ｃｍ−２オーダーで注入し、Ｐ型ＴＦＴでは、例えばＢイオンを１０１５ｃｍ−２オーダーで注入する。その後、５００℃程度でアニールを行うことで、注入した不純物の活性化処理を行う。
【００９１】
次に、図１０（ｈ）に示すように、ゲート絶縁膜４０５にコンタクトホール５１９をあけた後、ソース電極５１５、ドレイン電極５１６を形成することによりＴＦＴが完成する。
【００９２】
実施例４
図１１（ａ）〜（ｃ）および図１２（ｄ）、（ｅ）は、本発明の実施例４の低熱抵抗膜をアライメントマークおよびボディコンタクト端子として用い、ゲート電極とシリコン結晶粒が位置合わせされたＴＦＴの製造工程断面図である。
【００９３】
まず、図１１（ａ）に示すように、絶縁性基体１００、例えば、ガラス、溶融石英、サファイア、プラスティック、ポリイミドなどからなる絶縁性基板上、もしくは、図６（ａ）に示すように、絶縁性基板４０１上に形成した絶縁膜４０２上に、化学気相成長法やスパッタ法などを用いて、例えばＳｉ、Ｇｅ、ＳｉＧｅなどからなる非晶質半導体膜６０１を形成する。
【００９４】
次に、その上からイオンドーピング法、レーザドーピング法などを用いて、ボロン、リンなどの不純物イオン６０２を選択的に注入する。この後、注入した不純物の活性化処理を行い、図１１（ｂ）に示すように、低熱抵抗膜でもあるボディコンタクト端子１００１を形成する。
【００９５】
次に、図１１（ｃ）に示すように、非晶質半導体膜６０１の上に、例えばＳｉ、Ｇｅ、ＳｉＧｅなどからなる非晶質半導体膜４０６を化学気相成長法やスパッタ法などを用いて堆積させる。その後、表面からエキシマレーザ光４０８を照射し、非晶質半導体膜４０６の結晶化を行う。
【００９６】
次に、エッチング法を用いて、図１２（ｄ）に示すように、島状に加工した多結晶半導体膜５０９を形成する。このとき、低熱抵抗膜を多結晶半導体膜５０９の島の下に配置することにより、低熱抵抗膜をボディコンタクト端子１００１として使用することが可能である。その上に、化学気相成長法、スパッタ法などを用いて、例えばＳｉＯ２、Ｓｉ３Ｎ４、ＳｉＯＮなどからなるゲート絶縁膜４０５を形成する。
【００９７】
このゲート絶縁膜４０５上に、化学気相成長法、スパッタ法、メッキ法などを用いて、例えば高濃度リンドープ多結晶シリコン、Ｗ、ＴｉＷ、ＷＳｉ２、ＭｏＳｉ２などからなるゲート電極形成用の導電膜を形成し、エッチングにより任意の形状のゲート電極４０４を形成する。このとき、先に形成した低熱抵抗膜の少なくとも一部をアライメントマークとして使用することにより、ゲート電極４０４と結晶粒との位置制御を行う。
【００９８】
次に、ゲート電極４０４をマスクにして、図１２（ｄ）に示すように、不純物イオン５１１のイオン注入を行い、図１２（ｅ）に示すように、ソース領域５１２、ドレイン領域５１３を形成する。イオン注入は、Ｎ型ＴＦＴであれば、例えばＰイオンを１０１５ｃｍ−２オーダーで注入し、Ｐ型ＴＦＴでは、例えばＢイオンを１０１５ｃｍ−２オーダーで注入する。その後、５００℃程度でアニールを行うことで、注入した不純物の活性化処理を行う。
【００９９】
次に、図１２（ｅ）に示すように、ゲート絶縁膜４０５にコンタクトホール５１９をあけた後、ソース電極５１５、ドレイン電極５１６を形成することによりＴＦＴが完成する。
【０１００】
以上説明したごとく、上記実施例のＴＦＴは、図５（ｈ）に示したように、絶縁性基体１００に設けた凹部である溝４０９と、溝４０９に埋め込まれた低熱抵抗膜からなるゲート電極４０４と、ゲート電極４０４上にゲート絶縁膜４０５を介して設けた島状の多結晶半導体膜５０９と、ゲート電極４０４の両側の多結晶半導体膜５０９に設けたソース領域５１２およびドレイン領域５１３と、ソース領域５１２とドレイン領域５１３との間の多結晶半導体膜５０９に設けたチャネル領域５１４とを有する。
【０１０１】
また、図１０（ｈ）に示したように、絶縁性基体１００に設けた凹部である溝４０９と、溝４０９に埋め込まれた低熱抵抗膜からなるボディコンタクト端子１００１と、ボディコンタクト端子１００１上に設けた島状の多結晶半導体膜５０９と、多結晶半導体膜５０９上にゲート絶縁膜４０５を介して設けたゲート電極４０４と、ゲート電極４０４の両側の多結晶半導体膜５０９に設けたソース領域５１２およびドレイン領域５１３と、ソース領域５１２とドレイン領域５１３との間の多結晶半導体膜５０９に設けたチャネル領域５１４とを有する。
【０１０２】
また、ゲート電極長は１μｍ程度もしくはそれ以下である。
【０１０３】
また、ボディコンタクト端子１００１の少なくとも一部は１μｍ程度もしくはそれ以下である。
【０１０４】
また、絶縁性基体１００は、絶縁性基板４０１の表面に、絶縁膜、半導体膜の少なくとも１層が形成されてなり（上記実施例１〜３では、絶縁性基板４０１の表面に絶縁膜４０２を１層堆積。２層の例については、図１（ｃ）参照）、溝４０９が前記絶縁膜もしくは前記半導体膜の少なくとも１層中に形成されているか、または前記絶縁膜もしくは前記半導体膜の少なくとも１層を貫通して前記絶縁性基板に達している（上記実施例１、３では、絶縁性基板４０１の表面に形成した絶縁膜４０２を貫通して、絶縁性基板４０１に達している）。
【０１０５】
また、チャネル領域５１４は、ゲート電極長より長い結晶粒で形成されている（図３（ａ）参照）。
【０１０６】
また、チャネル領域５１４中の結晶粒界は、キャリアの移動方向に沿っている（図３（ａ）参照）。
【０１０７】
また、上記実施例１、３では、それぞれ図４および５、図９および１０に示したように、絶縁性基体１００に凹部である溝４０９を形成する工程と、溝４０９に低熱抵抗膜４０３を埋め込む工程と、少なくとも低熱抵抗膜４０３の上に非晶質半導体膜４０６を形成する工程と、非晶質半導体膜４０６に光（例えばエキシマレーザ光４０８）を照射し、前記光と絶縁性基体１００とを相対的に動かして、非晶質半導体膜４０６下の低熱抵抗膜４０３を結晶粒の位置制御手段として用いて非晶質半導体膜４０６を多結晶化する工程とを有する。
【０１０８】
また、低熱抵抗膜４０３が、ゲート電極４０４（上記実施例１）もしくはボディコンタクト端子１００１（上記実施例３）である。
【０１０９】
また、上記実施例１では、図４および５に示したように、絶縁性基体１００に凹部である溝４０９を形成する工程と、溝４０９に低熱抵抗膜４０３を埋め込み、ゲート電極４０４を形成する工程と、少なくともゲート電極４０４の上にゲート絶縁膜４０５を介して非晶質半導体膜５０６を形成する工程と、非晶質半導体膜４０６に光（例えばエキシマレーザ光４０８）を照射し、前記光と絶縁性基体１００とを相対的に動かして、非晶質半導体膜４０６下のゲート電極４０４を結晶粒の位置制御手段として用いて非晶質半導体膜４０６を多結晶化し、多結晶半導体膜５０９を形成する工程と、ゲート電極４０４に対応する位置上に層間絶縁膜４０７を介して設けたマスク（イオン注入マスク５１０）を介して多結晶半導体膜５０９に不純物（不純物イオン５１１）を注入し、ソース領域５１２およびドレイン領域５１３を形成する工程とを有する。
【０１１０】
また、上記実施例３では、図９および１０に示したように、絶縁性基体１００に凹部である溝４０９を形成する工程と、溝４０９に低熱抵抗膜４０３を埋め込み、ボディコンタクト端子１００１を形成する工程と、少なくともボディコンタクト端子１００１の上に非晶質半導体膜４０６を形成する工程と、非晶質半導体膜４０６に光（例えばエキシマレーザ光４０８）を照射し、前記光と絶縁性基体１００とを相対的に動かして、非晶質半導体膜４０６下のボディコンタクト端子１００１を結晶粒の位置制御手段として用いて非晶質半導体膜４０６を多結晶化し、多結晶半導体膜５０９を形成する工程と、多結晶半導体膜５０９上にゲート絶縁膜４０５を介してゲート電極４０４を形成する工程と、ゲート電極４０４をマスクにしてゲート絶縁膜４０５を介して多結晶半導体膜５０９に不純物（不純物イオン５１１を注入し、ソース領域５１２およびドレイン領域５１３を形成する工程とを有する。
【０１１１】
また、上記実施例２、４では、それぞれ図６〜８、図１１および１２に示したように、絶縁性基体１００上に選択的に低熱抵抗膜（上記実施例２では、ゲート電極４０４、上記実施例４では、ボディコンタクト端子１００１）を形成する工程と、少なくとも前記低熱抵抗膜の上に非晶質半導体膜４０６を形成する工程と、非晶質半導体膜４０６に光（例えばエキシマレーザ光４０８）を照射し、前記光と絶縁性基体１００とを相対的に動かして、非晶質半導体膜４０６下の前記低熱抵抗膜を結晶粒の位置制御手段として用いて非晶質半導体膜４０６を多結晶化する工程とを有する。
【０１１２】
また、上記実施例４では、図１１および１２に示したように、低熱抵抗膜であるボディコンタクト端子１００１を形成する工程が、絶縁性基体１００に半導体膜（非晶質半導体膜６０１）を形成した後、該半導体膜に選択的に不純物（不純物イオン６０２）を導入して前記低熱抵抗膜を形成する工程である。
【０１１３】
また、上記実施例２では、図６〜８に示したように、絶縁性基体１００上に選択的に低熱抵抗膜からなるゲート電極４０４を形成する工程と、少なくともゲート電極４０４の上にゲート絶縁膜４０５を介して非晶質半導体膜４０６を形成する工程と、非晶質半導体膜４０６に光（例えばエキシマレーザ光４０８）を照射し、前記光と絶縁性基体１００とを相対的に動かして、非晶質半導体膜４０６下のゲート電極４０４を結晶粒の位置制御手段として用いて非晶質半導体膜４０６を多結晶化し、多結晶半導体膜５０９を形成する工程と、ゲート電極４０４上に対応する位置に層間絶縁膜４０７を介して設けたマスク（イオン注入マスク５１０）を介して多結晶半導体膜５０９に不純物（不純物イオン５１１）を注入し、ソース領域５１２およびドレイン領域５１３を形成する工程とを有する。
【０１１４】
また、上記実施例４では、図１１および１２に示したように、絶縁性基体１００上に選択的に低熱抵抗膜からなるボディコンタクト端子１００１を形成する工程と、少なくともボディコンタクト端子１００１の上に非晶質半導体膜４０６を形成する工程と、非晶質半導体膜４０６に光（例えばエキシマレーザ光４０８）を照射し、前記光と絶縁性基体１００とを相対的に動かして、非晶質半導体膜４０６下のボディコンタクト端子１００１を結晶粒の位置制御手段として用いて非晶質半導体膜を多４０６結晶化し、多結晶半導体膜５０９を形成する工程と、多結晶半導体膜５０９上にゲート絶縁膜４０５を介してゲート電極４０４を形成する工程と、ゲート電極４０４をマスクにしてゲート絶縁膜４０５を介して多結晶半導体膜５０９に不純物（不純物イオン５１１）を注入し、ソース領域５１２およびドレイン領域５１３を形成する工程とを有する。
【０１１５】
また、上記実施例３、４では、それぞれ図９および１０、図１１および１２に示したように、前記低熱抵抗膜（ボディコンタクト端子１００１）の少なくとも一部を、多結晶半導体膜５０９に対するゲート電極４０４のアライメントマークとして使用する。
【０１１６】
また、公知の技術なので図示は省略するが、本発明の実施例による表示装置（フラットパネルディスプレイ）は、絶縁性基体（１００）上にマトリクス状に配置した画素および該画素のスイッチング素子を有する表示装置において、スイッチング素子を、上記実施例１〜４のＴＦＴを用いて構成する。また、上記実施例１〜４のＴＦＴの製造方法を用いて形成する。
【０１１７】
また、絶縁性基体（１００）上にマトリクス状に配置した画素および該画素のスイッチング素子と、絶縁性基体（１００）上に一体的に設けた周辺駆動回路とを有する表示装置において、スイッチング素子、周辺駆動回路の少なくとも１つを、上記実施例１〜４のＴＦＴを用いて構成する。また、上記実施例１〜４のＴＦＴの製造方法を用いて形成する。
【０１１８】
以上説明したように、上記実施の形態および実施例では、絶縁性基体１００の表面領域に設けた熱抵抗膜３を非晶質半導体膜４０６のアニール時に熱流制御手段として使用することにより、多結晶半導体膜５０９の結晶粒径をＴＦＴのチャネル長以上に大きくし、ゲート電極４０４に対する結晶粒の位置を制御し、ＴＦＴのチャネル領域５１４の位置に結晶粒を精度良く配置し、チャネル領域５１４内において電気伝導を妨げる結晶粒界の数のバラツキを抑制することができる。したがって、上記実施の形態および実施例によれば、ＴＦＴの移動度を高くすると共に、ＴＦＴのしきい値電圧のバラツキを抑制し、ＴＦＴの高性能化を可能とし、その結果、表示装置の高性能化を可能とする。
【０１１９】
以上、本発明を前記実施の形態および実施例に基づいて具体的に説明したが、前記実施の形態および実施例はあくまで一例であって、本発明はこれらに限定されるものではもちろんなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。念のため述べると、例えば、半導体膜は、Ｓｉに限定されず、ＧｅやＳｉＧｅ等の他の半導体膜にも適用可能である。また、表示装置は、液晶表示装置に限定されず、ＥＬ等のフラットパネルディスプレイにも適用可能である。また、低熱抵抗膜は、半導体膜の必ずしも中心部に位置させなくてもよい。また、溝２、４０９の代わりに穴を用いてもよい。また、島状の多結晶半導体膜５０９を形成する際は、非晶質半導体膜４０６、６０１を島状に加工した後、多結晶化してもよいし、非晶質半導体膜４０６、６０１を多結晶化した後、島状に加工してもよい。
【０１２０】
【発明の効果】
以上説明したように、本発明によれば、ＴＦＴの移動度を高くすると共に、ＴＦＴのしきい値電圧のバラツキを抑制することができ、高性能のＴＦＴおよびフラットパネルディスプレイを提供することができる。
【図面の簡単な説明】
【図１】（ａ）〜（ｃ）はそれぞれ本発明の実施の形態の表示装置用基板の断面図である。
【図２】半導体膜の温度と結晶成長との関係を示す本発明の原理を示す図である。
【図３】（ａ）は本発明による低温多結晶シリコンＴＦＴの概念図、（ｂ）は従来法による低温多結晶シリコンＴＦＴの概念図である。
【図４】（ａ）〜（ｅ）は本発明の実施例１のＴＦＴの製造工程断面図である。
【図５】（ｆ）〜（ｈ）は本発明の実施例１のＴＦＴの製造工程断面図である。
【図６】（ａ）〜（ｃ）は本発明の実施例２のＴＦＴの製造工程断面図である。
【図７】（ｄ）、（ｅ）は本発明の実施例２のＴＦＴの製造工程断面図である。
【図８】（ｆ）、（ｇ）は本発明の実施例２のＴＦＴの製造工程断面図である。
【図９】（ａ）〜（ｅ）は本発明の実施例３のＴＦＴの製造工程断面図である。
【図１０】（ｆ）〜（ｈ）は本発明の実施例３のＴＦＴの製造工程断面図である。
【図１１】（ａ）〜（ｃ）は本発明の実施例４のＴＦＴの製造工程断面図である。
【図１２】（ｄ）、（ｅ）本発明の実施例４のＴＦＴの製造工程断面図である。
【図１３】（ａ）〜（ｅ）は、従来の低温多結晶シリコンＴＦＴ（トップゲート型）の製造プロセスを示す工程断面図である。
【符号の説明】
１…絶縁性基板、２…溝、３…低熱抵抗膜、４…絶縁膜もしくは半導体膜、５…絶縁膜、６…半導体膜、７…結晶粒成長方向、８、８０…結晶粒、１１…ゲート電極、１２…ソース領域、１３…ドレイン領域、１４…チャネル領域、１００…絶縁性基体、
４０１…絶縁性基板、４０２…絶縁膜、４０３…低熱抵抗膜、４０４…ゲート電極、４０５…ゲート絶縁膜、４０６、６０１…非晶質半導体膜、４０７…層間絶縁膜、４０８…エキシマレーザ光、４０９…溝、５０９…多結晶半導体膜、５１０…イオン注入マスク、５１１、６０２…不純物イオン、５１２…ソース領域、５１３…ドレイン領域、５１４…チャネル領域、５１５…ソース電極、５１６…ドレイン電極、５１９…コンタクトホール、１００１…ボディコンタクト端子、
１３０１…絶縁性基板、１３０２…非晶質シリコン膜、１３０３…エキシマレーザ光、１３０４…多結晶シリコン膜、１３０５…ゲート絶縁膜、１３０６…ゲート電極、１３０７…不純物イオン、１３０８…ソース領域、１３０９…ドレイン領域、１３１０…層間絶縁膜、１３１１…ソース電極、１３１２…ドレイン電極、１３１９…コンタクトホール。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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