(57)【要約】【課題】消費電力が少なくかつＴＭＲ素子のスイッチング磁界およびオフセット磁界の値のバラツキを抑制することを可能にする。【解決手段】第１の配線６と、この第１の配線に交差する第２の配線２４と、第１および第２の配線の交差領域に設けられ第１および第２の配線に電流を流すことにより生じる電流磁界に応じて磁化の向きが変わる記憶層を有する磁気抵抗効果素子２と、第１および第２の配線のうちの少なくとも一方の配線と磁気的に結合される、非磁性層を介して積層された少なくとも２層の軟磁性層を有するヨーク８，２２と、を備えている。【選択図】　図１
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【特許請求の範囲】
【請求項１】
第１の配線と、この第１の配線に交差する第２の配線と、前記第１および第２の配線の交差領域に設けられ前記第１および第２の配線に電流を流すことにより生じる電流磁界に応じて磁化の向きが変わる記憶層を有する磁気抵抗効果素子と、前記第１および第２の配線のうちの少なくとも一方の配線と磁気的に結合される、非磁性層を介して積層された少なくとも２層の軟磁性層を有するヨークと、を備えたことを特徴とする磁気メモリ。
【請求項２】
前記ヨークは、前記少なくとも一方の配線に被覆されていることを特徴とする請求項１記載の磁気メモリ。
【請求項３】
前記ヨークは、前記少なくとも一方の配線と接するバリアメタルを備えていることを特徴とする請求項２記載の磁気メモリ。
【請求項４】
前記ヨークは、前記磁気抵抗効果素子の側面を取り囲むように設けられていることを特徴とする請求項１記載の磁気メモリ。
【請求項５】
前記ヨークを構成する前記非磁性層は、前記ヨークの端部と前記磁気抵抗効果素子の端部との最短距離よりも薄い膜厚を備えていることを特徴とする請求項１乃至４のいずれかに記載の磁気メモリ。
【請求項６】
前記バリアメタルは、Ｔａ、Ｔｉ、Ｓｉ、Ｇｅ、Ａｌ、Ｗ、Ｍｏ、Ｖから選ばれる少なくとも１種の元素からなるか、またはこれらの合金、またはこれらの酸化物または窒化物であることを特徴とする請求項３記載の磁気メモリ。
【請求項７】
前記軟磁性層は、Ｎｉ−Ｆｅ合金、Ｃｏ−Ｆｅ−Ｎｉ合金、アモルファス磁性層、または微結晶強磁性層のいずれかであって、前記アモルファス磁性層または微結晶強磁性層は、以下の元素記号で表される、
Ｃｏ−Ｆｅ−ＡＡ、Ｃｏ−Ｆｅ−ＡＡ−ＡＡ２、Ｆｅ−ＡＡ−ＡＡ２、Ｃｏ−ＡＡ−ＡＡ２、　Ｃｏ−Ｍｎ−ＡＡ−ＡＡ２、Ｆｅ−Ｃｕ−ＡＡ−ＡＡ２、Ｃｏ−Ｆｅ−Ｎｉ−ＡＡであり、ここでＡＡ、ＡＡ２はＢ、Ｓｉ、Ｇｅ、Ｚｒ、Ｎｂ、Ｐ、Ｍｏ、Ｔａ、Ｎ、Ｃ、Ｔｉ、Ａｌ、Ｗ、Ｖ、または希土類から選ばれる少なくとも１種の元素からなることを特徴とする請求項１乃至６のいずれかに記載の磁気メモリ。
【請求項８】
前記非磁性層は
Ａｌ、Ｇａ、Ｉｎ、Ｓｉ、Ｇｅ、Ｔｉ、Ｚｒ、Ｈｆ、Ｖ、Ｎｂ、Ｔａ、Ｃｒ、Ｍｏ、Ｗ、Ｃｕ、Ｚｎ、Ａｇ、Ａｕ、Ｒｕ、Ｒｅ、Ｏｓから選ばれる少なくとも１つの元素からなるか、またはこれらの合金、これらの酸化物あるいは窒化物であることを特徴とする請求項１乃至７のいずれかに記載の磁気メモリ。
【請求項９】
前記ヨークを構成する前記軟磁性層間の相互作用が、−２０００Ｏｅ〜５００Ｏｅであることを特徴とする請求項１乃至８のいずれかに記載の磁気メモリ。
【請求項１０】
前記磁気抵抗効果素子は、強磁性トンネル接合素子であることを特徴とする請求項１乃至９のいずれかに記載の磁気メモリ。
【請求項１１】
前記磁気抵抗効果素子の記憶層に記憶された記録情報を読み出す選択トランジスタを備えていることを特徴とする請求項１乃至１０のいずれかに記載の磁気メモリ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、磁気メモリに関する。
【０００２】
【従来の技術】
磁性体膜を用いた磁気抵抗効果素子は、磁気ヘッド、磁気センサーなどに用いられているとともに、固体磁気メモリに用いることが提案されている。特に、高速読み書き、大容量、低消費電力動作が可能な次世代の固体不揮発メモリとして、強磁性体の磁気抵抗効果を利用した磁気ランダムアクセスメモリ（以下、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）とも云う）への関心が高まっている。
【０００３】
近年、２つの強磁性金属層の間に１層の誘電体を挿入したサンドイッチ構造を有し、膜面に対して垂直に電流を流し、トンネル電流を利用した磁気抵抗効果素子として、いわゆる「強磁性トンネル接合素子（Ｔｕｎｎｅｌｉｎｇ　Ｍａｇｎｅｔｏ−Ｒｅｓｉｓｔａｎｃｅｅｆｆｅｃｔ：ＴＭＲ素子）」が提案されている。強磁性トンネル接合素子においては、２０％以上の磁気抵抗変化率が得られるようになったことから（例えば、非特許文献１参照）、ＭＲＡＭへの民生化応用の可能性が高まってきた。
【０００４】
この強磁性トンネル接合素子は、強磁性層上に０．６ｎｍ〜２．０ｎｍ厚の薄いＡｌ（アルミニウム）層を成膜した後、その表面を酸素グロー放電または酸素ガスに曝すことによって、Ａｌ２Ｏ３からなるトンネルバリア層を形成することにより、実現できる。
【０００５】
また、この強磁性１重トンネル接合素子を構成する一方の強磁性層に反強磁性層を付与し、他方の強磁性層を磁化固定層とした構造を有する強磁性１重トンネル接合が提案されている（例えば、特許文献１参照）。
【０００６】
また、誘電体中に分散した磁性粒子を介した強磁性トンネル接合素子や、強磁性２重トンネル接合素子も提案されている（例えば、非特許文献２、非特許文献３、非特許文献４、非特許文献５参照）。
【０００７】
これらの強磁性トンネル接合素子においても、２０％〜５０％の磁気抵抗変化率が得られるようになったこと、及び所望の出力電圧値を得るため強磁性トンネル接合素子に印加する電圧値を増やしても磁気抵抗変化率の減少が抑えられることから、ＭＲＡＭへの応用の可能性がある。
【０００８】
ＭＲＡＭにＴＭＲ素子を用いる場合、トンネルバリア層を挟む二つの強磁性層のうち、一方が磁化の向きが変化しないように固定した磁化固着層を磁化基準層とし、もう一方が磁化の向きが反転し易いようにした磁化自由層を記憶層とする。基準層と記憶層の磁化の向きが平行な状態と反平行な状態を２進情報の　“０”と“１”に対応付けることで情報を記憶することができる。
【０００９】
記録情報の書き込みは、ＴＭＲ素子近傍に設けられた書き込み配線に電流を流して発生する誘導磁場により記憶層の磁化の向きを反転させることにより行う。また、記録情報の読み出しは、ＴＭＲ効果による抵抗変化分を検出することにより行う。
【００１０】
基準層の磁化の向きを固定するためには、強磁性層に接するように反強磁性層を設けて交換結合力により磁化反転を起こりにくくするという方法が用いられ、このような構造はスピンバルブ型構造と呼ばれている。この構造において基準層の磁化の向きは磁場を印加しながら熱処理すること（磁化固着アニール）により決定される。一方、記憶層は、磁気異方性を与えることにより磁化容易方向と基準層の磁化の向きとがほぼ同じになるように形成されている。
【００１１】
これら強磁性１重トンネル接合あるいは強磁性２重トンネル接合を用いた磁気記録素子は、不揮発性であって書き込み読み出し時間も１０ナノ秒以下と速く、かつ書き換え回数も１０１５以上というポテンシャルを有する。特に、強磁性２重トンネル接合素子を用いた磁気記録素子は、上述したように、所望の出力電圧値を得るため強磁性トンネル接合素子に印加する電圧値を増やしても磁気抵抗変化率の減少が抑えられるため、大きな出力電圧が得られ、磁気記録素子として好ましい特性を示す。
【００１２】
しかし、メモリのセルサイズに関しては、セルが１個のトランジスタと１個のＴＭＲ素子から構成されるアーキテクチャ（例えば、特許文献２参照）を用いた場合、半導体のＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）以下にサイズを小さくできないという問題がある。
【００１３】
この問題を解決するために、ビット線とワード線との間にＴＭＲ素子とダイオードを直列接続したダイオード型アーキテクチャ（例えば、特許文献３参照）や、ビット線とワード線の間にＴＭＲセルを配置した単純マトリックス型アーキテクチャ（例えば、特許文献４、特許文献５参照）が提案されている。
【００１４】
しかし、いずれの場合も記憶層への書きこみ時には電流パルスによる電流磁場で反転を行っているため、消費電力が大きく、大容量化したとき配線の許容電流密度に限界があり大容量化できない。また、電流を流す絶対値が１ｍＡ以下でないと電流を流すためのドライバの面積が大きくなり、他の不揮発固体磁気メモリ、例えば、強誘電体キャパシタを用いた強誘電体メモリ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）やフラッシュメモリなどと比較した場合チップサイズが大きくなって競争力が無くなってしまうなどの問題点が有る。
【００１５】
上記の問題に対し、書き込み配線の周りに高透磁率の磁性材料からなる薄膜を設けた磁気記憶装置が提案されている（例えば、特許文献６、特許文献７、特許文献８、および特許文献９参照）。これらの磁気記憶装置によれば、配線の周囲に高透磁率の磁性膜が設けられているため、磁気記録層への情報書込に必要な電流値を効率的に低減できる。
【００１６】
【非特許文献１】
Ｊ．　Ａｐｐｌ．　Ｐｈｙｓ．　７９，　４７２４　（１９９６）
【特許文献１】
特開平１０−４２２７号公報
【非特許文献２】
Ｐｈｙｓ．Ｒｅｖ．Ｂ５６（１０），　Ｒ５７４７　（１９９７）
【非特許文献３】
応用磁気学会誌２３，４−２，　（１９９９）
【非特許文献４】
Ａｐｐｌ．　Ｐｈｙｓ．　Ｌｅｔｔ．　７３（１９），　２８２９　（１９９８）
【非特許文献５】
Ｊｐｎ．　Ｊ．　Ａｐｐｌ．　Ｐｈｙｓ．３９，Ｌ１０３５（２００１）
【特許文献２】
米国特許第５，７３４，６０５号明細書
【特許文献３】
米国特許第５，６４０，３４３号明細書
【特許文献４】
独国特許出願公開第１９７４４０９５号明細書
【特許文献５】
国際公開第９９／１４７６０号パンフレット
【特許文献６】
米国特許第５，６５９，４９９号明細書
【特許文献７】
米国特許第５，９５６，２６７号明細書
【特許文献８】
国際公開第００／１０１７２号パンフレット
【特許文献９】
米国特許第５，９４０，３１９号明細書
【００１７】
【発明が解決しようとする課題】
しかしながら、米国特許第５，６５９，４９９号明細書に開示されている磁気記憶装置では、磁気抵抗効果膜の記録層へかかる磁場は不均一であり、また、米国特許第５，９５６，２６７号明細書と米国特許第５，９４０，３１９号明細書に開示されている磁気記憶装置では、デュアルスピンバルブ型２重トンネル接合のように、積層した磁性層の中心部に磁化自由層（フリー層）が埋もれているような構造では、磁化自由層に効率的に磁場をかけることは困難である。一方、国際公開第００／１０１７２号パンフレットに開示されている磁気記憶装置では、磁化自由層に大きな磁場が印加できる構造となっているが、その製造は極めて困難となる。
【００１８】
また、上記米国特許第５，６５９，４９９号明細書、米国特許第５，９５６，２６７号明細書、米国特許第５，９４０，３１９号明細書、または国際公開第００／１０１７２号パンフレットに開示されているヨーク配線構造において、電流磁界の効率を上げるため、もしくはデザインルールを小さくするために、ＴＭＲ素子とヨーク配線端部間の距離を近づけた場合を考える。この場合、図１９（ａ）、（ｂ）に示すように、配線６を被覆する磁性膜７に生じるドメイン構造に伴い、配線長手方向に磁気異方性を示す磁化１０を付与したとしても、ドメイン端部から生じる漏れ磁界１２の影響でＴＭＲ素子２への有効磁界が発生し、ＴＭＲ素子２のスイッチング磁界の値および、ＴＭＲ素子２のオフセット磁界の値（ヨーク磁性膜７の端部からの磁界の影響が無い場合、オフセット磁界は通常略ゼロに設定されているが、）がバラツいてしまう。このため、クロストークなどの問題が生じ、固体磁気メモリが正常に動作しないという問題があることが分かった。なお、図１９（ａ）は、従来の単純マトリクス型磁気メモリの構成を示す正面図であり、図１９（ｂ）は図１９（ａ）に示す切断線Ａ−Ａで切断したときの断面図である。図１９（ｂ）においては、配線２４は省略してある。図１９（ａ）、（ｂ）において、配線６はプラグ４を介してＴＭＲ素子２に電気的に接続され、また配線６と交差するように設けられた配線２４はＴＭＲ素子２に直接電気的に接続されている。また、配線２４も配線６と同様に磁性膜２３によって覆われている。
【００１９】
本発明は、上記事情を考慮してなされたものであって、消費電力が少なくかつＴＭＲ素子のスイッチング磁界およびオフセット磁界の値のバラツキを抑制することのできる磁気メモリを提供することを目的とする。
【００２０】
【課題を解決するための手段】
本発明の一態様による磁気メモリは、第１の配線と、この第１の配線に交差する第２の配線と、前記第１および第２の配線の交差領域に設けられ前記第１および第２の配線に電流を流すことにより生じる電流磁界に応じて磁化の向きが変わる記憶層を有する磁気抵抗効果素子と、前記第１および第２の配線のうちの少なくとも一方の配線と磁気的に結合される、非磁性層を介して積層された少なくとも２層の軟磁性層を有するヨークと、を備えたことを特徴とする。
【００２１】
なお、前記ヨークは、前記少なくとも一方の配線に被覆されていても良い。
【００２２】
なお、前記ヨークは、前記少なくとも一方の配線と接するバリアメタルを備えていることが好ましい。
【００２３】
なお、前記ヨークは、前記磁気抵抗効果素子の側面を取り囲むように設けられていても良い。
【００２４】
なお、前記ヨークを構成する前記非磁性層は、前記ヨークの端部と前記磁気抵抗効果素子の端部との最短距離よりも薄い膜厚を備えていることが好ましい。
【００２５】
なお、前記バリアメタルは、Ｔａ、Ｔｉ、Ｓｉ、Ｇｅ、Ａｌ、Ｗ、Ｍｏ、Ｖから選ばれる少なくとも１種の元素からなるか、またはこれらの合金、またはこれらの酸化物または窒化物であることが好ましい。
【００２６】
なお、前記軟磁性層は、Ｎｉ−Ｆｅ合金、Ｃｏ−Ｆｅ−Ｎｉ合金、アモルファス磁性層、または微結晶強磁性層のいずれかであって、前記アモルファス磁性層または微結晶強磁性層は、以下の元素記号で表される、
Ｃｏ−Ｆｅ−ＡＡ、Ｃｏ−Ｆｅ−ＡＡ−ＡＡ２、Ｆｅ−ＡＡ−ＡＡ２、Ｃｏ−ＡＡ−ＡＡ２、　Ｃｏ−Ｍｎ−ＡＡ−ＡＡ２、Ｆｅ−Ｃｕ−ＡＡ−ＡＡ２、Ｃｏ−Ｆｅ−Ｎｉ−ＡＡであり、ここでＡＡ、ＡＡ２はＢ、Ｓｉ、Ｇｅ、Ｚｒ、Ｎｂ、Ｐ、Ｍｏ、Ｔａ、Ｎ、Ｃ、Ｔｉ、Ａｌ、Ｗ、Ｖ、または希土類から選ばれる少なくとも１種の元素からなることが好ましい。
【００２７】
また、前記非磁性層は
Ａｌ、Ｇａ、Ｉｎ、Ｓｉ、Ｇｅ、Ｔｉ、Ｚｒ、Ｈｆ、Ｖ、Ｎｂ、Ｔａ、Ｃｒ、Ｍｏ、Ｗ、Ｃｕ、Ｚｎ、Ａｇ、Ａｕ、Ｒｕ、Ｒｅ、Ｏｓから選ばれる少なくとも１つの元素からなるか、またはこれらの合金、これらの酸化物あるいは窒化物であることが好ましい。
【００２８】
なお、前記ヨークを構成する前記軟磁性層間の相互作用が、−２０００Ｏｅ〜５００Ｏｅであることが好ましい。
【００２９】
なお、前記磁気抵抗効果素子は、強磁性トンネル接合素子であっても良い。
【００３０】
なお、前記磁気抵抗効果素子の記憶層に記憶された記録情報を読み出す選択トランジスタを備えていても良い。
【００３１】
【発明の実施の形態】
本発明の実施形態を、図面を参照して説明する。
【００３２】
（第１実施形態）
本発明の第１実施形態による磁気メモリの構成を図１（ａ）、（ｂ）に示す。図１（ａ）は本実施形態による磁気メモリの構成を示す図であり、図１（ｂ）は図１（ａ）に示す切断線Ａ−Ａで切断したときの断面図である。この実施形態の磁気メモリは、単純マトリクス型であって、配線６とこの配線６と交差する配線２４との交差点毎に磁気抵抗効果素子２が記憶素子として設けられている。そして、磁気抵抗効果素子２は配線６と接続プラグを介して電気的に接続され、配線２４とは直接に電気的に接続されている。また、配線６には、非磁性層８ｂを介して積層された軟磁性層８ａ、８ｃを備えたヨーク８が被覆され、配線２４には、非磁性層２２ｂを介して積層された軟磁性層２２ａ、２２ｃを備えたヨーク２２が被覆されている。なお、磁気抵抗効果素子２とヨーク８、２２の間に絶縁膜（図示せず）が介在している。また同様に、接続プラグ４とヨーク８の間には上記絶縁膜が介在している。
【００３３】
このように構成された本実施形態において、情報の読み出しは磁気抵抗効果素子２に電流を流し、磁気抵抗効果素子２の抵抗の大小で“１”か“０”を判断する。磁気抵抗効果素子２に対する情報の書き込みは、配線６と配線２４に電流を流すことにより生じる電流磁場を合成した磁場により行う。この合成した磁場により磁気抵抗効果素子２の記憶層の磁化を反転させることができる。
【００３４】
本実施形態においては、配線６，２４を被覆するヨーク８，２２は、非磁性層を介して軟磁性層が２重に積層された２重ヨーク構造となっているので、軟磁性層間にネール−ネール結合という磁気結合が生じる。非磁性層の膜厚が薄いときは更にインターレイヤーカップリング（ｉｎｔｅｒｌａｙｅｒ　ｃｏｕｐｌｉｎｇ）という磁気結合を生じる。これらの磁気結合に伴い、電流磁界の効率を上げるためまたはデザインルールを小さくするために、磁気抵抗効果素子２とヨーク８，２２端部間の距離を短くした場合に、配線長手方向に磁気異方性を示す磁化１０をヨーク８，２２に付与しても、図１（ｂ）に示すように、ドメイン端部から生じる漏れ磁界１２は外に漏れず、磁気抵抗効果素子２に作用を及ぼさない。このため、磁気抵抗効果素子２のスイッチング磁界およびオフセット磁界のバラツキを低減することができる。これにより、クロストークが発生するのを抑制することができる。また、ヨーク８，２２が配線６，２４に被覆されているため、消費電力を少なくすることができる。
【００３５】
なお、本実施形態においては、配線６および配線２４の両方に、非磁性層を介して軟磁性層が２重に積層されたヨークを被覆したが、配線６または配線２４の一方のみに非磁性層を介して軟磁性層が２重に積層されたヨークを被覆し、他方の配線は従来の場合のように、軟磁性層が単層のヨークを被覆した構成であっても同様の効果を奏することができる。
【００３６】
また、本実施形態においては、ヨーク８，２２は、非磁性層を介して軟磁性層が２重に積層された構成であったが、軟磁性層が非磁性層を介して２重以上に積層された多重ヨーク構造であっても同様の効果を奏することができる。
【００３７】
（第２実施形態）
次に、本発明の第２実施形態による磁気メモリを、図２（ａ）、（ｂ）、（ｃ）を参照して説明する。図２（ａ）は、記憶素子として磁気抵抗効果素子２を用い、セル選択素子としてＭＯＳトランジスタ４０を用いた場合の本実施形態による磁気メモリの単位セルを示す断面図である。図２（ｂ）は、図２（ａ）に示す切断線Ａ−Ａで切断した場合の断面図、図２（ｃ）は、図２（ａ）に示す切断線Ｂ−Ｂで切断した場合の断面図である。なお、図２（ｂ）においては、後述する配線２４およびヨーク１６は省略してある。
【００３８】
この実施形態においては、磁気抵抗効果素子２の一端が配線（ビット線）６に、他端が引き出し電極３０、接続プラグ３１、３２、３３を介して選択トランジスタ４０のソース・ドレイン４１の一方に接続され、配線（ワード線）２４が磁気抵抗効果素子２の下方に設けられている。なお、配線２４と引き出し電極３０との間には絶縁膜（図示せず）が介在している。
【００３９】
そして、配線６および配線２４は軟磁性層が単層構造のヨーク７およびヨーク２３がそれぞれ被覆された構成となっている。なお、接続プラグ３２は配線２４と同時に形成されるため、接続プラグ３２も軟磁性層が被覆されている。
【００４０】
しかし、本実施形態においては、図２（ａ）、（ｃ）に示すように、磁気抵抗効果素子２とほぼ同一面上に、軟磁性層１６ａ、非磁性層１６ｂ、軟磁性層１６ｃが積層された構造のヨーク１６が磁気抵抗効果素子２を取りまくように４個設けられている。
【００４１】
このように構成された本実施形態において、情報の読み出しは選択トランジスタ４０のゲート４３に電位を印加して選択トランジスタ４０をオンさせ、この選択トランジスタ４０により選択された磁気抵抗効果素子２に電流を流し、磁気抵抗効果素子２の抵抗の大小で“１”か“０”を判断する。磁気抵抗効果素子２に対する情報の書き込みは、配線６と配線２４に電流を流すことにより生じる電流磁場を合成した磁場により行う。この合成した磁場により磁気抵抗効果素子２の記憶層の磁化を反転させることができる。
【００４２】
本実施形態においては、磁気抵抗効果素子２とほぼ同一面上に、軟磁性層１６ａ、非磁性層１６ｂ、軟磁性層１６ｃが積層された２重ヨーク構造のヨーク１６が磁気抵抗効果素子２を取りまくように設けられているため、配線長手方向に磁気異方性を示す磁化をヨーク７，２３に付与しても、ドメイン端部から生じる漏れ磁界はヨーク１６に吸収され、磁気抵抗効果素子２に作用を及ぼさない。このため、磁気抵抗効果素子２のスイッチング磁界およびオフセット磁界のバラツキを低減することができる。これにより、クロストークが発生するのを抑制することができる。また、ヨーク７，２３が配線６，２４に被覆されているため、消費電力を少なくすることができる。
【００４３】
なお、本実施形態においては、磁気抵抗効果素子２の端部とヨーク１６の端部との間の間隔が０．１μｍより大きいことが好ましい。そしてヨーク１６を構成する非磁性層１６ｂの膜厚は、磁気抵抗効果素子２の端部とヨーク１６の端部との距離よりも薄いことが好ましい。
【００４４】
また、本実施形態においては、ヨーク１６は、非磁性層を介して軟磁性層が２重に積層された２重ヨーク構造であったが、軟磁性層が非磁性層を介して２重以上に積層された多重ヨーク構造であっても良い。
【００４５】
（第３実施形態）
次に、本発明の第３実施形態による磁気メモリを、図３（ａ）、（ｂ）を参照して説明する。図３（ａ）は、記憶素子として磁気抵抗効果素子２を用い、セル選択素子としてＭＯＳトランジスタ４０を用いた場合の本実施形態による磁気メモリの単位セルを示す断面図である。図３（ｂ）は、図３（ａ）に示す切断線Ａ−Ａで切断した場合の断面図である。なお、図３（ｂ）においては、後述する配線２４およびヨーク２２は省略してある。
【００４６】
この実施形態においては、磁気抵抗効果素子２の一端が接続プラグ４を介して配線（ビット線）６に、他端が引き出し電極３０、接続プラグ３１、３２、３３を介して選択トランジスタ４０のソース・ドレイン４１の一方に接続され、配線（ワード線）２４が磁気抵抗効果素子２の下方に設けられている。なお、配線２４と引き出し電極３０との間には絶縁膜（図示せず）が介在している。
【００４７】
そして、第１実施形態の場合と同様に、配線６には、非磁性層８ｂを介して積層された軟磁性層８ａ、８ｃを備えたヨーク８が被覆され、配線２４には、非磁性層２２ｂを介して積層された軟磁性層２２ａ、２２ｃを備えたヨーク２２が被覆されている。
【００４８】
なお、接続プラグ３２は配線２４と同時に形成されるため、接続プラグ３２も非磁性層２２ｂを介して積層された軟磁性層２２ａ、２２ｃを備えたヨーク２２が被覆されている。しかし、接続プラグ３２を被覆しているヨーク２２を除去して接続プラグ構造を構成することも可能である。
【００４９】
このように構成された本実施形態において、情報の読み出しは選択トランジスタ４０のゲート４３に電位を印加して選択トランジスタ４０をオンさせ、この選択トランジスタ４０により選択された磁気抵抗効果素子２に電流を流し、磁気抵抗効果素子２の抵抗の大小で“１”か“０”を判断する。磁気抵抗効果素子２に対する情報の書き込みは、配線６と配線２４に電流を流すことにより生じる電流磁場を合成した磁場により行う。この合成した磁場により磁気抵抗効果素子２の記憶層の磁化を反転させることができる。
【００５０】
本実施形態においては、配線６，２４を被覆するヨーク８，２２は、非磁性層を介して軟磁性層が２重に積層された２重ヨーク構造となっているので、軟磁性層間に磁気結合が生じる。これにより、電流磁界の効率を上げるためまたはデザインルールを小さくするために、磁気抵抗効果素子２とヨーク８，２２端部間の距離を短くした場合に、配線長手方向に磁気異方性を示す磁化をヨーク８，２２に付与しても、ドメイン端部から生じる漏れ磁界は外に漏れず、磁気抵抗効果素子２に作用を及ぼさない。このため、磁気抵抗効果素子２のスイッチング磁界およびオフセット磁界のバラツキを低減することができる。これにより、クロストークが発生するのを抑制することができる。また、ヨーク８，２２が配線６，２４に被覆されているため、消費電力を少なくすることができる。
【００５１】
なお、本実施形態においては、配線６および配線２４の両方に、非磁性層を介して軟磁性層が２重に積層されたヨークを被覆したが、配線６または配線２４の一方のみに非磁性層を介して軟磁性層が２重に積層されたヨークを被覆し、他方の配線は従来の場合のように、軟磁性層が単層のヨークを被覆した構成であっても同様の効果を奏することができる。例えば、配線６のみに上記ヨークを被覆した場合は、接続プラグ３２にはヨークが形成されないので、配線抵抗を低減することが可能となる。
【００５２】
また、本実施形態においては、ヨーク８，２２は、非磁性層を介して軟磁性層が２重に積層された２重ヨーク構造であったが、軟磁性層が非磁性層を介して２重以上に積層された多重ヨーク構造であっても同様の効果を奏することができる。
【００５３】
（第４実施形態）
次に、本発明の第４実施形態による磁気メモリを、図４（ａ）、（ｂ）を参照して説明する。図４（ａ）は、記憶素子として磁気抵抗効果素子２を用い、セル選択素子としてＭＯＳトランジスタ４０を用いた場合の本実施形態による磁気メモリの単位セルを示す断面図である。図４（ｂ）は、図４（ａ）に示す切断線Ａ−Ａで切断した場合の断面図である。なお、図４（ｂ）においては、後述する配線２４およびヨーク２２は省略してある。
【００５４】
この実施形態においては、磁気抵抗効果素子２の一端が接続プラグ５、引き出し電極３０、接続プラグ３１、３２、３３を介して選択トランジスタ４０のソース・ドレイン４１の一方に接続され、他端が配線（ワード線）２４に接続されている。また配線（ビット線）６が引き出し電極３０の上方に設けられている。なお、配線６と引き出し電極３０とは絶縁膜（図示せず）によって電気的に絶縁されている。
【００５５】
そして、第１実施形態の場合と同様に、配線６には、非磁性層８ｂを介して積層された軟磁性層８ａ、８ｃを備えたヨーク８が被覆され、配線２４には、非磁性層２２ｂを介して積層された軟磁性層２２ａ、２２ｃを備えたヨーク２２が被覆されている。なお、接続プラグ３２は配線２４と同時に形成されるため、接続プラグ３２も非磁性層２２ｂを介して積層された軟磁性層２２ａ、２２ｃを備えたヨーク２２が被覆されている。しかし、接続プラグ３２を被覆しているヨーク２２を除去して接続プラグ構造を構成することも可能である。なお、配線６を被覆するヨーク８は端部が磁気抵抗効果素子２に近い位置まで延在している。
【００５６】
このように構成された本実施形態において、情報の読み出しは選択トランジスタ４０のゲート４３に電位を印加して選択トランジスタ４０をオンさせ、この選択トランジスタ４０により選択された磁気抵抗効果素子２に電流を流し、磁気抵抗効果素子２の抵抗の大小で“１”か“０”を判断する。磁気抵抗効果素子２に対する情報の書き込みは、配線６と配線２４に電流を流すことにより生じる電流磁場を合成した磁場により行う。この合成した磁場により磁気抵抗効果素子２の記憶層の磁化を反転させることができる。
【００５７】
本実施形態においては、配線６，２４を被覆するヨーク８，２２は、非磁性層を介して軟磁性層が２重に積層された２重ヨーク構造となっているので、軟磁性層間に磁気結合が生じる。これにより、電流磁界の効率を上げるためまたはデザインルールを小さくするために、磁気抵抗効果素子２とヨーク８，２２端部間の距離を短くした場合に、配線長手方向に磁気異方性を示す磁化をヨーク８，２２に付与しても、ドメイン端部から生じる漏れ磁界は外に漏れず、磁気抵抗効果素子２に作用を及ぼさない。このため、磁気抵抗効果素子２のスイッチング磁界およびオフセット磁界のバラツキを低減することができる。これにより、クロストークが発生するのを抑制することができる。また、ヨーク８，２２が配線６，２４に被覆されているため、消費電力を少なくすることができる。
【００５８】
なお、本実施形態においては、配線６および配線２４の両方に、非磁性層を介して軟磁性層が２重に積層されたヨークを被覆したが、配線６または配線２４の一方のみに非磁性層を介して軟磁性層が２重に積層されたヨークを被覆し、他方の配線は従来の場合のように、軟磁性層が単層のヨークを被覆した構成であっても同様の効果を奏することができる。例えば、配線６のみに上記ヨークを被覆した場合は、接続プラグ３２にはヨークが形成されないので、配線抵抗を低減することが可能となる。
【００５９】
また、本実施形態においては、ヨーク８，２２は、非磁性層を介して軟磁性層が２重に積層された２重ヨーク構造であったが、軟磁性層が非磁性層を介して２重以上に積層された多重ヨーク構造であっても同様の効果を奏することができる。
【００６０】
以上説明した上記第１乃至第４実施形態においては、多重ヨークに隣接して、バリアメタルが設けられていることが好ましい。バリアメタルとしては、Ｔａ、Ｔｉ、Ｓｉ、Ｇｅ、Ａｌ、Ｗ、Ｍｏ、Ｖのうちの少なくと１種の元素、またはこれら合金、またはこれらの酸化物または窒化物であることが好ましい。
【００６１】
また上記第１乃至第４実施形態においては、多重ヨークを構成する軟磁性層は、Ｎｉ−Ｆｅ合金、Ｃｏ−Ｆｅ−Ｎｉ合金、または後述するアモルファス磁性層または微結晶強磁性層であることが好ましい。上記アモルファス磁性層または微結晶強磁性層は、以下の元素記号で表される、Ｃｏ−Ｆｅ−ＡＡ、Ｃｏ−Ｆｅ−ＡＡ−ＡＡ２、Ｆｅ−ＡＡ−ＡＡ２、Ｃｏ−ＡＡ−ＡＡ２、Ｃｏ−Ｍｎ−ＡＡ−ＡＡ２、Ｆｅ−Ｃｕ−ＡＡ−ＡＡ２、またはＣｏ−Ｆｅ−Ｎｉ−ＡＡであり、ここでＡＡ、ＡＡ２はＢ、Ｓｉ、Ｇｅ、Ｚｒ、Ｎｂ、Ｐ、Ｍｏ、Ｔａ、Ｎ、Ｃ、Ｔｉ、Ａｌ、Ｗ、Ｖ、希土類から選ばれる少なくとも１種の元素からなることが好ましい。
【００６２】
また、上記第１乃至第４実施形態においては、多重ヨークを構成する非磁性層は、Ａｌ、Ｇａ、Ｉｎ、Ｓｉ、Ｇｅ、Ｔｉ、Ｚｒ、Ｈｆ、Ｖ、Ｎｂ、Ｔａ、Ｃｒ、Ｍｏ、Ｗ、Ｃｕ、Ｚｎ、Ａｇ、Ａｕ、Ｒｕ、Ｒｅ、Ｏｓから選ばれる少なくとも１種の元素からなるか、またはこれらの合金、またはこれらの酸化物または窒化物であることが好ましい。
【００６３】
また、上記第１乃至第４実施形態においては、多重ヨークを構成する軟磁性層間の相互作用が、−２０００Ｏｅ〜５００Ｏｅであると、磁気抵抗効果素子と多重ヨークを近づけても磁気抵抗効果素子２のスイッチング磁界およびオフセット磁界のバラツキが少なく、デザインルールを小さくしても高周波磁気損失が少ないという利点が生ずる。なお、相互作用がマイナスであるとは磁化が逆方向を向いた状態であり、プラスであるとは磁化が同じ方向を向いた状態であることを意味する。
【００６４】
また、本発明の磁気メモリに用いることができる磁気抵抗効果素子は、強磁性一重トンネル接合、または強磁性２重トンネル接合などの強磁性トンネル接合を有するトンネル接合素子（ＴＭＲ素子）を用いることができる。磁気抵抗効果素子としては、第１の強磁性層と絶縁層と第２の強磁性層とを積層させた上記ＴＭＲ素子の他に、第１の強磁性層と非磁性層と第２の強磁性層とを積層させた「スピンバルブ構造」の素子などを用いることができる。
【００６５】
いずれの場合も、第１の強磁性層を、磁化方向が実質的に固定された「磁化固着層（「ピン層」などと称される場合もある）」として作用させ、第２の強磁性層を、外部からの磁界を印加することにより磁化方向を可変とした「磁気記録層（磁気記録層）」として作用させることができる。
【００６６】
また、後に詳述するように、読み出し方式によっては、第１の強磁性層を、磁化方向を可変とした「磁化自由層」として作用させても良い。
【００６７】
これらの磁気抵抗効果素子において、磁化固着層として用いることができる強磁性体としては、例えば、Ｆｅ（鉄）、Ｃｏ（コバルト）、Ｎｉ（ニッケル）またはこれらの合金や、スピン分極率の大きいマグネタイト、ＣｒＯ２、ＲＸＭｎＯ３−ｙ（ここでＲは希土類、ＸはＣａ（カルシウム）、Ｂａ（バリウム）、Ｓｒ（ストロンチウム）のいずれかを表す）などの酸化物、あるいは、ＮｉＭｎＳｂ（ニッケル・マンガン・アンチモン）、ＰｔＭｎＳｂ（白金マンガン・アンチモン）などのホイスラー合金などを用いることができる。
【００６８】
これらの材料からなる磁化固着層は、一方向異方性を有することが望ましい。またその厚さは０．１ｎｍから１００ｎｍが好ましい。さらに、この磁化固着層の膜厚は、超常磁性にならない程度の厚さが必要であり、０．４ｎｍ以上であることがより望ましい。
【００６９】
また、磁化固着層として用いる強磁性層には、反強磁性膜を付加して磁化を固着することが望ましい。そのような反強磁性膜としては、Ｆｅ（鉄）−Ｍｎ（マンガン）、Ｐｔ（白金）−Ｍｎ（マンガン）、Ｐｔ（白金）−Ｃｒ（クロム）−Ｍｎ（マンガン）、Ｎｉ（ニッケル）−Ｍｎ（マンガン）、Ｉｒ（イリジウム）−Ｍｎ（マンガン）、ＮｉＯ（酸化ニッケル）、Ｆｅ２Ｏ３（酸化鉄）などを挙げることができる。
【００７０】
また、これら磁性体には、Ａｇ（銀）、Ｃｕ（銅）、Ａｕ（金）、Ａｌ（アルミニウム）、Ｍｇ（マグネシウム）、Ｓｉ（シリコン）、Ｂｉ（ビスマス）、Ｔａ（タンタル）、Ｂ（ボロン）、Ｃ（炭素）、Ｏ（酸素）、Ｎ（窒素）、Ｐｄ（パラジウム）、Ｐｔ（白金）、Ｚｒ（ジルコニウム）、Ｉｒ（イリジウム）、Ｗ（タングステン）、Ｍｏ（モリブデン）、Ｎｂ（ニオブ）、Ｂ（ボロン）などの非磁性元素を添加して、磁気特性を調節したり、その他、結晶性、機械的特性、化学的特性などの各種物性を調節することができる。
【００７１】
また磁化固着層として、強磁性層と非磁性層の積層膜を用いても良い。例えば、強磁性層／非磁性層／強磁性層という３層構造を用いることができる。この場合、非磁性層を介して両側の強磁性層に反強磁性的な層間の相互作用が働いていることが望ましい。
【００７２】
より具体的には、磁性層を一方向に固着する方法として、Ｃｏ（Ｃｏ−Ｆｅ）／Ｒｕ（ルテニウム）／Ｃｏ（Ｃｏ−Ｆｅ）、　Ｃｏ（Ｃｏ−Ｆｅ）／Ｉｒ（イリジウム）／Ｃｏ（Ｃｏ−Ｆｅ）、　Ｃｏ（Ｃｏ−Ｆｅ）／Ｏｓ（オスニウム）／Ｃｏ（Ｃｏ−Ｆｅ），Ｃｏ（Ｃｏ−Ｆｅ）／Ｒｅ（レニウム）／Ｃｏ（Ｃｏ−Ｆｅ）などの３層構造の積層膜を磁化固着層とし、さらに、これに隣接して反強磁性膜を設けることが望ましい。この場合の反強磁性膜としても、前述したものと同様に、Ｆｅ−Ｍｎ、Ｐｔ−Ｍｎ、Ｐｔ−Ｃｒ−Ｍｎ、Ｎｉ−Ｍｎ、Ｉｒ−Ｍｎ、ＮｉＯ、Ｆｅ２Ｏ３などを用いることかできる。この構造を用いると、磁化固着層の磁化がビット線やワード線からの電流磁界の影響をより受け難く、しっかりと磁化が固着される。また、磁化固着層からの漏洩磁界（ｓｔｒａｙ　ｆｉｅｌｄ）を減少（あるいは調節）でき、磁化固着層を形成する２層の強磁性層の膜厚を変えることにより，磁気記録層（磁気記録層）の磁化シフトを調整することができる。
【００７３】
一方、磁気記録層（フリー層）の材料としても、磁化固着層と同様に、例えば、Ｆｅ（鉄）、Ｃｏ（コバルト）、Ｎｉ（ニッケル）またはこれらの合金や、スピン分極率の大きいマグネタイト、ＣｒＯ２、ＲＸＭｎＯ３−ｙ（ここでＲは希土類、ＸはＣａ（カルシウム）、Ｂａ（バリウム）、Ｓｒ（ストロンチウム）のいずれかを表す）などの酸化物、あるいは、ＮｉＭｎＳｂ（ニッケル・マンガン・ニオブ）、ＰｔＭｎＳｂ（白金・マンガン・アンチモン）などのホイスラー合金などを用いることができる。
【００７４】
これらの材料からなる磁気記録層としての強磁性層は、膜面に対して略平行な方向の一軸異方性を有することが望ましい。またその厚さは０．１ｎｍから１００ｎｍが好ましい。さらに、この強磁性層の膜厚は、超常磁性にならない程度の厚さが必要であり、０．４ｎｍ以上であることがより望ましい。
【００７５】
また、磁気記録層として、軟磁性層／強磁性層という２層構造、または、強磁性層／軟磁性層／強磁性層という３層構造を用いても良い。磁気記録層として、強磁性層／非磁性層／強磁性層という３層構造、強磁性層／非磁性層／強磁性層２／非磁性層／強磁性層という５層構造を用いて、強磁性層の層間の相互作用の強さを制御することにより、メモリセルである磁気記録層のセル幅がサブミクロン以下になっても、電流磁界の消費電力を増大させずに済むというより好ましい効果が得られる。この際、強磁性層の種類、膜厚を変えてもかまわない。特に、絶縁障壁に近い強磁性層にはＭＲが大きくなるＣｏ−Ｆｅ，Ｃｏ−Ｆｅ−Ｎｉ、ＦｅリッチＮｉ−Ｆｅを用い絶縁膜と接していない強磁性体にはＮｉリッチＮｉ−Ｆｅ，ＮｉリッチＮｉ−Ｆｅ−Ｃｏなどを用いるとＭＲを大きく保ったまま，スイッチング磁界を低減でき、より好ましい。非磁性材料としては、Ａｇ（銀）、Ｃｕ（銅）、Ａｕ（金）、Ａｌ（アルミニウム）、Ｒｕ（ルテニウム）、Ｏｓ（オスニウム），Ｒｅ（レニウム），Ｓｉ（シリコン）、Ｂｉ（ビスマス）、Ｔａ（タンタル）、Ｂ（ボロン）、Ｃ（炭素）、Ｐｄ（パラジウム）、Ｐｔ（白金）、Ｚｒ（ジルコニウム）、Ｉｒ（イリジウム）、Ｗ（タングステン）、Ｍｏ（モリブデン）、Ｎｂ（ニオブ）、またはそれら合金を用いることができる。
【００７６】
磁化記録層においても、これら磁性体に、Ａｇ（銀）、Ｃｕ（銅）、Ａｕ（金）、Ａｌ（アルミニウム）、Ｒｕ（ルテニウム）、Ｏｓ（オスニウム），Ｒｅ（レニウム），Ｍｇ（マグネシウム）、Ｓｉ（シリコン）、Ｂｉ（ビスマス）、Ｔａ（タンタル）、Ｂ（ボロン）、Ｃ（炭素）、Ｏ（酸素）、Ｎ（窒素）、Ｐｄ（パラジウム）、Ｐｔ（白金）、Ｚｒ（ジルコニウム）、Ｉｒ（イリジウム）、Ｗ（タングステン）、Ｍｏ（モリブデン）、Ｎｂ（ニオブ）などの非磁性元素を添加して、磁気特性を調節したり、その他、結晶性、機械的特性、化学的特性などの各種物性を調節することができる。
【００７７】
一方、磁気抵抗効果素子としてＴＭＲ素子を用いる場合に、磁化固着層と磁化記録層との間に設けられる絶縁層（あるいは誘電体層）としては、Ａｌ２Ｏ３（酸化アルミニウム）、ＳｉＯ２（酸化シリコン）、ＭｇＯ（酸化マグネシウム）、ＡｌＮ（窒化アルミニウム）、Ｂｉ２Ｏ３（酸化ビスマス）、ＭｇＦ２（フッ化マグネシウム）、ＣａＦ２（フッ化カルシウム）、ＳｒＴｉＯ２（酸化チタン・ストロンチウム）、ＡｌＬａＯ３（酸化ランタン・アルミニウム）、Ａｌ−Ｎ−Ｏ（酸化窒化アルニウム）などの各種の絶縁体（誘電体）を用いることができる。
【００７８】
これらの化合物は、化学量論的にみて完全に正確な組成である必要はなく、酸素、窒素、フッ素などの欠損、あるいは過不足が存在していてもよい。また、この絶縁層（誘電体層）の厚さは、トンネル電流が流れる程度に薄い方が望ましく、実際上は、１０ｎｍ以下であることが望ましい。
【００７９】
このような磁気抵抗効果素子は、各種スパッタ法、蒸着法、分子線エピタキシャル法などの通常の薄膜形成手段を用いて、所定の基板上に形成することができる。この場合の基板としては、例えば、Ｓｉ（シリコン）、ＳｉＯ２（酸化シリコン）、Ａｌ２Ｏ３（酸化アルミニウム）、スピネル、ＡｌＮ（窒化アルニウム）など各種の基板を用いることができる。
【００８０】
このような磁性被覆膜は、メッキ法，ＣＶＤ法、Ｌａｙｅｒ−ｂｙ−ＬａｙｅｒでＣＶＤ法により磁性被覆膜を積層するＡＬＤ法，各種スパッタ法などの通常の薄膜形成手段を用いて、所定の基板上に形成することができる。特に、メッキ法，ＣＶＤ法、ＡＬＤ法等で成膜した場合は、スパッタ法に比べて膜が均一に付くため好ましい特性を示した。この場合、２００℃〜４００℃の間で後熱処理（ｐｏｓｔ−ａｎｎｅａｌｉｎｇ）を行い、磁性膜中の有機不純物などを取り除くと、より好ましい軟磁性特性を示した。
【００８１】
また、基板の上に、下地層や保護層などとして、Ｔａ（タンタル）、Ｔｉ（チタン）、Ｐｔ（白金）、Ｐｄ（パラジウム）、Ａｕ（金）、Ｔｉ（チタン）／Ｐｔ（白金）、Ｔａ（タンタル）／Ｐｔ（白金）、Ｔｉ（チタン）／Ｐｄ（パラジウム）、Ｔａ（タンタル）／Ｐｄ（パラジウム）、Ｃｕ（銅）、Ａｌ（アルミニウム）−Ｃｕ（銅）、Ｒｕ（ルテニウム）、Ｉｒ（イリジウム）、Ｏｓ（オスミウム）などからなる層を設けてもよい。
【００８２】
次に、上記第１乃至第４実施形態で説明した多重ヨークに被覆された配線の効果を説明するために、磁気メモリセルを作成し、比較試験を行った。これを以下に実施例として説明する。
【００８３】
（実施例１）
実施例１による磁気メモリセルは、単純マトリクス型の磁気メモリセルであって、下部配線（第１実施形態においては配線２４に相当）のみが２重ヨークに被覆された構成となっている。この２重ヨークに被覆された下部配線の製造方法の一具体例を、図５を参照して説明する。図５はこの具体例による下部配線の製造方法の製造工程断面図である。
【００８４】
まず、下層にメモリ部分の駆動回路などが作りこまれた基板上（図示せず）に、ＴＥＯＳ（Ｔｅｔｒａ−Ｅｔｏｘｙ−Ｏｒｔｈｏ−Ｓｉｌｉｃａｔｅ）をプラズマ分解し、ＳｉＯ２からなる絶縁膜５０を堆積する。絶縁膜５０をＲＩＥでエッチングし、所定のパターンの溝５１を形成する（図５（ａ）参照）。
次に、図５（ｂ）に示すように、絶縁膜５０および溝５１の表面に、ＴａＮからなる膜厚２０ｎｍのバリアメタル５２、Ｎｅ８０Ｆｅ２０をからなる膜厚３０ｎｍの磁性層５３、Ｔａからなる膜厚１０ｎｍの非磁性層５４、Ｎｉ８０Ｆｅ２０をからなる膜厚３０ｎｍの磁性層５５、Ｔａからなる膜厚２０ｎｍのバリアメタル５６を、スパッタ法を用いて順次堆積する。
【００８５】
その後、図５（ｃ）に示すように、例えばスパッタ法または電解めっき法を用いて、溝５１を例えばＣｕからなる配線材料膜６０で埋め込む。
【００８６】
次に、例えばＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）法を用いて、絶縁膜５０が露出するまで、配線材料膜６０、バリアメタル５６、磁性層５５、非磁性層５４、磁性層５３、バリアメタル５２を除去することにより、２重ヨーク構造の配線６０ａを形成する（図５（ｄ）参照）。
【００８７】
その後、ＳｉＮからなる絶縁膜（図示せず）を堆積し、続いて下部配線６０ａの上にＴＭＲ素子（図示せず）を形成し、更にこのＴＭＲ素子上に、第１実施形態の配線６に相当する上部配線（図示せず）形成し、実施例１の磁気メモリセルを作成した。
【００８８】
なお、ＴＭＲ素子は、エキシマステッパとイオンミリングを用いて作製した。カバー層にはＴａ，上部電極には、Ｔａ／Ｃｕ／Ｔａを用いた。強磁性層の成膜中は、磁場中で行った。作製したＴＭＲ素子の構成は、
Ｔａ（５ｎｍ）／Ｉｒ−Ｍｎ（１０ｎｍ）／Ｃｏ−Ｆｅ（３ｎｍ）／Ｒｕ（１ｎｍ）／Ｃｏ−Ｆｅ（３ｎｍ）／ＡｌＯｘ（２ｎｍ）／Ｎｉ−Ｆｅ（３ｎｍ）／Ｔａ（５ｎｍ）／Ｃｕ（５０ｎｍ）／Ｔａ（１０ｎｍ）
となっている。ここで、括弧内の数字は膜厚を示す。ＴＭＲ素子は、ヨーク配線とＴＭＲ素子の距離をなるべく近づけるため、ＳｉＮからなる上記絶縁膜の膜厚を２０ｎｍとし、ヨークとＴＭＲ素子の距離を近づけた実施例１の磁気メモリセルを作製した。
【００８９】
また、上記実施例１において、磁性層５３としてＮｅ８０Ｆｅ２０を３０ｎｍ、非磁性層５４としてＴａＮを１０ｎｍ、磁性層５５としてＣｏ７０．５Ｆｅ４．５Ｓｉ１５Ｂ１０を３０ｎｍとした変形例の磁気メモリセルを作成した。すなわち、実施例１と変形例は、非磁性層５４および磁性層５５の材質のみが異なっている。
【００９０】
また比較のため、上記実施例１および変形例において、下部配線を単層のヨークで被覆された磁気メモリセルを作成し、それぞれ比較例１および比較例２とした。すなわち、比較例１は、下部配線が膜厚３０ｎｍのＮｅ８０Ｆｅ２０からなる磁性層で被覆され、比較例２は、下部配線が膜厚３０ｎｍのＣｏ７０．５Ｆｅ４．５Ｓｉ１５Ｂ１０膜からなる磁性層で被覆されている。
【００９１】
比較例１または比較例２による磁気メモリセルの形成方法を、図６を参照して説明する。図６は、比較例１または比較例２による磁気メモリセルの下部配線の製造工程断面図である。
【００９２】
まず、上記実施例１の場合と同様に、下層にメモリ部分の駆動回路などが作りこまれた基板上（図示せず）に、ＳｉＯ２からなる絶縁膜５０を堆積する。絶縁膜５０をＲＩＥでエッチングし、所定のパターンの溝５１を形成する（図６（ａ）参照）。次に、図６（ｂ）に示すように、絶縁膜５０および溝５１の表面に、バリアメタル５７としてＴａＮを２０ｎｍ、磁性層５８としてＮｅ８０Ｆｅ２０を３０ｎｍ、バリアメタル５９としてＴａを２０ｎｍ、スパッタ法を用いて順次堆積する。その後、図６（ｃ）に示すように、例えばスパッタ法または電解めっき法を用いて、溝５１を例えばＣｕからなる配線材料膜６０で埋め込む。次に、例えばＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）法を用いて、絶縁膜５０が露出するまで、配線材料膜６０、バリアメタル５９、磁性層５８、バリアメタル５７を除去することにより、２重ヨーク構造の配線６０ａを形成する（図６（ｄ）参照）。
【００９３】
その後、ＳｉＮからなる絶縁膜（図示せず）を堆積し、続いて下部配線６０ａの上にＴＭＲ素子（図示せず）を形成し、更にこのＴＭＲ素子上に、上部配線（図示せず）形成し、比較例１の磁気メモリセルを作成した。なお、比較例２は、比較例１の磁性層５８の材料をＮｅ８０Ｆｅ２０からＣｏ７０．５Ｆｅ４．５Ｓｉ１５Ｂ１０に変えた構成となっている。
【００９４】
上記実施例１および変形例ならびに比較例１、２をそれぞれ１００個作成し、磁場中でアニールを行いスイッチング磁界のバラツキを評価した。このスイッチング磁界のバラツキの評価は、オートプローバを用いてＭＲ曲線を測定し、統計処理を行いスイッチング磁界ｄＨｃおよびオフセット磁界ｄＨｏｆｆのバラツキを評価した。この評価結果を図７に示す。図７に示す数値はスイッチング磁界ｄＨｃおよびオフセット磁界ｄＨｏｆｆの２σの値を示す。ここで、σは標準偏差を示す。図７から分かるように、実施例１および変形例のように二重ヨーク構造を用いた場合は、比較例１および２のような単層ヨーク構造の場合に比べてスイッチング磁界のバラツキおよびオフセット磁界のバラツキがともに小さく、好ましい結果を示している。
【００９５】
（実施例２）
実施例２による磁気メモリセルは、単純マトリクス型の磁気メモリセルであって、上部配線（第１実施形態においては配線６に相当）のみが２重ヨークに被覆された構成となっている。この２重ヨークに被覆された上部配線の製造方法の一具体例を、図８を参照して説明する。図８はこの具体例による上部配線の製造方法の製造工程断面図である。
【００９６】
まず、ＴＭＲ素子（図示せず）をＴａ／Ｃｕ／Ｔａからなる下部配線（図示せず）上に作製した。トンネル接合の作製はエキシマステッパとイオンミリングを用いて作製した。カバー層にはＴａを用いた。強磁性層の成膜中は、磁場中で行った。
【００９７】
作製したＴＭＲ素子は
Ｔａ（５ｎｍ）／Ｃｕ（３０ｎｍ）／Ｔａ（５ｎｍ）／Ｉｒ−Ｍｎ（１０ｎｍ）／Ｃｏ−Ｆｅ（３ｎｍ）／Ｒｕ（１ｎｍ）／Ｃｏ−Ｆｅ（３ｎｍ）／ＡｌＯｘ（２ｎｍ）／Ｎｉ−Ｆｅ（３ｎｍ）／Ｔａ（５ｎｍ）
である。ここで、括弧内の数字は膜厚を示す。
【００９８】
下層にＴＭＲ素子を作りこんだ後、ＴＭＲ素子と上部配線が電気的に接続されるように、ＴＭＲ素子の上部電極が露出した状態において、図８（ａ）に示すように、上部配線となるＴｉ／Ａｌ−Ｃｕ／Ｔｉからなる配線材料膜６１、ＴａＮからなる膜厚２０ｎｍのバリアメタル６２、Ｎｅ８１Ｆｅ１９からなる膜厚３０ｎｍの磁性層６３、Ｔａからなる膜厚１０ｎｍの非磁性層６４、Ｎｉ８１Ｆｅ１９からなる膜厚３０ｎｍの磁性層６５、Ｍｏからなる膜厚２０ｎｍのバリアメタル６６をスパッタ法を用い順次堆積する。さらにバリアメタル６６上にＳｉＯ２からなる膜厚１５０ｎｍのエッチングマスク材６７を堆積する。
【００９９】
次に、ＳｉＯ２からなるエッチングマスク材６７を例えばＣＨＦ３をエッチングガスとして用いたＲＩＥで所定のパターンに加工し、エッチングマスク６７ａを形成する（図８（ｂ）参照）。
【０１００】
続いて、図８（ｃ）に示すように、エッチングマスク６７ａを用いて、上層のバリアメタル６６から配線材料膜６１までエッチングする。本実施例では、アルゴン、塩素を用いたＲＩＥで適当にガス比を変えてエッチングを行った。
【０１０１】
さらにその後、図８（ｄ）に示すように、ＴａＮからなる膜厚２０ｎｍのバリアメタル６８、Ｎｅ８１Ｆｅ１９からなる膜厚３０ｎｍの磁性層６９、Ｔａからなる膜厚１０ｎｍの非磁性層７０、Ｎｉ８１Ｆｅ１９からなる膜厚３０ｎｍの磁性層７１、Ｔａからなる膜厚２０ｎｍのバリアメタル７２をスパッタ法を用いて順次堆積する。
【０１０２】
再度、上層からＲＩＥの異方性を用いて、平坦部のバリアメタル７２からバリアメタル６８までエッチング除去し、エッチングマスク６７ａを除去すると、側壁部は図８（ｅ）に示すように、エッチングされずに残り、２重ヨーク構造の配線を有する実施例２の磁気メモリセルが形成できる。
【０１０３】
配線の上部の角は、図８（ｅ）に示すように、ある程度角が取れるようにエッチングを調整した。これはＳｉＯ２からなるマスク６７ａのエッチングレート比を調整することで、角の形状を制御することが可能である。
【０１０４】
また、上記実施例２において、磁性層６５、７１をそれぞれＮｅ８１Ｆｅ１９からＣｏ８７Ｎｂ５Ｚｒ８に変えるとともに非磁性層６４、７０をＴａからＴａＮに変えた変形例の磁気メモリセルを作成した。すなわち、実施例２と変形例は、磁性層６５、７１および非磁性層６４，７０の材質のみが異なっている。
【０１０５】
また比較のため、上記実施例２および変形例において、上部配線を単層のヨークで被覆された磁気メモリセルを作成し、それぞれ比較例１および比較例２とした。すなわち、比較例１は、下部配線が膜厚３０ｎｍのＮｅ８１Ｆｅ１９からなる磁性層で被覆され、比較例２は、下部配線が膜厚３０ｎｍのＣｏ８７Ｎｂ５Ｚｒ８からなる磁性層で被覆されている。なお、実施例２、変形例、および比較例１，２においては、ＴＭＲ素子上部のＴａ膜とヨークに３０ｎｍまで近づけてある。
【０１０６】
上記実施例２および変形例ならびに比較例１、２をそれぞれ１００個作成し、磁場中でアニールを行いスイッチング磁界のバラツキを評価した。このスイッチング磁界のバラツキの評価は、オートプローバを用いてＭＲ曲線を測定し、統計処理を行いスイッチング磁界ｄＨｃおよびオフセット磁界ｄＨｏｆｆのバラツキを評価した。この評価結果を図９に示す。図９に示す数値はスイッチング磁界ｄＨｃおよびオフセット磁界ｄＨｏｆｆの２σの値を示す。ここで、σは標準偏差を示す。図９から分かるように、実施例２および変形例のように二重ヨーク構造を用いた場合は、比較例１および比較例２のような単層ヨーク構造の場合に比べてスイッチング磁界のバラツキおよびオフセット磁界のバラツキがともに小さく、好ましい結果を示している。
【０１０７】
（実施例３）
実施例３による磁気メモリセルは、単純マトリクス型の磁気メモリセルであって、上部配線（第１実施形態においては配線６に相当）のみが２重ヨークに被覆された構成となっている。この２重ヨークに被覆された上部配線の製造方法の一具体例を、図１０を参照して説明する。図１０はこの具体例による上部配線の製造方法の製造工程断面図である。
【０１０８】
この具体例の製造方法は側壁の再堆積を利用して自動的に２重ヨークを形成するものである。
【０１０９】
まず、実施例２の場合と同様に、ＴＭＲ素子の上部電極が露出した状態において、図１０（ａ）に示すように、Ｔｉ／Ａｌ−Ｃｕ／Ｔｉからなる配線材料膜７５、ＴａＮからなる膜厚２０ｎｍのバリアメタル７６、Ｎｅ８１Ｆｅ１９からなる膜厚３０ｎｍの磁性層７７、Ｔａからなる膜厚１０ｎｍの非磁性層７８、Ｎｅ８１Ｆｅ１９からなる膜厚３０ｎｍの磁性層７９、Ｔａからなる膜厚２０ｎｍのバリアメタル８０を、スパッタを用いて順次堆積する。さらにバリアメタル８０上にＳｉＯ２からなるエッチングマスク材８１を１５０ｎｍ堆積する（図１０（ａ）参照）。
【０１１０】
次に、ＳｉＯ２からなるエッチングマスク材８１を例えばＣＨＦ３をエッチングガスとして用いたＲＩＥで所定のパターンに加工し、エッチングマスク８１ａを形成する（図１０（ｂ）参照）。
【０１１１】
続いて、図１０（ｃ）に示すように、エッチングマスク８１ａを用いて、上層のバリアメタル８０から下層の配線材料膜７５までエッチングする。本実施例では、アルゴン、塩素を用いたＲＩＥで適当にガス比を変えてエッチングを行った。
【０１１２】
さらにその後、図１０（ｄ）に示すように、ＴａＮからなる膜厚２０ｎｍのバリアメタル８２、Ｎｅ８１Ｆｅ１９からなる膜厚３０ｎｍの磁性層８３、Ｔａからなる膜厚２０ｎｍのバリアメタル８４を、スパッタ法を用いて順次堆積する。
【０１１３】
次に、ＲＩＥの異方性を利用して、平坦部のバリアメタル８４からバリアメタル８２までエッチング除去するが、ここでエッチングを例えばＡｒを主体としたスパッタエッチングモードとすることで、側壁部には図１０（ｅ）、（ｆ）、（ｇ）に示すように、平坦部でエッチングされたものが、側壁部に再堆積する。すなわち、図１０（ｅ）においては、図１０（ｄ）に示す上層のバリアメタル８４が側壁部を除いてエッチングされてこのエッチングされたバリアメタルが側壁部に再堆積されて側壁部のバリアメタル８４ａとなる。また、図１０（ｆ）においては、図１０（ｅ）に示す上層の磁性層８３が側壁部を除いてエッチングされてこのエッチングされた磁性層が再堆積されて側壁部の磁性層８３ａとなる。また、図１０（ｇ）においては、図１０（ｆ）に示す上層のバリアメタル８２が側壁部を除いてエッチングされてこのエッチングされたバリアメタルが側壁部のバリアメタル８２ａとなる。その後、エッチングマスク８１ａを除去し、実施例３による磁気メモリセルを完成する。
【０１１４】
このように、側壁部にスパッタした磁性層８３が１層でも、最終的に側壁部にはＴａからなるバリアメタル（非磁性体）８４、８４ａを介して積層された２重の磁性層８３、８３ａからなる２重ヨーク構造の配線を有する実施例３の磁気メモリセルが形成される。
【０１１５】
この実施例３において、磁性層８３、８３ａの材質をＮｅ８１Ｆｅ１９からＦｅ９０Ｃｕ１Ｚｒ７Ｂ２に変えるとともにバリアメタル（非磁性体）８４，８４ａの材質をＴａからＴａＮに変えたものを変形例による磁気メモリセルとする。すなわち、実施例３と変形例とは磁性層８３、８３ａおよび非磁性層８４，８４ａの材質のみが異なっている。
【０１１６】
また、比較のため、実施例３およびその変形例において、上部配線を単層のヨークで被覆された磁気メモリセルを作成し、それぞれ比較例１および比較例２とした。すなわち、比較例１は、下部配線が膜厚３０ｎｍのＮｅ８１Ｆｅ１９からなる磁性層で被覆され、比較例２は、下部配線が膜厚３０ｎｍのＦｅ９０Ｃｕ１Ｚｒ７Ｂ２からなる磁性層で被覆されている。なお、実施例３、変形例、および比較例１，２においては、ＴＭＲ素子上部のＴａ膜とヨークに３０ｎｍまで近づけてある。
【０１１７】
上記実施例３およびその変形例ならびに比較例１、２をそれぞれ１００個作成し、磁場中でアニールを行いスイッチング磁界のバラツキを評価した。このスイッチング磁界のバラツキの評価は、オートプローバを用いてＭＲ曲線を測定し、統計処理を行いスイッチング磁界ｄＨｃおよびオフセット磁界ｄＨｏｆｆのバラツキを評価した。この評価結果を図１１に示す。図１１に示す数値はスイッチング磁界ｄＨｃおよびオフセット磁界ｄＨｏｆｆの２σの値を示す。ここで、σは標準偏差を示す。図１１から分かるように、実施例３および変形例のように二重ヨーク構造を用いた場合は、比較例１および比較例２のような単層ヨーク構造の場合に比べてスイッチング磁界のバラツキおよびオフセット磁界のバラツキがともに小さく、好ましい結果を示している。
【０１１８】
上記実施例２乃至３においては、上部に磁性層を２層積層した構成としたが、図１２に示すように、上部磁性層は１層とし、側壁部のみ２重にすることも可能である。
【０１１９】
（実施例４）
実施例４の磁気メモリセルとして、２重平面ヨーク構造をＴＭＲ素子に隣接して設けた例を図１３を参照して説明する。
【０１２０】
図２に示す第２実施形態の場合のように、２重にする磁性層は必ずしも配線に密着している必要はなく、ＴＭＲ素子とほぼ同一平面上に、ヨークの一部として存在してもよく、その部分を２重構造にしてもよい。この構造は、ＴＭＲ素子とヨーク配線間距離が０．１μｍより大きく離れているとき有効である。
【０１２１】
まず、図１３に示すように、バリアメタル９０ａ、強磁性層９０ｂ、非磁性層９０ｃ、強磁性層９０ｄ、およびバリアメタル９０ｅからなる２重ヨーク９０で被覆された下部配線２４を形成する。その後、絶縁膜（図示せず）を形成し、この絶縁膜上に引き出し電極３０を形成する。そしてこの引き出し電極上にＴＭＲ素子２を形成する。続いて、このＴＭＲ素子２を取り囲むように例えばＳｉＯ２からなる絶縁膜形成する。その後、ＴＭＲ素子２とほぼ同一平面に、Ｔａからなる膜厚１０ｎｍのバリアメタル９３ａ、Ｎｉ８１Ｆｅ１９からなる膜厚３０ｎｍの強磁性層９３ｂ、Ｔａからなる膜厚１０ｎｍの非磁性層９３ｃ、Ｎｉ８１Ｆｅ１９からなる膜厚３０ｎｍの強磁性層９３ｄ、およびＴａからなる膜厚１０ｎｍのバリアメタル層９３ｅが順次積層された２重ヨーク９３Ａ、９３Ｂを形成する。２重ヨーク９３Ａは下部配線２４用のヨークであり、２重ヨーク９３Ｂは上部配線６用のヨークである。
【０１２２】
続いて、全面に絶縁膜（図示せず）を体積し、この絶縁膜にＴＭＲ素子２に接続する開口を開け、この開口を導電体で埋め込み接続プラグ４を形成する。その後、バリアメタル９６ａ、強磁性層９６ｂ、非磁性層９６ｃ、強磁性層９６ｄ、バリアメタル９６ｅからなる２重ヨーク９６で被覆された上部配線６を形成し、実施例４の磁気メモリセルを完成する。
【０１２３】
この実施例４において、２重ヨーク９３Ａ、９３Ｂを構成する強磁性層９３ｄの材質をＣｏ８７Ｎｂ５Ｚｒ８とし、非磁性層９３ｃの材質をＴａＮとした磁気メモリセルを実施例４の変形例とする。
【０１２４】
また、比較のために、実施例４の上記２重ヨーク９３Ａ、９３Ｂを、Ｎｉ８１Ｆｅ１９からなる膜厚３０ｎｍの単層のヨークとした磁気メモリセルを比較例１とし、Ｃｏ８７Ｎｂ５Ｚｒ８からなる膜厚３０ｎｍの単層のヨーク膜とした磁気メモリセルを比較例２とした。なお、実施例４、その変形例、比較例１，２において、ＴＭＲ素子２の上部と２重ヨーク９３Ａ、９３Ｂ間の距離は３０ｎｍまで近づけた。
【０１２５】
上記実施例４およびその変形例ならびに比較例１、２をそれぞれ１００個作成し、磁場中でアニールを行い、スイッチング磁界のバラツキを評価した。このスイッチング磁界のバラツキの評価は、オートプローバを用いてＭＲ曲線を測定し、統計処理を行いスイッチング磁界ｄＨｃおよびオフセット磁界ｄＨｏｆｆのバラツキを評価した。この評価結果を図１４に示す。図１４に示す数値はスイッチング磁界ｄＨｃおよびオフセット磁界ｄＨｏｆｆの２σの値を示す。ここで、σは標準偏差を示す。図１４から分かるように、実施例４およびその変形例のように二重ヨーク構造を用いた場合は、比較例１および比較例２のような単層ヨーク構造の場合に比べてスイッチング磁界のバラツキおよびオフセット磁界のバラツキがともに小さく、好ましい結果を示している。
【０１２６】
次に、本発明による磁気メモリのアーキテクチャの具体例を図１５乃至図１８を参照して説明する。
【０１２７】
図１５は、磁気メモリの第１の具体例のアーキテクチャを示す模式図である。すなわち、同図は、メモリアレーの断面構造を示しており、このアーキテクチャにおいては、読み出し／書き込み用ビット線ＢＬに複数のＴＭＲ素子Ｃが並列に接続されている。それぞれのＴＭＲ素子Ｃの他端には、ダイオードＤを介して読み出し／書き込み用ワード線ＷＬが接続されている。また、各ワード線ＷＬは、各ワード線ＷＬを選択する選択トランジスタＳＴｗを介してセンスアンプＳＡに接続された構成となっている。また、読み出し／書き込み用ビット線ＢＬは、このビット線ＢＬを選択するための選択トランジスタＳＴＢを介して接地された構成となっている。
【０１２８】
この図１５に示す第１の具体例の磁気メモリにおいては、読み出し時には、目的のＴＭＲ素子Ｃに接続されているビット線ＢＬとワード線ＷＬとを選択トランジスタＳＴＢ、ＳＴｗによりそれぞれ選択してセンスアンプＳＡにより電流を検出する。また、書き込み時には、やはり目的のＴＭＲ素子Ｃに接続されているビット線ＢＬとワード線ＷＬとを選択トランジスタＳＴＢ、ＳＴｗにより選択して、書き込み電流を流す。この際に、ビット線ＢＬとワード線ＷＬにそれぞれ発生する磁場を合成した書き込み磁場がＴＭＲ素子Ｃの記憶層の磁化を所定の方向に向けることにより、書き込みができる。
【０１２９】
ダイオードＤは、これら読み出し時あるいは書き込み時に、マトリクス状に配線されている他のＴＭＲ素子Ｃを介して流れる迂回電流を遮断する役割を有する。
【０１３０】
次に、磁気メモリのアーキテクチャの第２の具体例を、図１６を参照して説明する。
【０１３１】
図１６は、メモリアレーを積層化できるアーキテクチャの第２の具体例を表す模式図である。すなわち、同図は、メモリアレーの断面構造を示す。
【０１３２】
このアーキテクチャにおいては、読み出し／書き込み用ビット線ＢＬｗと読み出し用ビット線ＢＬｒとの間に複数のＴＭＲ素子Ｃが並列に接続された「ハシゴ型」の構成とされている。さらに、それぞれのＴＭＲ素子Ｃに近接して、書き込みワード線ＷＬがビット線ＢＬｗと交差する方向に配線されている。
【０１３３】
ＴＭＲ素子への書き込みは、読み出し／書き込み用ビット線ＢＬｗに書き込み電流を流すことにより発生する磁場と、書き込みワード線ＷＬに書き込み電流を流すことにより発生する磁場との合成磁場をＴＭＲ素子の記憶層に作用させることにより、行うことができる。
【０１３４】
一方、読み出しの際には、ビット線ＢＬｗ及びＢＬｒの間で電圧を印加する。すると、これらの間で並列に接続されている全てのＴＭＲ素子に電流が流れる。この電流の合計をセンスアンプＳＡにより検出しながら、目的のＴＭＲ素子に近接したワード線ＷＬに書き込み電流を印加して、目的のＴＭＲ素子の記憶層の磁化を所定の方向に書き換える。この時の電流変化を検出することにより、目的のＴＭＲ素子の読み出しを行うことができる。
【０１３５】
すなわち、書き換え前の記憶層の磁化方向が書き換え後の磁化方向と同一であれば、センスアンプＳＡにより検出される電流は変化しない。しかし、書き換え前後で記憶層の磁化方向が反転する場合には、センスアンプＳＡにより検出される電流が磁気抵抗効果により変化する。このようにして書き換え前の記憶層の磁化方向すなわち、格納データを読み出すことができる。但し、この方法は、読み出しの際に格納データを変化させる、いわゆる「破壊読み出し」に対応する。
【０１３６】
これに対して、ＴＭＲ素子の構成を、磁化自由層／トンネルバリア層／磁気記録層、という構造とした場合には、「非破壊読み出し」が可能である。すなわち、この構造のＴＭＲ素子を用いる場合には、記憶層に磁化方向を記録し、読み出しの際には、磁化自由層の磁化方向を適宜変化させてセンス電流を比較することにより、記憶層の磁化方向を読み出すことができる。但しこの場合には、記憶層の磁化反転磁場よりも磁化自由層の磁化反転磁場のほうが小さくなるように設計する必要がある。
【０１３７】
図１７は、磁気メモリのアーキテクチャの第３の具体例を表す模式図である。すなわち、同図は、メモリアレーの断面構造を示す。
【０１３８】
このアーキテクチャにおいては、読み出し／書き込み用ビット線ＢＬｗに複数のＴＭＲ素子Ｃが並列に接続され、これらＴＭＲ素子Ｃの他端には、それぞれ読み出し用ビット線ＢＬｒがマトリクス状に接続されている。さらに、これら読み出し用ビット線ＢＬｒに近接して、これと平行方向に書き込み用ワード線ＷＬが配線されている。
【０１３９】
ＴＭＲ素子Ｃへの書き込みは、読み出し／書き込み用ビット線ＢＬｗに書き込み電流を流すことにより発生する磁場と、書き込みワード線ＷＬに書き込み電流を流すことにより発生する磁場との合成磁場をＴＭＲ素子の記憶層に作用させることにより、行うことができる。
【０１４０】
一方、読み出しの際には、選択トランジスタＳＴにより書き込みビット線ＢＬｗと読み出しビット線ＢＬｒとを選択することにより、目的のＴＭＲ素子にセンス電流を流してセンスアンプＳＡにより検出することができる。
【０１４１】
次に、磁気メモリのアーキテクチャの第４の具体例を、図１８を参照して説明する。
【０１４２】
図１８は、磁気メモリのアーキテクチャの第４の具体例を表す模式図である。すなわち、同図は、メモリアレーの断面構造を示す。読み出し用ビット線ＢＬｒがリードＬを介してＴＭＲ素子Ｃに接続され、ＴＭＲ素子Ｃの直下には書き込み用ワード線ＷＬが配線されている点が異なる。このようにすると、ＴＭＲ素子Ｃと書き込みワード線ＷＬとを図１７の構造よりも接近させることができる。その結果として、ワード線ＷＬからの書き込み磁場をＴＭＲ素子に対してより効果的に作用させることができる。
【０１４３】
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、磁気抵抗効果素子を構成する強磁性層、絶縁膜、反強磁性層、非磁性金属層、電極などの具体的な材料や、膜厚、形状、寸法などに関しては、当業者が適宜選択することにより本発明を同様に実施し、同様の効果を得ることができるものも本発明の範囲に包含される。
【０１４４】
同様に、本発明の磁気メモリを構成する各要素の構造、材質、形状、寸法についても、当業者が適宜選択することにより本発明を同様に実施し、同様の効果を得ることができるものも本発明の範囲に包含される。
【０１４５】
また、本発明は、長手磁気記録方式のみならず垂直磁気記録方式の磁気ヘッドあるいは磁気再生装置についても同様に適用して同様の効果を得ることができる。
【０１４６】
その他、本発明の実施の形態として上述した磁気メモリを基にして、当業者が適宜設計変更して実施しうるすべての磁気メモリも同様に本発明の範囲に属する。
【０１４７】
【発明の効果】
以上述べたように、本発明によれば、消費電力が少なくかつＴＭＲ素子のスイッチング磁界およびオフセット磁界の値のバラツキを抑制することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態による磁気メモリの構成を示す図。
【図２】本発明の第２実施形態による磁気メモリの構成を示す図。
【図３】本発明の第３実施形態による磁気メモリの構成を示す図。
【図４】本発明の第４実施形態による磁気メモリの構成を示す図。
【図５】本発明の実施例１による磁気メモリセルの下部配線の製造工程を示す工程断面図。
【図６】比較例による磁気メモリセルの下部配線の製造工程を示す工程断面図。
【図７】実施例１による磁気メモリセルの効果を説明する図。
【図８】本発明の実施例２による磁気メモリセルの上部配線の製造工程を示す工程断面図。
【図９】実施例２による磁気メモリセルの効果を説明する図。
【図１０】本発明の実施例３による磁気メモリセルの上部配線の製造工程を示す工程断面図。
【図１１】実施例３による磁気メモリセルの効果を説明する図。
【図１２】実施例２または実施例３の第２変形例の構成を示す図。
【図１３】本発明の実施例４による磁気メモリセルの構成を示す図。
【図１４】実施例４による磁気メモリセルの効果を説明する図。
【図１５】磁気メモリのアーキテクチャの第１具体例を示す図。
【図１６】磁気メモリのアーキテクチャの第２具体例を示す図。
【図１７】磁気メモリのアーキテクチャの第３具体例を示す図。
【図１８】磁気メモリのアーキテクチャの第４具体例を示す図。
【図１９】従来の磁気メモリの構成を示す図。
【符号の説明】
２　磁気抵抗効果素子
４　接続プラグ
５　接続プラグ
６　配線（上部配線）
７　ヨーク（単層ヨーク）
８　２重ヨーク
８ａ　強磁性層
８ｂ　非磁性層
８ｃ　強磁性層
１０　磁化
１２　漏れ磁界
１６　２重ヨーク
１６ａ　強磁性層
１６ｂ　非磁性層
１６ｃ　強磁性層
２２　２重ヨーク
２２ａ　強磁性層
２２ｂ　非磁性層
２２ｃ　強磁性層
２３　ヨーク（単層ヨーク）
２４　配線（下部配線）
３０　引き出し電極
３１　接続プラグ
３２　接続プラグ
４０　接続トランジスタ
４１　ソース・ドレイン
４３　ゲート電極
【図１】
2004128011.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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