(57)【要約】【課題】フラッシュメモリが有するスイッチＭＯＳのゲート絶縁膜の薄膜化を実現することのできる技術を提供する。【解決手段】選択ブロックのメモリセルＭＣのデータを消去する際、選択ブロックのメモリセルＭＣの制御ゲートＭ１に−１１Ｖ、ウェルＰＷに１０Ｖを印加し、さらに非選択ブロックのウェルＰＷとスイッチＭＯＳＮ１，Ｎ２のゲートＳ２とに正電圧、たとえば３．３Ｖを印加して、非選択ブロックのスイッチＭＯＳＮ２のゲート絶縁膜Ｓ３にかかる電圧を低減する。【選択図】　　　図１
2004031568.tif 000002
【特許請求の範囲】
【請求項１】
基板に行列状に配置された複数の不揮発性メモリセルと周辺回路に接続するビット線との間にスイッチＭＯＳが直列に接続され、所定のメモリセル群が形成されたウェルが互いに電気的に分離されてブロックを構成し、前記ブロック単位でデータの消去動作が行われるフラッシュメモリを有する半導体装置であって、
データの消去動作時に、データが消去される選択ブロックのウェルに第１の正電圧が印加され、データが消去されない非選択ブロックのウェルと、前記非選択ブロックのスイッチＭＯＳのゲートとに前記第１の正電圧よりも小さい第２の正電圧が印加されることを特徴とする半導体装置。
【請求項２】
基板に行列状に配置された複数の不揮発性メモリセルと周辺回路に接続するビット線との間にスイッチＭＯＳが直列に接続され、所定のメモリセル群が形成されたウェルが互いに電気的に分離されてブロックを構成し、前記ブロック単位でデータの消去動作が行われるフラッシュメモリを有する半導体装置であって、
データの消去動作時に、データが消去される選択ブロックのウェルに第１の正電圧が印加され、データが消去されない非選択ブロックのウェルおよびワード線と、前記選択および非選択ブロックのスイッチＭＯＳのゲートとに前記第１の正電圧よりも小さい第２の正電圧が印加されることを特徴とする半導体装置。
【請求項３】
基板に行列状に配置された複数の不揮発性メモリセルと周辺回路に接続するビット線との間にスイッチＭＯＳが直列に接続され、所定のメモリセル群が形成されたウェルが互いに電気的に分離されてブロックを構成し、前記ブロック単位でデータの消去動作が行われるフラッシュメモリを有する半導体装置であって、
データの消去動作時に、データが消去される選択ブロックのウェルに第１の正電圧が印加され、データが消去されない非選択ブロックのウェルと、前記非選択ブロックのスイッチＭＯＳのゲートとに前記第１の正電圧よりも小さい第２の正電圧が印加され、
前記スイッチＭＯＳのゲート絶縁膜の厚さが、周辺回路に設けられた複数種類のＭＯＳのゲート絶縁膜のうち最も厚いゲート絶縁膜の厚さ以下であることを特徴とする半導体装置。
【請求項４】
基板に行列状に配置された複数の不揮発性メモリセルと周辺回路に接続するビット線との間にスイッチＭＯＳが直列に接続され、所定のメモリセル群が形成されたウェルが互いに電気的に分離されてブロックを構成し、前記ブロック単位でデータの消去動作が行われ、
前記メモリセルは、前記基板上にトンネル絶縁膜を介して設けられた第１のゲートと、前記第１のゲート上に層間膜を介して設けられた第２のゲートとを有し、
データの消去動作時に、データが消去される選択ブロックのウェルに第１の正電圧が印加され、データが消去されない非選択ブロックのウェルと、前記非選択ブロックのスイッチＭＯＳのゲートとに前記第１の正電圧よりも小さい第２の正電圧が印加されるフラッシュメモリを形成する半導体装置の製造方法であって、
前記スイッチＭＯＳのゲート絶縁膜が、前記メモリセルの前記トンネル絶縁膜と同一層の絶縁膜で形成されることを特徴とする半導体装置の製造方法。
【請求項５】
基板に行列状に配置された複数の不揮発性メモリセルと周辺回路に接続するビット線との間にスイッチＭＯＳが直列に接続され、所定のメモリセル群が形成されたウェルが互いに電気的に分離されてブロックを構成し、前記ブロック単位でデータの消去動作が行われ、
データの消去動作時に、データが消去される選択ブロックのウェルに第１の正電圧が印加され、データが消去されない非選択ブロックのウェルと、前記選択および非選択ブロックのスイッチＭＯＳのゲートとに前記第１の正電圧よりも小さい第２の正電圧が印加されるフラッシュメモリを形成する半導体装置の製造方法であって、
前記スイッチＭＯＳのゲート絶縁膜が、周辺回路に形成された複数種類のＭＯＳのうち何れか１つのＭＯＳのゲート絶縁膜と同一層の絶縁膜で形成されることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置およびその製造技術に関し、特に、電気的一括消去型ＥＥＰＲＯＭ（ｅｌｅｃｔｒｉｃ　ｅｒａｓａｂｌｅ　ｐｒｏｇｒａｍｍａｂｌｅ　ｒｅａｄ　ｏｎｌｙ　ｍｅｍｏｒｙ；以下、フラッシュメモリという）を有する半導体装置に適用して有効な技術に関する。
【０００２】
【従来の技術】
データの書き込みおよび消去を電気的に行うことが可能な不揮発性メモリは、たとえば配線基板上に組み込んだままの状態でデータの書き換えが可能であり、使いやすいことからメモリを必要とする様々な製品に幅広く使用されている。
【０００３】
特に、フラッシュメモリは、メモリアレイの一定の範囲（所定のメモリセル群）のデータを一括して電気的に消去する機能を持っている。さらにフラッシュメモリは、１トランジスタ積層ゲート構造であることからセルの小型化が進み、高集積化への期待も大きい。
【０００４】
１トランジスタ積層ゲート構造は、１個のメモリセルが、基本的に１個の２層ゲートＭＯＳＦＥＴ（ｍｅｔａｌ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ　ｆｉｅｌｄ　ｅｆｆｅｃｔ　ｔｒａｎｓｉｓｔｏｒ）で構成されている。その２層ゲートＭＯＳＦＥＴは、基板上にトンネル絶縁膜を介して浮遊ゲートを設け、さらにその上に層間膜を介して制御ゲートを積み重ねることで形成されている。データの記憶は、上記浮遊ゲートに電子を注入したり、浮遊ゲートから電子を引き出したりすることで行われている。
【０００５】
たとえば特開平８−２７９５６６号公報には、不揮発性半導体記憶装置の１つの型として、フラッシュメモリアレイの各列のメモリセルを互いに並列接続した並列型フラッシュメモリが示されている。
【０００６】
【発明が解決しようとする課題】
本発明者によって検討されたスイッチＭＯＳを有するフラッシュメモリの消去動作を、図１７に示す半導体基板の断面模式図を用いて説明する。スイッチＭＯＳは、メモリセルと周辺回路に接続するビット線との間に直列に接続されている。
【０００７】
フラッシュメモリのデータの消去は、所定のメモリセル群からなるブロック単位で行われるため、ディスターブ耐圧の向上などの観点から基板ＳＵＢのウェル領域をブロック単位毎に分割する方式が採られている。また、全面トンネリングによる消去の場合、メモリセルＭＣの制御ゲートＭ１とウェルＰＷとの間に２０Ｖ程度の電圧を印加する必要があるが、この電圧は周辺回路の耐圧の制約から制御ゲートＭ１とウェルＰＷとに分割される場合が多い。
【０００８】
データが消去される選択ブロックのウェルＰＷに１０Ｖを印加すると、選択ブロックのスイッチＭＯＳＮ１の拡散層Ｓ１には、たとえば０．７Ｖ程度の拡散電圧分だけ低い電圧がかかる。これによりデータが消去されない非選択ブロックのスイッチＭＯＳＮ２の拡散層Ｓ１は９．３Ｖ程度に上昇する。この時非選択ブロックのスイッチＭＯＳＮ２がオンすると非選択ブロックの副ビット線ＳＢＬが充電されてドレインディスターブが起こりやすくなるため、非選択ブロックのスイッチＭＯＳＮ２のゲートＳ２に印加される電圧は０Ｖとしてカットオフする必要がある。この結果、非選択ブロックのスイッチＭＯＳＮ２のゲート絶縁膜Ｓ３には、選択ブロックのウェル電位程度の電圧がかかるため、スイッチＭＯＳＮ２のゲート絶縁膜Ｓ３は、メモリセルＭＣのトンネル絶縁膜Ｍ２よりも厚く形成され、たとえば前者は約２０ｎｍ、後者は約１１ｎｍに設定される。
【０００９】
ところで、ホットエレクトロン注入などによるメモリセルへの書き込みは、スイッチＭＯＳを介して主ビット線から副ビット線を充電し、対象となるビットのワード線を昇圧することにより行われる。この時、主ビット線および副ビット線に流れる電流は数１００μＡにも及ぶ。また、スイッチＭＯＳにおける基板効果が無視できず、主ビット線に周辺回路から与える電圧は、このスイッチＭＯＳにおける基板効果を見越して高めに設定される。これは周辺の昇圧回路のサイズを大きくし、チップサイズを大きくする要因となる。
【００１０】
また、メモリセルへのアクセススピードを上げていくためには、メモリセルの読み出し動作におけるビット線の放電を早くする必要があるが、メモリセルとスイッチＭＯＳとが直列につながっているので、メモリセルに流れる電流を大きくすると共にスイッチＭＯＳの動作特性を向上することが重要である。
【００１１】
上記スイッチＭＯＳの基板効果および動作特性を改善するためには、スイッチＭＯＳのゲート絶縁膜を薄膜化してオン電流を大きくすることが有効である。しかしながら、前述したように消去動作ではスイッチＭＯＳのゲート絶縁膜に１０Ｖ弱の電圧がかかるため、ゲート絶縁膜を薄膜化することが難しく、これがチップサイズの縮小およびフラッシュメモリの性能向上の障害となっている。
【００１２】
本発明の目的は、フラッシュメモリが有するスイッチＭＯＳの薄膜化を実現することのできる技術を提供することにある。
【００１３】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１４】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１５】
本発明は、フラッシュメモリの消去動作において、選択ブロックのウェルに第１の正電圧を印加し、非選択ブロックのウェルと、選択ブロックおよび非選択ブロックのスイッチＭＯＳのゲートとに第１の正電圧よりも小さい第２の正電圧を印加するものである。
【００１６】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、本実施の形態においては、ＭＯＳＦＥＴをして電界効果トランジスタの総称とし、これをＭＯＳと略す。
【００１７】
（実施の形態１）
本実施の形態１のフラッシュメモリのメモリアレイは、平行して配置される所定数のワード線と、これに対して垂直な方向に平行して配置される所定数のビット線と、これらのワード線およびビット線の実質的な交点に格子配列される多数の２層ゲート構造型メモリセルとを有している。このメモリセルは、同一列に配置されるｍ＋１個を単位としてセルユニットにグループ分割され、そのセルユニットは、ｎ＋１個を単位としてメモリセルブロックを構成する。
【００１８】
さらに、このフラッシュメモリは、いわゆる階層ビット線式を採り、メモリアレイのビット線は、各ユニットセルを構成するｍ＋１個のメモリセルのドレインが共通結合されてなるサブビット線と、同一列に配置されたｐ＋１本のサブビット線がドレイン側のスイッチＭＯＳを介して選択的に接続されるメインビット線とからなる。また、メモリアレイの各セルユニットを構成するｍ＋１個のメモリセルのソースは、メモリセルブロック内の共有ソース線に結合される。
【００１９】
また、メモリアレイの同一行に配置されるｎ＋１個のメモリセルの制御ゲートは、対応するワード線にそれぞれ共通結合され、ドレイン側のスイッチＭＯＳは、ワード線と平行して配置されるｐ＋１本のドレイン側ブロック選択信号線またはソース側ブロック選択信号線に対応するビットにそれぞれ共通結合される。
【００２０】
本発明の一実施の形態であるフラッシュメモリの消去動作において印加される電圧の一例を、図１に示す半導体基板の断面模式図を用いて説明する。
【００２１】
フラッシュメモリにおける消去動作はメモリセルブロック単位で行われ、ブロック単位毎にウェルＰＷが分割されている。また選択ブロックのメモリセルＭＣのデータ消去は全面トンネリングによって行われ、選択ブロックのメモリセルＭＣの制御ゲートＭ１とウェルＰＷとの間には−２１Ｖの電圧が印加される。この電圧は制御ゲートＭ１とウェルＰＷとに分割されて、制御ゲートＭ１に−１１Ｖ、ウェルＰＷに１０Ｖが印加される。
【００２２】
一方、非選択ブロックのウェルＰＷとスイッチＭＯＳ（選択ブロックおよび非選択ブロック）Ｎ１，Ｎ２のゲートＳ２とには正電圧、たとえば３．３Ｖが印加される。非選択ブロックのウェルＰＷとスイッチＭＯＳＮ２のゲートＳ２とに３．３Ｖが印加されると、スイッチＭＯＳＮ２の拡散電圧が０．７Ｖであれば、スイッチＭＯＳＮ２のゲートＳ２とドレインＳ４との間には６（＝１０−０．７−３．３）Ｖが印加されることになり、３．３Ｖを印加しない場合では９．３ＶとなるスイッチＭＯＳＮ２のゲート絶縁膜Ｓ３にかかる電圧を６Ｖへ低減することができる。
【００２３】
これにより、スイッチＭＯＳＮ１，Ｎ２のゲート絶縁膜Ｓ３の厚さを上記正電圧を印加しない場合よりも薄くすることができる。さらにゲート絶縁膜Ｓ３の薄膜化により、オン電流が増加するのでオン抵抗を低減することが可能となり、またパンチスルー限界となるスイッチＭＯＳＮ１，Ｎ２のゲート長を小さくできるので、さらなるオン電流の増加が可能となる。さらにスイッチＭＯＳＮ１，Ｎ２のドレイン耐圧（ＢＶｄｓ０）を９．３Ｖから６Ｖへ低減できることから、拡散層の耐圧に対する制限を緩和することができる。
【００２４】
図２に、本実施の形態１であるフラッシュメモリを有する半導体装置のブロック図を示し、表１（ａ）および（ｂ）に、本発明者が検討した従来のフラッシュメモリおよび本実施の形態１であるフラッシュメモリの消去動作における評価項目（メモリセルのトンネル絶縁膜の厚さ、周辺回路ＭＯＳのゲート絶縁膜の厚さ、スイッチＭＯＳのゲート絶縁膜の厚さ、選択ブロックと非選択ブロックのウェル電圧、非選択ブロックのワード電圧、スイッチＭＯＳのゲート絶縁膜にかかる電界、スイッチＭＯＳに必要なＢＶｄｓ０）をそれぞれまとめる。
【００２５】
【表１】
2004031568.tif 000003
【００２６】
両者ともに電源電圧を３．３Ｖとし、入出力回路および読み出しドライバにゲート絶縁膜が８ｎｍ程度のＭＯＳを用いて高速動作を狙った３種ゲート方式の半導体装置である。
【００２７】
しかし、本実施の形態１のフラッシュメモリでは、消去動作において、選択ブロックのウェルへ電圧を印加することに加えて、非選択ブロックのウェルとスイッチＭＯＳのゲートへ正電圧Ｖｃｃ、たとえば３．３Ｖを印加している。これにより、スイッチＭＯＳのゲート絶縁膜の厚さを薄くすることができて、ここではスイッチＭＯＳのゲート絶縁膜の厚さをメモリセルのトンネル絶縁膜の厚さ１１ｎｍと同じとしている。
【００２８】
次に、本実施の形態１であるＮＯＲ型フラッシュメモリの製造方法の一例を図３〜図１１を用いて工程順に説明する。なお、これらの図における（ａ）は、相対的に薄いゲート絶縁膜を有する周辺回路用のｎチャネルＭＯＳ（以下、薄膜ｎＭＯＳと略す）およびｐチャネルＭＯＳ（以下、薄膜ｐＭＯＳと略す）の半導体基板の要部断面図、（ｂ）は、相対的に厚いゲート絶縁膜を有する周辺回路用のｎチャネルＭＯＳ（以下、厚膜ｎＭＯＳと略す）およびｐチャネルＭＯＳ（以下、厚膜ｐＭＯＳと略す）の半導体基板の要部断面図、（ｃ）は、メモリセルおよびスイッチＭＯＳの半導体基板の要部断面図を示す。
【００２９】
まず、図３に示すように、半導体基板（この段階では半導体ウエハと称する平面略円形状の半導体の薄板）１の主面に、たとえば溝型の分離部ＳＧＩおよびこれに取り囲まれるように配置された活性領域等を形成する。すなわち、半導体基板１の所定箇所に分離溝を形成した後、半導体基板１の主面上に、たとえば酸化シリコンからなる絶縁膜を堆積し、さらにその絶縁膜が分離溝内のみに残されるように絶縁膜をＣＭＰ（ｃｈｅｍｉｃａｌ　ｍｅｃｈａｎｉｃａｌ　ｐｏｌｉｓｈｉｎｇ）法等によって研磨することで、分離部ＳＧＩを形成する。
【００３０】
次に、図４に示すように、半導体基板１の所定部分に所定の不純物を所定のエネルギーで選択的にイオン注入法等によって導入することにより、埋め込みｎウェルＮＷｍ、ｐウェルＰＷ１，ＰＷ２およびｎウェルＮＷ１，ＮＷ２を形成する。
【００３１】
続いて、半導体基板１の主面にメモリセルのトンネル絶縁膜（ゲート絶縁膜）を構成する、たとえば厚さ１１ｎｍ程度の絶縁膜２を熱酸化法等によって形成した後、半導体基板１上に、たとえば厚さ１００ｎｍ程度の低抵抗な多結晶シリコンからなる導体膜３を堆積する。続いて、図示はしないが、フォトリソグラフィ技術によってフォトレジストパターンを形成し、フォトレジストパターンをエッチングマスクとして、そこから露出する導体膜３をドライエッチング法等によって除去することにより、メモリセルの浮遊ゲート３ａがゲート幅方向にパターニングされる。
【００３２】
次に、図５に示すように、半導体基板１上に、たとえば酸化シリコン膜、窒化シリコン膜および酸化シリコン膜を下層から順にＣＶＤ（ｃｈｅｍｉｃａｌ　ｖａｐｏｒ　ｄｅｐｏｓｉｔｉｏｎ）法等によって堆積することにより、たとえば厚さが１８ｎｍ程度の層間膜４を形成する。続いて、フォトリソグラフィ技術によってフォトレジストパターン５を形成し、フォトレジストパターン５をエッチングマスクとして、周辺回路領域およびスイッチＭＯＳ領域の層間膜４および導体膜３をドライエッチング法等によって除去する。
【００３３】
次に、図６に示すように、たとえば熱酸化法およびエッチング除去を繰り返すことによって、半導体基板１の主面に、たとえば厚さ１１ｎｍ程度のスイッチＭＯＳのゲート絶縁膜６、たとえば厚さ４ｎｍ程度の薄膜ｎＭＯＳおよび薄膜ｐＭＯＳのゲート絶縁膜７、たとえば厚さ２０ｎｍ程度の厚膜ｎＭＯＳおよび厚膜ｐＭＯＳのゲート絶縁膜８を形成する。
【００３４】
次に、図７に示すように、半導体基板１上に、たとえば厚さ２５０ｎｍ程度の低抵抗な多結晶シリコンからなる導体膜９および酸化シリコン等からなるキャップ絶縁膜１０を下層から順にＣＶＤ法等によって堆積する。
【００３５】
次に、図８に示すように、フォトリソグラフィ技術によってフォトレジストパターンを形成し、フォトレジストパターンをエッチングマスクとして、そこから露出するキャップ絶縁膜１０および導体膜９をドライエッチング法等によって除去することにより、メモリセルの制御ゲート（ワード線）９ａ、スイッチＭＯＳのゲート９ｂ、薄膜ｎＭＯＳおよび薄膜ｐＭＯＳのゲート９ｃ、厚膜ｎＭＯＳおよび厚膜ｐＭＯＳのゲート９ｄがパターニングされる。
【００３６】
次に、図９に示すように、フォトレジスト技術によってフォトレジストパターン１１を形成し、フォトレジストパターン１１およびキャップ絶縁膜１０をエッチングマスクとして、そこから露出する層間膜４および導体膜３をドライエッチング法等によって除去することにより、メモリセルの浮遊ゲート３ａがゲート長方向にパターニングされる。これにより、メモリセルの制御ゲート９ａおよび浮遊ゲート３ａが完成する。続いてフォトレジストパターン１１をマスクとして半導体基板１にメモリセルのソース・ドレイン用の不純物、たとえばヒ素をイオン注入法等によって導入することにより、ソース・ドレインの一部を構成する一対のｎ型半導体領域１２を形成する。
【００３７】
次に、図１０に示すように、スイッチＭＯＳ、薄膜ｎＭＯＳおよび厚膜ｎＭＯＳのソース・ドレインの一部を構成する相対的に不純物濃度の低い一対のｎ型半導体領域１３をそれぞれ形成する。ｎ型半導体領域１３には、たとえばヒ素が導入されている。さらに薄膜ｐＭＯＳおよび厚膜ｐＭＯＳのソース・ドレインの一部を構成する相対的に不純物濃度の低い一対のｐ型半導体領域１４をそれぞれ形成する。ｐ型半導体領域１４には、たとえばフッ化ボロンが導入されている。
【００３８】
続いて、半導体基板１上に、たとえば酸化シリコンからなる絶縁膜をＣＶＤ法等によって堆積した後、これを異方性のドライエッチング法等によってエッチバックすることにより、メモリセルのゲート（浮遊ゲート３ａおよび制御ゲート９ａ）および各種ＭＯＳのゲート９ｂ，９ｃ，９ｄの側面に絶縁膜１５を形成する。
【００３９】
次に、メモリセル、スイッチＭＯＳ、薄膜ｎＭＯＳおよび厚膜ｎＭＯＳのソース・ドレインの他の一部を構成する相対的に不純物濃度の高い一対のｎ型半導体領域１６を形成する。ｎ型半導体領域１６には、たとえばヒ素が導入されている。さらに薄膜ｐＭＯＳおよび厚膜ｐＭＯＳのソース・ドレインの他の一部を構成する相対的に不純物濃度の高い一対のｐ型半導体領域１７を形成する。ｐ型半導体領域１７には、たとえばフッ化ボロンが導入されている。これにより、メモリセルおよび各種ＭＯＳのソース・ドレインが形成される。
【００４０】
次に、半導体基板１上に、たとえば酸化シリコンからなる絶縁膜１８をＣＶＤ法等によって堆積した後、その絶縁膜１８に、半導体基板１の一部（たとえばメモリセルおよび各種ＭＯＳのソース・ドレイン）、ワード線の一部が露出するようなコンタクトホールＣ１をフォトリソグラフィ技術およびドライエッチング技術によって穿孔する。
【００４１】
続いて、その半導体基板１上に、たとえばタングステン等のような金属膜をスパッタリング法やＣＶＤ法等によって堆積した後、これをコンタクトホールＣ１内のみに残るようにＣＭＰ法等によって研磨することにより、コンタクトホールＣ１内にプラグ１９を形成する。その後、半導体基板１上に、たとえば窒化チタン膜、アルミニウム膜および窒化チタン膜を下層から順にスパッタリング法等によって堆積した後、これをフォトリソグラフィ技術およびドライエッチング技術によってパターニングすることにより、第１層配線Ｌ１を形成する。
【００４２】
次に、図１１に示すように、半導体基板１上に、たとえば酸化シリコンからなる絶縁膜２０をＣＶＤ法等によって堆積した後、その絶縁膜２０に第１層配線Ｌ１の一部が露出するようなスルーホールＴ１をフォトリソグラフィ技術およびドライエッチング技術によって穿孔する。続いて、その半導体基板１上に、たとえばタングステン等のような金属膜をスパッタリング法やＣＶＤ法等によって堆積した後、これをスルーホールＴ１内のみに残るようにＣＭＰ法等によって研磨することにより、スルーホールＴ１内にプラグ２１を形成する。その後、半導体基板１上に、たとえば窒化チタン膜、アルミニウム膜および窒化チタン膜を下層から順にスパッタリング法等によって堆積した後、これをフォトリソグラフィ技術およびドライエッチング技術によってパターニングすることにより、第２層配線Ｌ２を形成する。第２層配線Ｌ２はプラグ２１を通じて第１層配線Ｌ１と電気的に接続されている。
【００４３】
この後、さらに上層の配線を形成し、続いて最上層配線の表面を表面保護膜で覆った後、その一部に最上層配線の一部が露出するような開口部を形成してボンディングパッドを形成することにより、フラッシュメモリを製造する。
【００４４】
このように、本実施の形態１によれば、フラッシュメモリの消去動作において、選択ブロックのメモリセルの制御ゲートおよびウェルに電圧を印加し、さらに非選択ブロックのウェルと、選択ブロックおよび非選択ブロックのスイッチＭＯＳのゲートとに正電圧を印加することにより、この正電圧を印加しない場合と比べて非選択ブロックのスイッチＭＯＳのゲート絶縁膜にかかる電圧を低減することができるので、スイッチＭＯＳのゲート絶縁膜の厚さを薄膜化することができて、スイッチＭＯＳのオン電流の増加が可能となる。これにより、スイッチＭＯＳの基板効果が改善されて、書き込み動作における主ビット線に与える電圧を低く設定することが可能となり、昇圧回路の面積を相対的に小さく抑えてチップサイズを縮小することができる。また、読み出し動作における主ビット線の放電が早くなり、メモリセルへのアクセス時間の短縮を図ることができる。
【００４５】
（実施の形態２）
図１２に、本実施の形態２であるフラッシュメモリを有する半導体装置のブロック図を示し、表２に、本実施の形態２であるフラッシュメモリの消去動作における評価項目をまとめる。
【００４６】
【表２】
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【００４７】
前記実施の形態１の半導体装置と同様に、電源電圧を３．３Ｖとし、入出力回路および読み出しドライバにゲート絶縁膜が８ｎｍ程度のＭＯＳを用いて高速動作を狙った３種ゲート方式の半導体装置である。さらに、消去動作では非選択ブロックのウェルと、選択ブロックおよび非選択ブロックのスイッチＭＯＳのゲートとに正電圧Ｖｃｃ、たとえば３．３Ｖが印加されて、スイッチＭＯＳのゲート絶縁膜の厚さをメモリセルのトンネル絶縁膜の厚さと同じ１１ｎｍと薄くするものである。
【００４８】
これに加えて、本実施の形態２の半導体装置では、非選択ブロックのメモリセルのワード線に正電圧Ｖｃｃ、たとえば３．３Ｖが印加される。
【００４９】
選択ブロックの消去時に、非選択ブロックのウェルに正電圧Ｖｃｃを印加すると、非選択ブロックのメモリセルのゲートとウェルとの間に正電圧がかかるため、書き換え回数分だけメモリセルにトラップされた電子がウェルディスターブのストレスを受けて、しきい値電圧の変動が生ずる。そこで、非選択ブロックのメモリセルのワード線にも正電圧を印加して上記ストレスを緩和することにより、メモリセルのしきい値電圧の変動を抑えることができる。
【００５０】
（実施の形態３）
図１３に、本実施の形態３であるフラッシュメモリを有する半導体装置のブロック図を示し、表３に、本実施の形態３であるフラッシュメモリの消去動作における評価項目をまとめる。
【００５１】
【表３】
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【００５２】
前記実施の形態１の半導体装置と同様に、電源電圧を３．３Ｖとし、入出力回路および読み出しドライバにゲート絶縁膜が８ｎｍ程度のＭＯＳを用いて高速動作を狙った３種ゲート方式の半導体装置である。
【００５３】
本実施の形態３の半導体装置では、消去動作において非選択ブロックのウェルと、選択ブロックおよび非選択ブロックのスイッチＭＯＳのゲートとに印加される正電圧Ｖｃｃを前記実施の形態１よりも高い５Ｖとして、非選択ブロックのスイッチＭＯＳのゲート絶縁膜にかかる電圧をさらに低減し、スイッチＭＯＳのゲート絶縁膜の厚さを８ｎｍとするものである。上記５Ｖの正電圧Ｖｃｃは、外部電源または内部の昇圧回路から供給される。なお非選択ブロックのメモリセルのワード線へ正電圧Ｖｃｃを印加して、ウェルディスターブによるメモリセルのしきい値電圧の変動を抑えてもよいが、必ずしも印加する必要はない。
【００５４】
スイッチＭＯＳのゲート絶縁膜を８ｎｍとすることにより、前記実施の形態１よりもスイッチＭＯＳのオン電流が増加して駆動能力を向上することができる。また非選択ブロックのウェルと、選択ブロックおよび非選択ブロックのスイッチＭＯＳのゲートとに印加される正電圧Ｖｃｃを５Ｖとすることにより、ＢＶｄｓ０への要求値を前記実施の形態１よりも低い４．３Ｖとすることができる。
【００５５】
（実施の形態４）
図１４に、本実施の形態４であるフラッシュメモリを有する半導体装置のブロック図を示し、表４に、本実施の形態４であるフラッシュメモリの消去動作における評価項目をまとめる。
【００５６】
【表４】
2004031568.tif 000006
【００５７】
電源電圧を５Ｖとし、入出力回路および読み出しドライバにゲート絶縁膜が２０ｎｍ程度のＭＯＳ、ロジック回路にゲート絶縁膜が４ｎｍ程度のＭＯＳを用いる２種ゲート方式の半導体装置である。
【００５８】
本実施の形態４の半導体装置では、非選択ブロックのウェルと、選択ブロックおよび非選択ブロックのスイッチＭＯＳのゲートとに印加される正電圧Ｖｃｃを前記実施の形態１よりも高い５Ｖとして、非選択ブロックのスイッチＭＯＳのゲート絶縁膜にかかる電圧を低減し、スイッチＭＯＳのゲート絶縁膜の厚さをメモリセルのトンネル絶縁膜の厚さと同じ１１ｎｍとするものである。なお非選択ブロックのメモリセルのワード線へ正電圧Ｖｃｃ、たとえば５Ｖを印加して、ウェルディスターブによるメモリセルのしきい値電圧の変動を抑えてもよいが、必ずしも印加する必要はない。
【００５９】
また、非選択ブロックのウェルと、選択ブロックおよび非選択ブロックのスイッチＭＯＳのゲートとに印加される電圧を５Ｖとすることにより、ＢＶｄｓ０への要求値を前記実施の形態１よりも低い４．７Ｖとすることができる。
【００６０】
（実施の形態５）
図１５に、本実施の形態５であるフラッシュメモリを有する半導体装置のブロック図を示し、表５に、本実施の形態５であるフラッシュメモリの消去動作における評価項目をまとめる。
【００６１】
【表５】
2004031568.tif 000007
【００６２】
電源電圧を３．３Ｖとし、周辺回路のＭＯＳのゲート絶縁膜の厚さを全て２０ｎｍ程度とする半導体装置である。
【００６３】
本実施の形態５では、非選択ブロックのウェルと、選択ブロックおよび非選択ブロックのスイッチＭＯＳのゲートとに印加される正電圧Ｖｃｃを前記実施の形態１よりも高い５Ｖとして、非選択ブロックのスイッチＭＯＳのゲート絶縁膜にかかる電圧を低減し、スイッチＭＯＳのゲート絶縁膜の厚さをメモリセルのトンネル絶縁膜の厚さと同じ１１ｎｍとするものである。なお非選択ブロックのメモリセルのワード線へ正電圧Ｖｃｃを印加して、ウェルディスターブによるメモリセルのしきい値電圧の変動を抑えてもよいが、必ずしも印加する必要はない。
【００６４】
非選択ブロックのウェルと、選択ブロックおよび非選択ブロックのスイッチＭＯＳのゲートとに印加される正電圧Ｖｃｃを５Ｖとすることにより、ＢＶｄｓ０への要求値を前記実施の形態１よりも低い４．３Ｖとすることができる。
【００６５】
（実施の形態６）
図１６に、本実施の形態６であるフラッシュメモリを有する半導体装置のブロック図を示し、表６に、本実施の形態６であるフラッシュメモリの消去動作における評価項目をまとめる。
【００６６】
【表６】
2004031568.tif 000008
【００６７】
電源電圧を３．３Ｖとし、周辺回路のＭＯＳのゲート絶縁膜の厚さを全て２０ｎｍ程度とする半導体装置である。
【００６８】
本実施の形態６の半導体装置では、非選択ブロックのウェルと、選択ブロックおよび非選択ブロックのスイッチＭＯＳのゲートとに印加される正電圧Ｖｃｃを前記実施の形態１と同じ３．３Ｖとして、非選択ブロックのスイッチＭＯＳのゲート絶縁膜にかかる電圧を低減し、スイッチＭＯＳのゲート絶縁膜の厚さを２０ｎｍとするものである。
【００６９】
スイッチＭＯＳのＢＶｄｓ０が満たされる範囲内で消去時の選択ブロックのウェル電圧を、たとえば１３Ｖ程度に高くすることにより、消去時間を短くすることが可能となる。
【００７０】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【００７１】
たとえば、前記実施の形態では、本発明をフラッシュメモリを有する半導体装置に適用した場合について説明したが、フラッシュメモリを搭載し、メモリマットのウェルを分割した構造とスイッチＭＯＳとを有し、データの書き込み動作や消去動作などにおいてウェルに正のストレスが印加される動作をもつ半導体装置、たとえばフラッシュメモリと論理回路とが同一基板上に設けられたロジック混載形メモリを有する半導体装置にも適用することが可能である。
【００７２】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００７３】
選択ブロックのメモリセルのデータを消去する際、選択ブロックの制御ゲートおよびウェルに電圧を印加することに加えて、非選択ブロックのウェルと、選択ブロックおよび非選択ブロックのスイッチＭＯＳのゲートとに正電圧を印加することにより、非選択ブロックのスイッチＭＯＳのゲート絶縁膜にかかる電界が低減するので、スイッチＭＯＳのゲート絶縁膜の厚さを薄膜化することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１であるフラッシュメモリの消去動作において印加される電圧の一例を示す半導体基板の断面模式図である。
【図２】本発明の実施の形態１であるフラッシュメモリを有する半導体装置のブロック図である。
【図３】（ａ）〜（ｃ）は、本発明の実施の形態１であるフラッシュメモリの製造方法の一例を工程順に示す半導体基板の要部断面図である。
【図４】（ａ）〜（ｃ）は、本発明の実施の形態１であるフラッシュメモリの製造方法の一例を工程順に示す半導体基板の要部断面図である。
【図５】（ａ）〜（ｃ）は、本発明の実施の形態１であるフラッシュメモリの製造方法の一例を工程順に示す半導体基板の要部断面図である。
【図６】（ａ）〜（ｃ）は、本発明の実施の形態１であるフラッシュメモリの製造方法の一例を工程順に示す半導体基板の要部断面図である。
【図７】本発明の実施の形態１であるフラッシュメモリの製造方法の一例を工程順に示す半導体基板の要部断面図である。
【図８】（ａ）〜（ｃ）は、本発明の実施の形態１であるフラッシュメモリの製造方法の一例を工程順に示す半導体基板の要部断面図である。
【図９】（ａ）〜（ｃ）は、本発明の実施の形態１であるフラッシュメモリの製造方法の一例を工程順に示す半導体基板の要部断面図である。
【図１０】（ａ）〜（ｃ）は、本発明の実施の形態１であるフラッシュメモリの製造方法の一例を工程順に示す半導体基板の要部断面図である。
【図１１】（ａ）〜（ｃ）は、本発明の実施の形態１であるフラッシュメモリの製造方法の一例を工程順に示す半導体基板の要部断面図である。
【図１２】本発明の実施の形態２であるフラッシュメモリを有する半導体装置のブロック図である。
【図１３】本発明の実施の形態３であるフラッシュメモリを有する半導体装置のブロック図である。
【図１４】本発明の実施の形態４であるフラッシュメモリを有する半導体装置のブロック図である。
【図１５】本発明の実施の形態５であるフラッシュメモリを有する半導体装置のブロック図である。
【図１６】本発明の実施の形態６であるフラッシュメモリを有する半導体装置のブロック図である。
【図１７】本発明者によって検討されたフラッシュメモリの消去動作において印加される電圧を示す半導体基板の断面模式図である。
【符号の説明】
１　半導体基板
２　絶縁膜
３　導体膜
３ａ　浮遊ゲート
４　層間膜
５　フォトレジストパターン
６　ゲート絶縁膜
７　ゲート絶縁膜
８　ゲート絶縁膜
９　導体膜
９ａ　制御ゲート
９ｂ　ゲート
９ｃ　ゲート
９ｄ　ゲート
１０　キャップ絶縁膜
１１　フォトレジストパターン
１２　ｎ型半導体領域
１３　ｎ型半導体領域
１４　ｐ型半導体領域
１５　絶縁膜
１６　ｎ型半導体領域
１７　ｐ型半導体領域
１８　絶縁膜
１９　プラグ
２０　絶縁膜
２１　プラグ
ＭＣ　メモリセル
Ｎ１　スイッチＭＯＳ
Ｎ２　スイッチＭＯＳ
ＳＢＬ　副ビット線
ＭＢＬ　主ビット線
ＳＵＢ　基板
Ｍ１　制御ゲート
Ｍ２　トンネル絶縁膜
Ｓ１　拡散層
Ｓ２　ゲート
Ｓ３　ゲート絶縁膜
Ｓ４　ドレイン
ＳＧＩ　分離部
ＮＷｍ　埋め込みｎウェル
ＰＷ１　ｐウェル
ＰＷ２　ｐウェル
ＮＷ１　ｎウェル
ＮＷ２　ｎウェル
Ｃ１　コンタクトホール
Ｔ１　スルーホール
Ｌ１　第１層配線
Ｌ２　第２層配線
【図１】
2004031568.tif 000009
【図２】
2004031568.tif 000010
【図３】
2004031568.tif 000011
【図４】
2004031568.tif 000012
【図５】
2004031568.tif 000013
【図６】
2004031568.tif 000014
【図７】
2004031568.tif 000015
【図８】
2004031568.tif 000016
【図９】
2004031568.tif 000017
【図１０】
2004031568.tif 000018
【図１１】
2004031568.tif 000019
【図１２】
2004031568.tif 000020
【図１３】
2004031568.tif 000021
【図１４】
2004031568.tif 000022
【図１５】
2004031568.tif 000023
【図１６】
2004031568.tif 000024
【図１７】
2004031568.tif 000025