(57)【要約】【課題】低コスト及び低電力消費であるフラクショナルＮ周波数シンセサイザを提供する。【解決手段】フラクショナルＮ周波数シンセサイザ１０は、基準周波数と比較周波数とを入力する位相検知器１４と、位相検知器からの制御信号を入力するために設けられたループフィルタ１８と、ループフィルタで濾波された制御信号を入力し出力周波数を出力する発振器１２と、発振器から入力した出力周波数を分周制御数（Ｎ＋Ｆ）で分周し、分周した出力周波数を比較周波数として位相検知器に出力する整数分周器１６とを備えている。分周制御数は、整数（Ｎ）及び少なくとも二つの異なるオーダの小数に分かれた小数部（Ｆ）で構成されている。第１及び第２のシグマ−デルタ変換器２０及び２２は主に別々の小数を形成する処理を行っており、小さい方の小数を処理する第２のシグマ−デルタ変換器２２は、大きい方の小数を処理する第１のシグマ−デルタ変換器より小さいクロック周波数によって動作される。【選択図】  図５
2004260791.tif 000002
【特許請求の範囲】
【請求項１】
基準周波数信号と比較周波数信号とを入力し、両入力信号の位相を比較し、位相差に対応する制御信号を出力する位相検知器と、
当該制御信号を濾波するループフィルタと、
前記ループフィルタにより濾波された制御信号を入力し、この制御信号に従って修正した周波数の信号を出力する可変周波数発振器と、
当該可変周波数発振器の出力信号と時間軸上で変動する整数値を示す分周制御信号とを入力して、当該出力信号を分周制御信号が示す整数値で分周することにより、整数部（Ｎ）と少なくとも２つの異なる値から構成される小数部とから形成される値（Ｎ＋Ｆ）で表される平均分周比で前記出力信号を分周し、分周した出力信号を前記比較周波数信号として前記位相検知器に出力する整数分周器と、
少なくとも２つのシグマ−デルタ変換器を備え、それぞれのシグマ−デルタ変換器は前記少なくとも２つの異なる値のうちの対応する１つを主に処理しており、主に論理的に小さい方の値を処理するシグマ−デルタ変換器の方が、主に論理的に大きい方の値を処理するシグマ−デルタ変換器より小さいクロック周波数で動作するように構成され、その平均値の小数部が前記平均的分周比の小数部（Ｆ）に一致するような値を生成する生成手段と、
前記生成手段により生成された前記値と所定の整数値とを加算して、平均値が前記平均分周比となるような整数値を示す分周制御数を形成し、当該分周制御数を前記整数分周器に出力する第１の加算器と、
を備えることを特徴とするフラクショナルＮ合成を利用した周波数シンセサイザ。
【請求項２】
前記生成手段は、
第２のフラクショナル値（Ｆ２）を入力し、平均値が（Ｆ２／Ｐ２）となる値を出力する第２のシグマ−デルタ変換器（状態数をＰ２とする。）と、
前記第２のシグマ−デルタ変換器が出力した値と第１のフラクショナル値（Ｆ１）とを加算し、平均値が（Ｆ１＋Ｆ２／Ｐ２）である合計値を出力する第２の加算器と、
前記第２の加算器から出力される合計値を入力し、前記平均的分周比の小数部（Ｆ）に一致するような平均値（Ｆ１／Ｐ１＋Ｆ２／（Ｐ１＊Ｐ２））を有する整数値を出力する第１のシグマ−デルタ変換器（状態数をＰ１とする。）と
を備え、
前記第２のシグマ−デルタ変換器は前記第１のシグマ−デルタ変換器より小さいクロック周波数で駆動される
ことを特徴とする請求項１に記載の周波数シンセサイザ。
【請求項３】
前記第１のシグマ−デルタ変換器を駆動するクロック周波数を有する信号を分周することによって、前記第２のシグマ−デルタ変換器を駆動するクロック周波数を有する信号を形成する周波数分周器を備えている、ことを特徴とする請求項２に記載の周波数シンセサイザ。
【請求項４】
前記生成手段は、
第３のフラクショナル値（Ｆ３）を入力して平均値が（Ｆ３／Ｐ３）で表される値を出力する第３のシグマ−デルタ変換器（状態数をＰ３とする。）と、
前記第３のシグマ−デルタ変換器が出力した値と第２のフラクショナル値（Ｆ２）とを加算して、平均値が（Ｆ２＋Ｆ３／Ｐ３）で表される合計値を出力する第３の加算器と、
前記第３の加算器からの合計値（Ｆ２＋Ｆ３／Ｐ３）を入力し、平均値が（Ｆ２／Ｐ２＋Ｆ３／（Ｐ２＊Ｐ３））で表される値を出力する第２のシグマ−デルタ変換器（状態数をＰ２とする。）と、
前記第２のシグマ−デルタ変換器が出力した値と第１のフラクショナル値（Ｆ１）とを加算する第２の加算器と、
前記第２の加算器からの合計値（Ｆ１＋Ｆ２／Ｐ２＋Ｆ３／（Ｐ２＊Ｐ３））を入力し、平均値が前記平均的分周比の小数部に等しい（Ｆ１／Ｐ１＋Ｆ２／（Ｐ１＊Ｐ２）＋Ｆ３／（Ｐ１＊Ｐ２＊Ｐ３））となる値を出力する第１のシグマ−デルタ変換器（状態数をＰ１とする。）と
を備え、
前記第２及び第３のシグマ−デルタ変換器は前記第１のシグマ−デルタ変換器より小さいクロック周波数で駆動される
ことを特徴とする請求項１に記載の周波数シンセサイザ。
【請求項５】
前記第１のシグマ−デルタ変換器を駆動するクロック周波数を有する信号を分周することによって、前記第２及び第３のシグマ−デルタ変換器を起動するクロック周波数を有する信号を形成する周波数分周器をさらに備えている、ことを特徴とする請求項４に記載の周波数シンセサイザ。
【請求項６】
前記第１のシグマ−デルタ変換器を駆動するクロック周波数を有する信号を分周することによって、前記第２のシグマ−デルタ変換器を起動するクロック周波数を有する信号を形成する第１の周波数分周器と、
前記第２のシグマ−デルタ変換器を駆動するクロック周波数を有する信号を分周することによって、前記第３のシグマ−デルタ変換器を駆動するクロック周波数を有する信号を形成する第２の周波数分周器と、
をさらに備えている、ことを特徴とする請求項４に記載の周波数シンセサイザ。
【請求項７】
前記第１のシグマ−デルタ変換器を駆動するクロック周波数は基準周波数である、ことを特徴とする請求項２乃至６のいずれか１項に記載の周波数シンセサイザ。
【請求項８】
前記第１のシグマ−デルタ変換器を駆動するクロック周波数は前記整数分周器の出力周波数である
ことを特徴とする請求項２乃至６のいずれか１項に記載の周波数シンセサイザ。
【請求項９】
入力された変調信号をデジタルデータに変換して出力するＡ／Ｄ変換器と、
前記デジタルデータ（Ｍ）といずれかのフラクショナル値（Ｆ２又はＦ１）とを加算する変調信号加算器と、
をさらに備え、
前記第２のシグマ−デルタ変換器又は第２の加算器には、それぞれフラクショナル値（Ｆ２又はＦ１）ではなく、前記変調信号加算器からの加算された出力である（Ｍ＋Ｆ２）又は（Ｍ＋Ｆ１）が入力される
ことを特徴とする請求項１，２又は３に記載の周波数シンセサイザ。
【請求項１０】
入力された変調信号をデジタルデータに変換して出力するＡ／Ｄ変換器と、
前記Ａ／Ｄ変換器からのデジタルデータ（Ｍ）と（整数値Ｎ＋フラクショナル値Ｆ１＋フラクショナル値Ｆ２）とを加算する変調信号加算器と、
前記変調信号加算器からの出力を、それぞれ整数部Ｎ、フラクショナル値Ｆ１及びＦ２のオーダーに相当するオーダー部分に分割して出力する分割器と
をさらに備え、
前記第１の加算器、前記第２の加算器、及び前記第２のシグマ−デルタ変換器には、それぞれＮ、Ｆ１及びＦ２ではなく、前記分割器からの出力のうち、それぞれ前記整数値Ｎ、フラクショナル値Ｆ１及びＦ２のオーダーに相当する部分が入力される
ことを特徴とする請求項１，２又は３に記載の周波数シンセサイザ。
【請求項１１】
位相検知器に基準周波数及び比較周波数信号を入力し位相を比較した結果を制御信号として出力するステップと、
当該制御信号をループフィルタに入力し濾波するステップと、
当該濾波された制御信号を調節可能な発振器に入力し、この制御信号にしたがって修正した出力周波数信号を出力するステップと、
当該発振器からの出力周波数信号を整数分周器に入力するステップと、
整数（Ｎ）及び少なくとも二つの異なる小数に分かれた小数部（Ｆ）で構成されている分周制御数（Ｎ＋Ｆ）を前記整数分周器に入力するステップと、
前記整数分周器において、前記発振器からの出力周波数信号を前記分周制御数で分周し、前記分周した周波数信号を前記比較周波数信号として出力するステップと
を有する方法であって、
前記分周制御数を前記整数分周器に入力するステップは、
少なくとも二つのシグマ−デルタ変換器を順次に使用して、前記小数部を形成するための処理を行うステップであって、主に小さい方の小数を形成するための処理を行うシグマ−デルタ変換器が、主に大きい方の小数を形成するための処理を行うシグマ−デルタ変換器より小さいクロック周波数で動作するようにして行う前記分周制御数の小数部（Ｆ）を生成するステップと、
前記小数部（Ｆ）と整数（Ｎ）とを第１の加算器に入力し加算して前記分周制御数を形成し、当該分周制御数を前記整数分周器に入力するステップと
を有する
ことを特徴とするフラクショナルＮ周波数シンセサイズ方法。
【請求項１２】
前記小数部生成ステップは、
第２のシグマ−デルタ変換器（状態数をＰ２とする。）に第２のフラクショナル値（Ｆ２）を入力し第２の小数（Ｆ２／Ｐ２）を出力するステップと、
第２の加算器に前記第２の小数（Ｆ２／Ｐ２）と第１のフラクショナル値（Ｆ１）とを入力し加算するステップと、
第１のシグマ−デルタ変換器（状態数をＰ１とする。）に第２の加算器から合計値（Ｆ１＋Ｆ２／Ｐ２）を入力し、前記分周制御数の小数部（Ｆ）を構成する小数（Ｆ１／Ｐ１＋Ｆ２／（Ｐ１＊Ｐ２））を出力するステップと
を有し、
前記第２のシグマ−デルタ変換器は前記第１のシグマ−デルタ変換器より小さいクロック周波数で駆動される
ことを特徴とする請求項１１に記載のフラクショナルＮ周波数シンセサイズ方法。
【請求項１３】
前記小数部生成ステップは、
第３のシグマ−デルタ変換器（状態数をＰ３とする。）に第３のフラクショナル値（Ｆ３）を入力し第３の小数（Ｆ３／Ｐ３）を出力するステップと、
第３の加算器に前記第３の小数（Ｆ３／Ｐ３）と前記第２のフラクショナル値（Ｆ２）とを入力し加算するステップと、
第２のシグマ−デルタ変換器（状態数をＰ２とする。）に前記第３の加算器から合計値（Ｆ２＋Ｆ３／Ｐ３）を入力し、第２の小数（Ｆ２／Ｐ２＋Ｆ３／（Ｐ２＊Ｐ３））を出力するステップと、
第２の加算器に前記第２の小数（Ｆ２／Ｐ２＋Ｆ３／（Ｐ２＊Ｐ３））と第１のフラクショナル値（Ｆ１）を入力し加算するステップと、
第１のシグマ−デルタ変換器（状態数をＰ１とする。）に前記第２の加算器から合計値（Ｆ１＋Ｆ２／Ｐ２＋Ｆ３／（Ｐ２＊Ｐ３））を入力し、前記分周制御数の小数部を構成する小数（Ｆ１／Ｐ１＋Ｆ２／（Ｐ１＊Ｐ２）＋Ｆ３／（Ｐ１＊Ｐ２＊Ｐ３））を出力するステップと
を有し、
前記第２及び第３のシグマ−デルタ変換器は前記第１のシグマ−デルタ変換器より小さいクロック周波数で駆動される
ことを特徴とする請求項１１に記載のフラクショナルＮ周波数シンセサイズ方法。
【請求項１４】
−Ｎから＋Ｍ（但し、Ｎ及びＭは共に正の整数とする。）までの範囲の整数を出力するように設計されたシグマ−デルタ変換器に入力するフラクショナル値を生成する方法であって、
整数部及び小数部を有する分周制御数を得るために、好適な出力周波数を基準周波数で除算するステップと、
前記小数部を複数の小数に分けるステップと、
前記シグマ−デルタ変換器をカスケード状に接続するステップと、
カスケード状に配置された前記シグマ−デルタ変換器の隣り合う一組の間と、最も上流のシグマ−デルタ変換器及び整数分周器の間とに加算器を設け、それぞれの加算器が前記シグマ−デルタ変換器からの出力、及び前記整数部又は前記小数部を入力できるように接続するステップと、及び
それぞれの前記シグマ−デルタ変換器からの出力にＮを加算するステップと、
修正された小数部や修正された整数部を得るために、それぞれの前記加算器によって加算される小数部又は整数部からＮを減算し、減算前の小数部の値がＮ未満のときは、より大きい小数部や整数部から数を借り、その結果、どの前記加算器における加算結果も０より大きいか等しくするステップと
を有することを特徴とするフラクショナルＮ周波数シンセサイズ方法。
【請求項１５】
前記シグマ−デルタ変換器はＭＡＳＨ１１１であり、及び、
Ｎの値は３、かつ、Ｍの値は４に等しい
ことを特徴とする請求項１４に記載のフラクショナルＮ周波数シンセサイズ方法。
【請求項１６】
修正された小数部及び修正された整数部を用いて前もって演算して修正された好適な出力周波数を算出し、その後、この好適な出力周波数に、出力周波数を変化させる
ことを特徴とする請求項１４に記載のフラクショナルＮ周波数シンセサイズ方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フラクショナルＮ技術を利用した周波数シンセサイザ及びシンセサイズ方法、特にカスケード状に接続したシグマ−デルタ変換器を有するフラクショナルＮ周波数シンセサイザ及びそれを用いたシンセサイズ方法に関する。
【背景技術】
【０００２】
近年、無線業界において、無線中継システム及びデジタル無線システムの進歩がめざましい。このような無線システムでは、必要となる周波数解像度の関係で、従来の単一回路で構成された周波数シンセサイザが提供できるスイッチング速度よりも大きなスイッチング速度を必要とする。さらには、管理当局は、チャネル幅を狭くして、細分化された周波数を割り当てつつある。このことによって、アナログとデジタルトランシーバのいずれについても、ローカル発振器周波数の解像度の要求レベルが高くなってきている。従来の単一回路周波数シンセサイザは、周波数解像度が高くなると、スイッチング時間や位相ノイズが増加するという問題がある。さらに、高速データデジタル無線システムにおいては、現在のアナログ無線システムよりも、位相ノイズは少なくスイッチング時間は短いことが要求される。
【０００３】
受信回路と送信回路で別々の周波数シンセサイザを使用すれば他の技術は、スイッチング速度の問題は解決できるが、コストが高く、電力消費が大きくなり、また、他の周波数シンセサイザの干渉を受ける可能性がある。さらに、この方法でも、位相ノイズや周波数解像度の問題は解決できない。
【０００４】
このようにして、比較的低いスイッチング速度で位相ノイズが少ない周波数シンセサイザを用いて必要な回路を実現できるフラクショナルＮ周波数合成と称する技術が開発されてきた。
【０００５】
フラクショナルＮ技術を利用する周波数シンセサイザの起源は、可変周波数発振器から基準周波数が与えられている位相比較器へのフィードバック回路に設けられた整数分周器でフィードバック信号をＮ（Ｎ：１以上の整数）分周するタイプの周波数シンセサイザである。この種の周波数シンセサイザは基準周波数の正確に倍数の出力周波数を生成する（倍数とは、整数分周器にセットされた整数Ｎのことである）。より詳細には、このような周波数シンセサイザは、位相ロック回路（ＰＬＬ）を利用している。ＰＬＬを利用した周波数シンセサイザについて、図１を参照して説明する。図１は、ＰＬＬを使用した従来の周波数シンセサイザを示す回路図である。
【０００６】
図１に示すように、この種の周波数シンセサイザは、電圧制御発振器（ＶＣＯ）１００と、位相検知器１０２（通常、位相比較器とも称する。）と、ＶＣＯ１００と位相検知器１０２との間に接続された整数分周器１０４とを有している。ＶＣＯ１００の周波数ｆoutの出力信号は、整数分周器１０４において、内部で選択された除数（分周比）Ｎで分周され、位相検知器１０２に供給される。位相検知器１０２には、さらに、既知の基準周波数ｆｒｅｆを有する基準信号が供給される。位相検知器１０２は、両入力信号の位相を比較し、位相差に応じた信号を出力する。即ち、基準周波数ｆｒｅｆの基準信号と整数分周器１０４によって除数（分周比）Ｎで分周された後のＶＣＯ１００の出力信号（その周波数はｆｏｕｔ／Ｎ）との位相差に応じた信号を生成する。位相検知器１０２の出力は、ＶＣＯ１００を、要求されている周波数に固定するために、ループフィルタ１０６を経由して再度ＶＣＯ１００の入力となる。したがって、ＶＣＯ１００の出力周波数ｆｏｕｔの増減分は正確に基準周波数に等しくなる。従って、出力信号がとりうる周波数は、ｆref、２・ｆref、３・ｆref．．．であり、ｆrefと２・ｆrefとの間の数値や、２・ｆrefと３・ｆrefとの間の数値の周波数はとりえない。
【０００７】
このような周波数シンセサイザの問題点は、近接した出力周波数を得るためには、極めて低い基準周波数が必要になることである。また、回路の安定性を保つためには、ループフィルタ１０６の帯域幅を基準周波数の１０分の１またはそれ以下に設定すべきであるが、帯域幅をこのように狭くすると、出力周波数を他の周波数に切り替える時に切り替えに要する時間が長くなってしまう。また、低い基準周波数ｆrefは、回路ループの構成要素の固有ノイズを多数発生させ、出力周波数ｆoutにおける位相ノイズが増加してしまう。
【０００８】
これらの問題点や限界を解決することを目的として、アナログフラクショナルＮ合成と称するシステムが、基準周波数の有理数倍の周波数を有する出力信号を合成するために開発された。アナログフラクショナルＮ周波数シンセサイザの構成の一例を図２に示す。
【０００９】
「フラクショナル合成」という言葉は、出力信号の周波数を小数部を含む正の有理数で除算（出力信号を有理数で分周）することを意味している。但し、実際の除算（分周）は平均値という意味においてのみ少数部（フラクショナル値）を含む有理数である。すなわち、整数分周器１０４は整数でのみ除算（分周）できるので、処理の途中で一時的に整数である除数（分周比）の値を変化させることによって少数部を含む有理数による除算がシミュレートされる。したがって、必要としている少数部を含む除数（分周比）にほぼ近い平均的な除算が得られるようなサイクルで複数の整数の除数を交換すること、例えば、ある周期で整数の除数Ｎと整数の除数（Ｎ＋１）を交換しながら除算することにより実現される。この手続きは、パルススワローまたはパルス除去と言われることがある。除数値の一時的な変化を制御する連続したパルスは、アキュムレータ１０８によって生成される。
【００１０】
アキュムレータ１０８は、比較的容易に入手可能な電子回路要素であって、クロック周波数で駆動されると共に、完全に満たされた状態になるとオーバーフロー信号またはキャリー信号を発する。オーバーフロー信号は整数分周器１０４の除数（分周比）を変更、例えば、除数（分周比）をＮから（Ｎ＋１）に変化させるために使用される。オーバーフロー信号を生成するタイミングはアキュムレータの状態数（Ｐ０で示す。）とアキュムレータ内にプログラムされた所望のフラクショナル値（数値自体は整数であり、Ｆ０で示す。）とに基づく。即ち、アキュムレータ１０８のオーバーフロー信号ＯＶＦの平均値は、小数Ｆ０／Ｐ０で示され、ＶＣＯ１００の出力周波数ｆｏｕｔの平均値を（Ｎ＋Ｆ０／Ｐ０）＊ｆｒｅｆに等しくするのに必要な時間で、整数分周器１０４の除数（分周比）をＮから（Ｎ＋１）に変化させる。
【００１１】
このような構成によれば、平均出力周波数ｆｏｕｔは所望の正しい値が得られるが、大きな位相エラーが位相検知器によって生成される。この位相エラーは実質的にはアキュムレータの内容に等しい。従って、アキュムレータの内容を加算器１１２に与えて位相エラーを取り除くように、クロック型のデジタルアナログ変換器（ＤＡＣ）１１０が追加される。加算器１１２は、位相検知器１０２とループフィルタ１０６との間に設けられ、エラーを打ち消す。
【００１２】
アナログフラクショナルＮ合成を利用した周波数シンセサイザの問題点は、位相検知器は鋸歯状の位相エラーを有しており、それゆえ、通信トランシーバの要求を満たすために、このエラーを正確に取り除くことが要求されることである。このことは、適切にエラーを取り除くために基準周波数は比較的低周波数（例えば、１００〜３００ｋＨｚ）に保たれねばならず、また、位相検知器及びＤＡＣの線形性が要求される、ということを意味する。Ｎ分周周波数シンセサイザを改良したアナログフラクショナルＮ合成を使用するこのような周波数シンセサイザは、エラーを取り除くために低い基準周波数が必要となるので、遅い切り替え速度と比較的大きな位相ノイズを有している。
【００１３】
アナログフラクショナルＮ周波数シンセサイザの問題点や限界に鑑み、シグマ−デルタ変換器またはシグマ−デルタ変調器に基づいた周波数シンセサイザが開発された。シグマ−デルタ変換自体は、アナログデジタル変換器（ＡＤＣ）及びデジタルアナログ変換器（ＤＡＣ）、また、ＣＤプレーヤのような高性能製品に広く使用されているよく知られた技術である。
【００１４】
図３は、シグマ−デルタ変換器を利用したフラクショナルＮ周波数シンセサイザのブロック図である。この周波数シンセサイザはシグマ−デルタ変換器１１４と、ＶＣＯ１００の出力周波数を、平均的な有理数（Ｎ＋Ｆ０／Ｐ０）により分周する整数分周器１０４とを有している。有理数（Ｎ＋Ｆ０／Ｐ０）は、整数部分Ｎと小数部分Ｆ０／Ｐ０からなっている。フラクショナル値Ｆ０は、ΣΔ変換器に供給される値であり、それ自体は、正の整数であるが、有理数である分周比のうちの小数部分を生成するためのものである。一方、Ｐ０は、ΣΔ変換器１１４状態数（取りうる値の数）である。シグマ−デルタ変換器１１４はフラクショナル値Ｆ０と、基準周波数ｆｒｅｆまたは出力周波数ｆｏｕｔから派生したクロック信号とを受信し、クロック信号に応答して、フラクショナル値Ｆ０を累算し、最大値に達すると、信号を出力する。従って、Ｐ０クロックにＦ０回の割合で信号が出力されることになる。例えば、１次の例で説明すると、Ｆ０が「１１ｈ（３）」で、シグマ−デルタ変換器１１４内の累算器の取りうる値が「００ｈ（０）」〜「ＦＦｈ（２５５）」であるとすれば、状態数Ｐ０は２５６となり、２５６クロックに３回の割合で信号が出力される。加算器１１６は、信号を、「１ｈ（１）」として取り扱い、整数値Ｎと加算する。従って、加算器１１６の出力の瞬時値（分周制御数の瞬時値）はＮ又はＮ＋１であり、その平均値である分周制御数（分周比）は、有理数の（Ｎ＋Ｆ０／Ｐ０）となる。
【００１５】
図４は、ＭＡＳＨ１１１と称されることがあるシグマ−デルタ変換器の具体例のブロック図である。アキュムレータの取りうる値の数（状態数）であるＰに分数出力Ｆ／Ｐを加えていくという変換器の機能がこれらの技術構成によって理解される（例えば、特許文献１，２，３，４，５及び６参照。）
【００１６】
シグマ−デルタ変換器の１つの特性は、位相エラーを完全には取り除くことは出来ず、むしろ、位相エラーは別個のスプリアス信号だったのがノイズに変換され、また、このノイズはノイズシェービングにより低周波領域では減衰され、高周波数にされることである。
【００１７】
この点に関し、シグマ−デルタ変換器からのノイズが平坦であれば、ノイズのスペクトル密度は１／ｆｒｅｆになる。このことにより、シグマ−デルタ変換器内において、周波数シンセサイザ用に適切にノイズを減少させるためには、かなり高周波のクロックが必要となる。
また、シグマ−デルタ変換器は位相ノイズを整形するように設計されている。例えば、フラクショナルＮ周波数シンセサイザにおいて使用されるＭＡＳＨ１１１変換器は、（１）式に示す出力位相ノイズスペクトルを有する：
位相ノイズスペクトル＝δ２（２π）２／１２・ｆｒｅｆ（１−ｚ−１）２（ｍ−１）    ｒａｄ２／Ｈｚ  ・・・（１）
ｍはシグマ−デルタ変換器のオーダ（次数）であり、δは量子化ステップサイズである。このステップは、従来のシグマ−デルタ・フラクショナルＮ合成におけるステップに等しい。
【００１８】
高速サンプル速度（ループフィルタ帯域幅に比較して）でδ＝１のときは、３次のシグマ−デルタ変換器においてノイズはおよそ（２）式に示す量である：
ノイズ＝（２π）２／（１２・ｆｒｅｆ）（２π・ｆ／ｆｒｅｆ）４  ｒａｄ２／Ｈｚ  ・・・（２）
（例えば、非特許文献１参照。）このようにして、ＰＬＬのオーダー及びバンド幅が正確に選択されると、シグマ−デルタ変換器からのノイズはループフィルタ帯域においては低くなり、ＰＬＬは高周波のシグマ−デルタノイズを取り除く。
【００１９】
スプリアス信号やノイズを減らしてフラクショナルＮ周波数シンセサイザの性能を改善する研究は多数行われてきた。特に興味深いのは、加算器によってカスケード状に接続したふたつのシグマ−デルタ変換器を有するフラクショナルＮ分周器を含む周波数シンセサイザについて開示されている発明である（例えば、特許文献７（Ｒｉｌｅｙ）参照。）。シグマ−デルタ変換器の出力制御信号は、この出力制御信号と他の制御信号とを統合する加算器の入力となる。統合された制御信号は、他のシグマ−デルタ変換器の入力となる。シグマ−デルタ変換器の出力制御信号は、位相検知器に向かう位相制御信号及びその倍数の制御信号の周波数において信号の量子化されたノイズを取り除くことが出来ると言われている。
【００２０】
また、周波数シンセサイザは、他に、周波数変調または復調用装置としても使用が期待されている。しかしながら、ＰＬＬ回路を使用したフラクショナルＮ周波数シンセサイザにおいて、スイッチング速度を高くすると、外乱を補正する効果が高くなる。また、変調信号も一種の外乱として補正されてしまうため、変調が掛かりにくいという問題点がある。
（例えば、特許文献８及び９参照。）。
【特許文献１】米国特許第４，６９４，４７５号明細書
【特許文献２】米国特許第４，７５８，８０２号明細書
【特許文献３】米国特許第４，８００，３４２号明細書
【特許文献４】米国特許第４，９９６，６９９号明細書
【特許文献５】米国特許第５，０３８，１１７号明細書
【特許文献６】米国特許第５，０５５，８０２号明細書
【特許文献７】米国特許第４，９６５，５３１号明細書
【特許文献８】特許第２，６５０，４９２号明細書
【特許文献９】特表平４−５０５８４１号公報
【非特許文献１】Ｂｒｉａｎ  Ｍｉｌｌｅｒ，Ａ  Ｍｕｌｔｉｐｌｅ  Ｍｏｄｕｌａｔｏｒ  Ｆｒａｃｔｉｏｎａｌ  ｄｉｖｉｄｒ．  ＩＥＥＥ  Ｔａｎｓａｃｔｉｏｎｓ  ｏｎ  Ｉｎｓｔｒｕｍｅｎｔａｔｉｏｎ  ａｎｄ  Ｍｅａｓｕｒｅｍｅｎｔ，  ｖｏｌ．４０，  Ｎｏ．３，Ｊｕｎｅ  １９９１，ｐｐ．５７８−５８３
【発明の開示】
【発明が解決しようとする課題】
【００２１】
図３に示すフラクショナルＮ周波数シンセサイザにおいては、例えば、アナログフラクショナルＮ技術を使用する周波数シンセサイザの場合より、位相検知器の線形性の高さが要求される。というのは、例えば、アナログフラクショナルＮ技術がＮを２カウント（０及び１）で変化させるのに対し、ＭＡＳＨ１１１シグマ−デルタ変換器は８カウント（−３から＋４）で変化させるからである。したがって、図３に示される周波数シンセサイザの性能は位相検知器の線形性に制限されうる。
【００２２】
また、図４に示すシグマ−デルタ変換器の使用上の他の問題点は、アキュムレータ及び比較器の計算が基準周波数において行われることである。整数分周器１０４の整数演算において比較的多数ビットが含まれるという観点から考えると、大きな数の演算には比較的大電力が必要になるということである。
【００２３】
また、特許文献７（Ｒｉｌｅｙ）に記載された周波数シンセサイザの重大な問題点は、両方のシグマ−デルタ変換器が、例えば整数分周器からの出力周波数といった同じクロック周波数に制御されることである。したがって、このシンセサイザでは、カスケード状のシグマ−デルタ変換器を使用した結果生じるコストを下げたり、演算負荷を減少することが出来ない。というのは、両方のシグマ−デルタ変換器が同一の比較的高周波クロックによって制御されるからである。
【００２４】
また、特許文献８及び９に記載された構成は、その他の構成は、上述したアナログフラクショナルＮ周波数シンセサイザとほとんど同様の構成なので、演算負荷及びコストなどの上述した問題点を解決することは出来ない。
【００２５】
つまり、ノイズ及びスプリアス信号を取り除くことができると共に、従来技術の周波数シンセサイザより演算量がすくないために従来の周波数シンセサイザと比較してコストが減少するフラクショナルＮ周波数シンセサイザを提供することが求められていた。さらには、周波数変調機能を有するフラクショナルＮ周波数シンセサイザを提供することが求められていた。
【００２６】
この発明は上述の問題点に鑑みなされたものであって、従って、この発明の目的は、従来技術と比較して低コスト及び低電力消費であるために、例えば、ハンディタイプのラジオや電池で稼働する製品のような大量生産する電子デバイスに使用可能な新規で改良されたフラクショナルＮ周波数シンセサイザを提供することである。
【００２７】
また、他の目的は、整数分周器に使用する整数を生成する間の演算数を減少する複数のシグマ−デルタ変換器を有する新規で改良されたフラクショナルＮ周波数シンセサイザを提供することである。
【００２８】
また、他の目的は、少なくとも１つのシグマ−デルタ変換器は、分周制御数の小さい小数を処理し、そして、周波数シンセサイザで生成されたノイズから反対に影響を受けることなく、他のシグマ−デルタ変換器と比較して低速なクロック速度で動作可能な複数のシグマ−デルタ変換器を有する新規で改良されたフラクショナルＮ周波数シンセサイザを提供することである。
【００２９】
また、他の目的は、上述した目的を達成し、かつ、周波数変調回路として機能する新規で改良されたフラクショナルＮ周波数シンセサイザを提供することである。
【課題を解決するための手段】
【００３０】
これらの目的を達成するため、この発明のフラクショナルＮ周波数シンセサイザは、
基準周波数信号と比較周波数信号とを入力し、両入力信号の位相を比較し、位相差に対応する制御信号を出力する位相検知器と、
当該制御信号を濾波するループフィルタと、
前記ループフィルタにより濾波された制御信号を入力し、この制御信号に従って修正した周波数の信号を出力する可変周波数発振器と、
当該可変周波数発振器の出力信号と時間軸上で変動する整数値を示す分周制御信号とを入力して、当該出力信号を分周制御信号が示す整数値で分周することにより、整数部（Ｎ）と少なくとも２つの異なる値から構成される小数部とから形成される値（Ｎ＋Ｆ）で表される平均分周比で前記出力信号を分周し、分周した出力信号を前記比較周波数信号として前記位相検知器に出力する整数分周器と、
少なくとも２つのシグマ−デルタ変換器を備え、それぞれのシグマ−デルタ変換器は前記少なくとも２つの異なる値のうちの対応する１つを主に処理しており、主に論理的に小さい方の値を処理するシグマ−デルタ変換器の方が、主に論理的に大きい方の値を処理するシグマ−デルタ変換器より小さいクロック周波数で動作するように構成され、その平均値の小数部が前記平均的分周比の小数部（Ｆ）に一致するような値を生成する生成手段と、
前記生成手段により生成された前記値と所定の整数値とを加算して、平均値が前記平均分周比となるような整数値を示す分周制御数を形成し、当該分周制御数を前記整数分周器に出力する第１の加算器と、
を備えている。
【００３１】
ここで、例えば、平均的分周比はほぼ所望の分周比に等しく、整数Ｎがバイナリフォーマットで表されており、小数点以下を示すビット群として小数部（Ｆ）が整数Ｎに引き続いてバイナリフォーマットで表されている。この小数部は、例えば、少なくとも二つの異なるオーダ（桁）の小数に分かれており、整数Ｎに引き続くビット群によって形成されているのは論理的に大きい方の（最も大きい）小数であり、さらに、大きい方の小数に引き続くビット群によって論理的に小さい方の（次に大きい）小数が形成されている。
【００３２】
また、それぞれのシグマ−デルタ変換器が、それぞれ対応する小数を処理を行っているというのは、例えば、第１のシグマ−デルタ変換器が上記大きい方の小数を形成するための処理を主に行い、第２のシグマ−デルタ変換器が上記小さい方の小数を形成するための処理を主に行うということである。
【００３３】
従って、少なくとも二つのシグマ−デルタ変換器は、好ましくは、小数部を形成している異なる小数の数と等しい数だけ設けられているのが良い。このとき、少なくとも二つのシグマ−デルタ変換器によって、平均的な分周比の小数部（Ｆ）が生成される。そして、この少なくとも二つのシグマ−デルタ変換器によって形成された小数値（Ｆ）と整数Ｎとが、第１の加算器によって加算され、この結果、整数分周器に出力されるべき分周比（Ｎ＋Ｆ）が形成される。
【００３４】
以上のような構成を有するので、主に小さい方の小数を処理するシグマ−デルタ変換器は、小さいクロック周波数つまり遅いクロック速度において動作する。従って、このシグマ−デルタ変換器は単純な構造、例えば、低いオーダーを有しており、そのために低コストで低演算負荷とすることができる。
【００３５】
さらに、主に小さい方の小数を処理するシグマ−デルタ変換器のクロック周波数は小さいために、ノイズやスプリアスはあまり発生しない。これは主に、位相ノイズは数字の位置の機能、すなわち、分周制御数の小数部のうちより小さい小数に対応するビット位置においてノイズが減少することによる。したがって、小さいオーダーのビットでは、大きいオーダーのビットほど位相ノイズエラーが発生しない。その結果、クロック速度を減少させても、位相ノイズエラーを増加させることなく小さいオーダーのビットの処理を行うことが出来る。
【００３６】
また、この発明によれば、シグマ−デルタ変換器の重要なノイズシェープ特性は、カスケード状の配置やクロック速度の減少という観点によって失われることはないという効果がある。
【００３７】
この発明に関し、好ましくは、生成手段は、第２のフラクショナル値（Ｆ２）を入力し、平均値が（Ｆ２／Ｐ２）となる値を出力する第２のシグマ−デルタ変換器（状態数をＰ２とする。）と、前記第２のシグマ−デルタ変換器が出力した値と第１のフラクショナル値（Ｆ１）とを加算し、平均値が（Ｆ１＋Ｆ２／Ｐ２）である合計値を出力する第２の加算器と、前記第２の加算器から出力される合計値を入力し、前記平均的分周比の小数部（Ｆ）に一致するような平均値（Ｆ１／Ｐ１＋Ｆ２／（Ｐ１＊Ｐ２））を有する整数値を出力する第１のシグマ−デルタ変換器（状態数をＰ１とする。）と、を備え、前記第２のシグマ−デルタ変換器は前記第１のシグマ−デルタ変換器より小さいクロック周波数で駆動される。
【００３８】
ここでＰ１及びＰ２は、それぞれ第１及び第２のシグマ−デルタ変換器内に存在するアキュムレータの状態数を示している。したがって、アキュムレータはそれぞれＰ１及びＰ２を超える値が入力された場合にはオーバーフロー信号を出力する。つまり、第１及び第２のシグマ−デルタ変換器は、ある値が入力される（入力値）と、平均値がその値を状態数で除算した値となるような値を出力する構造になっている。
また、フラクショナル値Ｆ１及びＦ２は、詳しくは後述するが、平均的分周制御数（所望の有理数形式の分周制御数）の小数部（Ｆ）を構成する小数のうち、それぞれ大きい方の小数及び小さい方の小数を生成するために使用される一種の分周比データである。
【００３９】
この構成の場合、生成手段は、２つのシグマ−デルタ変換器が、加算器を挟んで、カスケード状に接続されている。つまり、シグマ−デルタ変換器は、主に小さい方の小数を処理する第２のシグマ−デルタ変換器からの出力が、主に大きい方の小数を処理する第１のシグマ−デルタ変換器の入力になるという具合に、カスケード状に接続される。すなわち、ひとつのシグマ−デルタ変換器の出力は、他のシグマ−デルタ変換器の出力に派生している。そして、第２の加算器が、第２のシグマ−デルタ変換器の出力にフラクショナル値を付加するために、連続する第１及び第２のシグマ−デルタ変換器の間に配置される。
【００４０】
第２のシグマ−デルタ変換器は、フラクショナル値Ｆ２を受信すると共に平均値がＦ２／Ｐ２に等しくなるような一連の整数を出力するように設けられている。第２の加算器は、小数Ｆ２／Ｐ２及びフラクショナル値Ｆ１を加算し、その合計値を第１のシグマ−デルタ変換器に提供する。第１のシグマ−デルタ変換器は、平均値がＦ１／Ｐ１＋Ｆ２／（Ｐ１＊Ｐ２）に等しい一連の整数値を出力し、この値が分周制御数の小数部を構成する。
【００４１】
つまり、Ｆ１／Ｐ１が上記大きい方の小数を表し、Ｆ２／（Ｐ１＊Ｐ２）が小さい方の小数を表す。また、第２のシグマ−デルタ変換器は、第１のシグマ−デルタ変換器と比較してより小さいクロック周波数で動作する。つまり、第２のシグマ−デルタ変換器はフラクショナル値Ｆ２に関連した小さい方の小数を形成するための処理を行っており、第１のシグマ−デルタ変換器は主にフラクショナル値Ｆ１に関連した大きい方の小数を形成するための処理を行っている。
【００４２】
従って、上述したように、第２のシグマ−デルタ変換器は、単純な構造、例えば、より低いオーダーを有しており、そのために低コストで低演算負荷とすることができる。
【００４３】
また、この発明の実施に当たり、好ましくは、前記生成手段は、第３のフラクショナル値（Ｆ３）を入力して平均値が（Ｆ３／Ｐ３）で表される値を出力する第３のシグマ−デルタ変換器（状態数をＰ３とする。）と、前記第３のシグマ−デルタ変換器が出力した値と第２のフラクショナル値（Ｆ２）とを加算して、平均値が（Ｆ２＋Ｆ３／Ｐ３）で表される合計値を出力する第３の加算器と、前記第３の加算器からの合計値（Ｆ２＋Ｆ３／Ｐ３）を入力し、平均値が（Ｆ２／Ｐ２＋Ｆ３／（Ｐ２＊Ｐ３））で表される値を出力する第２のシグマ−デルタ変換器（状態数をＰ２とする。）と、前記第２のシグマ−デルタ変換器が出力した値と第１のフラクショナル値（Ｆ１）とを加算する第２の加算器と、前記第２の加算器からの合計値（Ｆ１＋Ｆ２／Ｐ２＋Ｆ３／（Ｐ２＊Ｐ３））を入力し、平均値が前記平均的分周比の小数部に等しい（Ｆ１／Ｐ１＋Ｆ２／（Ｐ１＊Ｐ２）＋Ｆ３／（Ｐ１＊Ｐ２＊Ｐ３））となる値を出力する第１のシグマ−デルタ変換器（状態数をＰ１とする。）と、を備え、前記第２及び第３のシグマ−デルタ変換器は前記第１のシグマ−デルタ変換器より小さいクロック周波数で駆動されるように構成されてもよい。
【００４４】
この場合、生成手段は、３つのシグマ−デルタ変換器が、加算器を挟んで、カスケード状に接続された構成となっている。
つまり、シグマ−デルタ変換器は、主に最も小さい小数を処理する第３のシグマ−デルタ変換器からの出力が、主に次に小さい小数を処理する第２のシグマ−デルタ変換器の入力になり、第２のシグマ−デルタ変換器からの出力が、主に最も大きい小数を処理する第１のシグマ−デルタ変換器の入力になるという具合に、カスケード状に接続される。すなわち、ひとつのシグマ−デルタ変換器の出力は、他のシグマ−デルタ変換器の出力に派生している。そして、第３の加算器が、第３のシグマ−デルタ変換器の出力にフラクショナル値を付加するために連続する第２及び第３のシグマ−デルタ変換器の間に配置され、及び、第２の加算器が、第２のシグマ−デルタ変換器の出力にフラクショナル値を付加するために連続する第１及び第２のシグマ−デルタ変換器の間に配置される。
【００４５】
第３のシグマ−デルタ変換器は、フラクショナル値Ｆ３を入力し、平均値が小数Ｆ３／Ｐ３となるような一連の整数を出力する。加算器は、小数Ｆ３／Ｐ３及び第２のフラクショナル値Ｆ２を加算し合計値Ｆ２＋Ｆ３／Ｐ３を第２のシグマ−デルタ変換器に出力する。第２のシグマ−デルタ変換器は、平均値が小数Ｆ２／Ｐ２＋Ｆ３／（Ｐ３＊Ｐ２）となるような一連の整数を出力する。加算器は、第２の小数Ｆ２／Ｐ２＋Ｆ３／（Ｐ３＊Ｐ２）及びフラクショナル値Ｆ１を加算し、合計値Ｆ１＋（Ｆ２／Ｐ２＋Ｆ３／（Ｐ３＊Ｐ２））を第１のシグマ−デルタ変換器に出力する。第１のシグマ−デルタ変換器は、平均値が小数Ｆ１／Ｐ１＋Ｆ２／（Ｐ１＊Ｐ２）＋Ｆ３／（Ｐ１＊Ｐ２＊Ｐ３）となるような一連の整数を出力する。この値が分周制御数の小数部を構成する。
【００４６】
つまり、Ｆ１／Ｐ１が上記最も大きい小数を表し、Ｆ２／（Ｐ１＊Ｐ２）が次に大きい小数を表し、及び、Ｆ３／（Ｐ１＊Ｐ２＊Ｐ３）が最も小さい小数を表す。また、第２及び第３のシグマ−デルタ変換器は、第１のシグマ−デルタ変換器と比較してより小さいクロック周波数で動作する。つまり、第２及び第３のシグマ−デルタ変換器はフラクショナル値Ｆ２及びＦ３に関連した最も小さい又は次に小さい小数を形成するための処理を行っており、第１のシグマ−デルタ変換器は主にフラクショナル値Ｆ１に関連した最も大きい小数を形成するための処理を行っている。
【００４７】
従って、上述したように、第２及び第３のシグマ−デルタ変換器は、単純な構造、例えば、より低いオーダーを有しており、そのために低コストで低演算負荷とすることができる。
【００４８】
ここで、シグマ−デルタ変換器に提供されまたはプログラムされるフラクショナル値は以下のようにして決定すればよい。発振器からの好ましい出力周波数を得るための所望の分周比が決定される。この、所望の分周比は、整数部と小数部とから構成された有理数である。小数部は整数部から引き続くビット群によって形成され、バイナリフォーマットによって表されている。例えば、バイナリポイント（小数点）の後ろに２４ビットにわたって数が続いていて、３つのシグマ−デルタ変換器を有する周波数シンセサイザの構成の場合には、バイナリポイントの後ろの最初の８ビットは最も大きな小数Ｆ１／Ｐ１で構成され、次の８ビットは次に大きな小数Ｆ２／（Ｐ２＊Ｐ１）で構成され、最後の８ビットは最も小さな小数Ｆ３／（Ｐ１＊Ｐ２＊Ｐ３）で構成される。そして、これらの３つの小数の値が、上述したあらかじめ決定された所望の分周比の小数部を構成する値にそれぞれ等しくなるように、フラクショナル値Ｆ１、Ｆ２及びＦ３が決定される。つまり、フラクショナル値は、所望の分周比の小数部及びシグマ−デルタ変換器の状態数に基づいて決定される。
【００４９】
なお、上述においては、シグマ−デルタ変換器を２つ又は３つ備えた構成について説明したが、一般的にシグマ−デルタ変換器をｍ個備えた構成についてこの発明は適用可能である。この場合、一般的には、分周制御数を生成するために、ｍ個のフラクショナル値が用意され、ｍ個のフラクショナル値をそれぞれシグマ−デルタ変換するシグマデルタ変換器がされる。ただし、これに限定されるものではない。
【００５０】
前記濾波された制御信号を入力し、この制御信号にしたがって修正した出力周波数信号を出力する調節可能な発振器と、当該発振器の出力周波数信号を入力し、この出力周波数信号を、整数（Ｎ）及びｍ個の異なる１より小さい小数（但し、ｍは２以上の整数とする。）に分かれた小数部（Ｆ）で構成されている分周制御数（Ｎ＋Ｆ）で分周し、分周した出力周波数信号を前記比較周波数信号として前記位相検知器に出力する整数分周器と、ｍ個のクロック周波数Ｃｋ（但し、ｋは１以上ｍ以下の整数である。）で駆動されるカスケード状に接続されたｍ個の第ｋのシグマ−デルタ変換器（但し、状態数をＰｋとする。）と、ｍ個の第ｋの加算器とを備え、前記第ｍのシグマ−デルタ変換器は、フラクショナル値Ｆｍ（但し、Ｆｍ−１＞Ｆｍとする。）を入力し、状態数Ｐｍで除算した結果を出力し、ｋ≧２の前記第ｋの加算器は、前記第ｋのシグマ−デルタ変換器からの出力値及びｋの増加に伴って減少する値であるＦ（ｋ−１）を入力し、これらの値を加算した結果を出力し、ｋ≦（ｍ−１）の前記第ｋのシグマ−デルタ変換器は、前記第（ｋ＋１）の加算器からの出力値を入力し、Ｐｋで除算した結果を出力し、及び、前記第１の加算器は、前記第１のシグマ−デルタ変換器からの出力値であって前記小数（Ｆ）と前記整数Ｎとを入力し、これらの値を加算した結果すなわち前記分周制御数を前記整数分周器に出力するように接続されており、かつ、前記クロック周波数Ｃｋは、ｋの値の増加に従って、等しいか小さくなる値を有している構成であると良い。
【００５１】
また、この発明の実施に当たり、好ましくは、前記第１のシグマ−デルタ変換器を駆動するクロック周波数を有する信号を分周することによって、前記第２のシグマ−デルタ変換器を駆動するクロック周波数を有する信号を形成するための周波数分周器をさらに備えていると良い。
【００５２】
つまり、この好適例は、２つのカスケード状に接続されたシグマ−デルタ変換器を使用する場合において（ｍ＝２）、周波数分周器を１つ備えていることを示している。そして、例えば、第１のシグマ−デルタ変換器は周波数分周器の入力側に接続すると共に、第２のシグマ−デルタ変換器は第１の周波数分周器の出力側に接続すればよい。
【００５３】
また、この発明の実施に当たり、好ましくは、前記第１のシグマ−デルタ変換器を駆動するクロック周波数を有する信号を分周することによって、前記第２及び第３のシグマ−デルタ変換器を駆動するクロック周波数を有する信号を形成するための周波数分周器をさらに備えていると良い。
【００５４】
また、この発明の実施に当たり、好ましくは、前記第１のシグマ−デルタ変換器を駆動するクロック周波数を有する信号を分周することによって、前記第２のシグマ−デルタ変換器を駆動するクロック周波数を有する信号を形成するための第１の周波数分周器と、前記第２のシグマ−デルタ変換器を駆動するクロック周波数を有する信号をさらに分周することによって、前記第３のシグマ−デルタ変換器を駆動するクロック周波数を有する信号を形成するための第２の周波数分周器とをさらに備えていると良い。
【００５５】
つまり、これらの２つの好適例は、３つのカスケード状に接続されたシグマ−デルタ変換器を使用する場合において（ｍ＝３）、周波数分周器をそれぞれ１つ又は２つ備えていることを示している。周波数分周器が１つのときには、例えば、第１のシグマ−デルタ変換器は周波数分周器の入力側に接続すると共に、第２及び第３のシグマ−デルタ変換器は第１の周波数分周器の出力側に接続すればよい。
そして、周波数分周器が２つのときには、例えば、第１のシグマ−デルタ変換器は第１の周波数分周器の入力側に接続し、第２のシグマ−デルタ変換器及び第２の周波数分周器の入力側を第１の周波数分周器の出力側に接続し、かつ、第３のシグマ−デルタ変換器の入力側を第２の周波数分周器の出力側に接続すればよい。
【００５６】
周波数分周器を備えることにより、主に小さい小数を処理するシグマ−デルタ変換器には、周波数分周器から出力された小さいクロック周波数で駆動することが出来る。ｍ＝３の場合においては、周波数分周器を２つ備える構成にすることにより、すべてのシグマ−デルタ変換器を駆動するクロック周波数を異ならせることが出来る。
【００５７】
また、この発明の実施に当たり、第１のシグマ−デルタ変換器を駆動するクロック周波数は基準周波数としても良い。
【００５８】
また、この発明の実施に当たり、第１のシグマ−デルタ変換器を駆動するクロック周波数は整数分周器の出力周波数としても良い。
【００５９】
また、この発明の実施に当たり、さらに、入力された変調信号をデジタルデータに変換して出力するＡ／Ｄ変換器と、前記デジタルデータＭとフラクショナル値Ｆ２又はＦ１とを加算する変調信号加算器とを備え、及び、前記第２のシグマ−デルタ変換器又は第２の加算器には、それぞれＦ２又はＦ１ではなく、前記変調信号加算器からの加算された出力であるそれぞれ（Ｍ＋Ｆ２）又は（Ｍ＋Ｆ１）が入力される構成としても良い。
【００６０】
このような構成であると、デジタルデータ化された変調信号及び分周制御数を加算した信号を分周比とするので、周波数変調回路としても機能する。
【００６１】
また、この発明の実施に当たり、さらに、入力された変調信号をデジタルデータに変換して出力するＡ／Ｄ変換器と、前記デジタルデータＭ及び（Ｎ＋Ｆ１＋Ｆ２）を加算する変調信号加算器と、前記変調信号加算器からの加算された出力を、それぞれＮ、Ｆ１及びＦ２のオーダーに相当する部分に分割し出力する分割器とを備え、及び、
前記第１の加算器、前記第２の加算器、及び前記第２のシグマ−デルタ変換器には、それぞれＮ、Ｆ１及びＦ２ではなく、前記分割器からの出力のうち、それぞれ前記Ｎ、Ｆ１及びＦ２のオーダーに相当する部分が入力される構成としても良い。
【００６２】
このような構成であると、デジタルデータ化された変調信号及び分周制御数を加算した信号を分周比とするので、周波数変調回路としても機能する。
【００６３】
また、この発明のフラクショナルＮ周波数シンセサイズ方法によれば、位相検知器に基準周波数及び比較周波数信号を入力し位相を比較した結果を制御信号として出力するステップと、当該制御信号をループフィルタに入力し濾波するステップと、当該濾波された制御信号を調節可能な発振器に入力し、この制御信号にしたがって修正した出力周波数信号を出力するステップと、当該発振器からの出力周波数信号を整数分周器に入力するステップと、整数（Ｎ）及び少なくとも二つの異なる小数部に分かれた小数部（Ｆ）で構成されている分周制御数（Ｎ＋Ｆ）を前記整数分周器に入力するステップと、前記整数分周器において、前記発振器からの出力周波数信号を前記分周制御数で分周し、前記分周した周波数信号を前記比較周波数信号として出力するステップとを有する方法であって、前記分周制御数を前記整数分周器に入力するステップは、少なくとも二つのシグマ−デルタ変換器を順次に使用して、前記小数部のうち主に別の小数部をそれぞれ形成するための処理を行うステップであって、この処理の際に、主に小さい方の小数部を形成するための処理を行うシグマ−デルタ変換器が、主に大きい方の小数部を形成するための処理を行うシグマ−デルタ変換器より小さいクロック周波数で動作するようにして行う前記分周制御数の小数部（Ｆ）を生成するステップと、前記小数部（Ｆ）及び整数（Ｎ）を第１の加算器に入力し加算して前記分周制御数を形成し、当該分周制御数を前記整数分周器に入力するステップとを有する。
【００６４】
また、この発明の実施に当たり、好ましくは、小数部生成ステップは、第２のシグマ−デルタ変換器（状態数をＰ２とする。）にフラクショナル値（Ｆ２）を入力し小数（Ｆ２／Ｐ２）を出力するステップと、第２の加算器に前記小数（Ｆ２／Ｐ２）及びフラクショナル値（Ｆ１）を入力し加算するステップと、第１のシグマ−デルタ変換器（状態数をＰ１とする。）に前記第２の加算器から合計値（Ｆ１＋Ｆ２／Ｐ２）を入力し、前記分周制御数の小数部（Ｆ）を構成する小数（Ｆ１／Ｐ１＋Ｆ２／（Ｐ１＊Ｐ２））を出力するステップとを有しており、及び、前記第２のシグマ−デルタ変換器は前記第１のシグマ−デルタ変換器より小さいクロック周波数で駆動される構成であるのが良い。
【００６５】
また、この発明の実施に当たり、好ましくは、小数部生成ステップは、第３のシグマ−デルタ変換器（状態数をＰ３とする。）にフラクショナル値（Ｆ３）を入力し小数（Ｆ３／Ｐ３）を出力するステップと、第３の加算器に前記小数（Ｆ３／Ｐ３）及びフラクショナル値（Ｆ２）を入力し加算するステップと、第２のシグマ−デルタ変換器（状態数をＰ２とする。）に前記第３の加算器から合計値（Ｆ２＋Ｆ３／Ｐ３）を入力し、小数（Ｆ２／Ｐ２＋Ｆ３／（Ｐ２＊Ｐ３））を出力するステップと、第２の加算器に前記小数（Ｆ２／Ｐ２＋Ｆ３／（Ｐ２＊Ｐ３））及びフラクショナル値（Ｆ１）を入力し加算するステップと、第１のシグマ−デルタ変換器（状態数をＰ１とする。）に前記第２の加算器から合計値（Ｆ１＋Ｆ２／Ｐ２＋Ｆ３／（Ｐ２＊Ｐ３））を入力し、前記分周制御数の小数部を構成する小数（Ｆ１／Ｐ１＋Ｆ２／（Ｐ１＊Ｐ２）＋Ｆ３／（Ｐ１＊Ｐ２＊Ｐ３））を出力するステップとを有しており、及び、前記第２及び第３のシグマ−デルタ変換器は前記第１のシグマ−デルタ変換器より小さいクロック周波数で駆動される構成であるのが良い。
【００６６】
また、この発明の他のフラクショナルＮ周波数シンセサイズ方法によれば、−Ｎから＋Ｍ（但し、Ｎ及びＭは共に正の整数とする。）までの範囲の整数を出力するように設計されたシグマ−デルタ変換器に入力するフラクショナル値を生成する方法であって、整数部及び小数部（１以下の小数で構成される部分）を有する分周制御数を得るために、好適な出力周波数を基準周波数で除算するステップと、前記小数部を複数の小数に分けるステップと、前記シグマ−デルタ変換器をカスケード状に接続するステップと、カスケード状に配置された前記シグマ−デルタ変換器の隣り合う一組の間と、最も上流のシグマ−デルタ変換器及び整数分周器の間とに加算器を設け、それぞれの加算器が前記シグマ−デルタ変換器からの出力、及び前記整数部又は前記小数部を入力できるように接続するステップと、及びそれぞれの前記シグマ−デルタ変換器からの出力にＮを加算するステップと、修正された小数部や修正された整数部を得るために、それぞれの前記加算器によって加算される小数部又は整数部からＮを減算し、減算前の小数がＮ未満のときは、より大きい小数部や整数部から数を借り、その結果、どの前記加算器における加算結果も０より大きいか等しくするステップとを有している。この方法は、一般に使用されるマイクロプロセッサを使用するソフトウェアによって全て実施することが出来る。
【００６７】
この方法によると、整数部及び小数部から構成される分周制御数を得るために、まず、好ましい出力周波数が基準周波数によって除算される。その結果、整数部及び小数部が算出される。そして、このときに、シグマ−デルタ変換器への負の入力を避けるために、それぞれのシグマ−デルタ変換器からの出力にＮが加算され、同時に、それぞれの加算器によって加算される小数又は整数部からＮが減算される。このとき、減算した結果が負になる、つまり、演算前の小数がＮ未満であれば、より大きな小数や整数部から数を借りてくる処理が行われる。このようにして、従って、修正された小数部及び修正された整数部を得ることにより、加算器に入力される小数又は整数部、シグマ−デルタ変換器の出力、及び、加算器における加算結果つまりシグマ−デルタ変換器への入力のすべてを０より大きいか等しくすることが出来る。
【００６８】
この結果、クロックサイクルにおけるプリスケーラ及び整数分周器のプログラミングが単純化されうる。つまり、整数分周器の値を変化させる必要が無く、プリスケーラを変化させるだけでよい。従って、インタフェース回路における速度要求は減少し、次のサイクルの分周への負荷を減らすことが出来る。また、シグマ−デルタ変換器の入力が負のとき、すなわち否定信号のときには、否定信号を補償するための複雑な構成が必要であったが、入力信号が０以上であるため簡易な構成とすることが出来る。
【００６９】
また、この発明の実施に当たり、好ましくは、シグマ−デルタ変換器はＭＡＳＨ１１１であり、及び、Ｎの値は３、かつ、Ｍの値は４に等しいと良い。
【００７０】
また、この発明の実施に当たり、好ましくは、修正された小数部及び修正された整数部を用いて前もって演算して修正された好適な出力周波数を算出し、その後、この好適な出力周波数に、出力周波数を変化させるのが良い。
【００７１】
このとき、好適な出力周波数を得るための演算負荷を減らすことができるので、出力周波数を分周して好適な出力周波数に変化させるのを容易に行うことが出来る。
【発明の効果】
【００７２】
この発明のフラクショナルＮ周波数シンセサイザによれば、カスケード状に接続された複数のシグマ−デルタ変換器が分周制御数の整数及び複数の小数のそれぞれを処理する構造であって、小さい方の小数を処理するシグマ−デルタ変換器が小さい周波数クロックによって駆動される構造であるので、整数分周器に使用する整数を生成する間の演算数が減少する。したがって、単純な構造及び低演算負荷になり、そのために低コスト、低電力消費とすることができる。
【００７３】
さらに、小さい方の小数を処理するシグマ−デルタ変換器は、周波数シンセサイザで生成されたノイズから反対に影響を受けることなく、目立ったノイズやスプリアス信号は発生しない。その結果、クロック速度の減少によって位相ノイズエラーを増加させることなく小さいオーダーのビットの処理を行うことが出来る。
【００７４】
また、この発明によれば、シグマ−デルタ変換器の重要なノイズシェープ特性は、カスケード状の配置やクロック速度の減少という観点によって失われることはないという効果がある。
【００７５】
また、デジタルデータ化された変調信号及び分周制御数を加算した信号を分周比とするので、周波数変調回路としても機能する。
【発明を実施するための最良の形態】
【００７６】
この発明の実施の形態につき、図面を参照して説明する。
まず、この発明の第１〜第６の実施の形態のフラクショナルＮ周波数シンセサイザに共通する構成要素について、図５〜１０を参照して説明する。図５〜１０は、それぞれ、第１〜第６の実施の形態のフラクショナルＮ周波数シンセサイザの構成を示すブロック図である。
【００７７】
第１〜第６の実施の形態のフラクショナルＮ周波数シンセサイザは、それぞれ１０，５０，５２，５４，５６、５８で示され、電圧制御発振器（ＶＣＯ，Ｖｏｔａｇｅ  Ｃｏｎｔｒｏｌｌｅｄ  Ｏｓｃｉｌｌａｔｏｒ）のような可変周波数発振器１２と、位相検知器１４と、可変周波数発振器１２から位相検知器１４へのフィードバック回路上に設置された整数分周器（除算回路）１６と、位相検知器１４と発振器１２との間に挿入されたループフィルタ１８と、を有している。
【００７８】
位相検知器１４は、基準周波数ｆｒｅｆを有する基準周波数信号と、後述する比較周波数ｆＮを有する比較周波数信号とを入力し、両信号の位相を比較する。そして比較した結果に対応する制御信号を出力する。具体的には、位相検知器１４は、比較した両信号の位相差に対応する電圧レベルを有する制御信号を出力する。
【００７９】
ループフィルタ１８は、制御信号を濾波するために設けられている。濾波とは、周波数などの大きさによって通過・非通過を振り分ける処理のことを意味する。具体的には、所定のカットオフ周波数以上の周波数成分を吸収或いは減衰させることを意味し、例えば、ローパスフィルタなどが使用される。
【００８０】
可変周波数発振器１２は、濾波された制御信号を入力し、この制御信号に従った出力周波数ｆｏｕｔを有する周波数信号（出力周波数信号）を出力する。具体的には、制御信号の電圧レベルに基づいて出力周波数ｆｏｕｔを調節する。
【００８１】
整数分周器１６は、可変周波数発振器１２の出力周波数信号を入力し、出力周波数信号を分周制御数で分周して比較周波数ｆＮの比較周波数信号とし、この比較周波数信号を位相検知器１４に出力する。
【００８２】
位相検知器１４に再度入力された比較周波数ｆＮを有する比較周波数信号により、出力周波数信号の出力周波数ｆｏｕｔが調節される。このような動作がフィードバックされる（繰り返される）ことにより、比較周波数ｆＮは、基準周波数ｆｒｅｆに等しくなる。
【００８３】
周波数シンセサイザ１０，５０〜５８は、整数分周器１６の分周制御数を生成するための構成要素も含んでいる。ここで、分周制御数は、一瞬一瞬をとらえれば整数であるが、平均的には整数部（Ｎ）と小数部（Ｆ）とを備える有理数である。小数部（Ｆ）は、少なくとも二つの異なる小数（Ｆ１，Ｆ２，Ｆ３，...）から生成される。小数部を複数個の小数から生成することにより、電力消費をさほど増加させることなく、周波数シンセサイザ１０，５０〜５８によって生成される出力周波数の数を増やすことが可能になる。
【００８４】
一般的には、この発明によると、上述した分周制御数を生成する構成要素として、分周制御数の小数部（Ｆ）を生成する小数部生成手段（図５では、２０−２４、２８；図６では３０−３８、２８；図７では３０−３８、２８，４２；図８では２２−２４、２８；以下、小数部生成手段と称する。）及び第１の加算器２６又は４０を備えている。
【００８５】
第１の加算器２６，４０は、小数部生成手段で生成された小数部（Ｆ）と、整数部（Ｎ）とを加算して、平均値が有理数である分周制御数（瞬時値は整数）を形成し、この分周制御数を整数分周器１６に出力する。整数分周器１６は、その時点で指示されている整数の分周制御数（分周比）で入力信号を分周するが、平均すると（平均分周比）、有理数の分周比（分割値）となる。
【００８６】
小数部生成手段は、少なくとも二つのシグマ−デルタ変換器を有している。各シグマ−デルタ変換器は、所定のクロック周波数で動作する。少なくとも二つのシグマ−デルタ変換器のそれぞれが、分周制御数の小数部分を生成するために、少なくとも２つの異なるフラクショナル値を処理する。そして、処理対象の少なくとも２つのフラクショナル値は別々の値で、シグマ−デルタ変換器の数と、所望の有理数の分周比の小数部分を生成するための複数のフラクショナル値の数とが、同数であるのが望ましい。さらに、それぞれのシグマ−デルタ変換器による処理は、順番に行われる。また、主な処理対象であるフラクショナル値が論理的に小さい（値そのものではなく、平均的分周比の値に寄与する割合の小さい）方のシグマ−デルタ変換器は、主な処理対象であるフラクショナル値が論理的に大きい（値自体の大小ではなく、整数分周器の平均的分周比に寄与する割合の大小）方のシグマ−デルタ変換器より小さいクロック周波数によって動作する（一般に、整数分周器１６に近い方のシグマ−デルタ変換器のクロック周波数の方が、整数分周器１６から遠い方のシグマ−デルタ変換器のクロック周波数よりも高い）。
【００８７】
このような機能を有する小数部生成手段は、好ましくは、カスケード状に配置された複数のシグマ−デルタ変換器から構成される。つまり、少なくとも１つのシグマ−デルタ変換器の出力が、他のシグマ−デルタ変換器の入力に直接或いは間接的に接続される。さらに、フラクショナル値を用いてあるシグマ−デルタ変換器で生成された小数値に、別のフラクショナル値を加算するための加算器を有している。この加算器は、それぞれのシグマ−デルタ変換器に挟まれた状態で接続される。このとき、小数部生成手段は、シグマ−デルタ変換器と加算器とが交互にカスケード状に接続された状態になる。また、小数部生成手段と上述の第１の加算器２６，４０とを合わせると、シグマ−デルタ変換器の数と加算器の数は等しくなる。
【００８８】
周波数シンセサイザ１０，５０〜５８は、このような構成を有するので、主に小さい小数を処理するシグマ−デルタ変換器は演算量が少なく、従って、高速であると共にシステム構築のコストも減らすことが出来る。また、主に小さい小数を処理するシグマ−デルタ変換器は、主に大きい小数を処理するシグマ−デルタ変換器に比べて、例えばアキュムレータの数が少ないなどより簡易な構成とすることが出来る。
【００８９】
（第１の実施の形態）
第１の実施の形態のフラクショナルＮ周波数シンセサイザ１０について、図５を参照して説明する。
この実施の形態は、シグマ−デルタ変換器の段数ｍ＝２の場合の例である。小数部生成手段は、第１のシグマ−デルタ変換器２２と、第２のシグマ−デルタ変換器２０と、第２の加算器２４とから構成されている。整数分周器１６に直接接続されている最下流の第１の加算器２６から、第１のシグマ−デルタ変換器２２、第２の加算器２４、第２のシグマ−デルタ変換器２０が、順にカスケード状に接続されている。
【００９０】
第２のシグマ−デルタ変換器２０にはフラクショナル値Ｆ２及び基準周波数ｆｒｅｆから派生したクロック信号Ｃ２が入力される。第２の加算器２４には第２のシグマ−デルタ変換器２０の出力及びフラクショナル値Ｆ１が入力される。第１のシグマ−デルタ変換器２２には第２の加算器２４の出力及び基準周波数ｆｒｅｆに等しい周波数のクロック信号Ｃ１が入力される。第１の加算器２６には第１のシグマ−デルタ変換器２２の出力及び整数値Ｎが入力される。そして、整数分周器１６の制御入力端に第１の加算器２４の出力が入力される。
【００９１】
第１及び第２のシグマ−デルタ変換器２２及び２０は、それぞれ状態数Ｐ１及びＰ２を有しており、平均値が、入力値を状態数で除算した値となるような値を出力する。また、第１及び第２のシグマ−デルタ変換器２２及び２０は、平均的な分周制御数の小数部を生成するための処理を行っている。第１及び第２の加算器２６及び２４は、二つの入力値を加算処理した結果を出力する。
【００９２】
これらの小数部生成手段及び第１の加算器２６を使用して任意の有理数の平均的分周制御数を生成する動作について説明する。  
第２のシグマ−デルタ変換器２０は、基準周波数ｆｒｅｆから派生したクロック信号Ｃ２の入力タイミングによってフラクショナル値Ｆ２を入力し、平均値がＦ２／Ｐ２である値を示す信号を生成し、第２の加算器２４に出力する。第２の加算器２４は、第２のシグマ−デルタ変換器２０からの平均値がＦ２／Ｐ２である信号に、フラクショナル値Ｆ１を加算して、平均値がＦ１＋Ｆ２／Ｐ２である信号を生成し、第１のシグマ−デルタ変換器２２に出力する。
【００９３】
第１のシグマ−デルタ変換器２２は、第２の加算器２４からの平均値がＦ１＋Ｆ２／Ｐ２である信号及び基準周波数ｆｒｅｆに等しいクロック信号Ｃ１を入力信号として受取る。第１のシグマ−デルタ変換器２２は、入力状態数Ｐ１を有しており、平均値が（Ｆ１＋Ｆ２／Ｐ２）／Ｐ１となるような整数値を示す信号を生成し、第１の加算器２６に出力する。第１の加算器２６は、第１のシグマ−デルタ変換器２２からの信号（瞬時値は整数）と整数値Ｎとを加算し、平均値が（Ｎ＋（Ｆ１＋Ｆ２／Ｐ２）／Ｐ１）＝（Ｎ＋（Ｆ１／Ｐ１＋Ｆ２／Ｐ１・Ｐ２）である信号を生成し、これを整数分周器１６に入力する。この信号の瞬時瞬時の指示値は整数分周器１６の分周比を指示する整数値であり、その平均値が整数分周器１６の平均分周比（平均分周制御数）に相当する有理数（整数部＋小数部）である。従って、整数分周器１６は、平均値がｆｏｕｔ／（Ｎ＋Ｆ１／Ｐ１＋Ｆ２／（Ｐ１＊Ｐ２））に等しくなるような周波数ｆＮを出力する。
【００９４】
位相検知器１４は、既知の基準周波数ｆｒｅｆの基準信号と整数分周器１６からの周波数ｆＮの出力信号との位相差に比例した出力信号を生成する。位相検知器１４の出力は、可変周波数発振器１２を適当な周波数に調節し固定するために、ループフィルタ１８を経由して可変周波数発振器１２に供給される。従って、可変周波数発振器１２の出力周波数ｆｏｕｔは、ｆｒｅｆ＊（Ｎ＋Ｆ１／Ｐ１＋Ｆ２／（Ｐ１＊Ｐ２））に等しくなる。
【００９５】
この実施の形態の重要な特徴は、第２のシグマ−デルタ変換器２０を駆動するクロック周波数Ｃ２が第１のシグマ−デルタ変換器２２を駆動するクロック周波数Ｃ１より小さいことである。
【００９６】
このことを実現するため、周波数分周器２８は基準周波数ｆｒｅｆを整数、この実施の形態の説明においては４で分周する。分周されない基準周波数ｆｒｅｆは第１のシグマ−デルタ変換器２２のクロック周波数Ｃ１として使用される。このように、第１のシグマ−デルタ変換器２２のクロック周波数Ｃ１はｆｒｅｆなのに対し、第２のシグマ−デルタ変換器２０のクロック周波数Ｃ２はｆｒｅｆ／４となる。
【００９７】
上流のシグマ−デルタ変換器のクロック周波数を、下流のシグマ−デルタ変換器（整数分周器１６と直列に接続されているシグマ−デルタ変換器のうち扱うフラクショナル値が論理的に最も大きいもの、即ち、整数分周器１６に最も近いもの）よりも下げることによって、シグマ−デルタ変換器の演算負荷を減らし、周波数合成のコストや電力消費を減らすことが出来る。例えば、ｆｒｅｆ／４に等しいクロック周波数Ｃ２を使用したとき、第２のシグマ−デルタ変換器２０の電力消費はおよそ半分になる。
【００９８】
また、一般的には低いクロック周波数を使用すると周波数シンセサイザによって生成されるノイズが増加するが、分周制御数の平均値の小数部分のうち低いオーダーのビット処理をする第２のシグマ−デルタ変換器２０のクロック周波数を減少させることによって、ノイズを抑えることができる。
【００９９】
例えば、第１のシグマ−デルタ変換器２２のビット数が８でクロックＣ２が基準周波数数の１／４であれば、第２のシグマ−デルタ変換器２０からのノイズは、（３）式で表される。
（δ／２８）２（２π）２／（１２・ｆｒｅｆ／４）（２πｆ／ｆｒｅｆ）／４）４  ｒａｄ２／Ｈｚ  ＝  １／６４＊（２π）２／（１２・ｆｒｅｆ）（２πｆ／ｆｒｅｆ）４    ｒａｄ２／Ｈｚ        ・・・（３）
言い換えると、第１のシグマ−デルタ変換器２２のノイズより１８ｄＢ小さくなる。
【０１００】
ここで使用したように、第１のシグマ−デルタ変換器２２によって生成される信号は平均がＦ１／Ｐ１＋Ｆ２／（Ｐ１＊Ｐ２）である一連のビットであって、好適な出力周波数を得るために整数分周器１６の除数（分周比）つまり分周制御数を変化させて制御する必要があるビットの連続の代表値である。このように、所望の出力周波数が決定され、シグマ−デルタ変換器２０及び２２のビット数が決まると、フラクショナル値Ｆ１及びＦ２は既知の方法によって直ちに決定される。
【０１０１】
この発明で使用される第１及び第２のシグマ−デルタ変換器２２及び２０は、既知のどんなタイプのシグマ−デルタ変換器であっても変調器であってもよい。例えば、ＭＡＳＨシグマ−デルタ変換器は、詳しくは後述するが、図１１に示すように使用される。
【０１０２】
（第２の実施の形態）
第２の実施の形態のフラクショナルＮ周波数シンセサイザ５０について、図６を参照して説明する。
この実施の形態においては、段数ｍ＝３の場合である。整数分周器１６に接続されている第１の加算器４０から、第１のシグマ−デルタ変換器３４、第２の加算器３８、第２のシグマ−デルタ変換器３２、第３の加算器３６、第３のシグマ−デルタ変換器３０が、順にカスケード状に接続されている。
【０１０３】
第３のシグマ−デルタ変換器３０にはフラクショナル値Ｆ３と基準周波数ｆｒｅｆから派生したクロック信号Ｃ３が入力される。第３の加算器３６には第３のシグマ−デルタ変換器３０からの出力及びフラクショナル値Ｆ２が入力される。第２のシグマ−デルタ変換器３２には第３の加算器３６からの出力及び基準周波数ｆｒｅｆから派生したクロック信号Ｃ２が入力される。第２の加算器３８には第２のシグマ−デルタ変換器３２からの出力及びフラクショナル値Ｆ１が入力される。第１のシグマ−デルタ変換器３４には第２の加算器３８からの出力及び基準周波数ｆｒｅｆに等しいクロック信号Ｃ１が入力される。第１の加算器４０には第１のシグマ−デルタ変換器３４からの出力及び整数値Ｎが入力される。そして、整数分周器１６に第１の加算器４０からの出力が入力される。
【０１０４】
第１、第２及び第３のシグマ−デルタ変換器３４，３２及び３０は、それぞれ状態数Ｐ１、Ｐ２及びＰ３を有しており、平均値が、入力値を状態数で除算した値になるような値を出力する。また、第１、第２及び第３のシグマ−デルタ変換器３４，３２及び３０は、分周制御数（分周比）の平均値の小数部を形成するための処理を行っている。第１、第２及び第３の加算器４０，３８及び３６は、２つの入力値を加算した結果を出力する。
【０１０５】
これらの小数部生成手段及び第１の加算器４０を使用して分周制御数を生成する動作について説明する。
第３のシグマ−デルタ変換器３０は、基準周波数ｆｒｅｆから派生するクロック信号Ｃ３の入力タイミングでフラクショナル値Ｆ３を入力し、平均値がＦ３／Ｐ３である信号を出力する。この出力信号とフラクショナル値Ｆ２を示す信号とが第３の加算器３６に入力される。第３の加算器３６は、両信号を加算し、平均値がＦ２＋Ｆ３／Ｐ３である信号を生成し、第２のシグマ−デルタ変換器３２に出力する。
【０１０６】
第２のシグマ−デルタ変換器３２は、第３の加算器３６からの平均値が（Ｆ２＋Ｆ３／Ｐ３）の信号と、基準周波数ｆｒｅｆから派生するクロック信号Ｃ２とを受け取り、クロック信号Ｃ２に応答して、第３の加算器３６からの信号を取り込む。シグマ−デルタ変換器３２は入力状態数（Ｐ２）を有しており、平均値がＦ２／Ｐ２＋Ｆ３／（Ｐ２＊Ｐ３）である信号を出力する。この出力信号はフラクショナル値Ｆ１の信号と共に第２の加算器３８に入力される。加算器３８は、両信号を加算し、平均値がＦ１＋Ｆ２／Ｐ２＋Ｆ３／（Ｐ２＊Ｐ３）である信号を生成し、第１のシグマ−デルタ変換器３４に供給する。
【０１０７】
第１のシグマ−デルタ変換器３４は、第２の加算器３８からの平均値がＦ１＋Ｆ２／Ｐ２＋Ｆ３／（Ｐ２＊Ｐ３）の信号を基準周波数ｆｒｅｆに等しい周波数のクロック信号Ｃ１に応答して取り込む。第１のシグマ−デルタ変換器３４は入力状態数（Ｐ１）を有しており、平均値がＦ１／Ｐ１＋Ｆ２／（Ｐ１＊Ｐ２）＋Ｆ３／（Ｐ１＊Ｐ２＊Ｐ３）の信号を出力する。この出力信号は整数Ｎを表す信号と共に第１の加算器４０に入力される。第１の加算器４０は、両信号を加算し、平均値がＮ＋Ｆ１／Ｐ１＋Ｆ２／（Ｐ１＊Ｐ２）＋Ｆ３／（Ｐ１＊Ｐ２＊Ｐ３）である信号を生成し、整数分周器１６に供給する。
【０１０８】
従って、位相検知器１４は、基準周波数ｆｒｅｆ及び整数分周器１６から出力された周波数ｆｏｕｔ／（Ｎ＋Ｆ１／Ｐ１＋Ｆ２／（Ｐ１＊Ｐ２）＋Ｆ３／（Ｐ１＊Ｐ２＊Ｐ３））の位相差に比例した出力信号を生成する。位相検知器１４の出力は、発振器１２を好ましい周波数に調節し固定するために、ループフィルタ１８を経由し再び発振器１２に入力される。従って、発振器１２の出力周波数ｆｏｕｔは、ｆｒｅｆ＊（Ｎ＋Ｆ１／Ｐ１＋Ｆ２／（Ｐ１＊Ｐ２）＋Ｆ３／（Ｐ１＊Ｐ２＊Ｐ３））に等しくなる。
【０１０９】
この実施の形態において、最上流の第３のシグマ−デルタ変換器３０に提供されたクロック周波数Ｃ３及び中間の第２のシグマ−デルタ変換器３２に提供されたクロック周波数Ｃ２は、最下流（最も大きなフラクショナル値を処理する）第１のシグマ−デルタ変換器３４に提供されたクロック周波数Ｃ１より小さい。このことを実現するため、周波数分周器２８が、基準周波数ｆｒｅｆを整数、この実施の形態の説明においては「４」で分周するために使用される。分周されない基準周波数ｆｒｅｆは第１のシグマ−デルタ変換器３４のクロック周波数Ｃ１として使用される。このように、第１のシグマ−デルタ変換器３４のクロック周波数はｆｒｅｆなのに対し、第２及び第３のシグマ−デルタ変換器３２及び３０のクロック周波数はｆｒｅｆ／４となる。
【０１１０】
このような構成、即ち、小さい方のフラクショナル値を処理する第２及び第３のシグマ−デルタ変換器３２、３０のクロック周波数を小さくすることにより、これら第２及び第３のシグマ−デルタ変換器３２、３０への演算負荷が減少することである。また、第２及び第３のシグマ−デルタ変換器３２、３０は、第１のシグマ−デルタ変換器３４より低いオーダーで構成することが出来、さらに演算負荷を減少することが出来る。
【０１１１】
さらに、低いクロック周波数で第２及び第３のシグマ−デルタ変換器３２及び３０を動作させることによるノイズの増加もない。つまり、第１の実施の形態で示したように第２のシグマ−デルタ変換器３２のノイズは数式３に示すとおりである。また、第３のシグマ−デルタ変換器３０からのノイズについては、もしビット数が８でクロック周波数が第２のシグマ−デルタ変換器３２と同じであれば、ノイズがあるとしても第２のシグマ−デルタ変換器３２以下であり、第２のシグマ−デルタ変換器３２より４８ｄＢ小さくすることができる。
【０１１２】
仮に、位相エラーであるインパルス増幅された基準周波数ｆrefが入力されると、位相検知器１４がインパルスを生成するようなものの場合には、図６に示す周波数シンセサイザの性能は理想的である。しかしながら、実際の位相検知器１４の出力は、基準周波数が零から立ち上がる（又は立ち下がる）ときには、典型的なパルス幅変調（ＰＷＭ，Ｐｕｌｓｅ  Ｗｉｄｔｈ  Ｍｏｄｕｌａｔｉｏｎ）となる。
【０１１３】
ＰＷＭのタイミングエラーを取り除くために、例えば、ＶＣＯ１２の前にサンプルアンドホールドアンプを配置すればよい。サンプルアンドホールドアンプを使用することにより、基準周波数の急激な変化を取り除くこともできる。
【０１１４】
（第３の実施の形態）
第３の実施の形態のフラクショナルＮ周波数シンセサイザ５２について、図７を参照して説明する。
【０１１５】
この実施の形態においては、第２の実施の形態の構成に加えて、さらに付加的な第２の周波数分周器４２を、第１の周波数分周器２８からのクロック出力を第２の周波数分周器４２に入力できる位置に設けてある。この第２の周波数分周器４２は第３のシグマ−デルタ変換器３０用のクロック周波数をさらに減少させる。このように、第３のシグマ−デルタ変換器３０に提供されたクロック周波数Ｃ３及び中間の第２のシグマ−デルタ変換器３２に提供されたクロック周波数Ｃ２は、第１のシグマ−デルタ変換器３４に提供されたクロック周波数Ｃ１より小さくなっていると共に、Ｃ３はＣ２より小さくなっている。このことを実現するため、第２の分周器４２は、第１の周波数分周器２８から供給された分周された基準周波数を整数（４）でさらに分周する。分周されない基準周波数ｆrefは第１のシグマ−デルタ変換器３４のクロック周波数として使用される。１度分周された第２のシグマ−デルタ変換器３２のクロック周波数はｆｒｅｆ／４で、２度分周された第３のシグマ−デルタ変換器３０のクロック周波数はｆｒｅｆ／１６となる。
【０１１６】
（第４の実施の形態）
第４の実施の形態のフラクショナルＮ周波数シンセサイザ５４について、図８を参照して説明する。
第１〜第３の実施の形態においては、シグマ−デルタ変換器を駆動するクロック周波数は基準周波数ｆｒｅｆから派生していた。
【０１１７】
しかしながら、整数分周器１６により生成される信号を、シグマ−デルタ変換器を駆動するクロック周波数を得るために使用することも出来る。つまり、この実施の形態においては、図８に示すように、整数分周器１６の出力信号をクロックとしてシグマ−デルタ変換器を駆動している。
【０１１８】
したがって、整数分周器１６からの出力周波数ｆＮは位相検知器１４以外に、第１のシグマ−デルタ変換器２２及び周波数分周器２８に供給される。そして、周波数分周器２８に供給されたクロック周波数ｆＮはｆＮ／４に分周されて第２のシグマ−デルタ変換器２０に入力される。このようにして、第２のシグマ−デルタ変換器２０のクロック周波数はｆＮ／４、シグマ−デルタ変換器２２のクロック周波数はｆＮとなる。
【０１１９】
この実施の形態では２つのシグマ−デルタ変換器を使用する第１の実施の形態の変形例とした。しかしながら、シグマ−デルタ変換器のクロック周波数を生成するために、基準周波数ｆrefではなく整数分周器の出力周波数ｆＮを使用するという構成は、全ての実施の形態に適用することが出来る。
【０１２０】
（第５の実施の形態）
第５の実施の形態のフラクショナルＮ周波数シンセサイザ５６について、図９を参照して説明する。
この実施の形態においては、第１の実施の形態の構成に加えて、シグマ−デルタ変換器に入力される分周制御数に、さらに変調信号のデジタルデータを加算（重畳）することにより、周波数変調（ＦＭ）回路としての機能を有する構成になっている。
【０１２１】
すなわち、変調信号が入力されるＡ／Ｄ変換器４３、及び、Ａ／Ｄ変換器４３からの出力と分周制御数の第２のフラクショナル値Ｆ２が入力される変調信号加算器４４が設けられており、さらに、変調信号加算器４４の出力が第２シグマ−デルタ変換器２０に入力される構成になっている。変調信号加算器４４は、第１及び第２の加算器２４、２６と同様の加算器が使用可能であり、Ａ／Ｄ変換器４３としては任意のＡ／Ｄ変換器が使用可能である。
【０１２２】
低周波数の変調信号がＡ／Ｄ変換器４３に入力されると、値がＭのデジタルデータに変換される。この値がＭのデジタルデータ（変調信号）とフラクショナル値Ｆ２が変調信号加算器４４に入力されると、（Ｍ＋Ｆ２）なる値の信号が出力される。ここで、フラクショナル値Ｆ２は平均分周制御数の小数部を生成するためのバイナリデータであり、変調信号Ｍは、変調信号として変調周波数の大きさを示すバイナリデータである。従って、第２のシグマ−デルタ変換器２０からの出力が示す値の平均値は（Ｍ＋Ｆ２）／Ｐ２、第２の加算器２４からの出力の示す値の平均値は（Ｆ１＋（Ｍ＋Ｆ２）／Ｐ２）、第１のシグマ−デルタ変換器２２からの出力の示す値の平均値は（Ｆ１／Ｐ１＋（Ｍ＋Ｆ２）／（Ｐ１＊Ｐ２））、第１の加算器２６からの出力の示す値の平均値は（Ｎ＋Ｆ１／Ｐ１＋（Ｍ＋Ｆ２）／（Ｐ１＊Ｐ２））となり、これが整数分周器１６の平均分周比となる。
【０１２３】
従って、整数分周器１６からの出力周波数ｆＮはｆｏｕｔ／（Ｎ＋Ｆ１／Ｐ１＋（Ｍ＋Ｆ２）／（Ｐ１＊Ｐ２））となり、発振器１２からの出力周波数ｆｏｕｔはｆｒｅｆ＊（Ｎ＋Ｆ１／Ｐ１＋（Ｍ＋Ｆ２）／（Ｐ１＊Ｐ２））となる。つまり、可変周波数発振器１２からの出力周波数ｆｏｕｔは、変調信号のデジタルデータＭに基づいて、周波数変調（ＦＭ変調）されていることがわかる。
【０１２４】
なお、第１の実施の形態と同様に、基準周波数ｆｒｅｆを分周器２８によりｆｒｅｆ／４に分周して、第２のシグマ−デルタ変換器２０にクロックとして供給しているので、第２のシグマ−デルタ変換器２０の電力消費、コスト、及びノイズを抑えることができる。
【０１２５】
（第５の実施の形態の変形例）
第５の実施の形態においては、Ａ／Ｄ変換器４３からの変調信号の値Ｍをフラクショナル値Ｆ２と加算する構成であったが、フラクショナル値Ｆ１に加算する構成としても良い。このときは、変調信号加算器４４には、Ａ／Ｄ変換器４３からの出力とフラクショナル値Ｆ１が入力され、さらに、変調信号加算器４４の出力が第２の加算器２４に入力される構成になる。
【０１２６】
この変形例の場合には、出力周波数ｆｏｕｔはｆｒｅｆ＊（Ｎ＋（Ｍ＋Ｆ１）／Ｐ１＋Ｆ２／（Ｐ１＊Ｐ２））となる。従って、変調信号の示す値Ｍが発振器１２の出力周波数に与える影響が第５の実施の形態に比べて大きくなる。つまり、同じ変調信号に対して、この変形例の方が、変調度を大きくすることが出来る。逆に述べると、第５の実施の形態の方が、狭帯域での周波数変調を行える。従って、周波数変調を行いたい帯域幅によって、変調信号を第５の実施の形態のようにフラクショナル値Ｆ２に加算するか、変形例のようにフラクショナル値Ｆ１に加算するか、構成を適宜決定すればよい。あるいは、フラクショナル値Ｆ１に加算又はフラクショナル値Ｆ２に加算する構造の両方に切り換えることができる構成としても良い。
【０１２７】
なお、周波数変調の変調信号の値Ｍが示す周波数帯域は、発振器１２からの出力周波数ｆｏｕｔと比較して小さい。このため、上述したように変調信号をその値Ｍを同程度の大きさを有するフラクショナル値Ｆ２又はＦ１に加算した。ただし、これに限定されず、フラクショナル値の整数であるＮに加算する構成としても良い。
【０１２８】
この実施の形態では２つのシグマ−デルタ変換器を使用する第１の実施の形態を変形させた構成とした。しかしながら、その特徴部分であるフラクショナル値にデジタルデータである変調信号を重畳させるという構成は、例えば第１〜第３の実施の形態で説明した３つのシグマ−デルタ変換器を使用する構成においても付加することが出来る。
【０１２９】
（第６の実施の形態）
第６の実施の形態のフラクショナルＮ周波数シンセサイザ５８について、図１０を参照して説明する。
第５の実施の形態においては、変調信号をフラクショナル値Ｆ２またはＦ１に加算していたが、第６の実施の形態においては、整数Ｎ及び複数のフラクショナル値に分割する前に、変調信号を加算する構成になっている。
【０１３０】
すなわち、上述した全ての実施の形態においては、分周制御数の基になるデータは、小数点を挟んだ連続したビットにわたるバイナリデータであり、上述したように、このバイナリデータの整数に相当する部分を整数Ｎ、小数点以下に相当する部分をフラクショナル値としている。そして、フラクショナル値の最初の数ビットに相当する部分をフラクショナル値Ｆ１、また、次に低いオーダー（桁）の数ビットをフラクショナル値Ｆ２、以後同様に、さらに低いオーダー（桁）の数ビットをフラクショナル値Ｆ３としている。そして、各部を分割した状態でそれぞれの加算器に入力しており、第５の実施の形態では、分割した後に変調信号Ｍを加算していた。
【０１３１】
それに対し、この実施の形態では、分割する前の分周制御数のバイナリデータ（小数分周比データと称する。）そのものに、変調信号Ｍを加算する。
【０１３２】
従って、図１０に示すように、フラクショナルＮ周波数シンセサイザ５８は、変調信号が入力されるＡ／Ｄ変換器４３、Ａ／Ｄ変換器４３でデジタルデータに変換された変調信号Ｍと小数比データとが入力される変調信号加算器４６、及び、変調信号加算器４６からの出力が分割される分割器４８を有している。また、分割器４８によって分割された各出力のうち、整数Ｎは第１の加算器２６に、第１のフラクショナル値Ｆ１は第２の加算器２４に、及び、フラクショナル値Ｆ２は第２のシグマ−デルタ変換器２０にそれぞれ入力される。Ａ／Ｄ変換器４３及び変調信号加算器４６については通常のＡ／Ｄ変換器及び加算器を使用すればよい。分割器４８は、上述の全ての実施の形態においては説明しなかったが、所望の分周制御数を整数と複数のフラクショナル値に分割する場合において使用するものである。その構成は任意であり、要するに、連続したビットの連続である分周制御数を各部に分けて取り出すことが出来ればよい。例えば、分割器４８は、変調信号加算器４６の出力するバイナリデータから、小数点以上のビット列を抽出して得られる整数Ｎ、小数点以下第１桁から第８桁のビット列を抽出して得られる８ビットのフラクショナル値Ｆ１（フラクショナル値Ｆ１だけをとらえれば８ビットの整数値）と、小数点以下第９桁から第１６桁のビット列を抽出して得られる８ビットのフラクショナル値Ｆ２（フラクショナル値Ｆ２だけをとらえれば８ビットの整数値）と、に分割する。なお、分割器４８から出力されるフラクショナル値Ｆ１とＦ１は、その値だけをとらえれば８ビットの整数値である。
【０１３３】
ここで、バイナリデータとしての変調信号Ｍのうち、整数Ｎと同じオーダーに対応する信号（例えば、小数点以上のビット列）をＭN、フラクショナル値Ｆ１と同じオーダーに対応する信号（例えば、小数点以下第１桁から第８桁のビット列）をＭ１、フラクショナル値Ｆ２と同じオーダーに対応する信号（例えば、小数点以下第９桁から第１６桁のビット列）をＭ２とすると、ｆｏｕｔはｆｒｅｆ＊（ＭN＋Ｎ＋（Ｍ１＋Ｆ１）／Ｐ１＋（Ｍ２＋Ｆ２）／（Ｐ１＊Ｐ２））となる。つまり、発振器１２からの出力周波数ｆｏｕｔは、変調信号のデジタルデータＭに基づいて、周波数変調（ＦＭ変調）されていることがわかる。
【０１３４】
この実施の形態では２つのシグマ−デルタ変換器を使用する第１の実施の形態を変形させた構成とした。しかしながら、その特徴部分である小数分周比データにデジタルデータである変調信号を重畳させるという構成は、例えば第１〜第３の実施の形態で説明した３つのシグマ−デルタ変換器を使用する構成においても付加することが出来る。
【０１３５】
（実施例）
上述においては、この発明のフラクショナルＮシンセサイザの実施の形態について、構成要素を中心としてブロック図で説明してきた。
各実施の形態において、整数分周器に提供された整数は好適な出力周波数を得るために変化させることが出来る。しかしながら、プリスケールカウンタの値を変化させるような発明も可能である。このことと関連して、ＶＨＦ及びＵＨＦシンセサイザは通常、プリスケーラの前に設置されたＣＭＯＳ整数分周器を使用した整数機能により分周を実施する。プリスケーラは比較的高速でありながら、ＣＭＯＳ整数分周器は比較的コストが低く電力消費も低い。ループ周波数を決めるためには、プリスケーラ及びＣＭＯＳ整数分周器がプログラムされなければならない。従って、シグマ−デルタ・フラクショナルＮシンセサイザは、典型的には、両方の要素がすべてのクロック周期においてプログラムされる必要がある。
【０１３６】
ここで、シグマ−デルタ変換器の出力を常に負にしないために出力にバイアスをかけることにより、各クロックサイクルにおけるプリスケーラ及び整数分周器のプログラミングは単純化されうる。例えば、ＭＡＳＨ１１１シグマ−デルタ変換器において、整数出力が０〜７のときには３という数が加算される。このようにすると、シグマ−デルタ変換器においてＣＭＯＳ整数分周器を変化させる必要はなく、単にプリスケーラを変化させる必要があるだけである。これによって、インタフェース回路における速度要求は減少し、プリスケーラで使用されるカウンタは大部分の参照周期においては稼働していないので、次のサイクルの分周への負荷は重大な問題ではない。
【０１３７】
このような概念に基づいて、この発明のフラクショナルＮシンセサイザが汎用マイクロプロセッサを使用するソフトウェアを通じて実施されたときの実施例について、図１１を参照して説明する。図１１はこのようなソフトウェアのフローチャートを示す。
【０１３８】
まず、「３」という値を加算するため、３段のＭＡＳＨ１１１シグマ−デルタ変換器Ｑ１，Ｑ２，Ｑ３において、最終段の加算器において入力データに値「３」が加算される。
【０１３９】
出力周波数ｆｏｕｔは、整数部及び小数部を得るために、基準周波数ｆｒｅｆによって決定されると共に除算される。ここで、小数部は３つのフラクショナル値、すなわち、ｆrac1（小数点の後ろの最初の８ビット）、ｆrac2（ｆrac1の８ビットの後ろの次の７ビット）ｆrac3（ｆrac2の７ビットの後ろの次の８ビット）に分割される。
【０１４０】
図１１に示すように、ｆrac2に関して述べると、ｆrac2から３を減算し、必要ならより高い位のフラクショナル値（ｆrac1）及び整数から数字を借りるというルーチンが形成されている。より具体的には、ｆrac2が３未満かどうか判別する。そうでなければ（３以上であれば）、修正されたｆrac2、即ち、ｆrac2’を提供するために、ｆrac2から３を減算する（ｆrac2’＝ｆrac2−３）。
ｆrac2が３未満であれば、修正されたｆrac2’をｆrac2＋２５３（つまり、（２８−３）である。）に設定し、ｆrac1−１に等しい修正されたｆrac1’を提供するためにｆrac1から１を減算する（ｆrac1’＝ｆrac1−１）。ｆrac1が１未満であるときは、整数から１を減算し（修正された整数’＝整数−１）、修正されたｆrac1’をｆrac1＋２５５（つまり、（２８−１）。）とする。修正されたｆrac2’は適切なシグマ−デルタ変換器の前に設置された加算器、例えば、図６に示した実施の形態においては第２のシグマ−デルタ変換器３２の下流に設置された第３の加算器３６へ入力されるフラクショナル値として使用される。同様の減算スキームがｆrac1においても適用される。
【０１４１】
ＭＡＳＨ１１１シグマ−デルタ変換器は−３〜＋４の範囲の整数を出力するので、ｆrac2（そして他の任意のフラクショナル値）からの減算は有益である。このようにして、第３のシグマ−デルタ変換器３０（図６に示した実施の形態において。）の出力にフラクショナル値Ｆ２が加算されると、第３の加算器３６の加算結果は、フラクショナル値Ｆ２が３未満であれば、負の信号になる。このことによって、第２のシグマ−デルタ変換器３２が負の信号を補償するために不必要に複雑になってしまう（シグマ−デルタ変換器は基本的には正の入力のみに対して設計されているという観点による）。シグマ−デルタ変換器の前に設置された他のシグマ−デルタ変換器の出力へのフラクショナル値Ｆ２の加算と同様に、第２のシグマ−デルタ変換器３２の出力へフラクショナル値Ｆ１が加算されると同様の問題が発生する。
【０１４２】
この問題を解決するために、どのシグマ−デルタ変換器の出力も０〜７の範囲の整数（−３〜＋４のかわりに）が加算される。シグマ−デルタ変換器からの出力や平均的な周波数におけるこのような増加を補償するために、加算器を経由してシグマ−デルタ変換器に加算された全ての数（フラクショナル値又は整数）から３が減算される。３を減算すると言うことは、次に大きいフラクショナル値（または整数）から数字を借りることが必要であることを意味している。この借りる処理は、全てのクロックサイクルにおいて必要ではなく、周波数が変化したときに一度前もって演算されればよい。
【０１４３】
図１１においては、さらに付加的な処理がｆrac1に関して実施されている。具体的には、ｆrac1が６未満であるならば、修正された整数’を「整数−４」に設定し、修正されたｆrac1’を「ｆrac1＋２５０」に設定する。一方、ｆrac1が６未満でないときには、修正された整数’を「整数−３」に設定し、修正されたｆrac1’を「ｆrac1−６」に等しくなるように設定する。修正されたｆrac1’は、適切なシグマ−デルタ変換器に導く加算器、すなわち図６に示したの実施の形態においてはシグマ−デルタ変換器３４の前に設置された加算器３８に供給される。修正された整数’は整数分周器１６の前に設置された加算器４０に供給される。
【０１４４】
整数及びフラクショナル値ｆrac1，ｆrac2，ｆrac3の処理は、周波数が変化したときのみ実施される。この処理は、パーソナルコンピュータ内のプロセッサ、製品内の主プロセッサ又はキーボード制御ユニットによって実行される。新しい出力周波数に対する整数及びフラクショナル値を前もって演算することによって、シグマ−デルタ変換器上の演算負荷をさらに減少させることが出来る。
【０１４５】
シグマ−デルタ変換器の問題点の１つは、ある入力数に対しては、好適なとても長いパターンや、好適なノイズのようなパターンではなく、とても短いパターンを生成する可能性があることである。周波数シンセサイザにおいては、これらのパターンは望ましくないスプリアスな位相変調を生成する。カスケード状の設計において、他のシグマ−デルタ変換器に駆動されるシグマ−デルタ変換器（すなわち、他のシグマ−デルタ変換器から出力を受け取るシグマ−デルタ変換器である。）にとっては、定常的な入力ではなく下流のシグマ−デルタ変換器のノイズのような出力により駆動されるので、このような問題は発生しない。
【０１４６】
これに対し、カスケード状設計の最初の段階において、すなわち最も下流のシグマ−デルタ変換器にとっては、この問題点を解決するためにいくつかの技術が使用されている。Ｍｉｌｌｅｒ，米国特許第５，０３８，１１７号によると、ＬＳＢを「１」に設定することが提案されている。また変化し続ける信号を使用する方法も提案されている。これらの技術はこの発明においても使用することが出来る。
【０１４７】
しかしながら、この発明のソフトウェアの実施において、４回サイクルするごとにおいてもＬＳＢに１を加算可能なことが発見された。これは、パターンをうち破るのに有用であり、構成が複雑にならない。
以上のように、上述した従来のフラクショナルＮシンセサイザに顕著な効果を与えるフラクショナルＮ周波数シンセサイザについて説明してきた。この発明のこのようなシンセサイザは、無線の分野に限定されない様々な分野において使用可能である。
【０１４８】
この発明の特定の実施の形態について示し説明したが、これらの技術を変化させたり変更したものは広い視野においてはこの発明とは差異をなすものではなく、従って、補足した請求項の目的は、そのような変化や変更をこの発明の真の思想及び技術範囲内に含むことである。
【図面の簡単な説明】
【０１４９】
【図１】従来の周波数シンセサイザを示すブロック図である。
【図２】従来のアナログフラクショナルＮ合成を使用した周波数シンセサイザを示すブロック図である。
【図３】従来のシグマ−デルタ変換器を使用したフラクショナルＮ周波数シンセサイザを示すブロック図である。
【図４】従来のシグマ−デルタ変換器を示すブロック図である。
【図５】第１の実施の形態のフラクショナルＮ周波数シンセサイザを示すブロック図である。
【図６】第２の実施の形態のフラクショナルＮ周波数シンセサイザを示すブロック図である。
【図７】第３の実施の形態のフラクショナルＮ周波数シンセサイザを示すブロック図である。
【図８】第４の実施の形態のフラクショナルＮ周波数シンセサイザを示すブロック図である。
【図９】第５の実施の形態のフラクショナルＮ周波数シンセサイザを示すブロック図である。
【図１０】第６の実施の形態のフラクショナルＮ周波数シンセサイザを示すブロック図である。
【図１１】この発明のフラクショナルＮ周波数シンセサイザの実施例の動作を示すフローチャートである。
【符号の説明】
【０１５０】
１０，５０，５２，５４，５６，５８  フラクショナルＮ周波数シンセサイザ
１２  可変周波数発振器（ＶＣＯ）
１４  位相検知器
１６  整数分周器
１８  ループフィルタ
２０，２２，３０，３２，３４  シグマ−デルタ変換器
２４，２６，３６，３８，４０  加算器
２８，４２  周波数分周器
４３  Ａ／Ｄ変換器
４４，４６  変調信号加算器
４８  分割器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2004260791.tif 000011
【図１０】
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【図１１】
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