(57)【要約】【課題】ＭＩＭ容量素子を備えた半導体装置において、ＭＩＭ容量素子の単位面積あたりの電気容量を大きくする。【解決手段】ＭＩＭ容量素子の下部電極１３に上部電極２１側に突出する下部電極部分９が形成されており、上部電極２１に下部電極部分９に対応して凹部が形成されており、下部電極１３の下部電極部分９は上部電極２１の凹部内に容量絶縁膜１５を介して配置されている。下部電極１３の上面と上部電極２１の下面との間の電気容量だけでなく、下部電極１３の下部電極部分９の側面と上部電極２１の凹部内の側面の間でも電気容量が取れるので、単位面積あたりの電気容量を大きくすることができる。【選択図】　　　図１
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【特許請求の範囲】
【請求項１】
金属材料からなる下部電極と、容量絶縁膜を介して下部電極上に形成された上部電極をもつＭＩＭ容量素子を備えた半導体装置において、
ＭＩＭ容量素子の下部電極と上部電極は、一方の電極に他方の電極側に突出する凸部が形成されており、他方の電極に前記凸部に対応して凹部が形成されており、前記凸部は前記凹部内に容量絶縁膜を介して配置されていることを特徴とする半導体装置。
【請求項２】
前記容量絶縁膜は、窒化シリコン膜である請求項１に記載の半導体装置。
【請求項３】
金属材料からなる下部電極と、容量絶縁膜を介して下部電極上に形成された上部電極をもつＭＩＭ容量素子を備えた半導体装置において、
下部電極は絶縁層に形成された開口部の内壁面及び底面に形成されており、上部電極は前記開口部内に前記下部電極とは容量絶縁膜を介して形成されていることを特徴とする半導体装置。
【請求項４】
前記絶縁膜の厚み方向の前記開口部断面形状はＴ字型又は逆Ｌ字型に形成されている請求項３に記載の半導体装置。
【請求項５】
前記下部電極はアルミニウムにより形成され、前記上部電極は銅により形成されている請求項３又は４に記載の半導体装置。
【請求項６】
金属材料からなる下部電極と、容量絶縁膜を介して下部電極上に形成された上部電極をもつＭＩＭ容量素子を備えた半導体装置の製造方法において、以下の工程（Ａ）から（Ｄ）を含むことを特徴とする半導体装置の製造方法。
（Ａ）第１層間絶縁層上に、上面に凸部又は凹部をもつ下部電極を形成する下部電極形成工程、
（Ｂ）前記下部電極の表面に容量絶縁膜を形成する容量絶縁膜形成工程、
（Ｃ）前記容量絶縁膜上及び前記第１層間絶縁層上に上層層間絶縁層を形成する上層層間絶縁層形成工程、
（Ｄ）前記容量絶縁膜上の前記上層層間絶縁層を選択的に除去した後、その除去部分に金属材料を埋め込んで、前記下部電極上に前記容量絶縁膜を介して上部電極を形成する上部電極形成工程。
【請求項７】
前記上層層間絶縁層形成工程（Ｃ）は、前記上層層間絶縁層として前記容量絶縁膜とはエッチング選択比があるものを形成し、
前記上部電極形成工程（Ｄ）は、ダマシン法により、前記容量絶縁膜をエッチングストッパー層として前記容量絶縁膜上の前記上層層間絶縁層を選択的に除去した後、その除去部分に金属材料を埋め込んで前記上部電極を形成する請求項６に記載の半導体装置の製造方法。
【請求項８】
前記容量絶縁膜は窒化シリコン膜であり、前記上層層間絶縁層は酸化シリコン膜である請求項７に記載の半導体装置の製造方法。
【請求項９】
前記上層層間絶縁層形成工程（Ｃ）は、前記容量絶縁膜上及び前記第１層間絶縁層上に第２層間絶縁層を形成し、さらにその上に前記第２層間絶縁層とはエッチング選択比があるエッチングストッパー層を形成し、さらにその上に第３層間絶縁層を形成して、下層側から順に第２層間絶縁層、エッチングストッパー層、及び第３層間絶縁層からなる上層層間絶縁層を形成し、
前記上部電極形成工程（Ｄ）は、デュアルダマシン法により、前記容量絶縁膜上の前記第３層間絶縁層、前記エッチングストッパー層及び前記第２層間絶縁層を選択的に除去した後、その除去部分に金属材料を埋め込んで、前記下部電極上に前記容量絶縁膜を介して上部電極を形成する請求項７に記載のＭＩＭ容量素子の製造方法。
【請求項１０】
前記容量絶縁膜は窒化シリコン膜であり、前記第２層間絶縁層は酸化シリコン膜である請求項９に記載の半導体装置の製造方法。
【請求項１１】
金属材料からなる下部電極と、容量絶縁膜を介して下部電極上に形成された上部電極をもつＭＩＭ容量素子を備えた半導体装置の製造方法において、以下の工程（Ａ）から（Ｄ）を含むことを特徴とする半導体装置の製造方法。
（Ａ）第１層間絶縁膜上に形成された上層層間絶縁層にＭＩＭ容量素子を形成するための開口部を形成する開口部形成工程、
（Ｂ）前記開口部を埋め込むことなく前記開口部の内壁面及び底面に下部電極を形成する下部電極形成工程、
（Ｃ）前記開口部を埋め込むことなく前記下部電極の表面に容量絶縁膜を形成する容量絶縁膜形成工程、
（Ｄ）前記容量絶縁膜の表面に上部電極を形成する上部電極形成工程。
【請求項１２】
前記上部電極形成工程（Ｄ）は、前記開口部に金属材料を埋め込んで前記上部電極を形成する請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記開口部形成工程（Ａ）は、前記上層層間絶縁層としての第２層間絶縁膜、エッチングストッパー層及び第３層間絶縁膜に前記開口部を形成し、前記上部電極形成工程（Ｄ）は、前記開口部に金属材料を埋め込んで前記上部電極を形成する請求項１１に記載の半導体装置の製造方法。
【請求項１４】
前記開口部形成工程（Ａ）において前記第３層間絶縁膜に対する開口寸法を前記第２層間絶縁膜及びエッチングストッパー層に対する開口寸法よりも大きくして前記開口部の厚み方向の断面形状をＴ字型又は逆Ｌ字型に形成する請求項１３に記載の半導体装置の製造方法。
【請求項１５】
前記下部電極形成工程（Ｂ）は、アルミニウムからなる前記下部電極を形成し、前記上部電極形成工程（Ｄ）は、銅からなる前記上部電極を形成する請求項１１から１４のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、金属材料からなる下部電極と、容量絶縁膜を介して下部電極上に形成された上部電極をもつＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）容量素子を備えた半導体装置及びその製造方法に関するものである。本明細書において容量絶縁膜とは下部電極と上部電極の間に設けられた絶縁膜をいう。
【０００２】
【従来の技術】
近年、半導体装置は線幅の微細化により、ますます高密度化された回路構成で形成されている。特に、０．１３μｍ（マイクロメートル）以降のプロセスでは、配線抵抗の低減やエレクトロマイグレーション耐圧の向上を図るため、銅（Ｃｕ）を主成分とした配線が用いられている。
【０００３】
銅配線を形成する工程では、従来アルミ配線などに用いられてきたドライエッチングのように反応生成物の気化性が良くないことから、ドライエッチングを用いることができない。そのため、層間絶縁層に配線用の溝を形成し、その溝に銅を埋め込んで銅配線を形成するダマシン（ｄａｍａｓｃｅｎｅ）法が用いられている。
このように、配線形成工程において、配線自体の微細化を推進し、スケーリング則に則ってチップ（半導体装置）のサイズを小さくしている。
【０００４】
一方、高容量の容量素子に関しては、高誘電率の材料を用いる試みがあるが、形状は従来通りの２つの大きな平行平板を対向して配置したＭＩＭ容量素子又はＰＩＰ（Ｐｏｌｙ　ｓｉｌｉｃｏｎ　Ｉｎｓｕｌａｔｏｒ　Ｐｏｌｙ　ｓｉｌｉｃｏｎ）容量素子が用いられている。このような高容量の容量素子がチップ上で占める面積は大きく、配線の微細化の利益を活かしきれない。高容量の容量素子が半導体装置に形成される場合、容量素子の形成領域がチップサイズを支配的にさせてしまう虞れがあった。
【０００５】
ダマシン法を用いたＭＩＭ容量素子の形成方法としては、例えば特許文献１に開示されている。特許文献１では、ダマシン法を用いて、電圧依存性のない容量素子を形成することを特徴としている。しかし、容量素子の構造は従来のＭＩＭ構造と同様であり、一対の大きな電極板を必要とし、容量素子の面積サイズの低減にはならない。
【０００６】
また、ダマシン法を用いたＭＩＭ容量素子の他の形成方法として、例えば特許文献２に開示されているものがある。特許文献２では、ＭＩＭ容量素子として用いられる上層のＣｕ配線と下層のＣｕ配線の形状を、四角以外の格子状、すのこ状又はくし形の形状にし、その上層にＣｕの拡散防止膜を形成することにより、容量素子での電気的なリークを効果的に抑えることを特徴としている。しかし、特許文献２でも、一対の大きな電極板を必要とし、容量素子の面積サイズの低減にはならない。
【０００７】
【特許文献１】
特開２００１−２４０５６号公報
【特許文献２】
特開２００２−９０４１６号公報
【０００８】
【発明が解決しようとする課題】
そこで本発明は、単位面積あたりの電気容量を大きくすることができるＭＩＭ容量素子を備えた半導体装置及びその製造方法を提供することを目的とするものである。
【０００９】
【課題を解決するための手段】
本発明の半導体装置の第１態様は、金属材料からなる下部電極と、容量絶縁膜を介して下部電極上に形成された上部電極をもつＭＩＭ容量素子を備えたものであって、ＭＩＭ容量素子の下部電極と上部電極は、一方の電極に他方の電極側に突出する凸部が形成されており、他方の電極に上記凸部に対応して凹部が形成されており、上記凸部は上記凹部内に容量絶縁膜を介して配置されているものである。
上記容量絶縁膜の材料として、例えば窒化シリコン膜を挙げることができる。
【００１０】
一方の電極に凸部が形成され、他方の電極に上記凸部に対応して凹部が形成されていることにより、凸部の側面と凹部の側面の間にも電気容量を形成することができるので、単位面積あたりの電気容量を大きくすることができる。これにより、ＭＩＭ容量素子の面積サイズを小さくすることができる。
【００１１】
本発明の半導体装置の製造方法の第１局面は、金属材料からなる下部電極と、容量絶縁膜を介して下部電極上に形成された上部電極をもつＭＩＭ容量素子を備えた半導体装置の製造方法であって、以下の工程（Ａ）から（Ｄ）を含む。
（Ａ）第１層間絶縁層上に、上面に凸部又は凹部をもつ下部電極を形成する下部電極形成工程、
（Ｂ）上記下部電極の表面に容量絶縁膜を形成する容量絶縁膜形成工程、
（Ｃ）上記容量絶縁膜上及び上記第１層間絶縁層上に上層層間絶縁層を形成する第２層間絶縁層形成工程、
（Ｄ）上記容量絶縁膜上の上記上層層間絶縁層を選択的に除去した後、その除去部分に金属材料を埋め込んで、上記下部電極上に上記容量絶縁膜を介して上部電極を形成する上部電極形成工程。
【００１２】
本発明の半導体装置の製造方法の第１局面によれば、下部電極と上部電極のうち一方の電極に他方の電極側に突出する凸部が形成されており、他方の電極に上記凸部に対応して凹部が形成されており、上記凸部は上記凹部内に容量絶縁膜を介して配置されているＭＩＭ容量素子を備えた本発明の半導体装置を製造することができ、ＭＩＭ容量素子において凸部の側面と凹部の側面の間にも電気容量を形成して単位面積あたりの電気容量を大きくすることができ、ＭＩＭ容量素子の面積サイズを小さくすることができる。
【００１３】
上部電極形成工程（Ｄ）において、例えば層間絶縁層にビアを形成する際に従来から用いられている写真製版技術及びエッチング技術により、容量絶縁膜上の上層層間絶縁層を選択的に除去する場合、写真製版工程に関して、下部電極の凸部又は凹部に対して精度の高いアライメント（位置合わせ）を必要とする。つまり、アライメントズレを起こした場合、上部電極と下部電極に挟まれる容量絶縁膜の膜厚が異なってしまい、最悪の場合にはショートを起こす。また、エッチング工程においては、テーパーの付かない垂直エッチングが必要とされる。
【００１４】
そこで、本発明の半導体装置の製造方法の第１局面において、上記上層層間絶縁層形成工程（Ｃ）は、上記容量絶縁膜として上記上層層間絶縁層とはエッチング選択比があるものを形成し、上記上部電極形成工程（Ｄ）は、ダマシン法により、上記容量絶縁膜をエッチングストッパー層として上記容量絶縁膜上の上記上層層間絶縁層を選択的に除去した後、その除去部分に金属材料を埋め込んで上記上部電極を形成することが好ましい。上記容量絶縁膜と上記上層層間絶縁層の組合せの一例として、上記容量絶縁膜は窒化シリコン膜、上記上層層間絶縁層は酸化シリコン膜を挙げることができる。
【００１５】
ダマシン法を用いることにより、ＭＩＭ容量素子の形成領域において写真製版工程での高いアライメント精度及びエッチング工程で高い加工精度を必要とはしないので、プロセスマージンを広げることができる。
【００１６】
本発明の半導体装置の製造方法の第１局面において、上記上層層間絶縁層形成工程（Ｃ）は、上記容量絶縁膜上及び上記第１層間絶縁層上に第２層間絶縁層を形成し、さらにその上に上記第２層間絶縁層とはエッチング選択比があるエッチングストッパー層を形成し、さらにその上に第３層間絶縁層を形成して、下層側から順に第２層間絶縁層、エッチングストッパー層、及び第３層間絶縁層からなる上層層間絶縁層を形成し、上記上部電極形成工程（Ｄ）は、デュアルダマシン法により、上記容量絶縁膜上の上記第３層間絶縁層、上記エッチングストッパー層及び上記第２層間絶縁層を選択的に除去した後、その除去部分に金属材料を埋め込んで、上記下部電極上に上記容量絶縁膜を介して上部電極を形成することが好ましい。上記容量絶縁膜と上記上層層間絶縁層の組合せの一例として、上記容量絶縁膜は窒化シリコン膜、上記第２層間絶縁層は酸化シリコン膜を挙げることができる。
【００１７】
デュアルダマシン法を用いることにより、上記のダマシン法を用いた場合と同様に、ＭＩＭ容量素子の形成領域において写真製版工程での高いアライメント精度及びエッチング工程で高い加工精度を必要とはしないので、プロセスマージンを広げることができる。
【００１８】
本発明の半導体装置の第２態様は、金属材料からなる下部電極と、容量絶縁膜を介して下部電極上に形成された上部電極をもつＭＩＭ容量素子を備えた半導体装置であって、下部電極は絶縁層に形成された開口部の内壁面及び底面に形成されており、上部電極は上記開口部内に上記下部電極とは容量絶縁膜を介して形成されているものである。
【００１９】
絶縁層に形成された開口部の内壁面及び底面に下部電極が形成され、開口部内に下部電極とは容量絶縁膜を介して上部電極が形成されていることにより、絶縁層の厚み方向にも電気容量を形成することができるので、単位面積あたりの電気容量を大きくすることができる。これにより、ＭＩＭ容量素子の面積サイズを小さくすることができる。
【００２０】
半導体装置の第２態様において、上記絶縁膜の厚み方向の上記開口部断面形状はＴ字型又は逆Ｌ字型に形成されている例を挙げることができる。Ｔ字型又は逆Ｌ字型の開口部断面形状はデュアルダマシン法により形成することができる。
【００２１】
また、半導体装置の第２態様において、上記下部電極はアルミニウムにより形成され、上記上部電極は銅により形成されている例を挙げることができる。本明細書において、アルミニウムにはアルミニウムを主成分とするアルミニウム合金を含み、銅には銅を主成分とする銅合金を含む。これにより、従来のアルミニウム配線形成技術を用いて下部電極を形成でき、ダマシン法又はデュアルダマシン法を用いて上部電極を形成することができるので、第２態様のＭＩＭ容量素子を容易に形成することができる。
【００２２】
本発明の半導体装置の製造方法の第２局面は、金属材料からなる下部電極と、容量絶縁膜を介して下部電極上に形成された上部電極をもつＭＩＭ容量素子を備えた半導体装置の製造方法において、以下の工程（Ａ）から（Ｄ）を含む。
（Ａ）第１層間絶縁膜上に形成された上層層間絶縁層にＭＩＭ容量素子を形成するための開口部を形成する開口部形成工程、
（Ｂ）上記開口部を埋め込むことなく上記開口部の内壁面及び底面に下部電極を形成する下部電極形成工程、
（Ｃ）上記開口部を埋め込むことなく上記下部電極の表面に容量絶縁膜を形成する容量絶縁膜形成工程、
（Ｄ）上記容量絶縁膜の表面に上部電極を形成する上部電極形成工程。
【００２３】
製造方法の第２局面によれば、下部電極は絶縁層に形成された開口部の内壁面及び底面に形成されており、上部電極は上記開口部内に上記下部電極とは容量絶縁膜を介して形成されているＭＩＭ容量素子を備えた半導体装置を製造することができ、ＭＩＭ容量素子において絶縁層の厚み方向にも電気容量を形成することができるので、単位面積あたりの電気容量を大きくすることができ、ＭＩＭ容量素子の面積サイズを小さくすることができる。
【００２４】
製造方法の第２局面において、上記上部電極形成工程（Ｄ）は、上記開口部に金属材料を埋め込んで上記上部電極を形成することが好ましい。このようにダマシン法を用いることにより、ＭＩＭ容量素子の形成領域において写真製版工程での高いアライメント精度及びエッチング工程で高い加工精度を必要とはしないので、プロセスマージンを広げることができる。
【００２５】
また、製造方法の第２局面において、上記開口部形成工程（Ａ）は、上記上層層間絶縁層としての第２層間絶縁膜、エッチングストッパー層及び第３層間絶縁膜に上記開口部を形成し、上記上部電極形成工程（Ｄ）は、上記開口部に金属材料を埋め込んで上記上部電極を形成するようにしてもよい。この局面において、上記開口部形成工程（Ａ）で上記第３層間絶縁膜に対する開口寸法を上記第２層間絶縁膜及びエッチングストッパー層に対する開口寸法よりも大きくして上記開口部の厚み方向の断面形状をＴ字型又は逆Ｌ字型に形成する例を挙げることができる。
このようにデュアルダマシン法を用いることにより、ＭＩＭ容量素子の形成領域において写真製版工程での高いアライメント精度及びエッチング工程で高い加工精度を必要とはしないので、プロセスマージンを広げることができる。
【００２６】
製造方法の第２局面において、上記下部電極形成工程（Ｂ）は、アルミニウムからなる上記下部電極を形成し、上記上部電極形成工程（Ｄ）は、銅からなる上記上部電極を形成する例を挙げることができる。これにより、従来のアルミニウム配線形成技術を用いて下部電極を形成でき、ダマシン法又はデュアルダマシン法を用いて上部電極を形成することができるので、第２態様のＭＩＭ容量素子を容易に形成することができる。
【００２７】
【発明の実施の形態】
図１は半導体装置の第１態様の一実施例を示す断面図であり、（Ａ）は側面から見た断面図、（Ｂ）は（Ａ）のＡ−Ａ’位置での上面側から見た断面図である。（Ａ）のＭＩＭ容量素子の断面は（Ｂ）のＢ−Ｂ’位置に対応している。（Ａ）ではＭＩＭ容量素子とビアで接続された２階層のメタル配線構造を示し、（Ｂ）ではＭＩＭ容量素子のみを示している。
【００２８】
半導体基板（図示は省略）上に形成された第１層間絶縁層１の表面側に、例えばダマシン法により形成された下部電極部分３及び第１メタル配線層５が設けられている。第１層間絶縁層１は、例えば下層が低誘電率の酸化シリコン膜１ａ、上層が窒化シリコン膜１ｂからなる。酸化シリコン膜１ａの膜厚は例えば１００〜１０００ｎｍ（ナノメートル）、ここでは５００ｎｍである。窒化シリコン膜１ｂの膜厚は例えば１０〜３００ｎｍ、ここでは１００ｎｍである。下部電極部分３及び第１メタル配線層５は例えばＣｕからなり、その膜厚は３００ｎｍである。
【００２９】
下部電極部分３及び第１メタル配線層５の側面及び底面にバリヤメタル層７が形成されている。バリヤメタル層７は例えば窒化チタン（ＴｉＮ）からなり、その膜厚は３０ｎｍである。
【００３０】
下部電極部分３上に、例えばダマシン法により形成された下部電極部分９が形成されている。下部電極部分３と下部電極部分９の間（下部電極部分９の底面）と下部電極部分９の側面にバリヤメタル層１１が形成されている。図１（Ｂ）に示すように、下部電極部分９は下部電極部分３上に帯状に形成されている。バリヤメタル層１１は例えば窒化チタンからなり、その膜厚は３０ｎｍである。
【００３１】
第１下部電極３、バリヤメタル層７，１１及び下部電極部分９はＭＩＭ容量素子の下部電極１３を構成する。下部電極部分９及びバリヤメタル層１１は下部電極１３の凸部を構成している。
【００３２】
第１メタル配線層５上及び下部電極１３上を含む第１層間絶縁層１上に、例えば膜厚が５０ｎｍの窒化シリコン膜１５ａが均一な膜厚をもって形成されている。下部電極１３上の窒化シリコン膜１５ａは容量絶縁膜１５を構成し、第１メタル配線層５上の窒化シリコン膜１５ａはキャップレイヤーを構成する。
【００３３】
第１メタル配線層５上及び下部電極１３上を含む第１層間絶縁層１上に第２層間絶縁層１７が形成されている。第２層間絶縁層１７は例えば下層が低誘電率の酸化シリコン膜１７ａ、上層が窒化シリコン膜１７ｂからなる。
【００３４】
第２層間絶縁層１７上に第３層間絶縁層１９が形成されている。第３層間絶縁層１９は例えば下層が低誘電率の酸化シリコン膜１９ａ、上層が窒化シリコン膜１９ｂからなる。
酸化シリコン膜１７ａ，１９ａの膜厚は例えば１００〜１０００ｎｍ、ここでは５００ｎｍであり、窒化シリコン膜１７ｂ，１９ｂの膜厚は例えば１０〜３００ｎｍ、ここでは１００ｎｍである。
【００３５】
下部電極１３上の第２層間絶縁層１７及び第３層間絶縁層１９に、例えばデュアルダマシン法によりＭＩＭ容量素子の上部電極２１が形成されている。上部電極２１は例えばＣｕからなる上部電極部分２３と、上部電極部分２３の底面及び側面に形成されたバリヤメタル層２５により構成されている。バリヤメタル層２５は例えば窒化チタンからなり、その膜厚は３０ｎｍである。
【００３６】
上部電極２１は、断面方向から見て、下部電極１３の凸部（下部電極部分９及びバリヤメタル１１）に対応して凹部をもつ形状に形成されている。ＭＩＭ容量素子は、容量絶縁膜１５を介して、下部電極１３の凸部に上部電極２１の凹部がはめ込まれた構造になっている。
【００３７】
第１メタル配線層５上の第２層間絶縁層１７及び第３層間絶縁層１９に、例えばデュアルダマシン法により上部電極２１と同時に形成された第２メタル配線層及びビア２７が形成されている。第２メタル配線層及びビア２７は例えばＣｕからなる。第２メタル配線層及びビア２７の側面及び底面にバリヤメタル層２５が形成されている。
上部電極２１上及び第２メタル配線層及びビア２７を含む第３層間絶縁層１９上に例えば膜厚が５０ｎｍ程度の窒化シリコン膜からなるキャップレイヤー２９が形成されている。
【００３８】
このようなＭＩＭ容量素子構造を有することにより、下部電極１３の上面と上部電極２１の下面との間の電気容量だけでなく、両電極１３，２１の側面の間でも電気容量が取れる。これにより、単位面積あたりの電気容量を大きくすることができ、ＭＩＭ容量素子の面積サイズを小さくすることができる。
【００３９】
図２は半導体装置の第１態様の他の実施例を示す断面図であり、（Ａ）は側面から見た断面図、（Ｂ）は（Ａ）のＡ−Ａ’位置での上面側から見た断面図である。（Ａ）のＭＩＭ容量素子の断面は（Ｂ）のＢ−Ｂ’位置に対応している。（Ａ）ではＭＩＭ容量素子とビアで接続された２階層のメタル配線構造を示し、（Ｂ）ではＭＩＭ容量素子のみを示している。図１と同じ機能を果たす部分には同じ符号を付し、それらの部分の説明は省略する。
【００４０】
この実施例では、下部電極１３の下部電極部分９及びバリヤメタル層１１は上面側から見て島状に複数個形成されている。下部電極部分９及びバリヤメタル層１１の上面及び側面に容量絶縁膜１５が均一な膜厚で形成されている。
【００４１】
上部電極２１は下部電極１３の凸部（下部電極部分９及びバリヤメタル１１）に対応して凹部をもつ形状に形成されている。ＭＩＭ容量素子は、容量絶縁膜１５を介して、下部電極１３の凸部に上部電極２１の凹部がはめ込まれた構造になっている。
【００４２】
この実施例でも、図１を参照して説明した実施例と同様に、下部電極１３の上面と上部電極２１の下面との間の電気容量だけでなく、下部電極１３の下部電極部分９の側面と上部電極２１の凹部内の側面の間でも電気容量が取れる。これにより、単位面積あたりの電気容量を大きくすることができ、ＭＩＭ容量素子の面積サイズを小さくすることができる。
【００４３】
図３及び図４は半導体装置の製造方法の第１局面の一実施例を示す工程断面図である。図１と同じ機能を果たす部分には同じ符号を付す。図１、図３及び図４を参照してこの実施例を説明する。
【００４４】
（１）例えばＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法により、半導体基板（図示は省略）上に酸化シリコン膜１ａを５００ｎｍの膜厚に形成する。酸化シリコン膜１ａ上に、例えばＣＶＤ法により、窒化シリコン膜１ｂを１００ｎｍの膜厚に形成する。酸化シリコン膜１ａ及び窒化シリコン膜１ｂは第１層間絶縁層１を構成する。
【００４５】
ダマシン法により、第１層間絶縁層１の表面側に、下部電極部分３、第１メタル配線層５及びバリヤメタル層７を形成する（図３（ａ）参照）。
工程（１）におけるダマシン法の一例を以下に簡単に説明する。
【００４６】
写真製版技術により、ＭＩＭ容量素子の下部電極部分３の形成領域及び第１メタル配線層５の形成領域に開口部をもつレジストパターンを形成する。そのレジストパターンをマスクにして、例えばＡｒ／ＣＦ４／Ｏ２系のガスを用いたドライエッチングにより窒化シリコン膜１ｂを選択的に除去して窒化シリコン膜１ｂに開口部を形成する。パターニングされた窒化シリコン膜１ｂをマスクにして、例えばＣ４Ｆ６／ＣＯ／Ａｒ／Ｏ２系のガスを用いたドライエッチングにより酸化シリコン膜１ａの表面側の一部を選択的に除去して、酸化シリコン膜１ａに下部電極用の溝及び第１メタル配線用の溝を形成する。
【００４７】
その溝内を含む第１層間絶縁層１の表面に、スパッタ法により窒化チタンからなるバリヤメタル層７を形成する。Ｃｕスパッタ法によりバリヤメタル層７の表面にシード層を形成し、シード層の導電性を用いて、メッキ技術により、バリヤメタル層７上にＣｕを成膜する。例えば硝酸／硝酸鉄／アンモニア／シリカからなるスラリーを用いたＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）法により、溝外のＣｕ及びバリヤメタル７を研磨削除して下部電極部分３及び第１メタル配線層を形成する。このように溝構造を形成し、金属物質を埋め込んで配線などを形成する方法をダマシン法という。
【００４８】
（２）下部電極部分３上及び第１メタル配線層５上を含む第１層間絶縁層１上に、例えばＣＶＤ法により、酸化シリコン膜３１ａを５００ｎｍの膜厚に形成し、さらにその上に、ＣＶＤ法により、窒化シリコン膜３１ｂを１００ｎｍの膜厚に形成する。上記と同様のダマシン法により、下部電極部分３上の酸化シリコン膜３１ａ及び窒化シリコン膜３１ｂに、バリヤメタル層１１及び下部電極部分９を形成する。これにより、下部電極部分９及びバリヤメタル層１１を凸部とする、下部電極部分３，９及びバリヤメタル層７，１１からなる下部電極１３を形成する（図３（ｂ）参照）。
【００４９】
（３）窒化シリコン膜３１ｂ及び酸化シリコン膜３１ａを除去する。例えばＣＶＤ法により、下部電極１３上及び第１メタル配線層５上を含む第１層間絶縁層１上全面に、窒化シリコン膜１５ａを５０ｎｍの膜厚に形成する（図３（ｃ）参照）。
【００５０】
（４）例えばＣＶＤ法により、第１層間絶縁層１上全面に酸化シリコン膜１７ａを８００ｎｍの膜厚に形成する。ＣＭＰ法を用いて、下部電極部分９の上面に形成された窒化シリコン膜１５ａの表面まで平坦化エッチングを行なう。平坦化後の酸化シリコン膜１７ａの膜厚は５００ｎｍ程度である。酸化シリコン膜１７ａ上及び露出した窒化シリコン膜１５ａ上に、例えばＣＶＤ法により、エッチングストッパー層としての窒化シリコン膜１７ｂを１００ｎｍの膜厚に形成する。酸化シリコン膜１７ａ及び窒化シリコン膜１７ｂは第２層間絶縁層１７を構成する。
【００５１】
ここでは下部電極部分９の上面に形成された窒化シリコン膜１５ａの表面が露出するように酸化シリコン膜１７ａを形成しているが、本発明の半導体装置の製造方法はこれに限定されるものではなく、下部電極部分９の上面に形成された窒化シリコン膜１５ａ上にも酸化シリコン膜１７ａを形成しておき、下部電極部分９上の領域において、窒化シリコン膜１５ａと窒化シリコン膜１７ｂの間に酸化シリコン膜１７ａを形成するようにしてもよい。その場合、下記の工程（６）で下部電極１３上の窒化膜１７ｂを除去する際に容量絶縁膜となる下部電極１３上の窒化シリコン膜１５ａを除去しないようにすることができる。
【００５２】
例えばＣＶＤ法により、第２層間絶縁層１７上に酸化シリコン膜１９ａを５００ｎｍの膜厚に形成する。酸化シリコン膜１９ａ上に、例えばＣＶＤ法により、窒化シリコン膜１９ｂを１００ｎｍの膜厚に形成する。酸化シリコン膜１９ａ及び窒化シリコン膜１９ｂは第３層間絶縁層１９を構成する（図４（ｄ）参照）。第２層間絶縁層１７及び第３層間絶縁層１９は本発明の半導体装置の製造方法での上層層間絶縁層を構成する。
【００５３】
（５）写真製版技術及びエッチング技術により、窒化シリコン膜１９ｂ及び酸化シリコン膜１９ａに上部電極用溝３３及び第２メタル配線用溝３５を形成する。酸化シリコン膜１９ａのエッチング時に、窒化シリコン膜１７ｂはエッチングストッパー層として機能する（図４（ｅ）参照）。
【００５４】
（６）写真製版技術により、ＭＩＭ容量素子の上部電極の凹部突起となる領域及びビア形成領域に開口部をもつレジストパターンを形成する。エッチング技術により、窒化シリコン膜１７ｂ及び酸化シリコン膜１７ａを選択的に除去して、下部電極１３の形成領域に上部電極用開口部３７を形成し、第１メタル配線層５の形成領域にビアホール３９を形成する。窒化シリコン膜１７ｂをエッチングする際、窒化シリコン膜１５ａをエッチングしないようにする。酸化シリコン膜１７ａのエッチング時に、窒化シリコン膜１５ａはエッチングストッパー層として機能する。その後、レジストパターンを除去する。
【００５５】
写真製版技術により、上部電極用溝３３及び上部電極用開口部３７を覆い、第２メタル配線用溝３５及びビアホール３９に対応して開口部をもつレジストパターンを形成した後、エッチング技術により、そのレジストパターンをマスクにして、上部電極用溝３３内の窒化シリコン膜１７ｂ及びスルーホール３９底部の窒化シリコン膜１５ａを選択的に除去する。その後、レジストパターンを除去する（図４（ｆ）参照）。
【００５６】
（７）上記のダマシン法と同様にして、上部電極用溝３３内、第２メタル配線用溝３５内、上部電極用開口部３７内及びビアホール３９内にバリヤメタル層２５の形成及びＣｕの埋込みを行なって、上部電極部分２３及び第２メタル配線層及びビア２７を同時に形成する。下部電極１３と上部電極２１の間の窒化シリコン膜１５ａは容量絶縁膜１５を構成する。その後、ＣＶＤ法により、例えば窒化シリコン膜からなるキャップレイヤー２９を１０〜３００ｎｍ、ここでは５０ｎｍの膜厚に形成する（図１参照）。
一般的に、このようにメタル配線層とビアを同時に埋め込むプロセスはデュアルダマシン法と呼ばれている。
【００５７】
このように、この実施例によれば、下部電極１３に上部電極２１側に突出する凸部が形成されており、上部電極２１に下部電極１３の凸部に対応して凹部が形成されており、下部電極１３の凸部は上部電極２１の凹部内に容量絶縁膜１５を介して配置されているＭＩＭ容量素子を備えた本発明の半導体装置を製造することができる。
【００５８】
さらに、上部電極２１をデュアルダマシン法により形成しているので、ＭＩＭ容量素子の形成領域において写真製版工程での高いアライメント精度及びエッチング工程で高い加工精度を必要とはしないので、プロセスマージンを広げることができる。
【００５９】
図５は半導体装置の第１態様のさらに他の実施例を示す断面図であり、（Ａ）は側面から見た断面図、（Ｂ）は（Ａ）のＡ−Ａ’位置での上面側から見た断面図である。（Ａ）のＭＩＭ容量素子の断面は（Ｂ）のＢ−Ｂ’位置に対応している。（Ａ）ではＭＩＭ容量素子とビアで接続された２階層のメタル配線構造を示し、（Ｂ）ではＭＩＭ容量素子のみを示している。図１と同じ機能を果たす部分には同じ符号を付し、それらの部分の詳細な説明は省略する。
【００６０】
半導体基板（図示は省略）上に形成された第１層間絶縁層１の表面側に下部電極部分３及び第１メタル配線層５が形成され、下部電極部分３及び第１メタル配線層５の側面及び底面にバリヤメタル層７が形成されている。下部電極部分３上、第１メタル配線層５上及びバリヤメタル層７上を含む第１層間絶縁層１上に、例えば膜厚が１０〜１００ｎｍ、ここでは１０ｎｍの窒化シリコン膜１６ａが均一な膜厚をもって形成されている。窒化シリコン膜１６ａは下部電極部分３及び第１メタル配線層５を形成する銅材料の拡散を防ぐキャップレイヤーとして働く。下部電極部分３上の窒化シリコン膜１６ａが一部除去されており、その除去部分に下部電極部分９が形成されている。下部電極部分３と下部電極部分９の間と、下部電極部分９の側面にバリヤメタル層１１が形成されている。下部電極部分３，９及びバリヤメタル層７，１１は下部電極を構成する。
【００６１】
下部電極１３上に、例えば膜厚が１０〜５０ｎｍ、ここでは３０ｎｍの酸化シリコン膜１６ｂが形成されている。酸化シリコン膜１６ｂは、下部電極部分９の形成領域を除く下部電極部分３上の領域において窒化シリコン膜１６ａを介して形成されている。
【００６２】
第１メタル配線層５上及び下部電極１３上を含む第１層間絶縁層１上に、下層が酸化シリコン膜１７ａ、上層が窒化シリコン膜１７ｂからなる第２層間絶縁層１７が形成され、さらにその上に、下層が酸化シリコン膜１９ａ、上層が窒化シリコン膜１９ｂからなる第３層間絶縁層１９が形成されている。
【００６３】
下部電極１３上の第２層間絶縁層１７及び第３層間絶縁層１９に、上部電極部分２３とバリヤメタル層２５からなる上部電極２１が形成されている。下部電極１３と上部電極２１の間の窒化シリコン膜１６ａ及び酸化シリコン膜１６ｂは容量絶縁膜を構成する。第１メタル配線層５上の第２層間絶縁層１７及び第３層間絶縁層１９に、第２メタル配線層及びビア２７が形成されている。上部電極２１上及び第２メタル配線層及びビア２７を含む第３層間絶縁層１９上にキャップレイヤー２９が形成されている。
【００６４】
この実施例では、図１に示した実施例と同様に、下部電極１３の上面と上部電極２１の下面との間の電気容量だけでなく、両電極１３，２１の側面の間でも電気容量が取れので、単位面積あたりの電気容量を大きくすることができ、ＭＩＭ容量素子の面積サイズを小さくすることができる。
【００６５】
この実施例では下部電極１３の下部電極部分９及びバリヤメタル層１１は上面側から見て帯状に形成されているが、本発明の半導体装置はこれに限定されるものではなく、図２に示した実施例と同様に、下部電極部分９及びバリヤメタル層１１は上面側から見て島状に複数個形成されているようにしてもよい。
【００６６】
図６及び図７は半導体装置の製造方法の第１局面の他の実施例を示す工程断面図である。図５と同じ機能を果たす部分には同じ符号を付す。図５、図６及び図７を参照してこの実施例を説明する。
【００６７】
（１）図３（ａ）を参照して説明した製造方法の実施例の工程（１）と同様にして、半導体基板（図示は省略）上に酸化シリコン膜１ａと窒化シリコン膜１ｂを順次形成して第１層間絶縁層１を形成し、ダマシン法により、第１層間絶縁層１の表面側に、下部電極部分３、第１メタル配線層５及びバリヤメタル層７を形成する。さらに、膜厚が１０〜１００ｎｍ、ここでは１０ｎｍの窒化シリコン膜１６ａを形成する（図６（ａ）参照）。
【００６８】
（２）図３（ｂ）を参照して説明した製造方法の実施例の工程（２）と同様にして、第１層間絶縁層１上に酸化シリコン膜３１ａと窒化シリコン膜３１ｂを順次形成し、ダマシン法により、下部電極部分３上の酸化シリコン膜３１ａ、窒化シリコン膜３１ｂ及び窒化シリコン膜１６ａにバリヤメタル層１１及び下部電極部分９を形成して下部電極１３を形成する（図６（ｂ）参照）。
【００６９】
（３）窒化シリコン膜３１ｂ及び酸化シリコン膜３１ａを除去する。例えばＣＶＤ法により、下部電極１３上及び第１メタル配線層５上を含む第１層間絶縁層１上全面に、膜厚が３０ｎｍの酸化シリコン膜１６ｂ、膜厚が１０〜１００ｎｍ、ここでは３０ｎｍの窒化シリコン膜１６ｃを順次形成する。写真製版技術により、下部電極１３の形成領域を覆うようにレジストパターンを形成した後、エッチング技術により、そのレジストパターンをマスクにして、窒化シリコン膜１６ｃ及び酸化シリコン膜１６ｂを選択的に除去する。これにより、第１メタル配線層５上の窒化シリコン膜１６ｃ及び酸化シリコン膜１６ｂが除去される。その後、レジストパターンを除去する（図６（ｃ）参照）。
【００７０】
（４）例えばＣＶＤ法及びＣＭＰ法により、下部電極部分９の上面の上に形成された窒化シリコン膜１６ｃの表面が露出するように、第１層間絶縁層１上全面に酸化シリコン膜１７ａを形成し、さらにその上に、例えばＣＶＤ法により窒化シリコン膜１７ｂを形成して、第２層間絶縁層１７を形成する。例えばＣＶＤ法により、第２層間絶縁層１７上に酸化シリコン膜１９ａを形成し、さらにその上に窒化シリコン膜１９ｂを形成して第３層間絶縁層１９を形成する（図７（ｄ）参照）。
【００７１】
（５）写真製版技術及びエッチング技術により、窒化シリコン膜１９ｂ及び酸化シリコン膜１９ａに上部電極用溝３３及び第２メタル配線用溝３５を形成する（図７（ｅ）参照）。
【００７２】
（６）写真製版技術により、ＭＩＭ容量素子の上部電極の凹部突起となる領域及びビア形成領域に開口部をもつレジストパターンを形成する。エッチング技術により、窒化シリコン膜１７ｂ及び酸化シリコン膜１７ａを選択的に除去して、上部電極用開口部３７及びビアホール３９を形成する。窒化シリコン膜１７ｂをエッチングする際、下部電極１３の形成領域において窒化シリコン膜１６ｃが除去されて酸化シリコン膜１６ｂが露出しないようにする。
続いて、エッチング技術により、ビアホール３９底部の窒化シリコン膜１６ａを除去する。このとき、上部電極用開口部３７内の窒化シリコン膜１６ｃも除去される。その後、レジストパターンを除去する（図７（ｆ）参照）。
【００７３】
（７）上記のダマシン法と同様にして、上部電極用溝３３内、第２メタル配線用溝３５内、上部電極用開口部３７内及びビアホール３９内にバリヤメタル層２５の形成及びＣｕの埋込みを行なって、上部電極部分２３及び第２メタル配線層及びビア２７を同時に形成する。下部電極１３と上部電極２３の間の窒化シリコン膜１６ａ及び酸化シリコン膜１６ｂは容量絶縁膜１６を構成する。その後、ＣＶＤ法により、例えば窒化シリコン膜からなるキャップレイヤー２９を１０〜３００ｎｍ、ここでは５０ｎｍの膜厚に形成する（図５参照）。
【００７４】
このように、この実施例によれば、下部電極１３に上部電極２１側に突出する凸部が形成されており、上部電極２１に下部電極１３の凸部に対応して凹部が形成されており、下部電極１３の凸部は、下層が窒化シリコン膜１６ａ、上層が酸化シリコン膜１６ｂの積層膜からなる容量絶縁膜１６を介して上部電極２１の凹部内に配置されているＭＩＭ容量素子を備えた本発明の半導体装置を製造することができる。
【００７５】
さらに、上部電極２１をデュアルダマシン法により形成しているので、ＭＩＭ容量素子の形成領域において写真製版工程での高いアライメント精度及びエッチング工程で高い加工精度を必要とはしないので、プロセスマージンを広げることができる。
【００７６】
この製造方法の実施例の工程（６）において、上部電極用開口部３７内の窒化シリコン膜１６ｃ及びスルーホール３９底部の窒化シリコン膜１６ａを除去した後、上部電極用開口部３７内の酸化シリコン膜１６ｂを除去するようにしてもよい。これにより、窒化シリコン膜１６ａを容量絶縁膜とするＭＩＭ容量素子を形成することができる。
【００７７】
図３及び図４を参照して説明した製造方法の実施例ならびに図６及び図７を参照して説明した製造方法の実施例では、デュアルダマシン法により上部電極２１を形成しているが、本発明の製造方法はこれに限定されるものではない。例えばダマシン法により、下部電極１３の凸部を構成する下部電極部分９の側面に対応して、上部電極２１の凹部を形成するための上部電極部分を形成した後、その上部電極部分上、及び、下部電極部分９上の容量絶縁膜１５又は１６上に別の上部電極部分を形成して、それらの上部電極部分により上部電極を形成するようにしてもよい。この場合でも、上部電極を形成する際に、ＭＩＭ容量素子の形成領域において写真製版工程での高いアライメント精度及びエッチング工程で高い加工精度を必要とはしないので、プロセスマージンを広げることができる。
【００７８】
図１から図７では、下部電極１３に上部電極２１側に突出する凸部が形成されており、上部電極２１に下部電極１３の凸部に対応して凹部が形成されており、下部電極１３の凸部は上部電極２１の凹部内に容量絶縁膜１５又は１６を介して配置されているＭＩＭ容量素子を示しているが、本発明が適用されるＭＩＭ容量素子はこれに限定されるものではなく、上部電極に下部電極側に突出する凸部が形成されており、下部電極に上部電極の凸部に対応して凹部が形成されており、下部電極の凸部は上部電極の凹部内に容量絶縁膜を介して配置されているＭＩＭ容量素子であってもよい。
【００７９】
また、上部電極又は下部電極に形成される凸部、及び他方の電極に形成される凹部は、例えば図８に示すように、下部電極１３に複数本の帯状の凸部を構成する下部電極部分９を設け、上部電極２１に下部電極部分９に対応して凹部を設けてもよいし、図９に示すように、下部電極１３にマトリクス状に下部電極部分９を設け、上部電極２１に下部電極部分９に対応して凹部を設けてもよい。ただし、上部電極又は下部電極に形成される凸部、及び他方の電極に形成される凹部の形状及び配置はこれらに限定されるものではなく、他の形状及び配置であってもよい。
【００８０】
図１０は半導体装置の第２態様の一実施例を示す断面図であり、（Ａ）は側面から見た断面図、（Ｂ）は（Ａ）のＡ−Ａ’位置での上面側から見た断面図である。（Ａ）のＭＩＭ容量素子の断面は（Ｂ）のＢ−Ｂ’位置に対応している。（Ａ）ではＭＩＭ容量素子とビアで接続された２階層のメタル配線構造を示し、（Ｂ）ではＭＩＭ容量素子のみを示している。図１と同じ機能を果たす部分には同じ符号を付し、それらの部分の詳細な説明は省略する。
【００８１】
半導体基板（図示は省略）上に形成された第１層間絶縁層１の表面側に、例えばダマシン法により形成された第１メタル配線層５及び第１メタル配線層（下層配線層）４７が設けられている。第１層間絶縁層１は下層が低誘電率の酸化シリコン膜１ａ、上層が窒化シリコン膜１ｂからなる。第１メタル配線層４７及び第１メタル配線層５は例えばＣｕからなり、その膜厚は例えば３００ｎｍである。
第１メタル配線層４７及び第１メタル配線層５の側面及び底面にバリヤメタル層７が形成されている。
【００８２】
第１メタル配線層５上及び第１メタル配線層４７上を含む第１層間絶縁層１上に、例えば膜厚が１０〜３００ｎｍ、膜厚が５０ｎｍの窒化シリコン膜４９が形成されている。窒化シリコン膜４９はキャップレイヤーを構成する。
第１メタル配線層５上及び第１メタル配線層４７上を含む窒化シリコン膜４９上に、下層が低誘電率の酸化シリコン膜１７ａ、上層が窒化シリコン膜１７ｂからなる第２層間絶縁層１７が形成され、さらにその上に、下層が低誘電率の酸化シリコン膜１９ａ、上層が窒化シリコン膜１９ｂからなる第３層間絶縁層１９が形成されている。
【００８３】
第１メタル配線層４７上の窒化シリコン膜４９、第２層間絶縁層１７及び第３層間絶縁層１９に、厚み方向の断面形状がＴ字型の開口部５１が形成されている。開口部５１は紙面垂直方向に帯状に形成されている。
開口部５１の内壁面及び底面に、例えば膜厚が５０〜５００ｎｍ、ここでは２００ｎｍのアルミニウムからなる下部電極５３が形成されている。下部電極５３は開口部５１の底面で第１メタル配線層４７と接触している。図示は省略するが、下部電極５３と第１メタル配線層４７の間には例えば窒化チタンからなる膜厚が３０ｎｍのバリヤメタルが形成されている。
開口部５１内で下部電極５３の表面に、容量絶縁膜を構成する酸化シリコン膜５５が形成されている。酸化シリコン膜５５の膜厚は例えば５〜１００ｎｍ、ここでは５０ｎｍである。
【００８４】
例えばデュアルダマシン法により、下部電極５３及び酸化シリコン膜５５が内部に形成された開口部５１内に導電材料が埋め込まれて上部電極５７が形成されている。上部電極５７は例えばＣｕからなる上部電極部分５９と、上部電極部分５９の底面及び側面に形成されたバリヤメタル層６１により構成されている。バリヤメタル層６１は例えば窒化チタンからなり、その膜厚は３０ｎｍである。
ＭＩＭ容量素子は、開口部５１内に形成された下部電極５３、容量絶縁膜５５及び上部電極５７により構成されている。
【００８５】
第１メタル配線層５上の第２層間絶縁層１７及び第３層間絶縁層１９に、例えばデュアルダマシン法により上部電極５７と同時に形成された第２メタル配線層及びビア２７が形成されている。第２メタル配線層及びビア２７の側面及び底面にバリヤメタル層２５が形成されている。
上部電極５７上及び第２メタル配線層及びビア２７を含む第３層間絶縁層１９上に窒化シリコン膜からなるキャップレイヤー２９が形成されている。
【００８６】
このようなＭＩＭ容量素子構造を有することにより、絶縁層１７，１９の厚み方向にも電気容量を形成することができるので、単位面積あたりの電気容量を大きくすることができ、ＭＩＭ容量素子の面積サイズを小さくすることができる。
【００８７】
図１１は半導体装置の第２態様の他の実施例を示す断面図であり、（Ａ）は側面から見た断面図、（Ｂ）は（Ａ）のＡ−Ａ’位置での上面側から見た断面図である。（Ａ）のＭＩＭ容量素子の断面は（Ｂ）のＢ−Ｂ’位置に対応している。
（Ａ）ではＭＩＭ容量素子とビアで接続された２階層のメタル配線構造を示し、（Ｂ）ではＭＩＭ容量素子のみを示している。図１０と同じ機能を果たす部分には同じ符号を付し、それらの部分の説明は省略する。
【００８８】
この実施例が図１０に示した実施例と異なる点は、開口部５１が上面側から見て島状に複数個形成されている点である。
各開口部５１内に、下部電極５３、容量絶縁膜５５及び上部電極５７からなるＭＩＭ容量素子が形成されている。
【００８９】
この実施例でも、図１０を参照して説明した実施例と同様に、絶縁層１７，１９の厚み方向にも電気容量を形成することができるので、単位面積あたりの電気容量を大きくすることができ、ＭＩＭ容量素子の面積サイズを小さくすることができる。
【００９０】
図１２及び図１３は半導体装置の製造方法の第２局面の一実施例を示す工程断面図である。図１０と同じ機能を果たす部分には同じ符号を付す。図１０、図１２及び図１３を参照してこの実施例を説明する。
【００９１】
（１）図３（ａ）を参照して説明した製造方法の実施例の工程（１）と同様にして、半導体基板（図示は省略）上に酸化シリコン膜１ａと窒化シリコン膜１ｂを順次形成して第１層間絶縁層１を形成し、ダマシン法により、第１層間絶縁層１の表面側に、第１メタル配線層４７、第１メタル配線層５及びバリヤメタル層７を形成する。さらに、膜厚が１０〜３００ｎｍ、ここでは５０ｎｍの窒化シリコン膜４９を形成する（図１２（ａ）参照）。
【００９２】
（２）例えばＣＶＤ法により、窒化シリコン膜４９上全面に、低誘電率の酸化シリコン膜１７ａ、エッチングストッパー層としての窒化シリコン膜１７ｂ、低誘電率の酸化シリコン膜１９ａ、及びエッチングストッパー層としての窒化シリコン膜１９ｂを順次形成する。酸化シリコン膜１７ａ，１９ａの膜厚は例えば１００〜１０００ｎｍ、ここでは５００ｎｍに形成し、窒化シリコン膜１７ｂ，１９ｂの膜厚は例えば１０〜３００ｎｍ、ここでは１００ｎｍに形成する。酸化シリコン膜１７ａ及び窒化シリコン膜１７ｂは第２層間絶縁層１７を構成し、酸化シリコン膜１９ａ及び窒化シリコン膜１９ｂは第９層間絶縁層１９を構成する（図１２（ｂ）参照）。
【００９３】
（３）写真製版技術及びエッチング技術により、窒化シリコン膜１９ｂ及び酸化シリコン膜１９ａにＭＩＭ容量素子用溝５１ａ及び第２メタル配線用溝３５を形成する。
写真製版技術により、ＭＩＭ容量素子用溝５１ａの所定の領域及びビア形成領域に開口部をもつレジストパターンを形成し、エッチング技術により、窒化シリコン膜１７ｂ、酸化シリコン膜１７ａ及び窒化シリコン膜４９を選択的に除去して、ＭＩＭ容量素子用開口部５１ｂ及びビアホール３９を形成する。その後、レジストパターンを除去する（図１２（ｃ）参照）。ＭＩＭ容量素子用溝５１ａ及びＭＩＭ容量素子用開口部５１ｂは開口部５１を構成する。
【００９４】
（４）スパッタ法により、開口部５１内、第２メタル配線用溝３５内及びビアホール３９内を含む第３層間絶縁膜１９上全面にバリヤメタル（図示は省略）を形成し、さらにその上に下部電極用のアルミニウム膜６３を例えば５０〜５００ｎｍ、ここでは２００ｎｍの膜厚に形成する。さらにその上に、ＣＶＤ法により、容量絶縁膜用の酸化シリコン膜６５を例えば５〜１００ｎｍ、ここでは５０ｎｍの膜厚に形成する（図１３（ｄ）参照）。
【００９５】
（５）写真製版技術により、ＭＩＭ容量素子形成領域である開口部５１の形成領域のみを覆うレジストパターンを形成し、エッチング技術によりそのレジストパターンをマスクにして酸化シリコン膜６５及びアルミニウム膜６３を選択的に除去する。酸化シリコン膜６５に対するエッチング処理は、Ｃ４Ｆ６／ＣＯ／Ａｒ／Ｏ２系のガスを用いたドライエッチングにより行ない、アルミニウム膜６３に対するエッチング処理はＣｌ２／ＢＣｌ３系のガスを用いたドライエッチングにより行なった。これにより、開口部５１内の酸化シリコン膜６５及びアルミニウム膜６３のみを残存させてアルミニウム膜６３から下部電極５３を形成し、酸化シリコン膜６５から容量絶縁膜５５を形成する。その後、レジストパターンを除去する（図１３（ｅ）参照）。
【００９６】
（７）上記のダマシン法と同様にして、下部電極５３及び容量絶縁膜５５が形成された開口部５１内、第２メタル配線用溝３５内及びビアホール３９内にバリヤメタル層６１の形成及びＣｕの埋込みを行なって、上部電極部分５９及び第２メタル配線層及びビア２７を同時に形成する。これにより、開口部５１内に、上部電極部分５９及びバリヤメタル６１からなる上部電極５７を形成し、下部電極５３、容量絶縁膜５５及び上部電極部分５９からなるＭＩＭ容量素子を形成する。その後、ＣＶＤ法により、例えば窒化シリコン膜からなるキャップレイヤー２９を１０〜３００ｎｍ、ここでは５０ｎｍの膜厚に形成する（図１０参照）。
【００９７】
このように、この実施例によれば、下部電極５３は絶縁層１７，１９に形成された開口部５１の内壁面及び底面に形成されており、上部電極５７は開口部５１内に下部電極５３とは容量絶縁膜５５を介して形成されているＭＩＭ容量素子を備えた半導体装置を製造することができ、ＭＩＭ容量素子において絶縁層１７，１９の厚み方向にも電気容量を形成することができるので、単位面積あたりの電気容量を大きくすることができ、ＭＩＭ容量素子の面積サイズを小さくすることができる。
【００９８】
さらに、上部電極５７をデュアルダマシン法により形成しているので、ＭＩＭ容量素子の形成領域において写真製版工程での高いアライメント精度及びエッチング工程で高い加工精度を必要とはしないので、プロセスマージンを広げることができる。
【００９９】
また、この実施例では図１０に示したＭＩＭ容量素子を形成しているが、同様にして図１１に示したＭＩＭ容量素子も形成することができる。
【０１００】
図１４は半導体装置の第２態様のさらに他の実施例を示す断面図であり、（Ａ）は側面から見た断面図、（Ｂ）は（Ａ）のＡ−Ａ’位置での上面側から見た断面図である。（Ａ）のＭＩＭ容量素子の断面は（Ｂ）のＢ−Ｂ’位置に対応している。（Ａ）ではＭＩＭ容量素子とビアで接続された２階層のメタル配線構造を示し、（Ｂ）ではＭＩＭ容量素子のみを示している。図１０と同じ機能を果たす部分には同じ符号を付し、それらの部分の説明は省略する。
【０１０１】
この実施例が図１０に示した実施例と異なる点は、ＭＩＭ容量素子が形成される開口部６７は厚み方向の断面形状が逆Ｌ字型に形成されている点である。開口部６７内に、下部電極５３、容量絶縁膜５５及び上部電極５７からなるＭＩＭ容量素子が形成されている。
【０１０２】
この実施例でも、図１０を参照して説明した実施例と同様に、絶縁層１７，１９の厚み方向にも電気容量を形成することができるので、単位面積あたりの電気容量を大きくすることができ、ＭＩＭ容量素子の面積サイズを小さくすることができる。
【０１０３】
この実施例のＭＩＭ容量素子は、図１０、図１２及び図１３を参照して説明した製造方法の実施例と同様にして形成することができる。
また、この実施例のＭＩＭ容量素子について、上面側から見た断面図は図１５に示すように島状に形成されていてもよい。
【０１０４】
図１６は半導体装置の第２態様のさらに他の実施例を示す断面図であり、（Ａ）は側面から見た断面図、（Ｂ）は（Ａ）のＡ−Ａ’位置での上面側から見た断面図である。（Ａ）のＭＩＭ容量素子の断面は（Ｂ）のＢ−Ｂ’位置に対応している。（Ａ）ではＭＩＭ容量素子とビアで接続された２階層のメタル配線構造を示し、（Ｂ）ではＭＩＭ容量素子のみを示している。図１０と同じ機能を果たす部分には同じ符号を付し、それらの部分の説明は省略する。
【０１０５】
この実施例が図１０に示した実施例と異なる点は、ＭＩＭ容量素子が形成される開口部６９は第２層間絶縁膜１７に形成されている点である。開口部６９内に、下部電極５３、容量絶縁膜５５及び上部電極５７からなるＭＩＭ容量素子が形成されている。また、第１メタル配線層５上に、上部電極５７と同時に形成されたバリヤメタル２５及びビア７１が形成されている。図１６では第２層間絶縁膜１７上に形成される第３層間絶縁膜の図示はしていない。
【０１０６】
この実施例でも、絶縁層１７の厚み方向にも電気容量を形成することができるので、単位面積あたりの電気容量を大きくすることができ、ＭＩＭ容量素子の面積サイズを小さくすることができる。
【０１０７】
この実施例のＭＩＭ容量素子は、デュアルダマシン法ではなく、絶縁層１７を形成した後、シングルダマシン法を用いることにより形成することができる。
また、この実施例のＭＩＭ容量素子について、上面側から見た断面図は図１７に示すように島状に形成されていてもよい。
【０１０８】
図１から図１７では、半導体基板の図示を省略しているが、第１層間絶縁層１は半導体基板に接して形成されたものであってもよいし、半導体基板と第１層間絶縁層１の間に１層又は複数層の層間絶縁層が形成されていてもよい。また、第１メタル配線層は最下層のメタル配線層であってもよいし、第１メタル配線層５よりも下層に他のメタル配線層が形成されていてもよい。
【０１０９】
上記の実施例では、バリヤメタル層として窒化チタンを用いているが、本発明はこれに限定されるものではなく、バリヤメタル層としては、例えば窒化タングステン（ＷｘＮ）等、他の材料からなるものを用いることができる。
【０１１０】
また、本発明の半導体装置及びその製造方法は、例えば電源ラインのノイズ除去用にＭＩＭ容量素子を備えている半導体装置及びその製造方法に適用することができる。そのような半導体装置では、例えば図１８に示すように、ＭＩＭ容量素子４１は電源Ｖｃｃに接続されている電源ライン４３と、グランド（ＧＮＤ）に接続されているグランドライン４５の間に接続されている。これにより、電源Ｖｃｃから来るノイズをＭＩＭ容量素子４１で鈍らせ、安定した電圧を供給することができる。
【０１１１】
ただし、本発明が適用される半導体装置及びその製造方法は電源ラインのノイズ除去用にＭＩＭ容量素子を備えている半導体装置及びその製造方法に限定されるものではなく、ＭＩＭ容量素子を備えた半導体装置及びその製造方法であれば本発明を適用することができる。
【０１１２】
以上、本発明の半導体装置及びその製造方法の実施例を説明したが、本発明はこれらに限定されるものではなく、特許請求の範囲に記載された本発明の範囲内で種々の変更が可能である。
【０１１３】
【発明の効果】
請求項１及び２に記載された半導体装置では、ＭＩＭ容量素子を備え、ＭＩＭ容量素子の下部電極と上部電極は、一方の電極に他方の電極側に突出する凸部が形成されており、他方の電極に上記凸部に対応して凹部が形成されており、上記凸部は上記凹部内に容量絶縁膜を介して配置されているようにしたので、凸部の側面と凹部の側面の間にも電気容量を形成することができ、単位面積あたりの電気容量を大きくすることができる。
【０１１４】
請求項３及び４に記載された半導体装置では、ＭＩＭ容量素子を備えた半導体装置であって、下部電極は絶縁層に形成された開口部の内壁面及び底面に形成されており、上部電極は開口部内に下部電極とは容量絶縁膜を介して形成されているようにしたので、絶縁層の厚み方向にも電気容量を形成することができ、単位面積あたりの電気容量を大きくすることができる。
【０１１５】
請求項５に記載された半導体装置では、下部電極はアルミニウムにより形成され、上部電極は銅により形成されているようにしたので、従来のアルミニウム配線形成技術を用いて下部電極を形成でき、ダマシン法又はデュアルダマシン法を用いて上部電極を形成することができ、第２態様のＭＩＭ容量素子を容易に形成することができる。
【０１１６】
請求項６に記載された半導体装置の製造方法では、第１層間絶縁層上に、上面に凸部又は凹部をもつ下部電極を形成する下部電極形成工程（Ａ）、下部電極の表面に容量絶縁膜を形成する容量絶縁膜形成工程（Ｂ）、容量絶縁膜上及び第１層間絶縁層上に上層層間絶縁層を形成する第２層間絶縁層形成工程（Ｃ）、容量絶縁膜上の上層層間絶縁層を選択的に除去した後、その除去部分に金属材料を埋め込んで、下部電極上に容量絶縁膜を介して上部電極を形成する上部電極形成工程（Ｄ）を含むようにしたので、ＭＩＭ容量素子を備えた本発明の半導体装置を製造することができ、凸部の側面と凹部の側面の間にも電気容量を形成することができ、単位面積あたりの電気容量を大きくすることができる。
【０１１７】
請求項７及び８に記載された半導体装置の製造方法では、上層層間絶縁層形成工程（Ｃ）は、容量絶縁膜として上層層間絶縁層とはエッチング選択比があるものを形成し、上部電極形成工程（Ｄ）は、ダマシン法により、容量絶縁膜をエッチングストッパー層として容量絶縁膜上の上層層間絶縁層を選択的に除去した後、その除去部分に金属材料を埋め込んで上部電極を形成するようにしたので、ＭＩＭ容量素子の形成領域において写真製版工程での高いアライメント精度及びエッチング工程で高い加工精度を必要とはしないので、プロセスマージンを広げることができる。
【０１１８】
請求項９及び１０に記載された半導体装置の製造方法では、上層層間絶縁層形成工程（Ｃ）は、容量絶縁膜上及び第１層間絶縁層上に第２層間絶縁層を形成し、さらにその上に第２層間絶縁層とはエッチング選択比があるエッチングストッパー層を形成し、さらにその上に第３層間絶縁層を形成して、下層側から順に第２層間絶縁層、エッチングストッパー層、及び第３層間絶縁層からなる上層層間絶縁層を形成し、上部電極形成工程（Ｄ）は、デュアルダマシン法により、容量絶縁膜上の第３層間絶縁層、エッチングストッパー層及び第２層間絶縁層を選択的に除去した後、その除去部分に金属材料を埋め込んで、下部電極上に容量絶縁膜を介して上部電極を形成するようにしたので、のダマシン法を用いた場合と同様に、ＭＩＭ容量素子の形成領域において写真製版工程での高いアライメント精度及びエッチング工程で高い加工精度を必要とはしないので、プロセスマージンを広げることができる。
【０１１９】
請求項１１に記載された半導体装置の製造方法では、第１層間絶縁膜上に形成された上層層間絶縁層にＭＩＭ容量素子を形成するための開口部を形成する開口部形成工程（Ａ）、開口部を埋め込むことなく開口部の内壁面及び底面に下部電極を形成する下部電極形成工程（Ｂ）、開口部を埋め込むことなく下部電極の表面に容量絶縁膜を形成する容量絶縁膜形成工程（Ｃ）、及び、容量絶縁膜の表面に上部電極を形成する上部電極形成工程（Ｄ）を含むようにしたので、下部電極は絶縁層に形成された開口部の内壁面及び底面に形成されており、上部電極は開口部内に下部電極とは容量絶縁膜を介して形成されているＭＩＭ容量素子を備えた半導体装置を製造することができ、ＭＩＭ容量素子において絶縁層の厚み方向にも電気容量を形成することができるので、単位面積あたりの電気容量を大きくすることができ、ＭＩＭ容量素子の面積サイズを小さくすることができる。
【０１２０】
請求項１２に記載された半導体装置の製造方法では、請求項１１に記載された製造方法において、上部電極形成工程（Ｄ）は、開口部に金属材料を埋め込んで上部電極を形成するようにしたので、ダマシン法により、ＭＩＭ容量素子の形成領域において写真製版工程での高いアライメント精度及びエッチング工程で高い加工精度を必要とはしないので、プロセスマージンを広げることができる。
【０１２１】
請求項１３及び１４に記載された半導体装置の製造方法では、請求項１１に記載された製造方法において、開口部形成工程（Ａ）は、上層層間絶縁層としての第２層間絶縁膜、エッチングストッパー層及び第３層間絶縁膜に開口部を形成し、上部電極形成工程（Ｄ）は、開口部に金属材料を埋め込んで上部電極を形成するようにしたので、デュアルダマシン法により、ＭＩＭ容量素子の形成領域において写真製版工程での高いアライメント精度及びエッチング工程で高い加工精度を必要とはしないので、プロセスマージンを広げることができる。
【０１２２】
請求項１５に記載された半導体装置の製造方法では、請求項１１から１４のいずれかに記載された製造方法において、下部電極形成工程（Ｂ）は、アルミニウムからなる下部電極を形成し、上部電極形成工程（Ｄ）は、銅からなる上部電極を形成するようにしたので、従来のアルミニウム配線形成技術を用いて下部電極を形成でき、ダマシン法又はデュアルダマシン法を用いて上部電極を形成することができるので、第２態様のＭＩＭ容量素子を容易に形成することができる。
【図面の簡単な説明】
【図１】半導体装置の第１態様の一実施例を示す断面図であり、（Ａ）は側面から見た断面図、（Ｂ）は（Ａ）のＡ−Ａ’位置での上面側から見た断面図である。
【図２】半導体装置の第１態様の他の実施例を示す断面図であり、（Ａ）は側面から見た断面図、（Ｂ）は（Ａ）のＡ−Ａ’位置での上面側から見た断面図である。
【図３】半導体装置の製造方法の第１局面の一実施例の前半部を示す工程断面図である。
【図４】同実施例の後半部を示す工程断面図である。
【図５】半導体装置の第１態様のさらに他の実施例を示す断面図であり、（Ａ）は側面から見た断面図、（Ｂ）は（Ａ）のＡ−Ａ’位置での上面側から見た断面図である。
【図６】半導体装置の製造方法の第１局面の他の実施例の前半部を示す工程断面図である。
【図７】同実施例の後半部を示す工程断面図である。
【図８】半導体装置の第１態様のさらに他の実施例を示す断面図であり、（Ａ）は側面から見た断面図、（Ｂ）は（Ａ）のＡ−Ａ’位置での上面側から見た断面図である。
【図９】半導体装置の第１態様のさらに他の実施例を示す断面図であり、（Ａ）は側面から見た断面図、（Ｂ）は（Ａ）のＡ−Ａ’位置での上面側から見た断面図である。
【図１０】半導体装置の第２態様の一実施例を示す断面図であり、（Ａ）は側面から見た断面図、（Ｂ）は（Ａ）のＡ−Ａ’位置での上面側から見た断面図である。
【図１１】半導体装置の第２態様の他の実施例を示す断面図であり、（Ａ）は側面から見た断面図、（Ｂ）は（Ａ）のＡ−Ａ’位置での上面側から見た断面図である。
【図１２】半導体装置の製造方法の第２局面の一実施例の前半部を示す工程断面図である。
【図１３】同実施例の後半部を示す工程断面図である。
【図１４】半導体装置の第２態様のさらに他の実施例を示す断面図であり、（Ａ）は側面から見た断面図、（Ｂ）は（Ａ）のＡ−Ａ’位置での上面側から見た断面図である。
【図１５】半導体装置の第２態様のさらに他の実施例を示す断面図であり、（Ａ）は側面から見た断面図、（Ｂ）は（Ａ）のＡ−Ａ’位置での上面側から見た断面図である。
【図１６】半導体装置の第２態様のさらに他の実施例を示す断面図であり、（Ａ）は側面から見た断面図、（Ｂ）は（Ａ）のＡ−Ａ’位置での上面側から見た断面図である。
【図１７】半導体装置の第２態様のさらに他の実施例を示す断面図であり、（Ａ）は側面から見た断面図、（Ｂ）は（Ａ）のＡ−Ａ’位置での上面側から見た断面図である。
【図１８】本発明が適用される半導体装置の一部分を示す回路図である。
【符号の説明】
１　　　第１層間絶縁層
１ａ，１７ａ，１９ａ，３１ａ，６５　　酸化シリコン膜
１ｂ，１７ｂ，１９ｂ，３１ｂ，４９　　窒化シリコン膜
３，９　　下部電極部分
５　　　第１メタル配線層
７，１１，２５，６１　　バリヤメタル層
１３，５３　　下部電極
１５，５５　　容量絶縁膜
１７　　　第２層間絶縁膜
１９　　　第３層間絶縁膜
２１，５７　　上部電極
２３　　　上部電極部分
２７　　　第２メタル配線層及びビア
２９　　　キャップレイヤー
３３　　　上部電極用溝
３５　　　第２メタル配線用溝
３７　　　上部電極用開口部
３９　　　ビアホール
４１　　　ＭＩＭ容量素子
４３　　　電源ライン
４５　　　グランドライン
４７　　　下層配線
５１，６７，６９　　開口部
５１ａ　　ＭＩＭ容量素子用溝
５１ｂ　　ＭＩＭ容量素子用開口部
６３　　　アルミニウム膜
７１　　　ビア
【図１】
2004128466.tif 000003
【図２】
2004128466.tif 000004
【図３】
2004128466.tif 000005
【図４】
2004128466.tif 000006
【図５】
2004128466.tif 000007
【図６】
2004128466.tif 000008
【図７】
2004128466.tif 000009
【図８】
2004128466.tif 000010
【図９】
2004128466.tif 000011
【図１０】
2004128466.tif 000012
【図１１】
2004128466.tif 000013
【図１２】
2004128466.tif 000014
【図１３】
2004128466.tif 000015
【図１４】
2004128466.tif 000016
【図１５】
2004128466.tif 000017
【図１６】
2004128466.tif 000018
【図１７】
2004128466.tif 000019
【図１８】
2004128466.tif 000020