(57)【要約】【課題】記憶ノードに容量を付加することによりソフトエラー耐性に優れたスタティック型半導体記憶装置を提供する。【解決手段】スタティック型半導体記憶装置のメモリセルは、半導体基板１の主表面上に絶縁膜３を介して形成されたＭＯＳトランジスタのゲート電極２と、ゲート電極２を覆う層間絶縁膜４と、層間絶縁膜４に設けられゲート電極２の両側に位置するソースおよびドレインに達する１組のコンタクトホール９と、コンタクトホール９内にそれぞれ形成されるプラグ部６と、プラグ部６上にそれぞれ形成される金属配線７とを備える。そして、層間絶縁膜４内に位置するコンタクトホール９間の間隔Ｓ１を、層間絶縁膜４表面におけるコンタクトホール９間の間隔Ｓ２よりも小さくする。【選択図】　　　　図１
2004128239.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルと、
前記メモリセル内に形成される第１と第２導体部と、
前記第１と第２導体部を覆う層間絶縁膜と、
前記層間絶縁膜に設けられ、前記第１と第２導体部に達する第１と第２接続孔と、
前記第１と第２接続孔内に形成される第１と第２プラグ部と、
前記第１と第２プラグ部上にそれぞれ形成される第３と第４導体部とを備え、前記層間絶縁膜内に位置する前記第１と第２接続孔間の間隔を、前記層間絶縁膜表面における前記第１と第２接続孔間の間隔よりも小さくした、スタティック型半導体記憶装置。
【請求項２】
前記層間絶縁膜内における前記第１と第２接続孔の幅は、前記層間絶縁膜表面における前記第１と第２接続孔の幅よりも大きい、請求項１に記載のスタティック型半導体記憶装置。
【請求項３】
前記第１と第２導体部は、半導体基板の主表面に形成された１組の不純物領域を含み、前記第３と第４導体部は、配線を含み、
前記１組の不純物領域間に位置する半導体基板の主表面上に絶縁膜を介して形成されたゲート電極をさらに備えた、請求項１または請求項２に記載のスタティック型半導体記憶装置。
【請求項４】
前記層間絶縁膜は、前記ゲート電極を覆う第１層間絶縁膜と、該第１層間絶縁膜を覆う第２層間絶縁膜とを含み、
前記第１層間絶縁膜を前記第２層間絶縁膜よりもエッチング速度の大きい材質で構成した、請求項３に記載のスタティック型半導体記憶装置。
【請求項５】
前記第１層間絶縁膜の厚みを、前記第２層間絶縁膜の厚みよりも厚くした、請求項４に記載のスタティック型半導体記憶装置。
【請求項６】
前記層間絶縁膜は、前記ゲート電極を覆う第１層間絶縁膜と、該第１層間絶縁膜を覆う第２層間絶縁膜とを含み、
前記第１層間絶縁膜を前記第２層間絶縁膜よりも熱収縮率の大きい材質で構成した、請求項３に記載のスタティック型半導体記憶装置。
【請求項７】
前記層間絶縁膜は、前記ゲート電極を覆う第１層間絶縁膜と、該第１層間絶縁膜を覆う第２層間絶縁膜と、該第２層間絶縁膜を覆う第３層間絶縁膜とを含み、
前記第２層間絶縁膜を、前記第１および第３層間絶縁膜よりもエッチング速度の大きい材質で構成した、請求項３に記載のスタティック型半導体記憶装置。
【請求項８】
前記第２層間絶縁膜の厚みを、前記第１および第３層間絶縁膜の厚みよりも厚くした、請求項７に記載のスタティック型半導体記憶装置。
【請求項９】
前記層間絶縁膜内に位置する前記第１と第２接続孔間の間隔は、前記ゲート電極の幅よりも小さい、請求項３から請求項８のいずれかに記載のスタティック型半導体記憶装置。
【請求項１０】
前記第１と第２接続孔の内表面上に形成された保護絶縁膜を備え、該保護絶縁膜上に前記第１と第２プラグ部を形成した、請求項１から請求項９のいずれかに記載のスタティック型半導体記憶装置。
【請求項１１】
前記保護絶縁膜を、前記層間絶縁膜よりも誘電率の高い材質で構成した、請求項１０に記載のスタティック型半導体記憶装置。
【請求項１２】
前記層間絶縁膜の表面に形成され、前記第１と第２接続孔に達する第１と第２トレンチを備え、
前記第１と第２トレンチ内に前記第３と第４導体部を埋め込んだ、請求項１から請求項１１のいずれかに記載のスタティック型半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、スタティック型半導体記憶装置（ＳＲＡＭ：Ｓｔａｔｉｃ　Ｒａｎｄｏｍ　ＡｃｃｅｓｓＭｅｍｏｒｙ）に関し、特に、ＳＲＡＭにおける導電層間の接続構造に関する。
【０００２】
【従来の技術】
ＳＲＡＭのメモリセルには、２つのアクセスＭＯＳ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタと、２つのドライバＭＯＳトランジスタと、２つのロードＭＯＳトランジスタとを備えたものがある。この場合、２つのロードＭＯＳトランジスタと、２つのドライバＭＯＳトランジスタとで、フリップフロップ回路が構成される。
【０００３】
このフリップフロップ回路によりクロスカップリングされた２つの記憶ノードが構成される。２つの記憶ノードは、（Ｈ（ｈｉｇｈ）レベル、Ｌ（ｌｏｗ）レベル）または（Ｌレベル、Ｈレベル）の双安定状態を有する。この双安定状態は、所定の電源電位が与えられている限り保持される。
【０００４】
通常、上記の各ＭＯＳトランジスタのソースやドレインは、上層配線と接続される。該上層配線とソースやドレインとは、コンタクトホールを介して接続することができる。このように上層配線と基板間を接続するコンタクトホールの形状には、従来から種々のものが存在する。
【０００５】
たとえば、特開平１−２５６１５２号公報には、層間絶縁膜に底部から表面に向かって細くなる側壁を少なくとも一部に有したコンタクトホールを設けた半導体装置が記載されている。
【０００６】
また、特開平１０−２７０５５５号公報には、半導体下地層上に形成されエッチングレートの異なる複数の層からなる層間絶縁膜と、層間絶縁膜に設けられた開口に形成され半導体下地層に至るコンタクトとを備え、該コンタクトが層間絶縁膜のうち半導体下地層に隣接した部分で径方向に拡大された半導体装置が記載されている。
【０００７】
また、特開平２−１４２１６１号公報には、基板上に設けた絶縁膜の一部を選択的に除去して形成された除去部の側壁に凹凸を形成し、除去部に設けた金属膜を絶縁膜と係合させた半導体装置が記載されている。
【０００８】
【特許文献１】
特開平１−２５６１５２号公報
【０００９】
【特許文献２】
特開平１０−２７０５５５号公報
【００１０】
【特許文献３】
特開平２−１４２１６１号公報
【００１１】
【発明が解決しようとする課題】
ところで、ＳＲＡＭの微細化、動作電圧の低下、記憶ノード容量の低下に起因して、α線により発生したキャリアにより記憶ノードから基板への電荷の流出や電荷の注入により記憶反転する現象（以下、この現象を「ソフトエラー」と称する）が生じ得る。
【００１２】
このソフトエラーに対する対策として、記憶ノードに容量を付加することが考えられる。たとえば、記憶ノードとグランドとの間や、記憶ノードと電圧供給部との間の容量を増大することにより、α線による記憶ノードに対する電荷の変化の割合を相対的に減らすことになり、ソフトエラーを低減することができるものと考えられる。
【００１３】
そこで本発明は、記憶ノードに容量を付加することによりソフトエラー耐性に優れたスタティック型半導体記憶装置を提供することを目的とする。
【００１４】
【課題を解決するための手段】
本発明に係るスタティック型半導体記憶装置は、メモリセルと、該メモリセル内に形成される第１と第２導体部と、第１と第２導体部を覆う層間絶縁膜と、層間絶縁膜に設けられ第１と第２導体部に達する第１と第２接続孔と、第１と第２接続孔内に形成される第１と第２プラグ部と、第１と第２プラグ部上にそれぞれ形成される第３と第４導体部とを備える。そして、層間絶縁膜内に位置する第１と第２接続孔間の間隔を、層間絶縁膜表面における第１と第２接続孔間の間隔よりも小さくする。
【００１５】
【発明の実施の形態】
以下、図１〜図３１を用いて、本発明の実施の形態について説明する。以下の説明では、本発明をＳＲＡＭ（スタティック型半導体記憶装置）に適用した場合の例について説明する。
【００１６】
図３０は、本実施の形態におけるＳＲＡＭのメモリセルの等価回路図である。ＳＲＡＭは、メモリセルが形成されるメモリセルアレイ領域と、メモリセルの動作制御を行なう周辺回路が形成される周辺回路領域とを備える。
【００１７】
メモリセルは、図３０に示すように、第１と第２インバータと、２つのアクセスＭＯＳトランジスタＱ１，Ｑ２とを有する。第１インバータは、第１ドライバＭＯＳトランジスタＱ３と第１ロードＭＯＳトランジスタＱ５とを含み、第２インバータは、第２ドライバＭＯＳトランジスタＱ４と第２ロードＭＯＳトランジスタＱ６とを含む。
【００１８】
第１インバータと第２インバータは互いの入力と出力とを接続したフリップフロップを形成し、フリップフロップの第１の記憶ノードＮ１に第１アクセスＭＯＳトランジスタＱ１のソースが接続され、フリップフロップの第２の記憶ノードＮ２に第２アクセスＭＯＳトランジスタＱ２のソースが接続される。
【００１９】
第１および第２アクセスＭＯＳトランジスタＱ１，Ｑ２のゲートは、ワード線ＷＬに接続され、第１および第２アクセスＭＯＳトランジスタＱ１，Ｑ２のソースはビット線ＢＬと接続される。また、第１と第２ロードＭＯＳトランジスタＱ５，Ｑ６のソースは、電源（ＶＣＣ）と接続される。
【００２０】
図３１に、図３０における領域３０の拡大平面図、すなわち第２ドライバＭＯＳトランジスタＱ４の平面レイアウトを示す。
【００２１】
図３１に示すように、第２ドライバＭＯＳトランジスタＱ４は、ゲート電極２、ソース２４およびドレイン２５を有する。ソース２４は、コンタクト部２７を介して接地され、ドレイン２５は、コンタクト部２８を介して第２の記憶ノードＮ２と接続される。ソース２４およびドレイン２５は、素子分離領域２９によって囲まれている。メモリセル内の他のＭＯＳトランジスタも、同様に、ゲート電極、ソースおよびドレインを有する。
【００２２】
本実施の形態では、図３０において点線で示すように、電源（ＶＣＣ）と第１の記憶ノードＮ１との間、電源（ＶＣＣ）と第２の記憶ノードＮ２との間、接地線（ＧＮＤ）と第１の記憶ノードＮ１との間、接地線（ＧＮＤ）と第２の記憶ノードＮ２との間の少なくとも一箇所に、容量を付加する。
【００２３】
上記の箇所に容量を形成するには、たとえばロードＭＯＳトランジスタおよび／またはドライバＭＯＳトランジスタのソース・ドレイン間に容量を付加すればよい。具体的には、第１と第２ロードＭＯＳトランジスタＱ５，Ｑ６のソース上の接続孔（コンタクトホール）とドレイン上の接続孔（コンタクトホール）間の間隔をそれぞれ小さくしたり、第１と第２ドライバＭＯＳトランジスタＱ３，Ｑ４のソース上の接続孔とドレイン上の接続孔間の間隔をそれぞれ小さくすればよい。
【００２４】
図２９に、本発明を適用したＭＯＳトランジスタのソース・ドレインおよびその近傍の構造例を示す。図２９の例では、ＭＯＳトランジスタのソース（不純物領域）２４およびドレイン（不純物領域）２５と、上層配線間との接続構造を示している。
【００２５】
図２９に示すように、半導体基板１の主表面に間隔をあけて、導体部であるソース２４およびドレイン２５を形成する。半導体基板１の主表面上に絶縁膜３を介してゲート電極２を形成する。このゲート電極２を覆うように層間絶縁膜２３を形成する。層間絶縁膜２３は、１層の絶縁膜で構成されてもよく、複数の絶縁膜を積層して形成してもよい。
【００２６】
層間絶縁膜２３に、ソース２４およびドレイン２５に達する接続孔としての１組のコンタクトホール９を形成する。コンタクトホール９内に導電材料よりなるプラグ部６を形成し、プラグ部６上に導体部である金属配線７を形成する。
【００２７】
図２９に示すように、コンタクトホール９は、層間絶縁膜２３内で横方向（半導体基板の主表面と平行な方向）に広がった形状を有している。そのため、層間絶縁膜２３内に位置するコンタクトホール９間の間隔（最小間隔）Ｓ１を、層間絶縁膜２３表面におけるコンタクトホール９間の間隔（最小間隔）Ｓ２よりも小さくすることができる。なお、図２９の例では、間隔Ｓ１は、ゲート電極２の幅（ゲート長方向の幅）Ｌ０よりも小さくなっている。
【００２８】
上記のように間隔Ｓ１を小さくすることにより、プラグ部６間の間隔を小さくすることができる。プラグ部６間の容量は、コンタクトホール９間の間隔Ｓ１、すなわちプラグ部６間の間隔に反比例するので、上記のように間隔Ｓ１を小さくすることにより、プラグ部６間の容量を増大することができる。それにより、ＭＯＳトランジスタのソース・ドレイン間の容量を増大することができる。
【００２９】
この思想を、第１と第２ドライバＭＯＳトランジスタＱ３，Ｑ４や第１と第２ロードＭＯＳトランジスタＱ５，Ｑ６に適用することにより、これらのＭＯＳトランジスタのソースとドレイン間の容量を増大することができる。それにより、図３０において点線で示す箇所に容量を付加したのと等価な状態とすることができる。その結果、α線による記憶ノードＮ１，Ｎ２に対する電荷の変化の割合を相対的に減らすことができ、ソフトエラーを低減することができる。
【００３０】
また、コンタクトホール９間の間隔Ｓ２を保ちながら間隔Ｓ１を小さくすることができるので、間隔Ｓ２をさらに小さくすることで微細化を図りながらソフトエラー耐性を向上することが可能となる。
【００３１】
図２９に示すように、層間絶縁膜２３内に位置するコンタクトホール９の幅（最大幅）Ｒ１は、コンタクトホール９の底部（半導体基板１側の端部）における幅Ｒ０およびコンタクトホール９の上端部（層間絶縁膜２３の表面）における幅Ｒ２よりも大きくなっている。
【００３２】
コンタクトホール９がこのような形状を有することにより、間隔Ｓ２を保ちながら間隔Ｓ１を小さくすることができ、上述のようにプラグ部６間の容量を増大することができる。
【００３３】
なお、本実施の形態の思想は、導体部間を接続する１組の接続孔であれば適用可能である。したがって、上述のような半導体基板に形成された不純物領域（導体部）と配線間を接続する接続孔のみならず、配線同士の間を接続する接続孔にも本実施の形態の思想を適用可能である。
【００３４】
（実施の形態１）
次に、本発明の実施の形態１の具体的な構造例について、図１〜図４を用いて説明する。図１は、本発明の実施の形態１におけるＳＲＡＭのメモリセルの部分断面図であり、ＭＯＳトランジスタ部分の断面構造例を示す図である。
【００３５】
図１に示すように、シリコン基板等の半導体基板１の主表面上に、ＭＯＳトランジスタを形成する。ＭＯＳトランジスタは、ドライバＭＯＳトランジスタであってもよく、ロードＭＯＳトランジスタであってもよい。半導体基板１の主表面上に、シリコン酸化膜等の絶縁膜３を介してゲート電極２を形成する。ゲート電極２は、たとえば不純物をドープしたポリシリコン膜で構成される。
【００３６】
ゲート電極２を覆うように層間絶縁膜４を形成し、該層間絶縁膜４上に層間絶縁膜５を形成する。層間絶縁膜４は、層間絶縁膜５よりもエッチング速度（典型的には等方性エッチングのエッチング速度）の大きい材質で構成する。たとえば層間絶縁膜４をＢＰＴＥＯＳ（Ｂｏｒｏ　Ｐｈｏｓｐｈｏ　Ｔｅｔｒａ　Ｅｔｙｌｅ　Ｏｒｔｈｏ　Ｓｉｌｉｃａｔｅ）で形成した場合、層間絶縁膜５をＴＥＯＳ（Ｔｅｔｒａ　Ｅｔｙｌｅ　Ｏｒｔｈｏ　Ｓｉｌｉｃａｔｅ）で形成すればよい。
【００３７】
層間絶縁膜４，５を貫通して半導体基板１の主表面に形成されたソースおよびドレインに達するように１組のコンタクトホール９を形成する。コンタクトホール９は層間絶縁膜４内で横方向に広がった形状を有している。図１の例では、コンタクトホール９は略樽形の形状を有している。それにより、層間絶縁膜４内に位置するコンタクトホール９間の間隔Ｓ１を、層間絶縁膜５の表面におけるコンタクトホール９間の間隔Ｓ２よりも小さくすることができる。
【００３８】
コンタクトホール９内には、たとえばタングステン等の金属で形成されるプラグ部６を形成する。よって、層間絶縁膜４内におけるプラグ部６間の間隔もＳ１と小さくなり、プラグ部６間の容量を増大することができる。
【００３９】
なお、層間絶縁膜４の厚みは、層間絶縁膜５の厚みよりも厚くすることが好ましい。それにより、間隔Ｓ１が小さくなる部分を上下方向に長くすることができる。このことも、プラグ部６間の容量の増大に寄与し得る。
【００４０】
プラグ部６上から層間絶縁膜５上に延在するように、Ａｌ合金等からなる金属配線７を形成する。
【００４１】
次に、図２〜図４を用いて、図１に示すＳＲＡＭのメモリセル内のＭＯＳトランジスタおよびその近傍の製造方法について説明する。
【００４２】
図２に示すように、半導体基板１の主表面上に、絶縁膜３を介してゲート電極２を形成する。その後、イオン注入法等を用いて半導体基板１の主表面に所定の不純物を注入し、該不純物を拡散させ、ゲート電極２の両側にソースおよびドレイン（不純物領域）を形成する。
【００４３】
次に、ＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法等を用いて、ゲート電極２を覆うように層間絶縁膜４を形成する。この層間絶縁膜４の表面を平坦化した後、ＣＶＤ法等を用いて、層間絶縁膜４を覆うように層間絶縁膜５を形成する。
【００４４】
次に、層間絶縁膜５上全面にレジストを塗布し、写真製版技術によりレジストを所望のパターン形状とし、コンタクトホール形成用のレジストパターン８を得る。このレジストパターン８をマスクとして異方性エッチングを行ない、図２に示すように、コンタクトホール９を形成する。
【００４５】
次に、レジストパターン８を除去し、等方性エッチングを行なう。たとえばフッ酸やアンモニア過水（ＡＰＭ）を用いたウェットエッチングやドライエッチングを採用可能である。このように等方性エッチングを行なうことにより、エッチング速度の大きい層間絶縁膜４が層間絶縁膜５よりも多くエッチングされ、図３に示すように、コンタクトホール９を樽形とすることができる。
【００４６】
このとき、層間絶縁膜５の厚みＴ２は、上記の等方性エッチング時の層間絶縁膜５のエッチング量Ｘよりも大きくしておく。それにより、エッチング速度の小さい層間絶縁膜５を残すことができ、図３に示すように、層間絶縁膜４内におけるコンタクトホール９の幅を、コンタクトホール９の上端の幅よりも大きくすることができる。
【００４７】
また、等方性エッチング前のコンタクトホール９とゲート電極２間の間隔Ｓ０を、等方性エッチング時の層間絶縁膜４のエッチング量Ｙよりも厚くしておく。それにより、コンタクトホール９がゲート電極２に達するのを阻止することができる。
【００４８】
その後、ＣＶＤ法や、スパッタリング後に熱処理を行なうリフロースパッタリング法等の被覆性に優れた成膜方法を用いて、全面に金属膜６０を堆積する。それにより、図４に示すように、コンタクトホール９内に金属膜６０を埋め込む。
【００４９】
次に、エッチバック法やＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）を用いて、層間絶縁膜５の表面を露出させ、図１に示すように、プラグ部６を形成する。その後、プラグ部６上に金属配線７を形成する。以上の工程を経て、図１に示す構造が得られる。
【００５０】
（実施の形態２）
次に、図５〜図１１を用いて、本発明の実施の形態２とその変形例について説明する。実施の形態１では、層間絶縁膜を２層の層間絶縁膜を形成した場合について説明したが、層間絶縁膜を３層の層間絶縁膜を形成してもよい。
【００５１】
この場合、中間に位置する層間絶縁膜（第２層間絶縁膜）を、その上下に位置する層間絶縁膜（第１および第３層間絶縁膜）よりもエッチング速度の大きい材質で構成することが好ましい。それにより、層間絶縁膜にコンタクトホールを形成する際に、第２層間絶縁膜を、第１および第３層間絶縁膜よりも多くエッチングすることができ、第２層間絶縁膜内におけるコンタクトホール間の間隔を小さくすることができる。
【００５２】
また、下層配線を覆う第１層間絶縁膜を、第２層間絶縁膜よりもエッチング速度の小さい材質で構成しているので、コンタクトホール形成時に、第２層間絶縁膜のエッチング量を多くする一方で、下層配線とコンタクトホール間の短絡を回避することができる。したがって、コンタクトホール間の間隔をさらに小さくすることができる。たとえば、コンタクトホール間の間隔を下層配線の幅よりも小さくすることができる。それにより、プラグ部間の容量をさらに増大することができる。
【００５３】
なお、第２層間絶縁膜の厚みを、第１および第３層間絶縁膜の厚みよりも厚くすることが好ましい。このことも、プラグ部間の容量を増大することに寄与し得る。
【００５４】
図５に示す例では、３層の層間絶縁膜１０，４，５を積層し、中間に位置する層間絶縁膜４のエッチング速度を層間絶縁膜５，１０のそれよりも大きくしている。層間絶縁膜５，１０としては、たとえばＴＥＯＳ、層間絶縁膜４としては、たとえばＢＰＴＥＯＳを使用可能である。また、層間絶縁膜４の厚みを層間絶縁膜５，１０のそれよりも大きくすることが好ましい。
【００５５】
下層配線であるゲート電極２を覆う層間絶縁膜１０のエッチング速度は、層間絶縁膜４のエッチング速度よりも小さいので、コンタクトホール９の形状は、高さ方向の中央部において大きく横方向に広がったものとなる。したがって、コンタクトホール９とゲート電極２間の絶縁性を確保しながら、コンタクトホール９間の間隔Ｓ１を、実施の形態１の場合よりもさらに小さくすることができる。
【００５６】
上記以外の構成については、実施の形態１の場合とほぼ同様である。
次に、図６〜図８を用いて、図５に示すＳＲＡＭのメモリセル内のＭＯＳトランジスタおよびその近傍の製造方法について説明する。
【００５７】
図６に示すように、実施の形態１と同様の工程を経て、絶縁膜３、ゲート電極２、ソースおよびドレイン（不純物領域）を形成する。そして、ゲート電極２を覆うようにＣＶＤ法等により層間絶縁膜１０を形成する。この層間絶縁膜１０の表面を平坦化した後、本実施の形態１と同様の手法で、層間絶縁膜４，５を順に形成する。
【００５８】
さらに、実施の形態１と同様の手法で層間絶縁膜５上にレジストパターン１１を形成し、このレジストパターン１１をマスクとして層間絶縁膜５、層間絶縁膜４および層間絶縁膜１０に順に異方性エッチングを施す。それにより、図６に示すように、コンタクトホール９を形成する。
【００５９】
次に、実施の形態１と同様に等方性エッチングを行ない、コンタクトホール９を略樽形とする。このとき、層間絶縁膜５，１０のエッチング速度は層間絶縁膜４のそれよりも小さいので、図７に示すように、層間絶縁膜４が多くエッチングされ、コンタクトホール９の形状は、高さ方向の中央部が極端に横方向に広がったものとなる。その後、レジストパターン１１を除去する。なお、層間絶縁膜５の厚さを、層間絶縁膜５の等方性エッチング時のエッチング量以上の厚さとした場合には、レジストパターン１１を除去した後に上記の等方性エッチングを行なってもよい。
【００６０】
それ以降は、実施の形態１と同様の工程を経て、図８に示すように金属膜６０を形成し、エッチバックやＣＭＰを行なってプラグ部６を形成し、さらに金属配線７を形成することにより図５の構造が得られる。
【００６１】
次に、本実施の形態２の変形例について、図９〜図１１を用いて説明する。本変形例では、コンタクトホールの内表面上に保護絶縁膜を形成し、該保護絶縁膜上にプラグ部を形成する。それにより、ピンホールによるコンタクトホール間の接続を抑制することができる。
【００６２】
上記保護絶縁膜を、層間絶縁膜よりも誘電率の高い材質で構成することが好ましい。この場合には、プラグ部間に誘電率の高い絶縁膜を形成することができるので、プラグ部間の容量をさらに増大することができる。
【００６３】
図９に示すように、本変形例では、コンタクトホール９の内表面上に誘電体膜１２を形成している。ここで誘電体膜１２は、コンタクトホール９間に位置する層間絶縁膜４よりも誘電率が高い材質で構成される膜をいい、たとえば層間絶縁膜４がＢＰＴＥＯＳで構成される場合、誘電体膜１２をシリコン窒化膜で構成すればよい。これ以外の構成については、図５の例とほぼ同様である。
【００６４】
次に、図１０と図１１を用いて、本変形例の製造方法について説明する。
上述の例と同様の工程を経て図７の構造を得た後、図１０に示すように、ＣＶＤ法等を用いて誘電体膜１２を形成する。その後、誘電体膜１２に異方性エッチングを施し、図１１に示すように、コンタクトホール９の底部に位置する半導体基板１の主表面を露出させるとともに、層間絶縁膜５の表面を露出させる。それ以降は上述の例と同様の工程を経てプラグ部６と金属配線７とを形成し、図９に示す構造が得られる。
【００６５】
（実施の形態３）
次に、図１２〜図１６を用いて、本発明の実施の形態３について説明する。上述の実施の形態２では、層間絶縁膜を絶縁膜の３層構造で構成したが、最下層の層間絶縁膜（第１層間絶縁膜）のエッチング速度と、中間に位置する層間絶縁膜（第２層間絶縁膜）のエッチング速度との差を大きくし、該第１と第２層間絶縁膜のエッチング選択比を大きくするようにしてもよい。
【００６６】
この場合には、第１層間絶縁膜でエッチングを止めることができ、コンタクト部をいわゆるＳＡＣ（Ｓｅｌｆ　Ａｌｉｇｎｍｅｎｔ　Ｃｏｎｔａｃｔ：自己整合性コンタクト）構造とすることができる。それにより、さらにコンタクトホール間の間隔を小さくすることができる。
【００６７】
具体的には、下層配線の幅よりもコンタクトホール間の間隔を小さくすることができる。それにより、下層配線の幅によらずにプラグ部間の容量を増大することができる。また、高さ方向にコンタクトホール間の間隔が小さい部分を増やすこともできる。このことは、第２層間絶縁膜の厚みが、第１および第３層間絶縁膜の厚みよりも大きい場合にさらに顕著となる。なお、第１層間絶縁膜のエッチング速度を、第３層間絶縁膜のエッチング速度よりも小さくすることが好ましい。
【００６８】
図１２の例では、ゲート電極２の側壁および上面を覆うようにシリコン窒化膜１３，１４を形成し、このシリコン窒化膜１３，１４上に層間絶縁膜４，５を形成している。そして、コンタクトホール９の一方の側壁が互いに近づき、ゲート電極２の側端部と重なるようにシリコン窒化膜１３，１４に達している。それにより、コンタクトホール９間の間隔Ｓ１をさらに小さくすることができる。これ以外の構成は、実施の形態２とほぼ同様である。
【００６９】
次に、図１３〜図１６を用いて、図１２に示すＳＲＡＭのメモリセル内のＭＯＳトランジスタおよびその近傍の製造方法について説明する。
【００７０】
図１３に示すように、実施の形態１と同様の工程を経て、絶縁膜３、ゲート電極２、ソースおよびドレイン（不純物領域）を形成する。次に、ＣＶＤ法等を用いて、ゲート電極２を覆うようにシリコン窒化膜１３を形成する。このシリコン窒化膜１３に異方性エッチングを施し、図１４に示すように、ゲート電極２の側壁上にサイドウォール形状のシリコン窒化膜１３を残す。
【００７１】
次に、図１４に示すように、ＣＶＤ法等を用いてシリコン窒化膜１４を形成する。このシリコン窒化膜１４上に、実施の形態１と同様の手法で、相対的にエッチング速度の大きい層間絶縁膜４を形成し、平坦化を行ない、層間絶縁膜４よりもエッチング速度の小さい層間絶縁膜５を形成する。
【００７２】
層間絶縁膜５上に、実施の形態１と同様の手法でレジストパターン１５を形成し、図１５に示すように、異方性エッチングを行なってコンタクトホール９を形成する。このとき、異方性エッチングは、各種の絶縁膜を選択的にエッチングするために、層間絶縁膜毎に条件を変えて２段階以上に分けて行ってもよい。
【００７３】
その後、実施の形態１と同様に等方性エッチングを行ない、図１６に示すようにコンタクトホール９を樽形とする。このとき、図１５におけるコンタクトホール９とゲート電極２間に位置するシリコン窒化膜１３，１４の厚みを、シリコン窒化膜１３，１４の等方性エッチング量よりも厚くすることにより、ゲート電極２とコンタクトホール９間の短絡を回避することができる。
【００７４】
また、図１６に示すようにレジストパターン１５を残したままで上記の等方性エッチングを行なうことが好ましい。それにより、等方性エッチング時の層間絶縁膜５の膜減りを抑制することができ、層間絶縁膜５表面の面内均一性が向上する。
【００７５】
次に、実施の形態１と同様の手法でプラグ部６および金属配線７を形成し、図１２の構造が得られる。
【００７６】
（実施の形態４）
次に、図１７〜図２０を用いて、本発明の実施の形態４について説明する。上述の実施の形態１〜３では、エッチングによってコンタクトホール間の間隔を小さくしたが、本実施の形態４では、熱処理によってコンタクトホール間の間隔を小さくする。たとえば層間絶縁膜が、下層配線を覆う第１層間絶縁膜と、該第１層間絶縁膜を覆う第２層間絶縁膜とを含む場合、第１層間絶縁膜を第２層間絶縁膜よりも熱収縮率の大きい材質で構成する。
【００７７】
この場合には、コンタクトホール形成後に熱処理を施すことで第１層間絶縁膜を第２層間絶縁膜よりも収縮させることができ、第１層間絶縁膜内に位置するコンタクトホールの幅を広げることができる。それにより、コンタクトホール間を近づけることができ、コンタクトホール間の間隔を小さくすることができる。
【００７８】
また、上記の熱収縮率の条件に加えて、第１層間絶縁膜として第２層間絶縁膜よりもエッチング速度の大きい材質を選択し、上記の熱処理とともに等方性エッチングをも行なうようにしてもよい。この場合には、さらにコンタクトホールの幅を広げることができ、コンタクトホール間の間隔を小さくすることができる。
【００７９】
図１７の例では、下層の層間絶縁膜４として熱収縮率が相対的に大きい材質を使用し、上層の層間絶縁膜５として熱収縮率が相対的に小さい材質を使用している。具体的には、層間絶縁膜４としてＰ−ＴＥＯＳ，ＢＰＴＥＯＳ，ＢＰＳＧ（Ｂｏｒｏ　Ｐｈｏｓｐｈｏ　Ｓｉｌｉｃａｔｅ　Ｇｌａｓｓ）を採用することができ、層間絶縁膜５としてＴＥＯＳ，ＮＳＧ（Ｎｏｎ−ｄｏｐｅｄ　Ｓｉｌｉｃａｔｅ　Ｇｌａｓｓ）　を採用することができる。
【００８０】
また、層間絶縁膜４に対する層間絶縁膜５の厚みを実施の形態１の場合よりも大きくしている。このように層間絶縁膜５の厚みを比較的厚くすることにより、層間絶縁膜４，５の熱収縮に起因してコンタクトホール９の上端開口が必要以上に広がるのを抑制することができる。それ以外の構成は実施の形態１とほぼ同様である。
【００８１】
次に、図１８〜図２０を用いて、図１７に示すＳＲＡＭのメモリセル内のＭＯＳトランジスタおよびその近傍の製造方法について説明する。
【００８２】
図１８に示すように、実施の形態１と同様の工程を経て、絶縁膜３、ゲート電極２、ソースおよびドレイン（不純物領域）を形成する。次に、ＣＶＤ法等を用いて、層間絶縁膜４と層間絶縁膜５を形成する。このとき、層間絶縁膜４の表面を平坦化するとともに、層間絶縁膜４の厚みＴ１を層間絶縁膜５の厚みＴ２よりも大きくしておく。
【００８３】
次に、実施の形態１と同様の手法で、層間絶縁膜５上にレジストパターン１６を形成し、該レジストパターン１６をマスクとして異方性エッチングを行ない、図１８に示すようにコンタクトホール９を形成する。
【００８４】
次に、熱処理を行なう。たとえば、ＲＴＡ（Ｒａｐｉｄ　Ｔｈｅｒｍａｌ　Ａｎｎｅａｌｉｎｇ）または熱拡散炉を用いて７００℃以上の温度で熱処理を行なう。それにより、層間絶縁膜４と層間絶縁膜５を熱収縮させることができる。
【００８５】
このとき、層間絶縁膜４の熱収縮率が層間絶縁膜５の熱収縮率よりも大きいので、図１９に示すように、層間絶縁膜４の熱収縮量が大きくなり、層間絶縁膜４内でコンタクトホール９を横方向に広げることができる。他方、層間絶縁膜５の厚みをある程度確保することで、コンタクトホール９の上端開口が必要以上に広がるのを抑制することができる。したがって、コンタクトホール９を樽形とする一方で、間隔Ｓ２を適切な値とすることができる。
【００８６】
なお、層間絶縁膜４として層間絶縁膜５よりもエッチング速度の大きい材質を選択し、上記熱処理後に等方性エッチングを行なって層間絶縁膜４内でコンタクトホール９をさらに横方向に広げるようにしてもよい。
【００８７】
その後、実施の形態１と同様の手法で、図２０に示すように全面に金属膜６０を堆積してコンタクトホール９内に金属膜６０を形成し、エッチバックやＣＭＰを行なってプラグ部６を形成し、プラグ部６上に金属配線７を形成する。以上の工程を経て図１７の構造が得られる。
【００８８】
（実施の形態５）
次に、図２１〜図２３を用いて、本発明の実施の形態５について説明する。本実施の形態５では、コンタクトホールの内表面上に保護絶縁膜（誘電体膜）を形成し、この保護絶縁膜上にプラグ部を形成する。このようにコンタクトホールの内表面上に保護絶縁膜を形成することにより、コンタクトホール間にピンホール（ｐｉｎｈｏｌｅ）が生成されてコンタクトホール間が接続されるのを抑制することができる。それにより、デバイスの信頼性を向上することができる。また、保護絶縁膜の誘電率を層間絶縁膜のそれよりも大きくすることにより、プラグ部間の容量を増大することもできる。
【００８９】
図２１の例では、コンタクトホール９の内表面上に層間絶縁膜４よりも誘電率の高い誘電体膜１８を形成している。誘電体膜１８としては、たとえばシリコン窒化膜を挙げることができる。この誘電体膜１８上にプラグ部６を形成する。それ以外の構成は、実施の形態１とほぼ同様である。
【００９０】
上記のようにコンタクトホール９の内表面上に誘電体膜１８を形成することにより、ピンホールによるコンタクトホール９間の接続を抑制することができ、かつプラグ部６間の容量を増大することもできる。
【００９１】
次に、図２２および図２３を用いて、図２１に示すＳＲＡＭのメモリセル内のＭＯＳトランジスタおよびその近傍の製造方法について説明する。
【００９２】
図２２に示すように、実施の形態１と同様の工程を経て、絶縁膜３、ゲート電極２、ソースおよびドレイン（不純物領域）、層間絶縁膜４，５、レジストパターン１７を形成する。その後、実施の形態１と同様の手法で、レジストパターン１７をマスクとして異方性エッチングを行なってコンタクトホール９を形成し、さらに該コンタクトホール９に等方性エッチングを施す。それにより、図２３に示すように、コンタクトホール９を樽形とする。
【００９３】
次に、図２３に示すように、ＣＶＤ法等によりコンタクトホール９の内表面上を覆うようにシリコン窒化膜等の誘電体膜１８を形成する。その後、誘電体膜１８に異方性エッチングを施し、コンタクトホール９底部の半導体基板１を露出させる。
【００９４】
これ以降は、実施の形態１と同様の工程を経て、プラグ部６および金属配線７を形成する。それにより、図２１に示す構造が得られる。
【００９５】
（実施の形態６）
次に、図２４〜図２８を用いて、本発明の実施の形態６について説明する。上述の各実施の形態では、コンタクトホール上から層間絶縁膜上に延在するように上層配線である金属配線を形成する例について説明した。しかし、該金属配線を層間絶縁膜内に埋め込んでもよい。たとえば、コンタクトホールに達するように層間絶縁膜の表面にトレンチを形成し、該トレンチ内に金属配線を埋め込む。
【００９６】
金属配線を層間絶縁膜内に埋め込むに際し、本実施の形態６では、いわゆるダマシン配線を採用する。そして、該ダマシン配線用のトレンチに対して本発明を適用する。つまり、ダマシン配線用のトレンチを横方向に広げている。それにより、プラグ部間の容量のみならず金属配線間の容量をも増大させることができる。
【００９７】
なお、ダマシン配線用のトレンチのみを横方向に広げてもよい。また、配線間を接続する１組の接続孔に本発明を適用する場合には、該１組の接続孔を横方向に広げ、該１組の接続孔間の間隔を小さくすればよい。
【００９８】
図２４に、上述の実施の形態１におけるコンタクトホール９およびプラグ部６の平面図を示す。このプラグ部６上から層間絶縁膜５上に金属配線１２が延在することとなる。
【００９９】
それに対し、本実施の形態６では、たとえば図２５に示すように、層間絶縁膜５の表面に開口するトレンチ１９を形成し、トレンチ１９内に金属配線７を埋め込んでいる。トレンチ１９の下方にコンタクトホール９を形成し、該コンタクトホール９はトレンチ１９と接続されている。したがって、コンタクトホール９内のプラグ部６と、トレンチ１９内の金属配線７とは電気的に接続されることとなる。
【０１００】
図２６に、本実施の形態６におけるＭＯＳトランジスタとその近傍の断面構造例を示す。図２６に示すように、コンタクトホール９が形成されている箇所では、コンタクトホール９上に連続してトレンチ１９が形成され、コンタクトホール９の上端とトレンチ１９の底部とが接続される。
【０１０１】
図２６の例では、トレンチ１９は、上層の層間絶縁膜５を貫通して下層の層間絶縁膜４に達し、かつ層間絶縁膜４内で横方向に広がっている。また、コンタクトホール９も、層間絶縁膜４内で横方向に広がっている。したがって、プラグ部６間の間隔Ｓ１のみならず金属配線７間の間隔をも小さくすることができ、プラグ部６間の容量を増大することができるとともに、金属配線７間の容量も増大することができる。その結果、上述の各実施の形態の場合よりも多くの容量をトランジスタのソースとドレイン間に付加することができる。これ以外の構成については、実施の形態１とほぼ同様である。
【０１０２】
次に、図２７（ａ），（ｂ）および図２８（ａ），（ｂ）を用いて、図２６に示すＳＲＡＭのメモリセル内のＭＯＳトランジスタおよびその近傍の製造方法について説明する。
【０１０３】
図２７（ａ）に示すように、実施の形態１と同様の工程を経て、絶縁膜３、ゲート電極２、ソースおよびドレイン（不純物領域）、層間絶縁膜４，５を形成する。そして、層間絶縁膜５上に、図２７（ｂ）に示すように、後に形成されるコンタクトホール９に対応した位置に開口（貫通孔）を有するレジストパターン２１を形成する。
【０１０４】
このレジストパターン２１をマスクとして異方性エッチングを行ない、凹部２０を形成する。図２７（ａ）の例では、異方性エッチングを層間絶縁膜４の途中で止め、層間絶縁膜４内に底面を有する凹部２０を形成している。
【０１０５】
レジストパターン２１を除去した後、さらに層間絶縁膜５上にレジストパターン２２を形成する。レジストパターン２２は、後に形成されるトレンチ１９に対応した位置に開口（貫通孔）を有する。このレジストパターン２２をマスクとして異方性エッチングを行なう。それにより、図２８（ａ），（ｂ）に示すように、凹部２０が形成されていない箇所では層間絶縁膜５を貫通して層間絶縁膜４に達するトレンチ１９が形成され、凹部２０が形成されている箇所では凹部２０の底面がさらにエッチングされて半導体基板１の主表面に達するコンタクトホール９が形成される。その結果、コンタクトホール９と連通し、層間絶縁膜５の表面に開口するトレンチ１９を形成することができる。
【０１０６】
その後、実施の形態１と同様に、等方性エッチングを行なう。それにより、図２６に示すように、トレンチ１９の下端部を層間絶縁膜４内で横方向に広げるとともに、コンタクトホール９も層間絶縁膜４内で横方向に広げることができる。
【０１０７】
この状態でＣＶＤ法や、ＣＶＤ法とメッキ法とを組み合せた方法等を用いて、コンタクトホール９内とトレンチ１９内に導電材料を埋め込む。その後、ＣＭＰ等によって導電材料の表面を研磨する。それにより、図２６に示すように、コンタクトホール９内にプラグ部６を形成するとともに、トレンチ１９内に金属配線７を埋め込むことができる。なお、図２６の例ではプラグ部６と金属配線７の材質を異ならせているが、これらを同一の材質で構成することも可能である。
【０１０８】
プラグ部６と金属配線７の材質を異ならせる場合、プラグ部６としてタングステン等のコンタクトホール９内に充填し易い材質を選択し、金属配線７としては低抵抗な銅や銅合金等を選択することが考えられる。他方、プラグ部６と金属配線７の材質を同一の材質とする場合、タングステン等でプラグ部６と金属配線７を構成することが考えられる。
【０１０９】
なお、上述の実施の形態では、配線層と基板間の接続部に本発明を適用した場合について説明したが、導体部間を接続する１組の接続部であれば本発明を適用可能である。たとえば、配線同士を接続する接続部に本発明を適用することも可能である。また、接続孔の一例としてコンタクトホールを挙げたが、スルーホールにも本発明を適用可能である。さらに、接続孔を横方向に広げるための等方性エッチングは、異方性エッチングのマスクして使用したレジストパターンを残したままで行なってもよい。
【０１１０】
以上のように本発明の実施の形態について説明を行なったが、上述の各実施の形態の特徴を適宜組み合わせることも当初から予定されている。
【０１１１】
また、今回開示した実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【０１１２】
【発明の効果】
本発明によれば、層間絶縁膜内に位置する第１と第２接続孔間の間隔を、層間絶縁膜表面における第１と第２接続孔間の間隔よりも小さくしているので、層間絶縁膜内に形成される第１と第２プラグ部間の間隔を小さくすることができる。それにより、メモリセル内の所望の第１と第２プラグ部間の容量を増大することができ、結果として記憶ノードに容量を付加することができる。したがって、ソフトエラー耐性を向上することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１におけるＳＲＡＭのメモリセルの部分断面図である。
【図２】図１に示すＳＲＡＭのメモリセルの製造工程における第１工程を示す断面図である。
【図３】図１に示すＳＲＡＭのメモリセルの製造工程における第２工程を示す断面図である。
【図４】図１に示すＳＲＡＭのメモリセルの製造工程における第３工程を示す断面図である。
【図５】本発明の実施の形態２におけるＳＲＡＭのメモリセルの部分断面図である。
【図６】図５に示すＳＲＡＭのメモリセルの製造工程における第１工程を示す断面図である。
【図７】図５に示すＳＲＡＭのメモリセルの製造工程における第２工程を示す断面図である。
【図８】図５に示すＳＲＡＭのメモリセルの製造工程における第３工程を示す断面図である。
【図９】実施の形態２の変形例におけるＳＲＡＭのメモリセルの部分断面図である。
【図１０】図９に示すＳＲＡＭのメモリセルの製造工程における第１工程を示す断面図である。
【図１１】図９に示すＳＲＡＭのメモリセルの製造工程における第２工程を示す断面図である。
【図１２】本発明の実施の形態３におけるＳＲＡＭのメモリセルの部分断面図である。
【図１３】図１２に示すＳＲＡＭのメモリセルの製造工程における第１工程を示す断面図である。
【図１４】図１２に示すＳＲＡＭのメモリセルの製造工程における第２工程を示す断面図である。
【図１５】図１２に示すＳＲＡＭのメモリセルの製造工程における第３工程を示す断面図である。
【図１６】図１２に示すＳＲＡＭのメモリセルの製造工程における第４工程を示す断面図である。
【図１７】本発明の実施の形態４におけるＳＲＡＭのメモリセルの部分断面図である。
【図１８】図１７に示すＳＲＡＭのメモリセルの製造工程における第１工程を示す断面図である。
【図１９】図１７に示すＳＲＡＭのメモリセルの製造工程における第２工程を示す断面図である。
【図２０】図１７に示すＳＲＡＭのメモリセルの製造工程における第３工程を示す断面図である。
【図２１】本発明の実施の形態５におけるＳＲＡＭのメモリセルの部分断面図である。
【図２２】図２１に示すＳＲＡＭのメモリセルの製造工程における第１工程を示す断面図である。
【図２３】図２１に示すＳＲＡＭのメモリセルの製造工程における第２工程を示す断面図である。
【図２４】本発明の実施の形態１におけるプラグ部およびコンタクトホールの構造例を示す平面図である。
【図２５】本発明の実施の形態６におけるＳＲＡＭのメモリセルの部分平面図である。
【図２６】本発明の実施の形態６におけるＳＲＡＭのメモリセルの部分断面図である。
【図２７】（ａ）は、図２６に示すＳＲＡＭのメモリセルの製造工程における第１工程を示す断面図であり、（ｂ）はその平面図である。
【図２８】（ａ）は、図２６に示すＳＲＡＭのメモリセルの製造工程における第２工程を示す断面図であり、（ｂ）はその平面図である。
【図２９】本発明の実施の形態における代表的なＳＲＡＭのメモリセルの構造例を示す部分断面図である。
【図３０】本発明の１つの実施の形態におけるＳＲＡＭのメモリセルの等価回路図である。
【図３１】本発明の１つの実施の形態におけるＳＲＡＭのメモリセルの部分拡大平面図である。
【符号の説明】
１　半導体基板、２　ゲート電極、３，１３，１４　絶縁膜、４，５，１０，２３　層間絶縁膜、６　プラグ部、７　金属配線、８，１１，１５，１６，１７，２１，２２　レジストパターン、９　コンタクトホール、１２，１８　誘電体膜、１３，１４　シリコン窒化膜、１９　トレンチ、２０　凹部、２４　ソース、２５　ドレイン、２７，２８　コンタクト部、２９　素子分離領域、３０　領域、６０　金属膜、Ｑ１　第１アクセスＭＯＳトランジスタ、Ｑ２　第２アクセスＭＯＳトランジスタ、Ｑ３　第１ドライバＭＯＳトランジスタ、Ｑ４　第２ドライバＭＯＳトランジスタ、Ｑ５　第１ロードＭＯＳトランジスタ、Ｑ６　第２ロードＭＯＳトランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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