(57)【要約】【課題】スイッチオフする時のドレイン・ソース間のサージ電圧の発生を、容易に抑制することができる半導体装置を提供する。【解決手段】埋め込みゲート５０のチャネル層６０の表面からの深さＭを、チャネル層６０の深さＬの１．２〜１．５倍にする。したがって、半導体装置１がオフするときにドレイン領域（第１の半導体層２０）とソース領域（第３の半導体層７０）間に発生するサージ電圧ΔＶＤＳの発生を抑制する。【選択図】        図１
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【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、前記半導体基板の上面に設けられた低不純物濃度の第１導電型の第１の半導体層と、前記第１の半導体層の上面に設けられた第２導電型の第２の半導体層と、第２の半導体層の表面から第２の半導体層を貫いて第１の半導体層に達するように設けられている埋め込みゲートと、第２の半導体層の表層部に埋め込みゲートの側面の一部と当接して第２の半導体層の表面から所定の深さ設けられている第１導電型の第３の半導体層とを備え、
第１の半導体層をドレイン領域として、第２の半導体層をチャネル領域として、第３の半導体層をソース領域として用い、ソース領域と埋め込みゲート間に所定のゲート電圧を印加すると埋め込みゲートに当接するチャネル領域のチャネル層が第１導電型に反転してドレイン領域とソース領域間に電流が流れてオンし、所定のゲート電圧の印加を停止すると前記チャネル層が第２導電型に戻りオフする半導体装置であって、
前記埋め込みゲートの第２の半導体層の表面からの深さは、第２の半導体層の深さの１．２〜１．５倍である半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、埋め込みゲート構造を有する半導体装置に関する。
【０００２】
【従来の技術】
一般的に、埋め込みゲート（トレンチゲート）構造を備えた半導体装置が用いられている。例えば、トレンチゲートを用いた縦形ＭＯＳ  ＦＥＴ（半導体装置）１０１について、図４を用いて説明する。
Ｎ＋型のシリコンからなる半導体基板（第１導電型の半導体基板）１０の上面には、Ｎ型の半導体層（低不純物濃度の第１導電型の第１の半導体層）２０が設けられている。Ｎ型の半導体層２０の上面には、Ｐ型のチャネル層（第２導電型の第２の半導体層）６０が設けられている。チャネル層６０の表面からチャネル層６０を貫いてＮ型の半導体層２０に達するように埋め込みゲート１５０が設けられている。そして、埋め込みゲート１５０の側面の一部に当接して、チャネル層６０の表層部にＮ＋型の半導体層（第１導電型の第３の半導体層）７０が設けられている。
また、埋め込みゲート１５０の上面にはゲート電極１５１が、Ｎ＋型の半導体層７０とＰ型のチャネル層６０の上面にはソース電極７１が、半導体基板１０の下面にはドレイン電極１１が形成されている。
【０００３】
まず、ゲート電極１５１に所定の閾値を超えるゲート電圧を印加すると、埋め込みゲート１５０に当接するチャネル層６０のチャネル領域がＮ型に反転してチャネルが形成され、Ｎ＋型の半導体層７０とＮ型の半導体層２０間に電流が流れて導通する。この場合、Ｎ＋型の半導体層７０はソース領域であり、Ｎ型の半導体層２０はドレイン領域である。このようにして、ＭＯＳ  ＦＥＴ１０１がオンする。
また、ゲート電極１５１へ印加するゲート電圧を閾値以下にすると、Ｎ型に反転していたチャネル層がＰ型に戻り、チャネルが消滅してＭＯＳ  ＦＥＴ１０１がオフする。
【０００４】
図５に示すように、このように構成されたＭＯＳ  ＦＥＴ１０１では、オン状態では、ドレイン・ソース間電圧ＶＤＳは低レベルであって、所定の値（図５ではＩ１）のドレイン電流Ｉが流れている。そして、スイッチオフ後定常状態に達しオフ状態となると、ドレイン電流Ｉは流れなくなりドレイン・ソース間電圧ＶＤＳは所定の値（図５では、Ｖ１）となる。
ところで、図５に示すように、ＭＯＳ  ＦＥＴ１０１がスイッチオフ時（所要時間ｔ１；オン状態からオフ状態に移行する時間）に、ドレイン・ソース間に、寄生インダクタンス等の影響によるサージ電圧ΔＶＤＳが発生する場合がある。そこで、従来より、埋め込みゲート１５０用のトレンチとは別のトレンチを設けたり、セル面積や各半導体層の面積を調整したりして、スイッチオフ時のサージ電圧ΔＶＤＳを抑制している。
【０００５】
【特許文献１】
特開平８−２２２７２８号公報
【０００６】
【発明が解決しようとする課題】
このように、トレンチゲートとは別のトレンチを設けたり、セル面積や各半導体層の面積を調整したりすると、チップ面積が増加してしまう。
そこで、本発明は、スイッチオフ時のドレイン・ソース間のサージ電圧の発生を、容易に抑制することができる半導体装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】
上記課題を解決するための手段として、本発明の第１発明は、請求項１に記載されたとおりの半導体装置である。
請求項１に記載の半導体装置は、第１導電型の半導体基板と、その上面に設けられた低不純物濃度の第１導電型の第１の半導体層と、第１の半導体層の上面に設けられた第２導電型の第２の半導体層と、第２の半導体層の表面から第２の半導体層を貫いて第１の半導体層に達するように設けられている埋め込みゲートと、第２の半導体層の表層部に埋め込みゲートの側面の一部と当接して第２の半導体層の表面から所定の深さ設けられている第１導電型の第３の半導体層とを備えている。第１の半導体層はドレイン領域として、第２の半導体層はチャネル領域として、第３の半導体層はソース領域として用いる。そして、ソース領域と埋め込みゲート間に所定のゲート電圧を印加すると、埋め込みゲートに当接するチャネル領域のチャネル層が第１導電型に反転してドレイン領域とソース領域間に電流が流れてオンする。また、所定のゲート電圧の印加を停止すると前記チャネル層が第２導電型に戻りオフする。ここで、埋め込みゲートの第２の半導体層の表面からの深さは、第２の半導体層の深さの１．２〜１．５倍であることを特徴とする。
請求項１に記載された半導体装置を用いれば、スイッチオフ時のドレイン・ソース間のサージ電圧の発生を、容易に抑制することができる。
【０００８】
【発明の実施の形態】
以下に本発明の実施の形態を図１を参照して説明する。
本実施の形態では、本発明を、トレンチゲート（埋め込みゲート）型ＭＯＳ  ＦＥＴ１に適用した場合について説明する。
例えば、Ｎ＋型のシリコンからなる半導体基板（第１導電型の半導体基板）１０の上面には、Ｎ型の半導体層（低不純物濃度の第１導電型の第１の半導体層）２０が設けられている。Ｎ型の半導体層２０の上面には、Ｐ型のチャネル層（第２導電型の第２の半導体層）６０が設けられている。チャネル層６０の表面からチャネル層６０を貫いてＮ型の半導体層２０に達するように埋め込みゲート５０が設けられている。埋め込みゲート５０の構成の詳細については後述する。
そして、埋め込みゲート５０の側面の一部に当接して、チャネル層６０の表層部にＮ＋型の半導体層（第１導電型の第３の半導体層）７０が設けられている。
また、埋め込みゲート５０の上面にはゲート電極５１が、Ｎ＋型の半導体層７０とＰ型のチャネル層６０の上面にはソース電極７１が、半導体基板１０の下面にはドレイン電極１１が形成されている。
【０００９】
まず、外部電圧によりゲート電極５１に所定のしきい値を超えるゲート電圧を印加すると、埋め込みゲート５０に当接するチャネル層６０のチャネル領域がＮ型に反転してチャネルが形成され、Ｎ＋型の半導体層７０とＮ型の半導体層２０間に電流が流れて導通する。この場合、Ｎ＋型の半導体層７０はソース領域であり、Ｎ型の半導体層２０はドレイン領域である。このようにして、ＭＯＳ  ＦＥＴ１がオンする。
また、ゲート電極５１へ印加するゲート電圧を閾値以下にすると、Ｎ型に反転していたチャネル層がＰ型に戻り、チャネルが消滅してＭＯＳ  ＦＥＴ１がオフする。図２に、ＭＯＳ  ＦＥＴ１がスイッチオフする際のｔ（時間）に対応するＶＤＳ（ドレイン・ソース間電圧）及びＩ（ドレイン電流）を示す。この場合、オン状態からオフ状態に移行する所要時間は、ｔ２である。
【００１０】
ここで、埋め込みゲート５０の構成について説明する。
埋め込みゲート５０は、半導体基板にトレンチを形成して、トレンチの内壁に絶縁膜３０を形成した後、多結晶シリコン膜４０等を堆積させる。
本実施の形態では、図１に示すように、チャネル層６０の深さＬと比較して埋め込みゲート５０の深さＭは、１．２〜１．５倍程度である。
埋め込みゲート５０は、従来より、Ｎ型の半導体層２０に達するように構成されていたが、チャネル層６０の深さＬと比較して埋め込みゲート５０の深さＭは、図４に示すように、１．２未満（１．１程度）であった。この場合、図５に示すように、ＭＯＳ  ＦＥＴ１がスイッチオフする時に、ドレイン・ソース間にサージ電圧ΔＶＤＳが発生する場合があった。本発明では、埋め込みゲート５０を従来よりも深くすることにより、絶縁膜３０とＮ型の半導体層２０の接触面積が増え、ゲート・ドレイン間の面積が増える。これにより、ゲート・ドレイン間の容量が増え、図２に示すように、ＭＯＳ  ＦＥＴ１がスイッチオフする時のサージ電圧ΔＶＤＳの発生を抑制することができる。
【００１１】
一方、埋め込みゲート５０の深さＭを大きくしていくと、図３に示すように、ドレイン・ソース間の耐圧が低下する。そこで、ドレイン・ソース間の耐圧が所望の耐圧ｓ（Ｖ）を確保できるように、埋めこみゲート５０の深さＭを決定する。
したがって、埋め込みゲート５０の深さＭは、チャネル層６０の深さＬの１．２倍〜１．５倍であることが望ましい。
【００１２】
埋め込みゲート５０の深さをこのように設定することにより、ＭＯＳ  ＦＥＴ１がオフした時のサージ電圧ΔＶＤＳの発生を容易に抑制することができる。また、埋め込みゲート５０の深さを深くするだけで、セル面積の変更等がないため既存のＭＯＳ  ＦＥＴ１のサージ電圧対策として用いることが容易である。また、セル面積を広くする必要がないので、低コストである。
【００１３】
本発明の半導体装置は、実施の形態で説明した構成、外観、接続、用途、動作等に限定されず、本発明の要旨を変更しない範囲で種々の変更、追加、削除が可能である。
本発明の半導体装置は、縦形ＭＯＳ  ＦＥＴ１にのみ適用されるものではなく、種々の半導体装置に適用することができる。例えば、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）に適用してもよい。
また、実施の形態では、第１導電型をＮ型、第２導電型をＰ型としたが、第１導電型をＰ型、第２導電型をＮ型としてもよい。すなわち、本実施の形態では、Ｎチャネルの場合について説明したが、Ｐチャネルでもよい。
【００１４】
【発明の効果】
以上説明したように、請求項１に記載の半導体装置によれば、スイッチオフする時のドレイン・ソース間のサージ電圧の発生を、容易に抑制することができる。
【図面の簡単な説明】
【図１】本発明の半導体装置の一実施の形態を説明する断面図である。
【図２】半導体装置のゲート・ドレイン間の容量が大きい場合、サージ電圧ΔＶＤＳが抑制されることを説明する図である。
【図３】ドレイン・ソース間の耐圧特性を示す図である。
【図４】従来技術を説明する図である。
【図５】半導体装置のゲート・ドレイン間の容量が小さい時にサージ電圧ΔＶＤＳが発生しやすいことを説明する図である。
【符号の説明】
１          半導体装置
１０        半導体基板
１１        ドレイン電極
２０、７０  半導体層
５０        埋め込みゲート
５１        ゲート電極
６０        チャネル層
７１        ソース電極
Ｌ                    チャネル層６０の深さ
Ｍ          埋め込みゲート５０の深さ
【図１】
2004158514.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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