(57)【要約】【課題】バッテリバックアップ時にノイズ等による電源電位Ｖｄｄの変動により、その高抵抗負荷１及び高抵抗負荷２の大きさに起因してのデータ破壊、或いはα線の流入により”Ｈ”ノードのデータが破壊され、記憶データが破壊されてしまうとうい不都合が生じていた問題を解決することを目的とする。【解決手段】ＳＲＡＭのメモリセルの高抵抗負荷１、高抵抗負荷２に加えて、電源電位Ｖｄｄの低下時及びチップセレクト信号ＣＳ”Ｈ”レベル区間（スタンバイ状態）にてオンさせる負荷ｎＭＯＳを付加し、該データの破壊を抑制する。【選択図】    図１
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【特許請求の範囲】
【請求項１】
読み出し、書き込みを任意に行うＳＲＡＭにおいて、
電源電位Ｖｄｄの降下を検出する電源電位監視回路と、該回路の出力信号とＳＲＡＭのチップセレクト信号（ＣＳ信号）との論理によるバッテリバックアップ信号Ｂにて、バッテリバックアップ時、メモリセル内の所定の負荷ＭＯＳをオンさせ、”Ｈ”ノードへの電流供給量を増やす事を特徴とする半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、読み出し、書き込みを任意に行う半導体記憶装置（ＳＲＡＭ）において、バッテリバックアップ時の電源電位Ｖｄｄの変動、α線の流入に対して、記憶データの破壊を防止する回路方式に関する。
【０００２】
【従来の技術】
図３は従来の半導体記憶装置、スタチックランダムアクセスメモリ（以下ＳＲＡＭという）のメモリセルの電子回路図を示している。
図３は、高抵抗負荷型のＳＲＡＭのメモリセルを示しており、通常この高抵抗負荷１及び高抵抗負荷２は、数百Ｇ［Ω］〜数Ｔ［Ω］に設定される。
高抵抗負荷１及び高抵抗負荷２は一方を電源電位Ｖｄｄレベルとし、他方をｎチャンネンル型ＭＯＳのＦＥＴ（以下ｎＭＯＳと言う）ｎＭＯＳ３とｎＭＯＳ４のドレイン側に接続され、ｎＭＯＳのｎＭＯＳ３とｎＭＯＳ４のソース側は、接地電位ｇｎｄにそれぞれ接続されている。ｎＭＯＳ３のゲートには、ｎＭＯＳ４のドレイン側が接続され、ｎＭＯＳ４のゲートには、ｎＭＯＳ３のドレインが接続される。ｎＭＯＳ３のドレイン側は、ｎＭＯＳのｎＭＯＳ１のソース側に接続され、ドレイン側は３ビット線に接続され、ゲートにはワード線が接続されている。また、ｎＭＯＳ４のドレイン側は、ｎＭＯＳのｎＭＯＳ２のソース側に接続され、ドレイン側はビット線の逆相成分である４＊ビット線に接続され、ゲートには５ワード線が接続されている。
この状態で書き込み動作を考える。所定のアドレスにより（図示しない）、５ワード線が”Ｈ”レベルに遷移すれば、ｎＭＯＳ１とｎＭＯＳ２がオンし、ｎＭＯＳ３のドレイン側が３ビット線と導通し、ｎＭＯＳ４のドレイン側が４＊ビット線と導通する。
この時所定の書き込みデータを３ビット線と４＊ビット線に印加して、ワード線を”Ｌ”レベルに遷移させればｎＭＯＳ１とｎＭＯＳ２がオフし、ｎＭＯＳ３とｎＭＯＳ４のドレイン側に所定の電位が残る事になり書き込み動作は終了する。
例えば、３ビット線にＨレベル、４＊ビット線にＬレベルを印加すれば、ｎＭＯＳ４がオンしてｎＭＯＳ４のドレイン側にＬレベル、ｎＭＯＳ３がオフしてｎＭＯＳ３のドレイン側にＨレベルが記憶データとして保持される。
次に、読み出し動作について説明する。上記と同様に、５ワード線を”Ｈ”レベルに遷移させれば、ｎＭＯＳ３のドレイン側の電位が３ビット線へ、ｎＭＯＳ４のドレイン側の電位が４＊ビット線へ伝播して読み出し動作は終了する。
次にバッテリバックアップ時の動作について説明する。
バッテリバックアップ時まずＳＲＡＭのチップセレクト信号（図示しない）を”Ｈ”レベルにすると、ワード線は”Ｌ”に固定される。
次に電源電位Ｖｄｄを２［Ｖ］程度に下げてバッテリバックアップの状態となる。該状態では、消費電流を極めて小さく記憶データの保持ができる（例えば、特許文献１参照）。
【０００３】
【特許文献１】
特開平８−１７１８６号公報
【０００４】
【発明が解決しようとする課題】
しかしながら、上記方式のＳＲＡＭのメモリセルではバッテリバックアップ時にノイズ等による電源電位Ｖｄｄの変動により、その高抵抗負荷１及び高抵抗負荷２の大きさに起因してのデータ破壊、或いはα線の流入により”Ｈ”ノードのデータが破壊され、記憶データが破壊されてしまうとうい不都合が生じていた。
【０００５】
【課題を解決するための手段】
上記の問題を解決するため、本発明では、ＳＲＡＭのメモリセルの高抵抗負荷１、高抵抗負荷２に加えて、電源電位Ｖｄｄの低下時及びチップセレクト信号ＣＳ”Ｈ”レベル区間（スタンバイ状態）にてオンさせる負荷ｎＭＯＳを付加し、該データの破壊を抑制する。
【０００６】
【発明の実施の形態】
以下、本発明の実施例の図に基づいて説明する。図１は本発明の実施例の電子回路図を示しており、図１中、図３と同じ素子には同じ名前を付与してある。図１を用いて動作を説明する。図１中、電源電位監視回路では、ｎＭＯＳのｎＭＯＳ７のドレイン側とゲートに電源電位ｖｄｄが接続されソース側には、ｎＭＯＳのｎＭＯＳ８のドレインとゲートが接続されている。ｎＭＯＳ８のソース側（電源電位監視信号Ａ）は６抵抗素子を介して接地電位ｇｎｄに接続されている。
また、ｎＭＯＳ８のソース側（電源電位監視信号Ａ）は、７インバータ回路のゲート入力に接続され、該出力は８ＡＮＤ回路の一方の入力ゲートに接続されている。ＡＮＤ回路の他方のゲートには、ＣＳ信号が接続され、バッテリバックアップ信号ＢとしてｎＭＯＳのｎＭＯＳ５とｎＭＯＳ６のゲートへ接続されている。ｎＭＯＳ５のドレイン側には電源電位Ｖｄｄが、ソース側はｎＭＯＳ３のドレイン側に接続されている。また、ｎＭＯＳ６のドレイン側には電源電位Ｖｄｄが、ソース側はｎＭＯＳ４のドレイン側に接続されている。
【０００７】
書き込み、読み出しの動作は、従来の技術と全く同じであるため省略する。バッテリバックアップの動作を同じく図２を用いて説明する。まず、通常動作からバッテリバックアップモードへの移行を考える。図２に示されるとおり、まずＣＳ信号がＨレベルへ遷移する。この後電源電位Ｖｄｄを２［Ｖ］程度に下げてバッテリバックアップモードへの移行は終了する。電源電位Ｖｄｄを下げてゆくと、図１中電源電位監視回路の電源電位監視信号Ａも電位を下げてゆく。
この時インバータ回路の回路スレショルド電位を下回った時点で（図２中Ｘ１点）でバッテリバックアップ信号ＢがＬレベルよりＨレベルへ遷移する。次に、ｎＭＯＳ５とｎＭＯＳ６がオンの状態となるから、高抵抗負荷１とｎＭＯＳ５のトランスコンダクタンス（以下ｇｍという）の並列抵抗にて電流を供給また、高抵抗負荷２とｎＭＯＳ６の並列抵抗にて電流をメモリセルの記憶ノードへ供給する。
従って、メモリセルの記憶ノードｎＭＯＳ３とｎＭＯＳ４のドレイン側にはｎＭＯＳ５とｎＭＯＳ６が付加されない場合に比して、より多くの電流が供給される事になりα線の流入によりＨ側の電位が下がったとしても、速やかにＨレベルに復帰でき記憶データの破壊は発生しにくくなり、ソフトエラーの確率は下がる。また、外乱ノイズ等により電源電位Ｖｄｄが一時的に下がったとしてもｎＭＯＳ５とｎＭＯＳ６が付加されない場合に比して、速やかにメモリセルノードのＨレベルを復帰させる事ができるため、データ破壊の確率は下がる。
【０００８】
次に、バッテリバックアップモードから通常動作への移行を説明する。ＣＳ信号をＨレベルのまま、電源電位Ｖｄｄを５［Ｖ］へ復帰させる。この時図１中電源電位開始回路の電源電位監視信号Ａも電位を上げてゆき、インバータ回路の回路スレショルド電位を超えた時点で（図２中Ｘ２点）バッテリバックアップ信号ＢがＨレベルからＬレベルへ遷移する。このためｎＭＯＳ５とｎＭＯＳ６がオフし、メモリセルは高抵抗負荷１と高抵抗負荷２のみの電流供給で動作を開始する。次に、ＣＳ信号をＬレベルとすれば、通常の書き込み、読み出し動作が再開される。
【０００９】
【発明の効果】
以上、詳細に説明したように、本発明によればバッテリバックアップ時、メモリセルノードに供給出来る電流量を増加させるため、の電源電位の変動時或いはα線の流入によるソフトエラーの発生確率を下げる事ができる。
【図面の簡単な説明】
【図１】本発明のＳＲＡＭのメモリセル周りの電子回路図
【図２】本発明の動作のタイミングチャート
【図３】従来のＳＲＡＭのメモリセルの電子回路図
【符号の説明】
ｎＭＯＳ１〜ｎＭＯＳ８    ｎチャネル型ＭＯＳのＦＥＴ
１、２  高抵抗負荷
３、４  ビット線
５  ワード線
６  抵抗素子
７  インバータ回路
８  ＡＮＤ回路
【図１】
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【図２】
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【図３】
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