(57)【要約】【課題】画素内部の発光素子の発光時間を任意に選択することができる画素回路、表示装置、および画素回路の駆動方法を提供する。【解決手段】第１のキャパシタＣ３１と、第２キャパシタＣ３２と、ノードＮＤ３１とＮＤ３２間に接続され、ゲートが消去線ＥＳＬ３１が接続されたＴＦＴ３３と、ノードＮＤ３２とＮＤ３３間に接続され、ゲートが消去線ＥＳＬ３２接続されたＴＦＴ３４と、ノードＮＤ３２と電荷放電ラインＶＣＣ間に接続され、ゲートがノードＮＤ３４に接続されたＴＦＴ３５と、第１のデータ線ＤＴＬ３１とノードＮＤ３３間に接続され、ゲートが走査線ＷＳＬ３１に接続されたＴＦＴ３６と、第２のデータ線ＤＴＬ３２とノードＮＤ３４間に接続され、ゲートが走査線ＷＳＬ３２に接続されたＴＦＴ３７と、ノードＮＤ３３と電荷放電ラインＶＣＣ間に接続され、ゲートが走査線ＷＳＬ３３に接続されたＴＦＴ３８とを設ける。【選択図】      図１
2004317941.tif 000002
【特許請求の範囲】
【請求項１】
流れる電流によって輝度が変化する電気光学素子を駆動する画素回路であって、
輝度情報に応じたデータ信号が供給される第１のデータ線と、
上記電気光学素子の発光時間を制御するための制御データ信号が供給される第２のデータ線と、
第１、第２、第３、および第４の制御線と、
第１、第２、第３、および第４のノードと、
第１および第２の基準電位と、
電荷放電ラインと、
第１端子と第２端子間で電流供給ラインを形成し、上記第１のノードに接続された制御端子の電位に応じて上記電流供給ラインを流れる電流を制御する駆動トランジスタと、
上記第１のノードに書き込まれたデータ信号を保持する第１の保持容量と、
上記第１のノードと上記第２のノードとの間に接続され、上記第１の制御線によって導通制御される第１のスイッチング素子と、
上記第２のノードと上記第３のノードとの間に接続され、上記第２の制御線によって導通制御される第２のスイッチング素子と、
上記第２のノードと上記電荷放電ラインとの間に接続され、上記第４のノードの電位に応じて導通制御される第３のスイッチング素子と、
上記第４のノードに書き込まれた制御データ信号を保持する第２の保持容量と、
上記第１のデータ線と上記第３のノードとの間に接続され、上記第３の制御線によって導通制御される第４のスイッチング素子と、
上記第２のデータ線と上記第４のノードとの間に接続され、上記第４の制御線によって導通制御される第５のスイッチング素子と、を有し、
上記第１の基準電位と第２の基準電位との間に、上記駆動トランジスタの電流供給ライン、および上記電気光学素子が直列に接続されている
画素回路。
【請求項２】
第５の制御線と、
上記第４のノードと上記電荷放電ラインとの間に接続され、上記第５の制御線によって導通制御される第６のスイッチング素子と
を有する請求項１記載の画素回路。
【請求項３】
上記第１および第２のスイッチング素子が導通状態にあり、上記第４のスイッチング素子が非導通状態にあるときに、上記第３のノードの電荷を上記電荷放電ラインに放電させる手段を有する
請求項２記載の画素回路。
【請求項４】
上記電気光学素子を駆動する場合、
第１のステージとして、上記第１の制御線、第２の制御線、および第３の制御線により上記第１のスイッチング素子、第２のスイッチング素子、および第４のスイッチング素子が導通させられ、上記第１のデータ線を伝搬されるデータ信号に応じた電荷が上記第１のノードを通して上記第１の保持容量に充電された後、上記第１のスイッチング素子、第２のスイッチング素子、および第４のスイッチング素子が非導通状態に保持され、上記第４の制御線により上記第５のスイッチング素子が導通させられ、上記第２のデータ線を伝搬される制御データ信号に応じた電荷が上記第２の保持容量に充電された後、上記第５のスイッチング素子が非導通状態に保持され、
第２のステージとして、上記第１の制御線により上記第１のスイッチング素子が導通させられ、
第３のステージとして、上記第２の制御線により上記第２のスイッチング素子が導通させられる
請求項２記載の画素回路。
【請求項５】
上記電気光学素子を駆動する場合、
第１のステージとして、上記第５の制御線により上記第６のスイッチング素子が所定期間導通させられて上記第４のノードを通して上記第２の保持容量の電荷が放電させられて初期状態とされ、
第２のステージとして、上記第５の制御線により上記第６のスイッチング素子が非導通状態に保持され、上記第１の制御線、第２の制御線、および第３の制御線により上記第１のスイッチング素子、第２のスイッチング素子、および第４のスイッチング素子が導通させられ、上記第１のデータ線を伝搬されるデータ信号に応じた電荷が上記第１のノードを通して上記第１の保持容量に充電された後、上記第１のスイッチング素子、第２のスイッチング素子、および第４のスイッチング素子が非導通状態に保持され、上記第４の制御線により上記第５のスイッチング素子が導通させられ、上記第２のデータ線を伝搬される制御データ信号に応じた電荷が上記第２の保持容量に充電された後、上記第５のスイッチング素子が非導通状態に保持され、
第３のステージとして、上記第１の制御線により上記第１のスイッチング素子が導通させられ、
第４のステージとして、上記第２の制御線により上記第２のスイッチング素子が導通させられる
請求項２記載の画素回路。
【請求項６】
マトリクス状に複数配列された画素回路と、
上記画素回路のマトリクス配列に対して列毎に配線され、輝度情報に応じたデータ信号が供給される第１のデータ線と、
上記画素回路のマトリクス配列に対して列毎に配線され、上記電気光学素子の発光時間を制御するための制御データ信号が供給される第２のデータ線と、
上記画素回路のマトリクス配列に対して行毎に配線された第１、第２、第３、および第４の制御線と、
第１および第２の基準電位と、
電荷放電ラインと、を有し、
上記各画素回路は、
流れる電流によって輝度が変化する電気光学素子と、
第１端子と第２端子間で電流供給ラインを形成し、上記第１のノードに接続された制御端子の電位に応じて上記電流供給ラインを流れる電流を制御する駆動トランジスタと、
上記第１のノードに書き込まれたデータ信号を保持する第１の保持容量と、
上記第１のノードと上記第２のノードとの間に接続され、上記第１の制御線によって導通制御される第１のスイッチング素子と、
上記第２のノードと上記第３のノードとの間に接続され、上記第２の制御線によって導通制御される第２のスイッチング素子と、
上記第２のノードと上記電荷放電ラインとの間に接続され、上記第４のノードの電位に応じて導通制御される第３のスイッチング素子と、
上記第４のノードに書き込まれた制御データ信号を保持する第２の保持容量と、
上記第１のデータ線と上記第３のノードとの間に接続され、上記第３の制御線によって導通制御される第４のスイッチング素子と、
上記第２のデータ線と上記第４のノードとの間に接続され、上記第４の制御線によって導通制御される第５のスイッチング素子と、を有し、
上記第１の基準電位と第２の基準電位との間に、上記駆動トランジスタの電流供給ライン、および上記電気光学素子が直列に接続されている
表示装置。
【請求項７】
第５の制御線と、
上記第４のノードと上記電荷放電ラインとの間に接続され、上記第５の制御線によって導通制御される第６のスイッチング素子と
を有する請求項６記載の表示装置。
【請求項８】
上記第１および第２のスイッチング素子が導通状態にあり、上記第４のスイッチング素子が非導通状態にあるときに、上記第３のノードの電荷を上記電荷放電ラインに放電させる手段を有する
請求項７記載の表示装置。
【請求項９】
流れる電流によって輝度が変化する電気光学素子と、
輝度情報に応じたデータ信号が供給される第１のデータ線と、
上記電気光学素子の発光時間を制御するための制御データ信号が供給される第２のデータ線と、
第１、第２、第３、および第４の制御線と、
第１、第２、第３、および第４のノードと、
第１および第２の基準電位と、
電荷放電ラインと、
第１端子と第２端子間で電流供給ラインを形成し、上記第１のノードに接続された制御端子の電位に応じて上記電流供給ラインを流れる電流を制御する駆動トランジスタと、
上記第１のノードに書き込まれたデータ信号を保持する第１の保持容量と、
上記第１のノードと上記第２のノードとの間に接続され、上記第１の制御線によって導通制御される第１のスイッチング素子と、
上記第２のノードと上記第３のノードとの間に接続され、上記第２の制御線によって導通制御される第２のスイッチング素子と、
上記第２のノードと上記電荷放電ラインとの間に接続され、上記第４のノードの電位に応じて導通制御される第３のスイッチング素子と、
上記第４のノードに書き込まれた制御データ信号を保持する第２の保持容量と、
上記第１のデータ線と上記第３のノードとの間に接続され、上記第３の制御線によって導通制御される第４のスイッチング素子と、
上記第２のデータ線と上記第４のノードとの間に接続され、上記第４の制御線によって導通制御される第５のスイッチング素子と、を有し、
上記第１の基準電位と第２の基準電位との間に、上記駆動トランジスタの電流供給ライン、および上記電気光学素子が直列に接続されている画素回路の駆動方法であって、
上記第１の制御線、第２の制御線、および第３の制御線により上記第１のスイッチング素子、第２のスイッチング素子、および第４のスイッチング素子を導通させ、上記第１のデータ線を伝搬されるデータ信号に応じた電荷を上記第１のノードを通して上記第１の保持容量に充電させる第１のステップと、
上記第１のスイッチング素子、第２のスイッチング素子、および第４のスイッチング素子が非導通状態に保持させる第２のステップと、
上記第４の制御線により上記第５のスイッチング素子を導通させ、上記第２のデータ線を伝搬される制御データ信号に応じた電荷を上記第２の保持容量に充電させる第３のステップと、
上記第５のスイッチング素子を非導通状態に保持させる第４のステップと、
上記第１の制御線により上記第１のスイッチング素子を導通させる第５のステップと、
上記第２の制御線により上記第２のスイッチング素子が導通させる第６のステップと
を有する画素回路の駆動方法。
【請求項１０】
流れる電流によって輝度が変化する電気光学素子と、
輝度情報に応じたデータ信号が供給される第１のデータ線と、
上記電気光学素子の発光時間を制御するための制御データ信号が供給される第２のデータ線と、
第１、第２、第３、第４、および第５の制御線と、
第１、第２、第３、および第４のノードと、
第１および第２の基準電位と、
電荷放電ラインと、
第１端子と第２端子間で電流供給ラインを形成し、上記第１のノードに接続された制御端子の電位に応じて上記電流供給ラインを流れる電流を制御する駆動トランジスタと、
上記第１のノードに書き込まれたデータ信号を保持する第１の保持容量と、
上記第１のノードと上記第２のノードとの間に接続され、上記第１の制御線によって導通制御される第１のスイッチング素子と、
上記第２のノードと上記第３のノードとの間に接続され、上記第２の制御線によって導通制御される第２のスイッチング素子と、
上記第２のノードと上記電荷放電ラインとの間に接続され、上記第４のノードの電位に応じて導通制御される第３のスイッチング素子と、
上記第４のノードに書き込まれた制御データ信号を保持する第２の保持容量と、
上記第１のデータ線と上記第３のノードとの間に接続され、上記第３の制御線によって導通制御される第４のスイッチング素子と、
上記第２のデータ線と上記第４のノードとの間に接続され、上記第４の制御線によって導通制御される第５のスイッチング素子と、
上記第４のノードと上記電荷放電ラインとの間に接続され、上記第５の制御線によって導通制御される第６のスイッチング素子と、を有し、
上記第１の基準電位と第２の基準電位との間に、上記駆動トランジスタの電流供給ライン、および上記電気光学素子が直列に接続されている画素回路の駆動方法であって、
上記第５の制御線により上記第６のスイッチング素子を所定期間導通させて上記第４のノードを通して上記第２の保持容量の電荷を放電させて初期状態とする第１のステップと、
上記第５の制御線により上記第６のスイッチング素子が非導通状態に保持さする第２のステップと、
上記第１の制御線、第２の制御線、および第３の制御線により上記第１のスイッチング素子、第２のスイッチング素子、および第４のスイッチング素子を導通させ、上記第１のデータ線を伝搬されるデータ信号に応じた電荷を上記第１のノードを通して上記第１の保持容量に充電させる第３のステップと、
上記第１のスイッチング素子、第２のスイッチング素子、および第３のスイッチング素子を非導通状態に保持する第４のステップと、
上記第４の制御線により上記第５のスイッチング素子を導通させ、上記第２のデータ線を伝搬される制御データ信号に応じた電荷を上記第２の保持容量に充電させる第５のステップと、
上記第５のスイッチング素子を非導通状態に保持する第６のステップと、
上記第１の制御線により上記第１のスイッチング素子が導通させる第７のステップと、
上記第２の制御線により上記第２のスイッチング素子を導通させる第８のステップと
を有する画素回路の駆動方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、有機ＥＬ（Ｅｌｅｃｔｒｏｌｕｍｉｎｅｓｃｅｎｃｅ  ）ディスプレイなどの、電流値によって輝度が制御される電気光学素子を有する画素回路、並びにこの画素回路がマトリクス状に配列された画像表示装置のうち、特に各画素内部に設けられた絶縁ゲート型電界効果トランジスタによって電気光学素子に流れる電流値が制御される、いわゆるアクティブマトリクス型画像表示装置、および画素回路の駆動方法に関するものである。
【０００２】
【従来の技術】
画像表示装置、たとえば液晶ディスプレイなどでは、多数の画素をマトリクス状に並べ、表示すべき画像情報に応じて画素毎に光強度を制御することによって画像を表示する。
これは有機ＥＬディスプレイなどにおいても同様であるが、有機ＥＬディスプレイは各画素回路に発光素子を有する、いわゆる自発光型のディスプレイであり、液晶ディスプレイに比べて画像の視認性が高い、バックライトが不要、応答速度が速い、等の利点を有する。
また、各発光素子の輝度はそれに流れる電流値によって制御される、すなわち発光素子が電流制御型であるという点で液晶ディスプレイなどとは大きく異なる。
【０００３】
有機ＥＬディスプレイにおいては、液晶ディスプレイと同様、その駆動方式として単純マトリクス方式とアクティブマトリクス方式とが可能であるが、前者は構造が単純であるものの、大型かつ高精細のディスプレイの実現が難しいなどの問題がある。そのため、各画素内部の発光素子に流れる電流を、画素内部に設けた能動素子（一般にはＴＦＴ：Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ、薄膜トランジスタ）によって制御する、アクティブマトリクス方式の開発が盛んに行われている。
【０００４】
図４は、アクティブマトリクス型有機ＥＬディスプレイにおける画素回路の第１の構成例を示す回路図である（たとえば特許文献１、２参照）。
【０００５】
図４の画素回路１０は、ｐチャネルの薄膜電界効果トランジスタ（以下、ＴＦＴという）１１およびｎチャネルのＴＦＴ１２、キャパシタＣ１１、発光素子である有機ＥＬ素子（ＯＬＥＤ）１３を有する。また、図４において、ＤＴＬはデータ線を、ＷＳＬは走査線をそれぞれ示している。
有機ＥＬ素子は多くの場合整流性があるため、ＯＬＥＤ（Ｏｒｇａｎｉｃ  Ｌｉｇｈｔ  Ｅｍｉｔｔｉｎｇ  Ｄｉｏｄｅ）と呼ばれることがあり、図４その他では発光素子としてダイオードの記号を用いているが、以下の説明においてＯＬＥＤには必ずしも整流性を要求するものではない。
図４ではＴＦＴ１１のソースが電源電位ＶＣＣに接続され、発光素子１３のカソード（陰極）は接地電位ＧＮＤに接続されている。図４の画素回路１０の動作は以下の通りである。
【０００６】
走査線ＷＳＬを選択状態（ここではハイレベル）とし、データ線ＤＴＬに書き込み電位Ｖｄａｔａを印加すると、ＴＦＴ１２が導通してキャパシタＣ１１が充電または放電され、ＴＦＴ１１のゲート電位はＶＤＡＴＡとなる。
【０００７】
走査線を非選択状態（ここではローレベル）とすると、データ線ＤＴＬとＴＦＴ１１とは電気的に切り離されるが、ＴＦＴ１１のゲート電位はキャパシタＣ１１によって安定に保持される。
【０００８】
ＴＦＴ１１および発光素子１３に流れる電流は、ＴＦＴ１１のゲート・ソース間電圧Ｖｇｓに応じた値となり、発光素子１３はその電流値に応じた輝度で発光し続ける。
上記のように、走査線ＷＳＬを選択してデータ線に与えられた輝度情報を画素内部に伝える操作を、以下「書き込み」と呼ぶ。
上述のように、図４の画素回路１０では、一度ＶＤＡＴＡの書き込みを行えば、次に書き換えられるまでの間、発光素子１３は一定の輝度で発光を継続する。
【０００９】
図５は、アクティブマトリクス型有機ＥＬディスプレイにおける画素回路の第２の構成例を示す回路図である。
【００１０】
図５の画素回路２０は、ｐチャネルＴＦＴ２１，ＴＦＴ２２、ｎチャネルＴＦＴ２３，ＴＦＴ２４、キャパシタＣ２１、発光素子である有機ＥＬ素子ＯＬＥＤ２５を有する。また、図５において、ＤＴＬはデータ線を、ＷＳＬは走査線を、ＥＳＬは消去線をそれぞれ示している。
この画素回路２０の動作について、図６に示すタイミングチャートを参照しながら以下に説明する。
【００１１】
まず、状態（期間）▲１▼において、図６（Ｃ），（Ｄ）に示すように、走査線ＷＳＬに印加する走査信号ＷＳおよび消去線ＥＳＬに印加する消去信号ＥＳがハイレベルに設定される。これにより、ＴＦＴ２４，ＴＦＴ２３がオン状態、ＴＦＴ２２がオフ状態となり、データ線ＤＴＬよりデータＶＤＡＴＡ量に応じた電荷がキャパシタＣ２１に充電される。
【００１２】
状態（期間）▲２▼において、図６（Ｃ），（Ｄ）に示すように、走査線ＷＳＬへの走査信号ＷＳおよび消去線ＥＳＬへの消去信号ＥＳがローレベルに設定される。これにより、ＴＦＴ２４，ＴＦＴ２３がオフ状態、ＴＦＴ２２がオフ状態となり、キャパシタＣ２１に充電された電荷に応じた電流が、ＴＦＴ２１を通して、ＥＬ発光素子２５に流れる。この電流は、消去線ＥＳＬへの印加信号ＥＳがハイレベルになるまで、維持される。
【００１３】
状態（期間）▲３▼において、図６（Ｄ）に示すように、消去線ＥＳＬへの消去信号ＥＳがハイレベルに設定される。これにより、ＴＦＴ２３、ＴＦＴ２２がオン状態となるので、キャパシタＣ２１に充電された電荷が、ＴＦＴ２３、ＴＦＴ２２を通じで放電され、ＥＬ発光素子２５の発光はそこでオフされる。
【００１４】
このように、図５の回路では、各画素は消去線ＥＳＬを１本使用することで、一意的に発光素子２５の発光期間（ＤＵＴＹ）を制御している。
【００１５】
【特許文献１】
ＵＳＰ５，６８４，３６５
【特許文献２】
特開平８−２３４６８３号公報
【００１６】
【発明が解決しようとする課題】
ところで、図４の回路では、発光素子１３の保持容量Ｃ１１に蓄積された電荷を放電するためのスイッチング素子を有していないために、１フレーム中に画面全体の表示素子の発光時間を選択することができなかった。
【００１７】
同様に、図５の回路においても、発光素子２５の保持容量Ｃ２１に蓄積された電荷を放電するためのスイッチング素子としてのＴＦＴ２２と発光時間を制御するための消去線ＥＳＬを１つしか有していないために、１フレーム中に画面全体の発光素子２５の発光時間を一意的にしか選択することができなかった。
【００１８】
したがって、有機ＥＬディスプレイにおいて、発光素子の発光時間はパネル一枚に対して１フレーム中、同じ消去信号が選択されている全発光素子（表示素子）において、同じ発光時間しか選択することができなかった。
そのため、たとえば複数の入力ソースを表示できるマルチ画面表示システムを表示装置に接続した場合、画面上にエリア毎に区切って表示される入力ソースそれぞれに対して、入力映像ソースが表示されるエリアごとに最適な、輝度および信号処理を行うことができず、よりコントラスト感のあるインパクトのある画像を表現することが困難であるという不利益がある。
すなわち、従来の有機ＥＬディスプレイにおいては、たとえばある入力信号ソースが大面積で明るい画面が表示領域の対部分を占め、違った入力映像ソースが小面積で暗い画面を表示していても、大面積で明るい表示領域に対しては表示素子の発光時間を短くし輝度を抑制することで、画質を損なうことなく省電力化を図り、小面積で暗い表示領域に対しては発光時間を長くすることで画質のコントラスト感を向上させることで、あい異なる特性の映像信号を一枚画面上で表現する、ということが困難であった。
これを実現するためには、表示装置を駆動する信号処理システム側で各入力毎に画質調整が必要となり、大規模なシステムおよび高性能なＩＣを複数個使用するというコスト的なデメリットが生じていた。
【００１９】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、画素内部の発光素子の発光時間を任意に選択することができ、入力映像ソースが表示されるエリアごとに最適な、輝度および信号処理を行うことができ、よりコントラスト感のあるインパクトのある画像を表現することが可能な画素回路、表示装置、および画素回路の駆動方法を提供することにある。
【００２０】
【課題を解決するための手段】
上記目的を達成するため、本発明の第１の観点は、流れる電流によって輝度が変化する電気光学素子を駆動する画素回路であって、輝度情報に応じたデータ信号が供給される第１のデータ線と、上記電気光学素子の発光時間を制御するための制御データ信号が供給される第２のデータ線と、第１、第２、第３、および第４の制御線と、第１、第２、第３、および第４のノードと、第１および第２の基準電位と、電荷放電ラインと、第１端子と第２端子間で電流供給ラインを形成し、上記第１のノードに接続された制御端子の電位に応じて上記電流供給ラインを流れる電流を制御する駆動トランジスタと、上記第１のノードに書き込まれたデータ信号を保持する第１の保持容量と、上記第１のノードと上記第２のノードとの間に接続され、上記第１の制御線によって導通制御される第１のスイッチング素子と、上記第２のノードと上記第３のノードとの間に接続され、上記第２の制御線によって導通制御される第２のスイッチング素子と、上記第２のノードと上記電荷放電ラインとの間に接続され、上記第４のノードの電位に応じて導通制御される第３のスイッチング素子と、上記第４のノードに書き込まれた制御データ信号を保持する第２の保持容量と、上記第１のデータ線と上記第３のノードとの間に接続され、上記第３の制御線によって導通制御される第４のスイッチング素子と、上記第２のデータ線と上記第４のノードとの間に接続され、上記第４の制御線によって導通制御される第５のスイッチング素子と、を有し、上記第１の基準電位と第２の基準電位との間に、上記駆動トランジスタの電流供給ライン、および上記電気光学素子が直列に接続されている。
【００２１】
好適には、第５の制御線と、上記第４のノードと上記電荷放電ラインとの間に接続され、上記第５の制御線によって導通制御される第６のスイッチング素子とを有する。
【００２２】
好適には、上記第１および第２のスイッチング素子が導通状態にあり、上記第４のスイッチング素子が非導通状態にあるときに、上記第３のノードの電荷を上記電荷放電ラインに放電させる手段を有する。
【００２３】
好適には、上記電気光学素子を駆動する場合、第１のステージとして、上記第１の制御線、第２の制御線、および第３の制御線により上記第１のスイッチング素子、第２のスイッチング素子、および第４のスイッチング素子が導通させられ、上記第１のデータ線を伝搬されるデータ信号に応じた電荷が上記第１のノードを通して上記第１の保持容量に充電された後、上記第１のスイッチング素子、第２のスイッチング素子、および第４のスイッチング素子が非導通状態に保持され、上記第４の制御線により上記第５のスイッチング素子が導通させられ、上記第２のデータ線を伝搬される制御データ信号に応じた電荷が上記第２の保持容量に充電された後、上記第５のスイッチング素子が非導通状態に保持され、第２のステージとして、上記第１の制御線により上記第１のスイッチング素子が導通させられ、第３のステージとして、上記第２の制御線により上記第２のスイッチング素子が導通させられる。
【００２４】
好適には、上記電気光学素子を駆動する場合、第１のステージとして、上記第５の制御線により上記第６のスイッチング素子が所定期間導通させられて上記第４のノードを通して上記第２の保持容量の電荷が放電させられて初期状態とされ、第２のステージとして、上記第５の制御線により上記第６のスイッチング素子が非導通状態に保持され、上記第１の制御線、第２の制御線、および第３の制御線により上記第１のスイッチング素子、第２のスイッチング素子、および第４のスイッチング素子が導通させられ、上記第１のデータ線を伝搬されるデータ信号に応じた電荷が上記第１のノードを通して上記第１の保持容量に充電された後、上記第１のスイッチング素子、第２のスイッチング素子、および第４のスイッチング素子が非導通状態に保持され、上記第４の制御線により上記第５のスイッチング素子が導通させられ、上記第２のデータ線を伝搬される制御データ信号に応じた電荷が上記第２の保持容量に充電された後、上記第５のスイッチング素子が非導通状態に保持され、第３のステージとして、上記第１の制御線により上記第１のスイッチング素子が導通させられ、第４のステージとして、上記第２の制御線により上記第２のスイッチング素子が導通させられる。
【００２５】
本発明の第２の観点に係る表示装置は、マトリクス状に複数配列された画素回路と、上記画素回路のマトリクス配列に対して列毎に配線され、輝度情報に応じたデータ信号が供給される第１のデータ線と、上記画素回路のマトリクス配列に対して列毎に配線され、上記電気光学素子の発光時間を制御するための制御データ信号が供給される第２のデータ線と、上記画素回路のマトリクス配列に対して行毎に配線された第１、第２、第３、および第４の制御線と、第１および第２の基準電位と、電荷放電ラインと、を有し、上記各画素回路は、流れる電流によって輝度が変化する電気光学素子と、第１端子と第２端子間で電流供給ラインを形成し、上記第１のノードに接続された制御端子の電位に応じて上記電流供給ラインを流れる電流を制御する駆動トランジスタと、上記第１のノードに書き込まれたデータ信号を保持する第１の保持容量と、上記第１のノードと上記第２のノードとの間に接続され、上記第１の制御線によって導通制御される第１のスイッチング素子と、上記第２のノードと上記第３のノードとの間に接続され、上記第２の制御線によって導通制御される第２のスイッチング素子と、上記第２のノードと上記電荷放電ラインとの間に接続され、上記第４のノードの電位に応じて導通制御される第３のスイッチング素子と、上記第４のノードに書き込まれた制御データ信号を保持する第２の保持容量と、上記第１のデータ線と上記第３のノードとの間に接続され、上記第３の制御線によって導通制御される第４のスイッチング素子と、上記第２のデータ線と上記第４のノードとの間に接続され、上記第４の制御線によって導通制御される第５のスイッチング素子と、を有し、上記第１の基準電位と第２の基準電位との間に、上記駆動トランジスタの電流供給ライン、および上記電気光学素子が直列に接続されている。
【００２６】
本発明の第３の観点は、流れる電流によって輝度が変化する電気光学素子と、輝度情報に応じたデータ信号が供給される第１のデータ線と、上記電気光学素子の発光時間を制御するための制御データ信号が供給される第２のデータ線と、第１、第２、第３、および第４の制御線と、第１、第２、第３、および第４のノードと、第１および第２の基準電位と、電荷放電ラインと、第１端子と第２端子間で電流供給ラインを形成し、上記第１のノードに接続された制御端子の電位に応じて上記電流供給ラインを流れる電流を制御する駆動トランジスタと、上記第１のノードに書き込まれたデータ信号を保持する第１の保持容量と、上記第１のノードと上記第２のノードとの間に接続され、上記第１の制御線によって導通制御される第１のスイッチング素子と、上記第２のノードと上記第３のノードとの間に接続され、上記第２の制御線によって導通制御される第２のスイッチング素子と、上記第２のノードと上記電荷放電ラインとの間に接続され、上記第４のノードの電位に応じて導通制御される第３のスイッチング素子と、上記第４のノードに書き込まれた制御データ信号を保持する第２の保持容量と、上記第１のデータ線と上記第３のノードとの間に接続され、上記第３の制御線によって導通制御される第４のスイッチング素子と、上記第２のデータ線と上記第４のノードとの間に接続され、上記第４の制御線によって導通制御される第５のスイッチング素子と、を有し、上記第１の基準電位と第２の基準電位との間に、上記駆動トランジスタの電流供給ライン、および上記電気光学素子が直列に接続されている画素回路の駆動方法であって、上記第１の制御線、第２の制御線、および第３の制御線により上記第１のスイッチング素子、第２のスイッチング素子、および第４のスイッチング素子を導通させ、上記第１のデータ線を伝搬されるデータ信号に応じた電荷を上記第１のノードを通して上記第１の保持容量に充電させる第１のステップと、上記第１のスイッチング素子、第２のスイッチング素子、および第４のスイッチング素子が非導通状態に保持させる第２のステップと、上記第４の制御線により上記第５のスイッチング素子を導通させ、上記第２のデータ線を伝搬される制御データ信号に応じた電荷を上記第２の保持容量に充電させる第３のステップと、上記第５のスイッチング素子を非導通状態に保持させる第４のステップと、上記第１の制御線により上記第１のスイッチング素子を導通させる第５のステップと、上記第２の制御線により上記第２のスイッチング素子が導通させる第６のステップとを有する。
【００２７】
本発明の第４の観点は、流れる電流によって輝度が変化する電気光学素子と、輝度情報に応じたデータ信号が供給される第１のデータ線と、上記電気光学素子の発光時間を制御するための制御データ信号が供給される第２のデータ線と、少なくとも第１、第２、第３、および第４の制御線と、第１、第２、第３、第４、および第５のノードと、第１および第２の基準電位と、電荷放電ラインと、第１端子と第２端子間で電流供給ラインを形成し、上記第１のノードに接続された制御端子の電位に応じて上記電流供給ラインを流れる電流を制御する駆動トランジスタと、上記第１のノードに書き込まれたデータ信号を保持する第１の保持容量と、上記第１のノードと上記第２のノードとの間に接続され、上記第１の制御線によって導通制御される第１のスイッチング素子と、上記第２のノードと上記第３のノードとの間に接続され、上記第２の制御線によって導通制御される第２のスイッチング素子と、上記第２のノードと上記電荷放電ラインとの間に接続され、上記第４のノードの電位に応じて導通制御される第３のスイッチング素子と、上記第４のノードに書き込まれた制御データ信号を保持する第２の保持容量と、上記第１のデータ線と上記第３のノードとの間に接続され、上記第３の制御線によって導通制御される第４のスイッチング素子と、上記第２のデータ線と上記第４のノードとの間に接続され、上記第４の制御線によって導通制御される第５のスイッチング素子と、上記第４のノードと上記電荷放電ラインとの間に接続され、上記第５の制御線によって導通制御される第６のスイッチング素子と、を有し、上記第１の基準電位と第２の基準電位との間に、上記駆動トランジスタの電流供給ライン、および上記電気光学素子が直列に接続されている画素回路の駆動方法であって、上記第５の制御線により上記第６のスイッチング素子を所定期間導通させて上記第４のノードを通して上記第２の保持容量の電荷を放電させて初期状態とする第１のステップと、上記第５の制御線により上記第６のスイッチング素子が非導通状態に保持さする第２のステップと、上記第１の制御線、第２の制御線、および第３の制御線により上記第１のスイッチング素子、第２のスイッチング素子、および第４のスイッチング素子を導通させ、上記第１のデータ線を伝搬されるデータ信号に応じた電荷を上記第１のノードを通して上記第１の保持容量に充電させる第３のステップと、上記第１のスイッチング素子、第２のスイッチング素子、および第４のスイッチング素子を非導通状態に保持する第４のステップと、上記第４の制御線により上記第５のスイッチング素子を導通させ、上記第２のデータ線を伝搬される制御データ信号に応じた電荷を上記第２の保持容量に充電させる第５のステップと、上記第５のスイッチング素子を非導通状態に保持する第６のステップと、上記第１の制御線により上記第１のスイッチング素子が導通させる第７のステップと、上記第２の制御線により上記第２のスイッチング素子を導通させる第８のステップとを有する。
【００２８】
本発明によれば、たとえば第５の制御線により第６のスイッチング素子が所定期間導通状態に保持される。これにより、第４のノードを通して第２の保持容量の電荷が放電させられて初期状態となる。
そして、第５の制御線により第６のスイッチング素子が非導通状態に保持される。
次に、第１の制御線、第２の制御線、および第３の制御線により第１のスイッチング素子、第２のスイッチング素子、および第４のスイッチング素子が導通さ状態に保持される。このとき、第１のデータ線を伝搬されるデータ信号が第１のノードに転送され、第１のノードを通してデータ信号に応じた電荷が第１の保持容量に充電される。
その後、第１のスイッチング素子、第２のスイッチング素子、および第４のスイッチング素子が非導通状態に保持され、第１の保持容量に充電された電荷は維持される。たとえばこの状態で電気光学素子の発光が開始される。
そして、第４の制御線により第５のスイッチング素子が導通状態に保持される。このとき、第２のデータ線を伝搬される制御データ信号が第４のノードに転送され、第４のノードを通して制御データ信号に応じた電荷が第２の保持容量に充電される。
その後、第５のスイッチング素子が非導通状態に保持され、第２の保持容量に充電された電荷は維持される。
【００２９】
次に、第１の制御線により第１のスイッチング素子が導通状態に保持される。このとき、第２の保持容量への充電で、第２の保持容量に電位差が生じている場合には、第３のスイッチング素子が導通状態（オン状態）に保持されることから、第１の保持容量の電荷は、第１のノード、第１のスイッチング素子、第２のノード、第３のスイッチング素子を通して放電され、電気光学素子の発光はそこで停止される。
一方、第２の保持容量への充電で、第２の保持容量に電位差が生じていない場合には、第３のスイッチング素子が非導通状態（オフ状態）に保持されることから、第１の保持容量の電荷は放電されない。したがって、電気光学素子の発光は維持される。
次に、第２の制御線により第２のスイッチング素子が導通状態に保持される。この場合において、第２の保持容量に電位差が生じている場合には、第１の保持容量の電荷が放電され、電気光学素子の発光は停止されているので、ここでは影響はない。
第２の保持容量に電位差が生じていない場合には、第３のスイッチング素子はオフ状態に保持されていることから、第２のスイッチング素子、第２のノードを通して第１の保持容量の電荷が放電され、電気光学素子の発光はそこで停止される。
【００３０】
【発明の実施の形態】
以下、本発明の実施形態を、図面に関連付けて詳細に説明する。
【００３１】
図１は、アクティブマトリクス型画像表示装置に適用可能な本発明に係る画素回路の一実施形態を示す回路図である。
【００３２】
本実施形態に係る画素回路３０は、図１に示すように、ｐチャネルＴＦＴ３１，ＴＦＴ３２、ｎチャネルＴＦＴ３３〜ＴＦＴ３８、キャパシタＣ３１，Ｃ３２、有機ＥＬ素子（ＯＬＥＤ：電気光学素子）からなる発光素子３９、および第１のノードＮＤ３１〜第４のノードＮＤ３４を有する。
また、図１において、ＤＴＬ３１は第１のデータ線を、ＤＴＬ３２は第２のデータ線を、ＷＳＬ３１，ＷＳＬ３２、ＷＳＬ３３は走査線を、ＥＳＬ３１，ＥＳＬ３２は消去線をそれぞれ示している。
【００３３】
これらの構成要素のうち、ＴＦＴ３１が本発明に係る駆動トランジスタを構成し、ＴＦＴ３２がＴＦＴ３６がオフで、ＴＦＴ３３，ＴＦＴ３４がオンのときに電荷を放電させる手段を構成し、ＴＦＴ３３が第１のスイッチング素子を構成し、ＴＦＴ３４が第２のスイッチング素子を構成し、ＴＦＴ３５が第３のスイッチング素子を構成し、ＴＦＴ３６が第４のスイッチング素子を構成し、ＴＦＴ３７が第５のスイッチング素子を構成し、ＴＦＴ３８が第６のスイッチング素子を構成し、キャパシタＣ３１が本発明に係る第１の保持容量を構成し、キャパシタＣ３２が第２の保持容量を構成している。
【００３４】
また、消去線ＥＳＬ３１が本発明に係る第１の制御線に対応し、消去線ＥＳＬ３２が第２の制御線に対応し、走査線ＷＳＬ３１が第３の制御線に対応し、走査線ＷＳＬ３２が第４の制御線に対応し、走査線ＷＳＬ３３が第５の制御線に対応する。
また、電源電圧ＶＣＣの供給ライン（電源電位）が第１の基準電位に相当し、接地電位ＧＮＤが第２の基準電位に相当している。
また、本実施形態においては、第１の電源電位としての電源電圧ＶＣＣの供給ラインは本発明に係る電荷放電ラインとして共用されている。
【００３５】
画素回路３０において、第１の基準電位（ＶＣＣ）  と第２の基準電位（本実施形態では接地電位ＧＮＤ）との間にＴＦＴ３１と光学素子３９が直列に接続されている。具体的には、ＴＦＴ３１のソース（たとえば第１端子）が電源電圧ＶＣＣの供給ラインに接続され、ＴＦＴ３１のドレイン（第２端子）が発光素子３９のアノードに接続され、発光素子３９のカソード側が接地電位ＧＮＤに接続されている。そして、ＴＦＴ３１のゲート（制御端子）が第１のノードＮＤ３１に接続されている。
【００３６】
第１のノードＮＤ３１と第２のノードＮＤ３２とに第１のスイッチング素子としてのＴＦＴ３３のソース・ドレインがそれぞれ接続され、ＴＦＴ３３のゲートが第１の制御線としての消去線ＥＳＬ３１に接続されている。
第２のノードＮＤ３２と第２のノードＮＤ３３とに第２のスイッチング素子としてのＴＦＴ３４のソース・ドレインがそれぞれ接続され、ＴＦＴ３４のゲートが第２の制御線としての消去線ＥＳＬ３２に接続されている。
第３のノードＮＤ３３がＴＦＴ３２のゲートに接続され、ＴＦＴ３２のドレインが第３のノードＮＤ３３、すなわちドレインに接続され、ソースが電源電圧ＶＣＣの供給ラインに接続されている。
第１のデータ線ＤＴＬ３１とＴＦＴ３２のドレイン（第３のノードＮＤ３３）とに第４のスイッチング素子としてのＴＦＴ３６のソース・ドレインがそれぞれ接続され、ＴＦＴ３６のゲートが第３の制御線として走査線ＷＳＬ３１に接続されている。
【００３７】
第２のノードＮＤ３２と電源電圧ＶＣＣの供給ライン（電荷放電ライン）とに間に第３のスイッチング素子としてのＴＦＴ３５のドレイン・ソースがそれぞれ接続され、ＴＦＴ３５のゲートが第４のノードＮＤ３４に接続されている。
第２のデータ線ＤＴＬ３２と第４のノードＮＤ３４とに第５のスイッチング素子としてのＴＦＴ３７のドレイン・ソースがそれぞれ接続され、ＴＦＴ３７のゲートが第４の制御線としての走査線ＷＳＬ３２に接続されている。
第４のノードＮＤ３４と電源電圧ＶＣＣの供給ライン（電荷放電ライン）との間に第７のスイッチング素子としてのＴＦＴ３８のドレイン・ソースがそれぞれ接続され、ＴＦＴ３８のゲートが第５の制御線としての走査線ＷＳＬ３３に接続されている。
【００３８】
第１の保持容量としての第１のキャパシタＣ３１の第１電極が第１のノードＮＤ３１に接続され、第２電極が電源電圧ＶＣＣの供給ラインに接続されている。
第２の保持容量としての第２のキャパシタＣ３２の第１電極が第４のノードＮＤ３４に接続され、第２電極が電源電圧ＶＣＣの供給ラインに接続されている。
【００３９】
このような構成において、消去線ＥＳＬ３１には第１の消去信号ＥＳ１（ｎ）が伝搬され、消去線ＥＳＬ３２には第２の消去信号ＥＳ（ｎ）が伝搬され、走査線ＷＳＬ３１には第１の走査信号ＷＳ（ｎ）が伝搬され、走査線ＷＳＬ３２には第２の走査信号ＷＳ（ｎ＋１）が伝搬され、走査線ＷＳＬ３３には第３の走査信号ＷＳ（ｎ−１）が伝搬される。
【００４０】
このような画素回路を図２のように、Ｍ×Ｎのマトリクス状に多数配列し、走査線ＷＳＬ１〜ＷＳＬ−Ｍを順次選択しながらデータ線ＤＴＬ１〜ＤＴＬ−Ｎ書き込みを繰り返すことにより、アクティブマトリクス型画像表示装置を構成することができる。
図２において、各データ線ＤＴＬ３１−１〜ＤＴＬ３１−Ｎ、データ線ＤＴＬ３２−１〜ＤＴＬ３２−Ｎは水平駆動回路（ＨＤＲＶ）４１により駆動され、各消去線ＥＳＬ３１−１〜ＥＳＬ３１−Ｍ、ＥＳＬ３２−１〜ＥＳＬ３２−Ｍ、走査線ＷＳＬ３１−１〜ＷＳＬ３１−Ｍ、ＷＳＬ３２−１〜ＷＳＬ３２−Ｍ、ＷＳＬ３３−１〜ＷＳＬ３３−Ｍは垂直駆動回路（ＶＤＲＶ）４２により駆動される。
【００４１】
なお、画素回路３０をマトリクス状に配列した表示装置に適用した場合には、たとえば消去線ＥＳＬ３１には第１の消去信号ＥＳ１（ｎ）が伝搬され、消去線ＥＳＬ３２には第２の消去信号ＥＳ（ｎ）が伝搬され、走査線ＷＳＬ３１には第１の走査信号ＷＳ（ｎ）が伝搬され、走査線ＷＳＬ３２には次にアクセスされるべき画素回路（画素行）の走査信号が第２の走査信号ＷＳ（ｎ＋１）として伝搬され、走査線ＷＳＬ３３には一回前にアクセスされる画素回路（一行前）の走査信号が第３の走査信号ＷＳ（ｎ−１）として伝搬される。
【００４２】
この画素回路３０をアクティブマトリクス型画像表示装置に適用した場合の動作について、図３に示すタイミングチャートを参照しながら以下に説明する。
【００４３】
まず、状態（期間）▲１▼において、図３（Ｃ）に示すように、水平駆動回路４１により第３の走査信号ＷＳ（ｎ−１）が走査線ＷＳＬ３３にハイレベルで印加される。
これにより、リセットＴＦＴ３８がオン状態となり、第２のキャパシタＣ３２の電荷が第４のノードＮＤ３４、ＴＦＴ３８を通して放電される。その結果、ゲートが第４のノードＮＤ３４に接続されているＴＦＴ３５がオフ状態に安定に保持され、電流を通さなくなる。この状態を今後、初期状態と呼ぶ。
【００４４】
次に、状態（期間）▲２▼において、図３（Ｄ），（Ｈ），（Ｉ）に示すように、水平駆動回路４１により第１の走査信号ＷＳ（ｎ）が走査線ＷＳＬ３１にハイレベルで、消去信号ＥＳ１（ｎ），ＥＳ２（ｎ）が消去線ＥＳＬ３１，ＥＳＬ３２にハイレベルで印加される。また、このとき、図４（Ｎ）に示すように、垂直駆動回路４２により第１のデータ線ＤＴＬ３１にデータＶＤＡＴＡが伝搬される。
これにより、ＴＦＴ３６、ＴＦＴ３４、およびＴＦＴ３３がオン状態となり、第１のデータ線ＤＴＬ３１に伝搬されているデータＶＤＡＴＡが、ＴＦＴ３６、第３のノードＮＤ３３、ＴＦＴ３４、第２のノードＮＤ３２、ＴＦＴ３３を通して第１のノードＮＤ３１に伝搬され、データ量に応じた電荷が第１のキャパシタＣ３１に充電される。このとき、ＥＬ発光素子３９に所定の電流が流れ発光する。ちなみにこの状態ではｎ＋１ライン目の画素が初期状態となっている。
【００４５】
次に、状態（期間）▲３▼において、状態▲２▼でローレベルに設定された第１の走査信号ＷＳ（ｎ）、並びに消去信号ＥＳ１（ｎ），ＥＳ２（ｎ）が、図３（Ｄ），（Ｈ），（Ｉ）に示すように、ローレベルに設定されて第１の走査線ＷＳＬ３１、消去線ＥＳＬ３１，ＥＳＬ３２に印加される。
これにより、ＴＦＴ３６、ＴＦＴ３４、およびＴＦＴ３３がオフ状態となり、第１のキャパシタＣ３１に蓄積された電荷は保持される。このとき、ＥＬ発光素子３９の発光状態は維持される。
また、このとき、図３（Ｅ）に示すように、第３の走査信号ＷＳ（ｎ＋１）が走査線ＷＳＬ３２にハイレベルで印加される。また、このとき、図３（Ｏ）に示すように、垂直駆動回路４２により第２のデータ線ＤＴＬ３２にデータｈＤＡＴＡが伝搬される。
これにより、ＴＦＴ３７がオン状態となり、第２のデータ線ＤＴＬ３２に伝搬されているデータｈＤＡＴＡが、ＴＦＴ３７を通して第４のノードＮＤ３４に伝搬され、データ量に応じた電荷が第２のキャパシタＣ３２に充電される。
【００４６】
次に、状態（期間）▲４▼において、図３（Ｅ）に示すように、第３の走査信号ＷＳ（ｎ＋１）が走査線ＷＳＬ３２にローレベルで印加される。
これにより、ＴＦＴ３７がオフ状態となり、第１のキャパシタＣ３２に蓄積された電荷は保持される。
そして、図３（Ｈ）に示すように、消去信号ＥＳ１（ｎ）がハイレベルに設定さて消去線ＥＳＬ３１に印加される。これにより、ＴＦＴ３３がオン状態となる。
このとき、状態▲３▼で行ったチャージ動作により第２のキャパシタＣ３２に電位差が生じている場合は、ＴＦＴ３５がオン状態となっているので、第１のキャパシタＣ３１に蓄積された電荷はＴＦＴ３５を通じで放電され、ＥＬ発光素子３９の発光はそこで停止される。
一方、状態▲３▼で行ったチャージ動作により第２のキャパシタＣ３２に電位差が生じていない場合は、ＴＦＴ３５がオフ状態であり、またこのとき、上述したよう、消去信号ＥＳ１（ｎ）によってＴＦＴ３３がオン状態になっても、ＥＬ発光素子３９の発光状態は停止せれず、ＥＬ発光素子３９の発光状態は維持される。
【００４７】
次に、状態（期間）▲５▼において、図４（Ｉ）に示すように、消去信号ＥＳ２（ｎ）がハイレベルで消去線ＥＳＬ３２に印加される。これにより、ＴＦＴ３４がオン状態となる。
このとき、状態▲３▼でチャージ動作により第２のキャパシタＣ３２に電位差が生じている場合は、状態▲３▼でＥＬ発光素子３９の発光がオフ（停止）状態となっているので、ここでは影響しない。
これに対して、状態▲３▼で行ったチャージ動作により第２のキャパシタＣ３２に電位差が生じていない場合は、ＴＦＴ３５がオフ状態にあり、消去信号ＥＳ２（ｎ）によりＴＦＴ３４がオン状態となるので、このＴＦＴ３４、ＴＦＴ３２を通じて第１のキャパシタ３１に蓄積された電位が放電され、ＥＬ発光素子３９の発光動作が停止される。
【００４８】
この状態遷移を各ラインで行うことにより、画面上の任意画素においてデューティ（ＤＵＴＹ）時間を任意に選択でき、ＥＬ発光素子３９の発光時間を制御できるようになる。
このように、この画素単位でＤＵＴＹ時間を選択するようになるため、連続する任意のエリアを形成することもできるようになる。
このことにより、入力映像ソースが表示されるエリアごとに最適な、輝度および信号処理を行うことで、消費電力制御に影響されず、よりコントラスト感のあるインパクトのある画像が表現できる。
【００４９】
以上説明したように、本実施形態によれば、駆動トランジスタとしてのＴＦＴ３１と、第１のノードＮＤ３１に書き込まれたデータ信号を保持する第１のキャパシタＣ３１と、第１のノードＮＤ３１と第２のノードＮＤ３２との間に接続され、ゲートが消去線ＥＳＬ３１が接続されたＴＦＴ３３と、第２のノードＮＤ３２と第３のノードＮＤ３３との間に接続され、ゲートが消去線ＥＳＬ３２接続されたＴＦＴ３４と、第２のノードＮＤ３２と電荷放電ラインＶＣＣとの間に接続され、ゲートが第４のノードＮＤ３４に接続されたＴＦＴ３５と、第４のノードＮＤ３４に書き込まれた制御データ信号を保持する第２キャパシタＣ３２と、第１のデータ線ＤＴＬ３１と第３のノードＮＤ３３との間に接続され、ゲートが走査線ＷＳＬ３１に接続されたＴＦＴ３６と、第２のデータ線ＤＴＬ３２と第４のノードＮＤ３４との間に接続され、ゲートが走査線ＷＳＬ３２に接続されたＴＦＴ３７と、第４のノードＮＤ３４と電荷放電ラインＶＣＣとの間に接続され、ゲートが走査線ＷＳＬ３３に接続されたＴＦＴ３８とを設けたので、以下の効果を得ることができる。
【００５０】
すなわち、画素内部の発光素子の発光時間を任意に選択することができる。
その結果、画面内でマトリックス状に表示画素領域を複数選択し、発光時間を制御することによって、入力映像ソースが表示されるエリアごとに最適な、輝度および信号処理を行うことで、よりコントラスト感のあるインパクトな画像が表現できる。
また、ある入力信号ソースが大面積で明るい画面が表示領域の対部分を占め、違った入力映像ソースが小面積で暗い画面を表示していても、大面積で明るい表示領域に対しては表示素子の発光時間を短くし輝度を抑制することで、画質を損なうことなく省電力化を図り、小面積で暗い表示領域に対しては発光時間を長くすることで画質のコントラスト感を向上させることで、あい異なる特性の映像信号を一枚画面上で表現することができる。
また、制御のオン／オフ、また制御の可変範囲を自在に選択することによって、テキスト表示、動画表示など入力信号に最適な表示をすることができる。
また、映像信号処理部にて入力ソースごとの信号処理が軽減されるため、システムのコストダウンおよび小型化を実現できる。
さらにまた、画素単位で表示期間（ＤＵＴＹ）を選択できるようになるため、画素毎の劣化に伴う輝度低下を、ＤＵＴＹ比を画素毎に変えることで補正することができる。
【００５１】
なお、図１の画素回路３０では、スイッチング素子としてはＮＭＯＳを用いているが、これは一例であって、本発明はこれに限定されるものではない。たとえば、上述したように、ＴＦＴ３３〜ＴＦＴ３８は単なるスイッチであるから、これらのすべて乃至一部をｐチャネルＭＯＳ、あるいはその他のスイッチ素子で構成することも可能なことは明らかである。
【００５２】
【発明の効果】
以上説明したように、本発明によれば、画素内部の発光素子の発光時間を任意に選択することができる。
その結果、画面内でマトリックス状に表示画素領域を複数選択し、発光時間を制御することによって、入力映像ソースが表示されるエリアごとに最適な、輝度および信号処理を行うことで、よりコントラスト感のあるインパクトな画像が表現できる。
また、ある入力信号ソースが大面積で明るい画面が表示領域の対部分を占め、違った入力映像ソースが小面積で暗い画面を表示していても、大面積で明るい表示領域に対しては表示素子の発光時間を短くし輝度を抑制することで、画質を損なうことなく省電力化を図り、小面積で暗い表示領域に対しては発光時間を長くすることで画質のコントラスト感を向上させることで、あい異なる特性の映像信号を一枚画面上で表現することができる。
また、制御のオン／オフ、また制御の可変範囲を自在に選択することによって、テキスト表示、動画表示など入力信号に最適な表示をすることができる。
また、映像信号処理部にて入力ソースごとの信号処理が軽減されるため、システムのコストダウンおよび小型化を実現できる。
さらにまた、画素単位で表示期間（ＤＵＴＹ）を選択できるようになるため、画素毎の劣化に伴う輝度低下を、ＤＵＴＹ比を画素毎に変えることで補正することができる。
【図面の簡単な説明】
【図１】アクティブマトリクス型画像表示装置に適用可能な本発明に係る画素回路の一実施形態を示す回路図である。
【図２】図１の画素回路を適用したアクティブマトリクス型画像表示装置の構成例を示すブロック図である。
【図３】図１の回路の動作を説明するためのタイミングチャートである。
【図４】アクティブマトリクス型有機ＥＬディスプレイにおける画素回路の第１の構成例を示す回路図である。
【図５】アクティブマトリクス型有機ＥＬディスプレイにおける画素回路の第２の構成例を示す回路図である。
【図６】図５の回路の動作を説明するためのタイミングチャートである。
【符号の説明】
３０…画素回路、３１…駆動トランジスタとしてのＴＦＴ、３３…第１のスイッチング素子としてのＴＦＴ、３４…第２のスイッチング素子としてのＴＦＴ、３５…第３のスイッチング素子としてのＴＦＴ、３６…第４のスイッチング素子としてのＴＦＴ、３７…第５のスイッチング素子としてのＴＦＴ、３８…第６のスイッチング素子としてのＴＦＴ、３９…発光素子、ＮＤ３１…第１のノード、ＮＤ３２…第２のノード、ＮＤ３３…第３のノード、ＮＤ３４…第４のノード、ＥＳＬ３１…第１の制御線としての消去線、ＥＳＬ３２…第２の制御線としての消去線、ＷＳＬ３１…第３の制御線としての走査線、ＷＳＬ３２…第４の制御線としての走査線、ＷＳＬ３３…第５の制御線としての走査線、４０…画像表示装置、４１…水平駆動回路（ＨＤＲＶ）、４２…垂直駆動回路（ＶＤＲＶ）。
【図１】
2004317941.tif 000003
【図２】
2004317941.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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