(57)【要約】【課題】入力しているフィールド信号が２−２プルダウン処理で作成されたものか否かを正確に検出する。【解決手段】現フィールド信号ｂの画素の値と後フィールド信号ａのほぼ同じ位置の画素の値との差分絶対値と第１の基準値Ｒ１とを比較して両者の大小関係に応じた２値の第１の検出信号を出力する画素差比較部８１と、差分絶対値が第１の基準値Ｒ１よりも大きいことを示す第１の検出信号を１フィールド分に亘りカウントした値と第２の基準値Ｒ２とを比較して両者の大小関係に応じた２値の第２の検出信号を出力する不一致画素数比較部８２と、第２の検出信号の２値がフィールドが変わる毎に変化するときフィールド信号が２−２プルダウン処理により得た信号であることを示す信号を出力するプルダウン規則性検出部８３とをもつ。【選択図】  図２
2004242196.tif 000002
【特許請求の範囲】
【請求項１】
現フィールド信号の画素の値と１フィールド後のフィールド信号のほぼ同じ位置の画素の値との差分を入力して差分絶対値を得る絶対値化部と、該絶対値化部で得られた差分絶対値と第１の基準値とを比較して両者の大小関係に応じた２値の第１の検出信号を出力する比較部とを有する画素差比較部と、
前記差分絶対値が前記第１の基準値よりも大きいことを示す前記第１の検出信号を１フィールド分に亘りカウントするカウンタと、該カウンタにより得たカウント値と第２の基準値とを比較して両者の大小関係に応じた２値の第２の検出信号を出力する比較部を有する不一致画素数比較部と、
前記第２の検出信号がフィールドが変わる毎に変化するか否かを判定して、フィールド信号が２−２プルダウン処理により得た信号であるか否かを示す信号を出力するプルダウン規則性検出部と、
を具備することを特徴とする２−２プルダウン検出装置。
【請求項２】
請求項１に記載の２−２プルダウン検出装置において、
前記画素差比較部を、
現フィールド信号の画素の値と該画素の１ライン前の画素の値とを平均した画素の値を得る平均手段と、該平均した画素の値と前記現フィールド信号の１フィールド後のフィールド信号のほぼ同じ位置の画素の値との差分を入力して差分絶対値を得る絶対値化部と、該絶対値化部で得られた差分絶対値と第１の基準値とを比較して両者の大小関係に応じた２値の第１の検出信号を出力する比較部とを有する、画素差比較部に置き換えた、
ことを特徴とする２−２プルダウン検出装置。
【請求項３】
請求項１に記載の２−２プルダウン検出装置において、
前記画素差比較部を、
現フィールド信号の１フィールド後のフィールド信号の画素の値と現フィールド信号のほぼ同じ位置の画素の値との差分を入力して差分絶対値を得る第１の絶対値化部と、現フィールド信号の前記画素の値と該画素の１ライン前の画素の値との差分を入力して差分絶対値を得る第２の絶対値化部と、該第１および第２の絶対値化部から出力する信号を入力して小さい方の値を選択する最小値選択部と、該最小値選択部の出力信号と第１の基準値とを比較して両者の大小関係に応じた２値の第１の検出信号を出力する比較部とを有する、画素差比較部に置き換えた、
ことを特徴とする２−２プルダウン検出装置。
【請求項４】
請求項１に記載の２−２プルダウン検出装置において、
前記画素差比較部を、
現フィールド信号の１フィールド後のフィールド信号の画素の値と現フィールド信号のほぼ同じ位置の画素の値との差分を入力して差分絶対値を得る第１の絶対値化部と、該第１の絶対値化部で得られた差分絶対値と第１の基準値とを比較して両者の大小関係に応じた２値の検出信号を出力する第１の比較部と、現フィールドの前記画素の値と該画素の１ライン前の画素の値との差分を入力して差分絶対値を得る第２の絶対値化部と、該第２の絶対値化部で得られた差分絶対値と第３の基準値とを比較して両者の大小関係に応じた２値の検出信号を出力する第２の比較部と、前記第１および第２の比較部の出力信号の論理積をとる論理積回路とを有する、画素差比較部に置き換えた、
ことを特徴とする２−２プルダウン検出装置。
【請求項５】
請求項１に記載の２−２プルダウン検出装置において、
前記画素差比較部を、
現フィールド信号の１フィールド後のフィールド信号の画素の値と現フィールド信号のほぼ同じ位置の画素の値との差分を入力して差分絶対値を得る第１の絶対値化部と、現フィールド信号の前記画素の値と該画素の１ライン前の画素の値との差分を入力して差分絶対値を得る第２の絶対値化部と、該第２の絶対値化部の出力信号により第１の基準値の利得を制御する利得制御部と、前記第１の絶対値化部の出力信号と前記利得制御部から出力する第１の基準値とを比較して両者の大小関係に応じた２値の検出信号を出力する比較部とを具備する、画素差比較部に置き換えた、
ことを特徴とする２−２プルダウン検出装置。
【請求項６】
請求項１乃至６のいずれか１つに記載の２−２プルダウン検出装置において、
前記プルダウン規則性検出部は、
前記不一致画素数比較部からの２値の第２の検出信号を入力してフィールド毎にシフトするシフトレジスタと、該シフトレジスタ内のデータが「０１０１・・」又は「１０１０・・」で規則的に変化するデータか否かを判定してフィールド信号が２−２プルダウン処理により得た信号であるか否かを示す信号を出力するデコーダとを具備する、
ことを特徴とする２−２プルダウン検出装置。
【請求項７】
請求項６に記載の２−２プルダウン検出装置において、
前記シフトレジスタの初段の出力データと前記デコーダの出力データの論理積をとる論理積回路を有する、
ことを特徴とする２−２プルダウン検出装置。
【請求項８】
現フィールド信号、１フィールド前の前フィールド信号および１フィールド後の後フィールド信号を入力して画像の動きを検出する動き検出部と、前記動き検出部が「動き」を検出すると前記現フィールド信号により内挿フィールド信号を生成し、「静止」を検出すると前記現フィールド信号および前記後フィールド信号により内挿フィールド信号を生成する動き適応内挿部と、前記現フィールド信号および前記内挿フィールド信号の周波数をそれぞれ２倍に変換する倍速変換部と、該倍速変換部で倍速変換された前記現フィールド信号および前記内挿フィールド信号を走査線毎に切り替えて合成してフレーム信号を作成する合成部とを有する順次走査変換装置において、
前記現フィールド信号と前記後フィールド信号を入力してフィールド信号が２−２プルダウン処理により得られた信号か否かを検出する前記請求項７に記載の２−２プルダウン検出装置と、
前記後フィールド信号又は前記前フィールド信号のいずれか一方を選択して前記動き適応内挿部に入力させるフィールド選択部とを備え、
前記２−２プルダウン検出装置がフィールド信号が２−２プルダウン処理により得た信号であることを「検出した」ときは、前記２−２プルダウン検出装置の前記デコーダの出力信号に応じて前記動き検出部が動きの「静止」を示す信号を出力すると共に、前記フィールド選択部が前記２−２プルダウン検出装置の前記論理積回路の出力に応じてフィールド毎に前記後フィールド信号と前記前フィールド信号を交互に選択して、前記動き適応内挿部に入力する２個のフィールド信号が同じコマから作成されたフィールド信号となるようにした、
ことを特徴とする順次走査変換装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、フィールド信号を入力してそれが２−２プルダウン処理により変換された信号か否かを検出する２−２プルダウン検出装置およびそれを使用した順次走査変換装置に関するものである。
【０００２】
【従来の技術】
例えば、プラズマディスプレイパネル装置（ＰＤＰ装置）では、順次走査する必要から、テレビジョン等のＮＴＳＣ方式の毎秒６０コマのフィールド信号、毎秒２４コマのフレーム信号（コマーシャルフィルム等）から２−３プルダウン処理により得た毎秒６０コマのフィールド信号、毎秒３０コマのフレーム信号（コマーシャルフィルム等）から２−２プルダウン処理により得た毎秒６０コマのフィールド信号等は、予め毎秒６０コマのフレーム信号に変換する必要がある。
【０００３】
図９は毎秒６０コマのインタレース走査のフィールド信号を入力して、これを毎秒６０コマの順次走査のフレーム信号に変換する従来の順次走査変換装置の構成を示すブロック図である。
【０００４】
入力したフィールド信号は１フィールド遅延部１，２によって次々と１フィールド分の時間だけ遅延され、動き検出部３に入力する。この動き検出部３は、１フィールド遅延部１の出力側に得られる現在のフィールドのフィールド信号（現フィールド信号）ｂと、１フィールド遅延部１の入力側に現れる１フィールド後のフィールド信号（後フィールド信号）ａと、１フィールド遅延部２の出力側に現れる１フィールド前のフィールド信号（前フィールド信号）ｃとを入力して、画像の動きを検出する。４は後フィールド信号ａと現フィールド信号ｂを入力し内挿処理により補間走査線を作成して内挿フィールドを生成するための動き適応内挿部で、動き検出部３で検出された動き検出信号が「静止」を示す場合には後フィールド信号ａの画素と現フィールド信号ｂの画素に基づく内挿処理を行い、「動き」を示す場合には現フィールド信号ｂの画素に基づく内挿処理を行う。このようにして動き適応内挿部４で画素が内挿された内挿フィールド信号ｄと現フィールド信号ｂは、それぞれ倍速変換部５，６で周波数が２倍に倍速変換され、合成部７において１ライン毎に交互に選択されることにより毎秒６０コマの順次走査のフレーム信号ｅに変換される。
【０００５】
以上のようなインタレース走査のフィールド信号を順次走査のフレーム信号に変換する順次走査変換装置については特許文献１、２に記載がある。
【０００６】
図１０は毎秒３０コマのフレーム信号から毎秒６０コマのフィールド画像を得る２−２プルダウン処理の説明図である。コマＡはフィールド画像ＡＵとＡＢに、コマＢはフィールド画像ＢＵとＢＢに、コマＣはフィールド画像ＣＵとＣＢに、コマＤはフィールド画像ＤＵとＤＢに、・・・・・、というように、１つのコマを２度ずつ読んでそれぞれ２つ（奇数、偶数）のフィールド画像が順次作成される。
【０００７】
このように２−２プルダウン処理により得られた毎秒６０コマのフィールド信号を上記した図９の順次走査変換装置に入力して毎秒６０コマのフレーム信号（順次走査信号）を得る場合は、図１１に示すような処理が行われていた。動き適応内挿部４で得られる内挿フィールド信号ｄは、後フィールド信号ａと現フィールド信号ｂが毎秒３０コマのフレーム信号の同じコマから作成されている場合（例えば、後フィールド信号ａがＡＢ、現フィールド信号ｂがＡＵの場合）は、動き検出部３での検出結果が「静止」又は「動き」のいずれのであっても、現フィールド信号の元のコマと同じコマから作成されたフィールド信号をもとに作成されるので、得られる順次走査信号ｅは図１２に示すように、元の２−２プルダウン前のフレームを２個ずつ並べた形になり画像劣化等の問題は起こらない。
【０００８】
また、後フィールド信号ａと現フィールド信号ｂが毎秒３０コマのフレーム信号の異なるコマから作成されている場合（例えば、後フィールド信号ａがＢＵ、現フィールド信号ｂがＡＢの場合）であっても、動き検出部３で検出された動き検出信号が「動き」を示す場合は、現フィールド信号ｂ（ＡＢ）から内挿フィールド信号ｄが作成されるので、同様に画像劣化の問題は起こらない。
【０００９】
【特許文献１】特開２０００−０７８５３５号公報
【特許文献２】特開２０００−２４７５２９号公報。
【００１０】
【発明が解決しようとする課題】
しかしながら、後フィールド信号ａと現フィールド信号ｂが毎秒３０コマのフレーム信号の異なるコマから作成されている場合において、動き検出部３で検出された検出信号が「静止」を示す場合は、両フィールド信号ａとｂから内挿フィールド信号ｄが作成されることになるので、画像劣化が起こる。例えば、図１１において、フィールド信号ａ，ｂが、ＢＵ、ＡＢのとき、ＣＵ、ＢＢのとき、ＤＵ、ＣＢのとき、・・・・は、内挿フィールド信号を作成する場合に画像劣化が起こる。図１１ではこのように画像劣化を起こる内挿フィールド信号ｄを網点で示した。
【００１１】
本発明の目的は、フィールド信号を入力してそれが２−２プルダウン処理により変換された信号か否かを正確に検出する２−２プルダウン検出装置およびそれを使用して画質向上したフレーム信号が得られるようにした順次走査変換装置を提供することである。
【００１２】
【課題を解決するための手段】
請求項１に係る発明は、現フィールド信号の画素の値と１フィールド後のフィールド信号のほぼ同じ位置の画素の値との差分を入力して差分絶対値を得る絶対値化部と、該絶対値化部で得られた差分絶対値と第１の基準値とを比較して両者の大小関係に応じた２値の第１の検出信号を出力する比較部とを有する画素差比較部と、前記差分絶対値が前記第１の基準値よりも大きいことを示す前記第１の検出信号を１フィールド分に亘りカウントするカウンタと、該カウンタにより得たカウント値と第２の基準値とを比較して両者の大小関係に応じた２値の第２の検出信号を出力する比較部を有する不一致画素数比較部と、前記第２の検出信号がフィールドが変わる毎に変化するか否かを判定して、フィールド信号が２−２プルダウン処理により得た信号であるか否かを示す信号を出力するプルダウン規則性検出部と、を具備することを特徴とする２−２プルダウン検出装置とした。
【００１３】
請求項２に係る発明は、請求項１に記載の２−２プルダウン検出装置において、前記画素差比較部を、現フィールド信号の画素の値と該画素の１ライン前の画素の値とを平均した画素の値を得る平均手段と、該平均した画素の値と前記現フィールド信号の１フィールド後のフィールド信号のほぼ同じ位置の画素の値との差分を入力して差分絶対値を得る絶対値化部と、該絶対値化部で得られた差分絶対値と第１の基準値とを比較して両者の大小関係に応じた２値の第１の検出信号を出力する比較部とを有する、画素差比較部に置き換えた、ことを特徴とする２−２プルダウン検出装置とした。
【００１４】
請求項３に係る発明は、請求項１に記載の２−２プルダウン検出装置において、前記画素差比較部を、現フィールド信号の１フィールド後のフィールド信号の画素の値と現フィールド信号のほぼ同じ位置の画素の値との差分を入力して差分絶対値を得る第１の絶対値化部と、現フィールド信号の前記画素の値と該画素の１ライン前の画素の値との差分を入力して差分絶対値を得る第２の絶対値化部と、該第１および第２の絶対値化部から出力する信号を入力して小さい方の値を選択する最小値選択部と、該最小値選択部の出力信号と第１の基準値とを比較して両者の大小関係に応じた２値の第１の検出信号を出力する比較部とを有する、画素差比較部に置き換えた、ことを特徴とする２−２プルダウン検出装置とした。
【００１５】
請求項４に係る発明は、請求項１に記載の２−２プルダウン検出装置において、前記画素差比較部を、現フィールド信号の１フィールド後のフィールド信号の画素の値と現フィールド信号のほぼ同じ位置の画素の値との差分を入力して差分絶対値を得る第１の絶対値化部と、該第１の絶対値化部で得られた差分絶対値と第１の基準値とを比較して両者の大小関係に応じた２値の検出信号を出力する第１の比較部と、現フィールドの前記画素の値と該画素の１ライン前の画素の値との差分を入力して差分絶対値を得る第２の絶対値化部と、該第２の絶対値化部で得られた差分絶対値と第３の基準値とを比較して両者の大小関係に応じた２値の検出信号を出力する第２の比較部と、前記第１および第２の比較部の出力信号の論理積をとる論理積回路とを有する、画素差比較部に置き換えた、ことを特徴とする２−２プルダウン検出装置とした。
【００１６】
請求項５に係る発明は、請求項１に記載の２−２プルダウン検出装置において、前記画素差比較部を、現フィールド信号の１フィールド後のフィールド信号の画素の値と現フィールド信号のほぼ同じ位置の画素の値との差分を入力して差分絶対値を得る第１の絶対値化部と、現フィールド信号の前記画素の値と該画素の１ライン前の画素の値との差分を入力して差分絶対値を得る第２の絶対値化部と、該第２の絶対値化部の出力信号により第１の基準値の利得を制御する利得制御部と、前記第１の絶対値化部の出力信号と前記利得制御部から出力する第１の基準値とを比較して両者の大小関係に応じた２値の検出信号を出力する比較部とを具備する、画素差比較部に置き換えた、ことを特徴とする２−２プルダウン検出装置とした。
【００１７】
請求項６に係る発明は、請求項１乃至６のいずれか１つに記載の２−２プルダウン検出装置において、前記プルダウン規則性検出部は、前記不一致画素数比較部からの２値の第２の検出信号を入力してフィールド毎にシフトするシフトレジスタと、該シフトレジスタ内のデータが「０１０１・・」又は「１０１０・・」で規則的に変化するデータか否かを判定してフィールド信号が２−２プルダウン処理により得た信号であるか否かを示す信号を出力するデコーダとを具備する、ことを特徴とする２−２プルダウン検出装置とした。
【００１８】
請求項７に係る発明は、請求項６に記載の２−２プルダウン検出装置において、前記シフトレジスタの初段の出力データと前記デコーダの出力データの論理積をとる論理積回路を有する、ことを特徴とする２−２プルダウン検出装置とした。
【００１９】
請求項８に係る発明は、現フィールド信号、１フィールド前の前フィールド信号および１フィールド後の後フィールド信号を入力して画像の動きを検出する動き検出部と、前記動き検出部が「動き」を検出すると前記現フィールド信号により内挿フィールド信号を生成し、「静止」を検出すると前記現フィールド信号および前記後フィールド信号により内挿フィールド信号を生成する動き適応内挿部と、前記現フィールド信号および前記内挿フィールド信号の周波数をそれぞれ２倍に変換する倍速変換部と、該倍速変換部で倍速変換された前記現フィールド信号および前記内挿フィールド信号を走査線毎に切り替えて合成してフレーム信号を作成する合成部とを有する順次走査変換装置において、前記現フィールド信号と前記後フィールド信号を入力してフィールド信号が２−２プルダウン処理により得られた信号か否かを検出する前記請求項７に記載の２−２プルダウン検出装置と、前記後フィールド信号又は前記前フィールド信号のいずれか一方を選択して前記動き適応内挿部に入力させるフィールド選択部とを備え、前記２−２プルダウン検出装置がフィールド信号が２−２プルダウン処理により得た信号であることを「検出した」ときは、前記２−２プルダウン検出装置の前記デコーダの出力信号に応じて前記動き検出部が動きの「静止」を示す信号を出力すると共に、前記フィールド選択部が前記２−２プルダウン検出装置の前記論理積回路の出力に応じてフィールド毎に前記後フィールド信号と前記前フィールド信号を交互に選択して、前記動き適応内挿部に入力する２個のフィールド信号が同じコマから作成されたフィールド信号となるようにした、ことを特徴とする順次走査変換装置とした。
【００２０】
【発明の実施の形態】
［順次走査変換装置の実施例］
図１は本発明の実施例の順次走査変換装置の構成を示すブロック図である。１，２はそれぞれフィールド信号を１フィールド分遅延する１フィールド遅延部、３は画像の動きを検出する動き検出部で、後フィールド信号ａと、現フィールド信号ｂと、前フィールド信号ｃを入力する。４は動き適応内挿部で、動き検出部３の動き検出信号が「動き」を検出したか「静止」を検出したかに応じて内挿画素を作成して内挿フィールド信号ｄを生成する。５は動き適応内挿部４から得られる内挿フィールド信号ｄを倍速変換する倍速変換部、６は現フィールド信号ｂを倍速変換する倍速変換部である。７は倍速変換部５，６から出力する倍速のフィールド信号を走査線毎に交互に切り替えて出力し順次走査のフレーム信号ｅを作成する合成部である。以上は、図９に示した構成と同じである。
【００２１】
本実施例では、さらに、２−２プルダウン検出部８と、フィールド選択部９を設けている。２−２プルダウン検出部８は、後フィールド信号ａと現フィールド信号ｂを入力して、フィールド信号が２−２プルダウン処理により得られた信号であるか否かを検出し、信号ＥＮとＳＬを出力する。
【００２２】
そして、２−２プルダウン検出部８が２−２プルダウン処理された信号であることを「検出しない」ときは、信号ＥＮを非能動にし、信号ＳＬを「０」にする。このときは、信号ＥＮによって動き検出部３に対して本来の動き検出の動作を行わせる。また、信号ＳＬによってフィールド選択部９が常時後フィールド信号ａを選択するように制御する。
【００２３】
一方、２−２プルダウン検出部８が２−２プルダウン処理された信号であることを「検出した」ときは、信号ＥＮを能動にし、信号ＳＬをフィールド毎に「１」と「０」で交互に変化させる。このときは、信号ＥＮによって動き検出部３に対して「静止」を示す検出信号を出力させるよう強制的に制御する。また、信号ＳＬによってフィールド選択部９が現フィールド信号ｂと同じコマから作成された後フィールド信号ａ又は前フィールド信号ｃを選択するよう制御する。
【００２４】
以上により、入力するフィールド信号が２−２プルダウン処理により作成されたことを「検出しない」ときは、図９に示した従来の順次走査変換装置と同様に動作する。すなわち、動き適応内挿部４は、検出信号が「動き」を示すときは現フィールド信号ｂの画素を用いて内挿画素を作成し、検出信号が「静止」を示すときは前フィールド信号ｃの画素と現フィールド信号ｂの画素を用いて内挿画素を作成する。そして、これらの内挿処理により得られた内挿フィールド信号ｄと現フィールド信号ｂは、それぞれ倍速変換部５，６で周波数を倍速変換され、合成部７において１ライン毎に交互に選択されることにより毎秒６０コマの順次走査のフレーム信号ｅに変換される。
【００２５】
また、入力するフィールド信号が２−２プルダウン処理により作成されたことを「検出した」ときは、動き適応内挿部４は、現フィールド信号ｂの画素と同じコマから作成された後フィールド信号ａ又は前フィールド信号ｃの画素を用いて内挿画素を作成し内挿フィールド信号ｄを生成する。その後の処理は上記と同じである。以下、２−２プルダウン検出部８の各実施例について説明する。
【００２６】
［２−２プルダウン検出部の実施例１］
図２は上記した２−２プルダウン検出部８の構成を示すブロック図である。８１はフィールド信号ａ，ｂの画素ａ１，ｂ１の値の差分絶対値を基準値Ｒ１と比較する画素差比較部、８２は１フィールド当り検出された不一致画素の数を基準値Ｒ２と比較する不一致画素数比較部、８３は２−２プルダウンの規則性を検出するプルダウン規則性検出部である。
【００２７】
画素差比較部８１では、現フィールド信号ｂから得た画素ｂ１の値と後フィールド信号ａから得た画素ａ１の値（画素ａ１，ｂ１は画面上でほとんど同じ点と見られる位置の画素）の差を差分検出部８１１で検出し、絶対値化部８１２で絶対値化し、その絶対値と基準値Ｒ１を比較部８１３で比較する。画素ａ１とｂ１の値が同じコマから作成されたときは、一般にライン相関が強いのでその差は基準値Ｒ１より小さくなり、比較部８１３からは「０」が出力し、別のコマから作成されたときは差が大きくなり「１」が出力する。
【００２８】
この比較部８１３から出力する「１」の信号は、不一致画素数比較部８２のカウンタ８２１で１フィールド期間に亘りカウントされ、１フィールド終了時にそのカウント値が第２の基準値Ｒ２と比較部８２２で比較される。カウント値が第２の基準値Ｒ２より大きいときは、フィールド信号ｂとａとは異なるコマから作成されたものと判断して「１」が出力し、そうでないとき「０」が出力する。
【００２９】
比較部８２２から出力する「１」、「０」の信号は、プルダウン規則性検出部８３の４段のシフトレジスタ８３１に入力して、１フィールド毎にシフトされる。このシフトレジスタ８３１の内容はデコーダ８３２に取り込まれ、ここで規則性が判定される。シフトレジスタ８３１の内容が「０１０１」又は「１０１０」のように交互に「１」と「０」で変化しているときは、２−２プルダウン規則性が「ある」と判定されデコーダ８３２から出る信号ＥＮは能動（「１」）となり、それ以外では非能動（「０」）となる。シフトレジスタ８３１の初段のデータは、前回において現フィールド信号ｂと後フィールド信号ａが同じコマから作成されていたときは「０」、違うコマから作成されているときは「１」を示し、インバータ８３３で反転される。
【００３０】
よって、前記した規則性を示して信号ＥＮが「１」を示すときはアンドゲート８３４はゲートを開いているので、現フィールド信号ｂが後フィールド信号ａと同じコマで作成されているときは「１」が、違うコマで作成されているときは「０」が出力する。
【００３１】
以上から、この図２の２−２プルダウン検出部８を図１の順次走査変換装置に適用すると、２−２プルダウン検出部８でプルダウンであると検出されているとき、フィールド選択部９では、現在フィールド信号ｂが後フィールド信号ａと同じコマで作成されているときは後フィールド信号ａを選択し、違うコマで作成されているときは前フィールド信号ｃを選択する。いずれの場合も、動き適応内挿部４に入力する２つのフィールド信号は同じコマで作成されたものとなる。
【００３２】
図３は以上の図１，図２の回路の動作の説明図である。シフトレジスタ８３１の内容が「０１０１」又は「１０１０」のとき、２−２プルダウン検出部８がプルダウンであると検出すると、信号ＥＮを能動にするので、動き検出部３は検出信号として「静止」を示す信号を動き適応内挿部４に出力する。また、信号ＳＬをフィールド毎に「１」と「０」に変化させるので、フィールド選択部９でフィールド信号ａとｃが交互に選択されて、動き適応内挿部４に出力する。これにより、動き適応内挿部４には同じコマから作成された２つのフィールド信号が入力し、そこでその２つのフィールドの画素を使用した「静止」時の内挿処理が行われる。よって、動き適応内挿部４で作成された内挿フィールド信号ｄは現フィールド信号ｂと同じコマから作成されたものとなるので、これらを倍速変換５，６で倍速変換し、合成部７で合成して得た順次走査のフレーム信号ｅによる映像は、画質劣化の少ないものとなる。
【００３３】
［２−２プルダウン検出部の実施例２］
図４は２−２プルダウン検出部８の実施例２の一部を示す図で、図２で説明した２−２プルダウン検出部８の画素差比較部８１の変形例を示す図である。図２の画素差比較部８１では、画素ａ１の値と画素ｂ１の値の差を検出していたが、インタレース走査のため後フィールド信号ａの画素ａ１と現フィールド信号ｂの画素ｂ１は、正確には同じ場所ではない。このため、フィールド信号ａとｂが同じコマから作成された場合であっても、例えば垂直エッジがその部分にあれば、画素ａ１の値と画素ｂ１の値の差が大きくなり、最終的に別のコマから作成されたものと判定される恐れがある。
【００３４】
そこで、この図４では、現フィールド信号ｂについて、当該画素ｂ１の値とその画素より１ライン前の画素ｂ２の値の平均値を画素ｂ３の値として、画素ａ１の値と共に差分検出部８１１に入力するようにしたものである。このため、画素ｂ１の値と１ライン遅延部８１４で１ライン分遅延して得た画素ｂ２の値とを加算部８１５で加算し、これを乗算部８１６で１／２倍にして平均化した画素ｂ３の値を得、これを差分検出部８１１に入力して画素ａ１の値との差分を得るようにした。
【００３５】
これにより、垂直エッジによる誤検出を防止して、２−２プルダウンから作成されたフィールド信号か否かを正確に検出することができる。
【００３６】
［２−２プルダウン検出部の実施例３］
図５は２−２プルダウン検出部の実施例３の一部を示す図で、図２で説明した２−２プルダウン検出部８の画素差比較部８１の別の変形例を示す図である。ここでは、画素ａ１の値と画素ｂ１の値の差分を差分検出部８１１Ａで検出して絶対値化部８１２Ａで絶対値化する。また、１ライン前の画素ｂ２の値と画素ａ１の値の差分を差分検出部８１１Ｂで検出して絶対値化部８１２Ｂで絶対値化する。そして、最小値選択部８１７において、絶対値化部８１２Ａの出力と絶対値化部８１２Ａの出力のいずれか小さい方を選択して、比較部８１３に入力している。
【００３７】
以上により、現在のフィールドに垂直エッジがある場合は絶対値化部８１２Ａ，８１２Ｂのいずれか一方の出力が大きくなるが、これが最小値選択部８１７で無視さるので、垂直エッジの誤検出（２−２プルダウンでないとの検出）が防止できる。
【００３８】
［２−２プルダウン検出部の実施例４］
図６は２−２プルダウン検出部の実施例４の一部を示す図で、図２で説明した２−２プルダウン検出部８の画素差比較部８１の別の変形例を示す図である。ここでは、画素ａ１の値と画素ｂ１の値の差分を差分検出部８１１Ａで検出して絶対値化部８１２Ａで絶対値化したものを比較部８１３Ａで基準値Ｒ１Ａと比較する。また、画素ｂ１の値と１ライン前の画素ｂ２の値の差分を差分検出部８１１Ｂで検出して絶対値化部８１２Ｂで絶対値化したものを比較部８１３Ｂで基準値Ｒ１Ｂ（＝Ｒ１Ａ）と比較する。比較部８１３Ａ，８１３Ｂは絶対値化したものが基準値Ｒ１Ａ，Ｒ１Ｂより大きければ「１」を、小さければ「０」を出力する。そして、比較部８１３Ａ，８１３Ｂの少なくとも一方が「０」を出せば、アンドゲート８１８は「０」が出力する。
【００３９】
以上により、現在のフィールドに垂直エッジがある場合は比較部８１３Ａ，８１３Ｂのいずれか一方が「１」を出力し、他方が「０」を出力するので、アンドゲート８１８は「０」を出力し、垂直エッジの誤検出（２−２プルダウンでないとの検出）が防止できる。
【００４０】
［２−２プルダウン検出部の実施例５］
図７は２−２プルダウン検出部の実施例５の一部を示す図で、図２で説明した２−２プルダウン検出部８の画素差比較部８１の別の変形例を示す図である。ここでは垂直エッジによる影響を緩和するために、現フィールド信号ｂに大きな垂直エッジが存在する場合に、比較部８１３の出力を「０」にする。このために図７では、画素ｂ１の値と画素ｂ２の値との差分絶対値が大きくなると、比較部８１３の基準値Ｒ１の値を大きくするように、絶対値化部８１２Ｂの出力によって可変利得部８１９の利得を制御する。
【００４１】
［２−２プルダウン検出部の実施例６］
図８は２−２プルダウン検出部の実施例６の一部を示す図で、図２で説明した２−２プルダウン検出部８のプルダウン規則性検出部８３の変形例を示す図である。図２の構成では４段のシフトレジスタ８３１により４フィールド分の規則性をデコーダ８３２により判定するようにしたが、ここでは６段のシフトレジスタ８３１Ａを使用し、６フィールド分の規則性（「０１０１０１」又は「１０１０１０」）をデコーダ８３２Ａにより判定する。このように判定するフィールドの数を増すことにより、誤検出を防止でき２−２プルダウン検出の精度を向上させることができる。
【００４２】
【発明の効果】
以上から本発明によれば、入力しているフィールド信号が２−２プルダウン処理で作成されたものか否かを正確に検出できるので、これを順次走査変換装置に適応することにより、画質の優れた順次走査のフレーム信号を得ることができる利点がある。
【図面の簡単な説明】
【図１】本実施例の順次走査変換装置の構成のブロック図である。
【図２】図１の２−２プルダウン検出部の構成のブロック図である。
【図３】図２の２−２プルダウン検出部を使用した図１の順次走査変換装置の動作説明図である。
【図４】２−２プルダウン検出部の画素差比較部の別の実施例のブロック図である。
【図５】２−２プルダウン検出部の画素差比較部の別の実施例のブロック図である。
【図６】２−２プルダウン検出部の画素差比較部の別の実施例のブロック図である。
【図７】２−２プルダウン検出部の画素差比較部の別の実施例のブロック図である。
【図８】２−２プルダウン検出部のプルダウン規則性検出部の別の実施例のブロック図である。
【図９】従来の順次走査変換装置の構成のブロック図である。
【図１０】２−２プルダウン処理の説明図である。
【図１１】２−２プルダウン処理されたフィールド信号を図９の順次走査変換装置に入力させたときの動作説明図である。
【図１２】順次走査変換装置に２−２プルダウン処理されたフィールド信号を入力させて本来得られべき順次走査のフレーム信号の説明図である。
【符号の説明】
１、２：１フィールド遅延部
３：動き検出部
４：動き適応内挿部
５，６：倍速変換部
７：合成部
８：２−２プルダウン検出部
８１：画素差比較部
８１１，８１１Ａ，８１１Ｂ：差分検出部
８１２，８１２Ａ，８１２Ｂ：絶対値化部
８１３，８１３Ａ，８１３Ｂ：比較部
８１４：１ライン遅延部
８１５：加算部
８１６：乗算部
８１７：最小値選択部
８１８：アンドゲート
８１９：可変利得部
Ｒ１，Ｒ１Ａ，Ｒ１Ｂ：基準値
８２：不一致画素数比較部
８２１：カウンタ
８２２：比較部
Ｒ２：基準値
８３：プルダウン規則性検出部
８３１，８３１Ａ：シフトレジスタ
８３２，８３２Ａ：デコーダ
８３３：インバータ
８３４：アンドゲート
９：フィールド選択部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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