(57)【要約】【課題】外部信号源から表示デバイスに供給される水平同期信号、垂直同期信号、ディスプレイタイミング信号などの各種の制御信号の状態を簡単に検査する。【解決手段】外部信号源ＨＯＳＴから表示デバイスＤＳＰに供給される各種の制御信号の状態を、制御信号検査回路ＣＳＳにより（１）垂直同期信号（ＶＳＹＮＣ）は赤（Ｒ）の表示信号に、（２）水平同期信号（ＨＳＹＮＣ）は緑（Ｇ）の表示信号に、（３）ディスプレイタイミング信号は青（Ｂ）の表示信号に、それぞれ変換して表示デバイスＤＳＰの画面上に色と輝度で表示させて簡単に目視検査できるようにした。【選択図】        図１
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【特許請求の範囲】
【請求項１】
表示デバイスの画面上に映像を表示するための外部信号源から入力する複数の制御信号の異常の有無を検査する表示デバイス用制御信号の検査方法であって、
前記制御信号のそれぞれを前記表示デバイスの画面上に表示される複数の表示色の一つに割り当てると共に、当該制御信号の異常を対応する表示色データの大きさで表示することを特徴とする表示デバイス用制御信号の検査方法。
【請求項２】
前記制御信号は、水平同期信号、垂直同期信号、ディスプレイタイミング信号であることを特徴とする請求項１に記載の表示デバイス用制御信号の検査方法。
【請求項３】
表示デバイスの画面上に映像を表示するための外部信号源から入力する複数の制御信号の異常の有無を検査する表示デバイス用の制御信号検査装置であって、
前記制御信号検査装置は、前記表示デバイスと同等もしくはより高解像度の検査用表示デバイスと、
前記外部信号源から入力する各種同期信号に基づいて前記水平同期信号、垂直同期信号、ディスプレイタイミング信号を含む制御信号を生成する制御信号検査回路を備えたタイミングコントローラを有する表示制御装置を備え、
前記制御信号検査回路は、予め定めた複数画素に対応するクロックをパラメータクロックとし、当該パラメータクロック数に対応した画素をカウントする複数画素カウンタと、
前記制御信号である水平同期信号、垂直同期信号、ディスプレイタイミング信号のそれぞれを赤（Ｒ）データ、緑（Ｇ）データ、青（Ｂ）データに変換するデコーダと、
前記各制御信号を一定時間遅延させる遅延回路と、
前記遅延回路で遅延させた前記各制御信号をそれぞれ格納するための前記パラメータクロック分の容量をもつシフトレジスタと、
前記検査用表示デバイスの水平方向の解像度程度の容量を持ち、前記シフトレジスタの出力データを前記デコーダで赤（Ｒ）データ、緑（Ｇ）データ、青（Ｂ）データにそれぞれ変換して格納するラインメモリと、
前記デコーダの各出力データを前記ラインメモリに格納するときの入力ポートのアドレスを指定するアドレスカウンタと、
前記アドレスカウンタの最後のアドレスを格納するエンドレジスタと、
前記エンドレジスタの格納データに応じて前記ラインメモリの出力アドレスを指定するスタートカウンタと、
前記ラインメモリの出力側に設けて、前記アドレスカウンタと前記エンドレジスタの格納データを比較し、比較結果で前記表示デバイスに出力される赤（Ｒ）データ、緑（Ｇ）データ、青（Ｂ）データとその輝度を選択するデータ制御回路とを具備したことを特徴とする検査装置。
【請求項４】
前記制御信号検査回路に、水平同期信号から次の水平同期信号までのクロック数を検出してラインリセット信号の生成と非生成を行う間隔チェック回路を備えたことを特徴とする請求項３に記載の検査装置。
【請求項５】
表示デバイスの画面上に制御信号の異常の有無を表示する表示装置であって、
外部から入力される各種同期信号に基づいて、水平同期信号、垂直同期信号、ディスプレイタイミング信号を含む制御信号を生成する表示制御装置と、
前記制御信号である水平同期信号、垂直同期信号、ディスプレイタイミング信号のそれぞれを赤（Ｒ）データ、緑（Ｇ）データ、青（Ｂ）データの何れかのデータに変換するデコーダと、
この変換されたデータを前記表示デバイスの画面上に表示することを特徴とする表示装置。
【請求項６】
前記制御信号の出力を遅延させる遅延回路と、
前記デコーダで変換したデータを格納するラインメモリとを有し、
前記表示制御装置は、予め定めた複数画素に対応するクロックをパラメータクロックとし、当該パラメータクロック数に対応した画素をカウントする複数画素カウンタを有し、
前記シフトレジスタは、前記パラメータクロック分の容量を持ち、
前記デコーダの各出力データを前記ラインメモリに格納するときの入力ポートのアドレスを指定するアドレスカウンタと、
前記アドレスカウンタの最後のアドレスを格納するエンドレジスタと、
前記エンドレジスタの格納データに応じて前記ラインメモリの出力アドレスを指定するスタートカウンタと、
前記ラインメモリの出力側に設けて、前記アドレスカウンタと前記エンドレジスタの格納データを比較し、比較結果で前記表示デバイスに出力する赤（Ｒ）データ、緑（Ｇ）データ、青（Ｂ）データとその輝度を選択するデータ制御回路を有することを特徴とする請求項５に記載の表示装置。
【請求項７】
前記制御信号検査回路に、水平同期信号から次の水平同期信号までのクロック数を検出してラインリセット信号の生成と非生成を行う間隔チェック回路とを備えたことを特徴とする請求項５に記載の表示装置。
【請求項８】
前記タイミングコントローラに、通常の表示データと前記制御信号検査回路からの表示データとを切り換える出力データ切換手段を備えたことを特徴とする請求項５または６に記載の表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、液晶パネルや有機ＥＬパネルあるいはプラズマパネル等のフラット型表示デバイスに係り、特にこれら表示デバイス用制御信号の検査方法及びこの検査機能を備えた表示装置に関する。
【０００２】
パソコンと略称されるパーソナルコンピュータあるいはフラットパネル型テレビなどのフラット型表示デバイスを用いた画像・映像表示装置では、表示信号（画像信号や映像信号）を表示デバイスの画面上に表示するための制御信号である各種タイミング信号がパソコン本体の画像処理回路、あるいはテレビ受像機の映像信号処理回路等の外部信号源（ホスト：ＨＯＳＴ）から表示信号と共に供給される。
【０００３】
外部信号源から入力する制御信号に異常があると、表示デバイスの画面表示に異常が発生する。このような制御信号の異常を検査するため、従来は、オシロスコープ、あるいはロジックアナライザが用いられている。しかし、オシロスコープやロジックアナライザは格納できる情報量に限界があり、また、表示画面の何処に対応する制御信号に異常があるのかを検出するのに手間がかかる。垂直同期信号や水平同期信号またはディスプレイタイミング信号のエッジの切り替えで異常信号であるか否かを表す場合は測定は容易である。しかし、あるフレーム内の何処に異常があるかは測定が困難である。
【０００４】
一方、薄膜トランジスタ型の液晶表示装置（ＴＦＴ−ＬＣＤ）などのアクティブ・マトリクス型の表示デバイスでは映像情報をリアルタイムで表示デバイスの画面上に表示するが、その制御信号がどうなっているかを画面に表示することはできない。正常表示を行っている場合は不要であるが、表示が異常である場合には、その異常表示が映像情報が異常なのか、制御信号が異常なのかを判断できたとしても、それがどのように外部信号源から入力されているかを知ることは簡単ではない。なお、この種の制御信号異常に対処する従来技術として、「特許文献１」あるいは「特許文献２」に開示されたものがある。
【０００５】
【特許文献１】
特願２００１−１０９４２４公報
【特許文献２】
特願２００１−２７２９６４号公報
【０００６】
【発明が解決しようとする課題】
上記従来の技術は、コントローラ（上記した外部信号源、パソコン本体等の制御モジュール）から入力される制御信号が異常の場合に、当該コントローラからの制御信号を停止することで表示デバイスの破損等を回避するものである。しかし、これらの従来技術では、当該制御信号の異常の詳細な内容を知ることができるものではない。本発明の目的は、外部信号源から表示デバイスに供給される水平同期信号（ＨＳＹＮＣ）、垂直同期信号（ＶＳＹＮＣ）、ディスプレイタイミング信号（ＤＴＭＧ）などの各種のタイミング信号（制御信号）の状態を簡単に検査できるようにした表示デバイス用制御信号の検査方法及び検査装置並びにこの検査機能を備えた表示装置を提供することにある。
【０００７】
【課題を解決するための手段】
上記目的を達成するため、本発明は、外部信号源から表示デバイスに供給される各種のタイミング信号（制御信号）の状態を当該表示デバイス上に色と輝度で表示させることにより簡単に目視検査できるようにした。例えば、（１）垂直同期信号（ＶＳＹＮＣ）は赤（Ｒ）の表示信号に、（２）水平同期信号（ＨＳＹＮＣ）は緑（Ｇ）の表示信号に、（３）ディスプレイタイミング信号は青（Ｂ）の表示信号に、それぞれ変換して表示デバイスの画面上に表示する。
【０００８】
そして、水平方向の表示では、水平帰線期間の情報を表示デバイスの１ラインの表示に抑えるため複数画素（クロック数）分、例えば２クロック、４クロックあるいは８クロック分のタイミングに対応する画素分の信号を１画素のパラメータクロック数として、これを１画素で表示する。このとき、所定のクロック数分に対応する１画素を所定色の最大輝度での表示とし、当該所定のクロック数分に満たない場合は中間調表示とする。例えば、４クロック分を１画素としたパラメータクロック数としたとき、水平同期信号が４画素分で緑（Ｇ）を１画素の最大輝度で表示し、２画素分しか入力されない場合は緑（Ｇ）画素の１／２の中間調輝度（２画素分の輝度）で表示する。
【０００９】
また、水平走査線（ライン）の折り返しは水平同期信号の入力として前段ラインの終わりの印とし、それ以降の水平同期信号のパルス分以上を水平表示を緑（Ｇ）の最大輝度とする。（水平）帰線期間は黒表示とする。パラメータクロック数で決められた複数画素分に満たない水平帰線間の部分はラインの終わりを示す緑（Ｇ）の最初の画素を中間調表示にする。
【００１０】
ディスプレイタイミング信号（ＤＴＭＧ）は、原則的にライン内で完結しているので、その部分を青（Ｂ）でパラメータクロック数で定められた複数画素分の表示を行う。水平同期信号（ＨＳＹＮＣ）とディスプレイタイミング信号（ＤＴＭＧ）が重なった場合は、緑（Ｇ）と青（Ｂ）の混合色表示となる。
【００１１】
仮に、ある水平同期信号（ＨＳＹＮＣ）から次の水平同期信号（ＨＳＹＮＣ）までの間隔が短か過ぎる場合で、ライン処理が完結できず表示デバイスへの表示処理に困難な場合は、表示デバイスの画面上に当該ある水平同期信号（ＨＳＹＮＣ）に続けて水平同期信号（ＨＳＹＮＣ）を上記の色で表示する。
【００１２】
表示デバイスの画面としてのフレーム開始及び表示方法にはいくつかのパラメータを要する。これについては下記のように外部から選択可能とする。すなわち、（ａ）垂直同期信号（ＶＳＹＮＣ）が入力されてからの水平同期信号（ＨＳＹＮＣ）で表示デバイスの画面上の表示の第１ライン表示を行う（制御信号優先型）。（ｂ）水平帰線期間終了後のディスプレイタイミング信号（ＤＴＭＧ）が入力されたときからの水平同期信号を含むラインを表示デバイスの画面上の第１ライン表示とする（表示優先型）。（ｃ）ディスプレイタイミング信号（ＤＴＭＧ）が無くなったライン（垂直帰線期間の開始を意味する）を表示デバイスの画面上の第１ライン表示とする（帰線期間優先型）。（ｄ）なお、上記の（ａ）（ｂ）に関しては、フレーム開始のトリガ発生後、何ライン後から表示デバイスの画面上でのフレーム開始表示を行うかを指示するパラメータを追加することも可能である。
【００１３】
１フレームを表示デバイスの画面上に表示させた場合、通常使われる表示デバイスでは、何れの開始パラメータでも全フレームの情報を表示デバイスの画面上に表示することはできない。しかし、通常使用される表示デバイスよりも更に高解像度をもつ表示デバイスに本発明を適用すればこのような全フレームの情報を表示することは可能である。通常使用される表示デバイスの画面上でこのような表示を行った場合は、原則として全情報の表示は不可能であるが、垂直同期信号（ＶＳＹＮＣ）のパルスが異常、またはディスプレイタイミング信号（ＤＴＭＧ）の入力ライン数が少ないかあるいは無い場合であれば、表示デバイスの画面上で全情報量を表示することは可能である。
【００１４】
なお、このような全フレームの情報を表示デバイスの画面上に表示することはできない場合に対し、表示期間は１ラインごとに奇数ラインまたは偶数ラインの何れかを選択表示する「間引き表示」とすることで対処できる。ラインの間引きを行うか行わないかは、制御信号異常の内容に依存するところが大きいので選択可能とする。なお、垂直同期信号（ＶＳＹＮＣ）と水平同期信号（ＨＳＹＮＣ）は正極性と負極性の仕様があるので、これもパラメータで設定するか、あるいは極性の自動認識機能を採用することで選択可能とする。
【００１５】
本発明は上記した検査方法を実現する装置として、表示デバイスに表示を行うための表示制御装置におけるタイミングコントローラ（所謂、Ｔｃｏｎ）に制御信号検査回路を備えた。
【００１６】
図１は本発明による制御信号検査回路の概略構成を説明するブロック図である。図１において、制御信号検査回路ＣＳＳは、パラメータクロック数に対応した画素をカウントする複数画素カウント手段（カウンタＰＣＴＲ）と、制御信号（水平同期信号ＨＳＹＮＣ、垂直同期信号ＶＳＹＮＣ、ディスプレイタイミング信号ＤＴＭＧ）を赤（Ｒ）データ、緑（Ｇ）データ、青（Ｂ）データに変換するデコーダＤＴと、表示デバイスの水平方向の解像度程度の容量を持ち、制御信号の状態に応じてデコーダＤＣＴの出力データを格納するラインメモリＬＭを備える。
【００１７】
また、制御信号である垂直同期信号ＶＳＹＮＣと水平同期信号ＨＳＹＮＣおよびディスプレイタイミング信号ＤＴＭＧを一定時間遅延させる遅延回路ＤＴと、遅延させた制御信号を格納するためのパラメータクロック分の容量をもつシフトレジスタＳＲを備える。このシフトレジスタＳＲの出力データを上記デコーダＤＣＲで赤（Ｒ）データ、緑（Ｇ）データ、青（Ｂ）データにそれぞれ変換してラインメモリＬＭに格納する。
【００１８】
さらに、デコーダＤＣＲの出力データをラインメモリＬＭに格納するときの入力ポートのアドレスを指定するアドレスカウンタＡＣＴＲと、アドレスカウンタＡＣＴＲの最後のアドレスを格納するエンドレジスタＥＲＧＲと、エンドレジスタＥＲＧＲの格納データに応じてラインメモリＬＭの出力アドレスを指定するスタートカウンタＳＣＴＲを備える。ラインメモリＬＭの出力側には、上記アドレスカウンタＡＣＴＲとエンドレジスタＥＲＧＲの格納データを比較し、その比較結果で表示デバイスＤＳＰの信号線ドライバに出力される赤（Ｒ）データ、緑（Ｇ）データ、青（Ｂ）データとその輝度を選択するデータ制御回路ＤＳＲを備える。
【００１９】
また、ある水平同期信号ＨＳＹＮＣから次の水平同期信号ＨＳＹＮＣまでのクロック数を検出してラインリセット信号ＬＲＳＴの生成と非生成を行う間隔チェック回路ＩＣＲを備え、ラインリセット信号ＬＲＳＴが生成された場合は、このラインリセット信号で上記複数画素カウンタＰＣＴＲをクリアし、上記エンドレジスタＥＲＧＲおよびスタートカウンタＳＣＴＲのラッチを行う。
【００２０】
この構成により、制御信号の異常を容易に知ることができる。フレーム間で制御信号のタイミングが変化する（異常が発生している）と、表示デバイスの画面上において当該部分の表示が暗くなったり、フラッシングを起こす。これにより、表示デバイスの画面上のどの部分で制御信号が変化しているかが明確になる。また、ライン間でのタイミング変動も表示デバイスの画面上のライン表示の長さで分かる。
【００２１】
なお、上記の構成を表示制御装置におけるタイミングコントローラの機能の一部として備えるものとして説明したが、この機能をもつ構成を対象とする表示デバイスとは独立の専用表示デバイスを用いた検査装置（制御信号検査装置）とすることもできる。この場合、前記したように上記の対象とする表示デバイスよりも高解像度の検査用表示デバイスとすることで、全フレームの情報を表示することが可能となる。
【００２２】
【発明の実施の形態】
以下、本発明の実施の形態について、実施例の図面を参照して詳細に説明する。図２は本発明に係る表示デバイスの構成を液晶パネルを用いた表示装置を例として説明する全体構成のブロック図である。しかし、本発明は、液晶パネルを用いた液晶表示装置に限るものではなく、表示のために同様の駆動を行うたの表示デバイスを用いた表示装置にも適用できることは言うまでもない。また、図３と図４は図２に示した液晶表示装置を駆動するための制御信号の基本駆動波形図で、図３は水平方向動作タイミング波形図、図４は垂直方向動作タイミング波形図を示す。
【００２３】
図２の構成を図３と図４を参照して説明する。先ず図２において、参照符号ＴＦＴ−ＬＣＤは表示デバイスＤＳＰである液晶パネル、ＴＣは表示制御装置である。液晶パネルＴＦＴ−ＬＣＤは水平方向に有する多数のゲート線と、垂直方向に有する多数のドレイン線とを有し、ゲート線に走査信号を供給する走査駆動回路であるゲート・ドライバＧＤＲとドレイン線に表示データ（出力データ）を供給するデータ駆動回路であるドレイン・ドライバＤＤＲを備えている。表示制御装置ＴＣにはタイミングコントローラＴｃｏｎを備える。
【００２４】
タイミングコントローラＴｃｏｎは、通常の表示処理を行う機能に加えて、後述する制御信号以上を検査するための表示データ処理を行う制御信号検査機能を有する制御信号検査回路ＣＳＳを有する。この制御信号検査回路ＣＳＳの動作説明の前に、通常の液晶パネルの表示機能における動作を説明する。図３と図４に示したように、パソコンや映像信号処理回路等の信号源から入力するクロックＤＣＬＫ（画素クロック）、垂直同期信号ＶＳＹＮＣ、水平同期信号ＨＳＹＮＣ、ディスプレイタイミング信号ＤＴＭＧおよび３色の入力データ（表示信号：赤（Ｒ），緑（Ｇ），青（Ｂ））に基づいて表示データ（出力データ）をドレイン・ドライバＤＤＲからドレイン線に印加するための画素クロックＣＬ１、複数のドレイン・ドライバＤＤＲに出力データを取り込むシフトクロックＣＬ２、複数のゲート・ドライバＧＤＲからゲート線に走査信号（ゲート信号）を取り込むゲートシフトクロックＣＬ３、ドレイン・ドライバのライン開始信号（最初のデータと認識するための信号）ＳＴＨ、液晶パネルＴＦＴ−ＬＣＤのフレーム開始信号ＦＬＭを出力する。
【００２５】
入力データ（Ｒ，Ｇ，Ｂ）および出力データ（Ｒ，Ｇ，Ｂ）は１ライン分の表示データとしてクロックＤＣＬＫ（画素クロック）の１クロック当たり１画素分が出力される。なお、参照符号ＰＷＵは電源回路であり、信号源側からの電力Ｐｏｗｅｒから液晶表示装置の動作に必要な各種電圧を生成する。
【００２６】
図５、図６は本発明の表示デバイス用制御信号の検査方法を実現するタイミングコントローラに有する制御信号検査回路ＣＳＳの構成例を説明するブロック図である。図５の○で囲んだ符号Ａ〜Ｆは図６の同符号Ａ〜Ｆに繋がる。タイミングコントローラＴｃｏｎには、液晶パネルＴＦＴ−ＬＣＤ（図２）の水平方向の解像度程度の容量を持ち、制御信号の状態に応じてデコーダの出力データを格納するラインメモリ２ＰＬＭを備える。このラインメモリ２ＰＬＭは入力ポートと出力ポートノ２個のポートを有する２ポートメモリである。
【００２７】
以下に説明する本実施例では、前記した１画素のパラメータクロック数（ｐｃ）を２として説明する。このタイミングコントローラＴｃｏｎに、パラメータクロック数「２」に対応した画素をカウントする複数画素カウンタＰＣＴＲと、制御信号（水平同期信号ＨＳＹＮＣ、垂直同期信号ＶＳＹＮＣ、ディスプレイタイミング信号ＤＴＭＧ）を赤（Ｒ）、緑（Ｇ）、青（Ｂ）データに変換するデコーダＤＣＲを備える。このデコーダＤＣＲは、赤（Ｒ）用のデコーダＤＣＲ１、緑（Ｇ）用のデコーダＤＣＲ２、青（Ｂ）用のデコーダＤＣＲ３から構成される。
【００２８】
デコーダＤＣＲを構成する赤（Ｒ）用のデコーダＤＣＲ１、緑（Ｇ）用のデコーダＤＣＲ２、青（Ｂ）用のデコーダＤＣＲ３のデコード内容を表１（ｄｅｃｏｄｅ１）、表２（ｄｅｃｏｄｅ２）、表３（ｄｅｃｏｄｅ３）に示す。
【００２９】
【表１】
2004328348.tif 000003
【００３０】
【表２】
2004328348.tif 000004
【００３１】
【表３】
2004328348.tif 000005
【００３２】
表１〜表３において、ＬＲＳＴはラインリセット信号、ｐｃはパラメータクロック数、ｖ１，ｖ０はシフトレジスタＳＲ−１の内容（垂直同期信号の状態）、ｈ１，ｈ０はシフトレジスタＳＲ−２の内容（水平同期信号の状態）、ｄ１，ｄ０はシフトレジスタＳＲ−３の内容（ディスプレイタイミング信号の状態）を示し、‘１’はハイレベル、‘０’はローレベルである。なお、「＊」は‘０’又は‘１’のいずれかを示す。ラインリセット信号に入力の有無に応じ、シフトレジスタＳＲ−１，ＳＲ−２，ＳＲ−３の内容に基づいてデコーダＤＣＲ１，デコーダＤＣＲ２，デコーダＤＣＲ３から赤（Ｒ）用、緑（Ｇ）用、青（Ｂ）用のデータをラインメモリ２ＰＬＭに出力する。
【００３３】
本実施例では、デコーダＤＣＲの各デコード出力データをラインメモリ２ＰＬＭに格納するときの入力ポートのアドレスを指定するアドレスカウンタＡＣＴＲと、アドレスカウンタＡＣＴＲの最後のアドレスを格納するエンドレジスタＥＲＧＲと、エンドレジスタＥＲＧＲの格納データに応じてラインメモリ２ＰＬＭの出力アドレスを指定するスタートカウンタＳＣＴＲを備える。ラインメモリ２ＰＬＭの出力側には、上記アドレスカウンタＡＣＴＲとエンドレジスタＥＲＧＲの格納データを比較し、その比較結果で表示デバイスのドレイン・ドライバＤＤＲ（図２）に出力される赤（Ｒ）、緑（Ｇ）、青（Ｂ）とその輝度を選択するデータ制御回路ＤＳＲを備えている。
【００３４】
また、ある水平同期信号ＨＳＹＮＣから次の水平同期信号ＨＳＹＮＣまでのクロック数を検出してラインリセット信号ＬＲＳＴの生成と非生成を行う間隔チェック回路ＩＣＲを備え、ラインリセット信号が生成された場合は、このラインリセット信号ＬＲＳＴで上記複数画素カウンタＰＣＴＲをクリアし、エンドレジスタＥＲＧＲおよびスタートカウンタＳＣＴＲのラッチを行う。
【００３５】
また、図７は図５および図６に示した本発明の実施例の動作を説明する動作波形図である。以下、図７および前記表１〜３を参照して図５と図６の構成の動作を説明する。図５および図６の構成において、ラインメモリ２ＰＬＭは水平同期信号ＨＳＹＮＣを基準にして、複数画素カウンタＰＣＴＲをクリアし、入力するクロック信号を基に水平同期信号ＨＳＹＮＣのパルス数「２」をカウントする。
【００３６】
カウントした水平同期信号ＨＳＹＮＣのパルス数「２」毎にラインメモリ２ＰＬＭに緑（Ｇ）データの複数画素分（最大輝度）を格納する。水平同期信号ＨＳＹＮＣのパルスが１画素分しかない場合は、緑（Ｇ）データの１／２輝度分のデータを格納する。水平同期信号ＨＳＹＮＣの入力がなくなった場合は緑（Ｇ）のメモリ部分に黒データを格納する。
【００３７】
ディスプレイタイミング信号ＤＴＭＧが未入力（‘０’：ローレベル）の場合は、青（Ｂ）の部分に黒データを格納し、入力時（‘１’：ハイレベル）の場合は複数画素パラメータ「２」に沿って２画素単位に青（Ｂ）の部分に黒データを格納する。垂直同期信号ＶＳＹＮＣの場合も同様にしてラインメモリ２ＰＬＭに赤（Ｒ）データの設定を行う。垂直同期信号ＶＳＹＮＣが入力されたとしてもラインメモリ２ＰＬＭへの格納は他の信号と同様に行う。
【００３８】
液晶パネルへの出力は、次の水平同期信号ＨＳＹＮＣが入力されたときに開始される。なお、このときの複数画素パラメータカウンタＰＣＴＲをチェックし、１の場合は垂直同期信号ＶＳＹＮＣとディスプレイタイミング信号ＤＴＭＧの信号状態をチェックして、次に示した相当するデータを格納する。すなわち、
（ａ）垂直同期信号ＶＳＹＮＣ有り・・・赤（Ｒ）の１／２階調データ
（ｂ）ディスプレイタイミング信号ＤＴＭＧ有り・・・青（Ｂ）の１／２階調データ
（ｃ）ディスプレイタイミング信号ＤＴＭＧ無し・・・緑（Ｇ）の１／２階調データ
なお、（ａ）は独立事象、（ｂ）と（ｃ）は排他事象である。
【００３９】
このとき、何画素分のデータがラインメモリ２ＰＬＭ内にどのように格納されたかをそのアドレス設定で覚えておく。次のライン用として上記のデータ格納処理はそのまま続けられる。
【００４０】
液晶パネルへの出力処理は次の水平同期信号ＨＳＹＮＣの入力後、先程格納したデータをアドレス設定の順に最初から読出し、液晶パネルのドレイン・ドライバにシフトクロックＣＬ２と共に出力する。最初のデータと認識するために、ドレイン・ドライバのライン開始信号ＳＴＨをデータに先立って出力する。格納したデータを全て読み出してドレイン・ドライバに送出した、それ以降は赤（Ｒ）の最大輝度データをドレイン・ドライバに送る。横解像度（水平解像度）分のデータをドレイン・ドライバに出力後、液晶パネルのドレイン線にこのデータを出力するためのクロックＣＬ１をドレイン・ドライバに送る。ゲートシフトクロックＣＬ３は、このライン処理の間の途中で出力する。ライン間引きモードでは、この処理を１ライン送った後、次は停止状態となえる。
【００４１】
ある水平同期信号ＨＳＹＮＣから次の水平同期信号ＨＳＹＮＣの間があまりにも短い場合、例えば液晶パネルのライン処理が完結できないＣＬ１出力がある場合は、ライン切り替え処理を行わず、次のラインデータはそのラインの延長処理とする。
【００４２】
図８は本発明の実施例におけるフレーム開始信号処理を行うための構成を説明するブロック図であり、垂直同期信号ＶＳＹＮＣ検出回路ＶＤＴＲとディスプレイタイミング信号ＤＴＭＧ検出回路ＤＤＴＲおよび選択回路ＳＬＲ２で構成される。また、図９は図８の動作波形図である。液晶パネルへのフレーム開始信号ＦＬＭ出力は、（１）制御信号優先モード、（２）表示優先モード、（３）帰線期間優先モードに応じて次に説明する各パラメータによって決められる。すなわち、（１）制御信号優先モードでは、垂直同期信号検出回路ＶＤＴＲで垂直同期信号ＶＳＹＮＣの入力が検出された次の水平同期信号ＨＳＹＮＣで選択回路ＳＬＲ２がフレーム開始信号ＦＬＭを出力する。
【００４３】
（２）表示優先モードと（３）帰線期間優先モードではディスプレイタイミング信号検出回路（ＤＴＭＧ検出回路）ＤＤＴＲで水平同期信号ＨＳＹＮＣから次の水平同期信号ＨＳＹＮＣの間にディスプレイタイミング信号ＤＴＭＧが無かった場合を垂直帰線期間と判断して、帰線期間優先モードでは２回目の水平同期信号ＨＳＹＮＣのトリガーによる液晶パネルの出力処理開始時にフレーム開始信号ＦＬＭを出力する。一回垂直帰線期間と判断され、この後ディスプレイタイミング信号ＤＴＭＧが入力された場合で表示優先モードのときは、ディスプレイタイミング信号ＤＴＭＧの入力後の次の水平同期信号ＨＳＹＮＣのトリガーによる液晶パネルへの出力開始時にフレーム開始信号ＦＬＭを出力する。
【００４４】
以上説明した本実施例の構成により、制御信号の異常を液晶パネルの画面上で容易に知ることができる。フレーム間で制御信号のタイミングが変化する（異常が発生している）と、表示デバイスの画面上において当該部分の表示が暗くなったり、フラッシングを起こす。これにより、画面のどの部分で制御信号が変化しているかが明確になる。また、ライン間でのタイミング変動も表示デバイスの画面上のライン表示の長さで分かる。なお、本発明の構成では表示できない制御信号異常がある場合（例えば、クロック未入力、水平同期信号ＨＳＹＮＣ異常発生／未入力）は、表示がグチャグチャに乱れたり、液晶パネルの場合はＤＣ成分がかかって残像が発生する。しかし、このような異常は従来のオシロスコープまたはロジックアナライザを用いて簡単に異常の測定をすることができる。
【００４５】
なお、上記の構成を表示制御装置におけるタイミングコントローラの機能の一部として備えるものとして説明したが、この機能をもつ構成を対象とする表示デバイスとは独立の専用表示デバイス（制御信号検査装置）とすることもできる。この場合、前記したように上記の対象とする表示デバイスよりも高解像度の検査用表示デバイスとすることで、全フレームの情報を表示することが可能となる。
【００４６】
また、ラインメモリとしては、上記した入力ポートと出力ポートを有する２ポートメモリ２ＰＬＭに限らず、２個の１ポートメモリを用いてライン毎に交互に使用するように構成することもできる。２個の１ポートメモリを用いる場合は、格納した最後のアドレスを覚えておいて、これを表示デバイスへの出力処理に反映させる。具体的には、ライン開始処理（水平同期信号ＨＳＹＮＣ入力時）に、それまでメモリ書込み処理を行っていた場合は、アドレスカウンタＡＣＴＲの内容を自身のエンドレジスタＥＲＧＲに格納し、アドレスカウンタＡＣＴＲは‘０’（０番地を示す）を格納して、メモリ読出し処理を行う。ライン開始処理時に、それまでメモリ読出し処理を行っていた時は、アドレスカウンタＡＣＴＲを‘０’にしてメモリ書込み処理を行う。
【００４７】
【発明の効果】
以上説明したように、本発明によれば、制御信号である垂直同期信号と水平同期信号およびディスプレイタイミング信号を一定時間遅延させる遅延回路と、遅延させた制御信号を格納するためのパラメータクロック分の容量をもつシフトレジスタを備え、シフトレジスタの出力データを上記デコーダで赤（Ｒ）、緑（Ｇ）、青（Ｂ）データにそれぞれ変換して上記ラインメモリに格納し、これを表示デバイスの画面上に表示する構成としたことで制御信号の異常を表示デバイスの画面上に可視的に表示された内容から容易に知ることができる。
【図面の簡単な説明】
【図１】本発明による制御信号検査回路の概略構成を説明するブロック図である。
【図２】本発明に係る表示デバイスの実施例の構成を液晶パネルを用いた液晶表示装置を例として説明する全体構成のブロック図である。
【図３】図２に示した液晶表示装置を駆動するための制御信号の基本的な水平方向動作タイミング波形図である。
【図４】図２に示した液晶表示装置を駆動するための制御信号の基本的な垂直方向動作タイミング波形図である。
【図５】本発明の表示デバイス用制御信号の検査方法を実現するタイミングコントローラに有する制御信号検査回路の構成例を説明するブロック図である。
【図６】本発明の表示デバイス用制御信号の検査方法を実現するタイミングコントローラに有する制御信号検査回路の構成例を説明する図５と共に示すブロック図である。
【図７】図５および図６に示した本発明の実施例の動作を説明する動作波形図である。
【図８】本発明の実施例におけるフレーム開始信号処理を行うための構成を説明するブロック図である。
【図９】図８の動作波形図である。
【符号の説明】
ＣＳＳ・・・制御信号検査回路、ＰＣＴＲ・・・複数画素カウント手段（カウンタ）、ＤＴ・・・遅延回路、ＤＣＲ・・・デコーダ、デコーダ、ＬＭ・・・ラインメモリ、２ＰＬＭ・・・２ポートラインメモリ、ＡＣＴＲ・・・アドレスカウンタ、ＥＲＧＲ・・・エンドレジスタ、ＳＣＴＲ・・・スタートカウンタ、ＤＳＲ・・・データ制御回路、ＩＣＲ・・・間隔チェック回路、ＨＯＳＴ・・・外部信号源、ＤＳＰ・・・表示デバイス。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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