(57)【要約】【課題】ＤＵＴを所望の動作状態に制御した状態でＤＵＴの誤動作するノイズレベルを的確に測定可能なノイズ試験装置を提供する。【解決手段】被試験デバイスの誤動作を検証するノイズ試験装置であって、パルス発生手段は所定のパルス性ノイズが印加可能なノイズ発生源であり、パターン発生手段は複数Ｍの試験信号を発生してＤＵＴ入力端へ供給し、且つ複数Ｎの期待値パターンを発生するものであり、誤動作検出手段はＤＵＴから出力される複数ＮのＤＵＴ出力信号を受け、パターン発生手段から出力される期待値パターンを受けて、両者の一致比較を所定に行い、不一致を検出した場合に誤動作信号を出力するものであり、過電圧保護手段はパターン発生手段の出力端に対してＤＵＴへ印加されるパルス性ノイズから保護し、誤動作検出手段の入力端に対してＤＵＴへ印加されるパルス性ノイズから保護するものである、ノイズ試験装置。【選択図】        図２
2004309153.tif 000002
【特許請求の範囲】
【請求項１】
被試験デバイス（ＤＵＴ）へ放電ノイズ若しくは過電圧ノイズ若しくは低レベルノイズを印加して、ＤＵＴの誤動作若しくは劣化を検証するノイズ試験装置であって、パルス発生手段とパターン発生手段と誤動作検出手段と過電圧保護手段とを備え、
該パルス発生手段はＤＵＴのＩＣ端子に接続してＤＵＴの正常な回路動作に対して誤動作となる所定のパルス性ノイズが印加可能なノイズ発生源であり、
該パターン発生手段はＤＵＴを所定の動作状態にする複数Ｍの試験信号を発生してＤＵＴ入力端へ供給し、且つＤＵＴ出力端から出力されるＤＵＴ出力信号が正常な出力条件であるか否かの良否判定を行う複数Ｎの期待値パターンを発生して該誤動作検出手段へ供給するものであり、
該誤動作検出手段はＤＵＴから出力される複数ＮのＤＵＴ出力信号を受け、該パターン発生手段から出力される期待値パターンを受けて、両者の一致比較を所定に行い、不一致を検出した場合に誤動作信号を出力するものであり、
該過電圧保護手段は該パターン発生手段の出力端に対してＤＵＴへ印加されるパルス性ノイズから保護し、該誤動作検出手段の入力端に対してＤＵＴへ印加されるパルス性ノイズから保護するものである、
ことを特徴とするノイズ試験装置。
【請求項２】
請求項１記載のノイズ試験装置において、時間積分回路と記録回路とを追加して備え、
該時間積分回路はＤＵＴへ印加したパルス性ノイズを累積した累積印加量を求めるものであって、測定開始から測定終了する迄の所定の測定期間ＭＰにおいて、該パルス性ノイズに対応する信号を受けて所定に累積した累積印加データを記録回路へ供給するものであり、
該記録回路は所定複数測定回数の該累積印加データと該誤動作検出手段からの誤動作信号とを同期した関係で時系列に受けて、該誤動作信号の発生と該累積印加データとの相関関係が評価可能な判定情報若しくは表示情報を生成して出力するものである、ことを特徴とするノイズ試験装置。
【請求項３】
該パルス発生手段は、放電パルス発生部と放電制御スイッチと生成パルス発生部と出力切替スイッチとを備え、
該放電パルス発生部はＩＥＣ６１０００−４−２規格に準拠して放電用の放電コンデンサの放電に基づく放電パルスの発生用であり、
該放電制御スイッチは外部からの制御に基づいて所定のタイミングで該放電用の放電コンデンサに充電した高電圧を放電する放電用リレーであり、
該生成パルス発生部はＤＵＴに対して過電圧な生成パルスを印加し、若しくは所定電圧レベルのノイズ源となる生成パルスを発生する発生源であり、
該出力切替スイッチは該放電パルス発生部からの放電パルスか、該生成パルス発生部からの生成パルスか、の何れかを選択して出力するものである、ことを特徴とする請求項１記載のノイズ試験装置。
【請求項４】
該過電圧保護手段は、複数Ｍの第１過電圧保護回路と複数Ｎの第２過電圧保護回路とを備え、
該第１過電圧保護回路は該パターン発生手段から出力される複数Ｍの試験信号と当該複数Ｍの試験信号を接続するＤＵＴのＩＣ入力端子との間に仲介回路として各々挿入されて、該パルス発生手段から供給されるパルス性ノイズから該パターン発生手段の出力端を保護し、
該第２過電圧保護回路はＤＵＴのＩＣ出力端子と該誤動作検出手段の入力端との間に仲介回路として各々挿入されて、該パルス発生手段から供給されるパルス性ノイズから該誤動作検出手段の入力端を保護する、ことを特徴とする請求項１記載のノイズ試験装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、被試験デバイス（ＤＵＴ）を所望の動作状態に制御した状態でＤＵＴの誤動作するノイズレベル等を的確に測定可能としたノイズ試験装置に関する。
【０００２】
【従来の技術】
【０００３】
【特許文献１】
特開平８−２３３８８７号公報（第１図）
【０００４】
特開平８−２３３８８７号公報では、誤動作の要因となる回路の特定を容易にし、かつその影響の定量化を可能とし、短時間で静電気イミュニティ向上の施策を施すための支援ツールの提供である。
【０００５】
従来の試験装置としては、静電気放電イミュニティ試験を行うＩＥＣ６１０００−４−２規格に対応する試験装置がある。これは静電気放電現象による過大電流や電磁波を印加して機器の耐性を試験するものであり、試験は規定された放電電流特性をもった試験機から放電ガンを介して電子機器や被試験デバイス（ＤＵＴ）に直接あるいは間接に放電することにより試験される。
【０００６】
図１（ａ）は放電試験装置の原理構成図である。この構成要素は静電気パルス発生装置８と、印加ガン９とを備える。前記静電気パルス発生装置８は所望の直流の高電圧のコンデンサによる放電源であって、高電圧電源ＶＳ１と、充電スイッチＳＷ１と、充電抵抗Ｒ１と、放電コンデンサＣ１と、放電抵抗Ｒ２とを備える。
【０００７】
印加ガン９は放電スイッチＳＷ２と、先端が尖った放電電極を備えて、静電気パルス発生装置８からの高電圧ＨＶ１を高電圧ケーブルで受けてＤＵＴに対して気中放電又は接触放電させる。一方の気中放電ではＤＵＴのパッケージ又は端子から所定距離離れた状態でアーク放電させて印加し、他方の接触放電ではＤＵＴの電源ピンを含む全ての信号ピン若しくは注目すべきＩＣピンへ印加する。これにより、ＤＵＴに対して静電気ノイズや放電電流に伴う電磁波ノイズが印加される。尚、図１（ｂ）は放電パルスの波形の一例である。
【０００８】
高電圧電源ＶＳ１は少なくとも２ｋＶ〜１５ｋＶに調整可能な正負の直流電圧である。気中放電の場合には２ｋＶ〜１５ｋＶが適用され、接触放電の場合には２ｋＶ〜８ｋＶが適用される。
放電コンデンサＣ１は放電エネルギーを蓄積するコンデンサである。充電抵抗Ｒ１は例えば３００Ω程度が使用されて、放電ピーク電流を例えば７．５Ａ〜３０Ａ程度に制限する。それでも、ＤＵＴに対しては非常に高エネルギーの静電気放電である。
【０００９】
しかしながら、図１の試験構成によって、静電気を印加する印加ガン９から指定の高電圧をＤＵＴへ接触放電／気中放電させて評価するが、ＤＵＴが誤動作するノイズレベルを測定できるものでは無い。
また、半導体試験装置を適用してＤＵＴへ試験波形を印加したり、ＤＵＴから出力する信号を受けて良否判定しながら、上記放電試験を実施することは、ＤＵＴとインタフェースするドライバ回路やコンパレータ回路等のピンエレクトロニクスの回路側が上記高エネルギーの静電気放電で劣化したりして耐えられないので、実用的に使用することができない。
【００１０】
【発明が解決しようとする課題】
上述説明したように従来技術における放電試験装置は、ＤＵＴが誤動作するノイズレベルを的確に測定できるものでは無い。また、誤動作するノイズレベルその他の評価事項を定量的に評価することは実用的に困難である。
そこで、本発明が解決しようとする課題は、ＤＵＴを所望の動作状態に制御した状態でＤＵＴの誤動作するノイズレベルを的確に測定可能なノイズ試験装置を提供することである。
【００１１】
【課題を解決するための手段】
第１の解決手段を示す。ここで第２図は、本発明に係る解決手段を示している。
上記課題を解決するために、被試験デバイス（ＤＵＴ）へ放電ノイズ若しくは過電圧ノイズ若しくは低レベルノイズを印加して、ＤＵＴの誤動作若しくは劣化を検証するノイズ試験装置であって、パルス発生手段とパターン発生手段と誤動作検出手段と過電圧保護手段とを備え、
上記パルス発生手段（例えばパルス発生器１０）はＤＵＴのＩＣ端子に接続してＤＵＴの正常な回路動作に対して誤動作（若しくは劣化）となる所定の電圧／極性／エネルギー量／パルス幅若しくは任意波形のパルス性ノイズ１０ｐが印加可能なノイズ発生源であり、
上記パターン発生手段（例えばパターン発生器２０）はＤＵＴを所定の動作状態にする複数Ｍ（Ｍは１以上の整数）の試験信号を発生してＤＵＴ入力端へ供給し、且つＤＵＴ出力端から出力されるＤＵＴ出力信号が正常な出力条件（論理及び出力タイミング）であるか否かの良否判定を行う複数Ｎ（Ｎは１以上の整数）の期待値パターンＥＸＰ２を発生して上記誤動作検出手段へ供給するものであり、
上記誤動作検出手段（例えば誤動作検出回路４０）はＤＵＴから出力される複数Ｎ（Ｎは１以上の整数）のＤＵＴ出力信号ＤＯＵＴ３を受け、上記パターン発生手段から出力される期待値パターンＥＸＰ２を受けて、両者の一致比較を所定に行い、不一致を検出した場合に誤動作信号４０ｓを出力するものであり、
上記過電圧保護手段（例えば第１過電圧保護回路３１と第２過電圧保護回路３２）は上記パターン発生手段の出力端に対してＤＵＴへ印加されるパルス性ノイズ１０ｐから保護し、上記誤動作検出手段の入力端に対してＤＵＴへ印加されるパルス性ノイズ１０ｐから保護するものである、
ことを特徴とするノイズ試験装置である。
【００１２】
次に、第２の解決手段を示す。ここで第２図と第８図は、本発明に係る解決手段を示している。
上述ノイズ試験装置において、時間積分回路５０と記録回路６０とを追加して備え、
上記時間積分回路５０はＤＵＴへ印加したパルス性ノイズ１０ｐを累積した累積印加量（積分量若しくはエネルギーに相当する値、若しくは発生量）を求めるものであって、測定開始から測定終了する迄の所定の測定期間ＭＰにおいて、上記パルス性ノイズに対応する信号（例えば積分データ８０ｓ）を受けて所定に累積した累積印加データ５０ｓを記録回路６０へ供給するものであり、
上記記録回路６０は所定複数測定回数の上記累積印加データ５０ｓと上記誤動作検出手段からの誤動作信号４０ｓとを同期した関係で時系列に受けて、上記誤動作信号４０ｓの発生と上記累積印加データ５０ｓとの相関関係が評価可能な判定情報若しくは表示情報を生成して出力するものである、ことを特徴とするノイズ試験装置がある。
【００１３】
次に、第３の解決手段を示す。ここで第３図は、本発明に係る解決手段を示している。
上述パルス発生手段（例えばパルス発生器１０）の一態様は、放電パルス発生部７と放電制御スイッチＳＷ５と生成パルス発生部１４と出力切替スイッチＳＷ６とを備え、
上記放電パルス発生部７はＩＥＣ６１０００−４−２規格に準拠して放電用の放電コンデンサＣ１の放電に基づく放電パルス７ｐの発生用であり、
上記放電制御スイッチＳＷ５は外部からの制御に基づいて所定のタイミングで上記放電用の放電コンデンサＣ１に充電した高電圧ＨＶ１を放電する放電用リレーであり、
上記生成パルス発生部１４はＤＵＴに対して過電圧な生成パルスを印加し、若しくは所定電圧レベルのノイズ源となる生成パルスを発生する発生源であり、
上記出力切替スイッチＳＷ６は上記放電パルス発生部７からの放電パルス７ｐか、上記生成パルス発生部１４からの生成パルスか、の何れかを選択して出力するものである、ことを特徴とする上述ノイズ試験装置がある。
【００１４】
次に、第４の解決手段を示す。ここで第３図は、本発明に係る解決手段を示している。
上述パルス発生手段の一態様は、放電パルス発生部７を備え、
上記放電パルス発生部７はＩＥＣ６１０００−４−２規格に準拠して放電用の放電コンデンサＣ１の放電に基づき放電パルス７ｐを発生するものである、ことを特徴とする上述ノイズ試験装置がある。
【００１５】
次に、第５の解決手段を示す。ここで第３図と第９図は、本発明に係る解決手段を示している。
上述パルス発生手段の一態様は、生成パルス発生部１４を備え、
上記生成パルス発生部１４はＤＵＴに対して過電圧な生成パルスを印加し、若しくは所定電圧レベルのノイズ源となる所定電圧／所定極性／所定パルス幅の生成パルスを発生する発生源である、ことを特徴とする上述ノイズ試験装置がある。
【００１６】
次に、第６の解決手段を示す。
上述パルス発生手段（例えばパルス発生器１０）を複数チャンネル備え、若しくは上述放電パルス発生部７を複数チャンネル備え、若しくは上述生成パルス発生部１４を複数チャンネル備える、ことを特徴とするノイズ試験装置がある。
【００１７】
次に、第７の解決手段を示す。ここで第４図（ｂ）は、本発明に係る解決手段を示している。
上述パルス発生手段の出力部に対して、ＤＵＴのＩＣ端子へ印加する上記パルス性ノイズ１０ｐの電流量を制限する、外部から切り替え制御可能な所定複数の電流制限条件の異なる電流制限抵抗Ｒ７１〜Ｒ７ｎを備える、ことを特徴とするノイズ試験装置がある。
【００１８】
次に、第８の解決手段を示す。ここで第２図（ａ）は、本発明に係る解決手段を示している。
上述パターン発生手段（例えばパターン発生器２０と複数ＭのドライバＤＲ）の一態様は、プログラム可能なパターンメモリ（図示なし）を備えて所定周期のクロックＣＬＫに基づいて、複数Ｍの試験パターンを発生し、当該パターン発生手段に備える複数ＭのドライバＤＲを介してＤＵＴの入力端へ試験信号を供給し、
且つ良否判定を行う複数Ｎの期待値パターンＥＸＰ２と１つの比較イネーブル信号ＣＰＥを発生して上記誤動作検出手段へ供給するものである、ことを特徴とする上述ノイズ試験装置がある。
【００１９】
次に、第９の解決手段を示す。ここで第４図（ａ）は、本発明に係る解決手段を示している。
上述誤動作検出手段（例えば誤動作検出回路４０）の一態様としては、ＤＵＴから出力される複数ＮのＤＵＴ出力信号ＤＯＵＴ３を受け、上記パターン発生手段から出力される期待値パターンＥＸＰ２を受けて、上記パターン発生手段から出力される比較イネーブル信号ＣＰＥが有効な都度、両信号の一致比較を行い、不一致が検出された場合に誤動作信号４０ｓを出力する、ことを特徴とする上述ノイズ試験装置がある。
【００２０】
次に、第１０の解決手段を示す。ここで第２図（ｂ）（ｃ）は、本発明に係る解決手段を示している。
上述過電圧保護手段の一態様は、複数Ｍの第１過電圧保護回路３１と複数Ｎの第２過電圧保護回路３２とを備え、
上記第１過電圧保護回路３１（例えば直列抵抗Ｒ５とクランプダイオードＤ１、Ｄ２と正電源＋Ｖ、負電源ーＶとバイパスコンデンサ）は上記パターン発生手段から出力される複数Ｍの試験信号と当該複数Ｍの試験信号を接続するＤＵＴのＩＣ入力端子との間に仲介回路として各々挿入されて、上記パルス発生手段から供給されるパルス性ノイズ１０ｐから上記パターン発生手段の出力端（即ちドライバＤＲ出力端）を保護し、
上記第２過電圧保護回路３２（例えば直列抵抗Ｒ６とクランプダイオードＤ３、Ｄ４と正電源＋Ｖ、負電源ーＶとバイパスコンデンサ）はＤＵＴのＩＣ出力端子と上記誤動作検出手段の入力端との間に仲介回路として各々挿入されて、上記パルス発生手段から供給されるパルス性ノイズ１０ｐから上記誤動作検出手段の入力端を保護する、ことを特徴とする上述ノイズ試験装置がある。
【００２１】
次に、第１１の解決手段を示す。ここで第７図は、本発明に係る解決手段を示している。
ＤＵＴへ印加する上記試験信号と同期した関係で上記パルス性ノイズ１０ｐが発生できるように、プログラム可能な試験パターンである起動信号２２ｓを上記パターン発生手段に追加して備える、ことを特徴とする上述ノイズ試験装置がある。
【００２２】
尚、本願発明手段は、所望により、上記解決手段における各要素手段を適宜組み合わせて、実用可能な他の構成手段としても良い。また、上記各要素に付与されている符号は、発明の実施の形態等に示されている符号に対応するものの、これに限定するものではなく、実用可能な他の均等物を適用した構成手段としても良い。
【００２３】
【発明の実施の形態】
以下に本発明を適用した実施の形態の一例を図面を参照しながら説明する。また、以下の実施の形態の説明内容によって特許請求の範囲を限定するものではないし、更に、実施の形態で説明されている要素や接続関係等が解決手段に必須であるとは限らない。更に、実施の形態で説明されている要素や接続関係等の形容／形態は、一例でありその形容／形態内容のみに限定するものではない。
【００２４】
本発明について、図２〜図８を参照して以下に説明する。尚、従来構成に対応する要素は同一符号を付し、また必要がない限り同一符合の要素は説明を省略する。
【００２５】
図２（ａ）は本発明のノイズ試験装置のブロック構成図の一例である。この構成要素はパルス発生器１０と、パターン発生器２０と、複数ＭのドライバＤＲと、複数Ｍの第１過電圧保護回路３１と、複数Ｎの第２過電圧保護回路３２と、誤動作検出回路４０と、時間積分回路５０と、記録回路６０と、制御ＣＰＵ９０とを備える。ここで、ＤＵＴへの印加方法は、ＤＵＴのＩＣ入力端子／出力端子へ接触させる接触用プローブにより、試験対象のＩＣ端子を順次手動で、変更しながら全てのＩＣピン、若しくは注目するＩＣピンを試験する場合とする。
【００２６】
パルス発生器１０は、所望条件のパルス性ノイズ１０ｐを印加するものであって、制御ＣＰＵ９０からの試験条件制御信号１２ｓに基づいて、所望条件のパルス性ノイズ１０ｐを発生し、接触用プローブ（図示なし）から目的のＤＵＴのＩＣ端子へ電気的に接触させて印加する。
図３はパルス発生器１０の内部原理構成の一例である。この構成要素は放電パルス発生部７と、出力切替スイッチＳＷ６と、生成パルス発生部１４と、パルス発生制御部１６と、積分回路８０とを備える。
ここで、パルス性ノイズ１０ｐは２種類あって、第１に放電パルス発生部７から発生するＩＥＣ６１０００−４−２規格に対応するコンデンサの放電による放電パルス７ｐであり、第２に生成パルス発生部１４から任意パルス幅に生成して発生する過電圧ノイズ１４ｐである。
【００２７】
放電パルス発生部７はＩＥＣ６１０００−４−２規格に対応するコンデンサの放電による放電パルス７ｐの発生用であって、高電圧発生部８ａと放電制御スイッチＳＷ５とを備える。高電圧発生部８ａはコンデンサによる±２ｋＶ〜７．５ｋＶ程度の直流高電圧の放電ノイズ発生源であって、図１に示す静電気パルス発生装置８と同様である。但し、高電圧電源ＶＳ１はパルス発生制御部１６からの第１制御信号１６ｓ１に基づいて制御された正／負何れかの所望の高電圧を発生できる。
放電制御スイッチＳＷ５は所望のタイミングで放電コンデンサＣ１に充電した高電圧ＨＶ１を放電する外部から制御可能な耐久性のあるリレーであり、瞬間的に数十アンペア程度の放電電流が通電可能なスイッチ、例えば高電圧用の水銀リレーを適用する。これはパルス発生制御部１６からの第２制御信号１６ｓ２に基づいて所望タイミングで開閉制御できる。
【００２８】
生成パルス発生部１４は任意パルス幅に生成して発生する低い過電圧の矩形パルスの過電圧ノイズ１４ｐの発生用であって、例えば０〜±数十Ｖ程度の当該ＤＵＴに対して過電圧若しくはノイズ源となり得るパルス電圧を発生するものであり、原理構成要素は低電圧電源ＶＳ２と、発生制御スイッチＳＷ７と、電流制限抵抗Ｒ７とを備える。
低電圧電源ＶＳ２はパルス発生制御部１６からの第３制御信号１６ｓ３に基づいて所望の正／負何れかの過電圧又は高電圧を発生できる。
発生制御スイッチＳＷ７は出力する生成パルスＳＷ７ｐのパルス幅が例えば数百ナノ秒〜数十ミリ秒程度で高速にＯＮ／ＯＦＦ動作が可能な半導体スイッチであって、パルス発生制御部１６からの第４制御信号１６ｓ４に基づいて所望の繰り返し周期（若しくはランダム周期）で、所望のパルス幅期間となるように、低電圧電源ＶＳ２からの電圧を受けてスイッチをＯＮ／ＯＦＦ制御して得られる生成パルスＳＷ７ｐを電流制限抵抗Ｒ７へ供給する。
電流制限抵抗Ｒ７はＤＵＴへ印加する最大電流値を制限する為の抵抗である。これにより、ＤＵＴのＩＣピンへ任意の電圧、任意パルス幅のパルス性ノイズを重畳させて試験実施することができる。
【００２９】
パルス発生制御部１６は、外部から試験条件制御信号１２ｓを受けて、上記各部へ第１制御信号１６ｓ１、第２制御信号１６ｓ２、第３制御信号１６ｓ３、第４制御信号１６ｓ４、第５制御信号１６ｓ５を供給する。また、発生するパルス性ノイズ１０ｐの発生周期は一定周期、ランダム周期、又は試験条件制御信号１２ｓを受けた都度、等任意の条件で間欠的／連続的に発生発生可能である。
【００３０】
出力切替スイッチＳＷ６は２入力１出力型の切替スイッチであって、パルス発生制御部１６からの第５制御信号１６ｓ５に基づいて、放電パルス発生手段からの放電パルス７ｐを出力するか、生成パルス発生手段からの過電圧ノイズ１４ｐを出力するかの何れかに切り替えてパルス性ノイズ１０ｐとして出力する。
【００３１】
積分回路８０は発生するパルス性ノイズ１０ｐを積分して量子化したデータを出力するものであって、図５（ａ）に積分回路８０の内部構成例を示す。これは、図５（ｂ）の積分電圧の推移を示すように、上記間欠的／連続的に発生するパルス性ノイズ１０ｐの電圧を受けて、ＲＣ回路（又はＲＣ回路と演算増幅器）で積分し、積分した直流電圧をＡＤ変換器８４で量子化変換した結果の積分データ８０ｓを時間積分回路５０へ供給する。これにより、ＤＵＴへ印加するエネルギー量に相当するデータが取得できる。
【００３２】
図２（ａ）に戻り、パターン発生器２０はパターンメモリ（図示なし）を備えてクロックＣＬＫに基づいてプログラム可能な任意のパターンデータを発生するものである。即ち第１に、ＤＵＴへ複数Ｍの所望の試験パターンＰＡＴ１を印加するものであり、且つ第２に、ＤＵＴ出力信号が正常な出力論理及び出力タイミングであるかの良否判定を行う複数Ｎの期待値パターンＥＸＰ２と１本の比較イネーブル信号ＣＰＥを発生するものである。
【００３３】
ドライバＤＲは上記試験パターンＰＡＴ１を受けて所定の振幅に変換した後、第１過電圧保護回路３１へ供給する。
複数Ｍの第１過電圧保護回路３１はドライバＤＲの出力端を高電圧のパルス性ノイズ１０ｐから保護する仲介回路であり、仲介した後のＭ本のＤＵＴ印加信号ＰＡＴ１ｂをＤＵＴの入力端子等へ供給する。
図２（ｂ）に第１過電圧保護回路３１の内部構成例を示す。この構成例では、直列抵抗Ｒ５とクランプダイオードＤ１、Ｄ２と正電源＋Ｖ、負電源ーＶとバイパスコンデンサとを備える。直列抵抗Ｒ５はＤＵＴへ印加されるＤＵＴ印加信号ＰＡＴ１ｂが支障とならない範囲の抵抗値で、且つドライバＤＲが保護可能な範囲の抵抗値、例えば数十Ωから数百Ωを適用する。正電源＋Ｖと負電源ーＶは、直列抵抗Ｒ５とクランプダイオードＤ１、Ｄ２を介して流れる電流が吸収可能な電源電圧を設定して適用する。且つ、容量の大きな高周波用のバイパスコンデンサ（例えばセラミックコンデンサ）を備えて十分に低い電源インピーダンスにしておく。
【００３４】
複数Ｎの第２過電圧保護回路３２は、上記第１過電圧保護回路３１と同様に、誤動作検出回路４０の入力端を高電圧のパルス性ノイズ１０ｐから保護するものであって、図２（ｃ）に内部構成例を示す。
【００３５】
誤動作検出回路４０は、ＤＵＴから出力されるＮ本のＤＵＴ出力信号ＤＯＵＴ３を受け、パターン発生器２０からの期待値パターンＥＸＰ２を受けて、比較イネーブル信号ＣＰＥが有効なときにクロックＣＬＫ単位に両者の一致比較を行い、不一致の場合には誤動作信号４０ｓを出力するものである。
図４（ａ）は誤動作検出回路の内部原理構成の一例である。この構成要素はＮ個のコンパレータＣＰ４２と、しきい値電圧源ＳＶ４１と、フリップ・フロップ４３、４７と、Ｎ個の一致比較器４４と、ＯＲゲート４５と、ＡＮＤゲート４６とを備える。
Ｎ個の各コンパレータＣＰ４２は第２過電圧保護回路３２を介してＮ本のＤＵＴ出力信号ＤＯＵＴ３を受けてしきい値電圧源ＳＶ４１に基づくスレッショルド・レベルで論理信号に変換する。前記で変換した論理信号は、各々フリップ・フロップ４３によりクロックＣＬＫでリタイミングしたリタイミング信号４３ｓを一致比較器４４へ供給する。
Ｎ個の一致比較器４４は上記Ｎ本のリタイミング信号４３ｓを受け、Ｎ本の期待値パターンＥＸＰ２を受けて、対応する両論理信号間の一致比較を行い、不一致となった場合に不一致信号４４ｓをＯＲゲート４５へ供給する。Ｎ入力型のＯＲゲート４５は前記Ｎ本の不一致信号４４ｓを受けて何れかが不一致であれば不一致検出信号４５ｓを出力する。
ＡＮＤゲート４６は比較イネーブル信号ＣＰＥが有効なときにおいて、上記不一致検出信号４５ｓが検出されたときに誤動作検出信号４６ｓとして出力する。これをフリップ・フロップ４７が受けてリタイミングした結果の誤動作信号４０ｓを記録回路６０へ供給する。
【００３６】
図２（ａ）に戻り、時間積分回路５０は、ＤＵＴへ印加したパルス性ノイズ１０ｐの総エネルギー量（相当値）を求めるものであって、測定開始から測定終了する迄の所定の測定期間ＭＰにおいて、上記パルス発生器１０から受ける積分データ８０ｓを累積加算、若しくは積分データ８０ｓを２乗した値を累積加算する。前記加算処理で得られた累積印加データ５０ｓは記録回路６０へ供給する。
ここで、測定期間ＭＰとしては試験目的やＤＵＴによって多様であるが、例えば数秒、数分、数時間の測定時間である。また、ＤＵＴを統計的に評価する場合には、前記測定期間ＭＰを測定単位として所望複数回の測定が行われて、平均化処理したものを累積印加データ５０ｓとして出力することもできる。
【００３７】
記録回路６０は、誤動作検出回路４０からの誤動作信号４０ｓと、時間積分回路５０からの累積印加データ５０ｓと、制御ＣＰＵ９０からの印加条件情報９５ｓとを受けて、図８に示すように、相関関係が把握できる判定情報形態、若しくは画面表示形態にデータ処理して出力するものである。また、処理結果の表示出力等を行うこともできる。
図８（ａ）に示す推移グラフは、横軸が印加総エネルギー量（相当値）であり、縦軸が誤動作回数の場合である。この中で、図８Ａの推移グラフでは一度も誤動作しない場合であり、図８Ｂ、Ｃの推移グラフは印加総エネルギー量を大きくしていくと、誤動作回数が増加してくることを示している。この結果、印加するパルス性ノイズとＤＵＴの誤動作との相関関係が定量的に評価できる。
また図８（ｂ）に示す推移グラフは、横軸が測定期間ＭＰの単位とした経時であり、縦軸が誤動作回数の場合である。この中で、図８Ｄの推移グラフはＤＵＴがＥ地点で劣化又は破損した場合であり、Ｅ地点以降で急激に誤動作回数が増加している様子を示している。図８Ｆの推移グラフは印加するパルス性ノイズによりＤＵＴが除々に劣化していく様子を示している。図８Ｇ，Ｈの推移グラフはランダムな誤動作が発生している様子を示している。この結果、印加するパルス性ノイズとＤＵＴの誤動作との相関関係が定量的に評価できる。
【００３８】
制御ＣＰＵ９０は、測定系の全体を制御する制御用のコンピュータであって、上述した測定動作が行われるように、上記試験条件制御信号１２ｓを含む印加条件情報９５ｓに基づいて、各構成要素の動作条件／試験条件を設定制御して、測定の開始／停止、及び累積印加データ５０ｓの記録、測定結果の表示等の測定系全体を制御するものである。
【００３９】
上述した図２の構成によれば、パルス性ノイズのエネルギーレベルとノイズ発生頻度とＤＵＴの誤動作との相関関係が定量的に的確に評価できる大きな利点が得られる。また、ＤＵＴのＩＣピンへ任意の電圧、任意パルス幅のパルス性ノイズを重畳させて試験実施することができる。従って、ＤＵＴが誤動作しない範囲で動作可能な最大エネルギーレベル若しくはノイズ発生頻度を推定することが可能となる。また、ＤＵＴが劣化しない範囲で耐え得る最大エネルギーレベルを推定することも可能となる。また、ＤＵＴが劣化若しくは劣化破損に至る最大エネルギーレベル若しくはノイズ発生頻度を推定することもできる。
【００４０】
尚、本発明の技術的思想は、上述実施の形態の具体構成例、接続形態例に限定されるものではない。更に、本発明の技術的思想に基づき、上述実施の形態を適宜変形して広汎に応用してもよい。
例えば、上述図３に示すパルス発生器１０の内部構成例では、放電パルス発生部７と生成パルス発生部１４との２系統を備える具体構成例で説明したが、所望により何れか一方の発生部を備える内部構成としても良い。
【００４１】
また、図２（ａ）の構成では１チャンネルのパルス発生器１０を備える構成例で説明したが、所望の複数チャンネルのパルス発生器１０を備えて、同時にＤＵＴへ複数チャンネルのパルス性ノイズ１０ｐを印加できるように構成しても良い。
【００４２】
また、図３に示す生成パルス発生部１４に備える電流制限抵抗Ｒ７は単一抵抗を適用する具体構成例で説明したが、図４（ｂ）に示すように、複数個の電流制限抵抗Ｒ７１〜Ｒ７ｎとレンジ切替スイッチ７０を備えて、ＤＵＴの品種に対応して多様な電流制限が可能なように構成しても良い。
【００４３】
また、図７のパルス発生器１０の他の構成例に示すように、パターン発生器２０からプログラム可能な試験パターンである起動信号２２ｓを追加する構成としても良い。パルス発生制御部１６は前記起動信号２２ｓを受けて、試験パターンと同期した関係で第２制御信号１６ｓ２又は第４制御信号１６ｓ４を発生する。この場合には、試験パターンＰＡＴ１に同期した所望のタイミングで起動信号２２ｓを発生できるからして、試験パターンと同期した関係でパルス性ノイズ１０ｐを発生できる利点が得られる結果、ＤＵＴへ印加するパルス性ノイズ１０ｐと同期した関係で、ＤＵＴの誤動作の発生タイミングを把握できる利点が得られる。従って、再現性の良い試験することが可能となる。
【００４４】
また、図６（ａ）のパルス発生器１０の更に他の構成例に示すように、パルス発生制御部１６においてノイズ印加信号１６ｓ６を追加し、発生頻度計数部１７を追加し、記録回路６０において発生回数記録部６５を追加する構成例がある。パルス発生制御部１６から出力するノイズ印加信号１６ｓ６は図６（ｂ）のタイミング図に示すように、ＤＵＴへ印加するパルス性ノイズ１０ｐと同期した関係で発生して発生頻度計数部１７へ供給する。発生頻度計数部１７ではノイズ印加信号１６ｓ６を受けて、測定期間毎の発生回数を計数して得た頻度データ１１ｓを発生回数記録部６５へ供給する。発生回数記録部６５ではこれを受けて、他の情報と共に記録する。これによれば、ＤＵＴへ印加するパルス性ノイズ１０ｐの発生頻度とＤＵＴの誤動作との相関関係についても、より的確に把握できる。
【００４５】
また、図９に生成パルス発生部１４の他の構成例を示す。これは多様な波形のパルス性ノイズを発生する一例であって、発生波形制御部９１の制御に基づいて、メモリ９２へ複数種類の波形種類となるコードデータ群を予め格納しておき、この中から指定した波形種類を所望の読出し周期（例えば数十ナノ秒〜数μ秒）で順次読み出してＤＡ変換器９３でアナログ波形に変換し、高速アンプ９６で電力増幅した後、所望の電流制限抵抗Ｒ７（図４（ｂ）参照）を介して過電圧ノイズ１４ｐとして発生出力するものである。ここで、前記高速アンプ９６は出力のＯＮ／ＯＦＦ制御が可能な高速アンプとしても良い。この構成例の場合には、多様な波形のパルス性ノイズをＤＵＴへ印加することができる。
【００４６】
また、上述構成要素に対して実用的に適用可能な部位に対しては、ハードウエアロジックに基づいて実現する構成手段としても良いし、ソフトウエア若しくはマイクロプログラムとハードウエアロジックの両方に基づいて実現する構成手段としても良いし、ソフトウエアに基づいて実現する構成手段としても良い。
【００４７】
【発明の効果】
本発明は、上述の説明内容からして、下記に記載される効果を奏する。
上述説明したように本発明によれば、パルス性ノイズのエネルギーレベルとノイズ発生頻度とＤＵＴの誤動作との相関関係が定量的に的確に評価できる大きな利点が得られる。また、ＤＵＴのＩＣピンへ任意の電圧、任意パルス幅のパルス性ノイズを重畳させて試験実施することができる。従って、ＤＵＴが誤動作しない範囲で動作可能な最大エネルギーレベル若しくはノイズ発生頻度を推定することが可能となる。また、ＤＵＴが劣化しない範囲で耐え得る最大エネルギーレベルを推定することが可能となる。また、ＤＵＴが劣化若しくは劣化破損に至る最大エネルギーレベル若しくはノイズ発生頻度を推定することもできる。
また、図７のパルス発生器１０の他の構成例の場合には、試験パターンと同期した関係でパルス性ノイズ１０ｐを発生できる利点が得られる結果、ＤＵＴへ印加するパルス性ノイズ１０ｐと同期した関係で、ＤＵＴの誤動作の発生タイミングを把握できる利点が得られる。従って、再現性の良い試験することが可能となる。
また、図６（ａ）のパルス発生器１０の更に他の構成例の場合には、ＤＵＴへ印加するパルス性ノイズ１０ｐの発生頻度とＤＵＴの誤動作との相関関係がより的確に把握できる。
これらからして、本発明の技術的効果は大であり、産業上の経済効果も大である。
【図面の簡単な説明】
【図１】従来の、放電試験装置の原理構成図と、放電パルスの波形例である。
【図２】本発明の、ノイズ試験装置のブロック構成図の一例と、過電圧保護回路の内部構成例である。
【図３】本発明の、パルス発生器１０の内部原理構成の一例である。
【図４】本発明の、誤動作検出回路の内部原理構成の一例と、複数の電流制限抵抗を備える構成例である。
【図５】本発明の、積分回路８０の内部構成例と、積分電圧の推移を示す図である。
【図６】本発明の、パルス発生器１０の更に他の構成例と、ノイズ印加信号のタイミング図である。
【図７】本発明の、パルス発生器１０の他の構成例である。
【図８】本発明の、誤動作回数の推移を示す２種類の推移グラフである。
【図９】本発明の、生成パルス発生部１４の他の構成例である。
【符号の説明】
Ｃ１            放電コンデンサ
Ｄ１，Ｄ２    クランプダイオード
Ｒ１            充電抵抗
ＶＳ１        高電圧電源
Ｒ２            放電抵抗
ＳＷ２        放電スイッチ
ＶＳ２        低電圧電源
Ｒ５            直列抵抗
ＳＷ５        放電制御スイッチ
ＳＷ６        出力切替スイッチ
７                放電パルス発生部
Ｒ７，Ｒ７１〜Ｒ７ｎ    電流制限抵抗
ＳＷ７        発生制御スイッチ
８                静電気パルス発生装置
８ａ            高電圧発生部
９                印加ガン
１０            パルス発生器
１４            生成パルス発生部
１６            パルス発生制御部
１７            発生頻度計数部
２０            パターン発生器
３１，３２    過電圧保護回路
４０            誤動作検出回路
ＳＶ４１    しきい値電圧源
ＣＰ４２    コンパレータ
４３，４７    フリップ・フロップ
４４            一致比較器
４５            ＯＲゲート
４６            ＡＮＤゲート
５０            時間積分回路
６０            記録回路
６５            発生回数記録部
７０            レンジ切替スイッチ
８０            積分回路
８４            ＡＤ変換器
９０            制御ＣＰＵ
ＤＲ            ドライバ
ＤＵＴ        被試験デバイス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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