(57)【要約】【課題】逆狭チャネル効果を効果的に抑制することが可能なＳＴＩ構造の半導体装置及びその製造方法を得る。【解決手段】シリコン基板１の上層部に形成されたトレンチ１０に埋め込まれて分離絶縁膜２が形成され、分離絶縁膜２によりシリコン基板１の上層部がＭＯＳＦＥＴ形成領域として規定される。シリコン基板１におけるトレンチ１０の側壁に沿ってＳｉＧｅ層４が薄く形成され、このＳｉＧｅ層４内（トレンチ１０側）にＢ含有ＳｉＧｅ層５が形成される。【選択図】        図１
2004327493.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の表面から所定の深さで選択的に形成されるトレンチと、
前記トレンチ内に埋め込まれて形成される分離絶縁膜とを備え、前記分離絶縁膜により分離された前記半導体基板の上層部が絶縁ゲート型の所定のトランジスタのトランジスタ形成領域として規定され、
前記トレンチ側面に沿って前記トランジスタ形成領域に形成される第１の半導体層と、
前記第１の半導体層内の前記トレンチ側面側に形成される第２の半導体層とをさらに備え、
前記第２の半導体層は前記所定のトランジスタのチャネル領域と同一の導電型の所定の不純物を含み、前記第１の半導体層は熱処理に伴う前記所定の不純物の拡散を抑制する性質を有することを特徴とする、
半導体装置。
【請求項２】
請求項１記載の半導体装置であって、
前記第１の半導体層はＳｉＧｅ層を含み、
前記所定の不純物はＢ（ボロン）を含み、
前記第２の半導体層はＢを含有したＳｉＧｅ層であるＢ含有ＳｉＧｅ層を含む、
半導体装置。
【請求項３】
請求項１記載の半導体装置であって、
前記第１の半導体層はＳｉＧｅ層を含み、
前記所定の不純物はＩｎ（インジウム）を含み、
前記第２の半導体層はＩｎを含有したＳｉＧｅ層であるＩｎ含有ＳｉＧｅ層を含む、半導体装置。
【請求項４】
（ａ）  半導体基板の表面から所定の深さで選択的にトレンチを形成するステップと、
（ｂ）  前記半導体基板の前記トレンチ側面から第１の不純物を注入し、第１の不純物注入領域を前記半導体基板の前記トレンチ側面に沿って形成するステップと、
（ｃ）  前記半導体基板の前記トレンチ側面から第２の不純物を注入し、前記第１の不純物注入領域内に収まるように第２の不純物注入領域を形成するステップと、
（ｄ）  前記ステップ（ｂ）  ，（ｃ）  後に熱処理を行い、前記第１及び第２の不純物領域内の前記第１及び第２の不純物を拡散させることにより、前記トレンチ側面に沿って前記半導体基板に第１及び第２の半導体層を得るステップと、
（ｅ）  前記トレンチ内に分離絶縁膜を形成するステップとを備え、前記分離絶縁膜により分離された前記半導体基板の上層部が絶縁ゲート型の所定のトランジスタのトランジスタ形成領域として規定され、
（ｆ）  前記トランジスタ形成領域に前記所定のトランジスタを形成するステップをさらに備え、
前記第２の不純物は、前記所定のトランジスタのチャネル領域と同一の導電型の不純物を含み、前記第１の半導体層は前記第２の不純物の拡散を抑制する性質を有することを特徴とする、
半導体装置の製造方法。
【請求項５】
（ａ）  半導体基板の表面から所定の深さで選択的にトレンチを形成するステップと、
（ｂ）  前記半導体基板の前記トレンチ側面から第１の不純物を注入し、前記第１の不純物注入領域を前記半導体基板の前記トレンチ側面に沿って形成するステップと、
（ｃ）  前記ステップ（ｂ）  後に熱処理を行い、前記第１の不純物領域内の前記第１の不純物を拡散させることにより、前記トレンチ側面の前記半導体基板に第１の半導体層を得るステップと、
（ｄ）  前記半導体基板の前記トレンチ側面に第２の不純物を注入し、第２の不純物注入領域を前記第１の半導体層内に収まるように形成するステップと、
（ｅ）  前記ステップ（ｄ）  後に熱処理を行い、前記第２の不純物領域内の前記第２の不純物を拡散させることにより、前記第１の半導体層内に第２の半導体層を得るステップと、
（ｆ）  前記トレンチ内に分離絶縁膜を形成するステップとを備え、前記分離絶縁膜により分離された前記半導体基板の上層部が絶縁ゲート型の所定のトランジスタのトランジスタ形成領域として規定され、
（ｇ）  前記トランジスタ形成領域に前記所定のトランジスタを形成するステップをさらに備え、
前記第２の不純物は、前記所定のトランジスタのチャネル領域と同一の導電型の不純物を含み、前記第１の半導体層は前記第２の不純物の拡散を抑制する性質を有することを特徴とする、
半導体装置の製造方法。
【請求項６】
請求項４あるいは請求項５記載の半導体装置の製造方法であって、
前記半導体基板はシリコン基板を含み、
前記第１の不純物はＧｅ（ゲルマニウム）を含み、
前記第２の不純物はＢを含み、
前記第１の半導体層はＳｉＧｅ層を含み、
前記第２の半導体層はＢを含有したＳｉＧｅ層であるＢ含有ＳｉＧｅ層を含む、
半導体装置の製造方法。
【請求項７】
請求項４あるいは請求項５記載の半導体装置の製造方法であって、
前記半導体基板はシリコン基板を含み、
前記第１の不純物はＧｅを含み、
前記第２の不純物はＩｎを含み、
前記第１の半導体層はＳｉＧｅ層を含み、
前記第２の半導体層はＩｎを含有したＳｉＧｅ層であるＩｎ含有ＳｉＧｅ層を含む、半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明はシャロートレンチ分離（ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ））により半導体素子が素子分離された半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
ＳＴＩにより素子分離されたＭＯＳＦＥＴにおいては、製造プロセスにおけるイオン注入処理工程あるいは熱処理工程によって生じるチャネル領域端部におけるチャネル不純物の損失や、最終的な分離形状に起因するゲート電極からのフリンジ電解によってチャネル領域端部の閾値電圧が低下し、チャネル幅の減少に対して閾値電圧が低下していく逆狭チャネル効果が観測されることがある。
【０００３】
この逆狭チャネル効果を抑制するために、分離形状の最適化やイオン注入条件あるいは熱処理条件の最適化が行われている。さらに、逆狭チャネル効果を抑制するために、分離トレンチ形成後、絶縁膜で埋め込む工程の前段階において、活性領域側壁（トレンチ側壁でもある）にチャネル不純物と同導電型の不純物イオンを注入する、いわゆる側壁注入が提案されている。なお、側壁注入に関して例えば特許文献１に開示されている。
【０００４】
【特許文献１】
特開平１０−４１３７号公報
【０００５】
【発明が解決しようとする課題】
側壁注入において、Ｎ型のＭＯＳＦＥＴのチャネルドーパントには一般に拡散係数の大きいＢ（ボロン）が用いられており、Ｂを側壁注入に用いた場合には、その後の分離あるいはＭＯＳＦＥＴ形成のための熱処理工程において、Ｂが拡散して局所濃度が低下し、効果的に逆狭チャネル効果を抑制できないという問題点があった。また、Ｂの代わりにＩｎを用いることも考えられるが、Ｉｎの拡散係数はＢの数分の１程度にすぎず、高温の熱処理工程が実行されるとＢと同様な問題点が生じてしまう。
【０００６】
この発明は上記問題点を解決するためになされたもので、絶縁ゲート型トランジスタの逆狭チャネル効果を効果的に抑制することが可能なＳＴＩ構造の半導体装置及びその製造方法を得ることを目的とする。
【０００７】
【課題を解決するための手段】
この発明に係る請求項１記載の半導体装置は、半導体基板と、前記半導体基板の表面から所定の深さで選択的に形成されるトレンチと、前記トレンチ内に埋め込まれて形成される分離絶縁膜とを備え、前記分離絶縁膜により分離された前記半導体基板の上層部が絶縁ゲート型の所定のトランジスタのトランジスタ形成領域として規定され、前記トレンチ側面に沿って前記トランジスタ形成領域に形成される第１の半導体層と、前記第１の半導体層内の前記トレンチ側面側に形成される第２の半導体層とをさらに備え、前記第２の半導体層は前記所定のトランジスタのチャネル領域と同一の導電型の所定の不純物を含み、前記第１の半導体層は熱処理に伴う前記所定の不純物の拡散を抑制する性質を有している。
半導体装置。
【０００８】
この発明に係る請求項４記載の半導体装置の製造方法は、（ａ）半導体基板の表面から所定の深さで選択的にトレンチを形成するステップと、（ｂ）前記半導体基板の前記トレンチ側面から第１の不純物を注入し、第１の不純物注入領域を前記半導体基板の前記トレンチ側面に沿って形成するステップと、（ｃ）前記半導体基板の前記トレンチ側面から第２の不純物を注入し、前記第１の不純物注入領域内に収まるように第２の不純物注入領域を形成するステップと、（ｄ）前記ステップ（ｂ），（ｃ）後に熱処理を行い、前記第１及び第２の不純物領域内の前記第１及び第２の不純物を拡散させることにより、前記トレンチ側面に沿って前記半導体基板に第１及び第２の半導体層を得るステップと、（ｅ）前記トレンチ内に分離絶縁膜を形成するステップとを備え、前記分離絶縁膜により分離された前記半導体基板の上層部が絶縁ゲート型の所定のトランジスタのトランジスタ形成領域として規定され、（ｆ）前記トランジスタ形成領域に前記所定のトランジスタを形成するステップをさらに備え、前記第２の不純物は、前記所定のトランジスタのチャネル領域と同一の導電型の不純物を含み、前記第１の半導体層は前記第２の不純物の拡散を抑制する性質を有している。
【０００９】
この発明に係る請求項５記載の半導体装置の製造方法は、（ａ）半導体基板の表面から所定の深さで選択的にトレンチを形成するステップと、（ｂ）前記半導体基板の前記トレンチ側面から第１の不純物を注入し、前記第１の不純物注入領域を前記半導体基板の前記トレンチ側面に沿って形成するステップと、（ｃ）前記ステップ（ｂ）後に熱処理を行い、前記第１の不純物領域内の前記第１の不純物を拡散させることにより、前記トレンチ側面の前記半導体基板に第１の半導体層を得るステップと、（ｄ）前記半導体基板の前記トレンチ側面に第２の不純物を注入し、第２の不純物注入領域を前記第１の半導体層内に収まるように形成するステップと、（ｅ）前記ステップ（ｄ）後に熱処理を行い、前記第２の不純物領域内の前記第２の不純物を拡散させることにより、前記第１の半導体層内に第２の半導体層を得るステップと、（ｆ）前記トレンチ内に分離絶縁膜を形成するステップとを備え、前記分離絶縁膜により分離された前記半導体基板の上層部が絶縁ゲート型の所定のトランジスタのトランジスタ形成領域として規定され、（ｇ）前記トランジスタ形成領域に前記所定のトランジスタを形成するステップをさらに備え、前記第２の不純物は、前記所定のトランジスタのチャネル領域と同一の導電型の不純物を含み、前記第１の半導体層は前記第２の不純物の拡散を抑制する性質を有している。
【００１０】
【発明の実施の形態】
＜発明の原理＞
本発明の原理は、Ｂ（Ｉｎ）を注入するのはトレンチ側壁のみであることに着目し、ＳＴＩで素子分離されるＭＯＳＦＥＴに悪影響を与えないように、Ｂ拡散抑制層をトレンチ側壁のみ選択的に形成し、Ｂ拡散抑制層内にＢを注入するようにすることによりＢの拡散抑制を図った点である。
【００１１】
Ｂ拡散抑制層としてはＳｉＧｅ（シリコンゲリマニウム）層が考えられる。なぜなら、基礎物性の分野では、ＳｉＧｅ中おいては、Ｇｅ濃度の上昇に伴い格子間Ｓｉタイプの拡散を示す不純物の拡散係数は低下することが報告されている。
【００１２】
さらに、ＳｉＧｅをトレンチ側壁に薄く形成すれば、ＭＯＳＦＥＴの性能に悪影響は与えないことが本願発明者により確認された。
【００１３】
＜実施の形態１＞
図１はこの発明の実施の形態１である半導体装置の構造を示す断面図である。同図に示すように、半導体基板であるシリコン基板１の上層部に形成されたトレンチ１０に埋め込まれて分離絶縁膜２が形成される。分離絶縁膜２によりシリコン基板１の上層部がＭＯＳＦＥＴ形成領域（トランジスタ形成領域）として規定される。
【００１４】
シリコン基板１のトレンチ１０外のシリコン基板１の表面上にゲート酸化膜１８が形成され、ゲート酸化膜１８上にポリシリコン等により形成されるゲート電極層３が形成される。なお、図１はＮ型のＭＯＳＦＥＴのチャネル領域をチャネル幅方向に切断した断面に相当し、図１の奥行き方向にソース・ドレイン領域が形成されている。
【００１５】
そして、シリコン基板１におけるトレンチ１０の側壁に沿って第１の半導体層であるＳｉＧｅ層４が薄く形成され、このＳｉＧｅ層４内（トレンチ１０側）に第２の半導体層であるＢ含有ＳｉＧｅ層５が形成される。したがって、シリコン基板１の上層部におけるＳｉＧｅ層４及びＢ含有ＳｉＧｅ層５はＭＯＳＦＥＴのチャネル領域の端部領域となる。
【００１６】
ＳｉＧｅ層４の膜厚はＢの拡散を効果的に抑制し、かつトレンチ１０によって他の素子から分離形成されるＭＯＳＦＥＴの性能に悪影響を与えない膜厚に設定される。例えば、トレンチ１０，１０（図１ではトレンチ１０は１箇所のみ示しているが複数存在する）間が１００ｎｍの場合、ＳｉＧｅ層４の膜厚は２０ｎｍ程度以下にすることが望まれる。このようにＳｉＧｅ層４の膜厚を設定すると形成されるＭＯＳＦＥＴの性能を与えることはない。
【００１７】
ＳｉＧｅ層４（Ｂ含有ＳｉＧｅ層５）におけるＧｅ濃度は数（ａｔ）％（原子百分率（ａｔ：は原子数））オーダーでＢの拡散係数を抑制する効果があるため、１％以上のＧｅを含むことが望ましい。
【００１８】
また、Ｂ含有ＳｉＧｅ層５中のＢの濃度は４×１０１８ｃｍ−３を超えない範囲（ＰＮ接合部でのバンド間トンネル現象が顕著になりリーク電流の増大が無視できなくなるため）で、チャネルドーパントの局所的補償か可能な程度の濃度に設定することが望ましい。また、Ｂ含有ＳｉＧｅ層５の膜厚は、後の酸化工程で分離絶縁膜２側へ吸い出される影響が及ぶ範囲程度以下にすべく、チャネル領域角部付近では数１０ｎｍ程度以下の厚さで形成することが望ましい。また、ＳｉＧｅ層４の膜厚はＢ含有ＳｉＧｅ層５の膜厚に対して最適化され、Ｂ含有ＳｉＧｅ層５を確実に覆えるように形成することが望ましい。
【００１９】
このように、実施の形態１の半導体装置は、Ｂ拡散抑制層として機能するＳｉＧｅ層４内にＢ含有ＳｉＧｅ層５を形成している。したがって、Ｂ含有ＳｉＧｅ層５形成後の熱処理工程においてもＢのＢ含有ＳｉＧｅ層５からの拡散をＳｉＧｅ層４及びＢ含有ＳｉＧｅ層５のＳｉＧｅによって抑制することができるため、逆狭チャネル効果を抑制できるレベルでＢの局所濃度を維持することができる。
【００２０】
その結果、実施の形態１の半導体装置は、ＳＴＩによって分離形成されるＭＯＳＦＥＴの性能に悪影響なく逆狭チャネル効果を効果的に抑制することができる効果を奏する。
【００２１】
＜実施の形態２＞
図２はこの発明の実施の形態２である半導体装置の構造を示す断面図である。同図に示すように、トレンチ１０の側壁には実施の形態１と同様にＳｉＧｅ層４が薄く形成され、このＳｉＧｅ層４内（トレンチ１０側）にＩｎ含有ＳｉＧｅ層６が形成される。
【００２２】
また、Ｉｎ含有ＳｉＧｅ層６中のＩｎの濃度は４×１０１８ｃｍ−３を超えない範囲で、チャネルドーパントの局所的補償か可能な程度の濃度に設定することが望ましい。また、Ｉｎ含有ＳｉＧｅ層６の膜厚は、後の酸化工程で酸化膜側へ吸い出される影響が及ぶ範囲程度以下にすべく、活性領域コーナー付近では数１０ｎｍ程度以下の厚さで形成することが望ましい。また、ＳｉＧｅ層４の膜厚はＩｎ含有ＳｉＧｅ層６の膜厚に対して最適化され、Ｉｎ含有ＳｉＧｅ層６を確実に覆えるように形成することが望ましい。
【００２３】
また、実施の形態１と同様、シリコン基板１のトレンチ１０外のシリコン基板１の表面上にゲート酸化膜１８が形成され、ゲート酸化膜１８上にゲート電極層３が形成される。
【００２４】
このように、実施の形態２の半導体装置は、Ｉｎ拡散抑制層として機能するＳｉＧｅ層４内にＩｎ含有ＳｉＧｅ層６を形成している。したがって、Ｉｎ含有ＳｉＧｅ層６形成後の熱処理工程においてもＩｎのＩｎ含有ＳｉＧｅ層６からの拡散をＳｉＧｅ層４及びＩｎ含有ＳｉＧｅ層６のＳｉＧｅによって抑制することができるため、実施の形態１と同様、ＭＯＳＦＥＴの性能に悪影響をなく逆狭チャネル効果を効果的に抑制することができる効果を奏する。
【００２５】
また、ＩｎはＢよりも拡散係数が小さいため、ＳｉＧｅ層４の膜厚を実施の形態１の場合よりも薄く形成することが可能となる効果も奏する。
【００２６】
＜実施の形態３＞
図３〜図７はこの発明の実施の形態３である半導体装置の製造方法を示す断面図である。なお、実施の形態３の製造方法は実施の形態１の半導体装置を得るための第１の製造方法である。
【００２７】
まず、図３に示すように、シリコン基板１の表面にマスク層１１〜１３を順次形成し、パターニングした後、マスク層１１〜１３をマスクとして、シリコン基板１の表面からエッチング処理を行うことにより、シリコン基板１の上層部に選択的にトレンチ１０を形成する。なお、マスク層１１，１２及び１３として例えば、酸化膜、ポリシリコン層、及び窒化膜の３層積層構造が考えられる。あるいは、酸化膜、窒化膜の２層積層構造としてもよい。
【００２８】
次に、図４に示すように、マスク層１１〜１３の開口部２０からトレンチ１０側壁部にＧｅイオン７を斜め注入し、第１の不純物領域であるＧｅ注入領域１４をトレンチ１０の側面に沿って形成する。本明細書中においては、Ｇｅはシリコン基板１に対する第１の不純物として扱う。
【００２９】
続いて、図５に示すように、マスク層１１〜１３の開口部２０からトレンチ１０側壁部にＢイオン８を斜め注入し、第２の不純物領域であるＢ注入領域１５を形成する。この際、Ｇｅ注入領域１４はＢ注入領域１５内に形成されるようにする。ＢはＮ型のＭＯＳＦＥＴのチャネル領域と同一の導電型の第２の不純物となる。
【００３０】
その後、酸化雰囲気で熱処理工程を実行することにより、図６に示すように、ＳｉＧｅ層４及びＳｉＧｅ層４内に収まるＢ含有ＳｉＧｅ層５を形成する。この際、トレンチ１０の内壁に薄く熱酸化膜１７も同時に形成される。この熱酸化膜１７の形成によりトレンチ１０の上部角部を丸めることができ、ＭＯＳＦＥＴ形成後にゲート電極からの上記上部角部への電界集中を緩和することができる。なお、熱処理工程は窒化雰囲気等、酸化雰囲気以外の環境下で行うことも考えられる。
【００３１】
そして、図７に示すように、マスク層１１〜１３をマスクとしてトレンチ１０内に絶縁膜を埋め込み、ＣＭＰ処理を施して分離絶縁膜２（熱酸化膜１７と一体化）を形成する。この分離絶縁膜２より分離されたシリコン基板１の上層部がＭＯＳＦＥＴ形成領域として規定される。
【００３２】
その後、マスク層１１〜１３を除去し、ＭＯＳＦＥＴ形成領域に、Ｐウェル領域（シリコン基板１がＰ型の場合は省略可能）、ゲート酸化膜１８、ゲート電極層３（図１参照）及びソース・ドレイン領域等を形成してＭＯＳＦＥＴを既存の方法により形成することにより、図１で示す実施の形態１の構造を得ることができる。なお、実施の形態３の製造方法は、ＳｉＧｅ層４の膜厚、Ｇｅ濃度、Ｂ含有ＳｉＧｅ層５の膜厚、Ｂ濃度等は、実施の形態１で述べた条件を満足するように行われる。
【００３３】
このように、実施の形態３の製造方法は、図６で示す熱処理工程によりＳｉＧｅ層４及びＢ含有ＳｉＧｅ層５を同時に形成している。したがって、Ｂ注入領域１５中のＢはＳｉＧｅ内で拡散することになり、その拡散係数は低下するため、図５のＢイオン８の注入工程で局所的に導入したＢの拡散を効果的に抑制したＢ含有ＳｉＧｅ層５を有する実施の形態１の半導体装置を得ることができる。
【００３４】
さらに、実施の形態３の製造方法において、図４で示すＧｅイオン７の注入の際にＧｅを高いドーズ量（Ｂの拡散係数を抑制するための１％以上の濃度があれば十分）で注入することにより、トレンチ１０の側壁部をアモルファス化し、Ｂイオン８の注入時におけるチャネリング現象を抑制する効果も奏する。
【００３５】
また、Ｇｅイオン７あるいはＢイオン８の注入時に、イオン注入のチルト（ｔｉｌｔ）角を制御することにより、マスク層１１〜１３によるシャドウイングによってトレンチ１０の底部へのＧｅ及びＢの導入の有無を制御可能である。なお、本実施の形態ではトレンチ１０の底部へＧｅ及びＢの導入の有無はいずれであっても構わない。
【００３６】
＜実施の形態４＞
図８〜図１２はこの発明の実施の形態４である半導体装置の製造方法を示す断面図である。なお、実施の形態４の製造方法は実施の形態１の半導体装置を得るための第２の製造方法である。
【００３７】
まず、図８に示すように、シリコン基板１の表面にマスク層１１〜１３を順次形成し、パターニングした後、マスク層１１〜１３をマスクとして、シリコン基板１の表面からエッチング処理を行うことにより、シリコン基板１の上層部に選択的にトレンチ１０を形成する。
【００３８】
次に、図９に示すように、マスク層１１〜１３の開口部２０から、シリコン基板１におけるトレンチ１０側壁部にＧｅイオン７を斜め注入しＧｅ注入領域１４をトレンチ１０の側面に沿って形成する。
【００３９】
その後、酸化雰囲気下で熱処理工程を実行することにより、図１０に示すように、ＳｉＧｅ層４を形成する。この際、トレンチ１０の内壁に薄く熱酸化膜１７が同時に形成される。なお、熱処理工程は窒化雰囲気等、酸化雰囲気以外の環境下で行うことも考えられる。
【００４０】
続いて、図１１に示すように、マスク層１１〜１３の開口部２０から、トレンチ１０側壁部のＳｉＧｅ層４の表面内にＢイオン８を斜め注入し、ＳｉＧｅ層４内に収まるようにＢ注入領域１５を形成する。
【００４１】
その後、図１２に示すように、酸化雰囲気下で熱処理工程を実行することによりＳｉＧｅ層４内のＢ注入領域１５からＢを拡散させＢ含有ＳｉＧｅ層５を形成する。この際、ＢはＳｉＧｅ内で拡散係数は低く抑えられた状態で拡散するためＳｉＧｅ層４内に収まるようにＢ含有ＳｉＧｅ層５は形成される。なお、熱処理工程は窒化雰囲気等、酸化雰囲気以外の環境下で行うことも考えられる。
【００４２】
以降、実施の形態３と同様にして、トレンチ１０内に分離絶縁膜２を形成後、既存の方法でＭＯＳＦＥＴを形成することにより、図１で示す実施の形態２の半導体装置を得ることができる。なお、実施の形態４の製造方法は、ＳｉＧｅ層４の膜厚、Ｇｅ濃度、Ｂ含有ＳｉＧｅ層５の膜厚、Ｂ濃度等は、実施の形態１で述べた条件を満足するように行われる。
【００４３】
このように、実施の形態４の製造方法は、図１０及び図１２で示す熱処理工程によりＳｉＧｅ層４及びＢ含有ＳｉＧｅ層５をそれぞれ独立に形成している。図１２で示す工程において、ＢはＳｉＧｅ内で拡散することになり、その拡散係数は低下するため、図１２のＢイオン８の注入工程で局所的に導入したＢの拡散を効果的に抑制した実施の形態２の半導体装置を得ることができる。
【００４４】
加えて、実施の形態４では、ＳｉＧｅ層４とＢ含有ＳｉＧｅ層５とを別工程で形成しているため、Ｂ含有ＳｉＧｅ層５の形成を考慮することなくＳｉＧｅ層４に適した熱処理によってＳｉＧｅ層４を形成することができる。
【００４５】
また、Ｂイオン８の注入前に、ＳｉＧｅ層４形成用の熱処理が実行されるため、Ｇｅイオン７の注入でトレンチ１０の側壁部に発生した格子欠陥を、Ｂイオン８の注入前に完全に回復させておくことができ、Ｂの拡散への影響を抑制することができる。
【００４６】
すなわち、実施の形態３の製造方法では、ＳｉＧｅの結晶化とＢの拡散とが同時に起こるため、ＢがＧｅ注入で発生した格子欠陥によってＴＥＤ（Ｔｒａｎｓｉｅｎｔ  Ｅｎｈａｎｃｅｄ  Ｄｉｆｆｕｓｉｏｎ：過度増速拡散）現象が生じ、Ｂの拡散抑制に寄与しにくい状態が生じていたが、実施の形態４では、Ｂの拡散時には上述の通り格子欠陥が回復されているため、上記ＴＥＤ現象を確実に回避することができる。
【００４７】
また、Ｇｅイオン７あるいはＢイオン８の注入時に、イオン注入のチルト（ｔｉｌｔ）角を制御することにより、マスク層１１〜１３によるシャドウイングによってトレンチ１０の底部へのＧｅ及びＢの導入の有無を制御することが可能である。なお、本実施の形態ではトレンチ１０の底部へＧｅ及びＢの導入の有無はいずれであっても構わない。
【００４８】
＜実施の形態５＞
図１３〜図１６はこの発明の実施の形態５である半導体装置の製造方法を示す断面図である。なお、実施の形態５の製造方法は実施の形態２の半導体装置を得るための第１の製造方法である。
【００４９】
まず、図１３及び図１４に示すように、実施の形態３における図３及び図４で示す工程と同様にして、トレンチ１０及びＧｅ注入領域１４を形成する。
【００５０】
続いて、図１５に示すように、マスク層１１〜１３の開口部２０からトレンチ１０側壁部にＩｎイオン９を斜め注入し、第２の不純物領域であるＩｎ注入領域１６を形成する。この際、Ｇｅ注入領域１４はＩｎ注入領域１６内に形成されるようにする。
【００５１】
その後、熱処理工程を実行することにより、図１６に示すように、ＳｉＧｅ層４及びＳｉＧｅ層４内に収まるＩｎ含有ＳｉＧｅ層６を形成する。この際、トレンチ１０の内壁に薄く熱酸化膜１７も同時に形成される。
【００５２】
以降、実施の形態３と同様にして、トレンチ１０内に分離絶縁膜２を形成後、既存の方法でＭＯＳＦＥＴを形成することにより、図２で示す実施の形態２の半導体装置を得ることができる。なお、実施の形態５の製造方法は、ＳｉＧｅ層４の膜厚、Ｇｅ濃度、Ｉｎ含有ＳｉＧｅ層６の膜厚、Ｉｎ濃度等は、実施の形態２で述べた条件を満足するように行われる。
【００５３】
このように、実施の形態５の製造方法は、図１６で示す熱処理工程によりＳｉＧｅ層４及びＩｎ含有ＳｉＧｅ層６を同時に形成している。したがって、Ｉｎ注入領域１６中のＩｎはＳｉＧｅ内で拡散することになり、その拡散係数は低下するため、図１５のＩｎイオン９の注入工程で局所的に導入したＩｎの拡散を効果的に抑制したＩｎ含有ＳｉＧｅ層６を有する実施の形態２の半導体装置を得ることができる。
【００５４】
さらに、実施の形態５の製造方法において、図１４で示すＧｅイオン７の注入の際にＧｅを高いドーズ量で注入することにより、トレンチ１０の側壁部をアモルファス化し、Ｉｎイオン９の注入時におけるチャネリング現象を抑制する効果も奏する。
【００５５】
また、Ｇｅイオン７あるいはＩｎイオン９の注入時に、イオン注入のチルト角を制御することにより、マスク層１１〜１３によるシャドウイングによってトレンチ１０の底部へのＧｅ及びＩｎの導入の有無を制御可能である。なお、本実施の形態ではトレンチ１０の底部へＧｅ及びＩｎの導入の有無はいずれであっても構わない。
【００５６】
＜実施の形態６＞
図１７〜図２１はこの発明の実施の形態６である半導体装置の製造方法を示す断面図である。なお、実施の形態６の製造方法は実施の形態２の半導体装置を得るための第２の製造方法である。
【００５７】
図１７〜図１９に示すように、実施の形態４における図８〜図１０で示す工程と同様に、トレンチ１０、Ｇｅ注入領域１４（図１０で示す工程でＳｉＧｅ層４となる）、ＳｉＧｅ層４及びゲート酸化膜１８を順次形成する。
【００５８】
続いて、図２０に示すように、マスク層１１〜１３の開口部２０から、トレンチ１０側壁部のＳｉＧｅ層４の表面内にＩｎイオン９を斜め注入し、ＳｉＧｅ層４内に収まるようにＩｎ注入領域１６を形成する。
【００５９】
その後、図２１に示すように、熱処理を行うことによりＳｉＧｅ層４内のＩｎ注入領域１６からＩｎを拡散させＩｎ含有ＳｉＧｅ層６を形成する。この際、ＩｎはＳｉＧｅ内で拡散係数は低く抑えられた状態で拡散するためＳｉＧｅ層４内に収まるようにＩｎ含有ＳｉＧｅ層６は形成される。
【００６０】
以降、実施の形態３と同様にして、トレンチ１０内に分離絶縁膜２を形成後、既存の方法でＭＯＳＦＥＴを形成することにより、図２で示す実施の形態２の半導体装置を得ることができる。なお、実施の形態６の製造方法は、ＳｉＧｅ層４の膜厚、Ｇｅ濃度、Ｉｎ含有ＳｉＧｅ層６の膜厚、Ｉｎ濃度等は、実施の形態２で述べた条件を満足するように行われる。
【００６１】
このように、実施の形態６の製造方法は、図１９及び図２１で示す熱処理工程によりＳｉＧｅ層４及びＩｎ含有ＳｉＧｅ層６をそれぞれ独立に形成している。図２１で示す工程において、ＩｎはＳｉＧｅ内で拡散することになり、その拡散係数は低下するため、図２１のＩｎイオン９の注入工程で局所的に導入したＩｎの拡散を効果的に抑制した実施の形態２の半導体装置を得ることができる。
【００６２】
加えて、実施の形態６では、ＳｉＧｅ層４とＩｎ含有ＳｉＧｅ層６とを別工程で形成しているため、ＳｉＧｅ層４に適した熱処理によってＳｉＧｅ層４を形成することができる。
【００６３】
また、Ｉｎイオン９の注入前に、ＳｉＧｅ層４形成用の熱処理が実行されるため、Ｇｅイオン７の注入でトレンチ１０の側壁部に発生した格子欠陥を、Ｉｎイオン９の注入前に完全に回復させておくことができ、Ｉｎの拡散への影響を抑制することができる。
【００６４】
すなわち、実施の形態５の製造方法では、ＳｉＧｅの結晶化とＩｎの拡散とが同時に起こるため、ＩｎがＧｅ注入で発生した格子欠陥によってＴＥＤ現象が生じ、Ｉｎの拡散抑制に寄与しにくい状態が生じていたが、実施の形態６では、Ｉｎの拡散時には上述の通り格子欠陥が回復されているため、上記ＴＥＤ現象を確実に回避することができる。
【００６５】
また、Ｇｅイオン７あるいはＩｎイオン９の注入時に、イオン注入のチルト角を制御することにより、マスク層１１〜１３によるシャドウイングによってトレンチ１０の底部へのＧｅ及びＩｎの導入の有無を制御することが可能である。なお、本実施の形態ではトレンチ１０の底部へＧｅ及びＩｎの導入の有無はいずれであっても構わない。
【００６６】
【発明の効果】
以上説明したように、この発明における請求項１記載の半導体装置は、熱処理に伴う所定の不純物の拡散を抑制する性質を有する第１の半導体層内に所定の不純物を含む第１の半導体層が形成されているため、製造段階において所定の不純物の拡散を効果的に抑えることができ、所定のトランジスタの逆狭チャネル効果を効果的に抑制することができる。
【００６７】
この発明における請求項４記載の半導体装置の製造方法は、ステップ（ｂ），（ｃ）の処理により、第１の不純物領域内に第２の不純物領域が形成されている。この状態でステップ（ｃ）の熱処理が実行されるため、第１及び第２の半導体層が同時に形成される。
【００６８】
したがって、第２の不純物の拡散を抑制する性質を有する第１の半導体層内を第２の不純物が拡散することになるため、第２の不純物の拡散を効果的に抑えることができ、所定のトランジスタの逆狭チャネル効果を効果的に抑制可能な半導体装置を得ることができる。
【００６９】
この発明における請求項５記載の半導体装置の製造方法は、ステップ（ｂ）〜（ｄ）の処理により、第１の半導体層内に第２の不純物領域が形成されている。この状態でステップ（ｅ）の第２の半導体層形成用の熱処理が実行されるため、第２の不純物の拡散を抑制する性質を有する第１の半導体層内を第２の不純物が拡散することになる。
【００７０】
その結果、第２の不純物の拡散を効果的に抑えることにより、所定のトランジスタの逆狭チャネル効果を効果的に抑制可能な半導体装置を得ることができる。
【００７１】
さらに、互いに独立したステップ（ｃ）及び（ｆ）の熱処理によって第１及び第２の半導体層をそれぞれ形成するため、ステップ（ｃ）の実行時において、第２の半導体層の形成を考慮することなく第１の半導体層に適した熱処理を実行することができる。
【図面の簡単な説明】
【図１】この発明の実施の形態１である半導体装置の構造を示す断面図である。
【図２】この発明の実施の形態２である半導体装置の構造を示す断面図である。
【図３】この発明の実施の形態３である半導体装置の製造方法を示す断面図である。
【図４】この発明の実施の形態３である半導体装置の製造方法を示す断面図である。
【図５】この発明の実施の形態３である半導体装置の製造方法を示す断面図である。
【図６】この発明の実施の形態３である半導体装置の製造方法を示す断面図である。
【図７】この発明の実施の形態３である半導体装置の製造方法を示す断面図である。
【図８】この発明の実施の形態４である半導体装置の製造方法を示す断面図である。
【図９】この発明の実施の形態４である半導体装置の製造方法を示す断面図である。
【図１０】この発明の実施の形態４である半導体装置の製造方法を示す断面図である。
【図１１】この発明の実施の形態４である半導体装置の製造方法を示す断面図である。
【図１２】この発明の実施の形態４である半導体装置の製造方法を示す断面図である。
【図１３】この発明の実施の形態５である半導体装置の製造方法を示す断面図である。
【図１４】この発明の実施の形態５である半導体装置の製造方法を示す断面図である。
【図１５】この発明の実施の形態５である半導体装置の製造方法を示す断面図である。
【図１６】この発明の実施の形態５である半導体装置の製造方法を示す断面図である。
【図１７】この発明の実施の形態６である半導体装置の製造方法を示す断面図である。
【図１８】この発明の実施の形態６である半導体装置の製造方法を示す断面図である。
【図１９】この発明の実施の形態６である半導体装置の製造方法を示す断面図である。
【図２０】この発明の実施の形態６である半導体装置の製造方法を示す断面図である。
【図２１】この発明の実施の形態６である半導体装置の製造方法を示す断面図である。
【符号の説明】
１  シリコン基板、２  分離絶縁膜、３  ゲート電極層、４  ＳｉＧｅ層、５  Ｂ含有ＳｉＧｅ層、６  Ｉｎ含有ＳｉＧｅ層、１０  トレンチ、１８  ゲート酸化膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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