(57)【要約】【課題】入力信号のＤＣ電圧がＶＤＤ／２でない場合に出力信号のＤＣ電圧がＶＤＤ／２ではなくなり、信号振幅もＶＤＤが得られなくなるためにＤＣカット容量にてＤＣ電圧をカットをし、ＶＤＤ／２となるバイアスを抵抗分割にて印加する構成において、ＤＣカット容量の容量値が大きいと寄生容量が増加し高周波信号が減衰すること。また、ＤＣカット容量の容量値を小さくすると高周波信号が減衰すること。【解決手段】ＤＣカット容量及びバイアス抵抗を削除し、ＰＭＯＳとＮＭＯＳのサイズを切り替え、出力ＤＣ電圧をＶＤＤ／２とする。【選択図】  図２
2004242240.tif 000002
【特許請求の範囲】
【請求項１】
ＶＤＤの電圧を印加する、第１のＮＭＯＳと第１のＰＭＯＳと、
第１のスイッチから構成される第１のインバータと、
第２のＮＭＯＳと第２のＰＭＯＳと第２のスイッチから構成される第２のインバータと、
第３〜ＮのＮＭＯＳと第３〜ＮのＰＭＯＳと第３〜Ｎのスイッチから構成される第３〜Ｎのインバータと、
において、入力ＤＣ電圧がＶＤＤ／２とは異なる電圧である高周波信号に対して出力ＤＣ電圧がＶＤＤ／２となるようなゲートサイズにスイッチを切り替えることにより設定が可能であることを特徴とするバッファアンプ回路。
【請求項２】
ＶＤＤの電圧を印加する、第１〜Ｎの同じゲートサイズであるＮＭＯＳと第１〜Ｎのスイッチと、
第１〜Ｍの同じゲートサイズであるＰＭＯＳと第Ｎ＋１〜Ｎ＋Ｍのスイッチから構成される第１のインバータにおいて、
出力ＤＣ電圧をスイッチを切り替えることにより設定可能であることを特徴とするバッファアンプ回路。
【請求項３】
ＶＤＤの電圧を印加する、第１〜Ｎのゲートサイズの異なるＮＭＯＳと第１〜Ｎのスイッチと、
第１〜Ｍのゲートサイズの異なるＰＭＯＳと第Ｎ＋１〜Ｎ＋Ｍのスイッチから構成される第１のインバータにおいて、
スイッチを切り替えることにより出力ＤＣ電圧の設定が変更可能であることを特徴とするバッファアンプ回路。
【請求項４】
第１〜Ｎ＋ＭのスイッチがＮＭＯＳ、あるいはＰＭＯＳで構成されていることを特徴とする請求項２、３記載のバッファアンプ回路。
【請求項５】
ＶＤＤの電圧を印加する、第１のＮＭＯＳと第１のＰＭＯＳとから構成される第１のインバータにおいて、
入力ＤＣ電圧がＶＤＤ／２より高い電圧である高周波信号に対して、出力ＤＣ電圧がＶＤＤ／２となるような第１の定電圧源が第１のＮＭＯＳのソースに接続してあることを特徴とするバッファアンプ回路。
【請求項６】
ＶＤＤの電圧を印加する、第１〜ＮのＮＭＯＳと第１〜ＮのＰＭＯＳとから構成される第１〜Ｎのインバータと、
その前段に接続される第Ｎ＋１のＮＭＯＳと第Ｎ＋１のＰＭＯＳとから構成される第Ｎ＋１のインバータとで構成され、入力ＤＣ電圧がＶＤＤ／２より低い電圧である高周波信号に対して、出力ＤＣ電圧がＶＤＤ／２となるような第１の定電圧源が第Ｎ＋１のＰＭＯＳのソースに接続してあることを特徴とするバッファアンプ回路。
【請求項７】
第１の定電圧源が可変であり、出力ＤＣ電圧の設定が変更できることを特徴とする請求項５、６記載のバッファアンプ回路。
【請求項８】
出力信号のＤＣ電圧を比較する第１のＤＣ比較器と比較器の出力によりスイッチを切り替える第１の切り替えコントローラによりスイッチを切り替えることができることを特徴とする請求項１，２，３，４記載のバッファアンプ回路。
【請求項９】
出力信号のＤＣ電圧を比較する第１のＤＣ比較器と比較器の出力により、可変電圧源の電圧をコントロールする第１の電圧コントローラにより電圧を可変することができることを特徴とする請求項７記載のバッファアンプ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、高周波部品のバッファアンプ回路に関するものである。
【０００２】
【従来の技術】
従来の技術について図を用いて説明する。
【０００３】
図５は、従来例のバッファアンプ回路の回路図である。
【０００４】
図５において、１はＮＭＯＳトランジスタ、２はＰＭＯＳトランジスタ、３，４はバイアス抵抗、５は電圧印加端子、６はＤＣカット容量、７は信号入力端子、８は信号出力端子である。
【０００５】
ＰＭＯＳトランジスタ２とＮＭＯＳトランジスタ１のゲートを接続し、ＤＣカット容量６を介して他端を信号入力端子７とする。ＰＭＯＳトランジスタ２とＮＭＯＳトランジスタ１のドレインを接続し信号出力端子８とする。電圧印加端子５にＶＤＤが印加されており、ＮＭＯＳトランジスタ１、ＰＭＯＳトランジスタ２のゲートにＤＣ電圧がＶＤＤ／２となるようにバイアス抵抗３，４が接続されている。信号入力端子７より高周波信号が入力されると信号出力端子８よりＤＣ電圧がＶＤＤ／２の高周波信号が出力される。
【０００６】
このような２値化回路の出力を前段に帰還させる構成が示されている（特許文献１参照）。
【０００７】
【特許文献１】
特開平８−１４００００号公報
【０００８】
【発明が解決しようとする課題】
しかしながら上記のような構成では、入力信号のＤＣ電圧がＶＤＤ／２でない場合に出力信号のＤＣ電圧がＶＤＤ／２ではなくなり、信号振幅もＶＤＤが得られなくなるためにＤＣカット容量にてＤＣ電圧をカットをし、ＶＤＤ／２となるバイアスを抵抗分割にて印加しているが、ＤＣカット容量の容量値が大きいと寄生容量が増加し高周波信号が減衰し、逆に、ＤＣカット容量の容量値を小さくすると寄生容量は小さくなるが、インピーダンスが高いため、容量値が大きい場合と同様に高周波信号は減衰するという課題を有していた。
【０００９】
本発明は入力信号のＤＣ電圧がＶＤＤ／２ではない場合に高周波信号の減衰をなくし、出力ＤＣレベルをＶＤＤ／２とし出力信号振幅の劣化を押さえることを目的とするものである。
【００１０】
【課題を解決するための手段】
この課題を解決するために本発明は、ＤＣカット容量及びバイアス抵抗を削除し、ＰＭＯＳとＮＭＯＳのサイズを切り替え、出力ＤＣ電圧をＶＤＤ／２とすることにより振幅劣化の無い高周波信号を得ることができる。
【００１１】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しながら説明する。
【００１２】
（実施の形態１）
図１に本発明の高周波用バッファアンプ回路の第１の実施形態を示す。
【００１３】
図１において、１，２，３はＮＭＯＳトランジスタ、４，５，６はＰＭＯＳトランジスタ、７，８，９は電圧印加端子、１０，１２，１４は入力切替スイッチ、１１，１３，１５は出力切替スイッチ、１６は信号入力端子、１７は信号出力端子、１８はＤＣ比較器、１９はスイッチ切り替えコントローラである。動作を以下に示す。
【００１４】
ＰＭＯＳトランジスタ４とＮＭＯＳトランジスタ１のゲートを接続し、入力切替スイッチ１０を介して信号入力端子１６に接続する。ＰＭＯＳトランジスタ４とＮＭＯＳトランジスタ１のドレインを接続し、出力切替スイッチ１１を介して信号出力端子１７に接続する。ＮＭＯＳトランジスタ１のソースはグランドに接続し、ＰＭＯＳトランジスタ４のソースは電圧源に接続する。
【００１５】
ＰＭＯＳトランジスタ５とＮＭＯＳトランジスタ２のゲートを接続し、入力切替スイッチ１２を介して信号入力端子１６に接続する。ＰＭＯＳトランジスタ５とＮＭＯＳトランジスタ２のドレインを接続し、出力切替スイッチ１３を介して信号出力端子１７に接続する。ＮＭＯＳトランジスタ２のソースはグランドに接続し、ＰＭＯＳトランジスタ５のソースは電圧源に接続する。ＰＭＯＳトランジスタ６とＮＭＯＳトランジスタ３のゲートを接続し、入力切替スイッチ１４を介して信号入力端子１６に接続する。ＰＭＯＳトランジスタ６とＮＭＯＳトランジスタ３のドレインを接続し、出力切替スイッチ１５を介して信号出力端子１７に接続する。ＮＭＯＳトランジスタ３のソースはグランドに接続し、ＰＭＯＳトランジスタ６のソースは電圧源に接続する。
【００１６】
出力のＤＣ電圧は信号出力端子１７より取り出し、ＤＣ比較器１８にてＶＤＤ／２と比較し、ＶＤＤ／２の電圧になるようにＤＣ比較器１８の出力により切り替えコントローラ１９にて入力切替スイッチ１０，１２，１４及び出力切り替えスイッチ１１，１３，１５を切り替える。電圧は電圧印加端子７，８，９よりＶＤＤを印加する。
【００１７】
上記構成において、例えばＶＤＤを３Ｖとし、電圧印加端子７，８，９に印加し、ＮＭＯＳトランジスタ１とＰＭＯＳトランジスタ４のトランジスタサイズの比を３：２に、ＮＭＯＳトランジスタ２とＰＭＯＳトランジスタ５のトランジスタサイズの比を１：３に、ＮＭＯＳトランジスタ３とＰＭＯＳトランジスタ６のトランジスタサイズの比を１：１０に設定する。
【００１８】
入力信号のＤＣ電圧が１Ｖの場合、ＤＣ比較器１８、切り替えコントローラ１９により、入力切替スイッチ１０、出力切り替えスイッチ１１をオンし、入力切替スイッチ１２，１４、出力切り替えスイッチ１３，１５をオフにする。入力信号のＤＣ電圧が１．５Ｖの場合、ＤＣ比較器１８、切り替えコントローラ１９により、入力切替スイッチ１２、出力切り替えスイッチ１３をオンし、入力切替スイッチ１０，１４、出力切り替えスイッチ１１，１５をオフにする。
【００１９】
入力信号のＤＣ電圧が２Ｖの場合、ＤＣ比較器１８、切り替えコントローラ１９により、入力切替スイッチ１４、出力切り替えスイッチ１５をオンし、入力切替スイッチ１０、１２、出力切り替えスイッチ１１，１３をオフにする。
【００２０】
記述上トランジスタサイズ比は３種類にしてあるが更に複数の回路とすることで、より精密なコントロールが可能となる。
【００２１】
上記の構成によれば、入力信号のＤＣ電圧がＶＤＤ／２でない場合においても出力信号のＤＣ電圧がＶＤＤ／２となり、信号振幅もＶＤＤを得ることが可能である。
【００２２】
なお、トランジスタサイズの比を変更することにより、出力ＤＣ電圧がＶＤＤ／２で無い出力ＤＣ電圧を得ることも可能である。
【００２３】
（実施の形態２）
図２に本発明の高周波用バッファアンプ回路の第２の実施形態を示す。
【００２４】
図２において、１，２，３，４，５，６はＮＭＯＳスイッチ、７，８，９はＰＭＯＳトランジスタ、１０，１１，１２はＮＭＯＳトランジスタ、１３は信号入力端子、１４は信号出力端子、１５は電圧印加端子、１６はＤＣ比較器、１７はスイッチ切り替えコントローラである。動作を以下に示す。
【００２５】
ＰＭＯＳトランジスタ７，８，９とＮＭＯＳトランジスタ１０，１１，１２のゲートを接続し、信号入力端子１３とする。ＰＭＯＳトランジスタ７，８，９とＮＭＯＳトランジスタ１０，１１，１２のドレインを接続し、信号出力端子１４とする。ＮＭＯＳトランジスタ１０，１１，１２のソースはＮＭＯＳスイッチ１，２，３の各々のドレインに接続し、ＮＭＯＳスイッチ１，２，３のソースはグランドに接続する。ＰＭＯＳトランジスタ７，８，９のソースはＮＭＯＳスイッチ４，５，６の各々のソースに接続し、ＮＭＯＳスイッチ４，５，６のドレインは電源電圧ＶＤＤの電圧源に接続する。出力のＤＣ電圧は信号出力端子１４より取り出しＤＣ比較器１６にて比較し、その出力により切り替えコントローラ１７にてＮＭＯＳスイッチ１，２，３，４，５，６のゲートに電圧を印加することにより、ＮＭＯＳスイッチ１，２，３，４，５，６をオンし、使用するトランジスタを切り替える。
【００２６】
上記構成において、例えば、ＮＭＯＳトランジスタ１０，１１，１２のトランジスタサイズを全て１０ＵＭとし、ＰＭＯＳトランジスタ７，８，９のトランジスタサイズを３０ＵＭとすると、ＮＭＯＳトランジスタのサイズは１０ＵＭ，２０ＵＭ，３０ＵＭと切り替えることができ、ＰＭＯＳトランジスタのサイズは３０ＵＭ，６０ＵＭ，９０ＵＭと切り替えることができる。これによりＮＭＯＳトランジスタサイズとＰＭＯＳトランジスタサイズの比を１：１，１：２，１：３，１：６，１：９，２：３，２：９に切り替えることができる。
【００２７】
また、ＮＭＯＳトランジスタ１０，１１，１２のトランジスタサイズを６ＵＭ，１２ＵＭ，２４ＵＭとし、ＰＭＯＳトランジスタ７，８，９のトランジスタサイズを２４ＵＭ，４８ＵＭ，９６ＵＭとすると、ＮＭＯＳトランジスタのサイズは６ＵＭから４２ＵＭまで６ＵＭ間隔で切り替えることができ、ＰＭＯＳトランジスタのサイズは２４ＵＭから１６８ＵＭまで２４ＵＭ間隔で切り替えることができる。
【００２８】
記述上ＰＭＯＳ及びＮＭＯＳトランジスタ数は３個にしてあるが更に複数の回路とすることで、より精密なコントロールが可能となる。
【００２９】
上記の構成によれば、入力信号のＤＣ電圧がＶＤＤ／２でない場合においても出力信号のＤＣ電圧がＶＤＤ／２となり、信号振幅もＶＤＤを得ることが可能である。なお、出力ＤＣ電圧がＶＤＤ／２で無い出力ＤＣ電圧を得ることも可能である。
【００３０】
（実施の形態３）
図３に本発明の高周波用バッファアンプ回路の第３の実施形態を示す。
【００３１】
図３において、１，２はＮＭＯＳトランジスタ、３，４はＰＭＯＳトランジスタ、５は可変電圧源、６は電圧印加端子、７は信号入力端子、８は信号出力端子９はＤＣ比較器、１０は電圧コントローラである。動作を以下に示す。
【００３２】
ＰＭＯＳトランジスタ３とＮＭＯＳトランジスタ１のゲートを接続し信号入力端子７とする。ＰＭＯＳトランジスタ３とＮＭＯＳトランジスタ１のドレインを接続し、ＰＭＯＳトランジスタ４とＮＭＯＳトランジスタ２のゲートに接続する。ＰＭＯＳトランジスタ４とＮＭＯＳトランジスタ２のドレインを接続し、信号出力端子８とする。ＮＭＯＳトランジスタ１のソースは可変電圧源５を介してグランドに接続する。ＮＭＯＳトランジスタ２のソースはグランドに接続する。ＰＭＯＳトランジスタ３，４のソースは電源電圧ＶＤＤの電圧源に接続する。
【００３３】
出力のＤＣ電圧はＮＭＯＳトランジスタ１のドレインより取り出しＤＣ比較器９にて比較し、その出力により電圧コントローラ１０にて可変電圧源５をコントロールすることにより調整を行う。
【００３４】
上記構成において、例えば、電源電圧ＶＤＤが３Ｖの場合、ＮＭＯＳトランジスタ２、ＰＭＯＳトランジスタ４で構成されるインバータの入力ＤＣ電圧がＶＤＤ／２の時、出力ＤＣ電圧がＶＤＤ／２となる。ＮＭＯＳトランジスタ２及びＰＭＯＳトランジスタ４のトランジスタサイズ比が１：３の場合、ＮＭＯＳトランジスタ１，２のトランジスタサイズを１０ＵＭ、ＰＭＯＳトランジスタ３，４のトランジスタサイズを３０ＵＭとすると、入力ＤＣ電圧が２Ｖの時、可変電圧源５の電圧を０．７Ｖとすることにより出力ＤＣ電圧をＶＤＤ／２とすることが可能である。
【００３５】
上記の構成によれば、入力信号のＤＣ電圧がＶＤＤ／２より高い場合においても出力信号のＤＣ電圧がＶＤＤ／２となり、信号振幅もＶＤＤを得ることが可能である。
【００３６】
なお、出力ＤＣ電圧がＶＤＤ／２より高い出力ＤＣ電圧を得ることも可能である。
【００３７】
（実施の形態４）
図４に本発明の高周波用バッファアンプ回路の第４の実施形態を示す。
【００３８】
図４において、１，２はＮＭＯＳトランジスタ、３，４はＰＭＯＳトランジスタ、５は可変電圧源、６は定電圧源、７は信号入力端子、８は信号出力端子、９はＤＣ比較器、１０は電圧コントローラである。動作を以下に示す。
【００３９】
ＰＭＯＳトランジスタ３とＮＭＯＳトランジスタ１のゲートを接続し信号入力端子７とする。ＰＭＯＳトランジスタ３とＮＭＯＳトランジスタ１のドレインを接続し、ＰＭＯＳトランジスタ４とＮＭＯＳトランジスタ２のゲートに接続する。ＰＭＯＳトランジスタ４とＮＭＯＳトランジスタ２のドレインを接続し、信号出力端子８とする。ＮＭＯＳトランジスタ１，２のソースはグランドに接続する。ＰＭＯＳトランジスタ３のソースは可変電圧源に接続する。ＰＭＯＳトランジスタ４のソースは電源電圧ＶＤＤの定電圧源６に接続する。出力のＤＣ電圧はＮＭＯＳトランジスタ１のドレインより取り出しＤＣ比較器９にて比較し、その出力により電圧コントローラ１０にて可変電圧源５をコントロールすることにより調整を行う。
【００４０】
上記構成において、例えば、電源電圧ＶＤＤが３Ｖの場合、ＮＭＯＳトランジスタ２、ＰＭＯＳトランジスタ４で構成されるインバータの入力ＤＣ電圧がＶＤＤ／２の時、出力ＤＣ電圧がＶＤＤ／２となるＮＭＯＳトランジスタ２及びＰＭＯＳトランジスタ４のトランジスタサイズ比が１：３の場合、ＮＭＯＳトランジスタ１，２のトランジスタサイズを１０ＵＭ、ＰＭＯＳトランジスタ３，４のトランジスタサイズを３０ＵＭとすると、入力ＤＣ電圧が１Ｖの時、可変電圧源５の電圧を２．１Ｖとすることにより出力ＤＣ電圧をＶＤＤ／２とすることが可能である。
【００４１】
また、入力ＤＣ電圧が２Ｖの時、可変電圧源５の電圧を３．５Ｖとすることにより出力ＤＣ電圧をＶＤＤ／２とすることが可能である。
【００４２】
上記の構成によれば、入力信号のＤＣ電圧がＶＤＤ／２より高い場合においても出力信号のＤＣ電圧がＶＤＤ／２となり、信号振幅もＶＤＤを得ることが可能である。
【００４３】
なお、出力ＤＣ電圧がＶＤＤ／２と異なる出力ＤＣ電圧を得ることも可能である。
【００４４】
【発明の効果】
以上のように本発明によれば、インバータ回路のＰＭＯＳトランジスタ及びＮＭＯＳサイズをスイッチにて切り替えることにより、ＰＭＯＳトランジスタとＮＭＯＳトランジスタのサイズ比を変更し、高周波信号のＤＣ電圧レベルが電源電圧ＶＤＤのＶＤＤ／２となっていない場合においても出力信号のＤＣ電圧レベルをＶＤＤ／２とし、ＶＤＤの高周波信号振幅を得ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示す回路図
【図２】本発明の第２の実施形態を示す回路図
【図３】本発明の第３の実施形態を示す回路図
【図４】本発明の第４の実施形態を示す回路図
【図５】従来の高周波用バッファアンプの回路図
【符号の説明】
１，２，３，４，５，６  ＮＭＯＳスイッチ
７，８，９  ＰＭＯＳトランジスタ
１０，１１，１２  ＮＭＯＳトランジスタ
１３  信号入力端子
１４  信号出力端子
１５  電圧印加端子
１６  ＤＣ比較器
１７  スイッチ切り替えコントローラ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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