(57)【要約】【課題】半導体基板上に集積される第１の周波数制御端子と第２の周波数制御端子とを有する電圧制御発振器において、周波数が高くなると半導体基板との寄生成分に起因する基板損失が大きくなり、位相雑音特性が劣化する。【解決手段】可変容量素子１０８，１０９は、カソード側に対基板寄生容量が接続されるように形成されている。可変容量素子１１０，１１１は、アノード側に対基板寄生容量が接続されるように形成されている。これにより、基板への高周波信号の漏洩を防止することができる。【選択図】        図１
2004260301.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成されており、外部から制御電圧が印加される第１および第２の制御端子間の電位差に応じて発振周波数が変化する電圧制御発振器であって、
電磁誘導を発生させるための誘導性回路と、
前記第１および第２の制御端子間の電位差に応じて容量が変化し、前記誘導性回路と並列接続されて並列共振回路を構成する可変容量回路とを備え、
前記可変容量回路は、
一方の端子が前記誘導性回路の一方の端子に接続され、他方の端子が前記第１の制御端子に接続される第１の可変容量素子と、
一方の端子が前記第１の可変容量素子の他方の端子および前記第１の制御端子に接続され、他方の端子が前記誘導性回路の他方の端子に接続される第２の可変容量素子と、
一方の端子が前記誘導性回路の一方の端子に接続され、他方の端子が前記第２の制御端子に接続される第３の可変容量素子と、
一方の端子が前記第３の可変容量素子の他方の端子および前記第２の制御端子に接続され、他方の端子が前記誘導性回路の他方の端子に接続される第４の可変容量素子とを含み、
前記第１および第２の可変容量素子は、第１のデバイス構造を有しており、
前記第３および第４の可変容量素子は、前記第１のデバイス構造と異なる第２のデバイス構造を有しており、
前記第１および第２のデバイス構造は、制御電圧に対して互いに逆の容量変化特性を有しており、
前記第１および第２のデバイス構造は、共に、前記半導体基板との間の寄生容量を前記制御端子側に発生させる構造であることを特徴とする、電圧制御発振器。
【請求項２】
前記第１のデバイス構造は、ｐ型半導体と、前記ｐ型半導体の周囲を取り囲むｎ型半導体とからなるＰＮダイオードで構成され、
前記第２のデバイス構造は、ｎ型半導体と、前記ｎ型半導体の周囲を取り囲むｐ型半導体とからなるＰＮダイオードで構成され、
前記第１および第２の可変容量素子のカソード同士が接続され、前記第３および第４の可変容量素子のアノード同士が接続されていることを特徴とする、請求項１に記載の電圧制御発振器。
【請求項３】
前記第１のデバイス構造は、
ｎ型半導体上に第１の酸化膜を介して接触する第１の導電体層と、
前記第１の導電体層に電気的に接続する第１の端子と、
前記ｎ型半導体に電気的に接続する第２の端子とからなり、
前記第２のデバイス構造は、
ｐ型半導体上に第２の酸化膜を介して接触する第２の導電体層と、
前記第２の導電体層に電気的に接続する第３の端子と、
前記ｐ型半導体に電気的に接続する第４の端子とからなり、
前記第１および第２の可変容量素子の前記第２の端子同士が接続され、前記第３および第４の可変容量素子の前記第４の端子同士が接続されていることを特徴とする、請求項１に記載の電圧制御発振器。
【請求項４】
前記第１のデバイス構造は、
前記半導体基板上に形成されたｐ型ＭＯＳトランジスタと、
前記ｐ型ＭＯＳトランジスタのドレインとソースとを電気的に接続する第１の接続端子と、
前記ｐ型ＭＯＳトランジスタのゲートに接続する第２の端子とからなり、
前記第２のデバイス構造は、
前記半導体基板上に形成されたｎ型ＭＯＳトランジスタと、
前記ｎ型ＭＯＳトランジスタのドレインとソースとを電気的に接続する第３の接続端子と、
前記ｎ型ＭＯＳトランジスタのゲートに接続する第４の端子とからなり、
前記第１および第２の可変容量素子の前記第１の端子同士が接続され、前記第３および第４の可変容量素子の前記第３の端子同士が接続されていることを特徴とする、請求項１に記載の電圧制御発振器。
【請求項５】
前記第１のデバイス構造は、
ｎ型半導体上に酸化膜を介して接触する導電体層と、
前記導電体層に電気的に接続する第１の端子と、
前記ｎ型半導体に電気的に接続する第２の端子とからなり、
前記第２のデバイス構造は、
前記半導体基板上に形成されたｎ型ＭＯＳトランジスタと、
前記ｎ型ＭＯＳトランジスタのドレインとソースとを電気的に接続する第３の接続端子と、
前記ｎ型ＭＯＳトランジスタのゲートに接続する第４の端子とからなり、
前記第１および第２の可変容量素子の前記第２の端子同士が接続され、前記第３および第４の可変容量素子の前記第３の端子同士が接続されていることを特徴とする、請求項１に記載の電圧制御発振器。
【請求項６】
前記第１のデバイス構造は、
前記半導体基板上に形成されたｐ型ＭＯＳトランジスタと、
前記ｐ型ＭＯＳトランジスタのドレインとソースとを電気的に接続する第１の接続端子と、
前記ｐ型ＭＯＳトランジスタのゲートに接続する第２の端子とからなり、
前記第２のデバイス構造は、
ｐ型半導体上に酸化膜を介して接触する導電体層と、
前記導電体層に電気的に接続した第３の端子と、
前記ｐ型半導体に電気的に接続する第４の端子とからなり、
前記第１および第２の可変容量素子の前記第１の端子同士が接続され、前記第３および第４の可変容量素子の前記第４の端子同士が接続されていることを特徴とする、請求項１に記載の電圧制御発振器。
【請求項７】
前記第１および第２の可変容量素子による容量変化量と、前記第３および第４の可変容量素子による容量変化量とが実質的に等しいことを特徴とする、請求項１〜６のいずれかに記載の電圧制御発振器。
【請求項８】
さらに、前記可変容量回路は、前記第１および第２の可変容量素子による直列回路、または前記第３および第４の可変容量素子による直列回路の少なくとも一方の直列回路の両端に挿入されており、直流分を遮断する二つのコンデンサを含み、
前記二つのコンデンサが接続される前記直列回路の両端に所定の基準電位が入力されることを特徴とする、請求項７に記載の電圧制御発振器。
【請求項９】
さらに、前記可変容量回路は、前記二つのコンデンサと前記半導体基板との間に挿入されている導電体層を含む、請求項８に記載の電圧制御発振器。
【請求項１０】
さらに、前記可変容量回路は、
前記第１および第２の可変容量素子による直列回路の両端に挿入されており、直流分を遮断する二つの第１のコンデンサと、
前記第３および第４の可変容量素子による直列回路の両端に挿入されており、直流分を遮断する二つの第２のコンデンサと、
前記第１および第２の可変容量素子による直列回路と同一の構成を有し、当該直列回路と並列に接続するｎ（ｎは１以上）個の第１の直列可変容量回路と、
各前記第１の直列可変容量回路の両端に挿入されており、直流成分を遮断するための二つの第３のコンデンサと、
前記第３および第４の可変容量素子による直列回路と同一の構成を有し、当該直列回路と並列に接続するｎ（ｎは１以上）個の第２の直列可変容量回路と、
各前記第２の直列可変容量回路の両端に挿入されており、直流成分を遮断するための二つの第４のコンデンサとを備え、
前記第１および第２の可変容量素子による直列回路、各前記第１の直列可変容量回路、前記第３および第４の可変容量素子による直列回路、および各前記第２の直列可変容量回路の両端に所定の基準電位が入力され、
各前記第１の直列可変容量回路の中点に前記第１の制御端子が接続され、
各前記第２の直列可変容量回路の中点に前記第２の制御端子が接続され、
前記第１および第２の可変容量素子による直列回路の両端に入力される基準電位、およびｎ個の前記第１の直列可変容量回路の両端に入力される基準電位の内、少なくとも二つの基準電位が異なっており、
前記第３および第４の可変容量素子による直列回路の両端に入力される基準電位、およびｎ個の前記第２の直列可変容量回路の両端に入力される基準電位の内、少なくとも二つの基準電位が異なっていることを特徴とする、請求項１〜６のいずれかに記載の電圧制御発振器。
【請求項１１】
半導体基板上に形成されており、外部から制御電圧が印加される第１および第２の制御端子間の電位差に応じて発振周波数が変化する電圧制御発振器であって、
電磁誘導を発生させるための誘導性回路と、
前記第１および第２の制御端子間の電位差に応じて容量が変化し、前記誘導性回路と並列接続されて並列共振回路を構成する可変容量回路とを備え、
前記可変容量回路は、
一方の端子が前記誘導性回路の一方の端子および前記第１の制御端子に接続され、他方の端子が所定の基準電位を入力するための第１の基準電位端子に接続される第１の可変容量素子と、
一方の端子が前記第１の可変容量素子の他方の端子および前記第１の基準電位端子に接続され、他方の端子が前記誘導性回路の他方の端子および前記第１の制御端子に接続される第２の可変容量素子と、
前記第１および第２の可変容量素子による直列回路と並列に接続されており、前記第１および第２の可変容量素子と同一の二つの可変容量素子が直列に接続され、前記第１の制御端子がその両端に接続され、その接続点に第２の制御端子が接続されるｎ（ｎは１以上）個の第１の直列可変容量回路と、
前記第１および第２の可変容量素子による直列回路の両端に挿入されており、直流分を遮断する二つの第１のコンデンサと、
各前記第１の直列可変容量回路の両端に挿入されており、直流成分を遮断する二つの第２のコンデンサと、
一方の端子が前記誘導性回路の一方の端子および前記第２の制御端子に接続され、他方の端子が前記所定の基準電位を入力するための第３の基準電位端子に接続される第３の可変容量素子と、
一方の端子が前記第３の可変容量素子の他方の端子および前記第３の基準電位端子に接続され、他方の端子が前記誘導性回路の他方の端子および前記第２の制御端子に接続される第４の可変容量素子と、
前記第３および第４の可変容量素子による直列回路と並列に接続されており、前記第３および第４の可変容量素子と同一の二つの可変容量素子が直列に接続され、前記第２の制御端子がその両端に接続され、その接続点に第４の基準電位端子が接続されるｎ（ｎは１以上）個の第１の直列可変容量回路と、
前記第３および第４の可変容量素子による直列回路の両端に挿入されており、直流分を遮断する二つの第３のコンデンサと、
各前記第２の直列可変容量回路の両端に挿入されており、直流成分を遮断する二つの第４のコンデンサとを含み、
前記第１および第２の可変容量素子は、第１のデバイス構造を有しており、
前記第３および第４の可変容量素子は、前記第１のデバイス構造と異なる第２のデバイス構造を有しており、
前記第１および第２のデバイス構造は、制御電圧に対して互いに逆の容量変化特性を有しており、
前記第１および第２のデバイス構造は、共に、前記半導体基板との間の寄生容量を前記基準電位端子側に発生させる構造であり、
前記第１および第２の基準電位端子に入力される基準電位が異なっており、
前記第３および第４の基準電位端子に入力される基準電位が異なっていることを特徴とする、電圧制御発振器。
【請求項１２】
前記第１および第２のデバイス構造は、請求項２〜請求項６のいずれかに記載の第１および第２のデバイス構造であることを特徴とする、請求項１１に記載の電圧制御発振器。
【請求項１３】
送信回路、受信回路、およびアンテナを備える通信機器であって、前記送信回路および／または受信回路は、請求項１から１１のいずれかに記載の電圧制御発振器を有することを特徴とする、通信機器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電圧制御発振器に関し、より特定的には、半導体基板上に形成される電圧制御発振器に関する。
【０００２】
【従来の技術】
電圧制御発振器は、無線通信機における局部発振信号を発生させるための手段として広く使用されている。図２０は、従来の電圧制御発振器の構成例を示す図である。
【０００３】
図２０において、電圧制御発振器は、発振トランジスタ１５，１６と、インダクタ１１，１２と、ＰＮダイオード１３，１４と、電源端子８と、電流源９と、周波数制御端子１０とを含む。なお、図２０において、バイアス回路および出力端子は省略されている。以下、図２０を参照しながら、従来の電圧制御発振器の動作について説明する。
【０００４】
ＰＮダイオード１３，１４は、可変容量ダイオードである。その接合容量は、その両端に加える電位差に応じて変化する。インダクタ１１，１２とＰＮダイオード１３，１４とは、並列共振回路を構成する。図２１は、周波数制御端子１０に加える電圧（Ｖｔ）に対するＰＮダイオード１３，１４の容量変化特性を示す図である。
【０００５】
周波数制御端子１０に加える電圧を変化させることによって、ＰＮダイオード１３，１４の接合容量を変化させることができるので、インダクタ１１，１２とＰＮダイオード１３，１４とからなる並列共振回路の共振周波数を変化させることができる。電圧制御発振器は共振回路の共振周波数近傍で発振するので、周波数制御電圧を変えることで、発振周波数を所望の周波数に設定することが可能となる。発振トランジスタ１５，１６は、増幅回路として機能し、負性抵抗を発生して共振回路の寄生抵抗成分による損失をキャンセルし、発振条件を満足させる。
【０００６】
しかし、このような電圧制御発振器では、（１）周波数制御ライン（すなわち周波数制御端子１０に至るライン）、または（２）電源ライン（すなわち電源端子８に至るライン）にノイズが重畳するとＰＮダイオード１３，１４の両端の電位差が変化することとなるので、発振周波数が変動してしまうという課題があった。
【０００７】
そこで、上記課題（１）、（２）を解決するために、図２２に示す回路が使用されることがある（例えば、非特許文献１参照）。図２２に示す電圧制御発振器では、ＰＮダイオード１３，１４からなる直列回路と、これらとそれぞれ逆向きのＰＮダイオード２１，２２からなる直列回路とが並列に接続される。さらに、ＰＮダイオード２１とＰＮダイオード２２との間には、第２の周波数制御端子２０が接続される。
【０００８】
本電圧制御発振器では、周波数制御電圧の増減に対して、ＰＮダイオード１３，１４の接合容量とＰＮダイオード２１，２２の接合容量とが互いに逆方向に変化する。これにより、周波数制御端子１０および２０から入力する信号の電位差に応じて発振周波数が調整されることとなる。以下、本電圧制御発振器の原理について少し詳しく説明する。
【０００９】
はじめに、上述の課題（１）について考える。周波数制御端子１０および２０に至るラインにノイズが重畳し電圧が高くなった場合、ノイズ電圧はＰＮダイオード１３，１４にとって逆バイアス方向に作用するので、ＰＮダイオード１３，１４の容量は減少する。一方、この場合、ＰＮダイオード２１，２２にとって順バイアス方向に作用するので、ＰＮダイオード２１，２２の容量は増加する。逆に、周波数制御端子１０および２０の電圧が低くなった場合、ＰＮダイオード１３，１４にとって順バイアス方向に作用するので、ＰＮダイオード１３，１４の容量は増加し、ＰＮダイオード２１，２２によって逆バイアス方向に作用するので、ＰＮダイオード２１，２２の容量は減少する。結局、周波数制御端子１０および２０に至るラインにノイズが重畳して電圧が変化したとしても、ＰＮダイオード１３，１４およびＰＮダイオード２１，２２で構成される並列回路の総容量値は変化しないこととなる。
【００１０】
図２３は、図２２に示すＰＮダイオード１３，１４，２１，２２の作用を説明するための図である。図２３において、横軸はＰＮダイオードのカソード（ｎ型半導体側）に対するアノード（ｐ型半導体側）の電圧（Ｖｐｎ）を示し、縦軸はＰＮダイオードの容量値を示す。図２３から分かるように、ＰＮダイオード１３，１４の容量とＰＮダイオード２１，２２の容量とは、重畳されるノイズ電圧に対して互いに逆方向に変動する。したがって、ノイズが重畳したとしても、ＰＮダイオード１３，１４，２１，２２による容量値の総和は、変化しないこととなる。
【００１１】
次に、課題（２）について考える。電源端子８に至るラインにノイズが重畳し、電圧が高くなった場合、ＰＮダイオード１３，１４に対して順バイアス方向に作用するので、ＰＮダイオード１３，１４の容量は増加し、ＰＮダイオード２１，２２に対して逆バイアス方向に作用するので、ＰＮダイオード２１，２２の容量は減少する。結果、容量値の総和は変わらない。逆に、周波数制御端子１０および２０の電圧が低くなった場合、ＰＮダイオード１３，１４の容量は減少し、ＰＮダイオード２１，２２の容量は増加するので、やはり容量値の総和は変わらない。
【００１２】
このように、図２２に示した電圧制御発振器は、課題（１）、（２）に挙げたノイズによる周波数変動を抑えることが可能となる。
【００１３】
【非特許文献１】
Ｌｉ  Ｌｉｎ、Ｌｕｎｓ  Ｔｅｅ、Ｐａｕｌ  Ｒ．  Ｇｒａｙ著、「Ａ  １．４ＧＨｚ  Ｄｉｆｆｅｒａｎｔｉａｌ  Ｌｏｗ−Ｎｏｉｓｅ  ＣＭＯＳＦｒｅｑｕｅｎｃｙ  Ｓｙｎｔｈｅｓｉｚｅｒ  ｕｓｉｎｇ  ａ  Ｗｉｄｅｂａｎｄ  ＰＬＬ  Ａｒｃｈｉｔｅｃｔｕｒｅ」、２０００  ＩＥＥＥ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ  Ｃｏｎｆｅｒｅｎｃｅ、ｐｐ．２０４−２０５
【００１４】
【発明が解決しようとする課題】
上記従来の電圧制御発振器を用いれば、課題（１）、（２）の解決が可能である。しかし、上記従来の電圧制御発振器を半導体基板上に集積化した場合、半導体基板での高周波信号の損失が増えてしまい、電圧制御発振器にとって最も重要な位相雑音特性が劣化するという課題が新たに生じる。
【００１５】
以下、位相雑音特性が劣化する理由について詳細に説明する。
図２４（ａ）は、シリコン基板上に構成されるＰＮダイオードのシンボルを示す図である。図２４（ｂ）は、このシンボルに対応したシリコン基板上の断面構造を示す図である。図２４（ｂ）において、ＰＮダイオードは、アノード端子３０と、カソード端子３１と、ｐ型半導体３２と、ｎ型半導体３３と、ｎ型半導体からなるｎ型ウェル３４と、ｐ型シリコン基板３５とを有する。
【００１６】
ｐ型半導体３２とｎ型半導体３３とは、引き出し配線との接続抵抗を下げるために、高濃度にドーピングされている。ｐ型半導体３２とｎ型ウェル３４とは直接接触しているので、その界面にＰＮ接合が形成され、これらがＰＮダイオードとして作用する。
【００１７】
ところで、近年、携帯電話に代表される無線通信機が扱う周波数は年々高くなってきている。それに伴って、電圧制御発振器が取り扱う発振周波数も数百ＭＨｚから数十ＧＨｚという非常に高い周波数帯になってきている。取り扱う周波数が高くなると、素子と半導体基板との間の寄生容量成分の影響が無視できなくなるので、基板で生じる信号損失が大きくなる。そこで、この問題について詳述する。
【００１８】
図２５（ａ）は、図２４（ｂ）に示したＰＮダイオードの等価回路を示す図である。図２５（ａ）に示すように、当該等価回路は、配線抵抗などによる通常数Ω程度の値を有する直列抵抗成分４２，４３と、ＰＮ接合により構成される可変容量部分４４と、寄生容量４０と、基板抵抗４１とを有する。図２５（ｂ）は、断面構造における寄生容量４０および基板抵抗４１の対応関係を示す図である。
【００１９】
このように、ＰＮダイオードでは、ｐ型半導体３２の周りをｎ型ウェル３４が取り囲んでいるので、ｎ型ウェル３４とシリコン基板３５との接触面の面積が大きくなり、この接触部分に大きな寄生容量４０が生じる。したがって、可変容量部分４４のカソード端子３１側のグランドとの間に、寄生容量４０と基板抵抗４１とによる直列回路が、寄生成分として接続される。このように、半導体基板上に構成されるＰＮダイオードはプレーナ（層）構造を有するので、カソード側に寄生容量成分が接続されるという方向性を必ず有することとなる。
【００２０】
次に、図２４（ｂ）に示す断面構造を有するＰＮダイオードを図２２に示す電圧制御発振器に適用した場合の問題点について説明する。図２６は、図２２に示した従来の電圧制御発振器について、ＰＮダイオード部分を図２４（ｂ）に示す断面構造を有するＰＮダイオードとした場合において、寄生成分がどのように接続されるかを示した図である。図２６に示すように、ＰＮダイオード１３のカソード側には寄生成分５０が、ＰＮダイオード１４のカソード側には寄生成分５１が、ＰＮダイオード２１のカソード側には寄生成分５２が、ＰＮダイオード２２のカソード側には寄生成分５３が接続される。
【００２１】
図２２に示す電圧制御発振器は周波数制御端子間の電位差に応じて容量を変化させる差動回路であり、かつ図２５（ａ）に示す等価回路における直列抵抗４３は数Ω程度と非常に小さいので、ＰＮダイオード１３とＰＮダイオード１４との接続点は近似的に仮想接地点とみなすことができる。したがって、この接続点の電位はほとんど変動しないので、この接続点近傍に寄生成分５０および５１が接続されていたとしても、電圧制御発振器の動作時に寄生成分５０および５１には高周波信号が流れることがない。したがって、寄生成分５０および５１を原因とする信号損失は小さくなる。
【００２２】
一方、ＰＮダイオード２１のカソード側およびＰＮダイオード２２のカソード側は電位が大きく変動するので、これらに寄生成分５２および寄生成分５３が接続される状況にあっては、当該寄生成分を介して、シリコン基板に信号が漏洩することとなる。したがって、寄生成分５２および５３を原因とする信号損失が大きくなる。信号損失が生じると、電圧制御発振器を構成する並列共振回路の周波数選択特性が著しく劣化し、その結果、電圧制御発振器で重要となる位相雑音特性が悪化することとなる。
【００２３】
このように、半導体基板上に集積化する際、ＰＮダイオードのカソード側に寄生容量成分が接続するという方向性が生まれるので、従来の電圧制御発振器には、位相雑音特性が劣化するという課題があった。
【００２４】
それゆえ、本発明の目的は、半導体基板上に集積したとしても位相雑音特性が劣化することのない電圧制御発振器を提供することである。
【００２５】
【課題を解決するための手段および発明の効果】
第１の発明は、半導体基板上に形成されており、外部から制御電圧が印加される第１および第２の制御端子間の電位差に応じて発振周波数が変化する電圧制御発振器であって、
電磁誘導を発生させるための誘導性回路と、
第１および第２の制御端子間の電位差に応じて容量が変化し、誘導性回路と並列接続されて並列共振回路を構成する可変容量回路とを備え、
可変容量回路は、
一方の端子が誘導性回路の一方の端子に接続され、他方の端子が第１の制御端子に接続される第１の可変容量素子と、
一方の端子が第１の可変容量素子の他方の端子および第１の制御端子に接続され、他方の端子が誘導性回路の他方の端子に接続される第２の可変容量素子と、
一方の端子が誘導性回路の一方の端子に接続され、他方の端子が第２の制御端子に接続される第３の可変容量素子と、
一方の端子が第３の可変容量素子の他方の端子および第２の制御端子に接続され、他方の端子が誘導性回路の他方の端子に接続される第４の可変容量素子とを含み、
第１および第２の可変容量素子は、第１のデバイス構造を有しており、
第３および第４の可変容量素子は、第１のデバイス構造と異なる第２のデバイス構造を有しており、
第１および第２のデバイス構造は、制御電圧に対して互いに逆の容量変化特性を有しており、
第１および第２のデバイス構造は、共に、半導体基板との間の寄生容量を制御端子側に発生させる構造であることを特徴とする。
【００２６】
第１の発明によれば、相異なる二つのデバイス構造を用いることによって、互いに逆の容量変化特性を有し、かつ仮想接地点近傍に可変容量素子の寄生容量を発生させることとか可能となるので、高周波信号の基板への漏洩を防止することができる。したがって、半導体基板上に集積したとしても位相雑音特性が劣化することとのない電圧制御発振器が提供されることとなる。
【００２７】
第２の発明は、第１の発明に従属する発明であって、第１のデバイス構造は、ｐ型半導体と、ｐ型半導体の周囲を取り囲むｎ型半導体とからなるＰＮダイオードで構成され、
第２のデバイス構造は、ｎ型半導体と、ｎ型半導体の周囲を取り囲むｐ型半導体とからなるＰＮダイオードで構成され、
第１および第２の可変容量素子のカソード同士が接続され、第３および第４の可変容量素子のアノード同士が接続されていることを特徴とする。
【００２８】
第２の発明によれば、第１および第２の可変容量素子を構成するＰＮダイオードのカソード側に寄生容量が接続され、第３および第４の可変容量素子を構成するＰＮダイオードのアノード側に寄生容量が接続されることとなるので、仮想接地点近傍に寄生容量が接続されることとなる。
【００２９】
第３の発明は、第１の発明に従属する発明であって、第１のデバイス構造は、
ｎ型半導体上に第１の酸化膜を介して接触する第１の導電体層と、
第１の導電体層に電気的に接続する第１の端子と、
ｎ型半導体に電気的に接続する第２の端子とからなり、
第２のデバイス構造は、
ｐ型半導体上に第２の酸化膜を介して接触する第２の導電体層と、
第２の導電体層に電気的に接続する第３の端子と、
ｐ型半導体に電気的に接続する第４の端子とからなり、
第１および第２の可変容量素子の第２の端子同士が接続され、第３および第４の可変容量素子の第４の端子同士が接続されていることを特徴とする。
【００３０】
第３の発明によれば、第１および第２の可変容量素子の第２の端子側に寄生容量が接続され、第３および第４の可変容量素子の第４の端子側に寄生容量が接続されることとなるので、仮想接地点近傍に寄生容量が接続されることとなる。
【００３１】
第４の発明は、第１の発明に従属する発明であって、第１のデバイス構造は、
半導体基板上に形成されたｐ型ＭＯＳトランジスタと、
ｐ型ＭＯＳトランジスタのドレインとソースとを電気的に接続する第１の接続端子と、
ｐ型ＭＯＳトランジスタのゲートに接続する第２の端子とからなり、
第２のデバイス構造は、
半導体基板上に形成されたｎ型ＭＯＳトランジスタと、
ｎ型ＭＯＳトランジスタのドレインとソースとを電気的に接続する第３の接続端子と、
ｎ型ＭＯＳトランジスタのゲートに接続する第４の端子とからなり、
第１および第２の可変容量素子の第１の端子同士が接続され、第３および第４の可変容量素子の第３の端子同士が接続されていることを特徴とする。
【００３２】
第４の発明によれば、第１および第２の可変容量素子の第１の端子側に寄生容量が接続され、第３および第４の可変容量素子の第３の端子側に寄生容量が接続されることとなるので、仮想接地点近傍に寄生容量が接続されることとなる。
【００３３】
第５の発明は、第１の発明に従属する発明であって、第１のデバイス構造は、
ｎ型半導体上に酸化膜を介して接触する導電体層と、
導電体層に電気的に接続する第１の端子と、
ｎ型半導体に電気的に接続する第２の端子とからなり、
第２のデバイス構造は、
半導体基板上に形成されたｎ型ＭＯＳトランジスタと、
ｎ型ＭＯＳトランジスタのドレインとソースとを電気的に接続する第３の接続端子と、
ｎ型ＭＯＳトランジスタのゲートに接続する第４の端子とからなり、
第１および第２の可変容量素子の第２の端子同士が接続され、第３および第４の可変容量素子の第３の端子同士が接続されていることを特徴とする。
【００３４】
第５の発明によれば、第１および第２の可変容量素子の第２の端子側に寄生容量が接続され、第３および第４の可変容量素子の第３の端子側に寄生容量が接続されることとなるので、仮想接地点近傍に寄生容量が接続されることとなる。
【００３５】
第６の発明は、第１の発明に従属する発明であって、第１のデバイス構造は、
半導体基板上に形成されたｐ型ＭＯＳトランジスタと、
ｐ型ＭＯＳトランジスタのドレインとソースとを電気的に接続する第１の接続端子と、
ｐ型ＭＯＳトランジスタのゲートに接続する第２の端子とからなり、
第２のデバイス構造は、
ｐ型半導体上に酸化膜を介して接触する導電体層と、
導電体層に電気的に接続した第３の端子と、
ｐ型半導体に電気的に接続する第４の端子とからなり、
第１および第２の可変容量素子の第１の端子同士が接続され、第３および第４の可変容量素子の第４の端子同士が接続されていることを特徴とする。
【００３６】
第６の発明によれば、第１および第２の可変容量素子の第１の端子側に寄生容量が接続され、第３および第４の可変容量素子の第１の端子側に寄生容量が接続されることとなるので、仮想接地点近傍に寄生容量が接続されることとなる。
【００３７】
第７の発明は、第１〜６のいずれかの発明に従属する発明であって、第１および第２の可変容量素子による容量変化量と、第３および第４の可変容量素子による容量変化量とが実質的に等しいことを特徴とする。
【００３８】
第７の発明によれば、制御端子や電源からのラインにノイズが重畳したとしても、総容量が変化しないので、ノイズによる発振周波数への影響を防止することとが可能となる。
【００３９】
第８の発明は、第７の発明に従属する発明であって、さらに、可変容量回路は、第１および第２の可変容量素子による直列回路、または第３および第４の可変容量素子による直列回路の少なくとも一方の直列回路の両端に挿入されており、直流分を遮断する二つのコンデンサを含み、
二つのコンデンサが接続される直列回路の両端に所定の基準電位が入力されることを特徴とする。
【００４０】
第８の発明によれば、当該二つのコンデンサの容量値を調整することによって、容量変化特性を変えることが可能となる。また、電源からのノイズが可変容量素子に漏れ込むのを防止することが可能となる。
【００４１】
第９の発明は、第８の発明に従属する発明であって、さらに、可変容量回路は、二つのコンデンサと半導体基板との間に挿入されている導電体層を含む。
【００４２】
第９の発明によれば、基板への高周波信号の漏洩を防止することが可能となる。
【００４３】
第１０の発明は、第１〜６のいずれかの発明に従属する発明であって、さらに、可変容量回路は、
第１および第２の可変容量素子による直列回路の両端に挿入されており、直流分を遮断する二つの第１のコンデンサと、
第３および第４の可変容量素子による直列回路の両端に挿入されており、直流分を遮断する二つの第２のコンデンサと、
第１および第２の可変容量素子による直列回路と同一の構成を有し、当該直列回路と並列に接続するｎ（ｎは１以上）個の第１の直列可変容量回路と、
各第１の直列可変容量回路の両端に挿入されており、直流成分を遮断するための二つの第３のコンデンサと、
第３および第４の可変容量素子による直列回路と同一の構成を有し、当該直列回路と並列に接続するｎ（ｎは１以上）個の第２の直列可変容量回路と、
各第２の直列可変容量回路の両端に挿入されており、直流成分を遮断するための二つの第４のコンデンサとを備え、
第１および第２の可変容量素子による直列回路、各第１の直列可変容量回路、第３および第４の可変容量素子による直列回路、および各第２の直列可変容量回路の両端に所定の基準電位が入力され、
各第１の直列可変容量回路の中点に第１の制御端子が接続され、
各第２の直列可変容量回路の中点に第２の制御端子が接続され、
第１および第２の可変容量素子による直列回路の両端に入力される基準電位、およびｎ個の第１の直列可変容量回路の両端に入力される基準電位の内、少なくとも二つの基準電位が異なっており、
第３および第４の可変容量素子による直列回路の両端に入力される基準電位、およびｎ個の第２の直列可変容量回路の両端に入力される基準電位の内、少なくとも二つの基準電位が異なっていることを特徴とする。
【００４４】
第１０の発明によれば、容量変化特性が異なる直列可変容量回路が並列に接続されることとなるので、回路全体の容量変化特性の線形性を高めることが可能となる。したがって、制御ラインや電源ラインに重畳するノイズの影響をより防止することが可能となる。
【００４５】
第１１の発明は、半導体基板上に形成されており、外部から制御電圧が印加される第１および第２の制御端子間の電位差に応じて発振周波数が変化する電圧制御発振器であって、
電磁誘導を発生させるための誘導性回路と、
第１および第２の制御端子間の電位差に応じて容量が変化し、誘導性回路と並列接続されて並列共振回路を構成する可変容量回路とを備え、
可変容量回路は、
一方の端子が誘導性回路の一方の端子および第１の制御端子に接続され、他方の端子が所定の基準電位を入力するための第１の基準電位端子に接続される第１の可変容量素子と、
一方の端子が第１の可変容量素子の他方の端子および第１の基準電位端子に接続され、他方の端子が誘導性回路の他方の端子および第１の制御端子に接続される第２の可変容量素子と、
第１および第２の可変容量素子による直列回路と並列に接続されており、第１および第２の可変容量素子と同一の二つの可変容量素子が直列に接続され、第１の制御端子がその両端に接続され、その接続点に第２の制御端子が接続されるｎ（ｎは１以上）個の第１の直列可変容量回路と、
第１および第２の可変容量素子による直列回路の両端に挿入されており、直流分を遮断する二つの第１のコンデンサと、
各第１の直列可変容量回路の両端に挿入されており、直流成分を遮断する二つの第２のコンデンサと、
一方の端子が誘導性回路の一方の端子および第２の制御端子に接続され、他方の端子が所定の基準電位を入力するための第３の基準電位端子に接続される第３の可変容量素子と、
一方の端子が第３の可変容量素子の他方の端子および第３の基準電位端子に接続され、他方の端子が誘導性回路の他方の端子および第２の制御端子に接続される第４の可変容量素子と、
第３および第４の可変容量素子による直列回路と並列に接続されており、第３および第４の可変容量素子と同一の二つの可変容量素子が直列に接続され、第２の制御端子がその両端に接続され、その接続点に第４の基準電位端子が接続されるｎ（ｎは１以上）個の第１の直列可変容量回路と、
第３および第４の可変容量素子による直列回路の両端に挿入されており、直流分を遮断する二つの第３のコンデンサと、
各第２の直列可変容量回路の両端に挿入されており、直流成分を遮断する二つの第４のコンデンサとを含み、
第１および第２の可変容量素子は、第１のデバイス構造を有しており、
第３および第４の可変容量素子は、第１のデバイス構造と異なる第２のデバイス構造を有しており、
第１および第２のデバイス構造は、制御電圧に対して互いに逆の容量変化特性を有しており、
第１および第２のデバイス構造は、共に、半導体基板との間の寄生容量を基準電位端子側に発生させる構造であり、
第１および第２の基準電位端子に入力される基準電位が異なっており、
第３および第４の基準電位端子に入力される基準電位が異なっていることを特徴とする。
【００４６】
第１１の発明によれば、第１の発明と同様の効果を有するのに加え、第１０の発明と同様の効果を有することとなる。
【００４７】
第１２の発明は、第１１の発明に従属する発明であって、第１および第２のデバイス構造は、第２〜６のいずれかの発明に係る第１および第２のデバイス構造であることを特徴とする。
【００４８】
第１３の発明は、送信回路、受信回路、およびアンテナを備える通信機器であって、送信回路および／または受信回路は、第１〜１１のいずれかの発明に係る電圧制御発振器を有することを特徴とする。
【００４９】
第１３の発明によれば、位相雑音特性が劣化することのない通信機器が提供されることとなる。
【００５０】
【発明の実施の形態】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る電圧制御発振器の回路構成を示す図である。なお、図１において、バイアス回路や出力回路は省略している。図１において、電圧制御発振器は、発振トランジスタ１０６，１０７と、誘導性素子であるインダクタ１０４，１０５と、電源端子１００と、電流源１０１と、周波数制御端子１０２，１０３と、可変容量素子１０８，１０９，１１０，１１１とを備える。
【００５１】
インダクタ１０４とインダクタ１０５とは、直列に接続される。その接続点には、電源端子１００が接続する。可変容量素子１０８と可変容量素子１０９とは直列に接続される。その接続点には、周波数制御端子１０２が接続される。可変容量素子１１０と可変容量素子１１１とは直列に接続される。その接続点には、周波数制御端子１０３が接続される。可変容量素子１０８および１０９による直列回路と可変容量素子１１０および１１１による直列回路とは、並列に接続される。この並列回路とインダクタ１０４および１０５による直列回路が並列に接続され、並列共振回路を構成する。
【００５２】
当該並列共振回路の両端には、出力端子（図示せず）が接続され、この出力端子から発振信号が出力される。
【００５３】
当該並列共振回路の一端には、発振トランジスタ１０６のドレインおよび発振トランジスタ１０７のゲートが接続される。当該並列共振回路の他端には、発振トランジスタ１０６のゲートおよび発振トランジスタ１０７のドレインが接続される。発振トランジスタ１０６のソースと発振トランジスタ１０７のソースとが接続され、それに並列に電流源１０１が接続されて接地されている。
【００５４】
可変容量素子１０８，１０９，１１０，１１１は、ＰＮダイオードからなる。
【００５５】
周波数制御端子１０２は、可変容量素子１０８，１０９の容量を変化させるための電圧を加えるための端子である。周波数制御端子１０３は、可変容量素子１１０，１１１の容量を変化させるための電圧を加えるための端子である。周波数制御端子１０２，１０３は、差動周波数制御端子として機能し、これらの電位差を変化させることによって、可変容量素子１０８，１０９および可変容量素子１１０，１１１の接合容量を変化させることができる。これにより、並列共振回路の共振周波数を変化させることが可能となる。
【００５６】
可変容量素子１０８，１０９と可変容量素子１１０，１１１とは、逆向きに接続されているので、可変容量素子１０８，１０９の接合容量と可変容量素子１１０，１１１の接合容量とは、周波数制御電圧の増減に対して、互いに逆方向に変化する特性を有する。これにより、周波数制御ライン（周波数制御端子１０２，１０３に至るライン）や電源ライン（電源端子１００に至るライン）にノイズが重畳したとしても、並列回路の総容量値が変化しないこととなる。
【００５７】
発振トランジスタ１０６，１０７は、増幅回路として機能し、負性抵抗を発生して共振回路の寄生抵抗成分による損失をキャンセルし、発振条件を満足させる。
【００５８】
電圧制御発振器は共振回路の共振周波数近傍で発振するので、周波数制御電圧を変えることで、発振周波数を所望の周波数に設定することが可能となる。
【００５９】
図２（ａ）は、半導体基板上に可変容量素子１０８を形成した場合の断面構造、および可変容量素子１０９を形成した場合の断面構造を示す図である。図２（ｂ）は、半導体基板上に可変容量素子１０８を形成した場合の等価回路、および可変容量素子１０９を形成した場合の等価回路を示す図である。可変容量素子１０８と可変容量素子１０９とは同一の構造であるので、以下、代表して可変容量素子１０８について説明する。可変容量素子１０８は、アノード端子２００と、カソード端子２０１と、ｐ型半導体２０２と、ｎ型半導体２０３と、ｎ型ウェル２０４と、ｐ型シリコン基板２０５とを含む。
【００６０】
ｐ型半導体２０２およびｎ型半導体２０３は、引き出し配線との接続抵抗を下げるために、高濃度にドーピングされている。ｐ型半導体２０２とｎ型ウェル２０４とが接触する部分にＰＮ接合が形成され、この部分がＰＮダイオードとして動作する。
【００６１】
図２（ｂ）に示すように、可変容量素子１０８は、可変容量２１２と、寄生容量２１３と、基板抵抗２１４と、通常数Ω程度と小さい直列抵抗成分２１０，２１１とを有する。可変容量素子１０８はｐ型半導体２０２の周りをｎ型ウェル２０４で取り囲んでいるので、可変容量２１２のカソード端子２０１側に、寄生容量２１３と基板抵抗２１４との直列回路が並列接続される。
【００６２】
図３（ａ）は、半導体基板上に可変容量素子１１０を形成した場合の断面構造、および可変容量素子１１１を形成した場合の断面構造を示す図である。図３（ｂ）は、半導体基板上に可変容量素子１１０を形成した場合の等価回路、および可変容量素子１１１を形成した場合の等価回路を示す図である。可変容量素子１１０と可変容量素子１１１とは同一の構造であるので、以下、代表して可変容量素子１１０について説明する。可変容量素子１１０は、アノード端子３００と、カソード端子３０１と、ｐ型半導体３０２と、ｎ型半導体３０３と、ｐ型ウェル３０４と、ｎ型ウェル３０５と、ｐ型シリコン基板２０５とを含む。
【００６３】
ｐ型半導体３０２およびｎ型半導体３０３は、引き出し配線との接続抵抗を下げるために、高濃度にドーピングされている。
【００６４】
通常、ｐ型シリコン基板２０５はグランド電位であるので、ｎ型ウェル３０５は電源（図示せず）に接続される。したがって、ｐ型シリコン基板２０５とｎ型ウェル３０５とのＰＮ接合は、逆バイアスとなり、寄生容量が形成される。図３（ａ）に示す可変容量素子１１０，１１１では、ｐ型ウェル３０４とｎ型半導体３０３とが接触する部分にＰＮ接合が形成され、この部分がＰＮダイオードとして動作する。
【００６５】
図３（ｂ）に示すように、可変容量素子１１０は、可変容量３１２と、寄生容量３１３と、基板抵抗３１４と、通常数Ω程度と小さい直列抵抗成分２１０，２１１とを有する。可変容量素子１１０はｎ型半導体３０３の周りをｐ型ウェル３０４が取り囲んでいるので、可変容量３１２のアノード端子３００側に、寄生容量３１３と基板抵抗３１４との直列回路が並列接続される。
【００６６】
上記に示すように、第１の実施形態では、可変容量素子１０８，１０９として、図２（ａ）に示した断面構造のＰＮダイオードを用い、可変容量素子１１０，１１１として、図３（ａ）に示した断面構造のＰＮダイオードを用いる。
【００６７】
図４は、図１に示した電圧制御発振器における可変容量素子部分に、寄生成分を合わせて示した図である。図４において、寄生成分３１０ａ〜３１３ａは、それぞれ、可変容量素子１０８〜１１１の寄生成分を示している。
【００６８】
図２（ｂ）に示したように、可変容量素子１０８，１０９のカソード側に寄生容量および基板抵抗が並列接続されるので、図４に示すように、可変容量素子１０８，１０９のカソード側である周波数制御端子１０２の接続点側に寄生成分３１０ａ，３１１ａが並列接続される。
【００６９】
また、図３（ｂ）に示したように、可変容量素子１１０，１１１のアノード側に寄生容量および基板抵抗が並列接続されるので、図４に示すように、可変容量素子１１０，１１１のアノード側である周波数制御端子１０３の接続点側に寄生成分３１２ａ，３１３ａが並列接続される。
【００７０】
図１に示す電圧制御発振器は周波数制御端子間の電位差に応じて容量を変化させる差動回路であり、かつ図２（ｂ）に示す等価回路における直列抵抗２１１は数Ω程度と非常に小さいので、可変容量素子１０８と可変容量素子１０９との接続点は、近似的に仮想接地点とみなすことができる。同様に、可変容量素子１１０と可変容量素子１１１との接続点は、近似的に仮想接地点とみなすことができる。仮想接地点は、電圧制御発振器の動作時であっても、電位がほとんど変動しないので、寄生成分が接続されても信号の損失が生じない。
【００７１】
このように、第１の実施形態に係る電圧制御発振器は、相異なる二つのデバイス構造の可変容量素子を用い、かつ互いに逆関係に接続することによって、ノイズの重畳による影響を防止すると共に半導体基板との間の寄生容量を仮想接地点側に発生させることとが可能となるので、信号の損失を生じない。したがって、共振回路の周波数選択特性が劣化しないので、位相雑音特性の優れた電圧制御発振器を提供することが可能となる。
【００７２】
なお、ノイズによる周波数変動の抑圧効果を高めるために、可変容量素子１０８，１０９と可変容量素子１１０，１１１とは、周波数制御電圧に対して、逆方向かつ同一の容量変化量を有することが望ましい。図５は、この場合の可変容量特性を示す図である。図５（ａ）は、可変容量素子１０８，１０９の可変容量変化特性を示す図である。図５（ｂ）は、可変容量素子１１０，１１１の可変容量変化特性を示す図である。
【００７３】
図５に示すように、可変容量素子１０８，１０９の容量変化量ΔＣ１と可変容量素子１１０，１１１の容量変化量ΔＣ２とが等しくなるように、可変容量素子１０８，１０９，１１０，１１１のデバイスサイズが適切に選択すれば、ノイズ電圧が増減した場合、可変容量素子１０８，１０９の容量と可変容量素子１１０，１１１の容量とが同一の割合で逆方向に変化することとなるので、ノイズによる周波数変動の抑圧効果を高めることが可能となる。
【００７４】
なお、容量の変化量を調整するための構成は、上記に限られない。図６は、容量の変化量を調整するための他の構成を示す図である。図６に示す電圧制御発振器は、図１に示した可変容量素子１０８および１０９からなる直列回路の両端にコンデンサ４０５，４０６を接続し、これらの間に抵抗４０７，４０８を並列接続し、抵抗４０７，４０８の一端にバイアス端子４０２を接続する。
【００７５】
可変容量素子１１０，１１１側も、可変容量素子１１０および１１１からなる直列回路の両端にコンデンサを接続し、これらの間に二つの抵抗をそれぞれ並列接続し、バイアス端子を接続することによって、同様に構成されるが、ここでは、図示を省略する。
【００７６】
バイアス端子４０２での電位は、予め設定された値に固定されている。
【００７７】
図７は、図６に示したコンデンサ４０５，４０６を半導体基板上に形成した場合の断面構造を示す図である。図７に示すように、コンデンサ４０５，４０６を形成した半導体基板は、絶縁層４１０，４１１，４１２と、シリコン基板４１３と、コンデンサの上部電極４２０，４２１と、コンデンサの下部電極４２２，４２３と、導電体層４２４とを含む。コンデンサ４０５は、上部電極４２０と下部電極４２２とで構成される。コンデンサ４０６は、上部電極４２１と下部電極４２３とで構成される。導電体層４２４は、コンデンサ４０５，４０６とシリコン基板４１３との間に挿入されている。
【００７８】
ここで、可変容量素子１０８，１０９の容量値をそれぞれＣ１とし、コンデンサ４０５，４０６の容量値をそれぞれＣ２とする。この場合、可変容量素子１０８，１０９とコンデンサ４０５，４０６との直列回路の合計容量Ｃｔｏｔａｌは、
Ｃｔｏｔａｌ＝Ｃ１・Ｃ２／（Ｃ１＋Ｃ２）
となる。
【００７９】
このとき、Ｃ２の値を適切に選択すればＣｔｏｔａｌの変化量を調整できる。たとえば、Ｃ１の値がその両端の電位差によって０．５ｐＦから１．０ｐＦまで変化する場合、Ｃ２として０．５ｐＦを選べばＣｔｏｔａｌの変化は０．２５から０．３３ｐＦと小さくできる。さらに、本構成によればコンデンサ４０５とコンデンサ４０６とによって、可変容量素子１０８，１０９の端子に漏れ込む電源からのノイズを小さくする効果も得られる。
【００８０】
次に、図７の断面構造において、コンデンサ４０５，４０６とシリコン基板４１３との間に挿入した導電体層４２４の効果について説明する。図８（ａ）は、導電体層４２４がない場合の寄生成分を示す図である。図８（ｂ）は、導電体層４２４が存在する場合の寄生成分を示す図である。
【００８１】
図８（ａ）に示すように、導電体層４２４がない場合の寄生成分としては、下部電極４２２とシリコン基板４１３との間に発生する寄生容量４３０、下部電極４２３とシリコン基板４１３との間に発生する寄生容量４３１、および基板抵抗４３２が存在する。導電体層４２４がない場合、寄生容量４３０，４３１を介して、基板抵抗４３２に高周波信号が漏洩し、信号損失が生じることとなる。
【００８２】
一方、図８（ｂ）に示すように、導電体層４２４が存在する場合の寄生成分としては、下部電極４２２と導電体層４２４との間に発生する寄生容量４３０ａ、および下部電極４２３と導電体層４２４との間に発生する寄生容量４３１ａが存在する。この場合、導電体層４２４の抵抗値は非常に小さく実質上短絡と見なせるので、寄生容量４３０ａおよび４３１ａは、導電体層４２４によって接続される。したがって、高周波信号が基板に漏洩することはない。このように、導電体層４２４を用いることで、半導体基板での信号損失を低減でき、電圧制御発振器の位相雑音特性をさらに向上させることが可能となる。
【００８３】
（第２の実施形態）
図９（ａ）は、本発明の第２の実施形態に係る電圧制御発振器における第１および第２の可変容量素子を半導体基板上に形成した場合の断面構造を示す図である。図９（ｂ）は、図９（ａ）に示す可変容量素子の等価回路を示す図である。図９（ａ）に示す第１および第２の可変容量素子は、第１の実施形態における可変容量素子１０８および１０９に相当する。第１の可変容量素子と第２可変容量素子との構造は同一であるので、代表して、第１の可変容量素子について説明する。なお、第１の実施形態と同様の部分については、同一の参照符号を付し、説明を省略する。
【００８４】
図９（ａ）において、第１の可変容量素子は、ｎ型半導体５０５と、バルク端子５２０と、ｎ型ウェル５０６と、ゲート端子５００と、ゲート電極５０９と、ゲート酸化膜５０８と、ｐ型シリコン基板５０７とを含む。
【００８５】
ｎ型半導体５０５は、配線との接続抵抗を下げるために高濃度にドーピングされている。バルク端子５２０は、ｎ型半導体５０５を介して、ｎ型ウェル５０６に接続される。ゲート電極５０９は、ゲート酸化膜５０８を介してｎ型ウェル５０６と接触すると共に、ゲート端子５００に電気的に接続される。
【００８６】
図９（ａ）に示す第１の可変容量素子において、ゲート端子５００の電位をバルク端子５２０より高くすると、ｎ型ウェル５０６内部の自由電子が増える。その結果、ゲート端子５００とバルク端子５２０との間の直列容量が減少する。このように、ゲート端子５００に加える電位を変化させることによって、ゲート端子５００とバルク端子５２０との間の直列容量を変化させることができるので、ゲート端子５００側に可変容量５１２が形成される。したがって、可変容量５１２はｎ型ウェル５０６で囲まれた領域に形成されることとなるので、寄生成分である寄生容量５１３および基板抵抗５１４は、可変容量５１２に対してバルク端子５２０側に並列に接続されることとなる。
【００８７】
第１の可変容量素子のバルク端子と第２の可変容量素子のバルク端子とが接続され、直列回路を構成する。
【００８８】
図１０は、図１に示す回路において可変容量素子１０８と可変容量素子１０９とから成る直列回路を、図９（ａ）に示す可変容量素子のバルク端子５２０同士を接続した直列回路で置き換えた場合のＶｔ１に対する容量変化を示す図である。
【００８９】
図１１（ａ）は、本発明の第２の実施形態に係る電圧制御発振器における第３および第４の可変容量素子を半導体基板上に形成した場合の断面構造を示す図である。図１１（ｂ）は、図１１（ａ）に示す可変容量素子の等価回路を示す図である。図１１（ａ）に示す第３および第４の可変容量素子は、第１の実施形態における可変容量素子１１０および１１１に相当する。第３の可変容量素子と第４可変容量素子との構造は同一であるので、代表して、第３の可変容量素子について説明する。図１１において、第１の実施形態と同様の部分については、同一の参照符号を付し、説明を省略する。また、図９に示した部分と同一の部分については、同一の参照符号を付し、説明を省略する。
【００９０】
図１１（ａ）において、第３の可変容量素子は、ｐ型半導体５２５と、バルク端子５２１と、ｐ型ウェル５２６と、ｎ型ウェル５２７と、ゲート端子５２２と、ゲート電極５２４と、ゲート酸化膜５２３と、ｐ型シリコン基板５０７とを含む。
【００９１】
ｐ型半導体５２５は、配線との接続抵抗を下げるために、高濃度にドーピングされている。バルク端子５２１は、ｐ型半導体５２５を介して、ｐ型ウェル５２６に接続される。ゲート電極５２４は、ゲート酸化膜５２３を介してｐ型ウェル５２６と接触すると共に、ゲート端子５２２に電気的に接続される。
【００９２】
図１１（ａ）に示す第３の可変容量素子において、ゲート端子５２２の電位をバルク端子５２１より高くすると、ｐ型ウェル５２６内部のホールが増える。その結果、ゲート端子５２２とバルク端子５２１との間の直列容量が減少する。このように、ゲート端子５２２に加える電位を変化させることによって、ゲート端子５２２とバルク端子５２１との間の直列容量を変化させることができるので、ゲート端子側に可変容量５３２が形成される。したがって、可変容量５３２はｐ型ウェル５２６に囲まれた領域に形成されることとなるので、寄生成分である寄生容量５３３および基板抵抗５３４は、可変容量５３２に対してバルク端子５２１側に並列に接続されることとなる。
【００９３】
第３の可変容量素子のバルク端子と第４の可変容量素子のバルク端子とが接続され、直列回路を構成する。
【００９４】
図１２は、図１に示す回路において可変容量素子１１０と可変容量素子１１１とから成る直列回路を、図１１（ａ）に示す可変容量素子のバルク端子５２１同士を接続した直列回路で置き換えた場合のＶｔ２に対する容量変化を示す図である。
【００９５】
図１０および図１２に示すように、第１および第２の可変容量素子と第３および第４の可変容量素子とは、周波数制御電圧の増幅に対して互いに逆方向の容量変化特性を有する。第２の実施形態では、第１の実施形態と異なり、制御電圧を入力する端子は、ゲート端子に限られるので、第１の実施形態のように、可変容量素子を逆方向に接続するといったことは行わない。しかし、第１および第２の可変容量素子を形成するためのデバイス構造と第３および第４の可変容量素子を形成するためのデバイス構造とが相異なるデバイス構造となっており、かつ制御電圧に対して互いに逆の容量変化を示すこととなるので、ノイズが重畳することによる影響を防止することが可能となる。
【００９６】
このように、第２の実施形態では、図１における可変容量素子１０８および可変容量素子１０９を図９（ａ）に示した可変容量素子で置き換えると共に、可変容量素子１１０および可変容量素子１１１を図１１（ａ）に示した可変容量素子で置き換え、各可変容量素子のバルク端子が向かい合うように接続する。このとき、第１から第４の可変容量素子は、いずれもバルク端子側（周波数制御端子１０２，１０３が接続される側）に大きな寄生成分を接続することとなる。第１の実施形態で説明したように、この接続点は電圧制御発振器の仮想接地点であるので、動作時であっても電位はほとんど変動しない。したがって、寄生成分が接続されても信号の損失を小さくすることができるので、半導体基板における信号損失を低減でき、位相雑音特性の優れた電圧制御発振器を提供することが可能となる。
【００９７】
（第３の実施形態）
図１３（ａ）は、本発明の第３の実施形態に係る電圧制御発振器における第１および第２の可変容量素子を半導体基板上に形成した場合の断面構造を示す図である。図１３（ｂ）は、図１３（ａ）に示す可変容量素子の等価回路を示す図である。図１３（ａ）に示す第１および第２の可変容量素子は、第１の実施形態における可変容量素子１０８および１０９に相当する。第１の可変容量素子と第２可変容量素子との構造は同一であるので、代表して、第１の可変容量素子について説明する。なお、第１の実施形態と同様の部分については、同一の参照符号を付し、説明を省略する。
【００９８】
図１３（ａ）において、第１の可変容量素子は、ゲート端子６００と、ドレイン・ソース端子６０１と、ｐ型半導体６０３，６０４と、ｎ型ウェル６０６と、ｐ型シリコン基板６０７と、ゲート酸化膜６０８と、ゲート電極６０９と、チャネル（反転層）６１０とを含む。第１の可変容量素子は、ｐ型ＭＯＳトランジスタである。
【００９９】
ｐ型半導体６０３，６０４は、配線との接続抵抗を下げるために、高濃度にドーピングされている。ドレイン・ソース端子６０１は、ｐ型半導体６０４を介して、ｎ型ウェル６０６に接続される。ゲート電極６０９は、ゲート酸化膜６０８を介して、ｎ型ウェル６０６と接触すると共に、ゲート端子６００に電気的に接続される。
【０１００】
図１３（ａ）に示す第１の可変容量素子において、ゲート端子６００とドレイン・ソース端子６０１と間の電位差を変化させると、その電位差に応じてチャネル６１０の幅が変化する。すなわち、ゲート端子６００側の電位を下げると、チャネルが減少して、ゲート端子６００とドレイン・ソース端子６０１との間の直列容量が大きくなる。逆に、ゲート端子６００側の電位を上げると、チャネルが増加して、ゲート端子６００とドレイン・ソース端子６０１との間の直列容量が小さくなる。このように、第１の可変容量素子はｎ型ウェル６０６で囲まれたチャネル６１０の増減によって容量値を変化させることとなるので、ゲート端子６００側に可変容量６１２が形成される。グランドとの間の寄生容量６１３および基板抵抗６１４による寄生成分は、可変容量６１２に対して、ドレイン・ソース端子６０１側に接続されることとなる。
【０１０１】
第１の可変容量素子のドレイン・ソース端子と第２の可変容量素子のドレイン・ソース端子とが接続され、直列回路を構成する。
【０１０２】
図１４は、図１に示す回路において可変容量素子１０８と可変容量素子１０９とから成る直列回路を、図１３（ａ）に示す可変容量素子のドレイン・ソース端子６０１同士を接続した直列回路で置き換えた場合のＶｔ１に対する容量変化を示す図である。
【０１０３】
図１５（ａ）は、本発明の第３の実施形態に係る電圧制御発振器における第３および第４の可変容量素子を半導体基板上に形成した場合の断面構造を示す図である。図１５（ｂ）は、図１５（ａ）に示す可変容量素子の等価回路を示す図である。図１５（ａ）に示す第３および第４の可変容量素子は、第１の実施形態における可変容量素子１１０および１１１に相当する。第３の可変容量素子と第４可変容量素子との構造は同一であるので、代表して、第３の可変容量素子について説明する。図１５において、第１の実施形態と同様の部分については、同一の参照符号を付し、説明を省略する。また、図１３に示した部分と同一の部分については、同一の参照符号を付し、説明を省略する。
【０１０４】
図１５（ａ）において、第３の可変容量素子は、ゲート端子６３０と、ドレイン・ソース端子６３１と、ｎ型半導体６４０，６４１と、ｐ型ウェル６３４と、ｐ型シリコン基板６０７と、ゲート酸化膜６３８と、ゲート電極６３９と、チャネル（反転層）６３２とを含む。第３の可変容量素子は、ｎ型ＭＯＳトランジスタである。
【０１０５】
ｎ型半導体６４０，６４１は、配線との接続抵抗を下げるために、高濃度にドーピングされている。ドレイン・ソース端子６３１は、ｎ型半導体６４１を介して、ｐ型ウェル６３４に接続される。ゲート電極６３９は、ゲート酸化膜６３８を介して、ｐ型ウェル６３４と接触すると共に、ゲート端子６３０に電気的に接続される。
【０１０６】
図１５（ａ）に示す第３の可変容量素子において、ゲート端子６３０とドレイン・ソース端子６３１との間の電位差を変化させると、その電位差に応じてチャネル６３２の幅が変化する。すなわち、ゲート端子６３０側の電位を下げると、チャネルが増加して、ゲート端子６３０とドレイン・ソース端子６３１と間の直列容量が小さくなる。逆に、ゲート端子６３０側の電位を上げると、チャネルが減少して、ゲート端子６３０とドレイン・ソース端子６３１との間の直列容量が大きくなる。このように、第３の可変容量素子は、ｐ型ウェル６３４で囲まれたチャネル６３２の増減によって容量値を変化させることとなるので、ゲート端子６３０側に可変容量６４２が形成される。グランドとの間の寄生容量６４３および基板抵抗６４４による寄生成分は、可変容量６４２に対して、ドレイン・ソース端子６３１側に接続されることとなる。
【０１０７】
第３の可変容量素子のドレイン・ソース端子と第４の可変容量素子のドレイン・ソース端子とが接続され、直列回路を構成する。
【０１０８】
図１６は、図１に示す回路において可変容量素子１１０と可変容量素子１１１とから成る直列回路を、図１５（ａ）に示す可変容量素子のドレイン・ソース端子６３１同士を接続した直列回路で置き換えた場合のＶｔ２に対する容量変化を示す図である。
【０１０９】
図１４および図１６に示すように、第１および第２の可変容量素子と第３および第４の可変容量素子とは、周波数制御電圧の増減に対して互いに逆方向の容量変化特性を有する。第３の実施形態においても、第２の実施形態と同様、可変容量素子を逆方向に接続するといったことは行わない。しかし、第１および第２の可変容量素子を形成するためのデバイス構造と第３および第４の可変容量素子を形成するためのデバイス構造とが相異なるデバイス構造となっており、かつ制御電圧に対して互いに逆の容量変化を示すこととなるので、ノイズが重畳することによる影響を防止することが可能となる。
【０１１０】
このように、第３の実施形態では、図１における可変容量素子１０８および可変容量素子１０９を図１３（ａ）に示した可変容量素子で置き換えると共に、可変容量素子１１０および可変容量素子１１１を図１５（ａ）に示した可変容量素子で置き換え、各可変容量素子のドレイン・ソース端子が向かい合うように接続する。このとき、第１から第４の可変容量素子は、いずれもドレイン・ソース端子側（周波数制御端子１０２，１０３が接続される側）に大きな寄生成分がつくこととなる。第１の実施形態で説明したように、この接続点は電圧制御発振器の仮想接地点であるので、動作時であっても電位はほとんど変動しない。したがって、寄生成分が接続されても信号の損失を小さくすることができるので、半導体基板における信号損失を低減でき、位相雑音特性の優れた電圧制御発振器を提供することが可能となる。
【０１１１】
なお、可変容量素子１０８および可変容量素子１０９を図１３に示す可変容量素子で置き換え、可変容量素子１１０および可変容量素子１１１を図９に示す可変容量素子で置き換えても良い。また、その逆であってもよい。
【０１１２】
なお、可変容量素子１０８および可変容量素子１０９を図１５に示す可変容量素子で置き換え、可変容量素子１１０および可変容量素子１１１を図１１に示す可変容量素子で置き換えても良い。また、その逆であってもよい。
【０１１３】
なお、第１〜第３の実施形態において、第１および第２の可変容量素子を同一のウェル上に構成してもよいし、第３および第４の可変容量素子を同一のウェル上に構成してもよい。
【０１１４】
なお、第２および第３の実施形態で説明した可変容量素子は、第１の実施形態のおける可変容量素子とを見比べれば、ＰＮダイオードに比べ周波数制御電圧に対する容量変化の非線形性が大きい（図５および図１０，１２，１４，１６比較参照）。したがって、第１および第２の可変容量素子と第３および第４の可変容量素子との容量変化特性を等しくすることが困難である。容量変化特性が異なると、ノイズによる周波数変動の抑圧効果が小さくなる。このような場合、図１７に示す構成を用いて、容量変化特性の線形性を改善するようにしてもよい。
【０１１５】
図１７は、第２および第３の実施形態における可変容量素子の容量変化特性の線形性を改善するための回路を示す図である。図１７では、第１および第２の可変容量素子側の構成のみを示す。第３および第４の可変容量素子側の構成については、同様である。
【０１１６】
図１７において、当該回路は、コンデンサ６０１ａ，６０２ａ，６０１ｂ，６０２ｂと、抵抗６０３ａ，６０４ａ，６０３ｂ，６０４ｂと、可変容量素子６１０ａ，６１１ａ，６１０ｂ，６１１ｂと、バイアス端子６０５ａ，６０５ｂとを含む。図１７において、可変容量回路６２０ａが第１の可変容量素子に相当し、可変容量回路６２０ｂが第２の可変容量素子に相当する。
【０１１７】
バイアス端子６０５ａとバイアス端子６０５ｂとの電位差がＶｄとなるような所定のバイアス電圧を両端子に加えると、可変容量回路６２０ａおよび可変容量回路６２０ｂは、それぞれ、図１８（ａ）に示す容量変化特性を有することとなる。ただし、図１８では、バイアス端子６０５ｂの電位がバイアス端子６０５ａよりもＶｄ高い場合だけを例にして示している。
【０１１８】
このとき、可変容量回路６２０ａと可変容量回路６２０ｂとは並列に接続されているので、それらの合計容量は、２つの可変容量部分の和となり、図１８（ｂ）に示すように、滑らかに変化する。
【０１１９】
したがって、図１７に示す構成によれば、各可変容量素子の容量変化の非線形性が大きな場合であっても、全体として容量変化を滑らかにすることができるので、容易に、容量変化特性を等しくすることが可能となる。
【０１２０】
なお、図１７の構成において、周波数制御端子１０２に所定のバイアス電圧を加え、バイアス端子６０５ａ，６０５ｂから容量を変化させるための制御電圧を加えるようにしてもよい。この場合の回路を図１９に示す。この場合も、可変容量素子６１０ａおよび６１１ａの接続点、ならびに可変容量素子６１０ｂおよび６１１ｂの接続点が仮想接地点となるので、高周波信号が基板上に漏洩するのを防止することが可能となる。
【０１２１】
なお、ここでは、２つの可変容量回路６２０ａ，６２０ｂを並列に接続して、容量変化を滑らかにすることとしたが、３つ以上の可変容量回路を並列に接続して容量変化をより滑らかにするようにしてもよいことは言うまでもない。
【０１２２】
なお、第３の実施形態では、負性抵抗を発生させる手段としてＭＯＳトランジスタを用いていることとしたが、他の構成を用いても良く、例えば発振トランジスタ１０６，１０７としてバイポーラトランジスタを用いることとしても良い。
【０１２３】
以上のように、本発明の実施形態によれば、デバイス構造の異なる２種類の可変容量素子を用いることで、ノイズの重畳による影響を防止すると共に、寄生容量に起因する高周波信号の損失を抑えることを可能とするので、位相雑音特性の優れた電圧制御発振器を提供することができる。
【図面の簡単な説明】
【図１】第１の実施形態に係る電圧制御発振器の回路構成を示す図である。
【図２】半導体基板上に可変容量素子１０８，１０９を形成した場合の断面構造および等価回路を示す図である。
【図３】半導体基板上に可変容量素子１１０，１１１を形成した場合の断面構造および等価回路を示す図である。
【図４】図１に示した電圧制御発振器における可変容量素子部分に、寄生成分を合わせて示した図である。
【図５】可変容量素子１０８，１０９，１１０，１１１の可変容量変化特性を示す図である。
【図６】容量の変化量を調整するための他の構成を示す図である。
【図７】図６に示すコンデンサ４０５，４０６を半導体基板上に形成した場合の断面構造を示す図である。
【図８】導電体層４２４がない場合の寄生成分、および導電体層４２４が存在する場合の寄生成分を示す図である。
【図９】第２の実施形態に係る電圧制御発振器における第１および第２の可変容量素子を半導体基板上に形成した場合の断面構造および等価回路を示す図である。
【図１０】第２の実施形態における第１および第２の可変容量素子による容量変化を示す図である。
【図１１】第２の実施形態に係る電圧制御発振器における第３および第４の可変容量素子を半導体基板上に形成した場合の断面構造および等価回路を示す図である。
【図１２】第２の実施形態における第３および第４の可変容量素子による容量変化を示す図である。
【図１３】第３の実施形態に係る電圧制御発振器における第１および第２の可変容量素子を半導体基板上に形成した場合の断面構造および等価回路を示す図である。
【図１４】第３の実施形態における第１および第２の可変容量素子による容量変化を示す図である。
【図１５】第３の実施形態に係る電圧制御発振器における第３および第４の可変容量素子を半導体基板上に形成した場合の断面構造および等価回路を示す図である。
【図１６】第３の実施形態における第３および第４の可変容量素子による容量変化を示す図である。
【図１７】第２および第３の実施形態における可変容量素子の容量変化特性の線形性を改善するための回路を示す図である。
【図１８】図１７に示す回路の容量変化特性を説明するための図である。
【図１９】図１７の回路に対し、周波数制御端子に所定のバイアス電圧を加え、バイアス端子から容量を変化させるための制御電圧を加える場合の回路を示す図である。
【図２０】従来の電圧制御発振器の構成例を示す図である。
【図２１】周波数制御端子１０に加える電圧（Ｖｔ）に対するＰＮダイオード１３，１４の容量変化特性を示す図である。
【図２２】従来の電圧制御発振器の構成例を示す図である。
【図２３】図２１に示すＰＮダイオード１３，１４，２１，２２の作用を説明するための図である。
【図２４】シリコン基板上に構成されるＰＮダイオードのシンボルおよび断面構造を示す図である。
【図２５】図２３（ｂ）に示したＰＮダイオードの等価回路、および断面構造における寄生容量４０および基板抵抗４１の対応関係を示す図である。
【図２６】図２１に示した従来の電圧制御発振器について、寄生成分がどのように接続されるかを示す図である。
【符号の説明】
１００  電源端子
１０１  電流源
１０２、１０３  周波数制御端子
１０６、１０７  発振トランジスタ
１０４、１０５  インダクタ
１０８、１０９、１１０、１１１  可変容量素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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