(57)【要約】【課題】複数の半導体素子と上下二層の配線を有し、上層配線をパッド領域する半導体装置において、層間絶縁膜でのクラックの発生を防止し、上層配線とボンディングワイヤ等の密着性を向上することのできる半導体装置を提供する。【解決手段】第１型と第２型の半導体素子が係合形成２０ｙ，２０ｔされてなる半導体装置２００であって、第１種と第２種の素子要素の領域２０ｙｓ，２０ｔｓ，２０ｙｄ，２０ｔｄが複数形成された半導体基板と、第１種および第２種の素子要素同士を電気的に並列に接続する上下二層の配線とを備えた半導体装置において、第１型もしくは第２型のいずれかの半導体素子の第１種もしくは第２種のいずれかの素子要素に接続する下層配線のコンタクト２１ｔｓが特定領域に集積され、他方の素子要素に接続する下層配線のコンタクト２１ｔdがその周囲に配置され、特定領域上の上層配線をパッド領域２０１，２０２とする。【選択図】        図１
2004158833.tif 000002
【特許請求の範囲】
【請求項１】
第１型の半導体素子と第２型の半導体素子が係合形成されてなる半導体装置であって、
前記第１型と第２型の半導体素子は、各々、第１種の素子要素の領域と第２種の素子要素の領域からなり、
前記第１種と第２種の素子要素の領域が、各々、複数形成された半導体基板と、
当該半導体基板上に形成され、前記複数の第１種の素子要素同士、および前記第２種の素子要素同士を電気的に並列に接続する上下二層の配線とを備えた半導体装置において、
前記第１型もしくは第２型の少なくともいずれか一方の半導体素子において、前記第１種もしくは第２種のいずれか一方の素子要素に接続する下層配線のコンタクトが当該半導体素子の特定領域に集積して配置され、他方の素子要素に接続する下層配線のコンタクトがその周囲に配置され、
前記特定領域上の上層配線を、外部へ接続するためのパッド領域としたことを特徴とする半導体装置。
【請求項２】
前記半導体基板が、第１導電型の第１半導体層と、前記第１半導体層上に形成され、第１導電型で前記第１半導体層より低濃度の第２半導体層を有し、
前記第１型の半導体素子が、前記第２半導体層の表層部に形成される第２導電型のチャネル拡散領域と、前記チャネル拡散領域の表層部に形成される第１導電型のソース拡散領域と、前記チャネル拡散領域上の一部にゲート絶縁膜を介して当接配置されるゲート電極と、前記第２半導体層の表層部で、前記ソース拡散領域と離れて形成される第１導電型のドレイン拡散領域とを備える横型ＭＯＳトランジスタであり、
前記第２型の半導体素子が、前記第２半導体層の表層部に形成される第２導電型のチャネル拡散領域と、前記チャネル拡散領域の表層部に形成される第１導電型のソース拡散領域と、前記チャネル拡散領域上の一部にゲート絶縁膜を介して当接配置されるゲート電極と、前記第２半導体層の表層部から前記第１半導体層に達する深さで、前記ソース拡散領域と離れて形成される第１導電型のドレイン接続拡散領域とを備えた縦型ＭＯＳトランジスタであり、
前記第１種の素子要素が、当該横型ＭＯＳトランジスタと縦型ＭＯＳトランジスタのソースであり、
前記第２種の素子要素が、当該横型ＭＯＳトランジスタと縦型ＭＯＳトランジスタのドレインであって、
前記特定領域に集積される下層配線のコンタクトが、当該縦型ＭＯＳトランジスタのソースに接続するコンタクトであることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記半導体基板が、第１導電型の半導体層を有し、
前記第１型と第２型の半導体素子が、前記半導体層の表層部に形成される第２導電型のチャネル拡散領域と、前記チャネル拡散領域の表層部に形成される第１導電型のソース拡散領域と、前記チャネル拡散領域上の一部にゲート絶縁膜を介して当接配置されるゲート電極と、前記半導体層の表層部で、前記ソース拡散領域と離れて形成される第１導電型のドレイン拡散領域とを備える横型ＭＯＳトランジスタであって、
前記第１型の半導体素子は、前記第１種の素子要素の領域と第２種の素子要素の領域が前記半導体基板上で平面形状がほぼ正方形で交互に配置されてなり、
前記第２型の半導体素子は、前記第１種の素子要素の領域と第２種の素子要素の領域が前記半導体基板上で平面形状がほぼ長方形で交互に配置されてなり、
前記第１種の素子要素が、当該第１型と第２型の横型ＭＯＳトランジスタのソースであり、
前記第２種の素子要素が、当該第１型と第２型の横型ＭＯＳトランジスタのドレインであって、
前記特定領域に集積される下層配線のコンタクトが、当該第２型の横型ＭＯＳトランジスタのソースもしくはドレインのいずれか一方に接続する下層配線のコンタクトであることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記第２型の横型ＭＯＳトランジスタの特定領域においてコンタクトが集積されないソースもしくはドレインのいずれか一方の素子要素における拡散領域の不純物濃度が、前記第１型の横型ＭＯＳトランジスタの同じ素子要素における拡散領域の不純物濃度に較べて、高く設定されることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記半導体基板が、第１導電型の半導体層を有し、
前記第１型と第２型の半導体素子が、前記半導体層の表層部に形成される第２導電型のチャネル拡散領域と、前記チャネル拡散領域の表層部に形成される第１導電型のソース拡散領域と、前記チャネル拡散領域上の一部にゲート絶縁膜を介して当接配置されるゲート電極と、前記半導体層の表層部で、前記ソース拡散領域と離れて形成される第１導電型のドレイン拡散領域とを備える横型ＭＯＳトランジスタであって、
前記第１型と第２型の半導体素子は、前記第１種の素子要素の領域と第２種の素子要素の領域が前記半導体基板上で平面形状がほぼ長方形で交互に配置されてなり、
前記第１種の素子要素が、当該第１型と第２型の横型ＭＯＳトランジスタのソースであり、
前記第２種の素子要素が、当該第１型と第２型の横型ＭＯＳトランジスタのドレインであって、
前記特定領域に集積される下層配線のコンタクトが、当該第１型もしくは第２型の横型ＭＯＳトランジスタのいずれか一方のソースもしくはドレインのいずれか一方に接続する下層配線のコンタクトであることを特徴とする請求項１に記載の半導体装置。
【請求項６】
前記特定領域を有する横型ＭＯＳトランジスタの特定領域においてコンタクトが集積されないソースもしくはドレインのいずれか一方の素子要素における拡散領域の不純物濃度が、前記特定領域を有さない横型ＭＯＳトランジスタの同じ素子要素における拡散領域の不純物濃度に較べて、高く設定されることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記パッド領域に、ワイヤがボンディングされることを特徴とする請求項１乃至６のいずれか１項に記載の半導体装置。
【請求項８】
前記下層配線と前記上層配線の層間絶縁膜がＢＰＳＧであり、当該ＢＰＳＧが化学的機械的研磨により平坦化されることを特徴とする請求項１乃至７のいずれか１項に記載の半導体装置。
【請求項９】
前記第１種と第２種の素子要素の領域が、浅溝素子分離によって分離されることを特徴とする請求項１乃至８のいずれか１項に記載の半導体装置。
【請求項１０】
前記上層配線が、化学的機械的研磨により平坦化されることを特徴とする請求項１乃至９のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の半導体素子と上下二層の配線を有し、前記半導体素子上にある上層配線をパッド領域とする半導体装置に関するものである。
【背景技術】
【０００２】
複数の半導体素子と上下二層の配線を有し、前記半導体素子上にある上層配線をボンディング領域とする半導体装置が、例えば、特開平７−２６３６６５号公報（特許文献１）に開示されている。
【０００３】
図１６に、この半導体装置１００の平面概念図を示す。図１６の半導体装置１００は、図中の一点差線で囲った横型ＭＯＳトランジスタ（ＬＤＭＯＳ）１０１が複数形成された半導体装置である。図１６において、符号Ｓはソース領域、符号Ｄはドレイン領域を示し、メッシュ状に配置されたソース領域Ｓとドレイン領域Ｄの上に、第１層間絶縁膜を介して第１配線層が形成され、さらに第２層間絶縁膜を介して第２配線層が形成されている。図中のハッチングで示す斜めに配置された第１配線は、複数のソース領域と接続される複数の第１ソース配線１、および複数のドレイン領域と接続される複数の第１ドレイン配線２にて構成されている。第２配線は、複数の第１ソース配線１と接続される第２ソース配線３、複数の第１ドレイン配線２と接続される第２ドレイン配線４にて構成されている。第２ソース配線３及び第２ドレイン配線４は、半導体装置１００をほぼ２分割した面積で三角形状に形成され、この第２ソース配線３と第２ドレイン配線４には、ワイヤボンディング等のボンディングが施される。
【０００４】
図１６に示す半導体装置１００においては、ＬＤＭＯＳ１０１上にある上層配線３，４に、直接ボンディングが施される。従って、半導体基板上にボンディングのためのパッド領域を別途形成する必要がなく、半導体装置１００の占有面積を低減することができる。
【特許文献１】特開平７−２６３６６５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
図１６の半導体装置１００を構成している各ＬＤＭＯＳ１０１は、一般的に、図１７の拡大断面図に示す構造を有している。
【０００６】
図１７に示すＬＤＭＯＳ１０１は、ｎ型の半導体層１０を有する半導体基板上に形成されている。
【０００７】
半導体層１０の表層部には、ｐ型のチャネル拡散領域１１が形成されている。このチャネル拡散領域１１は、ＬＯＣＯＳ５の端部近傍で終端している。このチャネル拡散領域１１の表層部には、ＬＯＣＯＳ５から離間するようにｎ＋型のソース拡散領域１２が形成されている。さらに、チャネル拡散領域１１の表層部には、ソース拡散領域１２と接するようにｐ＋型の拡散領域１５が形成されている。
【０００８】
また、半導体層１０の表層部には、ＬＯＣＯＳ５と接するように、高濃度とされたｎ＋型のドレイン拡散領域１３が形成されている。さらに、ドレイン拡散領域１３を囲みＬＯＣＯＳ５の下部にまで入り込んで、ｎ型のウェル領域１６が形成されている。
【０００９】
ソース拡散領域１２とＬＯＣＯＳ５の間に挟まれたチャネル拡散領域１１の表面上には、ゲート絶縁膜（図示を省略）を介して、ゲート電極１４が形成されている。
【００１０】
また、ゲート電極１４を覆うように第１層間絶縁膜６が配置され、この第１層間絶縁膜６上に第１ソース配線１及び第１ドレイン配線２が形成されている。そして、第１層間絶縁膜６に形成されたコンタクトホールを介して、第１ソース配線１はｎ＋型のソース拡散領域１２及びｐ＋型の拡散領域１５と接続され、第１ドレイン配線２はｎ＋型のドレイン拡散領域１３と接続されている。
【００１１】
図１７においては、第２層間絶縁膜７上に第２ドレイン配線４が形成され、第２層間絶縁膜７に形成されたコンタクトホールを介して、第１ドレイン配線２と接続されている。さらに、第２ドレイン配線４上において、ワイヤ８がボンディングされている。
【００１２】
図１７に示すＬＤＭＯＳ１０１においては、第１ソース配線１と第１ドレイン配線２が交互に並んでおり、各層間絶縁膜と各配線金属膜の凹凸が大きい。このため、ボンディングの衝撃により、ワイヤ８の直下の第２層間絶縁膜７で、絶縁膜と金属膜の図中に示した凹凸部９０からクラック９が発生し易い。クラック９が発生すると、ＬＤＭＯＳ１０１は、ショート不良や電流リークが発生するおそれがある。さらにＬＤＭＯＳ１０１では、ＬＯＣＯＳ５とゲート電極１４の複合段差による凹凸が基板表面にも現れるため、第２ドレイン配線４とワイヤ８の密着性不良も発生し易い。
【００１３】
そこで本発明の第１の目的は、複数の半導体素子と上下二層の配線を有し、上層配線をパッド領域とする半導体装置において、層間絶縁膜でのクラックの発生を防止し、ショート不良や電流リークの発生を低減することのできる半導体装置を提供することにある。また本発明の第２の目的は、前記半導体装置において、上層配線とボンディングワイヤ等の密着性を向上することのできる半導体装置を提供することにある。
【課題を解決するための手段】
【００１４】
請求項１に記載の発明は、第１型の半導体素子と第２型の半導体素子が係合形成されてなる半導体装置であって、前記第１型と第２型の半導体素子は、各々、第１種の素子要素の領域と第２種の素子要素の領域からなり、前記第１種と第２種の素子要素の領域が、各々、複数形成された半導体基板と、当該半導体基板上に形成され、前記複数の第１種の素子要素同士、および前記第２種の素子要素同士を電気的に並列に接続する上下二層の配線とを備えた半導体装置において、前記第１型もしくは第２型の少なくともいずれか一方の半導体素子において、前記第１種もしくは第２種のいずれか一方の素子要素に接続する下層配線のコンタクトが当該半導体素子の特定領域に集積して配置され、他方の素子要素に接続する下層配線のコンタクトがその周囲に配置され、前記特定領域上の上層配線を外部へ接続するためのパッド領域としたことを特徴としている。
【００１５】
これによれば、半導体装置を第１型と第２型の半導体素子が係合形成されてなる半導体装置とし、複数ある第１種と第２種のいずれか一方の素子要素への下層配線のコンタクトを、特定領域に集積する。これによって、当該特定領域上において下層配線を一体化すると共に、層間絶縁膜を排除もしくは平坦にして、上層配線を積層することができる。また同時に、上層配線へのボンディング等のための面積も確保することができる。これによって、層間絶縁膜でのクラックの発生を防止し、当該半導体装置のショート不良や電流リークの発生を低減することができる。また、層間絶縁膜を排除もしくは平坦にして上層配線を積層することで、ボンディングワイヤやハンダボールとの密着性を向上することができる。
【００１６】
請求項２に記載の発明は、前記半導体基板が、第１導電型の第１半導体層と、前記第１半導体層上に形成され、第１導電型で前記第１半導体層より低濃度の第２半導体層を有し、前記第１型の半導体素子が、前記第２半導体層の表層部に形成される第２導電型のチャネル拡散領域と、前記チャネル拡散領域の表層部に形成される第１導電型のソース拡散領域と、前記チャネル拡散領域上の一部にゲート絶縁膜を介して当接配置されるゲート電極と、前記第２半導体層の表層部で、前記ソース拡散領域と離れて形成される第１導電型のドレイン拡散領域とを備える横型ＭＯＳトランジスタであり、前記第２型の半導体素子が、前記第２半導体層の表層部に形成される第２導電型のチャネル拡散領域と、前記チャネル拡散領域の表層部に形成される第１導電型のソース拡散領域と、前記チャネル拡散領域上の一部にゲート絶縁膜を介して当接配置されるゲート電極と、前記第２半導体層の表層部から前記第１半導体層に達する深さで、前記ソース拡散領域と離れて形成される第１導電型のドレイン接続拡散領域とを備えた縦型ＭＯＳトランジスタであり、前記第１種の素子要素が、当該横型ＭＯＳトランジスタと縦型ＭＯＳトランジスタのソースであり、前記第２種の素子要素が、当該横型ＭＯＳトランジスタと縦型ＭＯＳトランジスタのドレインであって、前記特定領域に集積される下層配線のコンタクトが、当該縦型ＭＯＳトランジスタのソースに接続するコンタクトであることを特徴としている。
【００１７】
これによれば、上記縦型ＭＯＳトランジスタと横型ＭＯＳトランジスタの組み合せにおいて、縦型ＭＯＳトランジスタのソースおよびそれに接続するコンタクトを、特定領域に集積することができる。従って、本発明の半導体装置において、請求項１に記載した発明の効果を得ることができる。また、縦型ＭＯＳトランジスタと横型ＭＯＳトランジスタを組み合わせて用いることで、縦型ＭＯＳトランジスタのみで構成される半導体装置に較べて、オン抵抗を低減することができる。
【００１８】
請求項３に記載の発明は、前記半導体基板が、第１導電型の半導体層を有し、前記第１型と第２型の半導体素子が、前記半導体層の表層部に形成される第２導電型のチャネル拡散領域と、前記チャネル拡散領域の表層部に形成される第１導電型のソース拡散領域と、前記チャネル拡散領域上の一部にゲート絶縁膜を介して当接配置されるゲート電極と、前記半導体層の表層部で、前記ソース拡散領域と離れて形成される第１導電型のドレイン拡散領域とを備える横型ＭＯＳトランジスタであって、前記第１型の半導体素子は、前記第１種の素子要素の領域と第２種の素子要素の領域が前記半導体基板上で平面形状がほぼ正方形で交互に配置されてなり、前記第２型の半導体素子は、前記第１種の素子要素の領域と第２種の素子要素の領域が前記半導体基板上で平面形状がほぼ長方形で交互に配置されてなり、前記第１種の素子要素が、当該第１型と第２型の横型ＭＯＳトランジスタのソースであり、前記第２種の素子要素が、当該第１型と第２型の横型ＭＯＳトランジスタのドレインであって、前記特定領域に集積される下層配線のコンタクトが、当該第２型の横型ＭＯＳトランジスタのソースもしくはドレインのいずれか一方に接続する下層配線のコンタクトであることを特徴としている。
【００１９】
上記のように、ソースとドレインの平面形状が正方形の第１型の横型ＭＯＳトランジスタと、ソースとドレインの平面形状が長方形の第２型の横型ＭＯＳトランジスタとを組み合わせることで、第２型の横型ＭＯＳトランジスタのソースもしくはドレインに接続する下層配線のコンタクトを、特定領域に集積することができる。従って、本発明の半導体装置において、請求項１に記載した発明の効果を得ることができる。また、本発明の半導体装置は横型ＭＯＳトランジスタのみで構成されており、縦型ＭＯＳトランジスタを組み合わせて構成される半導体装置に較べて、オン抵抗を低減することができる。
【００２０】
請求項４に記載の発明は、前記第２型の横型ＭＯＳトランジスタの特定領域においてコンタクトが集積されないソースもしくはドレインのいずれか一方の素子要素における拡散領域の不純物濃度が、前記第１型の横型ＭＯＳトランジスタの同じ素子要素における拡散領域の不純物濃度に較べて、高く設定されることを特徴としている。
【００２１】
拡散領域の不純物濃度を上記のように設定することで、特定領域においてソースもしくはドレインのいずれか一方のコンタクトが集積され、隣接するソースとドレインのコンタクト間距離が等間隔でない上記第２型の横型ＭＯＳトランジスタにおいて、コンタクト間距離の不均一に起因する電位勾配が抑制される。
【００２２】
請求項５に記載の発明は、前記半導体基板が、第１導電型の半導体層を有し、前記第１型と第２型の半導体素子が、前記半導体層の表層部に形成される第２導電型のチャネル拡散領域と、前記チャネル拡散領域の表層部に形成される第１導電型のソース拡散領域と、前記チャネル拡散領域上の一部にゲート絶縁膜を介して当接配置されるゲート電極と、前記半導体層の表層部で、前記ソース拡散領域と離れて形成される第１導電型のドレイン拡散領域とを備える横型ＭＯＳトランジスタであって、前記第１型と第２型の半導体素子は、前記第１種の素子要素の領域と第２種の素子要素の領域が前記半導体基板上で平面形状がほぼ長方形で交互に配置されてなり、前記第１種の素子要素が、当該第１型と第２型の横型ＭＯＳトランジスタのソースであり、前記第２種の素子要素が、当該第１型と第２型の横型ＭＯＳトランジスタのドレインであって、前記特定領域に集積される下層配線のコンタクトが、当該第１型もしくは第２型の横型ＭＯＳトランジスタのいずれか一方のソースもしくはドレインのいずれか一方に接続する下層配線のコンタクトであることを特徴としている。
【００２３】
上記のように、ソースとドレインの平面形状が長方形である横型ＭＯＳトランジスタを半導体基板に形成する場合には、コンタクトの配置が異なる第１型と第２型の横型ＭＯＳトランジスタを構成することができ、当該第１型もしくは第２型の横型ＭＯＳトランジスタのいずれか一方のソースもしくはドレインのいずれか一方に接続する下層配線のコンタクトを、特定領域に集積することができる。従って、本発明の半導体装置においても、請求項１に記載した発明の効果を得ることができる。また、本発明の半導体装置は横型ＭＯＳトランジスタのみで構成されており、縦型ＭＯＳトランジスタを組み合わせて構成される半導体装置に較べて、オン抵抗を低減することができる。
【００２４】
請求項６に記載の発明は、前記特定領域において、コンタクトが集積されないソースもしくはドレインのいずれか一方の素子要素における拡散領域の不純物濃度が、前記特定領域を有さないもう一方の横型ＭＯＳトランジスタの同じ素子要素における拡散領域の不純物濃度に較べて、高く設定されることを特徴としている。
【００２５】
拡散領域の不純物濃度を上記のように設定することで、特定領域においてソースもしくはドレインのいずれか一方のコンタクトが集積され、隣接するソースとドレインのコンタクト間距離が等間隔でない上記第１型もしくは第２型の横型ＭＯＳトランジスタにおいて、コンタクト間距離の不均一に起因する電位勾配が抑制される。
【００２６】
請求項７に記載の発明は、前記パッド領域に、ワイヤがボンディングされることを特徴としている。これによれば、前記特定領域上において層間絶縁膜が排除もしくは平坦にできるため、ワイヤをボンディングしても層間絶縁膜でのクラックの発生を防止することができ、ボンディングワイヤの密着性を向上することができる。
【００２７】
請求項８〜１０に記載の発明は、前記パッド領域の平坦化の向上に関する発明である。
【００２８】
請求項８に記載の発明は、前記下層配線と前記上層配線の層間絶縁膜がＢＰＳＧであり、当該ＢＰＳＧが化学的機械的研磨により平坦化されることを特徴としている。請求項９に記載の発明は、前記第１種と第２種の素子要素の領域が、浅溝素子分離によって分離されることを特徴としている。また、請求項１０に記載の発明は、前記上層配線が化学的機械的研磨により平坦化されることを特徴としている。
【００２９】
これら請求項８〜１０に記載の発明により、上層配線のパッド領域を平坦化することができ、ボンディングワイヤやハンダボールとの密着性を向上することができる。
【発明を実施するための最良の形態】
【００３０】
以下、本発明の実施の形態を、図に基づいて説明する。
【００３１】
（第１の実施形態）
図１〜４は、本発明の第１の実施形態における半導体装置２００の模式図である。図１は、半導体装置２００における素子構成と、下層配線の各素子要素へのコンタクトを示す平面図である。図２は、半導体装置２００における下層配線を示す平面図である。図３は、半導体装置２００における上層配線と、下層配線へのコンタクトを示す平面図である。また図４は、図３における一点差線Ａ−Ａ’に沿った断面図である。
【００３２】
図４に示すように、本実施形態の半導体装置２００は、第１型の半導体素子である横型ＭＯＳトランジスタと第２型の半導体素子である縦型ＭＯＳトランジスタが複合形成されてなる半導体装置である。尚、図４においては、図１７で示したＬＤＭＯＳ１０１と同様の部分については同一の符号を付け、その説明は省略する。
【００３３】
図４では、図中の一点差線Ｂ−Ｂ’の右側部分が横型ＭＯＳトランジスタの形成領域２０ｙであり、ここでは、図１７で示したＬＤＭＯＳ１０１と同様の横型ＭＯＳトランジスタが形成されている。尚、符号１ｙと２ｙはそれぞれ横型ＭＯＳトランジスタのソースとドレインに接続する下層配線であり、符号２１ｙｓと２１ｙｄはそれぞれ下層配線のソースとドレインへのコンタクトである。横型ＭＯＳトランジスタは、図中の矢印で示したように、ソース拡散領域１２からドレイン拡散領域１３に向かって、電子が横方向に移動する。
【００３４】
一方、図中の一点差線Ｂ−Ｂ’の左側部分が縦型ＭＯＳトランジスタの形成領域２０ｔである。縦型ＭＯＳトランジスタは、ｎ型の半導体層１０の下でより高濃度に形成されたｎ＋型の半導体層１７をドレインとして利用するものである。尚、図４の縦型ＭＯＳトランジスタにおいて、ｐ型のチャネル拡散領域１１、ｎ＋型のソース拡散領域１２およびｐ＋型の拡散領域１５は、横型ＭＯＳトランジスタのそれと同じである。符号１８は、半導体層１７に接続するｎ＋型のドレイン接続拡散領域である。尚、符号１９と１９＋はそれぞれｐ型とｐ＋型の拡散領域であり、チャネル拡散領域１１の外周の電界を緩和して、縦型ＭＯＳトランジスタの耐圧の低下を防止するために形成されたものである。符号１ｔと２ｔはそれぞれ縦型ＭＯＳトランジスタのソースとドレインに接続する下層配線であり、符号２１ｔｓと２１ｔｄはそれぞれ下層配線のソースとドレインへのコンタクトである。また符号３は、ソースの上層配線であり、符号ｐｖは、保護膜である。
縦型ＭＯＳトランジスタにおいては、図中の矢印で示したように、ソース拡散領域１２からドレインである半導体層１７に向かって、電子が縦方向に移動する。
【００３５】
本実施形態の半導体装置２００においては、縦型ＭＯＳトランジスタと横型ＭＯＳトランジスタが組み合せて用いられており、電流経路の長い縦型ＭＯＳトランジスタのみで半導体装置を構成する場合に較べて、オン抵抗を低減することができる。
【００３６】
図１では、太線２０ｔで囲った部分が縦型ＭＯＳトランジスタの形成された部分であり、その周囲の太線２０ｙで囲った部分が横型ＭＯＳトランジスタの形成された部分である。
【００３７】
横型ＭＯＳトランジスタの形成領域２０ｙは、ほぼ同じ大きさの正方形に分割され、第１種の素子要素であるソースの領域２０ｙｓと第２種の素子要素であるドレインの領域２０ｙｄが、交互に配置されて構成されている。図では、下層配線との大きなコンタクト２１ｙｓを有する領域がソース領域２０ｙｓであり、下層配線との小さなコンタクト２１ｙｄを有する領域がドレイン領域２０ｙｄである。
【００３８】
一方、図中の右側と左側にある縦型ＭＯＳトランジスタの形成領域２０ｔにおいては、横型ＭＯＳトランジスタと同じ大きさで、下層配線とのコンタクト２１ｔｓを有する正方形のソース領域２０ｔｓが中央部に集積されている。また、その周りを囲って、下層配線とのコンタクト２１ｔｄを有するドレイン領域２０ｔｄが配置されている。ドレイン領域２０ｔｄへのコンタクト２１ｔｄは、図１の右側では、中央部に集積されたソース領域２０ｔｓへのコンタクト２１ｔｓを取り囲むように配置されており、図１の左側では、中央部に集積されたソース領域２０ｔｓへのコンタクト２１ｔｓを両側から挟むように配置されている。尚、図１では、図４で示したｐ型の拡散領域１９とｐ＋型の拡散領域１９＋については、簡単化のために記載を省略した。
【００３９】
図２に、半導体装置２００の下層配線を実線で示す。また、図２においては、図１で示した素子要素とコンタクトは点線で示した。
【００４０】
図２に示すように、横型ＭＯＳトランジスタの形成領域においては、ソースのコンタクト２１ｙｓを接続するソースの細い下層配線１ｙと、ドレインのコンタクト２１ｙｄを接続するドレインの細い下層配線２ｙとが交互に配列する。一方、右側の縦型ＭＯＳトランジスタの形成領域においては、ソースのコンタクト２１ｔｓが中央部に集積されたことに対応して、広い面積を有するソースの下層配線１ｔが中央部に配置されている。また、その周りを囲って、ドレインのコンタクト２１ｔｄ上にドレインの下層配線２ｔが配置されている。左側の縦型ＭＯＳトランジスタの形成領域においても、広い面積を有するソースの下層配線１ｔが中央部に配置されており、それを両側から挟むように、ドレインの下層配線２ｔが配置されている。
【００４１】
図３に、図２に重ねて、半導体装置２００の上層配線および下層配線へのコンタクト（斜線部）を太い実線で示す。
【００４２】
図３に示すように、上層配線３によってソースに接続する下層配線１ｙ，１ｔが電気的に接続され、上層配線４によってドレインに接続する下層配線２ｙ，２ｔが電気的に接続される。これによって、半導体装置２００に形成された横型ＭＯＳトランジスタと縦型ＭＯＳトランジスタにおいて、全てのソース領域２０ｙｓ，２０ｔｓが互いに並列に接続され、また、全てのドレイン領域２０ｙｄ，２０ｔｄが互いに並列に接続される。尚、図の右側にある縦型ＭＯＳトランジスタの下層配線１ｔへ接続する上層配線３のコンタクトは、下層配線１ｔの広い面積に対応して、図のように広い面積にしている。
【００４３】
上記の図１〜４に示した半導体装置２００においては、上層配線３，４へのボンディングのためのパッド領域２０１，２０２を、縦型ＭＯＳトランジスタの集積化されたソース領域２０ｔｓ上にしている。ここでは下層配線１ｔは広い面積を有しており、保護膜ｐｖから上層配線３，４が露出されて形成されるパッド領域２０１，２０２も、広い面積が確保される。また、図３の右の縦型ＭＯＳトランジスタにおける集積化されたソース領域２０ｔ上では、図４に示すように層間絶縁膜７を排除して、上層配線３が積層されている。また、図３の左の縦型ＭＯＳトランジスタにおける集積化されたソース領域２０ｔ上では、図１７に示したような凹凸部９０のない平坦な層間絶縁膜７を介して、上層配線４が積層される。これによって、図１７で示したような層間絶縁膜でのクラックの発生を防止することができ、半導体装置２００におけるショート不良や電流リークの発生を低減することができる。また、層間絶縁膜７を排除もしくは平坦にして上層配線３，４を積層することで、ボンディングワイヤやハンダボールとの密着性も向上することができる。
【００４４】
（第２の実施形態）
第１実施形態の半導体装置は、横型ＭＯＳトランジスタと縦型ＭＯＳトランジスタが複合形成されてなる半導体装置であった。第２の実施形態は、同じ横型ＭＯＳトランジスタではあるが、素子要素の平面形状が異なる横型ＭＯＳトランジスタが複合形成されてなる半導体装置に関する。以下、本実施形態について図に基づいて説明する。
【００４５】
図５〜８は、本実施形態における半導体装置３００の模式図である。図５は、半導体装置３００における素子構成と、下層配線の各素子要素へのコンタクトを示す平面図である。図６は、半導体装置３００における下層配線を示す平面図である。図７は、半導体装置３００における上層配線と、下層配線へのコンタクトを示す平面図である。また図８は、図７におけるＡ−Ａ’線に沿った断面図である。
【００４６】
図５と図８に示すように、半導体装置３００は、同じ横型ＭＯＳトランジスタではあるが、ソース領域とドレイン領域の平面形状がほぼ正方形である第１型の横型ＭＯＳトランジスタと、ソース領域とドレイン領域の平面形状がほぼ長方形である第２型の横型ＭＯＳトランジスタが複合形成されてなる半導体装置である。
【００４７】
図５の太線３０ｚで囲った部分が、第２型の横型ＭＯＳトランジスタが形成された領域であり、平面形状がほぼ長方形のソース領域３０ｚｓとドレイン領域３０ｚｄが交互に配置されている。また、その周囲の太線３０ｙで囲った部分が、第１型の横型ＭＯＳトランジスタが形成された部分であり、平面形状がほぼ正方形のソース領域３０ｙｓとドレイン領域３０ｙｄが交互に配置されている。尚、符号３１ｙｓ，３１ｚｓが下層配線のソース領域３０ｙｓ，３０ｚｓへのコンタクトであり、符号３１ｙｄ，３１ｚｄが下層配線のドレイン領域３０ｙｄ，３０ｚｄへのコンタクトである。
【００４８】
第１型の横型ＭＯＳトランジスタが形成された部分３０ｙでは、交互に配置されたソース領域３０ｙｓとドレイン領域３０ｙｄに従って、コンタクト３１ｙｓと３１ｙｄも交互に配置されている。一方、第２型の横型ＭＯＳトランジスタが形成された部分３０ｚのうち、図５の右側では、下層配線のソースへのコンタクト３１ｚｓが中央に集積されており、その両側に下層配線のドレインへのコンタクト３１ｚｄが配置されている。また、図５の左側では、下層配線のドレインへのコンタクト３１ｚｄが中央に集積されており、その両側に下層配線のソースへのコンタクト３１ｚｓが配置されている。このように、半導体装置３００においては、ソースとドレインの平面形状が正方形の第１型の横型ＭＯＳトランジスタと、ソースとドレインの平面形状が長方形の第２型の横型ＭＯＳトランジスタとを組み合わせることで、第２型の横型ＭＯＳトランジスタのソースもしくはドレインに接続する下層配線のコンタクトを、特定領域に集積している。
【００４９】
図８では、図中の一点差線Ｂ−Ｂ’の右側部分に、図１６，１７で示したＬＤＭＯＳ１０１と同様の第１型の横型ＭＯＳトランジスタが形成されている。尚、図８においては、図１７で示したＬＤＭＯＳ１０１と同様の部分については同一の符号を付け、その説明は省略する。また、符号１ｙと２ｙは第１型の横型ＭＯＳトランジスタのソースとドレインに接続する下層配線であり、符号３１ｙｓと３１ｙｄはそれぞれ図５で示した下層配線とソースおよびドレインとのコンタクトである。
【００５０】
図８の一点差線Ｂ−Ｂ’の左側部分には、第２型の横型ＭＯＳトランジスタが形成されている。第２型の横型ＭＯＳトランジスタにおいて、ｐ型のチャネル拡散領域１１ｚ、ｎ＋型のソース拡散領域１２ｚ、ｐ＋型の拡散領域１５ｚ、ドレイン拡散領域１３ｚ、ｎ型のウェル領域１６ｚの断面形状と不純物濃度は、第１型の横型ＭＯＳトランジスタのそれと同じである。符号１ｚは第２型の横型ＭＯＳトランジスタのソースに接続する下層配線であり、符号３１ｚｓは下層配線のソースへのコンタクトである。また符号３は、ソースの上層配線である。図８の第１型と第２型の横型ＭＯＳトランジスタにおいては、図中の矢印で示したように、ソース拡散領域１２，１２ｚからドレイン拡散領域１３，１３ｚに向かって、電子が横方向に移動する。
【００５１】
本実施形態の半導体装置３００においては、横型ＭＯＳトランジスタのみが用いられており、電流経路の長い縦型ＭＯＳトランジスタと組み合せて用いる場合に較べ、オン抵抗を低減することができる。
【００５２】
上記の図５〜図８に示す半導体装置３００においては、図８に示すソース拡散領域１２，１２ｚおよびドレイン拡散領域１３，１３ｚの不純物濃度を、それぞれ、第１型と第２型の横型ＭＯＳトランジスタで同じ濃度とした。これにより、第１型と第２型の横型ＭＯＳトランジスタにおけるソース拡散領域１２，１２ｚおよびドレイン拡散領域１３，１３ｚを、それぞれ一つの工程で同時に形成できる。
【００５３】
一方、第２型の横型ＭＯＳトランジスタにおいて、コンタクトが集積されないソースもしくはドレインの拡散領域の不純物濃度を、第１型の横型ＭＯＳトランジスタの同じ拡散領域の不純物濃度に較べて、高く設定してもよい。
【００５４】
具体的には、例えば図８において、左側にある第２型の横型ＭＯＳトランジスタにおけるドレイン拡散領域１３ｚの不純物濃度を、右側にある第１型の横型ＭＯＳトランジスタにおけるドレイン拡散領域１３の不純物濃度に較べて、高く設定する。これにより、図５に示すコンタクト間距離が等間隔でない右側の第２型の横型ＭＯＳトランジスタにおいて、ドレイン拡散領域１３ｚ中を電子が流れ易くなり、コンタクト間距離の不均一に起因する電位勾配が抑制される。
【００５５】
同様にして、図５の左側にある第２型の横型ＭＯＳトランジスタにおいては、ソース拡散領域１２ｚの不純物濃度を第１型の横型ＭＯＳトランジスタにおけるソース拡散領域１２の不純物濃度に較べて高く設定することで、ソース拡散領域１２ｚ中を電子が流れ易くなり、コンタクト間距離の不均一に起因する電位勾配が抑制される。
【００５６】
また、図９の半導体装置３００ｈに示すように、例えば図８の第２型の横型ＭＯＳトランジスタにおいて、ドレイン拡散領域１３ｚ中に、さらに高濃度の拡散領域１３ｚｈを形成してもよい。これによっても、上記と同様にして、ドレイン拡散領域１３ｚ中を電子が流れ易くなり、コンタクト間距離の不均一に起因する電位勾配が抑制される。
【００５７】
図６に、半導体装置３００の下層配線を実線で示す。また、図６においては、図５で示した素子要素とコンタクトは点線で示した。
【００５８】
図６に示すように、第１型の横型ＭＯＳトランジスタの形成領域においては、ソースのコンタクト３１ｙｓを接続するソースの細い下層配線１ｙと、ドレインのコンタクト３１ｙｄを接続するドレインの細い下層配線２ｙとが交互に配列する。一方、第２型の横型ＭＯＳトランジスタの形成領域においては、右側で下層配線のソースへのコンタクト３１ｚｓが中央部に集積され、左側で下層配線のドレインへのコンタクト３１ｚｄが中央部に集積されている。これに対応して、それぞれ広い面積を有するソースの下層配線１ｚとドレインの下層配線２ｚが右側と左側の中央部に配置されている。
【００５９】
図７に、図６に重ねて、半導体装置３００の上層配線と、下層配線へのコンタクト（斜線部）を太い実線で示す。
【００６０】
図７に示すように、上層配線３によってソースに接続する下層配線１ｙ，１ｚが接続され、上層配線４によってドレインに接続する下層配線２ｙ，２ｚが接続される。これによって、半導体装置３００に形成された第１型と第２型の横型ＭＯＳトランジスタにおいて、全てのソース領域３０ｙｓ，３０ｚｓが互いに電気的に並列に接続され、また、全てのドレイン領域３０ｙｄ，３０ｚｄが互いに並列に接続される。尚、右側の第２型の横型ＭＯＳトランジスタにおける下層配線１ｚの広い面積部に接続する上層配線３のコンタクトと、左側の第２型の横型ＭＯＳトランジスタにおける下層配線２ｚの広い面積部に接続する上層配線４コンタクトは、図のように広い面積にしている。
【００６１】
図５〜８に示した半導体装置３００においては、上層配線３，４へのボンディングのためのパッド領域３０１，３０２を、第２型の横型ＭＯＳトランジスタにおける右側と左側のそれぞれ集積化したソースのコンタクト３１ｚｓとドレインのコンタクト３１ｚｄ上にしている。ここでは、下層配線１ｚ，２ｚはそれぞれ広い面積を有しており、保護膜ｐｖから上層配線３，４が露出されて形成されるパッド領域３０１，３０２も、広い面積が確保される。また、それぞれ図７の右側と左側の第２型の横型ＭＯＳトランジスタにおける集積化されたソースのコンタクト３１ｚｓおよびドレインのコンタクト３１ｚｄ上では、図８に示すように層間絶縁膜７を排除して、上層配線３，４が積層される。これによって、図１７で示したような層間絶縁膜でのクラックの発生を防止することができ、半導体装置３００におけるショート不良や電流リークの発生を低減することができる。また、層間絶縁膜７を排除して上層配線３，４を積層することで、ボンディングワイヤやハンダボールとの密着性も向上することができる。
【００６２】
図１０（ａ），（ｂ）は、半導体装置３００について、プリント基板への実装状態を示す断面模式図である。
【００６３】
図１０（ａ）はボンディング接続の例で、半導体装置３００が、ハンダ８０等により、プリント基板４０に貼り付け実装されている。また半導体装置３００のパッド領域３０１，３０２は、プリント基板４０のパッド４１と、金（Ａｕ）またはアルミニウム（Ａｌ）からなるワイヤ８によって、ボンディング接続されている。
【００６４】
図１０（ｂ）はフリップチップ実装の例で、半導体装置３００のパッド領域３０１，３０２とプリント基板４２のパッド４３とが対向してハンダボール８２により接続され、半導体装置３００がプリント基板４２に搭載されている。
【００６５】
（第３の実施形態）
第２実施形態の半導体装置は、同じ横型ＭＯＳトランジスタではあるが、素子要素の平面形状が異なる２つの型の横型ＭＯＳトランジスタが複合形成されてなる半導体装置であった。第３の実施形態は、素子要素の平面形状は同じで、コンタクトの配置が異なる横型ＭＯＳトランジスタが複合形成されてなる半導体装置に関する。以下、本実施形態について図に基づいて説明する。
【００６６】
図１１〜１３は、本実施形態における半導体装置３５０の模式図である。図１１は、半導体装置３５０における素子構成と、下層配線の各素子要素へのコンタクトを示す平面図である。図１２は、半導体装置３５０における下層配線を示す平面図である。図１３は、半導体装置３５０における上層配線と、下層配線へのコンタクトを示す平面図である。
【００６７】
図１１〜１３に示す半導体装置３５０は、半導体基板に形成した素子要素の平面形状が長方形で、この共通する素子要素に対して、それに接続するコンタクトの配置を異にした横型ＭＯＳトランジスタを複合形成してなる半導体装置である。
【００６８】
図１１に示すように、半導体装置３５０では、平面形状がほぼ長方形のソース領域４０ｓとドレイン領域４０ｄが交互に配置されている。尚、符号４１ｓは、下層配線のソース領域４０ｓへのコンタクトであり、符号４１ｄは、下層配線のドレイン領域４０ｄへのコンタクトである。ソース領域４０ｓとドレイン領域４０ｄの断面構造は、第２実施形態において、第２型の横型ＭＯＳトランジスタが形成された図８の一点差線Ｂ−Ｂ’の左側部分と同様であり、図示と詳細説明は省略する。
【００６９】
図１１において、左側の太い破線４０Ｃｄで囲った部分は、ソース領域４０ｓに接続する中央部のコンタクト４１ｓが間引かれて、ドレイン領域４０ｄに接続するコンタクト４１ｄが中央に集積された横型ＭＯＳトランジスタの形成された部分である。右側の太い破線４０Ｃｓで囲った部分は、ドレイン領域４０ｄに接続する中央部のコンタクト４１ｄが間引かれて、ソース領域４０ｓに接続するコンタクト４１ｓが中央に集積された横型ＭＯＳトランジスタの形成部分である。また、その周囲にある太い実線４０Ｃｔで囲った部分は、コンタクト４１ｓおよびコンタクト４１ｄが、それぞれソース領域４０ｓおよびドレイン領域４０ｄにおいて等間隔に配置された横型ＭＯＳトランジスタの形成部分である。
【００７０】
このように、ソース領域４０ｓおよびドレイン領域４０ｄの平面形状が長方形である横型ＭＯＳトランジスタを半導体基板に形成する場合には、ソース領域４０ｓもしくはドレイン領域４０ｄへ接続する下層配線のコンタクト４１ｓ，４１ｄを、特定領域に集積させることができる。
【００７１】
本実施形態の半導体装置３５０においても、特定領域４０Ｃｄ，４０ＣＳに形成された横型ＭＯＳトランジスタにおけるコンタクトが集積されない素子要素の不純物濃度を、特定領域４０Ｃｄ，４０ＣＳの周りの部分４０Ｃｔに形成された横型ＭＯＳトランジスタの同じ素子要素の不純物濃度に較べて、高く設定してもよい。これにより、第２実施形態の半導体装置３００で説明したのと同様にして、コンタクト間距離が等間隔でない特定領域４０Ｃｄ，４０ＣＳに形成された横型ＭＯＳトランジスタにおいて、コンタクト間距離の不均一に起因する電位勾配が抑制される。
【００７２】
図１２に、半導体装置３５０の下層配線を実線で示す。符号１はソース下層配線であり、符号２はドレイン下層配線である。また、図１２において、図１１で示した素子要素とコンタクトを点線で示してある。
【００７３】
図１２に示す半導体装置３５０のソース下層配線１とドレイン下層配線２は、図１１のコンタクトが集積された部分４０Ｃｓ，４０Ｃｄとその周りの部分４０Ｃｔに対応して、それぞれ、広い面積部分１Ｃｓ，２Ｃｄと細いライン状の部分１Ｃｔ，２Ｃｔで構成される。図１２に示す半導体装置３５０では、ソース下層配線１とドレイン下層配線２により、図１１の交互に配置されたソース領域４０ｓとドレイン領域４０ｄの各々が、電気的に並列に接続される。
【００７４】
図１３に、図１２に重ねて、半導体装置３５０の上層配線と、下層配線へのコンタクト（斜線部）を太い実線で示す。半導体装置３５０では、図１３に示すように、それぞれ下層配線の広い面積部分１Ｃｓ，２Ｃｄに接続するコンタクトを図のように広い面積にしており、このコンタクト上を上層配線３，４へのボンディングのためのパッド領域３５１，３５２としている。ここでは、第１および第２実施形態の場合と同様に、層間絶縁膜７が排除されるため、図１７で示したような層間絶縁膜でのクラックの発生を防止することができ、半導体装置３５０におけるショート不良や電流リークの発生を低減することができる。また、層間絶縁膜７を排除して上層配線３，４を積層することで、ボンディングワイヤやハンダボールとの密着性も向上することができる。
【００７５】
（第４の実施形態）
第１〜第３実施形態において、上層配線上において広いパッド領域を確保した半導体装置を示した。第４の実施形態においては、パッド領域をさらに平坦化した半導体装置を示す。以下、本実施形態について図に基づいて説明する。
【００７６】
図１４（ａ）は、本実施形態における半導体装置４００の断面模式図である。半導体装置４００では、第１層間絶縁膜６としてＢＰＳＧを用い、これを化学的機械的研磨（Chemical Mechanical Polishing、ＣＭＰと略す）により平坦化している。これによって、図のパッド領域４０１が形成される上層配線４も平坦化することができ、Ａｌワイヤ等との密着性が高められる。
【００７７】
図１４（ｂ）は、本実施形態における半導体装置５００の断面模式図である。半導体装置５００では、ＬＯＣＯＳを用いる代わりに、浅溝素子分離（Shallow Trench Isolation、ＳＴＩと略す）を用いている。これによってＬＯＣＯＳの段差を無くすことができ、ゲート電極１４も平坦面に形成することができる。これらによって、図のパッド領域５０１が形成される上層配線４も平坦化することができ、Ａｌワイヤ等との密着性が高められる。
【００７８】
図１５は、本実施形態における半導体装置６００の断面模式図である。半導体装置６００では、パッド領域６０２が形成される上層配線３を、ＣＭＰにより平坦化している。従って、パッド領域６０２も平坦化となり、Ａｌワイヤ等との密着性が高められる。
【図面の簡単な説明】
【００７９】
【図１】第１実施形態の半導体装置における素子構成と、下層配線の各素子要素へのコンタクトを示す平面模式図である。
【図２】第１実施形態の半導体装置における下層配線を示す平面模式図である。
【図３】第１実施形態の半導体装置における上層配線と、下層配線へのコンタクトを示す平面模式図である。
【図４】図３におけるＡ−Ａ’線に沿った断面模式図である。
【図５】第２実施形態の半導体装置における素子構成と、下層配線の各素子要素へのコンタクトを示す平面模式図である。
【図６】第２実施形態の半導体装置における下層配線を示す平面模式図である。
【図７】第２実施形態の半導体装置における上層配線と、下層配線へのコンタクトを示す平面模式図である。
【図８】図７におけるＡ−Ａ’線に沿った断面模式図である。
【図９】図８の第２型の横型ＭＯＳトランジスタにおけるドレイン拡散領域中に、さらに高濃度の拡散領域を形成した例である。
【図１０】（ａ），（ｂ）は、第３実施形態の半導体装置について、プリント基板への実装状態を示す断面模式図であり、（ａ）はボンディング接続の例であり、（ｂ）はフリップチップ実装の例である。
【図１１】第３実施形態の半導体装置における素子構成と、下層配線の各素子要素へのコンタクトを示す平面模式図である。
【図１２】第３実施形態の半導体装置における下層配線を示す平面模式図である。
【図１３】第３実施形態の半導体装置における上層配線と、下層配線へのコンタクトを示す平面模式図である。
【図１４】（ａ），（ｂ）は、第４実施形態における半導体装置の断面模式図である。
【図１５】第４実施形態における半導体装置の断面模式図である。
【図１６】従来の半導体装置の平面概念図である。
【図１７】従来の半導体装置を構成しているＬＤＭＯＳの拡大断面図である。
【符号の説明】
【００８０】
１００，２００，３００，３００ｈ，３５０，４００，５００，６００  半導体装置
２０ｙ  横型ＭＯＳトランジスタの形成部分
２０ｙｓ  横型ＭＯＳトランジスタのソース領域
２０ｙｄ  横型ＭＯＳトランジスタのドレイン領域
２１ｙｓ  横型ＭＯＳトランジスタにおける下層配線のソース領域へのコンタクト
２１ｙｄ  横型ＭＯＳトランジスタにおける下層配線のドレイン領域へのコンタクト
２０ｔ  縦型ＭＯＳトランジスタの形成部分
２０ｔｓ  縦型ＭＯＳトランジスタのソース領域
２０ｔｄ  縦型ＭＯＳトランジスタのドレイン領域
２１ｔｓ  縦型ＭＯＳトランジスタにおける下層配線のソース領域へのコンタクト
２１ｔｄ  縦型ＭＯＳトランジスタにおける下層配線のドレイン領域へのコンタクト
３０ｙ  第１型の横型ＭＯＳトランジスタの形成部分
３０ｙｓ  第１型の横型ＭＯＳトランジスタのソース領域
３０ｙｄ  第１型の横型ＭＯＳトランジスタのドレイン領域
３１ｙｓ  第１型の横型ＭＯＳトランジスタにおける下層配線のソース領域へのコンタクト
３１ｙｄ  第１型の横型ＭＯＳトランジスタにおける下層配線のドレイン領域へのコンタクト
３０ｚ  第２型の横型ＭＯＳトランジスタの形成部分
３０ｚｓ  第２型の横型ＭＯＳトランジスタのソース領域
３０ｚｄ  第２型の横型ＭＯＳトランジスタのドレイン領域
３１ｚｓ  第２型の横型ＭＯＳトランジスタにおける下層配線のソース領域へのコンタクト
３１ｚｄ  第２型の横型ＭＯＳトランジスタにおける下層配線のドレイン領域へのコンタクト
２０１，２０２，３０１，３０２，３５１，３５２，４０１，５０１，６０２  パッド領域
【図１】
2004158833.tif 000003
【図２】
2004158833.tif 000004
【図３】
2004158833.tif 000005
【図４】
2004158833.tif 000006
【図５】
2004158833.tif 000007
【図６】
2004158833.tif 000008
【図７】
2004158833.tif 000009
【図８】
2004158833.tif 000010
【図９】
2004158833.tif 000011
【図１０】
2004158833.tif 000012
【図１１】
2004158833.tif 000013
【図１２】
2004158833.tif 000014
【図１３】
2004158833.tif 000015
【図１４】
2004158833.tif 000016
【図１５】
2004158833.tif 000017
【図１６】
2004158833.tif 000018
【図１７】
2004158833.tif 000019