(57)【要約】【課題】半導体素子及びその製造方法に関し、ソース電極及びドレイン電極の形状に簡単な改変を加える製造工程を付加することで、安定に動作し、信頼性が高い半導体素子を得ようとする。【解決手段】素子間分離領域１２及びゲートのサイド・ウォール１４からエッジが離隔したソース電極１５Ｓ及びドレイン電極１５Ｄを備える。【選択図】　　　　図２
2004031552.tif 000002
【特許請求の範囲】
【請求項１】
素子間分離領域からエッジを離隔して配設されたソース電極及びドレイン電極を備えてなることを特徴とする半導体素子。
【請求項２】
ゲートからエッジを離隔して配設されたソース電極及びドレイン電極
を備えてなることを特徴とする半導体素子。
【請求項３】
ソース電極形成予定領域及びドレイン電極形成予定領域にＳｉ面が表出されている基板上に遷移金属膜を形成する工程と、
次いで、該遷移金属膜のシリサイド化処理を行ってソース電極及びドレイン電極を形成する工程と、
次いで、該ソース電極及びドレイン電極のシンニング処理を行って該ソース電極及びドレイン電極のエッジを素子間分離領域及びゲートから離隔する工程と
が含まれてなることを特徴とする半導体素子の製造方法。
【請求項４】
ソース電極形成予定領域及びドレイン電極形成予定領域にＳｉ面が表出されている基板上に遷移金属膜を形成する工程と、
次いで、該遷移金属膜の一次熱処理を行ってソース電極及びドレイン電極を形成する工程と、
次いで、該遷移金属からなるソース電極及びドレイン電極のシンニング処理を行って該ソース電極及びドレイン電極のエッジを素子間分離領域及びゲートから離隔する工程と、
次いで、該遷移金属からなるソース電極及びドレイン電極の２次熱処理を行う工程と
が含まれてなることを特徴とする半導体素子の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、安定な動作を期待でき、信頼性が高い半導体素子及びそれを製造するのに有効な方法に関する。
【０００２】
【従来の技術】
一般に、ロジック回路や記憶回路を搭載したＬＳＩを製造した場合、素子間電流漏洩が起こったり、或いは、トランジスタ動作が不良な素子を含むなど安定に動作しないものが製造されてしまう率はかなり高い。
【０００３】このような不良率を低減するには、瞠目すべきような解決策はなく、一つ一つ細かく対応策を立ててゆくことが肝要であり、例えばソース及びドレインとゲートとの間に発生する電流漏洩やソース及びドレインと基板との間に発生する電流漏洩などを低減しなければならない旨の問題もその一つである。
【０００４】
図４及び図５は従来の半導体素子を製造する工程を説明する為の工程要所に於ける半導体素子を表す要部切断側面図であり、以下、これ等の図を参照しつつ製造工程を説明する。尚、ここでは、簡明にする為、従来の技術を説明する為の主要構造以外の構造、例えば、ゲート絶縁膜、不純物をドーピングして形成したソース領域及びドレイン領域などは省略してある。
【０００５】
図４（Ａ）参照
（１）
通常の技法を適用することに依り、Ｓｉ基板１にＳＴＩ（ｓｈａｌｌｏｗ　ｔｒｅｎｃｈ　ｉｓｏｌａｔｉｏｎ）からなる素子間分離領域２を形成する。
【０００６】
（２）
通常の技法を適用することに依り、Ｓｉゲート電極３を形成し、その側面を
覆うサイド・ウォール４を形成する。
【０００７】
図４（Ｂ）参照
（３）
スパッタリング法を適用することに依り、Ｃｏ膜５を成膜してから一次熱処
理を行ってＳｉ露出面にＣｏＳｉ化合物膜を生成させる。
【０００８】
図５（Ａ）参照
（４）
Ｓｉと未反応のＣｏ膜を除去する。
【０００９】
図５（Ｂ）参照
（５）
二次熱処理を行ってＣｏＳｉ化合物をＣｏＳｉ２　からなるソース電極５Ｓ、
ドレイン電極５Ｄ、ゲート電極５Ｇとする。
【００１０】
前記製造工程に依って作製した半導体素子に於いて、例えばドレイン電極５Ｄについて記号Ａ１　及びＡ２　で指示した接触箇所に於いて、素子間分離領域２やゲート電極５Ｇとの間に漏洩電流が流れる旨の問題がある。
【００１１】
【発明が解決しようとする課題】
本発明では、半導体素子を製造するに際し、ソース電極及びドレイン電極の形状に簡単な改変を加える製造工程を付加することで、安定に動作し、信頼性が高い半導体素子を得ようとする。
【００１２】
【課題を解決するための手段】
本発明に依る半導体素子及びその製造方法に於いては、ソース電極及びドレイン電極が素子間分離領域やゲート電極側壁から離隔した構造をもつ半導体素子を容易に実現することが基本になっている。
【００１３】
前記手段を採ることに依り、ソース電極及びドレイン電極と素子間分離領域との間、或いは、ソース電極及びドレイン電極とゲート電極との間に起こる電流漏洩は抑止することができ、正常なトランジスタ動作を行うことができる半導体素子を高い製造歩留りで作製することができる。
【００１４】
【発明の実施の形態】
実施の形態１
図１及び図２は実施の形態１を説明する為の工程要所に於ける半導体素子を表す要部切断側面図であり、以下、これ等の図を参照しつつ説明する。尚、全面にＣｏ膜を形成するまでの工程は、図４及び図５について説明した従来の技術と変わりないので省略する。
【００１５】
図１（Ａ）参照
（１）
スパッタリング法を適用することに依り、Ｃｏ膜１５を全面に成膜するが、その膜厚は特に厚くすることが必要であり、例えば、前記説明した従来例の場
合の１．５倍程度の厚さ、従って、１５〔ｎｍ〕程度にすると良い。
【００１６】
尚、ここで、１１はＳｉ基板、１２はＳｉＯ２　を埋め込んだＳＴＩからなる素子間分離領域、１３はＳｉゲート電極、１４はＳｉＯ２　からなるサイド・ウ
ォールをそれぞれ示している。
【００１７】
図１（Ｂ）参照
（２）
温度５００〔℃〕、時間３０〔秒〕の一次熱処理を行って、Ｃｏ膜１５及び表出されていたＳｉとを反応させてＣｏＳｉ化合物膜を生成させる（モノシリ
サイド化処理）。
【００１８】
（３）
アンモニア＋過酸化水素＋水、或いは、硫酸＋過酸化水素＋水をエッチャントとするウエット・エッチング法を適用することに依り、Ｃｏ膜１５の未反応
部分を除去する。
【００１９】
この未反応部分の除去を行う工程を経ることで、未だ完全ではないが、ＣｏＳｉ化合物膜はソース電極１５Ｓ、ドレイン電極１５Ｄ、ゲート電極１５Ｇの
パターンになる。
【００２０】
図２（Ａ）参照
（４）
Ａｒイオンを用いたドライ・エッチング法を適用することに依り、均一イオン・エッチングを行ってＣｏＳｉ化合物からなるソース電極１５Ｓ、ドレイン
電極１５Ｄ、ゲート電極１５Ｇを薄膜化する（シンニング処理）。
【００２１】
この工程を経ることで、ソース電極１５Ｓ、ドレイン電極１５Ｄ、ゲート電極１５Ｇは薄膜化されるだけでなく、平面的なパターンとしても狭小化されることになり、従って、ソース電極１５Ｓ及びドレイン電極１５Ｄは素子間分離
領域１２やサイド・ウォール１４から離隔して間隙が生成される。
【００２２】
図２（Ｂ）参照
（５）
温度８００〔℃〕、時間２〔分〕の二次熱処理を行って、ソース電極１５Ｓ及びドレイン電極１５Ｄとゲート電極１５Ｇを構成していたＣｏＳｉ化合物を
ＣｏＳｉ２　に変化させて完成する（大シリサイド化処理）。
【００２３】
前記した実施の形態１の工程を採って試料素子を１００個作製して、不良素子を検査したところ０個であったが、図４及び図５について説明した従来の技術で試料素子を１００個作製して、不良素子を検査したところ１個であった。
【００２４】
実施の形態１に於いては、ソース電極１５Ｓ、ドレイン電極１５Ｄ、ゲート電極１５Ｇの薄膜化をＡｒイオンを用いたドライ・エッチング法を適用して実施したが、これには他の方法を用いることができる。また、電極材料の如何に依っては、モノシリサイド化処理が不要な場合もあり、その際は大シリサイド化処理のみで良く、その処理はシンニング処理の前に実施される。
【００２５】
実施の形態２
実施の形態２と実施の形態１とを比較した場合、ソース電極１５Ｓ、ドレイン電極１５Ｄ、ゲート電極１５Ｇを薄膜化する方法が異なるのみであるから、その工程を重点的に説明する。
【００２６】
実施の形態１に於いて、図１（Ｂ）を参照して説明した工程（２）を終了した後、図３に見られるように、エッチャントとして硝酸系の混合液（硝酸＋フッ酸０．５〔％〕）を満たした容器１６中に全体を浸漬してＣｏＳｉ化合物からなるソース電極１５Ｓ、ドレイン電極１５Ｄ、ゲート電極１５Ｇを薄膜化する。
【００２７】
この工程を経ることで、実施の形態１と同様、ソース電極１５Ｓ、ドレイン電極１５Ｄ、ゲート電極１５Ｇは薄膜化されるだけでなく、平面的なパターンとしても狭小化されることになり、従って、ソース電極１５Ｓ及びドレイン電極１５Ｄは素子間分離領域１２或いはサイド・ウォール１４から離隔し、それ等の間に間隙が生成される。
【００２８】
前記した実施の形態２の工程を採って試料素子を１００個作製して、不良素子を検査したところ、実施の形態１と同様、０個であった。
【００２９】
前記各実施の形態に於いては、Ｃｏを用い、ＣｏＳｉ２　からなる電極を形成する実施例について説明したが、ＣｏをＮｉやＴｉに代替して本発明を実施したところ、何れもＣｏの場合と同様に好結果を得ることができた。
【００３０】
ここで、ＣｏをＮｉに代替した場合について概略を説明するが、この場合、実施の形態１を説明した図１及び図２を参照すると理解が容易である。
（１）
Ｃｏ膜に代えて厚さ１５〔ｎｍ〕程度のＮｉ膜を全面に成膜する。
（２）
温度４００〔℃〕、時間３０〔秒〕の熱処理を行う。
この熱処理に依って、ＮｉＳｉからなるモノシリサイド膜が得られる。
（３）
Ｃｏ膜の場合と同様、不要な部分をエッチングで除去する。
（４）
実施の形態１と同様、Ａｒイオンに依る均一イオン・エッチングを行ってＮｉＳｉ化合物からなるソース電極、ドレイン電極、ゲート電極の薄膜化を行う（シンニング処理）。
（５）
この後、実施の形態１と全く同じ工程を経て完成させる。
【００３１】
【発明の効果】
本発明に依る半導体素子及びその製造方法に於いては、素子間分離領域及びゲートからエッジが離隔したソース電極及びドレイン電極を容易に実現する。
【００３２】
前記構成を採ることに依り、ソース電極及びドレイン電極と素子間分離領域との間、或いは、ソース電極及びドレイン電極とゲート電極との間に起こる電流漏洩は抑止することができ、正常なトランジスタ動作を行うことができる半導体素子を高い製造歩留りで作製することができる。
【図面の簡単な説明】
【図１】実施の形態１を説明する為の工程要所に於ける半導体素子を表す要部切断側面図である。
【図２】実施の形態１を説明する為の工程要所に於ける半導体素子を表す要部切断側面図である。
【図３】実施の形態２を説明する為の工程要所に於ける半導体素子及び製造装置を表す要部切断側面図である。
【図４】従来の半導体素子を製造する工程を説明する為の工程要所に於ける半導体素子を表す要部切断側面図である。
【図５】従来の半導体素子を製造する工程を説明する為の工程要所に於ける半導体素子を表す要部切断側面図である。
【符号の説明】
１１　Ｓｉ基板
１２　ＳｉＯ２　を埋め込んだＳＴＩからなる素子間分離領域
１３　Ｓｉゲート電極
１４　ＳｉＯ２　からなるサイド・ウォール
１５　Ｃｏ膜
１５Ｓ　ソース電極
１５Ｄ　ドレイン電極
１５Ｇ　ゲート電極
【図１】
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【図２】
2004031552.tif 000004
【図３】
2004031552.tif 000005
【図４】
2004031552.tif 000006
【図５】
2004031552.tif 000007