(57)【要約】【課題】シングルチップパッケージ用に入力ピン容量が設定された半導体チップを用いてマルチチップパッケージとした場合、入力ピン容量が増加してしまい、入力ピン容量のスペック（仕様、規格）の上限を逸脱するという問題があった。【解決手段】入力パッド２と内部回路とを接続する配線３と、配線３に電気的に接続された第１の静電気保護素子１（Ｐｃｈ−１，Ｎｃｈ−１）と、配線３の近傍に配置された第２の静電気保護素子１（Ｐｃｈ−２，Ｎｃｈ−２）と、配線３と第２の静電気保護素子との間に配置されたヒューズ４とを有する入力回路を備える半導体チップが単数又は二つ搭載された半導体装置であって、半導体チップが単数の場合はヒューズ４により配線３と第２の静電気保護素子とは電気的に接続され、半導体チップが二つの場合はヒューズ４を切断することにより、配線３と第２の静電気保護素子とは電気的に切断するようにした。【選択図】　　　　図１
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【特許請求の範囲】
【請求項１】
入力パッドと内部回路とを接続する配線と、前記配線に電気的に接続された第１の静電気保護素子と、前記配線の近傍に配置された第２の静電気保護素子と、前記配線と前記第２の静電気保護素子との間に配置されたヒューズとを有する入力回路を備える半導体チップが単数又は二つ形成された半導体装置であって、
前記半導体チップが単数形成されている場合、前記ヒューズにより前記配線と前記第２の静電気保護素子とは電気的に接続され、
前記半導体チップが二つ形成されている場合、前記ヒューズを切断することにより、前記配線と前記第２の静電気保護素子とは電気的に切断されていることを特徴とする半導体装置。
【請求項２】
入力パッドと内部回路とを接続する配線と、前記配線の近傍に配置された第１及び第２の静電気保護素子と、前記配線と前記第１及び第２の静電気保護素子のそれぞれとの間に配置されたヒューズとを有する入力回路を備える半導体チップが単数又は二つ形成された半導体装置であって、
前記半導体チップが単数形成されている場合、前記ヒューズにより前記配線と前記第１及び第２の静電気保護素子とは電気的に接続され、
前記半導体チップが二つ形成されている場合、前記ヒューズを切断することにより、前記配線と前記第１又は第２の静電気保護素子とは電気的に切断されていることを特徴とする半導体装置。
【請求項３】
入力パッドと内部回路とを接続する配線と、前記配線に電気的に接続された第１の静電気保護素子と、前記配線の近傍に配置された第２〜第ｎ（２以上の整数）の静電気保護素子と、前記配線と前記第２〜第ｎの静電気保護素子との間に配置されたヒューズとを有する入力回路を備える半導体チップが単数又はｎ個形成された半導体装置であって、
前記半導体チップが単数形成されている場合、前記配線と前記第２〜第ｎの静電気保護素子とは電気的に接続され、
前記半導体チップがｎ個形成されている場合、すべてのヒューズを切断することにより、前記配線と前記第２〜第ｎの静電気保護素子とは電気的に切断されていることを特徴とする半導体装置。
【請求項４】
入力パッドと内部回路とを接続する配線と、前記配線の近傍に配置された第１〜第ｎの静電気保護素子と、前記配線と前記第１〜第ｎの静電気保護素子との間に配置されたヒューズとを有する入力回路を備える半導体チップが単数又はｎ個形成された半導体装置であって、
前記半導体チップが単数形成されている場合、前記配線と前記第１〜第ｎの静電気保護素子とは電気的に接続され、
前記半導体チップがｎ個形成されている場合、ｎ−１個のヒューズを切断することにより、前記配線と前記第１〜第ｎの静電気保護素子のうち１個は接続され、残りのｎ−１個は電気的に切断されていることを特徴とする半導体装置。
【請求項５】
入力パッドと内部回路とを接続する配線と、前記配線の近傍に配置された複数の静電気保護素子と、前記配線と複数の前記静電気保護素子との間にそれぞれ配置された複数のヒューズとを有する入力回路を備える半導体チップが単数又は複数形成された半導体装置であって、
前記半導体チップが単数形成されている場合、複数の前記ヒューズにより前記配線とすべての前記静電気保護素子とは電気的に接続され、
前記半導体チップが複数形成されている場合、複数の前記ヒューズのうち、所定の数の前記ヒューズが切断され、前記ヒューズが切断された箇所に位置する前記静電気保護素子と前記配線とが電気的に切断されていることを特徴とする半導体装置。
【請求項６】
１パッケージに搭載されることが予想されるチップ数ｏ，ｐの最小公倍数がｍのときに、入力パッドと内部回路とを接続する配線と、前記配線に電気的に接続された第１の静電気保護素子と、前記配線の近傍に配置された第２〜第ｍの静電気保護素子と、前記配線と前記第２〜第ｍの静電気保護素子との間に配置されたヒューズとを有する入力回路を備える半導体チップが単数、ｏ個又はｐ個形成された半導体装置であって、
前記半導体チップが単数形成されている場合、前記配線と前記第１〜第ｍの静電気保護素子とは電気的に接続され、
前記半導体チップがｏ個形成されている場合、所定のヒューズを切断することにより、前記配線と前記第１〜第ｍ／ｏの静電気保護素子とは電気的に接続され、前記配線と前記第ｍ／ｏ＋１〜第ｍの静電気保護素子とは電気的に切断され、
前記半導体チップがｐ個形成されている場合、所定のヒューズを切断することにより、前記配線と前記第１〜第ｍ／ｐの静電気保護素子とは電気的に接続され、前記配線と前記第ｍ／ｐ＋１〜第ｍの静電気保護素子とは電気的に切断されていることを特徴とする半導体装置。
【請求項７】
１パッケージに搭載されることが予想されるチップ数ｏ，ｐの最小公倍数がｍのときに、入力パッドと内部回路とを接続する配線と、前記配線の近傍に配置された第１〜第ｍの静電気保護素子と、前記配線と前記第１〜第ｍの静電気保護素子との間に配置されたヒューズとを有する入力回路を備える半導体チップが単数、ｏ個又はｐ個形成された半導体装置であって、
前記半導体チップが単数形成されている場合、前記ヒューズにより前記配線と前記第１〜第ｍの静電気保護素子とは電気的に接続され、
前記半導体チップがｏ個形成されている場合、所定のヒューズを切断することにより、前記配線と前記第１〜第ｍ／ｏの静電気保護素子とは電気的に接続され、前記配線と前記第ｍ／ｏ＋１〜第ｍの静電気保護素子とは電気的に切断され、
前記半導体チップがｐ個形成されている場合、所定のヒューズを切断することにより、前記配線と前記第１〜第ｍ／ｐの静電気保護素子とは電気的に接続され、前記配線と前記第ｍ／ｐ＋１〜第ｍの静電気保護素子とは電気的に切断されていることを特徴とする半導体装置。
【請求項８】
１パッケージに搭載されることが予想されるチップ数ｏ，ｐ，ｑの最小公倍数がｍのときに、入力パッドと内部回路とを接続する配線と、前記配線に電気的に接続された第１の静電気保護素子と、前記配線の近傍に配置された第２〜第ｍの静電気保護素子と、前記配線と前記第２〜第ｍの静電気保護素子との間に配置されたヒューズとを有する入力回路を備える半導体チップが単数、ｏ個、ｐ個又はｑ個形成された半導体装置であって、
前記半導体チップが単数形成されている場合、前記配線と前記第１〜第ｍの静電気保護素子とは電気的に接続され、
前記半導体チップがｏ個形成されている場合、所定のヒューズを切断することにより、前記配線と前記第１〜第ｍ／ｏの静電気保護素子とは電気的に接続され、前記配線と前記第ｍ／ｏ＋１〜第ｍの静電気保護素子とは電気的に切断され、
前記半導体チップがｐ個形成されている場合、所定のヒューズを切断することにより、前記配線と前記第１〜第ｍ／ｐの静電気保護素子とは電気的に接続され、前記配線と前記第ｍ／ｐ＋１〜第ｍの静電気保護素子とは電気的に切断され、
前記半導体チップがｑ個形成されている場合、所定のヒューズを切断することにより、前記配線と前記第１〜第ｍ／ｑの静電気保護素子とは電気的に接続され、前記配線と前記第ｍ／ｑ＋１〜第ｍの静電気保護素子とは電気的に切断され
ていることを特徴とする半導体装置。
【請求項９】
１パッケージに搭載されることが予想されるチップ数ｏ，ｐ，ｑの最小公倍数がｍのときに、入力パッドと内部回路とを接続する配線と、前記配線の近傍に配置された第１〜第ｍの静電気保護素子と、前記配線と前記第１〜第ｍの静電気保護素子との間に配置されたヒューズとを有する入力回路を備える半導体チップが単数、ｏ個、ｐ個又はｑ個形成された半導体装置であって、
前記半導体チップが単数形成されている場合、前記配線と前記第１〜第ｍの静電気保護素子とは電気的に接続され、
前記半導体チップがｏ個形成されている場合、所定のヒューズを切断することにより、前記配線と前記第１〜第ｍ／ｏの静電気保護素子とは電気的に接続され、前記配線と前記第ｍ／ｏ＋１〜第ｍの静電気保護素子とは電気的に切断され、
前記半導体チップがｐ個形成されている場合、所定のヒューズを切断することにより、前記配線と前記第１〜第ｍ／ｐの静電気保護素子とは電気的に接続され、前記配線と前記第ｍ／ｐ＋１〜第ｍの静電気保護素子とは電気的に切断され、
前記半導体チップがｑ個形成されている場合、所定のヒューズを切断することにより、前記配線と前記第１〜第ｍ／ｑの静電気保護素子とは電気的に接続され、前記配線と前記第ｍ／ｑ＋１〜第ｍの静電気保護素子とは電気的に切断されていることを特徴とする半導体装置。
【請求項１０】
前記静電気保護素子がＭＯＳトランジスタによるキャパシタであることを特徴とする請求項１〜９のいずれかに記載の半導体装置。
【請求項１１】
請求項１〜１０のいずれかに記載の半導体チップにおけるヒューズを切断することにより入力ピン容量を制御することを特徴とする入力ピン容量の設定方法。
【請求項１２】
前記ヒューズの切断は１つのパッケージに搭載される前記半導体チップの数に対応して行われることを特徴とする請求項１１記載の入力ピン容量の設定方法。
【請求項１３】
前記ヒューズの切断はレーザにより行われることを特徴とする請求項１２記載の入力ピン容量の設定方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はマルチチップパッケージに適する半導体チップを搭載した半導体装置及び半導体チップの入力ピン容量の設定方法に関するものである。
【０００２】
【従来の技術】
【特許文献１】特開平１０−３２１７４２号公報
従来、半導体装置、例えばＤＲＡＭは１つのパッケージに１チップが搭載されたシングルチップパッケージが多かった。
しかし、近年、ＤＲＡＭの大容量化に伴い、１パッケージに複数チップを搭載するマルチチップパッケージにしたＤＲＡＭ製品が開発されている。
【特許文献１】では、両面搭載型半導体集積回路装置において、静電保護回路をいずれか一方の集積回路チップのみに設け、或いは２つの集積回路チップに分散させて設ける構成を提案している。
【０００３】
ＤＲＡＭには、最大値と最少値を例えば５ＰＦと２．５ＰＦに定めた入力ピン容量というスペック（仕様、規格）がある。入力ピン容量はパッケージの要因で発生するパッケージ分の容量とチップの要因で発生するチップ分の容量で構成されている。
通常、パッケージ分の容量は変更することが困難なため、
【特許文献１】においてもチップ分の容量を調節してスペックを満たすようにしていると思われる。
【０００４】
図１４は半導体チップの従来の入力回路を示す図である。
【特許文献１】の場合は、ＮチャネルＭＯＳトランジスタを使用しているが、図５の回路例は、本発明との対比から、ＣＭＯＳトランジスタを使用している。
入力回路は主として静電気保護素子１と入力パッド２と配線３で構成されている。静電気保護素子１はＰチャネルＭＯＳトランジスタＰｃｈとＮチャネルＭＯＳトランジスタＮｃｈを接続したＣＭＯＳトランジスタを使用したキャパシタである。
静電気保護素子１は、入力パッド２、配線３を通して静電気が侵入し、内部回路に高電圧が印加されて内部回路が破壊されるのを防止するために設けられている。
【０００５】
この入力回路によるチップ分の入力ピン容量はＰチャネルＭＯＳトランジスタＰｃｈとＮチャネルＭＯＳトランジスタＮｃｈのソース・ドレイン間の接合容量の和である。容量は接合面積に比例するので、入力ピン容量はｐｎ接合の接合面積を設計段階において調整することにより設定される。
【０００６】
【発明が解決しようとする課題】
しかしながら、シングルチップパッケージ用にチップ分の入力ピン容量が設定されたチップを用いてマルチチップパッケージを開発した場合、マルチチップパッケージの入力ピン容量のスペックはシングルチップパッケージのスペックと同様なので、チップ分の入力ピン容量は単純に加算されて２チップ目以降のチップ分の容量が増加し、スペックの上限を逸脱してしまうという問題があった。
そのため、チップ分の入力容量を調整するが、その容量は固定されたもので、マルチチップパッケージのチップ数に応じて変えることはできなかった。
【０００７】
【課題を解決するための手段】
上記課題を解決するため、本発明は入力パッドと内部回路とを接続する配線にヒューズを介して接続される静電気保護素子を設けて入力回路を構成し、１パッケージに搭載される半導体チップの数に対応して所定のヒューズを切断するようにしたものである。
【０００８】
【発明の実施の形態】
図１は本発明の第１の実施形態の入力回路を示す図である。
入力回路は静電気保護素子１と入力パッド２と配線３とヒューズ４を備えている。静電気保護素子１は従来と同様のものであるが、パッケージのチップ分の入力ピン容量を２分割したＰチャネルＭＯＳトランジスタＰｃｈ−１とＰｃｈ−２によるキャパシタにより、従来のＰチャネルＭＯＳトランジスタＰｃｈによるキャパシタに相当するように構成されている。
ＮチャネルＭＯＳトランジスタＮｃｈ−１とＮｃｈ−２によるキャパシタも同じである。
なお、ＣＭＯＳトランジスタによるキャパシタを示しているが、ＮチャネルＭＯＳトランジスタ又はＰチャネルＭＯＳトランジスタＰｃｈによるキャパシタだけでも良いことは勿論である。
【０００９】
また、入力パッド２はピンに接続される入力端子であり、配線３は入力パッド２と内部回路とを接続するもので、いずれも従来と同じである。
ヒューズ４はアルミニウム等の金属配線と同じ材料で配線パターンと同様の方法で形成される。
なお、上記の構成要素以外にダイオード等の回路を付加して構成しても構わない。
【００１０】
トランジスタＰｃｈ−１及びＮｃｈ−１による第１の静電気保護素子１は配線３に接続されている。
トランジスタＰｃｈ−２及びＮｃｈ−２による第２の静電気保護素子１は配線３の近傍に配置されている。ヒューズ４は配線３と第２の静電気保護素子１との間に配置されている。
【００１１】
トランジスタＰｃｈ−１によるキャパシタの容量とトランジスタＰｃｈ−２によるキャパシタの容量は同じで、上記したようにパッケージのチップ分の入力ピン容量を等分に２分割したものであるが、その容量の設定はソース・ドレインのｐｎ接合の接合面積を設計段階で１／２に調整することにより行われる。
トランジスタＮｃｈ−１及びＮｃｈ−２によるキャパシタの場合も同じである。
【００１２】
図２はマルチチップパッケージ化する第１の実施形態を示す図である。
上記のように構成された入力回路を備えた半導体チップをシングルチップパッケージで使用する時は、トランジスタＰｃｈ−１，Ｐｃｈ−２及びＮｃｈ−１，Ｎｃｈ−２を使用した１チップを１つのパッケージに搭載する。
このように半導体チップが単数形成されている場合、ヒューズ４を切断しないので、トランジスタＰｃｈ−２及びＮｃｈ−２による第２の静電気保護素子１は配線３と電気的に接続されている。
【００１３】
一方、マルチチップパッケージ（２チップ搭載）の場合は、図２に示すように、ヒューズ４を切断して、トランジスタＰｃｈ−２及びＮｃｈ−２による第２の静電気保護素子１を切り離して電気的に切断し、トランジスタＰｃｈ−１及びＮｃｈ−１による第１の静電気保護素子１のみを使用する。
このように半導体チップが二つ形成されている場合、ヒューズ４を切断した２個のチップの入力パッド２をそれぞれパッケージの共通端子５に接続して１つのパッケージに搭載し、マルチチップパッケージの半導体装置を構成する。
このようにパッケージのチップ分の入力ピン容量を２分割し、ヒューズ４を切断して一方を切離した半導体チップを２個搭載してマルチチップパッケージにしても、パッケージの入力ピン容量がスペックの上限を超えることはない。
【００１４】
ヒューズ４の切断はウエーハ処理終了後にレーザにより実施されるが、ヒューズ４のパターン幅を細くしたり、パターンの膜厚を薄くして、予め切断し易い処置を施しておくと良い。
【００１５】
図３は本発明の第２の実施形態の入力回路を示す図で、図４はマルチチップパッケージ化する第２の実施形態を示す図である。
第１の実施形態とは、トランジスタＰｃｈ−１，Ｎｃｈ−１による第１の静電気保護素子１もヒューズ４を介して配線３に接続されていることが異なるだけで、他は全く同じである。
【００１６】
静電気保護素子１は少なくとも１つは入力パッド２に接続されていないと静電気により内部回路を破壊してしまうので、第１の実施形態の入力回路で十分であるが、第２の実施形態はどのヒューズ４を切断しても良いように、すべての静電気保護素子１にヒューズ４を接続したものである。
従って、マルチチップパッケージで使用する場合は、図４に示すように、パッケージのチップ分の入力ピン容量を２分割した一方の静電気保護素子１のヒューズ４を切断し、他方はヒューズ４を切断せずに配線３と電気的に接続したまま使用すれば良い。
【００１７】
図５は本発明の第３の実施形態の入力回路を示す図で、図６はマルチチップパッケージ化する第３の実施形態を示す図である。
第１、第２の実施形態が２チップ搭載用であるのに対し、第３の実施形態はこれをｎチップ搭載用に汎用化したものである。なお、ｎは２以上の整数である。
【００１８】
パッケージのチップ分の入力ピン容量は等分にｎ個に分割され、静電気保護素子１であるＭＯＳトランジスタを使用したキャパシタにより実現される。
具体的には各トランジスタＰｃｈ−１〜Ｐｃｈ−ｎの容量を形成する接合面積を、シングルチップパッケージ用の従来のトランジスタＰｃｈに相当する接合面積の１／ｎに形成する。
同様に各トランジスタＮｃｈ−１〜Ｎｃｈ−ｎについても接合面積を１／ｎに形成する。
【００１９】
このように構成された入力回路を備えた半導体チップをシングルチップパッケージにする時は、ヒューズ４を切断することなく、配線３と電気的に接続された第１〜第ｎの静電保護素子１を構成するすべてのトランジスタＰｃｈ−１〜Ｐｃｈ−ｎ及びＮｃｈ−１〜Ｎｃｈ−ｎを使用したチップを１つのパッケージに１個搭載する。
【００２０】
マルチチップパッケージの場合は、図６に示すように、すべてのヒューズ４を切断することにより、第２〜第ｎの静電保護素子１、即ちトランジスタＰｃｈ−２〜Ｐｃｈ−ｎ及びＮｃｈ−２〜Ｎｃｈ−ｎを切離して配線３と電気的に切断し、第１の静電保護素子１、即ちトランジスタＰｃｈ−１，Ｎｃｈ−１のみを使用したチップをｎ個、＃１〜＃ｎの入力パッド２をそれぞれパッケージの共通端子５に接続して１つのパッケージに搭載し、マルチチップパッケージの半導体装置を構成する。
【００２１】
図７は本発明の第４の実施形態の入力回路を示す図で、図８はマルチチップパッケージ化する第４の実施形態を示す図である。
第３の実施形態とは、第１の静電気保護素子１を構成するトランジスタＰｃｈ−１，Ｎｃｈ−１がヒューズ４を介して配線３に接続されていることが異なるだけで、他は全く同じである。
【００２２】
マルチチップパッケージにする場合は、図８に示すように、例えば第１の静電保護素子１であるトランジスタＰｃｈ−１，Ｎｃｈ−１のヒューズ４は切断せず、他のヒューズ４はすべて切断して使用すれば良い。
どのヒューズ４を切断するかはレーザで切断する際のプログラムにより簡単に制御することができるので、切断しないヒューズを第１の静電保護素子１のヒューズ４と限定する必要はなく、いずれのヒューズ４であってもよい。
【００２３】
図９はマルチチップパッケージ化する第５の実施形態を示す図である。
第４の実施形態では、例えば第１の静電保護素子１であるトランジスタＰｃｈ−１，Ｎｃｈ−１のヒューズ４は切断せず、他のヒューズ４はすべて切断していたが、第５の実施形態では、第１及び第２の静電保護素子１であるトランジスタＰｃｈ−１，Ｎｃｈ−１及びＰｃｈ−２，Ｎｃｈ−２のヒューズ４は切断せず、第３の静電保護素子１であるトランジスタＰｃｈ−３，Ｎｃｈ−３から第ｓの静電保護素子１であるトランジスタＰｃｈ−ｓ，Ｎｃｈ−ｓのヒューズ４を切断する。
このようにして半導体チップをｎ個以下で使用し、入力パッド２をそれぞれパッケージの共通端子５に接続して１つのパッケージに搭載し、マルチチップパッケージの半導体装置を構成する。
【００２４】
半導体チップをｎ個搭載する場合は、パッケージのチップ分の入力ピン容量は等分にｎより大きいｓ個、例えば２ｎ個等に分割されている必要がある。そうしないと入力ピン容量のスペックを越える恐れがあるからである。
また、半導体チップをｎより小さい、例えばｎ−１個搭載する場合は、入力ピン容量はｓ＝ｎ個の分割でもよいが、いずれにしろパッケージの入力ピン容量のスペックを満たす必要がある。
なお、トランジスタＰｃｈ−１，Ｎｃｈ−１は図６のように配線３に直接接続されていても良い。
【００２５】
以上のように第１〜第５の実施形態によれば、入力パッドと内部回路とを接続する配線にヒューズを介して接続され、パッケージのチップ分の入力ピン容量を分割した静電気保護素子を設けて入力回路を構成し、１パッケージに搭載される半導体チップの数に対応して所定のヒューズを切断するようにしたので、所定のヒューズを切断した半導体チップを複数個搭載してマルチチップパッケージにしても、入力ピン容量のスペックを満たすことができる。
また、シングルチップパッケージで使用する時はヒューズを切断することなく、すべての静電気保護素子を使用すれば良いので、半導体チップをシングルパッケージとマルチチップパッケージに共用することができる。
【００２６】
図１０は本発明の第６の実施形態を示す図である。
第３の実施形態ではｎチップの搭載用として汎用化したが、第６の実施形態は１つのパッケージに搭載されることが想定されるチップ数ｏ，ｐの最小公倍数ｍにしたものである。これにより複数のマルチチップパッケージに共用する半導体チップとして構成することができる。
【００２７】
複数のマルチチップパッケージとして、２種類、例えばｏチップ搭載用、ｐチップ搭載用の共用チップを使用する場合に、パッケージのチップ分の入力ピン容量をｏ，ｐの最小公倍数ｍに分割する。
即ち、シングルチップパッケージ用の従来のトランジスタＰｃｈ，Ｎｃｈに相当する容量を形成する接合面積を最小公倍数のｍ個に等分に分割する。
従って、各トランジスタＰｃｈ−１〜Ｐｃｈ−ｍ，Ｎｃｈ−１〜Ｎｃｈ−ｍの接合面積はシングルチップパッケージ用の各トランジスタＰｃｈ，Ｎｃｈの接合面積の１／ｍに形成される。
【００２８】
第１の静電保護素子１を構成するトランジスタＰｃｈ−１，Ｎｃｈ−１は直接配線３に接続され、第２〜第ｍの静電保護素子１を構成するトランジスタＰｃｈ−２〜Ｐｃｈ−ｍ及びＮｃｈ−２〜Ｎｃｈ−ｍはそれぞれヒューズ４を介して配線３に接続されている。
このように構成した入力回路を有する半導体チップをシングルチップパッケージ（ＳＣＰ）搭載用に使用する時は、ヒューズ４を切断することなく、第１〜第ｍの静電保護素子１を構成するすべてのトランジスタＰｃｈ−１〜Ｐｃｈ−ｍ，Ｎｃｈ−１〜Ｎｃｈ−ｍを使用したチップを１つのパッケージに１個搭載する。
【００２９】
マルチチップパッケージ搭載用例えばｏチップ搭載用に使用する時は、ヒューズ４を切断することなく配線３に接続された、図に示した矢印の範囲の第１〜第ｍ／ｏの静電保護素子１を構成するトランジスタＰｃｈ−１〜Ｐｃｈ−ｍ／ｏ及びＮｃｈ−１〜Ｎｃｈ−ｍ／ｏを使用し、ヒューズ４を切断することにより、第ｍ／ｏ＋１〜第ｍの静電保護素子１を構成するトランジスタＰｃｈ−ｍ／ｏ＋１〜Ｐｃｈ−ｍ及びＮｃｈ−ｍ／ｏ＋１〜Ｎｃｈ−ｍを配線３と電気的に切断したチップを１つのパッケージにｏ個搭載する。
ｐチップ搭載用の場合は、図に示した矢印の範囲の第１〜第ｍ／ｐの静電保護素子１を構成するトランジスタＰｃｈ−１〜Ｐｃｈ−ｍ／ｐ及びＮｃｈ−１〜Ｎｃｈ−ｍ／ｐを使用し、ヒューズ４を切断することにより、第ｍ／ｐ＋１〜第ｍの静電保護素子１を構成するトランジスタＰｃｈ−ｍ／ｐ＋１〜Ｐｃｈ−ｍ及びＮｃｈ−ｍ／ｐ＋１〜Ｎｃｈ−ｍを配線３と電気的に切断したチップを１つのパッケージにｐ個搭載する。
【００３０】
上記の例において、例えばｏ＝２，ｐ＝３とした場合、最少公倍数ｍは６となり、ｏチップ即ち２チップ搭載用に使用する時は、Ｐｃｈ−１〜Ｐｃｈ−３及びＮｃｈ−１〜Ｎｃｈ−３を使用し、Ｐｃｈ−４〜Ｐｃｈ−６及びＮｃｈ−４〜Ｎｃｈ−６のヒューズ４を切断したチップを２個搭載すれば良い。
ｐチップ即ち３チップ搭載用に使用する時は、Ｐｃｈ−１〜Ｐｃｈ−２及びＮｃｈ−１〜Ｎｃｈ−２を使用し、Ｐｃｈ−３〜Ｐｃｈ−６及びＮｃｈ−３〜Ｎｃｈ−６のヒューズ４を切断したチップを３個搭載すれば良い。
【００３１】
図１１は本発明の第７の実施形態を示す図である。
第４の実施形態ではｎチップの搭載用として汎用化したが、第７の実施形態はこのｎを１つのパッケージに搭載されることが想定されるチップ数ｏ，ｐの最小公倍数ｍに特定したものである。これにより複数のマルチチップパッケージに共用する半導体チップとして構成することができる。
第６の実施形態とは、第１の静電保護素子１を構成するトランジスタＰｃｈ−１，Ｎｃｈ−１がヒューズ４を介して配線３に接続されているのが異なるだけで他は同じである。
【００３２】
このように構成した入力回路を有する半導体チップをシングルチップパッケージ（ＳＣＰ）搭載用に使用する時は、ヒューズ４を切断することなく、第１〜第ｍの静電保護素子１を構成するすべてのトランジスタＰｃｈ−１〜Ｐｃｈ−ｍ，Ｎｃｈ−１〜Ｎｃｈ−ｍを使用したチップを１つのパッケージに１個搭載する。
【００３３】
マルチチップパッケージ搭載用例えばｏチップ搭載用に使用する時は、ヒューズ４を切断することなく配線３に接続された、図に示した矢印の範囲の第１〜第ｍ／ｏの静電保護素子１を構成するトランジスタＰｃｈ−１〜Ｐｃｈ−ｍ／ｏ及びＮｃｈ−１〜Ｎｃｈ−ｍ／ｏを使用し、ヒューズ４を切断することにより、第ｍ／ｏ＋１〜第ｍの静電保護素子１を構成するトランジスタＰｃｈ−ｍ／ｏ＋１〜Ｐｃｈ−ｍ及びＮｃｈ−ｍ／ｏ＋１〜Ｎｃｈ−ｍを配線３と電気的に切断したチップを１つのパッケージにｏ個搭載する。
ｐチップ搭載用の場合は、図に示した矢印の範囲の第１〜第ｍ／ｐの静電保護素子１を構成するトランジスタＰｃｈ−１〜Ｐｃｈ−ｍ／ｐ及びＮｃｈ−１〜Ｎｃｈ−ｍ／ｐを使用し、ヒューズ４を切断することにより、第ｍ／ｐ＋１〜第ｍの静電保護素子１を構成するトランジスタＰｃｈ−ｍ／ｐ＋１〜Ｐｃｈ−ｍ及びＮｃｈ−ｍ／ｐ＋１〜Ｎｃｈ−ｍを配線３と電気的に切断したチップを１つのパッケージにｐ個搭載する。
【００３４】
図１２は本発明の第８の実施形態を示す図である。
第６の実施形態では１つのパッケージに搭載されることが想定されるチップ数をｏ，ｐとしたが、第８の実施形態では、チップ数をｏ，ｐ，ｑとしたものである。これにより複数のマルチチップパッケージに共用する半導体チップとして構成することができる。
複数のマルチチップパッケージとして、３種類、例えばｏチップ搭載用、ｐチップ搭載用、ｑチップ搭載用の共用チップを使用する場合に、パッケージのチップ分の入力ピン容量をｏ，ｐ，ｑの最小公倍数ｍに分割する。
即ち、シングルチップパッケージ用の従来のトランジスタＰｃｈ，Ｎｃｈに相当する容量を形成する接合面積を最小公倍数のｍ個に等分に分割する。
従って、各トランジスタＰｃｈ−１〜Ｐｃｈ−ｍ，Ｎｃｈ−１〜Ｎｃｈ−ｍの接合面積はシングルチップパッケージ用の各トランジスタＰｃｈ，Ｎｃｈの接合面積の１／ｍに形成される。
【００３５】
第１の静電保護素子１を構成するトランジスタＰｃｈ−１，Ｎｃｈ−１は直接配線３に接続され、第２〜第ｍの静電保護素子１を構成するトランジスタＰｃｈ−２〜Ｐｃｈ−ｍ及びＮｃｈ−２〜Ｎｃｈ−ｍはそれぞれヒューズ４を介して配線３に接続されている。
【００３６】
このように構成した入力回路を有する半導体チップをシングルチップパッケージ（ＳＣＰ）搭載用に使用する時は、ヒューズ４を切断することなく、配線３に接続された第１〜第ｍの静電保護素子１を構成するすべてのトランジスタＰｃｈ−１〜Ｐｃｈ−ｍ，Ｎｃｈ−１〜Ｎｃｈ−ｍを使用したチップを１つのパッケージに１個搭載する。
【００３７】
マルチチップパッケージ搭載用例えばｏチップ搭載用に使用する時は、ヒューズ４を切断することなく配線３に接続された、図に示した矢印の範囲の第１〜第ｍ／ｏの静電保護素子１を構成するトランジスタＰｃｈ−１〜Ｐｃｈ−ｍ／ｏ及びＮｃｈ−１〜Ｎｃｈ−ｍ／ｏを使用し、ヒューズ４を切断することにより、第ｍ／ｏ＋１〜第ｍの静電保護素子１を構成するトランジスタＰｃｈ−ｍ／ｏ＋１〜Ｐｃｈ−ｍ及びＮｃｈ−ｍ／ｏ＋１〜Ｎｃｈ−ｍを配線３と電気的に切断したチップを１つのパッケージにｏ個搭載する。
ｐチップ搭載用の場合は、図に示した矢印の範囲の第１〜第ｍ／ｐの静電保護素子１を構成するトランジスタＰｃｈ−１〜Ｐｃｈ−ｍ／ｐ及びＮｃｈ−１〜Ｎｃｈ−ｍ／ｐを使用し、ヒューズ４を切断することにより、第ｍ／ｐ＋１〜第ｍの静電保護素子１を構成するトランジスタＰｃｈ−ｍ／ｐ＋１〜Ｐｃｈ−ｍ及びＮｃｈ−ｍ／ｐ＋１〜Ｎｃｈ−ｍを配線３と電気的に切断したチップを１つのパッケージにｐ個搭載する。
ｑチップ搭載用の場合も、図に示した矢印の範囲の第１〜第ｍ／ｑの静電保護素子１を構成するトランジスタＰｃｈ−１〜Ｐｃｈ−ｍ／ｑ及びＮｃｈ−１〜Ｎｃｈ−ｍ／ｑを使用し、ヒューズ４を切断することにより、第ｍ／ｑ＋１〜第ｍの静電保護素子１を構成するトランジスタＰｃｈ−ｍ／ｑ＋１〜Ｐｃｈ−ｍ及びＮｃｈ−ｍ／ｑ＋１〜Ｎｃｈ−ｍを配線３と電気的に切断したチップを１つのパッケージにｑ個搭載する。
【００３８】
上記の例において、例えばｏ＝２，ｐ＝３，ｑ＝４とした場合、最少公倍数ｍは１２となり、ｏチップ即ち２チップ搭載用に使用する時は、Ｐｃｈ−１〜Ｐｃｈ−６及びＮｃｈ−１〜Ｎｃｈ−６を使用し、Ｐｃｈ−７〜Ｐｃｈ−１２及びＮｃｈ−７〜Ｎｃｈ−１２のヒューズ４を切断したチップを２個搭載すれば良い。
ｐチップ即ち３チップ搭載用に使用する時は、Ｐｃｈ−１〜Ｐｃｈ−４及びＮｃｈ−１〜Ｎｃｈ−４を使用し、Ｐｃｈ−５〜Ｐｃｈ−１２及びＮｃｈ−５〜Ｎｃｈ−１２のヒューズ４を切断したチップを３個搭載すれば良い。
ｑチップ即ち４チップ搭載用に使用する時は、Ｐｃｈ−１〜Ｐｃｈ−３及びＮｃｈ−１〜Ｎｃｈ−３を使用し、Ｐｃｈ−４〜Ｐｃｈ−１２及びＮｃｈ−４〜Ｎｃｈ−１２のヒューズ４を切断したチップを３個搭載すれば良い。
【００３９】
図１３は本発明の第９の実施形態を示す図である。
第７の実施形態では１つのパッケージに搭載されることが想定されるチップ数をｏ，ｐとしたが、第９の実施形態では、チップ数をｏ，ｐ，ｑとしたものである。これにより複数のマルチチップパッケージに共用する半導体チップとして構成することができる。
第８の実施形態とは、第１の静電保護素子１を構成するトランジスタＰｃｈ−１，Ｎｃｈ−１がヒューズ４を介して配線３に接続されているのが異なるだけで他は同じである。
【００４０】
複数のマルチチップパッケージとして、３種類、例えばｏチップ搭載用、ｐチップ搭載用、ｑチップ搭載用の共用チップを使用する場合に、パッケージのチップ分の入力ピン容量をｏ，ｐ，ｑの最小公倍数ｍに分割する。
即ち、シングルチップパッケージ用の従来のトランジスタＰｃｈ，Ｎｃｈに相当する容量を形成する接合面積を最小公倍数のｍ個に等分に分割する。
従って、各トランジスタＰｃｈ−１〜Ｐｃｈ−ｍ，Ｎｃｈ−１〜Ｎｃｈ−ｍの接合面積はシングルチップパッケージ用の各トランジスタＰｃｈ，Ｎｃｈの接合面積の１／ｍに形成される。
第１〜第ｍの静電保護素子１を構成するトランジスタＰｃｈ−１〜Ｐｃｈ−ｍ及びＮｃｈ−１〜Ｎｃｈ−ｍはそれぞれヒューズ４を介して配線３に接続されている。
【００４１】
このように構成した入力回路を有する半導体チップをシングルチップパッケージ（ＳＣＰ）搭載用に使用する時は、ヒューズ４を切断することなく、配線３に接続された第１〜第ｍの静電保護素子１を構成するすべてのトランジスタＰｃｈ−１〜Ｐｃｈ−ｍ，Ｎｃｈ−１〜Ｎｃｈ−ｍを使用したチップを１つのパッケージに１個搭載する。
【００４２】
マルチチップパッケージ搭載用例えばｏチップ搭載用に使用する時は、ヒューズ４を切断することなく配線３に接続された、図に示した矢印の範囲の第１〜第ｍ／ｏの静電保護素子１を構成するトランジスタＰｃｈ−１〜Ｐｃｈ−ｍ／ｏ及びＮｃｈ−１〜Ｎｃｈ−ｍ／ｏを使用し、ヒューズ４を切断することにより、第ｍ／ｏ＋１〜第ｍの静電保護素子１を構成するトランジスタＰｃｈ−ｍ／ｏ＋１〜Ｐｃｈ−ｍ及びＮｃｈ−ｍ／ｏ＋１〜Ｎｃｈ−ｍを配線３と電気的に切断したチップを１つのパッケージにｏ個搭載する。
ｐチップ搭載用の場合は、図に示した矢印の範囲の第１〜第ｍ／ｐの静電保護素子１を構成するトランジスタＰｃｈ−１〜Ｐｃｈ−ｍ／ｐ及びＮｃｈ−１〜Ｎｃｈ−ｍ／ｐを使用し、ヒューズ４を切断することにより、第ｍ／ｐ＋１〜第ｍの静電保護素子１を構成するトランジスタＰｃｈ−ｍ／ｐ＋１〜Ｐｃｈ−ｍ及びＮｃｈ−ｍ／ｐ＋１〜Ｎｃｈ−ｍを配線３と電気的に切断したチップを１つのパッケージにｐ個搭載する。
ｑチップ搭載用の場合も、図に示した矢印の範囲の第１〜第ｍ／ｑの静電保護素子１を構成するトランジスタＰｃｈ−１〜Ｐｃｈ−ｍ／ｑ及びＮｃｈ−１〜Ｎｃｈ−ｍ／ｑを使用し、ヒューズ４を切断することにより、第ｍ／ｑ＋１〜第ｍの静電保護素子１を構成するトランジスタＰｃｈ−ｍ／ｑ＋１〜Ｐｃｈ−ｍ及びＮｃｈ−ｍ／ｑ＋１〜Ｎｃｈ−ｍを配線３と電気的に切断したチップを１つのパッケージにｑ個搭載する。
【００４３】
上記の例において、例えばｏ＝２，ｐ＝３，ｑ＝４とした場合、最少公倍数ｍは１２となり、ｏチップ即ち２チップ搭載用に使用する時は、Ｐｃｈ−１〜Ｐｃｈ−６及びＮｃｈ−１〜Ｎｃｈ−６を使用し、Ｐｃｈ−７〜Ｐｃｈ−１２及びＮｃｈ−７〜Ｎｃｈ−１２のヒューズ４を切断したチップを２個搭載すれば良い。
ｐチップ即ち３チップ搭載用に使用する時は、Ｐｃｈ−１〜Ｐｃｈ−４及びＮｃｈ−１〜Ｎｃｈ−４を使用し、Ｐｃｈ−５〜Ｐｃｈ−１２及びＮｃｈ−５〜Ｎｃｈ−１２のヒューズ４を切断したチップを３個搭載すれば良い。
ｑチップ即ち４チップ搭載用に使用する時は、Ｐｃｈ−１〜Ｐｃｈ−３及びＮｃｈ−１〜Ｎｃｈ−３を使用し、Ｐｃｈ−４〜Ｐｃｈ−１２及びＮｃｈ−４〜Ｎｃｈ−１２のヒューズ４を切断したチップを４個搭載すれば良い。
【００４４】
以上のように第６〜第９の実施形態によれば、パッケージのチップ分の入力ピン容量を１つのパッケージに搭載されることが想定されるチップ数の最小公倍数に分割しているので、第１〜第５の実施形態の効果に加えて半導体チップを更に複数のマルチチップパッケージ用に共用することができる。
【００４５】
【発明の効果】
上記したように、本発明によればマルチチップパッケージにした場合でも入力ピン容量をシングルチップパッケージと同じ容量に設定できるので、入力ピン容量のスペックを満足することができ、半導体チップをシングルチップパッケージ用とマルチチップパッケージ用に共用することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態の入力回路を示す図
【図２】第１の実施形態を示す図
【図３】本発明の第２の実施形態の入力回路を示す図
【図４】第２の実施形態を示す図
【図５】本発明の第３の実施形態の入力回路を示す図
【図６】第３の実施形態を示す図
【図７】本発明の第４の実施形態の入力回路を示す図
【図８】第４の実施形態を示す図
【図９】本発明の第５の実施形態を示す図
【図１０】本発明の第６の実施形態を示す図
【図１１】本発明の第７の実施形態を示す図
【図１２】本発明の第８の実施形態を示す図
【図１３】本発明の第９の実施形態を示す図
【図１４】従来の入力回路を示す図
【符号の説明】
１　　　　　　　　　　　静電気保護素子
２　　　　　　　　　　　入力パッド
３　　　　　　　　　　　配線
４　　　　　　　　　　　ヒューズ
５　　　　　　　　　　　共通端子
Ｐｃｈ−１〜Ｐｃｈ−ｎ，Ｐｃｈ−ｍ，Ｐｃｈ−ｓ　　　　ＰチャネルＭＯＳトランジスタ
Ｎｃｈ−１〜Ｎｃｈ−ｎ，Ｎｃｈ−ｍ，Ｎｃｈ−ｓ　　　　ＮチャネルＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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