(57)【要約】【課題】データラッチ回路２２および抵抗ラダー回路２３から成るＲ−２Ｒ型のデジタル／アナログ変換器で選択されたアナログ電圧をオペアンプ２４を介して出力するようにしたデジタル／アナログ変換器において、低消費電力化を図る。【解決手段】デジタルデータの全ビットのデータの一致／不一致を検出する比較回路２６を設けるとともに、前記データラッチ回路２２、抵抗ラダー回路２３およびオペアンプ２４をバイパスするＣＭＯＳトライステート出力回路２５を設け、全ビットデータが一致すると、前記オペアンプ２４側の動作を休止させ、ＣＭＯＳトライステート出力回路２５を動作させる。したがって、特別な信号によることなく、きめ細かく出力回路を切換え、低消費電力化を図ることができる。【選択図】  図１
2004260603.tif 000002
【特許請求の範囲】
【請求項１】
電源ライン間に介在された抵抗体を複数ビットのデジタルデータに応じて選択的に切換えることによって、前記デジタルデータに対応したアナログ電圧を選択し、その選択されたアナログ電圧をオペアンプを介して出力するようにしたデジタル／アナログ変換器において、
前記デジタルデータの全ビットのデータの一致／不一致を検出し、一致が検出されると、抵抗回路およびオペアンプの動作を休止させる比較回路と、
前記比較回路の出力に応答し、前記デジタルデータの全ビットのデータの一致が検出されると、そのデータに対応したハイレベルまたはローレベルの電源電圧を、前記抵抗回路およびオペアンプをバイパスして出力するＣＭＯＳトライステート出力回路とを含むことを特徴とするデジタル／アナログ変換器。
【請求項２】
前記オペアンプの出力と、前記ＣＭＯＳトライステート回路の出力とは、ワイヤードオアの関係に接続されていることを特徴とする請求項１記載のデジタル／アナログ変換器。
【請求項３】
映像信号源からの前記複数ビットのデジタルデータを表示ＲＡＭに書込み／読出しを行うとともに、表示パネルに同期信号出力するタイミングコントローラを備え、
前記同期信号に応じて表示ＲＡＭから読出されたデータを、前記請求項１または２記載のデジタル／アナログ変換器を通して前記表示パネルに供給することを特徴とする表示パネル駆動回路。
【請求項４】
前記映像信号源からのデジタルデータは、中間調画像にアイコン画像のデータを含んで構成され、前記中間調画像の階調電圧の出力には前記オペアンプの出力が用いられ、前記アイコン画像の２値電圧の出力には前記ＣＭＯＳトライステート回路の出力が用いられることを特徴とする請求項３記載の表示パネル駆動回路。
【請求項５】
前記請求項３または４記載の表示パネル駆動回路を用いることを特徴とする表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、デジタル／アナログ変換器と、そのデジタル／アナログ変換器を内蔵し、アクティブマトリックス型液晶などを駆動するＬＳＩとして実現される表示パネル駆動回路と、さらにその表示パネル駆動回路を搭載して構成される表示装置とに関する。
【０００２】
【従来の技術】
前記アクティブマトリックス型液晶の駆動用ＬＳＩに内蔵されるデジタル／アナログ変換器は、映像信号源からの複数ビットのデジタルデータに対応したアナログ電圧を作成し、ソースドライバへ出力する。図４は、典型的な従来技術のデジタル／アナログ変換器１の電気的構成を示すブロック図である。このデジタル／アナログ変換器１は、大略的に、データラッチ回路２と、抵抗ラダー回路３と、オペアンプ４と、出力短絡用のＮＭＯＳＦＥＴ５と、ＡＮＤゲート６と、インバータ７とを備えて構成されている。
【０００３】
前記データラッチ回路２および抵抗ラダー回路３は、たとえば図５で示すように構成されている。これらのデータラッチ回路２および抵抗ラダー回路３は、いわゆるＲ−２Ｒ型のデジタル／アナログ変換器を構成している。前記データラッチ回路２は、相互に並列に配置された複数ｎ（ｎは入力ビット数で、図４および図５では８）のＤフリップフロップＦ０〜Ｆｎから成り、各ＤフリップフロップＦ０〜Ｆｎのクロック入力端ＣＫには、図示しない映像信号源から共通にクロック信号が入力され、コントロール端子ＲＢには、同様に図示しない映像信号源から共通にコントロール信号ＰＤＣＴＬが入力され、データ入力端子Ｄには前記複数ビットのデジタルデータがそれぞれ入力され、出力端子Ｑからは、電源電圧ＶＤＤまたはＧＮＤ電位がそれぞれ出力される。
【０００４】
一方、抵抗ラダー回路３は、抵抗値がＲと２×Ｒとの抵抗体をはしご型に接続して構成されている。すなわち、抵抗値がＲの抵抗体を２つ直列に接続して成る直列回路の一端が前記各ＤフリップフロップＦ０〜Ｆｎの出力端子Ｑにそれぞれ接続され、前記直列回路の他端間を抵抗値がＲの抵抗体が相互に接続してゆき、最下段（最下位ビットに対応）の直列回路は抵抗値がＲの抵抗体を２つ直列に接続して成る直列回路によってＧＮＤ電位に接続されており、最上段（最上位ビットに対応）の直列回路の他端側が出力端となっている。
【０００５】
そして、前記コントロール信号ＰＤＣＴＬがアクティブであるハイレベルの間には、入力されたデジタル信号に応じて、前記各ＤフリップフロップＦ０〜Ｆｎが前記直列回路の一端側を、上述のように電源電圧ＶＤＤに接続するか、またはＧＮＤ電位に接続し、これによって抵抗ラダー回路３の合成インピーダンスが変化し、前記入力デジタル信号に応じたアナログ電圧を出力することができる。前記コントロール信号ＰＤＣＴＬが非アクティブであるローレベルの間には、総てのＤフリップフロップＦ０〜Ｆｎは前記直列回路の一端側をＧＮＤ電位に接続し、これによって抵抗ラダー回路３は前記ＧＮＤ電位を出力する。
【０００６】
たとえば、前記入力デジタル信号の最上位ビット（ＭＳＢ）のみが“１”で、残余のビットが“０”の場合、図６で示すような抵抗網の等価回路となり、出力電圧は、ＶＤＤ／２となる。また、最上位ビットから２ビットのみが“１”で、残余のビットが“０”の場合、図７で示すような等価回路となり、出力電圧は、ＶＤＤ／４となる。このようにして、入力されたデジタル値を、それに比例したアナログ電圧に変換して出力することができる。
【０００７】
また、図８には、他のデジタル／アナログ変換器におけるデジタル／アナログ変換部の構成を示す。このデジタル／アナログ変換器は、電圧ポテンショメータ型と称され、最も原始的なデジタル／アナログ変換器である。そして、２ｎ  個の基準抵抗Ｒと、対を成す同数のアナログスイッチＳ１〜Ｓ２ｎ  と、ｎビットのデジタル入力のデコード回路１０と、オペアンプ４ａとから構成されている。前記２ｎ  個の基準抵抗Ｒは、基準電圧ＶｒｅｆとＧＮＤ電位との間に直列に接続されており、それらの接続点およびＧＮＤ電位が前記アナログスイッチＳ１〜Ｓ２ｎ  の一端に接続され、該アナログスイッチＳ１〜Ｓ２ｎ  の他端は前記オペアンプ４ａの非反転入力端に共通に接続される。
【０００８】
図示しない映像信号源からのデジタル入力は、デコード回路１０によってｎビットのバイナリデータに分割され、２ｎ  個のデコード信号が作成される。そのデコード信号に応じて、入力コードに相当するタップ位置のアナログスイッチだけがＯＮ状態となり、アナログ電圧がオペアンプ４ａに出力される。オペアンプ４ａは基準電圧Ｖｒｅｆを電源電圧とし、前記ボルテージホロワ動作を行う。
【０００９】
そして、上述のようにして得られたアナログ電圧は、アクティブマトリックス液晶を駆動する際に、液晶画素の画素電圧と、その光透過との間の非線形な関係を補償することができる。一般にこれはγ補正と呼ばれ、デジタル入力ビットより多いビット数のデジタル／アナログ変換器を構成することで、実現することができる。具体的には、たとえば表示ＲＡＭから読出された６ビットのデータを、デジタル／アナログ変換器の入力の手前で６ビット→８ビットに変換するテーブルを用意し、これによって表現可能な階調数を６４階調から、より精細な２５６階調に増加し、前記６４階調で与えられる入力データに対して、採用する液晶の特性に対応したγ曲線を得ることができる出力データを、前記２５６階調の中から選択し、印加することで実現することができる。
【００１０】
再び前記図４に戻って、前記抵抗ラダー回路３やオペアンプ４による複数ビットの入力デジタルデータに対応した多階調のアナログ電圧の出力経路とは別途に、前記ＡＮＤゲート６による２値出力の出力経路が設けられている。そして、このＡＮＤゲート６の一方の入力には前記データラッチ回路の最上位ビット（ＭＳＢ）のデータが入力されており、他方の入力には前記インバータ７の出力が与えられる。インバータ７には、前記コントロール信号ＰＤＣＴＬが入力され、したがって該コントロール信号ＰＤＣＴＬがアクティブであるハイレベルであるときには、インバータ７による反転出力はローレベルとなって、前記ＡＮＤゲート６による出力はマスクされる。これに対して、コントロール信号ＰＤＣＴＬが非アクティブであるローレベルであるときには、インバータ７による反転出力はハイレベルとなって、前記ＡＮＤゲート６による２値出力は許容される。
【００１１】
一方、前記コントロール信号ＰＤＣＴＬがアクティブであるハイレベルであるときには、前述のように抵抗ラダー回路３が動作し、かつインバータ７による反転出力がローレベルとなって、前記オペアンプ４は動作状態になるとともに、出力短絡用のＮＭＯＳＦＥＴ５がオフし、前記オペアンプ４による多階調出力が許容される。これに対して、コントロール信号ＰＤＣＴＬが非アクティブであるローレベルであるときには、前述のように抵抗ラダー回路３は動作を休止し、かつインバータ７による反転出力はハイレベルとなって、前記オペアンプ４はスタンバイ状態になるとともに、出力短絡用のＮＭＯＳＦＥＴ５がオンし、前記オペアンプ４による多階調出力がプルダウンされる。
【００１２】
前記オペアンプ４およびＡＮＤゲート６は、個別の出力端子９，１０をそれぞれ有し、これに対応して、図９で示すように、液晶パネル１１には、ソースラインＳＬの一端側に第１のソースドライバであるアナログドライバ１２が搭載され、他端側には第２のソースドライバであるデジタルドライバ１３が搭載され、前記出力端子９，１０は、それぞれのドライバ１２，１３に、階調表示電圧を出力することになる。
【００１３】
なお、本発明に関連する他の先行技術として、下記の先行技術が存在する。しかしながら、この先行技術に関する説明は、説明の便宜上、発明の実施の形態にて行う。
【００１４】
【特許文献１】
特開２００２−２６７３２号公報（公開日：平成１４年１月２５日）
【００１５】
【発明が解決しようとする課題】
上述のように構成されるデジタル／アナログ変換器１は、前記コントロール信号ＰＤＣＴＬによって、前記オペアンプ４側の多階調出力と、ＡＮＤゲート６側の２値出力とに切換えて使用される。そして、その切換えは、たとえば図１０で示すように、中間調画像を表示することができる画像領域と、予め定められたキャラクタを表示するアイコン領域とで行われることになり、前記コントロール信号ＰＤＣＴＬは、前記画像領域ではアクティブのハイレベル、アイコン領域では非アクティブのローレベルとなる。
【００１６】
一方、前記デジタル／アナログ変換器１では、様々なアクティブマトリクス液晶パネル１１の負荷を駆動する能力が充分でないので、出力バッファとして上述のようにオペアンプ４，４ａを付加し、低出力インピーダンスに変換して、該液晶表示パネル１１とのインタフェイスを行っている。しかしながら、このオペアンプ４，４ａでは、定常状態でも、常にバイアス電流が消費される。また、このオペアンプ４，４ａには、昨今、レールｔｏレールタイプのような、与えられた電源電圧範囲までフルスイング出力するタイプのものが存在するけれども、特にそのフルスイング出力時に、消費電力が多くなる。
【００１７】
したがって、上述のようにコントロール信号ＰＤＣＴＬで切換えていると、画像領域で最大階調または最小階調の画像を表示する際には、オペアンプ４，４ａを使用することになり、効率が悪いという問題がある。また、該デジタル／アナログ変換器１を搭載するコントローラに、映像信号源から前記コントロール信号ＰＤＣＴＬを入力しなければならず、端子数が増加する等の問題もある。
【００１８】
本発明の目的は、特別な信号によることなく、きめ細かく出力回路を切換え、低消費電力化を図ることができるデジタル／アナログ変換器ならびにそれを用いる表示パネル駆動回路および表示装置を提供することである。
【００１９】
【課題を解決するための手段】
本発明のデジタル／アナログ変換器は、電源ライン間に介在された抵抗体を複数ビットのデジタルデータに応じて選択的に切換えることによって、前記デジタルデータに対応したアナログ電圧を選択し、その選択されたアナログ電圧をオペアンプを介して出力するようにしたデジタル／アナログ変換器において、前記デジタルデータの全ビットのデータの一致／不一致を検出し、一致が検出されると、抵抗回路およびオペアンプの動作を休止させる比較回路と、前記比較回路の出力に応答し、前記デジタルデータの全ビットのデータの一致が検出されると、そのデータに対応したハイレベルまたはローレベルの電源電圧を、前記抵抗回路およびオペアンプをバイパスして出力するＣＭＯＳトライステート出力回路とを含むことを特徴とする。
【００２０】
上記の構成によれば、液晶表示装置の階調表示電圧などとして使用されるアナログ電圧を、複数ビットのデジタルデータに応じて作成するデジタル／アナログ変換器で、前記アナログ電圧の作成を、抵抗回路の抵抗体の切換えとオペアンプによるボルテージホロワ機能とを用いて行うものにおいて、これらの抵抗体およびオペアンプをバイパスするように、電源電圧をフルスイング出力するＣＭＯＳトライステート出力回路を設け、前記デジタルデータの全ビットのデータが一致、すなわち最大値または最小値のデータであるときには、比較回路が、抵抗回路およびオペアンプの動作を休止させるとともに、前記ＣＭＯＳトライステート出力回路にハイレベルまたはローレベルの電源電圧までフルスイングした電圧を出力させる。
【００２１】
したがって、前記全ビットデータの一致時には、オペアンプのスタンバイ機能を利用して該オペアンプのバイアス電流を遮断するとともに、抵抗回路を流れる電流も遮断して、これらの回路での消費電力を削減するとともに、前記フルスイングした最大値または最小値のアナログ電圧を、オペアンプを介して出力する場合に比べて、高効率で出力することができる。こうして、特別な信号によることなく、きめ細かく出力回路を切換え、デジタル／アナログ変換器の低消費電力化を図ることができる。
【００２２】
また、本発明のデジタル／アナログ変換器は、前記オペアンプの出力と、前記ＣＭＯＳトライステート回路の出力とは、ワイヤードオアの関係に接続されていることを特徴とする。
【００２３】
上記の構成によれば、上述のように比較回路からの出力で、一方の回路が動作している間は、他方の回路は休止しており、したがって２つの回路の出力を共通に接続しても、出力同士の短絡などが生じることはない。こうして、出力端子を共用し、該出力端子数を削減することができる。
【００２４】
さらにまた、本発明の表示パネル駆動回路は、映像信号源からの前記複数ビットのデジタルデータを表示ＲＡＭに書込み／読出しを行うとともに、表示パネルに同期信号出力するタイミングコントローラを備え、前記同期信号に応じて表示ＲＡＭから読出されたデータを、前記のデジタル／アナログ変換器を通して前記表示パネルに供給することを特徴とする。
【００２５】
上記の構成によれば、液晶パネルのソースドライバに階調電圧を与えるコントローラなどとして実現される表示パネル駆動回路の低消費電力化を図ることができる。
【００２６】
また、本発明の表示パネル駆動回路では、前記映像信号源からのデジタルデータは、中間調画像にアイコン画像のデータを含んで構成され、前記中間調画像の階調電圧の出力には前記オペアンプの出力が用いられ、前記アイコン画像の２値電圧の出力には前記ＣＭＯＳトライステート回路の出力が用いられることを特徴とする。
【００２７】
上記の構成によれば、特別な信号を用いることなく、画像領域とアイコン領域とから成る表示パネルを駆動するのに好適な駆動回路を実現することができる。
【００２８】
さらにまた、本発明の表示装置は、前記の表示パネル駆動回路を用いることを特徴とする。
【００２９】
上記の構成によれば、低消費電力の表示装置を実現することができる。
【００３０】
【発明の実施の形態】
本発明の実施の一形態について、図１〜図３に基づいて説明すれば、以下のとおりである。
【００３１】
図１は、本発明の実施の一形態のデジタル／アナログ変換器２１の電気的構成を示すブロック図である。このデジタル／アナログ変換器２１は、大略的に、データラッチ回路２２と、抵抗ラダー回路２３と、オペアンプ２４と、ＣＭＯＳトライステート出力回路２５と、比較回路２６とを備えて構成されている。
【００３２】
前記データラッチ回路２２および抵抗ラダー回路２３は、前記図４で示すデジタル／アナログ変換器１と同様に、前記図５で示すＲ−２Ｒ型のデジタル／アナログ変換器で構成されている。これらのデータラッチ回路２２および抵抗ラダー回路２３に代えて、前記図Ｅで示すような電圧ポテンショメータ型のデジタル／アナログ変換器が用いられてもよいことは、言うまでもない。
【００３３】
注目すべきは、本発明では、これらのデータラッチ回路２２、抵抗ラダー回路２３およびオペアンプ２４をバイパスするように、ＣＭＯＳトライステート出力回路２５が設けられ、それらが前記コントロール信号ＰＤＣＴＬのような外部からの特別な信号によることなく、入力デジタル信号に応じて、比較回路２６によって切換えて使用されることである。また、前記オペアンプ２４の出力端と、このＣＭＯＳトライステート出力回路２５の出力端とで、出力端子２７が共用されていることである。
【００３４】
前記比較回路２６は、デジタル入力の全ビットが一致か不一致かを検出し、その結果に応じた切換え信号ＰＤを出力する。前記切換え信号ＰＤは、前記データラッチ回路２２およびオペアンプ２４に直接入力されるとともに、ＣＭＯＳトライステート出力回路２５には、反転して入力される。したがって、デジタル入力が全一致でない場合は、データラッチ回路２２およびオペアンプ２４は動作状態となって多階調側の出力が許容されるとともに、ＣＭＯＳトライステート出力回路２５の動作が休止されて２値側の出力が阻止される。これに対して、デジタル入力が全一致の場合は、前述のようにデータラッチ回路２２の動作が休止され、かつオペアンプ２４のスタンバイ機能を利用して該オペアンプのバイアス電流が遮断されて多階調側の出力が停止されるとともに、ＣＭＯＳトライステート出力回路２５が動作状態となって２値側の出力が許容される。
【００３５】
図２は、上述のように構成されるデジタル／アナログ変換器２１の動作を説明するためのタイミングチャートである。前記比較回路２６およびデータラッチ回路２２は、デジタル入力データをクロックの立上がりで取込み、比較回路２６は、該クロックのハイレベルの期間で動作して、前記切換え信号ＰＤのレベルを決定した後、次に前記クロックがハイレベルになるまでの間、そのレベルを保持する。したがって、クロックがハイレベルになると、オペアンプ２４またはＣＭＯＳトライステート出力回路２５の出力が立上がりを開始し、次のクロックの立上がりまでに充分立上がることで、液晶パネル中のサンプリング回路にデータをサンプリングさせることができる。このため、この図２のようなデータと実際のサンプリングクロックとの関係は、液晶パネルの仕様に応じて、ディレイ回路等によって調整される。
【００３６】
そして、前述のようにデジタル入力が８ビットの場合で考えると、該デジタル値が参照符＊＊（ｈｅｘ）で示すように中間調のデータである場合は、比較回路２６は前記切換え信号ＰＤに“１”を出力し、これによってＣＭＯＳトライステート出力回路２５がハイインピーダンス状態になるとともに、オペアンプ２４のスタンバイ状態が解除されて、抵抗ラダー回路２３から入力された前記デジタル値に対応したアナログ電圧が、前記出力端子２７から出力される。
【００３７】
これに対して、デジタル入力値が、参照符ＦＦ（ｈｅｘ）または００（ｈｅｘ）で示すように、最大値または最小値、すなわち入力されたデジタルビットが、それぞれ“１”で全一致、または“０”で全一致の場合は、比較回路２６は前記切換え信号ＰＤに“０”を出力し、これによってＣＭＯＳトライステート出力回路２５がオンし、電源電圧ＶＤＤまたはＧＮＤ電位を出力するとともに、オペアンプ２４はスタンバイ状態となってハイインピーダンス状態となり、前記電源電圧ＶＤＤまたはＧＮＤ電位が、前記出力端子２７から出力される。
【００３８】
以上のように構成することによって、全ビットデータの一致時には、オペアンプ２４のスタンバイ機能を利用して該オペアンプ２４のバイアス電流を遮断するとともに、抵抗ラダー回路２３を流れる電流も遮断して、これらの回路での消費電力を削減するとともに、前記電源電圧ＶＤＤまたはＧＮＤ電位までフルスイングしたアナログ電圧を、オペアンプ２４を介して出力する場合に比べて、高効率で出力することができる。こうして、特別な信号によることなく、きめ細かく出力回路を切換え、デジタル／アナログ変換器の低消費電力化を図ることができる。
【００３９】
また、前記オペアンプ２４とＣＭＯＳトライステート回路２５とは、比較回路２６からの切換え信号ＰＤによって、一方の回路が動作している間は、他方の回路は休止しているので、前記オペアンプ２４の出力と、前記ＣＭＯＳトライステート回路２５の出力とを、ワイヤードオアの関係に接続し、出力端子２７を共用するので、出力端子数を削減することができる。
【００４０】
図３は、上述のデジタル／アナログ変換器２１を搭載した液晶駆動コントローラＩＣ３１を使用した液晶表示装置３２の一構成例を示すブロック図である。このコントローラＩＣ３１は、ＣＰＵ３３のバスライン上に接続され、該ＣＰＵ３３に制御されることで、たとえば携帯電話機に使用される。映像信号源である前記ＣＰＵ３３からこのコントローラＩＣ３１へは、映像信号となる複数ビットのデジタルデータや、クロックなどが入力される。
【００４１】
前記コントローラＩＣ３１には、Ｒ，Ｇ，Ｂの各色毎に前記デジタル／アナログ変換器２１が搭載されるとともに、前記ＣＰＵ３３からの前記複数ビットのデジタルデータが書込まれる表示ＲＡＭ３４と、前記表示ＲＡＭ３４への書込み／読出しを行うとともに、液晶パネル３５に同期信号を出力するタイミングコントローラ３６とが備えられている。
【００４２】
そして、前記デジタル／アナログ変換器２１からの出力は、前記液晶パネル３５のビデオ入力ライン３７に入力され、該液晶パネル３５内のシフトレジスタ３８がサンプリングゲート３９をオンし、ソースバスライン容量４０をチャージアップする。ゲートドライバ４１は、液晶パネル３５内のＴＦＴ素子４２のゲートを順次オンしてゆき、前記ソースバスライン容量４０にチャージアップされた電荷を、液晶素子４３にホールドさせる。これによって、液晶素子４３の反対側にある共通電極４４に印加されている電圧との差に応じて、液晶素子４３が点灯する。
【００４３】
前記タイミングコントローラ３６は、上述のようにＣＰＵ３３からのデジタルデータを受け、デジタル／アナログ変換器２１を通してアナログ電圧に変換させた後、順次液晶表示パネル３５へ転送するのであるけれども、前記携帯電話に使用される場合のように静止画を表示する場合には、コントローラＩＣ３１内に、ＣＰＵ３３から入力された表示データを保持するための表示ＲＡＭ３４を持ち、ＣＰＵ３３からのアクセスなしで、液晶表示を行うことも可能である。これは、ＣＰＵ３３の液晶表示に対する動作占有率を少なくし、携帯電話機の低消費電力化を図るために有効である。こうして、前記デジタル／アナログ変換器２１の採用によるコントローラＩＣ３１の低消費電力化と合わせて、携帯電話機の一層の低消費電力化を実現することができる。
【００４４】
そして、前記液晶表示パネル３５の表示領域４５に表示される画像は、前記図１０で示すような画像である。昨今の携帯電話機は、カメラ付きによる画像表示や、写真画像をも表示することが可能となっており、そのようなカメラ画像や写真画像は、前記表示領域４５の全画面に表示されるのではなく、この図１０で示すように画面中央の画像領域に表示され、上下のアイコン領域には、携帯電話の電池充電状態のアイコンや、メニューアイコンなどの表示が行われる。このアイコン領域は、オンかオフかの表示、すなわち白を基調とした表示が多く、本発明のデジタル／アナログ変換器２１を使用すれば、前記コントロール信号ＰＤＣＴＬのような外部からの特別な信号によることなく、オペアンプ２４とＣＭＯＳトライステート出力回路２５とを切換え、このようなアイコン表示を実現することができる。
【００４５】
また、そのようなアイコン表示を実現するにあたって、図３と図９とを比較して明らかなように、従来の液晶パネル１１では、アナログ用とデジタル用との２つのドライバ１２，１３を必要としているのに対して、本発明の液晶パネル３５では、１つのソースドライバ４６を搭載すればよく、狭額縁化および端子数を削減することができる。
【００４６】
ここで、デジタル／アナログ変換器の低消費電力化に関する先行技術として、特開２００２−２６７３２号公報が挙げられる。しかしながら、この先行技術は、デジタル／アナログ変換器を上位ビットと下位ビットとの２段に分割して、上位ビット側のデジタル／アナログ変換器で規定した電圧を下位ビット側のデジタル／アナログ変換器への入力として、該下位ビット側のデジタル／アナログ変換器から精細なアナログ電圧を出力するもので、かつ前記上位ビット側のデジタル／アナログ変換器からの出力電圧で駆動する容量性負荷に対して、前記上位ビット側のデジタル／アナログ変換器からの出力で事前に充電を行い、その後、下位ビット側のデジタル／アナログ変換器に切換えて、目的の電位まで充電することで、バッファの能力を低減し、低消費電力化を可能としている。
【００４７】
しかしながら、この先行技術は、容量性負荷の充電期間を２つに分けて低消費電力化を行うものであり、本発明とは、手法が全く異なるものであるとともに、この先行技術では、オペアンプは常時駆動のままである。
【００４８】
【発明の効果】
本発明のデジタル／アナログ変換器は、以上のように、液晶表示装置の階調表示電圧などとして使用されるアナログ電圧を、複数ビットのデジタルデータに応じた抵抗体の切換えとオペアンプによるボルテージホロワ機能とを用いて作成するものにおいて、これらの抵抗体およびオペアンプをバイパスするように、電源電圧をフルスイング出力するＣＭＯＳトライステート出力回路を設け、前記デジタルデータの全ビットのデータが一致、すなわち最大値または最小値のデータであるときには、比較回路が、抵抗回路およびオペアンプの動作を休止させるとともに、前記ＣＭＯＳトライステート出力回路にハイレベルまたはローレベルの電源電圧までフルスイングした電圧を出力させる。
【００４９】
それゆえ、前記全ビットデータの一致時には、オペアンプのスタンバイ機能を利用して該オペアンプのバイアス電流を遮断するとともに、抵抗回路を流れる電流も遮断して、これらの回路での消費電力を削減するとともに、前記フルスイングした最大値または最小値のアナログ電圧を、オペアンプを介して出力する場合に比べて、高効率で出力することができる。こうして、特別な信号によることなく、きめ細かく出力回路を切換え、デジタル／アナログ変換器の低消費電力化を図ることができる。
【００５０】
また、本発明のデジタル／アナログ変換器は、以上のように、前記オペアンプの出力と、前記ＣＭＯＳトライステート回路の出力とを、ワイヤードオアの関係に接続する。
【００５１】
それゆえ、出力端子を共用し、該出力端子数を削減することができる。
【００５２】
さらにまた、本発明の表示パネル駆動回路は、以上のように、液晶パネルのソースドライバに階調電圧を与えるコントローラなどとして実現される表示パネル駆動回路において、映像信号源からの前記複数ビットのデジタルデータを表示ＲＡＭに書込み／読出しを行うとともに、表示パネルに同期信号出力するタイミングコントローラを備え、前記同期信号に応じて表示ＲＡＭから読出されたデータを、前記のデジタル／アナログ変換器を通して前記表示パネルに供給する。
【００５３】
それゆえ、該表示パネル駆動回路の低消費電力化を図ることができる。
【００５４】
また、本発明の表示パネル駆動回路は、以上のように、前記映像信号源からのデジタルデータを、中間調画像にアイコン画像のデータを含んで構成し、前記中間調画像の階調電圧の出力には前記オペアンプの出力を用い、前記アイコン画像の２値電圧の出力には前記ＣＭＯＳトライステート回路の出力を用いる。
【００５５】
それゆえ、特別な信号を用いることなく、画像領域とアイコン領域とから成る表示パネルを駆動するのに好適な駆動回路を実現することができる。
【００５６】
さらにまた、本発明の表示装置は、以上のように、前記の表示パネル駆動回路を用いる。
【００５７】
それゆえ、低消費電力の表示装置を実現することができる。
【図面の簡単な説明】
【図１】本発明の実施の一形態のデジタル／アナログ変換器の電気的構成を示すブロック図である。
【図２】図１で示すデジタル／アナログ変換器の動作を説明するためのタイミングチャートである。
【図３】図１で示すデジタル／アナログ変換器を搭載した液晶駆動コントローラＩＣを使用した液晶表示装置の一構成例を示すブロック図である。
【図４】典型的な従来技術のデジタル／アナログ変換器の電気的構成を示すブロック図である。
【図５】Ｒ−２Ｒ型のデジタル／アナログ変換器の構成を示すブロック図である。
【図６】前記Ｒ−２Ｒ型のデジタル／アナログ変換器において、入力デジタル信号の最上位ビットのみが“１”で、残余のビットが“０”の場合の抵抗網の等価回路図である。
【図７】前記Ｒ−２Ｒ型のデジタル／アナログ変換器において、入力デジタル信号の最上位ビットから２ビットのみが“１”で、残余のビットが“０”の場合の抵抗網の等価回路図である。
【図８】電圧ポテンショメータ型のデジタル／アナログ変換器の構成を示すブロック図である。
【図９】前記図４で示すデジタル／アナログ変換器を搭載するコントローラによって駆動される液晶パネルのブロック図である。
【図１０】携帯電話機における液晶パネルでの表示画像の一例を示す図である。
【符号の説明】
２１    デジタル／アナログ変換器
２２    データラッチ回路
２３    抵抗ラダー回路（抵抗回路）
２４    オペアンプ
２５    ＣＭＯＳトライステート出力回路
２６    比較回路
２７    出力端子
３２    コントローラＩＣ（表示パネル駆動回路）
３２    液晶表示装置
３３    ＣＰＵ
３４    表示ＲＡＭ
３５    液晶パネル
３６    タイミングコントローラ
３７    ビデオ入力ライン
３８    シフトレジスタ
３９    サンプリングゲート
４０    ソースバスライン容量
４１    ゲートドライバ
４２    ＴＦＴ素子
４３    液晶素子
４４    共通電極
４５    表示領域
Ｆ０〜Ｆｎ    Ｄフリップフロップ
Ｒ    抵抗体
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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