(57)【要約】【課題】ハードウェアの構成をあまり複雑にすることなく、リアルタイム性能を維持しながら、マルチビーム方式において被検体の複数の方向から反射された複数の超音波ビーム間のクロストークを低減することができる超音波送受信装置を提供する。【解決手段】この超音波送受信装置は、超音波を送受信するための複数の超音波送受信素子を含む超音波用探触子１０と、連続する周期の数が異なる複数種類の超音波ビームを超音波用探触子から複数の方向に同時に送信させる送信手段２０及び３０と、被検体によって反射された複数種類の超音波ビームを受信して得られた複数の検出信号を、連続する周期の数に基づいて処理する受信手段４０及び５０とを具備する。【選択図】　図１
2004097681.tif 000002
【特許請求の範囲】
【請求項１】
超音波を送受信するための複数の超音波送受信素子を含む超音波用探触子と、
連続する周期の数が異なる複数種類の超音波ビームを前記超音波用探触子から複数の方向に同時に送信させる送信手段と、
被検体によって反射された複数種類の超音波ビームを受信して得られた複数の検出信号を、連続する周期の数に基づいて処理する受信手段と、
を具備する超音波送受信装置。
【請求項２】
前記受信手段が、被検体によって反射された複数種類の超音波ビームを受信して得られた複数の検出信号を所定の位相関係で加算して、該複数の方向に対応した複数の加算信号を出力する検出信号処理部と、前記検出信号処理部から出力される複数の加算信号間のクロストークを、連続する周期の数に基づいて低減するクロストーク低減部とを含む、
請求項１記載の超音波送受信装置。
【請求項３】
前記送信手段が、前記複数の超音波送受信素子にそれぞれ接続された複数群の遅延回路と、連続する周期の数が異なる複数種類の駆動信号を各群に含まれている複数の遅延回路にそれぞれ供給する駆動信号発生部とを含み、
前記検出信号処理部が、前記複数群の遅延回路を用いて遅延された複数の検出信号を加算する、
請求項２記載の超音波送受信装置。
【請求項４】
前記クロストーク低減部が、前記検出信号処理部から出力される複数の加算信号を、連続する周期の数に応じてゲートすることにより、該複数の加算信号間のクロストークを低減する複数のゲート回路を含む、請求項２記載の超音波送受信装置。
【請求項５】
超音波を送受信するための複数の超音波送受信素子を含む超音波用探触子と、
連続する周期の数が異なる複数種類の超音波ビームを前記超音波用探触子から複数の方向に同時に送信させる送信手段と、
被検体によって反射された複数種類の超音波ビームを受信して得られた複数の検出信号を、連続する周期の数に基づいて処理する受信手段と、
前記受信手段の出力信号に基づいて、画像信号を生成して処理する画像信号処理手段と、
を具備する超音波診断装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、超音波用探触子を用いて超音波を送受信する超音波送受信装置に関し、さらに、そのような超音波送受信装置を含み、医療診断又は非破壊検査を行うために用いられる超音波診断装置に関する。
【０００２】
【従来の技術】
従来の超音波診断装置においては、超音波の送信及び受信を行う振動子を複数有する１次元センサアレイが一般的に用いられている。このような１次元センサアレイにおいては、複数の振動子にそれぞれ印加する複数の駆動信号の位相関係を調整することにより送信フォーカス位置が設定され、複数の振動子からそれぞれ出力される複数の検出信号の位相関係を調整することにより受信フォーカス位置が設定される。また、超音波ビームのフォーカス位置と送受信方向とを変化させることにより、被検体を１つの断面において走査して２次元画像を取得することができる。さらに、超音波診断装置におけるリアルタイム性能を向上させるために、複数の超音波ビームを複数の方向に同時に送信するマルチビーム方式が知られている。
【０００３】
マルチビーム方式においては、被検体の複数の方向から反射された複数の超音波ビームを受信する際に、ビーム間のクロストークを低減する必要がある。下記の特許文献１には、反射波を検出して得られた各画像値について、周辺値の線型結合を形成して伝送画像値を生成することによりビーム間干渉の影響を低減するマルチビーム超音波撮像方法が開示されている。
【０００４】
しかしながら、超音波診断装置におけるリアルタイム性能を維持しながら上記のような信号処理を行うことは困難であるか、あるいは、超音波診断装置のコストを上昇させてしまう。
【０００５】
一方、複数の超音波ビーム毎に異なる周波数を割り当て、受信処理において周波数情報に基づいてクロストークを低減することも考えられるが、これを実現するためにはハードウェアの構成が複雑になり、やはり超音波診断装置のコストを上昇させてしまう。
【０００６】
【特許文献１】
米国特許第５，１０５，８１４号明細書（アブストラクト）
【０００７】
【発明が解決しようとする課題】
そこで、上記の点に鑑み、本発明は、ハードウェアの構成をあまり複雑にすることなく、リアルタイム性能を維持しながら、マルチビーム方式において被検体の複数の方向から反射された複数の超音波ビーム間のクロストークを低減することができる超音波送受信装置、及び、それを用いた超音波診断装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】
以上の課題を解決するため、本発明に係る超音波送受信装置は、超音波を送受信するための複数の超音波送受信素子を含む超音波用探触子と、連続する周期の数が異なる複数種類の超音波ビームを超音波用探触子から複数の方向に同時に送信させる送信手段と、被検体によって反射された複数種類の超音波ビームを受信して得られた複数の検出信号を、連続する周期の数に基づいて処理する受信手段とを具備する。
【０００９】
また、本発明に係る超音波診断装置は、超音波を送受信するための複数の超音波送受信素子を含む超音波用探触子と、連続する周期の数が異なる複数種類の超音波ビームを超音波用探触子から複数の方向に同時に送信させる送信手段と、被検体によって反射された複数種類の超音波ビームを受信して得られた複数の検出信号を、連続する周期の数に基づいて処理する受信手段と、受信手段の出力信号に基づいて、画像信号を生成して処理する画像信号処理手段とを具備する。
【００１０】
本発明によれば、連続する周期の数が異なる複数種類の超音波ビームを超音波用探触子から複数の方向に同時に送信すると共に、被検体によって反射された複数種類の超音波ビームを受信して得られた複数の検出信号を、連続する周期の数に基づいて処理するようにしたので、ハードウェアの構成をあまり複雑にすることなく、リアルタイム性能を維持しながら、マルチビーム方式において被検体の複数の方向から反射された複数の超音波ビーム間のクロストークを低減することができる。
【００１１】
【発明の実施の形態】
以下、本発明の実施形態について、図面を参照しつつ詳細に説明する。なお、同一の構成要素には同一の参照番号を付して、説明を省略する。
図１は、本発明の一実施形態に係る超音波送受信装置の構成を示すブロック図である。本実施形態においては、超音波の連続する周期数（以下、「波連数」ともいう）が異なる３種類の超音波ビームを３つの方向に同時に送信し、被検体によって反射された３種類の超音波ビームを受信処理において分離する場合について説明する。
【００１２】
図１に示すように、この超音波送受信装置は、超音波を送受信する複数の超音波送受信素子Ｔ（１）〜Ｔ（Ｋ）を有する超音波用探触子（プローブ）１０と、これらの超音波送受信素子にそれぞれ接続された複数群の遅延回路Ｄ１（１）、Ｄ２（１）、Ｄ３（１）〜Ｄ１（Ｋ）、Ｄ２（Ｋ）、Ｄ３（Ｋ）を含む位相整合部２０と、各群の遅延回路に含まれている３つの遅延回路に３種類の駆動信号をそれぞれ供給する３つのパルサ回路Ｐ１、Ｐ２、Ｐ３を含む駆動信号発生部３０と、複数群の遅延回路から出力される検出信号を３本の超音波ビームについて加算する３つの加算回路Ａ１、Ａ２、Ａ３を含む検出信号加算部４０と、これらの加算回路から出力される３種類の加算信号Ｓ１、Ｓ２、Ｓ３をそれぞれＡ／Ｄ変換してゲートする３つの波連数ゲート回路Ｇ１、Ｇ２、Ｇ３を含むクロストーク低減部５０と、各部を制御するＣＰＵ等の制御部６０とを有している。
【００１３】
ここで、波連数ゲート回路Ｇ１は、加算信号Ｓ１の内から、波連数が１である信号のみを選択し、波連数ゲート回路Ｇ２は、加算信号Ｓ２の内から、波連数が２である信号のみを選択し、波連数ゲート回路Ｇ３は、加算信号Ｓ３の内から、波連数が３である信号のみを選択する。なお、波連数が４以上である信号が含まれている場合には、波連数ゲート回路Ｇ１、Ｇ２、Ｇ３において、そのような信号も選択される。
【００１４】
超音波用探触子１０において、超音波送受信素子Ｔ（１）〜Ｔ（Ｋ）の各々は、ＰＺＴ（チタン酸ジルコン酸鉛：Ｐｂ（ｌｅａｄ）　ｚｉｒｃｏｎａｔｅ　ｔｉｔａｎａｔｅ）に代表される圧電セラミックや、ＰＶＤＦ（ポリフッ化ビニリデン：ｐｏｌｙｖｉｎｙｌ　ｄｉｆｌｕｏｒｉｄｅ）等の高分子圧電素子のように圧電性を有する材料（圧電素子）によって構成される振動子を含んでいる。このような圧電素子にパルス状あるいは連続波の電圧（駆動信号）を印加すると、圧電素子は微少な機械的振動を生じる。この機械的振動により、パルス状あるいは連続波の超音波が発生し、伝播媒質中を超音波ビームとして伝達する。超音波の受信に関しては、このような振動子を用いても良いし、超音波によって変調された光を検出する光検出方式による超音波検出素子を用いても良い。
【００１５】
超音波送受信素子Ｔ（１）〜Ｔ（Ｋ）には、３つのパルサ回路Ｐ１〜Ｐ３から、各群における３つの遅延回路Ｄ１〜Ｄ３を介して３種類の駆動信号が供給される。制御部６０は、超音波送受信素子Ｔ（１）〜Ｔ（Ｋ）から３本の超音波ビームが所望の３つの方向に送信されるように、遅延回路Ｄ１〜Ｄ３における遅延時間を制御する。その結果、図２に示すように、超音波用探触子１０からは、３本の超音波ビーム１〜３が、異なる３つの方向に送信される。
【００１６】
また、制御部６０の制御の下、３つのパルサ回路Ｐ１〜Ｐ３は、波連数が異なる３種類の駆動信号を出力する。その結果、図３に示すように、超音波用探触子１０から送信される３本の超音波ビーム１〜３は、波連数が１、２、３と異なっている。また、超音波ビーム１〜３が図２中の黒丸で示される被検体から反射されて戻って来て受信される際には、図３に示すように、クロストークにより他の波連数の超音波ビームも混入している。図３において、破線は、受信ビームにおけるクロストーク成分を示している。このようなクロストーク成分を除去又は低減するために、図１に示す３つの波連数ゲート回路Ｇ１、Ｇ２、Ｇ３が用いられる。
【００１７】
ここで、３つの波連数ゲート回路Ｇ１、Ｇ２、Ｇ３の構成と動作について説明する。
図４は、波連数ゲート回路Ｇ１の構成を示す回路図である。加算回路Ａ１から出力される加算信号Ｓ１は、Ａ／Ｄ変換器１０１によってディジタル信号に変換されると共に、シュミットトリガ回路１０２によって２値信号ＢＳ１に変換される。さらに、ＰＬＬ回路１０３において、加算信号Ｓ１に同期したクロック信号ＣＫが作成される。Ａ／Ｄ変換器１０１から出力されるディジタル信号は、クロック信号ＣＫに基づいて動作する４つのＤフリップフロップ１０４〜１０７によって遅延されて、選択回路１０８の一方の入力端子に入力される（Ａ１）。
【００１８】
シュミットトリガ回路１０２から出力される２値信号ＢＳ１は、モノステーブル・マルチバイブレータ１０９とカウンタ１１０とに入力される。モノステーブル・マルチバイブレータ１０９は、シュミットトリガ回路１０２から出力される２値信号ＢＳ１の最初の立上がりエッジに同期して、所定の期間においてハイレベルとなるイネーブル信号ＥＮを出力する。
【００１９】
カウンタ１１０は、シュミットトリガ回路１０２から出力される２値信号ＢＳ１をカウントして、波連数Ｍに相当するカウント値を出力する。カウンタ１１０には２つのデコーダ１１１及び１１２が接続されており、デコーダ１１１は、２≦Ｍの場合にハイレベルとなる信号を出力し、デコーダ１１２は、４≦Ｍの場合にハイレベルとなる信号を出力する。ここで、カウンタ１１０とデコーダ１１１及び１１２は、イネーブル信号ＥＮがローレベルになるとリセットされる。
【００２０】
デコーダ１１１の出力信号は、クロック信号ＣＫに基づいて動作する３つのＤフリップフロップ１１３〜１１５によって遅延されて、ＡＮＤ回路１１６の一方の入力端子に入力される（Ｂ１）。また、デコーダ１１２の出力信号は、モノステーブル・マルチバイブレータ１１７に入力される。モノステーブル・マルチバイブレータ１１７は、デコーダ１１２の出力信号の最初の立上がりエッジに同期して、所定の期間においてハイレベルとなる信号を出力する。この信号は、インバータ１１８によって反転されて、ＡＮＤ回路１１６の他方の入力端子に入力される（Ｃ１）。
【００２１】
ＡＮＤ回路１１６は、２つの信号Ｂ１及びＣ１の論理積を求め、２≦Ｍ≦３の場合にハイレベルとなる信号を生成する。この信号は、選択回路１０８を制御する制御信号として使用される。即ち、選択回路１０８は、制御信号がハイレベルの場合には、ダミー信号としてディジタル基準レベル（本実施形態においてはオールゼロとする）を選択し、制御信号がローレベルとなるＭ＝１又はＭ≧４の場合には、遅延されたディジタル信号Ａ１を選択する。選択回路１０８の出力信号は、ビーム１の検出信号として出力される。
【００２２】
図５は、波連数ゲート回路Ｇ１の動作を示すタイミングチャートである。図５において、最上段には、タイミングの基準となるクロック信号ＣＫを示している。シュミットトリガ回路１０２から出力される２値信号ＢＳ１としては、波連数Ｍが２であるクロストーク成分を実線で示し、さらに受信波が連続する場合を破線で示している。選択回路１０８の一方の入力端子に入力されるディジタル信号Ａ１は、加算信号Ｓ１又は２値信号ＢＳ１に対して４クロック期間だけ遅延されている。
【００２３】
イネーブル信号ＥＮは、２値信号ＢＳ１が立ち上がると、４クロック期間においてハイレベルとなる。波連数Ｍが２であるので、イネーブル信号ＥＮがハイレベルである期間内の所定の期間において、２≦Ｍを表す信号がハイレベルとなる。この信号が３クロック期間だけ遅延されて、信号Ｂ１となる。一方、４≦Ｍを表す信号はローレベルを維持し、信号Ｃ１はハイレベルを維持する。その結果、ＡＮＤ回路１１６から出力される２≦Ｍ≦３を表す信号が、３クロック期間においてハイレベルとなる。その期間において、選択回路１０８は、ディジタル基準レベルを選択するので、波連数Ｍが２であるクロストーク成分が除去される。波連数Ｍが３であるクロストーク成分についても、同様に除去される。一方、波連数Ｍが１である場合には、選択回路１０８は、遅延されたディジタル信号Ａ１を選択する。
【００２４】
なお、波連数Ｍが４以上である場合には、図５に破線で示すように、イネーブル信号ＥＮがハイレベルである期間内の所定の期間において、４≦Ｍを表す信号がハイレベルとなる。この信号に基づいて、信号Ｃ１が、４クロック期間においてローレベルとなる。従って、選択回路１０８は、遅延されたディジタル信号Ａ１を選択する。
【００２５】
図６は、波連数ゲート回路Ｇ２の構成を示す回路図である。加算回路Ａ２から出力される加算信号Ｓ２は、Ａ／Ｄ変換器２０１によってディジタル信号に変換されると共に、シュミットトリガ回路２０２によって２値信号ＢＳ２に変換される。さらに、ＰＬＬ回路２０３において、加算信号Ｓ２に同期したクロック信号ＣＫが作成される。Ａ／Ｄ変換器２０１から出力されるディジタル信号は、クロック信号ＣＫに基づいて動作する３つのＤフリップフロップ２０４〜２０６によって遅延されて、選択回路２０７の一方の入力端子に入力される。
【００２６】
シュミットトリガ回路２０２から出力される２値信号ＢＳ２は、モノステーブル・マルチバイブレータ２０９とカウンタ２１０とに入力される。モノステーブル・マルチバイブレータ２０９は、シュミットトリガ回路２０２から出力される２値信号ＢＳ２の最初の立上がりエッジに同期して、所定の期間においてハイレベルとなるイネーブル信号ＥＮを出力する。
【００２７】
カウンタ２１０は、シュミットトリガ回路２０２から出力される２値信号ＢＳ２をカウントして、波連数Ｍに相当するカウント値を出力する。カウンタ２１０には４つのデコーダ２１１〜２１４が接続されており、デコーダ２１１は、１≦Ｍの場合にハイレベルとなる信号を出力し、デコーダ２１２は、２≦Ｍの場合にハイレベルとなる信号を出力し、デコーダ２１３は、３≦Ｍの場合にハイレベルとなる信号を出力し、デコーダ２１４は、４≦Ｍの場合にハイレベルとなる信号を出力する。ここで、カウンタ２１０とデコーダ２１１〜２１４は、イネーブル信号ＥＮがローレベルになるとリセットされる。
【００２８】
デコーダ２１１の出力信号は、クロック信号ＣＫに基づいて動作するＤフリップフロップ２１５によって遅延されると共に反転されて、信号Ａ２が生成される。ＡＮＤ回路２１６によって、デコーダ２１１の出力信号と信号Ａ２との論理積を表す信号Ｂ２が求められる。信号Ｂ２は、クロック信号ＣＫに基づいて動作する２つのＤフリップフロップ２１７及び２１８によって遅延されて、ＡＮＤ回路２１９の一方の入力端子に入力される（ＣＬＫ１）。
【００２９】
デコーダ２１２の出力信号は、インバータ２２２によって反転されて、ＡＮＤ回路２１９の他方の入力端子に入力される。ＡＮＤ回路２１９の出力信号は、クロック信号ＣＫに基づいて動作するＤフリップフロップ２２０によって遅延されて、ＯＲ回路２２１の一方の入力端子に入力される（Ｃ２）。
【００３０】
デコーダ２１３の出力信号は、クロック信号ＣＫに基づいて動作するＤフリップフロップ２２３によって遅延されて、信号Ｄ２が生成される。ＯＲ回路２２４によって、デコーダ２１３の出力信号と信号Ｄ２との論理和を表す信号Ｅ２が求められる。信号Ｅ２は、クロック信号ＣＫに基づいて動作するＤフリップフロップ２２５によって遅延されて、ＡＮＤ回路２２６の一方の入力端子に入力される（ＣＬＫ３）。
【００３１】
デコーダ２１４の出力信号は、モノステーブル・マルチバイブレータ２２７に入力される。モノステーブル・マルチバイブレータ２２７は、デコーダ２１４の出力信号の最初の立上がりエッジに同期して、所定の期間においてハイレベルとなる信号を出力する。この信号は、インバータ２２８によって反転されて、ＡＮＤ回路２２６の他方の入力端子に入力される（Ｆ２）。ＡＮＤ回路２２６の出力信号は、ＯＲ回路２２１の他方の入力端子に入力される（Ｇ２）。
【００３２】
ＯＲ回路２２１は、２つの入力信号Ｃ２及びＧ２の論理積を求め、Ｍ＝１又は３の場合にハイレベルとなる信号を生成する。この信号は、選択回路２０７を制御する制御信号として使用される。即ち、選択回路２０７は、制御信号がハイレベルの場合には、ダミー信号としてディジタル基準レベルを選択し、制御信号がローレベルとなるＭ＝２又はＭ≧４の場合には、遅延されたディジタル信号を選択する。選択回路２０７の出力信号は、クロック信号ＣＫに基づいて動作するＤフリップフロップ２０８によって遅延されて、ビーム２の検出信号として出力される。
【００３３】
図７は、波連数ゲート回路Ｇ１の動作を示すタイミングチャートである。図７において、最上段には、タイミングの基準となるクロック信号ＣＫを示している。シュミットトリガ回路２０２から出力される２値信号ＢＳ２としては、波連数Ｍが３であるクロストーク成分を示している。選択回路２０７の一方の入力端子に入力されるディジタル信号は、加算信号Ｓ２又は２値信号ＢＳ２に対して３クロック期間だけ遅延される。
【００３４】
イネーブル信号ＥＮは、２値信号ＢＳ２が立ち上がると、４クロック期間においてハイレベルとなる。波連数Ｍが３であるので、イネーブル信号ＥＮがハイレベルである期間内の所定の期間において、１≦Ｍを表す信号がハイレベルとなる。この信号が１クロック期間だけ遅延され反転されて、信号Ａ２となる。これらにより、信号Ｂ２は、１クロック期間においてハイレベルとなる。さらに、信号Ｂ２が、２クロック期間だけ遅延されて、信号ＣＬＫ１となる。
【００３５】
また、イネーブル信号ＥＮがハイレベルである期間内の所定の期間において、２≦Ｍを表す信号がハイレベルとなる。この信号が反転されて、ＡＮＤ回路２１９に入力される（２≦Ｍバー）。ＡＮＤ回路２１９の出力信号は、１クロック期間だけ遅延されて、信号Ｃ２となる。信号Ｃ２はローレベルを維持する。
【００３６】
また、イネーブル信号ＥＮがハイレベルである期間内の所定の期間において、３≦Ｍを表す信号がハイレベルとなる。この信号が１クロック期間だけ遅延されて、信号Ｄ２となる。これらにより、信号Ｅ２は、３クロック期間においてハイレベルとなる。さらに、信号Ｅ２が１クロック期間だけ遅延されて、信号ＣＬＫ３となる。また、４≦Ｍを表す信号はローレベルを維持し、信号Ｆ１はハイレベルを維持する。従って、ＡＮＤ回路２２６から出力される信号Ｇ２が、３クロック期間においてハイレベルとなる。
【００３７】
ＯＲ回路２２１は、信号Ｃ２とＧ２の論理和を求めて、３クロック期間においてハイレベルとなるＭ＝３を表す信号を出力する。その期間において、選択回路２０７は、ディジタル基準レベルを選択するので、波連数Ｍが３であるクロストーク成分が除去される。なお、波連数Ｍが１である場合には、ＯＲ回路２２１は、１クロック期間においてハイレベルとなるＭ＝１を表す信号を出力する。これにより、波連数Ｍが１であるクロストーク成分についても、同様に除去される。一方、波連数Ｍが２である場合には、選択回路２０７は、遅延されたディジタル信号を選択する。
【００３８】
なお、波連数Ｍが４以上である場合には、図７に破線で示すように、イネーブル信号ＥＮがハイレベルである期間内の所定の期間において、４≦Ｍを表す信号がハイレベルとなる。この信号に基づいて、信号Ｆ２が、４クロック期間においてローレベルとなる。従って、選択回路２０７は、遅延されたディジタル信号を選択する。
【００３９】
図８は、波連数ゲート回路Ｇ３の構成を示す回路図である。加算回路Ａ３から出力される加算信号Ｓ３は、Ａ／Ｄ変換器３０１によってディジタル信号に変換されると共に、シュミットトリガ回路３０２によって２値信号ＢＳ３に変換される。さらに、ＰＬＬ回路３０３において、加算信号Ｓ３に同期したクロック信号ＣＫが作成される。Ａ／Ｄ変換器３０１から出力されるディジタル信号は、クロック信号ＣＫに基づいて動作する３つのＤフリップフロップ３０４〜３０６によって遅延されて、選択回路３０７の一方の入力端子に入力される。
【００４０】
シュミットトリガ回路３０２から出力される２値信号ＢＳ３は、モノステーブル・マルチバイブレータ３０９とカウンタ３１０とに入力される。モノステーブル・マルチバイブレータ３０９は、シュミットトリガ回路３０２から出力される２値信号ＢＳ３の最初の立上がりエッジに同期して、所定の期間においてハイレベルとなるイネーブル信号ＥＮを出力する。また、カウンタ３１０は、シュミットトリガ回路３０２から出力される２値信号ＢＳ３をカウントして、波連数Ｍに相当するカウント値を出力する。
【００４１】
カウンタ３１０には２つのデコーダ３１１及び３１２が接続されており、デコーダ３１１は、１≦Ｍの場合にハイレベルとなる信号を出力し、デコーダ３１２は、３≦Ｍの場合にハイレベルとなる信号を出力する。ここで、カウンタ３１０とデコーダ３１１及び３１２は、イネーブル信号ＥＮがローレベルになるとリセットされる。
【００４２】
デコーダ３１１の出力信号は、クロック信号ＣＫに基づいて動作する２つのＤフリップフロップ３１３及び３１４によって遅延されると共に反転されて、信号Ａ３が生成される。ＡＮＤ回路３１５は、デコーダ３１１の出力信号と信号Ａ３との論理積を求め、信号Ｂ３として出力する。信号Ｂ３は、クロック信号ＣＫに基づいて動作する２つのＤフリップフロップ３１６及び３１７によって遅延されて、ＡＮＤ回路３１８の一方の入力端子に入力される（Ｃ３）。
【００４３】
また、デコーダ３１２の出力信号は、クロック信号ＣＫに基づいて動作する２つのＤフリップフロップ３１９及び３２０によって遅延される。ＮＯＲ回路３２１は、デコーダ３１２の出力信号と、Ｄフリップフロップ３１９の出力信号と、Ｄフリップフロップ３２０の出力信号との論理和を反転して、信号Ｄ３を生成する。信号Ｄ３は、ＡＮＤ回路３１８の他方の入力端子に入力される。
【００４４】
ＡＮＤ回路３１８は、信号Ｃ３とＤ３との論理積を求め、１≦Ｍ≦２の場合にハイレベルとなる信号を生成する。この信号は、選択回路３０７を制御する制御信号として使用される。即ち、選択回路３０７は、制御信号がハイレベルの場合には、ダミー信号としてディジタル基準レベルを選択し、制御信号がローレベルとなるＭ≧３の場合には、遅延されたディジタル信号を選択する。選択回路３０７の出力信号は、クロック信号ＣＫに基づいて動作するＤフリップフロップ３０８によって遅延されて、ビーム３の検出信号として出力される。
【００４５】
図９は、波連数ゲート回路Ｇ３の動作を示すタイミングチャートである。図９において、最上段には、タイミングの基準となるクロック信号ＣＫを示している。シュミットトリガ回路３０２から出力される２値信号ＢＳ３としては、波連数Ｍが３である信号成分を示している。選択回路３０７の一方の入力端子に入力されるディジタル信号は、加算信号Ｓ３又は２値信号ＢＳ３に対して３クロック期間だけ遅延される。
【００４６】
イネーブル信号ＥＮは、２値信号ＢＳ３が立ち上がると、４クロック期間においてハイレベルとなる。波連数Ｍが３であるので、イネーブル信号ＥＮがハイレベルである期間内の所定の期間において、１≦Ｍを表す信号がハイレベルとなる。これにより、信号Ａ３が、２クロック期間だけ遅れてローレベルとなる。これらの信号に基づいて、２クロック期間においてハイレベルとなる信号Ｂ３が生成される。信号Ｂ３は、２クロック期間だけ遅延されて、信号Ｃ３となる。
【００４７】
一方、イネーブル信号ＥＮがハイレベルである期間内の所定の期間において、３≦Ｍを表す信号がハイレベルとなる。この信号に基づいて、４クロック期間においてローレベルとなる信号Ｄ３が生成される。ＡＮＤ回路３１８は、信号Ｃ３と信号Ｄ３との論理積を求めて、１≦Ｍ≦２を表す信号を出力する。この信号はローレベルを維持するので、選択回路３０７は、波連数Ｍが３である遅延されたディジタル信号を選択する。波連数Ｍが４以上である場合においても、同様である。一方、波連数Ｍが１又は２である場合には、図９に破線で示すように、信号Ｄ３がハイレベルを維持し、１≦Ｍ≦２を表す信号がハイレベルとなる。これにより、選択回路３０７は、ディジタル基準レベルを選択するので、クロストーク成分が除去される。
【００４８】
以上においては、本来の検出信号の波連数と異なる波連数を有するクロストーク成分が入力された場合に、これを基準レベルで置き換えたが、前フレームの同位置における検出信号等の代替信号で置き換えるようにしても良い。また、クロストーク成分が入力された場合に、アラームを鳴らす等によりオペレータに知らせるようにしても良い。
【００４９】
次に、図１０を参照しながら、本発明の一実施形態に係る超音波送受信装置の変形例について説明する。
図１を参照しながら説明した本発明の一実施形態によれば、クロストーク低減を低コストで実現することができるが、反射体（被検体）が複雑な層構造を有するような場合には、却ってアーティファクトの原因になる可能性もある。そこで、図１０に示す変形例においては、クロストーク低減部５０の波連数ゲート回路Ｇ１〜Ｇ３から出力されるゲートされたディジタル信号と、それぞれの波連数ゲート回路内のＡ／Ｄ変換器から出力されるゲートされていないディジタル信号とを切り換えるための切換回路ＳＷ１〜ＳＷ３を設けている。切換回路ＳＷ１〜ＳＷ３は、ユーザ操作スイッチＳＷ０の設定に従って切換動作を行う。これにより、ユーザが、観察すべき被検体の状況を見て、意図的にクロストーク低減部５０をバイパスすることができる。
【００５０】
次に、図１１を参照しながら、本発明の一実施形態に係る超音波診断装置について説明する。
図１１に示すように、この超音波送受信装置は、超音波用探触子１０と、超音波用探触子１０内の複数の超音波送受信素子にそれぞれ供給される複数の駆動信号又はそれらの超音波送受信素子からそれぞれ出力される複数の検出信号の位相を調整する位相整合部２０と、複数の駆動信号を発生する駆動信号発生部３０と、複数の検出信号をビーム毎に加算する検出信号加算部４０と、検出信号加算部４０から出力されるビーム毎の検出信号におけるクロストーク成分を低減するクロストーク低減部５０と、クロストーク低減部５０から出力される検出信号に対して各種の信号処理を施す検出信号処理部７０と、検出信号処理部７０の出力信号に基づいて画像信号を生成して処理する画像信号処理部８０と、画像信号処理部８０から出力される画像信号に基づいて画像を表示する画像表示部９０と、各部を制御するＣＰＵ等の制御部１００とを含んでいる。
【００５１】
次に、本実施形態に係る超音波診断装置の動作について説明する。
まず、ＣＰＵ等の制御部１００が、駆動信号発生部３０に送信命令を出力すると、駆動信号発生部３０は、超音波用探触子１０内の複数の超音波送受信素子に対して、例えば３つの方向に波連数が１、２、３となる超音波ビームをそれぞれ送信するように、複数の駆動信号を供給する。これらの駆動信号には、位相整合部２０において、送信ビームフォーミングのための遅延が与えられる。
【００５２】
複数の超音波送受信素子は、これらの駆動信号に従って、３つの方向に波連数が１、２、３となる超音波ビームをほぼ同時に送信し、被検体に反射された反射波（エコー）を受信して複数の検出信号を出力する。これらの検出信号には、位相整合部２０において、受信ビームフォーミングのための遅延が与えられる。
【００５３】
検出信号加算部４０において、複数の検出信号は、それぞれの方向におけるビーム毎に加算される。ビーム毎に加算された検出信号は、クロストーク低減部５０において、ディジタル信号に変換されると共に、クロストーク成分が低減される。さらに、クロストーク低減部５０から出力されるディジタル検出信号は、検出信号処理部７０において、検波やＳＴＣ（センシティビティタイムコントロール）等の信号処理が施される。
【００５４】
検出信号処理部７０から出力されるディジタル検出信号は、画像信号処理部８０に入力され、フレーム同期を与えるフレームタイミング信号に同期して、画像信号処理部８０に含まれている１次記憶部に面データとして順次記憶される。画像信号処理部８０は、それらの面データに基づいて、２次元データ又は３次元の画像データを再構成すると共に、画像データに対して、補間、レスポンス強調処理、階調処理等の画像処理を施す。画像処理が施された画像データは、画像信号処理部８０に含まれている２次記憶部に記憶される。画像表示部９０は、例えば、ＣＲＴやＬＣＤ等のディスプレイ装置であり、画像データ又はアナログ画像信号に基づいて画像を表示する。
【００５５】
以上において、制御部１００は、所定のタイミングで駆動信号を発生するように駆動信号発生部３０を制御すると共に、送信時刻から一定時間経過後に超音波送受信素子１０から出力される検出信号を取り込むように検出信号処理部７０を制御する。このように、駆動信号及び検出信号のタイミングをコントロールすることにより、反射波を受け取る時間帯を限定し、被検体の所望の深度からの反射波を検出することができる。
【００５６】
【発明の効果】
以上述べたように、本発明によれば、ハードウェアの構成をあまり複雑にすることなく、リアルタイム性能を維持しながら、マルチビーム方式において被検体の複数の方向から反射された複数の超音波ビーム間のクロストークを低減することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る超音波送受信装置の構成を示すブロック図である。
【図２】本発明の一実施形態に係る超音波送受信装置を用いて送信される３本の超音波ビームを示す図である。
【図３】本発明の一実施形態に係る超音波送受信装置を用いて送受信される超音波ビームの波形を示す図である。
【図４】図１に示す波連数ゲート回路Ｇ１の構成を示す回路図である。
【図５】図１に示す波連数ゲート回路Ｇ１の動作を示すタイミングチャートである。
【図６】図１に示す波連数ゲート回路Ｇ２の構成を示す回路図である。
【図７】図１に示す波連数ゲート回路Ｇ２の動作を示すタイミングチャートである。
【図８】図１に示す波連数ゲート回路Ｇ３の構成を示す回路図である。
【図９】図１に示す波連数ゲート回路Ｇ３の動作を示すタイミングチャートである。
【図１０】本発明の一実施形態に係る超音波送受信装置の変形例の構成を示すブロック図である。
【図１１】本発明の一実施形態に係る超音波診断装置の構成を示すブロック図である。
【符号の説明】
１０　超音波用探触子
２０　位相整合部
３０　駆動信号発生部
４０　検出信号加算部
５０　クロストーク低減部
７０　検出信号処理部
８０　画像信号処理部
９０　画像表示部
６０、１００　制御部
１０１、２０１、３０１　Ａ／Ｄ変換器
１０２、２０２、３０２　シュミットトリガ回路
１０３、２０３、３０３　ＰＬＬ回路
１０４〜１０７、１１３〜１１５、２０４〜２０６、２０８、２１５、２１７〜２１８、２２０、２２３、２２５、３０４〜３０６、３０８、３１３〜３１４、３１６〜３１７、３１９〜３２０　Ｄフリップフロップ
１０８、２０７、３０７、　選択回路
１０９、１１７、２０９、２２７、３０９　モノマルチ
１１０、２１０、３１０　カウンタ
１１１〜１１２、２１１〜２１４、３１１〜３１２　デコーダ
１１６、２１６、２１９、２２６、３１５、３１８　ＡＮＤ回路
１１８、２２２、２２８　インバータ
２２１、２２４　ＯＲ回路
３２１　ＮＯＲ回路
Ｔ（１）〜Ｔ（Ｋ）　超音波送受信素子
Ｄ１（１〜Ｋ）、Ｄ２（１〜Ｋ）、Ｄ３（１〜Ｋ）　遅延回路
Ｐ１、Ｐ２、Ｐ３　パルサ回路
Ａ１、Ａ２、Ａ３　加算回路
Ｇ１、Ｇ２、Ｇ３　波連数ゲート回路
ＳＷ０　ユーザ操作スイッチ
ＳＷ１〜ＳＷ３　切換回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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