(57)【要約】【課題】ゲート酸化膜にノッチ部分があって、そのノッチ部分の酸化膜に薄膜化したところがあっても所定の適正なゲート耐圧が得られ、ゲート特性不良に成り難い半導体装置の提供。【解決手段】第一導電型半導体層の表面に選択形成された第二導電型のウェル領域と、前記半導体層とウェル領域間のｐｎ接合表面を覆うフィールド酸化膜と、前記ウェル領域を表面から貫通して前記半導体層に達するトレンチと、前記トレンチ内面を被覆するゲート酸化膜と、このゲート酸化膜を介して前記トレンチ内に埋め込まれるゲート電極と、前記トレンチの前記ウェル領域表面におけるストライプ形状の長手方向の両側に接するように選択形成されるソース領域を備える半導体装置において、前記フィールド酸化膜と前記ゲート酸化膜延長部との境界部近傍上に層間絶縁層が接する半導体装置とした。【選択図】          図１
2004327644.tif 000002
【特許請求の範囲】
【請求項１】
第一導電型半導体層の表面に選択形成された第二導電型のウェル領域と、前記半導体層とウェル領域間のｐｎ接合表面を覆うフィールド酸化膜と、前記ウェル領域を表面から貫通して前記半導体層に達するトレンチと、前記トレンチ内面を被覆するゲート酸化膜と、このゲート酸化膜を介して前記トレンチ内に埋め込まれるゲート電極と、前記ウェル領域表面でストライプ形状を有する前記トレンチの長手方向の両側に接するように選択形成されるソース領域を備える半導体装置において、前記フィールド酸化膜と前記ゲート酸化膜延長部との境界部近傍上に層間絶縁層が接することを特徴とする半導体装置。
【請求項２】
トレンチを形成後、ゲート酸化膜形成領域の表面を平坦化するために、水素含有雰囲気中でアニール処理をしてからゲート酸化膜を形成する工程を含むことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
水素含有雰囲気でのアニール処理が、９５０℃以上１０５０℃以下で行われることを特徴とする請求項２記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置に関し、特にＭＯＳゲート構造にトレンチを用いたＭＯＳＦＥＴ構造を備える半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
パワー半導体装置においては、オン抵抗低減のためにＭＯＳゲート部にトレンチ構造を利用したＭＯＳＦＥＴ構造を有する半導体装置が知られている。
このような従来のトレンチ型ＭＯＳＦＥＴの製造方法を以下、図５、図６を用いて説明する。
低抵抗のｎ型シリコン基板１００上に高抵抗の同導電型シリコンエピタキシャル層１を成長させる（図５（ａ））。
このエピタキシャル層１上に１μｍ程度の初期熱酸化膜３ｃを形成し、活性領域の前記酸化膜除去３ｄとゲート電極配線の絶縁用酸化膜とフィールド酸化膜等を残すパターニングをする。
【０００３】
前記酸化膜を選択除去した前記エピタキシャル表面にｐ型のドーパント（ボロン）をイオン注入８し（図５（ｂ））、２．８μｍ程度の深さのｐウェル層２を選択形成する。トレンチエッチング用のマスク酸化膜３ｅを形成し（図５（ｃ））、表面がストライプ形状のトレンチ形成用の窓開けエッチングをする。
前記ｐウェル層２を貫通して、前記エピタキシャル層に達する深さ３μｍ程度のストライプ表面形状のトレンチ４をＲＩＥ等の異方性エッチングにより形成する（図５（ｄ））。
前記ストライプ状トレンチを形成するＲＩＥは、低温酸化膜をマスクとして、トレンチ形成用の窓開けをした後、ＲＩＥをすることにより、３μｍ程度の深さで、ストライプ状の表面形状のトレンチ４が形成される。
【０００４】
前記トレンチ内表面のエッチングダメージ層を除去するためにＣＦ４系エッチングを行い、さらに犠牲酸化をした後、前記トレンチ用マスク酸化膜と共に一旦除去し、厚さ１０００オングストローム程度のゲート酸化膜３ａを形成する（図５（ｅ））。
前記基板表面にポリシリコンを堆積させることにより、トレンチ内にポリシリコン４ａを埋め込み、さらに、基板表面のポリシリコンをポリシリコンゲート電極として配線されるようにパターニングし、エッチバックする（図５（ｆ））。
ｎ型のドーパント（ひ素）をストライプ状トレンチの長手方向に接するパターンにイオン注入してソース領域５を選択形成する（図６（ａ））。さらに、前記ウェル領域２内で、ソース領域５に隣接する領域にはさらにｐ型のドーパント（ボロン）をイオン注入して次工程で付着されるソース電極６ａとのオーム接触性を均一にすることが好ましい。
【０００５】
次に前記ポリシリコンゲート電極４ａとソース電極６ａとを絶縁するための層間絶縁膜３ｂを被着し（図６（ｂ））、パターニング後、ゲート金属電極６ｂとソース電極６ａとをアルミニウムを主成分とする金属膜により被着し、それぞれパターニングして形成する（図６（ｃ））。（特願２００２−２４７７８号、特願２００２−８６１２１号）。
以上の説明では、トレンチ型ＭＯＳＦＥＴの場合について、その製造方法を説明したが、シリコン基板を前記ｎ型基板からｐ型基板に変えることにより、容易にＩＧＢＴの製造方法とすることができる。
【０００６】
【発明が解決しようとする課題】
しかしながら、前述のＭＯＳＦＥＴおよびＩＧＢＴのトレンチ構造を形成する際には、前記図５（ｅ）を用いて説明したように、トレンチエッチングによるエッチングダメージ層を除去するためにＣＦ４系エッチングを行い、さらに犠牲酸化をしてマスク酸化膜と共に除去した後にゲート酸化膜が形成されるが、前記ダメージ層の除去は、前述の処理だけでは、必ずしも十分とは言えず、特に凹凸状の表面荒れが解消されず、そのままでは次に述べるような問題があることがわかった。すなわち、トレンチ内に凹凸があると、ゲート酸化膜に局部的（特に鋭角部など）に薄膜化される部分が発生するようになってゲート特性に影響を及ぼす。例えばゲート耐圧のバラツキが大きくなり、ゲート特性不良が増加する。このようなゲート特性不良を減らす目的で、前記犠牲酸化膜形成と、その酸化膜およびマスク酸化膜の除去後、さらに水素含有雰囲気内で、９５０〜１０５０℃の温度による水素アニール処理を追加した後、ゲート酸化膜を形成する。もしくは、トレンチエッチング後、マスク酸化膜除去後に、水素アニールを行った後、ゲート酸化膜を形成する。そうすると、前記水素アニールにより、シリコン面に存在する凹凸状荒れは、その曲率がゆるやかになるという作用を受けるため、トレンチ内表面の凹凸はかなり平坦化され、より均一な厚さのゲート酸化膜が形成されるので、ゲート特性不良が減少する。
【０００７】
しかし、同時に次のような新たな問題も発生することが分かった。すなわち、前記水素アニール処理をすると、酸化膜とシリコン露出面との境界では境界近傍のシリコン露出面がＶ字状に異常エッチングされるノッチと呼ばれるが部位が発生することである。このように酸化膜とシリコン露出面との境界でノッチが発生すると、そのノッチ部上に形成されたゲート酸化膜は正常な膜厚に比べて薄膜部分が形成され易く、このノッチ部でゲート耐圧が低下して不良となる。
図４は前記ノッチの発生する位置を説明する図である。図４（ａ）はトレンチ４の長手方向に直角の位置で切断したトレンチ４近傍の断面図であり、図４（ｂ）はトレンチの長手方向に沿ってトレンチ４の中央付近で切断したトレンチ４と、さらにトレンチ先端４ｂの延長上のウェル領域２に至る範囲とを示す断面図である。図４（ｃ）は前記図４（ｂ）において○印で示したゲート酸化膜３ａ延長部とフィールド酸化膜３ｃとの境界部１１近傍のノッチ１０部分の拡大図である。
【０００８】
本発明は、以上述べた点に鑑みてなされたものであり、その目的は、ゲート酸化膜にノッチ部分を有し、そのノッチ部分の酸化膜に薄膜化したところがあっても所定の適正なゲート耐圧が得られ、ゲート特性不良に成り難い半導体装置およびその製造方法の提供である。
【０００９】
【課題を解決するための手段】
請求項１記載の発明によれば、前記目的は、第一導電型半導体層の表面に選択形成された第二導電型のウェル領域と、前記半導体層とウェル領域間のｐｎ接合表面を覆うフィールド酸化膜と、前記ウェル領域を表面から貫通して前記半導体層に達するトレンチと、前記トレンチ内面を被覆するゲート酸化膜と、このゲート酸化膜を介して前記トレンチ内に埋め込まれるゲート電極と、前記トレンチの前記ウェル領域表面におけるストライプ形状の長手方向の両側に接するように選択形成されるソース領域を備える半導体装置において、前記フィールド酸化膜と前記ゲート酸化膜延長部との境界部近傍上に層間絶縁層が接する半導体装置とすることにより達成される。
【００１０】
請求項２記載の発明によれば、トレンチを形成後、ゲート酸化膜形成領域の露出表面を平坦化するために、水素含有雰囲気中でアニール処理をしてからゲート酸化膜を形成する工程を含む請求項１記載の半導体装置の製造方法とすることが好ましい。
請求項３記載の発明によれば、水素含有雰囲気でのアニール処理が、９５０℃以上１０５０℃以下で行われる請求項２記載の半導体装置の製造方法とすることが望ましい。
【００１１】
【発明の実施の形態】
以下、本発明の半導体装置およびその製造方法に関し、図を用いて詳細に説明する。本発明はその要旨を超えない限り、以下に説明する実施例に限定されるものではない。
本発明にかかるトレンチ型ＭＯＳＦＥＴの製造方法の一実施例について、図１を用いて説明すが、本発明にかかる半導体装置の製造方法の大部分は前記図５と図６を用いて説明した従来の製造方法と同じであるから、同じところの説明は簡略とする。必要に応じて図５、６も参照されたし。
【００１２】
Ａｓ濃度１０２０ｃｍ―３のｎ型シリコン基板１上に、同導電型のリン濃度１０１６ｃｍ―３のシリコンエピタキシャル層２を成長させてなるシリコン基板上に初期酸化膜３ｃを約１μｍ形成し、前記図５で説明したようにゲート電極配線部と素子耐圧終端酸化膜構造部（主としてフィールド酸化膜部）を残してパターニングする。素子の電気的活性部３ｄと前記終端部の一部（図示せず）にボロンをイオン注入８し、拡散させると同時にトレンチエッチング用のマスク酸化膜３ｅを形成する（図５（ｂ）、（ｃ））。前記マスク酸化膜を幅１μｍのストライプ状にパターニングし、深さ２．８μｍのトレンチ４を形成する。トレンチ４内表面のエッチングダメージ層を除去するためにＨＦ系エッチングを行い、さらに犠牲酸化をした後、前記トレンチ用マスク酸化膜３ｅと共に一旦除去し、厚さ１０００オングストローム程度のゲート酸化膜３ａを形成した後、（ポリシリコン）ゲート電極４ａとなるポリシリコンを堆積し、所定の電極形状になるようにエッチバックする（図５（ｄ）〜（ｆ））。
【００１３】
本発明では、前記図５（ｆ）および図４（ｂ）で説明したように基板表面へポリシリコンを堆積させることにより、トレンチ４内にポリシリコン４ａを埋め込み、さらに、基板表面のポリシリコンをポリシリコンゲート電極として配線されるようにパターニングしてエッチバックする際に、従来の図４（ｂ）の○印および同図（ｃ）で示すようにゲート酸化膜３ａの延長部とフィールド酸化膜３ｃとの境界部１１の近傍の直上にポリシリコンゲート電極を載置することなく（従来の製造方法では、前記境界部の直上にはゲート電極４ａが接している）、図２、図３に示すように、層間絶縁膜３ｂが接するようにパターニングするところが重要である。図１（ｂ）は図１（ａ）の上面図である。図１（ｂ）のＸ―Ｘ’線で切断した断面図が図１（ａ）となり、符号４ａはポリシリコンゲート電極、３ａはゲート酸化膜、３ｃは層間絶縁膜（ＢＰＳＧ膜）をそれぞれ示す。その後、不純物イオンとなるＡｓをトレンチ４の長手方向の両側面の表面部にイオン注入により導入し、拡散してソース領域５とする。次に層間絶縁膜としてＢＰＳＧ（Ｂｏｒｏ  ＰｏｓｐｈｏＳｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜３ｂを堆積し、さらにその上に形成されるＡｌソース電極６ａとの絶縁を確保できるようにパターニングする。Ａｌソース電極６ａとＡｌゲート電極６ｂを形成するためにアルミニウム膜とパッシベーション膜７を堆積し図４（ｂ）、それぞれパターニングすることにより、本発明にかかる半導体装置を形成する。
図２は図１の次工程を示し、図１（ａ）に示すプロセス断面図に層間絶縁膜（ＢＰＳＧ膜）を選択的に形成したことを示す。この結果、ゲート酸化膜３ａの延長部とフィールド酸化膜３ｃとの境界部１１の近傍の直上には絶縁膜であるＢＰＳＧ膜が形成されるので、前述の図４（ｃ）で説明したような境界部１１近傍にノッチと呼ばれるＶ字状のエッチング異常に起因するゲート酸化膜の薄膜化した部分があっても、ノッチ部の直上にはＢＰＳＧ膜のような絶縁膜が接するので、ゲート耐圧不良が回避できる。図２（ｂ）は図２（ａ）の上面図であり、符号４ａはポリシリコンゲート電極、３ａはゲート酸化膜、３ｂはＢＰＳＧ膜をそれぞれ示す。図３は図２の次工程であって、ソース電極６ａとゲート電極６ｂをＡｌ主成分とする金属膜により形成したことを示す。図３（ａ）は断面図であり、図３（ｂ）はその上面図である。図１乃至図３以外の工程は前記図５および図６とほぼ同じであってよい。
【００１４】
この本発明にかかる半導体装置のゲート破壊耐圧分布を図７に示す。図７はゲートに破壊するまでの電圧を印加した結果を、横軸にゲートが破壊した時の電界強度（１０６Ｖ／ｃｍ）、縦軸に破壊素子数を示す。
図７によれば、本発明にかかる半導体装置は従来のものに比べて、ゲートが破壊されるまでの印加電界が高いことが明らかである。これは、本発明にかかる半導体装置が、前述のようにゲート酸化膜とフィールド酸化膜の境界近傍上には必ずＢＰＳＧ膜のような層間絶縁膜を載置させるようにしたので、ゲート破壊耐圧が上昇したものと考えられる。
【００１５】
【発明の効果】
本発明によれば、第一導電型半導体層の表面に選択形成された第二導電型のウェル領域と、前記半導体層とウェル領域間のｐｎ接合表面を覆うフィールド酸化膜と、前記ウェル領域を表面から貫通して前記半導体層に達するトレンチと、前記トレンチ内面を被覆するゲート酸化膜と、このゲート酸化膜を介して前記トレンチ内に埋め込まれるゲート電極と、前記トレンチの前記ウェル領域表面におけるストライプ形状の長手方向の両側に接するように選択形成されるソース領域を備える半導体装置において、前記フィールド酸化膜と前記ゲート酸化膜延長部との境界部近傍上に層間絶縁層が接する半導体装置としたので、ゲート酸化膜にノッチ部分があって、そのノッチ部分の酸化膜に薄膜化したところがあっても所定の適正なゲート耐圧が得られ、ゲート特性不良に成り難い半導体装置およびその製造方法を提供できる。
【図面の簡単な説明】
【図１】本発明にかかる半導体装置の製造方法の一工程を示す図
【図２】本発明にかかる半導体装置の製造方法について、図１の後工程を示す図
【図３】本発明にかかる半導体装置の製造方法の図２の後工程を示す図
【図４】従来の半導体装置および問題点を示す断面図
【図５】従来の半導体装置の製造方法を示す工程図
【図６】図５の工程図の後工程を示す工程図
【図７】本発明にかかる半導体装置にゲート破壊耐圧分布図
【符号の説明】
１    第一導電型半導体層
２    第二導電型のウェル領域
３ａ  ゲート酸化膜
３ｂ  層間絶縁膜（ＢＰＳＧ膜）
３ｃ  初期酸化膜（フィールド酸化膜）
３ｄ  活性部用酸化膜窓開け面
３ｄ  電気的活性部
３ｅ  トレンチエッチング用酸化膜
４ａ  ポリシリコンゲート電極
４    トレンチ
５    ソース領域
６ａ  Ａｌソース電極
６ｂ  Ａｌゲート電極
７    保護膜（ポリイミド膜）
１０  ノッチ部
１１  境界
【図１】
2004327644.tif 000003
【図２】
2004327644.tif 000004
【図３】
2004327644.tif 000005
【図４】
2004327644.tif 000006
【図５】
2004327644.tif 000007
【図６】
2004327644.tif 000008
【図７】
2004327644.tif 000009