(57)【要約】【課題】垂直な電荷移動を制御することができる能動画素センサ構造を提供する。【解決手段】ｐ型シリコン基板１０に形成されたｎ型シリコンのＮウェル１４、およびｐ型シリコンのＰウェル２２を含む能動画素センサを、Ｎウェルに形成する。Ｐウェルの下に、ｎ型シリコンの深いＮ型ウェル１２を形成する。深いＮウェルの縁部は、Ｎウェルの底部と接触してオーバーラップ領域２４を形成するが、このオーバーラップ領域において、電荷担体を空乏化させず、それによって深いＮウェルにＮウェルを電気的に接続することも、電荷担体を空乏化させ、それによって深いＮウェルからＮウェルを電気的に分離することもできる。Ｐウェルに形成されたＮ領域１６、１８およびＮウェルに形成されたＰ領域２０を使用して、画素をリセットし、電荷集積時間後の画素を読み取る。Ｎウェルに形成されたＰウェルのアレイを使用して、能動画素センサのアレイを形成することができる。【選択図】  図１
2004260185.tif 000002
【特許請求の範囲】
【請求項１】
ｐ型エピタキシアルシリコン基板と、
前記基板に形成されたＮウェルと、
前記Ｎウェルに形成されたＰウェルと、
前記基板の前記Ｐウェルの下に形成された深いＮウェルと、
前記Ｎウェルと前記深いＮウェルの間に形成され、電荷担体が空乏化されないときには、前記深いＮウェルに前記Ｎウェルを電気的に接続し、電荷担体が空乏化されたときには、前記深いＮウェルから前記Ｎウェルを電気的に分離するオーバーラップ領域と、
前記Ｐウェルに形成された第１のＮ領域および第２のＮ領域と、
前記Ｎウェルに形成されたＰ領域と、
を含む、能動画素センサ。
【請求項２】
前記第１のＮ領域および前記第２のＮ領域は、前記Ｐウェルに電気的に連絡し、前記Ｐ領域が、前記Ｎウェルに電気的に連絡する、請求項１に記載の能動画素センサ。
【請求項３】
前記Ｐウェルの電位および前記Ｎウェルの電位によって、前記オーバーラップ領域において電荷担体が空乏化されるか、それとも電荷担体が空乏化されないか決定される、請求項１に記載の能動画素センサ。
【請求項４】
前記第１のＮ領域、前記第２のＮ領域、および前記Ｐウェルを使用して、浮遊ゲート電界効果トランジスタを形成することができる、請求項１に記載の能動画素センサ。
【請求項５】
電荷集積時間中に前記オーバーラップ領域において電荷担体が空乏化されるように、前記Ｐウェルの電位が設定される、請求項１に記載の能動画素センサ。
【請求項６】
電荷集積時間が完了した後、前記オーバーラップ領域において電荷担体が空乏化されないように、前記Ｐウェルの電位が設定される、請求項１に記載の能動画素センサ。
【請求項７】
電荷集積時間が完了した後、前記オーバーラップ領域において電荷担体が空乏化されず、前記第１のＮ領域、前記第２のＮ領域、および前記Ｐウェルが浮遊ゲート電界効果トランジスタとして使用されるように、前記Ｐウェルの電位が設定される、請求項１に記載の能動画素センサ。
【請求項８】
ｐ型エピタキシアルシリコン基板と、
前記基板に形成されたいくつかのＮウェルと、
前記各Ｎウェルに形成されたＰウェルと、
前記基板に形成され、前記各Ｐウェルの下を延びる深いＮウェルと、
前記ＮウェルのうちのそれぞれのＮウェルと前記深いＮウェルの間に形成されたオーバーラップ領域であって、前記Ｎウェルの１つと前記深いＮウェルの間の前記各オーバーラップ領域において電荷担体が空乏化されないときには、前記そのオーバーラップ領域が前記深いＮウェルに前記Ｎウェルのうちの前記１つを電気的に接続し、前記Ｎウェルの１つと前記深いＮウェルの間の前記各オーバーラップ領域において電荷担体が空乏化されないときには、前記深いＮウェルから前記Ｎウェルのうちの前記１つを電気的に分離するオーバーラップ領域と、
前記各Ｐウェルに形成された第１のＮ領域および第２のＮ領域と、
前記各Ｎウェルに形成されたＰ領域と、
を含む、能動画素センサのアレイ。
【請求項９】
前記各Ｐウェルの前記第１のＮ領域および前記第２のＮ領域は、前記Ｐウェルに電気的に通信する、請求項８に記載のアレイ。
【請求項１０】
前記各Ｎウェルに形成された前記Ｐ領域は、前記Ｎウェルに電気的に通信する、請求項８に記載のアレイ。
【請求項１１】
前記Ｎウェルのそれぞれについて、前記Ｎウェルの電位および前記Ｎウェルの前記Ｐウェルの電位によって、前記Ｎウェルと前記深いＮウェルの間の前記オーバーラップ領域において電荷担体が空乏化されるか、それとも電荷担体が空乏化されないかが決定される、請求項８に記載のアレイ。
【請求項１２】
前記Ｎウェルのそれぞれについて、前記Ｎウェルの前記Ｐウェル、前記Ｎウェルの前記Ｐウェルの前記第１のＮ領域、および前記Ｎウェルの前記Ｐウェルの前記第２のＮ領域を使用して、前記Ｎウェルに浮遊ゲート電界効果トランジスタを形成することができる、請求項８に記載のアレイ。
【請求項１３】
、前記各Ｎウェルと前記深いＮウェルの間の前記オーバーラップ領域がリセットサイクル中に電荷担体につき空乏化されないように、前記各Ｐウェルの電位が設定される、請求項８に記載のアレイ。
【請求項１４】
前記Ｎウェルの選択されたグループ内の前記各Ｐウェルの電位を、前記Ｎウェルの前記選択されたグループ内の前記各Ｎウェルと前記深いＮウェルの間の前記オーバーラップ領域において電荷が空乏化されないように設定することによって、前記Ｎウェルの前記選択されたグループを同時にビニングすることができる、請求項８に記載のアレイ。
【請求項１５】
、前記各Ｎウェルと前記深いＮウェルの間の前記オーバーラップ領域において電荷集積サイクル中に電荷担体が空乏化されるように、前記各Ｐウェルの電位が設定される、請求項８に記載のアレイ。
【請求項１６】
電荷集積サイクルが完了した後、前記各Ｎウェルと前記深いＮウェルの間の前記オーバーラップ領域において電荷担体が空乏化されないように、前記各Ｐウェルの電位が設定される、請求項８に記載のアレイ。
【請求項１７】
電荷集積サイクルが完了した後、前記各Ｎウェルと前記深いＮウェルの間の前記オーバーラップ領域において電荷担体が空乏化されないように、前記各Ｐウェルの電位が設定され、前記第１のＮ領域、前記第２のＮ領域、および前記各Ｎウェル内の前記Ｐウェルが、浮遊ゲート電界効果トランジスタとして使用される、請求項８に記載のアレイ。
【請求項１８】
ｎ型エピタキシアルシリコン基板と、
前記基板に形成されたＰウェルと、
前記Ｐウェルに形成されたＮウェルと、
前記基板の前記Ｎウェルの下に形成された深いＰウェルと、
前記Ｐウェルと前記深いＰウェルの間に形成されたオーバーラップ領域であって、前記オーバーラップ領域において電荷担体が空乏化されないとき、前記深いＰウェルに前記Ｐウェルを電気的に接続し、前記オーバーラップ領域において電荷担体が空乏化されるとき、前記深いＰウェルから前記Ｐウェルを電気的に分離するオーバーラップ領域と、
前記Ｎウェルに形成された第１のＰ領域および第２のＰ領域と、
前記Ｐウェル内に形成されたＮ領域と、
を含む、能動画素センサ。
【請求項１９】
前記第１のＰ領域および前記第２のＰ領域が、前記Ｎウェルに電気的に連絡し、前記Ｎ領域が、前記Ｐウェルに電気的に連絡する、請求項１８に記載の能動画素センサ。
【請求項２０】
前記Ｎウェルの電位および前記Ｐウェルの電位によって、前記オーバーラップ領域において電荷担体が空乏化されるか、それとも電荷担体が空乏化されないかが決定される、請求項１８に記載の能動画素センサ。
【請求項２１】
前記第１のＰ領域、前記第２のＰ領域、および前記Ｎウェルを使用して、浮遊ゲート電界効果トランジスタを形成することができる、請求項１８に記載の能動画素センサ。
【請求項２２】
前記オーバーラップ領域において電荷集積時間中に電荷担体が空乏化されるように、前記Ｎウェルの電位が設定される、請求項１８に記載の能動画素センサ。
【請求項２３】
電荷集積時間が完了した後、前記オーバーラップ領域において電荷担体が空乏化されないように前記Ｎウェルの電位が設定される、請求項１８に記載の能動画素センサ。
【請求項２４】
電荷集積時間が完了した後、前記オーバーラップ領域において電荷担体が空乏化されないように前記Ｎウェルの電位が設定され、前記第１のＰ領域、前記第２のＰ領域、および前記Ｎウェルが、浮遊ゲート電界効果トランジスタとして使用される、請求項１８に記載の能動画素センサ。
【請求項２５】
ｎ型エピタキシアルシリコン基板と、
前記基板に形成されたいくつかのＰウェルと、
前記各Ｐウェルに形成されたＮウェルと、
前記基板に形成された前記各Ｎウェルの下を延びる深いＰウェルと、
前記各Ｐウェルと前記深いＰウェルの間に形成されたオーバーラップ領域であって、前記Ｐウェルと前記深いＰウェルの間の前記オーバーラップ領域において電荷担体が空乏化されないときは、前記深いＰウェルに前記Ｐウェルの１つを電気的に接続し、前記Ｐウェルと前記深いＰウェルの間の前記オーバーラップ領域において電荷担体が空乏化されないときは、前記深いＰウェルから前記Ｐウェルの１つを電気的に分離する、当該オーバーラップ領域と、
前記各Ｎウェルに形成された第１のＰ領域および第２のＰ領域と、
前記各Ｐウェルに形成されたＮ領域と、
を含む、能動画素センサのアレイ。
【請求項２６】
前記各Ｎウェルの前記第１のＰ領域および前記第２のＰ領域は、前記Ｎウェルに電気的通信を行う、請求項２５に記載のアレイ。
【請求項２７】
前記各Ｐウェルに形成された前記Ｐ領域は、前記Ｐウェルに電気的通信を行う、請求項２５に記載のアレイ。
【請求項２８】
前記各Ｐウェルの場合、前記そのＰウェルの電位および前記Ｐウェルの前記Ｎウェルの電位が、前記Ｐウェルと前記深いＰウェルの間の前記オーバーラップ領域を電荷担体で空乏化するか、電荷担体で空乏化しないか否かを決定する、請求項２５に記載のアレイ。
【請求項２９】
前記各Ｐウェルの場合、前記Ｐウェルの前記Ｎウェル、前記Ｐウェルの前記Ｎウェルにおける前記第１のＰ領域、および前記Ｐウェルの前記Ｎウェルにおける前記第２のＰ領域を使用して、前記そのＰウェルに、浮遊ゲート電界効果トランジスタを形成することができる、請求項２５に記載のアレイ。
【請求項３０】
前記各Ｐウェルと前記深いＰウェルの間の前記オーバーラップ領域を、リセットサイクル中に電荷担体で空乏化しないように、前記各Ｎウェルの電位が設定される、請求項２５に記載のアレイ。
【請求項３１】
前記Ｐウェルの選択されたグループを、前記Ｐウェルの前記選択されたグループの前記各Ｎウェルの電位を設定することによって同時にビニングすることができ、その結果前記Ｐウェルの前記選択されたグループの前記各Ｐウェルと前記深いＰウェルの間の前記オーバーラップ領域が電荷で空乏化されない、請求項２５に記載のアレイ。
【請求項３２】
前記各Ｐウェルと前記深いＰウェルの間の前記オーバーラップ領域を電荷集積サイクル中に電荷担体で空乏化するように、前記各Ｎウェルの電位が設定される、請求項２５に記載のアレイ。
【請求項３３】
電荷集積サイクルが完了した後、前記各Ｐウェルと前記深いＰウェルの間の前記オーバーラップ領域を電荷担体で空乏化しないように、前記各Ｎウェルの電位が設定される、請求項２５に記載のアレイ。
【請求項３４】
電荷集積サイクルが完了した後、前記各Ｐウェルと前記深いＰウェルの間の前記オーバーラップ領域を電荷担体で空乏化せず、前記第１のＰ領域、前記第２のＰ領域、および前記各Ｐウェル内の前記Ｎウェルを浮遊ゲート電界効果トランジスタとして使用するように、前記各Ｎウェルの電位が設定される、請求項２５に記載のアレイ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、深いＮウェルまたはＰウェルを使用して、垂直電荷移動を実現する能動画素センサに関する。
【背景技術】
【０００２】
本特許出願は、参照により本明細書に組み込まれた以下の米国仮特許出願に対する優先権を主張する。
２００３年２月２日出願の第６０／４５０，０８９号
Ｃｈｉの米国特許第６,５０１,１０９号は、深いｎウェル内にｐウェルを有する能動ＣＭＯＳ画素センサを記載している。
【０００３】
Saitoh等の米国特許第６,００１,６６７号は、深いｎウェル内にｐウェルを示す、光放射を検出するための半導体検出器を製造する方法を記載している。
Kimataの米国特許第５,６００,１２７号は、ｎウェルを使用する垂直電荷移動を記載している。
【０００４】
Ohsawa等の米国特許第５,２１０,４３３号は、垂直電荷移動用の電位ウェルおよび深い電位ウェルを示す、固体ＣＣＤ撮像素子を記載している。
Yutani等の米国特許第５,０４０,０３８号は、移動電極の下に移動電位ウェルを示す、固体画像センサを記載している。
【０００５】
Endo等の米国特許第４,８７５,１０１号は、垂直電荷移動用の浅い電位ウェルおよび深い電位ウェルを示し、固体撮像素子を記載している。
【特許文献１】米国仮特許出願第６０／４５０，０８９号
【特許文献２】米国特許第６,５０１,１０９号
【特許文献３】米国特許第６,００１,６６７号
【特許文献４】米国特許第５,６００,１２７号
【特許文献５】米国特許第５,２１０,４３３号
【特許文献６】米国特許第５,０４０,０３８号
【特許文献７】米国特許第４,８７５,１０１号
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、垂直電荷移動を制御することができる能動画素センサ構造を提供することにある。
【課題を解決するための手段】
【０００７】
本目的は、深いウェル構造を使用して達成される。ｐ型シリコンのエピタキシアル層を有するシリコン基板を準備する。ｎ型シリコンのＮウェルを形成する。このＮウェルはｐ型シリコンのアイランドを取り囲む。ｐ型シリコンのアイランドの下にｎ型シリコンの深いＮウェルを形成し、それによってｐ型シリコンのＰウェルを形成する。このＰウェルは、Ｎウェルの境界に、しかも深いＮウェルより上方にある。深いＮウェルの縁部はＮウェルの底部と接触してオーバーラップ領域を形成し、このオーバーラップ領域は、深いＮウェルにＮウェルを電気的に接続することも、深いＮウェルからＮウェルを電気的に分離することもできる。Ｐウェル内に形成されたＮ領域およびＮウェルに形成されたＰ領域を使用して、画素をリセットし、電荷集積期間後の画素を読み取る。オーバーラップ領域を使用して、深いＮウェルにＮウェルを接続することができ、その結果深いＮウェルに発生するキャリヤをＮウェルに移動させることができる。オーバーラップ領域を空乏化して、深いＮウェルからＮウェルを分離することもでき、その結果深いＮウェルからＮウェルに移動された電荷をＮウェルに蓄積することができる。
【０００８】
あるいは、ｎ型シリコンのエピタキシアル層を有するシリコン基板を準備する。ｐ型シリコンのＰウェルを形成する。このＰウェルは、ｎ型シリコンのアイランドを取り囲む。ｎ型シリコンのアイランドの下に、ｐ型シリコンの深いＰウェルを形成し、それによってｎ型シリコンのＮウェルを形成する。このＮウェルは、Ｐウェルの境界内に、しかも深いＰウェルより上方にある。深いＰウェルの縁部は、Ｐウェルの底部と接触してオーバーラップ領域を形成し、このオーバーラップ領域は、深いＰウェルにＰウェルを電気的に接続することも、深いＰウェルからＰウェルを電気的に分離することもできる。Ｎウェル内に形成されたＰ領域およびＰウェル内に形成されたＮ領域を使用して、画素をリセットし、電荷集積時間後に画素を読み取る。オーバーラップ領域を使用して、深いＰウェルにＰウェルを接続することができ、その結果Ｐウェルに深いＰウェル内に発生したキャリヤを移動させることができる。オーバーラップ領域を空乏化して、深いＰウェルからＰウェルを分離することができ、その結果深いＰウェルからＰウェルに移動された電荷をＰウェルに蓄積することができる。
【発明を実施するための最良の形態】
【０００９】
図１は、本発明の能動画素センサの断面図を示す。第１の実施形態では、ｎ型シリコンのＮウェル１４が、ｐ型エピタキシアルシリコン基板１０に形成される。基板１０の表面下の、ある間隔をおいた所に深いＮウェル１２が形成され、それによってＮウェル１４に、しかも深いＮウェル１２の上方にＰウェル２２が形成される。オーバーラップ領域２４は、Ｎウェル１４と深いＮウェル１２を接続する。オーバーラップ領域２４は、Ｐウェル２２の電位に応じて、オーバーラップ領域２４が空乏化し、または空乏化しないように設計される。第１のＮ領域１６および第２のＮ領域１８が、Ｐウェル２２内に形成される。Ｐ領域２０が、Ｎウェル１４に形成される。
【００１０】
画素の操作において、オーバーラップ領域２４を空乏化しないように、Ｎウェル１４がリセット電圧に設定され、Ｐウェル２２が正の電位に設定される。これによりＮウェル１４と同じ電位に、深いＮウェル２２の電位が設定される。次いでＰウェルの電位が、オーバーラップ領域２４を空乏化するように負の電位に設定される。これにより電荷集積時間に深いＮウェル１２が分離される。電荷集積時間が完了した後、Ｐウェル２２の電位は、正の電位に設定され、オーバーラップ領域２４は空乏化されず、深いＮウェル１２によって蓄積された電荷はＮウェルに移動される。Ｐウェル２２の電位を調整し、オーバーラップ領域２４の空乏化量を調整し、それによってＮウェル１４への電荷移動を制御することができる。
【００１１】
ある操作モードにおいて、Ｎウェル１４の電位を、深いＮウェル１２からＮウェル１４への電荷の移動の前後に読み取って、画素相関２重サンプリング動作を実現することができる。
【００１２】
深いＮウェル１２からＮウェル１４への電荷移動は、主にＰウェル１２の電位およびＮウェル１４の電位によって決定される。他の操作モードでは、Ｐウェル２２を浮遊させたままにすることができ、電荷移動は、Ｎウェル１４の電位を調整することによって制御される。この場合、Ｐウェル２２は、浮遊ゲート感知ノードと同様の方法で使用され、深いＮウェル１２からＮウェル１４への電荷移動の前、最中、および後に、信号が読み出されることができる。
【００１３】
前の例では、深いＮウェル１２を有する１つのＮウェル１４に形成された１つのＰウェル２２を示した。オーバーラップ領域２４は、Ｎウェル１４と深いＮウェルの間の通信または絶縁を行う。各Ｎウェルに形成されたＰウェルおよび空乏領域を有する、１つの深いＮウェルを有するいくつかのＮウェルを使用し、各Ｎウェルと深いＮウェルの間の通信または絶縁を行うことができる。図３は、第１のＮウェル３４および第２のＮウェル３６の２つのＮウェルを有し、両方のＮウェルを同じ深いＮウェル３２に接続するオーバーラップ領域を有する構造を示す。Ｐ領域４８は、２つのＮウェルを分離する。第１のＮウェル３４は、第１のオーバーラップ領域４２によって深いＮウェル３２に接続される。第２のＮウェル３６は、第２のオーバーラップ領域４４によって深いＮウェル３２に接続される。第１のＮウェル３４には第１のＰウェル３８があり、第２のＰウェル４０は第２のＮウェル３６にある。オーバーラップ領域４２、４４は、第２のオーバーラップ領域４４が空乏化されないのに対し、第１のオーバーラップ領域４２の空乏化を可能にし、第１のオーバーラップ領域４２が空乏化されないのに対し、第２のオーバーラップ領域４４の空乏化を可能にし、オーバーラップ領域両方の空乏化を可能にし、またはオーバーラップ領域両方が空乏化されないことを可能にするように設計される。リセット中には、第１のオーバーラップ領域４２も第２のオーバーラップ領域４４も空乏化されず、第１のＮウェル３４、第２のＮウェル３６、および深いＮウェル３２は同じ電位に設定される。これによりリセット中のＫＴＣノイズが低減される。第１のオーバーラップ領域４２も第２のオーバーラップ領域４４も空乏化しないように、電位を調整することによって、第１のＮウェル３４および第２のＮウェル３６のビニング（binning）を達成することができる。
【００１４】
図１および３に示す構造では、電荷集積時間に、十分に高い電圧を印加して、オーバーラップ領域、図１の２４および図３の４２、４４を空乏化する。積分時間が完了した後、オーバーラップ領域、図１の２４および図３の４２、４４内の空乏化量を制御することによって、電荷移動を制御することができる。図３に示す構造では、オーバーラップ領域４２、４４を、リセット動作中にオンにし（空乏化せず）、Ｎウェル領域３６、３８を接続し、リセットノイズの抑制を達成し、リセット後にオフにして（空乏化して）、Ｎウェル領域３６、３８を分離することができる。図３に示す構造では、オーバーラップ領域４２、４４をオンにして（空乏化せず）、隣接するＮウェル３４、３６を接続し、ビニングを達成することができる。図１および３に示す構造では、Ｐウェル領域、図１の２２および図３の３８、４０を、代替的な非破壊読出し用の浮遊ゲート感知ノードとして使用することができる。
【００１５】
上記の説明により、１つの深いＮウェル３２を経由して通信（連絡）する２つのＮウェル３４、３６が示された。先に指摘したように、より多くのＮウェルおよび１つの深いＮウェルを有する構造を使用することもできる。この場合、いくつかのオーバーラップ領域によって、Ｎウェルは１つの深いＮウェルに連絡する。図４は、各Ｎウェル５２内に１つのＰウェル５０を有する、ｐ型基板５４内に形成されたＮウェル５０のアレイの上面図を示し、図５は、図４の線５−５’に沿った断面図を示す。基板５４内に形成された深いＮウェル５６は、各Ｐウェル５０の下を延びている。各Ｎウェル５２と深いＮウェル５６の間に、オーバーラップ領域５８が形成される。各Ｐウェル５０内に、第１のＮ領域５１および第２のＮ領域５３が形成される。各Ｎウェル５２内に、Ｐ領域５５が形成される。この場合、電荷集積時間に、十分に高い電圧を加えて、オーバーラップ領域５８のすべてを空乏化させる。電荷集積時間が完了した後、各オーバーラップ領域５８内の空乏化量を制御することによって、電荷移動を制御することができる。次いでオーバーラップ領域５８を、リセット動作時にオンにして、個々のＮウェル５２を同時に接続し、それによってリセットノイズの抑制を達成することができる。次いでオーバーラップ領域５８を、リセット後にオフにして、次の電荷蓄積サイクルのためにＮウェル５２を分離する。この構造では、オーバーラップ領域５８をオンにして、Ｎウェルを相互接続することによって、ビニングが達成される。
【００１６】
オーバーラップ領域５８は、リセットサイクル時にオンになる。次いでオーバーラップ領域５８は、電荷集積時間にオンになる。電荷集積時間が完了した後、オーバーラップ領域５８を使用して、深いＮウェル５６から各Ｎウェル５２への電荷移動を制御することができる。画素は、Ｎウェル５６の電位を読み取ることによって読み出される。ある操作モードでは、Ｎウェル５６の電位を、深いＮウェル５６から各Ｎウェル５６への電荷移動の前後に読み取って、画素相関２重サンプリング動作を行うことができる。各Ｐウェル５０における第１の５１および第２の５３のＮ領域は、各Ｐウェル５０への電気的な連絡を行う。各Ｎウェル５２内のＰ領域は、各Ｎウェル５２への電気的連絡を行う。各Ｎウェル５２内の第１のＮ領域５１、第２のＮ領域５３、およびＰウェル５０を、浮遊ゲート電界効果トランジスタとして使用することができる。この構造では、各Ｎウェル５２内に形成されたＰウェル領域５０を、代替的な非破壊読出し用の浮遊ゲート感知ノードとして使用することができる。
【００１７】
本発明は、ｎ型エピタキシアルシリコン基板内に深いＰウェルを使用しても動作するであろうことが、当業者には容易に理解されよう。この場合、ｎ領域はｐ領域に置き換えられ、ｐ領域はｎ領域に置き換えられ、正の電位は負の電位に置き換えられ、負の電位は正の電位に置き換えられる。
【００１８】
以上、本発明をその好ましい実施形態に即して詳細に示し説明してきたが、当業者には理解されるように、本発明の精神および範囲から逸脱することなく、その形状および細部にさまざまな変更を加えることができる。
【図面の簡単な説明】
【００１９】
【図１】本発明の能動画素センサの断面図である。
【図２】本発明の能動画素センサの上面図である。
【図３】１つの深いＮウェルまたは深いＰウェルによって接合された２つの画素の断面図である。
【図４】本発明の能動画素センサのアレイの一部分の上面図である。
【図５】本発明の能動画素センサのアレイの一部分の断面平面図である。
【符号の説明】
【００２０】
１０  ｐ型エピタキシアルシリコン基板
１２  深いＮウェル
１４  Ｎウェル
１６  第１のＮ領域
１８  第２のＮ領域
２０  Ｐ領域
２２  Ｐウェル
２４  オーバーラップ領域
３２  深いＮウェル
３４  第１のＮウェル
３６  第２のＮウェル
３８  第１のＰウェル
４０  第２のＰウェル
４２  第１のオーバーラップ領域
４４  第２のオーバーラップ領域
４８  Ｐ領域
５０  Ｐウェル
５１  第１のＮ領域
５２  Ｎウェル
５３  第２のＮ領域
５４  ｐ型基板
５５  Ｐ領域
５６  深いＮウェル
５８  オーバーラップ領域
【図１】
2004260185.tif 000003
【図２】
2004260185.tif 000004
【図３】
2004260185.tif 000005
【図４】
2004260185.tif 000006
【図５】
2004260185.tif 000007
【外国語明細書】
2004260185000001.pdf