(57)【要約】【課題】本発明は、高周波数で所望の性能を発揮し高い周波数まで使用可能なインダクタ素子を有する半導体集積回路を提供することを目的とする。【解決手段】半導体集積回路は、スパイラルインダクタと、スパイラルインダクタの周囲に形成され接地される導体パターンを含み、導体パターンは切り欠き部を含み、該スパイラルインダクタの所定の近傍内部において該導体パターンは該切り欠き部により複数のサブパターンに分離されていることを特徴とする。【選択図】図４
2004158718.tif 000002
【特許請求の範囲】
【請求項１】
スパイラルインダクタと、
該スパイラルインダクタの周囲に形成され接地される導体パターン
を含み、該導体パターンは切り欠き部を含み、該スパイラルインダクタの所定の近傍内部において該導体パターンは該切り欠き部により複数のサブパターンに分離されていることを特徴とする半導体集積回路。
【請求項２】
該スパイラルインダクタが形成される絶縁体層と、
該絶縁体層の下面に形成される接地パターンを更に含み、
該導体パターンは該絶縁体層の上面から下面まで貫通するよう設けられ該接地パターンに接続されることを特徴とする請求項１記載の半導体集積回路。
【請求項３】
該導体パターンは、該スパイラルインダクタを取り囲む形状により、外部から直線的に該スパイラルインダクタに到達する経路が存在しないように形成されることを特徴とする請求項１記載の半導体集積回路。
【請求項４】
絶縁体層と、
該絶縁体層上に設けられるスパイラルインダクタと、
該スパイラルインダクタの中心部において該絶縁体層内で垂直方向に延展する磁性材料
を含むことを特徴とする半導体集積回路。
【請求項５】
絶縁体層と、
該絶縁体層上に設けられる第１のスパイラルインダクタと、
該絶縁体層上に該第１のスパイラルインダクタと隣接して設けられる第２のスパイラルインダクタ
を含み、該第１のスパイラルインダクタと該第２のスパイラルインダクタは同一の巻き方向を有するよう形成されていることを特徴とする半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、一般に半導体集積回路に関し、詳しくはインダクタ素子を備えた半導体集積回路に関する。
【０００２】
【従来の技術】
各種の通信機器や通信装置、情報機器等に用いられる半導体集積回路は、高速な通信速度やデータ処理速度を実現するために、高速で動作することが要求される。
【０００３】
半導体集積回路が高周波信号に対して正しく動作するためには、各回路素子が高い周波信号に到るまで理想的な素子特性を保ち続ける必要がある。しかし導電性のある材料が互いに近くに配置されると、それらの材料間に寄生容量が発生してしまう。半導体集積回路では、小さな領域にトランジスタ素子、抵抗素子、容量素子、インダクタ素子等の回路素子が密集して配置されるので、寄生容量の存在が大きな問題となる。
【０００４】
特にインダクタ素子は、寄生容量の影響で高周波領域では容量素子に見えてしまうという現象が起こり、設計どおりの動作をしなくなる。従って、高い周波数まで所望の素子特性を維持するようにインダクタ素子を構成することが、その集積回路や機器、装置全体について所望の性能を達成するための重要な要件となる。
【０００５】
図１は、半導体集積回路に用いられるインダクタ素子として最も基本的な従来の構造を示す。
【０００６】
シリコン等からなる基板１１上に絶縁体層１２を形成し、更に絶縁体層１２の上に金属導体をスパイラル状に形成して、スパイラルインダクタ１３を導体膜厚Ｔ及び導体幅Ｗで実現する。ここで絶縁体層１２の厚さはＨとして示される。この構造でシリコン等の導電性の基板材料を用いる場合には、インダクタを形成する金属導体と基板材料の下の接地電位との間で簡単に寄生容量が発生してしまう。またスパイラル形状に構成されるインダクタ素子の中心部分では、巻き線同士が近接するために寄生容量が発生しやすい。
【０００７】
また更に、金属導体のサイズが数ミクロン程度と非常に小さいので抵抗成分が無視できない、集積回路であるために近傍の別回路素子からのノイズが基板を伝播してきてしまうなどの問題があった。
【０００８】
一般に、インダクタ素子の特性を現すパラメータとして“Ｑ値”（＝リアクタンス／抵抗値）があり、これは「磁界に蓄えられるエネルギー／インダクタンスの持つ抵抗成分により消費されるエネルギー」に相当する。上記のような問題に対処してＱ値を向上させるために、従来から種々の構造上の工夫がなされている。
【０００９】
図２は、半導体集積回路に用いられるインダクタ素子の従来の構造の別の一例を示す。
【００１０】
図２の構成では、基板１１の上に、厚さＨの絶縁体層１２より厚い厚さＨ’の絶縁体層１２ａを形成することで、スパイラルインダクタと導電性基板との距離を確保して寄生容量を小さくする。また絶縁体層１２ａの上に形成するスパイラルインダクタ１３ａの幅Ｗ’及び厚さＴ’は、スパイラルインダクタ１３の幅Ｗ及び厚さＴよりも広く又は厚くすることで、導体の抵抗値を下げるように構成されている。またインダクタ素子の中心部分には、Ａとして矢印で示されるように、スパイラルインダクタ１３ａを形成しない。
【００１１】
またインダクタ素子下部の基板１１に導電性の高い部分１４を設け、インダクタ領域の外部から基板を伝播してくるノイズの影響を遮断する電界シールドとする。またこの導電性の高い部分１４には、ここに誘導電流が流れてインダクタ自身の磁束が弱められることのないように、誘導電流の進行方向と垂直にスロット１４ａを設ける（非特許文献１参照）。
【００１２】
また更にＱ値を向上させるために、スパイラルインダクタを形成するのと同一の平面上に磁性体材料を配置することで、スパイラルインダクタの抵抗値はそのままでインダクタンス成分を増加させる構成などが知られている（非特許文献２参照）。
【００１３】
【非特許文献１】
マサヒロ・ヤマグチ（Ｍａｓａｈｉｒｏ  Ｙａｍａｇｕｃｈｉ），  「トゥーポート・タイプ・フェロマグネティック・アールエフ・インテグレイティッド・インダクタ（Ｔｗｏ−Ｐｏｒｔ  ＴｙｐｅＦｅｒｒｏｍａｇｎｅｔｉｃ  ＲＦ  Ｉｎｔｅｇｒａｔｅｄ  Ｉｎｄｕｃｔｏｒ）」，  （米国），  アイトリプルイー・エムアイティーエス・インターナショナル・マイクロウェーブ・シンポジウム・ダイジェスト（２００２  ＩＥＥＥ  ＭＴＴ−Ｓ  Ｉｎｔ．  Ｍｉｃｒｏｗａｖｅ  Ｓｙｍｐ．  Ｄｉｇ．）  ＴＵ３Ｃ−２
【非特許文献２】
シー・パトリック・ユー（Ｃ．Ｐａｔｒｉｃｋ  Ｙｕｅ），  「オンチップ・スパイラルインダクターズ・ウィズ・パターンド・グラウンド・シールズ（Ｏｎ−Ｃｈｉｐ  Ｓｐｉｒａｌ  Ｉｎｄｕｃｔｏｒｓ  ｗｉｔｈ  Ｐａｔｔｅｒｎｅｄ  Ｇｒｏｕｎｄ  Ｓｈｉｅｌｄｓ）」，  （米国），  アイトリプルイー・ジャーナル・オブ・ソリッドステート・サーキッツ（ＩＥＥＥ  ＪＯＵＲＮＡＬ  ＯＦ  ＳＯＬＩＤ−ＳＴＡＴＥ  ＣＩＲＣＵＩＴＳ）  ＶＯＬ３３  ＮＯ．５５  ＭＡＹ  １９９８
【００１４】
【発明が解決しようとする課題】
しかし上記のような種々の工夫をした構造としても、現在の半導体集積回路で使用することのできるＱ値は、数ＧＨｚの高周波数領域において所望の特性を達成しているとは言い難い。従って、より高い周波数で動作させるためには、Ｑ値を更に改善することが必要である。
【００１５】
またＱ値とは別の問題として、集積回路で取り扱う信号の周波数が高くなるにつれ、近接する回路からの電磁ノイズによる相互干渉が発生し易くなるという問題がある。
【００１６】
図３は、インダクタ素子の周囲に設ける導体パターンを示す図である。このようにスパイラルインダクタ１３ａの周囲に、帯状の導体パターン１５を設け接地することで、近隣回路からノイズが電磁界としてスパイラルインダクタ１３ａに到達するのを防ぐことができる。
【００１７】
しかし図３に示すような従来のシールド構造では、以下に述べるような問題がある。スパイラルインダクタに電流が流れるときに発生する磁界は、電流からの距離に反比例した強さで分布する。従ってスパイラルインダクタ１３ａの周囲に配置した導体パターン１５には、スパイラルインダクタ１３ａの発生する磁界が貫通し、磁界に対して垂直な平面において誘導電流（渦電流）が誘起される。この誘導電流は、スパイラルインダクタ１３を流れる信号電流による磁束を打ち消す方向に発生するので、磁束エネルギーの損失とインダクタンス成分の減少を引き起こしてＱ値が低下してしまう。
【００１８】
これを防ぐためには、導体パターン１５をインダクタ素子から遠い位置に離して配置することが有効である。しかしこのようにすると、インダクタ素子の占有回路面積が増加すると共に、周囲からのノイズの遮断効果が弱くなる等の問題が生じる。
【００１９】
以上を鑑みて、本発明は、高周波数で所望の性能を発揮し高い周波数まで使用可能なインダクタ素子を有する半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
本発明による半導体集積回路は、スパイラルインダクタと、該スパイラルインダクタの周囲に形成され接地される導体パターンを含み、該導体パターンは切り欠き部を含み、該スパイラルインダクタの所定の近傍内部において該導体パターンは該切り欠き部により複数のサブパターンに分離されていることを特徴とする。
【００２０】
上記発明では、スパイラルインダクタを取り囲む所定の近傍において、導体パターンを切り欠きにより切断して複数のサブパターンとすることで、大きな誘導電流が流れないように構成する。即ち切り欠きを設けることで、スパイラルインダクタの電流の方向に沿って大きな渦電流が生成されるのを防ぐことができる。このようにして本発明では、導体パターンを設けることにより、周辺からの電磁界ノイズのスパイラルインダクタへの影響を削減すると共に、導体パターンにおいて生成される誘導電流を少なくして、スパイラルインダクタのＱ値が減少することを防ぐことができる。
【００２１】
本発明による更に別の側面によれば、半導体集積回路は、絶縁体層と、該絶縁体層上に設けられるスパイラルインダクタと、該スパイラルインダクタの中心部において該絶縁体層内で垂直方向に延展する磁性材料を含むことを特徴とする。
【００２２】
上記発明では、スパイラルインダクタの中心部に、垂直方向に延展する磁性材料を設ける。これによりスパイラルインダクタの抵抗値を変えることなく、リアクタンスを増加することが可能となる。従って、インダクタ素子のＱ値（＝リアクタンス／抵抗値）を向上させることができる。
【００２３】
本発明による更に別の側面によれば、半導体集積回路は、絶縁体層と、該絶縁体層上に設けられる第１のスパイラルインダクタと、該絶縁体層上に該第１のスパイラルインダクタと隣接して設けられる第２のスパイラルインダクタを含み、該第１のスパイラルインダクタと該第２のスパイラルインダクタは同一の巻き方向を有するよう形成されていることを特徴とする。
【００２４】
上記発明では、第１のスパイラルインダクタと第２のスパイラルインダクタとは、互いに巻き方向が同方向であるように構成される。従って、第１及び第２のスパイラルインダクタに差動信号が流されると、例えば第１のスパイラルインダクタで中心部分において上方向に向かう磁界が発生される場合には、第２のスパイラルインダクタでは中心部分において下方向に向かう磁界が発生される。このように、２つのスパイラルインダクタが発生する磁界が互いに強めあうような方向に向いているために、リアクタンスが大きくなりＱ値が向上する。
【００２５】
【発明の実施の形態】
以下に、本発明の実施例を添付の図面を用いて詳細に説明する。
【００２６】
図４は、本発明による半導体集積回路に用いられるインダクタ素子の第１実施例の構造を示す。
【００２７】
図４に示されるように、基板２１の上に絶縁体層２２を形成し、更に絶縁体層２２の上面に金属導体をスパイラル状に形成することで、スパイラルインダクタ２３を設ける。またスパイラルインダクタ２３が設けられているのと同一の絶縁体層２２の上面に、スパイラルインダクタ２３を囲むようにして導体パターン２４を形成する。この導体パターン２４は接地されており、また複数の切り欠き２５が設けられている。
【００２８】
切り欠き２５は、導体パターン２４のうちでスパイラルインダクタ２３に近い側、即ち内側の部分に設けられている。この切り欠き２５を設けることによって、図５に示されるようなスパイラルインダクタ２３を取り囲む所定の領域２６の内部において、導体パターン２４は複数のサブパターン２７（斜線で示す）に分離される。
【００２９】
インダクタにより生成される磁界は距離に反比例するので、スパイラルインダクタ２３に近い位置では、その分強い誘導電流（渦電流）が生成される。しかし本発明によれば、図４及び図５に示すように、スパイラルインダクタ２３を取り囲む所定の近傍２６において、導体パターン２４を切り欠き２５により切断して複数のサブパターン２７とすることで、大きな誘導電流が流れないように構成する。即ち、スパイラルインダクタ２３に流れる電流の方向と垂直な方向に切り欠き２５を設けることで、この電流の方向に沿って大きな渦電流が生成されるのを防ぐことができる。
【００３０】
なお図５の例では、スパイラルインダクタ２３を取り囲む所定の領域（近傍）２６は正方形の形状としてあるが、例えば円形の領域として設定しても良い。この近傍領域を考える趣旨は、スパイラルインダクタ２３に距離が近く磁界が強い領域においては、導体パターン２４を複数のサブパターンに分割するということである。
【００３１】
図５に示す所定の近傍２６の外部では、複数のサブパターン２７が導体パターン２４の外周部により互いに接続されるので、スパイラルインダクタ２３は導体パターン２４により囲まれることになる。従って、近隣回路からノイズが電磁界としてスパイラルインダクタに到達するのを防ぐことができる。
【００３２】
このようにして本発明では、導体パターン２４を設けることにより、周辺からの電磁界ノイズのスパイラルインダクタへの影響を削減すると共に、導体パターン２４において生成される誘導電流を少なくして、スパイラルインダクタ２３のＱ値が減少することを防ぐことができる。
【００３３】
図６は、導体パターンの第１実施例の形状の別の例（変形例）を示す図である。
【００３４】
図６において、絶縁体層２２上に形成される導体パターン２４ａは、複数のサブパターン２７に分割されている。図５の導体パターン２４と異なり、図６においてサブパターン２７は互いに完全に分離しており接続されていない。このような構成においても、複数のサブパターン２７に分割することで、大きな誘導電流が流れるのを防止することができる。またサブパターン２７は、スパイラルインダクタ２３を取り囲むように配置されている。即ち導体パターン２４ａの外部からスパイラルインダクタ２３に直線的に電場が到達する経路が存在しないように、サブパターン２７が配置されている。従って、近隣回路からノイズが電磁界としてスパイラルインダクタに到達するのを防ぐことができる。
【００３５】
なお全てのサブパターン２７は接地電位に接続される必要があり、後述するように、スパイラルインダクタ２３が設けられるのとは別の層において互いに接続され接地されている。
【００３６】
図７は、導体パターンの形状の更なる別の例を示す図である。
【００３７】
図７において絶縁体層２２上に形成される導体パターン２４ｂは、図４及び図５の場合と同様に、スパイラルインダクタ２３の近傍において、切り欠き２５により複数のサブパターン２７に分割されている。但し図５の導体パターン２４と異なり、図７の導体パターン２４ｂは、対角線に沿って完全に４つの部分に分離されている。このような構成とすることで、複数のサブパターン２７に分割して誘導電流を削減すると共に、スパイラルインダクタ２３を取り囲むパターン全体が構成するループを無くすことで、更に渦電流を削減することが可能となる。
【００３８】
この構成においても、対角線で４つに分割されている導体パターン２４ｂは全て接地電位に接続される必要があり、後述するように、スパイラルインダクタ２３が設けられるのとは別の層において互いに接続され接地されている。
【００３９】
図８は、導体パターンが完全に分離されている場合に各部分を接地する構成を示す図である。
【００４０】
図８に示される導体パターン２４ｃは、図６に示す導体パターン２４ａと同様に、各々が互いから完全に分離した複数個のサブパターン２７よりなる。但し、サブパターン２７が互いから分離しているのは、スパイラルインダクタ２３が設けられる絶縁体層２２の表面においてである。サブパターン２７は、絶縁体層２２の上面から下面に貫通するように設けられ、基板２１の上面に設けられる接地導体パターン３０に接続される。この接地導体パターン３０は接地されている。
【００４１】
このように、導体パターン２４ｃを絶縁体層２２表面における２次元的パターンに留まらせるのではなく、図８に示すように絶縁体層２２を貫通するような３次元パターンとすることで、３次元的に伝播してくる電磁ノイズを有効に遮断することが可能になる。また絶縁体層２２表面において完全に分離している複数のサブパターン２７を、接地導体パターン３０を介して同一の接地電位に接続する構成が容易に実現できる。
【００４２】
図９は、図６の導体パターンの３次元的な構成の一例を示す図である。
【００４３】
図９（ａ）は、導体パターン２４ａを上方から見た図であり、下層にある接地導体パターン３０ａを斜線で示している。図９（ｂ）は、（ａ）の線Ｘ−Ｙに沿ってとった断面図を示す。導体パターン２４ａのサブパターン２７は、導体コラム３１を介して接地導体パターン３０ａに接続される。接地導体パターン３０ａは基板２１上に形成されている。
【００４４】
図１０は、導体パターンの更に別の一例とその３次元的な構成とを示す図である。
【００４５】
図１０（ａ）は、導体パターン２４ｄを上方から見た図であり、下層にある接地導体パターン３０ｄを斜線で示している。図１０（ｂ）は、（ａ）の線Ｘ−Ｙ及び線Ｖ−Ｗに沿ってとった断面図を示す。導体パターン２４ｄのサブパターン２７は、導体コラム３１を介して接地導体パターン３０ｄに接続される。接地導体パターン３０ｄは基板２１上に形成されている。
【００４６】
図１０（ａ）に示す導体パターン２４ｄは、図５に示す導体パターン２４のように、スパイラルインダクタ２３を電流が流れる方向に対して垂直な方向に延展するサブパターン２７を含み、また図６に示す導体パターン２４ａのように各サブパターン２７が互いに分離した構成となっている。またＡとして矢印で示す部分においては、サブパターン２７同士を接続させることで、外部からスパイラルインダクタ２３に直線的に電界が到達する経路をふさいでいる。またＢとして矢印で示す部分においても、サブパターン２７同士を交互に配置することで、外部からスパイラルインダクタ２３に直線的に電界が到達する経路をふさいでいる。
【００４７】
このようにして、周辺からの電磁界ノイズのスパイラルインダクタへの影響を削減すると共に、導体パターンにおいて生成される誘導電流を少なくして、スパイラルインダクタ２３のＱ値が減少することを防ぐことができる。
【００４８】
図１１は、導体パターンの更に別の一例とその３次元的な構成とを示す図である。
【００４９】
図１１（ａ）は、導体パターン２４ｅを上方から見た図であり、下層にある接地導体パターン３０ｅを斜線で示している。図１１（ｂ）は、（ａ）の線Ｘ−Ｙに沿ってとった断面図を示す。導体パターン２４ｅのサブパターン２７は、導体コラム３１を介して接地導体パターン３０ｅに接続される。接地導体パターン３０ｅは基板２１上に形成されている。
【００５０】
図１１（ａ）に示す導体パターン２４ｅは、図５に示す導体パターン２４のように、切り欠き２５により分割されるサブパターン２７を含む。また所定の近傍の外部では、複数のサブパターン２７が導体パターン２４の外周部により互いに接続されるので、スパイラルインダクタ２３は導体パターン２４により囲まれることになる。従って、近隣回路からノイズが電磁界としてスパイラルインダクタに到達するのを防ぐことができる。
【００５１】
このようにして、周辺からの電磁界ノイズのスパイラルインダクタへの影響を削減すると共に、導体パターンにおいて生成される誘導電流を少なくして、スパイラルインダクタ２３のＱ値が減少することを防ぐことができる。
【００５２】
図１２は、本発明による半導体集積回路に用いられるインダクタ素子の第２実施例の構造を示す図である。図１２において、図４と同一の構成要素は同一の番号で参照し、その説明は省略する。
【００５３】
図１２のインダクタ素子の第２実施例は、スパイラルインダクタ２３の中心部に、垂直方向に延展する磁性材料４１を設ける。これによりスパイラルインダクタ２３の抵抗値を変えることなく、リアクタンスを増加することが可能となる。従って、インダクタ素子のＱ値（＝リアクタンス／抵抗値）を向上させることができる。ここで磁性材料４１は、スパイラルインダクタ２３が形成される絶縁体層２２の表面だけでなく、絶縁体層２２内部に垂直方向に延展するように存在することを特徴とする。磁性材料４１は絶縁体層２２の上面から下面まで貫通するように設けられてよい。
【００５４】
このように本発明の第２実施例によるインダクタ素子においては、スパイラルインダクタの中心部にスパイラルインダクタの形成面とは垂直な方向に延展する磁性体材料を設けるので、インダクタ素子のＱ値を充分に大きくすることができる。
【００５５】
なお図１２の第２実施例の構成に対して、前述の第１実施例の構成を適用してもよい。即ち、図１２に示されるように中心部に垂直方向に延展する磁性材料を有するインダクタ素子において、例えば図４に示される導体パターン或いは図８に示される３次元的な導体パターンを設ける構成としてもよい。この場合には、それぞれの実施例についてのＱ値向上の効果を期待することができる。
【００５６】
図１３は、本発明による半導体集積回路に用いられるインダクタ素子の第３実施例の構造を示す図である。図１３において、図４と同一の構成要素は同一の番号で参照し、その説明は省略する。
【００５７】
図１３の第３実施例は、差動信号に対して動作する半導体集積回路に関するものであり、差動信号の一方の信号に対するスパイラルインダクタ２３ａと他方の信号に対するスパイラルインダクタ２３ｂとが、絶縁体層２２上の同一面に設けられている。通常の場合、スパイラルインダクタ２３ａとスパイラルインダクタ２３ｂとは、互いに巻き方向が逆方向であるように対象的に構成される。しかしこのような構成では、スパイラルインダクタが発生する磁界が互いに弱めあうような方向に向いているために、リアクタンスが小さくなりＱ値が低下してしまう。
【００５８】
図１３の本発明による構成では、スパイラルインダクタ２３ａとスパイラルインダクタ２３ｂとは、互いに巻き方向が同方向であるように構成される。従って、スパイラルインダクタ２３ａとスパイラルインダクタ２３ｂとに差動信号が流されると、スパイラルインダクタ２３ａとスパイラルインダクタ２３ｂとに流れる電流の方向は逆であるから、例えばスパイラルインダクタ２３ａで中心部分において上方向に向かう磁界が発生される場合には、スパイラルインダクタ２３ｂでは中心部分において下方向に向かう磁界が発生される。また同様に、スパイラルインダクタ２３ａで中心部分において下方向に向かう磁界が発生される場合には、スパイラルインダクタ２３ｂでは中心部分において上方向に向かう磁界が発生される。
【００５９】
従って図１３の構成では、スパイラルインダクタ２３ａ及び２３ｂが発生する磁界が互いに強めあうような方向に向いているために、リアクタンスが大きくなりＱ値が向上する。またスパイラルインダクタ２３ａの中心部からスパイラルインダクタ２３ｂの中心部を通るループ状の磁界が形成されるので、インダクタ素子外部に漏れる磁界分布を小さくすることができる。従って、周辺回路素子への電磁ノイズの影響や周辺回路素子での誘導電流の発生を削減することができるという利点がある。
【００６０】
なお図１３の第３実施例の構成に対して、前述の第１実施例の構成を適用してもよい。即ち、図１３に示されるように巻き方向が同方向であるように構成される一対のスパイラルインダクタを有するインダクタ素子において、これら一対のスパイラルインダクタの周囲に、例えば図４に示される導体パターン或いは図８に示される３次元的な導体パターンを設ける構成としてもよい。この場合には、それぞれの実施例についてのＱ値向上の効果を期待することができる。また同様に、第３実施例の構成に対して、図１２の第２実施例の構成を組み合せるように構成しても良い。また第１乃至第３実施例の構成を全て組み合せるように構成しても良い。
【００６１】
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
【００６２】
【発明の効果】
本発明では、スパイラルインダクタを取り囲む所定の近傍において、導体パターンを切り欠きにより切断して複数のサブパターンとすることで、大きな誘導電流が流れないように構成する。即ち切り欠きを設けることで、スパイラルインダクタの電流の方向に沿って大きな渦電流が生成されるのを防ぐことができる。このようにして本発明では、導体パターンを設けることにより、周辺からの電磁界ノイズのスパイラルインダクタへの影響を削減すると共に、導体パターンにおいて生成される誘導電流を少なくして、スパイラルインダクタのＱ値が減少することを防ぐことができる。
【００６３】
また本発明では、スパイラルインダクタの中心部に、垂直方向に延展する磁性材料を設ける。これによりスパイラルインダクタの抵抗値を変えることなく、リアクタンスを増加することが可能となる。従って、インダクタ素子のＱ値（＝リアクタンス／抵抗値）を向上させることができる。
【００６４】
また更に本発明発明では、第１のスパイラルインダクタと第２のスパイラルインダクタとは、互いに巻き方向が同方向であるように構成される。従って、第１及び第２のスパイラルインダクタに差動信号が流されると、例えば第１のスパイラルインダクタで中心部分において上方向に向かう磁界が発生される場合には、第２のスパイラルインダクタでは中心部分において下方向に向かう磁界が発生される。このように、２つのスパイラルインダクタが発生する磁界が互いに強めあうような方向に向いているために、リアクタンスが大きくなりＱ値が向上する。
【図面の簡単な説明】
【図１】半導体集積回路に用いられるインダクタ素子として最も基本的な従来の構造を示す図である。
【図２】半導体集積回路に用いられるインダクタ素子の従来の構造の別の一例を示す図である。
【図３】インダクタ素子の周囲に設ける導体パターンを示す図である。
【図４】本発明による半導体集積回路に用いられるインダクタ素子の第１実施例の構造を示す図である。
【図５】図４の導体パターンの切り欠きについて説明するための図である。
【図６】導体パターンの第１実施例の形状の別の例を示す図である。
【図７】導体パターンの形状の更なる別の例を示す図である。
【図８】導体パターンが完全に分離されている場合に各部分を接地する構成を示す図である。
【図９】図６の導体パターンの３次元的な構成の一例を示す図である。
【図１０】導体パターンの更に別の一例とその３次元的な構成とを示す図である。
【図１１】導体パターンの更に別の一例とその３次元的な構成とを示す図である。
【図１２】本発明による半導体集積回路に用いられるインダクタ素子の第２実施例の構造を示す図である。
【図１３】本発明による半導体集積回路に用いられるインダクタ素子の第３実施例の構造を示す図である。
【符号の説明】
２１  基板
２２  絶縁体層
２３  スパイラルインダクタ
２４  導体パターン
２５  切り欠き
２７  サブパターン
３０  接地導体パターン
４１  磁性体材料
【図１】
2004158718.tif 000003
【図２】
2004158718.tif 000004
【図３】
2004158718.tif 000005
【図４】
2004158718.tif 000006
【図５】
2004158718.tif 000007
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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