(57)【要約】【課題】メモリセルを流れる駆動電流の低下を抑え、高速動作が可能なマスクＲＯＭを提供する。【解決手段】ビット線１０２が延びる方向に隣接するメモリセル内のＮｃｈＭＯＳＦＥＴ間をダミーゲート１０５を有するダミーＭＯＳＦＥＴによって分離する。これにより、ＳＴＩからＮｃｈＭＯＳＦＥＴチャネル領域に加わる応力を低減できるので、ＮｃｈＭＯＳＦＥＴの駆動電流の減少を抑えることができる。【選択図】    図１
2004327574.tif 000002
【特許請求の範囲】
【請求項１】
複数のワード線と、
上記複数のワード線と交差する複数のビット線と、
第１の不純物拡散層、第２の不純物拡散層及びゲート電極を有するＭＩＳＦＥＴをそれぞれ含み、半導体基板上に設けられた複数のメモリセルと
を備えている半導体記憶装置であって、
上記複数のメモリセルのうち、上記ビット線の延びる方向に互いに隣接するメモリセルを第１のメモリセル及び第２のメモリセルとするとき、
上記第１のメモリセルに含まれる第１のＭＩＳＦＥＴの第１の不純物拡散層と上記第２のメモリセルに含まれる第２のＭＩＳＦＥＴの第１の不純物拡散層との間には、第１の電源に接続された第１のダミーゲート電極が設けられており、
上記第１のＭＩＳＦＥＴの第１の不純物拡散層と、上記第２のＭＩＳＦＥＴの第１の不純物拡散層と、上記第１のダミーゲート電極とは、動作期間中にオフ状態に保持される第１のダミーＭＩＳＦＥＴを構成している、半導体記憶装置。
【請求項２】
請求項１に記載の半導体記憶装置において、
上記複数のメモリセルは１つのＭＩＳＦＥＴで構成されており、
上記複数のメモリセルを構成するＭＩＳＦＥＴの第１の不純物拡散層が上記ビット線に接続されるか否かによってデータが記録される、半導体記憶装置。
【請求項３】
請求項１または２に記載の半導体記憶装置において、
上記複数のメモリセルに含まれるＭＩＳＦＥＴ及び上記第１のダミーＭＩＳＦＥＴは共にＮチャネル型であり、
上記第１の電源はグランド線である、半導体記憶装置。
【請求項４】
請求項１または２に記載の半導体記憶装置において、
上記複数のメモリセルに含まれるＭＩＳＦＥＴ及び上記第１のダミーＭＩＳＦＥＴは共にＮチャネル型であり、
上記第１の電源は負電圧を供給するための電源である、半導体記憶装置。
【請求項５】
請求項１〜４のうちいずれか１つに記載の半導体記憶装置において、
上記第１のダミーＭＩＳＦＥＴのしきい値の絶対値は、上記複数のメモリセルに含まれるＭＩＳＦＥＴのしきい値の絶対値よりも大きい、半導体記憶装置。
【請求項６】
請求項１〜５のうちいずれか１つに記載の半導体記憶装置において、
上記第１のダミーゲート電極のゲート長は、上記複数のメモリセルに含まれるＭＩＳＦＥＴのゲート電極のゲート長よりも長い、半導体記憶装置。
【請求項７】
請求項１〜６のうちいずれか１つに記載の半導体記憶装置において、
上記複数のメモリセルに含まれるＭＩＳＦＥＴのゲート電極と上記半導体基板との間、及び上記第１のダミーゲート電極と上記半導体基板との間にはそれぞれ第１のゲート絶縁膜、第２のゲート絶縁膜が設けられており、
上記第２のゲート絶縁膜の膜厚は上記第１のゲート絶縁膜の膜厚より厚いことを特徴とする半導体記憶装置。
【請求項８】
請求項１〜７のうちいずれか１つに記載の半導体記憶装置において、
上記複数のメモリセルに含まれるＭＩＳＦＥＴのうち、上記ワード線が延びる方向に一列に配置されたＭＩＳＦＥＴのゲート電極は、共通のゲート線の一部であり、
上記ゲート線は、上記複数のメモリセル内のＭＩＳＦＥＴのうち、上記ワード線が延びる方向に隣接する２つのＭＩＳＦＥＴの第１の不純物拡散層に挟まれた領域に向かって分岐している、半導体記憶装置。
【請求項９】
請求項１〜８のうちいずれか１つに記載の半導体記憶装置において、
上記半導体基板は、埋め込み絶縁膜と、上記埋め込み絶縁膜上に設けられ、且つ第１の不純物拡散層及び第２の不純物拡散層を含む半導体層とを有する部分空乏型ＳＯＩ基板であり、
上記半導体層には負電圧が印加されている、半導体記憶装置。
【請求項１０】
請求項１〜９のうちいずれか１つに記載の半導体記憶装置において、
上記複数のワード線のそれぞれに接続されたＮチャネル型の第１のドライバ用ＭＩＳＦＥＴ及びＰチャネル型の第２のドライバ用ＭＩＳＦＥＴを有し、上記複数のワード線の電位を設定するためのワード線ドライバをさらに備え、
上記複数のワード線のうち、互いに隣接するワード線に接続された上記第１のドライバ用ＭＩＳＦＥＴの間には、第２のダミーゲート電極を有し、動作期間中オフ状態に保持される第２のダミーＭＩＳＦＥＴがさらに設けられている、半導体記憶装置。
【請求項１１】
請求項１０に記載の半導体記憶装置において、
上記ワード線が延びる方向に一列に配置された上記第１のダミーＭＩＳＦＥＴ及び第２のダミーＭＩＳＦＥＴに含まれる上記第１のダミーゲート電極及び上記第２のダミーゲート電極は、共通のダミーゲート線の一部である、半導体記憶装置。
【請求項１２】
請求項１０または１１に記載の半導体記憶装置において、
上記複数のメモリセルに含まれるＭＩＳＦＥＴ及び上記第１のダミーＭＩＳＦＥＴは共にＮチャネル型であり、
上記複数のメモリセルに含まれるＭＩＳＦＥＴの第２の不純物拡散層と、上記第１のドライバ用ＭＩＳＦＥＴの第２の不純物拡散層とには、上記第１の電源が接続されており、
上記第１の電源は負電圧を供給する電源である、半導体記憶装置。
【請求項１３】
複数のワード線と、上記複数のワード線と交差する複数のビット線と、第１の不純物拡散層、第２の不純物拡散層及びゲート電極を有するＭＩＳＦＥＴをそれぞれ含み、第１の半導体基板上に設けられた複数の第１のメモリセルとを有する半導体記憶装置と、
半導体基板上に設けられたＭＩＳＦＥＴを含み、論理回路を有する回路ブロックと、
少なくとも上記第１の半導体基板の一部に固定電位を供給するための電源回路と
を備えている半導体集積回路であって、
上記複数の第１のメモリセルのうち、上記ビット線の延びる方向に互いに隣接する第１のメモリセルを第３のメモリセル及び第４のメモリセルとするとき、
上記第３のメモリセルに含まれる第１のＭＩＳＦＥＴの第１の不純物拡散層と上記第２のメモリセルに含まれる第２のＭＩＳＦＥＴの第１の不純物拡散層との間には、
第１の電源に接続されたダミーゲート電極と、第３の不純物拡散層と、第４の不純物拡散層とを有し、動作期間中にオフ状態に保持されるダミーＭＩＳＦＥＴが設けられている、半導体集積回路。
【請求項１４】
請求項１３に記載の半導体集積回路において、
上記回路ブロックは、
ＤＲＡＭ、ＳＲＡＭ及び不揮発性メモリのうちから選ばれた少なくとも１つの回路をさらに有している、半導体集積回路。
【請求項１５】
請求項１３または１４に記載の半導体集積回路において、
上記複数のメモリセルに含まれるＭＩＳＦＥＴ及び上記ダミーＭＩＳＦＥＴは共にＮチャネル型であり、
上記第１の電源は負電圧を供給するための電源である、半導体集積回路。
【請求項１６】
請求項１５に記載の半導体集積回路において、
上記電源回路は、上記第１の半導体基板の一部と上記回路ブロックの半導体基板の一部とに負電圧を供給する、半導体集積回路。
【請求項１７】
請求項１６に記載の半導体集積回路において、
上記電源回路と上記論理回路との間には、上記論理回路に上記電源回路の出力電圧を供給するか、接地電圧を供給するかを選択するためのスイッチがさらに設けられている、半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ターン・アラウンド・タイム（ＴＡＴ）が短く、高速なデータ読み出し速度が要求されるマスクＲＯＭを有する半導体記憶装置および半導体記憶装置を有するシステムＬＳＩに関する。
【０００２】
【従来の技術】
近年、ＬＳＩの大規模化に伴い、電気機器のシステムを一つのＬＳＩ上に構築したシステムＬＳＩの設計が盛んになっている。このようなシステムＬＳＩにおいては、マイクロコンピュータの他、ＳＲＡＭ（スタティックランダムアクセスメモリ）、ＤＲＡＭ（ダイナミックランダムアクセスメモリ）、マスクＲＯＭなどのメモリまでが一つのチップ上に集積される。半導体メモリの中で、マスクＲＯＭは不揮発性の読み出し専用メモリであり、製造工程でマスクパタンを使ってデータを書き込む。このマスクＲＯＭがシステムＬＳＩに搭載される場合、高集積化されていることのみならず、ターン・アラウンド・タイム（ＴＡＴ）が短いことや、高速アクセス性、低消費電力化などが要求される。
【０００３】
ＴＡＴが短いマスクＲＯＭの方式として、コンタクトプログラム方式のものが広く利用されている。コンタクトプログラム方式のマスクＲＯＭは、メモリセルとなるＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）とビット線とを接続するコンタクトの有無により“１”または“０”のデータを記憶する方式である。このコンタクトプログラム方式のマスクＲＯＭでは、プログラムを決定するコンタクトのレイヤを上位層にすることにより、プログラム後の製造工程を少なくすることが可能である。
【０００４】
現在まで、マスクＲＯＭの高集積化は主に製造プロセスの微細化により行われてきた。マスクＲＯＭの微細化された製造プロセスにおいて、ＭＯＳＦＥＴ間の素子分離は、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）によって行われるようになっている。ところが、微細化が進み、設計ルールが０．１８μｍ以下になるにつれ、ＳＴＩによって生じる応力が特にＮチャネル型ＭＯＳＦＥＴ（以下ＮｃｈＭＯＳＦＥＴと表記する）の性能に与える影響が無視できなくなってきた。なお、この問題についてはＩＥＥＥ  ２００２  ＣＵＳＴＯＭ  ＩＮＴＥＧＲＡＴＥＤ  ＣＩＲＣＵＩＴＳ  ＣＯＮＦＥＲＥＮＣＥ，  ｐｐ．  ２４−２−１から２４−２−４にて報告されている。
【０００５】
図９は、素子分離用絶縁膜からの応力がＮｃｈＭＯＳＦＥＴの駆動電流に与える影響を示すグラフ図である。また、図１０（ａ）は、ＳＴＩにより素子分離されたＭＯＳＦＥＴを上面から見た平面図であり、（ｂ）は（ａ）に示すＭＯＳＦＥＴにおけるＸｂ−Ｘｂ線での断面を示す図である。図９において、横軸はＳＴＩの端部からチャネルまでの距離（フィンガー長）を示し、縦軸は単位ゲート幅当たりの飽和電流を示す。
【０００６】
ＳＴＩによって素子分離された一般的なＮｃｈＭＯＳＦＥＴは、図１０（ａ）、（ｂ）に示すように、半導体基板２００７上に設けられたゲート絶縁膜２００８と、ゲート絶縁膜２００８上に設けられたゲート電極２００１と、ゲート絶縁膜２００８及びゲート電極２００１の側面上に設けられたサイドウォールと、半導体基板２００７のうちゲートの両側下方に設けられ、ｎ型不純物を含むソース／ドレイン領域２００２と、ソース／ドレイン領域２００２に接続されたコンタクト２００３とを備えている。このソース／ドレイン領域２００２間には、駆動時にチャネル２００５が形成される。そして、ＮｃｈＭＯＳＦＥＴは、ＳＴＩ２００４によって、隣接する素子から電気的に分離されている。
【０００７】
このような一般的なＮｃｈＭＯＳＦＥＴにおいては、図９から、フィンガー長がある長さ（Ｌｓａｔ）以上である場合に飽和電流はほぼ一定であるが、Ｌｓａｔより短くなるに従って急激に減少することが分かる。そして、マスクルール上でのフィンガー長の最小値（Ｌｍｉｎ）で飽和電流も最小となる。同図において、フィンガー長がＬｓａｔの場合とＬｍｉｎの場合とを比べると、Ｌｍｉｎの場合の方が飽和電流が１０％程度小さくなっている。
【０００８】
このようなＭＯＳＦＥＴの特性の変化は、プロセス工程中に図１０で示したＳＴＩ２００４が、熱膨張する際にチャネル２００５に応力２００６を与えることにより生じる。すなわち、応力によってチャネル２００５の結晶構造がゆがめられてしまうので、キャリア（ＮｃｈＭＯＳＦＥＴの場合、電子）の移動度が影響を受けるのである。ＳＴＩからの応力は物理的な応力であり、ＳＴＩ２００４とチャネル２００５が近ければ近いほど影響を受けやすくなる。
【０００９】
この応力の影響のため、マスクＲＯＭを構成するメモリセルのＮｃｈＭＯＳＦＥＴの駆動電流は、理論的に考えられる電流値よりも減少する。マスクＲＯＭのデータ読み出し時間の大半は、ビット線の寄生容量にプリチャージされた電荷をメモリセルのＮｃｈＭＯＳＦＥＴで放電するのにかかる時間である。よって、メモリセルＮｃｈＭＯＳＦＥＴを流れる駆動電流が減少することにより、マスクＲＯＭ全体のデータ読み出し時間が長くなってしまう。
【００１０】
図１１（ａ）は、従来のマスクＲＯＭを有する半導体記憶装置のメモリセル領域を示す平面図である。また、図１１（ｂ）は、従来のマスクＲＯＭのメモリセル領域のＸＩｂ−ＸＩｂ線における断面図である。
【００１１】
同図（ａ）、（ｂ）に示すように、従来のマスクＲＯＭは、行方向（図１１（ａ）中の左右に延びる方向）に延びる複数のワード線２１０１と、ワード線２１０１と交差し、列方向（図１１（ａ）中の上下方向に延びる方向）に延びる複数のビット線２１０２と、ゲート電極２１０４ａがワード線２１０１に接続され、行列状に配置された複数のＭＯＳＦＥＴとを備えている。複数のＭＯＳＦＥＴのうち、同一行に並べられたＭＯＳＦＥＴのゲート電極２１０４ａは、共通のゲート線２１０４の一部分となっており、ゲート線２１０４は、ゲートコンタクト２１０７を介してワード線２１０１に接続されている。
【００１２】
メモリセル中の各ＭＯＳＦＥＴは、ゲート絶縁膜を挟んで基板上に設けられた上述のゲート電極２１０４ａと、基板のうちゲート電極２１０４ａの側方に位置する領域に形成されたドレイン領域及びソース領域（第１の不純物拡散層及び第２の不純物拡散層）とを有している。また、同一行に配置された複数のＭＯＳＦＥＴのソース領域同士は互いに一体化されており、ＭＯＳＦＥＴがＮｃｈＭＯＳＦＥＴの場合、ソースコンタクトを介してグランド線２１０３に接続されている。
【００１３】
図１１（ｂ）に示すように、メモリセルを構成するＭＯＳＦＥＴのうち、同一列に配置されたＭＯＳＦＥＴについて、２つのＭＯＳＦＥＴごとに素子分離用絶縁膜２１１１が設けられている。そして、２つの素子分離用絶縁膜に挟まれた２つのＭＯＳＦＥＴは、同一のｎ型不純物拡散領域をそれぞれのソース領域として共用している。
【００１４】
この従来のマスクＲＯＭでは、１つのメモリセル２１０８が１つのＮｃｈＭＯＳＦＥＴで構成されている。各ＭＯＳＦＥＴにおいては、ドレイン領域２１１０がドレインコンタクト２１０５及びビア２１１２を介してビット線２１０２に接続されるか、または接続されないかにより、“１”または“０”のデータを記憶する。
【００１５】
次に、従来のマスクＲＯＭの動作原理について説明する。
【００１６】
図１２（ａ）は、従来のマスクＲＯＭのメモリセル領域とセンスアンプの構成を示す等価回路図であり、（ｂ）は、従来のマスクＲＯＭにおける各種信号の動作波形を示すタイミングチャート図である。
【００１７】
同図（ａ）に示すように、一般的なマスクＲＯＭでは、複数のメモリセルを有するメモリセル領域の周辺に、アドレスデータに基づいて選択されたワード線２１０１（図１１参照）を活性化するためのアドレスデコーダ２２０９と、ビット線２１０２に接続され、ビット線上を流れる読み取り信号を論理レベルまで増幅し、センスアンプ出力信号Ｓｏｕｔを出力するためのセンスアンプ２２０３と、センスアンプ２２０３からの出力を外部回路に出力するための出力回路２２０７とが設けられている。
【００１８】
図１２（ａ）に示す例では、ワード線２１０１のうち、ワード線ＷＬ０、ＷＬ１、ＷＬ２、…が、グランド線に接続されたソースを有するＮｃｈＭＯＳＦＥＴ２２０１のうちＮｃｈＭＯＳＦＥＴ２２０１ａ、２２０１ｂ、２２０１ｃ、…のゲート電極にそれぞれ接続されている。そして、ＮｃｈＭＯＳＦＥＴ２２０１ａ、２２０１ｃは共にビア２１１２を介してビット線２１０２（ビット線ＢＬ）に接続され、ＮｃｈＭＯＳＦＥＴ２２０１ｂ、２２０１ｄはビット線ＢＬに接続されていない。また、ビット線ＢＬは、カラム選択信号ＣＡによってオンまたはオフが制御されたＮｃｈＭＯＳＦＥＴであるカラム選択スイッチ２２１１を介してセンスアンプ２２０３に接続されている。
【００１９】
センスアンプ２２０３は、第１入力部がカラム選択スイッチ２２１１を介してビット線ＢＬに接続され、第２入力部にセンスアンプ選択信号ＳＡが入力されたＮＡＮＤ回路２２１３と、ソースに電源電圧が印加され、ドレインがカラム選択スイッチ２２１１とＮＡＮＤ回路２２１３の第１入力部とに接続されたＰｃｈＭＯＳＦＥＴである第１のスイッチ２２０６と、ソースに電源電圧が印加され、ドレインがカラム選択スイッチ２２１１とＮＡＮＤ回路２２１３の第１入力部とに接続されたＰｃｈＭＯＳＦＥＴである第２のスイッチ２２０５とを有している。第１のスイッチ２２０６の動作は、ゲート電極に入力されるプリチャージ信号ＰＣによって制御されている。また、第２のスイッチ２２０５のゲート電極は、ＮＡＮＤ回路２２１３の出力部に接続されている。
【００２０】
次に、図１２（ｂ）を用いて従来のマスクＲＯＭの動作を説明する。同図では、各信号のハイレベル電圧が１．８Ｖである場合を示している。
【００２１】
まず、クロック信号ＣＫが立ち上がり、続いてカラム選択信号ＣＡがハイレベルに、プリチャージ信号ＰＣがローレベルに、それぞれ切り替わると、カラム選択スイッチ２２１１及び第１のスイッチ２２０６がオンになり、電源電圧によりビット線ＢＬがプリチャージされる。この際に、カラム選択信号ＣＡがハイレベルに切り替わるのは選択されたビット線に接続されたカラム選択スイッチ２２１１のみであり、選択されないビット線はプリチャージされない。このビット線の選択は、読み出すデータのアドレスに応じて行われる。クロック信号ＣＫが立ち下がるまでのプリチャージ期間には、センスアンプ選択信号ＳＡ、カラム選択信号ＣＡは共にハイレベルとなり、センスアンプ出力信号Ｓｏｕｔはローレベルとなる。このとき、出力回路２２０７は出力信号Ｓｏｕｔを反転して出力Ｏｕｔを出力する。
【００２２】
次に、クロック信号ＣＫの立ち下がりを受けて選択されたワード線ＷＬの電位及びプリチャージ信号ＰＣがハイレベルに立ち上がる。すると、プリチャージ期間が終了し、メモリセルであるＮｃｈＭＯＳＦＥＴ２２０１がオン状態となる。
【００２３】
このとき、メモリセルとビット線ＢＬとがビア２１１２により接続されている場合には、ビット線ＢＬはディスチャージされ、センスアンプ出力信号Ｓｏｕｔがハイレベルに変化する。そして、出力回路２２０７からの出力Ｏｕｔはローレベルに変化する。
【００２４】
一方、メモリセルとビット線ＢＬとがビア２１１２により接続されている場合には、ビット線２１０２の電位は変化せず、出力Ｏｕｔはプリチャージ期間と同様にハイレベルのままとなる。
【００２５】
この、クロック信号ＣＫが立ち下がってから、センスアンプ出力信号Ｓｏｕｔがハイレベルになり、さらに出力回路２２０７の出力Ｏｕｔがハイレベルからローレベルに変化するまでの時間を「アクセス時間」と呼ぶ。
【００２６】
このように、ビア２１１２によりＮｃｈＭＯＳＦＥＴ２２０１とビット線ＢＬとが接続されている場合は「０」（出力Ｏｕｔがローレベル）、接続されていない場合は「１」（出力Ｏｕｔがハイレベル）のデータを記憶することとなる。
【００２７】
なお、ビット線ＢＬに接続されているＮｃｈＭＯＳＦＥＴ２２０１では、ゲート電極にローレベルの電圧が印加されている状態でもリーク電流Ｉｌｅａｋがドレイン−ソース間に流れる。このリーク電流Ｉｌｅａｋによりビット線ＢＬはディスチャージされるので、従来のマスクＲＯＭは、ビット線ＢＬの電位をハイレベルに保つためにセンスアンプ２２０３内に第２のスイッチ２２０５を有している。この第２のスイッチ２２０５は、１本のビット線ＢＬに接続された複数のＮｃｈＭＯＳＦＥＴ２２０１のリーク電流の総和Ｉｌｅａｋ＃ａｌｌより大きく、ＮｃｈＭＯＳＦＥＴ２２０１のオン時の駆動電流よりは小さくなるようにサイズを決定される。
【００２８】
以上で説明した従来のマスクＲＯＭでは、上述のように、設計ルールが微細化するのに伴って、メモリセル領域内に設けられた素子分離用絶縁膜２１１１からの応力がＮｃｈＭＯＳＦＥＴに加わるため、駆動電流が減少するという不具合が発生するようになってきた。これを解決する１つの手段はメモリセルの駆動電流を増やすことである。
【００２９】
米国特許５９５９８７７号公報や特開２０００−１９５２８６号公報には、ワード線のゲートが分岐している構造のマスクＲＯＭが提案されている。この構造によると、メモリセルであるＭＯＳＦＥＴの駆動電流が図１１の従来の一般的なマスクＲＯＭに比べて増す。
【００３０】
また、特開２００３−０１７５９３号公報では、梯子型のゲートを用い、メモリセルのドレインの周囲が全てゲートで囲まれている構造の半導体記憶装置が開示されている。これによれば、ＳＴＩによってメモリセルであるＭＯＳＦＥＴのドレイン間を分離する必要がないため、ＳＴＩによるチャネルへの応力のために電流駆動能力が減少することがない。また、１メモリセル当たりの駆動電流が３倍以上となり、読み出し速度を高速化することができる。
【００３１】
【特許文献１】
特開２００３−０１７５９３号公報
【特許文献２】
特開２０００−１９５２８６号公報
【特許文献３】
米国特許５９５９８７７号公報
【００３２】
【発明が解決しようとする課題】
米国特許５９５９８７７号公報や特開２０００−１９５２８６号公報に記載のマスクＲＯＭでは、図１１（ａ）に示す従来のマスクＲＯＭよりも駆動電流が増えるものの、ビット線が延びる方向に互いに隣接するＮｃｈＭＯＳＦＥＴ間に設けられたＳＴＩによる応力の影響が見られる。すなわち、ＳＴＩからの応力によって十分な駆動電流を得られないことがあった。
【００３３】
これに対し、特開２００３−０１７５９３号公報に記載のマスクＲＯＭでは、ＳＴＩからの応力の影響は抑えられている。しかしながら、ワード線の寄生容量が従来に比べて大きく、１メモリセルあたりのリーク電流が駆動電流同様に３倍以上になることから、使用される用途が限定されざる得なかった。
【００３４】
本発明の目的は、メモリセルを流れる駆動電流の低下を抑え、高速動作が可能なマスクＲＯＭを提供することにある。
【００３５】
【課題を解決するための手段】
本発明の半導体記憶装置は、複数のワード線と、上記複数のワード線と交差する複数のビット線と、第１の不純物拡散層、第２の不純物拡散層及びゲート電極を有するＭＩＳＦＥＴをそれぞれ含み、半導体基板上に設けられた複数のメモリセルとを備えている半導体記憶装置であって、上記複数のメモリセルのうち、上記ビット線の延びる方向に互いに隣接するメモリセルを第１のメモリセル及び第２のメモリセルとするとき、上記第１のメモリセルに含まれる第１のＭＩＳＦＥＴの第１の不純物拡散層と上記第２のメモリセルに含まれる第２のＭＩＳＦＥＴの第１の不純物拡散層との間には、第１の電源に接続された第１のダミーゲート電極が設けられており、上記第１のＭＩＳＦＥＴの第１の不純物拡散層と、上記第２のＭＩＳＦＥＴの第１の不純物拡散層と、上記第１のダミーゲート電極とは、動作期間中にオフ状態に保持される第１のダミーＭＩＳＦＥＴを構成している。
【００３６】
この構成により、ビット線が延びる方向に隣接するＭＩＳＦＥＴ同士をＳＴＩを用いずに素子分離することが可能となるので、ＳＴＩから受ける応力の影響を従来の半導体記憶装置に比べて低減することができる。その結果、メモリセルを流れる駆動電流を増加させることができるので、動作速度の向上を図ることができる。
【００３７】
上記複数のメモリセルは１つのＭＩＳＦＥＴで構成されており、上記複数のメモリセルを構成するＭＩＳＦＥＴの第１の不純物拡散層が上記ビット線に接続されるか否かによってデータが記録されることにより、半導体記憶装置を読み出し速度が速いＲＯＭとして用いることができる。
【００３８】
上記複数のメモリセルに含まれるＭＩＳＦＥＴ及び上記第１のダミーＭＩＳＦＥＴは共にＮチャネル型であり、上記第１の電源はグランド線であることにより、ＭＩＳＦＥＴがＰチャネル型である場合に比べて動作速度を向上させることができる。
【００３９】
また、上記複数のメモリセルに含まれるＭＩＳＦＥＴ及び上記第１のダミーＭＩＳＦＥＴは共にＮチャネル型であり、上記第１の電源は負電圧を供給するための電源である場合には、第１のダミーＭＩＳＦＥＴを流れるリーク電流を小さくすることができるので、動作速度の減少を抑えることができる。
【００４０】
上記第１のダミーＭＩＳＦＥＴのしきい値の絶対値は、上記複数のメモリセルに含まれるＭＩＳＦＥＴのしきい値の絶対値よりも大きければ、第１のダミーＭＩＳＦＥＴを流れるリーク電流を小さくすることができるので好ましい。
【００４１】
上記第１のダミーゲート電極のゲート長は、上記複数のメモリセルに含まれるＭＩＳＦＥＴのゲート電極のゲート長よりも長いことにより、第１のダミーＭＩＳＦＥＴのチャネルを流れるリーク電流を低減することができる。また、結果として消費電力を低減できることにもつながり、好ましい。
【００４２】
上記複数のメモリセルに含まれるＭＩＳＦＥＴのゲート電極と上記半導体基板との間、及び上記第１のダミーゲート電極と上記半導体基板との間にはそれぞれ第１のゲート絶縁膜、第２のゲート絶縁膜が設けられており、上記第２のゲート絶縁膜の膜厚は上記第１のゲート絶縁膜の膜厚より厚いことにより、第１の不純物拡散層から第１のゲート絶縁膜を介してゲート電極に流れるリーク電流を低減することができるので、好ましい。
【００４３】
上記複数のメモリセルに含まれるＭＩＳＦＥＴのうち、上記ワード線が延びる方向に一列に配置されたＭＩＳＦＥＴのゲート電極は、共通のゲート線の一部であり、上記ゲート線は、上記複数のメモリセル内のＭＩＳＦＥＴのうち、上記ワード線が延びる方向に隣接する２つのＭＩＳＦＥＴの第１の不純物拡散層に挟まれた領域に向かって分岐していることにより、第１の不純物拡散層の断面積を広げることができるので、電位を安定させることができる。
【００４４】
上記半導体基板は、埋め込み絶縁膜と、上記埋め込み絶縁膜上に設けられ、且つ第１の不純物拡散層及び第２の不純物拡散層を含む半導体層とを有する部分空乏型ＳＯＩ基板であり、上記半導体層には負電圧が印加されていることにより、メモリセル間のリーク電流をより低減することができるので、動作速度をより向上させることができる。
【００４５】
上記複数のワード線のそれぞれに接続されたＮチャネル型の第１のドライバ用ＭＩＳＦＥＴ及びＰチャネル型の第２のドライバ用ＭＩＳＦＥＴを有し、上記複数のワード線の電位を設定するためのワード線ドライバをさらに備え、上記複数のワード線のうち、互いに隣接するワード線に接続された上記第１のドライバ用ＭＩＳＦＥＴの間には、第２のダミーゲート電極を有し、動作期間中オフ状態に保持される第２のダミーＭＩＳＦＥＴがさらに設けられていることにより、ワード線ドライバ内のＭＩＳＦＥＴにおいてもＳＴＩからの応力の影響を低減できるの。そのため、特に、ワード線ドライバの動作速度が半導体記憶装置の動作速度の律速している場合に特に効果的である。
【００４６】
上記ワード線が延びる方向に一列に配置された上記第１のダミーＭＩＳＦＥＴ及び第２のダミーＭＩＳＦＥＴに含まれる上記第１のダミーゲート電極及び上記第２のダミーゲート電極は、共通のダミーゲート線の一部であることにより、第２のダミーゲート電極をダミーゲート線と別個に設ける場合に比べて回路面積の増加を抑えることができる。
【００４７】
上記複数のメモリセルに含まれるＭＩＳＦＥＴ及び上記第１のダミーＭＩＳＦＥＴは共にＮチャネル型であり、上記複数のメモリセルに含まれるＭＩＳＦＥＴの第２の不純物拡散層と、上記第１のドライバ用ＭＩＳＦＥＴの第２の不純物拡散層とには、上記第１の電源が接続されており、上記第１の電源は負電圧を供給する電源であることにより、ワード線のローレベル電圧を負電圧にすることができるので、メモリセルからのリーク電流を低減することができる。
【００４８】
本発明の半導体集積回路は、複数のワード線と、上記複数のワード線と交差する複数のビット線と、第１の不純物拡散層、第２の不純物拡散層及びゲート電極を有するＭＩＳＦＥＴをそれぞれ含み、第１の半導体基板上に設けられた複数の第１のメモリセルとを有する半導体記憶装置と、半導体基板上に設けられたＭＩＳＦＥＴを含み、論理回路を有する回路ブロックと、少なくとも上記第１の半導体基板の一部に固定電位を供給するための電源回路とを備えている半導体集積回路であって、上記複数の第１のメモリセルのうち、上記ビット線の延びる方向に互いに隣接する第１のメモリセルを第３のメモリセル及び第４のメモリセルとするとき、上記第３のメモリセルに含まれる第１のＭＩＳＦＥＴの第１の不純物拡散層と上記第２のメモリセルに含まれる第２のＭＩＳＦＥＴの第１の不純物拡散層との間には、第１の電源に接続されたダミーゲート電極と、第３の不純物拡散層と、第４の不純物拡散層とを有し、動作期間中にオフ状態に保持されるダミーＭＩＳＦＥＴが設けられている。
【００４９】
これにより、半導体記憶装置の動作速度を従来よりも向上させることができるので、好ましい。
【００５０】
上記回路ブロックは、ＤＲＡＭ、ＳＲＡＭ及び不揮発性メモリのうちから選ばれた少なくとも１つの回路をさらに有していてもよい。
【００５１】
上記複数のメモリセルに含まれるＭＩＳＦＥＴ及び上記ダミーＭＩＳＦＥＴは共にＮチャネル型であり、上記第１の電源は負電圧を供給するための電源であれば、ダミーＭＩＳＦＥＴを流れるリーク電流を低減できるので、好ましい。
【００５２】
上記電源回路は、上記第１の半導体基板の一部と上記回路ブロックの半導体基板の一部とに負電圧を供給することにより、回路ごとに個別に電源回路を設ける場合に比べて回路面積を縮小することができる。
【００５３】
上記電源回路と上記論理回路との間には、上記論理回路に上記電源回路の出力電圧を供給するか、接地電圧を供給するかを選択するためのスイッチがさらに設けられていることにより、論理回路の動作時には基板に接地電圧を供給し、論理回路内のＮｃｈＭＩＳＦＥＴのしきい値電圧を相対的に下げて高速動作させ、論理回路の待機時には半導体基板に負電位を供給してＮｃｈＭＩＳＦＥＴのしきい値電圧を相対的に上げてリーク電流を小さくし、低消費電力化を行うことができる。
【００５４】
【発明の実施の形態】
従来技術の課題を解決するため、まず、従来技術以外の方法で製造プロセス工程の改善によりＳＴＩから加わる応力の影響を削減することが試みられた。しかしながら、ＭＯＳＦＥＴに対する応力の影響をある程度低減することはできたものの、完全に無くすことは困難であった。そのため、本願発明者らは発想を転換し、素子分離用絶縁膜自体を用いない半導体記憶装置の構成を検討を行った。その結果、本願発明者らは動作中に常にオフ状態に保持したＭＯＳＦＥＴを「ダミーＭＯＳＦＥＴ」として素子分離用絶縁膜の代わりに用いることに想到した。ここで「ダミーＭＯＳＦＥＴ」と呼ぶのは、情報を保持するＭＯＳＦＥＴと区別するためである。以下、このことを応用した本発明の実施形態について説明する。
【００５５】
（第１の実施の形態）
図１（ａ）は、本発明の第１の実施形態に係る半導体記憶装置であるマスクＲＯＭのメモリセル領域を示す平面図であり、（ｂ）は（ａ）に示すマスクＲＯＭのＩｂ−Ｉｂ線における断面図である。また、図２は、第１の実施形態のマスクＲＯＭのメモリセル領域とセンスアンプの構成を示す等価回路図である。本実施形態のマスクＲＯＭは、これ単体で半導体チップ上に設けられていることもあるが、論理回路等と共に集積化されてシステムＬＳＩのメモリブロックを構成する場合も多い。
【００５６】
図１（ａ）、（ｂ）に示すように、本実施形態のマスクＲＯＭは、複数のワード線１０１と、ワード線１０１と交差する複数のビット線１０２と、ゲート電極１０４ａがワード線１０１に接続され、行列状に配置されたＮチャネル型の複数のＭＯＳＦＥＴと、ビット線１０２の延びる方向に隣接する２つのＭＯＳＦＥＴの間に設けられ、動作期間中オフ状態に保持されたＮチャネル型のダミーＭＯＳＦＥＴとを有するメモリセル領域を備えている。本実施形態のマスクＲＯＭでは、複数のＭＯＳＦＥＴの各々がメモリセルとなっている。
【００５７】
メモリセル中の各ＭＯＳＦＥＴは、ゲート絶縁膜１０６ａを挟んでシリコン基板などの半導体基板上に設けられたゲート電極１０４ａと、半導体基板のうちゲート電極１０４ａの側方に位置する領域に形成されたドレイン領域及びソース領域（第１の不純物拡散層及び第２の不純物拡散層）とを有している。複数のＭＯＳＦＥＴのうち、同一行に並べられたＭＯＳＦＥＴのゲート電極１０４ａは、共通のゲート線１０４の一部分となっており、ゲート線１０４は、ゲートコンタクト１１１を介してワード線１０１に接続されている。また、同一行に配置された複数のＭＯＳＦＥＴのソース領域同士は互いに一体化されており、ＭＯＳＦＥＴがＮｃｈＭＯＳＦＥＴの場合、ソースコンタクトを介してグランド線１０３に接続されている。そして、同一行に配置された複数のＮｃｈＭＯＳＦＥＴのドレイン領域同士は、素子分離用絶縁膜１１０によって互いに分離されている。
【００５８】
一方、ダミーＭＯＳＦＥＴは、ゲート絶縁膜１０６ｂを挟んで半導体基板上に設けられたダミーゲート電極１０５ａと、半導体基板のうちダミーゲート電極１０５ａの側方に位置する領域に形成された第１の不純物拡散層及び第２の不純物拡散層とを有している。複数のダミーＭＯＳＦＥＴのうち、同一行に並べられたＭＯＳＦＥＴのダミーゲート電極１０５ａは、共通のダミーゲート線１０５の一部分となっており、ダミーゲート線１０５は、ダミーゲートコンタクト１１４を介してグランド線１０３に接続されている。本実施形態のマスクＲＯＭにおいては、ダミーゲート線１０５は、ワード線１０１と同方向に延びており、２本のゲート線１０４に挟まれた形となっている。また、ダミーＭＯＳＦＥＴの第１の不純物拡散層及び第２の不純物拡散層は、共にビット線１０２の延びる方向に隣接するＭＯＳＦＥＴの第１の不純物拡散層と共通のｎ型不純物拡散層で構成されている。
【００５９】
メモリセルとなる各ＭＯＳＦＥＴにおいては、ドレイン領域１０８がドレインコンタクト１１５及びビア１１２を介してビット線１０２に接続されるか、または接続されないかにより、“１”または“０”のデータを記憶する。
【００６０】
本実施形態のマスクＲＯＭを図１（ｂ）に示す断面で見た場合、メモリセル（ＭＯＳＦＥＴ）−ダミーＭＯＳＦＥＴ−メモリセルを１つの単位とする構成が繰り返されている。すなわち、本実施形態のマスクＲＯＭにおいては、ビット線の延びる方向に隣接するメモリセル間に設けられていた素子分離用絶縁膜に代えて、オフ状態に保持されたＭＯＳＦＥＴを用いている。このため、本実施形態のマスクＲＯＭでは素子分離用絶縁膜からの応力の影響が低減されており、読み出し速度の低下が抑制されている。
【００６１】
次に、本実施形態のマスクＲＯＭの周辺回路の構成と回路動作について説明する。
【００６２】
図２に示すように、本実施形態のマスクＲＯＭでは、複数のメモリセルを有するメモリセル領域の周辺に、アドレスデータに基づいて選択されたワード線１０１（図１参照）を活性化するためのアドレスデコーダ（図示せず）と、ビット線１０２に接続され、ビット線１０２上を流れる読み取り信号を論理レベルまで増幅し、センスアンプ出力信号Ｓｏｕｔを出力するためのセンスアンプ２０３と、センスアンプ２０３からの出力を外部回路に出力するための出力回路２０７とが設けられている。なお、図２においてＩｌｅａｋは各メモリセルを流れるリーク電流を示し、Ｉｌｅａｋ＃ａｌｌはビット線１０２に流れるリーク電流の総和を示す。
【００６３】
図２に示す例では、ワード線１０１のうち、ワード線ＷＬ０、ＷＬ１、ＷＬ２、ＷＬ３…が、グランド線１０３に接続されたソースを有するＭＯＳＦＥＴ２０２のうちＭＯＳＦＥＴ２０２ａ、２０２ｂ、２０２ｃ、２０２ｄ…のゲート電極にそれぞれ接続されている。そして、ＭＯＳＦＥＴ２０２ａ、２０２ｃは共にビア１１２を介してビット線１０２（図１参照）に接続され、ＭＯＳＦＥＴ２０２ｂ、２０２ｄは共にビット線１０２に接続されていない。ＭＯＳＦＥＴ２０２ａのドレイン領域とＭＯＳＦＥＴ２０２ｃのドレイン領域との間、ＭＯＳＦＥＴ２０２ｃのドレイン領域とＭＯＳＦＥＴ２０２ｄのドレイン領域との間には、記憶動作に関係しないダミーＭＯＳＦＥＴ２０１ａ、２０１ｂがそれぞれ設けられている。
【００６４】
ビット線１０２は、カラム選択信号ＣＡによってオンまたはオフが制御されたＮチャネル型ＭＯＳＦＥＴであるカラム選択スイッチ２１１を介してセンスアンプ２０３に接続されている。
【００６５】
このセンスアンプ２０３の回路構成は、従来のマスクＲＯＭと同じである。
【００６６】
すなわち、センスアンプ２０３は、第１入力部がカラム選択スイッチ２１１を介してビット線１０２に接続され、第２入力部にセンスアンプ選択信号ＳＡが入力されたＮＡＮＤ回路２１３と、ソースに電源電圧が印加され、ドレインがカラム選択スイッチ２１１とＮＡＮＤ回路２１３の第１入力部とに接続されたＰチャネル型ＭＯＳＦＥＴである第１のスイッチ２０６と、ソースに電源電圧が印加され、ドレインがカラム選択スイッチ２１１とＮＡＮＤ回路２１３の第１入力部とに接続されたＰチャネル型ＭＯＳＦＥＴである第２のスイッチ２０５とを有している。第１のスイッチ２０６の動作は、ゲート電極に入力されるプリチャージ信号ＰＣによって制御されている。また、第２のスイッチ２０５のゲート電極は、ＮＡＮＤ回路２１３の出力部に接続されている。
【００６７】
以上の構成を有する本実施形態のマスクＲＯＭは、ダミーＭＯＳＦＥＴをオフ状態に保持する他は、従来のマスクＲＯＭと同様の動作を行なう。
【００６８】
すなわち、プリチャージ期間には第１のスイッチ２０６がオフとなることでビット線１０２が電源電圧によりプリチャージされる。次いで、評価期間では、第１のスイッチ２０６がオフになり、アドレスにより選択されたＭＯＳＦＥＴ（メモリセル）のゲート電極にハイレベルの電圧が印加される。
【００６９】
この際に、選択されたメモリセルとビット線１０２とがビア１１２により接続されている場合には、ビット線１０２はディスチャージされ、センスアンプ出力信号Ｓｏｕｔがハイレベルに変化する。そして、出力回路２０７からの出力Ｏｕｔはローレベルに変化する。
【００７０】
一方、メモリセルとビット線１０２とがビア１１２により接続されている場合には、ビット線１０２の電位は変化せず、出力Ｏｕｔはプリチャージ期間と同様にハイレベルのままとなる。
【００７１】
以上の構成を有する本実施形態のマスクＲＯＭによれば、上述のようにビット線１０２の延びる方向に隣接するメモリセルの間にＳＴＩを形成する必要がなくなるので、ビット線方向のＳＴＩからの応力を受けてＭＯＳＦＥＴの駆動電流が減少する不具合を抑えることができる。従って、ＲＯＭの動作速度を向上させることができる。
【００７２】
オフ状態のダミーＭＯＳＦＥＴにはわずかにリーク電流が流れる。このリーク電流が十分小さい場合（例えば１つのダミーＭＯＳＦＥＴ当たり１ｐＡ以下）、ＲＯＭの動作には影響を与えない。
【００７３】
しかし、設計上ダミーＭＯＳＦＥＴのリーク電流が無視できない大きさになる場合、ダミーＭＯＳＦＥＴから隣接するＭＯＳＦＥＴを経由してグランド線に電流が流れるので、消費電力が増加することがある。この場合には、ダミーゲート電極に印加する電圧を負電圧にすることで、リーク電流を抑えることができる。
【００７４】
なお、メモリセルを構成するＭＯＳＦＥＴは動作速度の観点からＮチャネル型ＭＯＳＦＥＴであることが好ましいが、Ｐチャネル型ＭＯＳＦＥＴであってもよい。Ｐチャネル型ＭＯＳＦＥＴの場合、ＳＴＩからの応力によって駆動電流が増加する可能性もある。しかし、ＳＴＩからの応力の影響にはばらつきもあるので、ＳＴＩに代えてダミーＭＯＳＦＥＴを設けることで、メモリセルごとの性能のばらつきを抑えることは可能である。この際のダミーＭＯＳＦＥＴは、オフ状態に保持されたＰチャネル型であることが好ましい。
【００７５】
なお、ダミーＭＯＳＦＥＴを流れるリーク電流が十分に小さく抑えられる場合には、ダミーゲート電極に０Ｖを越えダミーＭＯＳＦＥＴのしきい値電圧未満の電圧を印加しても動作させることができる。ただし、リーク電流が増加するので、通常は０Ｖ以下の電圧を印加することが好ましい。
【００７６】
また、本実施形態のマスクＲＯＭは、従来のマスクＲＯＭと同じ工程数で製造することが可能である。例えば、メモリセルを構成するＭＯＳＦＥＴを形成する際に、半導体基板上にシリコン酸化膜、ポリシリコン膜を堆積してからパターニングによってゲート絶縁膜１０６ａ、１０６ｂ及びゲート電極１０４ａ、ダミーゲート電極１０５ａを同時に形成することができる。
【００７７】
また、以上では半導体記憶装置がマスクＲＯＭである場合について説明したが、本発明の概念は、メモリセルにＭＯＳＦＥＴを含むＤＲＡＭのような半導体記憶装置にも応用できる。つまり、ＤＲＡＭにおいて、ビット線が延びる方向に互いに隣接するメモリセル内のＭＯＳＦＥＴ間に動作期間中オフ状態にしたダミーＭＯＳＦＥＴを配置しても上述の効果が得られる。
【００７８】
なお、本実施形態のマスクＲＯＭでは、ワード線が延びる方向に互いに隣接するＭＯＳＦＥＴ間にはＳＴＩが設けられている。このＳＴＩの一部に代えて、ダミーＭＯＳＦＥＴを設けてもよい。これにより、ワード線の延びる方向に設けられたＳＴＩからの応力もなくすことができるので、マスクＲＯＭの動作速度をさらに向上させることができる。ただし、ダミーゲートがワード線のゲートに交わらないようにするため、ＳＴＩを完全になくすことはできない。
【００７９】
また、本実施形態では、メモリセル領域及びセンスアンプにＭＯＳＦＥＴが含まれる例を説明したが、ＭＯＳＦＥＴに代えてシリコン酸化膜以外のゲート絶縁膜を有するＭＩＳＦＥＴを用いてもよい。これは、以下で説明する実施形態にも共通である。
【００８０】
（第２の実施形態）
図３（ａ）は、本発明の第２の実施形態に係るマスクＲＯＭのメモリセル領域を示す平面図であり、（ｂ）は、（ａ）に示すマスクＲＯＭのＩＩＩｂ−ＩＩＩｂ線における断面図である。
【００８１】
本実施形態のマスクＲＯＭは、第１の実施形態のマスクＲＯＭと次の点で異なっている。
【００８２】
まず、第１に、本実施形態のマスクＲＯＭでは、ダミーゲート電極１０５ａ及びダミーゲート線１０５の幅（ゲート長）がメモリセルを構成するＭＯＳＦＥＴのゲート電極１０４ａ及びゲート線１０４の幅よりも大きくなっている。本実施形態の例では、ゲート電極１０４ａのゲート長が１００ｎｍ程度なのに対してダミーゲート電極１０５ａのゲート長は１５０ｎｍ程度である。
【００８３】
この構成によって、ダミーＭＯＳＦＥＴの第１の不純物拡散層と第２の不純物拡散層との間隔を広げることができるので、よりリーク電流を低減することが可能となる。従って、本実施形態のマスクＲＯＭは、第１の実施形態のマスクＲＯＭよりも消費電力を低減させることが可能となっている。
【００８４】
第２に、本実施形態のマスクＲＯＭでは、ダミーゲート電極１０５ａと半導体基板１０７との間のゲート絶縁膜１０６ｂの膜厚が、メモリセルのゲート絶縁膜１０６ａの膜厚より厚く設定されている。例えば、１つの配線層の高さが１００ｎｍ程度である場合、ゲート絶縁膜１０６ａの膜厚が２．６ｎｍ程度であるのに対し、ゲート絶縁膜１０６ｂの膜厚は３．５ｎｍ以上１０ｎｍ以下程度である。ただし、それぞれのゲート絶縁膜の膜厚は、配線層の高さや設計ルールによっても異なってくる。このように、同一の半導体基板上に膜厚の異なるゲート絶縁膜を形成することは、半導体基板上面の二重あるいは三重酸化などの公知の方法により容易に行える。
【００８５】
このような構成により、ダミーＭＯＳＦＥＴにおいて、ゲート−ソース間のリーク電流を低減することが可能になる。また、半導体基板、ゲート絶縁膜及びゲート電極で構成されるキャパシタに生じる寄生容量を低減することができる。従って、マスクＲＯＭの動作速度をより向上させることができる。また、ゲート絶縁膜１０６ｂの膜厚を厚くすることで、ダミーＭＯＳＦＥＴのしきい値電圧を上げる（絶対値を大きくする）こともできるので、ソース−ドレイン間のリーク電流も低減することができる。
【００８６】
第３に、本実施形態のマスクＲＯＭでは、メモリセルを構成するＭＯＳＦＥＴのしきい値電圧よりもダミーＭＯＳＦＥＴのしきい値電圧が高くなるように、ダミーゲート電極１０５ａ直下の半導体領域（チャネル領域）の不純物濃度が調整されている。ここで、チャネル領域のＰ型不純物濃度を高くするほどダミーＭＯＳＦＥＴのしきい値電圧を高く設定することができる。
【００８７】
この構成により、ダミーＭＯＳＦＥＴがＮチャネル型である場合、リーク電流を抑える事が出来るので、ＲＯＭの消費電力を低減することが可能となる。
【００８８】
なお、本実施形態の説明では、上記の３つの特徴をまとめて説明したが、ダミーゲート電極１０５ａの幅を太くする、ゲート絶縁膜１０６ｂの膜厚を増す、ダミーゲート電極１０５ａ直下のチャネル領域への不純物注入濃度を調整する、という手段を単独で実施した場合でも上述の効果を得ることができる。
【００８９】
なお、本実施形態のマスクＲＯＭにおいて、上記の３点以外の構成は第１の実施形態のマスクＲＯＭと同じであるので、説明を省略する。
【００９０】
（第３の実施形態）
図４（ａ）は、本発明の第３の実施形態に係るマスクＲＯＭのメモリセル領域を示す平面図であり、（ｂ）は、（ａ）に示すマスクＲＯＭのＩＶｂ−ＩＶｂ線における断面図である。
【００９１】
同図（ａ）に示すように、本実施形態のマスクＲＯＭは、第２の実施形態のマスクＲＯＭにおけるゲート線１０４を、メモリセルを構成するＭＯＳＦＥＴのドレイン領域間のＳＴＩに向けて分岐させたものである。図４に示す例では、ワード線が延びる方向に隣接するＭＯＳＦＥＴに挟まれたＳＴＩごとに、ゲート線１０４の分岐が形成されている。なお、ゲート線１０４以外の部材の形状は、第２の実施形態のマスクＲＯＭと同じである。
【００９２】
以上の構成によれば、ソース領域１０９の断面積を広げることによりグランド固定電位を安定させることができる。
【００９３】
更に、本実施形態のマスクＲＯＭによれば、メモリセルを構成するＭＯＳＦＥＴの実効的なゲート幅を増やすことができるので、メモリセルに流れる電流を増加させ、ＲＯＭの動作速度を上げることができる。
【００９４】
なお、第１の実施形態のマスクＲＯＭのゲート線に上述のような分岐を設ける場合であっても、ＲＯＭの動作速度を向上させることができる。
【００９５】
（第４の実施形態）
図５は、（ａ）は、本発明の第４の実施形態に係るマスクＲＯＭのメモリセル領域を示す平面図であり、（ｂ）は、（ａ）に示すマスクＲＯＭのＶｂ−Ｖｂ線における断面図、（ｃ）は、（ａ）に示すマスクＲＯＭのＶｃ−Ｖｃ線における断面図である。
【００９６】
本実施形態のマスクＲＯＭは、図３（ａ）、（ｂ）に示す第２の実施形態のマスクＲＯＭを部分空乏型のＳＯＩ基板上に形成し、ダミーゲート電極１０５ａの下方の半導体領域に負電位を印加したものである。
【００９７】
図５（ｂ）に示すように、本実施形態のマスクＲＯＭは、例えばシリコンからなる基板５０３と基板５０３上に設けられたＳｉＯ２からなる埋め込み絶縁膜５０１と、埋め込み絶縁膜５０１上に設けられ、例えばシリコンからなる半導体領域１１６とを備えている。そして、半導体領域１１６のうち、ゲート電極１０４ａ及びダミーゲート電極１０５ａの側下方に位置する領域にソース領域１０９やドレイン領域１０８ａ、１０８ｂなどが形成されている。なお、埋め込み絶縁膜５０１と基板５０３とを合わせた基板がＳＯＩ基板である。
【００９８】
また、図５（ｃ）に示すように、半導体領域１１６はＰ型不純物を含むコンタクト領域及びプラグを介して負の電源に接続されている。
【００９９】
このように、ＳＯＩ基板を用いることにより、半導体領域１１６のうち、本実施形態のマスクＲＯＭのゲート電極１０４ａの下方、またはダミーゲート電極１０５ａの下方に位置する領域同士は、埋め込み絶縁膜５０１によって互いに絶縁されることになる。そのため、他のＭＯＳＦＥＴあるいは他のダミーＭＯＳＦＥＴの半導体領域１１６に影響を与えることなくゲート電極１０４ａの下方、またはダミーゲート電極１０５ａの下方に位置する半導体領域１１６のそれぞれに所望の電位を与えることが可能となる。
【０１００】
本実施形態のマスクＲＯＭでは、半導体領域１１６に負の電位を与えてＮチャネル型のダミーＭＯＳＦＥＴのしきい値電圧を上げることにより、ダミーＭＯＳＦＥＴのリーク電流を抑え、消費電力を減少させることができる。
【０１０１】
（第５の実施形態）
図６は、本発明の第５の実施形態に係る半導体集積回路（ＬＳＩ回路）の一部を示す平面図である。
【０１０２】
本発明の第５の実施形態では、例えば第４の実施形態に係るマスクＲＯＭを含む半導体集積回路の一例について説明する。
【０１０３】
図６に示すように、本実施形態の半導体集積回路は、マスクＲＯＭ６０１と、半導体メモリと論理回路ブロック６０４とを含む回路ブロックと、マスクＲＯＭ６０１、半導体メモリ及び論理回路ブロック６０４にそれぞれ負電圧を供給するための電源回路６０３と、スイッチ６０５とを備えている。なお、回路ブロックは、論理回路ブロック６０４のみで構成される場合や、論理回路ブロック６０４と不揮発性メモリで構成される場合もある。
【０１０４】
図６に示す半導体集積回路では、半導体メモリの一例として、各メモリセルがＮｃｈＭＯＳＦＥＴであるアクセストランジスタ６０６とキャパシタとで構成されている１Ｔ１Ｃ（１トランジスタ１キャパシタ）型のＤＲＡＭ６０２が用いられているが、この他にも、ＳＲＡＭなど他の半導体メモリを用いてもよい。
【０１０５】
また、マスクＲＯＭ６０１としては、第１〜第４の実施形態のマスクＲＯＭのうち、いずれを用いてもよい。
【０１０６】
通常のＤＲＡＭにおいては、アクセストランジスタの基板電位効果を抑制するために、基板に負電位が印加されることが多い。また、論理回路ブロック６０４内のＮｃｈＭＯＳＦＥＴにおいても、基板電位効果を抑制するために、基板に負電位が印加されることがある。そのため、本実施形態の半導体集積回路においては、共通の電源回路６０３から、マスクＲＯＭ６０１のダミーゲート線１０５、ＤＲＡＭ６０２内のアクセストランジスタ６０６の基板領域、論理回路ブロック内のＮｃｈＭＯＳＦＥＴの基板領域にそれぞれ負電圧を供給している。ただし、論理回路ブロック６０４においては、動作時にＮｃｈＭＯＳＦＥＴの基板にグランド電位を印加し、しきい値電圧を相対的に下げて高速動作させる。一方、待機時には負電位を印加し、しきい値電圧を相対的に上げてリーク電流を小さくし、低消費電力化を行う。論理回路ブロック６０４に印加する電位は、スイッチ６０５によって切替えられる。
【０１０７】
以上のように、本実施形態の半導体集積回路では、１つの電源回路が複数の回路ブロックによって共用されているので、回路ブロックごとに電源回路を設ける場合に比べて回路数を削減することができ、同時にチップ面積を低減することも可能となる。
【０１０８】
なお、上述の例では、ＤＲＡＭ６０２及び論理回路ブロック６０４とマスクＲＯＭ６０１とで負電圧を供給する電源回路６０３を共用したが、これ以外の回路と電源回路６０３を共用する構成であっても、回路数を削減することができる。
【０１０９】
また、マスクＲＯＭ６０１が図５（ａ）〜（ｃ）に示すようにＳＯＩ基板上に設けられ、半導体領域に負電圧が印加されている場合には、電源回路６０３から供給される負電圧が半導体領域に印加される構成であってもよい。
【０１１０】
なお、本実施形態の半導体集積回路は、マスクＲＯＭ６０１、ＤＲＡＭ６０２、論理回路ブロック６０４などが同一の基板上に形成されたものであってもよいし、各回路ごとの半導体チップを組み合わせて形成されたものであってもよい。
【０１１１】
（第６の実施形態）
図７（ａ）は、本発明の第６の実施形態に係るマスクＲＯＭにおけるワード線ドライバ及びメモリセル領域を示す平面図であり、（ｂ）は、（ａ）に示すワード線ドライバ及びメモリセル領域の構成を示す回路図である。このワード線ドライバ７０２は、アドレスデコーダの一部である。
【０１１２】
本実施形態のマスクＲＯＭの特徴は、ワード線ドライバ７０２内にもＳＴＩに代えてダミーＭＯＳＦＥＴが設けられている点である。
【０１１３】
ワード線ドライバ７０２は、アドレスデータに応じて選択されたワード線にハイレベルの電圧を、選択されないワード線にはローレベルの電圧を印加する。図７（ｂ）に示すように、本実施形態のワード線ドライバ７０２は、互いに同一のワード線に接続されたＮｃｈＭＯＳＦＥＴ７１０とＰｃｈＭＯＳＦＥＴ７１２とを有している。例えば、ワード線ＷＬ０はＰｃｈＭＯＳＦＥＴ７１２ｐ０及びＮｃｈＭＯＳＦＥＴ７１０ｎ０に接続され、ワード線ＷＬ１はＰｃｈＭＯＳＦＥＴ７１２ｐ１及びＮｃｈＭＯＳＦＥＴ７１０ｎ１に接続されている。ここで、ＮｃｈＭＯＳＦＥＴ７１０及びＰｃｈＭＯＳＦＥＴ７１２は、各ＮｃｈＭＯＳＦＥＴ及び各ＰｃｈＭＯＳＦＥＴを個々に区別しない場合の呼び方である。また、ＮｃｈＭＯＳＦＥＴ７１０及びＰｃｈＭＯＳＦＥＴ７１２のゲート電極同士は互いに接続されている。
【０１１４】
このワード線ドライバ７０２においては、ビット線の延びる方向（図７（ｂ）における上下に延びる方向）に隣接するＮｃｈＭＯＳＦＥＴ７１０の間にＮチャネル型の第１のドライバ内ダミーＭＯＳＦＥＴ７０５が設けられている。また、ビット線の延びる方向に隣接するＰｃｈＭＯＳＦＥＴ７１２の間にＰチャネル型の第２のドライバ内ダミーＭＯＳＦＥＴ７０６が設けられている。
【０１１５】
そして、第１のドライバ内ダミーＭＯＳＦＥＴ７０５のダミーゲート電極７０３は、延伸されたダミーゲート線１０５の一部であり、グランド線に接続されている。これにより、第１のドライバ内ダミーＭＯＳＦＥＴ７０５は動作期間中オフ状態に保持される。これにより、ビット線の延びる方向に隣接するＮｃｈＭＯＳＦＥＴ７１０のドレイン領域同士は分離される。
【０１１６】
また、第２のドライバ内ダミーＭＯＳＦＥＴ７０６のダミーゲート電極７０４には電源電圧が印加されている。これにより、第２のドライバ内ダミーＭＯＳＦＥＴ７０６は動作期間中常にオフ状態に保持され、ビット線の延びる方向に隣接するＰｃｈＭＯＳＦＥＴ７１２のドレイン領域同士は分離される。
【０１１７】
以上の構成によれば、ワード線ドライバ７０２内のＭＯＳＦＥＴについても、メモリセル内のＭＯＳＦＥＴと同様にＳＴＩからの応力を緩和することができるので、従来のマスクＲＯＭに比べて駆動電流を増加させることができ、ひいては動作速度を向上させることが可能となる。また、ＭＯＳＦＥＴの電流駆動能力が向上するため、回路面積をより縮小させることも可能となる。
【０１１８】
特に、メモリセル領域に設けられたダミーゲート線を延伸したものによってワード線ドライバ７０２のＮｃｈＭＯＳＦＥＴ７１０同士を分離することで、ワード線のダミーゲート電極７０３とメモリセルのダミーゲート電極１０５ａとを別々に設けた場合に比べ、ダミーゲート電極１０５ａ、７０３の電位を固定する配線の合計本数を削減することができ、さらにチップ面積を小さくすることができる。
【０１１９】
なお、以上で説明した例では、ＰｃｈＭＯＳＦＥＴ７１２も、ＮｃｈＭＯＳＦＥＴ７１０と同様にダミーＭＯＳＦＥＴで分離しているが、従来どおりＳＴＩで分離しても、本発明の効果を得ることができる。
【０１２０】
また、ダミーＭＯＳＦＥＴをワード線ドライバ７０２内にのみ設けても従来のマスクＲＯＭに比べて動作速度を向上させることは可能である。しかしながら、メモリセル領域７０１内のダミーＭＯＳＦＥＴと第１のドライバ内ダミーＭＯＳＦＥＴ７０５とは同一の工程で作成することができるので、性能の点から考えてワード線ドライバ７０２とメモリセル領域７０１の両方にダミーＭＯＳＦＥＴを設ける方が好ましい。
【０１２１】
（第７の実施形態）
図８（ａ）は、本発明の第６の実施形態に係るマスクＲＯＭにおけるワード線ドライバ及びメモリセル領域を示す平面図であり、（ｂ）は、（ａ）に示すワード線ドライバ及びメモリセル領域の構成を示す回路図である。また、図８（ｃ）は、本実施形態のマスクＲＯＭにおけるワード線の電圧変化を示す図である。
【０１２２】
図８（ａ）、（ｂ）に示すように、本実施形態のマスクＲＯＭは、第６の実施形態のマスクＲＯＭとほぼ同じ構成を有しているが、メモリセル領域７０１内のダミーゲート電極１０５ａの電位とワード線ドライバを形成するＮｃｈＭＯＳＦＥＴ７１０のソース領域の電位とを、共にグランド電位よりも低いＶｂｉａｓの電位に固定していることである。
【０１２３】
これにより、メモリセル領域７０１内のダミーＭＯＳＦＥＴを流れるリーク電流、すなわちメモリセルを構成するＭＯＳＦＥＴのドレイン領域間を流れるリーク電流をより小さくすることができる。
【０１２４】
また、本実施形態のマスクＲＯＭでは、ワード線の電位がグランド電位より低いＶｂｉａｓから電源電位ＶＤＤまで変化する。これにより、メモリセル領域７０１内で非選択のワード線にゲート電極が接続されたＭＯＳＦＥＴでは、ゲート電極にグランド電位よりも低いＶｂｉａｓの電位が印加されるため、ＭＯＳＦＥＴを流れるリーク電流を小さくすることができる。
【０１２５】
以上のように、本実施形態のマスクＲＯＭによれば、ワード線の電位をグランド電位より低いＶｂｉａｓから電源電位まで振幅するようにすることにより、メモリセルを構成するＭＯＳＦＥＴがオフのときのリーク電流を削減することができる。これにより、ＲＯＭの消費電力を小さくすることができる。
【０１２６】
また、ワード線ドライバを構成するＮｃｈＭＯＳＦＥＴ７１０のソースにＶｂｉａｓの電位を印加する際、ダミーゲートの電位を固定するための配線８１０を共用することができるので、新たな配線を設ける必要がなく、チップ面積の増加を抑制することができる。
【０１２７】
なお、図８に示す例では、ダミーゲート線１０５をワード線ドライバ領域まで延伸しているが、ワード線ドライバ領域のＮｃｈＭＯＳＦＥＴ７１０は、従来どおりＳＴＩで分離されていても、本発明の効果を得ることが可能である。
【０１２８】
なお、第１の実施形態から第７の実施形態のマスクＲＯＭまたは半導体集積回路は、それぞれ独立に実施するだけでなく、複合的に組み合わせてリーク電流の削減、動作速度の向上を図ることが可能である。
【０１２９】
【発明の効果】
本発明のマスクＲＯＭは、ビット線の延びる方向に隣接するメモリセル内のＭＯＳＦＥＴのドレイン領域が、オフ状態に保持されたダミーＭＯＳＦＥＴによって分離されているので、ＳＴＩを用いて分離する場合に比べてＳＴＩから加わる応力を緩和することができる。そのため、本発明のマスクＲＯＭによれば、従来のマスクＲＯＭに比べて動作速度を向上させることができる。
【図面の簡単な説明】
【図１】（ａ）は、本発明の第１の実施形態に係る半導体記憶装置であるマスクＲＯＭのメモリセル領域を示す平面図であり、（ｂ）は（ａ）に示すマスクＲＯＭのＩｂ−Ｉｂ線における断面図である。
【図２】第１の実施形態のマスクＲＯＭのメモリセル領域とセンスアンプの構成を示す等価回路図である。
【図３】（ａ）は、本発明の第２の実施形態に係るマスクＲＯＭのメモリセル領域を示す平面図であり、（ｂ）は、（ａ）に示すマスクＲＯＭのＩＩＩｂ−ＩＩＩｂ線における断面図である。
【図４】（ａ）は、本発明の第３の実施形態に係るマスクＲＯＭのメモリセル領域を示す平面図であり、（ｂ）は、（ａ）に示すマスクＲＯＭのＩＶｂ−ＩＶｂ線における断面図である。
【図５】（ａ）は、本発明の第４の実施形態に係るマスクＲＯＭのメモリセル領域を示す平面図であり、（ｂ）は、（ａ）に示すマスクＲＯＭのＶｂ−Ｖｂ線における断面図、（ｃ）は、（ａ）に示すマスクＲＯＭのＶｃ−Ｖｃ線における断面図である。
【図６】本発明の第５の実施形態に係る半導体集積回路（ＬＳＩ回路）の一部を示す平面図である。
【図７】（ａ）は、本発明の第６の実施形態に係るマスクＲＯＭにおけるワード線ドライバ及びメモリセル領域を示す平面図であり、（ｂ）は、（ａ）に示すワード線ドライバ及びメモリセル領域の構成を示す回路図である。
【図８】（ａ）は、本発明の第６の実施形態に係るマスクＲＯＭにおけるワード線ドライバ及びメモリセル領域を示す平面図、（ｂ）は、（ａ）に示すワード線ドライバ及びメモリセル領域の構成を示す回路図、（ｃ）は、本実施形態のマスクＲＯＭにおけるワード線の電圧変化を示す図である。
【図９】素子分離用絶縁膜からの応力がＮｃｈＭＯＳＦＥＴの駆動電流に与える影響を示すグラフ図である。
【図１０】（ａ）は、ＳＴＩにより素子分離されたＭＯＳＦＥＴを上面から見た平面図であり、（ｂ）は（ａ）に示すＭＯＳＦＥＴにおけるＸｂ−Ｘｂ線での断面を示す図である。
【図１１】（ａ）は、従来のマスクＲＯＭを有する半導体記憶装置のメモリセル領域を示す平面図であり、（ｂ）は、従来のマスクＲＯＭのメモリセル領域のＸＩｂ−ＸＩｂ線における断面図である。
【図１２】（ａ）は、従来のマスクＲＯＭのメモリセル領域とセンスアンプの構成を示す等価回路図であり、（ｂ）は、従来のマスクＲＯＭにおける各種信号の動作波形を示すタイミングチャート図である。
【符号の説明】
１０１              ワード線
１０２              ビット線
１０３              グランド線
１０４              ゲート線
１０４ａ            ゲート電極
１０５              ダミーゲート線
１０５ａ、７０３    ダミーゲート電極
１０６ａ、１０６ｂ  ゲート絶縁膜
１０７              半導体基板
１０８、１０８ａ、１０８ｂ    ドレイン領域
１０９              ソース領域
１１０              素子分離用絶縁膜
１１１              ゲートコンタクト
１１２              ビア
１１４              ダミーゲートコンタクト
１１５              ドレインコンタクト
１１６              半導体領域
２０１ａ、２０１ｂ  ダミーＭＯＳＦＥＴ
２０２ａ、２０２ｂ、２０２ｃ、２０２ｄ    ＭＯＳＦＥＴ
２０３              センスアンプ
２０５              第２のスイッチ
２０６              第１のスイッチ
２０７              出力回路
２１１              カラム選択スイッチ
２１３              ＮＡＮＤ回路
５０１              埋め込み絶縁膜
５０３              基板
６０１              マスクＲＯＭ
６０２              ＤＲＡＭ
６０３              電源回路
６０４              論理回路ブロック
６０５              スイッチ
６０６              アクセストランジスタ
７０１              メモリセル領域
７０２              ワード線ドライバ
７０３、７０４      ダミーゲート電極
７０５              第１のドライバ内ダミーＭＯＳＦＥＴ
７０６              第２のドライバ内ダミーＭＯＳＦＥＴ
７１０、７０１ｎ０〜７０１ｎ２    ＮｃｈＭＯＳＦＥＴ
７１２、７１２ｐ０〜７１２ｐ２    ＰｃｈＭＯＳＦＥＴ
８１０              配線
ＷＬ０、ＷＬ１、ＷＬ２、ＷＬ３  ワード線
ＷＬ                ワード線
ＢＬ                ビット線
ＰＣ                プリチャージ信号
ＳＡ                センスアンプ選択信号
ＣＡ                カラム選択信号
Ｓｏｕｔ            センスアンプ出力信号
【図１】
2004327574.tif 000003
【図２】
2004327574.tif 000004
【図３】
2004327574.tif 000005
【図４】
2004327574.tif 000006
【図５】
2004327574.tif 000007
【図６】
2004327574.tif 000008
【図７】
2004327574.tif 000009
【図８】
2004327574.tif 000010
【図９】
2004327574.tif 000011
【図１０】
2004327574.tif 000012
【図１１】
2004327574.tif 000013
【図１２】
2004327574.tif 000014