(57)【要約】【課題】ＤＡ変換回路やＡＤ変換回路のようなアナログ回路およびＦＦＴ回路を内蔵した通信用半導体集積回路において、内蔵アナログ回路の通常動作に悪影響を与える付加回路を設けることなく、内蔵アナログ回路の特性を評価することができるテスト技術を提供する。【解決手段】ＤＡ変換回路（１０５）の出力をＡＤ変換回路（１０８）に入力させる信号パス（ＰＳ１）とスイッチ（ＳＷ１）を設け、ＤＡ変換回路に単一周波数の正弦波のようなテスト信号を入力してＤＡ変換させてその出力をＡＤ変換回路へ入力してＡＤ変換させ、その結果を内蔵のＦＦＴ回路（１１０）で解析してその解析結果に基づいてＤＡ変換回路とＡＤ変換回路の特性誤差を校正するようにした。【選択図】　図１
2004048383.tif 000002
【特許請求の範囲】
【請求項１】
逆フーリエ変換回路と、ＤＡ変換回路と、ＡＤ変換回路と、フーリエ変換回路とを備え、直交周波数分割多重方式で送受信データを変復調する送受信システムであって、
上記ＤＡ変換回路と上記ＡＤ変換回路には各々特性を調整可能な校正手段が設けられ、
上記ＤＡ変換回路の出力端子と上記ＡＤ変換回路の入力端子との間には上記ＤＡ変換回路の出力を上記ＡＤ変換回路へ入力可能にする接続手段と、
該接続手段が導通状態にされた状態で上記ＤＡ変換回路から所定のアナログテスト信号を出力させ、上記ＡＤ変換回路から出力される信号を上記フーリエ変換回路で周波数解析した結果に基づいて上記ＤＡ変換回路と上記ＡＤ変換回路の各校正手段へ上記ＤＡ変換回路と上記ＡＤ変換回路の特性の誤差を補正する調整制御信号を出力する調整制御回路と、
を備えることを特徴とする送受信システム。
【請求項２】
上記ＤＡ変換回路は、上記逆フーリエ変換回路からの出力に基づいて上記アナログテスト信号を発生するように構成されていることを特徴とする請求項１に記載の送受信システム。
【請求項３】
上記ＤＡ変換回路が上記アナログテスト信号を発生するように上記逆フーリエ変換回路に対して制御コードを与える制御コード生成手段が設けられていることを特徴とする請求項２に記載の送受信システム。
【請求項４】
上記接続手段の制御信号は、上記調整制御回路により生成されるように構成されていることを特徴とする請求項１〜３のいずれかに記載の送受信システム。
【請求項５】
逆フーリエ変換回路と、ＤＡ変換回路と、ＡＤ変換回路と、フーリエ変換回路とを備え、直交周波数分割多重方式で送受信データを変復調する送受信システムであって、
上記ＤＡ変換回路と上記ＡＤ変換回路には各々特性を調整可能な校正手段が設けられ、
上記ＤＡ変換回路の出力端子と上記ＡＤ変換回路の入力端子との間には、上記ＤＡ変換回路の出力を上記ＡＤ変換回路へ入力可能にする信号パスと、該信号パスを通過する信号の高調波成分を除去するロウパス・フィルタと、上記ＤＡ変換回路の出力を上記信号パスを通過して上記ＡＤ変換回路へ入力可能にする接続手段と、上記信号パスを通過する信号を上記ロウパス・フィルタに通すか通さないかを選択可能な切換手段とが設けられ、
上記接続手段が導通状態にされた状態で上記ＤＡ変換回路から所定のアナログテスト信号を出力させ上記ＡＤ変換回路から出力される信号を上記フーリエ変換回路で周波数解析した結果に基づいて上記ＤＡ変換回路と上記ＡＤ変換回路の各校正手段へ上記ＤＡ変換回路と上記ＡＤ変換回路の特性の誤差を補正する調整制御信号を出力する調整制御回路と、
を備えることを特徴とする送受信システム。
【請求項６】
上記ＤＡ変換回路は、上記逆フーリエ変換回路からの出力に基づいて上記アナログテスト信号を発生するように構成されていることを特徴とする請求項５に記載の送受信システム。
【請求項７】
上記ＤＡ変換回路が上記アナログテスト信号を発生するように上記逆フーリエ変換回路に対して制御コードを与える制御コード生成手段が設けられていることを特徴とする請求項６に記載の送受信システム。
【請求項８】
上記ＤＡ変換回路が発生する上記アナログテスト信号は単一周波数の信号であることを特徴とする請求項７に記載の送受信システム。
【請求項９】
上記接続手段および切換手段の制御信号は、上記調整制御回路により生成されるように構成されていることを特徴とする請求項５〜８のいずれかに記載の送受信システム。
【請求項１０】
請求項５〜９のいずれかに記載の送受信システムのテスト方法であって、先ず上記ＤＡ変換回路の出力を上記信号パスおよび上記ロウパス・フィルタを通して上記ＡＤ変換回路へ入力させるように上記接続手段および切換手段を制御して上記フーリエ変換回路で上記ＡＤ変換回路の出力を周波数解析し、該解析結果に基づいて上記ＡＤ変換回路の特性誤差を校正し、その後上記ＤＡ変換回路の出力を上記ロウパス・フィルタを通さずに上記信号パスを介して上記ＡＤ変換回路へ入力させるように上記接続手段および切換手段を制御して上記フーリエ変換回路で上記ＡＤ変換回路の出力を周波数解析し、該解析結果に基づいて上記ＤＡ変換回路の特性誤差を校正する送受信システムのテスト方法。
【請求項１１】
逆フーリエ変換回路と、逆フーリエ変換回路の出力に基づいてアナログ信号を出力するＤＡ変換回路と、該ＤＡ変換回路から出力された信号のうち所望の周波数の信号を通過させる第１フィルタと、受信信号を増幅する増幅回路と、所望の周波数帯の受信信号を通過させる第２フィルタと、受信信号をディジタル信号に変換するＡＤ変換回路と、該ＡＤ変換回路の出力を周波数解析するフーリエ変換回路とを備え、直交周波数分割多重方式で送受信データを変復調する送受信システムであって、
上記第１フィルタおよび第２フィルタには各々特性を調整可能な校正手段が設けられ、
上記第１フィルタと上記増幅回路の入力端子との間には上記第１フィルタを通過した上記ＤＡ変換回路の出力を上記増幅回路へ入力可能にする接続手段と、
該接続手段が導通状態にされた状態で上記ＤＡ変換回路から所定のアナログテスト信号を出力させ、上記ＡＤ変換回路から出力される信号を上記フーリエ変換回路で周波数解析した結果に基づいて上記第１フィルタと上記第２フィルタの各校正手段へ上記第１フィルタと上記第２フィルタの特性の誤差を補正する調整制御信号を出力する調整制御回路と、
を備えることを特徴とする送受信システム。
【請求項１２】
逆フーリエ変換回路と、ＤＡ変換回路と、ＡＤ変換回路と、フーリエ変換回路とを備え、直交周波数分割多重方式で送受信データを変復調する送受信システムを構成する通信用半導体集積回路であって、
上記ＤＡ変換回路と上記ＡＤ変換回路に対応して設けられ各々の特性を調整可能な校正手段と、
上記ＤＡ変換回路の出力端子と上記ＡＤ変換回路の入力端子との間に設けられた、上記ＤＡ変換回路の出力を上記ＡＤ変換回路へ入力可能にする信号パスと、該信号パスを通過する信号の高調波成分を除去するロウパス・フィルタと、上記ＤＡ変換回路の出力を上記信号パスを通過して上記ＡＤ変換回路へ入力可能にする接続手段と、上記信号パスを通過する信号を上記ロウパス・フィルタに通すか通さないかを選択可能な切換手段と、
上記接続手段が導通状態にされた状態で上記ＤＡ変換回路から所定のアナログテスト信号を出力させ上記ＡＤ変換回路から出力される信号を上記フーリエ変換回路で周波数解析した結果に基づいて上記ＤＡ変換回路と上記ＡＤ変換回路の各校正手段へ上記ＤＡ変換回路とＡＤ変換回路の特性の誤差を補正する調整制御信号を出力する調整制御回路と、
が１つの半導体チップ上に形成されていることを特徴とする通信用半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＤＡ変換回路とＡＤ変換回路およびＦＦＴ（高速フーリエ変換）回路を内蔵した通信用半導体集積回路およびその特性評価技術さらにはＤＡ変換回路やＡＤ変換回路の特性誤差校正技術に関し、例えばＩＥＥＥ８０２．１１ａ規格に従った無線ＬＡＮシステムに使用される通信用半導体集積回路およびそれを用いた送受信システムに利用して有効な技術に関する。
【従来の技術】
従来、ＤＡ変換回路やＡＤ変換回路などのアナログ回路が内蔵された半導体集積回路において、ＤＡ変換回路やＡＤ変換回路をテストしてその性能を評価する場合、回路の特性を測定するために信号を取り出す信号線や信号を増幅するためのバッファアンプ等の回路を付加する必要がある。そのため、チップサイズが増大したり、付加した信号線によりＤＡ変換回路やＡＤ変換回路の特性が変化してしまい、正確な測定ができないという不具合がある。また、内蔵アナログ回路の特性を測定するため高性能なテスタが必要であった。
【０００２】
そこで、ＤＡ変換回路やＡＤ変換回路などのアナログ回路とディジタル波形生成回路などのディジタル回路を内蔵したアナログ・ディジタル混載の半導体集積回路において、例えば、ＤＡ変換回路の出力端子をＡＤ変換回路の入力端子に接続可能に構成しておいて、ディジタル回路内のメモリに格納されているテスト用データおよびテスト信号生成プログラムを用いて、ディジタル波形生成部で波形データを生成する。そして、その波形データをＤＡ変換回路に入力してアナログ信号に変換した後、そのアナログ出力をＡＤ変換回路に入力してディジタル信号に変換し、その出力データをディジタル回路に帰還させて期待値データと比較してその結果を外部へ出力させてテスタで判定するようにした発明が提案されている（例えば特開平８−６８８３３号公報）。
【０００３】
【発明が解決しようとする課題】
上記先願のテスト方法によれば、アナログ回路の評価をディジタル・テスタで行なうことができるため、テスト時間の短縮、テストコストの低減などの効果が得られる。しかしながら、上記先願のテスト方法は、ＤＡ変換回路のテストは可能であるがＡＤ変換回路をテストするには精度の高いアナログ信号を生成して入力することができる高性能なテスタが別途必要になる。
【０００４】
また、チップ内部でＤＡ変換回路の出力をＡＤ変換回路に入力してテストする場合、製造バラツキによりＤＡ変換回路での特性のずれとＡＤ変換回路での特性のずれが互いに逆の方向でしかも丁度同じ大きさであった場合には、誤差が打ち消し合ってＡＤ変換回路の出力を見る限り正しい値が得られることになるため、それぞれの回路の誤差を検出することができないという問題点がある。
【０００５】
一方、ＤＡ変換回路やＡＤ変換回路の他にＤＳＰ（ディジタル・シグナル・プロセッサ）を備えた半導体集積回路において、ＤＡ変換回路とＡＤ変換回路との間に接続手段を設け、メモリから基準アナログ信号に相当する一連のディジタルデータを読み出してＤＡ変換回路に与え、ＤＡ変換回路の出力をＡＤ変換回路でＡＤ変換し、その出力をＤＳＰで高速フーリエ変換することでＤＡ変換回路およびＡＤ変換回路の特性を測定するようにした発明が提案されている（特開平５−２９７０６１号公報）。
【０００６】
しかしながら、この先願発明の半導体集積回路においては、ＤＳＰはもともと高速フーリエ変換を行なうために設けられているものではないため、テストの際にＤＳＰにより高速フーリエ変換するためのテストプログラムをＤＳＰにロードさせなくてはならないとともに、ＤＳＰによる高速フーリエ変換は専用の高速フーリエ変換回路（以下、ＦＦＴ回路と称する）による処理よりも時間がかかるという不具合がある。また、この先願発明はＤＳＰによりＤＡ変換回路およびＡＤ変換回路の特性を測定し期待値と比較して良否判定を行なうものであり、ＤＡ変換回路やＡＤ変換回路の特性誤差を校正することまでは行なっていない。そのため、テストの効率は良くなるものの半導体集積回路の歩留まりを高くすることはできない。
【０００７】
この発明の目的は、ＤＡ変換回路やＡＤ変換回路のようなアナログ回路およびＦＦＴ回路を内蔵した通信用半導体集積回路において、アナログ回路の通常動作に悪影響を与える付加回路を設けることなく、内蔵アナログ回路の特性を評価することができるテスト技術を提供することにある。
この発明の他の目的は、アナログ回路およびＦＦＴ回路を内蔵した通信用半導体集積回路において、ＦＦＴ回路を利用して内蔵アナログ回路を高い精度で評価することができるテスト技術を提供することにある。
この発明の他の目的は、アナログ回路およびＦＦＴ回路を内蔵した通信用半導体集積回路において、高性能のアナログテスタを用いることなく内蔵アナログ回路を高い精度で評価することができるテスト技術を提供することにある。
この発明のさらに他の目的は、アナログ回路およびＦＦＴ回路を内蔵した通信用半導体集積回路において、ＦＦＴ回路を利用して内蔵アナログ回路を高い精度で評価し、その評価結果に基づいてアナログ回路の特性を調整することができる回路調整技術を提供することにある。
この発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添付図面から明らかになるであろう。
【０００８】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を説明すれば、下記のとおりである。
すなわち、ＤＡ変換回路とＡＤ変換回路およびＦＦＴ回路を内蔵した通信用半導体集積回路において、ＤＡ変換回路の出力をＡＤ変換回路に入力させる信号パスとスイッチ（接続手段）を設け、ＤＡ変換回路に例えば単一周波数の正弦波のようなアナログテスト信号を入力してＤＡ変換させ、その変換出力をＡＤ変換回路へ入力してＡＤ変換させた出力をＦＦＴ回路で解析してその解析結果に基づいてＤＡ変換回路とＡＤ変換回路の特性誤差を校正するようにしたものである。
【０００９】
上記した手段によれば、ＤＡ変換回路の出力をＡＤ変換回路へ入力させて内蔵のＦＦＴ回路で評価を行なうことができるため、通常動作に悪影響を与える付加回路を設けたり高性能のアナログテスタを用いたりすることなく、ＤＡ変換回路やＡＤ変換回路の特性を評価することができる。また、ＤＡ変換回路やＡＤ変換回路に誤差校正回路を設けておけば、ＦＦＴ回路の評価結果に基づいてチップ内部で自動的に特性誤差を校正させることができるようになる。
【００１０】
また、ＤＡ変換回路とＡＤ変換回路の特性評価と誤差の校正においては、先ずＡＤ変換回路の特性誤差を校正してからＤＡ変換回路の特性誤差を構成させるようにする。これにより、ＤＡ変換回路での信号のずれとＡＤ変換回路での信号のずれが互いに逆の方向でしかも丁度同じ大きさである場合にも、ＤＡ変換回路とＡＤ変換回路の特性誤差を校正することができる。
【００１１】
【発明の実施の形態】
以下、本発明の好適な実施例を図面に基づいて説明する。
図１は、本発明を適用して好適なＩＥＥＥ８０２．１１ａ規格に従った無線ＬＡＮシステムに使用される通信用ＬＳＩ（大規模半導体集積回路）の一実施例を示す。
ＩＥＥＥ８０２．１１ａ規格に従った無線ＬＡＮは、５ＧＨｚの搬送波を使用し、変調方式としてＯＦＤＭ（直交周波数分割多重）方式を用いており、その変調、復調の過程でＩＦＦＴ（逆高速フーリエ変換）とＦＦＴ（高速フーリエ変換）を行なうため、ＩＥＥＥ８０２．１１ａ通信用ＬＳＩにはＤＡ変換回路とＡＤ変換回路の他にＩＦＦＴ回路とＦＦＴ回路が内蔵されている。
【００１２】
図１に示されているように、ＩＥＥＥ８０２．１１ａ通信用ＬＳＩ（以下、無線ＬＡＮ用ＬＳＩと称する）１００は、送信データに伝送誤りを訂正するためのパリティ符号を付加するＦＥＣエンコーダ１０１、連続する送信データのうち隣同士のデータを隣接する副搬送波（サブキャリア）に配置しないようにするインタリーブ処理や送信データを変調信号の各シンボルに対応付けるマッピング処理を行なうインタリーブ＆マッピング処理回路１０２、周波数軸情報を時間軸情報に変換するためのＩＦＦＴ回路１０３、各シンボル間に時間的な緩衝領域（ガード・インターバル）を挿入するガード・インターバル挿入回路１０４、ディジタル信号をアナログベースバンド信号に変換するＤＡ変換回路１０５、変換されたベースバンド信号を周波数の高いＲＦ信号に変換しアンテナより送信させるアップコンバート回路１０６、受信信号を周波数の低いベースバンド信号に変換するダウンコンバート回路１０７、受信ベースバンド信号（アナログ信号）をディジタル信号に変換するＡＤ変換回路１０８、受信信号からガード・インターバルを除去するガード・インターバル除去回路１０９、時間軸情報を周波数軸情報に変換するためのＦＦＴ回路１１０、インタリーブ＆マッピング処理回路１０２と逆の処理を行なうデマッピング＆デインタリーブ回路１１１、復元されたパリティビットを用いて受信データの誤りを訂正するＦＥＣデコーダ回路１１２などを備え、単結晶シリコンのような１個の半導体基板上に形成される。ただし、アップコンバート回路１０６とダウンコンバート回路１０７が別の半導体集積回路として構成される場合にも本発明を適用することができる。
【００１３】
ＯＦＤＭ変調では、多数の副搬送波を用い全搬送波に対して逆フーリエ変換で一括して変調処理を行なうが、伝送中、特定の周波数帯域に発生する雑音波は送信データにバースト誤りを生じさせるので、この特定周波数帯の雑音波によるバースト誤りを回避するため、上記インタリーブ＆マッピング処理回路１０２において、連続する送信データのうち隣同士のデータを隣接する副搬送波に配置しないようにするインタリーブ処理が行なわれる。
【００１４】
また、高いビルなどの障害物が多い都会ではビル壁面の反射などによりマルチパスが発生し受信信号は遅延時間の異なる複数の信号（いわゆるゴースト）が加算された信号になるため、上記ガード・インターバル挿入回路１０４において、送信信号の各有効シンボル間に１シンボル信号の末尾の部分を緩衝領域として付け加える処理が行なわれる。
【００１５】
本実施例の無線ＬＡＮ用ＬＳＩにおいては、ＤＡ変換回路１０５とＡＤ変換回路１０８にそれぞれ誤差校正回路ＣＡＬ１，ＣＡＬ２が設けられているとともに、ＤＡ変換回路１０５とＡＤ変換回路１０８との間にＤＡ変換回路１０５の出力信号をＡＤ変換回路１０８の入力端子に直接供給するための直結パスＰＳ１とスイッチＳＷ１が設けられている。
【００１６】
また、テスト時にＩＦＦＴ回路１０３から所定の周波数の信号を出力させるための指令コードを生成する指令コード生成回路１２１やインタリーブ＆マッピング処理回路１０２からのコード（どの周波数の信号をどの程度のレベルで出力するか指定するコード）に代えて上記指令コードをＩＦＦＴ回路１０３に供給する切替えスイッチＳＷ２と、該切替えスイッチＳＷ２の制御信号や通常動作時にはオフ状態される上記スイッチＳＷ１をテストモード時にオンさせる制御信号を生成したり、ＦＦＴ回路１１０における解析結果に基づいてＤＡ変換回路１０５とＡＤ変換回路１０８の誤差を校正させるような信号を生成して上記誤差校正回路ＣＡＬ１，ＣＡＬ２に与えるテスト制御＆調整回路１２０が設けられている。
【００１７】
上記誤差校正回路ＣＡＬ１，ＣＡＬ２には、テスト制御＆調整回路１２０から供給される調整制御信号を保持するレジスタを設けるようにすると良い。レジスタの代わりに調整情報を記憶する不揮発性メモリまたは不揮発性メモリとレジスタを設けるようにしても良い。さらに、誤差校正回路ＣＡＬ１，ＣＡＬ２にそれぞれレジスタまたはメモリを設ける代わりに、誤差校正回路ＣＡＬ１とＣＡＬ２の調整情報を共通のメモリに記憶するようにしてもよい。その場合、記憶されている調整情報をシステム立上り時等にメモリから誤差校正回路ＣＡＬ１，ＣＡＬ２に供給させるようにすると良い。
【００１８】
テスト制御＆調整回路１２０により誤差校正回路ＣＡＬ１，ＣＡＬ２に与える信号を生成する代わりに、ＦＦＴ回路１１０における解析結果をチップ外部へ出力し、外部からＤＡ変換回路１０５とＡＤ変換回路１０８の誤差を最小にさせるような信号をトリミング用のパッド等から誤差校正回路ＣＡＬ１，ＣＡＬ２に与えるようにしてもよい。指令コード生成回路１２１は、例えば各々入力端子が配線により電源電圧Ｖｃｃまたは接地電位のいずれかに固定された所定ビット数分のインバータあるいは単に電源電圧Ｖｃｃまたは接地電位のいずれかに接続された配線などから構成することができる。
【００１９】
ＦＦＴ回路１１０の解析結果をチップ外部へ出力させるようにする場合、その外部端子は、図１に破線で示すように受信データの出力端子Ｐ４を兼用させても良いが、専用の端子を設けて出力したり、図２に示すように、外部のマイクロプロセッサなどのシステム制御装置からの指示（コマンド）を受けてチップ内部を制御するシーケンサなどの内部制御回路１３０を有し、該内部制御回路１３０と外部のマイクロプロセッサとがバスを介して接続される場合には、バスとの接続を行なうバスインタフェース回路１２３を介してＦＦＴ回路１１０による解析結果を出力させるように構成しても良い。
【００２０】
特に制限されるものでないが、本実施例では、ＤＡ変換回路１０６としてサーモメータコード・カレントモード型のＤＡ変換回路が使用され、ＡＤ変換回路１０９としてパイプライン型ＡＤ変換回路が使用されている。ここで、サーモメータコード・カレントモード型のＤＡ変換回路は、図３に示すように、重み電流源の代わりに同一電流値の単位電流源Ｉｃを複数設けておいて、ディジタル入力値に応じてそれらの電流源の電流を加算して電流−電圧変換用抵抗Ｒｃに流して電圧値として出力するものであり、各電流源間の電流のばらつきが小さいため精度の高いＤＡ変換結果が得られる回路である。
【００２１】
パイプライン型ＡＤ変換回路は、図４に示すように、複数のＡＤ変換回路ＡＤＣと複数のＤＡ変換回路ＤＡＣを交互に配置して、各段のＡＤ変換回路の前段にはサンプルホールド回路ＳＨを、また各段のＤＡ変換回路の次段には減算器ＳＵＢと設けて、ＡＤ変換回路の出力を直ちにＤＡ変換してその値と入力値とを引き算することでＡＤ変換回路の誤差を次段のＡＤ変換回路でＡＤ変換して出力するように構成したものである。パイプライン型ＡＤ変換回路では、次段へＤＡ変換値を出力するとそれがサンプルホールド回路で保持されるため次のＡＤ変換を開始することができ、一旦ＡＤ変換が開始されるとパイプライン式に次々とＡＤ変換結果が得られるため、変換時間はＡＤ変換回路一段当たりの遅延時間に等しく高速でＡＤ変換を行なうことができる。
【００２２】
図１の実施例では、スイッチＳＷ１をオンさせてＤＡ変換回路１０５の出力を直結パスＰＳを通してＡＤ変換回路１０８に入力させる状態で、ＩＦＦＴ回路１０３によりテスト用の信号を発生させて、ＡＤ変換回路１０８の出力をＦＦＴ回路１１０で解析することでＤＡ変換回路１０５とＡＤ変換回路１０８の誤差を検出し、誤差校正回路ＣＡＬ１，ＣＡＬ２により誤差を校正させることが可能となるが、ＤＡ変換回路１０５の誤差とＡＤ変換回路１０８の誤差が互いに逆の方向に生じている場合、それぞれの誤差が相殺されて恰も誤差がないように見える場合があることが予想される。
【００２３】
このような場合、先ず外部から直接ＡＤ変換回路１０８にテスト用のアナログ信号を入力させてＡＤ変換回路１０８の誤差の検出と校正を行なった後に、ＤＡ変換回路１０５の出力を直結パスＰＳを通してＡＤ変換回路１０８に入力させ、ＤＡ変換回路１０５の誤差の検出と校正を行なうことが考えられるが、その場合にはテスト用のアナログ信号を入力させるための端子や精度の高いテスト用のアナログ信号を生成する高性能のテスタが必要になるという不具合がある。
【００２４】
しかるに、ＤＡ変換回路１０６として図３に示すようなサーモメータコード・カレントモード型のＤＡ変換回路を使用し、ＡＤ変換回路１０９として図４に示すようなパイプライン型ＡＤ変換回路を使用した場合には、サーモメータコード・カレントモード型のＤＡ変換回路は図５（Ａ）に示すような実特性を、またパイプライン型ＡＤ変換回路は図５（Ｂ）に示すような実特性を有するので、ある入力値に対しては互いの誤差が相殺されたとしても他の入力値に関しては誤差が重畳されるようになる。そのため、ＤＡ変換回路１０５の出力をＡＤ変換回路１０８に入力させて解析を行なったとしても誤差の検出および校正が可能であり、テスト用の信号を入力するための端子や高性能のテスタも不要とすることができる。
【００２５】
図６には、本発明を適用した無線ＬＡＮ用ＬＳＩの第２の実施例を示す。図６において、図１と同一の符号が付されている回路ブロックは同一の機能を有する回路である。なお、本実施例では、図１に示されている指令コード生成回路１２１はテスト制御＆調整回路１２０に含まれており、ＩＦＦＴ回路１０３に対してどのような周波数の信号を出力させるか指示する指令コードはテスト制御＆調整回路１２０から供給される。
【００２６】
この実施例においては、ＤＡ変換回路１０５の出力をＡＤ変換回路１０８に入力させる直結パスＰＳ１上にスイッチＳＷ１の他、ロウパス・フィルタ１２４および切替えスイッチＳＷ３が設けられているとともに、ＩＦＦＴ回路１０３の出力をＧＩ挿入回路１０４を通さずにＤＡ変換回路１０５に供給するためのバイパスＰＳ２と、切替えスイッチＳＷ４およびＡＤ変換回路１０８の出力をＧＩ除去回路１０９を通さずにＦＦＴ回路１１０に供給するためのバイパスＰＳ３と、切替えスイッチＳＷ５とが設けられている。
【００２７】
ロウパス・フィルタ１２４はこのＤＡ変換回路１０５の出力の歪み成分すなわち高調波成分を除去するために設けたものである。このロウパス・フィルタ１２４を設けたことにより生じる隣接するシンボル間の緩衝を回避するため、テスト時にＩＦＦＴ回路１０３から出力されるテスト信号は単一周波数の信号（正弦波）とするのが望ましい。また、テスト信号を単一周波数の信号とすることにより、ロウパス・フィルタ１２４としては、チャンネルフィルタに比べてカットオフ周波数が大幅に低いものを使用することができる。
【００２８】
なお、図６のシステム全体を一つの半導体チップ上に形成する場合、ロウパス・フィルタ１２４はチップ上に形成しても良いが、外付けの容量素子と抵抗素子または外付けの容量素子とオンチップの抵抗素子とで構成あるいはテスタに備わるフィルタを利用するようにしてもよい。その場合、フィルタを構成する素子またはテスタが接続される外部端子が設けられる。
【００２９】
次に、この実施例の無線ＬＡＮ用ＬＳＩの動作を説明する。信号の送受信を行なう通常動作モードでは、図６に実線で示されているように、スイッチＳＷ１はオフされるとともに、スイッチＳＷ４およびＳＷ５はそれぞれＧＩ挿入回路１０４とＧＩ除去回路１０９の入力側に切り替えられる。これにより、直結パスＰＳ１が遮断され、ＤＡ変換回路１０５の出力がＡＤ変換回路１０８に入力されないようにされる。
【００３０】
第１の測定モードでは、図６に破線で示されているように、スイッチＳＷ１はオンされるとともに、スイッチＳＷ４およびＳＷ５はそれぞれ信号をＧＩ挿入回路１０４とＧＩ除去回路１０９をバイパスさせるように切り替えられる。また、スイッチＳＷ３はＤＡ変換回路１０５の出力をロウパス・フィルタ１２４を通してＡＤ変換回路１０８に入力させる側に切り替えられる。信号をＧＩ挿入回路１０４とＧＩ除去回路１０９をバイパスさせることにより、ガード・インターバルが付加されていない信号について測定を行なうことができる。測定時にＩＦＦＴ回路１０３から単一周波数のテスト信号を発生させるようにした場合、ガード・インターバルが付加されないことによりテスト信号は連続したアナログ正弦波とすることができる。
【００３１】
上記ような経路でテスト信号がＡＤ変換回路１０８に入力されている状態でＡＤ変換回路１０８から出力される信号をＦＦＴ回路１１０で解析し、テスト制御＆調整回路１２０が解析結果に基づいて誤差校正回路ＣＡＬ２に調整信号を送ってＡＤ変換回路１０８の誤差が最小になるように特性を調整する。その後、次に述べるような第２測定モードに移行する。
【００３２】
第２の測定モードでは、図６に破線で示されているように、スイッチＳＷ１はオンされるとともに、スイッチＳＷ４およびＳＷ５はそれぞれ信号をＧＩ挿入回路１０４とＧＩ除去回路１０９をバイパスさせるように設定維持される。また、スイッチＳＷ３は、図６に破線で示されているように、ＤＡ変換回路１０５の出力を、ロウパス・フィルタ１２４を通さずにＡＤ変換回路１０８に入力させる側に切り替えられる。ロウパス・フィルタ１２４を通さないようにするのは、ＤＡ変換回路１０５の出力信号の全情報をＡＤ変換回路１０８に供給するためである。
【００３３】
ＡＤ変換回路１０８は第１測定モードで既に特性が校正されているため、上記のようにスイッチＳＷ３を切り替えることにより、ＦＦＴ回路１１０に入力される信号に含まれる誤差はほぼＤＡ変換回路１０５の誤差のみとみなすことができる。従って、ＡＤ変換回路１０８から出力される信号をＦＦＴ回路１１０で解析し、テスト制御＆調整回路１２０が解析結果に基づいて誤差校正回路ＣＡＬ１に調整信号を送ってＤＡ変換回路１０５の誤差が最小になるように特性を調整することができる。
【００３４】
本実施例の無線ＬＡＮ用ＬＳＩにおいては、ＤＡ変換回路１０５の特性誤差とＡＤ変換回路１０８の特性誤差が互いに相殺し合うような回路を使用している場合にも、以上の手順により特性の測定と校正を行なうことによって、ＤＡ変換回路１０５とＡＤ変換回路１０８の両方のアナログ回路の特性を校正することができる。
【００３５】
なお、ロウパス・フィルタ１２４として遮断周波数が十分に急峻なものを使用できる場合には、テスト信号として例えば奇数次高調波を多く含む矩形波を使用するのが望ましい。これにより、ＤＡ変換回路１０５の特性誤差の予測が容易となる。ＤＡ変換回路１０５とＡＤ変換回路１０８の特性の測定、校正では、上記のように先ずＤＡ変換回路１０５の出力をロウパス・フィルタ１２４を通して奇数次高調波成分を除去し、基本波のみＡＤ変換回路１０８に入力してＡＤ変換回路１０８の特性を校正する。
【００３６】
それから、奇数次高調波成分を含むテスト信号をＤＡ変換回路１０５で変換した出力をロウパス・フィルタ１２４を通さずにそのままＡＤ変換回路１０８に入力させる。矩形波テスト信号の高調波歪みの発生の仕方は理論的に求めることができるので、テスト制御＆調整回路１２０に理論値を記憶させておいて、ＦＦＴ回路１１０で解析された実測値と理論値との差を算出することによりＤＡ変換回路１０５の特性誤差を容易に知ることができる。
【００３７】
図７には、本発明を適用した無線ＬＡＮ用ＬＳＩの第３の実施例を示す。
この実施例は、ＩＦＦＴ回路１０３によりテスト信号を発生させる代わりに、専用の簡易テスト信号発生回路１２６を設け、テスト制御＆調整回路１２０からの制御信号で制御するようにしたものである。それ以外の構成は図６と同様であるので、重複した説明は省略する。
【００３８】
簡易テスト信号発生回路１２６は、例えばアナログ正弦波のテスト信号を発生したい場合には正弦波の波形データを記憶したメモリにより、また発生するテスト信号が三角波で良い場合にはアップダウンカウンタにより構成することができる。さらに、シフトレジスタを回して所定のパターンを発生するパターン発生回路などを簡易テスト信号発生回路１２６として用いるようにしても良い。
簡易テスト信号発生回路１２６を設ける方が制御回路を簡略化することができる場合や、インタリーブ＆マッピング回路１０２とＩＦＦＴ回路とが密接な関係に構成されていてテスト信号を発生させる指令コードを挿入するのが難しい場合があるので、そのような場合に本実施例を適用すると良い。
【００３９】
図８には、本発明を適用した無線ＬＡＮ用ＬＳＩの第４の実施例を示す。
通信システムにおいては、受信信号のＥＶＭ（エラー・ベクトル・マグニチュード）を検出して受信シンボルの判定レベルを変更したりすることがある。本実施例は、ＦＦＴ回路１１０の解析結果からＥＶＭを評価するＥＶＭ評価回路１１３が設けられた無線ＬＡＮ用ＬＳＩにおいて、ＥＶＭ評価回路１１３による評価結果に基づいてＤＡ変換回路１０５とＡＤ変換回路１０８の特性誤差を校正するようにものである。
【００４０】
ここで、ＥＶＭは、受信シンボルの送信シンボルからのずれすなわち送信シンボルと受信シンボルとのベクトル差であり、これには伝送路での歪みの他に、ＤＡ変換回路１０５やＡＤ変換回路１０８の特性誤差が含まれるので、ＥＶＭが最小になるように誤差校正回路ＣＡＬ１，ＣＡＬ２を調整することにより、ＤＡ変換回路１０５とＡＤ変換回路１０８の特性誤差を校正することができる。しかも、既に設けられているＥＶＭ評価回路１１３を利用するので、チップにＤＡ変換回路１０５やＡＤ変換回路１０８の特性測定機能を持たせる場合における回路のオーバーヘッドを少なくし、チップサイズの増大を抑えることができるという利点がある。検出されたＥＶＭは、それをチップ外部へ出力させることでマイクロプロセッサが受信状態を判定し、通信速度を落としたり使用チャネルや周波数帯を変更したりするのにも利用することができる。
【００４１】
図９には、本発明を適用した無線ＬＡＮ用ＬＳＩの第５の実施例を示す。
通信システムにおいては、受信信号のＢＥＲ（ビット・エラー・レート）を検出してそれをチップ外部へ出力してマイクロプロセッサが受信状態に応じて通信速度を落としたり、使用チャンネルや周波数帯を変更したりすることが考えられる。本実施例は、ＦＥＣデコーダ回路１１０でのエラー訂正処理過程で得られる情報からＢＥＲを評価するＢＥＲ評価回路１１４が設けられた無線ＬＡＮ用ＬＳＩにおいて、ＢＥＲ評価回路１１４による評価結果に基づいてＤＡ変換回路１０５とＡＤ変換回路１０８の特性誤差を校正するようにものである。
【００４２】
ここで、ＢＥＲは、受信データに含まれるエラーの量すなわちエラー発生率であり、これには伝送路でのノイズの影響の他に、ＤＡ変換回路１０５やＡＤ変換回路１０８の特性誤差が含まれるので、ＢＥＲが最小になるように誤差校正回路ＣＡＬ１，ＣＡＬ２を調整することにより、ＤＡ変換回路１０５とＡＤ変換回路１０８の特性誤差を校正することができる。しかも、既に設けられているＢＥＲ評価回路１１４を利用するので、チップにＤＡ変換回路１０５やＡＤ変換回路１０８の特性測定機能を持たせる場合における回路のオーバーヘッドを少なくし、チップサイズの増大を抑えることができるという利点がある。
【００４３】
なお、ＥＶＭ評価回路１１３とＢＥＲ評価回路１１４の両方を備えるＬＳＩおいては、ＥＶＭ評価回路１１３の評価結果を用いてＤＡ変換回路１０５とＡＤ変換回路１０８の特性誤差を校正する方が、ＢＥＲ評価回路１１４の評価結果を用いて校正を行なう場合よりも精度の高い校正が可能である。さらに、両方の評価結果を用いて校正する方がより精度が向上する。ただし、両方の評価、校正処理を行なうと時間がかかる上、ＢＥＲ評価回路１１４の評価結果を用いて校正を行なうように構成する方が、ＥＶＭ評価回路１１３の評価結果を用いて校正を行なうように構成する場合よりも付加すべき回路の量が少ない。従って、それぞれの方式の特徴を考えていずれの校正方式を採用するか両方を採用するか決定するのが望ましい。
【００４４】
図１０には、本発明を適用した無線ＬＡＮ用ＬＳＩの変形例を示す。上記第１〜第５の実施例においては、ＤＡ変換回路１０５とＡＤ変換回路１０８が一組しか示されていないが、ＲＦ送信信号を発生するため、位相が９０°ずれた発振信号を用いた直交変調が行なわれる。具体的には、図１０のように、ベースバンド信号にはＩ信号とＱ信号があり、それぞれに対応して２組のＤＡ変換回路１０５Ａ，１０５ＢとＡＤ変換回路１０８Ａ，１０８Ｂが設けられている。
【００４５】
そして、送信側ではＤＡ変換後のＩ信号とＱ信号で互いに位相が９０°ずれたローカル発振信号φ１，φ２をそれぞれミキサＭＩＸ１，ＭＩＸ２にて直交変調しかつアップコンバートした後、加算器ＡＤＤで合成し出力パワーアンプＰＡで増幅する。また、受信側では、ロウノイズアンプＬＮＡで増幅された受信信号をミキサＭＩＸ３，ＭＩＸ４でダウンコンバートしかつＩ信号とＱ信号に分離し、ＡＤ変換回路１０８Ａ，１０８Ｂでディジタル信号に変換するように構成される。なお、ＬＰＦは不要波やノイズを除去するロウパス・フィルタ、ＰＧＡは利得制御可能な可変利得アンプである。
【００４６】
図１０は、ベースバンド信号をＩ信号とＱ信号レベルまで落として表わしたときのＤＡ変換回路１０５Ａ，１０５ＢとＡＤ変換回路１０８Ａ，１０８Ｂとの間の直結パスと切替えスイッチの構成の仕方の一例が示されている。
具体的には、ＤＡ変換回路１０５Ａ，１０５ＢとＡＤ変換回路１０８Ａ，１０８Ｂとの間には、Ｉ信号に対応するＤＡ変換回路１０５ＡとＡＤ変換回路１０８Ａ、Ｑ信号に対応するＤＡ変換回路１０５ＢとＡＤ変換回路１０８Ｂをそれぞれ直結するパスの他に、Ｉ信号側とＱ信号側の回路を互いに交差結合するための直結パスが設けられるとともに、各パスには切替えスイッチＳＷａ１，ＳＷｂ１およびＳＷａ２，ＳＷｂ２が設けられている。
これにより、ＤＡ変換回路１０５Ａの出力をＡＤ変換回路１０８Ａ，１０８Ｂのいずれにも入力させることができるとともに、各ＡＤ変換回路１０８Ａ，１０８ＢにはＤＡ変換回路１０５Ａと１０５Ｂのいずれの出力も選択入力できるように構成されている。
【００４７】
かかる構成において、例えば図１０に実線で示されているように先ず各スイッチＳＷａ１〜ＳＷｂ１の接続を切替え設定することにより、ＤＡ変換回路１０５Ａの出力をＡＤ変換回路１０８Ａと１０８Ｂに共通に入力させた状態で特性の測定とＤＡ変換回路１０５ＡとＡＤ変換回路１０８Ａ，１０８Ｂの誤差校正を実施する。次に、図１０に破線で示すように、スイッチＳＷｂ１のみ切り替え、ＤＡ変換回路１０５Ａの出力をＡＤ変換回路１０８Ａに、またＤＡ変換回路１０５Ｂの出力をＡＤ変換回路１０８Ｂに入力させて、調整済みのＡＤ変換回路１０８Ａ，１０８Ｂを用いてＤＡ変換回路１０５Ａと１０５Ｂの特性誤差の校正を行なう。
【００４８】
上記のように、ＤＡ変換回路１０５Ａの出力をＡＤ変換回路１０８Ａと１０８Ｂに共通に入力させた状態でＡＤ変換回路１０８Ａ，１０８Ｂの校正を実施することにより、Ｉ信号側とＱ信号側のＡＤ変換回路の誤差を同じように校正することができ、両者のバランスをとることができる。つまり、ＡＤ変換回路１０８Ａと１０８Ｂが同じ誤差を有しＤＡ変換回路１０５Ａ，と１０５Ｂが異なる誤差を有する場合に、ＤＡ変換回路１０５Ａの出力をＡＤ変換回路１０８Ａに、またＤＡ変換回路１０５Ｂの出力をＡＤ変換回路１０８Ｂに入力してＩ信号側とＱ信号側で別々に校正を行なうと、ＡＤ変換回路１０８Ａと１０８Ｂの調整量が異なってしまうが、本実施例に従うと両者の調整量を同じにすることができ、Ｉ信号側とＱ信号側の特性のバランスを良好にすることができる。
【００４９】
上記のようなやり方の代わりに、ＤＡ変換回路１０５Ｂの出力をＡＤ変換回路１０８Ａと１０８Ｂに共通に入力させるように各スイッチＳＷａ１〜ＳＷｂ１の接続を設定した状態でＤＡ変換回路１０５ＢとＡＤ変換回路１０８Ａ，１０８Ｂの校正を実施した後、スイッチＳＷａ１のみ切り替え、ＤＡ変換回路１０５Ａの出力をＡＤ変換回路１０８Ａに、またＤＡ変換回路１０５Ｂの出力をＡＤ変換回路１０８Ｂに入力させて、調整済みのＡＤ変換回路１０８Ａ，１０８Ｂを用いてＤＡ変換回路１０５Ａと１０５Ｂの特性誤差の校正を行なうようにしても良い。
【００５０】
図１１には、本発明を適用した無線ＬＡＮ用ＬＳＩの第６の実施例を示す。この実施例では、図１に示されているＩＦＦＴ回路１０３よりも前段の回路１０１，１０２およびＦＦＴ回路１１０よりも後段の回路１１１，１１２並びにＧＩ挿入回路１０４とＧＩ除去回路１０９は図示が省略されている。特性測定・誤差校正時には、ＦＦＴ回路１１０に対して、ＧＩ除去回路１０９でガード・インターバルが除去された信号もしくはＧＩ挿入回路１０４とＧＩ除去回路１０９をバイパスした信号が入力される。
【００５１】
この実施例は、ＤＡ変換回路１０５の後段に設けられるロウパス・フィルタやアンプなどのアナログ回路の特性誤差を校正するようにしたものである。現在の半導体集積回路の製造プロセスにおいては、半導体チップ上に形成される容量や抵抗はトランジスタに比べてばらつきが大きいため、フィルタ回路をＤＡ変換回路などと共に同一の半導体チップ上に形成した場合、フィルタの特性ばらつきが大きくなる。また、可変利得アンプＰＧＡの誤差の影響も大きい。
【００５２】
そこで、本実施例では、送信側のロウパス・フィルタＬＰＦ１と受信側のロウパス・フィルタＬＰＦ２および可変利得アンプＰＧＡに誤差校正回路を設けて特性を調整可能に構成しておくと共に、送信側のロウパス・フィルタＬＰＦ１の後段に該フィルタを通過した信号を受信側の可変利得アンプＰＧＡの入力に直接供給するための直結パスＰＳ４とスイッチＳＷ６を設けている。また、直結パスを通過した信号をＡＤ変換した後にＦＦＴ回路１１０で周波数解析して、その解析結果から特性の誤差を算出しロウパス・フィルタＬＰＦ１，ＬＰＦ２および可変利得アンプＰＧＡの特性を調整するための信号を生成する特性評価・調整制御回路１２８を設けている。
【００５３】
さらに、本実施例では、ＦＦＴ回路１１０への入力を通常動作時の２倍にして測定感度を向上させるためのＦＦＴ入力補完制御回路１２９が設けられている。ロウパス・フィルタＬＰＦ１，ＬＰＦ２は、使用する搬送波の周波数帯よりも高い周波数の成分をカットするように設計されるが、フィルタ特性のばらつきは、図１２（Ｂ）に示すように、主として高周波領域でのゲインばらつきとして現われる。一方、ＦＦＴ回路１１０は使用可能な周波数帯の信号を扱えるように設計されるため、フィルタ特性のばらつきは、ＦＦＴ回路１１０の扱える周波数範囲の上限付近に偏っており、ＦＦＴ回路１１０によるフィルタ特性のばらつきの検出感度は中央付近に比べて低いので、ばらつきを正確に検出できない場合が考えられる。
【００５４】
そこで、本実施例では、ＦＦＴ入力補完制御回路１２９を設けてＦＦＴ回路１１０への入力を通常動作時の２倍にして測定感度を向上させるようにしている。具体的には、図１３に示すように、調整モード時には通常動作時に比べて２倍の速度でＦＦＴにデータが入力されるとともに、同一のデータが２度ずつ入力される。このような動作は、例えばＦＦＴ回路１１０を通常動作時の２倍の周波数のクロックで動作させることで可能である。
【００５５】
このようにすると、ＦＦＴ回路１１０への入力の周波数が見かけ上１／２に圧縮されるため、図１２（Ｂ）に示すように、ＦＦＴ回路から見たロウパス・フィルタＬＰＦ１，ＬＰＦ２のカットオフ領域が、ＦＦＴが扱える周波数範囲の中央付近に移動するため、フィルタの特性バラツキに対する測定感度が向上し精度の高い調整が可能となる。なお、図１２（Ａ）における各矢印はＤＡ変換回路１０５の出力を、また図１２（Ｂ）における各矢印はＦＦＴの出力を表わしている。
【００５６】
次に、本発明の応用例を、図１４を用いて説明する。この応用例は、アナログ信号をディジタル信号に変換して処理するシステムにおいて、ＡＤ変換回路を複数個設けて入力信号を時分割でＡＤ変換処理させ、マルチプレクサで時系列データに並べ換えることで低速のＡＤ変換回路であっても高速でＡＤ変換処理できるようにしたシステムに本発明を適用した場合の例である。かかる構成は、通信システムで受信信号を処理する場合のみならずディジタルカメラで画像データを処理する場合などにも適用することができる。
【００５７】
図１４に示されているように、アナログ入力信号を処理するフィルタやアンプなどからなるアナログフロントエンド部２００より入力された信号は、切替えスイッチＳＷ１０によりＡＤ変換回路２０８Ａ，２０８Ｂに交互に振り分けられ、時分割でＡＤ変換される。変換された信号はマルチプレクサ２０９により交互に取り出されてディジタル処理回路２３０に供給される。
【００５８】
この実施例においては、ＡＤ変換回路２０８Ａ，２０８Ｂにそれぞれオフセットおよびゲインを調整可能な誤差校正回路ＣＡＬ１，ＣＡＬ２が設けられている。これとともに、アナログ正弦波信号のようなテスト用のアナログ信号ＴＥＳＴを発生するテスト信号発生回路２２６と、本来のアナログ入力信号ＳＩＧの代わりにテスト用のアナログ信号ＴＥＳＴをＡＤ変換回路２０８Ａ，２０８Ｂに供給する切替えスイッチＳＷ１１，ＳＷ１２と、マルチプレクサ２０９からディジタル処理回路２３０に供給される信号を周波数解析するＦＦＴ回路２１０と、ＦＦＴ回路２１０による解析結果に基づいてＡＤ変換回路２０８Ａ，２０８Ｂの特性を評価し、誤差を少なくするように上記誤差校正回路ＣＡＬ１，ＣＡＬ２に対して調整信号を生成して供給する特性評価・調整制御回路２２０と、ＡＤ変換回路２０８Ａ，２０８Ｂの動作クロック信号ＣＬＫを遅延させると共にその遅延時間を変更可能な可変遅延回路２４０とが設けられている。
【００５９】
上記特性評価・調整制御回路２２０は、ＦＦＴ回路２１０による解析結果に基づいて可変遅延回路２４０における遅延時間も調整する制御信号も生成可能に構成されている。可変遅延回路２４０における遅延時間を調整することにより、位相誤差を校正することができる。
【００６０】
図１５には、ＡＤ変換回路２０８Ａと２０８Ｂに特性誤差がない場合におけるテスト信号ＴＥＳＴと、ＡＤ変換回路２０８Ａ，２０８Ｂの出力と、マルチプレクサ２０９の出力のタイミングが示されている。また、図１６（Ａ）〜（Ｃ）には、ＡＤ変換回路２０８Ａと２０８Ｂにオフセット誤差がある場合と、ＡＤ変換回路２０８Ａと２０８Ｂにゲイン誤差がある場合と、ＡＤ変換回路２０８Ａと２０８Ｂに位相誤差がある場合におけるＡＤ変換回路２０８Ａ，２０８Ｂの出力データをアナログ値として示した変化パターンがそれぞれ示されている。
【００６１】
さらに、図１７（Ａ）〜（Ｃ）には、ＡＤ変換回路２０８Ａと２０８Ｂにオフセット誤差（０．３Ｖ）がある場合と、ＡＤ変換回路２０８Ａと２０８Ｂにゲイン誤差（３０％）がある場合と、ＡＤ変換回路２０８Ａと２０８Ｂに位相誤差（９０°）がある場合におけるＦＦＴ回路２１０の出力の変化パターンがそれぞれ示されている。なお、図１７（Ａ）〜（Ｃ）は、特に制限されるものでないが、ＡＤ変換回路２０８Ａと２０８Ｂのサンプリング数が１周期当たり６４回である場合を示している。
【００６２】
図１７より、ＡＤ変換回路２０８Ａと２０８Ｂにオフセット誤差がある場合にはエラーがＦＦＴ結果のＮ／２ポイント目に集中して現われ、ＡＤ変換回路２０８Ａと２０８Ｂにゲイン誤差がある場合と位相誤差がある場合にはエラーが（Ｎ／２）±１ポイント目に集中して現われる。従って、Ｎ／２ポイント目のレベルを評価関数とすることによりＡＤ変換回路２０８Ａと２０８Ｂ間のオフセット誤差を調整することが可能となることが分かる。
【００６３】
一方、ゲイン誤差がある場合と位相誤差については、いずれも（Ｎ／２）±１ポイント目にエラーが集中するため両者を区別することはできないが、ＦＦＴ回路２１０の出力をゲイン誤差と位相誤差の変数として図示すると、図１８のようになる。
【００６４】
図１８を参照すると明らかなように、ＦＦＴの出力値が最小となるポイントは、ゲイン誤差と位相誤差が共に「０」となる点である。従って、（Ｎ／２）±１ポイント目のレベルを評価関数として、ゲイン誤差が小さくなる方向への調整と位相誤差が小さくなる方向への調整とを交互に繰返し行なうことにより、ＡＤ変換回路２０８Ａと２０８Ｂの特性を最終的にＦＦＴの出力値が最小となるポイントに近づけることができる。
【００６５】
なお、図１４の応用例では誤差検出のためにＦＦＴ回路を設けているが、Ｎ／２ポイント目と（Ｎ／２）±１ポイント目のレベルのみを評価対象として評価するシステムはＦＦＴ回路でなく掛け算器と加算器を組み合わせたような比較的簡単な回路で構成することが可能である。
【００６６】
以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、上記実施例では、ＦＦＴの解析結果に基づいてテスト制御＆調整回路１２０からＤＡ変換回路やＡＤ変換回路に設けられている誤差校正回路ＣＡＬ１，ＣＡＬ２に調整制御信号を送るようにしているが、誤差校正回路ＣＡＬ１，ＣＡＬ２がヒューズの切断により誤差を校正するような回路で構成する場合には、ＦＦＴの解析結果をチップ外部へ出力させ、レーザ照射装置等がそれに基づいてヒューズの切断を行なうように構成しても良い。
【００６７】
また、ヒューズの代わりにチップ内部にフラッシュメモリのような不揮発性メモリを設けて、ＦＦＴの解析結果に基づくＤＡ変換回路やＡＤ変換回路の誤差校正情報を不揮発性メモリに記憶させて出荷するようにしても良い。さらに、ＤＡ変換回路やＡＤ変換回路の誤差校正情報を記憶する不揮発性メモリは、ＤＡ変換回路やＡＤ変換回路、ＦＦＴ等が形成された通信用ＬＳＩチップでなく、他のメモリであっても良い。
【００６８】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
すなわち、本発明に従うと、ＤＡ変換回路やＡＤ変換回路のようなアナログ回路およびＦＦＴ回路を内蔵した通信用半導体集積回路において、着目するアナログ回路の通常動作に悪影響を与える付加回路を設けることなく、内蔵ＦＦＴ回路を利用して内蔵アナログ回路を高い精度で評価することができるようになる。
【００６９】
また、ＤＡ変換回路やＡＤ変換回路のようなアナログ回路およびＦＦＴ回路を内蔵した通信用半導体集積回路において、高性能のアナログテスタを用いることなくアナログ回路を高い精度で評価することができ、さらにその評価結果に基づいてアナログ回路の特性誤差を校正することができるようになるという効果がある。
【図面の簡単な説明】
【図１】本発明を適用して好適なＩＥＥＥ８０２．１１ａ規格に従った無線ＬＡＮシステムに使用される通信用ＬＳＩの第１の実施例を示すブロック図である。
【図２】第１の実施例の通信用ＬＳＩの変形例を示すブロック図である。
【図３】実施例の通信用ＬＳＩに内蔵されるＤＡ変換回路の具体的な回路例を示す回路図である。
【図４】実施例の通信用ＬＳＩに内蔵されるＡＤ変換回路の具体的な回路例を示す回路図である。
【図５】図５（Ａ）は図３のＤＡ変換回路の誤差特性、図５（Ｂ）は図４のＡＤ変換回路の誤差特性を示す特性図である。
【図６】本発明を適用して好適なＩＥＥＥ８０２．１１ａ規格に従った無線ＬＡＮシステムに使用される通信用ＬＳＩの第２の実施例を示すブロック図である。
【図７】ＩＥＥＥ８０２．１１ａ規格に従った無線ＬＡＮシステムに使用される通信用ＬＳＩの第３の実施例を示すブロック図である。
【図８】ＩＥＥＥ８０２．１１ａ規格に従った無線ＬＡＮシステムに使用される通信用ＬＳＩの第４の実施例を示すブロック図である。
【図９】ＩＥＥＥ８０２．１１ａ規格に従った無線ＬＡＮシステムに使用される通信用ＬＳＩの第５の実施例を示すブロック図である。
【図１０】ＩＥＥＥ８０２．１１ａ規格に従った無線ＬＡＮシステムに使用される通信用ＬＳＩの変形例を示すブロック図である。
【図１１】ＩＥＥＥ８０２．１１ａ規格に従った無線ＬＡＮシステムに使用される通信用ＬＳＩの第６の実施例を示すブロック図である。
【図１２】第６の実施例におけるロウパス・フィルタの特性とＦＦＴ回路のサンプリング周波数の変更による見かけ上のロウパス・フィルタの特性を示す周波数特性図である。
【図１３】第６の実施例におけるＦＦＴ回路の通常動作時とテスト時のサンプリングタイミングの関係を示すタイミングチャートである。
【図１４】本発明の他の応用例を示すブロック図である。
【図１５】図１４の応用例における、ＤＡ変換回路とＡＤ変換回路およびマルチプレクサの出力タイミングを示すタイミングチャートである。
【図１６】（Ａ）〜（Ｃ）は、図１４の応用例において２つのＡＤ変換回路２０８Ａと２０８Ｂにオフセット誤差がある場合と、ゲイン誤差がある場合と、サンプリングタイミングに位相誤差がある場合におけるＡＤ変換回路２０８Ａ，２０８Ｂの出力データの変化パターンを示す説明図である。
【図１７】（Ａ）〜（Ｃ）は、図１４の応用例において２つのＡＤ変換回路２０８Ａと２０８Ｂにオフセット誤差（０．３Ｖ）がある場合と、ゲイン誤差（３０％）がある場合と、位相誤差（９０°）がある場合におけるＦＦＴ回路の出力の変化パターンの特徴を示す説明図である。
【図１８】図１４の応用例において２つのＡＤ変換回路２０８Ａと２０８Ｂにゲイン誤差（３０％）と位相誤差（９０°）がある場合におけるＦＦＴ回路の出力を、ゲイン誤差と位相誤差を変数として表わしたグラフである。
【符号の説明】
１０１　ＦＥＣエンコーダ
１０２　インタリーブ＆マッピング処理回路
１０３　ＩＦＦＴ回路（逆高速フーリエ変換回路）
１０４　ガード・インターバル挿入回路
１０５　ＤＡ変換回路
１０６　アップコンバート回路
１０７　ダウンコンバート回路
１０８　ＡＤ変換回路
１０９　ガード・インターバル除去回路
１１０　ＦＦＴ回路（高速フーリエ変換回路）
１１１　デマッピング＆デインタリーブ回路
１１２　ＦＥＣデコーダ回路
１２０　テスト制御＆調整回路
１２１　指令コード生成回路
１２３　バスインタフェース回路
１２４　ロウパス・フィルタ
１２６　簡易テスト信号発生回路
１２８　特性評価・調整制御回路
１２９　ＦＦＴ入力補完制御回路
１３０　内部制御回路
ＣＡＬ１，ＣＡＬ２　誤差校正回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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