(57)【要約】【課題】フローティングゲート型ＡＰＳ（アクティブ画素センサ）画素を操作する方法を提供する。【解決手段】Ｐ型シリコンの基板１０にＮウェル１２が形成され、ＮウェルにＰウェル１４が形成される。約２５オングストローム膜厚の酸化薄膜上にゲート１８を形成し、このゲートでＰウェルの一部とＮウェルの一部を直に覆う。Ｐウェル中のＰ+コンタクトはリセット電圧源に接続でき、これにより画素をリセットする。画素のリセットはＰウェルと通常、グランド電位に保持される基板間の電位をセットすることで行われる。画素をリセットする際に、トンネル電流がゲート酸化薄膜１８を通り抜けてフローティングゲート１６の電位を設定する。電荷集積期間中は、光信号等の画素入力信号により画素の電位が変化する。電荷集積期間終了後、フローティングゲートの電位は画素入力信号に相当する分だけ変わる。【選択図】  図１
2004260186.tif 000002
【特許請求の範囲】
【請求項１】
Ｐ型シリコンの基板を用意するステップと、
Ｎ型シリコンであり、コンタクト領域をもたないＮウェルを上記基板に形成するステップと、
Ｐ型シリコンのＰウェルを上記Ｎウェルに形成するステップと、
Ｐ+型シリコンであり、上記Ｐウェルに形成される唯一のコンタクト領域であるコンタクト領域を上記Ｐウェルに形成するステップと、
ゲート酸化膜を通り抜けてトンネル現象を許容する程度に十分薄い膜厚のゲート酸化膜を上記基板上に形成するステップと、
上記Ｐウェルの一部及び上記Ｎウェルの一部を直に覆うフローティングゲートであって、当該フローティングゲートの唯一の電気的接続として当該フローティングゲートの電位を決定するゲート電位決定手段が接続されるフローティングゲートを上記ゲート酸化膜上に形成するステップと、
リセット期間において、上記Ｐウェルと上記基板間の電位をリセットして、上記Ｐウェルと上記フローティングゲート間のトンネル電流により上記フローティングゲート電位をリセットするステップと、
上記リセット期間に後続する電荷集積期間において、上記Ｐウェルと上記Ｎウェル間のＰＮ接合面に電荷を蓄積するステップと、
上記電荷集積期間の終了後、上記フローティングゲート電位を読み出するステップと、
を含むフローティングゲート型画素操作方法。
【請求項２】
上記Ｐウェルと上記Ｎウェル間のＰＮ接合面に蓄積される電荷は上記積分期間において上記Ｐウェルと上記Ｎウェルに入射する光量に関係することを特徴とする、請求項１記載の方法。
【請求項３】
上記Ｐウェルと上記基板間の電位をリセットするリセット手段と上記Ｐウェルに形成された上記コンタクト領域間に電気接続部を形成するステップと、
上記フローティングゲートと上記ゲート電位決定手段間に電気接続部を形成するステップと、
をさらに含むことを特徴とする、請求項１記載の方法。
【請求項４】
上記Ｐウェルと上記Ｎウェル間のＰＮ接合によりフォトダイオードが形成されることを特徴とする、請求項１記載の方法。
【請求項５】
上記ゲート酸化膜の膜厚は３０オングストローム以下であることを特徴とする、請求項１記載の方法。
【請求項６】
上記Ｐウェルと上記基板間の電位をリセットするステップはリセットトランジスタにより達成されることを特徴とする、請求項１記載の方法。
【請求項７】
上記ゲート電位決定手段はソースフォロワ型トランジスタ回路で構成されることを特徴とする、請求項１記載の方法。
【請求項８】
Ｎ型シリコンの基板を用意するステップと、
Ｐ型シリコンであり、コンタクト領域をもたないＰウェルを上記基板に形成するステップと、
Ｎ型シリコンのＮウェルを上記Ｐウェルに形成するステップと、
Ｎ+型シリコンであり、上記Ｎウェルに形成される唯一のコンタクト領域になるコンタクト領域を上記Ｎウェルに形成するステップと、
ゲート酸化膜を通り抜けるトンネル現象が起きる程度に薄い膜厚のゲート酸化膜を上記基板上に形成するステップと、
上記Ｎウェルの一部及び上記Ｐウェルの一部を直に覆うフローティングゲートであって、当該フローティングゲートの唯一の電気的接続として当該フローティングゲートの電位を決定するゲート電位決定手段が接続されるフローティングゲートを上記ゲート酸化膜上に形成するステップと、
リセット期間において、上記Ｎウェルと上記基板間の電位をリセットして、上記Ｎウェルと上記フローティングゲート間のトンネル電流により上記フローティングゲート電位をリセットするステップと、
上記リセット期間に後続する電荷集積期間において、上記Ｎウェルと上記Ｐウェル間のＰＮ接合面に電荷を蓄積するステップと、
上記電荷集積期間の終了後、上記フローティングゲート電位を読み出すステップと、
を含むフローティングゲート型画素操作方法。
【請求項９】
上記Ｎウェルと上記Ｐウェル間のＰＮ接合面に蓄積される電荷は上記積分期間において上記Ｎウェルと上記Ｐウェルに入射する光量に関係することを特徴とすることを特徴とする、請求項８記載の方法。
【請求項１０】
上記Ｎウェルと上記基板間の電位をリセットするリセット手段と上記Ｎウェルに形成された上記コンタクト領域間に電気接続部と、上記フローティングゲートと上記ゲート電位決定手段間に電気接続部とを形成するステップと、
をさらに含む、請求項８記載の方法。
【請求項１１】
上記Ｎウェルと上記Ｐウェル間のＰＮ接合によりフォトダイオードが形成されることを特徴とする、請求項８記載の方法。
【請求項１２】
上記ゲート酸化膜の膜厚は３０オングストローム以下であることを特徴とする、請求項８記載の方法。
【請求項１３】
リセットトランジスタにより上記Ｎウェルと上記基板間の電位をリセットすることを特徴とする、請求項８記載の方法。
【請求項１４】
上記ゲート電位決定手段はソースフォロワ型トランジスタ回路で構成されることを特徴とする、請求項８記載の方法。
【請求項１５】
Ｐ型シリコンの基板と、
Ｎ型シリコンであり、コンタクト領域をもたない、上記基板に形成されるＮウェルと、
上記Ｎウェルに形成されるＰ型シリコンのＰウェルと、
Ｐ+型シリコンであり、上記Ｐウェルに形成される唯一のコンタクト領域になる、上記Ｐウェルに形成されるコンタクト領域と、
ゲート酸化膜を通り抜けるトンネル現象を許容する程度に十分薄い膜厚を有する、上記基板上に形成されるゲート酸化膜と、
上記Ｐウェルの一部及び上記Ｎウェルの一部を直に覆う、上記ゲート酸化膜上に形成されるフローティングゲートと、
上記Ｐウェルと上記基板間の電位をリセットするリセット手段と、
上記ゲートの電位を読み出す手段と、を備え、
上記フローティングゲートの唯一の電気的接続は、当該フローティングゲートの電位を決定する手段に上記フローティングゲートを接続することを特徴とする、フローティングゲート型画素。
【請求項１６】
上記Ｐウェルと上記基板間の電位をリセットするリセット手段と上記Ｐウェルに形成された上記コンタクト領域間の電気接続部と、
上記フローティングゲートと該フローティングゲートの上記ゲート電位決定手段間の電気接続部と、
をさらに含む、請求項１５記載のフローティングゲート型画素。
【請求項１７】
上記Ｐウェルと上記Ｎウェル間のＰＮ接合によりフォトダイオードが形成されることを特徴とする、請求項１５記載のフローティングゲート型画素。
【請求項１８】
上記ゲート酸化膜の膜厚は３０オングストローム以下であることを特徴とする、請求項１５記載のフローティングゲート型画素。
【請求項１９】
上記リセット手段はリセットトランジスタで構成されることを特徴とする、請求項１５記載のフローティングゲート型画素。
【請求項２０】
上記ゲート電位決定手段はソースフォロワ型トランジスタ回路で構成されることを特徴とする、請求項１５記載のフローティングゲート型画素。
【請求項２１】
Ｎ型シリコンの基板と、
Ｐ型シリコンであり、コンタクト領域をもたない、上記基板に形成されるＰウェルと、
Ｎ型シリコンであり、上記Ｐウェルに形成されるＮウェルと、
Ｎ+型シリコンであり、上記Ｎウェルに形成される唯一のコンタクト領域になる、上記Ｎウェルに形成されるコンタクト領域と、
ゲート酸化膜を通り抜けるトンネル現象を許容する程度に薄い膜厚を有する、上記基板上に形成されるゲート酸化膜と、
上記Ｎウェルの一部及び上記Ｐウェルの一部を直に覆う、上記ゲート酸化膜上に形成されるフローティングゲートと、
上記Ｎウェルと上記基板間の電位をリセットするリセット手段と、
上記フローティングゲートの電位を決定する手段と、を備え、上記フローティングゲートの唯一の電気的接続は、上記フローティングゲートの電位を決定する手段へ上記フローティングゲートを接続する、
フローティングゲート型画素。
【請求項２２】
上記Ｎウェルと上記基板間の電位をリセットするリセット手段と上記Ｎウェルに形成された上記コンタクト領域間の電気接続部と、
上記フローティングゲートと上記ゲート電位決定手段間の電気接続部と、
をさらに含む、請求項２１記載のフローティングゲート型画素。
【請求項２３】
上記Ｎウェルと上記Ｐウェル間のＰＮ接合によりフォトダイオードが形成されることを特徴とする、請求項２１記載のフローティングゲート型画素。
【請求項２４】
上記ゲート酸化膜の膜厚は３０オングストローム以下であることを特徴とする、請求項２１記載のフローティングゲート型画素。
【請求項２５】
上記リセット手段はリセットトランジスタで構成されることを特徴とする、請求項２１記載のフローティングゲート型画素。
【請求項２６】
上記ゲート電位決定手段はソースフォロワ型トランジスタ回路で構成されることを特徴とする、請求項２１記載のフローティングゲート型画素。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はトンネルフローティングゲート型ＡＰＳ画素に関し、特に画素の動作において酸化薄膜のトンネル電流を有効利用する技術に関する。
【背景技術】
【０００２】
ゲート酸化膜が極薄膜になるＣＭＯＳ型ＡＰＳ画素構造では、ゲート酸化膜を通り抜けるトンネル電流が発生する。このような画素の動作ではこの種のトンネル電流を考慮しなければならない。
【０００３】
Stam等の米国特許第6,008,486号には光センサの有効積分期間を長くする方法が記載されている。いくつかの実施形態では、フローティング拡散が画素のオペレーションに使用されているが、一実施形態では、フローティング拡散の代わりにフローティングゲート（浮遊ゲート）を使用している。
【０００４】
Chiの米国特許第6,501,109B1号にはポリシリコンのフローティングゲートを利用して半導体基板にアクティブ画素センサ（ＡＰＳ）セルを形成する技術が記載されている。
Seitzの米国特許第5,936,866号にはプログラム可能動的性能を持つ光電半導体光検出素子を記載している。少なくとも１つの実施形態では、トンネル電流によりアナログ量の電荷が供給されるフローティングゲートが使用される。
【０００５】
Jingの米国特許第6,350,979B1号には櫛構造のフローティングゲートを設けたＣＭＯＳイメージセンサが記載されている。
Fossum等の米国特許第6,166,768号にはＣＭＯＳ集積回路により形成される、フローティングゲート型画素によるアクティブ画素センサ（ＡＰＳ）アレーが記載されている。
【０００６】
Chi等の米国特許第5,608,243号にはスプリットゲートを利用したスプリットゲート型ＭＯＳトランジスタアクティブ画素センサセルが記載されている。
Ackland等の米国特許第5,541,402号には非破壊読み出し可能なフローティングゲート型画素ノードとソースフォロワ型出力回路を有するイメージ画素が記載されている。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
０．１３ミクロンプロセスによるＡＰＳ画素の設計においては、暗電流とゲートトンネル電流が大きくなって問題になる。ＣＭＯＳプロセス技術の微細化に伴いゲート酸化膜の膜厚も薄くなる。この種のゲート酸化膜は約２５オングストロームの薄膜になるため、トンネル電流がゲート酸化膜を通り抜ける。多くの場合、このようなトンネル電流はＣＭＯＳ画素の設計を困難にする問題であると考えられてきた。これに対し、本発明が提供する画素設計はトンネル電流により悪影響を受けることはなく、フローティングゲートのトンネル電流を積極的に利用することで、フローティングゲートのバイアス電圧を設定するとともに画素入射光に対応する電圧信号をフローティングゲート上に発生させる。フローティングゲートは、フローティングゲート電位決定手段に接続される以外にはどれにも接続されない。
【０００８】
本発明の主目的はフローティングゲート型ＡＰＳ（アクティブ画素センサ）画素を操作する方法を提供することである。
本発明の他の目的はフローティングゲート型ＡＰＳ画素を提供することである。
【課題を解決するための手段】
【０００９】
以上の目的を達成するために、Ｐ型シリコンの基板にＮウェルを形成する。このＮウェルにＰウェルを形成する。約２５オングストローム膜厚の酸化薄膜上にゲートを形成し、このゲートでＰウェルの一部とＮウェルの一部を直に覆う。Ｐウェル中のＰ+コンタクトは代表的にリセットトランジスタを介してリセット電圧源に接続でき、これにより画素がリセットされる。画素のリセットはＰウェルと通常、グランド電位に保持される基板間の電位をセットすることで行われる。画素をリセットする際に、トンネル電流がゲート酸化薄膜を通り抜けてフローティングゲートの電圧を設定する。電荷集積サイクル中は、光信号等の画素入力信号により画素の電位が変化する。トンネル電流がゲート酸化膜を通り抜けて、電荷集積サイクル終了後、フローティングゲートの電位は画素入力信号に関係する量だけ変化している。そこで、フローティングゲートの電位を読み出すことで画素入力信号を決定できる。
【００１０】
また、Ｐ型基板に代えＮ型基板を、Ｎウェルに代えＰウェルを、Ｐウェルに代えＮウェルを、Ｐ+コンタクト領域に代えＮ+コンタクト領域を用いても本発明の画素を形成できる。
【発明を実施するための最良の形態】
【００１１】
図１に例としてフローティングゲート型画素の断面図を示す。通常はＰ型エピタキシャルシリコン基板であるＰ型シリコン基板１０にＮウェル１２が形成される。このＮウェル１２にＰウェル１４が形成される。この画素構造に対する唯一のコンタクトはＰウェル１４にあり、１つのＰ+型コンタクト２０として図１に示してある。このＰ+型コンタクト２０は画素のリセットを可能にするもので、ソース／ドレイン領域として機能する。基板１０にはゲート酸化膜１８が形成され、このゲート酸化膜１８上にゲート電極１６が形成される。図１にはゲート電極１６の２つの断面が示されるが、両断面は同一のゲート電極１６の一部である。ゲート電極１６は例えばドーナツ状の閉じた形状で、出力端子２２に接続される。ゲート酸化膜１８とゲート電極１６はＰウェル１４の一部、Ｎウェル１２の一部、及びＰウェル１４とＮウェル１２間のＰＮ接合面と画素表面１１の交差部を直に覆う。図１では採用してないが、ゲート酸化膜１８は画素表面１１全体を覆ってもよい。出力端子２２に接続される出力増幅器３４によりフローティングゲート１６の電位を読み出す。
【００１２】
図２にフローティングゲート型画素の上面図を示す。ドーナツ状になったゲート電極１６が図２に示される。図２に破線で示すＰウェル１４の周縁はＰウェル１４とＮウェル１２間のＰＮ接合面１５と画素表面１１が交差する交差部でもある。図１は図２の線１−１’に沿ってとったフローティングゲート型画素の断面図である。ゲート電極１６は代表的にポリシリコンで形成されるが他の導電材を使用してもよい。ゲート酸化膜１８は非常に薄くてトンネル電流が通り抜ける。ゲート酸化膜１８の膜厚は３０オングストローム以下であり、代表的には約２５オングストロームである。図１と図２に示すように、ゲート電極１６はＮウェル１２の一部とＰウェル１４の一部を直に覆っている。
【００１３】
図３に本発明のトンネルフローティングゲート型画素の回路図を示す。ダイオード３０は図１のＮウェル１２とＰ型基板１０間に形成されるＰＮ接合を表している。ＰＭＯＳトランジスタ３２はリセット端子２４の付いたフローティングゲート構造を表す。図１に示すＰ+型コンタクト２０はソース／ドレイン領域として機能するもので、図３ではＰＭＯＳトランジスタ３２においてソースとドレイン領域が電気接続された形で示される。出力端子２２に接続される出力増幅器３４でフローティングゲート１６の電位を読み出す。
【００１４】
以下、図１と図３を参照してこのトンネルフローティングゲート型画素を説明する。フローティングゲート型画素をリセットするには、リセット端子２４をＰ型基板に対して正電位、例えばＶDDにセットして、Ｎウェル１２とＰ型基板１０間のＰＮ接合ｗｐ表すダイオード３０に逆バイアスをかける。また、このリセット端子２４電位によりトンネル電流がゲート酸化膜１８を通り抜けＰウェル１４とフローティングゲート電極１６間に流れて、フローティングゲート電極１６を初期電位に設定する。次にリセット端子２４を回路から切り離して電荷集積期間中、浮遊状態にする。電荷集積期間中は、Ｎウェル１２とＰ型基板１０間のＰＮ接合に蓄積される電荷が外部からの画素入力信号、例えば光エネルギーにより変化し、これによりＮウェル１２とＰウェル１４の電位が変わる。このＰウェル１４電位の変化によりトンネル電流がゲート酸化膜１８を通り抜けＰウェル１４とフローティングゲート電極１６間に流れるため、再度、フローティングゲート１６の電位が変化する。電荷集積期間の終了後は、出力端子２２に接続した増幅器３４によりフローティングゲート１６の電位変化を読み出す。この説明において基準となる電位はＰ型基板１０電位であり、代表的に基板１０はグランド電位に保持される。
【００１５】
図４に示す本発明のフローティングゲート型画素においてＮＭＯＳトランジスタ４０は画素をリセットするためのリセットトランジスタである。図４にはフローティングゲート電極１６の電位を読み出すソースフォロワ型トランジスタ回路も示してある。このソースフォロワ回路はＮＭＯＳトランジスタである第１のトランジスタ４２とＰＭＯＳトランジスタである第２のトランジスタ４４で構成される。なお、他の回路手段により画素のリセットとゲート電極１６電位の読み出しを行うようにしてもよい。
【００１６】
０．１３ミクロンプロセス技術の場合、ゲート酸化膜は極薄膜になり、トンネル電流がゲート酸化膜を通り抜けて大きな問題になる。本発明のフローティングゲート型画素では画素の動作と読み出しにトンネル電流を有効利用している。本発明のフローティングゲート型画素の場合、リセットトランジスタは完全に画素から除去、削除できる。この画素リセットトランジスタの除去により貴重な画素のスペースを確保できるとともに、リセットトランジスタのトンネル電流に起因する問題を回避できる。
【００１７】
以上、Ｐ型基板１０にＮウェル１２を形成し、Ｎウェル１２にＰウェル１４を形成し、Ｐウェル１４にＰ+コンタクト２０を形成するという形態について本発明のフローティングゲート型画素を説明した。当業者には直ちに明らかなように、図１と図４において、Ｎ型基板１０にＰウェル１２を、Ｐウェル１２にＮウェル１４を、Ｎウェル１４にＮ+コンタクト２０を形成する形態でも本発明を実施できる。この代替実施形態において、リセットトランジスタ４０はＰＭＯＳトランジスタになり、ソースフォロワ回路の第１のトランジスタ４２はＰＭＯＳトランジスタに、第２のトランジスタ４４はＮＭＯＳトランジスタになる。
【００１８】
以上、好ましい実施形態について本発明を詳細に図示して説明したが、当業者には明らかなように本発明の趣旨、範囲から逸脱することなく形態及び詳細について様々な変更が可能である。
【図面の簡単な説明】
【００１９】
【図１】本発明のフローティングゲート型画素の断面図を示す。
【図２】本発明のフローティングゲート型画素の上面図を示す。
【図３】フローティングゲート型画素のリセットと読み出しを行う回路の回路図を示す。
【図４】本発明のフローティングゲート型画素の断面図とともに、フローティングゲート型画素をリセットするリセットトランジスタ及びフローティングゲート型画素を読み出すソースフォロワ回路を示す。
【符号の説明】
【００２０】
１０      Ｐ型シリコン基板
１１      画素表面
１２      Ｎウェル
１４      Ｐウェル
１６      フローティングゲート
１８      ゲート酸化膜
２４      リセット端子
【図１】
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【図２】
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【図３】
2004260186.tif 000005
【図４】
2004260186.tif 000006
【外国語明細書】
2004260186000001.pdf