(57)【要約】【課題】電気時分割多重技術を採用する光通信システム内の受信器等に使用して好適なデマルチプレクサに関し、デマルチプレクス動作の高速性を保ったまま、消費電力の低減化を図る。【解決手段】信号分離用のフリップフロップ２７、３１を構成する初段のＤラッチ２８、３２は、ビットレートを１０Ｇｂ／ｓとする電気信号に対応する動作速度を持つものとし、初段以外のＤラッチ２９、３０、３３は、ビットレートを６．７Ｇｂ／ｓとする電気信号に対応する動作速度を持つ低速用のＤラッチとする。【選択図】    図１
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【特許請求の範囲】
【請求項１】
複数のラッチ回路を縦列接続し、時分割多重信号が分配される信号分離用の複数のフリップフロップを有するデマルチプレクサであって、
前記複数のラッチ回路のうち、初段以外のラッチ回路は、初段のラッチ回路よりも動作速度を低速とされていることを特徴とするデマルチプレクサ。
【請求項２】
前記初段以外のラッチ回路は、前記初段のラッチ回路と比較して、電流源をなすトランジスタによる駆動電流が小さくなるように構成されていることを特徴とする請求項１記載のデマルチプレクサ。
【請求項３】
前記初段以外のラッチ回路は、前記初段のラッチ回路と比較して、電流源をなすトランジスタにフィードバックをかけるための抵抗の値を大きくされていることを特徴とする請求項２記載のデマルチプレクサ。
【請求項４】
前記初段以外のラッチ回路は、前記初段のラッチ回路と直流バイアスの大きさを同一とされていることを特徴とする請求項２記載のデマルチプレクサ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電気時分割多重技術（ＥＴＤＭ）を採用する光通信システム内の受信器等に使用して好適なデマルチプレクサ（ＤＥＭＵＸ）に関する。
【０００２】
伝送容量を増やす技術である電気時分割多重技術を採用する光通信システムでは、送信器には複数チャネルの電気信号を単一チャネルの電気信号に多重化するマルチプレクサ（ＭＵＸ）が必須であり、受信器には多重化された単一チャネルの電気信号を複数チャネルの電気信号に戻すデマルチプレクサが必須である。
【０００３】
【従来の技術】
図７は従来の１：２デマルチプレクサの一例を示す回路図である。図７中、１は３個のＤラッチ２、３、４を縦列接続してなる信号分離用のマスタ・スレーブ・マスタ型のＤフリップフロップ（Ｍａｓｔｅｒ−Ｓｌａｖｅ−Ｍａｓｔｅｒ  Ｄ−ＦＦ）、５は２個のＤラッチ６、７を縦列接続してなる信号分離用のマスタ・スレーブ型のＤフリップフロップ（Ｍａｓｔｅｒ−Ｓｌａｖｅ  Ｄ−ＦＦ）である。
【０００４】
図８はＤラッチ２、３、４、６、７の構成を示す回路図である（例えば、特許文献１参照）。Ｄラッチ２、３、４、６、７はＣＭＬ（ｃｕｒｒｅｎｔ  ｍｏｄｅ  ｌｏｇｉｃ）の一種であるＳＣＦＬ（ｓｏｕｒｃｅ  ｃｏｕｐｌｅｄ  ＦＥＴ  ｌｏｇｉｃ）を用いたエッジトリガ型のラッチ回路で構成されており、ビットレートを１０Ｇｂ／ｓとする電気信号に対応する動作速度を持つように回路定数が設定されている。
【０００５】
図８中、ＧＮＤは接地電源、ＶＳＳは負電源、Ｄは正相データ入力端子、ＮＤは逆相データ入力端子、Ｃは正相クロック入力端子、ＮＣは逆相クロック入力端子、Ｑは正相データ出力端子、ＮＱは逆相データ出力端子である。
【０００６】
また、８〜１６はトランジスタ（例えば、ＨＥＭＴ：ｈｉｇｈ  ｅｌｅｃｔｒｏｎ  ｍｏｂｉｌｉｔｙ  ｔｒａｎｓｉｓｔｏｒ）であり、トランジスタ８、９は正相入力データ及び逆相入力データが入力される差動対を構成し、トランジスタ１０、１１は正相出力データ及び逆相出力データが入力される差動対を構成している。
【０００７】
また、トランジスタ１２、１３は正相クロック及び逆相クロックが入力される差動対を構成し、トランジスタ１４、１５はソースホロア回路を構成し、トランジスタ１６〜１８は電流源を構成している。ＶＣ１はトランジスタ１６の制御電圧、ＶＣ２はトランジスタ１７、１８の制御電圧である。
【０００８】
また、１９〜２１はレベルシフト用のダイオード、２２〜２６は抵抗であり、抵抗２３はトランジスタ８の負荷抵抗、抵抗２４はトランジスタ９の負荷抵抗、抵抗２５、２６は電流源の安定化を図るための抵抗である。
【０００９】
図８に示すＤラッチでは、正相クロック入力端子ＣがＨレベル、逆相クロック入力端子ＮＣがＬレベルの時は、トランジスタ８、９が活性、トランジスタ１０、１１が非活性とされ、この結果、出力データとして入力データがそのまま出力される。
【００１０】
これに対して、正相クロック入力端子ＣがＬレベル、反転クロック入力端子ＮＣがＨレベルの時は、トランジスタ８、９が非活性、トランジスタ１０、１１が活性とされ、この結果、入力データは出力されず、直前の出力データがラッチされて出力される。
【００１１】
このＤラッチを３個縦列接続して、各Ｄラッチに交互に１８０°位相の異なるクロックを入力する構成とすることにより、マスタ・スレーブ・マスタ型のＤフリップフロップを構成することができる。また、このＤラッチを２個縦列接続して、各Ｄラッチに交互に１８０°位相の異なるクロックを入力する構成とすることにより、マスタ・スレーブ型のＤフリップフロップを構成することができる。
【００１２】
図７に示す従来の１：２デマルチプレクサでは、ビットレートを５Ｇｂ／ｓとする２チャネルの電気信号ＤＡＴＡ−Ａ、ＤＡＴＡ−Ｂを時分割多重化した１０Ｇｂ／ｓの単一チャネルの電気信号ＤＡＴＡ−ＡＢがＤフリップフロップ１、５に分配される。
【００１３】
他方、電気信号ＤＡＴＡ−ＡＢのビットレートである１０Ｇｂ／ｓに対して半分の周波数である５ＧＨｚのクロックＣＬＫがＤフリップフロップ１、５にそれぞれ１８０°異なる位相で供給される。
【００１４】
この結果、電気信号ＤＡＴＡ―ＡＢは、１／１０ｎｓｅｃの周期でＤフリップフロップ１、５に交互にラッチされ、Ｄフリップフロップ１、５からは、パラレル化された５Ｇｂ／ｓの２チャネルの電気信号ＤＡＴＡ−Ａ、ＤＡＴＡ−Ｂが出力されることになる。
【００１５】
図９は図７に示す従来の１：２デマルチプレクサの動作を示すタイミングチャートである。図９ＡはＤフリップフロップ１の動作を示しており、電気信号ＤＡＴＡ−ＡＢ、クロックＣＬＫ、Ｄラッチ３の出力、逆相クロック／ＣＬＫ、分離された電気信号ＤＡＴＡ−Ａを示している。図９ＢはＤフリップフロップ５の動作を示しており、電気信号ＤＡＴＡ−ＡＢ、逆相クロック／ＣＬＫ、分離された電気信号ＤＡＴＡ−Ｂを示している。
【００１６】
なお、一方のＤフリップフロップ１をマスタ・スレーブ・マスタ型、他方のＤフリップフロップ５をマスタ・スレーブ型としているのは、Ｄフリップフロップ１の出力信号ＤＡＴＡ―Ａの出力タイミングを半周期遅れたＤフリップフロップ５の出力信号ＤＡＴＡ−Ｂの出力タイミングと合せるためである。
【００１７】
【特許文献１】
特開平７―２７３６６８号公報
【００１８】
【発明が解決しようとする課題】
図１０は図７に示す従来の１：２デマルチプレクサが有する問題点を説明するためのタイミングチャートであり、電気信号ＤＡＴＡ−ＡＢ、クロックＣＬＫ、Ｄラッチ２の出力、反転クロック／ＣＬＫ、Ｄラッチ３の出力を示している。
【００１９】
Ｄフリップフロップ１では、初段のＤラッチ２は、電気信号ＤＡＴＡ−ＡＢのビットレート（１０Ｇｂ／ｓ）よりも低い周波数（５ＧＨｚ）のクロックＣＬＫで動作する。このため、後段のＤラッチ３に入力する電気信号ＤＡＴＡ−Ａの周期は長くなる。電気信号ＤＡＴＡ−ＡＢの周期をＴ、Ｄラッチ３に入力する電気信号ＤＡＴＡ−Ａの周期をＴ’とすると、Ｔ＜Ｔ’＜２Ｔとなる。
【００２０】
即ち、電気信号ＤＡＴＡ−ＡＢのビットレートをＢＲとすると、Ｄラッチ２から出力される電気信号ＤＡＴＡ−ＡのビットレートＢＲ’は、（多重度２―１）×ＢＲ＜  ＢＲ’＜  多重度２×ＢＲとなる。この結果、Ｄラッチ３、４は、Ｄラッチ２に比べて低速動作の回路で十分であると言える。同様に、Ｄラッチ７は、Ｄラッチ６に比べて低速動作の回路で十分であると言える。
【００２１】
しかしながら、図７に示す従来の１：２デマルチプレクサは、Ｄラッチ３、４、７をＤラッチ２、６と同様に１０Ｇｂ／ｓの電気信号に対応する動作速度のものとしている。このため、消費電流が大きいという問題点があった。
【００２２】
本発明は、かかる点に鑑み、デマルチプレクス動作の高速性を保ったまま、消費電力の低減化を図ることができるようにしたデマルチプレクサを提供することを目的とする。
【００２３】
【課題を解決するための手段】
本発明は、複数のラッチ回路を縦列接続し、時分割多重信号が分配される信号分離用の複数のフリップフロップを有するデマルチプレクサであって、前記複数のラッチ回路のうち、初段以外のラッチ回路は、初段のラッチ回路よりも動作速度を低速とされているというものである。
【００２４】
【発明の実施の形態】
以下、図１〜図６を参照して、本発明の第１実施形態及び第２実施形態について説明する。
【００２５】
（第１実施形態・・図１〜図３）
図１は本発明の第１実施形態を示す回路図である。本発明の第１実施形態は、本発明を１：２デマルチプレクサに適用したものである。図１中、２７は３個のＤラッチ２８、２９、３０を縦列接続してなる信号分離用のマスタ・スレーブ・マスタ型のＤフリップフロップである。
【００２６】
Ｄラッチ２８は、ビットレートを１０Ｇｂ／ｓとする電気信号に対応する動作速度を持つＤラッチであり、図８に示す構成を有するものである。Ｄラッチ２９、３０は、ビットレートを６．７Ｇｂ／ｓとする電気信号に対応する動作速度を持つ低速用のＤラッチであり、後述する構成を有するものである。
【００２７】
３１は２個のＤラッチ３２、３３を縦列接続してなる信号分離用のマスタ・スレーブ型のＤフリップフロップである。Ｄラッチ３２は、ビットレートを１０Ｇｂ／ｓとする電気信号に対応する動作速度を持つＤラッチであり、図８に示す構成を有するものである。Ｄラッチ３３は、ビットレートを６．７Ｇｂ／ｓとする電気信号に対応する動作速度を持つ低速用のＤラッチであり、後述する構成を有するものである。
【００２８】
ここで、電気信号ＤＡＴＡ−ＡＢの周期をＴ、Ｄラッチ２９に入力する電気信号ＤＡＴＡ−Ａの周期をＴ’とすると、１Ｔ＜Ｔ’＜２Ｔとなる。そこで、Ｔ’を１Ｔと２Ｔの中間の１．５Ｔとすると、Ｄラッチ２９、３０、３３の動作速度は、１０Ｇｂ／ｓ÷１．５＝６．７Ｇｂ／ｓの電気信号に対応できるものであれば足りることになる。
【００２９】
図２はＤラッチ２９、３０、３３の構成を示す回路図である。ここで、図８に示すトランジスタ１６のゲート幅をＷｇ１、図８に示すトランジスタ１７、１８のゲート幅をＷｇ２、図８に示す抵抗２２の抵抗値をＲ１、抵抗２３、２４の抵抗値をＲ２、抵抗２５、２６の抵抗値をＲ３とすると、図２に示すトランジスタ１６のゲート幅はＷｇ１×０．５、トランジスタ１７、１８のゲート幅はＷｇ２×０．５、抵抗２２の抵抗値はＲ１×２、抵抗２３、２４の抵抗値はＲ２×２、抵抗２５、２６の抵抗値はＲ３×２とし、駆動電流が図８に示すＤラッチの場合の１／２となるようにしている。
【００３０】
このように、Ｄラッチ２９、３０、３３の駆動電流を減らした場合には、回路の各ノードのバイアスがＤラッチ２８、３２の場合と同一となるようにトランジスタ８〜１５のゲート幅を狭くするか又はゲート長を長くし、抵抗の値を上げることが必要になる。また、電流密度が減るため、ダイオード１９〜２１のサイズを小さくすることができる。
【００３１】
図３は本発明の第１実施形態の動作を示すタイミングチャートである。図３ＡはＤフリップフロップ２７の動作を示しており、電気信号ＤＡＴＡ−ＡＢ、クロックＣＬＫ、Ｄラッチ２９の出力、逆相クロック／ＣＬＫ、分離された電気信号ＤＡＴＡ−Ａを示している。図３ＢはＤフリップフロップ３１の動作を示しており、電気信号ＤＡＴＡ−ＡＢ、逆相クロック／ＣＬＫ、分離された電気信号ＤＡＴＡ−Ｂを示している。
【００３２】
本発明の第１実施形態では、ビットレートを５Ｇｂ／ｓとする２チャネルの電気信号ＤＡＴＡ−Ａ、ＤＡＴＡ−Ｂを時分割多重化した１０Ｇｂ／ｓの単一チャネルの電気信号ＤＡＴＡ−ＡＢがＤフリップフロップ２７、３１に分配される。
【００３３】
他方、電気信号ＤＡＴＡ−ＡＢのビットレートである１０Ｇｂ／ｓに対して半分の周波数である５ＧＨｚのクロックＣＬＫがＤフリップフロップ２７、３１にそれぞれ１８０°異なる位相で供給される。
【００３４】
この結果、電気信号ＤＡＴＡ―ＡＢは、１／１０ｎｓｅｃの周期でＤフリップフロップ２７、３１に交互にラッチされ、Ｄフリップフロップ２７、３１からは、パラレル化された５Ｇｂ／ｓの２チャネルの電気信号ＤＡＴＡ−Ａ、ＤＡＴＡ−Ｂが出力されることになる。
【００３５】
本発明の第１実施形態によれば、信号分離用のフリップフロップ２７、３１を構成する初段のＤラッチ２８、３２はビットレートを１０Ｇｂ／ｓとする電気信号に対応する動作速度を持つものとし、初段以外のＤラッチ２９、３０、３３はビットレートを６．７Ｇｂ／ｓとする電気信号に対応する動作速度を持つ低速用のＤラッチとしているので、１：２デマルチプレクサにつき、デマルチプレクス動作の高速性を保ち、かつ、初段以外のＤラッチ２９、３０、３３の消費電流を小さくし、消費電力の低減化を図ることができる。
【００３６】
また、Ｄラッチ２９、３０、３３においては、駆動電流を小さくしたことに伴い、トランジスタ８〜１５のサイズを小さくする場合には、チップ面積を縮小し、チップコストの低減化を図ることができる。これに対して、トランジスタ８〜１５のゲート長を長くして対応する場合には、消費電力を更に低減化するとともに、回路の信頼性の向上、歩留りの改善を図ることができる。
【００３７】
（第２実施形態・・図４〜図６）
図４は本発明の第２実施形態を示す回路図である。本発明の第２実施形態は、本発明を１：４デマルチプレクサに適用したものである。図４中、３４は３個のＤラッチ３５、３６、３７を縦列接続してなる信号分離用のマスタ・スレーブ・マスタ型のＤフリップフロップである。Ｄラッチ３５は、ビットレートを１０Ｇｂ／ｓとする電気信号に対応する動作速度を持つＤラッチであり、Ｄラッチ３６、３７は、ビットレートを４Ｇｂ／ｓとする電気信号に対応する動作速度を持つ低速用のＤラッチである。
【００３８】
３８は２個のＤラッチ３９、４０を縦列接続してなるマスタ・スレーブ型のＤフリップフロップである。Ｄラッチ３９は、ビットレートを１０Ｇｂ／ｓとする電気信号に対応する動作速度を持つＤラッチであり、Ｄラッチ４０は、ビットレートを４Ｇｂ／ｓとする電気信号に対応する動作速度を持つ低速用のＤラッチである。
【００３９】
４１は３個のＤラッチ４２、４３、４４を縦列接続してなる信号分離用のマスタ・スレーブ・マスタ型のＤフリップフロップである。Ｄラッチ４２は、ビットレートを１０Ｇｂ／ｓとする電気信号に対応する動作速度を持つＤラッチであり、Ｄラッチ４３、４４は、ビットレートを４Ｇｂ／ｓとする電気信号に対応する動作速度を持つ低速用のＤラッチである。
【００４０】
４５は２個のＤラッチ４６、４７を縦列接続してなるマスタ・スレーブ型のＤフリップフロップである。Ｄラッチ４６は、ビットレートを１０Ｇｂ／ｓとする電気信号に対応する動作速度を持つＤラッチであり、Ｄラッチ４７は、ビットレートを４Ｇｂ／ｓとする電気信号に対応する動作速度を持つ低速用のＤラッチでである。
【００４１】
ここで、Ｄラッチ３５、３９、４２、４６は、図８に示す構成を有するものであり、Ｄラッチ３６、３７、４０、４３、４４、４７は、図２に示すＤラッチのトランジスタ１６、１７、１８のゲート幅を更に狭くすると共に、トランジスタ１７、１８のゲート・ソース間電圧が図８に示すトランジスタ１７、１８の場合と同一となるように抵抗２２〜２６の抵抗値を更に大きくすることで構成することができる。
【００４２】
４８は５ＧＨｚのクロックＣＬＫを分周して、位相差を９０°とする２．５ＧＨｚの２個のクロックＣＬＫ０°、ＣＬＫ９０°を出力するトグル・フリップフロップである。なお、クロックＣＬＫ９０°は、クロックＣＬＫ０°に対して、９０°位相の遅延したクロックである。
【００４３】
本発明の第２実施形態では、２．５Ｇｂ／ｓの４チャネルの電気信号ＤＡＴＡ−Ａ、ＤＡＴＡ−Ｂ、ＤＡＴＡ−Ｃ、ＤＡＴＡ−Ｄを時分割多重化した１０Ｇｂ／ｓの単一チャネルの電気信号ＤＡＴＡ−ＡＢＣＤがＤフリップフロップ３４、３８、４１、４５に分配される。
【００４４】
また、２．５ＧＨｚのクロックＣＬＫ０°がＤフリップフロップ３４、３８にそれぞれ１８０°異なる位相で供給され、電気信号ＤＡＴＡ−ＡＢＣＤ中の電気信号ＤＡＴＡ―Ａ、ＤＡＴＡ−Ｃが１／２０ｎｓｅｃの周期でＤフリップフロップ３４、３８に交互にラッチされる。
【００４５】
また、２．５ＧＨｚのクロックＣＬＫ９０°がＤフリップフロップ４１、４５にそれぞれ１８０°異なる位相で供給され、電気信号ＤＡＴＡ−ＡＢＣＤ中のＤＡＴＡ―Ｂ、ＤＡＴＡ−Ｄが１／２０ｎｓｅｃの周期でＤフリップフロップ４１、４５に交互にラッチされる。
【００４６】
この結果、Ｄフリップフロップ３４、３８、４１、４５からは、パラレル化された２．５Ｇｂ／ｓの４チャネルの電気信号ＤＡＴＡ−Ａ、ＤＡＴＡ−Ｃ、ＤＡＴＡ−Ｂ、ＤＡＴＡ−Ｄが出力されることになる。
【００４７】
図５は本発明の第２実施形態の動作を示すタイミングチャートであり、電気信号ＤＡＴＡ−ＡＢＣＤ、クロックＣＬＫ０°、分離された電気信号ＤＡＴＡ−Ａ、ＤＡＴＡ−Ｃ、クロックＣＬＫ９０°、分離された電気信号ＤＡＴＡ−Ｂ、ＤＡＴＡ−Ｄを示している。
【００４８】
図６はＤフリップフロップ３４の動作を示すタイミングチャートであり、電気信号ＤＡＴＡ−ＡＢＣＤ、クロックＣＬＫ０°、Ｄラッチ３５の出力、クロック／ＣＬＫ０°、Ｄラッチ３６の出力を示している。
【００４９】
ここで、Ｄフリップフロップ３４では、初段のＤラッチ３５は、電気信号ＤＡＴＡ−ＡＢＣＤのビットレート（１０Ｇｂ／ｓ）よりも低い周波数（２．５ＧＨｚ）のクロックＣＬＫで動作する。このため、後段のＤラッチ３６に入力する電気信号ＤＡＴＡ−Ａの周期は長くなる。
【００５０】
ここで、電気信号ＤＡＴＡ−ＡＢＣＤの周期をＴ、Ｄラッチ３６に入力する電気信号ＤＡＴＡ−Ａの周期をＴ’とすると、２Ｔ＜Ｔ’＜３Ｔとなる。そこで、Ｔ’を２Ｔと３Ｔの中間の２．５Ｔとすると、Ｄラッチ３６、３７、４０、４３、４４、４７の動作速度は、１０Ｇｂ／ｓ÷２．５＝４Ｇｂ／ｓの電気信号に対応できるものであれば足りることになる。
【００５１】
本発明の第２実施形態によれば、信号分離用のフリップフロップ３４、３８、４１、４５を構成する初段のＤラッチ３５、３９、４２、４６はビットレートを１０Ｇｂ／ｓとする電気信号に対応する動作速度を持つものとし、初段以外のＤラッチ３６、３７、４０、４３、４４、４７はビットレートを４Ｇｂ／ｓとする電気信号に対応する動作速度を持つ低速用のＤラッチとしているので、１：４デマルチプレクサにつき、デマルチプレクス動作の高速性を保ち、かつ、初段以外のＤラッチ３６、３７、４０、４３、４４、４７の消費電流を小さくし、消費電力の低減化を図ることができる。
【００５２】
また、初段以外のＤラッチ３６、３７、４０、４３、４４、４７においては、駆動電流を小さくしたことに伴い、トランジスタ８〜１５のサイズを小さくする場合には、チップ面積を縮小し、チップコストの低減化を図ることができる。これに対して、トランジスタ８〜１５のゲート長を長くして対応する場合には、消費電力を更に低減化するとともに、回路の信頼性の向上、歩留りの改善を図ることができる。
【００５３】
なお、本発明の第１実施形態及び第２実施形態においては、トランジスタとしてＨＥＭＴを用いた場合について説明したが、バイポーラなどの別構造のトランジスタを用いることもできる。
【００５４】
また、Ｄフリップフロップ３４、３８、４１、４５から出力される電気信号ＤＡＴＡ−Ａ、ＤＡＴＡ−Ｃ、ＤＡＴＡ−Ｂ、ＤＡＴＡ−Ｄの位相を揃えるために、Ｄフリップフロップ３４、３８、４１、４５の後段に２．５ＧＨｚのクロックで動作するＤラッチを設けるようにしても良い。
【００５５】
【発明の効果】
以上のように、本発明によれば、信号分離用の複数のフリップフロップを構成する複数のラッチ回路のうち、初段以外のラッチ回路の動作速度を初段のラッチ回路よりも低速としたので、初段のラッチ回路として高速のものを使用することにより、デマルチプレクス動作の高速性を保ち、かつ、初段以外のラッチ回路の消費電流を小さくし、消費電力の低減化を図ることができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態を示す回路図である。
【図２】本発明の第１実施形態が備える低速用のＤラッチの構成を示す回路図である。
【図３】本発明の第１実施形態の動作を示すタイミングチャートである。
【図４】本発明の第２実施形態を示す回路図である。
【図５】本発明の第２実施形態の動作を示すタイミングチャートである。
【図６】本発明の第２実施形態が備えるマスタ・スレーブ・マスタ型のＤフリップフロップの動作を示すタイミングチャートである。
【図７】従来のデマルチプレクサの一例を示す回路図である。
【図８】図７に示す従来のデマルチプレクサが備えるＤラッチの構成を示す回路図である。
【図９】図７に示す従来のデマルチプレクサの動作を示すタイミングチャートである。
【図１０】図７に示す従来のデマルチプレクサが有する問題点を説明するためのタイミングチャートである。
【符号の説明】
１…マスタ・スレーブ・マスタ型のＤフリップフロップ
２、３、４…Ｄラッチ
５…マスタ・スレーブ型のＤフリップフロップ
６、７…Ｄラッチ
８〜１８…トランジスタ
１９〜２１…ダイオード
２２〜２６…抵抗
２７…マスタ・スレーブ・マスタ型のＤフリップフロップ
２８、２９、３０…Ｄラッチ
３１…マスタ・スレーブ型のＤフリップフロップ
３２、３３…Ｄラッチ
３４…マスタ・スレーブ・マスタ型のＤフリップフロップ
３５、３６、３７…Ｄラッチ
３８…マスタ・スレーブ型のＤフリップフロップ
３９、４０…Ｄラッチ
４１…マスタ・スレーブ・マスタ型のＤフリップフロップ
４２、４３、４４…Ｄラッチ
４５…マスタ・スレーブ型のＤフリップフロップ
４６、４７…Ｄラッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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