(57)【要約】【課題】ワード線の充電または、放電する際の消費電力を低減させる。【解決手段】本発明は、ワード線に、緩やかに上昇下降する波形の電荷再利用型電源を接続し、該電荷再利用型電源からの出力電圧により充電または放電を行う。【選択図】      図１
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【特許請求の範囲】
【請求項１】
複数の記憶素子と、該記憶素子に接続される複数のワード線と、該ビット線を充電する定電圧電源と、該ビット線が充電された後に該ワード線により選択された記憶素子の状態により、電流が接地方向に流れる場合に該ビット線の電圧が低下し、電流が流れない場合に該ビット線の電圧が保たれるという、該電圧の違いを識別して、該記憶素子の状態を判定する判定回路とを有するメモリ回路であって、
前記ワード線に対して、緩やかに上昇下降する波形の電荷再利用型電源からの出力電圧により充電または放電を行う手段を、有することを特徴とするメモリ回路。
【請求項２】
定電圧ＶＤＤまたは、前記電荷再利用型電源からの出力であるパワークロックＰＣＫのいずれか一方を選択する回路を、前記ワード線に接続する請求項１記載のメモリ回路。
【請求項３】
接地電位ＧＮＤまたは、前記電荷再利用型電源からの出力であるパワークロックＰＣＫのいずれか一方を選択する回路を、前記ワード線に接続する請求項１記載のメモリ回路。
【請求項４】
複数の記憶素子と、該記憶素子毎にワード線が接続されているメモリ回路におけるデータ読み出し方法において、
前記ビット線を充電し、
緩やかに上昇下降する波形の電荷再利用電源を用いて前記ワード線を断熱充電的に選択し、
選択された記憶素子が導通しているときは、前記ビット線の電位をグランドとして、記憶素子が導通していないときは、定電圧を保持し、
電圧の違いを識別して、該記憶素子の状態を判定することを特徴とするデータ読み出し方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、メモリ回路及びデータ読み出し方法に係り、特に、メモリにおいてワード線の電荷の充電／放電に対して断熱充電を行う回路構成を有するメモリ回路及びメモリ回路からデータを読み出すためのデータ読み出し方法に関する。
【０００２】
【従来の技術】
従来知られているＥＥＰＲＯＭのデータの読み出し方法をＮＡＮＤ型について説明する。
【０００３】
図１０は、従来のＮＡＮＤ型ＥＥＰＲＯＭの回路構成を示す。
【０００４】
同図に示す各メモリセルブロック２０は、ＧＮＤ線から縦積みで記憶素子であるトランジスタ１０がビット線ＢＬ１，ＢＬ２に直列接続されている。ビット線ＢＬ１、ＢＬ２は、シールド用トランジスタ１１、１２に接続され、ビット線ＢＬ１は、センス回路１３及びＶＤＤ１４に接続されている。
【０００５】
仮に、ワード線１（ＷＬ１）には０Ｖ、その他のワード線（ＷＬ２，ＷＬ３，ＷＬ４）にはＶｐａｓｓの電圧を与えるとする。このとき、ワード線１（ＷＬ１）のトランジスタ１０ｂが選択されることになり、選択されたトランジスタ１０ｂの状態は、図１１に示すように、低閾値（低Ｖｔｈ）状態では、ローインピーダンス（電流が流れる）、高閾値（高Ｖｔｈ）状態では、ハイインピーダンス（電流が流れない）となる。
【０００６】
ＥＥＰＲＯＭでは、ビット線を所定の電圧にまでプリチャージしておき、記憶素子に電流が流れるか否かで変化するビット線電圧を、ダミーセルの参照電圧と比較する。センス回路１３としては、ラッチ型回路が用いられる。以下に詳しく動作例を説明する。
【０００７】
図１０に示す従来の回路図において、ビット線をプリチャージする時に、定電圧電源ＶＤＤ１４を用いる。また、放電するときにＧＮＤ線１５を用いる。以下に詳細な動作例について、図１２に基づいて説明する。
【０００８】
まず、初期状態から、ＰＲＥ１６をＨｉｇｈとして、プリチャージを行う。また、ワード線（ＷＬ１〜ＷＬ４）は全てＨｉｇｈとしており、このとき、メモリセルブロック２０内のすべてのトランジスタは導通している。図１２では、ビット線の電位はＢＬ１で示しており、ＰＲＥ１６がＨｉｇｈとなると直ちに上昇する。次に、ワード線１（ＷＬ１）をＬｏｗとする。このとき、ワード線１（ＷＬ１）に関するトランジスタ１０ｂが選択される。選択されたトランジスタ１０ｂが高閾値である時に導通せず、低閾値であるときに導通する。
【０００９】
次に、ＢＳＳ１７をＨｉｇｈとして、ＧＮＤ線１５と記憶素子であるトランジスタ１０ｂを接続する。選択されたトランジスタ１０ｂが導通している時には、ビット線の電荷はＧＮＤ線１５へと放電される。また、選択されたトランジスタ１０ｂが導通していない時には、ビット線の電荷は放電されずに、高い電位を保ったままである。その後、ＢＳＳ１７をＬｏｗとして、ＧＮＤ線１５と記憶素子であるトランジスタの接続を切る。そして、ワード線１（ＷＬ１）をＨｉｇｈとして、すべてのワード線（ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４）をＨｉｇｈとして、すべてのメモリセルブロック２０内のトランジスタを導通状態とする。
【００１０】
次に、センス信号ＳをＨｉｇｈとして、ビット線の電位をセンス回路１３の方に取り込むことにより、ビット線の電位が高いか、低いかを判定する。
【００１１】
次に、ＢＤＳをＬｏｗとして、ビット線とメモリセルブロック２０を電気的に切り離す。そして、新たにメモリセルブロックを選択することを繰り返す。
【００１２】
ここで、ＢＤＳは、どのメモリセルブロックを有効にするかを選択するための信号である。１つのメモリセルブロック内において、ワード線を移動させる場合には、選択したメモリセルブロックは変化しないために、ＢＤＳの状態を変える必要がない。
【００１３】
なお、２回目のビット線の充電のタイミングチャートは、１回目の繰り返しである（以上の記述は例えば、非特許文献１、非特許文献２参照。）。
【００１４】
【非特許文献１】
フラッシュメモリ技術ハンドブック、桝岡富士雄編者、サイエンスフォーラム
１９９３．
【非特許文献２】
宮本順一、作井康司、渥美滋、吉川邦良著、フラッシュメモリ、低消費電力・高速ＬＳＩ技術、桜井貴康編者、リアライズ社、ｐ．１９２（１９９８）．
【００１５】
【発明が解決しようとする課題】
しかしながら、上記従来の方式では、ワード線のプリチャージを行っているために、図１２に示すように、大きな負荷容量を持つワード線の充放電のために、消費電力を低減できないという問題がある。
【００１６】
本発明は、上記の点に鑑みなされたもので、ワード線の充電または、放電する際の消費電力を低減させることが可能なメモリ回路及びデータ読み出し方法を提供することを目的とする。
【００１７】
【課題を解決するための手段】
本発明は、複数の記憶素子と、該記憶素子に接続される複数のワード線と、該ビット線を充電する定電圧電源と、該ビット線が充電された後に該ワード線により選択された記憶素子の状態により、電流が接地方向に流れる場合に該ビット線の電圧が低下し、電流が流れない場合に該ビット線の電圧が保たれるという、該電圧の違いを識別して、該記憶素子の状態を判定する判定回路とを有するメモリ回路であって、
ワード線に対して、緩やかに上昇下降する波形の電荷再利用型電源からの出力電圧により充電または放電を行う手段を有する。
【００１８】
また、本発明は、定電圧ＶＤＤまたは、電荷再利用型電源からの出力であるパワークロックＰＣＫのいずれか一方を選択する回路を、ワード線に接続する。
【００１９】
また、本発明は、接地電位ＧＮＤまたは、電荷再利用型電源からの出力であるパワークロックＰＣＫのいずれか一方を選択する回路を、ワード線に接続する。本発明は、複数の記憶素子と、該記憶素子毎にワード線が接続されているメモリ回路におけるデータ読み出し方法において、
ビット線を充電し、
緩やかに上昇下降する波形の電荷再利用電源を用いてワード線を断熱充電的に選択し、
選択された記憶素子が導通しているときは、ビット線の電位をグランドとして、記憶素子が導通していないときは、定電圧を保持し、
電圧の違いを識別して、該記憶素子の状態を判定する。
【００２０】
上記のように、本発明では、ワード線に、緩やかに上昇下降する波形の電荷再利用型電源からの出力（パワークロック（ＰＣＫ））を選択回路を介して接続する構成により、ワード線への充放電をこのＰＣＫで行うことにより、ワード線の電位をＰＣＫに同期させて緩やかに上昇／下降させることで、ワード線の充放電に要する消費電力を低減させることが可能となる。
【００２１】
【発明の実施の形態】
以下、図面と共に本発明の実施の形態を説明する。
【００２２】
図１は、本発明の一実施の形態におけるメモリ回路を示す。同図において、ワード線（ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４）を駆動するときに、電荷再利用型電源によるパワークロックを用いている。なお、電荷再利用型電源としては、例えば、［特願平１１−３３９５３，多相式電荷リサイクル階段状電源回路］や、［Ｓｈｕｎｊｉ  Ｎａｋａｔａ  ｅｔ  ａｌ．，  Ａ  ｌｏｗ  ｐｏｗｅｒ  ｍｕｌｔｉｐｌｉｅｒ  ｕｓｉｎｇ  ａｄｉａｂａｔｉｃ  ｃｈａｒｇｉｎｇ  ｂｉｎａｒｙ  ｄｅｃｉｓｉｏｎ  ｄｉａｇｒａｍ  ｃｉｒｃｕｉｔ，  Ｊｐｎ．  Ｊ．  Ａｐｐｌ．  Ｐｈｙｓ．  ３９，  ２３０５（２０００）  ］に記載されているものが利用可能である。
【００２３】
図１に示す構成は、図１０に示す従来の回路構成に、複数のセレクタ回路（ＳＥＬ）を付加した構成である。
【００２４】
図２は、本発明の一実施の形態におけるメモリ回路の動作を説明するための図である。
【００２５】
以下、動作例について図２に基づいて説明する。図２では、選択されるメモリセルブロック２０が毎回変わる場合を考慮したタイミングチャートを示している。
【００２６】
従来の回路の動作と異なるところは、ワード線の電位を変化させるときに、電荷再利用型電源から出力される、緩やかに上昇／下降する波形のパワークロック（ＰＣＫ）を用いている点である。他は全く図１２と同様である。
【００２７】
ワード線（ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４）には、図３に示すセレクタ回路を通して、定電圧ＶＤＤまたは、パワークロックＰＣＫに接続することが可能である。セレクタ回路ＳＥＬは、図３に示すように、入力Ａに対して、定電圧ＶＤＤまたは、パワークロックＰＣＫのいずれか一方をＢに接続する回路構成である。
【００２８】
具体的なセレクタ回路構成を図４に示す。同図に示すように、セレクタ回路ＳＥＬは、Ａが「１」の時に、Ｂの出力は定電圧ＶＤＤであり、Ａが「０」の時に、Ｂの出力は、電荷再利用型電源からのパワークロックＰＣＫである。このセレクタ回路ＳＥＬを用いることにより、図５に示すように、選択したワード線の電位をＰＣＫに同期させて、緩やかに下降させ、また、上昇させることができる。選択されないワード線は、ＶＤＤの電位を保っている。この動作により、図２に示すワード線（ＷＬ１）の動作が実現される。
【００２９】
なお、ＮＡＮＤ型では、選択するワード線はＬｏｗ、選択しないワード線はＨｉｇｈであるが、ＮＯＲ型では、反対となり、選択するワード線はＨｉｇｈ、選択しないワード線はＬｏｗである。この場合は、図６の回路を用いることができる。この回路を用いると、Ａが１の時に、Ｂの出力はＧＮＤであり、Ａが０のときに、Ｂの出力はＰＣＫである。よって、図７に示すように、選択したワード線の電位をＰＣＫに同期させて、穏やかに上昇させ、下降させることができる。選択されないワード線は、ＧＮＤの電位を保っている。この動作により、ＮＯＲ型のワード線の選択を実現することができる。
【００３０】
次に、図２及び図８に基づいて、図１のメモリ回路におけるデータの読み出し方法について説明する。図８は、本発明の一実施の形態におけるワード線断熱充電方式を用いたメモリ回路におけるデータ読み出し動作のフローチャートである。
【００３１】
まず、初期状態から、ＰＲＥをＨｉｇｈとして、プリチャージを行う。また、ワード線（ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４）は全てＨｉｇｈとしており、メモリセルブロック２０内のすべてのトランジスタ１０ａ〜１０ｍは導通している。図２においてビット線の電位はＢＬ１で示しており、ＰＲＥがＨｉｇｈとなると直ちに上昇する（ステップ１０１）。
【００３２】
次に、ワード線１（ＷＬ１）を断熱充電的に選択する（ステップ１０２）。このとき、選択されたワード線（ＷＬ１）はＬｏｗであり、選択しないワード線はＨｉｇｈである。ここで、選択されたワード線（ＷＬ１）の電位をＰＣＫに同期させて緩やかに上昇させ下降させることができる。
【００３３】
次に、ＢＳＳをＨｉｇｈとして、ＧＮＤ線１５とメモリセルブロック２０のトランジスタが接続される（ステップ１０３）。その後、ＢＳＳをＬｏｗとして、ＧＮＤ線１５とメモリセルブロック２０のトランジスタの接続を切る（ステップ１０４）。そして、ワード線１（ＷＬ１）を断熱充電的に選択解除する（ステップ１０５）。
【００３４】
上記のように、ビット線を充電した後に、セレクタ回路ＳＥＬによりワード線を選択し、選択されたワード線に対応するトランジスタの状態により、電流がＧＮＤ方向に流れるか流れないかが決定される。このとき、センス信号ＳをＨｉｇｈとして、ビット線の電位をセンス回路１３の方に取り込むことにより、ビット線の電位が高いか、低いかを判定する。
【００３５】
なお、本発明は、上記の実施の形態に限定されることなく、特許請求の範囲内において、種々変更・応用が可能である。例えば、ＮＡＮＤ型のみならず、ＮＯＲ型に対しても適用できることは言うまでもない。
【００３６】
【発明の効果】
上述のように、従来の方式では、図９に示すように、ワード線のプリチャージを行っているため、ワード線の充電・放電の消費電力が大きいという問題があったが、本発明では、ワード線の充電・放電に電荷再利用型電源によるパワークロックを用いることにより、消費電力が従来の方式の１／１０程度に低減することができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態におけるメモリ回路の構成図である。
【図２】本発明の一実施の形態におけるメモリ回路の動作を説明するための図である。
【図３】本発明の一実施の形態におけるセレクタ回路の構成図である。
【図４】本発明の一実施の形態におけるセレクタ回路の具体的な構成図である。
【図５】本発明の一実施の形態における図４に対応する波形である。
【図６】本発明の一実施の形態におけるＮＯＲ型に用いられるセレクタ回路の構成図である。
【図７】本発明の一実施の形態における図６に対応する波形である。
【図８】本発明の一実施の形態におけるワード線断熱充電方式を用いたメモリ回路におけるデータ読み出し動作のフローチャートである。
【図９】本発明の効果を示す図である。
【図１０】従来のＮＡＮＤ型ＥＥＰＲＯＭ回路の構成図である。
【図１１】選択されたトランジスタの状態を説明するための図である。
【図１２】従来のメモリ回路のタイミングチャートである。
【符号の説明】
１０  記憶素子（トランジスタ）
１１，１２  シールド用トランジスタ
１３  センス回路
１４  定電圧電源（ＶＤＤ）
１５  グランド線（ＧＮＤ）
１６  プリチャージ信号（ＰＲＥ）
１７  選択ゲート信号（ＢＳＳ）
１８  選択ゲート信号（ＢＤＳ）
２０  メモリセルブロック
ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４  ワード線
ＢＬ１，ＢＬ２  ビット線
ＳＥＬ  セレクタ回路
ＰＣＫ  パワークロック
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2004164774.tif 000009
【図８】
2004164774.tif 000010
【図９】
2004164774.tif 000011
【図１０】
2004164774.tif 000012
【図１１】
2004164774.tif 000013
【図１２】
2004164774.tif 000014