(57)【要約】【課題】集積回路に実装され、単一の外部入力端子１２への入力電圧Ｖｉｎを、３値以上の制御出力Ｖｏ１，Ｖｏ２にデコードするデコード回路１１において、ダイの縮小を図る。【解決手段】ハイ側の電源Ｖｃｃにエミッタが接続され、ベースが前記外部入力端子１２に接続され、コレクタが第１の制御出力Ｖｏ１の出力端となるＰ型トランジスタＱ１と、ロー側の電源ＧＮＤにエミッタが接続され、ベースが前記外部入力端子１２に接続され、コレクタが第２の制御出力Ｖｏ２の出力端となるＮ型トランジスタＱ２とを設け、制御出力Ｖｏ１，Ｖｏ２を論理演算することで３値以上のデータを復元する。したがって、２つの制御出力Ｖｏ１，Ｖｏ２を作成するのに、多くのトランジスタや定電流源などを必要とするコンパレータを用いる場合に比べて、それぞれ１つのトランジスタでよく、ダイ縮小を図ることができる。【選択図】  図１
2004328545.tif 000002
【特許請求の範囲】
【請求項１】
集積回路に実装され、単一の外部入力端子への入力電圧を、３つ以上の制御出力にデコードするデコード回路において、
ハイレベル側の電源にエミッタ（ソース）が接続され、ベース（ゲート）が前記外部入力端子に接続され、コレクタ（ドレイン）が第１の制御出力の出力端となるＰ型トランジスタと、
ローレベル側の電源にエミッタ（ソース）が接続され、ベース（ゲート）が前記外部入力端子に接続され、コレクタ（ドレイン）が第２の制御出力の出力端となるＮ型トランジスタとを含むことを特徴とするデコード回路。
【請求項２】
前記外部入力端子に一端が接続される１または複数段の電圧降下手段と、
前記電圧降下手段の他端または接続点間にベース（ゲート）が接続され、前記ハイレベル側またはローレベル側の電源にエミッタ（ソース）が接続され、コレクタ（ドレイン）が制御出力の出力端となる１または複数の第２のトランジスタとをさらに備えることを特徴とする請求項１記載のデコード回路。
【請求項３】
前記外部入力端子とベース（ゲート）との間に介在され、４つ以上の分圧抵抗が直流電源ライン間に接続されて成り、前記外部入力端子が分圧抵抗間の第１の接続点に接続され、前記Ｐ型トランジスタのベース（ゲート）が前記第１の接続点よりもハイレベル側の第２の接続点にバイアス抵抗を介して接続され、前記Ｎ型トランジスタのベース（ゲート）が前記第１の接続点よりもローレベル側の第３の接続点にバイアス抵抗を介して接続される第１の分圧回路と、
前記第１の接続点よりもローレベル側の接続点にバイアス抵抗を介してベース（ゲート）が接続される１または複数の第２のトランジスタと、
前記Ｐ型トランジスタで取込まれた電流が与えられる第２の分圧回路と、
前記第２の分圧回路の分圧抵抗間の接続点にバイアス抵抗を介してベース（ゲート）が接続される１または複数の第３のトランジスタとをさらに備えることを特徴とする請求項１記載のデコード回路。
【請求項４】
前記請求項１〜３の何れか１項に記載のデコード回路を用いることで、スイッチ機能を有することを特徴とするディスク記録／再生装置の受光アンプ回路。
【請求項５】
前記請求項４記載の受光アンプ回路を備えることを特徴とする光学ピックアップ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ディスク記録／再生装置の光学ピックアップにおける受光アンプ回路などに好適に搭載され、特に３つ以上の動作モードを単一の外部入力端子への入力電圧で切換えることができるデコード回路に関し、またそれを用いる前記受光アンプ回路および光学ピックアップに関する。
【０００２】
【従来の技術】
ＣＤドライブやＤＶＤドライブの書込みへの対応に伴い、前記光学ピックアップにおける受光アンプ回路にも、読書きに対応した多くの動作モードが求められるようになっている。たとえば、読込み時における小信号と、書込み時における大信号とに対応するために、受光アンプはゲインを２段階に切換える必要がある。更にＤＶＤドライブ等では、反射率の異なる記録媒体への対応、携帯機器用途では消費電力低減のためスタンバイ機能の追加等、従来のゲイン切換えに加えて、もう１つのモードを持つことが求められるようになった。
【０００３】
一方、集積回路に実装される場合には、外部入力端子とダイの面積とは、密接に関連している。すなわち、端子を外部に出す場合には、パッケージのフレームとの接続のために、チップ上にワイヤーボンディング用の領域を設ける必要があり、ボンディングの設備や半導体プロセスにもよるけれども、その領域は１５０μｍ角程度である。これに対して、１つのトランジスタ領域は２０μｍ角程度であり、その大きさの比率は５０倍以上になる。また、チップ内で配線される端子では、その配線幅は数μｍ程度である。このため、外部に出す端子の削減は、ダイ縮小に大きな効果をもたらす。
【０００４】
そこで、従来の受光アンプ回路では、上記３つ以上の動作モードの切換を行うために、２つ以上の入力信号を必要としていたのを、デコード回路を用いることで、単一の外部入力端子への入力電圧を、３つ以上の制御出力にデコードすることで、上記ダイの縮小を実現するようにした従来技術が提案されている。
【０００５】
図６は、その典型的な従来技術のデコード回路１の電気的構成を示すブロック図である。このデコード回路１は、２つのコンパレータＡ１，Ａ２と、それぞれに個別に対応した基準電圧源Ｂ１，Ｂ２とを備えて構成されている。単一の外部入力端子２への入力電圧Ｖｉｎは、前記２つのコンパレータＡ１，Ａ２の正入力端に共通に入力され、それぞれの負入力端には、前記基準電圧源Ｂ１，Ｂ２からの基準電圧Ｅ１，Ｅ２が入力される。コンパレータＡ１，Ａ２は、前記入力電圧Ｖｉｎが、前記基準電圧Ｅ１，Ｅ２以上であると出力Ｖｏ１，Ｖｏ２をハイレベルとし、前記基準電圧Ｅ１，Ｅ２未満であると出力Ｖｏ１，Ｖｏ２をローレベルとする。
【０００６】
これによって、２つの基準電圧Ｅ１，Ｅ２を閾値電圧として、Ｖｉｎ≧Ｅ１、Ｅ１＞Ｖｉｎ≧Ｅ２、Ｖｉｎ＜Ｅ２（但し、Ｅ１＞Ｅ２である）の３つの状態を判定するウインドコンパレータが実現されている。そして、２つの出力Ｖｏ１，Ｖｏ２の演算を取ることによって、３つの状態を検出することができる。たとえば、出力Ｖｏ１を用いて受光アンプのゲイン切換えを行い、出力Ｖｏ２を用いて受光アンプのスタンバイ機能をオン／オフ切換えする制御が行われる。
【０００７】
また、他の従来技術として、特開２０００−２３６２５１号公報には、差動対と定電流源とを用いて、単一の外部入力端子への３値入力に対して、単一の出力端子から、３種類の電流値出力を作成することが開示されている。また、実公平２−６６８４号公報には、第１の差動増幅器において差動対を構成する一方のトランジスタに、さらに第２の差動増幅器を設けることで、１入力３値出力を１つの定電流源で実現し、低消費電力化することが開示されている。
【０００８】
【特許文献１】
特開２０００−２３６２５１号公報（公開日：平成１２年８月２９日）
【０００９】
【特許文献２】
実公平２−６６８４号公報（公開日：平成２年２月１９日）
【００１０】
【発明が解決しようとする課題】
図７は、前記コンパレータＡ１，Ａ２の一構成例を示す電気回路図である。これらのコンパレータＡ１，Ａ２は、Ｎ型のトランジスタｑ１，ｑ２、Ｐ型のトランジスタｑ３，ｑ４および定電流源ｆを備えて構成されている。前記トランジスタｑ１，ｑ２は、エミッタが共通に定電流源ｆを介して接地され、ベースはそれぞれ前記正および負の入力端となり、コレクタは能動負荷となる前記トランジスタｑ３，ｑ４を介してハイレベルの電源Ｖｃｃに接続される。これによって、前記トランジスタｑ２，ｑ４のコレクタの接続点が出力端となり、前記入力電圧Ｖｉｎが、前記基準電圧Ｅ１，Ｅ２以上であると出力Ｖｏ１，Ｖｏ２をハイレベルとし、前記基準電圧Ｅ１，Ｅ２未満であると出力Ｖｏ１，Ｖｏ２をローレベルとすることができる。
【００１１】
以上のように、従来の回路構成では、２つの外部入力端子が必要になるか、２つのコンパレータ（差動増幅器）が必要であり、ダイの縮小が困難である。
【００１２】
本発明の目的は、ダイの縮小を図ることができるデコード回路ならびにそれを用いるディスク記録／再生装置の受光アンプ回路および光学ピックアップを提供することである。
【００１３】
【課題を解決するための手段】
本発明のデコード回路は、集積回路に実装され、単一の外部入力端子への入力電圧を、３つ以上の制御出力にデコードするデコード回路において、ハイレベル側の電源にエミッタ（ソース）が接続され、ベース（ゲート）が前記外部入力端子に接続され、コレクタ（ドレイン）が第１の制御出力の出力端となるＰ型トランジスタと、ローレベル側の電源にエミッタ（ソース）が接続され、ベース（ゲート）が前記外部入力端子に接続され、コレクタ（ドレイン）が第２の制御出力の出力端となるＮ型トランジスタとを含むことを特徴とする。
【００１４】
上記の構成によれば、集積回路に実装されて、ダイの縮小のために設けられ、単一の外部入力端子への入力電圧から、オン／オフのような２つの制御出力ではなく、３つ以上の制御出力にデコードして出力するデコード回路において、前記外部入力端子に対して、極性の相互に異なるＰ型およびＮ型のトランジスタを並列に設け、それらのコレクタ（ドレイン）からのそれぞれ２値の制御出力を用いて、前記３つ以上の制御出力を実現する。
【００１５】
具体的には、前記Ｐ型トランジスタでは、エミッタ（ソース）がハイレベル側の電源に接続され、ベース（ゲート）が前記外部入力端子に接続され、コレクタ（ドレイン）が第１の制御出力の出力端となり、Ｎ型トランジスタでは、エミッタ（ソース）がローレベル側の電源に接続され、ベース（ゲート）が前記外部入力端子に接続され、コレクタ（ドレイン）が第２の制御出力の出力端となる。
【００１６】
したがって、第１および第２の制御出力を作成するのに、多くのトランジスタや定電流源などを必要とするコンパレータを用いる場合に比べて、それぞれ１つのトランジスタでよく、一層ダイ縮小を図ることができる。
【００１７】
また、本発明のデコード回路は、前記外部入力端子に一端が接続される１または複数段の電圧降下手段と、前記電圧降下手段の他端または接続点間にベース（ゲート）が接続され、前記ハイレベル側またはローレベル側の電源にエミッタ（ソース）が接続され、コレクタ（ドレイン）が制御出力の出力端となる１または複数の第２のトランジスタとをさらに備えることを特徴とする。
【００１８】
上記の構成によれば、前記外部入力端子にはまた、ダイオードなどの電圧降下手段が１または複数段直列に接続され、その電圧降下手段の他端には第２のトランジスタのベース（ゲート）が接続され、またこの第２のトランジスタが複数設けられる場合には、前記電圧降下手段の接続点間に、その複数の第２のトランジスタのベース（ゲート）が接続される。前記各第２のトランジスタのエミッタ（ソース）は、前記Ｐ型トランジスタまたはＮ型トランジスタと同様に、前記ハイレベル側またはローレベル側の電源に接続され、コレクタ（ドレイン）が制御出力の出力端となる。
【００１９】
したがって、前記Ｎ型トランジスタのコレクタ（ドレイン）と、Ｐ型トランジスタのコレクタ（ドレイン）と、この１または複数の第２のトランジスタのコレクタ（ドレイン）とで、３つ以上の制御出力の出力端を形成することができる。そして、第２のトランジスタの動作論理は、直流電源電圧、外部入力端子への入力電圧および電圧降下手段の段数などによって設定することができる。
【００２０】
したがって、前記単一の外部入力端子への入力電圧を、たとえば高電位、低電位、中間電位に切換えたり、前記高電位、低電位および開放電位（ハイインピーダンス）に切換えることによって、前記各出力端からの制御出力で、たとえばアンプの帰還抵抗の切換えを行い、ゲインを、高、中、低に切換えることができ、また前記ゲインの高、低の切換えとともに、回路をスタンバイモードに切換えることなども行うことができる。こうして、前記単一の外部入力端子への入力電圧から、３つ以上の動作状態の切換えを行うことができる。
【００２１】
さらにまた、本発明のデコード回路は、前記外部入力端子とベース（ゲート）との間に介在され、４つ以上の分圧抵抗が直流電源ライン間に接続されて成り、前記外部入力端子が分圧抵抗間の第１の接続点に接続され、前記Ｐ型トランジスタのベース（ゲート）が前記第１の接続点よりもハイレベル側の第２の接続点にバイアス抵抗を介して接続され、前記Ｎ型トランジスタのベース（ゲート）が前記第１の接続点よりもローレベル側の第３の接続点にバイアス抵抗を介して接続される第１の分圧回路と、前記第１の接続点よりもローレベル側の接続点にバイアス抵抗を介してベース（ゲート）が接続される１または複数の第２のトランジスタと、前記Ｐ型トランジスタで取込まれた電流が与えられる第２の分圧回路と、前記第２の分圧回路の分圧抵抗間の接続点にバイアス抵抗を介してベース（ゲート）が接続される１または複数の第３のトランジスタとをさらに備えることを特徴とする。
【００２２】
上記の構成によれば、第２の接続点にバイアス抵抗を介してベース（ゲート）が接続される第１のＮ型トランジスタのコレクタ（ドレイン）と、第２および第３のトランジスタをそれぞれ１つとすると、それらのコレクタ（ドレイン）で３つの制御出力の出力端を形成することができる。前記第２および第３のトランジスタの個数を増加すると、さらに出力端を増加することができる。そして、それぞれのトランジスタの動作論理は、直流電源電圧、外部入力端子への入力電圧、第１および第２の分圧回路の抵抗分圧比ならびにバイアス抵抗の値によって設定することができる。
【００２３】
したがって、前記単一の外部入力端子への入力電圧を、たとえば高電位、低電位、中間電位に切換えたり、前記高電位、低電位および開放電位（ハイインピーダンス）に切換えることによって、前記各出力端からの制御出力で、たとえばアンプの帰還抵抗の切換えを行い、ゲインを、高、中、低に切換えることができ、また前記ゲインの高、低の切換えとともに、回路をスタンバイモードに切換えることなども行うことができる。こうして、前記単一の外部入力端子への入力電圧から、３つ以上の動作状態の切換えを行うことができる。
【００２４】
また、本発明のディスク記録／再生装置の受光アンプ回路は、前記のデコード回路を用いることで、スイッチ機能を有することを特徴とする。
【００２５】
上記の構成によれば、ダイ縮小を図ることができるとともに、スタンバイモードへの切換えのスイッチ機能を有する受光アンプ回路を実現することができる。
【００２６】
さらにまた、本発明の光学ピックアップは、前記の受光アンプ回路を備えることを特徴とする。
【００２７】
上記の構成によれば、ダイ縮小を図ることができるとともに、スタンバイモードへの切換えのスイッチ機能を有する受光アンプ回路を搭載した光学ピックアップを実現することができる。
【００２８】
【発明の実施の形態】
本発明の実施の一形態について、図１に基づいて説明すれば、以下のとおりである。
【００２９】
図１は、本発明の実施の一形態のデコード回路１１の電気回路図である。このデコード回路１１は、光学ピックアップの受光アンプ回路の集積回路において、ダイの縮小のために設けられ、単一の外部入力端子１２への入力電圧Ｖｉｎから、オン／オフのような２つの制御出力ではなく、３つ以上の制御出力にデコードして出力するものである。
【００３０】
このデコード回路１１は、２つのトランジスタＱ１，Ｑ２を備えて構成されている。単一の外部入力端子１２への入力電圧Ｖｉｎは、前記２つのトランジスタＱ１，Ｑ２のベースに共通に入力され、Ｐ型トランジスタＱ１のエミッタはハイレベルＶｃｃの電源に接続され、コレクタが第１の制御出力Ｖｏ１の出力端となり、Ｎ型トランジスタＱ２のエミッタはローレベルＧＮＤの電源に接続され、コレクタが第２の制御出力Ｖｏ２の出力端となる。
【００３１】
上述のように構成されるデコード回路１１の動作は、３つの領域に分けられる。入力電圧Ｖｉｎが低い場合はＮ型トランジスタＱ２が非動作領域にあり、Ｐ型トランジスタＱ１が能動領域にある。これに対して、入力電圧Ｖｉｎが高い場合はＮ型トランジスタＱ２が能動領域にあり、Ｐ型トランジスタＱ１が非動作領域にある。それらのいずれでもない入力電圧Ｖｉｎが中間電位の場合および開放電位（ハイインピーダンス）の場合は、トランジスタＱ１，Ｑ２が共に能動領域、もしくは非動作領域にあり、その演算を取ることによって、３つの状態を検出することができる。そして、たとえば第１の制御出力Ｖｏ１を用いて受光アンプのゲイン切換えを行い、第２の制御出力Ｖｏ２を用いて受光アンプのスタンバイ機能をオン／オフ切換えする制御が行われる。
【００３２】
ここで、外部制御信号である前記入力電圧Ｖｉｎは、実際にはマイクロコンピュータ等によって生成されるが、その信号によって切換えが行えるのであれば、前記基準電圧Ｅ１，Ｅ２のような精度のある閾値は必要とならない。一例を挙げると、前記マイクロコンピュータが低電圧を出力する場合、その電位は、仕様によるけれども、ＧＮＤ電位＋数百ｍＶとなり、その電圧範囲で切換え制御が可能（実施例ではＮ型トランジスタが動作しない）であれば、問題はない。
【００３３】
また、上記のように、入力電圧Ｖｉｎが中間電位の場合および開放電位の場合は、トランジスタＱ１，Ｑ２は、非動作領域にある方が消費電流を抑制できるので、スタンバイモードとして携帯機器用途に好適である。しかしながら、電源電圧Ｖｃｃの仕様と、外部制御信号である入力電圧Ｖｉｎの仕様とによっては、両方のトランジスタＱ１，Ｑ２が非動作領域にあることが困難な場合が考えられるが、その場合でも所望の回路動作を実現させることができる。
【００３４】
以上のようにして、第１および第２の制御出力Ｖｏ１，Ｖｏ２を作成するのに、多くのトランジスタや定電流源などを必要とするコンパレータを用いる場合に比べて、それぞれ１つのトランジスタでよく、前記単一の外部入力端子１２の採用によるダイ縮小に加えて、回路面積の縮小によっても、一層ダイ縮小を図り、集積回路の縮小を実現することができる。
【００３５】
本発明の実施の他の形態について、図２および図３に基づいて説明すれば、以下のとおりである。
【００３６】
図２は、本発明の実施の他の形態のデコード回路２１の電気回路図である。このデコード回路２１は、上述のデコード回路１１に類似し、対応する部分には同一の参照符号を付して、その説明を省略する。注目すべきは、このデコード回路２１では、前記２つのトランジスタＱ１，Ｑ２に加えて、もう１つのＮ型トランジスタＱ３が設けられるとともに、それに対応して、任意の段数ｎだけ直列に接続されたダイオードＤ１〜Ｄｎが設けられることである。
【００３７】
前記外部入力端子１２にはダイオードＤ１のアノード側が接続され、ダイオードＤｎのカソード側はトランジスタＱ３のベースに接続される。トランジスタＱ３のエミッタは、同じＮ型のトランジスタＱ２のエミッタと同様にローレベルＧＮＤの電源に接続され、コレクタが第３の制御出力Ｖｏ３の出力端となる。
【００３８】
また、図３も、本発明の実施の他の形態のデコード回路３１の電気回路図である。このデコード回路３１では、もう１つのＰ型トランジスタＱ１１が設けられており、それに対応して、前記外部入力端子１２にはダイオードＤｎのカソード側が接続され、ダイオードＤ１のアノード側はトランジスタＱ１１のベースに接続される。トランジスタＱ１１のエミッタは、同じＰ型のトランジスタＱ１のエミッタと同様にハイレベルＶｃｃの電源に接続され、コレクタが第３の制御出力Ｖｏ３の出力端となる。
【００３９】
前記トランジスタＱ３，Ｑ１１が複数設けられる場合には、そのベースは、ダイオードＤ１〜Ｄｎの接続点に接続される。こうして、３つ以上の制御出力の出力端を形成することができる。そして、トランジスタＱ３，Ｑ１１の動作論理は、直流電源電圧Ｖｃｃ、外部入力端子１２への入力電圧ＶｉｎおよびダイオードＤ１〜Ｄｎの段数などによって任意に設定することができる。
【００４０】
本発明の実施のさらに他の形態について、図４および図５に基づいて説明すれば、以下のとおりである。
【００４１】
図４は、本発明の実施のさらに他の形態のデコード回路４１の電気回路図である。このデコード回路４１は、上述のデコード回路１１に類似し、対応する部分には同一の参照符号を付して、その説明を省略する。注目すべきは、このデコード回路４１では、前記２つのトランジスタＱ１，Ｑ２に加えて、４つの分圧抵抗Ｒ１〜Ｒ４から成る第１の分圧回路４２と、２つの分圧抵抗Ｒ５，Ｒ６から成る第２の分圧回路４３と、Ｎ型の３つのトランジスタＱ３〜Ｑ５と、各トランジスタＱ１〜Ｑ５のバイアス抵抗Ｒ１１〜Ｒ１５とを備えて構成されることである。
【００４２】
前記４つの分圧抵抗Ｒ１〜Ｒ４は直流電源ライン間に接続されており、その中点である分圧抵抗Ｒ２，Ｒ３間の第１の接続点には前記外部入力端子１２が接続され、前記第１の接続点よりもハイレベル側の分圧抵抗Ｒ１，Ｒ２間の第２の接続点にはバイアス抵抗Ｒ１１を介して前記トランジスタＱ１のベースが接続され、前記第１の接続点よりもローレベル側の分圧抵抗Ｒ３，Ｒ４間の第３の接続点にはバイアス抵抗Ｒ１２を介して前記トランジスタＱ２のベースが接続される。
【００４３】
したがって、前述のように、大略的に２つのトランジスタＱ１，Ｑ２は相反動作を行い、トランジスタＱ１で取込まれた電流は第２の分圧回路４３に与えられ、該トランジスタＱ１の消費電流を抑制するための電流制限とともに、電圧に変換され、分圧される。また、前記分圧抵抗Ｒ３，Ｒ４間の第３の接続点にはバイアス抵抗Ｒ１３を介してトランジスタＱ３のベースが接続され、前記第２の分圧回路４３の分圧抵抗Ｒ５，Ｒ６間の接続点にはバイアス抵抗Ｒ１４，Ｒ１５をそれぞれ介してトランジスタＱ４，Ｑ５のベースが接続される。前記各トランジスタＱ２〜Ｑ５のエミッタは共通にローレベルＧＮＤの電源に接続される。前記トランジスタＱ２，Ｑ４のコレクタはスタンバイ信号ＳＴＢＹの出力端となり、前記トランジスタＱ３のコレクタは第１のゲイン切換え信号ＣＴＬ１の出力端となり、前記トランジスタＱ５のコレクタは第２のゲイン切換え信号ＣＴＬ２の出力端となる。たとえば、前記各分圧抵抗Ｒ１〜Ｒ６の抵抗値は４０ｋΩであり、前記各バイアス抵抗Ｒ１１〜Ｒ１５の抵抗値は１０ｋΩである。
【００４４】
一方、受光アンプ回路４４は、アンプ４５と、フォトダイオード４６と、２つのＰ型トランジスタＱ２１，Ｑ２２と、２つの帰還抵抗Ｒ２１，Ｒ２２とを備えて構成されている。フォトダイオード４６はアンプ４５の負入力端に接続され、このアンプ４５の正入力端には基準電圧Ｖｒｅｆが与えられる。アンプ４５は、フォトダイオード４６による光電流を、電流−電圧変換するとともに前記基準電圧Ｖｒｅｆを基準として増幅を行い、検出信号ＳＩＧを図示しない信号処理回路などへ出力し、光ディスクに記録されている情報が再生され、またトラッキングやフォーカシングのサーボが行われる。
【００４５】
また、前記検出信号ＳＩＧは、トランジスタＱ２１および帰還抵抗Ｒ２１から成る第１の帰還回路またはトランジスタＱ２２および帰還抵抗Ｒ２２から成る第２の帰還回路を介して、負帰還される。トランジスタＱ２１は前記第１のゲイン切換え信号ＣＴＬ１によってオン／オフ制御され、トランジスタＱ２２は前記第２のゲイン切換え信号ＣＴＬ２によってオン／オフ制御される。また、帰還抵抗Ｒ２１の抵抗値は、帰還抵抗Ｒ２２の抵抗値よりも小さく、したがってトランジスタＱ２１がオンする（第１のゲイン切換え信号ＣＴＬ１がアクティブのローレベルとなる）と、受光アンプ回路４４はハイゲインとなり、トランジスタＱ２２がオンするとローゲインとなる。前記スタンバイ信号ＳＴＢＹが、アクティブのローレベルとなるとアンプ４５は能動領域にあり、非アクティブのオープン状態となると非動作領域になる。
【００４６】
上述のように構成されるデコード回路４１および受光アンプ回路４４において、前記外部制御信号である前記入力電圧Ｖｉｎが高電位のときには、トランジスタＱ２は能動領域にあり、前記スタンバイ信号ＳＴＢＹがアクティブのローレベルとなって受光アンプ回路４４のバイアス回路を駆動する。また、トランジスタＱ３も能動領域にあり、第１のゲイン切換え信号ＣＴＬ１がアクティブのローレベルとなってトランジスタＱ２１をオンし、前記受光アンプ回路４４は読出しなどに対応したハイゲインとなる。一方、トランジスタＱ１は非動作領域にあり、このため分圧抵抗Ｒ６によってプルダウンされているトランジスタＱ４，Ｑ５は非動作領域にある。
【００４７】
これに対して、前記入力電圧Ｖｉｎが低電位のときには、トランジスタＱ１は能動領域にあり、それによって駆動されるトランジスタＱ４も能動領域にあり、前記スタンバイ信号ＳＴＢＹがアクティブのローレベルとなって受光アンプ回路４４のバイアス回路を駆動する。また、トランジスタＱ５も能動領域にあり、第２のゲイン切換え信号ＣＴＬ２がアクティブのローレベルとなってトランジスタＱ２２をオンし、前記受光アンプ回路４４は書込みなどに対応したローゲインとなる。一方、トランジスタＱ２，Ｑ３は非動作領域にある。
【００４８】
また、前記入力電圧Ｖｉｎが中間電位のときには、総てのトランジスタＱ１〜Ｑ５が非動作領域にあり、スタンバイ信号ＳＴＢＹが非アクティブのオープン状態となってバイアス回路が駆動されず、またゲイン切換え信号ＣＴＬ１，ＣＴＬ２も共に非アクティブのオープン状態となってゲイン選択も行われず、前記受光アンプ回路４４はスタンバイモードとなる。
【００４９】
図５に、前記入力電圧Ｖｉｎに対する受光アンプ回路４４の電源電流Ｉｃｃの変化のシミュレーション結果を示す。前記入力電圧Ｖｉｎが低電位のとき回路は動作領域（ローゲイン状態）にあり、中間電位では電源電流Ｉｃｃが抑えられてスタンバイモードになり、高電位において回路は動作領域（ハイゲイン状態）にあるのが理解される。
【００５０】
このようにして、単一の外部入力端子１２への入力電圧Ｖｉｎを、高電位、低電位、中間電位に切換えることによって、各トランジスタＱ２〜Ｑ５の出力端からの制御出力で、アンプ４５の帰還抵抗Ｒ２１，Ｒ２２の切換えを行い、ゲインの高、低の切換えを行うとともに、回路をスタンバイモードに切換えることができる。こうして、前記単一の外部入力端子１２への入力電圧Ｖｉｎから、３つ以上の動作状態の切換えを行うことができる。
【００５１】
前記の切換えは、ゲインの、高、中、低の切換えなどであってもよく、また前記入力電圧Ｖｉｎも、前記高電位、低電位および開放電位（ハイインピーダンス）に切換えられてもよい。そして、トランジスタの個数を増加すると、さらに出力端を増加することができ、それぞれのトランジスタの動作論理は、直流電源電圧Ｖｃｃ、外部入力端子１２への入力電圧Ｖｉｎ、第１および第２の分圧回路４２，４３の抵抗分圧比ならびにバイアス抵抗Ｒ１１〜Ｒ１５の値によって設定することができる。
【００５２】
【発明の効果】
本発明のデコード回路は、以上のように、集積回路に実装されて、ダイの縮小のために設けられ、単一の外部入力端子への入力電圧から、オン／オフのような２つの制御出力ではなく、３つ以上の制御出力にデコードして出力するデコード回路において、前記外部入力端子に対して、極性の相互に異なるＰ型およびＮ型のトランジスタを並列に設け、それらのコレクタ（ドレイン）からのそれぞれ２値の制御出力を用いて、前記３つ以上の制御出力を実現する。
【００５３】
それゆえ、第１および第２の制御出力を作成するのに、多くのトランジスタや定電流源などを必要とするコンパレータを用いる場合に比べて、それぞれ１つのトランジスタでよく、一層ダイ縮小を図ることができる。
【００５４】
また、本発明のデコード回路は、以上のように、前記外部入力端子にはまた、ダイオードなどの電圧降下手段が１または複数段直列に接続され、その電圧降下手段の他端には第２のトランジスタのベース（ゲート）が接続され、またこの第２のトランジスタが複数設けられる場合には、前記電圧降下手段の接続点間に、その複数の第２のトランジスタのベース（ゲート）が接続され、前記各第２のトランジスタのエミッタ（ソース）は、前記Ｐ型トランジスタまたはＮ型トランジスタと同様に、前記ハイレベル側またはローレベル側の電源に接続され、コレクタ（ドレイン）が制御出力の出力端となる。
【００５５】
それゆえ、前記Ｎ型トランジスタのコレクタ（ドレイン）と、Ｐ型トランジスタのコレクタ（ドレイン）と、この１または複数の第２のトランジスタのコレクタ（ドレイン）とで、３つ以上の制御出力の出力端を形成することができ、前記単一の外部入力端子への入力電圧から、３つ以上の動作状態の切換えを行うことができる。
【００５６】
さらにまた、本発明のデコード回路は、以上のように、前記外部入力端子とベース（ゲート）との間に介在され、４つ以上の分圧抵抗が直流電源ライン間に接続されて成り、前記外部入力端子が分圧抵抗間の第１の接続点に接続され、前記Ｐ型トランジスタのベース（ゲート）が前記第１の接続点よりもハイレベル側の第２の接続点にバイアス抵抗を介して接続され、前記Ｎ型トランジスタのベース（ゲート）が前記第１の接続点よりもローレベル側の第３の接続点にバイアス抵抗を介して接続される第１の分圧回路と、前記第１の接続点よりもローレベル側の接続点にバイアス抵抗を介してベース（ゲート）が接続される１または複数の第２のトランジスタと、前記Ｐ型トランジスタで取込まれた電流が与えられる第２の分圧回路と、前記第２の分圧回路の分圧抵抗間の接続点にバイアス抵抗を介してベース（ゲート）が接続される１または複数の第３のトランジスタとをさらに備える。
【００５７】
それゆえ、第２の接続点にバイアス抵抗を介してベース（ゲート）が接続される第１のＮ型トランジスタのコレクタ（ドレイン）と、１または複数の第２および第３のトランジスタのコレクタ（ドレイン）とで、３つ以上の制御出力の出力端を形成することができ、前記単一の外部入力端子への入力電圧から、３つ以上の動作状態の切換えを行うことができる。
【００５８】
また、本発明のディスク記録／再生装置の受光アンプ回路は、以上のように、前記のデコード回路を用いることで、スイッチ機能を有する。
【００５９】
それゆえ、ダイ縮小を図ることができるとともに、スタンバイモードへの切換えのスイッチ機能を有する受光アンプ回路を実現することができる。
【００６０】
さらにまた、本発明の光学ピックアップは、以上のように、前記の受光アンプ回路を備える。
【００６１】
それゆえ、ダイ縮小を図ることができるとともに、スタンバイモードへの切換えのスイッチ機能を有する受光アンプ回路を搭載した光学ピックアップを実現することができる。
【図面の簡単な説明】
【図１】本発明の実施の一形態のデコード回路の電気回路図である。
【図２】本発明の実施の他の形態のデコード回路の電気回路図である。
【図３】本発明の実施の他の形態のデコード回路の電気回路図である。
【図４】本発明の実施のさらに他の形態のデコード回路の電気回路図である。
【図５】図４で示すデコード回路による入力電圧に対する受光アンプ回路の電源電流の変化のシミュレーション結果を示す波形図である。
【図６】典型的な従来技術のデコード回路の電気的構成を示すブロック図である。
【図７】前記図６で示すデコード回路におけるコンパレータの一構成例を示す電気回路図である。
【符号の説明】
１１，２１，３１，４１    デコード回路
１２    単一の外部入力端子
４２    第１の分圧回路
４３    第２の分圧回路
４４    受光アンプ回路
４５    アンプ
４６    フォトダイオード
Ｄ１〜Ｄｎ    ダイオード（電圧降下手段）
Ｑ１    Ｐ型トランジスタ
Ｑ２    Ｎ型トランジスタ
Ｑ３    Ｎ型トランジスタ（第２のトランジスタ）
Ｑ４，Ｑ５    Ｎ型トランジスタ（第３のトランジスタ）
Ｑ１１  Ｐ型トランジスタ（第２のトランジスタ）
Ｑ２１，Ｑ２２    Ｐ型トランジスタ
Ｒ１〜Ｒ６    分圧抵抗
Ｒ１１〜Ｒ１５    バイアス抵抗
Ｒ２１，Ｒ２２    帰還抵抗
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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