(57)【要約】【課題】低電圧電源の電位が低電圧の電位から基準電位に変化しても、貫通電流を遮断できる電圧レベルシフタを提供すること【解決手段】レベル変換部１にゲート入力が低電圧電源ＶＤＤ１に接続されたＮＭＯＳ２５とＮＭＯＳ２６からなる電流遮断部４を設ける。低電圧電源ＶＤＤ１の電位が基準電位ＶＳＳに変化しときには、このＮＭＯＳ２５とＮＭＯＳ２６が、ともに非道通となって、低電圧電源ＶＤＤ１で駆動される第１および第２のＣＭＯＳ型インバータ１１、１２の出力がともに不安定になることによって惹起されるレベル変換部１の高電圧電源ＶＤＤ２から基準電位ＶＳＳに向かう貫通電流を遮断する。また、出力保持部５により、レベル変換部１の出力端３３のレベルを安定に保持するため、出力用ＣＭＯＳ型インバータ６にも貫通電流は流れない。【選択図】  図１
2004260242.tif 000002
【特許請求の範囲】
【請求項１】
基準電位とこの基準電位より高い低電圧電源の電位との間の振幅を有する入力信号が入力され、低電圧電源で動作可能な第１の入力回路と、
前記第１の入力回路の出力が入力される前記低電圧電源で動作可能な第２の入力回路と、
前記第１の入力回路の出力にゲートが接続された第１のＮチャネルＭＯＳＦＥＴと、
前記第２の入力回路の出力にゲートが接続された第２のＮチャネルＭＯＳＦＥＴと、
前記低電圧電源の電位より高い電位の高電圧電源にソースが接続され、ドレインが前記第１のＮチャネルＭＯＳＦＥＴのドレインに接続され、ゲートが前記第２のＮチャネルＭＯＳＦＥＴのドレインに接続された第１のＰチャネルＭＯＳＦＥＴと、
前記高電圧電源にソースが接続され、ドレインが前記第２のＮチャネルＭＯＳＦＥＴのドレインに接続され、ゲートが前記第１のＮチャネルＭＯＳＦＥＴのドレインに接続された第２のＰチャネルＭＯＳＦＥＴと、
前記基準電位電源にソースが接続され、ドレインが前記第１のＮチャネルＭＯＳＦＥＴのソースに接続され、ゲートが前記低電圧電源に接続される第３のＮチャネルＭＯＳＦＥＴ、およびソースが前記基準電位電源に接続され、ドレインが前記第２のＮチャネルＭＯＳＦＥＴのソースに接続され、ゲートが前記低電圧電源に接続される第４のＮチャネルＭＯＳＦＥＴからなる電流遮断部とを有し、前記第２のＰチャネルＭＯＳＦＥＴのドレインを出力端とするレベル変換部と、
前記レベル変換部の出力端からの信号が入力されて、前記基準電位と前記高電圧電源の電位との間の振幅を有する出力信号を出力する出力回路、および前記レベル変換部の出力端を前記高電圧電源の電位または基準電位のいずれかに保持するための保持回路からなる出力保持部とを具備したことを特徴とする電圧レベルシフタ。
【請求項２】
前記出力保持部の前記保持回路が、前記出力回路の出力端と前記レベル変換部の出力端との間に接続され、前記出力回路の出力を前記レベル変換部の出力端に帰還する帰還回路であることを特徴とする請求項１に記載の電圧レベルシフタ。
【請求項３】
前記出力回路および前記帰還回路による前記帰還に要する時間が、前記レベル変換部の出力遷移の時間よりも早いことを特徴とする請求項２に記載の電圧レベルシフタ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電圧レベルシフタに関し、特に信号の電圧レベルを低電圧レベルから高電圧レベルへ変換する電圧レベルシフタに関する。
【０００２】
【従来の技術】
低電圧電源で動作するＬＳＩから出力される信号を高電圧電源で動作するＬＳＩに供給するには、高電圧電源で動作するＬＳＩの入力部に低電圧レベルの信号を高電圧レベル信号に変換するための電圧レベルシフタが必要となる。
【０００３】
従来、この種の電圧レベルシフタは、ＣＭＯＳ回路で構成する場合、高電圧電源に接続されるＰチャネルＭＯＳＦＥＴ（以下、「ＰＭＯＳ」と称す。）とＮチャネルＭＯＳＦＥＴ（以下、「ＮＭＯＳ」と称す。）の直列回路を２対設け、それぞれＰＭＯＳのドレイン出力端を互いに相手の対のＰＭＯＳのゲートに接続し、それぞれのＮＭＯＳのゲートに、互いに逆極性の低電圧レベル振幅の信号を入力して、前記ＰＭＯＳのドレイン出力端から高電圧レベルの出力信号を得るように構成されている（例えば、非特許文献１参照。）。
【０００４】
図５は、このような従来の電圧レベルシフタの構成例を示す回路図である。この例では、電圧レベルシフタは、レベル変換部１０１と出力用ＣＭＯＳ型インバータ１０６により構成されている。
【０００５】
レベル変換部１０１は、相補接続されたＰＭＯＳ１１１とＮＭＯＳ１２１から構成され、低電圧電源ＶＤＤ１が供給される第１のＣＭＯＳ型インバータ１０２と、相補接続されたＰＭＯＳ１１２とＮＭＯＳ１２２から構成され、低電圧電源ＶＤＤ１が供給される第２のＣＭＯＳ型インバータ１０３を備えている。
【０００６】
また、レベル変換部１０１は、高電圧電源ＶＤＤ２にソースが接続されるＰＭＯＳ１１３およびＰＭＯＳ１１４と、基準電位ＶＳＳにソースが接続されるＮＭＯＳ１２３およびＮＭＯＳ１２４と有しており、ＰＭＯＳ１１３とＮＭＯＳ１２３のドレインどうしが接続され、またＰＭＯＳ１１４とＮＭＯＳ１２４のドレインどうしが接続されている。
【０００７】
また、ＰＭＯＳ１１３のゲートには、ＰＭＯＳ１１４のドレイン（ＮＭＯＳ１２４のドレインと共通）が接続され、ＰＭＯＳ１１４のゲートには、ＰＭＯＳ１１３のドレイン（ＮＭＯＳ１２３のドレインと共通）が接続されており、ＰＭＯＳ１１４のドレイン（ＮＭＯＳ１２４のドレインと共通）がレベル変換部１０１の出力端１３３となっている。
【０００８】
この構成において、低電圧レベル振幅の入力信号ＩＮは、第１のＣＭＯＳ型インバータ１０２の入力信号となり、第１のＣＭＯＳ型インバータ１０２の出力端１３１の出力信号は、第２のＣＭＯＳ型インバータ１０３の入力信号となる。また、第１のＣＭＯＳ型インバータ１０２の出力端１３１の出力信号は、ＮＭＯＳ１２３のゲート入力信号となり、第２のＣＭＯＳ型インバータ１０３の出力端１３２の出力信号は、ＮＭＯＳ１２４のゲート入力信号となる。そして、出力端１３３よりレベル変換部１０１の出力信号が出力される。
【０００９】
次に、レベル変換部１０１の出力端１３３の出力信号が入力される出力用ＣＭＯＳ型インバータ１０６は、相補接続されたＰＭＯＳ１１７とＮＭＯＳ１２７とからなり、高電圧電源ＶＤＤ２が供給され、その出力が高電圧レベル振幅の出力信号ＯＵＴとなる。
【００１０】
なお、上記ＮＭＯＳ１２１〜１２４、１２７のソースには、それぞれ基準電位ＶＳＳが与えられている。
【００１１】
上記のような構成の電圧レベルシフタの動作は、以下のようになる。
【００１２】
まず、入力信号ＩＮがＨレベル（ＶＤＤ１）の場合、第１のＣＭＯＳ型インバータ１０２の出力端１３１はＬレベル（ＶＳＳ）、第２のＣＭＯＳ型インバータ１０３の出力端１３２はＨレベル（ＶＤＤ１）となる。したがって、ＮＭＯＳ１２４は導通し、ＮＭＯＳ１２３は非導通となる。
【００１３】
ＮＭＯＳ１２４が導通するため、そのドレイン電位は基準電位ＶＳＳとなり、このドレインがゲート入力となっているＰＭＯＳ１１３は導通する。そのため、ＰＭＯＳ１１３のドレイン電位はＨレベル（ＶＤＤ２）となる。したがって、このＰＭＯＳ１１３のドレイン電位がゲート入力に与えられるＰＭＯＳ１１４は、非導通となる。このような動作により、レベル変換部１０１の出力端１３３は、ＮＭＯＳ１２４のドレイン電位である基準電位ＶＳＳとなる。
【００１４】
このレベル変換部１０１の出力端１３３のレベルを出力用ＣＭＯＳ型インバータ１０６が反転し、その出力、すなわち出力信号ＯＵＴは、Ｈレベル（ＶＤＤ２）となる。すなわち、ＶＤＤ１レベルの入力信号ＩＮが、ＶＤＤ２レベルの出力信号ＯＵＴに変換されることになる。
【００１５】
一方、入力信号ＩＮがＬレベル（ＶＳＳ）の場合、第１のＣＭＯＳ型インバータ１０２の出力端１３１はＨレベル（ＶＤＤ１）、第２のＣＭＯＳ型インバータ１０３の出力端１３２はＬレベル（ＶＳＳ）となる。したがって、ＮＭＯＳ１２３は導通し、ＮＭＯＳ１２４は非導通となる。
【００１６】
ＮＭＯＳ１２３が導通するため、そのドレイン電位は基準電位ＶＳＳとなり、このドレインがゲート入力となっているＰＭＯＳ１１４は導通する。そのため、ＰＭＯＳ１１４のドレイン電位はＨレベル（ＶＤＤ２）となる。したがって、このＰＭＯＳ１１４のドレイン電位がゲート入力に与えられるＰＭＯＳ１１３は、非導通となる。このような動作により、レベル変換部１０１の出力端１３３は、ＰＭＯＳ１１４のドレイン電位ＶＤＤ２となる。
【００１７】
このレベル変換部１０１の出力端１３３のレベルを出力用ＣＭＯＳ型インバータ１０６が反転し、その出力、すなわち出力信号ＯＵＴは、Ｌレベル（ＶＳＳ）となる。
【００１８】
なお、出力用ＣＭＯＳ型インバータ１０６には、ゲートに与えられる電圧が低くて駆動力の弱いレベル変換部１０１のＮＭＯＳ１２３、１２４の駆動力を補強する機能がある。
【００１９】
【非特許文献１】
鈴木八十二著、「ＣＭＯＳの応用技法」、第５版、産報出版株式会社、１９８２年２月１５日、ｐ．２９−３０
【００２０】
【発明が解決しようとする課題】
上述した電圧レベルシフタが用いられるシステムの例として、図６に示すような異なる電源電圧で動作するＬＳＩを搭載するシステムがある。
【００２１】
図６（ａ）は、高電圧電源ＶＤＤ２で動作するマイクロコンピュータ２００に、低電圧電源ＶＤＤ１で動作する周辺ＬＳＩ３００からの信号が入力される例を示している。このとき、マイクロコンピュータ２００の入力部に電圧レベルシフタ４００が設けられ、周辺ＬＳＩ３００からのＶＤＤ１レベルの信号ＩＮは、電圧レベルシフタ４００に入力され、ＶＤＤ２レベルの信号ＯＵＴに変換されて、マイクロコンピュータ２００の内部回路５００に入力される。
【００２２】
なお、電圧レベルシフタ４００には、低電圧電源ＶＤＤ１と高電圧電源ＶＤＤ２の両方が供給される。また、基準電位ＶＳＳは、マイクロコンピュータ２００と周辺ＬＳＩ３００に共通に供給される。
【００２３】
このようなシステムにおいて、周辺ＬＳＩ３００の種類によっては、常に動作している必要がなく、マイクロコンピュータ２００からの呼び出しがあった場合のみ動作すればよいものがある。ここで、マイクロコンピュータ２００からの呼び出しがあって動作するときをシステム動作期間、それ以外を待機期間と呼ぶことにする。
【００２４】
このような待機期間中、周辺ＬＳＩ３００には、動作消費電流は流れないが、オフリーク電流が流れる。近年、ＣＭＯＳＬＳＩの省電力化・低電圧電源化への流れが進む一方で、高速化への要求も強いため、ＭＯＳＦＥＴ素子のしきい値が下がる傾向にあり、その結果、オフリーク電流が増大する傾向にある。したがって、周辺ＬＳＩ３００の素子数が多い場合、上記待機期間中に周辺ＬＳＩ３００に流れるオフリーク電流が、省電力化の観点から無視できなくなっている。
【００２５】
そこで、周辺ＬＳＩ３００に待機期間中流れるオフリーク電流を削減する方法として、図６（ｂ）に示すように、待機期間中、周辺ＬＳＩ３００の低電圧電源ＶＤＤ１の電位を基準電位ＶＳＳに切り替える方法が採られている。
【００２６】
この場合、電圧レベルシフタ４００に供給される低電圧電源ＶＤＤ１の電位も基準電位ＶＳＳに切り替わってしまう。
【００２７】
電圧レベルシフタ４００を、図５に示す回路で構成していた場合、このような低電圧電源ＶＤＤ１の電位の基準電位ＶＳＳへの切り替えが、レベル変換部１０１のＰＭＯＳ１１３、１１４から、それぞれＮＭＯＳ１２３、１２４へ流れる電流、すなわち貫通電流を発生させる要因となる。
【００２８】
すなわち、低電圧電源ＶＤＤ１の電位が基準電位ＶＳＳに切り替わると、図５の第１のＣＭＯＳ型インバータ１０２の出力端１３１および第２のＣＭＯＳ型インバータ１０３の出力端１３２の出力レベルがともに不安定になることがあり、これらの出力がゲート入力となっているＮＭＯＳ１２３およびＮＭＯＳ１２４の動作がともに不安定になり、ともに弱い導通状態になることがある。するとＮＭＯＳ１２３およびＮＭＯＳ１２４のドレイン電位がともに不安定になり、このドレインがゲート入力となっているＰＭＯＳ１１３およびＰＭＯＳ１１４の動作も不安定になり、これらも、ともに弱い導通状態に陥ることになる。
【００２９】
このような状態になると、高電圧電源ＶＤＤ２からＰＭＯＳ１１３、ＮＭＯＳ１２３を経由して基準電位ＶＳＳに向かう経路、および高電圧電源ＶＤＤ２からＰＭＯＳ１１４、ＮＭＯＳ１２４を経由して基準電位ＶＳＳに向かう経路にいわゆる貫通電流が流れる。
【００３０】
また、このような状態では、レベル変換部１０１の出力端１３３の出力レベルも不安定な中間電位となり、この出力が入力される出力用ＣＭＯＳ型インバータ１０６にも貫通電流が流れる。
【００３１】
このような貫通電流が流れる状態が続くと、電圧レベルシフタを構成する素子の寿命の劣化を招き、電圧レベルシフタを搭載する集積回路の信頼性を損なうことになる。
【００３２】
そこで、本発明の目的は、低電圧電源の電位が低電圧の電位から基準電位に切り替わっても貫通電流を遮断できる電圧レベルシフタを提供することにある。
【００３３】
【課題を解決するための手段】
上記目的を達成するために、本発明の電圧レベルシフタは、基準電位とこの基準電位より高い低電圧電源の電位との間の振幅を有する入力信号が入力され、低電圧電源で動作可能な第１のＣＭＯＳ型インバータと、前記第１のＣＭＯＳ型インバータの出力が入力される前記低電圧電源で動作可能な第２のＣＭＯＳ型インバータと、前記第１のＣＭＯＳ型インバータの出力にゲートが接続された第１のＮチャネルＭＯＳＦＥＴと、前記第２のＣＭＯＳ型インバータの出力にゲートが接続された第２のＮチャネルＭＯＳＦＥＴと、前記低電圧電源の電位より高い電位の高電圧電源にソースが接続され、ドレインが前記第１のＮチャネルＭＯＳＦＥＴのドレインに接続され、ゲートが前記第２のＮチャネルＭＯＳＦＥＴのドレインに接続された第１のＰチャネルＭＯＳＦＥＴと、前記高電圧電源にソースが接続され、ドレインが前記第２のＮチャネルＭＯＳＦＥＴのドレインに接続され、ゲートが前記第１のＮチャネルＭＯＳＦＥＴのドレインに接続された第２のＰチャネルＭＯＳＦＥＴと、前記基準電位電源にソースが接続され、ドレインが前記第１のＮチャネルＭＯＳＦＥＴのソースに接続され、ゲートが前記低電圧電源に接続される第３のＮチャネルＭＯＳＦＥＴ、およびソースが前記基準電位電源に接続され、ドレインが前記第２のＮチャネルＭＯＳＦＥＴのソースに接続され、ゲートが前記低電圧電源に接続される第４のＮチャネルＭＯＳＦＥＴからなる電流遮断部とを有し、前記第２のＰチャネルＭＯＳＦＥＴのドレインを出力端とするレベル変換部と、前記レベル変換部の出力端からの信号が入力されて、前記基準電位と前記高電圧電源の電位との間の振幅を有する出力信号を出力する第３のＣＭＯＳ型インバータ、および前記レベル変換部の出力端を前記高電圧電源の電位または基準電位のいずれかに保持するための保持回路からなる出力保持部とを具備したことを特徴とする。
【００３４】
このような本発明によれば、低電圧電源の電位が基準電位になったときにレベル変換部に流れる貫通電流が遮断される。また、出力保持部が、レベル変換部の出力レベルを高電圧電源の電位または基準電位のいずれかに安定に保持するため、出力用ＣＭＯＳ型インバータにも貫通電流は流れない。そのため、電圧レベルシフタを構成する素子の寿命を劣化させることなく、電圧レベルシフタを搭載する集積回路の信頼性を向上させることができる。
【００３５】
【発明の実施の形態】
以下、図面を参照しながら本発明の実施の形態を説明する。
【００３６】
（実施の形態）
図１は、本発明の実施の形態に係る電圧レベルシフタの構成を示す回路図である。本実施の形態に係る電圧レベルシフタは、レベル変換部１と出力保持部５により構成され、レベル変換部１には、貫通電流を遮断するための電流遮断部４が含まれる。
【００３７】
まず、レベル変換部１の構成について説明する。
【００３８】
レベル変換部１は、第１および第２のＣＭＯＳ型インバータ２、３を備えている。第１のＣＭＯＳ型インバータ２は、相補接続されたＰＭＯＳ１１とＮＭＯＳ２１から構成され、第１の電位として、基準電位ＶＳＳより高い電位が低電圧電源ＶＤＤ１から供給される。第２のＣＭＯＳ型インバータ３は、相補接続されたＰＭＯＳ１２とＮＭＯＳ２２から構成され、低電圧電源ＶＤＤ１の電源電位が供給される。
【００３９】
また、レベル変換部１は、第２の電位として、低電圧電源ＶＤＤ１の電源電位より電源電位が高い高電圧電源ＶＤＤ２の電源電位にソースが接続されるＰＭＯＳ１３およびＰＭＯＳ１４と、ＰＭＯＳ１３のドレインにドレインが接続されるＮＭＯＳ２３と、ＰＭＯＳ１４のドレインにドレインが接続されるＮＭＯＳ２４とを有している。ＰＭＯＳ１３のゲート入力には、ＰＭＯＳ１４のドレイン（ＮＭＯＳ２４のドレインと共通）が接続され、ＰＭＯＳ１４のゲート入力には、ＰＭＯＳ１３のドレイン（ＮＭＯＳ２３のドレインと共通）が接続される。
【００４０】
これに加えて、さらに、ＮＭＯＳ２３のソースにドレインが接続されるＮＭＯＳ２５と、ＮＭＯＳ２４のソースにドレインが接続されるＮＭＯＳ２６とからなる電流遮断部４を有している。
【００４１】
また、ＮＭＯＳ２１、２２およびＮＭＯＳ２５、２６のソースは、基準電位ＶＳＳに接続されている。
【００４２】
そして、ＰＭＯＳ１４のドレイン（ＮＭＯＳ２４のドレインと共通）がレベル変換部１の出力端３３となっている。
【００４３】
この構成において、低電圧レベル振幅の入力信号ＩＮは、第１のＣＭＯＳ型インバータ２の入力信号となり、第１のＣＭＯＳ型インバータ２の出力端３１の出力信号は、第２のＣＭＯＳ型インバータ３の入力信号となる。また、第１のＣＭＯＳ型インバータ２の出力信号は、ＮＭＯＳ２３のゲート入力信号となり、第２のＣＭＯＳ型インバータ３の出力端３２の出力信号は、ＮＭＯＳ２４のゲート入力信号となる。
【００４４】
なお、電流遮断部４を構成するＮＭＯＳ２５とＮＭＯＳ２６のゲート入力には、低電圧電源ＶＤＤ１の電源電位が供給される。
【００４５】
次に、レベル変換部１の出力端３３からの出力信号が入力される出力保持部５の構成について説明する。
【００４６】
出力保持部５は、相補接続されたＰＭＯＳ１７とＮＭＯＳ２７とからなる出力用ＣＭＯＳ型インバータ６と、相補接続されたＰＭＯＳ１８とＮＭＯＳ２８とからなる帰還用ＣＭＯＳ型インバータ７により構成されている。それぞれのＣＭＯＳ型インバータ６、７には、高電圧電源ＶＤＤ２の電源電位が供給されており、出力保持部５の出力が高電圧レベル振幅の出力信号ＯＵＴとなる。また、ＮＭＯＳ２７およびＮＭＯＳ２８のソースは、基準電位ＶＳＳに接続されている。
【００４７】
この出力保持部５において、出力端３３から出力されるレベル変換部１の出力信号は、出力用ＣＭＯＳ型インバータ６に入力され、出力用ＣＭＯＳ型インバータ６の出力である出力信号ＯＵＴは、帰還用ＣＭＯＳ型インバータ７に入力される。そして、この帰還用ＣＭＯＳ型インバータ７の出力は、出力用ＣＭＯＳ型インバータ６の入力端、すなわちレベル変換部１の出力端３３に接続されている。上記の接続により、出力用ＣＭＯＳ型インバータ６と帰還用ＣＭＯＳ型インバータ７は、レベル変換部１の出力端３３の出力レベルを自己に帰還させる正帰還回路を形成し、レベル変換部１の出力端３３の信号レベルを保持する働きをする。なお、この正帰還に要する時間をレベル変換部１の出力端３３の出力レベルの遷移に要する時間よりも短くするために、出力用ＣＭＯＳ型インバータ６と帰還用ＣＭＯＳ型インバータ７の応答速度は、レベル変換部１の出力遷移速度よりも速いものとする。
【００４８】
次に、本実施の形態の電圧レベルシフタの動作について説明する。ここでは、本実施の形態の電圧レベルシフタが、図６（ａ）、（ｂ）を用いて説明したような、待機期間中は低電圧電源の電位ＶＤＤ１が基準電位ＶＳＳに切り替えて用いられるシステムに搭載されたときの動作を中心に説明する。
【００４９】
低電圧電源ＶＤＤ１の電位が、システム動作時の通常の電位である場合、図２（ａ）に示すように、電流遮断部４を構成するＮＭＯＳ２５およびＮＭＯＳ２６は、ともにそのゲート−ソース間電圧が正電圧であるため、導通状態である。したがって、ＮＭＯＳ２５およびＮＭＯＳ２６のドレインにそれぞれ接続されるＮＭＯＳ２３およびＮＭＯＳ２４のソースは、それぞれ基準電位ＶＳＳになる。
【００５０】
また、このとき、出力保持部５は、レベル変換部１の出力端３３の電位を保持する働きをする。
【００５１】
一方、システムが待機状態となり、低電圧電源の電位ＶＤＤ１が、基準電位ＶＳＳに切り替えられると、第１のＣＭＯＳ型インバータ２の出力端３１および第２のＣＭＯＳ型インバータ３の出力端３２のレベルがともに不安定になることがあり、これが、ＮＭＯＳ２３とＮＭＯＳ２４、およびＰＭＯＳ１３とＰＭＯＳ１４がともに弱い導通状態になる現象を引き起こすことがある。
【００５２】
この現象により、高電圧電源ＶＤＤ２から基準電位ＶＳＳに向かって、ＰＭＯＳ１３とＮＭＯＳ２３を経由する経路およびＰＭＯＳ１４とＮＭＯＳ２４を経由する経路に貫通電流が流れようとする。
【００５３】
しかしながら、図２（ｂ）に示すように、低電圧電源の電位ＶＤＤ１が基準電位ＶＳＳに切り替えられたとき、電流遮断部４を構成するＮＭＯＳ２５およびＮＭＯＳ２６は、ともにそのゲート−ソース間電圧が零となり、非導通状態になる。
【００５４】
これにより、高電圧電源ＶＤＤ２から、ＰＭＯＳ１３とＮＭＯＳ２３を経由する経路およびＰＭＯＳ１４とＮＭＯＳ２４を経由する経路を通って、基準電位ＶＳＳに流れようとした貫通電流の流路が、ともに遮断されることになる。
【００５５】
したがって、低電圧電源ＶＤＤ１の電位が基準電位ＶＳＳに切り替えられても、レベル変換部１に貫通電流が流れることはない。
【００５６】
また、ＰＭＯＳ１４とＮＭＯＳ２４がともに弱い導通状態になると、レベル変換部１の出力端３３はインピーダンスの高い状態になるが、このとき、レベル変換部１の出力端３３には、出力保持部５の帰還用ＣＭＯＳ型インバータ７により、低電圧電源ＶＤＤ１の電位が基準電位ＶＳＳに切り替えられる直前の出力信号ＯＵＴの反転信号、すなわち、レベル変換部１の出力端３３のレベルが帰還されている。
【００５７】
帰還用ＣＭＯＳ型インバータ７は、弱い導通状態のＰＭＯＳ１４およびＮＭＯＳ２４より駆動力が強いため、レベル変換部１の出力端３３は、帰還用ＣＭＯＳ型インバータ７により駆動され、低電圧電源ＶＤＤ１の電位が基準電位ＶＳＳに切り替わっている間、レベル変換部１の出力端３３には、その切り替え直前のレベルが安定に保持される。すなわち、システム待機期間中、出力保持部５はシステム待機に入る直前のレベル変換部１の出力端３３のレベルを保持し、その出力である出力信号ＯＵＴも、システム待機に入る直前のレベルが安定に保持される。
【００５８】
図３は、この帰還用ＣＭＯＳ型インバータ７有する出力保持部５の効果を示す図である。すなわち、図３（ａ）は、帰還用ＣＭＯＳ型インバータ７を持たない従来の電圧レベルシフタの出力信号ＯＵＴの波形を示すものであり、低電圧電源ＶＤＤ１の電位が基準電位ＶＳＳに切り替わるシステム待機時には、出力信号ＯＵＴが不安定になることを示している。
【００５９】
これに対し、図３（ｂ）は、帰還用ＣＭＯＳ型インバータ７を有する本実施例の電圧レベルシフタの出力信号ＯＵＴの波形を示すものであり、低電圧電源ＶＤＤ１の電位が基準電位ＶＳＳに切り替わるシステム待機時には、出力信号ＯＵＴが、システム待機に切り替わる直前のレベルを保持していることを示している。
【００６０】
このように、従来の電圧レベルシフタと異なり、低電圧電源ＶＤＤ１の電位が基準電位ＶＳＳに切り替わったときにも、レベル変換部１の出力端３３のレベルが安定していて、不安定な中間電位になることがないため、レベル変換部１の出力端３３の出力信号が入力される出力保持部５の出力用ＣＭＯＳ型インバータ６にも貫通電流が流れることがない。
【００６１】
なお、上述した実施の形態では、出力保持部５を、出力用ＣＭＯＳ型インバータ６と帰還用ＣＭＯＳ型インバータ７からなる正帰還回路としているが、出力保持部は、このような正帰還回路に限るものではなく、低電圧電源の電位が基準電位に切り替わったときに、レベル変換部の出力を高電圧電源の電位または基準電位のいずれかに安定に保持できる回路であればどのような回路であってもよい。
【００６２】
（変形例）
図４は、本実施の形態の電圧レベルシフタの変形例の構成を示す回路図である。この変形例においては、ＰＭＯＳ１３のソースおよびＰＭＯＳ１４のソースと高電圧電源ＶＤＤ２の間に、それぞれＰＭＯＳ４１とＰＭＯＳ４２が挿入されている。そして、このＰＭＯＳ４１とＰＭＯＳ４２のゲートはともに基準電位ＶＳＳに接続されている。そのため、ＰＭＯＳ４１とＰＭＯＳ４２は常に導通状態となっており、ＰＭＯＳ１３のソースおよびＰＭＯＳ１４のソースには、常に高電圧電源ＶＤＤ２の電位が与えられる。
【００６３】
したがって、図４の変形例の回路の動作も図１に示した回路の動作と同じである。
【００６４】
この変形例に示すように、ＰＭＯＳ１３のソースおよびＰＭＯＳ１４のソースは、高電圧電源ＶＤＤ２に直接接続されなくてもよく、ＰＭＯＳなどの素子を介して高電圧電源ＶＤＤ２の電位が供給されるものであってもよい。
【００６５】
【発明の効果】
本発明によれば、低電圧電源の電位が基準電位に変化しても、電圧レベルシフタのＰＭＯＳからＮＭＯＳに流れる貫通電流を遮断できるため、電圧レベルシフタを構成する素子の劣化を防止でき、電圧レベルシフタを搭載する集積回路の信頼性を向上させることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係る電圧レベルシフタの構成を示す回路図。
【図２】本発明の実施の形態に係る電圧レベルシフタの電流遮断部の動作を説明するための図。
【図３】本発明の実施の形態に係る電圧レベルシフタの出力保持部の効果を説明するための波形図。
【図４】本発明の実施の形態に係る電圧レベルシフタの変形例の構成を示す回路図。
【図５】従来の電圧レベルシフタの構成例を示す回路図。
【図６】異なる電源電圧で動作するＬＳＩを搭載するシステムの例を示す図。
【符号の説明】
１、１０１  レベル変換部
２、１０２  第１のＣＭＯＳ型インバータ
３、１０３  第２のＣＭＯＳ型インバータ
４  電流遮断部
５  出力保持部
６、１０６  出力用ＣＭＯＳ型インバータ
７  帰還用ＣＭＯＳ型インバータ
１１、１２、１３、１４、１７、１８、４１、４２、
１１１、１１２、１１３、１１４、１１７  ＰチャネルＭＯＳＦＥＴ
２１、２２、２３、２４、２５、２６、２７、２８、
１２１、１２２、１２３、１２４、１２７  ＮチャネルＭＯＳＦＥＴ
３１、３２、３３、１３１、１２、１３３  出力端
２００  マイクロコンピュータ
３００  周辺ＬＳＩ
４００  電圧レベルシフタ
５００  内部回路
ＶＤＤ１  低電圧電源
ＶＤＤ２  高電圧電源
ＶＳＳ  基準電位
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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