(57)【要約】　【課題】　直並列型Ａ／Ｄ変換器において、入力されるアナログ入力電圧Ｖｉｎをデジタル値に変換する際に、前の入力電圧を保持する標本化期間から次の標本化期間の間に前記アナログ入力電圧Ｖｉｎが大きく変化した場合にも、高速、高精度動作が可能な直並列型Ａ／Ｄ変換器を提供することを目的とする。　【解決手段】　直並列型Ａ／Ｄ変換器において、下位参照電圧を初期化電圧Ｖｒｃ２３で初期化する下位参照電圧初期化回路８を設け、アナログ入力電圧の標本化開始から下位参照電圧の比較動作を開始するまでの任意の期間に、前記下位参照電圧として初期化電圧Ｖｒｃ２３を発生させ、前記下位参照電圧を、該初期化電圧の電圧値から、上位符号選択回路１４からの上位符号選択信号Ｐ０Ｃ〜Ｐ３Ｃを元に選択される電圧値に遷移させ、該上位符号選択信号Ｐ０Ｃ〜Ｐ３Ｃを元に選択される下位参照電圧と上記アナログ入力電圧の電圧値を比較する。【選択図】　図１
2004048770.tif 000002
【特許請求の範囲】
【請求項１】
　時間の経過と共に任意に変動するアナログ入力電圧と、所定の第１の参照電圧とを比較して第１の２進コードを生成し、該比較結果を元に決定される第２の参照電圧と、前記アナログ入力電圧とを比較して第２の２進コードを生成し、該生成した第１，第２の２進コードを論理演算してデジタル値を生成する直並列型Ａ／Ｄ変換器のＡ／Ｄ変換方法であって、
　前記アナログ入力電圧を入力して標本化すると共に、以前の第２の参照電圧を所定の初期化電圧に初期化する標本化・初期化ステップと、
　該標本化・初期化ステップにおいて標本化したアナログ入力電圧と、前記第１の参照電圧の電圧値を比較する、前記第１の２進コードを生成するための第１の電圧比較ステップと、
　前記所定の初期化電圧の電圧値から前記第１の電圧比較ステップの比較結果を元に決定される電圧値にまで遷移させた第２の参照電圧と、前記標本化・初期化ステップにおいて標本化したアナログ入力電圧の電圧値を比較する、前記第２の２進コードを生成するための第２の電圧比較ステップと、を含む、
　ことを特徴とする直並列型Ａ／Ｄ変換器のＡ／Ｄ変換方法。
【請求項２】
　時間の経過と共に任意に変動するアナログ入力電圧と、所定の第１の参照電圧とを比較して第１の２進コードを生成し、該比較結果を元に決定される第２の参照電圧と、前記アナログ入力電圧とを比較して第２の２進コードを生成し、該生成した第１，第２の２進コードを論理演算してデジタル値を生成する直並列型Ａ／Ｄ変換器のＡ／Ｄ変換方法であって、
　前記アナログ入力電圧を入力して標本化する標本化ステップと、
　該標本化ステップにおいて標本化したアナログ入力電圧と、第１の参照電圧の電圧値を比較すると共に、以前の第２の参照電圧を所定の初期化電圧に初期化する、前記第１の２進コードを生成するための第１の電圧比較・初期化ステップと、
　前記所定の初期化電圧の電圧値から前記第１の電圧比較・初期化ステップの比較結果を元に決定される電圧値にまで遷移させた第２の参照電圧と、前記標本化ステップにおいて標本化したアナログ入力電圧の電圧値を比較する、前記第２の２進コードを生成するための第２の電圧比較ステップと、を含む、
　ことを特徴とする直並列型Ａ／Ｄ変換器のＡ／Ｄ変換方法。
【請求項３】
　時間の経過と共に任意に変動するアナログ入力電圧と所定の第１の参照電圧とを比較して第１の２進コードを生成し、該比較結果を元に決定される参照電圧と前記アナログ入力電圧とを比較して２進コードを生成することを繰り返して第２〜第ｎ（ｎ≧３の整数）の２進コードを生成し、該生成した第１〜第ｎの２進コードを論理演算してデジタル値を生成する直並列型Ａ／Ｄ変換器のＡ／Ｄ変換方法であって、
　前記アナログ入力電圧を入力して標本化すると共に、以前の第２〜第ｎの参照電圧を所定の初期化電圧に初期化する標本化・初期化ステップと、
　前記標本化・初期化ステップにおいて標本化したアナログ入力電圧と第ｍ（１≦ｍ＜ｎ；ｍは整数）の参照電圧の電圧値を比較する、前記第ｍの２進コードを生成するための第ｍの電圧比較ステップと、前記所定の初期化電圧の電圧値から前記第ｍの電圧比較ステップの比較結果を元に決定される電圧値にまで遷移させた第（ｍ＋１）の参照電圧と、前記標本化・初期化ステップにおいて標本化したアナログ入力電圧の電圧値を比較する、前記第（ｍ＋１）の２進コードを生成するための第（ｍ＋１）の電圧比較ステップとを、ｍ＝１からｍ＝ｎ−１まで繰り返すステップと、を含む、
　ことを特徴とする直並列型Ａ／Ｄ変換器のＡ／Ｄ変換方法。
【請求項４】
　時間の経過と共に任意に変動するアナログ入力電圧と所定の第１の参照電圧とを比較して第１の２進コードを生成し、該比較結果を元に決定される参照電圧と前記アナログ入力電圧とを比較して２進コードを生成することを繰り返して第２〜第ｎ（ｎ≧３の整数）の２進コードを生成し、該生成した第１〜第ｎの２進コードを論理演算してデジタル値を生成する直並列型Ａ／Ｄ変換器のＡ／Ｄ変換方法であって、
　前記アナログ入力電圧を入力して標本化すると標本化ステップと、
　前記標本化ステップにおいて標本化したアナログ入力電圧と第ｍ（１≦ｍ＜ｎ；ｍは整数）の参照電圧の電圧値を比較する共に、以前の第（ｍ＋１）の参照電圧を所定の初期化電圧に初期化する、前記第ｍの２進コードを生成するための第ｍの電圧比較・初期化ステップと、前記所定の初期化電圧の電圧値から前記第ｍの電圧比較・初期化ステップの比較結果を元に決定される電圧値にまで遷移させた第（ｍ＋１）の参照電圧と、前記標本化ステップにおいて標本化したアナログ入力電圧の電圧値を比較する、前記第（ｍ＋１）の２進コードを生成するための第（ｍ＋１）の電圧比較ステップとを、ｍ＝１からｍ＝ｎ−１まで繰り返すステップと、を含む、
　ことを特徴とする直並列型Ａ／Ｄ変換器のＡ／Ｄ変換方法。
【請求項５】
　複数の抵抗が直列に接続される抵抗列と、該抵抗列の複数の接続点に接続され、時間の経過とともに任意に変動するアナログ入力電圧と比較する参照電圧を選択して出力する複数のスイッチと、から成る基準抵抗列及びスイッチ列と、
　前記アナログ入力電圧を入力して標本化し、該標本化されたアナログ入力電圧と、前記基準抵抗列及びスイッチ列より出力される第１の参照電圧とを比較して第１の比較結果を出力する第１の電圧比較器列と、
　前記第１の電圧比較器列から出力される前記第１の比較結果を入力として、第１の符号選択信号を出力する第１の符号選択回路と、
　前記第１の符号選択回路から出力される前記第１の符号選択信号により選択された第１の２進コードを出力する第１の符号化回路と、
　前記アナログ入力電圧を入力して標本化し、該標本化されたアナログ入力電圧と、前記第１の符号選択信号に応じて前記基準抵抗列及びスイッチ列を構成する前記複数のスイッチにより選択され出力される第２の参照電圧の電圧値を比較して第２の比較結果を出力する第２の電圧比較器列と、
　前記第２の電圧比較器列から出力される前記第２の比較結果を入力として、第２の符号選択信号を出力する第２の符号選択回路と、
　前記第２の符号選択回路から出力される前記第２の符号選択信号により選択された第２の２進コードを出力する第２の符号化回路と、
　前記第１の２進コードと前記第２の２進コードとを論理演算し、デジタル値とする符号合成回路と、からなる、前記アナログ入力電圧をデジタル値に変換する直並列型Ａ／Ｄ変換器であって、
　前記第２の電圧比較器列は、前記アナログ入力電圧を入力して標本化し、任意の期間に所定の初期化電圧を入力して保持し、該所定の初期化電圧から前記第１の符号選択信号に応じて前記基準抵抗列及びスイッチ列を構成する前記複数のスイッチにより選択され出力される電圧値にまで遷移させた前記第２の参照電圧と、前記標本化されたアナログ入力電圧の電圧値を比較する、
　ことを特徴とする直並列型Ａ／Ｄ変換器。
【請求項６】
　請求項５に記載の直並列型Ａ／Ｄ変換器において、
　前記初期化電圧は、前記基準抵抗列及びスイッチ列を構成する前記抵抗列の複数の接続点の内のいずれか１つから出力される参照電圧である、
　ことを特徴とする直並列型Ａ／Ｄ変換器。
【請求項７】
　請求項５に記載の直並列型Ａ／Ｄ変換器において、
　前記基準抵抗列及びスイッチ列から出力される前記第２の参照電圧と、前記初期化電圧と、前記任意の期間を示す初期化制御信号とを入力とし、該初期化制御信号に応じて、前記第２の参照電圧か、前記所定の電圧のいずれかを前記第２の電圧比較器列に出力する参照電圧初期化回路を備え、
　前記任意の期間は、前記初期化電圧を出力し、該任意の期間以外は、前記基準抵抗列及びスイッチ列から出力される前記第２の参照電圧を出力する、
　ことを特徴とする直並列型Ａ／Ｄ変換器。
【請求項８】
　請求項５に記載の直並列型Ａ／Ｄ変換器において、
　前記第１の符号選択回路は、前記第１の電圧比較器列から出力される前記第１の比較結果に加え、前記任意の期間を示す初期化制御信号を入力とし、
　前記任意の期間は、前記第１の符号化回路に前記第１の符号選択信号を出力すると共に、前記基準抵抗列及びスイッチ列を構成する前記複数のスイッチのうちの、予め決められたスイッチをオン状態に、且つ該スイッチ以外の全てのスイッチをオフ状態に固定して、前記所定の初期化電圧を選択する初期化電圧選択信号を前記基準抵抗列及びスイッチ列に出力し、
　前記任意の期間以外の期間は、前記第１の符号化回路及び前記基準抵抗列及びスイッチ列に前記第１の符号選択信号を出力する、
　ことを特徴とする直並列型Ａ／Ｄ変換器。
【請求項９】
　請求項５に記載の直並列型Ａ／Ｄ変換器において、
　前記任意の期間は、前記第１の電圧比較器列と前記第２の比較器列において、前記アナログ入力電圧を入力して標本化する期間である、
　ことを特徴とする直並列型Ａ／Ｄ変換器。
【請求項１０】
　請求項５に記載の直並列型Ａ／Ｄ変換器において、
　前記任意の期間は、前記第１の電圧比較器列において、前記アナログ電圧値と、前記基準抵抗列及びスイッチ列より出力される前記第１の参照電圧とを比較し、前記第１の比較結果を出力している期間である、
　ことを特徴とする直並列型Ａ／Ｄ変換器。
【請求項１１】
　複数の抵抗が直列に接続される抵抗列と、該抵抗列の複数の接続点に接続され、時間の経過とともに任意に変動するアナログ入力電圧と比較する参照電圧を選択して出力する複数のスイッチと、から成る基準抵抗列及びスイッチ列と、
　前記アナログ入力電圧を入力して標本化し、該標本化されたアナログ入力電圧と、前記基準抵抗列及びスイッチ列より出力される第１の参照電圧とを比較して第１の比較結果を出力する第１の電圧比較器列と、
　前記アナログ入力電圧を入力して標本化し、該標本化されたアナログ入力電圧と、前記基準抵抗列及びスイッチ列において前記第１〜第（ｎ−１）（ｎ≧３の整数）の電圧比較器列の各比較結果を元にそれぞれ生成された第２〜第ｎの参照電圧の各電圧値を比較して第２〜第ｎの比較結果をそれぞれ出力する第２〜第ｎの電圧比較器列と、
　前記第１〜第ｎの電圧比較器列から出力される前記第１〜第ｎの比較結果をそれぞれ入力として、第１〜第ｎの符号選択信号をそれぞれ出力する第１〜第ｎの符号選択回路と、
　前記第１〜第ｎの符号選択回路から出力される前記第１〜第ｎの符号選択信号のそれぞれにより選択された第１〜第ｎの２進コードをそれぞれ出力する第１〜第ｎの符号化回路と、
　第１〜第ｎの符号化回路から出力される前記第１〜第ｎの２進コードを論理演算し、デジタル値とする符号合成回路と、からなる、前記アナログ入力電圧をデジタル値に変換する直並列型Ａ／Ｄ変換器であって、
　前記第２〜第ｎの電圧比較器列のぞれぞれは、前記アナログ入力電圧を入力して標本化し、任意の期間に所定の初期化電圧を入力して保持し、該所定の初期化電圧から、前記第１〜第（ｎ−１）の符号選択信号のそれぞれに応じて前記基準抵抗列及びスイッチ列を構成する前記複数のスイッチにより選択され出力されるそれぞれの電圧値にまで遷移させた前記第２〜第ｎの参照電圧のぞれぞれと、前記標本化されたアナログ入力電圧の電圧値を比較する、
　ことを特徴とする直並列型Ａ／Ｄ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
　本発明は直並列型Ａ／Ｄ変換器に関するものである。
【背景技術】
【０００２】
　映像、通信分野においての信号処理のデジタル化、および映像、通信機器の高性能化に伴い、デジタル信号処理のキーデバイスとなるＡ／Ｄ変換器においても、高速化、高精度化が要求されている。高速高精度Ａ／Ｄ変換器の基本的な構成法としては、直並列型Ａ／Ｄ変換器が挙げられる（特許文献１参照）。
【０００３】
　以下、図１２及び図１３を用いて、従来の直並列型Ａ／Ｄ変換器の構成、及びその動作について説明する。
　まず、図１２を用いて、従来の直並列型Ａ／Ｄ変換器の構成について説明する。図１２は、従来における４ビットの直並列型Ａ／Ｄ変換器の構成を示す図である。
【０００４】
　図１２に示すように、従来の直並列型Ａ／Ｄ変換器は、参照電圧２、３の間に接続されている基準抵抗列及びスイッチ列１２と、上位２ビットを決定する上位電圧比較器列１３と、該上位電圧比較器列１３における上位符号比較結果Ｃ１Ｃ〜Ｃ３Ｃに基づいて、上位符号選択信号Ｐ０Ｃ〜Ｐ３Ｃを出力する上位符号選択回路１４と、該上位符号選択信号に従い２ビットの上位２進コードを出力する上位符号化回路１５と、下位２ビットを決定する下位電圧比較器列１６と、該下位電圧比較器列１６における下位符号比較結果Ｃ０Ｆ〜Ｃ２Ｆに基づいて、下位符号選択信号Ｐ０Ｆ〜Ｐ３Ｆを出力する下位符号選択回路１７と、該下位符号選択信号に従い２ビットの下位２進コードを出力する下位符号化回路１８と、前記２ビットの上位２進コードと前記２ビットの下位２進コードとを論理演算して４ビットのデジタル信号を出力する符号合成回路１９と、当該直並列型Ａ／Ｄ変換器の動作タイミングを制御する各種制御信号を生成する制御信号生成回路２１と、からなるものである。
【０００５】
　前記基準抵抗列及びスイッチ列１２には、前記参照電圧２，３間の電位を等電位に１６分割する抵抗値の等しい抵抗Ｒ０１〜Ｒ０４，Ｒ１１〜Ｒ１４，Ｒ２１〜Ｒ２４，Ｒ３１〜Ｒ３４である基準抵抗４と、その等電位に１６分割したそれぞれの位置に、下位参照電圧を選択するためのスイッチＳ０１〜Ｓ０３，Ｓ１１〜Ｓ１３，Ｓ２１〜Ｓ２３，Ｓ３１〜Ｓ３３である下位参照電圧選択スイッチ５とが設けられている。
【０００６】
　そして、前記上位電圧比較器列１３を構成する各々の電圧比較器６の一方の入力端子は、前記基準抵抗列及びスイッチ列１２の前記参照電圧２，３の間の電位差を等電位に４分割した分割点ｄ１〜ｄ３に接続されており、他方の入力端子は、アナログ入力端子１に接続されている。そして、前記上位電圧比較器列１３の出力端子は、前記上位符号選択回路１４に接続されており、該上位符号選択回路１４の出力端子は、前記上位符号化回路１５の入力端子に接続されている。
【０００７】
　また、前記下位電圧比較器列１６を構成する各々の電圧比較器６の一方の入力端子は、前記基準抵抗列及びスイッチ列１２において前記上位電圧比較器列１３の各々の電圧比較器６が接続されている各接続点ｄ１，ｄ２，ｄ３間を前記基準抵抗４により等電位に４分割した点に、下位参照電圧選択スイッチ５を介して接続されており、他方の入力端子は、前記アナログ入力端子１に接続されている。そして、前記下位電圧比較器列１６の出力端子は、前記下位符号選択回路１７に接続されており、該下位符号選択回路１７の出力端子は、前記下位符号化回路１８に接続されている。
【０００８】
　そして、前記上位符号化回路１５、及び前記下位符号化回路１８の出力端子は、それぞれ符号合成回路１９に接続されており、該符号合成回路１９の出力端子より、４ビットのデジタル出力が出力される。
【０００９】
　さらに、前記制御信号生成回路２１は、クロック端子２２から入力されるクロックｓ２２を元に、当該直並列型Ａ／Ｄ変換器の動作タイミングを制御する、標本化信号、上位比較信号、下位参照電圧決定信号、及び下位比較信号の各種制御信号を生成する。そして、前記標本化信号は上位電圧比較器列１３及び下位電圧比較器列１６の各電圧比較器６に、前記上位比較信号は上位電圧比較器列１３に、前記下位参照電圧決定信号は上位電圧比較器列１３、また、前記下位比較信号は下位電圧比較列１６に、それぞれ入力されている。なお、図１２においては、図を簡略化するためこれら各種制御信号は図示していない。
【００１０】
　次に、図１３を用いて、前述した構成を有する直並列型Ａ／Ｄ変換器の動作について説明する。図１３は従来の直並列型Ａ／Ｄ変換器の動作を表すタイミング図であり、(a)はクロック、(b)は上位電圧比較器列の状態、(c)は下位電圧比較器列の状態、(d)は標本化信号、(e)は上位比較信号、(f)は下位参照電圧決定信号、(g)は下位比較信号、(h)は下位参照電圧の状態、(i)はアナログ入力電圧、(j)は下位参照電圧、(k)は下位電圧比較器列の出力、をそれぞれ示している。なお、図１２の構成では、下位参照電圧、及び下位電圧比較器列の出力が各々３出力あるが、図１３においては、図を簡略化するため、下位参照電圧、及び下位電圧比較器列の出力を１出力ずつ示している。
【００１１】
　まず、標本化期間（ｔ１−ｔ２期間）に、上位電圧比較器列１３と、下位電圧比較器列１６とが、アナログ入力端子１に同時に接続され、前記制御信号生成回路２１からの標本化信号の立ち下がり時刻に、該上位電圧比較器列１３及び下位電圧比較器列１６の各電圧比較器６は、アナログ入力端子１から入力されるアナログ入力信号ｓ１の等しいアナログ入力電圧Ｖｉｎを保持する。
【００１２】
　次に、上位比較期間（ｔ２−ｔ３期間）に、上位電圧比較器列１３の各電圧比較器６は、前記標本化期間において保持したアナログ入力電圧Ｖｉｎと、上記参照電圧２〜３間の電位差を等電位に４分割した分割点ｄ１，ｄ２，ｄ３の電圧値である各上位参照電圧Ｖｒ１ｃ，Ｖｒ２ｃ，Ｖｒ３ｃの電圧値を比較する。そして、前記制御信号生成回路２１からの上位比較信号の立ち下がり時刻に、前記上位電圧比較器列１３の各電圧比較器６での比較結果である上位電圧比較結果Ｃ１Ｃ，Ｃ２Ｃ，Ｃ３Ｃを出力する。この後、前記上位電圧比較結果Ｃ１Ｃ，Ｃ２Ｃ，Ｃ３Ｃは上位符号選択回路１４に入力されて、上位符号選択信号Ｐ０Ｃ，Ｐ１Ｃ，Ｐ２Ｃ，Ｐ３Ｃに変換され、該上位符号選択信号Ｐ０Ｃ，Ｐ１Ｃ，Ｐ２Ｃ，Ｐ３Ｃに従い、上位符号化回路１５は２ビットの上位２進コードを出力する。
【００１３】
　次に、下位参照電圧決定期間（ｔ３−ｔ４間）において、前記基準抵抗列及びスイッチ列１２は、前記上位比較期間において前記上位符号選択回路１４から出力された前記上位符号選択信号Ｐ０Ｃ，Ｐ１Ｃ，Ｐ２Ｃ，Ｐ３Ｃに基づいて、前記制御信号生成回路２１からの下位参照電圧決定信号の立ち上がり時刻に、その基準抵抗列及びスイッチ列１２内の各下位参照電圧選択スイッチ５のオン状態、オフ状態が決定され、これにより、前記下位電圧比較器列１６に入力される下位参照電圧Ｖｒ１ｆ，Ｖｒ２ｆ，Ｖｒ３ｆの電圧値が決定される。
【００１４】
　そして、下位比較期間（ｔ４−ｔ５期間）において、前記下位電圧比較器列１６の各電圧比較器６は、前記標本化期間において保持したアナログ入力電圧Ｖｉｎと、前記基準抵抗列及びスイッチ列１２の各下位参照電圧選択スイッチ５により選択された前記下位参照電圧Ｖｒ１ｆ，Ｖｒ２ｆ，Ｖｒ３ｆの電圧値を比較する。そして、前記制御信号生成回路２１からの下位比較信号の立ち下がり時刻に、前記下位電圧比較器列１６の各電圧比較器６での比較結果である下位電圧比較結果Ｃ０Ｆ，Ｃ１Ｆ，Ｃ２Ｆを出力する。この後、前記下位電圧比較結果Ｃ０Ｆ，Ｃ１Ｆ，Ｃ２Ｆは下位符号選択回路１７に入力され、該下位符号選択回路１７にて下位符号選択信号Ｐ０Ｆ，Ｐ１Ｆ，Ｐ２Ｆ，Ｐ３Ｆに変換され、下位符号化回路１８は、該下位符号選択信号Ｐ０Ｆ，Ｐ１Ｆ，Ｐ２Ｆ，Ｐ３Ｆに従い２ビットの下位２進コードを出力する。そして、符号合成回路１９は、前記上位符号化回路１５より出力される２ビットの前記上位２進コードと、前記下位符号化回路１８より出力される２ビットの前記下位２進コードを論理演算して、４ビットのデジタル出力をデジタル出力端子１１より出力する。
【特許文献１】特許第１６１２６４０号
【発明の開示】
【発明が解決しようとする課題】
【００１５】
　このように、従来の直並列型Ａ／Ｄ変換器では、まず、アナログ入力端子１から入力されるアナログ入力信号ｓ１の入力電圧Ｖｉｎを、上位電圧比較器列１３及び下位電圧比較器列１６の各電圧比較器６に保持した後、該上位電圧比較器列１３の各電圧比較器６において、該アナログ入力電圧Ｖｉｎと、上位参照電圧値Ｖｒ１ｃ，Ｖｒ２ｃ，Ｖｒ３ｃの電圧値を比較し、その比較結果である上位電圧比較結果Ｃ１Ｃ，Ｃ２Ｃ，Ｃ３Ｃを元に、下位参照電圧Ｖｒ１ｆ，Ｖｒ２ｆ，Ｖｒ３ｆを、前記基準抵抗列及びスイッチ列１２を構成する各下位参照電圧スイッチ５のオン、オフ状態を選択することにより決定して、前記下位電圧比較器列１６の各電圧比較器６において、その決定された下位参照電圧Ｖｒ１ｆ，Ｖｒ２ｆ，Ｖｒ３ｆと、該下位電圧比較器列の各電圧比較器６に保持した前記アナログ入力電圧Ｖｉｎの電圧値を比較している。
【００１６】
　従って、従来の直並列型Ａ／Ｄ変換器においては、図１３（ｈ）に示すように下位参照電圧Ｖｒ１ｆ，Ｖｒ２ｆ，Ｖｒ３ｆの電圧値が、前記下位電圧比較器列１６における下位比較動作期間（ｔ４−ｔ５期間）から、前記上位電圧比較器列１３及び下位電圧比較器列１６における次のアナログ入力電圧の標本化動作期間（ｔ５−ｔ６期間）、そして該上位電圧比較器列１３における上位比較動作期間（ｔ６−ｔ７期間）までの間保持されたままとなるので、この結果、前記下位参照電圧Ｖｒ１ｆ，Ｖｒ２ｆ，Ｖｒ３ｆの電圧値を選択する基準抵抗列及びスイッチ列１２の各下位参照電圧選択スイッチ５のオン、オフ状態が、前述した期間（ｔ４−ｔ７期間）固定されることとなる。
【００１７】
　このような従来の直並列型Ａ／Ｄ変換器に、図１３（ｉ）に示すような、前の標本化期間から次の標本化期間の間に大きく変化するアナログ入力信号ｓ１が入力された場合、図１３（ｊ）に示すように、下位参照電圧Ｖｒ１ｆ，Ｖｒ２ｆ，Ｖｒ３ｆの電圧値の変化量も大きくなって、該下位参照電圧が前の電圧値から次の電圧値に変化して安定するまでの遷移時間は長くなるが、前記基準抵抗列及びスイッチ列１２の各下位参照電圧選択スイッチ５はそのオン、オフ状態が、下位参照電圧決定期間になるまで固定されているので、従来の直並列型Ａ／Ｄ変換器を高速で動作させると、前記下位参照電圧Ｖｒ１ｆ，Ｖｒ２ｆ，Ｖｒ３ｆが、前の電圧値から次の電圧値に変化して安定する前に、前記下位参照電圧決定期間（例えば図１３のｔ７−ｔ８期間）から下位比較期間（ｔ８−ｔ９期間）に移行し、前記下位電圧比較器列１６の各電圧比較器６において、安定する前の下位参照電圧と前記アナログ入力電圧Ｖｉｎの比較動作が開始されてしまう（図１３(j)参照）。
【００１８】
　この結果、図１３（ｋ）に示すように、下位電圧比較器列１６の各電圧比較器６において、まずアナログ入力電圧Ｖｉｎが下位参照電圧の電圧値より大きいと判断されてから、該アナログ入力電圧Ｖｉｎより下位参照電圧のほうが大きいと判断されるため、前記下位電圧比較器列１６の出力の精度が劣化し、直並列型Ａ／Ｄ変換器の高速化、高精度化の妨げとなるという問題があった。
【００１９】
　本発明は、上記問題を解決するためになされたものであり、直並列型Ａ／Ｄ変換器において、前のアナログ入力電圧Ｖｉｎを保持する標本化期間からその次の標本化期間の間に、該アナログ入力電圧Ｖｉｎが大きく変化した場合にも、高速、高精度動作が可能な直並列型Ａ／Ｄ変換器、及び直並列型Ａ／Ｄ変換器のＡ／Ｄ変換方法を提供することを目的とする。
【課題を解決するための手段】
【００２０】
　上記課題を解決するため、本発明の直並列型Ａ／Ｄ変換器のＡ／Ｄ変換方法は、時間の経過と共に任意に変動するアナログ入力電圧と、所定の第1の参照電圧とを比較して第1の２進コードを生成し、該比較結果を元に決定される第２の参照電圧と、前記アナログ入力電圧とを比較して第２の２進コードを生成し、該生成した第１，第２の２進コードを論理演算してデジタル値を生成する直並列型Ａ／Ｄ変換器のＡ／Ｄ変換方法であって、前記アナログ入力電圧を入力して標本化すると共に、以前の第２の参照電圧を所定の初期化電圧に初期化する標本化・初期化ステップと、該標本化・初期化ステップにおいて標本化したアナログ入力電圧と、前記第１の参照電圧の電圧値を比較する、前記第１の２進コードを生成するための第１の電圧比較ステップと、前記所定の初期化電圧の電圧値から前記第１の電圧比較ステップの比較結果を元に決定される電圧値にまで遷移させた第２の参照電圧と、前記標本化・初期化ステップにおいて標本化したアナログ入力電圧の電圧値を比較する、前記第２の２進コードを生成するための第２の電圧比較ステップと、を含むものである。
【００２１】
　また、本発明の直並列型Ａ／Ｄ変換器のＡ／Ｄ変換方法は、時間の経過と共に任意に変動するアナログ入力電圧と、所定の第1の参照電圧とを比較して第1の２進コードを生成し、該比較結果を元に決定される第２の参照電圧と、前記アナログ入力電圧とを比較して第２の２進コードを生成し、該生成した第１，第２の２進コードを論理演算してデジタル値を生成する直並列型Ａ／Ｄ変換器のＡ／Ｄ変換方法であって、前記アナログ入力電圧を入力して標本化する標本化ステップと、該標本化ステップにおいて標本化したアナログ入力電圧と、第１の参照電圧の電圧値を比較すると共に、以前の第２の参照電圧を所定の初期化電圧に初期化する、前記第１の２進コードを生成するための第１の電圧比較・初期化ステップと、前記所定の初期化電圧の電圧値から前記第１の電圧比較・初期化ステップの比較結果を元に決定される電圧値にまで遷移させた第２の参照電圧と、前記標本化ステップにおいて標本化したアナログ入力電圧の電圧値を比較する、前記第２の２進コードを生成するための第２の電圧比較ステップと、を含むものである。
【００２２】
　また、本発明の直並列型Ａ／Ｄ変換器のＡ／Ｄ変換方法は、時間の経過と共に任意に変動するアナログ入力電圧と所定の第1の参照電圧とを比較して第1の２進コードを生成し、該比較結果を元に決定される参照電圧と前記アナログ入力電圧とを比較して２進コードを生成することを繰り返して第２〜第ｎ（ｎ≧３の整数）の２進コードを生成し、該生成した第１〜第ｎの２進コードを論理演算してデジタル値を生成する直並列型Ａ／Ｄ変換器のＡ／Ｄ変換方法であって、前記アナログ入力電圧を入力して標本化すると共に、以前の第２〜第ｎの参照電圧を所定の初期化電圧に初期化する標本化・初期化ステップと、前記標本化・初期化ステップにおいて標本化したアナログ入力電圧と第ｍ（１≦ｍ＜ｎ；ｍは整数）の参照電圧の電圧値を比較する、前記第ｍの２進コードを生成するための第ｍの電圧比較ステップと、前記所定の初期化電圧の電圧値から前記第ｍの電圧比較ステップの比較結果を元に決定される電圧値にまで遷移させた第（ｍ＋１）の参照電圧と、前記標本化・初期化ステップにおいて標本化したアナログ入力電圧の電圧値を比較する、前記第（ｍ＋１）の２進コードを生成するための第（ｍ＋１）の電圧比較ステップとを、ｍ＝１からｍ＝ｎ−１まで繰り返すステップと、を含むものである。
【００２３】
　また、本発明の直並列型Ａ／Ｄ変換器のＡ／Ｄ変換方法は、時間の経過と共に任意に変動するアナログ入力電圧と所定の第1の参照電圧とを比較して第1の２進コードを生成し、該比較結果を元に決定される参照電圧と前記アナログ入力電圧とを比較して２進コードを生成することを繰り返して第２〜第ｎ（ｎ≧３の整数）の２進コードを生成し、該生成した第１〜第ｎの２進コードを論理演算してデジタル値を生成する直並列型Ａ／Ｄ変換器のＡ／Ｄ変換方法であって、前記アナログ入力電圧を入力して標本化すると標本化ステップと、前記標本化ステップにおいて標本化したアナログ入力電圧と第ｍ（１≦ｍ＜ｎ；ｍは整数）の参照電圧の電圧値を比較する共に、以前の第（ｍ＋１）の参照電圧を所定の初期化電圧に初期化する、前記第ｍの２進コードを生成するための第ｍの電圧比較・初期化ステップと、前記所定の初期化電圧の電圧値から前記第ｍの電圧比較・初期化ステップの比較結果を元に決定される電圧値にまで遷移させた第（ｍ＋１）の参照電圧と、前記標本化ステップにおいて標本化したアナログ入力電圧の電圧値を比較する、前記第（ｍ＋１）の２進コードを生成するための第（ｍ＋１）の電圧比較ステップとを、ｍ＝１からｍ＝ｎ−１まで繰り返すステップと、を含むものである。
【００２４】
　次に、本発明の直並列型Ａ／Ｄ変換器は、複数の抵抗が直列に接続される抵抗列と、該抵抗列の複数の接続点に接続され、時間の経過とともに任意に変動するアナログ入力電圧と比較する参照電圧を選択して出力する複数のスイッチと、から成る基準抵抗列及びスイッチ列と、前記アナログ入力電圧を入力して標本化し、該標本化されたアナログ入力電圧と、前記基準抵抗列及びスイッチ列より出力される第１の参照電圧とを比較して第１の比較結果を出力する第１の電圧比較器列と、前記第１の電圧比較器列から出力される前記第１の比較結果を入力として、第１の符号選択信号を出力する第１の符号選択回路と、前記第１の符号選択回路から出力される前記第１の符号選択信号により選択された第１の２進コードを出力する第１の符号化回路と、前記アナログ入力電圧を入力して標本化し、該標本化されたアナログ入力電圧と、前記第１の符号選択信号に応じて前記基準抵抗列及びスイッチ列を構成する前記複数のスイッチにより選択され出力される第２の参照電圧の電圧値を比較して第２の比較結果を出力する第２の電圧比較器列と、前記第２の電圧比較器列から出力される前記第２の比較結果を入力として、第２の符号選択信号を出力する第２の符号選択回路と、前記第２の符号選択回路から出力される前記第２の符号選択信号により選択された第２の２進コードを出力する第２の符号化回路と、前記第１の２進コードと前記第２の２進コードとを論理演算し、デジタル値とする符号合成回路と、からなる、前記アナログ入力電圧をデジタル値に変換する直並列型Ａ／Ｄ変換器であって、前記第２の電圧比較器列は、前記アナログ入力電圧を入力して標本化し、任意の期間に所定の初期化電圧を入力して保持し、該所定の初期化電圧から前記第１の符号選択信号に応じて前記基準抵抗列及びスイッチ列を構成する前記複数のスイッチにより選択され出力される電圧値にまで遷移させた前記第２の参照電圧と、前記標本化されたアナログ入力電圧の電圧値を比較するものである。
【００２５】
　さらに、本発明の直並列型Ａ／Ｄ変換器は、前記初期化電圧は、前記基準抵抗列及びスイッチ列を構成する前記抵抗列の複数の接続点の内のいずれか１つから出力される参照電圧であるものである。
【００２６】
　さらに、本発明の直並列型Ａ／Ｄ変換器は、前記基準抵抗列及びスイッチ列から出力される前記第２の参照電圧と、前記初期化電圧と、前記任意の期間を示す初期化制御信号とを入力とし、該初期化制御信号に応じて、前記第２の参照電圧か、前記所定の電圧のいずれかを前記第２の電圧比較器列に出力する参照電圧初期化回路を備え、前記任意の期間は、前記初期化電圧を出力し、該任意の期間以外は、前記基準抵抗列及びスイッチ列から出力される前記第２の参照電圧を出力するものである。
【００２７】
　さらに、本発明の直並列型Ａ／Ｄ変換器は、前記第１の符号選択回路は、前記第１の電圧比較器列から出力される前記第１の比較結果に加え、前記任意の期間を示す初期化制御信号を入力とし、前記任意の期間は、前記第１の符号化回路に前記第１の符号選択信号を出力すると共に、前記基準抵抗列及びスイッチ列を構成する前記複数のスイッチのうちの、予め決められたスイッチをオン状態に、且つ該スイッチ以外の全てのスイッチをオフ状態に固定して、前記所定の初期化電圧を選択する初期化電圧選択信号を前記基準抵抗列及びスイッチ列に出力し、前記任意の期間以外の期間は、前記第１の符号化回路及び前記基準抵抗列及びスイッチ列に前記第１の符号選択信号を出力するものである。
【００２８】
　さらに、本発明の直並列型Ａ／Ｄ変換器は、前記任意の期間は、前記第１の電圧比較器列と前記第２の比較器列において、前記アナログ入力電圧を入力して標本化する期間であるものである。
【００２９】
　さらに、本発明の直並列型Ａ／Ｄ変換器は、前記任意の期間は、前記第１の電圧比較器列において、前記アナログ電圧値と、前記基準抵抗列及びスイッチ列より出力される前記第１の参照電圧とを比較し、前記第１の比較結果を出力している期間であるものである。
【００３０】
　また、本発明の直並列型Ａ／Ｄ変換器は、複数の抵抗が直列に接続される抵抗列と、該抵抗列の複数の接続点に接続され、時間の経過とともに任意に変動するアナログ入力電圧と比較する参照電圧を選択して出力する複数のスイッチと、から成る基準抵抗列及びスイッチ列と、前記アナログ入力電圧を入力して標本化し、該標本化されたアナログ入力電圧と、前記基準抵抗列及びスイッチ列より出力される第１の参照電圧とを比較して第１の比較結果を出力する第１の電圧比較器列と、前記アナログ入力電圧を入力して標本化し、該標本化されたアナログ入力電圧と、前記基準抵抗列及びスイッチ列において前記第１〜第（ｎ−１）（ｎ≧３の整数）の電圧比較器列の各比較結果を元にそれぞれ生成された第２〜第ｎの参照電圧の各電圧値を比較して第２〜第ｎの比較結果をそれぞれ出力する第２〜第ｎの電圧比較器列と、前記第１〜第ｎの電圧比較器列から出力される前記第１〜第ｎの比較結果をそれぞれ入力として、第１〜第ｎの符号選択信号をそれぞれ出力する第１〜第ｎの符号選択回路と、前記第１〜第ｎの符号選択回路から出力される前記第１〜第ｎの符号選択信号のそれぞれにより選択された第１〜第ｎの２進コードをそれぞれ出力する第１〜第ｎの符号化回路と、第１〜第ｎの符号化回路から出力される前記第１〜第ｎの２進コードを論理演算し、デジタル値とする符号合成回路と、からなる、前記アナログ入力電圧をデジタル値に変換する直並列型Ａ／Ｄ変換器であって、前記第２〜第ｎの電圧比較器列のぞれぞれは、前記アナログ入力電圧を入力して標本化し、任意の期間に所定の初期化電圧を入力して保持し、該所定の初期化電圧から、前記第１〜第（ｎ−１）の符号選択信号のそれぞれに応じて前記基準抵抗列及びスイッチ列を構成する前記複数のスイッチにより選択され出力されるそれぞれの電圧値にまで遷移させた前記第２〜第ｎの参照電圧のぞれぞれと、前記標本化されたアナログ入力電圧の電圧値を比較するものである。
【００３１】
　これにより、前記アナログ入力電圧が保持される標本化開始から、第２の参照電圧が選択されるまでの期間に、前記第２の参照電圧を前記所定の電圧値に初期化させ、該所定の電圧値から次の参照電圧の電圧値に遷移させるようにすることができ、アナログ入力電圧を保持する標本化期間からその次の標本化期間の間にアナログ入力電圧が大きく変化した場合にも、前記第２の参照電圧の変化量を小さくして、高速、高精度動作が可能な直並列型Ａ／Ｄ変換器、及びそのＡ／Ｄ変換方法を提供することができる。
【発明の効果】
【００３２】
　本発明の直並列型Ａ／Ｄ変換器のＡ／Ｄ変換方法によれば、時間の経過と共に任意に変動するアナログ入力電圧と、所定の第1の参照電圧とを比較して第1の２進コードを生成し、該比較結果を元に決定される第２の参照電圧と、前記アナログ入力電圧とを比較して第２の２進コードを生成し、該生成した第１，第２の２進コードを論理演算してデジタル値を生成する直並列型Ａ／Ｄ変換器のＡ／Ｄ変換方法であって、前記アナログ入力電圧を入力して標本化すると共に、以前の第２の参照電圧を所定の初期化電圧に初期化する標本化・初期化ステップと、該標本化・初期化ステップにおいて標本化したアナログ入力電圧と、前記第１の参照電圧の電圧値を比較する、前記第１の２進コードを生成するための第１の電圧比較ステップと、前記所定の初期化電圧の電圧値から前記第１の電圧比較ステップの比較結果を元に決定される電圧値にまで遷移させた第２の参照電圧と、前記標本化・初期化ステップにおいて標本化したアナログ入力電圧の電圧値を比較する、前記第２の２進コードを生成するための第２の電圧比較ステップと、を含むようにしたので、前記アナログ入力電圧の標本化する期間に、以前の第２の参照電圧を所定の初期化電圧値に初期化させ、前記第２の電圧比較ステップにおいて、前記第１の参照電圧と前記標本化したアナログ入力電圧の電圧値を比較した比較結果に基づいて第２の参照電圧を得る際には、前記所定の初期化電圧の電圧値から、該比較結果に基づいて決定された電圧値に遷移させることができ、この結果、前記アナログ入力電圧を標本化してからその次のアナログ入力電圧を標本化する間に、該アナログ入力電圧の電圧値が大きく変化した場合であっても、前記第２の電圧比較ステップにおいて遷移させる前記第２の参照電圧の変化量を小さくすることができ、Ａ／Ｄ変換を高速、高精度に行うことが可能となる。
【００３３】
　また、本発明の直並列型Ａ／Ｄ変換器のＡ／Ｄ変換方法によれば、時間の経過と共に任意に変動するアナログ入力電圧と、所定の第1の参照電圧とを比較して第1の２進コードを生成し、該比較結果を元に決定される第２の参照電圧と、前記アナログ入力電圧とを比較して第２の２進コードを生成し、該生成した第１，第２の２進コードを論理演算してデジタル値を生成する直並列型Ａ／Ｄ変換器のＡ／Ｄ変換方法であって、前記アナログ入力電圧を入力して標本化する標本化ステップと、該標本化ステップにおいて標本化したアナログ入力電圧と、第１の参照電圧の電圧値を比較すると共に、以前の第２の参照電圧を所定の初期化電圧に初期化する、前記第１の２進コードを生成するための第１の電圧比較・初期化ステップと、前記所定の初期化電圧の電圧値から前記第１の電圧比較・初期化ステップの比較結果を元に決定される電圧値にまで遷移させた第２の参照電圧と、前記標本化ステップにおいて標本化したアナログ入力電圧の電圧値を比較する、前記第２の２進コードを生成するための第２の電圧比較ステップと、を含むようにしたので、前記第１の参照電圧と前記標本化したアナログ入力電圧の電圧値を比較する期間に、以前の第２の参照電圧を所定の初期化電圧に初期化させ、前記第２の電圧比較ステップにおいて、前記第１の参照電圧と前記標本化したアナログ入力電圧の電圧値を比較した比較結果に基づいて第２の参照電圧を得る際には、前記所定の初期化電圧の電圧値から、該比較結果に基づいて決定された電圧値に遷移させることができ、この結果、前記アナログ入力電圧を標本化してからその次のアナログ入力電圧を標本化する間に、該アナログ入力電圧の電圧値が大きく変化した場合であっても、前記第２の電圧比較ステップにおいて遷移させる前記第２の参照電圧の変化量を小さくすることができ、Ａ／Ｄ変換を高速、高精度に行うことが可能となる。さらに、前記第１の参照電圧と前記標本化したアナログ入力電圧の電圧値を比較する期間に、以前の第２の参照電圧を所定の初期化電圧に初期化させるので、前記アナログ入力電圧を標本化する際に、前記第２の参照電圧の電圧値が保持されて変動しないため、該第２の参照電圧の変動によるノイズの影響を受けることなく、安定した標本化動作を行うことができる。
【００３４】
　また、本発明の直並列型Ａ／Ｄ変換器のＡ／Ｄ変換方法によれば、時間の経過と共に任意に変動するアナログ入力電圧と所定の第1の参照電圧とを比較して第1の２進コードを生成し、該比較結果を元に決定される参照電圧と前記アナログ入力電圧とを比較して２進コードを生成することを繰り返して第２〜第ｎ（ｎ≧３の整数）の２進コードを生成し、該生成した第１〜第ｎの２進コードを論理演算してデジタル値を生成する直並列型Ａ／Ｄ変換器のＡ／Ｄ変換方法であって、前記アナログ入力電圧を入力して標本化すると共に、以前の第２〜第ｎの参照電圧を所定の初期化電圧に初期化する標本化・初期化ステップと、前記標本化・初期化ステップにおいて標本化したアナログ入力電圧と第ｍ（１≦ｍ＜ｎ；ｍは整数）の参照電圧の電圧値を比較する、前記第ｍの２進コードを生成するための第ｍの電圧比較ステップと、前記所定の初期化電圧の電圧値から前記第ｍの電圧比較ステップの比較結果を元に決定される電圧値にまで遷移させた第（ｍ＋１）の参照電圧と、前記標本化・初期化ステップにおいて標本化したアナログ入力電圧の電圧値を比較する、前記第（ｍ＋１）の２進コードを生成するための第（ｍ＋１）の電圧比較ステップとを、ｍ＝１からｍ＝ｎ−１まで繰り返すステップと、を含むようにしたので、前記アナログ入力電圧の標本化する期間に、以前の第（ｍ＋１）の参照電圧を所定の初期化電圧値に初期化させ、前記第（ｍ＋１）の電圧比較ステップにおいて、前記第ｍの参照電圧と前記標本化したアナログ入力電圧の電圧値を比較した比較結果に基づいて第（ｍ＋１）の参照電圧を得る際には、前記所定の初期化電圧の電圧値から、該比較結果に基づいて決定された電圧値に遷移させることができ、この結果、前記アナログ入力電圧を標本化してからその次のアナログ入力電圧を標本化する間に、該アナログ入力電圧の電圧値が大きく変化した場合であっても、前記第（ｍ＋１）の電圧比較ステップにおいて遷移させる前記第（ｍ＋１）の参照電圧の変化量を小さくすることができ、Ａ／Ｄ変換を高速、高精度に行うことが可能となる。
【００３５】
　また、本発明の直並列型Ａ／Ｄ変換器のＡ／Ｄ変換方法によれば、時間の経過と共に任意に変動するアナログ入力電圧と所定の第1の参照電圧とを比較して第1の２進コードを生成し、該比較結果を元に決定される参照電圧と前記アナログ入力電圧とを比較して２進コードを生成することを繰り返して第２〜第ｎ（ｎ≧３の整数）の２進コードを生成し、該生成した第１〜第ｎの２進コードを論理演算してデジタル値を生成する直並列型Ａ／Ｄ変換器のＡ／Ｄ変換方法であって、前記アナログ入力電圧を入力して標本化すると標本化ステップと、前記標本化ステップにおいて標本化したアナログ入力電圧と第ｍ（１≦ｍ＜ｎ；ｍは整数）の参照電圧の電圧値を比較する共に、以前の第（ｍ＋１）の参照電圧を所定の初期化電圧に初期化する、前記第ｍの２進コードを生成するための第ｍの電圧比較・初期化ステップと、前記所定の初期化電圧の電圧値から前記第ｍの電圧比較・初期化ステップの比較結果を元に決定される電圧値にまで遷移させた第（ｍ＋１）の参照電圧と、前記標本化ステップにおいて標本化したアナログ入力電圧の電圧値を比較する、前記第（ｍ＋１）の２進コードを生成するための第（ｍ＋１）の電圧比較ステップとを、ｍ＝１からｍ＝ｎ−１まで繰り返すステップと、を含むようにしたので、前記第ｍの参照電圧と前記標本化したアナログ入力電圧の電圧値を比較する期間に、以前の第（ｍ＋１）の参照電圧を所定の初期化電圧に初期化させ、前記第（ｍ＋１）の電圧比較ステップにおいて、前記第ｍの参照電圧と前記標本化したアナログ入力電圧の電圧値を比較した比較結果に基づいて第（ｍ＋１）の参照電圧を得る際には、前記所定の初期化電圧の電圧値から、該比較結果に基づいて決定された電圧値に遷移させることができ、この結果、前記アナログ入力電圧を標本化してからその次のアナログ入力電圧を標本化する間に、該アナログ入力電圧の電圧値が大きく変化した場合であっても、前記第（ｍ＋１）の電圧比較ステップにおいて遷移させる前記第（ｍ＋１）の参照電圧の変化量を小さくすることができ、Ａ／Ｄ変換を高速、高精度に行うことが可能となる。さらに、前記第ｍの参照電圧と前記標本化したアナログ入力電圧の電圧値を比較する期間に、以前の第（ｍ＋１）の参照電圧を所定の初期化電圧に初期化させるので、前記アナログ入力電圧を標本化する際に、前記第（ｍ＋１）の参照電圧の電圧値が保持されて変動しないため、該第（ｍ＋１）の参照電圧の変動によるノイズの影響を受けることなく、安定した標本化動作を行うことができる。
【００３６】
　次に、本発明の直並列型Ａ／Ｄ変換器によれば、複数の抵抗が直列に接続される抵抗列と、該抵抗列の複数の接続点に接続され、時間の経過とともに任意に変動するアナログ入力電圧と比較する参照電圧を選択して出力する複数のスイッチと、から成る基準抵抗列及びスイッチ列と、前記アナログ入力電圧を入力して標本化し、該標本化されたアナログ入力電圧と、前記基準抵抗列及びスイッチ列より出力される第１の参照電圧とを比較して第１の比較結果を出力する第１の電圧比較器列と、前記第１の電圧比較器列から出力される前記第１の比較結果を入力として、第１の符号選択信号を出力する第１の符号選択回路と、前記第１の符号選択回路から出力される前記第１の符号選択信号により選択された第１の２進コードを出力する第１の符号化回路と、前記アナログ入力電圧を入力して標本化し、該標本化されたアナログ入力電圧と、前記第１の符号選択信号に応じて前記基準抵抗列及びスイッチ列を構成する前記複数のスイッチにより選択され出力される第２の参照電圧の電圧値を比較して第２の比較結果を出力する第２の電圧比較器列と、前記第２の電圧比較器列から出力される前記第２の比較結果を入力として、第２の符号選択信号を出力する第２の符号選択回路と、前記第２の符号選択回路から出力される前記第２の符号選択信号により選択された第２の２進コードを出力する第２の符号化回路と、前記第１の２進コードと前記第２の２進コードとを論理演算し、デジタル値とする符号合成回路と、からなる、前記アナログ入力電圧をデジタル値に変換する直並列型Ａ／Ｄ変換器であって、前記第２の電圧比較器列は、前記アナログ入力電圧を入力して標本化し、任意の期間に所定の初期化電圧を入力して保持し、該所定の初期化電圧から前記第１の符号選択信号に応じて前記基準抵抗列及びスイッチ列を構成する前記複数のスイッチにより選択され出力される電圧値にまで遷移させた前記第２の参照電圧と、前記標本化されたアナログ入力電圧の電圧値を比較するようにしたので、前記アナログ入力電圧の標本化開始から、第２の参照電圧が比較されるまでの任意の期間に、前記第２の参照電圧を所定の電圧値に初期化させることができ、この結果、アナログ入力電圧の標本化期間から次のアナログ入力電圧の標本化期間の間に、該アナログ入力電圧の電圧値が大きく変化した場合であっても、前記第２の参照電圧の変化量を小さくすることができ、高速、高精度に動作可能な直並列型Ａ／Ｄ変換器を提供することができる。
【００３７】
　さらに、本発明の直並列型Ａ／Ｄ変換器によれば、前記初期化電圧は、前記基準抵抗列及びスイッチ列を構成する前記抵抗列の複数の接続点の内のいずれか１つから出力される参照電圧であるようにしたので、前記第２の参照電圧を初期化する所定の電圧を、当該直並列型Ａ／Ｄ変換器内に設ける必要がなくなり、直並列型Ａ／Ｄ変換器の構成を簡単にすることが可能となる。
【００３８】
　さらに、本発明の直並列型Ａ／Ｄ変換器によれば、前記基準抵抗列及びスイッチ列から出力される前記第２の参照電圧と、前記初期化電圧と、前記任意の期間を示す初期化制御信号とを入力とし、該初期化制御信号に応じて、前記第２の参照電圧か、前記所定の電圧のいずれかを前記第２の電圧比較器列に出力する参照電圧初期化回路を備え、前記任意の期間は、前記初期化電圧を出力し、該任意の期間以外は、前記基準抵抗列及びスイッチ列から出力される前記第２の参照電圧を出力するようにしたので、前記第２の参照電圧を、任意の期間に所定の電圧値に初期化させ、該所定の電圧値から、前記第１の比較結果に基づいて選択され出力される電圧値に遷移させることができ、この結果、アナログ入力電圧の標本化期間から次のアナログ入力電圧の標本化期間の間に、該アナログ入力電圧の電圧値が大きく変化した場合であっても、前記第２の参照電圧の変化量を小さくすることができ、高速、高精度に動作可能な直並列型Ａ／Ｄ変換器を提供することができる。
【００３９】
　さらに、本発明の直並列型Ａ／Ｄ変換器によれば、前記第１の符号選択回路は、前記第１の電圧比較器列から出力される前記第１の比較結果に加え、前記任意の期間を示す初期化制御信号を入力とし、前記任意の期間は、前記第１の符号化回路に前記第１の符号選択信号を出力すると共に、前記基準抵抗列及びスイッチ列を構成する前記複数のスイッチのうちの、予め決められたスイッチをオン状態に、且つ該スイッチ以外の全てのスイッチをオフ状態に固定して、前記所定の初期化電圧を選択する初期化電圧選択信号を前記基準抵抗列及びスイッチ列に出力し、前記任意の期間以外の期間は、前記第１の符号化回路及び前記基準抵抗列及びスイッチ列に前記第１の符号選択信号を出力するようにしたので、直並列型Ａ／Ｄ変換器に新たな構成を追加することなく、前記第２の参照電圧を、任意の期間に所定の電圧値に初期化することが可能となり、高速、高精度に動作可能な直並列型Ａ／Ｄ変換器をより簡単な構成にすることができる。
【００４０】
　さらに、本発明の直並列型Ａ／Ｄ変換器によれば、前記任意の期間は、前記第１の電圧比較器列と前記第２の比較器列において、前記アナログ入力電圧を入力して標本化する期間であるようにしたので、前記アナログ入力電圧が保持される期間に、前記第２の参照電圧を所定の電圧値に初期化することが可能となり、高速、高精度に動作可能な直並列型Ａ／Ｄ変換器を提供することができる。
【００４１】
　さらに、本発明の直並列型Ａ／Ｄ変換器によれば、前記任意の期間は、前記第１の電圧比較器列において、前記アナログ電圧値と、前記基準抵抗列及びスイッチ列より出力される前記第１の参照電圧とを比較し、前記第１の比較結果を出力している期間であるようにしたので、前記アナログ入力電圧を標本化する際に、前記第２の参照電圧の電圧値が保持されて変動しないため、該第２の参照電圧の変動によるノイズの影響を受けることなく、安定した標本化動作を行うことができるという効果がある。
【００４２】
　また、本発明の直並列型Ａ／Ｄ変換器によれば、複数の抵抗が直列に接続される抵抗列と、該抵抗列の複数の接続点に接続され、時間の経過とともに任意に変動するアナログ入力電圧と比較する参照電圧を選択して出力する複数のスイッチと、から成る基準抵抗列及びスイッチ列と、前記アナログ入力電圧を入力して標本化し、該標本化されたアナログ入力電圧と、前記基準抵抗列及びスイッチ列より出力される第１の参照電圧とを比較して第１の比較結果を出力する第１の電圧比較器列と、前記アナログ入力電圧を入力して標本化し、該標本化されたアナログ入力電圧と、前記基準抵抗列及びスイッチ列において前記第１〜第（ｎ−１）（ｎ≧３の整数）の電圧比較器列の各比較結果を元にそれぞれ生成された第２〜第ｎの参照電圧の各電圧値を比較して第２〜第ｎの比較結果をそれぞれ出力する第２〜第ｎの電圧比較器列と、前記第１〜第ｎの電圧比較器列から出力される前記第１〜第ｎの比較結果をそれぞれ入力として、第１〜第ｎの符号選択信号をそれぞれ出力する第１〜第ｎの符号選択回路と、前記第１〜第ｎの符号選択回路から出力される前記第１〜第ｎの符号選択信号のそれぞれにより選択された第１〜第ｎの２進コードをそれぞれ出力する第１〜第ｎの符号化回路と、第１〜第ｎの符号化回路から出力される前記第１〜第ｎの２進コードを論理演算し、デジタル値とする符号合成回路と、からなる、前記アナログ入力電圧をデジタル値に変換する直並列型Ａ／Ｄ変換器であって、前記第２〜第ｎの電圧比較器列のぞれぞれは、前記アナログ入力電圧を入力して標本化し、任意の期間に所定の初期化電圧を入力して保持し、該所定の初期化電圧から、前記第１〜第（ｎ−１）の符号選択信号のそれぞれに応じて前記基準抵抗列及びスイッチ列を構成する前記複数のスイッチにより選択され出力されるそれぞれの電圧値にまで遷移させた前記第２〜第ｎの参照電圧のぞれぞれと、前記標本化されたアナログ入力電圧の電圧値を比較するようにしたので、前記アナログ入力電圧の標本化開始から、第２〜第ｎの参照電圧が比較されるまでの任意の期間に、前記第２〜第ｎの参照電圧を所定の電圧値に初期化させることができ、この結果、前のアナログ入力電圧の保持期間から次のアナログ入力電圧の保持期間の間に、該アナログ入力電圧の電圧値が大きく変化した場合であっても、前記第２〜第ｎの参照電圧の変化量を小さくすることができ、高速、高精度に動作可能な直並列型Ａ／Ｄ変換器を提供することができる。
【発明を実施するための最良の形態】
【００４３】
　以下、本発明の直並列型Ａ／Ｄ変換器の具体的な実施の形態について述べる。
　（実施の形態１）
　以下、図１〜図４を用いて、本実施の形態１にかかる直並列型Ａ／Ｄ変換器について説明する。
【００４４】
　本実施の形態１は、基準抵抗列及びスイッチ列１２において選択された下位参照電圧Ｖｒ１ｆ，Ｖｒ２ｆ，Ｖｒ３ｆを所定の電圧値に初期化する下位参照電圧初期化回路を設け、直並列型Ａ／Ｄ変換器において、下位比較期間終了後、次の下位比較期間開始までの任意の期間に、前記下位参照電圧Ｖｒ１ｆ，Ｖｒ２ｆ，Ｖｒ３ｆを所定の電圧値に初期化するようにしたものである。
【００４５】
　まず、図１を用いて、本実施の形態１にかかる直並列型Ａ／Ｄ変換器の構成について説明する。なお、本実施の形態１においては、直並列型Ａ／Ｄ変換器が、図１２に示す従来の直並列型Ａ／Ｄ変換器と同様、２ビットの第１の２進コード（以下、上位コードと呼ぶ。）と、２ビットの第２の２進コード（以下、下位コードと呼ぶ。）とを論理演算して、４ビットのデジタル出力を出力する場合を一例に挙げて説明するものとする。図１は、本実施の形態１に係る４ビットの直並列型Ａ／Ｄ変換器の構成を示す図である。
【００４６】
　図１において、本直並列型Ａ／Ｄ変換器は、参照電圧２、３間に接続されている基準抵抗列及びスイッチ列１２と、上位２ビットを決定する上位電圧比較器列１３（第１の電圧比較器列）と、該上位電圧比較器列１３における上位符号比較結果Ｃ１Ｃ〜Ｃ３Ｃに基づいて、上位符号選択信号Ｐ０Ｃ〜Ｐ３Ｃを出力する上位符号選択回路１４（第１の符号選択回路）と、該上位符号選択信号に従い２ビットの上位２進コードを出力する上位符号化回路１５（第１の符号化回路）と、下位２ビットを決定する下位電圧比較器列１６（第２の電圧比較器列）と、該下位電圧比較器列１６における下位符号比較結果Ｃ０Ｆ〜Ｃ２Ｆに基づいて、下位符号選択信号Ｐ０Ｆ〜Ｐ３Ｆを出力する下位符号選択回路１７（第２の符号選択回路）と、該下位符号選択信号に従い２ビットの下位２進コードを出力する下位符号化回路１８（第２の符号化回路）と、前記２ビットの上位２進コードと前記２ビットの下位２進コードとを論理演算して４ビットのデジタル出力を出力する符号合成回路１９と、各種制御信号をクロック端子２２から入力されるクロックｓ２２に基づいて生成する制御信号生成回路９と、前記下位電圧比較器列１６に入力される下位参照電圧Ｖｒ１ｆ，Ｖｒ２ｆ，Ｖｒ３ｆとして、ある期間所定の電圧値を出力し、該下位参照電圧を初期化する下位参照電圧初期化回路８（参照電圧初期化回路）と、該下位参照電圧初期化回路８に入力する初期化電圧Ｖｒｃ２３とからなるものである。
【００４７】
　前記下位参照電圧初期化回路８の入力端子には、前記制御信号生成回路９から出力される、前記下位参照電圧として所定の電圧値を出力する期間を示す下位参照電圧初期化信号ｓ９、及び初期化電圧Ｖｒｃ２３が接続され、また、前記基準抵抗列及びスイッチ列１２の前記参照電圧２，３と、前記上位電圧比較器列１３の各電圧比較器６が接続されている分割点ｄ１，ｄ２，ｄ３間の電位差を、前記基準抵抗４により等電位に１６分割した各々の点に前記下位参照電圧選択スイッチ５を介して接続されている。そして、前記下位参照電圧初期化回路８の出力端子は、前記下位電圧比較器列１６を構成する各電圧比較器６の一方の入力端子に接続されている。
【００４８】
　以下図２を用いて、前記下位参照電圧初期化回路８の構成を詳述すると、前記下位参照電圧初期化回路８は、例えば、図２に示されるように、下位参照電圧初期化スイッチ１０Ｓ１，１０Ｓ２，１０Ｓ３と、下位参照電圧入力スイッチ２０Ｓ１，２０Ｓ２，２０Ｓ３と、反転回路２４とからなる構成で実現され、前記下位参照電圧初期化スイッチ１０Ｓ１，１０Ｓ２，１０Ｓ３の一方の端子は、初期化電圧Ｖｒｃ２３に共通に接続され、その他方の端子は、下位電圧比較器列１６の各電圧比較器６の一方の入力端子にそれぞれ接続され、また、前記下位参照電圧入力スイッチ２０Ｓ１，２０Ｓ２，２０Ｓ３の一方の端子は、前記基準抵抗列及びスイッチ列１２からの下位参照電圧Ｖｒ１ｆ、Ｖｒ２ｆ、Ｖｒ３ｆにそれぞれ接続され、その他方の端子は、前記下位電圧比較器列１６の各電圧比較器６の一方の入力端子にそれぞれ接続されている。
【００４９】
　そして、前記下位参照電圧初期化信号ｓ９が論理レベルのハイレベル状態の際には、前記下位参照電圧初期化スイッチ１０Ｓ１，１０Ｓ２，１０Ｓ３がオン状態、前記下位参照電圧入力スイッチ２０Ｓ１，２０Ｓ２，２０Ｓ３がオフ状態になり、前記下位電圧比較器列１６の各電圧比較器６に、初期化電圧Ｖｒｃ２３の電圧値を、下位参照電圧初期化回路８の出力電圧ＶＲ１Ｆ，ＶＲ２Ｆ，ＶＲ３Ｆとして出力し、一方、前記下位参照電圧初期化信号ｓ９が論理レベルのローレベル状態の際には、前記下位参照電圧初期化スイッチ１０Ｓ１，１０Ｓ２，１０Ｓ３がオフ状態、前記下位参照電圧入力スイッチ２０Ｓ１，２０Ｓ２，２０Ｓ３がオン状態になり、前記下位電圧比較器列１６の各電圧比較器６に、前記基準抵抗列及びスイッチ列１２からの各下位参照電圧Ｖｒ１ｆ、Ｖｒ２ｆ、Ｖｒ３ｆを、下位参照電圧初期化回路８の出力電圧ＶＲ１Ｆ，ＶＲ２Ｆ，ＶＲ３Ｆとして出力するものである。
【００５０】
　ここで、前記下位参照電圧初期化回路８において前記下位参照電圧Ｖｒ１ｆ、Ｖｒ２ｆ、Ｖｒ３ｆを初期化する所定の電圧値、つまり前記初期化電圧Ｖｒｃ２３の電圧値は、参照電圧２と参照電圧３の間の電圧値であればよいが、前記参照電圧２，３の中間の電圧値であればより好ましい。この理由としては、標本化期間終了後、その次の標本化期間までの間に、アナログ入力電圧Ｖｉｎが大きく変化し（図４(j)参照）、それにより前記下位参照電圧Ｖｒ１ｆ、Ｖｒ２ｆ、Ｖｒ３ｆの電圧値が大きく変化する場合であっても（図４(k)参照）、前記初期化電圧Ｖｒｃ２３が参照電圧２，３の中間の電圧値であれば、下位電圧比較器列１６に入力する下位参照電圧ＶＲ１Ｆ，ＶＲ２Ｆ，ＶＲ３Ｆの電圧値を、前記基準抵抗列及びスイッチ列１２から出力される電圧値から初期化電圧Ｖｒｃの電圧値に、あるいは該初期化電圧Ｖｒｃの電圧値から前記基準抵抗列及びスイッチ列１２から出力される電圧値に遷移させる時間が、どちらも短くてすむからである。
【００５１】
　そして、前述したように、前記制御信号生成回路９は、従来の直並列型Ａ／Ｄ変換器と同様、クロック端子２２から入力されるクロックｓ２２を元に、当該直並列型Ａ／Ｄ変換器の動作タイミングを制御する、標本化信号、上位比較信号、下位参照電圧決定信号、及び下位比較信号の各種制御信号に加えて、さらに、下位電圧比較器列１６に入力する下位参照電圧ＶＲ１Ｆ，ＶＲ２Ｆ，ＶＲ３Ｆとして所定の電圧を出力して初期化する期間（初期化期間）を示す下位参照電圧初期化信号ｓ９を生成する。
【００５２】
　なお、この下位参照電圧初期化信号ｓ９が示す初期化期間は、本直並列型Ａ／Ｄ変換器においてアナログ入力電圧Ｖｉｎが上位電圧比較器列１３及び下位電圧比較器列１６の各比較器６に標本化開始から、下位電圧比較器列１６において下位電圧比較動作が開始されるまでの期間の任意の期間であればよいが、本実施の形態１においては、前記初期化期間が、アナログ入力電圧Ｖｉｎを前記上位電圧比較器列１３及び下位電圧比較器列１６の各電圧比較器６に入力して標本化する標本化期間である場合を例に挙げて説明する。
【００５３】
　そして、初期化期間が標本化期間である場合の前記制御信号生成回路９の構成について詳述すると、例えば図３に示すように、前記制御信号生成回路９は、第１，第２の反転回路２６ａ，２６ｂと、遅延回路２５と、論理積回路２７ａ〜２７ｄとからなる構成で実現され、クロック端子２２からのクロックｓ２２が第１の反転回路２６ａに入力され、該第１の反転回路２６ａは前記クロックｓ２２の反転信号を出力し、遅延回路２５は前記クロックｓ２２の反転信号を受けて、該クロックｓ２２の反転信号を遅延させて出力し、第２の反転回路２６ｂは前記遅延回路２５から出力される信号の反転信号を出力する。そして、論理積回路２７ａ〜２７ｄは、前記クロック端子２２からのクロックｓ２２、前記第１の反転回路２６ａからの出力信号、前記遅延回路２５からの出力信号、前記第２の反転回路２６ｂの出力信号を受信して合成し、標本化信号、下位参照電圧初期化信号ｓ９、上位比較信号、下位参照電圧決定信号、及び下位比較信号として出力する。なお、本実施の形態１においては、初期化期間と標本化期間とが同じ期間であるため、前記標本化信号と、前記下位参照電圧初期化信号ｓ９とは、同じ信号となる。
　その他の構成については、従来の直並列型Ａ／Ｄ変換器の構成と同様であるため、ここでは説明を省略する。
【００５４】
　次に、図４を用いて、本実施の形態１に係る４ビットの直並列型Ａ／Ｄ変換器の動作について説明する。図４は、本実施の形態１に係る直並列型Ａ／Ｄ変換器の動作を表すタイミング図であり、(a)はクロック入力、(b)は上位電圧比較器列の状態、(c)は下位電圧比較器列の状態、(d)は標本化信号、(e)は上位比較信号、(f)は下位参照電圧決定信号、(g)は下位比較信号、(h)は下位参照電圧初期化信号、(i)は下位参照電圧の状態、(j)はアナログ入力電圧、(k)は下位参照電圧初期化回路からの出力、(l)は下位電圧比較器列の出力を、それぞれ示している。なお、図１の構成では、下位参照電圧電圧初期化回路からの出力、及び下位電圧比較器列の出力が各々３出力あるが、図４においては、図を簡略化するため、下位参照電圧初期化回路からの出力、及び下位電圧比較器列の出力を１出力ずつ示している。
【００５５】
　まず、標本化期間（ｔ１−ｔ２期間）に、上位電圧比較器列１３と、下位電圧比較器列１６とが、アナログ入力端子１に同時に接続され、前記制御信号生成回路９からの標本化信号（図４(d)参照）の立ち下がり時刻に、該上位電圧比較器列１３及び下位電圧比較器列１６の各電圧比較器６は、アナログ入力端子１から入力されるアナログ入力信号ｓ１の等しいアナログ入力電圧Ｖｉｎの電圧値を保持する。
【００５６】
　そして、この標本化期間は同時に、下位参照電圧の初期化期間でもあるため（図４(i)参照）、前記制御信号生成回路９からの下位参照電圧初期化信号ｓ９（図４(h)参照）の立ち下がり時刻に、下位参照電圧初期化回路８は、前記基準抵抗列及びスイッチ列１２からの各下位参照電圧Ｖｒ１ｆ，Ｖｒ２ｆ，Ｖｒ３ｆを初期化電圧Ｖｒｃ２３の電圧値に初期化し、下位参照電圧初期化回路の出力ＶＲ１Ｆ，ＶＲ２Ｆ，ＶＲ３Ｆとして出力する（図４(k)参照）。具体的には、前記制御信号生成回路９からの下位参照電圧初期化信号ｓ９の立ち上がり時刻に、前記下位参照電圧初期化回路８の下位参照電圧初期化スイッチ１０Ｓ１〜１０Ｓ３がオン状態、下位参照電圧入力スイッチ２０Ｓ１〜２０Ｓ３がオフ状態となり、該下位参照電圧初期化回路８の出力ＶＲ１Ｆ，ＶＲ２Ｆ，ＶＲ３Ｆとして、前記基準抵抗列及びスイッチ列１２からの各下位参照電圧Ｖｒ１ｆ，Ｖｒ２ｆ，Ｖｒ３ｆの電圧値ではなく、初期化電圧Ｖｒｃ２３の電圧値が出力される。
【００５７】
　次に、上位比較期間（ｔ２−ｔ３期間）で、前記上位電圧比較器列１３の各電圧比較器６は、前記標本化期間において保持したアナログ入力電圧値Ｖｉｎと、上位参照電圧値Ｖｒ１ｃ，Ｖｒ２ｃ，Ｖｒ３ｃとを比較し、前記制御信号生成回路９からの上位比較信号（図４(e)参照）の立ち下がり時刻に、その比較結果である上位電圧比較結果Ｃ１Ｃ，Ｃ２Ｃ，Ｃ３Ｃを出力する。そしてこの後、前記上位電圧比較結果Ｃ１Ｃ，Ｃ２Ｃ，Ｃ３Ｃは、上位符号選択回路１４に入力されて、上位符号選択信号Ｐ０Ｃ，Ｐ１Ｃ，Ｐ２Ｃ，Ｐ３Ｃに変換され、該上位符号選択信号Ｐ０Ｃ，Ｐ１Ｃ，Ｐ２Ｃ，Ｐ３Ｃに従い、上位符号化回路１５は２ビットの上位２進コードを出力する。
　なお、この上位比較期間の間、前記初期化期間に、前記下位電圧比較器列１６の各電圧比較器６に保持した初期化電圧Ｖｒｃ２３の電圧値は保持されている（図４(i)(k)参照）。
【００５８】
　次に、下位参照電圧決定期間（ｔ３−ｔ４期間）においては、前記制御信号生成回路９からの下位参照電圧決定信号（図４(f)参照）の立ち上がり時刻に、前記上位符号選択回路１４から出力された上位符号選択信号Ｐ０Ｃ〜Ｐ３Ｃに基づいて、前記基準抵抗列及びスイッチ列１２内の各下位参照電圧選択スイッチ５（スイッチＳ０１〜０３，Ｓ１１〜１３，Ｓ２１〜２３，Ｓ３１〜３３）のオン状態、オフ状態が選択されて、下位参照電圧値Ｖｒ１ｆ，Ｖｒ２ｆ，Ｖｒ３ｆが切り替えられる。具体的に述べると、例えば、アナログ入力電圧値Ｖｉｎが上位参照電圧のＶｒ１ｃとＶｒ２ｃとの間の電圧値である時（Ｖｒ１ｃ＞Ｖｉｎ＞Ｖｒ２ｃ）、前記上位電圧比較器列１３より出力される上位電圧比較結果Ｃ１Ｃ、Ｃ２Ｃ、Ｃ３Ｃは“１００”となり、前記上位符号選択回路１４より出力される上位符号選択信号Ｐ０Ｃ，Ｐ１Ｃ，Ｐ２Ｃ，Ｐ３Ｃは“０１００”となる。そして、この上位符号選択信号Ｐ０Ｃ，Ｐ１Ｃ，Ｐ２Ｃ，Ｐ３Ｃ“０１００”を受信した基準抵抗列及びスイッチ列１２では、前記下位参照電圧選択スイッチ５のスイッチＳ１１〜１３をオン状態に、スイッチＳ０１〜０３、Ｓ２１〜２３、Ｓ３１〜３３をオフ状態にする。その結果、下位参照電圧Ｖｒ１ｆ、Ｖｒ２ｆ、Ｖｒ３ｆとして、Ｖｒ１ｃ〜Ｖｒ２ｃ間の電圧を基準抵抗Ｒ１１〜Ｒ１４により等電位に４分割した各々の電圧値が入力される。
【００５９】
　そして、前記下位参照電圧決定期間において、前記下位参照電圧初期化回路８に入力される下位参照電圧初期化信号ｓ９（図４(h)参照）はその論理レベルがローレベル状態にあるため、該下位参照電圧初期化回路８において、下位参照電圧入力スイッチ２０Ｓ１〜２０Ｓ３がオン状態、下位参照電圧初期化スイッチ１０Ｓ１〜１０Ｓ２がオフ状態となっており、これにより、下位参照電圧初期化回路８からの出力ＶＲ１Ｆ，ＶＲ２Ｆ，ＶＲ３Ｆとして、初期化電圧Ｖｒｃ２３の電圧値ではなく、前記基準抵抗列及びスイッチ列１２において、前述したように上位符号選択信号Ｐ０Ｃ，Ｐ１Ｃ，Ｐ２Ｃ，Ｐ３Ｃを元に選択された下位参照電圧Ｖｒ１ｆ，Ｖｒ２ｆ，Ｖｒ３ｆが出力される。この結果、下位参照電圧決定期間において、下位参照電圧Ｖｒ１ｆ，Ｖｒ２ｆ，Ｖｒ３ｆは、初期化電圧Ｖｒｃ２３の電圧値から、前記上位符号選択信号Ｐ０Ｃ，Ｐ１Ｃ，Ｐ２Ｃ，Ｐ３Ｃにより選択された電圧値に遷移されることとなり、その変化量は小さい。
【００６０】
　次に、下位比較期間（ｔ４−ｔ５期間）において、前記下位電圧比較器列１６の各電圧比較器６は、前記基準抵抗列及びスイッチ列１２から出力される下位参照電圧Ｖｒ１ｆ、Ｖｒ２ｆ、Ｖｒ３ｆの電圧値である前記下位参照電圧初期化回路８からの出力ＶＲ１Ｆ、ＶＲ２Ｆ、ＶＲ３Ｆと、前記標本化期間に保持したアナログ入力電圧値Ｖｉｎとを比較する。そして、前記制御信号生成回路９からの下位比較信号（図４(g)参照）の立ち下がり時刻に、その比較結果である下位電圧比較結果Ｃ０Ｆ、Ｃ１Ｆ、Ｃ２Ｆを出力する。この後、前記下位電圧比較結果Ｃ０Ｆ、Ｃ１Ｆ、Ｃ２Ｆは下位符号選択回路１７に入力されて、下位符号選択信号Ｐ０Ｆ、Ｐ１Ｆ、Ｐ２Ｆ、Ｐ３Ｆに変換され、下位符号化回路１８は、該下位符号選択信号Ｐ０Ｆ，Ｐ１Ｆ，Ｐ２Ｆ，Ｐ３Ｆに従い、２ビットの下位２進コードを出力する。
【００６１】
　そして、符号合成回路１９は、前記上位符号化回路１５より出力された２ビットの前記上位２進コードと、前記下位符号化回路１８より出力された２ビットの前記下位２進コードを論理演算して、４ビットのデジタル出力をデジタル出力端子１１より出力する。
【００６２】
　以上のように、本実施の形態１にかかる直並列型Ａ／Ｄ変換器によれば、基準抵抗列及びスイッチ列１２からの下位参照電圧Ｖｒ１ｆ，Ｖｒ２ｆ，Ｖｒ３ｆを任意の期間、所定の初期化電圧を出力して初期化する下位参照初期化回路８、及び初期化電圧Ｖｒｃ２３を設け、制御信号生成回路９において、該下位参照電圧として所定の電圧を出力して初期化する期間を示す下位参照電圧初期化信号ｓ９を生成し、該下位参照電圧初期化信号ｓ９の制御の下、ここでは前記標本化期間に、前記下位参照初期化回路８の出力として、初期電圧Ｖｒｃ２３の電圧値を出力し、それ以外の期間は、前記基準抵抗列及びスイッチ列１２からの下位参照電圧Ｖｒ１ｆ，Ｖｒ２ｆ，Ｖｒ３ｆを出力するようにしたので、標本化期間から次の標本化期間の間に、該アナログ入力電圧Ｖｉｎが大きく変化し、それに伴い前記下位参照電圧Ｖｒ１ｆ，Ｖｒ２ｆ，Ｖｒ３ｆが大きく変化する場合であっても、上位比較器列１３からの比較結果を元に前記基準抵抗列及びスイッチ列１２で下位参照電圧が選択される前に、下位参照電圧の電圧値を所定の初期化電圧Ｖｒｃ２３の電圧値に初期化し、下位参照電圧決定期間に、該初期化電圧Ｖｒｃ２３の電圧値から、次の下位参照電圧の電圧値に遷移させて、該下位参照電圧決定期間に変化させる下位参照電圧の変化量を小さくすることが可能となるため、従来のように下位比較期間であるにもかかわらず、下位参照電圧Ｖｒ１ｆ，Ｖｒ２ｆ，Ｖｒ３ｆが安定しないということがないようにすることができ、前記アナログ入力電圧Ｖｉｎが大きく変化した場合にも、高速、高精度動作が可能な直並列型Ａ／Ｄ変換器を実現することができる。
【００６３】
　なお、本実施の形態１においては、上位２ビット、下位２ビットを論理演算する４ビットの直並列型Ａ／Ｄ変換器の構成について述べたが、当該直並列型Ａ／Ｄ変換器において生成するデジタル出力のビット数は任意の設定が可能であり、また、その上位のビット数、及び下位のビット数についても、任意の設定が可能である。
【００６４】
　さらに、本実施の形態１においては、直並列型Ａ／Ｄ変換器を２段構成とし、２ビットの上位２進コード、２ビットの下位２進コードを生成し、４ビットのデジタル出力を、これら上位、下位２の２進コードを論理演算して生成する場合を例に挙げて説明したが、直並列型Ａ／Ｄ変換器をｎ（ｎ≧２の整数）段構成にして、第1〜第ｎの２進コードを生成し、デジタル出力を第１〜第ｎの２進コードを論理演算して生成することも可能である。そしてこの場合、直並列型Ａ／Ｄ変換器は、比較器列、符号選択回路、及び符号化回路が、それぞれｎ個必要となり、第２〜第ｎの比較器列のぞれぞれにおいては、前記標本化期間に前記初期化電圧Ｖｒｃ２３を入力して保持し、該保持された前記初期化電圧Ｖｒｃ２３の電圧値から、第１〜第（ｎ−１）の比較器列における比較結果を元にそれぞれ決定される電圧値に遷移させた第２〜第ｎの参照電圧と、前記標本化期間に標本化されたアナログ入力電圧とを比較するようにする。
【００６５】
　例えば、多段構成の直並列型Ａ／Ｄ変換器の一例として、図５に示すように、直並列型Ａ／Ｄ変換器をｎ=３の３段構成にし、２ビットの第１の２進コード（以下、上位コードと呼ぶ。）、１ビットの第２の２進コード（以下、中位コードと呼ぶ。）、１ビットの第３の２進コード（以下、下位コードと呼ぶ。）を論理演算することで４ビットのデジタル出力を生成する場合を例に挙げて説明する。
【００６６】
　図５において、３段構成の４ビットの直並列型Ａ／Ｄ変換器は、参照電圧２、３間に接続されている基準抵抗列及びスイッチ列１２０と、２ビットの上位２進コードを決定する上位電圧比較器列１３と、該上位電圧比較器列１３からの上位符号比較結果Ｃ１Ｃ〜Ｃ３Ｃに基づいて、上位符号選択信号Ｐ０Ｃ〜Ｐ３Ｃを出力する上位符号選択回路１４と、該上位符号選択信号に従い２ビットの上位２進コードを出力する上位符号化回路１５と、１ビットの中位２進コードを決定する中位電圧比較器列１６１と、該中位電圧比較器列１６１における中位符号比較結果Ｃ１Ｍに基づいて、中位符号選択信号Ｐ０Ｍ〜Ｐ１Ｍを出力する中位符号選択回路１７１と、該中位符号選択信号に従い１ビットの中位２進コードを出力する中位符号化回路１８１と、１ビットの下位２進コードを決定する下位電圧比較器列１６２と、該下位電圧比較器列１６２における下位符号比較結果Ｃ１Ｆに基づいて、下位符号選択信号Ｐ０Ｆ〜Ｐ１Ｆを出力する下位符号選択回路１７２と、該下位符号選択信号に従い１ビットの下位２進コードを出力する下位符号化回路１８２と、前記２ビットの上位２進コードと前記１ビットの中位２進コードと前記１ビットの下位２進コードとを論理演算して４ビットのデジタル出力を出力する符号合成回路１９と、各種制御信号を生成する制御信号生成回路９と、前記中位電圧比較器列１６１に入力される中位参照電圧Ｖｒ１ｍを所定の電圧値に初期化する中位参照電圧初期化回路８１と、前記下位電圧比較器列１６２に入力される下位参照電圧Ｖｒ１ｆを所定の電圧値に初期化する下位参照電圧初期化回路８２と、該中位参照電圧初期化回路８１、及び下位参照電圧初期化回路８２に入力する初期化電圧Ｖｒｃ２３とからなり、前記基準抵抗列及びスイッチ列１２０内部には、前記参照電圧２，３間の電位を等電位に１６分割する抵抗値の等しい抵抗Ｒ０１〜Ｒ０４，Ｒ１１〜Ｒ１４，Ｒ２１〜Ｒ２４，Ｒ３１〜Ｒ３４である基準抵抗４と、その等電位に１６分割したそれぞれの位置に、中位参照電圧を選択する前記上位符号選択信号により制御される、スイッチＳ０１〜Ｓ０３，Ｓ１１〜Ｓ１３，Ｓ２１〜Ｓ２３，Ｓ３１〜Ｓ３３である中位参照電圧選択スイッチ５１と、下位参照電圧を選択する前記中位符号選択信号により制御される、スイッチＳ１０１，Ｓ１０２である下位参照電圧選択スイッチ５２と、が設けられている。
【００６７】
　そして、その動作としては、標本化期間においてアナログ入力電圧Ｖｉｎが保持されると共に、前記制御信号生成回路９からの下位参照電圧初期化信号ｓ９の制御の下、中位参照電圧初期化回路８１、及び下位参照電圧初期化回路８２は、前記基準抵抗列及びスイッチ列１２０からの各中位参照電圧Ｖｒ１ｍ、及び下位参照電圧Ｖｒ１ｆを所定の初期化電圧Ｖｒｃ２３の電圧値に初期化し、中位参照電圧初期化回路の出力ＶＲ１Ｍ、及び下位参照電圧初期化回路の出力ＶＲ１Ｆとして出力する。そして、前記上位電圧比較器列１３の各電圧比較器６は、前記標本化期間において保持したアナログ入力電圧値Ｖｉｎと、上位参照電圧値Ｖｒ１ｃ，Ｖｒ２ｃ，Ｖｒ３ｃとを比較し、その比較結果である上位電圧比較結果Ｃ１Ｃ，Ｃ２Ｃ，Ｃ３Ｃを出力する。そしてこの後、前記上位電圧比較結果Ｃ１Ｃ，Ｃ２Ｃ，Ｃ３Ｃは、上位符号選択回路１４に入力されて、上位符号選択信号Ｐ０Ｃ，Ｐ１Ｃ，Ｐ２Ｃ，Ｐ３Ｃに変換され、該上位符号選択信号Ｐ０Ｃ，Ｐ１Ｃ，Ｐ２Ｃ，Ｐ３Ｃに従い、上位符号化回路１５は２ビットの上位２進コードを出力する。
【００６８】
　そして、前記上位符号選択回路１４から出力された上位符号選択信号Ｐ０Ｃ〜Ｐ３Ｃに基づいて、前記基準抵抗列及びスイッチ列１２０内の各中位参照電圧選択スイッチ５１のオン状態、オフ状態が決定されて、中位参照電圧値Ｖｒ１ｍが切り替えられる。そして、前記中位電圧比較器列１６１の各電圧比較器６は、前記基準抵抗列及びスイッチ列１２０から出力される中位参照電圧Ｖｒ１ｍの電圧値である前記中位参照電圧初期化回路８１からの出力ＶＲ１Ｍと、前記標本化期間に保持したアナログ入力電圧値Ｖｉｎとを比較し、その比較結果である中位電圧比較結果Ｃ１Ｍは中位符号選択回路１７１に入力されて、中位符号選択信号Ｐ０Ｍ，Ｐ１Ｍに変換され、中位符号化回路１８１は、該中位符号選択信号Ｐ０Ｍ，Ｐ１Ｍに従い、１ビットの中位２進コードを出力する。さらに、前記中位符号選択回路１７１から出力された中位符号選択信号Ｐ０Ｍ〜Ｐ１Ｍに基づいて、前記基準抵抗列及びスイッチ列１２０内の各下位参照電圧選択スイッチ５２のオン状態、オフ状態が決定されて、下位参照電圧値Ｖｒ１ｆが切り替えられる。そして、前記下位電圧比較器列１６２の各電圧比較器６は、前記基準抵抗列及びスイッチ列１２０から出力される下位参照電圧Ｖｒ１ｆの電圧値である前記下位参照電圧初期化回路８２からの出力ＶＲ１Ｆと、前記標本化期間に保持したアナログ入力電圧値Ｖｉｎとを比較し、その比較結果である下位電圧比較結果Ｃ１Ｆは下位符号選択回路１７２に入力されて、下位符号選択信号Ｐ０Ｆ，Ｐ１Ｆに変換され、下位符号化回路１８２は、該下位符号選択信号Ｐ０Ｆ，Ｐ１Ｆに従い、１ビットの下位２進コードを出力するものである。
【００６９】
　さらに、本実施の形態１においては、下位参照電圧初期化回路８を構成する各スイッチが、その入力される下位参照電圧初期化信号ｓ９の論理レベルがハイレベル状態でオン状態に、ローレベル状態でオフ状態になるものとして説明したが、これらスイッチのオン、オフ制御の論理レベルは任意である。また、本実施の形態１においては、下位参照電圧初期化回路８が、図２に示すように、反転回路及びスイッチで構成される場合を示したが、他の論理回路によって構成することも可能であるし、また、制御信号生成回路９についても、図３に示すように、反転回路、遅延回路、及び論理積回路で構成される場合を示したが、他の論理回路によって構成することも可能である。
【００７０】
　（実施の形態２）
　以下、図６〜図８を用いて、本実施の形態２にかかる直並列型Ａ／Ｄ変換器について説明する。
　前記実施の形態１においては、直並列型Ａ／Ｄ変換器に下位参照電圧を初期化する初期化電圧Ｖｒｃ２３を設け、該初期化電圧Ｖｒｃ２３の電圧値により、下位参照電圧初期化回路８において下位参照電圧を初期化する場合について説明したが、本実施の形態２においては、基準抵抗列及びスイッチ列１２からの出力を下位参照電圧初期化回路８に接続する構成とし、該基準抵抗列及びスイッチ列１２からの出力で、標本化期間開始から下位比較期間開始までの任意の期間に、下位参照電圧初期化回路８において前記下位参照電圧Ｖｒ１ｆ，Ｖｒ２ｆ，Ｖｒ３ｆを初期化するようにしたものである。
【００７１】
　まず、図６を用いて、本実施の形態２にかかる４ビットの直並列型Ａ／Ｄ変換器の構成について説明する。
　本実施の形態２に係る直並列型Ａ／Ｄ変換器では、前記実施の形態１で述べた、図１に示す下位参照電圧初期化回路８の入力端子に接続されている初期化電圧Ｖｒｃ２３のかわりに、基準抵抗列及びスイッチ列１２の参照電圧２〜３間の電位差を等電位に２分割した位置である分割点ｄ２が、前記下位参照電圧初期化回路８の入力端子に接続され、前記制御信号生成回路９ａからの下位参照電圧初期化信号ｓ９の制御の下、下位参照電圧Ｖｒ１ｆ，Ｖｒ２ｆ，Ｖｒ３ｆを、該分割点ｄ２の電圧値Ｖｒ２ｃに初期化するものとしている。
【００７２】
　なお、前記下位参照電圧初期化回路８の詳細な構成は、前記実施の形態１において図２を用いて説明した構成と同様であるが、下位参照電圧初期化スイッチ１０Ｓ１〜１０Ｓ３の一方の端子が、前記基準抵抗列及びスイッチ列１２の分割点ｄ２に共通して接続されている。
【００７３】
　そして、本実施の形態２においては、前記下位参照電圧初期化スイッチ１０Ｓ１〜１０Ｓ３の一方の端子が、前記基準抵抗列及びスイッチ列１２の分割点ｄ２に接続される場合を一例として説明するが、前記実施の形態１において述べたように、前記下位参照電圧Ｖｒ１ｆ，Ｖｒ２ｆ，Ｖｒ３ｆを初期化する所定の電圧値は、参照電圧２と参照電圧３の間の電圧値であればよいため、前記下位参照電圧初期化スイッチ１０Ｓ１〜１０Ｓ３の一方の端子が、前記基準抵抗列及びスイッチ列１２のいずれの分割点ｄ１〜ｄ３に接続されるものであってもよい。ただし、前記実施の形態１においてすでに説明したように、前記下位参照電圧Ｖｒ１ｆ，Ｖｒ２ｆ，Ｖｒ３ｆを初期化する所定の電圧値としては、前記参照電圧２，３の中間の電圧値であることが望ましいため、図６の構成においては、参照電圧２，３の電位差を２分割した位置である前記基準抵抗列及びスイッチ列１２の分割点ｄ２を下位参照電圧初期化回路８の入力端子に接続させるのがよりよく、また分割点ｄ３を接続させる構成であってもよい。
【００７４】
　そして、制御信号生成回路９ａは、前記実施の形態１と同様、クロック端子２２から入力されるクロックｓ２２を元に、当該直並列型Ａ／Ｄ変換器の動作タイミングを制御する、標本化信号、上位比較信号、下位参照電圧決定信号、下位比較信号、及び下位参照電圧初期化信号ｓ９の各種制御信号を生成するものである。
【００７５】
　なお、前記下位参照電圧初期化信号ｓ９が示す初期化期間は、前記実施の形態１で述べたように、本直並列型Ａ／Ｄ変換器においてアナログ入力電圧Ｖｉｎが上位電圧比較器列１３及び下位電圧比較器列１６の各比較器６に標本化開始から、下位電圧比較器列１６において下位電圧比較動作が開始されるまでの期間の任意の期間であればよいが、本実施の形態２では、前記初期化期間が、前記上位電圧比較器列１３の各電圧比較器６において前記アナログ入力電圧値Ｖｉｎと上位参照電圧Ｖｒ１ｃ，Ｖｒ２ｃ，Ｖｒ３ｃとを比較する上位比較期間である場合を例に挙げて説明する。
【００７６】
　そして、前述のように初期化期間が前記上位比較期間である場合の前記制御信号生成回路９ａの構成について詳述すると、例えば、図７に示すように、前記制御信号生成回路９ａは、第１，第２の反転回路２６ａ，２６ｂと、遅延回路２５と、論理積回路２７ａ〜２７ｄとからなる構成で実現され、クロック端子２２からのクロックｓ２２が第１の反転回路２６ａに入力され、該第１の反転回路２６ａは前記クロックｓ２２の反転信号を出力し、遅延回路２５は前記クロックｓ２２の反転信号を受けて、該クロックｓ２２の反転信号を遅延させて出力し、第２の反転回路２６ｂは前記遅延回路２５から出力される信号の反転信号を出力する。そして、論理積回路２７ａ〜２７ｄは、前記クロック端子２２からのクロックｓ２２、前記第１の反転回路２６ａからの出力信号、前記遅延回路２５からの出力信号、前記第２の反転回路２６ｂの出力信号を受信して合成し、標本化信号、下位参照電圧初期化信号ｓ９、上位比較信号、下位参照電圧決定信号、及び下位比較信号として出力する。なお、本実施の形態２においては、初期化期間と上位比較期間とが同じ期間であるため、前記上位比較信号と、前記下位参照電圧初期化信号ｓ９とは、同じ信号となる。
【００７７】
　その他の構成は、前記実施の形態１で述べた図１に示す直並列型Ａ／Ｄ変換器と同様であるため、ここでは説明を省略する。
【００７８】
　次に、図８を用いて、本実施の形態２に係る４ビットの直並列型Ａ／Ｄ変換器の動作について説明する。図８は、本実施の形態２に係る直並列型Ａ／Ｄ変換器の動作を表すタイミング図であり、(a)はクロック入力、(b)は上位電圧比較器列の状態、(c)は下位電圧比較器列の状態、(d)は標本化信号、(e)は上位比較信号、(f)は下位参照電圧決定信号、(g)は下位比較信号、(h)は下位参照電圧初期化信号、(i)は下位参照電圧の状態、(j)はアナログ入力電圧、(k)は下位参照電圧初期化回路からの出力、(l)は下位電圧比較器列の出力を、それぞれ示している。
【００７９】
　まず、標本化期間（ｔ１−ｔ２期間）に、上位電圧比較器列１３と、下位電圧比較器列１６とが、アナログ入力端子１に同時に接続され、前記制御信号生成回路９からの標本化信号（図８(d)参照）の立ち下がり時刻に、該上位電圧比較器列１３及び下位電圧比較器列１６の各電圧比較器６は、アナログ入力端子１から入力されるアナログ入力信号ｓ１の等しいアナログ入力電圧Ｖｉｎを保持する。
【００８０】
　次に、上位比較期間（ｔ２−ｔ３期間）で、前記上位電圧比較器列１３の各電圧比較器６は、前記標本化期間において保持したアナログ入力電圧Ｖｉｎと、上位参照電圧Ｖｒ１ｃ，Ｖｒ２ｃ，Ｖｒ３ｃの電圧値を比較し、前記制御信号生成回路９からの上位比較信号（図８(e)参照）の立ち下がり時刻に、その比較結果である上位電圧比較結果Ｃ１Ｃ，Ｃ２Ｃ，Ｃ３Ｃを出力する。
【００８１】
　そして、この上位比較期間は同時に、初期化期間でもあるため（図８(i)参照）、前記制御信号生成回路９ａからの下位参照電圧初期化信号ｓ９（図８(h)参照）の立ち下がり時刻に、下位参照電圧初期化回路８は、前記基準抵抗列及びスイッチ列１２からの各下位参照電圧Ｖｒ１ｆ，Ｖｒ２ｆ，Ｖｒ３ｆを、該基準抵抗列及びスイッチ列１２の分割点ｄ２の電圧値Ｖｒ２ｃに初期化し、下位参照電圧初期化回路の出力ＶＲ１Ｆ，ＶＲ２Ｆ，ＶＲ３Ｆとして出力する（図８(k)参照）。具体的には、前記制御信号生成回路９ａからの下位参照電圧初期化信号ｓ９の立ち上がり時刻に、前記下位参照電圧初期化回路８の下位参照電圧初期化スイッチ１０Ｓ１〜１０Ｓ２がオン状態、下位参照電圧入力スイッチ２０Ｓ１〜２０Ｓ２がオフ状態となり、該下位参照電圧初期化回路８の出力ＶＲ１Ｆ，ＶＲ２Ｆ，ＶＲ３Ｆとして、前記基準抵抗列及びスイッチ列１２からの各下位参照電圧Ｖｒ１ｆ，Ｖｒ２ｆ，Ｖｒ３ｆではなく、該基準抵抗列及びスイッチ列１２の分割点ｄ２の電圧値Ｖｒ２ｃが出力される。そしてこの後、前記上位電圧比較結果Ｃ１Ｃ，Ｃ２Ｃ，Ｃ３Ｃは、上位符号選択回路１４に入力されて、上位符号選択信号Ｐ０Ｃ，Ｐ１Ｃ，Ｐ２Ｃ，Ｐ３Ｃに変換され、該上位符号選択信号Ｐ０Ｃ，Ｐ１Ｃ，Ｐ２Ｃ，Ｐ３Ｃに従い、上位符号化回路１５は２ビットの上位２進コードを出力する。
【００８２】
　次に、下位参照電圧決定期間（ｔ３−ｔ４期間）において、前記制御信号生成回路９ａからの下位参照電圧決定信号（図４(f)参照）の立ち上がり時刻に、前記上位符号選択回路１４から出力された上位符号選択信号Ｐ０Ｃ，Ｐ１Ｃ，Ｐ２Ｃ，Ｐ３Ｃに基づいて、前記基準抵抗列及びスイッチ列１２内の各下位参照電圧選択スイッチ５のオン状態、オフ状態が選択されて、下位参照電圧値Ｖｒ１ｆ，Ｖｒ２ｆ，Ｖｒ３ｆが切り替えられる。具体的に述べると、例えば、アナログ入力電圧値Ｖｉｎが上位参照電圧のＶｒ２ｃとＶｒ３ｃとの間の電圧値である時（Ｖｒ２ｃ＞Ｖｉｎ＞Ｖｒ３ｃ）、前記上位電圧比較器列１３より出力される上位電圧比較結果Ｃ１Ｃ、Ｃ２Ｃ、Ｃ３Ｃは“０１０”となり、前記上位符号選択回路１４より出力される上位符号選択信号Ｐ０Ｃ，Ｐ１Ｃ，Ｐ２Ｃ，Ｐ３Ｃは“００１０”となる。そして、この上位符号選択信号Ｐ０Ｃ，Ｐ１Ｃ，Ｐ２Ｃ，Ｐ３Ｃ“００１０”を受信した基準抵抗列及びスイッチ列１２では、前記下位参照電圧選択スイッチ５のスイッチＳ２１〜２３をオン状態に、スイッチＳ０１〜０３、Ｓ１１〜１３、Ｓ３１〜３３をオフ状態にする。その結果、下位参照電圧Ｖｒ１ｆ、Ｖｒ２ｆ、Ｖｒ３ｆとして、Ｖｒ２ｃ〜Ｖｒ３ｃ間の電圧を基準抵抗Ｒ２１〜Ｒ２４により等電位に４分割した各々の電圧値が入力される。
【００８３】
　そして下位参照電圧決定期間において、下位参照電圧初期化回路８においては、下位参照電圧初期化信号ｓ９（図８(h)参照）はその論理レベルがローレベル状態であるため、下位参照電圧入力スイッチ２０Ｓ１〜２０Ｓ３がオン状態、下位参照電圧初期化スイッチ１０Ｓ１〜１０Ｓ２がオフ状態となっており、これにより、下位参照電圧初期化回路８からの出力ＶＲ１Ｆ，ＶＲ２Ｆ，ＶＲ３Ｆとして、前記基準抵抗列及びスイッチ列１２の分割点ｄ２の電圧値Ｖｒ２ｃではなく、前記基準抵抗列及びスイッチ列１２において、前述したように上位符号選択信号Ｐ０Ｃ，Ｐ１Ｃ，Ｐ２Ｃ，Ｐ３Ｃを元に選択された下位参照電圧Ｖｒ１ｆ，Ｖｒ２ｆ，Ｖｒ３ｆが出力される。この結果、下位参照電圧決定期間において、下位参照電圧Ｖｒ１ｆ，Ｖｒ２ｆ，Ｖｒ３ｆは、基準抵抗列及びスイッチ列１２の分割点ｄ２の電圧値Ｖｒ２ｃから、前記上位符号選択信号Ｐ０Ｃ，Ｐ１Ｃ，Ｐ２Ｃ，Ｐ３Ｃにより選択された電圧値に遷移されることとなり、その変化量は小さい。
【００８４】
　そして、次の下位比較期間（ｔ４−ｔ５期間）における動作は、前記実施の形態１と同様であり、前記下位電圧比較器列１６の各電圧比較器６は、前記基準抵抗列及びスイッチ列１２から出力される下位参照電圧Ｖｒ１ｆ、Ｖｒ２ｆ、Ｖｒ３ｆの電圧値である前記下位参照電圧初期化回路８からの出力ＶＲ１Ｆ、ＶＲ２Ｆ、ＶＲ３Ｆと、前記標本化期間に保持したアナログ入力電圧Ｖｉｎの電圧値を比較し、前記制御信号生成回路９ａからの下位比較信号の立ち下がり時刻に、その比較結果である下位電圧比較結果Ｃ０Ｆ、Ｃ１Ｆ、Ｃ２Ｆを出力する。そしてこの後、前記下位電圧比較結果Ｃ０Ｆ、Ｃ１Ｆ、Ｃ２Ｆは下位符号選択回路１７に入力されて、下位符号選択信号Ｐ０Ｆ、Ｐ１Ｆ、Ｐ２Ｆ、Ｐ３Ｆに変換され、該下位符号選択信号Ｐ０Ｆ，Ｐ１Ｆ，Ｐ２Ｆ，Ｐ３Ｆに従い、下位符号化回路１８は２ビットの下位２進コードを出力する。
【００８５】
　さらにこの後、符号合成回路１９において、前記上位符号化回路１５より出力された２ビットの前記上位２進コードと、前記下位符号化回路１８より出力された２ビットの前記下位２進コードとを論理演算して、４ビットのデジタル出力をデジタル出力端子１１より出力する。
【００８６】
　以上のように、本実施の形態２にかかる直並列型Ａ／Ｄ変換器によれば、基準抵抗列及びスイッチ列１２からの下位参照電圧Ｖｒ１ｆ，Ｖｒ２ｆ，Ｖｒ３ｆを、任意の期間、所定の初期化電圧を出力して初期化する下位参照初期化回路８に、前記基準抵抗列及びスイッチ列１２の分割点ｄ２を接続し、制御信号生成回路９において生成された下位参照電圧初期化信号ｓ９の制御の下、ここでは前記上位比較期間に、前記下位参照初期化回路８の出力として、分割点ｄ２の電圧値Ｖｒ２ｃを出力し、それ以外の期間は、前記基準抵抗列及びスイッチ列１２からの下位参照電圧Ｖｒ１ｆ，Ｖｒ２ｆ，Ｖｒ３ｆを出力するようにしたので、当該直並列型Ａ／Ｄ変換器内に初期化電圧Ｖｒｃ２３を設ける必要がなくなるため、前記実施の形態１の効果に加え、当該直並列型Ａ／Ｄ変換器の構成を簡単にすることができる。
【００８７】
　また、本実施の形態２によれば、下位参照電圧Ｖｒ１ｆ，Ｖｒ２ｆ，Ｖｒ３ｆの初期化を標本化期間ではなく、上位比較期間に行うようにしたので、上位電圧比較器列１３及び下位電圧比較器列１６の各電圧比較器６に、前記アナログ入力電圧Ｖｉｎを保持する際に、前記下位参照電圧の電圧値が変動しないため（図８(h)参照）、該下位参照電圧の変動によるノイズの影響を受けることなく、安定した標本化動作を行うことができるという効果もある。
【００８８】
　なお、本実施の形態２においては、上位２ビット、下位２ビットを論理演算する４ビットの直並列型Ａ／Ｄ変換器の構成について述べたが、当該直並列型Ａ／Ｄ変換器において生成するデジタル出力のビット数は任意の設定が可能であり、また、その上位のビット数、及び下位のビット数についても、任意の設定が可能である。
【００８９】
　さらに、本実施の形態２においては、直並列型Ａ／Ｄ変換器を２段構成とし、４ビットのデジタル出力を、上位２ビット、下位２ビットを論理演算することで生成したが、２段である必要はなく、前記実施の形態１において述べたように、ｎ（ｎ≧２の整数）段構成にすることも可能である。そしてこのようにｎ段構成にした場合、直並列型Ａ／Ｄ変換器は、比較器列、符号選択回路、及び符号化回路が、それぞれｎ個必要となり、第２〜第ｎの比較器列のぞれぞれにおいては、前記第１〜第（ｎ−１）の比較器列における比較期間に、基準抵抗列及びスイッチ列１２の分割点ｄ２の電圧値Ｖｒ２ｃを入力して保持し、該保持された初期化電圧の電圧値から、第１〜第（ｎ−１）の比較器列における比較結果を元にそれぞれ決定される電圧値に遷移させた第２〜第ｎの参照電圧と、前記標本化期間に標本化されたアナログ入力電圧とを比較するようにする。
【００９０】
　また、本実施の形態２においては、下位参照電圧初期化回路８を構成する各スイッチが、その入力される下位参照電圧初期化信号ｓ９の論理レベルがハイレベル状態でオン状態に、ローレベル状態でオフ状態になるものとして説明したが、これらスイッチのオン、オフ制御の論理レベルは任意である。
【００９１】
　また、本実施の形態２においては、制御信号生成回路９ａが、図７に示すように、反転回路、遅延回路、及び論理積回路で構成される場合を示したが、他の論理回路によって構成することも可能である。
【００９２】
　さらに、本実施の形態２においては、上位比較期間に前記下位参照電圧Ｖｒ１ｆ，Ｖｒ２ｆ，Ｖｒ３ｆを、前記基準抵抗列及びスイッチ列１２の分割点ｄ２の電圧値Ｖｒ２ｃに初期化する場合について説明したが、本実施の形態２にかかる直並列型Ａ／Ｄ変換器の制御信号生成回路を、前記実施の形態１で示した制御信号生成回路９の構成を有するようにし、前記実施の形態１で図４を用いて説明したように標本化期間に初期化するようにしてもよいし、逆に、前記実施の形態１にかかる直並列型Ａ／Ｄ変換器の制御信号生成回路を、本実施の形態２で示した制御信号生成回路９ａの構成を有するようにし、本実施の形態２で図８を用いて説明したように上位比較期間に前記下位参照電圧Ｖｒ１ｆ，Ｖｒ２ｆ，Ｖｒ３ｆを、初期化電圧Ｖｒｃ２３の電圧値に初期化するようにしてもよい。
【００９３】
　（実施の形態３）
　以下、図９〜図１１を用いて、本実施の形態３にかかる直並列型Ａ／Ｄ変換器について説明する。
　前記実施の形態においては、前記基準抵抗列及びスイッチ列１２から出力される下位参照電圧を初期化する下位参照電圧初期化回路を設けて初期化するようにしたが、本実施の形態３においては、任意の期間、前記基準抵抗列及びスイッチ列１２の各下位参照電圧選択スイッチ５のオン、オフ状態を所定の状態に固定する初期化電圧選択信号を出力することで、前記下位参照電圧を所定の電圧値に初期化するものである。
【００９４】
　まず、図９を用いて、本実施の形態３にかかる４ビットの直並列型Ａ／Ｄ変換器の構成について説明する。
　本実施の形態３に係る直並列型Ａ／Ｄ変換器では、前記実施の形態で述べた下位参照電圧初期化回路８を設けず、前記上位符号選択回路１４の代わりに、上位電圧比較器列１３からの上位符号比較結果Ｃ１Ｃ〜Ｃ３Ｃに基づいて上位符号選択信号Ｐ０Ｃ〜Ｐ３Ｃを出力すると同時に、前記制御信号生成回路９からの下位参照電圧初期化信号ｓ９に基づいて、該下位参照電圧初期化信号ｓ９が論理レベルのハイレベル状態にある期間は、前記基準抵抗列及びスイッチ列１２の各下位参照電圧選択スイッチ５のオン、オフ状態を所定の状態にする値であり、それ以外の期間、つまり前記下位参照電圧初期化信号ｓ９が論理レベルのロー状態にある期間は、上位符号比較結果Ｃ１Ｃ〜Ｃ３Ｃに基づいた上位符号選択信号Ｐ０Ｃ〜Ｐ３Ｃと同値である初期化電圧選択信号ｓ１０〜ｓ１３を出力する上位符号選択回路７を備え、基準抵抗列及びスイッチ列１２の各下位参照電圧選択スイッチ５のオン，オフ状態を、任意の期間所定の状態にすることで、前記下位参照電圧の電圧値を初期化する。
【００９５】
　以下図１０を用いて、前記上位符号選択回路７の構成について詳述すると、前記上位符号選択回路７は、例えば、図１０に示されるように、反転回路、排他的論理和回路、論理和回路、論理積回路とからなる構成で実現され、前記排他的論理和回路の入力端は、上位電圧比較器列１３からの上位符号比較結果Ｃ１Ｃ〜Ｃ３Ｃに接続され、前記論理和回路及び論理積回路の一方の端子は、該各排他的論理和回路の出力端子に接続され、その他方の端子は、制御信号生成回路９からの下位参照電圧初期化信号ｓ９に、あるいは反転回路を介した前記下位参照電圧初期化信号ｓ９に接続されている。
【００９６】
　そして、このような構成を有する上位符号選択回路７においては、初期化期間、つまり前記下位参照電圧初期化信号ｓ９が論理レベルのハイレベル状態の際には、前記上位符号選択信号Ｐ０Ｃ〜Ｐ３Ｃを上位符号化回路１５に出力すると共に、前記下位参照電圧選択スイッチ５のオン、オフを所定の状態とする特定の初期化電圧選択信号ｓ１０〜ｓ１３が基準抵抗列及びスイッチ列１２に出力される。なおここでは、例えば、その所定の状態が、前記初期化電圧選択信号ｓ１２がハイレベルで、ｓ１０，ｓ１１，ｓ１３がローレベルであるものとすると、これにより、初期化期間は、前記基準抵抗列及びスイッチ列１２の各下位参照電圧選択スイッチ５のスイッチＳ２１〜Ｓ２３がオン状態に、スイッチＳ０１〜Ｓ０３，Ｓ１１〜Ｓ１３，Ｓ３１〜ｓ３３がオフ状態に固定されて、Ｖｒ２ｃ〜Ｖｒ３ｃ間の電圧を基準抵抗Ｒ２１〜Ｒ２４により等電位に４分割したそれぞれの電圧値である下位参照電圧Ｖｒ１ｆ，Ｖｒ２ｆ，Ｖｒ３ｆがが出力され、一方、前記初期化期間以外、つまり前記下位参照電圧初期化信号ｓ９が論理レベルのローレベル状態の際には、上位符号選択信号Ｐ０Ｃ〜Ｐ３Ｃと等しい値を、前記基準抵抗列及びスイッチ列１２及び上位符号化回路１５に出力し、これにより、記基準抵抗列及びスイッチ列１２の各下位参照電圧選択スイッチ５のオン、オフ状態が上位符号選択信号Ｐ０Ｃ〜Ｐ３Ｃに基づいて選択され、該上位符号選択信号に基づいた下位参照電圧Ｖｒ１ｆ，Ｖｒ２ｆ，Ｖｒ３ｆが出力される。
【００９７】
　また、前記制御信号生成回路９は、前述した実施の形態において説明したのと同様、クロック端子２２から入力されるクロックｓ２２を元に、当該直並列型Ａ／Ｄ変換器の動作タイミングを制御する、標本化信号、上位比較信号、下位参照電圧決定信号、下位比較信号、及び下位参照電圧として所定の電圧を出力して初期化する期間を示す下位参照電圧初期化信号ｓ９を生成するものであり、この下位参照電圧初期化信号ｓ９が示す初期化期間は、前記実施の形態において説明したように、本直並列型Ａ／Ｄ変換器においてアナログ入力電圧Ｖｉｎが上位電圧比較器列１３及び下位電圧比較器列１６の各比較器６に標本化開始から、下位電圧比較器列１６において下位電圧比較動作が開始されるまでの期間の任意の期間であればよい。なお、本実施の形態３においては、前記制御信号生成回路９が、前記実施の形態１において説明した図３の構成を有するものとし、前記上位電圧比較器列１３及び下位電圧比較器列１６の各電圧比較器６においてアナログ入力電圧Ｖｉｎを保持する標本化期間に、前記下位参照電圧Ｖｒ１ｆ，Ｖｒ２ｆ，Ｖｒ３ｆを初期化するものとして説明する。
【００９８】
　次に、図１１を用いて、本発明の実施の形態３に係る４ビットの直並列型Ａ／Ｄ変換器の動作について説明する。図１１は、本実施の形態３に係る直並列型Ａ／Ｄ変換器の動作を表すタイミング図であり、(a)はクロック入力、(b)は上位電圧比較器列の状態、(c)は下位電圧比較器列の状態、(d)は標本化信号、(e)は上位比較信号、(f)は下位参照電圧決定信号、(g)は下位比較信号、(h)は下位参照電圧初期化信号、(i)は下位参照電圧の状態、(j)はアナログ入力電圧、(k)は下位参照電圧、(l)は下位電圧比較器列の出力を、それぞれ示している。
【００９９】
　まず、標本化期間（ｔ１−ｔ２期間）に、上位電圧比較器列１３と、下位電圧比較器列１６とが、アナログ入力端子１に同時に接続され、前記制御信号生成回路９からの標本化信号（図１１(d)参照）の立ち下り時刻に、該上位電圧比較器列１３及び下位電圧比較器列１６の各電圧比較器６は、アナログ入力端子１から入力されるアナログ入力信号ｓ１の等しいアナログ入力電圧Ｖｉｎの電圧値を保持する。
【０１００】
　そして、この標本化期間は同時に、下位参照電圧の初期化期間でもあるため（図１１(i)参照）、前記制御信号生成回路９からの下位参照電圧初期化信号ｓ９（図１１(h)参照）の立ち下がり時刻に、前記上位符号化回路７は、予め決められた初期化電圧選択信号ｓ１０〜ｓ１３を前記基準抵抗列及びスイッチ列１２に出力する。例えば、前述したように、初期化期間に、初期化電圧選択信号ｓ１２の論理レベルがハイレベル状態、初期化電圧選択信号ｓ１０，ｓ１１，ｓ１３の論理レベルがローレベル状態に固定されるとすると、これにより、基準抵抗列及びスイッチ列１２の下位参照電圧選択スイッチ５のスイッチＳ２１〜２３はオン状態に、スイッチＳ０１〜０３、Ｓ１１〜１３、Ｓ３１〜３３はオフ状態に固定され、前記基準抵抗列及びスイッチ列１２からの各下位参照電圧Ｖｒ１ｆ，Ｖｒ２ｆ，Ｖｒ３ｆが出力される（図１１(k)参照）。
【０１０１】
　次に、上位比較期間（ｔ２−ｔ３期間）で、前記上位電圧比較器列１３の各電圧比較器６は、前記標本化期間において保持したアナログ入力電圧値Ｖｉｎと、上位参照電圧値Ｖｒ１ｃ，Ｖｒ２ｃ，Ｖｒ３ｃとを比較し、前記制御信号生成回路９からの上位比較信号（図１１(e)参照）の立ち下がり時刻に、その比較結果である上位電圧比較結果Ｃ１Ｃ，Ｃ２Ｃ，Ｃ３Ｃを出力する。なお、この期間、前記標本化期間において初期化された下位参照電圧は、前記下位電圧比較器列１６の各電圧比較器６に保持されている（図１１(h)参照）。そしてこの後、前記上位電圧比較結果Ｃ１Ｃ，Ｃ２Ｃ，Ｃ３Ｃは、上位符号選択回路７に入力されて、上位符号選択信号Ｐ０Ｃ，Ｐ１Ｃ，Ｐ２Ｃ，Ｐ３Ｃに変換され、該上位符号選択信号Ｐ０Ｃ，Ｐ１Ｃ，Ｐ２Ｃ，Ｐ３Ｃに従い、上位符号化回路１５は２ビットの上位２進コードを出力する。
【０１０２】
　なお、この上位比較期間の間、前記初期化期間（標本化期間）に、前記下位電圧比較器列１６の各電圧比較器６に入力された所定の電圧値は保持されている（図１１(i)(k)参照）。
【０１０３】
　そして、下位参照電圧決定期間（ｔ３−ｔ４期間）においては、前記制御信号生成回路９からの下位参照電圧初期化信号ｓ９が論理レベルのローレベル状態になり、それに伴い前記初期化電圧選択信号ｓ１０〜ｓ１３の値は、所定の状態から、上位符号比較結果Ｃ１Ｃ〜Ｃ３Ｃに基づいた上位符号選択信号Ｐ０Ｃ〜Ｐ３Ｃと同値となり、その結果、その下位参照電圧決定信号ｓ９の立ち上がり時刻に、前記基準抵抗列及びスイッチ列１２内の各下位参照電圧選択スイッチ５のスイッチＳ２１〜Ｓ２３がオン状態、スイッチＳ０１〜０３，Ｓ１１〜１３，Ｓ３１〜３３がオフ状態にあった状態から、前記上位符号選択回路７から出力される上位符号選択信号Ｐ０Ｃ〜Ｐ３Ｃと同値である初期化電圧選択信号ｓ１０〜ｓ１３に基づいて、前記基準抵抗列及びスイッチ列１２内の各下位参照電圧選択スイッチ５のオン、オフ状態が決定されて、下位参照電圧値Ｖｒ１ｆ，Ｖｒ２ｆ，Ｖｒ３ｆが切り替えられる。具体的に述べると、例えば、アナログ入力電圧値Ｖｉｎが、上位参照電圧Ｖｒ３ｃと参照電圧３との間の電圧値である時（Ｖｒ３ｃ＞Ｖｉｎ＞Ｖｒｂ）、前記上位電圧比較器列１３より出力される上位電圧比較結果Ｃ１Ｃ，Ｃ２Ｃ，Ｃ３Ｃは“００１”となり、前記上位符号選択回路７より出力される上位符号選択信号Ｐ０Ｃ〜Ｐ３Ｃと同値の初期化電圧選択信号ｓ１０，ｓ１１，ｓ１２，ｓ１３は“０００１”となる。そして、前記上位符号選択信号Ｐ０Ｃ，Ｐ１Ｃ，Ｐ２Ｃ，Ｐ３Ｃ“０００１”を受信した基準抵抗列及びスイッチ列１２の前記下位参照電圧選択スイッチ５は、スイッチＳ３１〜３３がオン状態に、スイッチＳ０１〜０３，Ｓ１１〜Ｓ１３，Ｓ２１〜２３がオフ状態になる。その結果、下位電圧比較列１６の各電圧比較器６には、Ｖｒ３ｃ〜Ｖｒｂ間の電圧を基準抵抗Ｒ３１〜Ｒ３４により等電位に４分割した各々の電圧値である下位参照電圧Ｖｒ１ｆ，Ｖｒ２ｆ，Ｖｒ３ｆが下位電圧比較器列１６の各電圧比較器６に入力される。この結果、下位参照電圧決定期間において、下位参照電圧Ｖｒ１ｆ，Ｖｒ２ｆ，Ｖｒ３ｆは、初期化電圧選択信号ｓ１０〜ｓ１３により選択された所定の電圧値から、前記上位符号選択信号Ｐ０Ｃ，Ｐ１Ｃ，Ｐ２Ｃ，Ｐ３Ｃにより選択された電圧値に遷移されることとなり、その変化量は小さい。
【０１０４】
　次に、下位比較期間（ｔ４−ｔ５期間）において、前記下位電圧比較器列１６の各電圧比較器６は、前記基準抵抗列及びスイッチ列１２から出力される下位参照電圧Ｖｒ１ｆ、Ｖｒ２ｆ、Ｖｒ３ｆの電圧値と、前記標本化期間に保持したアナログ入力電圧値Ｖｉｎとを比較する。そして、前記制御信号生成回路９からの下位比較信号の立ち下がり時刻に、その比較結果である下位電圧比較結果Ｃ０Ｆ、Ｃ１Ｆ、Ｃ２Ｆを出力する。この後、前記下位電圧比較結果Ｃ０Ｆ、Ｃ１Ｆ、Ｃ２Ｆは下位符号選択回路１７に入力されて、下位符号選択信号Ｐ０Ｆ、Ｐ１Ｆ、Ｐ２Ｆ、Ｐ３Ｆに変換され、下位符号化回路１８は、該下位符号選択信号Ｐ０Ｆ，Ｐ１Ｆ，Ｐ２Ｆ，Ｐ３Ｆに従い、２ビットの下位２進コードを出力する。
【０１０５】
　そして、符号合成回路１９は、前記上位符号化回路１５より出力された２ビットの前記上位２進コードと、前記下位符号化回路１８より出力された２ビットの前記下位２進コードを論理演算して、４ビットのデジタル出力をデジタル出力端子１１より出力する。
【０１０６】
　以上のように、本実施の形態３にかかる直並列型Ａ／Ｄ変換器によれば、上位符号選択回路７において、制御信号生成回路９において生成された下位参照電圧初期化信号ｓ９の制御の下、初期化期間の間は、上位符号化回路１５に対し上位符号選択信号Ｐ０Ｃ〜Ｐ３Ｃを出力すると共に、基準抵抗列及びスイッチ列１２に対し、各下位参照電圧選択スイッチ５のオン、オフ状態を所定の状態に固定する初期化電圧選択信号ｓ１０〜ｓ１３を出力し、それ以外の期間は、上位符号化回路１５及び基準抵抗列及びスイッチ列１２に対し、上位符号選択信号Ｐ０Ｃ〜Ｐ３Ｃを出力するようにしたので、前の標本化期間から次の標本化期間の間に、アナログ入力電圧Ｖｉｎが大きく変化し、それに伴い前記下位参照電圧Ｖｒ１ｆ，Ｖｒ２ｆ，Ｖｒ３ｆが大きく変化する場合であっても、上位比較器列１３からの比較結果を元に前記基準抵抗列及びスイッチ列１２で下位参照電圧が選択される前に、該下位参照電圧の電圧値を初期化電圧選択信号ｓ１０〜ｓ１３により所定の電圧値に初期化し、下位参照電圧決定期間に、該所定の電圧値から、次の下位参照電圧の電圧値に遷移させて、該下位参照電圧決定期間に変化させる下位参照電圧の変化量を小さくすることが可能となるため、従来のように下位比較期間であるにもかかわらず、下位参照電圧Ｖｒ１ｆ，Ｖｒ２ｆ，Ｖｒ３ｆが安定しないということがないようにすることができ、前記アナログ入力電圧Ｖｉｎが大きく変化した場合にも、高速、高精度動作が可能な直並列型Ａ／Ｄ変換器を実現することができる。
【０１０７】
　また、本実施の形態３では、下位参照電圧を初期化する下位参照電圧初期化回路を用いずに、下位参照電圧の初期化が可能となるため、直並列型Ａ／Ｄ変換器の構成をより簡単にすることができる。
【０１０８】
　なお、本実施の形態３においては、上位２ビット、下位２ビットを論理演算する４ビットの直並列型Ａ／Ｄ変換器の構成について述べたが、当該直並列型Ａ／Ｄ変換器において生成するデジタル出力のビット数は任意の設定が可能であり、また、その上位のビット数、及び下位のビット数についても、任意の設定が可能である。
【０１０９】
　さらに、本実施の形態３においては、直並列型Ａ／Ｄ変換器を２段構成とし、４ビットのデジタル出力を、上位２ビット、下位２ビットを論理演算することで生成したが、２段である必要はなく、任意の多段構成にすることも可能である。
【０１１０】
　また、本実施の形態３では、上位符号選択回路７が、図１０に示すように、排他的論理和回路、論理和回路、及び論理積回路で構成される場合を示したが、他の論理回路によって構成することも可能である。
【０１１１】
　さらに、本実施の形態３においては、制御信号生成回路９が図３に示される構成を有し、初期化期間が標本化期間である場合を説明したが、制御信号生成回路が図７に示されるような構成を有し、初期化期間が上位比較期間であっても、同様の効果が得られる。また、下位参照電圧初期化信号ｓ９の論理レベルがハイレベル状態で下位参照電圧が初期化されるとしたが、下位参照電圧初期化信号ｓ９の論理レベルは任意である。
【図面の簡単な説明】
【０１１２】
【図１】本発明の実施の形態１に係る４ビットの直並列型Ａ／Ｄ変換器の構成を示す図である。
【図２】本発明の実施の形態１に係る直並列型Ａ／Ｄ変換器の、下位参照電圧初期化回路の構成を示す図である。
【図３】本発明の実施の形態１に係る直並列型Ａ／Ｄ変換器の、制御信号生成回路の構成を示す図である。
【図４】本発明の実施の形態１に係る直並列型Ａ／Ｄ変換器のタイミングチャート図である。
【図５】本発明の実施の形態１に係る４ビットの３段階直並列型Ａ／Ｄ変換器の構成を示す図である。
【図６】本発明の実施の形態２に係る４ビットの直並列型Ａ／Ｄ変換器の構成を示す図である。
【図７】本発明の実施の形態２に係る直並列型Ａ／Ｄ変換器の、制御信号生成回路の構成を示す図である。
【図８】本発明の実施の形態２に係る直並列型Ａ／Ｄ変換器のタイミングチャート図である。
【図９】本発明の実施の形態３に係る４ビットの直並列型Ａ／Ｄ変換器の構成を示す図である。
【図１０】本発明の実施の形態３に係る直並列型Ａ／Ｄ変換器の、上位符号選択回路の構成を示す図である。
【図１１】本発明の実施の形態３に係る直並列型Ａ／Ｄ変換器のタイミングチャート図である。
【図１２】従来の４ビットの直並列型Ａ／Ｄ変換器の構成を示す図である。
【図１３】従来の直並列型Ａ／Ｄ変換器のタイミングチャート図である。
【符号の説明】
【０１１３】
　１　アナログ入力端子
　２　参照電圧
　３　参照電圧
　４　基準抵抗
　５，５２　下位参照電圧選択スイッチ
　６　電圧比較器
　７，１４　上位符号選択回路
　８，８２　下位参照電圧初期化回路
　９，９ａ，２１　制御信号生成回路
　１０　下位参照電圧初期化スイッチ
　１１　デジタル出力端子
　１２，１２０　基準抵抗列及びスイッチ列
　１３　上位電圧比較器列
　１５　上位符号化回路
　１６，１６２　下位電圧比較器列
　１７，７２　下位符号選択回路
　１８，１７２　下位符号化回路
　１９　符号合成回路
　２０　下位参照電圧入力スイッチ
　２２　クロック端子
　２３　初期化電圧
　２４，２５　遅延回路
　５１　中位参照電圧選択スイッチ
　８１　中位参照電圧初期化回路
　１６１　中位電圧比較器列
　１７１　中位符号選択回路
　１８１　中位符号化回路
　Ｖｒ１ｃ，Ｖｒ２ｃ，Ｖｒ３ｃ　上位参照電圧
　Ｃ１Ｃ，Ｃ２Ｃ，Ｃ３Ｃ　上位符号比較結果
　Ｐ０Ｃ，Ｐ１Ｃ，Ｐ２Ｃ，Ｐ３Ｃ　上位符号選択信号
　Ｖｒ１ｆ，ＶＲ２ｆ，Ｖｒ３ｆ　下位参照電圧
　Ｖｒ１ｍ　中位参照電圧
　ＶＲ１Ｆ，ＶＲ２Ｆ，ＶＲ３Ｆ　下位参照電圧初期化回路の出力
　Ｃ０Ｆ，Ｃ１Ｆ，Ｃ２Ｆ　下位符号比較結果
　Ｃ１Ｍ　中位符号比較結果
　Ｐ０Ｆ，Ｐ１Ｆ，Ｐ２Ｆ，Ｐ３Ｆ　下位符号選択信号
　Ｖｉｎ　アナログ入力電圧
　Ｖｒｃ　初期化電圧
　ｓ１　アナログ入力信号
　ｓ９　下位参照電圧初期化信号
　ｓ１０，ｓ１１，ｓ１２，ｓ１３　初期化電圧選択信号
　ｓ２２　クロック
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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