(57)【要約】【課題】高周波回路間の高周波信号のＤＣ成分による相互干渉を抑制しつつ、且つ、全体の回路面積を小さくすることが可能な半導体集積回路を提供することを目的とする。【解決手段】ＶＣＯ回路４７とシンセサイザ４６との間にＶＣＯ回路４７の出力信号を増幅する差動増幅回路１１を設け、差動増幅回路１１の出力信号ＶｉのＤＣバイアス値をシンセサイザ回路４８の分周回路５０におけるインバータ５１のスレッシュホールドレベルに設定する。【選択図】  図２
2004242071.tif 000002
【特許請求の範囲】
【請求項１】
発振制御信号に応じた発振信号を出力する発振回路と、
前記発振回路と同一基板上に設けられ、前記発振信号を差動増幅する差動増幅回路と、
前記発振回路と同一基板上に設けられ、生成回路が生成する基準信号と前記差動増幅回路の出力信号とに基づいて前記発振制御信号を生成するシンセサイザ回路と、
を備え、
前記差動増幅回路の出力信号のＤＣバイアス値は、前記シンセサイザ回路のスレッシュホールドレベル付近に設定されていることを特徴とする半導体集積回路。
【請求項２】
発振制御信号に応じて、非反転信号及び反転信号からなる発振信号を差動出力する発振回路と、
前記発振回路と同一基板上に設けられ、前記非反転信号及び反転信号を差動増幅する差動増幅回路と、
前記発振回路と同一基板上に設けられ、生成回路が生成する基準信号と前記差動増幅回路の出力信号とに基づいて前記発振制御信号を生成するシンセサイザ回路と、
を備えることを特徴とする半導体集積回路。
【請求項３】
請求項１又は２に記載の半導体集積回路であって、
受信信号と前記発振信号とを混合し、前記受信信号の周波数を、所定周波数に変換する周波数変換回路と、
前記周波数変換回路において周波数変換された受信信号から所望な音声信号を取り出す検波回路と、
を備えることを特徴とする半導体集積回路。
【請求項４】
発振制御信号に応じた発振信号を出力する発振回路と、
前記発振回路と同一基板上に設けられ、前記発振信号が入力されるバッファアンプと、
前記発振回路と同一基板上に設けられ、生成回路が生成する基準信号と前記バッファアンプの出力信号とに基づいて前記発振制御信号を生成するシンセサイザ回路と、
を備え、
前記バッファアンプの出力信号のＤＣバイアス値は、前記シンセサイザ回路のスレッシュホールドレベル付近に設定されていることを特徴とする半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電圧制御発振器（ＶＣＯ：Ｖｏｌｔａｇｅ  Ｃｏｎｔｒｏｌｌｅｄ  Ｏｓｃｉｌｌａｔｏｒ）と、ＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路などのシンセサイザ回路とを同一基板上に構成する半導体集積回路に関し、特に、ラジオ受信機を構成する際に利用される上記半導体集積回路に関する。
【０００２】
【従来の技術】
図５（ａ）は、ラジオ受信機を示す図である。
図５（ａ）に示すラジオ受信機４０は、無線信号を受信するアンテナ４１と、受信信号の周波数を所定の周波数に増幅し、信号Ｖｉｎとして出力する高周波増幅部４２と、信号Ｖｉｎの周波数を、信号Ｖｖｃｏに基づいて所望な周波数に変換し、信号Ｖｏｕｔとして出力するミキサ回路４３と、ミキサ回路４３に入力される信号Ｖｖｃｏを生成するシンセサイザ部４４と、ミキサ回路４３から出力される信号Ｖｏｕｔを増幅する中間周波増幅部４５と、増幅された信号Ｖｏｕｔから音声信号などを取り出す検波部４６とを備えて構成される。
【０００３】
上記ラジオ受信機４０は、例えば、スーパーヘテロダイン方式又はダイレクトコンバージョン方式の受信機であって、上記シンセサイザ部４４は、受信信号の周波数を中間周波数又は低周波数に変換するため、所定周波数の信号Ｖｖｃｏを生成する。
【０００４】
図５（ｂ）は、既存のシンセサイザ部４４の一例を示す図である。
上記シンセサイザ部４４は、半導体集積回路基板上に形成され、例えば、図５（ｂ）に示すように、ミキサ回路４３に入力される所定周波数の信号Ｖｖｃｏ（発振信号）を生成するＶＣＯ回路４７（発振回路）と、ＶＣＯ回路４７で生成される信号Ｖｖｃｏの周波数が所望な周波数となるように、ＶＣＯ回路４７の動作を制御する制御信号（発振制御信号）を生成するシンセサイザ回路４８とを備えて構成される。
【０００５】
また、上記シンセサイザ回路４８は、基準信号を生成する基準周波数生成回路４９（生成回路）と、ＶＣＯ回路４７から出力される入力信号の周波数を、与えられるデジタルデータ（周波数対応データ）に基づいて、所定の分周比で分周する分周回路５０と、基準信号の位相及び周波数と分周回路５０から出力される信号の位相及び周波数とを比較し、その位相差に応じた信号を出力する位相比較回路５１と、位相比較回路５１から出力される信号の高周波成分をカットとし、信号Ｖｃを出力するＬＰＦ（Ｌｏｗ  Ｐａｓｓ  Ｆｉｌｔｅｒ）５２とを備えて構成される。
【０００６】
上記シンセサイザ部４４は、基準周波数生成回路４９から出力される基準信号の位相及び周波数と、分周回路５０から出力される信号の位相及び周波数とを位相比較回路５１で位相比較し、その位相差信号をＬＰＦ５２で直流電圧に変換し、その直流電圧を信号ＶｃとしてＶＣＯ回路４７に入力しフィードバック制御する。
【０００７】
これより、基準周波数生成回路４９から出力される基準信号に位相及び周波数がロックされる信号Ｖｖｃｏが得られ、ミキサ回路４３において信号Ｖｖｃｏと信号Ｖｉｎとが混合され、出力信号Ｖｏｕｔが生成される。
このように、上記ラジオ受信機４０は、シンセサイザ部４４を設け、分周回路５０に与えられる周波数対応データを変えることにより、信号Ｖｉｎの周波数を任意な周波数に選択することができる。
【０００８】
しかしながら、ＶＣＯ回路４７とシンセサイザ回路４８とを同一基板上に形成する（１チップ化する）場合で、且つ、ＶＣＯ回路４７からシンセサイザ回路４８へ直接信号を出力する場合、シンセサイザ回路４８のバイアス点がずれ、その結果、シンセサイザ部４４が誤動作を起こしてしまうおそれがある。
【０００９】
そこで、従来では、ＶＣＯ回路４７で発生するＤＣオフセット成分（ＶＣＯ回路４７から出力される信号Ｖｖｃｏの振動中心電圧値（ＤＣバイアス値）とシンセサイザ回路４８のスレッシュホールドレベルとのずれ量）により、シンセサイザ部４４が誤作動を起こさないようにするために、通常、ＶＣＯ回路４７とシンセサイザ回路４８との間にコンデンサを設け、シンセサイザ回路４８を単独のバイアス回路で動作させることが考えられている。
【００１０】
図６は、ＶＣＯ回路４７とシンセサイザ回路４８との間にＤＣ成分カット用のコンデンサ５３が設けられたシンセサイザ部４４を示す図である。
図６に示すように、ＶＣＯ回路４７とシンセサイザ回路４８との間にコンデンサ回路５３を設けることによって、シンセサイザ回路４８を単独で動作させることができる。これより、ＶＣＯ回路４７で発生するＤＣオフセット成分がシンセサイザ回路４８に与える影響を阻止できるので、シンセサイザ回路４８で発生する高周波信号のＤＣ成分がＶＣＯ回路４７に与える影響を抑制でき、その結果、シンセサイザ部４４の誤作動を防止することができる。
【００１１】
このように、一方の高周波回路（例えば、シンセサイザ回路４８）で生じる高周波信号のＤＣ成分が他方の高周波回路（例えば、ＶＣＯ回路４７）に悪影響を与えないように、２つの高周波回路間にコンデンサを設ける構成は知られている（例えば、特許文献１又は特許文献２参照）。
【００１２】
【特許文献１】
特開平６−１６４５０１号  （第４頁  第１図）
【００１３】
【特許文献２】
特開平９−３１８６５３号  （第５頁  第３図）
【００１４】
【発明が解決しようとする課題】
しかしながら、図６に示すシンセサイザ部４４や、特許文献１、及び特許文献２のように、２つの高周波回路の間にコンデンサなどを設ける場合、そのコンデンサの容量を比較的大きなものにしなくてはならない場合がある。そして、容量の大きなコンデンサは、比較的サイズも大きくなるため、コンデンサと高周波回路とを同一基板上に構成することが難しくなる。これは、本来のシンセサイザ部４４を１チップ化することによって全体の回路面積を小さくするという目的に反してしまう。
【００１５】
そこで、本発明では、発振回路とシンセサイザ回路との間における高周波信号のＤＣオフセット成分による相互干渉を抑制しつつ、且つ、全体の回路面積を小さくすることが可能な半導体集積回路を提供することを目的とする。
【００１６】
【課題を解決するための手段】
上記の課題を解決するために本発明では、以下のような構成を採用した。
すなわち、本発明の半導体集積回路は、発振制御信号に応じた発振信号を出力する発振回路と、該発振回路と同一基板上に設けられ、上記発振信号を差動増幅する差動増幅回路と、上記発振回路と同一基板上に設けられ、生成回路が生成する基準信号と上記差動増幅回路の出力信号とに基づいて上記発振制御信号を生成するシンセサイザ回路とを備え、上記差動増幅回路の出力信号のＤＣバイアス値が、前記シンセサイザ回路のスレッシュホールドレベル付近に設定されていることを特徴とする。
【００１７】
このように、差動増幅回路の出力信号のＤＣバイアス値をシンセサイザ回路のスレッシュホールドレベルに設定することにより、高周波信号のＤＣ成分に影響されることなくシンセサイザ回路を動作させることができる。これより、半導体集積回路の誤作動を防止すると共に、従来、発振回路とシンセサイザ回路との間に設けられていたＤＣ成分カット用のコンデンサが必要なくなるので、全体の回路面積を小型化することが可能となる。
【００１８】
また、本発明の半導体集積回路は、発振制御信号に応じて、非反転信号及び反転信号からなる発振信号を差動出力する発振回路と、該発振回路と同一基板上に設けられ、前記非反転信号及び反転信号を差動増幅する差動増幅回路と、上記発振回路と同一基板上に設けられ、生成回路が生成する基準信号と上記差動増幅回路の出力信号とに基づいて上記発振制御信号を生成するシンセサイザ回路とを備えることを特徴とする。
【００１９】
このように、発振回路で差動出力された信号を、更に差動増幅回路において差動増幅し、その差動増幅信号の出力をシンセサイザ回路に入力するように構成することにより、高周波信号のＤＣ成分に影響されることなくシンセサイザ回路を動作させることができる。これより、半導体集積回路の誤作動を防止すると共に、従来、発振回路とシンセサイザ回路との間に設けられていたＤＣ成分カット用のコンデンサが必要なくなるので、全体の回路面積を小型化することが可能となる。
【００２０】
また、上記半導体集積回路は、更に、受信信号と上記発振信号とを混合し、上記受信信号の周波数を、所定周波数に変換する周波数変換回路と、上記周波数変換回路において周波数変換された受信信号から所望な音声信号を取り出す検波回路とを備えるように構成してもよい。
【００２１】
これより、上記半導体集積回路を用いて、例えば、ラジオ受信機などの無線機を構成する場合、上記ＤＣ成分カット用のコンデンサを省略できる分、無線機を小型化することが可能となる。
また、本発明の半導体集積回路は、発振制御信号に応じた発振信号を出力する発振回路と、該発振回路と同一基板上に設けられ、上記発振信号が入力されるバッファアンプと、上記発振回路と同一基板上に設けられ、生成回路が生成する基準信号と上記バッファアンプの出力信号とに基づいて上記発振制御信号を生成するシンセサイザ回路とを備え、上記バッファアンプの出力信号のＤＣバイアス値は、上記シンセサイザ回路のスレッシュホールドレベル付近に設定されていることを特徴とする。
【００２２】
このように、バッファアンプの出力信号のＤＣバイアス値をシンセサイザ回路のスレッシュホールドレベルに設定することによっても、高周波信号のＤＣ成分に影響されることなくシンセサイザ回路を動作させることができる。これより、半導体集積回路の誤作動を防止すると共に、従来、発振回路とシンセサイザ回路との間に設けられていたＤＣ成分カット用のコンデンサが必要なくなるので、全体の回路面積を小型化することが可能となる。
【００２３】
【発明の実施の形態】
以下、本発明の実施の形態を図面を用いて説明する。
図１は、本発明の実施形態である半導体集積回路の模式図である。なお、図５（ｂ）の従来の半導体集積回路（シンセサイザ部４４）と同様な構成については同じ符号を付け、その詳細な説明を省略する。
【００２４】
図１に示す半導体集積回路（シンセサイザ部１０）において、まず、分周回路５０は、差動増幅回路１１から出力される信号の周波数を所定の周波数となるように分周する。
そして、位相比較回路５１は、基準周波数生成回路４９（生成回路）から出力される基準信号の位相及び周波数と分周回路５０から出力される信号の位相及び周波数とを比較し、位相差信号を出力する。
【００２５】
そして、ＬＰＦ５２は、その位相差信号を直流電圧信号に変換し、その直流電圧信号を信号Ｖｃ（発振制御信号）としてＶＣＯ回路４７に出力する。
そして、ＶＣＯ回路４７は、制御信号Ｖｃに基づいて、差動増幅回路１１に入力されるバイアス信号を生成する。
【００２６】
そして、差動増幅回路１１は、出力信号ＶｉのＤＣバイアス値（振動中心電圧値）が、シンセサイザ回路４８の分周回路５０のスレッシュホールドレベル（シンセサイザ回路４８の入力段の回路（例えば、分周回路５０）におけるハイレベルとローレベルとの境目の電圧値）付近となるように、ＶＣＯ回路４７の信号Ｖｖｃｏを差動増幅する。
【００２７】
そして、差動増幅回路１１から出力される信号Ｖｉ（差動増幅信号）の一方は、ミキサ回路４３に入力され、信号Ｖｉと入力信号Ｖｉｎとが混合され、出力信号Ｖｏｕｔが生成される。
また、差動増幅回路１１から出力される信号Ｖｉの他方は、シンセサイザ回路４８に入力され、ＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）制御される。
【００２８】
これより、シンセサイザ回路４８から発生される高周波成分信号などのノイズがミキサ回路４３に入力されることがなくなる。
このように、差動増幅回路１１の出力信号ＶｉのＤＣバイアス値をシンセサイザ回路４８の分周回路５０のスレッシュホールドレベル付近となるように設定することにより、基準周波数発生回路４９などから発生する高周波信号のＤＣ成分に影響されることなくシンセサイザ回路４８を動作させることができる。これより、シンセサイザ部１０の誤作動を防止すると共に、従来の回路において、ＶＣＯ回路４７とシンセサイザ回路４８との間に設けられていたＤＣ成分カット用のコンデンサ５３が必要なくなるので、全体の回路面積を小型化することが可能となる。
【００２９】
次に、本発明の実施形態の半導体集積回路の回路例を説明する。
＜第１の実施形態＞
図２は、本発明の実施形態の半導体集積回路の回路例を示す図である。
図２に示すように、ＶＣＯ回路４７における、定電流源４７−１の電流の電流値と抵抗４７−２の抵抗値は、差動増幅回路１１の出力信号ＶｉのＤＣバイアス値がシンセサイザ回路４８の分周回路５０におけるスレッシュホールドレベル付近となるように設定される。なお、差動増幅回路１１は、出力信号Ｖｉが抵抗１１−１を介して差動増幅回路１１の反転入力側（−）のＦＥＴ１１−２に入力される構成としている。
【００３０】
ここで、出力信号ＶｉのＤＣバイアス値を所望な値にしたい場合は、ＶＣＯ回路４７の出力信号ＶｖｃｏのＤＣバイアス値を決定すればよい。信号ＶｖｃｏのＤＣバイアス値は、定電流源４７−１の電流の電流値と抵抗４７−２の抵抗値とで決定することができる。なお、差動増幅回路１１のゲインは、抵抗１１−１の抵抗値に基づいて決定され、例えば、抵抗１１−１の抵抗値を０Ωに設定する場合、その差動増幅回路１１のゲインは、１となる。このように、差動増幅回路１１のゲインを１とする場合、信号Ｖｖｃｏの振幅値と信号Ｖｉの振幅値とを等しくすることができる。
【００３１】
また、差動増幅回路１１の出力段に設けられるコンデンサ１１−３は、フィードバックされる信号Ｖｉの直流電圧をカットするためのものであって、半導体集積回路上に形成可能な容量のコンデンサである。
図３は、差動増幅回路１１の出力信号ＶｉのＤＣバイアス値の設定について、説明するための図である。
【００３２】
図３（ａ）は、分周回路５０の構成を示す図である。
図３（ａ）に示すように、分周回路５０は、複数のインバータ５０−１と、複数の分周器（Ｐ１、Ｐ２、・・・、Ｐｎ）とを備えて構成される。
上記分周回路５０において、まず、差動増幅回路１１の出力信号Ｖｉは、複数のインバータ５０−１を介して、分周器（Ｐ１、Ｐ２、・・・、Ｐｎ）に入力される。そして、分周器（Ｐ１、Ｐ２、・・・、Ｐｎ）は、その入力される信号の周波数を、与えられるデジタルデータ（周波数対応データ（Ｐ１、Ｐ２、・・・、Ｐｎ））に基づいて所定の分周比で分周し、位相比較回路５１に出力する。
【００３３】
図３（ｂ）は、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を用いて構成されるインバータ５０−１の回路構成を示す図であり、図３（ｃ）は、ＣＭＯＳを用いて構成されるインバータ５０−１のスレッシュホールドレベルを示す図である。
【００３４】
図３（ｂ）及び（ｃ）に示すように、インバータ５０−１をＣＭＯＳで構成する場合、差動増幅回路１１の出力信号ＶｉのＤＣバイアス値が、電源電圧ＶＤＤの１／２となるように、（すなわち、分周回路５０のＣＭＯＳで構成されるインバータ５０−１のスレッシュホールドレベルとなるように、）図２に示す定電流源４７−１の電流値及び抵抗４７−２の抵抗値を設定する。
【００３５】
これより、例えば、高周波信号などの信号が信号Ｖｉにのってしまっても分周回路５０の動作に悪影響を及ぼすことないので、シンセサイザ部１０の誤作動を防止することが可能となる。
また、図３（ｄ）は、ＮチャンネルＭＯＳを用いて構成されるインバータ５０−１の回路構成を示す図であり、図３（ｅ）は、ＮチャンネルＭＯＳを用いて構成されるインバータ５０−１のシュレッシュホールドレベルを示す図である。
【００３６】
図３（ｄ）及び（ｅ）に示すように、インバータ５０−１をＮチャンネルＭＯＳで構成する場合、差動増幅回路１１の出力信号ＶｉのＤＣバイアス値が、分周回路５０のＮチャンネルＭＯＳで構成されるインバータ５０−１のスレッシュホールドレベルとなるように、図２に示す定電流源４７−１の電流値及び抵抗４７−２の抵抗値を設定する。
【００３７】
これより、図３（ｂ）と同様に、例えば、高周波信号などの信号が信号Ｖｉにのってしまっても分周回路５０の動作に悪影響を及ぼすことないので、シンセサイザ部１０の誤作動を防止することが可能となる。
また、図３（ｆ）は、ＰチャネルＭＯＳを用いて構成されるインバータ５０−１の回路構成を示す図であり、図３（ｇ）は、ＰチャンネルＭＯＳを用いて構成されるインバータ５０−１のスレッシュホールドレベルを示す図である。
【００３８】
図３（ｆ）及び（ｇ）に示すように、インバータ５０−１をＰチャンネルＭＯＳで構成する場合、差動増幅回路１１の出力信号ＶｉのＤＣバイアス値が、分周回路５０のＰチャンネルＭＯＳで構成されるインバータ５０−１のスレッシュホールドレベルとなるように、図２に示す定電流源４７−１の電流値及び抵抗４７−２の抵抗値を設定する。
【００３９】
これより、図３（ｂ）と同様に、例えば、高周波信号などの信号が信号Ｖｉにのってしまっても分周回路５０の動作に悪影響を及ぼすことないので、シンセサイザ部１０の誤作動を防止することが可能となる。
このように、差動増幅回路１１の出力信号ＶｉのＤＣバイアス値をシンセサイザ回路４８の分周回路５０におけるインバータ５０−１のスレッシュホールドレベルとなるように、定電流源４７−１の電流値及び抵抗４７−２の抵抗値を所定値に設定することによって、例えば、基準周波数発生回路４９などから発生する高周波信号に影響されることなくシンセサイザ回路４８を動作させることができる。これより、シンセサイザ部１０の誤作動を防止すると共に、従来、ＶＣＯ回路４７とシンセサイザ回路４８との間に設けられていたＤＣ成分カット用のコンデンサ５３が必要なくなるので、全体の回路面積を小型化することが可能となる。
【００４０】
次に、本発明の他の実施形態の半導体集積回路の回路例を示す図である。
＜第２の実施形態＞
図４は、本発明の他の実施形態の半導体集積回路の回路例を示す図である。
図４に示すように、ＶＣＯ回路３０は、当業者にとって公知の差動型ＶＣＯであって、ＰチャネルＦＥＴ対３０−１と、ＮチャネルＦＥＴ対３０−２と、１組の可変容量ダイオード３０−３と、コイル３０−４とを含む。そして、１組の可変容量ダイオード３０−３の接合点に周波数制御するための入力信号Ｖｃが与えられ、その入力信号Ｖｃの電圧に比例あるいは反比例する発振周波数が得られる。このとき、ＮチャネルＦＥＴ対３０−２のＡ点からは、上記発振周波数信号の非反転信号が出力され、Ｂ点からは、上記発振周波数信号の反転信号が出力される。そして、このような非反転信号及び反転信号が差動増幅回路３１の非反転入力側（＋）及び反転入力側（−）に入力され、その差分信号が差動増幅回路３１において増幅され、信号Ｖｓとしてミキサ回路４３及びシンセサイザ回路４８に入力される。
【００４１】
このように、ＶＣＯ回路３０から差動出力される非反転信号及び反転信号を、その後段に設けられる差動増幅回路３１の非反転入力側及び反転入力側に入力し、更に、差動増幅し、その差動増幅信号を、ミキサ回路４３及びシンセサイザ回路４８に出力しているので、基準周波数発生回路４９などから発生する高周波信号のＤＣ成分に影響されることなくシンセサイザ回路４８を動作させることができる。これより、シンセサイザ部１０の誤作動を防止すると共に、従来、ＶＣＯ回路４７とシンセサイザ回路４８との間に設けられていたＤＣ成分カット用のコンデンサ５３が必要なくなるので、全体の回路面積を小型化することが可能となる。
【００４２】
＜その他の実施形態＞
本発明は、上記実施の形態に限定されるものではなく、各請求項に記載した範囲において、種々の構成を採用可能である。例えば、以下のような構成変更も可能である。
【００４３】
（１）上記差動増幅回路１１の出力信号ＶｉのＤＣバイアス値を、常に、シンセサイザ回路４８の分周回路５０におけるスレッシュホールドレベル付近に設定することができれば、上述の構成に限らず、様々な構成を採用することができる。
【００４４】
（２）また、上記実施形態では、差動増幅回路１１又は３１の定電流源回路をＰチャネルＦＥＴを利用して構成しているが、抵抗を直列に接続することによって定電流回路を構成してもよい。
（３）また、上記実施形態では、ＶＣＯ回路４７とミキサ回路４３との間の増幅回路を差動増幅回路１１及び３１で構成しているが、ゲインが１又はゲインが１以外となるバッファアンプ（バッファ回路）、すなわち、任意のゲインで増幅する増幅回路で構成してもよい。
【００４５】
【発明の効果】
このように、本発明の半導体集積回路は、発振回路と、その発振回路の制御信号の基準となる基準信号を生成する生成回路を含むシンセサイザ回路との間に差動増幅回路を設け、その差動増幅回路の出力信号のＤＣバイアス値がシンセサイザ回路のスレッシュホールドレベルとなるように設定しているので、生成回路などから発生する高周波信号のＤＣ成分に影響されることなくシンセサイザ回路を動作させることができる。これより、半導体集積回路の誤作動を防止すると共に、従来、ＶＣＯ回路とシンセサイザ回路との間に設けられていたＤＣ成分カット用のコンデンサが必要なくなるので、全体の回路面積を小型化することが可能となる。
【図面の簡単な説明】
【図１】本発明の実施形態である半導体集積回路の概念を示す図である。
【図２】本発明の実施形態である半導体集積回路の回路例を示す図である。
【図３】差動増幅回路の出力信号のＤＣバイアス値の設定について、説明するための図である。
【図４】本発明の他の実施形態である半導体集積回路の回路例を示す図である。
【図５】従来のラジオ受信機及びシンセサイザ部を示す図である。
【図６】従来の半導体集積回路の回路例を示す図である。
【符号の説明】
１０  シンセサイザ部（半導体集積回路）
１１  差動増幅回路
１１−１  抵抗
１１−２  ＦＥＴ
１１−３  コンデンサ
３０  ＶＣＯ回路
３０−１  ＰチャネルＦＥＴ対
３０−２  ＮチャネルＦＥＴ対
３１  差動増幅回路
４０  ラジオ受信機
４１  アンテナ
４２  高周波増幅部
４３  ミキサ回路
４４  シンセサイザ部
４５  中間周波増幅部
４６  検波部
４７  ＶＣＯ回路
４８  シンセサイザ回路
４９  基準周波数発生回路
５０  分周回路
５０−１  インバータ
５１  位相比較回路
５２  ＬＰＦ
５３  コンデンサ
【図１】
2004242071.tif 000003
【図２】
2004242071.tif 000004
【図３】
2004242071.tif 000005
【図４】
2004242071.tif 000006
【図５】
2004242071.tif 000007
【図６】
2004242071.tif 000008