(57)【要約】【課題】ウェハ基板外周部のＩＴＯ膜の膜剥がれを阻止して、素子不良の発生を防止する。【解決手段】基板上に積層される複数の成膜層相互間に配置する層間絶縁膜を形成する工程と、前記層間絶縁膜上に導電材料による成膜層を形成する工程（ステップＳ３  〜Ｓ５  ）と、前記導電材料による成膜層のパターン化後に実施するウェットエッチングに際して、前記基板端面においては少なくとも前記層間絶縁膜をレジストによって被覆する工程（ステップＳ７  ）を具備したことを特徴とする。【選択図】      図１
2004309848.tif 000002
【特許請求の範囲】
【請求項１】
基板上に積層される複数の成膜層相互間に配置する層間絶縁膜を形成する工程と、
前記層間絶縁膜上に導電材料による成膜層を形成する工程と、
前記導電材料による成膜層のパターン化後に実施するウェットエッチングに際して、前記基板端面においては少なくとも前記層間絶縁膜をレジストによって被覆する工程を具備したことを特徴とする基板の製造方法。
【請求項２】
前記レジストは、前記基板端面近傍においては、前記導電材料による成膜層の端面から所定の距離だけ前記基板の外側に向かって延設されることにより、前記基板端面においては前記層間絶縁膜を被覆することを特徴とする請求項１に記載の基板の製造方法。
【請求項３】
前記レジストは、前記基板端面近傍においてはエッジリンスが施されて膜厚が他の部分よりも薄くなっていることを特徴とする請求項１に記載の基板の製造方法。
【請求項４】
前記層間絶縁膜を形成する工程の前に、前記層間絶縁膜の下方に配線層を形成する工程と、
前記レジストによって被覆する工程の後に、前記ウェットエッチングによって前記配線層を露出させる開孔部を形成する工程とを更に具備したことを特徴とする請求項１に記載の基板の製造方法。
【請求項５】
基板上に積層した成膜層上に層間絶縁膜を形成する工程と、
前記層間絶縁膜上に透明電極を形成する工程と、
前記透明電極のパターン化後に実施するウェットエッチングに際して、前記基板端面においては少なくとも前記層間絶縁膜をレジストによって被覆する工程を具備したことを特徴とする電気光学装置用基板の製造方法。
【請求項６】
基板上に配線層を形成する工程と、
前記配線層上に層間絶縁膜を形成する工程と、
前記層間絶縁膜上に透明電極を形成する工程と、
前記透明電極のパターン化後に、前記基板端面においては少なくとも前記層間絶縁膜を被覆するようにレジストを形成する工程と、
前記レジストをマスクパターンとしてウェットエッチングを実施して、前記配線層を露出させる開孔部を形成する工程とを具備したことを特徴とする電気光学装置用基板の製造方法。
【請求項７】
請求項１乃至４のいずれか１つに記載の基板の製造方法又は請求項５若しくは６のいずれか一方に記載の電気光学装置用基板の製造方法によって製造された液晶装置用基板を用いて液晶装置を製造することを特徴とする液晶装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ウェハ基板端部の透明電極を剥がれにくくして素子不良を防止するようにした基板の製造方法、電気光学装置用基板の製造方法及び液晶装置の製造方法に関する。
【０００２】
【従来の技術】
一般に電気光学装置、例えば、電気光学物質に液晶を用いて所定の表示を行う液晶装置は、一対の基板間に液晶が挟持された構成となっている。このうち、ＴＦＴ駆動、ＴＦＤ駆動等によるアクティブマトリクス駆動方式の液晶装置等の電気光学装置においては、縦横に夫々配列された多数の走査線（ゲート線）及びデータ線（ソース線）の各交点に対応して、画素電極及びスイッチング素子を基板（アクティブマトリクス基板）上に設けて構成される。
【０００３】
ＴＦＴ素子等のスイッチング素子は、ゲート線に供給されるオン信号によってオンとなり、ソース線を介して供給される画像信号を画素電極（透明電極（ＩＴＯ膜））に書込む。これにより、画素電極と対向電極相互間の液晶層に画像信号に基づく電圧を印加して、液晶分子の配列を変化させる。こうして、画素の透過率を変化させ、画素電極及び液晶層を通過する光を画像信号に応じて変化させて画像表示を行う。
【０００４】
このようなスイッチング素子を構成する素子基板は、ガラス又は石英基板等のウェハ基板上に、所定のパターンを有する半導体薄膜、絶縁性薄膜又は導電性薄膜を積層することによって構成される。即ち、各種膜の成膜工程とフォトリソグラフィ工程の繰返しによって、ＴＦＴ基板等は形成されている。
【０００５】
なお、フォトリソグラフィ工程におけるレジスト塗布工程では、レジスト塗布後にウェハ基板を露光器まで搬送する途中において、基板外周部においてレジストが剥がれてパーティクル汚染を生じさせることを防止するために、基板外周部近傍においてはリンス液を用いてレジストを塗布しない所謂エッジリンスを行うことが一般的である。なお、エッジリンスについては、特許文献１に開示されている。
【０００６】
【特許文献１】
特開平６−１２４８８７号公報
【０００７】
【発明が解決しようとする課題】
ところで、ウェハ基板の全面に形成されたＩＴＯ膜は、フォトリソグラフィ工程後のドライエッチング処理によってパターニングされる。ところが、液晶基板に対するドライエッチングでは、ウェハ基板を固定するために静電チャックを用いることができず、装置の特性上、ウェハ基板は外周部に取り付けられたクランプによって固定される。即ち、ドライエッチング時には外周部に取り付けられたクランプによって、基板外周部のＩＴＯ膜を除去することができず、外周部には本来不要であるＩＴＯ膜が残ってしまう。しかも、ＩＴＯ膜を全面に形成するためのスパッタ装置は、その性能上の制限から、基板外周部における組成比を正しく制御することができず、基板外周部では剥がれやすい不良のＩＴＯ膜が形成されている。
【０００８】
このようなＩＴＯ膜のパターニング後において、液晶装置と外部回路との電気的な接続を行うための端子（ＰＡＤ）が形成される。ＩＴＯ膜の下層には層間絶縁膜を介して配線層が形成されており、層間絶縁膜を開孔することで、配線層とＰＡＤとの導通を図るようになっている。
【０００９】
このようなＰＡＤ形成工程では、レジストを塗布してマスクパターンを形成し、ウェットエッチングによって、層間絶縁膜の一部を除去して開孔部を形成するようになっている。ところが、このＰＡＤ形成工程においても、レジストの塗布時にはエッジリンスが実施される。このため、基板外周部では、層間絶縁膜が露出し、ＩＴＯ膜の下方の層間絶縁膜が一部除去されてしまう。
【００１０】
図１１はこの状態を示す説明図である。図１１において、基板１１１上には配線層１１２が形成され、配線層１１２上に層間絶縁膜１１３を介してＩＴＯ膜１１５，１１６が形成されている。このＩＴＯ膜１１５上にレジストを形成して、ＰＡＤ形成のための開孔部を形成するのである。ところが、基板端部においては、ウェットエッチング液によって層間絶縁膜１１３が除去され、ＩＴＯ膜１１６が浮いた状態となっている。
【００１１】
そうすると、ウェハ基板１１１の外周部近傍に形成れている比較的剥がれやすい不良のＩＴＯ膜１１６は、洗浄工程において基板外周部近傍から剥がれて基板１１１表面に再付着する。このようなＩＴＯ膜１１６の異物が隣接する画素のＩＴＯ膜１１５同士の隙間に入って、短絡等の素子不良を生じさせてしまうという問題点があった。
【００１２】
本発明はかかる問題点に鑑みてなされたものであって、エッジリンスを採用すると共に、ウェハ基板の外周部において層間絶縁膜を被覆するようにレジストを形成することによって、ＩＴＯ膜の膜剥がれを阻止し素子不良の発生を防止することができる基板の製造方法、電気光学装置用基板の製造方法及び液晶装置の製造方法を提供することを目的とする。
【００１３】
【課題を解決するための手段】
本発明に係る基板の製造方法は、基板上に積層される複数の成膜層相互間に配置する層間絶縁膜を形成する工程と、前記層間絶縁膜上に導電材料による成膜層を形成する工程と、前記導電材料による成膜層のパターン化後に実施するウェットエッチングに際して、前記基板端面においては少なくとも前記層間絶縁膜をレジストによって被覆する工程を具備したことを特徴とする。
【００１４】
このような構成によれば、基板上に積層される成膜層相互間に層間絶縁膜が形成される。この層間絶縁膜上に導電材料による成膜層を形成され、導電材料による成膜層のパターン化が行われる。このパターン化後にウェットエッチングが実施される場合には、ウェットエッチングのマスクとなるレジストは、基板端面においては少なくとも層間絶縁膜を被覆するように形成される。これにより、ウェットエッチングに際して、基板端面においては層間絶縁膜が除去されないので、基板端面近傍の導電材料による成膜層は、下方の層間絶縁膜が確実に残り浮いた状態となることはない。これにより、基板端面近傍の導電材料の成膜層が剥がれをことを阻止することができ、導電材料の膜剥がれによる素子不良を防止することができる。
【００１５】
また、前記レジストは、前記基板端面近傍においては、前記導電材料による成膜層の端面から所定の距離だけ前記基板の外側に向かって延設されることにより、前記基板端面においては前記層間絶縁膜を被覆することを特徴とする。
【００１６】
このような構成によれば、レジストが、基板端面近傍においては、導電材料による成膜層の端面から所定の距離だけ基板の外側に向かって延設されるので、基板端面においては層間絶縁膜を確実に被覆することができる。
【００１７】
また、前記レジストは、前記基板端面近傍においてはエッジリンスが施されて膜厚が他の部分よりも薄くなっていることを特徴とする。
【００１８】
このような構成によれば、基板端面近傍においては、レジストが薄く形成されるので、レジストの剥がれを抑制してパーティクル汚染を防止することができる。
【００１９】
また、前記層間絶縁膜を形成する工程の前に、前記層間絶縁膜の下方に配線層を形成する工程と、前記レジストによって被覆する工程の後に、前記ウェットエッチングによって前記配線層を露出させる開孔部を形成する工程とを更に具備したことを特徴とする。
【００２０】
このような構成によれば、層間絶縁膜の下方に形成された配線層を露出させるために、導電材料による成膜層のパターン化後にウェットエッチングが実施される。この場合でも、レジストが基板端面では層間絶縁膜を被覆しているので、基板端面における層間絶縁膜が除去されることはなく、導電材料による成膜層の膜剥がれを抑制することができる。
【００２１】
また、本発明に係る電気光学装置用基板の製造方法は、基板上に積層した成膜層上に層間絶縁膜を形成する工程と、前記層間絶縁膜上に透明電極を形成する工程と、前記透明電極のパターン化後に実施するウェットエッチングに際して、前記基板端面においては少なくとも前記層間絶縁膜をレジストによって被覆する工程を具備したことを特徴とする。
【００２２】
このような構成によれば、基板上に成膜層上に層間絶縁膜が形成され、層間絶縁膜上には透明電極が形成される。透明電極はパターン化される。このパターン化時に、透明電極が本来不要な基板の端部に残ることがある。しかし、パターン化後にウェットエッチングが実施される場合には、ウェットエッチングのマスクとなるレジストは、基板端面においては少なくとも層間絶縁膜を被覆するように形成される。これにより、ウェットエッチングに際して、基板端面においては層間絶縁膜が除去されないので、基板端面近傍の透明電極が浮いた状態となることはなく、透明電極の膜剥がれが阻止される。これにより、透明電極の異物となって基板上に再付着することを阻止することができ、素子不良を防止することができる。
【００２３】
また、本発明に係る電気光学装置用基板の製造方法は、基板上に配線層を形成する工程と、前記配線層上に層間絶縁膜を形成する工程と、前記層間絶縁膜上に透明電極を形成する工程と、前記透明電極のパターン化後に、前記基板端面においては少なくとも前記層間絶縁膜を被覆するようにレジストを形成する工程と、前記レジストをマスクパターンとしてウェットエッチングを実施して、前記配線層を露出させる開孔部を形成する工程とを具備したことを特徴とする。
【００２４】
このような構成によれば、基板上に配線層が形成され、配線層上に層間絶縁膜を介して透明電極が形成される。透明電極のパターン化後には、基板端面においては少なくとも層間絶縁膜を被覆するようにレジストが形成される。次に、レジストをマスクパターンとしてウェットエッチングが実施されて、配線層を露出させる開孔部が形成される。このウェットエッチングに際して、層間絶縁膜は除去されることはなく、透明電極の膜剥がれが阻止される。
【００２５】
本発明に係る液晶装置の製造方法は、上記基板の製造方法又は電気光学装置用基板の製造方法によって製造された液晶装置用基板を用いて液晶装置を製造することを特徴とする。
【００２６】
このような構成によれば、液晶装置用基板において素子不良の発生が防止されており、高品位の液晶装置を製造することができる。
【００２７】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態について詳細に説明する。図１は本発明の第１の実施の形態に係る基板の製造方法を示すフローチャートである。本実施の形態は電気光学装置用基板である液晶装置用基板の製造に適用したものである。図２は本実施の形態において製造した電気光学装置用基板を用いて構成した液晶装置をその上に形成された各構成要素と共に対向基板側から見た平面図である。図３は素子基板と対向基板とを貼り合わせて液晶を封入する組立工程終了後の液晶装置を、図２のＨ−Ｈ’線の位置で切断して示す断面図である。図４は図２及び図３に示す液晶装置の画素領域を構成する複数の画素における各種素子、配線等の等価回路図である。図５は図２及び図３に示す液晶装置の画素構造を詳細に示す断面図である。また、図６はＩＴＯ膜及びＰＡＤの形成方法を断面図によって工程順に示す工程図である。また、図７はアレイ製造時のウェハ基板を示す説明図であり、図８はＩＴＯ膜の成膜工程及びエッチング工程を説明するための説明図である。また、図９は液晶装置用基板の製造方法を示すフローチャートであり、図１０は有効なレジストの形成範囲を示す図表である。なお、上記各図においては、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材毎に縮尺を異ならしめてある。
【００２８】
本実施の形態においては、ＰＡＤ形成時のレジストをある程度のエッジリンスを実施しながら、ウェハ基板の外周部において層間絶縁膜を被覆するように形成することによって、レジストによるパーティクル汚染を防止しつつＩＴＯ膜直下の層間絶縁膜が除去されることを阻止して、ウェハ基板の外周部近傍におけるＩＴＯ膜の剥がれを防止するようにしたものである。
【００２９】
先ず、図２乃至図４を参照して本実施の形態において製造される電気光学装置用基板である液晶装置用基板を用いて構成した液晶装置の全体構成について説明する。
液晶装置は、図２及び図３に示すように、例えば、石英基板、ガラス基板、シリコン基板からなるＴＦＴ基板１０と、これに対向配置される、例えばガラス基板や石英基板からなる対向基板２０との間に液晶５０を封入して構成される。ＴＦＴ基板１０上には画素を構成する画素電極（ＩＴＯ膜）９ａ等がマトリクス状に配置される。また、対向基板２０上には全面に対向電極（ＩＴＯ膜）２１が設けられる。図４は画素を構成するＴＦＴ基板１０上の素子の等価回路を示している。
【００３０】
図４に示すように、画素領域においては、複数本の走査線１１ａと複数本のデータ線６ａとが交差するように配線され、走査線１１ａとデータ線６ａとで区画された領域に画素電極（ＩＴＯ膜）９ａがマトリクス状に配置される。そして、走査線１１ａとデータ線６ａの各交差部分に対応してＴＦＴ３０が設けられ、このＴＦＴ３０に画素電極９ａが接続される。
【００３１】
ＴＦＴ３０は走査線１１ａのＯＮ信号によってオンとなり、これにより、データ線６ａに供給された画像信号が画素電極９ａに供給される。この画素電極９ａと対向基板２０に設けられた対向電極２１との間の電圧が液晶５０に印加される。また、画素電極９ａと並列に蓄積容量７０が設けられており、蓄積容量７０によって、画素電極９ａの電圧はソース電圧が印加された時間よりも例えば３桁も長い時間の保持が可能となる。蓄積容量７０によって、電圧保持特性が改善され、コントラスト比の高い画像表示が可能となる。
【００３２】
図５は一つの画素に着目した液晶装置の模式的断面図である。
【００３３】
画素電極９ａは、ＴＦＴ基板１０上に、マトリクス状に複数設けられており、画素電極９ａの縦横の境界に各々沿ってデータ線６ａ及び走査線１１ａが設けられている。データ線６ａは、後述するように、アルミニウム膜等を含む積層構造からなり、走査線１１ａは、例えば導電性のポリシリコン膜等からなる。また、走査線１１ａは、半導体層１ａのうちチャネル領域１ａ’に対向するゲート電極３ａに電気的に接続されている。すなわち、走査線１１ａとデータ線６ａとの交差する箇所にはそれぞれ、走査線１１ａに接続されたゲート電極３ａとチャネル領域１ａ’とが対向配置されて画素スイッチング用のＴＦＴ３０が構成されている。
【００３４】
ＴＦＴ基板１０上には、ＴＦＴ３０や画素電極９ａの他、これらを含む各種の構成が積層構造をなして備えられている。この積層構造は、図５に示すように、下から順に、走査線１１ａを含む第１層（成膜層）、ゲート電極３ａを含むＴＦＴ３０等を含む第２層、蓄積容量７０を含む第３層、データ線６ａ等を含む第４層、シールド層４００等を含む第５層、前記の画素電極９ａ及び配向膜１６等を含む第６層（最上層）からなる。また、第１層及び第２層間には下地絶縁膜１２が、第２層及び第３層間には第１層間絶縁膜４１が、第３層及び第４層間には第２層間絶縁膜４２が、第４層及び第５層間には第３層間絶縁膜４３が、第５層及び第６層間には第４層間絶縁膜４４が、それぞれ設けられており、前述の各要素間が短絡することを防止している。また、これら各種の絶縁膜１２、４１、４２、４３及び４４には、例えば、ＴＦＴ３０の半導体層１ａ中の高濃度ソース領域１ｄとデータ線６ａとを電気的に接続するコンタクトホール等もまた設けられている。以下では、これらの各要素について、下から順に説明を行う。
【００３５】
第１層には、例えば、Ｔｉ（チタン）、Ｃｒ（クロム）、Ｗ（タングステン）、Ｔａ（タンタル）、Ｍｏ（モリブデン）等の高融点金属のうちの少なくとも一つを含む、金属単体、合金、金属シリサイド、ポリシリサイド、これらを積層したもの、或いは導電性ポリシリコン等からなる走査線１１ａが設けられている。この走査線１１ａは、平面的にみて、ストライプ状にパターニングされている。より詳しく見ると、ストライプ状の走査線１１ａは、水平方向に延びる本線部と、データ線６ａ或いはシールド層４００が延在する垂直方向に延びる突出部とを備えている。なお、隣接する走査線１１ａから延びる突出部は相互に接続されることはなく、したがって、該走査線１１ａは１本１本分断された形となっている。
【００３６】
これにより、走査線１１ａは、同一行に存在するＴＦＴ３０のＯＮ・ＯＦＦを一斉に制御する機能を有することになる。また、該走査線１１ａは、画素電極９ａが形成されない領域を略埋めるように形成されていることから、ＴＦＴ３０に下側から入射しようとする光を遮る機能をも有している。これにより、ＴＦＴ３０の半導体層１ａにおける光リーク電流の発生を抑制し、フリッカ等のない高品質な画像表示が可能となる。
【００３７】
第２層には、ゲート電極３ａを含むＴＦＴ３０が設けられている。ＴＦＴ３０は、図５に示すように、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造を有しており、その構成要素としては、上述したゲート電極３ａ、例えばポリシリコン膜からなりゲート電極３ａからの電界によりチャネルが形成される半導体層１ａのチャネル領域１ａ’、ゲート電極３ａと半導体層１ａとを絶縁するゲート絶縁膜を含む絶縁膜２、半導体層１ａにおける低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃ並びに高濃度ソース領域１ｄ及び高濃度ドレイン領域１ｅを備えている。
【００３８】
そして、この第２層には、上述のゲート電極３ａと同一膜として中継電極７１９が形成されている。この中継電極７１９は、平面的に見て、各画素電極９ａの一辺の略中央に位置するように、島状に形成されている。中継電極７１９とゲート電極３ａとは同一膜として形成されているから、後者が例えば導電性ポリシリコン膜等からなる場合においては、前者もまた、導電性ポリシリコン膜等からなる。
【００３９】
なお、上述のＴＦＴ３０は、好ましくは図５に示したようにＬＤＤ構造をもつが、低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃに不純物の打ち込みを行わないオフセット構造をもってよいし、ゲート電極３ａをマスクとして高濃度で不純物を打ち込み、自己整合的に高濃度ソース領域及び高濃度ドレイン領域を形成するセルフアライン型のＴＦＴであってもよい。また、本実施形態では、画素スイッチング用ＴＦＴ３０のゲート電極を、高濃度ソース領域１ｄ及び高濃度ドレイン領域１ｅ間に１個のみ配置したシングルゲート構造としたが、これらの間に２個以上のゲート電極を配置してもよい。このようにデュアルゲート、あるいはトリプルゲート以上でＴＦＴを構成すれば、チャネルとソース及びドレイン領域との接合部のリーク電流を防止でき、オフ時の電流を低減することができる。さらに、ＴＦＴ３０を構成する半導体層１ａは非単結晶層でも単結晶層でも構わない。単結晶層の形成には、貼り合わせ法等の公知の方法を用いることができる。半導体層１ａを単結晶層とすることで、特に周辺回路の高性能化を図ることができる。
【００４０】
以上説明した走査線１１ａの上、かつ、ＴＦＴ３０の下には、例えばシリコン酸化膜等からなる下地絶縁膜１２が設けられている。下地絶縁膜１２は、走査線１１ａからＴＦＴ３０を層間絶縁する機能のほか、ＴＦＴ基板１０の全面に形成されることにより、ＴＦＴ基板１０の表面研磨時における荒れや、洗浄後に残る汚れ等で画素スイッチング用のＴＦＴ３０の特性変化を防止する機能を有する。
【００４１】
この下地絶縁膜１２には、平面的にみて半導体層１ａの両脇に、後述するデータ線６ａに沿って延びる半導体層１ａのチャネル長と同じ幅の溝（コンタクトホール）１２ｃｖが掘られており、この溝１２ｃｖに対応して、その上方に積層されるゲート電極３ａは下側に凹状に形成された部分を含んでいる。また、この溝１２ｃｖ全体を埋めるようにして、ゲート電極３ａが形成されていることにより、該ゲート電極３ａには、これと一体的に形成された側壁部３ｂが延設されるようになっている。これにより、ＴＦＴ３０の半導体層１ａは、平面的にみて側方から覆われるようになっており、少なくともこの部分からの光の入射が抑制されるようになっている。
【００４２】
また、この側壁部３ｂは、前記の溝１２ｃｖを埋めるように形成されているとともに、その下端が前記の走査線１１ａと接するようにされている。ここで走査線１１ａは上述のようにストライプ状に形成されていろことから、ある行に存在するゲート電極３ａ及び走査線１１ａは、当該行に着目する限り、常に同電位となる。
【００４３】
なお、走査線１１ａに平行するようにして、ゲート電極３ａを含む別の走査線を形成するような構造を採用してもよい。この場合においては、該走査線１１ａと該別の走査線とは、冗長的な配線構造をとることになる。これにより、例えば、該走査線１１ａの一部に何らかの欠陥があって、正常な通電が不可能となったような場合においても、当該走査線１１ａと同一の行に存在する別の走査線が健全である限り、それを介してＴＦＴ３０の動作制御を依然正常に行うことができることになる。
【００４４】
第３層には、蓄積容量７０が設けられている。蓄積容量７０は、ＴＦＴ３０の高濃度ドレイン領域１ｅ及び画素電極９ａに接続された画素電位側容量電極としての下部電極７１と、固定電位側容量電極としての容量電極３００とが、誘電体膜７５を介して対向配置されることにより形成されている。この蓄積容量７０によれば、画素電極９ａにおける電位保持特性を顕著に高めることが可能となる。また、蓄積容量７０は、画素電極９ａの形成領域にほぼ対応する光透過領域には至らないように形成されているため（換言すれば、遮光領域内に収まるように形成されているため）、電気光学装置全体の画素開口率は比較的大きく維持され、これにより、より明るい画像を表示することが可能である。
【００４５】
より詳細には、下部電極７１は、例えば導電性のポリシリコン膜からなり画素電位側容量電極として機能する。ただし、下部電極７１は、金属又は合金を含む単一層膜又は多層膜から構成してもよい。また、この下部電極７１は、画素電位側容量電極としての機能のほか、画素電極９ａとＴＦＴ３０の高濃度ドレイン領域１ｅとを中継接続する機能をもつ。この中継接続は、後述するように、前記中継電極７１９を介して行われている。
【００４６】
容量電極３００は、蓄積容量７０の固定電位側容量電極として機能する。容量電極３００を固定電位とするためには、固定電位とされたシールド層４００と電気的接続が図られることによりなされている。
【００４７】
そして、この容量電極３００は、ＴＦＴ基板１０上において、各画素に対応するように島状に形成されており、下部電極７１は、当該容量電極３００とほぼ同一形状を有するように形成されている。これにより、蓄積容量７０は、平面的に無駄な広がりを有さず、即ち画素開口率を低落させることなく、且つ、当該状況下で最大限の容量値を実現し得ることになる。すなわち、蓄積容量７０は、より小面積で、より大きな容量値をもつ。
【００４８】
誘電体膜７５は、図５に示すように、例えば膜厚５〜２００ｎｍ程度の比較的薄いＨＴＯ（Ｈｉｇｈ  Ｔｅｌｐｅｒａｔｕｒｅ  ｏｘｉｄｅ）膜、ＬＴＯ（Ｌｏｗ  Ｔｅｌｐｅｒａｔｕｒｅ  ｏｘｉｄｅ）膜等の酸化シリコン膜、あるいは窒化シリコン膜等から構成される。蓄積容量７０を増大させる観点からは、膜の信頼性が十分に得られる限りにおいて、誘電体膜７５は薄いほどよい。そして、この誘電体膜７５は、図５に示すように、下層に酸化シリコン膜７５ａ、上層に窒化シリコン膜７５ｂからなる２層構造を有する。比較的誘電率の大きい窒化シリコン膜７５ｂが存在することにより、蓄積容量７０の容量値を増大させることが可能となると共に、酸化シリコン膜７５ａが存在することにより、蓄積容量７０の耐圧性を低下せしめることがない。このように、誘電体膜７５を２層構造とすることにより、相反する２つの作用効果を享受することが可能となる。
【００４９】
また、窒化シリコン膜７５ｂが存在することにより、ＴＦＴ３０に対する水の浸入を未然に防止することが可能となっている。これにより、ＴＦＴ３０におけるスレッショルド電圧の上昇という事態を招来することがなく、比較的長期の装置運用が可能となる。なお、本実施の形態では、誘電体膜７５は、２層構造を有するものとなっているが、例えば酸化シリコン膜、窒化シリコン膜及び酸化シリコン膜等というような３層構造や、あるいはそれ以上の積層構造を有するように構成してもよい。
【００５０】
以上説明したＴＦＴ３０ないしゲート電極３ａ及び中継電極７１９の上、かつ、蓄積容量７０の下には、例えば、ＮＳＧ（ノンシリケートガラス）、ＰＳＧ（リンシリケートガラス）、ＢＳＧ（ボロンシリケートガラス）、ＢＰＳＧ（ボロンリンシリケートガラス）等のシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等、あるいは好ましくはＮＳＧからなる第１層間絶縁膜４１が形成されている。そして、この第１層間絶縁膜４１には、ＴＦＴ３０の高濃度ソース領域１ｄと後述するデータ線６ａとを電気的に接続するコンタクトホール８１が、後述する第２層間絶縁膜４２を貫通しつつ開孔されている。また、第１層間絶縁膜４１には、ＴＦＴ３０の高濃度ドレイン領域１ｅと蓄積容量７０を構成する下部電極７１とを電気的に接続するコンタクトホール８３が開孔されている。
【００５１】
さらに、この第１層間絶縁膜４１には、蓄積容量７０を構成する画素電位側容量電極としての下部電極７１と中継電極７１９とを電気的に接続するためのコンタクトホール８８１が開孔されている。更に加えて、第１層間絶縁膜４１には、中継電極７１９と後述する第２中継電極６ａ２とを電気的に接続するコンタクトホール８８２が、後述する第２層間絶縁膜を貫通しつつ開孔されている。
【００５２】
図５に示すように、コンタクトホール８８２は、蓄積容量７０以外の領域に形成されており、下部電極７１を一旦下層の中継電極７１９に迂回させてコンタクトホール８８２を介して上層に引き出していることから、下部電極７１を上層の画素電極９ａに接続する場合でも、下部電極７１を誘電体膜７５及び容量電極３００よりも広く形成する必要がない。従って、下部電極７１、誘電体膜７５及び容量電極３００を１エッチング工程で同時にパターニングすることができる。これにより、下部電極７１、誘電体膜７５及び容量電極３００の各エッチングレートの制御が容易となり、膜厚等の設計の自由度を増大させることが可能である。
【００５３】
また、誘電体膜７５は下部電極７１及び容量電極３００と同一形状に形成され広がりを有していないことから、ＴＦＴ３０の半導体層１ａに対する水素化処理を行うような場合において、該処理に用いる水素を、蓄積容量７０周辺の開口部を通じて半導体層１ａにまで容易に到達させることが可能となるという作用効果を得ることも可能となる。
【００５４】
なお、第１層間絶縁膜４１に対しては、約１０００°Ｃの焼成を行うことにより、半導体層１ａやゲート電極３ａを構成するポリシリコン膜に注入したイオンの活性化を図ってもよい。
【００５５】
第４層には、データ線６ａが設けられている。このデータ線６ａは、ＴＦＴ３０の半導体層１ａの延在する方向に一致するように、垂直方向にストライプ状に形成されている。このデータ線６ａは、図５に示すように、下層より順に、アルミニウムからなる層（図５における符号４１Ａ）、窒化チタンからなる層（図５における符号４１ＴＮ参照）、窒化シリコン膜からなる層（図５における符号４０１）の三層構造を有する膜として形成されている。窒化シリコン膜は、その下層のアルミニウム層と窒化チタン層を覆うように少し大きなサイズにパターンニングされている。このうちデータ線６ａが、比較的低抵抗な材料たるアルミニウムを含むことにより、ＴＦＴ３０、画素電極９ａに対する画像信号の供給を滞りなく実現することができる。他方、データ線６ａ上に水分の浸入をせき止める作用に比較的優れた窒化シリコン膜が形成されることにより、ＴＦＴ３０の耐湿性向上を図ることができ、その寿命長期化を実現することができる。窒化シリコン膜は、プラズマ窒化シリコン膜が望ましい。
【００５６】
また、この第４層には、データ線６ａと同一膜として、シールド層用中継層６ａ１及び第２中継電極６ａ２が形成されている。これらは、平面的に見ると、データ線６ａと連続した平面形状を有するように形成されているのではなく、各者間はパターニング上分断されるように形成されている。すなわち、データ線６ａに着目すると、その直右方に略四辺形状を有するシールド層用中継層６ａ１、更にその右方にシールド層用中継層６ａ１よりも若干大きめの面積をもつ略四辺形状を有する第２中継電極６ａ２が形成されている。シールド層用中継層６ａ１及び第２中継電極６ａ２は、データ線６ａと同一工程で、下層より順に、アルミニウムからなる層、窒化チタンからなる層、プラズマ窒化膜からなる層の三層構造を有する膜として形成されている。そして、プラズマ窒化膜は、その下層のアルミニウム層と窒化チタン層を覆うように少し大きなサイズにパターンニングされている。窒化チタン層は、シールド層用中継層６ａ１、第２中継電極６ａ２に対して形成するコンタクトホール８０３，８０４のエッチングの突き抜け防止のためのバリアメタルとして機能する。また、シールド層用中継層６ａ１及び第２中継電極６ａ２上に、水分の浸入をせき止める作用に比較的優れたプラズマ窒化膜が形成されることにより、ＴＦＴ３０の耐湿性向上を図ることができ、その寿命長期化を実現することができる。尚、プラズマ窒化膜としては、プラズマ窒化シリコン膜が望ましい。
【００５７】
蓄積容量７０の上、かつ、データ線６ａの下には、例えばＮＳＧ、ＰＳＧ，ＢＳＧ、ＢＰＳＧ等のシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等、あるいは好ましくはＴＥＯＳガスを用いたプラズマＣＶＤ法によって形成された第２層間絶縁膜４２が形成されている。この第２層間絶縁膜４２には、ＴＦＴ３０の高濃度ソース領域１ｄとデータ線６ａとを電気的に接続するコンタクトホール８１が開孔されているとともに、前記シールド層用中継層６ａ１と蓄積容量７０の上部電極たる容量電極３００とを電気的に接続するコンタクトホール８０１が開孔されている。さらに、第２層間絶縁膜４２には、第２中継電極６ａ２と中継電極７１９とを電気的に接続するためのコンタクトホール８８２が形成されている。
【００５８】
第５層には、シールド層４００が形成されている。このシールド層４００は、平面的にみると、水平及び垂直方向に延在するように、格子状に形成されている。該シールド層４００のうち垂直方向に延在する部分については特に、データ線６ａを覆うように、且つ、該データ線６ａよりも幅広に形成されている。また、水平方向に延在する部分については、後述の第３中継電極４０２を形成する領域を確保するために、各画素電極９ａの一辺の中央付近に切り欠き部を有している。
【００５９】
さらには、水平及び垂直方向それぞれに延在するシールド層４００の交差部分の隅部においては、該隅部を埋めるようにして、略三角形状の部分が設けられている。シールド層４００に、この略三角形状の部分が設けられていることにより、ＴＦＴ３０の半導体層１ａに対する光の遮蔽を効果的に行うことができる。すなわち、半導体層１ａに対して、斜め上から進入しようとする光は、この三角形状の部分で反射又は吸収されることになり半導体層１ａには至らないことになる。したがって、光リーク電流の発生を抑制的にし、フリッカ等のない高品質な画像を表示することが可能となる。
【００６０】
このシールド層４００は、画素電極９ａが配置された画像表示領域１０ａからその周囲に延設され、定電位源と電気的に接続されることで、固定電位とされている。なお、定電位源としては、後述するデータ線駆動回路１０１に供給される正電源や負電源の定電位源でもよいし、対向基板２０の対向電極２１に供給される定電位源でも構わない。
【００６１】
このように、データ線６ａの全体を覆うように形成されているとともに、固定電位とされたシールド層４００の存在によれば、該データ線６ａ及び画素電極９ａ間に生じる容量カップリングの影響を排除することが可能となる。すなわち、データ線６ａへの通電に応じて、画素電極９ａの電位が変動するという事態を未然に回避することが可能となり、画像上に該データ線６ａに沿った表示ムラ等を発生させる可能性を低減することができる。シールド層４００は格子状に形成されていることから、走査線１１ａが延在する部分についても無用な容量カップリングが生じないように、これを抑制することが可能となっている。
【００６２】
また、第４層には、このようなシールド層４００と同一膜として、中継層としての第３中継電極４０２が形成されている。この第３中継電極４０２は、後述のコンタクトホール８９を介して、第２中継電極６ａ２及び画素電極９ａ間の電気的接続を中継する機能を有する。なお、これらシールド層４００及び第３中継電極４０２間は、平面形状的に連続して形成されているのではなく、両者間はパターニング上分断されるように形成されている。
【００６３】
他方、上述のシールド層４００及び第３中継電極４０２は、下層にアルミニウムからなる層、上層に窒化チタンからなる層の２層構造を有している。また、第３中継電極４０２において、下層のアルミニウムからなる層は、第２中継電極６ａ２と接続され、上層の窒化チタンからなる層は、ＩＴＯ膜等からなる画素電極９ａと接続されるようになっている。アルミニウムとＩＴＯ膜とを直接に接続した場合には、両者間において電蝕が生じてしまい、アルミニウムの断線、あるいはアルミナの形成による絶縁等のため、好ましい電気的接続が実現されない。これに対し、窒化チタンとＩＴＯ膜とが接続されていることから、コンタクト抵抗が低く良好な接続性が得られる。
【００６４】
このように、第３中継電極４０２と画素電極９ａとの電気的接続を良好に実現することができることにより、該画素電極９ａに対する電圧印加、あるいは該画素電極９ａにおける電位保持特性を良好に維持することが可能となる。
【００６５】
さらには、シールド層４００及び第３中継電極４０２は、光反射性能に比較的優れたアルミニウムを含み、且つ、光吸収性能に比較的優れた窒化チタンを含むことから、遮光層として機能し得る。すなわち、これらによれば、ＴＦＴ３０の半導体層１ａに対する入射光（図５参照）の進行を、その上側でさえぎることが可能である。なお、このような遮光機能は、上述した容量電極３００及びデータ線６ａについても同様にいえる。これらシールド層４００、第３中継電極４０２、容量電極３００及びデータ線６ａが、ＴＦＴ基板１０上に構築される積層構造の一部をなしつつ、ＴＦＴ３０に対する上側からの光入射を遮る上側遮光膜として機能する。
【００６６】
データ線６ａの上、かつ、シールド層４００の下には、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧ等のシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等、あるいは好ましくは、ＴＥＯＳガスを用いたプラズマＣＶＤ法で形成された第３層間絶縁膜４３が形成されている。この第３層間絶縁膜４３には、シールド層４００とシールド層用中継層６ａ１とを電気的に接続するためのコンタクトホール８０３、及び、第３中継電極４０２と第２中継電極６ａ２とを電気的に接続するためのコンタクトホール８０４がそれぞれ開孔されている。
【００６７】
なお、第２層間絶縁膜４２に対しては、第１層間絶縁膜４１に関して上述した焼成を行わないことにより、容量電極３００の界面付近に生じるストレスの緩和を図るようにしてもよい。
【００６８】
第６層には、上述したように画素電極９ａがマトリクス状に形成され、該画素電極９ａ上に配向膜１６が形成されている。そして、この画素電極９ａ下には、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧ等のシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等、あるいは好ましくはＴＥＯＳガスを用いたプラズマＣＶＤ法にて成膜されるプラズマＴＥＯＳからなる第４層間絶縁膜４４が形成されている。この第４層間絶縁膜４４には、画素電極９ａ及び第３中継電極４０２間を電気的に接続するためのコンタクトホール８９が開孔されている。
【００６９】
第３及び第４層間絶縁膜４３，４４の表面は、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）処理等により平坦化されている。平坦化された層間絶縁膜４３，４４の下方に存在する各種配線や素子等による段差に起因する液晶層５０の配向不良が低減される。ただし、このように第３，第４層間絶縁膜４３，４４に平坦化処理を施すのに代えて、又は加えて、ＴＦＴ基板１０、下地絶縁膜１２、第１層間絶縁膜４１、第２層間絶縁膜４２及び第３層間絶縁膜４３のうち少なくとも一つに溝を掘って、データ線６ａ等の配線やＴＦＴ３０等を埋め込むことにより、平坦化処理を行ってもよい。
【００７０】
また、蓄積容量７０は、下から順に画素電位側容量電極、誘電体膜及び固定電位側容量電極という３層構造を構成していたが、これとは逆の構造を構成するようにしてもよい。
【００７１】
また、図２及び図３に示すように、対向基板２０には表示領域を区画する額縁としての遮光膜５３が設けられている。対向基板２０の全面には、ＩＴＯ膜等の透明導電性膜が対向電極２１として形成され、更に、対向電極２１の全面にはポリイミド系の配向膜２２が形成される。配向膜２２は、液晶分子に所定のプレティルト角を付与するように、所定方向にラビング処理されている。
【００７２】
遮光膜５３の外側の領域には液晶を封入するシール材５２が、ＴＦＴ基板１０と対向基板２０間に形成されている。シール材５２は対向基板２０の輪郭形状に略一致するように配置され、ＴＦＴ基板１０と対向基板２０を相互に固着する。シール材５２は、ＴＦＴ基板１０の１辺の一部において欠落しており、貼り合わされたＴＦＴ基板１０及び対向基板２０相互の間隙には、液晶５０を注入するための液晶注入口１０８が形成される。液晶注入口１０８より液晶が注入された後、液晶注入口１０８を封止材１０９で封止するようになっている。
【００７３】
シール材５２の外側の領域には、データ線６ａに画像信号を所定のタイミングで供給することにより該データ線６ａを駆動するデータ線駆動回路１０１及び外部回路との接続のための外部接続端子１０２がＴＦＴ基板１０の一辺に沿って設けられている。この一辺に隣接する二辺に沿って、走査線１１ａ及びゲート電極３ａに走査信号を所定のタイミングで供給することによりゲート電極３ａを駆動する走査線駆動回路１０４が設けられている。走査線駆動回路１０４は、シール材５２の内側の遮光膜５３に対向する位置においてＴＦＴ基板１０上に形成される。また、ＴＦＴ基板１０上には、データ線駆動回路１０１、走査線駆動回路１０４、外部接続端子１０２及び上下導通端子１０７を接続する配線１０５が、遮光膜５３の３辺に対向して設けられている。
【００７４】
上下導通端子１０７は、シール材５２のコーナー部の４箇所のＴＦＴ基板１０上に形成される。そして、ＴＦＴ基板１０と対向基板２０相互間には、下端が上下導通端子１０７に接触し、上端が対向電極２１に接触する上下導通材１０６が設けられており、上下導通材１０６によって、ＴＦＴ基板１０と対向基板２０との間で電気的な導通がとられている。
【００７５】
各構成要素の立体的−平面的なレイアウトについても、本発明は、上記実施形態のような形態に限定されるものではなく、別の種々の形態が考えられ得る。
【００７６】
次に、本実施形態に係る電気光学装置用基板の製造方法を図６乃至図８の説明図並びに図９のフローチャートを参照して説明する。本実施の形態においては、アレイ製造方式を採用し、１枚のマザーガラス基板から複数のＴＦＴ基板（アクティブマトリクス基板）を切り出す例について説明する。即ち、図２及び図３のＴＦＴ基板１０は、マザーガラス基板投入時のサイズのままで成膜及びフォトリソグラフィ工程を繰返すことで、マザーガラス基板上に複数個が同時に形成される。
【００７７】
まず、図９のステップＳ３１において、石英基板、ガラス、シリコン基板等のウェハ基板１３１（ＴＦＴ基板１０）（図７参照）を用意する。ここで、好ましくはＮ（窒素）等の不活性ガス雰囲気で約９００〜１３００℃での高温でアニール処理し、後に実施される高温プロセスでウェハ基板１３１に生じる歪が少なくなるように前処理しておく。
【００７８】
次に、このように処理されたウェハ基板１３１の全面に、Ｔｉ、Ｃｒ、Ｗ、Ｔａ、Ｍｏ等の金属や金属シリサイド等の金属合金膜を、スパッタリングにより、１００〜５００ｎｍ程度の膜厚、好ましくは２００ｎｍの膜厚に堆積させる。以下、このようなパターニング前の膜を前駆膜という。そして、金属合金膜の前駆膜をフォトリソグラフィ及びエッチングによりパターニングして、平面形状がストライプ状の走査線１１ａを形成する（ステップＳ３２）。
【００７９】
次に、走査線１１ａ上に、例えば、常圧又は減圧ＣＶＤ法等によりＴＥＯＳ（テトラ・エチル・オルソ・シリケート）ガス、ＴＥＢ（テトラ・エチル・ボートレート）ガス、ＴＭＯＰ（テトラ・メチル・オキシ・フォスレート）ガス等を用いて、ＮＳＧ（ノンシリケートガラス）、ＰＳＧ（リンシリケートガラス）、ＢＳＧ（ボロンシリケートガラス）、ＢＰＳＧ  （ボロンリンシリケートガラス）等のシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等からなる下地絶縁膜１２を形成する（ステップＳ３３）。この下地絶縁膜１２の膜厚は、例えば約５００〜２０００ｎｍ程度とする。
【００８０】
次のステップＳ３４においては、半導体層１ａが形成される。半導体層１ａの前駆膜は、下地絶縁膜１２上に、約４５０〜５５０℃、好ましくは約５００℃の比較的低温環境中で、流量約４００〜６００ｃｃ／ｍｉｎのモノシランガス、ジシランガス等を用いた減圧ＣＶＤ（例えば、圧力約２０〜４０ＰａのＣＶＤ）によって形成されるアモルファスシリコン膜である。次に、窒素雰囲気中で、約６００〜７００℃にて約１〜１０時間、好ましくは４〜６時間の熱処理を施すことにより、ｐ−Ｓｉ（ポリシリコン）膜を約５０〜２００ｎｍの厚さ、好ましくは約１００ｎｍの厚さとなるまで固相成長させる。固相成長させる方法としては、ＲＴＡを使ったアニール処理でもよいし、エキシマレーザ等を用いたレーザアニールでもよい。この際、画素スイッチング用のＴＦＴ３０を、ｎチャネル型とするかｐチャネル型とするかに応じて、Ｖ族元素やＩＩＩ族元素のドーパントを僅かにイオン注入等によりドープしてもよい。そして、フォトリソグラフィ及びエッチングにより、所定パターンを有する半導体層１ａを形成する。
【００８１】
次に、ステップＳ３５においては、ＴＦＴ３０を構成する半導体層１ａを約９００〜１３００°Ｃの温度、好ましくは約１０００℃の温度により熱酸化して下層ゲート絶縁膜を形成し、場合により、これに続けて減圧ＣＶＤ法等により上層ゲート絶緑膜を形成することにより、１層又は多層の高温酸化シリコン膜（ＨＴＯ膜）や窒化シリコン膜からなる（ゲート絶縁膜を含む）絶縁膜２を形成する。この結果、半導体層１ａは、約３０〜１５０ｎｍの厚さ、好ましくは約３５〜５０ｎｍの厚さとなり、絶縁膜２の厚さは、約２０〜１５０ｎｍの厚さ、好ましくは約３０〜１００ｎｍの厚さとなる。
【００８２】
次に、画素スイッチング用のＴＦＴ３０のスレッシュホールド電圧Ｖｔｈを制御するために、半導体層１ａのうちｎチャネル領域あるいはｐチャネル領域に、ボロン等のドーパントを予め設定された所定量だけイオン注入等によりドープする。
【００８３】
次に、下地絶縁膜１２に対して、走査線１１ａに通ずる溝１２ｃｖを形成する。この溝１２ｃｖは、反応性イオンエッチング、反応性イオンビームエッチング等のドライエッチングにより形成する。
【００８４】
次に、減圧ＣＶＤ法等によりポリシリコン膜を堆積し、更にリン（Ｐ）を熱拡散して、このポリシリコン膜を導電化する。この熱拡散に代えて、Ｐイオンをポリシリコン膜の成膜と同時に導入したドープドシリコン膜を用いてもよい。このポリシリコン膜の膜厚は、約１００〜５００ｎｍの厚さ、好ましくは約３５０ｎｍ程度である。そして、フォトリソグラフィ及びエッチングにより、ＴＦＴ３０のゲート電極部を含めて所定のパターンのゲート電極３ａを形成する（ステップＳ３６）。このゲート電極３ａ形成時において、これに延設される側壁部３ｂもまた同時に形成される。この側壁部３ｂは、前述のポリシリコン膜の堆積が溝１２ｃｖの内部に対しても行われることで形成される。この際、該溝１２ｃｖの底が走査線１１ａに接していることにより、側壁部３ｂ及び走査線１１ａは電気的に接続されることになる。更に、このゲート電極３ａのパターニング時、これと同時に、中継電極７１９もまた形成される。
【００８５】
次に、前記半導体層１ａについて、低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃ、並びに、高濃度ソース領域１ｄ及び高濃度ドレイン領域１ｅを形成する。
【００８６】
ここでは、ＴＦＴ３０をＬＤＤ構造をもつｎチャネル型のＴＦＴとする場合を説明すると、具体的にまず、低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃを形成するために、ゲート電極３ａをマスクとして、Ｐ等のＶ族元素のドーパンを低濃度で（例えば、Ｐイオンを１〜３×１０１３  ｃｍ２のドーズ量にて）ドープする。これによりゲート電極３ａ下の半導体層１ａはチャネル領域１ａ’となる。このときゲート電極３ａがマスクの役割を果たすことによって、低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃは自己整合的に形成されることになる。次に、高濃度ソース領域１ｄ及び高濃度ドレイン領域１ｅを形成するために、ゲート電極３ａよりも幅の広い平面パターンを有するレジスト層をゲート電極３ａ上に形成する。その後、Ｐ等のＶ族元素のドーパントを高濃度で（例えば、Ｐイオンを１〜３×１０１５  ／ｃｍ２のドーズ量にて）ドープする。
【００８７】
なお、このように低濃度と高濃度の２段階に分けて、ドープを行わなくてもよい。例えば、低濃度のドープを行わずに、オフセット構造のＴＦＴとしてもよく、ゲート電極３ａ（ゲート電極）をマスクとして、Ｐイオン・Ｂイオン等を用いたイオン注入技術によりセルフアライン型のＴＦＴとしてもよい。この不純物のドープにより、ゲート電極３ａは更に低抵抗化される。
【００８８】
次に、ゲート電極３ａ上に、例えば、ＴＥＯＳガス、ＴＥＢガス、ＴＭＯＰガス等を用いた常圧又は減圧ＣＶＤ法等により、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧ等のシリケートガラス膜、窒化シリコン膜や酸化シリコン膜からなる第１層間絶縁膜４１を形成する（ステップＳ３７）。この第１層間絶縁膜４１の膜厚は、例えば約５００〜２０００ｎｍ程度とする。ここで好ましくは、８００°Ｃ程度の高温でアニール処理し、第１層間絶縁膜４１の膜質を向上させておく。
【００８９】
次に、ステップＳ３８において、第１層間絶縁膜４１に対する反応性イオンエッチング、反応性イオンビームエッチング等のドライエッチングにより、コンタクトホール８３及びコンタクトホール８８１を開孔する。この際、前者は半導体層１ａの高濃度ドレイン領域１ｅに通ずるように、後者は中継電極７１９へ通ずるように、それぞれ形成される。
【００９０】
次に、ステップＳ３９においては、第１層間絶縁膜４１上に、Ｐｔ等の金属膜やポリシリコン膜を、減圧ＣＶＤやスパッタリングにより、１００〜５００ｎｍ程度の膜厚に成膜して、所定パターンをもつ下部電極７１の前駆膜を形成する。この場合の金属膜の成膜は、コンタクトホール８３及びコンタクトホール８８１の両者が埋められるように行われ、これにより、高濃度ドレイン領域１ｅ及び中継電極７１９と下部電極７１との電気的接続が図られる。
【００９１】
次いで、下部電極７１上に、誘電体膜７５の前駆膜を形成する。この誘電体膜７５は、絶縁膜２の場合と同様に、一般にＴＦＴゲート絶縁膜を形成するのに用いられる各種の公知技術により形成可能である。酸化シリコン膜７５ａは前述の熱酸化、或いはＣＶＤ法等によって形成され、その後に、窒化シリコン膜７５ｂが減圧ＣＶＤ法等によって形成される。この誘電体膜７５は、薄くする程、蓄積容量７０は大きくなるので、結局、膜破れなどの欠陥が生じないことを条件に、膜厚５０ｎｍ以下のごく薄い絶縁膜となるように形成すると有利である。次に、誘電体膜７５上に、ポリシリコン膜やＡＬ（アルミニウム）等の金属膜を、減圧ＣＶＤ又はスパッタリングにより、約１００〜５００ｎｍ程度の膜厚に成膜して、容量電極３００の前駆膜を形成する。
【００９２】
次に、下部電極７１、誘電体膜７５及び容量電極３００の前駆膜を一挙にパターニングして、下部電極７１、誘電体膜７５及び容量電極３００を形成して、蓄積容量７０を完成させる。
【００９３】
次に、例えば、ＴＥＯＳガス等を用いた常圧又は減圧ＣＶＤ法により、好ましくはプラズマＣＶＤ法により、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧ等のシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等からなる第２層間絶縁膜４２を形成する（ステップＳ４０）。容量電極３００にアルミニウムを用いた場合には、プラズマＣＶＤで低温成膜する必要がある。この第２層間絶縁膜４２の膜厚は、例えば約５００〜１５００ｎｍ程度とする。次に、ステップＳ４１において、第２層間絶縁膜４２に対する反応性イオンエッチング、反応性イオンビームエッチング等のドライエッチングにより、コンタクトホール８１、８０１及び８８２を開孔する。この際、コンタクトホール８１は半導体層１ａの高濃度ソース領域１ｄに通ずるように、コンタクトホール８０１は容量電極３００へ通ずるように、また、コンタクトホール８８２は中継電極７１９に通ずるように、それぞれ形成される。
【００９４】
次に、ステップＳ４２において、第２層間絶縁膜４２上の全面に、スパッタリング等により、遮光性のアルミニウム等の低抵抗金属や金属シリサイド等を金属膜として、約１００〜５００ｎｍ程度の厚さ、好ましくは約３００ｎｍに堆積する。そして、フォトリソグラフィ及びエッチングにより、所定パターンをもつデータ線６ａを形成する。この際、当該パターニング時においては、シールド層用中継層６ａ１及び第２中継層６ａ２もまた同時に形成される。シールド層用中継層６ａ１は、コンタクトホール８０１を覆うように形成されるとともに、第２中継層６ａ２は、コンタクトホール８８２を覆うように形成されることになる。
【００９５】
次に、これらの上層の全面にプラズマＣＶＤ法等によって窒化チタンからなる膜を形成した後、これがデータ線６ａ上にのみ残存するように、パターニング処理を実施する。ただし、該窒化チタンからなる層をシールド層用中継層６ａ１及び第２中継層６ａ２上にも残存するように形成してよいし、場合によってはウェハ基板１３１の全面に関して残存するように形成してもよい。また、アルミニウムの成膜時に同時に成膜して、一括してエッチングしても良い。
【００９６】
次に、データ線６ａ等の上を覆うように、例えばＴＥＯＳガス等を用いた常圧又は減圧ＣＶＤ法により、好ましくは低温成膜できるプラズマＣＶＤ法により、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧ等のシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等からなる第３層間絶縁膜４３を形成する（ステップＳ４３）。この第３層間絶縁膜４３の膜厚は、例えば約５００〜３５００ｎｍ程度とする。
【００９７】
次に、ステップＳ４４において、図５に示すように、第３層間絶縁膜４３を例えばＣＭＰを用いて平坦化する。
【００９８】
次に、ステップＳ４５において、第３層間絶縁膜４３に対する反応性イオンエッチング、反応性イオンビームエッチング等のドライエッチングにより、コンタクトホール８０３及び８０４を開孔する。この際、コンタクトホール８０３は前記のシールド層用中継層６ａ１に通ずるように、また、コンタクトホール８０４は第２中継層６ａ２に通ずるように、それぞれ形成されることになる。
【００９９】
次に、ステップＳ４６において、第３層間絶縁膜４３の上には、スパッタリング法、或いはプラズマＣＶＤ法等により、シールド層４００を形成する。ここでまず、第３層間絶縁膜４３の直上には、例えばアルミニウム等の低抵抗な材料から下層膜を形成し、次いで、この下層膜上に、例えば窒化チタン等その他後述の画素電極９ａを構成するＩＴＯ膜と電蝕を生じない材料から上層膜を形成し、最後に、下層膜及び上層膜をともにパターニングすることで、２層構造を有するシールド層４００が形成される。なお、この際、シールド層４００とともに、第３中継電極４０２もまた形成される。
【０１００】
なお、後述するように、シールド層４００と同一の成膜工程において、ウェハ基板１３１の端部にも配線層１３２が形成される。
【０１０１】
次に、例えばＴＥＯＳガス等を用いた常圧又は減圧ＣＶＤ法により、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧ等のシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等からなる第４層間絶縁膜４４を形成する（ステップＳ４７）。この第４層間絶縁膜４４の膜厚は、例えば約５００〜１５００ｎｍ程度とする。
【０１０２】
次に、ステップＳ４８において、図５に示すように、第４層間絶縁膜４４を例えばＣＭＰを用いて平坦化する。次いで、第４層間絶縁膜４４に対する反応性イオンエッチング、反応性イオンビームエッチング等のドライエッチングにより、コンタクトホール８９を開孔する（ステップＳ４９）。この際、コンタクトホール８９は前記の第３中継電極４０２に通ずるように形成されることになる。
【０１０３】
次に、第４層間絶縁膜４４上に、スパッタ処理等により、ＩＴＯ膜等の透明導電性膜を、約５０〜２００ｎｍの厚さに堆積する。そして、フォトリソグラフィ及びエッチングにより、画素電極９ａを形成し（ステップＳ５０）、最後にＰＡＤを形成する（ステップＳ５１）。
【０１０４】
図１は画素電極９ａとなるＩＴＯ膜の形成工程及びＰＡＤの形成工程を具体的に示すフローチャートである。また、図６はウェハ基板１３１外周部近傍における断面構造を示している。なお、図６においては、図面を簡略化するために、ウェハ基板１３１と配線層１３２（図５のシールド層４００に相当）との間の成膜層及び層間絶縁膜等は図示を省略している。
【０１０５】
上述したように、ウェハ基板１３１の外周部近傍においては、シールド層４００の形成工程と同一の成膜工程によって、配線層１３２が延設されている。この配線層１３２上には、上述した第４層間絶縁膜１３２（図５の層間絶縁膜４４と同一膜）が全面に形成されている。
【０１０６】
図１のステップＳ１  のコンタクトホールの形成工程は、図９のステップＳ４９におけるコンタクトホール形成工程と同一の工程を示している。上述したように、画素電極９ａとなるＩＴＯ膜と下層の第３中継電極４０２とを電気的に接続するためのコンタクトホール８９を開孔する。次のステップＳ２  では、コンタクトホールの形成に用いたレジストマスクを剥離する。
【０１０７】
次いで、ステップＳ３  において、層間絶縁膜１３２（４４）の全面にＩＴＯ膜１３４を形成する。図８（ａ）は各種成膜処理に用いるスパッタ処理を説明するためのものである。図８（ａ）に示すように、スパッタ処理においては、ウェハ基板１３１上に、ウェハ基板１３１の中央部が開口したマスク１４６（斜線部）を介してターゲット１４５を配置する。ターゲット１４５に電圧を印加して、ウェハ基板１３１上に膜１４７を形成する。ＩＴＯ用のターゲットを用いることで、ＩＴＯ膜１３４が成膜される。マスク１４６は、スパッタ処理の範囲をウェハ基板１３１内に制限するものである。このマスク１４６が設けられていることから、ウェハ基板１３１の外周部近傍においては、ＩＴＯ膜１３４の組成比が異常なものとなる。図６（ａ）は層間絶縁膜１３３（４４）上の全面にＩＴＯ膜１３４が形成された状態を示している。
【０１０８】
次に、ステップＳ４  において、フォトリソグラフィ工程が実施されて、ＩＴＯ膜１３４上にレジスト１３６が形成される。この場合には、レジスト１３６は、露光器への搬送途中における剥がれを防止するために、エッジリンスが実施されて、ウェハ基板１３１の外周部近傍におけるレジスト１３６は除去されている。次いで、レジスト１３６は画素電極９ａの形状に合わせてマスクパターンとしてパターン化され、次いでドライエッチング工程が実施される（ステップＳ５  ）。
【０１０９】
図６（ｂ）はＩＴＯ膜１３４に対するドライエッチング工程時におけるウェハ基板１３１の外周部近傍の状態を示している。ウェハ基板１３１の外周部のレジスト１３５ｂ上には、クランプ１３７が配置されている。クランプ１３７はウェハ基板１３１を固定するものである。図８（ｂ）は斜線部によって、ＩＴＯ膜１３４に対するエッチング工程時にクランプ１３７によって被覆される領域１４１を示している。クランプ１３７によってウェハ基板１３１の外周部が被覆された状態で、エッチングが実施される。これにより、ＩＴＯ膜１３４はパターニングされてＩＴＯ膜１３５（画素電極９ａ）が形成される。また、ウェハ基板１３１外周部はクランプ１３７によって被覆されているので、この部分はエッチングされずにＩＴＯ膜１３５ｂが残る。次のステップＳ６  においては、レジスト１３６が剥離される。
【０１１０】
次に、ステップＳ７  においてＰＡＤ形成のためのフォトリソグラフィ工程が実施される。即ち、ＩＴＯ膜１３５（９ａ）の下層に形成されている配線層１３２（４００）を露出させるための開孔部を形成する。この開孔部を除く部分にレジスト１３８をパターン形成する。
【０１１１】
図６（ｃ）はこの状態を示している。本実施の形態においては、図６（ｃ）に示すように、レジスト１３８はウェハ基板１３１の外周部において、残ったＩＴＯ膜１３５ｂの外側の領域まで延設させて、層間絶縁膜１３３（４４）を被覆するように形成されるようになっている。また、レジスト１３８の形成時においても、ウェハ基板１３１の外周部近傍において、エッジリンスを実施する。この場合には、レジスタと１３８を、層間絶縁膜１３３（４４）が被覆されるように形成する必要から、エッジリンスに際してレジスト１３８を完全に除去するのではなく、膜厚を薄くするように実施する。
【０１１２】
次に、ステップＳ８  において、ウェットエッチング工程が実施されて、開孔部１３９（図６（ｄ））が形成される。次に、ステップＳ９  において、レジスト１３８が剥離される。こうして、図６（ｄ）に示す状態となる。
【０１１３】
図８（ｄ）に示すように、ウェハ基板１３１の外周部近傍においては、層間絶縁膜１３３（４４）上にＩＴＯ膜１３５ｂが残っている。層間絶縁膜１３３（４４）はステップＳ８  のエッチング工程に際して、レジスト１３８によって覆われており、エッチングされることが防止される。これにより、ウェハ基板１３１の外周部近傍のＩＴＯ膜１３５ｂの底面が露出することなく、層間絶縁膜１３３（４４）によって支持される。従って、ＩＴＯ膜１３５ｂの膜質が不良であっても、このＩＴＯ膜１３５ｂは剥がれにくくなる。
【０１１４】
ステップＳ１０においては電気特性が検査され、ステップＳ１１においてスクラブ洗浄が行われる。ステップＳ１１のスクラブ洗浄に際して、ウェハ基板１３１の外周部近傍のＩＴＯ膜１３５ｂは剥がれにくくなっていることから、この部分のＩＴＯ膜１３５ｂが剥がれて異物としてウェハ基板１３１上に再付着することが防止される。
【０１１５】
なお、当該電気光学装置を、反射型として用いる場合には、ＡＬ等の反射率の高い不透明な材料によって画素電極９ａを形成してもよい。次に、画素電極９ａの上に、ポリイミド系の配向膜の塗布液を塗布した後、所定のプレティルト角をもつように、かつ所定方向でラビング処理を施すこと等により、配向膜１６が形成される。
【０１１６】
一方、対向基板２０については、ガラス基板等がまず用意され、額縁としての遮光膜５３が、例えば金属クロムをスパッタした後、フォトリソグラフィ及びエッチングを経て形成される。なお、これらの遮光膜５３は、導電性である必要はなく、Ｃｒ、Ｎｉ、ＡＬ等の金属材料のほか、カーボンやＴｉをフォトレジストに分散した樹脂ブラック等の材料から形成してもよい。
【０１１７】
次に、対向基板２０の全面にスパッタ処理等により、ＩＴＯ膜等の透明導電性膜を、約５０〜２００ｎｍの厚さに堆積することにより、対向電極２１を形成する。さらに、対向電極２１の全面にポリイミド系の配向膜の塗布液を塗布した後、所定のプレティルト角をもつように、かつ所定方向でラビング処理を施すこと等により、配向膜２２が形成される。
【０１１８】
次に、ウェハ基板１３１に形成された各ＴＦＴ基板１０の４辺に沿ってシール材５２を形成すると共に、シール材５２の４隅に上下導通材１０６を形成して、配向膜１６及び２２が対面するように、各ＴＦＴ基板１０と各対向基板２０とを対向させてシール材５２により貼り合わされる。上下導通材１０６は下端においてＴＦＴ基板１０の上下導通端子１０７に接触し、上端において対向基板２０の共通電極２１に接触する。
【０１１９】
そして、真空吸引等により、両基板間の空間に、例えば複数種のネマテッィク液晶を混合してなる液晶が吸引されて、所定層厚の液晶層５０が形成される。そして、ＴＦＴ基板１０及び対向基板２０とによる液晶パネルを、ウェハ基板１３１から分断する。
【０１２０】
なお、シール材５２は、両基板を貼り合わせるため、例えば紫外線硬化樹脂、熱硬化樹脂等からなり、紫外線、加熱等により硬化させられたものである。また、このシール材５２中には、本実施形態における液晶装置を、液晶装置がプロジェクタ用途のように小型で拡大表示を行う液晶装置に適用するのであれば、両基板間の距離（基板間ギャップ）を所定値とするためのグラスファイバ、あるいはガラスビーズ等のキャップ材（スペーサ）が散布されている。あるいは、当該液晶装置を液晶ディスプレイや液晶テレビのように大型で等倍表示を行う液晶装置に適用するのであれば、このようなギャップ材は、液晶層５０中に含まれてよい。
【０１２１】
なお、走査線１１ａ及びゲート電極３ａに供給される走査信号遅延が問題にならないのならば、走査線駆動回路１０４は片側だけでもよいことは言うまでもない。また、データ線駆動回路１０１を画像表示領域１０ａの辺に沿って両側に配列してもよい。
【０１２２】
また、ＴＦＴ基板１０上には、これらのデータ線駆動回路１０１、走査線駆動回路１０４等に加えて、複数のデータ線６ａに画像信号を所定のタイミングで印加するサンプリング回路、複数のデータ線６ａに所定電圧レベルのプリチャージ信号を画像信号に先行して各々供給するプリチャージ回路、製造途中や出荷時の当該電気光学装置の品質、欠陥等を検査するための検査回路等を形成してもよい。
【０１２３】
また、上述した実施形態においては、データ線駆動回路１０１及び走査線駆動回路１０４をウェハ基板１３１上に設ける代わりに、例えばＴＡＢ（Ｔａｐｅ  Ａｕｔｏｍａｔｅｄ  Ｂｏｎｄｉｎｇ）基板上に実装された駆動用ＬＳＩに、ウェハ基板１３１の周辺部に設けられた異方性導電フィルムを介して電気的及び機械的に接続するようにしてもよい。また、対向基板２０の投射光が入射する側及びウェハ基板１３１の出射光が出射する側には、それぞれ、例えばＴＮ（Ｔｗｉｓｔｅｄ  Ｎｅｍａｔｉｃ）モード、ＶＡ（Ｖｅｒｔｉｃａｌｌｙ  Ａｌｉｇｎｅｄ）モード、ＰＤＬＣ（Ｐｏｌｙｍｅｒ  Ｄｉｓｐｅｒｓｅｄ  Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ）モード等の動作モードや、ノーマリーホワイトモード・ノーマリーブラックモードの別に応じて、偏光フィルム、位相差フィルム、偏光板等が所定の方向で配置される。
【０１２４】
また、上記実施の形態おいては、液晶装置用基板の例について説明したが、導電性材料と層間絶縁膜との積層構造を有する半導体基板等にも適用可能であることは明らかである。
【０１２５】
このように本実施の形態においては、ＩＴＯ膜のドライエッチング後に実施されるウェットエッチングに際して、レジストをウェハ基板の外周部においても層間絶縁膜が覆われるようにＩＴＯ膜の外側まで形成しており、ウェットエッチングに際して基板外周部のＩＴＯ膜の下方の層間絶縁膜が除去されることを防止して、この部分のＩＴＯ膜の膜剥がれによる異物の混入を阻止することができる。これりより、隣接する画素電極同士の短絡等の素子不良の発生を防止することができる。
【０１２６】
（実施例）
図１０はウェハ基板の外周部近傍におけるＩＴＯ膜の剥がれを有効に防止するための条件の例を示している。図１０は図６のウェハ基板１３１の外周部近傍に形成されたＩＴＯ膜１３５ｂの膜厚及び層間絶縁膜１３３（４４）に対するレジスト外周位置を、スパッタ処理によって形成されたＩＴＯ膜１３５ｂの最外周端からの距離の範囲によって示している。
【０１２７】
図１０に示すように、ＩＴＯ膜１３５ｂの膜厚が厚いほど、また、層間絶縁膜１３３（４４）の膜厚が薄い程、レジストをＩＴＯ膜の最外周端からより外側に形成する。
【０１２８】
尚、本発明によって製造される電気光学装置用基板は液晶装置用基板に限るものでなく、有機エレクトロルミネッセンス装置や無機エレクトロルミネッセンス装置のエレクトロルミネッセンス装置、電気泳動装置等に用いられる基板にも適用できることは言うまでも無い。また、１枚のウェハ基板上に複数のＴＦＴ基板を形成する例について説明したが、１枚のウェハ基板上に１つの電気光学装置用基板を形成する場合にも同様に適用可能である。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る基板の製造方法を示すフローチャート。
【図２】本実施の形態において製造した電気光学装置用基板を用いて構成した液晶装置をその上に形成された各構成要素と共に対向基板側から見た平面図。
【図３】素子基板と対向基板とを貼り合わせて液晶を封入する組立工程終了後の液晶装置を、図２のＨ−Ｈ’線の位置で切断して示す断面図。
【図４】図２及び図３に示す液晶装置の画素領域を構成する複数の画素における各種素子、配線等の等価回路図。
【図５】図２及び図３に示す液晶装置の画素構造を詳細に示す断面図。
【図６】ＩＴＯ膜及びＰＡＤの形成方法を断面図によって工程順に示す工程図。
【図７】アレイ製造時のウェハ基板を示す説明図。
【図８】ＩＴＯ膜の成膜工程及びエッチング工程を説明するための説明図。
【図９】液晶装置用基板の製造方法を示すフローチャート。
【図１０】有効なレジストの形成範囲を示す図表。
【図１１】従来例の問題点を説明するための説明図。
【符号の説明】
Ｓ４  …ＩＴＯスパッタ工程、Ｓ５  …ＩＴＯフォト工程、Ｓ６  …ＩＴＯエッチング工程、Ｓ８  …ＰＡＤフォト工程、Ｓ９  …ＰＡＤエッチング工程。
【図１】
2004309848.tif 000003
【図２】
2004309848.tif 000004
【図３】
2004309848.tif 000005
【図４】
2004309848.tif 000006
【図５】
2004309848.tif 000007
【図６】
2004309848.tif 000008
【図７】
2004309848.tif 000009
【図８】
2004309848.tif 000010
【図９】
2004309848.tif 000011
【図１０】
2004309848.tif 000012
【図１１】
2004309848.tif 000013