(57)【要約】【課題】リセットＩＣの故障発生を容易に検出でき、システムの安全性が確保される制御機器用リセットＩＣの故障検出回路を提供する。【解決手段】各々に故障検出ＩＣ１１，１２を備えたリセットＩＣ９，１０を設け、故障検出ＩＣ１１，１２は相互監視機能を持ち、一方のリセットＩＣの故障により該故障検出ＩＣのリセット動作が正常に行われずリセット解除後の動作が不安定になった場合、もう一方のリセット動作が正常に行われた故障検出ＩＣが相互監視により動作不良を検出することでリセットＩＣの故障を検出し、リセットＩＣ故障検出信号１６，１７を制御機器内部回路ＩＣ１のリセット信号として使用し、前記故障検出ＩＣが相互監視により正常にリセット動作が完了したのを確認した場合のみ、制御機器内部回路ＩＣ１が必要とするリセットパルス幅以上を経た後、リセット解除するようにした。【選択図】      図１
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【特許請求の範囲】
【請求項１】
内部ＩＣを備えた制御機器用リセットＩＣの故障検出回路であって、前記リセットＩＣの故障を検出するために各々に故障検出ＩＣを備えた二重化されたリセットＩＣを備え、前記故障検出ＩＣは相互監視機能を持ち、一方のリセットＩＣの故障により該故障検出ＩＣのリセット動作が正常に行われずリセット解除後の動作が不安定になった場合、もう一方のリセット動作が正常に行われた故障検出ＩＣが相互監視により動作不良を検出することで前記リセットＩＣの故障を検出し、前記リセットＩＣ故障検出信号として外部に出力することを特徴とする制御機器用リセットＩＣの故障検出回路。
【請求項２】
前記リセットＩＣ故障検出信号を前記制御機器内部回路ＩＣのリセット信号として使用し、前記故障検出ＩＣが相互監視により正常にリセット動作が完了したのを確認した場合のみ、前記制御機器内部回路ＩＣが必要とするリセットパルス幅以上を経た後リセット解除することを特徴とする請求項１記載の制御機器用リセットＩＣの故障検出回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は制御機器用のリセットＩＣの故障検出回路に関する。
【０００２】
【従来の技術】
図５のようなリセットＩＣを備えた制御機器回路は公知である（例えば、特許文献１参照）。
【０００３】
【特許文献１】
特開平１０−７０５５９号公報
【０００４】
このようなリセットＩＣを備えた制御機器回路において、１はリセットが必要な内部回路ＩＣ、２はリセット信号ＲＥＳＥＴ＊（４）を発生するリセットＩＣであり、ＶＣＣ電源（３）が所定の電圧に達した時点から所定の時間ＲＥＳＥＴ＊（４）信号をＬＯＷの後、ＨＩＧＨにすることで内部回路ＩＣ（１）のリセット動作を行なうようにしている。
図６はこの回路の動作を説明したものである。
リセットＩＣ（２）は電源ＶＣＣ（３）が所定の電圧に達した時点からリセット信号（ＲＥＳＥＴ＊（４））を所定時間（Ｔｒｅｓ（６））ＬＯＷとして出力する。このときＴｒｅｓ（６）は内部回路ＩＣ（１）が必要とするリセットパルス幅（Ｔｉｃ＿ｒｅｓ（５））より長くなければならない（Ｔｒｅｓ（６））＞（Ｔｉｃ＿ｒｅｓ（５））。その後ＲＥＳＥＴ＊（４）信号は解除（ＨＩＧＨ）され内部回路ＩＣ（１）は正常起動される。
【０００５】
【発明が解決しようとする課題】
ところが、図５に示す従来技術ではリセットＩＣ（２）が故障により図７に示すようにＴｉｃ＿ｒｅｓ（５）よりも早くＲＥＳＥＴ＊（４）信号を解除してしまうと、内部回路ＩＣ（１）を正常にリセットできず回路が誤動作する可能性があり安全性に問題があった。
また、制御機器システムが正常に起動されないことから、ソフトウェアによる自己診断機能等も使用できず故障個所の特定に時間がかかっていた。
そこで、本発明は、これらの課題を解決するためになされたもので、制御機器の誤動作を防止し安全性を確保すると共にリセットＩＣの故障を容易に発見できるようにすることを目的とする。
【０００６】
【課題を解決するための手段】
上記問題を解決するため、内部回路ＩＣを備えた制御機器用リセットＩＣの故障検出回路の第１の発明は、前記リセットＩＣの故障を検出するために各々に故障検出ＩＣを備えた二重化されたリセットＩＣを備え、前記故障検出ＩＣは相互監視機能を持ち、一方のリセットＩＣの故障により該故障検出ＩＣのリセット動作が正常に行われずリセット解除後の動作が不安定になった場合、もう一方のリセット動作が正常に行われた故障検出ＩＣが相互監視により動作不良を検出することで前記リセットＩＣの故障を検出し、前記リセットＩＣ故障検出信号として外部に出力することを特徴とする。
このような構成にすることにより、いずれかのリセットＩＣの故障発生を容易に検出できるようになる。
また、第２の発明は、前記リセットＩＣ故障検出信号を前記制御機器内部回路ＩＣのリセット信号として使用し、前記故障検出ＩＣが相互監視により正常にリセット動作が完了したのを確認した場合のみ、前記制御機器内部回路ＩＣが必要とするリセットパルス幅以上を経た後リセット解除することを特徴とする。
このような構成にすることにより、リセットＩＣ正常時は内部回路ＩＣを正常にリセット起動させ、リセットＩＣ故障時は制御機器内部ＩＣのリセットが解除されないことになるので、システムが起動されないことからシステムの安全性が確保されることとなる。
【０００７】
【発明の実施の形態】
以下、本発明の実施形態について図に基づいて詳細に説明する。
図１は本発明の第１の実施形態に係る制御機器回路である。
図において、１は内部回路のリセットが必要な内部回路ＩＣであり、リセット信号ＲＥＳＥＴ＊（４）がリセット端子に入力されることによりリセットされる。
９は二重化された第１リセットＩＣ、１０は二重化された第２リセットＩＣであり、ＶＣＣ電源（３）が所定の電圧に達すると第１リセット信号ＲＥＳＥＴ＊（１４）、第２リセット信号ＲＥＳＥＴ＊（１５）を各々出力する。
１１は第１故障検出ＩＣ、１２は第２故障検出ＩＣであり、後述する相互監視することにより互いの正常動作を相互確認する。
１６は相互確認の結果故障があったことを示す第２リセットＩＣ故障検出信号及び１７は相互確認の結果故障があったことを示す第１リセットＩＣ故障検出信号である。
１３は第１リセットＩＣ故障検出信号（１７）と第２リセットＩＣ故障検出信号（１６）とのＯＲをとるＯＲ素子である。
１８は外部にリセットＩＣの異常を知らせるリセットＩＣ故障検出信号である。
１９は第１故障検出ＩＣ（１１）が初期化完了時に第２故障検出ＩＣ（１２）に初期化完了状態を知らせることで相互監視を行なうための信号、２０は逆に第２故障検出ＩＣ（１２）が初期化完了時に第１故障検出ＩＣ（１１）に初期化完了状態を知らせることで相互監視を行なうための信号である。
図２は故障検出ＩＣの行う処理シーケンスを示すもので、（ａ）は第１故障検出ＩＣ（１１）の、（ｂ）は第２故障検出ＩＣ（１２）のそれぞれ行う処理シーケンスを示している。
図３は本発明の正常時の波形である。
【０００８】
まず、正常時の動作を図１〜図３に従って説明する。
図１のＶＣＣ電源（３）が所定の電圧に達すると、第１リセットＩＣ（９）及び第２リセットＩＣ（１０）はそれぞれ第１リセット信号ＲＥＳＥＴ＊（１４）及びＲＥＳＥＴ２＊（１５）を、所定の時間（Ｔｒｅｓ（６）、図３）だけＬＯＷレベルで出力する（図２の▲１▼の処理）。
図３のＴｒｅｓ（６）の時間は、第１故障検出ＩＣ（１１）及び第２故障検出ＩＣ（１２）が初期化処理に必要とするリセットパルス幅（Ｔｄｅｔ＿ｒｅｓ（７））より長い時間に設定する必要があり、これより短い時間では第１故障検出ＩＣ（１１），第２故障検出ＩＣ（１２）が誤動作する可能性がある（図２の▲２▼の処理）。
第１リセット信号ＲＥＳＥＴ＊（１４）及び第２リセット信号ＲＥＳＥＴ＊（１５）の解除（ＨＩＧＨ）後（図２の▲３▼の処理）、第１故障検出ＩＣ（１１）及び第２故障検出故障検出ＩＣ（１２）は初期化完了を互いに知らせることで相互監視を行なうため、相互監視信号１９，２０（図１）を各々出力する（図２の▲４▼の処理）。
第１故障検出ＩＣ（１１）は第２故障検出ＩＣ（１２）が出力する相互監視信号（１９）をチェックし、また第２故障検出ＩＣ（１２）は第１故障検出ＩＣ（１１）が出力する相互監視信号（２０）をチェックする（図２の▲５▼▲６▼の処理）。
以上の処理が正常に行われた場合、図１の内部回路ＩＣ（１）にリセットをかけるため第１故障検出ＩＣ（１１）、第２故障検出ＩＣ（１２）は内部回路ＩＣ（１）が必要とするリセットパルス幅（Ｔｉｃ＿ｒｅｓ（５））以上、第２リセットＩＣ故障検出信号（１６）及び第１リセットＩＣ故障検出信号（１７）をＬＯＷのまま所定時間（Ｔｒｅｓ＿Ａ（８）、図３）保持する（図２の▲８▼の処理）。
その後、内部回路ＩＣ（１）のリセットを解除し、システムを正常起動させると共に、リセット処理が正常に行われたことを知らせるため第２リセットＩＣ故障検出信号（１６）及び第１リセットＩＣ故障検出信号（１７）をＨＩＧＨで出力する（図２の▲９▼の処理）。
ＯＲ素子（１３）にてＯＲされ、リセットＩＣ故障検出信号（１８）をＨＩＧＨで出力し、異常が無かったことを外部に知らせると共に、リセット信号ＲＥＳＥＴ＊（４）信号により、内部回路ＩＣ（１）のリセットを解除し制御機器内部回路を起動させる。
【０００９】
一方、図４は本発明の異常時の波形である。
次に異常時の動作を図１、図２、および図４に従い説明する。
ここでは第２リセットＩＣ（１０）が故障したことを例にする。
ＶＣＣ電源（３）が所定の電圧に達した後、第１リセット信号ＲＥＳＥＴ１＊（１４）は正常に出力されたが、第２リセット信号ＲＥＳＥＴ２＊（１５）が故障検出ＩＣのリセットパルス幅（Ｔｄｅｔ＿ｒｅｓ）（７、図４）よりも短い時間でリセット解除（ＨＩＧＨ）されてしまった場合、第２故障検出ＩＣ（１２）は誤動作し、初期化処理完了による相互監視信号（２０）を出力（図２の▲４▼の処理）することができない。
一方、第１故障検出ＩＣ（１１）は第１リセット信号ＲＥＳＥＴ１＊（１４）解除（ＨＩＧＨ）後、正常に起動され相互監視信号チェック（２０）を行い（図２の▲５▼の処理）、タイムアウト（図２の▲６▼の処理）により、第２故障検出ＩＣ（１２）の異常を検出し、第２リセットＩＣ故障検出信号（１６）として異常（ＬＯＷ）出力する（図２の▲７▼の処理）。
ＯＲ素子（１３）を介して外部にリセットＩＣ故障検出信号（１８）を異常（ＬＯＷ）として出力すると共に、内部回路ＩＣ（１）へのリセット信号ＲＥＳＥＴ＊（４）は解除されないためシステムは起動せず安全性が確保される。
【００１０】
【発明の効果】
以上述べたように、本発明により安全性が要求される制御機器において、リセットＩＣが故障した場合、リセットＩＣの二重化及び、制御機器内部回路のリセットＩＣの故障を検出し外部に出力することで、制御機器の誤動作を防止し安全性を確保すると共にリセットＩＣ故障の発見を容易にすることが可能となる。
【図面の簡単な説明】
【図１】本発明の制御機器回路である。
【図２】故障検出ＩＣの行う処理シーケンスを示すもので、（ａ）は第１故障検出ＩＣ（１１）の、（ｂ）は第２故障検出ＩＣ（１２）のそれぞれ行う処理シーケンスを示している。
【図３】本発明の正常時の波形である。
【図４】本発明の異常時の波形である。
【図５】従来の制御機器回路である。
【図６】従来の正常時の波形である。
【図７】従来の異常時の波形である。
【符号の説明】
１：制御機器内部回路ＩＣ
２：リセットＩＣ
３：ＶＣＣ電源
４：内部回路ＩＣへのＲＥＳＥＴ＊信号
５：内部回路ＩＣが必要とするリセットパルス幅（Ｔｉｃ＿ｒｅｓ）
６：リセットＩＣ及び、第１および第２リセットＩＣが生成するリセット信号のパルス幅（Ｔｒｅｓ）
７：第１および第２故障検出ＩＣが必要とするリセットパルス幅（Ｔｄｅｔ＿ｒｅｓ）
８：第１および第２故障検出ＩＣが生成するリセット信号のパルス幅（Ｔｒｅｓ＿Ａ）
９：第１リセットＩＣ
１０：第２リセットＩＣ
１１：第１故障検出ＩＣ
１２：第２故障検出ＩＣ
１３：ＯＲ素子
１４：第１リセットＩＣのリセット信号（ＲＥＳＥＴ１＊）
１５：第２リセットＩＣのリセット信号（ＲＥＳＥＴ２＊）
１６：第２リセットＩＣ故障検出信号
１７：第１リセットＩＣ故障検出信号
１８：リセットＩＣ故障検出信号
１９：相互監視信号（第１故障検出ＩＣ（１１）の初期化完了）
２０：相互監視信号（第２故障検出ＩＣ（１２）の初期化完了）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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