(57)【要約】【課題】マルチビーム方式のレーザビームプリンタにおいて、シングルビームのときの描画データのままで、シッパーでデータを読むときに１度のメモリリクエストで２ライン分読み込み、パフォーマンスを低下させない事を目的とする。【解決手段】バンドメモリに描画データを書き込む際に奇数ライン偶数ライン同じＲＯＷアドレスになるようにバンド幅を設定して、１度のメモリアクセスで奇数ライン偶数ラインを交互に読み込むメモリコントローラを持ち、奇数、偶数ライン用のＦＩＦＯとシッパー回路を持を同時にシッピングしていく。【選択図】　　　　図１
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【特許請求の範囲】
【請求項１】
画像データを記憶する記憶手段と前記記憶手段により記憶を開始するタイミングを制御する制御手段を備え、その記憶された画像を印字データとして出力していく手段を有し、またそのタイミングを制御する手段を持つ印刷制御装置で、同時間に２つのレーザ光を照射し印字するマルチビーム法を採用しているレーザビームプリンタにおいて画像データを記憶する手段にＥＤＯタイプあるいはＦａｓｔ　ＰａｇｅタイプのＤｙｎａｍｉｃ　ＲＡＭを使用する場合において画像データを書き込む際はシングルビームの書き込み方法に準じ、同じ主走査ラインで連続したアドレスでメモリに書き込みにいく手段を有することを特徴とする印刷装置。
【請求項２】
請求項１で画像データを記憶させる際に奇数ライン、偶数ラインを１セットとしてＤＲＡＭの同じ行アドレスに画像データを記憶させる手段を有することを特徴とする印刷装置。
【請求項３】
記憶された画像データを印字データとして印字する際の制御手段において画像出力データとしてＤＲＡＭから画像データを制御読み込むときに奇数ラインと偶数ラインを交互に読み、そのデータを格納するためのＦＩＦＯ等を奇数、偶数ライン用の各々を有し、そのＦＩＦＯへの画像データの格納を１回のリクエストで行うことを特徴とする印刷装置。
【請求項４】
画像データを印字データ制御回路が読み込むときにに奇数ライン、偶数ラインを交互にＤＲＡＭから読み込み全データを同じ行アドレス内からを読み込むことを特徴とする印刷装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、マルチビーム方式等を採用しかつ画像データを記憶する手段にＥＤＯもしくはＦａｓｔ　Ｐａｇｅ　ＭｏｄｅのＤＲＡＭを採用したレーザビームプリンターに関するものである。
【０００２】
【従来の技術】
１）従来、シングルビーム方式のレーザビームプリンタで画像出力データを制御回路が読み込むときに主走査方向に数ワード単位でデータを読み込んでいた。
【０００３】
２）またマルチビーム方式のレーザビームプリンタでは奇数ライン、偶数ラインの各ライン単位でダイレクトメモリアクセス用の２チャンネルを持ち奇数ライン、偶数ライン交互にダイレクトメモリアクセスのリクエストを発生させメモリから画像データを取り込み奇数ライン、偶数ラインの各ＦＩＦＯ等にデータを格納し、各々の独立したシッパー回路でシッピングを行っていた。
【０００４】
３）または画像データをメモリに記憶させる際に奇数ライン、偶数ラインの１ワード単位で交互にメモリアドレスをインクリメントさせていき、画像データを出力する際も同じように奇数ラインの１ワード目、偶数ラインの１ワード目、奇数ラインの２ワード目、偶数ラインの２ワード目とデータを画像出力用回路にデータを取り込む方法もあった。
【０００５】
【発明が解決しようとする課題】
しかしながら２）のマルチビームで奇数ライン、偶数ラインの各々にＤＭＡチャンネルを持ちメモリからデータを読み込んでいく場合、各ライン単位でメモリアクセスが発生し、メモリのファーストアクセスに時間がかかるためにパフォーマンスが低下してしまう。またあるいは３）のアドレスの振り方を奇数ラインと偶数ラインをペアとして考え奇数ライン、偶数ラインのワード毎に交互にアドレスをインクリメントしていく方法も考えられるが、そのようにするとシングルビームの際の画像データを書き込むソフトウェアの資産等が流用できない。つまりはシングルビームのときのアーキテクチャーを流用することができないという問題があった。
【０００６】
【課題を解決するための手段】
マルチビームのレーザビームプリンタにおいて画像データを出力するために、１）画像データをメモリに書き込む際に主走査方向に連続したメモリアドレスで書き込むメモリコントローラ手段を持ち、２）画像データを書き込むときに奇数ライン、偶数ラインを同じ行アドレスに画像データを書き込む手段を有し、３）奇数ライン、偶数ラインを読み込むときに同じ１回のダイレクトメモリアクセスリクエストでＦＩＦＯ等にデータを格納できるダイレクトメモリアクセス（ＤＭＡ）等の手段を有し、４）奇数ライン、偶数ラインを交互に同じ行アドレスから読み込むＤＭＡを持つ。
【０００７】
（作用）
１）マルチビームのレーザビームプリンタにおいてパフォーマンスを低下させずにＬＢＰに印字することが可能となる。
【０００８】
２）マルチビームのレーザビームプリンタにおいて、バンドメモリに書き込む方法は従来のシングルビームのときのように主走査方向に連続したメモリアドレスでかくために今までのソフトウェアの資産が使用できる。
【０００９】
【発明の実施の形態】
本実施形態の構成を説明する前に、本実施形態を適用するに好適なレーザビームプリンタの構成について図１〜図３を参照しながら説明する。なお、本実施形態を適用するプリンタは、レーザビームプリンタに限られるものである。
【００１０】
図１は本発明を適用可能な第１の出力装置の構成を示す断面図であり、レーザビームプリンタ（ＬＢＰ）の場合を示す。
【００１１】
図において、１５００はＬＢＰ本体であり、外部に接続されているホストコンピュータから供給される印刷情報（文字コード等）やフォーム情報あるいはマクロ命令等を入力して記憶するとともに、それらの情報に従って対応する文字パターンやフォームパターン等を作成し、記録媒体である記録紙等に像を形成する。１５０１は操作のためのスイッチおよびＬＥＤ表示器等が配されている操作パネル、１０００はＬＢＰ本体１５００全体の制御およびホストコンピュータから供給される文字情報等を解析するプリンタ制御ユニットである。このプリンタ制御ユニット１０００は、主に文字情報を対応する文字パターンのビデオ信号に変換してレーザドライバ１５０２に出力する。レーザドライバ１５０２は半導体レーザ１５０３を駆動するための回路であり、入力されたビデオ信号に応じて半導体レーザ１５０３から発射されるレーザ光１５０４をオン・オフ切り換えする。レーザ光１５０４は回転多面鏡１５０５で左右方向に振らされて静電ドラム１５０６上を走査露光する。なお、マルチビームのときはこの１５０２〜１５０５をもう１系統持ち２つのレーザで走査露光することになる。
【００１２】
これにより、静電ドラム１５０６上には文字パターンの静電潜像が形成されることになる。この潜像は、静電ドラム１５０６周囲に配設された現像ユニット１５０７により現像された後、記録紙に転写される。この記録紙にはカットシートを用い、カットシート記録紙はＬＢＰ１５００に装着した用紙カセット１５０８に収納され、給紙ローラ１５０９および搬送ローラ１５１０と搬送ローラ１５１１とにより、装置内に取り込まれて、静電ドラム１５０６に供給される。また、ＬＢＰ本体１５００には、図示しないカードスロットを少なくとも１個以上備え、内蔵フォントに加えてオプションフォントカード，言語系の異なる制御カード（エミュレーションカード）を接続できるように構成されている。
【００１３】
図２は、図１に示した第１の出力装置の制御構成を説明するブロック図である。
【００１４】
図において、１７００は記録信号を入力するインタフェース、１７０１はＭＰＵ、１７０２は前記ＭＰＵ１７０１が実行する制御プログラムやホスト印刷情報等を格納するＲＯＭ、１７０３はＤＲＡＭで、各種データ（上記記録信号やヘッドに供給される記録データ等）を保存しておく。１７０４は記録ヘッド１７０８に対する出力データの供給制御を行うゲートアレイで、インタフェース１７００，ＭＰＵ１７０１，ＤＲＡＭ１７０３間のデータの転送制御も行う。１７１０は前記記録ヘッド１７０８を搬送するためのキャリアモータ、１７０９は記録用紙搬送のための搬送モータ、１７０５は前記記録ヘッドを駆動するヘッドドライバ、１７０６は前記搬送モータ１７０９を駆動するモータドライバ、１７０７は前記キャリアモータ１７１０を駆動するモータドライバである。
【００１５】
このように構成された上記記録装置において、インタフェース１７００を介して後述するホストコンピュータ１００より入力情報が入力されると、ゲートアレイ１７０４とＭＰＵ１７０１との間で入力情報がプリント用の出力情報に変換される。そして、モータドライバ１７０６，１７０７が駆動されるとともに、ヘッドドライバ１７０５に送られた出力情報に従って記録ヘッドが駆動され印字が実行される。
【００１６】
なお、ＭＰＵ１７０１はインタフェース１７００を介して後述するホストコンピュータ１００との通信処理が可能となっており、ＤＲＡＭ１７０３に関するメモリ情報および資源データ等やＲＯＭ１７０２内のホスト印刷情報を後述するホストコンピュータ１００に通知可能に構成されている。
【００１７】
またゲートアレイ１７０４内にスムージング処理用の回路及び画像保存用のメモリが内蔵されていてもよいし、スムージング処理専用のゲートアレイ（メモリ内蔵）でもよい。また、メモリも外付けでも構わない。
【００１８】
図３は本発明の実施形態を示すプリンタ制御システムの構成を説明するブロック図である。ここでは、レーザビームプリンタ（図１）を例にして説明する。なお、本発明の機能が実行されるのであれば、単体の機器であっても、複数の機器からなるシステムであっても、ＬＡＮ等のネットワークを介して処理が行われるシステムであっても本発明を適用できることは言うまでもない。
【００１９】
図において、３０００はホストコンピュータで、ＲＯＭ３のプログラム用ＲＯＭに記憶された文書処理プログラム等に基づいて図形，イメージ，文字，表（表計算等を含む）等が混在した文書処理を実行するＣＰＵ１を備え、システムデバイス４に接続される各デバイスをＣＰＵ１が総括的に制御する。
【００２０】
また、このＲＯＭ３のプログラム用ＲＯＭには、ＣＰＵ１の制御プログラム等を記憶し、ＲＯＭ３のフォント用ＲＯＭには上記文書処理の際に使用するフォントデータ等を記憶する。２はＲＡＭで、ＣＰＵ１の主メモリ，ワークエリア等として機能する。５はキーボードコントローラ（ＫＢＣ）で、キーボード９や不図示のポインティングデバイスからのキー入力を制御する。６はＣＲＴコントローラ（ＣＲＴＣ）で、ＣＲＴディスプレイ（ＣＲＴ）１０の表示を制御する。７はディスクコントローラ（ＤＫＣ）で、ブートプログラム，種々のアプリケーション，フォントデータ，ユーザファイル，編集ファイル等を記憶するハードディスク（ＨＤ）、フロッピー（Ｒ）ディスク（ＦＤ）等の外部メモリ１１とのアクセスを制御する。８はプリンタコントローラ（ＰＲＴＣ）で、所定の双方向性インタフェース（インタフェース）２１を介してプリンタ１５００に接続されて、プリンタ１５００との通信制御処理を実行する。なお、ＣＰＵ１は、例えばＲＡＭ２上に設定された表示情報ＲＡＭへのアウトラインフォントの展開（ラスタライズ）処理を実行し、ＣＲＴ１０上でのＷＹＳＩＷＹＧを可能としている。また、ＣＰＵ１は、ＣＲＴ１０上の不図示のマウスカーソル等で指示されたコマンドに基づいて登録された種々のウインドウを開き、種々のデータ処理を実行する。
【００２１】
プリンタ１５００において、１２はプリンタＣＰＵで、ＲＯＭ１３のプログラム用ＲＯＭに記憶された制御プログラム等或いは外部メモリ１４に記憶された制御プログラム等に基づいてシステムバス１５に接続される各種のデバイスとのアクセスを総括的に制御し、印刷部インタフェース１６を介して接続される印刷部（プリンタエンジン）１７に出力情報としての画像信号を出力する。また、このＲＯＭ１３のプログラムＲＯＭには、図５、図６のフローチャートで示されるようなＣＰＵ１２の制御プログラム等を記憶する。ＲＯＭ１３のフォント用ＲＯＭには上記出力情報を生成する際に使用するフォントデータ等を記憶し、ＲＯＭ１３のデータ用ＲＯＭにはハードディスク等の外部メモリ１４が無いプリンタの場合には、ホストコンピュータ上で利用される情報等を記憶している。ＣＰＵ１２は入力部１８を介してホストコンピュータとの通信処理が可能となっており、プリンタ内の情報等をホストコンピュータ３０００に通知可能に構成されている。１９はＣＰＵ１２の主メモリ、ワークエリア等として機能するＲＡＭで、図示しない増設ポートに接続されるオプションＲＡＭによりメモリ容量を拡張することができるように構成されている。なお、ＲＡＭ１９は、出力情報展関領域、環境データ格納領域、ＮＶＲＡＭ等に用いられる。前述したハードディスク（ＨＤ）、ＩＣカード等の外部メモリ１４は、ディスクコントローラ（ＤＫＣ）２０によりアクセスを制御される。外部メモリ１４は、オプションとして接続され、フォントデータ、エミュレーションプログラム、フォームデータ等を記憶する。また、１８は前述した操作パネルで操作のためのスイッチおよびＬＥＤ表示器等が配されている。
【００２２】
また、前述した外部メモリは１個に限らず、少なくとも１個以上備え、内蔵フォントに加えてオプションフォントカード，言語系の異なるプリンタ制御言語を解釈するプログラムを格納した外部メモリを複数接続できるように構成されていても良い。さらに、図示しないＮＶＲＡＭを有し、操作パネル１５０１からのプリンタモード設定情報を記憶するようにしても良い。
【００２３】
このように構成されたプリンタ制御システムにおいて、どのようにメモリアクセスを行うか説明する。
【００２４】
図４に１例としてバンド幅３２ワード、バンド高さ４ラインのバンドに関してどのように書き込み、読み込みを行うか記載する。
【００２５】
ハードウェア、あるいはＣＰＵが介在したソフトウェアはバンドメモリに描画データを書き込むときに主走査方向に描画データを書き込んでいく。図４の場合は１ライン目の先頭が２０１０００００ｈでアドレスをインクリメントさせながら描画データを書き込んでいく。バンド幅が３２ワードなので２０１０００７Ｃｈまでデータを書き込んでいく。１ライン分が終了したら、次のラインデータを連続したアドレス２０１０００８０ｈに書き込んでいく。以上のように４ライン分のデータを書き込んでいく。
【００２６】
次にシッパー回路がどのようにメモリからシッピングデータを取り込んでいくかを説明する。シッパー回路は１ライン目の先頭である２０１０００００ｈをよみこみ、次に２ライン目の先頭の２０１０００８０ｈをよみ、次にまた１ライン目の２ワード目の２０１００００４ｈをよみ、次に２ライン目の２ワード目の２０１０００８４ｈを読み込む。このように１ライン目と２ライン目の同じワード位置を交互に読み込んでいく。なお、この読み込む単位は１ライン当たり４ワードつまりは２ライン分で８ワードでも１ライン当たり８ワードで２ラインで１６ワード分読み込んでも良い。使用するＤＲＡＭメモリはＦａｓｔ　Ｐａｇｅ　Ｔｙｐｅ　ＤＲＡＭあるいはＥＤＯ　Ｔｙｐｅ　ＤＲＡＭでもよいがＳＤＲＡＭ　Ｔｙｐｅはこの方式は不可能である。
【００２７】
ここで使用されるタイプのＤＲＡＭは８Ｍ×８ｂｉｔで４ｋｒｅｆタイプのＥＤＯ　ＤＲＡＭ４個使いとする。また１ワード４バイト（３２ｂｉｔ）構成のメモリ構成とする。
【００２８】
つまりメモリの容量は３２Ｍバイトである。この場合Ｒｏｗ　Ａｄｄｒｅｓｓは１２本、Ｃｏｌｕｍｎ　Ａｄｄｒｅｓｓは１１本とする。従って、１Ｒｏｗ　Ａｄｄｒｅｓｓあたり８ｋバイトである。Ｆａｓｔ　ＰａｇｅタイプあるいはＥＤＯタイプのＤＲＡＭの場合同じＲｏｗ　Ａｄｄｒｅｓｓの場合Ｒｏｗ　Ａｄｄｒｅｓｓを発生させる必要がなく、Ｃｏｌｕｍｎ　Ａｄｄｒｅｓｓのみを変更すればアクセス可能である。同じＲｏｗ　Ａｄｄｒｅｓｓの領域は８ｋＢ（２ｋワード）となるこのメモリアクセスに関して図５にタイミングを記載する。
【００２９】
各ライン８ワードバウンダリィとして２ラインで１６ワード読み込むとする。
【００３０】
１ライン目の１ワードのアドレスが２０１０００００ｈなのでＲｏｗ　Ａｄｄｒｅｓｓをアドレスのｂｉｔ２４〜ｂｉｔ１３まで表わし、Ｃｏｌｕｍｎ　Ａｄｄｒｅｓｓをｂｉｔ１２〜ｂｉｔ２までで表わす。従ってＲｏｗ　Ａｄｄｒｅｓｓは０８０ｈでＣｏｌｕｍｎ　Ａｄｄｒｅｓｓは１ライン目の１ワード目は０００ｈで２ライン目の１ワード目は０２０ｈとなる。Ｃｏｌｕｍｎ　Ａｄｄｒｅｓｓは０００ｈ、０２０ｈ、００１ｈ、０２１ｈ、００２ｈ、０２２ｈ…………０２６ｈ、００７ｈ、０２７ｈとする。
【００３１】
なお、ここで重要なこととして２ライン分のデータは必ず同じＲｏｗ　Ａｄｄｒｅｓｓであるということである。奇数、偶数の両ラインのデータを読み込むときにＲｏｗ　ｍｉｓｓ　Ａｄｄｒｅｓｓが発生しないために、このバンド幅の設定をあらかじめ考慮して設定する必要がある。
【００３２】
ここでバンド高さを最大１０２４としてＡ４サイズの横で解像度を６００ｄｐｉとすると主走査方向で約６１００ｄｏｔなので最大バンド幅は約ｃ０ｈワードとなる。また奇数ラインと偶数ラインが同じＲｏｗ　Ａｄｄｒｅｓｓであるという条件から１８０ｈワードとなるが、２ライン単位でかつ最大１０２４の高さですべての２ラインのペアが必ず同じＲｏｗ　Ａｄｄｒｅｓｓであるためにはバンド幅×２が２のｎ乗である必要がある。従って、バンド幅は１００ｈ、８０ｈ、４０ｈ、２０ｈ、１０ｈ、８ｈ、４ｈとなる。１ラインあたりのバーストカウントは８バーストの場合はバンド幅はｍｉｎで８ｈ、４バーストの場合ｍｉｎで４ｈとなる。
【００３３】
次に図６をもとにこのマルチビーム対応のシッピング回路のブロック図でそのお動作を説明する。
【００３４】
１はメモリからデータをリードして奇数ライン、偶数ラインに分配するためのＳＥＬＥＣＴＥＲである。２が奇数ライン用ＦＩＦＯ、３が偶数ライン用ＦＩＦＯである。４、５は各々奇数、偶数ライン用のシッピング回路である。６が各ＦＩＦＯにデータなくなった場合にメモリからデータを読み込むためのＤＭＡ制御回路で７はＳｈｉｐｐｅｒ用ＤＭＡアドレスＧｅｎで８はバンド幅値を格納するためのバンド幅レジスタである。９がＥＤＯ（Ｆａｓｔ　Ｐａｇｅ）ＤＲＡＭを制御するためのＤＲＡＭ　ＣＯＮＴＲＯＬで１０がＤＲＡＭのＡｄｄｒｅｓｓセレクターである。１１はＤＭＡに起動をかけるためのＡｄｄｒｅｓｓ　Ｄｅｃｏｄｅｒで特定のアドレスに書き込むとＤＭＡに起動をかけることができる。
【００３５】
まずＣＰＵ等が７のアドレスＧｅｎに既にＣＰＵあるいはハードウェアで描画されているバンドメモリの先頭アドレスを設定し、８のバンド幅レジスタにバンド幅を設定する。次にＣＰＵ等でＳｈｉｐｐｅｒ　ＤＭＡの起動をかける。すると９のＤＲＡＭ　ＣＯＮＴＲＯＬが起動がかかり、１０のＡｄｄｒｅｓｓ　ＳｅｌｅｃｔにＲｏｗ　Ａｄｄｒｅｓｓが出力されるように選択して、Ｒｏｗ　ＡｄｄｒｅｓｓをＤＲＡＭが取り込めるタイミングでｎＲＡＳをツルーにする。次にＣｏｌｕｍｎ　ＡｄｄｒｅｓｓをＤＲＡＭ　Ａｄｄｒｅｓｓに出力する。ＫＧ信号という奇数ラインか偶数ラインかを選択する信号で奇数ラインを選択しているときは２の奇数ラインＦＩＦＯにデータを取り込むように出力して、偶数ラインのときは３の偶数ラインＦＩＦＯにデータを取り込むとともに７のＳｉｐｐｅｒ用Ａｄｄｒｅｓｓ　Ｇｅｎで先に書き込んだ８のバンド幅レジスタの値との和をとりＣｏｌｕｍｎ　Ａｄｄｒｅｓｓに出力する。従って１サイクル毎に奇数ライン用のアドレスと偶数ライン用のアドレスが出力されるようになる。また、２サイクルに１回７のＡＡｄｄｒｅｓｓ　Ｇｅｎ内のアドレスカウンターをインクリメントしていく。このようにして奇数ライン、偶数ライン８ワード分データを取り込み終わったら９のＤＲＡＭ　ＣＯＮＴＲＯＬはＥＮＤ信号を出力してＤＲＡＭサイクルを終了させる。次にＦＩＦＯにつまったデータをシッパー回路は１ワード単位に取り込み、内部のパラレルシリアル変換回路でシリアルデータにして１ビットずつシッピングをしていく。この場合全ワードをシッピングする前にＤＭＡのリクエストを発生させないとオーバーランという現象が発生するのでシッパー回路は随時リクエストを発生させていく必要がある。このようにしてマルチビームに対応したデータを印字していく。
【００３６】
またこのような方法で両面印字の場合のリバースシッパーの場合は逆に偶数ラインからデータを取り込んでいく必要がある。このときのタイミングを図７に記載する。この場合もバンドメモリに描画する場合は従来通りである。
【００３７】
（他の実施形態）
１）アクセス順序をライン交互によむのではなく、奇数ラインの数ワード読んでから、偶数ラインの同一ワードをよんでも良い。
【００３８】
【発明の効果】
以上説明したように、本発明によればマルチビームのＬＢＰのときの印字手段の１方法として採用できる。
【図面の簡単な説明】
【図１】本発明を適用可能な第１の出力装置の構成を示す断面図である。
【図２】図１に示した出力装置の制御構成を説明するブロック図である。
【図３】本発明の一実施形態を示すプリンタ制御システムの構成を説明するブロック図である。
【図４】本発明の一実施形態を示すプリンタ制御システムの構成を説明するバンドメモリ図である。
【図５】本発明の一実施形態を示すプリンタ制御システムの構成を説明するタイミングチャートである。
【図６】本発明の一実施形態を示すプリンタ制御システムの構成を説明するブロック図である。
【図７】本発明の一実施形態を示すプリンタ制御システムの構成を説明するタイミングチャートである。
【符号の説明】
１　データセレクター
２　奇数ライン用ＦＩＦＯ
３　偶数ライン用ＦＩＦＯ
４　奇数ライン用シッパー回路
５　偶数ライン用シッパー回路
６　シッパーＤＭＡ調停回路
７　シッパー用アドレスジェネレータ
８　バンド幅レジスタ
９　ＤＲＡＭ　ＣＯＮＴＲＯＬ
１０　アドレスセレクタ
１１　アドレスデコーダー
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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