(57)【要約】【課題】電流信号により信号供給を行なう場合に、良好な表示動作を行なうことが可能なアクティブマトリクス型表示装置を提供する。【解決手段】アクティブ型表示装置１に関し、画素２００の列方向に沿って配置される第１映像信号配線１０３および第２映像信号配線１０４と、第１映像信号配線１０３を介して画素２００へベース電流ＩＢを供給し、第２映像信号配線１０４を介して画素へベース電流ＩＢとは電流方向が逆向きの階調電流ＩＣを供給する映像信号ドライバ３００と、を備え、画素回路２２０は、第１映像信号配線１０３と接続される第１画素スイッチＳＳ１と、第２映像信号配線１０４と接続される第２画素スイッチＳＳ２とを含み、画素の選択時において階調電流ＩＣおよびベース電流ＩＢの差分電流を記憶し、画素の非選択時に記憶した差分電流を駆動電流ＩＤとして表示素子２１０へ出力することを特徴とする。【選択図】    図５
2004341023.tif 000002
【特許請求の範囲】
【請求項１】
表示素子と、前記表示素子に駆動電流を供給する画素回路とからなり、基板上にマトリクス状に配置される複数の画素と、
前記画素に沿って配置される第１映像信号配線および第２映像信号配線と、
前記第１映像信号配線を介して前記画素へベース電流を供給し、前記第２映像信号配線を介して前記画素へ前記ベース電流とは電流方向が逆向きの階調電流を供給する映像信号ドライバと、を備え、
前記画素回路は、前記第１映像信号配線と接続される第１画素スイッチと、前記第２映像信号配線と接続される第２画素スイッチとを含み、前記画素の選択時において前記階調電流および前記ベース電流の差分電流を記憶し、前記画素の非選択時に記憶した差分電流を駆動電流として出力することを特徴とするアクティブマトリクス型表示装置。
【請求項２】
前記ベース電流は、一水平走査期間における、前記第１映像信号線の配線容量が最高階調表示から最低階調表示を行なう電位変化分に相当する電荷量よりも大きな値に設定されることを特徴とする請求項１記載のアクティブマトリクス型表示装置。
【請求項３】
前記映像信号ドライバは、前記基板上に一体的に形成されることを特徴とする請求項１記載のアクティブマトリクス型表示装置。
【請求項４】
前記表示素子は、対向する電極間に有機発光層を備えた自己発光素子であることを特徴とする請求項１記載のアクティブマトリクス型表示装置。
【請求項５】
前記アクティブマトリクス型表示装置は、前記第１乃至第２画素スイッチのオンオフ制御を行なう制御信号を出力する走査ドライバをさらに備え、前記走査ドライバは前記基板上に一体的に形成されることを特徴とする請求項１記載のアクティブマトリクス型表示装置。
【請求項６】
前記画素回路は、半導体層にポリシリコンを用いた薄膜トランジスタを用いて構成されることを特徴とする請求項１記載のアクティブマトリクス型表示装置。
【請求項７】
基板板上にマトリクス状に形成された複数の表示素子と、
前記表示素子へ映像信号を供給する第１映像信号配線および第２映像信号配線と、
前記映像信号を所定期間保持するキャパシタと、
前記キャパシタの一端子にゲートが、他端子にソースが接続されたトランジスタと、
前記トランジスタの前記ゲートおよびドレイン間に接続された第１スイッチと、
前記第１映像信号配線および前記ドレイン間に接続された第１画素スイッチと、
前記第２映像信号配線および前記ドレイン間に接続された第２画素スイッチと
を備えたことを特徴とするアクティブマトリクス型表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、アクティブマトリクス型表示装置に関し、特に電流信号にて信号書き込みを行なうアクティブ型表示装置に関する。
【０００２】
【従来の技術】
ＣＲＴディスプレイに対して、薄型、軽量、低消費電力の特徴を活かして、液晶表示装置に代表される平面表示装置の需要が急速に伸びてきた。中でも、オン画素とオフ画素とを電気的に分離し、かつオン画素への映像信号を保持する機能を有するスイッチを各画素に設けたアクティブマトリクス型表示装置は、隣接画素間でのクロストークのない良好な表示品位が得られることから、携帯情報機器を始め、種々のディスプレイに利用されるようになってきた。
【０００３】
近年では、液晶表示装置に比べて高速応答及び広視野角化が可能な自己発光型のディスプレイとして有機エレクトロルミネセンス（ＥＬ）表示装置の開発が盛んに行われている。
【０００４】
図１１に従来の有機ＥＬ表示装置の画素の一例を示す（例えば、特許文献１を参照。）。この有機ＥＬ表示装置は２段階に分けて動作する。
【０００５】
まず、スイッチＳＷ２を開いた状態（ＯＦＦ）で、スイッチＳＳ，ＳＷ１を閉じ（ＯＮ）、トランジスタＤＲＴに所望の電流を供給する。トランジスタＤＲＴがスイッチＳＷ１によってダイオード接続されるため、キャパシタＣ１の両端間の電位は、所望電流で駆動するトランジスタＤＲＴのゲート−ソース間電位となる。ここで、スイッチＳＳおよびスイッチＳＷ１を開き（ＯＦＦ）、入力信号によって決定されたゲート−ソース間電位をキャパシタＣ１に保持する。
【０００６】
次に、スイッチＳＷ２を閉じ（ＯＮ）、有機ＥＬ素子ＥＬをトランジスタＤＲＴのドレインと接続し、入力信号とほぼ等しい電流が有機ＥＬ素子ＥＬを流れ、発光動作を行なう。
【０００７】
【特許文献１】米国特許第６，３７３，４５４  Ｂ１号明細書
【０００８】
【発明が解決しようとする課題】
しかしながら、上記のように電流信号により信号供給を行なう表示装置の場合には、信号供給を行なう配線容量に起因して、十分な信号供給ができなくなる恐れがある。特に、低い電流値の時は書き込み不足に起因する表示不良が生じる、という問題があった。
【０００９】
そして、画素への映像信号の供給に際し電流信号を用いる場合、各画素へ映像信号を供給する映像信号線の配線容量に起因して、映像信号の供給を十分にできなくなる恐れがある。
【００１０】
特に、多階調表示を行なう場合には、設定電流量の小さい低階調側で書き込みが困難となり、表示上不具合が生じていた。
【００１１】
本件発明は、上記課題に対してなされたものであって、電流信号により信号供給を行なう場合に、良好な表示動作を行なうことが可能なアクティブマトリクス型表示装置を提供するものである。
【００１２】
【課題を解決するための手段】
本件請求項１記載の発明は、表示素子と、前記表示素子に駆動電流を供給する画素回路とからなり、基板上にマトリクス状に配置される複数の画素と、前記画素に沿って配置される第１映像信号配線および第２映像信号配線と、前記第１映像信号配線を介して前記画素へベース電流を供給し、前記第２映像信号配線を介して前記画素へ前記ベース電流とは電流方向が逆向きの階調電流を供給する映像信号ドライバと、を備え、前記画素回路は、前記第１映像信号配線と接続される第１画素スイッチと、前記第２映像信号配線と接続される第２画素スイッチとを含み、前記画素の選択時において前記階調電流および前記ベース電流の差分電流を記憶し、前記画素の非選択時に記憶した差分電流を駆動電流として出力することを特徴としている。
【００１３】
また、本件請求項７記載の発明は、基板上にマトリクス状に形成された複数の表示素子と、前記表示素子へ映像信号を供給する第１映像信号配線および第２映像信号配線と、前記映像信号を所定期間保持するキャパシタと、前記キャパシタの一端子にゲートが、他端子にソースが接続されたトランジスタと、前記トランジスタの前記ゲートおよびドレイン間に接続された第１スイッチと、前記第１映像信号配線および前記ドレイン間に接続された第１画素スイッチと、前記第２映像信号配線および前記ドレイン間に接続された第２画素スイッチとを備えたことを特徴としている。
【００１４】
【発明の実施の形態】
本発明のアクティブマトリクス型表示装置の一例として有機ＥＬ表示装置を例にとり、図面を参照して詳細に説明する。
【００１５】
図１は、有機ＥＬ表示装置の概略平面図、図２は、有機ＥＬ表示装置の画素の一例として一画素分の部分回路図、である。
【００１６】
有機ＥＬ表示装置１は、ここでは１０型以上の大型アクティブマトリクス型表示装置であって、ガラス等の絶縁性支持基板１００上にマトリクス状に配置された複数の画素２００と、これら画素２００の行方向に沿って配置される走査配線１０１および制御配線１０２と、画素２００の各列方向に沿って配置される第１映像信号配線１０３および第２映像信号配線１０４と、走査配線１０１に走査信号Ｓｃａｎａ、制御配線１０２に制御信号Ｓｃａｎｂを出力する走査ドライバ（図示せず）と、第１映像信号配線１０３にベース電流ＩＢを供給し、また第２映像信号配線１０４に映像信号として階調電流ＩＣを供給する映像信号ドライバ３００とを備えて構成される。
【００１７】
各画素２００は、対向電極間に光活性層を備えた表示素子２１０と、この表示素子２１０を駆動するよう駆動電流ＩＤを供給する画素回路２２０とから構成される。
【００１８】
表示素子２１０は、例えば自己発光素子であって、ここでは光活性層として少なくとも有機発光層を備えた有機ＥＬ素子である。
【００１９】
また、画素回路２２０は、画素２００の選択時に階調電流ＩＣおよびベース電流ＩＢの差分電流を記憶し、画素２００の非選択時に記憶した差分電流を駆動電流ＩＤとして表示素子２１０へ出力するものであり、ここでは第１電圧電源Ｖｄｄおよび第２電圧電源Ｖｓｓ間に表示素子２１０と直列に接続され、ここではｐ型薄膜トランジスタで構成される駆動トランジスタＤＲＴと、駆動トランジスタＤＲＴの第１端子（ソース）および制御端子（ゲート）間に接続されるキャパシタと、前記駆動トランジスタＤＲＴの第２端子（ドレイン）および制御端子（ゲート）間に接続され、ここではｐ型薄膜トランジスタで構成される第１スイッチＳＷ１と、駆動トランジスタＤＲＴの第２端子（ドレイン）および表示素子２１０の第１電極（ここでは陽極）間に接続され、ここではｐ型薄膜トランジスタで構成される第２スイッチＳＷ２と、駆動トランジスタＤＲＴの第２端子（ドレイン）と第１映像信号供給端子との間に接続される第１画素スイッチＳＳ１と、駆動トランジスタＤＲＴの第２端子（ドレイン）と第２映像信号供給端子との間に接続される第２画素スイッチＳＳ２とを備えて構成される。ここでは、第１画素スイッチＳＳ１および第２画素スイッチＳＳ２は、前記第１スイッチＳＷ１と同一導電型であるｐ型薄膜トランジスタで構成される。また、第１画素スイッチＳＳ１および第２画素スイッチＳＳ２は、同一の走査配線１０１により制御され、また、ここでは第１スイッチＳＷ１も第１画素スイッチＳＳ１および第２画素スイッチＳＳ２と同一の走査配線１０１により制御される。つまり、画素２００の行毎に走査配線１０１が配置され、各画素２００行の第１画素スイッチＳＳ１および第２画素スイッチＳＳ２および第１スイッチＳＷ１の制御端子（ゲート）は同一の走査配線１０１に接続され、支持基板１００に一体的に形成される走査ドライバより供給される走査信号Ｓｃａｎａに基づき、スイッチのオン／オフ制御が行なわれている。第１乃至第２画素スイッチＳＳ１、ＳＳ２と第１スイッチＳＷ１の導電型を同一とすることにより、同一の配線により制御することが可能となり、配線数の増大を抑制することができる。また、第２スイッチＳＷ２の制御端子（ゲート）は、制御配線１０２を介して走査ドライバに接続され、走査ドライバより供給される制御信号Ｓｃａｎｂに基づき、スイッチのオン／オフ制御が行なわれる。
【００２０】
尚、本実施形態では画素回路を構成する薄膜トランジスタは全て同一工程、同一層構造で形成され、半導体層にポリシリコンを用いたトップゲート構造の薄膜トランジスタである。また、全て同一の導電型の薄膜トランジスタで構成することにより、製造工数の増大を抑制することができる。
【００２１】
画素スイッチＳＳ１、ＳＳ２を介して駆動トランジスタＤＲＴの第２端子（ドレイン）に接続する第１映像信号供給端子および第２映像信号供給端子は、それぞれ、画素２００の列毎に共通に配線される第１映像信号配線１０３および第２映像信号配線１０４に接続され、これら映像信号配線１０３，１０４を介して駆動回路である映像信号ドライバ３００と接続する。
【００２２】
走査ドライバは、シフトレジスタと、出力バッファを含み、外部から供給される水平走査スタートパルスを順次次段に転送し、各段の出力を、出力バッファを介して走査配線１０１に走査信号Ｓｃａｎａとして供給する。このタイミングは１水平走査期間と同期する。また、各段の出力を信号処理することにより制御信号Ｓｃａｎｂとし、制御配線１０２に供給する。
【００２３】
映像信号ドライバ３００は、例えば図３に示すように、映像信号としてデジタルデータ信号ＤＡＴＡが入力されるビデオライン３０１と、ビデオライン３０１のデータ信号ＤＡＴＡを直並列変換し、第２映像信号配線１０４毎に対応して配置される記憶素子に順次出力・保持するサンプリングラッチ回路３１０と、サンプリングラッチ回路３１０の動作タイミングを制御するシフトレジスタ３５０と、サンプリングラッチ回路３１０に保持された１行分のデータ信号ＤＡＴＡを第２映像信号配線１０４毎に対応して配置される記憶素子に一括して出力し、一水平走査期間保持するロードラッチ回路３２０と、第２映像信号配線１０４に対応して配置され、ロードラッチ回路３２０を介して供給されるデータ信号ＤＡＴＡをアナログ変換し、第２映像信号配線１０４に階調電流ＩＣとして出力するＤＡ変換回路３３０と、第１映像信号配線１０３と接続し、ベース電流ＩＢを出力するベース電流出力回路３４０とを備えて構成される。供給される階調電流ＩＣとベース電流ＩＢの電流方向は互いに逆向きとなる。ベース電流出力回路は定電流源３４１に対してカレントミラーを構成するよう複数のベース電流出力源３４２を各第１映像信号供給配線に対して設けている。
【００２４】
図４はＤＡ変換回路３３０の概略部分回路図であり、一出力分となるＤＡ部３３１を示す。各ＤＡ部３３１は、定電流源３３４に対してカレントミラー回路を構成し、それぞれ異なる階調基準電流Ｉ０〜Ｉ３を出力する階調基準電流源３３２と、各階調基準電流源３３２の出力をデータ信号ＤＡＴＡ（Ｄ０〜Ｄ３）に応じて出力／非出力を制御するスイッチ回路３３３と、スイッチ回路３３３の各出力端子を接続する階調電流配線３３５とを備える。階調基準電流源３３２はデータ信号ＤＡＴＡのビット数に応じた数だけ設けられ、ここでは、一例として４ビットの場合を図示している。
【００２５】
この階調基準電流源３３２は、定電流源に対してそれぞれｎ倍の電流を流すよう構成され、データ信号ＤＡＴＡに従いスイッチ回路３３３にて出力／非出力が制御され、スイッチ回路３３３の各位の出力電流の合計が階調電流ＩＣとして階調電流配線３３５を流れ、それぞれ対応する第２映像信号配線１０４に供給される。
【００２６】
また、各第１映像信号配線１０３に対応して配置されるベース電流出力回路３４０は、定電流源に対してカレントミラー回路を構成するようそれぞれ配置される。
【００２７】
走査ドライバおよび映像信号ドライバ３００は、表示素子２１０を形成した支持基板１００と同一基板上に配置され、画素回路２２０を構成する配線やＴＦＴ等と同時に同一工程で形成される。ここでは例えばｎ型薄膜トランジスタおよびｐ型薄膜トランジスタを組み合わせて回路が構成されているが、画素回路と同様に、全てｐ型薄膜トランジスタで構成し、さらに製造工数を削減してもよい。このように映像信号ドライバ３００を内蔵することにより、電流信号を供給する配線の長さを縮小することができ、容量性負荷を低減し、安定した電流信号の供給が可能となる。また、外部回路との接続点数を削減することができ、機械的な信頼性を向上させることが可能となる。
【００２８】
ここで、画素回路２２０についてさらに詳しく説明する。
【００２９】
図５（ａ）は、書き込み動作時の画素回路２２０の様子を表したもので、同図中（ｂ）は、表示動作時の画素回路２２０の様子を表したものである。また、図６は、そのタイミングチャートを示す。
【００３０】
まず、書き込み期間において、走査ドライバより走査配線１０１毎に順次第１画素スイッチＳＳ１、第２画素スイッチＳＳ２および第１スイッチＳＷ１をオン状態（導通状態）とする走査信号Ｓｃａｎａが出力される。尚、このとき走査ドライバより制御配線１０２に供給される制御信号Ｓｃａｎｂにより第２スイッチＳＷ２はオフ状態（非導通状態）である。
【００３１】
この走査信号Ｓｃａｎａにより、選択行の第１画素スイッチＳＳ１および第２画素スイッチＳＳ２がオン状態となり、映像信号ドライバ３００により画素２００への映像信号の書き込みが行なわれる。尚、非選択行の第１画素スイッチＳＳ１および第２画素スイッチＳＳ２は、オフ状態であり、オン状態の画素２００とは電気的に分離されている。
【００３２】
画素２００への映像信号の書き込みは、映像信号ドライバ３００からの２系統の電流信号供給により行なわれる。一方は、第１映像信号配線１０３を介して画素２００と接続し、ベース電流ＩＢの供給を行なう経路であり、もう一方は、第２映像信号配線１０４を介して画素２００と接続し、階調電流ＩＣの供給を行なう経路である。ここで、ベース電流ＩＢとは、定電流源により固定値に設定される電流信号で、一水平走査期間（ｔ）の、第１映像信号配線１０３の配線容量（Ｃｐ）に最高階調表示から最低階調表示を行なう電位変化分（最大電圧変化ΔＶ）に相当する電荷量よりも大きな値に設定され（ＩＢ＞Ｃｐ×ΔＶ／ｔ）、例えば最高階調表示を行なう駆動電流ＩＤと同程度の大きさに設定される。一例として、フルカラー表示を行なう場合、赤色発光を行なう画素２００では２μＡ程度である。階調電流ＩＣとは、駆動トランジスタＤＲＴのソース−ドレイン間に流れる電流量が所望の大きさの電流量となるよう設定される電流信号で、ベース電流ＩＢと表示素子２１０へ供給する駆動電流ＩＤとを足し合わせた大きさに設定される。つまり、駆動トランジスタＤＲＴのソース−ドレイン間に流れる電流量は、階調電流ＩＣと基準電流の差分電流で設定される。尚、ここではベース電流ＩＢを固定、階調電流ＩＣを可変電流として説明したが、両者を可変させてもよく、適宜設定される。
【００３３】
また、走査信号Ｓｃａｎａにより、第１スイッチＳＷ１もオン状態であり、駆動トランジスタＤＲＴのゲートとドレイン間が接続された状態となる。したがって、駆動トランジスタＤＲＴのゲート電位は、書き込まれた差分電流量に応じて設定される。
【００３４】
例えば、３Ｖの電圧変化で黒色表示を行なう場合、ベース電流ＩＢを２．０μＡ、階調電流ＩＣを２．０μＡと設定すればよい。それぞれの入力端子までの配線には、数μＡ以上の電流が流れるため、１０ｐＦの容量がついていたとしても、１５μｓ以内に充電し、画素回路２２０への映像信号の書き込み時間不足を起こすことなく、安定した表示動作を行なうことができる。
【００３５】
この後、走査信号Ｓｃａｎａに従い、第１スイッチＳＷ１がオフ状態となった時、映像信号に応じて設定された駆動トランジスタＤＲＴのゲート電位がキャパシタＣ１に保持される。
【００３６】
また、第１乃至第２画素スイッチＳＳ１，ＳＳ２がオフ状態となり、映像信号の書き込まれた画素２００は、他の画素２００と電気的に分離された状態で、所定期間映像信号を保持する。
【００３７】
映像信号書き込み期間に続く発光期間において、制御配線１０２に供給される制御信号Ｓｃａｎｂに基づき、第２スイッチＳＷ２が導通状態（オン状態）となり、駆動電流ＩＤとほぼ同じ大きさの電流が映像信号として表示素子２１０を流れ、表示素子２１０は入力信号に応じたレベルで発光動作する。
【００３８】
このように、外部回路から入力された映像情報を表す入力信号に対応した電流書き込みにおいて差分電流を用いて行なうため、映像信号配線へ供給する電流値を自由に設定することが可能となる。このため、第１および第２映像信号配線の配線容量よりも十分に大きな値に設定することができ、ベース電流ＩＢおよび階調電流ＩＣを配線容量よりも十分大きく設定することにより、画素への映像信号の書き込みにおいて十分な信号供給を行なうことができる。
【００３９】
そして、画素への映像信号の書き込みにおいて、配線容量に影響されない大きな書き込み電流で、その差電流である小さい電流書き込みが可能となるので、書き込み不足を引き起こすことなく、設定電流量の小さい画素へも良好な書き込みを行なうことができる。特に、低階調側でのスジムラ、ザラツキ感の視認を解消することができる。
【００４０】
また、映像信号配線へ高電流の書き込みを行なった後、低電流の書き込みを行なう場合での低電流の映像信号の書き込み不足も解消することができる。例えば、最高階調表示（白表示）の映像信号の書き込みを行なった後、最低階調表示（黒表示）の書き込みを行なう場合、後者の映像信号の書き込み不足により、高階調側の書き込み状態となり、表示上、白表示が尾を引いたような画像となる恐れがある。本件発明はこのような書き込み不足に起因する表示不良を解消することも可能となる。
【００４１】
また、本実施形態では、画素回路２２０を構成する薄膜トランジスタを全て同一の導電型、ここではｐ型で構成する場合について説明したが、これに限定されず、全てをｎ型薄膜トランジスタで構成することも可能である。また、第１画素スイッチＳＳ１、第２画素スイッチＳＳ２、第１スイッチＳＷ１をｎ型薄膜トランジスタ、駆動トランジスタＤＲＴおよび第２スイッチＳＷ２をｐ型薄膜トランジスタで構成するなど、画素回路２２０を異なる導電型の薄膜トランジスタを混在して形成することも可能である。ドライバについても同様である。
【００４２】
また、本実施形態では、第１スイッチＳＷ１と、第１乃至第２画素スイッチＳＳ１，ＳＳ２を同一の走査配線にて制御する場合について説明したが、それぞれ独立した配線により制御することも可能である。
【００４３】
また、本実施形態では画素回路２２０として、画素２００選択時に階調電流ＩＣおよびベース電流ＩＢの差分電流を記憶し、画素２００非選択時に記憶した電流を駆動電流ＩＤとして表示素子２１０へ出力し表示動作を行なうカレントコピー型回路を用いる場合について説明したが、これに限定されず、図７に示すように、駆動トランジスタＤＲＴとカレントミラーの関係になるようなトランジスタＤＲＴ´を備え、画素２００選択時の映像信号の書き込みの際にこのトランジスタＤＲＴ´を用い、画素２００非選択時には、トランジスタＤＲＴ´を介して書き込まれた電流とほぼ同等の電流を、駆動トランジスタＤＲＴを介して駆動電流ＩＤとして表示素子２１０へ出力するようなカレントミラー型回路を用いてもよく、電流信号により画素２００へ映像信号の書き込みを行なう種々のタイプの表示装置に本発明を適用することができる。
【００４４】
また、本実施形態ではベース電流出力回路３４０を各第１映像信号配線１０３に対応して複数個配置するものについて説明したが、これに限定されず、全第１映像信号配線１０３に共通に配置するものであってもよい。
【００４５】
また、本実施形態においては、階調基準電流源およびベース電流出力回路を定電流源に対してカレントミラーを構成する回路をも用いて構成する場合について説明したが、これに限定されず、カレントコピー回路を用いてもよい。
【００４６】
また、このような差分電流を用いた電流信号の供給は、映像信号ドライバにも適用することができる。図８は、本発明の変形例にかかる有機ＥＬ表示装置１の一例として、映像信号ドライバ４００の概略ブロック図である。
【００４７】
この映像信号ドライバ４００は、電流出力ＤＡ変換回路４３０中の階調基準電流源４３２に定電流を定期的に記憶させるためのタイミングを制御するリフレッシュタイミングパルスを出力するシフトレジスタ４４０と、ＤＡ変換回路４３０を介して出力された階調電流ＩＣを一画素２００行毎に、対応する第２映像信号配線１０４に一括出力するための回路を更に備える。
【００４８】
ＤＡ変換回路４３０は、シフトレジスタ４４０から出力されるリフレッシュタイミングパルスに同期して、データ信号ＤＡＴＡをアナログ電流信号に変換するＤＡ部４３１を含み、このＤＡ部４３１は映像信号配線１０４に対応して設けられる。
【００４９】
図９に一例として、ＤＡ部４３１の回路構成示し、図１０は１ビット分のＤＡ部４３１の構成を示す。ここでは、一ＤＡ部４３１が４ビットのデータ信号ＤＡＴＡ（Ｄ０〜Ｄ３）で動作する場合を示している。各ＤＡ部４３１は、データ信号ＤＡＴＡのビット数に応じた数の階調基準電流源４３２と、各階調基準電流源４３２の出力をデータ信号ＤＡＴＡに応じて出力／非出力を制御するスイッチ回路４３３と、スイッチ回路４３３の各出力端子を接続する階調電流配線４３５と、各階調基準電流源４３２に共通のベース電流ＩＢ´を供給するベース電流供給配線４３６と、階調基準電流源４３２にそれぞれ異なる定電流ＩＣ´を供給する定電流供給配線４３７とを有する。
【００５０】
階調基準電流源４３２は、選択時に入力された階調基準電流Ｉ０〜Ｉ３を記憶し、非選択時に記憶した階調基準電流Ｉ０〜Ｉ３を出力する回路であり、ここでは２入力のカレントコピー回路で構成される。つまり、トランジスタＴｒと、トランジスタＴｒのゲートとドレイン間に接続されるスイッチＳ１と、トランジスタＴｒのドレインと定電流供給配線４３７との間に接続されるスイッチＳ２と、トランジスタのドレインとベース電流供給配線４３６との間に接続されるスイッチＳ３と、トランジスタＴｒのドレインとカレントコピー回路の出力端子間に接続するスイッチＳ４と、トランジスタのゲートおよびドレインに両端子がそれぞれ接続するキャパシタＣ２とを備える。つまり、スイッチＳ１、Ｓ２およびＳ３を導通、スイッチＳ４を非導通とした状態で、トランジスタＴｒのゲート−ドレイン間にセルフバイアス回路を形成し、スイッチＳ１を介してトランジスタＴｒのソース−ドレイン間を流れる電流が所望の階調基準電流Ｉ０〜Ｉ３となるよう動作する。この階調基準電流Ｉ０〜Ｉ３は、定電流供給配線４３７を介して設定される定電流がベース電流ＩＢ´と階調基準電流Ｉ０〜Ｉ３の足し合わせ電流となるよう制御することにより設定される。つまり、階調基準電流Ｉ０〜Ｉ３が足し合わせ電流と階調ベース電流ＩＢの差分電流となるよう動作し、次に、スイッチＳ１、Ｓ２およびＳ３を非導通、スイッチＳ４を導通とした状態で、トランジスタＴｒのソース−ドレイン間を流れる電流が前記差分電流と同等の電流量となった状態のゲート−ソース電圧をキャパシタに記憶し、スイッチＳ４を介して階調基準電流Ｉ０〜Ｉ３を出力する。これらスイッチＳ１〜Ｓ４は、ここでは共通の制御信号Ｓｃａｎｂ、シフトレジスタＳＲのリフレッシュタイミングパルスにより制御され、スイッチＳ１乃至スイッチＳ３は同一極性の薄膜トランジスタで構成され、スイッチＳ４はスイッチＳ１乃至Ｓ３とは異なる極性の薄膜トランジスタにより構成される。尚、本実施形態では、トランジスタＴｒ、スイッチＳ１乃至Ｓ３はｐ型薄膜トランジスタ、スイッチＳ４はｎ型薄膜トランジスタである。
【００５１】
例えば、階調基準電流Ｉ０〜Ｉ３を０．０１μＡとする場合、定電流供給配線から供給する定電流（足し合わせ電流）を１．０１μＡ、ベース電流ＩＢ´を１μＡと設定すればよい。それぞれの入力端子までの電流は１μＡ以上の電流が流れるため、たとえそれぞれに１０ｐＦの容量がついていたとしても、１０μｓ以内に充電し、トランジスタを、０．０１μＡを流す動作状態にすることができる。
【００５２】
この階調基準電流源４３２からの差分電流の出力は、データ信号ＤＡＴＡに従いスイッチ回路４３３にて出力／非出力が制御され、スイッチ回路４３３各位の出力電流の合計が階調電流ＩＣとして階調電流配線４３５を流れる。
【００５３】
このように、ＤＡ部の階調基準電流源４３２においても、差動電流により書き込みを行なうことにより、入力端子までの容量性負荷が大きい場合でも、より大きい定電流の供給を行なうことにより、充電不足の状態を解消することができる。
【００５４】
【発明の効果】
本発明によれば、良好な表示動作を行なうことが可能なアクティブマトリクス型表示装置を実現することができる。
【図面の簡単な説明】
【図１】図１は、本発明の一実施形態に係る有機ＥＬ表示装置の概略平面図である。
【図２】図２は、本発明の一実施形態に係る画素の回路図である。
【図３】図３は、本発明の一実施形態に係る映像信号ドライバの概略図である。
【図４】図４は、本発明の一実施形態に係るＤＡ部の概略図である。
【図５】図５は、本発明の一実施形態に係る画素の動作を説明する図である。
【図６】図６は、本発明の一実施形態に係る画素の各部のタイミングチャートである。
【図７】図７は、本発明の一変形例に係る画素の回路図である。
【図８】図８は、本発明の一変形例に係る映像信号ドライバの概略ブロック図である。
【図９】図９は、本発明の一変形例に係るＤＡ部の概略図である。
【図１０】図１０は、本発明の一変形例に係る階調基準電流源の回路図である。
【図１１】図１１は、従来の技術に係る画素の回路図である。
【符号の説明】１…有機ＥＬ示装置、１００・・・支持基板、１０３・・・第１映像信号配線、１０４・・・第２映像信号配線、２００・・・画素、２１０・・・表示素子、２２０・・・画素回路、３００・・・映像信号ドライバ、ＩＢ・・・ベース電流、ＩＣ・・・階調電流、ＩＤ・・・駆動電流、ＳＳ１・・・第１画素スイッチ、ＳＳ２・・・第２画素スイッチ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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