(57)【要約】【課題】集積回路の高速化を図り、レイテンシを低減する非同期入力データ経路技術を提供する。【解決手段】ランダムアクセスメモリアレイを内蔵する集積回路装置にクロックと独立のデータ入力経路を用いることで、アレイに書込まれたデータをすべてのバンクを通ってローカル書込回路にまでリップルさせることが可能となる。これにより、データフローを低速化する付加的なクロック動作レジスタがないため、最大限に高速な書込が可能となる。【選択図】        図３
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【特許請求の範囲】
【請求項１】
メモリアレイを含む集積回路装置であって、
前記メモリアレイの少なくとも一部分を形成する複数のメモリバンクと、
前記メモリアレイに書込まれるべきデータを受けるための、第１のクロック信号に応答して動作するクロックトデータインターフェイスと、
前記複数のメモリバンクの各々に対応して配置される非クロックトバンクインターフェイスと、
前記データインターフェイスと前記複数のメモリバンクの各々に対応して配置される前記バンクインターフェイスとの間でデータ通信する少なくとも１つのグローバルデータ書込線と、
第２のクロック信号に応答して動作し、前記複数のメモリバンクの各々に対応して配置される、少なくとも１つのクロックトサブアレイインターフェイスとを含み、前記少なくとも１つのクロックトサブアレイインターフェイスは、少なくとも１つのバンクデータ書込線を介して、対応の非クロックトバンクインターフェイスとデータ通信する、集積回路装置。
【請求項２】
前記複数のメモリバンクはダイナミックランダムアクセスメモリセルを含む、請求項１に記載の集積回路装置。
【請求項３】
前記複数のメモリバンクは前記クロックトデータインターフェイスに対して実質的に直線的な関係に配置される、請求項１に記載の集積回路装置。
【請求項４】
前記クロックトデータインターフェイスは、前記データを保持するために前記少なくとも１つのグローバルデータ書込線に結合される少なくとも１つのデータラッチを含む、請求項１に記載の集積回路装置。
【請求項５】
前記少なくとも１つのデータラッチはハーフラッチを備える、請求項４に記載の集積回路装置。
【請求項６】
前記クロックトデータインターフェイスは、
データマスク信号入力を受けるように結合されるデータマスクラッチと、
前記データマスクラッチと前記非クロックトバンクインターフェイスとの間に結合されるグローバルデータマスクとをさらに含む、請求項１に記載の集積回路装置。
【請求項７】
前記データマスクラッチはハーフラッチを備える、請求項６に記載の集積回路装置。
【請求項８】
前記非クロックトバンクインターフェイスは、
前記少なくとも１つのグローバルデータ書込線を前記少なくとも１つのバンクデータ書込線に結合する少なくとも１つのバンクデータ書込線を含む、請求項１に記載の集積回路装置。
【請求項９】
前記少なくとも１つのバンクデータ書込線ドライバは、
その入力が前記少なくとも１つのグローバルデータ書込線およびグローバルデータマスク線に結合されるマルチプレクサをさらに含む、請求項８に記載の集積回路装置。
【請求項１０】
前記少なくとも１つのクロックトサブアレイインターフェイスは、
前記少なくとも１つのバンクデータ書込線を少なくとも１つのローカルデータ書込線に結合する少なくとも１つのローカル書込ドライバを含む、請求項１に記載の集積回路装置。
【請求項１１】
前記少なくとも１つのローカル書込ドライバは、ライトイネーブル信号に応答して動作する、請求項１０に記載の集積回路装置。
【請求項１２】
前記ライトイネーブル信号は前記第１のクロック信号の補の信号から導出される、請求項１１に記載の集積回路装置。
【請求項１３】
前記ライトイネーブル信号はさらにコラムアドレス信号から導出される、請求項１２に記載の集積回路装置。
【請求項１４】
前記第１のクロック信号は外部クロック信号から導出される、請求項１に記載の集積回路装置。
【請求項１５】
集積回路装置メモリアレイ内の少なくとも１つのグローバルデータ書込線にデータを供給するための方法であって、
前記データを前記メモリアレイのデータインターフェイスに与えるステップと、
クロック信号の第１の状態に応答して、前記データを前記データインターフェイスを介して前記グローバルデータ書込線に伝達させるステップと、
前記クロック信号の第２の逆の状態に応答して、前記データを前記データインターフェイスにラッチするステップとを含む、方法。
【請求項１６】
前記与えるステップは、
前記データをデータ入力線上で前記データインターフェイスに入力するステップを含む、請求項１５に記載の方法。
【請求項１７】
前記データを伝達させてラッチする前記ステップは、ハーフラッチ回路によって実行される、請求項１５に記載の方法。
【請求項１８】
集積回路装置内のメモリアレイにデータを書込むための方法であって、
データをデータインターフェイスに入力するステップと、
第１のクロック信号の第１の状態に応答して、前記データを少なくとも１つのグローバルデータ書込線に伝えるステップと、
前記第１のクロック信号の第２の状態に応答して、前記データを前記データインターフェイスにラッチするステップと、
非クロックトバンクインターフェイスを介して、前記少なくとも１つのグローバルデータ書込線を少なくとも１つのバンクデータ書込線に結合するステップと、
第２のクロック信号に応答して、前記少なくとも１つのバンクデータ書込線を前記メモリアレイの少なくとも１つのローカルデータ書込線にさらに結合するステップとを含む、方法。
【請求項１９】
前記第２のクロック信号は、前記第１のクロック信号の補の信号である、請求項１８に記載の方法。
【請求項２０】
前記第２のクロック信号は、前記第１のクロック信号および前記メモリアレイのコラムアドレス信号から導出される、請求項１８に記載の方法。
【発明の詳細な説明】
【０００１】
【発明の背景】
この発明は、一般にランダムアクセスメモリアレイを内蔵する集積回路装置の分野に関する。特にこの発明は、ダイナミックランダムアクセスメモリ（「ＤＲＡＭ」）アレイおよび混載ＤＲＡＭを内蔵する集積回路装置における速度の向上とレイテンシの低減とに関して特に有用な非同期入力データ経路技術に関する。
【０００２】
拡張データ出力（「ＥＤＯ」）、同期型ＤＲＡＭ（「ＳＤＲＡＭ」）、ダブルデータレート（「ＤＤＲ」）ＤＲＡＭ等を含む、さまざまな種類のＤＲＡＭベースの装置または集積回路が現在利用可能である。構成にかかわらず、ＤＲＡＭの主目的はデータを記憶することである。機能的には、データをメモリに書込み、そこから読出しまたは定期的にリフレッシュして記憶されるデータの一致性を維持することができる。現在の高密度設計では、各ＤＲＡＭメモリセルは対応のキャパシタに結合される単一のパストランジスタを含み、キャパシタは充電して論理レベル「１」または「０」を表わす値を記憶することができる。これらのメモリセルに記憶されるデータは、これらセルの列を相互に接続する相補ビット線に結合されるセンスアンプの行を介して読出または書込むことができる。
【０００３】
典型的な集積回路メモリアレイアーキテクチャは２つ以上のメモリのバンクを含む。一般に、メモリに書込まれるべきデータはデータインターフェイスに入力され、データインターフェイスは、第１の内部クロック信号の立上がり（または立下がり）エッジでデータを取込むためにフルサイクルラッチを内蔵する。メモリアレイの各バンクの端に隣接して、通常、別の第２のクロック動作段があり、これがバンクアドレス情報を受け、所望のバンクへのデータの多重化を制御する。アレイのバンクの各々は、通常、さらなるサブアレイを含むため、一般に第３のクロック動作段が個々のサブアレイ各々に対するインターフェイスで用いられる。
【０００４】
現在の設計では３つの別々のクロック動作段が用いられているため、メモリアレイ全体のうちの所望のサブアレイにデータをパイプ化して伝えるためにいくつかのクロックサイクルを必要とする、全体として低速なデータ書込経路となっている。
【０００５】
【発明の概要】
この発明の技術によると、データがメモリのサブアレイを通ってリップルするのを可能にすることにより、入力データ情報の速さおよびレイテンシを改善することができる。各バンクインターフェイスを通るクロックされない入力データ経路によって、アレイに書込まれたデータがすべてのバンクを通ってローカル書込（「ＬＷＲＩＴＥ」）回路にまでリップルすることが可能になる。このことにより、最大限に高速な書込が可能となる。なぜならデータフローを低速化する付加的なクロック動作するレジスタがないためである。
【０００６】
特にここに開示されるのは、メモリアレイの少なくとも一部分を形成する複数のメモリバンクを含むメモリアレイを含む、集積回路装置である。クロックされる（クロックト）データインターフェイスは、メモリアレイに書込まれるべきデータを受け、第１のクロック信号に応答して動作する。クロックされない（非クロックト）バンクインターフェイスは複数のメモリバンクの各々に対応して配置され、少なくとも１つのグローバルデータ書込線はデータインターフェイスと複数のメモリバンクの各々に対応して配置されるバンクインターフェイスとの間でデータ通信する。少なくとも１つのクロックされるサブアレイインターフェイスは、第２のクロック信号に応答して動作し、複数のメモリバンクの各々に対応して配置され、クロックされるサブアレイインターフェイスは、少なくとも１つのバンクデータ書込線を介して、対応のクロックされないバンクインターフェイスとデータ通信する。
【０００７】
集積回路装置メモリアレイ内の少なくとも１つのグローバルデータ書込線にデータを供給するための方法もここに開示される。この方法は、データをメモリアレイのデータインターフェイスに与えるステップと、クロック信号の第１の状態に応答してデータがデータインターフェイスを通ってグローバルデータ書込線に伝わるのを可能にするステップと、クロック信号の第２の逆の状態に応答してデータインターフェイスにデータをラッチするステップとを含む。
【０００８】
集積回路装置内のメモリアレイにデータを書込むための方法もここでさらに開示される。この方法は、データをデータインターフェイスに入力するステップと、第１のクロック信号の第１の状態に応答してデータを少なくとも１つのグローバルデータ書込線に伝えるステップと、第１のクロック信号の第２の状態に応答してデータをデータインターフェイスにラッチするステップと、クロックされないバンクインターフェイスを介してグローバルデータ書込線を少なくとも１つのバンクデータ書込線に結合するステップと、第２のクロック信号に応答してバンクデータ書込線を少なくとも１つのローカルデータ書込線に結合するステップとを含む。
【０００９】
以下の好ましい実施例の説明を添付の図面とともに参照することによって、この発明の上述および他の特徴ならびに目的、およびそれらを実現するための態様がより明らかになり、この発明自身が最良に理解されるであろう。
【００１０】
【代表的な実施例の説明】
図１を参照すると、従来の同期ＤＲＡＭ「ＳＤＲＡＭ」装置１００アーキテクチャの簡略化した機能的ブロック図が示される。装置１００は、この代表的な例ではバンク１０２０および１０２１（それぞれバンク＜０＞およびバンク＜１＞）を含むメモリアレイに効率よくデータを書込むために、クロック信号（「ＣＬＫ」）の３つの異なる位相（または半位相）を設けて使用することを必要とする。
【００１１】
装置１００は、メモリアレイに書込まれるべきデータを線Ｄｉｎ上で受けるためのデータインターフェイス１０４を含む。バンク１０２０および１０２１の各々は、図示のそれぞれのクロックされるバンクインターフェイス１０６０および１０６１を含む。複数のメモリアレイ１０８０および１０８１は、各々が複数のサブアレイを含み、バンクインターフェイス１０６０および１０６１と共に装置１００メモリアレイを形成する。
【００１２】
グローバルデータ書込線（「ＧＤＷ」）１１０は、メモリバンク１０２０および１０２１に書込まれるべきデータをＤｉｎ線から受け、バンクインターフェイス１０６０および１０６１の各々に結合される。図示のように、メモリバンク１０２０および１０２１の各々はそれぞれのバンクデータ書込線（「ＤＷ」線、その補の「ＤＷＢ」線は図示せず）１１２０および１１２１をそれぞれ有する。たとえばローカル書込（「ＬＷＲＩＴＥ」）ドライバなどのクロックされるサブアレイインターフェイスは、図示のローカルデータ書込線（「ＬＤＷ」線、その補の「ＬＤＷＢ」線は図示せず）１１４００〜１１４１１に結合される。
【００１３】
装置１００のこの従来の実施例では、データインターフェイス１０４は線１１６上のＣＬＫ０信号によってクロックされ、個々のバンクインターフェイス１０６０および１０６１もそれぞれの線１１８上の別のＣＬＫ１信号によってクロックされる。さらに、ＬＤＷ線１１４００〜１１４１１に結合されるサブアレイインターフェイスも第３のＣＬＫ２信号によってクロックされる。従来、クロック信号ＣＬＫ０、ＣＬＫ１およびＣＬＫ２は入力クロック（ＣＬＫ）の３つの異なる位相（または半位相）であり、ＣＬＫ１はバンクアドレス情報を有し、ＣＬＫ２はアレイ選択およびバンクアドレス情報を有する。バンクインターフェイス１０６０および１０６１もマスクおよび救済論理を含んでもよく、さらにダブルデータレート（「ＤＤＲ」）同期論理を含むこともある。
【００１４】
さらに図２（Ａ）を参照すると、典型的なフルサイクルラッチ２００の実現例の概略図が示される。フルサイクルラッチ２００は第１のインバータ２０２を含むが、これは入力（「ＩＮ」）信号を受け、反転された出力を第１の相補型金属酸化膜半導体（「ＣＭＯＳ」）パスゲート２０４の入力に与えるように結合される。第１のパスゲート２０４は、そのＰチャネルおよびＮチャネル素子の対応するゲート端子にそれぞれ与えられるＣＬＫおよびその補のＣＬＫＢ信号によって制御される。
【００１５】
パスゲート２０４からの出力は、交差結合されるインバータの対を備える第１のラッチ２０６に供給される。次に、第１のラッチ２０６の出力は、第２のインバータ２０８を介して反転され、第２のＣＭＯＳパスゲート２１０の入力に与えられる。第２のパスゲート２１０も、そのＰチャネルおよびＮチャネル素子の対応するゲート端子にそれぞれ与えられるＣＬＫＢおよびその補のＣＬＫ信号によって制御される。第２のパスゲート２１０からの出力は第２のラッチ２１２に供給され、第２のラッチ２１２から信号「ＯＵＴ１」を与える出力に供給される。通常、第１および第２のラッチ２０６、２１２のフィードバックインバータは、対応の他方のインバータのそれよりも「弱い」。
【００１６】
動作時、フルサイクルラッチ２００は、入力データがＣＬＫ信号の立上がりエッジで取込まれて解放され、ＣＬＫの立上がりエッジ以外の如何なるときも出力が変化しないように機能する。フルサイクルラッチ２００の異なる実現例も提供し得るが、それらすべての共通点は、クロックの立上がりエッジ（または他の回路では立下がりエッジ）でデータが取込まれて解放され、それらの出力は立上がり（または立下がり）エッジ以外の如何なるときも変化しないという点である。
【００１７】
さらに図２（Ｂ）を参照すると、典型的なハーフサイクルラッチ２２０の対応する概略図が示される。ハーフサイクルラッチ２２０はインバータ２２２を含み、これは入力（ＩＮ）信号を受け、反転された出力を単一のＣＭＯＳパスゲート２２４の入力に与えるように結合される。パスゲート２２４も、そのＰチャネルおよびＮチャネル素子の対応するゲート端子にそれぞれ与えられるＣＬＫおよびその補のＣＬＫＢ信号によって制御される。次にパスゲート２２４からの出力は、交差結合されるインバータの対を備えるラッチ２２６に与えられ、ラッチ２２６からの出力は信号「ＯＵＴ２」を与える。
【００１８】
機能的には、ハーフサイクルラッチ２２０は、ＣＬＫ信号が「ロー」であるときはいつでもデータが自由にラッチ２２０を通って移動することができ、かつＣＬＫ信号が「ハイ」であるときのみ、データが回路にラッチされるように動作する。
【００１９】
さらに図２（Ｃ）を参照すると、図２（Ａ）のフルサイクルラッチ２００および図２（Ｂ）のハーフサイクルラッチ２２０の機能を表わす一連の波形が示される。この波形図はフルサイクルラッチ２００とハーフサイクルラッチ２２０との間の出力タイミングの違いを示し、期間ｔＤＳはデータセットアップ時間である。
【００２０】
さらに図３を参照すると、集積回路ＳＤＲＡＭ装置３００（または混載ＳＤＲＡＭを内蔵するもの）アーキテクチャの、比較のための簡略化した機能的ブロック図が示される。装置３００は図１の装置１００とは対照的に、この代表的な例ではバンク３０２０および３０２１（それぞれバンク＜０＞およびバンク＜１＞）を含むメモリアレイにデータを効率よく書込むために、クロック信号の２つの半位相（ＣＬＫ０および／ＣＬＫ０）のみを設けて使用することを必要とする。
【００２１】
装置３００は、メモリアレイに書込まれるべきデータを線Ｄｉｎ上で受けるためのデータインターフェイス３０４を含む。バンク３０２０および３０２１の各々は、図示のそれぞれのクロックされないバンクインターフェイス３０６０および３０６１を含む。複数のメモリアレイ３０８０および３０８１は、各々複数のサブアレイを含み、バンクインターフェイス３０６０および３０６１とともに装置３００メモリアレイを形成する。
【００２２】
グローバルデータ書込線（「ＧＤＷ」）３１０は、メモリバンク３０２０および３０２１に書込まれるべきデータをＤｉｎ線から受け、バンクインターフェイス３０６０および３０６１の各々に結合される。図示のように、メモリバンク３０２０および３０２１の各々は、それぞれのバンクデータ書込線（「ＤＷ」線、その補の「ＤＷＢ」線は図示せず）３１２０および３１２１をそれぞれ有する。たとえばローカル書込（「ＬＷＲＩＴＥ」）ドライバなどのクロックされるサブアレイインターフェイスは、図示のローカルデータ書込線（「ＬＤＷ」線、その補の「ＬＤＷＢ」線は図示せず）３１４００〜３１４１１に結合される。
【００２３】
この発明による装置１００の代表的な実施例では、データインターフェイス３０４は線３１６上のＣＬＫ０信号によってクロックされるが、個々のバンクインターフェイス３０６０および３０６１はクロックされない。ＬＤＷ線３１４００〜３１４１１に結合されるサブアレイインターフェイスもＣＬＫ０２信号の補の信号によってクロックされる。機能的には、装置３００は非同期入力データ経路技術を内蔵し、バンクインターフェイス１０６（図１）にある従来のフルサイクルラッチ２００（図２（Ａ））はハーフサイクルラッチ２２０（図２（Ｂ））で置換えられ、バンクインターフェイス３０６のクロック動作は取除かれるため、経路におけるデータの速度が改善され、レイテンシが低減される。換言すると、バンクインターフェイスにある従来のフルサイクルラッチをハーフサイクルラッチで置換え、バンクインターフェイスでのクロック動作を取除き、ハーフサイクルラッチ（ＤＲＡＭインターフェイスラッチの半分）を使用することで、経路のデータのレイテンシおよび速度を改善することができる。
【００２４】
結果として、バンクインターフェイス３０６は、依然としてデータマスク（後に詳しく説明する）およびデータ冗長論理を含むことができるものの、クロック動作またはラッチ回路は必要とされない。ＤＷ線１１２を変化させて、すべてのバンク１０２に対して有効とすることにより、Ｄｉｎ情報のセットアップ時間を使用して、Ｄｉｎをサブアレイインターフェイス１１４にまでにわたって与えることができる。この位置で、サブアレイおよびバンクアドレス指定情報をＣＬＫ０信号（ＣＬＫＢ０または／ＣＬＫ０）の逆の位相と組合せてデータを適切なサブアレイにゲートすることができる。この発明の技術は、たとえば、ＤＤＲ同期論理をサブアレイインターフェイス３０６で実現することによって、ＤＤＲ  ＳＤＲＭと共に使用することができる。バンクＬＤＷ線１１４のすべてを同時に駆動するときに、装置３００によって幾分余計に電力が消費されるかも知れないが（たとえば、４つのバンクシステムの中で１つのバンクのみが一度に書込まれ、他の３つのバンクはそれらのＬＤＷ線１１４を遷移させている）、これは一般に受容可能なトレードオフである。
【００２５】
さらに図４を参照すると、典型的な非同期データ経路を内蔵する従来の１６ＭＳＤＲＭ４００アーキテクチャのさらに詳細な機能的ブロック図が示される。明確にするため、４つのうちの１つのバンク４０２（バンク＜１＞）を他のすべての代表として示す。
【００２６】
ＳＤＲＭ４００は、ＧＤＷ線４１０によって各バンク４０２のバンクインターフェイス４０６とメモリアレイ４０８とに結合される入力バッファ（またはデータインターフェイス）４０４を含む。ＤＷ線４１２およびＬＤＷ線４１４が示される。装置１００（図１）のように、入力バッファ４０４は第１のクロックポイント４１６でクロックされ、バンクインターフェイス４０６の各々は第２のクロックポイント４１８でクロックされ、サブアレイインターフェイスは第３のクロックポイント４２０でクロックされる。
【００２７】
さらに図５を参照すると、この発明の技術による１６Ｍ  ＳＤＲＭ５００アーキテクチャの、比較のためのさらに詳細な機能的ブロック図が示され、これは図３に関して既に述べたこの発明の一般的なアプローチのさらに具体的な実現例を示す。ここでも明確にするため、４つのうちの１つのバンク５０２（バンク＜１＞）を他のすべての代表として示す。
【００２８】
ＳＤＲＭ５００も、ＧＤＷ線５１０によって各バンク５０２のバンクインターフェイス５０６とメモリアレイ５０８とに結合される入力バッファ（またはデータインターフェイス）５０４を含む。ＤＷ線５１２およびＬＤＷ線５１４が示される。装置３００（図３）のように、入力バッファ４０４は第１のハーフクロックポイント５１６でクロックされるが、バンクインターフェイス５０６はいずれもクロックされない。第２のハーフクロックポイント５１８で、サブアレイインターフェイスがクロックされる。
【００２９】
さらに図６を参照すると、この発明の技術による集積回路装置６００の高レベルの機能的ブロック図が示される。この図では、書込データ経路ならびにシステム「ＣＬＫ」信号およびその補の「ＣＬＫＢ」信号からの内部クロック（「ＩＣＬＫ」）信号ならびにライトイネーブル（「ＷＥＮ」）信号の導出を示す。
【００３０】
記憶装置６００はＤＲＡＭインターフェイス６０２（図３および図５のそれぞれのデータインターフェイス３０４および入力バッファ５０４に対応する）を含み、これは各々が対応するデータ入力線６０６０〜６０６２（Ｄｉｎ＜０＞〜Ｄｉｎ＜２＞）にそれぞれ結合される複数の入力データラッチ（「ＤＩＬＡＴＣＨ」）６０４０〜６０４２を含む。ＤＩＬＡＴＣＨ６０４０〜６０４２の出力は、各々対応するグローバルデータ書込線６１００〜６１０２（ＧＤＷ＜０＞〜ＧＤＷ＜２＞）にそれぞれ結合される。ＤＲＡＭインターフェイス６０２は、線６１２上のデータマスク（「ＤＭ」）信号を受け、線６１４上にグローバルデータマスク（「ＧＤＭ」）信号を与えるように結合されるデータマスクラッチ（「ＤＭＬＡＴＣＨ」）６０６をさらに含む。内部クロック発生器（「ＩＣＬＫＧＥＮ」）６１６は、線６１８上の内部クロック信号（「ＣＬＫ」）を受け、線６２０上のＩＣＬＫ信号を図示のＤＩＬＡＴＣＨ６０４０〜６０４２およびＤＭＬＡＴＣＨ６０６に与える。
【００３１】
記憶装置６００はバンクインターフェイス６２２をさらに含み、これはデータ書込マルチプレクサおよびドライバ（「ＤＷＭＵＸ＆ＤＲＶ」）６２４０〜６２４２を含む。データ書込マルチプレクサおよびドライバ６２４０〜６２４２は、グローバルデータ線６１００〜６１０２の対応する線に結合され、さらに線６１４上のＧＤＭ信号を受けるように結合される。データ書込マルチプレクサおよびドライバ６２４０〜６２４２は、線の対６２６０〜６２６２上に相補のバンクデータ書込（「ＤＷ」および「ＤＷＢ」）信号をそれぞれ与える。
【００３２】
次に、これらの信号はサブアレイインターフェイス６２８の対応するローカル書込ドライバ（「ＬＷＲＩＴＥ」）６３００〜６３０２に入力される。ＬＷＲＩＴＥドライバ６３００〜６３０２は、相補のローカルデータ書込（「ＬＤＷ」および「ＬＤＷＢ」）信号を線の対６３２０〜６３２２上にそれぞれ与え、これらはメモリアレイのセンスアンプ帯６３４に入力される。ライトイネーブル発生器（「ＷＥＮＧＥＮ」）６３６は、線６３８上の補の入力クロック信号（「ＣＬＫＢ」）を受け、さらに線６４０上のコラムアドレス（「ＣＯＬ  ＡＤＤ」）信号を受ける。ＷＥＮＧＥＮ６３６は、線６４２上のライトイネーブル（「ＷＥＮ」）信号を図示のＬＷＲＩＴＥドライバ６３００〜６３０２に与える。
【００３３】
具体的な回路および実現例とともにこの発明の原理を説明してきたが、上述の説明は、この発明の範囲を限定することでなく、例を示すことによってのみ行なわれていることを明らかに理解されたい。特に、上述の開示の教示により、関連技術の当業者に他の変形が示唆されることが認識される。そのような変形は、それ自体としては既に公知であり、ここに既に記載される特徴の代わりにまたはそれに加えて使用することのできる他の特徴を伴い得る。この出願では、請求項は特徴の特定の組合せについて規定されているが、ここでの開示の範囲には、それがここでいずれかの請求項で請求される同じ発明に関連するか否か、およびそれがこの発明の直面するのと同じ技術的な課題のいずれかまたはすべてを緩和するか否かにかかわらず、明示的または暗黙に開示される如何なる新規の特徴または特徴の如何なる新規の組合せ、もしくは関連技術の当業者にとって明白であろうそれらの一般化または変形が含まれることを理解されたい。ここに出願人は、この出願またはそこから派生するさらなる出願の手続処理中、そのような特徴および／またはそのような特徴の組合せに対して新しい請求項を作成する権利を有する。
【図面の簡単な説明】
【図１】メモリアレイにデータを効率よく書込むためにクロック信号の３つの異なる位相（または半位相）を使用することを示す、従来の同期ＤＲＡＭ「ＳＤＲＡＭ」装置アーキテクチャの簡略化した機能的ブロック図である。
【図２】（Ａ）は、データをクロック（「ＣＬＫ」）信号の立上がりエッジで取込みおよび解放することができ、出力（「ＯＵＴ」）はＣＬＫの立上がりエッジ以外の如何なるときも変化しない、典型的なフルサイクルラッチの実現例の概略図であり、（Ｂ）は、ＣＬＫ信号が「ロー」であるときはいつでもデータは自由にラッチを通り抜けることができ、ＣＬＫ信号が「ハイ」である場合のみ、データは回路にラッチされる、典型的なハーフサイクルラッチの対応する概略図であり、（Ｃ）は、図２（Ａ）のフルサイクルラッチと図２（Ｂ）のハーフサイクルラッチとの機能を示す一連の波形図である。
【図３】ＤＲＡＭインターフェイスの従来のフルサイクルラッチがハーフサイクルラッチで置換えられ、バンクインターフェイスのクロック動作が、経路でのデータの速度を向上し、レイテンシを低減するために取除かれている、この発明による非同期入力データ経路技術を内蔵する集積回路ＳＤＲＡＭ装置（または混載ＳＤＲＡＭを内蔵するもの）アーキテクチャの、比較のための簡略化した機能的ブロック図である。
【図４】典型的な非同期データ経路を内蔵し、図１に示されるものに類似の先行技術のクロック技術を実現する、従来の１６Ｍ  ＳＤＲＭアーキテクチャのさらに詳細な機能的ブロック図である。
【図５】図３に示される一般的なアプローチのさらに具体的な実現例を示す、この発明の技術による１６Ｍ  ＳＤＲＡＭアーキテクチャの、比較のためのさらに詳細な機能的ブロック図である。
【図６】システム「ＣＬＫ」信号およびその補の「ＣＬＫＢ」信号からの内部クロック（「ＩＣＬＫ」）信号およびライトイネーブル（「ＷＥＮ」）信号の導出および書込データ経路を示す、この発明の技術による集積回路記憶装置の高レベルの機能的ブロック図である。
【符号の説明】
３００  集積回路ＳＤＲＡＭ装置、３０２  バンク、３０４  データインターフェイス、３０６  バンクインターフェイス、３１０  グローバルデータ書込線、３１２  バンクデータ書込線、３１４  ローカルデータ書込線、３１６  線、３１８  線。
【図１】
2004158166.tif 000003
【図２】
2004158166.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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