(57)【要約】【課題】コンタクトとゲート電極（ゲート電極には制御ゲート電極を含む）との導通不良、短絡不良を防止することが可能な不揮発性半導体記憶装置およびその製造方法を提供すること。【解決手段】ゲート電極と、ゲート電極上に接して形成された第１のシリコン酸化膜領域と、第１のシリコン酸化膜領域上でかつ第１のシリコン酸化膜領域の側面を含まない位置に、シリコンおよび酸素からなる組成が連続するように形成され、第１のシリコン酸化膜領域とは上方向から見た面積が異なる第２のシリコン酸化膜領域と、第１および第２のシリコン酸化膜領域を縦方向に貫通してゲート電極に達して形成された導電性のコンタクトとを具備する。【選択図】図２５
2004048031.tif 000002
【特許請求の範囲】
【請求項１】
　ゲート電極と、
　前記ゲート電極上に接して形成された第１のシリコン酸化膜領域と、
　前記第１のシリコン酸化膜領域上でかつ前記第１のシリコン酸化膜領域の側面を含まない位置に、シリコンおよび酸素からなる組成が連続するように形成され、前記第１のシリコン酸化膜領域とは上方向から見た面積が異なる第２のシリコン酸化膜領域と、
　前記第１および第２のシリコン酸化膜領域を縦方向に貫通して前記ゲート電極に達して形成された導電性のコンタクトと
　を具備することを特徴とする不揮発性半導体記憶装置。
【請求項２】
　制御ゲート電極と、
　前記制御ゲート電極上に接して形成された第３のシリコン酸化膜領域と、
　前記第３のシリコン酸化膜領域の上面および側面に接して形成されたシリコンナイトライド膜と
　をさらに具備することを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
　制御ゲート電極と、
　前記制御ゲート電極上に接して形成された第３のシリコン酸化膜領域と、
　前記第３のシリコン酸化膜領域の側面に接して形成されたシリコンナイトライド膜と
　をさらに具備することを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項４】
　前記制御ゲート電極を制御ゲートとして有するトランジスタのソース／ドレイン領域に達して縦方向に形成された導電性の第２のコンタクトをさらに具備し、
　前記第２のコンタクトは、前記シリコンナイトライド膜に接していることを特徴とする請求項２または３記載の不揮発性半導体記憶装置。
【請求項５】
　ソース／ドレイン領域に縦方向に通じるコンタクトホールに導電材料を埋め込み第１のコンタクトを形成する工程と、
　ゲート電極領域の上側に形成されているシリコンナイトライド膜を除去する工程と、
　前記形成された第１のコンタクトの上方および前記シリコンナイトライド膜がその上側から除去された前記ゲート電極領域の上方に絶縁層を形成する工程と、
　前記絶縁層を貫通しかつ前記形成された第１のコンタクトに縦方向に通じる第２のコンタクトホールと、前記絶縁層を貫通しかつ前記シリコンナイトライド膜がその上側から除去された前記ゲート電極領域に縦方向に通じる第３のコンタクトホールとを形成する工程と、
　前記形成された第２および第３のコンタクトホールに第２の導電材料を埋め込み第２および第３のコンタクトを形成する工程と
　を具備することを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項６】
　ゲート電極領域の上側に形成されているシリコンナイトライド膜を除去する前記工程は、リン酸処理によりなされることを特徴とする請求項５記載の不揮発性半導体記憶装置の製造方法。
【請求項７】
　ゲート電極領域の上側に形成されているシリコンナイトライド膜を除去する前記工程は、ＲＩＥ法によりなされることを特徴とする請求項５記載の不揮発性半導体記憶装置の製造方法。
【請求項８】
　前記ＲＩＥ法は、パターニングされたフォトレジストをマスクにしてなされることを特徴とする請求項７記載の不揮発性半導体記憶装置の製造方法。
【請求項９】
　ゲート電極領域の上側に形成されているシリコンナイトライド膜を除去する前記工程は、ＣＭＰ法によりなされることを特徴とする請求項５記載の不揮発性半導体記憶装置の製造方法。
【請求項１０】
　ゲート電極領域の上側に形成されているシリコンナイトライド膜を除去する前記工程は、ソース／ドレイン領域に縦方向に通じるコンタクトホールに導電材料を埋め込み第１のコンタクトを形成する前記工程より後になされることを特徴とする請求項５記載の不揮発性半導体記憶装置の製造方法。
【請求項１１】
　ゲート電極領域の上側に形成されているシリコンナイトライド膜を除去する前記工程は、ソース／ドレイン領域に縦方向に通じるコンタクトホールに導電材料を埋め込み第１のコンタクトを形成する前記工程より前になされることを特徴とする請求項５記載の不揮発性半導体記憶装置の製造方法。
【請求項１２】
　接続が必要なゲート電極領域の上側に形成されているシリコンナイトライド膜を除去する工程と、
　ソース／ドレイン領域に縦方向に通じるコンタクトホール、および前記シリコンナイトライド膜がその上側から除去された前記ゲート電極領域に縦方向に通じるコンタクトホールに導電材料を埋め込み第１のコンタクトを形成する工程と、
　前記形成された第１のコンタクトの上方に絶縁層を形成する工程と、
　前記絶縁層を貫通しかつ前記形成された第１のコンタクトに縦方向に通じる第２のコンタクトホールを形成する工程と、
　前記形成された第２のコンタクトホールに第２の導電材料を埋め込み第２のコンタクトを形成する工程と
　を具備することを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項１３】
　接続が必要なゲート電極領域の上側に形成されているシリコンナイトライド膜を除去する前記工程は、パターニングされたフォトレジストをマスクにしてＲＩＥ法によりなされることを特徴とする請求項１２記載の不揮発性半導体記憶装置の製造方法。
【請求項１４】
　接続が必要なゲート電極領域の上側に形成されているシリコンナイトライド膜を除去する前記工程は、パターニングされたフォトレジストをマスクにしてリン酸処理によりなされることを特徴とする請求項１２記載の不揮発性半導体記憶装置の製造方法。
【請求項１５】
　接続が必要なゲート電極領域の上側に形成されているシリコンナイトライド膜を除去する前記工程は、パターニングされたフォトレジストをマスクにしてＣＤＥ法によりなされることを特徴とする請求項１２記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
　本発明は、不揮発の記憶状態を提供する不揮発性半導体記憶装置およびその製造方法に係り、特に、高集積化に適する不揮発性半導体記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
　不揮発性半導体記憶装置として既存のフラッシュメモリの構成について説明する。図３８は、フラッシュメモリを上面から見た構成例を模式的に示す図である。同図（ａ）は、記憶素子としてのセル（浮遊ゲート電極のあるＭＯＳトランジスタ）がアレー状に並ぶ領域（以下、記憶素子領域という。）を示し、同図（ｂ）は、上記のセルへの主電流を制御するためなどの、浮遊ゲート電極のないＭＯＳトランジスタが配置された領域である。
【０００３】
　記憶素子領域は、一般的に、集積度を高めて高記憶容量を達成するため高密度のレイアウトにパターン形成され、図３８（ｂ）に示す領域は、これに比較すると密度が低く形成される。
【０００４】
　図３８（ａ）に示すように、記憶素子領域は、素子領域１６１とこれらの素子領域１６１を分離する素子分離領域１６２とが交互にストライプ状に配置される。一本の素子領域１６１は、図で左右方向にセルを複数有する。素子領域１６１の延びる方向と垂直の方向には、制御ゲート電極同士を接続するゲート接続線１６３がやはりストライプ状に形成されている。
【０００５】
　ゲート接続線１６３と素子領域１６１との交わりのそれぞれには、浮遊ゲート電極（図示せず）が埋設され、浮遊ゲート電極のさらに下に位置する基板領域がチャネルとなる。ゲート接続線１６３同士の間と素子領域１６１との交わり位置それぞれがソースまたはドレインの領域（以下、ソース／ドレイン領域という。）となる。記憶素子領域では、一部のセルのソース／ドレイン領域に対して縦方向に電気的接続を行なうコンタクト１６４が形成される。
【０００６】
　図３８（ｂ）に示す領域では、素子領域１７１とこれらの素子領域１７１を分離する素子分離領域１７２とがやはり交互にストライプ状に配置される。一本の素子領域１７１が延びる方向と垂直の方向には、ゲート電極同士を接続するゲート接続線１７３がやはりストライプ状に形成されている。
【０００７】
　ゲート接続線１７３と素子領域１７１との交わりの位置それぞれが、ゲート電極の領域であり、ゲート電極の下がチャネルである。チャネルの図で左右方向にソースまたはドレインがそれぞれ位置する。この比較的粗密度にＭＯＳトラジスタが形成された領域では、一部のＭＯＳトランジスタのソースまたはドレインに電気的に接続するための縦方向のコンタクト１７４と、そのゲート電極に電気的に接続するための縦方向のコンタクト１７５とが形成される。
【０００８】
　以下、このようなフラッシュメモリの形成工程を概略的に図３９ないし図４２を用いて説明する。図３９から図４２各図の（ａ）は、図３８（ａ）内に示すＡ−Ａａ断面に相当する断面を示し、同じく（ｂ）は、図３８（ａ）内に示すＢ−Ｂａ断面に相当する断面を示し、同じく（ｃ）は、図３８（ｂ）内に示すＣ−Ｃａ断面に相当する断面を示す。図３９から図４２各図において同一相当の部位には同一符号を与えてある。
【０００９】
　まず、図３９に示すような、ＭＯＳトランジスタの基本的構成が形成された状態を複数工程により得る。図３９に示された状態では、半導体基板（以下、単に基板という場合がある。）１０１上にゲート絶縁膜１０２が形成され、ゲート絶縁膜１０２上の多結晶シリコン膜１０３とその上の多結晶シリコン膜１０７とが記憶素子領域（図３９（ａ）、（ｂ））では浮遊ゲート電極であり、図３９（ｃ）に示す場合ではゲート絶縁膜１０２に対する導電材料である。
【００１０】
　図３９（ａ）、（ｂ）における符号１０８は、第２のゲート絶縁膜であり、例えばＯＮＯ（Oxide,SiN,Oxide）の３層構造からなる。第２のゲート絶縁膜１０８上には、ゲート接続線１６３（図３８参照）としての多結晶シリコン膜１０９とＷＳｉ（タングステンシリサイド）膜１１０とが形成される。その上に形成された符号１１１、１１２は、シリコン酸化膜（絶縁膜）である。ＷＳｉ膜１１０は、各ＭＯＳトランジスタの制御ゲート電極（の一部）でもある。
【００１１】
　図３９（ａ）に示すように、ゲート絶縁膜１０２は、素子分離領域に相当するシリコン酸化膜１０６によりＡ−Ａａの方向に分離される。このゲート絶縁膜１０２の下側の基板１０１領域がチャネルになる。図３９（ｂ）に示すように、各セルは、Ｂ−Ｂａ方向には、ソース／ドレイン領域１２９で接続されている。
【００１２】
　図３９（ｃ）に示すように、浮遊ゲート電極を持たないＭＯＳトランジスタでは、第２のゲート絶縁膜１０８は存在せず、ゲート接続線１７３（図３８参照）としてのＷＳｉ膜１１０が導電材料である多結晶シリコン膜１０７上に形成されている。ＷＳｉ膜１１０は、この領域の各ＭＯＳトランジスタのゲート電極（の一部）でもある。
【００１３】
　なお、シリコン酸化膜１１２は、図３９各図に示すように、この段階のゲート構造の各露出面（上面、側面）に形成される。
【００１４】
　図３９に示す状態を得るには、まず、半導体基板１０１上に、９ｎｍのゲート絶縁膜１０２、減圧ＣＶＤ（Chemical vapor deposition）法にて６０ｎｍの多結晶シリコン膜１０３、７０ｎｍのシリコンナイトライド膜（図示せず）、および２３０ｎｍのシリコン酸化膜（図示せず）を重ねるように堆積する。
【００１５】
　そして、その上に形成されたフォトレジスト（図示せず）を光蝕刻技術にてＢ−Ｂａ方向、Ｃ−Ｃａ方向ストライプ状パターンに加工し、それをマスクとしてＲＩＥ（Reactive Ion Etching）法で、上記シリコン酸化膜、上記シリコンナイトライド膜、多結晶シリコン膜１０３、ゲート絶縁膜１０２、および基板１０１を加工する。基板１０１にはこれにより溝が形成され、この溝の位置がのちの素子分離領域に相当する。
【００１６】
　次に、ＨＤＰ（High Density Plasma）法で５４０ｎｍのシリコン酸化膜１０６を全面推積させ、ＣＭＰ（Chemical Mechanical Polishing）法によりこのシリコン酸化膜１０６を上記シリコンナイドライト膜が露出するまで削り平坦化する。さらに、バッファードフッ酸（Buffered-HF）処理にてシリコン酸化膜１０６の上面を多少エッチングし、この後リン酸処理にて上記シリコンナイドライド膜を除去する。
【００１７】
　ここまでの工程で、素子分離領域としてシリコン酸化膜１０６を有するＳＴＩ（Shallow Trench Isolation）構造が形成されたことになる。
【００１８】
　次に、減圧ＣＶＤ法にて１００ｎｍの多結晶シリコン膜１０７を重ねて全面推積し、その後、その上に形成されたフォトレジストを光蝕刻技術にて所望のストライプパターン（Ｂ−Ｂａ方向）に加工する。そして、それをマスクとしてＲＩＥ法でこの多結晶シリコン膜１０７を加工し、その加工溝に少なくともシリコン酸化膜１０６が露出するようにする。これにより、浮遊ゲート電極の一部である多結晶シリコン膜１０７は各ＭＯＳトランジスタに対応してＡ−Ａａ方向に分離される。
【００１９】
　次に、上記フォトレジストを除去後、減圧ＣＶＤ法により３層構造のゲート絶縁膜１０８を必要な領域（記憶素子領域）に堆積し、その上に減圧ＣＶＤ法により１００ｎｍの多結晶シリコン膜１０９を堆積する。さらに、ＰＶＤ（Physical Vapor Deposition）法による１００ｎｍのＷＳｉ膜１１０と、その上の減圧ＣＶＤ法による２３０ｎｍのシリコン酸化膜１１１とを全面堆積する。
【００２０】
　そして、さらにその上に形成されたフォトレジストを光蝕刻技術で所望のストライプパターン（Ａ−Ａａ方向）に加工し、それをマスクとしてＲＩＥ法でシリコン酸化膜１１１を加工する。その後、このフォトレジストを除去し、加工されたシリコン酸化膜１１１をマスクにＲＩＥ法でＷＳｉ膜１１０、多結晶シリコン膜１０９、ゲート絶縁膜１０８、多結晶シリコン膜１０７、および多結晶シリコン膜１０３を加工・除去する。これにより、ゲート絶縁膜１０２上に形成されたゲート構造が各ＭＯＳトラジスタに対応してＢ−Ｂａ方向およびＣ−Ｃａ方向に（Ａ−Ａａ方向の溝により）分離される。
【００２１】
　続いて、８００℃の窒素性雰囲気で加熱し、さらに酸化性雰囲気で加熱することで１０ｎｍのシリコン酸化膜１１２を上記分離されたゲート構造の上面および側面に堆積する。さらに、イオン注入法により上記加工形成された溝から基板１０１上にドーパントを注入し、ソース／ドレイン領域１２９を形成する。以上により、図３９に示す状態が得られる。ここで、図３９（ｂ）、（ｃ）中のＭＯＳトランジスタのＷＳｉ膜１１０が制御ゲート電極（またはゲート電極）に相当する。
【００２２】
　次に、図４０に示す状態にするための工程を行なう。まず、減圧ＣＶＤ法にて４０ｎｍのシリコンナイトライド膜１１３を露出面に重ねて全面堆積させる。次に、隙間を埋める層間絶縁膜を形成するため、露出面上に常圧ＣＶＤ法により４００ｎｍの絶縁膜（ＢＰＳＧ膜：Boro-phospho Silicate Glass 膜）１１４を堆積し、堆積後、８５０℃の窒素性雰囲気で加熱してこれをリフローさせる。さらに、この上に３００ｎｍの絶縁膜（ＢＰＳＧ膜）１１５を積み増し、その後８５０℃の窒素性雰囲気で加熱してこれをリフローさせる。これらの熱処理においては、同時に、基板１０１に注入されたドーパントが拡散して多結晶シリコン膜１０３の下への重なりが作られる。以上により、図４０に示す状態が得られる。
【００２３】
　次に、図４１に示す状態にするための工程を行なう。まず、ＣＭＰ法により絶縁膜１１４、絶縁膜１１５をシリコンナイトライド膜１１３が露出するまで削って平坦化・高さ調整をする。次に、この上にプラズマＣＶＤ法により１００ｎｍのシリコン酸化膜１１６を堆積する。堆積後、さらにその上に形成されたフォトレジストを光蝕刻技術で所望のパターン（形成すべきコンタクトの位置が抜けたパターン）に加工し、これをマスクにＲＩＥ法でシリコン酸化膜１１６、絶縁膜１１５、および絶縁膜１１４を加工しコンタクトホール１１７ａを形成する。
【００２４】
　次に、上記フォトレジストを除去し、加工されたシリコン酸化膜１１６をマスクにコンタクトホール１１７ａ底のシリコンナイトライド膜１１３およびゲート絶縁膜１０２をＲＩＥ法で半導体基板１０１が露出するまで加工・除去する。そして、コンタクトホール１０７ａ側壁の生成物（副生成物）を除去した後、ＣＶＤ法により４００ｎｍのＷ（タングステン）膜１１７を、シリコン酸化膜１１６を覆いかつコンタクトホール１０７ａを埋め込むように形成する（図では点線で表示）。以上により図４１に示す状態が得られる。コンタクトホール１０７ａは、図示するように、ＭＯＳトランジスタのソースまたはドレインに通ずるコンタクトのためのホールである。
【００２５】
　次に、図４２に示す状態にするための工程を行なう。まず。ＣＭＰ法により上記Ｗ膜１１７およびシリコン酸化膜１１６をシリコンナイトライド膜１１３が露出するまで削り、平坦化・高さ調整をする。次に、この上にプラズマＣＶＤ法により４５０ｎｍのシリコン酸化膜１１８を堆積する。堆積後、さらにその上に形成されたフォトレジストを光蝕刻技術で所望のパターン（形成すべきコンタクトの位置が抜けパターン）に加工し、これをマスクにＲＩＥ法で、コンタクトホール１１７ａ内のＷ膜１１７、または浮遊ゲート電極のないＭＯＳトランジスタのゲート電極たるＷＳｉ膜１１０、に達する第２のコンタクトホール１１９ａを形成する。
【００２６】
　ここで、コンタクトホール１１９ａのうちコンタクトホール１１７ａ内のＷ膜１１７に達するものはシリコン酸化膜１１８の加工により得られ、コンタクトホール１１９ａのうちＷＳｉ膜１１０に達するものは、シリコン酸化膜１１８、シリコンナイトライド膜１１３、シリコン酸化膜１１２、およびシリコン酸化膜１１１の加工により得られる。
【００２７】
　次に、上記フォトレジストを除去し、２５０ｎｍの第２のＷ膜１１９を、シリコン酸化膜１１８を覆いかつ第２のコンタクトホール１１９ａを埋め込むように形成する（図では点線で表示）。以上により、図４２に示す状態が得られる。その後の工程は図示しないが、例えばＣＭＰ法により第２のＷ膜１１９およびシリコン酸化膜１１８をシリコン酸化膜１１１上適当な厚み（例えば３９５ｎｍ）となるまで削り平坦化・高さ調整する。
【００２８】
　以上説明の工程により、記憶素子領域のＭＯＳトランジスタのソースまたはドレインに通じるコンタクト（図３８（ａ）ではコンタクト１６４、図４２（ｂ）ではＷ膜１１７および第２のＷ膜１１９）と、記憶素子領域以外のＭＯＳトランジスタのソースまたはドレインに通じるコンタクト（図３８（ｂ）ではコンタクト１７４、図４２（ｃ）ではＷ膜１１７および第２のＷ膜１１９）と、記憶素子領域以外のＭＯＳトランジスタのゲート電極に通じるコンタクト（図３８（ｂ）ではコンタクト１７５、図４２（ｃ）では第２のＷ膜１１９）とが形成される。
【００２９】
　このように、コンタクトには、接続される対象の違い（ソース／ドレインかゲートか）と、その形成された領域が集積パターンとして密であるか粗であるかの設置位置の違いとが少なくともある。そして、このようなコンタクトの形成は、上記のように、コンタクトホールを少なくとも２度形成してそのたびにＷ膜１０７、１０９のような導電材料をコンタクトホールに埋め込むという手順が採られている。
【００３０】
　なお、上記説明のような、ゲート電極の構造の側壁などにバリアとなるシリコンナイトライド膜（シリコンナイトライド膜１１３に相当）を有する不揮発性半導体記憶装置は下記特許文献１にも開示がある。
【特許文献１】特開平１１−４０７６６号公報
【発明の開示】
【発明が解決しようとする課題】
【００３１】
　上記説明で、２度目に形成されるコンタクトホール１１９ａでは、シリコン酸化膜１１８、１１２、１１１のほか、シリコンナイトライド膜１１３の加工が必要である。したがって、この場合にシリコン酸化膜とシリコンナイトライド膜との選択比を取った条件で加工（ＲＩＥ）するのは、あまり好ましくない。このような加工をすると、図４３（ａ）に示すように、コンタクトホール１１９ａ内にシリコンナイトライド膜２５１が一部残留し第２のＷ膜１１９とＷＳｉ膜（ゲート電極）１１０との導通不良が発生しやすくなる。
【００３２】
　そこで、第２のコンタクトホール１１９ａを形成するのに、シリコン酸化膜とシリコンナイトライド膜との選択比を取らない条件で加工すると、上記のような第２のＷ膜１１９とＷＳｉ膜１１０との導通不良は回避することができる。しかしながら、集積パターンとして密である領域（記憶素子領域）に形成されるコンタクトにおいては、図４３（ｂ）に示すように、第２のコンタクトホール１１９ａの、コンタクトホール１１７ａに対しての位置ずれが問題を起こす可能性がある。
【００３３】
　このような位置ずれがある場合、コンタクトホール１１９ａが形成されるときのエッチングがＷ膜１１７の上面の水準では止まらず、絶縁膜１１４、シリコンナイトライド膜１１３、シリコン酸化膜１１２、シリコン酸化膜１１１をもエッチングする。これにより、ＷＳｉ膜１１０が露出し、コンタクトホール１１９ａに埋め込まれる第２のＷ膜１１９がＷＳｉ膜（制御ゲート電極）１１０と短絡してしまう不良が発生し得る。
【００３４】
　第２のコンタクトホール１１９ａの、コンタクトホール１１７ａに対しての形成位置ずれは、程度の差こそあれ製造工程として避けられないものであり、高集積化が進むと、特に、より高集積にパターン化される記憶素子領域では上記のような問題を発生させる。なお、この短絡不良自体を避けるためには、第２のコンタクトホール１１９ａの形成をシリコン酸化膜とシリコンナイトライド膜との選択比を取った条件により行なえばよいが、この場合に別の部位で導通不良が発生しやすくなることはすでに述べた通りである。
【００３５】
　本発明は、上記した事情を考慮してなされたもので、高密度にパターン化される領域を含む不揮発性半導体記憶装置およびその製造方法において、コンタクトとゲート電極（ゲート電極には制御ゲート電極を含む）との導通不良、短絡不良を防止することが可能な不揮発性半導体記憶装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００３６】
　上記の課題を解決するため、本発明の一態様に係る不揮発性半導体記憶装置は、ゲート電極と、前記ゲート電極上に接して形成された第１のシリコン酸化膜領域と、前記第１のシリコン酸化膜領域上でかつ前記第１のシリコン酸化膜領域の側面を含まない位置に、シリコンおよび酸素からなる組成が連続するように形成され、前記第１のシリコン酸化膜領域とは上方向から見た面積が異なる第２のシリコン酸化膜領域と、前記第１および第２のシリコン酸化膜領域を縦方向に貫通して前記ゲート電極に達して形成された導電性のコンタクトとを具備することを特徴とする。
【００３７】
　また、本発明の一態様に係る、不揮発性半導体記憶装置の製造方法は、ソース／ドレイン領域に縦方向に通じるコンタクトホールに導電材料を埋め込み第１のコンタクトを形成する工程と、ゲート電極領域の上側に形成されているシリコンナイトライド膜を除去する工程と、前記形成された第１のコンタクトの上方および前記シリコンナイトライド膜がその上側から除去された前記ゲート電極領域の上方に絶縁層を形成する工程と、前記絶縁層を貫通しかつ前記形成された第１のコンタクトに縦方向に通じる第２のコンタクトホールと、前記絶縁層を貫通しかつ前記シリコンナイトライド膜がその上側から除去された前記ゲート電極領域に縦方向に通じる第３のコンタクトホールとを形成する工程と、前記形成された第２および第３のコンタクトホールに第２の導電材料を埋め込み第２および第３のコンタクトを形成する工程とを具備することを特徴とする。
【００３８】
　また、本発明の別の態様に係る、不揮発性半導体記憶装置の製造方法は、接続が必要なゲート電極領域の上側に形成されているシリコンナイトライド膜を除去する工程と、ソース／ドレイン領域に縦方向に通じるコンタクトホール、および前記シリコンナイトライド膜がその上側から除去された前記ゲート電極領域に縦方向に通じるコンタクトホールに導電材料を埋め込み第１のコンタクトを形成する工程と、前記形成された第１のコンタクトの上方に絶縁層を形成する工程と、前記絶縁層を貫通しかつ前記形成された第１のコンタクトに縦方向に通じる第２のコンタクトホールを形成する工程と、前記形成された第２のコンタクトホールに第２の導電材料を埋め込み第２のコンタクトを形成する工程とを具備することを特徴とする。
【発明の効果】
【００３９】
　本発明によれば、第２のシリコン酸化膜領域が、第１のシリコン酸化膜領域とシリコンおよび酸素からなる組成が連続するように形成されていることから、これらの酸化膜領域を貫通してゲート電極に通じるコンタクトホールを形成するエッチングにおいて、シリコン酸化膜のエッチング効率を優先して条件を決定することができる。したがって、例えばシリコンナイトライド膜に対する選択比を大きくし得る。このような選択比によるエッチングでも、そのあとに形成されるコンタクトのゲート電極に対する導通不良は原理的に発生しない。
【００４０】
　また、第２のシリコン酸化膜領域の他の位置（領域）には、他のコンタクトホールを形成できる。そのコンタクトホール形成では、例えばシリコンナイトライド膜に対する選択比を大きくし得るので、その領域に例え高密度にトランジスタが配置されていても、そのゲート電極などがわずかでも例えばシリコンナイトライド膜に被覆されていればそのゲート電極などとの短絡不良も発生しない。
【発明を実施するための最良の形態】
【００４１】
　本発明の一態様に係る不揮発性半導体記憶装置は、第２のシリコン酸化膜領域が、第１のシリコン酸化膜領域とシリコンおよび酸素からなる組成が連続するように形成されていることから、これらの酸化膜領域を貫通してゲート電極に通じるコンタクトホールを形成するエッチングにおいて、シリコン酸化膜のエッチング効率を優先して条件を決定することができる。したがって、例えばシリコンナイトライド膜に対する選択比を大きくし得る。このような選択比によるエッチングでも、そのあとに形成されるコンタクトのゲート電極に対する導通不良は原理的に発生しない。
【００４２】
　また、第２のシリコン酸化膜領域の他の位置（領域）には、他のコンタクトホールを形成できる。そのコンタクトホール形成では、例えばシリコンナイトライド膜に対する選択比を大きくし得るので、その領域に例え高密度にトランジスタが配置されていても、そのゲート電極などがわずかでも例えばシリコンナイトライド膜に被覆されていればそのゲート電極などとの短絡不良も発生しない。もちろん、それほどに高密度にトランジスタが配置されていなければ、そのゲート電極などとの短絡不良は発生しない。
【００４３】
　本発明の一態様に係る不揮発性半導体記憶装置の製造方法では、ゲート電極領域の上側に形成されているシリコンナイトライド膜が除去され、そのあとゲート電極領域の上方に絶縁層が形成される。そして、この絶縁層を貫通してゲート電極領域に通じる第３のコンタクトホールが形成される。このコンタクトホールを形成するエッチングにおいては、絶縁層としての例えばシリコン酸化膜のエッチング効率を優先してエッチング条件を決定することができる。したがって、例えばシリコンナイトライド膜に対する選択比を大きくし得る。このような選択比によるエッチングでも、そのあとに形成されるコンタクトのゲート電極に対する導通不良は、その領域でシリコンナイトライド膜が取り払われているので原理的に発生しない。
【００４４】
　また、第１のコンタクトに通じる第２のコンタクトホールのエッチング形成では、例えばシリコンナイトライド膜に対する選択比を大きくし得るので、その領域に例え高密度にトランジスタが配置されていても、そのゲート電極などがわずかでも例えばシリコンナイトライド膜に被覆されていればそのゲート電極などとの短絡不良も発生しない。もちろん、それほどに高密度にトランジスタが配置されていなければ、そのゲート電極などとの短絡不良は発生しない。
【００４５】
　なお、第２のコンタクトホールと第３のコンタクトホールとは、製造段階という観点から言えばひとつにまとめて言い得るものである。これは、第２のコンタクトと第３のコンタクトとについても同様である。また、第１のコンタクトを形成する工程と、シリコンナイトライド膜を除去する工程とは、いずれが先になされてもよい。
【００４６】
　本発明の別の態様に係る不揮発性半導体記憶装置の製造方法では、接続が必要なゲート電極領域の上側に形成されているシリコンナイトライド膜が除去され、そのあとソース／ドレイン領域に縦方向に通じるコンタクトホール、およびシリコンナイトライド膜がその上側から除去されたゲート電極領域に縦方向に通じるコンタクトホールが形成されこれに導電材料を埋め込む。このコンタクトホールを形成するエッチングにおいては、絶縁層としての例えばシリコン酸化膜のエッチング効率を優先してエッチング条件を決定することができる。したがって、例えばシリコンナイトライド膜に対する選択比を大きくし得る。よって、エッチングに位置ずれが生じても、接続が必要でないゲート電極領域の上側のシリコンナイトライド膜がエッチングされずに済む。よって、導電材料の埋め込みでゲート電極などとの短絡不良が発生しない。また、接続が必要なゲート電極に対する導通不良も、その領域でシリコンナイトライド膜があらかじめ取り払われているので原理的に発生しない。
【００４７】
　本発明の実施態様としての不揮発性半導体記憶装置は、制御ゲート電極と、前記制御ゲート電極上に接して形成された第３のシリコン酸化膜領域と、前記第３のシリコン酸化膜領域の上面および側面に接して形成されたシリコンナイトライド膜とをさらに具備する。高密度にトランジスタが配置されている場合に対応してシリコンナイトライド膜で制御ゲート電極との短絡不良を防止するものである。
【００４８】
　また、本発明の実施態様としての不揮発性半導体記憶装置は、制御ゲート電極と、前記制御ゲート電極上に接して形成された第３のシリコン酸化膜領域と、前記第３のシリコン酸化膜領域の側面に接して形成されたシリコンナイトライド膜とをさらに具備する。これも、高密度にトランジスタが配置されている場合に対応してシリコンナイトライド膜で制御ゲート電極との短絡不良を防止するものである。この場合、シリコンナイトライド膜が第３のシリコン酸化膜領域の側面に存在することしか規定されていないが、トランジスタの配置密度によってはこのような構造でも対応できる。
【００４９】
　また、本発明の実施態様としての不揮発性半導体記憶装置は、前記制御ゲート電極を制御ゲートとして有するトランジスタのソース／ドレイン領域に達して縦方向に形成された導電性の第２のコンタクトをさらに具備し、前記第２のコンタクトは、前記シリコンナイトライド膜に接していることを特徴とする。より高密度にトランジスタが配置され、制御ゲート電極上側の第３のシリコン酸化膜領域の側面などに形成されたシリコンナイトライド膜に実際に第２のコンタクトが接触している構造である。このような構造でも動作として不良にはならない。
（第１の実施形態）
【００５０】
　以下では、本発明の実施形態を図面を参照しながら説明する。図１ないし図２５は、本発明の一実施形態としての、フラッシュメモリの形成工程を示すプロセス図である。図１から図２５各図の（ａ）は、図３８（ａ）内に示すＡ−Ａａ断面に相当する断面を示し、同じく（ｂ）は、図３８（ａ）内に示すＢ−Ｂａ断面に相当する断面を示し、同じく（ｃ）は、図３８（ｂ）内に示すＣ−Ｃａ断面に相当する断面を示す（なお、図３８は従来図として用いたものであるが、このレイアウト自体は本実施形態でもほぼ同様であるので借用した。）。図１から図２５各図において同一相当の部位には同一符号を与えてある。
【００５１】
　まず、図１に示すように、半導体基板（以下では単に基板という場合がある。）１上に例えば９ｎｍの第１のゲート絶縁膜２と、第１のゲート絶縁膜２の上に減圧ＣＶＤ法により例えば６０ｎｍの多結晶シリコン膜３とを堆積する。連続して、図２に示すように、多結晶シリコン膜３の上に減圧ＣＶＤ法により例えば７０ｎｍのシリコンナイトライド膜４と、シリコンナイトライド膜４の上に例えば２３０ｎｍのシリコン酸化膜５とを堆積する。
【００５２】
　次に、図３に示すように、光蝕刻技術を用いてシリコン酸化膜５の上に形成されたフォトレジスト１５をＢ−Ｂａ方向、Ｃ−Ｃａ方向ストライプパターンに加工する。そして、それをマスクとしてＲＩＥ法で、シリコン酸化膜５、シリコンナイトライド膜４を加工する。さらに、レジスト１５を除去した後、加工されたシリコン酸化膜５をマスクに多結晶シリコン膜３、第１のゲート絶縁膜２、半導体基板１をＲＩＥ法で加工し、図４に示すように、半導体基板１にシリコンの溝を形成する。
【００５３】
　次に、図５に示すように、ＨＤＰ法により例えば５４０ｎｍのシリコン酸化膜６を全面堆積する。そして、図６に示すように、ＣＭＰ法によりシリコン酸化膜６をシリコンナイトライド膜４が露出するまで削り平坦にする。さらに、図７に示すように、バッファードフッ酸処理によりシリコン酸化膜６の上面を多少エッチングし、かつリン酸処理によりシリコンナイトライド膜４を除去する。ここまでの工程で、素子分離領域としてシリコン酸化膜６を有するＳＴＩ構造が形成されたことになる。
【００５４】
　次に、図８に示すように、減圧ＣＶＤ法にて例えば１００ｎｍの多結晶シリコン膜７を全面堆積する。そして、多結晶シリコン膜７上に形成されたフォトレジスト（図示せず）を光蝕刻技術を用いて所望のストライプパターン（Ｂ−Ｂａ方向）に加工する。さらに、それをマスクとしてＲＩＥ法でこの多結晶シリコン膜７を加工し、その加工溝に少なくともシリコン酸化膜６が露出するようにする。これにより、浮遊ゲート電極の一部である多結晶シリコン膜７は各ＭＯＳトランジスタに対応してＡ−Ａａ方向に分離される（図９）。
【００５５】
　次に、上記フォトレジストを除去した後、図１０に示すように、減圧ＣＶＤ法により例えば総厚１７ｎｍのＯＮＯ（Oxide:５ｎｍ、SiN:７ｎｍ、Oxide:５ｎｍ）構造の第２のゲート絶縁膜８を多結晶シリコン膜７の上の必要な領域（記憶素子領域）に堆積する。そして、図１１に示すように、その上に減圧ＣＶＤ法により例えば１００ｎｍの多結晶シリコン膜９を堆積し、さらにその上を含め全面にＰＶＤ法により例えば１００ｎｍのタングステンシリサイド（ＷＳｉ）膜１０を堆積し、その後、図１２に示すように、ゲート電極（制御ゲート電極）加工用のマスク材となるシリコン酸化膜１１を減圧ＣＶＤ法で例えば２３０ｎｍ堆積する。
【００５６】
　次に、図１３に示すように、シリコン酸化膜１１の上に形成されたフォトレジスト１５１を通常の光蝕刻技術を用いてを所望のストライプパターン（Ａ−Ａａ方向）に加工し、それをマスクとしてＲＩＥ法にてシリコン酸化膜１１を加工する。その後、フォトレジスト１５１は、Ｏ２プラズマ処理、および硫酸、過酸化水素水の混合液処理で除去される。
【００５７】
　次に、上記のように加工されたシリコン酸化膜１１をマスクにＲＩＥ法で、タングステンシリサイド膜１０、多結晶シリコン膜９、第２のゲート絶縁膜８、多結晶シリコン膜７、および多結晶シリコン膜３を加工し、ゲート構造を分離形成する（図１４）。この状態では、第１のゲート絶縁膜２上に形成された各ゲート構造が、各ＭＯＳトランジスタに対応してＢ−Ｂａ方向およびＣ−Ｃａ方向に（Ａ−Ａａ方向の溝により）分離されている。
【００５８】
　次に、例えば８００℃、１２０秒の窒素性雰囲気で加熱し、さらに１０００°の酸化性雰囲気で加熱することで例えば１０ｎｍのシリコン酸化膜１２を上記ゲート構造の上面、側面に形成する。さらに、イオン注入法により上記加工形成された溝から基板１上にドーパントを注入し、ソース／ドレイン領域２９を形成する。続いて、減圧ＣＶＤ法により例えば４０ｎｍのシリコンナイトライド膜１３を露出面に重ねて堆積する。以上より、図１５に示す状態となる。
【００５９】
　次に、図１６に示すように、常圧ＣＶＤ法により例えば４００ｎｍの第１の絶縁膜（ＢＰＳＧ膜）１４ａを全面に堆積し、その後、例えば８５０℃、３０分の窒素性雰囲気で加熱してこれをリフローさせる。続いて、例えば３００ｎｍの第２の絶縁膜（ＢＰＳＧ膜）１４ｂを積み増し、その後、例えば８５０℃、３０分の窒素性雰囲気で加熱してこれをリフローさせる。これらの熱処理においては、同時に、基板１に注入されたドーパントが拡散して多結晶シリコン膜３の下への重なりが作られる。以上より、図１７に示す状態となる。（なお以下では、第１の絶縁膜１４ａと第２の絶縁膜１４ｂをまとめて絶縁膜１４という。）
【００６０】
　次に、図１８に示すように、ＣＭＰ法により、第２の絶縁膜１４ｂ、第１の絶縁膜１４ａをゲート電極構造の上のシリコンナイトライド膜１３が露出するまで平坦化する。そして、この上にプラズマＣＶＤ法により例えば１００ｎｍのシリコン酸化膜１６を全面堆積し、さらにその上にフォトレジストを形成し、通常の光蝕刻技術を用いてこれを所望のパターン（形成すべきコンタクトの位置が抜けたパターン）に加工する。続いて、加工されたレジストをマスクにＲＩＥ法でシリコン酸化膜１６、絶縁膜１４を加工し、コンタクトホールを形成する。コンタクトホールの形成後、Ｏ２プラズマ処理処理、および硫酸、過酸化水素水の混合液処理で上記レジストを除去する。
【００６１】
　次に、加工されたシリコン酸化膜１６をマスクに上記コンタクトホール底のシリコンナイトライド膜１３およびゲート絶縁膜２をＲＩＥ法で半導体基板１が露出するまで加工する。そして、Ｏ２プラズマ処理、および硫酸、過酸化水素水の混合液処理により上記コンタクトホール側壁の生成物（副生成物）を除去する。さらに、ＣＶＤ法により例えば４００ｎｍのタングステン（Ｗ）膜１７をシリコン酸化膜１６を覆いかつ上記コンタクトホールを埋めるように堆積する。以上により、図１９に示す状態となる。このコンタクトホールに充填されたタングステン膜１７は、図示するように、ＭＯＳトランジスタのソースまたはドレイン（ソース／ドレイン領域２９）に通じるコンタクトとなるものである。
【００６２】
　次に、図２０に示すように、ＣＭＰ法によりタングステン膜１７およびシリコン酸化膜１６を、ゲート電極構造上側に形成された、対シリコン酸化膜選択比を高くすることによりストッパー膜となるシリコンナイトライド膜１３が露出するまで平坦化する。そして、例えば１６０℃、７分のリン酸処理を行なうことにより、図２１に示すように、露出されたシリコンナイトライド膜１３を除去する。
【００６３】
　次に、図２２に示すように、プラズマＣＶＤ法により例えば４５０ｎｍのシリコン酸化膜１８を全面堆積する。そして、さらにその上にフォトレジストを形成し、これを通常の光蝕刻技術で所望のパターン（形成すべきコンタクトの位置が抜けたパターン）に加工する。続いて、加工されたフォトレジストをマスクとしてＲＩＥ法で、タングステン膜１７、または浮遊ゲート電極のないＭＯＳトランジスタのゲート電極たるタングステンシリサイド膜１０、に達する第２のコンタクトホールを形成する。
【００６４】
　ここで、第２のコンタクトホールのうちタングステン膜１７に達するものはシリコン酸化膜１８の加工により得られ、第２のコンタクトホールのうちタングステンシリサイド膜１０に達するものは、シリコン酸化膜１８、シリコン酸化膜１２、およびシリコン酸化膜１１の加工により得られる。第２のコンタクトホール形成後、Ｏ２プラズマ処理、および硫酸、過酸化水素水の混合液処理により上記レジストを除去する。これにより、図２３に示す状態が得られる。
【００６５】
　次に、図２４に示すように、ＣＶＤ法により例えば２５０ｎｍのタングステン膜１９を、シリコン酸化膜１８を覆いかつ上記第２のコンタクトホールを充填するように堆積する。そして、図２５に示すように、ＣＭＰ法によりタングステン膜１９およびシリコン酸化膜１８を、シリコン酸化膜１１上適当な厚み（例えば３９５ｎｍ）となるまで削り平坦化する。この後の工程は図示しないが、例えばタングステン膜１９の上側に接する配線パターンの形成などを行なう。
【００６６】
　以上説明のように、この実施形態では、第２のコンタクトホールを形成するに際し、あらかじめゲート電極上側のシリコンナイトライド膜１３を除去しているので、シリコンナイトライドに対する選択比の高い条件でエッチングしても、図２６（ａ）に示すように、第２のコンタクトホール内にシリコンナイトライド膜５１が残留することはなく、タングステン膜１９とタングステンシリサイド膜１０との導通不良が発生しない。
【００６７】
　また、第１のコンタクトに対して第２のコンタクトホール形成の位置ずれがある程度生じても、シリコン酸化膜１１および制御ゲート電極たるタングステンシリサイド膜１０の側面がシリコンナイトライド膜１３に覆われてことからシリコンナイトライドに対する選択比の高い条件でエッチングすることにより、図２６（ｂ）に示すように、タングステン膜１９と制御ゲート電極たるタングステンシリサイド膜１０との短絡不良の発生も防止できる。
【００６８】
　なお、この実施形態では、図２５（ｃ）において、タングステンシリサイド膜１０がゲート電極に相当し、シリコン酸化膜１１が第１のシリコン酸化膜領域に相当し、シリコン酸化膜１８が第２のシリコン酸化膜領域に相当し、タングステン膜１９（ただしタングステンシリサイド膜１０上のもののみ）が導電性のコンタクトに相当する。また、図２５（ｂ）において、タングステンシリサイド膜１０が制御ゲート電極に相当し、シリコン酸化膜１１（ただしシリコン酸化膜１１の上面上および側面上のシリコン酸化膜１２を含む）が第３のシリコン酸化膜領域に相当し、シリコンナイトライド膜１３がシリコンナイトライド膜に相当する。さらに、図２５（ｂ）において、タングステン膜１７および１９が導電性の第２のコンタクトに相当する。
（第２の実施形態）
【００６９】
　次に、本発明の別の実施形態を図２７および図２８を参照して説明する。図２７および図２８は、本発明の別の実施形態としての、フラッシュメモリの形成工程を示すプロセス図である。これらの図においてすでに説明した図に示された要素と同一相当の部位には同一符号を付してある。以下では、上記の実施形態との重複を避けて説明する。
【００７０】
　まず、図１から図２０に示す工程については、上記実施形態と同様に行なう。次に、シリコンナイトライド膜１３が露出するように平坦化された面上にフォトレジスト２０を形成して、さらに、図２７に示すように、これを所定のパターン（タングステンシリサイド膜１０に対してコンタクト形成が必要なトランジスタのゲート構造の真上が抜けたパターン）に通常の光蝕刻技術を用いて加工する。そして、パターン化されたレジスト２０をマスクにＲＩＥ法でシリコンナイトライド膜１３を除去する。このあと、レジスト２０は、Ｏ２プラズマ処理、および硫酸、過酸化水素水の混合液処理で除去する。これにより、図２８に示す状態が得られる。
【００７１】
　このあとの工程は、図示しないが、図２２から図２５に示した各工程を同様に適用することができる。同様の工程ではあるが、図２８（ｂ）に示すシリコンナイトライド膜１３のうちシリコン酸化膜１１の上側に位置するものも除去されぬまま各工程を経ることが、上記の実施形態とは異なってくる。
【００７２】
　この実施形態においても、第２のコンタクトホールを形成するに際し、あらかじめゲート電極上側のシリコンナイトライド膜１３を除去しているので、シリコンナイトライドに対する選択比の高い条件でエッチングしても、図２６（ａ）に示すように、第２のコンタクトホール内にシリコンナイトライド膜５１が残留することはなく、タングステン膜１９とタングステンシリサイド膜１０との導通不良が発生しない。
【００７３】
　また、第１のコンタクトに対して第２のコンタクトホール形成の位置ずれがある程度生じても、シリコン酸化膜１１の上面および側面ならびに制御ゲート電極たるタングステンシリサイド膜１０の側面がシリコンナイトライド膜１３に覆われてことからシリコンナイトライドに対する選択比の高い条件でエッチングすることにより、タングステン膜１９と制御ゲート電極たるタングステンシリサイド膜１０との短絡不良の発生も防止できる。この場合、シリコン酸化膜１１の上面にもシリコンナイトライド膜１３が存在するので、より大きく第２のコンタクトホール形成の位置ずれが生じてもこの効果が得られる。
【００７４】
　この実施形態では、パターン化されたレジスト２０をマスクにＲＩＥ法を用いる以外に、変形例として、パターン化されたレジスト２０をマスクにリン酸を用いたウエットエッチング、または同じくパターン化されたレジスト２０をマスクにＣＤＥ（chemical dry etching）法を適用するようにしてもよい。いずれ方法でも、マスクから露出されたシリコンナイトライド膜１３を除去することができる。
（第３の実施形態）
【００７５】
　次に、本発明のさらに別の実施形態を図２９を参照して説明する。図２９は、本発明のさらに別の実施形態としての、フラッシュメモリの形成工程を示すプロセス図である。図２９においてすでに説明した図に示された要素と同一相当の部位には同一符号を付してある。以下では、上記の各実施形態との重複を避けて説明する。
【００７６】
　まず、図１から図２０に示す工程については、上記各実施形態と同様に行なう。次に、図２９に示すように、絶縁膜１４をマスクとして、ＲＩＥ法でシリコンナイトライド膜１３うちシリコン酸化膜１１の上側に位置するものを除去する。このあとの工程は図示しないが、図２２から図２５に示した各工程を同様に適用することができる。
【００７７】
　この実施形態においても、第２のコンタクトホールを形成するに際し、あらかじめゲート電極上側のシリコンナイトライド膜１３を除去しているので、シリコンナイトライドに対する選択比の高い条件でエッチングしても、図２６（ａ）に示すように、第２のコンタクトホール内にシリコンナイトライド膜５１が残留することはなく、タングステン膜１９とタングステンシリサイド膜１０との導通不良が発生しない。
【００７８】
　また、第１のコンタクトに対して第２のコンタクトホール形成の位置ずれがある程度生じても、シリコン酸化膜１１のおよび制御ゲート電極たるタングステンシリサイド膜１０の側面がシリコンナイトライド膜１３に覆われてことからシリコンナイトライドに対する選択比の高い条件でエッチングすることにより、図２６（ｂ）に示すように、タングステン膜１９と制御ゲート電極たるタングステンシリサイド膜１０との短絡不良の発生も防止できる。
（第４の実施形態）
【００７９】
　次に、本発明のさらに別の実施形態を図３０を参照して説明する。図３０は、本発明のさらに別の実施形態としての、フラッシュメモリの形成工程を示すプロセス図である。図３０においてすでに説明した図に示された要素と同一相当の部位には同一符号を付してある。以下では、上記の各実施形態との重複を避けて説明する。
【００８０】
　まず、図１から図１９に示す工程については、上記各実施形態と同様に行なう。次に、図３０に示すように、ＣＭＰ法を適用して、タングステン膜１７、シリコン酸化膜１６、シリコンナイトライド膜１３、絶縁膜１４、シリコン酸化膜１２を削り平坦化して、シリコン酸化膜１１が露出されるようにする。
【００８１】
　このあとの工程は図示しないが、図２２から図２５に示した各工程を同様に適用することができる。同様の工程ではあるが、図３０に示すようにシリコン酸化膜１１上側のシリコン酸化膜１２が取り払われていることなどが、図２２から図２５とは異なってくる。
【００８２】
　この実施形態においても、第２のコンタクトホールを形成するに際し、あらかじめゲート電極上側のシリコンナイトライド膜１３を除去しているので、シリコンナイトライドに対する選択比の高い条件でエッチングしても、図２６（ａ）に示すように、第２のコンタクトホール内にシリコンナイトライド膜５１が残留することはなく、タングステン膜１９とタングステンシリサイド膜１０との導通不良が発生しない。
【００８３】
　また、第１のコンタクトに対して第２のコンタクトホール形成の位置ずれがある程度生じても、シリコン酸化膜１１のおよび制御ゲート電極たるタングステンシリサイド膜１０の側面がシリコンナイトライド膜１３に覆われてことからシリコンナイトライドに対する選択比の高い条件でエッチングすることにより、図２６（ｂ）に示すように、タングステン膜１９と制御ゲート電極たるタングステンシリサイド膜１０との短絡不良の発生も防止できる。
（第５の実施形態）
【００８４】
　次に、本発明のさらに別の実施形態を図３１ないし図３７を参照して説明する。図３１ないし図３７は、本発明のさらに別の実施形態としての、フラッシュメモリの形成工程を示すプロセス図である。これらの図においてすでに説明した図に示された要素と同一相当の部位には同一符号を付してある。以下では、上記の各実施形態との重複を避けて説明する。この実施形態は、上記の各実施形態とシリコンナイトライド膜１３を除去する工程の手順を他工程に対して変えたものである。
【００８５】
　まず、図１から図１７に示す工程については、上記各実施形態と同様に行なう。次に、図３１に示すように、ＣＭＰ法を適用して、絶縁膜１４、シリコンナイトライド膜１３、シリコン酸化膜１２を削り平坦化して、シリコン酸化膜１１が露出されるようにする。
【００８６】
　ここで、このＣＭＰ法の適用に代えて以下の各方法も採り得る。一つは、ＣＭＰ法により絶縁膜１４をシリコンナイトライド膜１３の上面が露出するまで削り平坦化させた後、例えば、１６０℃、７分のリン酸処理によりシリコン酸化膜１１上側のシリコンナイトライド膜１３を除去する方法である。
【００８７】
　二つ目は、ＣＭＰ法により絶縁膜１４をシリコンナイトライド膜１３の上面が露出するまで削り平坦化させた後、その上にフォトレジストを形成し、これを通常の光蝕刻技術で所望のパターン（例えば、タングステンシリサイド膜１０に対してコンタクト形成が必要なトランジスタのゲート構造の真上が抜けたパターン）に加工する。そして、加工されたレジストをマスクにＲＩＥ法でシリコンナイトライド膜１３を加工・除去し、その後Ｏ２プラズマ処理、および硫酸、過酸化水素水の混合液処理でレジストを除去する方法である。
【００８８】
　三つ目は、ＣＭＰ法により絶縁膜１４をシリコンナイトライド膜１３の上面が露出するまで削り平坦化させた後、絶縁膜１４をマスクにＲＩＥ法でシリコンナイトライド膜１３を除去する方法である。
【００８９】
　次に、プラズマＣＶＤ法により例えば１００ｎｍのシリコン酸化膜１６を全面堆積し、その上にフォトレジストを形成してこれを通常の光蝕刻技術でを所望のパターン（形成すべきコンタクトの位置が抜けたパターン）に加工する。そして、加工されたレジストをマスクにＲＩＥ法でシリコン酸化膜１６、絶縁膜１４を加工し、コンタクトホールを形成する。コンタクトホールの形成後、Ｏ２プラズマ処理、および硫酸、過酸化水素水の混合液処理で上記レジストを除去する。
【００９０】
　次に、加工されたシリコン酸化膜１６をマスクに上記コンタクトホール底のシリコンナイトライド膜１３およびゲート絶縁膜２をＲＩＥ法で半導体基板１が露出するまで加工する。そして、Ｏ２プラズマ処理、および硫酸、過酸化水素水の混合液処理により上記コンタクトホール側壁の生成物（副生成物）を除去する。さらに、ＣＶＤ法により例えば４００ｎｍのタングステン（Ｗ）膜１７をシリコン酸化膜１６を覆いかつ上記コンタクトホールを埋めるように堆積する。以上により、図３２に示す状態となる。このコンタクトホールに充填されたタングステン膜１７は、図示するように、ＭＯＳトランジスタのソースまたはドレイン（ソース／ドレイン領域２９）に通じるコンタクトとなるものである。
【００９１】
　次に、図３３に示すように、ＣＭＰ法によりタングステン膜１７を削り、シリコン酸化膜１６が露出するまで平坦化する。そして、図３４に示すように、この上にプラズマＣＶＤ法により例えば４５０ｎｍのシリコン酸化膜１８を全面堆積する。さらに、その上に形成されたフォトレジストを通常の光蝕刻技術で所望のパターン（形成すべきコンタクトの位置が抜けたパターン）に加工し、それをマスクにＲＩＥ法で、タングステン膜１７、または浮遊ゲート電極のないＭＯＳトランジスタのゲート電極たるタングステンシリサイド膜１０、に達する第２のコンタクトホールを形成する。
【００９２】
　ここで、第２のコンタクトホールのうちタングステン膜１７に達するものはシリコン酸化膜１８の加工により得られ、第２のコンタクトホールのうちタングステンシリサイド膜１０に達するものは、シリコン酸化膜１８、シリコン酸化膜１６、およびシリコン酸化膜１１の加工により得られる。第２のコンタクトホール形成後、Ｏ２プラズマ処理、および硫酸、過酸化水素水の混合液処理により上記レジストを除去する。これにより、図３５に示す状態が得られる。
【００９３】
　次に、図３６に示すように、ＣＶＤ法により例えば２５０ｎｍのタングステン膜１９を、シリコン酸化膜１８を覆いかつ上記第２のコンタクトホールを充填するように堆積する。そして、図３７に示すように、ＣＭＰ法によりタングステン膜１９およびシリコン酸化膜１８を、シリコン酸化膜１１上適当な厚み（例えば３９５ｎｍ）となるまで削り平坦化する。この後の工程は図示しないが、例えばタングステン膜１９の上側に接する配線パターンの形成などを行なう。
【００９４】
　以上説明のように、この実施形態でも、第２のコンタクトホールを形成するに際し、あらかじめゲート電極上側のシリコンナイトライド膜１３を除去しているので、シリコンナイトライドに対する選択比の高い条件でエッチングしても、図２６（ａ）に示すように、第２のコンタクトホール内にシリコンナイトライド膜５１が残留することはなく、タングステン膜１９とタングステンシリサイド膜１０との導通不良が発生しない。
【００９５】
　また、第１のコンタクトに対して第２のコンタクトホール形成の位置ずれがある程度生じても、シリコン酸化膜１１および制御ゲート電極たるタングステンシリサイド膜１０の側面がシリコンナイトライド膜１３に覆われてことからシリコンナイトライドに対する選択比の高い条件でエッチングすることにより、図２６（ｂ）に示すのとほぼ同様に、タングステン膜１９と制御ゲート電極たるタングステンシリサイド膜１０との短絡不良の発生も防止できる。
【００９６】
　なお、この実施形態では、図３７（ｃ）において、タングステンシリサイド膜１０がゲート電極に相当し、シリコン酸化膜１１が第１のシリコン酸化膜領域に相当し、シリコン酸化膜１６およびシリコン酸化膜１８が第２のシリコン酸化膜領域に相当し、タングステン膜１９（ただしタングステンシリサイド膜１０上のもののみ）が導電性のコンタクトに相当する。また、図３７（ｂ）において、タングステンシリサイド膜１０が制御ゲート電極に相当し、シリコン酸化膜１１（ただしシリコン酸化膜１１の側面上のシリコン酸化膜１２を含む）が第３のシリコン酸化膜領域に相当し、シリコンナイトライド膜１３がシリコンナイトライド膜に相当する。さらに、図３７（ｂ）において、タングステン膜１７および１９が導電性の第２のコンタクトに相当する。
（第６の実施形態）
【００９７】
　次に、本発明のさらに別の実施形態を、上記第５の実施形態に補足する形で説明する。上記第５の実施形態では、図３１に示す状態に行なう工程おいて、シリコン酸化膜１２までのＣＭＰ法を適用している。本実施形態は、このＣＭＰ法の適用に代えて適用可能な上記二つ目の方法を用いることを前提とする。すなわち、すでに述べたように、ＣＭＰ法の適用ではシリコンナイトライド膜１３の上面が露出するまで削り、表面を平坦化させた後、その上にフォトレジストを形成し、これを通常の光蝕刻技術で所望のパターン（例えば、タングステンシリサイド膜１０に対してコンタクト形成が必要なトランジスタのゲート構造の真上が抜けたパターン）に加工する。そして、加工されたレジストをマスクにＲＩＥ法でシリコンナイトライド膜１３を加工・除去し、その後所定の方法によりレジストを除去する。
【００９８】
　次に、プラズマＣＶＤ法により例えば１００ｎｍのシリコン酸化膜１６を全面堆積し、その上にフォトレジストを形成してこれを通常の光蝕刻技術でを所望のパターン（形成すべきコンタクトの位置が抜けたパターン）に加工する。そして、加工されたレジストをマスクにＲＩＥ法でシリコン酸化膜１６、絶縁膜１４を加工し、コンタクトホールを形成する。コンタクトホールの形成後、Ｏ２プラズマ処理、および硫酸、過酸化水素水の混合液処理で上記レジストを除去する。
【００９９】
　ここで、上記「形成すべきコンタクトの位置が抜けたパターン」における「形成すべきコンタクト」として、図３２（ｃ）中に示すＷＳｉ膜１０と接続するためのコンタクトを含めるようにする。すなわち、ＲＩＥ法で加工する対象に図３２（ｃ）のシリコン酸化膜１１（および図示していないがその上のシリコン酸化膜１２）を含めることにする。このＲＩＥ法は、あらかじめシリコン酸化膜１１上のシリコンナイトライド膜１３が除去されているので、シリコンナイトライドに対する選択性の高い条件で行なうことが可能である。すなわち、図３２（ｂ）に図示するコンタクトのためのホール形成時に、その形成位置精度が悪い場合でもゲート構造体（特に、シリコン酸化膜１１とＷＳｉ膜１０）の側面および上面のシリコンナイトライド膜１３がエッチングされてしまう心配がない。
【０１００】
　そのため、形成されたホールにその後Ｗ膜１７が堆積・形成されても（図３２（ｂ）参照）、Ｗ膜１７とＷＳｉ膜１０との短絡不良の発生を防止できる。なお、図３３以降に対応する工程の説明は、ほぼ上記実施形態と同様であるが、図３５（ｃ）においてＷ膜１７がＷＳｉ膜１０上にすでに形成されており、このすでに形成されたＷ膜１７上にＷ膜１９を形成することになる点が異なる。すなわち、Ｗ膜１７上にＷ膜１９を形成することになるのは、図３５（ｂ）、同（ｃ）におけるソース／ドレイン領域２９に接続するコンタクトの場合と同様になる。
【０１０１】
　この実施形態では、また、Ｗ膜１７上にＷ膜１９を形成するためのコンタクトホールの形成に位置ずれがある程度生じても、シリコン酸化膜１１の上面および側面ならびに制御ゲート電極たるタングステンシリサイド膜１０の側面がシリコンナイトライド膜１３に覆われてことからシリコンナイトライドに対する選択比の高い条件でエッチングすることにより、図２６（ｂ）に示すのとほぼ同様に、タングステン膜１９と制御ゲート電極たるタングステンシリサイド膜１０との短絡不良の発生も防止できる。
【０１０２】
　なお、この実施形態では、加工されたレジストをマスクにＲＩＥ法でシリコンナイトライド膜１３を加工・除去する以外に、変形例として、加工されたレジストをマスクにリン酸を用いたウエットエッチング、または同じく加工されたレジストをマスクにＣＤＥ（chemical dry etching）法を適用するようにしてもよい。いずれ方法でも、マスクから露出されたシリコンナイトライド膜１３を除去することができる。
【０１０３】
　以上の各実施形態の説明では、ＳＴＩ形成を第１のゲート絶縁膜２の形成のあととしたが、これに限ることはなく先であってもよい。また、各実施形態では、浮遊ゲートを有するタイプの不揮発性半導体記憶装置について説明したが、他のタイプの不揮発性半導体記憶装置であっても適用できる。
【図面の簡単な説明】
【０１０４】
【図１】本発明の一実施形態としての、フラッシュメモリの形成工程を示すプロセス図。
【図２】図１の続図であって、本発明の一実施形態としての、フラッシュメモリの形成工程を示すプロセス図。
【図３】図２の続図であって、本発明の一実施形態としての、フラッシュメモリの形成工程を示すプロセス図。
【図４】図３の続図であって、本発明の一実施形態としての、フラッシュメモリの形成工程を示すプロセス図。
【図５】図４の続図であって、本発明の一実施形態としての、フラッシュメモリの形成工程を示すプロセス図。
【図６】図５の続図であって、本発明の一実施形態としての、フラッシュメモリの形成工程を示すプロセス図。
【図７】図６の続図であって、本発明の一実施形態としての、フラッシュメモリの形成工程を示すプロセス図。
【図８】図７の続図であって、本発明の一実施形態としての、フラッシュメモリの形成工程を示すプロセス図。
【図９】図８の続図であって、本発明の一実施形態としての、フラッシュメモリの形成工程を示すプロセス図。
【図１０】図９の続図であって、本発明の一実施形態としての、フラッシュメモリの形成工程を示すプロセス図。
【図１１】図１０の続図であって、本発明の一実施形態としての、フラッシュメモリの形成工程を示すプロセス図。
【図１２】図１１の続図であって、本発明の一実施形態としての、フラッシュメモリの形成工程を示すプロセス図。
【図１３】図１２の続図であって、本発明の一実施形態としての、フラッシュメモリの形成工程を示すプロセス図。
【図１４】図１３の続図であって、本発明の一実施形態としての、フラッシュメモリの形成工程を示すプロセス図。
【図１５】図１４の続図であって、本発明の一実施形態としての、フラッシュメモリの形成工程を示すプロセス図。
【図１６】図１５の続図であって、本発明の一実施形態としての、フラッシュメモリの形成工程を示すプロセス図。
【図１７】図１６の続図であって、本発明の一実施形態としての、フラッシュメモリの形成工程を示すプロセス図。
【図１８】図１７の続図であって、本発明の一実施形態としての、フラッシュメモリの形成工程を示すプロセス図。
【図１９】図１８の続図であって、本発明の一実施形態としての、フラッシュメモリの形成工程を示すプロセス図。
【図２０】図１９の続図であって、本発明の一実施形態としての、フラッシュメモリの形成工程を示すプロセス図。
【図２１】図２０の続図であって、本発明の一実施形態としての、フラッシュメモリの形成工程を示すプロセス図。
【図２２】図２１の続図であって、本発明の一実施形態としての、フラッシュメモリの形成工程を示すプロセス図。
【図２３】図２２の続図であって、本発明の一実施形態としての、フラッシュメモリの形成工程を示すプロセス図。
【図２４】図２３の続図であって、本発明の一実施形態としての、フラッシュメモリの形成工程を示すプロセス図。
【図２５】図２４の続図であって、本発明の一実施形態としての、フラッシュメモリの形成工程を示すプロセス図。
【図２６】本発明の実施形態の効果を説明する模式図。
【図２７】本発明の別の実施形態としての、フラッシュメモリの形成工程を示すプロセス図。
【図２８】図２７の続図であって、本発明の別の実施形態としての、フラッシュメモリの形成工程を示すプロセス図。
【図２９】本発明のさらに別の実施形態としての、フラッシュメモリの形成工程を示すプロセス図。
【図３０】本発明のさらに別の実施形態としての、フラッシュメモリの形成工程を示すプロセス図。
【図３１】本発明のさらに別の実施形態としての、フラッシュメモリの形成工程を示すプロセス図。
【図３２】図３１の続図であって、本発明のさらに別の実施形態としての、フラッシュメモリの形成工程を示すプロセス図。
【図３３】図３２の続図であって、本発明のさらに別の実施形態としての、フラッシュメモリの形成工程を示すプロセス図。
【図３４】図３３の続図であって、本発明のさらに別の実施形態としての、フラッシュメモリの形成工程を示すプロセス図。
【図３５】図３４の続図であって、本発明のさらに別の実施形態としての、フラッシュメモリの形成工程を示すプロセス図。
【図３６】図３５の続図であって、本発明のさらに別の実施形態としての、フラッシュメモリの形成工程を示すプロセス図。
【図３７】図３６の続図であって、本発明のさらに別の実施形態としての、フラッシュメモリの形成工程を示すプロセス図。
【図３８】フラッシュメモリを上面から見た構成例を示す模式図。
【図３９】従来のフラッシュメモリの形成工程を概略的に示すプロセス図。
【図４０】図３９の続図であって、従来のフラッシュメモリの形成工程を概略的に示すプロセス図。
【図４１】図４０の続図であって、従来のフラッシュメモリの形成工程を概略的に示すプロセス図。
【図４２】図４１の続図であって、従来のフラッシュメモリの形成工程を概略的に示すプロセス図。
【図４３】従来のフラッシュメモリの問題点を説明する模式図。
【符号の説明】
【０１０５】
　１…半導体基板、２…第１のゲート絶縁膜、３…多結晶シリコン膜、４…シリコンナイトライド膜、５…シリコン酸化膜、６…シリコン酸化膜、７…多結晶シリコン膜、８…第２のゲート絶縁膜、９…多結晶シリコン膜、１０…ＷＳｉ膜、１１…シリコン酸化膜、１２…シリコン酸化膜、１３…シリコンナイトライド膜、１４、１４ａ、１４ｂ…絶縁膜（ＢＰＳＧ膜）、１６…シリコン酸化膜、１７…Ｗ膜、１８…シリコン酸化膜、１９…Ｗ膜、２０…フォトレジスト、２９…ソース／ドレイン領域、１５１…フォトレジスト。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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