(57)【要約】【課題】歪み基板の素子分離の壁を介するリーク電流を低減し、素子分離特性を向上させる。【解決手段】単結晶シリコン層１ａ、ＳｉＧｅ層１ｂおよびこのＳｉＧｅ層１ｂ上にエピタキシャル成長された単結晶Ｓｉ層１ｃよりなる歪み基板１中に、その底部がＳｉＧｅ層１ｂ中に位置する溝２を形成し、溝２の内壁に単結晶Ｓｉをエピタキシャル成長させることによりＳｉ膜３を形成し、さらに、このＳｉ膜３の一部を酸化しその上部にＳｉ酸化膜（熱酸化膜）６を形成した後、溝２の内部を含む基板１上に、絶縁膜としてＣＶＤ法により酸化シリコン膜７を堆積し、その表面ＣＭＰ法により研磨する。このように素子分離ＳＧＩとＳｉＧｅ層１ｂとの間にＳｉ膜３を介在させることにより素子分離ＳＧＩの壁に沿ったリーク電流を低減することができる。【選択図】　　図１３
2004031559.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）ＳｉＧｅ層と、前記ＳｉＧｅ層上にエピタキシャル成長された第１のＳｉ層とを有し、素子分離領域で区画された素子形成領域を有する半導体基板と、
（ｂ）前記素子分離領域に形成された溝とその内部の絶縁膜よりなる素子分離であって、前記溝は、前記第１のＳｉ層を貫通し、前記ＳｉＧｅ層の途中にその底部を有する素子分離と、
（ｃ）前記素子分離と前記ＳｉＧｅ層との間に形成された第２のＳｉ層と、
（ｄ）前記素子形成領域の半導体基板の主表面に形成された半導体素子と、
を有することを特徴とする半導体集積回路装置。
【請求項２】
前記素子形成領域は、第１導電型もしくは前記第１導電型と逆導電型である第２導電型の半導体領域の前記半導体基板からの露出領域であり、
前記半導体領域の底部は、前記ＳｉＧｅ層の途中に位置することを特徴とする請求項１記載の半導体集積回路装置。
【請求項３】
前記半導体領域の底部は、前記素子分離の底部より深い位置にあることを特徴とする請求項２記載の半導体集積回路装置。
【請求項４】
前記半導体集積回路装置は、第１から第３の前記素子形成領域を有し、
第１および第２の素子形成領域は、第１導電型の第１の半導体領域の前記半導体基板からの露出領域であり、
第３の素子形成領域は、前記第１導電型と逆導電型である第２導電型の第２の半導体領域の前記半導体基板からの露出領域であり、
前記第１と第２の素子形成領域間の素子分離領域の最小幅（Ｈ１）より、前記第３と前記第１もしくは第２の素子形成領域間の素子分離領域の最小幅（Ｈ２）が大きく、
前記第１および第２の半導体領域の底部は、前記ＳｉＧｅ層の途中に位置することを特徴とする請求項１記載の半導体集積回路装置。
【請求項５】
前記第１および第２の半導体領域の底部は、前記素子分離の底部より深い位置に位置することを特徴とする請求項４記載の半導体集積回路装置。
【請求項６】
前記絶縁膜は、前記溝の内壁に形成された熱酸化膜と、その内部の第２絶縁膜とで構成されることを特徴とする請求項１記載の半導体集積回路装置。
【請求項７】
前記熱酸化膜と第２絶縁膜との間には、窒化膜が形成されていることを特徴とする請求項６記載の半導体集積回路装置。
【請求項８】
前記窒化膜は、前記溝の側壁部に形成され、前記溝の底部上には形成されていないことを特徴とする請求項７記載の半導体集積回路装置。
【請求項９】
前記第２絶縁膜は、オゾンとテトラエトキシシランを原料としたＣＶＤ法により形成された酸化シリコン膜であることを特徴とする請求項６記載の半導体集積回路装置。
【請求項１０】
前記第２のＳｉ層は、前記素子分離を覆うように形成されていることを特徴とする請求項１記載の半導体集積回路装置。
【請求項１１】
前記第２のＳｉ層は、単結晶のＳｉよりなることを特徴とする請求項１記載の半導体集積回路装置。
【請求項１２】
前記第２のＳｉ層は、多結晶のＳｉよりなることを特徴とする請求項１記載の半導体集積回路装置。
【請求項１３】
前記第２のＳｉ層は、前記素子分離と前記ＳｉＧｅ層との間に形成され、前記素子分離と前記第１のＳｉ層との間には形成されていないことを特徴とする請求項１記載の半導体集積回路装置。
【請求項１４】
前記半導体素子は、ＭＩＳＦＥＴであり、前記ＭＩＳＦＥＴは、前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の両側の前記半導体基板中に形成されたソース、ドレイン領域と、を有し、
前記半導体基板の前記素子分離領域上には、前記ゲート電極と同層の導電性膜が形成されていることを特徴とする請求項１記載の半導体集積回路装置。
【請求項１５】
（ａ）ＳｉＧｅ層と、前記ＳｉＧｅ層上にエピタキシャル成長された第１のＳｉ層とを有する半導体基板を準備する工程と、
（ｂ）前記半導体基板をエッチングすることにより前記半導体基板の素子分離領域に、前記第１のＳｉ層を貫通し前記ＳｉＧｅ層まで到達する溝を形成する工程と、
（ｃ）前記溝の底部および側壁を含む前記半導体基板の表面に、第２のＳｉ層を形成する工程と、
（ｄ）前記第２のＳｉ層に熱処理を施すことにより前記第２のＳｉ層のうち表面からの一定の厚さのＳｉ膜を第１の絶縁膜とする工程と、
（ｅ）前記第１の絶縁膜上に、前記溝を埋め込む程度の第２の絶縁膜を形成し、溝外部の前記第２の絶縁膜を除去することにより前記素子分離領域に形成された素子分離および前記素子分離で区画された素子形成領域を形成する工程と、
（ｆ）前記素子形成領域に、半導体素子を形成する工程と、
を有することを特徴とする半導体集積回路装置の製造方法。
【請求項１６】
前記第２のＳｉ層は、単結晶Ｓｉ膜であって、前記（ｃ）工程は、前記単結晶Ｓｉ膜をエピタキシャル成長により形成することを特徴とする請求項１５記載の半導体集積回路装置の製造方法。
【請求項１７】
前記第２のＳｉ層は、多結晶Ｓｉ膜であって、前記（ｃ）工程は、前記多結晶Ｓｉ膜を、前記溝の底部および側壁を含む前記半導体基板の表面に堆積する工程であることを特徴とする請求項１５記載の半導体集積回路装置の製造方法。
【請求項１８】
前記半導体集積回路装置の製造方法は、さらに、
前記（ｄ）工程と前記（ｅ）工程との間に、
（ｇ）前記第１の絶縁膜上に、窒化膜を形成する工程を有することを特徴とする請求項１５記載の半導体集積回路装置の製造方法。
【請求項１９】
前記半導体集積回路装置の製造方法は、さらに、
前記（ｄ）工程と前記（ｅ）工程との間に、
（ｇ）前記第１の絶縁膜上に、窒化膜を形成した後、前記窒化膜を異方的にエッチングすることにより、前記溝の側壁に窒化膜を残存させる工程を有することを特徴とする請求項１５記載の半導体集積回路装置の製造方法。
【請求項２０】
前記（ｅ）工程の前記第２の絶縁膜は、酸化シリコン膜であり、前記酸化シリコン膜は、オゾンとテトラエトキシシランを原料としたＣＶＤ法により形成されることを特徴とする請求項１５記載の半導体集積回路装置の製造方法。
【請求項２１】
前記（ｅ）工程の前記第２の絶縁膜は、酸化シリコン膜であり、前記酸化シリコン膜は、オゾンとテトラエトキシシランを原料としたＣＶＤ法により堆積した膜に、熱処理を施すことにより形成されることを特徴とする請求項１５記載の半導体集積回路装置の製造方法。
【請求項２２】
前記（ｆ）工程は、ＭＩＳＦＥＴを形成する工程であって、前記（ｆ）工程は、前記素子分離領域に前記ＭＩＳＦＥＴを構成するゲート電極と同層の導電性膜を形成する工程を含むことを特徴とする請求項１５記載の半導体集積回路装置の製造方法。
【請求項２３】
前記半導体集積回路装置の製造方法は、
前記半導体集積回路装置の完成時において、前記第２のＳｉ層が残存していることを特徴とする請求項１５記載の半導体集積回路装置の製造方法。
【請求項２４】
（ａ）ＳｉＧｅ層と、前記ＳｉＧｅ層上にエピタキシャル成長された第１のＳｉ層とを有する半導体基板を準備する工程と、
（ｂ）前記半導体基板をエッチングすることにより前記半導体基板の素子分離領域に、前記第１のＳｉ層を貫通しＳｉＧｅ層まで到達する溝を形成する工程と、
（ｃ）前記溝の底部および側壁を含む前記半導体基板の表面を熱酸化することにより、前記溝の底部および側壁から露出したＳｉＧｅ層の表面に、ＳｉＧｅ酸化膜を形成し、前記溝の側壁から露出したＳｉ層の表面に、Ｓｉ酸化膜を形成する工程と、
（ｄ）前記ＳｉＧｅ酸化膜を前記Ｓｉ酸化膜より高選択比の条件でエッチングすることにより、前記溝の底部および側壁にＳｉＧｅ層を露出させる工程と、
（ｅ）前記（ｄ）工程で露出したＳｉＧｅ層の表面に、単結晶である第２のＳｉ層をエピタキシャル成長により形成する工程と、
（ｆ）前記第２のＳｉ層に熱処理を施すことにより前記第２のＳｉ層のうち表面からの一定の厚さのＳｉ膜を第１の絶縁膜とする工程と、
（ｇ）前記第１の絶縁膜上に、前記溝を埋め込む程度の第２の絶縁膜を形成し、溝外部の前記第２の絶縁膜を除去することにより前記素子分離領域に形成された素子分離および前記素子分離で区画された素子形成領域を形成する工程と、
（ｈ）前記素子形成領域に、半導体素子を形成する工程と、
を有することを特徴とする半導体集積回路装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置およびその製造方法に関し、特に、基板の表面部に応力が加わった、いわゆる歪み基板を用いた半導体集積回路装置およびその製造方法に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
半導体基板の主表面に形成される半導体素子、例えば、ＭＩＳＦＥＴ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）の特性は、種々の要因により決まるが、基板の表面層に引っ張り応力が加わっている場合には、チャネル領域の電子の移動度が大きくなり、ＭＩＳＦＥＴの電流駆動能力を向上させることができる。
【０００３】
このような基板は、歪み基板と呼ばれ、例えば、Ｓｔｒａｉｎｅｄ　Ｓｉ　ＭＯＳＦＥＴｓ　ｆｏｒ　Ｈｉｇｈ　Ｐｅｒｆｏｒｍａｎｃｅ　ＣＭＯＳ　Ｔｅｃｈｎｏｌｏｇｙ　（２００１　Ｓｙｍｐｏｓｉｕｍ　ｏｎ　ＶＬＳＩ　Ｔｅｃｈｎｏｌｏｇｙ　Ｄｉｇｅｓｔ　ｐ５９〜ｐ６０に、かかる基板を用いたＭＯＳＦＥＴの記載がある。
【０００４】
【発明が解決しようとする課題】
本発明者は、半導体集積回路装置の研究・開発に従事しており、特にＭＩＳＦＥＴの特性の向上のため、歪み基板の採用について種々検討している。
【０００５】
この歪み基板は、例えば、Ｓｉ基板上に、ＳｉＧｅ膜をエピタキシャル成長させ、さらに、この上部にＳｉ膜をエピタキシャル成長させることにより形成することができる。後述するように、ＳｉとＧｅの格子間距離の影響により、最上層のＳｉ膜に引っ張り応力が加わる。
【０００６】
一方、基板には、複数の素子が形成され、これらの間を分離するため、絶縁膜よりなる素子分離が形成される。この素子分離は、例えば、基板の素子分離領域に溝を形成し、溝内に絶縁膜を埋め込むことにより形成する。
【０００７】
例えば、溝の内部を含む基板上に、ＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法で酸化シリコン膜等の絶縁膜を堆積し、溝外部の絶縁膜をＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）法等で除去することにより、溝内に絶縁膜を埋め込む。
【０００８】
しかしながら、溝内に直接ＣＶＤ絶縁膜を埋め込むと、溝（素子分離の壁）に沿ってリーク電流が流れ易くなる。これは、ＣＶＤ絶縁膜と半導体基板との間において界面準位密度が高くなることが原因である。
【０００９】
そこで、溝を形成した後に、溝の内壁を熱酸化した後に、ＣＶＤ絶縁膜を埋め込む方法が採用されている。
【００１０】
しかしながら、ＳｉＧｅ膜を有する歪み基板においては、溝の内壁を酸化した際に生じるＳｉＧｅ酸化膜が、Ｓｉ酸化膜と比較して界面準位密度が１桁大きいという性質を有する。
【００１１】
従って、歪み基板を用いた場合には、Ｓｉ基板を用いた場合より、リーク電流が大きくなり、また、素子分離特性が劣化するという問題が生じる。
【００１２】
そこで、例えば、特開平５−２７５５２６号公報（ＵＳＰ５２６６８１３）には、単結晶シリコン層６０を溝の内張りとして形成し、漏洩（リーク）を防止する技術が開示されている。
【００１３】
しかしながら、半導体集積回路装置の特性の向上や微細化の要求に伴い、装置の構成が異なる現状においては、前記公報に開示の技術では、リーク電流の防止が充分ではない。これについては、追って詳細に説明する。
【００１４】
本発明の目的は、歪み基板の素子分離特性を向上させる技術を提供することにある。特に、ウエルが高濃度化し、もしくは素子分離上に導電性膜が配置されるような場合においても、素子分離の壁を介するリーク電流を低減することにある。
【００１５】
また、本発明の他の目的は、歪み基板の素子分離特性を向上させることによって、これらの主表面に形成される半導体集積回路の特性を向上させ、また、装置の歩留まりを向上させるものである。
【００１６】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１７】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１８】
本発明の半導体集積回路装置は、ＳｉＧｅ層と、前記ＳｉＧｅ層上にエピタキシャル成長された第１のＳｉ層とを有する半導体基板の素子分離であって、その底部がＳｉＧｅ層の途中に位置する素子分離とＳｉＧｅ層との間に第２のＳｉ層を有するものである。
【００１９】
本発明の半導体集積回路装置の製造方法は、ＳｉＧｅ層とその上にエピタキシャル成長された第１のＳｉ層とを有する半導体基板の素子分離領域に、第１のＳｉ層を貫通しＳｉＧｅ層まで到達する溝を形成した後、その上部に第２のＳｉ層を形成し、さらに、熱処理を施すことによりこの第２のＳｉ層のうち表面からの一定の厚さのＳｉ膜を第１の絶縁膜とし、この第１の絶縁膜上に溝を埋め込む程度の第２の絶縁膜を形成し、溝外部の第２の絶縁膜を除去することにより素子分離を形成するものである。
【００２０】
また、前記第２のＳｉ層を形成する前に、溝の底部および側壁を熱酸化し、ＳｉＧｅ酸化膜およびＳｉ酸化膜を形成し、ＳｉＧｅ酸化膜のみをエッチングで除去した後、露出したＳｉＧｅ層上のみに第２のＳｉ層を形成してもよい。
【００２１】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、原則として実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
【００２２】
（実施の形態１）
以下、本実施の形態の半導体集積回路装置をその製造方法に従って説明する。
【００２３】
図１〜図１３は、本実施の形態の半導体集積回路装置の製造方法を示す基板の要部断面図である。また、図１４は、基板の要部平面図であり、各断面図は、平面図のＡ−Ａ断面部に対応する。また、ｎＭＩＳ−Ａは、ｎチャネル型ＭＩＳＦＥＴの形成領域であり、ｐＭＩＳ−Ａは、ｐチャネル型ＭＩＳＦＥＴの形成領域である。
【００２４】
まず、図１に示すように、単結晶シリコン（Ｓｉ）層１ａ、ＳｉＧｅ（シリコンゲルマニウム）層１ｂおよびこのＳｉＧｅ層上にエピタキシャル成長された単結晶Ｓｉ層１ｃよりなる半導体基板（以下、単に「基板」という）１を準備する。
【００２５】
この基板１を形成するには、まず、単結晶Ｓｉ基板１ａの表面に、ＳｉＧｅ層１ｂを、ＳｉとＧｅの組成比（Ｓｉ：Ｇｅ）が、例えば０．８：０．２となるよう、エピタキシャル成長により５μｍ程度形成する。次いで、このＳｉＧｅ層１ｂ上に、Ｓｉ層１ｃをエピタキシャル成長により０．０２μｍ程度形成する。
【００２６】
このような基板１のＳｉ層１ｃには、引っ張り応力が印加される。これは、ＳｉＧｅ層１ｂの格子間隔が、Ｓｉの単結晶のそれより広いため、ＳｉＧｅ層１ｂ上に成長するＳｉ層は、この格子間隔の影響を受けその格子間隔が広くなる。この格子間隔は、膜の成長が進むにつれ緩和されるが、基板の表面においてＳｉ層の格子間隔が通常のＳｉの結晶の格子間隔より広ければ、Ｓｉ層１ｃには、引っ張り応力が印加され、キャリアの移動度が上昇する。なお、Ｓｉ層１ｃの下層は、Ｓｉより格子間隔の広い結晶であり、その表面からＳｉがエピタキシャル成長し得る層であれば良い。また、この基板１は、「歪み基板」、Ｓｉ層１ｃは、「歪み層」と呼ばれる。
【００２７】
次いで、基板１に素子分離ＳＧＩを形成する。この素子分離ＳＧＩを形成するには、まず、図２に示すように、基板１の表面に、例えば、１０ｎｍ程度の酸化シリコン膜２１を形成し、さらに、この上部に、窒化シリコン膜２２を１５０ｎｍ程度堆積する。
【００２８】
次いで、図示しないフォトレジスト膜（以下、単に「レジスト膜」という）をマスクに、基板１の素子分離領域（ＩＳＯｐ−ｐ、ＩＳＯｐ−ｎ）の窒化シリコン膜２２および酸化シリコン膜２１を除去する。
【００２９】
次いで、レジスト膜を除去し、窒化シリコン膜２２等をマスクに、基板１をエッチングして溝２を形成する。素子分離特性を確保するために、溝２の深さは、この場合３００ｎｍ程度必要である。また、この溝２は、Ｓｉ層１ｃを貫通し、ＳｉＧｅ層１ｂまで到達する。また、溝２の底部は、ＳｉＧｅ層１ｂ中に位置する。
【００３０】
従って、溝２の側壁には、Ｓｉ層１ｃおよびＳｉＧｅ層１ｂが露出し、また、溝２の底部には、ＳｉＧｅ層１ｂが露出している。
【００３１】
次に、還元処理、例えば、水素雰囲気中での熱処理を行うことにより、溝２の表面の自然酸化膜を除去する。次いで、図３に示すように、溝２の側壁のＳｉ層１ｃおよびＳｉＧｅ層１ｂ上、また、溝２の底部のＳｉＧｅ層１ｂ上に単結晶Ｓｉをエピタキシャル成長させることにより、膜厚２０ｎｍ程度の単結晶Ｓｉ膜３を形成する。なお、溝２の側壁上部においては、単結晶Ｓｉの成長が基板に対して水平方向に成長するだけでなく、垂直方向にも成長する。従って、溝の側壁上部においては、基板１の表面より盛り上がるように単結晶Ｓｉが成長する。
【００３２】
次いで、溝２の内壁のＳｉ膜３の表面を酸化し、Ｓｉ酸化膜（熱酸化膜）６を形成するのであるが、その前に、図４に示すように、酸化シリコン膜２１を選択的にエッチングすることにより、溝の側壁部から後退させる。
【００３３】
次いで、図５に示すように、溝２の内壁のＳｉ膜３の表面を酸化し、Ｓｉ酸化膜（熱酸化膜）６を形成する。このＳｉ酸化膜６は、１）溝の底部のコーナー部（ａ１）に位置するＳｉ酸化膜６をラウンド化し、コーナー部への応力集中による結晶欠陥の発生を抑制する、２）溝の側壁上部のコーナー部（ａ２）に位置するＳｉ酸化膜６をラウンド化し、コーナー部への電界集中による半導体素子の特性の変動を抑制する、等のために形成される。また、３）溝内部に埋め込まれるＣＶＤ絶縁膜とＳｉ層（１ａ）等とが直接接触する場合には、界面準位密度が大きくなるため、接触しても界面準位密度を低く抑えられるＳｉ酸化膜（熱酸化膜）６を介在させる。
【００３４】
ここで、本実施の形態によれば、酸化シリコン膜２１を溝２の側壁部から後退させた後（図４）、酸化処理を行ったので、いわゆるバーズビークが大きくなり、コーナー部をより緩やかにすることができる。従って、電界集中をより緩和することができる。
【００３５】
また、この酸化処理の際、Ｓｉ膜３の表面から一定の厚さのＳｉ膜を酸化し、この酸化処理の後においてもＳｉ膜３を残存させる。例えば、Ｓｉを酸化した場合にはその体積が２倍のＳｉ酸化膜が形成されることから、Ｓｉ膜３の膜厚２０ｎｍ中の１０ｎｍを酸化すれば、２０ｎｍ程度のＳｉ酸化膜６となり、１０ｎｍ程度のＳｉ膜３が残存することとなる。
【００３６】
次いで、図６に示すように、溝２の内部（Ｓｉ酸化膜６上）を含む基板１上に、絶縁膜としてＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法により酸化シリコン膜７を堆積する。この酸化シリコン膜は、例えば、テトラエトキシシラン（Ｓｉ（ＯＣ２Ｈ５）４）とオゾン（Ｏ３）を原料としたＣＶＤ法で形成することができる。かかる膜をオゾンテオス（Ｏ３−ＴＥＯＳ）膜と呼ぶ。次いで、酸素雰囲気下で、Ｏ３−ＴＥＯＳ膜に熱処理を施し（デンシファイ、焼き締め）、膜中不純物を除去し、また、膜を緻密化する。なお、酸化シリコン膜７の形成方法は、前記方法に限られず、ＨＤＰ（Ｈｉｇｈ　Ｄｅｎｓｉｔｙ　Ｐｌａｓｍａ）ＣＶＤ法を用いて形成してもよい。この場合、前記デンシファイは不要となる。
【００３７】
次に、図７に示すように、酸化シリコン膜７を窒化シリコン膜２２が露出するまで、例えばＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）法により研磨し、その表面を平坦化する。
【００３８】
次いで、図８に示すように、窒化シリコン膜２２を除去する。その結果、溝２の内壁のＳｉ膜３と、Ｓｉ酸化膜６および酸化シリコン膜７よりなる素子分離ＳＧＩとが完成する。この素子分離ＳＧＩで囲まれた領域が、素子形成領域となる（図１４参照）。なお、窒化シリコン膜２２の除去後においては、素子分離ＳＧＩ表面の酸化シリコン膜７は、基板１の表面より突出しているが、その後の、基板の洗浄や熱酸化膜の除去等の工程により素子分離ＳＧＩの表面は徐々に後退する。
【００３９】
ここで、素子分離ＳＧＩのうち、ｎチャネル型ＭＩＳＦＥＴの形成領域（ｎＭＩＳ−Ａ）内の素子分離の幅Ｈ１より、ｎチャネル型ＭＩＳＦＥＴの形成領域（ｎＭＩＳ−Ａ）とｐチャネル型ＭＩＳＦＥＴの形成領域（ｐＭＩＳ−Ａ）との境界部の素子分離の幅Ｈ２の方が、大きい。幅Ｈ１の素子分離は、後述するｐ型ウエル４ｐ内の分離となるため、ウエル内分離（ＩＳＯｐ−ｐ）と、また、幅Ｈ２の素子分離は、ｐ型ウエル４ｐとｎ型ウエル４ｎとの間の分離となるため、ウエル間分離（ＩＳＯｎ−ｐ）と呼ぶ。例えば、ウエル内分離の幅Ｈ１は、０．２μｍ程度、ウエル間分離の幅Ｈ２は、０．４μｍ程度である。
【００４０】
次いで、図９に示すように、基板１のｎチャネル型ＭＩＳＦＥＴ形成領域（ｎＭＩＳ−Ａ）に、ｐ型不純物として例えばホウ素を、２×１０１３ｃｍ−２程度イオン打ち込みする。また、基板１のｐチャネル型ＭＩＳＦＥＴ形成領域（ｐＭＩＳ−Ａ）に、ｎ型不純物として、例えばリンを２×１０１３ｃｍ−２程度イオン打ち込みした後、熱処理を施し、これらの不純物を拡散させることにより、ｎ型ウエル４ｎおよびｐ型ウエル４ｐを形成する。このｎ型ウエル４ｎおよびｐ型ウエル４ｐの深さは、４５０ｎｍ程度であり、ｎ型ウエル４ｎおよびｐ型ウエル４ｐの底部は、ＳｉＧｅ層１ｂ中に位置する。また、ｎ型ウエル４ｎおよびｐ型ウエル４ｐの底部は、素子分離ＳＧＩの底部より深い位置にある。この場合、ウエルの最大濃度は約２×１０１８ｃｍ−３となる。
【００４１】
次に、例えばフッ酸系の洗浄液を用いて基板１（ｐ型ウエル４ｐおよびｎ型ウエル４ｎ）の表面をウェット洗浄した後、熱酸化によりｐ型ウエル４ｐおよびｎ型ウエル４ｎのそれぞれの表面に２ｎｍ程度のゲート酸化膜（ゲート絶縁膜）８を形成する。
【００４２】
次に、ゲート酸化膜８の上部に導電性膜として、膜厚１５０ｎｍ程度の低抵抗多結晶シリコン膜９をＣＶＤ法で堆積する。次いで、図示しないレジスト膜をマスクに、多結晶シリコン膜９をエッチングすることにより、ゲート電極Ｇを形成する。
【００４３】
ここで、素子分離ＳＧＩ（ＩＳＯｐ−ｐ、ＩＳＯｐ−ｎ）上にも、ゲート電極Ｇが形成される。例えば、図示しない他の素子形成領域上のゲート電極が素子分離ＳＧＩ上まで延在している場合がある。また、ゲート電極Ｇと同層の多結晶シリコン膜（９）を、配線や抵抗として用い、これらが素子分離上に形成される場合がある。
【００４４】
次いで、図１０に示すように、ｐ型ウエル４ｐのゲート電極Ｇの両側にｎ型不純物として例えばヒ素（Ａｓ）を注入することによりｎ−型半導体領域１１を形成する。また、同様に、ｎ型ウエル４ｎのゲート電極Ｇの両側にｐ型不純物を注入し、ｐ−型半導体領域１２を形成する。
【００４５】
次に、図１１に示すように、基板１上にＣＶＤ法で７０ｎｍ程度の窒化シリコン膜を堆積した後、異方的にエッチングすることによって、ゲート電極Ｇの側壁に膜厚５０ｎｍ程度のサイドウォールスペーサ１３を形成する。
【００４６】
次いで、ｐ型ウエル４ｐ上のゲート電極Ｇの両側にｎ型不純物として例えばヒ素を注入する。また、ｎ型ウエル４ｎ上のゲート電極Ｇの両側にｐ型不純物として例えばフッ化ホウ素を注入し、例えば、１０００℃、１秒の熱処理を施すことにより、前記不純物を活性化させ、ｎ＋型半導体領域１４およびｐ＋型半導体領域１５（ソース、ドレイン）を形成する。
【００４７】
このｎ＋型半導体領域１４およびｐ＋型半導体領域１５（ソース、ドレイン）は、ＳｉＧｅ層１ｂまで延びている。なお、これらの領域を浅くし、Ｓｉ層１ｃ中にその底部が存在しても良い。但し、Ｓｉ層１ｃの引っ張り応力を大きくするためには、できるだけＳｉ層１ｃの膜厚を薄くすることが望ましく、かかる場合には、ｎ＋型半導体領域１４およびｐ＋型半導体領域１５（ソース、ドレイン）は、ＳｉＧｅ層１ｂまで延びることとなる。
【００４８】
ここまでの工程で、ＬＤＤ（Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ）構造のソース、ドレイン（ｎ−型半導体領域、ｎ＋型半導体領域、ｐ−型半導体領域およびｐ＋型半導体領域）を備えたｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐが形成される。図１４に、本実施の形態の半導体集積回路装置の基板の要部断面図を示す。
【００４９】
ここで、本実施の形態においては、歪み基板１上にＭＩＳＦＥＴを形成したので、チャネル領域における電子の移動度を向上させることができる。その結果、ＭＩＳＦＥＴの電流駆動能力、特に、ｎチャネル型ＭＩＳＦＥＴの電流駆動能力を向上させることができる。
【００５０】
また、本実施の形態においては、素子分離ＳＧＩとＳｉＧｅ層１ｂとの間にＳｉ膜３を形成したので、素子分離ＳＧＩとＳｉ膜３との界面における電界準位密度を低減することができる。従って、これらの界面を介して流れるリーク電流を低減することができる。
【００５１】
即ち、図１５に示すように、溝２の側壁と底部を直接酸化して、Ｓｉ酸化膜６ａおよびＳｉＧｅ酸化膜６ｂを形成することも可能である。しかしながら、ＳｉＧｅ酸化膜６ｂは、Ｓｉ酸化膜と比較し、界面準位密度が約１桁多く、溝２の内壁を直接酸化するだけでは、リーク電流対策が不十分である。即ち、図１５に示すように、素子分離（ＳｉＧｅ酸化膜６ｂ）の周囲に電子がトラップされ易くなり、素子分離の壁に沿ってリーク電流が流れる。
【００５２】
これに対し、本実施の形態によれば、素子分離ＳＧＩとＳｉＧｅ層１ｂとの界面には、ＳｉＧｅ酸化膜６ｂが存在しないので、リーク電流を低減することができる。また、溝２の内壁にＳｉ膜３を形成しこの層を酸化することによりＳｉ酸化膜６を形成したので、ＣＶＤ絶縁膜（７）と基板とが接触せず、これらの間の界面準位密度を低減することができる。
【００５３】
また、溝２の内壁にＳｉ酸化膜６の形成後においてもＳｉ膜３を残存させたので、Ｓｉ酸化膜６とＳｉＧｅ層１ｂとが接触せず、これらの間の界面準位密度を低減することができる。
【００５４】
さらに、Ｓｉ膜３を残存させたので、Ｓｉ酸化膜６の形成後の熱処理、例えば、Ｏ３−ＴＥＯＳ膜（７）のデンシファイ処理やソース、ドレイン（１４、１５）を構成する不純物の活性化処理等により、Ｓｉ酸化膜６の酸化がさらに進行しても、残存するＳｉ膜３が随時酸化されるため、ＳｉＧｅ層１ｂの酸化を防止することができる。従って、ＳｉＧｅ酸化膜による界面準位密度の上昇を抑えることができる。
【００５５】
また、本実施の形態のように、ウエルの濃度が比較的高い場合（例えば、１×１０１８ｃｍ−３以上の場合）や、素子分離上に導電性膜（ゲート電極）が形成されている場合には、図１６に示すように、素子分離ＳＧＩの外周部に電子がトラップされ易くなる。
【００５６】
これは、素子分離上に導電性膜（ゲート電極）と素子分離ＳＧＩによって寄生のＭＯＳトランジスタが構成され、導電性膜に電位が印加されると素子分離の外壁に電子が蓄積され、さらに、導電性膜に寄生ＭＯＳの閾値電位（Ｖｔ）以上の電位が印加されると、この寄生ＭＯＳトランジスタがオンする。また、ウエル濃度が高ければ、その表面に形成した熱酸化膜の界面準位密度が高くなることが一般的に知られている。
【００５７】
従って、本実施の形態は、この様な場合（ウエルの濃度が比較的高い場合や、素子分離上にゲート電極が形成されている場合）に用いてより効果的である。
【００５８】
一方、図１７に示すように、素子分離ＳＧＩ（６、７）の外周が、Ｓｉ膜３で覆われている場合であっても、素子分離ＳＧＩがＳｉＧｅ層１ｂより深く形成されている場合には、リーク電流の経路が制限される。
【００５９】
即ち、素子分離ＳＧＩとＳｉＧｅ層１ｂとの界面にトラップされた電子は、図１８の斜線部を介して流れることとなる。図１８は、図１７に示す半導体集積回路装置の基板の要部平面図であり、図１７は、図１８のＡ−Ａ断面部に対応する。
【００６０】
これに対し、本実施の形態のように、素子分離ＳＧＩの底部が、ＳｉＧｅ層１ｂ中に位置する場合（図１参照）には、図１９の斜線部に示すように、素子分離ＳＧＩの底部を介してのリーク電流も生じ得るため、リーク電流の対策がより重要となる。
【００６１】
また、素子分離ＳＧＩは、素子の微細化に伴い浅くなる傾向にある。これは、パターン面積が小さくなると、アスペクト比（溝深さ／パターン幅）が大きくなり、絶縁膜の埋め込み特性が劣化する等の理由によるものである。
【００６２】
従って、素子分離ＳＧＩの底部が、ＳｉＧｅ層１ｂ中に位置する場合には、本実施の形態を用いて好適である。
【００６３】
この後、図１２に示すように、基板１上に、金属膜として例えばＣｏ（コバルト）膜を堆積し、熱処理を施すことにより、かかる膜と、ゲート電極Ｇおよび基板１との接触部においてシリサイド化反応を起こさせ、自己整合的にＣｏＳｉ２（コバルトシリサイド膜）１７を形成する。次いで、未反応のＣｏ膜を除去し、さらに、熱処理を施す。
【００６４】
次いで、図１３に示すように、基板１上に、層間絶縁膜として例えば酸化シリコン膜１９をＣＶＤ法で堆積し、必要に応じてその上部を平坦化する。次いで、ＭＩＳＦＥＴ（Ｑｎ、Ｑｐ）のソース、ドレイン（１５、１４）およびゲート電極上の酸化シリコン膜１９をエッチングすることにより、コンタクトホールＣ１を形成する。なお、ゲート電極上のコンタクトホールの図示は省略する。
【００６５】
次いで、コンタクトホールＣ１内を含む酸化シリコン膜１９上に、導電性膜として例えばＷ（タングステン膜）を堆積し、コンタクトホールＣ１外部のＷ膜をＣＭＰ法等を用い研磨除去することによりプラグＰ１を形成する。
【００６６】
次いで、プラグＰ１上を含む酸化シリコン膜１９上に、導電性膜として例えばＷ膜を堆積し、所望の形状にパターニングすることにより第１層配線Ｍ１を形成する。
【００６７】
次いで、層間絶縁膜、プラグおよび配線の形成工程を繰り返すことによって、さらに、多層の配線を形成することができるが、その図示および詳細な形成工程の説明は、省略する。
【００６８】
この後、例えば、最上層配線上に、パッド部が開口した保護膜を形成し、ウエハ状態の基板１がダイシングされ、複数のチップが形成される。
【００６９】
さらに、パッド部と外部リードをバンプ電極やワイヤー等を用いて接続し、また、必要に応じ樹脂等を用いてチップの周辺を封止することにより半導体集積回路装置が完成する。
【００７０】
ここで、Ｓｉ膜３は、半導体集積回路装置の完成後においても残存していることが望ましい。
【００７１】
（実施の形態２）
実施の形態１においては、Ｓｉ膜３を単結晶Ｓｉ膜とし、エピタキシャル成長により形成したが、この膜を、多結晶シリコン膜としてもよい。
【００７２】
以下、本実施の形態の半導体集積回路装置をその製造方法に沿って説明する。図２０〜図２３は、本実施の形態の半導体集積回路装置の製造方法を示す基板の要部断面図である。なお、溝２の形成工程までは、図１および図２を参照しながら説明した実施の形態１の場合と同様であるためその説明を省略する。
【００７３】
即ち、溝２が形成された歪み基板１上に、図２０に示すように、ＣＶＤ法を用いて膜厚２０ｎｍ程度の多結晶シリコン膜２０３を堆積する。２１は、酸化シリコン膜、２２は、窒化シリコン膜である。
【００７４】
次いで、図２１に示すように、多結晶シリコン膜２０３の表面を酸化し、Ｓｉ酸化膜（熱酸化膜）２０６を形成する。この酸化処理の際、Ｓｉ膜２０３の表面から一定の厚さのＳｉ膜を酸化し、この酸化処理の後においてもＳｉ膜２０３を残存させる。例えば、Ｓｉ膜２０３の膜厚２０ｎｍ中の１０ｎｍを酸化し、２０ｎｍ程度のＳｉ酸化膜２０６とし、１０ｎｍ程度のＳｉ膜２０３を残存させる。また、この酸化処理により、溝の底部のコーナー部（ａ１）に位置するＳｉ酸化膜６がラウンド化する。その結果、コーナー部への応力集中による結晶欠陥の発生を抑制することができる。
【００７５】
次いで、図２２に示すように、溝２の内部を含む基板１上（Ｓｉ酸化膜２０６上）に、絶縁膜としてＣＶＤ法により酸化シリコン膜７を堆積する。この酸化シリコン膜は、例えば、実施の形態１で説明したＯ３−ＴＥＯＳ膜である。次いで、酸素雰囲気下でＯ３−ＴＥＯＳ膜に熱処理を施し、膜中の不純物を除去し、また、膜を緻密化する。
【００７６】
次に、図２３に示すように、酸化シリコン膜７を窒化シリコン膜２２が露出するまで、例えばＣＭＰ法により研磨し、その表面を平坦化する。次いで、窒化シリコン膜２２を除去する。
【００７７】
その結果、溝２の内壁のＳｉ膜２０３と、Ｓｉ酸化膜２０６および酸化シリコン膜７よりなる素子分離ＳＧＩとが完成する。この素子分離ＳＧＩで囲まれた領域が、素子形成領域となる（図１４参照）。なお、素子分離ＳＧＩの表面は徐々に後退する。また、ウエル内分離（ＩＳＯｐ−ｐ）の幅Ｈ１は、例えば０．２μｍ程度であり、ウエル間分離（ＩＳＯｎ−ｐ）の幅Ｈ２は幅Ｈ１より大きく、例えば０．４μｍ程度である。
【００７８】
この後、素子形成領域にＭＩＳＦＥＴ（Ｑｎ、Ｑｐ）等を形成するのであるが、以降の形成工程は、実施の形態１において、図９〜図１４を参照しながら説明した実施の形態１の場合と同様であるためその詳細な説明を省略する。
【００７９】
本実施の形態においても、実施の形態１と同様の効果を奏する。なお、素子分離ＳＧＩと基板１との間の界面準位は、多結晶シリコン膜を介するより、実施の形態１の単結晶のＳｉ膜を介する方がその密度が小さいと考えられる。
【００８０】
（実施の形態３）
実施の形態１および２においては、Ｓｉ酸化膜（６、２０６）上に直接ＣＶＤ絶縁膜（７）を堆積したが、これらの膜の間に、窒化シリコン膜を形成してもよい。
【００８１】
以下、本実施の形態の半導体集積回路装置をその製造方法に沿って説明する。図２４〜図２８は、本実施の形態の半導体集積回路装置の製造方法を示す基板の要部断面図である。なお、Ｓｉ酸化膜６の形成工程までは、図１〜図５を参照しながら説明した実施の形態１の場合と同様であるためその説明を省略する。また、実施の形態１（図５）で詳細に説明したように、溝の底部のコーナー部（ａ１）や溝の側壁上部のコーナー部（ａ２）に位置するＳｉ酸化膜６はラウンド化しているが、図２４においてはかかる部分の図を簡略化して記載してある。
【００８２】
（１）即ち、Ｓｉ酸化膜６が形成された歪み基板１上に、図２４に示すように、ＣＶＤ法を用いて膜厚１０ｎｍ程度の窒化シリコン膜３０６を堆積する。なお、２１は、酸化シリコン膜、２２は、窒化シリコン膜である。
【００８３】
次いで、図２５に示すように、溝２の内部を含む基板１上（窒化シリコン膜３０６上）に、絶縁膜としてＣＶＤ法により酸化シリコン膜７を堆積する。この酸化シリコン膜は、例えば、実施の形態１で説明したＯ３−ＴＥＯＳ膜である。次いで、酸素雰囲気下でＯ３−ＴＥＯＳ膜に熱処理を施し、膜中の不純物を除去し、また、膜を緻密化する。
【００８４】
次に、図２６に示すように、酸化シリコン膜７を窒化シリコン膜２２が露出するまで、例えばＣＭＰ法により研磨し、その表面を平坦化する。次いで、窒化シリコン膜２２を除去する。
【００８５】
その結果、溝２の内壁のＳｉ膜３と、Ｓｉ酸化膜６、窒化シリコン膜３０６および酸化シリコン膜７よりなる素子分離ＳＧＩとが完成する。この素子分離ＳＧＩで囲まれた領域が、素子形成領域となる（図１４参照）。なお、素子分離ＳＧＩの表面は徐々に後退する。また、ウエル内分離（ＩＳＯｐ−ｐ）の幅Ｈ１は、例えば０．２μｍ程度であり、ウエル間分離（ＩＳＯｎ−ｐ）の幅Ｈ２は幅Ｈ１より大きく、例えば０．４μｍ程度である。
【００８６】
この後、素子形成領域にＭＩＳＦＥＴ（Ｑｎ、Ｑｐ）等を形成するのであるが、以降の形成工程は、実施の形態１において、図９〜図１４を参照しながら説明した実施の形態１の場合と同様であるためその詳細な説明を省略する。
【００８７】
本実施の形態においても、実施の形態１と同様の効果を奏する。さらに、Ｓｉ酸化膜６上に窒化シリコン膜３０６を形成したので、Ｓｉ酸化膜６の形成後の熱処理、例えば、実施の形態１で詳細に説明したＯ３−ＴＥＯＳ膜（７）のデンシファイ処理やソース、ドレイン（１４、１５）を構成する不純物の活性化処理等による、Ｓｉ酸化膜６の酸化の進行を抑えることができる。従って、Ｓｉ膜３の酸化を抑えることができ、Ｓｉ膜３の残留を確実にすることができる。また、Ｓｉ酸化膜６の酸化が進行すると、体積膨張が起こり素子分離に応力が印加され、結晶欠陥が生じやすくなる。従って、窒化シリコン膜３０６を形成することで、応力の影響を小さくでき、結晶欠陥の発生を抑制することができる。
【００８８】
（２）また、Ｓｉ酸化膜６が形成された歪み基板１上に、ＣＶＤ法を用いて膜厚１０ｎｍ程度の窒化シリコン膜３０６を堆積した後、図２７に示すように、窒化シリコン膜を異方的にエッチングすることにより、溝２の側壁部のみに窒化シリコン膜３０６ａを残存させてもよい。なお、溝のコーナー部（ａ１、ａ２）に位置するＳｉ酸化膜６はラウンド化しているが、図２７においてはかかる部分の図を簡略化して記載してある。
【００８９】
この後、前記（１）の場合と同様に、溝２の内部を含む基板１上に、絶縁膜としてＣＶＤ法により酸化シリコン膜７を堆積し、酸化シリコン膜７を窒化シリコン膜２２が露出するまで研磨し、その表面を平坦化する（図２８）。次いで、窒化シリコン膜２２を除去する。
【００９０】
このように、窒化シリコン膜３０６ａを溝の側壁部にのみ残しても、Ｓｉ酸化膜６の酸化の進行を抑えることができる。即ち、溝の底部は、厚い酸化シリコン膜７で覆われるため、Ｓｉ酸化膜６の酸化の進行は遅いと考えられる。従って、酸化の影響が大きい、溝の側壁部のみに窒化シリコン膜３０６ａを残存させることにより、Ｓｉ膜３の酸化を抑えることができる。また、結晶欠陥を低減できる。
【００９１】
なお、本実施の形態においては、実施の形態１を参照しながらＳｉ酸化膜６上に窒化膜を形成する場合について説明したが、実施の形態２のＳｉ酸化膜２０６上にも同様の工程で窒化膜を形成することができる。
【００９２】
（実施の形態４）
以下、本実施の形態の半導体集積回路装置をその製造方法に沿って説明する。図２９〜図３３は、本実施の形態の半導体集積回路装置の製造方法を示す基板の要部断面図である。なお、溝２の形成工程までは、図１および図２を参照しながら説明した実施の形態１の場合と同様であるためその説明を省略する。
【００９３】
まず、溝２が形成された歪み基板１の表面を酸化することにより、図２９に示すように、Ｓｉ酸化膜４０２ａとＳｉＧｅ酸化膜４０２ｂを形成する。これらの酸化膜の膜厚は、２０ｎｍ程度である。
【００９４】
次いで、図３０に示すように、例えば、Ｈ２Ｏ（水）を用いてＳｉＧｅ酸化膜４０２ｂのみを選択的に除去し、Ｓｉ酸化膜４０２ａは残存させる。即ち、ＳｉＧｅ酸化膜４０２ｂをＳｉ酸化膜に対して高選択比の条件でエッチングする。ＳｉＧｅ酸化膜は、水に溶解する性質を有するため、容易に除去可能である。
【００９５】
その結果、溝２の内壁のうち、ＳｉＧｅ層１ｂのみが露出し、Ｓｉ層１ｃ上は、Ｓｉ酸化膜４０２ａで覆われる。
【００９６】
次いで、還元処理、例えば、水素雰囲気中での熱処理を行うことにより、溝部から露出したＳｉＧｅ層１ｂ上の表面の自然酸化膜を除去する。次いで、図３１に示すように、露出したＳｉＧｅ層１ｂ上に単結晶Ｓｉをエピタキシャル成長させることにより、膜厚２０ｎｍ程度のＳｉ膜４０３を形成する。ここで、溝側壁のＳｉ層１ｃ上には、Ｓｉ酸化膜４０２ａが残存しているため、Ｓｉは成長しない。
【００９７】
次いで、図３２に示すように、溝２の内壁のＳｉ膜４０３の表面を酸化し、Ｓｉ酸化膜（熱酸化膜）４０６を形成する。
【００９８】
次いで、図３３に示すように、溝２の内部（Ｓｉ酸化膜４０２ａおよび４０６上）を含む基板１上に、絶縁膜としてＣＶＤ法により酸化シリコン膜７を堆積する。この酸化シリコン膜は、例えば、実施の形態１で説明したＯ３−ＴＥＯＳ膜である。次いで、酸素雰囲気下でＯ３−ＴＥＯＳ膜に熱処理を施し、膜中の不純物を除去し、また、膜を緻密化する。
【００９９】
次に、酸化シリコン膜７を窒化シリコン膜２２が露出するまで、例えばＣＭＰ法により研磨し、その表面を平坦化する。次いで、窒化シリコン膜２２を除去する。
【０１００】
その結果、溝２の内壁のＳｉ膜４０３と、Ｓｉ酸化膜４０２ａ、４０６および酸化シリコン膜７よりなる素子分離ＳＧＩとが完成する。この素子分離ＳＧＩで囲まれた領域が、素子形成領域となる（図１４参照）。なお、素子分離ＳＧＩの表面は徐々に後退する。また、ウエル内分離（ＩＳＯｐ−ｐ）の幅Ｈ１は、例えば０．２μｍ程度であり、ウエル間分離（ＩＳＯｎ−ｐ）の幅Ｈ２は幅Ｈ１より大きく、例えば０．４μｍ程度である。
【０１０１】
この後、素子形成領域にＭＩＳＦＥＴ（Ｑｎ、Ｑｐ）等を形成するのであるが、以降の形成工程は、実施の形態１において、図９〜図１４を参照しながら説明した実施の形態１の場合と同様であるためその詳細な説明を省略する。
【０１０２】
本実施の形態においても、実施の形態１と同様の効果を奏する。さらに、本実施の形態においては、Ｓｉ酸化膜４０２ａをマスクとし、溝内部のＳｉＧｅ１ｂ上のみにＳｉをエピタキシャル成長させたので、Ｓｉ膜４０３中には、Ｓｉ層１ｃから成長した部分とＳｉＧｅ層１ｂから成長した部分との境界がなく（図３参照）、膜質を向上させることができる。
【０１０３】
即ち、Ｓｉ層中に前記境界が存在すると結晶格子の不連続面が形成され、結晶欠陥を発生させる恐れがある。
【０１０４】
しかしながら、本実施の形態によれば、Ｓｉ膜４０３中に不連続面が形成されるのを回避でき、残存するＳｉ膜４０３の結晶欠陥を低減することができる。
【０１０５】
なお、本実施の形態に実施の形態３を適用してもよい。即ち、本実施の形態のＳｉ酸化膜４０６上に窒化シリコン膜を形成してもよい。
【０１０６】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１０７】
特に、前記実施の形態においては、ＭＩＳＦＥＴを形成する場合について説明したが、この他の半導体素子、例えば、バイポーラトランジスタ等、基板表面の電流経路（チャネル）および素子分離を有する半導体集積回路装置に広く適用可能である。
【０１０８】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【０１０９】
ＳｉＧｅ層と、その上部にエピタキシャル成長された第１のＳｉ層とを有する歪み基板の、素子分離領域に形成された溝とその内部の絶縁膜よりなる素子分離であって、第１のＳｉ層を貫通し、ＳｉＧｅ層の途中にその底部を有する素子分離と、ＳｉＧｅ層との間に第２のＳｉ層を形成したので、歪み基板の素子分離特性を向上させることができる。また、歪み基板の主表面に形成される半導体集積回路の特性を向上させることができる。また、装置の歩留まりを向上させることができる。
【０１１０】
特に、ウエルが高濃度化し、もしくは素子分離上に導電性膜が配置されるような場合においても、素子分離を介するリーク電流を低減でき、素子分離特性を向上させることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１の半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図２】本発明の実施の形態１の半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図３】本発明の実施の形態１の半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図４】本発明の実施の形態１の半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図５】本発明の実施の形態１の半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図６】本発明の実施の形態１の半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図７】本発明の実施の形態１の半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図８】本発明の実施の形態１の半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図９】本発明の実施の形態１の半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１０】本発明の実施の形態１の半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１１】本発明の実施の形態１の半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１２】本発明の実施の形態１の半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１３】本発明の実施の形態１の半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１４】本発明の実施の形態１の半導体集積回路装置の製造方法を示す基板の要部平面図である。
【図１５】本発明の実施の形態１の効果を説明するための半導体集積回路装置を示す基板の要部断面図である。
【図１６】本発明の実施の形態１の効果を説明するための半導体集積回路装置を示す基板の要部断面図である。
【図１７】本発明の実施の形態１の効果を説明するための半導体集積回路装置を示す基板の要部断面図である。
【図１８】本発明の実施の形態１の効果を説明するための半導体集積回路装置を示す基板の要部平面図である。
【図１９】本発明の実施の形態１の効果を説明するための半導体集積回路装置を示す基板の要部平面図である。
【図２０】本発明の実施の形態２の半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図２１】本発明の実施の形態２の半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図２２】本発明の実施の形態２の半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図２３】本発明の実施の形態２の半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図２４】本発明の実施の形態３の半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図２５】本発明の実施の形態３の半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図２６】本発明の実施の形態３の半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図２７】本発明の実施の形態３の他の半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図２８】本発明の実施の形態３の他の半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図２９】本発明の実施の形態４の半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図３０】本発明の実施の形態４の半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図３１】本発明の実施の形態４の半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図３２】本発明の実施の形態４の半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図３３】本発明の実施の形態４の半導体集積回路装置の製造方法を示す基板の要部断面図である。
【符号の説明】
１　　半導体基板（基板、歪み基板）
１ａ　　Ｓｉ層（単結晶シリコン層）
１ｂ　　ＳｉＧｅ層
１ｃ　　Ｓｉ層（単結晶シリコン層）
２　　溝
３　　Ｓｉ膜
４ｎ　　ｎ型ウエル
４ｐ　　ｐ型ウエル
６　　Ｓｉ酸化膜
６ａ　　Ｓｉ酸化膜
６ｂ　　ＳｉＧｅ酸化膜
７　　酸化シリコン膜
８　　ゲート酸化膜
９　　多結晶シリコン膜
１１　　ｎ−型半導体領域
１２　　ｐ−型半導体領域
１３　　サイドウォールスペーサ
１４　　ｎ＋型半導体領域
１５　　ｐ＋型半導体領域
１７　ＣｏＳｉ２膜
１９　　酸化シリコン膜
２１　　酸化シリコン膜
２２　　窒化シリコン膜
６０　　単結晶シリコン層
２０３　　Ｓｉ膜（多結晶シリコン膜）
２０６　　Ｓｉ酸化膜
３０６　　窒化シリコン膜
３０６ａ　　窒化シリコン膜
４０２ａ　　Ｓｉ酸化膜
４０２ｂ　　ＳｉＧｅ酸化膜
４０３　　Ｓｉ膜
４０６　　Ｓｉ酸化膜
Ｃ１　　コンタクトホール
Ｇ　　ゲート電極
Ｈ１　　ウエル内分離の幅
Ｈ２　　ウエル間分離の幅
ＩＳＯｐ−ｐ　ウエル内分離
ＩＳＯｎ−ｐ　ウエル間分離
Ｍ１　　第１層配線
Ｐ１　　プラグ
Ｑｎ　　ｎチャネル型ＭＩＳＦＥＴ
Ｑｐ　　ｐチャネル型ＭＩＳＦＥＴ
ＳＧＩ　　素子分離
ｎＭＩＳ−Ａ　　ｎチャネル型ＭＩＳＦＥＴの形成領域
ｐＭＩＳ−Ａ　　ｐチャネル型ＭＩＳＦＥＴの形成領域
【図１】
2004031559.tif 000003
【図２】
2004031559.tif 000004
【図３】
2004031559.tif 000005
【図４】
2004031559.tif 000006
【図５】
2004031559.tif 000007
【図６】
2004031559.tif 000008
【図７】
2004031559.tif 000009
【図８】
2004031559.tif 000010
【図９】
2004031559.tif 000011
【図１０】
2004031559.tif 000012
【図１１】
2004031559.tif 000013
【図１２】
2004031559.tif 000014
【図１３】
2004031559.tif 000015
【図１４】
2004031559.tif 000016
【図１５】
2004031559.tif 000017
【図１６】
2004031559.tif 000018
【図１７】
2004031559.tif 000019
【図１８】
2004031559.tif 000020
【図１９】
2004031559.tif 000021
【図２０】
2004031559.tif 000022
【図２１】
2004031559.tif 000023
【図２２】
2004031559.tif 000024
【図２３】
2004031559.tif 000025
【図２４】
2004031559.tif 000026
【図２５】
2004031559.tif 000027
【図２６】
2004031559.tif 000028
【図２７】
2004031559.tif 000029
【図２８】
2004031559.tif 000030
【図２９】
2004031559.tif 000031
【図３０】
2004031559.tif 000032
【図３１】
2004031559.tif 000033
【図３２】
2004031559.tif 000034
【図３３】
2004031559.tif 000035