(57)【要約】【課題】初期化リセットのための構成を簡単にし、動作速度を上げて、配線を少なくすることができるスキャンテスト回路装置および集積回路内部のフリップフロップ群初期化方法を提供する。【解決手段】本発明のスキャンテスト回路装置では、初期化リセット手段は、スキャンテストの動作を行うスキャンクロックパルスＣＫと同期する初期化リセット信号ＣＬに基づいて、組み合わせ回路１１と、スキャンテスト回路Ｓ１〜Ｓｎ＋ｍおよびＤ−ＦＦ−１〜Ｄ−ＦＦ−ｎ＋ｍにより構成される集積回路内の初期化リセットをスキャンモードにより行う。【選択図】  図１
2004317311.tif 000002
【特許請求の範囲】
【請求項１】
集積回路内の組み合わせ回路の各段に対して上記集積回路に内蔵されたスキャンテスト回路を用いてスキャン入力をスキャンモードのシフト動作により順次入力して上記組み合わせ回路の各段を動作させて、上記組み合わせ回路の各段からのスキャン出力をスキャンモードのシフト動作により順次出力して観測することによりスキャンテストを行うスキャンテスト回路装置において、
上記スキャンテストの動作を行うスキャンクロックパルスと同期する初期化リセット信号に基づいて上記集積回路内の初期化リセットを上記スキャンモードにより行う初期化リセット手段
を備えたことを特徴とするスキャンテスト回路装置。
【請求項２】
請求項１記載のスキャンテスト回路装置において、
上記初期化リセット手段は、外部から供給される上記初期化リセット信号に基づく上記スキャンモードにより、上記スキャン入力を初期化リセットに必要な論理固定値に替えて、かつ上記初期化リセットが必要な上記組み合わせ回路の段数に対応する数の上記リセットスキャンクロックパルスを用いて初期化リセットを行うことを特徴とするスキャンテスト回路装置。
【請求項３】
請求項１記載のスキャンテスト回路装置において、
上記初期化リセット手段は、上記初期化リセットが必要な上記組み合わせ回路の段数に対応して複数のブロックに分割して、上記複数のブロック毎に上記スキャンモードにより初期化リセットを行うことを特徴とするスキャンテスト回路装置。
【請求項４】
請求項１記載のスキャンテスト回路装置において、
上記初期化リセット手段は、上記組み合わせ回路の段数に応じた初期化リセットのための上記スキャンクロックパルスと上記初期化リセット信号を外部リセット信号から生成する同期リセット信号生成部を有することを特徴とするスキャンテスト回路装置。
【請求項５】
集積回路内の組み合わせ回路の各段に対して上記集積回路に内蔵されたスキャンテスト回路を用いてスキャン入力をスキャンモードのシフト動作により順次入力して上記組み合わせ回路の各段を動作させて、上記組み合わせ回路の各段からのスキャン出力をスキャンモードのシフト動作により順次出力して観測することによりスキャンテストを行うスキャンテスト回路を用いて上記集積回路内のフリップフロップ群の初期化を行う集積回路内部のフリップフロップ群初期化方法において、
上記スキャンテストの動作を行うためのスキャンクロックパルスと同期する初期化リセット信号に基づいて上記集積回路内のフリップフロップ群の初期化リセットを上記スキャンモードにより行う初期化リセットステップ
を備えたことを特徴とする集積回路内部のフリップフロップ群初期化方法。
【請求項６】
請求項５記載の集積回路内部のフリップフロップ群初期化方法において、
上記初期化リセットステップは、外部から供給される上記初期化リセット信号に基づく上記スキャンモードにより、上記スキャン入力を初期化リセットに必要な論理固定値に替えて、かつ上記初期化リセットが必要な上記組み合わせ回路の段数に対応する数の上記リセットスキャンクロックパルスを用いて初期化リセットを行うことを特徴とする集積回路内部のフリップフロップ群初期化方法。
【請求項７】
請求項５記載の集積回路内部のフリップフロップ群初期化方法において、
上記初期化リセットステップは、上記初期化リセットが必要な上記組み合わせ回路の段数に対応して複数のブロックに分割して、上記複数のブロック毎に上記スキャンモードにより初期化リセットを行うことを特徴とする集積回路内部のフリップフロップ群初期化方法。
【請求項８】
請求項５記載の集積回路内部のフリップフロップ群初期化方法において、
上記初期化リセットステップは、上記組み合わせ回路の段数に応じた初期化リセットのための上記スキャンクロックパルスと上記初期化リセット信号を外部リセット信号から生成することを特徴とする集積回路内部のフリップフロップ群初期化方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、本発明は集積回路内部のフリップフロップ群の初期化に関するものである。ただし本発明の回路は集積回路内にスキャンテスト回路があることを前提としてその回路を利用するため、集積回路のスキャンテストにも関連した技術である。
【０００２】
【従来の技術】
大規模集積回路（以下「ＬＳＩ」という）やＬＳＩを含むシステムでは、一般的に以下のような場合にＬＳＩ内部の初期化リセットが必要となる。このＬＳＩ内部の初期化リセットが必要な場合には、第１にＬＳＩ設計のためのシミュレーション開始時、第２にＬＳＩの出荷テスト開始時、第３にＬＳＩの動作開始時、第４に上位システムによるＬＳＩの異常状態検出後の復帰動作時がある。
【０００３】
先に述べたような場合におけるＬＳＩ内部の初期化リセットでは、従来は初期化が必要なＤフリップフロップ（以下「Ｄ−ＦＦ」という）には非同期リセット機能を付加し、各Ｄ−ＦＦの非同期リセット端子ＣＬへ外部からのリセット信号を供給可能に接続して非同期的に初期化を行っていた。
【０００４】
一般的なスキャン回路は非特許文献１のｐ．１６８に示すものがあるが、ここで、図１１に従来のスキャンテスト及び初期化リセット機能付きのＬＳＩ回路例を示す。
【０００５】
図１１において、スキャン入力ＳＩはセレクタＳ１のＢ端子に入力され、前段の組み合わせ回路の出力であるデータ入力ＩＮ１、ＩＮ２、ＩＮ３・・・ＩＮｎはセレクタＳ１、Ｓ２、Ｓ３・・・ＳｎのＡ端子に入力され、セレクト信号ＳはセレクタＳ１、Ｓ２、Ｓ３・・・ＳｎのＳ端子に入力され、Ｙ端子からの出力を選択可能にする。
【０００６】
セレクタＳ１、Ｓ２、Ｓ３・・・ＳｎのＹ端子からの出力はＤ−ＦＦ−１、Ｄ−ＦＦ−２、Ｄ−ＦＦ−３・・・Ｄ−ＦＦ−ｎのＤ入力端子に入力され、Ｄ−ＦＦ−１、Ｄ−ＦＦ−２、Ｄ−ＦＦ−３・・・Ｄ−ＦＦ−ｎのＱ出力端子からの出力は組み合わせ回路１１１に入力されると共に、セレクタＳ２、Ｓ３・・・Ｓｎ、Ｓｎ＋１のＢ端子に入力される。
【０００７】
組み合わせ回路１１１の出力はセレクタＳｎ＋１、Ｓｎ＋２、Ｓｎ＋３・・・Ｓｎ＋ｍのＡ端子に入力され、セレクト信号ＳはセレクタＳ１、Ｓ２、Ｓ３・・・ＳｎのＳ端子に入力され、Ｙ端子からの出力を選択可能にする。
【０００８】
セレクタＳｎ＋１、Ｓｎ＋２、Ｓｎ＋３・・・Ｓｎ＋ｍのＹ端子からの出力はＤ−ＦＦ−ｎ＋１、Ｄ−ＦＦ−ｎ＋２、Ｄ−ＦＦ−ｎ＋３・・・Ｄ−ＦＦ−ｎ＋ｍのＤ入力端子に入力され、Ｄ−ＦＦ−ｎ＋１、Ｄ−ＦＦ−ｎ＋２、Ｄ−ＦＦ−ｎ＋３・・・Ｄ−ＦＦ−ｎ＋ｍのＱ出力端子からの出力はデータ出力ＯＵＴ１、ＯＵＴ２、ＯＵＴ３・・・ＯＵＴｎとして後段の組み合わせ回路に出力されると共に、Ｄ−ＦＦ−ｎ＋１、Ｄ−ＦＦ−ｎ＋２、Ｄ−ＦＦ−ｎ＋３・・・Ｄ−ＦＦ−ｎ＋ｍ−１のＱ出力端子からの出力はセレクタＳｎ＋２、Ｓｎ＋３・・・Ｓｎ＋ｍのＢ端子に入力される。なお、Ｄ−ＦＦ−ｎ＋ｍのＱ出力端子からの出力はスキャン出力として出力される。
【０００９】
クロック信号ＣＫはＤ−ＦＦ−１、Ｄ−ＦＦ−２、Ｄ−ＦＦ−３・・・Ｄ−ＦＦ−ｎ、Ｄ−ＦＦ−ｎ＋１、Ｄ−ＦＦ−ｎ＋２、Ｄ−ＦＦ−ｎ＋３・・・Ｄ−ＦＦ−ｎ＋ｍのクロック端子ＣＫに入力され、初期化リセット信号ＣＬはＤ−ＦＦ−１、Ｄ−ＦＦ−２、Ｄ−ＦＦ−３・・・Ｄ−ＦＦ−ｎ、Ｄ−ＦＦ−ｎ＋１、Ｄ−ＦＦ−ｎ＋２、Ｄ−ＦＦ−ｎ＋３・・・Ｄ−ＦＦ−ｎ＋ｍの初期化リセット端子ＣＬに入力される。
【００１０】
一般的なスキャンフリップフロップ（以下「Ｓ−ＦＦ」という）は特許文献１の図１３に示すものがあるが、ここで、非同期リセット付きＳ−ＦＦのシンボル図を図１２に、ＭＯＳおよび論理回路によるその内部回路例を図１３に示す。図１３に示すアンド回路Ａ１、Ａ２、インバータＩＮＶ１、ノア回路Ｎ１により構成される１３１は図１２に示すセレクタ１２１に対応し、図１３に示すナンド回路ＮＡ１、ＮＡ２、インバータＩＮＶ２、ＩＮＶ３、ＩＮＶ４、ＩＮＶ５、ｐＭＯＳｐ１、ｐ２、ｐ３、ｐ４、ｎＭＯＳｎ１、ｎ２、ｎ３、ｎ４により構成される１３２は図１２に示すＤ―ＦＦ１２２に対応する。
図１２からわかるようにＳ−ＦＦはＤ―ＦＦ１２２にセレクタ１２１を付加した構成になっている。なお、非同期リセット付きＤ―ＦＦの内部回路例を図１６に示す。
【００１１】
一方、非同期リセット機能なしのＳ−ＦＦのシンボル図を図１４に、ＭＯＳおよび論理回路による内部回路を図１５に示す。図１５に示すアンド回路Ａ１、Ａ２、インバータＩＮＶ１、ノア回路Ｎ１により構成される１５１は図１４に示すセレクタ１４１に対応し、図１５に示すインバータＩＮＶ２、ＩＮＶ３、ＩＮＶ４、ＩＮＶ５、ＩＮＶ６、ＩＮＶ７、ｐＭＯＳｐ１、ｐ２、ｐ３、ｐ４、ｎＭＯＳｎ１、ｎ２、ｎ３、ｎ４により構成される１５２は図１４に示すＤ―ＦＦ１４２に対応する。
【００１２】
このように構成された従来のスキャンテスト及び初期化リセット機能付きのＬＳＩ回路例の動作を以下に説明する。
Ｄ−ＦＦ−１、Ｄ−ＦＦ−２、Ｄ−ＦＦ−３・・・Ｄ−ＦＦ−ｎは、通常動作のときは前段の組み合わせ回路の出力であるデータ入力ＩＮ１、ＩＮ２、ＩＮ３・・・ＩＮｎを読み込んで、Ｄ−ＦＦ−ｎ＋１、Ｄ−ＦＦ−ｎ＋２、Ｄ−ＦＦ−ｎ＋３・・・Ｄ−ＦＦ−ｎ＋ｍは組み合わせ回路１１１の出力を読み込んでデータ出力ＯＵＴ１、ＯＵＴ２、ＯＵＴ３・・・ＯＵＴｎとして出力するが、スキャンテストモードになるとシフトレジスタとして働き、Ｄ−ＦＦ−１、Ｄ−ＦＦ−２、Ｄ−ＦＦ−３・・・Ｄ−ＦＦ−ｎにテストデータであるスキャン入力ＳＩを読み込む。読み込んだデータで組み合わせ回路１１１を動作させ、Ｄ−ＦＦ−ｎ＋１、Ｄ−ＦＦ−ｎ＋２、Ｄ−ＦＦ−ｎ＋３・・・Ｄ−ＦＦ−ｎ＋ｍは組み合わせ回路１１１の出力を取り込んで、取り込んだ値をシフト動作を利用してデータ出力ＯＵＴ１、ＯＵＴ２、ＯＵＴ３・・・ＯＵＴｎとしてＬＳＩ回路の外の後段の組み合わせ回路へ出力する。
【００１３】
これにより、ＬＳＩ回路内の組み合わせ回路１１１の各段を別々にテストすることができる。
【００１４】
また、初期化リセット信号ＣＬを非同期リセット機能付きＳ−ＦＦを構成するＤ−ＦＦ−１、Ｄ−ＦＦ−２、Ｄ−ＦＦ−３・・・Ｄ−ＦＦ−ｎ、Ｄ−ＦＦ−ｎ＋１、Ｄ−ＦＦ−ｎ＋２、Ｄ−ＦＦ−ｎ＋３・・・Ｄ−ＦＦ−ｎ＋ｍの初期化リセット端子ＣＬに入力することにより、クロック信号ＣＫと非同期にＬＳＩ回路内の初期化リセットを行うことができる。
【００１５】
【特許文献１】
特開２００２−２６７７２３号公報
【非特許文献１】
桜井  至、「ＬＳＩ設計の基礎技術」、テクノプレス社、１９９９年７月２３日第一版発行、ｐ．１６４−１６９
【００１６】
【発明が解決しようとする課題】
しかし、上述した従来のスキャンテスト及び初期化リセット機能付きのＬＳＩ回路例において、ＬＳＩ内部の初期化リセットを行うために非同期リセット機能付きＳ−ＦＦを使用すると図１３と図１５を比較すればわかるようにインバータＩＮＶ４、ＩＮＶ６の２個が２入力のナンド回路ＮＡ１、ＮＡ２の２個となり、トランジスタ数や、セル面積、消費電力が増加するという不都合があった。
【００１７】
また、Ｓ−ＦＦ内の記憶保持ループ内にリセット用の論理ゲートが入るため、リセット機能なしの場合に比べて、Ｓ−ＦＦのクロック信号の立ち上がりの少し前に値を保持するためのセットアップタイム、立ち上がり以降に値を保持するためのホールドタイムが増加し動作速度が低下するという不都合があった。
【００１８】
さらに、図１１のようにリセットが必要なＳ−ＦＦ全てに初期化リセット信号を与えるための配線やバッファが増加するという不都合があった。
【００１９】
そこで、本発明は、かかる点に鑑みてなされたものであり、集積回路内にスキャンテスト回路が内蔵されていることを前提とした上で、初期化リセットのためのゲート数を減らし、動作速度を上げ、配線を少なくすることができるスキャンテスト回路装置および集積回路内部のフリップフロップ群初期化方法を提供することを課題とする。
【００２０】
【課題を解決するための手段】
本発明のスキャンテスト回路装置において、初期化リセット手段は、スキャンテストの動作を行うスキャンクロックパルスと同期する初期化リセット信号に基づいて集積回路内の初期化リセットをスキャンモードにより行うものである。また、本発明の集積回路内部のフリップフロップ群初期化方法において、初期化リセットステップは、スキャンテストの動作を行うためのスキャンクロックパルスと同期する初期化リセット信号に基づいて集積回路内のフリップフロップ群の初期化リセットをスキャンモードにより行うものである。
【００２１】
従って本発明によれば、以下の作用をする。
従来は外部から供給されるリセット信号をＬＳＩ内で初期化が必要なＤ−ＦＦのリセット端子へ接続し、非同期リセットを実行することが多かった。
それに対し、本発明ではＬＳＩの出荷テスト用にスキャンテスト回路が内蔵されている事を前提としてスキャンモードにより初期化リセット機能を実現する。
【００２２】
【発明の実施の形態】
本発明に適用される実施の形態について、以下に、適宜図面を参照しながら説明する。
【００２３】
［第１の実施の形態］
本発明に適用される第１の実施の形態は出荷テスト用のスキャンテスト機構を利用して初期化リセットを実現する。
【００２４】
図１は、本発明に適用される第１の実施の形態のスキャンテスト及び初期化リセット機能付きのＬＳＩ回路例を示す図である。
図１において、スキャン入力ＳＩはＳ−ＦＦの初段のアンド回路Ａ１の一方の入力端子に入力され、初期化リセット信号ＣＬはアンド回路Ａ１の他方の入力端子に入力されると共に、ナンド回路Ｎ１の一方の入力端子に入力され、スキャンモード信号Ｓ−Ｎはナンド回路Ｎ１の他方の入力端子に入力される。ナンド回路Ｎ１の出力はセレクト信号Ｓとなる。
【００２５】
アンド回路Ａ１の出力はセレクタＳ１のＢ端子に入力され、前段の組み合わせ回路の出力であるデータ入力ＩＮ１、ＩＮ２、ＩＮ３・・・ＩＮｎはセレクタＳ１、Ｓ２、Ｓ３・・・ＳｎのＡ端子に入力され、セレクト信号ＳはセレクタＳ１、Ｓ２、Ｓ３・・・ＳｎのＳ端子に入力され、Ｙ端子からの出力を選択可能にする。
【００２６】
セレクタＳ１、Ｓ２、Ｓ３・・・ＳｎのＹ端子からの出力はＤ−ＦＦ−１、Ｄ−ＦＦ−２、Ｄ−ＦＦ−３・・・Ｄ−ＦＦ−ｎのＤ入力端子に入力され、Ｄ−ＦＦ−１、Ｄ−ＦＦ−２、Ｄ−ＦＦ−３・・・Ｄ−ＦＦ−ｎのＱ出力端子からの出力は組み合わせ回路１１に入力されると共に、セレクタＳ２、Ｓ３・・・Ｓｎ、Ｓｎ＋１のＢ端子に入力される。
【００２７】
組み合わせ回路１１の出力はセレクタＳｎ＋１、Ｓｎ＋２、Ｓｎ＋３・・・Ｓｎ＋ｍのＡ端子に入力され、セレクト信号ＳはセレクタＳｎ＋１、Ｓｎ＋２、Ｓｎ＋３・・・Ｓｎ＋ｍのＳ端子に入力され、Ｙ端子からの出力を選択可能にする。
【００２８】
セレクタＳｎ＋１、Ｓｎ＋２、Ｓｎ＋３・・・Ｓｎ＋ｍのＹ端子からの出力はＤ−ＦＦ−ｎ＋１、Ｄ−ＦＦ−ｎ＋２、Ｄ−ＦＦ−ｎ＋３・・・Ｄ−ＦＦ−ｎ＋ｍのＤ入力端子に入力され、Ｄ−ＦＦ−ｎ＋１、Ｄ−ＦＦ−ｎ＋２、Ｄ−ＦＦ−ｎ＋３・・・Ｄ−ＦＦ−ｎ＋ｍのＱ出力端子からの出力はデータ出力Ｑｎ＋１、Ｑｎ＋２、Ｑｎ＋３・・・Ｑｎ＋ｍとして後段の組み合わせ回路に出力されると共に、Ｄ−ＦＦ−ｎ＋１、Ｄ−ＦＦ−ｎ＋２、Ｄ−ＦＦ−ｎ＋３・・・Ｄ−ＦＦ−ｎ＋ｍ−１のＱ出力端子からの出力はセレクタＳｎ＋２、Ｓｎ＋３・・・Ｓｎ＋ｍのＢ端子に入力される。なお、Ｄ−ＦＦ−ｎ＋ｍのＱ出力端子からの出力はスキャン出力として出力される。
【００２９】
クロック信号ＣＫはＤ−ＦＦ−１、Ｄ−ＦＦ−２、Ｄ−ＦＦ−３・・・Ｄ−ＦＦ−ｎ、Ｄ−ＦＦ−ｎ＋１、Ｄ−ＦＦ−ｎ＋２、Ｄ−ＦＦ−ｎ＋３・・・Ｄ−ＦＦ−ｎ＋ｍのクロック端子ＣＫに入力され、初期化リセット信号ＣＬはＤ−ＦＦ−１、Ｄ−ＦＦ−２、Ｄ−ＦＦ−３・・・Ｄ−ＦＦ−ｎ、Ｄ−ＦＦ−ｎ＋１、Ｄ−ＦＦ−ｎ＋２、Ｄ−ＦＦ−ｎ＋３・・・Ｄ−ＦＦ−ｎ＋ｍの初期化リセット端子ＣＬに入力される。
【００３０】
図１に示す本発明に適用される第１の実施の形態のスキャンテスト及び初期化リセット機能付きのＬＳＩ回路例は、図１１に示した従来の回路に対し、スキャン入力ＳＩを入力するＳ−ＦＦの初段にアンド回路Ａ１を付加してこのアンド回路Ａ１に初期化リセット信号ＣＬを入力するものである。
【００３１】
また各Ｓ−ＦＦは非同期リセット機能を持たないで、クロック信号ＣＫと同期してＬＳＩ回路内の初期化リセットを行うことができるように初期化リセット信号ＣＬを生成するものである。
【００３２】
スキャン同期リセット付きＳ−ＦＦのシンボル図を図８に、ＭＯＳおよび論理回路によるその内部回路例を図９に示す。図９に示すアンド回路Ａ１（９１）は図８に示すアンド回路Ａ１（８１）に対応し、図９に示すアンド回路Ａ２、インバータＩＮＶ１、ノア回路Ｎ１により構成される９２は図８に示すセレクタ８２に対応し、図９に示すインバータＩＮＶ２、ＩＮＶ３、ＩＮＶ４、ＩＮＶ５、ＩＮＶ６、ＩＮＶ７、ｐＭＯＳｐ１、ｐ２、ｐ３、ｐ４、ｎＭＯＳｎ１、ｎ２、ｎ３、ｎ４により構成される９３は図８に示すＤ―ＦＦ８３に対応する。
図８からわかるようにＳ−ＦＦはＤ―ＦＦ８３にセレクタ８２を付加した構成になっている。
【００３３】
一方、スキャン同期リセット機能なしのＳ−ＦＦのＭＯＳおよび論理回路による内部回路を図１０に示す。図１０に示すインバータＩＮＶ１、インバータＩＮＶ２、ＩＮＶ３、ＩＮＶ４、ＩＮＶ５、ＩＮＶ６、ＩＮＶ７、ｐＭＯＳｐ１、ｐ２、ｐ３、ｐ４、ｎＭＯＳｎ１、ｎ２、ｎ３、ｎ４はＤ―ＦＦに対応する。
【００３４】
このように構成された本発明に適用される第１の実施の形態のスキャンテスト及び初期化リセット機能付きのＬＳＩ回路例の動作を以下に説明する。
図２は、初期化リセット期間を示すタイミングチャートであり、図２Ａはデータ入力ＩＮ１〜ＩＮｎ＋ｍ、図２Ｂはスキャンモード信号Ｓ−Ｎ、図２Ｃは初期化リセット信号ＣＬ、図２Ｄはセレクト信号Ｓ、図２Ｅはクロック信号ＣＫ、図２ＦはＤ−ＦＦ−１、Ｄ−ＦＦ−２、Ｄ−ＦＦ−３・・・Ｄ−ＦＦ−ｎ＋ｍの初期化リセット値および初期化リセット期間である。
【００３５】
初期化リセット時には、Ｔ０時点で、図２Ｃに示す初期化リセット信号ＣＬをイネーブル（ＯＮ）にする（図１、２の例ではＣＬ＝Ｌｏｗレベルにする）。また、図２Ｂに示すスキャンモード信号Ｓ−Ｎもイネーブル（ＯＮ）にする（Ｓ−Ｎ＝Ｌｏｗレベルにする）。このときスキャン入力初段に設けられたアンド回路Ａ１の出力（＝Ｌｏｗレベル）によりスキャン回路の初段のＳ−ＦＦを構成するセレクタＳ１のＢ入力もＬｏｗレベルとなる。
【００３６】
また、同時に初期化リセット信号ＣＬ（＝Ｌｏｗレベル）はスキャンモード信号Ｓ−Ｎ（＝Ｌｏｗレベル）と共にナンド回路Ｎ１にも入力されているので、ナンド回路Ｎ１の出力から各Ｓ−ＦＦを構成するセレクタＳ１、Ｓ２、Ｓ３・・・Ｓｎ、Ｓｎ＋１、Ｓｎ＋２、Ｓｎ＋３・・・Ｓｎ＋ｍのＳ端子には図２Ｄに示すセレクト信号Ｓ（＝Ｈｉｇｈレベル）が供給され、初期化リセット信号ＣＬ（＝Ｌｏｗレベル）をセレクタＳ１、Ｓ２、Ｓ３・・・Ｓｎ、Ｓｎ＋１、Ｓｎ＋２、Ｓｎ＋３・・・Ｓｎ＋ｍのＹ端子からＤ−ＦＦ−１、Ｄ−ＦＦ−２、Ｄ−ＦＦ−３・・・Ｄ−ＦＦ−ｎ、Ｄ−ＦＦ−ｎ＋１、Ｄ−ＦＦ−ｎ＋２、Ｄ−ＦＦ−ｎ＋３・・・Ｄ−ＦＦ−ｎ＋ｍに順次シフトするスキャンモードとなる。
【００３７】
この状態で初期化リセットに必要な段数のＳ−ＦＦの数分の図２Ｅに示すクロック信号ＣＫのパルスをＤ−ＦＦ−１、Ｄ−ＦＦ−２、Ｄ−ＦＦ−３・・・Ｄ−ＦＦ−ｎ、Ｄ−ＦＦ−ｎ＋１、Ｄ−ＦＦ−ｎ＋２、Ｄ−ＦＦ−ｎ＋３・・・Ｄ−ＦＦ−ｎ＋ｍに入力することで、Ｔ０時点からＴ１時点までの第１段の初期化リセット期間で図２Ｆに示すＤ−ＦＦ−１の出力値Ｑ１を初期化リセット信号ＣＬ（＝Ｌｏｗレベル）の値にし、Ｔ０時点からＴ２時点までの第２段の初期化リセット期間で図２Ｆに示すＤ−ＦＦ−２の出力値Ｑ２を初期化リセット信号ＣＬ（＝Ｌｏｗレベル）の値にし、Ｔ０時点からＴ３時点までの第３段の初期化リセット期間で図２Ｆに示すＤ−ＦＦ−３の出力値Ｑ３を初期化リセット信号ＣＬ（＝Ｌｏｗレベル）の値にし、・・・Ｔ０時点からＴｎ＋ｍ時点までの第ｎ＋ｍ段の初期化リセット期間で図２Ｆに示すＤ−ＦＦ−ｎ＋ｍの出力値Ｑｎ＋ｍを初期化リセット信号ＣＬ（＝Ｌｏｗレベル）の値にする。
【００３８】
ここで、図２Ｃに示す初期化リセット信号ＣＬをＬｏｗレベルにするＴ０時点から図２Ｃに示す初期化リセット信号ＣＬをＨｉｇｈレベルにするＴ１１時点までが全段の初期化リセット期間２１となる。なお、Ｔ１１時点以降は、通常動作２２となる。
【００３９】
これにより、スキャン入力初段のＳ−ＦＦを構成するＤ−ＦＦ−１の固定値である初期化リセット信号ＣＬ（＝Ｌｏｗレベル）を次々と各Ｓ−ＦＦを構成するＤ−ＦＦ−２、Ｄ−ＦＦ−３・・・Ｄ−ＦＦ−ｎ、Ｄ−ＦＦ−ｎ＋１、Ｄ−ＦＦ−ｎ＋２、Ｄ−ＦＦ−ｎ＋３・・・Ｄ−ＦＦ−ｎ＋ｍに伝えることでＬＳＩ回路内の初期化を行うことができる。
【００４０】
なお、上述した初期化リセット時以外の、通常動作やスキャンテスト時の動作例については後述する。
【００４１】
［第２の実施の形態］
図３は、本発明に適用される第２の実施の形態のスキャンテスト及び初期化リセット機能付きのＬＳＩ回路例を示す図である。
【００４２】
図３において、スキャン入力ＳＩはＳ−ＦＦの第１ブロックの初段のアンド回路Ａ１の一方の入力端子に入力され、初期化リセット信号ＣＬは第１ブロックの初段のアンド回路Ａ１の他方の入力端子に入力され、またＳ−ＦＦの例えば第２ブロックのｎ段のアンド回路Ａ２の他方の入力端子に入力され、またＳ−ＦＦの例えば第３ブロックのｎ＋ｍ段のアンド回路Ａ３の他方の入力端子に入力されると共に、ナンド回路Ｎ１の一方の入力端子に入力され、スキャンモード信号Ｓ−Ｎはナンド回路Ｎ１の他方の入力端子に入力される。ナンド回路Ｎ１の出力はセレクト信号Ｓとなる。
【００４３】
アンド回路Ａ１の出力はセレクタＳ１のＢ端子に入力され、前段の組み合わせ回路の出力であるデータ入力ＩＮ１、ＩＮ２、ＩＮ３・・・ＩＮｎはセレクタＳ１、Ｓ２、Ｓ３・・・ＳｎのＡ端子に入力され、セレクト信号ＳはセレクタＳ１、Ｓ２、Ｓ３・・・ＳｎのＳ端子に入力され、Ｙ端子からの出力を選択可能にする。
【００４４】
セレクタＳ１、Ｓ２、Ｓ３・・・ＳｎのＹ端子からの出力はＤ−ＦＦ−１、Ｄ−ＦＦ−２、Ｄ−ＦＦ−３・・・Ｄ−ＦＦ−ｎのＤ入力端子に入力され、Ｄ−ＦＦ−１、Ｄ−ＦＦ−２、Ｄ−ＦＦ−３・・・Ｄ−ＦＦ−ｎのＱ出力端子からの出力は組み合わせ回路１１に入力されると共に、セレクタＳ２、Ｓ３・・・Ｓｎ＋１のＢ端子に入力される。ここで、Ｄ−ＦＦ−ｎ−１のＱ出力端子からの出力はＳ−ＦＦの例えば第２ブロックのｎ段のアンド回路Ａ２の一方の入力端子に入力され、アンド回路Ａ２の出力はセレクタＳｎのＢ端子に入力される。
【００４５】
組み合わせ回路１１の出力はセレクタＳｎ＋１、Ｓｎ＋２、Ｓｎ＋３・・・Ｓｎ＋ｍのＡ端子に入力され、セレクト信号ＳはセレクタＳ１、Ｓ２、Ｓ３・・・ＳｎのＳ端子に入力され、Ｙ端子からの出力を選択可能にする。
【００４６】
セレクタＳｎ＋１、Ｓｎ＋２、Ｓｎ＋３・・・Ｓｎ＋ｍのＹ端子からの出力はＤ−ＦＦ−ｎ＋１、Ｄ−ＦＦ−ｎ＋２、Ｄ−ＦＦ−ｎ＋３・・・Ｄ−ＦＦ−ｎ＋ｍのＤ入力端子に入力され、Ｄ−ＦＦ−ｎ＋１、Ｄ−ＦＦ−ｎ＋２、Ｄ−ＦＦ−ｎ＋３・・・Ｄ−ＦＦ−ｎ＋ｍのＱ出力端子からの出力はデータ出力Ｑｎ＋１、Ｑｎ＋２、Ｑｎ＋３・・・Ｑｎ＋ｍとして後段の組み合わせ回路に出力されると共に、Ｄ−ＦＦ−ｎ＋１、Ｄ−ＦＦ−ｎ＋２、Ｄ−ＦＦ−ｎ＋３・・・Ｄ−ＦＦ−ｎ＋ｍ−２のＱ出力端子からの出力はセレクタＳｎ＋２、Ｓｎ＋３・・・Ｓｎ＋ｍ−１のＢ端子に入力される。ここで、Ｄ−ＦＦ−ｎ＋ｍ−１のＱ出力端子からの出力はＳ−ＦＦの例えば第３ブロックのｎ＋ｍ段のアンド回路Ａ３の一方の入力端子に入力され、アンド回路Ａ３の出力はセレクタＳｎ＋ｍのＢ端子に入力される。なお、Ｄ−ＦＦ−ｎ＋ｍのＱ出力端子からの出力はスキャン出力として出力される。
【００４７】
クロック信号ＣＫはＤ−ＦＦ−１、Ｄ−ＦＦ−２、Ｄ−ＦＦ−３・・・Ｄ−ＦＦ−ｎ、Ｄ−ＦＦ−ｎ＋１、Ｄ−ＦＦ−ｎ＋２、Ｄ−ＦＦ−ｎ＋３・・・Ｄ−ＦＦ−ｎ＋ｍのクロック端子ＣＫに入力され、初期化リセット信号ＣＬはＤ−ＦＦ−１、Ｄ−ＦＦ−２、Ｄ−ＦＦ−３・・・Ｄ−ＦＦ−ｎ、Ｄ−ＦＦ−ｎ＋１、Ｄ−ＦＦ−ｎ＋２、Ｄ−ＦＦ−ｎ＋３・・・Ｄ−ＦＦ−ｎ＋ｍの初期化リセット端子ＣＬに入力される。
【００４８】
図３に示す本発明に適用される第２の実施の形態のスキャンテスト及び初期化リセット機能付きのＬＳＩ回路例は、図１に示した第１の実施の形態のＬＳＩ回路に対し、Ｓ−ＦＦを複数ブロック、例えば、３ブロックに分割して、各ブロックから初期化が必要な段数に初期化リセット信号ＣＬをシフトすることにより、初期化のためのシフト段数を減らすものである。
【００４９】
本発明の第１の実施の形態１のＬＳＩ回路では初期化リセットにＳ−ＦＦを構成する段数分のクロックサイクル数がかかる。そこで第２の実施の形態のＬＳＩ回路ではスキャンチェーンの初段のスキャン入力ＳＩ、およびＳ−ＦＦを構成する段数を複数段のブロックに分割してスキャンチェーンの途中にもＳ−ＦＦを構成する前段のＤ−ＦＦ＋ｎ−１、Ｄ−ＦＦ−ｎ＋ｍ−１のＱ出力端子からの出力を一方の入力端子に入力する複数のアンド回路Ａ１、Ａ２、Ａ３・・・を挿入し、その他方の入力端子には初期化リセット信号ＣＬを入力可能に接続することで初期化に必要なスキャンクロックパルス数を削減するものである。
【００５０】
このように構成された本発明に適用される第２の実施の形態のスキャンテスト及び初期化リセット機能付きのＬＳＩ回路例の動作を以下に説明する。ここでは、１例として、Ｓ−ＦＦを構成する段数を３段のブロックに分割する例を示す。
【００５１】
図４は、ブロック分割時の初期化リセット期間を示すタイミングチャートであり、図４Ａはデータ入力ＩＮ１〜ＩＮｎ＋ｍ、図４Ｂはスキャンモード信号Ｓ−Ｎ、図４Ｃは初期化リセット信号ＣＬ、図４Ｄはセレクト信号Ｓ、図４Ｅはクロック信号ＣＫ、図４ＦはＤ−ＦＦ−１、Ｄ−ＦＦ−２、Ｄ−ＦＦ−３・・・Ｄ−ＦＦ−ｎ＋ｍの初期化リセット値および初期化リセット期間である。
【００５２】
初期化リセット時には、Ｔ０時点で、図４Ｃに示す初期化リセット信号ＣＬをイネーブル（ＯＮ）にする（図３、４の例ではＣＬ＝Ｌｏｗレベルにする）。また、図４Ｂに示すスキャンモード信号Ｓ−Ｎもイネーブル（ＯＮ）にする（Ｓ−Ｎ＝Ｌｏｗレベルにする）。このときＳ−ＦＦを構成する段数を３段のブロックに分割して、スキャン入力初段に設けられたアンド回路Ａ１の出力（＝Ｌｏｗレベル）によりスキャン回路の初段のＳ−ＦＦを構成するセレクタＳ１のＢ入力もＬｏｗレベルとなる。また、ｎ段に設けられたアンド回路Ａ２の出力（＝Ｌｏｗレベル）によりスキャン回路のｎ段のＳ−ＦＦを構成するセレクタＳｎのＢ入力もＬｏｗレベルとなる。また、ｎ＋ｍ段に設けられたアンド回路Ａ３の出力（＝Ｌｏｗレベル）によりスキャン回路のｎ＋ｍ段のＳ−ＦＦを構成するセレクタＳｎ＋ｍのＢ入力もＬｏｗレベルとなる。
【００５３】
また、同時に初期化リセット信号ＣＬ（＝Ｌｏｗレベル）はスキャンモード信号Ｓ−Ｎ（＝Ｌｏｗレベル）と共にナンド回路Ｎ１にも入力されているので、ナンド回路Ｎ１の出力から各Ｓ−ＦＦを構成するセレクタＳ１、Ｓ２、Ｓ３・・・Ｓｎ、Ｓｎ＋１、Ｓｎ＋２、Ｓｎ＋３・・・Ｓｎ＋ｍのＳ端子には図２Ｄに示すセレクト信号Ｓ（＝Ｈｉｇｈレベル）が供給され、初期化リセット信号ＣＬ（＝Ｌｏｗレベル）をセレクタＳ１、Ｓ２、Ｓ３・・・Ｓｎ−１のＹ端子からＤ−ＦＦ−１、Ｄ−ＦＦ−２、Ｄ−ＦＦ−３・・・Ｄ−ＦＦ−ｎ−１に順次シフトするスキャンモードとなる。また、初期化リセット信号ＣＬ（＝Ｌｏｗレベル）をセレクタＳｎ、Ｓｎ＋１、Ｓｎ＋２、Ｓｎ＋３・・・Ｓ＋ｍｎ−１のＹ端子からＤ−ＦＦ−ｎ、Ｄ−ＦＦ−ｎ＋１、Ｄ−ＦＦ−ｎ＋２、Ｄ−ＦＦ−ｎ＋３・・・Ｄ−ＦＦ−ｎ＋ｍ−１に順次シフトするスキャンモードとなる。また、初期化リセット信号ＣＬ（＝Ｌｏｗレベル）をセレクタＳ＋ｍｎのＹ端子からＤ−ＦＦ−ｎ＋ｍにシフトするスキャンモードとなる。
【００５４】
この状態で初期化リセットに必要な段数のＳ−ＦＦの数分の図４Ｅクロック信号ＣＫのパルスを第１ブロックのＤ−ＦＦ−１、Ｄ−ＦＦ−２、Ｄ−ＦＦ−３・・・Ｄ−ＦＦ−ｎ−１、第２ブロックのＤ−ＦＦ−ｎ、Ｄ−ＦＦ−ｎ＋１、Ｄ−ＦＦ−ｎ＋２、Ｄ−ＦＦ−ｎ＋３・・・Ｄ−ＦＦ−ｎ＋ｍ−１、第３ブロックのＤ−ＦＦ−ｎ＋ｍに入力することで、Ｔ０時点からＴ１時点までの第１段の初期化リセット期間で図４Ｆに示すＤ−ＦＦ−１の出力値Ｑ１を初期化リセット信号ＣＬ（＝Ｌｏｗレベル）の値にし、Ｔ０時点からＴ２時点までの第２段の初期化リセット期間で図４Ｆに示すＤ−ＦＦ−２の出力値Ｑ２を初期化リセット信号ＣＬ（＝Ｌｏｗレベル）の値にし、Ｔ０時点からＴ３時点までの第３段の初期化リセット期間で図４Ｆに示すＤ−ＦＦ−３の出力値Ｑ３を初期化リセット信号ＣＬ（＝Ｌｏｗレベル）の値にし、Ｔ０時点からＴ１時点までの第ｎ（４）段の初期化リセット期間で図４Ｆに示すＤ−ＦＦ−１の出力値Ｑｎ（４）を初期化リセット信号ＣＬ（＝Ｌｏｗレベル）の値にし、Ｔ０時点からＴ２時点までの第ｎ＋１（５）段の初期化リセット期間で図４Ｆに示すＤ−ＦＦ−１の出力値Ｑｎ＋１（５）を初期化リセット信号ＣＬ（＝Ｌｏｗレベル）の値にし、Ｔ０時点からＴ３時点までの第ｎ＋２（６）段の初期化リセット期間で図４Ｆに示すＤ−ＦＦ−１の出力値Ｑｎ＋２（６）を初期化リセット信号ＣＬ（＝Ｌｏｗレベル）の値にし、・・・Ｔ０時点からＴ２時点までの第ｎ＋ｍ段の初期化リセット期間で図４Ｆに示すＤ−ＦＦ−１の出力値Ｑｎ＋ｍを初期化リセット信号ＣＬ（＝Ｌｏｗレベル）の値にする。
【００５５】
ここで、図４Ｃに示す初期化リセット信号ＣＬをＬｏｗレベルにするＴ０時点から図４Ｃに示す初期化リセット信号ＣＬをＨｉｇｈレベルにするＴ１１時点までが全段の初期化リセット期間４１となる。
【００５６】
これにより、スキャン入力初段のＳ−ＦＦを構成する第１ブロックのＤ−ＦＦ−１の固定値である初期化リセット信号ＣＬ（＝Ｌｏｗレベル）を次々と各Ｓ−ＦＦを構成するＤ−ＦＦ−２、Ｄ−ＦＦ−３・・・第２ブロックのＤ−ＦＦ−ｎ（４）、Ｄ−ＦＦ−ｎ（４）＋１、Ｄ−ＦＦ−ｎ（４）＋２、Ｄ−ＦＦ−ｎ＋３・・・第３ブロックのＤ−ＦＦ−ｎ＋ｍに伝えることでＬＳＩ回路内の初期化を図４Ｃに示す初期化リセット信号ＣＬの少ないクロック数に対応する初期化リセット期間４１で行うことができる。なお、Ｔ１１時点以降は、通常動作４２となる。
【００５７】
このようにして、本発明の第２の実施の形態のＬＳＩ回路例では、図１の第１の実施の形態のＬＳＩ回路例に比べＳ−ＦＦのスキャンチェーンの途中にアンド回路Ａ２、アンド回路Ａ３のゲートを挿入し、初期化にかかるクロック数を削減することができる。図４に示すタイミングチャートからわかるように、初期化リセット期間４１はおおよそ挿入したアンド回路Ａ１、アンド回路Ａ２、アンド回路Ａ３のゲート間のＤ−ＦＦ段数の最大値×クロック周期となる。
【００５８】
［第３の実施の形態］
図５は第３の実施の形態に含まれる内部クロック及び内部初期化信号生成回路例を示す図である。
【００５９】
図５に示した内部クロック及び内部初期化信号生成回路例の出力信号である初期化リセット信号ＣＬ及びクロック信号ＣＫを、上述した図１に示した第１の実施の形態のＬＳＩ回路例または図３に示した第２の実施の形態のＬＳＩ回路例の入力として使用する。
【００６０】
図５の内部クロック及び内部初期化信号生成回路は外部から供給される元クロック信号ＣＫ＿ＩＮと外部リセット信号ＰＯＷＥＲ＿ＯＮ＿ＲＥＳＥＴを入力し、それを元に内部クロック信号ＣＫと初期化リセット信号ＣＬを生成するものである。
【００６１】
図５において、元クロック信号ＣＫ＿ＩＮは分周回路５１に入力されると共に、セレクタ５３のＢ入力端子に入力される。分周回路５１の出力である分周クロックＤＩＶ−ＣＬＫはセレクタ５３のＡ入力端子に入力されると共に、インバータＩＮＶ１を介してカウンタ５２に入力される。外部リセット信号ＰＯＷＥＲ＿ＯＮ＿ＲＥＳＥＴは分周回路５１およびカウンタ５２のリセット端子ＣＬに入力される。カウンタ５２の出力はインバータＩＮＶ２を介してカウンタ５２のプリセット端子に入力される。カウンタ５２の出力はＤフリップフロップ５４のＤ入力端子およびリセット端子に入力されると共に、初期化リセット信号ＣＬとして出力される。分周回路５１の出力である分周クロックＤＩＶ−ＣＬＫはＤフリップフロップ５４のクロック端子ＣＫに入力される。Ｄフリップフロップ５４のＱ出力はセレクタ５３のセレクト端子Ｓに入力され、セレクタ５３の出力端子Ｙから内部クロック信号ＣＫが出力される。
【００６２】
このように構成された図５の内部クロック及び内部初期化信号生成回路の動作を以下に説明する。
図６は、内部クロック及び内部初期化信号生成回路のタイミングチャートであり、図６Ａは、元クロック信号ＣＫ＿ＩＮ、図６Ｂは外部リセット信号ＰＯＷＥＲ＿ＯＮ＿ＲＥＳＥＴ、図６Ｃは分周クロックＤＩＶ−ＣＬＫ、図６Ｄは内部クロック信号ＣＫ、図６Ｅは初期化リセット信号ＣＬである。
【００６３】
図６Ｂに示す外部リセット信号ＰＯＷＥＲ＿ＯＮ＿ＲＥＳＥＴがＬｏｗレベルでカウンタ５２がリセットされ、図６Ｂに示す外部リセット信号ＰＯＷＥＲ＿ＯＮ＿ＲＥＳＥＴがＨｉｇｈレベルになるとカウンタ５２が動作開始し、ＬＳＩ内部のＳ−ＦＦを初期化リセットするのに必要な初期化リセット期間だけ、カウンタ５２の出力の図６Ｅに示す初期化リセット信号ＣＬをＬｏｗレベルにする。
【００６４】
またこの間、Ｔ１時点からＴｎ時点までカウンタ５２はカウントを行い、初期化に必要な図６Ｄに示す内部クロック信号ＣＫがカウンタ５２から出力される。また、Ｓ−ＦＦを複数ブロックに分割した場合には、分割数に応じたプリセット数をカウントする。
【００６５】
初期化リセットが終了した時点Ｔ１１でカウンタ５２は動作を停止し、図６Ｄに示す内部クロック信号ＣＫは、Ｔ１２時点でスキャン用の分周された低速クロックの図６Ｃに示す分周クロックＤＩＶ−ＣＬＫからＴ１３時点で通常動作用の高速クロックに切り替わる。
【００６６】
［スキャンテスト時の動作］
スキャンテストとは集積回路のテスト手法の１つであり、Ｄ−ＦＦベースで設計された同期回路中のフリップフロップをＳ−ＦＦに置き換えることで実現する。
【００６７】
スキャンテスト時には図１、図３、図１１の例では初期化リセット信号ＣＬはＨｉｇｈレベル、スキャンモード信号Ｓ＿ＮはＬｏｗレベル、セレクト信号ＳはＨｉｇｈレベルとする。このとき各Ｓ−ＦＦはシフトレジスタとして動作するのでスキャン入力ＳＩ信号を各Ｓ−ＦＦへスキャン入力したり、スキャンシフトの最終段から各Ｄ−ＦＦの値をシリアルにＬＳＩ外へ取り出したりすることができる。
【００６８】
図７は、スキャンテスト時のタイミングチャートであり、図７Ａはスキャン入力ＳＩ、図７Ｂはスキャンモード信号Ｓ＿Ｎ、図７Ｃは初期化リセット信号ＣＬ、図７Ｄはセレクト信号Ｓ、図７Ｅはクロック信号ＣＫ、図７ＦはＤ−ＦＦ−１、Ｄ−ＦＦ−２、Ｄ−ＦＦ−３・・・Ｄ−ＦＦ−ｎ＋ｍの出力値Ｑ１、Ｑ２、Ｑ３・・・Ｑｎ＋ｍである。
【００６９】
これにより、組み合わせ回路１１に対し、Ｓ−ＦＦ経由でスキャンチェーンの順序でスキャン入力ＳＩ信号を入出力することができるためテストパターンはＳ−ＦＦ間の組み合わせ回路１１についてのみ考えればよくなりテストが容易になる。
【００７０】
［通常動作時の動作］
通常動作時には図１、図３、図１１の例では初期化リセット信号ＣＬはＨｉｇｈレベル、スキャンモード信号Ｓ＿ＮはＨｉｇｈレベル、セレクト信号ＳはＬｏｗレベルとする。このとき各Ｓ−ＦＦはクロック信号ＣＫに同期してパラレルに組み合わせ回路１１に対して信号の入出力を行う。
【００７１】
【発明の効果】
この発明によれば、出荷テストのために実装されるスキャンテスト回路を初期化リセットにも利用することで、初期化リセットに必要な配線やバッファ量を削減することができる。
【００７２】
また、各Ｄ−ＦＦの非同期リセット端子へリセット信号を接続して非同期的に初期化を行う従来例に比べて、Ｄ−ＦＦ内リセット用論理ゲートなしでリセット機能を実現できるため、回路の面積、消費電力の増加を抑えることができる。
【００７３】
さらに、Ｄ−ＦＦのセットアップタイム、ホールドタイムが減少し回路動作が高速になる。
【００７４】
さらに、従来のように初期化リセット信号の分配のための配線やバッファも削減できる。
【００７５】
また、初期化リセットに必要なクロックパルスや内部リセット信号を外部リセット信号から生成するので、外部リセット信号のパルス幅が不十分な場合でも従来回路との置き換えが可能となる。
【図面の簡単な説明】
【図１】本発明に適用される第１の実施の形態のスキャンテスト及び初期化リセット機能付きのＬＳＩ回路例を示す図である。
【図２】初期化リセット期間を示すタイミングチャートである。
【図３】本発明に適用される第２の実施の形態のスキャンテスト及び初期化リセット機能付きのＬＳＩ回路例を示す図である。
【図４】ブロック分割時の初期化リセット期間を示すタイミングチャートである。
【図５】本発明に適用される第３の実施の形態に含まれる内部クロック及び内部初期化信号生成回路例を示す図である。
【図６】内部クロック及び内部初期化信号生成回路のタイミングチャートである。
【図７】スキャンテスト時のタイミングチャートである。
【図８】スキャン同期リセット付きスキャンフリップフロップ（Ｓ−ＦＦ）を示す図である。
【図９】スキャン同期リセット付きスキャンフリップフロップ（Ｓ−ＦＦ）の内部回路例を示す図である。
【図１０】Ｄ−ＦＦの内部回路例を示す図である。
【図１１】従来のスキャンテスト及び初期化リセット機能付きのＬＳＩ回路例を示す図である。
【図１２】非同期リセット付きスキャンフリップフロップ（Ｓ−ＦＦ）を示す図である。
【図１３】非同期リセット付きスキャンフリップフロップ（Ｓ−ＦＦ）の内部回路例を示す図である。
【図１４】非同期リセット機能なしのスキャンフリップフロップ（Ｓ−ＦＦ）を示す図である。
【図１５】非同期リセット機能なしのスキャンフリップフロップ（Ｓ−ＦＦ）の内部回路例を示す図である。
【図１６】非同期リセット付きＤ−ＦＦの内部回路例を示す図である。
【符号の説明】
１１……組み合わせ回路、Ａ１，Ａ２，Ａ３……アンド回路、Ｎ１……ノア回路、Ｓ１〜Ｓｎ＋ｍ……セレクタ、Ｄ−ＦＦ−１〜Ｄ−ＦＦ−ｎ＋ｍ……Ｄフリップフロップ、５１……分周回路、５２……カウンタ、５３……セレクタ、５４……Ｄフリップフロップ、Ｓ１〜Ｓｎ＋ｍおよびＤ−ＦＦ−１〜Ｄ−ＦＦ−ｎ＋ｍ……スキャンテスト回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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