(57)【要約】【課題】本発明は、半導体容量記憶装置の、特に五酸化ニオブを用いたキャパシタの構造とその形成方法に関する。五酸化ニオブは、結晶化温度が６００℃以下と低いため、熱処理による下部電極およびバリアメタルの酸化を抑制できる。しかし、五酸化ニオブ膜は結晶粒界に起因するリーク電流密度が大きいという課題があった。【解決手段】キャパシタの絶縁体膜として、多結晶五酸化ニオブの結晶粒の間に非晶質の酸化物が存在する誘電体膜を用いる。それにより、五酸化ニオブの結晶粒界を流れるリーク電流を低減し、高誘電率化と低温結晶化を実現する技術を提供する。【選択図】  図３
2004327607.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成された第１の導電膜と、
前記第１の導電膜上に堆積された誘電体膜と、
前記誘電体膜上に形成された第２の導電膜とを備え、
前記誘電体膜は、複数の結晶粒からなる多結晶の酸化物および前記結晶粒の間に形成された間隙に存在する非晶質の酸化物から構成されることを特徴とする半導体装置。
【請求項２】
半導体基板上に形成された第１の導電膜と、
前記第１の導電膜上に堆積された誘電体膜と、
前記誘電体膜上に形成された第２の導電膜とを備え、
前記誘電体膜は、複数の結晶粒からなる第１の結晶化温度を有する多結晶の酸化物および前記結晶粒の間に形成された間隙に存在する前記第１の結晶化温度より高い結晶化温度を有する非晶質の酸化物から構成されることを特徴とする半導体装置。
【請求項３】
半導体基板上に形成された第１の導電膜と、
前記第１の導電膜上に堆積された誘電体膜と、
前記誘電体膜上に形成された第２の導電膜とを備え、
前記誘電体膜は、複数の結晶粒からなる第１の誘電率および第１の結晶化温度を有する多結晶の酸化物および前記結晶粒の間に形成された間隙に存在する前記第１の誘電率より低い誘電率で前記第１の結晶化温度より高い結晶化温度を有する非晶質の酸化物から構成されることを特徴とする半導体装置。
【請求項４】
キャパシタを有する半導体装置において、
半導体基板上に形成された第１の導電膜からなる前記キャパシタの第１の電極と、
前記第１の電極上に堆積された誘電体膜と、
前記誘電体膜上に形成された第２の導電膜からなる前記キャパシタの第２の電極とを備え、
前記誘電体膜は、複数の結晶粒からなる多結晶の酸化物および前記結晶粒の間に形成された間隙に存在する非晶質の酸化物から構成されることを特徴とする半導体装置。
【請求項５】
前記多結晶の酸化物は、五酸化ニオブであることを特徴とする請求項１乃至４のいずれかに記載の半導体装置。
【請求項６】
前記多結晶の酸化物は、五酸化ニオブであり、非晶質の酸化物は、五酸化タンタルであることを特徴とする請求項１乃至４のいずれかに記載の半導体装置。
【請求項７】
前記誘電体膜中における前記非晶質の酸化物の含有率は、５％以上５０％以下であることを特徴とする請求項１乃至４のいずれかに記載の半導体装置。
【請求項８】
前記非晶質の酸化物は、タンタル、シリコン、チタン、タングステンの中から選ばれた少なくとも１種類の酸化物からなることを特徴とする請求項１乃至４のいずれかに記載の半導体装置。
【請求項９】
前記誘電体膜の膜厚が５ｎｍ以上２０ｎｍ以下であることを特徴とする請求項１乃至４のいずれかに記載の半導体装置。
【請求項１０】
前記第１の電極は、ルテニウム、白金、銅、窒化チタン、窒化タンタル、窒化タングステンのいずれかよりなることを特徴とする請求項４に記載の半導体装置。
【請求項１１】
前記第１の電極は、多結晶シリコンからなり、前記第１の電極と前記誘電体膜との間にシリコン酸化膜が存在することを特徴とする請求項４に記載の半導体装置。
【請求項１２】
キャパシタを有する半導体装置の製造方法において、
半導体基板上に前記キャパシタの第１の電極を形成する工程と、
前記第１の電極上に、第１の結晶化温度を有する第１酸化物と前記第１の結晶化温度よりも高い第２の結晶化温度を有する第２酸化物を含む誘電体膜とを堆積する工程と、
前記誘電体膜を前記第１の結晶化温度より高く、前記第２の結晶化温度よりも低い温度を用いて熱処理することにより、前記第１酸化物を多結晶化し、前記第２酸化物を非晶質化する工程とを有することを特徴とする半導体装置の製造方法。
【請求項１３】
キャパシタを有する半導体装置の製造方法において、
半導体基板上に前記キャパシタの第１の電極を形成する工程と、
前記第１の電極上に、第１の結晶化温度を有する第１酸化物と前記第１の結晶化温度よりも高い第２の結晶化温度を有する第２酸化物を含む誘電体膜とを堆積する工程と、
前記誘電体膜を前記第１の結晶化温度より高く、前記第２の結晶化温度よりも低い温度を用いて熱処理する工程と、
前記誘電体膜上に前記キャパシタの第２の電極を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項１４】
前記第１酸化物は、五酸化ニオブであり、前記第２酸化物は五酸化タンタルであることを有することを特徴とする請求項１２または１３に記載の半導体装置の製造方法。
【請求項１５】
前記熱処理の温度は、４００℃以上７００℃以下であることを特徴とする請求項１２または１３に記載の半導体装置の製造方法。
【請求項１６】
前記非晶質の酸化物は五酸化タンタルであり、前記誘電体膜はペンタエトキシタンタルおよびペンタエトキシニオブからなる混合原料を用いて化学的気相成長法により形成することを特徴とする請求項１２または１３に記載の半導体装置の製造方法。
【請求項１７】
前記混合原料において、ペンタエトキシタンタルの比率は５％以上５０％以下であることを特徴とする請求項１６に記載の半導体装置の製造方法。
【請求項１８】
前記第１の電極は、ルテニウム、白金、銅、窒化チタン、窒化タンタル、窒化タングステンのいずれかよりなることを特徴とする請求項１２または１３に記載の半導体装置の製造方法。
【請求項１９】
前記第１の電極は、多結晶シリコンからなり、前記第１の電極と前記誘電体膜との間にシリコン酸化膜が存在することを特徴とする請求項１２または１３に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、特にキャパシタを有する半導体装置、例えばＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、及びその製造方法に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
半導体装置の高集積化等のために、キャパシタ誘電体膜材料としてこれまで使用されてきたシリコン酸化膜（比誘電率：約４）やシリコン窒化膜（比誘電率：約７）の代わりに、比誘電率が数十と大きい五酸化タンタル膜を採用することが知られている（例えば、特許文献１参照）。
【０００３】
その五酸化タンタル膜を有するキャパシタを製造する方法として、キャパシタ下部電極上に五酸化タンタル膜を形成後、熱処理を行ってその膜を結晶化し、その上にキャパシタ上部電極を形成する方法がある。五酸化タンタル膜を熱処理する理由は、結晶化されると誘電率が大きくなる五酸化タンタル膜の特性を利用し、静電容量の大きなキャパシタを得るためである。しかし、この製造方法において、五酸化タンタル膜を十分に結晶化させるためには、７５０℃以上の高温での熱処理が必要となってしまうことが知られている（例えば、特許文献２参照）。以下、誘電体膜を結晶化するために行う熱処理の温度を結晶化熱処理温度という。
【０００４】
【特許文献１】
特開平８−１３９２８８号公報
【特許文献２】
特開２０００−１２７９６号公報
【特許文献３】
特開２０００−８２６３９号公報
【特許文献４】
特開２００２−１６４５１６号公報
【特許文献５】
特開２００１−７７１０８号公報
【特許文献６】
特開平５−３４５６６３号公報
【特許文献７】
特開平１０−１２０４３号公報
【特許文献８】
特開２００１−２８４１５８号公報
【特許文献９】
特開平８−３１９５１号公報
【特許文献１０】
特開平１１−３３０４１５号公報
【非特許文献１】
「ジャーナル・バキューム・サイエンス・アンド・テクノロジー（Ｊｏｕｒｎａｌ  Ｖａｃｕｕｍ  Ｓｃｉｅｎｃｅ  ＆  Ｔｅｃｈｎｏｌｏｇｙ  Ａ，  Ｖｏｌ．１２  （１９９４））、Ａ１２巻、ｐ．１３５
【０００５】
【発明が解決しようとする課題】
結晶化に比較的高温である７５０℃以上での熱処理が必要とされることによる問題点を説明する前に、キャパシタの構造について説明しておく。
【０００６】
五酸化タンタル膜を誘電体に用いるキャパシタは、多結晶シリコン膜を下部電極に用いるＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造と、金属膜を下部電極に用いるＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）構造に大別される。ＭＩＳ構造とＭＩＭ構造の違いとして、下部電極材料が異なる点に加え、ＭＩＭ構造においてはバリアメタルが必要となる点があげられる。バリアメタルは、下部電極と下部電極に接続されるプラグの間に形成され、下部電極とプラグの反応を防ぐために必要なものである。プラグと下部電極が反応してしまうと、電気的導通に悪影響を与えてしまう。バリアメタルの例として、多結晶シリコンからなるプラグとルテニウムからなる下部電極との間に形成される窒化チタンがあげられる。
【０００７】
ここから、五酸化タンタル膜を形成するプロセス上において、結晶化に比較的高温である７５０℃以上での熱処理が必要とされることの問題点について説明する。ＭＩＳ構造においては、この熱処理によって下部電極のシリコンが酸化され、容量が低下してしまう。その理由は、シリコンはタンタルよりも熱力学的に酸化されやすいため、五酸化タンタル膜の結晶化熱処理中にシリコンが五酸化タンタル膜を還元する結果、比誘電率の小さいシリコン酸化膜が形成されてしまうからである。このキャパシタ容量低下の問題は、シリコンの酸化防止のために、下部電極界面にシリコン窒化膜を形成した場合においても発生する。なぜなら、同様の理由により、シリコン窒化膜が酸化してしまい、キャパシタ容量の低下を招くからである。また、ＭＩＭ構造においては、金属電極自身に酸化の問題がないとしても、電極中を拡散した酸素によって、バリアメタルが酸化される結果、電気的導通が損なわれてしまう。その理由は、例えば下部電極がルテニウムである場合、ルテニウム膜は酸素透過性が良く、五酸化タンタル膜の形成過程で下部電極中に酸素が溶存してしまうため、後の誘電体膜の結晶化熱処理中に、この溶存酸素によってバリアメタルが酸化されてしまうからである。
【０００８】
これらＭＩＳ構造、ＭＩＭ構造における各々の問題は、結晶化熱処理時の雰囲気には依存しない。五酸化タンタル膜を用いたキャパシタの形成に際して、酸素雰囲気中で熱処理を行うことがあるが、この酸化熱処理温度を低温化することで、下部電極及びバリアメタルの酸化を抑制できたとしても、結晶化温度を低温化できなければ問題点の根本的な解決策にはならない。
【０００９】
キャパシタ誘電体膜として五酸化タンタル膜を用いる以上、その結晶化温度を７５０℃以下に低温化することは極めて困難である。
【００１０】
そこで我々は、五酸化タンタル膜を結晶化するための比較的高い熱処理温度に基づく課題を解決するため、キャパシタ誘電体膜として五酸化ニオブ膜の適用を試みた。五酸化ニオブ膜は、五酸化タンタル膜の結晶化温度よりも１００℃以上低い６００℃以下で結晶化することが知られているからである。五酸化ニオブ膜の結晶化温度については、例えば、非特許文献１に記載されている。また、五酸化ニオブは、次世代のコンデンサ材料として適用が検討されており、例えば、特許文献３に記載されている。
【００１１】
実験方法を説明する。白金下部電極上に、酸化物ターゲットを用いるＲＦスパッタリング法によって五酸化タンタル膜と五酸化ニオブ膜を形成した。形成条件は、１０ｍＴｏｒｒのＮ２／Ｏ２混合ガス（圧力比Ｎ２／Ｏ２＝１／１）、基板温度は３００℃、膜厚は２０ｎｍである。誘電体膜の形成後、窒素中５００℃から８００℃の範囲で１分間熱処理し、その後、酸素中５００℃で２分間熱処理した。
【００１２】
Ｘ線回折図形の熱処理温度依存を図１に示す。２θが４０°付近のピークは、白金下部電極の１１１回折線である。また、２θが３８°付近に見られる半値幅の小さいピークは、上部電極として形成した金の１１１回折線である。五酸化タンタル膜を熱処理すると（図１（ａ））、７５０℃以上で２２〜２３°及び３６〜３７°付近に、五酸化タンタル膜の結晶化に起因する００１及び１０１回折線が観察される。つまり、本実験の条件下では、五酸化タンタル膜の結晶化温度は７５０℃であることがわかる。一方、図１（ｂ）から、五酸化ニオブ膜の結晶化温度は５００℃以下であり、五酸化タンタル膜に比べて２００℃以上低いと結論できる。
【００１３】
次に、それぞれの誘電体膜の電気的特性を比較したものを図２に示す。熱処理温度は７５０℃とした。横軸は電圧を示しており、縦軸はリーク電流密度を示している。五酸化ニオブ膜のリーク電流密度は五酸化タンタル膜に比べて非常に大きいことがわかる。なお、五酸化ニオブ膜の誘電率は約１００であり、五酸化タンタル膜の約５０に比べて２倍程度大きい。
【００１４】
ここで、五酸化ニオブ膜のリーク電流が大きい原因について説明しておく。五酸化ニオブは、非晶質では五酸化タンタルと同程度にリーク電流が低いが、結晶化するとリーク電流が急激に増大する。この結果は、五酸化ニオブ膜のリーク電流は結晶粒界に起因することを示す。特に、半導体装置のキャパシタでは、厚さが２０ｎｍ以下の非常に薄い誘電体膜を用いるため、結晶粒界によるリーク電流は大きな問題となる。
【００１５】
以上のように、五酸化タンタル膜を誘電体膜に採用する際の比較的高い熱処理温度を回避するために、結晶化温度が低い五酸化ニオブ膜の適用が有効であるが、五酸化ニオブ膜は結晶粒界に起因するリーク電流密度が大きいという課題を見出した。
【００１６】
【課題を解決するための手段】
上記の課題を解決するための代表的な手段を以下に説明する。
【００１７】
本発明は、多結晶五酸化ニオブの結晶粒の間に非晶質の酸化物が存在する誘電体膜を用いる。この手段によれば、五酸化ニオブの結晶粒界を流れるリーク電流を低減できるため、五酸化ニオブ膜はリーク電流密度が大きいという課題を解決できる。その結果、結晶化温度が低く、誘電率が大きく、リーク電流が低いという理想的なキャパシタ誘電体膜を実現できる。
【００１８】
非晶質の酸化物は、五酸化ニオブとは異なる物質から構成される。後述する製造方法によれば、五酸化ニオブよりも結晶化温度の高い酸化物である必要があり、タンタル酸化物、シリコン酸化物、チタン酸化物、及びタングステン酸化物を例示できる。
【００１９】
五酸化ニオブの結晶粒の間に存在する酸化物は、非晶質である必要がある。結晶化した酸化物では五酸化ニオブの結晶粒界を完全には埋められないため、結晶粒界に起因するリーク電流を抑制できないからである。
【００２０】
非晶質酸化物は、五酸化ニオブの結晶粒を誘電体膜内で埋めていればよい。例えば、上部電極や下部電極に接する結晶粒があったとしても、電極と結晶粒との間に非晶質酸化物が存在する必要はない。また、五酸化ニオブの結晶粒径が誘電体膜の膜厚よりも大きい場合、上下部電極の両方に接する結晶粒が存在することが予想されるが、非晶質の酸化物はこれらの結晶粒の間に存在すればよく、電極と結晶粒との間に存在する必要はない。
【００２１】
多結晶五酸化ニオブと非晶質酸化物の比率について説明しておく。五酸化ニオブの高い誘電率を生かすためには、非晶質酸化物の比率を低くする必要がある。逆に、非晶質酸化物の比率を高くすれば、リーク電流をより抑制できる。多結晶五酸化ニオブと非晶質酸化物の比率に関しては、キャパシタに要求されている静電容量やリーク電流密度などの仕様に応じて決定すればよいが、非晶質酸化物の含有率は、５％以上５０％以下であることが望ましい。その考えられる理由は、非晶質酸化物の含有率が５％よりも少ないと多結晶酸化物の結晶粒界を非晶質酸化物で完全には埋められないため、多結晶酸化物の結晶粒界をパスするリーク電流が増えキャパシタ全体のリーク電流の許容範囲を超えてしまうと考えられるためである。また、たとえば非晶質酸化物が五酸化タンタルの場合には、五酸化タンタル膜の誘電率は非晶質の状態では約２０と小さいため、非晶質酸化物の含有率が５０％よりも多いとキャパシタの平均誘電率が下がることになり平均誘電率は多結晶五酸化タンタル膜とほぼ同等となると考えられる。このため比誘電率の観点からは非晶質酸化物として五酸化タンタルを用いた場合には多結晶酸化物として五酸化ニオブを用いても、五酸化ニオブの高い比誘電率の酸化物を用いる効果が失われてしまうと考えられるためである。
【００２２】
なお、五酸化タンタルと五酸化ニオブの固溶体については、例えば、特許文献４に記載されている。また、タンタル−タングステンやタンタル−モリブデンの複合酸化物については、例えば、特許文献５に記載されている。しかし、いずれの公知例も、結晶粒界を埋めることが目的ではなく、膜全体を結晶化する点が本発明とは異なる。
【００２３】
また、結晶粒界に絶縁層を設ける手段については、例えば、特許文献６、特許文献７、特許文献８、特許文献、９及び特許文献１０に記載されている。しかし、いずれの公知例も、セラミックコンデンサに関するものであり、用いられる材料や製造方法が本発明とは異なる。
【００２４】
次に、本発明の半導体装置の製造方法を説明する。
【００２５】
ここでは、非晶質酸化物として五酸化タンタルを用いる方法を説明するが、後述するように、本発明はこれに限定されるものではないことを予め断っておく。
【００２６】
まず、ニオブの有機化合物とタンタルの有機化合物を原料とするＣＶＤ法によって、五酸化ニオブと五酸化タンタルの混合膜からなる誘電体膜を下部電極上に堆積する。
【００２７】
次に、五酸化ニオブの結晶化温度よりも高く、五酸化タンタルの結晶化温度よりも低い温度で熱処理する。この熱処理によって、五酸化ニオブは結晶化し、五酸化タンタルは五酸化ニオブの結晶粒の周りに偏析し、非晶質のまま残る。その結果、多結晶五酸化ニオブの結晶粒の間に非晶質五酸化タンタルが存在する誘電体膜となる。
上記非晶質の酸化物は、五酸化ニオブとは異なる物質から構成される。五酸化ニオブよりも結晶化温度の高い酸化物であればよく、タンタル酸化物の他に、シリコン酸化物、チタン酸化物、及びタングステン酸化物を例示できる。
【００２８】
五酸化ニオブの原料はニオブを含むものであればよく、例えば、ペンタエトキシニオブ［Ｎｂ（Ｃ２Ｈ５Ｏ）５］を例示できる。また、五酸化タンタルの原料はタンタルを含むものであればよく、例えば、ペンタエトキシタンタル［Ｔａ（Ｃ２Ｈ５Ｏ）５］を例示できる。両原料を独立の２系統で供給しても、任意組成の混合原料を用いても構わない。シリコン酸化物、チタン酸化物、及びタングステン酸化物の原料についても同様に、シリコン、チタン、及びタングステンを含むものであればよく、これらの原料とニオブの原料の独立２系統で供給しても、任意組成の混合原料を用いても構わない。
【００２９】
ニオブの原料とその他の酸化物の原料の比率について説明しておく。ニオブの原料の比率を高くすれば、形成される誘電体膜中での多結晶五酸化ニオブの比率が高くなり、逆にニオブの原料の比率を低くすれば、非晶質酸化物の比率が高くなる。非晶質酸化物の含有率は、５％以上５０％以下であることが望ましいことから、原料の比率も同様に５％以上５０％以下であることが望ましい。
【００３０】
熱処理温度については、五酸化ニオブの結晶化温度よりも高く、その他の酸化物の結晶化温度よりも低い温度であればよい。例えば、４００℃以上７００℃以下の条件を例示できる。４００℃よりも低い温度では五酸化ニオブが結晶化せず、７００℃よりも高い温度では五酸化ニオブだけでなく五酸化タンタルも結晶化してしまうため、本発明の効果を奏することができないためである。
【００３１】
下部電極については、ＭＩＭ構造のキャパシタであれば、ルテニウム、白金、銅、窒化チタン、窒化タンタル、窒化タングステンを用いることができる。ＭＩＳ構造のキャパシタであれば、多結晶シリコンを用いることができる。多結晶シリコンを用いる場合、誘電体膜の形成中及び熱処理中に多結晶シリコン表面が酸化されるため、誘電体膜と下部電極の間にシリコン酸化膜が形成される。
【００３２】
誘電体膜の膜厚は、キャパシタの仕様に応じて決定すればよいが、膜厚が薄いとリーク電流密度が大きくなり、膜厚が厚いと静電容量が小さくなるため、５ｎｍ以上２０ｎｍ以下とすることが望ましい。
【００３３】
本発明の効果を検証するために、多結晶五酸化タンタル膜、多結晶五酸化ニオブ膜、及び多結晶五酸化ニオブと非晶質五酸化タンタルの混合膜を形成し、特性を比較した。
【００３４】
五酸化タンタル膜は、ペンタエトキシタンタルを原料とするＣＶＤ法によって形成し、７５０℃の熱処理を行った。五酸化ニオブ膜は、ペンタエトキシニオブを原料とするＣＶＤ法によって形成し、６００℃の熱処理を行った。五酸化ニオブと五酸化タンタルの混合膜は、ペンタエトキシタンタルとペンタエトキシニオブのカクテル原料を用いるＣＶＤ法によって形成し、６００℃の熱処理を行った。
下部電極はルテニウムを用いた。誘電体膜の膜厚は１０ｎｍとした。
【００３５】
五酸化ニオブ膜と五酸化タンタルの混合膜を電子顕微鏡で観察したところ、図３に示す通りであった。（ａ）は表面から見た図、（ｂ）は断面から見た図である。結晶化した部分と非晶質の部分に分かれている。元素分析の結果、結晶化した部分はニオブ酸化膜、非晶質の部分は酸化タンタルであることがわかった。つまり、五酸化ニオブ結晶粒の間、すなわち結晶粒界が非晶質の五酸化タンタルで埋められている構造となっている。これは、五酸化ニオブの結晶化温度よりも高く、五酸化タンタルの結晶化温度よりも低い温度で熱処理することによって、五酸化ニオブは結晶化し、五酸化タンタルは五酸化ニオブの結晶粒の周りに偏析して非晶質のまま残るためと考えられる。
【００３６】
リーク電流密度の比較を図４に示す。横軸は電圧を示しており、縦軸はリーク電流密度を示している。（ａ）は多結晶五酸化ニオブ膜、（ｂ）は多結晶五酸化タンタル膜、（ｃ）は多結晶五酸化ニオブと非晶質五酸化タンタルの混合膜のリーク電流密度である。多結晶五酸化ニオブ膜のリーク電流は多結晶五酸化タンタル膜に比べて非常に大きい。しかし、本発明の多結晶五酸化ニオブと非晶質五酸化タンタルの混合膜は、多結晶五酸化タンタル膜よりもリーク電流密度が低い。また、比誘電率は、多結晶五酸化タンタル膜が約５０であるのに対し、本発明の多結晶五酸化ニオブと非晶質五酸化タンタルの混合膜は約９５であり、五酸化ニオブ膜の約１００とほぼ同程度であった。
【００３７】
つまり、多結晶五酸化ニオブと非晶質五酸化タンタルの混合膜を用いことにより、五酸化ニオブの結晶粒界を流れるリーク電流が抑制される結果、五酸化ニオブ膜と同程度の高い比誘電率と低い結晶化温度が得られ、同時に、五酸化タンタル膜よりも低いリーク電流密度を持つキャパシタが実現できた。
【００３８】
ここでは、多結晶五酸化ニオブと非晶質五酸化タンタルの混合膜を用いた例を示したが、本発明はこれに限定されるものではない。五酸化ニオブに混合する酸化物として五酸化ニオブよりも結晶化温度の高い酸化物を用い、五酸化ニオブの結晶化温度よりも高く、混合する酸化物の結晶化温度よりも低い温度で熱処理すれば、上記の特性を持つキャパシタを実現することができる。
【００３９】
【発明の実施の形態】
＜実施例１＞
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【００４０】
発明の実施例１を図５で説明する。これは、多結晶五酸化ニオブと非晶質五酸化タンタルの混合膜からなる誘電体膜を用いたＭＩＭキャパシタを有する半導体記憶装置、特にＤＲＡＭに適用した場合である。
【００４１】
以下、そのキャパシタの製造工程を説明する。
【００４２】
まず、多結晶シリコンからなるプラグ１と窒化チタンからなるバリアメタル２及びシリコン酸化膜からなる層間絶縁膜３の上に、シリコン窒化膜４とシリコン酸化膜５を形成する。
次に、バリアメタル２が露出するようにシリコン窒化膜４とシリコン酸化膜５に溝を形成する。溝はフォトレジスト膜またはタングステン膜をマスクとしたドライエッチングにより加工する。
【００４３】
次に、ルテニウムからなる下部電極６を堆積する。スパッタリング法によって、ルテニウム膜の種層を形成した後、ＣＶＤ法によって、膜厚が２０ｎｍのルテニウム膜を堆積する。このＣＶＤ法によるルテニウム膜は、有機金属錯体Ｒｕ（Ｃ２Ｈ４Ｃ２Ｈ５）２  （ビスエチルシクロペンタジエニルルテニウム）を（Ｃ２Ｈ４）２Ｏ  （テトラヒドロフラン）に０．１ｍｏｌ／ｌの濃度で溶解した溶液を液体搬送して形成する。基板と対面するシャワーヘッド内で、液体原料を酸素ガスおよび窒素ガスと混合し、基板に吹きつけた。基板温度は２９０℃、圧力は５Ｔｏｒｒである。ここで、後の熱処理によってルテニウム膜が変形するのを防ぐために、焼き締めておくことが望ましい。具体的には、不活性雰囲気中または還元雰囲気中、例えばアルゴン中で、６００℃、１分間の熱処理を行えばよい。
【００４４】
次に、基板の全面に絶縁膜（図示せず）を堆積する。絶縁膜は、埋め込み性およびシリコン酸化膜５とのエッチング選択性を考慮してＳＯＧ膜とすることが好ましい。ここで、シリコン酸化膜５の上面のルテニウム膜を除去する。これらの除去にはエッチバック法あるいはＣＭＰ法を用いることができる。溝の内部に残存する絶縁膜（図示せず）はウェットエッチングにより除去することが可能である。このようにしてルテニウムからなる下部電極６が形成される。
【００４５】
次に、五酸化ニオブと五酸化タンタルの混合膜からなる誘電体膜７をＣＶＤ法によって堆積する。前駆体としてペンタエトキシタンタル［Ｔａ（Ｃ２Ｈ５Ｏ）５）］とペンタエトキシニオブ［Ｎｂ（Ｃ２Ｈ５Ｏ）５］のカクテル原料を用いた。混合比率は、ペンタエトキシタンタルが１０％、ペンタエトキシニオブが９０％である。形成条件は、０．５ＴｏｒｒのＮ２／Ｏ２混合ガス中（圧力比：Ｎ２／Ｏ２＝２／１）、基板温度４３０℃、膜厚１０ｎｍである。
【００４６】
次に、誘電体膜７を窒素雰囲気中６００℃で２分間、酸素雰囲気中５００℃で１分間熱処理する。この条件では、五酸化ニオブは偏析して結晶化し、五酸化タンタルは五酸化ニオブの結晶粒の周りに非晶質のまま残る。その結果、多結晶五酸化ニオブの結晶粒の間に非晶質の五酸化タンタルが存在する誘電体膜となる。
【００４７】
次に、誘電体膜７上に窒化チタンからなる上部電極８をＣＶＤ法によって堆積する。次に、上部電極上にフォトレジスト膜を形成し、このフォトレジスト膜をマスクとして上部電極８及び誘電体膜７をドライエッチングすることによって所望の形状に加工する。
【００４８】
このようにしてルテニウムからなる下部電極６、多結晶五酸化ニオブと非晶質五酸化タンタルの混合膜からなる誘電体膜７及び窒化チタンからなる上部電極８で構成されるＭＩＭ構造キャパシタを形成する。このキャパシタと、これに直列に接続されたメモリセル選択用ＭＩＳＦＥＴとでＤＲＡＭのメモリセルが形成される。
【００４９】
本実施例１によれば、キャパシタ誘電体膜の結晶化温度を低温化できるため、ＭＩＭ構造のキャパシタで問題となるバリアメタルの酸化を抑制することができる。この結果、キャパシタの特性を総合的に良好にしてＤＲＡＭの性能および信頼性を向上できる。
【００５０】
上述した例では、バリアメタルや上部電極として窒化チタンを用いた半導体装置の製作工程を示した。しかし、材料の選択肢は広く、窒化チタンの代りとして、バリアメタルには、窒化タンタル、アルミ添加窒化チタン、シリコン添加窒化タンタル、などを用いても同様の効果が得られる。また、上部電極には、ルテニウム、白金、銅、窒化タンタル、窒化タングステンを用いても同様の効果が得られる。
【００５１】
誘電体膜７の熱処理は６００℃に限らず、五酸化ニオブの結晶化温度よりも高く、五酸化タンタルの結晶化温度よりも低い温度であればよい。すなわち、４００℃以上７００℃以下の温度範囲で熱処理を行えば、同様の効果が得られる。
【００５２】
ペンタエトキシタンタルに混合するペンタエトキシニオブの比率は１０％に限らず、５％以上５０％以下であればよい。この範囲ならば、非晶質五酸化タンタルの含有率が５％以上５０％以下となるため、低いリーク電流と高い誘電率が両立できる。
【００５３】
また、実施例１のキャパシタは、ＤＲＡＭだけではなく、ＤＲＡＭを混載したあらゆる半導体装置、あるいは、キャパシタを有するあらゆる半導体装置に適用できる。
なお、本発明によれば、上述の実施形態に限らず、本願明細書の課題を解決する手段の欄にあげた各種手段がそれぞれ適用可能であることはいうまでもない。
【００５４】
＜実施例２＞
発明の実施例２を図６で説明する。これは、多結晶五酸化ニオブと非晶質五酸化タンタルの混合膜からなる誘電体膜を用いたＭＩＳキャパシタを半導体記憶装置、特にＤＲＡＭに適用した例である。
以下、そのキャパシタの製造工程を説明する。
まず、多結晶シリコンからなるプラグ１とシリコン酸化膜からなる層間絶縁膜３の上に、シリコン窒化膜４とシリコン酸化膜５を形成する。
その後、実施例１と同様に、プラグ１が露出するようにシリコン窒化膜４とシリコン酸化膜５に溝を形成する。
【００５５】
次に、膜厚２０ｎｍの導電性の非晶質シリコン膜を溝の内面およびシリコン酸化膜５の上面に渡って形成し、フォトリソグラフィ法およびドライエッチング法によりシリコン酸化膜５の上面の非晶質シリコン膜を除去して、深孔の内面にのみ非晶質シリコン膜を残す。溝内表面にシリコンの種付けをした後、６３０℃で熱処理して結晶化すると同時に表面を凹凸化して多結晶シリコンからなる下部電極６を形成する。
【００５６】
次に、多結晶シリコンからなる下部電極６の表面にＰＨ３を用いてＰをドープした後、アンモニア雰囲気中で熱処理して表面に窒化シリコン膜を形成する。膜厚は２ｎｍ程度と非常に薄いため、図６中には図示していない。このシリコン窒化膜は、誘電体膜の形成時および熱処理時に、下部電極の多結晶シリコン膜が酸化されるのを抑制する効果がある。
【００５７】
次に、五酸化ニオブと五酸化タンタルの混合膜を堆積する。混合膜の堆積は、実施例１と同様に行う。さらに、実施例１と同様に熱処理を行い、多結晶五酸化ニオブの結晶粒の間に非晶質の五酸化タンタルが存在する誘電体膜７を形成する。
次に、実施例１と同様に、上部電極８を堆積し、所望の形状に加工する。
【００５８】
このようにして多結晶シリコン膜からなる下部電極６、多結晶五酸化ニオブと非晶質五酸化タンタルの混合膜からなる誘電体膜７及び窒化チタンからなる上部電極８で構成されるＭＩＳ構造キャパシタを形成する。このキャパシタと、これに直列に接続されたメモリセル選択用ＭＩＳＦＥＴとでＤＲＡＭのメモリセルが形成される。
【００５９】
本実施例２によれば、キャパシタ誘電体膜の結晶化温度を低温化できるため、ＭＩＳ構造のキャパシタで問題となる下部電極の酸化による容量の低下を抑制することができる。この結果、キャパシタの特性を総合的に良好にしてＤＲＡＭの性能および信頼性を向上できる。
【００６０】
上述した例では、上部電極として窒化チタンを用いた半導体装置の製作工程を示した。しかし、材料の選択肢は広く、窒化チタンの代りとして、ルテニウム、白金、銅、窒化タンタル、窒化タングステンを用いても同様の効果が得られる。
【００６１】
また、実施例２のキャパシタは、ＤＲＡＭだけではなく、ＤＲＡＭを混載したあらゆる半導体装置、あるいは、キャパシタを有するあらゆる半導体装置に適用できる。
なお、本発明によれば、上述の実施形態に限らず、本願明細書の課題を解決する手段の欄にあげた各種手段がそれぞれ適用可能であることはいうまでもない。
【００６２】
＜実施例３＞
図７は、実施例３の半導体装置であるＭＩＳＦＥＴの断面図である。これは、多結晶五酸化ニオブと非晶質五酸化タンタルの混合膜からなる誘電体膜をＭＩＳＦＥＴのゲート絶縁膜として用いた例である。
【００６３】
まず、半導体基板９の主面に素子分離領域の溝１０およびその溝１０内にシリコン酸化膜１１を形成する。
次に、五酸化ニオブと五酸化タンタルの混合膜を堆積する。混合膜の堆積は、実施例１と同様に行う。さらに、実施例１と同様に熱処理を行い、多結晶五酸化ニオブの結晶粒の間に非晶質の五酸化タンタルが存在する誘電体膜を形成する。この誘電体膜は後に説明するようにＭＩＳＦＥＴのゲート絶縁膜となるものである。
【００６４】
次に、誘電体膜上に、多結晶シリコン膜を堆積し、フォトレジスト膜をマスクとしてこの多結晶シリコン膜と誘電体膜をエッチングして除去する。これにより、多結晶シリコン膜からなるゲート電極１３、および多結晶五酸化ニオブと非晶質五酸化タンタルの混合膜からなるゲート絶縁膜１２を形成する。
【００６５】
次に、フォトレジスト膜およびゲート電極１３をマスクとして不純物を低濃度にイオン注入し、半導体領域１４を形成する。また、全面にシリコン窒化膜またはシリコン酸化膜を形成し、これを異方性エッチングすることにより、ゲート電極１３の側壁にサイドウォールスペーサ１５を形成する。さらに、フォトレジスト膜、ゲート電極１３およびサイドウォールスペーサ１５をマスクとして不純物を高濃度にイオン注入し、半導体領域１６を形成する。半導体領域１４、１６はいわゆるＬＤＤ構造のソース・ドレイン領域を構成する。
このようにしてＭＩＳＦＥＴが形成される。この後、層間絶縁膜を形成し、半導体領域１６に接する第１層配線を形成する。さらに上層の配線を、層間絶縁膜を介して形成する。
【００６６】
本実施例３によれば、キャパシタ誘電体膜の結晶化温度を低温化できるため、シリコン基板９の酸化を回避できる。その結果、ゲート絶縁膜の容量を増大できるため、ゲート絶縁膜の膜厚を厚くし、リーク電流を低減することができる。すなわち、半導体装置の高集積化時にトランジスタの特性を維持するためには、従来のシリコン酸化膜で実現しようとすれば、膜厚を薄くして容量を維持しなければならず、トンネル電流が増加してしまうが、多結晶五酸化ニオブと非晶質五酸化タンタルの混合膜によるゲート絶縁膜を用いると、容量が同じであれば膜厚を厚くすることができるので、トンネル電流を生じることの少ないＭＩＳＦＥＴを実現することができる。
上述した例では、ゲート電極１３に多結晶シリコンを用いたが、これに限る必要はなく、窒化チタン、タングステン、窒化タングステンなどの金属電極を用いることができる。
【００６７】
また、ゲート絶縁膜１２を形成する前に、半導体基板９の表面にシリコン窒化膜を形成してもよい。例えば、アンモニア雰囲気中で熱処理して表面に窒化シリコン膜を形成する。このシリコン窒化膜は、誘電体膜の形成時および熱処理時に、チャネル領域である多結晶シリコンが酸化されるのを抑制する効果がある。
ゲート絶縁膜１２を半導体基板９基板とゲート電極１３で挟んだ部分は、いわゆるＭＩＳ構造のキャパシタとなっており、その部分に種々のキャパシタを適用し、それぞれのキャパシタによる効果を奏することができる。
【００６８】
また、実施例３において説明したＭＩＳＦＥＴは、あらゆる半導体装置、例えばＳＲＡＭ、電気的書き換え可能な一括消去型の読み出し専用メモリ、例えばＤＲＡＭのメモリセル選択用ＭＩＳＦＥＴや、周辺回路のＭＩＳＦＥＴに適用できる。
なお、本発明によれば、上述の実施形態に限らず、本願明細書の課題を解決する手段の欄にあげた各種手段がそれぞれ適用可能であることはいうまでもない。以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【００６９】
【発明の効果】
本発明の代表的な実施形態によれば、キャパシタ誘電体膜の熱処理温度を低温化することができるので、多結晶シリコン下部電極の酸化による容量の低下（ＭＩＳ構造）や、バリアメタルの酸化によるコンタクト抵抗の増大（ＭＩＭ構造）の抑制が可能となる。つまり、半導体容量素子の微細化による高集積化、工程簡略化および高信頼化による歩留まりの向上、等を実現することができる。
さらに、五酸化タンタル膜に比べて誘電率を大きくすることが可能となる。これにより、信号量を増大させてデバイス動作の信頼性を向上させることが可能である。あるいは、キャパシタ高さを低減してプロセス負荷を低減することができる。
【図面の簡単な説明】
【図１】五酸化ニオブ膜は五酸化タンタル膜に比べて結晶化温度が低いことを説明するＸ線回折図形である。図中のピークに付けられている数字は、五酸化タンタルと五酸化ニオブに対応する格子面を指示する。
【図２】多結晶五酸化ニオブ膜は多結晶五酸化タンタル膜よりもリーク電流密度が大きいことを説明する図である。
【図３】本発明の多結晶五酸化ニオブと非晶質五酸化タンタルの混合膜の微細構造を示す図である。（ａ）は表面構造、（ｂ）は断面構造である。
【図４】本発明の多結晶五酸化ニオブと非晶質五酸化タンタルの混合膜のリーク電流低減効果を説明する図である。（ａ）は多結晶五酸化ニオブ膜、（ｂ）は多結晶五酸化タンタル膜、（ｃ）は多結晶五酸化ニオブと非晶質五酸化タンタルの混合膜のリーク電流密度である。
【図５】本発明の実施例１を説明する工程の縦断面図である。
【図６】本発明の実施例２を説明する工程の縦断面図である。
【図７】本発明の実施例３を説明する工程の縦断面図である。
【符号の説明】
１…プラグ、２…バリアメタル、３…層間絶縁膜、４…シリコン窒化膜、５…シリコン酸化膜、６…下部電極、７…誘電体膜、８…上部電極、９…半導体基板、１０…溝、１１…シリコン酸化膜、１２…ゲート絶縁膜、１３…ゲート電極、１４…半導体領域、１５…サイドウォールスペーサ、１６…半導体領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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