(57)【要約】【課題】ゲート電極のパターン疎密に応じてサイドウォール幅が変化する場合の半導体特性のばらつきを抑制する。【解決手段】しきい値電圧などの半導体特性を補正するために、複数のゲート電極のパターン間の距離に応じて変化するサイドウォールの形状に基づいて、ゲート電極の設計パターンを補正する。【選択図】図９
2004031909.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に凸部を形成し、前記凸部から所定の距離を隔てた前記半導体基板にゲート絶縁膜を形成し、前記ゲート絶縁膜にエッチングによりゲート電極を形成し、前記ゲート電極の両側面にサイドウォールを形成し、前記サイドウォールの両側端部の前記半導体基板にソース領域およびドレイン領域を形成し半導体素子を形成した後、
前記ゲート電極を形成するために用いるゲート電極形成用設計パターンを、前記半導体素子の特性を補正するために、前記凸部と前記ゲート電極との間の距離に応じて変化する前記サイドウォールの形状に基づいて補正する
ゲート電極形成用設計パターンの補正方法。
【請求項２】
前記サイドウォールの幅が前記凸部と前記ゲート電極との距離に応じて設計上のサイドウォールの幅よりも短い場合、前記ゲート電極形成用設計パターンの幅を広く補正する
請求項１に記載のゲート電極形成用設計パターンの補正方法。
【請求項３】
前記凸部と前記ゲート電極との距離に応じて変化するエッチング後の前記ゲート電極の形状に基づいて、前記ゲート電極形成用設計パターンを補正する
請求項１に記載のゲート電極形成用設計パターンの補正方法。
【請求項４】
前記ゲート電極形成用設計パターンと凸部形成用設計パターンとを有するフォトマスクを形成し、前記フォトマスクを用いるリソグラフィにより前記半導体基板にレジストパターンを有するレジストマスクを形成し、前記凸部と前記ゲート電極との距離に応じて変化する前記レジストパターンに基づいて前記ゲート電極形成用設計パターンを補正する
請求項１に記載のゲート電極形成用設計パターンの補正方法。
【請求項５】
半導体基板に形成された凸部と所定の距離を隔てた位置の前記半導体基板にゲート電極形成用設計パターンを用いてエッチングによりゲート電極を形成する工程と、
前記エッチングされたゲート電極の両側面にサイドウォールを形成する工程と、
前記サイドウォールの両側端部の前記半導体基板にソース領域およびドレイン領域を形成する工程と、
を有する半導体装置の製造方法であって、
前記ゲート電極形成工程において用いられる前記ゲート電極形成用設計パターンを、前記半導体装置の特性を補正するために、あらかじめ前記凸部と前記ゲート電極との距離に応じて変化する前記サイドウォールの幅に基づいて補正する
半導体装置の製造方法。
【請求項６】
半導体基板と、
前記半導体基板に形成されたゲート絶縁膜と、
前記ゲート絶縁膜に設けられたゲート電極と、
前記ゲート電極の両側面に形成されるサイドウォールと、
前記サイドウォールの両側端部の前記半導体基板に形成されるソース領域およびドレイン領域と、
前記半導体基板に前記ゲート電極と所定の距離を隔てて隣接し形成される凸部と、
を具備する半導体装置であって、
前記ゲート電極は、前記半導体装置の特性を補正するために、前記凸部と前記ゲート電極との距離に応じて変化するサイドウォールの幅に基づいてあらかじめ補正されたゲート電極形成用設計パターンを用いてエッチングにより形成される
半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタなどの半導体素子によって構成された半導体装置、特に、ＭＯＳトランジスタなどのゲート電極のパターン疎密によるトランジスタ特性のばらつきを抑制できるゲート電極形成用設計パターンの補正方法、当該方法を用いて形成される半導体装置とその製造方法に関する。
【０００２】
【従来の技術】
近年、集積回路を構成しているＭＯＳトランジスタなどの半導体素子は微細化され、ゲート長はいわゆるディープサブミクロンの微細幅となり、半導体の設計パターンの寸法は０．２５μｍ以下の微細線幅に達し、可視光の波長よりも短くなってきた。
例えば、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとを同一基板上に形成したＣＭＯＳ回路は、消費電力が少ないこと、微細化や高集積化が容易なこと、また、高速動作が可能であることなど多くの利点を有し、集積回路の構成デバイスとして広く用いられている。ＮＭＯＳトランジスタとＰＭＯＳトランジスタのゲート電極のゲート長は、高集積化や高速動作を目的とする場合、なるべく短く形成することが望ましく、通常、その世代の微細化技術で得られる最小ルールを用いて加工される。
【０００３】
しかし、最小ルールが微細化により加工装置の性能又は技術の加工精度の限界に近付くと、回路パターンの加工精度は低下し、設計通りの回路パターンが加工できなくなり、回路パターンの寸法はばらつきが生じる。
このため、上記ＭＯＳトランジスタのゲート電極の線幅、すなわち、ゲート長がばらつき、さらに、ＭＯＳトランジスタの特性のばらつきを生じる。これは集積回路としての性能や歩留まりを低下させる要因となる。
半導体の設計パターンの微細化に伴い、ばらつきを抑制することは益々困難となっており、それを解消するための研究が活発になされている。
上記ゲート長がばらつく要因としては、１）プロセスの不安定性による線幅の変動、２）マスク上の線幅のばらつき、３）ゲート長のパターンの疎密に依存するマスク上及び半導体基板上の線幅の変動が考えられる。ここでは、特に３番目のゲート電極のパターン依存性による線幅のばらつきについて考査する。
【０００４】
半導体装置は、集積度の向上と共に高速で大容量のデータを処理するために、例えば、メモリ素子とロジック素子とを同一チップ上に同時に形成し、メモリセルとロジック素子とを混載させている。このような半導体装置は、密なパターンと疎なパターンとを同一チップ上に形成する場合がある。例えば、メモリ素子のゲート部のパターンはパターン間の距離が短く、密集して配置され、一方、ロジック素子のゲート部のパターンはパターン間の距離が長く、比較的疎に配置される。
密なパターン領域と疎なパターン領域とも同じゲート長でフォトマスクに形成し、当該フォトマスクを用いて例えば半導体ウエハ上にパターンを転写すると、転写されるゲート長は密なパターン領域と疎なパターン領域との間で異なる場合がある。
以上のパターンの疎密によるゲート長の変動は、主にリソグラフィにおける光近接効果（ＯＰＥ：Ｏｐｔｉｃａｌ　Ｐｒｏｘｉｍｉｔｙ　Ｅｆｆｅｃｔ）や、エッチング変換差のパターン疎密依存性に起因する。
【０００５】
まず、光近接効果のパターン依存性によるゲート長の変動について説明する。
半導体装置を構成するゲート電極等のパターンの微細化に伴い、それらゲート電極等をパターニングする際に用いるフォトマスクのマスクパターンも益々微細化している。そして、フォトリソグラフィでの光露光の際、露光装置の限界解像力に近くなるまで微細化されたマスクパターンを用いて露光転写すると、パターンの相互に近接する微細領域で近接光同士が光干渉する結果、露光像が歪むため、フォトマスクのマスクパターンと異なるパターン形状が転写される。
【０００６】
たとえば、直角パターンの角が丸くなる（ｃｏｒｎｅｒ　ｒｏｕｎｄｉｎｇ）、線パターンが短くなる（ｌｉｎｅ　ｓｈｏｒｔｅｎｉｎｇ）、パターンが細くなる、パターンが太くなるなどの現象が発生する。
露光装置の限界解像度に近い線幅のパターンを形成する場合に、密なパターンほど光近接効果が顕著に現れる。例えば、上記したメモリセルとロジック素子とを混載したＬＳＩにおいて、同じチップ内に孤立した状態で存在するロジック回路のゲート電極と、密集した状態で存在するメモリセルのゲート電極が共存した場合、密集したゲート電極の方が孤立したゲート電極よりも短くなる。
【０００７】
光近接効果の影響を抑制して、所望のパターンを正確にフォトレジスト膜に転写するために、あらかじめマスクパターンに補正を施す、いわゆる、光近接効果補正（ＯＰＣ：Ｏｐｔｉｃａｌ　Ｐｒｏｘｉｍｉｔｙ　Ｃｏｒｒｅｃｔｉｏｎ）が行われている。具体的には、あらかじめ光近接効果を見込んで補正した設計データを有するフォトマスクを用いて、フォトレジスト膜等に露光転写する。例えば、あらかじめ設計パターンの寸法を拡大又は縮小することによって、半導体基板上に形成されるレジストパターンを、パターンの疎密に依存せずに所望のパターンとすることができる。
【０００８】
光近接効果補正は、回路パターンの露光工程毎に、あらかじめ実験等によって定める方法、いわゆる、光近接効果補正ルールを用いる。具体的には、光近接効果を出来るだけ解消するように、使用するプロセス条件や配線幅毎に実験等を実施し、あらかじめ補正量を求めている。
【０００９】
次に、エッチング変換差のパターン疎密依存性によるゲート長の変動について説明する。
ゲート電極は、たとえば、半導体ウエハ上に形成されたゲート電極材料の積層薄膜上にレジスト膜を形成した後、フォトマスクのマスクパターンをレジスト膜に転写してレジストパターンを形成し、レジスト膜で覆われていない部分をエッチングにより除去し形成される。
所望なゲート長のゲート電極を形成するためには、ゲート電極の側面のエッチング（サイドエッチング）、ゲート電極の下方のエッチング（アンダーカット）、エッチングで発生する反応生成物等がゲート電極の側面に堆積することによる太りを抑制する必要がある。
【００１０】
サイドエッチングとアンダーカットは、ゲート電極の側面に反応生成物等が堆積して形成される側面保護膜により、抑制される。しかしながら、側壁保護膜の厚さは、レジストマスクのレジストパターンの密度に大きく依存する。
例えば、密なパターン領域のエッチング工程では、被エッチング層の露出面積が小さいため、反応生成物の量は少なく、さらに、パターン間はアスペクト比の大きな微細スペースであるため、ゲート電極の側面に反応生成物が堆積しにくい。このため、密なパターン領域では、ゲート電極の側面に反応生成物が堆積しにくく、側壁保護膜の厚さは薄くなる。
【００１１】
これに対して、疎なパターン領域のエッチング工程では、被エッチング層の露出表面積が大きいため、大量の反応生成物が生じ、また、ゲート電極が数少なく反応生成物がゲート電極の側面に堆積し易い。このため、疎なパターン領域では、密なパターン領域よりも厚い側壁保護膜が形成される。
この結果、密なパターン領域は側壁保護膜が形成されにくいため、サイドエッチングされやすくなる。一方、疎なパターン領域は、側壁保護膜が厚く形成されるため、太った形状となりやすい。
【００１２】
以上のように、ゲート長は、パターンの疎密に依存し、所望のゲート長を形成することが困難となり、トランジスタ特性にばらつきを生じる。
マスクパターンと形成されたゲート電極のパターンとの寸法の差は、エッチング変換差（ＣＤ　Ｌｏｓｓ：　Ｃｒｉｔｉｃａｌ　Ｄｉｍｅｎｓｉｏｎａｌ　Ｌｏｓｓ、或は、ＣＤ　Ｇａｉｎ）と呼ばれる。ゲート長はエッチング変換差の少ないパターニングを施すことが、安定な半導体装置の性能を得る上で重要である。
【００１３】
図１９は、以上に述べた光近接効果とエッチング変換差のパターン疎密依存性によってゲート長のばらつきが発生する様子を図解している。
図１９（ａ）は、複数のゲート電極のパターンを有するフォトマスクの部分平面図である。フォトマスクは、疎なパターン領域にゲート電極マスクパターン１０１を有し、密なパターン領域に３つのゲート電極マスクパターン１０２ａ、１０２ｂ、１０２ｃを有する。各ゲート電極マスクパターンのゲート長Ｗは、いずれも設計値Ｗ０の約０．１５μｍである。また、密なパターン領域の３つのゲート電極マスクパターンの間のスペースＳは、３００ｎｍ程度である。
図１９（ｂ）と（ｃ）はそれぞれ、図１９（ａ）のフォトマスクを用いたリソグラフィおよびエッチングによりパターニングされたゲート電極の平面図と断面図を示す。図１９（ｂ）と（ｃ）に示すように、半導体基板１０３にゲート絶縁膜１０６，１０６ａ，１０６ｂ，１０６ｃとゲート電極１０４，１０５ａ，１０５ｂ，１０５ｃがパターニングされている。
【００１４】
図１９に示すように、１つのゲート電極マスクパターン１０１を有する疎なパターン領域では、設計値であるゲート長Ｗ０のゲート電極１０４がパターニングされる。一方、３つのゲート電極マスクパターン１０２ａ，１０２ｂ，１０２ｃを有する密なパターン領域では、光近接効果とエッチング変換差のパターン疎密依存性による影響で、設計値であるゲート長Ｗ０とは異なる３つのゲート電極１０５ａ，１０５ｂ，１０５ｃがパターニングされる。このため、密なパターン領域ではゲート長が設計値と異なってばらつきを生ずるため、トランジスタ特性もばらつきを生ずる。
【００１５】
従来、上述した光近接効果補正などによって、ゲート電極パターンへの依存性によるゲート長のばらつきを低減する方法が採られていた。即ち、光近接効果及びエッチング変換差のパターン依存性によるゲート長のばらつきを出来るだけ解消するために、マスクパターンのゲート長とエッチングされたゲート長との差異を実験によりあらかじめ求め、補正ルールを決める、いわゆるルールベースの光近接効果補正を採用していた。
【００１６】
光近接効果補正は、たとえば、以下に示す方法で行われる。
まず、ゲート長Ｗと各ゲート間のスペースＳを振ったフォトマスクを形成する。そのフォトマスクを用いてリソグラフィを行ない、半導体基板上にレジストパターンを有するレジストマスクを形成する。そして、そのレジストマスクを用いてエッチングを行ない、半導体基板上にゲート電極を形成する。続いて、形成されたゲート電極のゲート長を測定し、設計値との差を算出し、算出した値をフォトマスクパターンにフィードバックして、フォトマスクパターンを修正する。
そして、半導体基板上で、ゲート長のばらつきを最小限に抑制するまで、修正したフォトマスクを用い、半導体基板上にゲート電極の形成と、ゲート長の測定と、マスクパターンの修正とを繰り返す。
このように、フォトマスクのパターンの疎密に応じてゲート長をあらかじめ補正することによって、所望のゲート長であるゲート電極がパターニングでき、トランジスタ特性のばらつきを低減できる。
以上のように光近接効果などによるパターン寸法の変動を補正する方法として、従来、さまざまな方法が提案されている（たとえば、特許文献１）。
【００１７】
【特許文献１】
特開平８−３２１４５０号公報（段落２２〜５４など）
【００１８】
【発明が解決しようとする課題】
光近接効果補正などにより、ゲート電極のゲート長の変動は抑えられ、所望なゲート長を形成できるが、半導体装置の性能に本質的に影響するトランジスタの特性のばらつきを抑制することは十分でない。トランジスタ特性のばらつきを発生させる要因は、ゲート長の変動の他、例えば、サイドウォールの幅等の変動が考えられる。サイドウォールの幅の変動により、例えば、トランジスタのしきい値電圧が変動する場合について述べる。
【００１９】
半導体装置の微細化のためにＭＯＳＦＥＴなどのゲート長を短く形成することが要求され、ソース又はドレイン近傍の電界が強くなってきて、ホットキャリア耐性が低下し、しきい値電圧の変化などを引き起し、トランジスタの特性の低下が生じている。このため、ゲート電極の両側にサイドウォールを有するＬＤＤ構造が採用され、ソース又はドレイン近傍の不純物のプロファイルを緩やかにすることによって、ソース又はドレイン近傍の電界を緩和し、ホットキャリアの問題を回避している。
サイドウォールは、例えば、下記のような方法で形成される。
半導体基板にゲート電極をパターニングした後に、減圧ＣＶＤによりステップカバレッジを有するシリコン窒化膜（Ｓｉ３Ｎ４）を半導体基板とゲート電極との上に設ける。そして、ＲＩＥなどの異方性エッチングにより、前記シリコン窒化膜を除去し、ゲート電極の側面にシリコン窒化膜のサイドウォールを自己整合（Ｓｅｌｆ　Ａｌｉｇｎｍｅｎｔ）で形成する。
異方性エッチングを行なう際、ゲートスペースの寸法およびゲートスペースの疎密によるエッチング変換差の変動によりサイドウォール幅が変化する。このため、パターンが密な領域では、サイドウォール幅は狭くなる。
【００２０】
図２０は、サイドウォール幅のゲート電極パタ−ンの疎密依存性を示す。図２０（ａ）は、上述のルールベースのＯＰＣ方法により、ゲート長のばらつきを補正した複数のゲート電極パターンを有するフォトマスクの部分平面図である。フォトマスクは、疎なパターン領域にゲート電極マスクパターン２０１を有し、密なパターン領域に３つのゲート電極マスクパターン２０２ａ、２０２ｂ、２０２ｃを有する。各ゲート電極マスクパターンのゲート長Ｗは、設計値Ｗ０の約１５μｍに対していずれも補正されている。なお、密なパターン領域の３つのゲート電極マスクパターンの間の設計上のスペースＳは、３００ｎｍ程度である。
【００２１】
図２０（ａ）に示すように、疎なパターン領域のゲート電極パターン２０１は、光近接補正されず、設計値のゲート長Ｗ０と同じである。密なパターン領域の３つのゲート電極パターン２０２ａ、２０２ｂ、２０２ｃは、光近接補正され、設計値と異なるゲート長Ｗ４、Ｗ５、Ｗ６である。密なパターン領域では転写されるパターンは細くなるため、ゲート電極パターン２０２ａ、２０２ｂ、２０２ｃはいずれも、設計値よりも長いゲート長Ｗ４，Ｗ５，Ｗ６に補正される。３つのゲート電極パターン２０２ａ、２０２ｂ、２０２ｃの内、中央に位置するゲート電極パターン２０２ｂは、両側に隣接するゲート電極パターン２０２ａ，２０２ｃとの光近接効果などにより影響されるため、両側の辺を移動し設計値と異なるゲート長Ｗ５に補正されている。そして、その両側に隣接するゲート電極パターン２０２ａ，２０２ｃは、中央に位置するゲート電極パターン２０２ｂと隣接する一方の辺のみが移動されている。
【００２２】
図２０（ｂ）は、図２０（ａ）のフォトマスクを用いて形成されたゲート電極と、上述の方法で形成されたサイドウォールの断面図である。
図２０（ｂ）に示すように、あらかじめ密なパターン領域のゲート電極パターンを補正することによって、半導体基板上のゲート長は密なパターン領域でも疎なパターン領域でも設計通りに同等に形成できる。
【００２３】
ゲート長は設計通りに同等であるが、サイドウォールの幅は、密なパターン領域と疎なパターン領域との間で異なる。疎なパターンのゲート電極の両側のサイドウォールの幅Ｌに対して、密なパターン領域のサイドウォールの幅は狭く形成される。密なパターン領域の３つのゲート電極の内、中央に位置するゲート電極２０５ｂは、両側に隣接するゲート電極２０５ａ，２０５ｃにより影響されるため、両側のサイドウォール３０３ａ、３０３ｂが短い幅で形成される。そして、その両側に隣接するゲート電極２０５ａ，２０５ｃは、中央に位置するゲート電極２０２ｂと隣接する一方の側のサイドウォール３０２ｂ，３０４ａが短い幅で形成される。
【００２４】
サイドウォールの幅の変動は、ソースドレイン領域近傍の不純物のプロファイル、さらに、ソースドレイン近傍の電界に影響に影響を与え、トランジスタのしきい値電圧を変動させる。たとえば、サイドウォール幅が所望より短い場合、しきい値電圧が低下し、飽和電流が大きくなるため、所望のトランジスタ特性を得ることができない。
以上のように、ゲート電極の側面に形成されるサイドウォールは、隣接する別のゲート電極、つまり、隣接する凸部との間の距離に応じて、形成される形状が変動する。そして、サイドウォールの幅の変動により、トランジスタのしきい値などの特性がばらつくため、歩留まりなどの低下、信頼性の劣化が発生する。
【００２５】
本発明は、上記の課題を鑑み、半導体素子の特性のばらつきを抑制し、歩留まりや信頼性などを向上できるゲート電極形成用設計パターンの補正方法、当該方法を用いて形成される半導体装置とその製造方法とを提供することを目的とする。
【００２６】
【課題を解決するための手段】
上記目的を達成するために、本発明のゲート電極形成用設計パターンの補正方法は、　半導体基板に凸部を形成し、前記凸部から所定の距離を隔てた前記半導体基板にゲート絶縁膜を形成し、前記ゲート絶縁膜にエッチングによりゲート電極を形成し、前記ゲート電極の両側面にサイドウォールを形成し、前記サイドウォールの両側端部の前記半導体基板にソース領域およびドレイン領域を形成し半導体素子を形成した後、前記ゲート電極を形成するために用いるゲート電極形成用設計パターンを、前記半導体素子の特性を補正するために、前記凸部と前記ゲート電極との間の距離に応じて変化する前記サイドウォールの形状に基づいて補正する。
【００２７】
上記目的を達成するために、本発明の半導体装置の製造方法は、半導体基板に形成された凸部と所定の距離を隔てた位置の前記半導体基板にゲート電極形成用設計パターンを用いてエッチングによりゲート電極を形成する工程と、前記エッチングされたゲート電極の両側面にサイドウォールを形成する工程と、前記サイドウォールの両側端部の前記半導体基板にソース領域およびドレイン領域を形成する工程と、を有する半導体装置の製造方法であって、前記ゲート電極形成工程において用いられる前記ゲート電極形成用設計パターンを、前記半導体装置の特性を補正するために、あらかじめ前記凸部と前記ゲート電極との距離に応じて変化する前記サイドウォールの幅に基づいて補正する。
【００２８】
また、上記目的を達成するために、本発明の半導体装置は、半導体基板と、前記半導体基板に形成されたゲート絶縁膜と、前記ゲート絶縁膜に設けられたゲート電極と、前記ゲート電極の両側面に形成されるサイドウォールと、前記サイドウォールの両側端部の前記半導体基板に形成されるソース領域およびドレイン領域と、前記半導体基板に前記ゲート電極と所定の距離を隔てて隣接し形成される凸部と、を具備する半導体装置であって、前記ゲート電極は、前記半導体装置の特性を補正するために、前記凸部と前記ゲート電極との距離に応じて変化するサイドウォールの幅に基づいてあらかじめ補正されたゲート電極形成用設計パターンを用いてエッチングにより形成される。
【００２９】
上記のように、凸部とゲート電極との間の距離に応じて変化するサイドウォールの幅に基づいてゲート電極形成用設計パターンを補正するため、半導体素子の特性のばらつきを抑制することができる。
【００３０】
【発明の実施の形態】
以下、本発明の実施の形態について、添付の図面を参照して述べる。
第１の実施形態
本実施形態では、複数のＭＯＳトランジスタが半導体基板に形成された半導体装置を製造する際に用いるゲート電極形成用設計パターンの補正方法について説明する。
【００３１】
本実施形態においては、光近接効果のパターン疎密依存性とエッチング変換差のパターン疎密依存性によるＭＯＳトランジスタのゲート電極線幅の変動、及び、サイドウォール幅のパターン疎密依存性によるトランジスタのしきい値電圧の変動を考慮し、ゲート長を最適化する方法を説明する。
まず、光近接効果及びエッチング変換差のパターン疎密依存性によるゲート長の変動の補正方法は、前述した方法と同様にルールベースのＯＰＣを用いる。光近接効果及びエッチング変換差のパターン依存性によるゲート長のばらつきを解消するように、マスクパターン上のゲート長を実験によりあらかじめ求め、補正ルールを決める。
【００３２】
図１は、光近接効果補正の方法を説明するフローチャートである。
ステップ４１：
ゲート長とゲート間スペースの設計値を適切に変えて初期のマスクパターンデータとし、そして、該初期のマスクパターンデータを有するフォトマスクを形成する。
ステップ４２：
上記のゲート長とゲート間スペースを振ったフォトマスクを用い、リソグラフィ・パターニングを行ない、半導体基板上にレジストパターンを形成する。
ステップ４３：
上記のレジストパターンをエッチングマスクとし、異方性エッチングを行ない、半導体基板上にゲート電極を形成する。
ステップ４４：
形成されたゲート電極のゲート長を公知の方法によって測定し、設計値との差を算出する。
ステップ４５：
算出されたゲート長と設計値との差が設定値より大きければ、ステップ４６に進み、フォトマスクパターンを修正する。
また、算出されたゲート長と設計値との差が設定値より小さければ、ステップ４７に進み、補正ルールを決定する。
【００３３】
ステップ４６：
算出されたゲート長と設計値との差が設定値より大きい、即ち、形成されたゲート電極のゲート長が大きなばらつきを有する場合、算出した差の結果を初期のマスクパターンデータにフィードバックし、マスクパターンを修正する。
修正したマスクパターンを用い、ステップ４２に戻り、ゲート長のばらつきを最小限に抑制するまで、ステップ４２〜ステップ４５を繰り返す。
なお、フィードバックを行なう際に、フォトマスク上のパターンの変動に対する半導体基板上のパターンの変動の感度（Ｍａｓｋ　Ｅｒｒｏｒ　Ｆａｃｔｏｒ：ＭＥＦ）を考慮して精度を高めることは可能である。
ステップ４７：
算出されたゲート長と設計値との差が設定値より小さい、即ち、形成されたゲート電極は、ゲート長のばらつきが十分小さい場合には、光近接効果補正の補正ルールを決定し、補正を終了する。
【００３４】
図２は、図１に示されたいわゆるルールベースのＯＰＣ方法により、光近接効果とエッチング変換差のパターン疎密依存性によるゲート長のばらつきを補正して形成されたゲート電極を示している。図２に示す補正内容は図２０に示した内容と同様であるため、図２において、図２０と同一又は対応する部分には同一の符号を付する。
【００３５】
図２（ａ）は、図１のＯＰＣにより、ゲート長のばらつきを補正するためのゲート電極パターンを複数有するフォトマスクの部分平面図である。フォトマスクは、疎なパターン領域にゲート電極マスクパターン２０１を有し、密なパターン領域に３つのゲート電極マスクパターン２０２ａ、２０２ｂ、２０２ｃを有する。各ゲート電極マスクパターンのゲート長Ｗは、設計値Ｗ０の約１５μｍに対していずれも補正されている。図２（ａ）に示すように、疎なパターン領域のゲート電極パターン２０１は、光近接補正されず、設計値のゲート長Ｗ０と同じである。密なパターン領域の３つのゲート電極パターン２０２ａ、２０２ｂ、２０２ｃは、光近接補正され、設計値と異なるゲート長Ｗ４、Ｗ５、Ｗ６である。密なパターン領域では転写されるパターンは細くなるため、ゲート電極パターン２０２ａ、２０２ｂ、２０２ｃはいずれも、設計値よりも長いゲート長Ｗ４，Ｗ５，Ｗ６に補正される。３つのゲート電極パターン２０２ａ、２０２ｂ、２０２ｃの内、中央に位置するゲート電極パターン２０２ｂは、両側に隣接するゲート電極パターン２０２ａ，２０２ｃとの光近接効果などにより影響されるため、両側の辺を移動し設計値と異なるゲート長Ｗ５に補正されている。そして、その両側に隣接するゲート電極パターン２０２ａ，２０２ｃは、中央に位置するゲート電極パターン２０２ｂと隣接する一方の辺のみが移動されている。
【００３６】
図２（ｂ）は、図２（ａ）のフォトマスクを用いて形成されたゲート電極と、上述の方法で形成されたサイドウォールの断面図である。あらかじめ密なパターン領域のゲート電極パターンを補正することによって、半導体基板上のゲート長は密なパターン領域でも疎なパターン領域でも同等に形成できる。
【００３７】
以上の方法で得られたマスクデータの補正量の結果を図３にまとめる。
図３は、光近接効果のパターン疎密依存性とエッチング変換差のパターン疎密依存性によるＭＯＳトランジスタのゲート電極線幅の変動を補正するＯＰＣテーブルである。図３の図表に示されたデータを用いてマスクデータを補正することにより、光近接効果とエッチング変換差のパターン疎密依存性によるゲート長のばらつきを抑制することができる。
【００３８】
図３において、設計上でゲート長Ｗ０とゲートスペースＳとなるゲート電極について、ゲート長の設計値Ｗ０を補正する時に、ゲート電極の片側に必要なゲート長の補正量が示されている。
例えば、ゲート電極が設計上のゲート長Ｗ０を０．１５μｍ、隣接するゲート電極との間隔（ゲートスペースＳ）を３００ｎｍでレイアウトされている場合、設計値からマスクパターンに変換する時の補正量は、図３の図表の第１行第４列のデータである＋１０ｎｍである。よって、ゲート電極パターンは、その隣接するゲート電極側の辺を１０ｎｍ太くする。このような操作によって、リソグラフィ工程とエッチング工程を経て半導体基板上にパターニングされるゲート長は、設計上のレイアウトと同じ寸法で加工されることになる。
【００３９】
次に、サイドウォール幅のパターン疎密依存性によるＭＯＳトランジスタのしきい値電圧Ｖｔｈの変動を補正する方法について説明する。
【００４０】
まずは、図４、図５、及び図６を参照して、サイドウォール幅のゲート電極スペースの依存性、ＭＯＳトランジスタのしきい値電圧Ｖｔｈのサイドウォール幅の依存性、及び、ＭＯＳトランジスタのしきい値電圧Ｖｔｈのゲート電極ゲート長の依存性について述べる。
図４は、サイドウォール幅のゲートスペース依存性を示すグラフである。図４において、横軸は、ゲート電極間の間隔であるゲートスペースを表し、縦軸は、サイドウォールの幅を表し、図４（ｂ）は、図４（ａ）においてゲートスペースが１μｍ以下の部分を拡大した図である。
前述したように、サイドウォールは、異方性エッチングにより形成する際に、ゲートスペースが異なると、エッチング特性の疎密依存性によってサイドウォール幅が変動し、パターンが密なほどサイドウォール幅が狭くなる。
また、図４（ａ）に示すように、半導体基板上にレジストパターンがある場合（黒四角）と無い場合（黒丸）では、サイドウォール幅、及びその疎密依存性が異なる。
【００４１】
図５は、ＭＯＳトランジスタのしきい値電圧とサイドウォール幅依存性を示すグラフであり、ゲート長が０．１５μｍと０．１３μｍである場合を示している。なお、図５のグラフは、半導体基板上にレジストパターンがある場合の結果である。図５に示すように、サイドウォール幅が狭くなることによって、しきい値電圧Ｖｔｈが低下している。また、しきい値電圧Ｖｔｈのサイドウォール幅への依存性は、ＭＯＳトランジスタのゲート長にも影響される。ＭＯＳトランジスタのゲート長が短くなるほど、ソース・ドレイン近傍の電界が相対的に強くなり、ホットキャリア耐性が低下し、しきい値電圧が低下する。そして、ゲート長が短いほどＭＯＳトランジスタのしきい値電圧がサイドウォールの幅の依存性は顕著となる。
【００４２】
図６は、しきい値電圧Ｖｔｈとゲート長の依存性を示すグラフである。図６に示すように、ゲート長が短くなると、しきい値電圧Ｖｔｈが小さくなってくる。これは周知のしきい値の短チャンネル効果である。
【００４３】
以上に述べた図４、図５、図６の結果を利用し、設計時のゲート長が０．１５μｍの場合において、サイドウォール幅によるしきい値電圧Ｖｔｈの変動を解消するためのゲート長の補正量を求める。
図６より、ゲート長Ｗが設計値Ｗ０の０．１５μｍの場合、しきい値電圧Ｖｔｈは０．３３５Ｖである。そして、図５より０．３３５Ｖのしきい値となるサイドウォール幅は５８ｎｍである。つまり、ゲート長０．１５μｍ、サイドウォール幅５８ｎｍの場合、０．３３５Ｖのしきい値電圧であるトランジスタが設計上形成される。なお、設計上形成される本トランジスタは、図４において、レジストパターン無しであってゲートスペースが∞のデータに相当する。
しかし、隣接するゲート電極を有してゲートスペースが小さくなり、サイドウォール幅が設計上の５８ｎｍと異なった場合、しきい値電圧も変動する。図４に示すレジストパターン無しでサイドウォールが形成された場合、サイドウォール幅はゲートスペースに応じて約５０〜５８ｎｍ程度の範囲で変動し得る。たとえば、サイドウォール幅が５０ｎｍとなった場合、図５よりしきい値電圧は、０．３１０Ｖに変動してしまい、−０．０２５Ｖのしきい値の誤差が発生する。
設計上のしきい値電圧０．３３５Ｖを得るために、０．０２５Ｖ分のしきい値電圧を上乗せする補正が必要である。図６より、０．３３５＋０．０２５＝０．３６０Ｖのしきい値電圧におけるゲート長は、０．１７μｍであることがわかる。したがって、サイドウォール幅が設計上の５８ｎｍと異なり５０ｎｍとなった場合、０．１７−０．１５＝０．０２μｍ（２０ｎｍ）程度、つまり、片側の補正量は＋１０ｎｍ程度となる。
上述したような方法により、図４に示すレジストパターン無しでサイドウォールが形成された場合の補正量を求める。なお、フォトマスクの補正はデータ変換の最小グリッド単位で可能であるため、本実施形態は最小グリッドを５ｎｍとした。この場合、ゲート長の片側に対して５ｎｍ単位つまり両側で１０ｎｍ単位の補正ができるため、しきい値電圧の補正は図６より１５ｍＶ単位で補正ができる。
レジストパターン無しでサイドウォールが形成された場合、図４に示すように、サイドウォール幅が約５０〜５８ｎｍ程度の範囲で変動する可能性がある。この範囲の内、サイドウォール幅が５６ｎｍを超える範囲では、図５に示すようにしきい値電圧の変動は殆どないため、ゲート長の補正は０ｎｍである。また、サイドウォール幅が５２ｎｍを超え５６ｎｍ以下では、図５に示すようにしきい値電圧が設計値より約１５ｍＶ変動するため、ゲート長の補正は片側で＋５ｎｍとなる。また、サイドウォール幅が５２ｎｍ以下では、図５に示すようにしきい値電圧が設計値より約３０ｍＶ変動するため、ゲート長の補正は片側で＋１０ｎｍとなる。以上の結果を表１にまとめた。
【００４４】
【表１】
ゲート長の補正によりサイドウォール幅の変動を補正する補正ルール
2004031909.tif 000003
【００４５】
図４（ａ）と（ｂ）より、以上の結果は次のようになる。ゲートスペースＳが０．２０μｍ〜０．９０μｍの範囲で、サイドウォール幅Ｌは、５２ｎｍから５６ｎｍなので、ゲート長の補正は両側合わせて＋１０ｎｍ、ゲートスペースＳ≦０．２０μｍの時は、ゲート長の補正は両側合わせて＋２０ｎｍとなる。
また、しきい値電圧Ｖｔｈのサイドウォール幅の依存性は、ゲート長Ｗ０が細い時にのみ顕著なので、ゲート長Ｗ０≦１８０ｎｍの時にのみ、以上の補正を行なう。
【００４６】
このようにして、サイドウォール幅のパターン疎密依存性を考慮したデータテーブルを図７のように作成する。
図７は、サイドウォール幅のパターン疎密依存性から生じるＭＯＳトランジスタのしきい値電圧Ｖｔｈの変動をゲート長の変調によって補正するためのデータテーブルを示す。
図７の図表において、所定の設計上のゲート長（Ｗ０）及び設計上のゲートスペース（Ｓ）を有するゲート電極に対して、同ゲート電極のサイドウォール幅のパターン疎密依存性から生じるＭＯＳトランジスタのしきい値電圧Ｖｔｈの変動を抑制するために、同ゲート電極のゲート長の設計値Ｗ０からマスクパターンに変換する時に、ゲート電極の片側に必要なゲート長の補正量が示されている。
【００４７】
図３の図表に示されたデータを用いて補正し、光近接効果とエッチング変換差のパターン疎密依存性によるゲート長のばらつき及びそれによるしきい値電圧Ｖｔｈのばらつきを抑制することを保証した上で、図７の図表に示されたデータを用いてさらに補正することによって、サイドウォール幅Ｌのパターン疎密依存性から生じるＭＯＳトランジスタのしきい値電圧Ｖｔｈのばらつきを極力に抑制することができる。
図７の図表において、例えば、設計上で０．１５μｍのゲート長（Ｗ０）のゲート電極は、隣のゲート電極との間隔（ゲートスペースＳ）が３００ｎｍでレイアウトされている時には、ゲート長は設計値Ｗ０からマスクパターンに変換する時の補正量が、表の第１行、第４列のデータ、＋５ｎｍになるので、レイアウトからマスクデータに変換を行なう際に、ゲート長を片側５ｎｍ太く変換を行なう。
【００４８】
図７の図表を図３の図表に足して、本実施形態の補正ルールとなる図８の図表が得られる。
図８において、光近接効果のパターン疎密依存性とエッチング変換差のパターン疎密依存性によるＭＯＳトランジスタのゲート電極のゲート長及びしきい値電圧の変動、及び、サイドウォール幅のパターン疎密依存性によるＭＯＳトランジスタのしきい値電圧の変動をゲート長の補正によって補正するためのデータテーブルが示される。
図８の図表において、所定の設計上のゲート長（Ｗ０）及び設計上のゲートスペース（Ｓ）を有するゲート電極に対して、光近接効果のパターン疎密依存性とエッチング変換差のパターン疎密依存性によるＭＯＳトランジスタのゲート電極のゲート長及びしきい値電圧の変動、及び、サイドウォール幅のパターン疎密依存性によるＭＯＳトランジスタのしきい値電圧の変動を抑制するために、同ゲート電極のゲート長の設計値からマスクパターンに変換する時に、ゲート電極の片側に必要なゲート長の補正量が示されている。図８の図表を用いて、以上の効果によるトランジスタのしきい値電圧の変動を最小限に抑制するために、最適なマスク上のゲート長が得られる。
【００４９】
図９は、以上に述べた補正方法を示す。図９（ａ）は、設計上のゲート電極レイアウトの平面図、図９（ｂ）は、図９（ａ）のレイアウト上のゲート長を図８の図表に示された補正データを用いて補正して得られたマスクパターンの平面図、図９（ｃ）は、図９（ｂ）のマスクパターンによって、リソグラフィとエッチングを経て、半導体基板上に形成されたゲート電極のパターンの平面図、図９（ｄ）は図９（ｃ）の断面図をそれぞれ示す。
【００５０】
図９（ａ）に示すように、設計上のゲート電極レイアウトは、疎なパターン領域にゲート電極マスクパターン１を有し、密なパターン領域に３つのゲート電極マスクパターン２ａ、２ｂ、２ｃを有する。各ゲート電極マスクパターンのゲート長Ｗは、設計値Ｗ０の約１５μｍである。
図９（ｂ）に示す補正後のマスクパターンにおいて、疎なパターン領域のゲート電極マスクパターン１１は設計値Ｗ０と同じ幅であり、密なパターン領域の３つのゲート電極マスクパターン１２ａ、１２ｂ、１２ｃは、いずれも設計値Ｗ０と異なる幅に補正される。３つのゲート電極パターン１２ａ、１２ｂ、１２ｃの内、中央に位置するゲート電極パターン１２ｂは、両側に隣接するゲート電極パターン１２ａ，１２ｃにより影響されるため、両側の辺を所定の幅分ΔＬ１が移動され補正される。そして、その両側に隣接するゲート電極パターン１２ａ，１２ｃは、中央に位置するゲート電極パターン１２ｂと隣接する一方の辺のみが同様に移動される。
例えば、設計上のゲート長Ｗ０は０．１５μｍ、隣接するゲートとの間隔（ゲートスペースＳ）を３００ｎｍとした場合に、レイアウトへの補正量は、図１０の表の第１行、第４列のデータ、＋１５ｎｍになるので、レイアウトからマスデータへの変換の際に、ゲート長を片側＋１５ｎｍ太らせるように補正をかける。即ち、ΔＬ１＝３０ｎｍ。このような処理を全ゲートに対して行ないマスクデータを作成する。
図３と図７の図表から判るように、ΔＬ１の内、光近接効果のパターン疎密依存性とエッチング変換差のパターン疎密依存性によるＭＯＳトランジスタのゲート電極のゲート長の変動を補正する分は２×１０ｎｍ＝２０ｎｍであり、サイドウォール幅のパターン疎密依存性によるＭＯＳトランジスタのしきい値電圧の変動を補正する分は２×５ｎｍ＝１０ｎｍである。
【００５１】
図９（ｃ）に示すように、疎なパターン領域で、形成されたゲート電極１４のゲート長は、図９（ａ）の設計値Ｗ０と同じサイズとなり、密なパターン領域では、形成されたゲート電極のゲート長１５ａ、１５ｂ、１５ｃは、設計値Ｗ０より太めに仕上がっており、その差はΔＬ２である。ΔＬ２は、上記したΔＬ１の内に、サイドウォール幅のパターン疎密依存性によるＭＯＳトランジスタのしきい値電圧の変動を補正する分２×５ｎｍ＝１０ｎｍである。
即ち、密なパターン領域のゲート電極１５ａ，１５ｂ，１５ｃのゲート長は、設計上のゲート長Ｗ０より長く形成され、これによって、サイドウォール幅のパターン疎密依存性によるＭＯＳトランジスタのしきい値電圧の変動が補正される。
【００５２】
図９（ｄ）に示すように、疎なパターンのゲート電極両側のサイドウォール幅Ｌより、密なパターン領域では、サイドウォール幅はＬより狭くなる。しかも、ゲートスペースＳが狭いほど、つまりパターンが密なほど、サイドウォール幅Ｌが狭くなる。
なお、図示を簡略化するために、図９（ｃ）は、サイドウォール３１ａ、３１ｂ、３２ａ、３２ｂ、３３ａ、３３ｂ、３４ａ、３４ｂの図示を省略している。
【００５３】
本実施形態によれば、ゲート電極形成用設計パターンを、複数のゲート電極の疎密、つまり、ゲート電極と隣接する別のゲート電極との間の距離に応じて変化するサイドウォールの形状に基づいて補正することで、トランジスタのしきい値電圧などの特性を補正できる。また、光近接効果、エッチング変換差、及び、サイドウォール幅のパターン疎密依存性によるトランジスタのしきい値電圧の変動などの特性は、同様な方法で簡便に補正できる。
また、以上の３つの効果を補正することによって、光近接効果とエッチング変換差、さらに、サイドウォール幅のパターン疎密依存性から生じるＭＯＳトランジスタのしきい値電圧Ｖｔｈなど特性のばらつきをさらに抑制できる。以上のように、本実施形態は、半導体素子の特性のばらつきを抑制するため、歩留まりや信頼性などを向上できる。
なお、本実施形態と異なり、たとえば、イオンビーム直描によって形成されるゲート電極にサイドウォールを形成する場合も、サイドウォール幅のパターン疎密依存性によるトランジスタ特性のばらつきを補正することができる。
【００５４】
第２の実施形態
本実施形態は、本発明の半導体装置及びその製造方法の実施例を説明する。一例として、同一基板上にＮＭＯＳＦＥＴとＰＭＯＳＦＥＴで構成されるＣＭＯＳ回路を、第１の実施形態の補正方法を用いて製造する方法について説明する。具体的には、ＤＲＡＭと高性能なロジック回路が同一チップ上に同時に形成され、密なゲートパターンと疎なゲートパターンとを有する、いわゆるメモリセルとロジック回路とを混載した半導体装置を例とする。
前述のように、ＣＭＯＳ集積回路の中で、特に動作速度が高い高速ＬＳＩにおいて、ＭＯＳＦＥＴの特性バラツキは性能の低下やそれに伴う製造歩留まりの低下を生じるため、ＭＯＳＦＥＴの特性バラツキを抑制する必要がある。特に、ＤＲＡＭと高性能なロジック回路を混載したＬＳＩにおいても、ロジック回路のＭＯＳＦＥＴの特性バラツキを抑制する必要がある。
【００５５】
図１０〜図１８は、本実施形態の半導体装置の一例として、ＤＲＡＭセルとＣＭＯＳにより構成されたロジック回路を混載した半導体装置の製造方法を説明する部分断面図である。
図１０は、本実施形態の半導体装置の素子分離層の形成方法を説明する模式的な部分断面図である。
図１０に示すように、例えばＰ型シリコンからなる半導体基板４１上に、例えば５０ｎｍ〜２００ｎｍ（ここでは、一例として１００ｎｍ）のシリコン酸化膜４２（ＳｉＯ２）をドライ酸化により形成した後、減圧ＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒｄｅｐｏｓｉｔｉｏｎ：化学的気相成長）法を用いてシリコン窒化膜４３（Ｓｉ３Ｎ４）を例えば１００ｎｍ〜２００ｎｍ（ここでは、一例として１５０ｎｍ）の膜厚で重ねて形成する。
シリコン酸化膜４２はシリコン窒化膜４３と半導体基板４１の間の応力を緩和するために形成する。
【００５６】
シリコン窒化膜４３のＭＯＳトランジスタ等の素子形成領域上に選択的にフォトレジスト・パターン（図示せず）を形成する。このパターンをマスクに、シリコン窒化膜４３、シリコン酸化膜４２、及び半導体基板４１を順次エッチングして半導体素子分離領域となる溝部４４を形成する。溝部４４の深さは例えば３５０ｎｍ〜４００ｎｍ（ここでは一例として３５０ｎｍ）の深さに設定する。
残ったシリコン窒化膜４３領域が活性領域、溝部４４の領域がフィールド酸化膜となる。
【００５７】
図１１は、図１０に続いて、本実施形態の半導体装置の素子分離層の形成方法を説明する模式的な部分断面図である。
図１１に示すように、溝部４４とシリコン窒化膜４３を覆って、例えば、堆積温度６５０〜７００℃で、ＨＤＰ（高密度プラズマ）ＣＶＤ法によるシリコン酸化膜４５を例えば５００ｎｍ〜１０００ｎｍ（ここでは一例として７５０ｎｍ）の膜厚で堆積し、段差被覆性が良好で緻密な膜を形成する。シリコン酸化膜４５形成前に応力緩和を目的として、例えば５０ｎｍ〜２００ｎｍ（ここでは一例として１００ｎｍ）程度のシリコン酸化膜（図示せず）を熱酸化法により形成してもよい。
【００５８】
図１２は、図１１に続いて、本実施形態の半導体装置の素子分離層の形成方法を説明する模式的な部分断面図である。
図１２に示すように、ＣＭＰ法（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ：化学的機械研磨）で、素子分離領域となる溝部４４に埋め込んだシリコン酸化膜４５を研磨して平坦化する。また、ＣＭＰでのグローバル段差を低減するために、広い活性領域上のシリコン酸化膜４５を、あらかじめリソグラフィ・パターニング並びにエッチングで除去する。
研磨後、シリコン窒化膜４３とシリコン酸化膜４２をエッチング除去し、活性領域を形成する。
【００５９】
また、シリコン窒化膜４３を剥離する前に、溝４４に埋め込まれた酸化シリコン４５膜の緻密化や活性領域コーナー部を丸める（Ｒｏｕｎｄｉｎｇ）ために、Ｎ２やＯ２やＨ２／Ｏ２の混合ガスなどの中でアニールを行なっても良い。
続いて、例えば１０ｎｍのシリコン酸化膜を酸化法により形成（図示せず）する。このシリコン酸化膜はいわゆる犠牲酸化膜として形成されるもので、この後、イオン注入が実施された後に全て除去される。
【００６０】
図１３は、図１２に続いて、本実施形態の半導体装置の形成方法を説明する模式的な部分断面図である。
図１３において、Ｐ型半導体基板４１のＤＲＡＭメモリセル形成領域にＮ型不純物として例えばリンを高エネルギーで注入して、Ｎウエル領域４６ａを形成し、そのＮウエル領域４６ａの内側にボロンをイオン注入してＰウエル領域４７ａを形成する。また、ＤＲＡＭメモリセルのワード・トランジスタに対して、パンチスルー（Ｐｕｎｃｈ　ｔｈｒｏｕｇｈ）を阻止することを目的とした埋め込み層を形成するためのイオン注入や、トランジスタしきい値調整のためのイオン注入を行なう。同時に、ＤＲＡＭメモリセルの周辺に設けられて、ＤＲＡＭメモリセルと接続するロジック回路として機能する周辺ＭＯＳ形成領域にも、イオン注入を行ない、Ｎウエル領域４６ｂとＰウエル領域４７ｂを形成する。さらに、ＮチャンネルＭＯＳトランジスタ、ＰチャンネルＭＯＳトランジスタのパンチスルーを阻止することを目的とした埋め込み層を形成するためのイオン注入や、トランジスタしきい値調整のためのイオン注入を行なう。
この時、ＰＭＯＳのしきい値調整用のイオン注入を半導体基板４１表面からの深さが０．０４μｍ以上となるように行なう。不純物としては、ＡｓやＳｂなどがあり、好ましくは、Ａｓで８０ｋｅＶ以上の加速エネルギーでドーズ量としては１０１３／ｃｍ２以上で行なう。
【００６１】
図１４は、図１３に続いて、本実施形態の半導体装置のゲート電極構造の形成方法を説明する模式的な部分断面図である。
図１４に示すように、１０ｎｍのシリコン酸化膜（犠牲酸化膜）をＨＦ溶液で剥離した後、ゲート酸化膜４８ａを２〜１０ｎｍの厚さで形成する。
この時トランジスタの用途に合わせてゲート酸化膜４８ａの膜厚を作り分ける。例えば、高電流駆動能力かつ低オフ電流が要求される周辺ＭＯＳトランジスタ形成領域では２ｎｍ〜５ｎｍ（ここでは一例として２．２ｎｍ）の薄膜ゲート酸化膜を形成する。一方、高電圧動作を要求される周辺ＭＯＳトランジスタ形成領域では５ｎｍ〜１０ｎｍ（ここでは一例として７ｎｍ）の厚膜ゲート酸化膜を形成する。ＤＲＡＭメモリセルのワード・トランジスタはセルのデータ保持能力に合わせたゲート酸化膜を設定することができる。
このゲート酸化膜の作り分けは、より厚いゲート酸化膜を全面に形成した後に、薄いゲート酸化膜を形成する領域のゲート酸化膜を選択的にエッチング除去して再度酸化することにより形成できる。
【００６２】
具体的に、前述の犠牲酸化膜をＨＦ溶液で剥離した後、パイロジェニック、（Ｐｙｒｏｇｅｎｉｃ）酸化（Ｈ２／Ｏ２、８００℃）によりゲート酸化膜を７ｎｍ程度形成する。酸化ガスとしてはＨ２／Ｏ２の他にドライＯ２を用いることができる。続いて、ＤＲＡＭセル領域や高電圧ＭＯＳＦＥＴ領域にレジスト・パターンを形成し、ＨＦ処理で標準電圧ＭＯＳＦＥＴ領域の酸化膜をエッチングして除去し、硫酸過水溶液やアンモニア過水溶液によってレジストを剥離する。
続いて、例えば、ＳＣｌ、ＳＣｌ２を用いる前処理を行なった後、パイロジェニック酸化（Ｈ２／Ｏ２、８００℃）によりゲート酸化膜を２．２ｎｍ程度形成する。
このように、標準電圧領域は１．５〜２．５ｎｍ程度の膜厚であるが、ＤＲＡＭセル領域や高電圧ＭＯＳＦＥＴ領域は７．５ｎｍ〜８ｎｍ程度の膜厚となる。
また、この時の酸化方法としては炉酸化（Ｆｕｒｎａｃｅ　Ｏｘｉｄａｔｉｏｎ）の他に、ＲＴＰ（Ｒａｐｉｄ　Ｔｈｅｒｍａｌ　Ｐｒｏｃｅｓｓ）によって酸化を行なっても良い。酸化ガスとしてもＨ２／Ｏ２の他にドライＯ２、Ｎ２Ｏ等を用いることができる。
【００６３】
続いて、ＮＯガス、９００℃〜９５０℃で例えば１０分以上アニールすることによって、酸化膜４８ａ中に窒素のドーピングを行なう。この窒化は、７６ｔｏｒｒ程度まで減圧して行なうことが望ましいが、常圧や他の圧力で行なう事も可能である。またガスとしてもＮ２ＯやＮＨ３等を用いても良い。
窒素濃度としては、酸化膜４８ａの中の最大濃度が２×１０２１／ｃｍ３以上であることで、Ｐ＋活性層とＮウエル間の接合リークや合わせずれに対するコンタクトリークを抑制することが可能である。
【００６４】
次に、ゲート電極としてアモルファス・シリコン層（ａｍｏｒｐｈｏｕｓ　Ｓｉ）４８ｂを５０ｎｍ〜１００ｎｍ（ここでは一例として５０ｎｍ）の膜厚で減圧ＣＶＤ法、例えば、ＳｉＨ４を原料ガスとし、堆積温度５３０℃〜５８０℃の条件で形成する。続いて、同じ条件で、同じ厚さ（５０ｎｍ）のアモルファス・シリコン膜４８ｃを形成する。
この際、ＮチャンネルＭＯＳトランジスタ、ＰチャンネルＭＯＳトランジスタをいずれも表面チャンネルのＭＯＳで形成するデュアル・ゲート構造を採用する場合は、リソグラフィによってレジストパターニングを行なった後に、ＮチャンネルＭＯＳトランジスタ形成領域にはＮ型の不純物として、たとえば、リンイオン（Ｐ＋）を１５ｋｅＶ、４×１０１５／ｃｍ２の条件でイオン注入し、ＰチャンネルＭＯＳトランジスタ形成領域に、たとえば、ボロンイオン（Ｂ−）を５ｋｅＶ、３×１０１５／ｃｍ２の条件でイオン注入する。
続いて、８００℃、１０分のアニールを行って、アモルファス・シリコン層４８ｂと４８ｃ中に不純物を拡散すると同時にアモルファス・シリコン層４８ｂ、４８ｃを結晶化させ、最大結晶粒径が０．２μｍ以上のポリシリコン（Ｐｏｌｙ−Ｓｉ）を２層構造で成長させる（４８ｄと記する）。
【００６５】
次に、ポリシリコン層４８ｄ上に、例えば減圧ＣＶＤ（例えば、ＷＦ６／ＳｉＨ２Ｃｌ２を原料ガスとし、堆積温度５５０℃〜６５０℃）によって、高融点金属シリサイド層である例えばタングステン・シリサイド層（ＷＳｉ）４８ｅを５０ｎｍ〜１００ｎｍ（ここでは一例として１００ｎｍ）の膜厚で形成する。
次に、ＤＲＡＭメモリセルの自己整合的コンタクトを形成する際のオフセット膜となる例えばシリコン酸化膜４８ｆを１００ｎｍ〜２００ｎｍ（ここでは一例として１５０ｎｍ）の膜厚でＣＶＤ法（例えばＳｉＨ４／Ｎ２Ｏを原料ガスとし、堆積温度７５０℃）により形成し、オフセット酸化膜付きのＷポリサイド配線層を形成する。オフセット酸化膜４８ｆを形成する時は、ＴＥＯＳを原料ガスとしても良い。
ゲート電極積層構造４８を形成するためのフォトレジスト・パターンをリソグラフィによって形成した後、レジストをマスクとして異方性エッチングにより（例えば、フロロカーボン系のガス）、オフセット膜４８ｆと高融点金属シリサイド層４８ｅとポリシリコン層４８ｄを順次エッチングしてゲート電極の積層構造４８を形成する。
【００６６】
上記ゲート電極の積層構造４８をリソググラフィ及びエッチングによって形成する時は、第１の実施形態で述べた方法を用いる。即ち、図１４に示された多数のゲート電極４８の疎密パターンに従って、光近接効果のパターン疎密依存性とエッチング変換差のパターン疎密依存性によるゲート電極４８のゲート長のばらつき、及び、各ゲート電極４８のサイドウォール幅（後述）のパターン疎密依存性による各トランジスタのしきい値電圧の変動を出来るだけ解消するように、フォトマスク上の各ゲート電極４８のゲート長を実験によりあらかじめ最適化し、補正ルールを決める。得られた各ゲート電極４８のゲート長の補正結果は例えば図８の図表のように表示される。
そして、図８の図表に従って、あらかじめゲート電極４８を形成するためのフォトマスクレイアウトに対して補正を行ない、そのフォトマスクを用いて、オフセット酸化膜４８ｆを形成した後に、レジストパターンをリソグラフィによって形成し、そのレジストをマスクとして異方性エッチングにより、オフセット膜と高融点金属シリサイド層とポリシリコン層を順次エッチングしてゲート電極の積層構造４８を形成する。
これにより、ゲート電極パターン依存性によるゲート長のばらつき及びゲート長のばらつきによるトランジスタのしきい値のばらつきを抑制し、さらに、サイドウォール幅のパターン疎密依存性から生じるトランジスタのしきい値電圧のばらつきも抑制できる。
【００６７】
図１５は、図１４に続いて、本実施形態の半導体装置のトランジスタの形成方法を説明する模式的な部分断面図である。
図１５に示すように、周辺ＭＯＳトランジスタ形成領域にＬＤＤ（ｌｉｇｈｔｌｙ　ｄｏｐｅｄ　ｄｒａｉｎ）不純物拡散層を形成する。ＰチャンネルＭＯＳトランジスタ形成領域（Ｎウエル領域４６ｂ）に、例えばボロン（ＢＦ２＋）を３〜５ｋｅＶ、５×１０１４／ｃｍ２イオン注入し、ＰＬＤＤ領域４９ａを形成する。ＮチャンネルＭＯＳトランジスタ形成領域（Ｐウエル領域４７ｂ）に、Ｎ型の不純物、例えば、砒素（Ａｓ＋）を５〜１０ｋｅＶ、５×１０１４／ｃｍ２イオン注入し、ＮＬＤＤ領域４９ｂを形成する。
そして、ＲＴＡ（Ｒａｐｉｄ　Ｔｈｅｒｍａｌ　Ａｎｎｅａｌ）を９５０〜１０００℃で行ない、領域４９ａと４９ｂの不純物を活性化させる。さらに、ＤＲＡＭメモリセルのＭＯＳＦＥＴや高電圧用ＭＯＳＦＥＴ領域には、それぞれ別条件（例えば、Ｐ＋、２０〜４０ｋｅＶ、１〜５×１０１３／ｃｍ２でイオン注入を行ってＬＤＤを形成する。
チャンネル領域とＰＬＤＤ不純物拡散層４９ａ、又は、チャンネル領域とＮＬＤＤ不純物拡散層４９ｂの間にポケット・イオン注入を行なうことにより短チャンネル効果を抑制することができる。
【００６８】
図１６は、図１５に続いて、本実施形態の半導体装置のトランジスタの形成方法を説明する模式的な部分断面図である。
図１６に示すように、減圧ＣＶＤにより、一旦基板４１の全面にシリコン窒化膜を例えば５０ｎｍ〜７０ｎｍ（ここでは一例として６０ｎｍ）の厚さに形成する。次に、周辺ＭＯＳトランジスタ形成領域にのみ開口部が形成されたフォトレジスト・パターン（図示せず）を形成する。次に、全面に異方性エッチングを行なって不要なシリコン窒化膜を除去し、周辺ＭＯＳトランジスタ形成領域のゲート電極側壁にシリコン窒化膜のサイドウォール層５０を形成する。
【００６９】
図１７は、図１６に続いて、本実施形態の半導体装置のトランジスタの形成方法を説明する模式的な部分断面図である。
図１７に示すように、周辺ＭＯＳトランジスタ形成領域にソース・ドレイン不純物拡散層５１を形成する。ＮチャンネルＭＯＳトランジスタ形成領域にはＮ型の不純物、例えば、砒素（Ａｓ＋）、４０〜５０ｋｅＶ、２×１０１５／ｃｍ２の条件でイオン注入を行ない、Ｎ型のソース／ドレイン領域を形成する。ＰチャンネルＭＯＳトランジスタ形成領域には、例えば、ボロン（Ｂ＋）、５〜１０ｋｅＶ、２×１０１５／ｃｍ２の条件でイオン注入し、Ｐ型のソース／ドレイン領域を形成する。
【００７０】
ＤＲＡＭメモリセル形成領域のワード・トランジスタとして例えばＮチャンネルＭＯＳトランジスタを形成するためにＮ型の不純物例えばリンをイオン注入する。そして、ＲＴＡにより、１０００℃、１０秒の条件で、不純物の活性化を行ない、ＭＯＳＦＥＴを形成する。
次に、周辺ＭＯＳトランジスタ形成領域にソース・ドレイン不純物拡散層５１にコバルト層をスパッタリングにより８〜１０ｎｍ堆積する。そして、例えば、４５０℃〜５５０℃、３０秒のＲＴＡを行ない、シリサイド化する。その後、Ｈ２ＳＯ４／Ｈ２Ｏ２によって、サイドウォール・シリコン窒化膜５０上とオフセット膜４８ｆ上の未反応のコバルト層（図示せず）を除去する。そして、７００℃〜８５０℃、３０秒の条件でＲＴＡをし、低抵抗なコバルト・シリサイドＣｏＳｉ２層５２を形成する。
【００７１】
図１８は、図１７に続いて、本実施形態の半導体装置の形成方法を説明する模式的な部分断面図である。
図１８に示すように、例えば、ＣＶＤによって２０００ｎｍ程度の酸化シリコンを堆積し、ＣＭＰにより平坦化を行ない、層間絶縁膜５３を形成する。
続いて、ＤＲＡＭメモリセル形成領域の層間絶縁膜５３に選択的にフォトレジスト開口パターンを形成し、そして、エッチングによって、ＤＲＡＭメモリセルのワード線間に自己整合的にコンタクト・ホール５４を形成する。この工程は、従来から一般的に用いられている自己整合コンタクト技術を用いて行なう。
コンタクト・ホール５４のエッチングの際に、シリコン窒化膜とシリコン酸化膜との選択比を確保できる条件に設定することによって、コバルト・シリサイド層上のシリコン窒化膜はエッチングをストップさせることが可能である。
シリコン窒化膜の膜厚分のみシリコン窒化膜を除去するエッチングすることで、フィールド酸化膜やコバルト・シリサイド層への過剰エッチングを防止することが可能であり、接合リーク低減の為の補償イオン注入を削減する事ができる。
【００７２】
続いて、コンタクト・ホール５４内に、Ｔｉ、ＴｉＮをＣＶＤにより堆積を行った後、タングステン（Ｗ）をコンタクト・ホール５４内に堆積し、そして、ＣＭＰによって平坦化し、コンタクト・ホール５４内のみにタングステンを残し、下地との密着層であるタングステン・コンタクト・プラグ５５を形成する。Ｔｉ、ＴｉＮの形成方法としては、ＣＶＤの他にＩＭＰを用いたスパッタ等の方法で行なっても良く、コンタクト・プラグの形成方法として全面エッチバックを用いても良い。
【００７３】
続いて、図示はしないが、Ａｌ等の配線材料により配線を行ない、ＣＭＯＳ回路を形成する。また、配線層は多層配線を行なっても良く、目的に応じて設定することが可能である。
【００７４】
本実施形態の半導体装置及びその製造方法によれば、ＭＯＳトランジスタのしきい値電圧を同じ値にするために、サイドウォ−ルのパターン疎密依存性に基づいて、ゲート長を変化させたＭＯＳトランジスタが半導体基板上に形成される。ＭＯＳトランジスタのサイドウォールやゲート長が変動する場合には、ＭＯＳトランジスタの特性の中でしきい値電圧や飽和電流や相互コンダクタンスが変動するが、飽和電流も相互コンダクタンスの変動もしきい値電圧の変動を伴う。したがって、しきい値電圧を合致させるように補正をかけることによってＭＯＳトランジスタ特性のばらつきを低減することができ、ＬＳＩとしての性能や歩留まりの低下を抑制することが可能となる。
【００７５】
以上、本発明を好ましい実施の形態に基づき説明したが、本発明は以上に説明した実施の形態に限られるものではなく、本発明の要旨を逸脱しない範囲で、種々の改変が可能である。
第１の実施形態で示した設計データを補正して、マスクデータを生成する方法は、本発明の一例であり、本発明はこの具体例に限定したものではない。実際に応用する時は、近似法の改善及びデータ精度の改良などによる数値の修正は本発明の範囲を逸脱したものではない。
【００７６】
【発明の効果】
本発明によれば、サイドウォール幅の変動に基づいてゲート電極形成用パターンを補正し、半導体素子の特性のばらつきを抑制できる。この結果、所望な半導体素子の特性を容易に得ることができ、歩留まりや信頼性を向上できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態において、光近接効果とエッチング変換差のパターン疎密依存性による半導体基板上にゲート電極のゲート長の変動を補正する方法を説明するフローチャートである。
【図２】本発明の第１の実施形態において、光近接効果とエッチング変換差のパターン疎密依存性による半導体基板上にゲート電極のゲート長のばらつきを補正して形成したゲート電極のパターンを示す図であり、（ａ）は、補正を掛けたマスクパターンの平面図、（ｂ）は、（ａ）のマスクパターンによって、半導体基板上に形成されたゲート電極のパターンの平面図、（ｃ）は、（ｂ）の断面図を示す。
【図３】本発明の第１の実施形態において、光近接効果のパターン疎密依存性とエッチング変換差のパターン疎密依存性によるＭＯＳトランジスタのゲート電極ゲート長の変動を補正するＯＰＣテーブルである。
【図４】（ａ）と（ｂ）は、本発明の第１の実施形態において、サイドウォール幅のゲートスペース依存性を示すグラフであり、横軸は、ゲート電極間の間隔であるゲートスペースを表し、縦軸は、サイドウォールの幅を表す、また、（ｂ）は、（ａ）においてゲートスペースが１μｍ以下の部分を拡大した図である。
【図５】本発明の第１の実施形態において、ＭＯＳトランジスタのしきい値電圧のサイドウォール幅依存性を示すグラフである。
【図６】本発明の第１の実施形態において、ＭＯＳトランジスタのしきい値電圧のゲート電極ゲート長の依存性を示すグラフである。
【図７】本発明の第１の実施形態において、サイドウォール幅のパターン疎密依存性から生じるＭＯＳトランジスタのしきい値電圧の変動をゲート長の補正によって補正するためのデータテーブルである。
【図８】本発明の第１の実施形態において、光近接効果のパターン疎密依存性とエッチング変換差のパターン疎密依存性によるＭＯＳトランジスタのゲート電極のゲート長及びしきい値電圧の変動、及び、サイドウォール幅のパターン疎密依存性によるＭＯＳトランジスタのしきい値電圧の変動をゲート長の補正によって補正するためのデータテーブルである。
【図９】本発明の第１の実施形態の補正方法を図解する模式図であり、（ａ）は、レイアウトの平面図、（ｂ）は、（ａ）のレイアウトに補正を掛けたマスクパターンの平面図、（ｃ）は、（ｂ）のマスクパターンによって、半導体基板上に形成されたゲート電極のパターンの平面図、（ｄ）は（ｃ）の断面図をそれぞれ示す。
【図１０】本発明の第２の実施形態において、半導体装置の素子分離層の形成方法を説明する模式的な部分断面図である。
【図１１】図１０に続いて、第２の実施形態の半導体装置の素子分離層の形成方法を説明する模式的な部分断面図である。
【図１２】図１１に続いて、第２の実施形態の半導体装置の素子分離層の形成方法を説明する模式的な部分断面図である。
【図１３】図１２に続いて、第２の実施形態の半導体装置の形成方法を説明する模式的な部分断面図である。
【図１４】図１３に続いて、第２の実施形態の半導体装置のゲート電極構造の形成方法を説明する模式的な部分断面図である。
【図１５】図１４に続いて、第２の実施形態の半導体装置のトランジスタの形成方法を説明する模式的な部分断面図である。
【図１６】図１５に続いて、第２の実施形態の半導体装置のトランジスタの形成方法を説明する模式的な部分断面図である。
【図１７】図１６に続いて、第２の実施形態の半導体装置のトランジスタの形成方法を説明する模式的な部分断面図である。
【図１８】図１７に続いて、第２の実施形態の半導体装置の形成方法を説明する模式的な部分断面図である。
【図１９】光近接効果とエッチング変換差のパターン疎密依存性による半導体基板上にゲート電極のゲート長の変動を説明する図であり、（ａ）は、マスクパターンの平面図、（ｂ）は、（ａ）のマスクパターンを用いて、半導体基板上に形成されたゲート電極のパターンの平面図、（ｃ）は、（ｂ）の断面図を示す。
【図２０】サイドウォール幅のゲート電極の疎密パターンにの依存性を示す図であり、（ａ）は、マスクパターンの平面図であり、（ｂ）は、（ａ）のマスクパターンによって、半導体基板上に形成されたゲート電極及びサイドウォールのパターンの断面図を示す。
【符号の説明】
１、２ａ、２ｂ、２ｃ…ゲート電極レイアウト、１１、１２ａ、１２ｂ、１２ｃ…ゲート電極マスクパターン、１３…半導体基板、１４、１５ａ、１５ｂ、１５ｃ…ゲート電極、１６ａ、１６ｂ、１６ｃ…絶縁膜、３１ａ、３１ｂ、３２ａ、３２ｂ、３３ａ、３３ｂ、３４ａ、３４ｂ…サイドウォール、４１…半導体基板、４２…シリコン酸化膜、４３…シリコン窒化膜、４４…溝、４５…シリコン酸化膜、４６ａ、４６ｂ…Ｎウエル領域、４７ａ、４７ｂ…Ｐウエル領域、４８…ゲート電極積層構造、４８ａ…ゲート酸化膜、４８ｂ…アモルファス・シリコン層、４８ｃ…アモルファス・シリコン層、４８ｄ…ポリシリコン層、４８ｅ…タングステン・シリサイド層、４８ｆ…オフセット膜、４９ａ…ＰＬＤＤ領域、４９ｂ…ＮＬＤＤ領域、５０…サイドウォール、５１…ソース・ドレイン不純物拡散層、５２…コバルト・シリサイド層、５３…層間絶縁膜、５４…コンタクト・ホール、５５…コンタクト・プラグ、１０１、１０２ａ、１０２ｂ、１０２ｃ…ゲート電極マスクパターン、１０３…半導体基板、１０４、１０５ａ、１０５ｂ、１０５ｃ…ゲート電極、１０６ａ、１０６ｂ、１０６ｃ…絶縁膜、２０１、２０２ａ、２０２ｂ、２０２ｃ…ゲート電極マスクパターン、２０３…半導体基板、２０４、２０５ａ、２０５ｂ、２０５ｃ…ゲート電極、２０６ａ、２０６ｂ、２０６ｃ…絶縁膜、３０１ａ、３０１ｂ、３０２ａ、３０２ｂ、３０３ａ、３０３ｂ、３０４ａ、３０４ｂ…サイドウォール、Ｗ、Ｗ１、Ｗ２、Ｗ３、Ｗ４、Ｗ５、Ｗ６…ゲート長、Ｌ…サイドウォール幅、Ｓ…ゲートスペース、Ｖｔｈ…しきい値、Ｗ０…ゲート長設計値、ΔＬ１、ΔＬ２…ゲート長補正量。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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