(57)【要約】【課題】検査装置を用いて半導体装置の検査を行う際に、検査装置の入力における信号の鈍りや歪みの影響を低減して高速なファンクションテストを行うことができる検査補助装置を提供する。【解決手段】この検査補助装置は、検査装置又は半導体装置から供給されるクロック信号を分周して分周クロック信号を生成する分周回路２０と、クロック信号に同期して半導体装置の少なくとも１つの端子から出力される出力信号における一連の値を、検査装置から供給される一連の期待値とそれぞれ比較する比較回路５０と、分周クロック信号に同期して、比較回路における複数の比較結果をまとめて表す比較結果信号を生成する比較結果信号生成回路５１〜５６とを具備する。【選択図】  図３
2004317455.tif 000002
【特許請求の範囲】
【請求項１】
半導体装置の検査補助装置であって、
検査装置又は半導体装置から供給されるクロック信号を分周して分周クロック信号を生成する分周回路と、
前記クロック信号に同期して前記半導体装置の少なくとも１つの端子から出力される出力信号における一連の値を、前記検査装置から供給される一連の期待値とそれぞれ比較する比較回路と、
前記分周クロック信号に同期して、前記比較回路における複数の比較結果をまとめて表す比較結果信号を生成する比較結果信号生成回路と、
を具備する検査補助装置。
【請求項２】
前記比較結果信号生成回路が、前記半導体装置の少なくとも１つの端子から出力される出力信号における一連の値が前記検査装置から供給される一連の期待値とそれぞれ等しい場合に、第１の値を有する比較結果信号を生成し、それ以外の場合に、第２の値を有する比較結果信号を生成する、請求項１記載の検査補助装置。
【請求項３】
検査装置及び検査補助装置を用いて半導体装置の検査を行う方法であって、
検査装置又は半導体装置から供給されるクロック信号に同期して前記半導体装置の少なくとも１つの端子から出力される出力信号における一連の値を、検査補助装置において、前記検査装置から供給される一連の期待値とそれぞれ比較するステップ（ａ）と、
前記検査補助装置において、前記クロック信号を分周して生成された分周クロック信号に同期して、ステップ（ａ）における複数の比較結果をまとめて表す比較結果信号を生成するステップ（ｂ）と、
ステップ（ｂ）において生成された比較結果信号を、前記検査補助装置から前記検査装置に出力するステップ（ｃ）と、
を具備する検査方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の検査を行う際にＬＳＩテスタと共に用いられる検査補助装置に関し、さらに、そのような検査補助装置をＬＳＩテスタと共に用いて半導体装置の検査を行う検査方法に関する。
【０００２】
【従来の技術】
半導体装置の製造においては、多数の回路が形成されたウエハを個々のチップに切り出し、パッケージング処理を施して製造される。一般的に、ウエハの段階で各チップが良品か否かを判定するウエハテスト（ウエハソート）が行われ、パッケージング処理が施された後の半導体装置に対しては、パッケージテスト（ファイナルテスト）が行われる。
【０００３】
ウエハテストやパッケージテストにおいて、従来は、検査の対象となる半導体装置に、ＬＳＩテスタを直接接続していた。しかしながら、ＬＳＩテスタの入力回路は大きな入力容量を有しており、また、半導体装置とＬＳＩテスタとの接続に用いられるケーブルも大きな浮遊容量を有している。これにより、検査の対象となる半導体装置からＬＳＩテスタに入力される信号が鈍ったり歪んだりして、高速なファンクションテストを行うことが困難であった。
【０００４】
ところで、特許文献１には、低精度で安価な半導体試験装置においても、高精度な測定結果を得ることができる半導体試験装置の補助装置が開示されている。この補助装置は、半導体試験装置の試験用信号をラッチし、前記試験用信号より所定時間遅延した第１のタイミング信号をトリガとして、前記試験用信号を半導体装置に出力すると共に基準信号を出力する第１のラッチ手段と、前記第１のラッチ手段より出力された基準信号を予めプログラムされた時間分遅延して第２のタイミング信号を発生するプログラマブル遅延手段と、前記半導体装置の出力結果をラッチし、前記プログラマブル遅延手段により発生した第２のタイミング信号をトリガとして、前記半導体装置の出力結果を前記半導体試験装置に出力する第２のラッチ手段とを備えている。
【０００５】
特許文献１に開示されている補助装置を用いることにより、半導体試験装置のピン間スキュー時間にかかわりなく測定開始時刻を半導体装置の動作開始時刻に一致させ、半導体試験装置の判定時間精度にかかわりなく半導体装置の動作時間を測定することができる。しかしながら、この補助装置を用いても、半導体試験装置の入力信号の周波数が半導体装置の出力信号の周波数よりも低くなる訳ではないので、高速なファンクションテストを行うことはやはり困難である。
【０００６】
また、特許文献２には、被試験半導体部品に試験信号を基準周波数ごとに与えて、その結果として得られる被試験半導体部品の出力信号を期待値と比較して、その半導体部品の良否を試験する半導体試験装置に用いるエミュレータが開示されている。このエミュレータは、半導体試験装置において半導体部品の試験を行う際に、試験プログラムの作成やその動作確認等の実施を、実際のハードウェアとしての半導体試験装置を占有しないで行うことができるようにするものであり、実際の半導体部品に対して高速なファンクションテストを行うことを目的とするものではない。
【０００７】
【特許文献１】
特開平１−２８７４８５号公報（第１頁、第１図）
【特許文献２】
特開平１０−３２０２２９号公報（第１頁、図１）
【０００８】
【発明が解決しようとする課題】
そこで、上記の点に鑑み、本発明は、検査装置を用いて半導体装置の検査を行う際に、検査装置の入力における信号の鈍りや歪みの影響を低減して高速なファンクションテストを行うことができる検査補助装置、及び、そのような検査補助装置をＬＳＩテスタと共に用いて半導体装置の検査を行う検査方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】
以上の課題を解決するため、本発明に係る半導体装置の検査補助装置は、検査装置又は半導体装置から供給されるクロック信号を分周して分周クロック信号を生成する分周回路と、クロック信号に同期して半導体装置の少なくとも１つの端子から出力される出力信号における一連の値を、検査装置から供給される一連の期待値とそれぞれ比較する比較回路と、分周クロック信号に同期して、比較回路における複数の比較結果をまとめて表す比較結果信号を生成する比較結果信号生成回路とを具備する。
【００１０】
ここで、比較結果信号生成回路が、半導体装置の少なくとも１つの端子から出力される出力信号における一連の値が検査装置から供給される一連の期待値とそれぞれ等しい場合に、第１の値を有する比較結果信号を生成し、それ以外の場合に、第２の値を有する比較結果信号を生成するようにしても良い。
【００１１】
また、本発明に係る半導体装置の検査方法は、検査装置及び検査補助装置を用いて半導体装置の検査を行う方法であって、検査装置又は半導体装置から供給されるクロック信号に同期して半導体装置の少なくとも１つの端子から出力される出力信号における一連の値を、検査補助装置において、検査装置から供給される一連の期待値とそれぞれ比較するステップ（ａ）と、検査補助装置において、クロック信号を分周して生成された分周クロック信号に同期して、ステップ（ａ）における複数の比較結果をまとめて表す比較結果信号を生成するステップ（ｂ）と、ステップ（ｂ）において生成された比較結果信号を、検査補助装置から検査装置に出力するステップ（ｃ）とを具備する。
【００１２】
本発明によれば、検査補助装置において、半導体装置の少なくとも１つの端子から出力される出力信号における一連の値と検査装置から供給される一連の期待値との比較結果をまとめて表す比較結果信号を生成することにより、検査装置の入力における信号の鈍りや歪みの影響を低減して高速なファンクションテストを行うことができる。
【００１３】
【発明の実施の形態】
以下、図面に基づいて本発明の実施の形態について説明する。なお、同一の構成要素には同一の参照番号を付して、説明を省略する。
図１は、検査対象の半導体装置と、本発明の一実施形態に係る検査補助装置を含む測定系とを示す図である。図１に示すように、ＬＳＩテスタ３は、テスト信号を発生するテスト信号発生回路３１と、ストローブ信号として用いられるクロック信号を発生するクロック信号発生回路３２と、リセット信号を発生するリセット信号発生回路３３とを含んでいる。
【００１４】
検査の対象となるＩＣ又はＬＳＩ等の半導体装置１に対し、ＬＳＩテスタ３から、テスト信号が供給される。また、検査補助装置２に対し、ＬＳＩテスタ３からクロック信号及びリセット信号が供給される。なお、半導体装置１内において生成されたクロック信号を基準としてファンクションテストが行われる場合には、半導体装置１内において生成されたクロック信号が、検査補助装置２及びＬＳＩテスタ３に供給される。
【００１５】
さらに、ＬＳＩテスタ３は、半導体装置１の少なくとも１つの端子から出力される出力信号における期待値を表す期待値信号を発生する期待値信号発生回路３４と、ファンクションテストを補助する検査補助装置２から出力される比較結果信号を検査する検査回路３５とを含んでいる。
【００１６】
半導体装置１の少なくとも１つの端子から出力される出力信号が、検査補助装置２に供給される。一方、これに対応してＬＳＩテスタ３から出力される期待値信号も、検査補助装置２に供給される。検査補助装置２は、半導体装置１の出力信号に含まれている一連の値（本実施形態においては４ビットのシリアルデータとする）を、期待値信号に含まれている一連の期待値（本実施形態においては４ビットのシリアルデータとする）とそれぞれ比較して、それらの比較結果をまとめて表す値を有する比較結果信号を生成する。
【００１７】
ＬＳＩテスタ３は、検査補助装置２から出力される比較結果信号に基づいて、半導体装置１のファンクションテストを行う。なお、検査補助装置２とＬＳＩテスタ３との間には切換スイッチ４が設けられており、ファンクションテスト（機能テスト）以外の特性テストが行われる場合等には、半導体装置１の出力信号がＬＳＩテスタ３に直接入力される。
【００１８】
図２は、本発明の一実施形態に係る検査補助装置の構成例を示す図である。検査補助装置は、ＩＣ又はディスクリート回路によって構成される。図２に示すように、検査補助装置２は、ＬＳＩテスタ３又は半導体装置１から供給されるクロック信号ＣＫを分周するクロック信号分周回路２０と、半導体装置１の複数の端子から出力される複数の出力信号ＳＩＧ（１）、ＳＩＧ（２）、・・・について、ＬＳＩテスタ３から供給される複数の期待値信号ＥＸＰ（１）、ＥＸＰ（２）、・・・との比較を行い、複数の比較結果信号ＣＯＭＰ（１）、ＣＯＭＰ（２）、・・・をそれぞれ出力する複数系統のシリアルデータ比較回路２１、２２、・・・と、検査補助装置２の入力端子及び出力端子の近傍に配置された複数のバッファ回路Ｂ１、Ｂ２、・・・とを含んでいる。
【００１９】
クロック信号分周回路２０は、４ビットのシリアルデータについての比較動作を行うタイミングを与えるために、クロック信号ＣＫを分周して、位相の異なる４つの分周クロック信号ＣＫ１〜ＣＫ４を生成する。シリアルデータ比較回路２１、２２、・・・の各々は、分周クロック信号ＣＫ１〜ＣＫ４に同期して、半導体装置１の出力信号におけるシリアルデータの複数の値を、期待値信号における複数の期待値と順次比較する。
【００２０】
図３は、図２に示す検査補助装置における１系統のシリアルデータ比較回路を詳しく示す図である。シリアルデータ比較回路２１は、半導体装置の出力信号ＳＩＧ（１）と期待値信号ＥＸＰ（１）とを比較するエクスクルーシブＮＯＲ（ＸＮＯＲ）回路５０と、ＸＮＯＲ回路５０の出力信号がデータ入力端子に供給されるフリップフロップ５１〜５４とを有している。
【００２１】
ＸＮＯＲ回路５０は、半導体装置の出力信号ＳＩＧ（１）と期待値信号ＥＸＰ（１）とが一致しているときにハイレベルの出力信号を出力し、それ以外の場合にローレベルの出力信号を出力する。
【００２２】
フリップフロップ５１〜５４のクロック信号入力端子には、クロック信号分周回路２０において生成される位相の異なる４つの分周クロック信号ＣＫ１〜ＣＫ４が供給されており、フリップフロップ５１〜５４は、それぞれの分周クロック信号の立上がりエッジにおいて、ＸＮＯＲ回路５０の出力信号を保持する。
【００２３】
さらに、シリアルデータ比較回路２１は、フリップフロップ５１〜５４の出力信号の論理積を求めるＡＮＤ回路５５と、分周クロック信号ＣＫ１の立上がりエッジにおいてＡＮＤ回路５５の出力信号をラッチするフリップフロップ５６とを有している。
【００２４】
図４は、図３に示す１系統のシリアルデータ比較回路の動作を説明するためのタイミングチャートである。リセット信号がローレベルになってリセット状態が解除されると、検査対象の半導体装置からは、シリアルデータＳ１１、Ｓ１２、・・・を含む出力信号ＳＩＧ（１）が供給され、ＬＳＩテスタからは、シリアルデータＥ１１、Ｅ１２、・・・を含む期待値信号ＥＸＰ（１）が供給される。
【００２５】
フリップフロップ５１は、分周クロック信号ＣＫ１の立上がりエッジにおいてＸＮＯＲ回路５０の出力信号を保持し、フリップフロップ５２は、分周クロック信号ＣＫ２の立上がりエッジにおいてＸＮＯＲ回路５０の出力信号を保持し、フリップフロップ５３は、分周クロック信号ＣＫ３の立上がりエッジにおいてＸＮＯＲ回路５０の出力信号を保持し、フリップフロップ５４は、分周クロック信号ＣＫ４の立上がりエッジにおいてＸＮＯＲ回路５０の出力信号を保持する。
【００２６】
ＡＮＤ回路５５は、フリップフロップ５１〜５４の出力信号の論理積を求める。フリップフロップ５６は、分周クロック信号ＣＫ１の次の立上がりエッジにおいてＡＮＤ回路５５の出力信号を保持することにより、比較結果信号ＣＯＭＰ（１）を生成し、ＬＳＩテスタに供給する。
【００２７】
このようにして、シリアルデータ比較回路２１は、検査対象の半導体装置から出力される４ビットのシリアルデータについての比較結果を、１ビットのデータにまとめることができる。これにより、半導体装置の出力信号の周波数に対して４分の１の周波数を有する比較結果信号をＬＳＩテスタに供給することができるので、ＬＳＩテスタの入力における信号の鈍りや歪みの影響を低減して、高速なファンクションテストを行うことが可能となる。
【００２８】
本実施形態においては、検査対象の半導体装置から出力される４ビットのシリアルデータについての比較結果をまとめて求めるようにしたが、８ビット又はその他のビット数のシリアルデータについての比較結果をまとめて求めるようにしても良い。さらに、複数の異なるビット数、例えば４ビットと８ビットとを切り換えられるようにして、いずれかのビット数のシリアルデータについての比較結果をまとめて求めるようにしても良い。
【図面の簡単な説明】
【図１】検査対象の半導体装置と検査補助装置を含む測定系とを示す図。
【図２】本発明の一実施形態に係る検査補助装置の構成例を示す図。
【図３】図２における１系統のシリアルデータ比較回路を詳しく示す図。
【図４】図３に示すシリアルデータ比較回路の動作を説明するための図。
【符号の説明】
１  検査対象の半導体装置、  ２  検査補助装置、  ３  ＬＳＩテスタ、  ４切換スイッチ、  ２０  クロック信号分周回路、  ２１、２２、・・・  シリアルデータ比較回路、  Ｂ１、Ｂ２、・・・  バッファ回路、  ３１  テスト信号発生回路、  ３２  クロック信号発生回路、  ３３  リセット信号発生回路、３４  期待値信号発生回路、  ３５  検査回路、  ５０  ＸＮＯＲ回路、  ５１〜５４  フリップフロップ、  ５５  ＡＮＤ回路、  ５６  フリップフロップ
【図１】
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【図２】
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【図３】
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【図４】
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