(57)【要約】    【課題】  デューティサイクル修正動作が可能で、かつ消費電力を低減させ、低ジッタ設計を実現し得る遅延固定ループ回路を提供すること。    【解決手段】  比較信号ＰＤ１、２を受けて、バッファからのクロック入力信号ＥＣＬＫを遅延させたクロック信号ＩＮＴＣＬＫ１、２を生成する遅延ライン部２２０と、その出力を受けて、クロック信号ＩＮＴＣＬＫ１、２の立下りエッジのうちいずれが先行するかを示す位相感知信号を生成する位相感知部２３０と、比較信号ＰＤ１、２によってＤＬＬ固定されたか否かを決定し、該決定に応じてオン／オフ信号を出力する混合制御部２４０と、それぞれがクロック信号ＩＮＴＣＬＫ１、２を受けて、補償クロック信号ＣＬＫ１、２を生成し、外部クロック信号ＥＣＬＫと比較して比較信号ＰＤ１又はＰＤ２を生成する信号処理部２５０、２６０とを装備し、信号処理部２６０がオン／オフ信号によって活性化又は非活性化されるようにする。【選択図】  図２
2004328721.tif 000002
【特許請求の範囲】
【請求項１】
外部クロック信号を受け、クロック入力信号を出力するバッファと、
前記クロック入力信号を受けると共に、第１比較信号及び第２比較信号を受けて、前記クロック入力信号を所定時間だけ遅延させた第１クロック信号及び第２クロック信号を生成する遅延ライン部と、
前記第１クロック信号及び前記第２クロック信号の反転信号を受けて、前記第１クロック信号及び前記第２クロック信号の立下りエッジのうち、いずれが先行するかを示す位相感知信号を生成する位相感知部と、
前記第１比較信号及び前記第２比較信号によってＤＬＬ固定されたか否かを決定し、ＤＬＬ固定されたか否かによってオン／オフ信号を出力する混合制御部と、
前記第１クロック信号及び前記第２クロック信号を受けて、これらを基に第１補償クロック信号を生成し、前記外部クロック信号を受けて前記第１補償クロック信号と比較して前記第１比較信号を生成する第１信号処理部と、
前記第１クロック信号及び前記第２クロック信号を受けて、これらを基に第２補償クロック信号を生成し、前記外部クロック信号を受けて前記第２補償クロック信号と比較して前記第２比較信号を生成すると共に、前記オン／オフ信号によって活性化又は非活性化される第２信号処理部と
を備えていることを特徴とする遅延固定ループ回路。
【請求項２】
前記遅延ライン部は、
前記クロック入力信号を受け、前記第１比較信号によって前記クロック入力信号の遅延量を調節した前記第１クロック信号を生成する第１遅延ラインと、
前記クロック入力信号を受け、ＤＬＬ固定された場合、前記第１比較信号によって遅延量を調節した後、反転させた第２クロック信号を生成する第２遅延ラインと
を備えていることを特徴とする請求項１記載の遅延固定ループ回路。
【請求項３】
前記第２信号処理部は、
前記混合制御部からの出力によって前記第２クロック信号のデューティを調整した第２混合クロック信号を生成すると共に、前記オン／オフ信号によって活性化又は非活性化される第２位相混合部と、
前記第２混合クロック信号を受けて、外部クロックと内部クロックとの間の時間差を補償した第２補償クロック信号を生成すると共に、前記オン／オフ信号によって活性化又は非活性化される第２遅延モデル部と、
前記外部クロック信号及び前記第２補償クロック信号を受けて、前記外部クロック信号と前記第２補償クロック信号とを比較して前記第２比較信号を生成すると共に、前記オン／オフ信号によって活性化又は非活性化される第２直接位相感知部と
を備えていることを特徴とする請求項１記載の遅延固定ループ回路。
【請求項４】
前記第１遅延ラインは、
前記第１比較信号を受けて、第１遅延調整信号として出力すると共に、前記第１比較信号を基に第１遅延イネーブル信号を生成する第１遅延制御部と、
前記第１遅延イネーブル信号によって活性化されると、前記第１遅延調整信号を基に前記クロック入力信号の遅延を調整する第１コース遅延ラインと、
前記第１遅延イネーブル信号によって活性化されると、前記第１遅延調整信号によって前記第１コース遅延ラインからの出力信号の遅延チューニングを行うことによって、前記第１クロック信号を生成する第１ファイン遅延ラインと
を備えていることを特徴とする請求項２記載の遅延固定ループ回路。
【請求項５】
前記第２遅延ラインは、
ＤＬＬ固定を感知すると、前記第１遅延イネーブル信号及び前記第１遅延調整信号を受けて、各々第２遅延イネーブル信号及び第２遅延調整信号として出力する第２遅延制御部と、
前記第２遅延イネーブル信号によって活性化されると、前記第２遅延調整信号によって前記クロック入力信号の遅延を調整する第２コース遅延ラインと、
前記第２遅延イネーブル信号によって活性化されると、前記第２遅延制御部からの前記第２遅延調整信号によって前記第２コース遅延ラインからの出力信号の遅延チューニングを行うことによって、前記第２クロック信号を生成する第２ファイン遅延ラインと
を備えていることを特徴とする請求項２記載の遅延固定ループ回路。
【請求項６】
前記第１遅延制御部は、ＤＬＬ固定後に、現在の前記第１比較信号と以前の前記第１比較信号とを比較して、現在の前記第１比較信号と以前の前記第１比較信号とが同じである場合、前記第１遅延イネーブル信号の論理段階を変更するものであることを特徴とする請求項４記載の遅延固定ループ回路。
【請求項７】
前記第１遅延制御部は、ＤＬＬ固定後に、現在の前記第１比較信号と以前の前記第１比較信号とを比較して、現在の前記第１比較信号と以前の前記第１比較信号とが同じである場合、前記第２遅延イネーブル信号の論理段階を変更するように前記第２遅延制御部を制御するものであることを特徴とする請求項４記載の遅延固定ループ回路。
【請求項８】
前記第１遅延制御部は、ＤＬＬ固定後に、現在の前記第１比較信号と以前の前記第１比較信号とを比較して、現在の前記第１比較信号と以前の前記第１比較信号とが異なる場合、前記第１遅延イネーブル信号の論理段階を維持するものであることを特徴とする請求項４記載の遅延固定ループ回路。
【請求項９】
前記第１遅延制御部は、ＤＬＬ固定後に、現在の前記第１比較信号と以前の第１比較信号とを比較して、現在の前記第１比較信号と以前の前記第１比較信号とが異なる場合、前記第２遅延イネーブル信号の論理段階を維持するように前記第２遅延制御部を制御するものであることを特徴とする請求項４記載の遅延固定ループ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、遅延固定ループ回路に関し、特に、外部クロックと内部クロックとの間のスキューを補償するクロック発生装置を必要とする半導体装置及びコンピュータシステムに用いられる遅延固定ループ回路に関する。
【背景技術】
【０００２】
一般に、遅延固定ループ（以下、ＤＬＬと記す。）回路とは、クロックを使用する同期式メモリなどの半導体装置において、内部クロックを外部クロックに合わせるために用いられる回路である。すなわち、外部クロックが内部で用いられる際に発生するタイミング遅延を制御して、内部クロックを外部クロックに同期させる回路である。
【０００３】
図１は、従来の技術に係るデューティサイクル修正が可能なデジタルＤＬＬ回路を示すブロック図である。
【０００４】
図示のように、従来の技術に係るＤＬＬ回路は、バッファ１１０と、遅延ライン部１２０と、デューティエラー調整部１３０と、第１遅延モデル部１４０と、第１直接位相感知部１５０と、第２遅延モデル部１６０と、第２直接位相感知部１７０とを備えている。
【０００５】
バッファ１１０は、外部クロック信号ＥＸＴ＿ＣＬＫを受けて、外部クロック信号ＥＸＴ＿ＣＬＫのエッジ部に応答して活性化されたクロック入力信号を順次生成して出力するように構成されている。
【０００６】
遅延ライン部１２０は、バッファ１１０からのクロック入力信号を受けると共に、第１直接位相感知部１５０及び第２直接位相感知部１７０から、それぞれ第１比較信号及び第２比較信号を受けて、クロック入力信号を所定時間だけ遅延させて生成した第１クロック信号ＩＮＴＣＬＫ１及び第２クロック信号ＩＮＴＣＬＫ２を出力するように構成されている。
【０００７】
デューティエラー調整部１３０は、第１クロック信号ＩＮＴＣＬＫ１及び第２クロック信号ＩＮＴＣＬＫ２を受け、第１クロック信号ＩＮＴＣＬＫ１の立下りエッジと第２クロック信号ＩＮＴＣＬＫ２の立下りエッジとの間に、各々のエッジを移動させて生成した第１混合クロック信号ＩＮＴ＿ＣＬＫ及び第２混合クロック信号を出力するように構成されている。
【０００８】
第１遅延モデル部１４０は、第１混合クロック信号ＩＮＴ＿ＣＬＫを受けて、外部クロックと内部クロックとの間の時間差を補償した第１補償クロック信号を生成して出力するように構成されている。
【０００９】
第１直接位相感知部１５０は、外部クロック信号ＥＸＴ＿ＣＬＫと第１補償クロック信号とを受け、外部クロック信号ＥＸＴ＿ＣＬＫと第１補償クロック信号とを比較して第１比較信号を生成し、該信号を遅延ライン部１２０に出力するように構成されている。
【００１０】
第２遅延モデル部１６０は、第２混合クロック信号を受けて、外部クロックＥＸＴ＿ＣＬＫと内部クロックとの間の時間差を補償した、第２補償クロック信号を生成して出力するように構成されている。
【００１１】
第２直接位相感知部１７０は、外部クロック信号ＥＸＴ＿ＣＬＫと第２補償クロック信号とを受け、外部クロック信号ＥＸＴ＿ＣＬＫと第２補償クロック信号とを比較して第２比較信号を生成し、該信号を遅延ライン部１２０に出力するように構成されている。
【００１２】
このように構成された従来の技術に係るＤＬＬ回路によれば、内部クロックを外部クロックＥＸＴ＿ＣＬＫに同期させるＤＬＬ固定が可能となる。
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかしながら、上述した従来の技術に係るＤＬＬ回路は、ＤＬＬ固定後にも、デューティエラー調整部１３０内の２つの位相混合部（図示せず）、２つの遅延モデル部１４０、１６０、及び２つの直接位相感知部１５０、１７０が引続き動作している状態となる。そのため、このようなＤＬＬ回路においては、発生するクロックトグル（ＣＬＯＣＫ  ＴＯＧＧＬＩＮＧ）のため、消費電力が大きくなってしまうという問題点があった。このような消費電力の増加は、特に高周波動作で問題となっていた。
【００１４】
また、ＤＬＬ固定前及びＤＬＬ固定後に拘わらず、遅延ライン部１２０内では、２つの遅延ライン（図示せず）に対して同時に遅延チューニングが継続して行われている。そのため、このように２つの遅延ラインを同時に制御することによって生じる全体的な位相エラーには、遅延ライン部のいずれかの遅延ラインが有する位相エラーと同じ値が与えられてしまうという問題点があった。
【００１５】
本発明は、上述した従来の技術に係る遅延固定ループ回路における問題に鑑みてなされたものであって、デューティサイクル修正動作を行うことができ、かつ高周波動作で問題となる消費電力を低減させることができる遅延固定ループ回路を提供することを目的としている。
【００１６】
また、低ジッタを実現しアナログの遅延固定ループ回路に近い効果を得ることができるデジタルの遅延固定ループ回路を提供することを目的としている。
【課題を解決するための手段】
【００１７】
本発明に係る遅延固定ループ回路は、外部クロック信号を受け、クロック入力信号を出力するバッファと、前記クロック入力信号を受けると共に、第１比較信号及び第２比較信号を受けて、前記クロック入力信号を所定時間だけ遅延させた第１クロック信号及び第２クロック信号を生成する遅延ライン部と、前記第１クロック信号及び前記第２クロック信号の反転信号を受けて、前記第１クロック信号及び前記第２クロック信号の立下りエッジのうち、いずれが先行するかを示す位相感知信号を生成する位相感知部と、前記第１比較信号及び前記第２比較信号によってＤＬＬ固定されたか否かを決定し、ＤＬＬ固定されたか否かによってオン／オフ信号を出力する混合制御部と、前記第１クロック信号及び前記第２クロック信号を受けて、これらを基に第１補償クロック信号を生成し、前記外部クロック信号を受けて前記第１補償クロック信号と比較して前記第１比較信号を生成する第１信号処理部と、前記第１クロック信号及び前記第２クロック信号を受けて、これらを基に第２補償クロック信号を生成し、前記外部クロック信号を受けて前記第２補償クロック信号と比較して前記第２比較信号を生成すると共に、前記オン／オフ信号によって活性化又は非活性化される第２信号処理部とを備えていることを特徴としている。
【００１８】
また、前記遅延ライン部は、前記クロック入力信号を受け、前記第１比較信号によって前記クロック入力信号の遅延量を調節した前記第１クロック信号を生成する第１遅延ラインと、前記クロック入力信号を受け、ＤＬＬ固定された場合、前記第１比較信号によって遅延量を調節した後、反転させた第２クロック信号を生成する第２遅延ラインとを備えていることが望ましい。
【００１９】
また、前記第２信号処理部は、前記混合制御部からの出力によって前記第２クロック信号のデューティを調整した第２混合クロック信号を生成すると共に、前記オン／オフ信号によって活性化又は非活性化される第２位相混合部と、前記第２混合クロック信号を受けて、外部クロックと内部クロックとの間の時間差を補償した第２補償クロック信号を生成すると共に、前記オン／オフ信号によって活性化又は非活性化される第２遅延モデル部と、前記外部クロック信号及び前記第２補償クロック信号を受けて、前記外部クロック信号と前記第２補償クロック信号とを比較して前記第２比較信号を生成すると共に、前記オン／オフ信号によって活性化又は非活性化される第２直接位相感知部とを備えていることが望ましい。
【００２０】
また、前記第１遅延ラインは、前記第１比較信号を受けて、第１遅延調整信号として出力すると共に、前記第１比較信号を基に第１遅延イネーブル信号を生成する第１遅延制御部と、前記第１遅延イネーブル信号によって活性化されると、前記第１遅延調整信号を基に前記クロック入力信号の遅延を調整する第１コース遅延ラインと、前記第１遅延イネーブル信号によって活性化されると、前記第１遅延調整信号によって前記第１コース遅延ラインからの出力信号の遅延チューニングを行うことによって、前記第１クロック信号を生成する第１ファイン遅延ラインとを備えていることが望ましい。
【００２１】
また、前記第２遅延ラインは、ＤＬＬ固定を感知すると、前記第１遅延イネーブル信号及び前記第１遅延調整信号を受けて、各々第２遅延イネーブル信号及び第２遅延調整信号として出力する第２遅延制御部と、前記第２遅延イネーブル信号によって活性化されると、前記第２遅延調整信号によって前記クロック入力信号の遅延を調整する第２コース遅延ラインと、前記第２遅延イネーブル信号によって活性化されると、前記第２遅延制御部からの前記第２遅延調整信号によって前記第２コース遅延ラインからの出力信号の遅延チューニングを行うことによって、前記第２クロック信号を生成する第２ファイン遅延ラインとを備えていることが望ましい。
【００２２】
また、前記第１遅延制御部は、ＤＬＬ固定後に、現在の前記第１比較信号と以前の前記第１比較信号とを比較して、現在の前記第１比較信号と以前の前記第１比較信号とが同じである場合、前記第１遅延イネーブル信号の論理段階を変更するものであることが望ましい。
【００２３】
また、前記第１遅延制御部は、ＤＬＬ固定後に、現在の前記第１比較信号と以前の前記第１比較信号とを比較して、現在の前記第１比較信号と以前の前記第１比較信号とが同じである場合、前記第２遅延イネーブル信号の論理段階を変更するように前記第２遅延制御部を制御するものであることが望ましい。
【００２４】
また、前記第１遅延制御部は、ＤＬＬ固定後に、現在の前記第１比較信号と以前の前記第１比較信号とを比較して、現在の前記第１比較信号と以前の前記第１比較信号とが異なる場合、前記第１遅延イネーブル信号の論理段階を維持するものであることが望ましい。
【００２５】
また、前記第１遅延制御部は、ＤＬＬ固定後に、現在の前記第１比較信号と以前の第１比較信号とを比較して、現在の前記第１比較信号と以前の前記第１比較信号とが異なる場合、前記第２遅延イネーブル信号の論理段階を維持するように前記第２遅延制御部を制御するものであることが望ましい。
【発明の効果】
【００２６】
本発明によれば、デジタルＤＬＬ回路を実現する際、デューティサイクル修正動作を行い、また、高周波動作で問題となる消費電力問題を解決することができる。
【００２７】
また、低ジッタ設計を導入してアナログＤＬＬとほぼ類似した結果を導出することができる。
【発明を実施するための最良の形態】
【００２８】
以下、本発明の最も好ましい実施の形態について図面を参照しながら説明する。
【００２９】
図２は、本発明の一実施の形態に係るＤＬＬ回路を示すブロック図である。
【００３０】
本発明の一実施の形態に係るＤＬＬ回路は、デューティサイクル修正が可能に構成されており、図示のように、バッファ２１０と、遅延ライン部２２０と、位相感知部２３０と、混合制御部２４０、第１信号処理部２５０と、第２信号処理部２６０とを備えている。
【００３１】
バッファ２１０は、外部クロック信号ＥＸＴ＿ＣＬＫを受けて、該信号のエッジ部で活性化されたクロック入力信号ＥＣＬＫを生成し、該クロック入力信号ＥＣＬＫを遅延ライン部２２０に出力するように構成されている。
【００３２】
遅延ライン部２２０は、バッファ２１０からクロック入力信号ＥＣＬＫを受けると共に、第１信号処理部２５０及び第２信号処理部２６０からそれぞれ第１比較信号ＰＤ１及び第２比較信号ＰＤ２を受けて、クロック入力信号ＥＣＬＫをそれぞれ所定時間だけ遅延させた第１クロック信号ＩＮＴＣＬＫ１及び第２クロック信号ＩＮＴＣＬＫ２を生成し、第１信号処理部２５０及び第２信号処理部２６０に出力するように構成されている。これらの機能を実行するために、遅延ライン部２２０は、第１遅延ライン２２１及び第２遅延ライン２２２を備えている。
【００３３】
第１遅延ライン２２１は、バッファ２１０からクロック入力信号ＥＣＬＫを受け、第１信号処理部２５０からの第１比較信号ＰＤ１によってクロック入力信号ＥＣＬＫの遅延量を調節した第１クロック信号ＩＮＴＣＬＫ１を生成し、第１クロック信号ＩＮＴＣＬＫ１を第１信号処理部２５０に出力するように構成されている。
【００３４】
第２遅延ライン２２２は、バッファ２１０からクロック入力信号ＥＣＬＫを受け、第２信号処理部２６０からの第２比較信号ＰＤ２によってクロック入力信号ＥＣＬＫの遅延量を調節した後、反転させた第２クロック信号ＩＮＴＣＬＫ２を生成し、第２クロック信号ＩＮＴＣＬＫ２を第２信号処理部２６０に出力するように構成されている。
【００３５】
また、第２遅延ライン２２２は、後述するように、ＤＬＬ固定された場合、前記第１比較信号によって遅延量を調節した後、反転させた第２クロック信号を生成するように構成されている。
【００３６】
位相感知部２３０は、遅延ライン部２２０から第１クロック信号ＩＮＴＣＬＫ１及び第２クロック信号ＩＮＴＣＬＫ２の反転信号を受けて、第１クロック信号ＩＮＴＣＬＫ１及び第２クロック信号ＩＮＴＣＬＫ２の立下りエッジのうちいずれが先行するかを示す位相感知信号を生成し、該位相感知信号を混合制御部２４０に出力するように構成されている。
【００３７】
混合制御部２４０は、図示していないが、第１信号処理部２５０から出力された第１比較信号ＰＤ１及び第２信号処理部２６０から出力された第２比較信号ＰＤ２によってＤＬＬ固定されたか否かを決定し、位相感知信号によって決定された加重値Ｋを第１信号処理部２５０及び第２信号処理部２６０に出力し、ＤＬＬ固定されたか否かによって第２信号処理部２６０にオン／オフ信号ｏｎ＿ｏｆｆを出力するように構成されている。尚、加重値Ｋは複数個の加重信号を含んでいる。
【００３８】
第１信号処理部２５０は、加重値Ｋ、第１クロック信号ＩＮＴＣＬＫ１及び第２クロック信号ＩＮＴＣＬＫ２を受けて、これらを基に第１補償クロック信号ＩＣＬＫ１を生成し、外部クロック信号ＥＸＴ＿ＣＬＫを受けて第１補償クロック信号ＩＣＬＫ１と比較して第１比較信号ＰＤ１を生成し、第１比較信号ＰＤ１を遅延ライン部２２０に出力するように構成されている。これらの機能を実行するために、第１信号処理部２５０は、第１位相混合部２５１と、第１遅延モデル部２５２と、第１直接位相感知部２５３とを備えている。
【００３９】
第１位相混合部２５１は、混合制御部２４０から加重値Ｋを受けて、第１クロック信号ＩＮＴＣＬＫ１に１から加重値Ｋを引いた値を適用し、第２クロック信号ＩＮＴＣＬＫ２に加重値Ｋを適用して、デューティを調整した第１混合クロック信号ＩＮＴ＿ＣＬＫを生成し、第１混合クロック信号ＩＮＴ＿ＣＬＫを第１遅延モデル部２５２に出力するように構成されている。
【００４０】
第１遅延モデル部２５２は、第１位相混合部２５１からデューティが調節された第１混合クロック信号ＩＮＴ＿ＣＬＫを受けて、外部クロックと内部クロックとの間の時間差を補償した第１補償クロック信号ＩＣＬＫ１を生成し、第１直接位相感知部２５３に出力するように構成されている。
【００４１】
第１直接位相感知部２５３は、外部クロック信号ＥＸＴ＿ＣＬＫを受けると共に、第１遅延モデル部２５２から第１補償クロック信号ＩＣＬＫ１を受け、外部クロック信号ＥＸＴ＿ＣＬＫと第１補償クロック信号ＩＣＬＫ１とを比較して第１比較信号ＰＤ１を生成し、第１比較信号ＰＤ１を遅延ライン部２２０に出力するように構成されている。
【００４２】
第２信号処理部２６０は、加重値Ｋ、第１クロック信号ＩＮＴＣＬＫ１及び第２クロック信号ＩＮＴＣＬＫ２を受けて、これらを基に第２補償クロック信号ＩＣＬＫ２を生成し、外部クロック信号ＥＸＴ＿ＣＬＫを受けて第２補償クロック信号ＩＣＬＫ２と比較して第２比較信号を生成し、第２比較信号を遅延ライン部２２０に出力すると共に、オン／オフ信号によって活性化又は非活性化されるように構成されている。これらの機能を実行するために、第２信号処理部２６０は、第２位相混合部２６１と、第２遅延モデル部２６２と、第２直接位相感知部２６３とを備えている。
【００４３】
第２位相混合部２６１は、混合制御部２４０から出力された加重値Ｋを受けて、第１クロック信号ＩＮＴＣＬＫ１に加重値Ｋを適用し、第２クロック信号ＩＮＴＣＬＫ２に１から加重値Ｋを引いた値を適用して、第２クロック信号ＩＮＴＣＬＫ２のデューティを調整した第２混合クロック信号ＩＮＴＣＬＫ２´を生成し、第２混合クロック信号ＩＮＴＣＬＫ２´を第２遅延モデル部２６２に出力すると共に、オン／オフ信号ｏｎ＿ｏｆｆによって活性化又は非活性化されるように構成されている。
【００４４】
第２遅延モデル部２６２は、第２位相混合部２６１からデューティが調節された第２混合クロック信号ＩＮＴＣＬＫ２´を受けて、外部クロックと内部クロックとの間の時間差を補償した第２補償クロック信号ＩＣＬＫ２を生成し、第２直接位相感知部２６３に出力すると共に、オン／オフ信号ｏｎ＿ｏｆｆによって活性化又は非活性化されるように構成されている。
【００４５】
第２直接位相感知部２６３は、外部クロック信号ＥＸＴ＿ＣＬＫ及び第２遅延モデル部２６２から出力された第２補償クロック信号ＩＣＬＫ２を受けて、外部クロック信号ＥＸＴ＿ＣＬＫと第２補償クロック信号ＩＣＬＫ２とを比較して第２比較信号ＰＤ２を生成すると共に、第２比較信号ＰＤ２を遅延ライン部２２０に出力すると共に、オン／オフ信号ｏｎ＿ｏｆｆによって活性化又は非活性化されるように構成されている。
【００４６】
図３は、図２に示したＤＬＬ回路における各信号のタイミングチャートである。
【００４７】
図示のように、ＤＬＬ固定されると、第１補償クロック信号ＩＣＬＫ１及び第２補償クロック信号ＩＣＬＫ２の立ち上がりエッジの位相だけでなく、第１クロック信号ＩＮＴＣＬＫ１及び第２クロック信号ＩＮＴＣＬＫ２の立ち上がりエッジの位相、及び第１混合クロック信号ＩＮＴ＿ＣＬＫ及び第２混合クロック信号ＩＮＴＣＬＫ２´の立ち上がりエッジの位相も互いに合わせられる。
【００４８】
本発明の実施の形態に係る遅延固定ループ回路においては、第１クロック信号ＩＮＴＣＬＫ１及び第２クロック信号ＩＮＴＣＬＫ２の立ち上がりエッジの位相を合わせるため、ＤＬＬ固定されると、それ以降は、第２直接位相感知部２６３がターンオフされ、第１直接位相感知部２５３が遅延ライン部２２０内の第１遅延ライン２２１及び第２遅延ライン２２２の両方を制御するように構成されている。
【００４９】
したがって、例えば、電圧や温度の変化などの要因によって、第１混合クロック信号ＩＮＴ＿ＣＬＫの立ち上がりエッジが、外部クロック信号ＥＸＴ＿ＣＬＫの立ち上がりエッジより位相が遅れるようになると、第１直接位相感知部２５３が、その位相関係を判断して第１遅延ライン２２１及び第２遅延ライン２２２の両方に対して遅延量を減少させる信号を伝送する。これを受けて遅延ライン部２２０が遅延量を減少させると、第１クロック信号ＩＮＴＣＬＫ１及び第２クロック信号ＩＮＴＣＬＫ２の立ち上がりエッジが前に移動し、これらが混合されて出力される第１混合クロック信号ＩＮＴ＿ＣＬＫの立ち上がりエッジも移動する。
【００５０】
本発明の実施の形態に係る遅延固定ループ回路においては、ＤＬＬ回路の動作開始時などのＤＬＬ固定前には、第１遅延ライン２２１及び第２遅延ライン２２２の両方に対して第１直接位相感知部２５３及び第２直接位相感知部２６３のそれぞれでの結果に応じて独立して遅延量をチューニングするが、上記のように、ＤＬＬ固定後には、第１直接位相感知部２５３で第１遅延ライン２２１及び第２遅延ライン２２２の両方の遅延量を調整するように構成されている。
【００５１】
このように構成された本発明の実施の形態に係る遅延固定ループ回路によれば、ＤＬＬ固定前において第２クロック信号ＩＮＴＣＬＫ２が経由する第２信号処理部２６０内に設けられた第２位相混合部２６１、第２遅延モデル部２６２及び第２直接位相感知部２６３の３つは、ＤＬＬ固定後ではターンオフされていてもよく、このターンオフによって消費電力を低減することができる。また、ＤＬＬ固定後では、第２位相混合部２６１は動作する必要がないので、この場合、加重値Ｋが０に設定されるように構成されていてもよい。
【００５２】
図４は、図２に示した第１遅延ライン２２１、及び第２遅延ライン２２２のより詳細な構成を示すブロック図である。
【００５３】
図示のように、第１遅延ライン２２１は、第１遅延制御部４１１と、第１コース遅延ライン４１２と、第１ファイン遅延ライン４１３とを備えている。
【００５４】
第１遅延制御部４１１は、第１直接位相感知部２５３から第１比較信号ＰＤ１を受けて、該信号を第１遅延調整信号ＵＰＤＮ１として出力すると共に、第１比較信号ＰＤ１を基に第１遅延イネーブル信号ＤＬ１＿ＥＮを生成するように構成されている。
【００５５】
第１コース遅延ライン４１２は、第１遅延制御部４１１からの第１遅延イネーブル信号ＤＬ１＿ＥＮによって活性化されると、第１遅延制御部４１１からの第１遅延調整信号ＵＰＤＮ１を基にクロック入力信号ＥＣＬＫの遅延を調整するように構成されている。
【００５６】
第１ファイン遅延ライン４１３は、第１遅延制御部４１１からの第１遅延イネーブル信号ＤＬ１＿ＥＮによって活性化されると、第１遅延制御部４１１からの第１遅延調整信号ＵＰＤＮ１によって第１コース遅延ライン４１２からの出力信号の遅延チューニングを行うことによって、第１クロック信号ＩＮＴＣＬＫ１を生成するように構成されている。
【００５７】
また、図示のように、第２遅延ライン２２２は、第２遅延制御部４２１と、第２コース遅延ライン４２２と、第２ファイン遅延ライン４２３とを備えている。
【００５８】
第２遅延制御部４２１は、ＤＬＬ固定前には、第２直接位相感知部２６３から第２比較信号ＰＤ２を受けて、該信号を第２遅延調整信号ＵＰＤＮ２として出力すると共に、第２比較信号ＰＤ２を基に第２遅延イネーブル信号ＤＬ２＿ＥＮを生成するように構成されている。また、第２遅延制御部４２１は、第２比較信号ＰＤ２によりＤＬＬ固定を感知すると、第１遅延制御部４１１から第１遅延イネーブル信号ＤＬ１＿ＥＮ及び第１遅延調整信号ＵＰＤＮ１を受けて、これらの信号を各々第２遅延イネーブル信号ＤＬ２＿ＥＮ及び第２遅延調整信号ＵＰＤＮ２として出力するように構成されている。
【００５９】
第２コース遅延ライン４２２は、第２遅延制御部４２１からの第２遅延イネーブル信号ＤＬ２＿ＥＮによって活性化されると、第２遅延制御部４２１からの第２遅延調整信号ＵＰＤＮ２によってクロック入力信号ＥＣＬＫの遅延を調整するように構成されている。
【００６０】
第２ファイン遅延ライン４２３は、第２遅延制御部４２１からの第２遅延イネーブル信号ＤＬ２＿ＥＮによって活性化されると、第２遅延制御部４２１からの第２遅延調整信号ＵＰＤＮ２によって第２コース遅延ライン４２２からの出力信号の遅延チューニングを行うことによって、第２クロック信号ＩＮＴＣＬＫ２を生成するように構成されている。
【００６１】
上述した第１遅延ライン２２１、及び第２遅延ライン２２２の動作を説明するための動作テーブルを表１に示す。
【００６２】
【表１】
2004328721.tif 000003
第１遅延イネーブル信号ＤＬ１＿ＥＮ、及び第２遅延イネーブル信号ＤＬ２＿ＥＮは、それぞれ第１遅延ライン２２１、及び第２遅延ライン２２２において遅延チューニングを行うか否かを決定する信号である。ＤＬＬ固定後には、第１直接位相感知部２５３の出力である第１比較信号ＰＤ１の以前の出力値と現在の出力値とによって、第１遅延イネーブル信号ＤＬ１＿ＥＮ及び第２遅延イネーブル信号ＤＬ２＿ＥＮのいずれか一方だけが、第２論理段階（ＨＩＧＨ）に設定される。
【００６３】
ＤＬＬ回路は一旦動作を始めると継続的に第１遅延ライン２２１及び第２遅延ライン２２２を用いてチューニングを行う。本明細書では、このチューニングの際、連続する遅延調整ステップのうち、Ｎ番目に遅延を調整するステップにおいて、Ｎ−１番目に出力された第１比較信号ＰＤ１を以前の出力値、Ｎ番目に出力された第１比較信号ＰＤ１を現在の出力値と表現している。
【００６４】
第１遅延制御部４１１は、表１に示すように、ＤＬＬ固定後に、現在の第１比較信号ＰＤ１と以前の前記第１比較信号とを比較して、現在の第１比較信号ＰＤ１と以前の第１比較信号ＰＤ１とが同じである場合、第１遅延イネーブル信号ＤＬ１＿ＥＮ及び第２遅延イネーブル信号ＤＬ２＿ＥＮのいずれかの論理段階を変更する。本実施の形態では、第１遅延イネーブル信号ＤＬ１＿ＥＮ及び第２遅延イネーブル信号ＤＬ２＿ＥＮのうち、以前に第２論理段階（ＨＩＧＨ）となっていなかった方が、第２論理段階（ＨＩＧＨ）に設定され、残りは第１論理段階（ＬＯＷ）に設定される。第１遅延制御部４１１が、第２遅延イネーブル信号ＤＬ２＿ＥＮの論理段階を変更する場合、第２遅延イネーブル信号ＤＬ２＿ＥＮの論理段階を変更するように第２遅延制御部４２１を制御するとよい。
【００６５】
また、第１遅延制御部４１１は、ＤＬＬ固定後に、現在の第１比較信号ＰＤ１と以前の前記第１比較信号とを比較して、現在の第１比較信号ＰＤ１と以前の第１比較信号ＰＤ１とが互いに異なる場合、第１遅延イネーブル信号ＤＬ１＿ＥＮ及び第２遅延イネーブル信号ＤＬ２＿ＥＮのいずれかの論理段階を維持する。本実施の形態では、第１遅延イネーブル信号ＤＬ１＿ＥＮ及び第２遅延イネーブル信号ＤＬ２＿ＥＮのうち、以前に第２論理段階（ＨＩＧＨ）となっていた方が、再度、第２論理段階（ＨＩＧＨ）となるように制御される。これによって第１遅延ライン２２１、及び第２遅延ライン２２２を別々に制御する場合においても、各々のブロックから出力されるクロックである第１クロック信号ＩＮＴＣＬＫ１と第２クロック信号ＩＮＴＣＬＫ２との立ち上がりエッジが互いに遠くならないように維持し、常に一定間隔内に保つことができる。尚、第１遅延制御部４１１が、第２遅延イネーブル信号ＤＬ２＿ＥＮの論理段階を維持する場合、第２遅延イネーブル信号ＤＬ２＿ＥＮの論理段階を維持するように第２遅延制御部４２１を制御するとよい。
【００６６】
低ジッタ設計を実現するためには、以下のように、第１遅延ライン２２１、及び第２遅延ライン２２２に対して選択的に遅延を制御するとよい。
【００６７】
図４に示したように、第１遅延ライン２２１、及び第２遅延ライン２２２の内部には、第１コース遅延ライン４１２及び第２コース遅延ライン４２２、第１ファイン遅延ライン４１３及び第２ファイン遅延ライン４２３、及び第１遅延制御部４１１及び第２遅延制御部４２１が存在する。第１遅延制御部４１１及び第２遅延制御部４２１では、第１遅延イネーブル信号ＤＬ１＿ＥＮ及び第２遅延イネーブル信号ＤＬ２＿ＥＮが生成され、それぞれ第１コース遅延ライン４１２及び第２コース遅延ライン４２２、及び第１ファイン遅延ライン４１３及び第２ファイン遅延ライン４２３がそれぞれ制御される。ＤＬＬ固定前には、常に第１遅延イネーブル信号ＤＬ１＿ＥＮ及び第２遅延イネーブル信号ＤＬ２＿ＥＮの両方が第２論理段階（ＨＩＧＨ）となっており、常に第１コース遅延ライン４１２及び第２コース遅延ライン４２２の両方と、第１ファイン遅延ライン４１３及び第２ファイン遅延ライン４２３の両方とで遅延チューニングが行われる。しかし、一旦ＤＬＬ固定されると、第２直接位相感知部２６３はターンオフされ、第１直接位相感知部２５３からの信号だけで、第１遅延ライン２２１及び第２遅延ライン２２２の両方が制御される。この場合、一回に第１遅延ライン２２１及び第２遅延ライン２２２のいずれか１つに対してのみ遅延チューニングが行われるようになっている。すなわち、ＤＬＬ固定前では、第１比較信号ＰＤ１は第１遅延調整信号ＵＰＤＮ１として、第２比較信号ＰＤ２は第２遅延調整信号ＵＰＤＮ２として伝送されるが、ＤＬＬ固定後には、第２直接位相感知部２６３がターンオフされて第２比較信号ＰＤ２が有効でなくなる。そのため、第１比較信号ＰＤ１が第１遅延調整信号ＵＰＤＮ１として、また第２遅延調整信号ＵＰＤＮ２として伝送される。また、ＤＬＬ固定後には、第１遅延イネーブル信号ＤＬ１＿ＥＮ及び第２遅延イネーブル信号ＤＬ２＿ＥＮのうち、いずれか一方のみが第２論理段階（ＨＩＧＨ）となり、残りは第１論理段階（ＬＯＷ）となることが望ましい。第１遅延イネーブル信号ＤＬ１＿ＥＮが第２論理段階（ＨＩＧＨ）となると、第２遅延イネーブル信号ＤＬ２＿ＥＮを第１論理段階（ＬＯＷ）として、第１遅延ライン２２１では遅延チューニングが行われるが、第２遅延ライン２２２では遅延チューニングが行われないように制御するとよい。
【００６８】
図５Ａ及び図５Ｂは、図４に示した第１遅延ライン２２１、及び第２遅延ライン２２２の動作を説明するために、外部クロック信号ＥＸＴ＿ＣＬＫ、第１混合クロック信号ＩＮＴ＿ＣＬＫ、第１クロック信号ＩＮＴＣＬＫ１、及び第２クロック信号ＩＮＴＣＬＫ２の立ち上がりエッジの位置関係を模式的に示した図である。
【００６９】
図５Ａに示すように、Ｎ−１番目に第１混合クロック信号ＩＮＴ＿ＣＬＫが外部クロック信号ＥＸＴ＿ＣＬＫより位相が先行すると、第１比較信号ＰＤ１は遅延量を増加させる命令となり、これによって第２クロック信号ＩＮＴＣＬＫ２がＴＵＤ（第１ファイン遅延ライン４１３、及び第２ファイン遅延ライン４２３が有する一つのステップサイズ）だけ後にずれる。この際、Ｎ番目には第１混合クロック信号ＩＮＴ＿ＣＬＫが外部クロック信号ＥＸＴ＿ＣＬＫより位相が遅れる場合が発生する。この場合、第１比較信号ＰＤ１は、遅延量を減少させる命令となって伝達される。この場合、第１比較信号ＰＤ１は、以前値から現在値へと変化したので、Ｎ＋１番目の遅延調整は、第２クロック信号ＩＮＴＣＬＫ２で再度行われる。
【００７０】
従来の技術に係るＤＬＬ回路においては、このような場合、第１クロック信号ＩＮＴＣＬＫ１の遅延量を減少させると、第１クロック信号ＩＮＴＣＬＫ１及び第２クロック信号ＩＮＴＣＬＫ２の位相が互いに離れてしまう虞があった。
【００７１】
しかし、本発明の一実施の形態に係るＤＬＬ回路によれば、第１クロック信号ＩＮＴＣＬＫ１及び第２クロック信号ＩＮＴＣＬＫ２の位相が互いに離れてしまうのを防ぐことができる。
【００７２】
一方、図５Ｂは、Ｎ−１番目にある要因によって第１混合クロック信号ＩＮＴ＿ＣＬＫが外部クロック信号ＥＸＴ＿ＣＬＫより大きく先行した場合を示している。このような場合、２つの位相を再度合わせるため、Ｎ番目に第２クロック信号ＩＮＴＣＬＫ２の遅延量を増加させて、第２クロック信号ＩＮＴＣＬＫ２をＮ−１番目の場合よりＴＵＤだけ後にずらしても、第１クロック信号ＩＮＴＣＬＫ１及び第２クロック信号ＩＮＴＣＬＫ２を混合した第１混合クロック信号ＩＮＴ＿ＣＬＫが、依然として外部クロック信号ＥＸＴ＿ＣＬＫより先行している場合があり得る。
【００７３】
本発明の一実施の形態に係るＤＬＬ回路によれば、このような場合、第１比較信号ＰＤ１のＮ−１番目値とＮ番目値とが同一に遅延量を増加させる命令となるので、Ｎ＋１番目の調整時には、Ｎ番目に調整されなかった第１クロック信号ＩＮＴＣＬＫ１の遅延量が調整され、第１クロック信号ＩＮＴＣＬＫ１が後にずれるように制御される。
【００７４】
以上、本発明を、上述した実施の形態を例に説明したが、本発明は、上述した実施の形態として開示した範囲に限定されるものではない。本発明の技術的範囲内で多くの変更等が可能であり、それらも本発明の技術的範囲に属する。
【図面の簡単な説明】
【００７５】
【図１】従来の技術に係るデューティサイクル修正が可能なデジタルＤＬＬ回路を示すブロック図である。
【図２】本発明の一実施の形態に係るＤＬＬ回路を示すブロック図である。
【図３】図２に示したＤＬＬ回路における各信号のタイミングチャートである。
【図４】図２に示した第１遅延ライン、及び第２遅延ラインのより詳細な構成を示すブロック図である。
【図５Ａ】図４に示した第１遅延ライン、及び第２遅延ラインの動作を説明するために、外部クロック信号、第１混合クロック信号、第１クロック信号、及び第２クロック信号の立ち上がりエッジの位置関係を模式的に示した図である。
【図５Ｂ】図４に示した第１遅延ライン、及び第２遅延ラインの動作を説明するために、外部クロック信号、第１混合クロック信号、第１クロック信号、及び第２クロック信号の立ち上がりエッジの位置関係を模式的に示した図である。
【符号の説明】
【００７６】
２１０  バッファ
２２０  遅延ライン部
２３０  位相感知部
２４０  混合制御部
２５０  第１信号処理部
２５１  第１位相混合部
２５２  第１遅延モデル部
２５３  第１直接位相感知部
２６０  第２信号処理部
２６１  第２位相混合部
２６２  第２遅延モデル部
２６３  第２直接位相感知部
４１１  第１遅延制御部
４１２  第１コース遅延ライン
４１３  第１ファイン遅延ライン
４２１  第２遅延制御部
４２２  第２コース遅延ライン
４２３  第２ファイン遅延ライン
ＥＸＴ＿ＣＬＫ  外部クロック信号
ＥＣＬＫ  クロック入力信号
ＩＮＴＣＬＫ１  第１クロック信号
ＩＮＴＣＬＫ２  第２クロック信号
ＩＮＴ＿ＣＬＫ  第１混合クロック信号
ＩＮＴＣＬＫ２´  第２混合クロック信号
ＩＣＬＫ１  第１補償クロック信号
ＩＣＬＫ２  第２補償クロック信号
ＰＤ１  第１比較信号
ＰＤ２  第２比較信号
ＵＰＤＮ１  第１遅延調整信号
ＤＬ１＿ＥＮ  第１遅延イネーブル信号
ＵＰＤＮ２  第２遅延調整信号
ＤＬ２＿ＥＮ  第２遅延イネーブル信号
ｏｎ＿ｏｆｆ  オン／オフ信号
【図１】
2004328721.tif 000004
【図２】
2004328721.tif 000005
【図３】
2004328721.tif 000006
【図４】
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【図５Ａ】
2004328721.tif 000008
【図５Ｂ】
2004328721.tif 000009