(57)【要約】【課題】ｐｎ接合分離による素子間の分離性能を評価する半導体装置及びその評価方法を提供する。【解決手段】ｐ型半導体基板のｐ型エピタキシャル層の表面からｎ型埋め込み層３に達するよう少なくとも２箇所にｎ型拡散層（ＩＣ本体の分離層と同工程で形成される）４０，４１を形成する。この２箇所の拡散層４０、４１間に電圧Ｖを印加し電流Ｉを測定し、Ｖ／Ｉ＝直列抵抗Ｒｉｓｏとして（拡散層×２＋埋込層）の抵抗値を求め、ＩＣ本体の分離層と埋め込み層とからなる分離領域の接触形成状態（分離性能）を電気的に評価をする。【選択図】              図１
2004158535.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に第１及び第２のいずれか一方の導電型のエピタキシャル層を形成し、前記半導体基板と前記エピタキシャル層との界面に第１及び第２のいずれか一方の導電型の高濃度埋め込み層を形成し、前記エピタキシャル層表面から前記埋め込み層に到達する前記埋め込み層と同じ導電型の拡散層を形成するとともに前記拡散層を前記エピタキシャル層の表面で所定の距離を隔てて少なくとも２箇所に形成し、前記拡散層と前記埋め込み層とからなる分離領域を形成することを特徴とする半導体装置。
【請求項２】
前記半導体基板は第１及び第２のいずれか一方の導電型であることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記拡散層間に電圧を印加し前記拡散層間に流れる電流により、前記拡散層と前記埋め込み層との抵抗の総和からなる直列抵抗を求めることを特徴とする請求項１又は２記載の半導体装置の評価方法。
【請求項４】
前記直列抵抗の抵抗値により前記分離領域の形成状態を評価することを特徴とする請求項３記載の半導体装置の評価方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、埋め込みエピタキシャル半導体基板を用いたｐｎ接合分離の分離状態を評価する半導体装置及びその評価方法に関する。
【０００２】
【従来の技術】
近年、半導体素子分離技術の進歩により、高耐圧デバイスと低耐圧デバイスとを同一半導体基板上に集積したパワーＩＣ（パワー集積回路）の開発が盛んに行われている。特に、高耐圧デバイスを出力デバイスとして１チップ上に多数搭載したパワーＩＣも実現されており、その代表例としてプラズマディスプレイパネルドライバー用ＩＣや三相モータ駆動用インバータＩＣなどが挙げられる。
素子分離技術の一つである、埋め込みエピタキシャル基板上のｐｎ接合分離技術は、パワーＩＣの分野において１９８０年代から適用されており、その製品実績も多い。
【０００３】
従来の技術において、図６は埋め込みエピタキシャル基板上にｐｎ接合分離技術を用いた半導体装置の断面図である。
Ｐ型半導体基板１の表面上にｐ型エピタキシャル層２を形成する。Ｐ型半導体基板１とｐ型エピタキシャル層２との界面には部分的にｎ型埋め込み層３が形成されている。この埋め込み層３はエピタキシャル層２の成長前に半導体基板１の所望の領域にｎ型不純物を導入し、エピタキシャル層２の成長と同時に形成される。エピタキシャル層２の形成後、エピタキシャル層２を、ｎ型分離層４によって形成すべき半導体領域に分割する。この分離層４は素子を構成する他の拡散層と同様にイオン注入と熱拡散によって形成される。そして、分離層４は埋め込み層３に到達しており、分離層４および埋め込み層３によって囲まれた素子形成領域５２が形成される。（これに関連する文献として、たとえば、特許文献１、特許文献２参照。）。
【０００４】
ｐ型半導体基板１はｐ型エピタキシャル層２と部分的に接続しているため、ｐ型半導体基板１にはｐ型エピタキシャル層２に形成された素子の電圧が印加される。分離層４には端子２０４を通して電圧が印加される。印加される電圧はｐ型エピタキシャル層２との接合が逆バイアスされるように選ばれる。ｎ型埋め込み層３の電位は分離層４の電位と等しいため、ｎ型埋め込み層３とｐ型エピタキシャル層２との接合、及びｎ型埋め込み層３とｐ型半導体基板１との接合も逆バイアスされることになる。これにより、素子形成領域５２内部の電圧変化が、ｎ型の分離層４及び埋め込み層３と、ｐ型のエピタキシャル層２及び半導体基板１とで形成される接合で吸収されることになり、電圧変化の影響が隣接する素子形成領域５３に及ばないようになっている。素子形成領域５２に横型ｐチャネル型ＭＯＳＦＥＴが、素子形成領域５３にＣＭＯＳがそれぞれ形成されている。
【０００５】
なお、分離層４の電圧はこの図６のように個別に設けられた端子から印加する場合や、素子に印加される電圧が素子を形成する拡散層を介して印加される場合がある。
【０００６】
【特許文献１】
特開平８−３３０３２３号公報  （第３−６頁、図１，図２）
【特許文献２】
特開平１１−２５１４４７号公報  （第２−５頁、図２、図３）
【０００７】
【発明が解決しようとする課題】
上記の分離層４は確実に埋め込み層３に到達しなければならない。もし、分離層４の拡散が不十分であった場合あるいはエピタキシャル層２が厚くなった場合には、分離層４は埋め込み層に到達せず未接触となる。この未接触の状況が発生すると、横型ｐチャネル型ＭＯＳＦＥＴの素子形成領域５２とＣＭＯＳ回路形成領域５３の間がｐ型エピタキシャル層を介してショートされることになる。その結果、素子間分離はおこなわれず、横型ｐチャネル型ＭＯＳＦＥＴの素子形成領域５２からＣＭＯＳ回路形成領域５３に過大な電流が流れ、ＩＣの機能が失われる。
【０００８】
したがって、埋め込みエピタキシャル層を用いたｐｎ接合分離方式ではエピタキシャル層の厚さの管理と分離層形成の管理とが重要である。両形成プロセスとも個々のシート抵抗で管理する手法が一般的に用いられる。
現状では、分離層が埋め込み層に到達していることを電気的に評価する手法はない。そのため、分離層と埋め込み層とによって形成される分離領域の形成状態を評価する場合、ＩＣの特性評価の結果から間接的に判断している。この方法では、ＩＣの特性評価に異常が現れるたびにチップの断面観察を行い、分離領域の形成状態を確認しなければならない。しかし、この断面観察には基板のへき開と化学処理が必要となるために多大な作業時間を要し、かつ、作業が複雑であるため、分離領域の形成状態の良否をＩＣの異常解析に反映できるまでに時間がかかる。さらに、断面観察を毎流動ロット行うことは現実的に不可能なため、分離領域の形成状態のトレンド管理を行うことができないという問題があった。
【０００９】
以上の背景から、埋め込みエピタキシャル層を有する半導体基板のｐｎ接合分離方式では、分離層と埋め込み層とによって形成される分離領域の形成状態を電気的に評価することができる手法の確立が必要になっていた。
この発明の目的は、素子間分離を行う拡散層（分離層）と埋め込み層とからなる分離領域の接触状態を電気的に評価する半導体装置及びその評価方法を提供する。
【００１０】
【課題を解決するための手段】
この発明は上記の目的を解決するために、半導体基板上に第１及び第２のいずれか一方の導電型のエピタキシャル層を形成し、前記半導体基板と前記エピタキシャル層との界面に第１及び第２のいずれか一方の導電型の高濃度埋め込み層を形成し、前記エピタキシャル層表面から前記埋め込み層に到達する前記埋め込み層と同じ導電型の拡散層を形成するとともに前記拡散層を前記エピタキシャル層の表面で所定の距離を隔てて少なくとも２箇所に形成し、前記拡散層と前記埋め込み層とからなる分離領域を形成する。また、前記半導体基板は第１及び第２のいずれか一方の導電型であることでよい。さらに、前記拡散層間に電圧を印加し、前記拡散層間に流れる電流により前記拡散層と前記埋め込み層とからなる直列抵抗を求めることでよい。  さらに、前記直列抵抗の抵抗値により前記分離領域の形成状態を評価することでよい。
【００１１】
これにより、拡散層と埋め込み層とで形成される分離領域の形成状態は、これら各層の抵抗分の総和となる直列抵抗の抵抗値としてモニタリングすることができるので、ｐｎ接合分離の分離性能の電気的な評価を容易に行うことができる。
【００１２】
【発明の実施の形態】
図１は本発明の実施の形態を示す半導体装置１００の断面図である。なお、以下の説明は図１の各層の導電型を反転させた場合についても成り立つ。
図１についての説明をする。半導体装置１００は、Ｐ型半導体基板１の表面上に比抵抗約６０Ω・ｃｍで厚さ１３μｍのｐ型エピタキシャル層２を形成し、ｐ型半導体基板１とｐ型エピタキシャル層２との界面に部分的に例えば厚さ約１５μｍでピーク濃度５×１０１８／ｃｍ３のｎ型埋め込み層３を形成する。エピタキシャル層２の表面から埋め込み層３に到達するよう表面濃度例えば２．５×１０１６／ｃｍ３のｎ型拡散層４０，４１をそれぞれ（２箇所）形成する。この拡散層４０，４１は埋め込み層３と同一導電型のものである。拡散層４０，４１はＩＣ（集積回路）本体の分離層例えば図６の分離層４を形成する工程で同時に形成されるものである。
【００１３】
２つのｎ型拡散層４０，４１は、互いに接触することがないように所定（一定）の距離を隔てて形成されている。それぞれのｎ型拡散層４０，４１には電極１０，１１が形成されており、これらの電極１０，１１から端子２００，２０１がそれぞれ引き出されている。
これらの各層は、実際のＩＣ（集積回路）本体の製造工程においてそれぞれ対応する工程で同時に形成されるもので、以下に示す実施の形態においても同様である。
図２は、図１に示す断面図の平面パターン図である。Ｐ型エピタキシャル層２のパターン内に点線で囲まれたｎ型埋め込み層３のパターンが形成されており、この埋め込み層３のパターン上で所定（一定）の距離Ｌを隔てて２つのｎ型拡散層４０，４１のパターンが形成されている。ｎ型拡散層４０，４１上に電極１０，１１がそれぞれ形成されている。
【００１４】
２つのｎ型拡散層４０，４１とｎ型埋め込み層層３とによって形成される分離領域の形成状態は、拡散層４０，４１と埋め込み層３とが接触することによって形成されるこれら各層の抵抗分の総和としての直列抵抗により評価すれば良い。そのために、２つの拡散層４０，４１は所定（一定）の距離を隔てて形成し、２つの拡散層４０，４１を決して接触させてはならない。また、拡散層４０，４１の拡散窓はこれら拡散層の拡散後に必ず埋め込み層３に接触する領域内に形成しなければならない。図２に示す拡散層４０，４１のパターンを埋め込み層３のパターン内に形成しておけばよい。
【００１５】
ここで、拡散層の平面パターンのサイズは例えば１２μｍ×４０μｍであり、拡散層４０と拡散層４１との距離は例えば１００μｍである。埋め込み層３のサイズは例えば１４４μｍ×６０μｍである。
図１及び図２を用いて、本発明の半導体装置の拡散層と埋め込み層とからなる分離領域の形成状態を電気的に評価する方法を説明する。
拡散層４０の端子２００に電圧Ｖ（図示していない）例えば０．５Ｖを印加し、拡散層４１の端子２０１をグランド電位に固定する。この電圧Ｖの印加により、拡散層４０から埋め込み層３を通して拡散層４１に電流Ｉ（図示していない）が流れる。この電流Ｉを測定し，Ｖ／Ｉすることにより、２つの拡散層４０，４１と埋め込み層３とによって形成される直列抵抗Ｒｉｓｏを求める。すなわち、拡散層４０の抵抗分をＲ４０、拡散層４１の抵抗分をＲ４１、埋め込み層３の抵抗分をＲ３、とすると、直列抵抗Ｒｉｓｏは、
Ｒｉｓｏ＝Ｒ４０＋Ｒ３＋Ｒ４１＝Ｖ／Ｉ
として求めることができる。
【００１６】
拡散層の抵抗分Ｒ４０，Ｒ４１の抵抗値はその拡散深さに依存するので、上記で得られる直列抵抗Ｒｉｓｏは拡散層４０，４１の拡散深さ、エピタキシャル層２の厚さに依存することになる。したがって、この直列抵抗Ｒｉｓｏをモニタリングすることにより、拡散層４０，４１の埋め込み層３への到達度合い、すなわち分離領域の形成状態を評価することができる。
図３は図１に示す拡散層が埋め込み層に未到達の場合の半導体装置１０１の断面図である。図１と同一のものには同一の符号を附しその説明を省略する。
図３に示す半導体装置１０１の断面図において、拡散層４０，４１が埋め込み層３に到達していない点で図１に示す断面図と相違する。この場合、例えば厚さ１３μｍのエピタキシャル層２に拡散深さ５μｍの拡散層４０，４１が形成されている。拡散層４０，４１と埋め込み層３との間にエピタキシャル層２の残り部分２Ａ，２Ｂがそれぞれ存在する。この２Ａ，２Ｂの抵抗分Ｒ２０，Ｒ２１がそれぞれ直列に加算される。すなわち、
直列抵抗Ｒｉｓｏ＝Ｒ４０＋Ｒ３＋Ｒ４１＋Ｒ２０＋Ｒ２１
である。抵抗分Ｒ２０，Ｒ２１は、ｐ型エピタキシャル層２の抵抗分であるため、ｎ型の拡散層４０，４１から眺めると抵抗分Ｒ２０，Ｒ２１は無限大とみなされる。よって、この場合、端子２００と端子２０１との間の直列抵抗Ｒｉｓｏは極端に大きな抵抗値を示す。
【００１７】
図４は図１に示す半導体装置のエピタキシャル層の厚さと直列抵抗Ｒｉｓｏとの関係を示す図である。この関係図は拡散層４０，４１（図６の分離層４と同一の工程で形成される）の拡散深さを一定と仮定している。なお、直列抵抗Ｒｉｓｏの値は拡散層の形成状態で変化するため、定性的に表している。図４を見ると、拡散層の拡散深さを一定としているので、横軸のエピタキシャル層の厚さが増加して拡散層と埋め込み層との接触程度が弱くなるほど、縦軸の直列抵抗Ｒｉｓｏは増加する。エピタキシャル層の厚さが拡散層の拡散深さより厚くなる臨界厚（ｔｃｒ）を越えると、直列抵抗Ｒｉｓｏは急激に上昇する。このことを踏まえ、直列抵抗Ｒｉｓｏの上限を規定することで、分離領域の形成状態を選別することができる。図４にこの規定値Ｒｃｒの一例を示す。
【００１８】
図５は他の実施の形態を示す平面パターン図である。図２と同一のものには同一の符号を附しその説明を省略する。
図５においては平面的に互いに接触することのない２つの拡散層４２，４３を埋め込み層３に達するようそれぞれ形成する。そして、拡散層４２上に電極１２、１３を形成し、拡散層４３上に電極１４，１５を形成する。この場合の断面は図１あるいは図３に示すものと同様である。
これら４つの電極によりケルビン法（四端子法）を用いて拡散層と埋め込み層とで形成される直列抵抗Ｒｉｓｏをモニタリングすることができる。例えば、電極１２と１５との電極間に定電流Ｉを流し、電極１３と１４との電位差Ｖを測定することにより、直列抵抗Ｒｉｓｏをモニタリングすることができる。この方法では、図２の方法に比べて、より正確に直列抵抗Ｒｉｓｏをモニタリングすることが可能である。この直列抵抗Ｒｉｓｏの抵抗値から分離層と埋め込み層とで形成される分離領域の形成状態を電気的に評価し確認することができる。
【００１９】
なお、図２、図５に示す平面パターン図は一例であり、上記の条件を満たせば他のパターンでもよい。
以上のように、本発明の半導体装置を例えばＩＣ本体の一部あるいはスクライブライン内に搭載しておき、この拡散層、埋め込み層の各抵抗分の総和としての直列抵抗Ｒｉｓｏをモニタリングすることで、ＩＣ本体の分離層と埋め込み層との接触程度、すなわち分離層と埋め込み層とによって形成される分離領域の形成状態を電気的に評価し確認することが可能になる。
本発明の半導体装置は、以上に示した実施の形態に限定されるものではなく、例えば、図１において、ｐ型半導体１上のｐ型エピタキシャル層２のかわりにｎ型エピタキシャル層を用いてもよい。この場合、ｎ型拡散層がｎ型埋め込み層に到達している場合とそうでない場合（ｎ型エピタキシャル層の抵抗分が追加される）とでは直列抵抗Ｒｉｓｏの抵抗値に差異を生じるので、ＩＣ本体の分離層と埋め込み層との接触程度、すなわち分離層と埋め込み層とによって形成される分離領域の接触形成状態を電気的に評価し確認することが可能となる。また、拡散層と埋め込み層との導電型をｐ型とすることも考えられる。
【００２０】
さらに、ｎ型半導体基板上に、ｐ型エピタキシャル層及びｎ型エピタキシャル層のいずれか一方を形成し、埋め込み層とこれに到達する少なくとも２つの拡散層とが共に同じ導電型で構成されるようにしてもよい。この場合、例えば、ｐ型の拡散層間に電圧例えば０．３Ｖを印加して電流Ｉを測定し、これより拡散層間の直列抵抗Ｒｉｓｏを求め、ＩＣ本体の分離層と埋め込み層との接触程度、すなわち分離層と埋め込み層とによって形成される分離領域の形成（接触）状態を電気的に評価し確認することが可能となる。
以上のように、ＩＣ本体の分離層と埋め込み層との接触形成状態について述べたが、この他に埋め込み層と接触するように形成される層例えばウエル層などについても本発明を適用することは可能である。
【００２１】
【発明の効果】
この発明によれば、埋め込み層に達するよう形成される拡散層間の直列抵抗をモニタリングすることにより、ＩＣ（集積回路）本体の分離層と埋め込み層とからなる分離領域の形成状態の電気的な評価を容易に行うことができる。その結果、分離領域の形成状態の評価において、従来のような基板のへき開による断面観察を必要としないので大幅な時間短縮を図ることができる。また、分離領域の形成状態の電気的な評価を容易に行えるので流動ロット毎の評価が可能となり、トレンド管理も容易に行うことができる。
【図面の簡単な説明】
【図１】本発明の実施の形態を示す半導体装置の断面図
【図２】図１に示す半導体装置の平面パターン図
【図３】図１に示す拡散層が埋め込み層に未到達の場合の半導体装置の断面図
【図４】直列抵抗Ｒｉｓｏとエピタキシャル層の厚さとの関係を示す図
【図５】本発明の他の実施の形態を示す半導体装置の平面パターン図
【図６】埋め込みエピタキシャル層を有する半導体基板にｐｎ接合分離のパワーＩＣを形成した場合の素子の断面図
【符号の説明】
１                        ｐ半導体基板
２                ｐ型エピタキシャル層
３              ｎ埋め込み層
４０，４１，４２，４３      ｎ型拡散層
１０，１１，１２，１３，１４，１５    電極
１００，１０１      半導体装置
２００，２０１，２０４      端子
Ｒ３                埋め込み層の抵抗分
Ｒ２０，Ｒ２１      エピタキシャル層の残り部分の抵抗分
Ｒ４０，Ｒ４１，Ｒ４２，Ｒ４３      拡散層の抵抗分
Ｒｉｓｏ            直列抵抗
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
2004158535.tif 000007
【図６】
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