(57)【要約】【課題】レート変換部を備えた従来のデジタル信号処理装置では、クロックに同期して出力信号を出力するため、出力信号にジッタが発生してしまう。このような出力信号に含まれるジッタを低減すること。【解決手段】信号処理部１１２の出力レートを観測するためのレート観測部１０３と、出力タイミングを調整するタイミング調整部１０６とを出力部１０２に設ける。読み出しタイミング生成部１０７はレート観測部１０３の観測結果を基に読出しタイミング制御信号を生成し、この読出しタイミング制御信号を記憶部（ＦＩＦＯ）１１１の読出し制御に使用する。【選択図】　　　　図１
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【特許請求の範囲】
【請求項１】
レート変換部と、出力部と、クロック生成部と、を備え、第１の速度の入力信号を前記レート変換部に入力し、前記レート変換部は入力信号を第２の速度の変換信号に変換して出力し、前記変換信号を前記出力部に入力し、前記出力部は出力信号を出力し、前記クロック生成部は前記レート変換部に第１のクロックと前記出力部に第２のクロックを供給するデジタル信号処理装置であって、前記レート変換信号のジッタ量を前記出力部で低減し前記出力信号とすることを特徴とするデジタル信号処理装置。
【請求項２】
レート変換部と、信号処理部と、出力部と、クロック生成部と、を備え、第１の速度の入力信号を前記レート変換部に入力し、前記レート変換部は入力信号を第２の速度の変換信号に変換して出力し、前記変換信号を前記信号処理部に入力し、前記信号処理部はタイミング信号１とデータ信号を出力し、前記タイミング信号１と前記データ信号を前記出力部に入力し、前記出力部は出力信号を出力し、前記クロック生成部は前記レート変換部に第１のクロックと前記出力部に第２のクロックと前記信号処理部に第３のクロックを供給するデジタル信号処理装置であって、前記データ信号のジッタ量を前記出力部で低減し前記出力信号とすることを特徴とするデジタル信号処理装置。
【請求項３】
前記第１のクロックの周波数が、前記第２のクロックの周波数より小さいことを特徴とする請求項１又は２記載のデジタル信号処理装置。
【請求項４】
前記出力部はレート観測部とタイミング調整部で構成され、前記レート観測部に前記タイミング信号１を入力し、前記レート観測部は前記タイミング信号１から前記データ信号のバースト長を逐次測定し、前記バースト長の観測結果である観測バースト長と、前記観測バースト長が更新されたことを示すバースト長更新信号とを出力し、前記タイミング信号１と前記データ信号と前記観測バースト長と前記バースト長更新信号とを前記タイミング調整部に入力し、前記タイミング調整部は前記出力信号を出力することを特徴とする請求項３記載のデジタル信号処理装置。
【請求項５】
前記タイミング調整部は読出しタイミング生成部と記憶部を備え、前記読出しタイミング生成部は前記観測バースト長と前記バースト長更新信号と前記タイミング信号１から読出しタイミング信号を生成し、前記記憶部は前記タイミング信号１に基づいて入力された前記データ信号を記憶し、前記読出しタイミング信号に従って、記憶した順番に前記データ信号を読み出して出力信号とするＦＩＦＯメモリであることを特徴とする請求項４記載のデジタル信号処理装置。
【請求項６】
前記読出しタイミング生成部は、遅延制御カウンタと、遅延量カウンタと、遅延部を備え、前記遅延制御カウンタは前記観測バースト長と前記バースト長更新信号に基づいて動作し、前記遅延量カウンタは前記遅延制御カウンタの出力と前記バースト長更新信号に基づいて遅延量を決定し、前記遅延部は前記遅延量カウンタで示された遅延量だけ前記タイミング信号１を遅らせて前記読出しタイミング信号として出力することを特徴とする請求項５記載のデジタル信号処理装置。
【請求項７】
前記遅延制御カウンタは、前記バースト長更新信号でリセットされ、あるいは、［（観測バースト長−ｎ）；ｎは１以上の整数］でカウントしたらリセットされる動作を繰り返し、前記遅延量カウンタは前記バースト長更新信号でリセットされ、前記遅延制御カウンタの値が（観測バースト長−ｎ）になるとカウント動作を行うことを特徴とする請求項６記載のデジタル信号処理装置。
【請求項８】
前記レート観測部は、バースト長カウンタとバースト長メモリで構成され、前記バースト長カウンタは前記タイミング信号１のバースト長をカウントし、カウントした前記バースト長とその更新タイミングであるバースト長更新信号を出力し、前記バースト長メモリに前記バースト長と前記バースト長更新信号を入力し、前記バースト長メモリは前記バースト長更新信号に従って前記バースト長を保持して前記観測バースト長として出力することを特徴とする請求項４記載のデジタル信号処理装置。
【請求項９】
前記信号処理部は、制御部とメモリとを備え、前記タイミング調整部は読出しタイミング生成部を備え、読出しタイミング生成部は前記観測バースト長と前記バースト長更新信号と前記タイミング信号１から読出しタイミング信号を生成し、前記読出しタイミング信号を前記制御部に入力し、前記制御部は前記メモリからの読出しタイミングを前記読出しタイミング信号に基づいて制御することを特徴とする請求項４記載のデジタル信号処理装置。
【請求項１０】
レート変換部と、信号処理部と、出力部と、クロック生成部と、を備え、第１の速度の入力信号を前記レート変換部に入力し、前記レート変換部に前記第１の速度と第２の速度の比を示すレート設定信号１を入力し、前記レート変換部は入力信号を第２の速度の変換信号に変換して出力し、前記変換信号を前記信号処理部に入力し、前記信号処理部はタイミング信号１とデータ信号を出力し、前記タイミング信号１と前記データ信号とレート設定信号２を前記出力部に入力し、前記出力部は出力信号を出力し、前記クロック生成部は前記レート変換部に第１のクロックと前記出力部に第２のクロックと前記信号処理部に第３のクロックを供給するデジタル信号処理装置であって、前記データ信号のジッタ量を前記出力部で低減し前記出力信号とすることを特徴とするデジタル信号処理装置。
【請求項１１】
前記出力部は、バーストタイミング生成部と読出しタイミング生成部と記憶部を備え、前記バーストタイミング生成部は前記レート設定信号２を基にバースト長とバースト長更新信号を生成して出力し、前記読出しタイミング生成部は、前記バースト長と前記バースト長更新信号と前記タイミング信号１から読出しタイミング信号を生成し、前記記憶部は前記タイミング信号１に基づいて前記データ信号を記憶し、前記読出しタイミング信号に従って、記憶した順番に前記データ信号を読み出して出力信号とするＦＩＦＯメモリであることを特徴とする請求項１０記載のデジタル信号処理装置。
【請求項１２】
前記レート設定信号１と前記レート設定信号２が同一であることを特徴とする請求項１０記載のデジタル信号処理装置。
【請求項１３】
レート変換ステップと、出力ステップと、クロック生成ステップと、を備え、第１の速度の入力信号を前記レート変換ステップに入力し、前記レート変換ステップは入力信号を第２の速度の変換信号に変換して出力し、前記変換信号を前記出力ステップに入力し、前記出力ステップは出力信号を出力し、前記クロック生成ステップは前記レート変換ステップに第１のクロックと前記出力部に第２のクロックを供給するデジタル信号処理方法であって、前記レート変換信号のジッタ量を前記出力部で低減し前記出力信号とすることを特徴とするデジタル信号処理方法。
【請求項１４】
レート変換ステップと、信号処理ステップと、出力ステップと、クロック生成ステップと、を備え、第１の速度の入力信号を前記レート変換ステップに入力し、前記レート変換ステップは入力信号を第２の速度の変換信号に変換して出力し、前記変換信号を前記信号処理ステップに入力し、前記信号処理ステップはタイミング信号１とデータ信号を出力し、前記タイミング信号１と前記データ信号を前記出力ステップに入力し、前記出力ステップは出力信号を出力し、前記クロック生成ステップは前記レート変換ステップに第１のクロックと前記出力ステップに第２のクロックと前記信号処理ステップに第３のクロックを供給するデジタル信号処理方法であって、前記データ信号のジッタ量を前記出力ステップで低減し前記出力信号とすることを特徴とするデジタル信号処理方法。
【請求項１５】
前記第１のクロックの周波数が、前記第２のクロックの周波数より小さいことを特徴とする請求項１３又は１４記載のデジタル信号処理方法。
【請求項１６】
前記出力ステップはレート観測ステップとタイミング調整ステップで構成され、前記レート観測ステップに前記タイミング信号１を入力し、前記レート観測ステップは前記タイミング信号１から前記データ信号のバースト長を逐次測定し、前記バースト長の観測結果である観測バースト長と、前記観測バースト長が更新されたことを示すバースト長更新信号とを出力し、前記タイミング信号１と前記データ信号と前記観測バースト長と前記バースト長更新信号とを前記タイミング調整ステップに入力し、前記タイミング調整ステップは前記出力信号を出力することを特徴とする請求項１５記載のデジタル信号処理方法。
【請求項１７】
前記タイミング調整ステップは読出しタイミング生成ステップと記憶ステップを備え、前記読出しタイミング生成ステップは前記観測バースト長と前記バースト長更新信号と前記タイミング信号１から読出しタイミング信号を生成し、前記記憶ステップは前記タイミング信号１に基づいて入力された前記データ信号を記憶し、前記読出しタイミング信号に従って、記憶した順番に前記データ信号を読み出して出力信号とするＦＩＦＯ動作をする処理であることを特徴とする請求項１６記載のデジタル信号処理方法。
【請求項１８】
前記読出しタイミング生成ステップは、遅延制御カウントステップと、遅延量カウントステップと、遅延ステップを備え、前記遅延制御カウントステップは前記観測バースト長と前記バースト長更新信号に基づいて動作し、前記遅延量カウントステップは前記遅延制御カウントステップの出力と前記バースト長更新信号に基づいて遅延量を決定し、前記遅延ステップは前記遅延量カウントステップで示された遅延量だけ前記タイミング信号１を遅らせて前記読出しタイミング信号として出力することを特徴とした請求項１７記載のデジタル信号処理方法。
【請求項１９】
前記遅延制御カウントステップは前記バースト長更新信号でリセットされ、あるいは、〔（観測バースト長−ｎ）；ｎは０以上の整数〕までカウントしたらリセットされる動作を繰り返し、前記遅延量カウントステップは前記バースト長更新信号でリセットされ、前記遅延制御カウントステップの値が（観測バースト長−ｎ）になるとカウント動作を行うことを特徴とする請求項１８記載のデジタル信号処理方法。
【請求項２０】
前記レート観測ステップはバースト長カウントステップとバースト長記憶ステップで構成され、前記バースト長カウントステップは前記タイミング信号１のバースト長をカウントし、カウントした前記バースト長とその更新タイミングであるバースト長更新信号を出力し、前記バースト長記憶ステップに前記バースト長と前記バースト長更新信号を入力し、前記バースト長記憶ステップは前記バースト長更新信号に従って前記バースト長を保持して前記観測バースト長として出力することを特徴とする請求項１６記載のデジタル信号処理方法。
【請求項２１】
前記信号処理ステップは制御ステップとメモリステップを備え、前記タイミング調整ステップは読出しタイミング生成ステップを備え、読出しタイミング生成ステップは前記観測バースト長と前記バースト長更新信号と前記タイミング信号１から読出しタイミング信号を生成し、前記読出しタイミング信号を前記制御ステップに入力し、前記制御ステップは前記メモリステップからの読出しタイミングを前記読出しタイミング信号に基づいて制御することを特徴とする請求項１６記載のデジタル信号処理方法。
【請求項２２】
レート変換ステップと、信号処理ステップと、出力ステップと、クロック生成ステップと、を備え、第１の速度の入力信号を前記レート変換ステップに入力し、前記レート変換ステップに前記第１の速度と第２の速度の比を示すレート設定信号１を入力し、前記レート変換ステップは入力信号を第２の速度の変換信号に変換して出力し、前記変換信号を前記信号処理ステップに入力し、前記信号処理ステップはタイミング信号１とデータ信号を出力し、前記タイミング信号１と前記データ信号とレート設定信号２を前記出力ステップに入力し、前記出力ステップは出力信号を出力し、前記クロック生成ステップは前記レート変換ステップに第１のクロックと前記出力ステップに第２のクロックと前記信号処理ステップに第３のクロックを供給するデジタル信号処理方法であって、前記データ信号のジッタ量を前記出力ステップで低減し前記出力信号とすることを特徴とするデジタル信号処理方法。
【請求項２３】
前記出力ステップはバーストタイミング生成ステップと読出しタイミング生成ステップと記憶ステップを備え、前記バーストタイミング生成ステップは前記レート設定信号２を基にバースト長とバースト長更新信号を生成して出力し、前記読出しタイミング生成ステップは前記バースト長と前記バースト長更新信号と前記タイミング信号１から読出しタイミング信号を生成し、前記記憶ステップは前記タイミング信号１に基づいて前記データ信号を記憶し、前記読出しタイミング信号に従って、記憶した順番に前記データ信号を読み出して出力信号とするＦＩＦＯ動作をする処理であることを特徴とする請求項２２記載のデジタル信号処理方法。
【請求項２４】
前記レート設定信号１と前記レート設定信号２が同一であることを特徴とする請求項２２記載のデジタル信号処理方法。
【発明の詳細な説明】
【０００１】
【発明に属する技術分野】
本発明は、速度変換を伴うレート変換動作によりジッタが発生するデジタル信号処理において、当該ジッタを低減するデジタル信号処理装置及びデジタル信号処理方法に関するものである。
【０００２】
【従来の技術】
信号の速度変換を伴うレート変換動作を行うレート変換部を備えた従来のデジタル信号処理装置の動作に関して説明する。図６はレート変換部を備えた従来のデジタル信号処理装置の構成図である。図５において、デジタル信号処理装置はレート変換部５０１、信号処理部５０２、クロック生成部５０３を含んで構成される。クロック生成部５０３はクロック１（ＣＬＫ１）をレート変換部５０１に供給する。レート変換部５０１はクロック１の立ち上がりエッジに同期して動作する。クロック生成部５０３はレート変換部５０１から受け取った変換タイミング信号（ＴＳ０）を基にクロック３（ＣＬＫ３）を生成し、信号処理部５０２に供給する。
【０００３】
信号処理部５０２はクロック３の立ち上がりエッジに同期して動作する。レート変換部５０１は第１の速度（Ｒ１）の入力信号を入力し、変換レート設定にしたがって、当該入力信号を第２の速度（Ｒ２）に変換する。そしてレート変換部５０１は、変換信号として出力すると共に、変換信号の変換タイミング信号をクロック生成部５０３に出力する。信号処理部５０２は、例えばデジタル復調処理や誤り訂正処理などを変換信号に対して施し、その結果を出力信号として出力する。
【０００４】
図７にレート変換動作の一例を示す。この例においては、変換レート設定を６／７としている。図６（ａ）に示すクロック１の立ち上がりエッジのタイミングを、図６（ｂ）に示すように入力信号のタイミング信号とする。このタイミング信号に基づいて図６（ｃ）に示すような入力信号がレート変換部５０１に入力される。レート変換部５０１は入力された変換レート設定に従って、入力信号の６／７の速度の変換信号を生成する。
【０００５】
この際、理想的には図６（ｄ）に示す変換タイミング信号で、図６（ｅ）に示すような変換信号を生成して出力すべきである。しかし、レート変換部５０１はクロック１の立ち上がりエッジに同期して動作しているので、クロック１の立ち上がりエッジのタイミングのうち、いずれかのタイミングでしか変換信号を出力できない。そこで、実際には、図６（ｅ）の理想的な変換信号を、図６（ｆ）に示すように出力タイミングをクロック１の立ち上がりエッジとなるようにずらして変換信号を出力する。この際の出力タイミングは、図６（ｇ）に示す変換タイミング信号となる。
【０００６】
次に図６（ｇ）の変換タイミング信号をクロック生成部５０３に入力する。クロック生成部５０３では、図６（ｈ）に示すように、変換タイミング信号に示されたタイミングのみに立ち上がりエッジがあるクロック３を生成する。信号処理部５０２はクロック３の立ち上がりに同期して動作する。このため、入力信号を６／７の速度に変換した変換信号の各要素を過不足なく信号処理できる。こうして出力信号が生成される。
【０００７】
クロック１の周期をＴａとし、周波数をＦａとする。クロック３は図６（ｈ）に示すように周期がＴａの区間が５回連続し、その後に周期がＴａ×２の区間が存在する。クロック３はこのような状態を繰り返す信号である。また、変換レート設定が６／７であることから、クロック３の平均の周期はＴａ×７／６、周波数はＦａ×６／７となる。
【０００８】
平均の周期がＴａ×７／６であるのに対し、実際の１クロック毎の周期はＴａとＴａ×２であるので、出力信号にジッタ（遅延揺らぎ）が存在することになる。
【０００９】
従来、ジッタを吸収する際のバッファオーバーフロー対策が施されている。この技術は例えば特許文献１に記載されている。また、特定の同期符号を受信列から検出し、クロック間のデータの受け渡しをしているものもある。この技術は例えば特許文献２に記載されている。
【００１０】
【特許文献１】
特開２００１−１５６８４５号公報
【特許文献２】
特開平１０−９３５４５号公報
【００１１】
【発明が解決しようとする課題】
従来のようなレート変換部５０１を備えたデジタル信号処理装置では、出力信号の周期は、平均すると周期Ｔａ×７／６である。しかし、実際の１クロック毎の周期は図７（ｈ）及び（ｉ）に示すように、ＴａとＴａ×２であるため、最大で（Ｔａ×２）−Ｔａ×７／６＝Ｔａ×５／６のジッタが発生してしまうという問題点がある。
【００１２】
本発明は、このような従来の問題点に鑑みてなされたものであって、出力信号に含まれるジッタを低減することのできるデジタル信号処理装置及びデジタル信号処理方法を実現することを目的とする。
【００１３】
【課題を解決するための手段】
本願の請求項１に記載の発明は、レート変換部と、出力部と、クロック生成部と、を備え、第１の速度の入力信号を前記レート変換部に入力し、前記レート変換部は入力信号を第２の速度の変換信号に変換して出力し、前記変換信号を前記出力部に入力し、前記出力部は出力信号を出力し、前記クロック生成部は前記レート変換部に第１のクロックと前記出力部に第２のクロックを供給するデジタル信号処理装置であって、前記レート変換信号のジッタ量を前記出力部で低減し前記出力信号とするように構成したものである。
【００１４】
本願の請求項７に記載の発明は、前記遅延制御カウンタは前記バースト長更新信号でリセットされ、あるいは、（観測バースト長−ｎ）（ｎは０以上の整数）までカウントしたらリセットされる動作を繰り返し、前記遅延量カウンタは前記バースト長更新信号でリセットされ、前記遅延制御カウンタの値が（観測バースト長−ｎ）になるとカウント動作を行うように構成したものである。
【００１５】
本願の請求項９に記載の発明は、前記信号処理部は制御部とメモリを備え、前記タイミング調整部は読出しタイミング生成部を備え、読出しタイミング生成部は前記観測バースト長と前記バースト長更新信号と前記タイミング信号１から読出しタイミング信号を生成し、前記読出しタイミング信号を前記制御部に入力し、前記制御部は前記メモリからの読出しタイミングを前記読出しタイミング信号に基づいて制御するように構成したものである。
【００１６】
本願の請求項１０に記載の発明は、レート変換部と、信号処理部と、出力部と、クロック生成部と、を備え、第１の速度の入力信号を前記レート変換部に入力し、前記レート変換部に前記第１の速度と第２の速度の比を示すレート設定信号１を入力し、前記レート変換部は入力信号を第２の速度の変換信号に変換して出力し、前記変換信号を前記信号処理部に入力し、前記信号処理部はタイミング信号１とデータ信号を出力し、前記タイミング信号１と前記データ信号とレート設定信号２を前記出力部に入力し、前記出力部は出力信号を出力し、前記クロック生成部は前記レート変換部に第１のクロックと前記出力部に第２のクロックと前記信号処理部に第３のクロックを供給するデジタル信号処理装置であって、前記データ信号のジッタ量を前記出力部で低減し前記出力信号とするように構成したものである。
【００１７】
本願の請求項１２に記載の発明は、前記レート設定信号１と前記レート設定信号２が同一であるように構成したものである。
【００１８】
本願の請求項１３に記載の発明は、レート変換ステップと、出力ステップと、クロック生成ステップと、を備え、第１の速度の入力信号を前記レート変換ステップに入力し、前記レート変換ステップは入力信号を第２の速度の変換信号に変換して出力し、前記変換信号を前記出力ステップに入力し、前記出力ステップは出力信号を出力し、前記クロック生成ステップは前記レート変換ステップに第１のクロックと前記出力部に第２のクロックを供給するデジタル信号処理方法であって、前記レート変換信号のジッタ量を前記出力部で低減し前記出力信号とすることを特徴としたジッタを低減するように構成したものである。
【００１９】
本願の請求項１９に記載の発明は、前記遅延制御カウントステップは前記バースト長更新信号でリセットされ、あるいは、（観測バースト長−ｎ）（ｎは０以上の整数）までカウントしたらリセットされる動作を繰り返し、前記遅延量カウントステップは前記バースト長更新信号でリセットされ、前記遅延制御カウントステップの値が（観測バースト長−ｎ）になるとカウント動作を行うように構成したものである。
【００２０】
本願の請求項２１に記載の発明は、前記信号処理ステップは制御ステップとメモリステップを備え、前記タイミング調整ステップは読出しタイミング生成ステップを備え、読出しタイミング生成ステップは前記観測バースト長と前記バースト長更新信号と前記タイミング信号１から読出しタイミング信号を生成し、前記読出しタイミング信号を前記制御ステップに入力し、前記制御ステップは前記メモリステップからの読出しタイミングを前記読出しタイミング信号に基づいて制御するように構成したものである。
【００２１】
本願の請求項２２に記載の発明は、レート変換ステップと、信号処理ステップと、出力ステップと、クロック生成ステップと、を備え、第１の速度の入力信号を前記レート変換ステップに入力し、前記レート変換ステップに前記第１の速度と第２の速度の比を示すレート設定信号１を入力し、前記レート変換ステップは入力信号を第２の速度の変換信号に変換して出力し、前記変換信号を前記信号処理ステップに入力し、前記信号処理ステップはタイミング信号１とデータ信号を出力し、前記タイミング信号１と前記データ信号とレート設定信号２を前記出力ステップに入力し、前記出力ステップは出力信号を出力し、前記クロック生成ステップは前記レート変換ステップに第１のクロックと前記出力ステップに第２のクロックと前記信号処理ステップに第３のクロックを供給するデジタル信号処理方法であって、前記データ信号のジッタ量を前記出力ステップで低減し前記出力信号とするように構成したものである。
【００２２】
本願の請求項２４に記載の発明は、前記レート設定信号１と前記レート設定信号２が同一であるように構成したものである。
【００２３】
【発明の実施の形態】
以下、本発明の各実施の形態におけるデジタル信号処理装置について、図面を参照しながら説明する。
【００２４】
（実施の形態１）
図１は本実施の形態１におけるジッタを低減するデジタル信号処理装置の構成図である。また、図２及び図３は本実施の形態のデジタル信号処理装置の動作説明図である。図１において、このデジタル信号処理装置はレート変換部５０１、クロック生成部１０１、信号処理部１１２、出力部１０２を含んで構成される。
【００２５】
出力部１０２はレート観測部１０３とタイミング調整部１０６とを有している。レート観測部１０３はバースト長メモリ１０４とバースト長カウンタ１０５とを有している。タイミング調整部１０６は読出しタイミング生成部１０７と記憶部１１１とを有している。更に読出しタイミング生成部１０７は遅延制御カウンタ１０８と遅延量カウンタ１０９と遅延部１１０とを有している。
【００２６】
次に図１〜図３を参照しながら、本実施の形態のデジタル信号処理装置においてジッタ低減の動作原理について説明する。ここで、説明を簡単にするため従来技術の説明と同様に、変換レート設定を６／７とする。クロック生成部１０１は図２（ａ）に示すクロック１（ＣＬＫ１）を発生し、レート変換部５０１に供給する。クロック１は従来例と同様、周期はＴａ、周波数はＦａとする。レート変換部５０１はクロック１の立ち上がりエッジに同期して動作し、図２（ｇ）に示すようにレート変換部５０１から受け取った変換タイミング信号（ＴＳ０）を基にクロック３（ＣＬＫ３）を生成する。このクロック３を図２（ｈ）に示す。信号処理部１１２はクロック３が供給されると、このクロック３の立ち上がりエッジに同期して動作する。
【００２７】
レート変換部５０１は図２（ｃ）に示すような第１の速度（Ｒ１）の入力信号を入力すると、変換レート設定に従って、当該入力信号を第２速度（Ｒ２）に変換する。そしてレート変換部５０１は図２（ｆ）に示すような変換信号として出力すると共に、図２（ｇ）に示すようなデータ信号中の有効なデータを示す変換タイミング信号をクロック生成部１０１に出力する。
【００２８】
信号処理部１１２は、例えばデジタル復調処理や誤り訂正処理などを変換信号に施し、その結果をデータ信号（ＤＡＴＡ）として出力部１０２に出力する。信号処理部１１２の出力である図２（ｉ）のデータ信号と、その出力タイミングを示す図２（ｇ）タイミング信号１（ＴＳ１）は、周期Ｔａの区間と、周囲Ｔａ×２の区間を有し、また、発明が解決しようとする課題で示したように、Ｔａ×５／６のジッタを有している。
【００２９】
さて本実施の形態のクロック生成部１０１は、クロック１のＮ倍（Ｎは２以上の整数）の周波数Ｆｂ（Ｆｂ＝Ｆａ×Ｎ）を有するクロック２（ＣＬＫ２）を出力部１０２に供給する。クロック２は図３（ｊ）に示すようにその周期はＴｂ（Ｔｂ＝Ｔａ／Ｎ）である。図１に示す出力部１０２の各構成要素は、クロック２の立ち上がりエッジに同期して動作する。尚、本実施の形態１ではＮ＝８として説明する。
【００３０】
次に出力部１０２の動作について説明する。図２（ｇ）に示すタイミング信号１を図１のバースト長カウンタ１０５に入力し、バースト長（周期Ｔａで連続するデータの数、ＬＢ）を計測する。バースト長カウンタ１０５は周期がＴａ×２の区間で、図３（ｋ）に示すようなバースト長更新信号（ＬＢＲ）を発生する。またバースト長カウンタ１０５は、バースト長カウント値をリセットし、それ以外の場合はタイミング信号１が入力される度に、カウント値をカウントアップする。こうしてバースト長カウンタ１０５はバースト長カウント値とバースト長更新信号を出力する。このバースト長カウント値とバースト長更新信号をバースト長メモリ１０４に入力される。
【００３１】
バースト長メモリ１０４は、バースト長更新信号のタイミングでバースト長カウント値を記憶すると共に、記憶している値をバースト長として出力する。バースト長カウンタのカウント値を図３（ｌ）に、バースト長を図３（ｍ）に示す。バースト長カウンタ１０５とバースト長メモリ１０４とは、データ信号のバースト長を観測するレート観測部１０３を構成している。バースト長ＬＢがその観測結果であり、バースト長更新信号がその更新タイミングを示す。
【００３２】
読出しタイミング生成部１０７では、読出しタイミング信号（ＲＴＳ）を生成する。遅延制御カウンタ１０８は、バースト長更新信号でカウント値をリセットし、クロック２の毎立ち上がりエッジでカウントアップし、カウント値がＬＢ−１となるまでＬＢ回カウントすると、キャリー信号（ＣＳ）を出力する。また遅延制御カウンタ１０８は、次のクロック２の立ち上がりエッジでカウント値をリセットする。遅延制御カウンタ１０８のカウント値を図３（ｎ）に示し、キャリー信号を図３（ｏ）に示す。
【００３３】
遅延量カウンタ１０９は、バースト長更新信号でカウント値をリセットし、遅延制御カウンタ１０８の出力するキャリー信号でカウントアップするカウンタであり、そのカウント値を遅延量（ＤＴ）として出力する。遅延量カウンタ１０９のカウント値を図３（ｐ）に示す。
【００３４】
遅延部１１０は、図３（ｑ）に示すタイミング信号１を遅延量カウンタ１０９の出力である遅延量＋１だけ遅延して、図３（ｒ）に示すような読み出しタイミング信号を出力する。以上のように遅延制御カウンタ１０８と遅延量カウンタ１０９と遅延部１１０とが読出しタイミング生成部１０７を構成している。読出しタイミング生成部１０７はレート観測部１０３で観測したバースト長を用いて、タイミング信号１から読出しタイミング信号を生成している。
【００３５】
記憶部１１１はＦＩＦＯ（Ｆｉｒｓｔ　Ｉｎ　Ｆｉｒｓｔ　Ｏｕｔ）動作をするものである。記憶部１１１は図３（ｑ）示すタイミング信号１に基づいて、図２（ｉ）のデータ信号を記憶し、図３（ｒ）の読出しタイミング信号に基づいて出力信号を読み出す。こうして生成された出力信号を図３（ｓ）に示す。
【００３６】
以上のように出力部１０２が動作することにより、出力信号は図３（ｓ）に示すように、周期がＴｂ×９の区間と、Ｔｂ×１０の区間が混在した信号となる。ここで、平均の周期は従来の技術で述べたものと同じくＴａ×７／６である。よって、図２（ｓ）に示す出力信号のジッタ量はＴｂ×１０−Ｔａ×７／６となる。Ｔｂ＝Ｔａ／８なので、出力信号のジッタ量はＴａ／１２となり、低減されることが判る。
【００３７】
従来技術では、データ信号のジッタ量はＴａ×５／６であった。これに対して本実施の形態のデジタル信号処理装置では、レート観測部１０３とタイミング調整部１０６から構成される出力部１０２を付加することによって、ジッタ量を（Ｔａ／１２）／（Ｔａ×５／６）＝１／１０と大幅に低減できる。
【００３８】
なお、本実施の形態１では変換レート設定を６／７としたが、この値に限るものではない。変換タイミング信号をクロック生成部１０１に入力してクロック３を生成したが、クロック１と変換タイミング信号を信号処理部１１２に入力する構成でもよい。また、レート変換部５０１はクロックの立ち上がりエッジに同期するとしたが、立ち下がりエッジや両エッジに同期してもよい。同様に、信号処理部１１２はクロック３の立ち下がりエッジや両エッジに同期してもよい。また、出力部１０２はクロック２の立ち下がりエッジや両エッジに同期してもよい。
【００３９】
信号処理部１１２の処理として、デジタル復調処理や誤り訂正処理をあげたがこれらに限るものではない。また、周波数ＦａとＦｂの比であるＮを８としたが、この値に限るものではない。また、バースト長ＬＢを６としたが、この値に限るものではなく、さらに、バースト長はバースト長更新信号が出力されるごとに異なる計測結果となってもよい。また、バースト長カウンタ１０５、遅延制御カウンタ１０８や遅延量カウンタ１０９がアップカウンタの例を示したが、カウント動作ができれば、それ以外のカウンタでもよい。また、遅延制御カウンタ１０８のキャリー信号出力は遅延制御カウンタ１０８のカウント値がＬＢ−１の場合だけでなく、ＬＢ−１−Ｍ（Ｍは１以上の整数）のようにＬＢ−１より小さい値の場合でもよい。また、遅延部１１０での遅延量を遅延量カウンタ１０９の遅延量＋１としたが、この値に限るものでなく、遅延量＋Ｋ（Ｋは０以上の整数）であればよい。
【００４０】
（実施の形態２）
次に本発明の実施の形態２におけるデジタル信号処理装置及びデジタル信号処理方法について説明する。図４は本実施の形態２におけるデジタル信号処理装置の構成図である。図４において、レート変換部５０１、クロック生成部１０１、バースト長メモリ１０４及びバースト長カウンタ１０５を含むレート観測部１０３、遅延制御カウンタ１０８と遅延量カウンタ１０９と遅延部１１０とを含む読み出しタイミング生成部１０７は、夫々実施の形態１と同様であるので、説明を省略する。
【００４１】
信号処理部３０１は制御部３０２と信号処理に使用するメモリ３０３とを含んで構成される。出力部３０４はレート観測部１０３とタイミング調整３０５とを含んで構成される。タイミング調整部３０５は読出しタイミング生成部１０７のみから構成される。
【００４２】
このような構成のデジタル信号処理装置において、ジッタの低減動作について説明する。図３（ｒ）に示す読み出しタイミング信号の生成までは、実施の形態１と同様の動作であるので説明を省略する。出力部３０４の読み出しタイミング生成部１０７から出力された読み出しタイミング信号は、信号処理部３０１の制御部３０２に入力される。本実施の形態の信号処理部３０１は、例えば誤り訂正処理のために信号を一時的に蓄積するメモリ３０３を備えている。このメモリ３０３の読み出しタイミングを、出力部３０４からの読み出しタイミング信号に基づいて行うことにより、出力部３０４に実施の形態１のような記憶部がなくても、実施の形態１と同様に出力信号のジッタ低減が可能となる。この場合は信号処理部３０１の出力が出力信号となる。
【００４３】
なお、本実施の形態２では、信号処理部３０１がメモリ３０３を使用する処理として、誤り訂正処理を例示した。しかしこれに限るものではなく、記憶動作が必要な信号処理であれば他の処理でもよい。また、ジッタ低減前の信号に対して信号処理部３０１で信号処理を行ってもよいし、ジッタ低減後の信号に対して更に信号処理部３０１で信号処理を行ってもよい。
【００４４】
（実施の形態３）
次に本発明の実施の形態３におけるデジタル信号処理装置及びデジタル信号処理方法について説明する。図５は本実施の形態３におけるデジタル信号処理装置の構成図である。図５において、レート変換部５０１、クロック生成部１０１、信号処理部１１２、出力部内の読み出しタイミング生成部１０７、記憶部１１１は、実施の形態１と同様であるので説明を省略する。
【００４５】
出力部４０１はタイミング調整部４０２のみを有している。タイミング調整部４０２はバーストタイミング生成部４０３と読出しタイミング生成部１０７と記憶部１１１を含んで構成される。
【００４６】
このような構成のデジタル信号処理装置の動作を説明する。外部から変換レート設定２を出力部４０１内のバーストタイミング生成部４０３に入力する。バーストタイミング生成部４０３は変換レート設定２に従って、バースト長ＬＢとバースト長更新タイミングとを読出しタイミング生成部１０７に出力する。例えば、変換レート設定２が６／７に設定されたならば、実施の形態１の図３（ｍ）と図３（ｋ）と同様な信号がバーストタイミング生成部４０３から供給される。また例えば、変換レート設定が１１／１３の場合、バースト長６とバースト長５を交互に読出しタイミング制御部１０７に出力してもよい。読出しタイミング生成部１０７以降の動作は実施の形態１と同様である。
【００４７】
本実施の形態のように、あらかじめ変換レートが既知である場合、レート観測部でタイミング信号１からバースト長を観測する代わりに、外部から与えられる変換レート設定２よりバースト長を生成することができ、レート観測部が不要となる。バーストタイミング生成部４０３は図１又は図４のレート観測部１０３に比べて構成が簡単である。
【００４８】
なお、本実施の形態３では、レート変換部５０１に与えるレート設定と、バーストタイミング生成部４０３に与える変換レート設定２を別々に入力したが、これら２つを共用して１つとしてもよい。
【００４９】
【発明の効果】
以上のように本願の請求項１、２、３、４、５、６、７、８に記載の発明によれば、出力部を付加することで、出力部においてデータ信号のレートを観測し、観測したレートに応じた読出しタイミング信号を生成してＦＩＦＯから出力信号を読み出すことにより、出力信号のジッタを大幅に低減できる。
【００５０】
また、本願の請求項９に記載の発明によれば、出力部を付加し、出力部においてデータ信号のレートを観測し、観測したレートに応じた読出しタイミング信号を生成し、信号処理部が元来備えるメモリから当該読出しタイミング信号に従って出力信号を読み出すことにより、出力部にＦＩＦＯを備えずとも、既存の信号処理部のメモリを利用して出力信号のジッタを大幅に低減できる。
【００５１】
また、本願の請求項１０、１１、１２に記載の発明によれば、出力部を付加し、出力部に変換レート設定を外部から入力することによって、データ信号のレートを観測する必要なく、外部入力の変換レート設定に応じた読出しタイミング信号を生成してＦＩＦＯから出力信号を読み出すことにより、出力信号のジッタを大幅に低減できる。
【図面の簡単な説明】
【図１】本発明の実施の形態１におけるデジタル信号処理装置の構成図である。
【図２】実施の形態１におけるデジタル信号処理装置の動作説明図（その１）である。
【図３】実施の形態１におけるデジタル信号処理装置の動作説明図（その２）である。
【図４】本発明の実施の形態２におけるデジタル信号処理装置の構成図である。
【図５】本発明の実施の形態３におけるデジタル信号処理装置の構成図である。
【図６】従来のデジタル信号処理装置の一例を示す構成図である。
【図７】従来のデジタル信号処理装置の一例の動作説明図である。
【符号の説明】
１０１　クロック生成部
１０２、３０４、４０１　出力部
１０３　レート観測部
１０４　バースト長メモリ
１０５　バースト長カウンタ
１０６、３０５、４０２　タイミング調整部
１０７　読出しタイミング生成部
１０８　遅延制御カウンタ
１０９　遅延量カウンタ
１１０　遅延部
１１１　記憶部
１１２、３０１　信号処理部
３０２　制御部
３０３　メモリ
４０３　バーストタイミング生成部
５０１　レート変換部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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