(57)【要約】【課題】ストラップ間相互作用を従来のストラップ間相互作用よりも低減する。【解決手段】ディープ・トレンチは、深さ方向と直交する方向に外周部を有し、埋め込みストラップ６０は外周部に沿った距離に広がり、この距離は外周部に沿った全長の５％〜２０％の範囲内に限られ、１リソグラフィ・フィーチャ・サイズよりも小さい。好ましくは、外周部に沿った方向のストラップ６０は曲線であり、外周部の１コーナーのみに沿って配される。この構造は、サブ８Ｆ2 セルに対して特に有益である。【選択図】図１１
2004128489.tif 000002
【特許請求の範囲】
【請求項１】
　半導体基板と、
　複数の側壁と底部とを有し、前記半導体基板内にあるディープ・トレンチと、
　前記ディープ・トレンチの底部にあるストレージ・キャパシタと、
　前記ストレージ・キャパシタの上の前記ディープ・トレンチの側壁に沿って延び、前記ディープ・トレンチに隣接する前記基板の面内に広がる拡散部を有する縦型トランジスタと、
　前記ストレージ・キャパシタと反対側の前記ディープ・トレンチの側壁に沿って延びるカラー酸化物と、
　前記縦型トランジスタが延びる側壁と直交する方向の前記基板の表面に沿って延びる浅いトレンチ分離領域と、
　前記ディープ・トレンチ内部に広がるゲート導体と、
　前記ディープ・トレンチの上に延び、前記ゲート導体へ接続されるワード線と、
　前記浅いトレンチ分離領域の間のソース拡散部へのコンタクトを有する前記基板の表面上に延びるビット線と、
　前記ディープ・トレンチの前記側壁に沿った埋め込みストラップとを備え、
　前記ディープ・トレンチは自身の深さ方向と直交する方向に外周部を有し、前記埋め込みストラップは前記外周部に沿った距離に広がり、前記距離は前記外周部に沿った全長の５％〜２０％の範囲内に限られ、１リソグラフィ・フィーチャ・サイズよりも小さいメモリ・セル構造。
【請求項２】
　前記埋め込みストラップは、前記外周部の１コーナーのみに沿って配される請求項１記載のメモリ・セル構造。
【請求項３】
　前記埋め込みストラップは、構成要素的曲率半径を有し、前記埋め込みストラップは前記曲率半径を有する閉曲線の一扇形内に限って配され、前記扇形は０゜より大きく９０゜以下である請求項１記載のメモリ・セル構造。
【請求項４】
　前記構造は前記埋め込みストラップと隣接する埋め込みストラップ外方拡散領域をさらに備え、前記埋め込みストラップ外方拡散領域は前記埋め込みストラップを含む閉曲線の一扇形内に限って配され、前記扇形は０゜＜扇形≦９０゜の範囲内である請求項１記載のメモリ・セル構造。
【請求項５】
　開口部を有する第一のマスクを付着する工程と、
　前記開口部を通して前記ディープ・トレンチを形成する工程と、
　第二の開口部を有する第二のマスクを付着する工程と、
　前記第二の開口部を通してストラップ領域を形成する工程と、
　前記ストラップ領域の第一の部分の上に第三のマスクを付着する工程と、
　前記ストラップ領域の第二の部分を除去し、前記埋め込みストラップを必須として前記第一の部分を構成する工程とによって前記埋め込みストラップを形成する請求項１記載のメモリ・セル構造。
【請求項６】
　前記ストラップは曲線状である請求項１記載のメモリ・セル構造。
【請求項７】
　それぞれのメモリ・セル構造が請求項１記載の構造を有するメモリ・セル構造のアレイ。
【請求項８】
　前記トレンチは、約２μｍ〜約１０μｍの範囲の最大深さを有する請求項１記載のメモリ・セル構造。
【請求項９】
　前記第二の開口部は細長く、前記第三のマスクは、前記細長い第二の開口部とほぼ直交する方向に付着される請求項５記載のメモリ・セル構造。
【請求項１０】
　半導体基板と、
　前記半導体基板内の縦方向トレンチであって、縦軸周りの方向において前記トレンチの外側外周部を定める側壁を有し、前記側壁によって形成される上部と底部とを有する縦方向トレンチと、
　前記底部に配されたキャパシタと、
　前記キャパシタの上の前記上部に配されたトランジスタと、
　側壁にあり、前記キャパシタへ接続された埋め込みストラップとを備え、
　前記埋め込みストラップは、前記トレンチの外側外周部の一部に沿った距離に広がり、前記距離は、前記外側外周部に沿った全長の５％〜２０％の範囲内に限られるメモリ・セル構造。
【請求項１１】
　前記範囲は約１／２リソグラフィ・フィーチャ・サイズである請求項１０記載のメモリ・セル構造。
【請求項１２】
　前記リソグラフィ・フィーチャ・サイズは、５０ｎｍ〜１００ｎｍの範囲のサイズである請求項１１記載のメモリ・セル構造。
【請求項１３】
　基板を準備する工程と、
　前記基板内にトレンチを形成する工程と、
　前記トレンチの一部を覆う工程と、
　前記トレンチの覆われていない部分へ材料を配置する工程と、
　前記トレンチの前記覆われていない部分の第一の部分を覆う工程と、
　前記トレンチの前記覆われていない部分の第二の部分から前記材料を除去する工程と、を含む方法。
【請求項１４】
　前記準備する工程は、プレーナ半導体基板を準備する工程を含む請求項１３記載の方法。
【請求項１５】
　前記材料を配置する工程は、前記トレンチの前記覆われていない部分へ半導体材料を配置する工程を含む請求項１３記載の方法。
【請求項１６】
　前記材料を配置する工程は、前記トレンチの前記覆われていない部分へポリシリコンを配置する工程を含む請求項１３記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
　本発明は、半導体メモリ構造に関し、特に、埋め込みストラップを備える縦型トランジスタおよびトレンチ・キャパシタを有するメモリ構造に関する。
【背景技術】
【０００２】
　ディープ・トレンチ（ＤＴ）の全ての側壁あるいは１つの側壁のみに沿った埋め込みストラップを備えた縦型トランジスタおよびトレンチ・キャパシタを含む半導体メモリ構造が知られている。例えば、全体が明細書の内容として引用される、米国特許第６，２８８，４２２号公報，６，３３９，２４１号公報そして、２００１年５月３０日に提出されたDivakaruni等による“Single Sided Buried Strap”と称された米国特許第６，４２６，５２６号公報を参照されたい。また、全てが明細書の内容として引用される刊行物U.Gruening等“A Novel Trench DRAM Cell with a VERtIcal Access Transistor and BuriEd Strap (VERI BEST) for 4Gb/16Gb," 1999 IEEE, IEDM 99-25, pps.2.1.1〜2.1.4; C.J.Radens等“An Orthogonal 6F2 Trench-Sidewall Vertical Device Cell for 4Gb/16Gb DRAM,”Proceedings of IEDM, San Francisco, CA, Dec. 10-13, 2000, pps.15.1.1〜15.1.4;そしてT.Rupp等“Extending Trench DRAM Technology to 0.15μm Groundrule and Beyond”, 1999 IEEE, IEDM 99-33, pps.2.3.1〜2.3.4,も参照されたい。
【０００３】
　６，３３９，２４１号特許の図面においては、本出願の図１３に再現したように、本発明が関連するタイプの周知のメモリ・セル構造例の断面図が示される。６，３３９，２４１号特許に基づいて、図１５は図１３をさらに明確にし、図１４もまた図１３を明確にする。図１３，図１４および図１５において示すメモリ・セル構造２０は、周知の方法で半導体基板内に形成される。埋め込みＮプレート２２が基板内に配置される。ディープ・トレンチ２４，２６が基板内で埋め込みＮプレート２２の中へ形成される。
【０００４】
　カラー（collar）酸化物２８がそれぞれのディープ・トレンチの側壁上に形成される。カラー酸化物２８は、カラー酸化物部３０によって示されるようにディープ・トレンチの一定の領域においてほぼ全体のディープ・トレンチに広がってもよい。ノード誘電体３２が、ディープ・トレンチ壁およびカラー酸化物領域３０の一部の上に与えられる。トレンチの底部は、Ｎ+ ドープポリシリコン３４で充填される。
【０００５】
　このポリシリコンの領域の上にトレンチ・トップ酸化物領域３６がある。埋め込みストラップ３７が、図１３および１４に示すように、カラー酸化物領域３０とトレンチ・トップ酸化物３６との間に配置される。ストラップ３７はドープポリシリコンを含む。埋め込みストラップ外方拡散３８が、トレンチ・トップ酸化物領域とカラー酸化物領域３０の一部とに隣接して存在する。ストラップ（図１５の濃い線３７）は、ディープ・トレンチ２６の外周部の距離に沿って広がり、当該距離は、図１５の平面と平行な平面内に存在する全トレンチ２６外周部Ｐの約２５％（すなわち、約１リソグラフィ・フィーチャ・サイズＦ）である。トレンチ外周部Ｐが存在する平面は、また、トレンチ２６の深さ方向と直交する。
【０００６】
　トレンチ・トップ酸化物領域３６の上のディープ・トレンチの一部は、また、Ｎ+ ドープポリシリコン４０で充填され、このポリシリコン４０はゲート導体として機能する。ゲート酸化物４２が、Ｎ+ ドープポリシリコン４０領域とディープ・トレンチの壁との間に与えられる。
【０００７】
　縦型ＭＯＳＦＥＴのチャネルのためのＰ型チャネル・ドーピング・プロファイル（ＶＡ／Ｐ）領域４４が、Ｎ+ ドープポリシリコン領域４０の底部レベルに至るまでのディープ・トレンチの一部に隣接して存在する。ビット線コンタクト拡散を定めるＮ+ （ＸＡ／Ｎ+ ）領域４６が、図１３に示すディープ・トレンチ領域と隣接してＶＡ／Ｐ領域４４の上に存在する一方、ＸＡ領域４８が、図１３に示す構成例の２つのディープ・トレンチ２４，２６の間のＶＡ／Ｐ領域４４の上に存在する。
【０００８】
　タングステンおよびシリコン領域５２が、ディープ・トレンチ２４，２６の上部の上にある。タングステンおよびポリシリコン領域５２の上部の上そして側面に隣接してＳｉ3 Ｎ4 領域５４がある。タングステンおよびポリシリコンとＳｉ3 Ｎ4 領域５４との側面に隣接し、Ｓｉ3 Ｎ4 領域５４の上にある窒化物スペーサ／側壁酸化物領域５８に窒化物ライナ５６が結合する。
【０００９】
　リンホウケイ酸ガラス（ＢＰＳＧ）領域６０が窒化物ライナの上にある。テトラエチルオルソシリケート（ＴＥＯＳ）の層６２がＢＰＳＧと窒化物スペーサ／側壁酸化物領域５８との上にある。
【００１０】
　ビット線コンタクト拡散ＸＡとビット線金属Ｍ０６８との間に導電スタッドを与えるコンタクト／ビット線（ＣＢ）ポリシリコン領域６４がＴＥＯＳおよびＢＰＳＧ層を貫いてＸＡ領域４８，４６のレベルまで延びる。ＣＢ　ＴＥＯＳライナ領域６６がＣＢポリシリコン領域６４を囲む。ビット線金属／金属レベル０（Ｍ０）６８が、ＴＥＯＳ層６２そしてＣＢポリシリコン領域６４およびＣＢ　ＴＥＯＳライナ領域６６の一部の上にある。
【００１１】
　図１３，１４および１５のメモリ・セル構造を形成するプロセスは、例えば、Mandelman等の２００２年１月１５日発行のStructure and Process for 6F2 Trench Capacitor DRAM Cell with Vertical MOSFET and 3F Bitline Pitchと称された米国特許第６，３３９，２４１号公報（以下‘２４１特許）から周知であり、さらなる説明を必要としない。
【００１２】
　先進のトレンチ・キャパシタ側壁トランジスタ・メモリ（例ＤＲＡＭ）セルの連続したスケーリングは、隣接するメモリ・エレメント間の電気的相互作用によって制約され、そして、Ｖbb電源からのアレイ・ウェルの減結合によって悪化する。
【００１３】
　隣接するワード線妨害メカニズム，およびストラップ間（strap-to-strap）相互作用メカニズムは、サブ９０ｎｍグラウンドルール・ジェネレーションにおいて単一のビット線拡散を共用する連続したトレンチ・キャパシタ側壁トランジスタＤＲＡＭセルに対するスケーリング制限であることが本発明者等によって確認された。
【発明の開示】
【発明が解決しようとする課題】
【００１４】
　望ましくないストラップ間相互作用を示し続けるであろう‘２４１特許または米国特許第６，２８８，４２２号公報に示されるような従来のメモリ・セル構造を、さらに最小化できる。
【００１５】
　また、埋め込みストラップを形成するプロセスを改良できる。
【００１６】
　本発明の第一の目的は、ストラップ間相互作用を従来のストラップ間相互作用よりも低減することである。
【００１７】
　本発明の他の目的は、埋め込みストラップをディープ・トレンチの外周に沿った距離に限定することであり、この距離は従来の範囲よりもほぼ小さい。
【００１８】
　本発明の他の目的は、埋め込みストラップ外方拡散の広がりによって生じる隣接するトランジスタ間の相互作用を従来よりも低減することである。
【００１９】
　本発明の他の目的は、埋め込みストラップを形成するプロセスを改良することである。
【課題を解決するための手段】
【００２０】
　本発明によれば、メモリ・セル構造は、
　半導体基板と、
　複数の側壁と底部とを有し、上記半導体基板内にあるディープ・トレンチと、
　上記ディープ・トレンチの底部にあるストレージ・キャパシタと、
　上記ストレージ・キャパシタの上のディープ・トレンチの側壁に沿って延び、上記ディープ・トレンチと隣接する基板の面内に広がる拡散部を有する縦型トランジスタと、
　上記ストレージ・キャパシタと反対側のディープ・トレンチの側壁に沿って延びるカラー酸化物と、
　上記縦型トランジスタが延びる側壁と直交する方向の基板の表面に沿って延びる浅いトレンチ分離領域と、
　上記ディープ・トレンチ内部に広がるゲート導体と、
　上記ディープ・トレンチの上に延び、上記ゲート導体へ接続されるワード線と、
　上記浅いトレンチ分離領域の間の拡散部へのコンタクトを有する基板の表面上に延びるビット線と、
　上記ディープ・トレンチの側壁に沿った埋め込みストラップとを備え、
　上記ディープ・トレンチは、自身の深さ方向と直交する方向に位置する平面内にある外周部を有し、上記埋め込みストラップは上記外周部に沿った距離に広がり、当該距離は上記外周部の全長の５％〜２０％の範囲内に限られ、１リソグラフィ・フィーチャ・サイズＦよりも小さい。好ましくは、上記外周部に沿った方向におけるストラップは曲線であり、外周部の１コーナーのみに沿って配される。当該コーナーは、例えば、当該コーナーを含む仮想上の閉曲線の扇形内にある。当該扇形は、０゜より大きく９０゜以下で隔てられる２つの半径によって定められる。
【００２１】
　本発明によれば、２つの個別のパターニング工程の新規な応用によって埋め込みストラップ（キャパシタ・コンタクト）を形成する。したがって、埋め込みストラップからの不純物ドーパント外方拡散の範囲は従来のサブ８Ｆ2 に対して縮小される。隣接したセルにごく近接した外方拡散（ｎ+ 領域）の縮小は、隣接するセル間の相互作用を低減し、（例えば‘２４１特許のような）従来のサブ８Ｆ2 に対してスケーリング縮小を可能にする。
【００２２】
　ダマシン・ワード線プロセスを用いて分離トレンチ（ＩＴ）とワード線（ＷＬ）構造とを合体させることによって隣接する行間の新規な誘電体分離を与える。
【００２３】
　ストラップ描画マスキング・レベルおよびワード線／分離マスキング・レベルは、簡潔なライン／スペース・パターンである。
【００２４】
　添付図面と共に以下の詳細な説明を参照することによって、本発明のさらなる目的および他の目的は容易に明らかとなるであろう。
【発明を実施するための最良の形態】
【００２５】
　図１〜１２を参照して本発明をより詳細に説明する。本明細書および図面を参照することにより、図１〜１２および１６で示し、ここで説明および／または要求するそれぞれの構造とステップとを実現できることを当業者は十分理解できる。メモリ・セル構造と、当該構造を形成するプロセスの個々のステップとは、図１３の構造を形成するためのものと多くの点で類似している。したがって、メモリ・セル構造の本発明の新規な特徴を志向する部分にほぼ限定して詳細に説明する。
【００２６】
　本発明のメモリ・セル構造はサブ８Ｆ2 構造を形成するために特に有益であり、Ｆは、５０ｎｍ≦Ｆ≦１００ｎｍの範囲内のサイズＦのような、特有のリソグラフィ・フィーチャ・サイズである。本発明の一態様によれば、埋め込みストラップを約（±３０％）１／２Ｆのサイズに限定できる。
【００２７】
　第１の組である図１〜５においてセル・レイアウトとして、そして次の組である図６〜１２において得られたメモリ・エレメントの断面および平面図として、（ストラップを含む）構成要素の新規な構成について、本発明のメモリ・セル構造（例えば図５，図９Ｂ，図１０Ｂ）の説明を最初に与える。図１６は、本発明に従って当該構造（図５，図９Ｂ，図１０Ｂ）を形成する様々なプロセス工程を列挙する。
【００２８】
　この実施の形態において、トレンチ２０はほぼ楕円形であるが、結晶学的ウェットエッチングによって形成される、他の長楕円形であってもよく、または円形であってもよく、方形状であってもよく、長方形状であってもよい。
【００２９】
　トレンチ・アレイの平面図を図１に概略的に示す。単結晶シリコン，ＳＯＩ，III −Ｖ化合物，または他の適切な材料のような半導体基板１０を、従来のマイクロエレクトロニクス・プロセス手法を用いてトレンチ２０のアレイにパターニングする。T.Rupp等のIEDM 1999または‘２４１特許に述べられ、そして当業者に周知のフォトリソグラフィおよび反応性イオンエッチングのような標準のプロセス手法を用いてトレンチ２０を形成（例えばパターニング）する。例えば、続いて除去される（例えばエッチされる）マスクＭ１を用いてトレンチ２０をパターニングする。それぞれのトレンチ２０は（例えば曲線状の）一部分Ｐ１を含む外周部Ｐを有する。当該一部分Ｐ１は構成要素的曲率半径Ｒを有し、曲率半径Ｒは仮想上の円Ｃ（図１２を参照）を形成し、仮想上の円Ｃは、当該一部分Ｐ１を含む円周Ｃを有する。
【００３０】
　図２は、マスクＭ２のカット・マスク（ＣＭ）ストライプ・パターン５０の用途を示し、このマスクは、それぞれのトレンチ２０をストラップ領域３０と非ストラップ領域４０とに描き分けるために使われる。後段で明らかとなるように、ストラップ領域３０は、図７および８のトレンチ・キャパシタ内部ストレージ電極２４と基板１０との間の電気的接続として機能することとなる。当業者が理解できるように、ストラップ領域３０は、トレンチ２０内に配された（例えば付着された）適切にドープされたポリシリコンを含む。
【００３１】
　マスクＭ２のカット・マスク・パターン５０を用いて、ストラップ領域３０をトレンチ２０の一領域上へ限定する。フォトリソグラフィ，ウェットエッチング，ドライエッチング，イオン打込みおよび薄膜付着の周知の組み合せを用いてカット・マスク・パターン５０とストラップ領域３０とを形成する。カット・マスク・ストライプ・パターン５０は、フォトレジストまたは酸化物Ｍ２のようなマスキング層内の開口部である。代わりに、斜めイオン打ち込みおよび選択的エッチングのようなマスクなしプロセスを用いて領域３０，４０を形成してもよい。
【００３２】
　図３において、アクティブ領域７０とワード線／分離領域８０との区域をもたらすアレイへワード線／分離ストライプ・パターンを形成する。アクティブ領域７０の形成工程は、（輪郭をＭ３として示す）ハード・マスクを用いる従来のマスキング工程を含む。一方、本発明によれば、マスクＭ３は、それぞれのストラップ領域３０をさらに描き分け、（領域３０の一部からポリシリコンを除去した後に）それぞれの埋め込みストラップ６０をそれぞれのトレンチ２０の一部に限定する。本発明によれば、 ‘２４１特許のアクティブ領域の長手方向（図１５の８Ｌと平行）とほぼ直交する方向にアクティブ領域７０を延ばす。図１および図３に示すように、それぞれのストラップ６０は、個々のトレンチ２０の外周部Ｐの一部分Ｐ１に沿って存在する外周部（濃い線）を有する。ワード線／分離領域８０は、トレンチ側壁上に形成された縦型トランジスタの隣接する行の間に電気的分離を与え、周知または従来のダマシン埋め込み（inlay）プロセスを用いるアレイ・ワード線の形成のためのカットアウト領域として機能する。こうして、ワード線／分離ストライプは、隣接する埋め込みストラップ間に電気的分離を与え、メモリ・アレイの行アドレスのためのワード線として機能するという二元的な目的を実現する。
【００３３】
　図４は、ＳＴＩ／ビット線パターン９０の追加を含むアレイの平面図を示し、ＳＴＩ／ビット線パターン９０は、縦型トランジスタの上部ソース／ドレイン領域間に浅いトレンチ分離（ＳＴＩ）８１を与え、メモリ・アレイの列アクセスのための配線レベル（ビット線）を与えるために機能する。ビット線１００を図５に概略的に示す。例えば米国特許第６，３３９，２４１号特許公報に述べられるようにＳＴＩ／ビット線パターン９０を形成する。
【００３４】
　図５および図１２に示すように、埋め込みストラップ６０は、トレンチ２０の外周部Ｐの一部分Ｐ１に沿った距離に広がる。当該一部分Ｐ１は、外周部Ｐに沿った全長の約５％〜２０％に限られ、１リソグラフィ・フィーチャＦよりも小さい。
【００３５】
　本発明に従ってメモリ・セル構造を形成するプロセス・フローを図１６に（全体を）概略的に示し、例えば図６〜１２を参照してさらに説明する。この明細書にかんがみれば、当業者は図１６の用語を十分に理解できる。
【００３６】
　２つのトレンチ２０の断面図を、図１に対応する図６に示す。従来のフォトリソグラフィ、およびＣｌ2 ／ＨＢｒ／Ｏ2 ／Ｎ2 ／ＳＦ6 ／Ｈｅ／ＳｉＣｌ4 ガス混合物の組み合せを用いる反応性イオンエッチング（ＲＩＥ）のようなドライエッチングを用いて２μｍ〜１０μｍ、好ましくは７μｍの深さまでトレンチ２０を形成する。１５０ｎｍのｌｏｗ−ｐｔ　ＬＰＣＶＤ　ＳｉＮのようなパッド膜１２を通して基板１０内へトレンチ２０を形成する。膜１２はマスクＭ１（図１）に対応する。トレンチの外側外周部Ｐを定める複数の側壁Ｓによってそれぞれのトレンチ２０を形成する。底部壁Ｂがトレンチ２０の底部に存在する。
【００３７】
　図７は、キャパシタ２６，２４，２２の形成を示し、キャパシタ２６，２４，２２は、例えば３．５ｎｍＳｉＮ、あるいは高誘電率材料例えばＡｌＯx ，ＺｒＯ，ＨｆＯのような薄いノード絶縁体２２、ＡｓドープＬＰＣＶＤポリシリコン，Ｇｅドープポリシリコン，または金属導体例えばＴｉＮ，ＷＳｉ，Ｗのようなトレンチ電極２４、そして１０ｎｍ〜５０ｎｍ好ましくは３０ｎｍの酸化物のような分離カラー２６を含む。ボトル・プロファイル（bottle profile）および埋め込みプレート・ドーピングは図に示していないが、例えばRupp IEDM 1999または‘２４１特許に述べられるようなキャパシタに適切に当てはめられることが理解できる。
【００３８】
　図８は縦型トランジスタを示す。縦型トランジスタは、１０ｎｍ〜５０ｎｍ好ましくは３０ｎｍの厚さの異方性付着高密度プラズマ（ＨＤＰ）酸化物を用いて形成されたトレンチ・トップ酸化物２８分離と、ｎ+ 埋め込みストラップ・ソース／ドレイン外方拡散６６と、４ｎｍ〜７ｎｍ好ましくは５ｎｍの縦型ゲート熱酸化物３４と、ｎ+ ＡｓドープもしくはＰドープ，またはＧｅドープポリシリコンのようなトレンチ・ゲート電極またはゲート導体３２とを含む。‘５２６特許に教示されたような手法によってトレンチ２０の上部から分離カラー２６を除去する。例えば‘５２６特許に教示された片側面ストラップのようなプロセスと組み合せて（例えば図２に）上述したストライプ・マスク５０を用いてトレンチ２０の一区域に埋め込みストラップ６０を形成する。したがって、このような手法およびプロセスを完全に説明する必要はない。ｐウェル領域６５をトレンチ間に配し、例えばイオン打込みによって形成する。
【００３９】
　図９Ａは概略平面図を示し、図９Ｂは、矢印ａａ−ａａの方向における断面図を示す。図９Ｂは、浅いトレンチ分離（ＳＴＩ）８１を示す。図９Ｂは、完成状態における図９Ａの２つの縦型トランジスタおよびキャパシタを貫く断面図である。要素９０は概略的な分離トレンチ（ＩＴ）およびビット線（ＢＴ）パターンであり（例えば周知の方法で様々なマスクから一般的に形成される）、９４はビット線導体（Ｗ）であり、９２はキャップ（例えば窒化シリコン）である。‘２４１特許に教示されるような従来の方法でＳＴＩ領域８１を形成する。
【００４０】
　図１０Ａは概略平面図を示し、図１０Ｂは、本発明に係る埋め込みストラップ６０と外方拡散領域６６とを有する完成したメモリ構造の（矢印ｂｂの方向における）断面図を示す。トレンチ・ゲート電極３２は、ワード線（ＷＬ）導体８５へ電気的に接続され、埋め込み外方拡散６６は、分離トレンチ８０によって隣接するトランジスタから電気的に分離される。ＭＯＳＦＥＴデバイスのボディ２００は、図８におけるマスクなし埋め込みストラップ・カット代替実施例の形成において実行されるような斜めイオン打込みおよび選択的エッチングを用いるマスクなしプロセスの適用によってワード線８５から電気的に分離される。
【００４１】
　図１１は、本発明に係るメモリ構造の追加の概略平面図である。トランジスタ・ボディ領域２００は、埋め込みストラップ外方拡散６６の範囲を越えて広がる、したがって、周知のサブ８Ｆ2 縦型トランジスタ・メモリ・セルによって被るような埋め込みストラップ外方拡散の干渉を伴わずに、縦型ＭＯＳＦＥＴと下層の基板との間に電気的接続を与える。
【００４２】
　図１２は、構成要素的半径Ｒを有する仮想上の円Ｃの象限Ｉ内に配された本発明の埋め込みストラップ６０の好適な配置を説明する図である。埋め込みストラップ６０は、円Ｃの円周に沿った円弧に相対（subtend）しており、当該円弧は長さが１リソグラフィ・フィーチャ・サイズＦより小さい。
【００４３】
　ここに述べられた（例えば図１６にさらに列挙された）それぞれの工程を実施して本発明のメモリ・セル構造またはこのような構造のアレイを実現できることは、本明細書および図面をかんがみれば、十分に当業者の範囲内である。
【００４４】
　一方、図１６および図９Ａ，１０Ａ，９Ｂ，１０Ｂに示した好適なプロセスの一部を、明瞭性の追加のために要約する。
【００４５】
　図９Ａおよび１０Ａは完成した本発明のアレイ構造の平面図を示し、図９Ｂおよび１０Ｂは、完成した本発明のアレイ構造の断面図を示す。
【００４６】
　好適なプロセス・フロー・シーケンスを図１６に示す。図８に示すようなストレージ・キャパシタおよび縦型トランジスタの完成の後、第２のパッドＳｉＮ９１を化学的蒸着（ＣＶＤ）によって付着し、分離トレンチ（ＩＴ）およびワード線トレンチ（ＷＬ）８１をフォトリソグラフィおよびＲＩＥによって形成し、ＩＴ／ＷＬトレンチを部分的に酸化させて（図示しない）トレンチ・シリコン基板の露出表面を処理し、高密度プラズマ（ＨＤＰ）二酸化シリコン８０のような酸化物で充填し、ＣＭＰによって平坦化し、パッドＳｉＮに対して選択的なＲＩＥによってリセスする。ＷのようなＷＬ導体８５を化学的蒸着（ＣＶＤ）を用いてトレンチ内へ付着し、ＣＭＰによって平坦化し、図１０Ｂに示すレベルまでＲＩＥによってリセスする。キャップ酸化物８６をＨＤＰによって付着し、パッドＳｉＮ９１までＣＭＰによって平坦化する。（図示しない）一対のブロック・レベル・リソグラフィ・マスクＥＳ（エッチ・サポート）およびＥＡ（エッチ・アレイ）を用いて、アレイおよびサポート領域を描き、メモリ・アレイから離れたサポート領域におけるトランジスタの形成に備える。（図示しない）第三のパッドＳｉＮをＣＶＤによって付着し、当業者に周知であるフォトリソグラフィ，ＲＩＥ，酸化物付着およびＣＭＰによって浅いトレンチ分離８１を形成する。表面ｎ+ ソース／ドレイン領域３５を、Ａｓのようなイオン打込みによって形成する。ｐウェル６５をＢのようなイオン打込みによって形成する。Ｗのようなビット線導体材料９０およびＳｉＮのようなキャップ９４をＣＶＤによって付着し、フォトリソグラフィおよびＲＩＥによってビット線９０へパターニングする。
【００４７】
　図９Ｂおよび１０Ｂに示した完成後の構造の断面図は、ワード線８５によってアクセスされる縦型トランジスタ・ゲート電極３２を示す。ＭＯＳＦＥＴトランジスタ・チャネル３４は、ゲート電極３２の電位によって制御される。ソース領域６６およびドレイン領域３５は、埋め込みストラップ外方拡散６６と基板１０ウェハ表面とに配置される。縦型トランジスタ・チャネル３４は、ビット線導体９０とストレージ・キャパシタ電極２４との間の電荷転送を制御するために使用される。埋め込みストラップ６０は、キャパシタ電極２４とチャネル領域３４との間に電気的接続を与える。
【００４８】
　図９Ｂに示すように、限定された埋め込みストラップ外方拡散６６を含むアレイの構成は、ｐウェル６５とトランジスタのボディ９９との間に遮断されない電気的接続を与える。ボディ９９とｐウェル６５との間のボディ・コンタクト領域９８は、ＭＯＳＦＥＴの有益な動作を可能にする。
【００４９】
　まとめとして、本発明の構成に関して以下の事項を開示する。
（１）半導体基板と、複数の側壁と底部とを有し、前記半導体基板内にあるディープ・トレンチと、前記ディープ・トレンチの底部にあるストレージ・キャパシタと、前記ストレージ・キャパシタの上の前記ディープ・トレンチの側壁に沿って延び、前記ディープ・トレンチに隣接する前記基板の面内に広がる拡散部を有する縦型トランジスタと、前記ストレージ・キャパシタと反対側の前記ディープ・トレンチの側壁に沿って延びるカラー酸化物と、前記縦型トランジスタが延びる側壁と直交する方向の前記基板の表面に沿って延びる浅いトレンチ分離領域と、前記ディープ・トレンチ内部に広がるゲート導体と、前記ディープ・トレンチの上に延び、前記ゲート導体へ接続されるワード線と、前記浅いトレンチ分離領域の間のソース拡散部へのコンタクトを有する前記基板の表面上に延びるビット線と、前記ディープ・トレンチの前記側壁に沿った埋め込みストラップとを備え、前記ディープ・トレンチは自身の深さ方向と直交する方向に外周部を有し、前記埋め込みストラップは前記外周部に沿った距離に広がり、前記距離は前記外周部に沿った全長の５％〜２０％の範囲内に限られ、１リソグラフィ・フィーチャ・サイズよりも小さいメモリ・セル構造。
（２）前記埋め込みストラップは、前記外周部の１コーナーのみに沿って配される上記（１）記載のメモリ・セル構造。
（３）前記埋め込みストラップは、構成要素的曲率半径を有し、前記埋め込みストラップは前記曲率半径を有する閉曲線の一扇形内に限って配され、前記扇形は０゜より大きく９０゜以下である上記（１）記載のメモリ・セル構造。
（４）前記構造は前記埋め込みストラップと隣接する埋め込みストラップ外方拡散領域をさらに備え、前記埋め込みストラップ外方拡散領域は前記埋め込みストラップを含む閉曲線の一扇形内に限って配され、前記扇形は０゜＜扇形≦９０゜の範囲内である上記（１）記載のメモリ・セル構造。
（５）開口部を有する第一のマスクを付着する工程と、前記開口部を通して前記ディープ・トレンチを形成する工程と、第二の開口部を有する第二のマスクを付着する工程と、前記第二の開口部を通してストラップ領域を形成する工程と、前記ストラップ領域の第一の部分の上に第三のマスクを付着する工程と、前記ストラップ領域の第二の部分を除去し、前記埋め込みストラップを必須として前記第一の部分を構成する工程とによって前記埋め込みストラップを形成する上記（１）記載のメモリ・セル構造。
（６）前記ストラップは曲線状である上記（１）記載のメモリ・セル構造。
（７）それぞれのメモリ・セル構造が上記（１）記載の構造を有するメモリ・セル構造のアレイ。
（８）前記トレンチは、約２μｍ〜約１０μｍの範囲の最大深さを有する上記（１）記載のメモリ・セル構造。
（９）前記第二の開口部は細長く、前記第三のマスクは、前記細長い第二の開口部とほぼ直交する方向に付着される上記（５）記載のメモリ・セル構造。
（１０）半導体基板と、前記半導体基板内の縦方向トレンチであって、縦軸周りの方向において前記トレンチの外側外周部を定める側壁を有し、前記側壁によって形成される上部と底部とを有する縦方向トレンチと、前記底部に配されたキャパシタと、前記キャパシタの上の前記上部に配されたトランジスタと、側壁にあり、前記キャパシタへ接続された埋め込みストラップとを備え、前記埋め込みストラップは、前記トレンチの外側外周部の一部に沿った距離に広がり、前記距離は、前記外側外周部に沿った全長の５％〜２０％の範囲内に限られるメモリ・セル構造。
（１１）前記範囲は約１／２リソグラフィ・フィーチャ・サイズである上記（１０）記載のメモリ・セル構造。
（１２）前記リソグラフィ・フィーチャ・サイズは、５０ｎｍ〜１００ｎｍの範囲のサイズである上記（１１）記載のメモリ・セル構造。
（１３）基板を準備する工程と、前記基板内にトレンチを形成する工程と、前記トレンチの一部を覆う工程と、前記トレンチの覆われていない部分へ材料を配置する工程と、前記トレンチの前記覆われていない部分の第一の部分を覆う工程と、前記トレンチの前記覆われていない部分の第二の部分から前記材料を除去する工程と、を含む方法。
（１４）前記準備する工程は、プレーナ半導体基板を準備する工程を含む上記（１３）記載の方法。
（１５）前記材料を配置する工程は、前記トレンチの前記覆われていない部分へ半導体材料を配置する工程を含む上記（１３）記載の方法。
（１６）前記材料を配置する工程は、前記トレンチの前記覆われていない部分へポリシリコンを配置する工程を含む上記（１３）記載の方法。
【図面の簡単な説明】
【００５０】
【図１】本発明に係る埋め込みストラップ６０の縮小および限定を示す本発明の好適な実施形態の中間段階の構造と中間段階の工程との概略平面図である。
【図２】本発明に係る埋め込みストラップ６０の縮小および限定を示す本発明の好適な実施形態の中間段階の構造と中間段階の工程との概略平面図である。
【図３】本発明に係る埋め込みストラップ６０の縮小および限定を示す本発明の好適な実施形態の中間段階の構造と中間段階の工程との概略平面図である。
【図４】本発明に係る埋め込みストラップ６０の縮小および限定を示す本発明の好適な実施形態の中間段階の構造と中間段階の工程との概略平面図である。
【図５】本発明に係る埋め込みストラップ６０の縮小および限定を示す本発明の好適な実施形態の最終構造と最終工程との概略平面図である。
【図６】埋め込みストラップ６０および埋め込みストラップ外方拡散領域６６の位置と限定とをさらに明らかにする概略断面図である。
【図７】埋め込みストラップ６０および埋め込みストラップ外方拡散領域６６の位置と限定とをさらに明らかにする概略断面図である。
【図８】埋め込みストラップ６０および埋め込みストラップ外方拡散領域６６の位置と限定とをさらに明らかにする概略断面図である。
【図９】埋め込みストラップ６０および埋め込みストラップ外方拡散領域６６の位置と限定とをさらに明らかにする概略断面図および概略平面図である。
【図１０】埋め込みストラップ６０および埋め込みストラップ外方拡散領域６６の位置と限定とをさらに明らかにする概略断面図および概略平面図である。
【図１１】埋め込みストラップ６０および埋め込みストラップ外方拡散領域６６の位置と限定とをさらに明らかにする概略平面図である。
【図１２】本発明の好適な１実施形態に係る埋め込みストラップ６０を示す図である。ストラップは、曲線の半径と対応する（例：等しい）半径Ｒを有する仮想上の円Ｃの象限（例：Ｉ）内にのみ位置し、この曲線の外周部（例：円周）が埋め込みストラップ６０の外周部の大部分（例：５０％以上）を含む。ストラップ６０は、半径ｒ1 ｒ2 と囲まれた円弧Ａとによって境界を定められた扇形内に含まれる。
【図１３】本発明に係るストラップよりも限定されていない埋め込みストラップを有する従来のメモリ構造の概略断面図である。図１３〜１５で示す構造の要素を示すために用いる数字は、本発明に係る様々な構造（図１〜１２）の要素を示すために用いる数字と対応しない。
【図１４】本発明に係るストラップよりも限定されていない埋め込みストラップを有する従来のメモリ構造の概略断面図である。図１３〜１５で示す構造の要素を示すために用いる数字は、本発明に係る様々な構造（図１〜１２）の要素を示すために用いる数字と対応しない。
【図１５】図１３および図１４に示す従来の構造の概略平面図である。
【図１６】図９Ｂおよび図１０Ｂの構造を実現するための様々な好ましいプロセス工程のリストである。
【符号の説明】
【００５１】
　１０　半導体基板
　１２　膜
　２０　トレンチ
　２２，２４，２６　キャパシタ
　２８　トレンチ・トップ酸化物
　３０　ストラップ領域
　３２　ゲート導体
　３４　ゲート熱酸化物
　３５　ソース／ドレイン領域
　４０　非ストラップ領域
　５０　カット・マスク・パターン
　６０　埋め込みストラップ
　６５　ｐウェル領域
　６６　埋め込みストラップ・ソース／ドレイン外方拡散
　７０　アクティブ領域
　８０　ワード線／分離領域
　８１　浅いトレンチ分離（ＳＴＩ）
　８５　ワード線（ＷＬ）導体
　８６　キャップ酸化物
　９０　ＳＴＩ／ビット線パターン
　９１　パッドＳｉＮ
　９２　キャップ
　９４　ビット線導体
　９８　ボディ・コンタクト領域
　９９　トランジスタのボディ
　１００　ビット線
　２００　ＭＯＳＦＥＴデバイスのボディ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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