(57)【要約】【課題】所要の容量値を高精度に有する容量素子、及び高集積した容量素子を備える半導体装置であっても、容量値が低下することがなく更に高集積化することができると共に、高効率で製造することができる半導体装置、及びその製造方法を提供する。【解決手段】金属配線層４上の第１下部電極部５ａが形成されていない部分、及び／又は、いくつかの第１下部電極部５ａ上に、第１下部電極部５ａとは異なる物理定数を有する材料を用いた第２下部電極部５ｂ，５ｂを形成した上に、誘電体層６をＣＶＤ法により堆積させる。次に、誘電体層６上に窒化チタンを堆積して上部電極層７を形成した後、第１下部電極部５ａ及び第２下部電極部５ｂ上の所定部分上以外の部分の上部電極層７及び誘電体層６をエッチングすることによって、複数の上部電極層７及び複数の誘電体層６を形成する。【選択図】    図２
2004327497.tif 000002
【特許請求の範囲】
【請求項１】
基板上に、下部電極、誘電体及び上部電極を順次積層して、異なる容量値を有する複数の容量素子を形成した半導体装置において、
異なる容量値を有する容量素子の下部電極の物性を互いに異ならせて成ることを特徴とする半導体装置。
【請求項２】
異なる容量値を有する容量素子の下部電極は、互いに異なる材料、厚さ又は層数で形成して、その物性を互いに異ならせて成る請求項１記載の半導体装置。
【請求項３】
基板上に下部電極を積層する第１工程と、前記下部電極の表面に誘電体を積層する第２工程と、前記誘電体の表面に上部電極を積層する第３工程とを順次実施して、異なる容量値を有する複数の容量素子を形成した半導体装置を製造する方法において、
前記第１工程では、異なる容量値を有する容量素子の下部電極を、互いに異なる物性になるように形成し、
前記第２工程では、前記各容量素子の誘電体を、互いに同じ材料によって同時的に形成することを特徴とする半導体装置の製造方法。
【請求項４】
前記第１工程では、異なる容量値を有する容量素子の下部電極を互いに異なる材料、厚さ又は層数で形成することによって、互いに異なる物性になるように形成する請求項３記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電荷を蓄える容量素子を備える半導体装置、及び該半導体装置の製造方法に関する。
【０００２】
【従来の技術】
半導体基板に、ＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）構造とした容量素子、及びＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造とした容量素子を形成した半導体装置が開発されている（例えば、特許文献１）。
【０００３】
図４から図７は、基板上にＭＩＭ構造の容量素子（以後、ＭＩＭ容量素子ともいう）及びＭＩＳ構造の容量素子（以後、ＭＩＳ容量素子ともいう）を備える従来の半導体装置の製造工程を説明する図面であり、図中、２１はＰ型の基板である。
【０００４】
図４（ａ）に示した如く、基板２１上に、１μｍ程度の厚さのＮ型のエピタキシャル層２２を適宜のパターンになるように堆積してＭＩＳ容量素子形成領域とした後、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ    ｏｎ    Ｓｉｌｉｃｏｎ）酸化膜層２３を堆積することによって、ＭＩＳ容量素子形成領域を他の領域から絶縁する。このとき、ＬＯＣＯＳ酸化膜層２３のＭＩＳ容量素子形成領域縁部に対向する部分には、基板２１とエピタキシャル層２２との段差に起因するバーズヘッド（突起）が生じている。
【０００５】
次に、図４（ｂ）に示した如く、ＬＯＣＯＳ酸化膜層２３上に堆積したフォトレジスト（ＰＲ）層４１を、ＭＩＳ容量素子形成領域上が開口するようにパターンニングし、ＭＩＳ容量素子形成領域に、例えばリンといったＮ型の不純物を注入することによって、ＭＩＳ容量素子形成領域における下部電極側の寄生抵抗を低減する。
【０００６】
次に、図４（ｃ）に示した如く、ＰＲ層４１を除去したＬＯＣＯＳ酸化膜層２３上に、良好なカバレッジを示すＴＥＯＳ酸化膜層２５を略３００μｍの厚さになるように堆積する。この後、図４（ｂ）で注入したＮ型の不純物が拡散・活性化されるように熱処理を施し、ＭＩＳ容量素子の下部電極たるＮ型イオン拡散層２４が形成される。そして、ＴＥＯＳ酸化膜層２５上にレジスト層４２を積層し、該レジスト層４２とＴＥＯＳ酸化膜層２５との選択比が１．０になる条件でＲＩＥ法によるエッチングを行ってレジスト層４２及びＴＥＯＳ酸化膜層２５を除去することによって、図５（ｄ）に示した如く、バーズヘッドを除去してＬＯＣＯＳ酸化膜層２３の表面を平坦化した後、このＬＯＣＯＳ酸化膜層２３に、例えばボロンといったＰ型不純物を注入し、更に、熱処理を行うことによって、イオン注入による欠陥の除去、並びにイオンの活性化及び拡散を行う。
【０００７】
続いて、Ｎ型イオン拡散層２４及びＰ型イオンを拡散させたＬＯＣＯＳ酸化膜層２３上に、ＴＥＯＳ酸化膜層２６を１００ｎｍ程度の厚さになるように堆積させ、ＰＲ層４３を、ＭＩＳ容量素子形成領域たるＮ型イオン拡散層２４の所定領域上が開口するようにパターンニングし、図５（ｅ）に示した如く、前記所定領域上にあるＴＥＯＳ酸化膜層２６をＲＩＥ法によってエッチング除去して、ＭＩＳ容量素子の下部電極層たるＮ型イオン拡散層２４を露出させた後、ＰＲ層４３を除去する。
【０００８】
その後、基板２１上の全面にシリコン窒化膜を２０ｎｍ程度の厚さになるように堆積させて、ＭＩＳ容量素子用の第１誘電体層２７を形成した後、図５（ｆ）に示した如く、前述したＮ型イオン拡散層２４の露出部分及びその周囲を保護するようにＰＲ層４４をパターンニングし、該ＰＲ層４４以外の領域の第１誘電体層２７をＲＩＥ法によりエッチング除去した後、ＰＲ層４４を除去する。
【０００９】
続いて、Ｐｏｌｙ−Ｒ素子（図示せず）を形成する場合は、図６（ｇ）に示した如く、ポリシリコン層２８を１５０ｎｍ程度の厚さになるように堆積し、ＢＦ２を４０ｋｅｖ、１Ｅ１５／ｃｍ２程度の条件で注入した後、図５（ｈ）に示した如く、ＭＩＳ容量素子形成領域たるＮ型イオン拡散層２４の前記開口領域及びその周囲を保護するようにＰＲ層４５をパターンニングし、ＰＲ層４５以外の領域のポリシリコン層２８をＲＩＥ法によりエッチング除去する。なお、ＭＩＳ容量素子のみを形成する場合、この工程を省略することができる。
【００１０】
次に、シリコン酸化膜層２９を４００ｎｍ程度の厚さになるように、常圧ＣＶＤ法を用いて堆積した後、熱処理を行ってシリコン酸化膜層２９を緻密化する。そして、図６（ｉ）に示した如く、ポリシリコン層２８上及びその近傍のＴＥＯＳ酸化膜層２６上に開口が形成されるようにパターニングしたＰＲ層４６を形成し、該ＰＲ層４６をマスクとして、シリコン酸化膜層２９をＲＩＥ法により除去して、ポリシリコン層２８及びその近傍のＴＥＯＳ酸化膜層２６を露出させる。
【００１１】
その後、図７（ｊ）に示した如く、ポリシリコン層２８及びその近傍のＴＥＯＳ酸化膜層２６の露出部分、並びにシリコン酸化膜層２９のＭＩＭ容量素子形成領域に、Ｔｉ／ＴｉＯＮ／Ｔｉ／ＡｌＳｉ（１％のシリコンを含有するＡｌ）を３０／７０／５０／８００ｎｍ程度の厚さになるように堆積・パターンニングして、金属配線層３０，３０，…を形成する。ポリシリコン層２８上の金属配線層３０はＭＩＳ容量素子の上部電極として機能し、Ｎ型イオン拡散層２４−第１誘電体層２７−金属配線層３０によってＭＩＳ容量素子が形成されている。
【００１２】
そして、この金属配線層３０，３０，…上に、光反射防止機能を有する第１窒化チタン層３１，３１，…を５０ｎｍ程度の厚さになるように金属スパッタリング法により形成する。このＭＩＭ容量素子形成領域に形成された第１窒化チタン層３１は、ＭＩＭ容量素子の下部電極として機能する。
【００１３】
続いて、ＭＩＭ容量素子形成領域側の第１窒化チタン層３１上に、ＭＩＭ容量素子の誘電体として、例えばＴａ２Ｏ５を４０ｎｍになるようにＣＶＤ法により堆積して第２誘電体層３２を形成し、更にその上に、ＭＩＭ容量素子の上部電極として第２窒化チタン層３３を金属スパッタリング法により形成した後、ＭＩＭ容量素子形成領域上以外の第２窒化チタン層３３及び第２誘電体膜層３２をＲＩＥ法によってエッチング除去する。この第１窒化チタン層３１−第２誘電体層３２−第２窒化チタン層３３によってＭＩＭ容量素子が形成されている。そして、Ｐ型基板２１の全表面に、シリコン酸化膜層３４を１μｍ程度の厚さになるように堆積して絶縁する。
【００１４】
最後に、図７（ｋ）に示した如く、第２窒化チタン層３３上及びその周囲近傍の第１窒化チタン層３１上のシリコン酸化膜層３４にコンタクトホールをそれぞれ開設し、該コンタクトホールを介して第２窒化チタン層３３及びその周囲近傍の第１窒化チタン層３１に接続する取り出し用の第２金属配線層３６，３６をＴｉ−ＡｌＳｉによって形成する。
【００１５】
【特許文献１】
特開２０００−１７４２１６号公報（図１）
【００１６】
【発明が解決しようとする課題】
このような容量素子を備える半導体装置にあっては、半導体装置の小サイズ化に伴って、容量素子の更なる高集積化が要求されている。
【００１７】
ところで、容量素子の容量値（Ｃ）は、次の（１）式で表される。
Ｃ＝ε０×εｒ／ｔ      …（１）
ただし、ε０  ；真空中の誘電率
εｒ  ；層固有の比誘電率
ｔ    ；電極間距離（誘電体膜層の厚さ）
【００１８】
従って、容量素子の容量値を減少させることなく高集積化するためには、（１）式から明らかな如く、誘電体層を酸化タンタルといった高誘電体材料で形成すること、及び／又は誘電体層の厚さをより薄くすることが効果的である。
【００１９】
一方、このような半導体装置では、所要の容量値を高精度に有する容量素子を形成することも要求されており、この要求を満たすため、シリコン窒化膜層を誘電体としている。これは、前述した従来の方法では、酸化タンタルに比べて層厚を高制度に制御してシリコン窒化膜層を堆積させることができるからである。しかしながら、酸化タンタルの比誘電率は２５程度であるのに対し、シリコン窒化膜の比誘電率は７．５程度と低いため、容量値を減少させることなく高集積化を図るには、層厚を薄くしなければならない。しかし、シリコン窒化膜層の厚さを２０ｎｍより薄くすると、絶縁耐圧が低下すると共に、シリコン窒化膜層にピンホールが生じ易くなるため、容量素子の信頼性及びデバイス特性が低下するという問題があった。
【００２０】
また、半導体装置には、高集積化した容量素子を形成することも要求されるが、この要求を満たすためには、酸化タンタルといったより誘電率が高い材料を用いなければならない。従って、所要の容量値を高精度に有する容量素子と、高集積化した容量素子とを備える半導体装置を製造する場合、前述した如き従来の製造方法のように、複雑な製造工程によって製造しなければならず、製造効率が低いという問題もあった。
【００２１】
本発明は斯かる事情に鑑みてなされたものであって、その目的とするところは、所要の容量値を高精度に有する容量素子、及び高集積した容量素子を備える半導体装置であっても、容量値が低下することがなく更に高集積化することができると共に、高効率で製造することができる半導体装置、及びその製造方法を提供することにある。
【００２２】
【課題を解決するための手段】
請求項１記載の本発明は、基板上に、下部電極、誘電体及び上部電極を順次積層して、異なる容量値を有する複数の容量素子を形成した半導体装置において、異なる容量値を有する容量素子の下部電極の物性を互いに異ならせて成ることを特徴とする。
【００２３】
請求項２記載の本発明は、異なる容量値を有する容量素子の下部電極は、互いに異なる材料、厚さ又は層数で形成して、その物性を互いに異ならせてあることを特徴とする。
【００２４】
請求項３記載の本発明は、基板上に下部電極を積層する第１工程と、前記下部電極の表面に誘電体を積層する第２工程と、前記誘電体の表面に上部電極を積層する第３工程とを順次実施して、異なる容量値を有する複数の容量素子を形成した半導体装置を製造する方法において、前記第１工程では、異なる容量値を有する容量素子の下部電極を、互いに異なる物性になるように形成し、前記第２工程では、前記各容量素子の誘電体を、互いに同じ材料によって同時的に形成することを特徴とする。
【００２５】
請求項４記載の本発明は、前記第１工程では、異なる容量値を有する容量素子の下部電極を互いに異なる材料、厚さ又は層数で形成することによって、互いに異なる物性になるように形成することを特徴とする。
【００２６】
【発明の実施の形態】
本発明者が種々検討した結果、基板の表面に、下部電極、誘電体及び上部電極をこの順に積層して、異なる容量値を有する複数の容量素子を形成する場合、異なる容量値を有する容量素子の下部電極を、誘電体を積層する際に、各下部電極が互いに異なる物性になるように形成しておくことによって、結晶成長により成膜を実施する方法、好ましくはＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ    Ｄｅｐｏｓｉｔｉｏｎ）法を用いて、各下部電極の表面に誘電体を一の材料を用いて同時的に形成しても、換言すれば一回の操作で、異なる厚さの誘電体を堆積させることができるという知見を得て本発明を完成した。
【００２７】
誘電体を積層する際に、各下部電極が互いに異なる物性になるようにするには、各下部電極を、熱伝導率、結晶構造、若しくは仕事関数が互いに異なる材料で形成することによって、又は各下部電極の厚さ若しくは層数を異ならせることによって実現することができ、材料としては、例えばチタン、タングステン、ルテニウム、イリジウム、白金、モリブデン若しくはタンタル、又はそれらの窒化物若しくは酸化物を用いることができる。チタン、タングステン、ルテニウム、白金、モリブデン及びタンタルの熱伝導率、結晶構造及び仕事関数を次の表１に示す。
【００２８】
【表１】
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【００２９】
ＣＶＤ法では、一般に、下部電極の表面温度が高いほど、その上に堆積される誘電体の堆積速度が速い。従って、ＣＶＤ法によって同時的に誘電体を堆積させる場合、すなわち同じ条件下で誘電体を堆積させる場合であっても、熱伝導率が高い材料の下部電極上に堆積された誘電体の厚さの方が、熱伝導率が低い材料の下部電極上に堆積された誘電体の厚さより厚い。このように、一回の操作で、互いに厚さが異なる複数の誘電体を形成することができ、これによって異なる容量値を有する容量素子を形成することができるため、半導体装置の製造効率が高い。
【００３０】
更に、下部電極の材料、並びにＣＶＤ法によって誘電体を堆積させる時間に加えてその温度を調整することによって、酸化タンタルといった高誘電体材料を用いても、下部電極上に堆積させる誘電体の厚さを高精度に制御することができる。これによって、所要の容量値を高精度に有する容量素子を高誘電体材料により形成することが可能となり、誘電体の厚さを、所要の耐電圧を有する厚さまで可及的に薄くした場合であっても、より容量値が高い容量素子を形成することができる。従って、所要の容量値を高精度に有する容量素子を、その容量値が低下することがなく、より高集積化することができる。
【００３１】
一方、半導体装置において、耐電圧の要求が低い領域では、例えば、所要の容量値を高精度に有する容量素子の下部電極に用いた材料より、低い熱伝導率の材料を用いて下部電極を形成することによって、同一条件下であってもより薄く誘電体を堆積させることができ、これによって、複数の容量素子を、容量値が低下することがなく更に高集積化して形成することができる。
【００３２】
なお、熱伝導率が異なる材料の各下部電極上に、ＣＶＤ法によって誘電体をそれぞれ堆積させる場合、使用するＣＶＤ装置の構造によって、誘電体の厚さに与える影響が異なるが、管状炉形（ホットウォ−ルタイプ）のＣＶＤ装置より、水平型・垂直型・連続型と呼ばれるホットプレートタイプのＣＶＤ装置の方が、誘電体の厚さに与える影響が大きい。
【００３３】
また、プラズマＣＶＤ法による低温領域のように、ＣＶＤ法において、圧力というように温度以外の条件によって、熱伝導率が高い下部電極上より、熱伝導率が低い下部電極上に誘電体を堆積した方が、誘電体の厚さが厚くなることが知られているが、このような場合は、例えば、所要の容量値を高精度に有する容量素子を形成する部分に、熱伝導率が高い材料の下部電極を堆積させ、耐電圧の要求が低く、より高集積化した容量素子を形成する部分には、熱伝導率が低い材料の下部電極を堆積させる。
【００３４】
一方、上述した如く下部電極として熱伝導率が異なる材料を堆積させる以外に、仕事関数の値が異なる材料を堆積させてもよい。仕事関数の値が異なる材料によって下部電極を堆積し、その上に堆積させる誘電体の厚さにより影響を与えるＣＶＤ法として、プラズマＣＶＤ法がある。この場合、仕事関数の値が小さい材料程、下部電極から電子が放出され、この電子によって下部電極の表面における反応ガスがより励起されるため、下部電極上へ堆積される誘電体の堆積速度が速い。
【００３５】
更に、下部電極として、結晶構造が異なる材料を堆積させてもよい。結晶構造が異なる下部電極上に、ＣＶＤ法によって誘電体を堆積すると、その誘電体の膜質が変動するため、堆積された誘電体の誘電率が変動する。
【００３６】
ところで、このように異なる材料を用いることによって下部電極の物性を異ならせる以外に、下部電極の厚さを異ならせることによって、下部電極の物性を異ならせることもできる。この場合、下部電極を複数の材料を積層させることによって形成し、層数を異ならせることによって、下部電極の厚さを異ならせてもよい。これによって、誘電体を堆積される際、下部電極の表面温度が異なり、これによって誘電体の堆積速度が異なる。
【００３７】
なお、ＣＶＤ法としては、基板を所定の温度に加熱して成膜を行う熱ＣＶＤ法、及び前述したプラズマＣＶＤ法に加えて、光を照射することによって化学反応又は熱分解を促進させる光ＣＶＤ法を用いることができる。
【００３８】
以下、本発明の内容を図面に基づいて詳述する。
図１から図３は、本発明に係る半導体装置の製造方法の要部工程を説明する図面であり、図中、１はＰ型の基板である。
【００３９】
図１（ａ）に示した如く、基板１上に、ＬＯＣＯＳ酸化膜（ＳｉＯ２）層２、及びシリコン酸化膜層３がこの順に堆積してあり、それらの上に、金属配線層４（例えば、Ｔｉ／ＴｉＯＮ／Ｔｉ／ＡｌＳｉ（１％のシリコンを含有するＡｌ）＝３０／７０／５０／８００ｎｍ）、及び容量素子の下部電極の一つである下部電極層５が，それぞれ金属スパッタリング法によってこの順に堆積してある。なお、下部電極層５は、窒化チタン、タングステン、ルテニウム、酸化ルテニウム、酸化イリジウム、窒化タングステン、モリブデン、窒化モリブデン、タンタル、窒化タンタルの材料をスパッタリング法、蒸着法、ＣＶＤ法によって堆積させることによって形成することができるが、金属配線層４の表面材料（本実施例ではＡｌＳｉ）上に安定して堆積し得ると共に、後述するＲＩＥ法によって、良好に除去し得る材料が好ましい。
【００４０】
次に、図１（ｂ）に示した如く、下部電極層５の一部を適宜の島状パターンの残部が形成されるようにＲＩＥ法によって除去して、第１下部電極部５ａ，５ａを形成する。
【００４１】
そして、図１（ｃ）に示した如く、金属配線層４上の第１下部電極部５ａが形成されていない部分、及び／又は、いくつかの第１下部電極部５ａ上に、第１下部電極部５ａとは異なる物理定数を有する材料を用いた第２下部電極部５ｂ，５ｂをスパッタリング法、蒸着法、ＣＶＤ法によって形成する。後述する如く、第１下部電極部５ａ上及び第２下部電極部５ｂ上に誘電体層６を堆積するが、第１下部電極部５ａ上に形成される誘電体層６の厚さと、第２下部電極部５ｂ上に形成される誘電体層６の厚さとの差を大きくしたい場合には、第１下部電極部５ａ及び第２下部電極部５ｂの材料として、熱伝導率・仕事関数差・結晶構造が互いにより異なるものを用いる。
【００４２】
なお、本実施の形態では、物性が異なる３種類の下部電極（第１下部電極部５ａ、第２下部電極部５ｂ、及び第１下部電極部５ａ上に積層した第２下部電極部５ｂ）を形成する場合について示したが、本発明はこれに限らず、２種類、又は４種類以上の下部電極を形成してもよいことはいうまでもない。
【００４３】
なお、従来の製造方法のように、複数種類の誘電体層を形成すべく、複数回、誘電体層の堆積操作を行う場合に比べて、複数種類の下部電極を形成すべく、複数回、下部電極の堆積操作を行う方がより作業効率が高い。
【００４４】
次に、図２（ｄ）に示した如く、基板１上の全面に誘電体層６をＣＶＤ法により、所要下部電極部上での厚さが例えば４０ｎｍになるように堆積させる。この誘電体層６の材料としては、タンタルオキサイド（Ｔａ２Ｏ５）、Ｈｆ、Ｙ及びＡｌの酸化物等、高誘電率を有するものが好ましい。このとき、第１下部電極部５ａと第２下部電極部５ｂとは異なる物性を有する材料で形成してあるため、第１下部電極部５ａ上に形成される誘電体層６の厚さと、第２下部電極部５ｂ上に形成される誘電体層６の厚さとは異なっている。つまり、一度の層形成操作で複数の部分で互いに異なる厚さの誘電体層６を形成することができ、製造効率が高い。
【００４５】
また、このように誘電体層６の厚さを、層形成時間に加えて、層形成温度、及び下部電極部の厚さによって調整することができるため、誘電体層６を所要の厚さに高精度に形成することができる。
【００４６】
次に、図２（ｅ）に示した如く、誘電体層６上に窒化チタンを金属スパッタリング法を用いて堆積することによって上部電極層７を形成した後、図２（ｆ）に示した如く、第１下部電極部５ａ及び第２下部電極部５ｂ上の所定部分上に上部電極層７及び誘電体層６が配置されるようにパターニングされたＰＲ層（図示せず）をマスクとして、上部電極層７及び誘電体層６をＲＩＥ法を用いてエッチングすることによって、複数の上部電極層７，７，…及び複数の誘電体層６，６，…を形成する。
【００４７】
そして、図３（ｇ）に示した如く、基板１上に、例えばシリコン酸化膜を堆積させることによって絶縁層８を形成した後、図３（ｈ）に示した如く、各上部電極層７，７，…及びその近傍の第１下部電極部５ａ，５ａ，…又は第２電極部５ｂを露出させるように、絶縁層８にコンタクトホールをそれぞれ開設し、各コンタクトホールに、例えば、Ｔｉ−ＡｌＳｉを充填することによって取り出し用の金属配線９，９，…を形成する。
【００４８】
なお、図１から図３に示した本実施の形態では、下部電極の材質又は層数を異ならせることによって、互いに異なる容量値を有する複数の容量素子を形成するようにしてあるが、本発明はこれに限らず、一の材料を用いて、互いに異なる厚さの複数の下部電極を形成するようにしてもよい。これによっても、各下部電極の物性が異なり、その上にそれぞれ堆積される誘電体の堆積速度が異なるため、一度の操作で、異なる容量値となる誘電体をそれぞれ堆積させることができる。
【００４９】
【発明の効果】
請求項１記載の本発明によれば、異なる容量値を有する容量素子の下部電極は、その物性を互いに異ならせてあるため、誘電体の堆積操作を同時的に行うことによって異なる容量値を有する容量素子を形成することができ、半導体装置の製造効率が高い。また、誘電体の厚さを、堆積時間に加えて、堆積温度、及び下部電極の厚さによって調整することができるため、高誘電体材料を用いた場合であっても、誘電体を所要の厚さに高精度に形成することができる。従って、所要の容量値を高精度に有する容量素子、及び高集積した容量素子を備える半導体装置であっても、容量値が低下することがなく更に高集積化することができる。
【００５０】
請求項２記載の本発明によれば、異なる容量値を有する容量素子の下部電極は、互いに異なる材料、厚さ又は層数で形成して、その物性を互いに異ならせてあるため、各下部電極の物性を比較的容易に異ならせることができる。
【００５１】
請求項３記載の本発明によれば、基板上に下部電極を積層する第１工程では、異なる容量値を有する容量素子の下部電極を、互いに異なる物性になるように形成し、下部電極の表面に誘電体を積層する第２工程では、前記各容量素子の誘電体を、互いに同じ材料によって同時的に形成するため、半導体装置の製造効率が高い。また、誘電体の厚さを、堆積時間に加えて、堆積温度、及び下部電極の厚さによって調整することができるため、高誘電体材料を用いた場合であっても、誘電体を所要の厚さに高精度に形成することができる。従って、所要の容量値を高精度に有する容量素子、及び高集積した容量素子を備える半導体装置であっても、容量値が低下することがなく更に高集積化することができる。
【００５２】
請求項４記載の本発明によれば、第１工程では、異なる容量値を有する容量素子の下部電極を互いに異なる材料、厚さ又は層数で形成することによって、互いに異なる物性になるように形成するため、各下部電極の物性を比較的容易に異ならせることができる等、本発明は優れた効果を奏する。
【図面の簡単な説明】
【図１】本発明に係る半導体装置の製造方法の要部工程を説明する図面である。
【図２】本発明に係る半導体装置の製造方法の要部工程を説明する図面である。
【図３】本発明に係る半導体装置の製造方法の要部工程を説明する図面である。
【図４】基板上にＭＩＭ構造の容量素子及びＭＩＳ構造の容量素子を備える従来の半導体装置の製造工程を説明する図面である。
【図５】基板上にＭＩＭ構造の容量素子及びＭＩＳ構造の容量素子を備える従来の半導体装置の製造工程を説明する図面である。
【図６】基板上にＭＩＭ構造の容量素子及びＭＩＳ構造の容量素子を備える従来の半導体装置の製造工程を説明する図面である。
【図７】基板上にＭＩＭ構造の容量素子及びＭＩＳ構造の容量素子を備える従来の半導体装置の製造工程を説明する図面である。
【符号の説明】
１    基板
２    ＬＯＣＯＳ酸化膜層
３    シリコン酸化膜層
４    金属配線層
５ａ  第１下部電極部
５ｂ  第２下部電極部
６    誘電体層
７    上部電極層
【図１】
2004327497.tif 000004
【図２】
2004327497.tif 000005
【図３】
2004327497.tif 000006
【図４】
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【図５】
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【図６】
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【図７】
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