(57)【要約】【課題】誤比較やヒステリシスが少なく、高速動作可能な電圧比較器を提供する。【解決手段】差動増幅回路を構成するＭＯＳトランジスタ２，３、抵抗素子８および抵抗素子９と、差動電圧を正帰還増幅するＭＯＳトランジスタ６，７と、正帰還増幅動作と差動増幅動作とを切り替えるためのスイッチ用ＭＯＳトランジスタ４，５，１０，１１と、ＭＯＳトランジスタ６，７とスイッチ用ＭＯＳトランジスタ１０，１１との間に設けられたノードＣに接続され、正帰還動作の開始時にノードＣの電圧上昇を抑制する第１の電圧制御手段と、差動増幅動作期間中にノードＣの電圧上昇を抑える第２の電圧制御手段と、出力部の間に設けられたＭＯＳトランジスタ１９と、接続用ＭＯＳトランジスタ１９を差動増幅動作中に一時的に導通させる第３の電圧制御手段とを備えている。【選択図】  図１
2004260464.tif 000002
【特許請求の範囲】
【請求項１】
共に差動対を形成する第１導電型の第１のＭＩＳトランジスタおよび第２のＭＩＳトランジスタと、上記第１のＭＩＳトランジスタおよび第２のＭＩＳトランジスタにそれぞれ接続された第１の抵抗素子および第２の抵抗素子とを有し、差動入力電圧を受けて差動電圧を生成するための差動増幅回路と、
第１のソース・ドレイン領域が上記第１のＭＩＳトランジスタに接続され、第２のソース・ドレイン領域が上記第１の抵抗素子に接続された第１導電型の第３のＭＩＳトランジスタと、第１のソース・ドレイン領域が上記第２のＭＩＳトランジスタに、ゲートが上記第３のＭＩＳトランジスタの第２のソース・ドレイン領域に、第２のソース・ドレイン領域が上記第３のＭＩＳトランジスタのゲートおよび第２の抵抗素子にそれぞれ接続された第１導電型の第４のＭＩＳトランジスタとを有し、上記第３のＭＩＳトランジスタ及び上記第４のＭＩＳトランジスタの第１のソース・ドレイン領域が共通接続され、上記差動電圧を正帰還増幅またはラッチするためのラッチ回路と、
上記第１のＭＩＳトランジスタと上記第１の抵抗素子との間に介設され、第１の信号によって第１の期間に導通状態となり、第２の期間に非導通状態となるよう制御される第１導電型の第１のスイッチ用ＭＩＳトランジスタと、
上記第２のＭＩＳトランジスタと上記第２の抵抗素子との間に介設され、上記第１の信号によって上記第１の期間に導通状態となり、上記第２の期間に非導通状態となるよう制御される第１導電型の第２のスイッチ用ＭＩＳトランジスタと、
上記第１のＭＩＳトランジスタと上記第３のＭＩＳトランジスタとの間に介設され、上記第１の信号とは逆相の第２の信号によって上記第２の期間に導通状態となり、上記第１の期間に非導通状態となるよう制御される第１導電型の第３のスイッチ用ＭＩＳトランジスタと、
上記第２のＭＩＳトランジスタと上記第４のＭＩＳトランジスタとの間に介設され、上記第２の制御信号によって上記第２の期間に導通状態となり、上記第１の期間に非導通状態となるよう制御される第１導電型の第４のスイッチ用ＭＩＳトランジスタと、
上記第１の期間から上記第２の期間への遷移時または上記第２の期間から上記第１の期間への遷移時に、上記第３のＭＩＳトランジスタおよび上記第４のＭＩＳトランジスタの第１のソース・ドレイン領域の電圧を上記第２の信号の電圧変化とは逆の極性に変化させるための第１の電圧制御手段と
を備えている電圧比較器。
【請求項２】
請求項１に記載の電圧比較器において、
上記第１の電圧制御手段は、一端が上記第３のＭＩＳトランジスタおよび上記第４のＭＩＳトランジスタの第１のソース・ドレイン領域に接続され、他端に上記第２の信号とは逆相の第３の信号が印加された第１の容量素子である、電圧比較器。
【請求項３】
請求項２に記載の電圧比較器において、
上記第１の期間中に、上記第３のＭＩＳトランジスタおよび上記第４のＭＩＳトランジスタのゲート−第１のソース・ドレイン領域間の電圧を、ほぼ上記第３のＭＩＳトランジスタおよび上記第４のＭＩＳトランジスタのしきい値電圧に設定するための第２の電圧制御手段をさらに備えている電圧比較器。
【請求項４】
請求項３に記載の電圧比較器において、
上記第２の電圧制御手段は、
第１の電流源と、
第１のソース・ドレイン領域が上記第１の電流源に接続され、第２のソース・ドレイン領域およびゲートに第１の電源が接続された第１導電型の第５のＭＩＳトランジスタと、
上記第３のＭＩＳトランジスタおよび上記第４のＭＩＳトランジスタの第１のソース・ドレイン領域と上記第１の電流源または上記第５のＭＩＳトランジスタの間に設けられ、上記第１の期間には導通状態となり、上記第２の期間には非導通状態となるよう制御された第１のスイッチと
を有している、電圧比較器。
【請求項５】
請求項４に記載の電圧比較器において、
上記第２の電圧制御手段は、
一端が上記第１のスイッチと上記第５のＭＩＳトランジスタに接続され、他端が第２の電源に接続されている第２の容量素子をさらに備えている、電圧比較器。
【請求項６】
請求項１〜５のうちいずれか１つに記載の電圧比較器において、
上記第３のＭＩＳトランジスタの第２のソース・ドレイン領域と上記第４のＭＩＳトランジスタの第２のソース・ドレイン領域との間に介設された第２導電型の第６のＭＩＳトランジスタと、
一端に上記第２の信号と同相の第４の信号が印加され、他端が上記第６のＭＩＳトランジスタのゲートに接続された第３の容量素子と、一端に第１の電源が接続され、他端が上記第６のＭＩＳトランジスタのゲートに接続された第３の抵抗素子とを有し、上記第１の期間中に一時的に上記第６のＭＩＳトランジスタを導通させるように制御するための第３の電圧制御手段と
をさらに備えている電圧比較器。
【請求項７】
請求項６に記載の電圧比較器において、
上記第３の電圧制御手段は、
一端が上記第６のＭＩＳトランジスタのゲートに接続され、他端に第２の電源が接続された第２導電型の第７のＭＩＳトランジスタと、
第１のソース・ドレイン領域に第１の電源が接続され、ゲートおよび第２のソース・ドレイン領域が上記第７のＭＩＳトランジスタのゲートに接続された第２導電型の第８のＭＩＳトランジスタと、
上記第７のＭＩＳトランジスタのゲートと上記第８のＭＩＳトランジスタのゲートおよび第２のソース・ドレイン領域とに接続された第３の電流源と
をさらに有している、電圧比較器。
【請求項８】
共に差動対を形成する第１導電型の第１のＭＩＳトランジスタおよび第２のＭＩＳトランジスタと、上記第１のＭＩＳトランジスタおよび第２のＭＩＳトランジスタにそれぞれ接続された第１の抵抗素子および第２の抵抗素子とを有し、差動入力電圧を受けて差動電圧を生成するための差動増幅回路と、
第１のソース・ドレイン領域が上記第１のＭＩＳトランジスタに接続され、第２のソース・ドレイン領域が上記第１の抵抗素子に接続された第１導電型の第３のＭＩＳトランジスタと、第１のソース・ドレイン領域が上記第２のＭＩＳトランジスタに、ゲートが上記第３のＭＩＳトランジスタの第２のソース・ドレイン領域に、第２のソース・ドレイン領域が上記第３のＭＩＳトランジスタのゲートおよび第２の抵抗素子にそれぞれ接続された第１導電型の第４のＭＩＳトランジスタとを有し、上記第３のＭＩＳトランジスタ及び上記第４のＭＩＳトランジスタの第１のソース・ドレイン領域が共通接続され、上記差動電圧を正帰還増幅またはラッチするためのラッチ回路と、
上記第１のＭＩＳトランジスタと上記第１の抵抗素子との間に介設され、第１の信号によって第１の期間に導通状態となり、第２の期間に非導通状態となるよう制御される第１導電型の第１のスイッチ用ＭＩＳトランジスタと、
上記第２のＭＩＳトランジスタと上記第２の抵抗素子との間に介設され、上記第１の信号によって上記第１の期間に導通状態となり、上記第２の期間に非導通状態となるよう制御される第１導電型の第２のスイッチ用ＭＩＳトランジスタと、
上記第１のＭＩＳトランジスタと上記第３のＭＩＳトランジスタとの間に介設され、上記第１の信号とは逆相の第２の信号によって上記第２の期間に導通状態となり、上記第１の期間に非導通状態となるよう制御される第１導電型の第３のスイッチ用ＭＩＳトランジスタと、
上記第２のＭＩＳトランジスタと上記第４のＭＩＳトランジスタとの間に介設され、上記第２の制御信号によって上記第２の期間に導通状態となり、上記第１の期間に非導通状態となるよう制御される第１導電型の第４のスイッチ用ＭＩＳトランジスタと、
上記第３のＭＩＳトランジスタの第２のソース・ドレイン領域と上記第４のＭＩＳトランジスタの第２のソース・ドレイン領域との間に介設された第２導電型の第５のＭＩＳトランジスタと、
一端に上記第２の信号と同相の第３の信号が印加され、他端が上記第５のＭＩＳトランジスタのゲートに接続された容量素子と、一端に第１の電源が接続され、他端が上記第５のＭＩＳトランジスタのゲートに接続された第３の抵抗素子とを有し、上記第１の期間中に一時的に上記第５のＭＩＳトランジスタを導通させるように制御するための電圧制御手段と
を備えている電圧比較器。
【請求項９】
請求項８に記載の電圧比較器において、
上記電圧制御手段は、
一端が上記第５のＭＩＳトランジスタのゲートに接続され、他端に第２の電源が接続された第２導電型の第６のＭＩＳトランジスタと、
第１のソース・ドレイン領域に第１の電源が接続され、ゲートおよび第２のソース・ドレイン領域が上記第６のＭＩＳトランジスタのゲートに接続された第２導電型の第７のＭＩＳトランジスタと、
上記第６のＭＩＳトランジスタのゲートと上記第７のＭＩＳトランジスタのゲートおよび第２のソース・ドレイン領域とに接続された第１の電流源と
をさらに有している、電圧比較器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はＡ／Ｄ変換器等で用いられる電圧比較器に関するものである。
【０００２】
【従来の技術】
近年、半導体プロセスの微細化の進展により、システムの１チップへの統合と信号処理速度の高速化とが進んでいる。これに伴って、システムのフロントエンドやバックエンドにおいてアナログ信号とディジタル信号との相互変換を担うフィルタ、Ａ／Ｄ変換器およびＤ／Ａ変換器などにおいても、信号処理の高速化、扱う信号の広帯域化が重要となっている。とりわけＡ／Ｄ変換器においては、その主要な構成要素である電圧比較器の動作の高速化が重要となっている。
【０００３】
以下に、従来の電圧比較器について説明する。
【０００４】
図３は、従来の電圧比較器の構成を示す回路図である。
【０００５】
同図に示すように、従来の電圧比較器は、ソースに接地電圧ＶＳＳが供給され、定電流源として機能するようにゲートにバイアス電圧Ｖｂ１が印加されたＮチャネル型ＭＯＳトランジスタ１０１と、ソースがＮチャネル型ＭＯＳトランジスタ１０１のドレインに共通に接続され、ゲートにそれぞれ比較対象となる第１入力電圧Ｖｉｎｐ及び第２入力電圧Ｖｉｎｎが入力され、ＶｉｎｐとＶｉｎｎの差動電圧を差動電流に変換増幅するためのＮチャネル型ＭＯＳトランジスタ１０２およびＮチャネル型ＭＯＳトランジスタ１０３と、ソースがＮチャネル型ＭＯＳトランジスタ１０２のドレインに接続され、ゲートに第１の制御電圧Ｖｃ１が入力されるＮチャネル型ＭＯＳトランジスタ１０４と、ソースがＮチャネル型ＭＯＳトランジスタ１０３のドレインに接続され、ゲートに第１の制御電圧Ｖｃ１が入力されるＮチャネル型ＭＯＳトランジスタ１０５と、ソースがＮチャネル型ＭＯＳトランジスタ１０２のドレインに接続され、ゲートに第１の制御電圧Ｖｃ１の相補（逆相）信号である第２の制御電圧Ｖｃ２が入力されるＮチャネル型ＭＯＳトランジスタ１１０と、ソースがＮチャネル型ＭＯＳトランジスタ１０３のドレインに接続され、ゲートに第２の制御電圧Ｖｃ２が入力されるＮチャネル型ＭＯＳトランジスタ１１１と、ソースがＮチャネル型ＭＯＳトランジスタ１１０のドレインに接続されたＮチャネル型ＭＯＳトランジスタ１０７と、ソースがＮチャネル型ＭＯＳトランジスタ１１１のドレインに接続され、且つドレインがＮチャネル型ＭＯＳトランジスタ１０７のゲートに、ゲートがＮチャネル型ＭＯＳトランジスタ１０７のドレインにそれぞれ接続されたＮチャネル型ＭＯＳトランジスタ１０６と、一端がＮチャネル型ＭＯＳトランジスタ１０４及びＮチャネル型ＭＯＳトランジスタ１０７のドレインに接続され、他端に電源電圧ＶＤＤが印加される抵抗素子１０８と、一端がＮチャネル型ＭＯＳトランジスタ１０５及びＮチャネル型ＭＯＳトランジスタ１０６のドレインに接続され、他端に電源電圧ＶＤＤが印加される抵抗素子１０９とを備えている。ここで、抵抗素子１０８と抵抗素子１０９の抵抗値は同一である。また、Ｎチャネル型ＭＯＳトランジスタ１０２はＮチャネル型ＭＯＳトランジスタ１０４，１１０とそれぞれカスコード接続を構成しており、Ｎチャネル型ＭＯＳトランジスタ１０３はＮチャネル型ＭＯＳトランジスタ１０５，１１１とそれぞれカスコード接続を構成している。なお、本明細書中で「逆相」とは、信号の極性および変化が逆であることを意味し、「同相」とは、信号の極性および変化が同一であることを意味するものとする。
【０００６】
従来の電圧比較器において、Ｎチャネル型ＭＯＳトランジスタ１０４のドレインと抵抗素子１０８の間の接続点をノードＡとすると、このノードＡは第２出力電圧Ｖｏｕｔｎを出力する第２出力部、Ｎチャネル型ＭＯＳトランジスタ１０７のドレイン及びＮチャネル型ＭＯＳトランジスタ１０６のゲートにそれぞれ接続されている。これと同様に、Ｎチャネル型ＭＯＳトランジスタ１０５のドレインと抵抗素子１０９の間の接続点をノードＢとすると、このノードＢは第１出力電圧Ｖｏｕｔｐを出力する第１出力部、Ｎチャネル型ＭＯＳトランジスタ１０６のドレイン及びＮチャネル型ＭＯＳトランジスタ１０７のゲートにそれぞれ接続されている。
【０００７】
また、Ｎチャネル型ＭＯＳトランジスタ１１０とＮチャネル型ＭＯＳトランジスタ１０７との間の接続点とＮチャネル型ＭＯＳトランジスタ１１１とＮチャネル型ＭＯＳトランジスタ１０６との間の接続点とは互いに接続されており、この接続部分を以後ノードＣと呼ぶ。
【０００８】
また、Ｎチャネル型ＭＯＳトランジスタ１０２、Ｎチャネル型ＭＯＳトランジスタ１０４およびＮチャネル型ＭＯＳトランジスタ１１０の共通接続点をノードＤと呼び、Ｎチャネル型ＭＯＳトランジスタ１０３、Ｎチャネル型ＭＯＳトランジスタ１０５およびＮチャネル型ＭＯＳトランジスタ１１１の共通接続点をノードＥと呼ぶこととする。
【０００９】
以上のように構成された電圧比較器の動作について、以下では図を用いて説明する。
【００１０】
図４（ａ）は、従来の電圧比較器における第１の制御電圧Ｖｃ１および第２の制御電圧Ｖｃ２の状態遷移と、Ｎチャネル型ＭＯＳトランジスタ１０４、１０５、１１０、１１１のオン／オフ状態を示す動作タイミング図である。また、図４（ｂ）は、第１入力電圧Ｖｉｎｐおよび第２入力電圧Ｖｉｎｎの変化を示すタイミング図であり、図４（ｃ）は、第１出力電圧Ｖｏｕｔｐおよび第２出力電圧Ｖｏｕｔｎの変化と、ノードＣの電圧（ノード電圧Ｖｃ）、ノードＤの電圧（ノード電圧Ｖｄ）及びノードＥの電圧（ノード電圧Ｖｅ）の変化とを示すタイミング図である。図４（ｃ）で示される各ノードでの電圧変化は、図４（ｂ）に示す入力電圧の変化に対応している。
【００１１】
図４（ａ）に示すように、第１の制御電圧Ｖｃ１と第２の制御電圧Ｖｃ２とは互いに逆相のクロック信号であって、制御電圧ＶｃがＶＤＤで制御電圧ＶＳＳのときには電圧比較器は「比較モード」となり、制御電圧ＶｃがＶＳＳで制御電圧ＶＤＤのときには電圧比較器は「ラッチモード」となる。ラッチモードと比較モードは所定の時間間隔で交互に繰り返される。Ａ／Ｄコンバータにおいては、複数個の電圧比較器が並列に並べられる。各従来の電圧比較器は、２つの入力電圧の差を増幅する。そして、電圧比較器からの出力電圧は後段に配置されたダイナミック型ラッチ回路により”０”または”１”のディジタル信号レベルに変換される。なお、ここで電圧比較器を直接ディジタル回路に接続しないのは、低電位側の出力電圧がディジタル回路の低電位側の論理レベルであるＶＳＳ（接地電圧）よりも高いためである。
【００１２】
図３および図４を参照して、従来の電圧比較器のより詳細な回路動作を以下に説明する。
【００１３】
まず、「比較モード」においては、Ｎチャネル型ＭＯＳトランジスタ１０４、１０５は共にオン状態となり、Ｎチャネル型ＭＯＳトランジスタ１１０、１１１は共にオフ状態となる。従って、電流源であるＮチャネル型ＭＯＳトランジスタ１０１により生じた電流は、抵抗素子１０８、１０９を流れた後、Ｎチャネル型ＭＯＳトランジスタ１０４、１０２あるいはＮチャネル型ＭＯＳトランジスタ１０５、１０３を介してノードＡ―ノードＤ間とノードＢ―ノードＥ間にそれぞれ流れる。この際に、Ｎチャネル型ＭＯＳトランジスタ１０６、１０７を介しては定常的には流れない。すなわち、「比較モード」においては、Ｎチャネル型ＭＯＳトランジスタ１０１、１０２、１０３、１０４、１０５と、抵抗素子１０８、１０９とで差動増幅回路が構成され、第１入力電圧Ｖｉｎｐと第２入力電圧Ｖｉｎｎとの電圧差が所定の割合で差動増幅され、第１出力電圧Ｖｏｕｔｐ、第２出力電圧Ｖｏｕｔｎとがそれぞれ出力されることとなる。このとき、ノードＣは、第１出力電圧Ｖｏｕｔｐまたは第２出力電圧Ｖｏｕｔｎのうち何れかが「比較モード」の間に到達した最大の電圧から、Ｎチャネル型ＭＯＳトランジスタ１０６またはＮチャネル型ＭＯＳトランジスタ１０７のしきい値電圧だけ低い電圧値を上限として充電される。そのため、ノードＣにおける電圧値はノードＤ、Ｅの電圧値より高電圧になる。
【００１４】
次に、「ラッチモード」においては、Ｎチャネル型ＭＯＳトランジスタ１０４、１０５は共にオフ状態であり、Ｎチャネル型ＭＯＳトランジスタ１１０、１１１は共にオン状態となる。従って、ノードＡ−ノードＤ間及びノードＢ−ノードＥ間にはＮチャネル型ＭＯＳトランジスタ１０４、１０５を介した電流は流れず、Ｎチャネル型ＭＯＳトランジスタ１０６，１０７、１１０、１１１及びノードＣを介した電流パスが形成される。
【００１５】
図４（ｃ）に示すように、「比較モード」から「ラッチモード」に状態が遷移する直前の「比較モード」において、例えば入力電圧の大小関係がＶｉｎｐ＞Ｖｉｎｎのとき、これらの入力電圧は所定の割合で差動増幅されて出力電圧もＶｏｕｔｐ＞Ｖｏｕｔｎとなっている。
【００１６】
次いで、「ラッチモード」に切り替わって、Ｎチャネル型ＭＯＳトランジスタ１１０、１１１がオフ状態からオン状態に遷移すると、ノードＤ及びノードＥにかかる電圧より高電圧となっていたノードＣの電圧が低下して、Ｎチャネル型ＭＯＳトランジスタ１０６、１０７もオン状態に遷移する。このとき、ＶｏｕｔｐはＮチャネル型ＭＯＳトランジスタ１０７のゲート電圧となり、ＶｏｕｔｎはＮチャネル型ＭＯＳトランジスタ１０６のゲート電圧となるので、Ｎチャネル型ＭＯＳトランジスタ１０７のドレイン電流は、Ｎチャネル型ＭＯＳトランジスタ１０６のドレイン電流より大きくなる。従って、Ｎチャネル型ＭＯＳトランジスタ１０７のドレイン電圧である第２出力電圧Ｖｏｕｔｎは一層減少し、一方Ｎチャネル型ＭＯＳトランジスタ１０７のドレイン電圧である第１出力電圧Ｖｏｕｔｐを一層増加する。つまり、Ｖｏｕｔｐの増加がＶｏｕｔｎの減少を促し、逆にＶｏｕｔｎの減少がＶｏｕｔｐの増加を促すという相互作用（正帰還、またはラッチ）により、Ｖｏｕｔｐ＝ＶＤＤ、Ｖｏｕｔｎ＝ＶＤＤ−Ｉ×Ｒに収束していく。ここでＩは電流源となるＮチャネル型ＭＯＳトランジスタ１０１を流れる電流の電流値で、Ｒは抵抗素子１０８および抵抗素子１０９の抵抗値である。
【００１７】
なお、「ラッチモード」の開始直前でＶｉｎｐ＜Ｖｉｎｎとなっている場合は、全く逆の動作によりＶｏｕｔｐ＝ＶＤＤ−Ｉ×Ｒ、Ｖｏｕｔｎ＝ＶＤＤに収束していく。すなわち、Ｎチャネル型ＭＯＳトランジスタ１０６、１０７は「ラッチモード」開始時のＶｏｕｔｐとＶｏｕｔｎの電圧差をＩ×Ｒの値まで増幅する正帰還増幅器として機能する。
【００１８】
以上のように、従来の電圧比較器は、比較モードで第１入力電圧Ｖｉｎｐと第２入力電圧Ｖｉｎｎの差動増幅を行い、比較モードに続くラッチモードで差動増幅電圧の電圧差をさらに拡大させてＶＤＤまたはＶＤＤ−Ｉ・Ｒの何れかの電圧を出力電圧Ｖｏｕｔｐ、Ｖｏｕｔｎとして出力するという電圧比較動作を行う。
【００１９】
【非特許文献１】
ルディ・Ｊ・ファン・デ・プラッセ（Ｒｕｄｙ  Ｊ．Ｖａｎ  Ｄｅ  Ｐｌａｓｓｃｈｅ），Ａｎ  ８−ｂｉｔ  １００−ＭＨｚ  Ｆｕｌｌ−Ｎｙｑｕｉｓｔ  Ａｎａｌｏｇ−ｔｏ−Ｄｉｇｉｔａｌ  Ｃｏｎｖｅｒｔｅｒ，ＩＥＥＥ  ＪＯＵＲＮＡＬ  ＯＦ  ＳＯＬＩＤ−ＳＴＡＴＥ  ＣＩＲＣＵＩＴＳ，Ｖｏｌ．２３，Ｎｏ．６，Ｄｅｃｅｍｂｅｒ  １９８８，ｐ．１３４０
【非特許文献２】
Ｇ．Ｗ．ベネス（Ｇ．Ｗ．Ｖｅｎｅｓ），Ａｎ  ８０−ＭＨｚ，  ８０−ｍＷ，  ８−ｂ  ＣＭＯＳ  Ｆｏｌｄｉｎｇ  Ａ／Ｄ  Ｃｏｎｖｅｒｔｅｒ  ｗｉｔｈ  Ｄｉｓｔｒｉｂｕｔｅｄ  Ｔｒａｃｋ−ａｎｄＨｏｌｄ  Ｐｒｅｐｒｏｃｅｓｓｉｎｇ，ＩＥＥＥ  ＪＯＵＲＮＡＬ  ＯＦ  ＳＯＬＩＤ−ＳＴＡＴＥ  ＣＩＲＣＵＩＴＳ，Ｖｏｌ．３１，Ｎｏ．１２，Ｄｅｃｅｍｂｅｒ  １９９６，ｐ．１８５２
【００２０】
【発明が解決しようとする課題】
上記従来の電圧比較器において、第２の制御電圧Ｖｃ２がＶＳＳからＶＤＤに変化して「比較モード」から「ラッチモード」へ切り替わり、Ｎチャネル型ＭＯＳトランジスタ１１０、１１１が共にオフ状態からオン状態に遷移する際に、第２の制御電圧Ｖｃ２の電圧変化がＮチャネル型ＭＯＳトランジスタ１１０、１１１の寄生容量を介してノードＣに伝達され、ノードＣの電圧を過渡的に高電位側に押し上げる。このため、従来の電圧比較器では、Ｎチャネル型ＭＯＳトランジスタ１０６、１０７がオフ状態からオン状態へ遷移して正帰還動作（ラッチ動作）を開始するまでに時間を要してしまっていた。例えば、図４（ｃ）に示すように、ラッチモード１の終了時の出力電圧の電圧差がＩ×Ｒの値に達していなかった。
【００２１】
また、「ラッチモード」から「比較モード」への遷移時において、第２の制御電圧Ｖｃ２がＶＤＤからＶＳＳに変化して、Ｎチャネル型ＭＯＳトランジスタ１１０、１１１がオン状態からオフ状態に遷移する際に、第２の制御電圧Ｖｃ２の電圧変化がＮチャネル型ＭＯＳトランジスタ１１０、１１１の寄生容量を介してノードＣに伝達され、電圧を過渡的に低電位側に引き下げる。そのため、従来の電圧比較器においては、差動増幅動作の開始後も、Ｎチャネル型ＭＯＳトランジスタ１０６、１０７がオン状態となってノードＣに電流が流れ続け、差動入力電圧に対する差動増幅結果に誤差電圧が発生し、結果として誤比較してしまう可能性があった。
【００２２】
以下に、これらの現象について、図４（ｂ）、（ｃ）を参照しながらもう少し説明する。
【００２３】
まず、「比較モード１」の終わりにおいて、入力電圧Ｖｉｎｐ、Ｖｉｎｎの電圧差がサブ〜１ｍＶ程度で、この電圧比較器の入力電圧差としてほぼ最小である場合、第１出力電圧Ｖｏｕｔｐ、第２出力電圧Ｖｏｕｔｎは、共にＶＤＤ−ＩＲ／２をコモンモード電圧として、入力電圧を所定の割合だけ増幅した電圧値となる。
【００２４】
また、ノード電圧Ｖｃは、ＶＤＤからＮチャネル型ＭＯＳトランジスタ１０６、１０７のしきい値電圧を減じた電圧近傍の電圧値を上限とした電圧値となる。Ｉ×Ｒは通常０．３〜０．５Ｖ程度に設定される。Ｉ×Ｒを０．５Ｖとした場合、電源電圧ＶＤＤを３．０Ｖとすると、ＶＤＤ−Ｉ×Ｒは２．５Ｖとなり、ノード電圧Ｖｃ、Ｖｄ、Ｖｅの各々は、理想的にはＶＤＤからＮチャネル型ＭＯＳトランジスタ１０４、１０５、１０６、１０７のそれぞれのゲート−ソース間電圧Ｖｇｓの約１Ｖ程度を減じた電圧、すなわち２．０Ｖ程度が上限となる。
【００２５】
次いで、「比較モード１」から「ラッチモード１」に遷移すると、第１の制御電圧Ｖｃ１がＶＤＤからＶＳＳに変化して、Ｎチャネル型ＭＯＳトランジスタ１０４、１０５が共にオン状態からオフ状態に遷移し、第２の制御電圧Ｖｃ２がＶＳＳからＶＤＤに変化して、Ｎチャネル型ＭＯＳトランジスタ１１０、１１１が共にオフ状態からオン状態に遷移する。続いて、Ｎチャネル型ＭＯＳトランジスタ１１０、１１１がオン状態になると、ノードＣはノードＤ及びノードＥと導通するため、ラッチモード期間中にノード電圧Ｖｃ、Ｖｄ、Ｖｅはほぼ同電圧となる。
【００２６】
従来の電圧比較器においては、比較モードからラッチモードに切り替わる際に、第２の制御電圧Ｖｃ２の変化がＮチャネル型ＭＯＳトランジスタ１１０、１１１の寄生容量を介してノードＣに伝達されて、ノード電圧Ｖｃが高電位側に押し上げられる、という現象が生じる。このため、ラッチモード開始直後のノード電圧ＶｃがＮチャネル型ＭＯＳトランジスタ１０６、１０７をオフ状態とするに足る電圧である場合には、正帰還増幅は開始されなくなる。この間にノードＡ、ノードＢには抵抗素子１０８、１０９を介して電圧が印加されるので、Ｖｏｕｔｐ、Ｖｏｕｔｎの電圧値は上昇していく。
【００２７】
その後、電流源として機能しているＮチャネル型ＭＯＳトランジスタ１０１を流れる電流によってノード電圧Ｖｃ、Ｖｄ、Ｖｅの電圧が低下することで、Ｎチャネル型ＭＯＳトランジスタ１０６、１０７は漸くオン状態となって正帰還動作が開始される（図４（ｃ）のα点）。そして、ＶｏｕｔｐおよびＶｏｕｔｎは正帰還増幅されてそれぞれＶＤＤ、ＶＤＤ−Ｉ×Ｒに収束していく。
【００２８】
このように、従来の電圧比較器においては、ラッチモードへの切り替わり時から実際に正帰還動作が開始されるまでに時間を要するという不具合が見られた。また、従来の電圧比較器では、正帰還動作の開始が遅れるために、ラッチモードの終了時において、第１出力電圧Ｖｏｕｔｐと第２出力電圧Ｖｏｕｔｎとの電圧差がＩ×Ｒに達しない場合があった。このため、従来の電圧比較器においては、電圧比較器の後段に接続されたダイナミック型ラッチ回路を介して比較結果をディジタル信号レベルに変換する際に、該ダイナミック型ラッチ回路における信号レベルの変換が正常に行われず、誤比較が発生する確率が高くなるおそれがあった。
【００２９】
次に、「ラッチモード１」から「比較モード２」に遷移すると、第１の制御電圧Ｖｃ１がＶＳＳからＶＤＤに変化することによりＮチャネル型ＭＯＳトランジスタ１０４、１０５がオフ状態からオン状態に遷移し、第２の制御電圧Ｖｃ２がＶＤＤからＶＳＳに変化することによりＮチャネル型ＭＯＳトランジスタ１１０、１１１がオン状態からオフ状態に遷移して、入力電圧を差動増幅する差動増幅器として機能する。
【００３０】
図４（ｂ）に示すように入力電圧Ｖｉｎｐ、Ｖｉｎｎの入力電圧差が差動増幅のダイナミックレンジ以上の大きさである場合には（Ｖｉｎｎ＞Ｖｉｎｐ）、出力電圧Ｖｏｕｔｐ、Ｖｏｕｔｎは本モードの終わりにはそれぞれＶＤＤ−Ｉ×Ｒ、ＶＤＤに収束する。このとき、ノード電圧Ｖｃ、Ｖｄ、Ｖｅは「比較モード１」の説明で述べたとおりの電圧値に収束する。なお、過渡的な電圧応答のメカニズムについては後述する。
【００３１】
「比較モード２」から「ラッチモード２」に遷移すると、第１出力電圧Ｖｏｕｔｐ、第２出力電圧Ｖｏｕｔｎおよびノード電圧Ｖｃ、ｄ、ｅは「ラッチモード１」の説明で述べたとおりのメカニズムにより過渡的電圧変化の後、所定の電圧値に収束して、第１出力電圧Ｖｏｕｔｐおよび第２出力電圧Ｖｏｕｔｎは、それぞれＶＤＤ−Ｉ×Ｒ、ＶＤＤとなる。なお、「ラッチモード２」では「比較モード２」の終了時での出力電圧の差がほぼＩ×Ｒであったので、「ラッチモード１」とは違い、第１出力電圧ＶｏｕｔｐはＶＤＤ−Ｒ×Ｉに、第２出力電圧ＶｏｕｔｎはＶＤＤに、それぞれ収束する。
【００３２】
次に、「ラッチモード２」から「比較モード３」に遷移すると、Ｎチャネル型ＭＯＳトランジスタ１１０、１１１がオフ状態になっていき、Ｎチャネル型ＭＯＳトランジスタ１０４、１０５が十分にオン状態となるまでの過渡的期間において、電圧比較器における電源電圧ＶＤＤと接地電圧ＶＳＳ間の電流パスが細くなる。すると、第１出力電圧Ｖｏｕｔｐ、第２出力電圧Ｖｏｕｔｎおよびノード電圧ＶｃはＶＤＤを供給する電源線からの電荷流入より高電位側に遷移し、ノード電圧Ｖｄ、Ｖｅは電流源として機能するＮチャネル型ＭＯＳトランジスタ１０１によって電荷を引き抜かれて低電位側に遷移する。
【００３３】
続いて、Ｎチャネル型ＭＯＳトランジスタ１０４、１０５が十分にオン状態になるとノードＡ−ノードＤ間とノードＢ−ノードＥ間が共に導通状態となって、ノード電圧Ｖｄ、Ｖｅは高電位側に、ノード電圧Ｖｃは低電圧側に遷移する。この後に、従来の電圧比較器は、漸く差動増幅器として機能し始める。
【００３４】
このように、従来の電圧比較器においては、２つの入力電圧の電圧差が「比較モード１」と同様に微小である場合、本来の差動増幅結果に収束するまでに多くの時間を要していた。そのため、図４（ｂ）に示すように、差動増幅動作の開始に比べて「比較モード」の時間が十分長くなければ、第１出力電圧Ｖｏｕｔｐ、第２出力電圧Ｖｏｕｔｎは本来の差動増幅結果に収束しきれないままに次の「ラッチモード３」に遷移し、その結果誤比較してしまうことがあった（図２（ｃ）のβ点参照）。
【００３５】
さらに、従来の電圧比較器においては、第２の制御電圧Ｖｃ２がＶＤＤからＶＳＳに変化して、Ｎチャネル型ＭＯＳトランジスタ１１０、１１１がオン状態からオフ状態に遷移する際に、第２の制御電圧Ｖｃ２の電圧変化がＮチャネル型ＭＯＳトランジスタ１１０、１１１の寄生容量を介してノードＣに伝達される。すると、ノードＣの電圧は比較モード３に切り替わった直後に過渡的に低電位側に引き下げられ、差動増幅動作の開始後も、Ｎチャネル型ＭＯＳトランジスタ１０６、１０７がオン状態となってノードＣに向かって電流が流れ続ける（図４（ｃ）のγ点）。そのため、次のラッチモードの開始までにＮチャネル型ＭＯＳトランジスタ１０６、１０７の各ゲート−ソース間電圧がしきい値電圧近傍とならない場合には、出力電圧Ｖｏｕｔｐ、Ｖｏｕｔｎに誤差電圧が発生し、後段のディジタル化処理において誤比較が発生するおそれが生じていた。
【００３６】
本発明は上記従来の電圧比較器における課題を解決するもので、比較モードからラッチモードへの遷移時において、誤比較が生じにくく、且つ高速動作が可能な電圧比較器を提供することを目的とする。
【００３７】
【課題を解決するための手段】
本発明の第１の電圧比較器は、共に差動対を形成する第１導電型の第１のＭＩＳトランジスタおよび第２のＭＩＳトランジスタと、上記第１のＭＩＳトランジスタおよび第２のＭＩＳトランジスタにそれぞれ接続された第１の抵抗素子および第２の抵抗素子とを有し、差動入力電圧を受けて差動電圧を生成するための差動増幅回路と、第１のソース・ドレイン領域が上記第１のＭＩＳトランジスタに接続され、第２のソース・ドレイン領域が上記第１の抵抗素子に接続された第１導電型の第３のＭＩＳトランジスタと、第１のソース・ドレイン領域が上記第２のＭＩＳトランジスタに、ゲートが上記第３のＭＩＳトランジスタの第２のソース・ドレイン領域に、第２のソース・ドレイン領域が上記第３のＭＩＳトランジスタのゲートおよび第２の抵抗素子にそれぞれ接続された第１導電型の第４のＭＩＳトランジスタとを有し、上記第３のＭＩＳトランジスタ及び上記第４のＭＩＳトランジスタの第１のソース・ドレイン領域が共通接続され、上記差動電圧を正帰還増幅またはラッチするためのラッチ回路と、上記第１のＭＩＳトランジスタと上記第１の抵抗素子との間に介設され、第１の信号によって第１の期間に導通状態となり、第２の期間に非導通状態となるよう制御される第１導電型の第１のスイッチ用ＭＩＳトランジスタと、上記第２のＭＩＳトランジスタと上記第２の抵抗素子との間に介設され、上記第１の信号によって上記第１の期間に導通状態となり、上記第２の期間に非導通状態となるよう制御される第１導電型の第２のスイッチ用ＭＩＳトランジスタと、上記第１のＭＩＳトランジスタと上記第３のＭＩＳトランジスタとの間に介設され、上記第１の信号とは逆相の第２の信号によって上記第２の期間に導通状態となり、上記第１の期間に非導通状態となるよう制御される第１導電型の第３のスイッチ用ＭＩＳトランジスタと、上記第２のＭＩＳトランジスタと上記第４のＭＩＳトランジスタとの間に介設され、上記第２の制御信号によって上記第２の期間に導通状態となり、上記第１の期間に非導通状態となるよう制御される第１導電型の第４のスイッチ用ＭＩＳトランジスタと、上記第１の期間から上記第２の期間への遷移時または上記第２の期間から上記第１の期間への遷移時に、上記第３のＭＩＳトランジスタおよび上記第４のＭＩＳトランジスタの第１のソース・ドレイン領域の電圧を上記第２の信号の電圧変化とは逆の極性に変化させるための第１の電圧制御手段とを備えている。
【００３８】
この構成により、差動入力電圧の差動増幅が行われる第１の期間から差動電圧の正帰還増幅またはラッチが行われる第２の期間への遷移時、または第２の期間から第１の期間への遷移時に、第３および第４のスイッチ用ＭＩＳトランジスタを介して上記第３のＭＩＳトランジスタおよび上記第４のＭＩＳトランジスタの第１のソース・ドレイン領域に伝達される第２の信号の電圧変化の影響を抑えることができる。従って、本発明の第１の電圧比較器においては、第１の期間から第２の期間への遷移時には正帰還またはラッチ動作の開始が、第２の期間から第１の期間への遷移時には差動増幅動作の開始が、それぞれ速やかに行われるので、誤比較の発生が抑制されるとともに、従来の比較器に比べて高速動作が可能となる。
【００３９】
上記第１の電圧制御手段は、一端が上記第３のＭＩＳトランジスタおよび上記第４のＭＩＳトランジスタの第１のソース・ドレイン領域に接続され、他端に上記第２の信号とは逆相の第３の信号が印加された第１の容量素子であることにより、第１の期間から第２の期間への遷移時および第２の期間から第１の期間への遷移時には第２の信号とは逆相である第３の信号が、第１の容量素子を介して上記第３のＭＩＳトランジスタおよび上記第４のＭＩＳトランジスタの第１のソース・ドレイン領域に伝達される。その結果、第２の信号による電圧変動は抑制され、誤比較の発生が抑制されると共に高速動作が可能となる。
【００４０】
上記第１の期間中に、上記第３のＭＩＳトランジスタおよび上記第４のＭＩＳトランジスタのゲート−第１のソース・ドレイン領域間の電圧を、ほぼ上記第３のＭＩＳトランジスタおよび上記第４のＭＩＳトランジスタのしきい値電圧に設定するための第２の電圧制御手段をさらに備えていることにより、第３および第４のＭＩＳトランジスタが第１の期間の開始後に「深いオフ状態」になる場合でも、第２の期間の開始前にゲート−第１のソース・ドレイン領域間の電圧をしきい値近傍に設定することができるようになるので、第１の期間から第２の期間への遷移時に正帰還またはラッチ動作の開始を迅速に行なうことが可能となる。
【００４１】
上記第２の電圧制御手段は、第１の電流源と、第１のソース・ドレイン領域が上記第１の電流源に接続され、第２のソース・ドレイン領域およびゲートに第１の電源が接続された第１導電型の第５のＭＩＳトランジスタと、上記第３のＭＩＳトランジスタおよび上記第４のＭＩＳトランジスタの第１のソース・ドレイン領域と上記第１の電流源または上記第５のＭＩＳトランジスタの間に設けられ、上記第１の期間には導通状態となり、上記第２の期間には非導通状態となるよう制御された第１のスイッチとを有していることにより、第５のＭＩＳトランジスタの第１のソース・ドレイン領域のしきい値を調節すれば第１の期間に第３および第４のＭＩＳトランジスタの第１のソース・ドレイン領域の電位を所望の値に設定することが可能になる。
【００４２】
上記第２の電圧制御手段は、一端が上記第１のスイッチと上記第５のＭＩＳトランジスタに接続され、他端に第２の電源が接続される第２の容量素子をさらに備えていることにより、第１の期間中に第３および第４のＭＩＳトランジスタの第１のソース・ドレイン領域をより確実に所定の電位に設定することができる。
【００４３】
本発明の第２の電圧比較器は、上記第３のＭＩＳトランジスタの第２のソース・ドレイン領域と上記第４のＭＩＳトランジスタの第２のソース・ドレイン領域との間に介設された第２導電型の第６のＭＩＳトランジスタと、一端に上記第２の信号と同相の第４の信号が印加され、他端が上記第６のＭＩＳトランジスタのゲートに接続された第３の容量素子と、一端に第１の電源が接続され、他端が上記第６のＭＩＳトランジスタのゲートに接続された第３の抵抗素子とを有し、上記第１の期間中に一時的に上記第６のＭＩＳトランジスタを導通させるように制御するための第３の電圧制御手段とをさらに備えている。
【００４４】
これにより、第１の期間において、差動入力電圧の電圧差が微小である場合でも、従来の電圧比較器に比べて迅速に本来の差動増幅値に収束させることができる。このため、本発明の第１の電圧比較器では、従来に比べて第２の期間における誤比較の発生確率を低減させることが可能になっている。
【００４５】
上記第３の電圧制御手段は、一端が上記第６のＭＩＳトランジスタのゲートに接続され、他端が第２の電源に接続された第２導電型の第７のＭＩＳトランジスタと、第１のソース・ドレイン領域に第１の電源が接続され、ゲートおよび第２のソース・ドレイン領域が上記第７のＭＩＳトランジスタのゲートに接続された第２導電型の第８のＭＩＳトランジスタと、上記第７のＭＩＳトランジスタのゲートと上記第８のＭＩＳトランジスタのゲートおよび第２のソース・ドレイン領域とに接続された第３の電流源とをさらに有していることにより、第７のＭＩＳトランジスタのゲート電圧が例えば電源電圧（第１の電源電圧）以上になることを防ぐことができるので、動作の信頼性を向上させることができる。
【００４６】
本発明の第２の電圧比較器は、共に差動対を形成する第１導電型の第１のＭＩＳトランジスタおよび第２のＭＩＳトランジスタと、上記第１のＭＩＳトランジスタおよび第２のＭＩＳトランジスタにそれぞれ接続された第１の抵抗素子および第２の抵抗素子とを有し、差動入力電圧を受けて差動電圧を生成するための差動増幅回路と、第１のソース・ドレイン領域が上記第１のＭＩＳトランジスタに接続され、第２のソース・ドレイン領域が上記第１の抵抗素子に接続された第１導電型の第３のＭＩＳトランジスタと、第１のソース・ドレイン領域が上記第２のＭＩＳトランジスタに、ゲートが上記第３のＭＩＳトランジスタの第２のソース・ドレイン領域に、第２のソース・ドレイン領域が上記第３のＭＩＳトランジスタのゲートおよび第２の抵抗素子にそれぞれ接続された第１導電型の第４のＭＩＳトランジスタとを有し、上記第３のＭＩＳトランジスタ及び上記第４のＭＩＳトランジスタの第１のソース・ドレイン領域が共通接続され、上記差動電圧を正帰還増幅またはラッチするためのラッチ回路と、上記第１のＭＩＳトランジスタと上記第１の抵抗素子との間に介設され、第１の信号によって第１の期間に導通状態となり、第２の期間に非導通状態となるよう制御される第１導電型の第１のスイッチ用ＭＩＳトランジスタと、上記第２のＭＩＳトランジスタと上記第２の抵抗素子との間に介設され、上記第１の信号によって上記第１の期間に導通状態となり、上記第２の期間に非導通状態となるよう制御される第１導電型の第２のスイッチ用ＭＩＳトランジスタと、上記第１のＭＩＳトランジスタと上記第３のＭＩＳトランジスタとの間に介設され、上記第１の信号とは逆相の第２の信号によって上記第２の期間に導通状態となり、上記第１の期間に非導通状態となるよう制御される第１導電型の第３のスイッチ用ＭＩＳトランジスタと、上記第２のＭＩＳトランジスタと上記第４のＭＩＳトランジスタとの間に介設され、上記第２の制御信号によって上記第２の期間に導通状態となり、上記第１の期間に非導通状態となるよう制御される第１導電型の第４のスイッチ用ＭＩＳトランジスタと、上記第３のＭＩＳトランジスタの第２のソース・ドレイン領域と上記第４のＭＩＳトランジスタの第２のソース・ドレイン領域との間に介設された第２導電型の第５のＭＩＳトランジスタと、一端に上記第２の信号と同相の第３の信号が印加され、他端が上記第５のＭＩＳトランジスタのゲートに接続された容量素子と、一端に第１の電源が接続され、他端が上記第５のＭＩＳトランジスタのゲートに接続された第３の抵抗素子とを有し、上記第１の期間中に一時的に上記第５のＭＩＳトランジスタを導通させるように制御するための電圧制御手段とを備えている。
【００４７】
これにより、第１の期間において、差動入力電圧の電圧差が微小である場合や入力電圧が微小な場合でも、従来の電圧比較器に比べて迅速に本来の差動増幅値に収束させることができる。このため、本発明の第２の電圧比較器では、従来に比べて第２の期間における誤比較の発生確率を低減させることが可能になっている。
【００４８】
上記電圧制御手段は、一端が上記第５のＭＩＳトランジスタのゲートに接続され、他端が第２の電源に接続された第２導電型の第６のＭＩＳトランジスタと、第１のソース・ドレイン領域が第１の電源に接続され、ゲートおよび第２のソース・ドレイン領域が上記第６のＭＩＳトランジスタのゲートに接続された第２導電型の第７のＭＩＳトランジスタと、上記第６のＭＩＳトランジスタのゲートと上記第７のＭＩＳトランジスタのゲートおよび第２のソース・ドレイン領域とに接続された第１の電流源とをさらに有していることにより、第５のＭＩＳトランジスタのゲート電圧が電源電圧（第１の電源電圧）以上になることを防ぐことができるので、動作の信頼性を向上させることができる。
【００４９】
【発明の実施の形態】
以下、本発明の実施形態について、図面を参照しながら説明する。
【００５０】
（本発明の実施形態）
図１は、本発明の実施形態に係る電圧比較器の構成を示す回路図である。本実施形態の電圧比較器は、差動増幅回路と正帰還動作を行なうラッチ回路とが組み合わされ、電源電圧（第１の電源電圧）ＶＤＤを供給する電源線と接地電圧（第２の電源電圧）ＶＳＳを供給する接地線との間に設けられた従来の電圧比較器に、キャパシタあるいはトランジスタを付加した構成を有している。
【００５１】
図１に示すように、本実施形態の電圧比較器は、ソースに接地電圧ＶＳＳが供給され、定電流源として機能するようにゲートにバイアス電圧Ｖｂ１が印加されたＮチャネル型の電流供給用ＭＯＳトランジスタ１と、ソースが電流供給用ＭＯＳトランジスタ１のドレインに共通に接続され、ゲートにそれぞれ比較対象となる第１入力電圧Ｖｉｎｐ及び第２入力電圧Ｖｉｎｎが入力され、ＶｉｎｐとＶｉｎｎの差動入力電圧を差動電流に変換増幅するためのＮチャネル型の第１のＭＯＳトランジスタ２およびＮチャネル型の第２のＭＯＳトランジスタ３と、ソースが第１のＭＯＳトランジスタ２のドレインに接続され、ゲートに第１の制御電圧Ｖｃ１が入力されるＮチャネル型の第１のスイッチ用ＭＯＳトランジスタ４と、ソースが第２のＭＯＳトランジスタ３のドレインに接続され、ゲートに第１の制御電圧Ｖｃ１が入力されるＮチャネル型の第２のスイッチ用ＭＯＳトランジスタ５と、ソースが第１のＭＯＳトランジスタ２のドレインに接続され、ゲートに第１の制御電圧Ｖｃ１の相補（逆相）信号である第２の制御電圧Ｖｃ２が入力されるＮチャネル型の第３のスイッチ用ＭＯＳトランジスタ１０と、ソースが第２のＭＯＳトランジスタ３のドレインに接続され、ゲートに第２の制御電圧Ｖｃ２が入力されるＮチャネル型の第４のスイッチ用ＭＯＳトランジスタ１１と、ソースが第３のスイッチ用ＭＯＳトランジスタ１０のドレインに接続されたＮチャネル型の第３のＭＯＳトランジスタ７と、ソースが第４のスイッチ用ＭＯＳトランジスタ１１のドレインに接続され、且つドレインが第３のＭＯＳトランジスタ７のゲートに、ゲートが第３のＭＯＳトランジスタ７のドレインにそれぞれ接続されたＮチャネル型の第４のＭＯＳトランジスタ６と、一端が第１のスイッチ用ＭＯＳトランジスタ４及び第３のＭＯＳトランジスタ７のドレインに接続され、他端に電源電圧ＶＤＤが印加される第１の抵抗素子８と、一端が第２のスイッチ用ＭＯＳトランジスタ５及び第４のＭＯＳトランジスタ６のドレインに接続され、他端に電源電圧ＶＤＤが印加される第２の抵抗素子９とを備えている。本実施形態の電圧比較器において、第１のスイッチ用ＭＯＳトランジスタ４及び第２のスイッチ用ＭＯＳトランジスタ５と、第３のスイッチ用ＭＯＳトランジスタ１０及び第４のスイッチ用ＭＯＳトランジスタ１１とは、それぞれ比較モードにおける差動増幅動作とラッチモードにおける正帰還動作（またはラッチ動作）とを切り替えるためのスイッチとして機能する。
【００５２】
また、第１のスイッチ用ＭＯＳトランジスタ４のドレインと第１の抵抗素子８の間の接続点をノードＡとすると、このノードＡは第２出力電圧Ｖｏｕｔｎを出力する第２出力部、第３のＭＯＳトランジスタ７のドレイン及び第４のＭＯＳトランジスタ６のゲートにそれぞれ接続されている。これと同様に、第２のスイッチ用ＭＯＳトランジスタ５のドレインと第２の抵抗素子９の間の接続点をノードＢとすると、このノードＢは第１出力電圧Ｖｏｕｔｐを出力する第１出力部、第４のＭＯＳトランジスタ６のドレイン及び第３のＭＯＳトランジスタ７のゲートにそれぞれ接続されている。
【００５３】
また、第３のスイッチ用ＭＯＳトランジスタ１０と第３のＭＯＳトランジスタ７との間の接続点と第４のスイッチ用ＭＯＳトランジスタ１１と第４のＭＯＳトランジスタ６との間の接続点とは互いに接続されており、この接続部分を以後ノードＣと呼ぶ。
【００５４】
また、第１のＭＯＳトランジスタ２、第１のスイッチ用ＭＯＳトランジスタ４および第３のスイッチ用ＭＯＳトランジスタ１０の共通接続点をノードＤと呼び、第２のＭＯＳトランジスタ３、第２のスイッチ用ＭＯＳトランジスタ５および第４のスイッチ用ＭＯＳトランジスタ１１の共通接続点をノードＥと呼ぶこととする。
【００５５】
以上では従来の電圧比較器と同様の構成部分について説明したが、以下では本発明の電圧比較器の特徴部分について説明する。
【００５６】
まず、本実施形態の電圧比較器は、ラッチモードの開始直後におけるノードＣの電位上昇を抑えるための第１の電圧制御手段と、比較モード期間中にノードＣの電位を所定値に近づけるための第２の電圧制御手段と、第３のＭＯＳトランジスタ７のドレインと第４のＭＯＳトランジスタ６のドレインとの間に介設されたＰチャネル型の接続用ＭＯＳトランジスタ１９と、接続用ＭＯＳトランジスタ１９のゲート電極に接続された第３の容量素子１８を有し、且つ接続用ＭＯＳトランジスタ１９をラッチモードから比較モードへの遷移後所定の期間オン状態に制御するための第３の電圧制御手段とを備えている。ここで、「比較モード」（第１の期間）と「ラッチモード」（第２の期間）の定義は従来と同じであり、Ｖｃ１＝ＶＤＤでＶｃ２＝ＶＳＳの期間が「比較モード」、Ｖｃ１＝ＶＳＳでＶｃ２＝ＶＤＤの期間が「ラッチモード」とする（図２（ａ）参照）。
【００５７】
本実施形態の電圧比較器において、第１の電圧制御手段は、一方の電極に第１の制御電圧Ｖｃ１が印加され、他方の電極がノードＣに接続された第１の容量素子１２である。
【００５８】
また、第２の電圧制御手段は、第１のソース・ドレイン領域がノードＣに接続され、且つゲート電極に第２の制御電圧Ｖｃ２が印加されるＰチャネル型の第５のＭＯＳトランジスタ１６と、接地線に接続された第１の電流源１３と、ソースが第１の電流源１３及び第５のＭＯＳトランジスタ１６の第２のソース・ドレイン領域に接続され、ドレインが電源線に接続され、且つドレインとゲート電極とが互いに接続されたＮチャネル型の第６のＭＯＳトランジスタ１４と、第２のソース・ドレイン領域と接地線との間に介設された第２の容量素子１５とを有している。ここで、第６のＭＯＳトランジスタ１４のソースをノードＦとする。
【００５９】
また、第３の電圧制御手段は、接続用ＭＯＳトランジスタ１９と電源線との間に介設された第３の抵抗素子１７と、第３の抵抗素子１７と接続用ＭＯＳトランジスタ１９のゲート電極との接続点であるノードＧに一端が接続され、他端に第２の制御電圧Ｖｃ２が印加される第３の容量素子１８と、ノードＧと接地線との間に介設されたＰチャネル型の第７のＭＯＳトランジスタ２０と、接地線に接続された第２の電流源２１と、ソースが電源線に、ドレインが第２の電流源２１及びゲート電極にそれぞれ接続され、第７のＭＯＳトランジスタ２０とゲート電極同士が接続されたＰチャネル型の第８のＭＯＳトランジスタ２２とを有している。
【００６０】
以上のように構成された本実施形態の電圧比較器の動作を以下に説明する。
【００６１】
図２（ａ）は、本実施形態の電圧比較器における第１の制御電圧Ｖｃ１および第２の制御電圧Ｖｃ２の状態遷移と、第１〜第４のスイッチ用ＭＯＳトランジスタのオン／オフ状態を示す動作タイミング図である。また、図２（ｂ）は、本実施形態の電圧比較器における第１入力電圧Ｖｉｎｐおよび第２入力電圧Ｖｉｎｎの変化を示すタイミング図であり、図２（ｃ）は、第１出力電圧Ｖｏｕｔｐおよび第２出力電圧Ｖｏｕｔｎの変化、ノードＣの電圧（ノード電圧Ｖｃ）、ノードＤの電圧（ノード電圧Ｖｄ）及びノードＥの電圧（ノード電圧Ｖｅ）の変化、およびノードＦの電圧（ノード電圧Ｖｆ）を示すタイミング図である。図２（ａ），（ｂ）に示すように、本実施形態の電圧比較器で用いられる第１の制御電圧Ｖｃ１と第２の制御電圧Ｖｃ２は従来の電圧比較器と同一である。
【００６２】
また、本実施形態の電圧比較器は、ラッチモード開始時の入力電圧Ｖｉｎｐ、Ｖｉｎｎの大小関係に応じて、ラッチモードの期間中に出力電圧Ｖｏｕｔｐ、ＶｏｕｔｎとしてＶＤＤとＶＤＤ−Ｉ×Ｒのいずれかを出力する。ここでは、本実施形態の電圧比較器の入力電圧条件が、図４（ｂ）に示す入力電圧Ｖｉｎｐ、Ｖｉｎｎと同一である場合における各ノードの電圧応答を、従来の電圧比較器と比較しながら説明する。
【００６３】
まず、「比較モード１」の期間の終わりにおいて、第１入力電圧Ｖｉｎｐと第２入力電圧Ｖｉｎｎとの電圧差がサブ〜１ｍＶ程度で、本電圧比較器の入力電圧差としてほぼ最小レベルである場合、出力電圧Ｖｏｕｔｐ、Ｖｏｕｔｎは、ＶＤＤ−ＩＲ／２をコモンモード電圧として、各入力電圧が所定の割合だけ増幅された電圧値となる。ノード電圧Ｖｃは、ＶＤＤから第４のＭＯＳトランジスタ６および第３のＭＯＳトランジスタ７のしきい値電圧であるＶｔを減じた電圧近傍の電圧値を上限とする電圧値となる。Ｉ×Ｒの値は、一般的に０．３〜０．５Ｖ程度に設定される。ここで、Ｉ×Ｒの値を０．５Ｖとした場合、電源電圧ＶＤＤを３．０Ｖとすると、ＶＤＤ−Ｉ×Ｒの値は２．５Ｖ、ノード電圧Ｖｃは、ＶＤＤから第４のＭＯＳトランジスタ６および第３のＭＯＳトランジスタ７のゲート−ソース間電圧である約１Ｖ程度を減じた電圧、すなわち２．０Ｖ程度が上限となる。同様に、ＶｄおよびＶｅは、共に電源電圧ＶＤＤから第１のスイッチ用ＭＯＳトランジスタ４および第２のスイッチ用ＭＯＳトランジスタ５のゲート−ソース間電圧である約１Ｖ程度を減じた２．０Ｖ程度になっている。
【００６４】
次に、「比較モード１」から「ラッチモード１」に遷移すると、第１の制御電圧Ｖｃ１がＶＤＤからＶＳＳに変化するのに伴って、第１のスイッチ用ＭＯＳトランジスタ４および第２のスイッチ用ＭＯＳトランジスタ５がオン状態からオフ状態に遷移する。これと同時に、第２の制御電圧Ｖｃ２がＶＳＳからＶＤＤに変化するのに伴って、第３のスイッチ用ＭＯＳトランジスタ１０および第４のスイッチ用ＭＯＳトランジスタ１１がオフ状態からオン状態に遷移する。
【００６５】
従来の電圧比較器では、「比較モード１」から「ラッチモード１」への過渡状態において、第３のスイッチ用ＭＯＳトランジスタ１０および第４のスイッチ用ＭＯＳトランジスタ１１の寄生容量を介して第２の制御電圧Ｖｃ２の電圧変化がノードＣに伝達されるため、ノード電圧Ｖｃが一時的に高電位側に押し上げられる（図４（ｃ）参照）。
【００６６】
これに対し、図２（ｃ）に示すように、本実施形態の電圧比較器では、第１の容量素子１２が設けられていることにより、第２の制御電圧Ｖｃ２とは逆極性に変化する第１の制御電圧Ｖｃ１の電圧変化がノードＣに伝達されて、ノードＣの電圧Ｖｃが低電位側に押し下げられる。この後、第３のスイッチ用ＭＯＳトランジスタ１０および第４のスイッチ用ＭＯＳトランジスタ１１が共に状態になると、ノードＣはノードＤ、Ｅと導通状態となり、ノード電圧Ｖｃ、ＶｄおよびＶｅは互いにほぼ同電圧となる。
【００６７】
このように、本実施形態の電圧比較器では、第１の容量素子１２を設けたことにより、比較モードからラッチモードへの遷移時にノード電圧Ｖｃの上昇を抑えられるので、ラッチモードにおいて第４のＭＯＳトランジスタ６および第３のＭＯＳトランジスタ７が速やかにオン状態になる（図２（ｃ）に示す点δ）。このため、本実施形態の電圧比較器は、従来の電圧比較器に比べて、素早く正帰還動作を開始することができる（図２（ｅ）の点ε）。その結果、第１出力電圧Ｖｏｕｔｐと第２出力電圧Ｖｏｕｔｎとは正帰還増幅されて、それぞれＶＤＤ、ＶＤＤ−Ｉ×Ｒに速やかに収束する。従って、本実施形態の電圧比較器によれば、ラッチモード１の期間中に出力電圧の差をより確実且つ迅速にＩ×Ｒに収束させることができるので、誤比較の発生確率を抑制することができる。特に、２つの入力電圧の差が小さい場合にも有効であるので、従来よりも高精度の電圧比較を可能にすることができる。また、従来よりも短時間で出力電圧を収束させることができるので、第１の制御電圧Ｖｃ１および第２の制御電圧Ｖｃ２のクロック周波数を上げて、動作を高速化することも可能となる。
【００６８】
次に、「ラッチモード１」から「比較モード２」に遷移する際には、第３のスイッチ用ＭＯＳトランジスタ１０および第４のスイッチ用ＭＯＳトランジスタ１１が共にオフ状態となっていき、第１のスイッチ用ＭＯＳトランジスタ４および第２のスイッチ用ＭＯＳトランジスタ５が十分にオン状態となっていない過渡的期間が存在する。この過渡的期間では、電圧比較器におけるＶＤＤとＶＳＳ間の電流パスが細くなり、第１出力電圧Ｖｏｕｔｐ、第２出力電圧Ｖｏｕｔｎおよびノード電圧Ｖｃは電源線からの電荷流入より高電位側に遷移する。また、ノード電圧ＶｄおよびＶｅは、電流供給用ＭＯＳトランジスタ１によって電荷を引き抜かれ低電位側に遷移する。
【００６９】
本実施形態の電圧比較器では、比較モードの開始直後において、第１の制御電圧Ｖｃ１のＶＳＳからＶＤＤへの電圧変化が第１の容量素子１２を介して伝達されるため、ノード電圧Ｖｃは高電位側に押し上げられる。そのため、第４のＭＯＳトランジスタ６および第３のＭＯＳトランジスタ７は瞬時にオフ状態となり、ノードＣへ向かって充電電流が流れなくなるので、第１出力電圧Ｖｏｕｔｐおよび第２出力電圧Ｖｏｕｔｎに誤差が発生しにくくなり、誤比較の発生が抑制される。
【００７０】
その後、第１のスイッチ用ＭＯＳトランジスタ４および第２のスイッチ用ＭＯＳトランジスタ５が完全にオン状態になると共に、第３のスイッチ用ＭＯＳトランジスタ１０および第４のスイッチ用ＭＯＳトランジスタ１１が十分にオフ状態になると、電圧比較器は、入力電圧を差動増幅する差動増幅器として機能する。
【００７１】
図２（ｂ）に示すようにＶｉｎｐ、Ｖｉｎｎの入力電圧差が差動増幅のダイナミックレンジ（例えば１００ｍＶ以上２００ｍＶ程度以下）以上の大きさであるとすると（Ｖｉｎｎ＞Ｖｉｎｐ）、第１出力電圧Ｖｏｕｔｐおよび第２出力電圧Ｖｏｕｔｎは、本モードの終わりにそれぞれＶＤＤ−Ｉ×Ｒ、ＶＤＤに収束する。
【００７２】
また、ノード電圧ＶｄおよびＶｅは「比較モード１」の説明で述べたとおりの電圧値に収束する。また、ノード電圧Ｖｃも所定の期間後、「比較モード１」で説明した電圧値に収束する。
【００７３】
本実施形態の電圧比較器では、第１の容量素子１２に加えて第２の制御手段を備えている。このため、「比較モード２」の開始直後に上昇したノード電圧Ｖｃは、「比較モード２」の間にノード電圧Ｖｃは、ほぼノードＦの電圧（ノード電圧Ｖｆ）まで下げられる。これは、次のような機構による。
【００７４】
図２（ｃ）に示すように、ノード電圧Ｖｆは、電源電圧ＶＤＤから第６のＭＯＳトランジスタ１４のしきい値電圧近傍の電圧値を減じた電圧値であり、第２の容量素子１５によってほぼ一定値に保持されている。比較モードに入り、第２の制御電圧Ｖｃ２がＶＤＤからＶＳＳに変化して、第５のＭＯＳトランジスタ１６がオフ状態からオン状態となる。そのため、ノード電圧Ｖｃは、比較モードの終了までにノード電圧Ｖｆにほぼ収束する（図２（ｃ）の点ζ）。
【００７５】
このように、本実施形態の電圧比較器では、第１の容量素子１２を備えていることで比較モードにおける誤比較を抑制できる。これに加え、本実施形態の電圧比較器は第２の電圧制御手段を備えているので、「ラッチモード」に遷移するまでに、ノード電圧Ｖｃの上昇を抑えることができ、「ラッチモード」への遷移後に迅速に正帰還動作を開始することが可能になっている。この際の第６のＭＯＳトランジスタ１４のしきい値は、第３のＭＯＳトランジスタ７及び第４のＭＯＳトランジスタ６のしきい値近傍に設定するのが好ましい。
【００７６】
なお、第２の電圧制御手段が第２の容量素子１５を有していない場合でもノード電圧Ｖｃの上昇を抑えることは可能であるが、第２の容量素子１５が設けられることによってノード電圧Ｖｃはより安定化される。
【００７７】
次に、「比較モード２」から「ラッチモード２」に遷移すると、Ｖｏｕｔｎ、Ｖｏｕｔｐ、およびノード電圧Ｖｃ、Ｖｄ、Ｖｅは、「ラッチモード１」の説明で述べたとおりの動作により過渡的電圧変化の後、所定の電圧値に収束する。この際の第１出力電圧Ｖｏｕｔｐおよび第２出力電圧Ｖｏｕｔｎは、それぞれＶＤＤ−Ｉ×Ｒ、ＶＤＤとなる。
【００７８】
次に、「ラッチモード２」から「比較モード３」に遷移する際にも、ノード電圧Ｖｃ、Ｖｄ、Ｖｅは「ラッチモード１」から「比較モード２」の場合と同様に変化する。ここでも、電圧比較器が第１の容量素子を備えていることで、比較モードにおける誤比較を抑制できる。また、第２の電圧制御手段によって、「ラッチモード３」に遷移するまでに、ノード電圧Ｖｃの上昇が抑えられている。
【００７９】
ところで、「比較モード３」の開始時には、第１入力電圧Ｖｉｎｐと第２入力電圧Ｖｉｎｐとの差が電圧比較器にとって最小レベルになっている。このような場合、出力電圧Ｖｏｕｔｐ、Ｖｏｕｔｎは、ＶＤＤ−ＩＲ／２をコモンモード電圧として、入力電圧Ｖｉｎｐ、Ｖｉｎｎがそれぞれ所定の割合だけ増幅された電圧値となる。この際に、図２（ｃ）、図４（ｃ）に示すように、本実施形態の電圧比較器は、接続用ＭＯＳトランジスタ１９および第３の電圧制御手段を備えているので、従来の電圧比較器に比べて出力電圧が収束するまでの所要時間が短縮されている。これは、以下の理由による。
【００８０】
「ラッチモード２」から「比較モード３」へ遷移する直前において、接続用ＭＯＳトランジスタ１９は、そのゲート電圧（ノード電圧Ｖｇ）が、第３の抵抗素子１７を介して電源電圧ＶＤＤに設定されているため、オフ状態となっている。
【００８１】
次いで、「ラッチモード２」から「比較モード３」に遷移すると、第２の制御電圧Ｖｃ２のＶＤＤからＶＳＳへの電圧変化が第３の容量素子１８を介して伝達されて、ノード電圧ＶｇはＶＤＤから過渡的に低電位側に押し下げられる。このとき、接続用ＭＯＳトランジスタ１９は、比較モードへの遷移時から、ゲート−ソース間電圧（ここではＶｇ−Ｖｏｕｔｎ）がしきい値電圧以下となっている期間中オン状態になる。すると、ノードＡとノードＢとが導通状態となるので、第１出力電圧Ｖｏｕｔｐと第２出力電圧Ｖｏｕｔｎとは互いに等しい電圧に向かって収束していく（図２（ｃ）の点η）。この間に電圧比較器の差動増幅機能も作動し始める。また、ゲート−ソース間電圧がしきい値を超えた時点で接続用ＭＯＳトランジスタ１９はオフとなるので、「比較モード３」の終了時までには確実に、第１入力電圧Ｖｉｎｐと第２入力電圧Ｖｉｎｎとが差動増幅された状態の第１出力電圧Ｖｏｕｔｐおよび第２出力電圧Ｖｏｕｔｎがそれぞれ出力されるようになる。
【００８２】
また、本実施形態の電圧比較器において、比較モードからラッチモードへの遷移時に、第２制御電圧Ｖｃ２がＶＳＳからＶＤＤに変化するため、遷移前に電源電圧ＶＤＤに設定されているノード電圧Ｖｇは過渡的に電源電圧ＶＤＤより高電位側に押し上げられる。しかし、ノード電圧ＶｇがＶＤＤを超えると、第７のＭＯＳトランジスタ２０を通して電荷が引き抜かれるので、ノード電圧Ｖｇの上昇は抑えられる。従って、ノード電圧Ｖｇが半導体装置の絶対最大定格を超えるような高電圧になることはなく、電圧比較器の信頼性は向上している。
【００８３】
このように、本実施形態の電圧比較器は、第２の制御電圧が印加された第３の容量素子１８を備えていることにより、入力電圧の差が微小である場合にも、従来の電圧比較器に比べて迅速に本来の差動増幅値に収束させることができるので、ラッチモードでの誤比較の発生確率を低減させることができる。言い換えれば、比較モードに入る前の入力電圧の大小や履歴（ヒステリシス）によらず誤比較を抑制することができる。また、比較モードにおける出力電圧の収束が速やかに行われるので、第１の制御電圧Ｖｃ１および第２の制御電圧Ｖｃ２の周波数を上げて動作速度を向上させることもできる。
【００８４】
なお、ここで説明した第３の電圧制御手段は、単独で用いても誤比較の抑制効果が期待できるが、第１の電圧制御手段および第２の電圧制御手段と組み合わせることで、より正確な電圧比較が可能となる。
【００８５】
以上のように、本実施形態の電圧比較器を用いれば、従来よりも精度の高い電圧比較が行えるようになる。
【００８６】
なお、本実施形態の電圧比較器においては、第１の容量素子１２と第２の電圧制御手段とを組み合わせて用いたが、第２の電圧制御手段単独でも誤比較の発生を抑制することができる。この場合には、ノード電圧Ｖｆが、（ＶＤＤ−ＩＲ／２）から第３のＭＯＳトランジスタ７及び第４のＭＯＳトランジスタ６のしきい値電圧を減じた値となるように第６のＭＯＳトランジスタ１４のしきい値を設定することが好ましい。これにより、第１の容量素子１２を設けた場合と同様に、ラッチモード開始時におけるノード電圧Ｖｃの上昇を抑えることができるので、入力電圧の差が微小であってもラッチモードでの誤比較の発生を抑制することができる。
【００８７】
また、本実施形態の説明では電圧比較器に用いられるトランジスタがすべてＭＯＳトランジスタである例を示したが、この代わりにＭＩＳトランジスタを用いてもよい。また、バイポーラトランジスタを用いることもできる。
【００８８】
なお、本実施形態の電圧比較器を構成するＭＯＳトランジスタの導電型を全て逆にしても同様に動作させることができる。その場合、Ｖｃ１がＶＤＤの時がラッチモード、ＶＳＳの時が比較モードとなる。
【００８９】
なお、本実施形態の電圧比較器において、第５のＭＯＳトランジスタ１６は、第１の制御電圧Ｖｃ１によって制御されるＮチャネル型ＭＯＳトランジスタであってもよいが、第２の制御電圧Ｖｃ２によって制御されたＰチャネル型ＭＯＳトランジスタである方が、ノード電圧Ｖｃが上昇する際に確実に動作させることができるので、より好ましい。
【００９０】
【発明の効果】
以上のように本発明の電圧比較器は、入力電圧を差動増幅する差動増幅回路と差動増幅された入力電圧を正帰還またはラッチするラッチ回路と、差動増幅動作と正帰還動作とを切り替えるための第１のスイッチ用ＭＯＳトランジスタ、第２のスイッチ用ＭＯＳトランジスタ、第３のスイッチ用ＭＯＳトランジスタおよび第４のスイッチ用ＭＯＳトランジスタと、第３のスイッチ用ＭＯＳトランジスタおよび第４のスイッチ用ＭＯＳトランジスタと正帰還回路との間のノードＣに接続された第１の電圧制御手段と、ノードＣに接続された第２の電圧制御手段と、差動増幅動作の開始時に一時的に２つの出力部同士を導通させる第３の電圧制御手段とを備えている。第１の電圧制御手段および第２の電圧制御手段によって、正帰還動作の開始時にノードＣの電位上昇を抑えられると共に次の正帰還動作の開始前にノードＣの電位を所定値に設定することができるので、誤比較の発生を抑制し、高速動作を可能にすることができる。また、第３の電圧制御手段により、差動増幅動作時に出力電圧を迅速に本来の差動増幅値に収束させることができるので、誤比較の発生を低減し、高速動作を可能にすることができる。
【図面の簡単な説明】
【図１】本発明の実施形態に係る電圧比較器の構成を示す回路図である。
【図２】（ａ）は、本発明の実施形態に係る電圧比較器における第１の制御電圧Ｖｃ１および第２の制御電圧Ｖｃ２の状態遷移と、各スイッチ用ＭＯＳトランジスタのオン／オフ状態を示す動作タイミング図である。また、（ｂ）は、本電圧比較器における第１入力電圧Ｖｉｎｐおよび第２入力電圧Ｖｉｎｎの変化を示すタイミング図であり、（ｃ）は、第１出力電圧Ｖｏｕｔｐおよび第２出力電圧Ｖｏｕｔｎの変化、および各ノード電圧の変化を示すタイミング図である。
【図３】従来の電圧比較器の構成を示す回路図である。
【図４】（ａ）は、従来の電圧比較器における第１の制御電圧Ｖｃ１および第２の制御電圧Ｖｃ２の状態遷移と、各ＭＯＳトランジスタのオン／オフ状態を示す動作タイミング図である。また、（ｂ）は、第１入力電圧Ｖｉｎｐおよび第２入力電圧Ｖｉｎｎの変化を示すタイミング図であり、（ｃ）は、第１出力電圧Ｖｏｕｔｐおよび第２出力電圧Ｖｏｕｔｎの変化と、各ノード電圧の変化とを示すタイミング図である。
【符号の説明】
１            電流供給用ＭＯＳトランジスタ
２            第１のＭＯＳトランジスタ
３            第２のＭＯＳトランジスタ
４            第１のスイッチ用ＭＯＳトランジスタ
５            第２のスイッチ用ＭＯＳトランジスタ
６            第４のＭＯＳトランジスタ
７            第３のＭＯＳトランジスタ
８            第１の抵抗素子
９            第２の抵抗素子
１０          第３のスイッチ用ＭＯＳトランジスタ
１１          第４のスイッチ用ＭＯＳトランジスタ
１２          第１の容量素子
１３          第１の電流源
１４          第６のＭＯＳトランジスタ
１５          第２の容量素子
１６          第５のＭＯＳトランジスタ
１７          第３の抵抗素子
１８          第３の容量素子
１９          接続用ＭＯＳトランジスタ
２０          第７のＭＯＳトランジスタ
２１          第２の電流源
２２          第８のＭＯＳトランジスタ
Ｖａ，Ｖｂ，Ｖｃ，Ｖｄ，Ｖｅ，Ｖｆ，Ｖｇ  ノード電圧
【図１】
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【図２】
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【図３】
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【図４】
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