(57)【要約】【課題】  広い発振周波数範囲を実現する発振回路において、発振周波数を制御する電流に対し、発振周波数の直線性に優れた発振回路を提供する。【解決手段】  発振回路内の定電流源であるＰＭＯＳトランジスタＭＰ１，ＭＰ２，ＭＰ３からの定電流充電、または定電流放電による発振出力の振幅が、発振周波数によらず一定になるように、該発振出力の振幅を制限する制限素子であるＮＭＯＳトランジスタＭＮ４，ＭＮ５，ＭＮ６を、上記定電流源ＭＰ１，ＭＰ２，ＭＰ３のドレイン側に直列に挿入する。【選択図】      図１
2004242296.tif 000002
【特許請求の範囲】
【請求項１】
制御電流端子から入力される電圧に応じた定電流を出力する複数の定電流源と、該定電流源から出力される定電流により充電あるいは放電され、ある閾値電圧を超えるとＯＮ，ＯＦＦ状態を切り換える複数のスイッチ素子と、を備え、上記制御電流端子からの電圧を変化させ、上記スイッチ素子が上記閾値電圧に充電あるいは放電されるまでの時間を変化させて、発振周期を変化させる発振回路において、
上記定電流による、上記定電流源と上記スイッチ素子の接続点における充電到達電位あるいは放電到達電位を一定値に制限する制限素子を設ける、
ことを特徴とする発振回路。
【請求項２】
請求項１に記載の発振回路において、
上記制限素子は、ＮＭＯＳトランジスタ、あるいはＰＭＯＳトランジスタからなる、
ことを特徴とする発振回路。
【請求項３】
請求項１に記載の発振回路において、
上記制限素子は、少なくとも一つの抵抗からなる、
ことを特徴とする発振回路。
【請求項４】
電流制御端子をゲート入力、電源をソース入力としたＰＭＯＳトランジスタＭＰ１のドレインをＮＭＯＳトランジスタＭＮ４のドレインと接続し、該ＮＭＯＳトランジスタＭＮ４のゲート入力を電源に接続し、ＮＭＯＳトランジスタＭＮ４のソースとＮＭＯＳトランジスタＭＮ１のドレインを接続点Ａ１で接続し、該ＮＭＯＳトランジスタＭＮ１のソースをＧＮＤに接続して、上記ＮＭＯＳトランジスタＭＮ１のゲート入力を入力とし、上記接続点Ａ１を出力とした第１の遅延回路と、
上記電流制御端子をゲート入力、電源をソース入力としたＰＭＯＳトランジスタＭＰ２のドレインをＮＭＯＳトランジスタＭＮ５のドレインと接続し、該ＮＭＯＳトランジスタＭＮ５のゲート入力を電源に接続し、ＮＭＯＳトランジスタＭＮ５のソースとＮＭＯＳトランジスタＭＮ２のドレインを接続点Ａ２で接続し、該ＮＭＯＳトランジスタＭＮ２のソースをＧＮＤに接続して、上記ＮＭＯＳトランジスタＭＮ２のゲート入力を入力とし、上記接続点Ａ２を出力とした第２の遅延回路と、
上記電流制御端子をゲート入力、電源をソース入力としたＰＭＯＳトランジスタＭＰ３のドレインをＮＭＯＳトランジスタＭＮ６のドレインと接続し、該ＮＭＯＳトランジスタＭＮ６のゲート入力を電源に接続し、ＮＭＯＳトランジスタＭＮ６のソースとＮＭＯＳトランジスタＭＮ３のドレインを接続点Ａ３で接続し、該ＮＭＯＳトランジスタＭＮ３のソースをＧＮＤに接続して、上記ＮＭＯＳトランジスタＭＮ３のゲート入力を入力とし、上記接続点Ａ３を出力とした第３の遅延回路とを、
上記第１の遅延回路の出力Ａ１が上記第２の遅延回路の入力に、該第２の遅延回路の出力Ａ２が上記第３の遅延回路の入力に、該第３の遅延回路の出力Ａ３が上記第１の遅延回路の入力に、それぞれ接続されるよう、縦続接続した、
ことを特徴とする発振回路。
【請求項５】
請求項４記載の発振回路において、
上記ＮＭＯＳトランジスタＭＮ４、ＭＮ５、ＭＮ６のゲート入力を任意の固定電位にした、
ことを特徴とする発振回路。
【請求項６】
電流制御端子をゲート入力、ＧＮＤをソース入力としたＮＭＯＳトランジスタＭＮ１のドレインをＰＭＯＳトランジスタＭＰ４のドレインと接続し、該ＰＭＯＳトランジスタＭＰ４のゲート入力をＧＮＤに接続し、ＰＭＯＳトランジスタＭＰ４のソースとＰＭＯＳトランジスタＭＰ１のドレインを接続点Ａ１で接続し、該ＰＭＯＳトランジスタＭＰ１のソースを電源に接続して、上記ＰＭＯＳトランジスタＭＰ１のゲート入力を入力とし、上記接続点Ａ１を出力とした第１の遅延回路と、
上記電流制御端子をゲート入力、ＧＮＤをソース入力としたＮＭＯＳトランジスタＭＮ２のドレインをＰＭＯＳトランジスタＭＰ５のドレインと接続し、該ＰＭＯＳトランジスタＭＰ５のゲート入力をＧＮＤに接続し、ＰＭＯＳトランジスタＭＰ５のソースとＰＭＯＳトランジスタＭＰ２のドレインを接続点Ａ２で接続し、該ＰＭＯＳトランジスタＭＰ２のソースを電源に接続して、上記ＰＭＯＳトランジスタＭＰ２のゲート入力を入力とし、上記接続点Ａ２を出力とした第２の遅延回路と、
上記電流制御端子をゲート入力、ＧＮＤをソース入力としたＮＭＯＳトランジスタＭＮ３のドレインをＰＭＯＳトランジスタＭＰ６のドレインと接続し、該ＰＭＯＳトランジスタＭＰ６のゲート入力をＧＮＤに接続し、ＰＭＯＳトランジスタＭＰ６のソースとＰＭＯＳトランジスタＭＰ３のドレインを接続点Ａ３で接続し、該ＰＭＯＳトランジスタＭＰ３のソースを電源に接続して、上記ＰＭＯＳトランジスタＭＰ３のゲート入力を入力とし、上記接続点Ａ３を出力とした第３の遅延回路とを、
上記第１の遅延回路の出力Ａ１が上記第２の遅延回路の入力に、該第２の遅延回路の出力Ａ２が上記第３の遅延回路の入力に、該第３の遅延回路の出力Ａ３が上記第１の遅延回路の入力に、それぞれ接続されるよう、縦続接続した、
ことを特徴とする発振回路。
【請求項７】
請求項６記載の発振回路において、
上記ＰＭＯＳトランジスタＭＰ４、ＭＰ５、ＭＰ６のゲート入力を任意の固定電位にした、
ことを特徴とする発振回路。
【請求項８】
電流制御端子をゲート入力、電源をソース入力としたＰＭＯＳトランジスタＭＰ１及びＰＭＯＳトランジスタＭＰ２のうちの、ＰＭＯＳトランジスタＭＰ１のドレインをＮＭＯＳトランジスタＭＮ１３のドレインと、ＰＭＯＳトランジスタＭＰ２のドレインをＮＭＯＳトランジスタＭＮ１４のドレインと接続し、該ＮＭＯＳトランジスタＭＮ１３及びＮＭＯＳトランジスタＭＮ１４のゲート入力を電源に接続し、上記ＮＭＯＳトランジスタＭＮ１３のソースとＮＭＯＳトランジスタＭＮ１及びＮＭＯＳトランジスタＭＮ２のドレインとを接続点Ａ１で、上記ＮＭＯＳトランジスタＭＮ１４のソースとＮＭＯＳトランジスタＭＮ４及びＮＭＯＳトランジスタＭＮ３のドレインとを接続点Ａ２で接続し、上記ＮＭＯＳトランジスタＭＮ１、ＮＭＯＳトランジスタＭＮ２、ＮＭＯＳトランジスタＭＮ３、及びＮＭＯＳトランジスタＭＮ４のソースをＧＮＤに接続して、上記ＮＭＯＳトランジスタＭＮ１のゲート入力を正極性側入力とし、上記ＮＭＯＳトランジスタＭＮ４のゲート入力を負極性側入力とし、上記接続点Ａ１を負極性側出力とし、上記接続点Ａ２を正極性側出力とした第１の遅延回路と、
電流制御端子をゲート入力、電源をソース入力としたＰＭＯＳトランジスタＭＰ３及びＰＭＯＳトランジスタＭＰ４のうちの、ＰＭＯＳトランジスタＭＰ３のドレインをＮＭＯＳトランジスタＭＮ１５のドレインと、ＰＭＯＳトランジスタＭＰ４のドレインをＮＭＯＳトランジスタＭＮ１６のドレインと接続し、該ＮＭＯＳトランジスタＭＮ１５及びＮＭＯＳトランジスタＭＮ１６のゲート入力を電源に接続し、上記ＮＭＯＳトランジスタＭＮ１５のソースとＮＭＯＳトランジスタＭＮ５及びＮＭＯＳトランジスタＭＮ６のドレインとを接続点Ａ３で、上記ＮＭＯＳトランジスタＭＮ１６のソースとＮＭＯＳトランジスタＭＮ７及びＮＭＯＳトランジスタＭＮ８のドレインとを接続点Ａ４で接続し、上記ＮＭＯＳトランジスタＭＮ５、ＮＭＯＳトランジスタＭＮ６、ＮＭＯＳトランジスタＭＮ７、及びＮＭＯＳトランジスタＭＮ８のソースをＧＮＤに接続して、上記ＮＭＯＳトランジスタＭＮ５のゲート入力を正極性側入力とし、上記ＮＭＯＳトランジスタＭＮ８のゲート入力を負極性側入力とし、上記接続点Ａ３を負極性側出力とし、上記接続点Ａ４を正極性側出力とした第２の遅延回路と、
電流制御端子をゲート入力、電源をソース入力としたＰＭＯＳトランジスタＭＰ５及びＰＭＯＳトランジスタＭＰ６のうちの、ＰＭＯＳトランジスタＭＰ５のドレインをＮＭＯＳトランジスタＭＮ１７のドレインと、ＰＭＯＳトランジスタＭＰ６のドレインをＮＭＯＳトランジスタＭＮ１８のドレインと接続し、該ＮＭＯＳトランジスタＭＮ１７及びＮＭＯＳトランジスタＭＮ１８のゲート入力を電源に接続し、上記ＮＭＯＳトランジスタＭＮ１７のソースとＮＭＯＳトランジスタＭＮ９及びＮＭＯＳトランジスタＭＮ１０のドレインとを接続点Ａ５で、上記ＮＭＯＳトランジスタＭＮ１８のソースとＮＭＯＳトランジスタＭＮ１１及びＮＭＯＳトランジスタＭＮ１２のドレインとを接続点Ａ６で接続し、上記ＮＭＯＳトランジスタＭＮ９、ＮＭＯＳトランジスタＭＮ１０、ＮＭＯＳトランジスタＭＮ１１、及びＮＭＯＳトランジスタＭＮ１２のソースをＧＮＤに接続して、上記ＮＭＯＳトランジスタＭＮ９のゲート入力を正極性側入力とし、上記ＮＭＯＳトランジスタＭＮ１２のゲート入力を負極性側入力とし、上記接続点Ａ５を負極性側出力とし、上記接続点Ａ６を正極性側出力とした第３の遅延回路とを、
上記第１の遅延回路の負極性側出力Ａ１が上記第２の遅延回路の正極性側入力に、上記第１の遅延回路の正極性側出力Ａ２が上記第２の遅延回路の負極性側入力に、
上記第２の遅延回路の負極性側出力Ａ３が上記第３の遅延回路の正極性側入力に、上記第２の遅延回路の正極性側出力Ａ４が上記第３の遅延回路の負極性側入力に、
上記第３の遅延回路の負極性側出力Ａ５が上記第１の遅延回路の正極性側入力に、上記第３の遅延回路の正極性側出力Ａ６が上記第１の遅延回路の負極性側入力に、それぞれ接続されるよう、縦続接続した、
ことを特徴とする発振回路。
【請求項９】
請求項８記載の発振回路において、
上記ＮＭＯＳトランジスタＭＮ１３、ＭＰ１４、ＭＮ１５、ＭＮ１６、ＭＮ１７、ＭＮ１８のゲート入力を任意の固定電位にした、
ことを特徴とする発振回路。
【請求項１０】
請求項４、請求項５、請求項６、請求項７、請求項８、または請求項９のいずれかに記載の発振回路において、
上記遅延回路の縦続接続段数をＮ段（Ｎは２以上の整数）とした、
ことを特徴とする発振回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は発振回路に関し、特にデジタル記録再生装置などに必要な、広い周波数帯域で使用可能なＰＬＬ回路に用いる発振回路に関する。
【背景技術】
【０００２】
従来の発振回路は、遅延回路として制御電圧により遅延時間が制御可能なように、電源側、ＧＮＤ側への電流値をそれぞれ制限するためのＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを挿入したインバータ回路を用い、この遅延回路をリング状に縦続接続した構成をしている（例えば、非特許文献１参照）。
【０００３】
以下、図１２〜図１７を用いて、従来の発振回路の構成、動作を説明する。図１２は、従来型の発振回路の回路構成の一例を示す図である。
【０００４】
図１２に示すように、従来の発振回路は、電流制御端子２から入力される電圧により制御されるＰＭＯＳトランジスタからなる定電流源と、該定電流源から出力される定電流により充電され、閾値電圧を超えるとＯＮ状態となるＮＭＯＳトランジスタからなるスイッチ素子と、で構成され、上記電流制御端子２から入力される電圧を変化させることで、上記定電流の大きさを変化させ、これにより、上記スイッチ素子が閾値電圧まで充電される期間の長さを変えて、発振周期Ｔを変化させるものである。
【０００５】
以下、上記発振回路の構成をより詳細に述べる。図１２に示す、ＭＰ１、ＭＰ２、ＭＰ３はＰＭＯＳトランジスタ、ＭＮ１、ＭＮ２、ＭＮ３はＮＭＯＳトランジスタであり、上記ＰＭＯＳトランジスタＭＰ１、ＭＰ２、ＭＰ３のゲートには電流制御端子２が接続され、それらのソースは電源に接続され、また、上記ＮＭＯＳトランジスタＭＮ１、ＭＰ２、ＭＰ３のソースはＧＮＤに接続されている。そして、ＰＭＯＳトランジスタＭＰ１のドレインにはＮＭＯＳトランジスタＭＮ１のドレインが接続点Ａ１で接続され、上記ＮＭＯＳトランジスタＭＮ１のゲート入力を入力とし、接続点Ａ１を出力とする第１の遅延回路を構成している。同じようにＰＭＯＳトランジスタＭＰ２とＮＭＯＳトランジスタＭＮ２で第２の遅延回路を、ＰＭＯＳトランジスタＭＰ３とＮＭＯＳトランジスタＭＮ３で第３の遅延回路を構成している。
【０００６】
そして、上記第１の遅延回路の出力Ａ１が上記第２の遅延回路の入力に、該第２の遅延回路の出力Ａ２が上記第３の遅延回路の入力に、該第３の遅延回路の出力Ａ３が上記第１の遅延回路の入力になるように、縦続接続する構成を有する。
【０００７】
以上のように構成された従来の発振回路について、その動作を図１３のタイミングチャートを元に説明する。図１３は、図１２に示す従来の発振回路における接続点Ａ１、接続点Ａ２、接続点Ａ３の動作タイミングチャートを示す図であり、図１３中の一点破線はＮＭＯＳトランジスタＭＮ１、ＭＮ２、ＭＮ３の閾値電圧である。
【０００８】
まず、定電流源であるＰＭＯＳトランジスタＭＰ１、ＭＰ２、ＭＰ３は、電流制御端子２から入力される電圧に応じた定電流を流す。なお、ここでは説明を簡略化するため、各接続点Ａ１、Ａ２、Ａ３の電位が電源電圧からＭＮ１、ＭＮ２、ＭＮ３の閾値電圧以下に遷移するまでの遷移時間がゼロである理想状態であるものとして説明する。
【０００９】
図１３に示すように、ｔ１の時点において接続点Ａ１の電位がＮＭＯＳトランジスタＭＮ２の閾値電圧を越えるため、ＮＭＯＳトランジスタＭＮ２はＯＮ状態になり、該ＮＭＯＳトランジスタＭＮ２がＯＮ状態になった時点で接続点Ａ２の電位は閾値電圧以下となる。そして、該接続点Ａ２の電位が閾値電圧以下になった時点でＮＭＯＳトランジスタＭＮ３はＯＦＦ状態となり、接続点Ａ３はＰＭＯＳトランジスタＭＰ３から出力された定電流により充電が開始される。
【００１０】
そしてｔ２からｔ３の期間、接続点Ａ３は前期間（ｔ１〜ｔ２）に引続きＰＭＯＳトランジスタＭＰ３から出力された定電流で充電されていく。そして、この期間の開始時であるｔ２の時点で接続点Ａ３の電位がＮＭＯＳトランジスタＭＮ１の閾値電圧を越えるため、ＮＭＯＳトランジスタＭＮ１がＯＮ状態となり、該ＮＭＯＳトランジスタＭＮ１がＯＮ状態となった時点で接続点Ａ１の電位は閾値電圧以下となる。そして、該接続点Ａ１の電位が閾値電圧以下になった時点でＮＭＯＳトランジスタＭＮ２はＯＦＦ状態となり、接続点Ａ２はＰＭＯＳトランジスタＭＰ２から出力された定電流により充電が開始される。
【００１１】
そしてｔ３からｔ４の期間、接続点Ａ２は前期間（ｔ２からｔ３）に引続きＰＭＯＳトランジスタＭＰ２から出力された定電流で充電されていく。そして、この期間の開始時であるｔ３の時点で接続点Ａ２の電位はＮＭＯＳトランジスタＭＮ３の閾値電圧を越えるため、ＮＭＯＳトランジスタＭＮ３はＯＮ状態となり、該ＮＭＯＳトランジスタＭＮ３がＯＮ状態となった時点で接続点Ａ３の電位は閾値電圧以下となる。そして、該接続点Ａ３の電位が閾値電圧以下となった時点で、ＮＭＯＳトランジスタＭＮ１はＯＦＦ状態となるため、接続点Ａ１はＰＭＯＳトランジスタＭＰ１から出力される定電流により充電が開始される。以降、上述したｔ１からｔ４期間の動作を繰り返すことで、発振回路は周期Ｔで発振する。
【００１２】
このように、発振周期Ｔは、電流制御端子２からの入力された電圧に応じた各ＰＭＯＳトランジスタＭＰ１、ＭＰ２、ＭＰ３から出力される定電流によって各ＮＭＯＳトランジスタＭＮ１、ＭＮ２、ＭＮ３が充電され、該各ＮＭＯＳトランジスタＭＮ１、ＭＮ２、ＭＮ３が閾値電圧を超えるまでの各期間を合計した期間となる。
【００１３】
従って、電流制御端子２から入力する電圧を変化させて、各ＰＭＯＳトランジスタＭＰ１、ＭＰ２、ＭＰ３から出力される定電流を変化させれば、各ＮＭＯＳトランジスタＭＮ１、ＭＮ２、ＭＮ３が閾値電圧に充電されるまでの各期間（ｔ１〜ｔ２、ｔ２〜ｔ３、ｔ３〜ｔ４）の長さを変化させることができ、これにより、これらの合計である発振周期Ｔを変化させることができる。
【００１４】
ここで、図１３中の“Ｖ”は、定電流源ＭＰ１〜ＭＰ３とスイッチ素子ＭＮ１〜ＭＮ３との接続点Ａ１〜Ａ３が、定電流源ＭＰ１、ＭＰ２、ＭＰ３から出力される定電流によって充電される電位である充電到達電位であり、この充電到達電位Ｖは上述したように発振周期Ｔに依存して変化する。図１５は、上記従来構成の発振回路の理想状態での発振特性を示す図であり、横軸はＰＭＯＳトランジスタＭＰ１、ＭＰ２、ＭＰ３に流れる定電流、縦軸は発振周期Ｔの逆数である発振周波数である。そして、図１５に示すように、一般的に、発振周期Ｔが長い場合、各接続点を充電する定電流が小さいため充電到達電位Ｖが低くなり、逆に、発振周期Ｔが短い場合、上記定電流が大きいため充電到達電位Ｖが高くなる。
【００１５】
以上の動作説明では、発振回路の各接続点Ａ１、Ａ２、Ａ３の電位が充電到達電位Ｖから閾値電圧までの遷移時間がゼロで、ＮＭＯＳトランジスタＭＮ１、ＭＮ２、ＭＮ３がＯＮ状態となった時点で各接続点Ａ１、Ａ２、Ａ３の電位が閾値電圧以下に遷移するとしたが、実際には、各接続点Ａ１、Ａ２、Ａ３の電位が充電到達電位Ｖから閾値電圧以下に遷移する際の遷移時間が必要であり、例えば図１４に示すようになる。図１４は、図１２に示す従来の発振回路において、上記各接続点Ａ１、Ａ２、Ａ３の電位が充電到達電位から閾値電圧以下に遷移する遷移時間を考慮に入れたときの、接続点Ａ３の動作タイミングチャートを示す図であり、図１４中の“ΔＴ”は、接続点Ａ３が、充電到達電位ＶからＮＭＯＳトランジスタＭＮ１の閾値電圧以下に遷移するまでの時間である。つまり、図１３に示した理想状態では、ｔ３時点でＮＭＯＳトランジスタＭＮ３がＯＮ状態となると同時に接続点Ａ３の電位は閾値電圧以下となり、該ｔ３時点で接続点Ａ１はＰＭＯＳトランジスタＭＰ１から出力される定電流により充電が開始されるものとして説明したが、実際には、図１４に示すように、ｔ３時点でＮＭＯＳトランジスタＭＮ３がＯＮ状態となり、ＯＮ状態となった時点から、充電到達電位Ｖであった接続点Ａ３の電位が下がっていき、ｔ３時点から遷移時間ΔＴが経過した後のｔ３’時点で、接続点Ａ３の電位はＮＭＯＳトランジスタＭＮ１の閾値電圧以下になり、接続点Ａ３の電位が閾値電圧以下になると、ＮＭＯＳトランジスタＭＮ１がＯＦＦ状態となるので、接続点Ａ１は、ｔ３’時点から、ＰＭＯＳトランジスタＭＰ１から出力される定電流により充電が開始されることとなる。
【００１６】
以上のことから、実際の発振周期Ｔ’は、
Ｔ’＝（ｔ１からｔ２までの期間＋ΔＴ）＋（ｔ２からｔ３までの期間＋ΔＴ）＋（ｔ３からｔ４までの期間＋ΔＴ）
となり、各接続点Ａ１〜Ａ３が充電到達電位Ｖから閾値電圧以下に遷移する遷移時間ΔＴを考慮しない理想的な発振周期Ｔに対し、実際の発振周期Ｔ’は、
Ｔ’＝Ｔ＋３＊ΔＴ
となる。
【００１７】
ここで、遷移時間ΔＴは上記の通り、各接続点Ａ１、Ａ２、Ａ３の電位が、充電到達電位Ｖから各ＮＭＯＳトランジスタＭＮ１、ＭＮ２、ＭＮ３の閾値電圧以下に遷移するまでの時間である。そして、図１６に示すように、発振周期Ｔ１が短い場合は充電到達電位Ｖ１が高くなるため遷移時間ΔＴ１は長くなり、逆に、発振周期Ｔ２が長い場合は充電到達電位Ｖ２が低くなるため遷移時間ΔＴ２は短くなる。
【００１８】
従って、このような遷移時間ΔＴを考慮した場合の、上記従来構成の発振回路の発振特性は、発振周期Ｔに依存して遷移時間ΔＴが変化し、またＰＭＯＳトランジスタＭＰ１、ＭＰ２、ＭＰ３に流れる定電流に依存して発振周期Ｔが変化するため、図１７に示すように、定電流に対する発振周波数の直線性が悪くなる。
【非特許文献１】岩田穆  監修、“ＣＭＯＳアナログ回路設計技術”、トリケップス企画部編集、株式会社トリケップス
【発明の開示】
【発明が解決しようとする課題】
【００１９】
上述したように、従来の発振回路の構成は、発振周期Ｔを変化させると充電到達電位Ｖが変化する構成であるため、各接続点Ａ１〜Ａ３の電位が上記充電到達電位ＶからＮＭＯＳトランジスタの閾値電圧以下に遷移する遷移時間ΔＴが、発振周期Ｔに依存して変化してしまう。そしてこの発振周期Ｔは、定電流源であるＰＭＯＳトランジスタから出力される定電流源に依存しているため、従来の発振回路の構成では、図１７に示すように、定電流に対する発振周波数の直線性が悪くなるという課題があった。
【００２０】
本発明は、上記のような従来の発振回路の課題を解決するものであり、各接続点の充電到達電位Ｖを発振周期Ｔによらず一定にすることで、定電流に対する発振周波数の直線性に優れた、広い発振周波数範囲を有する発振回路を提供することを目的とする。
【課題を解決するための手段】
【００２１】
上記課題を解決するために、本発明にかかる発振回路は、制御電流端子から入力される電圧に応じた定電流を出力する複数の定電流源と、該定電流源から出力される定電流により充電あるいは放電され、ある閾値電圧を超えるとＯＮ，ＯＦＦ状態を切り換える複数のスイッチ素子と、を備え、上記制御電流端子からの電圧を変化させ、上記スイッチ素子が上記閾値電圧に充電あるいは放電されるまでの時間を変化させて、発振周期を変化させる発振回路において、上記定電流による、上記定電流源と上記スイッチ素子の接続点における充電到達電位あるいは放電到達電位を一定値に制限する制限素子を設けるものである。
【００２２】
これにより、上記定電流源と上記スイッチ素子の接続点の充電到達電位、あるいは放電到達電位を発振周波数によらず一定に保つことが可能となり、発振周波数範囲が広くなっても、リニアな発振特性を保つ発振回路を得ることができる。
【００２３】
さらに、本発明にかかる発振回路は、上記制限素子が、ＮＭＯＳトランジスタ、あるいはＰＭＯＳトランジスタからなるものである。
【００２４】
これにより、上記定電流源と上記スイッチ素子の接続点の充電到達電位、あるいは放電到達電位を、発振周波数によらず一定値に制限することを、回路規模を大きくすることなく効率よく実現できる。
さらに、本発明にかかる発振回路は、上記制限素子が、少なくとも一つの抵抗からなる。
【００２５】
これにより、上記定電流源と上記スイッチ素子の接続点の充電到達電位、あるいは放電到達電位を発振周波数によらず一定値に制限することを、回路規模を大きくすることなく実現できる。
【００２６】
また、本発明にかかる発振回路は、電流制御端子をゲート入力、電源をソース入力としたＰＭＯＳトランジスタＭＰ１のドレインをＮＭＯＳトランジスタＭＮ４のドレインと接続し、該ＮＭＯＳトランジスタＭＮ４のゲート入力を電源に接続し、ＮＭＯＳトランジスタＭＮ４のソースとＮＭＯＳトランジスタＭＮ１のドレインを接続点Ａ１で接続し、該ＮＭＯＳトランジスタＭＮ１のソースをＧＮＤに接続して、上記ＮＭＯＳトランジスタＭＮ１のゲート入力を入力とし、上記接続点Ａ１を出力とした第１の遅延回路と、  上記電流制御端子をゲート入力、電源をソース入力としたＰＭＯＳトランジスタＭＰ２のドレインをＮＭＯＳトランジスタＭＮ５のドレインと接続し、該ＮＭＯＳトランジスタＭＮ５のゲート入力を電源に接続し、ＮＭＯＳトランジスタＭＮ５のソースとＮＭＯＳトランジスタＭＮ２のドレインを接続点Ａ２で接続し、該ＮＭＯＳトランジスタＭＮ２のソースをＧＮＤに接続して、上記ＮＭＯＳトランジスタＭＮ２のゲート入力を入力とし、上記接続点Ａ２を出力とした第２の遅延回路と、上記電流制御端子をゲート入力、電源をソース入力としたＰＭＯＳトランジスタＭＰ３のドレインをＮＭＯＳトランジスタＭＮ６のドレインと接続し、該ＮＭＯＳトランジスタＭＮ６のゲート入力を電源に接続し、ＮＭＯＳトランジスタＭＮ６のソースとＮＭＯＳトランジスタＭＮ３のドレインを接続点Ａ３で接続し、該ＮＭＯＳトランジスタＭＮ３のソースをＧＮＤに接続して、上記ＮＭＯＳトランジスタＭＮ３のゲート入力を入力とし、上記接続点Ａ３を出力とした第３の遅延回路とを、上記第１の遅延回路の出力Ａ１が上記第２の遅延回路の入力に、該第２の遅延回路の出力Ａ２が上記第３の遅延回路の入力に、該第３の遅延回路の出力Ａ３が上記第１の遅延回路の入力に、それぞれ接続されるよう、縦続接続したものである。
【００２７】
これにより、ゲート入力を電源に固定したＮＭＯＳトランジスタＭＮ４、ＭＮ５、ＭＮ６によって、接続点Ａ１、Ａ２、Ａ３の取り得る上限の電位は、電源電圧からＮＭＯＳトランジスタＭＮ４、ＭＮ５、ＭＮ６の閾値電圧Ｖｔだけ低い電位までに制限されるため、接続点Ａ１、Ａ２、Ａ３の充電到達電位を制限することが可能となり、この結果、発振周波数範囲が広くなっても、リニアな発振特性を有する発振回路を得ることができる。
【００２８】
さらに、本発明にかかる発振回路は、上記ＮＭＯＳトランジスタＭＮ４、ＭＮ５、ＭＮ６のゲート入力を任意の固定電位にしたものである。
【００２９】
これにより、ゲート入力を任意の固定電位としたＮＭＯＳトランジスタＭＮ４、ＭＮ５、ＭＮ６によって、接続点Ａ１、Ａ２、Ａ３の取り得る上限の電位は、任意の固定電位からＭＮ４、ＭＮ５、ＭＮ６の閾値電圧Ｖｔだけ低い電位までに制限されるため、接続点Ａ１、Ａ２、Ａ３の充電到達電位を制限することが可能となり、この結果、発振周波数範囲が広くなっても、リニアな発振特性を有する発振回路を得ることができる。
【００３０】
また、本発明にかかる発振回路は、電流制御端子をゲート入力、ＧＮＤをソース入力としたＮＭＯＳトランジスタＭＮ１のドレインをＰＭＯＳトランジスタＭＰ４のドレインと接続し、該ＰＭＯＳトランジスタＭＰ４のゲート入力をＧＮＤに接続し、ＰＭＯＳトランジスタＭＰ４のソースとＰＭＯＳトランジスタＭＰ１のドレインを接続点Ａ１で接続し、該ＰＭＯＳトランジスタＭＰ１のソースを電源に接続して、上記ＰＭＯＳトランジスタＭＰ１のゲート入力を入力とし、上記接続点Ａ１を出力とした第１の遅延回路と、上記電流制御端子をゲート入力、ＧＮＤをソース入力としたＮＭＯＳトランジスタＭＮ２のドレインをＰＭＯＳトランジスタＭＰ５のドレインと接続し、該ＰＭＯＳトランジスタＭＰ５のゲート入力をＧＮＤに接続し、ＰＭＯＳトランジスタＭＰ５のソースとＰＭＯＳトランジスタＭＰ２のドレインを接続点Ａ２で接続し、該ＰＭＯＳトランジスタＭＰ２のソースを電源に接続して、上記ＰＭＯＳトランジスタＭＰ２のゲート入力を入力とし、上記接続点Ａ２を出力とした第２の遅延回路と、上記電流制御端子をゲート入力、ＧＮＤをソース入力としたＮＭＯＳトランジスタＭＮ３のドレインをＰＭＯＳトランジスタＭＰ６のドレインと接続し、該ＰＭＯＳトランジスタＭＰ６のゲート入力をＧＮＤに接続し、ＰＭＯＳトランジスタＭＰ６のソースとＰＭＯＳトランジスタＭＰ３のドレインを接続点Ａ３で接続し、該ＰＭＯＳトランジスタＭＰ３のソースを電源に接続して、上記ＰＭＯＳトランジスタＭＰ３のゲート入力を入力とし、上記接続点Ａ３を出力とした第３の遅延回路とを、上記第１の遅延回路の出力Ａ１が上記第２の遅延回路の入力に、該第２の遅延回路の出力Ａ２が上記第３の遅延回路の入力に、該第３の遅延回路の出力Ａ３が上記第１の遅延回路の入力に、それぞれ接続されるよう、縦続接続したものである。
【００３１】
これにより、ゲート入力をＧＮＤに固定したＰＭＯＳトランジスタＭＰ４、ＭＰ５、ＭＰ６によって、接続点Ａ１、Ａ２、Ａ３の取り得る下限の電位は、ＧＮＤからＰＭＯＳトランジスタＭＰ４、ＭＰ５、ＭＰ６の閾値電圧Ｖｔだけ高い電位までに制限されるため、接続点Ａ１、Ａ２、Ａ３の放電到達電位を制限することが可能となり、この結果、発振周波数範囲が広くなっても、リニアな発振特性を有する発振回路を得ることができる。
【００３２】
さらに、本発明にかかる発振回路は、上記ＰＭＯＳトランジスタＭＰ４、ＭＰ５、ＭＰ６のゲート入力を任意の固定電位にしたものである。
【００３３】
これにより、ゲート入力を任意の固定電位としたＰＭＯＳトランジスタＭＰ４、ＭＰ５、ＭＰ６によって、接続点Ａ１、Ａ２、Ａ３の取り得る下限の電位は、任意の固定電位からＰＭＯＳトランジスタＭＰ４、ＭＰ５、ＭＰ６の閾値電圧Ｖｔだけ高い電位までに制限されるため、接続点Ａ１、Ａ２、Ａ３の放電到達電位を制限することが可能となり、この結果、発振周波数範囲が広くなっても、リニアな発振特性を有する発振回路を得ることができる。
【００３４】
また、本発明にかかる発振回路は、電流制御端子をゲート入力、電源をソース入力としたＰＭＯＳトランジスタＭＰ１及びＰＭＯＳトランジスタＭＰ２のうちの、ＰＭＯＳトランジスタＭＰ１のドレインをＮＭＯＳトランジスタＭＮ１３のドレインと、ＰＭＯＳトランジスタＭＰ２のドレインをＮＭＯＳトランジスタＭＮ１４のドレインと接続し、該ＮＭＯＳトランジスタＭＮ１３及びＮＭＯＳトランジスタＭＮ１４のゲート入力を電源に接続し、上記ＮＭＯＳトランジスタＭＮ１３のソースとＮＭＯＳトランジスタＭＮ１及びＮＭＯＳトランジスタＭＮ２のドレインとを接続点Ａ１で、上記ＮＭＯＳトランジスタＭＮ１４のソースとＮＭＯＳトランジスタＭＮ４及びＮＭＯＳトランジスタＭＮ３のドレインとを接続点Ａ２で接続し、上記ＮＭＯＳトランジスタＭＮ１、ＮＭＯＳトランジスタＭＮ２、ＮＭＯＳトランジスタＭＮ３、及びＮＭＯＳトランジスタＭＮ４のソースをＧＮＤに接続して、上記ＮＭＯＳトランジスタＭＮ１のゲート入力を正極性側入力とし、上記ＮＭＯＳトランジスタＭＮ４のゲート入力を負極性側入力とし、上記接続点Ａ１を負極性側出力とし、上記接続点Ａ２を正極性側出力とした第１の遅延回路と、電流制御端子をゲート入力、電源をソース入力としたＰＭＯＳトランジスタＭＰ３及びＰＭＯＳトランジスタＭＰ４のうちの、ＰＭＯＳトランジスタＭＰ３のドレインをＮＭＯＳトランジスタＭＮ１５のドレインと、ＰＭＯＳトランジスタＭＰ４のドレインをＮＭＯＳトランジスタＭＮ１６のドレインと接続し、該ＮＭＯＳトランジスタＭＮ１５及びＮＭＯＳトランジスタＭＮ１６のゲート入力を電源に接続し、上記ＮＭＯＳトランジスタＭＮ１５のソースとＮＭＯＳトランジスタＭＮ５及びＮＭＯＳトランジスタＭＮ６のドレインとを接続点Ａ３で、上記ＮＭＯＳトランジスタＭＮ１６のソースとＮＭＯＳトランジスタＭＮ７及びＮＭＯＳトランジスタＭＮ８のドレインとを接続点Ａ４で接続し、上記ＮＭＯＳトランジスタＭＮ５、ＮＭＯＳトランジスタＭＮ６、ＮＭＯＳトランジスタＭＮ７、及びＮＭＯＳトランジスタＭＮ８のソースをＧＮＤに接続して、上記ＮＭＯＳトランジスタＭＮ５のゲート入力を正極性側入力とし、上記ＮＭＯＳトランジスタＭＮ８のゲート入力を負極性側入力とし、上記接続点Ａ３を負極性側出力とし、上記接続点Ａ４を正極性側出力とした第２の遅延回路と、電流制御端子をゲート入力、電源をソース入力としたＰＭＯＳトランジスタＭＰ５及びＰＭＯＳトランジスタＭＰ６のうちの、ＰＭＯＳトランジスタＭＰ５のドレインをＮＭＯＳトランジスタＭＮ１７のドレインと、ＰＭＯＳトランジスタＭＰ６のドレインをＮＭＯＳトランジスタＭＮ１８のドレインと接続し、該ＮＭＯＳトランジスタＭＮ１７及びＮＭＯＳトランジスタＭＮ１８のゲート入力を電源に接続し、上記ＮＭＯＳトランジスタＭＮ１７のソースとＮＭＯＳトランジスタＭＮ９及びＮＭＯＳトランジスタＭＮ１０のドレインとを接続点Ａ５で、上記ＮＭＯＳトランジスタＭＮ１８のソースとＮＭＯＳトランジスタＭＮ１１及びＮＭＯＳトランジスタＭＮ１２のドレインとを接続点Ａ６で接続し、上記ＮＭＯＳトランジスタＭＮ９、ＮＭＯＳトランジスタＭＮ１０、ＮＭＯＳトランジスタＭＮ１１、及びＮＭＯＳトランジスタＭＮ１２のソースをＧＮＤに接続して、上記ＮＭＯＳトランジスタＭＮ９のゲート入力を正極性側入力とし、上記ＮＭＯＳトランジスタＭＮ１２のゲート入力を負極性側入力とし、上記接続点Ａ５を負極性側出力とし、上記接続点Ａ６を正極性側出力とした第３の遅延回路とを、上記第１の遅延回路の負極性側出力Ａ１が上記第２の遅延回路の正極性側入力に、上記第１の遅延回路の正極性側出力Ａ２が上記第２の遅延回路の負極性側入力に、上記第２の遅延回路の負極性側出力Ａ３が上記第３の遅延回路の正極性側入力に、上記第２の遅延回路の正極性側出力Ａ４が上記第３の遅延回路の負極性側入力に、上記第３の遅延回路の負極性側出力Ａ５が上記第１の遅延回路の正極性側入力に、上記第３の遅延回路の正極性側出力Ａ６が上記第１の遅延回路の負極性側入力に、それぞれ接続されるよう、縦続接続したものである。
【００３５】
これにより、ゲート入力を電源に固定したＮＭＯＳトランジスタＭＮ１３、ＭＮ１４、ＭＮ１５、ＭＮ１６、ＭＮ１７、ＭＮ１８によって、接続点Ａ１、Ａ２、Ａ３、Ａ４、Ａ５、Ａ６の取り得る上限の電位は、電源電圧からＮＭＯＳトランジスタＭＮ１３、ＭＮ１４、ＭＮ１５、ＭＮ１６、ＭＮ１７、ＭＮ１８の閾値電圧Ｖｔだけ低い電位までに制限されるため、接続点Ａ１、Ａ２、Ａ３、Ａ４、Ａ５、Ａ６の充電到達電位を制限することが可能となり、この結果、発振周波数範囲が広くなっても、リニアな発振特性を有する発振回路を得ることができる。
【００３６】
さらに、本発明にかかる発振回路は、上記ＮＭＯＳトランジスタＭＮ１３、ＭＰ１４、ＭＮ１５、ＭＮ１６、ＭＮ１７、ＭＮ１８のゲート入力を任意の固定電位にしたものである。
【００３７】
これにより、ゲート入力を任意の固定電位にしたＮＭＯＳトランジスタＭＮ１３、ＭＮ１４、ＭＮ１５、ＭＮ１６、ＭＮ１７、ＭＮ１８によって、接続点Ａ１、Ａ２、Ａ３、Ａ４、Ａ５、Ａ６の取り得る上限の電位は、任意の固定電位からＮＭＯＳトランジスタＭＮ１３、ＭＮ１４、ＭＮ１５、ＭＮ１６、ＭＮ１７、ＭＮ１８の閾値電圧Ｖｔだけ低い電位までに制限されるため、接続点Ａ１、Ａ２、Ａ３、Ａ４、Ａ５、Ａ６の充電到達電位を制限することが可能となり、この結果、発振周波数範囲が広くなっても、リニアな発振特性を有する発振回路を得ることができる。
【００３８】
さらに、本発明にかかる発振回路は、遅延回路の縦続接続段数をＮ段（Ｎは２以上の整数）としたものである。
【００３９】
これにより、遅延回路の接続段数がいくつであっても、上記定電流による上記接続点での充電到達電位あるいは放電到達電位を制限することができ、発振周波数範囲が広くなっても、リニアな発振特性を有する発振回路を得ることができる。
【発明の効果】
【００４０】
本発明の発振回路によれば、電流制御端子から入力される電圧に応じた定電流で充電または放電するための定電流源に対して、該定電流源による充電到達電位または放電到達電位を発振周期にかかわらず一定の電位になるよう制限する制限素子を、定電流源とスイッチ素子との接続点に設けるようにしたので、発振周波数範囲が広い発振回路において、上記定電流に対する発振周波数の直線性を保つことができる。
【発明を実施するための最良の形態】
【００４１】
（実施の形態１）
以下、本発明の実施の形態１について、図１〜図４を用いて説明する。
【００４２】
まず、図１を用いて、本実施の形態１にかかる発振回路の構成について説明する。図１は、本実施の形態１における発振回路の回路構成を示す図である。
【００４３】
図１に示すように、本実施の形態１の発振回路は、電流制御端子２から入力される電圧により制御されるＰＭＯＳトランジスタＭＰ１、ＭＰ２、ＭＰ３からなる定電流源と、該定電流源から出力される定電流により充電されて閾値電圧を超えるとＯＮ状態となるＮＭＯＳトランジスタＭＮ１、ＭＮ２、ＭＮ３からなるスイッチ素子と、からなり、上記電流制御端子２から入力される電圧を変化させて、上記スイッチ素子が閾値電圧まで充電される期間の長さを変えることで、発振周期Ｔを変化させる発振回路の上記定電流源とスイッチ素子との間に、該定電流源から出力される定電流による充電到達電位を発振周期Ｔにかかわらず一定値になるよう制限する制限素子を備えたものである。
【００４４】
以下、上記発振回路の構成をより詳細に述べる。本実施の形態１の発振回路は、電流制御端子２をゲート入力、電源をソース入力とした定電流源であるＰＭＯＳトランジスタＭＰ１のドレインを、制限素子であるＮＭＯＳトランジスタＭＮ４のドレインに接続し、該ＮＭＯＳトランジスタＭＮ４のゲート入力を電源に接続し、またＮＭＯＳトランジスタＭＮ４のソースと、スイッチ素子であるＮＭＯＳトランジスタＭＮ１のドレインとを接続点Ａ１で接続し、該ＮＭＯＳトランジスタＭＮ１のソースをＧＮＤに接続して、上記ＮＭＯＳトランジスタＭＮ１のゲート入力を入力とし、上記接続点Ａ１を出力とした第１の遅延回路を構成する。そして、同じように、電流制御端子２をゲート入力、電源をソース入力とした定電流源であるＰＭＯＳトランジスタＭＰ２と、スイッチ素子であるＮＭＯＳトランジスタＭＮ２と、該定電流源から出力される定電流による充電到達電位を制限する制限素子であるＮＭＯＳトランジスタＭＮ５とを接続して、上記ＮＭＯＳトランジスタＭＮ２のゲート入力を入力とし、上記ＮＭＯＳトランジスタＭＮ５のソースと、該ＮＭＯＳトランジスタＭＮ２のドレインとを接続した接続点Ａ２を出力とした第２の遅延回路を構成し、さらに、定電源流であるＰＭＯＳトランジスタＭＰ３と、スイッチ素子であるＮＭＯＳトランジスタＭＮ３と、制限素子であるＮＭＯＳトランジスタＭＮ６とを同様に接続して、上記ＮＭＯＳトランジスタＭＮ３のゲート入力を入力とし、上記ＮＭＯＳトランジスタＭＮ６のソースと、該ＮＭＯＳトランジスタＭＮ３のドレインとを接続した接続点Ａ３を出力とした第３の遅延回路を構成する。
【００４５】
そして、第１の遅延回路の出力Ａ１が第２の遅延回路の入力に、第２の遅延回路の出力Ａ２が第３の遅延回路の入力に、第３の遅延回路の出力Ａ３が第１の遅延回路の入力となるように、縦続接続する構成を有する。
【００４６】
以上のように構成された本実施の形態１の発振回路について、その動作を図２のタイミングチャートに参照しながら説明する。図２は本発明の実施の形態１の発振回路における接続点Ａ１、接続点Ａ２、接続点Ａ３の動作タイミングチャートであり、図２中の一点破線はＮＭＯＳトランジスタのＭＮ１、ＭＮ２、ＭＮ３の閾値電圧である。
【００４７】
まず、定電流源であるＰＭＯＳトランジスタＭＰ１、ＭＰ２、ＭＰ３が、電流制御端子２から入力される電圧に応じた定電流を流す。なお以下の説明では説明を簡略化するために、各接続点Ａ１、Ａ２、Ａ３の電位が、スイッチ素子であるＮＭＯＳトランジスタＭＮ１、ＭＮ２、ＭＮ３がＯＮ状態となってから、該ＮＭＯＳトランジスタＭＮ１、ＭＮ２、ＭＮ３の閾値電圧に遷移するまでにかかる時間がゼロである、理想状態として説明する。
【００４８】
図２に示すように、ｔ１の時点において接続点Ａ１の電位がＮＭＯＳトランジスタＭＮ２の閾値電圧を越えるため、ＮＭＯＳトランジスタＭＮ２はＯＮ状態になり、該ＮＭＯＳトランジスタＭＮ２がＯＮ状態となった時点で接続点Ａ２の電位は閾値電圧以下となる。そして、該接続点Ａ２の電位が閾値電圧以下になった時点でＮＭＯＳトランジスタＭＮ３はＯＦＦ状態となり、接続点Ａ３はＰＭＯＳトランジスタＭＰ３から出力される定電流により充電が開始される。
【００４９】
そしてｔ２からｔ３の期間、接続点Ａ３は前期間（ｔ１からｔ２）に引続きＰＭＯＳトランジスタＭＰ３から出力される定電流により充電されていく。そして、この期間の開始時であるｔ２の時点で接続点Ａ３の電位がＮＭＯＳトランジスタＭＮ１の閾値電圧を越えるため、ＮＭＯＳトランジスタＭＮ１がＯＮ状態となり、該ＮＭＯＳトランジスタＭＮ１がＯＮ状態となった時点で接続点Ａ１は閾値電圧以下となる。そして、該接続点Ａ１の電位が閾値電圧以下になった時点でＮＭＯＳトランジスタＭＮ２はＯＦＦ状態となり、接続点Ａ２はＰＭＯＳトランジスタＭＰ２から出力される定電流により充電が開始される。
【００５０】
そしてｔ３からｔ４の期間、接続点Ａ２は前期間（ｔ２からｔ３）に引続きＰＭＯＳトランジスタＭＰ２から出力される定電流で充電されていく。そしてこの期間の開始時であるｔ３の時点で接続点Ａ２の電位はＮＭＯＳトランジスタＭＮ３の閾値電圧を越えるため、ＮＭＯＳトランジスタＭＮ３はＯＮ状態となり、該ＮＭＯＳトランジスタＭＮ３がＯＮ状態となった時点で接続点Ａ３の電位は閾値電圧以下となる。そして、該接続点Ａ３の電位が閾値電圧以下となった時点で、ＮＭＯＳトランジスタＭＮ１はＯＦＦ状態となり、接続点Ａ１はＰＭＯＳトランジスタＭＰ１から出力される定電流により充電が開始される。
【００５１】
以降、上記ｔ１からｔ４までの動作を繰り返すことで、本実施の形態１にかかる発振回路は周期Ｔで発振する。
【００５２】
よって、発振周期Ｔは、電流制御端子２から入力された電圧に応じてＰＭＯＳトランジスタＭＰ１、ＭＰ２、ＭＰ３から出力される定電流により、各接続点Ａ１、Ａ２、Ａ３の電位がそれぞれＮＭＯＳトランジスタＭＮ１、ＭＮ２、ＭＮ３の閾値電圧に充電されるまでの期間の合計となる。
【００５３】
従って、以上に示す一連の発振動作において、電流制御端子２から入力される電圧を変化させて、ＰＭＯＳトランジスタＭＰ１、ＭＰ２、ＭＰ３から出力される定電流を変化させ、各接続点Ａ１、Ａ２、Ａ３の電位がＮＭＯＳトランジスタＭＮ１、ＭＮ２、ＭＮ３の閾値電圧に充電されるまでの各期間の長さを変化させることで、発振周期Ｔを変化させることができる。
【００５４】
ここで、図２中の“Ｖ”は、ＰＭＯＳトランジスタＭＰ１、ＭＰ２、ＭＰ３から出力された定電流で充電される充電到達電位であり、本実施の形態１において、上記充電到達電位Ｖは、ゲートに電源電圧を入力された制限素子であるＮＭＯＳトランジスタＭＮ４、ＭＮ５、ＭＮ６により、電源電圧よりもＮＭＯＳトランジスタＭＮ４、ＭＮ５、ＭＮ６の閾値電圧Ｖｔだけ低い電位に制限される。そして、この電源電圧から閾値電圧Ｖｔだけ低い電位は一定の電位であるため、この電位に制限される充電到達電位Ｖは、発振周期Ｔが長くても、短くても、その発振周期Ｔに依存することなく一定の電位となる。
【００５５】
以上の説明では、各接続点Ａ１、Ａ２、Ａ３の電位が充電到達電位Ｖから閾値電圧に遷移する各遷移時間がゼロである、理想状態の場合について説明したが、実際には、上記遷移時間はゼロではなく、例えば図３に示すようになる。図３は、図１に示す実施の形態１の発振回路において、上記各接続点Ａ１、Ａ２、Ａ３の電位が充電到達電位Ｖから閾値電圧に遷移する遷移時間を考慮に入れたときの、接続点Ａ３の動作タイミングチャートを示す図であり、図３中の“ΔＴ”は、接続点Ａ３の電位が、充電到達電位ＶからＮＭＯＳトランジスタＭＮ１の閾値電圧に遷移するまでにかかる時間である。つまり、図２に示した遷移時間がゼロの理想状態では、ｔ３時点でＮＭＯＳトランジスタＭＮ３がＯＮ状態となると同時に接続点Ａ３の電位は閾値電圧以下となり、該ｔ３時点で接続点Ａ１はＰＭＯＳトランジスタＭＰ１から出力される定電流により充電が開始されるとして説明したが、実際には、図３に示すように、ｔ３時点でＮＭＯＳトランジスタＭＮ３がＯＮ状態となり、接続点Ａ３の電位がＮＭＯＳトランジスタＭＮ１の閾値電圧に遷移する遷移時間ΔＴの経過後、ｔ３’時点で接続点Ａ１はＰＭＯＳトランジスタＭＰ１から出力される定電流により充電が開始されることとなる。
【００５６】
以上のことから、実際の発振周期Ｔ’は、
Ｔ’＝（ｔ１からｔ２までの期間＋ΔＴ）＋（ｔ２からｔ３までの期間＋ΔＴ）＋（ｔ３からｔ４までの期間＋ΔＴ）
となり、各接続点Ａ１〜Ａ３が充電到達電位Ｖから閾値電圧に遷移する遷移時間ΔＴを考慮しない理想的な発振周期Ｔに対し、実際の発振周期Ｔ’は、
Ｔ’＝Ｔ＋３＊ΔＴ
となる。
【００５７】
ここで、従来の発振回路では、充電到達電位Ｖが発振周期に依存して変化するため、遷移時間ΔＴも発振周期に依存して変化するが、本実施の形態１においては、上述したように充電到達電位Ｖが発振周期に依存せず、電源電圧からＮＭＯＳトランジスタＭＮ４、ＭＮ５、ＭＮ６の閾値電圧Ｖｔだけ低い一定の電位となるため、遷移時間ΔＴも一定となる。
【００５８】
従って、本実施の形態１においては、発振周期に遷移時間ΔＴを考慮にいれたとしても、遷移時間ΔＴが発振周期によらず一定であることから、本実施の形態１の発振回路の遷移時間ΔＴを考慮にいれた発振特性は、図１７に示す従来回路の発振特性のように定電流に対する発振周波数の直線性が悪くなったりせず、図４に示すように、定電流に対する発振周波数の直線性を保つことができる。
【００５９】
以上のように、本実施の形態１によれば、発振回路の定電流源である各ＰＭＯＳトランジスタＭＰ１、ＭＰ２、ＭＰ３と、スイッチ素子である各ＮＭＯＳトランジスタＭＮ１、ＭＮ２、ＭＮ３とを接続する各接続点Ａ１、Ａ２、Ａ３に、ゲート入力を電源に固定したＮＭＯＳトランジスタＭＮ４、ＭＮ５、ＭＮ６を挿入するようにしたので、接続点Ａ１、Ａ２、Ａ３の取り得る上限の電位を、電源電圧からＮＭＯＳトランジスタＭＮ４、ＭＮ５、ＭＮ６の閾値電圧Ｖｔだけ低い電位に制限して、接続点Ａ１、Ａ２、Ａ３の充電到達電位Ｖを発振周期Ｔによらず一定の電位にすることができるため、接続点Ａ１、Ａ２、Ａ３の電位が、充電到達電位ＶからＮＭＯＳトランジスタＭＮ１、ＭＮ２、ＭＮ３の閾値電圧に遷移する遷移時間ΔＴを一定にすることが可能となり、この結果、定電流源であるＰＭＯＳトランジスタＭＰ１、ＭＰ２、ＭＰ３から出力される定電流に対する発振周波数の直線性を改善することができる。
【００６０】
なお、本実施の形態１では、ＮＭＯＳトランジスタＭＮ４、ＭＮ５、ＭＮ６のゲート入力を電源電圧としたが、これを任意の固定電位としてもよい。この場合、接続点Ａ１、Ａ２、Ａ３の取り得る上限の電位は、上記任意の固定電位からＮＭＯＳトランジスタＭＮ４、ＭＮ５、ＭＮ６の閾値電圧Ｖｔだけ低い電位に制限されることとなる。
【００６１】
また、本実施の形態１では、各接続点Ａ１、Ａ２、Ａ３の充電到達電位Ｖを、発振回路の発振周期にかかわらず一定値になるよう制限する制限素子が、ゲート入力を電源電圧または任意の固定電位としたＮＭＯＳトランジスタＭＮ４、ＭＮ５、ＭＮ６である場合を例に挙げて説明したが、上記制限素子は、ＮＭＯＳトランジスタに限られるものではなく、各接続点Ａ１、Ａ２、Ａ３の充電到達電位Ｖを、発振回路の発振周期にかかわらず一定値になるよう制限するものであればどのようなものであってもよく、例えば、抵抗やダイオードなどが挙げられる。図５、図６は、本実施の形態１における発振回路の別の構成を示す図であり、図５では各接続点Ａ１、Ａ２、Ａ３の充電到達電位Ｖを制限する制限素子として抵抗Ｒ１〜Ｒ３が、また図６では該制限素子としてダイオードＤ１〜Ｄ３が、定電流源であるＰＭＯＳトランジスタＭＰ１、ＭＰ２、ＭＰ３のドレイン側に設けられている。なお、図５、図６に示す発振回路の動作は、上述した図１に示す発振回路と同じであるため、説明を省略する。
【００６２】
（実施の形態２）
以下、本発明の実施の形態２について、図７〜図９を用いて説明する。
上記実施の形態１においては、制御電流端子から入力される電圧に応じた定電流を出力する定電流源がＰＭＯＳトランジスタＭＰ１、ＭＰ２、ＭＰ３からなり、該定電流の大きさを変えて、ＮＭＯＳトランジスタＭＮ１、ＭＮ２、ＭＮ３からなるスイッチ素子が閾値電圧にまで充電される期間の長さを変化させることでその発振周期Ｔを変える発振回路を例に挙げて説明したが、本実施の形態２においては、上記定電流源をＭＮＯＳトランジスタ、上記スイッチ素子をＰＭＯＳトランジスタで構成し、該定電流源から出力される定電流の大きさを変えて、スイッチ素子が閾値電圧にまで放電される期間の長さを変化させることで、その発振周期Ｔを変える発振回路の場合について説明する。
【００６３】
まず、図７を用いて、本実施の形態２にかかる発振回路の構成について説明する。図７は、本実施の形態２における発振回路の構成を示す図である。
【００６４】
図７に示すように、本実施の形態２の発振回路は、電流制御端子２から入力される電圧により制御されるＮＭＯＳトランジスタからなる定電流源と、該定電流源から出力される定電流により放電され、閾値電圧以下になるとＯＮ状態となるＰＭＯＳトランジスタからなるスイッチ素子と、で構成され、上記電流制御端子２から入力される電圧を変化させることで、上記スイッチ素子が閾値電圧まで放電される期間の長さを変え、その発振周期Ｔを変化させる発振回路に、該定電流源から出力される定電流による放電到達電位が発振周期にかかわらず一定値になるよう制限する制限素子を、上記定電流源とスイッチ素子との間に設けたものである。
【００６５】
以下、上記発振回路の構成をより詳細に述べる。本実施の形態２の発振回路は、電流制御端子２をゲート入力、ＧＮＤをソース入力とした定電流源であるＮＭＯＳトランジスタＭＮ１のドレインを、制限素子であるＰＭＯＳトランジスタＭＰ４のドレインと接続し、該ＰＭＯＳトランジスタＭＰ４のゲート入力をＧＮＤに接続し、またＰＭＯＳトランジスタＭＰ４のソースとスイッチ素子であるＰＭＯＳトランジスタＭＰ１のドレインとを接続点Ａ１で接続し、該ＰＭＯＳトランジスタＭＰ１のソースを電源に接続して、上記ＰＭＯＳトランジスタＭＰ１のゲート入力を入力とし、また上記接続点Ａ１を出力とした第１の遅延回路を構成する。そして、同じように、電流制御端子２をゲート入力、ＧＮＤをソース入力とした定電流源であるＮＭＯＳトランジスタＭＮ２と、スイッチ素子であるＰＭＯＳトランジスタＭＰ２と、該定電流源から出力される定電流による放電到達電位を制限する制限素子であるＰＭＯＳトランジスタＭＰ５とを接続して、上記ＰＭＯＳトランジスタＭＰ２のゲート入力を入力とし、上記ＰＭＯＳトランジスタＭＰ５のソースと、該ＰＭＯＳトランジスタＭＰ２のドレインとを接続した接続点Ａ２を出力とした第２の遅延回路を構成し、さらに、定電源流であるＮＭＯＳトランジスタＭＮ３と、制限素子であるＰＭＯＳトランジスタＭＰ６と、スイッチ素子であるＰＭＯＳトランジスタＭＰ３とを同様に接続して、上記ＮＭＯＳトランジスタＭＮ３のゲート入力を入力とし、上記ＮＭＯＳトランジスタＭＮ６のソースと、該ＮＭＯＳトランジスタＭＮ３のドレインとを接続した接続点Ａ３を出力とした第３の遅延回路を構成する。
【００６６】
そして、第１の遅延回路の出力Ａ１が第２の遅延回路の入力に、第２の遅延回路の出力Ａ２が第３の遅延回路の入力に、第３の遅延回路の出力Ａ３が第１の遅延回路の入力となるように、縦続接続する構成を有する。
【００６７】
以上のように構成された本発明の実施の形態２の発振回路について、その動作を図８のタイミングチャートを参照しながら説明する。図８は本発明の実施の形態２の発振回路における接続点Ａ１、接続点Ａ２、接続点Ａ３の動作タイミングチャートであり、図８中の一点破線はＰＭＯＳトランジスタＭＰ１、ＭＰ２、ＭＰ３の閾値電圧である。
【００６８】
まず、定電流源であるＮＭＯＳトランジスタＭＮ１、ＭＮ２、ＭＮ３が、電流制御端子２から入力される電圧に応じた定電流を流す。なお以下説明では説明を簡略化するために、各接続点Ａ１、Ａ２、Ａ３の電位が、スイッチ素子であるＰＭＯＳトランジスタＭＰ１、ＭＰ２、ＭＰ３がＯＮ状態となってから、該ＰＭＯＳトランジスタＭＰ１、ＭＰ２、ＭＰ３の閾値電圧に遷移するまでにかかる時間がゼロである、理想状態であるものとして説明する。
【００６９】
図８に示すように、ｔ１の時点において接続点Ａ１の電位がＰＭＯＳトランジスタＭＰ２の閾値電圧以下となるため、ＰＭＯＳトランジスタＭＰ２はＯＮ状態になり、該ＰＭＯＳトランジスタＭＰ２がＯＮ状態となった時点で接続点Ａ２の電位は閾値電圧以上となる。そして、該接続点Ａ２の電位が閾値電圧以上になった時点でＰＭＯＳトランジスタＭＰ３はＯＦＦ状態となり、接続点Ａ３はＮＭＯＳトランジスタＭＮ３から出力される定電流により放電が開始される。
【００７０】
そしてｔ２からｔ３の期間、接続点Ａ３は前期間（ｔ１からｔ２）に引続きＮＭＯＳトランジスタＭＮ３から出力される定電流で放電されていく。そしてこの期間の開始時であるｔ２の時点で接続点Ａ３の電位がＰＭＯＳトランジスタＭＰ１の閾値電圧以下となるため、該ＰＭＯＳトランジスタＭＰ１がＯＮ状態となり、該ＰＭＯＳトランジスタＭＰ１がＯＮ状態となった時点で接続点Ａ１は閾値電圧以上となる。そして、該接続点Ａ１の電位が閾値電圧以上になった時点でＰＭＯＳトランジスタＭＰ２はＯＦＦ状態となり、接続点Ａ２はＮＭＯＳトランジスタＭＮ２から出力される定電流により放電が開始される。
【００７１】
そしてｔ３からｔ４の期間、接続点Ａ２は前期間（ｔ２からｔ３）に引続きＮＭＯＳトランジスタＭＮ２から出力される定電流により放電されていく。そしてこの期間の開始時であるｔ３の時点で接続点Ａ２の電位はＰＭＯＳトランジスタＭＰ３の閾値電圧以下となるため、ＰＭＯＳトランジスタＭＰ３はＯＮ状態となり、該接続点Ａ３の電位が閾値電圧以上となった時点で、ＰＭＯＳトランジスタＭＰ１はＯＦＦ状態となり、接続点Ａ１はＮＭＯＳトランジスタＭＮ１から出力される定電流により放電が開始される。
【００７２】
以降、上記ｔ１からｔ４までの動作を繰り返すことで、本実施の形態２にかかる発振回路は周期Ｔで発振する。
【００７３】
よって、発振周期Ｔは、電流制御端子２から入力された電圧に応じてＮＭＯＳトランジスタＭＮ１、ＭＮ２、ＭＮ３から出力される定電流により、各接続点Ａ１、Ａ２、Ａ３の電位が電源電圧からそれぞれＰＭＯＳトランジスタＭＰ１、ＭＰ２、ＭＰ３の閾値電圧に放電されるまでの期間の合計となる。
【００７４】
従って、以上の一連の発振動作において、電流制御端子２から入力される電圧を変化させて、ＮＭＯＳトランジスタＭＮ１、ＭＮ２、ＭＮ３から出力される定電流を変化させ、各接続点Ａ１、Ａ２、Ａ３の電位が電源電圧からＰＭＯＳトランジスタＭＰ１、ＭＰ２、ＭＰ３の閾値電圧に放電されるまでの各期間の長さを変化させることで、発振周期Ｔを変化させることができる。
【００７５】
ここで、図８中の“Ｖ”は、ＮＭＯＳトランジスタＭＮ１、ＭＮ２、ＭＮ３から出力される定電流で放電される放電到達電位であり、本実施の形態２において、上記放電到達電位Ｖは、ゲートにＧＮＤを入力されたＰＭＯＳトランジスタＭＰ４、ＭＰ５、ＭＰ６により、ＧＮＤよりもＰＭＯＳトランジスタＭＰ４、ＭＰ５、ＭＰ６の閾値電圧Ｖｔだけ高い電位に制限される。そして、上記ＧＮＤから閾値電圧Ｖｔだけ高い電位は一定の電位であるため、この電位に制限される放電到達電位Ｖは、発振周期Ｔが長くても、短くても、その発振周期Ｔに依存することなく一定の電位となる。
【００７６】
以上の説明では、各接続点Ａ１、Ａ２、Ａ３の電位が、各接続点Ａ１、Ａ２、Ａ３の電位が放電到達電位Ｖから閾値電圧に遷移する各遷移時間がゼロである、理想状態の場合について説明したが、実際には、上記遷移時間はゼロではなく、例えば図９に示すようになる。図９は、図７に示す実施の形態２の発振回路において、上記各接続点Ａ１、Ａ２、Ａ３の電位が放電到達電位Ｖから閾値電圧に遷移する遷移時間を考慮に入れたときの、接続点Ａ３の動作タイミングチャートを示す図であり、図９中の“ΔＴ”は、接続点Ａ３の電位が、放電到達電位ＶからＰＭＯＳトランジスタＭＰ１の閾値電圧に遷移するまでにかかる時間である。つまり、図７に示した遷移時間がゼロの理想状態では、ｔ３時点でＰＭＯＳトランジスタＭＰ３がＯＮ状態となると同時に接続点Ａ３の電位は閾値電圧以上となり、該ｔ３時点で接続点Ａ１はＮＭＯＳトランジスタＭＮ１から出力される定電流により放電が開始されるとして説明したが、実際には、図９に示すように、ｔ３時点でＰＭＯＳトランジスタＭＰ３がＯＮ状態となり、接続点Ａ３の電位がＰＭＯＳトランジスタＭＰ１の閾値電圧に遷移する遷移時間ΔＴの経過後、ｔ３’時点で接続点Ａ１はＮＭＯＳトランジスタＭＮ１から出力される定電流により放電が開始されることとなる。
【００７７】
以上のことから、実際の発振周期Ｔ’は、
Ｔ’＝（ｔ１からｔ２までの期間＋ΔＴ）＋（ｔ２からｔ３までの期間＋ΔＴ）＋（ｔ３からｔ４までの期間＋ΔＴ）
となり、各接続点Ａ１〜Ａ３が放電到達電位Ｖから閾値電圧に遷移する遷移時間ΔＴを考慮しない理想的な発振周期Ｔに対し、実際の発振周期Ｔ’は、
Ｔ’＝Ｔ＋３＊ΔＴ
となる。
【００７８】
ここで、従来の発振回路では、充電到達電位Ｖが発振周期Ｔに依存して変化するため、遷移時間ΔＴも発振周期Ｔに依存して変化するが、本実施の形態２においては、上述したように放電到達電位Ｖが発振周期Ｔに依存せず、ＧＮＤからＰＭＯＳトランジスタＭＰ４、ＭＰ５、ＭＰ６の閾値電圧Ｖｔだけ高い一定の電位となるため、遷移時間ΔＴも一定となる。
【００７９】
ここで、従来の発振回路では、放電到達電位Ｖが発振周期Ｔに依存して変化するため、発振周期Ｔに依存して遷移時間ΔＴも変化するものであったが、本実施の形態２においては、上述したように放電到達電位Ｖが発振周期Ｔによらず一定の電位となるため、遷移時間ΔＴも一定となる。
【００８０】
従って、本実施の形態２においては、発振周期に遷移時間ΔＴを考慮にいれたとしても、遷移時間ΔＴが発振周期によらず一定であることから、本実施の形態２の発振回路の遷移時間ΔＴを考慮にいれた発振特性は、図１７に示す従来回路の発振特性のように定電流に対する発振周波数の直線性が悪くなったりせず、定電流に対する発振周波数の直線性を保つことができる。
【００８１】
以上のように、本実施の形態２によれば、発振回路の定電流源である各ＮＭＯＳトランジスタＭＮ１、ＭＮ２、ＭＮ３と、スイッチ素子である各ＰＭＯＳトランジスタＭＰ１、ＭＰ２、ＭＰ３とを接続する各接続点Ａ１、Ａ２、Ａ３に、ゲート入力をＧＮＤに固定したＰＭＯＳトランジスタＭＰ４、ＭＰ５、ＭＰ６を挿入するようにしたので、接続点Ａ１、Ａ２、Ａ３の取り得る下限の電位を、ＧＮＤからＰＭＯＳトランジスタＭＰ４、ＭＰ５、ＭＰ６の閾値電圧Ｖｔだけ高い電位までに制限して、接続点Ａ１、Ａ２、Ａ３の放電到達電位Ｖを発振周期Ｔによらず一定の電位にすることができるため、接続点Ａ１、Ａ２、Ａ３の電位が、放電到達電位ＶからＰＭＯＳトランジスタＭＰ１、ＭＰ２、ＭＰ３の閾値電圧になるまでの遷移時間ΔＴを一定することが可能となり、定電流源であるＮＭＯＳトランジスタＭＮ１、ＭＮ２、ＭＮ３から出力される定電流に対する発振周波数の直線性を改善することができる。
【００８２】
なお、本実施の形態２では、ＰＭＯＳトランジスタＭＰ４、ＭＰ５、ＭＰ６のゲート入力をＧＮＤとしたが、これを任意の固定電位としてもよい。この場合、接続点Ａ１、Ａ２、Ａ３の取り得る下限の電位は、上記任意の固定電位からＰＭＯＳトランジスタＭＰ４、ＭＰ５、ＭＰ６の閾値電圧Ｖｔだけ高い電位に制限されることとなる。
【００８３】
また、本実施の形態２では、各接続点Ａ１、Ａ２、Ａ３の放電到達電位Ｖを、発振回路の発振周期にかかわらず一定値になるよう制限する制限素子が、ゲート入力をＧＮＤまたは任意の固定電位としたＰＭＯＳトランジスタＭＰ４、ＭＰ５、ＭＰ６である場合を例に挙げて説明したが、上記制限素子は、ＰＭＯＳトランジスタに限られるものではなく、各接続点Ａ１、Ａ２、Ａ３の放電到達電位Ｖを、発振回路の発振周期にかかわらず一定値になるよう制限するものであればどのようなものであってもよく、例えば、抵抗やダイオードなどが挙げられる。
【００８４】
（実施の形態３）
以下、本発明の実施の形態３について、図１０、及び図１１を用いて説明する。
【００８５】
上記実施の形態１においては制御電流端子２から入力される電圧に応じた定電流を出力する定電流源がＰＭＯＳトランジスタＭＰ１、ＭＰ２、ＭＰ３からなり、該定電流の大きさを変化させることで、ＮＭＯＳトランジスタＭＮ１、ＭＮ２、ＭＮ３からなるスイッチ素子が閾値電圧にまで充電される期間の長さを変化させ、その発振周期Ｔを変える発振回路を例に挙げて説明したが、本実施の形態３においては、上記定電流源がＰＭＯＳトランジスタで、上記スイッチ素子がＮＭＯＳトランジスタの差動回路構成である場合について説明する。
【００８６】
まず、図１０を用いて、本実施の形態３にかかる発振回路の構成について説明する。図１０は、本実施の形態３における発振回路の回路構成を示す図である。
【００８７】
図１０に示すように、本実施の形態３の発振回路は、電流制御端子２から入力される電圧により制御されるＰＭＯＳトランジスタからなる定電流源と、該定電流源から出力される定電流により充電されて閾値電圧を超えるとＯＮ状態となるＮＭＯＳトランジスタを含む差動回路からなるスイッチ素子と、で構成され、上記電流制御端子２から入力される電圧を変化させることで、上記スイッチ素子が閾値電圧まで充電される期間の長さを変え、その発振周期を変化させる発振回路に、該定電流源から出力される定電流による充電到達電位が発振周期にかかわらず一定になるように制限する制限素子を、上記定電流源とスイッチ素子との間に設けたものである。
【００８８】
以下、上記発振回路の構成をより詳細に述べる。本実施の形態３の発振回路は、電流制御端子２をゲート入力、電源をソース入力とした定電流源であるＰＭＯＳトランジスタＭＰ１及びＰＭＯＳトランジスタＭＰ２のうちの、ＰＭＯＳトランジスタＭＰ１のドレインを制限素子であるＮＭＯＳトランジスタＭＮ１３のドレインと、またＰＭＯＳトランジスタＭＰ２のドレインを制限素子であるＮＭＯＳトランジスタＭＮ１４のドレインと接続し、該ＮＭＯＳトランジスタＭＮ１３及びＮＭＯＳトランジスタＭＮ１４のゲート入力を電源に接続し、該ＮＭＯＳトランジスタＭＮ１３のソースとスイッチ素子であるＮＭＯＳトランジスタＭＮ１及びＮＭＯＳトランジスタＭＮ２のドレインとを接続点Ａ１で、該ＮＭＯＳトランジスタＭＮ１４のソースとスイッチ素子であるＮＭＯＳトランジスタＭＮ４及びＮＭＯＳトランジスタＭＮ３のドレインとを接続点Ａ２で接続し、上記ＮＭＯＳトランジスタＭＮ１、ＮＭＯＳトランジスタＭＮ２、ＮＭＯＳトランジスタＭＮ３及びＮＭＯＳトランジスタＭＮ４のソースをＧＮＤに接続して、上記ＮＭＯＳトランジスタＭＮ１のゲート入力を正極性側入力、上記ＮＭＯＳトランジスタＭＮ４のゲート入力を負極性側入力とし、また上記接続点Ａ１を負極性側出力、上記接続点Ａ２を正極性側出力とした第１の遅延回路を構成する。そして、同じように、電流制御端子２をゲート入力、電源をソース入力とした定電流源であるＰＭＯＳトランジスタＭＰ３、ＭＰ４と、スイッチ素子である差動回路構成を有するＮＭＯＳトランジスタＭＮ５、ＭＮ６、ＭＮ７、ＭＮ８と、上記定電流源から出力される定電流による充電到達電位を制限する制限素子であるＮＭＯＳトランジスタＭＮ１５、１６とを接続して、上記ＮＭＯＳトランジスタＭＮ５のゲート入力を正極性側入力、上記ＮＭＯＳトランジスタＭＮ８のゲート入力を負極性側入力とし、また上記接続点Ａ３を負極性側出力、上記接続点Ａ４を正極性側出力とした第２の遅延回路を構成し、さらに、定電源流であるＰＭＯＳトランジスタＭＰ５、ＭＰ６と、制限素子であるＮＭＯＳトランジスタＭＮ１７、ＭＮ１８と、スイッチ素子であるＮＭＯＳトランジスタＭＮ９〜ＭＮ１２とを同様に接続して、上記ＮＭＯＳトランジスタＭＮ９のゲート入力を正極性側入力、上記ＮＭＯＳトランジスタＭＮ１２のゲート入力を負極性側入力とし、また上記接続点Ａ５を負極性側出力、上記接続点Ａ６を正極性側出力とした第３の遅延回路を構成する。
【００８９】
そして、第１の遅延回路の負極性側出力Ａ１が第２の遅延回路の正極性側入力に、第１の遅延回路の正極性側出力Ａ２が第２の遅延回路の負極性側入力に、また、第２の遅延回路の負極性側出力Ａ３が第３の遅延回路の正極性側入力に、第２の遅延回路の正極性側出力Ａ４が第３の遅延回路の負極性側入力に、さらに、第３の遅延回路の負極性側出力Ａ５が第１の遅延回路の正極性側入力に、第３の遅延回路の正極性側出力Ａ６が第１の遅延回路の負極性側入力に、それぞれ接続されるよう、縦続接続した構成を有する。
【００９０】
以上のように構成された本発明の実施の形態３の発振回路について、その動作を図１１のタイミングチャートを参照しながら説明する。図１１は本発明の実施の形態３の発振回路における接続点Ａ１、接続点Ａ２、接続点Ａ３、接続点Ａ４、接続点Ａ５、接続点Ａ６の動作タイミングチャートであり、図１１中の一点破線はＮＭＯＳトランジスタＭＮ１、ＭＮ２、ＭＮ３、ＭＮ４、ＭＮ５、ＭＮ６、ＭＮ７、ＭＮ８、ＭＮ９、ＭＮ１０、ＭＮ１１、ＭＮ１２の閾値電圧である。
【００９１】
まず、定電流源であるＰＭＯＳトランジスタＭＰ１、ＭＰ２、ＭＰ３、ＭＰ４、ＭＰ５、ＭＰ６が、電流制御端子２から入力される電圧に応じた定電流を流す。なお以下の説明では説明を簡略化するために、各接続点Ａ１、Ａ２、Ａ３、Ａ４、Ａ５、Ａ６の電位が、スイッチ素子であるＮＭＯＳトランジスタＭＮ１、ＭＮ２、ＭＮ３、ＭＮ４、ＭＮ５、ＭＮ６、ＭＮ７、ＭＮ８、ＭＮ９、ＭＮ１０、ＭＮ１１、ＭＮ１２がＯＮ状態となってから、該ＮＭＯＳトランジスタＭＮ１、ＭＮ２、ＭＮ３、ＭＮ４、ＭＮ５、ＭＮ６、ＭＮ７、ＭＮ８、ＭＮ９、ＭＮ１０、ＭＮ１１、ＭＮ１２の閾値電圧以下に遷移するまでにかかる時間がゼロである、理想状態であるものとして説明する。
【００９２】
図１１に示すように、ｔ１の時点において、接続点Ａ１の電位がＮＭＯＳトランジスタＭＮ５の閾値電圧を越えるため、ＮＭＯＳトランジスタＭＮ５はＯＮ状態になり、該ＮＭＯＳトランジスタＭＮ５がＯＮ状態となった時点で接続点Ａ３の電位は閾値電圧以下となる。そして、該接続点Ａ３の電位が閾値電圧以下なった時点でＮＭＯＳトランジスタＭＮ９はＯＦＦ状態となり、接続点Ａ５はＰＭＯＳトランジスタＭＰ５から出力される定電流により充電が開始される。
【００９３】
そしてｔ２からｔ３の期間、接続点Ａ５は、前期間（ｔ１からｔ２）に引続きＰＭＯＳトランジスタＭＰ５から出力される定電流で充電されていく。そしてこの期間の開始時であるｔ２の時点で接続点Ａ５の電位がＮＭＯＳトランジスタＭＮ１の閾値電圧を超えるため、該ＮＭＯＳトランジスタＭＮ１がＯＮ状態となり、該ＮＭＯＳトランジスタＭＮ１がＯＮ状態となった時点で接続点Ａ１は閾値電圧以下となる。そして、該接続点Ａ１の電位が閾値電圧以下になった時点でＮＭＯＳトランジスタＭＮ５がＯＦＦ状態となり、接続点Ａ３はＰＭＯＳトランジスタＭＰ３から出力される定電流により充電が開始される。
【００９４】
そしてｔ３からｔ４の期間、接続点Ａ３は前期間（ｔ２からｔ３）に引続きＰＭＯＳトランジスタＭＰ３から出力される定電流で充電されていく。そしてこの期間の開始時であるｔ３の時点で接続点Ａ３の電位がＮＭＯＳトランジスタＭＮ９の閾値電圧を越えるため、ＮＭＯＳトランジスタＭＮ９はＯＮ状態となり、該ＮＭＯＳトランジスタＭＮ９が閾値電圧以下になった時点で接続点Ａ５は閾値電圧以下となる。そして、該接続点Ａ５の電位が閾値電圧以下となった時点でＮＭＯＳトランジスタＭＮ１がＯＦＦ状態となり、接続点Ａ１はＰＭＯＳトランジスタＭＰ１から出力される定電流により充電が開始される。
【００９５】
また、ｔ１の時点で接続点Ａ６の電位がＭＮ４の閾値電圧を越えるため、ＮＭＯＳトランジスタＭＮ４はＯＮ状態になり、該ＮＭＯＳトランジスタＭＮ４がＯＮ状態となった時点で接続点Ａ２の電位は閾値電圧以下となる。そして、該接続点Ａ２の電位が閾値電圧以下になった時点でＮＭＯＳトランジスタＭＮ４はＯＦＦ状態となり、接続点Ａ４はＰＭＯＳトランジスタＭＰ４から出力される定電流により充電が開始される。
【００９６】
そしてｔ２からｔ３の期間、接続点Ａ４は前期間（ｔ１からｔ２）に引続きＰＭＯＳトランジスタＭＰ４から出力される定電流で充電されていく。そしてこの期間の開始時であるｔ２の時点で接続点Ａ４の電位がＮＭＯＳトランジスタＭＮ１２の閾値電圧を越えるため、該ＮＭＯＳトランジスタＭＮ１２がＯＮ状態となり、該ＮＭＯＳトランジスタＭＮ１２がＯＮ状態となった時点で接続点Ａ６は閾値電圧以下となる。そして、該接続点Ａ６の電位が閾値電圧以下になった時点でＮＭＯＳトランジスタＭＮ４がＯＦＦ状態となり、接続点Ａ２はＰＭＯＳトランジスタＭＰ２から出力される定電流により充電が開始される。
【００９７】
そしてｔ３からｔ４の期間、接続点Ａ２は前期間（ｔ２からｔ３）に引続きＰＭＯＳトランジスタＭＰ２から出力される定電流により充電されていく。そしてこの期間の開始時であるｔ３の時点で接続点Ａ２の電位はＮＭＯＳトランジスタＭＮ８の閾値電圧を越えるため、ＮＭＯＳトランジスタＭＮ８はＯＮ状態となり、接続点Ａ４の電位が閾値電圧以下となった時点で、ＮＭＯＳトランジスタＭＮ１２がＯＦＦ状態となり、接続点Ａ６はＰＭＯＳトランジスタＭＰ６から出力される定電流により充電が開始される。
【００９８】
そして、ＮＭＯＳトランジスタＭＮ２、ＭＮ３、ＭＮ６、ＭＮ７、ＭＮ１０、ＭＮ１１はそれぞれのゲートに入力されている接続点の電位が閾値電圧を越えると、それぞれのドレインが接続されている接続点の電位を閾値電圧以下にする。
【００９９】
以降、上記ｔ１からｔ４までの動作を繰り返すことで、本実施の形態３にかかる発振回路は周期Ｔで発振する。
【０１００】
よって、発振周期Ｔは、電流制御端子２から入力された電圧に応じてＰＭＯＳトランジスタＭＰ１、ＭＰ２、ＭＰ３、ＭＰ４、ＭＰ５、ＭＰ６から出力される定電流により、各接続点Ａ１、Ａ２、Ａ３、Ａ４、Ａ５、Ａ６の電位がそれぞれＮＭＯＳトランジスタＭＮ１、ＭＮ２、ＭＮ３、ＭＮ４、ＭＮ５、ＭＮ６、ＭＮ７、ＭＮ８、ＭＮ９、ＭＮ１０、ＭＮ１１、ＭＮ１２の閾値電圧に充電されるまでの期間の合計となる。
【０１０１】
従って、以上の一連の発振動作において、電流制御端子２から入力される電圧を変化させて、ＰＭＯＳトランジスタＭＰ１、ＭＰ２、ＭＰ３、ＭＰ４、ＭＰ５、ＭＰ６から出力される定電流を変化させ、各接続点Ａ１、Ａ２、Ａ３、Ａ４、Ａ５、Ａ６がＮＭＯＳトランジスタＭＮ１、ＭＮ２、ＭＮ３、ＭＮ４、ＭＮ５、ＭＮ６、ＭＮ７、ＭＮ８、ＭＮ９、ＭＮ１０、ＭＮ１１、ＭＮ１２の閾値電圧に充電されるまでの各期間の長さを変化させることで、発振周期Ｔを変化させることができる。
【０１０２】
ここで、図１１中の“Ｖ”は、ＰＭＯＳトランジスタＭＰ１、ＭＰ２、ＭＰ３、ＭＰ４、ＭＰ５、ＭＰ６から出力される定電流で充電される充電到達電位であり、本実施の形態３において、上記充電到達電位Ｖは、ゲートに電源電圧を入力された制限素子であるＮＭＯＳトランジスタＭＮ１３、ＭＮ１４、ＭＮ１５、ＭＮ１６、ＭＮ１７、ＭＮ１８により、電源電圧よりもＮＭＯＳトランジスタＭＮ１３、ＭＮ１４、ＭＮ１５、ＭＮ１６、ＭＮ１７、ＭＮ１８の閾値電圧Ｖｔだけ低い電位に制限される。そして、この電源電圧から閾値電圧Ｖｔだけ低い電位は一定の電位であるため、この電位に制限される充電到達電位Ｖは、発振周期Ｔが長くても、短くても、その発振周期Ｔに依存することなく一定の電位となる。
【０１０３】
以上の説明では、各接続点Ａ１、Ａ２、Ａ３、Ａ４、Ａ５、Ａ６の電位が充電到達電位Ｖから閾値電圧に遷移する各遷移時間がゼロである、理想状態の場合について説明したが、実際には、上記遷移時間はゼロではない。従って、上記実施の形態１と同様、各接続点Ａ１〜Ａ３が充電到達電位Ｖから閾値電圧に遷移する遷移時間ΔＴを考慮しない理想的な発振周期Ｔに対し、実際の発振周期Ｔ’は、
Ｔ’＝Ｔ＋３＊ΔＴ
となる。
【０１０４】
ここで、従来の発振回路では、充電到達電位Ｖが発振周期Ｔに依存して変化するため、遷移時間ΔＴも発振周期に依存して変化するが、本実施の形態３においては、上述したように充電到達電位Ｖが発振周期に依存せず、電源電圧からＮＭＯＳトランジスタＭＮ１３、ＭＮ１４、ＭＮ１５、ＭＮ１６、ＭＮ１７、ＭＮ１８の閾値電圧Ｖｔだけ低い一定の電位となるため、遷移時間ΔＴも一定となる。
【０１０５】
従って、本実施の形態３においては、発振周期に遷移時間ΔＴを考慮にいれたとしても、遷移時間ΔＴが発振周期によらず一定であることから、本実施の形態３の発振回路の遷移時間ΔＴを考慮にいれた発振特性は、図１７に示す従来回路の発振特性のように定電流に対する発振周波数の直線性が悪くなったりせず、図４に示すように、発振周波数が大きくなっても、定電流に対する発振周波数の直線性を保つことができる。
【０１０６】
以上のように、本実施の形態３によれば、発振回路の定電流源である各ＰＭＯＳトランジスタＭＰ１、ＭＰ２、ＭＰ３、ＭＰ４、ＭＰ５、ＭＰ６と、スイッチ素子である各ＮＭＯＳトランジスタＭＮ１、ＭＮ２、ＭＮ３、ＭＮ４、ＭＮ５、ＭＮ６、ＭＮ７、ＭＮ８、ＭＮ９、ＭＮ１０、ＭＮ１１、ＭＮ１２とを接続する各接続点Ａ１、Ａ２、Ａ３、Ａ４、Ａ５、Ａ６に、ゲート入力を電源に固定したＮＭＯＳトランジスタＭＮ１３、ＭＮ１４、ＭＮ１５、ＭＮ１６、ＭＮ１７、ＭＮ１８を挿入するようにしたので、接続点Ａ１、Ａ２、Ａ３、Ａ４、Ａ５、Ａ６のとりえる上限の電位を、電源電圧からＮＭＯＳトランジスタＭＮ１３、ＭＮ１４、ＭＮ１５、ＭＮ１６、ＭＮ１７、ＭＮ１８の閾値電圧Ｖｔだけ低い電位までに制限して、接続点Ａ１、Ａ２、Ａ３、Ａ４、Ａ５、Ａ６の充電到達電位Ｖを発振周期Ｔによらず一定の電位にすることができるため、接続点Ａ１、Ａ２、Ａ３、Ａ４、Ａ５、Ａ６の電位が、充電到達電位ＶからＮＭＯＳトランジスタＭＮ１３、ＭＮ１４、ＭＮ１５、ＭＮ１６、ＭＮ１７、ＭＮ１８の閾値電圧に遷移する遷移時間ΔＴを一定にすることが可能となり、この結果、定電流源であるＰＭＯＳトランジスタＭＰ１、ＭＰ２、ＭＰ３、ＭＰ４、ＭＰ５、ＭＰ６から出力される定電流に対する発振周波数の直線性を改善することができる。
【０１０７】
なお、本実施の形態３ではＮＭＯＳトランジスタＭＮ１３、ＭＮ１４、ＭＮ１５、ＭＮ１６、ＭＮ１７、ＭＮ１８のゲート入力を電源電圧としたが、これを任意の固定電位としてもよい。この場合、接続点Ａ１、Ａ２、Ａ３、Ａ４、Ａ５、Ａ６の取り得る上限の電位は、上記任意の固定電位からＮＭＯＳトランジスタＭＮ１３、ＭＮ１４、ＭＮ１５、ＭＮ１６、ＭＮ１７、ＭＮ１８の閾値電圧Ｖｔだけ低い電位に制限されることとなる。
【０１０８】
また、本実施の形態３では、各接続点Ａ１、Ａ２、Ａ３、Ａ４、Ａ５、Ａ６の充電到達電位Ｖを、発振回路の発振周期にかかわらず一定値になるよう制限する制限素子が、ゲート入力を電源電圧または、任意の固定電位としたＮＭＯＳトランジスタＭＮ１３、ＭＮ１４、ＭＮ１５、ＭＮ１６、ＭＮ１７、ＭＮ１８である場合を例に挙げて説明したが、上記制限素子は、上述したＮＭＯＳトランジスタに限られるものではなく、各接続点Ａ１、Ａ２、Ａ３、Ａ４、Ａ５、Ａ６の充電到達電位Ｖを、発振回路の発振周期Ｔにかかわらず一定値になるよう制限するものであればどのようなものであってもよく、例えば、抵抗やダイオードなどが挙げられる。
【０１０９】
さらに、上記実施の形態１、実施の形態２、実施の形態３では、遅延回路を３段縦続接続した発振回路を例として挙げたが、上記遅延回路はＮ段（Ｎは２以上の整数）縦続接続した発振回路であればよい。
【産業上の利用可能性】
【０１１０】
本発明の発振回路は、デジタル記録再生装置などに必要な、広い周波数帯域で使用可能なＰＬＬ回路に用いるものとして有用である。
【図面の簡単な説明】
【０１１１】
【図１】本発明の実施の形態１にかかる発振回路の構成を示す図である。
【図２】本発明の実施の形態１にかかる発振回路の理想状態での動作を示すタイミングチャートである。
【図３】本発明の実施の形態１にかかる発振回路の実際の動作を示すタイミングチャートである。
【図４】本発明の実施の形態１にかかる発振回路の発振特性を示す図である。
【図５】本発明の実施の形態１にかかる発振回路の別の構成を示す図である。
【図６】本発明の実施の形態１にかかる発振回路の別の構成を示す図である。
【図７】本発明の実施の形態２にかかる発振回路の構成を示す図である。
【図８】本発明の実施の形態２にかかる発振回路の理想状態での動作を示すタイミングチャートである。
【図９】本発明の実施の形態２にかかる発振回路の実際の動作を示すタイミングチャートである。
【図１０】本発明の実施の形態３にかかる発振回路の構成を示す図である。
【図１１】本発明の実施の形態３にかかる発振回路の理想状態での動作を示すタイミングチャートである。
【図１２】従来における発振回路の構成の一例を示す図である。
【図１３】従来の発振回路の理想状態での動作を示すタイミングチャートである。
【図１４】従来の発振回路の実際の動作を示すタイミングチャートである。
【図１５】従来の発振回路の理想状態における発振特性を示す図である。
【図１６】従来の発振回路において発振周期Ｔ１、Ｔ２であるときの、充電到達電位Ｖ１、Ｖ２及び遷移時間ΔＴ１、ΔＴ２を示す図である。
【図１７】従来の発振回路の実際の発振特性を示す図である。
【符号の説明】
【０１１２】
２  電流制御端子
ＭＮ１、ＭＮ２、ＭＮ３、ＭＮ４、ＭＮ５、ＭＮ６、ＭＮ７、ＭＮ８、ＭＮ９、ＭＮ１０、ＭＮ１１、ＭＮ１２、ＭＮ１３、ＭＮ１４、ＭＮ１５、ＭＮ１６、ＭＮ１７、ＭＮ１８  ＮＭＯＳトランジスタ
ＭＰ１、ＭＰ２、ＭＰ３、ＭＰ５、ＭＰ６  ＰＭＯＳトランジスタ
Ａ１、Ａ２、Ａ３、Ａ４、Ａ５、Ａ６  接続点
Ｒ１、Ｒ２、Ｒ３  抵抗
Ｄ１、Ｄ２、Ｄ３  ダイオード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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