(57)【要約】【課題】アクセス速度の遅い記憶素子であっても、長時間のインターリーブが必要とされる場合であっても、安価なシステムで実効的に高速なアクセス速度を実現することが出来るインターリーブ方式を提供すること。【解決手段】インターリーブ処理を施した情報符号を伝送する伝送装置において、情報符号の順序を並べ替えるインターリーブ処理回路を、連続したｎ個（ｎは２以上の整数）の情報符号を複数のインターリーブ処理用の記憶素子に交互に分配し、並列処理するようにしたものである。また、連続するｍ個（ｍは２以上の整数）の情報符号からフレームを構成し、各記憶素子へのアクセスを、フレーム内で完結すると共に、情報符号を拡散させるように記憶素子とのアクセスを行うランダムアクセスと、順次アクセスする際のバーストアクセスとをフレーム内で時分割処理するようにしたものである。【選択図】　　　図１
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【特許請求の範囲】
【請求項１】
インターリーブ処理を施した情報符号を伝送する伝送装置において、情報符号の順序を並べ替えるインターリーブ処理回路を、連続したｎ個（ｎは２以上の整数）の情報符号を複数のインターリーブ処理用の記憶素子に交互に分配し、並列処理することを特徴とする伝送装置。
【請求項２】
請求項１に記載の伝送装置において、連続するｍ個（ｍは２以上の整数）の情報符号からフレームを構成し、上記各記憶素子へのアクセスを、上記フレーム内で完結すると共に、上記情報符号を拡散させるように上記記憶素子とのアクセスを行うランダムアクセスと、順次アクセスする際のバーストアクセスとを上記フレーム内で時分割処理することを特徴とする伝送装置。
【請求項３】
請求項１乃至２に記載の伝送装置において、上記インターリーブ処理回路が、情報符号のレートをインターリーブ用のレートに変換するためのＦＩＦＯと、当該変換された情報符号を上記複数の記憶素子に分散するためのデータ分散器と、上記複数の記憶素子を制御するインターリーブアドレス発生器と、制御回路と、再度レートを変換するためのＦＩＦＯを有する構成としたことを特徴とする伝送装置。
【請求項４】
請求項１乃至３に記載の伝送装置において、伝送方式が直交周波数分割多重変調方式であることを特徴とする伝送装置。
【請求項５】
請求項１乃至４に記載の伝送装置において、上記記憶素子がＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ　Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）であることを特徴とする伝送装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、連続的な誤りを軽減するために伝送符号系列順序の並び替えを行うインターリーブ処理機能を有する伝送装置のインターリーブ方式とインターリーブ回路に関する。
【０００２】
【従来の技術】
近年、移動体向けデジタル音声放送や、地上系デジタルテレビジョン放送への応用に適した変調方式として、マルチパスフェージングやゴーストに強いという特徴のある、直交周波数分割多重（Ｏｒｔｈｏｇｏｎａｌ　Ｆｒｅｑｕｅｎｃｙ　Ｄｉｖｉｓｉｏｎ　Ｍｕｌｔｉｐｌｅｘ：ＯＦＤＭ）変調方式が注目を浴びている。このＯＦＤＭ方式は、マルチキャリア変調方式の一種であって、互いに直交するｎ本（ｎは数十〜数百）の搬送波にデジタル変調を施した伝送方式である。
ＯＦＤＭ方式は、その性能上、マルチパス環境や移動体伝送等のフェージング環境下で使用されることが多い。マルチパスフェージングでは周波数方向に連続してキャリア振幅レベルが低下し、レイリーフェージングでは時間的に連続したシンボルの振幅レベルが低下してしまう。このように振幅レベルが低下した状態では、雑音の影響を受けやすく、復調結果に連続的な復調誤り、即ち、バーストエラーが生じてしまう。
一般的に、デジタル伝送は、復調誤りに耐性を持つために、誤り訂正と併用するが、バーストエラーに対しては効果的な誤り訂正を行うことが出来ない。そのため、バーストエラーを分散させランダムエラーとすることで誤り訂正を効果的に行うことが出来る。
【０００３】
図２に示すように、送信部での伝送符号系列に対して、インターリーブによる並べ替えを行う。これにより、伝送路によるバーストエラーが発生しても受信部の逆インターリーブによって、バーストエラーは拡散される。
拡散された誤りに対しては、誤り訂正を効果的に行うことができるので、符号誤りを軽減することができる。　また、インターリーブによる拡散の度合いは、伝送路や伝送方式等により異なる。特に移動体伝送においては、受信振幅レベルが低下しやすくなるため、長時間のインターリーブを施す必要がある。
【０００４】
図３は、インターリーブ回路を用いた一般的な伝送装置について示したものである。
情報符号Ｃは、誤り訂正符号化器３１に入力され、ここで、誤り訂正のための符号化処理が行われる。　誤り訂正符号化のクロックは、発振器３ｂにより供給される。符号化後の信号は、キャリアの多値数に相当するビット数（Ｎ）でパラレル変換された後、ＦＩＦＯ３２に入力される。　ＦＩＦＯ３２では、前段の誤り訂正符号化処理と、後段のインターリーブ処理のクロック周波数が異なるため、周波数変換の役割を果たしている。
インターリーブ部３３では、１サイクルでＮビットの信号を処理するため、分周器３Ｃは、発振器３ｂのクロック周波数をＮ分周し、ＦＩＦＯ３２の読み出しクロック、及びインターリーブ部３３のクロックとして供給している。例えば、６４ＱＡＭ変調を用いた伝送方式で、符号化後のビットレートが６０Ｍｂｐｓである時、ＦＩＦＯ３２の出力は６ビットのパラレル信号となり、インターリーブ部３３のクロック周波数は１０ＭＨｚとなる。
インターリーブ部３３の出力信号はＦＩＦＯ３４に入力される。　変調器３５では、伝送に必要な同期信号や補助信号などを伝送するため、その期間を除いたタイミングでＦＩＦＯ３４からデータ信号を読み出している。　この読み出しのクロック周波数は発振器３ｄによって供給され、伝送系の基本クロックとなる。この様に、ＦＩＦＯ３４も、ＦＩＦＯ３２と同様に周波数変換の役割を果たしている。
【０００５】
変調器３５より送信された伝送信号は受信機により受信される。　受信機は、送信機に対して逆の構成となっており、使用するクロック周波数も送信機と同じ周波数を用いている。
受信信号は、復調器３６にて復調され、復調結果をＦＩＦＯ３７に書き込む。この時のクロック周波数は発振器３ｅにより供給され、また、このクロック周波数は送信側の発振器３ｄと同様のクロック周波数を用いている。　ここで、同様の周波数を生成するために、精度の良い発振器を用いたり、伝送信号に含まれる同期信号等から、発振器３ｅを発振器３ｄの周波数と同じになるように、制御を行ったりすることがある。
【０００６】
また、ＦＩＦＯ３７の読み出しクロック、及び逆インターリーブ部３８のクロック、ＦＩＦＯ３９の書き込みクロックは、分周器３ｆの出力クロックを用いており、これは分周器３ｃと同じ周波数を用いている。
ＦＩＦＯ３７の読み出しデータは、逆インターリーブ部３８にて、並べ替えが行われ、インターリーブ部３３で並べ替えられた順序を元に戻している。これにより、伝送路で生じたバーストエラーは分散され、ランダムエラーとなる。
逆インターリーブ後のデータはＦＩＦＯ３９に書き込まれ、誤り訂正器３ａの動作速度に変換するための周波数変換か行われる。誤り訂正器３ａの動作周波数は誤り訂正符号化器３１と同様の周波数であり、これは発振器３ｇにより供給される。また、誤り訂正器３ａでは、インターリーブ処理によりランダム化された誤りに対して効果的な誤り訂正を行うことが出来る。
【０００７】
次に、インターリーブ処理方式、及びその回路構成について以下に詳述する。このインターリーブ方式は、ブロックインターリーブと畳み込みインターリーブに大別される。　ブロックインターリーブは伝送符号系列をブロック単位に構成し、そのブロック内で並べ替えを行う方式である。
それに対して、畳み込みインターリーブには、ブロックの概念はなく、前後の符号と混在させながら並べ替えを行う方式である。　これらのインターリーブの欠点として、遅延時間の発生が挙げられるが、ブロックインターリーブでは更に、拡散した時間の２倍の遅延時間が生じてしまうため、畳み込みインターリーブの方が良く用いられている。
【０００８】
図４は畳み込みインターリーブ回路について示した図である。　キャリア毎に纏められたＮビットの入力データは、以下のようにして二次元メモリ４１に書き込まれる。
二次元メモリの幅アドレスをＸ、縦アドレスをＹとする。　横アドレス発生器４２は、０〜Ｘ−１までのアドレスを逐次繰り返し出力する。ＯＦＤＭでの伝送では、Ｘはシンボル内に含まれるキャリア数と等しい値を用いることが多い。
縦アドレス発生器４３は、横アドレスが一周する毎に、即ちＯＦＤＭ伝送では１シンボル経過する毎に、１づつインクリメントし、０〜Ｙ−１までをカウントする。　これらのアドレスに対して、データをメモリ４１上に順次読み出す。
拡散アドレス発生器４４は、メモリ４１上に順次書き込まれるデータが、拡散されて書き込まれるようなアドレスを発生する。
【０００９】
例えば、図４に示すように、横方向のアドレスは横アドレス発生器４２と共用し、拡散アドレスは１サンプル毎に縦方向にＫアドレスインクリメントするようなアドレスを発生させる。アドレス値が縦方向アドレスの最大値Ｙよりも大きくなった場合、アドレス値からＹを減算する。
この拡散アドレスは
ＡＳ＝（ｉ×Ｋ）＋ｓ　ｍｏｄ　Ｙ　　　　　　　　　　　　　　（１）
と表すことができる。　ここで、ｓはシンボル番号を表す。
このアドレスに従って、データを読み出すことで、データを拡散させることができる。
【００１０】
インターリーブ部３３に使用するメモリを、書き込み／読み出しを独立に行うことの出来るデュアルポートメモリを用いた場合には、インターリーブアドレス発生器の動作クロックに同期したタイミングで、メモリへ書き込みアドレスと読み出しアドレスを入力し、メモリとのインターフェースを行えば良い。
また、書き込み／読み出しを同一ポートで実現するメモリ、例えば、ＳＲＡＭ（Ｓｔａｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）等を用いる場合、１サイクル期間中に書き込みと読み出しを行う必要がある。
【００１１】
受信機の逆インターリーブ部３８の回路もインターリーブ部３３とほぼ同様の構成で実現可能であり、読み出し時に拡散アドレスを用いてメモリから読み出し、書き込み時に順次アドレスを用いてデータを書き込むようにすることで逆インターリーブを実現できる。
以上説明したように、データをメモリに一時的に蓄え、拡散させるように読み出すことでインターリーブを実現できる。
【００１２】
【発明が解決しようとする課題】
上記に説明したメモリへのアクセスタイミングは、１サイクル中に、書き込みと読み出しが同時に実現できること、あるいは、１サイクルを２分割して書き込みと読み出しを行うことが前提となる。
このような仕様を満足できる高速なメモリとしては、デュアルポートＲＡＭやＳＲＡＭが一般的に使用されるが、これらのメモリの欠点として、メモリ容量が少ないことが挙げられる。
しかし、移動体伝送システムへの適用や、信頼性向上の要求により、さらなる誤り耐性の向上が求められ、より長時間、例えば、数百ｍｓｅｃ〜数ｓｅｃ程度のインターリーブの必要性が高まってきている。
上記のメモリでは、このような要求を満たすことが出来ず、長時間のインターリーブを実現しようとすると、十数個〜数十個のメモリを搭載する必要があり、小型化、低価格化に反してしまうという欠点が挙げられる。
逆に、メモリ容量の大きい記憶素子としてはＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　ＡｃｃｅｓｓＭｅｍｏｒｙ）が挙げられる。ＤＲＡＭの中でも、特に、クロック同期型のＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ　Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）は、価格も安価で、パーソナルコンピュータ用のメモリとしても普及が進んでいる。
【００１３】
このＳＤＲＡＭの特徴を以下に示す。
長所として、以下の点が挙げられる。
１．メモリ容量が大きい。
２．連続したアドレスへのアクセス（以下、バーストアクセス）時間が高速。
３．安価。
短所としては、以下の点が挙げられる。
１．任意なアドレスへのアクセス（以下、ランダムアクセス）時間は低速。
２．ＤＲＡＭ構造であるので、セルに蓄積された電荷が放電し、情報が消失してしまうため、定期的に電荷を充電するリフレッシュ動作が必要となる。
３．前項に関連して、データを読み出す時に、電荷を消失する「破壊読出し」が行われるため、あらかじめ電荷を充電するプリチャージ動作を行う必要がある。
【００１４】
このように、ＳＤＲＡＭはランダムアクセスに関しては低速であるが、インターリーブ動作は、本来、データの順序を出来る限りランダムな順序に並べ替える操作であるため、ランダムアクセスはインターリーブ回路には必須となる動作である。
そのため、上記に説明したように、１サイクル中に書き込み／読み出しを行うことは、アクセス時間の低速なＤＲＡＭでは実現は困難であるという欠点が挙げられる。
本発明は、これらの欠点を除去し、アクセス速度の遅い記憶素子であっても、長時間のインターリーブが必要とされる場合であっても、安価なシステムで実効的に高速なアクセス速度を実現することが出来るインターリーブ方式を提供することを目的とする。
【００１５】
【課題を解決するための手段】
本発明は上記目的を達成するため、インターリーブ処理を施した情報符号を伝送する伝送装置において、情報符号の順序を並べ替えるインターリーブ処理回路を、連続したｎ個（ｎは２以上の整数）の情報符号を複数のインターリーブ処理用の記憶素子に交互に分配し、並列処理するようにしたものである。
また、連続するｍ個（ｍは２以上の整数）の情報符号からフレームを構成し、各記憶素子へのアクセスを、フレーム内で完結すると共に、情報符号を拡散させるように記憶素子とのアクセスを行うランダムアクセスと、順次アクセスする際のバーストアクセスとをフレーム内で時分割処理するようにしたものである。
また、インターリーブ処理回路が、情報符号のレートをインターリーブ用のレートに変換するためのＦＩＦＯと、当該変換された情報符号を複数の記憶素子に分散するためのデータ分散器と、複数の記憶素子を制御するインターリーブアドレス発生器と、制御回路と、再度レートを変換するためのＦＩＦＯを有する構成としたものである。
また、伝送方式を直交周波数分割多重変調方式としたものである。　さらに、記憶素子をＳＤＲＡＭとしたものである。
その結果、インターリーブ方式を適宜に設定することによって、アクセス速度の遅い記憶素子であっても、それを並列に接続し、処理することで、実効的に高速なアクセス速度を実現することが出来る。　また、長時間のインターリーブが必要とされる場合、大容量の記憶素子が必要となるが、アクセス速度の遅い記憶素子は安価であるため、長時間のインターリーブであっても安価なシステムを提供することが出来る。
【００１６】
【発明の実施の形態】
本発明はアクセス速度が低速な記憶素子においても、適正なインターリーブを実現することが可能なインターリーブ回路構成を提供するものである。
図１は、メモリとしてＳＤＲＡＭを用いた、本発明によるインターリーブ回路について説明する図である。
ＳＤＲＡＭは、上述したようにランダムアクセス速度が低速であるため、１データのランダムアクセスに数サイクルの時間が必要となり、データレートに対してＳＤＲＡＭの処理速度は間に合わなくなってしまう。
そのため、本発明では、複数のメモリを用いてインターリーブ回路を構成し、それぞれのメモリへのアクセスは、その仕様を満足できるようにし、上記のアクセス時間の問題を解消している。
【００１７】
図１では、誤り訂正処理後のデータを、このインターリーブ回路の入力データとして誤り訂正符号化系のクロック周波数のレートでＦＩＦＯ１１に書き込み、インターリーブ系のクロック周波数で読み出すための周波数変換を行う。　ＦＩＦＯ１１からの読み出しデータは、データ分散器１２に入力される。　そして、データ分散器１２では、ＳＤＲＡＭのアクセス速度を満足するために、読み出したデータを、交互に、メモリ１３とメモリ１４に分配する。　このように、隣り合ったデータをメモリ１３，１４へ分配しても、従来技術によるインターリーブと等価な動作を行わなければならない。
【００１８】
これは、式（１）で示される拡散アドレスＡＳの値が、同一シンボル内、即ちｓが同じ値である時に、ｉが偶数であれば、必ずメモリ１３あるいはメモリ１４に分配され、ｉが奇数であれば、偶数の時と逆のメモリに分配されるような条件を満たす必要がある。（図５参照）
例えば、ＡＳの値が偶数の時はメモリ１３に、奇数の時はメモリ１４にデータを割り当てることで、隣り合ったキャリアは必ず異なるメモリにアクセスされることになる。
【００１９】
具体例について、図６を用いて説明する。
前述の式（１）において、Ｋ＝３，Ｙ＝６７２とすると、拡散アドレスは、
ＡＳ＝（ｉ×３）＋ｓ　ｍｏｄ　６７２　　　　　　　　　　　　（２）
となる。
ｓ＝０シンボル目では、偶数キャリアはメモリ１３に、奇数キャリアはメモリ１４にアクセスされる。
ｓ＝１シンボル目では、逆に、偶数キャリアはメモリ１４に、奇数キャリアはメモリ１３にアクセスされることになる。
しかし、式（２）では、Ｋ＝３を一例としたが、例えば、Ｋ＝４とすると、
ＡＳ＝（ｉ×４）＋ｓ　ｍｏｄ　６７２　　　　　　　　　　　（２）’
となり、ｓの値を一定とすると、ｉの値に関わらずＡＳの値は常に偶数、あるいは奇数になってしまう。これは、隣りあったキャリアのデータを異なるメモリに割り振ることが出来ないということを表している。
【００２０】
従って、本発明の第一の特徴として、２個の記憶素子を用いてインターリーブ回路を構成する場合、隣り合う２キャリアでの拡散アドレスＡＳは偶数、奇数に分離されるようなインターリーブ方式にしなければならない。
一般的に述べると、Ｍ個の記憶素子を用いてインターリーブ回路を構成する場合、連続するＭキャリアの組のデータは、互いに異なるメモリへアクセスさせる必要があり、Ｍキャリアの組に対応する拡散アドレスＡＳは、
ＡＳ＝ｌ×Ｍ＋ｊ　（ｌ：任意の整数、ｊ＝０〜Ｍ−１、且つ、Ｍ組の中では
互いに異なる値）
で表すことが出来るようなインターリーブの方式にしなければならない。
【００２１】
また、メモリを、偶数キャリアと奇数キャリアで完全に分割することが出来るようにしているため、図６（ｂ）に示す様に、メモリ１３の奇数アドレスライン、あるいは図６（ｃ）に示す様に、メモリ１４の偶数アドレスラインは使用されることがない。
そのため、図４で説明した縦アドレス、あるいは拡散アドレスの下位１ビットを切り捨てて、メモリアドレスとして供給することにより、図７に示すように、メモリの使用効率を２倍に高めることが出来る。
以上説明したように、インターリーブの方式を適切に選択することで、複数のメモリへデータを分割して書き込めるようになる。
【００２２】
次に本発明の第二の特徴について説明する。
ＳＤＲＡＭは一般的にはシングルポートであるので、データの読み出しと書き込みは同じポートを用いて行うが、アクセス時間が遅いのでＳＲＡＭのように、書き込みと読み出しを１サイクルで行うことは出来ない。
また、ＳＤＲＡＭは前述したようにランダムアクセスについてはアクセス速度が低速であるが、バーストアクセスに関しては高速であるという特徴がある。
そこで、本発明ではランダムアクセスとバーストアクセスをシンボル内で時分割に行うことにより、書き込みと読み出しを実現することが可能となる。更に、ＳＤＲＡＭではリフレッシュやプリチャージ動作が必要になるが、それらの期間も設けることが出来るようなタイミングで構成することを特徴とする。
【００２３】
従来技術では、書き込みと読み出しを同時タイミング、あるいは１サイクル内で分割して行うことを説明した。
しかし、インターリーブ処理は、シンボル内で書き込みだけを連続して行い、その後読み出しを連続して行っても良い。
図４に示すインターリーブ処理では、拡散アドレス方向のアクセスはランダムアクセスとなるが、縦アドレス方向はバーストアクセスとなり、アクセス速度を高めることが出来る。
こうすることにより、ＳＤＲＡＭのようにランダムアクセスとバーストアクセスのアクセス速度が異なるメモリに対して、インターリーブの特徴を活かすことが出来る。
【００２４】
これらのアクセスタイミングについて以下に詳述する。
まず、ランダムアクセス処理について図８を用いて説明する。　ＳＤＲＡＭはＤＲＡＭの一種であるため、アドレスは行方向（Ｒｏｗ）と列方向（Ｃｏｌｕｍｎ）に時分割に入力することでアドレスの設定を行う。　ランダムアクセス処理ではアクセスするメモリのＲｏｗアドレスもＣｏｕｌｍｎアドレスも毎回異なるため、それらのアドレスは常時設定する必要がある。
従って、ランダムアクセス開始タイミングでＲｏｗアドレス（ｒ１）を入力し、次のタイミングでＣｏｌｕｍｎアドレス（ｃ１）を入力することでメモリのアドレスを設定することが出来る。　しかし、ＳＤＲＡＭでは、さらに、異なるＲｏｗアドレスにアクセスする度に、電荷を充電するプリチャージという処理が必要となる。
【００２５】
図８では、Ｒｏｗ，Ｃｏｌｕｍｎの後にプリチャージ（Ｐｒｅ）が必要となる。この一連の動作をシンボル内のデータ数分繰り返すことで、ランダムアクセスが完了する。　このように、ランダムアクセスでは１アドレスのアクセスに３サイクルの時間が必要となってしまう。　そのため、ランダムアクセスの処理時間を短縮するために、本発明の第一の特徴で説明したように、偶数キャリアと奇数キャリアを分離させてメモリへのアクセスを行う。
図１のインターリーブアドレス発生器１６は、これらの分離したアドレスを生成し、メモリ１３及びメモリ１４へ独立に入力する。
図８のタイミング制御は、それぞれのメモリで同一のタイミングでも良いが、タイミングをずらすことで、データバスを共通化し、必要ポート数を削減させることも出来る。
【００２６】
図１はデータバスを共通化した時の構成を示しているが、データ分散器１２はデータバスへのデータ出力、あるいはデータバスからの入力を、タイミングをずらしてバスが衝突しないように処理している。
同一タイミングで行う場合には、必要となる入出力端子数は増加するが処理は容易になるという長所もある。この時には、データ分散器１２からそれぞれのメモリへ独立にアクセスさせる必要がある。
【００２７】
この処理により、ランダムアクセスの時間はメモリ分割を行わない場合に比べて１／２に削減することができる。一般的に述べると、メモリをＮ分割した場合、１／Ｎに削減することが出来る。更に、前述のランダムアクセスタイミングは３サイクル毎であるが、メモリを２分割にした場合、アクセスが３サイクルであると処理が煩雑になる、あるいはデータバスを共通化した場合にデータの衝突が発生する等の理由から、休止期間（Ｄｅｓｌ）を１サイクル挿入して、合計４サイクルにすることがある。
このように、Ｎ分割する際に適当なサイクル数の休止期間を挿入することで、処理を容易にすることが出来る。
【００２８】
次に、バーストアクセス処理について、図９を用いて説明する。
バーストアクセスでは、一旦Ｒｏｗアドレスを設定すれば、その後Ｃｏｌｕｍｎアドレスを供給するだけで、同一Ｒｏｗアドレス内のメモリセルにアクセスすることが出来る。
また、ＳＤＲＡＭによってはインクリメントコマンドを入力することにより、Ｃｏｌｕｍｎアドレスを入力しなくても、自動的にＣｏｌｕｍｎアドレスをインクリメントする機能を有している機種もある。
まず、バーストリードの開始タイミングで、図４に示す縦アドレスを、Ｒｏｗアドレス（Ｒ１）として入力する。　次に、横アドレスを、Ｃｏｌｕｍｎアドレス（ｃ１〜ｃｎ）として、１ずつインクリメントしながら入力することで、連続したアドレスへのアクセスを高速に行うことが出来る。
【００２９】
バーストアクセスにより読み出すメモリは、シンボル毎に交互に切り替える。図７の例では、最初にメモリ１３に対してバースト読み出しを行い、次のシンボルではメモリ１４について行う。その次のシンボルでは再びメモリ１３のデータを読み出す。
この様にしてＳＤＲＡＭからの読み出されたデータは、図１のＦＩＦＯ１５にインターリーブの動作クロックに同期して入力される。　ＦＩＦＯ１５は、図３に示すＦＩＦＯ３４と同様に、周波数変換の機能を有しており、ＦＩＦＯ１５の読み出し制御は、図３の変調器３５と同様構成の変調器（図示せず）で行われる。
【００３０】
最後に、リフレッシュ期間について図１０のタイミングチャートを用いて説明する。　ランダムアクセス時間は、３（あるいは４）×Ｘ／２（Ｘ：キャリア数）サイクル、バーストリード時間は、約Ｘサイクルとなる。
ＳＤＲＡＭではリフレッシュ動作が必要となるので、ランダム、バーストアクセスの後に、リフレッシュ期間を設ける必要がある。リフレッシュ期間は、デバイスの特性やシンボル期間、クロック周期等に依存して異なるが、例えば数十〜数百サイクルの期間が必要となる。
これらのタイミング管理は、図１の制御回路１７にて行い、それぞれのメモリ（ＳＤＲＡＭ）に、処理に応じたコマンドを発行する。
【００３１】
次に、このリフレッシュ期間を考慮した時のインターリーブ処理の動作クロックを選定する方法について説明する。
シンボル期間内のサイクル数を計算すると、
３（あるいは４）×Ｘ／２（ランタ゛ムアクセス）＋Ｘ（ハ゛ーストアクセス）＋Ｋ（リフレッシュ）
となる。
シンボル期間長をＶ［ｓｅｃ］とすると、クロック周期Ｔは以下の式を満足しなければならない。
Ｖ＞｛３（あるいは４）Ｘ／２＋Ｘ＋Ｋ｝×Ｔ
例えば、Ｖ＝５６μｓｅｃ、Ｘ＝６７２キャリア、Ｋ＝３５サイクル、ランダムアクセスサイクル＝４サイクルとすると、
５６μｓｅｃ＞（４Ｘ／２＋Ｘ＋３５）Ｔ
Ｔ＜２７．３ｎｓｅｃ　　　　　　　　　　　　　　　　　　（３）
となる。
【００３２】
更に、ＳＤＲＡＭでは時間的な制約があり、例えば、Ｒｏｗアドレスを与えてから再びＲｏｗアドレスを与えるまでの最低時間ｔＲＣや、Ｒｏｗアドレスからプリチャージまでの最低時間は、ｔＲＡＳとして規定されている。
例えば、ｔＲＣ＝７０ｎｓｅｃ、ｔＲＡＳ＝５０ｎｓｅｃ　とすると、
４Ｔ＞ｔＲＣ，　３Ｔ＞ｔＲＡＳ
Ｔ＞１７．５ｎｓ，　Ｔ＞１６．６ｎｓ　　　　　　　　　　（４）
式（３）の条件と式（４）の条件を考慮すると、クロック周期は、
１７．５ｎｓ＜Ｔ＜２７．３ｎｓ　　　　　　　　　　　　　（５）
の条件を満たさなければならない。
周波数に換算すると、クロック周波数の条件は、
３６．６ＭＨｚ＜Ｔ−１＜５７．１ＭＨｚ　　　　　　　　　　　（６）
となる。
【００３３】
ここでは、クロック選定の一例について説明したが、システム条件やＳＤＲＡＭの動作仕様、あるいは基板の電気的特性等の様々な条件から、適切なクロック周波数を選定しなければならない。　また、クロック周波数の条件を満たせない場合や、適当なクロック周波数が設計できない場合には、メモリ分割数を変更したり、休止期間を挿入したりするなどの処置を行う必要がある。
使用するクロック周波数は、変調クロック周波数や誤り訂正クロック周波数の逓倍や、その分周で生成可能なクロックを選定することで、ハードウェア規模を低減することが出来る。
例えば、変調クロック周波数に２０ＭＨｚを用いている場合、式（６）の条件を満たしている４０ＭＨｚをインターリーブクロック周波数として選定することで、ハードウェアを簡便化することが出来る。
適当なクロック周波数がシステムに存在しない場合には、ＰＬＬ（位相ロックループ）等の処理を用いて、適切なクロックを生成する必要がある。
【００３４】
以上の処理を纏めると、送信側では、分割したデータをランダムアクセスによりそれぞれのメモリへ書き込む。　書き込みが終了した時点で、ＳＤＲＡＭから１シンボル分のデータをバースト読み出しする。　ここで読み出しの対象とするＳＤＲＡＭは、シンボル毎に交互に切り替える。　シンボルの後半では、両方のＳＤＲＡＭに、リフレッシュ用のコマンドを発行し、リフレッシュ動作を行い、１シンボルの処理を完了する。　同様の動作を毎シンボル行い、インターリーブを実現する。
受信側に関してはインターリーブの書き込みと読み出しが単純に入れ替わっただけであるので、基本的な構成は送信側と同じである。
【００３５】
次に、本発明の第三の特徴について説明する。
インターリーブの拡散の度合いは拡散アドレスＡＳによって与えられる。
式（１）では、ＡＳ＝（ｉ×Ｋ）＋ｓ　ｍｏｄ　Ｙ　として表した。しかし、このままでは、Ｙシンボル以上の拡散を行うことが出来ない。そのため、拡散アドレスを、ＡＳ’として、式（７）により再定義する。
ＡＳ’＝ＡＳ×Ｉ　（Ｉ：拡散度数）　　　　　　　　　　　　　（７）
このように、拡散度数Ｉを変更することにより、拡散の度合いが変わることが分かる。例えば、Ｉ＝２とすると、２倍の拡散が行われる。
また、図４に示したメモリ４１は、図１１に示すように、縦方向にＩ倍の容量増加を確保する必要がある。
しかし、拡散アドレスＡＳ’は、本発明の第一の特徴であるデータを分散させる条件を満たすことが出来ない場合がある。
Ｉを奇数とした場合には、ＡＳが奇数であればＡＳ’も奇数となり、ＡＳが偶数であればＡＳ’も偶数となり条件を満足することが出来、問題は生じない。
しかし、Ｉを偶数とすると、ＡＳがいかなる値であろうが、ＡＳ’は偶数となってしまい、条件を満足することが出来ない。
【００３６】
本発明の第三の特徴は、Ｉの値が偶数であってもデータを完全に分離することが出来るインターリーブ回路を提供することにある。
図１１に示したメモリ１１０を、図１２に示すように横方向をＩ倍に拡張し、縦方向を従来通りの値Ｙのメモリに変更する。
従来は１シンボル毎に縦方向アドレスをインクリメントしていたが、本実施例の構成では、Ｉシンボルを従来の１シンボルと見立てて、Ｉシンボル毎に縦アドレスを＋１インクリメントする。
【００３７】
また、横方向の書き込みに関しては、１シンボルのデータ書き込みが終了したら、次のシンボルでは終了時点のアドレスに連続して書き込みを行い、Ｉシンボルまで繰り返す。
Ｉシンボル経過した後には、横方向のアドレスをリセットし、同様のアドレス処理を行う。
このような構成とすることにより、拡散度数Ｉは、新たにＩ’として表され、Ｉ’＝１となる。　従って、拡散アドレスＡＳ’は、ＡＳ’＝ＡＳ×Ｉ’＝ＡＳ　となり、従来通りの値となる。
このことは、即ち、第一の特徴で説明した条件を満足し、偶数と奇数を完全に分離できることになる。
【００３８】
以上、説明したように本発明を用いることで、アクセス速度の低速な記憶素子でも、高速なインターリーブを行うことが出来る。
また、上記の説明では、ＳＤＲＡＭを用いて説明したが、本発明は、例えば、ＤＲＡＭやＳＲＡＭ等のメモリ素子、あるいはハードディスク、磁気記憶装置などの記憶装置にも適用することが出来る。
【００３９】
【発明の効果】
以上説明した様に、本発明により、インターリーブ方式を適宜に設定することによって、アクセス速度の遅い記憶素子であっても、それを並列に接続し、処理することで、実効的に高速なアクセス速度を実現することが出来る。
また、長時間のインターリーブが必要とされる場合、大容量の記憶素子が必要となるが、アクセス速度の遅い記憶素子は安価であるため、長時間のインターリーブであっても安価なシステムを提供することが出来る。
【図面の簡単な説明】
【図１】本発明によるインターリーブ回路の一実施例を示すブロック図
【図２】インターリーブの概念を説明する図
【図３】インターリーブ回路を用いた一般的な伝送装置の構成を示すブロック図
【図４】従来技術によるインターリーブ回路の構成を示す模式図
【図５】拡散アドレスＡＳの分離状態を説明する図
【図６】本発明のインターリーブ回路の各メモリへのデータ分配を説明する図
【図７】本発明のメモリの使用効率を高めた時のインターリーブの様子を説明する図
【図８】ランダムアクセスタイミングを説明する図
【図９】バーストアクセスタイミングを説明する図
【図１０】シンボル期間内のタイミング構成を説明する図
【図１１】拡散度数Ｉを採用した時のインターリーブメモリの様子を説明する図
【図１２】本発明の横方向にＩ倍拡張した時のインターリーブメモリの様子を説明する図
【符号の説明】
１１，１５：ＦＩＦＯ、１２：データ分散器、１３，１４：メモリ、１６：インターリーブアドレス発生器、１７：制御回路、３１：誤り訂正符号化器、３２，３４，３７，３９：ＦＩＦＯ、３３：インターリーブ部、３５：変調器、３６：復調器、３８：逆インターリーブ部、３ａ：誤り訂正器、３ｃ，３ｆ：分周器。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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