(57)【要約】【課題】インダクタのインダクタンス及びＱ値が高く、小型化が可能な半導体集積回路及びその製造方法を提供する。【解決手段】半導体基板上に多層配線層１を設け、多層配線層１の絶縁層２上にインダクタ３を設ける。インダクタ３は１本の配線３ａを渦巻状に配置して形成する。また、絶縁層２上におけるインダクタ３の内部領域１３に積層膜１４を設ける。積層膜１４は、ＴｉＷ層９、Ｃｕ層１０、Ｎｉからなる強磁性体層１５、Ｃｕ層１１及びＴｉＷ層１２をこの順に積層して形成する。強磁性体層１５の下面は配線層３ａの上面よりも低くし、強磁性体層１５の上面は配線層３ａの下面よりも高くする。これにより、強磁性体層１５の下部は配線層３ａと同層となる。更に、積層膜１４の上面を配線層３ａの上面よりも高くし、積層膜１４の下面を配線層３ａの下面よりも低くする。【選択図】　図２
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【特許請求の範囲】
【請求項１】
基板上に設けられたインダクタと、前記基板の表面に垂直な方向から見て前記インダクタの内部に設けられた第１の金属層と、この第１の金属層上に選択的に設けられた強磁性体層と、この強磁性体層の上面及び側面を覆うように設けられた第２の金属層と、を有し、前記第１の金属層の下面は前記インダクタの下面と同一高さ又はそれよりも低く、前記第２の金属層の上面は前記インダクタの上面と同一高さ又はそれよりも高く、前記強磁性体層の下面は前記インダクタの上面よりも低く、前記インダクタの上面は前記インダクタの下面よりも高いことを特徴とする半導体集積回路。
【請求項２】
前記基板の表面に垂直な方向から見て、前記強磁性体層が複数の部分に分割されていることを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記基板上に多層配線層が設けられており、前記インダクタ並びに前記第１の金属層、強磁性体層及び第２の金属層からなる積層膜は、前記多層配線層の最上層に形成されていることを特徴とする請求項１又は２に記載の半導体集積回路。
【請求項４】
前記インダクタ、前記第１の金属層及び前記第２の金属層が銅又はアルミニウムにより形成されていることを特徴とする請求項１乃至３のいずれか１項に記載の半導体集積回路。
【請求項５】
基板上に設けられたインダクタと、前記基板の表面に垂直な方向から見て、前記インダクタと重ならずに前記インダクタを囲むように設けられた強磁性体層と、を有することを特徴とする半導体集積回路。
【請求項６】
前記強磁性体層が前記インダクタの周回方向において断続的に配置されていることを特徴とする請求項５に記載の半導体集積回路。
【請求項７】
前記基板上に多層配線層が設けられており、前記強磁性体層は、前記インダクタと同層又は前記インダクタが形成されている層に隣接する層に形成されていることを特徴とする請求項５又は６に記載の半導体集積回路。
【請求項８】
基板上に設けられたインダクタと、前記インダクタの上方又は下方に配置された複数の短冊状の強磁性体層と、を有し、前記基板の表面に垂直な方向から見て、前記複数の短冊状の強磁性体層はその長手方向が前記インダクタの中心から周囲に向かう方向に沿うように放射状に配置されていることを特徴とする半導体集積回路。
【請求項９】
前記基板上に多層配線層が設けられており、前記強磁性体層は、前記インダクタが形成されている層に隣接する層に形成されていることを特徴とする請求項８に記載の半導体集積回路。
【請求項１０】
基板上に設けられたインダクタと、このインダクタを覆うように設けられた絶縁体層と、この絶縁体層上における前記インダクタの内部の直上域を含む領域に設けられた強磁性体層と、前記強磁性層を形成する材料からなり前記絶縁体層上における前記インダクタの直上域から外れた領域に前記強磁性体層と同層に設けられたパッドと、を有することを特徴とする半導体集積回路。
【請求項１１】
前記基板の表面に垂直な方向から見て、前記強磁性体層が前記インダクタを覆うように設けられていることを特徴とする請求項１０に記載の半導体集積回路。
【請求項１２】
前記基板上に多層配線層が設けられており、前記強磁性体層及びパッドは、前記多層配線層の最上層に形成されていることを特徴とする請求項１０又は１１に記載の半導体集積回路。
【請求項１３】
前記インダクタがスパイラルインダクタであることを特徴とする請求項１乃至１２のいずれか１項に記載の半導体集積回路。
【請求項１４】
前記強磁性体層がニッケルにより形成されていることを特徴とする請求項１乃至１３のいずれか１項に記載の半導体集積回路。
【請求項１５】
前記インダクタが銅又はアルミニウムにより形成されていることを特徴とする請求項５乃至１４のいずれか１項に記載の半導体集積回路。
【請求項１６】
基板上に第１の金属層を形成する工程と、この第１の金属層上に選択的に強磁性体層を形成する工程と、この選択的に形成された強磁性体層を覆うように第２の金属層を形成する工程と、前記第１及び第２の金属層を選択的に除去してパターニングし、前記第１の金属層、前記強磁性体層及び前記第２の金属層が積層されてなる積層膜を形成すると共にこの積層膜と同層でありこの積層膜を囲むように配置されたインダクタを形成する工程と、を有することを特徴とする半導体集積回路の製造方法。
【請求項１７】
前記第１の金属層を形成する工程の前に、前記基板の表面における前記積層膜を形成する予定の領域にその深さが前記第１の金属層と前記強磁性体層の合計膜厚よりも小さい凹部を形成する工程を有することを特徴とする請求項１６に記載の半導体集積回路の製造方法。
【請求項１８】
基板上にインダクタを形成する工程と、このインダクタを覆うように絶縁体層を形成する工程と、この絶縁体層上に強磁性体からなる膜を形成する工程と、この膜を選択的に除去してパターニングし、前記絶縁体層上における前記インダクタの内部の直上域を含む領域に強磁性体層を形成すると共に前記絶縁体層上における前記インダクタの直上域から外れた領域にパッドを形成する工程と、を有することを特徴とする半導体集積回路の製造方法。
【請求項１９】
前記強磁性体層をニッケルにより形成することを特徴とする請求項１６乃至１８のいずれか１項に記載の半導体集積回路の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はインダクタを備えた半導体集積回路及びその製造方法に関し、特に、インダクタのインダクタンス及びＱ値の向上を図った半導体集積回路及びその製造方法に関する。
【０００２】
【従来の技術】
図１４は従来の半導体集積回路を示す平面図であり、図１５は図１４に示すＥ−Ｅ線による断面図である。図１４及び図１５に示すように、この従来の半導体集積回路においては、半導体基板（図示せず）上に多層配線層１０１が設けられており、この多層配線層１０１の最上層１０２に、スパイラルインダクタであるインダクタ１０３が設けられている。即ち、多層配線層１０１中に設けられたＳｉＯ２からなる絶縁層１０４上に、１本の配線が渦巻状に配置されたインダクタ１０３が設けられており、このインダクタ１０３を覆うようにＳｉＯ２からなる絶縁層１０５が設けられている。そして、絶縁層１０５上にはポリイミドからなる絶縁層１０６が設けられている。なお、図１４においては、絶縁層１０５及び１０６は図示を省略されている。
【０００３】
そして、インダクタ１０３を構成する配線は、銅又はアルミニウムからなる配線本体層１０７の上面及び下面に、ＴｉＷ層１０８が被覆されて形成されている。このように、インダクタ１０３を多層配線層１０１の最上層１０２に設ける理由は、インダクタ１０３と半導体基板との間の寄生容量を可及的に少なくすると共に、インダクタ１０３の配線の厚さを可及的に厚くして直列抵抗を下げ、インダクタ１０３のＱ値を向上させるためである。
【０００４】
しかしながら、この従来の半導体集積回路においては、以下に示す問題点がある。インダクタ１０３を多層配線層１０１の最上層１０２に配置しても、最上層１０２の厚さは最大で１０μｍ程度であるため、インダクタ１０３の厚さは数μｍが上限である。このため、インダクタンスの損失が大きく、Ｑ値が５乃至１０程度と低かった。また、例えば１０ｎＨのインダクタンスを得るためには、インダクタ１０３の大きさを、一辺の長さが２００乃至３００μｍの正方形のスパイラル（渦巻）とする必要があり、インダクタ１０３の占有面積が極めて大きくなった。これにより、半導体集積回路の微細化が阻害されていた。
【０００５】
そこで、実開平３−２８７５８号公報には、インダクタの上層に強磁性体層を設ける技術が開示されている。実開平３−２８７５８号公報において、この強磁性体層は、配線がなす渦巻の内部に相当する領域の直上域に設けられている。また、実開平４−６３６５３号公報には、インダクタの上方又は下方に、強磁性体層を設ける技術が開示されている。実開平４−６３６５３号公報においては、基板の表面に垂直な方向から見て、強磁性体層はインダクタを覆うように設けられている。更に、特開昭６１−１６１７６７号公報にも、インダクタの上方に強磁性体層を設ける技術が開示されている。特開昭６１−１６１７６７号公報には、強磁性体層を設けることにより、インダクタのインダクタンスが増大すると記載されている。
【０００６】
【発明が解決しようとする課題】
しかしながら、上述の従来の技術には以下に示すような問題点がある。実開平３−２８７５８号公報、実開平４−６３６５３号公報及び特開昭６１−１６１７６７号公報に記載されている半導体集積回路においても、インダクタのインダクタンス及びＱ値の大きさが不十分であり、所定のインダクタンスを得るためには大きな面積のインダクタを必要とする。この結果、半導体集積回路の微細化を十分に図ることができない。
【０００７】
本発明はかかる問題点に鑑みてなされたものであって、インダクタのインダクタンス及びＱ値が高く、小型化が可能な半導体集積回路及びその製造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】
本発明に係る半導体集積回路は、基板上に設けられたインダクタと、前記基板の表面に垂直な方向から見て前記インダクタの内部に設けられた第１の金属層と、この第１の金属層上に選択的に設けられた強磁性体層と、この強磁性体層の上面及び側面を覆うように設けられた第２の金属層と、を有し、前記第１の金属層の下面は前記インダクタの下面と同一高さ又はそれよりも低く、前記第２の金属層の上面は前記インダクタの上面と同一高さ又はそれよりも高く、前記強磁性体層の下面は前記インダクタの上面よりも低く、前記インダクタの上面は前記インダクタの下面よりも高いことを特徴とする。
【０００９】
本発明においては、インダクタの内部に、第１の金属層、強磁性体層及び第２の金属層からなる積層膜を設けている。そして、強磁性体層がインダクタの磁芯として作用し、インダクタのインダクタンス及びＱ値を向上させることができる。また、強磁性体層を第１及び第２の金属層で被覆することにより、強磁性体層を形成する材料が半導体集積回路内の他の領域に拡散することを防止すると共に、この材料が半導体集積回路の製造装置を汚染することを防止できる。更に、強磁性体層の下面をインダクタの上面よりも低くし、強磁性体層の上面をインダクタの下面よりも高くすることにより、強磁性体層の少なくとも一部がインダクタと同層になり、インダクタのインダクタンス及びＱ値をより一層向上させることができる。更にまた、積層膜の下面、即ち第１の金属層の下面が、インダクタの下面と同一高さ又はそれよりも低く、積層膜の上面、即ち第２の金属層の上面が、インダクタの上面と同一高さ又はそれよりも高いため、積層膜の上面及び下面とインダクタとの間に寄生容量が発生せず、インダクタのインダクタンス及びＱ値をより一層向上させることができる。
【００１０】
また、本発明に係る半導体集積回路においては、基板の表面に垂直な方向から見て、前記強磁性体層が複数の部分に分割されていてもよい。これにより、強磁性体層内に渦電流が流れることを抑制でき、渦電流によるインダクタンスの損失を抑制することができる。
【００１１】
本発明に係る他の半導体集積回路は、基板上に設けられたインダクタと、前記基板の表面に垂直な方向から見て、前記インダクタと重ならずに前記インダクタを囲むように設けられた強磁性体層と、を有することを特徴とする。
【００１２】
本発明においては、強磁性体層をインダクタの内部又は直上域若しくは直下域ではなく、インダクタを囲むように設けることにより、強磁性体層とインダクタとの間の容量を低減すると共に、強磁性体層内に渦電流が流れることを抑制している。これにより、インダクタンスの損失を低減することができる。なお、強磁性体層はインダクタが発生させる磁力線の経路に配置されていればよいため、強磁性体層がインダクタの周囲に設けられていても、内部に設けられている場合と比較して、強磁性体によるインダクタンス向上効果がそれほど損なわれることはない。
【００１３】
また、前記強磁性体層が前記インダクタの周回方向において断続的に配置されていることが好ましい。これにより、インダクタの周囲を周回する強磁性体層内の渦電流の発生を防止し、Ｑ値の低減をより一層抑制することができる。
【００１４】
本発明に係る更に他の半導体集積回路は、基板上に設けられたインダクタと、前記インダクタの上方又は下方に配置された複数の短冊状の強磁性体層と、を有し、前記基板の表面に垂直な方向から見て、前記複数の短冊状の強磁性体層はその長手方向が前記インダクタの中心から周囲に向かう方向に沿うように放射状に配置されていることを特徴とする。
【００１５】
本発明においては、複数の短冊状の強磁性体層を放射状に配置することにより、強磁性体層とインダクタとの間の容量を低減すると共に、強磁性体層内に渦電流が流れることを抑制することができる。
【００１６】
本発明に係る更に他の半導体集積回路は、基板上に設けられたインダクタと、このインダクタを覆うように設けられた絶縁体層と、この絶縁体層上における前記インダクタの内部の直上域を含む領域に設けられた強磁性体層と、前記強磁性層を形成する材料からなり前記絶縁体層上における前記インダクタの直上域から外れた領域に前記強磁性体層と同層に設けられたパッドと、を有することを特徴とする。
【００１７】
本発明においては、強磁性体層がインダクタの磁芯となっている。これにより、インダクタのインダクタンス及びＱ値を向上させることができる。また、強磁性体層をパッドと同層且つ同材料により形成することにより、この強磁性体層とパッドとを同一工程にて形成することができ、強磁性体層を形成するための特別な工程が不要になる。これにより、半導体集積回路の製造が容易になり、製造コストを低減することができる。
【００１８】
また、前記基板の表面に垂直な方向から見て、前記強磁性体層が前記インダクタを覆うように設けられていてもよい。これにより、インダクタが小さい場合においても、十分な大きさの強磁性体層を設けることができる。
【００１９】
本発明に係る半導体集積回路の製造方法は、基板上に第１の金属層を形成する工程と、この第１の金属層上に選択的に強磁性体層を形成する工程と、この選択的に形成された強磁性体層を覆うように第２の金属層を形成する工程と、前記第１及び第２の金属層を選択的に除去してパターニングし、前記第１の金属層、前記強磁性体層及び前記第２の金属層が積層されてなる積層膜を形成すると共にこの積層膜と同層でありこの積層膜を囲むように配置されたインダクタを形成する工程と、を有することを特徴とする。
【００２０】
また、本発明に係る半導体集積回路の製造方法は、前記第１の金属層を形成する工程の前に、前記基板の表面における前記積層膜を形成する予定の領域にその深さが前記第１の金属層と前記強磁性体層の合計膜厚よりも小さい凹部を形成する工程を有していてもよい。
【００２１】
本発明に係る他の半導体集積回路の製造方法は、基板上にインダクタを形成する工程と、このインダクタを覆うように絶縁体層を形成する工程と、この絶縁体層上に強磁性体からなる膜を形成する工程と、この膜を選択的に除去してパターニングし、前記絶縁体層上における前記インダクタの内部の直上域を含む領域に強磁性体層を形成すると共に前記絶縁体層上における前記インダクタの直上域から外れた領域にパッドを形成する工程と、を有することを特徴とする。
【００２２】
【発明の実施の形態】
以下、本発明の実施例について添付の図面を参照して具体的に説明する。先ず、本発明の第１の実施例について説明する。図１は本実施例に係る半導体集積回路を示す平面図であり、図２（ａ）は図１に示すＡ−Ａ線による断面図であり、（ｂ）は図１に示すＢ−Ｂ線による断面図である。
【００２３】
図１並びに図２（ａ）及び（ｂ）に示すように、本実施例の半導体集積回路においては、半導体基板（図示せず）上に多層配線層１が設けられている。多層配線層１は複数の層が積層されて形成されており、この多層配線層１の最上層である絶縁層２上に、スパイラルインダクタであるインダクタ３が設けられている。
インダクタ３は１本の配線３ａがスパイラル状（渦巻状）に配置されて形成されている。絶縁層２の膜厚は例えば１．５μｍであり、インダクタ３の外形は例えば一辺の長さが１００μｍの正方形であり、内形は例えば一辺の長さが４０乃至６０μｍの正方形であり、配線３ａの幅は例えば５乃至１０μｍであり、インダクタ３の巻き数は例えば３である。なお、図２（ａ）においては、便宜上、配線３ａは片側２本ずつしか示していない。また、絶縁層２の下方には絶縁層４が設けられている。絶縁層２及び４は例えばＳｉＯ２により形成されている。
【００２４】
また、絶縁層２におけるインダクタ３から離れた領域には配線５が埋め込まれており、絶縁層２における配線５の上方に相当する部分には、ビア６が形成されている。配線３ａの一端は、インダクタ３の外側からこのビア６まで引き出され、ビア６を介して配線５に接続されている。また、絶縁層２におけるインダクタ３内の領域にはビア７が形成されており、配線３ａの他端はこのビア７を介して、インダクタ３よりも下層に配置された配線８に接続されている。即ち、配線５、ビア６、配線３ａにおける渦巻の外側、配線３ａにおける渦巻の内側、ビア７及び配線８がこの順に接続されている。
【００２５】
配線３ａ、５及び８は、下層側から順に、ＴｉＷ層９、Ｃｕ層１０、Ｃｕ層１１及びＴｉＷ層１２が積層されて形成されている。ＴｉＷ層９及び１２の膜厚は例えば０．０５乃至０．１μｍであり、Ｃｕ層１０及び１１の膜厚は例えば０．２乃至０．４μｍであり、配線３ａ、５及び８の膜厚は例えば０．５乃至１．０μｍである。なお、Ｃｕ層１０及び１１は配線本体層１７を形成している。また、ＴｉＷ層９及び１２は配線本体層１７のバリアメタルであり、ＴｉＷ層９はＣｕ層とＳｉＯ２からなる絶縁層２との間の密着性を向上させる機能がある。
【００２６】
更に、絶縁層２上におけるインダクタ３の内部領域、即ち、配線３ａがなす渦巻の内部（以下、内部領域１３という）には、積層膜１４が設けられている。内部領域１３は例えば一辺の長さが４０乃至６０μｍの正方形の領域であり、積層膜１４の形状は、例えば一辺の長さが３０乃至５０μｍの正方形である。積層膜１４の下面及び配線３ａの下面は同一平面上にあり、絶縁層２の上面に接している。この積層膜１４においては、下層側から順に、ＴｉＷ層９及びＣｕ層１０が設けられている。そして、Ｃｕ層１０上における中央部には、Ｎｉからなる強磁性体層１５が設けられており、この強磁性体層１５の側面及び上面を覆うように、Ｃｕ層１１及びＴｉＷ層１２が設けられている。強磁性体層１５の膜厚は例えば３乃至５μｍである。
【００２７】
このため、強磁性体層１５の下面は配線層３ａの上面よりも低くなっており、強磁性体層１５の上面は配線層３ａの下面よりも高くなっている。従って、強磁性体層１５の下部は配線層３ａと同層となっている。また、強磁性体層１５の上面は配線層３ａの上面よりも高くなっており、従って、積層膜１４の上面は配線層３ａの上面よりも高くなっている。
【００２８】
更にまた、インダクタ３及び積層膜１４を覆うように、例えばポリイミドからなる絶縁層１６が設けられている。なお、図１においては、絶縁層１６は図示を省略されている。なお、半導体基板（図示せず）の表面には、トランジスタ等の素子が形成されていてもよい。
【００２９】
なお、本実施例においては、渦巻状の配線の巻き数が３である例を示したが、本発明はこれに限定されず、４以上又は２以下であってもよく、１以下であってもよい。また、渦巻の形状は正方形に限定されず、例えば、正方形以外の多角形又は円形であってもよい。更に、上述の各部の寸法は一例であり、本発明はこれに限定されない。更にまた、強磁性体層はＮｉ以外の強磁性体、例えばＣｏにより形成されていてもよく、配線はＣｕ以外の導電性材料、例えばＡｌにより形成されていてもよい。更にまた、絶縁膜２はＳｉＯＮにより形成されていてもよい。
【００３０】
次に、本実施例に係る半導体集積回路の製造方法について説明する。図３（ａ）乃至（ｅ）は本実施例に係る半導体集積回路の製造方法をその工程順に示す断面図であり、図２（ａ）の一部に相当する部分を示す。先ず、図３（ａ）に示すように、半導体基板上に多層配線層１（図２（ａ）参照）を形成する。このとき、多層配線層１の最上層をなす絶縁層２の内部に、配線５（図２（ｂ）参照）及び配線８（図１参照）を埋め込み、絶縁層２における配線５及び８の直上域に、エッチングにより夫々ビア６及び７（図１参照）を形成する。このとき、配線５及び８が、夫々ビア６及び７を形成する際のエッチングストッパ層となる。そして、絶縁膜２上の全面に、スパッタリング法によりＴｉＷ層９を形成する。次に、電気めっき法により、ＴｉＷ層９上にＣｕ層１０を形成する。
【００３１】
次に、図３（ｂ）に示すように、Ｃｕ層１０上にレジスト１８を形成し、このレジスト１８における後の工程において強磁性体層１５を形成する予定の領域に、開口部１８ａを形成する。開口部１８ａにおいてはＣｕ層１０が露出している。
【００３２】
次に、図３（ｃ）に示すように、レジスト１８をマスクとして、Ｎｉの電気めっきを行い、Ｃｕ層１０上における開口部１８ａに相当する領域にＮｉからなる強磁性体層１５を形成する。
【００３３】
次に、図３（ｄ）に示すように、レジスト１８を除去し、Ｃｕ層１０及び強磁性体層１５上にＣｕ層１１を形成する。そして、このＣｕ層１１上にＴｉＷ層１２を形成する。
【００３４】
次に、図３（ｅ）に示すように、ＴｉＷ層１２上にレジスト（図示せず）を形成し、このレジストをマスクとして、ＴｉＷ層９、Ｃｕ層１０、Ｃｕ層１１及びＴｉＷ層１２をウエットエッチングして選択的に除去してパターニングする。Ｃｕ層１０及び１１のウエットエッチングは硫酸と過酸化水素との混合液である硫酸過水を使用すればよく、ＴｉＷ層９及び１２のウエットエッチングは過酸化水素水により行うことができる。
【００３５】
これにより、半導体基板の表面に垂直な方向、即ち、絶縁層２の表面に垂直な方向から見て、正方形状となる積層膜１４と、この積層膜１４の周囲に渦巻状に配置され、ビア６及び７により夫々配線５及び８に接続された配線３ａとを形成する。積層膜１４はＴｉＷ層９、Ｃｕ層１０、強磁性体層１５、Ｃｕ層１１及びＴｉＷ層１２が積層されて構成されており、配線３ａはＴｉＷ層９、Ｃｕ層１０、Ｃｕ層１１及びＴｉＷ層１２が積層されて構成されている。そして、絶縁層２上の全面に、積層膜１４及び配線３ａを埋め込むように、ポリイミドからなる絶縁層１６を形成する。これにより、本実施例に係る半導体集積回路を製造することができる。
【００３６】
本実施例においては、配線３ａを渦巻状に配置することにより、スパイラルインダクタであるインダクタ３が形成されている。そして、このインダクタ３の内部領域１３に設けられた強磁性体層１５が、インダクタ３の磁芯として作用し、インダクタ３のインダクタンス及びＱ値を向上させることができる。実際に実験した結果、図１に示す本実施例の半導体集積回路は、図１４に示す従来の半導体集積回路と比較して、Ｑ値が約２倍になった。
【００３７】
また、強磁性体層１５をＣｕ層９及び１０で被覆することにより、強磁性体層１５を形成するＮｉが半導体集積回路内の他の領域に拡散することがなく、また、半導体集積回路の製造工程において、製造装置を汚染することがない。
【００３８】
更に、強磁性体層１５の下部は配線層３ａと同層となっているため、インダクタ３のインダクタンス及びＱ値をより一層向上させることができる。更にまた、積層膜１４の下面が配線３ａの下面と同一平面にあり、積層膜１４の上面が配線層３ａの上面よりも高くなっているため、積層膜１４の上面及び下面と配線３ａとの間に寄生容量が発生せず、インダクタ３のインダクタンス及びＱ値をより一層向上させることができる。
【００３９】
次に、前述の第１の実施例の変形例について説明する。本変形例に係る半導体集積回路を示す平面図は図１と同様な図である。また、図４（ａ）及び（ｂ）は本変形例に係る半導体集積回路を示す断面図であり、（ａ）は図１に示すＡ−Ａ線による断面図に相当し、（ｂ）は図１に示すＢ−Ｂ線による断面図に相当する。図４（ａ）及び（ｂ）に示すように、本変形例においては、絶縁層２における積層膜１４の直下域に金属層１９が設けられており、絶縁層２における金属層１９の直上域に開口部２ａが形成されている。そして、この開口部２ａに、絶縁膜１４の下部が埋め込まれている。金属層１９は配線５と同層であり、同じ材料により形成されている。金属層１９は配線５と同時に形成され、開口部２ａは、ビア６及び７と同時に形成される。開口部２ａの形成に際しては、金属層１９がエッチングストッパ層となる。本変形例における上記以外の構成及び製造方法は、前述の第１の実施例と同様である。
【００４０】
本変形例においては、前述の第１の実施例と比較して、積層膜１４を配線３ａに対して相対的に低くすることができるため、強磁性体層１５における配線３ａと同層となる部分が拡大する。これにより、インダクタ３のインダクタンス及びＱ値をより一層向上させることができる。
【００４１】
次に、本発明の第２の実施例について説明する。図５は、本実施例に係る半導体集積回路を示す平面図である。図５に示すように、本実施例に係る半導体集積回路においては、前述の第１の実施例と比較して、積層膜１４が複数の部分１４ａから構成されている。絶縁層２の表面に垂直な方向から見て、部分１４ａは例えば１辺の長さが５乃至１０μｍの矩形であり、インダクタ３の内部領域１３に例えばマトリクス状に配列されている。本実施例における上記以外の構成は前述の第１の実施例と同様である。
【００４２】
本実施例においては、前述の第１の実施例と比較して、積層膜１４が複数の部分１４ａに分割されているため、積層膜１４と配線３ａとの間の容量を低減できると共に、積層膜１４内に渦電流が発生することを抑制できる。これにより、インダクタ３のインダクタンス及びＱ値がより一層向上する。
【００４３】
次に、本発明の第３の実施例について説明する。図６は、本実施例に係る半導体集積回路を示す平面図である。図６に示すように、本実施例に係る半導体集積回路においては、前述の第１の実施例と比較して、インダクタ３が絶縁層２内に埋め込まれている。従って、絶縁層２にビア６（図１参照）は形成されておらず、配線３ａは配線５（図１参照）に同層で接続されている。また、インダクタ３の内部領域１３には積層膜が設けられておらず、絶縁層２上におけるインダクタ３の周囲に相当する領域に、インダクタ３の直上域を囲むように積層膜１４が環状に設けられている。本実施例における上記以外の構成は前述の第１の実施例と同様である。なお、本実施例においては、積層膜１４はインダクタ３の上方に設けられているが、積層膜１４をインダクタ３の下方に配置してもよい。
【００４４】
本実施例においては、前述の第１の実施例と比較して、積層膜１４がインダクタ３の周囲に設けられているため、積層膜１４と配線３ａとの間の容量を低減すると共に、積層膜１４内に渦電流が流れることを抑制することができる。これにより、インダクタンスの損失を低減することができる。なお、強磁性体層１５はインダクタ３が発生させる磁力線の経路に配置されていればよいため、強磁性体層１５がインダクタ３の周囲に設けられていても、内部領域１３に設けられている場合と比較して、強磁性体によるインダクタンスの向上効果が損なわれることはない。
【００４５】
次に、本発明の第４の実施例について説明する。図７は、本実施例に係る半導体集積回路を示す平面図である。図７に示すように、本実施例に係る半導体集積回路においては、前述の第３の実施例と比較して、積層膜１４の一部が除去されて断絶部１４ｂが形成されている。また、本実施例においては、インダクタ３を絶縁層２内ではなく、前述の第１の実施例と同様に絶縁層２上に形成し、インダクタ３における渦巻の外側から引き出された配線３ａが、断絶部１４ｂを通過するようにしてもよい。本実施例における上記以外の構成は前述の第１の実施例と同様である。
【００４６】
本実施例においては、前述の第３の実施例と比較して、積層膜１４に断絶部１４ｂが形成されているため、積層膜１４を周回するような渦電流が発生することがない。このため、渦電流による損失をより一層低減し、Ｑ値を向上させることができる。
【００４７】
次に、本発明の第５の実施例について説明する。図８は、本実施例に係る半導体集積回路を示す平面図である。図８に示すように、本実施例に係る半導体集積回路においては、前述の第３の実施例と同様に、インダクタ３が絶縁層２内に埋め込まれている。また、インダクタ３の内部領域１３には積層膜が設けられておらず、絶縁層２上におけるインダクタ３及びその周囲の領域の直上域に相当する領域に、複数の矩形部分１４ｃからなる積層膜１４が設けられている。積層膜１４の矩形部分１４ｃの幅は例えば１０μｍである。また、絶縁層２の表面に垂直な方向から見て、矩形部分１４ｃはその長手方向が渦巻形のインダクタ３の中心から周囲に向かう方向に沿うように放射状に配置されている本実施例における上記以外の構成は前述の第１の実施例と同様である。なお、本実施例においては、積層膜１４はインダクタ３の上方に設けられているが、積層膜１４をインダクタ３の下方に配置してもよい。
【００４８】
本実施例においては、前述の第１の実施例と比較して、積層膜１４を複数の矩形部分１４ｃに分割しているため、積層膜１４と配線３ａとの間の容量を低減すると共に、積層膜１４がインダクタ３の周回方向において断続的に配置されているため、積層膜１４内に渦電流が流れることを抑制することができる。これにより、インダクタンスの損失を低減することができる。
【００４９】
次に、本発明の第６の実施例について説明する。図９は本実施例に係る半導体集積回路を示す平面図であり、図１０は図９に示すＣ−Ｃ線による断面図である。図９及び図１０に示すように、本実施例の半導体集積回路においては、半導体基板（図示せず）上に多層配線層１が設けられている。多層配線層１は複数の層が積層されて形成されており、この多層配線層１の最上層である絶縁層２内に、スパイラルインダクタであるインダクタ３が設けられている。インダクタ３は１本の配線３ａがスパイラル状（渦巻状）に配置されて形成されており、配線３ａはＴｉＷ層２２、Ｃｕ層２３及びＴｉＷ層２４がこの順に積層されて形成されている。前述の第１の実施例と同様に、インダクタ３の巻き数は例えば３であるが、図１０においては、便宜上、配線３ａは片側２本ずつしか示していない。
【００５０】
また、絶縁層２上におけるインダクタ３の内部領域１３の直上域に相当する領域には、積層膜１４が設けられている。積層膜１４の構成は前述の第１の実施例と同様である。
【００５１】
更に、絶縁層２上におけるインダクタ３の形成領域から外れた領域には、パッド２１が形成されている。パッド２１は、例えば、フリップチップのバンプが形成されるものである。絶縁層２の表面に垂直な方向から見て、パッド２１の形状は例えば八角形であり、その外径は例えば１００μｍである。パッド２１は、積層膜１４と同様に、ＴｉＷ層９及びＣｕ層１０が積層され、Ｃｕ層１０上の中央部分にＮｉからなる強磁性体層１５が積層され、強磁性体層１５の上面及び側面を覆うように、Ｃｕ層１１及びＴｉＷ層１２が積層されて形成されている。即ち、パッド２１は積層膜１４と同層に形成されている。
【００５２】
次に、本実施例に係る半導体集積回路の製造方法について説明する。図１１（ａ）乃至（ｅ）は本実施例に係る半導体集積回路の製造方法をその工程順に示す断面図である。先ず、図１０（ａ）に示すように、半導体基板上に多層配線層１を形成する。このとき、ＳｉＯ２からなる絶縁層４上に、ＴｉＷ層２２、Ｃｕ層２３及びＴｉＷ層２４をこの順に積層し、これらの積層膜をパターニングして、渦巻状の配線３ａを形成する。即ち、配線３ａはＴｉＷ層２２、Ｃｕ層２３及びＴｉＷ層２４がこの順に積層されて形成されている。これにより、スパイラルインダクタであるインダクタ３が形成される。次に、絶縁層４上にＳｉＯ２からなる絶縁層２を形成し、インダクタ３を埋め込む。
【００５３】
次に、図１１（ａ）に示すように、絶縁膜２上の全面に、スパッタリング法によりＴｉＷ層９を形成する。次に、電気めっき法により、ＴｉＷ層９上にＣｕ層１０を形成する。
【００５４】
次に、図１１（ｂ）に示すように、Ｃｕ層１０上にレジスト２５を形成し、このレジスト２５に開口部２５ａ及び２５ｂを形成する。開口部２５ａは、後の工程において積層膜１４の強磁性体層１５を形成する予定の領域に相当し、開口部２５ｂは、後の工程においてパッド２１の強磁性体層１５を形成する予定の領域に相当する。開口部２５ａ及び２５ｂにおいてはＣｕ層１０が露出している。
【００５５】
次に、図１１（ｃ）に示すように、レジスト２５をマスクとして、Ｎｉの電気めっきを行い、Ｃｕ層１０上における開口部２５ａ及び２５ｂに相当する領域にＮｉからなる強磁性体層１５を形成する。
【００５６】
次に、図１１（ｄ）に示すように、レジスト２５を除去し、Ｃｕ層１０及び強磁性体層１５上にＣｕ層１１を形成する。そして、このＣｕ層１１上にＴｉＷ層１２を形成する。
【００５７】
次に、図１１（ｅ）に示すように、ＴｉＷ層１２上にレジスト（図示せず）を形成し、このレジストをマスクとして、ＴｉＷ層１２、Ｃｕ層１１、Ｃｕ層１０及びＴｉＷ層９をウエットエッチングすることにより、選択的に除去してパターニングする。Ｃｕ層１０及び１１のウエットエッチングは硫酸と過酸化水素との混合液である硫酸過水を使用すればよく、ＴｉＷ層９及び１２のウエットエッチングは過酸化水素水により行うことができる。
【００５８】
これにより、図９に示すように、絶縁層２の表面に垂直な方向から見て、正方形状となる積層膜１４と、この積層膜１４の形成領域から外れた領域に、八角形状となるパッド２１とを形成する。積層膜１４及びパッド２１は、ＴｉＷ層９、Ｃｕ層１０、強磁性体層１５、Ｃｕ層１１及びＴｉＷ層１２が積層されて構成されている。そして、絶縁層２上の全面に、積層膜１４及びパッド２１を埋め込むように、ポリイミドからなる絶縁層１６（図１０参照）を形成する。これにより、本実施例に係る半導体集積回路を製造することができる。本実施例における上記以外の構成及び製造方法は、前述の第１の実施例と同様である。
【００５９】
本実施例においては、配線３ａを渦巻状に配置することにより、スパイラルインダクタであるインダクタ３を形成することができる。そして、このインダクタ３の内部領域１３に設けられた強磁性体層１５が、インダクタ３の磁芯として作用し、インダクタ３のインダクタンス及びＱ値を向上させる。
【００６０】
また、積層膜１４を、パッド２１と同層且つ同材料により形成することにより、この積層膜１４とパッド２１とを同一工程にて形成することができる。このため、積層膜１４を形成するための特別な工程が不要になる。これにより、半導体集積回路の製造が容易になり、製造コストを低減することができる。
【００６１】
次に、本発明の第７の実施例について説明する。図１２は、本実施例に係る半導体集積回路を示す平面図であり、図１３は図１２に示すＤ−Ｄ線による断面図である。図１２及び図１３に示すように、本実施例に係る半導体集積回路は、前述の第６の実施例に係る半導体集積回路と比較して、積層膜１４がインダクタ３の内部領域１３の直上域のみならず、インダクタ３の直上域全体に形成されている点が異なっている。即ち、絶縁層２の表面に垂直な方向から見て、積層膜１４はインダクタ３を覆うように形成されている。本実施例における上記以外の構成及び製造方法は、前述の第６の実施例と同様である。
【００６２】
本実施例においては、インダクタ３を小型化した場合においても、十分な大きさの強磁性体層１５を設けることができる。また、積層膜１４を設けないと、表皮効果によりインダクタ３の半導体基板側の表面、即ち、下面に電流が集中して流れてしまい、インダクタ３の抵抗値が大きくなる。これに対して、本実施例においては、インダクタ３の直上域全体に積層膜１４が形成されているため、インダクタ３の上面にも電流が流れるようになり、インダクタ３の抵抗値が低下する。これにより、インダクタ３のＱ値がより一層向上する。
【００６３】
【発明の効果】
以上詳述したように、本発明によれば、強磁性体層の下面を配線の上面よりも低くし、強磁性体層の上面を配線の下面よりも高くすることにより、強磁性体層の少なくとも一部が配線と同層になり、スパイラルインダクタのインダクタンス及びＱ値をより一層向上させることができる。また、積層膜の下面を配線の下面以下の位置とし、積層膜の上面を配線の上面以上の位置とすることにより、積層膜の上面及び下面と配線との間に寄生容量が発生せず、スパイラルインダクタのインダクタンス及びＱ値をより一層向上させることができる。これにより、インダクタのインダクタンス及びＱ値が高く、小型化が可能な半導体集積回路を得ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例に係る半導体集積回路を示す平面図である。
【図２】（ａ）は図１に示すＡ−Ａ線による断面図であり、（ｂ）は図１に示すＢ−Ｂ線による断面図である。
【図３】（ａ）乃至（ｅ）は、本実施例に係る半導体集積回路の製造方法をその工程順に示す断面図であり、図２（ａ）の一部に相当する部分を示す。
【図４】（ａ）及び（ｂ）は本発明の第１の実施例の変形例に係る半導体集積回路を示す断面図であり、（ａ）は図１に示すＡ−Ａ線による断面図に相当し、（ｂ）は図１に示すＢ−Ｂ線による断面図に相当する。
【図５】本発明の第２の実施例に係る半導体集積回路を示す平面図である。
【図６】本発明の第３の実施例に係る半導体集積回路を示す平面図である。
【図７】本発明の第４の実施例に係る半導体集積回路を示す平面図である。
【図８】本発明の第５の実施例に係る半導体集積回路を示す平面図である。
【図９】本発明の第６の実施例に係る半導体集積回路を示す平面図である。
【図１０】図９に示すＣ−Ｃ線による断面図である
【図１１】（ａ）乃至（ｅ）は本実施例に係る半導体集積回路の製造方法をその工程順に示す断面図である。
【図１２】本発明の第７の実施例に係る半導体集積回路を示す平面図である。
【図１３】図１２に示すＤ−Ｄ線による断面図である
【図１４】従来の半導体集積回路を示す平面図である。
【図１５】図１４に示すＥ−Ｅ線による断面図である。
【符号の説明】
１；多層配線層
２、４；絶縁層
２ａ；開口部
３；インダクタ
３ａ、５、８；配線
６、７；ビア
９、１２；ＴｉＷ層
１０、１１；Ｃｕ層
１３；内部領域
１４；積層膜
１４ａ；部分
１４ｂ；断絶部
１４ｃ；矩形部分
１５；強磁性体層
１６；絶縁層
１７；配線本体層
１８；レジスト
１８ａ；開口部
１９；金属層
２１；パッド
２２、２４；ＴｉＷ層
２３；Ｃｕ層
２５；レジスト
２５ａ、２５ｂ；開口部
１０１；多層配線層
１０２；最上層
１０３；インダクタ
１０４、１０５、１０６；絶縁層
１０７；配線本体層
１０８；ＴｉＷ層
【図１】
2004031520.tif 000003
【図２】
2004031520.tif 000004
【図３】
2004031520.tif 000005
【図４】
2004031520.tif 000006
【図５】
2004031520.tif 000007
【図６】
2004031520.tif 000008
【図７】
2004031520.tif 000009
【図８】
2004031520.tif 000010
【図９】
2004031520.tif 000011
【図１０】
2004031520.tif 000012
【図１１】
2004031520.tif 000013
【図１２】
2004031520.tif 000014
【図１３】
2004031520.tif 000015
【図１４】
2004031520.tif 000016
【図１５】
2004031520.tif 000017