(57)【要約】【課題】複数の異なる電圧値の液晶駆動電圧を内部で発生し、低インピーダンス化した状態で出力する液晶駆動電圧生成手段を有する液晶駆動装置において、表示不具合の原因と液晶駆動電圧の変動、特に、液晶駆動電圧生成手段が持つオフセットをキャンセルして、理想的な液晶駆動電圧の関係を実現する液晶駆動装置を提供する。【解決手段】複数の液晶駆動電圧Ｖ０〜Ｖ５の全てに対し、液晶駆動電圧を低インピーダンス化する低インピーダンス化手段２０を各別に設け、複数の液晶駆動電圧の内の非選択時の液晶画素に印加される複数の印加電圧に対応する低インピーダンス化手段で発生する各出力オフセット電圧の極性が同一になるように、低インピーダンス化手段が形成されている。【選択図】  図１
2004309748.tif 000002
【特許請求の範囲】
【請求項１】
複数の異なる電圧値の液晶駆動電圧を内部で発生し、低インピーダンス化した状態で前記液晶駆動電圧を出力する液晶駆動電圧生成手段を有する液晶駆動装置であって、
前記複数の液晶駆動電圧の全てに対し、前記液晶駆動電圧を低インピーダンス化する低インピーダンス化手段を各別に設け、
前記複数の液晶駆動電圧の内の非選択時の液晶画素に印加される複数の印加電圧に対応する前記低インピーダンス化手段で発生する各出力オフセット電圧の極性が同一になるように、前記低インピーダンス化手段が形成されていることを特徴とする液晶駆動装置。
【請求項２】
前記低インピーダンス化手段で発生する前記出力オフセット電圧の極性が全て同一になるように、全ての前記低インピーダンス化手段が形成されていること特徴とする請求項１に記載の液晶駆動装置。
【請求項３】
前記複数の液晶駆動電圧の内の最低電圧値を出力する前記低インピーダンス化手段に対する入力電圧が接地電位より高いことを特徴とする請求項１または２に記載の液晶駆動装置。
【請求項４】
前記複数の液晶駆動電圧の内の最低電圧値を出力する前記低インピーダンス化手段の基準電位またはマイナス電源に、前記最低電圧値よりも低い電圧値の電源を使用することを特徴とする請求項１または２に記載の液晶駆動装置。
【請求項５】
前記低インピーダンス化手段を含む全ての前記液晶駆動電圧生成手段を同一の半導体基板上に形成してなり、
前記最低電圧値を接地電位とし、少なくとも前記最低電圧値を出力する前記低インピーダンス化手段が形成される領域の基板電位を前記接地電位より低く設定したことを特徴とする請求項４に記載の液晶駆動装置。
【請求項６】
前記複数の液晶駆動電圧の内の最高電圧値を出力する前記低インピーダンス化手段に対する電源電圧が入力電圧より高いことを特徴とする請求項１〜５の何れか１項に記載の液晶駆動装置。
【請求項７】
前記複数の異なる電圧値の液晶駆動電圧の数が６であり、その６つの液晶駆動電圧を使用してＳＴＮ液晶を駆動するＳＴＮ液晶用の液晶駆動装置であることを特徴とする請求項１〜６の何れか１項に記載の液晶駆動装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、複数の異なる電圧値の液晶駆動電圧を内部で発生し、低インピーダンス化した状態で出力する液晶駆動電圧生成手段を有する液晶駆動装置に関し、特に、ＳＴＮ液晶パネルを表示することができる電源内蔵の表示装置の駆動装置における、駆動電圧の発生方法に関する。
【０００２】
【従来の技術】
図３に、一般的な液晶表示システムの一例をブロック図で示す。図３に示すように、該システムは、ＬＣＤパネル３０、液晶表示駆動コントローラを含む液晶駆動装置３１、画像処理等を行ない、液晶駆動装置３１へ各種制御信号や表示データを、ＭＰＵバス３２を介して出力するＭＰＵ（マイクロプロセッサ）３３等で構成されている。
【０００３】
ＭＰＵ３３により、液晶駆動装置３１の制御、及び、液晶駆動装置３１への表示画面データの転送が行なわれる。液晶駆動装置３１は、表示データを表示データＲＡＭへ蓄積し、ＲＡＭのデータに応じた液晶駆動電圧選択信号を作成する。液晶駆動出力部にて液晶駆動電圧を選択し、液晶パネル３０へ駆動信号として出力する。液晶駆動電圧は液晶駆動装置３１の内部にて生成される。液晶駆動電圧は、この回路例ではＶ０、Ｖ１、Ｖ２、Ｖ３、Ｖ４、Ｖ５の６種類の電圧により構成される。Ｖ５はＧＮＤ電位を使用するため、実際に発生するのは、Ｖ０〜Ｖ４の５種類の電圧となる。Ｖ０〜Ｖ４の電圧は、マトリクス型液晶表示装置を、時分割駆動する場合に従来広く用いられている電圧である。Ｖ０〜Ｖ５はマトリクス型液晶表示装置のセグメント側とコモン側に掛かる電圧で、セグメントとコモンに掛かる電圧により、液晶の透過率を変化させることにより表示を行なう。
【０００４】
かかる６種類の液晶駆動電圧（６電源）を使用した駆動方式については、特許文献１、特許文献２等に開示されている。
【０００５】
図４に、従来用いられているこの種の電源回路、つまり、複数の異なる電圧値の液晶駆動電圧を内部で発生し、低インピーダンス化した状態で出力する液晶駆動電圧生成手段を有する液晶駆動装置の回路構成例を示す。
【０００６】
図４に示すように、この従来の液晶駆動装置は、Ｖ０電圧発生回路１、液晶駆動出力部２、低インピーダンス化手段２０、ブリーダ抵抗（抵抗分割回路）２１を備えて構成されている。ここで、Ｖ０電圧発生回路１は、複数の異なる電圧値の液晶駆動電圧の内の最高電圧Ｖ０を発生する回路である。また、ブリーダ抵抗２１は、液晶駆動電圧の最高電圧値Ｖ０と最低電圧値Ｖ５（接地電位ＧＮＤ）の間を抵抗分割し、液晶駆動電圧Ｖ１〜Ｖ４を生成する。液晶駆動電圧Ｖ０〜Ｖ４は、ボルテージフォロワ型のオペアンプで構成される低インピーダンス化手段２０により低インピーダンス化されて液晶駆動出力部２へ接続される。
【０００７】
液晶駆動電圧Ｖ０〜Ｖ５相互間の電圧関係は、前述の特許文献１、２や液晶表示装置に関する一般書籍にも掲載されているため、詳しくは述べないが、数１に示す電圧関係を持つように設計されている。
【０００８】
【数１】
Ｖ０−Ｖ１＝Ｖ１−Ｖ２
Ｖ３−Ｖ４＝Ｖ４−Ｖ５
【０００９】
また、液晶駆動電圧Ｖ５に低インピーダンス化手段２０を使用しないのは、液晶駆動電圧Ｖ５が接地電位であり、元来低インピーダンスであるため、電圧が変動しにくく、低インピーダンス化の必要がないためである。液晶駆動電圧Ｖ０についても、液晶駆動電圧Ｖ１〜Ｖ４に比べて低インピーダンスであるため、同様の理由で低インピーダンス化手段２０を使用しない場合もある。
【００１０】
従来、抵抗分割をされた液晶駆動電圧Ｖ１〜Ｖ４に対して、電圧の精度の要求は低いものであった。このことは特許文献１にも述べられている。しかしながら、液晶パネルの大面積化、高精細化が進み、液晶駆動電圧Ｖ１〜Ｖ４に対する電源の安定化が求められるようになった。例えば、下記の特許文献３では電源（液晶駆動電圧）に重畳するスパイクノイズによる表示への影響をなくし、表示品位を改善する方法が開示されている。
【００１１】
【特許文献１】
特開昭５８−１７６６９４号公報
【特許文献２】
特開平２−３３１９０号公報
【特許文献３】
特開平５−３４６７７１号公報
【００１２】
【発明が解決しようとする課題】
しかしながら、低インピーダンス化等により電源能力等を対策し、電源の安定化を行なっても、図４に示すような電源回路では、低インピーダンス化手段２０のオペアンプが持つオフセット電圧による出力電圧のずれが無視できなくなってきている。オフセットによる表示品位への影響理由を説明する。
【００１３】
図５は、単純マトリクス型の液晶パネルの構造図であり、セグメント側電極（ＳＥＧ１〜ＳＥＧｎ）、及び、コモン側電極（ＣＯＭ１〜ＣＯＭｎ）で構成されたマトリクスと、マトリクス上に配置された液晶画素４０により構成されている。液晶画素４０はセグメント側電極とコモン側電極により与えられる電圧により表示を行うことができる。
【００１４】
図６に、セグメント側電極とコモン側電極に印加する電圧の関係を示す。コモン側電極の電圧は、表示するラインを選択する信号で、非選択時はＶ１またはＶ４の電圧が印加され、選択時は１ライン毎に順次選択時の電圧Ｖ５またはＶ０を印加する。非選択、選択の電圧が二種類あるのは、液晶の焼き付きを防止するため、交流化駆動を行なう必要があるためである。
【００１５】
セグメント側電極にはＶ０，Ｖ２，Ｖ３，Ｖ５の電圧が印加される。Ｖ０及びＶ５の電圧が液晶をＯＮさせ光を透過させる。液晶の特性により、常にＯＮしていてＶ０，Ｖ５の電圧が加わったときにＯＦＦする場合もあるが、本説明では、電圧が印加されたときにＯＮする特性として説明を行なう。以下、Ｖ０、Ｖ５をＯＮ電圧、Ｖ２，Ｖ３をＯＦＦ電圧と仮称する。
【００１６】
液晶の表示は、コモン側電極が選択電圧のときに、セグメント側電極に印加する電圧をＯＮ電圧にするかＯＦＦ電圧にするかにより行なう。液晶をＯＮさせ光を透過させると白の表示になり、ＯＦＦさせれば黒の表示になる。白表示の電圧（セグメント側電極電圧―コモン側電極電圧）は（Ｖ０−Ｖ５）または（Ｖ５−Ｖ０）になり、黒表示の電圧（セグメント側電極電圧―コモン側電極電圧）は、（Ｖ２−Ｖ５）または（Ｖ３−Ｖ０）になる。
【００１７】
非選択のラインに印加する電圧（セグメント側電極電圧、コモン側電極電圧）は選択されたラインのドットにどのような電圧が印加されているかにより異なる。選択部が白表示の場合、その他の非選択部には、（Ｖ０−Ｖ１）または（Ｖ５−Ｖ４）の電圧が印加される。選択部が黒表示の場合、その他の非選択部には、（Ｖ２−Ｖ１）または（Ｖ３−Ｖ４）の電圧が印加される。
【００１８】
選択時の電圧は、１画面を書きこむ間に１回印加するが、非選択時の電圧は１画面を書きこむ間、選択時の１回を除き常時印加することになる。このため、選択時の電圧と非選択時の電圧の差を大きくし、非選択時の電圧が影響を与えないようにしている。
【００１９】
しかしながら、多階調化（ＳＴＮ駆動の場合、例えば、パルス幅変調による階調表示）を行なうと、各階調での実効電圧の差が狭くなることから、微小な電圧の変化で液晶パネルの透過特性が変化するようになったため、非選択時の電圧も無視できなくなるようになった。
【００２０】
次に、非選択時の電圧が影響する一例を示す。表示画面の一部で黒表示を行ないその他の部分では白表示を行なう場合、黒表示を含むセグメントラインの非選択部分は、前述の電圧（Ｖ０−Ｖ１）または（Ｖ５−Ｖ４）、（Ｖ２−Ｖ１）または（Ｖ３−Ｖ４）の電圧を印加する。一方、黒表示を含まない（白のみ表示）セグメントラインの非選択部分には、（Ｖ０−Ｖ１）または（Ｖ５−Ｖ４）の電圧のみ印加する。Ｖ０とＶ１間の電圧とＶ１とＶ２間の電圧に差が有る場合、つまり、数２に示す状態の場合、また、Ｖ３とＶ４間の電圧とＶ４とＶ５間の電圧に差が有る場合、つまり、数３に示す状態の場合、黒表示を含むセグメントラインと黒表示を含まないセグメントラインとの間に電圧の差が発生する。この結果、同じ白表示に対して、実効電圧が異なり実効電圧の差により、白の見え方が異なってしまう。このため、表示品位が低下する問題が発生する。
【００２１】
【数２】
｜（Ｖ０−Ｖ１）｜−｜（Ｖ２−Ｖ１）｜≠０
【数３】
｜（Ｖ３−Ｖ４）｜−｜（Ｖ４−Ｖ５）｜≠０
【００２２】
この問題は、図４に示す従来の液晶駆動装置の低インピーダンス化手段２０で使用しているオペアンプのオフセット電圧のバラツキに起因している。ＣＭＯＳプロセス（半導体集積回路製造プロセスの一つ）を使用して、オペアンプを作製するときのオフセット発生の原因は主に２つある。
【００２３】
一つは同一サイズのトランジスタの特性が、Ｖｔｈ（閾値電圧）のバラツキにより異なることである。隣接したトランジスタ間でも影響があるため、Ｖｔｈのバラツキに対しては，トランジスタのゲート長を数十μｍ程度確保することにより、影響を少なくする対策が採られている。
【００２４】
他の一つの原因として、製造時のマスクアライメント精度により発生するオフセットである。アライメント精度の影響は製造上避けることができない問題であるため、例えば、特開平１−１２５７７号公報や、特開平１−５３５７５号公報等に、マスクアライメント精度の影響を無くすレイアウト手法（トランジスタ形状）が開示されている。
【００２５】
このように、電源（液晶駆動電圧）の低インピーダンス化に使用するオペアンプに対してオフセットが発生しない様、形状の工夫や、製造工程の工夫を行っているが、数十ｍＶ程度のオフセットはなくなることはなく、当該オフセットが原因による表示不具合は依然発生する。しかしながら、Ｖｔｈバラツキの低減（プロセスでの工夫）、Ｖｔｈバラツキの影響の低減（形状での工夫）により、オフセットに方向性を持たせることができるようになった。これは、ランダムに発生するＶｔｈバラツキを低減したため、方向性を持つアライメントずれがオフセットの主原因に成ったためである。
【００２６】
液晶駆動電圧Ｖ０〜Ｖ２を出力するオペアンプのオフセット量が同一方向（同一極性）で同一量（＋α）であるとすると、前述の数２に示す不等式の左辺｜（Ｖ０−Ｖ１）｜−｜（Ｖ２−Ｖ１）｜は、｜（Ｖ０＋α）−（Ｖ１＋α）｜−｜（Ｖ２＋α）−（Ｖ１＋α）｜となり、オフセット発生前のＶ０〜Ｖ２は、数１に示す電圧関係が成立するので、上記左辺の値は０になる。実際は、オフセット量が同一ではないので、ある程度の電圧差は残り０にはならないが、オフセットの極性方向（プラスかマイナスか）が同一であるため、オフセット電圧は大きくなく、液晶表示に影響しない。
【００２７】
しかしながら、同様にＶ３、Ｖ４のオペアンプのオフセット量が同一方向（同一極性）で同一量（＋β）であるとすると、前述の数３に示す不等式の左辺｜（Ｖ３−Ｖ４）｜−｜（Ｖ４−Ｖ５）｜は、｜（Ｖ３＋β）−（Ｖ４＋β）｜−｜（Ｖ４＋β−Ｖ５）｜となり、Ｖ５がオフセットを持たない接地電位（０Ｖ）であるため、＋βのオフセットが残る。更に、実際のオフセット量は、極性が同一方向でも同一量ではないため、残りの電圧はＶ５の影響による＋β以上の電圧が残り、表示不具合の発生という問題が生じる。
【００２８】
このようにオフセットバラツキの方向性を合わせても、Ｖ３、Ｖ４のアンプでは前述の数３に示す関係式（不等式の左辺）からオフセットを取り除く（値を小さくする）ことはできない。このため、オペアンプのオフセットによる表示不具合が依然として発生するという問題がある。
【００２９】
本発明は、上記の従来技術における問題点に鑑みてなされたものであり、その目的は、複数の異なる電圧値の液晶駆動電圧を内部で発生し、低インピーダンス化した状態で出力する液晶駆動電圧生成手段を有する液晶駆動装置において、表示不具合の原因と液晶駆動電圧の変動、特に、液晶駆動電圧生成手段が持つオフセットをキャンセルして、理想的な液晶駆動電圧の関係を実現する液晶駆動装置を提供することにある。
【００３０】
【課題を解決するための手段】
この目的を達成するための本発明に係る液晶駆動装置の特徴構成は、複数の異なる電圧値の液晶駆動電圧を内部で発生し、低インピーダンス化した状態で前記液晶駆動電圧を出力する液晶駆動電圧生成手段を有する液晶駆動装置であって、前記複数の液晶駆動電圧の全てに対し、前記液晶駆動電圧を低インピーダンス化する低インピーダンス化手段を各別に設け、前記複数の液晶駆動電圧の内の非選択時の液晶画素に印加される複数の印加電圧に対応する前記低インピーダンス化手段で発生する各出力オフセット電圧の極性が同一になるように、前記低インピーダンス化手段が形成されている点にある。
【００３１】
更に、本発明に係る液晶駆動装置は、前記低インピーダンス化手段で発生する前記出力オフセット電圧の極性が全て同一になるように、全ての前記低インピーダンス化手段が形成されていることを特徴とする。
【００３２】
上記特徴構成によれば、表示不具合の原因と液晶駆動電圧の変動、特に、液晶駆動電圧生成手段が持つオフセットを大幅にキャンセルでき、理想的な液晶駆動電圧の関係を実現することができる。
【００３３】
また、前記複数の液晶駆動電圧の内の最低電圧値を出力する前記低インピーダンス化手段に対する入力電圧が接地電位より高いこと、或いは、前記複数の液晶駆動電圧の内の最低電圧値を出力する前記低インピーダンス化手段の基準電位またはマイナス電源に、前記最低電圧値よりも低い電圧値の電源を使用することを特徴とする。後者において、前記低インピーダンス化手段を含む全ての前記液晶駆動電圧生成手段を同一の半導体基板上に形成してなり、前記最低電圧値を接地電位とし、少なくとも前記最低電圧値を出力する前記低インピーダンス化手段が形成される領域の基板電位を前記接地電位より低く設定するのも好ましい。更に、前記複数の液晶駆動電圧の内の最高電圧値を出力する前記低インピーダンス化手段に対する電源電圧が入力電圧より高いことを特徴とする。
【００３４】
この結果、複数の液晶駆動電圧の内の非選択時の液晶画素に印加される複数の印加電圧に対応する低インピーダンス化手段で発生する各出力オフセット電圧の極性が同一になること、或いは、低インピーダンス化手段で発生する出力オフセット電圧の極性が全て同一になることが、より確実に実現できるようになる。
【００３５】
以下、具体的に、本発明に係る液晶駆動装置において、前記複数の異なる電圧値の液晶駆動電圧の数が６であり、その６つの液晶駆動電圧を使用してＳＴＮ液晶を駆動するＳＴＮ液晶用の液晶駆動装置である場合において説明する。
【００３６】
図４に例示した従来の液晶駆動装置と比較した場合、液晶駆動電圧の最低電圧値のＶ５に対しても低インピーダンス化手段であるオペアンプを設け、Ｖ５レベルをオペアンプの基準電位よりも高電位にし、非選択時の液晶画素に印加される複数の印加電圧Ｖ３〜Ｖ５を同一のオペアンプにより出力することにより、Ｖ５をＶ３、Ｖ４と同一方向のオフセットを持たすようにする。この結果、｜（Ｖ３−Ｖ４）｜−｜（Ｖ４−Ｖ５）｜＝０にする（或いは、近づける）ことができ、表示品位が低下しないＳＴＮ液晶駆動を行なうことができるようになる。
【００３７】
【発明の実施の形態】
本発明に係る液晶駆動装置（以下、適宜「本発明装置」という。）の一実施の形態につき、図面に基づいて説明する。尚、図４に示す従来技術と共通する部分及び箇所には同じ符号を付して説明する。また、下記の各実施形態においても、共通する部分及び箇所には同じ符号を付して説明する。
【００３８】
〈第１実施形態〉
本発明装置の第１実施形態につき図１を用いて説明する。図１に、本発明装置の回路構成を示す。
【００３９】
図１に示すように、本発明装置は、Ｖ０電圧発生回路１、液晶駆動出力部２、低インピーダンス化手段２０、ブリーダ抵抗３を備えて構成されている。
【００４０】
ここで、Ｖ０電圧発生回路１は、複数の異なる電圧値の液晶駆動電圧の内の最高電圧Ｖ０（Ｖ０’）を発生するための回路である。また、ブリーダ抵抗（抵抗分割回路）３は、液晶駆動電圧の最高電圧値Ｖ０’と接地電位（ＧＮＤ）の間を抵抗分割し、液晶駆動電圧Ｖ１’〜Ｖ５’を生成する。全ての液晶駆動電圧Ｖ０〜Ｖ５は、液晶駆動電圧Ｖ０’〜Ｖ５’からボルテージフォロワ型のオペアンプ４〜９で夫々構成される低インピーダンス化手段２０により低インピーダンス化されて液晶駆動出力部２へ接続される。オペアンプ４がＶ０、オペアンプ５がＶ１、オペアンプ６がＶ２、オペアンプ７がＶ３、オペアンプ８がＶ４、オペアンプ９がＶ５を、夫々出力する。液晶駆動電圧Ｖ０〜Ｖ５相互間の電圧関係は、少なくとも、低インピーダンス化前において、従来技術で説明したとおり数１に示す電圧関係を満足するものとする。
【００４１】
オペアンプ４〜６は回路構成、使用トランジスタサイズが同一のことは勿論であるが、使用トランジスタのレイアウト形状も同一にしてある。マスクのアライメント精度によるバラツキは方向性を持っており、全く同一の形状を同一方向で配置すると、オペアンプに発生するオフセットバラツキは同じ極性方向に現れる。使用トランジスタのＶｔｈ（閾値）のバラツキによるオフセットはランダムに現れるため、オペアンプに使用するカレントミラー回路等ではゲート長を大きくする等の工夫を行っている。
【００４２】
ここで、少なくとも複数の液晶駆動電圧の内の最高電圧Ｖ０に対するオペアンプ４の電源電圧は入力電圧Ｖ０’より高い電圧を供給する必要がある。なぜならば、液晶駆動電圧Ｖ０〜Ｖ２を出力するオペアンプがプラス側のオフセットを持った場合、Ｖ０＞Ｖ０’の電圧Ｖ０を出力する必要があるからである。Ｖ０〜Ｖ２を出力する回路は、従来回路（図４参照）と同様である。
【００４３】
オペアンプ７〜９も、回路構成、使用トランジスタのサイズ、レイアウト形状、配置方向が同一であり、オペアンプ７〜９に発生するオフセットバラツキが同じ極性方向に現れるようにする。図１に示すように、複数の液晶駆動電圧の内の最低電圧Ｖ５の電圧値は接地電位（ＧＮＤ）より高電位になるよう、ブリーダ抵抗３の抵抗分割数を従来回路（図４参照）より多くしている。
【００４４】
従来回路では、たとえ、液晶駆動電圧Ｖ５に対し同様にオペアンプを設けたとしても、マイナス側へのオフセットが発生した場合、接地電位以下の電圧は出力できないため、オペアンプ７〜９間でオフセットバラツキを同じ極性方向に揃えることができない。
【００４５】
本発明装置により、最低電圧Ｖ５を出力するオペアンプ９がマイナス側のオフセットを持った場合でも液晶駆動電圧Ｖ３，Ｖ４のオペアンプ７、８と同様のオフセットを持った出力電圧を発生できるようになる。この結果、従来回路ではオフセットの電圧が残っていた関係式（数３の左辺）が数４に示すように０となり、表示品位に関係する電圧を小さくでき表示不具合の発生しない回路を構成できる。
【００４６】
【数４】
｜（Ｖ３−Ｖ４）｜−｜（Ｖ４−Ｖ５）｜＝
｜（Ｖ３＋β）−（Ｖ４＋β）｜−｜（Ｖ４＋β）−（Ｖ５＋β）｜＝０
【００４７】
〈第２実施形態〉
次に、本発明装置の第２実施形態につき図２を用いて説明する。図２に、本発明装置の回路構成を示す。
【００４８】
図２に示すように、第２実施形態の本発明装置は、Ｖ０電圧発生回路１、液晶駆動出力部２、低インピーダンス化手段２０、ブリーダ抵抗２１を備えて構成されている。
【００４９】
ここで、Ｖ０電圧発生回路１は、複数の異なる電圧値の液晶駆動電圧の内の最高電圧Ｖ０（Ｖ０’）を発生するための回路である。また、ブリーダ抵抗（抵抗分割回路）２１は、液晶駆動電圧の最高電圧値Ｖ０’と最低電圧値Ｖ５’（接地電位ＧＮＤ）の間を抵抗分割し、液晶駆動電圧Ｖ１’〜Ｖ４’を生成する。全ての液晶駆動電圧Ｖ０〜Ｖ５は、液晶駆動電圧Ｖ０’〜Ｖ５’からボルテージフォロワ型のオペアンプ１０〜１５で夫々構成される低インピーダンス化手段２０により低インピーダンス化されて液晶駆動出力部２へ接続される。オペアンプ１０がＶ０、オペアンプ１１がＶ１、オペアンプ１２がＶ２、オペアンプ１３がＶ３、オペアンプ１４がＶ４、オペアンプ１５がＶ５を、夫々出力する。液晶駆動電圧Ｖ０〜Ｖ５相互間の電圧関係は、少なくとも、低インピーダンス化前において、従来技術で説明したとおり数１に示す電圧関係を満足するものとする。
【００５０】
第１実施形態との違いは、ブリーダ抵抗２１が従来回路（図４参照）と同じ抵抗分割数で、従来回路と同様、複数の液晶駆動電圧の内の最低電圧Ｖ５レベルを接地電位（ＧＮＤ）にし、それに対し、低インピーダンス化手段２０であるオペアンプ１０〜１５の基準電位を接地電位より低いマイナス電位（−ｎＶ）に設定している点である。オペアンプ１０〜１５の回路構成、使用トランジスタのサイズ、レイアウト形状、配置方向が同一であり、各オペアンプ１０〜１５に発生するオフセットバラツキが同じ極性方向に現れるようにするのは、第１実施形態と同じである。
【００５１】
尚、本第２実施形態では、本発明装置を半導体集積回路で同一半導体基板上に実現する場合、接地電位（ＧＮＤ）を基準とするトランジスタとマイナス電位（−ｎＶ）を基準とするトランジスタを同一チップ上に形成することができる半導体製造プロセスを使用することにより実現可能となる。
【００５２】
尚、液晶駆動電圧Ｖ０〜Ｖ２を出力するオペアンプ１０〜１２は、出力電圧が接地電位より十分高いため、従来回路と同様に、接地電位（ＧＮＤ）を基準とするオペアンプでも問題はなく、第１実施形態と同様の動作を行う。
【００５３】
液晶駆動電圧Ｖ３〜Ｖ５を出力するオペアンプ１３〜１５の基準電位として接地電位（ＧＮＤ）より低いマイナス電圧を与えることにより、複数の液晶駆動電圧の内の最低電圧Ｖ５を出力するオペアンプ１５がマイナス側のオフセットを持った場合でも液晶駆動電圧Ｖ３，Ｖ４のオペアンプ１３、１４と同様のオフセットを持った出力電圧を発生することができるようになる。
【００５４】
この結果、液晶駆動電圧Ｖ０〜Ｖ５の電位レベルは、従来回路と同様に維持しながらも、従来回路ではオフセット電圧が残っていた関係式（数３の左辺）が数５（数４に同じ）に示すように０となり、表示品位に関係する電圧を小さくでき表示不具合の発生しない回路を構成できる。
【００５５】
【数５】
｜（Ｖ３−Ｖ４）｜−｜（Ｖ４−Ｖ５）｜＝
｜（Ｖ３＋β）−（Ｖ４＋β）｜−｜（Ｖ４＋β）−（Ｖ５＋β）｜＝０
【００５６】
尚、図２に示す回路例では、全てのボルテージフォロア型オペアンプ１０〜１５の基準電圧をマイナス電位（−ｎＶ）としているが、最低電圧Ｖ５のオペアンプ１５の基準電圧だけをマイナス電位（−ｎＶ）とし、その他のオペアンプ１０〜１４の基準電圧は接地電位（ＧＮＤ）としてもよく、他のオペアンプ１０〜１４でも所望の出力電圧が出力されるように適宜基準電圧を設定すればよい。
【００５７】
尚、異なる基準電圧を持つ２種類のオペアンプを同一半導体基板上に作製する場合は、基板上に相互に電気的に絶縁分離できる領域を確保できる構造を持つ半導体製造プロセスが必要になる。具体的には、多重ウェル構造（例えば、ｐ型基板に、ｎ型ウェルを設け、さらにその中に複数のｐ型ウェルを設ける構造。ｎ型ウェルにｐ型ウェルの電位より高い電圧を印加することで、各ｐ型ウェルを分離して、ウェルの電位を変える。）を使用して、１つのウェル内に一の基準電圧を持つオペアンプを形成し、別のウェルに他の基準電圧を持つオペアンプを形成することにより実現できる。但し、各オペアンプは、当然に、回路構成、使用トランジスタのサイズ、レイアウト形状、配置方向が同一であり、サイズは同一にしている。
【００５８】
上記第１及び第２実施形態では、従来技術との比較において、暗にＳＴＮ液晶用の液晶駆動装置であることを想定して説明したが、駆動対象は必ずしもＳＴＮ液晶に限定されない。また、複数の異なる電圧値の液晶駆動電圧の数も６の場合を例に説明したが、液晶駆動電圧の数も必ずしも上記実施形態のものに限定されない。
【００５９】
【発明の効果】
本発明により、表示不具合の原因となる液晶駆動電圧の変動、特に低インピーダンス化手段（オペアンプ）が持つオフセットをキャンセルして、理想的な液晶駆動電圧の関係を実現する液晶駆動装置を実現することができる。
【図面の簡単な説明】
【図１】本発明に係る液晶駆動装置の第１実施形態の回路構成を説明するための回路図
【図２】本発明に係る液晶駆動装置の第２実施形態の回路構成を説明するための回路図
【図３】一般的な液晶表示システムの一例を示すブロック図
【図４】従来の液晶駆動装置の回路構成例を示す回路図
【図５】液晶の表示動作を説明するための液晶画素とコモン側電極とセグメント側電極のマトリクス構造を示す図
【図６】液晶の表示動作を説明するためのコモン側電極とセグメント側電極に印加する電圧関係を示す図
【符号の説明】
１        Ｖ０電圧発生回路
２        液晶駆動出力部
３        ブリーダ抵抗
４        オペアンプ（Ｖ０用）
５        オペアンプ（Ｖ１用）
６        オペアンプ（Ｖ２用）
７        オペアンプ（Ｖ３用）
８        オペアンプ（Ｖ４用）
９        オペアンプ（Ｖ５用）
１０      オペアンプ（Ｖ０用）
１１      オペアンプ（Ｖ１用）
１２      オペアンプ（Ｖ２用）
１３      オペアンプ（Ｖ３用）
１４      オペアンプ（Ｖ４用）
１５      オペアンプ（Ｖ５用）
２０      低インピーダンス化手段
２１      ブリーダ抵抗
３０      ＬＣＤパネル（液晶パネル）
３１      液晶駆動装置
３２      ＭＰＵバス
３３      ＭＰＵ（マイクロプロセッサ）
４０      液晶画素
Ｖ０      液晶駆動電圧（最高電圧）
Ｖ１      液晶駆動電圧
Ｖ２      液晶駆動電圧
Ｖ３      液晶駆動電圧
Ｖ４      液晶駆動電圧
Ｖ５      液晶駆動電圧（最低電圧）
ＧＮＤ    接地電位
−ｎＶ    マイナス電位
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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