(57)【要約】【課題】半導体に対する静止電源電流テストにおいて、高い故障検出率が得られ、テストパターンで検出不可能な故障を確実に検出することができる半導体検査装置および半導体検査方法を提供する。【解決手段】テスタインターフェースボード１７上で、電流電圧変換回路１３に、被測定ＬＳＩ１１の回路規模およびオフリーク特性の情報を基に予め求めた論理電流値を電流印加装置１９から印加して、電圧値に変換しておき、一方、被測定ＬＳＩ１１からの静止電源電流値を電流電圧変換回路１２により電圧値に変換し、サンプルホールド回路１５を通じて、差動回路１６により、論理電流値から変換された電圧値との差分を演算し、その差分に基づいてＬＳＩテスタ１８で被測定ＬＳＩ１１の良否を判定検査する。【選択図】    図１
2004309362.tif 000002
【特許請求の範囲】
【請求項１】
ＣＭＯＳ構成の半導体を用いて集積化された半導体装置を検査対象とし、テスタによって、前記検査対象の半導体装置からの静止電源電流を基に、その半導体装置に対して良否を判定検査する半導体検査装置において、前記検査対象の半導体装置と前記テスタとの間に介装したテスタインターフェース上に、前記検査対象の半導体装置からの静止電源電流値に対応する電圧値を生成する第１の電圧生成手段と、前記検査対象の半導体装置の回路規模および前記ＣＭＯＳ構成におけるトランジスタのオフリーク特性の情報を基にして予め理論的に求められた理論上の静止電源電流値に対応する電圧値を生成する第２の電圧生成手段と、前記第１の電圧生成手段からの出力電圧値と前記第２の電圧生成手段からの出力電圧値との差分を演算する差動回路とを設け、前記テスタにより、前記差動回路からの差分値に基づいて、前記検査対象の半導体装置に対して良否判定するよう構成したことを特徴とする半導体検査装置。
【請求項２】
請求項１に記載の半導体検査装置であって、前記テスタインターフェース上に、前記差動回路からの差分値をデジタル信号に変換するＡ／Ｄ変換回路を設け、前記テスタにより、前記Ａ／Ｄ変換回路からのデジタル信号化された差分値に基づいて、前記検査対象の半導体装置に対して良否判定するよう構成したことを特徴とする半導体検査装置。
【請求項３】
請求項１に記載の半導体検査装置であって、前記テスタインターフェース上に、前記差動回路からの差分値が規定の範囲か否かを判定する判定回路を設け、前記テスタにより、前記差動回路からの差分値として前記判定回路からの判定結果に基づいて、前記検査対象の半導体装置に対して良否判定するよう構成したことを特徴とする半導体検査装置。
【請求項４】
請求項１から請求項３のいずれかに記載の半導体検査装置であって、前記検査対象の半導体装置の回路規模および前記ＣＭＯＳ構成におけるトランジスタのオフリーク特性の情報を基にして予め理論的に求められた理論上の静止電源電流値を生成する電流生成手段を前記テスタ内に設け、前記第２の電圧生成手段は、任意電流値をそれに対応する電圧値に変換する電流電圧変換回路からなり、前記電流電圧変換回路により、前記電流生成手段からの前記理論上の静止電源電流をその電流値に対応する電圧値に変換し、その電圧値を出力するよう構成したことを特徴とする半導体検査装置。
【請求項５】
請求項１から請求項３のいずれかに記載の半導体検査装置であって、前記第２の電圧生成手段は、前記検査対象の半導体装置の回路規模および前記ＣＭＯＳ構成におけるトランジスタのオフリーク特性の情報を基にして予め理論的に求められた静止電源電流値に対応する一定な電流値を発生する定電流源と、前記定電流源からの前記定電流値をその電流値に対応する電圧値に変換し、その電圧値を出力する電流電圧変換回路とで構成したことを特徴とする半導体検査装置。
【請求項６】
請求項１から請求項３のいずれかに記載の半導体検査装置であって、前記第２の電圧生成手段は、前記検査対象の半導体装置の回路規模および前記ＣＭＯＳ構成におけるトランジスタのオフリーク特性の情報を基にして予め理論的に求められた静止電源電流値に対応する一定な電圧値を発生する定電圧源で構成したことを特徴とする半導体検査装置。
【請求項７】
請求項１から請求項３のいずれかに記載の半導体検査装置であって、前記検査対象の半導体装置の回路規模および前記ＣＭＯＳ構成におけるトランジスタのオフリーク特性の情報を基にして予め理論的に求められた理論上の静止電源電流値に対応する電圧値を生成する第３の電圧生成手段を前記テスタ内に設け、前記第２の電圧生成手段に代えて前記第３の電圧生成手段を用い、前記差動回路により、前記第１の電圧生成手段からの出力電圧値と前記第３の電圧生成手段からの出力電圧値との差分を演算するよう構成したことを特徴とする半導体検査装置。
【請求項８】
ＣＭＯＳ構成の半導体を用いて集積化された半導体装置を検査対象とし、テスタによって、前記検査対象の半導体装置からの静止電源電流を基に、その半導体装置に対して良否を判定検査する半導体検査方法であって、前記検査対象の半導体装置と前記テスタとの間に介装したテスタインターフェースにより、前記検査対象の半導体装置からの静止電源電流値に対応する電圧値を生成する第１の電圧生成ステップと、前記検査対象の半導体装置の回路規模および前記ＣＭＯＳ構成におけるトランジスタのオフリーク特性の情報を基にして予め理論的に求められた理論上の静止電源電流値に対応する電圧値を生成する第２の電圧生成ステップと、前記検査対象の半導体装置からの静止電源電流値に対応する電圧値と前記理論上の静止電源電流値に対応する電圧値との差分を演算する差動演算ステップとを実行し、前記テスタにより、前記差動演算ステップからの差分値に基づいて、前記検査対象の半導体装置に対して良否判定する判定ステップを実行することを特徴とする半導体検査方法。
【請求項９】
請求項８に記載の半導体検査方法であって、前記テスタインターフェースによる実行ステップとして、前記差動演算ステップからの差分値をデジタル信号に変換するＡ／Ｄ変換ステップを有し、前記テスタにより、前記Ａ／Ｄ変換ステップからのデジタル信号化された差分値に基づいて、前記検査対象の半導体装置に対して良否判定する判定ステップを実行することを特徴とする半導体検査方法。
【請求項１０】
請求項８に記載の半導体検査方法であって、前記テスタインターフェースによる実行ステップとして、前記差動演算ステップからの差分値が規定の範囲か否かを判定する差分値判定ステップを有し、前記テスタにより、前記差動演算ステップからの差分値として前記差分値判定ステップからの判定結果に基づいて、前記検査対象の半導体装置に対して良否判定する判定ステップを実行することを特徴とする半導体検査方法。
【請求項１１】
請求項８から請求項１０のいずれかに記載の半導体検査方法であって、前記テスタによる実行ステップとして、前記検査対象の半導体装置の回路規模および前記ＣＭＯＳ構成におけるトランジスタのオフリーク特性の情報を基にして予め理論的に求められた理論上の静止電源電流値を生成する電流生成ステップを有し、前記第２の電圧生成ステップは、任意電流値をそれに対応する電圧値に変換する電流電圧変換ステップを実行し、前記電流生成ステップからの前記理論上の静止電源電流をその電流値に対応する電圧値に変換し、その電圧値を出力することを特徴とする半導体検査方法。
【請求項１２】
請求項８から請求項１０のいずれかに記載の半導体検査方法であって、前記第２の電圧生成ステップは、前記検査対象の半導体装置の回路規模および前記ＣＭＯＳ構成におけるトランジスタのオフリーク特性の情報を基にして予め理論的に求められた静止電源電流値に対応する一定な電流値を定電流源により発生する定電流発生ステップと、前記定電流発生ステップからの前記定電流値をその電流値に対応する電圧値に変換し、その電圧値を出力する電流電圧変換ステップとを実行することを特徴とする半導体検査方法。
【請求項１３】
請求項８から請求項１０のいずれかに記載の半導体検査方法であって、前記第２の電圧生成ステップは、前記検査対象の半導体装置の回路規模および前記ＣＭＯＳ構成におけるトランジスタのオフリーク特性の情報を基にして予め理論的に求められた静止電源電流値に対応する一定な電圧値を定電圧源により発生する定電圧発生ステップを実行することを特徴とする半導体検査方法。
【請求項１４】
請求項８から請求項１０のいずれかに記載の半導体検査方法であって、前記テスタによる実行ステップとして、前記検査対象の半導体装置の回路規模および前記ＣＭＯＳ構成におけるトランジスタのオフリーク特性の情報を基にして予め理論的に求められた理論上の静止電源電流値に対応する電圧値を生成する第３の電圧生成ステップを有し、前記第２の電圧生成ステップに代えて前記第３の電圧生成ステップを実行し、前記差動演算ステップにより、前記第１の電圧生成ステップからの出力電圧値と前記第３の電圧生成ステップからの出力電圧値との差分を演算することを特徴とする半導体検査方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、例えばＣＭＯＳ構成で集積化された半導体装置をその静止電源電流測定により検査する半導体検査装置および半導体検査方法に関するものである。
【０００２】
【従来の技術】
従来、ＬＳＩ等の半導体装置を検査するための検査手法として、例えばＣＭＯＳ構成で集積化された半導体装置（ＣＭＯＳ・ＬＳＩと記す）をその静止電源電流測定により検査する静止電源電流テストが行われている。
【０００３】
この静止電源電流テストは、内部回路の論理を固定し、静止電源電流をＬＳＩテスタにて測定するといった手法であり、通常、正常なＣＭＯＳ論理回路においては、内部回路の論理が固定されていれば、ＣＭＯＳを形成するＰチャネルトランジスタとＮチャネルトランジスタのどちらか一方がオフした状態となり、ほとんど電流が流れることはなく微小電流のみが流れるが、異常電流が測定された際には、検査対象のＬＳＩに故障箇所があることを示し、半導体の検査手法としては非常に有効な方法である。
【０００４】
通常、ＣＭＯＳ・ＬＳＩの検査において、ＬＳＩの内部回路の全ノードについて網羅したテストパターンを作成することは、非常に困難であり、９５％程度の故障検出率を達成していれば、良い方である。このようなテストパターンで検出できない故障をスクリーニングする上で、静止電源電流テスト（例えば、特許文献１を参照）は非常に有効な方法である。
【０００５】
しかし近年、半導体装置は、一層の微細化によりゲート酸化膜の薄膜化が進み、それに伴ない耐圧が低下しており、これを解決するために、電源電圧が下がる傾向が著しい。このように、半導体装置において、電源電圧が下がってくれば、ＭＯＳトランジスタの動作スピードが落ちてくるため、動作スピードの劣化を防ぐために、ＭＯＳトランジスタの閾値電圧も、電源電圧同様に、下がってくる傾向がある。
【０００６】
ＭＯＳトランジスタの特性としては、閾値電圧が下がることにより、オフリーク電流は、指数関数的に増えるという特徴があり、また、一層の微細化により、ＬＳＩ全体の回路規模も増大を続ける傾向がある。
【０００７】
これらの結果、ＬＳＩ全体の静止電源電流も増大する傾向にある。
【０００８】
【特許文献１】
特開２０００−８８９１４号公報（第２−３頁）
【０００９】
【発明が解決しようとする課題】
しかしながら上記のような従来の半導体検査手法では、ＣＭＯＳトランジスタの論理を固定することにより、ＣＭＯＳを構成するＰチャネルトランジスタ、Ｎチャネルトランジスタのどちらかがオフした状態となってＤＣ電流はほとんど流れないという前提の下にあったが、前述のように、一層の微細化によりＬＳＩ全体の回路規模が増大して静止電源電流が増加することにより、良品において定常的に流れる電流と、故障電流との判別が難しくなってきているという問題点を有していた。
【００１０】
また、ＬＳＩ全体の静止電源電流が増加することにより、それを測定するためのＬＳＩテスタの電流測定装置も、測定レンジの大きいものを使用する必要が生じる。ＬＳＩテスタの電流測定装置は、大きい測定レンジを使用すると、分解能の値も同様に大きくなり、微小リーク電流を正確に測定することも難しくなるという問題点も有していた。
【００１１】
以上により、静止電源電流測定による静止電源電流テストでの故障検出率が低下し、結果的に、この静止電源電流テストでは、テストパターンで検出不可能な故障を検出することができないという可能性が大きくなるという問題点をも有していた。
【００１２】
本発明は、上記従来の問題点を解決するもので、半導体に対する静止電源電流測定による静止電源電流テストにおいて、高い故障検出率を得ることができ、テストパターンで検出不可能な故障を確実に検出することができる半導体検査装置および半導体検査方法を提供する。
【００１３】
【課題を解決するための手段】
上記の課題を解決するために、本発明の請求項１に記載の半導体検査装置は、ＣＭＯＳ構成の半導体を用いて集積化された半導体装置を検査対象とし、テスタによって、前記検査対象の半導体装置からの静止電源電流を基に、その半導体装置に対して良否を判定検査する半導体検査装置において、前記検査対象の半導体装置と前記テスタとの間に介装したテスタインターフェース上に、前記検査対象の半導体装置からの静止電源電流値に対応する電圧値を生成する第１の電圧生成手段と、前記検査対象の半導体装置の回路規模および前記ＣＭＯＳ構成におけるトランジスタのオフリーク特性の情報を基にして予め理論的に求められた理論上の静止電源電流値に対応する電圧値を生成する第２の電圧生成手段と、前記第１の電圧生成手段からの出力電圧値と前記第２の電圧生成手段からの出力電圧値との差分を演算する差動回路とを設け、前記テスタにより、前記差動回路からの差分値に基づいて、前記検査対象の半導体装置に対して良否判定するよう構成したことを特徴とする。
【００１４】
また、本発明の請求項８に記載の半導体検査方法は、ＣＭＯＳ構成の半導体を用いて集積化された半導体装置を検査対象とし、テスタによって、前記検査対象の半導体装置からの静止電源電流を基に、その半導体装置に対して良否を判定検査する半導体検査方法であって、前記検査対象の半導体装置と前記テスタとの間に介装したテスタインターフェースにより、前記検査対象の半導体装置からの静止電源電流値に対応する電圧値を生成する第１の電圧生成ステップと、前記検査対象の半導体装置の回路規模および前記ＣＭＯＳ構成におけるトランジスタのオフリーク特性の情報を基にして予め理論的に求められた理論上の静止電源電流値に対応する電圧値を生成する第２の電圧生成ステップと、前記検査対象の半導体装置からの静止電源電流値に対応する電圧値と前記理論上の静止電源電流値に対応する電圧値との差分を演算する差動演算ステップとを実行し、前記テスタにより、前記差動演算ステップからの差分値に基づいて、前記検査対象の半導体装置に対して良否判定する判定ステップを実行する方法としたことを特徴とする。
【００１５】
また、本発明の請求項２に記載の半導体検査装置は、請求項１に記載の半導体検査装置であって、前記テスタインターフェース上に、前記差動回路からの差分値をデジタル信号に変換するＡ／Ｄ変換回路を設け、前記テスタにより、前記Ａ／Ｄ変換回路からのデジタル信号化された差分値に基づいて、前記検査対象の半導体装置に対して良否判定するよう構成したことを特徴とする。
【００１６】
また、本発明の請求項９に記載の半導体検査方法は、請求項８に記載の半導体検査方法であって、前記テスタインターフェースによる実行ステップとして、前記差動演算ステップからの差分値をデジタル信号に変換するＡ／Ｄ変換ステップを有し、前記テスタにより、前記Ａ／Ｄ変換ステップからのデジタル信号化された差分値に基づいて、前記検査対象の半導体装置に対して良否判定する判定ステップを実行する方法としたことを特徴とする。
【００１７】
また、本発明の請求項３に記載の半導体検査装置は、請求項１に記載の半導体検査装置であって、前記テスタインターフェース上に、前記差動回路からの差分値が規定の範囲か否かを判定する判定回路を設け、前記テスタにより、前記差動回路からの差分値として前記判定回路からの判定結果に基づいて、前記検査対象の半導体装置に対して良否判定するよう構成したことを特徴とする。
【００１８】
また、本発明の請求項１０に記載の半導体検査方法は、請求項８に記載の半導体検査方法であって、前記テスタインターフェースによる実行ステップとして、前記差動演算ステップからの差分値が規定の範囲か否かを判定する差分値判定ステップを有し、前記テスタにより、前記差動演算ステップからの差分値として前記差分値判定ステップからの判定結果に基づいて、前記検査対象の半導体装置に対して良否判定する判定ステップを実行する方法としたことを特徴とする。
【００１９】
また、本発明の請求項４に記載の半導体検査装置は、請求項１から請求項３のいずれかに記載の半導体検査装置であって、前記検査対象の半導体装置の回路規模および前記ＣＭＯＳ構成におけるトランジスタのオフリーク特性の情報を基にして予め理論的に求められた理論上の静止電源電流値を生成する電流生成手段を前記テスタ内に設け、前記第２の電圧生成手段は、任意電流値をそれに対応する電圧値に変換する電流電圧変換回路からなり、前記電流電圧変換回路により、前記電流生成手段からの前記理論上の静止電源電流をその電流値に対応する電圧値に変換し、その電圧値を出力するよう構成したことを特徴とする。
【００２０】
また、本発明の請求項１１に記載の半導体検査方法は、請求項８から請求項１０のいずれかに記載の半導体検査方法であって、前記テスタによる実行ステップとして、前記検査対象の半導体装置の回路規模および前記ＣＭＯＳ構成におけるトランジスタのオフリーク特性の情報を基にして予め理論的に求められた理論上の静止電源電流値を生成する電流生成ステップを有し、前記第２の電圧生成ステップは、任意電流値をそれに対応する電圧値に変換する電流電圧変換ステップを実行し、前記電流生成ステップからの前記理論上の静止電源電流をその電流値に対応する電圧値に変換し、その電圧値を出力する方法としたことを特徴とする。
【００２１】
また、本発明の請求項５に記載の半導体検査装置は、請求項１から請求項３のいずれかに記載の半導体検査装置であって、前記第２の電圧生成手段は、前記検査対象の半導体装置の回路規模および前記ＣＭＯＳ構成におけるトランジスタのオフリーク特性の情報を基にして予め理論的に求められた静止電源電流値に対応する一定な電流値を発生する定電流源と、前記定電流源からの前記定電流値をその電流値に対応する電圧値に変換し、その電圧値を出力する電流電圧変換回路とで構成したことを特徴とする。
【００２２】
また、本発明の請求項１２に記載の半導体検査方法は、請求項８から請求項１０のいずれかに記載の半導体検査方法であって、前記第２の電圧生成ステップは、前記検査対象の半導体装置の回路規模および前記ＣＭＯＳ構成におけるトランジスタのオフリーク特性の情報を基にして予め理論的に求められた静止電源電流値に対応する一定な電流値を定電流源により発生する定電流発生ステップと、前記定電流発生ステップからの前記定電流値をその電流値に対応する電圧値に変換し、その電圧値を出力する電流電圧変換ステップとを実行する方法としたことを特徴とする。
【００２３】
また、本発明の請求項６に記載の半導体検査装置は、請求項１から請求項３のいずれかに記載の半導体検査装置であって、前記第２の電圧生成手段は、前記検査対象の半導体装置の回路規模および前記ＣＭＯＳ構成におけるトランジスタのオフリーク特性の情報を基にして予め理論的に求められた静止電源電流値に対応する一定な電圧値を発生する定電圧源で構成したことを特徴とする。
【００２４】
また、本発明の請求項１３に記載の半導体検査方法は、請求項８から請求項１０のいずれかに記載の半導体検査方法であって、前記第２の電圧生成ステップは、前記検査対象の半導体装置の回路規模および前記ＣＭＯＳ構成におけるトランジスタのオフリーク特性の情報を基にして予め理論的に求められた静止電源電流値に対応する一定な電圧値を定電圧源により発生する定電圧発生ステップを実行する方法としたことを特徴とする。
【００２５】
また、本発明の請求項７に記載の半導体検査装置は、請求項１から請求項３のいずれかに記載の半導体検査装置であって、前記検査対象の半導体装置の回路規模および前記ＣＭＯＳ構成におけるトランジスタのオフリーク特性の情報を基にして予め理論的に求められた理論上の静止電源電流値に対応する電圧値を生成する第３の電圧生成手段を前記テスタ内に設け、前記第２の電圧生成手段に代えて前記第３の電圧生成手段を用い、前記差動回路により、前記第１の電圧生成手段からの出力電圧値と前記第３の電圧生成手段からの出力電圧値との差分を演算するよう構成したことを特徴とする。
【００２６】
また、本発明の請求項１４に記載の半導体検査方法は、請求項８から請求項１０のいずれかに記載の半導体検査方法であって、前記テスタによる実行ステップとして、前記検査対象の半導体装置の回路規模および前記ＣＭＯＳ構成におけるトランジスタのオフリーク特性の情報を基にして予め理論的に求められた理論上の静止電源電流値に対応する電圧値を生成する第３の電圧生成ステップを有し、前記第２の電圧生成ステップに代えて前記第３の電圧生成ステップを実行し、前記差動演算ステップにより、前記第１の電圧生成ステップからの出力電圧値と前記第３の電圧生成ステップからの出力電圧値との差分を演算する方法としたことを特徴とする。
【００２７】
以上により、半導体の微細化および大規模化が進み、定常的に流れる静止電源電流が増加しても、定常的に流れる電流値と実際の測定値との差分を取ることにより、定常電流以外の故障による微小リーク電流を検出し易くし、また、電流値を電圧値に変換することにより、ＬＳＩテスタの電流測定装置の測定レンジによる分解能に影響されることなく、微小リーク電流の検出率を向上させることができる。
【００２８】
【発明の実施の形態】
以下、本発明の実施の形態を示す半導体検査装置および半導体検査方法について、図面を参照しながら具体的に説明する。
（実施の形態１）
本発明の実施の形態１の半導体検査装置および半導体検査方法を説明する。
【００２９】
図１は本実施の形態１の半導体検査装置の構成を示すブロック図であり、ＬＳＩの静止電源電流測定回路の概略構成図を示すものである。図１において、１１は検査対象である被測定ＬＳＩ、１２は第１の電流電圧変換回路、１３は第２の電流電圧変換回路、１４は遅延回路、１５はサンプルホールド回路、１６は差動回路、１７はテスタインターフェースボード、１８はＬＳＩテスタ、１９はＬＳＩテスタ１８に内蔵された電流印加装置である。
【００３０】
本実施の形態１では、テスタインターフェースボード１７上に、被測定ＬＳＩ１１の静止電源電流をその電流値に対応する電圧値に変換するための第１の電流電圧変換回路１２と、被測定ＬＳＩ１１の回路規模およびＭＯＳトランジスタのオフリーク特性等の情報から予め得られた理論上の静止電源電流値を、ＬＳＩテスタ１８の電流印加装置１９から印加を行い、上記理論電流値を電圧値に変換するための第２の電流電圧変換回路１３と、第１の電流電圧変換回路１２からの出力電圧値と第２の電流電圧変換回路１３からの出力電圧値との差分を取るための差動回路１６と、差動回路１６を動作させるために、第１の電流電圧変換回路１２からの出力信号に遅延を付けるための遅延回路１４と、サンプルホールド回路１５とを有し、ＬＳＩテスタ１８にて、差動回路１６からの差動出力を測定し、その測定結果を基に、検査対象である被測定ＬＳＩ１１の良否を判定するように構成する。
【００３１】
以上のように構成された本実施の形態１の静止電源電流測定手法について、その動作を以下に説明する。
まず、被測定ＬＳＩ１１の静止電源電流を測定し、テスタインターフェースボード１７上に設けた第１の電流電圧変換回路１２によって、測定された静止電源電流を電圧値に変換する。また、被測定ＬＳＩ１１の回路規模およびＭＯＳトランジスタのオフリーク特性等から予め求めておいた被測定ＬＳＩ１１に定常的に流れる理論上の静止電源電流値を、ＬＳＩテスタ１８に内蔵された電流印加装置１９から印加を行い、テスタインターフェースボード１７上に設けた第２の電流電圧変換回路１３によって、理論静止電源電流値を電圧値に変換する。
【００３２】
次に、第１の電流電圧変換回路１２からの出力信号に対し、遅延回路１４およびサンプルホールド回路１５で遅延を付けたものと、ＬＳＩテスタ１８の電流印加装置１９から印加した理論静止電源電流値を基に第２の電流電圧変換回路１３で変換した電圧値を有する出力信号との間で、テスタインターフェースボード１７上に設けられた差動回路１６によって差分を取り、その差分値をＬＳＩテスタ１８によって測定することにより、その測定結果を基に、被測定ＬＳＩ１１の良否を判定する。
【００３３】
実施の形態１では、これまでのように、測定された被測定ＬＳＩ１１からの静止電源電流値を、そのままＬＳＩテスタで測定するのではなく、一旦、テスタインターフェースボード上に設けた電流電圧変換回路１２により、電圧値に変換することにより、ＬＳＩテスタで測定する際に、分解能の荒い大電流測定用レンジを使用することがなくなるため、より微小リークが検出可能となる。
【００３４】
また、実際に流れる静止電源電流をそのままＬＳＩテスタで測定するのではなく、その静止電源電流値に対応する電圧値と、被測定ＬＳＩの回路規模およびＭＯＳトランジスタのオフリーク特性から予め求めておいた理論上の静止電源電流値に対応する電圧値との差分を取ることにより、被測定ＬＳＩに故障箇所があった場合に流れる異常電流がより検出し易くなり、結果的に、故障検出率の向上につながる。
（実施の形態２）
本発明の実施の形態２の半導体検査装置および半導体検査方法を説明する。
【００３５】
図２は本実施の形態２の半導体検査装置の構成を示すブロック図であり、ＬＳＩの静止電源電流測定回路の概略構成図を示すものである。
実施の形態１では、被測定ＬＳＩ１１の回路規模およびＭＯＳトランジスタのオフリーク特性等の情報をもとに、あらかじめ求めておいた理論上の静止電源電流値を印加するために、ＬＳＩテスタ１８の電流印加装置１９を使用したが、本実施の形態２では、テスタインターフェースボード１７上に、定電流源２１を設け、これを使用して、被測定ＬＳＩ１１の回路規模およびＭＯＳトランジスタのオフリーク特性等の情報をもとに、あらかじめ求めておいた理論上の静止電源電流値を、第２の電流電圧変換回路１３に印加するような構成を持つ。
【００３６】
本実施の形態２においても、実施の形態１と同様の効果をもたらす。
（実施の形態３）
本発明の実施の形態３の半導体検査装置および半導体検査方法を説明する。
【００３７】
図３は本実施の形態３の半導体検査装置の構成を示すブロック図であり、ＬＳＩの静止電源電流測定回路の概略構成図を示すものである。
実施の形態１では、被測定ＬＳＩ１１の回路規模およびＭＯＳトランジスタのオフリーク特性等の情報をもとに、あらかじめ求めておいた理論上の静止電源電流値を印加するために、ＬＳＩテスタ１８の電流印加装置１９を使用し、実施の形態２では、テスタインターフェースボード１７上に、定電流源２１を設け理論電流値の印加に使用したが、本実施の形態３では、テスタインターフェースボード１７上に、定電圧源３１を設ける。
【００３８】
本実施の形態３では、被測定ＬＳＩ１１の回路規模およびＭＯＳトランジスタのオフリーク特性等の情報をもとに、あらかじめ求めておいた理論上の静止電源電流値を印加するのではなく、あらかじめ計算により、理論上の静止電源電流値をその電流値に対応する電圧値に変換しておき、その電圧値を、テスタインターフェースボード１７上に設けた定電圧源３１から出力し、差動回路１６に入力する。
【００３９】
本実施の形態３においても、実施の形態１と同様の効果をもたらす。
（実施の形態４）
本発明の実施の形態４の半導体検査装置および半導体検査方法を説明する。
【００４０】
図４は本実施の形態４の半導体検査装置の構成を示すブロック図であり、ＬＳＩの静止電源電流測定回路の概略構成図を示すものである。
実施の形態３では、被測定ＬＳＩ１１の回路規模およびＭＯＳトランジスタのオフリーク特性等の情報をもとに、あらかじめ求めておいた理論上の静止電源電流値を、さらに計算により電圧値に変換しておき、それを、テスタインターフェースボード１７上に設けた定電圧源３１から出力して、差動回路１６に入力したが、本実施の形態４では、ＬＳＩテスタ１８が持つ電圧印加装置４１を使用し、この電圧印加装置４１から、理論上の静止電源電流値に対応する電圧値を、差動回路１６に印加する。
【００４１】
本実施の形態４においても、実施の形態１と同様の効果をもたらす。
また、本実施の形態４においては、これまでの実施の形態よりも、テスタインターフェースボードの部品点数を削減でき、結果的に、テスタインターフェースボード作成時の容易性の向上および作成コストの低下という効果を得ることができる。
（実施の形態５）
本発明の実施の形態５の半導体検査装置および半導体検査方法を説明する。
【００４２】
図５は本実施の形態５の半導体検査装置の構成を示すブロック図であり、ＬＳＩの静止電源電流測定回路の概略構成図を示すものである。
実施の形態１で説明した構成に対し、本実施の形態５では、差動回路１６の出力電圧値をその電圧値に対応するデジタル値に変換するためのＡ／Ｄ変換回路５２と、Ａ／Ｄ変換回路５２を動作させるためのクロックＣＬＫに適正な遅延を与える遅延回路５１を設け、Ａ／Ｄ変換回路５２から出力されたデジタル値を、ＬＳＩテスタ１８でデジタル的に測定するように構成する。
【００４３】
以上のように構成された本実施の形態５のＬＳＩの静止電源電流測定手法について、その動作を以下に説明する。
実施の形態１で説明した動作に加え、差動回路１６の出力をＡＤ変換回路５２を通すことにより、差動回路１６からの出力電圧値に対応するデジタル値に変換し、その結果をＬＳＩテスタ１８で測定する。
【００４４】
実施の形態１では、差動回路１６の出力電圧をＬＳＩテスタ１８でＤＣ的に測定するのであるが、本実施の形態５においては、Ａ／Ｄ変換回路５２でデジタル値に変換することにより、ＬＳＩテスタ１８ではデジタル値として測定する。
【００４５】
すなわち、本実施の形態５においては、実施の形態１と同様の効果を得られることに加え、さらに、ＬＳＩテスタでファンクションテスト的な測定が可能となるため、検査時間の短縮につながる。
【００４６】
例えば、被測定ＬＳＩ１１の内部論理を固定するテストパターンを変え、複数の内部論理に対し、静止電源電流値を測定する場合においても、検査時間をあまり増加させることなく測定が可能となり、複数の内部論理に対し、静止電源電流測定を実施することで、結果的に、短時間でかつ故障検出率の向上に繋げることができる。
（実施の形態６）
本発明の実施の形態６の半導体検査装置および半導体検査方法を説明する。
【００４７】
図６は本実施の形態６の半導体検査装置の構成を示すブロック図であり、ＬＳＩの静止電源電流測定回路の概略構成図を示すものである。
本実施の形態６では、基本的な動作は、実施の形態５と同様であるが、実施の形態２のように、テスタインターフェースボード１７上に、定電流源６１を設け、これを使用して、被測定ＬＳＩ１１の回路規模およびＭＯＳトランジスタのオフリーク特性等の情報をもとに、あらかじめ求めておいた理論上の静止電源電流値を印加するような構成を持つ。
【００４８】
本実施の形態６においても、実施の形態５と同様の効果をもたらす。
（実施の形態７）
本発明の実施の形態７の半導体検査装置および半導体検査方法を説明する。
【００４９】
図７は本実施の形態７の半導体検査装置の構成を示すブロック図であり、ＬＳＩの静止電源電流測定回路の概略構成図を示すものである。
本実施の形態７では、基本的な動作は実施の形態５と同様であるが、実施の形態３のように、テスタインターフェースボード１７上に、定電圧源７１を設け、これを使用して、被測定ＬＳＩ１１の回路規模およびＭＯＳトランジスタのオフリーク特性等から求めた理論上の静止電源電流値を、さらに計算により電圧値に変換し、その電圧値を差動回路１６に印加する。
【００５０】
本実施の形態７においても、実施の形態５と同様の効果をもたらす。
（実施の形態８）
本発明の実施の形態８の半導体検査装置および半導体検査方法を説明する。
【００５１】
図８は本実施の形態８の半導体検査装置の構成を示すブロック図であり、ＬＳＩの静止電源電流測定回路の概略構成図を示すものである。
本実施の形態８では、基本的な動作は実施の形態５と同様であるが、実施の形態４のように、被測定ＬＳＩ１１の回路規模およびＭＯＳトランジスタのオフリーク特性等から求めた理論上の静止電源電流値を、さらに計算により電圧値に変換し、その電圧値を差動回路１６に印加するために、ＬＳＩテスタ１８が持つ電圧印加装置８１を使用する。
【００５２】
本実施の形態８においても実施の形態５と同様の効果をもたらす。また、本実施の形態においては、これまでの実施の形態よりも、テスタインターフェースボードの部品点数を削減することができ、結果的に、テスタインターフェースボード作成時の容易性の向上および作成コストの低下という効果を得ることができる。
（実施の形態９）
本発明の実施の形態９の半導体検査装置および半導体検査方法を説明する。
【００５３】
図９は本実施の形態９の半導体検査装置の構成を示すブロック図であり、ＬＳＩの静止電源電流測定回路の概略構成図を示すものである。
実施の形態１で説明した構成に対し、本実施の形態９では、差動回路１６の出力電圧に対し、合否判定を行うための判定回路９１を設け、合否判定結果のみを、ＬＳＩテスタ１８で測定するように構成する。
【００５４】
以上のように構成された本実施の形態９のＬＳＩの静止電源電流測定手法について、その動作を以下に説明する。
実施の形態１で説明した動作に加え、差動回路１６の出力に対して、その電圧値が予め設定した規定値の範囲内かを判定回路９１によって判定することにより、被測定ＬＳＩ１１の良品あるいは不良品の合否判定を行い、合否判定信号のみをＬＳＩテスタ１８にて判定する。
【００５５】
すなわち、実施の形態１と同様の効果に加えて、本実施の形態９では、ＬＳＩテスタでは、判定回路が出力する判定結果のみを見るため、複雑な期待値パターンや、ＤＣ的な測定の場合に必要な安定待ち時間等が必要なく、結果的に、テストが容易に行え、さらに検査時間が短縮されるという効果を得ることができる。
（実施の形態１０）
本発明の実施の形態１０の半導体検査装置および半導体検査方法を説明する。
【００５６】
図１０は本実施の形態１０の半導体検査装置の構成を示すブロック図であり、ＬＳＩの静止電源電流測定回路の概略構成図を示すものである。
本実施の形態１０では、基本的な動作は実施の形態９と同様であるが、実施の形態２のように、テスタインターフェースボード１７上に、定電流源１０１を設け、これを使用して、被測定ＬＳＩ１１の回路規模およびＭＯＳトランジスタのオフリーク特性等の情報をもとに、あらかじめ求めておいた理論上の静止電源電流値を、第２の電流電圧変換回路１３に印加するような構成を持つ。
【００５７】
本実施の形態１０においても実施の形態９と同様の効果をもたらす。
（実施の形態１１）
本発明の実施の形態１１の半導体検査装置および半導体検査方法を説明する。
【００５８】
図１１は本実施の形態１１の半導体検査装置の構成を示すブロック図であり、ＬＳＩの静止電源電流測定回路の概略構成図を示すものである。
本実施の形態１１では、基本的な動作は実施の形態９と同様であるが、実施の形態３のように、テスタインターフェースボード１７上に、定電圧源１１１を設け、これを使用して、被測定ＬＳＩ１１の回路規模およびＭＯＳトランジスタのオフリーク特性等から求めた理論上の静止電源電流値を、さらに計算により電圧値に変換し、その電圧値を差動回路１６に印加する。
【００５９】
本実施の形態１１についても実施の形態９と同様の効果をもたらす。
（実施の形態１２）
本発明の実施の形態１２の半導体検査装置および半導体検査方法を説明する。
【００６０】
図１２は本実施の形態１２の半導体検査装置の構成を示すブロック図であり、ＬＳＩの静止電源電流測定回路の概略構成図を示すものである。
本実施の形態１２では、基本的な動作は実施の形態９と同様であるが、実施の形態４のように、被測定ＬＳＩ１１の回路規模およびＭＯＳトランジスタのオフリーク特性等から求めた理論上の静止電源電流値を、さらに計算により電圧値に変換し、その電圧値を差動回路１６印加するために、ＬＳＩテスタ１８が持つ電圧印加装置１２１を使用する。
【００６１】
本実施の形態１２についても実施の形態９と同様の効果をもたらす。また、本実施の形態においては、これまでの実施の形態よりも、テスタインターフェースボードの部品点数を削減するこができ、結果的に、テスタインターフェースボード作成時の容易性の向上および作成コストの低下という効果を得ることができる。
【００６２】
【発明の効果】
以上のように本発明によれば、半導体の微細化および大規模化が進み、定常的に流れる静止電源電流が増加しても、定常的に流れる電流値と実際の測定値との差分を取ることにより、定常電流以外の故障による微小リーク電流を検出し易くし、また、電流値を電圧値に変換することにより、ＬＳＩテスタの電流測定装置の測定レンジによる分解能に影響されることなく、微小リーク電流の検出率を向上させることができる。
【００６３】
そのため、半導体に対する静止電源電流測定による静止電源電流テストにおいて、高い故障検出率を得ることができ、テストパターンで検出不可能な故障を確実に検出することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１の半導体検査装置の構成を示すブロック図
【図２】本発明の実施の形態２の半導体検査装置の構成を示すブロック図
【図３】本発明の実施の形態３の半導体検査装置の構成を示すブロック図
【図４】本発明の実施の形態４の半導体検査装置の構成を示すブロック図
【図５】本発明の実施の形態５の半導体検査装置の構成を示すブロック図
【図６】本発明の実施の形態６の半導体検査装置の構成を示すブロック図
【図７】本発明の実施の形態７の半導体検査装置の構成を示すブロック図
【図８】本発明の実施の形態８の半導体検査装置の構成を示すブロック図
【図９】本発明の実施の形態９の半導体検査装置の構成を示すブロック図
【図１０】本発明の実施の形態１０の半導体検査装置の構成を示すブロック図
【図１１】本発明の実施の形態１１の半導体検査装置の構成を示すブロック図
【図１２】本発明の実施の形態１２の半導体検査装置の構成を示すブロック図
【符号の説明】
１１    被測定ＬＳＩ
１２    電流電圧変換回路
１３    電流電圧変換回路
１４    遅延回路
１５    サンプルホールド回路
１６    差動回路
１７    テスタインターフェースボード
１８    ＬＳＩテスタ
１９    電流印加装置
２１    定電流源
３１    定電圧源
４１    電圧印加装置
５１    遅延回路
５２    Ａ／Ｄ変換回路
６１    定電流源
７１    定電圧源
８１    電圧印加装置
９１    判定回路
１０１    定電流源
１１１    定電圧源
１２１    電圧印加装置
【図１】
2004309362.tif 000003
【図２】
2004309362.tif 000004
【図３】
2004309362.tif 000005
【図４】
2004309362.tif 000006
【図５】
2004309362.tif 000007
【図６】
2004309362.tif 000008
【図７】
2004309362.tif 000009
【図８】
2004309362.tif 000010
【図９】
2004309362.tif 000011
【図１０】
2004309362.tif 000012
【図１１】
2004309362.tif 000013
【図１２】
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