(57)【要約】【課題】  高速の無線通信に適するハイブリット型直列周辺装置インタフェース回路及びそのデータ処理方法を提供する。【解決手段】  本発明の直列周辺装置インタフェース回路は、メディアアクセスコントローラとベースバンドプロセッサ間の直列通信を実行する。直列周辺装置インタフェース回路はソフトウェア制御方式とハードウェア自動制御方式を含むハイブリット型で構成される。したがって、本発明によると、ハードウェア自動制御方式により直列周辺装置インタフェース回路の正確な動作時間が予測可能であり、かつ伝送データに対する伝送速度データと伝送長さデータとを分離してデータフレーム伝送中に伝送速度データを予め伝送することによって、短いインタフレーム時間の間に臨界時点を正確に調節することができる。その結果、無線ＬＡＮ環境での直列周辺装置インタフェースを利用して高速の直列通信を実行することができる。【選択図】      図４
2004260831.tif 000002
【特許請求の範囲】
【請求項１】
マスタとスレイブ間に直列データ通信インタフェースを利用して相互データ通信を実行するデータ伝送装置において、
前記マスタから前記スレイブに伝送する伝送速度データ及び伝送長さデータのうち少なくとも一つを受け入れるデータ入力部と、
前記データ入力部から前記伝送速度データ及び前記伝送長さデータのうち少なくとも一つを受け入れ、前記スレイブに前記伝送速度データ及び前記伝送長さデータのうち少なくとも一つを各々選択的に伝送するようにする第１及び第２イベント信号のうち少なくとも一つの該当信号を受け入れる選択部と、
前記選択部から前記伝送速度データ及び前記伝送長さデータのうち少なくとも一つを受けて、前記スレイブに前記伝送速度データ及び前記伝送長さデータのうち少なくとも一つを伝送するのに用いられる直列データ通信インタフェースを制御するコントローラと、
前記第１及び第２イベント信号のうち少なくとも一つの該当信号の活性化に応答して、前記伝送速度データ及び前記伝送長さデータのうち少なくとも一つの伝送臨界時点を自動に制御する制御部とを含むことを特徴とするデータ伝送装置。
【請求項２】
前記制御部は前記スレイブがウォーミングアップする区間の間に前記伝送臨界時点を自動に制御することを特徴とする請求項１に記載のデータ伝送装置。
【請求項３】
前記データ入力部は、
前記伝送速度データを受け入れる第１データ入力部と、
前記伝送長さデータを受け入れる第２データ入力部とを含み、
前記第１及び第２データ入力部は前記第１及び第２イベント信号のうち少なくとも一つの前記該当信号に対応して前記選択部に前記伝送速度データ及び前記伝送長さデータのうち少なくとも一つを伝送するように前記制御部の制御を受けることを特徴とする請求項１に記載のデータ伝送装置。
【請求項４】
前記選択部はマルチプレクサを具備することを特徴とする請求項２に記載のデータ伝送装置。
【請求項５】
前記コントローラは、
直列データ通信インタフェースのための情報を設定する多数のフラグを具備する制御レジスタと、
前記伝送速度データと前記伝送長さデータとを連続して伝送する場合に、前記制御部の制御を受けて前記スレイブと連係動作がなされるように、前記データ間の適切な持続時間を設定するためのタイマと、
前記制御部の制御を受けて前記伝送長さデータを前記スレイブと交換性の伝送長さのデータに変換するデータ変換部とを具備することを特徴とする請求項１に記載のデータ伝送装置。
【請求項６】
前記データ変換部はデータ量を時間単位のデータに変換することを特徴とする請求項５に記載のデータ伝送装置。
【請求項７】
前記第１及び第２イベント信号は前記外部メモリ装置に貯蔵されたファームウエアより発生されることを特徴とする請求項１に記載のデータ伝送装置。
【請求項８】
データが前記スレイブから受信されれば、前記第１及び第２イベント信号は前記ファームウエアが前記フレームのヘッダから伝送されたフレームに対する応答フレームを伝送する必要があるか否かを判別、または、前記ファームウエア使用者の要求によって発生するか否かを示すことを特徴とする請求項７に記載のデータ伝送装置。
【請求項９】
前記伝送速度データと前記伝送長さデータとを連続して伝送する場合に、前記制御部は、前記伝送速度データを前記伝送データのフレーム伝送中に伝送するように動作することを特徴とする請求項１に記載のデータ伝送装置。
【請求項１０】
前記伝送速度データが前記伝送データのフレーム伝送中に伝送する時に、前記制御部は、以前の伝送されたフレームの伝送速度と同一の伝送速度データで前記伝送制御データが設定されるように動作することを特徴とする請求項９に記載のデータ伝送装置。
【請求項１１】
前記制御部は有限状態マシーンを具備することを特徴とする請求項１に記載のデータ伝送装置。
【請求項１２】
前記制御部は、
前記第１及び第２イベント信号が全部発生されれば、前記伝送速度データと前記伝送長さデータを前記スレイブに連続して伝送するように制御する第１の制御状態と、
前記第１及び第２イベント信号のうちいずれか一つのみ発生されれば、該当イベント信号に応答して、前記伝送速度データと前記伝送長さデータのうちいずれか一つのみ前記スレイブに伝送するように制御する第２または第３の制御状態とを含むことを特徴とする請求項１１に記載のデータ伝送装置。
【請求項１３】
前記第１の制御状態は、
前記伝送速度データと前記伝送長さデータとを連続して伝送する場合に、前記スレイブの選択信号は前記スレイブとともに連係動作で持続時間の間に活性化させることを特徴とする請求項１２に記載のデータ伝送装置。
【請求項１４】
前記第３の制御状態は、
前記伝送長さデータが伝送されると、前記伝送長さデータをバイト単位のデータからマイクロセカンド単位のデータに変換することを特徴とする請求項１２に記載のデータ伝送装置。
【請求項１５】
前記制御部は、
前記臨界時点を調節するためフレーム伝送データの前記伝送が完了するように、ポーリングするソフトウェアを含むことを特徴とする請求項１に記載のデータ伝送装置。
【請求項１６】
前記データ伝送装置は無線ＬＡＮ用電子装置に提供されることを特徴とする請求項１に記載のデータ伝送装置。
【請求項１７】
スレイブからマスタにデータ伝送のための直列データ伝送方法において、
前記マスタから前記スレイブに伝送するデータフレームの伝送速度データ及び伝送長さデータのうち少なくとも一つを伝送する必要があるか否かを判別する段階と、
前記伝送速度データ及び前記伝送長さデータを各々伝送するための第１及び第２イベント信号のうち少なくとも一つの該当信号を発生する段階と、
前記伝送速度データを前記スレイブに適するフォーマットに変換する段階と、
前記第１イベント信号に応答して前記データフレーム伝送中に、前記スレイブに変換された伝送速度データを伝送する段階と、
前記伝送長さデータを前記スレイブに適するフォーマットに変換する段階と、
前記第２イベント信号に応答して前記データフレームと次のデータフレームとの間の時間間隔の間に前記スレイブに前記変換された伝送長さデータを伝送する段階とを含むことを特徴とする直列データ伝送装置のデータ伝送方法。
【請求項１８】
前記データフレームと前記次のフレームとの間の時間間隔の間に前記スレイブはウォーミングアップする区間内にあることを特徴とする請求項１７に記載の直列データ伝送装置のデータ伝送方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はデータ伝送装置に関するものであり、さらに具体的には、無線通信に適するハイブリット（ｈｙｂｒｉｄ）型の直列データ伝送装置及びその方法に関するものである。
【０００２】
また、本発明は直列周辺装置インタフェース（Ｓｅｒｉａｌ  Ｐｅｒｉｐｈｅｒａｌ  Ｉｎｔｅｒｆａｃｅ：ＳＰＩ）に関するものであり、さらに具体的には、無線ＬＡＮ（Ｗｉｒｅｌｅｓｓ  ＬＡＮ）環境下でのデータ伝送時、臨界時点調節のためのハイブリット型直列周辺装置インタフェース回路及びそのデータ処理方法に関するものである。
【背景技術】
【０００３】
メディアアクセスコントローラ（Ｍｅｄｉａ  Ａｃｃｅｓｓ  Ｃｏｎｔｒｏｌｌｅｒ：ＭＡＣ）とベースバンドプロセッサ（ＢａｓｅＢａｎｄ  ｐｒｏｃｅｓｓｏｒ：ＢＢＰ）は相互データ通信のために直列周辺装置インタフェース（ＳＰＩ）を具備し、情報の要請、伝送及び受信確認などの信号を授受するハンドシェイキング（ｈａｎｄｓｈａｋｉｎｇ）方式を利用して相互データ通信を実行する。
【０００４】
一般的に、直列周辺装置インタフェース（ＳＰＩ）は同期式直列通信方式で、低速の制御が必要な電子装置に使用するのに適する通信プロトコルである。また、前記ＳＰＩは低速の通信に利用されるので、これら電子装置はソフトウェア制御方式を利用して直列周辺装置インタフェースを制御する。
【０００５】
しかし、無線ＬＡＮ（ＷＬＡＮ）環境のように、高速通信が必要なシステム間に直列周辺装置インタフェース（ＳＰＩ）を利用して通信を実行する場合は、従来のソフトウェア制御方式のみで処理してデータ伝送時、フレーム間の臨界時点（ｃｒｉｔｉｃａｌ  ｔｉｍｉｎｇ）を正確に合わせないことによって、通信障害が発生する。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、上述の問題点を解決し、高速の無線通信に適する直列データ伝送装置を提供することにある。
【０００７】
本発明の他の目的は、上述の問題点を解決し、高速の無線通信に適する直列データ伝送装置のデータ伝送方法を実現することにある。
【０００８】
本発明のさらに他の目的は、上述の問題点を解決し、高速の無線通信に適する直列周辺装置インタフェース回路を具備するメディアアクセスコントローラ及びその制御方法を提供することにある。
【課題を解決するための手段】
【０００９】
上述の目的を達成するために本発明のデータ伝送装置は、マスタとスレイブ間に直列データ通信インタフェースを利用して相互データ通信を実行するデータ伝送装置において、
前記マスタから前記スレイブに伝送する伝送速度データ及び伝送長さデータのうち少なくとも一つを受け入れるデータ入力部と、前記データ入力部から前記伝送速度データ及び前記伝送長さデータのうち少なくとも一つを受け入れ、前記スレイブに前記伝送速度データ及び前記伝送長さデータのうち少なくとも一つを各々選択的に伝送するようにする第１及び第２イベント信号のうち少なくとも一つの該当信号を受け入れる選択部と、前記選択部から前記伝送速度データ及び前記伝送長さデータのうち少なくとも一つを受けて、前記スレイブに前記伝送速度データ及び前記伝送長さデータのうち少なくとも一つを伝送するのに用いられる直列データ通信インタフェースを制御するコントローラと、前記第１及び第２イベント信号のうち少なくとも一つの該当信号の活性化に応答して、前記伝送速度データ及び前記伝送長さデータのうち少なくとも一つの伝送臨界時点を自動に制御する制御部とを含むことを特徴とする。
【００１０】
好ましい形態として、前記制御部は前記スレイブがウォーミングアップする区間の間に前記伝送臨界時点を自動に制御する。
【００１１】
好ましい形態として、前記データ入力部は、前記伝送速度データを受け入れる第１データ入力部と、前記伝送長さデータを受け入れる第２データ入力部とを含み、前記第１及び第２データ入力部は前記第１及び第２イベント信号のうち少なくとも一つの前記該当信号に対応して前記選択部に前記伝送速度データ及び前記伝送長さデータのうち少なくとも一つを伝送するように前記制御部の制御を受ける。
【００１２】
好ましい形態として、前記選択部はマルチプレクサを具備する。
【００１３】
好ましい形態として、前記コントローラは、直列データ通信インタフェースのための情報を設定する多数のフラグを具備する制御レジスタと、前記伝送速度データと前記伝送長さデータとを連続して伝送する場合に、前記制御部の制御を受けて前記スレイブと連係動作がなされるように、前記データ間の適切な持続時間を設定するためのタイマと、前記制御部の制御を受けて前記伝送長さデータを前記スレイブと交換性の伝送長さのデータに変換するデータ変換部とを具備する。
【００１４】
好ましい形態として、前記データ変換部はデータ量を時間単位のデータに変換する。
【００１５】
好ましい形態として、前記第１及び第２イベント信号は前記外部メモリ装置に貯蔵されたファームウエアより発生される。
【００１６】
好ましい形態として、データが前記スレイブから受信されれば、前記第１及び第２イベント信号は前記ファームウエアが前記フレームのヘッダから伝送されたフレームに対する応答フレームを伝送する必要があるか否かを判別、または、前記ファームウエア使用者の要求によって発生するか否かを示す。
【００１７】
好ましい形態として、前記伝送速度データと前記伝送長さデータとを連続して伝送する場合に、前記制御部は、前記伝送速度データを前記伝送データのフレーム伝送中に伝送するように動作する。
【００１８】
好ましい形態として、前記伝送速度データが前記伝送データのフレーム伝送中に伝送する時に、前記制御部は、以前の伝送されたフレームの伝送速度と同一の伝送速度データで前記伝送制御データが設定されるように動作する。
【００１９】
好ましい形態として、前記制御部は有限状態マシーンを具備する。
【００２０】
好ましい形態として、前記制御部は、前記第１及び第２イベント信号が全部発生されれば、前記伝送速度データと前記伝送長さデータを前記スレイブに連続して伝送するように制御する第１の制御状態と、前記第１及び第２イベント信号のうちいずれか一つのみ発生されれば、該当イベント信号に応答して、前記伝送速度データと前記伝送長さデータのうちいずれか一つのみ前記スレイブに伝送するように制御する第２または第３の制御状態とを含む。
【００２１】
好ましい形態として、前記第１の制御状態は、前記伝送速度データと前記伝送長さデータとを連続して伝送する場合に、前記スレイブの選択信号は前記スレイブとともに連係動作で持続時間の間に活性化させる。
【００２２】
好ましい形態として、前記第３の制御状態は、前記伝送長さデータが伝送されると、前記伝送長さデータをバイト単位のデータからマイクロセカンド単位のデータに変換する。
【００２３】
好ましい形態として、前記制御部は、前記臨界時点を調節するためフレーム伝送データの前記伝送が完了するように、ポーリングするソフトウェアを含む。
【００２４】
好ましい形態として、前記データ伝送装置は無線ＬＡＮ用電子装置に提供される。
【００２５】
本発明の直列データ伝送装置のデータ伝送方法は、スレイブからマスタにデータ伝送のための直列データ伝送方法において、前記マスタから前記スレイブに伝送するデータフレームの伝送速度データ及び伝送長さデータのうち少なくとも一つを伝送する必要があるか否かを判別する段階と、前記伝送速度データ及び前記伝送長さデータを各々伝送するための第１及び第２イベント信号のうち少なくとも一つの該当信号を発生する段階と、前記伝送速度データを前記スレイブに適するフォーマットに変換する段階と、前記第１イベント信号に応答して前記データフレーム伝送中に、前記スレイブに変換された伝送速度データを伝送する段階と、前記伝送長さデータを前記スレイブに適するフォーマットに変換する段階と、前記第２イベント信号に応答して前記データフレームと次のデータフレームとの間の時間間隔の間に前記スレイブに前記変換された伝送長さデータを伝送する段階とを含む。
【００２６】
好ましい形態として、前記データフレームと前記次のフレームとの間の時間間隔の間に前記スレイブはウォーミングアップする区間内にある。
【００２７】
したがって、本発明によるとハイブリット型データ伝送装置は、基本的にはソフトウェア制御方式により動作するように準備状態にあって、無線ＬＡＮファームウエアによりベースバンドプロセッサに伝送データの伝送速度データと伝送長さデータを書き込む少なくとも一つのイベント信号が入力されれば、有限状態マシーンの動作手順に従ってハードウェア自動制御方式で動作する。この時に、伝送速度データと伝送長さデータを全部伝送時にこれらを分離し、伝送速度データはデータフレーム伝送中に予め伝送するセットアヘッド（Ｓｅｔ−ａｈｅａｄ）機能を利用する。
【発明の効果】
【００２８】
無線ＬＡＮ環境での直列データ通信インタフェースを利用したデータ伝送時、伝送速度データはデータ伝送中に予め伝送することにより、フレーム間の臨界時点を正確に調節することができる。
【００２９】
直列データ伝送装置をソフトウェア制御方式及びハードウェア自動制御方式のハイブリット型に具備することにより、ハードウェア自動制御方式によってデータ伝送装置の正確な動作時間が予測可能になり、しかも伝送速度データと伝送長さデータ伝送時、データフレーム伝送中に予め伝送速度データを伝送することによって、短いインタフレーム時間の間に臨界時点を正確に調節することができる。その結果、無線ＬＡＮ環境での直列周辺装置インタフェースを利用して高速の直列通信を行なうことができる。
【発明を実施するための最良の形態】
【００３０】
以下、本発明の実施の形態を添付の図面に基づいて詳細に説明する。
【００３１】
図１は本発明による無線ＬＡＮ用電子装置の一部の構成を示したブロック図である。
【００３２】
図１を参照すると、前記電子装置１０はメディアアクセスコントローラ（Ｍｅｄｉａ  Ａｃｃｅｓｓ  Ｃｏｎｔｒｏｌｌｅｒ：ＭＡＣ）２０とベースバンドプロセッサ（ＢａｓｅＢａｎｄ  Ｐｒｏｃｅｓｓｏｒ：ＢＢＰ）３０及び外部メモリ装置（Ｅｘｔｅｒｎａｌ  Ｍｅｍｏｒｙ）４０を含む。前記電子装置１０は高速の無線ＬＡＮプロトコルを利用してデータ通信を実行する例をあげると、ＰＤＡなどのモバイル装置と、無線ＬＡＮ用ネットワークカード及び外装型モデムなどのようなボックス型アプリケーションなどがある。
【００３３】
前記メディアアクセスコントローラ（ＭＡＣ）２０は無線ＬＡＮ用データ通信に適するデバイスとして、新規な直列周辺装置インタフェース（Ｓｅｒｉａｌ  Ｐｅｒｒｉｐｈｅｒａｌ  Ｉｎｔｅｒｆａｃｅ：ＳＰＩ）回路１００を具備する。
【００３４】
前記ベースバンドプロセッサ（ＢＢＰ）３０は例えば、前記電子装置１０のＲＦ／ＩＦトランシーバ（図示しない）と前記メディアアクセスコントローラ２０との間に具備されて送受信されるデータを変復調して出力する。
【００３５】
また、前記外部メモリ装置４０は前記メディアアクセスコントローラ（ＭＡＣ）２０の外部に具備され、前記電子装置１０の用途に従うファームウエア（Ｆｉｒｍｗａｒｅ）、オペレーティングシステム（ＯＳ）及び応用プログラムなどのソフトウェアを貯蔵する。
【００３６】
したがって、前記メディアアクセスコントローラ（ＭＡＣ）２０は無線ＬＡＮ（ＷＬＡＮ）環境でベースバンドプロセッサ（ＢＢＰ）３０と相互にデータ及び制御信号を伝送するためのデータパス（Ｄａｔａ  Ｐａｔｈ）及び制御信号パス（Ｃｏｎｔｒｏｌ  Ｐａｔｈ）を具備する。また、前記メディアアクセスコントローラ（ＭＡＣ）２０は外部メモリ装置４０に貯蔵されたデータ及び制御信号を受け入れて前記電子装置１０のファームウェア、オペレーティングシステム（ＯＳ）及び／または応用プログラムなどの処理手順に対応する制御動作を実行する。
【００３７】
前記データパスは前記メディアアクセスコントローラ（ＭＡＣ）２０と前記ベースバンドプロセッサ（ＢＢＰ）３０間のデータ伝送経路として、データ伝送量に従ってビット直列（ｂｉｔ−ｓｅｒｉａｌ）方式またはバイト並列（ｂｙｔｅ−ｐａｒａｌｌｅｌ）方式などに区分される。前記制御信号パスはベースバンドプロセッサ（ＢＢＰ）３０に具備されるレジスタ（図示しない）に対して読み出し、書き込むための経路として、直列周辺装置インタフェース（ＳＰＩ）やＩＯＭ−２インタフェース（ＩＳＤＮ  Ｏｒｉｅｎｔｅｄ  Ｍｏｄｕｌａｒ  Ｉｎｔｅｒｆａｃｅ）またはメモリコントローラインタフェースなどを使用する。ところで、制御信号パスを通じて伝送される情報は一般的にレジスタの初期化や現在状態を点検する情報であるが、必要によって、毎情報データごとに伝達しなければならない情報が含まれる。このような情報としては、伝送するフレームの伝送速度データ（ＴＸ  Ｒａｔｅ）と伝送データの伝送長さデータ（ＴＸ  Ｌｅｎｇｔｈ）などがある。
【００３８】
前記直列周辺装置インタフェース（ＳＰＩ）回路１００は本発明によるソフトウェア制御方式及びハードウェア自動制御方式で処理するハイブリット型インタフェース装置である。前記ＳＰＩ回路１００は無線ＬＡＮ環境で伝送されるフレーム間の臨界時点を正確に調節するためにハードウェア自動制御方式で制御する。
【００３９】
無線ＬＡＮ環境でのフレーム伝送は有線ＬＡＮ環境と対比してチャンネル特性がよくなくて、毎フレームごとに受信確認用承認（ａｃｋｎｏｗｌｅｄｇｍｅｎｔ：ＡＣＫ）フレームを伝送しなければならない。すなわち、受信側ステーション（ｓｔａｔｉｏｎ：ＳＴＡ）はデータが正常的に受信されれば、承認（ＡＣＫ）フレームを送信側ステーション（ＳＴＡ）に伝送して受信状態が正常であるか否かを知らせる。
【００４０】
ところで、無線ＬＡＮ環境でデータ受信の後に、承認（ＡＣＫ）フレームを伝送するのに使用される時間の間隔（ｔｉｍｅ  ｉｎｔｅｒｖａｌ）はＳＩＦＳ（Ｓｈｏｒｔ  Ｉｎｔｅｒ−Ｆｒａｍｅ  Ｓｐａｃｅ）として非常に短い間隔である。時間間隔はインタフレームスペーサ（Ｉｎｔｅｒ−Ｆｒａｍｅ  Ｓｐａｃｅ：ＩＦＳ）という伝送されるフレームの間の時間間隔であり、優先順位によってフレーム間隔や再伝送間隔などと差を置いて制御される。ＳＩＦＳは承認（ＡＣＫ）フレーム、ＣＴＳ（Ｃｌｅａｒ  Ｔｏ  Ｓｅｎｄ）フレーム及びセグメントされたデータフレームのバースト（ｂｕｒｓｔ）伝送などの動作に対応して即刻の応答をするために使用される。
【００４１】
したがって、図２に示したように、ＳＩＦＳの短い間隔内に伝送データの伝送速度データ（ＴＸ  Ｒａｔｅ）と伝送長さデータ（ＴＸ  Ｌｅｎｇｔｈ）を伝達し、バースバンドプロセッサをウォーミングアップ（Ｗａｒｍ−ｕｐ）させる動作は非常に調節が難しくてベースバンドプロセッサのウォーミングアップタイミング（ＢＢＰ  Ｗａｒｍ−ｕｐ）が臨界時点を過ぎる場合が頻繁である。特に、ソフトウェア制御方式の直列周辺装置インタフェース（ＳＰＩ）を利用してデータフレーム（ＤＡＴＡ  Ｆｒａｍｅ）と承認フレーム（ＡＣＫ  Ｆｒａｍｅ）との間のＳＩＦＳの間に、伝送データの伝送速度データ（ＴＸ  Ｒａｔｅ）と伝送長さデータ（ＴＸ  Ｌｅｎｇｔｈ）を伝達し、ベースバンドプロセッサをウォーミングアップ（ＢＢＰ  Ｗａｒｍ−ｕｐ）する場合には、ＳＩＦＳの臨界時間（Ｃｒｉｔｉｃａｌ  Ｔｉｍｅ）に正確に間に合うことができない。
【００４２】
その理由は、ソフトウェア制御方式のＳＰＩはデータの送受信動作時、ソフトウェアがポーリング（ｐｏｌｌｉｎｇ）する方式で毎動作を制御し、ソフトウェア制御方式は動作時間に対する予測が正確ではないだけではなく、一般的に、多くの時間が所要される。また、ＳＰＩは低速の通信に適するインタフェースとして開発されて、ＳＰＩ自体の伝送速度が低いためである。
【００４３】
したがって、本発明のハイブリット型ＳＰＩ回路は上述の問題点を解決するために次の二つの機能を具備する。
【００４４】
第１は、伝送データの伝送長さデータと伝送速度データを制御する部分はハードウェア的に自動制御する。すなわち、既存のソフトウェアが制御する部分を有限状態マシーンで自動制御することによって、時間予測が正確ではない点を解決することができる。
【００４５】
第２は、たとえハードウェア的に制御しても、ＳＰＩ自体の速度が遅くて、データフレーム送信の後に、伝送するデータの伝送長さデータと伝送速度データを伝送することはフレーム間の臨界時点に正確に間に合うことができない。したがって、図３に示すように、伝送データの伝送長さデータと速度データを分離して伝送速度データはデータ伝送中に予め伝送する方式（以下‘セットアヘッド（Ｓｅｔ−ａｈｅａｄ）’機能という）を使用する。この時に、セットアヘッド機能は予め伝送する伝送データの伝送速度データをすぐ直前送信フレームの伝送速度データと同一の速度データを使用することによって、通信チャンネルを十分に活用することができる。
【００４６】
具体的に、図４は図１に示した直列周辺装置インタフェース回路１００の詳細な構成を示すブロック図である。
【００４７】
図４を参照すると、前記ＳＰＩ回路１００は新規なＳＰＩコントローラ１０２と、有限状態マシーン（Ｆｉｎｉｔｅ  Ｓｔａｔｅ Ｍａｃｈｉｎｅ：ＦＳＭ）１３０と、第１及び第２データ入力部１１２、１１４及びマルチプレクサ１１０を含む。さらに、ＳＰＩ回路１００は送受信データバッフア１１６、１１８と、データシフト１２２及びクロック発生部１２０を含む。
【００４８】
前記ＳＰＩ回路１００はＳＰＩの典型的なソフトウェア制御方式で必要な基本入出力信号例えば、ソフトウェア制御信号Ｃｏｎｔｒｏｌ＿ＳＷ、ＳＰＩクロック信号ＳＰＩＣＬＫ、ＭＩＳＯ（Ｍａｓｔｅｒ  Ｉｎ  Ｓｌａｖｅ  Ｏｕｔ）、ＭＯＳＩ（Ｍａｓｔｅｒ  Ｏｕｔ  Ｓｌａｖｅ  Ｉｎ）及びＳＰＩチップ選択信号ＳＰＩＣＳなどを含む。例えば、ＳＰＩ回路１００はマスタであるメディアアクセスコントローラ２０と、スレイブであるベースバンドプロセッサ３０間のデータ通信時、ＳＰＩクロック信号ＳＰＩＣＬＫがマスタモードでは出力用クロック信号で、スレイブモードでは入力用クロック信号で動作される。
【００４９】
また、前記ＳＰＩ回路１００は本発明によるハードウェア自動制御方式によって動作するため、基本的に必要な上述の入出力信号の以外にも外部メモリ装置４０に貯蔵された無線ＬＡＮファームウエアから伝送速度データと、伝送データの長さデータを伝送する第１及び第２データ信号（ＴＸ  Ｒａｔｅ、Ｔｘ  Ｌｅｎｇｔｈ）と、この第１及び第２データ信号をベースバンドプロセッサ３０に伝送する第１及び第２イベント信号ＥＳ＿ＴＸＲａｔｅ、ＥＳ＿ＴＸＬｅｎｇｔｈを含む。
【００５０】
前記第１データ入力部１１２は外部メモリ装置４０から伝送データの伝送速度データＴＸ  Ｒａｔｅを受けて貯蔵し、伝送速度データＴＸ  Ｒａｔｅを伝送するための第１イベント信号ＥＳ＿ＴＸＲａｔｅが発生されれば、前記有限状態マシーン１３０の制御を受けて前記マルチプレクサ１１０に出力する。
【００５１】
前記第２データ入力部１１４は外部メモリ装置４０から伝送データの伝送長さデータＴＸ  Ｌｅｎｇｔｈを受けて貯蔵し、長さデータＴＸ  Ｌｅｎｇｔｈを伝送するための第２イベント信号ＥＳ＿ＴＸＬｅｎｇｔｈが発生されれば、前記有限状態マシーン１３０の制御を受けて前記マルチプレクサ１１０に出力する。
【００５２】
前記マルチプレクサ１１０はファームウエアから第１及び第２イベント信号ＥＳ＿ＴＸＲａｔｅ、ＥＳ＿ＴＸＬｅｎｇｔｈを受けてソフトウェア制御信号Ｃｏｎｔｒｏｌ＿ＳＷと、第１及び第２データＴＸ  Ｒａｔｅ、ＴＸ  Ｌｅｎｇｔｈのうち該当イベント信号に対応するデータを前記ＳＰＩコントローラ１０２に出力する。
【００５３】
前記ＳＰＩコントローラ１０２は内部に制御レジスタ１０４と、タイマ１０６及びデータ変換部１０８を具備する。前記制御レジスタ１０４はＳＰＩイネーブル、ＳＰＩマスタ／スレイブモード選択、クロック極性（ｐｏｌａｒｉｔｙ）、クロック位相（ｐｈａｓｅ）、クロック速度、インタラプトイネーブル、伝送終了などの値を設定するフラグを具備する。前記タイマ１０６は伝送されるフレーム間の適切な遅延区間を設定するために時間を計算する。したがって、伝送速度データＴＸ  Ｒａｔｅと伝送データの伝送長さデータＴＸ  Ｌｅｎｇｔｈを連続して伝送する場合は、伝送速度データＴＸ  Ｒａｔｅと伝送データの伝送長さデータＴＸ  Ｌｅｎｇｔｈの伝送の間にＳＰＩチップ選択信号ＳＰＩＣＳを一定の時間ロジックハイレベルに維持しなければならないので、タイマ１０６を利用してベースバンドプロセッサ３０と連係動作がなされるように遅延区間を設定する。前記データ変換部１０８はデータ量を時間単位に変換、すなわち、バイト単位の伝送長さデータＴＸ  Ｌｅｎｇｔｈをマイクロセカンド（ｍｉｃｒｏｓｅｃｏｎｄ）単位にデータ変換する。
【００５４】
前記有限状態マシーン１３０はハードウェア自動制御方式において具備され、本発明によって実現されるセットアヘッド（Ｓｅｔ−ａｈｅａｄ）機能を処理する。有限状態マシーン１３０の制御動作に対しては次に図５を参照して具体的に説明する。
【００５５】
前記受信データバッファ１１６は前記ベースバンドプロセッサ３０から伝送されたデータを前記データシフト１２２を通じて受けて、前記ＳＰＩコントローラ１０２に出力する。
【００５６】
前記送信データバッフア１１８は前記ＳＰＩコントローラ１０２から伝送するデータを受けて前記データシフト１２２に出力する。
【００５７】
前記クロック発生部１２０は前記ＳＰＩコントローラ１０２の制御を受けてＳＰＩデータ伝送のための同期信号であるＳＰＩクロック信号ＳＰＩＣＬＫを発生する。
【００５８】
前記データシフト１２２は前記ベースバンドプロセッサ３０から伝送されたデータを直列に受けて、これをシフトして前記受信データバッファ１１６に出力し、前記送信データバッファ１１８から伝送するデータを直列に受けてシフトして前記ベースバンドプロセッサ３０に伝送する。
【００５９】
したがって、前記ＳＰＩ回路１００は前記ＳＰＩコントローラ１０２の制御レジスタ１０４にデータ値が書き込まれると、クロック発生部１２０からＳＰＩクロック信号ＳＰＩＣＬＫを発生してデータシフト１２２を通じてＭＯＳＩ端子にデータが出力されて、ベースバンドプロセッサ３０に伝送される。一つのバイトが全部シフトされた後に、クロック発生部１２０は動作を停止し、制御レジスタ１０４の伝送終了フラグがセットされる。
【００６０】
また、前記ＳＰＩ回路１００はフレーム受信時、ファームウエアがフレームヘッド（ｈｅａｄｅｒ）に対して応答する必要があるか否かを判別して、イベント信号ＥＳ＿ＴＸＲａｔｅ、ＥＳ＿ＴＸＬｅｎｇｔｈを発生させると、受信フレームのフレーム種類をデコーディングして、セットアヘッド（Ｓｅｔ−ａｈｅａｄ）機能を実行する。それだけではなく、フレーム伝送などのように、使用者の要求によるイベントが発生されれば、ファームウエアはこれを判別してイベント信号ＥＳ＿ＴＸＲａｔｅ、ＥＳ＿ＴＸＬｅｎｇｔｈを発生し、これに応答して前記ＳＰＩ回路１００は該当イベント信号による制御動作を実行する。
【００６１】
上述のように、本発明で提案するハイブリット型ＳＰＩ回路１００は二つの方式すなわち、ソフトウェア制御方式と、ハードウェア自動制御方式により動作される。
【００６２】
まず、一般的に使用されるソフトウェア制御方式によりハイブリット型ＳＰＩが動作する場合には既存ＳＰＩ回路と同一に動作する。
【００６３】
すなわち、ソフトウェア制御方式によるＳＰＩ回路１００の直列通信制御手順はＳＰＩチップ選択信号ＳＰＩＣＳをロジックロー（ｌｏｗ）レベルに活性化させる。ＳＰＩコントローラ１０２の制御レジスタ１０４を設定する。これはＳＰＩチップ選択信号ＳＰＩＣＳをロジックローレベルに活性化させて、直列通信を実行するスレイブを決め、制御レジスタ１０４を設定することによって、ＳＰＩクロック信号ＳＰＩＣＳの極性、位相などの特性と、送受信するデータ量などを決める。
【００６４】
次に、送信データバッファ１１８に伝送するデータを書き込み、データシフト１２２を通じてベースバンドプロセッサ３０とＳＰＩ直列通信を実行する。送信データバッファ１１８に伝送するデータを書き込むと、ハイブリット型ＳＰＩ回路１００はマスタとして動作し、スレイブであるベースバンドプロセッサ３０とＳＰＩクロック信号ＳＰＩＣＳに同期して直列通信を実行する。
【００６５】
最後に、データ伝送が完了する時点で、ＳＰＩチップ選択信号ＳＰＩＣＳをロジックハイレベルに非活性化させて伝送を完了させる。しかし、ソフトウェア制御方式のＳＰＩは正確な動作時間を予測することが難しく、完了する時点を分かるためにハードウェアインタラプトを使用、またはソフトウェアポーリング方式で常に伝送が完了したか否かをチェックしなければならない。
【００６６】
一方、ハードウェア自動制御方式でハイブリット型ＳＰＩ回路１００が動作する場合には、無線ＬＡＮファームウエアがベースバンドプロセッサ３０に伝送するデータの長さデータＴＸ  Ｌｅｎｇｔｈと伝送速度データＴＸ  Ｒａｔｅを書き込むための第１及び／または第２イベント信号ＥＳ＿ＴＸＲａｔｅ及び／またはＥＳ＿ＴＸＬｅｎｇｔｈを受けてベースバンドプロセッサ３０と直列通信を実行する。
【００６７】
また、ハイブリッド型ＳＰＩ回路１００がソフトウェア制御方式で動作するか、ハードウェア自動制御方式で動作するかを判別してハードウェア自動制御方式で動作する場合は、ＳＰＩクロック信号ＳＰＩＣＬＫの特性と伝送するデータの長さなどを決める内部制御レジスタ１０４に設定された値に対応して伝送するデータをベースバンドプロセッサ３０に適するベースバンドデータに再構成して伝送する。
【００６８】
したがって、ハイブリット型ＳＰＩ回路１００は基本的にはソフトウェア制御方式により動作する準備状態にあって、無線ＬＡＮファームウエアによりベースバンドプロセッサ３０に伝送データの長さデータＴＸ  Ｌｅｎｇｔｈまたは伝送速度データＴＸ  Ｒａｔｅを書き込む少なくとも一つのイベント信号ＥＳ＿ＴＸＲａｔｅ、ＥＳ＿ＴＸＬｅｎｇｔｈが入力されれば、有限状態マシーン１３０の動作手順に従ってハードウェア自動制御方式で動作する。
【００６９】
上述のように、無線ＬＡＮ環境でベースバンドプロセッサをウォーミングアップするためのＳＰＩの動作が臨界時点に置かれれば、正確な動作時間を予測して臨界時点を満足させるために、ハードウェア自動制御方式によっても動作するハイブリット型ＳＰＩを実現することによって、フレーム間の臨界時点を正確に調節することができる。
【００７０】
続いて、図５は図４に示した有限状態マシーン１３０のハードウェア自動制御方式を処理するための状態図である。
【００７１】
図５を参照すると、前記有限状態マシーン１３０は待機状態で伝送データの長さデータ（ＴＸ  Ｌｅｎｇｔｈ）と伝送速度データ（ＴＸ  Ｒａｔｅ）を伝送するためのイベント信号（ＥＳ＿ＴＸＲａｔｅ、ＥＳ＿ＴＸＬｅｎｇｔｈ）が少なくとも一つ発生されれば、該当イベント信号に応答して二つのデータを連続して、または二つのうち一つのみをベースバンドプロセッサ３０に伝送する。
【００７２】
すなわち、待機状態Ｓ０で、伝送速度データ（ＴＸ  Ｒａｔｅ）と伝送データの伝送長さデータ（ＴＸ  Ｌｅｎｇｔｈ）を全部伝送するか、伝送速度データ（ＴＸ  Ｒａｔｅ）のみを伝送するために状態Ｓ１に状態変換される。
【００７３】
状態Ｓ１で、伝送速度データ（ＴＸ  Ｒａｔｅ）をベースバンドプロセッサ３０に伝送するために、ＳＰＩチップ選択信号ＳＰＩＣＳを活性化させる。状態Ｓ２で、制御レジスタ１０４の値を設定し、状態Ｓ３に変換する。状態Ｓ３では、伝送するデータをベースバンドプロセッサ３０と直列通信を実行することができるように再構成する。この間に、ラッチ信号１３１ａは前記有限状態マシーン１３０により発生し、現在前記第１データ入力部１１２に貯蔵された前記伝送速度データＴｘＲａｔｅをラッチするために前記第１データ入力部１１２に提供される。また、この間に、前記マルチプレクサ選択信号は前記有限状態マシーン１３０により設定されて、前記マルチプレクサ１１０は前記第１データ入力部から出力されるデータを選択する。
【００７４】
この時に、伝送速度データ（ＴＸ  Ｒａｔｅ）は図６に示したように、ベースバンドプロセッサ３０との直列通信プロトコルに従って再構成される。伝送速度データ（ＴＸ  Ｒａｔｅ）はＭＯＳＩを通じて出力され、ＭＯＳＩ構成値のうちチップアドレス、書き込み／読み出し（Ｒ／Ｗ）、自動増加（Ａｕｔｏ Ｉｎｃｒｅｍｅｎｔ：ＡＩ）、メモリアドレスポインタ（Ｍｅｍｏｒｙ  Ａｄｄｒｅｓｓ  Ｐｏｉｎｔｅｒ：ＭＡＰ）はＳＰＩにより決められた値に設定されるが、柔軟性を高めるために、レジスタプログラミング可能に構成する。また、伝送速度データ（ＴＸ  Ｒａｔｅ）の上位４ビットは無線ＬＡＮファームウエアにより入力された値をそのまま使用し、下位４ビットはデータの長さを８ビットに合わせるために任意の値で構成するダミービットで再構成して、データ送受信に影響を与えないようにする。
【００７５】
したがって、伝送速度データ（ＴＸ  Ｒａｔｅ）をベースバンドプロセッサ３０に伝送するために状態Ｓ１から状態Ｓ５に状態変換される。再び図５を参照すると、状態Ｓ４で、ＳＰＩデータ伝送が完了すると、状態Ｓ５に状態変換して、ＳＰＩチップ選択信号ＳＰＩＣＳを非活性化させる。次に、伝送データの伝送長さデータ（ＴＸ  Ｌｅｎｇｔｈ）の伝送可否に従って状態Ｓ０に変換して待機状態を維持、または状態Ｓ６に変換して伝送データの伝送長さデータ（ＴＸ  Ｌｅｎｇｔｈ）を伝送するための持続時間を維持する。
【００７６】
状態Ｓ６は伝送速度データ（ＴＸ  Ｒａｔｅ）と伝送データの伝送長さデータ（ＴＸ  Ｌｅｎｇｔｈ）を連続して伝送する場合に、すなわちＳＰＩ回路１００がベースバンドプロセッサ３０と２回の直列通信を実行するときのみ必要な状態である。なぜなら、ベースバンドプロセッサ３０の直列通信プロトコルによると、直列通信の間にはＳＰＩチップ選択信号ＳＰＩＣＳが一定の時間の間ロジックハイレベルを維持しなければならないためである。したがって、図４に示したように、タイマ１０６をハードウェアで具備してフレーム間の持続時間領域に対応してＳＰＩチップ選択信号ＳＰＩＣＳがロジックハイレベルに維持されるように一定の時間をカウントする。
【００７７】
そして、前記有限状態マシーン１３０は状態Ｓ０または状態Ｓ６で伝送データの伝送長さデータ（ＴＸ  Ｌｅｎｇｔｈ）を伝送するために状態Ｓ７に状態変換する。状態Ｓ７で、伝送データの伝送長さデータ（ＴＸ  Ｌｅｎｇｔｈ）を伝送することができるように、ＳＰＩチップ選択信号ＳＰＩＣＳを活性化させ、状態Ｓ８に状態変換する。状態Ｓ８では、決められた値の通りにＳＰＩ内部制御レジスタ１０４を設定する。この間に、ラッチ信号１３１ｂは前記有限状態マシーン１３０により発生し、現在前記第２データ入力部１１４に貯蔵された前記伝送長さデータＴｘＬｅｎｇｔｈをラッチするために前記第２データ入力部１１４に提供される。また、この間に、前記マルチプレクサ選択信号は前記有限状態マシーン１３０により設定されて、前記マルチプレクサ１１０は前記第２データ入力部から出力されるデータを選択する。次に、状態Ｓ９で、伝送データの伝送長さデータ（ＴＸ  Ｌｅｎｇｔｈ）をバイト単位のデータでマイクロセカンド単位のデータに変換する。これは無線ＬＡＮファームウエアから入力された伝送データの長さデータ（ＴＸ  Ｌｅｎｇｔｈ）はバイト単位であり、ベースバンドプロセッサ３０に伝送するためのデータはマイクロセカンド単位で表現されなければならないためである。したがって、有限状態マシーン１３０はデータ変換部１０８で、伝送データの伝送長さデータ（ＴＸ  Ｌｅｎｇｔｈ）をバイト単位からマイクロセカンド単位に変換するようにする。
【００７８】
状態Ｓ１０でＳＰＩ伝送データをベースバンドプロセッサ３０が直列通信プロトコルにより認識されるように再構成する。再構成された伝送データの長さデータ（ＴＸ  Ｌｅｎｇｔｈ）は図７に示すように、データ構成値のうちチップアドレス、書き込み／読み出し、自動増加、メモリアドレスポインタ値は予め決められた値にレジスタプログラミング可能になるようにし、伝送長さデータ（ＴＸ  Ｌｅｎｇｔｈ）は無線ＬＡＮファームウエアから入力されたバイト単位の伝送データの伝送長さデータ値をマイクロセカンド単位に変換されたデータＤＡＴＡ１〜ＤＡＴＡ３を利用して再構成する。
【００７９】
そして、状態Ｓ１１で再構成されたＳＰＩデータを伝送する。次に、状態Ｓ１２で、ＳＰＩチップ選択信号ＳＰＩＣＳを非活性し、状態Ｓ０に変換して待機状態を維持する。
【００８０】
したがって、有限状態マシーン１３０を利用して決められた動作手順によりメディアアクセスコントローラ２０とベースバンドプロセッサ３０間で直列データ通信が実行される。
【図面の簡単な説明】
【００８１】
【図１】本発明による無線ＬＡＮ用電子装置の一部の構成を概略的に示すブロック図。
【図２】一般的な無線ＬＡＮ用電子装置のメディアアクセスコントローラとベースバンドプロセッサ間のデータ伝送時、臨界時点を示すタイミング図。
【図３】本発明による無線ＬＡＮ用電子装置のメディアアクセスコントローラとベースバンドプロセッサ間のデータ伝送時、臨界時点を合わせるためのセットアヘッド機能を説明するためのタイミング図。
【図４】図１に示した直列周辺装置インタフェース回路の詳細な構成を示したブロック図。
【図５】図４に示した有限状態マシーンのハードウェア自動制御方式を示す図。
【図６】図４に示した直列周辺装置インタフェース回路からベースバンドプロセッサに伝送速度データを伝送するためのタイミング図。
【図７】図４に示した直列周辺装置インタフェース回路からベースバンドプロセッサに伝送長さデータを伝送するためのタイミング図。
【符号の説明】
【００８２】
１０    無線ＬＡＮ用電子装置
２０    メディアアクセスコントローラ
３０    ベースバンドプロセッサ
４０    外部メモリ装置
１００    ＳＰＩ回路
１０２    ＳＰＩコントローラ
１０４    制御レジスタ
１０６    タイマ
１０８    データ変換部
１１０    マルチプレクサ
１１２    第１データ入力部
１１４    第２データ入力部
１１６    受信データバッファ
１１８    送信データバッファ
１２０    クロック発生部
１２２    データシフト
１３０    有限状態マシーン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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