(57)【要約】【課題】余分な外部端子を必要とすることなく、簡単な構成でテストを行うことができるＲＯＭのデコーダテスト回路装置を提供する。【解決手段】ＦＥＴ１２は、テストモードにおいて、与えられたアドレスに応じて選択されるビット線２と、そのビット線２に接続されているマスクＲＯＭ１のメモリセルアレイ１０との間の接続を切り離す。そして、ワード線２０に接続されるデコーダ１９をテストする場合、ワード線２０のテスト用選択信号ＴＸＸを与えてＦＥＴ２３をオンにすることでビット線２とＦＥＴ２４とを接続し、ＦＥＴ２４は、デコーダ１９によって出力されるデコード信号ＸＸがインアクティブの状態でオンしてビット線２をグランドに接続する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
テストモードにおいて、与えられたアドレスに応じて選択されるビット線と、前記ビット線に接続されているメモリセルとの間の接続を切り離すように構成される接続切離し手段と、
テストモードにおいて、前記メモリセルを選択するためのデコード信号の出力状態に応じて、前記ビット線の電位をグランドレベルに設定するレベル設定手段とを備えてなることを特徴とするＲＯＭのデコーダテスト回路装置。
【請求項２】
前記レベル設定手段は、
ワード線に出力されるデコード信号によってスイッチングされ、一方の端子がグランドに接続されるワード側第１スイッチング素子と、
一方の端子が前記ビット線に接続されると共に、他方の端子が前記ワード側第１スイッチング素子の他方の端子に接続され、前記ワード線に接続されるデコーダをテスト対象として選択するための選択信号が与えられるとオン状態となるワード側第２スイッチング素子とで構成されていることを特徴とする請求項１記載のＲＯＭのデコーダテスト回路装置。
【請求項３】
ＲＯＭがＮＡＮＤ型で構成されている場合、前記レベル設定手段は、
前記ビット線に対して直列に接続されているメモリセル列を選択するためのセレクトゲートに出力されるデコード信号によってスイッチングされ、一方の端子がグランドに接続されるセレクタ側第１スイッチング素子と、
一方の端子が前記ビット線に接続されると共に、他方の端子が前記セレクタ側第１スイッチング素子の他方の端子に接続され、前記セレクトゲートに接続されるデコーダをテスト対象として選択するための選択信号が与えられるとオン状態となるセレクタ側第２スイッチング素子とで構成されていることを特徴とする請求項１または２記載のＲＯＭのデコーダテスト回路装置。
【請求項４】
テストモードにおいて、前記ビット線に接続されるデコーダをテスト対象として選択するための選択信号が与えられると、当該ビット線だけを排他的にプリチャージ可能とするテスト用プリチャージ選択手段と、
一方の端子が前記ビット線に接続されると共に、他方の端子がグランドに接続され、テストモードにおいて与えられる前記選択信号によってスイッチングされるビット側テスト用スイッチング素子とを備えてなることを特徴とする請求項１乃至３の何れかに記載のＲＯＭのデコーダテスト回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）に内蔵されているデコーダの機能をテストするためのデコーダテスト回路装置に関する。
【０００２】
【従来の技術】
ＲＯＭなどのメモリに内蔵されており、外部より与えられたアドレスに応じてメモリセルを選択するためにデコード信号を出力するデコーダ回路は、配線などにオープン不良が存在すると、異なるアドレスで同じメモリセルが選択されてしまう多重選択という不具合が発生する。この多重選択を検出するためのテストを行う場合、不具合によってビット線やワード線がハイインピーダンス状態になると、読み出しデータ値等がその前に実行されたサイクルの結果に依存することなどから、単純なデータの読み出しでは検出できない（例えば、特許文献２，
【発明が解決しようとする課題】参照）。そのため、不良の発生パターンを考慮したアドレス，データの組み合わせよりなるテストパターンを作成し、メモリセルの読み出しを行なってテストする必要がある
しかしながら、予め記憶すべきデータがあり、テスト時に任意の値を設定することができないマスクＲＯＭ等では、各ＲＯＭの内容に応じてテストパターンを用意する必要があり、そのテストパターンの作成に非常な労力が必要となってしまう。
【０００３】
このような問題を解決する従来技術として、特許文献１には、プリチャージ用トランジスタと、そのトランジスタを介してプリチャージされワード線をゲート入力とするメモリセルトランジスタのドレイン側にインバータを接続し、そのインバータの出力レベルによってワード線の不良を判定する判定手段を設ける技術が開示されている。
【０００４】
また、特許文献２には、ワード線をユーザ用メモリセルと共有しテスト用データが記憶されるメモリセルを併設して、そのメモリセルのデータを読み出すようにした技術が開示されている。また、特許文献３には、マイコンの汎用レジスタを選択するためのデコーダをテストするため、選択信号Ｒ７〜Ｒ０の出力に応じてオンとなるトランジスタを配置すると共に、それらのトランジスタが２つ以上同時にオンした場合にテスト信号を出力するテストアンプを配置する技術が開示されている。
【０００５】
更に、特許文献４には、メモリセル群の各デコーダ信号にゲート，ドレインが夫々接続される２つのトランジスタを配置し、それらのトランジスタのドレイン，ゲートに接続される外部端子に電圧を印可した場合に、その外部端子から接地線に流れる電流を観測するようにした技術が開示されている。
【０００６】
【特許文献１】
特開平５−１５９６００号公報
【０００７】
【特許文献２】
特開平６−１３９８００号公報
【０００８】
【特許文献３】
特開平６−２０１７９２号公報
【０００９】
【特許文献４】
特開平１１−３２８９９８号公報
【００１０】
【発明が解決しようとする課題】
しかしながら、特許文献１に開示されている技術では、テスト用のインバータ若しくは判定手段の出力信号を外部より観測するための経路が別途必要であり、特許文献２に開示されている技術でも、テスト用データが記憶されるメモリセルのデータを読み出すための経路が必要となっている。同様に、特許文献３に開示されている技術では、センスアンプが出力するテスト信号を外部に出力するための端子が必要であり，特許文献４に開示されている技術でも、外部端子が必要である。
【００１１】
即ち、これらの従来技術では、何れも、本来のメモリセルのデータを読み出すための出力端子とは別に、テスト用に使用する端子をデバイスの外部に設ける必要があり、また、判定手段やセンスアンプを必要としたり、計測器を用いて外部端子に流れる電流を観測しなければならない。従って、メモリの構成が複雑になったり、テストを容易行なうことができないといった問題がある。
【００１２】
本発明は上記事情に鑑みてなされたものであり、その目的は、余分な外部端子を必要とすることなく、簡単な構成でテストを行うことができるＲＯＭのデコーダテスト回路装置を提供することにある。
【００１３】
【課題を解決するための手段】
請求項１記載のＲＯＭのデコーダテスト回路装置によれば、接続切離し手段は、テストモードにおいて、与えられたアドレスに応じて選択されるビット線と、そのビット線に接続されているメモリセルとの間の接続を切り離す。従って、ビット線の電位は、メモリセルに記憶されているデータ値に依存しなくなる。そして、レベル設定手段は、前記メモリセルを選択するためのデコード信号の出力状態に応じて、前記ビット線の電位をグランドレベルに設定する。
【００１４】
即ち、テスト時におけるビット線の電位は、メモリセルのデータ値と無関係に、デコード信号の出力状態に応じて定まるようになるので、デコーダをテストするために、テスト用のデータをメモリセルに書き込む必要がなくなる。また、テスト結果を確認するには、通常のリードサイクルにおいてデータを読み出すためのデータ出力端子に出力されるデータ値を判定すれば良い。
【００１５】
例えば、前記メモリセルを選択するためのアドレスを出力した結果、正しくデコード信号が出力されたか否かによって、テスト対象ビット線の電位はレベル設定手段の作用によって変化する。従って、デコーダのテストを簡単に行うことができる。そして、従来とは異なり、テスト結果確認用の端子を別途設ける必要もなくなるので、ＲＯＭのチップ若しくはパッケージサイズが大きくなることも回避できる。
【００１６】
請求項２記載のＲＯＭのデコーダテスト回路装置によれば、ワード線に接続されるデコーダをテストする場合は、接続切り離し手段によってビット線とメモリセルとを切り離し、前記ワード線のテスト用選択信号を与えてワード側第２スイッチング素子のスイッチング状態を変化させる。
【００１７】
この場合、例えば、通常の読み出しにおいてテスト対象のワード線にデコード信号を出力するためのアドレスを与えて当該ワード線を選択した後、前記アドレスの内何れか１ビットを反転させたアドレスを与えて読み出しを行なうようにする。対象ワード線に接続されているデコーダが正常であれば前記デコード信号が出力されず、ワード側第１スイッチング素子が例えばオンとなれば、データ出力端子に出力されるデータ値は、ビット線の電位であるグランドレベルに応じた値となる。
【００１８】
一方、この時、前記デコーダに異常がありデコード信号が出力されればワード側第１スイッチング素子がオフとなるので、データ出力端子に出力されるデータ値は、プリチャージされたビット線の電位であるハイレベルに応じた値となる。そして、前記アドレスのその他のビットも１ビットずつ反転させて同様に設定を行うことにより、ワード線のデコーダをテストすることができる。
【００１９】
請求項３記載のＲＯＭのデコーダテスト回路装置によれば、セレクトゲートに接続されるデコーダをテストする場合は、セレクタ側第１，第２スイッチング素子について請求項２と同様の手順で設定を行うことによりテストすることができる。
【００２０】
請求項４記載のＲＯＭのデコーダテスト回路装置によれば、ビット線に接続されるデコーダをテストする場合、同様に接続切り離し手段によってビット線とメモリセルとを切り離す。テストモードにおいて前記ビット線をテスト対象として選択する選択信号を与える前の段階で、ビット側テスト用スイッチング素子が例えばオン状態になっているのであれば、対象ビット線はグランドに接続されている。
【００２１】
そして、前記選択信号を与えるとビット側テスト用スイッチング素子はオフ状態となり、対象ビット線はグランドと切り離される。この時、テスト用プリチャージ選択手段によって対象ビット線だけが排他的にプリチャージ可能な状態となる。従って、デコーダが正常であれば、一旦対象ビット線を選択するアドレスを与えれば当該ビット線はプリチャージされる。その後、前記アドレスの内何れか１ビットを反転させたアドレスを与えて読み出しを行なうと、対象ビット線は非選択となるため、読み出されるデータ値は、デコーダによってディスチャージされたビット線の電位（ロウ）に応じた値となる。
【００２２】
一方、デコーダが異常であり、対象ビット線を選択するアドレスを与えると当該ビット線は選択されてプリチャージされるが、その後、１ビットを反転させたアドレスを与えて読み出しを行ない対象ビット線が非選択となった場合でもディスチャージされなければ、読み出されるデータ値はプリチャージされたビット線の電位（ハイ）に応じた値となる。そして、前記アドレスのその他のビットも１ビットずつ反転させて同様に設定を行うことで、ビット線のデコーダをテストすることができる。
【００２３】
【発明の実施の形態】
以下、本発明をＮＡＮＤ型のマスクＲＯＭに適用した場合の一実施例について図面を参照して説明する。尚、以下では特に断らない限りＦＥＴはＮチャネルであり、ロジックゲート回路はＣＭＯＳ構成であるとする。図１は、マスクＲＯＭの電気的構成を示すものである。マスクＲＯＭ１は８ｋビット構成であり（簡単のため、１ワード×１ビットであるとする）、与えられるアドレスはＡ１２〜Ａ０の１３ビットである。
【００２４】
上位アドレス４ビット（Ａ１２〜Ａ９）は、ビット線２（１〜１６）（Ｙ０〜Ｙ１５）選択用のデコーダ３に与えられている。デコーダ３は、ソース側がプリチャージ用電源に接続され、ドレイン側がビット線２に接続されるように直列接続された５個のＰチャネルＦＥＴ４（１〜５）と、ドレインがビット線２に接続され、ソースがグランドに接続されるように並列接続された４個のＮチャネルＦＥＴ５（１〜４）を中心に構成されている。尚、表記が煩雑になることを避けるため、一部の符号を省略している。
【００２５】
これらの内、ＦＥＴ４（１〜４）とＦＥＴ５（１〜４）のゲートには、夫々アドレスＡ１２〜Ａ９が与えられる。ＦＥＴ４（５）のゲートには、ＮＡＮＤゲート６の出力端子が接続されており、ＮＡＮＤゲート６の入力端子には、ＮＯＴゲート７，ＮＡＮＤゲート８の出力端子が夫々接続されている。
【００２６】
ＮＯＴゲート７の入力端子には、動作制御用のクロック信号φが与えられている。また、ＮＡＮＤゲート８の入力端子には、テスト時にビット線２をテスト対象として選択するための選択信号ＴＹ（０〜１５）の反転信号と、ビット線のテスト時にアクティブ（ハイ）となるテスト信号ＴＥＳＴ２が与えられている。尚、ＮＡＮＤゲート６，ＮＯＴゲート７及びＮＡＮＤゲート８は、テスト用プリチャージ選択手段９を構成している。
【００２７】
即ち、テスト信号ＴＥＳＴ２がインアクティブ（ロウ）である場合、ＮＡＮＤゲート８の出力レベルはハイであるから、クロック信号φはゲート７，６を介してＦＥＴ４（５）のゲートに出力される。この時、デコーダ３（１）においてアドレスＡ１２〜Ａ９が何れも「０」であれば、ＦＥＴ４はクロック信号φがロウレベルのときに全てオン，ＦＥＴ５は全てオフとなるので、ビット線２（１）が選択されてプリチャージされるようになる。
【００２８】
メモリセルアレイ１０は、メモリセル１０Ｃを８×６４のマトリクス状に配置して構成されている。ビット線２には、メモリセルアレイ１０をなす８ビット単位の各セル列が、ＦＥＴで構成されるセレクトゲート１１（１〜６４）を介して接続されるが、本実施例では、ビット線２とセレクトゲート１１との間にＦＥＴ１２（１〜６４）が挿入されている。ＦＥＴ（接続切離し手段）１２のゲートには、テスト時にアクティブ（ハイ）となるテスト信号ＴＥＳＴ１が共通に与えられている。
【００２９】
セレクトゲート１１のゲート端子には、デコーダ１３が出力するデコード信号が出力されるようになっている。デコーダ１３は、５入力ＮＡＮＤゲート１４，ＮＡＮＤゲート１５及び３入力ＮＯＲゲート１６で構成されている。デコーダ１３（１）において、ＮＡＮＤゲート１４の入力端子には、アドレスＡ８〜Ａ４の反転信号が夫々与えられており、ＮＡＮＤゲート１４の出力端子はＮＯＲゲート１６の入力端子に接続されている。
【００３０】
ＮＡＮＤゲート１５の入力端子には、ＲＯＭセレクト信号（チップセレクト信号）ＲＯＭＳとクロック信号φとが与えられており、ＮＡＮＤゲート１４の出力端子はＮＯＲゲート１６の入力端子に接続されている。そして、ＮＯＲゲート１６の残りの入力端子にはアドレスＡ３が与えられており、ＮＯＲゲート１６の出力端子はセレクトゲート１１のゲート端子に接続されている。
【００３１】
即ち、アドレスＡ８〜Ａ３が何れも「０」であり、且つ、ＲＯＭＳ＝Ｈ，クロック信号φ＝Ｈ，の時に、デコーダ１３（１）よりハイレベルのデコード信号Ｘ０が出力されるようになっている。
【００３２】
また、ビット線２とグランドとの間には、２つのＦＥＴ１７（セレクタ側第２スイッチング素子，レベル設定手段），１８（セレクタ側第１スイッチング素子，レベル設定手段）が接続されている。ＦＥＴ１７のゲートには、テストモードにおいてデコーダ１３をテスト対象として選択するための選択信号ＴＸ（０〜６３が与えられており、ＦＥＴ１８のゲートは、ＮＯＲゲート１６の出力端子に接続されている。
【００３３】
デコーダ１９は、メモリセルアレイ１０のワード線２０にデコード信号ＸＸ（０〜６３）を出力するものであり、３入力ＮＯＲゲート２１とＮＯＴゲート２２とで構成されている。ＮＯＲゲート２１の入力端子にはアドレスＡ２〜Ａ０が与えられており、ＮＯＲゲート２１の出力端子はＮＯＴゲート２２を介してワード線２０に接続されている。ワード線２０は、行方向に配列されている６４個のメモリセル１０Ｃのゲートに共通に接続されている。
【００３４】
ここで、デコーダ１９（１）は、アドレスＡ２〜Ａ０が何れも「０」で与えられると、ロウレベルのデコード信号ＸＸ０をワード線２０（１）に出力するようになっている。
【００３５】
また、ビット線２とグランドとの間には、２つのＦＥＴ２３（ワード側第２スイッチング素子，レベル設定手段），２４（ワード側第１スイッチング素子，レベル設定手段）が接続されている。ＦＥＴ２３のゲート端子には、ＮＡＮＤゲート４１の出力端子がＮＯＴゲート４２を介して接続されている。ＮＡＮＤゲート４１の一方の入力端子には、制御クロック信号φが与えられており、他方の入力端子には、テストモードにおいてデコーダ１９をテスト対象として選択するための選択信号ＴＸＸ（０〜７）が与えられている。ＦＥＴ２４のゲートは、ワード線２０に接続されている。
【００３６】
更に、ビット線２とグランドとの間には、ＦＥＴ２５（ビット側テスト用スイッチング素子）が接続されている。ＦＥＴ２５のゲートには、ＮＯＴゲート２６を介してＮＡＮＤゲート２７が接続されている。ＮＡＮＤゲート２７の入力端子には、テスト信号ＴＥＳＴ２と、テストモードにおいてデコーダ３をテスト対象として選択するための選択信号ＴＹ（０〜１５）が与えられている。
【００３７】
そして、各ビット線２（１〜１６：Ｙ０〜Ｙ１５）は、４個の４入力ＮＯＲゲート２８（１〜４）の入力端子に夫々接続されており、ＮＯＲゲート２８の出力端子は、４入力ＮＡＮＤゲート２９の入力端子に夫々接続されている。ＮＡＮＤゲート２９の出力端子は、ＮＯＴゲート３０を介して読出し用のデータバスライン３１に接続されている。ＮＯＴゲート３０は、ＲＯＭ読出し信号ＲＯＭＲが与えられるとイネーブルとなるように構成されている。即ち、ビット線２の電位レベルが反転されてデータバスライン３１に出力される。
【００３８】
尚、テスト信号ＴＥＳＴ１，ＴＥＳＴ２や、テスト用の選択信号ＴＹ０〜ＴＹ１５，ＴＸ０〜ＴＸ６３，ＴＸＸ０〜ＴＸＸ７等は、具体的には図示しないが、ＲＯＭ１に内蔵されるテスト用のコントロールレジスタに外部から書込みを行なうことで出力されるようになっている。
【００３９】
次に、本実施例の作用について図２乃至図５も参照して説明する。
（Ａ）ワード線デコーダテスト
図２は、ワード線２０のデコーダ１９についてテストを行う場合の手順を示すフローチャートであり、図３はその場合のタイミングチャートである。先ず、テスト信号ＴＥＳＴ１をアクティブ（ハイ）にする（ステップＡ１）。すると、ＦＥＴ１２（１〜６４）が何れもオンになるため、メモリセルアレイ１０はビット線２から切り離される。
【００４０】
それから、テスト対象とするワード線２０（１〜８）を選択するために、選択信号ＴＸＸ０〜ＴＸＸ７の何れかをハイ出力させる（ステップＡ２）。例えば、ワード線２０（１）を選択するのであれば、選択信号ＴＸＸ０をハイレベルにする。すると、ＦＥＴ２３がオンすることで、ＦＥＴ２４のドレインはビット線２に接続される。
【００４１】
それから、通常の読出しの際にテスト対象のワード線２０を選択する場合のアドレスＡ２〜Ａ０を与えて、ワード線２０を一旦選択してロウレベルにする（ステップＡ３）。この時、ＦＥＴ２４はオフであるから、ビット線２はプリチャージされ（図３▲１▼参照）、その電位が保持される（図３▲２▼参照）。
【００４２】
次に、通常の読出しの際にテスト対象のワード線２０を選択する場合のアドレスＡ２〜Ａ０の内、何れか１ビットを反転させたアドレスをデコーダ１９に与えて読み出しを行なう（ステップＡ４）。例えば、ワード線２０（１）を選択するのであれば、本来の選択アドレス（Ａ２，Ａ１，Ａ０）＝（０，０，０）に対して、アドレス（Ａ２，Ａ１，Ａ０）＝（０，０，１）を与える（図３▲３▼参照）。
【００４３】
この時、デコーダ１９が正常であれば、ワード線２０（１）に対してデコード信号ＸＸ０はハイ出力となり、非選択となるはずである。従って、ワード線２０（１）のレベルはハイとなりＦＥＴ２４がオンするため、ビット線２の電位はロウレベルになる（図３▲４▼参照）。この時、データバスライン３１に読み出されるデータ値は、反転したハイレベルとなる（ステップＡ５，「ＹＥＳ」）。
【００４４】
一方、この時、デコーダ１９が異常であり、ワード線２０（１）に対してデコード信号ＸＸ０がロウ出力されっ放しの状態になると、ワード線２０（１）のレベルはロウのままとなりＦＥＴ２４はオフするため、ビット線２の電位はプリチャージレベル（ハイ）になる（図３▲４▼参照）。この時、データバスライン３１に読み出されるデータ値は、反転されたロウレベルとなる（ステップＡ５，「ＮＯ」）。
【００４５】
ここで、デコーダ１９を構成するＮＯＲゲート２１においては、３ビットのアドレス信号の入力に対して夫々ＣＭＯＳＦＥＴの対が存在する。そして、図３のタイミングチャートのように不具合が発生する場合、アドレスＡ０が与えられる入力端子にゲートが接続されるＣＭＯＳＦＥＴについては、Ａ０＝１に対して、
（１）電源側のＰチャネルＦＥＴが常時ＯＮ（Ｎチャネル側は正常）
（２）グランド側のＮチャネルＦＥＴがＯＮしない（Ｐチャネル側は正常）
の２つの不具合パターンが想定される。
【００４６】
（１）のパターンについては、本実施例では検出対象としていない。即ち、単純な読出しアドレスの設定によって二重選択の発生が容易に検出可能だからである。例えば、アドレス（Ａ２，Ａ１，Ａ０）＝（０，１，１）によって、ワード線２０（１）：ＸＸ０，ワード線２０（２）：ＸＸ１が双方選択されれば検出できる。
【００４７】
これに対して、（２）のパターンについてはＮＯＲゲート２１の出力端子がハイインピーダンスとなるため、その時のワード線２０（１）の電位は、その前の電位状態に依存する。従って、ＮチャネルＦＥＴの不具合発生時にワード線２０（１）の電位がロウレベルとなるように検出するためには、その前のサイクルであるステップＡ３（期間▲１▼，▲２▼）において、ワード線２０（１）を予めロウレベルに設定する必要がある。
【００４８】
以上のようにしてワード線２０につきテストを行ない、デコーダ１９が正常であれば（ステップＡ５，「ＹＥＳ」）正常判定を行い（ステップＡ６）、デコーダ１９が異常であれば（ステップＡ５，「ＮＯ」）異常判定を行う（ステップＡ７）。それから、デコーダ１９に与えられるアドレスの全ビットを夫々反転させてテストを行なっていなければ（ステップＡ８，「ＮＯ」）ステップＡ３に戻ってテストを継続する。
【００４９】
また、アドレスの全ビットにつきテストを行った場合は（ステップＡ８，「ＹＥＳ」）全てのワード線２０についてテストしたかをチェックし（ステップＡ９）、全てのワード線２０をテストしていなければ（ステップＡ９，「ＮＯ」）ステップＡ２に戻ってテストを継続し、全てのワード線２０をテストしたら（ステップＡ９，「ＹＥＳ」）ワード線デコーダテストは完了となる。
【００５０】
（Ｂ）セレクタデコーダテスト
デコーダ１３をテストする手順は、基本的にデコーダ１９のテストと同様である。即ち、ステップＡ２ではテスト対象とするセレクトゲート１１（１〜６４）を選択し、ステップＡ３ではテスト対象としたセレクトゲート１１（例えば（１））に対応するデコーダ１３（Ｘ０）の選択アドレス（Ａ８〜Ａ３）を出力する。そして、ステップＡ４では、その選択アドレスの内いずれか１ビットを反転させてデータ値の読み出しを行うようにすれば、デコーダ１９の場合と同様にテストを行うことができる。
【００５１】
（Ｃ）ビット線デコーダテスト
図４は、ビット線２のデコーダ３をテストする場合のフローチャートであり、図５はその場合のタイミングチャートである。先ず、テスト信号ＴＥＳＥ１，ＴＥＳＴ２を何れもアクティブ（ハイ）にして、ビット線２とメモリセルアレイ１０との接続を切り離す（ステップＢ１）。それから、ビット線２のテスト用選択信号ＴＹ０〜ＴＹ１５を何れもロウレベルにすると、ＦＥＴ２５（１〜１６）が全てＯＮとなり、ビット線２（１〜１６）は何れもグランドに接続される（ステップＢ２）。
【００５２】
次に、テスト対象とするビット線２（１〜１６）を選択するために、選択信号ＴＹ０〜ＴＹ１５の何れかをハイレベルにする（ステップＢ３）。例えば、ビット線２（１）を選択するのであれば選択信号ＴＹ０をハイレベルにして、ビット線２（１）をグランドから切り離す。この状態で、ビット線２（１）はハイインピーダンスとなる。また、テスト用プリチャージ選択手段９におけるＮＡＮＤゲート８の出力端子はハイレベルとなるので、ＦＥＴ４（５）のゲートには制御クロックφが出力されるようになる。
【００５３】
それから、通常の読出しの際にテスト対象のビット線２（１）を選択する場合のアドレスＡ１２〜Ａ９を与えてビット線２を一旦選択する（ステップＢ４）。すると、ビット線２はプリチャージされる（図５▲１▼，▲２▼参照）。
【００５４】
次に、通常の読出しの際にテスト対象のビット線２を選択する場合のアドレスＡ１２〜Ａ９の内、何れか１ビットを反転させたアドレスをデコーダ３に与えて読み出しを行なう（ステップＢ５）。例えば、ビット線２（１）を選択するのであれば、本来の選択アドレス（Ａ１２，Ａ１１，Ａ１０，Ａ９）＝（０，０，０，０）に対して、アドレス（Ａ１２，Ａ１１，Ａ１０，Ａ９）＝（０，０，０，１）を与える（図５▲３▼参照）。
【００５５】
この時、デコーダ３が正常であればビット線２（１）は非選択となるはずであり、アドレスＡ９に対応するＦＥＴ４（４）はＯＦＦ，ＦＥＴ５（４）がＯＮするので、ビット線２（１）の電位はロウレベルになる（図５▲４▼参照）。この時、データバスライン３１に読み出されるデータ値は、反転したハイレベルとなる（ステップＢ６，「ＹＥＳ」）。
【００５６】
一方、この時、デコーダ３が異常でありＦＥＴ５（４）がＯＦＦのままであれば、ビット線２（１）は図５の期間▲３▼においてプリチャージされず、期間▲４▼においてもハイインピーダンス状態なので、ビット線２（１）の電位はプリチャージレベル（ハイ）となる。そして、データバスライン３１に読み出されるデータ値は、反転したロウレベルとなる（ステップＢ６，「ＮＯ」）。
【００５７】
ここで、ワード線２０のテスト時と同様に、ステップＢ３（図５の期間▲１▼、▲２▼）においてデコーダ３に一旦正しいアドレスＡ１２〜Ａ９を与えるのは、ＮチャネルＦＥＴ５がＯＦＦのままとなり、ビット線２が期間▲４▼でハイインピーダンス状態となる不具合を想定して、前のサイクルでビット線２をプリチャージするためである。
【００５８】
以上のように本実施例によれば、ＦＥＴ１２は、テストモードにおいて、与えられたアドレスに応じて選択されるビット線２と、そのビット線２に接続されているマスクＲＯＭ１のメモリセルアレイ１０との間の接続を切り離す。従って、ビット線２のレベルは、メモリセルアレイ１０に記憶されているデータ値に依存しなくなる。
【００５９】
そして、ワード線２０に接続されるデコーダ１９をテストする場合は、ワード線２０のテスト用選択信号ＴＸＸを与えてＦＥＴ２３をオンにすることでビット線２とＦＥＴ２４とを接続し、ＦＥＴ２４は、デコーダ１９によって出力されるデコード信号ＸＸがインアクティブの状態でオンして、ビット線２をグランドに接続する。
【００６０】
従って、テスト時におけるビット線２の電位は、メモリセルアレイ１０のデータ値と無関係にデコード信号ＸＸの出力状態に応じて定まるので、デコーダ１９をテストするために、テスト用のデータをメモリセルアレイ１０に書き込む必要がなくなる。また、テスト結果を確認するには、通常のリードサイクルにおいてデータを読み出すためのデータバスライン３１に出力されるデータ値を判定すれば良いので、テストを簡単に行うことができる。そして、従来とは異なり、テスト結果確認用の端子を別途設ける必要もなくなるので、マスクＲＯＭ１のパッケージサイズが大きくなることも回避できる。
【００６１】
また、本実施例によれば、セレクトゲート１１に接続されるデコーダ１３をテストする場合も、ＦＥＴ１７，１８についてデコーダ１９と同様の手順でテストすることができる。
【００６２】
更に、本実施例によれば、ビット線２に接続されるデコーダ３をテストする場合、同様にＦＥＴ１２によってビット線２とメモリセルアレイ１０とを切り離す。そして、ＦＥＴ２５により対象ビット線２（ｎ）以外をグランドに接続し、テスト用プリチャージ選択手段９によって対象ビット線２だけを排他的にプリチャージ可能な状態とした。
従って、デコーダ３のテストを行う場合、ビット線２の電位が、メモリセルアレイ１０に記憶されているデータ値に依存することなく、アドレスがデコードされた結果に応じてプリチャージされた状態が維持されている否かによってテストすることができる。
【００６３】
本発明は上記しかつ図面に記載した実施例にのみ限定されるものではなく、以下のような変形または拡張が可能である。
ＦＥＴ１８，２４のゲートに与えられるデコード信号Ｘ，ＸＸとＦＥＴ１８，２４のオンオフとの関係を逆に設定しても良い。
また、ＦＥＴ２５のゲートに与えられるテスト用選択信号ＴＹとＦＥＴ２５のオンオフとの関係を逆に設定しても良い。
ＮＡＮＤ型のＲＯＭに限ることなくＮＯＲ型のＲＯＭに適用しても良い。
メモリセルアレイのグランド側にもセレクトゲートが配置されている場合に、そのセレクトゲートについても同様のテスト回路を配置すれば良い。
デプレションタイプのＲＯＭに限ることなく、エンハンスメントタイプのＲＯＭに適用しても良い。
【図面の簡単な説明】
【図１】本発明をＮＡＮＤ型のマスクＲＯＭに適用した場合の一実施例であり、マスクＲＯＭの電気的構成を示す図
【図２】ワード線のデコーダについてテストを行う場合の手順を示すフローチャート
【図３】同テスト時のタイミングチャート
【図４】ビット線のデコーダについてテストを行う場合の図２相当図
【図５】図３相当図
【符号の説明】
１はマスクＲＯＭ、２はビット線、３はデコーダ、９はテスト用プリチャージ選択手段、１０はメモリセルアレイ、１０Ｃはメモリセル、１１はセレクトゲート、１２はＦＥＴ（接続切離し手段）、１３はデコーダ、１７はＦＥＴ（セレクタ側第２スイッチング素子，レベル設定手段）、１８はＦＥＴ（セレクタ側第１スイッチング素子，レベル設定手段）、１９はデコーダ、２０はワード線、２３はＦＥＴ（ワード側第２スイッチング素子，レベル設定手段）、２４はＦＥＴ（ワード側第１スイッチング素子，レベル設定手段）、２５はＦＥＴ（ビット側テスト用スイッチング素子）を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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