(57)【要約】【課題】微細化が可能な不揮発性半導体記憶装置を提供する。【解決手段】不揮発性半導体記憶装置の製造方法は、積層体１００と側壁絶縁膜３８とを覆い、かつ、主表面１ｆにほぼ平行な頂面４１ｔを有する層間絶縁膜４１を形成する工程と、層間絶縁膜４１の頂面４１ｔ上にマスク層としてのレジストパターン４２を形成する工程と、レジストパターン４２をマスクとして層間絶縁膜４１を選択的にエッチングすることにより、隣り合う積層体１００に形成された側壁絶縁膜３８の間に位置するように層間絶縁膜４１に開口部としての溝４１ｈを形成する工程と、溝４１ｈから主表面１ｆに不純物イオンを注入することにより、複数のフローティングゲート電極８に沿って延びるソース領域４３を形成する工程とを備える。【選択図】        図３４
2004327701.tif 000002
【特許請求の範囲】
【請求項１】
複数のフローティングゲート電極と、複数のフローティングゲート電極上に形成されて所定の方向に延在するコントロールゲート電極とを有し、側面を含む複数の積層体を半導体基板の主表面上に形成する工程と、
前記積層体を覆い、かつ、前記主表面にほぼ平行な頂面を有する層間絶縁膜を形成する工程と、
前記層間絶縁膜の頂面上にマスク層を形成する工程と、
前記マスク層をマスクとして前記層間絶縁膜を選択的にエッチングすることにより、隣り合う前記積層体の間に位置するように層間絶縁膜に開口部を形成する工程と、
前記開口部から前記主表面に不純物イオンを注入することにより、複数のフローティングゲート電極に沿って延在するソース領域を形成する工程とを備えた、不揮発性半導体記憶装置の製造方法。
【請求項２】
前記ソース領域の一部分を金属化する工程をさらに備えた、請求項１に記載の不揮発性半導体記憶装置の製造方法。
【請求項３】
前記積層体を形成後前記層間絶縁膜を形成する前に前記複数の積層体の側面と前記半導体基板の主表面とを覆う絶縁膜を形成する工程と、前記絶縁膜をエッチバックするとともに、前記積層体の側面を覆う前記絶縁膜を残存させて側壁絶縁膜を形成する工程とをさらに備えた、請求項１または２に記載の不揮発性半導体記憶装置の製造方法。
【請求項４】
複数のフローティングゲート電極と、複数のフローティングゲート電極上に形成されて所定の方向に延在するコントロールゲート電極とを有し、側面を含む複数の積層体を半導体基板の主表面上に形成する工程と、
前記積層体を覆う絶縁膜を形成する工程と、
前記絶縁膜をエッチバックすることにより、前記複数の積層体の側面を覆う側壁絶縁膜を形成する工程と、
前記側壁絶縁膜をマスクとして前記半導体基板に不純物を注入することにより、前記複数の積層体の間で前記半導体基板に、前記複数のフローティングゲート電極に沿って延在するソース領域を形成する工程とを備えた、不揮発性半導体記憶装置の製造方法。
【請求項５】
前記半導体基板に複数の分離絶縁膜を形成する工程をさらに備え、前記ソース領域の一部分が前記複数の分離絶縁膜の間に形成されている、請求項４に記載の不揮発性半導体記憶装置の製造方法。
【請求項６】
前記分離絶縁膜が酸化膜を含み、前記側壁絶縁膜が窒化膜を含む、請求項４に記載の不揮発性半導体記憶装置の製造方法。
【請求項７】
前記側壁絶縁膜をマスクとして前記ソース領域の一部分を金属化する工程をさらに備えた、請求項４に記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、不揮発性半導体記憶装置の製造方法に関し、特にフローティングゲート電極を有する不揮発性半導体記憶装置の製造方法に関するものである。
【０００２】
【従来の技術】
従来、不揮発性半導体記憶装置は、たとえば特開２００２−２１７３１９号公報（特許文献１）に開示されている。
【０００３】
【特許文献１】
特開２００２−２１７３１９号公報
【０００４】
【発明が解決しようとする課題】
上記公報に開示の技術では、ゲート電極をマスクとして半導体基板に不純物を注入してソースおよびドレイン領域を形成するため、ゲート電極が微細化した場合にソースおよびドレイン領域がショートする。その結果、微細化が困難になるという問題があった。
【０００５】
そこで、この発明は上記問題点を解決するためになされたものであり、微細化が可能な不揮発性半導体記憶装置の製造方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】
この発明に従った不揮発性半導体記憶装置の製造方法は、複数のフローティングゲート電極と、複数のフローティングゲート電極上に形成されて所定の方向に延在するコントロールゲート電極とを有し、側面を含む複数の積層体を半導体基板の主表面上に形成する工程と、積層体を覆い、かつ、主表面にほぼ平行な頂面を有する層間絶縁膜を形成する工程と、層間絶縁膜の頂面上にマスク層を形成する工程と、マスク層をマスクとして層間絶縁膜を選択的にエッチングすることにより、隣り合う積層体の間に位置するように層間絶縁膜に開口部を形成する工程と、開口部から主表面に不純物イオンを注入することにより、複数のフローティングゲート電極に沿って延びるソース領域を形成する工程とを備える。
【０００７】
このような工程を備えた不揮発性半導体記憶装置の製造方法では、平坦な頂面にマスク層を形成するため、マスク層を精度よく形成することができる。このマスク層に従ってソース領域を形成するための開口を形成するため、微細なソース領域を確実に形成することができる。その結果、不揮発性半導体記憶装置の微細化が可能となる。
【０００８】
【発明の実施の形態】
以下、この発明の実施の形態について、図面を参照して説明する。なお、以下の実施の形態において、同一または相当する部分については同一の参照符号を付し、その説明は繰返さない。
【０００９】
（実施の形態１）
図１は、この発明の実施の形態１に従った不揮発性半導体記憶装置の平面図であり、図１の（Ａ）はメモリセル領域の平面図であり、図１の（Ｂ）は周辺回路領域の平面図である。図１の（Ａ）および図１の（Ｂ）を参照して、この発明の実施の形態１に従った不揮発性半導体記憶装置５００は、メモリセル領域３００と、周辺回路領域４００とを有する。メモリセル領域３００では、分離絶縁膜としての埋込酸化膜６が形成されている。埋込酸化膜６上には所定の方向に延びるようにコントロールゲート電極１３が形成され、コントロールゲート電極１３の下にはフローティングゲート電極８が形成されている。フローティングゲート電極８およびコントロールゲート電極１３の側壁には側壁絶縁膜（サイドウォール絶縁膜）３８が形成されている。２つのコントロールゲート電極１３の間にはソース領域４３が一方向に連なって形成されている。コントロールゲート電極１３の一方側にソース領域４３が形成されており、他方に不純物領域（ドレイン領域）３４が形成されている。
【００１０】
図１の（Ｂ）を参照して、周辺回路領域４００では、ゲート電極１４が形成されており、ゲート電極１４の側壁には側壁絶縁膜３８が形成されている。
【００１１】
図２は、この発明の実施の形態１に従った不揮発性半導体記憶装置の断面図であり、図２の（Ａ）は図１の（Ｂ）のＩＩＡ−ＩＩＡ線に沿った断面図であり、図２の（Ｂ）は、図１の（Ａ）のＩＩＢ−ＩＩＢ線に沿った断面図であり、図２（Ｃ）は図１の（Ａ）のＩＩＣ−ＩＩＣ線に沿った断面図である。図３は、図１の（Ａ）のＩＩＩ−ＩＩＩ線に沿った断面図である。図４は、図１の（Ａ）中のＩＶ−ＩＶ線に沿った断面図である。
【００１２】
図２の（Ａ）を参照して、周辺回路領域４００では、シリコン基板１の表面にトレンチ５が形成されている。トレンチ５をシリコン酸化膜からなる埋込酸化膜６が充填している。シリコン基板１の主表面１ｆには、低濃度の不純物領域３７と、不純物領域３７よりも不純物濃度の高い高濃度の不純物領域３９が形成されている。不純物領域３７および３９は、ｎ型不純物またはｐ型不純物を含む。
【００１３】
シリコン基板１の主表面１ｆにはゲート絶縁膜としての熱酸化膜１２が形成されている。熱酸化膜１２上にはドープトポリシリコン層１３ａとタングステンシリサイド層１３ｂとからなるゲート電極１４にシリコン酸化膜３５が形成されている。
【００１４】
ゲート電極１４上にはシリコン酸化膜３０およびシリコン窒化膜３１が形成されている。シリコン酸化膜３０およびシリコン窒化膜３１に接触するように側壁絶縁膜３８が形成されている。シリコン窒化膜３１と側壁絶縁膜３８を覆うように薄膜状のシリコン窒化膜４０が形成されている。
【００１５】
層間絶縁膜４１はゲート電極１４を覆うように形成されている。層間絶縁膜４１上にはシリコン酸化膜６２が形成されている。シリコン酸化膜６２および層間絶縁膜４１には、主表面１ｆにまで達するコンタクトホール４１ａが形成されている。コンタクトホール４１ａは複数個形成され、その各々を充填するようにドープトポリシリコンからなる配線層２８が形成されている。
【００１６】
図２の（Ｂ）を参照して、ゲート電極のゲート幅方向では、シリコン基板１に複数のトレンチ５が互いに距離を隔てて形成されている。トレンチ５を埋込むように埋込酸化膜６が形成されている。主表面１ｆを覆うようにトンネル酸化膜としての熱酸化膜７が形成されている。熱酸化膜７および埋込酸化膜６上にはドープトポリシリコンからなるフローティングゲート電極８が形成されている。フローティングゲート電極８は複数個が島状に形成されており、フローティングゲート電極８を覆うようにシリコン酸化膜、シリコン窒化膜およびシリコン酸化膜の３層構造のＯＮＯ膜１０が形成されている。
【００１７】
ＯＮＯ膜１０上には、コントロールゲート電極１３が形成されている。コントロールゲート電極１３は、図２の（Ａ）で示すドープトポリシリコン層１３ａおよびタングステンシリサイド層１３ｂと同一の材質から構成される。コントロールゲート電極１３を覆うようにシリコン酸化膜３０、シリコン窒化膜３１およびシリコン窒化膜４０が積層されている。シリコン窒化膜４０上には層間絶縁膜４１、シリコン酸化膜６２および配線層２８が形成されている。
【００１８】
図２の（Ｃ）を参照して、シリコン基板１の主表面１ｆには、凹部１ｕが形成されている。凹部１ｕにはソース領域４３が形成されており、ソース領域４３は、シリコン基板１に高融点金属を接触させることで形成された、高融点金属を含むシリサイド領域６１を含む。ソース領域４３の深さはＤ１である。
【００１９】
ソース領域４３から離隔するように不純物領域３４からなるドレイン領域が形成されている。ドレイン領域（不純物領域３４）の深さはＤ２である。ソース領域４３の深さＤ１はドレイン領域の深さＤ２よりも深い。
【００２０】
シリコン基板１の主表面を覆うように熱酸化膜７が形成されている。熱酸化膜７上には、フローティングゲート電極８、ＯＮＯ膜１０、コントロールゲート電極１３を含む積層体１００が設けられている。積層体１００は側面１０１を有し、その側面には側壁絶縁膜３８が形成されている。
【００２１】
コントロールゲート電極１３上にはシリコン酸化膜３０、シリコン窒化膜３１およびシリコン窒化膜４０が堆積されている。なお、ドープトポリシリコン層１３ａおよびフローティングゲート電極８の側面にはシリコン酸化膜３５が形成されている。積層体１００を覆うように層間絶縁膜４１、シリコン酸化膜６２および配線層２８が形成されている。
【００２２】
不揮発性半導体記憶装置は、主表面１ｆを有する半導体基板としてのシリコン基板１と、フローティングゲート電極８と所定の方向に延在するコントロールゲート電極１３とを有し、主表面１ｆ上に形成され、側面１０１を含む積層体１００と、積層体１００の両側でシリコン基板１に形成されたソース領域４３および不純物領域（ドレイン領域）３４と、積層体１００の側面１０１を覆う側壁絶縁膜３８とを備える。ソース領域４３は主表面１ｆから不純物領域（ドレイン領域）３４よりも深い部分に位置する。
【００２３】
分離絶縁膜としての埋込酸化膜６がシリコン酸化膜を含み、側壁絶縁膜３８がシリコン窒化膜を含む。ソース領域４３の一部分であるシリサイド領域６１は、側壁絶縁膜３８をマスクとしてシリコン基板１を金属化することで形成される。
【００２４】
図３を参照して、シリコン基板１には埋込酸化膜６が形成されている。埋込酸化膜６の間にソース領域４３が形成されている。ソース領域４３は、シリサイド領域６１を含む。
【００２５】
埋込酸化膜６上にはコントロールゲート電極１３、シリコン酸化膜３０、シリコン窒化膜３１およびシリコン窒化膜４０が形成されている。
【００２６】
シリコン窒化膜４０を覆うように層間絶縁膜４１およびシリコン酸化膜６２が形成されている。シリコン酸化膜６２上に配線層２８が形成されている。
【００２７】
図４を参照して、シリコン基板１にはトレンチ５が形成されている。トレンチ５の表面には、シリサイド領域６１を含むソース領域４３が形成されている。ソース領域４３はトレンチ５の表面に沿って延びる。
【００２８】
シリコン基板１の表面には複数の分離絶縁膜としての埋込酸化膜６が形成されている。ソース領域４３およびシリサイド領域６１の一部分が複数の埋込酸化膜６の間に形成されている。
【００２９】
次に、図２で示す不揮発性半導体記憶装置の製造方法について、図５から図２８を参照して説明する。なお、図５から図２５、図２７および図２８の（Ａ）で示す断面は図２の（Ａ）で示す断面に対応し、図５から図２５、図２７および図２８の（Ｂ）で示す断面は図２の（Ｂ）で示す断面に対応し、図５から図２５、図２７および図２８の（Ｃ）で示す断面は図２の（Ｃ）で示す断面に対応する。図５の（Ａ）から図５の（Ｃ）を参照して、半導体基板としてのシリコン基板１の主表面１ｆに、厚みが２０ｎｍ程度の熱酸化膜２を形成する。続いて厚み２００ｎｍのシリコン窒化膜３を堆積する。シリコン窒化膜３上にレジストを塗布し、レジストを写真製版することによりレジストパターン４を形成する。
【００３０】
図６の（Ａ）から図６の（Ｃ）を参照して、レジストパターン４をマスクとして、シリコン窒化膜３および熱酸化膜２をドライエッチングする。レジストパターン４を除去した後、パターニングしたシリコン窒化膜３および熱酸化膜２をマスクとしてシリコン基板１をドライエッチングする。これにより深さが約３００ｎｍのトレンチ５を形成する。
【００３１】
図７の（Ａ）から図７の（Ｃ）を参照して、トレンチ５をエッチングする際のプラズマダメージ層を除去するためと、トレンチ５のコーナ部分での電界集中を防ぐためのトレンチコーナの丸めなどを目的として、トレンチ５の内壁を深さ３０ｎｍ程度を熱酸化した後に、厚みが約５００ｎｍの埋込酸化膜６を堆積する。これによりトレンチ５に酸化膜を埋込む。
【００３２】
図８の（Ａ）から図８の（Ｃ）を参照して、埋込酸化膜６を化学的機械的研磨法（ＣＭＰ）により平坦化する。
【００３３】
図９の（Ａ）から図９の（Ｃ）を参照して、埋込酸化膜６を、希フッ酸を用いることにより所定の量だけウェットエッチングする。
【００３４】
図１０の（Ａ）から図１０の（Ｃ）を参照して、シリコン窒化膜３を熱リン酸で除去する。この時点で、トレンチ素子分離（ＳＴＩ：ｓｈａｌｌｏｗ  ｔｒｅｎｃｈ  ｉｓｏｌａｔｉｏｎ）が形成される。
【００３５】
図１１の（Ａ）から図１１の（Ｃ）を参照して、ｎ型ウェル領域、ｐ型ウェル領域（図示せず）を形成するためのイオン注入を行なう。その後熱酸化膜２を希フッ酸で除去する。
【００３６】
図１２の（Ａ）から図１２の（Ｃ）を参照して、メモリセルのトンネル酸化膜となる、厚みが約１０ｎｍの熱酸化膜７を形成する。さらに、メモリセルのフローティングゲート電極となる、厚みが約１００ｎｍ程度のリンが添加されたドープトポリシリコン層８ａを形成する。ドープトポリシリコン層８ａ上にレジストを塗布し、レジストを写真製版することによりレジストパターン９を形成する。
【００３７】
図１３の（Ａ）から図１３の（Ｃ）を参照して、レジストパターン９をマスクとして、ドープトポリシリコン層８ａをドライエッチングすることにより、フローティングゲート電極のゲート幅方向のパターニングを行なう。レジストパターン９を除去した後、ドープトポリシリコン層８ａ上に、厚みが約５ｎｍの熱酸化膜を形成し、続いてシリコン窒化膜およびシリコン酸化膜を堆積することにより、酸化膜／窒化膜／酸化膜の３層からなるＯＮＯ膜１０を形成する。
【００３８】
図１４の（Ａ）から図１４の（Ｃ）を参照して、シリコン基板１上にレジストを塗布し、このレジストを写真製版することによりレジストパターン１１を形成する。レジストパターン１１は周辺回路領域４００を露出させ、メモリセル領域３００を覆う。
【００３９】
図１５の（Ａ）から図１５の（Ｃ）を参照して、レジストパターン１１をマスクとして、周辺回路領域４００のＯＮＯ膜１０およびドープトポリシリコン層８ａをドライエッチングによって除去する。その後希フッ酸により熱酸化膜７を除去する。
【００４０】
図１６の（Ａ）から図１６の（Ｃ）を参照して、レジストパターン１１を除去した後、周辺回路領域４００のゲート酸化膜となる、厚みが約１５ｎｍの熱酸化膜１２を形成する。続けて、メモリセル領域３００のコントロールゲート電極および周辺回路領域４００のゲート電極となる、厚みが約１００のリンがドープされたドープトポリシリコン層１３ａ、およびタングステンシリサイド（ＷＳｉ）層１３ｂを堆積する。さらに、その上に、厚みが約１０ｎｍのシリコン酸化膜３０、厚みが約２００ｎｍのシリコン窒化膜３１を堆積する。
【００４１】
シリコン窒化膜３１上にレジストを塗布し、このレジストを写真製版することによりレジストパターン３２を形成する。
【００４２】
図１７の（Ａ）から図１７の（Ｃ）を参照して、レジストパターン３２をマスクとして、シリコン窒化膜３１およびシリコン酸化膜３０をドライエッチングする。レジストパターン３２を除去した後に、パターニングされたシリコン窒化膜３１およびシリコン酸化膜３０をマスクとして、タングステンシリサイド（ＷＳｉ）層１３ｂおよびドープトポリシリコン層１３ａをドライエッチングすることにより、メモリセル領域３００のコントロールゲート電極１３および周辺回路領域４００のゲート電極１４を形成する。
【００４３】
図１８の（Ａ）から図１８の（Ｃ）を参照して、シリコン基板１を覆うようにレジストを塗布する。レジストを写真製版することによりレジストパターン３３を形成する。レジストパターン３３は周辺回路領域４００を覆う。
【００４４】
図１９の（Ａ）から図１９の（Ｃ）を参照して、レジストパターン３３およびパターニングしたシリコン窒化膜３１、シリコン酸化膜３０、タングステンシリサイド層１３ｂおよびドープトポリシリコン層１３ａをマスクとして、メモリセル領域３００のＯＮＯ膜１０およびドープトポリシリコン層８ａをドライエッチングすることにより、フローティングゲート電極のゲート長（Ｌ）方向のパターニングを行なう。これによりフローティングゲート電極８を形成する。ついでシリコン基板１に不純物イオンを注入することにより、メモリセル領域３００において不純物領域３４および１４３を形成する。不純物領域３４は、ドレイン領域である。その後レジストパターン３３を除去する。
【００４５】
図２０の（Ａ）から図２０の（Ｃ）を参照して、ドープトポリシリコン層１３ａおよびフローティングゲート電極８の側壁に、熱酸化により厚みが約１０ｎｍのシリコン酸化膜３５を形成する。シリコン基板１に不純物イオンを注入することにより周辺回路領域４００に不純物領域３７を形成する。シリコン基板１の全面を覆うように厚みが約１００ｎｍのシリコン窒化膜３６を堆積する。
【００４６】
図２１の（Ａ）から図２１の（Ｃ）を参照して、シリコン窒化膜３６をエッチバックすることにより側壁絶縁膜３８を形成する。次に不純物イオンを注入することにより周辺回路領域４００の高濃度の不純物領域３９を形成する。
【００４７】
図２２の（Ａ）から図２２の（Ｃ）を参照して、エッチングストッパとなる、厚みが約２０ｎｍのシリコン窒化膜４０を堆積する。その後、厚みが約１０００のＢＰＳＧ（ボロンリンシリケートガラス）からなる層間絶縁膜４１を堆積する。層間絶縁膜４１をＣＭＰ法などにより平坦化する。
【００４８】
図２３の（Ａ）から図２３の（Ｃ）を参照して、層間絶縁膜４１上にレジストを塗布する。このレジストを写真製版することにより、周辺回路領域４００およびメモリセル領域３００のドレイン側半分を覆うレジストパターン４２を形成する。この時点で下地である層間絶縁膜４１の頂面４１ｔは主表面１ｆとほぼ平行であり、かつ平坦であるので、高精度の写真製版を行なうことができる。
【００４９】
図２４の（Ａ）から図２４の（Ｃ）を参照して、レジストパターン４２をマスクとして層間絶縁膜４１をドライエッチングする。これにより、メモリセル領域３００のソース領域上に、コントロールゲート電極１３と平行な溝４１ｈを形成する。この際、シリコン窒化膜４０がエッチングされず、層間絶縁膜４１がエッチングされやすい条件、すなわちシリコン窒化膜４０との選択比が高いエッチング条件を適用することによって、シリコン窒化膜４０を突き抜けないようにする。
【００５０】
図２５の（Ａ）から図２５の（Ｃ）を参照して、エッチング条件を変更してシリコン窒化膜４０をエッチングする。さらに、再びシリコン窒化膜との選択比が高い条件に変更して、埋込酸化膜６を除去する。図２５の（Ｃ）で示されるように、シリコン基板１には凹部１ｕが形成される。図２６で示されるように、埋込酸化膜を除去した後、矢印１６１で示す方向からイオン注入を行なうことによってゲート幅方向の隣接メモリセルの不純物領域が接続されてソース領域４３が形成される。すなわち、図２６で示すように、ソース領域４３はトレンチ５に沿って形成される。なお、この工程の前では、ゲート幅方向の隣接するメモリセル間はトレンチ素子分離によって不純物領域が分離されている。
【００５１】
図２７の（Ａ）から図２７の（Ｃ）を参照して、厚みが１０ｎｍ程度のコバルトまたはチタンなどの高融点金属層６０を堆積する。
【００５２】
図２８の（Ａ）から図２８の（Ｃ）を参照して、シリサイド化するための熱処理を行なう。その後、未反応の高融点金属層６０を除去する。この時点では、ソース領域４３の表面のみシリコンが露出しているため、ソース領域４３の表面がシリサイド領域６１となる。
【００５３】
図２の（Ａ）から（Ｃ）を参照して、厚みが約５００ｎｍのシリコン酸化膜６２を堆積することによりソース領域４３表面を覆う。その後シリコン酸化膜６２上にレジストを塗布し、レジストを写真製版することによりレジストパターンを形成する。レジストパターンをマスクとしてシリコン酸化膜６２および層間絶縁膜４１をエッチングすることにより、コンタクトホール４１ａを形成する。コンタクトホール４１ａはシリコン基板１の主表面１ｆまでに達する。コンタクトホール４１ａを覆うようにドープトポリシリコン層を形成し、このドープトポリシリコン層を所定の形状にパターニングすることにより配線層２８を形成する。これにより図２で示す不揮発性半導体記憶装置が完成する。
【００５４】
以上のような不揮発性半導体記憶装置の製造方法は、複数のフローティングゲート電極８と、複数のフローティングゲート電極８上に形成されて所定の方向に延在するコントロールゲート電極１３とを有し、側面１０１を含む複数の積層体１００をシリコン基板１の主表面１ｆ上に形成する工程と、複数の積層体１００の側面１０１とシリコン基板１の主表面１ｆとを覆う絶縁膜としてのシリコン窒化膜３６を形成する工程と、シリコン窒化膜３６をエッチバックするとともに、積層体１００の側面１０１を覆うシリコン窒化膜３６を残存させて側壁絶縁膜３８を形成する工程と、積層体１００と側壁絶縁膜３８とを覆い、かつ、主表面１ｆにほぼ平行な頂面４１ｔを有する層間絶縁膜４１を形成する工程と、層間絶縁膜４１の頂面４１ｔ上にマスク層としてのレジストパターン４２を形成する工程と、レジストパターン４２をマスクとして層間絶縁膜４１を選択的にエッチングすることにより、隣り合う積層体１００に形成された側壁絶縁膜３８の間に位置するように層間絶縁膜４１に開口部としての溝４１ｈを形成する工程と、溝４１ｈから主表面１ｆに不純物イオンを注入することにより、複数のフローティングゲート電極８に沿って延びるソース領域４３を形成する工程とを備える。不揮発性半導体記憶装置の製造方法は、ソース領域４３の一部分を金属化する工程としてシリサイド領域６１を形成する工程をさらに備える。
【００５５】
不揮発性半導体記憶装置の製造方法は、複数のフローティングゲート電極８と、複数のフローティングゲート電極８上に形成されて所定の方向に延在するコントロールゲート電極１３とを有し、側面１０１を含む複数の積層体１００をシリコン基板１の主表面１ｆ上に形成する工程と、積層体１００を覆うシリコン窒化膜３６を形成する工程と、シリコン窒化膜３６をエッチバックすることにより、複数の積層体１００の側面１０１を覆う側壁絶縁膜３８を形成する工程と、側壁絶縁膜３８をマスクとしてシリコン基板１に不純物を注入することにより、複数の積層体１００の間でシリコン基板１に、複数のフローティングゲート電極８に沿って延在するソース領域４３を形成する工程とを備える。
【００５６】
不揮発性半導体記憶装置の製造方法は、シリコン基板１に複数の分離絶縁膜としての埋込酸化膜６を形成する工程をさらに備え、ソース領域４３の一部分が複数の埋込酸化膜の間に形成されている。側壁絶縁膜３８上にシリコン窒化膜４０が形成される。不揮発性半導体記憶装置の製造方法は、側壁絶縁膜３８およびシリコン窒化膜４０をマスクとしてソース領域４３の一部分を金属化する工程をさらに備える。
【００５７】
以上のように構成された不揮発性半導体記憶装置では、まず、ソース領域４３はシリサイド領域６１を含む。その結果、ソース領域４３の抵抗を小さくすることができる。さらに、ソース領域４３の深さがドレイン領域としての不純物領域３４よりも深く、ソース領域４３は、側壁絶縁膜３８をマスクとしてシリコン基板１をエッチングして設けられた凹部１ｕに形成される。その結果、ソース領域４３とフローティングゲート電極８との距離を遠くすることができ、ソース領域４３とフローティングゲート電極８とのショートを防止することができる。
【００５８】
さらに、図３で示すように、複数の埋込酸化膜６の間にソース領域４３が形成されるため、分離領域としての埋込酸化膜６の間のスペースを有効に活用することができる。
【００５９】
また、自己整合的に形成された側壁絶縁膜３８をマスクとしてシリコン基板１に不純物を注入することでソース領域４３が形成されるため、複数の積層体の間隔が微細化しても、複数の積層体１００の間に確実にソース領域４３を形成することができる。その結果、不揮発性半導体記憶装置の微細化が可能となる。
【００６０】
さらに、平坦な頂面４１ｔにレジストパターン４２を形成するため、レジストパターン４２を形成する工程での位置合わせのマージンを拡大し、スケーラビリティーを向上させることができる。この製造方法では、ＳＡＣ（セルフアラインコンタクト）と同様に窒化膜に対して自己整合的にソース領域４３が形成される。凹部１ｕを形成する工程では、フローティングゲート電極８の下の熱酸化膜７が側壁絶縁膜３８で保護されているため、プラズマダメージを受けないという効果がある。
【００６１】
また、この製造方法では、メモリセル領域３００のドレイン領域および周辺回路領域のソースおよびドレイン領域はシリサイド化されない。シリサイド化は、抵抗を下げる効果がある反面、接合リークの増大を招くおそれがある。最も抵抗を下げたいソース領域４３のみシリサイド化することで、上記問題の発生を防止することができる。
【００６２】
（実施の形態２）
図２９は、この発明の実施の形態２に従った不揮発性半導体記憶装置の断面図であり、図２９の（Ａ）で示す断面は図２の（Ａ）に対応する断面図であり、図２９の（Ｂ）で示す断面は図２の（Ｂ）に対応する断面図であり、図２９の（Ｃ）で示す断面は、図２の（Ｃ）に対応する断面図である。図２９の（Ａ）から図２９の（Ｃ）を参照して、この発明の実施の形態２に従った不揮発性半導体記憶装置では、シリコン酸化膜５１が形成されている点で、実施の形態１に従った不揮発性半導体記憶装置と異なる。
【００６３】
次に、図２９で示す不揮発性半導体記憶装置の製造方法について説明する。図３０から図３８は、図２９で示す不揮発性半導体記憶装置の製造方法を示す断面図である。図３０から図３５、図３７および図３８の（Ａ）で示す断面は図２９の（Ａ）で示す断面に対応し、図３０から図３５、図３７および図３８の（Ｂ）で示す断面は図２９の（Ｂ）で示す断面に対応し、図３０から図３５、図３７および図３８の（Ｃ）で示す断面は図２９の（Ｃ）で示す断面に対応する。図３０の（Ａ）から図３０の（Ｃ）を参照して、まず、実施の形態１と同様の工程に従い、周辺回路領域４００ではゲート電極１４を形成し、メモリセル領域３００では積層体１００を形成する。
【００６４】
図３１の（Ａ）から図３１の（Ｃ）を参照して、熱酸化により、ドープトポリシリコン層１３ａおよびフローティングゲート電極８の側壁を熱酸化することにより、厚みが１０ｎｍ程度のシリコン酸化膜３５を形成する。次に、シリコン基板１にイオン注入をすることにより周辺回路領域４００で低濃度の不純物領域３７を形成する。その後シリコン基板１を覆うように厚みが約５０ｎｍのシリコン窒化膜４０を形成する。
【００６５】
図３２の（Ａ）から図３２の（Ｃ）を参照して、厚みが約１００ｎｍのシリコン酸化膜５１を堆積した後、シリコン酸化膜５１上にレジストを塗布する。レジストを写真製版することによりレジストパターン５２を形成する。
【００６６】
図３３の（Ａ）から図３３の（Ｃ）を参照して、周辺回路領域４００のシリコン酸化膜５１をエッチングすることによりシリコン酸化膜５３を形成する。その後周辺回路領域４００に不純物イオンを注入することにより周辺回路領域４００の高濃度の不純物領域３９を形成する。
【００６７】
なお、実施の形態１では、自己整合的にソース領域を形成するためのメモリセル領域の側壁絶縁膜と、周辺回路領域４００のトランジスタのソースおよびドレイン領域の構造をＬＤＤ（ｌｉｇｈｔｌｙ−ｄｏｐｅｄ−ｄｒａｉｎ）構造とするための側壁絶縁膜を同時に形成するが、この方法では、それぞれの側壁絶縁膜に最適なサイドウォール幅が一致しない可能性がある。
【００６８】
自己整合的にソース領域を形成するために必要な最小幅の側壁絶縁膜を形成する場合、そのとき同時に形成される周辺回路領域のトランジスタの側壁絶縁膜の幅が、メモリセル領域に必要な最小の側壁絶縁膜の幅より小さければこれらを両立させるためにメモリセル領域３００の側壁絶縁膜の幅を大きくする必要がある。その結果、メモリセル領域３００が拡大する。
【００６９】
それに対して、この実施の形態では、メモリセル領域３００と周辺回路領域４００の側壁絶縁膜の幅を独立して設定することができるため、実施の形態１よりもメモリセル領域３００を縮小することが可能である。
【００７０】
図３４の（Ａ）から図３４の（Ｃ）を参照して、厚みが約１０００ｎｍのＢＰＳＧからなる層間絶縁膜４１を堆積する。層間絶縁膜４１をＣＭＰなどにより平坦化して主表面１ｆにほぼ平行な頂面４１ｔを形成する。層間絶縁膜４１の頂面４１ｔ上にレジストを塗布し、レジストを写真製版してレジストパターン５６を形成する。レジストパターン５６は、周辺回路領域４００およびメモリセルのドレイン側半分を覆う。レジストパターン５６をマスクとして層間絶縁膜４１をドライエッチングすることにより、ソース領域上にコントロールゲート電極１３と平行な溝４１ｈを形成する。このとき、シリコン窒化膜がエッチングされにくく、ＢＰＳＧがエッチングされやすい条件、すなわち、シリコン窒化膜４０との選択比が高いエッチング条件を適用することによって、シリコン窒化膜４０を突き抜けないようにする。この時点では下地は平坦であるので、実施の形態１と同様に高精度の写真製版を行なうことができる。
【００７１】
図３５の（Ａ）から図３５の（Ｃ）を参照して、エッチング条件を変更して、シリコン窒化膜４０をエッチバックして側壁絶縁膜４０ａを形成する。ここまでは、自己整合的にコンタクトホールが形成されるＳＡＣ（ｓｅｌｆ  ａｌｉｇｎ  ｃｏｎｔａｃｔ）と同様の方法であり、ホールパターンがラインパターンに変わっただけである。さらに、再びシリコン窒化膜との選択比が高い条件に変更して埋込酸化膜６を除去する。その後、矢印１６１で示す方向から、不純物イオンを注入することにより、フローティングゲート電極８の並ぶ方向に沿って延びるソース領域４３を形成する。図３６で示すように、ソース領域４３上では埋込酸化膜６が除去される。
【００７２】
図３７の（Ａ）から図３７の（Ｃ）を参照して、厚みが１０ｎｍ程度のコバルトまたはチタンなどの高融点金属層６０を堆積する。
【００７３】
図３８の（Ａ）から図３８の（Ｃ）を参照して、シリサイド化するための熱処理を行なう。その後、未反応の高融点金属層６０を除去する。この時点では、ソース領域４３の表面のみシリコンが露出しているため、ソース領域４３の表面がシリサイド領域６１となる。
【００７４】
図２９の（Ａ）から（Ｃ）を参照して、厚みが約５００ｎｍのシリコン酸化膜６２を堆積することによりソース領域４３表面を覆う。その後シリコン酸化膜６２上にレジストを塗布し、レジストを写真製版することによりレジストパターンを形成する。レジストパターンをマスクとしてシリコン酸化膜６２および層間絶縁膜４１をエッチングすることにより、コンタクトホール４１ａを形成する。コンタクトホール４１ａはシリコン基板１の主表面１ｆまでに達する。コンタクトホール４１ａを覆うようにドープトポリシリコン層を形成し、このドープトポリシリコン層を所定の形状にパターニングすることにより配線層２８を形成する。これにより図２９で示す不揮発性半導体記憶装置が完成する。
【００７５】
（実施の形態３）
図３９は、この発明の実施の形態３に従った不揮発性半導体記憶装置の断面図であり、図２に対応する断面である。図４０は、この発明の実施の形態３に従った不揮発性半導体記憶装置の断面図であり、図３に対応する断面である。図４１は、この発明の実施の形態３に従った不揮発性半導体記憶装置の断面図であり、図４に対応する断面である。図３９から４１を参照して、この発明の実施の形態３に従った不揮発性半導体記憶装置では、ソース領域４３の一部分が金属化（シリサイド化）されていない点で、実施の形態１に従った不揮発性半導体記憶装置と異なる。ソース領域４３の表面が金属化されていないため、ソース領域４３がシリコン酸化膜６２に直接接触している。
【００７６】
このような不揮発性半導体記憶装置の製造方法は、実施の形態１の半導体装置の製造方法から、図２７および図２８で示す工程を取り除いたものとなる。すなわち、図２７および図２８のシリサイド化の工程を省略することで、図３９から４１で示す不揮発性半導体記憶装置が完成する。
【００７７】
このような不揮発性半導体記憶装置およびその製造方法では、ソース領域４３のシリサイド化による効果はないが、それ以外では実施の形態１と同様の効果がある。
【００７８】
（実施の形態４）
図４２は、この発明の実施の形態４に従った不揮発性半導体記憶装置の断面図である。図４２を参照して、この発明の実施の形態４に従った不揮発性半導体記憶装置では、ソース領域４３の一部分が金属化（シリサイド化）されていない点で、実施の形態２に従った不揮発性半導体記憶装置と異なる。
【００７９】
このような不揮発性半導体記憶装置の製造方法は、実施の形態２の半導体装置の製造方法から、図３７および図３８で示す工程を取り除いたものとなる。すなわち、図３７および図３８のシリサイド化の工程を省略することで、図４２で示す不揮発性半導体記憶装置が完成する。
【００８０】
このような不揮発性半導体記憶装置およびその製造方法では、ソース領域４３のシリサイド化による効果はないが、それ以外では実施の形態２と同様の効果がある。
【００８１】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００８２】
【発明の効果】
この発明に従えば、微細化が可能な不揮発性半導体記憶装置を提供することができる。
【図面の簡単な説明】
【図１】この発明の実施の形態１に従った不揮発性半導体記憶装置の平面図であり、図１の（Ａ）はメモリセル領域の平面図であり、図１の（Ｂ）は周辺回路領域の平面図である。
【図２】この発明の実施の形態１に従った不揮発性半導体記憶装置の断面図であり、図２の（Ａ）は図１の（Ｂ）のＩＩＡ−ＩＩＡ線に沿った断面図であり、図２の（Ｂ）は、図１の（Ａ）のＩＩＢ−ＩＩＢ線に沿った断面図であり、図２（Ｃ）は図１の（Ａ）のＩＩＣ−ＩＩＣ線に沿った断面図である。
【図３】図１の（Ａ）のＩＩＩ−ＩＩＩ線に沿った断面図である。
【図４】図１の（Ａ）中のＩＶ−ＩＶ線に沿った断面図である。
【図５】図２で示す不揮発性半導体記憶装置の製造方法の第１工程を示す断面図である。
【図６】図２で示す不揮発性半導体記憶装置の製造方法の第２工程を示す断面図である。
【図７】図２で示す不揮発性半導体記憶装置の製造方法の第３工程を示す断面図である。
【図８】図２で示す不揮発性半導体記憶装置の製造方法の第４工程を示す断面図である。
【図９】図２で示す不揮発性半導体記憶装置の製造方法の第５工程を示す断面図である。
【図１０】図２で示す不揮発性半導体記憶装置の製造方法の第６工程を示す断面図である。
【図１１】図２で示す不揮発性半導体記憶装置の製造方法の第７工程を示す断面図である。
【図１２】図２で示す不揮発性半導体記憶装置の製造方法の第８工程を示す断面図である。
【図１３】図２で示す不揮発性半導体記憶装置の製造方法の第９工程を示す断面図である。
【図１４】図２で示す不揮発性半導体記憶装置の製造方法の第１０工程を示す断面図である。
【図１５】図２で示す不揮発性半導体記憶装置の製造方法の第１１工程を示す断面図である。
【図１６】図２で示す不揮発性半導体記憶装置の製造方法の第１２工程を示す断面図である。
【図１７】図２で示す不揮発性半導体記憶装置の製造方法の第１３工程を示す断面図である。
【図１８】図２で示す不揮発性半導体記憶装置の製造方法の第１４工程を示す断面図である。
【図１９】図２で示す不揮発性半導体記憶装置の製造方法の第１５工程を示す断面図である。
【図２０】図２で示す不揮発性半導体記憶装置の製造方法の第１６工程を示す断面図である。
【図２１】図２で示す不揮発性半導体記憶装置の製造方法の第１７工程を示す断面図である。
【図２２】図２で示す不揮発性半導体記憶装置の製造方法の第１８工程を示す断面図である。
【図２３】図２で示す不揮発性半導体記憶装置の製造方法の第１９工程を示す断面図である。
【図２４】図２で示す不揮発性半導体記憶装置の製造方法の第２０工程を示す断面図である。
【図２５】図２で示す不揮発性半導体記憶装置の製造方法の第２１工程を示す断面図である。
【図２６】図２５のＸＸＶＩ−ＸＸＶＩ線に沿った断面図である。
【図２７】図２で示す不揮発性半導体記憶装置の製造方法の第２２工程を示す断面図である。
【図２８】図２で示す不揮発性半導体記憶装置の製造方法の第２３工程を示す断面図である。
【図２９】この発明の実施の形態２に従った不揮発性半導体記憶装置の断面図であり、図２９の（Ａ）で示す断面は図２の（Ａ）に対応する断面図であり、図２９の（Ｂ）で示す断面は図２の（Ｂ）に対応する断面図であり、図２９の（Ｃ）で示す断面は、図２の（Ｃ）に対応する断面図である。
【図３０】図２９で示す不揮発性半導体記憶装置の製造方法の第１工程を示す断面図である。
【図３１】図２９で示す不揮発性半導体記憶装置の製造方法の第２工程を示す断面図である。
【図３２】図２９で示す不揮発性半導体記憶装置の製造方法の第３工程を示す断面図である。
【図３３】図２９で示す不揮発性半導体記憶装置の製造方法の第４工程を示す断面図である。
【図３４】図２９で示す不揮発性半導体記憶装置の製造方法の第５工程を示す断面図である。
【図３５】図２９で示す不揮発性半導体記憶装置の製造方法の第６工程を示す断面図である。
【図３６】図３５のＸＸＸＶＩ−ＸＸＸＶＩ線に沿った断面図である。
【図３７】図２９で示す不揮発性半導体記憶装置の製造方法の第７工程を示す断面図である。
【図３８】図２９で示す不揮発性半導体記憶装置の製造方法の第８工程を示す断面図である。
【図３９】この発明の実施の形態３に従った不揮発性半導体記憶装置の断面図であり、図２に対応する断面図である。
【図４０】この発明の実施の形態３に従った不揮発性半導体記憶装置の断面図であり、図３に対応する断面図である。
【図４１】この発明の実施の形態３に従った不揮発性半導体記憶装置の断面図であり、図４に対応する断面図である。
【図４２】この発明の実施の形態４に従った不揮発性半導体記憶装置の断面図であり、図２に対応する断面図である。
【符号の説明】
１  シリコン基板、１ｆ  主表面、６  埋込酸化膜、８  フローティングゲート電極、１３  コントロールゲート電極、３４  不純物領域、３８  側壁絶縁膜、４３  ソース領域、６１  シリサイド領域、１００  積層体、１０１  側面、５００  不揮発性半導体記憶装置。
【図１】
2004327701.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2004327701.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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