(57)【要約】  【課題】  フィールド相関検出に必要なフィールドメモリを１個で済ます。  【解決手段】  入力するフィールド信号と１フィールドメモリ１１から出力する１フィールド前のフィールド信号の差分の絶対値を比較器１４において閾値Ｒ１比較し、閾値Ｒ１より絶対値が大きいとき出力する「１」の数を画素カウンタ１５で１フィールド分カウントし、このカウント値と１フィールド前のカウンタ値の差分を差分検出器１７で検出してフィールド相関信号を得る。【選択図】  図１
2004260794.tif 000002
【特許請求の範囲】
【請求項１】
１フィールド遅延器と、
現フィールド信号と該１フィールド遅延器で遅延された１フィールド前のフィールド信号とから画素の値の差分を検出する第１の差分検出器と、
該第１の差分検出器で検出された差分の絶対値と閾値Ｒ１を比較する第１の比較器と、
前記差分の絶対値が前記閾値より大きいとき前記第１の比較器から出力する検出信号の数を１フィールドの期間にわたりカウントする画素カウンタと、
該画素カウンタのカウンタ値を１フィールドの期間だけ遅延させる遅延器と、
前記画素カウンタのカウント値と前記遅延器から出力する１フィールド前のカウント値の差分をフィールド相関信号として検出する第２の差分検出器と、
を具備することを特徴とするフィールド相関検出回路。
【請求項２】
前記請求項１に記載のフィールド相関検出回路において、
前記比較器と前記画素カウンタを、前記差分の絶対値を１フィールドの期間にわたり加算する第１の加算器に置き換えたことを特徴とするフィールド相関検出回路。
【請求項３】
前記請求項１又は２に記載のフィールド相関検出回路と、
垂直同期信号の周期のパルスを発生するトグル発振回路と、
該トグル発振回路の出力信号と前記フィールド相関検出回路から出力するフィールド相関信号の位相を比較する位相比較回路と、
該位相比較回路で位相一致が検出されると前記垂直同期信号のアップカウントを行い位相不一致が検出されるとダウンカウントを行うトグル発振制御カウンタと、
該トグル発振制御カウンタがダウンカウンタを行い且つ該トグル発振制御カウンタの出力カウント値Ｑが設定値Ｂより小さいカウント値であるとき、前記トグル発振回路の動作を一時停止させるとともに前記トグル発振制御カウンタに設定値Ｃ（Ｃ＜Ｂ）をセットする反転判定回路と、
前記トグル発振制御カウンタの出力カウント値Ｑが設定値Ａ（Ａ＞Ｂ）より大きくなると３０コマであることを示す信号を出力する３０コマ判定回路と、
を具備することを特徴とするシネマ信号検出回路。
【請求項４】
前記請求項３に記載のシネマ信号検出回路において、
前記トグル発振回路は、前記３０コマ判定回路が３０コマを判定するとき垂直同期信号に同期した繰り返しパルス信号をフィールド出力信号として出力することを特徴とするシネマ信号検出回路。
【請求項５】
前記請求項１又は２に記載のフィールド相関検出回路と、
該フィールド相関検出回路から出力するフィールド相関信号の絶対値と閾値Ｒ２を比較して２値の信号を出力する第２の比較器と、
垂直同期信号をカウントし、前記フィールド相関信号の絶対値が前記閾値Ｒ２より小さいことを前記第２の比較器が検出するとリセットされる第１のパターン検出器と、
前記フィールド相関信号の絶対値が前記閾値Ｒ２より小さいと前記第２の比較器が検出するとセットされてその後垂直同期信号を５個カウントするとパルス信号を出力するマスクカウンタと、
前記第１のパターン検出器がリセットされ且つ前記マスクカウンタが前パルス信号を出力したとき前記垂直同期信号をカウントアップする２４コマ判定カウンタと、
該２４コマ判定カウンタの出力カウント値Ｑが設定値Ｄを超えると２４コマであることを判定する２４コマ判定回路と、
を具備することを特徴とするシネマ信号検出回路。
【請求項６】
前記請求項５に記載のシネマ信号検出回路において、
前記マスクカウンタは、前記２４コマ判定回路が２４コマであること判定するとき５フィールドに１フィールドだけ変化するパルス信号をフィールド出力信号として出力することを特徴とするシネマ信号検出回路。
【請求項７】
前記請求項３又は４に記載のシネマ信号検出回路において、
前記請求項１に記載のフィールド相関検出回路の内の前記画素カウンタのカウント値と前記遅延器から得られる１フィールド前のカウント値を加算する第２の加算器と、
該第２の加算器の加算値を所定値で除算する除算器と、
前記画素カウンタのカウント値と前記除算器の出力値を比較する第３の比較器と、
該第３の比較器の出力値が「１」と「０」を繰り返すとき前記トグル発振制御カウンタをイネーブルにし、そうでないときディスイネーブルにする第２のパターン検出器と、
からなるＴＶ／３０コマ判定回路を具備することを特徴とするシネマ信号検出回路。
【請求項８】
前記請求項３又は４に記載のシネマ信号検出回路において、
前記請求項２に記載のフィールド相関検出回路の内の前記第１の加算器の加算値と前記遅延器から得られる１フィールド前の加算値を加算する第２の加算器と、
該第２の加算器の加算値を所定値で除算する除算器と、
前記第１の加算器の加算値と前記除算器の出力値を比較する第３の比較器と、
該第３の比較器の出力値が「１」と「０」を繰り返すとき前記トグル発振制御カウンタをイネーブルにし、そうでないときディスイネーブルにする第２のパターン検出器と、
からなるＴＶ／３０コマ判定回路を具備することを特徴とするシネマ信号検出回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、前後のフィールド信号を入力してライン相関を検出するフィールド相関検出回路およびこれを使用してフィールド信号の元のソースがどのようなシネマ信号かを検出するシネマ信号検出回路に関するものである。
【背景技術】
【０００２】
フィルムの映画をＮＴＳＣ方式に変換する場合、そのフィルム映画が毎秒３０コマでも、また毎秒２４コマでも、毎秒６０コマの奇数、偶数のフィールド信号に変換することが行われている。毎秒３０コマの場合は、１つのコマを奇数フィールドと偶数フィールドに２回読み出しこれを繰り返すこと（２−２プルダウン処理）で行われる。毎秒２４コマの場合は、１つのコマを奇数フィールド、偶数フィールド、又はその逆に２回読み出し、次の１つのコマを奇数フィールド、偶数フィールド、奇数フィールド、又はその逆に３回読み出しこれを繰り返すこと（２-３プルダウン処理）で行われる。
【０００３】
一方、プラズマディスプレイ表示装置（ＰＤＰ装置）では、順次走査（プログレッシブ）が行われるので、上記の毎秒６０コマのフィールド信号を毎秒６０コマのフレーム信号に変換する必要がある。
【０００４】
この順次走査変換のとき、毎秒６０コマのフィールド信号を倍速変換して隣り合う２つのフィールドの画像を１/６０秒で重ね合わせることにより、毎秒６０コマのフレーム信号を得ることができる。そして、その重ね合わせを同じコマから生成された奇数フィールドと偶数フィールドで行うと、原画と同等な画質の順次走査の信号に変換できる。
【０００５】
このように飛び越し走査（インタレース）のフィールド信号を順次走査のフレーム信号に変換する順次走査変換装置では、フィールド信号の元の映像が毎秒３０コマのソースか毎秒２４コマのソースかを検出する必要がある。
【０００６】
そこで従来では、毎秒２４コマのソースでは２フィールド前の信号とのライン相関により、毎秒３０コマのソースでは１フィールド前の信号とのライン相関により、同じコマから作成されたフィールド信号を検出してそれぞれ順次走査変換を行っている。そして、このような順次走査変換では、１フィールド時間だけ遅延させるフィールド遅延器を２個使用して、現フィールド信号、１フィールド前のフィールド信号、１フィールド後のフィールド信号を作成し、これを利用して行っている（たとえば、特許文献１、２参照）。また、フィールド相関検出も別々のフィールド相関検出回路を使用している。
【特許文献１】特開２０００−０７８５３５号公報
【特許文献２】特開２００２−２４７５２９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、フィールド信号のソースが毎秒２４コマか３０コマかを検出するためにフィールド遅延器を２個使用したり、フィールド相関検出に別々の回路を使用するのは、回路規模が大きくなるという問題がある。
【０００８】
本発明の目的は、毎秒２４コマや毎秒３０コマの検出のためにフィールド遅延器が1個で済み、また共通にできるようにしたフィールド相関検出回路およびこれを使用したシネマ信号検出回路を提供することである。
【課題を解決するための手段】
【０００９】
請求項１にかかる発明は、１フィールド遅延器と、現フィールド信号と該１フィールド遅延器で遅延された１フィールド前のフィールド信号とから画素の値の差分を検出する第１の差分検出器と、該第１の差分検出器で検出された差分の絶対値と閾値Ｒ１を比較する第１の比較器と、前記差分の絶対値が前記閾値より大きいとき前記第１の比較器から出力する検出信号の数を１フィールドの期間にわたりカウントする画素カウンタと、該画素カウンタのカウンタ値を１フィールドの期間だけ遅延させる遅延器と、前記画素カウンタのカウント値と前記遅延器から出力する１フィールド前のカウント値の差分をフィールド相関信号として検出する第２の差分検出器と、を具備することを特徴とするフィールド相関検出回路とした。
請求項２にかかる発明は、前記請求項１に記載のフィールド相関検出回路において、前記比較器と前記画素カウンタを、前記差分の絶対値を１フィールドの期間にわたり加算する第１の加算器に置き換えたことを特徴とするフィールド相関検出回路とした。
請求項３にかかる発明は、前記請求項１又は２に記載のフィールド相関検出回路と、
垂直同期信号の周期のパルスを発生するトグル発振回路と、該トグル発振回路の出力信号と前記フィールド相関検出回路から出力するフィールド相関信号の位相を比較する位相比較回路と、該位相比較回路で位相一致が検出されると前記垂直同期信号のアップカウントを行い位相不一致が検出されるとダウンカウントを行うトグル発振制御カウンタと、該トグル発振制御カウンタがダウンカウンタを行い且つ該トグル発振制御カウンタの出力カウント値Ｑが設定値Ｂより小さいカウント値であるとき、前記トグル発振回路の動作を一時停止させるとともに前記トグル発振制御カウンタに設定値Ｃ（Ｃ＜Ｂ）をセットする反転判定回路と、前記トグル発振制御カウンタの出力カウント値Ｑが設定値Ａ（Ａ＞Ｂ）より大きくなると３０コマであることを示す信号を出力する３０コマ判定回路と、を具備することを特徴とするシネマ信号検出回路とした。
請求項４にかかる発明は、前記請求項３に記載のシネマ信号検出回路において、前記トグル発振回路は、前記３０コマ判定回路が３０コマを判定するとき垂直同期信号に同期した繰り返しパルス信号をフィールド出力信号として出力することを特徴とするシネマ信号検出回路とした。
請求項５にかかる発明は、前記請求項１又は２に記載のフィールド相関検出回路と、該フィールド相関検出回路から出力するフィールド相関信号の絶対値と閾値Ｒ２を比較して２値の信号を出力する第２の比較器と、垂直同期信号をカウントし、前記フィールド相関信号の絶対値が前記閾値Ｒ２より小さいことを前記第２の比較器が検出するとリセットされる第１のパターン検出器と、前記フィールド相関信号の絶対値が前記閾値Ｒ２より小さいと前記第２の比較器が検出するとセットされてその後垂直同期信号を５個カウントするとパルス信号を出力するマスクカウンタと、前記第１のパターン検出器がリセットされ且つ前記マスクカウンタが前パルス信号を出力したとき前記垂直同期信号をカウントアップする２４コマ判定カウンタと、該２４コマ判定カウンタの出力カウント値Ｑが設定値Ｄを超えると２４コマであることを判定する２４コマ判定回路と、を具備することを特徴とするシネマ信号検出回路とした。
請求項６にかかる発明は、前記請求項５に記載のシネマ信号検出回路において、前記マスクカウンタは、前記２４コマ判定回路が２４コマであること判定するとき５フィールドに１フィールドだけ変化するパルス信号をフィールド出力信号として出力することを特徴とするシネマ信号検出回路とした。
請求項７にかかる発明は、前記請求項３又は４に記載のシネマ信号検出回路において、前記請求項１に記載のフィールド相関検出回路の内の前記画素カウンタのカウント値と前記遅延器から得られる１フィールド前のカウント値を加算する第２の加算器と、該第２の加算器の加算値を所定値で除算する除算器と、前記画素カウンタのカウント値と前記除算器の出力値を比較する第３の比較器と、該第３の比較器の出力値が「１」と「０」を繰り返すとき前記トグル発振制御カウンタをイネーブルにし、そうでないときディスイネーブルにする第２のパターン検出器と、からなるＴＶ／３０コマ判定回路を具備することを特徴とするシネマ信号検出回路とした。
請求項８にかかる発明は、前記請求項３又は４に記載のシネマ信号検出回路において、前記請求項２に記載のフィールド相関検出回路の内の前記第１の加算器の加算値と前記遅延器から得られる１フィールド前の加算値を加算する第２の加算器と、該第２の加算器の加算値を所定値で除算する除算器と、前記第１の加算器の加算値と前記除算器の出力値を比較する第３の比較器と、該第３の比較器の出力値が「１」と「０」を繰り返すとき前記トグル発振制御カウンタをイネーブルにし、そうでないときディスイネーブルにする第２のパターン検出器と、からなるＴＶ／３０コマ判定回路を具備することを特徴とするシネマ信号検出回路とした。
【発明の効果】
【００１０】
本発明のフィールド相関検出回路によれば、フィールド相関検出に必要なフィールド遅延器は１個ですむ。また、このフィールド遅延器は３０コマ判定を行うシネマ信号検出信号、２４コマ判定を行うシネマ信号検出回路のいずれにも共通して使用することができる。さらに、３０コマ判定において通常のＴＶ信号との判定間違いも防ぐことができる。
【発明を実施するための最良の形態】
【００１１】
［フィールド相関検出回路（その１）］
図１は毎秒６０コマのＮＴＳＣのフィールド信号の前後のフィールド間のライン相関を検出するフィールド相関検出回路（その１）の構成を示すブロック図である。１１は１フィールド遅延器としてのフィールドメモリ、１２は第１の差分検出器、１３は絶対値化回路、１４は第１の比較器、１５は１フィールド毎にリセットされる画素カウンタ、１６はＤＦＦ等からなる１フィールド分の時間の遅延器、１７は第２の差分検出器である。
【００１２】
入力したフィールド信号は、フィールドメモリ１１で１フィールド分遅延されるので、差分検出器１２では現在のフィールド信号と１フィールド前のフィールド信号のほぼ同じ位置（奇数フィールドと偶数フィールドとで位置が若干異なる。）画素の値の差分が検出される。この差分は絶対値化回路１３で絶対値化されて比較器１４に入力し、ここで閾値Ｒ１と比較され、差分が閾値Ｒ１より大きければ「１」、小さければ「０」が出力する。「１」の信号は画素カウンタ１５によって１フィールドにわたってカウントされる。両フィールドが同じコマから作成されたものであるときは「０」の数が多く、違うコマから作成されたものであるときは「１」の数が多いので、この画素カウンタ１５は、両フィールドが同じコマから作成されたものであるときは小さなカウント値を示し、異なるコマから作成されたときは大きなカウント値を示す。この画素カウンタ１５の１フィールド分のカウント値は、遅延器１６で垂直同期信号(VSYNC)により１フィールド毎ラッチされて差分検出器１７に入力する。この差分検出器１７には画素カウンタ１５からの直接のカウント値出力も入力しており、ここで現在の画素カウント値（現フィールドと１フィールド前のフィールド間のライン差分）から前回の画素カウント値（１フィールド前と２フィールド前のフィールド間のライン差分）を差し引いた差分が検出される。
【００１３】
以上により、差分検出器１７から出力するフィールド相関信号（SIGN BIT）は、毎秒３０コマをソースとするフィールド信号（２−２プルダウン処理による）の場合は、図２に示すように「ライン相関」が「小」と「大」で交互に現れるので、「−」、「＋」が交互に現れる。また、毎秒２４コマをソースとするフィールド信号（２−３プルダウン処理による）の場合は、図３に示すように「ライン相関」が「小」→「大」→「小」→「大」→「大」→「小」のように現れる。
【００１４】
なお、上記では比較器１４における差分絶対値と閾値Ｒ１との比較結果を「０」、「１」の１ビットで表し、「１」の数を画素カウンタ１５でカウントしたが、図６に「フィールド相関検出回路（その２）」として示すように、比較器１４と画素カウンタ１５の部分をフィールド毎にリセットされる第１の加算器１８に置き換えて、差分絶対値の出力信号をその加算器１８によって１フィールド分加算すれば、より正確な差分の総量が検出ができる。
【００１５】
図２は毎秒３０コマから２−２プルダウンされた毎秒６０コマのフィールド信号が図１のフィールド相関検出回路に入力したときの動作説明図である。毎秒３０コマのフレーム信号は、２−２プルダウン処理により１コマあたり２つ（奇数フィールドと偶数フィールド）のフィールド信号として読み出され、これが繰り返される。この場合は、毎秒６０コマのフィールド信号は、同じコマから作成された連続する２つのフィールド信号はライン相関が大きい（画素カウンタ１５のカウント値が小さい。）が、違うコマから作成された２つのフィールド信号はライン相関が小さくなる（画素カウンタ１５のカウンタ値が大きい。）。よって、差分検出器１７によって後の画素カウント値から先の画素カウント値を差し引いたフィールド相関信号の極性（SIGN BIT）は、負「−」を「１」、正「＋」を「０」とすると、図２に示すように、「０」と「１」が交互に現れる。
【００１６】
図３は毎秒２４コマから２−３プルダウンされた毎秒６０コマのフィールド信号が図１のフィールド相関検出回路に入力したときの動作説明図である。毎秒２４コマのフレーム信号は、２−３プルダウン処理により例えば、最初の１コマあたり２つ（奇数フィールドと偶数フィールド）のフィールド信号として読み出され、次の１コマあたり３つ（奇数フィールドと偶数フィールドと奇数フィールド）のフィールド信号として読み出され、これが繰り返される。この場合も、毎秒６０コマのフィールド信号は、同じコマから作成された連続する２つのフィールド信号はライン相関が大きい（画素カウンタ１５のカウント値が小さい。）が、違うコマから作成された２つのフィールド信号はライン相関が小さくなる（画素カウンタ１５のカウンタ値が大きい。）。よって、差分検出器１７によって後の画素カウント値から先の画素カウント値を差し引いたフィールド相関信号の差分は、図示のとおりとなり、フィールド相関信号の差分が大きいときを「０」、小さいときを「１」とすると、４フィールド目に「１」が立つ。
【００１７】
以上のように、毎秒３０コマのシネマ信号を２−２プルダウン処理した毎秒６０コマのフィールド信号と毎秒２４コマのシネマ信号を２−３プルダウン処理した毎秒６０コマのフィールド信号では、差分検出器１７から出力フィールド相関信号の極性（SIGN BIT）または差分のパターンが異なるので、これを識別処理することによって、３０コマのシネマ信号か２４コマのシネマ信号かを検出することが可能となる。
【００１８】
［３０コマ検出回路（その１）］
図４は３０コマ検出回路（その１）の構成を示すブロック図であり、２１は位相比較回路としてのＥＸＯＲ回路、２２はトグル発振制御カウンタ、２３は３０コマ判定回路、２４は反転判定回路、２５はＥＸＯＲ回路２５１と垂直同期信号(VSYNC)ごとにラッチするＤＦＦ等からなる遅延器２５２とからなるトグル発振回路、２６はインバータである。
【００１９】
ＥＸＯＲ回路２１は、フィールド相関検出回路１０から出力するフィールド相関信号（SIGN BIT）（フィールド相関信号の極性が「−」のとき「１」、「＋」のとき「０」）とトグル発振回路２５から出力するフィールド出力信号の排他的論理和を演算し、フィールド相関信号が「１」、「０」、「１」、「０」、・・・・のように変化していて、トグル発振回路２５のフィールド出力信号がこれと反対の位相で同期して変化していれば「１」を、その位相が変化したら「０」を出力する。
【００２０】
トグル発振制御カウンタ２２は、垂直同期信号（VSYNC)の「１」パルス信号に同期してＥＸＯＲ回路２１の出力が「１」のときはアップカウントし、「０」のときはダウンカウントする。このトグル発振制御カウンタ２２は「LOAD」端子が「０」のとき設定値Ｃを端子Ａからロードする。Ｑは出力カウント値である。
【００２１】
３０コマ判定回路２３は、トグル発振制御カウンタ２２の出力カウント値Ｑが設定値Ａ（Ａ＞Ｂ）以上になると、これを検出して「３０コマである」との判定信号「１」を出力する。
【００２２】
反転判定回路２４は、ＥＸＯＲ回路２１の出力が「１」のとき、つまりトグル発振制御回路２２がアップカウントのときはインバータ２６によってディスイネーブルにされるが、「０」のときつまりダウンカウントのときはイネーブルとなり、トグル発振制御カウンタ２２の出力カウント値Ｑが設定値Ｂ（但し、Ｂ＞Ｃ）以下となると「０」を出力する。これによりトグル発振制御カウンタ２２の「ROAD」が「０」になり、設定値Ｃが端子Ａからロードされる。
【００２３】
トグル発振回路２５は、反転判定回路２４の出力が「１」又は「０」から変化しない間は「１」と「０」を垂直同期信号(VSYNC)の到来ごとに繰り返す発振を続けているが、反転判定回路２４の出力が変化すると一時停止して、他の回路との関係でその発振周期は半周期ずれる（反転する）。この信号はフィールド出力信号となるとともに、ＥＸＯＲ回路２１の一方の入力となる。
【００２４】
以上により、図１のフィールド相関検出回路から入力するフィールド相関信号（SIGN BIT）とトグル発振回路２５から出力するフィールド出力信号が逆位相で同期して「１」と「０」を繰り返しているときは、ＥＸＯＲ回路２１の出力が「１」を継続し、トグル発振制御カウンタ２２は垂直同期信号(VSYNC)毎にアップカウントを行う。そして、出力カウント値Ｑが設定値Ａを超えると、３０コマ判定回路２３から３０コマであることを示す判定信号「１」が出力する。このときのトグル発振回路２５から出力するフィールド出力信号は、図２に示したように、その「１」部分が各コマの最初のフィールドに、「０」が２番目のフィールドに対応するフィールド情報となり、順次走査変換操作（図示せず）における補間走査線挿入のための情報として使用される。
【００２５】
一方、ＥＸＯＲ回路２１の両入力の位相にずれが生じたときは、トグル発振制御カウンタ２２がダウンカウントを行い、その出力カウント値Ｑが設定値Ｂより小さくなると、反転判定回路２４が「０」を出力し、設定値Ｃをトグル制御カウンタ２２にセットするともに、トグル発振回路２５の状態を停止させる。これによってＥＸＯＲ回路２１の両入力の位相が合うと、トグル発振制御カウンタ２２がアップカウントに変わるとともに反転判定回路２４の出力は「０」→「１」に変化する。これによってトグル発振回路２５が発振を開始してフィールド出力信号がフィールド相関信号と同期するときは以後アップカウントに変わるが、そうでないときはダウンカウントを継続する。アップカウントとダウンカウントが繰り返されるときは、トグル発振制御カウンタ２２の出力カウント値Ｑが設定値Ａに達することはなく、３０コマ判定回路２３から「１」が出ることはない。
【００２６】
［２４コマ検出回路］
図５は２４コマ検出回路の構成を示すブロック図であり、３１は絶対値化回路、３２は第２の比較器、３３は第１のパターン検出器、３４はマスクカウンタ、３５は２４コマ判定カウンタ、３６は２４コマ判定回路、３７はインバータである。
【００２７】
図１のフィールド相関検出回路から出力するフィールド相関信号（SIGN BIT）は、絶対値化回路３１により正負の極性がとられた絶対値となり、比較器３２において閾値Ｒ２と大小関係が比較される。入力される映像ソースが２４コマのときは、図３に示したように、ライン相関が「小」、「大」と交互に変化するときはフィールド相関信号は比較的大きな値（「−」、「＋」）を示すが、ライン相関が「大」→「大」と変化するとき小さな値を示す。よって、閾値Ｒ２をフィールド相関信号の絶対値の大きな値と小さな値の中間の値に設定しておき、フィールド相関信号の絶対値がその閾値Ｒ２より大きいとき「０」、小さいとき「１」が出力するようにしておけば、比較器３２からは５フィールドに１回の割合で「１」が出力し、他のフィールドでは「０」が出力する。この「１」が出力するタイミングは、図３のフィールド信号(2)’に対応した時である。
【００２８】
パターン検出器３３は垂直同期信号(VSYNC)をカウントし、比較器３２の出力が「１」になるとリセットされて「１」を出す動作を繰り返す。また、マスクカウンタ３４は、比較器３２の出力が「１」になるとセットされて、垂直同期信号(VSYNC)を５個カウントすると「０」を出力する動作を繰り返す。この結果、比較器３２から５回に１回の割合で「１」を示す信号が出力しているときは、パターン検出器３はそれに同期して「１」を出力し、マスクカウンタ３４もそれに同期して「０」を出力するので、２４コマ判定カウンタ３５はイネーブル且つアップカウント状態となる。マスクカウンタ３４を設けたのは、ノイズによる誤動作防止用である。たとえば、比較器３２から５回に２回「１」が出力するときは、パターン検出器３３から「１」が出てもマスクカウンタ３４からはそれと同期して「０」は出ないので少なくとも１回分は２４コマ判定カウンタ３５がカウント動作することはない。マスクカウンタ３４の出力はインバータ３７で反転されてフィールド出力信号として出力し、図３に示すように、その「１」が４個目のフィールド目に出力するフィールド情報となり、順次走査変換操作（図示せず）における補間走査線挿入のための情報として使用される。
【００２９】
[３０コマ検出回路（その２）]
ところで、３０コマ信号から生成されたＮＴＳＣの信号は通常のＴＶ信号と類似したフィールド構成であるため、通常のＴＶ信号を３０コマ信号と誤検出する場合がある。すなわち、３０コマ信号から生成されたフィールド信号は、その原理上、図１の差分検出器１７で検出されるフィールド間差分の極性が「−」、「＋」を繰り返す。一方、ＴＶ信号も同様に「−」、「＋」を繰り返す。
【００３０】
しかし、３０コマ信号から生成されたフィールド信号の場合は、同じコマから作成されたフィールド間の差分の量が、図７の(a)の下側のプロットに示すように、ほとんど無いのに対して、隣り合うコマから作成されたフィールド間の差分の量は、図７の(a)の上側のプロットに示すように、比較的大きな値を示す。一方、ＴＶ信号の場合は、図７(b)に示すように、フィールド間差分の量がほとんど同じレベルの値なる。そこで、フィールド間差分の値の時間的変化の大きさに着目して、３０コマ信号のフィールド信号とＴＶ信号とを判別する。すなわち、３０コマの場合はフィールド間差分の値の時間的変化の大きさがＴＶ信号の場合に比べて大きいので、これを基にして判定する。
【００３１】
図８はその３０コマ検出回路（その２）の構成を示すブロック図であり、４１がＴＶ／３０コマ判定回路である。４１１は隣り合うフィールドの画素カウント値を加算する第２の加算器、４１２はその加算結果を所定値で除算する除算器、４１３は除算器４１３の出力と現在のフィールドの画素カウント値を比較する第３の比較器、４１４はその比較結果が「１」と「０」で交互に現れるか否かを検出する第２のパターン検出器である。このパターン検出器４１４の出力が「０」のときトグル発振制御カウンタ２２はイネーブルとなる。
【００３２】
画素カウンタ１５から出力する現在のフィールドの画素カウント値と遅延器１６から出力する１フィールド前の画素カウント値とが、加算器４１１で加算され除算器４１２において所定値で除算され、この除算した値と現在のフィールドの画素カウント値とが比較器４１３で比較される。比較器４１３では、例えば除算器４１２からの出力値が大きければ「１」、小さければ「０」が出る。現在のフィールドの画素カウント値と１フィールド前の画素カウント値とを加算することは、図７(a)、(b)における時間的に隣り合うプロットの値を加算することであるので、その加算値を所定値で乗算して、例えば図７(b)のＴＶ信号の下側のプロットよりも小さな値となるようにしておけば、比較器４１３からは、３０コマ信号の場合は交互に「１」、「０」が出力し、ＴＶ信号の場合は「１」、または「０」が何個かは必ず連続して出力する。よって、この比較器４１３の出力のパターンが「１」と「０」を所定回数だけ繰り返すか否かをパターン検出器４１４で検出し、「１」と「０」を所定回数以上繰り返すとき「０」、そうでないとき「１」を出力するように設定しておけば、トグル発振制御カウンタ２２は３０コマの場合はイネーブルとなり、ＴＶ信号のときはディスイネーブルとなる。よって、トグル発振制御カウンタ２２はＴＶ信号の場合は動作せず、３０コマの場合のみ動作して、３０コマ判定回路２３により３０コマを判定する。
【００３３】
なお、図８では加算器４１１への２つの入力を、図１のフィールド相関検出回路における画素カウンタ１５からのカウント値と遅延器１６からの１フィールド前のカウント値としていたが、図６のフィールド相関検出回路における加算器１８からの加算値と遅延器１６からの１フィールド前の加算値としてもよい。
【図面の簡単な説明】
【００３４】
【図１】フィールド相関検出回路の実施例（その１）のブロック図である。
【図２】３０コマのときのフィールド相関検出の説明図である。
【図３】２４コマのときのフィールド相関検出の説明図である。
【図４】３０コマ判定回路の実施例（その１）のブロック図である。
【図５】２４コマ判定回路の実施例の構成を示すブロック図である。
【図６】フィールド相関検出回路の実施例（その２）のブロック図である。
【図７】(a)は３０コマソースの場合のフィールド間差分値の時間変化特性図、(b)はＴＶ信号の場合のフィールド間差分値の時間変化特性図である。
【図８】３０コマ判定回路の実施例（その２）のブロック図である。
【符号の説明】
【００３５】
１１：フィールドメモリ、１２：第１の差分検出器、１３：絶対値化回路、１４：第１の比較器、１５：画素カウンタ、１６：遅延器、１７：第２の差分検出器、１８：第１の加算器
２１：ＥＸＯＲ回路、２２：トグル発振制御カウンタ、２３：３０コマ判定回路、２４：反転判定回路、２５：トグル発振回路、２５１：ＥＸＯＲ回路、２５２：遅延器
３１：絶対値化回路、３２：第２の比較器、３３：第１のパターン検出器、３４：マスクカウンタ、３５：２４コマ判定カウンタ、３６：２４コマ判定回路、３７：インバータ
４１：ＴＶ／３０コマ判定回路、４１１：第２の加算器、４１２：除算器、４１３：第３の比較器、４１４：第２のパターン検出器
【図１】
2004260794.tif 000003
【図２】
2004260794.tif 000004
【図３】
2004260794.tif 000005
【図４】
2004260794.tif 000006
【図５】
2004260794.tif 000007
【図６】
2004260794.tif 000008
【図７】
2004260794.tif 000009
【図８】
2004260794.tif 000010