(57)【要約】【課題】駆動能力が大きく、かつ消費電力が小さい駆動回路、及び、その駆動回路を備える表示装置を提供すること。【解決手段】表示装置は、信号処理回路１５と、ラッチ１６と、ディジタルアナログ変換器１７と、駆動回路１８と、走査回路２７と、マトリクス表示パネル２８と、を備え、駆動回路１８は、ラッチ２０と、データ比較器２１と、ワンショット回路２２と、ワンショット回路２３と、を有する制御回路１９と、スイッチ手段２４と、スイッチ手段２５と、演算増幅器２６と、を備える。【選択図】      図１
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【特許請求の範囲】
【請求項１】
入力データを保持するデータ保持手段と、前記入力データと前記保持データとを比較するデータ比較手段と、前記入力データの値が前記保持データの値より大きいときに第１のパルス信号を出力する第１のパルス発生手段と、前記入力データの値が前記保持データの値より小さいときに第２のパルス信号を出力する第２のパルス発生手段と、前記第１のパルス信号と前記第２のパルス信号とにより駆動能力が増大する演算増幅器と、を備えることを特徴とする駆動回路。
【請求項２】
入力データを保持するデータ保持手段と、前記入力データと前記保持データとを比較するデータ比較手段と、前記入力データの値が前記保持データの値より大きいときに第１のパルス信号を出力する第１のパルス発生手段と、前記入力データの値が前記保持データの値より小さいときに第２のパルス信号を出力する第２のパルス発生手段と、前記第１のパルス信号によりオンされる第１のスイッチ手段と、前記第２のパルス信号によりオンされる第２のスイッチ手段と、前記第１のスイッチ手段と前記第２のスイッチ手段とが接続された演算増幅器と、を備えることを特徴とする駆動回路。
【請求項３】
前記演算増幅器は、第１の入力端子と、第２の入力端子と、非反転入力端が前記第１の入力端子に接続され反転入力端が前記第２の入力端子に接続された第１の差動トランジスタ対と、前記第１の差動トランジスタ対と逆導電型であって非反転入力端が前記第１の入力端子に接続され反転入力端が前記第２の入力端子に接続された第２の差動トランジスタ対と、前記第１の差動トランジスタ対の反転出力端と前記第２の差動トランジスタ対の非反転出力端と第１の電源端子とに接続された第１のカレントミラー回路と、前記第１の差動トランジスタ対の非反転出力端と前記第２の差動トランジスタ対の反転出力端と前記第１の電源端子とに接続された第２のカレントミラー回路と、前記第２の差動トランジスタ対の前記非反転出力端と前記第２の差動トランジスタ対の前記反転出力端と第２の電源端子とに接続された負荷回路と、を備えることを特徴とする請求項２記載の駆動回路。
【請求項４】
前記第１のスイッチ手段は、前記第２の差動トランジスタ対の前記非反転出力端と前記第１の電源端子との間に接続され、前記第２のスイッチ手段は、前記第２の差動トランジスタ対の前記反転出力端と前記第１の電源端子との間に接続されたことを特徴とする請求項３記載の駆動回路。
【請求項５】
前記第１のスイッチ手段は、前記第２の差動トランジスタ対の前記反転出力端と前記第２の電源端子との間に接続され、前記第２のスイッチ手段は、前記第２の差動トランジスタ対の前記反転出力端と前記第１の電源端子との間に接続されたことを特徴とする請求項３記載の駆動回路。
【請求項６】
前記第１のスイッチ手段は、前記第２の差動トランジスタ対の前記反転出力端と前記第２の電源端子との間に接続され、前記第２のスイッチ手段は、前記第２の差動トランジスタ対の前記非反転出力端と前記第２の電源端子との間に接続されたことを特徴とする請求項３記載の駆動回路。
【請求項７】
前記第１のスイッチ手段は、前記第２の差動トランジスタ対の前記非反転出力端と前記第１の電源端子との間に接続され、前記第２のスイッチ手段は、前記第２の差動トランジスタ対の前記非反転出力端と前記第２の電源端子との間に接続されたことを特徴とする請求項３記載の駆動回路。
【請求項８】
前記第１のスイッチ手段と前記第２のスイッチ手段とは、電界効果型トランジスタであることを特徴とする請求項２記載の駆動回路。
【請求項９】
前記第１のスイッチ手段と前記第２のスイッチ手段とは、バイポーラ型トランジスタであることを特徴とする請求項２記載の駆動回路。
【請求項１０】
画素がマトリクス状に配置された表示パネルを駆動する駆動回路及び走査回路と、画像データが入力されて階調データを出力するとともに前記走査回路に走査制御信号を与える信号処理回路と、前記階調データを保持して出力するデータ保持手段と、前記データ保持手段の出力データを階調電圧に変換して前記駆動回路に与えるディジタルアナログ変換器と、を備える表示装置であって、前記駆動回路として請求項１又は請求項２記載の駆動回路を備えることを特徴とする表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、駆動回路及び表示装置に関し、特にマトリクス表示パネルの駆動回路及び表示装置に関する。
【０００２】
【従来の技術】
従来、液晶セルなどの画素がマトリクス状に配置された表示パネルを駆動する駆動回路には、ボルテージフォロワ接続されたフルレンジ入力特性を有する演算増幅器が備えられる。図８は、従来例の演算増幅器の要部構成図であり、入力段回路の構成を示している。
【０００３】
図８に示すように、従来例の演算増幅器の入力段回路は、非反転入力端子１と、反転入力端子２と、低電位側電源端子４と、高電位側電源端子５と、差動トランジスタ対８と、カレントミラー回路９と、カレントミラー回路１０と、差動トランジスタ対１１と、カレントミラー回路１２と、電流源Ｉ１と、電流源Ｉ２と、Ｎチャネル型ＭＯＳトランジスタＮ１０と、Ｐチャネル型ＭＯＳトランジスタＰ１３と、を備える。
【０００４】
差動トランジスタ対８は、互いのソース端が接続されたＮチャネル型ＭＯＳトランジスタＮ１とＮチャネル型ＭＯＳトランジスタＮ２とを有し、Ｎチャネル型ＭＯＳトランジスタＮ１のゲート端が差動トランジスタ対８の非反転入力端となり、Ｎチャネル型ＭＯＳトランジスタＮ２のゲート端が差動トランジスタ対８の反転入力端となり、Ｎチャネル型ＭＯＳトランジスタＮ１のドレイン端が差動トランジスタ対８の反転出力端となり、Ｎチャネル型ＭＯＳトランジスタＮ２のドレイン端が差動トランジスタ対８の非反転出力端となる。
【０００５】
差動トランジスタ対１１は、差動トランジスタ対８と逆導電型であって、互いのソース端が接続されたＰチャネル型ＭＯＳトランジスタＰ５とＰチャネル型ＭＯＳトランジスタＰ６とを有し、Ｐチャネル型ＭＯＳトランジスタＰ６のゲート端が差動トランジスタ対１１の非反転入力端となり、Ｐチャネル型ＭＯＳトランジスタＰ５のゲート端が差動トランジスタ対１１の反転入力端となり、Ｐチャネル型ＭＯＳトランジスタＰ６のドレイン端が差動トランジスタ対１１の反転出力端となり、Ｐチャネル型ＭＯＳトランジスタＰ５のドレイン端が差動トランジスタ対１１の非反転出力端となる。
【０００６】
カレントミラー回路９は、ゲート端とドレイン端とが接続されたＰチャネル型ＭＯＳトランジスタＰ１と、Ｐチャネル型ＭＯＳトランジスタＰ１のゲート端にゲート端が接続されＰチャネル型ＭＯＳトランジスタＰ１のソース端にソース端が接続されたＰチャネル型ＭＯＳトランジスタＰ２と、を有し、Ｐチャネル型ＭＯＳトランジスタＰ１のドレイン端がカレントミラー回路９の入力端となり、Ｐチャネル型ＭＯＳトランジスタＰ２のドレイン端がカレントミラー回路９の出力端となる。
【０００７】
カレントミラー回路１０は、ゲート端とドレイン端とが接続されたＰチャネル型ＭＯＳトランジスタＰ３と、Ｐチャネル型ＭＯＳトランジスタＰ３のゲート端にゲート端が接続されＰチャネル型ＭＯＳトランジスタＰ３のソース端にソース端が接続されたＰチャネル型ＭＯＳトランジスタＰ４と、を有し、Ｐチャネル型ＭＯＳトランジスタＰ３のドレイン端がカレントミラー回路１０の入力端となり、Ｐチャネル型ＭＯＳトランジスタＰ４のドレイン端がカレントミラー回路１０の出力端となる。
【０００８】
負荷回路としてのカレントミラー回路１２は、ゲート端とドレイン端とが接続されたＮチャネル型ＭＯＳトランジスタＮ３と、Ｎチャネル型ＭＯＳトランジスタＮ３のゲート端にゲート端が接続されＮチャネル型ＭＯＳトランジスタＮ３のソース端にソース端が接続されたＮチャネル型ＭＯＳトランジスタＮ４と、を有し、Ｎチャネル型ＭＯＳトランジスタＮ３のドレイン端がカレントミラー回路１２の入力端となり、Ｎチャネル型ＭＯＳトランジスタＮ４のドレイン端がカレントミラー回路１２の出力端となる。
【０００９】
差動トランジスタ対８の非反転入力端は、非反転入力端子１に接続され、差動トランジスタ対８の反転入力端は、反転入力端子２に接続される。差動トランジスタ対１１の非反転入力端は、非反転入力端子１に接続され、差動トランジスタ対１１の反転入力端は、反転入力端子２に接続される。カレントミラー回路９のＰチャネル型ＭＯＳトランジスタＰ１のソース端は、高電位側電源端子５に接続され、カレントミラー回路９の入力端は、差動トランジスタ対８の反転出力端に接続され、カレントミラー回路９の出力端は、差動トランジスタ対１１の非反転出力端に接続される。カレントミラー回路１０のＰチャネル型ＭＯＳトランジスタＰ３のソース端は、高電位側電源端子５に接続され、カレントミラー回路１０の入力端は、差動トランジスタ対８の非反転出力端に接続され、カレントミラー回路１０の出力端は、差動トランジスタ対１１の反転出力端に接続される。カレントミラー回路１２のＮチャネル型ＭＯＳトランジスタＮ３のソース端は、低電位側電源端子４に接続され、カレントミラー回路１２の入力端は、差動トランジスタ対１１の非反転出力端に接続され、カレントミラー回路１２の出力端は、差動トランジスタ対１１の反転出力端に接続される。電流源Ｉ１の一端は、Ｎチャネル型ＭＯＳトランジスタＮ１のソース端に接続され、電流源Ｉ１の他端は、低電位側電源端子４に接続される。電流源Ｉ２の一端は、高電位側電源端子５に接続され、電流源Ｉ２の他端は、Ｐチャネル型ＭＯＳトランジスタＰ５のソース端に接続される。Ｎチャネル型ＭＯＳトランジスタＮ１０のドレイン端は、Ｎチャネル型ＭＯＳトランジスタＮ１のソース端に接続され、Ｎチャネル型ＭＯＳトランジスタＮ１０のソース端は、低電位側電源端子４に接続される。Ｐチャネル型ＭＯＳトランジスタＰ１３のドレイン端は、Ｐチャネル型ＭＯＳトランジスタＰ５のソース端に接続され、Ｐチャネル型ＭＯＳトランジスタＰ１３のソース端は、高電位側電源端子５に接続される。そして、差動トランジスタ対１１の反転出力端の電圧が図示されていない出力段回路に入力され、出力段回路が出力する駆動電圧が反転入力端子２に帰還されるようになっている。
【００１０】
また、非反転入力端子１に階調電圧が入力されると、差動トランジスタ対８と差動トランジスタ対１１とにより階調電圧と駆動電圧とが比較されて階調電圧と駆動電圧とが等しくなる平衡状態に収束するが、差動トランジスタ対８と差動トランジスタ対１１とに流れるバイアス電流が大きいほど演算増幅器の駆動能力が増大して高速駆動が可能になるため、図示されていない出力段回路から制御電圧を取り出してＮチャネル型ＭＯＳトランジスタＮ１０のゲート端とＰチャネル型ＭＯＳトランジスタＰ１３のゲート端とに入力し、入力される階調電圧の変化時に差動トランジスタ対８と差動トランジスタ対１１とに大電流を流すようにしている（例えば特許文献１参照。）。
【００１１】
【特許文献１】
特開平１１−８８０７６号公報（図１）
【００１２】
【発明が解決しようとする課題】
しかし、図８に示す入力段回路を備える従来例の演算増幅器は、駆動能力を増大させるために差動トランジスタ対８と差動トランジスタ対１１とのバイアス電流を増加させる構成であるため、差動トランジスタ対８と差動トランジスタ対１１とのバイアス電流値がΔＩだけ増加すると、カレントミラー回路９とカレントミラー回路１０とにより入力段回路全体のバイアス電流としては２ΔＩの増加となり、消費電力が増大してしまうという問題が発生する。
【００１３】
本発明は、かかる問題点に鑑みてなされたものであって、駆動能力が大きく、かつ消費電力が小さい駆動回路、及び、その駆動回路を備える表示装置を提供することを目的とする。
【００１４】
【課題を解決するための手段】
本発明の駆動回路は、入力データを保持するデータ保持手段と、前記入力データと前記保持データとを比較するデータ比較手段と、前記入力データの値が前記保持データの値より大きいときに第１のパルス信号を出力する第１のパルス発生手段と、前記入力データの値が前記保持データの値より小さいときに第２のパルス信号を出力する第２のパルス発生手段と、前記第１のパルス信号と前記第２のパルス信号とにより駆動能力が増大する演算増幅器と、を備えることを特徴とする。
【００１５】
また、入力データを保持するデータ保持手段と、前記入力データと前記保持データとを比較するデータ比較手段と、前記入力データの値が前記保持データの値より大きいときに第１のパルス信号を出力する第１のパルス発生手段と、前記入力データの値が前記保持データの値より小さいときに第２のパルス信号を出力する第２のパルス発生手段と、前記第１のパルス信号によりオンされる第１のスイッチ手段と、前記第２のパルス信号によりオンされる第２のスイッチ手段と、前記第１のスイッチ手段と前記第２のスイッチ手段とが接続された演算増幅器と、を備えることを特徴とする。
【００１６】
また、前記演算増幅器は、第１の入力端子と、第２の入力端子と、非反転入力端が前記第１の入力端子に接続され反転入力端が前記第２の入力端子に接続された第１の差動トランジスタ対と、前記第１の差動トランジスタ対と逆導電型であって非反転入力端が前記第１の入力端子に接続され反転入力端が前記第２の入力端子に接続された第２の差動トランジスタ対と、前記第１の差動トランジスタ対の反転出力端と前記第２の差動トランジスタ対の非反転出力端と第１の電源端子とに接続された第１のカレントミラー回路と、前記第１の差動トランジスタ対の非反転出力端と前記第２の差動トランジスタ対の反転出力端と前記第１の電源端子とに接続された第２のカレントミラー回路と、前記第２の差動トランジスタ対の前記非反転出力端と前記第２の差動トランジスタ対の前記反転出力端と第２の電源端子とに接続された負荷回路と、を備えることを特徴とする。
【００１７】
また、前記第１のスイッチ手段は、前記第２の差動トランジスタ対の前記非反転出力端と前記第１の電源端子との間に接続され、前記第２のスイッチ手段は、前記第２の差動トランジスタ対の前記反転出力端と前記第１の電源端子との間に接続されたことを特徴とする。
【００１８】
また、前記第１のスイッチ手段は、前記第２の差動トランジスタ対の前記反転出力端と前記第２の電源端子との間に接続され、前記第２のスイッチ手段は、前記第２の差動トランジスタ対の前記反転出力端と前記第１の電源端子との間に接続されたことを特徴とする。
【００１９】
また、前記第１のスイッチ手段は、前記第２の差動トランジスタ対の前記反転出力端と前記第２の電源端子との間に接続され、前記第２のスイッチ手段は、前記第２の差動トランジスタ対の前記非反転出力端と前記第２の電源端子との間に接続されたことを特徴とする。
【００２０】
また、前記第１のスイッチ手段は、前記第２の差動トランジスタ対の前記非反転出力端と前記第１の電源端子との間に接続され、前記第２のスイッチ手段は、前記第２の差動トランジスタ対の前記非反転出力端と前記第２の電源端子との間に接続されたことを特徴とする。
【００２１】
また、前記第１のスイッチ手段と前記第２のスイッチ手段とは、電界効果型トランジスタであることを特徴とする。
【００２２】
また、前記第１のスイッチ手段と前記第２のスイッチ手段とは、バイポーラ型トランジスタであることを特徴とする。
【００２３】
さらに、本発明の表示装置は、画素がマトリクス状に配置された表示パネルを駆動する駆動回路及び走査回路と、画像データが入力されて階調データを出力するとともに前記走査回路に走査制御信号を与える信号処理回路と、前記階調データを保持して出力するデータ保持手段と、前記データ保持手段の出力データを階調電圧に変換して前記駆動回路に与えるディジタルアナログ変換器と、を備える表示装置であって、前記駆動回路として本発明の駆動回路を備えることを特徴とする。
【００２４】
【発明の実施の形態】
次に本発明の実施の形態を図面を参照して説明する。先ず本発明の第１の実施の形態の駆動回路及び表示装置の構成について図１、図２を参照して説明する。図１は、本発明の第１の実施の形態の駆動回路及び表示装置の構成図であり、図２は、本発明の第１の実施の形態の駆動回路の要部構成図である。
【００２５】
図１に示すように本発明の第１の実施の形態の表示装置は、信号処理回路１５と、データ保持手段としてのラッチ１６と、ディジタルアナログ変換器１７と、駆動回路１８と、走査回路２７と、マトリクス表示パネル２８と、を備える。また、本発明の第１の実施の形態の駆動回路１８は、データ保持手段としてのラッチ２０と、データ比較器２１と、パルス発生手段としてのワンショット回路２２と、パルス発生手段としてのワンショット回路２３と、を有する制御回路１９と、スイッチ手段２４と、スイッチ手段２５と、演算増幅器２６と、を備える。
【００２６】
なお、マトリクス表示パネル２８は、ｍ（ｍは自然数）行ｎ（ｎは自然数）列のマトリクス状に配置された表示用の画素３１を有し、各画素３１は、薄膜トランジスタ２９と、薄膜トランジスタ２９のソース端に一端が接続され他端にコモン電圧ＶＣが与えられた液晶セル３０と、を含み、各薄膜トランジスタ２９のドレイン端は、１列ずつ共通接続され、各薄膜トランジスタ２９のゲート端は、１行ずつ共通接続されている。また、本実施の形態の表示装置は、１行分のｎ個の画素３１を個別に駆動するために、信号処理回路１５から個別の階調データ１０２が書き込まれるｎ個のラッチ１６と、ｎ個のディジタルアナログ変換器１７と、ｎ個の駆動回路１８と、を備え、さらにｍ行にわたり順次駆動される行を切り替えるために、ｍ個の走査信号１０８を出力する走査回路２７を備えるのであるが、各画素３１に対しては、同様の駆動制御が行われるので、図１は、ｍ＝１、ｎ＝１と省略して示している。
【００２７】
信号処理回路１５は、１画面分の画像データ１０１が入力されると、書込み信号１０３により順次１行分のｎ個の階調データ１０２を対応するｎ個のラッチ１６に書込み、１行分のｎ個の階調データ１０２を書込む毎に走査制御信号１０４を走査回路２７に与える。各ラッチ１６は、階調データ１０２を保持してラッチ出力データ１０５として出力する。各ディジタルアナログ変換器１７は、ラッチ出力データ１０５の値に対応する階調電圧Ｖ１からＶｋ（ｋは自然数、例えば８ビット２５６階調であればｋ＝２５６）までのうちの値を階調電圧１０６として出力する。各駆動回路１８が備える演算増幅器２６の非反転入力端に階調電圧１０６が与えられ、演算増幅器２６の出力端と反転入力端とが接続され、演算増幅器２６は、ボルテージフォロワとなって駆動電圧１０７を対応する列の薄膜トランジスタ２９のドレイン端に供給する。走査回路２７は、ｍ個の走査信号１０８を対応する行の薄膜トランジスタ２９のゲート端に与え、走査制御信号１０４が入力される毎に順次駆動される行を切り替える。走査信号１０８により薄膜トランジスタ２９がオンされると、駆動電圧１０７が液晶セル３０に印加されて階調表示が行われる。
【００２８】
次に駆動回路１８について説明する。制御回路１９において、ラッチ２０は、書込み信号１０３により入力データであるラッチ出力データ１０５を保持してラッチ出力データ１０９として出力する。データ比較器２１は、ラッチ出力データ１０５の値とラッチ出力データ１０９の値とを比較して、ラッチ出力データ１０５の値がラッチ出力データ１０９の値より大きいときに比較結果信号１１０を出力し、ラッチ出力データ１０５の値がラッチ出力データ１０９の値より小さいときに比較結果信号１１１を出力する。ワンショット回路２２は、比較結果信号１１０が入力されると所定のパルス幅を有するパルス信号１１２を出力し、ワンショット回路２３は、比較結果信号１１１が入力されると所定のパルス幅を有するパルス信号１１３を出力する。スイッチ手段２４は、通常オフ状態であるがパルス信号１１２が入力されている時間のみオンされ、スイッチ手段２５は、通常オフ状態であるがパルス信号１１３が入力されている時間のみオンされ、スイッチ手段２４とスイッチ手段２５とは、演算増幅器２６に接続されて、スイッチ手段２４とスイッチ手段２５とがオンすることによって演算増幅器２６の立上りのときと立下りのときとの駆動能力を増大させる。
【００２９】
次に演算増幅器２６と、スイッチ手段２４と、スイッチ手段２５と、について詳細に説明する。図２に示すように、演算増幅器２６は、非反転入力端子１と、反転入力端子２と、出力端子３と、低電位側電源端子４と、高電位側電源端子５と、入力段回路１３と、出力段回路１４と、を備える。
【００３０】
入力段回路１３は、差動トランジスタ対８と、カレントミラー回路９と、カレントミラー回路１０と、差動トランジスタ対１１と、カレントミラー回路１２と、電流源Ｉ１と、電流源Ｉ２と、を備える。入力段回路１３は、高電位側電源端子５の電圧までの入力レンジで動作する差動トランジスタ対８と、低電位側電源端子４の電圧までの入力レンジで動作する差動トランジスタ対１１と、を備えることにより、フルレンジ入力特性を有する。
【００３１】
差動トランジスタ対８は、互いのソース端が接続されたＮチャネル型ＭＯＳトランジスタＮ１とＮチャネル型ＭＯＳトランジスタＮ２とを有し、Ｎチャネル型ＭＯＳトランジスタＮ１のゲート端が差動トランジスタ対８の非反転入力端となり、Ｎチャネル型ＭＯＳトランジスタＮ２のゲート端が差動トランジスタ対８の反転入力端となり、Ｎチャネル型ＭＯＳトランジスタＮ１のドレイン端が差動トランジスタ対８の反転出力端となり、Ｎチャネル型ＭＯＳトランジスタＮ２のドレイン端が差動トランジスタ対８の非反転出力端となる。
【００３２】
差動トランジスタ対１１は、差動トランジスタ対８と逆導電型であって、互いのソース端が接続されたＰチャネル型ＭＯＳトランジスタＰ５とＰチャネル型ＭＯＳトランジスタＰ６とを有し、Ｐチャネル型ＭＯＳトランジスタＰ６のゲート端が差動トランジスタ対１１の非反転入力端となり、Ｐチャネル型ＭＯＳトランジスタＰ５のゲート端が差動トランジスタ対１１の反転入力端となり、Ｐチャネル型ＭＯＳトランジスタＰ６のドレイン端が差動トランジスタ対１１の反転出力端となり、Ｐチャネル型ＭＯＳトランジスタＰ５のドレイン端が差動トランジスタ対１１の非反転出力端となる。
【００３３】
カレントミラー回路９は、ゲート端とドレイン端とが接続されたＰチャネル型ＭＯＳトランジスタＰ１と、Ｐチャネル型ＭＯＳトランジスタＰ１のゲート端にゲート端が接続されＰチャネル型ＭＯＳトランジスタＰ１のソース端にソース端が接続されたＰチャネル型ＭＯＳトランジスタＰ２と、を有し、Ｐチャネル型ＭＯＳトランジスタＰ１のドレイン端がカレントミラー回路９の入力端となり、Ｐチャネル型ＭＯＳトランジスタＰ２のドレイン端がカレントミラー回路９の出力端となる。
【００３４】
カレントミラー回路１０は、ゲート端とドレイン端とが接続されたＰチャネル型ＭＯＳトランジスタＰ３と、Ｐチャネル型ＭＯＳトランジスタＰ３のゲート端にゲート端が接続されＰチャネル型ＭＯＳトランジスタＰ３のソース端にソース端が接続されたＰチャネル型ＭＯＳトランジスタＰ４と、を有し、Ｐチャネル型ＭＯＳトランジスタＰ３のドレイン端がカレントミラー回路１０の入力端となり、Ｐチャネル型ＭＯＳトランジスタＰ４のドレイン端がカレントミラー回路１０の出力端となる。
【００３５】
負荷回路としてのカレントミラー回路１２は、ゲート端とドレイン端とが接続されたＮチャネル型ＭＯＳトランジスタＮ３と、Ｎチャネル型ＭＯＳトランジスタＮ３のゲート端にゲート端が接続されＮチャネル型ＭＯＳトランジスタＮ３のソース端にソース端が接続されたＮチャネル型ＭＯＳトランジスタＮ４と、を有し、Ｎチャネル型ＭＯＳトランジスタＮ３のドレイン端がカレントミラー回路１２の入力端となり、Ｎチャネル型ＭＯＳトランジスタＮ４のドレイン端がカレントミラー回路１２の出力端となる。
【００３６】
差動トランジスタ対８の非反転入力端は、非反転入力端子１に接続され、差動トランジスタ対８の反転入力端は、反転入力端子２に接続される。差動トランジスタ対１１の非反転入力端は、非反転入力端子１に接続され、差動トランジスタ対１１の反転入力端は、反転入力端子２に接続される。
【００３７】
カレントミラー回路９のＰチャネル型ＭＯＳトランジスタＰ１のソース端は、高電位側電源端子５に接続され、カレントミラー回路９の入力端は、差動トランジスタ対８の反転出力端に接続され、カレントミラー回路９の出力端は、差動トランジスタ対１１の非反転出力端に接続される。カレントミラー回路１０のＰチャネル型ＭＯＳトランジスタＰ３のソース端は、高電位側電源端子５に接続され、カレントミラー回路１０の入力端は、差動トランジスタ対８の非反転出力端に接続され、カレントミラー回路１０の出力端は、差動トランジスタ対１１の反転出力端に接続される。
【００３８】
カレントミラー回路１２のＮチャネル型ＭＯＳトランジスタＮ３のソース端は、低電位側電源端子４に接続され、カレントミラー回路１２の入力端は、差動トランジスタ対１１の非反転出力端に接続され、カレントミラー回路１２の出力端は、差動トランジスタ対１１の反転出力端に接続される。
【００３９】
電流源Ｉ１の一端は、Ｎチャネル型ＭＯＳトランジスタＮ１のソース端に接続され、電流源Ｉ１の他端は、低電位側電源端子４に接続される。電流源Ｉ２の一端は、高電位側電源端子５に接続され、電流源Ｉ２の他端は、Ｐチャネル型ＭＯＳトランジスタＰ５のソース端に接続される。
【００４０】
出力段回路１４は、Ｎチャネル型ＭＯＳトランジスタＮ５と、Ｎチャネル型ＭＯＳトランジスタＮ６と、Ｎチャネル型ＭＯＳトランジスタＮ７と、Ｐチャネル型ＭＯＳトランジスタＰ７と、Ｐチャネル型ＭＯＳトランジスタＰ８と、Ｐチャネル型ＭＯＳトランジスタＰ９と、Ｐチャネル型ＭＯＳトランジスタＰ１０と、電流源Ｉ３と、を備える。
【００４１】
出力段回路１４の入力端であるＮチャネル型ＭＯＳトランジスタＮ５のゲート端は、入力段回路１３の出力端であるカレントミラー回路１２の出力端に接続され、Ｎチャネル型ＭＯＳトランジスタＮ５のソース端は、低電位側電源端子４に接続され、Ｎチャネル型ＭＯＳトランジスタＮ５のドレイン端は、Ｐチャネル型ＭＯＳトランジスタＰ７のドレイン端に接続される。Ｐチャネル型ＭＯＳトランジスタＰ７のソース端は、高電位側電源端子５に接続され、Ｐチャネル型ＭＯＳトランジスタＰ７のゲート端は、Ｐチャネル型ＭＯＳトランジスタＰ７のドレイン端に接続される。Ｐチャネル型ＭＯＳトランジスタＰ８のソース端は、高電位側電源端子５に接続され、Ｐチャネル型ＭＯＳトランジスタＰ８のゲート端は、Ｐチャネル型ＭＯＳトランジスタＰ７のゲート端に接続される。Ｎチャネル型ＭＯＳトランジスタＮ６のソース端は、低電位側電源端子４に接続され、Ｎチャネル型ＭＯＳトランジスタＮ６のドレイン端は、Ｐチャネル型ＭＯＳトランジスタＰ８のドレイン端に接続され、Ｎチャネル型ＭＯＳトランジスタＮ６のゲート端は、Ｎチャネル型ＭＯＳトランジスタＮ６のドレイン端に接続される。Ｎチャネル型ＭＯＳトランジスタＮ７のソース端は、低電位側電源端子４に接続され、Ｎチャネル型ＭＯＳトランジスタＮ７のゲート端は、Ｎチャネル型ＭＯＳトランジスタＮ６のゲート端に接続され、Ｎチャネル型ＭＯＳトランジスタＮ７のドレイン端は、出力端子３に接続される。Ｐチャネル型ＭＯＳトランジスタＰ９のソース端は、高電位側電源端子５に接続され、Ｐチャネル型ＭＯＳトランジスタＰ９のゲート端は、Ｐチャネル型ＭＯＳトランジスタＰ７のゲート端に接続される。電流源Ｉ３の一端は、Ｐチャネル型ＭＯＳトランジスタＰ９のドレイン端に接続され、電流源Ｉ３の他端は、低電位側電源端子４に接続される。Ｐチャネル型ＭＯＳトランジスタＰ１０のソース端は、高電位側電源端子５に接続され、Ｐチャネル型ＭＯＳトランジスタＰ１０のゲート端は、Ｐチャネル型ＭＯＳトランジスタＰ９のドレイン端に接続され、Ｐチャネル型ＭＯＳトランジスタＰ１０のドレイン端は、出力端子３に接続される。出力段回路１４は、電圧反転型のシングルエンドプッシュプル回路として動作する。
【００４２】
そして、演算増幅器２６は、非反転入力端子１に階調電圧１０６が与えられ、ボルテージフォロワとして動作するために出力端子３が反転入力端子２に接続されて出力端子３から出力される駆動電圧１０７が反転入力端子２に帰還されるようになっている。
【００４３】
さらに、スイッチ手段２４としてのＰチャネル型ＭＯＳトランジスタＰ１１のソース端は、高電位側電源端子５に接続され、Ｐチャネル型ＭＯＳトランジスタＰ１１のドレイン端は、差動トランジスタ対１１の非反転出力端に接続され、Ｐチャネル型ＭＯＳトランジスタＰ１１のゲート端は、制御端子６に接続され、制御端子６には、低電位側電源端子４の電圧のパルス信号１１２が与えられる。スイッチ手段２５としてのＰチャネル型ＭＯＳトランジスタＰ１２のソース端は、高電位側電源端子５に接続され、Ｐチャネル型ＭＯＳトランジスタＰ１２のドレイン端は、差動トランジスタ対１１の反転出力端に接続され、Ｐチャネル型ＭＯＳトランジスタＰ１２のゲート端は、制御端子７に接続され、制御端子７には、低電位側電源端子４の電圧のパルス信号１１３が与えられる。
【００４４】
次に動作について図１から図４までを参照して説明する。図３、図４は、本発明の第１の実施の形態の駆動回路の動作説明図である。先ずボルテージフォロワである演算増幅器２６の動作を説明する。平衡状態では非反転入力端子１と反転入力端子２とは同電圧となっている。非反転入力端子１にそれまでよりも高い階調電圧１０６が与えられると、非反転入力端子１と反転入力端子２との間に電位差が生じるため、差動トランジスタ対８及び差動トランジスタ対１１のそれぞれの平衡状態が崩れてアンバランスな状態となり、出力端子３から出力される駆動電圧１０７が上昇してやがて非反転入力端子１の階調電圧１０６と等しい電圧に収束する。同様に、非反転入力端子１にそれまでよりも低い階調電圧１０６が与えられると、非反転入力端子１と反転入力端子２との間に電位差が生じるため、差動トランジスタ対８及び差動トランジスタ対１１のそれぞれの平衡状態が崩れてアンバランスな状態となり、出力端子３から出力される駆動電圧１０７が下降してやがて非反転入力端子１の階調電圧１０６と等しい電圧に収束する。
【００４５】
さらに、制御回路１９と、スイッチ手段２４と、スイッチ手段２５と、の動作と合わせて説明する。ラッチ１６とラッチ２０とは、同じ書込み信号１０３により書込み動作が行われる２段ラッチであるので、ラッチ１６のラッチ出力データ１０５は、演算増幅器２６が今回出力すべき階調電圧１０６の階調データであり、ラッチ２０のラッチ出力データ１０９は、演算増幅器２６が前回（１行前）出力した階調電圧１０６の階調データである。したがって、図３に示すように、時刻ｔ１のとき新たな階調データ１０２がラッチ１６に書込まれて、演算増幅器２６が今回出力すべき階調電圧１０６の階調データであるラッチ出力データ１０５の値が、演算増幅器２６が前回出力した階調電圧１０６の階調データであるラッチ出力データ１０９の値よりも大きい即ち階調電圧１０６が高くなるときには、差動トランジスタ対８及び差動トランジスタ対１１のそれぞれの平衡状態が崩れてアンバランスな状態となってカレントミラー回路１２の入力端の電圧が上昇し始めるが、さらにスイッチ手段２４であるＰチャネル型ＭＯＳトランジスタＰ１１がパルス信号１１２によりオンされてカレントミラー回路１２の入力端の電圧が瞬時にプルアップされるために、カレントミラー回路１２の出力端の電圧が瞬時に下がり、図４に示すように、出力端子３から出力される駆動電圧１０７が急激に上昇して平衡状態までの収束時間も短縮されるため、演算増幅器２６の負荷駆動能力も増大され、高速動作が可能になるという効果が得られる。同様に、図３に示すように、時刻ｔ２のとき新たな階調データ１０２がラッチ１６に書込まれて、演算増幅器２６が今回出力すべき階調電圧１０６の階調データであるラッチ出力データ１０５の値が、演算増幅器２６が前回出力した階調電圧１０６の階調データであるラッチ出力データ１０９の値よりも小さい即ち階調電圧１０６が低くなるときには、差動トランジスタ対８及び差動トランジスタ対１１のそれぞれの平衡状態が崩れてアンバランスな状態となってカレントミラー回路１２の出力端の電圧が上昇し始めるが、さらにスイッチ手段２５であるＰチャネル型ＭＯＳトランジスタＰ１２がパルス信号１１３によりオンされてカレントミラー回路１２の出力端の電圧が瞬時にプルアップされるために、図４に示すように、出力端子３から出力される駆動電圧１０７が急激に下降して平衡状態までの収束時間も短縮されるため、演算増幅器２６の負荷駆動能力も増大され、高速動作が可能となるという効果が得られる。
【００４６】
また、スイッチ手段２４とスイッチ手段２５とは、同じ階調データ１０２がラッチ１６に書込まれたときにはオンすることはなく、しかも階調電圧１０６が変化するときに短いパルス幅でどちらか一方がオンするのみであるので、スイッチ手段２４又はスイッチ手段２５がオンすることにより、その経路のバイアス電流値がΔＩだけ増加したとしても、図８に示す従来例のように入力段回路全体のバイアス電流が増大することがないので、従来例より消費電力の増加を抑えて低消費電力化することができるという効果が得られる。
【００４７】
以上説明したように、本発明の第１の実施の形態の駆動回路及び表示装置によれば、制御回路１９により、前回より高い電圧を出力する立上り動作を行うのか、或いは、前回より低い電圧を出力する立下り動作を行うのか、を判定し、立上り動作のときはスイッチ手段２４により、立下り動作のときはスイッチ手段２５により、演算増幅器２６の入力段回路１３の出力端即ち出力段回路１４の入力端の電圧変化が急峻となるようにしたので、駆動能力が大きく、かつ消費電力が小さい駆動回路、及び、その駆動回路を備える表示装置を実現することができる。
【００４８】
次に本発明の第２の実施の形態の駆動回路の構成について図５を参照して説明する。図５は、本発明の第２の実施の形態の駆動回路の要部構成図である。図５に示す本発明の第２の実施の形態の駆動回路の要部の構成と図２に示す本発明の第１の実施の形態の駆動回路の要部の構成との相違部分は、スイッチ手段２４を、Ｐチャネル型ＭＯＳトランジスタＰ１１からＮチャネル型ＭＯＳトランジスタＮ８に変更した部分のみであって他の構成部分は同一であるため、図５に示す構成と図２に示す構成との同一構成部分には同一符号を付してその説明を省略する。
【００４９】
図５に示すように、スイッチ手段２４としてのＮチャネル型ＭＯＳトランジスタＮ８のソース端は、低電位側電源端子４に接続され、Ｎチャネル型ＭＯＳトランジスタＮ８のドレイン端は、差動トランジスタ対１１の反転出力端に接続され、Ｎチャネル型ＭＯＳトランジスタＮ８のゲート端は、制御端子６に接続され、制御端子６には、高電位側電源端子５の電圧のパルス信号１１２が与えられる。そして、スイッチ手段２４としてのＮチャネル型ＭＯＳトランジスタＮ８がパルス信号１１２によりオンされると、カレントミラー回路１２の出力端の電圧が瞬時にプルダウンされるために、出力端子３から出力される駆動電圧１０７が急激に上昇する。
【００５０】
以上説明したように、本発明の第２の実施の形態の駆動回路によれば、本発明の第１の実施の形態の駆動回路と同様の効果が得られる。
【００５１】
次に本発明の第３の実施の形態の駆動回路の構成について図６を参照して説明する。図６は、本発明の第３の実施の形態の駆動回路の要部構成図である。図６に示す本発明の第３の実施の形態の駆動回路の要部の構成と図５に示す本発明の第２の実施の形態の駆動回路の要部の構成との相違部分は、スイッチ手段２５を、Ｐチャネル型ＭＯＳトランジスタＰ１２からＮチャネル型ＭＯＳトランジスタＮ９に変更した部分のみであって他の構成部分は同一であるため、図６に示す構成と図５に示す構成との同一構成部分には同一符号を付してその説明を省略する。
【００５２】
図６に示すように、スイッチ手段２５としてのＮチャネル型ＭＯＳトランジスタＮ９のソース端は、低電位側電源端子４に接続され、Ｎチャネル型ＭＯＳトランジスタＮ９のドレイン端は、差動トランジスタ対１１の非反転出力端に接続され、Ｎチャネル型ＭＯＳトランジスタＮ９のゲート端は、制御端子７に接続され、制御端子７には、高電位側電源端子５の電圧のパルス信号１１３が与えられる。そして、スイッチ手段２５としてのＮチャネル型ＭＯＳトランジスタＮ９がパルス信号１１３によりオンされると、カレントミラー回路１２の入力端の電圧が瞬時にプルダウンされるために、カレントミラー回路１２の出力端の電圧が瞬時に上がり、出力端子３から出力される駆動電圧１０７が急激に下降する。
【００５３】
以上説明したように、本発明の第３の実施の形態の駆動回路によれば、本発明の第２の実施の形態の駆動回路と同様の効果が得られる。
【００５４】
次に本発明の第４の実施の形態の駆動回路の構成について図７を参照して説明する。図７は、本発明の第４の実施の形態の駆動回路の要部構成図である。図７に示す本発明の第４の実施の形態の駆動回路の要部の構成と図６に示す本発明の第３の実施の形態の駆動回路の要部の構成との相違部分は、スイッチ手段２４を、Ｎチャネル型ＭＯＳトランジスタＮ８からＰチャネル型ＭＯＳトランジスタＰ１１に変更した部分のみであって他の構成部分は同一であるため、図７に示す構成と図６に示す構成との同一構成部分には同一符号を付してその説明を省略する。
【００５５】
図７に示すように、スイッチ手段２４としてのＰチャネル型ＭＯＳトランジスタＰ１１のソース端は、高電位側電源端子５に接続され、Ｐチャネル型ＭＯＳトランジスタＰ１１のドレイン端は、差動トランジスタ対１１の非反転出力端に接続され、Ｐチャネル型ＭＯＳトランジスタＰ１１のゲート端は、制御端子６に接続され、制御端子６には、低電位側電源端子４の電圧のパルス信号１１２が与えられる。そして、スイッチ手段２４であるＰチャネル型ＭＯＳトランジスタＰ１１がパルス信号１１２によりオンされてカレントミラー回路１２の入力端の電圧が瞬時にプルアップされるために、カレントミラー回路１２の出力端の電圧が瞬時に下がり、出力端子３から出力される駆動電圧１０７が急激に上昇する。
【００５６】
以上説明したように、本発明の第４の実施の形態の駆動回路によれば、本発明の第３の実施の形態の駆動回路と同様の効果が得られる。
【００５７】
なお、本発明の第１から第４までの実施の形態の駆動回路が備えるスイッチ手段２４及びスイッチ手段２５を電界効果型トランジスタにより構成したが、これらをバイポーラ型トランジスタに変更することができる。
【００５８】
また、本発明の第１から第４までの実施の形態の駆動回路が備える演算増幅器２６の構成を、各トランジスタの導電型と電源電圧の高低とを逆にした構成に変形することができ、同様の効果が得られることは、明らかである。
【００５９】
また、本発明の第１から第４までの実施の形態の駆動回路が備える演算増幅器２６の出力段回路１４は、一例に過ぎず、シングルエンドプッシュプル回路のバイアス構成は、様々な変形が可能である。
【００６０】
さらに、本発明の第１から第４までの実施の形態の駆動回路が備える演算増幅器２６を電界効果型トランジスタにより構成したが、バイポーラ型トランジスタによる構成に変更することができる。
【００６１】
【発明の効果】
本発明による効果は、駆動能力が大きく、かつ消費電力が小さい駆動回路、及び、その駆動回路を備える表示装置を実現することができることである。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態の駆動回路及び表示装置の構成図である。
【図２】本発明の第１の実施の形態の駆動回路の要部構成図である。
【図３】本発明の第１の実施の形態の駆動回路の動作説明図である。
【図４】本発明の第１の実施の形態の駆動回路の動作説明図である。
【図５】本発明の第２の実施の形態の駆動回路の要部構成図である。
【図６】本発明の第３の実施の形態の駆動回路の要部構成図である。
【図７】本発明の第４の実施の形態の駆動回路の要部構成図である。
【図８】従来例の演算増幅器の要部構成図である。
【符号の説明】
１    非反転入力端子
２    反転入力端子
３    出力端子
４    低電位側電源端子
５    高電位側電源端子
６    制御端子
７    制御端子
８    差動トランジスタ対
９    カレントミラー回路
１０    カレントミラー回路
１１    差動トランジスタ対
１２    カレントミラー回路
１３    入力段回路
１４    出力段回路
１５    信号処理回路
１６    ラッチ
１７    ディジタルアナログ変換器
１８    駆動回路
１９    制御回路
２０    ラッチ
２１    データ比較器
２２    ワンショット回路
２３    ワンショット回路
２４    スイッチ手段
２５    スイッチ手段
２６    演算増幅器
２７    走査回路
２８    マトリクス表示パネル
２９    薄膜トランジスタ
３０    液晶セル
３１    画素
１０１    画像データ
１０２    階調データ
１０３    書込み信号
１０４    走査制御信号
１０５    ラッチ出力データ
１０６    階調電圧
１０７    駆動電圧
１０８    走査信号
１０９    ラッチ出力データ
１１０    比較結果信号
１１１    比較結果信号
１１２    パルス信号
１１３    パルス信号
Ｉ１    電流源
Ｉ２    電流源
Ｉ３    電流源
Ｎ１    Ｎチャネル型ＭＯＳトランジスタ
Ｎ２    Ｎチャネル型ＭＯＳトランジスタ
Ｎ３    Ｎチャネル型ＭＯＳトランジスタ
Ｎ４    Ｎチャネル型ＭＯＳトランジスタ
Ｎ５    Ｎチャネル型ＭＯＳトランジスタ
Ｎ６    Ｎチャネル型ＭＯＳトランジスタ
Ｎ７    Ｎチャネル型ＭＯＳトランジスタ
Ｎ８    Ｎチャネル型ＭＯＳトランジスタ
Ｎ９    Ｎチャネル型ＭＯＳトランジスタ
Ｎ１０    Ｎチャネル型ＭＯＳトランジスタ
Ｐ１    Ｐチャネル型ＭＯＳトランジスタ
Ｐ２    Ｐチャネル型ＭＯＳトランジスタ
Ｐ３    Ｐチャネル型ＭＯＳトランジスタ
Ｐ４    Ｐチャネル型ＭＯＳトランジスタ
Ｐ５    Ｐチャネル型ＭＯＳトランジスタ
Ｐ６    Ｐチャネル型ＭＯＳトランジスタ
Ｐ７    Ｐチャネル型ＭＯＳトランジスタ
Ｐ８    Ｐチャネル型ＭＯＳトランジスタ
Ｐ９    Ｐチャネル型ＭＯＳトランジスタ
Ｐ１０    Ｐチャネル型ＭＯＳトランジスタ
Ｐ１１    Ｐチャネル型ＭＯＳトランジスタ
Ｐ１２    Ｐチャネル型ＭＯＳトランジスタ
Ｐ１３    Ｐチャネル型ＭＯＳトランジスタ
【図１】
2004317857.tif 000003
【図２】
2004317857.tif 000004
【図３】
2004317857.tif 000005
【図４】
2004317857.tif 000006
【図５】
2004317857.tif 000007
【図６】
2004317857.tif 000008
【図７】
2004317857.tif 000009
【図８】
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