(57)【要約】【課題】昇圧回路内の昇圧コンデンサを切り換えるスイッチが多く、昇圧コンデンサを外部接続する電極も多数必要であった。【解決手段】各基本回路の第１スイッチ１０と各基本回路に共通の第４スイッチ１９とを閉状態にして、初段の昇圧コンデンサ１２を電源２０に並列接続するとともに、次段以降の各昇圧コンデンサ１２を各昇圧コンデンサ１２より１つ前段側の各平滑コンデンサ１３に並列接続して、各昇圧コンデンサ１２を充電する工程と、各基本回路の第２スイッチ１１と各基本回路に共通の第３スイッチ１８とを閉状態にして、各基本回路の昇圧コンデンサ１２と平滑コンデンサ１３とを直列接続するとともに、各直列接続された昇圧コンデンサ１２と平滑コンデンサ１３とを電源２０に並列接続して、各平滑コンデンサ１３の両端電圧を昇圧する工程とを交互に切り換えて、各平滑コンデンサの両端に昇圧電圧を得る。【選択図】  図１
2004242487.tif 000002
【特許請求の範囲】
【請求項１】
昇圧コンデンサと平滑コンデンサとを有する基本回路を複数段配置して、初段の昇圧コンデンサを電源に並列接続するとともに、次段以降の各昇圧コンデンサを各昇圧コンデンサより１つ前段側の各平滑コンデンサに並列接続して、各昇圧コンデンサを充電する工程と、各基本回路の昇圧コンデンサと平滑コンデンサとを直列接続するとともに、各直列接続された昇圧コンデンサと平滑コンデンサとを電源に並列接続して、各平滑コンデンサの両端電圧を昇圧する工程とを有し、前記各昇圧コンデンサが前記昇圧コンデンサおよび平滑コンデンサの直列接続点側と反対側端で共通接続されているとともに、前記各平滑コンデンサが前記直列接続点側と反対側端で接地されており、前記充電工程と昇圧工程とを
交互に切り換えて、各平滑コンデンサの両端に段数に応じた充電電圧と電源電圧とを加算した昇圧電圧を得ることを特徴とする昇圧方法。
【請求項２】
相補的に開閉制御される第１、第２のスイッチ手段の各一端を共通接続し、この共通接続部に昇圧コンデンサの一端を接続し、第２のスイッチ手段の他端と一端が接地された平滑コンデンサの他端とを接続してなる基本回路を複数組、直列的に多段配列し、各組の基本回路の昇圧コンデンサの他端を共通接続するとともに、初段基本回路の第１のスイッチ手段の他端を電源に、前段基本回路の第２のスイッチ手段の他端を後段基本回路の第１のスイッチ手段の他端に、それぞれ接続し、前記昇圧コンデンサの共通接続された他端を、第２のスイッチ手段と同じ開閉状態で制御される第３のスイッチ手段を介して前記電源に接続するとともに、第１のスイッチ手段と同じ開閉状態で制御される第４のスイッチ手段を介して接地し、前記基本回路の平滑コンデンサの両端に昇圧された電圧を得ることを特徴とする昇圧回路。
【請求項３】
前記各組の基本回路の各スイッチ手段が、同一半導体チップに形成されたＭＯＳトランジスタであり、前記第１および第２のスイッチ手段がｐチャネル型、前記第３のスイッチ手段が低耐圧ｎチャネル型、および前記第４のスイッチ手段が低耐圧ｐチャネル型であり、前記同一半導体チップに前記昇圧コンデンサおよび平滑コンデンサの外付け用外部端子が設けられたことを特徴とする請求項２に記載の昇圧回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体集積回路又は装置内部で電源電圧を昇圧する昇圧方法および昇圧回路に関し、特に多電源を要する液晶表示装置（ＬＣＤ）ドライバや電荷結合素子（ＣＣＤ）ドライバあるいはＥＥＰＲＯＭ等に好適な昇圧方法および昇圧回路に関する。
【０００２】
【従来の技術】
最近の電子機器は小型、軽量化のためシステムＩＣの１チップ化が進み単一低電源電圧で多電源を供給できる電源回路の必要が高まってきている。このため、電源電圧を昇圧する昇圧回路などをＩＣ内に取り込んで単一電源動作を実現する工夫がなされている。
【０００３】
一つの昇圧方法としてコンデンサの両端を電源に接続して充電し、充電されたコンデンサの一端側に電源を接続し他端側に充電電圧と電源電圧とを加算した昇圧電圧を取り出す方式がある。この方式は多くの電流を要しないところで一般的に採用されている。
【０００４】
このような昇圧回路の一例２００は特許文献１に開示されており、これを図５に示す。図において１は第１スイッチ、２は一端が接地され他端が第１スイッチ１の一端に接続された第２スイッチ、３は一端が第１、第２スイッチ１、２の接続部に接続された昇圧コンデンサ、４は第３スイッチで、一端が昇圧コンデンサ３の他端に接続されている。上記第１〜第３スイッチ１、２、４と昇圧コンデンサ３とで基本回路を構成し、図５では３つの基本回路Ｕ１、Ｕ２，Ｕ３が直列的に多段配置され、初段の基本回路Ｕ１の第１スイッチ１の他端は電源ライン５に接続され、基本回路Ｕ１の昇圧コンデンサ３と第３スイッチ４の接続部は基本回路Ｕ２の第１スイッチ１の他端に接続され、基本回路Ｕ２の昇圧コンデンサ３と第３スイッチ４の接続部は基本回路Ｕ３の第１スイッチ１の他端に接続されている。６は第４スイッチで、一端が最終段基本回路Ｕ３の昇圧コンデンサ３と第３スイッチ４の接続部に接続され、他端は電源出力端子７に接続されている。８は電源出力端子７と接地間に接続された平滑コンデンサを示す。上記第１〜第４スイッチは、ＭＯＳＦＥＴなどの半導体素子を用いた電子スイッチで、外部の制御信号により開閉する。このとき、第１、第４スイッチ１、６は同じ状態で開閉し、第２、第３スイッチ２、４は第１、第４スイッチ１、６とは相補的に反転状態で開閉する。
【０００５】
従来の昇圧回路２００の動作を以下に説明する。先ず、第１、第４スイッチ１、６を開状態とし、第２、第３スイッチ２、４を閉状態とすると、図６（ａ）に示すように、各基本回路Ｕ１、Ｕ２，Ｕ３の各昇圧コンデンサ３は電源ライン５と接地間の外部電源９に並列接続されて充電される。（充電工程）
【０００６】
次に第１、第４スイッチ１、６を閉状態に、第２、第３スイッチ２、４を開状態とすると、図６（ｂ）に示すように、各基本回路Ｕ１、Ｕ２，Ｕ３の昇圧コンデンサ３は直列接続され、初段基本回路Ｕ１の昇圧コンデンサ３の一端は外部電源９に接続され、最終段基本回路Ｕ３の昇圧コンデンサ３の他端は電源出力端子７に接続されるため、電源電圧と各昇圧コンデンサ３に充電された充電電圧とが加算された昇圧電圧が出力される。（昇圧工程）
【０００７】
第１、第４スイッチ１、６と第２、第３スイッチ２、４とを交互に切り換えることにより、上記充電工程と昇圧工程とを繰返し（図示矢印ａ、ａ、ａ）、電源出力端子７に昇圧された電圧を連続して出力する（図示矢印ｂ）ことができる。
【０００８】
この特許文献１に開示された昇圧回路２００は単一出力であるが、各昇圧コンデンサの他端には順次昇圧された電圧が現れるため、昇圧コンデンサ３、３、３の接続部から昇圧電圧を取出し可能である。この場合、最終段基本回路Ｕ３に接続した第４スイッチ６、平滑コンデンサ８、電源出力端子７と同等の回路を各基本回路Ｕ１、Ｕ２に付設すればよく、上記昇圧回路は個別部品を配線基板上にマウントし配線することによりモジュール化が可能で、各スイッチ１、２、４、６としてＭＯＳトランジスタを用いることにより半導体チップ化されている。
【０００９】
次に、図５の従来の昇圧回路２００において、各基本回路Ｕ１、Ｕ２，Ｕ３から昇圧電圧を取出し可能にし、各スイッチ１、２、４、６として同一半導体チップに形成されたＭＯＳトランジスタを用い、さらに、負電圧を取出し可能にした昇圧回路３００の例を図７に示す。
【００１０】
図７において、ｕ１、ｕ２、ｕ３は基本回路で昇圧コンデンサ３、平滑コンデンサ８を含んでいる。ｍ１、ｍ２、ｍ３、ｍ４はそれぞれ第１、第２、第３、第４ＭＯＳスイッチで図５の昇圧回路２００の第１、第２、第３、第４スイッチに相当するＭＯＳトランジスタである。Ｔ２、Ｔ３、Ｔ４は各基本回路ｕ１、ｕ２、ｕ３からの電源出力端子（各出力電圧をＶ２、Ｖ３、Ｖ４とする）、ＴＭ、ＴＰは昇圧コンデンサ３の一端側端子および他端側端子である。さらに、ｕＭは負電圧発生回路で、図示しないが、基本回路ｕ１，ｕ２，ｕ３の各ＭＯＳスイッチと同一半導体チップに形成されたＭＯＳスイッチと外付けのコンデンサとで構成され、基本回路ｕ３の出力電圧Ｖ４を入力として、負電圧ＶＭを出力端子Ｔ５および負電圧ラインＶＭに出力している。よって、基板の最低電位は負電圧ＶＭとなっている。例えばＬＣＤドライバでは、この負電圧ＶＭはゲート駆動の負電源に利用され、また、各出力電圧はゲート駆動やソース駆動の正電源に利用されている。
【００１１】
ここで、初段基本回路ｕ１の各ＭＯＳスイッチのソース、ドレインおよびゲートの各電圧は、ほぼ電圧Ｖ２以下である。したがって、基本回路ｕ１の各ＭＯＳスイッチは、製造プロセスでウェルを分離してゲート耐圧が電圧Ｖ２を確保できる低耐圧素子で構成され、ｎチャネルＭＯＳトランジスタｍ２のバックゲートは接地されている。
【００１２】
一方、２段目以降の基本回路ｕ２、ｕ３の各ＭＯＳスイッチのソース、ドレインの各電圧は、電圧Ｖ２以上となる。また、基本回路ｕ２、ｕ３へ供給されるゲート電圧はＶＭとＶ４間レベルである。よって、２段目以降の基本回路ｕ２、ｕ３の各ＭＯＳスイッチは、ゲート耐圧が電圧｜Ｖ４―ＶＭ｜を確保できる高耐圧素子とする必要があり、素子の構造上ｎチャネルＭＯＳトランジスタｍ２の各バックゲートは最低電位である負電圧ラインＶＭに接続されている。
【００１３】
これらの各ＭＯＳスイッチは、昇圧ロスを最小にするため一般的に低オン抵抗のものが必要とされ、大きなサイズが必要となる。製造プロセスにもよるが高耐圧トランジスタを使用するよりも低耐圧の方が同一サイズで、およそ１／１０以下のオン抵抗を確保できる。このような理由から、上記のように高耐圧トランジスタの使用を最小限に抑え、可能な限り低耐圧トランジスタを使用している。
【００１４】
なお図７の昇圧回路３００では、各基本回路ｕ１、ｕ２、ｕ３のｐチャネルＭＯＳトランジスタである第１、第３、第４の各ＭＯＳスイッチｍ１、ｍ３、ｍ４の各バックゲートは、それぞれ各トランジスタの高電位側に接続されている。
【００１５】
図７の昇圧回路３００の動作については図５の昇圧回路２００と同一で、各ＭＯＳスイッチｍ１、ｍ２、ｍ３、ｍ４のゲートには、駆動に十分な電圧に変換された開閉制御信号が与えられ、第２、第３ＭＯＳスイッチｍ２、ｍ３と第１、第４ＭＯＳスイッチｍ１、ｍ４とが相補的に開閉制御されることにより、前記充電工程と昇圧工程とを繰返し、各電源出力端子Ｔ２、Ｔ３、Ｔ４に昇圧された電圧を連続して出力することができる。
【００１６】
【特許文献１】
特開平７−１９４０９８号公報  （第５−７頁、第１図、第４図、第９図）
【００１７】
【発明が解決しようとする課題】
ところで、各昇圧コンデンサは大容量であるため、小面積の半導体チップ内に一体形成されるよりも外付けされることが多い。一方、回路モジュールや半導体チップは小型軽量化が要求されており、可及的に縮小させているが、外付け用電極の面積を５０％縮小しても、その長さは約７０％にしか縮小できず、電極面積の縮小は電気的、機械的な接続強度を低下させ信頼性を低下させるため電極面積の縮小には限界があった。
【００１８】
また、基本回路ｕ２、ｕ３のｎチャネルＭＯＳトランジスタｍ２の各バックゲートは負電圧ＶＭとしなければならずソースは接地されているため、ソースとバックゲート間の電位差が大きくなりバックゲート効果が起り、トランジスタの閾値電圧Ｖｔｈが大きくなるとともにオン抵抗が増大する。したがって、１回の充電工程で充電できる電荷が減少し、昇圧電源の立上り時間増大あるいは立上り不能、昇圧効率の低下といった問題があった。
【００１９】
本発明は斯かる実情に鑑み、回路面積・外部端子数が少なくバックゲート効果を防止できる多電圧出力電源に好適な昇圧回路を提供しようとするものである。
【００２０】
【課題を解決するための手段】
請求項１記載の発明は上記課題を解決するために提案されたもので、昇圧コンデンサと平滑コンデンサとを有する基本回路を複数段配置して、初段の昇圧コンデンサを電源に並列接続するとともに、次段以降の各昇圧コンデンサを各昇圧コンデンサより１つ前段側の各平滑コンデンサに並列接続して、各昇圧コンデンサを充電する工程と、各基本回路の昇圧コンデンサと平滑コンデンサとを直列接続するとともに、各直列接続された昇圧コンデンサと平滑コンデンサとを電源に並列接続して、各平滑コンデンサの両端電圧を昇圧する工程とを有し、各昇圧コンデンサが昇圧コンデンサおよび平滑コンデンサの直列接続点側と反対側端で共通接続されているとともに、各平滑コンデンサが直列接続点側と反対側端で接地されており、充電工程と昇圧工程とを交互に切り換えて、各平滑コンデンサの両端に段数に応じた充電電圧と電源電圧とを加算した昇圧電圧を得ることを特徴とする昇圧方法である。
【００２１】
また請求項２記載の発明は、相補的に開閉制御される第１、第２のスイッチ手段の各一端を共通接続し、この共通接続部に昇圧コンデンサの一端を接続し、第２のスイッチ手段の他端と一端が接地された平滑コンデンサの他端とを接続してなる基本回路を複数組、直列的に多段配列し、各組の基本回路の昇圧コンデンサの他端を共通接続するとともに、初段基本回路の第１のスイッチ手段の他端を電源に、前段基本回路の第２のスイッチ手段の他端を後段基本回路の第１のスイッチ手段の他端に、それぞれ接続し、昇圧コンデンサの共通接続された他端を、第２のスイッチ手段と同じ開閉状態で制御される第３のスイッチ手段を介して電源に接続するとともに、第１のスイッチ手段と同じ開閉状態で制御される第４のスイッチ手段を介して接地し、基本回路の平滑コンデンサの両端に昇圧された電圧を得ることを特徴とする昇圧回路である。
【００２２】
また請求項３記載の発明は、各組の基本回路の各スイッチ手段が、同一半導体チップに形成されたＭＯＳトランジスタであり、第１および第２のスイッチ手段がｐチャネル型、第３のスイッチ手段が低耐圧ｎチャネル型、および第４のスイッチ手段が低耐圧ｐチャネル型であり、同一半導体チップに昇圧コンデンサおよび平滑コンデンサの外付け用外部端子が設けられていることを特徴とする昇圧回路である。
【００２３】
【発明の実施の形態】
以下に本発明の昇圧回路の第一の実施例１００を図１から説明する。図１において、１０は第１スイッチ、１１は一端が第１スイッチの一端に接続された第２スイッチ、１２は一端が第１、第２スイッチ１０、１１の接続部に接続された昇圧コンデンサ、１３は一端が接地された平滑コンデンサで、他端は第２スイッチ１１の他端に接続されている。図示点線で囲まれた領域内の第１、第２スイッチ１０、１１と昇圧コンデンサ１２、平滑コンデンサ１３で、基本回路を構成し、図１では３つの基本回路Ａ１、Ａ２、Ａ３が直列的に多段配置されている。初段の基本回路Ａ１の第１スイッチ１０の他端は電源ライン１４に、各昇圧コンデンサ１２の他端は共通接続され、隣り合う基本回路Ａの前段の第２スイッチ１１と後段の第１スイッチ１０とが接続され、各接続部から各基本回路Ａの外部に電源出力端子１５、１６、１７が導出されている。１８は電源ライン１４と各昇圧コンデンサ１２の共通接続部との間に接続された第３スイッチ、１９は各昇圧コンデンサ１２の共通接続部と接地間に接続された第４スイッチを示す。
【００２４】
この昇圧回路１００の各スイッチはＭＯＳＦＥＴなどの半導体素子を用いた電子スイッチで、外部から供給される制御信号により第１、第４スイッチ１０、１９は同じ状態で開閉し、第２、第３スイッチ１１、１８は第１、第４スイッチ１０、１９とは相補的に反転状態で開閉する。
【００２５】
以下にこの昇圧回路１００の動作を説明する。先ず、第１、第４スイッチ１０、１９を閉状態、第２、第３スイッチ１１、１８を開状態とすると、各部は図２（ａ）に示すように接続される。即ち、各段の昇圧コンデンサ１２の一端は接地され、初段の基本回路Ａ１の初段昇圧コンデンサ１２の他端は電源ライン１４を通して電源２０に並列接続され、各基本回路の前段平滑コンデンサ１３は後段昇圧コンデンサ１２に並列接続される。これにより初段昇圧コンデンサ１２は電源２０によって充電され、他の昇圧コンデンサ１２は前段の平滑コンデンサ１３によって充電される。（充電工程）
【００２６】
次に第１、第４スイッチ１０、１９を開状態、第２、第３スイッチ１１、１８を閉状態とすると、各部は図２（ｂ）に示すように接続される。即ち、各基本回路Ａの昇圧コンデンサ１２は充電工程で電源２０に接続された一端が平滑コンデンサ１３に直列接続され、この直列接続されたコンデンサ１２、１３が電源２０に並列接続されて、電源電圧と昇圧コンデンサ１２に充電された充電電圧とを加算した昇圧電圧が平滑コンデンサ１３に充電される。（昇圧工程）
【００２７】
この昇圧回路１００の動作開始時に上記充電工程では、充電電源となる前段平滑コンデンサ１３は電荷が蓄積されていないため実際には充電できないが、続く昇圧工程で、電源電圧と昇圧コンデンサ１２の充電電圧とが加算された昇圧電圧が前段平滑コンデンサ１３に充電され、充電工程と昇圧工程とを数回繰返すことにより、前段平滑コンデンサ１３は後段昇圧コンデンサ１２に対する充電電源となる。
【００２８】
また図２（ａ）、（ｂ）に示す充電工程と昇圧工程の間で図示矢印ａ１、ａ２、ａ３およびｂ１、ｂ２、ｂ３で示すように各コンデンサ１２、１３の接続が切り替わることにより、初段基本回路Ａ１の昇圧コンデンサ１２にはほぼ電源電圧に等しい電圧が充電され、昇圧コンデンサ１２には電源電圧と電源電圧にほぼ等しい充電電圧を加算した昇圧電圧（電源電圧のほぼ２倍の電圧）が充電され、この平滑コンデンサ１３が充電電源となり続く基本回路Ａ２の昇圧コンデンサ１２を電源電圧のほぼ２倍の電圧に充電し、基本回路Ａ２の平滑コンデンサ１３には昇圧コンデンサ１２の電源電圧のほぼ２倍の昇圧電圧と電源電圧とを加算した電源電圧のほぼ３倍の昇圧電圧が充電され、この平滑コンデンサ１３が最終段の基本回路Ａ３の昇圧コンデンサ１２に対する充電電源となり最終段基本回路Ａ３の昇圧コンデンサ１２を電源電圧のほぼ３倍の電圧に充電し、基本回路Ａ３の平滑コンデンサ１３には昇圧コンデンサ１２の電源電圧のほぼ３倍の昇圧電圧と電源電圧とを加算した電源電圧のほぼ４倍の昇圧電圧が充電され、最終段平滑コンデンサ１３には電源電圧のほぼ４倍の昇圧電圧が出力される。即ち、電源出力端子１５、１６、１７にはそれぞれ電源電圧のほぼ２倍、３倍、４倍の昇圧電圧が出力される。
【００２９】
このようにして各スイッチ１０、１１、１８、１９の開閉動作を繰返すことにより、上記充電工程と昇圧工程とを繰返し、平滑コンデンサ１３に接続された電源出力端子１５、１６、１７から昇圧された電圧が連続して出力される。
【００３０】
この昇圧回路１００は昇圧コンデンサ１２と平滑コンデンサ１３の接続を切り換えるため、最低４個のスイッチ１０、１１、１８、１９を必要とするが、基本回路Ａ１、Ａ２、Ａ３内はスイッチ１０、１１のみで、残るスイッチ１８、１９は各基本回路Ａ１、Ａ２、Ａ３に対して共用される。
【００３１】
図５の従来の昇圧回路２００では基本回路内に３個、基本回路外に１個のスイッチが必要で、図５の昇圧回路２００を変形して各基本回路毎に電源出力端子を設ける場合には図７の昇圧回路３００のように基本回路内に４個スイッチが必要であるのに対して、本発明による昇圧回路１００では各基本回路の昇圧コンデンサ１２の他端が共通接続されているため、基本回路内に２個、基本回路外に２個のスイッチで済む。
【００３２】
基本回路の数をｎとすると、図５の従来の昇圧回路２００では（３ｎ＋１）個、図７の回路３００では４ｎ個のスイッチを必要とするのに対して、本発明による昇圧回路１００では（２ｎ＋２）個ですみ、従来の図５、図７の昇圧回路２００、３００と比較して、それぞれ（ｎ−１）個、２×（ｎ−１）個のスイッチを削減でき、電流容量の関係で昇圧回路を多数組必要とする場合にはさらに多くのスイッチを削減することができる。
【００３３】
また半導体チップ化した昇圧回路では昇圧コンデンサや平滑コンデンサは外付けされるが、図５あるいは図７の従来の昇圧回路２００、３００では昇圧コンデンサの外付けに２ｎ個の電極が必要であるのに対し、本発明による昇圧回路１００の各基本回路Ｕ１、Ｕ２、Ｕ３の昇圧コンデンサ１２は他端が共通接続され、外部接続用の電極は一つで済むため、（ｎ＋１）個で済み、従来の回路よりも（ｎ−１）個の電極を削減することができる。
【００３４】
このように本発明による昇圧回路１００はスイッチや昇圧コンデンサ接続用電極の数を削減できるため、モジュール化したり半導体チップに組み込む場合、小型化することができる。
【００３５】
次に、図１の本発明の昇圧回路１００の各スイッチ手段としてＭＯＳトランジスタを用い、さらに、負電圧を取出し可能にした本発明の昇圧回路の第二の実施例４００を図３に示す。
【００３６】
図３において、ａ１、ａ２、ａ３は基本回路で昇圧コンデンサ１２、平滑コンデンサ１３を含んでいる。Ｍ１、Ｍ２、Ｍ３、Ｍ４はそれぞれ第１、第２、第３、第４ＭＯＳスイッチで前記図１の昇圧回路１００の第１、第２、第３、第４スイッチに相当するＭＯＳトランジスタである。１５、１６、１７は各基本回路ａ１、ａ２、ａ３からの電源出力端子（各出力電圧をＶ２、Ｖ３、Ｖ４とする）、ＴＭ、ＴＰは昇圧コンデンサ１２の一端側端子および他端側共通接続端子である。さらに、ｕＭは負電圧発生回路で、図示しないが、基本回路ａ１，ａ２，ａ３の各ＭＯＳスイッチと同一半導体チップに形成されたＭＯＳスイッチと外付けのコンデンサとで構成され、基本回路ａ３の出力電圧Ｖ４を入力として、負電圧ＶＭを出力端子２１に出力しており、基板の最低電位は負電圧ＶＭとなっている点は図７の昇圧回路３００と同じである。
【００３７】
ここで、初段基本回路ａ１の第１、第２ＭＯＳスイッチＭ１、Ｍ２と第３、第４ＭＯＳスイッチＭ３、Ｍ４のソース、ドレインおよびゲートの各電圧は、電圧Ｖ２以下である。したがって、前記４個の各ＭＯＳスイッチは、製造プロセスでウェルを分離してゲート耐圧が電圧Ｖ２を確保できる低耐圧素子で構成され、唯一のｎチャネルＭＯＳトランジスタＭ４のバックゲートは接地されている。
【００３８】
一方、２段目以降の基本回路ａ２、ａ３の各ＭＯＳスイッチのソース、ドレインの各電圧は、電圧Ｖ２以上である。また、基本回路ａ２、ａ３へ供給されるゲート電圧はＶＭとＶ４間レベルである。よって、２段目以降の基本回路ａ２、ａ３の各ＭＯＳスイッチは、ゲート耐圧が電圧｜Ｖ４―ＶＭ｜を確保できる高耐圧素子としている。
【００３９】
また、各基本回路ａ１、ａ２、ａ３のｐチャネルＭＯＳトランジスタである第１、第２の各ＭＯＳスイッチＭ１、Ｍ２の各バックゲートは、それぞれ各トランジスタの高電位側に接続されている。
【００４０】
図３の昇圧回路４００の動作は図１の昇圧回路１００と同一で、各ＭＯＳスイッチＭ１、Ｍ２、Ｍ３、Ｍ４のゲートには、駆動に十分な電圧に変換された開閉制御信号が与えられ、第２、第３ＭＯＳスイッチＭ２、Ｍ３と第１、第４ＭＯＳスイッチＭ１、Ｍ４とが相補的に開閉制御されることにより、前記充電工程と昇圧工程とを繰返し、各電源出力端子Ｔ２、Ｔ３、Ｔ４に昇圧された電圧を連続して出力することができる。
【００４１】
このように本発明の第二の実施例４００によれば、基本回路ａ２、ａ３には高耐圧ｎチャネルＭＯＳトランジスタが不用であるため、バックゲート効果が起こることなく、従来問題であったトランジスタの閾値電圧やオン抵抗の増大による充電ロスや昇圧電源の立上り時間増大あるいは立上り不能といった問題が解消される。
【００４２】
また、従来低オン抵抗を実現するために大きなサイズが必要であった高耐圧ｎチャネルＭＯＳトランジスタや高耐圧ｐチャネルＭＯＳトランジスタが不用であるため、半導体チップ面積を縮小でき製造コストの上でも効果がある。
【００４３】
回路最低電圧（ＶＭ）がさらに下がった場合、従来回路はさらにバックゲート効果により充電ロスが増大するが、発明回路は昇圧効率や立上りに影響しない。逆に、負電圧を同時発生させない場合でも、従来回路、発明回路共にバックゲート効果は起こらないが、発明回路は高耐圧ｎチャネルＭＯＳトランジスタや高耐圧ｐチャネルＭＯＳトランジスタが不用であるため、半導体チップ面積を縮小できる上にオン抵抗を有する高耐圧ＭＯＳトランジスタそのものを削減できるため、昇圧効率の上でも従来回路よりは有利である。
【００４４】
なお図３の本発明の第二の実施例４００では、各基本回路ａ１、ａ２、ａ３の第１、第２の各ＭＯＳスイッチＭ１、Ｍ２の各バックゲートは、それぞれ各トランジスタの高電位側に接続されているが、これに限定されること無く例えばバックゲートの接続先を各ＭＯＳスイッチのオン抵抗が小さくなる様に動作状態に応じて切替えても良い。
【００４５】
図４は、図７の従来の昇圧回路３００と、図３の本発明の第二の実施例４００での立上り時における出力電圧Ｖ４のデバイスシミュレーション結果を示す波形比較図である。図４において、１０１は本発明の昇圧回路４００の、１０２は従来の昇圧回路３００の立上り波形である。シミュレーションの条件としては、電源ライン１４に入力される電源電圧を３ボルトとし各基本回路のコンデンサやトランジスタサイズ等、全て同一条件である。図４において特に重要な点は、０→５０％の立上り時間で、本発明の昇圧回路４００の波形１０１は従来の昇圧回路の波形１０２に比較して約１／２の立上り時間が実現されている。
【００４６】
【発明の効果】
以上のように本発明による昇圧方法および昇圧回路では、各基本回路の昇圧コンデンサの他端を共通接続することによりスイッチや外部接続用電極の数を削減することができ、昇圧モジュールや半導体チップの一層の小型化を実現できる。また、複数電圧を同一チップ内で生成する時にも、バックゲート効果を起こす高耐圧ｎチャネルＭＯＳトランジスタを削除でき昇圧電源の立上り時間の短縮や昇圧効率の改善が出来るとともに、大きなサイズの高耐圧ＭＯＳトランジスタを削減でき半導体チップ面積の縮小といった利点がある。
【図面の簡単な説明】
【図１】本発明の昇圧回路の第一実施例１００の回路図。
【図２】本発明の昇圧回路１００の動作説明図。
【図３】本発明の昇圧回路の第二実施例４００の回路図。
【図４】本発明および従来の昇圧回路の立上り波形比較図。
【図５】従来の昇圧回路の一例２００の回路図。
【図６】従来の昇圧回路２００の動作説明図。
【図７】従来の昇圧回路の他の例３００の回路図。
【符号の説明】
１、２、４、６  スイッチ
３、１２  昇圧コンデンサ
５  電源ライン
７  電源出力端子
８、１３  平滑コンデンサ
９  外部電源
１０、１１、１８、１９  スイッチ
１４  電源ライン
１５、１６、１７、２１  出力端子
２０  電源
１００、２００、３００、４００  昇圧回路
１０１、１０２  立上り波形波形
ａ１、ａ２、ａ３  基本回路
Ａ１、Ａ２、Ａ３  基本回路
Ｔ２、Ｔ３、Ｔ４、Ｔ５  出力端子
Ｕ１、Ｕ２，Ｕ３  基本回路
ｕ１，ｕ２，ｕ３  基本回路
Ｖ２、Ｖ３、Ｖ４  出力電圧
ＶＭ  負電圧ライン（負電圧）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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