(57)【要約】【課題】低誘電率膜をエッチングする際に用いたレジストをアッシングする際の膜ダメージを抑制する一方で高いアッシングレートを得る方法を提供する。【解決手段】アッシング時におけるチャンバ内の電子密度を４．０　Ｅ１０ｃｍ−３以下にすることで、低誘電率膜に対する膜ダメージを抑制することが可能になる。また、基板に印加するバイアスＲＦ電力を５０〜２００Ｗの範囲内に制御し、ソースガスのガス圧力を５３２ｍＰａ（４０ｍＴｏｒｒ）以下に制御し、基板温度を６０℃以下に制御することで、さらなる膜ダメージの抑制が可能になる。低誘電率膜を用いたデバイスにおいても、膜ダメージを抑制した高いアッシングレートでのレジストのアッシングが実現できる。【選択図】　図４
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【特許請求の範囲】
【請求項１】
基板上に形成されている低誘電率の膜上に形成されたレジストをソースガスを用いたプラズマ法によりアッシングするに際し、前記ソースガス雰囲気中の電子密度を４．０　Ｅ１０ｃｍ−３（４．０　×１０１０ｃｍ−３）以下とすることを特徴とする半導体装置の製造方法。
【請求項２】
前記アッシングを行うアッシャとして、チャンバ内に対向配置された一対の電極の一方に前記基板を保持し、前記電極間に高周波電力を印加するとともに、前記基板を搭載した電極に異なる周波数のバイアス高周波電力を印加する構成のアッシャを用いることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記ソースガスとして酸素原子を含有するガスを用いることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記基板に印加するバイアス高周波電力を５０〜２００Ｗの電力範囲に制御することを特徴とする請求項１ないし３のいずれかに記載の半導体装置の製造方法。
【請求項５】
前記ソースガス雰囲気の圧力を５３２ｍＰａ（４０ｍＴｏｒｒ）以下とすることを特徴とする請求項１ないし４のいずれかに記載の半導体装置の製造方法。
【請求項６】
前記基板の温度を６０℃以下とすることを特徴とする請求項１ないし５のいずれかに記載の半導体装置の製造方法。
【請求項７】
前記低誘電率の膜は無機系低誘電率膜であることを特徴とする請求項１ないし６のいずれかに記載の半導体装置の製造方法。
【請求項８】
前記低誘電率の膜はＭＳＱ、ポーラスＭＳＱであることを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記低誘電率の膜はＳｉＯＣ膜であることを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記レジストはアクリル系樹脂であることを特徴とする請求項１ないし９のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は低誘電率の層間絶縁膜を備える半導体装置の製造方法に関し、特に当該層間絶縁膜をレジストを用いてエッチングした後に、当該レジストを除去するためのアッシングを行う際における層間絶縁膜のダメージを防止した製造方法に関するものである。
【０００２】
【従来の技術】
近年の半導体装置では、素子の高速動作性を高めるために配線間に介在される層間絶縁膜を低誘電率の材料で構成することが検討されている。このような低誘電率の層間絶縁膜材料としては、ＳｉＯＣで代表されるＭＳＱ（メチルシルセスキオキサン）、内部に多数の気泡を有するポーラスＭＳＱ等の無機系材料（以下、ＭＳＱと称する）がある。例えば、ＣＶＤ法により形成するＭＳＱの誘電率ｋはｋ＝２．９　であり、スピンコート法により形成するＭＳＱはポーラスに形成できるため誘電率ｋ＝２．２　〜２．６　である。特に、素子の高速化を図るために配線材料にＣｕ（銅）を使用するとともに、当該Ｃｕ配線を層間絶縁膜に形成した配線溝内に埋設した、いわゆるダマシンＣｕ配線においては、これらＣｕ配線間での寄生容量を低減するために層間絶縁膜に低誘電率のＭＳＱが用いられる。
【０００３】
図１はＭＳＱを用いたダマシンＣｕ配線の製造工程を示す断面図である。先ず、図１（ａ）のように、下層配線１上にＳｉＯＣ膜２を形成し、当該ＳｉＯＣ膜２を所要のパターンに選択エッチングしてビアホール２ａを開口する。次いで、図には示さないが、バリアメタル膜、シードＣｕ膜を積層し、当該シードＣｕ膜を利用してめっき法により前記ビアホール２ａを埋設するのに十分な厚さのＣｕ膜を成長する。しかる上で、成長したＣｕ膜をＣＭＰ（化学機械研磨）法により研磨してビアホール２ａ内にのみ残し、Ｃｕプラグ３を形成する。次いで、全面にエッチングストッパ膜でありかつＣｕの拡散防止膜でもあるシリコン窒化膜４を薄く形成した上でＭＳＱの層間絶縁膜、例えばＳｉＯＣ膜５を所要の膜厚に形成する。さらにその上にシリコン酸化膜６及びＡＲＣ（反射防止）膜７を形成する。そして、ＡＲＣ膜７上にフォトレジストを塗布し、露光・現像してダマシンＣｕ配線を形成する箇所を開口したフォトレジスト８をマスクとして形成する。
【０００４】
次いで、図１（ｂ）のように、前記フォトレジストをマスクにしてＣＦ４　／Ａｒ／Ｏ２　等をソースガスとしてＡＲＣ膜７をエッチングし、ＣＨＦ３　／Ａｒ／Ｏ２　等をソースガスとしてシリコン酸化膜６をエッチングする。続いて、図１（ｃ）のように、ＣＨＦ３　／ＣＦ４　／Ａｒ／Ｏ２　等をソースガスとしてＳｉＯＣ膜５をエッチングする。次いで、図１（ｄ）のように、Ｏ２　を含むガスをソースガスとしてプラズマ処理によるＯ２　アッシングを行い、残存しているフォトレジスト８を除去する。その後、シリコン窒化膜４をエッチングすることでダマシン配線溝９が開口され、当該ダマシン配線溝９の底面に前記Ｃｕプラグ３を露出させる。以降は開口されたダマシン配線溝内に前記Ｃｕプラグと同様な工程でＣｕを埋め込むことで、図１（ｅ）のように、ＳｉＯＣ膜５に形成したダマシン配線溝９内にＣｕが埋め込まれるとともに、下層のＣｕプラグによって素子に導通されたダマシンＣｕ配線１０が形成される。
【０００５】
ところで、従来では図１（ｄ），（ｅ）に示した工程において、ＳｉＯＣ膜、すなわちＭＳＱの層間絶縁膜をフォトレジストを用いてエッチングした後工程のフォトレジストのアッシングでは、前述のようにＯ２　を含むガスをソースガスとし、このソースガスを活性化して生成されるプラズマを利用したＯ２　アッシングを用いている。また、このＯ２　アッシングに際しては、ＩＣＰ（誘導結合プラズマ）やＳＷＰ（表面波プラズマ）等の高密度プラズマを生成するアッシャを採用している。一般的には、ＩＣＰソースでＯ２　ガスをプラズマ化し、またシリコン基板を保持しているステージ（下部電極）を２５０℃に加熱した条件下で行っている。
【０００６】
このような従来のＯ２　アッシングによるフォトレジストのアッシングでは、アッシングによってＭＳＱの膜質が変化し、誘電率が上昇したり、膜質が劣化する等の層間絶縁膜の信頼性が低下することが確認されており、結果として配線容量の増大、信号遅延をまねいてデバイスの性能が劣化するという問題が生じている。例えば、図１（ｄ）の工程においてＳＭＱの層間絶縁膜をエッチングし、フォトレジストをアッシングした後のデバイスにおけるＭＳＱでの膜ダメージの検証は、図２（ａ）に示すように、ダマシン配線溝９内を充填するようにデバイスの全面を新たな別のフォトレジスト１１で覆い、その上で断面が露出する加工を行った上でＨＦ液に浸漬する。このとき、同図の斜線の領域に膜ダメージを受けているものとする。この浸漬により図２（ｂ）に示すように、ＭＳＱの膜ダメージを受けた部分Ｘはエッチング除去されて空洞化されるため、この除去された部分を観察することによって膜ダメージの程度が検証できる。本発明者がＳＥＭによって確認したところでは、Ｏ２　アッシングを行ったデバイスでは、図２（ｂ）に示すように、Ｏ２プラズマに曝され易いＭＳＱに形成した配線溝の側面において膜ダメージが生じていることが確認されている。
【０００７】
このようなＯ２　アッシングによるＭＳＱの膜質の変化の問題に対しては、特許文献１では、ＲＦ電力を印加して酸素原子を含有するガスを活性化してプラズマを生成するとともに、基板側にＲＦ電力を印加してアッシングを行う技術を提案している。この技術によれば、ＭＳＱにおける誘電率の上昇を抑制することが可能とされている。また、特許文献２では、窒素及び水素を含有する混合ガスをソースガスとするプラズマを用いたアッシングを提案している。この技術によれば、ＭＳＱの膜ダメージを低減できることが可能とされている。
【０００８】
【特許文献１】
特開２００２−１５１４７９号公報
【０００９】
【特許文献２】
特開２００２−２６１０９２号公報
【００１０】
【発明が解決しようとする課題】
しかしながら、前者の技術において行われるＯ２　アッシング用のアッシャ（以下、Ｏ２　アッシャと称する）では、ＭＳＱ膜に対する酸化反応が促進されるため膜ダメージの点で不利になる。すなわち、従来のＯ２　アッシャは高スループットに視点をおいているため、ＩＣＰやＳＷＰ等の高密度プラズマソースを採用しＯラジカルの生成を拡大している。また、Ｏラジカルのライフタイムを増大させるために高圧力雰囲気としており、反応容器中ではＯラジカルの等方的な運動が促進される。さらに、レジストとの反応を向上させるため基板を搭載するステージを２００℃以上の温度に設定している。そのため、ＯラジカルとＭＳＱ膜との反応が効果的に促進され、膜ダメージが大きくなる。
【００１１】
また、後者の技術においては、ソースガスにＯ２　を用いておらず、前述のようなＯラジカルによる問題がなく、膜ダメージの改善にある程度の効果は得られるが、後述するように、アッシング速度、すなわちアッシュレートが低く、アッシングに時間がかかるという問題がある。
【００１２】
本発明の目的は、アッシングレートを低下することなく、低誘電率膜における膜ダメージを抑制した半導体装置の製造方法を提供するものである。
【００１３】
【課題を解決するための手段】
本発明の半導体装置の製造方法、特に、基板上に形成されている低誘電率の膜上に形成されたレジストをソースガスを用いたプラズマ法によりアッシングするに際し、前記ソースガス雰囲気中の電子密度を４．０　Ｅ１０ｃｍ−３（４．０　×１０１０ｃｍ−３に同じ、以下同様）以下とすることを特徴とする。電子密度がこれよりも高いと、プラズマを生成したときにラジカルの生成が拡大され、ラジカルの等方的な運動によってレジストに覆われていないレジストの表面が反応され、膜ダメージを受け易くなるが、電子密度を前記以下にすることでラジカルの生成が抑制され、膜ダメージが抑制される。
【００１４】
特に、アッシングを行うアッシャとして、チャンバ内に対向配置された一対の電極の一方に基板を保持し、これらの電極間に高周波電力を印加するとともに、基板を搭載した電極に異なる周波数のバイアス高周波電力を印加する構成のアッシャを用いる。このようなアッシャを用いることで、特別な操作を行うことなく容易に前記以下の電子密度の条件下でのアッシングが実現可能となる。
【００１５】
本発明は、アッシングのソースガスとして酸素原子を含有するガスを用いる場合に有効である。特に、本発明の前記方法を用いることでＯ２　アッシングで問題とされていたＯラジカルの拡大を抑制し、Ｏラジカルによる膜ダメージを抑制する。また、その一方でＯ２　アッシングによる高いアッシングレートの低減を可及的に抑制して、好ましいアッシングレートを確保する。
【００１６】
本発明においては、前記構成に加えて、次の構成を備えるものとする。すなわち、基板に印加するバイアス高周波電力、換言すれば基板を保持する電極に印加するバイアス高周波電力を５０〜２００Ｗの電力範囲に制御する。また、ソースガス雰囲気の圧力を５３２ｍＰａ（４０ｍＴｏｒｒ）以下とする。さらに、基板の温度、換言すれば基板を保持する電極の温度を６０℃以下とする。これらの条件に設定することで、膜ダメージの抑制効果を助長するとともに、好ましいアッシングレートの確保を助長する。
【００１７】
なお、本発明は、低誘電率膜として無機系低誘電率膜、特にＳｉＯＣに代表されるＭＳＱ、ポーラスＭＳＱの場合に有効である。また、レジストはアクリル系樹脂の場合に特に有効である。
【００１８】
【発明の実施の形態】
図３は本発明において使用するアッシャ１００の模式構成図であり、２周波ＣＣＰ（容量結合プラズマ）型アッシャとして構成されている。チャンバ１０１内に上部電極１０２と下部電極１０３とが対向配置されている。上部電極１０２には６０ＭＨｚのＲＦ電源１０４が接続される。また、下部電極１０３は被処理部材であるシリコン基板１を静電吸着して搭載するＥＳＣステージとして構成されており、かつ当該下部電極１０３には２ＭＨｚのＲＦ電源１０５が接続される。これらのＲＦ電源１０４，１０５によって上部電極１０２と下部電極１０３にそれぞれ異なる周波数のＲＦ電力を印加することで、チャンバ１０１内に供給されるソースガスを活性化してプラズマを生成し、かつ生成されたプラズマを上下電極間に生じるバイアスによって下部電極１０３に向けてダウンフローし、当該下部電極１０３、すなわちステージに保持されているシリコン基板１に対するアッシングが可能になる。また、前記下部電極１０３には温度制御装置１０６が付設されており、当該下部電極１０３ないしシリコン基板１の温度を任意に設定することが可能とされている。さらに、前記チャンバ１０１にはチャンバ内に処理ガスを供給するガス供給口１０７と、チャンバ内を真空引きするための排気口１０８が連通される。この実施形態では前記ガス供給口１０７にはソースガスとしてＯ２　ガス源１０９が接続されている。なお、このような構成のアッシャは、従来からプラズマエッチング装置として用いられているものと基本的な構成は同じであるので、チャンバ内に供給するソースガスを切り替えることで前記シリコン基板に対するエッチング処理を行うことが可能である。
【００１９】
このようなアッシャを用いてアッシングを行うシリコン基板としては、ここでは、図１に示したダマシンＣｕ配線を形成する工程において、層間絶縁膜として形成したＳｉＯＣ膜５にフォトレジスト８を用いてダマシン配線溝９を形成した後、当該フォトレジスト８をアッシングする工程のシリコン基板（デバイス）１が対象となる。
【００２０】
このようなシリコン基板１を下部電極１０３上に静電吸着により保持した後、Ｏ２　ガス源１０９からガス供給口１０７を通してチャンバ１０１内にＯ２　ガスを導入し、同時にガス排気口１０８から真空引きしてチャンバ１０１内を所要の圧力に設定する。また、上部電極１０２と下部電極１０３にそれぞれ６０ＭＨｚ、２ＭＨｚのＲＦ電力を印加するとともに、温度制御装置１０６により下部電極１０３を所要の温度に制御する。これにより、チャンバ１内ではＯ２　プラズマが生成され、このＯ２　プラズマによってシリコン基板１上のフォトレジスト８をアッシングする。
【００２１】
このように図３に示したアッシャ１００を用いてシリコン基板１上のフォトレジスト８をアッシングすることにより、チャンバ１０１内でのプラズマ密度、すなわち電子密度を所定密度以下に制御することが可能になり、層間絶縁膜としてのＳｉＯＣ膜５に対する膜ダメージを抑制することが可能になる。また、このとき下部電極１０３に印加するＲＦ電力を所定の範囲内に制御することで膜ダメージをさらに抑制することが可能になる。さらに、チャンバ１０１内におけるガス圧力を所定の圧力以下に制御することでも膜ダメージを抑制することが可能になる。これに加えて、下部電極１０３の温度を所定の温度以下に制御することでもさらなる膜ダメージの抑制が可能になる。
【００２２】
すなわち、図４に本発明者がＮｅ（電子密度）を変化させてＯ２　アッシングを行ったときの、ＭＳＱ（ここではＳｉＯＣ）の膜ダメージとＮｅとの相関を示す。このときのＭＳＱの膜ダメージについては、図２において説明した検証法により、図１のデバイスのＳｉＯＣ膜５に形成したダマシン配線溝９の側面における表面からの膜ダメージの深さについて行った。図４から判るように、Ｎｅが４．０　Ｅ１０ｃｍ−３より以下では膜ダメージは１０ｎｍよりも小さい領域であるが、これよりもＮｅを増加させて行くと膜ダメージは徐々に増加して行く。このとき、ダマシンＣｕ配線の線幅寸法や線間寸法を考慮し、ＳｉＯＣ膜５のダメージが表面から１０ｎｍまでを限界とした場合には、Ｎｅを４．０　Ｅ１０ｃｍ−３以下にすれば膜ダメージを１０ｎｍ以下に抑制して目的とする膜ダメージの抑制効果が得られることが判る。これは、Ｏ２　アッシングにおいて、Ｎｅを低く抑えることにより、過剰なＯラジカルの生成を抑制することによる。Ｏラジカルは方向性を有しないため、Ｏラジカルを抑制することで横方向へのダメージを低減でき、ＭＳＱに形成する溝の内側面から進行される膜ダメージを抑制することができると推測される。
【００２３】
ここで、Ｎｅの値はアッシャの構造によっても影響を受けることが確認されており、図３に示した本実施形態のような２周波ＣＣＰアッシャを使用することで、特別な構成を付加することなく比較的容易に目的とするＮｅの値、すなわち４．０　Ｅ１０ｃｍ−３以下に設定することが可能である。
【００２４】
また、本発明者によれば、Ｎｅはチャンバ内におけるソースガスのガス圧力との相関があることが確認されている。図５は本発明者が測定したソースガスとしてのＯ２　ガスの圧力とＮｅとの相関を示している。また同時にガス圧力はＯラジカルについても相関があるため併せて示している。この相関から、アッシャのＮｅを前記した４．０　Ｅ１０ｃｍ−３以下にするためには、ガス圧力が５３２ｍＰａ（４０ｍＴｏｒｒ）以下であればよいことが判る。このように、ガス圧力を低圧化することにより、Ｏラジカル及びＯイオンの垂直性（異方性）が向上でき、横方向へのダメージが低減できる。
【００２５】
また、本発明者によれば、下部電極１０３に供給する２ＭＨｚのＲＦ電力、すなわちバイアスＲＦ電力も膜ダメージに影響を与えることが確認されている。図６は本発明者が測定したバイアス電力と膜ダメージとの相関を示している。同図から、バイアスＲＦ電力を５０Ｗ以上、好ましくは５０〜２００Ｗの範囲に制御することで、膜ダメージを１０ｎｍ以下に抑制できることが確認された。また、このバイアスＲＦ電力とＮｅとの相関についても測定を行ったところ、図７に示すように、バイアスＲＦ電力を前記した範囲に制御することで、Ｎｅの値を前述の制御範囲である４．０　Ｅ１０ｃｍ−３以下に制御されるものであることが確認された。なお、本発明者によれば、このような制御範囲でのバイアスＲＦ電力を印加することで、アッシングレートを約２倍まで拡大することが可能になることが確認されたが、この点については後述する。これにより、アッシング時間を短縮し、当該アッシング時間に比例するダメージを抑制する。また、僅かではあるがプラズマ中に生成されるＯイオンの垂直性が向上され、横方向へのダメージが低減できる。
【００２６】
さらに、本発明者によれば、下部電極１０３に設けられている温度制御装置１０６を調整して下部電極１０３、すなわちシリコン基板１を搭載しているステージの温度と膜ダメージとの相関を確認した。図８はステージ温度と膜ダメージの相関を示す図であり、ステージ温度を低くすることで膜ダメージが抑制されていることが判る。前述のように膜ダメージの限界を１０ｎｍとしたときには、ステージ温度を６０℃以下にすれば膜ダメージを当該限界よりも小さくすることが可能である。
【００２７】
以上のように、本実施形態でのＯ２　アッシングでは、Ｎｅを４．０　Ｅ１０ｃｍ−３以下にすることで、層間絶縁膜としてのＳｉＯＣ膜に対する膜ダメージを抑制することが可能になる。また、このとき下部電極に印加するＲＦ電力を５０〜２００Ｗの範囲内に制御することで膜ダメージをさらに抑制することが可能になる。さらに、チャンバ内のガス圧力を５３２Ｐａ（４０ｍＴｏｒｒ）以下に制御することでも膜ダメージを抑制することが可能になる。これに加えて、下部電極、すなわちシリコン基板を保持するステージの温度を６０℃以下に制御することでもさらなる膜ダメージの抑制が可能になる。
【００２８】
ここで、本発明の前記した作用効果を確認するために、従来のアッシングで用いられているＩＣＰ型アッシャ（第１アッシャと称する）、ＩＣＰ型バイアス（１３．５６　ＭＨｚ）アッシャ（第２アッシャと称する）と、前述した本発明のＣＣＰ型アッシャ（本発明アッシャと称する）を用いてＯ２　アッシングを行ったときの膜ダメージを比較した。ここでは、第１アッシャはチャンバにＲＦコイルを備え、このＲＦコイルによってＯ２　ガスを活性化してプラズマを生成する方式のアッシャであり、第２アッシャは第１アッシャと同じアッシャのシリコン基板のステージに１３．５６　ＭＨｚのＲＦバイアスを印加するアッシャである。また、本発明アッシャは図３に示したアッシャのように上下電極のそれぞれに２周波のＲＦを印加するアッシャである。
【００２９】
その結果を図９に示す。第１及び第２アッシャは従来手法でアッシングを行った際のＮｅが４．０　Ｅ１０ｃｍ−３よりも大きいのに対し、本発明アッシャはＮｅが４．０　Ｅ１０ｃｍ−３以下でのアッシングが可能であった。また、ここでは、同時に第１アッシャ、第２アッシャに比較して本発明アッシャのガス圧力を低くし、特に本発明アッシャではガス圧力を５３２ｍＰａ（４０ｍＴｏｒｒ）　以下で６６．５ｍＰａ（５ｍＴｏｒｒ）以上に設定するとともに、第１アッシャ、第２アッシャに比較して本発明アッシャのステージ温度を低くし、特に本発明では６０℃以下に設定している。ＭＳＱはＳｉ−Ｏ鎖にＣＨ３　基が結合されており、ＭＳＱのアッシングによる膜ダメージはＣＨ３　の残存率によって評価できる。同図から、Ｏ２　アッシングを行った場合、第１アッシャではＣＨ３　の残存率は０％であり、第２アッシャでは９３．２％である。本発明アッシャでは９８．９％の残存率であり膜ダメージが少ないことが確認された。
【００３０】
また、アッシングレートについて見ると、本発明アッシャでのＯ２　アッシングでは７００　〜１０００（ｎｍ／ｍｉｎ）が得られ、第１アッシャの７８００（ｎｍ／ｍｉｎ）には劣るが、第２アッシャの　４８０（ｎｍ／ｍｉｎ）に比較すると改善されている。
【００３１】
これら膜ダメージの抑制とアッシングレートとの総合評価から、本発明アッシャによるＯ２　アッシングでは、従来の第１及び第２アッシャを用いた各Ｏ２　アッシングに比較して、膜ダメージの抑制とアッシングレートのそれぞれにおいて好適な結果が得られたことが確認される。
【００３２】
また、ＣＶＤ法によるＭＳＱ膜（ｋ＝２．９）について、前記３つのアッシャによりアッシングを行った後にＦＴ−ＩＲ（フーリエ変換赤外分光法）の波形を測定したところ、図１０に示すように、本発明アッシャを用いたＯ２　アッシングでは、誘電率の上昇を示すＨ−ＯＨ結合を促す波長のピークを低減でき、誘電率が増大するようなこともない。
【００３３】
因みに、図１（ｄ）に示した工程においてＭＳＱ膜（ＳｉＯＣ膜５）にダマシンＣｕ配線溝９をエッチングしたデバイスについて、第１アッシャと本発明アッシャでそれぞれアッシングを行った配線溝の形状を比較した模式図を図１１に示す。第１アッシャによるアッシングでは、同図（ａ）のように、ダマシン配線溝９の溝側面が弓型に変形してＭＳＱ膜５に膜ダメージが生じていることが推測できるのに対し、本発明アッシャによる本発明のアッシング方法では同図（ｂ）のように、ダマシン配線溝９の溝側面の変形は認められず膜ダメージが抑制されていることが推測できる。
【００３４】
なお、前記実施形態では、ＭＳＱ膜をＣＶＤ法により形成したＳｉＯＣ膜について説明したが、ＳｉＯＣ膜以外のＭＳＱ膜についても本発明を同様に適用できる。また、ＣＶＤ法のＭＳＱ膜に限られるものではなく、スピンコート法により形成するＭＳＱ膜では、膜中に微細な気泡を包含させたポーラスＭＳＱとして膜形成が可能であるため、誘電率がより低い層間絶縁膜を形成することができる。これにより、本発明のアッシングと組み合わせることで、より低誘電率の層間絶縁膜を用いた半導体装置においても膜ダメージの生じないＯ２　アッシングが実現できる。
【００３５】
本発明にかかるＣＣＰ型アッシャは、前述のように従来からエッチング装置として使用されたものが用いられる。したがって、図１（ｂ），（ｃ）に示した工程での層間絶縁膜（ＳｉＯＣ膜５）のエッチング工程を当該ＣＣＰ型アッシャで行うことも可能である。この場合には、エッチング時にはチャンバ内にソースガスとして例えばＣＨＦ３　を供給する。また、チャンバ内のガス圧力、ＲＦ電力等はそれぞれエッチングに最適な条件とする。そして、エッチングが終了した後は、ソースガスをＯ２　ガスに切り替え、前述の条件でアッシングを実行する。なお、このアッシングにより生じるＯラジカルにより、エッチング時にチャンバの内壁に付着したＣＦデポジションを除去してチャンバ内を清浄化することが可能である。
【００３６】
また、本発明者の検討によれば、ＣＣＰ型アッシャによりアッシングを実行する前に、チャンバの内壁に付着しているＣＦデポジションを清浄化しておくことで、アッシングによる膜ダメージ効果をさらに高めることが可能であることが確認されている。
【００３７】
前記説明ではソースガスとしてＯ２　ガスを用いたＯ２　アッシングの場合について説明したが、Ｎ２　／Ｈ２　ガス、ＮＨ３　ガス、Ｈ２　ガスをソースガスとするアッシングについても適用可能であり、膜ダメージの抑制効果、及びアッシングレートの低下防止効果に有効であることが本発明者により確認されている。因みに、Ｎ２　／Ｈ２　ガスの場合のＣＨ３　の残存率とアッシングレートを図９に示してある。
【００３８】
また、型式が同じＣＣＰ型アッシャにおいても、その構成、サイズ等の異なるＣＣＰ型アッシャの場合には、前記した各条件の値に若干の違いが生じることはあるが、本発明の前記した各条件によれば、少なくとも従来のアッシングに比較して膜ダメージを抑制し、かつアッシングレートの高いアッシングが実現できる。
【００３９】
【発明の効果】
以上説明したように本発明は、特にＯ２　アッシングにおけるＮｅを４．０　Ｅ１０ｃｍ−３以下にすることで、低誘電率膜に対する膜ダメージを抑制することが可能になる。また、このとき基板に対するバイアスＲＦ電力を５０〜２００Ｗの範囲内に制御することで膜ダメージをさらに抑制することが可能になる。さらに、ソースガスのガス圧力を５３２ｍＰａ（４０ｍＴｏｒｒ）以下に制御することでも膜ダメージを抑制することが可能になる。これに加えて、基板温度、すなわち基板を搭載するステージの温度を所定の６０℃以下に制御することでもさらなる膜ダメージの抑制が可能になる。これにより本発明では、低誘電率膜を用いたデバイスにおいても、膜ダメージを抑制した高いアッシングレートでのレジストのアッシングが実現できる。
【図面の簡単な説明】
【図１】本発明が適用される半導体装置の製造工程の一例を示す工程断面図である。
【図２】低誘電率膜に対する膜ダメージを検証する方法を説明するための模式断面図である。
【図３】本発明で用いるアッシャの構成を示す模式的な断面図である。
【図４】膜ダメージとＮｅ（電子密度）との相関を示す図である。
【図５】Ｎｅとソースガスのガス圧力との相関を示す図である。
【図６】膜ダメージとバイアスＲＦ電力との相関を示す図である。
【図７】ＮｅとバイアスＲＦ電力との相関を示す図である。
【図８】膜ダメージとステージ温度との相関を示す図である。
【図９】異なるアッシャを用いたアッシング方法とその結果を比較して示す図である。
【図１０】異なるアッシング方法におけるＦＴ−ＩＲの図である。
【図１１】異なるアッシング方法でアッシングした配線溝の形状を比較して示す断面図である。
【符号の説明】
１　下層配線
２　ＳｉＯＣ膜
３　Ｃｕプラグ
４　シリコン窒化膜
５　ＭＳＱ膜（ＳｉＯＣ膜：層間絶縁膜）
６　シリコン酸化膜
７　ＡＲＣ膜
８　フォトレジスト
９　ダマシン配線溝
１０　ダマシン配線
１００　２周波ＣＣＰ型アッシャ
１０１　チャンバ
１０２　上部電極
１０３　下部電極
１０４　６０ＭＨｚ電源
１０５　２ＭＨｚ電源
１０６　ガス供給口
１０７　ガス排出口
１０８　Ｏ２　ガス源
【図１】
2004128313.tif 000003
【図２】
2004128313.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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