(57)【要約】【課題】デジタル／アナログ変換回路を額縁領域に設けることにより、実効領域を狭めない半導体回路を提供することを課題とする。【解決手段】実効回路セルを含む実効領域（１０２）と、実効領域の外側に設けられ、入力セル又は入出力セルを含む実効領域以外の部分である額縁領域（１０３）とを有する半導体回路が提供される。額縁領域は、外部接続を行うためのパッドと、外部からパッドに入力されるデジタル信号をバッファリングするための入力バッファと、外部からパッドに入力されるデジタル信号をアナログ信号に変換するためのデジタル／アナログ変換回路とを有する。【選択図】        図１
2004260079.tif 000002
【特許請求の範囲】
【請求項１】
実効回路セルを含む実効領域と、
前記実効領域の外側に設けられ、入力セル又は入出力セルを含む前記実効領域以外の部分である額縁領域とを有し、
前記額縁領域は、
外部接続を行うためのパッドと、
外部から前記パッドに入力されるデジタル信号をバッファリングするための入力バッファと、
外部から前記パッドに入力されるデジタル信号をアナログ信号に変換するためのデジタル／アナログ変換回路と
を含む半導体回路。
【請求項２】
前記額縁領域は、さらに前記デジタル／アナログ変換回路により変換されたアナログ信号の電圧を判定するためのＢＩＳＴ回路を含む請求項１記載の半導体回路。
【請求項３】
前記パッド及び前記入力バッファを含むセルを単位として、そのセルの個数を変化させることにより、前記デジタル／アナログ変換回路により変換可能なデジタル信号のビット数を変えることができる請求項１記載の半導体回路。
【請求項４】
前記デジタル／アナログ変換回路は前記複数のセルにより構成され、両端のセルと中央部のセルとはバルク層の構成が同じであり、配線層の構成が異なるマスタースライス化が実現されている請求項３記載の半導体回路。
【請求項５】
さらに、モード信号に応じて前記アナログ／デジタル変換回路の変換動作を行うか否かを制御する制御回路を有する請求項１記載の半導体回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体回路に関し、特にデジタル／アナログ変換を行う半導体回路に関する。
【０００２】
【従来の技術】
図９は、従来技術による半導体チップの構成例を示す図である。半導体チップ９００は、その額縁領域に設けられるＩ／Ｏ部９０１と、その内側に設けられる実効領域９０２を有する。Ｉ／Ｏ部９０１は、入力セル等を有する。実効領域９０２は、実効回路セルを有する。デジタル／アナログ変換回路セル９０３は、実効領域９０２内に設けられる。
【０００３】
スタンダードセルのＬＳＩ設計手法では、セルのライブラリを用意し、それらのセルを組み合わせて、ＬＳＩを設計する。フルカスタムの設計では、セルを独自に作るが、コストが高くなってしまう。スタンダードセルのＬＳＩ設計手法では、デジタル／アナログ変換回路セル９０３が限定されたセルにならざるを得ない。そのため、デジタル／アナログ変換回路セル９０３のビット数等の機能が固定化されてしまう。スタンダードセルのビット数が固定されていると、仕様が要求するビット数に合わないことがある。ビット数毎に、異なるデジタル／アナログ変換回路のセルを用意しなければならない。
【０００４】
また、下記の特許文献１及び２が公開されている。
【０００５】
【特許文献１】
特開平１１−２４３３３６号公報
【特許文献２】
特開平１１−１７７４２８号公報
【０００６】
【発明が解決しようとする課題】
本発明の目的は、デジタル／アナログ変換回路を額縁領域に設けることにより、実効領域を狭めない半導体回路を提供することである。
本発明の他の目的は、多種類のビット数のデジタル／アナログ変換回路を容易に構成することができる半導体回路を提供することである。
【０００７】
【課題を解決するための手段】
本発明の一観点によれば、実効回路セルを含む実効領域と、実効領域の外側に設けられ、入力セル又は入出力セルを含む実効領域以外の部分である額縁領域とを有する半導体回路が提供される。額縁領域は、外部接続を行うためのパッドと、外部からパッドに入力されるデジタル信号をバッファリングするための入力バッファと、外部からパッドに入力されるデジタル信号をアナログ信号に変換するためのデジタル／アナログ変換回路とを有する。
【０００８】
デジタル／アナログ変換回路を額縁領域に設けることにより、実効領域を狭めずに有効活用することができる。また、パッド及び入力バッファを含むセルを単位とし、セルの数を変化させることにより、変換可能なデジタル信号のビット数を変えることができる。すなわち、多種類のビット数のデジタル／アナログ変換回路を容易に構成することができる。
【０００９】
【発明の実施の形態】
（第１の実施形態）
図１は、本発明の第１の実施形態による半導体チップ（半導体回路）１００の構成例を示す図である。半導体チップ１００は、その額縁領域に設けられるＩ／Ｏ部１０１と、その内側に設けられる実効領域１０２を有する。Ｉ／Ｏ部１０１は、入力セル又は入出力セル等を有する。実効領域１０２は、Ｉ／Ｏ部１０１の内側に設けられ、実効回路セルを有する。Ｉ／Ｏ部１０１では、入力セル又は入出力セル内に、デジタル／アナログ変換回路が設けられている。
【００１０】
図２は、図１のＩ／Ｏ部１０１の一部の領域１０３の構成例を示す回路図である。セル２０１〜２０４は、入力セル内にデジタル／アナログ変換回路を設けたものである。セル２０１は、パッド２１１、入力バッファ２１２及び抵抗２Ｒを有する。セル２０２及び２０３は、同じ構成であり、パッド２１１、入力バッファ２１２、スイッチ２１３、抵抗２Ｒ及び抵抗Ｒを有する。セル２０４は、パッド２１１、入力バッファ２１２、スイッチ２１３、出力線２１４、抵抗２Ｒ及び抵抗Ｒを有する。
【００１１】
パッド２１１は、外部接続を行うためのパッドである。入力バッファ２１２は、入力がパッド２１１に接続され、外部からパッド２１１に入力されるデジタル信号をバッファリングし、実効領域１０２にデジタル信号ＤＳを供給する。
【００１２】
デジタル／アナログ変換回路は、スイッチ２１３、抵抗２Ｒ及び抵抗Ｒを含むＲ−２Ｒラダー回路を有し、外部からパッド２１１に入力されるデジタル信号をアナログ信号に変換し、出力線２１４を介して実効領域１０２にアナログ信号ＡＳを供給する。セル２０１〜２０４には、例えば３Ｖの高電圧線ＶＲＨ及び例えば１Ｖの低電圧線ＶＲＬが配設されている。抵抗２Ｒは、抵抗Ｒの２倍の抵抗値を有する。
【００１３】
スイッチ２１３は、パッド２１１に入力されるデジタル信号に応じて、高電圧線ＶＲＨ又は低電圧線ＶＲＬに接続する。スイッチ２１３は、デジタル信号がハイレベルのときには抵抗２Ｒを高電圧線ＶＲＨに接続し、デジタル信号がローレベルのときには抵抗２Ｒを低電圧線ＶＲＬに接続する。
【００１４】
例えば、高電圧線ＶＲＨが３Ｖ、低電圧線ＶＲＬが１Ｖであるとする。セル２０２において、抵抗２Ｒが高電圧線ＶＲＨに接続されるとすると、抵抗２Ｒと抵抗Ｒの相互接続点は２Ｖになる。このようにして、出力線２１４には、パッド２１１に入力されるデジタル信号に応じたアナログ信号ＡＳの電圧が生じる。
【００１５】
パッド２１１及び入力バッファ２１２を含むセル２０１〜２０４をそれぞれ単位として、そのセルの個数を変化させることにより、デジタル／アナログ変換回路により変換可能なデジタル信号のビット数を変えることができる。
【００１６】
デジタル／アナログ変換回路は複数のセル２０１〜２０４により構成され、両端のセル２０１，２０４と中央部のセル２０２，２０３とは構成が異なる。中央部のセル２０２，２０３の個数を変化させることにより、変換可能なデジタル信号のビット数を変えることができる。
【００１７】
このようにセルの種類は、左端セル２０１、中央部セル２０２，２０３、及び右端セル２０４の３種類を用意するだけで、多種類のビット数のデジタル／アナログ変換回路を容易に構成することができる。しかも、デジタル／アナログ変換回路をＩ／Ｏ部１０１に設けることにより、実効領域１０２を狭めずに有効活用することができる。
【００１８】
（第２の実施形態）
図３は、本発明の第２の実施形態による図１のＩ／Ｏ部１０１の一部の領域１０３の構成例を示す回路図である。図３の第２の実施形態は、図２の第１の実施形態に比べて、セル２０４の代わりにセル３０４及び３０５を設けた点が異なり、その他の点は同じである。
【００１９】
セル３０４は、セル２０２及び２０３と同じ構成を有する。セル３０５は、パッド２１１、オペアンプ３１１、抵抗３１２、及びコンパレータ（比較器）３１３を有し、ＢＩＳＴ（Ｂｕｉｌｔ−Ｉｎ  Ｓｅｌｆ−Ｔｅｓｔ）回路を構成する。オペアンプ３１１は、反転入力端子がセル３０４の抵抗Ｒに接続され、非反転入力端子がグランド電位に接続される。オペアンプ３１１の出力端子は、デジタル信号を基に変換されたアナログ信号ＡＳを実効領域１０２に供給する。抵抗３１２は、オペアンプ３１１の非反転入力端子及び出力端子間に接続される。オペアンプ３１１は、入力インピーダンスが高いので、入力部の電位変動を防止できる。コンパレータ３１３は、オペアンプ３１１の出力アナログ信号ＡＳと被測定回路３１４の出力基準信号とを比較し、比較結果をパッド２１１に出力する。すなわち、コンパレータ３１３は、アナログ信号ＡＳが基準信号より高ければハイレベルを出力し、低ければローレベルを出力する。パッド２１１にデジタルテスタを接続し、パッド２１１がハイレベル又はローレベルのいずれであるかを調べることにより、アナログ信号ＡＳの電圧が正常か否かを検査することができる。具体的には、パッド２１１に入力するデジタル信号と被測定回路３１４の出力基準信号とを調整し、セル３０５のパッド２１１の論理レベルを調べることにより検査することができる。すなわち、セル３０５のＢＩＳＴ回路は、デジタル／アナログ変換回路により変換されたアナログ信号ＡＳの電圧を判定するための組み込み自己テスト回路である。
【００２０】
なお、アナログ信号ＡＳを直接パッド２１１に接続し、アナログ信号ＡＳの電圧を検査する方法も考えられる。しかし、その場合、パッド２１１にアナログテスタを接続する必要がある。アナログテスタは、デジタルテスタに比べて、極めてコストが高いという欠点がある。
【００２１】
（第３の実施形態）
図４（Ａ）〜（Ｃ）は、本発明の第３の実施形態による３種類のセル４０１，２０２，２０４を示す回路図である。この３種類のセル４０１，２０２，２０４は、なるべく共通の製造工程で製造できるように考慮したセルである。図４（Ｂ）のセル２０２及び図４（Ｃ）のセル２０４は、図２のセル２０２及び２０４と同じである。
【００２２】
図４（Ａ）のセル４０１は、図２のセル２０１と実質的構成は同じであるが、他のセル２０２及び２０４との共通化が図られている。セル４０１がセル２０２と異なる点を説明する。まず、抵抗Ｒの両端を配線４１１で短絡接続する。そして、配線４１２により、抵抗２Ｒの上端と低電圧線ＶＲＬとを短絡接続する。そして、点４１３において、パッド２１１とスイッチ２１３との接続線を断線する。そして、点４１４において、抵抗２Ｒの上端とスイッチ２１３との接続線を断線する。これにより、セル４０１は、実質的に、図２のセル２０１と同じ構成になる。
【００２３】
図５は、図４（Ａ）〜（Ｃ）に示す３種類のセル４０１、２０２及び２０４を用いた回路図である。この回路は、セル４０１、２０２、２０３及び２０４を並べて接続した構成である。なお、セル２０３は、セル２０２と同じ構成を有する。この回路は、図２と実質的に同じ構成を有する。
【００２４】
図６は、図１の半導体チップ１００の断面図である。バルク層（例えばシリコン基板）６１１の上には、順次、絶縁層６１２、第１の配線層６１３、絶縁層６１４及び第２の配線層６１５を有する。この上にさらに、絶縁層及び配線層を設けてもよい。絶縁層６１２，６１４にビアホールを設けることにより、バルク層６１１及び配線層６１３，６１５を接続することができる。
【００２５】
図５のデジタル／アナログ変換回路は、複数のセル４０１，２０２〜２０４により構成され、両端のセル４０１，２０４と中央部のセル２０２，２０３とはバルク層６１１の構成が同じであり、配線層６１３，６１５の構成が異なるマスタースライス化が実現されている。すべてのセル４０１，２０２〜２０４は、バルク層６１１が同じ構成であるので、デジタル／アナログ変換回路の製造が容易になる。
【００２６】
（第４の実施形態）
図７は、本発明の第４の実施形態によるセル７０２の構成例を示す回路図である。このセル７０２は、図２のセル２０２に、デジタル／アナログ変換静止回路を付与したものである。なお、図２の他のセル２０１，２０３，２０４も、セル７０２と同様に、デジタル／アナログ変換静止回路を付与することができる。
【００２７】
モード信号線ＭＯＤＥは、デジタル／アナログ変換機能をオン／オフするためのモード信号の線である。論理積（ＡＮＤ）回路７１１は、モード信号線ＭＯＤＥの信号に応じてアナログ／デジタル変換回路の変換動作を行うか否かを制御する。ＡＮＤ回路７１１は、入力がパッド２１１及びモード信号線ＭＯＤＥに接続され、出力がスイッチ２１３の制御端子に接続される。モード信号線ＭＯＤＥの信号がハイレベルのときにはデジタル／アナログ変換機能がオンになり、モード信号線ＭＯＤＥの信号がローレベルのときにはデジタル／アナログ変換機能がオフになる。
【００２８】
デジタル／アナログ変換機能をオンにすると、パッド２１１に入力されるデジタル信号に応じてスイッチ２１３がオン又はオフする。モード信号線ＭＯＤＥの信号をローレベルにすることにより、パッド２１１からのデジタル信号によらず、スイッチ２１３の制御信号をローレベルに固定できる。これにより、スイッチ２１３の切り替え動作がなくなる。デジタル／アナログ変換回路を使わずに、入力バッファとしてのみ使用したいときには、モード信号線ＭＯＤＥの信号をローレベルにすることにより、スイッチ２１３のオン／オフの切り替えによるノイズ発生を抑えることができる。
【００２９】
（第５の実施形態）
図８は、本発明の第５の実施形態による図１のＩ／Ｏ部１０１の一部の領域１０３の構成例を示す回路図である。第１の実施形態では、入力セル内にデジタル／アナログ変換回路を設ける場合を説明したが、第５の実施形態では、入出力セル内にデジタル／アナログ変換回路を設ける例を説明する。この回路は、セル８０１〜８０３が並んで接続される。セル８０１、８０２及び８０３は、それぞれ図２のセル２０１、２０２及び２０４に相当する。なお、図２のセル２０３に相当するセルがないが、上記のように、中央部セル２０２，２０３の数は変更可能であるので、中央部のセル８０２が１つの場合を例に説明する。
【００３０】
各セル８０１、８０２及び８０３は、それぞれ図２のセル２０１、２０２及び２０４に出力バッファ８１１を追加したものであり、その他の点については両者は同じである。切り替え信号ＣＲ及び信号ＤＡは、実効領域１０２から出力バッファ８１１に供給される。切り替え信号ＣＲがハイレベルのときには、出力バッファ８１１は、信号ＤＡをパッド２１１を介して外部に出力する。切り替え信号ＣＲがローレベルのときには、出力バッファ８１１の出力は、ハイインピーダンス状態になる。すなわち、入出力セル８０１は、切り替え信号ＣＲがハイレベルのときには出力セルとして機能し、切り替え信号ＣＲがローレベルのときには入力セルとして機能する。なお、上記と同様に、第２〜第４の実施形態も、入出力セルに適用することができる。
【００３１】
以上のように、本実施形態によれば、入力セル又は入出力セルを含む額縁領域と、額縁領域の内側に設けられ、実効回路セルを含む実効領域とを有する半導体回路が提供される。額縁領域は、外部接続を行うためのパッドと、外部からパッドに入力されるデジタル信号をバッファリングするための入力バッファと、外部からパッドに入力されるデジタル信号をアナログ信号に変換するためのデジタル／アナログ変換回路とを有する。
【００３２】
デジタル／アナログ変換回路を額縁領域に設けることにより、実効領域を狭めずに有効活用することができる。また、パッド及び入力バッファを含むセルを単位とし、セルの数を変化させることにより、変換可能なデジタル信号のビット数を変えることができる。すなわち、多種類のビット数のデジタル／アナログ変換回路を容易に構成することができる。
【００３３】
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
【００３４】
本発明の実施形態は、例えば以下のように種々の適用が可能である。
【００３５】
（付記１）実効回路セルを含む実効領域と、
前記実効領域の外側に設けられ、入力セル又は入出力セルを含む前記実効領域以外の部分である額縁領域とを有し、
前記額縁領域は、
外部接続を行うためのパッドと、
外部から前記パッドに入力されるデジタル信号をバッファリングするための入力バッファと、
外部から前記パッドに入力されるデジタル信号をアナログ信号に変換するためのデジタル／アナログ変換回路と
を含む半導体回路。
（付記２）前記額縁領域は、さらに前記デジタル／アナログ変換回路により変換されたアナログ信号の電圧を判定するためのＢＩＳＴ回路を含む付記１記載の半導体回路。
（付記３）前記パッド及び前記入力バッファを含むセルを単位として、そのセルの個数を変化させることにより、前記デジタル／アナログ変換回路により変換可能なデジタル信号のビット数を変えることができる付記１記載の半導体回路。
（付記４）前記デジタル／アナログ変換回路は前記複数のセルにより構成され、両端のセルと中央部のセルとはバルク層の構成が同じであり、配線層の構成が異なるマスタースライス化が実現されている付記３記載の半導体回路。
（付記５）さらに、モード信号に応じて前記アナログ／デジタル変換回路の変換動作を行うか否かを制御する制御回路を有する付記１記載の半導体回路。
（付記６）前記デジタル／アナログ変換回路は、前記デジタル信号に応じて動作するスイッチを有する付記５記載の半導体回路。
（付記７）前記デジタル／アナログ変換回路は、Ｒ−２Ｒラダー回路を有する付記１記載の半導体回路。
【００３６】
【発明の効果】
以上説明したように、デジタル／アナログ変換回路を額縁領域に設けることにより、実効領域を狭めずに有効活用することができる。また、パッド及び入力バッファを含むセルを単位とし、セルの数を変化させることにより、変換可能なデジタル信号のビット数を変えることができる。すなわち、多種類のビット数のデジタル／アナログ変換回路を容易に構成することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態による半導体チップの構成例を示す図である。
【図２】第１の実施形態によるＩ／Ｏ部の一部の領域の構成例を示す回路図である。
【図３】本発明の第２の実施形態によるＩ／Ｏ部の一部の領域の構成例を示す回路図である。
【図４】図４（Ａ）〜（Ｃ）は本発明の第３の実施形態による３種類のセルを示す回路図である。
【図５】図４（Ａ）〜（Ｃ）に示す３種類のセルを用いた回路図である。
【図６】図１の半導体チップの断面図である。
【図７】本発明の第４の実施形態によるセルの構成例を示す回路図である。
【図８】本発明の第５の実施形態によるＩ／Ｏ部の一部の領域の構成例を示す回路図である。
【図９】従来技術による半導体チップの構成例を示す図である。
【符号の説明】
１００  半導体チップ
１０１  Ｉ／Ｏ部（額縁領域）
１０２  実効領域
１０３  一部領域
２０１〜２０４  セル
２１１  パッド
２１２  入力バッファ
２１３  スイッチ
２１４  出力線
ＤＳ  デジタル信号
ＡＳ  アナログ信号
６１１  バルク層
６１２，６１４  絶縁層
６１３，６１５  配線層
７１１  ＡＮＤ回路
８１１  出力バッファ
９００  半導体チップ
９０１  Ｉ／Ｏ部（額縁領域）
９０２  実効領域
９０３  デジタル／アナログ変換回路セル
【図１】
2004260079.tif 000003
【図２】
2004260079.tif 000004
【図３】
2004260079.tif 000005
【図４】
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【図５】
2004260079.tif 000007
【図６】
2004260079.tif 000008
【図７】
2004260079.tif 000009
【図８】
2004260079.tif 000010
【図９】
2004260079.tif 000011