(57)【要約】【課題】任意のデバイスのための複数のタイミング信号等の発生に適したデータ伝送システムを提供する。【解決手段】データ伝送システムＡは、１つの入力チャンネルで受ける複数のデータ・ブロックを、複数の出力チャンネルに伝送する。各データ・ブロックは、データと、伝送されるべき出力チャンネルを示す宛先識別と、第１タイミング情報と、第２タイミング情報とを含む。システムＡは、選択的送出部３２を備えることにより、受けたデータ・ブロックを、該データ・ブロック内の宛先識別が表す１つの出力チャンネルへ送出する。また、システムＡは、第１タイミング制御部３００と第２タイミング制御部３０２を備え、これにより、受けたデータ・ブロックを、時間基準に対し、第１タイミング情報が表す第１相対的タイミングで、また第２タイミング情報が表す第２相対的タイミングで伝送する。【選択図】        図１
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【特許請求の範囲】
【請求項１】
１つの入力チャンネルで受ける複数のデータ・ブロックを、複数の出力チャンネルに伝送するデータ伝送方法であって、前記データ・ブロックが、データと、伝送されるべき出力チャンネルを示す宛先識別とを含み、前記複数のデータ・ブロックが、時間基準に対し相対的タイミングが定められている、前記のデータ伝送方法において、
１つの前記データ・ブロックを、前記入力チャンネルで受けるステップと、
前記受けたデータ・ブロックを、該データ・ブロック内の前記宛先識別が表す前記複数の出力チャンネルのうちの１つへ送出するステップと、
を含むこと、を特徴とするデータ伝送方法。
【請求項２】
請求項１記載の方法において、
各前記データ・ブロック内の前記データは、関連する前記出力チャンネルにおける、相対的タイミングが規定されたイベントを表したものであること、
を特徴とするデータ伝送方法。
【請求項３】
請求項１記載の方法において、前記データ・ブロックは、該データ・ブロックの前記相対的タイミングを修正するためのタイミング修正情報を含み、
前記データ伝送方法は、さらに、
前記入力端子に受けた前記データ・ブロックに対し、該データ・ブロック内の前記タイミング修正情報にしたがってタイミング修正を行うステップ、
を含むこと、
を特徴とするデータ伝送方法。
【請求項４】
請求項３記載の方法において、
前記複数のデータ・ブロックは、第１の相対的タイミングで前記入力チャンネルから入来すること、
を特徴とするデータ伝送方法。
【請求項５】
請求項４記載の方法において、
前記複数のデータ・ブロックは、目標の第２の相対的タイミングが同一となる少なくとも２つのデータ・ブロックを含むこと、
を特徴とするデータ伝送方法。
【請求項６】
請求項１記載の方法において、
前記複数の出力チャンネルの各々は、所与のデバイスに対し設けられた固定の端子を含むこと、
を特徴とするデータ伝送方法。
【請求項７】
１つの入力チャンネルで受ける複数のデータ・ブロックを、複数の出力チャンネルに伝送するデータ伝送システムであって、前記データ・ブロックが、データと、伝送されるべき出力チャンネルを示す宛先識別とを含み、前記複数のデータ・ブロックは、時間基準に対して相対的タイミングが定められている、前記のデータ伝送システムにおいて、
選択的送出手段であって、前記１つの入力チャンネルに接続した入力端子を有し、前記複数の出力チャンネルに接続した複数の出力端子を有し、前記入力端子に受けた前記データ・ブロックを、該データ・ブロック内の前記宛先識別が表す前記複数の出力チャンネルのうちの１つに接続した前記出力端子へ送出する選択的送出手段、
を含むこと、を特徴とするデータ伝送システム。
【請求項８】
１つの入力チャンネルに供給する複数のデータ・ブロックを、複数の出力チャンネルに伝送するデータ伝送において使用するデータ・ブロックのデータ構造であって、
当該データ・ブロックが伝送されるべき前記複数の出力チャンネルのうちの１つを示す宛先識別を含む第１部分と、
前記１つの出力チャンネルにおいて使用するためのデータを包含する第２部分と、
前記１つの入力チャンネルに供給する当該データ・ブロックの、時間基準に対しての第１の相対的タイミングを定める主タイミング情報を含む第３部分と、
から成るデータ構造。
【請求項９】
データ・ブロックの伝送における相対的タイミングを、時間基準に対して第１の相対的タイミングから第２の相対的タイミングに修正するための伝送タイミング修正方法であって、前記データ・ブロックが、前記第１相対的タイミングから前記第２相対的タイミングへのタイミング修正情報を含む、前記の伝送タイミング修正方法において、
前記データ・ブロックを、前記第１相対的タイミングで受けるステップと、
該受けた前記データ・ブロック内の前記タイミング修正情報に応答して、前記データ・ブロックを出力するタイミングを修正するステップと、
から成る伝送タイミング修正方法。
【請求項１０】
データ・ブロックの伝送における相対的タイミングを、時間基準に対して第１の相対的タイミングから第２の相対的タイミングに修正するための伝送タイミング修正装置であって、前記データ・ブロックが、前記第１相対的タイミングから前記第２相対的タイミングへのタイミング修正情報を含む、前記の伝送タイミング修正装置において、
前記データ・ブロックを、前記第１相対的タイミングで受ける１つの入力チャンネルと、
該入力チャンネルで受けた前記データ・ブロック内の前記タイミング修正情報に応答して、前記データ・ブロックを出力するタイミングを修正するタイミング修正手段と、
から成る伝送タイミング修正装置。
【請求項１１】
複数のデータ・ブロックの伝送において、該伝送の時間基準に対する相対的タイミングを実現するための伝送タイミング制御方法であって、前記データ・ブロックが、第１相対的タイミング情報と、該第１相対的タイミングから第２の相対的タイミングへ修正するためのタイミング修正情報とを含む、前記の伝送タイミング制御方法において、
複数のデータ・ブロックのデータ・ソースから、各データ・ブロックを、該データ・ブロック内の前記第１相対的タイミング情報に応答して第１相対的タイミングで、単一の第１の伝送チャンネルへ伝送する第１の伝送ステップと、
該第１タイミング手段からの各前記データ・ブロックを受け、該受けたデータ・ブロックを、該データ・ブロック内の前記タイミング修正情報に応答して前記第１相対的タイミングを修正して伝送する第２の伝送ステップであって、これにより前記第２相対的タイミングを実現する、前記のステップと、
から成る伝送タイミング制御方法。
【請求項１２】
複数のデータ・ブロックの伝送において、該伝送の時間基準に対する相対的タイミングを実現するための伝送タイミング制御装置であって、前記データ・ブロックが、第１相対的タイミング情報と、該第１相対的タイミングから第２の相対的タイミングへ修正するためのタイミング修正情報とを含む、前記の伝送タイミング制御装置において、
複数のデータ・ブロックのデータ・ソースから、各データ・ブロックを、該データ・ブロック内の前記第１相対的タイミング情報に応答して第１相対的タイミングで、単一の第１の伝送チャンネルへ伝送する第１のタイミング手段と、
該第１タイミング手段からの各前記データ・ブロックを受け、該受けたデータ・ブロックを、該データ・ブロック内の前記タイミング修正情報に応答して前記第１相対的タイミングを修正して伝送することにより、前記第２相対的タイミングを実現する第２のタイミング手段と、
から成る伝送タイミング制御装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、データ伝送に関し、特に、ＣＣＤ、ＬＣＤ等のデバイス用の多様なタイミング信号の発生および伝送、または信号処理集積回路等のデバイスに供給する多様な制御信号の発生および伝送に適したデータ伝送の方法およびシステムに関するものである。
【０００２】
【従来の技術】
従来、ＣＣＤ（電荷結合素子）やＬＣＤ（液晶表示装置）のようなデバイスに対しては、必要な種々のタイミング信号の発生および供給は、いくつかの方法で行われている。代表的な１つの従来方法は、あるデバイス例えばＣＣＤに対し必要な多数のタイミング信号の各１つに対し、１つの信号発生部を設けたタイミング・ジェネレータを用いることであった。タイミング・ジェネレータ内の各信号発生部は、発生すべき特定のタイミング信号について、ある限られた数の波形変化データを備えている。この各信号発生部は、水平カウンタおよび垂直カウンタの出力に基づき、それら複数の波形変化点データから特定の１つを選択して、この選択した波形変化点データに基づき波形変化を特定のタイミング信号に生じさせ、これを出力端子に発生するように構成されている。尚、各波形変化データは、ハード・ワイヤード回路で、あるいはメモリに格納した波形データで実現されている。
【０００３】
この構成のタイミング・ジェネレータでは、各信号発生部の出力端子に発生されるタイミング信号は、ある特定波形の信号に限定され、その変更には、ハードウェアの変更ないしはメモリに格納の波形データの変更を必要としていた。
【０００４】
また、別の従来方法として、固体撮像素子の駆動に用いられるタイミングパルスを生成するタイミング・ジェネレータにおいては、波形データを、時系列データとエッジデータと分けてメモリに格納したものが知られている（例えば、特許文献１）。時系列データは、繰り返しが多くかつ複雑なパルスに対するデータを含み、そしてエッジデータは、繰り返しが少ないパルスに対するデータを含み、そして時系列データとエッジデータとを組み合わせて、所要のタイミングパルスを発生するように構成されている。これにより、メモリに格納すべきデータ量の増大を回避するようにしている。
【０００５】
詳細には、その時系列データは、各波形変化点に対し１つで多数のデータ・ブロックを含み、そして各データ・ブロックは、タイミング・ジェネレータで発生するある一定の複数のタイミング信号全ての波形変化データを含んでいる。したがって、同時に生起する異なったタイミング信号の波形変化を生成することが可能であるが、複数のタイミング信号のいずれか１つの波形変化に対しても、それら複数のタイミング信号全体についての１つのデータ・ブロックを設けなければならない。また、対象とする固体撮像素子に対するタイミング信号は、時系列データとエッジデータとの組み合わせによって発生するため、信号発生のための波形データの構成が複雑となる。すなわち、特定の１つのタイミング信号に関する波形データが、他のタイミング信号の波形データから明瞭に分離していないため、特定の１つのタイミング信号の波形データを変更すること自体も、容易ではない。さらに、時系列データとエッジデータとを組み合わせてタイミング信号を発生する場合もあるため、変更しようとするタイミング信号によっては、時系列データとエッジデータの両方の波形データを変更する必要も生じるという問題がある。
【０００６】
ＣＣＤやＬＣＤのようなデバイスは、その製造メーカによってデバイスが必要とするタイミング信号が異なっており、また同じ製造メーカのものであっても型番によって大きく異なることがある。したがって、上記のような従来技術のタイミング・ジェネレータでは、特定のデバイス毎にタイミング・ジェネレータを設計する必要があり、このため、対象とする様々なデバイスが要求するタイミング信号を、容易に提供することが困難であった。
【０００７】
以上の点は、信号処理集積回路ＩＣのようなデバイスへの制御信号を発生し供給する場合についても、同様である。
【０００８】
【特許文献１】
特開２００１−２３８１３８号公報（図３、図６）
【０００９】
【発明が解決しようとする課題】
したがって、本発明の目的は、任意のＣＣＤ、ＬＣＤ、信号処理集積回路ＩＣ等のデバイスのための複数のタイミング信号等の発生に適したデータ伝送の方法およびシステムを提供することである。
【００１０】
また、本発明の別の目的は、上記データ伝送において使用するのに適したデータ・ブロックのデータ構造を提供することである。
また、本発明のさらに別の目的は、データ伝送におけるデータ・ブロックの伝送タイミングを修正する方法および装置を提供することである。
【００１１】
さらに、本発明の別の目的は、データ伝送において、伝送するデータ・ブロックの伝送タイミングを制御する伝送タイミング制御の方法および装置を提供することである。
【００１２】
また、本発明のさらに別の目的は、上記データ伝送の方法または装置を組み込んだ、ＣＣＤ、ＬＣＤ等のデバイス用のタイミング信号発生の方法および装置を提供することである。
【００１３】
【課題を解決するための手段】
上記の目的を達成するため、本発明による、１つの入力チャンネルで受ける複数のデータ・ブロックを、複数の出力チャンネルに伝送するデータ伝送方法であって、前記データ・ブロックが、データと、伝送されるべき出力チャンネルを示す宛先識別とを含み、前記複数のデータ・ブロックが、時間基準に対し相対的タイミングが定められている、前記のデータ伝送方法は、１つの前記データ・ブロックを、前記入力チャンネルで受けるステップと、前記受けたデータ・ブロックを、該データ・ブロック内の前記宛先識別が表す前記複数の出力チャンネルのうちの１つへ送出するステップと、を含むこと、を特徴とする。
【００１４】
本発明によれば、各前記データ・ブロック内の前記データは、関連する前記出力チャンネルにおける、相対的タイミングが規定されたイベントを表したものとすることができる。前記データ・ブロックは、該データ・ブロックの前記相対的タイミングを修正するためのタイミング修正情報を含み、前記データ伝送方法は、さらに、前記入力端子に受けた前記データ・ブロックに対し、該データ・ブロック内の前記タイミング修正情報にしたがってタイミング修正を行うステップ、を含むようにできる。前記複数のデータ・ブロックは、第１の相対的タイミングで前記入力チャンネルから入来するものとすることができる。前記複数のデータ・ブロックは、目標の第２の相対的タイミングが同一となる少なくとも２つのデータ・ブロックを含むようにできる。前記複数の出力チャンネルの各々は、所与のデバイスに対し設けられた固定の端子を含むようにできる。
【００１５】
また、本発明による、１つの入力チャンネルで受ける複数のデータ・ブロックを、複数の出力チャンネルに伝送するデータ伝送システムは、前記データ・ブロックが、データと、伝送されるべき出力チャンネルを示す宛先識別とを含み、前記複数のデータ・ブロックは、時間基準に対して相対的タイミングが定められており、また、選択的送出手段を含み、該選択的送出手段が、前記１つの入力チャンネルに接続した入力端子を有し、前記複数の出力チャンネルに接続した複数の出力端子を有し、前記入力端子に受けた前記データ・ブロックを、該データ・ブロック内の前記宛先識別が表す前記複数の出力チャンネルのうちの１つに接続した前記出力端子へ送出すること、を特徴とする。
【００１６】
本発明によれば、各前記データ・ブロック内の前記データは、関連する前記出力チャンネルにおける、相対的タイミングが規定されたイベントを表したものとすることができる。前記データ・ブロックは、該データ・ブロックの前記相対的タイミングを修正するためのタイミング修正情報を含み、前記データ伝送システムは、さらに、前記入力端子に受けた前記データ・ブロックに対し、該データ・ブロック内の前記タイミング修正情報にしたがってタイミング修正を行うタイミング修正手段、を含むようにできる。前記複数のデータ・ブロックは、第１の相対的タイミングで前記入力チャンネルから入来するようにできる。前記複数のデータ・ブロックは、目標の第２の相対的タイミングが同一となる少なくとも２つのデータ・ブロックを含むようにできる。前記複数の出力チャンネルの各々は、所与のデバイスに対し設けられた固定の端子を含むようにできる。前記出力チャンネルは、信号発生器を含むようにできる。前記データは、前記信号発生器による信号発生用のデータとすることができる。前記信号発生用データは、前記信号発生器が発生する信号における信号イベントを表すものとすることができる。前記信号は、タイミング信号とすることができる。前記信号イベントは、前記タイミング信号の信号レベル変化とすることができる。
【００１７】
また、本発明による、１つの入力チャンネルに供給する複数のデータ・ブロックを、複数の出力チャンネルに伝送するデータ伝送において使用するデータ・ブロックのデータ構造は、当該データ・ブロックが伝送されるべき前記複数の出力チャンネルのうちの１つを示す宛先識別を含む第１部分と、前記１つの出力チャンネルにおいて使用するためのデータを包含する第２部分と、前記１つの入力チャンネルに供給する当該データ・ブロックの、時間基準に対しての第１の相対的タイミングを定める主タイミング情報を含む第３部分と、から成る。
【００１８】
本発明によれば、前記データ構造は、さらに、当該データ・ブロックの前記第１相対的タイミングを、当該データ・ブロックを前記１つの出力チャンネルに送出すべき目標の第２の相対的タイミングに修正するためのタイミング修正情報を含む第４部分、を含むようにできる。また、前記複数の出力チャンネルは、所与のデバイスに対し設けられた固定の端子を含むようにできる。前記出力チャンネルは、信号発生器を含むようにできる。前記データは、前記信号発生器による信号発生用のデータとすることができる。前記信号発生用データは、前記信号発生器が発生する信号における信号イベントを表すようにできる。前記信号は、タイミング信号とすることができる。前記信号イベントは、前記タイミング信号の信号レベル変化とすることができる。
【００１９】
また、本発明による、データ・ブロックの伝送における相対的タイミングを、時間基準に対して第１の相対的タイミングから第２の相対的タイミングに修正するための伝送タイミング修正方法であって、前記データ・ブロックが、前記第１相対的タイミングから前記第２相対的タイミングへのタイミング修正情報を含む、前記の伝送タイミング修正方法は、前記データ・ブロックを、前記第１相対的タイミングで受けるステップと、該受けた前記データ・ブロック内の前記タイミング修正情報に応答して、前記データ・ブロックを出力するタイミングを修正するステップと、から成る。
【００２０】
さらに、本発明による、データ・ブロックの伝送における相対的タイミングを、時間基準に対して第１の相対的タイミングから第２の相対的タイミングに修正するための伝送タイミング修正装置であって、前記データ・ブロックが、前記第１相対的タイミングから前記第２相対的タイミングへのタイミング修正情報を含む、前記の伝送タイミング修正装置は、前記データ・ブロックを、前記第１相対的タイミングで受ける１つの入力チャンネルと、該入力チャンネルで受けた前記データ・ブロック内の前記タイミング修正情報に応答して、前記データ・ブロックを出力するタイミングを修正するタイミング修正手段と、から成る。
【００２１】
本発明によれば、前記入力チャンネルは、目標の第２の相対的タイミングが同一となる少なくとも２つのデータ・ブロックを受けるようにできる。前記データ・ブロックは、複数の出力チャンネルのいずれか１つに送出されるものとすることができる。前記データ・ブロックは、該データ・ブロックの送出先の前記出力チャンネルにおける、相対的タイミングが規定されたイベントを表したデータを含むようにできる。前記出力チャンネルは、信号発生器を含むようにできる。前記データは、前記信号発生器による信号発生用のデータとすることができる。前記信号発生用データは、前記信号発生器が発生する信号における信号イベントを表すものとすることができる。前記信号は、タイミング信号とすることができる。前記信号イベントは、前記タイミング信号の信号レベル変化とすることができる。
【００２２】
また、本発明による、複数のデータ・ブロックの伝送において、該伝送の時間基準に対する相対的タイミングを実現するための伝送タイミング制御方法であって、前記データ・ブロックが、第１相対的タイミング情報と、該第１相対的タイミングから第２の相対的タイミングへ修正するためのタイミング修正情報とを含む、前記の伝送タイミング制御方法は、複数のデータ・ブロックのデータ・ソースから、各データ・ブロックを、該データ・ブロック内の前記第１相対的タイミング情報に応答して第１相対的タイミングで、単一の第１の伝送チャンネルへ伝送する第１の伝送ステップと、該第１タイミング手段からの各前記データ・ブロックを受け、該受けたデータ・ブロックを、該データ・ブロック内の前記タイミング修正情報に応答して前記第１相対的タイミングを修正して伝送する第２の伝送ステップであって、これにより前記第２相対的タイミングを実現する、前記のステップと、から成る。
【００２３】
本発明によれば、前記第２のステップは、複数の第２の伝送チャンネルへ前記データ・ブロックを伝送するようにできる。
さらに、本発明による、複数のデータ・ブロックの伝送において、該伝送の時間基準に対する相対的タイミングを実現するための伝送タイミング制御装置であって、前記データ・ブロックが、第１相対的タイミング情報と、該第１相対的タイミングから第２の相対的タイミングへ修正するためのタイミング修正情報とを含む、前記の伝送タイミング制御装置は、複数のデータ・ブロックのデータ・ソースから、各データ・ブロックを、該データ・ブロック内の前記第１相対的タイミング情報に応答して第１相対的タイミングで、単一の第１の伝送チャンネルへ伝送する第１のタイミング手段と、該第１タイミング手段からの各前記データ・ブロックを受け、該受けたデータ・ブロックを、該データ・ブロック内の前記タイミング修正情報に応答して前記第１相対的タイミングを修正して伝送することにより、前記第２相対的タイミングを実現する第２のタイミング手段と、から成る。
【００２４】
本発明によれば、前記第２タイミング手段は、複数の第２の伝送チャンネルへ前記データ・ブロックを伝送するようにできる。前記データ・ソースは、目標の前記第２相対的タイミングが同一となる少なくとも２つのデータ・ブロックを含むようにできる。前記データ・ブロックは、前記複数の第２伝送チャンネルのいずれか１つに送出されるものとすることができる。前記データ・ブロックは、該データ・ブロックの送出先の前記第２伝送チャンネルにおける、相対的タイミングが規定されたイベントを表したデータを含むようにできる。前記第２伝送チャンネルは、信号発生器を含むようにできる。前記データは、前記信号発生器による信号発生用のデータとすることができる。  前記信号発生用データは、前記信号発生器が発生する信号における信号イベントを表すものとすることができる。前記信号は、タイミング信号とすることができる。前記信号イベントは、前記タイミング信号の信号レベル変化とすることができる。
【００２５】
【発明の実施の形態】
以下、図面を参照して、本発明の種々の実施形態について詳細に説明する。
図１は、本発明の１実施形態によるデータ伝送システムＡのブロック図を示している。図示のように、このデータ伝送システムＡは、大きく分けて、データ・ソース１と、データ伝送部３と、ｋ個の出力チャンネル５０−１〜ｋから成る出力チャンネル部５と、ｋ個の複数の出力端子７すなわちＯＵＴ１〜ＯＵＴｋとから構成されており、これによって、複数の入力端子８すなわちＩＮ１〜ＩＮｋをもつデバイス９に対してデータを供給する。さらに、データ伝送部３は、第１タイミング制御部３００および第２タイミング制御部３０２を含む伝送タイミング制御部３０と、選択送出部３２とから構成されている。ここで、デバイス９としては、例えば、ＣＣＤ、ＬＣＤ等のデバイス、あるいは信号処理集積回路ＩＣのようなデバイス、あるいは機器や端末等の装置が含まれる。
【００２６】
詳細には、データ・ソース１は、多数のデータ・ブロックＤＢをシリアルで単一の端子２に供給するものである。このデータ・ソース１は、例えば、メモリで構成したり、あるいは有線または無線のような伝送路とすることもできる。
【００２７】
図２および図３を参照して、このデータ・ブロックＤＢのデータ構造について説明する。尚、図２は、波形プログラム・メモリ（図示せず）に格納した例を示しており、これにおいては、多数のデータ・ブロックＤＢ１，ＤＢ２，ＤＢ３等が波形プログラムを構成している。この図２に示したように、各データ・ブロックは、５つの部分すなわちフィールド、すなわち、第１タイミング情報フィールド、宛先識別フィールド、データ・フィールド、第２タイミング情報フィールド、その他データ・フィールドから構成されている。詳細には、最初のフィールドは、当該データ・ブロックの伝送タイミングに関し、図３に示したように、所定の時間基準に対する第１の相対的タイミングを規定する第１タイミング情報を含んでいる。この第１相対的タイミングは、初期の相対的タイミングとも考えることができる。宛先識別フィールドは、当該データ・ブロックの伝送先である宛先の識別、例えば出力チャンネル５０−１〜ｋのうちの１つの番号を含んでいる。データ・フィールドは、例えば出力チャンネル５０に伝送すべきデータを含んでいる。このデータとしては、出力チャンネルでのイベントを制御するためのイベント・データとすることができる。ここで、イベントとしては、ある特定の信号の論理レベル、この信号を出力するかどうか、さらに出力極性の反転、等の様々な状態、動きが含まれる。また、信号としては、タイミング信号、制御信号等が含まれる。次の第２タイミング情報フィールドは、当該データ・ブロックの伝送タイミングに関し、図３に示したように、所定の時間基準に対して、上記の第１相対的タイミングから第２の相対的タイミングへと変更または修正するため第２タイミング情報を含んでいる。この第２タイミング情報は、第１タイミング情報を主タイミング情報と考えた時には、タイミング修正情報と呼ぶことができる。また、第２相対的タイミングは、当該データ・ブロックに関して、目標とする最終相対的タイミングであるとも考えることができる。最後のフィールドであるその他のデータ・フィールドは、例えば命令情報を含む。ここで、命令情報とは、デバイス９に関連する処理、動作を指示するための命令であり、例えば、ＣＣＤデバイスの場合には、高速電荷掃き出し、フレームシフト等の命令である。
【００２８】
上述のデータ・ブロックは、次のデータ伝送部３が単一の端子２を通して受ける。この単一の端子２は、データ伝送部３にとっての単一の入力チャンネルを構成している。データ伝送部３内の伝送タイミング制御部３０に含まれる第１タイミング制御部３００は、各データ・ブロックを受ける入力と、単一の出力とを有し、そして受けた各データ・ブロックを、所定の時間基準に対して各データ・ブロック内の第１タイミング情報に基づく第１の相対的タイミングで、単一出力へと伝送する。この単一の出力に接続した単一の入力をもつ次の第２タイミング制御部３０２は、ｊ個の複数の出力Ｏ１〜ｊを有し、そして単一入力に受けた各データ・ブロックを、上記時間基準に対し、各データ・ブロック内の第２タイミング情報に基づく第２の相対的タイミングで、それら出力Ｏ１〜ｊのうちの１つへと伝送する。ここで、数ｊは、後述するように、本データ伝送システムＡにおいて同時に生起するイベントの数として許容する予め定めた最大数に設定する。したがって、例えば、出力Ｏ１は、遅延なしの出力を発生し、出力Ｏ２は、単位遅延の出力を発生し、出力０３が単位遅延の２倍の遅延の出力を発生する等である。次の選択送出部３２は、出力Ｏ１〜ｊにそれぞれ接続した複数の入力を有し、そしてｋ個の互いに並列の複数の出力ＳＯ１〜ｋを有し、そして受けた各データ・ブロック内の宛先識別、例えば出力チャンネル番号に基づき、各データ・ブロックを、ｋ個の出力のうちの１つへと選択的に伝送する。ここで、出力ＳＯ１〜ｋの数ｋは、出力チャンネル部５に含まれる出力チャンネルの数、したがって出力端子ＯＵＴ１〜ＯＵＴｋの数ｋ個に対応している。
【００２９】
次に、出力チャンネル部５は、ｋ個の出力チャンネル５０−１〜ｋを備え、そして各出力チャンネルは、選択送出部３２の出力ＳＯ１〜ｋの対応する１つに接続した１つの入力を有している。また、各出力チャンネルは、１つの出力端子、すなわち出力端子ＯＵＴ１〜ＯＵＴｋのうちの１つも備えており、そして、入力に受けたデータ・ブロック内のデータそれ自体、あるいはこれに基づくデータを特定の出力端子ＯＵＴに伝送するよう動作する。ここで、出力チャンネルには、例えば信号発生器が含まれ、そしてデータ・ブロック内のデータに基づくデータとして、例えば、データ・ブロック内のデータに基づき論理状態等が定められたタイミング信号である。出力端子ＯＵＴ１〜ＯＵＴｋは、デバイス９の入力端子ＩＮ１〜ｋに接続されることにより、データ伝送システムＡが出力するデータをデバイス９に供給する。
【００３０】
次に、図４を参照して、図１のデータ伝送システムＡの全体の動作について説明する。説明の都合上、データ・ソース１からは、複数のデータ・ブロックＤＢ１，ＤＢ２，ＤＢ３，ＤＢ４，ＤＢ５等が１クロック周期Ｔ毎に１つずつ等間隔で来るものとする。尚、これらデータ・ブロックは、第１相対的タイミングがＴ１，Ｔ２，Ｔ３，Ｔ４，Ｔ６とする。このようなデータ・ブロックを受ける第１タイミング制御部３００は、図示のように、第１タイミング情報に基づいて伝送タイミング制御を行うことにより、データ・ブロックＤＢ１を相対的タイミングＴ１で送出し、そしてＤＢ２をＴ２で、ＤＢ３をＴ３で、ＤＢ４をＴ４で、そしてＤＢ５を１クロック周期Ｔ遅れたＴ６で送出する。次の第２タイミング制御部３０２は、これらシリアルで受けたデータ・ブロックを、再びそれらの第２タイミング情報に基づき伝送タイミング制御を行う。ここで、仮に、ＤＢ１が２Ｔ遅延情報を有し、ＤＢ２が１Ｔ遅延情報を有し、そしてその他のデータ・ブロックが０遅延情報を有するとする。この場合、第２タイミング制御部３０２は、２Ｔ遅延出力を発生する出力Ｏ３に、時点Ｔ３でＤＢ１を発生する。同様に、１Ｔ遅延出力を発生する出力Ｏ２に、時点Ｔ３でＤＢ２を発生する。残りのＤＢ３，ＤＢ４，ＤＢ５は、０遅延であるため、出力Ｏ１に遅延なしでそれぞれ時点Ｔ３，Ｔ４，Ｔ６で発生する。このように、３つのデータ・ブロックは、同時に並列で伝送されることになる。次に、ＤＢ１とＤＢ４が出力チャンネル５０−１を宛先とする宛先情報を有し、そしてＤＢ２が出力チャンネル５０−２を、ＤＢ３が出力チャンネル５０−３を、そしてＤＢ５が出力チャンネル５０−ｋを宛先とするものとする。この場合、選択送出部３２は、各データ・ブロック内の宛先情報に基づく選択的送出制御を行うことにより、ＤＢ１とＤＢ４を出力チャンネル５０−１への出力ＳＯ１へ送出し、そしてＤＢ２を出力チャンネル５０−２への出力ＳＯ２へ、ＤＢ３を出力チャンネル５０−３への出力ＳＯ３へ、そしてＤＢ５を出力チャンネル５０−ｋへの出力ＳＯｋへ送出する。尚、図４では、分かりやすくするため、制御部３００，３０２および選択送出部３２間の伝送遅れは無視している。
【００３１】
以上のようにして、本発明のデータ伝送システムＡでは、シリアル形式で伝送される複数のデータ・ブロックを、パラレル形式で伝送されるデータ・ブロックに変換して、各データ・ブロックの宛先へと送出することができる。また、各データ・ブロックに１つの宛先に対するデータのみを含ませるため、宛先毎にデータを分離することが容易である。さらに、各データ・ブロックに１つの宛先に対するデータのみを含ませた場合においても、２段階のタイミング制御によって、複数の宛先における同時イベントを実現することもできる。すなわち、第１相対的タイミングを実現する第１タイミング情報によって、同時のイベントを、時間的にずれた逐次的な取り扱い（メモリへの格納を含む）が可能となり、そして第２相対的タイミングを実現するための追加の第２タイミング情報により、最終的に複数の同時イベントを可能にすることができる。各データ・ブロック内の宛先情報に基づく選択送出の機能により、複数の宛先に対するデータ・ブロックを、１つのメモリのような１箇所に集約することもできる。また、各データ・ブロックに１つのみの宛先の情報を含めることにより、残りの宛先に対する情報をこのデータ・ブロックに含める必要がなくなるため、複数のデータ・ブロック全体のサイズを小さくすることができる。尚、上述の説明では、各データ・ブロックは、データ伝送システムＡ内においては、最初から最後までそのまま伝送されるものとして説明したが、当業者には明らかなように、データ・ブロック内の各フィールドは、使用されて必要でなくなったときには捨てられる。
【００３２】
次に、図５を参照して、図１のデータ伝送システムＡをより具体化した１実施形態のタイミング・ジェネレータＢについて説明する。このタイミング・ジェネレータＢは、あるＣＣＤデバイスに対するタイミング信号を発生し供給するためのものである。尚、図５においては、図１の要素に対応する要素には、同じ参照番号の後に記号“Ｂ”を付してある。図示のように、タイミング・ジェネレータＢは、図１の要素１，３００，３０２，３２に対応して、Ｈ方向波形データメモリ１Ｂと、主タイミング制御部３００Ｂと、遅延制御部３０２Ｂと、端子・極性デコード部３２Ｂとを備えている。尚、図５においては、図１の各出力チャンネル５０に相当するものとして、１つの信号発生器を備えているが、これは、図５には図示を省略している。このような信号発生器は、例えば、トランジスタ・スイッチのようなスイッチで実現することができる。
【００３３】
詳細には、主タイミング制御部３００Ｂは、概念的には、水平（Ｈ）方向制御部３０００と垂直（Ｖ）方向制御部３００２とに分かれているが、その構成要素として、Ｖ方向波形データメモリ３００２０と、そして１対のカウンタ（すなわち、Ｈカウンタ３００００とＶカウンタ３００２２）と、１対のアドレス・コントローラ（すなわち、Ｈ方向波形データメモリ・アドレスコントローラ３０００２と、Ｖ方向波形データメモリ・アドレスコントローラ３００２４）と、１対のコンパレータ（すなわち、Ｈコンパレータ３０００４とＶコンパレータ３００２６）とを備えている。Ｖメモリ３００２０は、垂直方向におけるＨラインの情報を格納している。Ｈ方向制御部３０００は、マスタクロックＭＣＫと、水平同期信号ＨＤとを受け、そして、Ｖ方向制御部３００２は、垂直同期信号ＶＤとフレームモード番号とを受け、そしてこれらを基準として動作する。ここで、フレームモードとは、ＣＣＤを含む例えばビデオ・カメラの動作モード、例えば、オートフォーカス動作モード、モニタリング動作モード、スチル動作モード等をいう。また、フレームモード番号は、メモリに格納された複数の波形パターンから使用する１つの波形パターンを選択する際に使用するインデックス番号である。
【００３４】
ここで、図６および図７を参照して、Ｈ方向波形データメモリ１ＢとＶ方向波形データメモリ３００２０の各々におけるデータ・フォーマットについて説明する。Ｈメモリ１Ｂのデータ・フォーマットは、図６に示したように、各データ・ブロックが、信号変化点データ・フィールド（図１の第１タイミング情報フィールドに対応）と、信号レベル・フィールド（図１のデータ・フィールドに対応）と、端子情報フィールド（図１の宛先識別フィールドに対応）と、遅延情報フィールド（図１の第２タイミング情報フィールドに対応）と、そして命令情報フィールド（図１のその他データ・フィールドに対応）とから構成されている。ここで、信号変化点データとは、Ｈ方向の時間的位置を示すマスタクロック（ＭＣＫ）数である。信号レベルとは、タイミング信号の論理的状態を示すものであり、“００”であれば論理レベル“０”を示し、そして“０１”であれば論理レベル“１”を示す。端子情報とは、タイミング・ジェネレータＢの複数の出力端子のうちの１つを示す端子番号である。遅延情報とは、信号変化点データが示すＨ方向の時間的位置を修正するための遅延量を示す情報であり、例えば、“００”の場合は遅延なしを示し、“０１”の場合はマスタクロックの１クロック分の遅延を示す等である。命令情報とは、Ｈライン内のタイミングで細かく制御することが必要な命令に関する情報であり、例えば、剰余動作の開始または終了がある。
【００３５】
また、図７に示したように、Ｖメモリ３００２０のデータ・フォーマットは、各データ・ブロックが、信号変化点データ・フィールドと、Ｈメモリアドレス・フィールドと、命令情報フィールドとから構成されている。Ｖメモリ・データ・フォーマットにおける信号変化点データとは、Ｖ方向の時間的位置、すなわちＨライン番号を示す。また、命令情報とは、Ｈライン番号でタイミングを制御することで足りる命令に関する情報であり、例えばフレームモード番号の更新のための情報である。
【００３６】
再び、図５に戻って主タイミング制御部３００Ｂについて説明すると、Ｖカウンタは、垂直同期信号ＶＤと水平同期信号ＨＤとを受け、そして垂直同期信号ＶＤ後の水平同期信号ＨＤの数をカウントし、そしてそのカウント結果を出力に発生する。Ｖアドレス・コントローラ３００２４は、垂直同期信号ＶＤとフレームモード番号とを受け、これらに依存したＶメモリ・アドレスから開始する一連のアドレス・ロケーションを順次アドレス指定する。Ｖアドレス・コントローラからのＶメモリ・アドレスを受けるＶメモリ３００２０は、アドレスされたロケーションの内容、すなわち、信号変化点データと、Ｈメモリ・アドレスと、命令情報とを出力する。Ｖコンパレータは、Ｖメモリからの信号変化点データ（すなわち、Ｈライン番号）とＶカウンタのカウントを受け、そしてこれらが一致したときに、この一致を表す信号を一致信号として出力に発生する。この一致信号は、Ｈアドレス・コントローラ３０００２とＶアドレス・コントローラ３００２４とに供給される。Ｖアドレス・コントローラは、この一致信号を受けると、一連のアドレス・ロケーションにおける次のＶメモリ・アドレスを出力し、これによってその一連のアドレス・ロケーションの内容、すなわち一連のデータ・ブロックを順次読み出させる。一方、Ｖメモリから出力された命令情報は、付随回路へ制御信号として供給される。尚、命令情報については、これ以上の説明は省略する。
【００３７】
次に、Ｈアドレス・コントローラ３０００２は、ＶメモリからのＨメモリ・アドレス出力とＶコンパレータの出力を受けるように接続されており、そしてＶコンパレータから一致信号を受けたときに、その時にＶメモリから出力されるＨメモリ・アドレスを受け、これにより、このＨメモリ・アドレスから開始するＨメモリ１Ｂ内の一連のアドレス・ロケーションを順次アドレス指定する。Ｈメモリ１Ｂは、そのアドレスされたロケーションの内容、すなわち、図６に示した情報、すなわち信号変化点データ、信号レベル、端子情報、遅延情報および命令情報を出力に発生する。Ｈカウンタは、マスタクロックＭＣＫと水平同期信号ＨＤとを受け、そして水平同期信号ＨＤ後のマスタクロック数をカウントして、Ｈライン方向の時間的位置を表すカウント結果を出力する。Ｈコンパレータは、Ｈメモリ１Ｂからの信号変化点データ（ＭＣＫのクロック数）とＨカウンタ出力とを受け、そしてこれらが一致したときに、出力に一致信号を発生する。また、Ｖアドレス・コントローラと同様に、Ｈアドレス・コントローラもＨコンパレータからの一致信号を受けると、一連のアドレス・ロケーションにおける次のＨメモリ・アドレスを発生し、これによって、その一連のアドレス・ロケーションの内容、すなわち一連のデータ・ブロックを順次読み出させる。尚、Ｈメモリ１Ｂからの命令情報は、付随する回路への制御信号として供給されるが、この点については、これ以上の説明は省略する。
【００３８】
次に、図５の遅延制御部３０２Ｂは、Ｈコンパレータからの出力と、Ｈメモリ１Ｂからの端子情報と信号レベルである極性情報（端子・極性データ）と、遅延データとを受けるように接続した入力を有し、そして受けた端子・極性データを、遅延データに基づき遅延させて複数の出力のうちの１つに発生する。尚、図１の出力Ｏ１〜Ｏｋと同様に、遅延制御部３０２Ｂには、遅延の数に対応した数の複数の出力を設けている。この遅延制御部３０２Ｂの詳細については、後述する。次に、この遅延制御部からの端子・極性データを受ける端子・極性デコード部３２Ｂは、タイミング・ジェネレータＢ内に設けた複数の信号発生器（不図示）と同数の出力を備えており、そして受けた端子情報が表すそれら複数の出力のうちの１つに、受けた極性データを送る。尚、端子・極性デコード部３２Ｂの複数の出力は、図１に示したの同様に、タイミング・ジェネレータＢの複数の出力端子へと結合されることになる。
【００３９】
次に、図８を参照して、図５の遅延制御部３０２Ｂの１実施形態の詳細回路について説明する。図示のように、この遅延制御部３０２Ｂは、３つの直列接続した、マスタクロックＭＣＫの１クロック分の遅延を生じさせるクロック遅延回路３０２０，３０２１，３０２２と、４つの互いに並列のゲート回路３０２４，３０２５，３０２６，３０２７とを備えている。尚、図８では、遅延制御部３０２Ｂの回路ではないが、端子・極性デコード部３２Ｂも示している。詳細には、クロック遅延回路３０２０は、Ｈメモリ１Ｂからの遅延データと、端子データと極性データとを受ける３つの入力を備え、そしてまた、３つの出力、すなわち、遅延データ出力、端子データ出力および極性データ出力を備えている。このクロック遅延回路は、受けたそれらデータを、１クロック遅延させてそのまま出力へと通過させるよう動作する。一方、遅延データが０のときは、遅延なしと解釈して出力へと通過させない。この遅延回路３０２０は、複数のフリップフロップの組み合わせ等で構成することができる。残りのクロック遅延回路３０２１，３０２２も、回路３０２０と同じ回路構成のものである。
【００４０】
また、遅延制御部３０２Ｂにおいては、最初のゲート回路３０２４は、クロック遅延回路３０２０の入力側の遅延・端子・極性データを受ける３つの入力を備え、そして受けた遅延データが０に等しいときのみ、受けた端子・極性データを出力Ｏ１に通過させるよう動作する。残りのゲート回路も、ゲート回路３０２４と同じ回路構成であるが、但し、ゲート回路３０２５は、入力が、クロック遅延回路３０２１の入力側に接続され、ゲート回路３０２６は、クロック遅延回路３０２２の入力側に接続され、そしてゲート回路３０２７は、そのクロック遅延回路３０２２の出力側に接続されている。また、ゲート回路３０２５は、受けた遅延データが１に等しいときのみ、受けた端子・極性データを出力Ｏ２に通過させる。同様に、ゲート回路３０２６は、受けた遅延データが２に等しいときのみ、受けた端子・極性データを出力Ｏ３に、そしてゲート回路３０２７は、受けた遅延データが３に等しいときのみ、受けた端子・極性データを出力Ｏ４に供給する。上記動作のため、ゲート回路３０２４，３０２５，３０２６，３０２７は、それぞれ、遅延０，遅延１，遅延２，遅延３のデータをハードワイヤードで格納している。このようなゲート回路は、ＯＲゲート等で構成することができる。
【００４１】
次に、図９の例を参照して、図８に示したこの遅延制御部３０２Ｂの全体の動作について説明する。ここで、図９のプログラムデータ例では、図５のＨメモリ１Ｂのアドレス０〜３に格納されたデータ・ブロックを示しており、そしてこれらは、信号変化点データ（図では基本タイミングと記す）が、互いに隣接しているため、これら４つのデータ・ブロックは、Ｈメモリ１Ｂから順次読み出される。尚、アドレス０に格納のデータ・ブロックは、３クロック遅延であり、アドレス２のデータ・ブロックは、１クロック遅延であり、そして残りのアドレス１とアドレス３のデータ・ブロックは、０クロック遅延である。このような場合、上述のように、アドレス０のデータ・ブロックは３クロック遅延のため、図８にも示したように、その端子・極性データがゲート回路３０２７の出力Ｏ４から出力される。次に、アドレス１のデータ・ブロックは０クロック遅延であるため、その端子・極性データは、ゲート回路３０２４の出力Ｏ１から出力される。尚、図８においては、ゲート回路３０２６の出力側に示しているが、このゲート回路は、遅延２のデータのみを通過させる構成であるためこのゲート回路から出力されることはない。また、アドレス２のデータ・ブロックは１クロック遅延であるため、上記のように、ゲート回路３０２５の出力Ｏ２から出力される。最後のアドレス３のデータ・ブロックは０クロック遅延のため、アドレス１のものと同じく、ゲート回路３０２４から出力される。この例では、結果として、アドレス０とアドレス２とアドレス３のデータ・ブロックのデータが、同時に生起するデータとなる。このように、遅延制御部３０２Ｂを使用すれば、シリアルに伝送されたデータ・ブロックから、同時に生起するデータ、すなわち２以上のタイミング信号における同時点での極性反転を形成することができる。
【００４２】
次に、図１０〜図１３を参照して、タイミング・ジェネレータＢをより具体化した１実施形態のタイミング・ジェネレータＣについて説明する。このタイミング・ジェネレータＣは、ＣＣＤデバイス用のタイミング信号を発生するように設計したものであり、図１０では、このタイミング・ジェネレータＣのうち、図５のＨメモリ１ＢおよびＶメモリ３００２０を除く部分に相当するタイミング・ジェネレータ（ＴＧ）ブロック３Ｃを示している。尚、このブロックでは、図１の出力チャンネル部５も含んでいる。このＴＧブロックの各端子の説明は、図１１の図表に示している。本発明に特に関係する入力端子としては、垂直同期信号ＶＤ、水平同期信号ＨＤ、マスタクロック端子ＣＫ、メモリ（図１２に図示）からのシリアル・データ入力を受けるＳＤＡＴＡ端子である。また、タイミング信号を発生する出力端子としては、例えば、水平ブランキング信号ＨＢＬＫ、垂直電荷転送信号Ｖ［１１］〜Ｖ［０］等がある。さらに、出力端子として、任意のタイミング信号の発生に割り当てることができる一般ピンＰ［１１］〜Ｐ［０］も設けている。
【００４３】
図１２と図１３には、図１０のＴＧブロック３Ｃに接続するメモリ１Ｃのメモリマップを示している。すなわち、図１２は、メモリ全体のマップを示していて、００＿００００＿００００から１１＿１１１１＿１１１１までのアドレスを有し、そして特に、剰余（Ｍ：ｍｏｄｕｌｏ）系統メモリ空間、垂直（Ｖ）系統メモリ空間、水平（Ｈ）系統メモリ空間が含まれている。Ｈ系統メモリ空間は、図５のＨメモリ１Ｂに相当するアドレス空間である。Ｖ系統メモリ空間は、図５のＶメモリ３００２０に相当する部分であり、図１３に示したように、８つの異なったフレームモード（１）〜（８）の各々に対し１つのアドレス空間がある。尚、これらフレームモードのアドレス空間は、図５のＶアドレス・コントローラ３００２４に供給されるフレームモード番号によってアドレス指定される。Ｍ系統メモリ空間は、４つの異なった剰余動作（１）〜（４）を実行するために使用するアドレス空間である。このＭ系統アドレス空間は、図５の実施形態では、Ｈメモリ１Ｂ内にあると考えることができる。ここで、剰余動作とは、高速掃き捨て動作のように、水平同期信号ＨＤに同期しない周期的な動作をいう。
【００４４】
図１４は、図１０におけるメモリ１ＣからＴＧブロック３Ｃへのデータ転送のタイミング図である。図示のように、メモリからのデータは、データ・ブロック単位でＴＧブロック３Ｃへシーケンシャルに転送される。データ・ブロック内の各ビットは、シリアルあるいはビットパラレルでＴＧブロック３Ｃへ転送される。尚、ＭＴＲＩＧは、メモリからデータを読み出すためのトリガ信号である。このように、メモリ１ＣからＴＧブロック３Ｃへのデータ伝送路は、ＴＧブロック３Ｃへの単一の入力チャンネルを構成している。
【００４５】
次に、図１５〜図１７を参照して、図１０に示したタイミング・ジェネレータＣの全体の動作について、いくつかの具体例で説明する。まず図１５は、ＣＣＤ水平電荷転送信号とＣＣＤ垂直電荷転送信号についてのＨ方向のタイミングを示す例であって、水平電荷転送タイミング信号Ｈ１と、垂直電荷転送タイミング信号Ｖ［１］，Ｖ［２］，Ｖ［３］の波形図と、この波形を発生するためのＨメモリ内の波形プログラムを示している。まず、ＣＣＤのＨ１（行１）における水平方向の電荷転送を制御するタイミング信号である水平電荷転送信号Ｈ１について説明すると、この信号Ｈ１は、マスタクロックＭＣＫから成っているが、但し、５２番目のマスタクロックＭＣＫすなわち５２番目ピクセルで停止しそして６４４番目ピクセルで開始する信号である。この信号Ｈ１は、マスタクロックとＨＢＬＫ信号の組み合わせで発生し、その波形は、波形プログラムのアドレス＃ＨＡ１とアドレス＃ＨＡ１＋１の２つのデータ・ブロックにおいて規定している。すなわち、アドレス＃ＨＡ１のデータ・ブロックでは、端子データは、１０００１でＨＢＬＫピンを示し、そして信号変化点データは、０＿００００＿００１１＿０１００で５２番目のピクセルを示し、さらに、信号レベル（極性）データは、００で“０”に遷移すること、すなわちブランキング開始によりクロック発生を止めることを示している。次のデータ・ブロックでは、０＿００１０＿１０００＿０１００で６４４番目のピクセルを示し、さらに、信号レベル（極性）データは、０１で“１”に遷移すること、すなわちブランキング停止でクロック発生を開始することを示している。このようにして、２つのデータ・ブロックで、タイミング信号Ｈ１波形を形成する。
【００４６】
次に、例えば、ＣＣＤのＶ１（列１）、Ｖ２（列２）、Ｖ３（列３）における垂直方向の電荷転送を制御するタイミング信号である垂直電荷転送信号Ｖ［１］，Ｖ［２］，Ｖ［３］について説明する。信号Ｖ［１］は、マスタクロックＭＣＫすなわちピクセルが１２９６個目（すなわち、１２９６番目のピクセル）で論理状態が“１”から“０”に遷移する。この波形は、波形プログラムのアドレス＃ＨＡ１＋２のデータ・ブロックにおいて規定している。すなわち、このデータ・ブロックでは、端子データは、０００１０でＶ［１］ピンを示し、そして信号変化点データは、０＿０１０１＿０００１＿００００で１２９６番目ピクセルを示し、さらに、信号レベル（極性）データは、００で“０”に遷移することを示している。次にアドレス＃ＨＡ１＋３のデータ・ブロックでは、Ｖ［３］ピンのタイミング信号について、１３８０番目のピクセルで“１”に立ち上がることを示している。また、次のアドレス＃ＨＡ１＋４のデータ・ブロックでは、Ｖ［２］ピンのタイミング信号について、１４２０番目のピクセルで“０”に立ち下がることを示し、そして最後のアドレス＃ＨＡ１＋５のデータ・ブロックで、Ｖ［３］ピンが１４６０番目のピクセルで“０”に立ち下がることを示している。尚、この例では、タイミング信号Ｖ［１］，Ｖ［２］，Ｖ［３］の信号変化点は、全て時間的にずれているため、遅延データは０である。
【００４７】
図１６は、ＣＣＤからの高速掃き捨て動作のような高速転送のためのＣＣＤ垂直転送用タイミング信号を示す図であって、水平同期信号ＨＤと、ＣＣＤ垂直転送用タイミング信号Ｖ［１］，Ｖ［２］，Ｖ［３］の波形図と、Ｈ系統アドレス空間（Ｈメモリ）に格納の波形プログラムと、Ｍ（剰余）系統アドレス空間（Ｍメモリ）に格納の波形プログラムとを示している。詳細には、Ｈメモリのアドレス＃ＨＡ１＋？にあるデータ・ブロックは、１４０番目のピクセルで、剰余動作（１）を開始すべきことを示す命令情報を有している。これより、Ｍメモリの剰余動作（１）に対応するアドレス＃ＭＡ１から＃ＭＡ１＋？までを逐次読み出して実行する。すなわち、アドレス＃ＭＡ１のデータ・ブロックは、０番目のピクセル、すなわち、１４０番目のピクセル（Ｈメモリのアドレス＃ＨＡ１＋？にある）から０番目のピクセル、すなわち１４０番目のピクセルにおいて、Ｖ［０］ピンが、“０”に立ち下がることを示す。次のアドレス＃ＭＡ１＋１のデータ・ブロックは、１８番目のピクセル、すなわち、１４０番目のピクセルから１８番目のピクセル、すなわち１５８番目のピクセルにおいて、Ｖ［１］ピンが、“０”に立ち下がることを示す。次のアドレス＃ＭＡ１＋２のデータ・ブロックは、３１番目のピクセル、すなわち、１４０番目のピクセルから３１番目のピクセル、すなわち１７１番目（注：１７２番目ではない）のピクセルにおいて、Ｖ［０］ピンが、“１”に立ち上がることを示す。但し、このデータ・ブロックでは、遅延データが１クロック遅延を示しているため、最終的には１７２番目のピクセルでその立ち上がりを実行する。次のアドレス＃ＭＡ１＋３のデータ・ブロックは、３２番目のピクセル、すなわち、１４０番目のピクセルから３２番目のピクセル、すなわち１７２番目のピクセルにおいて、Ｖ［２］ピンが、“０”に立ち下がることを示す。以下、後続のデータ・ブロック（不図示）を実行することによって、Ｖ［０］，Ｖ［１］，Ｖ［２］における１番目の負パルス部分を形成する。そして、最後のアドレス＃ＭＡ１＋？のデータ・ブロックでは、１０８番目ピクセル（すなわち１４０＋１０８＝２４８番目ピクセル）で、リピート命令により、アドレス＃ＭＡ１に戻って、Ｖ［０］〜Ｖ［２］における２番目以降の負パルス部分の形成を続行する。このような剰余動作が何回か繰り返された後、Ｈメモリの最後のアドレス＃ＨＡ２＋？にあるデータ・ブロックは、２０００番目のピクセルで、この剰余動作を停止すべきことを示す剰余動作停止命令により終了する。この動作例では、上記から分かるように、Ｖ［０］とＶ［２］が１７２番目ピクセルで、同時に極性変化しているが、この同時変化は、上記のように、遅延データを用いることによって実現している。すなわち、３１番目ピクセルに１クロック遅延を組み合わせることにより、“遅延なしの３２番目ピクセルのタイミング”と同じタイミングを実現している。
【００４８】
図１７は、Ｖ方向のタイミング信号の例を示す図であり、垂直同期信号ＶＤ、水平同期信号ＨＤおよびＶ［１］の波形図と、Ｖメモリ上の波形プログラムと、Ｖ系統メモリ空間とを示している。まず、Ｖメモリのアドレス＃ＶＡ１のデータ・ブロックは、垂直同期信号ＶＤから１ライン目において、Ｈメモリのアドレス＃ＨＡ１から始まる一連のアドレス・ロケーション（図１５のＨメモリを参照）を呼び出すべきことを示す。図１５に示した例では、ＨＢＬＫピンを５２ピクセル番目で“０”に遷移させることから始まる一連のタイミング信号を発生する。これが終了すると、Ｖメモリの次のアドレス＃ＶＡ１＋１のデータ・ブロックで、垂直同期信号ＶＤから４ライン目で、Ｈメモリのアドレス＃ＨＡ２から始まる一連のアドレス・ロケーションを呼び出すことにより、上記と同様にして、４ライン目のタイミング信号を発生する。以下、同様にしてＶメモリ内の残りのデータ・ブロックの処理を行う。
【００４９】
次に、図１８と図１９は、本発明によるプログラマブル・タイミング・ジェネレータの構成例を示している。図１８は、図１０のタイミング・ジェネレータＣと同様、メモリを、プログラマブルＴＧ３Ｄの外部メモリ１Ｄとして構成している。また、タイミング信号を供給するデバイスとして、ＣＣＤとＬＣＤの一方または両方を含むデバイス９Ｄａに加えて、信号処理集積回路ＩＣ９Ｄｂも含んでいる。これに対し、図１９の例では、メモリを、プログラマブルＴＧ３Ｄの内部メモリ１Ｅとして構成している。また、図１８と同様に、ＣＣＤとＬＣＤの一方または両方を含むデバイス９Ｅａに加えて、信号処理集積回路ＩＣ９Ｅｂも含んでいる。このように、本発明によれば、システム内の種々のデバイスに対し、１つのＴＧからまとめてタイミング信号や制御信号を発生するようにすることが容易に実現できる。
【００５０】
以上に詳細に説明した本発明の実施形態においては、種々の変更が可能である。第１に、上記実施形態では、図２の第１タイミング情報を主タイミング情報としてそして第２タイミング情報を修正情報または遅延情報として使用したが、これら２つのタイミング情報を使用して他の形式のタイミング・シフトを実現するようにもできる。例えば、遅延ではなく進ませるようにすることも可能である。また、タイミング修正情報フィールドとして、主タイミング情報フィールドを含む２つ以上のフィールドを使用することも可能である。例えば、２つのタイミング情報の差分によって遅延情報を算出するようにすることもできる。第２に、上記実施形態では、データ伝送システムは、回路あるいは回路ボード内でのデータ伝送で説明したが、本発明は、有線または無線のネットワーク等の伝送路を介するデータ伝送にも適用可能である。
【００５１】
【発明の効果】
以上、本発明によれば、データ伝送におけるデータ・ブロックの選択的送出機能により、複数の宛先に対するデータを１箇所に集約することができ、システムの構成をより簡単にすることができる。これにより、データ全体の変更が容易となって、多数の品種のデバイスへのデータ伝送にも容易に対応可能となる。また、データ・ブロックの各々に１つの宛先のデータのみを含ませるデータ構造により、１つのデータ・ブロックに複数の宛先に対するデータを含ませる必要がなく、したがって多数の宛先全てに対するデータ全体の量を低減することができる。さらに、１データ・ブロック・１宛先のこのデータ構造により、１つの宛先に対するデータを容易に識別することができ、したがって宛先毎のデータの変更も容易となる。さらにまた、２つのタイミング情報の組み合わせにより、２つ以上のイベントを同時に発生することも可能となる。
【図面の簡単な説明】
【図１】図１は、本発明の１実施形態によるデータ伝送システムＡのブロック図。
【図２】図２は、データ・ブロックＤＢのデータ構造を示す図。
【図３】図３は、所定の時間基準に対する第１相対的タイミングおよび第２相対的タイミングと、これを実現するための第１タイミング情報および第２タイミング情報との関係を示す図。
【図４】図４は、図１のデータ伝送システムＡにおける多数のデータ・ブロックの伝送を示すタイミング図。
【図５】図５は、図１のデータ伝送システムＡをより具体化した１実施形態のタイミング・ジェネレータＢを示すブロック図。
【図６】図６は、図５のＨ方向波形データメモリにおける各データ・ブロックのデータ・フォーマットを示す図。
【図７】図７は、図５のＶ方向波形データメモリにおける各データ・ブロックのデータ・フォーマットを示す図。
【図８】図８は、図５の遅延制御部の１実施形態の詳細回路を示すブロック図。
【図９】図９は、図８に示した遅延制御部の動作を説明するために用いるプログラムデータ例を示す図。
【図１０】図１０は、図５のタイミング・ジェネレータＢをより具体化した１実施形態のタイミング・ジェネレータ（ＴＧ）Ｃを示すブロック。
【図１１】図１１は、図１０のＴＧブロックの各端子の説明を示した図表。
【図１２】図１２は、図１０のＴＧブロック３Ｃに接続するメモリ１Ｃのメモリ全体のメモリマップを示す図。
【図１３】図１３は、図１２のメモリのＶ系統メモリ空間とＭ系統メモリ空間の詳細を示すメモリマップ。
【図１４】図１４は、図１０におけるメモリ１ＣからＴＧブロック３Ｃへのシリアル・データ転送のタイミングと、転送する各データ・ブロック内のデータを示す図。
【図１５】図１５は、図１０に示したタイミング・ジェネレータＣに関して、ＣＣＤの水平電荷転送信号と垂直電荷転送信号についてのＨ方向のタイミングの例を示す図。
【図１６】図１６は、図１０に示したタイミング・ジェネレータＣに関して、ＣＣＤからの高速掃き捨て動作のような高速転送のためのＣＣＤ垂直転送用タイミング信号を示す図。
【図１７】図１７は、図１０に示したタイミング・ジェネレータＣのＶ方向のタイミング信号発生の例を示す図。
【図１８】図１８は、本発明によるプログラマブル・タイミング・ジェネレータの１実施形態の構成例を示すブロック図。
【図１９】図１９は、本発明によるプログラマブル・タイミング・ジェネレータの別の実施形態の構成例を示すブロック図。
【符号の説明】
Ａ  データ伝送システム
１  データ・ソース
３  データ伝送部
５  出力チャンネル部
７  出力端子
９  デバイス
３０  伝送タイミング制御部
３２  選択送出部
５０  出力チャンネル
３００  第１タイミング制御部
３０２  第２タイミング制御部
３００Ｂ  主タイミング制御部
３０２Ｂ  遅延制御部
３２Ｂ  端子・極性デコード部
【図１】
2004242069.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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