(57)【要約】【課題】ユーザ設計領域を減らすことなく、電源系のＥＳＤ耐性が十分に高く確保された半導体チップを提供する。【解決手段】複数の電源系を有する半導体集積回路が搭載された矩形の半導体チップ１０を構成するＩ／Ｏ領域１１＿１，１１＿２に挟まれたチップコーナー部１３＿２に、ＮＭＯＳトランジスタ１３＿２１ａ，１３＿２１ｂ，抵抗素子１３＿２１ｃからなるＥＳＤ保護回路１３＿２１を有するＥＳＤ保護領域１３＿２０を備えて、互いに電源電圧が異なる電源系の電源配線１４＿１，１４＿２，１４＿３間に印加される静電気放電による高電圧を吸収する。【選択図】        図２
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【特許請求の範囲】
【請求項１】
複数の電源系を有する半導体集積回路が搭載された矩形の半導体チップにおいて、
各辺に沿って配列され、外部との間で信号の入出力を担うＩ／Ｏ領域と、該Ｉ／Ｏ領域で取り囲まれた中央領域に形成され、該Ｉ／Ｏ領域との間で信号の入出力を行ない所望の回路機能を実現するコア領域と、隣接する２辺に沿って形成された２つのＩ／Ｏ領域に挟まれた少なくとも１つの隅に形成された、前記複数の電源系の電源間、電源とグラウンド間の任意の組み合わせのうちの少なくとも１つを静電気から保護するＥＳＤ保護回路を有するＥＳＤ保護領域とを備えたことを特徴とする半導体チップ。
【請求項２】
前記ＥＳＤ保護領域にＥＳＤ保護用のＮＭＯＳトランジスタを備え、前記ＮＭＯＳトランジスタは、前記Ｉ／Ｏ領域に形成された信号出力用のＮＭＯＳトランジスタと比べ、１フィンガあたりのゲート幅が大きなトランジスタであることを特徴とする請求項１記載の半導体チップ。
【請求項３】
前記ＥＳＤ保護領域にＥＳＤ保護用のＮＭＯＳトランジスタを備え、前記ＮＭＯＳトランジスタは、前記Ｉ／Ｏ領域に形成された信号出力用のＮＭＯＳトランジスタと比べ、ソースおよびドレインのゲートコンタクト間距離が大きいトランジスタであることを特徴とする請求項１記載の半導体チップ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、複数の電源系を有する半導体集積回路が搭載された矩形の半導体チップに関する。
【０００２】
【従来の技術】
近年、半導体集積回路の微細化、高速化が進むに従い、その半導体集積回路が搭載された半導体チップの中央部に形成されるコア領域では、より低電圧化が要求される。また、その半導体チップの周辺部に形成される１／Ｏ領域では、そのＩ  ／Ｏ領域に備えられる出力バッファ回路駆動用に専用の電源配線を独立して設けたり、ノイズに比較的弱い回路のために別系統の電源配線を設けたりすることが多くなってきている。この際には、複数の異電源配線に対応して、静電気放電（ＥＳＤ；Ｅｌｅｃｔｒｏ  Ｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ）による破壊を避けるためのＥＳＤ保護回路が用いられている。このようなＥＳＤ保護回路としては、いわゆる、ゲート・カップルドプロテクションＮＭＯＳ回路、ＮＴＮＭＯＳ（ＮＭＯＳ  ＴＲＩＧＧＥＲＥＤ  ＮＭＯＳ）回路、およびＲＣクランプ回路等が知られている（非特許文献１参照）。これらの回路ではいずれもＮＭＯＳトランジスタが保護素子として用いられる。また、これらの回路には、静電気放電により発生する放電電圧の大きさに応じてＮＭＯＳトランジスタの動作を制御するためのコンデンサ素子や抵抗素子が備えられており、それらの素子の容量値や抵抗値、並びにＮＭＯＳトランジスタのトランジスタサイズなどは、使用する製造プロセスに合わせて各々最適化される。また、上記非特許文献１には、ＥＳＤ保護回路を構成するＮＭＯＳトランジスタにより形成される寄生ＮＰＮバイポーラトランジスタの作用により、静電気放電によるサージ電流から回路素子を保護する技術も提案されている。
【０００３】
ここで、短納期でかつ設計変更が容易にできるゲートアレイ、エンベデッドアレイのようなマスタスライス方式の半導体集積回路が搭載された半導体チップは、固定の基本セルをアレイ状に並べた構造になっており、このような半導体チップに、先に述べたようなＥＳＤ保護回路を形成するためには、その半導体チップのコア領域やＩ／Ｏ領域の既存のトランジスタ領域部を利用するか、あるいはそのＥＳＤ保護回路を形成するための専用の領域を新たに設ける（例えば、特許文献１参照）というようなことが行なわれている。
【０００４】
また、トランジスタの電極面の抵抗値を下げるためにトランジスタ表面をシリサイドと呼ばれる金属とシリコンの化合物（シリサイド被膜）で覆う技術を採用した半導体チップにＥＳＤ保護回路を設ける場合、そのＥＳＤ保護回路に静電気放電による大電流が流れてＥＳＤ保護回路そのものが破壊されないように、シリサイド被膜で覆われない領域を設け、その領域にＥＳＤ保護回路を形成するという技術が開示されている（例えば、特許文献２参照）。
【０００５】
【非特許文献１】
“ＥＳＤ  ｉｎ  Ｓｉｌｉｃｏｎ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔｓ”（Ａｊｉｔｈ  Ａｍｅｒａｓｅｋｅｒａ，Ｃｈａｒｖａｋａ  Ｄｕｖｖｕｒｙ，“ＥＳＤ  ｉｎ  Ｓｉｌｉｃｏｎ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔｓ”Ｓｅｃｏｎｄ  Ｅｄｉｔｉｏｎ，Ｊｏｈｎ  Ｗｉｌｅｙ＆Ｓｏｎｓ．２００２．）
【特許文献１】
特開２０００−２０８７０６号公報
【特許文献２】
特開２０００−１２７８８号公報
【０００６】
【発明が解決しようとする課題】
しかし、マスタスライス方式の半導体集積回路が搭載された半導体チップにおいて、上述したコア領域やＩ／Ｏ領域の既存のトランジスタ領域部にＥＳＤ保護回路を形成する技術では、そのＥＳＤ保護回路の設計の自由度は小さく、このためＥＳＤ保護回路を構成するＮＭＯＳトランジスタのトランジスタサイズを十分に大きく確保することは困難である。従って、十分に高いＥＳＤ耐性の確保は困難であるという問題がある。
【０００７】
また、ＥＳＤ保護回路を形成するための専用の領域を新たに設ける技術では、同一チップサイズでのユーザ設計領域を減らすこととなり、コスト的にもデメリットを生じることになる。
【０００８】
さらに、半導体チップの、シリサイド被膜で覆われない領域にＥＳＤ保護回路を形成する技術では、一般に、その領域における全てのトランジスタの特性（パラメータ）は同一に設計されるため、ＥＳＤ保護回路で取り扱われるサージ電流の大きさは一様に制限されることとなり、従って各種の大きさのサージ電流に対して有効な静電放電経路を確保することは困難であり、ＥＳＤ耐性に欠ける面がある。またシリサイド被膜を除くことによりトランジスタ電極の抵抗が高くなり、回路性能が劣化するという欠点も生じうる。
【０００９】
本発明は、上記事情に鑑み、ユーザ設計領域を減らすことなく、十分に高いＥＳＤ耐性が確保された半導体チップを提供することを目的とする。
【００１０】
【課題を解決するための手段】
上記目的を達成する本発明の半導体チップは、複数の電源系を有する半導体集積回路が搭載された矩形の半導体チップにおいて、
各辺に沿って配列され、外部との間で信号の入出力を担うＩ／Ｏ領域と、そのＩ／Ｏ領域で取り囲まれた中央領域に形成され、そのＩ／Ｏ領域との間で信号の入出力を行ない所望の回路機能を実現するコア領域と、隣接する２辺に沿って形成された２つのＩ／Ｏ領域に挟まれた少なくとも１つの隅に形成された、上記複数の電源系の電源間、電源とグラウンド間の任意の組み合わせのうちの少なくとも１つを静電気から保護するＥＳＤ保護回路を有するＥＳＤ保護領域とを備えたことを特徴とする。
【００１１】
ここで、上記ＥＳＤ保護領域にＥＳＤ保護用のＮＭＯＳトランジスタを備えたものであることが好ましい。
【００１２】
本発明の半導体チップには、隣接する２辺に沿って形成された２つのＩ／Ｏ領域に挟まれた少なくとも１つの隅に形成された、異電源間を静電気から保護するＥＳＤ保護回路を有するＥＳＤ保護領域が備えられている。ここで、上記ＥＳＤ保護領域は、半導体チップの、一般的にはユーザー設計領域としては使用されることのない、電源等の配線が配備される領域である。このような領域にＥＳＤ保護回路が形成されているため、半導体チップ内のユーザ設計領域を減らすことなく、またＥＳＤ保護回路を構成する上記ＮＭＯＳトランジスタのトランジスタサイズを十分に大きく確保することができ、従って十分に高いＥＳＤ耐性が確保される。
【００１３】
また、上記ＥＳＤ保護用のＮＭＯＳトランジスタは、上記Ｉ／Ｏ領域に形成された信号出力用のＮＭＯＳトランジスタと比べ、１フィンガあたりのゲート幅が大きなトランジスタであることも好ましい態様である。
【００１４】
このように、ＥＳＤ保護用のＮＭＯＳトランジスタの、１フィンガあたりのゲート幅を大きくすると、ＮＭＯＳトランジスタのソース・ドレインと基板とで形成されるダイオードの容量値を大きく設定することができる。このため、静電気放電によるサージ電圧に対してより高いＥＳＤ耐性を持たせることができる。
【００１５】
さらに、上記ＥＳＤ保護用のＮＭＯＳトランジスタは、上記Ｉ／Ｏ領域に形成された信号出力用のＮＭＯＳトランジスタと比べ、ソースおよびドレインのゲートコンタクト間距離が大きいトランジスタであることも好ましい。
【００１６】
このように、ＥＳＤ保護用のＮＭＯＳトランジスタのソースおよびドレインのゲートコンタクト間距離を大きくすると、ソースおよびドレインのゲートコンタクト間の直列寄生抵抗値を大きく設定することができる。このため、静電気放電によるサージ電圧に対してより高いＥＳＤ耐性を持たせることができる。
【００１７】
また、ＥＳＤ保護用のＮＭＯＳトランジスタのソースおよびドレインは、電源配線又はグラウンド配線のいずれかに接続され、ゲートが抵抗を介していずれかのグラウンド配線に接続されていることが好ましい。
【００１８】
【発明の実施の形態】
以下、本発明の実施形態について説明する。
【００１９】
図１は、本発明の半導体チップの第１実施形態の概略模式図である。
【００２０】
図１に示す半導体チップ１０は、汎用のトランジスタを複数作り込んでおき、カスタマイズされた配線によって所望の回路機能を実現するマスタスライス方式の半導体集積回路が搭載された矩形の半導体チップである。
【００２１】
この半導体チップ１０には、各辺に沿って配列された、外部との間での信号の入出力を担うＩ／Ｏ領域１１＿１，１１＿２，１１＿３，１１＿４が備えられている。
【００２２】
また、この半導体チップ１０には、Ｉ／Ｏ領域１１＿１，１１＿２，１１＿３，１１＿４で取り囲まれた中央領域に形成された、それらＩ／Ｏ領域１１＿１，１１＿２，１１＿３，１１＿４との間で信号の入出力を行ない所望の回路機能を実現するコア領域１２が備えられている。
【００２３】
さらに、この半導体チップ１０には、隣接する各２辺に沿って形成された各２つのＩ／Ｏ領域１１＿１，１１＿４；１１＿１，１１＿２；１１＿２，１１＿３；１１＿３，１１＿４に挟まれた各チップコーナー部１３＿１，１３＿２，１３＿３，１３＿４（本発明にいう隅の一例に相当）が形成されている。また、チップコーナー部１３＿２には、以下に説明する、静電気破壊を避けるためのＥＳＤ回路を有するＥＳＤ保護領域が備えられている。
【００２４】
図２は、図１に示すチップコーナー部１３＿２を拡大して示す図である。
【００２５】
図２に示すチップコーナー部１３＿２には、ＥＳＤ保護領域１３＿２０が備えられている。また、このチップコーナー部１３＿２には、互いに電源電圧が異なる電源系の電源配線１４＿１，１４＿２，１４＿３が配設されている。また、本実施形態では、これら３つの電源系のグラウンド配線は共通とされ、電源配線と同様にチップコーナー部１３＿２に配設されているが図示していない。ＥＳＤ保護領域１３＿２０は、ＥＳＤ保護回路１３＿２１を有する。このＥＳＤ保護回路１３＿２１には、ドレインが電源配線１４＿１に接続されるとともにソースが電源配線１４＿２に接続されたＮＭＯＳトランジスタ１３＿２１ａと、ドレインが電源配線１４＿２に接続されるとともにソースが電源配線１４＿３に接続されたＮＭＯＳトランジスタ１３＿２１ｂと、それらＮＭＯＳトランジスタ１３＿２１ａ，１３＿２１ｂ双方のゲートと図示しないグラウンド配線ＧＮＤとの間に配備された抵抗素子１３＿２１ｃとが備えられている。
【００２６】
ＥＳＤ保護回路１３＿２１は、静電気放電により各電源配線１４＿１，１４＿２，１４＿３間に高電圧が印加されない通常の状態では、ＮＭＯＳトランジスタ１３＿２１ａ，１３＿２１ｂのゲートが抵抗素子１３＿２１ｃを介してグラウンド配線ＧＮＤに接続されているため、それらＮＭＯＳトランジスタ１３＿２１ａ，１３＿２１ｂのゲートは‘Ｌ’レベルにあり、従ってそれらＮＭＯＳトランジスタ１３＿２１ａ，１３＿２１ｂはともにオフ状態にある。
【００２７】
ここで、静電気放電により、例えば電源配線１４＿１，１４＿２間に高電圧が印加されたものとする。すると、ＮＭＯＳトランジスタ１３＿２１ａの寄生容量を介して、そのＮＭＯＳトランジスタ１３＿２１ａのゲートに‘Ｈ’レベルの電圧が印加されて、そのＮＭＯＳトランジスタ１３＿２１ａがオンして、電源配線１４＿１，１４＿２間に印加された高電圧が吸収される。また、電源配線１４＿２，１４＿３間に高電圧が印加された場合は、ＮＭＯＳトランジスタ１３＿２１ｂがオンして、電源配線１４＿２，１４＿３間に印加された高電圧が吸収される。さらに、電源配線１４＿１，１４＿３間に高電圧が印加された場合は、ＮＭＯＳトランジスタ１３＿２１ａ，１３＿２１ｂの双方がオンして、電源配線１４＿１，１４＿３間に印加された高電圧が吸収される。この際１３＿２１ａ，１３＿２１ｂ，１３＿２１ｃの奇生素子として形成されるＮＰＮバイポーラＴｒの動作もＥＳＤ緩和に寄与する。
【００２８】
尚、ここでは、ＮＭＯＳトランジスタ１３＿２１ａ，１３＿２１ｂ，抵抗素子１３＿２１ｃからなるＥＳＤ保護回路１３＿２１の例で説明したが、これに限られるものではなく、本発明にいう静電気破壊を避けるためのＥＳＤ保護回路の構成は、必要に応じて、前述したゲート・カップルドプロテクションＮＭＯＳ回路，ＮＴＮＭＯＳ（ＮＭＯＳ  ＴＲＩＧＧＥＲＥＤ  ＮＭＯＳ）回路，ＲＣクランプ回路等のいずれの構成を採用してもよい。さらに、保護すべき電源系の組み合わせ数に応じて、ＮＭＯＳトランジスタの数を面積の許す限り増やしてもよい。また、保護すべき電源系がそれぞれ独立したグラウンド配線を有していてもよい。
【００２９】
このように、第１実施形態の半導体チップ１０は、複数の電源系を有する半導体集積回路が搭載された矩形の半導体チップであって、この半導体チップ１０には、隣接する２辺に沿って形成された２つのＩ／Ｏ領域１１＿１，１１＿２に挟まれたチップコーナー部１３＿２に形成された、静電気破壊を避けるためのＥＳＤ保護回路１３＿２１を有するＥＳＤ保護領域１３＿２０が備えられている。このＥＳＤ保護領域１３＿２０は、半導体チップ１０の、ユーザー設計領域としては使用されることのない、電源配線１４＿１，１４＿２，１４＿３さらにグラウンド配線ＧＮＤが配設された領域であり、このような領域にＥＳＤ保護回路１３＿２１が形成されている。このため、半導体チップ１０に、ＥＳＤ保護回路１３＿２１を有するＥＳＤ保護領域１３＿２０を備えるにあたり、その半導体チップ１０内のユーザ設計領域を減らすこともなく、かつＥＳＤ保護回路１３＿２１を構成するＮＭＯＳトランジスタ１３＿２１ａ，１３＿２１ｂのトランジスタサイズを十分に大きく確保することができる。従って、十分に高いＥＳＤ耐性が確保される。
【００３０】
図３は、本発明の半導体チップの第２実施形態におけるチップコーナー部の模式図である。
【００３１】
第２実施形態の半導体チップ２０も、図１に示す半導体チップ１０と同様に、マスタスライス方式の半導体集積回路が搭載された矩形の半導体チップであり、この図３には、半導体チップ２０を構成するコア領域２２と、２つのＩ／Ｏ領域２１＿１，２１＿２と、それらＩ／Ｏ領域２１＿１，２１＿２に挟まれたチップコーナー部２３＿２とが示されている。
【００３２】
Ｉ／Ｏ領域２１＿１には、信号出力用のＮＭＯＳトランジスタ２１＿１１，２１＿１２，２１＿１３が設けられている。また、Ｉ／Ｏ領域２１＿２にも、信号出力用のＮＭＯＳトランジスタ２１＿２１，２１＿２２，２１＿２３が設けられている。
【００３３】
チップコーナー部２３＿２には、静電気破壊を避けるためのＥＳＤ保護回路用のＮＭＯＳトランジスタ２３＿２１が設けられている。このＮＭＯＳトランジスタ２３＿２１は、Ｎ＋領域２３＿２１ａと、ゲート２３＿２１ｂ，２３＿２１ｃを有する。
【００３４】
ここで、ＮＭＯＳトランジスタ２３＿２１の１フィンガあたりのトランジスタサイズ（ゲート幅）Ｗは、ＮＭＯＳトランジスタ２１＿１１，２１＿１２，２１＿１３およびＮＭＯＳトランジスタ２１＿２１，２１＿２２，２１＿２３の１フィンガあたりのトランジスタサイズ（ゲート幅）Ｗ１よりも大きく、これによりＮＭＯＳトランジスタ２３＿２１のソース・ドレインと基板（Ｐウェル）とで形成されるダイオードの容量値が大きく設定されている。このため、互いに電源電圧が異なる複数の異電源配線間に生じた静電気放電による高電圧に対してより高いＥＳＤ耐性を持たせることができる。
【００３５】
尚、ここでは、図３をわかりやすくするために省略したが、前述した図２と同様に、互いに電源電圧が異なる電源系の電源配線がＮＭＯＳトランジスタのソースおよびドレインに接続されており、またゲートも抵抗素子を介してグラウンド配線に接続されている。
【００３６】
図４は、本発明の半導体チップの第３実施形態におけるチップコーナー部の模式図である。
【００３７】
第３実施形態の半導体チップ３０も、複数の電源系を有する半導体集積回路が搭載された矩形の半導体チップであり、この図４には、その半導体チップ３０を構成するチップコーナー部３３＿２とＩ／Ｏ領域３１＿２が示されている。
【００３８】
Ｉ／Ｏ領域３１＿２には、信号出力用のＮＭＯＳトランジスタ３１＿２１が設けられている。このＮＭＯＳトランジスタ３１＿２１は、Ｎ＋領域３１＿２１ａと、ゲート３１＿２１ｂ，３１＿２１ｃを有する。Ｎ＋領域３１＿２１ａのソース側には複数のコンタクト３１＿２１ｄが設けられている。また、Ｎ＋領域３１＿２１ａのドレイン側にも複数のコンタクト３１＿２１ｅが設けられている。
【００３９】
チップコーナー部３３＿２には、静電気破壊を避けるためのＥＳＤ回路用のＮＭＯＳトランジスタ３３＿２１が設けられている。このＮＭＯＳトランジスタ３３＿２１は、Ｎ＋領域３３＿２１ａと、ゲート３３＿２１ｂ，３３＿２１ｃを有する。Ｎ＋領域３３＿２１ａのソース側には複数のコンタクト３３＿２１ｄが設けられている。また、Ｎ＋領域３３＿２１ａのドレイン側にも複数のコンタクト３３＿２１ｅが設けられている。
【００４０】
ここで、ＮＭＯＳトランジスタ３３＿２１におけるソース側のゲートコンタクト距離ＷＳ、ドレイン側のゲートコンタクト距離ＷＤは、各々、ＮＭＯＳトランジスタ３１＿２１におけるソース側のゲートコンタクト距離Ｗ１Ｓ、ドレイン側のゲートコンタクト距離Ｗ１Ｄよりも大きく、これにより、ゲート・コンタクト間の直列寄生抵抗値が大きく設定されている。このため、互いに電源電圧が異なる複数の異電源配線間に生じた静電気放電によるサージ電圧に対してより高いＥＳＤ耐性を持たせることができる。
【００４１】
尚、本実施形態では、１つのチップコーナー部に形成された、静電気破壊を避けるためのＥＳＤ保護回路を有するＥＳＤ保護領域の例で説明したが、これに限られるものではなく、本発明は、隣接する２辺に沿って形成された２つのＩ／Ｏ領域に挟まれた少なくとも１つの隅に形成された、静電気破壊を避けるためのＥＳＤ保護回路を有するＥＳＤ保護領域を備えたものであればよい。
【００４２】
【発明の効果】
以上説明したように、本発明によれば、ユーザ設計領域を減らすことなく、十分に高いＥＳＤ耐性が確保された半導体チップを提供することができる。
【図面の簡単な説明】
【図１】本発明の半導体チップの第１実施形態の概略模式図である。
【図２】図１に示すチップコーナー部１３＿２を拡大して示す図である。
【図３】本発明の半導体チップの第２実施形態におけるチップコーナー部の模式図である。
【図４】本発明の半導体チップの第３実施形態におけるチップコーナー部の模式図である。
【符号の説明】
１０，２０，３０  半導体チップ
１１＿１，１１＿２，１１＿３，１１＿４，２１＿１，２１＿２，３１＿２  Ｉ／Ｏ領域
１２，２２  コア領域
１３＿１，１３＿２，１３＿３，１３＿４，２３＿２，３３＿２  チップコーナー部
１３＿２０  ＥＳＤ保護領域
１３＿２１  ＥＳＤ保護回路
１３＿２１ａ，１３＿２１ｂ  ＮＭＯＳトランジスタ
１３＿２１ｃ  抵抗素子
１４＿１，１４＿２，１４＿３  電源配線
２１＿１１，２１＿１２，２１＿１３，２１＿２１，２１＿２２，２１＿２３，２３＿２１，３１＿２１，３３＿２１  ＮＭＯＳトランジスタ
２３＿２１ａ，３１＿２１ａ，３３＿２１ａ  Ｎ＋領域
２３＿２１ｂ，２３＿２１ｃ，３１＿２１ｂ，３１＿２１ｃ，３３＿２１ｂ，３３＿２１ｃ  ゲート
３１＿２１ｄ，３１＿２１ｅ，３３＿２１ｄ，３３＿２１ｅ  コンタクト
【図１】
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【図２】
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【図３】
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【図４】
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