(57)【要約】【課題】出力信号が遅延されたり不安定になることを防止しつつ、出力回路の消費電力を低減する。【解決手段】トランジスタＱＰ１及びＱＮ１を含み、出力端子に出力電圧を供給する第１の終段回路と、トランジスタＱＰ２及びＱＮ２を含み、出力端子に出力電圧を供給する第２の終段回路と、トランジスタＱＰ１及びＱＮ１のゲートに信号ＳＧ１を供給する第１の信号供給回路と、信号ＳＧ１に対して立上がりが早いか又は立下がりが遅い信号ＳＧ２を生成し、トランジスタＱＰ２のゲートに信号ＳＧ２を供給する第２の信号供給回路と、信号ＳＧ１に対して立下がりが早いか又は立上がりが遅い信号ＳＧ３を生成し、トランジスタＱＮ２のゲートに信号ＳＧ３を供給する第３の信号供給回路とを具備する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
第１のＰチャネルＭＯＳトランジスタと第１のＮチャネルＭＯＳトランジスタとを含み、出力端子に出力電圧を供給する第１の終段回路と、
第２のＰチャネルＭＯＳトランジスタと第２のＮチャネルＭＯＳトランジスタとを含み、前記出力端子に出力電圧を供給する第２の終段回路と、
前記第１のＰチャネルＭＯＳトランジスタのゲートと前記第１のＮチャネルＭＯＳトランジスタのゲートに第１の信号を供給する第１の信号供給手段と、
該第１の信号に対して立上がりが早いか又は立下がりが遅い第２の信号を生成し、前記第２のＰチャネルＭＯＳトランジスタのゲートに該第２の信号を供給する第２の信号供給手段と、
該第１の信号に対して立下がりが早いか又は立上がりが遅い第３の信号を生成し、前記第２のＮチャネルＭＯＳトランジスタのゲートに該第３の信号を供給する第３の信号供給手段と、
を具備する半導体集積回路。
【請求項２】
前記第１の終段回路が、それぞれ前記出力端子に電気的に接続されたドレインを有する第１のＰチャネルＭＯＳトランジスタと第１のＮチャネルＭＯＳトランジスタとによって構成されるインバータであり、
前記第２の終段回路が、それぞれ前記出力端子に電気的に接続されたドレインを有する第２のＰチャネルＭＯＳトランジスタと第２のＮチャネルＭＯＳトランジスタとによって構成されるインバータである、
請求項１記載の半導体集積回路。
【請求項３】
第１のＰチャネルＭＯＳトランジスタと第１のＮチャネルＭＯＳトランジスタとを含み、出力端子に出力電圧を供給する第１の終段回路と、
第２のＰチャネルＭＯＳトランジスタと第２のＮチャネルＭＯＳトランジスタとを含み、前記出力端子に出力電圧を供給する第２の終段回路と、
第３のＰチャネルＭＯＳトランジスタと第３のＮチャネルＭＯＳトランジスタとを含み、前記出力端子に出力電圧を供給する第３の終段回路と、
前記第１及び第３のＰチャネルＭＯＳトランジスタのゲートと前記第１及び第２のＮチャネルＭＯＳトランジスタのゲートに第１の信号を供給する第１の信号供給手段と、
該第１の信号に対して立上がりが早いか又は立下がりが遅い第２の信号を生成し、前記第２のＰチャネルＭＯＳトランジスタのゲートに該第２の信号を供給する第２の信号供給手段と、
該第１の信号に対して立下がりが早いか又は立上がりが遅い第３の信号を生成し、前記第３のＮチャネルＭＯＳトランジスタのゲートに該第３の信号を供給する第３の信号供給手段と、
を具備する半導体集積回路。
【請求項４】
前記第１の終段回路が、それぞれ前記出力端子に電気的に接続されたドレインを有する第１のＰチャネルＭＯＳトランジスタと第１のＮチャネルＭＯＳトランジスタとによって構成されるインバータであり、
前記第２の終段回路が、それぞれ前記出力端子に電気的に接続されたドレインを有する第２のＰチャネルＭＯＳトランジスタと第２のＮチャネルＭＯＳトランジスタとによって構成されるインバータであり、
前記第３の終段回路が、それぞれ前記出力端子に電気的に接続されたドレインを有する第３のＰチャネルＭＯＳトランジスタと第３のＮチャネルＭＯＳトランジスタとによって構成されるインバータである、
請求項３記載の半導体集積回路。
【請求項５】
前記第１の信号供給手段が、１つのＰチャネルＭＯＳトランジスタと１つのＮチャネルＭＯＳトランジスタとによって構成されるインバータであり、
前記第２の信号供給手段が、並列接続された２つ以上のＰチャネルＭＯＳトランジスタと少なくとも１つのＮチャネルＭＯＳトランジスタとによって構成されるインバータであり、
前記第３の信号供給手段が、少なくとも１つのＰチャネルＭＯＳトランジスタと並列接続された２つ以上のＮチャネルＭＯＳトランジスタとによって構成されるインバータである、
請求項１〜４のいずれか１項記載の半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、デジタル信号またはアナログ信号を出力する出力回路を含む半導体集積回路に関し、特に、ＣＭＯＳトランジスタを用いて構成された出力回路を含む半導体集積回路に関する。
【０００２】
【従来の技術】
一般に、半導体集積回路の出力回路においては、電流供給能力の大きいトランジスタが用いられるので、出力信号がハイレベルとローレベルとの間で遷移するときに流れる貫通電流等により、出力回路の消費電力が大きくなってしまうという問題があった。特に、低消費電力を要求されるＣＭＯＳの半導体集積回路においては、チップ全体の消費電力の中でも大きな割合を占める出力回路の消費電力を低減することが望まれている。
【０００３】
このような問題を解決するために、下記の特許文献１には、Ｐチャネル型ＭＯＳトランジスタ及びＮチャネル型ＭＯＳトランジスタとから成る第１のインバータと、第１のインバータの出力によって駆動される配線と、配線に接続されたプルアップトランジスタと、配線の電圧変化を受けてプルアップトランジスタをオンさせる第２のインバータと、前記Ｐチャネル型ＭＯＳトランジスタのゲートに印加される入力信号を遅延する手段とを具備することを特徴とする出力バッファ回路が開示されている。
【０００４】
しかしながら、この出力バッファ回路においては、Ｐチャネル型ＭＯＳトランジスタのゲートに印加される入力信号を遅延することにより、出力バッファ回路から出力される信号に遅延が生じてしまう。また、Ｐチャネル型ＭＯＳトランジスタとＮチャネル型ＭＯＳトランジスタとの両方がオフ状態となる期間が生じるので、その間においては出力信号のレベルが不安定となってしまうという問題があった。
【０００５】
【特許文献１】
特開平８−２２３０１２号公報（第２頁、図１）
【０００６】
【発明が解決しようとする課題】
そこで、上記の点に鑑み、本発明は、出力回路を含む半導体集積回路において、出力信号が遅延されたり不安定になることを防止しつつ、出力回路の消費電力を低減することを目的とする。
【０００７】
【課題を解決するための手段】
以上の課題を解決するため、本発明の第１の観点に係る半導体集積回路は、第１のＰチャネルＭＯＳトランジスタと第１のＮチャネルＭＯＳトランジスタとを含み、出力端子に出力電圧を供給する第１の終段回路と、第２のＰチャネルＭＯＳトランジスタと第２のＮチャネルＭＯＳトランジスタとを含み、出力端子に出力電圧を供給する第２の終段回路と、第１のＰチャネルＭＯＳトランジスタのゲートと第１のＮチャネルＭＯＳトランジスタのゲートに第１の信号を供給する第１の信号供給手段と、該第１の信号に対して立上がりが早いか又は立下がりが遅い第２の信号を生成し、第２のＰチャネルＭＯＳトランジスタのゲートに該第２の信号を供給する第２の信号供給手段と、該第１の信号に対して立下がりが早いか又は立上がりが遅い第３の信号を生成し、第２のＮチャネルＭＯＳトランジスタのゲートに該第３の信号を供給する第３の信号供給手段とを具備する。
【０００８】
ここで、第１の終段回路が、それぞれ出力端子に電気的に接続されたドレインを有する第１のＰチャネルＭＯＳトランジスタと第１のＮチャネルＭＯＳトランジスタとによって構成されるインバータであり、第２の終段回路が、それぞれ出力端子に電気的に接続されたドレインを有する第２のＰチャネルＭＯＳトランジスタと第２のＮチャネルＭＯＳトランジスタとによって構成されるインバータであっても良い。
【０００９】
また、本発明の第２の観点に係る半導体集積回路は、第１のＰチャネルＭＯＳトランジスタと第１のＮチャネルＭＯＳトランジスタとを含み、出力端子に出力電圧を供給する第１の終段回路と、第２のＰチャネルＭＯＳトランジスタと第２のＮチャネルＭＯＳトランジスタとを含み、出力端子に出力電圧を供給する第２の終段回路と、第３のＰチャネルＭＯＳトランジスタと第３のＮチャネルＭＯＳトランジスタとを含み、出力端子に出力電圧を供給する第３の終段回路と、第１及び第３のＰチャネルＭＯＳトランジスタのゲートと第１及び第２のＮチャネルＭＯＳトランジスタのゲートに第１の信号を供給する第１の信号供給手段と、該第１の信号に対して立上がりが早いか又は立下がりが遅い第２の信号を生成し、第２のＰチャネルＭＯＳトランジスタのゲートに該第２の信号を供給する第２の信号供給手段と、該第１の信号に対して立下がりが早いか又は立上がりが遅い第３の信号を生成し、第３のＮチャネルＭＯＳトランジスタのゲートに該第３の信号を供給する第３の信号供給手段とを具備する。
【００１０】
ここで、第１の終段回路が、それぞれ出力端子に電気的に接続されたドレインを有する第１のＰチャネルＭＯＳトランジスタと第１のＮチャネルＭＯＳトランジスタとによって構成されるインバータであり、第２の終段回路が、それぞれ出力端子に電気的に接続されたドレインを有する第２のＰチャネルＭＯＳトランジスタと第２のＮチャネルＭＯＳトランジスタとによって構成されるインバータであり、第３の終段回路が、それぞれ出力端子に電気的に接続されたドレインを有する第３のＰチャネルＭＯＳトランジスタと第３のＮチャネルＭＯＳトランジスタとによって構成されるインバータであっても良い。
【００１１】
以上において、第１の信号供給手段が、１つのＰチャネルＭＯＳトランジスタと１つのＮチャネルＭＯＳトランジスタとによって構成されるインバータであり、第２の信号供給手段が、並列接続された２つ以上のＰチャネルＭＯＳトランジスタと少なくとも１つのＮチャネルＭＯＳトランジスタとによって構成されるインバータであり、第３の信号供給手段が、少なくとも１つのＰチャネルＭＯＳトランジスタと並列接続された２つ以上のＮチャネルＭＯＳトランジスタとによって構成されるインバータであっても良い。
【００１２】
以上の様に構成した本発明に係る半導体集積回路によれば、入力される信号が異なる複数の終段回路をパラレル駆動することにより出力信号を生成するので、出力信号が遅延されたり不安定になることを防止しつつ、出力回路の消費電力を低減することができる。
【００１３】
【発明の実施の形態】
以下、図面に基いて本発明の実施の形態について説明する。尚、同一の要素には同一の番号を付して説明を省略する。
図１に、本発明の第１の実施形態に係る半導体集積回路に含まれている出力回路を示す。この出力回路は、ＰチャネルＭＯＳトランジスタＱＰ１１とＮチャネルＭＯＳトランジスタＱＮ１１とを含み、出力端子に出力電圧を供給する第１の終段回路と、ＰチャネルＭＯＳトランジスタＱＰ１２とＮチャネルＭＯＳトランジスタＱＮ１２とを含み、出力端子に出力電圧を供給する第２の終段回路と、ＰチャネルＭＯＳトランジスタＱＰ１３とＮチャネルＭＯＳトランジスタＱＮ１３とを含み、出力端子に出力電圧を供給する第３の終段回路とを有している。これらの終段回路は、それぞれインバータとして動作する。図２の（ａ）〜（ｃ）に、これらの終段回路に供給される信号ＳＧ１〜ＳＧ３の波形の例を示す。
【００１４】
図１に示す第１の終段回路のトランジスタＱＰ１１及びＱＮ１１のゲートには、図３に示す第１の信号供給回路から信号ＳＧ１が供給される。図３に示す第１の信号供給回路は、ＰチャネルＭＯＳトランジスタＱＰ２１とＮチャネルＭＯＳトランジスタＱＮ２１とによって構成されるインバータであり、入力した信号ＳＧ０を反転して信号ＳＧ１を出力する。
【００１５】
図１に示す第２の終段回路のトランジスタＱＰ１２及び第３の終段回路のトランジスタＱＰ１３のゲートには、第２の信号供給回路から信号ＳＧ２が供給される。第２の信号供給回路は、信号ＳＧ１に対して立上がりが早いか又は立下がりが遅い信号ＳＧ２を生成する。第２の信号供給回路としては、図４の（ａ）又は（ｂ）に示す回路を用いることができる。
【００１６】
図４の（ａ）に示す第２の信号供給回路は、ＰチャネルＭＯＳトランジスタＱＰ３１及びＱＰ３２とＮチャネルＭＯＳトランジスタＱＮ３１とによって構成されるインバータであり、入力した信号ＳＧ０を反転して信号ＳＧ２を出力する。この回路においては、高電位側の電源電位ＶＤＤにソースが接続されるＰチャネルＭＯＳトランジスタを２個並列に用いているので、信号ＳＧ１に対して立上がりが早い信号ＳＧ２を生成することができる。なお、ＰチャネルＭＯＳトランジスタを２個並列に用いるかわりに、ＰチャネルＭＯＳトランジスタのチャネル長を小さくするかチャネル幅を大きくしても、同様の効果を奏することができる。
【００１７】
図４の（ｂ）に示す第２の信号供給回路は、低電位側の電源電位ＶＳＳにソースが接続されるＮチャネルＭＯＳトランジスタＱＮ３１に対してＮチャネルＭＯＳトランジスタＱＮ３２を直列に接続しているので、信号ＳＧ１に対して立上がりが早いと共に立下がりが遅い信号ＳＧ２を生成することができる。この信号ＳＧ２の波形は、図２の（ｂ）に示されたものとなる。なお、ＮチャネルＭＯＳトランジスタを２個直列に用いるかわりに、ＮチャネルＭＯＳトランジスタのチャネル長を大きくするかチャネル幅を小さくしても、同様の効果を奏することができる。
【００１８】
図１に示す第２の終段回路のトランジスタＱＮ１２及び第３の終段回路のトランジスタＱＮ１３のゲートには、第３の信号供給回路から信号ＳＧ３が供給される。第３の信号供給回路は、信号ＳＧ１に対して立下がりが早いか又は立上がりが遅い信号ＳＧ３を生成する。第３の信号供給回路としては、図５の（ａ）又は（ｂ）に示す回路を用いることができる。
【００１９】
図５の（ａ）に示す第３の信号供給回路は、ＰチャネルＭＯＳトランジスタＱＰ４１とＮチャネルＭＯＳトランジスタＱＮ４１及びＱＮ４２とによって構成されるインバータであり、入力した信号ＳＧ０を反転して信号ＳＧ３を出力する。この回路においては、低電位側の電源電位ＶＳＳにソースが接続されるＮチャネルＭＯＳトランジスタを２個並列に用いているので、信号ＳＧ１に対して立下がりが早い信号ＳＧ３を生成することができる。なお、ＮチャネルＭＯＳトランジスタを２個並列に用いるかわりに、ＮチャネルＭＯＳトランジスタのチャネル長を小さくするかチャネル幅を大きくしても、同様の効果を奏することができる。
【００２０】
図５の（ｂ）に示す第３の信号供給回路は、高電位側の電源電位ＶＤＤにソースが接続されるＰチャネルＭＯＳトランジスタＱＰ４１に対してＰチャネルＭＯＳトランジスタＱＰ４２を直列に接続しているので、信号ＳＧ１に対して立下がりが早いと共に立上がりが遅い信号ＳＧ３を生成することができる。この信号ＳＧ３の波形は、図２の（ｃ）に示されたものとなる。なお、ＰチャネルＭＯＳトランジスタを２個直列に用いるかわりに、ＰチャネルＭＯＳトランジスタのチャネル長を大きくするかチャネル幅を小さくしても、同様の効果を奏することができる。
【００２１】
このように、図１に示す第１の終段回路には、図２の（ａ）に示すような信号ＳＧ１が供給されるので、第１の終段回路は通常のインバータとして動作する。一方、第２及び第３の終段回路には、図２の（ｂ）及び（ｃ）に示すような立上がり又は立下り特性が変更された信号ＳＧ２及びＳＧ３が供給されるので、直列接続されたＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとの間でスイチングのタイミングがずらされる。これにより、出力回路の貫通電流を大幅に低減することができる。
【００２２】
次に、本発明の第２の実施形態について説明する。
図６に、本発明の第２の実施形態に係る半導体集積回路に含まれている出力回路を示す。この出力回路においては、第１の終段回路のトランジスタＱＰ１１及びＱＮ１１のゲートと、第２の終段回路のトランジスタＱＮ１２のゲートと、第３の終段回路のトランジスタＱＰ１３のゲートに、図３に示すような第１の信号供給回路から信号ＳＧ１が供給される。また、第２の終段回路のトランジスタＱＰ１２のゲートに、図４に示すような第２の信号供給回路から信号ＳＧ２が供給される。さらに、第３の終段回路のトランジスタＱＮ１３のゲートに、図５に示すような第３の信号供給回路から信号ＳＧ３が供給される。
【００２３】
このように、図６に示す第１の終段回路には、図２の（ａ）に示すような信号ＳＧ１が供給されるので、第１の終段回路は通常のインバータとして動作する。一方、第２及び第３の終段回路のＰチャネルＭＯＳトランジスタ又はＮチャネルＭＯＳトランジスタには、図２の（ｂ）及び（ｃ）に示すような立上がり又は立下り特性が変更された信号ＳＧ２及びＳＧ３が供給されるので、直列接続されたＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとの間でスイチングのタイミングがずらされる。これによっても、出力回路の貫通電流を低減することができる。
【００２４】
【発明の効果】
以上述べた様に、本発明によれば、入力される信号が異なる複数の終段回路をパラレル駆動することにより出力信号を生成するので、出力信号が遅延されたり不安定になることを防止しつつ、出力回路の消費電力を低減することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体集積回路に含まれている出力回路を示す回路図である。
【図２】図１における第１〜第３の終段回路にそれぞれ供給される信号の波形の例を示す波形図である。
【図３】図１における第１の信号供給回路を示す回路図である。
【図４】図１における第２の信号供給回路を示す回路図である。
【図５】図１における第３の信号供給回路を示す回路図である。
【図６】本発明の第２の実施形態に係る半導体集積回路に含まれている出力回路を示す回路図である。
【符号の説明】
ＱＰ１１〜ＱＰ４２  ＰチャネルＭＯＳトランジスタ
ＱＮ１１〜ＱＮ４２  ＮチャネルＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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