(57)【要約】【課題】レベルシフタ回路の遅延時間を短縮し、信号伝達の高速化を図る。【解決手段】第１のインバータ１と、第２のインバータ２と、レベルシフト部３と、第３のインバータ４とからなるレベルシフタ回路において、一端を前記第１のインバータの信号出力端であるノード▲２▼に接続し、他端を、レベルシフト部３を構成する第１のＭＯＳトランジスタ３ａのゲートと第２のＭＯＳトランジスタ３ｂのドレインとの接続点（ノード▲５▼）に接続するようにコンデンサ５を設け、ノード▲２▼とノード▲５▼とをＡＣ的に短絡してバイパスルートを形成することにより、信号伝達を高速化する。【選択図】　　　　図１
2004048377.tif 000002
【特許請求の範囲】
【請求項１】
ドレインとソースとでラッチ構成にし、各ソースを一つの電源に接続した第１のＭＯＳトランジスタおよび第２のＭＯＳトランジスタと、前記第１のＭＯＳトランジスタと直列に接続し、ソースを接地し、ゲートに他の電源に基づく第１の信号が入力する第３のＭＯＳトランジスタと、前記第２のＭＯＳトランジスタと直列に接続し、ソースを接地し、ゲートに、前記第１の信号と逆相の第２の信号が入力する第４のＭＯＳトランジスタとで構成したレベルシフト部を備えてなるレベルシフタ回路において、
前記第３のＭＯＳトランジスタのゲートと前記第２のＭＯＳトランジスタのドレインとの間、または前記第４のＭＯＳトランジスタのゲートと前記第１のＭＯＳトランジスタのドレインとの間のいずれかにコンデンサを設けたことを特徴とするレベルシフタ回路。
【請求項２】
入力端の一端に第２のＭＯＳトランジスタのドレインからの出力信号が入力し、該入力端の他端を制御端子とし、他の電源がオフしたときには出力端をハイレベルまたはローレベルに設定するように前記制御端子より制御する論理ゲート回路を設けた請求項１記載のレベルシフタ回路。
【請求項３】
コンデンサを、配線を並走させたときの寄生容量で形成したことを特徴とする請求項１記載のレベルシフタ回路。
【請求項４】
コンデンサを、多層配線の層間膜容量で形成したことを特徴とする請求項１記載のレベルシフタ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明はレベルシフト動作における遅延時間を改善したレベルシフタ回路に関するものである。
【０００２】
【従来の技術】
図４は従来のレベルシフタ回路を示す構成図であり、図において、１は第１のインバータ、２は第２のインバータ、３はレベルシフト部、４は第３のインバータ、Ｖｄｄ１は直流の第１の電源、Ｖｄｄ２は直流の第２の電源、Ｖｉｎは入力信号、Ｖｏｕｔは出力信号である。
【０００３】
従来のレベルシフタ回路の構成を以下に説明する。
第１のインバータ１はＰチャンネル型ＭＯＳトランジスタ１ａ（Ｔｒ１）およびＮチャンネル型ＭＯＳトランジスタ１ｂ（Ｔｒ２）とで構成され、図示のように各トランジスタのゲート（Ｇ）同士およびドレイン（Ｄ）同士をそれぞれ接続する。これらゲート同士が接続された箇所をノード▲１▼、ドレイン同士が接続された箇所をノード▲２▼と記す。
また、Ｎチャンネル型ＭＯＳトランジスタ１ｂのソース（Ｓ）は接地し、この接地とＰチャンネル型ＭＯＳトランジスタ１ａのソース（Ｓ）間に第１の電源Ｖｄｄ１より所定値の電圧を供給する。入力信号Ｖｉｎはノード▲１▼に入力し、その反転信号がノード▲２▼に出力される。
【０００４】
第２のインバータ２は前記第１のインバータ１と同様に、Ｐチャンネル型ＭＯＳトランジスタ２ａ（Ｔｒ３）およびＮチャンネル型ＭＯＳトランジスタ２ｂ（Ｔｒ４）とで構成され、各トランジスタのゲート（Ｇ）同士およびドレイン（Ｄ）同士をそれぞれ接続する。これらゲート同士の接続点は前記ノード▲２▼と接続される。また、ドレイン同士が接続された箇所をノード▲３▼と記す。
Ｎチャンネル型ＭＯＳトランジスタ２ｂのソース（Ｓ）は接地し、この接地とＰチャンネル型ＭＯＳトランジスタ１ａのソース（Ｓ）間に前記第１の電源Ｖｄｄ１より電圧を供給する。ノード▲２▼の入力信号は反転され、その反転信号がノード▲３▼に出力される。
【０００５】
レベルシフト部３は、ソース（Ｓ）に第２の電源Ｖｄｄ２より電圧供給されるＰチャンネル型第１のＭＯＳトランジスタ３ａ（Ｔｒ５）と、ソース（Ｓ）に前記第２の電源Ｖｄｄ２より電圧供給され、ゲート（Ｇ）を前記第１のＭＯＳトランジスタ３ａのドレイン（Ｄ）と接続し、ドレイン（Ｄ）を前記第１のＭＯＳトランジスタ３ａのゲート（Ｇ）と接続し、前記Ｐチャンネル型第１のＭＯＳトランジスタ３ａとラッチ構成としたＰチャンネル型第２のＭＯＳトランジスタ３ｂ（Ｔｒ６）と、ドレイン（Ｄ）を前記第１のＭＯＳトランジスタ３ａのドレインと接続し、ソース（Ｓ）を接地し、ゲート（Ｇ）に前記第１のインバータ１よりの出力信号（ノード▲２▼）が入力するＮチャンネル型第３のＭＯＳトランジスタ３ｃ（Ｔｒ７）と、ドレイン（Ｄ）を前記第２のＭＯＳトランジスタ３ｂのドレインと接続し、ソース（Ｓ）を接地し、ゲート（Ｇ）に前記第２のインバータ２よりの出力信号（ノード▲３▼）が入力するＮチャンネル型第４のＭＯＳトランジスタ３ｄ（Ｔｒ８）とで構成される。
上記構成において、第１のＭＯＳトランジスタ３ａのドレインと第３のＭＯＳトランジスタ３ｃのドレイン等とが接続された箇所をノード▲４▼、第２のＭＯＳトランジスタ３ｂのドレインと第４のＭＯＳトランジスタ３ｄのドレイン等とが接続された箇所をノード▲５▼と記す。
【０００６】
第３のインバータ４は前記第１のインバータ１等と同様に、Ｐチャンネル型ＭＯＳトランジスタ４ａ（Ｔｒ９）およびＮチャンネル型ＭＯＳトランジスタ４ｂ（Ｔｒ１０）とで構成され、各トランジスタのゲート（Ｇ）同士およびドレイン（Ｄ）同士をそれぞれ接続する。これらゲート同士の接続点は前記ノード▲５▼と接続される。また、ドレイン同士が接続された箇所をノード▲６▼と記す。
Ｎチャンネル型ＭＯＳトランジスタ４ｂのソース（Ｓ）は接地し、この接地とＰチャンネル型ＭＯＳトランジスタ４ａのソース（Ｓ）間に第２の電源Ｖｄｄ２より電圧を供給する。ノード▲５▼の入力信号は反転され、その反転信号がノード▲６▼にＶｏｕｔとして出力される。
【０００７】
次に動作について説明する。
レベルシフタ回路は、電源電圧の異なるロジック回路を接続するために用いられるもので、一般には低電圧電源側から高電圧電源側に信号を送る際に接続される。図４の場合、Ｖｄｄ１が印加された回路側が低電圧電源側であり、Ｖｄｄ２が印加された回路側が高電圧電源側である。
低電圧電源側から高電圧電源側に信号を送るとき、直接接続してしまうと低電圧電源側のハイレベル（以下、「Ｈ」と記す）信号の到達電位は、高電圧電源側の電源電位より低いために、ＣＭＯＳロジック回路などでは信号の受け取り側である高電圧電源側のＰチャンネル型ＭＯＳトランジスタが十分にオフせず、ロジック回路の動作はしても貫通電流が流れたり、ときにはロジック回路動作までもが不安定になる場合がある。
【０００８】
従来用いられているレベルシフタ回路は図４に示すように、高電圧電源側に属するレベルシフト部３への入力がＮチャンネル型ＭＯＳトランジスタ３ｃ、３ｄのみで構成され、図中のノード▲４▼とノード▲５▼に接続されたＰチャンネル型ＭＯＳトランジスタ３ａ、３ｂがラッチを構成しているために、Ｈ信号は高電圧電源であるＶｄｄ２まで上昇するようになっている。
以下、レベルシフト回路内の信号伝播について説明する。
（ア）ノード▲１▼（＝Ｖｉｎ）がローレベル（以下、「Ｌ」と記す）信号からＨに変化する。
（イ）第１のインバータ１によって、ノード▲２▼がＨからＬに変化する。
【０００９】
（ウ）ノード▲２▼の変化によってノード▲３▼がＬからＨに変化する。また、同時にノード▲４▼に接続されているＮチャンネル型ＭＯＳトランジスタ３ｃがオフとなるが、ノード▲５▼が依然としてＨ電位であり、Ｐチャンネル型ＭＯＳトランジスタ３ａもオフしているため、ノード▲４▼の電位は変化しない。
（エ）ノード▲３▼の変化によってノード▲５▼に接続されているＮチャンネル型ＭＯＳトランジスタ３ｄはオンするが、ノード▲４▼の電位が変化していないため、ノード▲５▼に電流を供給するＰチャンネル型ＭＯＳトランジスタ３ｂもオンのままである。実際の設計では、ノード▲５▼に接続されているＰチャンネル型ＭＯＳトランジスタ３ｂの電流供給能力は、Ｎチャンネル型ＭＯＳトランジスタ３ｄに比べ、はるかに小さくなるように設計するために、両方がオンとなった場合はノード▲５▼は接地電位に近い電位をとる。
【００１０】
（オ）ノード▲５▼が接地電位に近い電位になるため、ノード▲４▼に接続されているＰチャンネル型ＭＯＳトランジスタ３ａがオンになる。ノード▲４▼に接続されているＮチャンネル型ＭＯＳトランジスタ３ｃは（ウ）においてすでにオフしているため、ノード▲４▼は高電圧電源Ｖｄｄ２の電位まで上昇する。
（カ）ノード▲４▼が高電圧のＨとなるため、ノード▲５▼に接続されているＰチャンネル型ＭＯＳトランジスタ３ｂは完全にオフする。これによりノード▲５▼は完全に接地電位（＝Ｌ）にまで降下する。
（キ）ノード▲５▼が接地電位Ｌに変化するため、ノード▲６▼（＝Ｖｏｕｔ）がＬからＨに変化する。
以上説明のステップを経て信号が伝達され、低電圧電源である第１の電源Ｖｄｄ１に基づく入力信号Ｖｉｎが高電圧電源である第２の電源Ｖｄｄ２に基づく出力信号Ｖｏｕｔへレベルシフトされることとなる。
【００１１】
【発明が解決しようとする課題】
従来のレベルシフト回路は以上のように構成され、前述の（ア）〜（キ）のステップを経て信号が伝達される。このステップ中、特に時間がかかるのは（エ）の段階であり、ノード▲５▼に接続されているＰチャンネル型ＭＯＳトランジスタ３ｂとＮチャンネル型ＭＯＳトランジスタ３ｄがどちらもオンしてしまうことから競合してしまい、電位の変化は緩やかになる。
この場合、Ｐチャンネル型ＭＯＳトランジスタ３ｂの電源供給能力を小さくすることにより、（エ）の競合する時間を短くすることができるが、あまり小さくしてしまうと、上記の立ち上がりの変化と逆の場合、つまりノード▲１▼（Ｖｉｎ）がＨからＬに変化し、これによりノード▲５▼がＬからＨに変化するときに電源供給が小さいために時間がかかり、遅延時間の増大につながる。
このように、従来のレベルシフタ回路には立ち上がりと立ち下がりの遅延時間調整にトレードオフが存在し、結果としてレベルシフタ回路全体の遅延時間が大きいという課題があった。
【００１２】
この発明は上記のような課題を解決するためになされたもので、レベルシフタ回路の遅延時間を短縮し、信号伝達の高速化を図ったレベルシフタ回路を得ることを目的とする。
【００１３】
【課題を解決するための手段】
この発明に係るレベルシフタ回路は、ドレインとゲートとでラッチ構成にし、各ソースを一つの電源に接続した第１のＭＯＳトランジスタと第２のＭＯＳトランジスタと、前記第１のＭＯＳトランジスタと直列に接続し、ソースを接地し、ゲートに他の電源に基づく第１の信号が入力する第３のＭＯＳトランジスタと、前記第２のＭＯＳトランジスタと直列に接続し、ソースを接地し、ゲートに、前記第１の信号と逆相の第２の信号が入力する第４のＭＯＳトランジスタとで構成したレベルシフト部を備えてなるレベルシフタ回路において、前記第３のＭＯＳトランジスタのゲートと前記第２のＭＯＳトランジスタのドレインとの間、または前記第４のＭＯＳトランジスタのゲートと前記第１のＭＯＳトランジスタのドレインとの間のいずれかにコンデンサを設けたものである。
【００１４】
この発明に係るレベルシフタ回路は、入力端の一端に前記第２のＭＯＳトランジスタのドレインからの出力信号が入力し、該入力端の他端を制御端子とし、前記他の電源がオフしたときには出力端をハイレベルまたはローレベルに設定するように前記制御端子より制御する論理ゲート回路を設けたものである。
【００１５】
この発明に係るレベルシフタ回路は、前記コンデンサを、配線を並走させたときの寄生容量で形成したものである。
【００１６】
この発明に係るレベルシフタ回路は、前記コンデンサを、多層配線の層間膜容量で形成したものである。
【００１７】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態１．
図１はこの発明の実施の形態１によるレベルシフタ回路の構成図であり、図において図４と同等のものについては同一符号を付してあり、１は第１のインバータ、２は第２のインバータ、３はレベルシフト部、４は第３のインバータ、５はコンデンサ、Ｖｄｄ１は直流の第１の電源（他の電源）、Ｖｄｄ２は直流の第２の電源（一つの電源）、Ｖｉｎは入力信号、Ｖｏｕｔは出力信号である。
なお、第１の電源Ｖｄｄ１が印加された回路側が低電圧電源側、第２の電源Ｖｄｄ２が印加された回路側が高電圧電源側である点は前記図４と同様である。
【００１８】
次に、図１に示すレベルシフタ回路の構成を説明する。
第１のインバータ１はＰチャンネル型ＭＯＳトランジスタ１ａ（Ｔｒ１）およびＮチャンネル型ＭＯＳトランジスタ１ｂ（Ｔｒ２）とで構成され、図示のように各トランジスタのゲート（Ｇ）同士およびドレイン（Ｄ）同士をそれぞれ接続する。これらゲート同士が接続された箇所をノード▲１▼、ドレイン同士が接続された箇所をノード▲２▼と記す。
また、Ｎチャンネル型ＭＯＳトランジスタ１ｂのソース（Ｓ）は接地し、この接地とＰチャンネル型ＭＯＳトランジスタ１ａのソース（Ｓ）間に第１の電源Ｖｄｄ１より所定値の電圧を供給する。入力信号Ｖｉｎはノード▲１▼に入力し、その反転信号がノード▲２▼に出力される。
【００１９】
第２のインバータ２は前記第１のインバータ１と同様に、Ｐチャンネル型ＭＯＳトランジスタ２ａ（Ｔｒ３）およびＮチャンネル型ＭＯＳトランジスタ２ｂ（Ｔｒ４）とで構成され、各トランジスタのゲート（Ｇ）同士およびドレイン（Ｄ）同士をそれぞれ接続する。これらゲート同士の接続点は前記ノード▲２▼と接続される。また、ドレイン同士が接続された箇所をノード▲３▼と記す。
Ｎチャンネル型ＭＯＳトランジスタ２ｂのソース（Ｓ）は接地し、この接地とＰチャンネル型ＭＯＳトランジスタ１ａのソース（Ｓ）間に前記第１の電源Ｖｄｄ１より電圧を供給する。ノード▲２▼の入力信号は反転され、その反転信号がノード▲３▼に出力される。
【００２０】
レベルシフト部３は、ソース（Ｓ）に第２の電源Ｖｄｄ２より電圧供給されるＰチャンネル型第１のＭＯＳトランジスタ３ａ（Ｔｒ５）と、ソース（Ｓ）に前記第２の電源Ｖｄｄ２より電圧供給され、ゲート（Ｇ）を前記第１のＭＯＳトランジスタ３ａのドレイン（Ｄ）と接続し、ドレイン（Ｄ）を前記第１のＭＯＳトランジスタ３ａのゲート（Ｇ）と接続し、前記Ｐチャンネル型第１のＭＯＳトランジスタ３ａとラッチ構成としたＰチャンネル型第２のＭＯＳトランジスタ３ｂ（Ｔｒ６）と、ドレイン（Ｄ）を前記第１のＭＯＳトランジスタ３ａのドレインと接続し、ソース（Ｓ）を接地し、ゲート（Ｇ）に前記第１のインバータ１よりの出力信号（ノード▲２▼）が入力するＮチャンネル型第３のＭＯＳトランジスタ３ｃ（Ｔｒ７）と、ドレイン（Ｄ）を前記第２のＭＯＳトランジスタ３ｂのドレインと接続し、ソース（Ｓ）を接地し、ゲート（Ｇ）に前記第２のインバータ２よりの出力信号（ノード▲３▼）が入力するＮチャンネル型第４のＭＯＳトランジスタ３ｄ（Ｔｒ８）とで構成される。
上記構成において、第１のＭＯＳトランジスタ３ａのドレインと第３のＭＯＳトランジスタ３ｃのドレイン等とが接続された箇所をノード▲４▼、第２のＭＯＳトランジスタ３ｂのドレインと第４のＭＯＳトランジスタ３ｄのドレイン等とが接続された箇所をノード▲５▼と記す。
【００２１】
第３のインバータ４は前記第１のインバータ１等と同様に、Ｐチャンネル型ＭＯＳトランジスタ４ａ（Ｔｒ９）およびＮチャンネル型ＭＯＳトランジスタ４ｂ（Ｔｒ１０）とで構成され、各トランジスタのゲート（Ｇ）同士およびドレイン（Ｄ）同士をそれぞれ接続する。これらゲート同士の接続点は前記ノード▲５▼と接続される。また、ドレイン同士が接続された箇所をノード▲６▼と記す。
Ｎチャンネル型ＭＯＳトランジスタ４ｂのソース（Ｓ）は接地し、この接地とＰチャンネル型ＭＯＳトランジスタ４ａのソース（Ｓ）間に第２の電源Ｖｄｄ２より電圧を供給する。ノード▲５▼の入力信号は反転され、その反転信号がノード▲６▼にＶｏｕｔとして出力される。
ここまでの構成は前記図４と同様である。
【００２２】
図１の構成が図４と異なる点はコンデンサ５（Ｃａ）を設けている点である。このコンデンサ５は図１の構成の場合、低電圧電源側（Ｖｄｄ１）に属する第３のＭＯＳトランジスタ３ｃのゲート（ノード▲２▼）と高電圧電源側（Ｖｄｄ２）に属する第２のＭＯＳトランジスタ３ｂのドレイン（ノード▲５▼）との間に設ける。これは、図１の構成のもとで入力信号Ｖｉｎと出力信号Ｖｏｕｔとの位相関係を同相にすることに起因する。
このように、ノード▲２▼とノード▲５▼とをコンデンサ５を介して接続することにより、ノード▲２▼とノード▲５▼とはＡＣ的に短絡されてバイパスルートを形成し、ＤＣ的には分離された状態になる。
【００２３】
次に動作について説明する。
（ア）ノード▲１▼（＝Ｖｉｎ）がＬからＨに変化する。
（イ）第１のインバータ１により、ノード▲２▼がＨからＬに変化する。このときコンデンサ５の両端の電位は、高電圧電源Ｖｄｄ２側の電源電位と低電圧電源Ｖｄｄ１側の電源電位との差（Ｖｄｄ２−Ｖｄｄ１）しかかかっていないので、ノード▲５▼も高電圧電源Ｖｄｄ２の電位のＨから「Ｖｄｄ２−Ｖｄｄ１」の電位まで降下する。
（ウ）ノード▲２▼がＨからＬに変化したことにより、ノード▲３▼がＬからＨに変化する。また、ノード▲４▼に接続されているＮチャンネル型ＭＯＳトランジスタ３ｃがオフになる。このとき、ノード▲５▼はすでに「Ｖｄｄ２−Ｖｄｄ１」まで降下しているのでノード▲４▼に接続されたＰチャンネル型ＭＯＳトランジスタ３ａがオンに近い状態となる。従って、ノード▲４▼はＬからＨに上昇する。
【００２４】
（エ）ノード▲４▼がＬからＨに上昇することによって、ノード▲５▼に接続されているＰチャンネル型ＭＯＳトランジスタ３ｂがオフし、ノード▲３▼がＨに変化することでノード▲５▼に接続されているＮチャンネル型ＭＯＳトランジスタ３ｄがオンするために、ノード▲５▼は完全に接地電位まで降下する。
（オ）ノード▲５▼が接地電位Ｌに変化するので、最終段の第３のインバータ４によりノード▲６▼が上昇する。
以上が図１に示す構成のレベルシフタ回路の動作ステップであり、低電圧電源Ｖｄｄ１に基づく入力信号Ｖｉｎが高電圧電源Ｖｄｄ２に基づく出力信号Ｖｏｕｔへレベルシフトされることとなる。
実際には、（イ）の段階ですでにノード▲５▼の降下が始まるため、動作にかかる時間は短縮される。
【００２５】
また、コンデンサ５により結合されているため、ノード▲２▼とノード▲５▼がともにＨの状態になったときでも、コンデンサ５の両端に「Ｖｄｄ２−Ｖｄｄ１」の電位差がかかるだけで、直流リーク電流は発生しない。このため、コンデンサ５の挿入によってレベルシフタ本来の機能が損なわれることはない。
また、早い段階でノード▲５▼が降下するため従来（図４）のようなＰチャンネル型ＭＯＳトランジスタ３ｂとＮチャンネル型ＭＯＳトランジスタ３ｄが同時にオンする状態を避けることができ、結果的に動作時の貫通電流は流れないこととなる。
一方、コンデンサ５を充放電するために、消費電力は多くなるようにも思えるが、実際にはコンデンサ５はノード▲２▼およびノード▲５▼がいずれもＨの時に「Ｖｄｄ２−Ｖｄｄ１」の電位差がかかり、これがコンデンサ５にかかる最大の電位差であり、電源電圧分をフルに充放電するわけではないので、充放電電流による消費電流の増加分は小さな値となる。
【００２６】
また、コンデンサ５の充放電電流はその容量値またはその両端電圧（Ｖｄｄ２−Ｖｄｄ１）の時間的変化に比例する。
また、前述のように、コンデンサ５により、Ｐチャンネル型ＭＯＳトランジスタ３ｂとＮチャンネル型ＭＯＳトランジスタ３ｄとが同時にオンすることが回避され、貫通電流（Ｐチャンネル型ＭＯＳトランジスタ３ｂの電流）は流れなくなる。
従って、上記充放電電流が、上記貫通電流より小さな電流値となるようにコンデンサ５の容量値（両端電圧は上記既定値）を選定することにより、従来（図４）の構成に比し、結果として電流を減少させることとなる。
即ち、コンデンサ５とＰチャンネル型ＭＯＳトランジスタ３ｂとを適切に設計することにより、上記貫通電流が流れなくなることによる削減分がコンデンサ５を充放電するための電流増加分を上回り、全体として消費電流を少なくすることも可能である。
【００２７】
このコンデンサ５（Ｃａ）の容量値は以下の式を満足する値である。
Ｃｏ＞｛（ＶＨ−Ｖｔｐ）・Ｃ５＋Ｉｄｐ・Ｔ｝／（ＶＬ−ＶＨ＋Ｖｔｐ）　（１）
ここで、ＣｏはＣａの容量、ＶＨは高電圧電源Ｖｄｄ２の電源電圧、Ｃ５はノード▲５▼の容量、ＩｄｐはＰチャンネル型ＭＯＳトランジスタ３ｂのドレイン電流、Ｔはノード▲２▼が変化してからノード▲３▼またはノード▲５▼が変化する時間で、早い方の時間、ＶＬは低電圧電源Ｖｄｄ１の電源電圧、ＶｔｐはＰチャンネル型ＭＯＳトランジスタの閾値電圧である。
【００２８】
図２はレベルシフタの立ち上がり波形を示したものであり、同図（Ａ）は従来（図４）におけるもの、同図（Ｂ）はコンデンサ５で接続された実施の形態１（図１）によるものである。
各図中の▲１▼〜▲６▼はノード▲１▼〜ノード▲６▼の信号変化を示し、▲１▼から▲６▼の順で回路内を伝播していく。
図２（Ｂ）から理解できるように、ノード▲２▼とノード▲５▼が同時に立ち上がっていることが明白である。
またこれによって、最終出力端としてのノード▲６▼では閾値電圧である９００ｍＶを約６０ｐｓ（ピコ秒）早く横切っており、本発明の効果が実証されていることが理解できる。
【００２９】
以上の説明では、図１の構成のもとで入力信号Ｖｉｎと出力信号Ｖｏｕｔとの位相関係を同相にすることを前提とし、コンデンサ５をノード▲２▼とノード▲５▼との間に設けたものであるが、回路全体の入出力位相関係についてはインバータの段数で調整することとし、レベルシフト部３の入出力位相関係については任意とした場合にはコンデンサ５を第４のＭＯＳトランジスタ３ｄのゲートと第１のＭＯＳトランジスタ３ａのドレインとの間に設けてもよい。
【００３０】
以上のように、この実施の形態１によれば、低電圧電源側（Ｖｄｄ１）に属する第３のＭＯＳトランジスタ３ｃのゲート（ノード▲２▼）と高電圧電源側（Ｖｄｄ２）に属する第２のＭＯＳトランジスタ３ｂのドレイン（ノード▲５▼）とをコンデンサ５を介して接続し、ノード▲２▼とノード▲５▼とをＡＣ的に短絡してバイパスルートを形成するように構成したので、回路規模の増大を抑え、且つ、レベルシフトの動作における回路内信号伝達の遅延時間を短縮する効果が得られる。
また、レベルシフト部３の入出力位相関係については任意とし、コンデンサ５を第４のＭＯＳトランジスタ３ｄのゲートと第１のＭＯＳトランジスタ３ａのドレインとの間に設けた場合にも上記同様の効果が得られる。
【００３１】
また、コンデンサ５により、Ｐチャンネル型ＭＯＳトランジスタ３ｂとＮチャンネル型ＭＯＳトランジスタ３ｄとが同時にオンすることが回避され、貫通電流（Ｐチャンネル型ＭＯＳトランジスタ３ｂの電流）は流れなくなる。
一方、コンデンサ５の充放電電流はその容量値またはその両端電圧（Ｖｄｄ２−Ｖｄｄ１）の時間的変化に比例する。
従って、上記充放電電流が、上記貫通電流より小さな電流値となるようにコンデンサ５の容量値（両端電圧は上記既定値）を選定することにより、従来（図４）の構成に比し、結果として電流を減少させることとなる。
即ち、コンデンサ５とＰチャンネル型ＭＯＳトランジスタ３ｂとを適切に設計することにより、上記貫通電流が流れなくなることによる削減分がコンデンサ５を充放電するための電流増加分を上回り、全体として消費電流を減少できる効果が得られる。
【００３２】
実施の形態２．
図３はこの発明の実施の形態２によるレベルシフタ回路の構成図であり、図において６はコンデンサ（Ｃｂ）、７は論理ゲート回路としてのＮＡＮＤゲート（以下、「ＮＡＮＤゲート７」と記す）である。
その他の符号等については図１と同等のものであり、その説明は省略する。
【００３３】
実施の形態２が実施の形態１と構成上異なる点は、ＮＡＮＤゲート７を付加した点およびこの付加による回路全体の論理の反転に対して是正した点である。
また、ＮＡＮＤゲート７を付加した目的は低電圧電源Ｖｄｄ１が電源オフしてもノード▲６▼が、第２の電源Ｖｄｄ２のもとでのＨまたはＬの中間電位、いわゆる「不定」にならないようにするためである。
このため、制御端子（以下、「ノード▲７▼」と記す）には、図示しないが、通常時にはＨ信号を設定しておき、低電圧電源Ｖｄｄ１が電源オフしたときにはこれと連動してＬ信号に切り換えるようにする。これによりＮＡＮＤゲート７の出力端を強制的にＨに設定し、ノード▲６▼の不定を防止するようにしている。
このＮＡＮＤゲート７は、Ｐチャンネル型ＭＯＳトランジスタ７ａ、同７ｂ、Ｎチャンネル型ＭＯＳトランジスタ７ｃ、同７ｄを図示のように接続して構成したものである。このように構成したＮＡＮＤゲート７の入力端の一端にレベルシフト部３のノード▲５▼より信号が入力し、同入力端の他端（ノード▲７▼）を制御端子として前記のように信号を与える。
【００３４】
このＮＡＮＤゲート７の付加により、全体の論理が反転する。これを是正するため、Ｎチャンネル型ＭＯＳトランジスタ３ｃのゲートをノード▲３▼に、Ｎチャンネル型ＭＯＳトランジスタ３ｄのゲートをノード▲２▼にそれぞれ接続し、Ｐチャンネル型ＭＯＳトランジスタ３ａと同３ｂとで構成されるラッチに反転した信号が入力されるようにしている。これにより、ノード▲２▼と同相となるノードはノード▲４▼となり、コンデンサ６（Ｃｂ）で容量結合するノードもノード▲２▼とノード▲４▼となる。
実施の形態１における容量結合（Ｃａ）は前記のようにノード▲２▼とノード▲５▼としており、実施の形態２ではノード▲４▼をノード▲５▼に入れ替えている。
このノード▲４▼は次段のＮＡＮＤゲート７やバッファ兼用の第３のインバータ４に接続されていないため、実施の形態１におけるノード▲５▼に比べ、比較的ノードの容量が少ない。このことから、前記式（１）のＣ５の容量が減少したのと同じ効果があり、コンデンサ６（Ｃｂ）の容量値を少なくできる。
【００３５】
この結果、コンデンサ６の容量値は数十ｆＦ（フェムトファラド、１０−１５Ｆ）と比較的小さい容量に抑えることができる。
以上の構成における第１のインバータ１およびその他回路の基本機能は実施の形態１におけるそれらと同様である。従って、図２における各ノードの変化の位相関係について実施の形態１および上記説明を基に纏めると次のようになる。
ノード▲２▼はノード▲１▼（Ｖｉｎ）に対し反転（逆相）し、ノード▲３▼はノード▲２▼に対し反転してノード▲１▼と同相となり、ノード▲４▼はノード▲２▼と同相であり、ノード▲５▼はノード▲４▼に対し反転したノード▲１▼と同相となり、ＮＡＮＤゲート７の出力はノード▲５▼に対し反転し、ノード▲６▼（Ｖｏｕｔ）はＮＡＮＤゲート７の出力を反転しノード▲１▼と同相となる。
以上のようにノード▲１▼（Ｖｉｎ）からノード▲６▼（Ｖｏｕｔ）へ信号伝達され、低電圧電源Ｖｄｄ１に基づく入力信号Ｖｉｎが高電圧電源Ｖｄｄ２に基づく出力信号Ｖｏｕｔへレベルシフトされることとなる。
【００３６】
以上のように、この実施の形態２によれば、レベルシフト部３の出力側と第３のインバータ４の入力側との間にＮＡＮＤゲート７を設けるとともに、低電圧電源側（Ｖｄｄ１）に属する第４のＭＯＳトランジスタ３ｄのゲート（ノード▲２▼）と高電圧電源側（Ｖｄｄ２）に属する第１のＭＯＳトランジスタ３ａのドレイン（ノード▲４▼）とをコンデンサ５を介して接続し、ノード▲２▼とノード▲４▼とをＡＣ的に短絡してバイパスルートを形成するように構成したので、低電圧電源Ｖｄｄ１が電源オフしても信号出力端であるノード▲６▼が不定となることを回避する一方で回路内信号伝達における遅延時間についても短縮する効果がある。
また、コンデンサ６（Ｃｂ）をノード▲２▼とノード▲４▼の間に設ける構成のため、その容量値を実施の形態１におけるコンデンサ５（Ｃａ）の容量値に比べ小さくすることができるという効果が得られる。
【００３７】
なお、論理ゲート回路を上記のＮＡＮＤゲート７に代えてＮＯＲゲートとしてもよい。この場合、制御端子（ノード▲７▼）には、通常時にはＬ信号を設定しておき、低電圧電源Ｖｄｄ１が電源オフしたときにはこれと連動してＨ信号に切り換えるようにする。これによりＮＯＲゲートの出力端は強制的にＨに設定され、ノード▲６▼の不定を防止できる。
【００３８】
また、回路全体の入出力位相関係についてはインバータの段数で調整することとして任意とした場合には、図１の構成のもとで図３と同様の位置にＡＮＤゲートまたはＯＲゲートを設けるようにしてもよい。
この場合の制御端子（ノード▲７▼）には、ＡＮＤゲートにあっては、通常時にはＨ信号を設定しておき、低電圧電源Ｖｄｄ１が電源オフしたときにはこれと連動してＬ信号に切り換えるようにし、ＯＲゲートにあっては、通常時にはＬ信号を設定しておき、低電圧電源Ｖｄｄ１が電源オフしたときにはこれと連動してＨ信号に切り換えるようにする。これによりそれぞれのゲート出力端は強制的にＬまたはＨに設定され、ノード▲６▼の不定を防止できる。
【００３９】
実施の形態３．
実施の形態１（図１）におけるコンデンサ５（Ｃａ）および実施の形態２（図２）におけるコンデンサ６（Ｃｂ）それぞれの容量値は数十ｆＦ程度の比較的小さなものでよい。また、コンデンサ６の容量値はコンデンサ５のそれよりさらに小さくてよいことは前述の通りである。
従って、この発明に係るレベルシフタ回路を半導体集積回路内部で使用する場合、ノード▲２▼とノード▲４▼またはノード▲２▼とノード▲５▼それぞれの配線をある程度の長さで並走させて配置することにより、それらの間に生ずる寄生容量の利用が可能となる。
また、多層アルミ配線等の集積回路であれば、連続する２つの層にノード▲２▼のアルミ配線とノード▲４▼またはノード▲５▼のアルミ配線をある程度の面積が重なるように配置することにより、それら層間に生ずる層間膜容量（寄生容量）の利用が可能となる。
【００４０】
以上のように、この実施の形態３によれば、この発明によるレベルシフタ回路を半導体集積回路内部で使用する場合には配線を並走させることにより生ずる寄生容量、または多層配線とした場合に生ずる層間膜容量の利用が可能なため、例えばシリコン上ゲート酸化膜を利用してコンデンサを作る必要がなく、または独立のコンデンサ部品を使用する必要がなく、省スペース化または部品点数の削減という効果がある。
【００４１】
【発明の効果】
以上のように、この発明によれば、第３のＭＯＳトランジスタのゲートと第２のＭＯＳトランジスタのドレインとの間、または第４のＭＯＳトランジスタのゲートと第１のＭＯＳトランジスタのドレインとの間のいずれかにコンデンサを設けるように構成したので、回路規模の増大を抑え、且つ、レベルシフトの動作における回路内信号伝達の遅延時間を短縮する効果がある。
また、コンデンサと第２のＭＯＳトランジスタとを適切に設計することにより、第２のＭＯＳトランジスタと第４のＭＯＳトランジスタとが同時にオンすることが回避されることによる貫通電流の削減分がコンデンサを充放電するための電流増加分を上回り、回路全体として消費電流を減少できるという効果がある。
【００４２】
この発明によれば、入力端の一端にレベルシフト部からの出力信号が入力し、該入力端の他端を制御端子とし、第１の電源がオフしたときには出力端をハイレベルまたはローレベルに設定するように前記制御端子より制御する論理ゲート回路を設けるように構成したので、第１の電源が電源オフしても信号出力端が不定となることを回避する一方で回路内信号伝達における遅延時間についても短縮する効果がある。
【００４３】
この発明によれば、レベルシフタ回路を半導体集積回路内部で使用する場合には配線を並走させることにより生ずる寄生容量、または多層配線とした場合に生ずる層間膜容量の利用が可能なため、例えばシリコン上ゲート酸化膜を利用してコンデンサを作る必要がなく、または独立のコンデンサ部品を使用する必要がなく、省スペース化または部品点数の削減という効果がある。
【図面の簡単な説明】
【図１】この発明の実施の形態１によるレベルシフタ回路の構成図である。
【図２】レベルシフタの立ち上がり波形図であり、（Ａ）は従来におけるもの、（Ｂ）は実施の形態１によるものである。
【図３】この発明の実施の形態２によるレベルシフタ回路の構成図である。
【図４】従来のレベルシフタ回路を示す構成図である。
【符号の説明】
１　第１のインバータ、１ａ，２ａ，３ａ，３ｂ，４ａ　Ｐチャンネル型ＭＯＳトランジスタ、１ｂ，２ｂ，３ｃ，３ｄ，４ｂ　Ｎチャンネル型ＭＯＳトランジスタ、２　第２のインバータ、３　レベルシフト部、４　第３のインバータ、５，６　コンデンサ、７　ＮＡＮＤゲート。
【図１】
2004048377.tif 000003
【図２】
2004048377.tif 000004
【図３】
2004048377.tif 000005
【図４】
2004048377.tif 000006