(57)【要約】【課題】冗長構成を採る半導体記憶装置においてもチップサイズを低減できるようにする。【解決手段】冗長メモリセルアレイ１０２は、冗長救済用の不揮発性メモリセルを配置する冗長置き換え領域（ＭＭ）と、不良の不揮発性メモリセルのアドレス情報及び動作モード設定情報を格納する冗長アドレス・動作設定データ領域（ＭＤ）と、該冗長アドレス・動作設定データ領域（ＭＤ）を構成するメモリセルが正常であるか否かを示すフラグ情報を格納するフラグ情報格納領域とに区画されている。【選択図】        図１
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【特許請求の範囲】
【請求項１】
複数の不揮発性メモリセルがアレイ状に配置されたメモリセルアレイと、
前記不揮発性メモリセルと代替可能な冗長メモリセルを有する冗長メモリセルアレイとを備え、
前記冗長メモリセルアレイは、
前記複数の不揮発性メモリセルのうちの不良箇所を示す不良アドレス情報を格納する不良アドレス情報格納領域と、
前記不良アドレス情報格納領域が正常であるか否かを示すフラグ情報を格納するフラグ情報格納領域とを有していることを特徴とする半導体記憶装置。
【請求項２】
前記冗長メモリセルアレイは、
動作モードを格納する動作モード格納領域を有していることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
外部から入力される拡張アドレスにより、前記冗長メモリセルアレイから冗長メモリセルを選択する冗長デコーダ回路をさらに備えていることを特徴とする請求項１又は２に記載の半導体記憶装置。
【請求項４】
複数の不揮発性メモリセルがアレイ状に配置されたメモリセルアレイと、
外部から入力されるアドレスにより、前記メモリセルアレイから不揮発性メモリセルを選択するデコ−ダ回路とを備え、
電源が投入された際には、前記デコーダ回路からのすべての出力値が非選択に設定されることを特徴とする半導体記憶装置。
【請求項５】
複数の不揮発性メモリセルがアレイ状に配置されたメモリセルアレイと、前記不揮発性メモリセルと代替可能な冗長メモリセルを有する冗長メモリセルアレイとを備えた半導体記憶装置の製造方法であって、
前記メモリセルアレイを構成する前記各不揮発性メモリセルごとにその良否を判定する工程と、
判定により、前記メモリセルアレイから不良の不揮発性メモリセルが検出された場合には、前記冗長メモリセルアレイの一部に、不良と判定された前記不揮発性メモリセルの不良アドレス情報を格納し、不良と判定された前記不揮発性メモリセルを前記冗長メモリセルアレイの他の部分を用いて置き換える工程とを備えていることを特徴とする半導体記憶装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置に関し、特に不揮発性半導体記憶装置の歩留まりを向上する冗長回路を有する半導体記憶装置及びその製造方法に関する。
【０００２】
【従来の技術】
近年、電源がオフ状態の場合でもデータを保持可能な不揮発性半導体記憶装置は、電気的な消去及び書込みが可能なメモリ装置（ＥＥＰＲＯＭ，Ｆｌａｓｈ  ＥＥＰＲＯＭ）や強誘電体メモリ装置（ＦｅＲＡＭ）等の多くのシステムに利用されるようになってきている。
【０００３】
不揮発性半導体記憶装置又は該記憶装置を使用したシステムは、不揮発性メモリセルにメモリ部の動作モード又はシステムの動作モードを記録してシステムの最適化を図ったり、メモリ部を冗長構成として、通常に使用するメモリ部又はシステムが使用するメモリ部に欠陥があった場合には、冗長救済アドレス（不良アドレス）を記録しておき、記録した情報を利用することにより、歩留まりの向上を図っている。
【０００４】
従来、メモリ部の動作モード及びシステムの動作モードの最適化、並びに冗長構成による欠陥の救済を実現するには、あらかじめ、動作モード及び冗長救済アドレスを不揮発性のメモリ部に記録しておき、電源投入後に所定のアドレス領域からレジスタに読み出して所望の設定を行なうことにより、メモリ部の動作モードの初期化、システムの動作モードの初期化及び冗長救済機能を実現している。
【０００５】
図６に従来の不揮発性半導体記憶装置のブロック構成を示す。図６に示すように、複数の不揮発性メモリセルが配置された通常のメモリセルアレイ３０１と、メモリセルアレイ３０１に不良の不揮発性メモリセルが検出された場合にそれを救済する冗長メモリセルを含む冗長メモリセルアレイ３０２と、冗長アドレスデータ及び動作モードの設定データと、それらの格納領域に対する欠陥の有無を示すフラグデータを格納する複数のシステム設定データ格納領域３０３とを備えている。
【０００６】
このように、複数のシステム設定データ格納領域３０３には、外部からのテストモード信号ＡＥ［１：０］を受けるテストモード信号入力バッファ３１１及び拡張ロウデコーダ３１０を介して、冗長アドレスデータ及び動作モードの設定データとその格納領域が正常か否かを示すフラグデータをそれぞれ格納し、フラグデータが正常である格納領域のデータを読出して、冗長アドレスの設定及び動作モードの設定を行なう。
【０００７】
すなわち、メモリセルアレイ３０１だけでなく、システム設定データ格納領域３０３にも欠陥が存在することを想定して、複数のシステム設定データ格納領域３０３を用意し、その各領域に同一のデータを格納する構成としている。
【０００８】
【特許文献１】
特開２００２−１１７６９２号公報
【０００９】
【発明が解決しようとする課題】
しかしながら、前記従来の不揮発性半導体記憶装置は、２つのシステム設定データ格納領域３０３のいずれにも欠陥が生じてない場合には、システム設定データ格納領域３０３のうち１レコード分は無駄となる。さらに、半導体記憶装置の信頼性を上げるため、３レコード以上を格納する場合には、この無駄はさらに増大してしまい、チップサイズの低減が困難となるという問題が生じる。
【００１０】
本発明は、前記従来の問題を解決し、冗長構成を採る半導体記憶装置においてもチップサイズを低減できるようにすることを目的とする。
【００１１】
【課題を解決するための手段】
前記の目的を達成するため、本発明は、半導体記憶装置におけるシステム設定データ格納領域を冗長メモリセルアレイに組み込む構成とする。
【００１２】
また、半導体記憶装置の製造方法を、メモリセルのデバイス検査の後に、冗長メモリセルアレイの一部に設けたシステム設定データ格納領域に書き込む構成とする。
【００１３】
具体的に、本発明に係る第１の半導体記憶装置は、複数の不揮発性メモリセルがアレイ状に配置されたメモリセルアレイと、不揮発性メモリセルと代替可能な冗長メモリセルを有する冗長メモリセルアレイとを備え、冗長メモリセルアレイは、複数の不揮発性メモリセルのうちの不良箇所を示す不良アドレス情報を格納する不良アドレス情報格納領域と、不良アドレス情報格納領域が正常であるか否かを示すフラグ情報を格納するフラグ情報格納領域とを有している。
【００１４】
第１の半導体記憶装置によると、冗長メモリセルアレイは、複数の不揮発性メモリセルのうちの不良箇所を示す不良アドレス情報を格納する不良アドレス情報格納領域と、不良アドレス情報格納領域が正常であるか否かを示すフラグ情報を格納するフラグ情報格納領域とを有している。このように、不良アドレス情報を格納するシステム領域を設けるのではなく、冗長メモリセルアレイの一部に不良アドレス情報を格納するため、不良アドレス情報の格納領域を冗長メモリセルアレイの良好な領域に、重複することなく選択的に格納することができるので、チップサイズの低減を図ることができる。
【００１５】
第１の半導体記憶装置において、冗長メモリセルアレイは、動作モードを格納する動作モード格納領域を有していることが好ましい。
【００１６】
第１の半導体記憶装置は、外部から入力される拡張アドレスにより、冗長メモリセルアレイから冗長メモリセルを選択する冗長デコーダ回路をさらに備えていることが好ましい。
【００１７】
このようにすると、従来では不可能であった冗長メモリセルアレイにおける未使用領域をユーザが拡張メモリ領域として使用できるため、ユーザが使用可能なメモリ容量を増大することができる。
【００１８】
本発明に係る第２の半導体記憶装置は、複数の不揮発性メモリセルがアレイ状に配置されたメモリセルアレイと、外部から入力されるアドレスにより、メモリセルアレイから不揮発性メモリセルを選択するデコ−ダ回路とを備え、電源が投入された際には、デコーダ回路からのすべての出力値が非選択に設定される。
【００１９】
第２の半導体記憶装置によると、電源が投入された際には、デコーダ回路からのすべての出力値が非選択に設定されるため、電源投入時にすべてのメモリセルが非選択状態となるので、電源投入時の不揮発データの破壊を防止することができる。
【００２０】
本発明に係る第１の半導体記憶装置の製造方法は、複数の不揮発性メモリセルがアレイ状に配置されたメモリセルアレイと、不揮発性メモリセルと代替可能な冗長メモリセルを有する冗長メモリセルアレイとを備えた半導体記憶装置の製造方法を対象とし、メモリセルアレイを構成する各不揮発性メモリセルごとにその良否を判定する工程と、判定により、メモリセルアレイから不良の不揮発性メモリセルが検出された場合には、冗長メモリセルアレイの一部に、不良と判定された不揮発性メモリセルの不良アドレス情報を格納し、不良と判定された不揮発性メモリセルを冗長メモリセルアレイの他の部分を用いて置き換える工程とを備えている。
【００２１】
第１の半導体記憶装置の製造方法によると、各不揮発性メモリセルごとにその良否を判定し、判定によりメモリセルアレイから不良の不揮発性メモリセルが検出された場合には、冗長メモリセルアレイの一部に、不良と判定された不揮発性メモリセルの不良アドレス情報を格納し、不良と判定された不揮発性メモリセルを冗長メモリセルアレイの他の部分を用いて置き換える工程とを備えている。このため、本発明の第１の半導体記憶装置を製造時に確実に実現することができる。
【００２２】
【発明の実施の形態】
本発明の一実施形態について図面を参照しながら説明する。
【００２３】
図１は本発明の一実施形態に係る不揮発性半導体記憶装置のブロック構成を示している。
【００２４】
図１に示すように、本実施形態に係る不揮発性半導体記憶装置は、複数の不揮発性メモリセル（図示せず）が行列状に配置された通常（正規）のメモリセルアレイ１０１と、メモリセルアレイ１０１に不良の不揮発性メモリセルが検出された場合にそれと置き換えて救済する代替用の不揮発性メモリセルを含む冗長メモリセルアレイ１０２とを有している。
【００２５】
本実施形態の特徴として、冗長メモリセルアレイ１０２は、冗長救済用の不揮発性メモリセルを配置する冗長置き換え領域（ＭＭ）と、不良の不揮発性メモリセルのアドレス情報、並びにメモリ及びシステムの動作モード設定情報を格納する冗長アドレス・動作設定データ領域（ＭＤ）と、該冗長アドレス・動作設定データ領域（ＭＤ）を構成するメモリセルが正常であるか否かを示すフラグ情報を格納するフラグ情報格納領域とに区画されている。
【００２６】
ここで、例えば、不揮発性メモリの動作モードを切り替える例として、
▲１▼動作周波数によるレイテンシの切り替え
▲２▼不揮発性／揮発性の動作切り替え
▲３▼メモリインターフェイスの切り替え
等が上げられる。このようなメモリの動作モードを製品の段階で変更できるメリットは大きい。
【００２７】
また、システムの動作モードを切り替える例として、
▲１▼インターフェイスの切り替え
▲２▼メモリアドレス構成の変更
等が挙げられる。このようなシステムの動作モードを製品の段階で変更できるメリットは大きい。
【００２８】
メモリセルアレイ１０１は、そのコラム線（ビット線）を選択するコラム選択信号ＣＳＥＬ［ｍ：０］（但し、ｍは正の整数）をデコードして出力するコラムデコーダ１０３及びワード線ＷＬ［ｎ：０］（但し、ｎは正の整数。）を選択するロウデコーダ１０４とそれぞれ接続されている。
【００２９】
冗長メモリセルアレイ１０２は、コラムデコーダ１０３及び冗長ワード線ＷＬＲ［３：０］を選択する冗長ロウデコーダ１０５とそれぞれ接続されている。
【００３０】
コラムデコーダ１０３は、コラムプリデコーダ１３１と接続され、該コラムプリデコーダ１３１は、外部から入力されるコラムアドレス信号ＡＣ［ｑ：０］（但し、ｑは正の整数）をラッチするコラムアドレスラッチ回路１３２と接続されている。
【００３１】
ロウデコーダ１０４は、ロウプリデコーダ１０６と接続され、該ロウプリデコーダ１０６は、ロウアドレスラッチ回路１０８と接続されている。ロウアドレスラッチ回路１０８は、外部から入力されるロウアドレス信号ＡＲ［ｐ：０］（但し、ｐは正の整数）をラッチして内部ロウアドレス信号ＡＲＩ［ｐ：０］をロウプリデコーダ１０６に出力する
冗長ロウデコーダ１０５は、冗長ロウプリデコーダ１０７と接続されており、該冗長ロウプリデコーダ１０７は、拡張ロウアドレスラッチ回路１０９とアドレス一致判定回路１１０とにそれぞれ接続されている。拡張ロウアドレスラッチ回路１０９は、外部から入力される拡張ロウアドレス信号ＡＥ［１：０］をラッチして内部拡張ロウアドレス信号ＡＥＩ［１：０］を冗長ロウプリデコーダ１０７に出力する。また、アドレス一致判定回路１１０は、ロウアドレスラッチ回路１０８からの内部ロウアドレス信号ＡＲＩ［ｐ：０］と救済アドレスレジスタに格納されている救済（不良）アドレスとを比較して判定し、その判定結果信号ＲＳＰＥ［３：０］を冗長ロウプリデコーダ１０７に出力する。従って、冗長ロウプリデコーダ１０７は、それぞれ入力される内部拡張ロウアドレス信号ＡＥＩ［１：０］と判定結果信号ＲＳＰＥ［３：０］とから、内部判定結果信号ＲＳＰＩ［３：０］の値を決定して冗長ロウデコーダ１０５に出力する。
【００３２】
また、本実施形態の特徴として、コラムデコーダ１０３、ロウデコーダ１０４及び冗長ロウデコーダ１０５は、電源電圧値を検出して電源電圧検出信号ＰＯＲを出力する電源検出器１２０と接続されている。
【００３３】
図２は本実施形態に係るメモリセルアレイ１０１及び冗長メモリセルアレイ１０２を構成する不揮発性メモリセルの一例を示す。
【００３４】
図２に示すように、本実施形態の不揮発性メモリセルは、公知の２トランジスタ２キャパシタ構成を採る強誘電体メモリセル１４０からなり、各トランジスタのゲートはワード線ＷＬ［ｒ］（但し、ｒは、１≦ｒ≦ｎの整数）と接続され、各ソースはビット線ＢＬ及びビット相補線ＸＢＬと接続され、各ドレインは強誘電体キャパシタの一方の電極端子とそれぞれ接続されている。
【００３５】
ビット線ＢＬとビット相補線ＸＢＬとには、強誘電体メモリセル１４０がアクセスされた際に両ビット線ＢＬ、ＸＢＬ間の電位差を検知して増幅するセンスアンプ１４２が接続されている。
【００３６】
強誘電体メモリセル１４０を構成する各強誘電体キャパシタの他方の電極端子は、それぞれセルプレートＣＰと接続され、コラム選択信号ＣＳＥＬ［ｓ］（但し、ｓは、１≦ｓ≦ｍの整数）及びワード線ＷＬ［ｒ］により活性化される。この構成により、コラム選択信号ＣＳＥＬ及びワード線ＷＬが共にローレベルで非選択の場合には、各キャパシタの一方の電極端子はフローティング状態にあり、他方の電極端子は共にローレベルとなるため、誤選択によるデータの破壊を防ぐことができる。
【００３７】
図３は本実施形態に係る冗長ロウプリデコーダ１０７の回路構成の一例を示している。
【００３８】
図３に示すように、内部拡張ロウアドレス信号ＡＥＩ［０］を受ける第１のインバータ回路７１Ａと、内部拡張ロウアドレス信号ＡＥＩ［１］を受ける第２のインバータ回路７１Ｂと、一方の入力端子が第１のインバータ回路７１Ａの出力信号を受け、他方の入力端子が第２のインバータ回路７１Ｂの出力信号を受ける第１のＡＮＤ回路７２Ａと、一方の入力端子が内部拡張ロウアドレス信号ＡＥＩ［０］を受け、他方の入力端子が第２のインバータ回路７１Ｂの出力信号を受ける第２のＡＮＤ回路７２Ｂと、一方の入力端子が第１のインバータ回路７１Ａの出力信号を受け、他方の入力端子が内部拡張ロウアドレス信号ＡＥＩ［１］を受ける第３のＡＮＤ回路７２Ｃと、一方の入力端子が内部拡張ロウアドレス信号ＡＥＩ［０］を受け、他方の入力端子が内部拡張ロウアドレス信号ＡＥＩ［１］を受ける第４のＡＮＤ回路７２Ｄとを有している。
【００３９】
さらに、一方の入力端子が第１のＡＮＤ回路７２Ａの出力信号を受け、他方の入力端子がアドレス一致判定回路１１０からの判定結果信号ＲＳＰＥ［０］を受ける第１のＮＯＲ回路７３Ａと、一方の入力端子が第２のＡＮＤ回路７２Ｂの出力信号を受け、他方の入力端子が判定結果信号ＲＳＰＥ［１］を受ける第２のＮＯＲ回路７３Ｂと、一方の入力端子が第３のＡＮＤ回路７２Ｃの出力信号を受け、他方の入力端子が判定結果信号ＲＳＰＥ［２］を受ける第３のＮＯＲ回路７３Ｃと、一方の入力端子が第４のＡＮＤ回路７２Ｄの出力信号を受け、他方の入力端子が判定結果信号ＲＳＰＥ［３］を受ける第４のＮＯＲ回路７３Ｄと、各ＮＯＲ回路７３Ａ〜７３Ｄの出力値とそれぞれ接続される第３〜第６のインバータ回路７１Ｃ〜７１Ｆとを有している。
【００４０】
この構成により、冗長ロウプリデコーダ１０７は、通常動作時には、アドレス一致判定回路１１０からの判定結果信号ＲＳＰＥ［３：０］によって内部判定結果信号ＲＳＰＩ［３：０］を活性化できる。その上、製造時又は保守時には、外部からの拡張ロウアドレス信号ＡＥ［１：０］、すなわち内部拡張ロウアドレス信号ＡＥＩ［１：０］によっても、内部判定結果信号ＲＳＰＩ［３：０］を活性化することができる。
【００４１】
このように、本実施形態に係る冗長ロウプリデコーダ１０７は、従来では不可能であった冗長メモリセルアレイ１０２における未使用領域を外部からのコマンドにより、システム又はユーザの拡張メモリ領域として使用することができる。
【００４２】
以下、前記のように構成された不揮発性半導体記憶装置の製造方法について図面を参照しながら説明する。
【００４３】
図４は本実施形態に係る不揮発性半導体記憶装置におけるメモリセルアレイ１０２と冗長メモリセルアレイ１０２とを模式的に表わしている。
【００４４】
ここでは、メモリセルアレイ１０２及び冗長メモリセルアレイの一箇所ずつに欠陥が生じている場合であって、製造時に通常のメモリセルアレイ１０１における不良個所に代えて、冗長メモリセルアレイ１０２にロウアドレスの１つ分の領域を割り当てる例を示す。
【００４５】
まず、メモリテスタを用いたデバイス検査によって、メモリセルアレイ１０１に含まれる不揮発性メモリセルをアクセスするワード線ＷＬ［Ｘ］（但し、Ｘは１≦Ｘ≦ｎの整数）と、冗長メモリセルアレイ１０２に含まれる不揮発性メモリセルをアクセスする第１の冗長ワード線ＲＷＬ［０］とに欠陥があることが判定されたとする。
【００４６】
そこで、この場合には、図４に示すように、第１の冗長ワード線ＷＬＲ［０］でアクセスされるメモリセルのうち特定のコラムアドレスにより選択されるメモリセルに不良を示すフラグデータを書き込む。
【００４７】
第１の冗長ワード線ＷＬＲ［０］と隣接する第２の冗長ワード線ＷＬＲ［１］でアクセスされるメモリセルのうち特定のコラムアドレスにより選択されるメモリセルに正常を示すフラグデータを書き込む。さらに、不良と判定されたワード線ＷＬ［Ｘ］のアドレス情報、並びにメモリ及びシステムの動作モード設定情報を、第２の冗長ワード線ＷＬＲ［１］でアクセスされるメモリセルのうち特定のコラムアドレス以外のセルに書きこむ。
【００４８】
第２の冗長ワード線ＷＬＲ［１］と隣接する第３の冗長ワード線ＷＬＲ［２］でアクセスされるメモリセルは、不良と判定されたワード線ＷＬ［Ｘ］を置き換える領域として使用する。
【００４９】
従って、ここでは、第２の冗長ワード線ＷＬＲ［１］でアクセスされるメモリセルが、不良セルのアドレス情報、並びにメモリ及びシステムの動作モード設定情報を格納する冗長アドレス・動作設定データ領域（ＭＤ）となり、また、第３の冗長ワード線ＷＬＲ［２］でアクセスされるメモリセルが冗長救済用のメモリセルを含む冗長置き換え領域（ＭＭ）となる。
【００５０】
このように、冗長救済に必要なデータが冗長メモリセルアレイ１０２に格納される。この冗長メモリセルアレイ１０２に格納された不良セルのアドレス情報、並びにメモリ及びシステムの動作モード設定情報は、電源の投入後に、図１に示すアドレス一致判定回路１１０に設けられた救済アドレスレジスタに転送された後に利用可能となる。
【００５１】
ここで、第４の冗長ワード線ＷＬＲ［３］は未使用であるため、外部からの拡張ロウアドレス信号ＡＥ［１：０］の２つの値を共に１とすることにより、図３から分かるように、冗長メモリセルアレイ１０２における第４の冗長ワード線ＷＬＲ［３］をアクセスすることができる。従って、冗長救済を行ないつつも、冗長メモリセルアレイ１０２における未使用領域をユーザが通常のメモリセルアレイ１０１と同様に使用することができる。
【００５２】
なお、第１の冗長ワード線ＷＬＲ［０］及び第２の冗長ワード線ＷＬＲ［１］のいずれにも欠陥があると判定された場合には、第３の冗長ワード線ＷＬＲ［２］に不良セルのアドレス情報等を書き込む共に、第４の冗長ワード線ＷＬＲ［３］を置き換え先として使用すれば、冗長救済が可能となる。但し、この場合には、ユーザの使用領域は確保されなくなる。
【００５３】
以下、本実施形態に係る不揮発性半導体記憶装置における他の特徴を図面に基づいて説明する。
【００５４】
図５は本実施形態に係るコラムデコーダ１０３、ロウデコーダ１０４及び冗長ロウデコーダ１０５の回路構成の一例を示している。
【００５５】
図１に示す電源検出器１２０は、電源投入後に電源電圧が所定の電圧値に達するまでの期間は、ローレベルの電源電圧検出信号ＰＯＲを出力する。その結果、図５に示すように、コラムデコーダ１０３、ロウデコーダ１０４及び冗長ロウデコーダ１０５のそれぞれにＮＡＮＤ回路が設けられており、これらのＮＡＮＤ回路には、電源電圧検出信号ＰＯＲが各入力信号と共に入力される構成であるため、コラム選択信号ＣＳＥＬ［ｍ：０］、ロウ（ワード線）選択信号ＷＬ及び冗長ロウ（冗長ワード線）選択信号ＷＬＲ［３：０］の信号電位はすべてローレベルに固定される。その結果、電源が投入された直後には、これらコラムデコーダ１０３、ロウデコーダ１０４及び冗長ロウデコーダ１０５からのすべての出力値が非選択に設定されるため、電源投入時にすべての不揮発性メモリセルが非選択状態となるので、電源投入時の不揮発データの破壊を防止することができる。
【００５６】
なお、本実施形態においては、冗長構成を冗長ワード線ＷＬＲ［３：０］を増設する、いわゆるロウ冗長置き換え方式としたが、これに代えて、冗長コラム線を増設するコラム冗長置き換え方式としても良い。さらには、ロウ側とコラム側とを共に冗長構成とする方式にも適用可能である。
【００５７】
また、不揮発性メモリセルに強誘電体メモリ（ＦｅＲＡＭ）を用いたが、ＥＥＰＲＯＭ等の他の不揮発性メモリセルであっても良い。
【００５８】
【発明の効果】
本発明に係る第１の半導体記憶装置によると、冗長メモリセルアレイの一部に不良アドレス情報を格納するため、不良アドレス情報の格納領域を冗長メモリセルアレイの良好な領域に、重複することなく選択的に格納することができるので、チップサイズの低減を図ることができる。
【００５９】
本発明に係る第２の半導体記憶装置によると、電源投入時にすべてのメモリセルが非選択状態となるため、電源投入時の不揮発データの破壊を防止することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る不揮発性半導体記憶装置を示すブロック図である。
【図２】本発明の一実施形態に係る不揮発性半導体記憶装置のメモリセルアレイ及び冗長メモリセルアレイを構成する不揮発性メモリセルを示す回路図である。
【図３】本発明の一実施形態に係る不揮発性半導体記憶装置の冗長ロウプリデコーダの一例を示す回路図である。
【図４】本発明の一実施形態に係る不揮発性半導体記憶装置におけるメモリセルアレイ及び冗長メモリセルアレイに対する救済方法を示す模式的な構成図である。
【図５】本発明の一実施形態に係る不揮発性半導体記憶装置のロウデコーダ、冗長ロウデコーダ及びコラムデコーダの一例を示す回路図である。
【図６】従来の不揮発性半導体記憶装置を示すブロック図である。
【符号の説明】
１０１    メモリセルアレイ
１０２    冗長メモリセルアレイ
１０３    コラムデコーダ
１０４    ロウデコーダ
１０５    冗長ロウデコーダ
１０６    ロウプリデコーダ
１０７    冗長ロウプリデコーダ
１０８    ロウアドレスラッチ回路
１０９    拡張ロウアドレスラッチ回路
１１０    アドレス一致判定回路
１３１    コラムプリデコーダ
１３２    コラムアドレスラッチ回路
１４０    強誘電体メモリセル
１４２    センスアンプ
７１Ａ    第１のインバータ回路
７１Ｂ    第１のインバータ回路
７１Ｃ    第３のインバータ回路
７１Ｄ    第４のインバータ回路
７１Ｅ    第５のインバータ回路
７１Ｆ    第６のインバータ回路
７２Ａ    第１のＡＮＤ回路
７２Ｂ    第２のＡＮＤ回路
７２Ｃ    第３のＡＮＤ回路
７２Ｄ    第４のＡＮＤ回路
７３Ａ    第１のＮＯＲ回路
７３Ｂ    第２のＮＯＲ回路
７３Ｃ    第３のＮＯＲ回路
７３Ｄ    第４のＮＯＲ回路
【図１】
2004158051.tif 000003
【図２】
2004158051.tif 000004
【図３】
2004158051.tif 000005
【図４】
2004158051.tif 000006
【図５】
2004158051.tif 000007
【図６】
2004158051.tif 000008