(57)【要約】【課題】短チャネル効果を抑制するとともに、ゲートリークの発生や、閾値電圧の局所的な高電圧化を抑制する。【解決手段】円弧状の側壁１０ｂを有する凹部１０内にゲート酸化膜３が形成され、底面が凹部１０上端のゲート酸化膜３をそれぞれ覆うサイドウォール７が形成されている。凹部１０内およびサイドウォール７間に、ポリシリコン膜４と窒化チタン膜５とタングステン膜６の積層膜からなるゲート電極が埋め込まれている。凹部１０上端のゲート酸化膜３と接するソースドレイン領域２がシリコン基板１の上層に形成されている。凹部側壁１０ｂの半径ｒは、ゲート酸化膜３の膜厚ｔの２倍以上である。【選択図】        図１
2004158647.tif 000002
【特許請求の範囲】
【請求項１】
円弧状の側壁を有する凹部が形成された基板と、
前記凹部上に形成されたゲート絶縁膜と、
底面が前記凹部上端のゲート絶縁膜をそれぞれ覆い、シリコン窒化膜からなるサイドウォールと、
前記凹部内および前記サイドウォール間に埋め込まれたゲート電極と、
前記凹部上端のゲート絶縁膜と接し、前記基板の上層に形成されたソースドレイン領域と、
を備えたことを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記円弧状の側壁の半径が、前記ゲート絶縁膜の膜厚の２倍以上であることを特徴とする半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置において、
前記サイドウォール底面の幅が、前記ゲート絶縁膜の膜厚よりも大きいことを特徴とする半導体装置。
【請求項４】
凹部に埋め込まれたトランジスタを有する半導体装置の製造方法であって、
基板上に絶縁膜を形成する工程と、
前記絶縁膜をパターニングする工程と、
パターニングされた前記絶縁膜の側面に、シリコン窒化膜からなるサイドウォールを自己整合的に形成する工程と、
前記絶縁膜及びサイドウォールをマスクとした等方性エッチングにより、前記基板内に円弧状の側壁を有する凹部を形成する工程と、
前記凹部上にゲート絶縁膜を形成する工程と、
前記凹部内および前記サイドウォール間にゲート電極を埋め込む工程と、
前記絶縁膜を除去する工程と、
前記凹部上端のゲート絶縁膜と接するように、前記基板の上層にソースドレイン領域を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項５】
凹部に埋め込まれたトランジスタを有する半導体装置の製造方法であって、
基板の上層にソースドレイン領域となる拡散層を形成する工程と、
前記拡散層を形成した後、前記基板上に絶縁膜を形成する工程と、
前記絶縁膜をパターニングする工程と、
パターニングされた前記絶縁膜の側面に、シリコン窒化膜からなるサイドウォールを自己整合的に形成する工程と、
前記絶縁膜及びサイドウォールをマスクとした等方性エッチングにより、前記基板内に円弧状の側壁を有する凹部を形成する工程と、
前記凹部上にゲート絶縁膜を形成する工程と、
前記凹部内および前記サイドウォール間にゲート電極を埋め込む工程と、
前記絶縁膜を除去する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項６】
請求項４又は５に記載の製造方法において、
前記ゲート絶縁膜を形成する工程では、前記円弧状側壁の半径が前記ゲート絶縁膜の膜厚の２倍以上になるように、前記ゲート絶縁膜を形成することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置およびその製造方法に係り、特にＤＲＡＭメモリセル用ＭＯＳトランジスタおよびその製造方法に関するものである。
【０００２】
【従来の技術】
従来、ＤＲＡＭ用メモリセルトランジスタを製造する際、ゲート電極をトレンチに埋め込むことによって、短チャネル効果を緩和している（例えば、非特許文献１及び非特許文献２参照）。
【０００３】
【非特許文献１】
ＩＥＤＭ１９９１  プロシーディング、ｐ．６６７−６７０、Ｆｉｇ．２
【非特許文献２】
第５５回応用物理学術講演会１９９４  秋季講演予稿集、ｐ．６８７、２０ｐ−ＺＧ−４
【０００４】
【発明が解決しようとする課題】
しかしながら、トレンチの上端（上部エッジ部分）においてゲート酸化膜が薄くなり、ゲートリーク電流が発生してしまうという問題があった。このため、ゲート酸化膜の信頼性が低下してしまうという問題があった。
また、トレンチの下端（下部エッジ部分）においてゲート酸化膜が厚くなり、応力歪によりゲート酸化膜やシリコン基板（シリコン結晶）に欠陥が発生し、閾値電圧が局所的に高くなってしまうという問題があった。
従って、半導体装置の信頼性が低下してしまうという問題があった。
【０００５】
本発明は、上記従来の課題を解決するためになされたもので、短チャネル効果を抑制するとともに、ゲートリークの発生や、閾値電圧の局所的な高電圧化を抑制することを目的とする。
【０００６】
【課題を解決するための手段】
この発明に係る半導体装置は、円弧状の側壁を有する凹部が形成された基板と、
前記凹部上に形成されたゲート絶縁膜と、
底面が前記凹部上端のゲート絶縁膜をそれぞれ覆い、シリコン窒化膜からなるサイドウォールと、
前記凹部内および前記サイドウォール間に埋め込まれたゲート電極と、
前記凹部上端のゲート絶縁膜と接し、前記基板の上層に形成されたソースドレイン領域と、
を備えたことを特徴とするものである。
【０００７】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態について説明する。図中、同一又は相当する部分には同一の符号を付してその説明を簡略化ないし省略することがある。
【０００８】
実施の形態１．
図１は、本発明の実施の形態１による半導体装置を説明するための断面図である。
図１において、ボロンが濃度１×１０１５／ｃｍ３でドープされたＰ型シリコン基板１内に、平坦な底面１０ａと、該底面１０ａの両端と接し、半径がｒである円弧状の側壁１０ｂとからなる凹部１０が形成されている。この凹部１０上にはゲート絶縁膜３としてのゲート酸化膜が、例えば膜厚０．００７μｍで形成されている。ここで、詳細は後述するが、円弧状側壁１０ｂの半径ｒは、ゲート酸化膜３の膜厚の２倍以上である。
【０００９】
また、シリコン基板１の上層には、凹部１０上端のゲート酸化膜３と接するソースドレイン領域（リン濃度：１×１０１８／ｃｍ３）２が形成されている。ここで、ソースドレイン領域２間の直線的な距離Ｃは、例えば０．１０μｍであるが、この場合のソースドレイン領域２間の実効的な距離は、次のような数値となり、短チャネル効果が抑制される。
実効的距離＝［２×（側壁１０ｂの長さ）］＋直線的距離Ｃ−［２×（ソースドレイン領域２の深さＸｊ）］＝２×（２×π×０．０２／４）＋０．１０−２×０．０１＝０．１４２８μｍ
【００１０】
また、底面が凹部１０上端におけるゲート酸化膜３を覆い、シリコン窒化膜からなるサイドウォール７がシリコン基板１上に形成されている。ここで、サイドウォール７の高さＡは例えば０．２μｍであり、幅Ｂは例えば０．０３μｍである。なお、このサイドウォール７は、ＬＤＤ構造形成用のスペーサとして機能するものではない。
【００１１】
また、凹部１０内およびサイドウォール７間のスペースに、ポリシリコン膜４と窒化チタン膜５とタングステン膜６とを積層してなるゲート電極が埋め込まれている。詳細には、凹部１０上に形成されたゲート酸化膜３およびサイドウォール７を連続して覆うようにポリシリコン膜４が例えば膜厚０．０１μｍで形成され、このポリシリコン膜４を覆うように窒化チタン膜５が例えば膜厚０．０１μｍで形成され、さらに窒化チタン膜５上にタングステン膜６が形成されている。
【００１２】
また、凹部１０の底部１０ａよりも下層に、閾値電圧（スレッショルド電圧：Ｖｔｈ）制御用の第１チャネル領域９と第２チャネル領域１３とが形成されている。なお、第２チャネル領域１３の形成は任意である。
【００１３】
次に、本実施の形態１による半導体装置において、円弧状の凹部側壁１０ｂの半径ｒと、ゲート酸化膜３の膜厚ｔとの関係について説明する。
平坦な底部１０ａ上に形成された部分のゲート酸化膜３の膜厚をｔとし、半径がｒである円弧状の側壁１０ｂ上に形成された部分のゲート酸化膜３の膜厚をｘとすると、次のような式が得られる。
ｒ２−（ｒ−ｘ）２＝２πｒ×ｔ
この式を、側壁１０ｂ上のゲート酸化膜３の膜厚ｘについて整理すると、
ｘ＝ｒ±（ｒ２−２ｒｔ）０．５
＝ｔ／｛１±（１−２ｔ／ｒ）０．５｝／２
となる。ここで、半径ｒよりも膜厚ｘが大きくなることはないため、
ｘ＝ｔ／｛１＋（１−２ｔ／ｒ）０．５｝／２
となる。この式より、例えばｔ＝０．００７μｍで、ｒ＝０．０２μｍの場合には、ｘ＝０．００９０４μｍとなる。
ここで、ｒがｔの２倍よりも小さくなると、ゲート酸化膜３の体積成長の行き場が無くなり、応力歪みが大きくなる。このため、ゲート酸化膜３とシリコン基板（シリコン結晶）１に欠陥ができる場合がある。この場合には、トランジスタ部での接合リーク電流が大きくなり、半導体装置の信頼性が低下してしまう。
よって、本発明の実施の形態１では、凹部１０の円弧状側壁１０ｂの半径ｒを、ゲート酸化膜３の膜厚ｔの２倍以上の長さとした。
【００１４】
以上のように、本実施の形態１による半導体装置では、実効的なゲート長が長くなるため、短チャネル効果を抑制することができる。
また、本実施の形態１では、凹部１０の円弧状側壁１０ｂ上端のゲート酸化膜３を覆い、シリコン窒化膜からなるサイドウォール７を設けた。このため、凹部１０の側壁１０ｂ上端において、従来のようなゲート酸化膜３の膜厚が薄い部分がなくなる。よって、凹部１０上端におけるゲートリーク電流を抑えることができる。従って、ゲート酸化膜３の信頼性を向上させることができる。
また、本実施の形態１では、凹部１０の円弧状側壁１０ｂの半径ｒを、ゲート酸化膜３の膜厚ｔの２倍以上とした。これにより、凹部１０上でゲート酸化膜３の膜厚ｔが厚くなることを防止することができ、局所的な閾値電圧の上昇を抑制することができる。
従って、半導体装置の信頼性を向上させることができる。
【００１５】
次に、本実施の形態１による半導体装置の変形例について説明する。
図２は、本実施の形態１による半導体装置の変形例を説明するための断面図である。
図２に示す変形例と、図１に示す半導体装置との相違点は、凹部１０に埋め込まれたゲート電極にある。その他の構造は、同様である。
図２に示すように、本変形例では、凹部１０内およびサイドウォール７間に、ゲート電極としてポリシリコン膜４のみが埋め込まれている。ゲート遅延に制約のないデバイスの場合には、このようにゲート電極をポリシリコン膜４のみで形成してもよい。なお、ポリシリコン膜４に注入される不純物は、ｎ型とｐ型の何れでもよい。
【００１６】
また、ゲート電極を低抵抗化するため、凹部１０内に埋め込まれるゲート電極を、窒化チタン膜とタングステン膜との積層膜としてもよい。
【００１７】
次に、上述した半導体装置の製造方法について説明する。
図３は、本実施の形態１による半導体装置の製造方法を説明するための断面図である。詳細には、図１に示した半導体装置の製造方法を説明する工程断面図である。
先ず、図３（ａ）に示すように、シリコン基板１内にボロンイオンをドーズ量：１．０×１０１２−１３／ｃｍ２、注入エネルギー：１０ＫｅＶ−１００ＫｅＶで注入して、閾値電圧（Ｖｔｈ）制御用の第１チャネル領域９を形成する。
【００１８】
次に、図３（ｂ）に示すように、シリコン基板１上に熱酸化法により下敷き酸化膜としてのシリコン酸化膜１１を形成し、シリコン酸化膜１１上にＴＥＯＳ（ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ）酸化膜１２を膜厚０．２μｍで形成する。そして、ＴＥＯＳ酸化膜１２上にゲートマスクパターン（図示省略）を形成し、これをマスクとしてＴＥＯＳ酸化膜１２とシリコン酸化膜１１とを異方性エッチングすることにより、ＴＥＯＳ酸化膜１２およびシリコン酸化膜１１がパターニングされる。
次に、シリコン基板１全面にシリコン窒化膜７を膜厚０．０３μｍで形成し、このシリコン窒化膜７を０．０３３μｍ程度異方性エッチングする。これにより、パターニングされたＴＥＯＳ酸化膜１２の側壁に、高さＡが０．２μｍで、幅Ｂが０．０３μｍであるサイドウォール７（図１参照）が自己整合的に形成される。
【００１９】
次に、図３（ｃ）に示すように、ＴＥＯＳ酸化膜１２およびサイドウォール７をマスクとして等方性エッチングを行うことにより、シリコン基板１内に、平坦な底部１０ａと円弧状の側壁１０ｂとからなる凹部１０を形成する。ここで、等方性エッチングは、表面反応律速なエッチングであれば、ウェットエッチングとドライエッチングの何れでもよい。なお、この等方性エッチングの後、異方性エッチングを行うことによって、凹部１０表面をなめらかにすることができる。
そして、サイドウォール７をマスクとして、シリコン基板１内にボロンイオンを注入することにより、凹部底面１０ａの下層に閾値電圧（Ｖｔｈ）制御用の第２チャネル領域１３を形成する。なお、この第２チャネル領域１３の形成は任意である。
【００２０】
次に、図３（ｄ）に示すように、凹部１０の表面上にゲート酸化膜３を熱酸化法により膜厚５０Å〜７０Å（０．００５μｍ〜０．００７μｍ）で形成する。ここで、凹部１０の上端において、ゲート酸化膜３の端部はサイドウォール７の底面で覆われている。本工程を詳述すると、シリコン基板１の凹部１０の表面を少量だけ熱酸化し、この犠牲酸化により形成された熱酸化膜を除去した後、再度熱酸化を行うことによりゲート酸化膜３を形成した。
【００２１】
次に、図３（ｅ）に示すように、ゲート酸化膜３及びサイドウォール７を覆うように、ポリシリコン膜４を膜厚０．０１μｍで形成し、ポリシリコン膜４上に窒化チタン膜５を膜厚０．０１μｍで形成する。そして、窒化チタン膜５上にタングステン６を膜厚０．３μｍ程度堆積させる。さらに、ＴＥＯＳ酸化膜１２をストッパ膜としてＣＭＰ法により平坦化する。これにより、凹部１０内およびこの凹部１０を挟んで対向するサイドウォール７間に、ゲート電極が埋め込まれる。
【００２２】
次に、図３（ｆ）に示すように、ＴＥＯＳ酸化膜１２及びシリコン酸化膜１１を除去する。これにより、ソース／ドレイン領域２を形成する部分のシリコン基板１表面が露出する。
次に、図３（ｇ）に示すように、ゲート電極をマスクとして、リンイオンをドーズ量：１．０×１０１３−１４／ｃｍ２、注入エネルギー：２０ＫｅＶ−１００ＫｅＶでシリコン基板１に注入して、熱拡散を行う。これにより、ソースドレイン領域２としてのＮ＋拡散層が形成される。最後に、シリコン基板１の全面に、シリコン窒化膜８を形成する。
【００２３】
以上説明したように、本実施の形態１による半導体装置の製造方法では、リンイオン注入を行った後に、熱処理が少ないため、ソースドレイン領域２の濃度や深さＸｊの制御が容易である。但し、ゲート酸化膜３のエッジ部分と、ソースドレイン領域２との接触を確保しなければならない。すなわち、凹部１０の横方向のエッチング量と、リオンイオン注入後の熱拡散量とを正確に制御する必要がある。
また、サイドウォール７、ゲート電極（４，５，６）、ソースドレイン領域２を自己整合的に形成することができる。
【００２４】
なお、本実施の形態１では、本発明をｎＭＯＳトランジスタに適用した例について説明したが、本発明をｐＭＯＳトランジスタに適用することができる。
【００２５】
実施の形態２．
図４は、本発明の実施の形態２による半導体装置の製造方法を説明するための断面図である。
本実施の形態２による半導体装置の構造は、図１に示した実施の形態１による半導体装置と同じであるため、説明を省略する。
本実施の形態２による半導体装置に製造方法と、前述した実施の形態１による半導体装置の製造方法との相違点は、ソースドレイン領域２の形成段階にある。
【００２６】
先ず、図４（ａ）に示すように、シリコン基板１にボロンイオンをドーズ量：１．０×１０１２−１３／ｃｍ２、注入エネルギー：１０ＫｅＶ−１００ＫｅＶで注入して、閾値電圧Ｖｔｈ制御用の第１チャネル領域９を形成する。そして、シリコン基板１の表面にリンイオンをドーズ量：１．０×１０１３−１４／ｃｍ２、注入エネルギー：２０ＫｅＶ−１００ＫｅＶで注入して、熱拡散を行うことにより、ソースドレイン領域２となるＮ＋拡散層を形成する。このように、本実施の形態２による製造方法では、シリコン基板１上に成膜していない状態で、ソースドレイン領域（Ｎ＋拡散層）２を形成する。なお、第１チャネル領域９とソースドレイン領域２の形成順序は任意である。
【００２７】
次に、図４（ｂ）に示すように、実施の形態１と同様の方法（図３（ｂ）参照）で、シリコン基板１上にシリコン酸化膜１１を形成し、シリコン酸化膜１１上にＴＥＯＳ酸化膜１２を膜厚０．２μｍで形成する。そして、ＴＥＯＳ酸化膜１２上に、ゲートマスクパターン（図示省略）を形成し、ＴＥＯＳ酸化膜１２と熱酸化膜１１とを異方性エッチングによりパターニングする。さらに、パターニングされたＴＥＯＳ酸化膜１２の側壁に、高さＡが０．２μｍで、幅Ｂが０．０３μｍのサイドウォール７（図１参照）を自己整合的に形成する。
【００２８】
次に、図４（ｃ）に示すように、実施の形態１と同様の方法（図３（ｃ）参照）で、シリコン基板１内に凹部１０を形成する。そして、凹部底面１０ａの下層に閾値電圧（Ｖｔｈ）制御用の第２チャネル領域１３を形成する。
次に、図４（ｄ）に示すように、実施の形態１と同様の方法（図３（ｄ）参照）で、凹部１０の表面上にゲート酸化膜３を膜厚５０Å〜７０Å（０．００５μｍ〜０．００７μｍ）で形成する。
【００２９】
次に、図４（ｅ）に示すように、実施の形態１と同様の方法（図３（ｅ）参照）で、凹部１０内およびサイドウォール７間に、ポリシリコン膜４と窒化チタン膜５とタングステン６の積層膜からなるゲート電極が埋め込まれる。
次に、図４（ｆ）に示すように、ＴＥＯＳ酸化膜１２及び熱酸化膜１１を除去する。最後に、シリコン基板１の全面に、シリコン窒化膜８を形成する。
【００３０】
以上説明したように、実施の形態２による半導体装置の製造方法では、ソースドレイン領域２形成用の不純物を注入した後、シリコン基板１内に凹部１０を形成し、ソースドレイン領域２とした。従って、ソースドレイン領域２と、凹部１０上端のゲート酸化膜３との接触を確保することができる。
【００３１】
実施の形態３．
図５は、本発明の実施の形態３による半導体装置を説明するための断面図である。詳細には、図１に示した半導体装置をＤＲＡＭメモリセルのトランジスタに実装した場合を示している。
図５に示すように、図１に示したトランジスタ構造が、ＤＲＡＭメモリセルに応用されている。また、活性領域を分離する浅溝素子分離（ＳＴＩ：Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）１５がシリコン基板１の分離領域に形成されている。また、ソースドレイン領域２に接続するストレージノードコンタクト１６が形成されている。
【００３２】
本発明の実施の形態３によれば、実施の形態１で得られた効果に加えて、閾値電圧制御用のチャネルドーズ量を少なくしながら、パンチスルー電流を抑制することができる。さらに、ＰＮ接合部の不純物濃度が低くなり、空乏層幅が広がり、電界を小さくすることができ、接合リーク電流を少なくすることができる。このため、リフレッシュ時間を長くすることができ、消費電流を抑えることができ、ＤＲＡＭの性能が向上する。
【００３３】
【発明の効果】
本発明によれば、短チャネル効果を抑制するとともに、ゲートリークの発生や、閾値電圧の局所的な高電圧化を抑制することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１による半導体装置を説明するための断面図である。
【図２】本発明の実施の形態１による半導体装置の変形例を説明するための断面図である。
【図３】本発明の実施の形態１による半導体装置の製造方法を説明するための断面図である。
【図４】本発明の実施の形態２による半導体装置の製造方法を説明するための断面図である。
【図５】本発明の実施の形態３による半導体装置を説明するための断面図である。
【符号の説明】
１  基板（シリコン基板）、  ２  ソースドレイン領域、  ３  ゲート絶縁膜（ゲート酸化膜）、  ４  ポリシリコン膜、  ５  窒化チタン膜、  ６  タングステン膜、  ７  サイドウォール（シリコン窒化膜）、  ８  シリコン窒化膜、９  第１チャネル領域、  １０  凹部、  １０ａ  底部、  １０ｂ  側壁、  １１  下敷き酸化膜（シリコン酸化膜）、  １２  ＴＥＯＳ酸化膜、  １３  第２チャネル領域、  １５  浅溝素子分離（ＳＴＩ）、  １６  ストレージノードコンタクト。
【図１】
2004158647.tif 000003
【図２】
2004158647.tif 000004
【図３】
2004158647.tif 000005
【図４】
2004158647.tif 000006
【図５】
2004158647.tif 000007