(57)【要約】【課題】ビット線上の絶縁膜の膜厚を極力薄く形成しつつビット線の酸化および抵抗上昇を防止することができる半導体装置の製造方法を提供する。【解決手段】半導体装置の製造方法は、基板上に配線を形成する工程と、配線を覆うように基板上に絶縁膜を形成する工程と、酸素雰囲気下において熱処理を行う工程とを包含しており、配線上における絶縁膜の膜厚は、熱処理による配線の抵抗の増加が実質的に無視できる膜厚である。【選択図】  図２
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【特許請求の範囲】
【請求項１】
基板上に配線を形成する工程と、
前記配線を覆うように前記基板上に絶縁膜を形成する工程と、
酸素雰囲気下において熱処理を行う工程とを包含しており、
前記配線上における前記絶縁膜の膜厚は、前記熱処理による前記配線の抵抗の増加が実質的に無視できる膜厚であることを特徴とする半導体装置の製造方法。
【請求項２】
前記絶縁膜上又はその上方に誘電体膜を形成する工程をさらに包含しており、
前記熱処理を行う工程は、前記酸素雰囲気下において前記誘電体膜を焼結する熱処理を行う、請求項１記載の半導体装置の製造方法。
【請求項３】
前記配線上における前記絶縁膜の膜厚は、前記熱処理による前記配線の抵抗の増加が実質的に無視できる膜厚の下限と等しくなっている、請求項１記載の半導体装置の製造方法。
【請求項４】
前記絶縁膜を形成する工程は、前記配線上における前記絶縁膜の膜厚が、前記熱処理による前記配線の抵抗の増加が実質的に無視できる膜厚になるように、前記絶縁膜を平坦化する工程を含んでいる、請求項１記載の半導体装置の製造方法。
【請求項５】
前記平坦化する工程は、化学機械研磨によって前記絶縁膜を平坦化する、請求項４記載の半導体装置の製造方法。
【請求項６】
前記配線の抵抗の増加量は、前記熱処理前の配線抵抗の１０％以内である、請求項１記載の半導体装置の製造方法。
【請求項７】
前記熱処理の温度は、７００℃以上である、請求項１記載の半導体装置の製造方法。
【請求項８】
前記絶縁膜は、酸素バリア膜を含んでいる請求項１記載の半導体装置の製造方法。
【請求項９】
前記酸素バリア膜は、アモルファス構造を有している、請求項８記載の半導体装置の製造方法。
【請求項１０】
前記酸素バリア膜は、窒化シリコン膜を含んでいる、請求項８記載の半導体装置の製造方法。
【請求項１１】
前記誘電体膜を焼結する熱処理は、高誘電体膜または強誘電体膜を結晶化させる処理を含んでいる、請求項２記載の半導体装置の製造方法。
【請求項１２】
前記誘電体膜は、ビスマス（Ｂｉ）を含むペロブスカイト系誘電体を含んでいる、請求項２記載の半導体装置の製造方法。
【請求項１３】
前記配線は、半導体装置のビット線である、請求項１記載の半導体装置の製造方法。
【請求項１４】
前記配線は、タングステン（Ｗ）を含んでいる、請求項１記載の半導体装置の製造方法。
【請求項１５】
基板上にメモリのビット線となる配線を形成する工程と、
前記配線を覆うように前記基板上に第１の絶縁膜を形成して平坦化する工程と、
前記第１の絶縁膜上に誘電体膜を有するキャパシタを形成する工程と、
前記キャパシタを覆うように前記第１の絶縁膜上に第２の絶縁膜を形成する工程と、
酸素雰囲気下において前記誘電体膜を焼結する熱処理を行う工程とを包含しており、
前記配線上における、前記第１の絶縁膜の膜厚と前記第２の絶縁膜の膜厚との和は、前記熱処理による前記配線の抵抗の増加が実質的に無視できる膜厚であることを特徴とする半導体装置の製造方法。
【請求項１６】
前記配線上における、前記第１の絶縁膜の膜厚と前記第２の絶縁膜の膜厚との前記和は、前記熱処理による前記配線の抵抗の増加が実質的に無視できる膜厚の下限と等しくなっている、請求項１５に記載の半導体装置の製造方法。
【請求項１７】
前記平坦化する工程は、化学機械研磨によって前記第１の絶縁膜を平坦化する、請求項１５記載の半導体装置の製造方法。
【請求項１８】
前記キャパシタを形成する工程は、前記キャパシタのパターニング時に前記第１の絶縁膜の表面をオーバーエッチングする工程を含んでいる、請求項１５に記載の半導体装置の製造方法。
【請求項１９】
基板上にメモリのビット線となる配線を形成する工程と、
前記配線を覆うように前記基板上に第１の絶縁膜を形成して平坦化する工程と、
前記第１の絶縁膜上に水素バリア膜を形成する工程と、
前記水素バリア膜上に誘電体膜を有するキャパシタを形成する工程と、
前記キャパシタと前記水素バリア膜とを覆うように前記第１の絶縁膜上に第２の絶縁膜を形成する工程と、
酸素雰囲気下において前記誘電体膜を焼結する熱処理を行う工程とを包含しており、
上方に前記水素バリア膜のない前記配線上における、前記第１の絶縁膜の膜厚と第２の絶縁膜の膜厚との和は、前記熱処理による前記配線の抵抗の増加が実質的に無視できる膜厚になっていることを特徴とする半導体装置の製造方法。
【請求項２０】
前記水素バリア膜を形成する工程は、前記水素バリア膜のパターニング時に前記第１の絶縁膜の表面をオーバーエッチングする工程を含んでいる、請求項１９記載の半導体装置の製造方法。
【請求項２１】
基板上に配線を形成する工程と、
前記配線を覆うように前記基板上に酸素バリア膜を形成する工程と、
酸素雰囲気下において熱処理を行う工程とを包含しており、
前記配線上における前記酸素バリア膜の膜厚は、前記熱処理による前記配線の抵抗の増加が実質的に無視できる膜厚であることを特徴とする半導体装置の製造方法。
【請求項２２】
前記酸素バリア膜上又はその上方に誘電体膜を形成する工程をさらに包含しており、
前記熱処理を行う工程は、酸素雰囲気下において前記誘電体膜を焼結する熱処理を行なう、請求項２１記載の半導体装置の製造方法。
【請求項２３】
前記配線上における前記酸素バリア膜の膜厚は、前記熱処理による前記配線の抵抗の増加が実質的に無視できる膜厚の下限と等しくなっている、請求項２１記載の半導体装置の製造方法。
【請求項２４】
少なくとも前記配線の上面を覆うように前記酸素バリア膜をパターニングする工程をさらに包含する、請求項２１記載の半導体装置の製造方法。
【請求項２５】
前記酸素バリア膜を形成する工程の後であって前記誘電体膜を形成する工程の前に、前記酸素バリア膜上に絶縁膜を形成し、前記絶縁膜を平坦化する工程をさらに包含する、請求項２２記載の半導体装置の製造方法。
【請求項２６】
前記酸素バリア膜に対する前記絶縁膜の研磨選択比が２以上である、請求項２５記載の半導体装置の製造方法。
【請求項２７】
基板上に形成されたメモリのビット線となる配線と、
前記配線を覆うように形成された酸素バリア膜と、
前記酸素バリア膜上および前記基板上に形成された絶縁膜と、
前記絶縁膜上に形成された誘電体膜を有するキャパシタとを具備しており、
前記配線上における前記酸素バリア膜の膜厚は、前記誘電体膜を焼結するための熱処理による前記配線の抵抗の増加が実質的に無視できる膜厚に形成されていることを特徴とする半導体装置。
【請求項２８】
前記絶縁膜は、前記酸素バリア膜の凹部に平坦に埋め込まれており、
前記キャパシタは、前記酸素バリア膜と前記埋め込まれた絶縁膜との上に形成されている、請求項２７に記載の半導体装置。
【請求項２９】
前記酸素バリア膜は、少なくとも前記配線の上面を覆うように形成されている、請求項２７記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、一般的には酸素雰囲気での焼結により配線抵抗が上昇することを防止することができる半導体装置およびその製造方法に関し、特に、キャパシタよりも下に配置されたビット線の抵抗が、強誘電体容量の結晶化のための酸素雰囲気での焼結により上昇することを防止することができる半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
酸素雰囲気下における高温熱処理を必要とする半導体装置の製造方法の従来例として、容量素子の誘電体膜を結晶化させるための焼結処理（酸素アニール）時に、メタルのコンタクトプラグが酸化することを防止する方法を記載したものがある（例えば、特許文献１）。
【０００３】
この従来例について、図１３（ａ）〜図１３（ｃ）、図１４（ａ）〜図１４（ｃ）および図１５（ａ）〜図１５（ｅ）を参照しながら説明する。図１３（ａ）〜図１３（ｃ）、図１４（ａ）〜図１４（ｃ）および図１５（ａ）〜図１５（ｅ）は、従来の半導体装置の製造方法を説明するための断面図である。
【０００４】
図１３（ａ）に示すように、アイソレーション領域８０２（ＳＴＩまたはＬＯＣＯＳ）と高濃度不純物拡散層８０３とゲート酸化膜８０４とゲート電極８０５とが形成された半導体基板８０１上に、トランジスタを覆うように第１の層間絶縁膜８０６を平滑に形成する。
【０００５】
次に、図１３（ｂ）に示すように、その所望の位置にレジストパターン（図示せず）を形成し、レジストパターンをマスクとして、ドライエッチングによりコンタクト孔８０７を形成する。
【０００６】
次に、図１３（ｃ）に示すように、ウェハ全面にＣＶＤ法によりコンタクト孔８０７を埋めるようにコンタクトプラグとなるＷ８０８を形成する。次に、図１４（ａ）に示すように、第１の層間絶縁膜８０６上のＷ８０８をＣＭＰ法により除去して、コンタクトプラグ８０９を形成する。
【０００７】
次に、図１４（ｂ）に示すように、第１の層間絶縁膜８０６上にコンタクトプラグ８０９を覆うように第１の導電膜を形成し、これをパターニングしてＷプラグ上にキャパシタの下部電極８１０を形成する。ここで、キャパシタの下部電極８１０は酸素障壁層を含んでおり、これをコンタクトプラグ８０９上に形成することで、工程数の削減を図ることができる。また、このとき同時に、高濃度不純物拡散層８０３と上方の配線とを接続するコンタクトプラグ８０９上にも下部電極８１０を形成しておく。
【０００８】
次に、図１４（ｃ）に示すように、第１の層間絶縁膜８０６上に下部電極８１０を覆うように誘電体材料を含む絶縁膜を形成し、これをパターニングして下部電極８１０上に誘電体容量膜８１１を形成する。その後、酸素アニールにより誘電体材料を焼結して結晶化を行なう。ここで、コンタクトプラグ８０９上に設けた下部電極８１０に含まれる酸素障壁層により、容量素子が上方に形成されるコンタクトプラグ８０９および高濃度不純物拡散層８０３と上方の配線を接続するコンタクトプラグ８０９において、Ｗプラグが酸化することを防止することができる。
【０００９】
次に、図１５（ａ）に示すように、第１の層間絶縁膜８０６上に誘電体容量膜８１１と下部電極８１０とを覆うように第２の導電膜を形成し、これをパターニングしてキャパシタの上部電極９０１を形成する。下部電極８１０、誘電体容量膜８１１および上部電極９０１により、キャパシタ９０２が形成される。
【００１０】
次に、図１５（ｂ）に示すように、高濃度不純物拡散層８０３と上方の配線を接続するコンタクトプラグ８０９上の下部電極８１０をリソグラフィーとドライエッチを用いることで除去する。
【００１１】
次に、図１５（ｃ）に示すように、キャパシタ９０２による段差を緩和するために、キャパシタ９０２を覆うように第１の層間絶縁膜８０６上に第２の絶縁膜を形成した後、平坦化を行い、層間絶縁膜９０４を形成する。この平坦化により、キャパシタ９０２の上の配線形成が容易となる。
【００１２】
次に、図１５（ｄ）に示すように、コンタクトホール９０５を、トランジスタの拡散層８０３およびキャパシタ９０２の上部電極９０１と接続するようにリソグラフィーとドライエッチとによりそれぞれ形成する。
【００１３】
次に、図１５（ｅ）に示すように、コンタクトホール９０５内を埋めるように導電膜を形成し、層間絶縁膜９０４上の部分をＣＭＰ法によって除去することにより、コンタクトプラグ９０６を形成する。
【００１４】
【特許文献１】
特開平１０−３０３３９８号公報（第２−８頁、第３図）
【００１５】
【発明が解決しようとする課題】
現在、ＤＲＡＭやＦｅＲＡＭでは、メモリセルの更なる微細化のために、キャパシタの下に導電膜のビット線を配置した、いわゆるＣＯＢ（Ｃａｐａｃｉｔｏｒ  Ｏｎ  Ｂｉｔｌｉｎｅ）構造のメモリが開発されている。このＣＯＢ構造では、誘電体容量の結晶化のための酸素雰囲気でのアニール時に、コンタクトプラグの酸化だけでなく、ビット線の酸化および抵抗上昇が大きな課題となる。上記した従来例の製造方法では、ビット線の酸化および抵抗上昇に対する対策がないので、不十分である。
【００１６】
例えば、ビット線上の絶縁膜の膜厚が、ビット線の抵抗が上昇するような膜厚下限よりも薄い時には、ビット線の抵抗が上昇したり、更に悪い場合には、ビット線材料の膨張や剥離が起こる。逆に、ビット線上の絶縁膜の膜厚を厚くすると、キャパシタ上部の配線とトランジスタとを接続するコンタクトのアスペクトが大きくなる。このため、コンタクト孔内におけるプラグの接続信頼性が低下してしまう。
【００１７】
本発明の目的は、ビット線を形成した後に酸素雰囲気下で熱処理を必要とする場合に、ビット線上の絶縁膜の膜厚を極力薄く形成しつつビット線の酸化および抵抗上昇を防止することができる半導体装置およびその製造方法を提供することにある。
【００１８】
【課題を解決するための手段】
本発明に係る半導体装置の製造方法は、基板上に配線を形成する工程と、前記配線を覆うように前記基板上に絶縁膜を形成する工程と、酸素雰囲気下において熱処理を行う工程とを包含しており、前記配線上における前記絶縁膜の膜厚は、前記熱処理による前記配線の抵抗の増加が実質的に無視できる膜厚であることを特徴とする。
【００１９】
本発明に係る半導体装置の他の製造方法は、基板上にメモリのビット線となる配線を形成する工程と、前記配線を覆うように前記基板上に第１の絶縁膜を形成して平坦化する工程と、前記第１の絶縁膜上に誘電体膜を有するキャパシタを形成する工程と、前記キャパシタを覆うように前記第１の絶縁膜上に第２の絶縁膜を形成する工程と、酸素雰囲気下において前記誘電体膜を焼結する熱処理を行う工程とを包含しており、前記配線上における、前記第１の絶縁膜の膜厚と前記第２の絶縁膜の膜厚との和は、前記熱処理による前記配線の抵抗の増加が実質的に無視できる膜厚であることを特徴とする。
【００２０】
本発明に係る半導体装置のさらに他の製造方法は、基板上にメモリのビット線となる配線を形成する工程と、前記配線を覆うように前記基板上に第１の絶縁膜を形成して平坦化する工程と、前記第１の絶縁膜上に水素バリア膜を形成する工程と、前記水素バリア膜上に誘電体膜を有するキャパシタを形成する工程と、前記キャパシタと前記水素バリア膜とを覆うように前記第１の絶縁膜上に第２の絶縁膜を形成する工程と、酸素雰囲気下において前記誘電体膜を焼結する熱処理を行う工程とを包含しており、上方に前記水素バリア膜のない前記配線上における、前記第１の絶縁膜の膜厚と第２の絶縁膜の膜厚との和は、前記熱処理による前記配線の抵抗の増加が実質的に無視できる膜厚になっていることを特徴とする。
【００２１】
本発明に係る半導体装置のさらに他の製造方法は、基板上に配線を形成する工程と、前記配線を覆うように前記基板上に酸素バリア膜を形成する工程と、酸素雰囲気下において熱処理を行う工程とを包含しており、前記配線上における前記酸素バリア膜の膜厚は、前記熱処理による前記配線の抵抗の増加が実質的に無視できる膜厚であることを特徴とする。
【００２２】
本発明に係る半導体装置は、基板上に形成されたメモリのビット線となる配線と、前記配線を覆うように形成された酸素バリア膜と、前記酸素バリア膜上および前記基板上に形成された絶縁膜と、前記絶縁膜上に形成された誘電体膜を有するキャパシタとを具備しており、前記配線上における前記酸素バリア膜の膜厚は、前記誘電体膜を焼結するための熱処理による前記配線の抵抗の増加が実質的に無視できる膜厚に形成されていることを特徴とする。
【００２３】
【発明の実施の形態】
本実施の形態に係る半導体装置の製造方法においては、配線上における絶縁膜の膜厚は、熱処理による配線の抵抗の増加が実質的に無視できる膜厚である。このため、ビット線の配線抵抗が増加することを防止することができる。その結果、信頼性の高い半導体装置を製造することができる。
【００２４】
この実施の形態では、前記絶縁膜上又はその上方に誘電体膜を形成する工程をさらに包含しており、前記熱処理を行う工程は、前記酸素雰囲気下において前記誘電体膜を焼結する熱処理を行うことが好ましい。
【００２５】
前記配線上における前記絶縁膜の膜厚は、前記熱処理による前記配線の抵抗の増加が実質的に無視できる膜厚の下限と等しくなっていることが好ましい。
【００２６】
前記絶縁膜を形成する工程は、前記配線上における前記絶縁膜の膜厚が、前記熱処理による前記配線の抵抗の増加が実質的に無視できる膜厚になるように、前記絶縁膜を平坦化する工程を含んでいることが好ましい。
【００２７】
前記平坦化する工程は、化学機械研磨によって前記絶縁膜を平坦化することが好ましい。
【００２８】
前記配線の抵抗の増加量は、前記熱処理前の配線抵抗の１０％以内であることが好ましい。
【００２９】
前記熱処理の温度は、７００℃以上であることが好ましい。
【００３０】
前記絶縁膜は、酸素バリア膜を含んでいることが好ましい。
【００３１】
前記酸素バリア膜は、アモルファス構造を有していることが好ましい。
【００３２】
前記酸素バリア膜は、窒化シリコン膜を含んでいることが好ましい。
【００３３】
前記誘電体膜を焼結する熱処理は、高誘電体膜または強誘電体膜を結晶化させる処理を含んでいることが好ましい。
【００３４】
前記誘電体膜は、ビスマス（Ｂｉ）を含むペロブスカイト系誘電体を含んでいることが好ましい。
【００３５】
前記配線は、半導体装置のビット線であることが好ましい。
【００３６】
他の実施の形態に係る半導体装置の製造方法においては、配線上における、第１の絶縁膜の膜厚と第２の絶縁膜の膜厚との和は、熱処理による配線の抵抗の増加が実質的に無視できる膜厚である。このため、ビット線の配線抵抗が増加することを防止することができる。その結果、信頼性の高い半導体装置を製造することができる。
【００３７】
他の実施の形態では、前記配線上における、前記第１の絶縁膜の膜厚と前記第２の絶縁膜の膜厚との前記和は、前記熱処理による前記配線の抵抗の増加が実質的に無視できる膜厚の下限と等しくなっていることが好ましい。
【００３８】
前記平坦化する工程は、化学機械研磨によって前記第１の絶縁膜を平坦化することが好ましい。
【００３９】
前記キャパシタを形成する工程は、前記キャパシタのパターニング時に前記第１の絶縁膜の表面をオーバーエッチングする工程を含んでいることが好ましい。
【００４０】
さらに他の実施の形態に係る半導体装置の製造方法においては、上方に前記水素バリア膜のない前記配線上における、前記第１の絶縁膜の膜厚と第２の絶縁膜の膜厚との和は、前記熱処理による前記配線の抵抗の増加が実質的に無視できる膜厚になっている。このため、ビット線の配線抵抗が増加することを防止することができる。その結果、信頼性の高い半導体装置を製造することができる。
【００４１】
さらに他の実施の形態では、前記水素バリア膜を形成する工程は、前記水素バリア膜のパターニング時に前記第１の絶縁膜の表面をオーバーエッチングする工程を含んでいることが好ましい。
【００４２】
さらに他の実施の形態に係る半導体装置の製造方法においては、前記配線上における前記酸素バリア膜の膜厚は、前記熱処理による前記配線の抵抗の増加が実質的に無視できる膜厚である。このため、ビット線の配線抵抗が増加することを防止することができる。その結果、信頼性の高い半導体装置を製造することができる。
【００４３】
さらに他の実施の形態では、前記酸素バリア膜上又はその上方に誘電体膜を形成する工程をさらに包含しており、前記熱処理を行う工程は、酸素雰囲気下において前記誘電体膜を焼結する熱処理を行なうことが好ましい。
【００４４】
前記配線上における前記酸素バリア膜の膜厚は、前記熱処理による前記配線の抵抗の増加が実質的に無視できる膜厚の下限と等しくなっていることが好ましい。
【００４５】
少なくとも前記配線の上面を覆うように前記酸素バリア膜をパターニングする工程をさらに包含することが好ましい。
【００４６】
前記酸素バリア膜を形成する工程の後であって前記誘電体膜を形成する工程の前に、前記酸素バリア膜上に絶縁膜を形成し、前記絶縁膜を平坦化する工程をさらに包含することが好ましい。
【００４７】
前記酸素バリア膜に対する前記絶縁膜の研磨選択比が２以上であることが好ましい。
【００４８】
本実施の形態に係る半導体装置においては、配線上における酸素バリア膜の膜厚は、誘電体膜を焼結するための熱処理による配線の抵抗の増加が実質的に無視できる膜厚に形成されている。このため、ビット線の配線抵抗が増加することを防止することができる。その結果、信頼性の高い半導体装置を製造することができる。
【００４９】
この実施の形態では、前記絶縁膜は、前記酸素バリア膜の凹部に平坦に埋め込まれており、前記キャパシタは、前記酸素バリア膜と前記埋め込まれた絶縁膜との上に形成されていることが好ましい。
【００５０】
前記酸素バリア膜は、少なくとも前記配線の上面を覆うように形成されていることが好ましい。
【００５１】
以下、図面を参照して本発明の実施の形態を説明する。
【００５２】
（実施の形態１）
以下、本発明の実施の形態１を、ＤＲＡＭやＦｅＲＡＭのような半導体メモリに適用した場合を例として説明する。
【００５３】
図１（ａ）〜図１（ｄ）、図２（ａ）〜図２（ｄ）、図３（ａ）〜図３（ｃ）および図４（ａ）〜図４（ｂ）の各々は、実施の形態１を説明するための半導体装置の製造方法を示す断面図である。
【００５４】
図１（ａ）に示すように、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）分離領域１０２と高濃度不純物拡散層１０３とが形成された半導体基板上１０１に、トランジスタ１０５を覆うように、ＢＰＳＧ、ＨＤＰ−ＮＳＧまたはＯ３ＮＳＧのような絶縁膜をＣＶＤ法により例えば０．６マイクロメータ（μｍ）以上〜１．２マイクロメータ（μｍ）以下の厚みに成膜し、ＣＭＰ法を用いて第１の層間絶縁膜１０６が０．４マイクロメータ（μｍ）以上〜０．８マイクロメータ（μｍ）以下の膜厚になるように平坦化する。
【００５５】
次に、図１（ｂ）に示すように、第１の層間絶縁膜１０６の所望の位置にレジストパターン（図示せず）を形成し、レジストパターンをマスクとしてドライエッチングにより第１の層間絶縁膜１０６に第１のコンタクト孔１０７を形成する。
【００５６】
次に、図１（ｃ）に示すように、スパッタ、ＣＶＤまたはメッキ法により全面に導電膜１０８（例えば、タングステン、モリブデン、チタン、窒化チタン、窒化タンタル、ケイ化金属のようなメタルからなり、このケイ化金属はＴｉ，ＮｉまたはＣｏ，Ｃｕ、またはドーピングされた多結晶シリコン）を形成する。
【００５７】
次に、図１（ｄ）に示すように、エッチバック法またはＣＭＰ法を用いて、第１の層間絶縁膜１０６の上面が露出するまで導電膜１０８を除去し、コンタクトプラグ１０９を形成する。
【００５８】
次に、図２（ａ）に示すように、全面に導電膜（例えばＷ）を形成し、所望のマスクを用いて、コンタクトプラグ１０９と接続されるようにパターニングし、ビット線１１０を形成する。この時、導電膜を形成する前に、例えばビット線１１０がＷの場合には、ＴｉＮ／Ｔｉなどの密着層を形成してもよい。このビット線１１０の高さは、配線抵抗、設計ルールによって決定され、好ましくは２０ナノメータ（ｎｍ）以上〜１５０ナノメータ（ｎｍ）以下である。
【００５９】
更に、キャパシタ上部の配線とのスタック型コンタクトを形成する場合には、あらかじめコンタクトプラグ１０９と、その１つのコンタクトプラグを被覆するようにビット線パターンを形成しておく。
【００６０】
次に、図２（ｂ）に示すように、ビット線１１０上に絶縁膜を２００ナノメータ（ｎｍ）以上〜８００ナノメータ（ｎｍ）以下の厚みに形成し、それをＣＭＰ、エッチバック法あるいはリフローを用いて平坦化して、第２の層間絶縁膜１１１を形成する。この平坦化により、第２の層間絶縁膜１１１の上に形成されるキャパシタの形成を容易にでき、特にＣＭＰ法を用いる場合には、ビット線１１０の段差もより平坦化することができる。
【００６１】
この時、ビット線１１０上の層間絶縁膜１１１の膜厚Ｘを、後工程の誘電体容量膜の焼結における酸素雰囲気での高温焼結によって、酸素がビット線１１０に多量に供給されてビット線１１０の抵抗が上昇することのない膜厚とする。具体的には、層間絶縁膜１１１の膜厚Ｘは、３０ナノメータ（ｎｍ）以上〜５００ナノメータ（ｎｍ）以下であることが好ましい。このことにより、後工程において誘電体容量膜の焼結が行われてもビット線１１０の抵抗上昇を防止することができるので、信頼性の高いビット線１１０を得ることができる。特に、ビット線１１０がタングステン（Ｗ）の時には、タングステンは単結晶シリコンまたはポリシリコンよりもかなり低温においてかつ高速に酸化するので注意が必要である。
【００６２】
また、ビット線１１０の抵抗上昇は、焼結前の配線抵抗の１０％以内であることが好ましい。これ以上の抵抗上昇があると、回路動作に不具合が生じたり、動作マージンの減少につながる。また、ビット線１１０の酸化が激しい場合には、配線の体積膨張や、更にはビット線１１０の剥れが生じ、不良の原因となる。
【００６３】
また、他の実施の形態では、ビット線１１０上の層間絶縁膜１１１の膜厚Ｘを、後工程の誘電体容量膜の焼結における酸素雰囲気での高温焼結でビット線１１０の抵抗が上昇しない膜厚の下限と同程度とする。このように抵抗が上昇しない膜厚の下限とほぼ同等とすることによって、キャパシタ上の配線とトランジスタの拡散層とを接続するコンタクトのアスペクトを低減することができ、コンタクトプラグ１０９の信頼性低下を防止することができる。他の実施の形態では、ビット線１１０上の層間絶縁膜１１１として、酸素を透過しにくい膜を用いることにより、抵抗が上昇しない膜厚の下限をさらに低減することができ、例えば、１０ナノメータ（ｎｍ）以上〜３０ナノメータ（ｎｍ）以下とすることも可能である。
【００６４】
このような酸素を透過しにくい膜として、アモルファスの膜があり、これは粒界による酸素の透過が抑制されていると考えられる。また、その他の材料として、ＳｉＮもあり、この材料においては、酸素の透過だけでなく、誘電体容量膜の電気的特性を劣化させる水素の透過も抑制することができるという効果がある。
【００６５】
次に、図２（ｃ）に示すように、第１の層間絶縁膜１０６と第２の層間絶縁膜１１１との積層膜の所望の位置にレジストパターン（図示せず）を形成し、レジストパターンをマスクとして、ドライエッチングにより第２のコンタクト孔１１２を形成する。
【００６６】
次に、図２（ｄ）に示すように、スパッタ、ＣＶＤまたはメッキ法により全面に導電膜（例えば、タングステン、モリブデン、チタン、窒化チタン、窒化タンタル、ケイ化金属のようなメタルからなり、このケイ化金属はＴｉ，ＮｉまたはＣｏ，Ｃｕ、またはドーピングされた多結晶シリコン）を形成し、エッチバック法、またはＣＭＰ法を用いて、第２の層間絶縁膜１１１の上面が露出するまで、導電膜を除去し、第２のコンタクトプラグ１１３を形成する。
【００６７】
次に、図３（ａ）に示すように、ウェハ全面にキャパシタの下部電極２０１と誘電体容量２０２と上部電極２０３となる膜をこの順番に形成する。
【００６８】
次に、図３（ｂ）に示すように、所望のマスクを用いて、第２のコンタクトプラグ１１３が被覆されるようにパターニングして、キャパシタ２０４を形成する。ここでは、スタック型のキャパシタ構造を挙げたが、立体型その他の構造のキャパシタでも良く、これに限るものではない。また、下部電極２０１、誘電体容量２０２および上部電極２０３を一括してドライエッチしたが、それぞれの膜をその都度ドライエッチングしてもかまわない。更には、キャパシタ２０４の形状を形成することができるのであれば、他の方法でもかまわない。
【００６９】
次に、ＢＳＴ（ＢａｘＳｒ１−ｘＴｉＯ３）系誘電体、ＰＺＴ（Ｐｂ（ＺｒｘＴｉ１−ｘＯ３）などの鉛（Ｐｂ）を含むペロブスカイト系誘電体、ＳＢＴ（ＳｒＢｉ２Ｔａ２Ｏ９）などのＢｉを含むペロブスカイト系誘電体を結晶化させるために、酸素雰囲気の高温での焼結を行なう。この焼結は、通常の炉を用いたアニールによる焼結でもよく、ＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）による焼結でもよい。
【００７０】
また、誘電体容量２０２の焼結温度は一般に５００℃以上〜８５０℃以下であるが、図５に示したＷビット線上の層間膜Ｏ３ＮＳＧが３５ナノメータ（ｎｍ）であるときの一例が示すように、焼結温度が７００℃以上の時に配線の抵抗上昇が大きく、層間膜の膜厚下限が重要となる。また、上記した誘電体の中では、ビスマス（Ｂｉ）を含むペロブスカイト系材料の焼結温度が一般に高く、７００℃以上〜８５０℃以下の高温焼結を必要とし、この発明の効果が大きい。
【００７１】
次に、図３（ｃ）に示すように、キャパシタ２０４を覆うようにＢＰＳＧ、Ｏ３ＮＳＧまたはＨＤＰ−ＮＳＧのような絶縁膜を７００ナノメータ（ｎｍ）以上〜１５００ナノメータ（ｎｍ）以下の膜厚でＣＶＤ法により成膜し、ＣＭＰ法により平坦化して第３の層間絶縁膜２０５を形成する。
【００７２】
次に、図４（ａ）に示すように、キャパシタ２０４の上の配線とトランジスタの拡散層１０３とを接続するコンタクト孔２０６を、第１の層間絶縁膜１０６と第２の層間絶縁膜１１１と第３の層間絶縁膜２０５との積層膜に、所望のマスクを用いて、ドライエッチにより形成する。図４（ａ）では、スタック型のコンタクトの例を示している。
【００７３】
次に、図４（ｂ）に示すように、スパッタ、ＣＶＤまたはメッキ法により全面に導電膜（例えば、タングステン、モリブデン、チタン、窒化チタン、窒化タンタル、ケイ化金属のようなメタルからなり、このケイ化金属はＴｉ，ＮｉまたはＣｏ，Ｃｕ、またはドーピングされた多結晶シリコン）を形成し、エッチバック法、またはＣＭＰ法を用いて、第３の層間絶縁膜２０５の上面が露出するまで、導電膜を除去して第３のコンタクトプラグ２０７を形成し、キャパシタ２０４の上側の配線（図示せず）と接続可能になる。
【００７４】
以上のように実施の形態１によれば、ビット線１１０上の層間絶縁膜１１１の膜厚Ｘは、熱処理によるビット線１１０の抵抗の増加が実質的に無視できる膜厚である。このため、ビット線１１０の配線抵抗が増加することを防止することができる。その結果、信頼性の高い半導体装置を製造することができる。
【００７５】
（実施の形態２）
以下、本発明の実施の形態２を、ＤＲＡＭやＦｅＲＡＭのような半導体メモリに適用した場合を例として説明する。実施の形態２では製造方法の途中までは前述した実施の形態１における図１（ａ）〜図１（ｄ）、図２（ａ）〜図２（ｄ）および図３（ａ）〜図３（ｂ）と同様であり、ここでの説明は省略する。これ以降の製造方法について、図６（ａ）〜図６（ｃ）および図７（ａ）〜図７（ｃ）を用いて説明する。
【００７６】
図６（ａ）に示す、第２の層間絶縁膜１１１の上にキャパシタ４０１を覆うように、図６（ｂ）に示すように第３の絶縁膜４０２を形成した後に、誘電体容量の焼結を行なう。ここで、ビット線１１０上の絶縁膜１１１の膜厚と第３の絶縁膜４０２の膜厚との和Ｙが誘電体容量の焼結時にビット線１１０の抵抗が上昇しない膜厚とすることにより、ビット線１１０の酸化を防止することができる。
【００７７】
また、この実施の形態２では、図２（ｂ）中のビット線１１０上の第２の層間絶縁膜１１１の膜厚Ｘは、第２の層間絶縁膜１１１の平坦化時にプロセスの変動する範囲内（例えば、第２の層間絶縁膜１１１のデポのばらつき、ＣＭＰの研磨ばらつき、等）で配線導電膜が全く露出しない最小膜厚程度にすることが好ましい。このことにより、前述した実施の形態１よりもコンタクトプラグ１０９のアスペクトを低減することができ、キャパシタ４０１の上部とトランジスタの拡散層１０３とを接続する第２のコンタクトプラグ１１３の信頼性が低下することを防止することができる。
【００７８】
図６（ａ）においてドライエッチによりキャパシタ４０１が形成される場合には、オーバーエッチングにより、ビット線１１０上の絶縁膜１１１がドライエッチの処理にさらされる。このときには、ビット線１１０上の膜厚が、実施の形態１において前述したように、配線抵抗の上昇を防止できる膜厚下限とほぼ同等、またはそれ以上であったとしても、ドライエッチによるピンホールなどのダメージの影響により、焼結時に配線抵抗が上昇するおそれがある。そこで、図６（ｂ）に示すように、第３の絶縁膜４０２を少なくとも形成した後に焼結を行なうことにより、ドライエッチによるダメージの影響なく、ビット線１１０の抵抗が上昇することを防止することができる。
【００７９】
図６（ｃ）に示すように、キャパシタ４０１の下に水素を透過しにくい膜４０３を形成することを必要とする場合には、この水素を透過しにくい膜４０３を図７（ａ）に示すようにドライエッチによってパターニングする場合にも、ビット線１１０上の第２の層間絶縁膜１１１がドライエッチの処理にさらされる。よって、図７（ｂ）に示すように、第３の絶縁膜４０４を少なくとも形成した後に焼結を行なうことにより、ビット線１１０の抵抗が上昇することを防止することができる。
【００８０】
図６（ｂ）あるいは図７（ｂ）の後には、例えば図７（ｃ）に示すように、第３の絶縁膜４０４の上に第４の絶縁膜４０５を形成した後、平坦化を行い、層間絶縁膜４０５を形成する。その後は、実施の形態１において図４（ａ）および図４（ｂ）を参照して前述した工程と同様の工程を行い、半導体メモリを形成する。
【００８１】
（実施の形態３）
以下、本発明の実施の形態３を、ＤＲＡＭやＦｅＲＡＭのような半導体メモリに適用した場合を例として説明する。実施の形態３では製造方法の途中までは前述した実施の形態１における図１（ａ）〜図１（ｄ）および図２（ａ）と同様であり、ここでの説明は省略する。これ以降の製造方法について、図８（ａ）〜図８（ｅ）を用いて説明する。
【００８２】
図８（ａ）に示す配線５０１を覆うように、図８（ｂ）に示すように、酸素バリア膜５０２をＣＶＤ、スパッタ法または熱酸化法を用いて形成する。次に、図８（ｃ）に示すように、酸素バリア膜５０２上に、第２の絶縁膜５０３を形成する。次に、第２の絶縁膜５０３を平坦化することにより、第２の層間膜５０４を形成する。このように、配線５０１を覆うように酸素バリア膜５０２を形成することによって、後工程における酸素雰囲気での焼結時に、配線５０１の材料が酸化することを防止することができ、かつ配線５０１上の膜厚を低減することができる。
【００８３】
更に、第２の絶縁膜５０３を例えばＣＭＰ法により平坦化する場合に、酸素バリア膜５０２の膜厚Ｘを焼結時に配線５０１の抵抗が上昇しない膜厚と同等とし、かつ、第２の絶縁膜５０３と酸素バリア膜５０２との研磨選択比を高くすることにより、酸素バリア膜５０２が研磨のストッパー膜となり、酸素バリア膜５０２の膜厚を配線５０１の抵抗が上昇しない膜厚と同等に揃えることができる。特に、酸素バリア膜に対する第２の絶縁膜の研磨選択比が２以上の場合には、図９からわかるように、酸素バリア膜の膜減り量を第２の絶縁膜のオーバー研磨量の半分以下に抑えることができるため、効果が大きい。これにより、キャパシタ上の配線とトランジスタの拡散層とを接続するコンタクトのアスペクトを低減することができ、コンタクトプラグの形成を容易にし、コンタクトの信頼性が低下することを防止することができる。
【００８４】
（実施の形態４）
以下、本発明の実施の形態４を、ＤＲＡＭやＦｅＲＡＭのような半導体メモリに適用した場合を例として説明する。実施の形態４では製造方法の途中までは前述した実施形態１における図１（ａ）〜図１（ｄ）および図２（ａ）と同様であり、ここでの説明は省略する。これ以降の製造方法について、図１０（ａ）〜図１０（ｃ）および図１１（ａ）〜図１１（ｃ）を用いて説明する。
【００８５】
図１０（ａ）に示す配線６０１の上を覆うように、図１０（ｂ）に示すように、酸素バリア膜６０２をＣＶＤ、スパッタ法または熱酸化法を用いて形成する。次に、図１０（ｃ）に示すように、リソグラフィーとドライエッチにより、配線６０１を覆うように酸素バリア膜６０２をパターニングする。
【００８６】
次に図１１（ａ）に示すように、第１の層間絶縁膜１０６の上に酸素バリア膜６０２を覆うように、第２の絶縁膜６０３を形成する。次に図１１（ｂ）に示すように、第２の絶縁膜６０３を平坦化することによって、第２の層間絶縁膜６０４を形成する。このように、配線６０１上に酸素バリア膜６０２を形成することによって、後工程の酸素雰囲気での焼結時に、配線６０１の材料が酸化することを防止することができ、かつ配線６０１上の膜厚Ｘを低減することができる。また、部分的に酸素バリア膜６０２を除去することにより、酸素バリア膜６０２がない場所でのキャパシタ上の配線とトランジスタの拡散層とを接続するコンタクトの形成がより容易になる。
【００８７】
更に第２の層間絶縁膜６０４を、図１１（ｃ）に示すように酸素バリア膜６０２が露出するまで、例えばＣＭＰ法により平坦化する場合に、酸素バリア膜６０２の膜厚Ｘを焼結時に配線６０１の抵抗が上昇しない膜厚と同等とし、かつ、第２の層間絶縁膜６０４と酸素バリア膜６０２との研磨選択比を高くすることにより、酸素バリア膜６０２が研磨のストッパー膜となり、酸素バリア膜６０２の膜厚Ｘを配線６０１の抵抗が上昇しない膜厚と同等に揃えることができる。特に、酸素バリア膜に対する第２の層間絶縁膜の研磨選択比が２以上の場合には、図９からわかるように、酸素バリア膜の膜減り量を第２の層間絶縁膜のオーバー研磨量の半分以下に抑えることができるため、効果が大きい。これにより、キャパシタ上の配線とトランジスタの拡散層とを接続するコンタクトのアスペクトを低減することができ、コンタクトプラグの形成を容易にし、コンタクトの信頼性低下を防止することができる。
【００８８】
（実施の形態５）
以下、本発明の実施の形態５を、ＤＲＡＭやＦｅＲＡＭのような半導体メモリに適用した場合を例として説明する。実施の形態５では製造方法の途中までは前述した実施の形態１における図１（ａ）〜（ｄ）と同様であり、ここでの説明は省略する。これ以降の製造方法について、図１２（ａ）〜図１２（ｅ）を用いて説明する。
【００８９】
図１２（ａ）に示す第１の層間絶縁膜１０６とコンタクトプラグ１０９上に、図１２（ｂ）に示すように、配線となる導電性膜７０１と酸素バリア膜７０２とをこの順番に形成し、リソグラフィーとドライエッチとにより、パターニングし、酸素バリア膜７０２を上面に配置した配線が形成できる。次に、図１２（ｃ）に示すように、第１の層間絶縁膜１０６の上に、第２の絶縁膜７０３を導電性膜７０１と酸素バリア膜７０２とを覆うように形成する。次に、図１２（ｄ）に示すように、第２の絶縁膜７０３を平坦化することによって、第２の層間絶縁膜７０４を形成する。
【００９０】
このように、配線となる導電性膜７０１上に酸素バリア膜７０２を形成することによって、後工程の酸素雰囲気での焼結時に、配線材料が酸化することを防止することができ、かつ配線上の膜厚を低減することができる。また、配線上以外に酸素バリア膜７０２が存在しないことにより、配線がない場所でのキャパシタ上の配線とトランジスタの拡散層とを接続するコンタクトの形成がより容易になる。
【００９１】
更に図１２（ｅ）に示すように、第２の絶縁膜７０３をＣＭＰ法により酸素バリア膜７０２が露出するように平坦化する場合に、酸素バリア膜７０２の膜厚Ｘを焼結時に配線の抵抗が上昇しない膜厚と同等とし、かつ、第２の絶縁膜７０３と酸素バリア膜７０２との研磨選択比を高くすることにより、酸素バリア膜７０２が研磨のストッパー膜となり、酸素バリア膜７０２の膜厚Ｘを配線抵抗の上昇しない膜厚と同等に揃えることができる。特に、酸素バリア膜に対する第２の絶縁膜の研磨選択比が２以上の場合には、図９からわかるように、酸素バリア膜の膜減り量を第２の絶縁膜のオーバー研磨量の半分以下に抑えることができるため、効果が大きい。これにより、キャパシタ上の配線とトランジスタの拡散層とを接続するコンタクトのアスペクトを低減することができ、コンタクトプラグの形成を容易にし、コンタクトの信頼性低下を防止することができる。
【００９２】
【発明の効果】
以上のように本発明によれば、ビット線を形成した後に酸素雰囲気下で熱処理を必要とする場合に、ビット線上の絶縁膜の膜厚を極力薄く形成しつつビット線の酸化および抵抗上昇を防止することができる半導体装置およびその製造方法を提供することができる。
【図面の簡単な説明】
【図１】（ａ）〜（ｄ）は、実施の形態１に係る半導体装置の製造方法を説明するための断面図である。
【図２】（ａ）〜（ｄ）は、実施の形態１に係る半導体装置の製造方法を説明するための断面図である。
【図３】（ａ）〜（ｃ）は、実施の形態１に係る半導体装置の製造方法を説明するための断面図である。
【図４】（ａ）および（ｂ）は、実施の形態１に係る半導体装置の製造方法を説明するための断面図である。
【図５】実施の形態１に係る半導体装置における焼結温度と配線抵抗の間の関係を示すグラフである。
【図６】（ａ）〜（ｃ）は、実施の形態２に係る半導体装置の製造方法を説明するための断面図である。
【図７】（ａ）〜（ｃ）は、実施の形態２に係る半導体装置の製造方法を説明するための断面図である。
【図８】（ａ）〜（ｅ）は、実施の形態３に係る半導体装置の製造方法を説明するための断面図である。
【図９】絶縁膜のオーバー研磨を２０ｎｍ相当にした時の酸素バリア膜の膜減り量を示すグラフである。
【図１０】（ａ）〜（ｃ）は、実施の形態４に係る半導体装置の製造方法を説明するための断面図である。
【図１１】（ａ）〜（ｃ）は、実施の形態４に係る半導体装置の製造方法を説明するための断面図である。
【図１２】（ａ）〜（ｅ）は、実施の形態５に係る半導体装置の製造方法を説明するための断面図である。
【図１３】（ａ）〜（ｃ）は、従来の半導体装置の製造方法を説明するための断面図である。
【図１４】（ａ）〜（ｃ）は、従来の半導体装置の製造方法を説明するための断面図である。
【図１５】（ａ）〜（ｅ）は、従来の半導体装置の製造方法を説明するための断面図である。
【符号の説明】
１０１    半導体基板
１０２    ＳＴＩ分離領域
１０３    不純物拡散層
１０４    ゲート酸化膜
１０５    ゲート電極
１０６    第１の層間絶縁膜
１０７    コンタクトホール
１０８    プラグ導電膜
１０９    コンタクトプラグ
１１０    配線
１１１    第２の層間絶縁膜
１１２    コンタクトホール
１１３    コンタクトプラグ
２０１    下部電極
２０２    誘電体容量膜
２０３    上部電極
４０１    キャパシタ
４０２    第３の絶縁膜
４０３    水素を透過しにくい膜
４０４    第３の絶縁膜
４０５    層間絶縁膜
５０１    配線
５０２    酸素を透過しにくい膜
５０３    第２の絶縁膜
５０４    層間絶縁膜
６０１    配線
６０２    酸素を透過しにくい膜
６０３    第２の絶縁膜
６０４    第３の絶縁膜
６０５    層間絶縁膜
７０１    配線
７０２    酸素を透過しにくい膜
７０３    第３の絶縁膜
７０４    層間絶縁膜
８０１    半導体基板
８０２    アイソレーション領域
８０３    不純物拡散層
８０４    ゲート酸化膜
８０５    ゲート電極
８０６    層間絶縁膜
８０７    コンタクト孔
８０８    導電膜
８０９    コンタクトプラグ
８１０    酸素障壁層
８１１    誘電体容量
９０１    上部電極
９０２    キャパシタ
９０３    酸素障壁層
９０４    層間絶縁膜
９０５    コンタクト孔
９０６    コンタクトプラグ
【図１】
2004327627.tif 000003
【図２】
2004327627.tif 000004
【図３】
2004327627.tif 000005
【図４】
2004327627.tif 000006
【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
2004327627.tif 000013
【図１２】
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【図１３】
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【図１４】
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【図１５】
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