(57)【要約】【課題】本発明は、リーク電流が存在する場合であっても問題なくデータ読み出しが可能な不揮発性半導体記憶装置を提供することを目的とする。【解決手段】不揮発性半導体記憶装置は、不揮発性である複数のメモリセルと、複数のメモリセルが接続されるビット線と、複数のメモリセルに接続される複数のワード線と、複数のワード線の何れも活性化しない状態でビット線を流れる第１の電流を検出し、複数のワード線の１本を選択活性化した状態でビット線を流れる第２の電流を検出し、第１の電流の値及び所定のオフセットの値の和と第２の電流の値との大小関係によりデータ判定をするセンスアンプ回路を含むことを特徴とする。【選択図】      図２
2004158052.tif 000002
【特許請求の範囲】
【請求項１】
不揮発性である複数のメモリセルと、
該複数のメモリセルが接続されるビット線と、
該複数のメモリセルに接続される複数のワード線と、
該複数のワード線の何れも活性化しない状態で該ビット線を流れる第１の電流を検出し、該複数のワード線の１本を選択活性化した状態で該ビット線を流れる第２の電流を検出し、該第１の電流の値及び所定のオフセットの値の和と該第２の電流の値との大小関係によりデータ判定をするセンスアンプ回路
を含むことを特徴とする不揮発性半導体記憶装置。
【請求項２】
外部から供給される電源電圧と同一の電圧又はより小さい電圧で該ワード線を選択活性化するローデコーダを更に含むことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
該センスアンプ回路は、
該第１の電流と所定の電流との和を検出して第１の電圧に変換すると共に該第２の電流を検出して第２の電圧に変換するプリセンスアンプと、
該第１の電圧と該第２の電圧とを比較する電圧比較回路
を含むことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項４】
該電圧比較回路は、
該第１の電圧を保持するキャパシタと、
該キャパシタが保持する電圧と該第２の電圧とを入力とする比較器
を含むことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項５】
該プリセンスアンプは、第１のタイミングで該第１の電流と該所定の電流との和を検出して該第１の電圧に変換すると共に第２のタイミングで該第２の電流を検出して該第２の電圧に変換し、該電圧比較回路は、該第１のタイミングで該第１の電圧を該キャパシタに保持し該第２のタイミングで該キャパシタが保持する電圧と該第２の電圧とを比較することを特徴とする請求項４記載の不揮発性半導体記憶装置。
【請求項６】
該電圧比較回路は、該第１のタイミングで該第１の電圧を該比較器の２つの入力端子の双方に供給することを特徴とする請求項５記載の不揮発性半導体記憶装置。
【請求項７】
該比較器は差動増幅器であることを特徴とする請求項４記載の不揮発性半導体記憶装置。
【請求項８】
該複数のメモリセルの所定の一纏まりを消去する消去回路を更に含むことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項９】
該複数のメモリセルは該複数のワード線の何れも活性化しない状態で電流を流す過消去セルを含むことを特徴とする請求項８記載の不揮発性半導体記憶装置。
【請求項１０】
第１のタイミングでビット線を流れるリーク電流と所定の電流の和である第１の電流を検出し、第２のタイミングで該ビット線を流れる読み出しメモリセルの電流と該リーク電流との和である第２の電流を検出し、該第１の電流の値と該第２の電流の値との大小関係によりデータ判定をするセンスアンプ回路を含むことを特徴とする不揮発性半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、一般に不揮発性半導体記憶装置に関し、詳しくは読み出し時に電流比較によりデータ判定を行う不揮発性半導体記憶装置に関する。
【従来の技術】
フラッシュメモリでは、所定の一纏まりの領域（セクタ）内の複数のセルを一括して消去するので、同一セクタ内にある複数セルの閾値は、消去後において同一の閾値とはならずある程度の分布を有することになる。消去状態によっては、幾つかのセルについて閾値が０以下になる（過消去状態）になる場合がある。読み出し動作において選択されたビット線上に過消去セルが存在する場合、この過消去セルのワード線が非選択であっても、閾値が０以下であるために過消去セルに電流が流れてしまう。このため実際に選択されたセルの電流を正しく検出することが出来ずに、データの読み出しを誤る可能性がある。
【０００２】
従来の読み出し方法では、リファレンスセルの閾値を消去セルの閾値と書き込みセルの閾値との間に設定し、このリファレンスセルと読み出しセルとに同一のワード線電位を印加して、これら２つのセルに流れる電流を比較する。読み出しセルの電流がリファレンスセルの電流よりも多ければ消去データ“１”であり、読み出しセルの電流がリファレンスセルの電流よりも少なければ書き込みデータ“０”としてデータ判定を行う。この際、選択ワード線の電位が高いほど、読み出しセル及びリファレンスセルを流れる電流量は多くなる。
【０００３】
図１は、読み出しセル電流とリファレンスセル電流との関係を示す図である。
【０００４】
図１に示されるように、読み出しセルの電流に過消去セルのリーク電流が加算されると、リファレンスセルの電流と比較する対象の電流値がリーク電流の分だけ増えることになる。従って選択ワード線の電位が低い場合（図１の例では３．４Ｖ以下の場合）には、読み出し対象セルが書き込みセルであっても、リーク電流がリファレンスセルを流れる電流よりも多くなり、消去データ“１”として判定されてしまう。
【０００５】
しかし上記のように、選択ワード線の電位が高いほど読み出しセル及びリファレンスセルを流れる電流量は多くなるので、選択ワード線の電位を高くすれば（図１の例では３．４Ｖ以上）、書き込みセル電流とリーク電流との和がリファレンスセルを流れる電流よりも常に少なくなり、書き込みデータ“０”として正しく認識することができる。この正しくデータ判定するための選択ワード線の電位は、リーク電流が大きくなるほど高くなる。
【０００６】
但し、書き込みセル電流とリファレンスセル電流との差よりもリーク電流が大きくなってしまうと、ワード線電位に関わらず読み出しが出来なくなる。従って書き込み動作において、書き込みセルの閾値は充分に大きく設定される必要がある。
【０００７】
なおデータ読出のための基準セルを備える必要がなく、電源電圧の大きさによってデータ読出特性が左右されることもない不揮発性半導体記憶装置を提供する従来技術がある（特許文献１）。
【０００８】
【特許文献１】
特開平１１−３９８８４号公報
【発明が解決しようとする課題】
このように従来の読み出し方法では、過消去の非選択セルによるリーク電流の影響によって、正常に読み出せる書き込みセルの閾値の条件が厳しくなってしまう。またリーク電流の影響による誤判定をなくすためには、読み出し時の選択ワード線を高い電位に上げる必要があり、このためにワード線を昇圧するための回路（ブースター）が特別に必要になってしまう。これにより回路規模が増大し、コスト増大を招いてしまう。
【０００９】
以上を鑑みて本発明は、リーク電流が存在する場合であっても問題なくデータ読み出しが可能な不揮発性半導体記憶装置を提供することを目的とする。
【００１０】
また読み出し時の選択ワード線電位を昇圧するブースター回路が不要な不揮発性半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
本発明による不揮発性半導体記憶装置は、不揮発性である複数のメモリセルと、該複数のメモリセルが接続されるビット線と、該複数のメモリセルに接続される複数のワード線と、該複数のワード線の何れも活性化しない状態で該ビット線を流れる第１の電流を検出し、該複数のワード線の１本を選択活性化した状態で該ビット線を流れる第２の電流を検出し、該第１の電流の値及び所定のオフセットの値の和と該第２の電流の値との大小関係によりデータ判定をするセンスアンプ回路を含むことを特徴とする。
【００１１】
上記不揮発性半導体記憶装置においては、比較対象の２つの値は両方ともリーク電流を含むので、リーク電流の大小に関わらずリーク電流が相殺され、確実なデータ判定を行うことが出来る。またリファレンスセルを読み出し基準電位生成のために必要としないので、回路規模を小さくしてコスト削減を図ることが出来る。また更に、読み出し時の選択ワード線の電位を昇圧する必要が無いので、読み出しワード専用の昇圧回路が必要なく、回路規模を小さくしてコスト削減を図ることが出来る。
【発明の実施の形態】
以下に、本発明の実施例を添付の図面を用いて詳細に説明する。
【００１２】
図２は、本発明による読み出し動作について説明するための図である。
【００１３】
本発明においては、読み出し時のデータ判定においてリファレンスセルは使用しない。従って図２においてリファレンス電流は示されていない。リファレンスセルを流れる電流の代わりに、本発明においては、過消去セルを流れるリーク電流にオフセットを加えた電流を比較対象の電流として用いる。。図２の例においてリーク電流は１０μＡであり、このリーク電流にオフセットを加えた“リーク電流＋オフセット”は、１０μＡよりも大きい一定電流となる。
【００１４】
読み出し対象のセルの電流とリーク電流との和が、“リーク電流＋オフセット”よりも大きければ、消去データ“１”としてデータ判定する。読み出し対象が消去セルの場合、読み出し対象のセルの電流とリーク電流との和が“リーク電流＋オフセット”よりも大きくなるのは、図示の点Ａよりも図面右側である。従って、ワード線電圧は、点Ａに対応する２．３Ｖ以上である必要がある。
【００１５】
読み出し対象のセルの電流とリーク電流との和が、“リーク電流＋オフセット”よりも小さければ、書き込みデータ“０”としてデータ判定する。読み出し対象が書き込みセルの場合、読み出し対象のセルの電流とリーク電流との和が“リーク電流＋オフセット”よりも小さくなるのは、図示の点Ｂよりも図面左側である。従って、ワード線電圧は、点Ｂに対応する４．３Ｖ以下である必要がある。
【００１６】
従って、図１の例においては、ワード線電位を２．３Ｖから４．３Ｖの間に設定することで、リーク電流の存在に関わらず正常なデータ読み出しを行うことが出来る。従って例えばワード線電位を３．０Ｖに設定すればよく、外部電源電圧が３．０Ｖであるとすれば、従来のようなワード線昇圧のためのブースター回路が不要になる。
【００１７】
図３は、本発明による不揮発性半導体記憶装置の構成の一例を示す図である。
【００１８】
図３の不揮発性半導体記憶装置１０は、制御回路１１、入出力バッファ１２、アドレスバッファ１３、ローデコーダ１４、コラムデコーダ１５、セルアレイ１６、カスコード／センスアンプ１７、書き込み／消去回路１８、及びコマンドレジスタ１９を含む。
【００１９】
制御回路１１は、コマンドレジスタ１９を介してコマンド信号を外部から受け取ると共に、アドレスバッファ１３を介してアドレス信号を外部から受け取る。また更に制御回路１１は、ライトイネーブル信号及びチップイネーブル信号等の制御信号とデータ信号とを外部から受け取る。制御回路１１は、これらの信号に基づいてステートマシンとして動作し、不揮発性半導体記憶装置１０の各部の動作を制御する。
【００２０】
入出力バッファ１２は、外部からデータ信号を受け取り、受け取ったデータをカスコード／センスアンプ１７に供給する。アドレスバッファ１３は、外部から供給されるアドレス信号を受け取りラッチすると共に、受け取ったアドレス信号をローデコーダ１４、コラムデコーダ１５、及び制御回路１１に供給する。ローデコーダ１４は、アドレスバッファ１３から供給されたアドレスをデコードして、セルアレイ１６に設けられたワード線をデコード結果に応じて活性化させる。コラムデコーダ１５は、アドレスバッファ１３から供給されたアドレスをデコードし、デコード結果に基づいて、セルアレイ１６のビット線のデータを選択的に読み出してカスコード／センスアンプ１７に供給する。
【００２１】
セルアレイ１６は、メモリセルトランジスタの配列、ワード線、ビット線等を含み、各メモリセルトランジスタにデータを記憶する。データ読み出し時には、活性化ワード線で指定されるメモリセルからのデータが、ビット線に読み出される。プログラム或いはイレーズ時には、ワード線及びビット線をそれぞれの動作に応じた適当な電位に設定することで、メモリセルに対する電荷注入或いは電荷抜き取りの動作を実行する。
【００２２】
カスコード／センスアンプ１７は、コラムデコーダ１５及びローデコーダ１４による位置選択に応じてセルアレイ１６から供給される電流を受け取り、リーク電流とオフセットとの和を基準として、読み出しデータが０であるか１であるかの判定を行う。判定結果は読み出しデータとして、入出力バッファ１２に供給される。またプログラム動作（書き込み動作）及びイレーズ動作（消去動作）に伴うベリファイ動作についても、読み出し動作の場合と同様にして実行することが出来る。
【００２３】
書き込み／消去回路１８は、制御回路１１の制御の下に動作し、プログラム電圧（プログラム用の昇圧電圧）を生成する。このプログラム電圧を使用してローデコーダ１４及びコラムデコーダ１５を駆動することにより、カスコード／センスアンプ１７に入出力バッファ１２から供給される書き込みデータに応じてセルアレイ１６に対するデータ書き込み動作を実行する。書き込み／消去回路１８は更に、イレーズ動作時にワード線及びビット線に印加する消去電圧を生成し、この電圧に基づいてセルアレイ１６に対するセクタ単位の消去動作を実行する。
【００２４】
図３の不揮発性半導体記憶装置１０においては、データ読み出し時にローデコーダ１４が選択活性化するワード線の電位について、これを昇圧する昇圧回路（ブースター）が設けられていない。また読み出し時に読み出しデータと比較対象となるリファレンスセル回路が設けられていない。
【００２５】
図４は、セルアレイ１６及びコラムデコーダ１５の構成の一例を示す図である。
【００２６】
図４においてメモリセルトランジスタ２１が縦横に配置され、横方向一列分のメモリセルトランジスタ２１が、ワード線ＷＬ０乃至ＷＬ１のうちの対応する一本に共通に接続される。ワード線は各メモリセルトランジスタ２１にゲート電圧を供給する。各メモリセルトランジスタ２１のソース端子は、トランジスタ２５を介してグランド電位に接続される。
【００２７】
ワード線が選択活性化されると、そのワード線に接続されるメモリセルトランジスタ２１において、ビット線ＢＬ（ｐ）＿０、ＢＬ（ｐ）＿１、・・・に接続されるドレイン端子からソース端子に電流が流れる。この電流量は“０”又は“１”のデータ値に応じた量である。また選択活性化されていないワード線に接続されるメモリセルトランジスタ２１であっても、これが過消去セルである場合には、ビット線からグランドに向けてリーク電流が流れる。
【００２８】
ビット線ＢＬ（ｐ）＿０、ＢＬ（ｐ）＿１、・・・は、指定コラムアドレスに応じて選択的に導通される複数のトランジスタ２３及び２４により、カスコード／センスアンプ１７に選択的に接続される。具体的には、カスコード／センスアンプ１７から供給される電流が選択ビット線を介して読み出しセルに流れることで、電流信号ＤＡＴＡＣＥＬＬがカスコード／センスアンプ１７に供給されることになる。
【００２９】
図５は、カスコード／センスアンプ１７の一部の構成の一例を示す図である。図５に示されるのは、カスコード／センスアンプ１７のうちのプリセンスアンプ部分である。
【００３０】
プリセンスアンプ３０は、メモリセルに流れる電流を電圧に変換する回路であり、ＰＭＯＳトランジスタ３１及び３２とＮＭＯＳトランジスタ３３乃至３９とを含む。信号ＰＤは、読み出し動作時にＬＯＷである信号である。また信号ＡＴＤは、アドレスの変化に応答して読み出し動作開始直後にリーク電流とオフセット電流の和を検出するためにＨＩＧＨになる信号である。
【００３１】
アドレス信号が変化し、読み出し動作開始直後、図４のワード線が全て非選択でありリーク電流のみが流れる状態とする。これにより、電流信号ＤＡＴＡＣＥＬＬとして、電流が図５のノードＮから図４のビット線に向けて流れる。このとき、アドレスの変化に応じて生成された信号ＡＴＤがＨＩＧＨとされ、上記電流信号ＤＡＴＡＣＥＬＬに加え更に所定量の電流が、トランジスタ３８及び３９を介してノードＮからグランド電位に向けて流れる。この両方の電流の和が、図５の回路によって電流値から電圧値へと変換され、電圧信号ＳＡＩＮとして出力される。即ち、“リーク電流＋オフセット”の電流量に対応する電圧が電圧信号ＳＡＩＮとして出力される。
【００３２】
その後、図４においてワード線を選択活性化し読み出しセルの電流（及びリーク電流）が流れる状態とする。これにより、電流信号ＤＡＴＡＣＥＬＬとして、電流が図５のノードＮから図４のビット線に向けて流れる。このとき信号ＡＴＤはＬＯＷとされており、上記電流信号ＤＡＴＡＣＥＬＬだけがノードＮを介して流れる電流となる。この電流が図５の回路によって電流値から電圧値へと変換され、電圧信号ＳＡＩＮとして出力される。即ち、“読み出しセル電流＋リーク電流”の電流量に対応する電圧が電圧信号ＳＡＩＮとして出力される。
【００３３】
図６は、カスコード／センスアンプ１７の一部の構成の一例を示す図である。図５に示されるのは、カスコード／センスアンプ１７のうちのセンスアンプ部分である。このセンスアンプ部分によって、“リーク電流＋オフセット電流”の電流量に対応する電圧と、“読み出しセル電流＋リーク電流”の電流量に対応する電圧とを比較して、“０”或いは“１”のデータ判定を行う。
【００３４】
図６のセンスアンプ４０は、ＰＭＯＳトランジスタ４１乃至４６、ＮＭＯＳトランジスタ４７乃至５６、及びキャパシタ５７を含む。
【００３５】
読み出し動作直後に、“リーク電流＋オフセット電流”の電流量に対応する電圧信号ＳＡＩＮが、プリセンスアンプ３０から供給される。このとき信号ＡＴＤはＨＩＧＨであるので、電圧信号ＳＡＩＮの電圧はトランジスタ４７を介してキャパシタ５７に蓄えられる。その後、“読み出しセル電流＋リーク電流”の電流量に対応する電圧信号ＳＡＩＮがプリセンスアンプ３０から供給されると、このとき信号ＡＴＤはＬＯＷであり信号ＡＴＤＥＱはＨＩＧＨとなっている。従って、電圧信号ＳＡＩＮの電圧は、トランジスタ４８を介してトランジスタ５２のゲート端子に供給される。またこの時、キャパシタ５７に蓄積されている“リーク電流＋オフセット電流”の電流量に対応する電圧は、トランジスタ５１のゲート端子に供給される。
【００３６】
ＰＭＯＳトランジスタ４１及び４２とＮＭＯＳトランジスタ５１及び５２とは、差動増幅器を構成しており、トランジスタ５１のゲート端子電圧とトランジスタ５２のゲート端子電圧との差を検出して増幅する機能を有する。トランジスタ４９及び５０はリセット用に設けられており、信号ＲＳＴがＨＩＧＨになるとキャパシタ５７に蓄積された電荷が放電される。
【００３７】
上記差動増幅器か検出した比較結果は、ＰＭＯＳトランジスタ４５及びＮＭＯＳトランジスタ５３が構成するインバータを介して、データ信号ＳＯＤＡＴＡとして出力される。このデータ信号ＳＯＤＡＴＡは、図３の入出力バッファ１２を介して、不揮発性半導体記憶装置１０の外部に出力される。
【００３８】
以上のようにして、プリセンスアンプ３０においてリーク電流とオフセット電流との和に対応する電圧を生成し、この電圧をセンスアンプ４０のキャパシタ５７に保持し、更にプリセンスアンプ３０において読み出しセル電流とリーク電流との和に対応する電圧を生成し、この電圧とキャパシタ５７に保持される電圧とを比較してデータ判定を行う。即ち、“読み出しセル電流＋リーク電流”と“リーク電流＋オフセット電流”との比較に基づいたデータ判定が可能になる。
【００３９】
このとき比較対象の２つの電流は両方ともリーク電流を含むので、リーク電流の大小に関わらずリーク電流が相殺され、確実なデータ判定を行うことが出来る。またリファレンスセルを読み出し基準電位生成のために必要としないので、回路規模を小さくしてコスト削減を図ることが出来る。また更に、読み出し時の選択ワード線の電位を昇圧する必要が無いので、読み出しワード専用の昇圧回路が必要なく、回路規模を小さくしてコスト削減を図ることが出来る。
【００４０】
図７は、本発明によるデータ読み出し動作を説明するためのタイミング図である。
【００４１】
まず信号ＲＳＴをＨＩＧＨにすることによって、図６のトランジスタ４９及び５０を導通させ、キャパシタ５７の電圧保持端であるトランジスタ５１のゲート端子と、トランジスタ５２のゲート端子とを接地してリセットする。その後信号ＲＳＴをＬＯＷに戻し、信号ＡＴＤがＨＩＧＨとなっている期間にビット線選択を行う。このときまだワード線は選択活性化されていない。この状態で、選択ビット線から過消去セルを介してリーク電流が流れ、“リーク電流＋オフセット電流”に対応する電圧がキャパシタ５７に保持される。その後、信号ＡＴＤをＬＯＷに戻すと共に信号ＡＴＤＥＱをＨＩＧＨにし、またワード線を選択活性化することで読み出しメモリセルの電流を選択ビット線に流す。これにより“読み出しセル電流＋リーク電流”に対応する電圧が得られ、この電圧とキャパシタ５７の保持電圧とを比較することにより、判定データＳＯＤＡＴＡとして有効な読み出しデータが得られる。なお上記信号ＲＳＴ、信号ＡＴＤ、信号ＡＴＤＥＱ、ワード線活性化、ビット線選択等のタイミングは、図３に示される不揮発性半導体記憶装置１０の制御回路１１により制御される。
【００４２】
上記読み出し方法において、最初に信号ＡＴＤ及びＡＴＤＥＱを共にＨＩＧＨにすることでリファレンス側とデータ側の両方にリファレンスデータを保持した後、信号ＡＴＤ及びＡＴＤＥＱをそれぞれＬＯＷ及びＨＩＧＨにしてワード線を選択すると、データ側のレベルをプリチャージする必要が無く高速な読み出しが可能となる。また図６のキャパシタ５７は、トランジスタキャパシタ等を用いることにより、小さなチップ面積で実現することが可能である。
【００４３】
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
【発明の効果】
本発明による不揮発性半導体記憶装置においては、比較対象の２つの値は両方ともリーク電流を含むので、リーク電流の大小に関わらずリーク電流が相殺され、確実なデータ判定を行うことが出来る。またリファレンスセルを読み出し基準電位生成のために必要としないので、回路規模を小さくしてコスト削減を図ることが出来る。また更に、読み出し時の選択ワード線の電位を昇圧する必要が無いので、読み出しワード専用の昇圧回路が必要なく、回路規模を小さくしてコスト削減を図ることが出来る。
【図面の簡単な説明】
【図１】読み出しセル電流とリファレンスセル電流との関係を示す図である。
【図２】本発明による読み出し動作について説明するための図である。
【図３】本発明による不揮発性半導体記憶装置の構成の一例を示す図である。
【図４】セルアレイ及びコラムデコーダの構成の一例を示す図である。
【図５】カスコード／センスアンプの一部の構成の一例を示す図である。
【図６】カスコード／センスアンプの一部の構成の一例を示す図である。
【図７】本発明によるデータ読み出し動作を説明するためのタイミング図である。
【符号の説明】
１１  制御回路
１２  入出力バッファ
１３  アドレスバッファ
１４  ローデコーダ
１５  コラムデコーダ
１６  セルアレイ
１７  カスコード／センスアンプ
１８  書き込み／消去回路
１９  コマンドレジスタ
【図１】
2004158052.tif 000003
【図２】
2004158052.tif 000004
【図３】
2004158052.tif 000005
【図４】
2004158052.tif 000006
【図５】
2004158052.tif 000007
【図６】
2004158052.tif 000008
【図７】
2004158052.tif 000009