(57)【要約】【課題】容量素子を大容量化し、かつ占有面積を小さくする。【解決手段】半導体基板１上に金属配線２が形成され、その表面に複数の溝部が形成された絶縁膜３が成膜されている。絶縁膜３の溝部の対向する双方の側壁には、電極５が形成され、溝部には電極５で挟まれるように誘電体膜４が埋め込まれている。誘電体膜４を挟んだ一対の電極５が１つの容量素子を形成しており、金属配線２によって複数の容量素子を並列に接続する。【選択図】　図１
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【特許請求の範囲】
【請求項１】
基板と、前記基板上に導電材からなる配線と、前記配線上に溝部を形成した絶縁膜と、前記溝部の対向する双方の側壁に前記配線と接続された導電材からなる電極と、前記溝部内であり且つ前記電極間に埋め込まれた誘電体とを有することを特徴とする容量素子。
【請求項２】
複数の前記溝部を一定の間隔で配列し、前記電極を前記配線によって並列に接続することを特徴とする請求項１記載の容量素子。
【請求項３】
前記溝部が同心円柱状であることを特徴とする請求項１もしくは請求項２記載の容量素子。
【請求項４】
前記溝部が同心多角柱状であることを特徴とする請求項１から請求項３のうち何れかの請求項に記載の容量素子。
【請求項５】
基板上に絶縁膜を成膜する工程と、前記絶縁膜に対し基板と垂直方向にエッチング溝を形成すると同時に前記エッチング溝の双方の側壁に金属膜を形成して電極を形成する工程とを有することを特徴とする容量素子の製造方法。
【請求項６】
前記絶縁膜を成膜する工程において、前記絶縁膜をスピンコート法によって１μｍ以上の厚さに成膜することを特徴とする請求項５記載の容量素子の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路に用いられる容量素子の製造方法に関するものである。
【０００２】
【従来の技術】
高周波用の半導体集積回路であるモノリシックマイクロ波集積回路（ＭＭＩＣ）は、電界効果トランジスタ（ＦＥＴ）、ヘテロ接合バイポーラトランジスタ（ＨＢＴ）等の能動素子と抵抗、インダクタ、容量（キャパシタ）等の受動素子を同一の半導体基板上に集積化し形成される。単体素子と比較した場合ＭＭＩＣでは、マイクロ波コンポーネントの小型・軽量化が可能であるため価格を低減できる。また、素子間を金ワイヤーで接続する必要がないため、高周波特性が向上するなどの利点がある。
【０００３】
ＭＭＩＣの構成要素の中で容量素子は最も面積を占有する。特に直流阻止のためのＤＣカットキャパシタや高周波信号を優先的に流すためのバイパスキャパシタには比較的大容量のものを使用し、図４に示されるような構成になっている。この図４に示す容量素子は、半導体基板１、シリコン窒化膜（ＳｉＮ膜）などの誘電体膜４を下部電極７と上部電極８の間に挟み込んだ、いわゆるＭＩＭ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｍｅｔａｌ）キャパシタ構造の容量素子である。
【０００４】
【発明が解決しようとする課題】
ＭＩＭキャパシタの容量は、電極面積とそれら電極に挟み込まれた誘電体膜の誘電率に比例し、誘電体膜の厚さに反比例する。したがってキャパシタの容量を大きくするためには、誘電率の大きな誘電体膜を使用し、誘電体膜の厚さを薄くし、電極面積を大きくする必要がある。近年、誘電率の大きな誘電体膜を用いる研究が進められており、Ｂａ０．７Ｓｒ０．３ＴｉＯ３（ＢＳＴ）やＳｒＴｉＯ３（ＳＴＯ）などの高周波に適した強誘電体が開発されている。しかし、高周波領域で損失が少ない強誘電体には限りがあり、どこまでも誘電率を大きくすることはできない。また、誘電体膜の厚さは絶縁破壊電界強度との兼ね合いで誘電体膜の薄膜化には限界がある。そのため、大容量の容量素子を形成するには電極の占有面積が大きくならざるを得ない。しかし、容量素子の占有面積が大きくなると、その容量素子を構成要素とするＭＭＩＣの小型化が困難となり、それに伴い低コスト化も困難になるという問題があった。
【０００５】
上記課題に鑑み、構造を立体的に形成することによって、大容量で占有面積の小さい容量素子とその製造方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】
上記課題を解決するために本発明の容量素子は、基板と、前記基板上に導電材からなる配線と、前記配線上に溝部を形成した絶縁膜と、前記溝部の対向する双方の側壁に前記配線と接続された導電材からなる電極と、前記溝部内であり且つ前記電極間に埋め込まれた誘電体とを有するものである。
【０００７】
この構成により、基板と垂直方法の電極を有するため、基板上に占める容量素子の面積を従来のＭＩＭキャパシタよりも小さくできる。
【０００８】
本発明の容量素子は、さらに複数の前記溝部を一定の間隔で配列し、前記電極を前記配線によって並列に接続することが好ましい。この好ましい構成によれば、複数の容量素子を並列に接続しているので、小さい占有面積で大容量の容量素子が得られる。
【０００９】
本発明の容量素子は、さらに前記溝部が同心円柱状であることが好ましい。
【００１０】
本発明の容量素子は、さらに前記溝部が同心多角柱状であることが好ましい。
【００１１】
また、本発明の容量素子の製造方法は、基板上に絶縁膜を成膜する工程と、前記絶縁膜に対し基板と垂直方向にエッチング溝を形成すると同時に前記エッチング溝の双方の側壁に金属膜を形成して電極を形成する工程とを有するものである。
【００１２】
この構成により、エッチング溝と電極とを自己整合で同時に形成するため、電極を形成する工程を付加する必要がなく、製造工程を非常に簡便にできる。
【００１３】
本発明の容量素子の製造方法は、さらに前記絶縁膜を成膜する工程において、前記絶縁膜をスピンコート法によって１μｍ以上の厚さに成膜することが好ましい。
【００１４】
【発明の実施の形態】
本発明の容量素子およびその製造方法に関する実施の形態について図面を参照しながら説明する。
【００１５】
図１は本発明の実施の形態における容量素子の断面図、図２は平面図である。図示されるように、ＧａＡｓなどの半導体基板１上に金属配線２が形成され、その表面に複数の溝部が形成された絶縁膜３が成膜されている。絶縁膜３の溝部の対向する双方の側壁には、電極５が形成され、溝部には電極５で挟まれるように誘電体膜４が埋め込まれている。誘電体膜４を挟んだ一対の電極５が１つの容量素子を形成しており、金属配線２によって複数の容量素子を並列に接続することにより、全体としてさらに大容量の容量素子になっている。
【００１６】
上述の構造を有する容量素子は、電極５が基板と垂直方向に形成されているため、半導体基板上に占める面積は非常に小さくなる。しかも、容量を大きくするため電極を大きくする場合でも、半導体基板上に占める面積は変化することなく、絶縁膜３を厚くすることによって電極面積を大きくすることができ、微小な占有面積で大容量の容量素子を形成することができる。
【００１７】
次に、本発明の実施の形態における容量素子の製造方法について図面を参照しながら説明する。
【００１８】
図３は、本発明の実施の形態における容量素子の工程断面図である。まず図３（ａ）に示すように、半絶縁性ＧａＡｓ半導体基板１上にＴｉ／Ａｕの２層構造の金属配線２（膜厚０．０３μｍ／０．３μｍ）を所望のパターンにてリフトオフ法によって形成し、ベンゾシクロブテン（ＢＣＢ）などの有機系絶縁膜３（膜厚５μｍ）をスピンコート法によって成膜する。次に、フォトリソグラフィー工程によりドライエッチングのマスクを形成した後に、図３（ｂ）に示すように絶縁膜３をドライエッチングすることによってエッチング溝６を形成すると共に下地の金属配線２もドライエッチングすることによってエッチング溝６の側壁に電極５を形成する。このようにエッチング溝６と電極５を自己整合で同時に形成するため、電極を形成する工程を付加する必要がなく、製造工程が非常に簡便になる。次に図３（ｃ）のように、エッチング溝６にＳＴＯなどの誘電体膜４を埋め込むことによって、基板と垂直方向にある２つの電極５が誘電体膜４を挟み込んだ構造をもつ容量素子が形成される。
【００１９】
上述の製造工程において、絶縁膜３の膜厚は容量素子の電極の高さを決定する重要な寸法であり、膜厚が厚いほど電極面積が大きくなり大容量の容量素子を形成することができる。絶縁膜３としてＢＣＢなどの有機系絶縁膜をスピンコート法によって成膜することにより、１μｍ以上とりわけ数μｍ以上の膜厚の絶縁膜を容易に形成することができる。
【００２０】
また、エッチング溝６のスリット幅は容量素子の電極間隔を決定する重要な寸法であり、スリット幅が狭いほど電極間隔が狭くなり大容量の容量素子を形成することができる。したがって、このスリット幅は絶縁膜３の膜厚よりも小さくする必要がある。しかし、絶縁膜３の膜厚とスリット幅の比（アスペクト比）を大きくし過ぎるとドライエッチングによるエッチング溝６の形成が困難になるため、アスペクト比は１０以下に設計することが望ましい。
【００２１】
なお、本発明の実施の形態では矩形のエッチング溝６を複数個配置する構造について説明したが、この形状に限定する必要はなく、例えばエッチング溝６を同心円柱状あるいは同心多角柱状にし、それを複数個配置して、電極形成によって並列に接続してもよい。その場合、エッチング溝６を密に配置できるため、さらに小さい占有面積で大容量の容量素子を形成できる。
【００２２】
また、本発明はＭＭＩＣにおける容量素子に限定する必要はなく、ダイナミックランダムアクセスメモリなどの半導体集積回路用容量素子に広く適用できる。
【００２３】
【発明の効果】
以上説明したように、本発明の容量素子によれば、半導体基板上に占める面積は非常に小さくなる。しかも、容量を大きくするため電極を大きくする場合でも、半導体基板上に占める面積は変化することなく、電極面積を大きくすることができ、微小な面積で大容量の容量素子を形成することができる。したがって、容量素子を構成要素とする半導体集積回路の小型化が可能となり、それに伴い低コスト化も可能となる。
【図面の簡単な説明】
【図１】本発明の実施の形態における容量素子の断面図
【図２】本発明の実施の形態における容量素子の平面図
【図３】本発明の実施の形態における容量素子の工程断面図
【図４】従来の容量素子の断面図
【符号の説明】
１　半導体基板
２　金属配線
３　絶縁膜
４　誘電体膜
５　電極
６　エッチング溝
７　下部電極
８　上部電極
【図１】
2004031860.tif 000003
【図２】
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【図３】
2004031860.tif 000005
【図４】
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