(57)【要約】【課題】配線を介して処理回路に供給されるパルス信号の遅延を少なくする【解決手段】スイッチＳＷ１がオン状態において、クロック信号の“Ｈ”レベル入力により、配線Ｌ１終端電位が基準電圧Ｖ１より高くなり、コンパレータ６２出力が“Ｈ”レベルになると、ＥＸＯＲ回路６３出力は“Ｈ”レベルとなり、スイッチＳＷ３はオン状態となり、配線Ｌ１の終端電位がクロック信号の立ち上がり側に加勢され急速に“Ｈ”レベルとなる。ディレイ回路６４出力が“Ｈ”レベル、ＥＸＯＲ回路６５出力が“Ｈ”レベルとなり、スイッチＳＷ２がオン状態となる。この状態において、クロック信号の“Ｌ”レベル入力により、配線Ｌ１の終端電位が基準電圧Ｖ２より低くなり、コンパレータ６２出力が“Ｌ”レベルになると、ＥＸＯＲ回路６３出力は“Ｈ”レベルとなり、スイッチＳＷ３はオン状態となり、配線Ｌ１の終端電位がクロック信号の立ち下がり側に加勢され急速に“Ｌ”レベルとなる。【選択図】  図２
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【特許請求の範囲】
【請求項１】
パルス信号が伝送される配線と、配線の終端側でのパルス信号の立ち上がりおよび立ち下がりを加勢する補助回路とを有するパルス信号伝送回路であって、
前記補助回路は、配線からのパルス信号が入力され、パルス信号の立ち上がりの際、補助回路の入力端の電位が基準電圧Ｖ１（＜パルス電圧振幅／２）より高くなったとき、前記入力端の電位をパルス信号の立ち上がり側に加勢し、パルス信号の立ち下がりの際、基準電圧Ｖ２（＞パルス電圧振幅／２）より低くなったとき、前記入力端の電位をパルス信号の立ち下がり側に加勢することを特徴とするパルス信号伝送回路。
【請求項２】
前記補助回路は、前記配線からのパルス信号が非反転入力端に入力されるコンパレータと、基準電圧Ｖ１が供給される第１基準電源および基準電圧Ｖ２が供給される第２基準電源と、コンパレータの反転入力端に基準電圧Ｖ１が供給されるのを可能とする第１スイッチおよび基準電圧Ｖ２が供給されるのを可能とする第２スイッチと、コンパレータの出力がコンパレータの非反転入力端に供給されるのを可能とする第３スイッチと、コンパレータの出力が２入力の一入力側に入力され、第３スイッチの制御信号を出力する第１ＥＸＯＲ回路と、コンパレータの出力が第１ＥＸＯＲ回路の他入力側に遅延して入力される第１ディレイ回路と、
第１ディレイ回路の出力が２入力の一入力側に入力される第２ＥＸＯＲ回路と、  第１ディレイ回路の出力が第２ＥＸＯＲ回路の他入力側に遅延して入力される第２ディレイ回路と、コンパレータの出力がデータ入力端に入力されるとともに、第２ＥＸＯＲ回路の出力がクロック入力端に入力され、出力端から第１スイッチおよび第２スイッチの制御信号を出力するフリップフロップ回路とを有することを特徴とする請求項１記載のパルス信号伝送回路。
【請求項３】
請求項１または２記載のパルス信号伝送回路を用いた液晶パネルのデータ線を駆動する駆動回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はパルス信号伝送回路およびその回路を用いた駆動回路に関する。
【０００２】
【従来の技術】
液晶表示装置が、薄型、軽量、低電力という特長から、パソコンなど様々な装置に用いられ、特に画質を高精細に制御するのに有利であるアクティブマトリックス方式のカラー液晶表示装置が主流を占めている。
【０００３】
以下、特許文献１に記載の従来の液晶表示装置について、図４を参照して説明する。この液晶表示装置は、液晶パネル（ＬＣＤパネル）１１と、半導体集積回路装置（以下、ＩＣという）からなる制御回路（以下、コントローラという）１２と、ＩＣからなる複数個の走査側駆動回路（以下、走査側ドライバという）１３およびデータ側駆動回路（以下、データ側ドライバという）１４とを具備している。液晶パネル１１は、詳細を図示しないが、透明な画素電極および薄膜トランジスタ（ＴＦＴ）を配置した半導体基板と、面全体に１つの透明な電極を形成した対向基板と、これら２枚の基板を対向させて間に液晶を封入した構造からなり、スイッチング機能を持つＴＦＴを制御することにより各画素電極に所定の電圧を印加し、各画素電極と対向基板電極との間の電位差により液晶の透過率を変化させて画像を表示するものである。半導体基板上には、各画素電極へ印加する階調電圧を送るデータ線と、ＴＦＴのスイッチング制御信号（走査信号）を送る走査線とが配線されている。
【０００４】
コントローラ１２は、入力側がＰＣ（パソコン）１５に接続され、出力側が走査側ドライバ１３およびデータ側ドライバ１４に接続されている。走査側ドライバ１３およびデータ側ドライバ１４の出力側は、液晶パネル１１の走査線およびデータ線にそれぞれ接続されている。走査側ドライバ１３およびデータ側ドライバ１４は、製造上の制限よりチップサイズが制限され、従って、ＩＣ１個で出力できる走査線およびデータ線に対応する出力数も制限され、液晶パネル１１のサイズが大きい場合、それぞれ複数個を液晶パネル１１の外周に配置する必要がある。例えばＸＧＡ（１０２４×７６８画素）カラー表示の液晶パネルの場合の各ドライバ１３，１４のモジュールへの実装は、
▲１▼走査側ドライバ１３は、７６８本のゲート線を駆動する必要があり、例えば１９２本分の駆動能力を有する場合、４個必要とし、液晶パネル１１の左側外周にカスケード接続で片側配置される。
▲２▼データ側ドライバ１４は、１画素をカラー表示するためにデータ線はＲ（赤）、Ｇ（緑）、Ｂ（青）用の３本が必要なため、１０２４×３＝３０７２本のデータ線を駆動する必要があり、例えば、３８４本分の駆動能力を有する場合、液晶パネル１１の上側外周にカスケード接続の８個（Ａ，Ｂ，…，Ｈ）で片側配置される。
【０００５】
ＰＣ１５から画像データが液晶表示モジュールのコントローラ１２に送られ、コントローラ１２から走査側ドライバ１３には、クロック信号ＣＬＫ等が各走査側ドライバ１３に並列に送られ、垂直同期用のスタート信号ＳＴＶが初段の走査側ドライバ１３に送られ、カスケード接続された次段以降の走査側ドライバ１３に順次転送されていく。また、コントローラ１２からデータ側ドライバ１４には、クロック信号ＣＬＫ等のタイミング信号や階調を示す所定ビットのデータ信号ＤＡが各データ側ドライバ１４に並列に送られ、水平同期用のスタート信号ＳＴＨが初段のデータ側ドライバＡに送られ、カスケード接続された次段以降のデータ側ドライバＢ，Ｃ，…，Ｈに順次転送されていく。そして、走査側ドライバ１３から各走査線にはパルス状の走査信号が送られ、走査線に印加された走査信号がハイレベルのとき、その走査線につながるＴＦＴが全てオンとなり、そのときデータ側ドライバ１４からデータ線に送られた階調電圧が、オンとなったＴＦＴを介して画素電極に印加される。そして、走査信号がローレベルとなり、ＴＦＴがオフ状態に変化すると、画素電極と対向基板電極との電位差は、次の階調電圧が画素電極に印加されるまでの間保持される。そして、各走査線に順次走査信号を送ることにより、全ての画素電極に所定の階調電圧が印加され、フレーム周期で階調電圧の書き替えを行うことにより画像を表示することができる。
【０００６】
次にデータ側ドライバ１４の従来例について、特許文献２を参考にして、図５を参照して説明する。尚、説明を簡明にするため、水平方向の画素４×１（Ｒ）分を駆動するものとして説明する。図において、２０はシフトレジスタで、カスケード接続された４段のフリップフロップ２１を有している。各フリップフロップ２１のデータ信号出力端は各１つ後段のフリップフロップ２１のデータ信号入力端に接続されてカスケード接続されている。各フリップフロップ２１のクロック入力端はクロック信号入力端子１に共通配線Ｌ１を介して接続されている。初段のフリップフロップ２１のデータ信号入力端はスタート信号入力端子２に接続され、最終段のフリップフロップ２１のデータ信号出力端はスタート信号出力端子３に接続されている。さらに、各フリップフロップ２１のデータ信号出力端は各フリップフロップ２１に対応してデータレジスタ回路３０の４段の各レジスタ３１にそれぞれ接続されている。各レジスタ３１はデータ信号入力端がデータ信号入力端子４に共通配線Ｌ２を介して接続されるとともに、データ信号出力端が各レジスタ３１に対応してラッチ回路４０の各ラッチ（図示せず）に接続されている。ラッチ回路４０はラッチ信号入力端子５に接続されるとともに、データ信号出力端がドライバ回路５０に接続されている。ドライバ回路５０は各フリップフロップ２１に対応してレベルシフタ，Ｄ／Ａコンバータ及び出力増幅器（図示せず）を含んでおり、データ信号出力端が各フリップフロップ２１に対応してドライバ出力端子６に接続されている。
【０００７】
以上の構成のデータ側ドライバの動作を図６を併用して説明する。尚、以降の説明を簡明にするため、液晶表示パネルの水平方向の画素数を４×１（Ｒ）としてデータ側ドライバ１個での動作とする。端子４のデータ信号ＤＡの伝送タイミングに同期したクロック信号ＣＬＫがクロック信号入力端子１から共通配線Ｌ１を介して各フリップフロップ２１に共通入力され、スタート信号ＳＴＨが１水平駆動期間毎のタイミングでスタート信号入力端子２から初段目のフリップフロップ２１に入力されると、スタート信号ＳＴＨがクロック信号ＣＬＫの立ち上がりで読み込まれて各フリップフロップ２１を転送され、各フリップフロップ２１のデータ信号出力端から対応するレジスタ３１にデータ信号ＤＡを取り込むデータ取込制御信号Ｃ１，Ｃ２，Ｃ３，Ｃ４が順次出力されるとともに、最終段のフリップフロップ２１から次段にデータ側ドライバがカスケード接続された場合のスタート信号ＳＴＨがスタート信号出力端子３に出力される。データレジスタ回路３０に入力されたデータ取込制御信号Ｃ１，Ｃ２，Ｃ３，Ｃ４の立ち上がりでデータ信号入力端子４から共通配線Ｌ２を介して各レジスタ３１にデータ信号ＤＡが順次取り込まれ、各レジスタ３１の出力端Ｒ１，Ｒ２，Ｒ３，Ｒ４から出力されていく。（以下、図６において図示せず）全てのレジスタ３１に取り込まれたデータ信号ＤＡは端子５に１水平駆動期間毎のタイミングで与えられたラッチ信号ＳＴＢに同期してラッチ回路４０でラッチされドライバ回路５０に出力される。ドライバ回路５０で各データ信号ＤＡに対応して階調電圧生成回路（図示せず）から階調電圧が選択され各ドライバ出力端子６から出力される。
【０００８】
【特許文献１】
特願２００２−１５３８５４号公報（段落番号「０００２」−「０００５」、第４図）
【特許文献２】
特開平１０−２１４０６１号公報（段落番号「０００３」−「０００４」、第６、７図）
【０００９】
【発明が解決しようとする課題】
ところで、上述の液晶表示装置は、液晶パネル１１がＸＧＡからＳＸＧＡ（１２８０×１０２４）、ＵＸＧＡ（１６００×１２００）と更に大型化し、画素数が増加してくると、カスケード接続するデータ側ドライバの個数を、例えば、ＳＸＧＡの場合、８個、ＵＸＧＡの場合、１０個とすると、データ側ドライバ１個当たりの出力数は４８０出力が必要となり、ＸＧＡでの出力例の３８４出力より、増加する。このため、上述の配線Ｌ１，Ｌ２は、４８０出力分のフリップフロップのクロック入力端、データレジスタのデータ信号入力端に接続されるため、配線長が３８４出力の場合より長くなり、クロック信号入力端子１およびデータ信号入力端子４に入力された矩形波のパルス信号であるクロック信号およびデータ信号は、各配線Ｌ１，Ｌ２の終端で、配線抵抗および配線容量の影響により、例えば配線Ｌ１の場合を図７に示すように、鈍り波形となり遅延する。その結果、クロック信号が高速化するのに伴い、データ側ドライバに要求されるセットアップ時間やホールド時間が短くなり、データの取り込みが不確実となる虞があるという問題がある。
【００１０】
従って、本発明の目的は、パルス信号を配線抵抗および配線容量を有する配線を介して処理回路へ伝送するパルス信号伝送回路において、配線終端でのパルス信号の遅延を少なくしたパルス信号伝送回路を提供することである。また、パルス信号伝送回路を用いた駆動回路を提供することである。
【００１１】
【課題を解決するための手段】
本発明のパルス信号伝送回路、パルス信号が伝送される配線と、配線の終端側でのパルス信号の立ち上がりおよび立ち下がりを加勢する補助回路とを有するパルス信号伝送回路であって、前記補助回路は、配線からのパルス信号が入力され、パルス信号の立ち上がりの際、補助回路の入力端の電位が基準電圧Ｖ１（＜パルス電圧振幅／２）より高くなったとき、前記入力端の電位をパルス信号の立ち上がり側に加勢し、パルス信号の立ち下がりの際、基準電圧Ｖ２（＞パルス電圧振幅／２）より低くなったとき、前記入力端の電位をパルス信号の立ち下がり側に加勢することを特徴とする。
また、本発明のパルス信号伝送回路は、上記パルス信号伝送回路において、前記補助回路が、前記配線からのパルス信号が非反転入力端に入力されるコンパレータと、基準電圧Ｖ１が供給される第１基準電源および基準電圧Ｖ２が供給される第２基準電源と、コンパレータの反転入力端に基準電圧Ｖ１が供給されるのを可能とする第１スイッチおよび基準電圧Ｖ２が供給されるのを可能とする第２スイッチと、コンパレータの出力がコンパレータの非反転入力端に供給されるのを可能とする第３スイッチと、コンパレータの出力が２入力の一入力側に入力され、第３スイッチの制御信号を出力する第１ＥＸＯＲ回路と、コンパレータの出力が第１ＥＸＯＲ回路の他入力側に遅延して入力される第１ディレイ回路と、  第１ディレイ回路の出力が２入力の一入力側に入力される第２ＥＸＯＲ回路と、  第１ディレイ回路の出力が第２ＥＸＯＲ回路の他入力側に遅延して入力される第２ディレイ回路と、コンパレータの出力がデータ入力端に入力されるとともに、第２ＥＸＯＲ回路の出力がクロック入力端に入力され、出力端から第１スイッチおよび第２スイッチの制御信号を出力するフリップフロップ回路とを有することを特徴とする。
本発明の駆動回路は、上記パルス信号伝送回路を用いた液晶パネルのデータ線を駆動する駆動回路である。
【００１２】
【発明の実施の形態】
以下に説明する本発明の一実施例のデータ側ドライバは、例えば、ＳＸＧＡ（１２８０×１０２４）、ＵＸＧＡ（１６００×１２００）のカラー表示の液晶パネルに用いられ、データ線４８０本分の駆動能力を有する。尚、説明を簡明にするため、水平方向の画素４×１（Ｒ）分を駆動するものとして説明し、図５と同一のものは同一符号を付して、その説明を省略する。図５と異なる点は、シフトレジスタ２０、データレジスタ回路３０、ラッチ回路４０、ドライバ回路５０の他に、パルス信号伝送回路６０，７０を有している点である。パルス信号伝送回路６０，７０は、配線Ｌ１，Ｌ２と、配線Ｌ１，Ｌ２の終端部に設けた補助回路６１，７１とで構成されている。尚、図では、データ信号入力端子４を、１つの端子で示しているが、パラレルに入力されるデータ信号のビット数に対応する端子を有し、そのビット数分の配線Ｌ２に接続されている。例えば、６４階調表示の６ビット×Ｒ，Ｇ，Ｂ＝１８ビットのデータ信号がパラレルに入力される場合、１８個の端子と１８本の配線Ｌ２を有する。従って、このとき、パルス信号伝送回路７０も、１８本の配線Ｌ２に対応して１８個の補助回路７１を有している。
【００１３】
補助回路６１，７１は、同一回路構成であり、以下、代表して補助回路６１について、図２を参照して説明する。図において、６２はコンパレータで、コンパレータ６２の非反転入力端（＋）は配線Ｌ１の終端に接続されている。コンパレータ６２の反転入力端（−）はＣＭＯＳトランスファゲートからなる第１スイッチＳＷ１を介して基準電圧Ｖ１（＜パルス電圧振幅／２）を供給する基準電源Ｖ１に接続されているとともに、ＣＭＯＳトランスファゲートからなる第２スイッチＳＷ２を介して基準電圧Ｖ２（＞パルス電圧振幅／２）を供給する基準電源Ｖ２に接続されている。コンパレータ６２の出力端はＣＭＯＳトランスファゲートからなる第３スイッチＳＷ３を介してコンパレータ６２の非反転入力端に接続されているとともに、第１ＥＸＯＲ（排他的論理和）回路６３の２入力の一方の入力端と第１ディレイ回路６４を介して他方の入力端とに接続されている。ＥＸＯＲ回路６３の出力端はスイッチＳＷ３のＮｃｈゲートと第１インバータＩＮＶ１を介してＰｃｈゲートとに接続されている。また、ディレイ回路６４の出力端は第２ＥＸＯＲ回路６５の２入力の一方の入力端と第２ディレイ回路６６を介して他方の入力端とに接続されている。ＥＸＯＲ回路６５の出力端はＤフリフロ６７のクロック入力端ＣＫに接続されている。Ｄフリフロ６７のデータ入力端Ｄはコンパレータ６２の出力端に接続されている。Ｄフリフロ６７の正規出力端ＱはスイッチＳＷ１のＰｃｈゲートおよびスイッチＳＷ２のＮｃｈゲートと第２インバータＩＮＶ２を介してスイッチＳＷ１のＮｃｈゲートおよびスイッチＳＷ２のＰｃｈゲートとに接続されている。
【００１４】
以上の構成の補助回路６１の動作を図３を参照して説明する。
時刻ｔ０において、クロック信号ＣＬＫの入力は“Ｌ（接地電位）”レベルであり、配線Ｌ１の終端、すなわち、コンパレータ６２の非反転入力端の電位も“Ｌ”レベルである。このとき、Ｄフリフロ６７の出力は“Ｌ”レベルで、スイッチＳＷ１がオン状態およびスイッチＳＷ２がオフ状態であり、コンパレータ６２の反転入力端には、基準電圧Ｖ１が供給されており、コンパレータ６２の出力は“Ｌ”レベルである。また、このとき、ディレイ回路６４，６６、ＥＸＯＲ回路６３，６５の出力は“Ｌ”レベルであり、スイッチＳＷ３はオフ状態である。
【００１５】
時刻ｔ１において、クロック信号ＣＬＫの入力が“Ｈ（電源電圧）”レベルになるが、配線Ｌ１の終端の電位は、基準電圧Ｖ１より低いため、コンパレータ６２の出力も“Ｌ”レベルのままである。従って、ディレイ回路６４，６６、ＥＸＯＲ回路６３，６５、Ｄフリフロ６７の出力も“Ｌ”レベルのままであり、スイッチＳＷ１はオン状態およびスイッチＳＷ２，ＳＷ３はオフ状態のままである。
【００１６】
時刻ｔ２において、配線Ｌ１の終端の電位が基準電圧Ｖ１より高くなり、コンパレータ６２の出力が“Ｈ”レベルになる。このとき、ディレイ回路６４の出力は“Ｌ”レベルのままであり、ＥＸＯＲ回路６３の出力は“Ｈ”レベルとなり、スイッチＳＷ３はオン状態となり、時刻ｔ１からｔ２までの少しの遅延のみで、配線Ｌ１の終端の電位がクロック信号の立ち上がり側に加勢され急速に“Ｈ”レベルとなる。このとき、ディレイ回路６６の出力は“Ｌ”レベルのままであり、ＥＸＯＲ回路６５の出力は“Ｌ”レベルのままとなるため、Ｄフリフロ６７の出力も“Ｌ”レベルのままとなって、スイッチＳＷ１はオン状態およびスイッチＳＷ２はオフ状態のままである。
【００１７】
時刻ｔ３において、ディレイ回路６４の出力が“Ｈ”レベルになると、ＥＸＯＲ回路６３の出力が“Ｌ”レベルとなり、スイッチＳＷ３はオフ状態となる。このとき、ディレイ回路６６の出力は“Ｌ”レベルのままであり、ＥＸＯＲ回路６５の出力が“Ｈ”レベルとなり、Ｄフリフロ６７の出力が“Ｈ”レベルとなって、スイッチＳＷ１はオフ状態およびスイッチＳＷ２はオン状態となる。
【００１８】
時刻ｔ４において、ディレイ回路６６の出力が“Ｈ”レベルになると、ＥＸＯＲ回路６５の出力が“Ｌ”レベルとなるが、Ｄフリフロ６７の出力が“Ｈ”レベルのままであり、スイッチＳＷ１はオフ状態およびスイッチＳＷ２はオン状態のままである。
【００１９】
時刻ｔ５において、クロック信号ＣＬＫの入力が“Ｌ”レベルになるが、配線Ｌ１の終端の電位は、基準電圧Ｖ２より高いため、コンパレータ６２の出力は“Ｈ”レベルのままである。従って、ディレイ回路６４，６６の出力も“Ｈ”レベルのまま、ＥＸＯＲ回路６３，６５も“Ｌ”レベルのままであり、Ｄフリフロ６７の出力も“Ｈ”レベルのままとなって、スイッチＳＷ２はオン状態およびスイッチＳＷ１，ＳＷ３はオフ状態のままである。
【００２０】
時刻ｔ６において、配線Ｌ１の終端の電位が基準電圧Ｖ２より低くなり、コンパレータ６２の出力が“Ｌ”レベルになる。このとき、ディレイ回路６４の出力は“Ｈ”レベルのままであり、ＥＸＯＲ回路６３の出力は“Ｈ”レベルとなり、スイッチＳＷ３はオン状態となり、時刻ｔ５からｔ６までの少しの遅延のみで、配線Ｌ１の終端の電位がクロック信号の立ち下がり側に加勢され急速に“Ｌ”レベルとなる。このとき、ディレイ回路６６の出力は“Ｈ”レベルのままであり、ＥＸＯＲ回路６５の出力は“Ｌ”レベルのままとなるため、Ｄフリフロ６７の出力も“Ｈ”レベルのままとなって、スイッチＳＷ１はオフ状態およびスイッチＳＷ２はオン状態のままである。
【００２１】
時刻ｔ７において、ディレイ回路６４の出力が“Ｌ”レベルになると、ＥＸＯＲ回路６３の出力が“Ｌ”レベルとなり、スイッチＳＷ３はオフ状態となる。このとき、ディレイ回路６６の出力は“Ｈ”レベルのままであり、ＥＸＯＲ回路６５の出力が“Ｈ”レベルとなり、Ｄフリフロ６７の出力が“Ｌ”レベルとなって、スイッチＳＷ１はオン状態およびスイッチＳＷ２はオフ状態となる。
【００２２】
時刻ｔ８において、ディレイ回路６６の出力が“Ｌ”レベルになると、ＥＸＯＲ回路６５の出力が“Ｌ”レベルとなるが、Ｄフリフロ６７の出力が“Ｌ”レベルのままであり、スイッチＳＷ１はオン状態およびスイッチＳＷ２はオフ状態のままである。
【００２３】
以上の構成のデータ側ドライバの動作は、配線Ｌ１，Ｌ２の終端部に設けた補助回路６１，７１が上述のように動作する以外は、図５に示したデータ側ドライバの動作と同様であり、その説明を省略する。
【００２４】
以上に説明したように、パルス信号が伝送される配線Ｌ１，Ｌ２の終端部に補助回路６１，７１を設けることにより、配線Ｌ１，Ｌ２に入力されたパルス信号の立ち上がりの際、補助回路６１，７１の入力端の電位が基準電圧Ｖ１より高くなったとき、配線Ｌ１の終端の電位がパルス信号の立ち上がり側に加勢され急速に“Ｈ”レベルとなり、パルス信号の立ち下がりの際、基準電圧Ｖ２より低くなったとき、配線Ｌ１の終端の電位がパルス信号の立ち下がり側に加勢され急速に“Ｌ”レベルとなり、少ない遅延で配線Ｌ１，Ｌ２の終端部に接続された処理回路（フリップフロップ２１、レジスタ３１）にパルス信号が供給される。
【００２５】
尚、上記実施例では、パルス信号伝送回路が、液晶表示装置のデータ側ドライバに用いられた例で説明したが、これに限定されることなく、パルス信号が配線抵抗および配線容量を有する配線を介して供給される処理回路を有するものであれば用いることができる。また、データ側ドライバにおいて、データレジスタ回路のレジスタを各フリップフロップに１出力分で対応する例で説明したが、複数出力分、例えば、Ｒ、Ｇ、Ｂの３出力分で対応してもよい。
【００２６】
【発明の効果】
本発明によれば、パルス信号が伝送される配線の終端部に補助回路を設けることにより、配線の終端でのパルス信号の立ち上がりおよび立ち下がりを加勢でき、少ない遅延のパルス信号を処理回路に供給することができ、駆動回路におけるクロック信号の高速動作が可能となる。
【図面の簡単な説明】
【図１】本発明の一実施例の液晶表示装置のデータ側ドライバの回路図。
【図２】図１に示すデータ側ドライバに用いられる補助回路の回路図。
【図３】図２に示す補助回路の動作を説明する波形図。
【図４】従来の液晶表示装置の構成を示すブロック図。
【図５】図４に示す液晶表示装置に用いられる従来のデータ側ドライバの回路図。
【図６】図５に示すデータ側ドライバの動作を説明する波形図。
【図７】図５に示すデータ側ドライバが多出力のときの配線Ｌ１の終端におけるクロック信号の波形図。
【符号の説明】
２０  シフトレジスタ
２１  フリップフロップ
３０  データレジスタ回路
３１  レジスタ
６０，７０  パルス信号伝送回路
６１，７１  補助回路
６２  コンパレータ
６３  第１ＥＸＯＲ回路
６４  第１ディレイ回路
６５  第２ＥＸＯＲ回路
６６  第２ディレイ回路
６７  Ｄフリフロ
Ｌ１，Ｌ２  配線
Ｖ１  第１基準電圧源
Ｖ２  第２基準電圧源
ＳＷ１  第１スイッチ
ＳＷ２  第２スイッチ
ＳＷ３  第３スイッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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