(57)【要約】【課題】従来と同じ測定時間およびカウントクロック周波数でありながら、カウントの分解能を高めることができる帰還形パルス幅変調方式Ａ／Ｄ変換器を提供すること。【解決手段】矩形波電圧と正負の基準電圧と被変換入力電圧を積分して被変換入力電圧に対応したパルス幅に変換し、このパルス幅をクロックでカウントすることによりデジタル信号に変換するように構成された帰還形パルス幅変調方式Ａ／Ｄ変換器において、前記クロックとして多相（Ｎ相）のクロックを用い、カウントの分解能を高めることを特徴とするもの。【選択図】        図１
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【特許請求の範囲】
【請求項１】
矩形波電圧と正負の基準電圧と被変換入力電圧を積分して被変換入力電圧に対応したパルス幅に変換し、このパルス幅をクロックでカウントすることによりデジタル信号に変換するように構成された帰還形パルス幅変調方式Ａ／Ｄ変換器において、
前記クロックとして多相（Ｎ相）のクロックを用い、カウントの分解能を高めることを特徴とする帰還形パルス幅変調方式Ａ／Ｄ変換器。
【請求項２】
前記Ｎ相のクロックのうちの１相のクロックでカウントを行い、残りのクロックでカウント分解能の補正演算を行うことを特徴とする請求項１記載の帰還形パルス幅変調方式Ａ／Ｄ変換器。
【請求項３】
カウント分解能の補正演算にあたり、前記Ｎ相のクロックの立ち上がりと立ち下がりの両方のタイミングを利用することを特徴とする請求項１または請求項２記載の帰還形パルス幅変調方式Ａ／Ｄ変換器。
【請求項４】
少なくとも、
積分出力と共通電位点電位を比較するコンパレータと、
このコンパレータの出力を前記Ｎ相のクロックの立ち上がりと立ち下がりのタイミングでそれぞれラッチしてパルス幅信号を出力する手段を含む２Ｎ個の補正信号発生ブロック、
を有することを特徴とする請求項１から請求項３のいずれかに記載の帰還形パルス幅変調方式Ａ／Ｄ変換器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、帰還形パルス幅変調方式Ａ／Ｄ変換器に関し、詳しくは、分解能の改善に関するものである。
【０００２】
【従来の技術】
帰還形パルス幅変調方式Ａ／Ｄ変換器は、高精度のＡ／Ｄ変換器として、各種の測定器で広く用いられている。
【０００３】
図８はこのような従来の帰還形パルス幅変調方式Ａ／Ｄ変換器の構成例を示すブロック図である。被変換アナログ入力信号Ｖｘが入力される入力端子１と出力Ｅｃの矩形波信号発生器２と基準電圧源の切替スイッチ８の可動接点は、それぞれ抵抗を介して積分器３を構成する演算増幅器の反転入力端子に接続されている。切替スイッチ８の固定接点ａには＋Ｖｓの基準電圧源が接続され、固定接点ｂには−Ｖｓの基準電圧源が接続されている。
【０００４】
積分器３を構成する演算増幅器の反転入力端子と出力端子間にはコンデンサが接続され、非反転入力端子は共通電位点に接続され、出力端子はコンパレータ４を構成する演算増幅器の反転入力端子に接続されている。コンパレータ４を構成する演算増幅器の非反転入力端子は共通電位点に接続されている。
【０００５】
コンパレータ４は、積分器３の出力ＩＮＴと共通電位点（接地電位）とを比較し、その出力ＣＭＰをＤ形フリップフロップ（ＤＦＦ１）６のＤ端子に入力する。フリップフロップ６のクロック端子にはカウントクロック発生器５からカウントクロックＣＬＫが入力されていて、フリップフロップ６はコンパレータ４の出力ＣＭＰをカウントクロックＣＬＫに同期させるように動作する。
【０００６】
フリップフロップ６の出力ＰＷＭは、アンドゲートを用いた制御ゲート９に入力されるとともに、切替スイッチ８に切替信号ＦＢとして加えられている。制御ゲート９には、制御信号発生器７の出力であるカウンタ制御信号ＣＴＬとカウントクロックＣＬＫも入力されている。制御ゲート９の出力ＯＵＴは、カウンタ１０に加えられて計数される。
【０００７】
図８の動作を図９のタイミングチャートを用いて説明する。
矩形波信号発生器２の出力Ｅｃが立ち上がる時刻ｔ１において、切替スイッチ８は固定接点ａに接続されている。また、時刻ｔ１において制御信号ＣＴＬも立ち上がったとする。この状態で、積分器３には、被変換アナログ入力信号Ｖｘと矩形波出力＋Ｅｃと基準電圧源Ｅｓ（＝＋Ｖｓ）による電流ｉｘ，ｉｃ，ｉｓが入力される。ここで、ｉｘ  最大値は｜ｉｓ｜に等しく、｜ｉｃ｜は例えば｜ｉｓ｜×２．５と設定されている。この結果、積分器３の出力ＩＮＴは、最大傾斜で減少し、時刻ｔ２で零レベルとなる。
【０００８】
積分器３の出力ＩＮＴが零レベルになるとコンパレータ４の出力ＣＭＰが反転し、切替スイッチ８の可動接点はクロックＣＬＫに同期して固定接点ｂに接続されてＥｓ＝−Ｖｓとなる。これにより、時刻ｔ２以降の積分器３の出力ＩＮＴは、最大傾斜より緩やかな傾斜で減少する。一方、フリップフロップ６の出力ＰＷＭは”Ｈ”レベルになり、カウンタ１０がカウント動作を始める。
【０００９】
時刻ｔ３で矩形波出力Ｅｃが反転すると、積分器３の出力ＩＮＴは最大傾斜で増加し、時刻ｔ４で零レベルになる。この時、コンパレータ４の出力ＣＭＰは再び反転し、切替スイッチ８は再び固定接点ａに接続されてＥｓ＝＋Ｖｓとなり、積分器３の出力ＩＮＴの増加は最大傾斜より緩やかになる。フリップフロップ６の出力ＰＷＭは”Ｌ”レベルになって制御ゲート９が閉じられ、カウンタ１０のカウント動作は中断される。この時、カウンタ１０のカウント値は保持される。
【００１０】
矩形波出力Ｅｃは時刻ｔ５で再び反転し、時刻ｔ６で制御信号ＣＴＬが立ち下がるまでの間、同様の動作を繰り返す。ここで、フリップフロップ６の出力ＰＷＭのパルス幅は入力信号Ｖｘに比例するので、Ｖｘが零の時とフルスケールの時のカウントを校正によって予め測定しておくことにより、カウンタ１０のカウント値に基づきアナログ入力信号Ｖｘの値を求めることができる。
【００１１】
また、制御信号ＣＴＬを矩形波出力ＥｃのＭ周期分に設定してフリップフロップ６の出力ＰＷＭが”Ｈ”の期間にカウントを行う場合におけるカウントクロックＣＬＫの周期未満の誤差分は、ＦＢ信号（＝ＰＷＭ）がＣＬＫと同期した信号のため、（Ｍ−１）周期目までは積分器３に残る形で次の周期に伝達される。従って、全カウント誤差はＭ周期目のカウント誤差分にのみ依存することになって、±１カウントとなる。
【００１２】
【特許文献１】
特開平８−３７４６０
【００１３】
特許文献１には、Ａ／Ｄ変換を上位桁と下位桁に分割して行うように構成した高分解能で実用性の高い帰還形パルス幅変調方式Ａ／Ｄ変換器に関する発明が開示されている。
【００１４】
【発明が解決しようとする課題】
ところで、このような帰還形パルス幅変調方式Ａ／Ｄ変換器において、カウントの分解能を上げるためには、
ａ）カウントクロックＣＬＫの周波数を上げる。
ｂ）制御信号ＣＴＬを長くして、カウンタ１０のカウント数が大きくなるようにする。
の二点が考えられる。
【００１５】
しかし、ａ）項を実現するためには、回路の構成に高速素子が必要となる。
また、ｂ）項を実現しようとするとＡ／Ｄ変換の時間が長くなり、高速測定が行えない。
【００１６】
本発明はこれらの問題点に着目したものであり、その目的は、従来と同じ測定時間およびカウントクロック周波数でありながら、カウントの分解能を高めることができる帰還形パルス幅変調方式Ａ／Ｄ変換器を提供することにある。
【００１７】
【課題を解決するための手段】
このような目的を達成する請求項１の発明は、
矩形波電圧と正負の基準電圧と被変換入力電圧を積分して被変換入力電圧に対応したパルス幅に変換し、このパルス幅をクロックでカウントすることによりデジタル信号に変換するように構成された帰還形パルス幅変調方式Ａ／Ｄ変換器において、
前記クロックとして多相（Ｎ相）のクロックを用い、カウントの分解能を高めることを特徴とする。
【００１８】
請求項２の発明は、請求項１記載の帰還形パルス幅変調方式Ａ／Ｄ変換器において、
前記Ｎ相のクロックのうちの１相のクロックでカウントを行い、残りのクロックでカウント分解能の補正演算を行うことを特徴とする。
【００１９】
請求項３の発明は、請求項１または請求項２記載の帰還形パルス幅変調方式Ａ／Ｄ変換器において、
カウント分解能の補正演算にあたり、前記Ｎ相のクロックの立ち上がりと立ち下がりの両方のタイミングを利用することを特徴とする。
【００２０】
請求項４の発明は、請求項１から請求項３のいずれかに記載の帰還形パルス幅変調方式Ａ／Ｄ変換器において、
少なくとも、
積分出力と共通電位点電位を比較するコンパレータと、
このコンパレータの出力を前記Ｎ相のクロックの立ち上がりと立ち下がりのタイミングでそれぞれラッチしてパルス幅信号を出力する手段を含む２Ｎ個の補正信号発生ブロック、
を有することを特徴とする。
【００２１】
これらにより、従来と同じ測定時間，カウントクロック周波数でありながら、カウントの分解能を２Ｎ倍（Ｎは分解能改善のために使用するカウントクロックの相数）に高めることができる。
【００２２】
【発明の実施の形態】
以下、図面を用いて本発明の実施の形態を説明する。
図１は本発明の実施の形態の一例を示すブロック図であり、図８と共通する部分には同一の符号を付けている。図１において、入力端子１、矩形波信号発生器２、積分器３、コンパレータ４、切替スイッチ８、制御ゲート９およびカウンタ１０は、図８と同様に機能するものである。
【００２３】
カウントクロック発生器５は、２相クロックＣＬＫおよびＣＫＢを出力する。
【００２４】
補正信号発生ブロック１１〜１４は、それぞれ２個のＤ形フリップフロップ（以下フリップフロップという）ＤＦＦ１，ＤＦＦ２と２個のアンドゲートＡＧ１、ＡＧ２とで構成されている。
【００２５】
補正信号発生ブロック１１において、フリップフロップＤＦＦ１のＤ端子にはコンパレータ４の出力ＣＭＰが入力され、クロック端子にはカウントクロックＣＬＫが入力され、非反転出力端子ＱはフリップフロップＤＦＦ２のＤ端子と信号切替器１５のＢ端子とアンドゲートＡＧ１の一方の入力端子および制御ゲート９の入力端子に接続され、反転出力端子Ｑ’（以下「Ｑ’」を反転出力端子記号とする）はアンドゲートＡＧ２の一方の入力端子に接続されている。フリップフロップＤＦＦ２のクロック端子にはカウントクロックＣＬＫが入力され、非反転出力端子ＱはアンドゲートＡＧ２の他方の入力端子に接続され、反転出力端子Ｑ’はアンドゲートＡＧ１の他方の入力端子に接続されている。アンドゲートＡＧ１の出力端子はアンドゲートＡＧ３、ＡＧ５、ＡＧ７の入力端子に接続されている。アンドゲートＡＧ２の出力端子はアンドゲートＡＧ４、ＡＧ６、ＡＧ８の入力端子に接続されている。
【００２６】
補正信号発生ブロック１２において、フリップフロップＤＦＦ１のＤ端子にはコンパレータ４の出力ＣＭＰが入力され、クロック端子にはインバータＩＮＶ１を介してカウントクロックＣＫＢが入力され、非反転出力端子ＱはフリップフロップＤＦＦ２のＤ端子およびアンドゲートＡＧ１の一方の入力端子に接続され、反転出力端子Ｑ’はアンドゲートＡＧ２の一方の入力端子に接続されている。フリップフロップＤＦＦ２のクロック端子にはインバータＩＮＶ１を介してカウントクロックＣＫＢが入力され、非反転出力端子ＱはアンドゲートＡＧ２の他方の入力端子に接続され、反転出力端子Ｑ’はアンドゲートＡＧ１の他方の入力端子に接続されている。アンドゲートＡＧ１の出力端子はアンドゲートＡＧ３、ＡＧ１１の入力端子に接続されている。アンドゲートＡＧ２の出力端子はアンドゲートＡＧ４の入力端子に接続されている。
【００２７】
補正信号発生ブロック１３において、フリップフロップＤＦＦ１のＤ端子にはコンパレータ４の出力ＣＭＰが入力され、クロック端子にはインバータＩＮＶ２を介してカウントクロックＣＬＫが入力され、非反転出力端子ＱはフリップフロップＤＦＦ２のＤ端子およびアンドゲートＡＧ１の一方の入力端子に接続され、反転出力端子Ｑ’はアンドゲートＡＧ２の一方の入力端子に接続されている。フリップフロップＤＦＦ２のクロック端子にはインバータＩＮＶ２を介してカウントクロックＣＬＫが入力され、非反転出力端子ＱはアンドゲートＡＧ２の他方の入力端子に接続され、反転出力端子Ｑ’はアンドゲートＡＧ１の他方の入力端子に接続されている。アンドゲートＡＧ１の出力端子はアンドゲートＡＧ５、ＡＧ１０の入力端子に接続されている。アンドゲートＡＧ２の出力端子はアンドゲートＡＧ６の入力端子に接続されている。
【００２８】
補正信号発生ブロック１４において、フリップフロップＤＦＦ１のＤ端子にはコンパレータ４の出力ＣＭＰが入力され、クロック端子にはカウントクロックＣＫＢが入力され、非反転出力端子ＱはフリップフロップＤＦＦ２のＤ端子およびアンドゲートＡＧ１の一方の入力端子に接続され、反転出力端子Ｑ’はアンドゲートＡＧ２の一方の入力端子に接続されている。フリップフロップＤＦＦ２のクロック端子にはカウントクロックＣＫＢが入力され、非反転出力端子ＱはアンドゲートＡＧ２の他方の入力端子に接続され、反転出力端子Ｑ’はアンドゲートＡＧ１の他方の入力端子に接続されている。アンドゲートＡＧ１の出力端子はアンドゲートＡＧ７、ＡＧ９の入力端子に接続されている。アンドゲートＡＧ２の出力端子はアンドゲートＡＧ８の入力端子に接続されている。
【００２９】
アンドゲートＡＧ３〜ＡＧ８の出力端子は、それぞれ対応するＪＫ形のフリップフロップＦＦ３〜ＦＦ８のＪ端子に接続されている。これらフリップフロップＦＦ３〜ＦＦ８のクロック端子にはカウントクロックＣＬＫ入力され、Ｋ端子には制御信号発生器７からクリア信号ＣＬＲが入力されている。これらフリップフロップＦＦ３〜ＦＦ８は補正信号発生ブロック１１〜１４から出力される信号を有効なタイミングで保持することにより、反転出力端子Ｑ’から分解能を補正するための補正信号ＬＤＢ，ＬＤＣ，ＬＤＤ，ＬＤ２，ＬＤ３，ＬＤ４を出力する。
【００３０】
制御信号発生器７はクリア信号ＣＬＲを含む３種類の信号ＣＴＬ、ＥＯＣを発生するものであって、制御信号ＣＴＬはアンドゲート９の入力端子および信号切替器１５の制御端子に入力され、制御信号ＥＯＣはアンドゲートＡＧ３〜ＡＧ１１の入力端子に入力されている。
【００３１】
信号切替器１５は、制御信号ＣＴＬのレベルに応じて出力端子Ｙに出力される信号を切り替える。すなわち、制御信号ＣＴＬが”Ｈ”の時は入力端子Ｂに入力されているＰＷＭ信号を出力し、”Ｌ”の時は入力端子Ａに入力されているＣＭＰ信号を出力するように切り替える。
【００３２】
オアゲート１６は、信号切替器１５の出力信号とアンドゲートＡＧ９〜ＡＧ１１の出力信号を加算して切替スイッチ８の切替信号ＦＢを出力する。
【００３３】
図１の動作を図２のタイミングチャートを用いて説明する。
制御信号ＣＴＬは、矩形波信号発生器２の出力ＥｃのＭ周期分に対応する時間幅の間”Ｈ”レベルになる信号である。出力Ｅｃが立ち上がる時刻ｔｃで立ち上がって出力ＥｃのＭ＋１周期目が立ち上がる時刻ｔｅで立ち下がり、カウンタ１０の動作時間を制御する。
【００３４】
制御信号ＥＯＣは、矩形波信号発生器２の出力ＥｃのＭ周期目だけ”Ｈ”レベルになる信号であり、出力ＥｃのＭ周期目が立ち上がる時刻ｔｄで立ち上がってＭ＋１周期目が立ち上がる時刻ｔｅで立ち下がり、アンドゲートＡＧ３〜ＡＧ１１を制御する。
【００３５】
クリア信号ＣＬＲは、制御信号ＣＴＬが立ち上がる時刻ｔｃに先行する時刻ｔａで立ち上がって時刻ｔｂで立ち下がり、カウンタ１０と補正出力を取り込むフリップフロップＦＦ３〜ＦＦ８をクリアする。
【００３６】
次に、図３のタイミングチャートを用い、多相クロックについて説明する。
カウントクロック発生器５は周期Ｔの多相ＮのクロックをＴ／（２×Ｎ）の位相差で発生させる。図１の実施例では２相クロックＣＬＫ，ＣＫＢを発生するので、位相差はＴ／４になる。カウンタ１０のカウント動作は従来例と同様にクロックＣＬＫのみを用いて行い、その他のＮ−１相のクロック信号（図１の実施例ではクロックＣＫＢ）は補正信号の発生にのみ使用される。
【００３７】
これらＮ相のクロックの立ち上がり，立ち下がりの両方のタイミングを利用することにより、従来の２×Ｎ倍の分解能で、コンパレータ出力ＣＭＰの立ち上がりと立ち下がりを判別できる。図１の実施例の場合には、図３に示すように、２相クロックＣＬＫ，ＣＫＢの立ち上がり，立ち下がりの両方のタイミングに基づいてコンパレータ出力ＣＭＰの立ち上がりと立ち下がりを判別できるので、従来のＣＬＫのみによる判別に比べて４倍の分解能が得られる。
【００３８】
このような２相クロック信号を使用した場合の動作を、図４〜図７を用いて説明する。ここで、Ａ／Ｄ動作の誤差分は、前述のようにＭ周期目のＥｃに対応するＰＷＭ信号に伝達されるので、Ｍ周期目の動作について述べる。なお、図４〜図７では、各図中に表示する信号が多いため、図の左右半面ずつに信号の変化部分のみを記載している。また、図中におけるコンパレータ出力ＣＭＰの後の括弧付き記号は、図３に示したクロックＣＬＫに対する位相関係を表示している。
【００３９】
これら図４〜図７の中の図５を用いて動作の詳細を説明する。他の図はコンパレータ出力ＣＭＰの位相が異なることによって補正出力信号の値が変化しているだけであり、動作は同様である。
【００４０】
信号ＬＣＫＡはコンパレータ出力ＣＭＰの立ち上がりをクロックＣＬＫの立ち上がりのタイミングで同期微分したものであり、補正信号発生ブロック１１のアンドゲートＡＧ１から出力される。信号ＬＣＫ１はコンパレータ出力ＣＭＰの立ち下がりをクロックＣＬＫの立ち上がりのタイミングで同期微分したものであり、補正信号発生ブロック１１のアンドゲートＡＧ２から出力される。
【００４１】
信号ＬＣＫＢはコンパレータ出力ＣＭＰの立ち上がりをクロックＣＫＢの立ち下がりのタイミングで同期微分したものであり、補正信号発生ブロック１２のアンドゲートＡＧ１から出力される。信号ＬＣＫ２はコンパレータ出力ＣＭＰの立ち下がりをクロックＣＫＢの立ち下がりのタイミングで同期微分したものであり、補正信号発生ブロック１２のアンドゲートＡＧ２から出力される。
【００４２】
信号ＬＣＫＣはコンパレータ出力ＣＭＰの立ち上がりをクロックＣＬＫの立ち下がりのタイミングで同期微分したものであり、補正信号発生ブロック１３のアンドゲートＡＧ１から出力される。信号ＬＣＫ３はコンパレータ出力ＣＭＰの立ち下がりをクロックＣＬＫの立ち下がりのタイミングで同期微分したものであり、補正信号発生ブロック１３のアンドゲートＡＧ２から出力される。
【００４３】
信号ＬＣＫＤはコンパレータ出力ＣＭＰの立ち上がりをクロックＣＫＢの立ち上がりのタイミングで同期微分したものであり、補正信号発生ブロック１４のアンドゲートＡＧ１から出力される。信号ＬＣＫ４はコンパレータ出力ＣＭＰの立ち下がりをクロックＣＫＢの立ち上がりのタイミングで同期微分したものであり、補正信号発生ブロック１４のアンドゲートＡＧ２から出力される。
【００４４】
信号ＡＮＢ，ＡＮＣ，ＡＮＤは信号ＬＣＫＢ，ＬＣＫＣ，ＬＣＫＤとＬＣＫＡとの論理積出力であり、それぞれアンドゲートＡＧ３、ＡＧ５、ＡＧ７から出力される。これら論理積出力はクロックＣＬＫの立ち上がりタイミングでそれぞれ対応したフリップフロップＦＦ３、ＦＦ５、ＦＦ７にラッチされ、分解能を補正するための補正信号ＬＤＢ，ＬＤＣ，ＬＤＤとして反転出力端子Ｑ’から出力される。
【００４５】
さらに、信号ＡＮ２，ＡＮ３，ＡＮ４は信号ＬＣＫ２，ＬＣＫ３，ＬＣＫ４とＬＣＫ１との論理積出力であり、それぞれアンドゲートＡＧ４、ＡＧ６、ＡＧ８から出力される。これら論理積出力はクロックＣＬＫの立ち上がりタイミングでそれぞれ対応したフリップフロップＦＦ４、ＦＦ６、ＦＦ８にラッチされ、分解能を補正するための補正信号ＬＤ２，ＬＤ３，ＬＤ４として反転出力端子Ｑ’から出力される。
【００４６】
各信号ＬＣＫｘは、コンパレータ出力ＣＭＰの変化後に入る各クロックの順番に出力される。この回路で基準になるのは、コンパレータ出力ＣＭＰと同期したクロックＣＬＫの立ち上がりで同期微分した信号ＣＬＫＡとＣＬＫ１である。信号ＬＣＫＡを基準にして比較される信号ＬＣＫＢ，ＬＣＫＣ，ＬＣＫＤが先に出力されると、フリップフロップＦＦ３、ＦＦ５、ＦＦ７のラッチ出力ＬＤＢ，ＬＤＣ，ＬＤＤは”Ｈ”となり、後で出力されると”Ｌ”になる。信号ＬＣＫ１に対する信号ＬＣＫ２，ＬＣＫ３，ＬＣＫ４の比較結果も同様に、先に出力されるとフリップフロップＦＦ４、ＦＦ６、ＦＦ８のラッチ出力ＬＤ２，ＬＤ３，ＬＤ４は”Ｈ”となり、後で出力されると”Ｌ”となる。
【００４７】
図５では、コンパレータ出力ＣＭＰが立ち上がってからは、
１．ＣＬＫ立ち下がり
２．ＣＫＢ立ち下がり
３．ＣＬＫ立ち上がり
４．ＣＫＢ立ち上がり
の順に変化するので、ＬＣＫＣ→ＬＣＫＢ→ＬＣＫＡ→ＬＣＫＤの順番で信号が出力され、結果は
ＬＤＢ＝”Ｈ”，ＬＤＣ＝”Ｈ”，ＬＤＤ＝”Ｌ”となる。
【００４８】
また、コンパレータ出力ＣＭＰが立ち下がってからは、
１．ＣＬＫ立ち下がり
２．ＣＫＢ立ち下がり
３．ＣＬＫ立ち上がり
４．ＣＫＢ立ち上がり
の順に変化するので、ＬＣＫ３→ＬＣＫ２→ＬＣＫ１→ＬＣＫ４の順番で信号が出力され、結果は
ＬＤ２＝”Ｈ”，ＬＤ３＝”Ｈ”，ＬＤ４＝”Ｌ”となる。
【００４９】
これらから、フリップフロップＦＦ３、ＦＦ５、ＦＦ７のラッチ出力ＬＤＢ，ＬＤＣ，ＬＤＤおよびフリップフロップＦＦ４、ＦＦ６、ＦＦ８のラッチ出力ＬＤ２，ＬＤ３，ＬＤ４の結果を調べることにより、コンパレータ出力ＣＭＰの変化をクロックＣＬＫの周期の１／４の分解能で知ることが可能となる。
【００５０】
具体的には、これらフリップフロップＦＦ３、ＦＦ５、ＦＦ７のラッチ出力ＬＤＢ，ＬＤＣ，ＬＤＤおよびフリップフロップＦＦ４、ＦＦ６、ＦＦ８のラッチ出力ＬＤ２，ＬＤ３，ＬＤ４を使い、カウント値ＣＮＴを以下のように補正する。
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この補正によって、コンパレータ出力ＣＭＰの立ち上がりと立ち下がりの測定分解能を４倍にすることができる。
【００５１】
また、信号切替器１５によってＣＴＬ＝”Ｈ”のときはフリップフロップ６の出力ＰＷＭがＦＢ信号として返され、カウント誤差分を積分器３に返している。そして、ＣＴＬ＝”Ｌ”でカウントしていないときにはコンパレータ出力ＣＭＰをＦＢ信号として返すことで、積分器３のチャージを零にしている。
【００５２】
なお、図１の実施例ではクロックが２相の場合について説明したが、相数を増加させることは可能である。
例えば、Ｎ相のクロックを使用した場合、Ｔ／（２×Ｎ）の位相差でＮ相のクロック（周期Ｔ）を生成し、そのクロックの立ち上がりと立ち下がりの両方のタイミングを利用して、例示したのと同様の方法を用いることにより、計測したカウントの分解能を２×Ｎ倍  に拡張することができる。
【００５３】
そのために必要な補正値フラグの出力数は（２×Ｎ−１）×２個で、カウント補正値の計算法は次のようになる。
カウント補正値＝（Ｘｕ＋Ｘｄ）／（２×Ｎ）−（１−１／（２×Ｎ））
ただし、
Ｘｕ：コンパレータ出力ＣＭＰの立ち上がり側での有効なフラグ数（具体例ではフラグ”Ｈ”の数）
Ｘｄ：コンパレータ出力ＣＭＰの立ち下がり側の有効なフラグの数（具体例ではフラグ”Ｌ”の数）
【００５４】
なお、アナログ回路は従来の回路を変更しなくてよいことから汎用素子を用いることができる。また、補正信号発生ブロックは汎用ロジックアレイを組み合わせればよく、コストアップを大幅に抑制できる。
【００５５】
【発明の効果】
以上説明したように、本発明によれば、多相（Ｎ相）のクロックを使用することにより、従来と同じ測定時間、カウントクロック周波数でありながら、カウントの分解能を２Ｎ倍に高められる帰還形パルス幅変調方式Ａ／Ｄ変換器を、比較的安価に実現できる。
【図面の簡単な説明】
【図１】本発明の実施の形態の一例を示すブロック図である。
【図２】図１の動作を説明するタイミングチャートである。
【図３】多相クロックの動作を説明するタイミングチャートである。
【図４】２相クロック信号を使用した場合の動作を説明するタイミングチャートである。
【図５】２相クロック信号を使用した場合の動作を説明するタイミングチャートである。
【図６】２相クロック信号を使用した場合の動作を説明するタイミングチャートである。
【図７】２相クロック信号を使用した場合の動作を説明するタイミングチャートである。
【図８】従来の帰還形パルス幅変調方式Ａ／Ｄ変換器の構成例を示すブロック図である。
【図９】図８の動作を説明するタイミングチャートである。
【符号の説明】
１  入力端子
２  矩形波信号発生器
３  積分器
４  コンパレータ
５  カウントクロック発生器
６  Ｄ形フリップフロップ
７  制御信号発生器
８  切替スイッチ
９  制御ゲート
１０  カウンタ
１１〜１４  補正信号発生ブロック
１５  信号切替器
１６  オアゲート
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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