(57)【要約】【課題】低消費電力で輝度ムラ等の表示不良を抑制できる液晶駆動装置及び液晶表示装置を提供する。【解決手段】基準電圧発生手段１３０９は、直列接続された複数の分割抵抗により複数の参照電圧ＶＲの電圧差を抵抗分割して複数通りの階調表示用電圧を発生可能に構成された第１分圧手段と、直列接続された複数の補助抵抗により複数の参照電圧ＶＲの電圧差を抵抗分割して前記複数の階調表示用電圧の一部または全部を発生可能に構成された第２分圧手段と、第１分圧手段が発生する複数の階調表示用電圧と第２分圧手段が発生する複数の階調表示用電圧の一部または全部の対応する電圧同士を相互に接続するスイッチ手段とを備え、ＤＡ変換回路１３０６が応答する過渡状態期間中にスイッチ手段が導通状態となり、第１分圧手段と第２分圧手段の両方が動作するよう構成されている。【選択図】  図５
2004341075.tif 000002
【特許請求の範囲】
【請求項１】
入力される複数の参照電圧からｎビットの表示データに応じた２ｎ通りの階調表示用電圧を発生させる基準電圧発生手段と、前記２ｎ通りの階調表示用電圧の中から、入力される前記表示データに応じた階調表示用電圧を選択するＤＡ変換回路とを備え、選択された階調表示用電圧を複数の出力端子を介して液晶パネルに出力可能に構成された液晶駆動装置であって、
前記基準電圧発生手段は、直列接続された複数の分割抵抗により前記複数の参照電圧の電圧差を抵抗分割して前記２ｎ通りの階調表示用電圧を発生可能に構成された第１分圧手段と、直列接続された複数の補助抵抗により前記複数の参照電圧の電圧差を抵抗分割して前記２ｎ通りの階調表示用電圧を発生可能に構成された第２分圧手段と、前記第１分圧手段が発生する前記２ｎ通りの階調表示用電圧と前記第２分圧手段が発生する前記２ｎ通りの階調表示用電圧を相互に接続するスイッチ手段とを備え、
前記ＤＡ変換回路が応答する過渡状態期間中に前記スイッチ手段が導通状態となり、前記第１分圧手段と前記第２分圧手段の両方が動作するよう構成されたことを特徴とする液晶駆動装置。
【請求項２】
入力される複数の参照電圧からｎビットの表示データに応じた２ｎ通りの階調表示用電圧を発生させる基準電圧発生手段と、前記２ｎ通りの階調表示用電圧の中から、入力される前記表示データに応じた階調表示用電圧を選択するＤＡ変換回路とを備え、選択された階調表示用電圧を複数の出力端子を介して液晶パネルに出力可能に構成された液晶駆動装置であって、
前記基準電圧発生手段は、直列接続された複数の分割抵抗により前記複数の参照電圧の電圧差を抵抗分割して前記２ｎ通りの階調表示用電圧を発生可能に構成された第１分圧手段と、直列接続された複数の補助抵抗により前記複数の参照電圧の電圧差を抵抗分割して前記２ｎ通りの階調表示用電圧の一部を発生可能に構成された第２分圧手段と、前記第１分圧手段が発生する前記２ｎ通りの階調表示用電圧と前記第２分圧手段が発生する前記２ｎ通りの階調表示用電圧の一部の対応する電圧同士を相互に接続するスイッチ手段とを備え、
前記ＤＡ変換回路が応答する過渡状態期間中に前記スイッチ手段が導通状態となり、前記第１分圧手段と前記第２分圧手段の両方が動作するよう構成されたことを特徴とする液晶駆動装置。
【請求項３】
前記第２分圧手段が発生する前記２ｎ通りの階調表示用電圧の一部の電圧は、折れ線近似したガンマ補正特性の折れ線部に対応するように前記複数の補助抵抗の各抵抗値が設定されていることを特徴とする請求項２に記載の液晶駆動装置。
【請求項４】
前記第１分圧手段の前記直列接続された複数の分割抵抗の合成抵抗が、前記第２分圧手段の前記直列接続された複数の補助抵抗の合成抵抗より大きいことを特徴とする請求項１〜３の何れか１項に記載の液晶駆動装置。
【請求項５】
入力される複数の参照電圧からｎビットの表示データに応じた２ｎ通りの階調表示用電圧を発生させる基準電圧発生手段と、前記２ｎ通りの階調表示用電圧の中から、入力される前記表示データに応じた階調表示用電圧を選択するＤＡ変換回路とを備え、選択された階調表示用電圧を複数の出力端子を介して液晶パネルに出力可能に構成された液晶駆動装置であって、
前記基準電圧発生手段は、直列接続された複数の分割抵抗により前記複数の参照電圧の電圧差を抵抗分割して前記２ｎ通りの階調表示用電圧を発生可能に構成された第１分圧手段と、直列接続された複数の補助抵抗により前記複数の参照電圧の電圧差を抵抗分割して前記２ｎ通りの階調表示用電圧を発生可能に構成された第２分圧手段と、前記第１分圧手段が発生する前記２ｎ通りの階調表示用電圧と前記第２分圧手段が発生する前記２ｎ通りの階調表示用電圧の何れか一方を選択して出力するスイッチ手段とを備え、
前記第１分圧手段の前記直列接続された複数の分割抵抗の合成抵抗が、前記第２分圧手段の前記直列接続された複数の補助抵抗の合成抵抗より大きく設定され、
前記スイッチ手段は、前記ＤＡ変換回路が応答する過渡状態期間中に前記第２分圧手段を選択し、定常状態で前記第１分圧手段を選択するよう構成されたことを特徴とする液晶駆動装置。
【請求項６】
前記基準電圧発生手段は、前記入力される複数の参照電圧の内の少なくとも最大電圧と最小電圧を、低出力インピーダンスのボルテージフォロア回路を介して出力することを特徴とする請求項１〜５の何れか１項に記載の液晶駆動装置。
【請求項７】
前記基準電圧発生手段は、ソースドライバ内に内蔵されていることを特徴とする請求項１〜６の何れか１項に記載の液晶駆動装置。
【請求項８】
前記ＤＡ変換回路で選択された階調表示用電圧を低インピーダンス化して前記複数の出力端子を介して前記液晶パネルに出力する出力回路を備えていることを特徴とする請求項１〜７の何れか１項に記載の液晶駆動装置。
【請求項９】
請求項１〜８の何れか１項に記載の液晶駆動装置を備えてなる液晶表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、アクティブマトリックス型液晶表示装置、及び、その液晶駆動装置に関し、詳しくは、階調表示電圧を発生させる基準電圧発生回路に適用して有効な技術に関する。
【０００２】
【従来の技術】
従来の液晶表示装置の一例として、例えば下記特許文献１に開示されているものがある。図１１〜図１３は、当該従来の液晶表示装置におけるドライバＩＣ間の入出力信号の接続の関係を示す。一般的にドライバＩＣ間の接続はプリント配線基板（Ｐｒｉｎｔｅｄ  Ｗｉｒｉｎｇ  Ｂｏａｒｄ）を介して、例えば、図１３に示すように行われる。
【０００３】
図１１は、従来のドライバＩＣ（液晶駆動装置）のＴＣＰ（Ｔａｐｅ  Ｃａｒｒｉｅｒ  Ｐａｃｋａｇｅ）に実装された状態を示す。複数個のドライバＩＣに共通な入出力信号用外部接続端子部５１を、ＴＣＰの下側（液晶駆動出力用外部接続端子部５５の反対側）に配置し、図１３に示すように、この端子部５１とプリント配線基板７１、７２、７５の接続用リード端子をハンダにて接続することにより、ドライバＩＣ間の入出力信号の接続を行っていた。
【０００４】
ＴＣＰのほぼ中央にドライバチップ５７を配置し、上側に液晶駆動出力用外部接続端子部５５、下側に入出力信号用外部接続端子部５１（複数個のドライバＩＣに共通）を有し端子Ｓ１  〜Ｓ７  を引き出している。チップ部分は、樹脂によりカバーされ電気的且つ物理的に保護されている。また、液晶駆動出力用外部接続端子部分５５は、一般的には異方性導電シートを介して、直接液晶パネルに接続される。入出力用外部接続端子部分５１には、ＴＣＰ基材を抜き取ったスリットを設けてあり、プリント配線基板にハンダ接続することにより、複数個のドライバＩＣに共通な信号を供給することが可能である。
【０００５】
図１２は、チップ５７とＴＣＰとの接続部分の拡大図である。チップ上に設けられたパッド６７とＴＣＰの中央部分に設けられたインナーリード６４を熱的に圧着することにより、電気的・物理的に接続される。この場合、入出力信号用端子部５１の端子Ｓ１  〜Ｓ７  は、各信号に対して１本ずつであり、当然パッドも１個ずつである。
【０００６】
図１３は、従来の液晶モジュールの実装形態を示す図である。６４０（横方向）×４００（縦方向）ドットのパネルを想定すると、上下に配されたセグメント・ドライバ８個は、夫々液晶駆動出力数が１６０本、左側に配されたコモン・ドライバ４個は、夫々液晶駆動出力数が１００本である。
【０００７】
また、前記プリント配線基板を使わずに液晶パネルとＴＣＰだけで液晶表示装置を構成する方法が同じく特許文献１に開示されている。図１４は、その液晶表示装置におけるドライバＩＣのＴＣＰに実装された状態を示す。ＴＣＰの左右に同一入出力信号（Ｓ１  〜Ｓ７  ）用外部接続端子部１１及び１２を配置し、片側（本実施例では左側１１）の外部接続端子部にはＴＣＰ基材を抜き取ったスリット１３を設け、反対側（本実施例では右側１２）の外部接続端子にはハンダ接続可能なリード１４を形成する。これにより隣接ＩＣ間を、プリント配線基板を介することなく直接接続による構成例が示される。
【０００８】
図１５は、ドライバＩＣにおけるチップ１７とＴＣＰとの接続部分の拡大図である。このチップ１７が図１４のホール部２０に取り付けられる。図１２と大きく異なる点は、チップ内部の左右に同一信号（Ｓ１  〜Ｓ７  ）用のパッド２７が配されており、チップ１７の左右に有る同一信号用パッド２７間が、チップ内部の配線材料２１にて、比較的低インピーダンスで接続される。配線材料２１は、例えば、チップ上の２層目メタル、または、チップ上の金バンプ（ＴＣＰ品のパッド部に形成）などの導体で形成される。
【０００９】
チップ１７の上部には、液晶駆動用出力信号２３用のパッド２８が形成される。チップ１７の下部には基本的にパッドを配さない。但し、チップとＴＣＰの接続強度を確保する目的で、ダミーパッドを配する場合も有る。
【００１０】
図１６は、前記ドライバＩＣにおけるＩＣ間の具体的な接続手順を示したものである。ＴＣＰ４０ｂのスリット１３ｂの側の外部接続端子を上に配し、隣接ＩＣ１７ａ（４０ａ）の接続リード１４ａの側を下に配し、位置合せをし、双方のリードを重ねてハンダ接続を行う。
【００１１】
図１７は、液晶モジュール形成例であって、液晶パネルとＴＣＰの接続例を示す。図１３と全く同一のドット構成（６４０×４００）をイメージしており、パネル上下にプリント配線基板を採用したセグメント・ドライバ８個（上下各４個）と、パネル左側にコモン・ドライバ４個が使用されている。この場合も、セグメント・ドライバは液晶駆動出力数が夫々１６０本、コモン・ドライバは液晶駆動出力数が夫々１００本である。
【００１２】
セグメント・ドライバ８個とコモン・ドライバ４個の隣接デバイス間は重なり合ったＴＣＰ部分に形成された接続リード３１、３２、３３、３４、３５により、相互にハンダ接続される。すなわち、セグメント側で６カ所（上下各３カ所）、コモン側で３カ所である。また、コモン・ドライバとセグメント・ドライバ間も、同一方式で接続することが可能である。
【００１３】
また、前記ドライバＩＣにおいて、６４階調の多色表示が可能なＴＦＴ液晶表示装置のドレイン駆動回路に関する一例が下記非特許文献１に記載されている。
【００１４】
前記ドレイン駆動回路は、１個の階調電圧生成回路を有し、図示しない内部電源回路から入力される９値の階調基準電圧（Ｖ０−Ｖ８）を基に、６４階調分の階調電圧を生成する。
【００１５】
また、前記ドレイン駆動回路は、表示データラッチ用クロック信号に同期して各色６ビットの表示用データを出力本数分だけ取り込み、また、出力タイミング制御用クロック信号に応じて、前記階調電圧生成回路で生成された６４階調分の階調電圧の中から、表示用データに対応する階調電圧を選択して、各ドレイン信号線に出力する。
【００１６】
更には、画素となる液晶層の劣化を防止するために、図示しない交流化信号（Ｍ）の交流化周期でドレイン駆動回路の出力電圧（画素電極に印加される電圧）と、図示しないコモン電極とに印加する電圧の極性を反転させている。
【００１７】
図１８は、前記液晶表示装置におけるドレイン駆動回路の階調電圧生成回路の概略構成を示す回路図である。
【００１８】
図１８に示すように、前記液晶表示装置におけるドレイン駆動回路の階調電圧生成回路６０６は、先ず、内部電源回路から入力された９値の階調基準電圧（Ｖ０−Ｖ８）の各階調基準電圧間を、直列抵抗分割回路６０５により８分割することにより、８×８＝６４（階調）の階調電圧を生成する。
【００１９】
次に、表示データに対応する階調電圧を６４×ｂ個のＭＯＳトランジスタからなる選択回路１１３により選択し、ドレイン信号線１〜ｂに出力する。
【００２０】
図１９は、図１８に示す階調基準電圧Ｖｎと階調基準電圧Ｖｎ−１（ｎ＝１〜８）とからなる１階調基準電圧分の階調電圧生成回路６０６である直列抵抗分割回路６０５及び直列抵抗分割回路６０５の概略構成を示す回路図である。
【００２１】
図１９に示すように、従来の直列抵抗分割回路６０５は、内部電源回路から入力された階調基準電圧Ｖｎ，Ｖｎ−１（ｎ＝１〜８）間を、８分割するための分割抵抗１０５〜１１２からなり、その抵抗値はＲである。
【００２２】
【特許文献１】
特許第２８３７０２７号明細書
【非特許文献１】
「Ｌｏｗ−Ｐｏｗｅｒ  ６−ｂｉｔ  Ｃｏｌｕｍｎ  Ｄｒｉｖｅｒ  ｆｏｒ  ＡＭＬＣＤｓ」、１９９４年６月、ＳＩＤ  ９４  ＤＩＪＥＳＴ  Ｐ．３５１−３５４
【００２３】
【発明が解決しようとする課題】
しかしながら、近年、液晶パネルのガラス基板からはみ出る部分の幅（額縁サイズ）を縮小し、同じモジュールサイズでより大きな表示面積を確保しようとする傾向がある。また、液晶パネルはＣＲＴと比較してコストがまだまだ高いのでコストダウンの要求も非常に厳しい。
【００２４】
このような状況の中、ガラス基板からはみ出るＴＣＰの幅を縮小するために、図１７で示したように、プリント配線基板を使わず液晶パネルとＴＣＰとだけで液晶表示装置を構成して、隣り合うＴＣＰ間で信号配線を接続し、ＴＣＰ上の配線のみ、或いは、一部ガラス基板上の配線も使用して入力信号の授受を行う構成が採用されている。
【００２５】
しかしながら、このようなＴＣＰ上の配線のみ、或いは、一部ガラス基板上の配線も使用して入力信号の授受を行う構成においては、入力信号や基準電源端子数の増加、及び、それに伴うコストアップ、基準電源等の配線抵抗が問題となる。特に、液晶パネルの大型化に伴い、配線の引き廻しにより配線抵抗が増大し、配線上での電圧降下によっては液晶パネルを駆動するためのドライバ間で電位が変化する虞があり、その結果、表示不良（ブロック別れ）等を引き起こす可能性がある。
【００２６】
当該配線抵抗の増大を考慮して、配線自体を太くすることも考えられるが、例えば、ＴＣＰのリード配線やガラス基板の配線等を太くすると、今度はＴＣＰ自体の形状が大きくなったり、ガラス基板上のドライバ搭載面積を広くする必要が生じるため、マザーガラスのパネル取り数の低下やコストアップを招く虞があった。
【００２７】
図１８で開示されているドレイン駆動回路単体においては、内部電源回路（図示なし）から入力された９値の階調基準電圧（Ｖ０−Ｖ８）の各階調基準電圧間を直列抵抗分割回路６０５により８分割することにより、８×８＝６４（階調）の階調電圧を生成し、そして選択回路１１３は表示データに対応する階調電圧を６４×ｂ個のＭＯＳトランジスタからなるＤＡ変換回路により、どれか一つを選択して出力するよう構成されている。
【００２８】
液晶パネルの大型化に伴いドレイン駆動回路も多出力化される傾向にあるが、出力負荷が増えることによって、直列抵抗分割回路６０５の抵抗値を低くし、より電流を流すことで応答スピードを確保してやる必要がある。この場合、１つのドレイン駆動回路内で同一階調電圧を出力するソース信号線の本数が多くなると階調基準電圧生成回路の電圧変動は大きくなり、特に、印加電圧に対する液晶層の透過率の変化が大きい中間調表示の部分では、表示画面上で輝度ムラが発生する虞があった。
【００２９】
本発明は、上記問題点に鑑みてなされたもので、その目的は、低消費電力で輝度ムラ等の表示不良を抑制できる液晶駆動装置及び液晶表示装置を提供することにある。
【００３０】
【課題を解決するための手段】
この目的を達成するための本発明に係る液晶駆動装置は、入力される複数の参照電圧からｎビットの表示データに応じた２ｎ通りの階調表示用電圧を発生させる基準電圧発生手段と、前記２ｎ通りの階調表示用電圧の中から、入力される前記表示データに応じた階調表示用電圧を選択するＤＡ変換回路とを備え、選択された階調表示用電圧を複数の出力端子を介して液晶パネルに出力可能に構成された液晶駆動装置であって、前記基準電圧発生手段は、直列接続された複数の分割抵抗により前記複数の参照電圧の電圧差を抵抗分割して前記２ｎ通りの階調表示用電圧を発生可能に構成された第１分圧手段と、直列接続された複数の補助抵抗により前記複数の参照電圧の電圧差を抵抗分割して前記２ｎ通りの階調表示用電圧の一部または全部を発生可能に構成された第２分圧手段と、前記第１分圧手段が発生する前記２ｎ通りの階調表示用電圧と前記第２分圧手段が発生する前記２ｎ通りの階調表示用電圧の一部または全部の対応する電圧同士を相互に接続するスイッチ手段とを備え、前記ＤＡ変換回路が応答する過渡状態期間中に前記スイッチ手段が導通状態となり、前記第１分圧手段と前記第２分圧手段の両方が動作するよう構成されたことを特徴とする。
【００３１】
更に、上記特徴構成の本発明に係る液晶駆動装置は、更に、前記第１分圧手段の前記直列接続された複数の分割抵抗の合成抵抗が、前記第２分圧手段の前記直列接続された複数の補助抵抗の合成抵抗より大きいことを特徴とし、また、前記基準電圧発生手段が、前記入力される複数の参照電圧の内の少なくとも最大電圧と最小電圧を、低出力インピーダンスのボルテージフォロア回路を介して出力することを特徴とする。
【００３２】
【発明の実施の形態】
本発明に係る液晶駆動装置（以下、適宜「本発明装置」という。）及び本発明装置を備えた本発明に係る液晶表示装置の実施の形態につき、図面に基づいて説明する。
【００３３】
〈第１実施形態〉
図１に、アクティブマトリクス方式の代表例であるＴＦＴ（薄膜トランジスタ）方式の液晶表示装置９００のブロック構成を示す。
【００３４】
この液晶表示装置９００は、液晶表示部とそれを駆動する液晶駆動部とで構成されている。上記液晶表示部は、ＴＦＴ方式の液晶パネル９０１を備えている。液晶パネル９０１内には、図示しない液晶表示素子と、対向電極（共通電極）９０６とが設けられている。
【００３５】
一方、上記液晶駆動部は、それぞれＩＣ（Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）チップからなるソースドライバ９０２及びゲートドライバ９０３と、コントローラ９０４と、液晶駆動電源９０５とを備えて構成されている。
【００３６】
ソースドライバ９０２やゲートドライバ９０３は、一般的には、配線のあるフィルム、例えばＴＣＰ（Ｔａｐｅ  Ｃａｒｒｉｅｒ  Ｐａｃｋａｇｅ）上に、ソースドライバ９０２やゲートドライバ９０３のＩＣチップを搭載し、そのＴＣＰを液晶パネルのＩＴＯ（Ｉｎｄｉｕｍ  Ｔｉｎ  Ｏｘｉｄｅ；インジウムすず酸化膜）端子上に実装して接続するか、或いは、当該ＩＣチップをＡＣＦ（Ａｎｉｓｏｔｒｏｐｉｃ  Ｃｏｎｄｕｃｔｉｖｅ  Ｆｉｌｍ；異方性導電膜）を介して直接、液晶パネルのＩＴＯ端子に熱圧着して実装して接続する方法で構成されている。
【００３７】
コントローラ９０４は、デジタル化された表示データＤ（例えば、赤、緑、青に対応するＲＧＢの各信号）及び各種制御信号をソースドライバ９０２に出力すると共に、各種制御信号をゲートドライバへ９０３に出力している。ソースドライバ９０２ヘの主な制御信号は、水平同期信号、スタートパルス信号、及び、ソースドライバ用クロック信号等があり、図１中ではＳ１で示されている。一方、ゲートドライバ９０３ヘの主な制御信号は、垂直同期信号やゲートドライバ用クロック信号等があり、図中ではＳ２で示されている。尚、図１中、各ＩＣを駆動するための電源は省略している。
【００３８】
液晶駆動電源９０５は、ソースドライバ９０２及びゲートドライバ９０３へ液晶パネル表示用電圧（本発明に関係するものとしては、階調表示用電圧を発生させるための参照電圧）を供給するものである。
【００３９】
外部から入力された表示データは、コントローラ９０４を通してデジタル化された表示データＤとしてソースドライバ９０２へ入力される。ここで、各ソースドライバ９０２に対して、従来の技術で示したプリント配線基板を使わず液晶パネルとＴＣＰとだけで液晶表示装置を構成して、隣り合うＴＣＰ間で信号配線を接続し、ＴＣＰ上の配線のみ、或いは、一部ガラス基板上の配線も使用して入力信号の授受を行う構成を採用している。
【００４０】
ソースドライバ９０２は、入力されたデジタル表示データＤを時分割で内部にラッチし、その後、コントローラ９０４から入力される水平同期信号（ラッチ信号ＬＳ（図５参照）とも言う）に同期してＤＡ（デジタル−アナログ）変換を行う。そして、ソースドライバ９０２は、ＤＡ変換によって得られた階調表示用のアナログ電圧（階調表示電圧）を、液晶駆動電圧出力端子から、後述のソース信号ライン１００４（図２参照）を介して、その液晶駆動電圧出力端子に対応した液晶パネル９０１内の液晶表示素子（図示せず）へ夫々出力する。
【００４１】
次に、液晶パネル９０１について説明する。図２は、液晶パネル９０１の構成を示している。液晶パネル９０１には、画素電極１００１、画素容量１００２、画素への電圧印加をオン／オフする素子としてのＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）１００３、ソース信号ライン１００４、ゲート信号ライン１００５、液晶パネルの対向電極１００６（図１の対向電極９０６に相当）が設けられている。図２中、Ａで示す領域が１画素分の液晶表示素子である。
【００４２】
ソース信号ライン１００４には、ソースドライバ９０２から、表示対象の画素の明るさに応じた階調表示電圧が与えられる。ゲート信号ライン１００５には、ゲートドライバ９０３から、縦方向に並んだＴＦＴ１００３が順次オンするように走査信号が与えられる。オン状態のＴＦＴ１００３を通して、そのＴＦＴ１００３のドレインに接続された画素電極１００１にソース信号ライン１００４の電圧が印加されると、画素電極１００１と対向電極１００６との間の画素容量１００２に電荷が蓄積され、液晶の光透過率が変化し、表示が行われる。
【００４３】
図３及び図４は、液晶駆動波形の一例を示している。図３及び図４中、符号１１０１、１２０１で指示される波形はソースドライバ９０２からの出力信号の駆動波形、符号１１０２、１２０２で指示される波形はゲートドライバ９０３からの出力信号の駆動波形である。符号１１０３、１２０３で指示される電位は対向電極１００６の電位であり、符号１１０４、１２０４で指示される波形は画素電極１００１の電圧波形である。液晶材料に印加される電圧は、画素電極１００１と対向電極１００６との電位差であり、図３及び図４中では斜線で示されている。
【００４４】
例えば、図３では、駆動波形１１０２で示すゲートドライバ９０３からの出力信号が高レベルのとき、ＴＦＴ１００３がオンし、駆動波形１１０１で示すソースドライバ９０２からの出力信号と対向電極１００６の電位１１０３との差が画素電極１００１に印加される。この後、駆動波形１１０２で示されるように、ゲートドライバ９０３からの出力信号は低レベルとなり、ＴＦＴ１００３はオフ状態となる。このとき、画素では、画素容量１００２があるため、上述の電圧が維持される。図４の場合も同様である。
【００４５】
図３と図４とは、液晶材料に印加される電圧が異なる場合を示しており、図４の場合は、図３の場合と比べて印加電圧が低い。このように、液晶に印加される電圧をアナログ電圧として変化させることで、液晶の光透過率をアナログ的に変え、階調表示を実現している。表示可能な階調数は、液晶に印加されるアナログ電圧の選択肢の数により決定される。
【００４６】
ところで、本発明は、特に大きな回路規模及び消費電力を占める階調表示用回路の中の基準電圧発生回路に関するものであるため、以後、ソースドライバ９０２を中心に本発明装置の説明を行う。
【００４７】
図５は、本発明装置の一例であるソースドライバ９０２のブロック構成を示している。以下、基本的な部分のみ説明する。
【００４８】
コントローラ９０４から転送されてきた各デジタル表示データＤＲ・ＤＧ・ＤＢ（例えば各６ビット）は、一旦、入力ラッチ回路１３０１でラッチされる。なお、各デジタル表示データＤＲ・ＤＧ・ＤＢは、夫々、赤、緑、青に対応している。
【００４９】
一方、スタートパルス信号ＳＰは、クロック信号ＣＫに同期を取り、シフトレジスタ回路１３０２内を転送され、シフトレジスタ回路１３０２の最終段から次段のソースドライバにスタートパルス信号ＳＰ（カスケード出力信号ＳＳＰＯ）として出力される。
【００５０】
このシフトレジスタ回路１３０２の各段からの出力信号に同期して、先の入力ラッチ回路１３０１にてラッチされたデジタル表示データＤＲ・ＤＧ・ＤＢは、時分割でサンプリングメモリ回路１３０３内に一旦記憶されると共に、次のホールドメモリ回路１３０４に出力される。
【００５１】
１水平同期期間の表示データがサンプリングメモリ回路１３０３に記憶されると、ホールドメモリ回路１３０４は、水平同期信号（ラッチ信号ＬＳ）に基づいてサンプリングメモリ回路１３０３からの出力信号を取り込み、次のレベルシフタ回路１３０５に出力すると共に、次の水平同期信号が入力されるまでその表示データを維持する。
【００５２】
レベルシフタ回路１３０５は、液晶パネルへの印加電圧レベルを処理する次段のＤＡ変換回路１３０６に適合させるため、信号レベルを昇圧等により変換する回路である。基準電圧発生回路１３０９は、先述の液晶駆動電源９０５（図１参照）からの参照電圧ＶＲに基づき、階調表示用の各種アナログ電圧を発生させ、ＤＡ変換回路１３０６に出力する。
【００５３】
ＤＡ変換回路１３０６は、基準電圧発生回路１３０９から供給される各種アナログ電圧から、レベルシフタ回路１３０５にてレベル変換された表示データに応じたアナログ電圧を選択する。この階調表示を表すアナログ電圧は、出力回路１３０７を介して、各液晶駆動電圧出力端子（以下、単に出力端子と記載する）１３０８から液晶パネル９０１の各ソース信号ラインへ出力される。出力回路１３０７は、基本的にはバッファ回路であり、例えば差動増幅回路を用いたボルテージフォロア回路で構成されるものである。
【００５４】
次に、本発明装置の特徴部分を成す基準電圧発生回路１３０９について、それらの回路構成を更に詳細に説明する。
【００５５】
図６は、第１実施形態に係る本発明装置の基準電圧発生回路１３０９の回路構成例を示している。ＲＧＢに対応するデジタル表示データが各々例えば６ビットで構成されている場合、基準電圧発生回路１３０９は、ｍ種類の参照電圧ＶＲｉ（ｉ＝０〜６３の中から選択されるｍ通りの値、図５では単にＶＲと表示）から２６＝６４通りの階調表示に対応する６４種類のアナログ電圧Ｖ０〜Ｖ６３を出力する。以下、その具体的構成について説明する。
【００５６】
本発明の実施形態の基準電圧発生回路１３０９は、分割抵抗Ｒ０１〜Ｒ６３が直列に接続され、その合成抵抗値が比較的高い第１分圧手段１０２と、補助抵抗Ｒ１〜Ｒ８が直列に接続され、その合成抵抗値が第１分圧手段１０２と比べて比較的低い第２分圧手段１０３と、また、分割抵抗Ｒ０１〜Ｒ６３と補助抵抗Ｒ１〜Ｒ８とを接続するためのスイッチ手段ＳＷＥ０〜ＳＷＥ８とを含んで構成されている。尚、前記スイッチ手段であるアナログスイッチＳＷＥ０〜ＳＷＥ８は、ＭＯＳトランジスタやトランスミッションゲート等で構成され、そのオンオフは図５に示す信号Ｍで行われる。
【００５７】
基準電圧発生回路１３０９の第１分圧手段１０２は、例えばｍ種類の参照電圧ＶＲｉ（例えば、ＶＲ０  、ＶＲ８  、…ＶＲ５６、ＶＲ６３）の何れかに対応する中間調電圧入力端子を備えており、本第１実施形態においては、４つの中間調電圧入力端子ＶＲ０  、ＶＲ８  、ＶＲ３２、ＶＲ６３を備えているものとする。尚、ＶＲ０とＶＲ６３以外の中間調電圧入力端子には外部から電圧印加されない場合がある。
【００５８】
第１分圧手段１０２において、分割抵抗Ｒ０１〜Ｒ６３の内、抵抗Ｒ６３の一端には参照電圧ＶＲ６３に対応する中間調電圧入力端子が接続されたボルテージフォロワ回路１０１の出力端子が接続される。抵抗Ｒ５７の他端、すなわち、抵抗Ｒ５７と抵抗Ｒ５６との接続点にはスイッチＳＷＥ７の一端が接続される。
【００５９】
以下、隣り合う各抵抗Ｒ４９とＲ４８  、Ｒ４１とＲ４０、…、Ｒ０９とＲ０８の接続点には、同様にスイッチＳＷＥ６、ＳＷＥ５、…、ＳＷＥ１の一端が接続される。そして、抵抗Ｒ０１の一端には参照電圧ＶＲ０に対応する中間調電圧入力端子が接続されたボルテージフォロワ回路１００の出力端子が接続される。
【００６０】
また、分割抵抗Ｒ０１〜Ｒ６３の抵抗比は、実際の液晶表示装置における液晶材料の光透過特性と人の視覚特性との違いを考慮して、自然な階調表示を行なうためのγ（ガンマ）補正を実現できるような比に設定されている。つまり、階調表示用電圧が階調表示用データに応じて図７に示した折れ線特性を持つように、分割抵抗Ｒ０１〜Ｒ６３の抵抗比が設定されている。従って、第１分圧手段１０２の分割抵抗Ｒ０１〜Ｒ６３の抵抗比は、等分分割ではなく非等分分割となっている。
【００６１】
次に、第２分圧手段１０３において、補助抵抗Ｒ１〜Ｒ８の夫々の抵抗値も、図７に示すγ補正に追従するように設定され、特に、補助抵抗Ｒ１〜Ｒ８の各接続点に対応する電圧が、図７のγ補正特性の折れ線部に相当するように決められている。
【００６２】
本第１実施形態では、例えば、補助抵抗Ｒ８は、第１分圧手段１０２で作成される電圧Ｖ６３とＶ５６  間に対応して設けられており、また、補助抵抗Ｒ７は、第１分圧手段１０２で作成される電圧Ｖ５６とＶ４８  間に対応して設けられている。以下、隣り合う各補助抵抗Ｒ６、Ｒ５、Ｒ４  、…Ｒ２の接続点は、電圧Ｖ４８とＶ４０間、電圧Ｖ４０とＶ３２間、電圧Ｖ３２とＶ２４間、…、電圧Ｖ１６とＶ８間に夫々対応して設けられている。そして、抵抗Ｒ１は電圧Ｖ８とＶ０間に対応して設けられる。尚、補助抵抗Ｒ８と補助抵抗Ｒ１には、分割抵抗と同様に抵抗Ｒ８は参照電圧ＶＲ６３の中間調電圧入力端子に接続されたボルテージフォロワ回路１０１の出力端子が接続される。一方、補助抵抗Ｒ１には参照電圧ＶＲ０の中間調電圧入力端子に接続されたボルテージフォロワ回路１００の出力端子が接続される。
【００６３】
ボルテージフォロワ型差動増幅回路で構成されるボルテージフォロワ回路１００、１０１は、分割抵抗Ｒ０１〜Ｒ６３間並びに補助抵抗Ｒ１〜Ｒ８間に定常電流が流れるのを低インピーダンス化して出力することを目的に挿入されている。
【００６４】
以上、本発明においては抵抗値の高いγ抵抗分割回路（第１分圧手段１０２）と抵抗値の低いγ抵抗分割回路（第２分圧手段１０３）の２つの回路を用いて、定常状態では抵抗値の高い第１分圧手段１０２をそのまま使用し、ＤＡ変換回路１３０６が応答する過渡状態の時には、ラッチ信号ＬＳ変化後の直後に、別途、コントローラから送られてくる制御信号Ｍ（図５参照）により、スイッチ手段ＳＷＥ０〜ＳＷＥ８を閉成（オン）し、抵抗値の低い第２分圧手段１０３と抵抗値の高い第１分圧手段１０２との両方の合成抵抗値を利用して動作するよう構成される。
【００６５】
尚、図５に示すように、例えば、ボルテージフォロア回路で構成された出力回路１３０７が備えられている場合（大画面パネル対応）では、液晶パネルの電極へ出力される階調表示用電圧は出力回路１３０７で低インピーダンス化されるため、上記過渡状態の時とは、１水平同期信号に相当するラッチ信号ＬＳに同期を取り、表示データに応じて階調表示用電圧がＤＡ変換回路１３０６内のスイッチ回路が切り替わる際の当該切り替えに伴う浮遊容量の充放電期間が相当し、当該充放電期間に当たるラッチ信号ＬＳ入力の初期時に抵抗値の低い第２分圧手段１０３をボルテージフォロア回路１００、１０１の出力端子に接続（ＳＷＥ０〜ＳＷＥ８をオン）させ、充放電の影響がなくなった時点で高抵抗の第１分圧手段１０２のみボルテージフォロア回路１００、１０１の出力端子に接続させておく形態に戻す。これを各水平同期期間に相当するラッチ信号ＬＳ入力毎に繰り返す。
【００６６】
また、別の実施形態として、ボルテージフォロア回路で構成された出力回路１３０７が備えられていない場合、つまり、ＤＡ変換回路１３０６の出力が直接、液晶パネルの電極へ出力される場合（ボルテージフォロア回路はアナログ回路であることから比較的レイアウト面積が大きいこと、及び、消費電力が大きいことから、小型液晶パネルが用いられる携帯電話等の表示用駆動回路では出力回路１３０７がない場合がある。）は、液晶パネルの画素容量の充放電を行うため、ＤＡ変換回路１３０６内のスイッチ回路の浮遊容量の充放電も含めて、充放電時に当たるラッチ信号ＬＳ入力の初期時に抵抗値の低い第２分圧手段１０３をボルテージフォロア回路１００、１０１の出力端子に接続（ＳＷＥ０〜ＳＷＥ８をオン）させ、充放電の影響がなくなった時点（定常状態）で高抵抗の第１分圧手段１０２のみボルテージフォロア回路１００、１０１の出力端子に接続させておく形態に戻す。これを各水平同期期間に相当するラッチ信号ＬＳ入力毎に繰り返す。
【００６７】
次に、ＤＡ変換回路１３０６について説明する。図８は、ＤＡ変換回路１３０６の一構成例を示している。図８に示すように、ＤＡ変換回路１３０６では、６ビットのデジタル信号（Ｂｉｔ０〜Ｂｉｔ５）からなる表示データに応じて、入力された６４通りのアナログ電圧Ｖ０〜Ｖ６３の内の１つが選択されて出力されるように、ＭＯＳトランジスタやトランスミッションゲートがアナログスイッチとして配置されている。即ち、６ビットのデジタル信号からなる表示データ（Ｂｉｔ０〜Ｂｉｔ５）の夫々に応じて、上記スイッチＳＷ０〜ＳＷ５の半分がオンし、残りの半分がオフされ、入力された６４通りのアナログ電圧Ｖ０〜Ｖ６３の内の１つが選択されて出力回路１３０７に出力される。以下にこの様子を説明する。Ｂｉｔ０〜Ｂｉｔ５に対応するスイッチを、夫々スイッチ（群）ＳＷ０〜ＳＷ５  と称す。
【００６８】
６ビットのデジタル信号は、Ｂｉｔ０がＬＳＢ（最小量子化ビット）であり、Ｂｉｔ５がＭＳＢ（最大量子化ビット）である。上記スイッチＳＷ０〜ＳＷ５は、２個で１組のスイッチ対を構成している。Ｂｉｔ０には３２組のスイッチ対（６４個のスイッチＳＷ０）が対応しており、Ｂｉｔ１には１６組のスイッチ対（３２個のスイッチＳＷ１）が対応している。以下、Ｂｉｔ毎に個数が２分の１になり、Ｂｉｔ５には１組のスイッチ対（２個のスイッチＳＷ５）が対応することになる。したがって、合計で、２５＋２４＋２３＋２２＋２１＋２０＝６３組のスイッチ対（１２６個のスイッチ）が存在する。
【００６９】
Ｂｉｔ０に対応するスイッチＳＷ０の一端は、アナログ電圧Ｖ０〜Ｖ６３が入力される端子となっている。そして、上記スイッチＳＷ０の他端は２個１組で接続されると共に、更に、次のＢｉｔ１に対応するスイッチＳＷ１の一端に接続されている。以降、この構成がＢｉｔ５に対応するスイッチＳＷ５まで繰り返される。最終的には、Ｂｉｔ５に対応するスイッチＳＷ５から１本の配線が引き出され、出力回路１３０７に接続されている。
【００７０】
スイッチ群ＳＷ０〜ＳＷ５の各スイッチは、６ビットのデジタル表示データ（Ｂｉｔ０〜Ｂｉｔ５）により、以下のように制御される。
【００７１】
スイッチ群ＳＷ０〜ＳＷ５では、対応するＢｉｔが０（低レベル）のときは各２個１組のアナログスイッチの一方（図８では下側のスイッチ）がＯＮし、逆に、対応するＢｉｔが１（高レベル）のときは他方のアナログスイッチ（同図では上側のスイッチ）がＯＮする。同図では、Ｂｉｔ０〜Ｂｉｔ５が（１１１１１１）であり、全てのスイッチ対において上側のスイッチがオン、下側のスイッチがオフとなっている。この場合、ＤＡ変換回路１３０６からは、電圧Ｖ６３が出力回路１３０７に出力される。
【００７２】
同様に、例えば、Ｂｉｔ５〜Ｂｉｔ０が（１１１１１０）であれば、ＤＡ変換回路１３０６からは、電圧Ｖ６２が出力回路１３０７に出力され、（０００００１）であれば電圧Ｖ１  が出力され、（００００００）であれば電圧Ｖ０  が出力される。このようにして、デジタル表示に応じた階調表示用アナログ電圧Ｖ０  〜Ｖ６３の中から１つが選択され、階調表示が実現される。
【００７３】
上記した基準電圧発生回路１３０９は、通常１つのソースドライバＩＣに１つ設置され、共有化して使用される。一方、ＤＡ変換回路１３０６及び出力回路１３０７は、各出力端子１３０８に対応して設けられている。
【００７４】
また、カラー表示の場合は、出力端子１３０８は、各色に対応して使用されるので、その場合は、ＤＡ変換回路１３０６及び出力回路１３０７は、画素毎で、且つ、１色につき各々１回路が使用される。即ち、液晶パネル９０１の長辺方向の画素数がＮであれば、赤、緑、青の各色用の出力端子１３０８を、夫々Ｒ、Ｇ、Ｂに添え字ｎ（ｎ＝１、２、…、Ｎ）を付して表せば、この出力端子１３０８としては、Ｒ１、Ｇ１、Ｂ１、Ｒ２、Ｇ２、Ｂ２、…、ＲＮ、ＧＮ、ＢＮがあり、そのため、３Ｎ個のＤＡ変換回路１３０６及び出力回路１３０７が必要になる。
【００７５】
〈第２実施形態〉
次に、本発明装置の第２実施形態につき説明する。第１実施形態との相違点は基準電圧発生回路１３０９の回路構成であり、具体的には、図９に示すように、基準電圧発生回路１３０９が、中間調電圧入力端子、第１分圧手段１０２、第２分圧手段１０３、スイッチ手段を備え、ｍ種類の参照電圧ＶＲｉ（ｉ＝０〜６３の中から選択されるｍ通りの値、図５では単にＶＲと表示）から２６＝６４通りの階調表示に対応する６４種類のアナログ電圧Ｖ０〜Ｖ６３を出力する基本的な構成は同じであるが、第２分圧手段１０３とスイッチ手段が第１実施形態と異なる。尚、基準電圧発生回路１３０９以外の回路部分は第１実施形態と同じであり、重複する説明は割愛する。また、図９において、第１実施形態と同じ回路箇所、回路素子、信号等には同じ符号を付して説明する。
【００７６】
図９に示すように、基準電圧発生回路１３０９において、第１分圧手段１０２は直列に接続されたγ分割抵抗Ｒ０１〜Ｒ６３からなり、その合成抵抗値が比較的高く設定され、第２分圧手段１０３は、直列に接続されたγ分割抵抗（補助抵抗）ＲＬ０１〜ＲＬ６３からなり、その合成抵抗値が第１分圧手段１０２と比べて比較的低く設定されている。また、第１分圧手段１０２と第２分圧手段１０３の各抵抗の両端の対応する接点同士を接続するためのスイッチ手段ＳＷＥ０〜ＳＷＥ６３が設けられている。このように、第２実施形態に係る基準電圧発生回路１３０９では、スイッチ手段ＳＷＥ０〜ＳＷＥ６３が全てオンすると第２分圧手段１０３の補助抵抗ＲＬ０１〜ＲＬ６３の各接続点からアナログ電圧Ｖ１〜Ｖ６２が、第１分圧手段１０２と比較して低インピーダンスで発生できる。
【００７７】
第２実施形態に係る基準電圧発生回路１３０９は、定常状態では抵抗値の高い第１分圧手段１０２をそのまま使用し、ＤＡ変換回路１３０６が応答する過渡状態の時には、ラッチ信号ＬＳ変化後の直後の過渡状態のみ、別途、コントローラから送られてくる制御信号Ｍ（図５参照）によりスイッチ手段ＳＷＥ０〜ＳＷＥ６３を閉成（オン）し、抵抗値の低い第２分圧手段１０３と抵抗値の高い第１分圧手段１０２との両方の合成抵抗値を利用して動作するよう構成される。尚、ボルテージフォロア回路で構成された出力回路１３０７の有無による動作や、接続するタイミングは、先の第１実施形態と同じである。
【００７８】
〈第３実施形態〉
次に、本発明装置の第３実施形態につき説明する。第１実施形態及び第２実施形態との相違点は基準電圧発生回路１３０９の回路構成であり、具体的には、図１０に示すように、基準電圧発生回路１３０９が、中間調電圧入力端子、第１分圧手段１０２、第２分圧手段１０３、スイッチ手段を備え、ｍ種類の参照電圧ＶＲｉ（ｉ＝０〜６３の中から選択されるｍ通りの値、図５では単にＶＲと表示）から２６＝６４通りの階調表示に対応する６４種類のアナログ電圧Ｖ０〜Ｖ６３を出力する基本的な構成は同じであるが、第１実施形態とは、第２分圧手段１０３とスイッチ手段の構成が異なり、第２実施形態とはスイッチ手段の構成が異なる。尚、基準電圧発生回路１３０９以外の回路部分は第１及び第２実施形態と同じであり、重複する説明は割愛する。また、図１０において、第１及び第２実施形態と同じ回路箇所、回路素子、信号等には同じ符号を付して説明する。
【００７９】
図１０に示すように、基準電圧発生回路１３０９において、第１分圧手段１０２は直列に接続されたγ分割抵抗Ｒ０１〜Ｒ６３からなり、その合成抵抗値が比較的高く設定され、第２分圧手段１０３は、直列に接続されたγ分割抵抗（補助抵抗）ＲＬ０１〜ＲＬ６３からなり、その合成抵抗値が第１分圧手段１０２と比べて比較的低く設定されている。また、スイッチ手段は、ｍ種類の参照電圧ＶＲｉを第１分圧手段１０２と第２分圧手段１０３の何れか一方に接続するｍ個の第１スイッチ手段ＳＷＩ１〜ＳＷＩｍ（図１０に示す例では、ＳＷＩ１〜ＳＷＩ９）と、６４種類のアナログ電圧Ｖ０〜Ｖ６３を第１分圧手段１０２と第２分圧手段１０３の何れか一方から取り出すべく接続する６４個の第２スイッチ手段ＳＷＥ０〜ＳＷＥ６３で構成されている。このように、第３実施形態に係る基準電圧発生回路１３０９では、第１スイッチ手段スイッチ手段ＳＷＩ１〜ＳＷＩｍと第２スイッチ手段ＳＷＥ０〜ＳＷＥ６３は、オンオフスイッチではなく２系統を切り替える切替スイッチで構成されている。そして、第１スイッチ手段スイッチ手段ＳＷＩ１〜ＳＷＩｍと第２スイッチ手段ＳＷＥ０〜ＳＷＥ６３が第２分圧手段１０３を選択すると、第２分圧手段１０３の補助抵抗ＲＬ０１〜ＲＬ６３の各接続点からアナログ電圧Ｖ１〜Ｖ６２が、第１分圧手段１０２と比較して低インピーダンスで発生できる。
【００８０】
第３実施形態に係る基準電圧発生回路１３０９は、第１スイッチ手段スイッチ手段ＳＷＩ１〜ＳＷＩｍと第２スイッチ手段ＳＷＥ０〜ＳＷＥ６３が、別途コントローラから送られてくる制御信号Ｍ（図５参照）により、定常状態では抵抗値の高い第１分圧手段１０２を選択し、ＤＡ変換回路１３０６が応答するラッチ信号ＬＳ変化後の直後の過渡状態のみ、抵抗値の低い第２分圧手段１０３を選択し、過渡状態時の応答性が向上するよう構成されている。尚、ボルテージフォロア回路で構成された出力回路１３０７の有無による動作や、接続するタイミングは、先の第１実施形態と同じである。
【００８１】
〈第４実施形態〉
次に、本発明装置の第４実施形態につき説明する。上記第１乃至第３実施形態では、基準電圧発生回路１３０９は、参照電圧ＶＲ０とＶＲ６３に対してボルテージフォロア回路１００、１０１で低インピーダンス化してアナログ電圧Ｖ０とＶ６３としていたが、参照電圧ＶＲ０とＶＲ６３が既に十分に低インピーダンス化されている場合、或いは、ＤＡ変換回路１３０６の後段にボルテージフォロア回路で構成された出力回路１３０７を有する場合には、必ずしも、ボルテージフォロア回路１００、１０１を設けなくても構わない。従って、第４実施形態に係る基準電圧発生回路１３０９は、上記第１乃至第３実施形態の基準電圧発生回路１３０９からボルテージフォロア回路１００、１０１を削除し、その入出力を短絡した形態となっている。各スイッチ手段の動作については、上記第１乃至第３実施形態と同様である。
【００８２】
次に、本発明装置を備えた本発明に係る液晶表示装置の別実施形態につき説明する。上記第１乃至第４実施形態では、図１に示すように、各ソースドライバ９０２に対して、従来の技術で示したプリント配線基板を使わず液晶パネルとＴＣＰとだけで液晶表示装置を構成して、隣り合うＴＣＰ間で信号配線を接続し、ＴＣＰ上の配線のみ、或いは、一部ガラス基板上の配線も使用して入力信号の授受を行う構成を採用しているが、従来の技術で示したドライバＩＣ間の接続にプリント配線基板を用いて液晶表示装置を構成するようにしても構わない。
【００８３】
【発明の効果】
以上詳細に説明したように、本発明装置によれば、抵抗値の高いγ抵抗分割回路（第１分圧手段）と抵抗値の低いγ抵抗分割回路（第２分圧手段）との２つの分圧手段を用いて、定常状態では抵抗値の高い第１分圧手段をそのまま使用し、ＤＡ変換回路が応答する過渡状態の時には、ラッチ信号ＬＳ変化後の直後に、別途コントローラから送られてくる制御信号によりスイッチ手段を操作して、抵抗値の低い第２分圧手段と抵抗値の高い第１分圧手段との両方の合成抵抗値で動作するよう構成する、或いは、抵抗値の低い第２分圧手段のみを動作するように構成することにより、消費電力の低減並びに輝度ムラの発生を抑制することが実現可能となる。
【図面の簡単な説明】
【図１】本発明に係る液晶駆動装置を備えた本発明に係る液晶表示装置の一実施の形態を示すブロック構成図
【図２】液晶パネルの一般的な構成例を示す図
【図３】液晶駆動波形の一例を示す波形図
【図４】液晶駆動波形の他の一例を示す波形図
【図５】本発明に係る液晶駆動装置の一例であるソースドライバの構成を示すブロック構成図
【図６】本発明に係る液晶駆動装置の第１実施形態における基準電圧発生回路の回路構成を示す回路図
【図７】γ補正を行った場合における階調表示データと液晶駆動出力電圧との関係を折れ線で示すγ補正特性図
【図８】本発明に係る液晶駆動装置に用いられるＤＡ変換回路の一構成例を示す回路図
【図９】本発明に係る液晶駆動装置の第２実施形態における基準電圧発生回路の回路構成を示す回路図
【図１０】本発明に係る液晶駆動装置の第３実施形態における基準電圧発生回路の回路構成を示す回路図
【図１１】従来の液晶駆動装置のＴＣＰに実装された状態の一例を示す図
【図１２】図１１に示す従来の液晶駆動装置のＴＣＰに実装された状態における液晶駆動装置チップとＴＣＰとの接続部分の拡大図
【図１３】従来の液晶モジュールの実装形態を示す図
【図１４】従来の液晶駆動装置のＴＣＰに実装された状態の他の一例を示す図
【図１５】図１４に示す従来の液晶駆動装置のＴＣＰに実装された状態における液晶駆動装置チップとＴＣＰとの接続部分の拡大図
【図１６】液晶駆動装置におけるＩＣ間の具体的な接続手順を示す説明図
【図１７】従来の液晶モジュールの他の実装形態を示す図
【図１８】従来の液晶表示装置におけるドレイン駆動回路の階調電圧生成回路の概略構成を示す回路図
【図１９】図１８に示す１階調基準電圧分の階調電圧生成回路の概略構成を示す回路図
【符号の説明】
１００、１０１：  ボルテージフォロワ回路
１０２：  第１分圧手段
１０３：  第２分圧手段
９００：  本発明に係る液晶表示装置
９０１：  液晶パネル
９０２：  ソースドライバ（本発明に係る液晶駆動装置）
９０３：  ゲートドライバ
９０４：  コントローラ
９０５：  液晶駆動電源
９０６：  対向電極（共通電極）
１００１：  画素電極
１００２：  画素容量
１００３：  ＴＦＴ
１００４：  ソース信号ライン
１００５：  ゲート信号ライン
１００６：  対向電極
１１０１：  ソースドライバからの出力信号
１１０２：  ゲートドライバからの出力信号
１１０３、１２０３：  対向電極の電位
１１０４、１２０４：  画素電極の電圧波形
１３０１：  入力ラッチ回路
１３０２：  シフトレジスタ回路
１３０３：  サンプリングメモリ回路
１３０４：  ホールドメモリ回路
１３０５：  レベルシフタ回路
１３０６：  ＤＡ変換回路
１３０７：  出力回路
１３０８：  液晶駆動電圧出力端子
１３０９：  基準電圧発生回路
ＳＰ：  スタートパルス信号
ＳＳＰＯ：  カスケード出力信号
ＤＲ：  デジタル表示データ（赤）
ＤＧ：  デジタル表示データ（緑）
ＤＢ：  デジタル表示データ（青）
ＬＳ：  水平同期信号（ラッチ信号）
ＶＲ、ＶＲ０〜ＶＲ６３：  参照電圧
Ｖ０〜Ｖ６３：  階調表示用アナログ電圧
Ｍ：  第２分圧手段の選択信号または第１分圧手段と第２分圧手段の切替信号
Ｒ０１〜Ｒ６３：  分割抵抗
Ｒ１〜Ｒ８、ＲＬ０１〜ＲＬ６３：  補助抵抗
ＳＷＥ０〜ＳＷＥ６３、ＳＷＩ１〜９：  スイッチ手段
ＳＷ０〜ＳＷ５：  ＤＡ変換回路を構成するスイッチ群
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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