(57)【要約】【課題】メモリアクセスとインタフェース制御に対するハイパフォーマンスを限られた面積で実現する。【解決手段】配線基板（１５）に、データ処理用半導体デバイス（１６）、メモリ回路（１７）及びインタフェース回路（１８）を有し、メモリ回路とインタフェース回路はデータ処理用半導体デバイスの左右に別々に接続される。データ処理用半導体デバイスはメモリ回路側にメモリ制御用のＰＬＬ回路を有し、インタフェース回路側にインタフェース制御用のＰＬＬ回路を有する。配線基板上の配線がデータ処理用半導体デバイスの左右に分割され、配線による占有幅という点でコンパクト化できる。ＰＬＬ回路をメモリ回路側とインタフェース回路側に夫々分離して備えるから、ＰＬＬ回路によって位相合わせされた内部クロック信号の伝達経路を短くでき、それらの点においてハイパフォーマンスに資する。【選択図】        図１
2004341881.tif 000002
【特許請求の範囲】
【請求項１】
配線基板に、データ処理用半導体デバイス、メモリ回路及びインタフェース回路を有し、
前記メモリ回路とインタフェース回路はデータ処理用半導体デバイスを挟んでその左右に別々に接続され、
前記データ処理用半導体デバイスは、メモリ制御用のＰＬＬ回路と、インタフェース制御用のＰＬＬ回路とを有し、
前記メモリ制御用のＰＬＬ回路は、前記メモリ制御用のＰＬＬ回路と前記メモリ回路との間の距離が前記メモリ制御用のＰＬＬ回路と前記インタフェース回路との間の距離よりも短くなるように配置され、
前記インタフェース制御用のＰＬＬ回路は、前記インタフェース制御用のＰＬＬ回路と前記インタフェース回路との間の距離が前記インタフェース制御用のＰＬＬ回路と前記メモリ回路との間の距離よりも短くなるように配置され、
前記ＰＬＬ回路に供給するクロック信号を外部から入力可能な外部クロック入力端子を複数個有することを特徴とするデータ処理システム。
【請求項２】
前記データ処理用半導体デバイスは、前記メモリ制御用のＰＬＬ回路に供給するクロック信号を外部から入力可能な第１の外部クロック入力端子と、前記インタフェース制御用のＰＬＬ回路に供給するクロック信号を外部から入力可能な第２の外部クロック入力端子とを有し、
前記第１の外部クロック入力端子と前記メモリ制御用のＰＬＬ回路との間の距離は、前記第２の外部クロック入力端子と前記メモリ制御用のＰＬＬ回路との間の距離より短く、
前記第２のクロック入力端子と前記第インタフェース制御用のＰＬＬ回路との間の距離は、前記第１の外部クロック入力端子と前記インタフェース制御用のＰＬＬ回路との間の距離より短いことを特徴とする請求項１記載のデータ処理システム。
【請求項３】
前記第１の外部クロック入力端子から入力されるクロック信号又は前記第２の外部クロック入力端子から入力されるクロック信号を選択して前記メモリ制御用のＰＬＬ回路に供給するクロック選択回路を有することを特徴とする請求項２記載のデータ処理システム。
【請求項４】
前記データ処理用半導体デバイスは、メモリ制御用の第１のＰＬＬ回路を有し前記メモリ回路に接続されるメモリコントローラ、インタフェース制御用の第２のＰＬＬ回路を有し前記インタフェース回路に接続される音声処理用コントローラ、及びインタフェース制御用の第３のＰＬＬ回路を有し前記インタフェース回路に接続される画像処理用コントローラを備えることを特徴とする請求項３記載のデータ処理システム。
【請求項５】
前記データ処理用半導体デバイスは、前記メモリコントローラ、音声処理用コントローラ、及び画像処理用コントローラを制御するプロセッサを有し、前記プロセッサはその動作基準クロック信号を形成する第４のＰＬＬ回路を有することを特徴とする請求項４記載のデータ処理システム。
【請求項６】
前記第４のＰＬＬ回路は前記第２の外部クロック入力端子から入力されるクロック信号を入力することを特徴とする請求項５記載のデータ処理システム。
【請求項７】
前記メモリ回路はシンクロナスＤＲＡＭであることを特徴とする請求項３記載のデータ処理システム。
【請求項８】
前記インタフェース回路はＰＣＩインタフェース回路であることを特徴とする請求項３記載のデータ処理システム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はデータ処理用半導体デバイスへのクロック信号供給技術、更にはデータ処理用半導体デバイス内部のＰＬＬ（フェーズ・ロックド・ループ）回路へのクロック信号供給技術に関し、例えばシステム・オン・チップ（ＳＯＣ）の半導体集積回路を搭載するパソコン拡張ボードに適用して有効な技術に関する。
【０００２】
【従来の技術】
マイクロコンピュータなどの半導体集積回路に概略Ｈ型ツリー構造にクロックパスに複数個のＰＬＬ回路を階層的に搭載し、複数の回路ブロックに異なるＰＬＬ回路から同期動作用クロック信号を供給する様に構成したものがある（特許文献１参照）。
【０００３】
また、データ処理用半導体デバイスにオンチップされたクロック同期モジュールへのクロック信号の供給にはＰＬＬ回路及びプリスケーラを用いることができる。ＰＬＬ回路は専ら位相合わせを担い、クロック同期モジュールに必要な周波数は複数のプリスケーラにより別々に分周され、各種クロック同期モジュールに供給される。
【０００４】
【特許文献１】
特開平１１−２２４１３７号公報
【０００５】
【発明が解決しようとする課題】
本発明者は、配線基板上にデータ処理用半導体デバイスを挟んで両側に別々の回路を、例えば片側にインタフェース回路を、反対側にメモリ回路を配置し、配線基板上においてインタフェース回路用の基板配線とメモリ回路用の基板配線を分離することによる以下の事項を検討した。即ち、分離により、双方を一束にして敷設するボード配線に比べ、ボード配線領域の最大幅を小さくすることができる。要するに配線基板上のデータ処理ステムをコンパクトにすることができる。そのようなデータ処理システムに対しハイパフォーマンスを求めようとするなら、データ処理用半導体デバイスではメモリ回路に接続するメモリコントローラとインタフェース回路に接続するインタフェースコントローラの配置も左右に分離するのが望ましい。メモリコントローラとメモリ回路の接続距離が短縮され、インタフェースコントローラとインタフェース回路の接続距離が短縮されるからである。更にメモリコントローラとインタフェースコントローラのクロック信号発生と供給経路に関しても、位相誤差が発生され難く、クロストークなどによるノイズの影響を受け難く、最大のパフォーマンスを引き出し得る高速動作での周波数設定も容易で、しかも、メモリコントローラやインタフェースコントローラに対するデバッグ時のクロック周波数調整がやり易いと言うことを考慮するのが望ましい。特許文献１にはそのような考慮はなされていない。
【０００６】
本発明の目的は、データ処理用半導体デバイスを用いたメモリアクセスとインタフェース制御に対するハイパフォーマンスを限られた面積で実現可能なデータ処理システムを提供することにある。
【０００７】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【０００８】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【０００９】
〔１〕本発明に係るデータ処理システムは、配線基板に、データ処理用半導体デバイス、メモリ回路及びインタフェース回路を有し、前記メモリ回路とインタフェース回路はデータ処理用半導体デバイスを挟んでその左右に別々に接続される。前記データ処理用半導体デバイスは前記メモリ回路側にメモリ制御用のＰＬＬ回路を有し、前記インタフェース回路側にインタフェース制御用のＰＬＬ回路を有し、前記ＰＬＬ回路に供給するクロック信号を外部から入力可能な外部クロック入力端子を複数個有する。換言すれば、前記メモリ制御用のＰＬＬ回路は、前記メモリ制御用のＰＬＬ回路と前記メモリ回路との間の距離が前記メモリ制御用のＰＬＬ回路と前記インタフェース回路との間の距離よりも短くなるように配置される。前記インタフェース制御用のＰＬＬ回路は、前記インタフェース制御用のＰＬＬ回路と前記インタフェース回路との間の距離が前記インタフェース制御用のＰＬＬ回路と前記メモリ回路との間の距離よりも短くなるように配置される。
【００１０】
上記手段によれば、配線基板上にデータ処理用半導体デバイスを挟んで片側にインタフェース回路、反対側にメモリ回路を配置するから、配線基板上の配線がデータ処理用半導体デバイスの左右に分割でき、配線による占有幅という点でデータ処理システムをコンパクト化できる。また、データ処理用半導体デバイスはＰＬＬ回路をメモリ回路側とインタフェース回路側に夫々分離して備えるから、ＰＬＬ回路によって位相合わせされた内部クロック信号の伝達経路を短くでき、相互干渉の虞もなく、それらの点においてデータ処理のハイパフォーマンスにも資することができる。また、メモリ回路とインタフェース回路というように回路の機能や目的に最適化されたＰＬＬ回路を採用すればよいので、それぞれのＰＬＬ回路の設計制約を緩和することができる。
【００１１】
〔２〕本発明の具体的な形態として、前記メモリ制御用のＰＬＬ回路に供給するクロック信号を外部から入力可能な第１の外部クロック入力端子を前記メモリ回路側に有し、前記インタフェース制御用のＰＬＬ回路に供給するクロック信号を外部から入力可能な第２の外部クロック入力端子を前記インタフェース回路側に有するのがよい。換言すれば、前記第１の外部クロック入力端子と前記メモリ制御用のＰＬＬ回路との間の距離は、前記第２の外部クロック入力端子と前記メモリ制御用のＰＬＬ回路との間の距離より短くされる。前記第２のクロック入力端子と前記第インタフェース制御用のＰＬＬ回路との間の距離は、前記第１の外部クロック入力端子と前記インタフェース制御用のＰＬＬ回路との間の距離より短くされる。  上記より、外部クロック入力端子からメモリ回路側のＰＬＬ回路及びインタフェース回路側のＰＬＬ回路までのクロック供給経路を短くでき、それらクロック供給経路相互でクロック信号の干渉を生ずる虞もなく、この点においてもデータ処理のハイパフォーマンスにも資することができる。
【００１２】
前記第１の外部クロック入力端子から入力されるクロック信号又は前記第２の外部クロック入力端子から入力されるクロック信号を選択して前記メモリ制御用のＰＬＬ回路に供給するクロック選択回路を採用してよい。メモリ回路及びインタフェース回路における夫々のＰＬＬ回路への外部クロック入力端子を共通化しても動作上問題ない場合には、クロック選択回路により第２の外部クロック入力端子から入力されるクロック信号をメモリ回路及びインタフェース回路の双方に利用すればよい。配線基板上におけるクロック配線を少なくすることができ、配線基板のコンパクト化に寄与する。
【００１３】
〔３〕本発明の具体的な形態として、前記データ処理用半導体デバイスは、メモリ制御用の第１のＰＬＬ回路を有し前記メモリ回路に接続されるメモリコントローラ、インタフェース制御用の第２のＰＬＬ回路を有し前記インタフェース回路に接続される音声処理用コントローラ、及びインタフェース制御用の第３のＰＬＬ回路を有し前記インタフェース回路に接続される画像処理用コントローラを備える。
【００１４】
前記データ処理用半導体デバイスは、前記メモリコントローラ、音声処理用コントローラ、及び画像処理用コントローラを制御するプロセッサを有し、前記プロセッサはその動作基準クロック信号を形成する第４のＰＬＬ回路を有する。
【００１５】
前記第４のＰＬＬ回路は前記第２の外部クロック入力端子から入力されるクロック信号を入力する。
【００１６】
前記メモリ回路はシンクロナスＤＲＡＭである。前記インタフェース回路はＰＣＩ（ペリフェラル・コンポーネント・インターコネクト）インタフェース回路である。例えばデータ処理システムは、ＰＣ（パーソナルコンピュータ）のメインボードにＰＣＩバスで接続される拡張ボード等に適用される。
【００１７】
【発明の実施の形態】
図１には本発明に係るデータ処理システムの一例が示される。データ処理システム１はＰＣのメインボード２にＰＣＩバスケーブル３を介して接続される。メインボード２は図示を省略するホストバスに接続されたメインプロセッサ５及びホストブリッジ回路６を有する。前記ホストブリッジ回路６にはメインメモリ７、コントローラ８、図示を省略するその他のブリッジ回路、及びＰＣＩバスが接続される。ＰＣＩバスにはＰＣＩスロット、ＩＳＡスロット等が接続されている。一つのＰＣＩスロットにはＰＣＩバスケーブル３を介して前記データ処理システム１が接続される。前記その他のブリッジ回路にはハードディスクドライブ装置９、キーボード１０、ネットワークコントローラ１１等が接続される。前記コントローラ８にはモニタ１２が結合される。
【００１８】
データ処理システム１は、例えばＰＣの拡張ボードとして位置づけられ、メインプロセッサ５に負荷をかけずに画像／音声データ処理を高速に実行可能にするアクセラレータ機能を有する。
【００１９】
データ処理システム１は、配線基板１５に、データ処理用半導体デバイス例えばプロセッサ１６と、データ処理用半導体デバイスの両側に接続する回路例えばメモリ回路１７及びインタフェース回路１８とを有する。前記メモリ回路１７とインタフェース回路１８はプロセッサ１６を挟んでその左右に別々に接続される。前記メモリ回路１７とプロセッサ１６はメモリバス２０で接続され、前記インタフェース回路１８とプロセッサ１６はクロック・データバス２１で接続される。メモリ回路１７は例えばＳＤＲＡＭ（シンクロナス・ダイナミック・ランダム・アクセス・メモリ）とされる。前記インタフェース回路１８はＰＣＩインタフェース回路とされる。
【００２０】
配線基板１５上にプロセッサ１６を挟んで片側にインタフェース回路１８、反対側にメモリ回路１７を配置するから、配線基板１５上の配線がプロセッサ１６の左右に分割でき、配線基板１５上の配線による占有幅という点でデータ処理システム１をコンパクト化できる。例えば図２の例示されるように、メモリバス２０の信号線が１１０本、クロック・データバスの信号線が１８６本とすると、３５ｍｍ幅のプロセッサに対し配線幅は最大で片側６０ｍｍあればよい。これに対し図３の比較例のように、それら全ての配線を片側に引き出そうとすると、３５ｍｍ幅のプロセッサに対して２９６本の信号配線に応ずる１００ｍｍの配線幅が必要になる。
【００２１】
図４にはプロセッサ１６を構成するプロセッサチップの概略的な構成が平面的に示される。プロセッサ１６は例えばＣＭＯＳ集積回路などによって単結晶シリコンのような１個の半導体基板に形成され、クロック同期動作回路モジュールとして代表的に示されたプロセッサコア２４、音声処理用コントローラ２５、画像処理用コントローラ２６、メモリコントローラ２７を有し、夫々個別にＰＬＬ回路を有する。即ち、プロセッサコア２４は第４のＰＬＬ回路（ＰＬＬｐｃ）２４Ａを有し、音声処理用コントローラ２５は第２のＰＬＬ回路（ＰＬＬｏｄ）２５Ａを有し、画像処理用コントローラ２６は第３のＰＬＬ回路（ＰＬＬｐｘ）２６Ａを有し、メモリコントローラ２７は第１のＰＬＬ回路（ＰＬＬｓｄ）２７Ａを有する。
【００２２】
メモリコントローラ２７はメモリバス２０で前記メモリ回路１７に接続され、プロセッサコア２４の命令実行に基いてメモリ回路をクロック信号に同期してアクセスを制御する。そのメモリアクセス用クロック信号はＰＬＬ回路２７Ａが生成する。前記音声処理用コントローラ２５はクロック・データバス２１を介してインタフェース回路１８に接続され、クロック信号に同期してオーディオデータを入力し、入力したオーディオデータに対しクロック信号に同期して復号処理やノイズキャンセル処理などを行う。上記音声処理の同期クロック信号はＰＬＬ回路２５Ａが生成する。画像処理用コントローラ２６はクロック・データバス２１を介してインタフェース回路１８に接続され、クロック信号に同期してビデオ信号のデコード処理等の画像処理を行う。上記画像処理の同期クロック信号はＰＬＬ回路２６Ａが生成する。プロセッサコア２４は、ディジタル信号処理演算器（ＤＳＰ）、中央処理装置（ＣＰＵ）、ＣＰＵ演算器のワーク領域などとして利用されるランダム・アクセス・メモリ（ＲＡＭ）及びＣＰＵの動作プログラムや制御データを保有するフラッシュメモリを有し、例えばメインプロセッサ５から与えられるコマンドにしたがって前記ＣＰＵが命令を実行してプロセッサ１６全体の制御を行う。
【００２３】
前記メモリ制御用のＰＬＬ回路２７Ａは前記メモリ回路１７側に配置される。前記インタフェース制御用のＰＬＬ回路２５Ａ，２６Ａは前記インタフェース回路１８側に配置される。この例では便宜上プロセッサコア用のＰＬＬ回路２４Ａも前記インタフェース回路１８側に配置される。言い換えれば、前記メモリ制御用のＰＬＬ回路２７Ａは、前記メモリ制御用のＰＬＬ回路２７Ａと前記メモリ回路１７との間の距離が前記メモリ制御用のＰＬＬ回路２７Ａと前記インタフェース回路２１との間の距離よりも短くなるように配置され、前記インタフェース制御用のＰＬＬ回路２５Ａ，２６Ａは、前記インタフェース制御用のＰＬＬ回路２５Ａ，２６Ａと前記インタフェース回路２１との間の距離が前記インタフェース制御用のＰＬＬ回路２５Ａ，２６Ａと前記メモリ回路１７との間の距離よりも短くなるように配置される。  プロセッサ１６はＰＬＬ回路２４Ａ、２５Ａ、２６Ａ、２７Ａをメモリ回路１７側とインタフェース回路１８側に夫々分離して備えるから、ＰＬＬ回路２４Ａ、２５Ａ、２６Ａ、２７Ａによって位相合わせされた内部クロック信号の伝達経路を短くでき、相互干渉の虞もなく、それらの点においてデータ処理のハイパフォーマンスにも資することができる。また、メモリ回路１７とインタフェース回路１８というように回路の機能や目的に最適化されたＰＬＬ回路を採用すればよいので、それぞれのＰＬＬ回路の設計制約を緩和することができる。
【００２４】
プロセッサ１６は２個の外部クロック入力パッド（入力端子）３０，３１を有する。ここで、外部クロック入力パッド３０は、前記外部クロック入力パッド３０と前記第インタフェース制御用のＰＬＬ回路２５Ａ，２６Ａとの間の距離が前記外部クロック入力パッド３１と前記インタフェース制御用のＰＬＬ回路２５Ａ，２６Ａとの間の距離より短くなるように配置すると良い。また、外部クロック入力パッド３１は、外部クロック入力パッド３１とメモリ制御用のＰＬＬ回路２７Ａとの間の距離が外部クロック入力パッド３０とメモリ制御用のＰＬＬ回路２５Ａ，２６Ａとの間の距離より短くなるように配置すると良い。
【００２５】
一方の外部クロック入力パッド３０はクロック配線３０Ａを介して前記ＰＬＬ回路２４Ａ，２５Ａ，２６Ａのクロック入力パッドに接続される。他方の外部クロック入力パッド３１に接続されるクロック配線３１Ａと前記クロック配線３０Ａはマルチプレクサ（クロック選択回路）３２で何れか一方が選択されて前記ＰＬＬ回路２７Ａのクロック入力パッドに接続される。マルチプレクサ３２は、例えば不揮発性記憶素子３３の記憶情報が論理値“１”のときクロック配線３０Ａを選択し、その記憶情報が論理値“０”のときクロック配線３１Ａを選択する。
【００２６】
ここで、メモリコントローラ２７のＰＬＬ回路２７Ａはデフォルトでは外部クロック入力パッド３０からのクロック信号を入力する。しかしながら、前記ＰＬＬ回路２７Ａは外部クロック入力パッド３０から遠い位置にあるため、ノイズの影響を受け易い。ノイズの影響を受け易い場合には、外部クロック入力パッド３０とは別に３１からもクロック信号を入力し、このクロック信号をマルチプレクサ３２を介して選択する。要するに、内部論理を高速で動作させてハイパフォーマンスを達成するときにノイズの影響が無視できなければ、配線基板上のクロック配線をパッド３０と共にパッド３１まで引き伸ばし、パッド３１から入力したクロック信号をマルチプレクサ３２経由でＰＬＬ回路２７Ａに、パッド３０から入力したクロック信号をＰＬＬ回路２４Ａ、２５Ａ、２６Ａに供給すればよい。外部クロック入力パッド３０，３１からメモリ回路１７側のＰＬＬ回路２７Ａ及びインタフェース回路１８側のＰＬＬ回路２４Ａ、２５Ａ、２６Ａまでのクロック供給経路を短くでき、それらクロック供給経路相互でクロック信号の干渉を生ずる虞もないからである。パフォーマンスに影響を与えない程度のノイズであれば外部パッド３０から供給されるクロックを使用すればよい。配線基板上の配線を簡易にすることができる。
【００２７】
図５には前記マルチプレクサ３２と不揮発性記憶素子３３の一例が示される。マルチプレクサ３２は２個の相補型ＭＯＳトランスファゲートＴＧ１，ＴＧ２によって構成される。不揮発性記憶素子３３は電源Ｖｄｄと回路の接地電圧Ｖｓｓとの間にダイオード接続された負荷ＭＯＳトランジスタＱ１を備えて成り、ＭＯＳトランジスタＱ１のドレインと電源電圧Ｖｄｄの間（×印の位置）がＦＩＢ（収束イオンビーム）によって切断又は導通に保たれるようにされる。ＦＩＢによる切断はプロセッサ１６の封止前に行なわれる。切断されると、不揮発性記憶素子３３の出力が論理値“０”にされ、クロック配線３１Ａが選択される。導通に保たれた状態では、不揮発性記憶素子３３の出力が論理値“１”にされ、クロック配線３０Ａが選択される。
【００２８】
図６は図５のＦＩＢによる切断部のデバイス構造的平面図であり、最上層配線層は所定間隔で配置されたアルミニウム配線層（ＡＬＰ）から成る電源配線３５とされ、電源電圧Ｖｄｄと接地電圧Ｖｓｓが交互に配置される。図５の×印で示される部位に対応するＦＩＢによる切断部は隣接する電源配線３５の間に位置する。
【００２９】
図７は図６のＶＩＩ−ＶＩＩ縦断面図である。例えば６層銅配線プロセスが採用される場合を一例とする。Ｍ１〜Ｍ５は最下層の銅配線層から最上層の銅配線層までを意味する。ＭＯＳトランジスタＱ１のドレインＤとゲートＧは夫々ビアを介して銅配線層Ｍ１に形成された配線３６Ａに接続される。配線は順次上層配線層Ｍ２〜Ｍ５に配線３６Ｂ、３６Ｃ、３６Ｄ，３６Ｅに接続される。最上層の配線３６Ｅはビアを介して電源電圧Ｖｄｄの電源配線３５に接続される。夫々の導電層の層間は酸化シリコン等から成る層間絶縁膜３７で絶縁されている。最上層は表面保護膜３８である。電源配線３５と３５の間からＦＩＢを照射することにより配線３６Ｅを切断することができる。
【００３０】
図８にはプロセッサ１６を構成するプロセッサチップの平面レイアウト構成の概略が示される。図４で概略的に示されるように、前記メモリ制御用のＰＬＬ回路２７Ａは左辺側に配置される。前記インタフェース制御用のＰＬＬ回路２５Ａ，２６Ａ及びプロセッサコア用のＰＬＬ回路２４Ａは右辺側に配置される。図８において４２はその他の入出力コントローラである。プロセッサコア２４を構成するＤＳＰ、ＣＰＵ、ＲＡＭ及びフラッシュメモリが図示されている。ここでは、図示した外部クロック入力パッド３０，３１はマイクロプロセッサ１６の図示を省略するパッケージの外部クロック入力ピンに接続され、パッケージ全体の外部ピンに対する外部クロック入力ピンの相対位置は、チップの外部入力パッドに対する外部クロック入力パッド３０，３１の相対位置にほぼ等しくされる。
【００３１】
図１２は、前記プロセッサ１６を樹脂封止した際の外部ピンを示す図である。特に制限されないが、ＢＧＡ型のパッケージを示している。ここで、外部クロック入力ピン４０は、図４又は図８で示される外部クロック入力パッド３０に接続される。また、外部クロック入力ピン４１は、図４又は図８で示される外部クロック入力パッド３１に接続される。ここで、外部クロック入力ピン４０は、前記外部クロック入力ピン４０と前記第インタフェース制御用のＰＬＬ回路２５Ａ，２６Ａとの間の距離が前記外部クロック入力ピン４１と前記インタフェース制御用のＰＬＬ回路２５Ａ，２６Ａとの間の距離より短くなるように配置すると良い。また、外部クロック入力ピン４１は、外部クロック入力ピン４１とメモリ制御用のＰＬＬ回路２７Ａとの間の距離が外部クロック入力ピン４０と，メモリ制御用のＰＬＬ回路２７Ａとの間の距離より短くなるように配置すると良い。このように配置することにより外部クロック入力ピンからメモリ回路側のＰＬＬ回路及びインタフェース回路側のＰＬＬ回路までのクロック供給経路を短くでき、それらクロック供給経路相互でクロック信号の干渉を生ずる虞もなく、データ処理のハイパフォーマンスにも資することができる。また、メモリ回路１７を制御するために多くの信号を出力する必要がある。この場合、メモリ回路１７との同期性を考えるとメモリ回路１７に最も近い左辺にメモリ回路制御の信号ピンを配置する方が望ましい。例えば参照符号４５で示される領域の外部ピンがメモリ回路制御用に用いる外部ピンである。従って、本図では、外部クロック入力ピン４１がメモリ制御用のＰＬＬ回路２７Ａに対して最も近い位置でなく少し離れた位置にある。しかし、少なくても外部クロック入力ピン４１を外部クロック入力ピン４１とメモリ制御用のＰＬＬ回路との間の距離が外部クロック入力ピン４０とメモリ制御用のＰＬＬ回路２７Ａとの間の距離より短い位置に配置することにより本願発明の目的は達成できる。ここでは、外部クロック入力ピン４１について説明したが、外部クロック入力ピン４０の配置も同様である。なお、プロセッサ１６のケーシングはデュアル・インライン・パッケージ等であってもよい。
【００３２】
図９には前記プロセッサ１６の機能ブロック図が示される。特に制限されないが、前記プロセッサコア２４、音声処理用コントローラ２５、画像処理用コントローラ２６、メモリコントローラ２７、ディジタル信号処理演算器４０、演算コントローラ４１、及びその他入出力コントローラ４２はバス４３に接続される。前記ＰＬＬ回路２４Ａ，２５Ａ，２６Ａ，２７Ａの夫々に対するクロック分周比は夫々の制御レジスタに設定する制御データにしたがって可変可能にされる。前記制御レジスタに対する制御データの設定は動作プログラムにしたがってＣＰＵが行うことができる。また、そのような制御データをフラッシュメモリの所定領域に格納し、プロセッサ１６のパワーオンリセットによる初期化動作の一環として、フラッシュメモリから前記制御データを読み出し、専用配線又はバス４３を介して前記ＰＬＬ回路２４Ａ，２５Ａ，２６Ａ，２７Ａの夫々に初期設定するようにしてもよい。
【００３３】
図１０には夫々のＰＬＬ回路の概略的な構成が例示される。ＰＬＬ回路２４Ａは入力分周器２４０、電圧制御発振器（ＶＣＯ）としてのアナログ発振器２４１、帰還分周器２４２、位相比較器としての乗算器（図示せず）、及び出力分周器２４３によって構成される。分周比１／Ｍ、１／Ｎ、１／ＡのＭ、Ｎ、Ａは整数である。ＰＬＬ回路２７Ａは入力分周器２７０、電圧制御発振器としてのアナログ発振器２７１、帰還分周器２７２、位相比較器としての乗算器（図示せず）、及び出力分周器２７３によって構成される。分周比１／Ｍ、１／Ｎ、１／ＢのＭ、Ｎ、Ｂは整数である。ＰＬＬ回路２６Ａは入力分周器２６０Ａ，２６０Ｂ、電圧制御発振器としてのアナログ発振器２６１、帰還分周器２６２、位相比較器としての乗算器（図示せず）、及び出力分周器２６３Ａ，２６３Ｂによって構成される。分周比１／Ｒ、１／Ｍ、１／Ｎ、１／Ｄ、１／ＬのＲ、Ｍ、Ｎ、Ｄ、Ｌは整数である。ＰＬＬ回路２５Ａは入力分周器２５０、電圧制御発振器としてのアナログ発振器２５１、帰還分周器２５２、位相比較器としての乗算器（図示せず）、及び出力分周器２５３によって構成される。分周比１／Ｍ、１／Ｎ、１／ＤのＭ、Ｎ、Ｄは整数である。
【００３４】
図１０の例では入力クロック信号はどれも２７ＭＨｚとされる。ＰＬＬ回路２４Ａの出力クロック信号周波数は２７〜５００ＭＨｚの範囲で設定される。ＰＬＬ回路２７Ａの出力クロック信号周波数は２７〜２００ＭＨｚの範囲で設定される。ＰＬＬ回路２６Ａの出力クロック信号周波数は映像機器関連の標準化との関係から２７．５ＭＨｚ、７４．２５ＭＨｚ、２５．１８３ＭＨｚ、又は２８．３５ＭＨｚ等に設定される。ＰＬＬ回路２５Ａの出力クロック信号周波数はオーディオデータのサンプリング周波数などとの関係から１２．２８８ＭＨｚ又は１６．９３４ＭＨｚに設定されることが必要とされる。必要な周波数はＰＬＬ回路間で大きく相違する。必要なクロック周波数に応じてＰＬＬ回路毎に上記分周器の分周比を決定すればよい。夫々のＰＬＬ回路２４Ａ、２５Ａ、２６Ａ、２７Ａは他のＰＬＬ回路における分周比設定値の影響を受けるることなく分周比を可変可能である。したがって、プロセッサコア２４やメモリコントローラ２７を性能限界に近いところで高速動作させてデータ処理のハイパフォーマンスを狙う事も容易である。図１１の比較例のように前段回路を共通化し出力分周器を個別化して各種回路モジュールのクロック信号を発生させようとすると、前段回路部分の分周比の変更は全ての出力クロック信号に影響し、微調整が難しい。出力分周器の調整で対応できない場合に前段分周器の分周比を変更すると、その他のクロック信号周波数も変わってしまい、性能限界に近いところで高速動作させてデータ処理のハイパフォーマンスを狙う事も難しくなる。
【００３５】
前記ＰＬＬ回路２４Ａ、２５Ａ、２６Ａ、２７Ａの構成としてＶＩ（電圧・電流）回路形式又はＣＲフィルタ形式を採用可能である。ここで両者の利害得失について考察する。ＶＩ回路形式は、周波数フィルタの伝達関数を３次（２次の係数、１次の係数含む）のきれいな形にするために、１次、２次、３次の伝達関数のフィルタを別々に通し、電圧制御発振器（ＶＣＯ）の入力側で和を採って位相同期を行う。即ち、ＶＩ回路形式では、３つの電流の和が電流／電圧変換されてＶＣＯに入力されるため、ＰＬＬ回路の伝達関数は、完全３次系の形になり、周波数の定常位相誤差が０になる理想的な形式とされる。これに対してＣＲ回路形式は、ＣＲ回路によるローパスフィルタ（ＬＰＦ）をループフィルタとして用いて電圧制御発振器に入力させる簡単な回路とされる。即ち、チャージポンプの出力がＣＲフィルタを通って、ＶＣＯに入力され、回路規模が小さくて済むという利点がある。
【００３６】
ループ特性設定に関しては、ＰＬＬ回路２５Ａ，２６Ａでは逓倍率が大きいため、ＶＩ回路形式では限られた面積で特性を出すのが難しい。
【００３７】
ジッタに関しては、ＣＲフィルタ形式では、チャージポンプの出力とＶＣＯの入力の間に容量がついているため、ノイズがあってもＶＣＯ入力前で吸収できる。一方、ＶＩ回路形式では、ＶＣＯ入力の前段に容量が付いていないため、ノイズがそのままＶＣＯに入力されてしまうため、ジッタが大きくなってしまう。
【００３８】
消費電流に関しては、ＣＲフィルタ形式とＶＩ回路形式を比較すると、ＶＩ回路形式の方が回路規模が大きくなるため、消費電流は大きくなり、ＣＲフィルタのほうが有利である。
【００３９】
回路モジュール（マクロセル）面積に関しては、ＰＬＬ回路２４Ａ、２７Ａでは、ＶＩ回路形式とＣＲフィルタ形式は同程度の大きさで実現できる。ＰＬＬ回路２５Ａ，２６Ａは逓倍が大きいため、安定的に動作をさせようとすると容量を大きくする必要があるため、マクロセル面積を大きくする必要がある。一方、ＣＲフィルタ形式では、抵抗Ｒを大きくすれば、安定度は増すため、容量Ｃをそれほど増やす必要はない。抵抗を大きくした場合の面積の増加は容量を増加させた場合よりも小さいため、マクロセル面積を大きくする必要はない。
【００４０】
ゲイン設定に関しては、ＶＩ回路形式では、回路規模が大きいため、調整するパラメータが多く、ゲイン設定をし易い。
【００４１】
プロセスばらつき時のループ特性変動に関しては、ＶＩ回路形式では、３つの電流の和がＶＣＯに入力される。そのため、３つの電流値にプロセスばらつきに起因するばらつきがあったとしても、和を取ることでその誤差は吸収される。ＣＲフィルタ形式では、チャージポンプの出力がそのままＶＣＯに入力されるため、プロセスばらつきがそのままループ特性変動に影響を及ぼす。
【００４２】
以上よりプロセッサ１６では、面積を小さくすること、消費電力を小さくすることを優先させ、また、高速動作周波数が必要なプロセッサコア２４とメモリコントローラ２７では、ジッタを低減させることが必要であるとした。この要求を満足させるために、ＰＬＬ回路２４Ａ、２５Ａ、２６Ａ及び２７ＳＡはどれもＣＲフィルタ形式を採用した。
【００４３】
以上説明した本発明の実施の形態によれば、配線基板上にデータ処理用半導体デバイスを挟んで片側にインタフェース回路、反対側にメモリ回路を配置するから、配線基板上の配線がデータ処理用半導体デバイスの左右に分割でき、配線による占有幅という点でデータ処理システムをコンパクト化できる。
【００４４】
データ処理用半導体デバイスはＰＬＬ回路をメモリ回路側とインタフェース回路側に夫々分離して備えるから、ＰＬＬ回路によって位相合わせされた内部クロック信号の伝達経路を短くでき、相互干渉の虞もなく、それらの点においてデータ処理のハイパフォーマンスにも資することができる。
【００４５】
メモリ回路とインタフェース回路というように回路の機能や目的に最適化されたＰＬＬ回路を採用すればよいので、それぞれのＰＬＬ回路の設計制約を緩和することができる。
【００４６】
外部クロック入力端子からメモリ回路側のＰＬＬ回路及びインタフェース回路側のＰＬＬ回路までのクロック供給経路を短くでき、それらクロック供給経路相互でクロック信号の干渉を生ずる虞もなく、この点においてもデータ処理のハイパフォーマンスにも資することができる。
【００４７】
以上より、小面積でハイパフォーマンスなデータ処理システムを実現することができる。
【００４８】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００４９】
例えば、メモリ回路はＳＤＲＡＭに限定されず、インタフェース回路はＰＣＩインタフェース回路に限定されず、適宜変更可能である。データ処理用半導体デバイスとしてのプロセッサを構成する回路モジュールは上記説明に限定されない。インタフェース回路側のプロセッサオンチップモジュールは音声処理コントローラ及び画像処理コントローラに限定されず適宜変更可能である。プロセッサコアの配置は上記説明に限定されず、メモリコントローラ側にあってもよいし、メモリコントローラと同じクロック経路からクロック信号が供給されるようにしてもよい。
【００５０】
本発明に係るデータ処理システムはＰＣのメインボードに対するアクセラレータボード若しくはビデオキャプチャボード等の拡張ボードに限定されない。携帯端末や機器制御システムのメインボード等にも適用することができる。
【００５１】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果は、小面積でハイパフォーマンスなデータ処理システムを実現できることである。
【図面の簡単な説明】
【図１】本発明に係るデータ処理システムの一例を示すブロック図である。
【図２】本発明に係るデータ処理システムにおける配線基板上の配線による占有幅の具体例を示す説明図である。
【図３】データ処理システムにおける配線基板上の配線による占有幅の比較例を示す説明図である。
【図４】プロセッサを構成するプロセッサチップの概略的な構成を平面的に示す説明図である。
【図５】クロック配線を選択するマルチプレクサと不揮発性記憶素子の一例を示す回路図である。
【図６】図５のＦＩＢによる切断部のデバイス構造的平面図である。
【図７】図６のＶＩＩ−ＶＩＩ縦断面図である。
【図８】プロセッサを構成するプロセッサチップの平面レイアウト構成を概略的に示す説明図である。
【図９】図８のプロセッサの機能ブロック図である。
【図１０】プロセッサが保有する夫々のＰＬＬ回路の概略的な構成を示すブロック図である。
【図１１】図１０に対する比較例を示す説明図である。
【図１２】図４及び図８で示されるプロセッサチップをＢＧＡパッケージで樹脂封止した際の外部ピン側の構成を例示する平面図である。
【符号の説明】
１  データ処理システム
２  メインボード
３  ＰＣＩバスケーブル
５  メインプロセッサ
１６  プロセッサ（データ処理用半導体デバイス）
１７  メモリ回路
１８  インタフェース回路
２０  メモリバス
２１  クロック・データバス
２４  プロセッサコア
２４Ａ  ＰＬＬ回路
２５  音声処理用コントローラ
２５Ａ  ＰＬＬ回路
２６  画像処理用コントローラ
２６Ａ  ＰＬＬ回路
２７  メモリコントローラ
２７Ａ  ＰＬＬ回路
３０、３１  外部クロック入力パッド
３０Ａ、３１Ａ  クロック配線
３２  マルチプレクサ
３３  不揮発性記憶素子
４０，４１  外部クロック入力ピン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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