(57)【要約】【課題】回路素子としてバリキャップを用いた場合においても、仕様の制限なく、回路構成の複雑化を回避して、回路特性を改善（利得の広範囲の調整、利得の完全平坦化、歪みの完全除去）させること。【解決手段】当段ＦＥＴと前段ＦＥＴとの段間、および、当段ＦＥＴと後段ＦＥＴとの段間の回路素子にバリキャップダイオードを含ませて構成し、該回路素子の回路定数を変更することによって、段間の各インピーダンス整合を行うようにした。【選択図】        図１
2004260763.tif 000002
【特許請求の範囲】
【請求項１】
第１の増幅回路と第２の増幅回路との段間のインピーダンス整合を行って該第１の増幅回路と第２の増幅回路を電気的に結合する回路であって、
第１のコンデンサおよび第２のコンデンサと、
第１のインダクタおよび第２のインダクタと、
アノードおよびカソードを有するバリキャップダイオードと
を具え、
前記第１のコンデンサの一方の端子と、前記カソードと、前記第１のインダクタの一方の端子とが接続され、
前記第２のコンデンサの一方の端子と、前記アノードと、前記第２のインダクタの一方の端子とが接続され、
前記第１のコンデンサの他方の端子は、前記第１の増幅回路の出力端子に接続され、
前記第２のコンデンサの他方の端子は、前記第２の増幅回路の入力端子に接続され、
前記第１のインダクタの他方の端子は、独立したバイアス電源に接続され、
前記第２のインダクタの他方の端子は、接地されていることを特徴とする結合回路。
【請求項２】
第１の抵抗および第２の抵抗をさらに具え、
前記第１のインダクタの他方の端子は、前記第１の抵抗と前記第２の抵抗のそれぞれ一方の端子に接続され、
前記第１の抵抗の他方の端子は、前段のバイアス電源に接続され、
前記第２の抵抗の他方の端子は、接地されたことを特徴とする請求項１記載の結合回路。
【請求項３】
第１の増幅回路と第２の増幅回路との段間のインピーダンス整合を行って該第１の増幅回路と第２の増幅回路を電気的に結合する回路であって、
第１のコンデンサと、
第１のインダクタおよび第２のインダクタと、
第１の抵抗および第２の抵抗と、
アノードおよびカソードを有するバリキャップダイオードと
を具え、
前記第１のコンデンサの一方の端子と、前記カソードと、前記第１のインダクタの一方の端子とが接続され、
前記第２のインダクタの一方の端子と、前記アノードと、前記第２のＦＥＴのゲートとが接続され、
前記第１のコンデンサの他方の端子は、前記第１の増幅回路の出力端子に接続され、
前記第１の抵抗の一方の端子と、前記第２の抵抗の一方の端子と、前記第１のインダクタの他方の端子とが接続され、
前記第１の抵抗の他方の端子は、前記第１の増幅回路の出力端子用電源に接続され、
前記第２の抵抗の他方の端子は、前記第２の増幅回路の入力端子用電源に接続されたことを特徴とする結合回路。
【請求項４】
前記第１の増幅回路および前記第２の増幅回路は、ＧａＡｓ−ＦＥＴ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）であり、
前記出力端子は、ＦＥＴのドレイン端子であり、
前記入力端子は、ＦＥＴのゲート端子であることを特徴とする請求項１ないし３のいずれかに記載の結合回路。
【請求項５】
第１の増幅回路と第２の増幅回路と第３の増幅回路とが３段カスケード接続された増幅モジュールであって、
前記第１の増幅回路と前記第２の増幅回路との段間、および、
前記第２の増幅回路と前記第３の増幅回路との段間
のそれぞれに、請求項１ないし４のいずれかに記載の結合回路を接続したことを特徴とする増幅モジュール。
【請求項６】
フィードフォワード方式による歪特性の補償を行う歪補正回路であって、
第１および第２の信号分配手段と、
第１および第２の信号結合手段と、
前記第１の信号分配手段の一方の出力部に入力部が、前記第２の信号分配手段の入力部に出力部が、それぞれ接続される第１の増幅ブロックと、
前記第２信号分配手段の一方の出力部と、前記第２の信号結合手段の一方の入力部との間に挿入される第１の信号遅延手段と、
前記第１の信号分配手段の他方の出力部と、前記第１の信号結合手段の一方の入力部との間に挿入される第２の信号遅延手段と、
前記第１の信号結合手段の出力部に入力部が、前記第２の信号結合手段の他方の入力部に出力部が、それぞれ接続される第２の増幅ブロックと、
該第２の信号分配手段の他方の出力部と、該第１の信号結合手段の他方の入力部との間に挿入される等価器と
を具え、
前記第１の増幅ブロックおよび前記第２の増幅ブロックの各々は、請求項５記載の増幅モジュールを含むことを特徴とする歪補償回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、例えば、Ｗ−ＣＤＭＡ（Ｗｉｄｅ−Ｃｏｄｅ  Ｄｉｖｉｓｉｏｎ  Ｍｕｌｔｉｐｌｅ  Ａｃｃｅｓｓ）用のパワーアンプモジュールの分野に適用でき、当段ＦＥＴと前段ＦＥＴとの段間、および、当段ＦＥＴと後段ＦＥＴとの段間の各インピーダンス整合を行う回路素子の回路定数を変更し、周波数帯域や歪み等の回路特性を向上させることが可能な、結合回路、増幅モジュール、歪補償回路等として構成可能な、半導体回路モジュールに関する。
【０００２】
【従来の技術】
近年、携帯電話が普及するにつれ、その基地局に求められる性能も次第に高度のものとなってきている。特に、次世代携帯電話の通信アルゴリズムであるＷ−ＣＤＭＡにおいては、その基地局アンプに高帯域化および、低歪化がより一層要求されている。
【０００３】
低歪化のための一つの解決策として、特許文献１には、低歪化のための回路の一つである、フィードフォワード回路（特許文献１図８参照）に用いられる増幅回路モジュール（特許文献１図８の主増幅器７４、副増幅器７６参照）の例が開示されている。
【０００４】
特許文献１図８において、前置増幅器８４からの信号は二分されて、一方は主増幅器７４、他方は遅延回路７８に導入される。主増幅器７４の出力には、この増幅器８４において発生した歪成分が重畳されている。この主増幅器７４の出力と遅延回路７８からの出力とを合算することで、増幅器８４において発生した歪成分のみを取り出すことができる。この歪成分は、副増幅器７６に入力される。
【０００５】
一方、主増幅器７４の出力のうち、二分された一方の出力は、遅延回路８０を経た後、副増幅器７６の出力と合算される。両者の位相が１８０°異なっていれば、主増幅器７４の出力のうち、その歪成分のみが減算されてフィードフォワード回路から出力されることとなる。
【０００６】
このフィードフォワード回路で用いられている主増幅器７４内の増幅器７４ｃ〜７４ｆと副増幅器７６内の増幅器７６ｃ〜７６ｆとは、それ自身で低歪化を図っておかなければ、このフィードフォワード低歪回路で補償できないこととなる。
【０００７】
特許文献１図１、図２は、それら増幅器７４ｃ〜７４ｆ、増幅器７６ｃ〜７６ｆの構成例を示す。
【０００８】
Ｔｒ（ＦＥＴ）三段構成のリニアアンプであり、段間には、ゲートバイアスを与えると共に、当段に対する前段出力および後段入力との間のインピーダンス整合を行う回路群（２２ｄ，ｅ，ｆ，ｇ、２４ｄ，ｅ，ｆ，ｇ、２５ｄ，ｅ，ｆ，ｇ）を備えている。
【０００９】
上記フィードフォワード回路で用いられるためには、この特許文献１図１、図２の単独の増幅器のみで、十分に低歪化、高帯域化を図っておかなければならない。
【００１０】
そのため、特許文献１の例では、この段間のインピーダンス整合回路の構成素子の一部のコンデンサを可変にして、この増幅器に用いられる個々のＴｒ（ＦＥＴ）の伝送特性に対し、これを所定範囲で最適なものとすることができるようにしている。
【００１１】
特許文献１には、増幅段間にインピーダンスを調整するための手段を設けたことについて記載されている。
【００１２】
非特許文献１は、Ｗ−ＣＤＭＡ向けの携帯用の高出力増幅器について記載されている。
【００１３】
非特許文献２は、Ｗ−ＣＤＭＡ向けの携帯用の高出力増幅器について記載されている。
【００１４】
非特許文献３は、移動体通信システムの基地局用の高出力増幅器に関する文献であり、電界効果トランジスタを２個並列に接続して所望の特性を得る１つ又は２つの増幅段のパワーアンプについて記載されている。
【００１５】
【特許文献１】
特開２００１−３５２２２２号公報
【００１６】
【非特許文献１】
日経エレクトロニクス、１９９９年４月１９日（Ｎｏ．７４１）、ｐ．１４２〜１４３
【００１７】
【非特許文献２】
日経エレクトロニクス、１９９９年７月１２日（Ｎｏ．７４７）、ｐ．１５８〜１５９
【００１８】
【非特許文献３】
電気通信情報学会技術研究報告、ｖｏｌ．９２、Ｎｏ．９３、ｐ．３１〜３６
【００１９】
【発明が解決しようとする課題】
上記従来の増幅器においては、アンプ（ＦＥＴ等）の段間回路において回路定数、特にコンデンサ値を可変にするために用いる回路素子としては、バイアブルコンデンサ（バリコン）、あるいはトリマコンデンサが一般的であった。両回路素子ともに、二つの互いに絶縁されている電極の間のオーバーラップする面積を可変にすることにより、そのコンデンサの容量値を連続的に変える装置である。大きさの違いのみで、回路機能上、可変の原理の違いはない。
【００２０】
図９は、回路素子としてトリマコンデンサを用いた場合における増幅モジュールの回路構成例を示す。
【００２１】
該回路は、ＦＥＴ（ＧａＡｓ−ＦＥＴ）Ｑ１〜Ｑ３の三段構成とした増幅器であり、前段でドレインからゲートへのＣＲ帰還を施して帯域を広げている（その分、一段当たりの利得は低下する）。Ｑ１とＱ２、Ｑ２とＱ３の段間にそれぞれ、トリマコンデンサ１を備えている。このトリマコンデンサ１の容量値と、次段（Ｑ２ｏｒＱ３）のゲートバイアス回路、および、ドレイン−ゲート間の帰還回路の回路定数とによって、アンプ全体の帯域、周波数特性等の回路特性が決定される。各段のゲートは個々にバイアスが設定され、さらにドレインも個々にドレイン供給電圧が設定される。
【００２２】
しかしながら、上記従来のバリコン（バリコンはその形態が大きいために、一般にこの種のモジュールに用いられることはない。トリマコンデンサが一般的）、若しくは、トリマコンデンサにあっては、その可変原理が二つの電極の重なり部分を機械的に可変にすることによるものであり、機械的可動部の制約上、その動作温度が−２０℃〜＋８０℃に制限されていた。その一方、他の回路素子にはそのような制限（温度特性上の制限はあるが、その場合であっても−４０℃〜＋１００℃程度までは十分に使用可能）はなく、その結果、モジュールの使用可能温度範囲は、このトリマコンデンサの仕様によって制限されていた。
【００２３】
また、トリマコンデンサを使用した場合、治工具を用いて機械的に容量値を調整する必要があるが、その際に治工具の静電圧により容量値が変化してしまう。高周波では治工具を回路パターンに近付けただけでも、その回路特性（周波数特性、利得、歪み）が変化するという問題がある。
【００２４】
そこで、トリマコンデンサの機能と同様な機能を有する回路素子として、バリキャップダイオード（通称、バリキャップ）が知られている。これは、ダイオードの接合容量値が、そのバイアス値により変化することを利用したものであり、バリキャップへのバイアス電圧を変えることで、容量値が可変となる回路素子である。
【００２５】
しかしながら、バリキャップにバイアス電圧を印加するための回路素子が必要となり、一般的に回路構成が複雑化するという問題がある。しかも、バリキャップを用いたことにより、前述したような回路特性（周波数特性、利得、歪み）が改善されるという補償はない。
【００２６】
そこで、本発明の目的は、回路素子としてバリキャップを用いた場合においても、仕様の制限を無くし、回路構成の複雑化を回避して、回路特性を格段に改善（利得の広範囲の調整、利得の完全平坦化、歪みの完全除去）させることが可能な、半導体回路モジュールを提供することにある。
【００２７】
【課題を解決するための手段】
本発明は、第１の増幅回路と第２の増幅回路との段間のインピーダンス整合を行って該第１の増幅回路と第２の増幅回路を電気的に結合する回路であって、第１のコンデンサおよび第２のコンデンサと、第１のインダクタおよび第２のインダクタと、アノードおよびカソードを有するバリキャップダイオードとを具え、前記第１のコンデンサの一方の端子と、前記カソードと、前記第１のインダクタの一方の端子とが接続され、前記第２のコンデンサの一方の端子と、前記アノードと、前記第２のインダクタの一方の端子とが接続され、前記第１のコンデンサの他方の端子は、前記第１の増幅回路の出力端子に接続され、前記第２のコンデンサの他方の端子は、前記第２の増幅回路の入力端子に接続され、前記第１のインダクタの他方の端子は、独立したバイアス電源に接続され、前記第２のインダクタの他方の端子は、接地されてたことによって、結合回路を構成する。
【００２８】
ここで、第１の抵抗および第２の抵抗をさらに具え、前記第１のインダクタの他方の端子は、前記第１の抵抗と前記第２の抵抗のそれぞれ一方の端子に接続し、前記第１の抵抗の他方の端子は、前段のバイアス電源に接続し、前記第２の抵抗の他方の端子は、接地してもよい。
【００２９】
本発明は、第１の増幅回路と第２の増幅回路との段間のインピーダンス整合を行って該第１の増幅回路と第２の増幅回路を電気的に結合する回路であって、第１のコンデンサと、第１のインダクタおよび第２のインダクタと、第１の抵抗および第２の抵抗と、アノードおよびカソードを有するバリキャップダイオードとを具え、前記第１のコンデンサの一方の端子と、前記カソードと、前記第１のインダクタの一方の端子とが接続され、前記第２のインダクタの一方の端子と、前記アノードと、前記第２のＦＥＴのゲートとが接続され、前記第１のコンデンサの他方の端子は、前記第１の増幅回路の出力端子に接続され、前記第１の抵抗の一方の端子と、前記第２の抵抗の一方の端子と、前記第１のインダクタの他方の端子とが接続され、前記第１の抵抗の他方の端子は、前記第１の増幅回路の出力端子用電源に接続され、前記第２の抵抗の他方の端子は、前記第２の増幅回路の入力端子用電源に接続されたことによって、結合回路を構成する。
【００３０】
ここで、前記第１の増幅回路および前記第２の増幅回路は、ＧａＡｓ−ＦＥＴ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）とし、前記出力端子は、ＦＥＴのドレイン端子であり、前記入力端子は、ＦＥＴのゲート端子としてもよい。
【００３１】
第１の増幅回路と第２の増幅回路と第３の増幅回路とが３段カスケード接続される回路からなる増幅モジュールであって、前記第１の増幅回路と前記第２の増幅回路との段間、および、前記第２の増幅回路と前記第３の増幅回路との段間のそれぞれに、上記結合回路を接続することによって、増幅モジュールを構成する。
【００３２】
本発明は、フィードフォワード方式による歪特性の補償を行う歪補正回路であって、第１および第２の信号分配手段と、第１および第２の信号結合手段と、前記第１の信号分配手段の一方の出力部に入力部が、前記第２の信号分配手段の入力部に出力部が、それぞれ接続される第１の増幅ブロックと、前記第２信号分配手段の一方の出力部と、前記第２の信号結合手段の一方の入力部との間に挿入される第１の信号遅延手段と、前記第１の信号分配手段の他方の出力部と、前記第１の信号結合手段の一方の入力部との間に挿入される第２の信号遅延手段と、前記第１の信号結合手段の出力部に入力部が、前記第２の信号結合手段の他方の入力部に出力部が、それぞれ接続される第２の増幅ブロックと、該第２の信号分配手段の他方の出力部と、該第１の信号結合手段の他方の入力部との間に挿入される等価器とを具え、前記第１の増幅器および前記第２の増幅器の各々を、上記増幅モジュールを含むことによって、歪補償回路を構成する。
【００３３】
【発明の実施の形態】
以下、図面を参照して、本発明の実施の形態を詳細に説明する。
［第１の例］
まず、本発明の第１の実施の形態を、図１に基づいて説明する。
【００３４】
図１は、トリマコンデンサに代えて、バリキャップダイオードを用いて結合回路を構成した第１の回路例である。
【００３５】
ここで、バリキャップダイオードについて説明しておく。
ｐ−ｎ接合、ショットキー接合等に逆バイアスを印加した場合には、その接合容量Ｃは、Ｃ∝Ｖ−１／２で変化する。すなわち、逆バイアスを深くすれば接合容量は減少する効果がある。この効果を用いて、バリキャップダイオードでは、回路定数としての容量値を変化させるものとして構成される。
【００３６】
図１において、本回路は、第１のＦＥＴＱ１と第２のＦＥＴＱ２とを電気的に結合する第１の結合回路１０と、第２のＦＥＴＱ２と第３のＦＥＴＱ３とを電気的に結合する第２の結合回路２０とにより構成される。
【００３７】
（第１の結合回路）
第１の結合回路１０は、第１のコンデンサＣ１と、第２のコンデンサＣ２と、第１のインダクタＬ１と、第２のインダクタＬ２と、アノードとカソードを有するバリキャップダイオードＤ１とを備えている。
【００３８】
第１のコンデンサＣ１の一方の端子と、バリキャップダイオードＤ１のカソードと、第１のインダクタＬ１の一方の端子とが接続されている。第２のコンデンサＣ２の一方の端子と、バリキャップダイオードＤ１のアノードと、第２のインダクタＬ２の一方の端子とが接続されている。
【００３９】
また、第１のコンデンサＣ１の他方の端子は第１のＦＥＴＱ１のドレインＤに接続され、第２のコンデンサＣ２の他方の端子は第２のＦＥＴＱ２のゲートＧに接続されている。第１のインダクタＬ１の他方の端子はバイアス電源ＶＣ１に接続され、第２のインダクタＬ２の他方の端子は接地されている。なお、Ｃｏは、コンデンサである。
【００４０】
（第２の結合回路）
次に、第２の結合回路２０は、第１の結合回路１０と同様に構成される。
【００４１】
すなわち、第２の結合回路２０は、第３のコンデンサＣ３と、第４のコンデンサＣ４と、第３のインダクタＬ３と、第４のインダクタＬ４と、アノードとカソードを有するバリキャップダイオードＤ２とを備えている。
【００４２】
第３のコンデンサＣ３の一方の端子と、バリキャップダイオードＤ２のカソードと、第３のインダクタＬ３の一方の端子とが接続されている。第４のコンデンサＣ４の一方の端子と、バリキャップダイオードＤ２のアノードと、第４のインダクタＬ４の一方の端子とが接続されている。
【００４３】
また、第３のコンデンサＣ３の他方の端子は第２のＦＥＴＱ２のドレインＤに接続され、第４のコンデンサＣ４の他方の端子は第３のＦＥＴＱ３のゲートＧに接続されている。第３のインダクタＬ３の他方の端子はバイアス電源ＶＣ２に接続され、第４のインダクタＬ４の他方の端子は接地されている。
【００４４】
以上の構成からわかるように、バリキャップダイオードＤ１，Ｄ２のそれぞれは、コンデンサＣ１〜Ｃ４により直流カットされた上で、ＶＣ１，ＶＣ２からＬ１〜Ｌ４を介してバイアス電圧が供給される。
【００４５】
第１〜第４のインダクタＬ１〜Ｌ４の値は、信号帯域（−１ＧＨｚ〜＋２．５ＧＨｚ）に対して、インピーダンスが十分に大きくなるように設定される。
【００４６】
コンデンサＣ１〜Ｃ４の値は、信号帯域でインピーダンスが十分に小さくなるように設定される。コンデンサＣ１〜Ｃ４で直流カットされているので、ＶＧ２，ＶＧ３とは独立にバイアス電圧を制御できる。
【００４７】
本回路でのバイアス電圧の可変範囲は、ＶＣ１，ＶＣ２のみにより決定されるが、部品点数は、段間にトリマコンデンサが一個の場合と比較して、三つの素子に増加することに加え、ドレイン電圧を供給するドレイン電源ＶＤ１〜ＶＤ３，ゲートバイアス電圧を供給するゲートバイアス電源ＶＧ１〜ＶＧ３とは独立して、新たなバイアス電圧を供給するバイアス電源ＶＣ１，ＶＣ２を設ける必要がある。なお、Ｖｉｎは、外部から入力される入力信号電圧である。Ｖｏｕｔは、外部へ出力される出力信号電圧である。
【００４８】
［第２の例］
本発明の第２の実施の形態を、図２に基づいて説明する。なお、前述した第１の例と同一部分についてはその説明を省略し、同一符号を付す。
【００４９】
図２は、トリマコンデンサに代えて、バリキャップダイオードＤ１，Ｄ２を用いて結合回路を構成した第２の回路例である。
【００５０】
前述した第１の回路例では、バリキャップダイオードＤ１，Ｄ２にバイアスを与えるために、独立したバイアス電源ＶＣ１，ＶＣ２を用意したが、本例では、このバイアス電源を前段のドレインバイアス電源ＶＤ１，ＶＤ２から供給している。
【００５１】
図２において、本回路は、第１のＦＥＴＱ１と第２のＦＥＴＱ２とを電気的に結合する第１の結合回路３０と、第２のＦＥＴＱ２と第３のＦＥＴＱ３とを電気的に結合する第２の結合回路４０とにより構成される。
【００５２】
（第１の結合回路）
第１の結合回路３０は、前述した第１の結合回路１０に加え、第１の抵抗Ｒ１と第２の抵抗Ｒ２とをさらに備えている。
第１のインダクタＬ１の他方の端子は、第１の抵抗Ｒ１と第２の抵抗Ｒ２のそれぞれ一方の端子に接続されている。また、第１の抵抗Ｒ１の他方の端子はバイアス電源ＶＤ１に接続され、第２の抵抗Ｒ２の他方の端子は接地されている。なお、その他の接続構成は、前述した第１の結合回路１０と同様である。
【００５３】
（第２の結合回路）
次に、第２の結合回路４０は、第１の結合回路３０と同様に構成される。
すなわち、第２の結合回路４０は、前述した第２の結合回路２０に加え、第３の抵抗Ｒ３と第４の抵抗Ｒ４とをさらに備えている。
【００５４】
第３のインダクタＬ３の他方の端子は、第３の抵抗Ｒ３と第４の抵抗Ｒ４のそれぞれ一方の端子に接続されている。また、第３の抵抗Ｒ３の他方の端子はバイアス電源ＶＤ２に接続され、第４の抵抗Ｒ４の他方の端子は接地されている。なお、その他の回路構成は、前述した第２の結合回路２０と同様である。
【００５５】
以上の構成からわかるように、バイアス電源ＶＤ１の電圧を抵抗Ｒ１，Ｒ２（ＦＥＴＱ１〜Ｑ２の段間の場合）で分圧し、その分圧された電圧をインダクタンスＬ１を介してバリキャップダイオードＤ１のカソードに供給する。分圧比は、半固定抵抗Ｒ２の値により、電源電位ＶＤＤから、接地電位（０Ｖ）まで変化させることが可能である。
【００５６】
バリキャップダイオードＤ１のアノードはインダクタンスＬ２を介して接地され、また、バリキャップダイオードＤ１はコンデンサＣ１，Ｃ２によってＦＥＴＱ１，Ｑ２とは直流的に遮断されているので、バリキャップダイオードＤ１のバイアスのみ独立で制御できる点は、前述した第１の例と同様である。また、これらの点は、ＦＥＴＱ２〜Ｑ３の段間についても同様である。
【００５７】
段間にトリマコンデンサを一個備える従来の例に比較して、部品点数としては７個（抵抗２個、インダクタ２個、コンデンサ２個、およびダイオード１個）に増加するが、バイアス電源を独立に設ける必要がない。
【００５８】
［第３の例］
本発明の第３の実施の形態を、図３に基づいて説明する。なお、前述した各例と同一部分についてはその説明を省略し、同一符号を付す。
【００５９】
図３は、トリマコンデンサに代えて、バリキャップダイオードを用いて結合回路を構成した第３の回路例である。
【００６０】
図３において、本回路は、第１のＦＥＴＱ１と第２のＦＥＴＱ２とを電気的に結合する第１の結合回路５０と、第２のＦＥＴＱ２と第３のＦＥＴＱ３とを電気的に結合する第２の結合回路６０とにより構成される。
【００６１】
（第１の結合回路）
第１の結合回路５０は、第１のコンデンサＣ１と、第１のインダクタＬ１と、第２のインダクタＬ２と、第１の抵抗Ｒ１と、第２の抵抗Ｒ２と、アノードとカソードを有するバリキャップダイオードＤ１とを備えている。
【００６２】
第１のコンデンサＣ１の一方の端子と、バリキャップダイオードＤ１のカソードと、第１のインダクタＬ１の一方の端子とが接続されている。第２のインダクタＬ２の一方の端子と、バリキャップダイオードＤ１のアノードと、第２のＦＥＴＱ２のゲートＧとが接続されている。
【００６３】
また、第１のコンデンサＣ１の他方の端子は、第１のＦＥＴＱ１のドレインＤに接続されている。第１の抵抗Ｒ１の一方の端子と、第２の抵抗Ｒ２の一方の端子と、第１のインダクタＬ１の他方の端子とが接続されている。
【００６４】
さらに、第１の抵抗Ｒ１の他方の端子は第１のＦＥＴＱ１のドレイン電源ＶＤ１に接続され、第２の抵抗Ｒ２の他方の端子は第２のＦＥＴＱ２のゲートバイアス電源ＶＧ２に接続されている。
【００６５】
（第２の結合回路）
次に、第２の結合回路６０は、第１の結合回路５０と同様に構成される。
すなわち、第２の結合回路６０は、第２のコンデンサＣ２と、第３のインダクタＬ３と、第４のインダクタＬ４と、第３の抵抗Ｒ３と、第４の抵抗Ｒ４と、アノードとカソードを有するバリキャップダイオードＤ２とを備えている。
【００６６】
第２のコンデンサＣ２の一方の端子と、バリキャップダイオードＤ２のカソードと、第３のインダクタＬ３の一方の端子とが接続されている。第４のインダクタＬ４の一方の端子と、バリキャップダイオードＤ２のアノードと、第３のＦＥＴＱ３のゲートＧとが接続されている。
【００６７】
また、第２のコンデンサＣ２の他方の端子は、第２のＦＥＴＱ２のドレインＤに接続されている。第３の抵抗Ｒ３の一方の端子と、第４の抵抗Ｒ４の一方の端子と、第３のインダクタＬ３の他方の端子とが接続されている。
【００６８】
さらに、第３の抵抗Ｒ３の他方の端子は第２のＦＥＴＱ２のドレイン電源ＶＤ２に接続され、第４の抵抗Ｒ４の他方の端子は第３のＦＥＴＱ３のゲートバイアス電源ＶＧ３に接続されている。
【００６９】
以上の構成からわかるように、バリキャップダイオードＤ１のバイアスを、前段のＶｄ（ドレインバイアス電圧）と次段のＶｇ（ゲートバイアス電圧）とから生成している。
【００７０】
すなわち、ＶｄとＶｇとの間の電圧を抵抗Ｒ１とＲ２とにより分圧し、この分圧された電圧をインダクタＬ１を介してダイオードＤ１に供給している。分圧比は、半固定抵抗Ｒ２の値を変化させることによって、Ｖｄ〜Ｖｇまで設定可能である。
【００７１】
バリキャップダイオードＤ１のカソード側はコンデンサＣ１により直流カットされ、アノード側は次段のゲートと直結されている。これにより、上記第１の例、第２の例で設けられていた、Ｃ２の影響を回避することが可能となる。
【００７２】
また、Ｖｄ，ＶｇによりバリキャップダイオードＤ１のバイアスを供給するので、新たなバイアス電源を用意する必要がない。また、これらの点は、ＦＥＴＱ２〜Ｑ３の段間についても同様である。
【００７３】
段間の部品点数は、抵抗２個、コンデンサ１個、インダクタ１個、ダイオード１個の計５個となる。トリマコンデンサ１個を用いる場合よりも増加はするが、第１の例、第２の例に比較して、最も少なくて済むと共に、バイアス電圧の可変範囲も、Ｖｄ〜Ｖｇと広くなる。一般にＶｇは、負電位が供給されるので、本例の場合が、最も広い可変範囲を得ることができる。
【００７４】
［第４の例］
本発明の第４の実施の形態を、図４に基づいて説明する。なお、前述した各例と同一部分についてはその説明を省略し、同一符号を付す。
（増幅モジュール）
本例は、前述した第１の例〜第３の例で説明した増幅器Ｑ１〜Ｑ３（ＦＥＴ）の段間の結合回路１０〜６０を備えて増幅モジュール１００を構成した場合の例である。
【００７５】
図４は、増幅モジュール１００の構造を示す平面図である。
この増幅モジュール１００は、ＦＥＴＱ１，Ｑ２，Ｑ３の３つの増幅器（ＧａＡｓ−ＦＥＴ）を有し、カスケード接続されている。
【００７６】
第１のＦＥＴＱ１と第２のＦＥＴＱ２との段間、および、第２のＦＥＴＱ２と第３のＦＥＴＱ３との段間には、前述した第１の例〜第３の例で説明したいずれかの結合回路１０〜６０（図１〜図３参照）が接続されている。
【００７７】
モジュール形状は３０ｍｍ×２０ｍｍであり、放熱基板（セラミック等）１０１上には回路基板１１０が設けられている。この回路基板１１０上には、導電板の表面に形成された配線パターン１１１や、受動素子（Ｒ，Ｃ，Ｌ等）１１２が搭載されている。
【００７８】
回路基板１１０上のＦＥＴＱ１〜Ｑ３の搭載部には、開口部が設けられていて、その開口部にヒートスプレッター（良熱、良電気伝導体のブロック）を介してペアチップ状のＦＥＴチップが搭載される。これらＦＥＴチップのワイヤリングパッドと、回路基板１１０上の所定の電極パッドとがボンディングワイヤにより配線された後、ＦＥＴチップの表面および周囲をポッティング樹脂（通常は、エポキシ樹脂等の封止樹脂）で覆う。
【００７９】
また、回路基板１１０の一側端には、外部回路との接続を行うための、各種接続端子が設けられている。入力信号端子１２０は、外部から入力信号電圧Ｖｉｎが入力される。ゲートバイアス電源端子１２１，１２２は、ゲートバイアス電圧ＶＧ１〜ＶＧ３が供給される。ドレイン電源端子１２３，１２４は、ドレイン電圧ＶＤ２，ＶＤ３が供給される。出力信号端子１２５は、外部へ出力信号電圧Ｖｏｕｔを出力する。
【００８０】
なお、初段と中段のＦＥＴＱ１，Ｑ２へのゲートバイアス電圧ＶＧ１，ＶＧ２は、共通化され、一本のリードピンにより外部から供給されている。本発明に係わるバリキャップダイオード、バイアス供給回路については記載していない。
【００８１】
また、本例では、ＦＥＴが３段カスケード接続された増幅モジュール１００について説明したが、これに限るものではなく、ＦＥＴ２段の増幅モジュールとし、その段間に本発明によるバリキャップダイオードとバイアス回路等からなる結合回路１０〜６０を設けることも全く同様に可能である。ただし、ＦＥＴ１段の増幅モジュールとして構成する場合には、インピーダンスが変化するので、増幅モジュールの入力／出力のインピーダンス整合と、バリキャップダイオードによる周波数特性の調整とを同時にバランスさせる条件を見出すことが困難となることも考慮に入れる必要がある。
【００８２】
［第５の例］
本発明の第５の実施の形態を、図５に基づいて説明する。なお、前述した各例と同一部分についてはその説明を省略し、同一符号を付す。
（歪補正回路）
本例は、フィードフォワード方式による歪特性の補償を行う歪補正回路２００を構成した場合の例である。
＜回路構成＞
歪補正回路２００は、第１，第２の信号分配手段としてのカプラ（分配器）２０１，２０２と、第１，第２の信号結合手段としての合波器２０３，２０４と、第１，第２の信号遅延手段としての遅延線２０５，２０６と、等価器としてのイコライザ２０７と、第１の増幅器としての主増幅器２１０と、第２の増幅器としての副増幅器２２０とを備えている。
【００８３】
遅延線２０５は、カプラ２０２の一方の出力部と、合波器２０４の一方の入力部との間に挿入される。
【００８４】
遅延線２０６は、カプラ２０１の他方の出力部と、合波器２０３の一方の入力部との間に挿入される。
【００８５】
イコライザ２０７（ＥＱＬ（ＡＴＴ））は、カプラ２０２の他方の出力部と、合波器２０３の他方と入力部との間に挿入される。
【００８６】
主増幅器２１０は、カプラ２０１の一方の出力部に入力部が接続され、カプラ２０２の入力部に出力部が接続される。
【００８７】
副増幅器２２０は、合波器２０３の出力部に入力部が接続され、合波器２０４の他方の入力部に出力部が接続される。
【００８８】
主増幅ブロック２１０、副増幅ブロック２２０の各々は、４段の増幅モジュール２１０ａ〜２１０ｄ，２２０ａ〜２２０ｄから構成される。これら増幅ブロック２１０，２２０は、前述した第４の例の増幅モジュール１００として構成することができる。これにより、４段の増幅ブロック２１０ａ〜２１０ｄ，２２０ａ〜２２０ｄは、前述したＦＥＴＱ１，Ｑ２，Ｑ３等のアンプによって構成することができる。
【００８９】
＜回路動作＞
次に、本回路の動作について説明する。
入力（ＩＮ）から入力信号（ここでは２．１ＧＨｚ帯の信号）が入力され、増幅モジュール１９０で増幅される。増幅された入力信号は、カプラ２０１で二分された信号となる。その一方の入力信号は主増幅ブロック２１０に導かれ、その他方の入力信号は遅延線２０６に導かれる。
【００９０】
主増幅ブロック２１０では、その導かれた入力信号が増幅される。増幅された増幅信号は分配器２０２に入力され、一方の増幅信号は遅延線２０５に送られ、他方の増幅信号はイコライザ２０７を介して合波器２０３に送られて遅延線２０６からの入力信号と合波される。イコライザ２０７は、能動素子でのみ構成される可変利得増幅器の作用を有する。
【００９１】
ここで、主増幅ブロック２１０は、少なからず非線形性を伴う増幅がなされる（すなわち、歪みが発生する）。また、遅延線２０５，２０６の遅延量は４段の主増幅ブロック２１０全体の遅延量に対して、位相を１８０°ずらすだけ遅延が与えられるものとする。
【００９２】
合波器２０３で合波された信号は、遅延線２０６からの入力された生の入力信号と、主増幅ブロック２１０とイコライザ２０７を介して歪み成分を伴った信号とが、位相を１８０°ずらせて合波されるので、その結果、合波された信号中には、主増幅ブロック２１０により発生した歪み成分のみが残ることとなる。
【００９３】
そして、合波器２０３で合波された信号は、副増幅ブロック２２０に送られる。副増幅ブロック２２０では、この歪み成分のみの信号を増幅する。当然、この副増幅ブロック２２０においても歪み成分は発生するが、入力される信号強度が小さいため、その発生の効果は主増幅ブロック２１０に比較して格段に小さいものとなる。
【００９４】
この副増幅ブロック２２０で増幅された歪み成分は、主増幅ブロック２１０から遅延線２０５を介して送られた信号と合波器２０４において合波される。遅延線２０５の遅延量は、信号周波数において１８０°の位相差を与える遅延量である。
【００９５】
その結果、合波器２０４で合波される信号は、副増幅ブロック２２０からの信号であって、主増幅ブロック２１０の歪み成分のみを有する信号と、主増幅ブロック２１０からの信号である入力信号に主増幅ブロック２１０の歪み成分が加わった信号とであり、その位相差が１８０°である故に両者の差信号ということとなり、主増幅ブロック２１０の歪み成分が打ち消し合うことになる。
【００９６】
従って、合波器２０４から出力される出力信号は、増幅モジュール１００からなる主増幅ブロック２１０に入力された入力信号を、歪みを伴わずに増幅したものとなる。
【００９７】
以上説明したような回路構成とすることにより、主増幅ブロック２１０、副増幅ブロック２２０の各増幅モジュール１００をそれぞれ歪みを最小とするように、若しくは、前段、後段で発生する歪みを打ち消すように設定することができるため、フィードフォワード回路全体の歪みを格段に小さくすることが可能となる。
【００９８】
（まとめ）
以上説明した第１の例〜第５の例から、本発明の回路特性を図６〜図８に基づいて説明する。
＜回路特性１：利得の広範囲な調整＞
第１の回路特性として、利得の広範囲な調整について説明する。この回路特性は、前述した、第１の例〜第３の例の結合回路１０〜６０、第４の例の増幅モジュール１００から得られる特徴である。
【００９９】
図６は、利得の調整例を示す。
前述した第１の例〜第３の例の結合回路１０〜６０を構成するバリキャップダイオードＤ１，Ｄ２のバイアス値を適宜設定することにより、その周波数特性は、低域３０１側（図６中、約２．０８ＧＨｚ以下）を持ち上げることも、逆に、高域３０２側（図６中、約２．１６ＧＨｚ以上）を持ち上げることも可能である。なお、動作周波数帯域Ｓは、約２．０９ＧＨｚ〜２．１９ＧＨｚの範囲内とする。この場合、利得の調整幅は、低域３０１の２．０８ＧＨｚにおいて、２７．３ｄＢ〜３０．２ｄＢの範囲であり、高域３０２の２．１６ＧＨｚにおいて、２７．７ｄＢ〜２９．５ｄＢの範囲である。
【０１００】
このように広範囲に渡って利得の調整ができるため、回路設計の自由度が高まり、ひいては顧客のニーズに合わせた利得の調整や回路の作成を行うことが可能となる。
【０１０１】
＜回路特性２：利得の平坦化＞
第２の回路特性として、利得の平坦化について説明する。この回路特性も、前述した第１の例〜第４の例から得られる特徴である。
【０１０２】
図７は、利得の平坦化の例を示す。
前述した第１の例〜第３の例の結合回路１０〜６０を構成するバリキャップダイオードＤ１，Ｄ２のバイアス値を適宜設定することにより、低域３０１での利得値と、高域３０２での利得値との利得差（ΔＧａｉｎ）を小さくしていき、最終的にΔＧａｉｎ＝０となるように調整する。これにより、利得の平坦化を図り、アンプＱ１〜Ｑ３での歪み特性を改善することができる。
【０１０３】
（回路特性３：歪みの完全除去）
第３の回路特性として、歪みの完全除去について説明する。この回路特性は、前述した第５の例の歪補正回路２００から得られる特徴である。
【０１０４】
図８は、歪みを完全除去する例を示す。
図８（ａ）において、増幅器Ｑ１と増幅器Ｑ２との間、増幅器Ｑ２と増幅器Ｑ３との間には、前述した第１の例〜第３の例で説明したような本発明に係る、結合回路１０，３０，５０と、結合回路２０，４０，６０が接続されている。
【０１０５】
そして、これら結合回路１０〜６０は、前述した回路特性１，２で説明したように、（回路特性１）と利得の平坦化（回路特性２）とを行えることから、歪補正回路２００の回路全体としての歪みを完全に除去することができる。
【０１０６】
以下、その理由について説明する。
【０１０７】
図８（ｂ）は、増幅器Ｑ１〜Ｑ３に対応した歪−周波数の特性を示す。ここでは、増幅器Ｑ１の歪みは、低域３０１側の歪み（ＡＣＬ Ｌ）が、高域３０２側での歪み（ＡＣＬ Ｈ）に比べてΔ（ＡＣＰ）だけ小さくなっている。逆に、増幅器Ｑ２の歪みは、低域３０１側の歪み（ＡＣＬ Ｌ）に比べて、高域３０２側での歪み（ＡＣＬ Ｈ）の方がΔ（ＡＣＰ）だけ大きくなっている。
【０１０８】
この場合、結合回路１０〜６０は、図６で示したように利得の広範囲な調整が可能であり、かつ、図７で示したように利得の平坦化が可能であり、これら利得と歪み値（ＡＣＰ）との間には相関関係があることから、最終的に出力される回路全体の歪みについて、低域と高域との間の利得差ΔＧａｉｎをゼロ、すなわち、歪み値をＡＣＬ Ｌ≠ＡＣＬ Ｈの状態からＡＣＬ Ｌ＝ＡＣＬ Ｈの状態へと近づけることができる。
【０１０９】
図８（ｂ）の例では、低域３０１側の歪み値Ｂと、高域３０２側での歪み値Ｃとが、Ｂ＝Ｃ≒０となり、ゼロとはなっていないが、実際にはＢ＝Ｃ＝０とすることができる。
【０１１０】
従って、最終的に、結合回路１０〜６０からなる増幅モジュール１００を含む主増幅ブロック２１０や副増幅ブロック２２０から構成された歪補正回路２００における歪みを、従来回路に比べて完全に除去することが可能となる。
【０１１１】
換言すれば、図８（ｂ）において、前段の増幅器Ｑ１にて低域側の歪みが高域側よりもΔ値だけ低くなって、低域−高域間にひずみの不一致が発生しているが、利得の広範囲な調整が可能な結合回路１０，３０，５０により高域側を調整して歪み値Δを無くして平坦化する。同様に、中段の増幅器Ｑ２にて低域側の歪みが高域側よりもΔ値だけ高くなって、低域−高域間にひずみの不一致が発生しているが、利得の広範囲な調整が可能な結合回路２０，４０，６０により低域側を調整して歪み値Δを無くして平坦化する。
【０１１２】
結合回路１０〜６０を含む本増幅モジュール１００を使用して歪補正回路２００を構成することにより、増幅器Ｑ１，Ｑ２の歪みが低域側又は高域側へ傾いていた場合でも、利得の広範囲な調整が可能なため、逆の傾きをもつ歪み波形を簡単に作り出すことが可能となり、その結果、回路全体の歪みを完全に打ち消すことができ、最終的に歪み特性を格段に改善することができるのである。
【０１１３】
【発明の効果】
以上説明したように、本発明によれば、当段ＦＥＴと前段ＦＥＴとの段間、および、当段ＦＥＴと後段ＦＥＴとの段間の回路素子にバリキャップダイオードを含ませて構成し、該回路素子の回路定数を変更することによって、段間の各インピーダンス整合を行うようにしたので、仕様の制限がなくなり、回路構成の複雑化を回避して、回路特性を大幅に改善する（すなわち、利得の広範囲の調整、利得の完全平坦化、歪みの完全除去する）ことが可能な、結合回路、増幅モジュール、歪補償回路を作成することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態である、結合回路の構成例を示す回路図である。
【図２】本発明の第２の実施の形態である、結合回路の構成例を示す回路図である。
【図３】本発明の第３の実施の形態である、結合回路の構成例を示す回路図である。
【図４】本発明の第４の実施の形態である、増幅モジュールの構成例を示す回路図である。
【図５】本発明の第５の実施の形態である、歪補償回路の構成例を示す回路図である。
【図６】回路特性である利得の調整例を説明するための特性図である。
【図７】回路特性である利得の平坦化例を説明するための特性図である。
【図８】回路特性である歪みの除去例を説明するための特性図である。
【図９】トリマコンデンサを用いた従来の結合回路の構成例を示す回路図である。
【符号の説明】
１０  第１の結合回路
２０  第２の結合回路
３０  第１の結合回路
４０  第２の結合回路
５０  第１の結合回路
６０  第２の結合回路
１００  パワーアンプモジュール
２００  歪補正回路
２０１，２０２  第１，第２の信号分配手段（カプラ（分配器））
２０３，２０４  第１，第２の信号結合手段（合波器）
２０５，２０６  第１，第２の信号遅延手段（遅延線）
２０７  等価器（イコライザ）
２１０  第１の増幅器（主増幅器）
２２０  第２の増幅器（副増幅器）
Ｄ１，Ｄ２  バリキャップダイオード
Ｑ１  アンプ（第１のＦＥＴ）
Ｑ２  アンプ（第２のＦＥＴ）
Ｑ３  アンプ（第３のＦＥＴ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2004260763.tif 000009
【図８】
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【図９】
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