(57)【要約】【課題】ＲＴＬ回路のコントローラのテスト容易化にあたり、テスト系列長および付加回路の面積を削減する。【解決手段】組み合わせ回路モデルに対して生成したテストパターンに対して、可能な限り多くのドントケアビットを特定した後（Ｓ１２−４）、ドントケアビットに対して、テスト状態数および無効テスト状態数が削減されるように状態を再割当する（Ｓ１２−５）。状態再割当にあたって、まず、可能な限り多数のテストパターンへ同一の有効テスト状態を割り当てた後、無効テスト状態への割り当てを行なう。【選択図】      図８
2004164099.tif 000002
【特許請求の範囲】
【請求項１】
ＲＴＬ回路の段階においてコントローラをテスト容易化することによる集積回路のテスト容易化設計方法であって、
コントローラを、コントローラの現在の状態を表わす疑似外部入力と集積回路外部からの外部入力とを入力としてコントローラの次の状態を表わす疑似外部出力と集積回路外部への外部出力とを出力する組み合わせ回路で表すとき、
（ａ）組み合わせ回路をテストするためのテストパターンの集合であって各テストパターンが疑似外部入力と外部入力とからなるものを生成し、
（ｂ）各テストパターンについて、テストパターンを構成する複数のビットの中でいずれの値をとっても故障検出効率に変化のないものをドントケアとして特定し、
（ｃ）複数のテストパターンが同一の疑似外部入力の値をとるようにドントケアビットに値を割り当てることによって、テストパターンの集合が持つ疑似外部入力の値に対応するコントローラの状態の数を削減し、
（ｄ）コントローラの状態の数が削減されたテストパターンの集合に基いて、テスト容易化済みコントローラおよびテスト系列を生成するステップを具備する集積回路のテスト容易化設計方法。
【請求項２】
組み合わせ回路とレジスタとの機能のみによって到達可能なコントローラの状態を有効状態、到達不可能な状態を無効状態とするとき、
ステップ（ｃ）において、ドントケアビットを有するテストパターンに有効状態に相当する疑似外部入力の値が割り当てられた後、ドントケアビットを有する残ったテストパターンに無効状態に相当する疑似外部入力の割り当てが試みられる請求項１記載の方法。
【請求項３】
ステップ（ｂ）において、疑似外部入力のビットのみを対象としてドントケアの特定が行なわれる請求項１または２記載の方法。
【請求項４】
ステップ（ｂ）において、無効状態に相当する疑似外部入力を有するテストパターンを有効状態に相当する疑似外部入力を有するテストパターンに優先してドントケアの特定が行なわれる請求項１〜３のいずれか１項記載の方法。
【請求項５】
ステップ（ｂ）において、ドントケアビットを有するテストパターンに疑似外部入力の値を割り当てる際に、既に割り当て済みの有効状態または既に割り当て済みの有効状態に到達するまでに経由する有効状態に相当する疑似外部入力の値が優先的に割り当てられる請求項２記載の方法。
【請求項６】
（ｅ）ステップ（ｂ）（ｃ）を複数回繰り返すステップをさらに具備する請求項１〜５のいずれか１項記載の方法。
【請求項７】
ＲＴＬ回路の段階においてコントローラをテスト容易化することによる集積回路のテスト容易化設計装置であって、
コントローラを、コントローラの現在の状態を表わす疑似外部入力と集積回路外部からの外部入力とを入力としてコントローラの次の状態を表わす疑似外部出力と集積回路外部への外部出力とを出力する組み合わせ回路で表すとき、
組み合わせ回路をテストするためのテストパターンの集合であって各テストパターンが疑似外部入力と外部入力とからなるものを生成する手段と、
各テストパターンについて、テストパターンを構成する複数のビットの中でいずれの値をとっても故障検出効率に変化のないものをドントケアとして特定する手段と、
複数のテストパターンが同一の疑似外部入力の値をとるようにドントケアビットに値を割り当てることによって、テストパターンの集合が持つ疑似外部入力の値に対応するコントローラの状態の数を削減する手段と、
コントローラの状態の数が削減されたテストパターンの集合に基いて、テスト容易化済みコントローラおよびテスト系列を生成する手段とを具備する集積回路のテスト容易化設計装置。
【請求項８】
組み合わせ回路とレジスタとの機能のみによって到達可能なコントローラの状態を有効状態、到達不可能な状態を無効状態とするとき、
前記割り当て手段は、ドントケアビットを有するテストパターンに有効状態に相当する疑似外部入力の値を割り当てた後、ドントケアビットを有する残ったテストパターンに無効状態に相当する疑似外部入力の割り当てを試みる請求項７記載の装置。
【請求項９】
前記ドントケア特定手段は、疑似外部入力のビットのみを対象としてドントケアの特定を行なう請求項７または８記載の装置。
【請求項１０】
前記ドントケア特定手段は、無効状態に相当する疑似外部入力を有するテストパターンを有効状態に相当する疑似外部入力を有するテストパターンに優先してドントケアの特定を行う請求項７〜９のいずれか１項記載の装置。
【請求項１１】
前記ドントケア特定手段は、ドントケアビットを有するテストパターンに疑似外部入力の値を割り当てる際に、既に割り当て済みの有効状態または既に割り当て済みの有効状態に到達するまでに経由する有効状態に相当する疑似外部入力の値を優先的に割り当てる請求項８記載の装置。
【請求項１２】
ドントケア特定手段および割り当て手段の処理を複数回繰り返させる手段をさらに具備する請求項７〜１１のいずれか１項記載の装置。
【請求項１３】
請求項１〜６のいずれか１項記載の方法をコンピュータに実現させるプログラム。
【請求項１４】
請求項１〜６のいずれか１項記載の方法により生成されたテスト容易化済みコントローラを有する集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＲＴＬ回路の段階においてＲＴＬ回路に含まれるコントローラをテスト容易化する集積回路の非スキャンテスト容易化設計に関する。
【０００２】
半導体回路または半導体回路を構成するコアの設計工程において、ゲートレベル回路に変換する前の段階においては、ＲＴＬ回路はデータを処理するデータパスとデータパスの動作を制御するコントローラとから構成される。本明細書では、このコントローラの非スキャンテスト容易化設計に言及する。
【０００３】
【従来の技術】
電子情報通信学会論文誌Ｄ−Ｉ  Ｖｏｌ．Ｊ８１−Ｄ−Ｉ  ＮＯ．１２  ｐｐ．１２５９−１２７０  １９９８年１２月、大竹哲史他「完全故障検出効率を保証するコントローラの非スキャンテスト容易化設計法」および特開平１１−１６６９６２号公報には、ＲＴＬ回路に含まれるコントローラの非スキャンテスト容易化に適用可能なテスト容易化設計の手法が開示されている。
【０００４】
コントローラは、レジスタ転送レベルでは図１に示されるように有限状態機械（ＦＳＭ：Ｆｉｎｉｔｅ  Ｓｔａｔｅ  Ｍａｃｈｉｎｅ）として記述される。ＦＳＭの各状態ｓｉ  に状態レジスタの実際の値をそれぞれ割り当てて論理合成を行なって、図２に示すような、状態レジスタＳＲと組み合わせ論理回路ＣＣとからなる順序回路を得る。上記論文に開示された手法においては、まず、図３に示すように、状態レジスタＳＲを状態レジスタＳＲの出力である現状態ＰＳに相当する疑似外部入力ＰＰＩと状態レジスタＳＲの入力である次状態ＮＳに相当する疑似外部出力ＰＰＯで置き換えて組み合わせテスト生成モデルを生成し、組み合わせ回路ＣＣに周知の組み合わせテスト生成アルゴリズムを適用してテスト生成を行なってテストパターンの集合を得る。
【０００５】
生成された各テストパターンを構成する外部入力ＰＩと疑似外部入力ＰＰＩのうち、外部入力ＰＩは集積回路の外部から与え、疑似外部入力ＰＰＩは内部的に生成する。各テストパターンに含まれるＰＰＩのうち図１の状態ｓ０  〜ｓ６  （有効状態と呼ばれる）のいずれかに相当するものはコントローラ本来の機能によりリセット状態ｓ０  から順次状態遷移させてそれぞれの状態に到達させることにより実現可能であり、これらは有効テスト状態と呼ばれる。一方、これらｓ０  〜ｓ６  とは異なる状態（無効状態と呼ばれる）のうち、生成されたテストパターンに含まれる疑似外部入力ＰＰＩに相当する状態ｉｓ１  〜ｉｓ５  （無効テスト状態と呼ばれる）が存在すればそれらはコントローラ本来の機能で実現できないので、テスト容易化のために回路を付加して実現しなければならない。
【０００６】
そこで、図４に示すように、状態遷移モード切換信号ｔが１のときにリセット状態ｓ０  からすべての無効テスト状態ｉｓ１  〜ｉｓ５  を通る経路が追加され、図５に示すように、この遷移を実現するための無効テスト状態生成論理ＩＳＧとマルチプレクサＭＵＸが追加される。テストパターン集合の中には、ＰＩの値が異なっていてもＰＰＩの値が同じであるものが通常含まれているので、これらを効率良く実現するため、レジスタＳＲにはホールド信号Ｈが追加される。ＰＰＩの値が同じテストパターンを印加するときは、ホールド信号ＨによりレジスタＳＲをホールドする間に異なるＰＩの値が印加される。そして、すべての有効テスト状態を通る最短の状態遷移系列を求め、ｔ＝０としてこれを順次印加して状態遷移させ、必要に応じてホールドすることにより有効テスト状態に属するすべてのテストパターンを印加し、さらにｔ＝１として図４の経路に沿って遷移させ必要に応じてホールドすることにより無効テスト状態に属するすべてのテストパターンを印加する。
【０００７】
【特許文献１】
特開平１１−１６６９６２号公報
【非特許文献１】
電子情報通信学会論文誌Ｄ−Ｉ  Ｖｏｌ．Ｊ８１−Ｄ−Ｉ  ＮＯ．１２  ｐｐ．１２５９−１２７０  １９９８年１２月、大竹哲史他「完全故障検出効率を保証するコントローラの非スキャンテスト容易化設計法」
【非特許文献２】
Ｓ．  Ｋａｊｉｈａｒａ  ａｎｄ  Ｋ．  Ｍｉｙａｓｅ，“Ｏｎ  Ｉｄｅｎｔｉｆｙｉｎｇ  Ｄｏｎ’ｔ  Ｃａｒｅ  Ｉｎｐｕｔｓ  ｏｆ  Ｔｅｓｔ  Ｐａｔｔｅｒｎｓ  ｆｏｒ  Ｃｏｍｂｉｎａｔｉｏｎａｌ  Ｃｉｒｃｕｉｔｓ，”Ｐｒｏｃ．  ｏｆ  Ｉｎｔ’ｌ  Ｃｏｎｆ．  ｏｆ  ＣＡＤ，  ｐｐ．３６４−３６９，  ２００１
【非特許文献３】
Ｋ．  Ｍｉｙａｓｅ  ｅｔ  ａｌ．，“Ｄｏｎ’ｔ−Ｃａｒｅ  Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ  ｏｎ  Ｓｐｅｃｉｆｉｃ  Ｂｉｔｓ  ｏｆ  Ｔｅｓｔ  Ｐａｔｔｅｒｎｓ”，  ＩＣＣＤ，  ２００２
【０００８】
【発明が解決しようとする課題】
上記の手法において、前述したように、生成したテストパターンの集合の中でＰＰＩの値が同じもの、すなわち状態が重複しているものを印加する際には、状態遷移系列を与えて状態遷移させることなくレジスタＳＲをホールドしつつＰＩを順次与えるだけで良い。したがって、テストパターンの集合の中で状態の数が少なければ少ない程テスト系列長が短かくなる。
【０００９】
また、無効テスト状態の数の増加は付加すべき回路ＩＳＧの面積の増大につながるので、テストパターンの集合の中で無効状態の数が少ない程、回路面積が小さくなる。
【００１０】
したがって本発明の第１の目的は、状態数がより少ないテストパターンの集合を生成するテスト容易化設計の手法を提案することにある。
【００１１】
本発明の第２の目的は、無効テスト状態数がより少ないテストパターンの集合を生成するテスト容易化設計の手法を提案することにある。
【００１２】
【課題を解決するための手段】
前述の第１の目的は、ＲＴＬ回路の段階においてコントローラをテスト容易化することによる集積回路のテスト容易化設計方法であって、コントローラを、コントローラの現在の状態を表わす疑似外部入力と集積回路外部からの外部入力とを入力としてコントローラの次の状態を表わす疑似外部出力と集積回路外部への外部出力とを出力する組み合わせ回路で表すとき、組み合わせ回路をテストするためのテストパターンの集合であって各テストパターンが疑似外部入力と外部入力とからなるものを生成し、各テストパターンについて、テストパターンを構成する複数のビットの中でいずれの値をとっても故障検出効率に変化のないものをドントケアとして特定し、複数のテストパターンが同一の疑似外部入力の値をとるようにドントケアビットに値を割り当てることによって、テストパターンの集合が持つ疑似外部入力の値に対応するコントローラの状態の数を削減し、コントローラの状態の数が削減されたテストパターンの集合に基いて、テスト容易化済みコントローラおよびテスト系列を生成するステップを具備する集積回路のテスト容易化設計方法によって達成される。
【００１３】
前述の第２の目的は、組み合わせ回路とレジスタとの機能のみによって到達可能な状態を有効状態、到達不可能な状態を無効状態とするとき、前述の、ドントケアビットに値を割り当てるステップにおいて、ドントケアビットを有するテストパターンに有効状態に相当する疑似外部入力の値が割り当てられた後、ドントケアビットを有する残ったテストパターンに無効状態に相当する疑似外部入力の割り当てを試みることにより達成される。
【００１４】
【発明の実施の形態】
図６は、前述の従来技術によるテスト容易化設計の手順を示すフローチャートである。図１のＦＳＭに対して論理合成を行なって図２の順序回路を生成し（ステップＳ１）、図３の組み合わせ回路を抽出して（ステップＳ２）、周知の組み合わせテスト生成アルゴリズムにより組み合わせ回路の単一縮退故障に対するテスト生成を行なってテストパターンの集合Ｔを生成する（ステップＳ３）。生成されたテストパターンの各々について、疑似外部入力ＰＰＩが図１のｓｉ  のいずれかに相当する有効テスト状態にある有効テストパターンとそれ以外の無効テストパターンとに分ける（ステップＳ４）。無効テストパターンに基いて図４に示すようにそれらのテスト状態に到達するための状態遷移をＦＳＭへ追加する（ステップＳ５）。また、組み合わせテスト生成モデルに対するテスト生成結果を有効にするために、状態レジスタの入力を可観測にする記述を追加する。さらにテスト長を短縮するために状態レジスタをホールドする機能を追加する。ＦＳＭに新たに外部入力ｔが追加され、ｔが０の時、通常のＦＳＭの動作を行い、ｔが１の時、無効テスト状態への遷移を行う。このテスト容易化済みのＦＳＭを論理合成すれば図５に示すような順序回路が得られる。図５において、外部入力ｔとＬ／Ｈ（状態レジスタのロード、ホールドを制御）が追加され、無効テスト状態への状態遷移を制御する回路ＩＳＧが追加され、通常動作と無効テスト状態への遷移を切り換えるためのマルチプレクサＭＵＸが追加される。
【００１５】
ステップＳ６においてテスト状態（有効テスト状態と無効テスト状態）へ遷移するための系列である状態遷移系列が生成される。
【００１６】
ステップＳ３の組み合わせテスト生成アルゴリズムにより生成されたテストパターンのすべてのビットは１か０に固定されており、ドントケア（Ｘ）は含まれていない。しかしながら、各テストパターンが検出する故障には他のテストパターンによっても検出可能な故障が含まれており、その場合には一方のテストパターンの一部のビットを０から１へまたは１から０へと変更したとしてもテストパターン集合全体の故障検出効率は低下しない。したがって、そのようなビットはドントケア（Ｘ）とすることができる。
【００１７】
Ｓ．  Ｋａｊｉｈａｒａ  ａｎｄ  Ｋ．  Ｍｉｙａｓｅ，“Ｏｎ  Ｉｄｅｎｔｉｆｙｉｎｇ  Ｄｏｎ’ｔ  Ｃａｒｅ  Ｉｎｐｕｔｓ  ｏｆ  Ｔｅｓｔ  Ｐａｔｔｅｒｎｓ  ｆｏｒ  Ｃｏｍｂｉｎａｔｉｏｎａｌ  Ｃｉｒｃｕｉｔｓ，”Ｐｒｏｃ．  ｏｆ  Ｉｎｔ’ｌ  Ｃｏｎｆ．  ｏｆ  ＣＡＤ，  ｐｐ．３６４−３６９，  ２００１  およびＫ．  Ｍｉｙａｓｅ  ｅｔ  ａｌ．，“Ｄｏｎ’ｔ−Ｃａｒｅ  Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ  ｏｎ  Ｓｐｅｃｉｆｉｃ  Ｂｉｔｓ  ｏｆ  Ｔｅｓｔ  Ｐａｔｔｅｒｎｓ”，  ＩＣＣＤ，  ２００２には、図７に示すように、与えられたテストパターンの集合１０から、組み合わせ回路１２の構成に基いてできるだけ多くのＸを特定したテストパターンの集合１４を生成する技術が記載されている。
【００１８】
図８に本発明の第１の実施形態に係るテスト容易化設計の手順を示す。図８において、ステップＳ１２−１からＳ１２−３、及びステップＳ１２−６からＳ１２−８は図６のステップＳ１からＳ３及びステップＳ４からＳ６に対応し、処理の内容も全く同じであるので説明を割愛する。ステップＳ１２−４は組合せテスト生成モデルに対してテスト生成して生成したテストパターンＴ１に対して、前述の文献に記載されたＸ抽出技術を適用して故障検出効率を低下させずにドントケアを含むテストパターンＴ２を生成するステップである。ステップＳ１２−５は、Ｔ２のＸに対して、有効テスト状態数及び無効テスト状態数を削減するように、Ｘの値を再び０，１に割り当てるステップである。
【００１９】
図９はステップＳ１２−５をさらに詳細に説明するためのフローである。ステップＳ１３−１において、ドントケアを含む状態を有効テスト状態へ圧縮し、ステップＳ１２−２において、ドントケアを含む状態を無効テスト状態へ圧縮する。
【００２０】
図１０は図９のステップＳ１３−１をさらに詳細に説明するためのフローである。この処理内容の説明を図１１に示すＦＳＭを用いて説明する。図１１のＦＳＭに対して、論理合成、テスト生成モデル生成、テスト生成（Ｓ１２−１からＳ１２−３）の処理をおこなった結果、生成されたテストパターンの集合Ｓ（ＰＰＩの値のみ、正確にはテスト状態）を図１２に示す。Ｓ１〜Ｓ９はテスト状態である。図１１，１２およびそれ以降の図面において、有効テスト状態を網かけで、無効テスト状態をハッチングで表わす。Ｓ（正確にはテストパターン集合Ｔ）に対してＸ抽出処理（Ｓ１２−４）を行った結果、生成されたＸを含むテストパターンの集合Ｓ’（ＰＰＩの値のみ、正確にはテスト状態）を図１３に示す。
【００２１】
ステップＳ１４−１は図１４に示す有効テスト状態バッファ（ＶＴＳバッファ）を生成するステップである。ＶＴＳバッファは有効状態から構成される。各有効状態はフラグを持つ。もしＳ’中にＸを含まない有効状態が存在すれば、その有効状態のフラグをＯＮに設定する。それ以外の有効状態のフラグはＯＦＦに設定される。Ｓ’中のＳ１’，Ｓ６’，Ｓ８’はＸを含まないので、ＶＴＳバッファの状態０００，００１，１００のフラグはＯＮに設定され、それ以外の状態のフラグはＯＦＦに設定される。Ｓ１’，Ｓ６’，Ｓ８’はＳ’から削除される。次にステップＳ１４−２へ進む。
【００２２】
ステップＳ１４−２はテスト状態集合中にＶＴＳバッファ中の状態と圧縮を試みていないテスト状態があるか否かを判断するステップである。もし圧縮を試みていないテスト状態が存在すれば、Ｓ１４−３へ進み、それ以外の場合は、処理を終了する。ここでは、Ｓ’中の６状態（Ｓ２’，Ｓ３’，Ｓ４’，Ｓ５’，Ｓ７’，Ｓ９’）が圧縮を試みていないので、Ｓ１４−３へ進む。
【００２３】
Ｓ１４−３は、圧縮を試みるテスト状態を選択するステップである。Ｓ２’が選択され、Ｓ１４−４へ進む。
【００２４】
Ｓ１４−４は、選択されたテスト状態とＶＴＳバッファ中の状態の圧縮を試みるステップである。この処理において、できるだけ有効テスト状態数を増やさないために、ＶＴＳバッファ中のＯＮフラグを持つ状態から優先的に圧縮を試みる。Ｓ２’の場合、ＯＮフラグを持つ０００と圧縮が可能であるので（Ｓ２  ’中の２つのＸを００にすれば０００になるので）、Ｓ２’は０００に圧縮され、Ｓ’から削除される。次にＳ１４−２へ進む。Ｓ’中には５状態（Ｓ３’，Ｓ４’，Ｓ５’，Ｓ７’，Ｓ９’）が圧縮を試みていないので、Ｓ１４−３へ進む。Ｓ１４−３で、Ｓ３’が選択され、Ｓ１４−４へ進む。Ｓ１４−４で、Ｓ３’はＶＴＳバッファ中のどの状態とも圧縮できないので、Ｓ１４−２へ進む。
【００２５】
Ｓ’中には４状態（Ｓ４’，Ｓ５’，Ｓ７’，Ｓ９’）が圧縮を試みていないので、Ｓ１４−３へ進む。Ｓ１４−３で、Ｓ４’が選択され、Ｓ１４−４へ進む。Ｓ１４−４で、Ｓ４’はＶＴＳバッファ中のどの状態とも圧縮できないので、Ｓ１４−２へ進む。
【００２６】
Ｓ’中には３状態（Ｓ５’，Ｓ７’，Ｓ９’）が圧縮を試みていないので、Ｓ１４−３へ進む。Ｓ１４−３で、Ｓ５’が選択され、Ｓ１４−４へ進む。Ｓ１４−４で、Ｓ５’はＯＮフラグを持つ１００と圧縮が可能であるので、Ｓ５’は１００に圧縮され、Ｓ’から削除される。次に、Ｓ１４−２へ進む。
【００２７】
Ｓ’中には２状態（Ｓ７’，Ｓ９’）が圧縮を試みていないので、Ｓ１４−３へ進む。Ｓ１４−３で、Ｓ７’が選択され、Ｓ１４−４へ進む。Ｓ１４−４で、Ｓ７’はＶＴＳバッファ中のどの状態とも圧縮できないので、Ｓ１４−２へ進む。
【００２８】
Ｓ’中には１状態（Ｓ９’）が圧縮を試みていないので、Ｓ１４−３へ進む。Ｓ１４−３で、Ｓ９’が選択され、Ｓ１４−４へ進む。Ｓ１４−４で、Ｓ９’はＯＮフラグを持つどの状態とも圧縮できないので、ＯＦＦフラグを持つ状態との圧縮を試みる。Ｓ９’は１１０と圧縮が可能であるので、Ｓ９’は１１０に圧縮される。ＶＴＳバッファ中の状態１１０はテスト状態Ｓ９’と圧縮されたので、有効テスト状態となり、フラグをＯＮに更新する。Ｓ９’はＳ’から削除される。次に、Ｓ１４−２へ進むが、Ｓ’中に圧縮を試みていないテスト状態が存在しないので、処理を終了する。図１４に、Ｓ’中のテスト状態とＶＴＳバッファ中の状態との圧縮を行っている概念図を示す。
【００２９】
図１５はＳ１３−２をさらに詳細に説明するためのフローである。この処理内容の説明も図１１に示すＦＳＭの例を用いて説明する。Ｓ１３−１の処理が終わった後、Ｓ’にはＳ３’，Ｓ４’，Ｓ７’が存在している。
【００３０】
Ｓ１５−１は図１６に示す無効テスト状態バッファ（ＩＴＳバッファ）を生成するステップである。ＩＴＳバッファは無効テスト状態から構成される。Ｓ’中のＸを含まないテスト状態をＩＴＳバッファに追加する。Ｓ’中のＳ４はＸを含まないので、無効テスト状態としてＩＴＳバッファに追加され、Ｓ’から削除される。次にＳ１５−２へ進む。
【００３１】
Ｓ１５−２はテスト状態集合中にＩＴＳバッファ中の状態と圧縮を試みていないテスト状態があるか否かを判断するステップである。もし圧縮を試みていないテスト状態が存在すれば、Ｓ１５−３へ進み、それ以外の場合は、処理を終了する。ここでは、Ｓ’中の２状態（Ｓ３’，Ｓ７’）が圧縮を試みていないので、Ｓ１５−３へ進む。
【００３２】
Ｓ１５−３は、圧縮を試みるテスト状態を選択するステップである。Ｓ３’が選択され、Ｓ１５−４へ進む。
【００３３】
Ｓ１５−４は、選択されたテスト状態とＩＴＳバッファ中の状態の圧縮を試みるステップである。Ｓ３’の場合、ＩＴＳバッファ中の０１０と圧縮が可能であるので、Ｓ３’は０１０に圧縮され、Ｓ’から削除される。次にＳ１４−２へ進む。
【００３４】
Ｓ’中には１状態（Ｓ７’）が圧縮を試みていないので、Ｓ１５−３へ進む。Ｓ１５−３で、Ｓ７’が選択され、Ｓ１５−４へ進む。Ｓ１５−４で、Ｓ７’はＩＴＳバッファ中のどの状態とも圧縮できないので、Ｓ７’（Ｘ１１）はＩＴＳバッファに追加され、Ｓ’から削除される。次にＳ１４−２へ進むが、Ｓ’中にテスト状態が存在しないので、処理を終了する。図１６にＳ’中のテスト状態とＩＴＳバッファ中の状態との圧縮を行っている概念図を示す。
【００３５】
図６に基づく従来のＦＳＭのテスト容易化設計方法を図１１のＦＳＭに適用した場合と本発明を適用した場合を比較する。図１７に必要なテスト状態を示す。従来のテスト容易化設計方法に必要なテスト状態集合がＳであり、有効テスト状態数は５、無効テスト状態数は３である。一方、本発明に必要なテスト状態集合がＳ’’であり、Ｓ１  ’’とＳ２  ’’が同じ状態に圧縮されているので有効テスト状態数は４、Ｓ３  ’’とＳ４  ’’が同じ状態に圧縮されているので無効テスト状態数は２である。まず、無効テスト状態数が３から２へ減るので、ＩＳＧの回路面積を削減することができる。
【００３６】
次にテスト長について比較する。図１８に示すように、有効テスト状態数が５から４に削減されるので、状態走査系列長が８から５に削減することができる。したがって、テスト長（状態走査系列長＋テストパターン数＋１）を１８から１５に削減することができる。図１８において、網かけが施された状態は有効テスト状態であることを表す。表１に示す一般のＦＳＭで本発明の効果を評価した。評価結果を表２に示す。
【００３７】
【表１】
2004164099.tif 000003
【００３８】
表１において、「Ｃｉｒｃｕｉｔ」はＦＳＭ名を示し、「＃Ｓｔａｔｅｓ」は状態数を示し、「＃ＰＩｓ」は外部入力数を示し、「＃ＰＯｓ」は外部出力数を示し、「＃ＦＦｓ」は状態レジスタ数を示し、「Ａｒｅａ」はＦＳＭのインバータを１と計算した時のゲート数を示す。
【００３９】
【表２】
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【００４０】
表２において、「＃ＶＴＳｓ」は、有効テスト状態数、「＃ＩＴＳｓ」は無効テスト状態数、「ＴＡ」はテスト回路面積、「ＴＬ」はテスト長をそれぞれ表す。
【００４１】
ＲＴＡ，ＲＴＬは以下の式で定義される。
【００４２】
ＲＴＡ＝（従来技術のＴＡ−本発明のＴＡ）／従来技術のＴＡ
ＲＴＬ＝（従来技術のＴＬ−本発明のＴＬ）／従来技術のＴＬ
図１９に本発明の第２の実施形態に係るテスト容易化設計におけるＸ抽出処理を概念的に示す。本実施形態における全体の処理の流れは図８に示した第１実施形態のものと同じである。本実施形態において、Ｘ抽出処理の対象となるのはテストパターンの下位３ビットの疑似外部入力ＰＰＩに相当する部分のみとする。また、無効テスト状態に該当するテストパターンのＸ抽出処理が優先的に行なわれるように処理の順番を定める。
【００４３】
図１１のＦＳＭに対して適用した例を説明する。図１９に示すように、下位３ビットのＰＰＩの値のみをＸ抽出するように指定し、Ｘ抽出するテストパターンの順番をも指定し、その結果Ｘを含むテストパターン集合Ｔ’を得る。テストパターンの右横の数字はＸ抽出する順番を示す。図１０のアルゴリズムに従って、有効状態への圧縮を行う。テストパターン集合Ｔ’のＰＰＩの値の集合をＳ’とする。
【００４４】
図２０に示すように、Ｓ’中のＳ１はＸを含まないので、ＶＴＳバッファの状態０００のフラグはＯＮに設定され、それ以外の状態のフラグはＯＦＦに設定される。Ｓ１はＳ’から削除される。次にＳ１４−２へ進む。Ｓ’中には８状態（Ｓ２’，Ｓ３’，Ｓ４’，Ｓ５’，Ｓ６’，Ｓ７’，Ｓ８’，Ｓ９’）が圧縮を試みていないので、Ｓ１４−３へ進む。Ｓ１４−３で、Ｓ３’が選択され、Ｓ１４−４へ進む、Ｓ１４−４で、Ｓ３’はＶＴＳバッファ中のどの状態とも圧縮できないので、Ｓ１４−２へ進む。
【００４５】
Ｓ’中には７状態（Ｓ２’，Ｓ４’，Ｓ５’，Ｓ６’，Ｓ７’，Ｓ８’，Ｓ９’）が圧縮を試みていないので、Ｓ１４−３へ進む。Ｓ１４−３で、Ｓ４’が選択され、Ｓ１４−４へ進む。Ｓ１４−４で、Ｓ４’はＯＮフラグを持つ０００と圧縮が可能であるので、Ｓ４’は１００に圧縮され、Ｓ’から削除される。次に、Ｓ１４−２へ進む。
【００４６】
Ｓ’中には６状態（Ｓ２’，Ｓ５’，Ｓ６’，Ｓ７’，Ｓ８’，Ｓ９’）が圧縮を試みていないので、Ｓ１４−３へ進む。Ｓ１４−３で、Ｓ７’が選択され、Ｓ１４−４へ進む。Ｓ１４−４で、Ｓ７’はＶＴＳバッファ中のＯＮフラグを持つどの状態とも圧縮できないが、ＯＦＦフラグを持つ１０１と圧縮可能であるので、Ｓ７’は１０１に圧縮され、Ｓ’から削除される。ＶＴＳバッファの１０１のフラグはＯＮに変更される。次に、Ｓ１４−２へ進む。
【００４７】
Ｓ’中には５状態（Ｓ２’，Ｓ５’，Ｓ６’，Ｓ８’，Ｓ９’）が圧縮を試みていないので、Ｓ１４−３へ進む。Ｓ１４−３で、Ｓ９’が選択され、Ｓ１４−４へ進む。Ｓ１４−４で、Ｓ９’はＯＮフラグを持つ１０１と圧縮が可能であるので、Ｓ９’は１０１に圧縮され、Ｓ’から削除される。次に、Ｓ１４−２へ進む。
【００４８】
Ｓ’中には４状態（Ｓ２’，Ｓ５’，Ｓ６’，Ｓ８’）が圧縮を試みていないので、Ｓ１４−３へ進む。Ｓ１４−３で、Ｓ２’が選択され、Ｓ１４−４へ進む。Ｓ１４−４で、Ｓ２’はＯＮフラグを持つ０００と圧縮が可能であるので、Ｓ２’は０００に圧縮され、Ｓ’から削除される。次に、Ｓ１４−２へ進む。
【００４９】
Ｓ’中には３状態（Ｓ５’，Ｓ６’，Ｓ８’）が圧縮を試みていないので、Ｓ１４−３へ進む。Ｓ１４−３で、Ｓ５’が選択され、Ｓ１４−４へ進む。Ｓ１４−４で、Ｓ５’はＯＮフラグを持つ１０１と圧縮が可能であるので、Ｓ５’は１０１に圧縮され、Ｓ’から削除される。次に、Ｓ１４−２へ進む。
【００５０】
Ｓ’中には２状態（Ｓ６’，Ｓ８’）が圧縮を試みていないので、Ｓ１４−３へ進む。Ｓ１４−３で、Ｓ６’が選択され、Ｓ１４−４へ進む。Ｓ１４−４で、Ｓ６’はＯＮフラグを持つ０００と圧縮が可能であるので、Ｓ６’は０００に圧縮され、Ｓ’から削除される。次に、Ｓ１４−２へ進む。
【００５１】
Ｓ’中には１状態（Ｓ８’）が圧縮を試みていないので、Ｓ１４−３へ進む。Ｓ１４−３で、Ｓ８’が選択され、Ｓ１４−４へ進む。Ｓ１４−４で、Ｓ８’はＯＮフラグを持つどの状態とも圧縮できないが、ＯＦＦフラグを持つ１００と圧縮が可能であるので、Ｓ８’は１００に圧縮され、Ｓ’から削除される。
【００５２】
次に、Ｓ１４−２へ進むが、圧縮を試行していないテスト状態は存在しないので、処理を終了する。無効テスト状態はＳ３’のみであり、圧縮の必要はない。無効テスト状態数は１となる。
【００５３】
有効テスト状態数は０００，１００，１０１の３つであり、図１１のＦＳＭから０００→１１０→１０１→０００→１００という状態走査系列が生成され、テスト長は１５となる。この場合、第１の実施形態による結果と比べて有効テスト状態数は４から３に減ったが、状態走査系列長は同じであるのでテスト長は同じである。この例の説明では、Ｓ８’はＶＴＳバッファ中の１００と圧縮したが、１１０とも圧縮可能であり、１１０と圧縮した場合は状態走査系列長が０００→１１０→１０１となり、テスト長は１３となる。図２０にＳ’中のテスト状態とＶＴＳバッファ中の有効状態との圧縮の概念図を示す。
【００５４】
図２１は、本発明の第３の実施形態に係るテスト容易化処理のアルゴリズムを示すフローである。Ｓ２５−１からＳ２５−５及びＳ２５−７からＳ２５−９は、図８のＳ１２−１からＳ１２−３、及びＳ１２−６からＳ１２−８に相当するので説明を割愛する。
【００５５】
Ｓ２５−６はＸ抽出及びテスト状態数削減指向のＸ再割り当てにより、テスト状態数が削減できたか否かを判断するステップであり、テスト状態数が削減できた場合は、Ｓ２５−４へ進み、それ以外の場合はＳ２５−７へ進む。
【００５６】
この判断文は「有効テスト状態数及び無効テスト状態数を削減できたか？」など色々なバリエーションを考えることができる。
【００５７】
１回目の状態再割当で、有効テスト状態数を４、無効テスト状態数を２に削減した後、Ｓ２５−４に進み、再びＸ抽出を行う。図２２に２回目のＸ抽出技術を適用した結果を示す。２回目のＸ抽出を行った後のテスト状態集合をＳ’’’  とする。
【００５８】
図２３に示すように、Ｓ２’’’  とＳ９’’’  は０００に圧縮され、Ｓ８’’’  は１００に圧縮される。無効テスト状態の数は０１０とＸ１１の２つ（第１の実施形態における結果と同じ）になる。図２４に、Ｘの再割り当てを行った結果を示す。この結果、テスト状態数は５となり、前回の６と比較して、小さくなったので再度Ｘ抽出を行う。図２５に３回目のＸ抽出技術を適用した結果を示す。３回目のＸ抽出を行った後のテスト状態集合をＳ’’’’’  とする。
【００５９】
図２５のＳ’’’’’  より、テスト状態数がこれ以上削減できないので、図２４のＳ’’’’の結果が無効テスト状態、有効テスト状態となる。
【００６０】
本発明の第４の実施形態を説明する。本発明の第４の実施形態において、アルゴリズムの概略は第１の実施形態について示した図８と同じである。第１実施形態との違いはＳ１３−１の内容である。すなわち、有効状態との圧縮アルゴリズムが異なる。図２６に本発明の第４の実施形態における動的状態走査情報を用いた有効状態との圧縮アルゴリズムのフローを示す。図１１のＦＳＭについて本発明の第４の実施形態を適用し、図１９のＸ抽出を用いたあとの、Ｓ’のテスト状態とＶＴＳバッファ中の有効状態との圧縮を例に説明する。
【００６１】
図２６において、Ｓ３０−１は有効テスト状態バッファ（ＶＴＳバッファ）を生成するステップである。ＶＴＳバッファは有効状態から構成される。各有効状態はフラグを持つ。もしＳ’中にＸを含まない有効状態が存在すれば、その有効状態のフラグをＯＮに設定する。それ以外の、有効状態のフラグはＯＦＦに設定される。Ｓ’中のＳ１’はＸを含まないので、ＶＴＳバッファの状態０００フラグはＯＮに設定され、それ以外の状態のフラグはＯＦＦに設定される（図２７参照）。Ｓ１はＳ’から削除される。ここで、ＯＮフラグを持つ有効状態を有効テスト状態とし、状態走査を行う。走査した状態中に、ＯＦＦフラグを持つ有効状態が現れたならば、その状態のフラグをＰ−ＯＮに設定する。Ｐ−ＯＮフラグを持つ状態は、有効テスト状態ではないが、有効テスト状態を走査するために通る可能性がある状態である。この場合、Ｐ−ＯＮフラグを設定する有効状態はない。次にＳ３０−２へ進む。
【００６２】
Ｓ３０−２はテスト状態集合中にＶＴＳバッファ中の状態と圧縮を試みていないテスト状態があるか否かを判断するステップである。もし圧縮を試みていないテスト状態が存在すれば、Ｓ３０−３へ進み、それ以外の場合は、処理を終了する。ここでは、Ｓ’中の８状態（Ｓ２’，Ｓ３’，Ｓ４’，Ｓ５’，Ｓ６’，Ｓ７’，Ｓ８’，Ｓ９’）が圧縮を試みていないので、Ｓ３０−３へ進む。
【００６３】
Ｓ３０−３は、圧縮を試みるテスト状態を選択するステップである。Ｓ３’が選択され、Ｓ３０−４へ進む。
【００６４】
Ｓ３０−４は、選択されたテスト状態とＶＴＳバッファ中の状態の圧縮を試みるステップである。この処理において、できるだけ有効テスト状態数を増やさないために、ＶＴＳバッファ中のＯＮフラグを持つ状態から優先的に圧縮を試みる。次に有効テスト状態に遷移するために遷移する可能性があるＰ−ＯＮフラグを持つ状態と優先的に圧縮を試みる。Ｓ３’の場合、ＶＴＳバッファ中のどの状態とも圧縮できないので、次にＳ３０−５へ進む。
【００６５】
Ｓ５０−５はＶＴＳバッファ中のＯＮフラグを持つ状態数が増加したか否かを判断するステップである。ＯＮフラグを持つ状態数が増加すれば、Ｓ３０−６へ進み、それ以外の場合はステップＳ３０−２へ進む。この場合、ＯＮフラグを持つ状態数は１であるので、Ｓ３０−２へ進む。
【００６６】
Ｓ’中には７状態（Ｓ２’，Ｓ４’，Ｓ５’，Ｓ６’，Ｓ７’，Ｓ８’，Ｓ９’）が圧縮を試みていないので、Ｓ３０−３へ進む。Ｓ３０−３で、Ｓ４’が選択され、Ｓ３０−４へ進む。Ｓ３０−４で、Ｓ４’はＯＮフラグを持った状態０００と圧縮が可能であるので、０００に圧縮され、Ｓ’から削除される。Ｓ３０−５へ進む。ＶＴＳバッファ中のＯＮフラグを持った状態数が１と変化しないので、Ｓ３０−２へ進む。
【００６７】
Ｓ’中には６状態（Ｓ２’，Ｓ５’，Ｓ６’，Ｓ７’，Ｓ８’，Ｓ９’）が圧縮を試みていないので、Ｓ３０−３へ進む。Ｓ３０−３で、Ｓ７’が選択され、Ｓ３０−４へ進む。Ｓ３０−４で、Ｓ７’はＯＮフラグを持ったどの状態とも圧縮できないが、ＯＦＦフラグを持った状態１０１と圧縮が可能であるので、１０１に圧縮され、Ｓ’から削除される。Ｓ３０−５へ進む。ＶＴＳバッファ中のＯＮフラグを持った状態数が２と増加したので、Ｓ３０−６へ進む。ここまでのＶＴＳ中の有効状態との圧縮の概念図を図２７に示す。
【００６８】
Ｓ３０−６は、ＯＮフラグを持つ有効状態を有効テスト状態とみなして、状態走査を行うステップである。ここでは、０００と１０１がＯＮフラグを持つので、図１１より明らかに０００→１１０→１０１と遷移する状態走査系列が生成される。次に、Ｓ３０−７へ進む。
【００６９】
Ｓ３０−７は、状態走査した結果、ＯＦＦフラグを持つ状態に遷移すれば、その状態にはテスト中に遷移する可能性があるので、Ｐ−ＯＮフラグを設定する。この例では、走査中にＯＦＦフラグを持つ１１０に遷移するので、ＶＴＳ中の１１０のフラグをＰ−ＯＮフラグに設定する（図２８参照）。次にＳ３０−２へ進む。
【００７０】
Ｓ’中には５状態（Ｓ２’，Ｓ５’，Ｓ６’，Ｓ８’，Ｓ９’）が圧縮を試みていないので、Ｓ３０−３へ進む。Ｓ３０−３で、Ｓ９’が選択され、Ｓ３０−４へ進む。Ｓ３０−４で、Ｓ９’はＯＮフラグを持った状態１０１と圧縮が可能であるので、１０１に圧縮され、Ｓ’から削除される。Ｓ３０−５へ進む。ＶＴＳバッファ中のＯＮフラグを持った状態数が２と変化しないので、Ｓ３０−２へ進む。
【００７１】
Ｓ’中には４状態（Ｓ２’，Ｓ５’，Ｓ６’，Ｓ８’）が圧縮を試みていないので、Ｓ３０−３へ進む。Ｓ３０−３で、Ｓ２’が選択され、Ｓ３０−４へ進む。Ｓ３０−４で、Ｓ２’はＯＮフラグを持った状態０００と圧縮が可能であるので、０００に圧縮され、Ｓ’から削除される。Ｓ３０−５へ進む。ＶＴＳバッファ中のＯＮフラグを持った状態数が２と変化しないので、Ｓ３０−２へ進む。
【００７２】
Ｓ’中には３状態（Ｓ５’，Ｓ６’，Ｓ８’）が圧縮を試みていないので、Ｓ３０−３へ進む。Ｓ３０−３で、Ｓ５’が選択され、Ｓ３０−４へ進む。Ｓ３０−４で、Ｓ５’はＯＮフラグを持った状態１０１と圧縮が可能であるので、１０１に圧縮され、Ｓ’から削除される。Ｓ３０−５へ進む。ＶＴＳバッファ中のＯＮフラグを持った状態数が２と変化しないので、Ｓ３０−２へ進む。
【００７３】
Ｓ’中には２状態（Ｓ６’，Ｓ８’）が圧縮を試みていないので、Ｓ３０−３へ進む。Ｓ３０−３で、Ｓ６’が選択され、Ｓ３０−４へ進む。Ｓ３０−４で、Ｓ６’はＯＮフラグを持った状態０００と圧縮が可能であるので、０００に圧縮され、Ｓ’から削除される。Ｓ３０−５へ進む。ＶＴＳバッファ中のＯＮフラグを持った状態数が２と変化しないので、Ｓ３０−２へ進む。
【００７４】
Ｓ’中には１状態（Ｓ８’）が圧縮を試みていないので、Ｓ３０−３へ進む。Ｓ３０−３で、Ｓ８’が選択され、Ｓ３０−４へ進む。Ｓ３０−４で、Ｓ８’はＯＮフラグを持ったどの状態とも圧縮できないが、Ｐ−ＯＮフラグを持った状態１１０と圧縮が可能であるので、１１０に圧縮され、Ｓ’から削除される。ＶＴＳバッファ中の状態１１０のフラグはＯＮに設定される。Ｓ３０−５へ進む。ＶＴＳバッファ中のＯＮフラグを持った状態数が３と増加するので、Ｓ３０−６へ進む。０００，１１０，１０１を走査すると０００→１１０→１０１となり、Ｐ−ＯＮフラグを設定する状態は存在しない。Ｓ３０−７へ進む。Ｐ−ＯＮフラグを設定する状態は存在しないので、ＶＴＳバッファは更新されず、Ｓ３０−２へ進むが、圧縮を試みていない状態は存在しないので、処理を終了する。図２８はＰ−ＯＮフラグが設定されたＶＴＳバッファ中途の状態との圧縮を試みる概念図である。無効テスト状態はＳ３’のみであり圧縮の必要はない。第２の実施形態との違いを説明する。Ｓ８’の圧縮において、１００と１１０との圧縮の可能性があるが、第２の実施形態の場合、１００を選択して圧縮すると状態走査系列長が５となり、第１の実施形態と比較して短縮できなかった。しかしながら１１０と圧縮すると状態走査系列長が３となり、第１実施形態と比較しても短縮できる。本発明では、圧縮のプライオリティとしてＯＮ，ＯＦＦに加えてＰ−ＯＮというフラグを導入し、その優先度をＯＮとＯＦＦの間に位置付けた。よって、Ｓ８’はＰ−ＯＮフラグを持つ１１０と一意的に圧縮される。Ｐ−ＯＮフラグの導入により、状態走査中に遷移する可能性のある状態を予測し、Ｐ−ＯＮフラグを設定することにより、最終的に有効テスト状態の状態走査系列長の短縮を達成する。
【００７５】
【発明の効果】
以上説明したように本発明によれば、テストパターン集合の状態数の削減によりテスト系列長が削減され、無効テスト状態数の削減により、付加回路の面積が削減される。
【図面の簡単な説明】
【図１】ＦＳＭとして記述されたコントローラの図である。
【図２】順序回路として表わしたコントローラの図である。
【図３】図２の回路から生成された組み合わせテスト生成モデルの図である。
【図４】無効テスト状態を実現する状態遷移を示す図である。
【図５】テスト容易化済みのコントローラを示す図である。
【図６】従来のテスト容易化処理を示すフローチャートである。
【図７】Ｘ抽出技術を説明する図である。
【図８】本発明の第１の実施例に係るテスト容易化設計のフローチャートである。
【図９】図８のＳ１２−５の詳細フローチャートである。
【図１０】図９のＳ１３−１の詳細フローチャートである。
【図１１】ＦＳＭで表わしたコントローラの一例を示す図である。
【図１２】図１１のＦＳＭに対するテストパターンの集合Ｓを示す図である。
【図１３】図１２のテストパターンの集合Ｓに対するＸ抽出処理を示す図である。
【図１４】集合Ｓ’の有効テスト状態への圧縮を説明する概念図である。
【図１５】図９のＳ１３−２の詳細フローチャートである。
【図１６】集合Ｓ’の無効テスト状態への圧縮を説明する概念図である。
【図１７】本発明の第１の実施形態の適用による状態数の削減を示す図である。
【図１８】本発明の第１の実施形態の適用による状態走査系列長の短縮を示す図である。
【図１９】本発明の第２の実施形態におけるＸ抽出処理を説明する図である。
【図２０】本発明の第２の実施形態における集合Ｓ’の有効状態への圧縮を説明する概念図である。
【図２１】本発明の第３の実施形態に係るテスト容易化設計のフローチャートである。
【図２２】本発明の第３の実施形態に係るテスト容易化設計における２回目のＸ抽出処理の適用を説明する図である。
【図２３】本発明の第３の実施形態に係るテスト容易化設計における２回目のＸ抽出後のテストパターンと集合Ｓ’’’  の有効テスト状態への圧縮を説明する概念図である。
【図２４】２回目のＸ抽出後の状態再割当の結果を示す図である。
【図２５】３回目のＸ抽出処理の適用を説明する図である。
【図２６】本発明の第４の実施形態に係るテスト容易化設計における有効テスト状態への圧縮のフローチャートである。
【図２７】本発明の第４の実施形態に係るテスト容易化設計における最初の有効状態への圧縮処理を示す図である。
【図２８】本発明の第４の実施形態に係るテスト容易化設計におけるＰ−ＯＮフラグを有するＶＴＳ−ＢＵＦへの圧縮を説明する概念図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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