(57)【要約】　　　（修正有）【課題】等価直列インダクタンスを最小限に抑え、大容量を達成すること。【解決手段】このコンデンサは、積層コンデンサ本体の第１及び第２主面上に形成された第１及び第２主面端子電極を有する。本体の四つの側面上には、第１及び第２側面端子電極が形成されている。本体は、第１主面側の低ＥＳＬ部分と第２主面側の高容量部分とに区分される。低ＥＳＬ部分において、第１及び第２低ＥＳＬ内部電極、第１低ＥＳＬ内部電極を第１主面端子電極に電気的に接続する第１ビアホール導体、及び第２低ＥＳＬ内部電極を第２主面端子電極に電気的に接続する第２ビアホール導体が形成されている。高容量部分において、第１及び第２高容量内部電極、第１高容量内部電極を第１側面端子電極に電気的に接続する第１引出し電極、及び第２高容量内部電極を第２側面端子電極に電気的に接続する第２引出し電極が形成されている。【選択図】　図１
2004031926.tif 000002
【特許請求の範囲】
【請求項１】
以下のものを含む積層コンデンサ、
互いに対向する第１主面と第２主面、該第１及び第２主面の間に配置された少なくとも一つの側面、及び、複数の誘電体層を有する本体、
前記本体の第１主面上に形成された第１主面端子電極及び第２主面端子電極、前記本体の少なくとも一つの側面上に形成された第１側面端子電極及び第２側面端子電極、
前記本体に設けられた低ＥＳＬ部分及び高容量部分、該低ＥＳＬ部分は第１主面側に位置し、高容量部分は第２主面側に位置している、
複数の誘電体層のうちの特定のものを介して互いに対向する第１低ＥＳＬ内部電極及び第２低ＥＳＬ内部電極、
第１低ＥＳＬ内部電極を第１主面端子電極に電気的に接続する第１ビアホール導体、及び、第２低ＥＳＬ内部電極を第２主面端子電極に電気的に接続する第２ビアホール導体、該第１及び第２ビアホール導体は低ＥＳＬ部分に配置されている、
複数の誘電体層のうちの特定のものを介して互いに対向する第１高容量内部電極及び第２高容量内部電極、
第１高容量内部電極を第１側面端子電極に電気的に接続する第１引出し電極、及び、第２高容量内部電極を第２側面端子電極に電気的に接続する第２引出し電極、第１及び第２高容量内部電極及び第１及び第２引出し電極は高容量部分に配置されている。
【請求項２】
請求項１に記載の積層コンデンサであり、複数組の第１及び第２主面端子電極が形成され、第１主面端子電極及び第２主面端子電極は互いに隣り合うように配置されている。
【請求項３】
請求項１に記載の積層コンデンサであり、複数組の第１及び第２側面端子電極がさらに形成され、第１側面端子電極及び第２側面端子電極は隣り合うように配置されている。
【請求項４】
請求項１に記載の積層コンデンサであり、本体は四つの側面を有し、第１及び第２主面端子電極は本体の四つの側面のそれぞれに形成されている。
【請求項５】
請求項４に記載の積層コンデンサであり、第１及び第２側面端子電極は、本体の四つの側面に沿って互いに隣り合うように配置されている。
【請求項６】
請求項１に記載の積層コンデンサであり、第１及び第２側面端子電極は、第１及び第２主面端子電極の配列方向に配列され、第１主面端子電極は第２側面端子電極に隣り合い、第２主面端子電極は第１側面端子電極と隣り合うように配置されている。
【請求項７】
請求項１に記載の積層コンデンサであり、第１ビアホール導体の長さは第２ビアホール導体の長さとは異なっている。
【請求項８】
請求項１に記載の積層コンデンサであり、第１ビアホール導体は第１低ＥＳＬ内部電極の周囲に配置され、第２ビアホール導体は第２低ＥＳＬ内部電極の周囲に配置されている。
【請求項９】
請求項１に記載の積層コンデンサにおいて、第１低ＥＳＬ内部電極を第１側面端子電極に電気的に接続する第３引出し電極、及び、第２低ＥＳＬ内部電極を第２側面端子電極に電気的に接続する第４引出し電極を、さらに含む。
【請求項１０】
請求項９に記載の積層コンデンサにおいて、第１低ＥＳＬ内部電極及び第１高容量内部電極は同じ第１側面端子電極に電気的に接続され、第２低ＥＳＬ内部電極及び第２高容量内部電極は同じ第２側面端子電極に電気的に接続されている。
【請求項１１】
請求項１０に記載の積層コンデンサにおいて、第１及び第２側面端子電極の総断面積は第１及び第２ビアホール導体の総断面積よりも大きい。
【請求項１２】
請求項１１に記載の積層コンデンサにおいて、第１及び第２側面端子電極の総断面積は約５．０×１０−４ｍｍ２以上である。
【請求項１３】
請求項１１に記載の積層コンデンサにおいて、第１及び第２側面端子電極の総断面積は約１．０×１０−２ｍｍ２以上である。
【請求項１４】
請求項１に記載の積層コンデンサにおいて、第１低ＥＳＬ内部電極及び第２低ＥＳＬ内部電極のうちの少なくとも一方を第１高容量内部電極及び第２高容量内部電極のうちの少なくとも一方に電気的に接続する第３ビアホール導体をさらに含む。
【請求項１５】
請求項１に記載の積層コンデンサにおいて、
第１低ＥＳＬ内部電極を第１側面端子電極に電気的に接続する第３引出し電極、及び、第２低ＥＳＬ内部電極を第２側面端子電極に電気的に接続する第４引出し電極、
第１低ＥＳＬ内部電極及び第２低ＥＳＬ内部電極のうちの少なくとも一方を第１高容量内部電極及び第２高容量内部電極のうちの少なくとも一方に電気的に接続する第３ビアホール導体を、さらに含み、
第１低ＥＳＬ内部電極及び第１高容量内部電極は同じ側面端子電極に電気的に接続され、第２低ＥＳＬ内部電極及び第２高容量内部電極は同じ第２側面端子電極に電気的に接続されている。
【請求項１６】
請求項１５に記載の積層コンデンサにおいて、第１及び第２側面端子電極及び第３ビアホール導体の総断面積は約５．０×１０−４ｍｍ２以上である。
【請求項１７】
請求項１６に記載の積層コンデンサにおいて、第１及び第２側面端子電極及び第３ビアホール導体の総断面積は約１．０×１０−２ｍｍ２以上である。
【請求項１８】
請求項１５に記載の積層コンデンサにおいて、第１及び第２側面端子電極は、本体の第１及び第２主面のうちの少なくとも一方にまで延びる部分を有している。
【請求項１９】
請求項１８に記載の積層コンデンサにおいて、第１及び第２側面端子電極は、本体の第１主面にまで延びる部分を有している。
【請求項２０】
請求項１９に記載の積層コンデンサにおいて、第１及び第２主面電極並びに第１及び第２側面端子電極は、約１．０×１０−２ｍｍ以上の長さを有している。
【請求項２１】
請求項１８に記載の積層コンデンサにおいて、第１及び第２側面端子電極は、本体の第１及び第２主面にまで延びる部分を有している。
【請求項２２】
請求項２１に記載の積層コンデンサにおいて、第１及び第２主面端子電極は、本体の第１主面上において約１．０×１０−２ｍｍ以上の長さを有しており、第１及び第２側面端子電極は、本体の第１及び第２主面上において約１．０×１０−２ｍｍ以上の長さを有している。
【請求項２３】
請求項１に記載の積層コンデンサにおいて、第１低ＥＳＬ内部電極及び第１高容量内部電極は実質的に同じ外周形状を有し、第２低ＥＳＬ内部電極及び第２高容量内部電極は実質的に同じ外周形状を有している。
【請求項２４】
請求項１に記載の積層コンデンサにおいて、該積層コンデンサは、マイクロプロセシングユニットに内蔵されたＭＰＵチップのための電源回路に接続されたデカップリングコンデンサである。
【請求項２５】
請求項１に記載の積層コンデンサを備えた配線基板。
【請求項２６】
請求項１に記載の積層コンデンサを内蔵している配線基板。
【請求項２７】
請求項２５に記載の配線基板であり、
マイクロプロセシングユニットに配置されたＭＰＵチップと、
ＭＰＵチップに使用される電源を供給するために配置された電源配線導体と、
グランド側配線導体と、を含み、
第１主面端子電極及び第２主面端子電極のうちの一方、及び、第１側面端子電極及び第２側面端子電極のうちの一方は電源配線導体に電気的に接続され、他方の主面端子電極及び他方の側面端子電極はグランド側配線導体に電気的に接続されている。
【請求項２８】
請求項２７に記載の配線基板において、積層コンデンサは、本体の第１主面がＭＰＵチップに対向するように配置されている。
【請求項２９】
請求項１に記載の積層コンデンサを備えたデカップリング回路。
【請求項３０】
請求項１に記載の積層コンデンサを備えた高周波回路。
【請求項３１】
請求項１４に記載の積層コンデンサであり、第３ビアホール導体の総断面積は第１及び第２ビアホール導体の総断面積よりも大きい。
【請求項３２】
請求項２６に記載の配線基板であり、
マイクロプロセシングユニットに配置されたＭＰＵチップと、
ＭＰＵチップに使用される電源を供給するために配置された電源配線導体と、
グランド側配線導体と、を含み、
第１主面端子電極及び第２主面端子電極のうちの一方、及び、第１側面端子電極及び第２側面端子電極のうちの一方は電源配線導体に電気的に接続され、他方の主面端子電極及び他方の側面端子電極はグランド側配線導体に電気的に接続されている。
【請求項３３】
請求項３２に記載の配線基板において、積層コンデンサは、積層コンデンサ本体の第１主面がＭＰＵチップに対向するように配置されている。
【請求項３４】
以下のものを含むコンデンサ、
誘電体層によって分離されている複数の第１導電体パターン層を含む第１コンデンサ層、
コンデンサの上面から複数の第１導電体パターン層を貫通する第１の数の第１コンデンサビアホール導体、第１コンデンサビアホール導体のうちのいくつかは複数の第１導電体パターン層に一つおきに電気的に接続しており、他の第１コンデンサバイアスは残りの第１導電体パターン層と電気的に接続している、
複数の第２導電体パターン層を含む、第１コンデンサ層に電気的に接続している第２コンデンサ層、
第２導電体パターン層を貫通している第２の数の第２コンデンサビアホール導体、第２コンデンサビアホール導体のうちのいくつかは複数の第２導電体パターン層に一つおきに電気的に接続しており、他の第２コンデンサバイアスは残りの第２導電体パターン層に電気的に接続している、
コンデンサの少なくとも一つの側面上に配置された第１側面端子電極及び第２側面端子電極、第１側面端子電極は複数の第１導電体パターン層及び複数の第２導電体パターン層のうちのいくつかと電気的に接続しており、第２側面端子電極は他の第１導電体パターン層及び他の第２導電体パターン層に電気的に接続している。
【請求項３５】
請求項３４に記載のコンデンサであり、第２コンデンサ層は第１コンデンサ層の実質的に下部に位置し、第２コンデンサビアホール導体は複数の第１導電体パターン層を貫通し、複数の第２コンデンサビアホール導体のうちのいくつかは複数の第１導電体パターン層に一つおきに電気的に接続し、他の第２コンデンサビアホール導体は他の第１導電体パターン層に電気的に接続している。
【請求項３６】
請求項３５に記載のコンデンサであり、第１コンデンサビアホール導体の数は第２コンデンサビアホール導体の数よりも大きい。
【請求項３７】
請求項３５に記載のコンデンサであり、第２コンデンサビアホール導体はコンデンサの底面にまで延び、底面で第２コンデンサビアホール導体との電気的に接続がなされるようになっている。
【請求項３８】
請求項３４に記載のコンデンサであり、以下のものをさらに含む、
複数の付加的な導電体パターン層を有し、第１コンデンサ層と第２コンデンサ層の間に電気的に接続された少なくとも一つの付加的なコンデンサ層、
複数の付加的な導電体パターン層を貫通する付加的なコンデンサビアホール導体、複数の付加的なコンンデンサビアホール導体のうちのいくつかは複数の付加的な導電体パターン層に一つおきに電気的に接続し、他の付加的なコンデンサビアホール導体は残りの付加的な導電体パターン層に電気的に接続している。
【請求項３９】
請求項３４に記載のコンデンサであり、さらに以下のものを含む、
複数の付加的な導電体パターン層を有し、第１コンデンサ層及び第２コンデンサ層の実質的に下部に配置された少なくとも一つの付加的なコンデンサ層、複数の導電体パターン層のうちのいくつかは第１側面端子電極に電気的に接続され、他の導電体パターン層は第２側面端子電極に電気的に接続されている。
【請求項４０】
以下のステップを含むコンデンサの製造方法、
誘電体層によって分離されている複数の第１導電体パターン層を有する第１コンデンサ層、及び、複数の第２導電体パターン層を有する第１コンデンサ層に電気的に接続された第２コンデンサ層を含む積層構造を形成する、
コンデンサの上面から第１導電体パターン層を貫通する第１の数の第１コンデンサビアホール導体を、第１コンデンサビアホール導体のうちのいくつかは複数の第１導電体パターン層に一つおきに電気的に接続し、他の第１コンデンサビアホール導体は残りの第１導電体パターン層に電気的に接続するように形成する、第１側面端子電極及び第２側面端子電極をコンデンサの少なくとも一つの側面上に、第１側面端子電極は複数の第１導電体パターン層及び複数の第２導電体パターン層のうちのいくつかに電気的に接続し、第２側面端子電極は残りの第１導電体パターン層及び他の第２導電体パターン層に接続するように形成する。
【請求項４１】
請求項４０に記載の方法であり、以下のステップをさらに含む、
複数の第２導電体パターン層を貫通する第２の数の第２コンデンサビアホール導体を、第２コンデンサビアホール導体のうちのいくつかは複数の第２導電体パターン層に一つおきに電気的に接続し、他の第２コンデンサビアホール導体は残りの複数の第２導電体パターン層に電気的に接続するように形成する。
【請求項４２】
請求項４１に記載の方法であり、積層構造を形成するステップは、第２コンデンサ層を第１コンデンサ層の実質的下部に形成することを含み、第２の数の第２コンデンサビアホール導体を形成するステップは、第２コンデンサビアホール導体を複数の第１導電体層を貫通するように、第２コンデンサビアホール導体のうちのいくつかは複数の第１導電体パターン層に一つおきに電気的に接続するように、他の第２コンデンサビアホール導体は残りの第１導電体パターン層に電気的に接続するように形成する。
【請求項４３】
請求項４１に記載の方法であり、第２コンデンサビアホール導体を形成する方法は、コンデンサの底面において第２コンデンサビアホール導体への電気的に接続ができるように、第２コンデンサビアホール導体をコンデンサの下面にまで延ばすことを含む。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、積層コンデンサ、及び積層コンデンサを含む配線基板、デカップリング回路及び高周波回路に関する。詳しくは、高周波回路において非常に効果的である積層コンデサに関する。さらに、本発明は、該積層コンデンサを含む配線基板、デカップリング回路及び高周波回路に関する。
【０００２】
【従来の技術と課題】
従来からある最も典型的な積層コンデンサは、セラミック誘電材料からなるものである。このような積層コンデンサのそれぞれは、積層された複数の誘電体層、及び複数のコンデンサユニットを形成するように、特定の誘電体層を介して互いに対向しながら誘電体層の積層方向に交互に配置された複数対の第１及び第２の内部電極を有する、コンデンサ本体を備えている。コンデンサ本体の第１端面上には第１外部端子電極が形成され、第２端面上には第２外部端子電極が形成されている。第１内部電極は本体の第１端面上にまで延び、第１外部端子電極に電気的に接続されている。また、第２内部電極は本体の第２端面上にまで延び、第２外部端子電極に電気的に接続されている。
【０００３】
この積層コンデンサにおいて、例えば、電流は第２外部端子電極から第１外部端子電極へと流れる。この場合、電流は、第２外部端子電極から第２内部電極へと流れ、この第２内部電極から誘電体層を通って第１内部電極へと流れる。次いで、電流は第１内部電極を通り、第１外部端子電極へと流れる。
【０００４】
コンデンサの等価回路は、コンデンサの容量（Ｃ）、等価直列インダクタンス（ＥＳＬ）、電極の抵抗（Ｒ）が直列に接続されている回路として示される。この場合、Ｒは等価直列抵抗（ＥＳＲ）と称される。
【０００５】
この等価回路において、共振周波数ｆ０は、ｆ０＝１／［２π×（Ｌ×Ｃ）１／２］である。コンデンサは、共振周波数より高い周波数では機能し得ない。換言すると、ＬすなわちＥＳＬの値が小さければ、共振周波数ｆ０は高くなり、コンデンサは高周波で使用可能である。ＥＳＲの値を低くするために、内部電極の材料として銅を用いることが考えられている。しかし、コンデンサをマイクロ波領域で使用するためには、コンデンサの低ＥＳＬ化が必要である。
【０００６】
また、ワークステーションやパーソナルコンピュータ等のマイクロプロセシングユニット（ＭＰＵ）に電源を供給する電源回路に接続されるデカップリングコンデンサとして使用されるコンデンサにおいても、低ＥＳＬ化が求められている。
【０００７】
これに関して、図１６は、ＭＰＵ１及び電源ユニット２を含む接続構成の一例を図解的に示すブロック図である。
【０００８】
図１６において、ＭＰＵ１はＭＰＵチップ３及びメモリ４を備えている。電源ユニット２は、ＭＰＵチップ３に電源を供給する。電源ユニット１２とＭＰＵチップ３の間に配置された電源回路に、デカップリングコンデンサ５が接続されている。また、ＭＰＵチップ３とメモリ４の間には、信号回路が配置されている。
【０００９】
ＭＰＵ１で使用されるデカップリングコンデンサ５は、典型的なデカップリングコンデンサと同様に、ノイズ吸収や電源の変動を平滑化するために用いられている。さらに、最近では、ＭＰＵチップ３の動作周波数が１ＧＨｚを超えるように設計され、ＭＰＵチップ３は高速動作を要求されている。この要求を満たすためには、クイックパワーサプライ機能が必要である。これは、立ち上がりのためのパワーが急に必要とされる場合、コンデンサに充電された電気量から数ナノ秒の間に電力を供給する機能である。
【００１０】
このため、ＭＰＵ１で用いられるデカップリングコンデンサ５に備えられるインダクタンス成分は、できるだけ低い、例えば、数ｐＨ以下であることが求められる。つまり、低いインダクタンス値を有するコンデンサが望まれている。
【００１１】
より具体的には、ＭＰＵチップ３において、ＤＣ約２．０Ｖが印加され、消費電力は約２４Ｗである。つまり、約１２Ａの電流がチップを流れている。この場合、消費電力低減化のための手段が備えられている。ＭＰＵ１が動作していないとき、ＭＰＵ１はスリープモードとなり、消費電力を１Ｗ以下まで低下させる。スリープモードからアクティブモードへの変換時において、ＭＰＵチップ３にアクティブモードのための電力を、以下に示すように瞬時に供給する必要がある。動作周波数が１ＧＨｚの場合、スリープモードからアクティブモードへの変換の際、電力は２〜４ナノ秒の間に供給される必要がある。
【００１２】
しかし、電源ユニット２はこのような短時間で電力を供給できないので、電源が電源ユニット２からＭＰＵチップ３に供給されるまでの間、ＭＰＵチップ３近傍のデカップリングコンデンサ５に蓄積された電荷を放電する。
【００１３】
ＭＰＵが１ＧＨｚを超える動作クロック周波数を有する場合、前述の機能を行うためには、ＭＰＵチップ３近傍に配置されたデカップリングコンデサ５のＥＳＬが数ｐＨ以下である必要がある。
【００１４】
しかし、先に述べた従来の積層コンデンサのＥＳＬは約５００〜８００ｐＨ程度であるので、数ｐＨ以下という前述の条件を満たすことはできない。積層コンデンサに発生するインダクタンス成分に関して、積層コンデンサを流れる電流の方向によって決まる方向を有する磁束が誘起され、それにより、自己インダクタンス成分が生じる。
【００１５】
前述したような背景の下、低ＥＳＬ化を図り得る積層コンデンサの構造例が、特開平２−２５６２１６号公報、米国特許明細書第５８８０９２５号、特開平２−１５９００８号公報、特開平１１−１４４９９６号公報、特開平７−２０１６５１号公報において提案されている。
【００１６】
ＥＳＬは、積層コンデンサに誘起される磁束を相殺することによって低化される。磁束の相殺のために、積層コンデンサを流れる電流の方向を多様化する。電流の多様化のために、コンデンサ本体の該表面上に形成される端子電極の数を増やし、これにより、端子電極に電気的に接続される内部電極の引出し部分の数を増やす。さらに、内部電極の引き出し部分をいくつかの方向に向ける。
【００１７】
例えば、特開平２−２５６２１６号公報、米国特許明細書第５８８０９２５号及び特開平２−１５９００８号公報では、内部電極を積層コンデンサ本体の対向する二つの側面に引き出す構造が記載されている（第１の従来技術）。
【００１８】
また、特開平１１−１４４９９６号公報には、内部電極をコンデンサ本体の四つの側面に引き出す構造が記載されている（第２の従来技術）。
【００１９】
さらに、特開平７−２０１６５１号公報では、内部電極をコンデンサ本体の主面にまで引き出す構造が記載されている（第３の従来技術）。
【００２０】
【発明が解決しようとする課題】
第１、第２及び第３の従来技術において、低ＥＳＬ化に注目すると、概して、第２の従来技術が第１の従来技術よりも低いＥＳＬを達成することができる。また、第３の従来技術が第２の従来技術よりも低いＥＳＬを達成することができる。換言すると、低ＥＳＬ化に関して、第３の従来技術が最も効果的である。
【００２１】
しかし、第３の従来技術は、ＥＳＬが低くなると大容量を得にくくなるという問題点を有している。この問題点を以下に説明する。
【００２２】
第３の従来技術である積層コンデンサにおいて、内部電極を積層コンデンサの主面にまで引き出すために、ビアホール導体が形成される。複数のコンデンサユニットを形成するために、誘電体層を介して互いに対向している第１及び第２の内部電極の双方が、コンデンサユニットの主面のうちの一つに引き出される。この場合、たった一対の第１及び第２の内部電極しか形成されていないとしても、第１及び第２の内部電極のうちの一つに接続されているビアホール導体は、そのビアホール導体が他方の内部電極を貫通するように延びていなければならない。従って、他方の内部電極はこのビアホール導体から絶縁されている必要があるため、他方の内部電極のビアホール導体が貫通する部分の周辺にギャップを形成しなければならない。
【００２３】
さらに、この積層コンデンサにおいて大容量を得るために、複数の第１及び第２の内部電極が誘電体層の積層方向に交互に配置され、これにより複数のコンデンサユニットが形成され、これらのコンデンサユニットはビアホール導体を介して並列に接続される。
【００２４】
そのため、第１の内部電極に接続される第１のビアホール導体は、第２の内部電極を貫通しながら複数の第１の内部電極を互いに接続するように延在されている。また、第２の内部電極に接続される第２のビアホール導体は、第１の内部電極を貫通しながら複数の第１の内部電極を互いに接続するように延在されている。
【００２５】
従って、第２の内部電極のそれぞれには、第１のビアホール導体が貫通する部分の周囲にギャップが形成され、それにより、第１のビアホール導体と第２の内部電極は互いに絶縁された状態とされなければならない。同様に、第１の内部電極のそれぞれには、第２のビアホール導体が貫通する部分の周囲にギャップが形成され、それにより、第２のビアホール導体と第１の内部電極は互いに絶縁された状態とされなければならない。
【００２６】
しかし、前述のギャップの形成は内部電極の面積の減少をもたらし、大容量が得られなくなる。また、第３の従来技術に係る積層コンデンサにおいて、ＥＳＬをさらに低下させるためには、複数のビアホール導体の互いの間隔を狭くし、かつビアホール導体の数を多くする必要がある。結果として、さらなる低ＥＳＬ化のために内部電極の面積が減少し、これにより大容量化が阻害されるという問題点が生じる。
【００２７】
前述のように、第３の従来技術では、低ＥＳＬ化と大容量化の両方の要求を満たすことは難しい。つまり、第３の従来技術は、ＭＰＵの高速動作によって必要とされる大きな電気量を提供するに十分な容量に対する要求を十分に満たすことができない。
【００２８】
大容量化が可能な積層コンデンサの構成例は、本明細書中に含まれている、２０００年１２月２９日に出願された米国特許出願番号０９／７５１６１２（積層コンデンサアレイ及びその製造方法）に記載されている。
【００２９】
この出願に記載されている積層コンデンサの実施形態は、複数の「コンデンサ層」を含んでいる。前述した第３の従来技術と同様に、内部電極をコンデンサの上部及び／又は下部の主面に引き出すために、ビアホールが形成されている。しかし、各「コンデンサ層」は、それぞれの導電体層を面に引き出すための異なる数のビアホールを含んでいる。例えば、あるコンデンサ層は比較的多くのビアホールを有し、比較的低いＥＳＬを有することになる。しかし、導電体層の多数のギャップは低容量化をもたらすことになる。他のコンデンサ層はより少数のビアホールを有し、このことはギャップが少なく比較的大容量化につながる。しかし、少数のビアホールは、また、最初のコンデンサ層に比べて比較的高いＥＳＬという結果をもたらす。従って、ＥＳＬと容量は各積層体により異なる。この解決策は低ＥＳＬ化及び大容量化の両方の要求を満たしているが、ＭＰＵの高速動作によって要求される電力が増加し続ける限り、さらなる低ＥＳＬ化が望まれている。
【００３０】
そこで、本発明の目的は、ＥＳＬを最小限に抑え、大容量を達成する積層コンデンサを提供することにある。
【００３１】
さらに、本発明の目的は、前記積層コンデンサを製造する際のコストと困難さを軽減することのできる製造方法を提供することにある。
【００３２】
さらに、本発明の目的は、前記積層コンデンサを含むコンデンサ、配線基板、デカップリング回路及び高周波回路を提供することにある。
【００３３】
【課題を解決するための手段及び作用】
本発明に係る積層コンデンサは、互いに対向する第１主面と第２主面と、該第１主面と第２主面を接続している少なくとも一つの側面を備えた本体を有する積層コンデンサ、及び、複数の積層された誘電体層を含む。第１主面端子電極及び第２主面端子電極は本体の第１主面上に形成されている。第１側面端子電極及び第２側面端子電極は本体の側面に形成されている。本体は、第１主面側の低ＥＳＬ部分と第２主面側の高容量部分に区分されている。
【００３４】
低ＥＳＬ部分は、特定の誘電体層を介して互いに対向する第１低ＥＳＬ内部電極と第２低ＥＳＬ内部電極を含み、第１ビアホール導体が第１低ＥＳＬ内部電極と第１主面端子電極とを電気的に接続し、第２ビアホール導体が第１低ＥＳＬ内部電極と第２主面端子電極とを電気的に接続している。
【００３５】
高容量部分は、特定の誘電体層を介して互いに対向する第１高容量内部電極と第２高容量内部電極を含み、第１引出し電極が第１高容量内部電極と第１側面端子電極とを電気的に接続し、第２引出し電極が第２高容量内部電極と第２側面端子電極とを電気的に接続している。
【００３６】
本発明に係る積層コンデンサにおいて、複数組の第１及び第２主面端子電極が形成される場合、これら第１主面端子電極と第２主面端子電極とは互いに隣り合うように配置されることが好ましい。
【００３７】
また、複数組の第１及び第２側面端子電極が形成される場合、これら第１側面端子電極と第２側面端子電極とは互いに隣り合うように配置されることが好ましい。
【００３８】
さらに、コンデンサの本体は四つの側面を有し、各側面上に第１及び第２側面端子電極が形成されることが好ましい。この場合、第１側面端子電極と第２側面端子電極とは、本体の四つの側面を通して、互いに隣り合うように配置されることが好ましい。
【００３９】
本発明に係る積層コンデンサにおいて、第１及び第２側面端子電極は第１及び第２主面端子電極の配列方向に配列され、第２側面端子電極は第１主面端子電極と隣り合うように配列され、第１側面端子電極は第２主面端子電極と隣り合うように配列されることが好ましい。
【００４０】
また、第１ビアホール導体の長さは第２ビアホール導体の長さと異なっていてもよい。
【００４１】
また、第１ビアホール導体は第１低ＥＳＬ内部電極の周囲に形成され、第２ビアホール導体は第２低ＥＳＬ内部電極の周囲に形成されていてもよい。
【００４２】
また、本発明に係る積層コンデンサは、第１低ＥＳＬ内部電極を第１側面端子電極に電気的に接続する第３引出し電極、及び、第２低ＥＳＬ内部電極を第２側面端子電極に電気的に接続する第４引出し電極をさらに備えていてもよい。
【００４３】
この場合、第１低ＥＳＬ内部電極と第１高容量内部電極は同じ第１側面端子電極に電気的に接続され、第２低ＥＳＬ内部電極と第２高容量内部電極は同じ第２側面端子電極に電気的に接続されることが好ましい。
【００４４】
本発明に係る積層コンデンサにおいて、積層コンデンサが与え得る電流容量は、側面端子電極の断面積によって決まる。従って、第１及び第２側面端子電極の総断面積は、第１及び第２ビアホール導体の総断面積よりも大きいことが好ましい。より詳しくは、第１及び第２側面端子電極の総断面積は約５．０×１０−４ｍｍ２以上であることが好ましく、さらに、約１．０×１０−２ｍｍ２以上であることがより好ましい。
【００４５】
また、本発明に係る積層コンデンサは、第１低ＥＳＬ内部電極と第２低ＥＳＬ内部電極のうちの少なくとも一方を第１高容量内部電極と第２高容量内部電極のうちの少なくとも一方に電気的に接続する第３のビアホール導体をさらに備えていてもよい。
【００４６】
さらに、本発明に係る積層コンデンサは、第１低ＥＳＬ内部電極を第１側面端子電極に電気的に接続する第３引出し電極、第２低ＥＳＬ内部電極を第２側面端子電極に電気的に接続する第４引出し電極、及び、第１低ＥＳＬ内部電極と第２低ＥＳＬ内部電極のうちの少なくとも一方を第１高容量内部電極と第２高容量内部電極のうちの少なくとも一方に電気的に接続する第３ビアホール導体を、さらに備えていてもよい。この積層コンデンサにおいて、第１低ＥＳＬ内部電極と第１高容量内部電極は同じ第１側面端子電極に電気的に接続され、第２低ＥＳＬ内部電極と第２高容量内部電極は同じ第２側面端子電極に電気的に接続される。
【００４７】
この場合、この積層コンデンサが与え得る電流容量は、第１及び第２側面端子電極と第３ビアホール導体の総断面積によって決まる。そのため、第１及び第２側面端子電極と第３ビアホール導体の総断面積は、約５．０×１０−４ｍｍ２以上であることが好ましく、さらに、約１．０×１０−２ｍｍ２であることがより好ましい。
【００４８】
また、第１及び第２側面端子電極は、本体の第１及び第２主面の少なくとも一方にまで延びる部分を有していることが好ましい。
【００４９】
第１及び第２側面端子電極が本体の第１主面にまで延びる部分を有している場合、第１及び第２主面端子電極並びに第１及び第２側面端子電極は、本体の第１主面上において、約１．０×１０−２ｍｍ以上の長さを有していることが好ましい。
【００５０】
第１及び第２側面端子電極が本体の第１及び第２主面にまで延びる部分を有している場合、第１及び第２主面端子電極は、本体の第１主面上において約１．０×１０−２ｍｍ以上の長さを有し、第１及び第２側面端子電極は、本体の第１及び第２主面上において、約１．０×１０−２ｍｍ以上の長さを有していることが好ましい。
【００５１】
さらに、第１低ＥＳＬ内部電極と第１高容量内部電極は実質的に同じ外周形状を有し、第２低ＥＳＬ内部電極と第２高容量内部電極は実質的に同じ外周形状を有していることが好ましい。
【００５２】
さらに、本発明に係る積層コンデンサは、マイクロプロセシングユニットに内蔵されたＭＰＵチップのための電源回路に接続されるデカップッリングコンデンサとして使用され得る。
【００５３】
本発明に係る配線基板は、マイクロプロセシングユニットに配置されたＭＰＵチップと、ＭＰＵチップに電源を供給する電源側配線導体と、グランド側配線導体とを備えている。この配線基板において、積層コンデンサの第１主面端子電極と第２主面端子電極のうちの一方、及び、第１側面端子電極と第２側面端子電極のうちの一方は電源側配線導体に電気的に接続され、他方の主面端子電極及び他方の側面端子電極はグランド側配線導体に電気的に接続されている。
【００５４】
本発明に係る配線基板において、積層コンデンサは本体の第１主面がＭＰＵチップに対向するように配置されることが好ましい。
【００５５】
本発明に係るデカップリング回路は、前記積層コンデンサを備えている。
【００５６】
さらに、本発明に係る高周波回路は、前記積層コンデンサを備えている。
【００５７】
本発明に係るコンデンサは、誘電体層によって分離されている複数の第１導電体パターン層を含む第１コンデンサ層を備えている。第１の数の第１コンデンサビアホール導体は、コンデンサの上面から複数の第１導電体パターン層を通って延びている。第１導電体パターン層では、第１コンデンサビアホール導体のうちのいくつかが複数の第１導電体パターン層に一つおきに電気的に接続し、他の第１コンデンサビアホール導体は残りの第１導電体パターン層と電気的に接続している。このコンデンサは、また、第１コンデンサ層に電気的に接続している第２コンデンサ層を有し、第２コンデンサ層は第２導電体パターン層を含んでいる。第２の数の第２コンデンサビアホール導体は第２導電体パターン層を通って延びている。第２導電体パターン層では、第２コンデンサビアホール導体のうちのいくつかが複数の第２導電体パターン層に一つおきに電気的に接続し、他の第２コンデンサビアホール導体は残りの第２導電体パターン層に電気的に接続している。このコンデンサは、また、コンデンサの少なくとも一つの側面に配置された第１側面端子電極及び第２側面端子電極を備えている。その側面では、第１側面端子電極が複数の第１導電体パターン層のいくつかと電気的に接続し、第２側面端子電極が残りの第１導電体パターン層及び第２導電体パターン層に電気的に接続している。
【００５８】
本発明に係るコンデンサの製造方法は、第１コンデンサ層及び第１コンデンサ層に電気的に接続された第２コンデンサ層を含む積層体構造を形成する工程を含む。第１コンデンサ層は、誘電体層によって分けられた複数の第１導電体パターン層を有し、第２コンデンサ層は複数の第２導電体パターン層を有している。この製造方法は、また、コンデンサの上面から第１導電体パターン層を通って延び、第１コンデンサビアホール導体のうちのいくつかが複数の第１導電体パターン層に一つおきに電気的に接続し、他の第１コンデンサビアホール導体は残りの第１導電体パターン層と電気的に接続している第１の数の第１コンデンサビアホール導体を形成する工程を含む。この製造方法は、また、少なくとも一つの側面に配置された第１側面端子電極及び第２側面端子電極を形成する工程を含み、第１側面端子電極が複数の第１導電体パターン層のいくつかと電気的に接続し、第２側面端子電極が残りの第１導電体パターン層及び第２導電体パターン層と電気的に接続するように形成する。
【００５９】
本発明のさらなる特徴、成分、特性及び利点は、以下の添付図面を参照しての好ましい実施形態の詳細な説明から、より明らかになるであろう。
【００６０】
【発明の実施の形態】
図１〜図４は、本発明の好ましい一実施形態に係る積層コンデンサ１１を示している。図１は、積層コンデンサ１１の概観を示しつつ、その内部構造を示す一部切り欠き斜視図である。図２は、積層コンデンサ１１の内部構造を示す正面図である。図３（１），（２）、図４（１），（２）は、積層コンデンサ１１の内部構造を示す平面図である。これらの平面図は互いに異なる断面を示している。
【００６１】
この積層コンデンサ１１は、互いに対向する第１主面１２及び第２主面１３、並びに第１及び第２主面１２，１３を連結する四つの側面１４，１５，１６，１７を有する略長方形のコンデンサ本体１８を備えている。この実施形態において、各主面１２，１３は実質的に正方形である。本発明の好ましい実施形態であるコンデンサにおいて、略長方形や略円形のような他の形状であってもよい。
【００６２】
積層コンデンサの本体１８は、主面１２，１３の方向にそれぞれ延びる、例えばセラミック誘電体からなる複数の積層された誘電体層１９を備えている。
【００６３】
複数組の第１及び第２主面端子電極２０，２１が、コンデンサ本体１８の主面１２上に形成されている。これら第１及び第２主面端子電極２０，２１は互いに隣り合っている。
【００６４】
複数組の第１及び第２側面端子電極２２，２３が、本体１８の側面１４〜１７のそれぞれに形成されている。第１及び第２側面端子電極２２，２３は、各側面１４〜１７上で隣り合っている。また、異なる面上の第１及び第２側面端子電極２２，２３は、四つの側面１４〜１７に沿って互いに隣り合っている。
【００６５】
この実施形態において、第１及び第２側面端子電極２２，２３は、主面１２，１３の各一部にまで延びる帯状のものであることが好ましい。
【００６６】
図２に示すように、本体１８は、機能により、第１主面１２側に位置する低ＥＳＬ部分２４と第２主面１３側に位置する高容量部分２５に区分される。
【００６７】
低ＥＳＬ部分２４では、第１低ＥＳＬ内部電極２６及び第２低ＥＳＬ内部電極２７が、特定の誘電体層１９を介して互いに対向するように配列され、第１ビアホール導体２８が第１低ＥＳＬ内部電極２６と第１主面端子電極２０を電気的に接続し、第２ビアホール導体２９が第２低ＥＳＬ内部電極２７と第２主面端子電極２１を電気的に接続している。
【００６８】
高容量部分２５には、第１高容量内部電極３０及び第２高容量内部電極３１が、特定の誘電体層１９を介して互いに対向するように形成されている。高容量部分２５には、また、第１高容量内部電極３０を第１側面端子電極２２に電気的に接続する第１引出し電極３２、及び第２高容量内部電極３１を第２側面端子電極２３に電気的に接続する第２引出し電極３３が設けられている。
【００６９】
図３（１）は第１低ＥＳＬ内部電極２６が設けられている断面を示し、図３（２）は第２低ＥＳＬ内部電極２７が設けられている断面を示している。また、図４（１）は第１高容量内部電極３０が設けられている断面を示し、図４（２）は第２高容量内部電極３１が設けられている断面を示している。
【００７０】
図３（１），（２）と図４（１），（２）の対比からわかるように、第１低ＥＳＬ内部電極２６は実質的に第１高容量内部電極３０と同じ外周形状を有している。また、第１低ＥＳＬ内部電極２６には、第１低ＥＳＬ内部電極２６と第１側面端子電極２２を電気的に接続する第３引出し電極３４が設けられている。
【００７１】
第２低ＥＳＬ内部電極２７は実質的に第２高容量内部電極３１と同じ外周形状を有している。また、第２低ＥＳＬ内部電極２７には、第２低ＥＳＬ内部電極２７と第２側面端子電極２３を電気的に接続する第４引出し電極３５が設けられている。
【００７２】
このように、第１低ＥＳＬ内部電極２６と第１高容量内部電極３０は、同じ第１側面端子電極２２に電気的に接続されている。第２低ＥＳＬ内部電極２７と第２高容量内部電極３１は、同じ第２側面端子電極２３に電気的に接続されている。
【００７３】
第１低ＥＳＬ内部電極２６と第２低ＥＳＬ内部電極２７は、誘電体層１９の積層方向に交互に配置されている。この配置は、第１低ＥＳＬ内部電極２６と第２低ＥＳＬ内部電極２７が互いに対向する複数の部分を構成し、複数のコンデンサユニットを形成する。これら複数のコンデンサユニットは、第１及び第２ビアホール導体２８，２９によって互いに並列に接続されている。
【００７４】
より詳細には、第１ビアホール導体２８は第２低ＥＳＬ内部電極２７を貫通し、第２低ＥＳＬ内部電極２７は第１ビアホール導体２８が貫通する部分の周囲にギャップ３６を形成している。これにより、第１ビアホール導体２８は第２低ＥＳＬ内部電極２７から絶縁されている。
【００７５】
第２ビアホール導体２９は第１低ＥＳＬ内部電極２６を貫通し、第１低ＥＳＬ内部電極２６は第２ビアホール導体２９が貫通する部分の周囲にギャップ３７を形成している。これにより、第２ビアホール導体２９は第１低ＥＳＬ内部電極２６から絶縁されている。
【００７６】
図２に示すように、複数の第１低ＥＳＬ内部電極２６が形成される場合、第１ビアホール導体２８は、これら複数の第１低ＥＳＬ内部電極２６が互いに電気的に接続するように延在している。同様に、図示された配置とは異なるが、複数の第２低ＥＳＬ内部電極２７が形成される場合、第２ビアホール導体２９は、これら複数の第２低ＥＳＬ内部電極２７が互いに電気的に接続するように延在している。
【００７７】
また、図２に示すように、第１低ＥＳＬ内部電極２６は、低ＥＳＬ部分２４と高容量部分２５の境界に隣接して、低ＥＳＬ部分２４側（以下「端部」と称する）に位置している。この場合、第２ビアホール導体２９はこの端部に位置する第１低ＥＳＬ内部電極２６を貫通する必要がないので、ギャップ３７を形成する必要がない。同様に、図示された配置とは異なるが、第２低ＥＳＬ内部電極２７が、低ＥＳＬ部分２４の端部に位置している場合、第１ビアホール導体２８はこの端部に位置する第２低ＥＳＬ内部電極２７を貫通する必要がなく、よってギャップ３６を形成する必要がない。
【００７８】
前述のように、第２ビアホール導体２９又は第１ビアホール導体２８が端部に位置する第１低ＥＳＬ内部電極又は第２低ＥＳＬ内部電極を貫通する必要がない場合、ギャップ３７又は３６を形成しなくてもよい。結果として、第１低ＥＳＬ内部電極２６の面積又は第２ＥＳＬ内部電極２７の面積が大きくなり、非常に大きな容量が得られる。
【００７９】
前述の場合には、第１ビアホール導体２８の長さは第２ビアホール導体２９の長さと異なる。
【００８０】
図４（１），（２）に示すように、第１及び第２高容量内部電極３０，３１のそれぞれと、これら高容量内部電極３０，３１からそれぞれ電気的に絶縁されるべき第２及び第１ビアホール導体の間にギャップを形成する必要がない。よって、第１及び第２高容量内部電極３０，３１の全域を容量取得のために使用できる。
【００８１】
前述の構造を有する積層コンデンサの低ＥＳＬ部分２４において、本体８の側面１４〜１７の近傍においても主面１２の略中央部においても、電流は種々の方向へ流れる。種々の方向へ流れる電流によって生成される磁束が効果的に相殺される。従って、磁束の発生を最小限度に抑えることができ、電流長を短くすることができる。その結果、積層コンデンサ１１のＥＳＬを最小限にすることができる。
【００８２】
高容量部分２５において、各ビアホール導体間の電気的絶縁に使用されるギャップが形成されないので、高容量内部電極３０，３１の全域を容量取得のために使用することができる。その結果、積層コンデンサ１１は非常に大きな容量を達成することができる。
【００８３】
本発明の一実施形態である積層コンデンサ１１に関して、積層コンデンサ１１の容量及びＥＳＬを評価するために、比較例１，２と本発明を比較する。比較例１，２は図５、図６に示されており、これらは図２に相当している。図５及び図６において、図２に示した要素に相当する要素には同様の参照符号を付し、これらの説明は省略する。
【００８４】
図５に示す積層コンデンサ３８は、内部電極として、第１低ＥＳＬ内部電極２６及び第２低ＥＳＬ内部電極２７のみを有している。これらの低ＥＳＬ内部電極２６，２７は、第１ビアホール導体２８又は第２ビアホール導体２９を介して第１主面端子電極２０又は第２主面端子電極２１に電気的に接続されている。
【００８５】
図６に示す積層コンデンサ３９は、内部電極として、第１高容量内部電極３０及び第２高容量内部電極３１のみを有している。よって、この積層コンデンサ３９は主面端子電極及びビアホール導体を備えていない。
【００８６】
積層コンデンサ３８，３９の他の構成要素については、図２に示した積層コンデンサ１１と実質的に同様である。
【００８７】
一実施形態である積層コンデンサ１１、比較例１としての積層コンデンサ３８及び比較例２としての積層コンデンサ３９の各々について、静電容量及びＥＳＬの評価結果を表１に示す。
【００８８】
【表１】
2004031926.tif 000003
【００８９】
表１において、ＥＳＬ値は共振法によって求めたものである。共振法では、試料となる各積層コンデンサのインピーダンスの周波数特性を求めた。そして、その周波数特性の極小点（コンデンサの容量成分ＣとＥＳＬとの間の直列共振点）の周波数ｆ０から、
ＥＳＬ＝１／｛（２π・ｆ０）２・Ｃ｝
によって、ＥＳＬ値を求めた。
【００９０】
表１では、本実施形態のＥＳＬが示されていない。これは、本実施形態については、インピーダンスの周波数特性における極小点が複数現れたので、測定できなかったためである。しかし、複数の極小点が現れた周波数帯域よりも高い周波数帯域において、つまり、積層コンデンサのインピーダンスが主にＥＳＬによって決定される周波数帯域において、本実施形態のインピーダンス曲線は比較例１の曲線とほぼ同一である。従って、本実施形態のＥＳＬは比較例１のＥＳＬ（約４．５ｐＨ）と実質的に同じである。
【００９１】
表１に示すように、比較例１においては、積層コンデンサ３８は低ＥＳＬ内部電極２６，２７のみを有しているので、十分な低ＥＳＬ化は達成できたが、大きな容量を得ることはできなかった。比較例２においては、積層コンデンサ３９は高容量内部電極３０，３１のみを有しているので、大きな容量は得られたが、十分な低ＥＳＬ化は達成できなかった。
【００９２】
これらに対して、本実施形態においては、積層コンデンサ１１は低ＥＳＬ内部電極２６，２７及び高容量内部電極３０，３１の両方を有している。従って、比較例２に匹敵する容量が得られた。
【００９３】
さらに、本実施形態のＥＳＬを判断するため、図７に示すようなデカップリング回路４０を使用した。このデカップリング回路４０は、ＭＰＵチップ４１、及びＭＰＵチップ４１に電源を供給する電源ユニット４２を備えている。電源ユニット４２とＭＰＵチップ４１の間に位置する電源回路には、デカップリングコンデンサ４３が接続されている。
【００９４】
このデカップリング回路４０において、試料となる積層コンデンサをデカップリングコンデンサ４３として用いた。積層コンデンサを使用して、デカップリングコンデンサ４３のクイックパワーサプライ機能を、ＭＰＵチップの動作状態をスリープモードからアクティブモードへ変化させることによって評価した。
【００９５】
その結果、本実施形態では、比較例１と実質的に同等の応答速度で、ＭＰＵチップ４１へ必要な電荷を供給することができた。また、明らかに、比較例２と実質的に同等の時間で電荷を供給することができた。
【００９６】
図１７は、本発明の他の実施形態に係る積層コンデンサアレイ１００の断面図である。コンデンサアレイ１００は、一実施形態として、二つ又はそれ以上のコンデンサ層１０２，１０４，１０６を備えている。各コンデンサ層１０２，１０４，１０６は複数の導電体パターン層１１１〜１２５を有している。図示した形状において、最上部のコンデンサ層１０２は導電体パターン層１１１〜１１５を、中央部のコンデンサ層１０４は導電体パターン層１１６〜１２０を、そして最下部のコンデンサ層１０６は導電体パターン層１２１〜１２５を有している。導電体パターン層１１１〜１２５は誘電体層によって分けられており、隣り合う導電体パターン層とその間の誘電体層からなる各組が並列平面コンデンサを形成している。従って、例えば、導電体パターン層１１１と１１２が並列平面コンデンサを形成し、導電体パターン層１１３と１１４が並列平面コンデンサを形成し、他も同様である。
【００９７】
コンデンサ層１０２，１０４，１０６と導電体パターン層１１１〜１２５は、コンデンサアレイの第１主面（例えば上面）上に形成された複数組の第１主面端子電極１４０から下に延びる導電体ビアホール導体１３０，１３２，１３４（以下「コンデンサビアホール導体」と称する）とによって、電気的に接続される。一実施形態として、これらコンデンサビアホール導体１３４のいくつかは、コンデンサアレイの第２主面（例えば下面）上に形成された第２主面端子電極１４２までコンデンサアレイを貫通している。一つのコンデンサ層に関するビアホール導体１３０，１３２，１３４のうちのいくつかは、そのコンデンサ層の導電体パターン層に一つおきに電気的に接続しており、そのコンデンサ層に関する他のビアホール導体１３０，１３２，１３４は、そのコンデンサ層の残りの導電体パターン層に電気的に接続している。
【００９８】
また、コンデンサ層１０２，１０４，１０６及び導電体パターン層１１１〜１２５は、コンデンサ本体の一つ又はそれ以上の側面に形成された第１及び第２側面端子電極１５０，１５２に電気的に接続される。一実施形態として、第１及び第２側面端子電極１５０，１５２は、対向する側面上で互いに隣り合っている。
【００９９】
このようにして、導電体パターン層は電源とグラウンド（例えば、ＶｃｃとＶｓｓ）に交互に接続され、これにより、隣り合う導電体パターン層の各組を横切る容量電荷を与える。従って、導電体パターン層１１１，１１３，１１５，１１７，１１９，１２１，１２３，１２５が電源に接続され、導電体パターン層１１２，１１４，１１６，１１８，１２０，１２２，１２４が接地されてもよく、また、その逆でもよい。一実施形態において、ビアホール導体１３４はコンデンサアレイの下面にまで延在している。従って、側面端子電極１５０，１５２だけでなく、主面端子電極１４０及び／又は主面端子電極１４２をも通る電気的な接続が形成される。
【０１００】
図１７に示した実施形態では、コンデンサ層１０２，１０４，１０６は垂直に積層されている。従って、コンデンサ層１０４，１０６はコンデンサ層１０２の実質的に直下に配置されている。従って、中央コンデンサ層１０４を貫通するコンデンサビアホール導体１３２は、また、上部コンデンサ層１０２の一つおきの導電体パターン層と電気的に接続をしながら、上部コンデンサ層１０２の導電体パターン層１１１〜１１５を貫通している。さらに、下部コンデンサ層１０６を貫通するコンデンサビアホール導体１３４は、また、上部及び中央部のコンデンサ層１０２，１０４の一つおきの導電体パターン層と電気的に接続をしながら、上部及び中央部のコンデンサ層１０２，１０４の導電体パターン層１１１〜１２０を貫通している。他の実施形態によれば、中央部及び下部のコンデンサ層１０４，１０６を貫通する全てのビアホール導体１３２，１３４のうちのいくつかは、上部及び中央部のコンデンサ層１０２，１０４の導電体パターン層から絶縁されていてもよい。
【０１０１】
図１７には三つのコンデンサ層１０２、１０４、１０６が示されているが、これより多くの又は少ない数のコンデンサ層が設けられていてもよい。また、各コンデンサ層１０２，１０４，１０６は、五つの導電体パターン層を有するものとして示されているが、これより多くの又は少ない数の導電体パターン層を有していてもよい。また、導電体パターン層１１１〜１２５及びコンデンサ層１０２、１０４、１０６は互いに隣り合うように示されているが、種々の導電体パターン層１１１〜１２５及び／又はコンデンサ層１０２，１０４，１０６は、一つ又はそれ以上の送信層や他の層によって、互いに分けられていてもよい。また、各コンデンサ層１０２，１０４，１０６を通って接続しているビアホール導体１３０，１３２，１３４の数、及び、主面端子電極１４０及び／又は主面端子電極１４２の数は、図１７に示されている数と異なってもよい。
【０１０２】
各コンデンサ層１０２，１０４，１０６内の、導電体パターン層１１１〜１２５を通って接続するビアホール導体１３０，１３２，１３４の数は、そのコンデンサ層のインダクタンス及び静電容量に影響する。基本的に、ビアホール導体の数はコンデンサ層のインダクタンス及び静電容量と反比例する。
【０１０３】
各コンデンサ層１０２，１０４，１０６の静電容量は、そのコンデンサ層の導電体層１１１〜１２５の面積、及び、導電体層１１１〜１２５の組の間に位置する誘電体層の厚さと反比例する。上部コンデンサ層１０２の導電体層１１１〜１１５は複数のビアスルーホールを有しており、これによりビアホール導体１３０，１３２，１３４はそれより下部の導電体層へ延在することができる。各導電体層１１１〜１１５を貫通する各ビアスルーホールは、その導電体層の面積を減少させる。一実施形態において、上部コンデンサ層１０２では、その導電体層１１１〜１１５を接続貫通するビアホール導体１３０，１３２，１３４の数が多く、中央部コンデンサ層１０４では、その導電体層１１６〜１２０を接続貫通するビアホール導体１３０，１３２，１３４の数が上部コンデンサ層１０２よりも少なく、下部コンデンサ層１０６では、その導電体層１２１〜１２５を接続貫通するビアホール導体１３０，１３２，１３４の数がもっと少ない。従って、上部コンデンサ層の導電体層１１１〜１１５の面積が、三つのコンデンサ層のうちで最も小さく、下部コンデンサ層の導電体層１２１〜１２５の面積が、三つのコンデンサ層のうちで最も大きい。よって、上部コンデンサ層１０２のインダクタンス及び静電容量は、三つのコンデンサ層１０２，１０４，１０６のうちで最も低く、下部コンデンサ層１０６のインダクタンス及び静電容量は、三つのコンデンサ層１０２，１０４，１０６のうちで最も高い。
【０１０４】
各コンデンサ層１０２，１０４，１０６のインダクタンスは、各コンデンサ層を貫通し接続しているビアホール導体の数に反比例すると共に、そのコンデンサ層の負荷からの距離に比例している。負荷が第１主面端子電極１４０に接続されている場合、一実施形態によると、上部コンデンサ層１０２が負荷に最も近く、中央部コンデンサ層１０４は負荷から離れており、下部コンデンサ層１０６は負荷から最も遠い。従って、上部コンデンサ層１０２は負荷に対して最も低いインダクタンスを有し、中央部コンデンサ層１０４はそれよりも高いインダクタンスを有し、下部コンデンサ層１０６が最も高いインダクタンスを有している。前述のインダクタンス及び静電容量特性のために、コンデンサ層は独自のインダクタンス及び静電容量値を有する１組の層として定義できる。
【０１０５】
図１８は、本発明の他の実施形態である積層コンデンサアレイ２００の断面図である。コンデンサアレイ２００は図１７を参照して説明したコンデンサアレイ１００と類似しており、コンデンサアレイ２００は、この実施形態では、二つ以上のコンデンサ層２０２，２０４，２０６，２０８を有している。しかし、コンデンサアレイ２００は、コンデンサビアホール導体が貫通していない一つのコンデンサ層２０８を含んでいる点で、図１７を参照して説明したコンデンサアレイ１００とは異なる。よって、コンデンサ層２０８の導電体層２１０，２１１，２１２，２１３は複数の側面端子電極２２０，２２２に電気的に接続されているが、主面端子電極（例えば図１７中の電極１４２）には電気的に接続されていない。各コンデンサ層２０２，２０４，２０６，２０８の静電容量はそれぞれのコンデンサ層に含まれる導電体層の面積に比例し、下部コンデンサ層２０８の導電体層２１０〜２１３の面積が最も大きいので、下部コンデンサ層２０８が、四つのコンデンサ層２０２，２０４，２０６，２０８のうちで最も高いインダクタンスを有する。
【０１０６】
本発明の種々の好ましい実施形態である積層コンデンサは、例えば、前述した図１６のＭＰＵ１に内蔵されたデカップリングコンデンサ５として有利に使用できる。このように、デカップリングコンデンサ５として本発明の種々の好ましい実施形態である積層コンデンサを含むＭＰＵの典型的な構造に関して、図８、図９に示す構造例を参照して説明する。
【０１０７】
図８において、ＭＰＵ４４は積層構造を有する配線基板４５を備えている。配線基板４５の上面には、ＭＰＵチップ４６が、例えばバンプ電極又は他の適当な部品を介して表面実装されている。配線基板４５の下面には、本発明の実施形態である積層コンデンサ、例えば、図１〜図４（１），（２）に示した積層コンデンサ１１が表面実装されている。この積層コンデンサ１１はデカップリングコンデンサとして機能する。積層コンデンサ１１はＭＰＵチップ４６の直下に配置され、積層コンデンサ１１の本体１８の第１主面１２がＭＰＵチップ４６側になるように配置されることが好ましい。また、配線基板４５は、それがコンピュータのマザーボード（図示せず）上に実装される際に使用される複数の端子リード４７を備えている。端子リード４７は、配線基板４５の表面に形成された導体膜からなる端子電極に置き換えられてもよい。
【０１０８】
配線基板４５の表面及び内部には、概略的に示すように、ＭＰＵ４４のために必要とされる配線導体が設けられている。これらの配線導体によって、図１６に示すような接続が達成される。
【０１０９】
主な配線導体として、配線基板４５内部に、電源側配線導体４８及びグラウンド側配線導体４９が設けられている。
【０１１０】
電源側配線導体４８は、例えば第１主面端子電極２０及び第１側面端子電極２２に電気的に接続され、また、ＭＰＵチップ４６の特定の端子５０に電気的に接続されている。
【０１１１】
また、グラウンド側配線導体４９は、例えば第２主面端子電極２１及び第２側面端子電極２３に電気的に接続され、また、ＭＰＵチップ４６の特定の端子５１に電気的に接続されている。
【０１１２】
図８において、図１６に示したメモリ４に相当するメモリの図示は省略されている。
【０１１３】
次に、図９に示すＭＰＵ５２は配線基板５３を備えている。配線基板の上面には、ＭＰＵチップ５４が、例えばバンプ電極又は他の適当な実装部品を介して表面実装されている。また、配線基板５３の内部には、積層コンデンサ１１がデカップリングコンデンサとしてＭＰＵチップ５４の直下に設置されている。好ましくは、積層コンデンサ１１の本体１８の主面１２がＭＰＵチップ５４側になるように配置されている。さらに、配線基板５３は、それがコンピュータのマザーボード（図示せず）に実装される場合に使用される複数の端子リード５５を備えている。端子リード５５は配線基板５３の表面に形成された導体膜からなる端子電極に置き換えられてもよい。
【０１１４】
配線基板５３の表面及び内部には、概略的に示すように、ＭＰＵ５２のために必要とされる配線導体が設けられている。これらの配線導体によって、図１６に示すような接続が達成される。
【０１１５】
主な配線導体として、配線基板５３内部に、電源側配線導体５６及びグラウンド側配線導体５７が設けられている。
【０１１６】
電源側配線導体５６は、例えば、積層コンデンサ１１の第１主面端子電極２０及び第１側面端子電極２２に電気的に接続され、また、ＭＰＵチップ５４の特定の端子５８に電気的に接続されている。
【０１１７】
また、グラウンド側配線導体５７は、例えば、積層コンデンサ１１の第２主面端子電極２１及び第２側面端子電極２３に電気的に接続され、また、ＭＰＵチップ５４の特定の端子５９に電気的に接続されている。
【０１１８】
また、側面端子電極２２に接続されている電源側配線導体５６及び側面端子電極２３に接続されているグラウンド側配線導体５７は、端子リード５５の特定のものに電気的に接続されている。前述したように、側面端子電極２２，２３が本体１８の主面１２，１３にまで延在した部分を有しているので、この接続は容易に達成できる。電流が側面端子電極２２，２３を通って流れるようにすれば、配線基板５３内部の配線を非常に簡略化でき、また、配線長を短くすることもできる。その結果、配線のために生じるインダクタンスをかなり抑えることができる。
【０１１９】
図９において、図１６に示したメモリ４に相当するメモリの図示は省略されている。
【０１２０】
前述の構成のように、側面端子電極２２，２３が、ＭＰＵチップ５４へ供給される入力電流及びＭＰＵチップ５４からの出力電流が流れるように使用される場合、十分な電流容量を確保するため、側面端子電極２２，２３の総断面積は、本体１８内部に設けられるビアホール導体２８，２９（図２参照）の総断面積よりも大きいことが好ましい。
【０１２１】
次に、側面端子電極２２，２３の総断面積を種々に変更し、各々の場合の電流容量を求めた。結果を表２に示す。
【０１２２】
【表２】
2004031926.tif 000004
【０１２３】
表２において、各電流容量は、約１２０Ｈｚの交流を試料となる積層コンデンサに流し、積層コンデンサの温度が約２５℃上昇するのに必要な電流値を示している。
【０１２４】
表２から明らかなように、側面端子電極２２，２３の総断面積が大きくなるに伴って、電流容量が大きくなる。最近のＭＰＵの高速化に伴い、その消費電流が増加している。従って、側面端子電極２２，２３の総断面積を広くすることによって、十分な電流容量を確保することができる。実用的な観点から、側面端子電極２２，２３の総断面積は、約５．０×１０−４ｍｍ２以上であることが好ましく、約１．０×１０−２ｍｍ２以上であることがより好ましい。
【０１２５】
図１０は、図９に示すような積層コンデンサ１１を内蔵する配線基板５３の製造方法の一例を示している。
【０１２６】
まずステップ（１）に示すように、コア基板６０が用意され、そこに、積層コンデンサ１１を収容し得る大きさの貫通孔６１が設けられる。
【０１２７】
次に、積層コンデンサ１１が貫通孔６１に挿入され、樹脂６２によって固定される。樹脂６２は、貫通孔６１の内周面と積層コンデンサ１１の間の隙間に充填される。さらに、コア基板６０の主面及び積層コンデンサ１１の主面１２，１３の両方が樹脂６２によって覆われる。
【０１２８】
そして、ステップ（２）に示すように、コア基板６０の上下から研磨加工が施され、これによりコア基板６０の主面及び積層コンデンサ１１の主面１２，１３上に形成された樹脂６２が除去される。この加工により、主面端子電極２０，２１及び側面端子電極２２，２３の主面１２，１３上に位置する部分が露出する。
【０１２９】
次に、ステップ（３）に示すように、配線導体膜６３〜６８が、主面端子電極２０，２１及び側面端電極２２，２３の露出した部分に接続されるように配置される。
【０１３０】
次に、ステップ（４）に示すように、樹脂基板材６９，７０がコア基板６０の主面に沿って積層される。その後、樹脂基板材６９，７０に穴が形成され、必要な配線が施され、これにより図９に示す配線基板５３が完成される。
【０１３１】
この配線基板５３の製造方法において、ステップ（１）で形成された樹脂６２は研磨され、ステップ（２）に示すように、主面端子電極２０，２１及び側面端子電極２２，２３の必要な部分が露出される。この研磨によって、樹脂基板材６９，７０の必要な部分を適正な条件で確実に露出させるために、主面端子電極２０，２１は、本体１８の第１主面１２上において、約１．０×１０−２ｍｍ以上の高さを有していることが好ましい。さらに、側面端子電極２２，２３は、本体１８の第２主面１２，１３上において、約１．０×１０−２ｍｍ以上の高さを有していることが好ましい。そのため、主面端子電極２０，２１及び側面端子電極２２，２３が形成される際、例えばスクリーン印刷が適用され、このスクリーン印刷において、前述の望ましい高さが得られるように、印刷厚が制御される。
【０１３２】
しかし、積層コンデンサが配線基板に内蔵された構造を得るため、図１０に示した方法以外の方法が採用されてもよい。例えば、貫通孔６１を形成する代わりに、コア基板６に凹部を形成し、その中に積層コンデンサ１１を収容してもよい。あるいは、貫通孔は、積層されるべき樹脂基板材６９，７０に前もって設けられていてもよい。
【０１３３】
図１１は、本発明の他の好ましい実施形態である積層コンデンサ７１を示す。このコンデンサ７１は、実質的に図３（１）に示したものに相当する。図１１において、図３（１）に示したものと同じ要素には同じ符号が付され、その説明は省略する。
【０１３４】
図１１は第１低ＥＳＬ内部電極２６のみを示し、第２低ＥＳＬ内部電極の図示は省略されている。積層コンデンサ７１において、第１及び第２ビアホール導体２８，２９のいくつかは、第１及び第２低ＥＳＬ内部電極２６，２７の周辺部に配置されている。
【０１３５】
また、図１１に示す積層コンデンサ７１において、第１及び第２低ＥＳＬ内部電極２６，２７は、第１及び第２低ＥＳＬ内部電極２６，２７を第１及び第２主面端子電極に電気的に接続する引出し電極を有していない。この点で、図３に示した積層コンデンサ１１と異なっている。しかし、図１１に示す積層コンデンサ７１は、図３に示した引出し電極３４，３５を有していてもよい。
【０１３６】
図１２は、本発明の他の好ましい実施形態である積層コンデンサ７２を示している。この実施形態は実質的に図２に相当する。図１２において、図２に示されたのと同様の要素には同じ符号が付され、それらの説明は省略する。
【０１３７】
図１２に示した積層コンデンサ７２は、第１及び第２ビアホール導体２８，２９に加えて、第１及び第２低ＥＳＬ内部電極２６，２７の少なくとも一方を第１及び第２高容量内部電極３０，３１の少なくとも一方に電気的に接続する第１ビアホール導体７３を有している。
【０１３８】
側面端子電極２２，２３の場合と同様に、第３ビアホール導体７３の断面積は、積層コンデンサ７２が与え得る電流容量を決定する。故に、十分な電流容量を確保するために、第３ビアホール導体７３は、その断面積が第１及び第２ビアホール導体２８，２９の断面積よりも大きくなるように設計される。本実施形態において、第１ビアホール導体２８ａは、第３ビアホール導体７３と同じ断面積を有するように第３ビアホール導体７３と同じ軸上に形成され、第３ビアホール導体７３に接続される。
【０１３９】
図１２に示す積層コンデンサ７２には、第３ビアホール導体７３が備えられている。さらに、低ＥＳＬ内部電極２６は引出し電極３４を介して側面端子電極２２に接続され、低ＥＳＬ内部電極２７は引出し電極３５を介して側面端子電極２３に電気的に接続されている。これにより、電流容量は側面端子電極２２，２３及び第３ビアホール導体７３の総断面積によって決まる。積層コンデンサ１１の場合と同様に、これらの総断面積は、好ましくは約５．０×１０−４ｍｍ２以上であり、より好ましくは約１．０×１０−２ｍｍ２以上である。
【０１４０】
低ＥＳＬ部分と高容量部分を接続する第３ビアホール導体７３の重要性を、以下に説明する。
【０１４１】
図１３に示すように、第３ビアホール導体７３は、低ＥＳＬ部分（電圧曲線Ａで示す）と高容量部分（電圧曲線Ｃで示す）の間の中間部分（電圧曲線Ｂで示す）として定義されている。この中間部分Ｂは、低ＥＳＬ部分よりも高い容量と高容量部分よりも低いＥＳＬを有する。その結果、図１３に示す電圧特性が得られる。
【０１４２】
図１３のグラフにおいて、縦軸は一つのコンデンサの両端における電圧（ＭＰＵに供給される電圧）を示し、横軸は経過時間（ナノ秒）を示す。図１３において、入力電圧は例えば１．５Ｖである。
【０１４３】
第３ビアホール導体７３によって接続される低ＥＳＬ部分及び高容量部分によって、電源からの電圧供給の前に、電圧供給が可能となる。まず、直ちに、つまり数ナノ秒の間に電圧が低ＥＳＬ部分に供給される。このことは曲線Ａによって示されている。この場合、電圧供給は、ＭＰＵの動作周波数が１ＧＨｚである場合、数クロック間隔で行われる。そして、低ＥＳＬ部分２４の電荷が尽きて供給電圧が低下すると、引き続き、高容量部分が、図１３の曲線Ｃに示すように、より長時間の電圧供給を実行する。
【０１４４】
近年、ＭＰＵに供給される電圧が低下するに従って、許容される電圧幅が狭くなる傾向にある。図１３のグラフに示すように、電圧曲線ＡとＣの間にはギャップがあるので、低ＥＳＬ部分からの電圧供給後、電圧低下が一時的に生じる。
【０１４５】
しかし、曲線Ｂに示すような中間的な容量及びＥＳＬレベルを有する部分が設けられている場合、供給電圧の低下が最小限に抑えられ、これにより、図１３の曲線Ｃに示すような電圧供給が実行される。従って、狭い許容電圧幅に適合する態様で、安定した電力供給が行われる。
【０１４６】
図１２に示す積層コンデンサ７２において、低ＥＳＬ内部電極２６が引出し電極３４を有さず、低ＥＳＬ内部電極２７が引出し電極３５を有さず、低ＥＳＬ内部電極２６が側面端子電極２２に接続されておらず、低ＥＳＬ内部電極２７が側面端子電極２３に接続されていない場合、第３ビアホール導体７３のみの断面積が約５．０×１０−４ｍｍ２以上であることが好ましく、さらに約１．０×１０−２ｍｍ２以上であることがより好ましい。
【０１４７】
図１４（１），（２）、図１５（１），（２）は、本発明の他の好ましい実施形態に係る積層コンデンサ７４を示している。これらの図面は図３（１），（２）、図４（１），（２）に相当する。図１４（１），（２）、図１５（１），（２）において、図３（１），（２）、図４（１），（２）に示されたものと同じ要素には、同じ参照符号が付されており、それらの説明は省略する。
【０１４８】
図１４（１），（２）に示す積層コンデンサ７４において、本体１８の側面１４〜１７上では、第１側面端子電極２２が第２側面端子電極２３に隣り合っている。しかし、これら四つの側面１４〜１７に沿ったコンデンサ７４の周囲に沿って眺めると、第１側面端子電極２２と第２側面端子電極２３が互いに隣り合っていないものもある（例えば、コンデンサ７４の角部において）。
【０１４９】
積層コンデンサ７４では、第１及び第２側面端子電極２２，２３が第１及び第２主面端子電極２０，２１の配列方向に延在するように配置されている。換言すると、一つの第１側面端子電極２２は、その第１側面端子電極２２が一つの主面端子電極２０と一つの第２側面端子電極２３を通過する仮想線上に位置するように、特定の側面上に配置されている。また、一つの第２側面端子電極２３は、その特定の側面に対向する側面上に配置されている。この状態で、各第２側面端子電極２３は各第１主面端子電極２０と隣り合っており、同時に、各第１側面端子電極２２は各第２主面端子電極２１と隣り合っている。
【０１５０】
好ましい実施形態を前記に説明したが、当業者にとっては、本発明の趣旨から外れずに種々の変更が可能である。本発明の範囲は、特許請求の範囲によってのみ限定されるべきである。
【０１５１】
例えば、本発明の種々の好ましい実施形態において、説明した積層コンデンサは、セラミックコンデンサ、酸化アルミニウムコンデンサ、あるいは当業者にとって本明細書から明白であるような他のいかなる技術によって製造されたコンデンサであってもよい。好ましい一実施形態において、コンデンサは個別の装置であり、集積回路に、電気回路パッケージのダイ側又はランド側に、干渉装置に、あるいはプリント配線（ＰＣ）基板のソケットに電気的に接続される。この積層コンデンサは、また、個別の装置として、パッケージ、干渉装置又はＰＣ基板のソケットに埋設され得る。当業者にとっては明らかなこれらや他の変更は、本発明の範囲に含まれるものである。
【０１５２】
【発明の効果】
前述したように、本発明に係る積層コンデンサにおいて、第１及び第２主面端子電極は、積層コンデンサ本体の第１主面上に形成され、第１及び第２側面端子電極は本体の側面に形成されている。本体は第１主面の低ＥＳＬ部分と第２主面の高容量部分に分けられる。低ＥＳＬ部分は、特定の誘電体層を介して互いに対向している第１及び第２低ＥＳＬ内部電極、第１低ＥＳＬ内部電極を第１主面端子電極に電気的に接続している第１ビアホール導体、及び第２低ＥＳＬ内部電極を第２主面端子電極に電気的に接続している第２ビアホール導体を含む。高容量部分は、特定の誘電体層を介して互いに対向している第１及び第２高容量内部電極、第１高容量内部電極を第１側面端子電極に電気的に接続している第１引出し電極、及び、第２高容量内部電極を第２側面端子電極に接続している第２引出し電極を含む。
【０１５３】
その結果、低ＥＳＬ部分では、様々な方向に流れる電流によって起こる磁束は効果的に相殺される。従って、磁束の発生を抑えることができ、電流長を短くすることができる。結果的に、積層コンデンサ１１のＥＳＬを最小限にすることができる。
【０１５４】
高容量部分では、ビアホール導体を設ける必要がない。従って、内部電極をビアホール導体から絶縁するためのギャップを必要としない。その結果、高容量内部電極の全ての部分を容量確保のために使用することができる。
【０１５５】
このように、本発明によれば、ＥＳＬを最小限に抑え、非常に高容量を達成することができる積層コンデンサを提供することができる。
【０１５６】
本発明に係る積層コンデンサは高い共振周波数を有し、高い周波帯域で使用される。その結果、本発明に係る積層コンデンサは、高周波の電子回路に有効に適用される。本発明に係る積層コンデンサは、例えば、高周波回路に使用されるバイパスコンデンサ又はデカップリングコンデンサとして、非常に有効に使用される。
【０１５７】
また、本発明に係る積層コンデンサは非常に高容量であるので、例えば、最近のマイクロプロセシングユニット（ＭＰＵ）の処理量の増大に従って必要となる高容量を十分に満たすことができる。
【０１５８】
また、ＭＰＵチップや他のこのような部品と組み合わされたデカップリングコンデンサにとって、クイックパワーサプライ機能を有していることが必要である。本発明に係る積層コンデンサは低ＥＳＬ化されているので、クイックパワーサプライ機能で動作する場合、積層コンデンサは高速動作に十分に対応できる。
【０１５９】
本発明に係る積層コンデンサによると、前述の磁束は相殺され、電流長は短くなるのでＥＳＬを効果的に抑えられる。
【０１６０】
積層コンデンサは複数組の第１及び第２主面端子電極を有し、第１及び第２主面端子電極は互いに隣接して配設されていることが好ましい。
【０１６１】
また、積層コンデンサは複数組の第１及び第２側面端子電極を有し、第１及び第２側面端子電極は互いに隣接して配設されていることが好ましい。この場合、第１側面端子電極及び第２側面端子電極は、本体の四つの側面を介して互いに隣り合っている。この配列は、更なる低ＥＳＬ化を達成するのに効果的である。
【０１６２】
第１及び第２側面端子電極は、第１及び第２主面端子電極の配列方向に延在し、第２側面端子電極は第１主面端子電極に隣り合うように形成されている。また、第１側面端子電極は第２主面端子電極に隣り合っている。
【０１６３】
また、第１及び第２ビアホール導体は、第１及び第２低ＥＳＬ内部電極の周囲に位置するビアホール導体を含む。
【０１６４】
さらに、本発明に係る積層コンデンサは、さらに、第１低ＥＳＬ内部電極を第１側面端子電極に電気的に接続する第３引出し電極、及び第２低ＥＳＬ内部電極を第２側面端子電極に電気的に接続する第４引出し電極を備えている。
【０１６５】
さらに、本発明に係る積層コンデンサの電流容量をかなり増大する。
第１低ＥＳＬ内部電極と第１高容量内部電極は同じ第１側面端子電極に電気的に接続されている。第２低ＥＳＬ内部電極と第２高容量内部電極は同じ第２側面端子電極に電気的に接続されている。この状況で、第１及び第２側面端子電極の総断面積は第１及び第２ビアホール導体の総断面積よりも大きいことが好ましい。第１及び第２側面端子電極の総断面積が、約５．０×１０−４ｍｍ２と同等か又はかなり大きく、あるいは、約１．０×１０−２ｍｍ２以上になるように増大した場合、電流容量はかなり大きくなる。
【０１６６】
積層コンデンサが、第１及び第１低ＥＳＬ内部電極のうちの少なくとも一つを第１及び第２高容量内部電極のうちの少なくとも一つに電気的に接続する第３ビアホール導体を有している場合、好ましくは、第３ビアホール導体の断面積は第１及び第２ビアホール導体の断面積よりも大きい。この場合、同様に、第３ビアホール導体の総断面積をさらに大きくすると、例えば、約５．０×１０−４ｍｍ２と同等か又はかなり大きく、あるいは、約１．０×１０−２ｍｍ２以上になるように増大した場合、電流容量はかなり大きくなる。
【０１６７】
本発明係る積層コンデンサにおいて、第１及び第２側面端子電極が積層コンデンサ本体の第１及び第２主面のうちの少なくとも一つにまで延在する部分を有している場合、積層コンデンサ内の第１及び第２主面端子電極と第１及び第２側面端子電極との間の全ての電気接続を、本体の主面上に配設することができる。その結果、配線はかなり単純化される。
【０１６８】
さらに、第１及び第２側面端子電極が本体の第１主面にまで延在する部分を有している場合、積層コンデンサ内の第１及び第２主面端子電極と第１及び第２側面端子電極との間の全ての電気接続を、本体の第１主面上にのみ配設することができる。
【０１６９】
また、第１及び第２側面端子電極が、それぞれ本体の第１及び第２主面にまで延在する部分を有している場合、前述した利点だけでなく、第１及び第２側面端子電極が非常に高い信頼性を有する電流路として使用でき得るという利点をも得ることができる。
【０１７０】
各第１及び第２主面端子電極が、本体の第１主面上において、約１．０×１０−２ｍｍ以上の高さを有し、各第１及び第２側面端子電極が、本体の第１及び／又は第２主面上において、約１．０×１０−２ｍｍ以上の高さを有している場合、この積層コンデンサを内蔵した配線基板を製造する際、主面端子電極及び側面端子電極を研磨によって露出させる工程を確実に実行することができる。
【０１７１】
また、ＭＰＵチップが本発明に係る積層コンデンサを内蔵した配線基板上に実装される場合、積層コンデンサを、その本体の第１主面がＭＰＵチップ側を向くように配置することによって、ＭＰＵチップと積層コンデンサを接続する経路を短くすることができる。
【図面の簡単な説明】
【図１】本発明の好ましい一実施形態に係る積層コンデンサの内部構造を示す一部切り欠き斜視図である。
【図２】図１に示した積層コンデンサの内部構造を示す断面図である。
【図３】図２に示した積層コンデンサの低ＥＳＬ部分の内部構造を示す図であり、図３（１）は第１低ＥＳＬ内部電極が通る断面を示し、図３（２）は第２低ＥＳＬ内部電極が通る断面を示す。
【図４】図２に示した積層コンデンサの高容量部分の内部構造を示す図であり、図４（１）は第１高容量内部電極が通る断面を示し、図４（２）は第２高容量内部電極が通る部分を示す。
【図５】比較例１としての積層コンデンサを示し、図２に相当する断面図である。
【図６】比較例２としての積層コンデンサを示し、図２に相当する断面図である。
【図７】ＥＳＬを評価するために用いたデカップリング回路を示すブロック図である。
【図８】図１に示した積層コンデンサをデカップリングコンデンサとして備えたＭＰＵの構造を示す図である。
【図９】図１に示した積層コンデンサをデカップリング回路として用い、図８に示したＭＰＵの構造とは異なるＭＰＵの構造を示す図である。
【図１０】図９に示した配線基板の製造方法の典型的な工程を順番に示す一連の断面図である。
【図１１】本発明の他の好ましい実施形態である積層コンデンサを示し、図３（１）に相当する図である。
【図１２】本発明の他の好ましい実施形態である積層コンデンサを示し、図２に相当する断面図である。
【図１３】本発明の他の好ましい実施形態であるコンデンサの異なる部分の、時間に対する電圧特性を示すグラフである。
【図１４】本発明の他の好ましい実施形態である積層コンデンサを示し、図１４（１），（２）はそれぞれ図３（１），（２）に相当する図である。
【図１５】図１４（１），（２）に示した積層コンデンサを示し、図１５（１），（２）はそれぞれ図４（１），（２）に相当する図である。
【図１６】本発明の特徴である、ＭＰＵと電源ユニットに関する接続構造を示すブロック図である。
【図１７】本発明の他の実施形態である積層コンデンサアレイの断面図である。
【図１８】本発明のさらに他の実施形態である積層コンデンサアレイの断面図である。
【符号の説明】
１１…積層コンデンサ
１２，１３…主面
１４〜１７…側面
１８…コンデンサ本体
１９…誘電体層
２０，２１…主面端子電極
２２，２３…側面端子電極
２４…低ＥＳＬ部分
２５…高容量部分
２６，２７…低ＥＳＬ内部電極
２８，２９…ビアホール導体
３０，３２…高容量内部電極
３２〜３５…引出し電極
４０…カップリング回路
４１…ＭＰＵチップ
４２…電源ユニット
４３…デカップリングコンデンサ
４４，５２…ＭＰＵ
４５，５３…配線基板
４６，５４…ＭＰＵチップ
４８，５６…電源側配線導体
４９，５７…グランド側配線導体
１００…積層コンデンサアレイ
１０２，１０４，１０６…コンデンサ層
１１１〜１２５…導電体パターン層
１３０，１３２，１３４…導電体ビアホール導体
１４０，１４２…主面端子電極
１５０，１５２…側面端子電極
２００…積層コンデンサアレイ
２０２，２０４，２０６，２０８…コンデンサ層
２１０〜２１３…導電体層
２２０，２２２…側面端子電極
【図１】
2004031926.tif 000005
【図２】
2004031926.tif 000006
【図３】
2004031926.tif 000007
【図４】
2004031926.tif 000008
【図５】
2004031926.tif 000009
【図６】
2004031926.tif 000010
【図７】
2004031926.tif 000011
【図８】
2004031926.tif 000012
【図９】
2004031926.tif 000013
【図１０】
2004031926.tif 000014
【図１１】
2004031926.tif 000015
【図１２】
2004031926.tif 000016
【図１３】
2004031926.tif 000017
【図１４】
2004031926.tif 000018
【図１５】
2004031926.tif 000019
【図１６】
2004031926.tif 000020
【図１７】
2004031926.tif 000021
【図１８】
2004031926.tif 000022