(57)【要約】【課題】タップ数の多いＩＩＲディジタルフィルタを高速でかつ低遅延で実現すること。【解決手段】低遅延に処理できる直接形構成ＦＩＲディジタルフィルタまたは転置構成ＦＩＲディジタルフィルタと、高速かつタップ数の多い処理が可能な多段の転置構成ＦＩＲディジタルフィルタとでＩＩＲディジタルフィルタの帰還回路を構成することにより、高速でかつ演算遅延が小さいＩＩＲディジタルフィルタを実現することが可能となる。また、放送波を中継する際に、その放送波にマルチパス遅延波や回り込み波が存在する場合にもそれぞれに適応した回り込みキャンセラで適切にキャンセル動作することが可能となる。【選択図】      図１
2004260678.tif 000002
【特許請求の範囲】
【請求項１】
時間的に主波の近傍に存在する不要波をキャンセルする第１のＦＩＲフィルタと、前記不要波に比べて遅延時間の長い不要波をキャンセルする第２のＦＩＲフィルタと、を具備するＩＩＲディジタルフィルタ。
【請求項２】
時間的に主波の近傍に存在する不要波をキャンセルする直接形構成のＦＩＲフィルタまたはタップ数を制限した転置構成のＦＩＲフィルタと、前記不要波に比べて遅延時間の長い不要波をキャンセルする多段転置構成のＦＩＲフィルタと、を具備し、
前記直接形構成のＦＩＲフィルタまたは前記タップ数を制限したＦＩＲフィルタは、前記多段転置構成のＦＩＲフィルタの段数に応じた数のタップ数を有し、前記多段転置構成のＦＩＲフィルタは、前記遅延時間の長い不要波をキャンセルするために必要なタップ数から前記直接形構成のＦＩＲフィルタまたは前記タップ数を制限したＦＩＲフィルタのタップ数を差し引いた数のタップ数を有するＩＩＲディジタルフィルタ。
【請求項３】
時間的に主波の近傍に存在する遅延波をキャンセルするＦＩＲフィルタと、前記遅延波に比べて遅延時間の長い回り込み波をキャンセルするＦＩＲフィルタと、前記回り込み波をキャンセルするためのＦＩＲフィルタのタップ数を決定し、決定されたタップ数により前記ＦＩＲフィルタの設定を行うタップ数決定部とを具備する回り込みキャンセラ。
【請求項４】
時間的に主波の近傍に存在する遅延波をキャンセルするＦＩＲフィルタは、直接形構成のＦＩＲフィルタまたはタップ数を制限した転置構成のＦＩＲフィルタである請求項３記載の回り込みキャンセラ。
【請求項５】
前記遅延波に比べて遅延時間の長い回り込み波をキャンセルするＦＩＲフィルタは、多段転置構成のＦＩＲフィルタである請求項３記載の回り込みキャンセラ。
【請求項６】
単一周波数の信号を中継する中継装置であって、
受信信号を周波数変換するＲＦ受信手段と、前記周波数変換された信号をＡ／Ｄ変換するＡ／Ｄ変換器と、前記ディジタル信号から遅延波および回り込み波をキャンセルする請求項３乃至５のいずれかに記載の回り込みキャンセラと、前記回り込み波をキャンセルされたディジタル信号をアナログ信号に変換するＤ／Ａ変換器と、前記変換したアナログ信号を周波数変換して送信するＲＦ送信部とを具備する中継装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、信号処理遅延時間をできるだけ少なくしたＩＩＲディジタルフィルタ、回り込みキャンセラおよびこの回り込みキャンセラを有する中継装置に関する。
【０００２】
【従来の技術】
従来、ディジタルフィルタとして、汎用性と高速性を兼ね備えることを目的としたもの（例えば、特許文献１参照）、または、ＩＩＲおよびＦＩＲの演算に適した積和演算器の動作を高速化することを目的としたもの（例えば、特許文献２参照）が考えられている。また、従来のディジタルフィルタとして、パイプライン化適応無限インパルス応答フィルタに関するものであって、適応および非適応部分にフィルタを分割することによって計算上のネックを軽減するようにしたものが考えられている（例えば特許文献３参照）。
【０００３】
これらの技術は、演算の高速化を目的としているものの、特許文献１及び特許文献２は、ＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）等による演算を前提としたものであり、サンプリング周波数が数ＭＨｚ程度と高速な場合に対しては適用できない。また、特許文献３も、以下に説明する帰還回路の遅延時間を小さくするという課題に対する解決方法とはなり得ていない。
【０００４】
すなわち、従来、ＩＩＲ（Ｉｎｆｉｎｉｔ  Ｉｍｐｕｌｓｅ  Ｒｅｓｐｏｎｓｅ）ディジタルフィルタの構成方法として、図５に示すような直接形構成のＩＩＲディジタルフィルタが公知である。このＩＩＲディジタルフィルタ１０は、複数のレジスタ１２１〜１２Ｎと、各レジスタ出力に係数を乗算する係数乗算器１３１〜１３Ｎを有し、各係数乗算器１３〜１３の出力が加算器１１にフィードバックされる。
【０００５】
かかる構成のＩＩＲディジタルフィルタ１０は、図６に示すように帰還回路にＦＩＲ（Ｆｉｎｉｔ  Ｉｍｐｕｌｓｅ  Ｒｅｓｐｏｎｓｅ）ディジタルフィルタ２０を用いたものと考えることができる。
【０００６】
この帰還回路において用いられるＦＩＲディジタルフィルタは、一般に直接形と呼ばれる構成のもの、または転置形と呼ばれる構成のものがある。直接形構成のＦＩＲディジタルフィルタは、図７に示すように、複数のレジスタ２２１〜２２Ｎと、各レジスタ出力に係数を乗算する係数乗算器２３１〜２３Ｎを有し、各係数乗算器２３１〜２３Ｎの出力が加算器１１において加算される。
【０００７】
このようなＦＩＲディジタルフィルタ２０では、複数のレジスタ２２１〜２２Ｎと、係数乗算器２３１〜２３Ｎの出力が１つの加算器１１へ供給されることにより、タップ数が増える構成とした場合には、加算器１１の回路規模を大型化する必要があり、また当該加算器１１での演算を高速にすることが困難となる。
【０００８】
これに対して、加算器入力を少なくしたいわゆる転置形と呼ばれる構成のＦＩＲディジタルフィルタがある。図８は、この転置形構成のＦＩＲディジタルフィルタ３０の構成を示す図であり、ＦＩＲディジタルフィルタ３０は、複数のレジスタ３２１〜３２Ｎと、各レジスタの入力側で係数を乗算する係数乗算器３３１〜３３Ｎを有し、各レジスタ出力と各係数乗算器出力は、それぞれ加算器３１１〜３１Ｎ−１において加算された後、次段のレジスタに供給される。
【０００９】
かかる転置形構成のＦＩＲディジタルフィルタを用いることにより、各加算器３１１〜３１Ｎ−１への入力数がそれぞれ２つのみとなり、演算の高速化および回路規模の面において、直接形構成よりも有利となることが知られている。
【００１０】
ところが、長いタップ数のＦＩＲディジタルフィルタを電子回路で実現する場合に図８のような構成をそのまま適用すると、後段の乗算器入力に対するファンアウト制約が満たされなくなる。
【００１１】
かかる課題を解決するための一つの方策として、図９に示すように、ファンアウト制約を満たすことのできる段数の乗算器数をブロック化し、ブロックの前段にファンアウト対策として二つのレジスタを配置する構成が考えられている。但し、図９において、図８と同一の部分には同一符号を付してその説明は省略する。
【００１２】
図９に示す構成では、信号入力端Ｄｉｎ側にファンアウト制約を満たすためのドライブ用のレジスタ４１を設け、このレジスタ４１を挿入したことによる遅延を一致させるためにレジスタ４２を挿入し、このレジスタ４２の出力と係数乗算器３３１の出力とを加算器４３によって加算した結果を、ＦＩＲディジタルフィルタ３０の初段のレジスタ３２１に入力している。
【００１３】
このように構成したブロック４０を、図１０に示すように、縦続接続することで、ファンアウト制約を満たしたままで長いタップ数の転置構成のＦＩＲディジタルフィルタを実現することが可能となることは公知である。
【００１４】
しかしながら、図１０に示した構成のＦＩＲディジタルフィルタではファンアウト制約を満たすために挿入したレジスタ４１（図９）の総数分だけ遅延が発生する。すなわち、ＩＩＲディジタルフィルタの帰還回路として上記ファンアウト制約を満たす構成のＦＩＲディジタルフィルタを用いると、帰還回路において遅延が生じることになる。回り込み波キャンセル制御等で用いるＩＩＲフィルタではこの遅延が問題となることがある。
【００１５】
例えば、同一周波数ネットワーク（ＳＦＮ：Ｓｉｎｇｌｅ  Ｆｒｅｑｕｅｎｃｙ  Ｎｅｔｗｏｒｋ）を構成する放送波中継装置の回り込み波キャンセラとして上記ＩＩＲディジタルフィルタを適用することを考える。一般に、中継装置の受信アンテナには主波の他にマルチパスによって発生する遅延波も入力される。中継装置では受信品質を確保するために中継装置自体が送信した信号の回り込み波以外に、この遅延波もキャンセルする必要がある。
【００１６】
【特許文献１】
特開平０６−１６４３２１号公報（第２頁）
【特許文献２】
特開平０８−４４７０３号公報（第４頁）
【特許文献３】
特開平０８−３０７２１１号公報（第４頁）
【００１７】
【発明が解決しようとする課題】
しかし、この遅延波の遅延時間は回り込み波が受信アンテナに到達するまでの遅延時間よりも小さく、主波に対して時間的に近接している。よって、この遅延波を適切にキャンセルさせるためにはＩＩＲディジタルフィルタの遅延時間をできる限り小さくしなくてはならない。すなわち、ＩＩＲディジタルフィルタの帰還回路において発生する遅延を極力少なくしなくてはならないという課題があった。
【００１８】
本発明はかかる点に鑑みてなされたものであり、高速でかつ演算遅延が小さいＩＩＲディジタルフィルタ、回り込みキャンセラ及びこの回り込みキャンセラを有する中継装置を提供することを目的とする。
【００１９】
【課題を解決するための手段】
本発明のＩＩＲディジタルフィルタは、時間的に主波の近傍に存在する不要波をキャンセルする第１のＦＩＲフィルタと、前記不要波に比べて遅延時間の長い不要波をキャンセルする第２のＦＩＲフィルタと、を具備する構成を採る。
【００２０】
この構成によれば、多段転置構成ＦＩＲディジタルフィルタと直接形構成ＦＩＲまたはタップ数を制限した転置構成ＦＩＲディジタルフィルタとによってＩＩＲディジタルフィルタを構成することにより、高速でかつ演算遅延が小さいＩＩＲディジタルフィルタを実現することが可能となる。
【００２１】
本発明のＩＩＲディジタルフィルタは、時間的に主波の近傍に存在する不要波をキャンセルする直接形構成のＦＩＲフィルタまたはタップ数を制限した転置構成のＦＩＲフィルタと、前記不要波に比べて遅延時間の長い不要波をキャンセルする多段転置構成のＦＩＲフィルタと、を具備し、前記直接形構成のＦＩＲフィルタまたは前記タップ数を制限したＦＩＲフィルタは、前記多段転置構成のＦＩＲフィルタの段数に応じた数のタップ数を有し、前記多段転置構成のＦＩＲフィルタは、前記遅延時間の長い不要波をキャンセルするために必要なタップ数から前記直接形構成のＦＩＲフィルタまたは前記タップ数を制限したＦＩＲフィルタのタップ数を差し引いた数のタップ数を有する構成を採る。
【００２２】
この構成によれば、多段転置構成ＦＩＲディジタルフィルタと、当該多段転置構成ＦＩＲフィルタの段数に応じたタップ数を有する直接形構成ＦＩＲまたは転置構成ＦＩＲディジタルフィルタとによってＩＩＲディジタルフィルタを構成することにより、高速でかつ演算遅延が小さいＩＩＲディジタルフィルタを実現することが可能となる。
【００２３】
本発明の回り込みキャンセラは、時間的に主波の近傍に存在する遅延波をキャンセルするＦＩＲフィルタと、前記遅延波に比べて遅延時間の長い回り込み波をキャンセルするＦＩＲフィルタと、前記回り込み波をキャンセルするためのＦＩＲフィルタのタップ数を決定し、決定されたタップ数により前記ＦＩＲフィルタの設定を行うタップ数決定部とを具備する構成を採る。
【００２４】
本発明の回り込みキャンセラは、上記構成において、時間的に主波の近傍に存在する遅延波をキャンセルするＦＩＲフィルタは、直接形構成のＦＩＲフィルタまたはタップ数を制限した転置構成のＦＩＲフィルタである構成を採る。
【００２５】
本発明の回り込みキャンセラは、上記構成において、前記遅延波に比べて遅延時間の長い回り込み波をキャンセルするＦＩＲフィルタは、多段転置構成のＦＩＲフィルタである構成を採る。
【００２６】
これらの構成によれば、多段転置構成ＦＩＲディジタルフィルタと直接形構成ＦＩＲまたは転置構成ＦＩＲディジタルフィルタとによって回り込みキャンセラを構成することにより、時間的に主波の近傍に存在する遅延波と前記遅延波に比べて遅延時間の長い回り込み波とをそれぞれ異なるＦＩＲディジタルフィルタでキャンセルすることで、高速でかつ演算遅延が小さい回り込みキャンセラを実現することが可能となる。
【００２７】
本発明の中継装置は、単一周波数の信号を中継する中継装置であって、受信信号を周波数変換するＲＦ受信手段と、前記周波数変換された信号をＡ／Ｄ変換するＡ／Ｄ変換器と、前記ディジタル信号から遅延波および回り込み波をキャンセルする請求項３乃至５のいずれかに記載の回り込みキャンセラと、前記回り込み波をキャンセルされたディジタル信号をアナログ信号に変換するＤ／Ａ変換器と、前記変換したアナログ信号を周波数変換して送信するＲＦ送信部とを具備する構成を採る。
【００２８】
この構成によれば、放送波を中継する際に、その放送波にマルチパス遅延波や回り込み波が存在する場合にもそれぞれに適応した回り込みキャンセラで適切にキャンセル動作することが可能となるため、品質の高い同一周波数放送波中継が可能となり、周波数の有効利用に貢献できるという作用を有する。
【００２９】
【発明の実施の形態】
本発明の骨子は、ＩＩＲディジタルフィルタの帰還回路を、高速化に適した転置構成ＦＩＲディジタルフィルタと低遅延化に適した直接形構成ＦＩＲディジタルフィルタまたは転置構成ＦＩＲフィルタとで構成することである。
【００３０】
以下、本発明の実施の形態について、図面を参照して詳細に説明する。
【００３１】
（実施の形態１）
図１は、実施の形態１に係るＩＩＲディジタルフィルタ１００の構成を示すブロック図である。このＩＩＲディジタルフィルタ１００は、加算器１０１、直接形構成ＦＩＲディジタルフィルタ１０２および転置構成ＦＩＲディジタルフィルタ１０３から構成される。
【００３２】
図２は、図１に示すＩＩＲディジタルフィルタ１００の詳細構成を示す図である。この図２において、ＩＩＲディジタルフィルタ１００を構成する直接形構成ＦＩＲディジタルフィルタ１０２は、複数のレジスタ１２１〜１２Ｎと、各レジスタ出力に係数を乗算する係数乗算器１３１〜１３Ｎを有し、各係数乗算器１３１〜１３Ｎの出力が加算器１０１にフィードバックされる。
【００３３】
この直接形構成ＦＩＲディジタルフィルタ１０２は、係数乗算器１３１〜１３Ｎおよび加算器１０１での演算が１クロックで完了できれば遅延が発生しない。ただし、加算器１０１への入力数が大きいと１クロックで演算を完了させることが困難となるため、この直接形構成ＦＩＲディジタルフィルタ１０２のタップ数は少なくしておく必要がある。この点に関して、この実施の形態では、直接形構成ＦＩＲディジタルフィルタ１０２のタップ数を１０タップ程度とする。但し、タップ数はこれに限られるものではない。
【００３４】
また、ＩＩＲディジタルフィルタ１００を構成する転置構成ＦＩＲディジタルフィルタ１０３は、図１０に示した構成のブロック４０を複数接続してなる多段（多段転置構成ＦＩＲディジタルフィルタ）で構成されており、各ブロック４０は、図９について上述したように、ファンアウト制約を満たすことのできる段数の乗算器数がブロック化されたものである。各ブロック４０においては、図９に示したように、信号入力端Ｄｉｎ側にファンアウト制約を満たすためのレジスタ４１が設けられ、このレジスタ４１を挿入したことによる遅延を一致させるためにレジスタ４２が挿入され、このレジスタ４２の出力と係数乗算器３３１の出力とを加算器４３によって加算した結果を、ＦＩＲディジタルフィルタ３０の初段のレジスタ３２１に入力している。
【００３５】
転置構成ＦＩＲディジタルフィルタ１０３（図２）では、このように構成されたブロック４０を縦続接続することで、ファンアウト制約を満たしたままで長いタップ数の転置構成ＦＩＲディジタルフィルタを実現している。
【００３６】
このように、転置構成ＦＩＲディジタルフィルタ１０３は図８に示した転置構成ＦＩＲディジタルフィルタ３０を、図９に示すように、ファンアウト制約を考慮した構成のブロック４０として、このブロック４０を図２のように複数個縦続に接続しているため、タップ数が大きいフィルタを実現することができる。この実施の形態の場合、転置構成ＦＩＲディジタルフィルタ１０３の総タップ数は、１０００タップ程度とする。但し、タップ数はこれに限られるものではない。
【００３７】
ここで、具体的にタップ数を設定した場合の設計を考える。例えば、ある要求基準を満足するために必要なＩＩＲディジタルフィルタのタップ数がＭタップであったとする。また、電子回路で実現することが可能なファンアウト数がＮであったとする。この条件のもと、遅延がないＩＩＲディジタルフィルタを実現するためには、転置構成ＦＩＲディジタルフィルタ１０３ではファンアウト条件を満たすために［Ｍ／Ｎ］個のレジスタが必要となる。ただし、［ｍ］はｍを超えない最大の整数を示すものである。従って、［Ｍ／Ｎ］とは、Ｍ／Ｎの演算結果がＭ／Ｎを越えない最大の整数を示し、例えば、Ｍ＝１０１、Ｎ＝１０である場合は、Ｍ／Ｎ＝１０．１であることにより、この場合の［Ｍ／Ｎ］は１０となる。
【００３８】
そして、各ブロック４０内に、遅延時間が１クロック周期分のファンアウト対策用のレジスタ（図９のファンアウト対策用のレジスタ４１、４２）があることにより、転置構成ＦＩＲディジタルフィルタ１０３で発生する遅延時間は、クロック周期のブロック数倍（［Ｍ／Ｎ］サイクル倍）となる。この遅延をなくすためには［Ｍ／Ｎ］タップの直接形構成ＦＩＲディジタルフィルタ１０２を構成すればよい。よって、ＭタップのＩＩＲディジタルフィルタ１００を遅延が生じないように実現するためには［Ｍ／Ｎ］タップの直接形構成ＦＩＲディジタルフィルタ１０２とＭ−［Ｍ／Ｎ］タップの転置構成ＦＩＲディジタルフィルタ１０３とで帰還回路を構成すればよい。
【００３９】
ただし、加算器１０１での入力数が［Ｍ／Ｎ］＋１となって演算が１クロックで完了しない場合にはパイプライン処理等を施す必要があり、遅延が発生する。すなわち、本発明のＩＩＲディジタルフィルタ１００の遅延時間を決定する要素は加算器１０１の演算速度のみとなる。
【００４０】
因みに、直接形構成ＦＩＲディジタルフィルタ１０２及び転置構成ＦＩＲディジタルフィルタ１０３における動作を表す式は、入力をｘｉ、出力をｙｉ、タップ数をＮ、各係数乗算器で乗算される係数をｃｉとして、次式、
【数１】
2004260678.tif 000003
によって表される。
【００４１】
以上の構成において、図２に示したように、直接形構成ＦＩＲディジタルフィルタ１０２は、転置構成ＦＩＲディジタルフィルタ１０３の各ブロック４０に含まれる１クロック周期の遅延を発生させるファンアウト対策用のレジスタ４１、４２を有してなく、またそのタップ数も少なく（例えば１０タップ程度）構成されていることにより、加算器１０１への入力数を少なく抑えることができる。従って、係数乗算器１２１〜１２Ｎ及び加算器１０１での処理を１クロックで完了させることができ、この結果遅延の発生が抑えられる。
【００４２】
一方、転置構成ＦＩＲディジタルフィルタ１０３は、その構成上、加算器３１〜３１（図９）の入力数が２つのみであるため演算の高速化を図ることができ、さらにこのような構成にファンアウト対策用のレジスタ４１、４２を加えた構成のブロック４０を複数縦続に接続していることにより、全体として、高速かつタップ数の多い（例えば１０００タップ程度）構成とすることができる。
【００４３】
従って、高速かつ他タップ数を実現した転置構成ＦＩＲディジタルフィルタ１０３のファンアウト対策用のレジスタ４１、４２によって生じる遅延期間のフィルタ処理を、直接形構成ＦＩＲディジタルフィルタ１０２が行うことにより、全体として低遅延、高速かつ他タップ数のＩＩＲディジタルフィルタ１００を実現することができる。
【００４４】
このように、本実施の形態のＩＩＲディジタルフィルタ１００によれば、直接形構成ＦＩＲディジタルフィルタ１０２及び転置構成ＦＩＲディジタルフィルタ１０３によって当該ＩＩＲディジタルフィルタ１００を構成することにより、タップ数が多くかつ高速、低遅延での動作を実現することができる。
【００４５】
（実施の形態２）
図３は、同一周波数ネットワーク（ＳＦＮ：Ｓｉｎｇｌｅ  Ｆｒｅｑｕｅｎｃｙ  Ｎｅｔｗｏｒｋ）を構成する放送波中継装置２００の回り込み波キャンセラとして、図１及び図２に示したＩＩＲディジタルフィルタ１００を適用した構成を示すブロック図である。
【００４６】
図１との対応部分に同一符号を付して示す図３において、放送波中継装置２００は、受信アンテナ２０２、ＲＦ（Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ）受信部２０３、アナログ／ディジタル（Ａ／Ｄ）変換器２０４、ＩＩＲディジタルフィルタ１００、タップ係数決定部２０９、ディジタル／アナログ（Ｄ／Ａ）変換器２０６、ＲＦ送信部２０７、送信アンテナ２０８から構成される。ＩＩＲディジタルフィルタ１００は、図１及び図２について上述したように、加算器１０１、直接形構成ＦＩＲディジタルフィルタ１０２、転置構成ＦＩＲディジタルフィルタ１０３から構成されている。なお、回り込みキャンセラは、ＩＩＲディジタルフィルタ１００とタップ係数決定部２０９から構成される。
【００４７】
受信アンテナ２０２には親局波である主波の他に、自局の送信アンテナ２０８から送信された回り込み波、および親局波がマルチパスによって遅延して到来した結果である遅延波も入力される。この遅延波の遅延時間は回り込み波が受信アンテナ２０２に到達するまでの遅延時間よりも小さく、主波に対して時間的に近接している。
【００４８】
ＲＦ受信部２０３は、かかる受信信号を低域または中間周波数にまで周波数変換し、この周波数変換された信号をＡ／Ｄ変換器２０４によってディジタル信号に変換する。このディジタル信号は、ＩＩＲディジタルフィルタ１００に供給される。本実施の形態では直接形構成ＦＩＲディジタルフィルタ１０２および転置構成ＦＩＲディジタルフィルタ１０３のタップ係数を決定するタップ係数決定部２０９が設けられており、このタップ係数決定部２０９によって、主波の他に到達する回り込み波や遅延波をキャンセルできるような周波数特性となるタップ係数を決定する。
【００４９】
ここで、実施の形態１で示したような条件のタップ数のＩＩＲディジタルフィルタ１００を実現することを考えると、タップ係数決定部２０９で決定されたＭタップのうち、時間的に早く乗算されるべき［Ｍ／Ｎ］タップのタップ係数が直接形構成ＦＩＲディジタルフィルタ１０２に入力され、時間的に遅く乗算されるべきＭ−［Ｍ／Ｎ］タップのタップ係数が転置構成ＦＩＲディジタルフィルタ１０３に入力される。
【００５０】
このようにして構成されたＩＩＲディジタルフィルタ１００では、回り込み波及び遅延波をキャンセルするように適応的にタップ係数が変更される。回り込み波及び遅延波がキャンセルされたディジタル信号はＤ／Ａ変換器２０６においてアナログ信号に変換され、ＲＦ送信部２０７で無線周波数に周波数変換されて送信アンテナ２０８から空中に輻射される。
【００５１】
以上の構成において、放送波中継装置２００は、受信された信号が回り込み波や遅延波を含まない主波のみである場合には、タップ係数決定部２０９において、ＩＩＲディジタルフィルタ１００の各タップ係数（各係数乗算器において乗算される係数）を「０」とすることにより、加算器１０１へのフィードバックを「０」として、受信された主波をそのままＤ／Ａ変換器２０６に供給する。
【００５２】
これに対して、受信信号に遅延波や回り込み波が含まれている場合、タップ係数決定部２０９は、受信信号の品質に基づいて、タップ係数を決定する。この決定されたタップ係数のうち、時間的に早く乗算されるべきタップの係数は直接形構成ＦＩＲディジタルフィルタ１０２に供給され、時間的に遅く乗算されるべきタップのタップ係数は転置構成ＦＩＲディジタルフィルタ１０３に供給される。
【００５３】
直接形構成ＦＩＲディジタルフィルタ１０２は、図２について上述したように、転置構成ＦＩＲディジタルフィルタ１０３の各ブロック４０に含まれる１クロック周期の遅延を発生させるファンアウト対策用のレジスタ４１、４２を有してなく、またそのタップ数も少なく（例えば１０タップ程度）構成されていることにより、加算器１０１への入力数を少なく抑えることができる。従って、係数乗算器１２〜１２及び加算器１０１での処理が１クロックで完了し、遅延の発生が抑えられる。
【００５４】
一方、転置構成ＦＩＲディジタルフィルタ１０３は、その構成上、加算器３１〜３１（図９）の入力数が２つのみであるため演算の高速化を図ることができ、さらにこのような構成にファンアウト対策用のレジスタ４１、４２を加えた構成のブロック４０を複数縦続に接続していることにより、全体として、高速かつタップ数の多い（例えば１０００タップ程度）構成とすることができる。
【００５５】
かくして、直接形構成ＦＩＲディジタルフィルタ１０２及び転置構成ＦＩＲディジタルフィルタ１０３によってＩＩＲディジタルフィルタ１００を構成することにより、タップ数が多くかつ高速、低遅延での動作を実現することができる。
【００５６】
因みに、図４は、遅延波及び回り込み波の、主波（親局波）に対する到来時間の差の一例を示す図であり、本実施の形態の直接形構成ＦＩＲディジタルフィルタ１０２は１０タップ程度のタップ数で構成されていることにより、サンプリング速度が８［Ｍｂｐｓ］であるとすると、主波から約１．２５［μｓ］の期間Ｔ１においては、この直接形構成ＦＩＲディジタルフィルタ１０２によって遅延波をキャンセルすることができる。また、転置構成ＦＩＲディジタルフィルタ１０３は１０００タップ程度のタップ数で構成されていることにより、期間Ｔ１の後、約１２５［μｓ］の期間Ｔ２の回り込み波をキャンセルすることができる。期間Ｔ１およびＴ２は、その一例を示したものであり、これに限定されるものではない。
【００５７】
このように、本実施の形態の放送波中継装置２００によれば、直接形構成ＦＩＲディジタルフィルタ１０２及び転置構成ＦＩＲディジタルフィルタ１０３によって回り込みキャンセラとしてのＩＩＲディジタルフィルタ１００を構成することにより、主波に対して時間的に離れている回り込み波及び、主波に対して時間的に近接しているマルチパスによる遅延波の両方を有効にキャンセルすることができる。
【００５８】
（他の実施の形態）
上述の実施の形態においては、遅延波をキャンセルするためのフィルタとして、直接形構成ＦＩＲディジタルフィルタ１０２を用いる場合について述べたが、これに限られるものではなく、タップ数を制限した転置構成ＦＩＲディジタルフィルタを用いることもできる。
【００５９】
この場合、図８に示したように、タップ数を少なく制限することにより、図９に示したファンアウト対策用のレジスタ４１、４２を設けない構成とする。これにより、遅延のない、高速の転置構成ＦＩＲディジタルフィルタによって、主波から時間的に近接している遅延波をキャンセルすることができる。
【００６０】
また、上述の実施の形態においては、直接形構成ＦＩＲディジタルフィルタ１０２のタップ数を１０タップとし、転置構成ＦＩＲディジタルフィルタ１０３のタップ数を１０００タップとした場合について述べたが、これに限られるものではない。
【００６１】
【発明の効果】
以上説明したように、本発明によれば、タップ数の多いＩＩＲディジタルフィルタを高速でかつ低遅延で実現するという技術課題に対して、低遅延に処理できる直接形構成ＦＩＲディジタルフィルタまたは転置構成ＦＩＲディジタルフィルタと、高速かつタップ数の多い処理が可能な転置構成ＦＩＲディジタルフィルタとでＩＩＲディジタルフィルタの帰還回路を構成することで、電子回路デバイスの性能に大きく依存することなく、容易に前記技術課題を克服することが可能となる。
【００６２】
また、放送波を中継する際に、その放送波にマルチパス遅延波や回り込み波が存在する場合にもそれぞれに適応した回り込みキャンセラで適切にキャンセル動作することが可能となる。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係るＩＩＲディジタルフィルタの構成を示すブロック図
【図２】実施の形態１に係るＩＩＲディジタルフィルタの詳細構成を示すブロック図
【図３】本発明の実施の形態２に係る放送波中継装置の構成を示すブロック図
【図４】実施の形態２に係る放送波中継装置に用いられるＩＩＲディジタルフィルタによる遅延波及び回り込み波のキャンセル動作の説明に供する略線図
【図５】従来のＩＩＲディジタルフィルタの構成を示すブロック図
【図６】ＩＩＲディジタルフィルタの構成をＦＩＲディジタルフィルタを用いた帰還回路として見た場合の構成を示すブロック図
【図７】従来の直接形構成ＦＩＲディジタルフィルタの構成を示すブロック図
【図８】従来の転置構成ＦＩＲディジタルフィルタの構成を示すブロック図
【図９】従来の転置構成ＦＩＲディジタルフィルタでファンアウトを考慮した場合の構成を示すブロック図
【図１０】従来の転置構成ＦＩＲディジタルフィルタでファンアウトを考慮してタップ数を多くしたフィルタ構成を示すブロック図
【符号の説明】
１０、１００  ＩＩＲディジタルフィルタ
１１、１０１  加算器
１２〜１２、２２〜２２、３２〜３２  レジスタ
１３〜１３、２３〜２３、３３〜３３  係数乗算器
２０  ＦＩＲディジタルフィルタ
３０、１０３  転置構成ＦＩＲディジタルフィルタ
１０２  直接形構成ＦＩＲディジタルフィルタ
２００  放送波中継装置
２０２  受信アンテナ
２０３  ＲＦ受信部
２０４  Ａ／Ｄ変換器
２０６  Ｄ／Ａ変換器
２０７  ＲＦ送信部
２０８  送信アンテナ
２０９  タップ係数決定部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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