(57)【要約】【課題】本発明は、しきい値電圧の制御性を保ちつつ、ソース・ドレイン電極の電気抵抗、接合リーク等を低く抑えた半導体装置を提供することを目的とする。【解決手段】本発明は、半導体基板の主表面に形成された素子分離領域と、素子分離領域に囲まれた素子領域と、素子領域の半導体基板上に形成されたゲート電極と、ゲート電極の制御により半導体基板の表面領域に形成されるチャネル領域と、チャネル領域を両側から挟むように半導体基板表面に形成されたソース・ドレイン電極と、ソース・ドレイン領域の下方に形成された炭素含有絶縁膜とからなることを特徴とする半導体装置などを提供する。【選択図】図３
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【特許請求の範囲】
【請求項１】
半導体基板の主表面に形成された素子分離領域と、前記素子分離領域に囲まれた素子領域と、前記素子領域の前記半導体基板上に形成されたゲート電極と、前記ゲート電極の制御により前記半導体基板の表面領域に形成されるチャネル領域と、前記チャネル領域を両側から挟むように前記半導体基板表面に形成されたソース・ドレイン電極と、前記ソース・ドレイン領域の下方に形成された炭素含有絶縁膜とからなることを特徴とする半導体装置。
【請求項２】
前記ソース・ドレイン電極は前記炭素含有絶縁膜と接していることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記炭素含有絶縁膜は前記ゲート電極に自己整合していることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記ソース・ドレイン電極は前記炭素含有絶縁膜に自己整合していることを特徴とする請求項１記載の半導体装置。
【請求項５】
前記ソース・ドレイン電極の表面は前記チャネル領域よりも上方に位置することを特徴とする請求項１記載の半導体装置。
【請求項６】
前記ソース・ドレイン電極と前記ゲート電極との間には絶縁膜からなるオフセット領域を有することを特徴とする請求項１記載の半導体装置。
【請求項７】
前記ソース・ドレイン電極の表面もしくは全体には金属と半導体物質との化合物が形成されていることを特徴とする請求項１記載の半導体装置。
【請求項８】
半導体基板の主表面に素子分離領域を形成する工程と、前記素子分離領域に囲まれた素子領域の前記主表面にゲート電極を形成する工程と、前記ゲート電極の両側に、その底面が前記ゲート電極直下のチャネル領域と同等かもしくは下方に位置するソース・ドレイン予定領域を形成する工程と、前記ソース・ドレイン予定領域の底面に炭素を含有する絶縁膜、及び前記ソース・ドレイン予定領域の側面に炭素含有量の少ない前記絶縁膜を形成する工程と、前記炭素を含有する絶縁膜と前記炭素を含有しない絶縁膜とのエッチング比を利用して、前記側面の絶縁膜を選択的に除去する工程と、前記ソース・ドレイン予定領域にソース・ドレイン電極を形成する工程とを具備することを特徴とする半導体装置の製造方法。
【請求項９】
前記ソース・ドレイン電極を形成する工程は、前記側面の絶縁膜を除去することにより露出した前記半導体基板の露出面から半導体層をエピタキシャル成長法により形成する工程を含むことを特徴とする請求項８記載の半導体装置の製造方法。
【請求項１０】
前記ソース・ドレイン電極の形成にあたって前記半導体基板の主表面に半導体層を形成した後に、この半導体層の表面のうち、前記半導体基板の基板面と略平行な表面に選択的に炭素含有絶縁膜を形成する工程と、前記半導体層の表面のうち、前記基板面と略垂直な表面に炭素含有量の少ない絶縁膜を形成する工程と、前記炭素含有量の少ない絶縁膜、及びこれに隣接する前記半導体層を選択的に除去する工程を行うことを特徴とする請求項８記載の半導体装置の製造方法。
【請求項１１】
前記炭素含有絶縁膜を形成する工程は、前記半導体基板もしくは前記半導体層が形成された前記半導体基板を炭素含有プラズマに晒す工程を含むことを特徴とする請求項８または請求項１０記載の半導体装置の製造方法。
【請求項１２】
前記炭素含有プラズマに晒す工程は、前記ゲート電極をプラズマに晒して加工する工程に引き続き行うことを特徴とする請求項１１記載の半導体装置の製造方法。
【請求項１３】
前記ソース・ドレイン電極表面に金属と半導体の化合物層を形成する工程をさらに具備することを特徴とする請求項８記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明の第一乃至第五は、半導体層の炭素含有量に依存して絶縁膜の形成速度が異なる現象を利用した半導体集積回路装置の製造方法、及び半導体集積回路装置に関する。又、本発明の第六乃至第十二は、炭素含有量に依存して絶縁膜のエッチング速度が異なる現象を利用した半導体装置の製造方法、及び半導体装置に関する。
【０００２】
【従来の技術】
従来、情報機器などに用いられる高速高機能電子回路では、記憶（メモリ）機能、論理演算（ロジック）機能などの、夫々独立性が高く、かつ互いに異なる機能を果たす電子回路を、別々の半導体基板上に大規模集積化し、さらに各半導体基板を適宜絶縁基板上に配置し、その間を金属配線により接続する事で実現していた。しかしながら、絶縁基板上に形成された金属配線の長さは、個々の半導体基板上に形成された電子素子の寸法に比べて極めて長く、さらに、周囲の絶縁物質との間に浮遊容量が発生するため、伝達する電気信号に大きな遅延を生じる。従って、異なる半導体基板上の電子素子間の高速の信号の授受には不適であった。さらに、異なる半導体基板間を結ぶ並列情報一括伝達用信号路（ＢＵＳ）の信号線の数を増やそうとすると、ＢＵＳの負荷容量が増大し、これを駆動するためのバッファ回路のノイズに対する耐性を劣化させ、誤動作しやすくなるという問題があった。
【０００３】
これらの問題に対処し、高速高機能電子回路を実現するため、互いに大きく異なる機能を持つ複数の電子回路を同一の半導体基板に形成すること（ワンチップ化）への要求は時を追って増大している。例えば、シングルチップマイクロコンピュータ等では、演算機能を備える中央処理装置（ＣＰＵ）と記憶装置（メモリ）、及び周辺インターフェス装置を含んだシステムをワンチップ上に集積形成する。
【０００４】
しかし、ワンチップ化には、互いの機能が異なることによる不都合が存在する。つまり、記憶回路の記憶セルを構成する金属−絶縁膜−半導体電界効果型トランジスタ（ＭＩＳＦＥＴ）と、論理回路を構成するＭＩＳＦＥＴとはしきい値の設定が異なるために、製造工程におけるゲート絶縁膜厚、及び基板不純物濃度等の形成条件が異なるという困難が伴う。以下に、両者の機能の相違とこれに伴う諸条件の相違を簡単に説明する。
【０００５】
ダイナミックランダムアクセスメモリ（ＤＲＡＭ）等の記憶セルは例えば、絶縁膜に酸化膜を用いた金属−酸化膜−半導体電界効果型トランジスタ（ＭＯＳＦＥＴ）とこれに接続する容量（Ｃａｐａｃｉｔｏｒ　）等が基本の構成要素である。ＭＯＳＦＥＴのしきい値電圧は、ゲート電極に接続するワード線が非活性（オフ）の時のリーク電流を抑制し、ＦＥＴに接続するＣａｐａｃｉｔｏｒ　の蓄積電荷を保持する必要があるために、低く設定することができない。特に、同一基板上に多数の均一な素子を集積形成することから、ゲート長に依存した短チャネル効果の発生を効果的に抑制するには、ゲート直下のチャネル部分の不純物濃度を高く設定する必要がある。
【０００６】
さらに、記憶セルでは、蓄積電荷量を大きくするために、即ち、Ｃａｐａｃｉｔｏｒ　にかける電圧を大きくするために、ワ−ド線にはセルアレイ電圧（充電時にソース電極にかかる電圧）よりもしきい値電圧分以上の高い電圧を印加している。上述のように、記憶セルのＭＯＳＦＥＴのしきい値電圧は高く設定されているので、Ｃａｐａｃｉｔｏｒ　の充電時（書き込み時）にはゲート酸化膜に大きな電圧が印加されることになる。この様な、高電圧の印加によるリーク電流の発生や、ゲート酸化膜の劣化を防ぐためには、ゲート酸化膜にかかる電界を小さく、即ち、上述のごとくゲート酸化膜を厚くする必要がある。ゲート長が０．３５μｍとしたときの標準的な設定では、セルアレイ電圧が２．５Ｖ、しきい値電圧が１．２Ｖという設定で、ワード線には、４．０Ｖ以上の電圧を印加することになる。これらにより生じる電界に耐性を持つには、ゲート酸化膜の膜厚は１０ｎｍ程度が必要となる。
【０００７】
一方、論理回路を構成するＭＯＳＦＥＴは、上述の記憶回路のように非活性時のリーク電流に対して余り考慮する必要がなく、高速動作及び高駆動能力化の実現が最優先の課題となる為に、しきい値電圧はより低く設定されることが望ましい。
【０００８】
又、多少の短チャネル効果は、論理回路の性能に悪影響を与えないので、チャネル部分の基板不純物濃度は低く保つことが好ましい。
【０００９】
さらに、論理回路用ＭＯＳＦＥＴのゲート酸化膜厚は、高駆動能力を得るためにできる限り薄くすることが求められる。実際のゲート長を０．３５μｍとしたときの標準的なルールの論理回路では、しきい値電圧０．７Ｖ程度、酸化膜厚は７ｎｍ程度が採用されている。
【００１０】
このように、異なるしきい値電圧、即ち、異なるチャネル濃度、異なる酸化膜厚のＭＯＳＦＥＴを同一基板上に形成するためには、それぞれのＭＯＳＦＥＴを形成する一連の工程を２度行わなければならず、製造コストが増大してしまうという困難が考えられる。たとえ、同一膜厚の酸化膜を形成した後、この一部をＨＦ溶液の様なエッチング性の溶液で薄膜化しようとしとも、酸化膜厚を厚く保ちたい部分を保護するための新たなパターンの形成が必要になる。
【００１１】
この様な困難を解決するため、論理回路用ＭＯＳＦＥＴで記憶セル用ＭＯＳＦＥＴを代用し、ゲート酸化膜厚を統一する方策が採られている。この結果、記憶セル用のしきい値は低くなるが、記憶セル用ＭＯＳＦＥＴにｎチャネル型を用いた場合に、ワード線が非活性（オフ）の時のリーク電流を非活性のワード線に負電圧を印加する事で回避する技術が知られている。（Ｔ．Ｔｓｕｒｕｄａ，ｅｔａｌ．ＩＥＥＥ　１９９６　Ｃｕｓｔｏｍ　Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ　Ｃｏｎｆｒｒｅｎｃｅ，Ｎｏ．　１３．２　）
しかしながら、オフのワード線全てに常に負電圧を印加するためには、大きな駆動力の電圧源回路が必要になり、これに要する電力を常に供給し続けなければならない。これは、データのやり取りをしていないオフ時も、低電圧回路を駆動するための電力が消費されていることを意味する。ＤＲＡＭのように揮発性の記憶回路では、最充電（リフレッシュ）に費やされる電力に加え、さらにこの様な電力消費が加わる事で、低消費電力化は妨げられ、例えば、携帯用小型情報機器等に要請される低消費電力電子回路を実現することが困難になる。
【００１２】
さらに、記憶セル用ＭＯＳＦＥＴのゲート酸化膜を論理回路用ＭＯＳＦＥＴと同等に薄くしているために、従来の如く、充電時にワード線をセルアレイ電圧よりもしきい値電圧分以上に高く昇圧する事が出来ない。この結果、メモリセルの蓄積電荷量が減少し頻繁なリフレッシュによるさらなる電力消費が生じるという問題がある。
【００１３】
又、ゲート電極にボロンを添加した多結晶シリコン膜を用いた電界効果トランジスタでは、ゲート絶縁膜を介して、ゲート電極のボロンが半導体基板表面或いはＳＯＩ層表面に突き抜ける現象（Ｂｏｒｏｎ　Ｐｅｎｅｔｒａｔｉｏｎ　）が問題となっている。ボロンが半導体基板表面や、ＳＯＩ層表面へと突き抜けることで、しきい値等を決定するチャネル不純物濃度が変動し、機能に応じた所望の素子特性が得られないという不都合や、集積化した素子間にばらつきが生じる等の不都合があった。
【００１４】
一方で高速高機能の電子回路を実現するための大規模集積化、特に、これらの主要な構成要素であるＦＥＴの微細化に対する要求は時を追って増大している。しかし、ＦＥＴの微細化を考えた場合、以下に示すような困難が伴う。
【００１５】
すなわち、微細化の要求に伴ってチャネル長（ソース・ドレイン電極間距離）を縮少すると、短チャネル効果というしきい値電圧の下降が生じる。集積回路の設計時に意図したしきい値電圧と異なった素子が形成されると、素子動作に不具合を起こし、集積回路全体の機能を損なう。さらに、しきい値電圧はゲート電極の加工寸法に依存するため、わずかな加工ずれでも、所望の特性の素子を得る事が不可能となり、多数の略均一な素子を必要とする半導体集積回路、の製造には、不都合となる。尚、短チャネル効果は、ＭＯＳＦＥＴのソース、及びドレイン電極部分での電界の歪みが、チャネル長の縮小に伴い、チャネル部分にまで影響を与える事に起因している。
【００１６】
この影響は、ソース・ドレイン電極を形成する不順物領域とこれとは異導電型の半導体基板とのｐｎ接合の位置をより基板表面に近づける（即ちｐｎ接合面を浅くする）事で回避出来る。しかし、単にｐｎ接合を浅くすると、これにより構成されているソース・ドレイン電極の抵抗が増大し、素子を伝わる信号の高速伝達を阻害する。
【００１７】
一方、素子の微細化にともないシリコン基板の不純物濃度を高くすると、ｐｎ接合面からのびる空乏層の厚みが減少し、ｐｎ接合はリークしやすくなる。さらに、ｐｎ接合が浅いと、上層の配線と電気的に接続するためのコンタクトをソース・ドレイン不順物領域の表面に設けた場合、このコンタルトを構成する金属性物質が下方に拡散しｐｎ接合を突き抜け、接合リークを誘起する恐れが出じる。また、ソース・ドレイン電極の低抵抗化のために、この不順物領域の表面を、金属と化合（例えばシリコン基板との化合はシリサイド化）させることも可能だが、ｐｎ接合が浅いと、金属原子は不純物領域を拡散し、ｐｎ接合面に到達して接合リークをもたらす。これらの接合リークによりリーク電流が発生すると、素子の動作が損なわれたり、ＤＲＡＭなどの記憶素子では、書き込まれた情報が失われて、半導体本来の機能を喪失する。
【００１８】
これらの問題に対処するため、図１５に示すようなシリコン基板１０の主表面のソース・ドレイン予定領域に選択的にシリコン層１２ａ，１２ｂを選択エピタキシャル成長法により追加形成し、この層の表面をもともとのシリコン基板１０の表面領域（即ちチャネルの形成される領域Ｃ）より上方に移動させ、この追加形成された表面から下方に不純物領域１４ａ，１４ｂを形成することで、ｐｎ接合の位置（基板と不純物領域１４ａ，１４ｂとの界面）を浅くする方法が公知である。すなわち、半導体物質層１２ａ，１２ｂ表面に対しては深く、従って、ソース・ドレイン電極１５ａ，１５ｂの厚みは確保するＥｌｅｖａｔｅｄ　Ｓｏｕｒｃｅ　Ｄｒａｉｎ　型ＭＯＳＦＥＴである（ＩＥＥＥ　ＥＬＥＣＴＲＯＮ　ＤＥＶＩＣＥ　ＬＥＴＴＥＲＳ，ＶＯＬ．１１，ＮＯ．９，ＳＥＰＴＥＭＢＥＲ　１９９０　Ｐ３６５　〜Ｐ３６７）。
【００１９】
ただし、この手法に於いて、最終的に形成されるべきソース・ドレイン電極のｐｎ接合の位置は、シリコン基板１０表面領域（即ちチャネルの形成される領域Ｃ）と同等、或いは、これより若干下方に制度よく調整されることが望まれる。なぜならば、接合が所望の位置の上方に位置した場合、このＭＯＳＦＥＴの電流駆動力は著しく低下するからである。また、接合が所望の位置より大きく下方に位置すると、短チャネル効果が起ってしまうからである。ところが、エピタキシャル成長法は選択成長を行う表面状態に非常に敏感であり、例えば、形成されるシリコン層１２ａ，１２ｂの膜厚や膜質（欠陥の有無）は、その下方にある基板１０の表面の粗さや形状、及び結晶構造によって変わる。例えば、成長直前の基板１０の表面の自然酸化膜や、ゲート電極加工時に導入されるダメージなどによって、シリコン層１２ａ，１２ｂの厚さ、及び膜質は素子ごとに異なってしまう。
【００２０】
このようにシリコン層１２ａ，１２ｂの膜厚が不均一であると、ｐｎ接合を所望の深さに設けることが極めて困難となる。ソース・ドレイン電極を形成すべき不純物は、追加形成されたシリコン層１２ａ，１２ｂの表面から基板の１０表面に導入されるため、接合はシリコン層１２ａ，１２ｂの表面から一定の位置に形成される。一方で、膜厚が不均一であるから、接合位置が不定となるからである。また、シリコン層１２ａ，１２ｂの膜質が不均一である場合も、接合を所望の位置に精度よく符合させる事は困難となる。なぜなら、膜質（即ち結晶欠陥の有無）により、この中の不純物拡散の速度が変調をうけ（Ｔｒａｎｓｉｅｎｔ　ｅｎｈａｎｃｅｄ　ｄｉｆｆｕｓｉｏｎ）、所定の不純物の熱拡散を行っても、素子毎に予期せぬ拡散が発生し、均一な接合深さが得られないからである。
【００２１】
この様な困難を避けるため、シリコン層の追加形成に先立って、シリコン基板１０の表面領域に低加速イオン注入を行いあらかじめ、“浅い”ｐｎ接合を実現することも考えられる。しかし、イオン注入の加速電圧の減少に伴いイオン注入のレートは遅くなる。一方、十分な導電性を得るためには、高濃度のイオン注入を必要とする。この結果、接合の形成には、非常に長時間の工程を要する事となり、製造時の生産性を損なう事になる。また、その後に行うエピタキシャル成長もソース・ドレイン電極の導電型に左右され、相補型ＭＯＳＦＥＴ回路（ＣＭＯＳ回路）の製造などに際しては、異なる特性の膜が成膜される可能性がある。さらに、こうして形成された浅い接合は、その後の製造工程を通じて、高温の熱処理などの、この接合の深さを変える様な工程が行えなくなる。加えて、イオン注入や、ゲート酸化膜の形成時に導入された結晶欠陥は、不純物の拡散課程を大きく増速させる事が知られており、一般的には問題とならない様な低温の工程でも、予期せぬ接合深さの増大をもたらし、接合深さの制御が困難になる。イオン注入による結晶欠陥の回復のための熱処理や、注入イオンの電気的活性化のための熱処理、層間絶縁膜の形成及びその熱処理、さらには、配線工程に渡って使用可能な熱処理条件に非常に厳しい制約を与える事となり、製造工程における自由度を大きく宣言するという問題がある。
【００２２】
【発明が解決しようとする課題】
以上、詳しく説明したように、記憶機能、演算機能などの互いに異なる機能を具備する電子回路を同一の半導体基板上に形成する（ワンーチップ化）場合、各々の機能回路を構成するＭＯＳＦＥＴの性能に対する要求を互いに整合させる事が困難である。つまり、記憶回路用ＭＯＳＦＥＴはチャネル部の不純物濃度が高く、又、ゲート酸化膜が厚くなければならない。一方で、論理回路用ＭＯＳＦＥＴは、チャネル部の不純物濃度は低く、又、薄いゲート酸化膜が望まれている。よって、異なる機能回路を同一基板上に混載形成するためには、各機能に応じた復数種のゲート酸化膜を形成しなければならず、酸化工程などの製造工程を増加させ、コストが高くなってしまうという問題があった。
【００２３】
これを解決するために、論理回路用ＭＯＳＦＥＴを非活性のワード線に常に不電圧を印加することにより、メモリ用に転用する方策はあるものの、電子回路の消費電力が増大してしまうという問題があった。
【００２４】
本発明の第一乃至第二は、上記従来の技術の問題を解決し、電子回路の消費電力を低く保ちつつ、製造コストを増加させずに、互いに異なる膜厚のゲート絶縁膜を同一半導体基板表面に形成することが可能な半導体集積回路装置の製造方法を提供することを目的とする。
【００２５】
又、本発明の第三は、互いに異なる膜厚のゲート絶縁膜を同一半導体基板表面に具備し、かつ異なる機能素子が形成されていても各機能に応じた所望の動作特性が得られる半導体集積回路装置を提供することを目的する。
【００２６】
一方で、素子の微細化に伴い、ＦＥＴのしきい値電圧の制御性を保ちつつ、且つソース・ドレイン電極の電気抵抗、及び接合リークを低く押えることが困難になる。しかし、この困難を解消すべくＥｌｅｖａｔｅｄ　Ｓｏｕｒｃｅ　Ｄｒａｉｎ　構造を実現するに当たっては、ソース・ドレイン電極の接合位置をシリコン基板表面のチャネルの形成される領域と同等もしくはこれより下方の所望の位置に精度よくさせる事ができなかった。さらに、これらの接合位置を保持するために、ソース・ドレイン電極を形成した後、施せる熱工程等に大きな制約があった。
【００２７】
本発明の第五は、上記のような、従来技術の欠点を解決し、しきい値電圧の制御性を保ちつつ、ソース・ドレイン電極の電気抵抗、接合リーク等を低く抑えた半導体装置を提供することを目的とする。
【００２８】
又、本発明の第六は特別な工程を追加することなく、所望の半導体装置を京成すること可能であり、又、ソ−ス・ドレイン電極を形成後に行う熱工程等に大きな制約を与えない半導体装置の製造方法を提供することを目的とする。
【００２９】
【課題を解決するための手段】
（概要）
上記課題を解決するために、本発明の第一は、半導体基板の主表面の第１素子領域に炭素含有半導体層を形成する工程と、主表面に炭素含有半導体層よりも炭素含有量の少ない半導体層を具備する第２素子領域を形成する工程と、炭素含有半導体層及び前記半導体層を各々の炭素含有量に依存した膜厚を備える複数のゲート絶縁膜とする工程と、このゲート絶縁膜を備える電界効果型トランジスタを複数個形成する工程とを具備することを特徴とする半導体集積回路装置の製造方法を提供する。
【００３０】
尚、上記本発明において、炭素含有半導体層の形成を、第１素子領域の不純物濃度調整工程に用いたパターンを用いて行うことが、製造工程の簡略化を図る上で好ましい。
【００３１】
又、上記課題を解決するために、本発明の第二は、半導体基板の主表面の第１素子領域及び第２素子領域に炭素含有半導体層を形成する工程と、第２素子領域の炭素含有半導体層の炭素含有量もしくは含有率を変調し、第１素子領域の炭素含有半導体層よりも炭素の含有量の少ない半導体層を第２素子領域に形成する工程と、炭素含有半導体層及び半導体層を各々の炭素含有量に依存した膜厚を備える複数のゲート絶縁膜とする工程と、これらのゲート絶縁膜を備える電界効果型トランジスタを複数個形成する工程とを具備することを特徴とする半導体集積回路装置の製造方法を提供する。
【００３２】
尚、上記本発明の第二において、炭素含有量もしくは含有率を変調する工程を、第２素子領域の不純物濃度調整工程と同一のパターンを用いて行うことにより、製造工程を簡略なものとできる。
【００３３】
又、上記本発明の第二において、炭素含有量もしくは含有率を変調する工程は、第２素子領域の半導体層の表面をＨＦ溶液に浸すことにより行うことが、製造工程の簡略化を図る上で好ましい。
【００３４】
又、上記本発明の第一または第二を用いて、論理演算回路を第１素子領域の電界効果型トランジスタにより構成し、記憶回路を第２素子領域の電界効果型トランジスタにより構成し、半導体基板上これらの異なる機能回路を混載形成する。これにより、簡略な製造工程により、記憶回路と演算機能のワンチップ化を実現できる。
【００３５】
又、上記本発明の第一または第二において、半導体基板の主表面に炭素を含有するガスを用いて生成したプラズマに露呈することにより炭素含有半導体層を形成することが好ましい。
【００３６】
又、上記課題を解決するために、本発明の第三は、半導体基板上に第１素子領域と第２素子領域が混載形成され、第１素子領域には、炭素含有のゲート絶縁膜を備える電界効果型トランジスタが形成され、第２素子領域には第１素子領域のゲート絶縁膜よりも炭素含有量の少ないゲート絶縁膜を備える電界効果方トランジスタとが形成されたことを特徴とする半導体集積回路装置を提供する。
【００３７】
又、上記第三の発明において、第２素子領域の電界効果型トランジスタは、記憶回路の構成素子であるとともに第１素子領域の電界トランジスタは、演算回路の構成素子であることが好ましい。
【００３８】
尚、上記本発明の第一乃至第三において、半導体基板は、単一の半導体材料からなるバルク基板や、半導体層（ＳＯＩ層）が絶縁膜を介して半導体基板の主表面に形成されたＳＯＩ基板であってもよい。ＳＯＩ基板を用いた場合には、上記第１素子領域及び第２素子領域の電界効果型トランジスタはＳＯＩ層に形成される。
【００３９】
上記本発明の第一及び第二によれば、第１素子領域の絶縁膜、及びこの絶縁膜とは膜厚の異なる第２素子領域の絶縁膜を、炭素含有量を添加・調整する工程以外に、従来の単一の絶縁膜の形成工程になんらの工程を追加することなく形成可能である。特にいずれかの素子領域の不純物濃度の調整工程に引き続き、第１素子領域及び第２素子領域のいずれかの所望の素子領域に選択的に炭素含有半導体を形成することで工程数の増大を伴なうことなく、膜厚の異なる絶縁膜を形成できる。
【００４０】
又、上記本発明の第三によれば、互いに異なる膜厚のゲート絶縁膜を同一半導体基板表面に具備し、かつ異なる機能素子の各機能に応じた動作特性を得ることが可能な半導体集積回路装置を提供することが可能となる。
【００４１】
さらに又、本発明の第四は、半導体基板の主表面に炭素を含有する第１半導体層を形成する工程と、主表面に、第１半導体層よりも炭素含有量の少ない第２半導体層を形成する工程と、主表面を所定雰囲気に晒して、第１及び第２半導体層を各々の炭素含有量に依存した膜厚を備える第１及び第２絶縁膜とする工程と具備することを特徴とする半導体装置の製造装置の製造方法を提供する。
【００４２】
尚、上記本発明の第四において第１及び第２絶縁膜は複数の素子を構成し、同一機能を発揮する膜とすることができる。
【００４３】
上述のように、異なる膜厚の絶縁膜を半導体基板の主表面に形成する工程を、図１（ａ）及び図１（ｂ）を用いて説明する。図１（ａ）及び図１（ｂ）では、便宜上単一の絶縁膜を用いて説明し、素子領域別の図示を省略した。尚、以降の説明では、絶縁膜として酸化膜を例示して説明する。薄い酸化膜を形成するべき領域に開口部を有するレジストパターン１０１を半導体基板（あるいは半導体層）１００の主表面に形成した後、開口部に露出する半導体基板１０“の表面領域に、選択的に薄い炭素含有半導体層１０２を形成する。レジストパターン１０１剥離後、該半導体基板１００の主表面を所定雰囲気及び所定の炉内温度にて熱酸化することのより、炭素含有半導体層１０２の酸化膜１０２ａよりもレジストパターン１０１にマスクされていたため炭素を含有しない半導体層１０３表面の酸化膜１０３ａの膜厚を厚く形成できる。このように、炭素含有量に依存して領域毎に膜厚の異なる酸化膜１０２ａ，１０３ａを一度の酸化工程で実現することができる。
【００４４】
尚、３種類以上の異なる膜厚の絶縁膜を形成するには、炭素の含有量を互いに調整した３種の炭素含有半導体層を所望の領域に形成することで可能である。この際にも、炭素の導入工程や炭素量の調整工程をチャネル領域の不純物濃度の調整工程等と同一のパターンを用いて引き続き行うことで、リソグラフィー工程数の増加を伴うことなく、３種以上の異なる膜厚を有するゲート絶縁膜が得られる。
【００４５】
又、選択的に薄い炭素含有半導体層を形成するには、図１（ｂ）に示す様に、半導体層基板１００の主表面に薄い炭素含有半導体層１０２を形成した後、薄い酸化膜を形成するべき領域以外、つまり厚い酸化膜を形成すべき領域１０３を、選択的にＨＦ溶液にさらすことで、この領域に導入された炭素を除去し、炭素含有半導体層１０２よりも炭素の含有率を下げる。レジストパターン１０１剥離後、半導体基板１００の表面を酸化すると、炭素を除去した領域１０３の酸化速度は、炭素が除去されずに残った領域１０２よりも早くなる。よって、一回の酸化工程で異なる膜厚を有する酸化膜１０２ａ，１０３ａを形成することが出来る。
【００４６】
また、厚い酸化膜を形成するべき領域１０３を、選択的にＨＦ溶液にさらす工程を、厚い酸化膜を形成するべき領域の不純物濃度を調整するため、基板と同導電性を持つ不純物を導入する工程に引き続いて行う事により、リソグラフィー工程等の増加を伴うことなく、上記酸化膜厚の制御を行うことができる。
【００４７】
又、上記課題を解決するために、本発明の第五は、半導体装置の主表面に形成された素子分離領域と、素子分離領域に囲まれた素子領域と、素子領域の前記半導体基板上に形成されたゲート電極と、ゲート電極の制御により前記半導体基板の表面領域に形成されるチャネル領域と、チャネル領域を両側から挟むソース・ドレイン電極と、ソース・ドレイン領域の下方に形成された炭素含有絶縁膜とからなることを特徴とする半導体装置を提供する。
【００４８】
本発明の第五の半導体装置によれば、ソース・ドレイン電極と半導体基板の間に挿入された炭素含有絶縁膜が、ソース・ドレイン中の導電性不純物の下方への拡散を防止し、導電性不純物の移動を誘起する熱処理等の製造工程を経てもソース・ドレイン電極の深さはこの炭素含有絶縁膜の位置に一致し、一定に保つことが可能となる。又、その製造工程において、ソース・ドレイン電極を形成後、施せる熱工程等に対する制約が大きく緩和されるという効果も備える。
【００４９】
つまり、本発明の第五によれば、ソース・ドレイン電極の深さは、炭素含有絶縁膜により、チャネル領域と同程度若しくはそれより若干深い所望の位置に精度よく保たれることから、接合深さのずれによる、短チャネル効果を防止し、しきい値電圧の制御性を高く保つことが可能である。
【００５０】
また、本発明の第五によれば、炭素含有絶縁膜により、ソース・ドレインと基板との間のリーク電流は抑制される。
【００５１】
加えて、本発明の第五によれば、ソース・ドレイン電極となるべき半導体物資は必要に応じた厚さに追加形成することが可能であり、ソース・ドレイン電極の電気抵抗の上昇を防止できる。
【００５２】
又、本発明の第五は、更に以下の構成を具備することが好ましい。
【００５３】
ソース・ドレイン電極は炭素含有絶縁膜と接して位置する。
【００５４】
炭素含有絶縁膜は前記ゲート電極に対して自己整合している。
【００５５】
ソース・ドレイン電極は前記炭素含有絶縁膜に対して自己整合している。
【００５６】
ソース・ドレイン電極の表面はチャネル領域よりも上方に位置することが、ソース・ドレイン電極の低抵抗化の為に好ましい。
【００５７】
ソース・ドレイン電極とゲート電極との間は絶縁膜が形成されたオフセット領域を備えることが寄生容量の低減の為に好ましい。
【００５８】
浅く掘ったトレンチに絶縁物を埋め込むことにより形成する素子分離（Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ）を用いた場合には、炭素含有絶縁膜により素子分離、ソース・ドレイン電極、及び基板との接合の界面を通じて流れるリーク電流も排除できる。
【００５９】
ソース・ドレイン電極の表面或いは全体は金属と半導体物質との化合物層が形成されていることが好ましい。このようにすると、炭素含有絶縁膜により、金属物資の基板への拡散を阻止し、また、これに起因したリーク電流を抑制した上で、ソース・ドレイン電極の抵抗を効果的に抑制できる。さらに、全体を完全に化合物層とすることも可能である。又、この部分が抵抗の低いシリサイドで完全に置換することも可能である。同様に、ソース・ドレイン電極に電気的接触を得るためのコンタクトを設けた場合、このコンタクトを構成する金属物質が下方に拡散し接合を突き抜ける恐れがない。
【００６０】
又、上記課題を解決するために、本発明の第六は、半導体基板の主表面に素子分離領域を形成する工程と、素子分離領域に囲まれた前記半導体基板の素子領域にゲート電極を形成する工程と、ゲート電極の両側のソース・ドレイン予定領域をその底面がチャネル領域と同等の位置もしくはそれよりも下方に位置するように形成する工程と、ソース・ドレイン予定領域の底面に炭素原子を含有する絶縁膜、及び前記ソース・ドレイン予定領域の側面に絶縁膜を形成する工程と、側面の絶縁膜をエッチングレート比を利用して選択的に除去する工程と、ソース・ドレイン予定領域にソース・ドレイン電極を形成する工程とを具備することを特徴とする半導体装置の製造方法を提供する。
【００６１】
又、本発明の第六は、更に以下の構成を備えることが好ましい。
【００６２】
ソース・ドレイン電極の形成は、前記側面の絶縁膜を除去することにより露出した半導体基板の露出面から半導体層をエピタキシャル成長により形成する。これにより、均一な単結晶膜を簡便に得られる。加えて、半導体物質を必要に応じた厚さに追加形成する事で、ソース・ドレイン電極の電気抵抗の上昇を防げられる。
【００６３】
ソース・ドレイン電極を形成する工程は、半導体基板の主表面に半導体層を形成した後に、この半導体層の表面のうち、半導体基板の基板面と略平行な表面に選択的に炭素含有絶縁膜を形成する工程と、基板面と略垂直な表面に炭素を含まない絶縁膜を形成する工程と、炭素を含まない絶縁膜、及びこれに隣接する前記半導体層を選択的に除去する工程とすることで、ゲート電極ソース・ドレイン電極との間のオフセット領域を簡略な方法で形成する上で好ましい。炭素含有絶縁膜と炭素を含まない絶縁膜のエッチングレート比を利用することで、オフセット形状を簡便に得ることが可能である。
【００６４】
炭素含有絶縁膜を形成する工程は、半導体基板もしくは半導体層が形成された半導体基板を炭素含有プラズマに露呈することにより行うことが好ましい。このように行うことで、例えば、ゲート電極或いはゲート側壁絶縁膜の加工に続く工程で炭素を導入することが可能となり、製造の低コスト化が可能である。
【００６５】
炭素含有プラズマに露呈する工程は、前記ゲート電極をプラズマに晒して加工する工程に引き続き行うことで、工程の簡略化、製造コストの低減を図ることが可能である。
【００６６】
ソース・ドレイン電極表面もしくは全体をシリサイド化することにより、該電極の低抵抗化をはかることが可能である。
【００６７】
【発明の実施の態形】
以下、本発明の各実施の形態を図面を参照しつつ説明する。
【００６８】
以下の第１及び第２の実施の形態は、本発明の第一及び第四に基づき同一の半導体基板或いは半導体層表面に、厚い酸化膜を備える第１素子領域と、これよりも薄い酸化膜を備える第２素子領域とを混載形成する方法を説明する。
【００６９】
（第１の実施の形態）
第１の実施の形態では、同一基板上の第１素子領域にＤＲＡＭ、第２素子領域に論理回路を形成する方法を図２（ａ）乃至図２（ｃ）、図３乃至図５、及び図６（ａ）乃至図６（ｃ）の工程別断面図を用いて説明する。尚、図２（ａ）乃至図２（ｃ）及び図５では、便宜上第１素子領域Ａと第２素子領域Ｂとを隣接して表示した。実際には、第１素子領域Ａには、互いに素子分離領域により分離され、同一膜厚のゲート酸化膜を有する複数の第１のＭＯＳＦＥＴが集積形成され、第２素子領域Ｂには、互いに素子分離領域により分離され、第１のＭＯＳＦＥＴと異なる膜厚のゲート酸化膜を有する第２のＭＯＳＦＥＴが複数個集積形成される。尚、各素子領域に形成される素子は１種の構造に限られず、適宜用途にあわせて他の素子構造も形成される。
【００７０】
図２（ａ）は、公知の技術の効果的な方法でシリコン基板２００の主表面に隣接する素子間を電気的に分離する素子分離用絶縁膜２０１、例えばシリコン酸化膜を形成した後の断面図である。素子分離用絶縁膜２０１には、例えば、シリコン基板２００主表面に形成した浅い溝にシリコン酸化膜等の絶縁膜を埋め込み形成したＳＴＩ（Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ）や、隣接する素子間の絶縁性をさら
に高めるために基板２００の主表面に形成したより深い溝に絶縁膜を埋め込み形成したＤｅｅｐ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ　等がある。この素子分離領域２０１の形成後、素子領域の不純物濃度を調整するために、イオン注入等によりウエル領域（図示せず）を形成する。
【００７１】
次に図２（ｂ）に示すように、シリコン基板２００の主表面に、この主表面と同導電性を持つ不純物のイオン注入を行いＤＲＡＭ用ＭＯＳＦＥＴを構造すべき第１素子領域Ａの表面不純物濃度を所望の値に調節し、ＤＲＡＭ用ＭＯＳＦＥＴのチャネル不純物領域２０２を形成する。引き続き、図２（ｂ）に示すように、論理回路用ＭＯＳＦＥＴを形成すべき第２素子領域Ｂの不純物濃度を論理回路用ＭＯＳＦＥＴのチャネル不純物濃度に再調整するため、第２素子領域Ｂに開口部を有し、第１素子領域Ａを覆うレジストマスク２０３を形成する。さらに、図２（ｂ）に示ように、レジストマスク２０３を保護膜として第２素子領域Ｂの主表面に選択的に基板主表面と逆電導性を持つ不純物イオンを注入し、論理回路用ＭＯＳＦＥＴのチャンネル不純物領域２０４とする。
【００７２】
続いて、図２（ｃ）に示すように、レジストマスク２０３を残置したまま、シリコン基板２００主表面を炭素含有プラズマに晒す。炭素含有プラズマは、公知の技術の範囲内の効果的な方法で生成することが出来る。炭素の供給源は、プラズマ内に炭素を供給出来る任意の供給源で良い。例えば、炭素含有プラズマは、ＣＦ４　，ＣＨＦ３　，ＣＣｌ，ＣＨ４　などのガスをプラズマ中に供給する事で生成出来る。
【００７３】
また、炭素は基板主表面上にレジストマスク２０３の様な炭素含有物質がある場合、このレジストマスク２０３へのＲＩＥによるイオン衝撃を利用して供給させる事も出来る。
【００７４】
これにより、図２（ｃ）に示すように、第２素子領域Ｂの主表面にのみ薄い炭素含有シリコン層２０５を形成する。従って、第１素子領域Ａのチャネル不純物領域（シリコン層）２０２にはプロセスによる積極的な炭素の添加はない。ＲＩＥプラズマから炭素粒子を入射する場合、粒子は１ＫＶ以下で加速されているので、この炭素含有シリコン層の厚さは半導体基板２００の主表面から数十オングストロームにとどまる。薄い炭素含有シリコン層２０５に含まれる炭素の含有量は、公知の技術の範囲内の効果的な方法で調整することが出来る。例えば、プラズマに供給する炭素を含むガスの流量や、圧力、プラズマを発生させるためのパワー、プラズマ中で処理する時間、など調節することで薄い炭素含有シリコン層２０５に導入する炭素の量を制御出来る。
【００７５】
これらの方法と同等の方法として、炭素含有シリコン層の形成は、プラズマからの導入以外にも、炭素イオンのイオン注入によって達成してもよい。また、薄い炭素層をシリコン基板２００の主表面上にさらに形成し、この上からイオン注入や、プラズマ処理を行い、この衝撃により炭素を基板表面に導入（ノックオン）しても良い。
【００７６】
以下に説明するように、本発明者らは、この炭素含有シリコン層２０４を酸化した場合、その酸化速度は、炭素を含まないシリコン層２０２の酸化速度に対して大きく遅れる事を発見した。ここで、この現象について実験事実に基いて説明する。
【００７７】
図３に、この様な同一半導体基板の主表面に形成した炭素含有シリコン層と炭素を含まないシリコン層を酸化することにより得られる酸化膜厚を酸化時間の関数で示す。酸化は基板温度１０００℃で、窒素により８０％に希釈した乾燥酸素雰囲気で行った。炭素含有シリコン層表面の酸化（図３に点線で示す。）は、通常のシリコン層の酸化（図３に実線で示す。）と比べ速度が遅い事が分かる。炭素含有シリコン層に含まれる炭素濃度は５原子％程度である。
【００７８】
図４に、炭素含有シリコン層酸化膜の膜厚を、炭素含有シリコン層に含まれるシリコン原子と結合している炭素（ＳｉＣ）濃度［原子％］の関数として示す。酸化膜は基板温度１０００℃、５分間の乾燥酸素雰囲気での酸化により形成した。図４に示した通り、炭素を含まないシリコン層には、膜厚が１３０オングストローム程度の酸化膜が形成されるのに対して、炭素含有量が約４原子％の場合の酸化膜厚は４０オングストローム程度にとどまる。また、図４から明らかなように、導入する炭素濃度を調整することで、最終的に得られる酸化膜厚を変える事が出来る。
【００７９】
図５は、上記の説明に基づき、図２（ｃ）のレジストマスク２０３を酸溶液等を用いて除去した後、所定の時間、所定の酸化雰囲気で酸化した後の断面図を示す。第１素子領域Ａの主表面には厚い酸化膜２０６が、第２素子領域Ｂの主表面には酸化膜２０６よりも膜厚の薄い酸化膜２０７が形成されている。
【００８０】
第１の実施の形態では、第２素子領域Ｂの主表面への炭素導入を不純物濃度調整工程において用いたレジストマスク２０３を用いて行うため、炭素導入工程以外、従来の単一の酸化膜を形成するための工程になんらの工程を追加することなく異なる膜厚の酸化膜を同一基板上に同時に得られた事に注目すべである。よって、異なるゲート酸化膜とチャンネル濃度を持つ素子領域が簡略な製造工程により実現され、従来の異なる膜厚の酸化膜を別の工程で形成する方法に比べて製造コストが大きく低減される。
【００８１】
このように形成された、第２素子領域Ｂの薄いゲート酸化膜は第１素子領域Ａの厚いゲート酸化膜よりも炭素含有量は多い。
【００８２】
さらに、酸化膜内に存在する炭素原子は、ボロン原子が酸化膜を突き抜けることを防ぐ働きがある。従って、高速ＣＭＯＳタイプの論理回路に用いられる、ボロンを含むゲート電極を用いたＰ型ＭＯＳＦＥＴのゲート酸化膜に本発明を適用すすれば、ボロン突き抜けによるチャンネル領域の不純物濃度の変動を抑制できる。従って、高速Ｄｕａｌ　Ｇａｔｅ　ＣＭＯＳ回路の形成が簡略になる事にも注目すべきである。
【００８３】
以上、説明したようなゲートの酸化膜形成に引き続き、公知の技術を用いて、第１素子領域Ａには、ＭＯＳＦＥＴ、電荷蓄積用のＣａｐａｃｉｔｏｒ層間絶縁膜とこれを通じた各電極へのコンタクトの形成、及び第２素子領域ＢにはＭＯＳＦＥＴと層間絶縁膜、さらには、各素子領域内及び各素子領域管を結ぶ配線工程、実装工程などを経てメモリ・ロジック混載の半導体集積回路装置を完成させる。
【００８４】
図６（ａ）に本発明の第１素子領域に形成する半導体記憶装置の一例として、スタック型キャパシタを有するＤＲＡＭの断面構造を示す。シリコン基板２００主表面の素子領域には、図２（ａ）乃至図２（ｃ）及び図３（ａ）を用いて説明したように、チャンネル不純物領域２０２、及び厚いゲート酸化膜２０６が形成されている。このゲート酸化膜２０６上には、不純物が添加された多結晶シリコン膜等からなるゲート電極Ｇが形成されている。尚、ゲート電極Ｇは図６（ａ）の紙面垂直方向（ワード線方向）に伸び、図６（ａ）の断面と平行な別の複数の断面には、図６（ａ）と同様な断面構造を有することで複数の記憶セルがワード線方向にセルアレイを構成している。
【００８５】
ゲート電極Ｇの両側のシリコン基板２００の主表面には、ソース・ドレイン拡散層Ｓ／Ｄが公知のイオン注入法等により形成される。記憶セルを構成するＭＯＳＦＥＴは、このソース・ドレイン拡散層Ｓ／Ｄ、ゲート電極Ｇ及びゲート酸化膜２０６により主に構成されている。ソース・ドレイン拡散層Ｓ／Ｄ上には層間絶縁膜Ｉ１が形成され、電荷蓄積用キャパシタＣ、ビット線Ｂ．Ｌ．等はこの層間絶縁膜Ｉ１を介して、ＭＯＳＦＥＴに積層形成される。キャパシタＣは誘電体膜からなり、記憶ノードＮとプレート電極Ｐからなる一対の電極に挟持される。記憶情報は、記憶ノードＮ、ドレイン拡散層Ｄ、ゲート電極の制御により誘起されたチャンネル、及びソース拡散層Ｓからなる電流経路を介して、読み出し、書き込み動作が行われる。プレート電極Ｐ上には層間絶縁膜Ｉ２を介して、主のＷ．Ｌ．、層間絶縁膜Ｉ３を介して、Ａ１配線等が形成されている。
【００８６】
図６（ａ）及び図６（ｂ）では、１セルについて符号を付した。集積化した憶装置では、紙面横方向（ビット線方向）にも同じ構造を持つ記憶セルが複数個形成され、セルアレイを構成するのが一般的である。
【００８７】
図６（ｂ）は、第１素子領域に形成する半導体記憶装置の一例としてのトレンチ型キャパシタを有するＤＲＡＭの断面構造図である。シリコン基板２００の主表面には、ＳＴＩ等の素子分離領域２０１、チャンネル不純物領域２０２、ゲート酸化膜２０６等が先に詳述した本発明の方法により形成されている。トレンチ型キャパシタ構造では、ゲート酸化膜２０６形成に先立って、シリコン基板２００に予めトレンチ（溝）を形成し、その後、キャパシタＣ用の誘電体を形成しておく。このキャパシタＣは基板２００で構成するプレート電極、及びトレンチ内に形成されたシリコン層等からなる記憶ノードＮにより挟持されている。記憶ノードＮは、ドレイン拡散層Ｄに接続されている。記憶ノードＮはドレイン拡散層Ｄ、ゲート電極からの制御により誘起されているチャネル、ソース拡散層Ｓを介してビット線Ｂ．Ｌ．に接続される。ビット線Ｂ．Ｌ．方向（紙面横方向）、及びワ−ド横方向（紙面垂直方向）へは、スタック型ＤＲＡＭと同様にアレイ状に複数形成されるのが一般的である。
【００８８】
図６（ｃ）に、本発明の第２素子領域Ｂの論理回路を構成する相補型（Ｃｏｍｐｌｉｍｅｎｔａｒｙ）　ＭＯＳＦＥＴの一部の断面構造を示す。
【００８９】
ｐ型の半導体基板２００の主表面には、すでに詳述した方法により、素子分離領域２０１及びチャネル不純物層２０４、及び第１素子領域のゲート酸化膜よりも薄いゲート酸化膜２０７が形成されている。ゲート酸化膜２０７の表面には、ボロン等の不純物が添加された多結晶シリコン膜等からなるゲート電極Ｇが形成され、その両側にはシリコン窒化膜等のように層間絶縁膜Ｉ１のシリコン酸化膜と選択比のとれる材料で構成された側壁膜が形成されている。又、基板２００の表面にはゲ−トＧををマスクにして行うイオン注入によりソース・ドレイン拡散層Ｓ／Ｄの不純物を導入する。これらを形成した後に、層間絶縁膜Ｉ１を基板主表面にＣＶＤ法等により形成し、この層間絶縁膜にソーシ・ドレイン拡散層Ｓ／Ｄに接続するコンタクトホールを形成する。さらに、このホール内にＡｌ，Ｗ等からなるコンタクト配線を形成する。図６（ｃ）にはｎウェルＣＭＯＳＦＥＴを示した。番号を付したＭＯＳＦＥＴがｎＭＯＳＦＥＴであり、その横に隣接するのがｐＭＯＳＦＥＴである。基板にｐ型を用いているので、ｐＭＯＳＦＥＴの基板表面領域にはｎウェルＷを形成している。ｎウェルＣＭＯＳＦＥＴの他に、いずれのＭＯＳＦＥＴ領域にもチャネルと異導電型のウェルを形成した、ダブルウェルＣＭＯＳＦＥＴ構造等がある。図６（ｃ）には、単一のＣＭＯＳＦＥＴを示したが、論理回路を構成する第２素子領域Ｂには、このようなＣＭＯＳＦＥＴが複数集積形成されているのが一般的である。尚、ソース・ドレイン拡散層をＬＤＤ構造とするには、ゲート電極Ｇ及び側壁膜をマスクとしたイオン注入の他に、ゲート電極Ｇをマスクとして低ドーズ量、低加速エネルギーで不純物のイオン注入を行う。これらのＭＯＳＦＥＴの構造は、同一工程による製造がコスト面から好ましいので、極力あわせるのが一般的である。
【００９０】
図７（ａ）に、第１素子領域Ａと第２素子領域Ｂを１チップ上に混載形成した半導体集積回路装置の平面図を示す。一例として、第１素子領域ＡにＤＲＡＭ、第２素子領域Ｂに３次元グラフィックス回路がある。又、第１素子領域Ａに特定機能を実現するプログラムを格納したＤＲＡＭを、第２素子領域Ｂにプロセッサを形成する例等があげられる。この場合には、各素子領域間でゲート酸化膜厚を変化させるとともに、第１素子領域Ａ内においても、特定機能を実現するプログラム部と、ＤＲＡＭのゲート酸化膜厚とを互いに異なるものにすることも可能である。尚、半導体集積回路装置が形成されたチップは実装基板に公知の方法により実装される。そして、この実装基板の縁部には外部と電気的に接続するための複数の端子が形成されている。
【００９１】
又、図７（ｂ）に、第１素子領域Ａと第２素子領域Ｂ１、Ｂ２を混載形成した半導体集積回路装置の平面図を示す。第２素子領域Ｂ１、Ｂ２としては、第１素子領域Ａのメモリと接続される、システム・コントローラやグラフィックスコントローラ等が例示される。
【００９２】
（第２の実施の形態）
第２の実施の形態では、本発明の第一、第二、及び第四に基いて、同一基板上の第１素子領域と第２素子領域で異なる膜厚の酸化膜を形成する方法を第８（ａ）乃至図８（ｃ）、図９（ａ）、図９（ｂ）及び図１１の工程別断面図を用いて説明する。尚、図８（ａ）乃至図８（ｃ）、図９（ａ）及び図９（ｂ）では、便宜上第１の領域Ａと第２の領域Ｂとを隣接して表示した。
【００９３】
まず、図８（ａ）に示す様に、ＤＲＡＭ用ＭＯＳＦＥＴを形成すべき第１素子領域Ａ、及び論理回路用ＭＯＳＦＥＴを形成すべき第２素子領域Ｂを含む、シリコン基板３００の主表面に、導電性不純物のイオン注入を行う。このイオン注入の注入量、及び加速電圧等は、ロジック用ＭＯＳＦＥＴを形成すべき第２素子領域Ｂの主表面の不純物濃度を、所望の値となるように調整する。従って、この時点での、第１素子領域Ａの主表面の不純物濃度は第２素子領域Ｂの不純物濃度と等しい。
【００９４】
次に、図８（ｂ）に示すように、第１素子領域Ａと、第２素子領域Ｂの主表面に薄い炭素含有シリコン層３０３を形成するため、半導体基板３００を炭素含有プラズマに晒す。尚、炭素含有シリコン層３０３の形成は、第１の実施形態で説明した方法を用いることができる。
【００９５】
続いて、図８（ｃ）に示すように、第１素子領域Ａの不純物濃度をＤＲＡＭ用ＭＯＳＦＥＴのチャネル不純物濃度に再調整するため、第１素子領域Ａに開口部を有するレジストマスク３０４を形成する。そして、このレジストマスク３０４を保護膜として第１素子領域Ａに選択的にシリコン基板３００のウェルと同導電性の不純物イオンを追加注入し、ＤＲＡＭ用ＭＯＳＦＥＴのチャネル不純物領域３０５を形成する。
【００９６】
次に、図９（ａ）に示すように、シリコン基板３００の主表面上にレジストマスク３０４を残したまま、基板３００を純水に対してＨＦ量を１／２００に調整したＤＨＦ溶液に浸す。このようにして、第１素子領域Ａの主表面に形成した薄い炭素含有シリコン層３０３を選択的にＤＨＦで処理することが可能になる。
【００９７】
以下に詳しく説明するように、本発明者らは、炭素含有シリコン層３０３が形成されたシリコン層３００の主表面をＤＨＦ中で処理することにより、炭素含有シリコン層３０３の含有炭素量が減少し、その結果、炭素含有シリコン層３０３の酸化速度が増加する事を発見した。このような現象を、図１０の実測データを用いて説明する。試料は、各々半導体基板の主表面に形成した炭素含有シリコン層をＤＨＦ溶液に６０秒間浸した試料Ｄ１、ＤＨＦ溶液に６００秒間浸した試料Ｄ２、ＤＨＦ溶液に浸さない試料Ｎ、及び半導体基板表面に炭素を添加せずにある試料Ｍである。試料Ｎは６枚、試料Ｄ１は４枚、試料Ｄ２は３枚、試料Ｍは２枚について測定した。図１０の縦軸は、これらの試料を基板温度１０００℃、乾燥酸素の雰囲気で５分間、酸化した時に形成されるシリコン酸化膜の膜厚［オングストローム］を示す。試料Ｎの炭素含有シリコン層の炭素含有量は、１．２原子％である。この図から、ＤＨＦ中で処理した時間の増加に従い、炭素含有シリコン層上に形成される酸化膜厚は増加し、炭素を含まないシリコン上に形成される酸化膜厚に近くなることが分かる。これは、炭素含有シリコン層をＤＨＦ中で処理した結果、含有炭素の量が減少し酸化速度が増加したためである。
【００９８】
図９（ｂ）は、上記の説明に基ずき、図９（ａ）のレジストマスク３０４を、酸溶液等を用いて除去した後、目途の時間、目途の酸化雰囲気で酸化した後の断面図を示している。第１素子領域Ａの基板３００表面には厚いシリコン酸化膜３０７が、第２素子領域Ｂの基板３００表面には酸化膜３０７よりも炭素含有量の多い、薄いシリコン酸化膜３０８が形成されている。
【００９９】
本実施の形態では、チャネル不純物濃度の調整工程に引き続き、ＤＨＦ処理を行うため、酸化膜の形成はレジスト剥離工程の一環として行うことが出来る。よって、炭素導入工程以外、従来の第１及び第２素子領域に同一の酸化膜を形成するための工程になんらの工程を追加することなく異なる膜厚のシリコン酸化膜を同一基板上に同時に得られた事に注目すべきである。この結果、異なるゲート酸化膜とチャネル濃度をつ素子領域が、簡略な製造工程により実現され、従来の別々に酸化膜を形成する方法に比べて製造コストが大きく低減される。さらに、前述の様に、炭素原子を含むゲート酸化膜をロジック部に用いる事により、ボロンの突き抜けに対しても大きな耐性が生まれ、高速Ｄｕａｌ　Ｇａｓｔｅ　ＣＭＯＳ　回路の形成が容易になる事にも注目すべきである。
【０１００】
これに引き続き、第１の実施の形態において説明したように、公知の技術を用いて、ＭＯＳＦＥＴ、電荷蓄積用のＣａｐａｃｉｔｏｒ　，層間膜とこれを通じた各電極へのコンタクトの形成、さらには、配線工程、実装工程などを経て、ＤＲＡＭを構成すべき半導体領域に、チャネル濃度が高く、ゲート酸化膜が厚いＭＯＳＦＥＴを、ロジック回路を構成すべき半導体領域に、チャネル濃度が低く、ゲート酸化膜が薄いＭＯＳＦＥＴを、備えたメモリ、ロジック混載半導体装置を完成させる。
【０１０１】
尚、以上の実施の形態では、ゲート絶縁膜として酸化膜を用いて説明したが、本発明の炭素導入工程の適用は、熱酸化膜の他に、公知の多数あるゲート絶縁膜の場合でも、熱窒化膜、オキシナイトライド膜等にも適用でき、その効果も上述のものと同等に得られると考えられる。又、これらの絶縁膜上にＣＶＤ絶縁膜等を積層形成するにあたっても、本発明を適用することにより、上述の優れた効果が得られる。
【０１０２】
又、以上の実施の形態では、半導体基板としてシリコン基板を例示したが、他の半導体材料を用いた基板にも適用可能である。さらに、半導体基板上に絶縁層を介して半導体層が形成されたＳＯＩ（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）基板を用いることも可能である。
【０１０３】
さらに又、第１及び第２素子領域が構成する回路は上述の記憶回路や論理演算回路に限らず、同一基板上に混載形成される複数の回路であって、互いに各々の回路特性に応じた絶縁膜厚の調整が望まれる回路であればいずれの機能回路でも本発明を適用しうる。
【０１０４】
（第３の実施の形態）
以下に説明する第３の実施の形態は、本発明の第五及び第六に基づき、ソース・ドレイン電極の下部に炭素含有絶縁膜を備えたサリサイド型Ｅｌｅｖａｔｅｄ
Ｓｏｕｒｃｅ　Ｄｒａｉｎ　ＭＯＳＦＥＴ、及びその製造方法に関する。
【０１０５】
図１１（ａ）は第１の実施の形態にかかわるＭＯＳＦＥＴを説明するための断面図である。
【０１０６】
半導体基板４００表面の素子分離領域４０１により囲まれた素子領域にはゲート電極４０３が形成され、このゲート電極４０３の直下チャネル領域Ｃにはゲート電極の電圧制御によりチャネルが形成される。チャネル領域Ｃの両側に形成された炭素含有絶縁膜４１２ａ，４１２ｂはチャネル領域Ｃと同等もしくは深く形成され、その上にソース・ドレイン電極４１４ａ，４１４ｂが形成されている。ソース・ドレイン電極４１４ａ，４１４ｂの下部は炭素含有絶縁膜４１２ａ，４１２ｂにより、異導電型ウェル領域（図示せず）もしくは半導体基板４００と絶縁されている。又、ソース・ドレイン電極４１４ａ，４１４ｂは十分な厚さを有し、その表面は半導体基板表面よりも上方に位置する。尚、ゲート電極４０３は、側壁絶縁膜４０６によりソース・ドレイン電極４１４ａ，４１４ｂと絶縁されている。
【０１０７】
このような電界効果型トランジスタは、以下の好ましい特性を備える。
【０１０８】
まず、炭素含有絶縁膜４１２ａ，４１２ｂは、ソース・ドレイン電極４１４ａ，４１４ｂと半導体基板４００間の接合リーク電流を十分抑えることが可能である。又、ソース・ドレイン電極４１４ａ，４１４ｂを構成する半導体層中に多少の結晶欠陥があっても、この欠陥に基ずくリーク電流を抑制できる。
【０１０９】
又、この半導体層の膜厚や膜質に多少のばらつきがあっても、ソース・ドレイン電極４１４ａ，４１４ｂとシリコン基板４００との接合位置は、炭素含有絶縁膜４１２ａにより一定の深さに規定されるため、接合深さのばらつきによるしきい値電圧のばらつきが抑制できる。
【０１１０】
さらに、浅いトレンチによる素子分離（ＳＴＩ）４０１を用いた場合に問題となる、この素子分離４０１とソース・ドレイン電極４１４ａ，４１４ｂと半導体基板４００との接合界面を通じて流れるリーク電流の発生も抑制出来る。
【０１１１】
加えて、ソース・ドレイン電極４１４ａ，４１４ｂを構成する半導体層は所望の厚さに形成可能であり、その電気抵抗の上昇を防止できる。
【０１１２】
さらにまた、炭素含有絶縁膜４１２ａ，４１２ｂが金属性物質の半導体基板４００への拡散を阻止し、また、これに起因したリーク電流を抑制するので、ソース・ドレイン電極４１４ａ，４１４ｂの表面、さらに全体を完全に金属と半導体物質との化合物とすることも可能である。このようにすることで、更に電気抵抗を低減することが可能となる。同様に、炭素含有絶縁膜４１２ａ，４１２ｂにより、ソース・ドレイン電極４１４ａ，４１４ｂに電気的接触を得るためのコンタクトを設けた場合、このコンタクトを構成する金属性物質が下方に拡散し接合を突き抜けてリーク電流が発生する恐れがない。
【０１１３】
次に、図１１（ａ）乃至図１１（ｃ）、図１２（ａ）乃至図１２（ｃ）の工程別断面図を用いて第３の実施の形態の電界効果型トランジスタの製造方法を説明する。
【０１１４】
まず、図１１（ｂ）に示すように、半導体基板、例えばシリコン基板４００の主表面に、隣接する素子領域間を電気的に分離する素子分離領域４０１を公知のＬＯＣＯＳ法、深いトレンチ素子分離法、シリコン基板に形成した浅い溝に絶縁物を埋め込み形成する埋め込み素子分離法（上述のＳＴＩ法）等により形成する。そして、図１１（ｂ）に示すように、熱酸化法、またはＣＶＤ法等によりシリコン基板４００の表面に酸化シリコン膜等の絶縁膜４０２を形成した後、その表面に不純物を添加した多結晶シリコン等の導電膜及び窒化シリコン膜等の絶縁膜をＬＰＣＶＤ法等により堆積し、ＰＥＰ法及びＲＩＥ等の異方性エッチングによりゲート電極４０３とその表面の絶縁膜４０４を形成する。さらに、図１１（ｂ）に示すように、これらが形成されたシリコン基板４００の表面を覆うように、ゲート側壁絶縁膜を構成すべき絶縁物質４０５、例えばシリコン窒化膜をＣＶＤ法等により形成する。
【０１１５】
次に、図１１（ｃ）に示すように、絶縁物資４０５のうち、その基板表面に平行に形成された部分をＲＩＥ等の異方性エッチングにより選択的に除去し、同様にゲート両側壁部分を残置させることで側壁絶縁膜４０６を形成する。このエッチングを、絶縁物質４０５のうち基板面方向に形成された部分を除去した後もしばらく継続（オーバーエッチング）する。下地の絶縁膜４０２、及びシリコン基板４００の表面を、所望の深さにエッチングし、ゲート電極４０３直下のチャネル領域Ｃと同等もしくはこれよりも後退した凹部領域（ソース・ドレイン予定領域）４０８ａ，４０８ｂを形成する。この際、所望の深さに到達したら、ＲＩＥのプラズマガス中に炭素を含有させる。炭素含有プラズマは、公知の技術の範囲内の効果的な方法で生成することが出来る。炭素の供給源は、プラズマ内に炭素を供給出来る任意の供給源で良い。例えば、炭素含有プラズマは、ＣＦ４　，ＣＨＦ３　，ＣＣｌ４　，ＣＨ４　などのガスをプラズマ中に供給する事で生成出来る。また、炭素は半導体基板４００の表面に予め形成しておいたフォトストレジストマスクの様な炭素含有物資がある場合、ここから、ＲＩＥに伴うイオン衝撃を利用して供給させる事も出来る。オーバーエッチング時のプラズマ工程条件、例えばガス圧等は必ずしも、絶縁物資４０５のエッチング時のそれとは一致しなくてもよい。絶縁物資の除去を感知し、この後にプラズマ処理チェンバー内の条件を適宜、連続して変化させてもよい。この様な連続した条件の変化は、一連の工程として行えるので、実質的にゲート側壁の加工とともに一つの工程として実施出来る。一般に、プラズマは、その状態を維持するために、周囲の物質に対し、正の電位を帯びる様になる。この結果、プラズマより、周囲の物資に対して正電荷を帯びた粒子を垂直に入射させる方向に電界が発生する。よって、プラズマ中の正電荷を帯びた炭素粒子は、ゲート電極４０３、及びシリコン基板４００に垂直に衝突する。このため、ソース・ドレイン予定領域４０８ａ，４０８ｂの水平表面のみに炭素粒子は注入され、垂直表面４０９ａ，４０９ｂには炭素領域は注入されない。こうして、炭素含有シリコン膜４１０ａ，４１０ｂが基板面に水平な表面に形成される。通常使われるＲＩＥプラズマからの入射粒子は１ＫｅＶ以下で加速されているので、この炭素含有シリコン膜４１０ａ，４１０ｂの厚さは数十オングストロームにとどまる。炭素含有シリコン膜４１０ａ，４１０ｂの炭素含有率は１ａｔｏｍｉｃ％以上が好ましい。また、側壁エッチングの後に、薄い炭素層をシリコン基板４００上に形成し、この上からイオン注入や、プラズマ処理を行いこの衝撃で炭素を導入（ｋｎｏｃｋ−ｏｎ）して、炭素含有シリコン膜４１０ａ，４１０ｂを形成してもよい。
【０１１６】
次に、図１２（ａ）に示すように、例えば１０００℃の熱酸化により、垂直表面４０９ａ，４０９ｂの表面に厚さ約５０オングストロームの炭素粒子を含まない酸化シリコン膜４１１ａ，４１１ｂを形成し、同時に炭素含有シリコン膜４１０ａ，４１０ｂを、厚さ約５０オングストロームの炭素含有酸化シリコン膜４１２ａ，４１２ｂに改質する。この炭素含有酸化膜４１２ａ，４１２ｂと炭素を含有しない酸化膜４１１ａ，４１１ｂにはそのエッチングレートに大きな差がある事を本発明者は発見した。
【０１１７】
図１３は、こうして形成された異なる２種の酸化膜を２００：１の希ＨＦ（ＤＨＦ）溶液中に浸し、その膜厚の時間変化を示す図である。実線は、炭素を含まない酸化シリコン膜の膜厚の変化である。ＤＨＦ溶液中でエッチングが滞りなく進行し、速やかに酸化膜が除去されていることが分かる。一方、破線は、炭素含有酸化シリコン膜の膜厚の変化を示す。酸化前の炭素含有シリコン膜の炭素含有率は５ａｔｏｍｉｃ％である。ＤＨＦ溶液中でのエッチングの進行はあるところ（１０−２０Ａ）でほとんどとまってしまう事が分かる。よって、シリコン基板４００をＤＨＦ溶液中に長時間浸すと酸化シリコン膜４１１ａ，４１１ｂのみを選択的に除去出来る事が明らかである。
【０１１８】
図１２（ｂ）は、上述の現象に基ずき、シリコン基板４００をＤＨＦ溶液中に浸し酸化シリコン膜４１１ａ，４１１ｂのみを選択的に除去した後の断面図を示している。炭素シリコン基板４００の表面領域、すなわち、チャネル領域Ｃと同程度の深さより若干深く形成された炭素含有酸化シリコン膜４１２ａ，４１２ｂは残存する一方、垂直表面４１３ａ，４１３ｂのシリコン基板側面は露出している。従来行われている後処理としてＤＨＦ処理を用いる事によって，酸化工程以外、従来の工程に特別な工程を追加することなくこの様な構造を得られたことは、製造工程の簡略化及びコスト低減に寄与すると考えられる。
【０１１９】
図１２（ｃ）は、シリコン基板４００の垂直表面４１３ａ，４１３ｂに露出したシリコン基板表面を成長の種として、この領域上に横方向選択エピタキシャル成長を行いソース・ドレイン電極となるべきシリコン層４１４ａ，４１４ｂを追加形成した後の断面図を示す。ソース・ドレイン電極４１４ａ，４１４ｂの厚さは、この後ＲＩＥやＣｈｅｍｉｆｃａｌ　Ｄｒｙ　Ｅｔｃｈｉｎｇ　（ＣＤＥ）の様なエッチング工程を追加して調整しても良い。選択エピタキシャル成長は、公知の技術の内の効果的な方法で行える。例えば、シリコン基板４００を８００℃の高真空雰囲気中で、ＳｉＨ２　Ｃｌ２　とＨＣｌにさらす。横方向の成長を促すため、垂直表面４１３ａ，４１３ｂは、所望の面方位、例えば（１００）面であることが望ましい。このようにエピタキシャル成長により追加形成したソース・ドレイン電極となるべきシリコン層４１４ａ，４１４ｂの膜厚や膜質に多少のばらつきがあっても、接合が形成される位置は、炭素含有酸化シリコン層４１２ａ，４１２ｂによりすでに規定されているので、接合深さのばらつきによる上述の悪影響を与えることはない。よって、しきい値電圧のばらつきが抑制できる。シリコン基板４００へのリーク現象は炭素含有酸化膜４１２ａ，４１２ｂにより遮断される為、ソース・ドレイン電極４１４ａ，４１４ｂ中の多少の結晶欠陥は素子の性能に対して無害である。即ち、従来技術に見られた、選択エピタキシャル成長に伴う膜厚及び膜質による困難から解放されていることに注目すべきである。
【０１２０】
これに続き、必要に応じて、ゲート電極４０３上部の絶縁膜４０４をエッチング除去し、シリコンと選択的に反応する金属、例えばＣｏ、Ｗ、Ｔｉ等からなる膜（図示せず）を全面にスパッタ法等により堆積させた後、これに熱処理、例えば窒素雰囲気中で５００℃の急速熱処理（ＲＴＡ）を施す事により、シリコンとこの金属膜との接触面、即ち、シリコンが露出した４１４ａ，４１４ｂ及び絶縁膜４０４の除去により露出したゲート電極４０３の表面でシリサイド化を選択的に進行させ、同時に不純物を半導体基板４００のチャネル領域Ｃの近傍に拡散させる。この後、末反応により残置した金属をＨＮＯ３　などの溶液でエッチング除去することにより、図１１（ａ）に示すように、金属シリサイド層４２０ａ，４２０ｂ，４２０ｃをゲート多結晶シリコン膜１０３上、ソース・ドレイン電極４１４ａ，４１４ｂ上に自己整合的に形成する。このようにして、図１１（ａ）に示すような、構造ができる。
【０１２１】
これに引き続き、公知の技術を用いて、層間絶縁膜（図示せず）とこの膜の所定領域にコンタクトホールを通じて各電極へのコンタクトを形成し、さらに上層の配線の形成、実装工程などを経て、電界効果型トランジスタが完成する。ここで、炭素含有絶縁化シリコン膜４１２ａ，４１２ｂが挿入されているため、ソース・ドレイン電極に電気的接触を得るためのコンタクト（図示せず）を設けた場合、このコンタクトを構成する金属性物質が下方に拡散し接合を突き抜ける恐れがない。
【０１２２】
（第４の実施の形態）
以下に説明する第４の実施の形態は、本発明の第四乃至第六に係り、ソース・ドレイン電極の下部に絶縁膜を備え、ソース・ドレイン電極がゲート電極とオフセットした領域を備えるＥｌｅｖａｔｅｄ　ｓｏｕｒｃｅ　ｄｒａｉｎ　ＭＯＳＦＥＴ、及びその製造方法に関する。
【０１２３】
図１４（ｃ）はこの第４の実施の形態のＭＯＳＦＥＴを説明するための断面図である。尚、第３の実施の形態において説明した各構成、その符号等と同一の内容は第３の実施の形態を参照し、ここでは、この第３の実施の形態と異なる構成、及びそれに伴う効果を中心に説明する。この第４の実施の形態では、ソース・ドレイン電極４２７ａ，４２７ｂはゲート電極４０３と整合したチャネル領域Ｃと隣接し、ゲート電極４０３とは所定距離でオフセットしている。つまり、ソース・ドレイン電極４２７ａ，４２７ｂはその上部にテーパ部Ｒを有し、ゲート電極４０３との間の寄生容量の低減に適した構造といえる。
【０１２４】
このような第４の実施の形態の製造方法の一例を図１４（ａ）乃至図１４（ｃ）を用いて説明する。尚、第１の実施の形態において既に説明した形成方法は、第１の実施の形態を参照する。
【０１２５】
まず、第１の実施の形態において、図１１（ｂ）、図１１（ｃ）、及び図１２（ａ）を用いて説明したように、ゲート電極４０３、ソース・ドレイン電極予定領域４０８ａ，４０８ｂ等を形成する。この後、図１２（ｂ）に示すように、ゲート電極４０３下の両側の垂直表面４１３ａ，４１３ｂを形成した後、図１４（ａ）に示すように、ゲート電極４０３上部の絶縁体物質４０４をエッチング除去し、その後、均一な膜厚のアモルファスシリコン層４２５を基板４００の表面にＣＶＤ法等により一様に形成する。アモルファスシリコン層４２５の堆積は、公知の技術をもって形成可能であり、例えば、０．２Ｔｏｒｒ，４００℃の雰囲気でＳｉＨ４　ガスをチャンバー内に導入する事で形成することができる。この後、このアモルファスシリコン層４２５を、例えば、窒素雰囲気中、６００℃の基板温度で熱処理する事により、シリコン基板４００の垂直表面４１３ａ，４１３ｂを種にして結晶化する。さらに、半導体基板４００を炭素を含有するガスプラズマにさらし、半導体基板４００の主面と平行な炭素原子を導入する。その後、このシリコン層４２５の表面を熱酸化した後、ＤＨＦ溶液で処理することにより、図１４（ａ）に示す様に、シリコン層４２５の水平面方向の窒素含有酸化シリコン層４２６ａ，４２６ｂ，４２６ｃを形成する。
【０１２６】
引き続き、この薄い炭素含有酸化シリコン膜４２６ａ，４２６ｂ，４２６ｃを保護膜として、酸化膜と選択性の良い、例えば、ＣＤＥやＫＯＨ溶液による等方性エッチングを施す事により、ゲート側壁絶縁膜４０６に隣接する垂直面のシリコン層を選択的に除去する。不必要な素子分離領域４０１上のシリコン層や、水平面上に残った薄い炭素含有酸化シリコン膜４２６ａ，４２５ｂ，４２６ｃはＲＩＥ法等により、容易に除去できる。この結果、図１４（ｂ）に示すように、ソース・ドレイン電極を形成するシリコン層４２７ａ，４２７ｂとゲート多結晶シリコン膜４０３上のシリコン層４２７ｃが形成される。この時、ゲート電極４０３と、シリコン層４２７ａ，４２７ｂとの間が浸食され、テ−パ−部Ｒが形成されるので、これらの電極間の電気的な寄生容量が削減できるという利点がある。
【０１２７】
この後、ソース・ドレイン電極を形成すべくシリコン層４２７ａ，４２７ｂ中に導電性不純物をゲート電極４０３をマスクにして、イオン注入法などにより導入し、これに熱処理を施し活性化すると同時に不純物を４２７ａ，４２７ｂ内に拡散させる。この結果、ソース・ドレイン電極が形成される。この時、図１４（ｃ）に示すように、不純物は界面４１３ａ，４１３ｂを通じゲート電極４０３下のチャネル領域端に一部拡散する。一方、炭素含有酸化シリコン膜４１２ａ，４１２ｂ中におけるＰやＢの様な導電性不純物の拡散係数はシリコン中のそれより４桁以上小さいので、不純物の基板４００への拡散は、炭素含有酸化シリコン膜４１２ａ，４１２ｂにより大きく妨げられる。よって、ｐｎ接合の位置は実質上この炭素含有坂シリコン膜４１２ａ，４１２ｂの位置と一致する。又、上記ソース・ドレイン電極形成後、施せる熱工程等に対する制約が大きく緩和される。
【０１２８】
以上の工程をへた後、半導体基板４００の表面に弗素添加酸化膜等の低誘電率絶縁膜４３０をＬＰＣＶＤ法等により形成し、ソース・ドレイン電極及びゲート電極と上層の配線を接続するコンタクトホールをＰＥＰ及びＲＩＥ等により形成し、さらにそのコンタクトホールに金属配線４３１を形成することで、本実施形態の電界効果型トランジスタが完成する。
【０１２９】
尚、上記第三乃至第四の各実施の形態では、半導体基板及びソース・ドレイン電極を構成する半導体層に夫々バルクシリコン基板、シリコン層等を用いて説明したが、本発明はこれに限るものでなく、他のＳＯＩ基板、ＧａＡｓ、ＩｎＧａＡｓ、ＳｉＧｅ等の化合物半導体からなる基板や半導体層、を用いてもよい。又、炭素を含有する絶縁膜として酸化膜を用いて説明したが、このほか、窒化膜、オキシナイトライド膜等の他の絶縁膜を用いてもよい。
【０１３０】
【発明の効果】
以上、詳述してきた様に、本発明の第一、第二、及び第四によれば、単一の酸化工程で、第１素子領域、及び第２素子領域とに互いに膜厚の異なる絶縁膜を形成可能である。さらに、例えば、不純物濃度の調整工程に引き続き、炭素含有半導体層を形成、あるいは含有する炭素量を調整することで、リソグラフィー工程の増加を伴うことなく、つまり、半導体層への炭素の添加工程以外に、従来の単一絶縁膜の形成工程になんらの工程を追加することなく、互いに異なる膜厚の絶縁膜を形成可能である。又、本発明の第三によれば、領域毎の素子特性に適した半導体集積回路装置を提供できる。
【０１３１】
又、本発明の第五によれば、接合深さのばらつきがなく、よって、しきい値電圧のばらつきが抑制された電界効果型トランジスタが得られる。又、ソース・ドレイン電極の半導体層にある多少の結晶欠陥は素子の性能に対して悪影響を与えない電界効果型トランジスタが得られる。又、ソース・ドレイン中の導電性不純物の下方への拡散を防止し、熱処理等の導電性不純物を移動する誘起する半導体製造工程を経てもこの接合部の深さはこの絶縁膜の位置に一致し、一定に保たれる為、上記構造形成後、施せる熱工程等に対する制約が大きく緩和される。さらにまた、ソース・ドレイン電極と半導体基板との間にあがれるリーク電流の少ない電界効果型トランジスタが得られる。
【０１３２】
又、本発明の第六によれば、上述の構造をゲートの加工工程の一連として、酸化工程以外に、従来の工程に特に工程を追加することなく、ソース・ドレイン電極下部の所望の位置に精度よく選択的に炭素含有絶縁体膜を形成する事ができる。又、ソース・ドレイン電極となるべき半導体層を形成する際に、従来にない新たな工程を追加することなく、或いは、半導体層の堆積後、上記の過程を繰り返す簡略な工程により、ソース・ドレイン電極の下部に絶縁膜が挿入された電界効果型トランジスタを製造することが可能である。
【図面の簡単な説明】
【図１】本発明にかかる、炭素原子を用いて半導体基板表面の酸化速度を特定の領域だけ変調する方法を示す概念図。
【図２】本発明の第１の実施の形態に係るメモリ、ロジック混載の半導体集積回路装置を製造するために、異なる膜厚のゲート酸化膜を同一基板上に形成するまでの簡略な製造工程の一部を示す断面図。
【図３】炭素含有シリコン層（点線）と炭素を含まないシリコン層（実線）を酸化した時に形成されるシリコン酸化膜の膜厚を、酸化時間の関数として示した図。
【図４】炭素含有酸化シリコン膜の膜厚を、炭素含有シリコン層に含まれるシリコン原子と結合している炭素濃度（原子％）の関数として示した図。
【図５】第１の実施の形態に係る製造工程のうち、図２に続く一部を示す断面図。
【図６】本発明の第１素子領域及び第２素子領域の素子構造の一例を示す断面図。
【図７】本発明の第１素子領域及び第２素子領域が混載形成された半導体集積回路装置の平面図。
【図８】本発明の第２の実施の形態に係るメモリ、ロジック混載の半導体集積回路装置を製造するために、異なる膜厚のゲート酸化膜を同一半導体基板上に形成するまでの簡略な製造工程の一部を示す断面図。
【図９】第２の実施の形態に係る製造工程のうち、図８に続く一部を示す断面図。
【図１０】炭素含有シリコン層が形成された試料、及び炭素含有シリコン層を２つの処理時間でＤＨＦ溶液にて処理した試料、炭素を含まないシリコン層の試料を酸化した時に形成されるシリコン酸化膜の膜厚を示す図。
【図１１】本発明の第３の実施形態である、ソース・ドレイン電極の下部に炭素含有の酸化シリコン膜を備えたサリサイド型Ｅｌｅｖａｔｅｄ　Ｓｏｕｒｃｅ　Ｄｒａｉｎ　ＭＯＳＦＥＴの製造方法の一部を説明する為の工程別断面図である。
【図１２】図１１に続いて、第３の実施形態を説明するための工程別断面図である。
【図１３】本発明における炭素含有シリコン膜上に形成された熱酸化膜と通常の熱酸化膜のＤＨＦ溶液中でのエッチングの進行を、溶液中に浸された時間と残った膜厚との関係で示す図である。
【図１４】本発明の第４の実施形態である、ソース・ドレイン電極の下部に炭素含有の酸化シリコンを備えたＥｌｅｖａｔｅｄ　Ｓｏｕｒｃｅ　Ｄｒａｉｎ　ＭＯＳＦＥＴの製造方法の一部を説明する為の工程別断面図である。
【図１５】本発明の従来の技術を説明するための素子断面図である。
【符号の説明】
１０，１００，２００，３００，４００…シリコン基板、
１１，２０１，３０１，４０１…素子分離領域、
１０１，２０３，３０４…レジストマスク
１０２，２０５，３０３…炭素含有シリコン層、
２０２，３０５…第１不純物領域、
２０４，３０２…第２不純物領域、
１０３ａ，２０６，３０７…第１素子領域の厚い酸化膜、
１０２ａ，２０７，３０８…第２素子領域の薄い酸化膜、
Ａ…第１素子領域、
Ｂ…第２素子領域、
Ｇ、４０３…ゲート電極
４０５…絶縁膜、
４０６…ゲート側壁絶縁膜、
４０７…ゲート絶縁膜、
４０８ａ，４０８ｂ…ソース・ドレインオーバーエッチング領域、
４０９ａ，４０９ｂ…ソース・ドレインオーバーエッチング領域に露出するシリコン垂直界面、
４１０ａ，４１０ｂ…窒素含有シリコン膜、
４１１ａ，４１１ｂ…酸化シリコン膜、
４１２ａ，４１２ｂ，４２６ａ，４２６ｂ，４２６ｃ…炭素含有酸化シリコン膜、
４１３ａ，４１３ｂ…ソース・ドレイン領域に露出するシリコン基板垂直界面、
４１４ａ，４１４ｂ，４２７ａ，４２７ｂ…ソース・ドレイン電極、
４２５，４２７ｃ…（アモルファス）シリコン層、
４２０ａ，４２０ｂ，４２０ｃ…サリサイド膜、
Ｉ１，Ｉ２，Ｉ３，４３０…層間絶縁膜、
４３１…金属配線。
【図１】
2004048017.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
2004048017.tif 000010
【図９】
2004048017.tif 000011
【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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