(57)【要約】【課題】ＭＯＳトランジスタのドレイン電流の計算の精度を向上させる。【解決手段】まず、活性領域の長さと幅をパラメータとするＭＯＳトランジスタのチャネル長方向およびそれに垂直な横方向の応力のモデル式を得る。そして、ドレイン電流の計算対象となるＭＯＳトランジスタの活性領域の長さおよび幅並びに前記応力のモデル式に基づいて、当該活性領域に応力が働いた場合の移動度を計算する。そして応力が働いた場合の移動度を用いて、ドレイン電流を計算する。【選択図】        図４
2004327463.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）共にＭＯＳトランジスタの活性領域の長さおよび幅をパラメータとする、前記活性領域内に発生するチャネル長方向の応力のモデル式である第１のモデル式と、前記チャネル長方向に垂直な方向の応力のモデル式である第２のモデル式とを得る工程と、
（ｂ）前記第１および第２のモデル式に基づいて、前記活性領域の長さおよび幅をパラメータとするキャリア移動度のモデル式である第３のモデル式を得る工程と、
（ｃ）前記第３のモデル式により得られるキャリア移動度を用いて、前記ＭＯＳトランジスタのドレイン電流を計算する工程とを備える
ことを特徴とするドレイン電流の計算方法。
【請求項２】
（ａ）共にＭＯＳトランジスタの活性領域の長さおよび幅をパラメータとする、前記活性領域内に発生するチャネル長方向の応力のモデル式である第１のモデル式と、前記チャネル長方向に垂直な方向の応力のモデル式である第２のモデル式とを得る工程と、
（ｂ）前記第１および第２のモデル式に基づいて、前記活性領域の長さおよび幅をパラメータとするキャリア移動度のモデル式である第３のモデル式を得る工程と、
（ｃ）ドレイン電流計算の対象であるＭＯＳトランジスタの活性領域を、活性領域長が変化する部分で分割した要素領域に区分する工程と、
（ｄ）前記要素領域ごとに、前記要素領域の長さおよび前記活性領域全体の幅に基づき、前記第３のモデル式を用いて計算した移動度である要素移動度を得る工程と、
（ｅ）前記要素移動度を、各々の前記要素領域の幅で重み付けして加重平均することにより、前記活性領域全体としての前記キャリア移動度を算出する工程と
（ｆ）前記工程（ｅ）で算出したキャリア移動度を用いて、前記ＭＯＳトランジスタのドレイン電流を計算する工程とを備える
ことを特徴とするドレイン電流の計算方法。
【請求項３】
請求項１または請求項２に記載のドレイン電流の計算方法であって、
前記第３のモデル式は、
前記チャネル長方向が、結晶軸＜１００＞方向である場合と、結晶軸＜１１０＞方向である場合とで異なる
ことを特徴とするドレイン電流の計算方法。
【請求項４】
（ａ）共に活性領域の長さおよび幅、並びに、前記活性領域を規定するトレンチ分離の埋め込み形成後に前記活性領域の前記トレンチ分離との境界部に形成された酸化膜厚をパラメータとする、前記活性領域のチャネル領域内に発生する応力のモデル式である第４のモデル式並びに前記チャネル領域の平均抵抗率のモデル式である第５のモデル式を得る工程と、
（ｂ）ＭＯＳトランジスタにおけるチャネル領域にソース／ドレイン領域と同じ導電型領域を形成したデバイスであるバルクＭＯＳデバイスを形成する工程と、
（ｃ）前記バルクＭＯＳデバイスのチャネル領域の平均抵抗率を測定する工程と、
（ｄ）前記工程（ｃ）で測定した前記平均抵抗率の値に基づき、前記第５のモデル式を用いて、前記酸化膜厚を算出する工程と、
（ｅ）前記工程（ｄ）で算出した前記酸化膜厚に基づき、前記第４のモデル式により、前記バルクＭＯＳデバイスのチャネル領域内の応力値を算出する工程とを備える
ことを特徴とする応力の計算方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体デバイスの回路シミュレーション技術に関し、特に、ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｇａｔｅ）型電界効果トランジスタ（以下「ＭＯＳトランジスタ」）のドレイン電流の計算方法および活性領域中の応力の推定方法に関するものである。
【０００２】
【従来の技術】
例えば、集積回路解析用シミュレーションプログラム（ＳＰＩＣＥ：Ｓｉｍｕｌａｔｉｏｎ  Ｐｒｏｇｒａｍ  ｗｉｔｈ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ  Ｅｍｐｈａｓｉｓ）のような回路シミュレーションにおいては、ＭＯＳトランジスタのドレイン電流を解析式（モデル式）を用いて計算する。例えばトランジスタモデルとしては、ＢＳＩＭ３（Ｂｅｒｋｌｅｙ  Ｓｈｏｒｔ  Ｃｈａｎｎｅｌ  ＩＧＦＥＴ  Ｍｏｄｅｌ  ３）が知られている（例えば非特許文献１）。
【０００３】
トランジスタモデルとしてＢＳＩＭ３を用いる場合、ドレイン電流Ｉｄｓは次式（１）および（２）で計算される。
【０００４】
【数１】
2004327463.tif 000003
【０００５】
【数２】
2004327463.tif 000004
【０００６】
ｆは、寄生抵抗、チャネル長変調および基板電流による基板バイアス効果の影響を表す因子であり、Ｉｄｓ０はそれらが作用しないと仮定した場合のドレイン電流である。Ｌｅｆｆは実効チャネル長、Ｗｅｆｆは実効チャネル幅、Ｃｏｘはゲート酸化膜キャパシタンスである。μｅｆｆは、垂直電界によるキャリアの移動度の劣化を考慮した実効的な移動度（実効移動度）である。Ｖｇｓｔｅｆｆは、ゲートバイアス（ゲート・ソース間電圧Ｖｇｓと閾値電圧Ｖｔｈとの差（Ｖｇｓ−Ｖｔｈ））の実効的な値であり、Ｖｄｓｅｆｆはソース・ドレイン間電圧Ｖｄｓの実効的な値である。Ｖｂは、連続的チャネル電荷モデルのパラメータ、Ｅｓａｔはキャリア速度が飽和する臨海電界（飽和電界）である。
【０００７】
（１），（２）式のように、ドレイン電流Ｉｄｓは実効移動度μｅｆｆに比例する。実効移動度μｅｆｆは、ＢＳＩＭ３の場合、次式（３）によって計算される。
【０００８】
【数３】
2004327463.tif 000005
【０００９】
μ０は垂直電界が作用しない場合の移動度であり、通常は定数である。Ｖｂｓｅｆｆは、ソース・基板間電圧Ｖｂｓの実効的な値、ＴＯＸはゲート酸化膜厚、ＵＡ，ＵＢ，ＵＣは移動度の劣化度を表すＢＳＩＭ３モデルのパラメータである。
【００１０】
上式（１）〜（３）のモデル式の上では、ドレイン電流Ｉｄｓは幾何学的なパラメータである実効チャネル長Ｌｅｆｆおよび実効チャネル幅Ｗｅｆｆによって定まる。しかし実際のデバイスにおけるドレイン電流はそれらに加え、活性領域の幅や長さといった活性領域の大きさ（寸法）など、幾何学的な形状にも依存する（例えば非特許文献２）。従って、活性領域の大きさおよび形状を考慮した正確なドレイン電流モデルを構築することにより、従来よりもさらに正確な回路シミュレーションを行うことができる（例えば非特許文献３）。
【００１１】
以下、活性領域の幾何学的な形状（幅や長さ）を考慮した従来のドレイン電流の計算方法を説明する。説明の簡単のため、ＭＯＳトランジスタの活性領域およびゲート電極の形状を、図１２のように仮定する。即ち、ＭＯＳトランジスタは、長さＬＡＣＴ、幅ＷＡＣＴの大きさの活性領域１１を有し、活性領域１１の形状は素子分離領域であるトレンチ分離１２によって規定される。そして、活性領域１１およびトレンチ分離１２上に、ゲート長ＬＧＡＴＥのゲート電極１３を有する。実効チャネル長Ｌｅｆｆは、ゲート電極の実際の長さ（ゲート長ＬＧＡＴＥ）よりもわずかに短く、実効チャネル幅Ｗｅｆｆは活性領域幅ＷＡＣＴよりもわずかに短い。
【００１２】
同図のように、活性領域１１においてゲート電極１３に覆われていない部分、即ちソース／ドレイン領域の長さ（ソース／ドレイン領域長）は、ソース側とドレイン側とで同じ長さＬＳＤであるとする。即ちこの場合、ソース／ドレイン領域長ＬＳＤは次のように計算される。
【００１３】
【数４】
2004327463.tif 000006
【００１４】
ドレイン電流が活性領域の形状によって変わるのは、デバイス製造工程において素子中に発生した機械的応力が、シリコンのバンド構造を変化させ、キャリア移動度を変調させるためと考えられている。従来の方法では、活性領域内の電流が流れる方向（チャネル長方向）の応力σｙを次のモデル式で計算していた。
【００１５】
【数５】
2004327463.tif 000007
【００１６】
ＬＳＤｍｉｎは、モデルパラメータをフィッティングするためのドレイン電流の実測データを得たＭＯＳトランジスタの中で、最も短いソース／ドレイン領域長である。チャネル長方向応力の変動Δσｙは、製造工程で発生する応力を数値シミュレーションして定める。
【００１７】
さらに従来の方法では、ソース／ドレイン領域長が異なることに起因する移動度μ０の変化が、チャネル長方向応力σｙの変化に比例するものと仮定して、μ０を次式（６）を用いて計算していた。
【００１８】
【数６】
2004327463.tif 000008
【００１９】
μ０の変動Δμ０は、ゲート長ＬＧＡＴＥおよび活性領域幅ＷＡＣＴの関数として定義される。その関数は、モデル式によって計算されるドレイン電流の値とその実測値とが一致するように定められる。
【００２０】
例えばΔμ０を、次式（７）のようにＬＧＡＴＥおよびＷＡＣＴの逆数の線形結合として定義し、係数ａ０，ａ１，ａ２の値を、この式を用いて計算したドレイン電流Ｉｄｓが、実測したドレイン電流値と最も近くなるように、係数ａ０，ａ１，ａ２の値を決める。
【００２１】
【数７】
2004327463.tif 000009
【００２２】
（７）式では、Δμ０の式をＬＧＡＴＥおよびＷＡＣＴの逆数の単純な線形結合として定義したが、それ以外の項、例えば二次以上の項やＬＧＡＴＥとＷＡＣＴの積の逆数等を含む形で定義する場合もある。
【００２３】
このように、活性領域の形状およびチャネル長方向の応力成分を考慮して半導体中のキャリアの移動度を算出することにより、精度の高いドレイン電流モデルが構築される。
【００２４】
しかし、当該移動度は、チャネル長方向の応力だけではなく、それに垂直な方向の応力によっても変化することが報告されている（例えば非特許文献４−５）。
【００２５】
一方、半導体デバイスの微細化が進み、微細構造を有するデバイス（微細デバイス）のチャネル領域中の応力を測定することは困難になっている。半導体デバイス中の応力測定を行う技術としては、例えば、ラマン分光法や、電子線回折を用いたＣＢＥＤ（Ｃｏｎｖｅｒｇｅｎｔ  Ｂｅａｍ  Ｅｌｅｃｔｒｏｎ  Ｄｉｆｆｒａｃｔｉｏｎ）法が知られている。
【００２６】
しかし、ラマン分光法は、空間分解能が１μｍ程度であるため、ゲート長が０．１μｍ以下ような微細デバイスに対して正確な応力測定を行うことができない。また、ＣＢＥＤ法による応力測定の場合は、透過型電子顕微鏡観察と同じように試料を薄膜化する必要がある。
【００２７】
【非特許文献１】
Ｙｕｈｕａ  Ｃｈｅｎｇ、Ｃｈｅｎｍｉｎｇ  Ｈｕ著「ＭＯＳＦＥＴのモデリングとＢＳＩＭ３ユーザーズガイド（ＭＯＳＦＥＴ  ＭＯＤＥＬＩＮＧ  ＆  ＢＳＩＭ３  ＵＳＥＲ’Ｓ  ＧＵＩＤＥ）」丸善株式会社、平成１４年、ｐ．１１７−１３１
【非特許文献２】
Ｇ．  Ｓｃｏｔｔ他「トランジスタのレイアウトおよびトレンチ分離からの応力に起因するＮＭＯＳドライブ電流の減少（ＮＭＯＳ  Ｄｒｉｖｅ  Ｃｕｒｒｅｎｔ  Ｒｅｄｕｃｔｉｏｎ  Ｃａｕｓｅｄ  ｂｙ  Ｔｒａｎｓｉｓｔｏｒ  Ｌａｙｏｕｔ  ａｎｄ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ  Ｉｎｄｕｃｅｄ  Ｓｔｒｅｓｓ）」ＩＥＤＭテクノロジーダイジェスト、２００２、ｐ．１１７
【非特許文献３】
Ｒ．  Ａ．  Ｂｉａｎｃｈｉ他「トレンチ分離からの機械的応力のＭＯＳＦＥＴ電気特性への作用の正確なモデリング（Ａｃｃｕｒａｔｅ  Ｍｏｄｅｌｉｎｇ  ｏｆ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ  Ｉｎｄｕｃｅｄ  Ｍｅｃｈａｎｉｃａｌ  Ｓｔｒｅｓｓ  ｅｆｆｅｃｔ  ｏｎ  ＭＯＳＦＥＴ  Ｅｌｅｃｔｒｉｃａｌ  Ｐｅｒｆｏｒｍａｎｃｅ）」ＩＥＤＭテクノロジーダイジェスト、１９９９、ｐ．８２７
【非特許文献４】
Ａ．  Ｓｔｅｅｇｅｎ他「ＭＯＳトランジスタにおける、シリサイドに起因するパターン密度と方向に依存するトランスコンダクタンス（Ｓｉｌｉｃｉｄｅ  ｉｎｄｕｃｅｄ  ｐａｔｔｅｒｎ  ｄｅｎｓｉｔｙ  ａｎｄ  ｏｒｉｅｎｔａｔｉｏｎ  ｄｅｐｅｎｄｅｎｔ  ｔｒａｎｓｃｏｎｄｕｃｔａｎｃｅ  ｉｎ  ＭＯＳ  ｔｒａｎｓｉｓｔｏｒｓ）」ＩＥＤＭテクノロジーダイジェスト、１９９９、ｐ．８２７
【非特許文献５】
Ｓ．  Ｍ．  Ｓｚｅ著「半導体センサ（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｓｅｎｓｏｒｓ）」Ｊｏｈｎ  Ｗｅｌｅｙ  ＆  Ｓｏｎｓ，  Ｉｎｃ．、  Ｎｅｗ  Ｙｏｒｋ、１９９４、ｐ．１６２−２０３
【００２８】
【発明が解決しようとする課題】
上述のように、半導体中のキャリアの移動度は、電流が流れる方向（チャネル長方向）の応力だけでなく、それに垂直な方向の応力によっても変化する。即ち、ＭＯＳトランジスタのドレイン電流は、チャネル長方向だけでなく、チャネル幅方向の応力に対しても変化する。それにも関わらず、従来のドレイン電流の計算方法においては、チャネル長方向の応力成分しか考慮されていなかったため、計算結果の精度向上に限界があった。
【００２９】
また、従来の移動度のモデル式は上記（７）式に示したように、応力がドレイン電流の大きさに与える影響が物理的に考慮されたものではなかった。そのため、パラメータフィッティングのための測定を行っていない活性領域サイズを有するデバイスにおけるドレイン電流を算出する場合に、その精度が低下するという問題点もあった。
【００３０】
また、半導体デバイスの微細化に伴い、従来の手法による微細デバイスの活性領域中の応力測定をすることは困難になっている。ラマン分光法は、微細デバイスに対して正確な応力測定を行うことができない。また、ＣＢＥＤ法ではデバイスを薄膜化した試料が必要であり、測定工程の複雑性および困難性を伴う。そのため、微細デバイスに対応可能であり、且つ、三次元的な構造を保ったままで実行可能な、応力の新たな評価方法が望まれている。
【００３１】
本発明は以上のような問題を解決するためになされたものであり、本発明の第１の目的は、ＭＯＳトランジスタの回路シミュレーションにおいて、高精度なドレイン電流を得ることができる計算方法を提供することである。第２の目的は、微細デバイスに対しても適用可能であり、且つ、デバイスを破壊せず実際の三次元形状を保ったままチャネル領域内の応力値を得ることができる応力算出方法を提供することである。
【００３２】
【課題を解決するための手段】
本発明の第１の局面としてのドレイン電流の計算方法は、（ａ）共にＭＯＳトランジスタの活性領域の長さおよび幅をパラメータとする、前記活性領域内に発生するチャネル長方向の応力のモデル式である第１のモデル式と、前記チャネル長方向に垂直な方向の応力のモデル式である第２のモデル式とを得る工程と、（ｂ）前記第１および第２のモデル式に基づいて、前記活性領域の長さおよび幅をパラメータとするキャリア移動度のモデル式である第３のモデル式を得る工程と、（ｃ）前記第３のモデル式により得られるキャリア移動度を用いて、前記ＭＯＳトランジスタのドレイン電流を計算する工程とを備える。
【００３３】
また第２の局面としてのドレイン電流の計算方法は、（ａ）共にＭＯＳトランジスタの活性領域の長さおよび幅をパラメータとする、前記活性領域内に発生するチャネル長方向の応力のモデル式である第１のモデル式と、前記チャネル長方向に垂直な方向の応力のモデル式である第２のモデル式とを得る工程と、（ｂ）前記第１および第２のモデル式に基づいて、前記活性領域の長さおよび幅をパラメータとするキャリア移動度のモデル式である第３のモデル式を得る工程と、（ｃ）ドレイン電流計算の対象であるＭＯＳトランジスタの活性領域を、活性領域長が変化する部分で分割した要素領域に区分する工程と、（ｄ）前記要素領域ごとに、前記要素領域の長さおよび前記活性領域全体の幅に基づき、前記第３のモデル式を用いて計算した移動度である要素移動度を得る工程と、（ｅ）前記要素移動度を、各々の前記要素領域の幅で重み付けして加重平均することにより、前記活性領域全体としての前記キャリア移動度を算出する工程と（ｆ）前記工程（ｅ）で算出したキャリア移動度を用いて、前記ＭＯＳトランジスタのドレイン電流を計算する工程とを備える。
【００３４】
また、第３の局面としての応力の計算方法は、（ａ）共に活性領域の長さおよび幅、並びに、前記活性領域を規定するトレンチ分離の埋め込み形成後に前記活性領域の前記トレンチ分離との境界部に形成された酸化膜厚をパラメータとする、前記活性領域のチャネル領域内に発生する応力のモデル式である第４のモデル式並びに前記チャネル領域の平均抵抗率のモデル式である第５のモデル式を得る工程と、（ｂ）ＭＯＳトランジスタにおけるチャネル領域にソース／ドレイン領域と同じ導電型領域を形成したデバイスであるバルクＭＯＳデバイスを形成する工程と、（ｃ）前記バルクＭＯＳデバイスのチャネル領域の平均抵抗率を測定する工程と、（ｄ）前記工程（ｃ）で測定した前記平均抵抗率の値に基づき、前記第５のモデル式を用いて、前記酸化膜厚を算出する工程と、（ｅ）前記工程（ｄ）で算出した前記酸化膜厚に基づき、前記第４のモデル式により、前記バルクＭＯＳデバイスのチャネル領域内の応力値を算出する工程とを備える。
【００３５】
【発明の実施の形態】
＜実施の形態１＞
本発明では、ＭＯＳトランジスタのチャネル長方向の応力だけでなく、それに垂直な方向の応力をも考慮して、ドレイン電流の計算を行う。また、本実施の形態においては、本発明を適用するトランジスタモデルをＢＳＩＭ３（上記（１）〜（３）式）として説明する。
【００３６】
半導体における電流が流れる方向（チャネル長方向）およびそれに垂直な方向（以下「横方向」と称する）のピエゾ抵抗係数をそれぞれπｌおよびπｔとし、応力のチャネル長方向および横方向の成分をそれぞれσｌおよびσｔとすると、応力に起因した抵抗率ρの変化率Δρ／ρは、次式（８）のようになる。
【００３７】
【数８】
2004327463.tif 000010
【００３８】
また、キャリア密度をｎとすると、抵抗率と移動度の間には次の関係がある。
【００３９】
【数９】
2004327463.tif 000011
【００４０】
ｑは電子の電荷である。この式より、半導体に応力が加わった場合の移動度μ１と、応力が働かない場合の移動度μ０との比は、次のようになる。
【００４１】
【数１０】
2004327463.tif 000012
【００４２】
Δρ／ρが１に比べて十分小さいと仮定し、テイラー展開すると、（１１）式が得られる。
【００４３】
【数１１】
2004327463.tif 000013
【００４４】
ここで、説明の簡単のため、ＭＯＳトランジスタの活性領域およびゲート電極の形状を、図１のように仮定する。即ち、ＭＯＳトランジスタは、長さＬＡＣＴ、幅ＷＡＣＴの大きさの活性領域１１を有し、活性領域１１の形状はトレンチ分離１２によって規定される。そして、活性領域１１およびトレンチ分離１２上に、ゲート長ＬＧＡＴＥのゲート電極１３を有する。また、活性領域１１におけるゲート電極１３に覆われていない部分、即ちソース／ドレイン領域の長さは、ソース側とドレイン側とで共にＬＳＤである。
【００４５】
ここで、図２のような座標系を定義する。即ち、チャネル幅方向をｘ軸、チャネル長方向をｙ軸、ウェハ表面に垂直な方向をｚ軸とする。
【００４６】
また、活性領域中に応力を発生する機構として、半導体基板にトレンチ分離１２を埋め込み形成した後における、当該トレンチ分離１２の表面部におけるシリコンの熱酸化を考える。図３は、活性領域１１およびトレンチ分離１２の断面図である。シリコン基板１００に活性領域１２を埋め込み形成することにより、その間に活性領域１１が規定される。
【００４７】
当該ＭＯＳトランジスタの製造工程においてシリコンの半導体基板１０内にトレンチ分離１２を埋め込み形成すると、形成されたトレンチ分離１２に接する部分のシリコンの熱酸化が生じ、当該トレンチ分離１２の表面部に新たに酸化膜１４が形成される。シリコンの熱酸化過程には体積膨張を伴い、通常、熱酸化により形成された酸化膜の体積に対する消費されたシリコンの体積の比αは、約０．４４である。しかし、形成される半導体素子は厚い（〜１００μｍ）基板内に作り込まれるためその膨張は拘束される。そのためトレンチ分離１２の表面部に酸化膜１４が形成されると、図３に矢印で示すように、活性領域１１内に向けて圧縮応力が発生する。
【００４８】
本実施の形態においては、活性領域長ＬＡＣＴおよび活性領域幅ＷＡＣＴに対する、活性領域１１に働く応力の依存性を以下のようにして見積もる。まず、図２で定義した座標系に準じて、その応力のチャネル幅方向（ｘ方向）成分をσｘ、チャネル長方向（ｙ方向）成分をσｙ、ウェハ上面に垂直な方向（ｚ方向）成分をσｚとする。そして基板が等方性材料であると仮定すると、多軸応力下での応力−ひずみ関係は次のようになる。
【００４９】
【数１２】
2004327463.tif 000014
【００５０】
【数１３】
2004327463.tif 000015
【００５１】
【数１４】
2004327463.tif 000016
【００５２】
εｘ，εｙ，εｚはそれぞれひずみのｘ方向，ｙ方向，ｚ方向成分であり、σｘ，σｙ，σｚはそれぞれ応力のｘ方向，ｙ方向，ｚ方向成分である。またＥはヤング率、νはポアソン比である。
【００５３】
酸化膜１４の形成に伴い活性領域１１に発生する応力は、主にトレンチ分離１２の側面における膨張に起因するため、活性領域１１の上面に垂直なｚ方向の応力は小さいものと考えられる。そこで簡単のためσｚ＝０とすると、応力−ひずみ関係は次のようになる。
【００５４】
【数１５】
2004327463.tif 000017
【００５５】
【数１６】
2004327463.tif 000018
【００５６】
またσｚ＝０より、εｚはεｘ、εｚに比較して極めて小さくなるため、εｚ＝０とする。
（１５），（１６）式より、σｘおよびσｙはそれぞれ次のように表される。
【００５７】
【数１７】
2004327463.tif 000019
【００５８】
【数１８】
2004327463.tif 000020
【００５９】
ここで、ｘ，ｙ，ｚ方向それぞれの変位として次のような解を考える。
【００６０】
【数１９】
2004327463.tif 000021
【００６１】
【数２０】
2004327463.tif 000022
【００６２】
【数２１】
2004327463.tif 000023
【００６３】
これらの変位は応力の平衡方程式を満たす。
【００６４】
図３の如く、活性領域１１（Ｓｉ）とトレンチ分離１２（ＳｉＯ２）との境界部に、新たに形成された酸化膜１４の厚さをｔとすると、図２におけるｘ＝ＷＡＣＴ／２（即ち、活性領域１１の端部）でのｘ方向の変位は、
【００６５】
【数２２】
2004327463.tif 000024
【００６６】
で表される。よって、（１９）式より、
【００６７】
【数２３】
2004327463.tif 000025
【００６８】
とできる。ｙ方向の変位に対しても同様に考え、（２０）式より、
【００６９】
【数２４】
2004327463.tif 000026
【００７０】
とできる。また、εｘ＝∂ｕ／∂ｘ，εｙ＝∂ｖ／∂ｙであるので、（１７），（１８）式より、応力のｘ方向成分σｘおよびｙ方向成分σｙは次式によって得られる。
【００７１】
【数２５】
2004327463.tif 000027
【００７２】
【数２６】
2004327463.tif 000028
【００７３】
従って、応力に起因した抵抗率ρの変化率Δρ／ρは、（８）式より、
【００７４】
【数２７】
2004327463.tif 000029
【００７５】
とできる。また（１１）式より、応力が働いた場合の移動度μ１は、
【００７６】
【数２８】
2004327463.tif 000030
【００７７】
として得られる。
【００７８】
本実施の形態では、（２８）式に基づく次のモデル式（２９）によって、応力が働いた場合の移動度μ１を計算する。
【００７９】
【数２９】
2004327463.tif 000031
【００８０】
Ａ，Ｂ，Ｃおよびｎ１，ｎ２は、ドレイン電流の計算値と実測値とのフィッティングによって定めるフィッティングパラメータである。なお、（２８）式ではｎ１＝ｎ２＝１であるが、それは当該（２８）式が応力のｚ方向の応力σｚ＝０と仮定して得られた（２５），（２６）式により導かれたためである。実際に、３次元の応力シミュレーションを行うと０≦ｎ１＜１および０≦ｎ２＜１の値が定まる。ドレイン電流Ｉｄｓの計算は、（３）式のμ０に代えて（２９）式で得られたμ１を用い、（１）〜（３）式により行われる。
【００８１】
以上に説明したドレイン電流の計算方法を、図４のフロー図に示す。即ち、本実施の形態に係るドレイン電流の計算方法は、次のステップＳＴ１〜ＳＴ３を備える。ステップＳＴ１では、活性領域の長さと幅をパラメータとするチャネル長方向および横方向の応力のモデル式（（２５），（２６）式）を得る。ステップＳＴ２では、ドレイン電流の計算の対象となるＭＯＳトランジスタの活性領域の形状（長さおよび幅）並びにステップＳＴ１で得られた応力のモデル式に基づいて、当該活性領域に応力が働いた場合の移動度（（２９）式）を計算する。そしてステップＳＴ３では、ステップＳＴ２で得られた応力が働いた場合の移動度を用いて、ドレイン電流を計算する（（１）〜（３）式）。
【００８２】
このように、本実施の形態に係るドレイン電流の計算方法は、チャネル長方向の応力だけでなく横方向の応力も移動度の劣化因子として考慮された移動度のモデル式（２９）が用いられる。さらに、活性領域の長さおよび幅と、活性領域内の応力の大きさとの関係を表すモデル式（２５），（２６）は、物理的な考察に基づいて構築されている。即ち（７）式のような非物理的な取り扱いは行っていない。従って、パラメータフィッティングの際に実際に測定を行った範囲以外の活性領域の大きさを有するＭＯＳトランジスタに対しても、高い精度でドレイン電流を計算することが可能である。
【００８３】
なお、以上の説明においては、トランジスタモデルの例としてＢＳＩＭ３を挙げて説明したが、本発明の適用はそれに限定されるものではない。キャリアの移動度をパラメータとするトランジスタモデルモデルであれば、本発明を広く適用可能であることは明らかである。
【００８４】
＜実施の形態２＞
実施の形態１では、ＭＯＳトランジスタの活性領域（ソース／ドレイン領域）が図１のように単純な形状であるものと仮定して説明した。本実施の形態では、複雑な活性領域形状を持つＭＯＳトランジスタの場合における本発明のドレイン電流の計算方法を説明する。即ち、図４のフロー図のステップＳＴ２においてドレイン電流の計算の対象となるＭＯＳトランジスタの活性領域の形状が複雑な場合での、移動度μ１の算出方法について説明する。
【００８５】
まず図５に示すように、ソース側とドレイン側とで、ソース／ドレイン領域長が異なる場合、即ちソース領域長ＬＳとドレイン領域長ＬＤとが異なる場合を考える。この場合は、図１のケースと同様に、上記（２９）式をそのまま使用してドレイン電流Ｉｄｓを計算する。（２８）式から分かるように、応力に起因する移動度μ０の劣化因子は、活性領域全体の長さＬＡＣＴと幅ＷＡＣＴにより決まるものであり、ソース側とドレイン側と活性領域側の個々の大きさの違いには依存しないためである。図３に示したような応力の発生機構を考えた場合には、例えば活性領域幅ＷＡＣＴが極端に小さい場合など、トレンチ分離側面で発生した応力がチャネル幅の中央にまで大きく影響を及ぼすような場合を除いて、物理的に妥当な取り扱いであるといえる。
【００８６】
次に、図６のように、活性領域の形状がソース側とドレイン側とで対象であるが、異なる二つのソース／ドレイン領域長ＬＳＤ１、ＬＳＤ２を有する場合を考える。この場合には、応力が働いた場合の移動度μ１は、次式（３０）により求められる。
【００８７】
【数３０】
2004327463.tif 000032
【００８８】
図６の如く、ＷＡＣＴ１は活性領域長がＬＡＣＴ１である部分の幅であり、ＷＡＴＣ２は活性領域長がＬＡＣＴ２である部分の幅である。この式から分かるように、（３０）式のμ１は、活性領域長をＬＡＣＴ１、活性領域幅をＷＡＣＴ（＝ＷＡＣＴ１＋ＷＡＣＴ２）として（２９）式で得た移動度μ１１と、活性領域長をＬＡＣＴ２、活性領域幅をＷＡＣＴとして（２９）式で得た移動度μ１２とを、それぞれに対応した幅ＷＡＣＴ１，ＷＡＣＴ２により重み付けした加重平均として得られる。本明細書においては、μ１１およびμ１２のように、活性領域幅を全体の長さＷＡＣＴとして、異なる活性領域長毎に（２９）式で算出した各移動度を「要素移動度」と称する。
【００８９】
図５および図６で説明した手法を組み合わせることにより、例えば図７（ａ）のような複雑な形状の活性領域における、応力が働いた場合の移動度μ１を得ることができる。即ち、その移動度μ１を用ることにより、複雑な形状の活性領域を有するＭＯＳトランジスタのドレイン電流を計算することができる。
【００９０】
図８は、複雑な形状の活性領域における応力が働いた場合の移動度μ１を得るその手順を示すフロー図である。以下、図８のフロー図に従って、図７（ａ）を例として当該移動度μ１の算出方法を説明する。当該移動度μ１の算出方法は、以下のステップＳＴ１１〜ＳＴ１４を有する。
【００９１】
まず、ステップＳＴ１１では、図７（ａ）の活性領域を、チャネル幅方向に一端から他端まで走査し、ソース側あるいはドレイン側の活性領域長が変化している部分で活性領域を分割する。この例では図７（ｂ）の如く、活性領域長ＬＡＣＴ１〜ＬＡＣＴ４それぞれに対応した、幅ＷＡＣＴ１〜ＷＡＣＴ４を有する４つの領域（要素領域）に区分される。
【００９２】
次いでステップＳＴ１２では、活性領域長ＬＡＣＴ１〜ＬＡＣＴ４のそれぞれに対応した要素移動度μ１１〜μ１４を求める。即ち、（２９）式において活性領域幅をＷＡＣＴ（＝ＷＡＣＴ１＋ＷＡＣＴ２＋ＷＡＣＴ３＋ＷＡＣＴ４）とし、活性領域長をＬＡＣＴ１として得た要素移動度μ１１と、ＬＡＣＴ２として得た要素移動度μ１２と、ＬＡＣＴ３として得た要素移動度μ１３と、ＬＡＣＴ４として得た要素移動度μ１４とを求める。
【００９３】
そしてステップＳＴ１３では、それらの要素移動度μ１１〜μ１４を、各々に対応した幅ＷＡＣＴ１〜ＷＡＣＴ４により重み付けして加重平均し、活性領域全体としての移動度μ１を求める。即ち、この例における移動度μ１は次式（３１）により得られる。
【００９４】
【数３１】
2004327463.tif 000033
【００９５】
以上のステップＳＴ１１〜ＳＴ１３で応力が働いた場合の移動度μ１が得られれば、図４のフロー図に示したステップＳＴ３で、その値を用いてドレイン電流を計算する。
【００９６】
本実施の形態によれば、複雑な形状を有する活性領域においても、応力のチャネル長方向成分および横方向成分が考慮された移動度を得ることができる。よって、複雑な形状の活性領域を有するＭＯＳトランジスタに対しても、高い精度でドレイン電流を計算することが可能である。
【００９７】
＜実施の形態３＞
本実施の形態においては、応力が働いた場合の移動度μ１のモデル式（２９）において、パラメータフィッティングを行う際に、チャネル長方向が結晶軸＜１００＞方向であるトランジスタと、チャネル長方向が結晶軸＜１１０＞方向であるトランジスタとに対して、別々にパラメータ｛Ａ，Ｂ，Ｃ｝を定める。そして、ドレイン電流の計算の対象となるＭＯＳトランジスタのチャネル長方向に対応したパラメータ｛Ａ，Ｂ，Ｃ｝を用いて移動度μ１を算出する。
【００９８】
シリコン基板は単結晶であり、ヤング率およびポアソン比は面方位によって異なる。またピエゾ抵抗係数πｌおよびπｔも面方位によって異なる値を持つ。従って、モデル式（２９）において、パラメータフィッティングを行う際に、チャネル長方向が＜１００＞軸方向であるトランジスタと、チャネル長方向が＜１１０＞軸方向であるトランジスタとに対して、別々にパラメータ｛Ａ，Ｂ，Ｃ｝を定めることにより、ＭＯＳトランジスタのチャネル長方向に応じて、より正確なμ１の値を得ることができる。よって、ドレイン電流Ｉｄｓの精度を向上させることができる。
【００９９】
＜実施の形態４＞
本実施の形態では、実施の形態１で導出したモデル式を用いて活性領域中に発生する応力を計算することによる、応力の推定方法を提案する。
【０１００】
一般に、ヤング率Ｅ、ポアソン比νに対しては広く知られた物理パラメータの値が存在するが、ピエゾ抵抗係数πｌ、πｔの値についてはよく分かっていない。これは、ＭＯＳトランジスタのドレイン電流が通常のバルク伝導の場合とは異なり、反転層中に閉じ込められたキャリアにより電気伝導が生じるため、そのキャリアの移動度がＳｉ／ＳｉＯ２界面における散乱などによっても影響されるからである。
【０１０１】
そのため、（２８）式における個々のパラメータを求めるのは困難であり、（２９）式のような形でのパラメータＡ，Ｂ，Ｃを実測値とのフィッティングによって求めるしか手段がない。本実施の形態では、バルク伝導におけるピエゾ抵抗係数の値は既知であることに着目し、（２８）式および（２５），（２６）式を用いることにより、活性領域内のチャネル領域中に働く応力値を算出することができる。図９は、本実施の形態に係るＭＯＳトランジスタのチャネル領域の応力推定方法のフロー図である。以下、同図に基づいて応力の推定方法を説明する。
【０１０２】
例えば、通常のエンハンスメンス型のｎＭＯＳトランジスタにおいては、図１０（ａ）のように、ソースのｎ型領域とドレインのｎ型領域との間にはｐ型領域が存在している。それに対し本実施の形態では、ステップＳＴ２１において、図１１（ａ）のようにｎＭＯＳトランジスタのチャネル領域にも、ｎ型のチャネルドープによりｎ型領域を形成し、ソース・ドレイン間にバルク伝導が生じるＭＯＳトランジスタ（以下、「バルクＭＯＳデバイス」と称する）を形成する。また、当該ステップＳＴ２１で形成するバルクＭＯＳデバイスは、応力推定の対象となるＭＯＳトランジスタと同じ形状の活性領域を有するものであるとする。
【０１０３】
続いてステップＳＴ２２において、バルクＭＯＳデバイスに対してＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｓｃｏｐｙ）によりチャネル領域での基板の深さｚに対する不純物プロファイル（ドナー不純物濃度分布ＮＤ（ｚ）およびアクセプタ不純物濃度分布ＮＡ（ｚ））を測定する。例えば、図１０（ａ）のような通常のｎＭＯＳトランジスタ構造の場合は、チャネル領域にはドナー不純物はドープされていないため、図１０（ｂ）のようなアクセプタ不純物濃度分布ＮＡ（ｚ）のみが得られる。本実施の形態では図１１（ａ）の構造を有するバルクＭＯＳデバイスに対して測定を行うので、図１１（ｂ）のようにドナー不純物濃度分布ＮＤ（ｚ）およびアクセプタ不純物濃度分布ＮＡ（ｚ）が得られる。図１１（ｂ）の如く、ドナー不純物濃度分布ＮＤ（ｚ）のグラフから、チャネル領域におけるｎ型領域の接合深さｚｊが分かる。
【０１０４】
ステップＳＴ２３では、ステップＳＴ２１で形成したバルクＭＯＳデバイスに対して、ドレイン電流とソース・ドレイン間電圧とを測定することにより、チャネル領域の平均抵抗率の実測値を求める。チャネルの平均抵抗率をρ１とすると、ドレイン電流Ｉｄｓとソース・ドレイン間電圧Ｖｄｓとの関係は、
【０１０５】
【数３２】
2004327463.tif 000034
【０１０６】
とできる。Ｌｅｆｆは実効チャネル長、Ｗｅｆｆは実効チャネル幅である。（３２）式から分かるように、ＳＴ２１で形成したバルクＭＯＳデバイスのＶｄｓ−Ｉｄｓ関係を測定すれば、その勾配から平均抵抗率を得ることができる。
【０１０７】
続くステップＳＴ２４では、図３で説明したトレンチ分離１２の埋め込み形成後に形成された酸化膜１４の膜厚ｔ並びに活性領域の形状（長さおよび幅）をパラメータとする活性領域１１中の応力のモデル式と、同じくｔ並びに活性領域の形状をパラメータとする応力が働いた場合の平均抵抗率のモデル式とを得る。前者である応力のモデル式は、実施の形態１で導出した（２５），（２６）式を利用する。
【０１０８】
一方、後者の平均抵抗率のモデル式は、以下のようにして求められる。まず、活性領域に応力が働かない場合を考える。その場合の平均抵抗率は（３３）式により計算することができる。
【０１０９】
【数３３】
2004327463.tif 000035
【０１１０】
μｎは応力が働かない場合のバルク伝導における移動度、ｎ（ｚ）はキャリア濃度である。
【０１１１】
μｎは一般に不純物濃度の関数であるが、Ｉｒｖｉｎの経験式に基づいて計算することができる。Ｉｒｖｉｎの経験式については、Ｊ．  Ｃ．  Ｉｒｖｉｎ「バルクシリコンの抵抗率およびシリコン内の拡散層の抵抗率（Ｒｅｓｉｓｔｉｖｉｔｙ  ｏｆ  Ｂｕｌｋ  Ｓｉｌｉｃｏｎ  ａｎｄ  ｏｆ  Ｄｉｆｆｕｓｅｄ  Ｌａｙｅｒ  ｉｎ  Ｓｉｌｉｃｏｎ）」（Ｔｈｅ  Ｂｅｌｌ  Ｓｙｓｔｅｍ  Ｔｅｃｈｎｉｃａｌ  Ｊｏｕｒｎａｌ、Ｖｏｌｕｍｅ  ４１、Ｎｕｍｂｅｒ  ２、１９６２年３月）に開示されている。
【０１１２】
キャリア濃度ｎ（ｚ）は、上記ステップＳＴ２２でのＳＩＭＳ測定により得られたドナー不純物濃度分布ＮＤ（ｚ）およびアクセプタ不純物濃度分布ＮＡ（ｚ）を用いて、
【０１１３】
【数３４】
2004327463.tif 000036
【０１１４】
として計算できる。
【０１１５】
そして（３３）式に対して応力による影響を考慮する。応力による移動度の劣化因子μ１／μ０は（２８）式から得られ、その劣化因子に基づくことにより、応力が働いた場合の平均抵抗率のモデル式は、
【０１１６】
【数３５】
2004327463.tif 000037
【０１１７】
とできる。バルク伝導におけるπｌ，πｔは既知であり、Ｅ，ν，αも既知であるので、平均抵抗率が分かればパラメータｔの値が定まる。
【０１１８】
ステップＳＴ２５では、ステップＳＴ２３で得た平均抵抗率の実測値と、ステップＳＴ２４で得たモデル式による平均抵抗率の計算値とを比較することにより、トレンチ分離１２の埋め込み形成後に形成された酸化膜１４の膜厚ｔを求める。即ち、（３５）式で計算する平均抵抗率の値と、平均抵抗率の実測値が一致するようなｔの値を求める。
【０１１９】
最後にステップＳＴ２６において、応力のモデル式（２５），（２６）を用い、ステップＳＴ２１で形成したバルクＭＯＳデバイスのチャネル領域内に発生した応力を算出する。そしてその計算値を、当該バルクＭＯＳデバイスと同じ形状の活性領域を有する応力推定の対象であるＭＯＳトランジスタのチャネル領域内の応力の推定値とする。
【０１２０】
上述のように、活性領域に発生する応力は当該活性領域の形状によって決まる。よって、互いに同じ形状の活性領域を有するバルクＭＯＳデバイスと通常のＭＯＳトランジスタでは、同じ大きさの応力が発生しているものと考えられる。上記ステップＳＴ２１では、応力推定の対象であるＭＯＳトランジスタと同じ形状の活性領域を有するバルクＭＯＳデバイスを形成している。従って、当該バルクＭＯＳデバイスのチャネル領域内の応力の計算値は、応力推定の対象であるＭＯＳトランジスタのチャネル領域内の応力の値に等しいと考えられる。
【０１２１】
このように、本発明に係る応力推定の方法によれば、バルクＭＯＳデバイスの実際の電気特性から応力値を推定するので、デバイスの大きさに制限されず微細デバイスに対しても適用可能である。また、デバイスを破壊せず実際の三次元形状を保ったまま活性領域内の応力値を推定できる。
【０１２２】
なお、以上の説明においては、応力推定の対象であるトランジスタを、ｎＭＯＳトランジスタとして説明したが、ｐＭＯＳトランジスタに対しても適用可能であることは明らかである。
【０１２３】
【発明の効果】
本発明に係るドレイン電流の計算方法によれば、第３のモデル式は、第１および第２のモデル式に基づいたモデル式である。よって、当該第３のモデル式により算出されるキャリア移動度は、チャネル長方向の応力だけでなく、それに垂直な方向の応力が考慮された値として得られる。その結果、高精度なドレイン電流の計算が可能になる。
【０１２４】
また、本発明に係る応力の計算方法によれば、バルクＭＯＳデバイスのチャネル領域内の応力を算出することができる。活性領域内に発生する応力は、当該活性領域の形状によって決まると考えられるので、同じ形状の活性領域を有するバルクＭＯＳデバイスと通常のＭＯＳトランジスタでは、同じ大きさの応力が発生しているものと考えられる。よって、本発明により計算した応力を通常のＭＯＳトランジスタにおける応力値として推定することができる。
【０１２５】
本発明ではバルクＭＯＳデバイスの実際の電気特性から応力値を求めるので、デバイスの大きさに制限されず微細デバイスに対しても適用可能である。また、応力測定の為にデバイスを破壊する必要もないことは言うまでも無い。
【図面の簡単な説明】
【図１】実施の形態１に係るドレイン電流の計算方法を説明するための図である。
【図２】実施の形態１に係るドレイン電流の計算方法における座標系を示す図である。
【図３】活性領域の応力の発生機構を示す図である。
【図４】実施の形態１に係るドレイン電流の計算方法を示すフロー図である。
【図５】実施の形態２に係る移動度の導出方法を説明するための図である。
【図６】実施の形態２に係る移動度の導出方法を説明するための図である。
【図７】実施の形態２に係る移動度の導出方法を説明するための図である。
【図８】実施の形態２に係る移動度の導出方法を示すフロー図である。
【図９】実施の形態４に係る応力の推定方法を示すフロー図である。
【図１０】ｎＭＯＳトランジスタの構成および不純物プロファイルを示す図である。
【図１１】実施の形態４に係る応力の推定方法を説明するための図である。
【図１２】従来のドレイン電流の計算方法を説明するための図である。
【符号の説明】
１１  活性領域、１２  トレンチ分離、１３  ゲート電極、１４  熱酸化膜。
【図１】
2004327463.tif 000038
【図２】
2004327463.tif 000039
【図３】
2004327463.tif 000040
【図４】
2004327463.tif 000041
【図５】
2004327463.tif 000042
【図６】
2004327463.tif 000043
【図７】
2004327463.tif 000044
【図８】
2004327463.tif 000045
【図９】
2004327463.tif 000046
【図１０】
2004327463.tif 000047
【図１１】
2004327463.tif 000048
【図１２】
2004327463.tif 000049