(57)【要約】【課題】サスティン行程における消費電力を低減可能な表示パネルの駆動方法を提供する。【解決手段】サスティン行程の期間中は、表示パネルの列電極に接続された列電極駆動回路の出力端を高インピーダンス状態に保つ。Ｘサスティン信号を複極性のパルス信号として、その各半周期において、負極性パルスの立ち上がり開始時間を正極性パルスの立ち上がり完了時間よりも長く設定し、正極性パルスの立ち下がり開始時間を、負極性パルスの立ち下がり完了時間よりも長く設定する。また、Ｙサスティン信号は、Ｘサスティン信号の位相を半周期ずらした信号とする。なお、上記パルスの極性を逆転させても良い。【選択図】  図７
2004317832.tif 000002
【特許請求の範囲】
【請求項１】
複数の行電極対と、前記複数の行電極対に交叉して配列された複数の列電極と、前記行電極対と前記列電極との交点の各々に配置された容量性発光素子とを含む表示パネルを、リセット行程、アドレス行程、及びサスティン行程から成る駆動行程の繰り返しにより駆動する表示パネル駆動方法であって、
前記サスティン行程の期間中、前記列電極の各々に接続された列電極駆動回路の出力端を高インピーダンス状態に保ち、かつ前記行電極対を構成する第１の行電極と第２の行電極の各々に位相の異なる複極性パルス信号を供給することを特徴とする表示パネル駆動方法。
【請求項２】
前記第１の行電極に供給される複極性パルス信号と半周期位相の異なる複極性パルス信号を前記第２の行電極に供給することを特徴とする請求項１に記載の表示パネル駆動方法。
【請求項３】
前記複極性パルス信号の一周期は、所定極性のパルスを含む第１の半周期と、前記パルスと逆極性のパルスを含む第２の半周期から成り、
前記第２の半周期に含まれるパルスは、前記第１の半周期におけるパルスの立ち上がり時間の経過後に立ち上がり、
前記第１の半周期に含まれるパルスは、前記第２の半周期におけるパルスの立ち下がり時間の経過後に立ち下がることを特徴とする請求項２に記載の表示パネル駆動方法。
【請求項４】
前記複極性パルス信号に含まれる正極性パルスと負極性パルスの各々の立ち上がり縁部、及び立ち下がり縁部は、共振回路の共振に基づく電位の遷移によって構成されることを特徴とする請求項１に記載の表示パネル駆動方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、プラズマディスプレイパネル（以下、“ＰＤＰ”と称する）や、エレクトロルミネセンス（以下、“ＥＬ”と称する）パネル等の表示パネルを駆動する表示パネルの駆動方法等に関する。
【０００２】
【従来の技術】
現在、いわゆる壁掛型ＴＶとして、ＰＤＰ、ＥＬ等の如き自発光型の平面表示パネルを用いた表示装置が製品化されており、例えば、ＰＤＰを表示パネルとして用いた表示装置として特許文献１に示すような技術が開示されている。特許文献１に開示されたＰＤＰ表示装置における駆動回路の概略構成を、図１のブロック図に示す。
【０００３】
同図において、表示パネルであるＰＤＰ１０は、Ｘ電極及びＹ電極の１対にて１画面の各行（第１行〜第ｎ行）に対応した行電極対を為す行電極Ｘ１〜Ｘｎ及び行電極Ｙ１〜Ｙｎを備えている。更に、ＰＤＰ１０には、上記行電極対に直交し、かつ図示せぬ誘電体層及び放電空間層を挟んで、１画面の各列（第１列〜第ｍ列）に対応した列電極Ｚ１〜Ｚｍが形成されている。尚、１対の行電極対（Ｘｉ，Ｙｉ）と１つの列電極Ｚｊとの交差部には１つの放電セルＣ（ｉ，ｊ）が形成される。
【０００４】
行電極駆動回路３０は、先ず、図２に示されるが如き正電圧のリセットパルスＲＰｙを発生してこれを行電極Ｙ１〜Ｙｎの各々に同時に印加する。これと同時に、行電極駆動回路４０は、負電圧のリセットパルスＲＰｘを発生してこれを全ての行電極Ｘ１〜Ｘｎに同時に印加する。
これらのリセットパルスＲＰｘ及びＲＰｙの同時印加により、ＰＤＰ１０の全ての放電セルが放電励起され荷電粒子が発生する。この放電の終息後、全放電セルの誘電体層には一様に、所定量の壁電荷が形成されることになる。因みに、かかる処理工程をリセット行程と称する。
【０００５】
リセット行程の終了後、列電極駆動回路２０は、画面の第１行〜第ｎ行の各々に対応した画素データに応じた画素データパルスＤＰ１〜ＤＰｎを生成する。そして、これらの画素データパルスを図２に示されるが如く順次列電極Ｚ１〜Ｚｍに印加して行く。一方、行電極駆動回路３０は、画素データパルスＤＰ１〜ＤＰｎ各々の印加タイミングに応じて負電圧の走査パルスＳＰを生成する。そして、これを図２に示されるが如く、順次行電極Ｙ１〜Ｙｎへと印加して行く。
【０００６】
上記の走査パルスＳＰが印加された行電極に属する放電セルの内、更に、正電圧の画素データパルスＤＰが同時に印加された放電セルにおいて放電が生じ、その壁電荷の大半が失われる。一方、走査パルスＳＰが印加されたものの正電圧の画素データパルスＤＰが印加されなかった放電セルでは放電が生じないので、上記壁電荷が残留したままとなる。このとき、壁電荷が残留したままとなった放電セルは発光放電セル、壁電荷が消滅してしまった放電セルは非発光放電セルとなる。因みに、かかる処理工程をアドレス行程と称する。
【０００７】
アドレス行程が終了すると、行電極駆動回路３０は、図２に示されるが如く、正電圧のサスティンパルスＩＰＹを連続して行電極Ｙ１〜Ｙｎ  の各々に印加する。これと共に、行電極駆動回路４０は、かかるサスティンパルスＩＰＹの印加タイミングとずれたタイミングで、正電圧のサスティンパルスＩＰＸを連続して行電極Ｘ１〜Ｘｎの各々に印加する。かかるサスティンパルスＩＰＸ及びＩＰＹが交互に印加されている期間に亘り、上記壁電荷が残留したままとなっている発光放電セルは、放電発光を繰り返してその発光状態を維持する。因みに、かかる処理工程をサスティン行程と称する。
【０００８】
図１に示される駆動制御回路５０は、供給された映像信号のタイミングに基づいて、図２に示されるが如き各種の駆動パルスを生成する為の各種スイッチング信号を生成する。そして、これらスイッチング信号を上記列電極駆動回路２０、行電極駆動回路３０及び４０の各々に供給する。すなわち、列電極駆動回路２０、行電極駆動回路３０及び４０の各々は、駆動制御回路５０から供給されるスイッチング信号に応じて、図２に示される各種駆動パルスを生成するのである。
【０００９】
また、上記各々の電極駆動回路の内部には、リセットパルスＲＰＹや、サスティンパルスＩＰＸ、ＩＰＹなど各種の駆動パルスを生成するパルス生成回路が、各行乃至各列の電極毎に設けられている。なお、これらのパルス生成回路は、何れも、インダクタＬとキャパシタＣから成るＬＣ共振回路によるキャパシタの充放電を利用して、上記の各種駆動パルスを生成するものである。
【００１０】
すなわち、ＰＤＰ１０の各放電セルＣ（ｉ，ｊ）が容量性の負荷であることに注目して、これに誘導性素子であるインダクタ、及び電力回収用のキャパシタを組み合わせて共振回路を形成する。そして、ＦＥＴ等のスイッチング素子を上記の駆動制御回路５０から供給されるスイッチング信号に応じて開閉して、かかる共振回路を所定のタイミングで励振することにより所望の駆動パルスを生成するのである。
【００１１】
上述の如く、従来技術においては、容量性負荷である放電セルを駆動する回路に共振回路を用いて表示パネル駆動時の電力損失の改善を図っている。しかしながら、共振回路によって放電セルを励振する場合、一般に、数十〜百数十ボルト程度の比較的高い電圧が用いられる。このため、表示パネル駆動時における電力損失は依然として大きく、より一層の無効電力の削減が要望されている。
【００１２】
【特許文献１】
特開２０００−１５５５５７号公報
【００１３】
【発明が解決しようとする課題】
本発明は、かかる問題を解決するために為されたものであり、本発明が解決しようとする課題には、例えば、放電セルの励振時における消費電力を低減し得る表示パネル駆動方法を提供することが一例として挙げられる。
【００１４】
【課題を解決するための手段】
本発明は、複数の行電極対と、前記複数の行電極対に交叉して配列された複数の列電極と、前記行電極対と前記列電極との交点の各々に配置された容量性発光素子とを含む表示パネルを、リセット行程、アドレス行程、及びサスティン行程から成る駆動行程の繰り返しにより駆動する表示パネル駆動方法であって、前記サスティン行程の期間中、前記列電極の各々に接続された列電極駆動回路の出力端を高インピーダンス状態に保ち、かつ前記行電極対を構成する第１の行電極と第２の行電極の各々に位相の異なる複極性パルス信号を供給することを特徴とする。
【００１５】
【発明の実施の形態】
図３は、本発明に基づく表示パネルの駆動方法が実施される表示パネル駆動装置の構成を示すブロック図である。
図３において、表示パネルであるＰＤＰ１０は、Ｘ電極及びＹ電極の１対にて１画面の各行（第１行〜第ｎ行）に対応した行電極対を為す行電極Ｘ１〜Ｘｎ、及び行電極Ｙ１〜Ｙｎを備えている。更に、ＰＤＰ１０には、上記行電極対に直交し、かつ図示せぬ誘電体層及び放電空間層を挟んで１画面の各列（第１列〜第ｍ列）に対応した列電極Ｚ１〜Ｚｍが形成されている。なお、１対の行電極対（Ｘｉ，Ｙｉ）と１つの列電極Ｚｊとの交差部には１つの放電セルＣ（ｉ，ｊ）が形成される。
【００１６】
行電極駆動回路３１は、前述のリセットパルスやサスティンパルス等の種々の駆動パルスを生成して、これらのパルスを所定のタイミングで行電極Ｙ１〜Ｙｎの各々に印加する。同様に、行電極駆動回路４１も種々の駆動パルスを生成して、これらのパルスを所定のタイミングで行電極Ｘ１〜Ｘｎの各々に印加する。また、列電極駆動回路２１は、画面第１行〜第ｎ行各々に対応した画素データに応じた画素データパルを生成し、これらのパルスを順次列電極Ｚ１〜Ｚｍに印加する。
【００１７】
そして、行電極駆動回路３１及び４１、列電極駆動回路２１の各々の内部には、上記各種の駆動パルスを生成するパルス生成回路が各行及び各列の電極毎に設けられている。
駆動制御回路５１は、供給された映像信号に基づき、上記の各種駆動パルスを生成する為の各種のスイッチング信号を生成する。そして、これらのスイッチング信号を列電極駆動回路２１、行電極駆動回路３１及び４１の各々の内部に設けられているパルス生成回路に供給する。
【００１８】
次に、行電極駆動回路３１及び４１、列電極駆動回路２１の各々の内部に設けられているパルス生成回路の具体的な構成を、図４に示す回路図を参照しつつ説明する。
なお、図４の回路は、本発明による表示パネル駆動方法が実施される１つの実施例を示すものであって、本発明の実施の形態がかかる回路構成に限定されるものでないことは言うまでもない。また、図４に示される回路は、ＰＤＰ１０の１つの放電セル、即ち、１の行電極対と１の列電極に関するパルス生成回路の構成を表すものである。従って、行電極駆動回路３１及び４１、列電極駆動回路２１の各々の内部には、図４に示されるパルス生成回路が、１画面の第１行〜第ｎ行の各行毎、及び第１列〜第ｍ列の各列毎に設けられているものとする。
【００１９】
先ず、図４の行電極駆動回路３１（Ｙ電極駆動回路）に含まれるパルス生成回路の構成について説明を行う。
同図において、直流電圧＋Ｖｓ／２［Ｖ］、及び−Ｖｓ／２［Ｖ］を発生させる図示せぬ直流電源のアース端子（０［Ｖ］）はＰＤＰ１０の接地電位であるアース電位Ｇ（０［Ｖ］）に接続されている。そして、かかる直流電源の正側端子（＋Ｖｓ／２［Ｖ］）は、本回路の電源端子Ｔ１に、負側端子（−Ｖｓ／２［Ｖ］）は、本回路の電源端子Ｔ２に、それぞれ接続されている。
【００２０】
さらに、電源端子Ｔ１にはスイッチＢ２ＹＳの一端が接続されており、スイッチＢ２ＹＳの他端は、ダイオードＧ２ＹＤの陽極、直列枝Ｕ２Ｙと直列枝Ｄ２Ｙ各々の一端、及び接続ラインＹ１２に接続されている。なお、直列枝Ｕ２Ｙとは、インダクタＵ２ＹＬ、ダイオードＵ２ＹＤ、及びスイッチＵ２ＹＳから成る直列回路をいう。同様に、直列枝Ｄ２Ｙとは、インダクタＤ２ＹＬ、ダイオードＤ２ＹＤ、及びスイッチＤ２ＹＳから成る直列回路をいう。
【００２１】
一方、直列枝Ｕ２Ｙ、及び直列枝Ｄ２Ｙ各々の他端は共にキャパシタＣ２の一端に接続されており、キャパシタＣ２の他端は、アースＧ（０［Ｖ］）に接続されている。因みに、直列枝Ｕ２Ｙ、直列枝Ｄ２Ｙ、及びキャパシタＣ２からなる部分が、行電極駆動回路３１に含まれるパルス生成回路において１つの共振回路を構成する。
【００２２】
一方、ダイオードＧ２ＹＤの陰極は、スイッチＧ２ＹＳの一端に接続され、スイッチＧ２ＹＳの他端は、ダイオードＢ１ＹＤの陽極、上記キャパシタＣ２の他端、及びアースＧ（０［Ｖ］）に接続されている。
さらに、ダイオードＢ１ＹＤの陰極は、スイッチＢ１ＹＳの一端に接続されており、スイッチＢ１ＹＳの他端は、スイッチＧ１ＹＳの一端、接続ラインＹ１２、及び直列枝Ｕ１Ｙと直列枝Ｄ１Ｙ各々の一端に接続されている。なお、直列枝Ｕ１Ｙとは、インダクタＵ１ＹＬ、ダイオードＵ１ＹＤ、及びスイッチＵ１ＹＳから成る直列回路をいう。同様に、直列枝Ｄ１Ｙとは、インダクタＤ１ＹＬ、ダイオードＤ１ＹＤ、及びスイッチＤ１ＹＳから成る直列回路をいう。
【００２３】
そして、直列枝Ｕ１Ｙ、及び直列枝Ｄ１Ｙの各々の他端は共にキャパシタＣ１の一端に接続されており、キャパシタＣ１の他端は、アースＧ（０［Ｖ］）に接続されている。因みに、直列枝Ｕ１Ｙ、直列枝Ｄ１Ｙ、及びキャパシタＣ１から成る部分が、行電極駆動回路３１に含まれるパルス生成回路において他の１の共振回路を構成する。また、スイッチＧ１ＹＳの他端は、電源端子Ｔ２（−Ｖｓ／２［Ｖ］）に接続されている。
【００２４】
一方、接続ラインＹ１２は、抵抗Ｒ１の一端、スイッチＶｏｆＳの一端、バイアス電源Ｖｈの陰極側、スイッチＳ２１の一端、及びダイオードＤ２１の陽極に接続されている。そして、抵抗Ｒ１の他端は、スイッチＲＹＳを介して電源端子Ｔ３（＋Ｖｒｙ［Ｖ］）に接続されており、スイッチＶｏｆＳの他端は、電源端子Ｔ４（−Ｖｏｆ［Ｖ］）に接続されている。また、電源Ｖｈの陽極側は、スイッチＳ２２の一端、及びダイオードＤ２２の陰極に接続されている。そして、スイッチＳ２１とスイッチＳ２２の他端、及びダイオードＤ２１の陰極とダイオードＤ２２の陽極は、共に接続ラインＹ１１に接続されている。因みに、接続ラインＹ１２と接続ラインＹ１１との間に設けられた回路は、リセット行程及びアドレス行程におけるリセットパルスや走査パルスを生成する部分である。
【００２５】
なお、接続ラインＹ１１は、ＰＤＰ１０のＹ行電極に至るパルス信号の出力端子であり、ＰＤＰ１０における放電セルＣ（ｉ，ｊ）の容量成分が接続されることになる。
次に、図４の行電極駆動回路４１（Ｘ電極駆動回路）に含まれるパルス生成回路の構成について説明を行う。
【００２６】
同図において、電源端子Ｔ５には、図示せぬ電源回路から直流電圧＋Ｖｓ／２［Ｖ］が、電源端子Ｔ６には直流電圧−Ｖｓ／２［Ｖ］が各々接続されている。更に、電源端子Ｔ５にはスイッチＢ２ＸＳの一端が接続されており、スイッチＢ２ＸＳの他端は、ダイオードＧ２ＸＤの陽極、直列枝Ｕ２Ｘと直列枝Ｄ２Ｘ各々の一端、及び接続ラインＸ１１に接続されている。なお、直列枝Ｕ２Ｘとは、インダクタＵ２ＸＬ、ダイオードＵ２ＸＤ、及びスイッチＵ２ＸＳから成る直列回路をいう。同様に、直列枝Ｄ２Ｘとは、インダクタＤ２ＸＬ、ダイオードＤ２ＸＤ、及びスイッチＤ２ＸＳから成る直列回路をいう。
【００２７】
直列枝Ｕ２Ｘ、及び直列枝Ｄ２Ｘ各々の他端は共にキャパシタＣ４の一端に接続されており、キャパシタＣ４の他端は、アースＧ（０［Ｖ］）に接続されている。因みに、直列枝Ｕ２Ｘ、直列枝Ｄ２Ｘ、及びキャパシタＣ４からなる部分が、行電極駆動回路４１に含まれるパルス生成回路において１つの共振回路を構成する。
【００２８】
一方、ダイオードＧ２ＸＤの陰極は、スイッチＧ２ＸＳの一端に接続され、スイッチＧ２ＸＳの他端は、ダイオードＢ１ＸＤの陽極、上記キャパシタＣ４の他端、及びアースＧ（０［Ｖ］）に接続されている。
また、ダイオードＢ１ＸＤの陰極は、スイッチＢ１ＸＳの一端に接続されており、スイッチＢ１ＸＳの他端は、スイッチＧ１ＸＳの一端、接続ラインＸ１１、及び直列枝Ｕ１Ｘと直列枝Ｄ１Ｘ各々の一端に接続されている。なお、直列枝Ｕ１Ｘとは、インダクタＵ１ＸＬ、ダイオードＵ１ＸＤ、及びスイッチＵ１ＸＳから成る直列回路をいう。同様に、直列枝Ｄ１Ｘとは、インダクタＤ１ＸＬ、ダイオードＤ１ＸＤ、及びスイッチＤ１ＸＳから成る直列回路をいう。
【００２９】
直列枝Ｕ１Ｘ、及び直列枝Ｄ１Ｘの各々の他端は共にキャパシタＣ３の一端に接続されており、キャパシタＣ３の他端は、アースＧ（０［Ｖ］）に接続されている。因みに、直列枝Ｕ１Ｘ、直列枝Ｄ１Ｘ、及びキャパシタＣ３から成る部分が、行電極駆動回路４１に含まれるパルス生成回路において他の１の共振回路を構成する。また、スイッチＧ１ＸＳの他端は、電源端子Ｔ６（−Ｖｓ／２［Ｖ］）に接続されている。
【００３０】
一方、接続ラインＸ１１は、抵抗Ｒ２の一端に接続されており、抵抗Ｒ２の他端は、スイッチＲＸＳを介して、電源端子Ｔ７（−Ｖｒｘ［Ｖ］）に接続されている。また、接続ラインＸ１１は、ＰＤＰ１０のＸ行電極に至るパルス信号の出力端子であり、ＰＤＰ１０における放電セルＣ（ｉ，ｊ）の容量成分が接続されることになる。
【００３１】
次に、図４の列電極駆動回路２１（Ｚ電極駆動回路）に含まれるパルス生成回路の構成について説明を行う。
同図において、電源端子Ｔ８には、図示せぬ電源回路より直流電圧＋Ｖａ［Ｖ］が接続されており、また、スイッチＢＡＳの一端が接続されている。
一方、スイッチＢＡＳの他端には、直列枝ＵＡと直列枝ＤＡ各々の一端、及びスイッチＳ３１の一端が接続されている。なお、直列枝ＵＡとは、インダクタＵＡＬ、ダイオードＵＡＤ、及びスイッチＵＡＳから成る直列回路をいう。同様に、直列枝ＤＡとは、インダクタＤＡＬ、ダイオードＤＡＤ、及びスイッチＤＡＳから成る直列回路をいう。
【００３２】
そして、直列枝ＵＡ、及び直列枝ＤＡ各々の他端は、共にキャパシタＣ５の一端に接続されており、キャパシタＣ５の他端は、アースＧ（０［Ｖ］）に接続されている。因みに、直列枝ＵＡ、直列枝ＤＡ、及びキャパシタＣ５からなる部分が、列電極駆動回路２１に含まれるパルス生成回路において共振回路を構成している。
【００３３】
一方、スイッチＳ３１の他端は、スイッチＳ３２の一端と接続ラインＺ１１に接続されており、スイッチＳ３２の他端は、アースＧ（０［Ｖ］）に接続されている。そして、接続ラインＺ１１は、ＰＤＰ１０の列電極（Ｚ電極）に至るパルス信号の出力端子であり、ＰＤＰ１０における放電セルＣ（ｉ，ｊ）の容量成分が接続されることになる。
【００３４】
次に、本発明による表示パネルの駆動方法について説明を行う。
先ず、本発明の第１のポイントである、サスティン行程の期間中における列電極（Ｚ電極）の処理について説明する。
前述の図４に示された回路の放電セルを中心として描いた回路構成図を図５に示す。同図において、Ｙ１１は、行電極駆動回路３１からＰＤＰ１０の放電セルのＹ電極への接続ラインであり、同時に行電極駆動回路３１からＹ電極への出力端子を意味している。同様にして、Ｘ１１及びＺ１１は、行電極駆動回路４１及び列電極駆動回路２１から、放電セルのＸ電極及びＺ電極への出力端子を表している。
【００３５】
なお、図５に示す如く、ＰＤＰ１０の放電セルにおいて、Ｘ電極とＹ電極、Ｙ電極とＺ電極、及びＸ電極とＺ電極の各電極間に形成される容量成分を、それぞれＣＸＹ、ＣＺＹ、及びＣＺＸと規定する。
従来の駆動回路では、サスティン行程の期間中、放電セルのＺ電極はアース電位に接地されるため、列電極駆動回路２１のスイッチＳ３１はオフ、Ｓ３２はオンに設定されていた。従って、同期間中におけるＸ１１とＹ１１間の合成容量をＣ１とすると、Ｃ１の値は、以下の様に表すことができる。
【００３６】
Ｃ１＝ＣＸＹ＋ＣＺＹ    （又は、ＣＸＹ＋ＣＺＸ）
ところで、サスティン行程の期間中は、Ｘ電極とＹ電極の各々にサスティンパルス信号が印加され、各々の駆動回路に含まれる共振回路によって放電セルが励振される。従って、このときの放電セルの負荷容量、即ち上記Ｃ１の値が小さいほど励振時の電力損失が小さくなる。
【００３７】
本発明は、かかる点に着目してサスティン行程の期間中、列電極駆動回路２１のスイッチＳ３１とＳ３２共にオフとしてＺ１１を高インピーダンスに保ち、Ｚ１１に接続されたＺ電極を電気的な浮遊状態にすることを特徴する。即ち、本発明の実施によるＸ１１とＹ１１間の合成容量をＣ２とすると、Ｃ２は、ＣＺＹとＣＺＸとの直列枝とＣＸＹとの並列回路となる。それ故、Ｃ２は、
Ｃ２＝ＣＸＹ＋｛（ＣＺＹ×ＣＺＸ）／（ＣＺＹ＋ＣＺＸ）｝
と表せる。ここで、
ＣＺＹ＝ＣＺＸ
と仮定すると、上式は、
Ｃ２＝ＣＸＹ＋ＣＺＹ／２
となり、本発明の実施例における合成容量Ｃ２は、従来技術の場合の合成容量Ｃ１と較べて、明らかに小さくなることが判る。
【００３８】
放電セルの各々の電極間における具体的な容量成分を、例えば、
ＣＸＹ＝８０．７［ｐＦ／ｌｉｎｅ］
ＣＺＹ＝７８．５［ｐＦ／ｌｉｎｅ］
ＣＺＸ＝７８．５［ｐＦ／ｌｉｎｅ］
と仮定すれば、上記の各式より
Ｃ１＝１５４．２［ｐＦ／ｌｉｎｅ］
Ｃ２＝１１７．５［ｐＦ／ｌｉｎｅ］
なる結果が得られる。
【００３９】
すなわち、上記の事例においては、サスティン行程の期間中に列電極を浮遊状態とすることによって、放電セルの負荷容量を約２０％削減できる。通常のサスティン行程では共振による電力回収が行われるが、共振時間及び共振経路の抵抗成分を一定とするならば負荷容量を２０％低減することによって、約３５％程度の消費電力の削減が可能となる。
【００４０】
次に、本発明の第２のポイントであるサスティン行程の期間中における、Ｘ電極及びＹ電極の各々に対するサスティンパルスの供給方法について説明する。
一般に、図５に示される列電極駆動回路２１のスイッチＳ３１及びＳ３２は、例えば、ＦＥＴなどの半導体素子を用いて構成されることが多い。ＦＥＴを用いた場合、そのドレイン・ソース間に寄生ダイオードが形成されるため、Ｓ３１及びＳ３２の各々のスイッチには、図６に示されるが如く、ダイオードＤ３１及びＤ３２が並列に接続された状態となる。
【００４１】
従来の駆動方法では、サスティン行程の期間中に、Ｘ電極及びＹ電極に印加されるサスティンパルスの電圧値は二百数十ボルト近辺に達する値となる。一方、図６からも明らかな如く、Ｚ電極の電圧Ｖｚは、Ｘ電極の電圧Ｖｘ及びＹ電極の電圧Ｖｙを電極間の容量成分ＣＺＹとＣＺＸによって分圧した値となる。そして、前述のＣＺＹ＝ＣＺＸなる条件に鑑みれば、Ｖｚの値は、ＶｘとＶｙの平均電圧となり以下の様に表すことができる。
【００４２】
Ｖｚ＝（Ｖｘ＋Ｖｙ）／２
つまり、従来の駆動方法ではサスティン行程の期間中、Ｚ電極には、Ｘ電極及びＹ電極に加わるサスティンパルスの電圧によって百数十ボルト近辺の電圧が現れることになる。
一方、列電極駆動回路２１に含まれる電源電圧（以下、アドレス電圧と称する）の設定値は、一般に６０［Ｖ］程度であり、上記のＶｘとＶｙとの平均電圧となるＶｚに較べて大幅に低い値である。それ故、サスティン行程の期間中において、Ｖｚの値が約６０［Ｖ］を超えた時点で、列電極駆動回路２１に内蔵されるＦＥＴの寄生ダイオードがクランプされることになる。因みに、Ｖｚの値が約６０［Ｖ］を超える時点は、Ｘ電極及びＹ電極に印加されるサスティンパルスの電圧値が約１２０［Ｖ］を超えるときであり、これは放電セルの励振が未だ中途段階であることを意味している。
【００４３】
ところで、前述した本発明の第１のポイントである放電セル励振時における負荷容量の低減は、Ｚ電極への出力端子Ｚ１１が完全に高インピーダンス状態に維持されることによって初めて可能となる。それ故、サスティン共振の途中において、列電極駆動回路２１の寄生ダイオードがクランプされ、出力端子Ｚ１１の高インピーダンス状態を維持することが困難になれば、基本原理通りの電力削減を達成することができない。
【００４４】
このため、本発明による実施例では、Ｘ電極及びＹ電極に印加されるサスティンパルス信号を図７に示される電圧波形とすることにより、上述した寄生ダイオードのクランプを防止して、Ｚ電極への出力端子を高インピーダンス状態に保つものとする。以下、図７のタイムチャートを参照しつつ、本発明による実施例の説明を行う。
【００４５】
先ず、Ｘ電極に印加されるサスティンパルス信号（以下“Ｘサスティン信号”と称する）の電圧波形を図（７Ａ）に示す。同図に示される如く、Ｘサスティン信号の一周期は、正極性のパルスを含む半周期と、負極性のパルスを含む半周期から構成されている。各々の半周期において、負極性パルスの立ち上がり開始時間ｔ１’は、正極性パルスの立ち上がり完了時間ｔ１よりも長く設定されている。また、正極性パルスの立ち下がり開始時間ｔ２は、負極性パルスの立ち下がり完了時間ｔ２’よりも長く設定されている。なお、図（７Ａ）では、正極性パルスのパルス幅を負極性パルスのパルス幅よりも広く設定しているが、両パルスの極性を逆転させて設定しても良い。
【００４６】
一方、Ｙ電極に印加されるサスティンパルス信号（以下“Ｙサスティン信号”と称する）の電圧波形を図（７Ｂ）に示す。同図に示される如く、Ｙサスティン信号は、Ｘサスティン信号の位相を半周期ずらした信号である。
かかるＸサスティン信号及びＹサスティン信号が、サスティン行程の期間中に亘り、放電セルのＸ電極とＹ電極に印加されるので、Ｘ電極とＹ電極との間の電位差変化、即ち（Ｘ−Ｙ）の電圧変化は、図（７Ｃ）に示される電圧波形となる。同図からも明らかな如く、Ｘ或いはＹサスティン信号の半周期毎にＸ電極とＹ電極間の電位差のピーク値は、サスティン放電に必要とされる二百数十ボルトに達し、各々のピーク値で放電セルにおけるサスティン放電が為されることになる。
【００４７】
前述の如く、サスティン行程の期間中におけるＺ電極の電圧は、Ｘ電極及びＹ電極各々の電圧の平均である（Ｘ＋Ｙ）／２となるので、Ｘ或いはＹサスティン信号に対応するＺ電極の電圧は、図（７Ｄ）に示される電圧波形となる。同図からも明らかな如く、Ｚ電極の電圧は、そのピーク値においても６０［Ｖ］以下に収まっており、列電極駆動回路２１に内蔵されるＦＥＴの寄生ダイオードのクランプを防止することができる。即ち、本実施例に基づくＸ及びＹサスティン信号をＸ電極及びＹ電極の各々に供給することによって、サスティン放電に影響を与えることなく、Ｚ電極を浮遊状態に維持することが可能となり、サスティン共振駆動時における負荷容量の削減が達成される。
【００４８】
次に、本発明の実施例によるサスティン行程の様子を、図４の回路図、及び図８のタイムチャートに即して説明する。
なお、図４の回路に含まれるスイッチング素子は、例えば、ＦＥＴのドレイン端子とソース端子間を利用して構成しても良いし、その他の半導体素子を用いて構成しても良い。因みに、ＦＥＴを用いた場合は、ＦＥＴのゲート端子に印加される制御信号によって、当該スイッチング素子のオン／オフ制御が為されるものとする。
【００４９】
また、図４に示されるスイッチング素子は、全て図３に示される駆動制御回路５１から供給される制御信号によって、そのオン／オフ状態が制御されるものとする。しかしながら、以下に示す図８のタイムチャートにおいては、説明を簡明にすべく、駆動制御回路５１から供給される各種制御信号の記載は省略し、単に各スイッチング素子のオン／オフ状態の変化のみを時系列的に示すものとする。
【００５０】
なお、以下の説明において、各スイッチング素子の名称は全て、例えばＵ１ＸＳのようにその符号名のみを表記するものとし、同様に、他のキャパシタやインダクタ等の素子についても、例えばＣ１、Ｕ１ＸＬのようにその符号のみをもって表すものとする。
先ず、図８のタイムチャートに示されるＸサスティン信号の生成について説明を行う。
【００５１】
図８の時点ｔ０において、列電極駆動回路２１のＳ３１及びＳ３２がオフとなり、放電セルのＺ電極に接続されるＺ１１が高インピーダンス状態となる。
次に、ｔ１の時点で行電極駆動回路４１（Ｘ電極駆動回路）のＵ２ＸＳがオン、Ｇ２ＸＳがオフとなり、Ｘ電極への出力端子であるＸ１１に直列枝Ｕ２Ｘを介してＣ４が接続される。Ｃ４は、図示せぬ手段により予め所定の電位に充電されており、この充電電荷が共振回路Ｕ２Ｘを介してＸ電極に接続された放電セルの容量成分に流入し、かかる共振電流によってＸ電極の電位が増加し始める。その後、ｔ２の時点でＢ２ＸＳがオンとなるため、Ｘ電極の電位は、Ｔ５の電位（＋Ｖｓ／２）にクランプされる。
【００５２】
その後、ｔ７の時点において、Ｕ２ＸＳ、Ｂ２ＸＳがオフ、Ｄ２ＸＳがオンとなってＸ電極のクランプが解かれ、直列枝Ｕ２Ｘの代わりに、今度は、Ｘ電極に直列枝Ｄ２Ｘが接続される。これによって、放電セルの容量成分に充電された電荷が、今度は、共振回路Ｄ２Ｘを介してＣ４に放電されて、Ｘ電極の電位は徐々に減少する。その後、ｔ８の時点でＤ２ＸＳがオフ、Ｇ２ＸＳがオンとなるので、Ｘ電極から直列枝Ｄ２Ｘが切り離され、Ｘ電極の電位は、Ｇ２ＸＤを介してアース電位にクランプされる。
【００５３】
次に、ｔ１１の時点において、Ｄ１ＸＳがオンとなり直列枝Ｄ１Ｘを介してＸ電極にＣ３が接続される。Ｃ３は、図示せぬ手段により予め所定の負電位に充電されているため、Ｘ電極の電位は、共振回路Ｄ１Ｘを介する共振電流によって徐々に低下する。その後、ｔ１２の時点でＧ１ＸＳがオンとなって、Ｘ電極の電位はＴ６の電位（−Ｖｓ／２）にクランプされる。
【００５４】
その後、ｔ１３の時点において、Ｄ１ＸＳ、Ｇ１ＸＳがオフ、Ｕ１ＸＳがオンとなって、Ｘ電極のクランプが解かれ、直列枝Ｄ１Ｘの代わりに、今度は、Ｘ電極に直列枝Ｕ１Ｘを介してＣ３が接続される。これによって、共振回路Ｕ１ＸとＣ３による電力回収によりＸ電極の電位は徐々に増加する。
そして、ｔ１４の時点において、Ｕ１ＸＳがオフ、Ｂ１ＸＳがオンとなり、Ｘ電極から直列枝Ｕ１Ｘが切り離され、Ｘ電極の電位は、Ｂ１ＸＤを介してアース電位にクランプされる。
【００５５】
以上の動作によって、図８に示されるＸサスティン信号の一周期分の電圧波形が生成されることになる。
次に、Ｙサスティン信号の生成について説明する。なお、Ｙ電極へのサスティン信号は、接続ラインＹ１２、及びリセットパルス・走査パルス生成部を経て、出力端子Ｙ１１に供給されるが、かかる部分の動作は、本発明に直接の関係がない。従って、以下の説明では、かかる部分の動作を省略して、接続ラインＹ１２をＹ電極への出力端子と仮定して説明を行う。
【００５６】
先ず、Ｘサスティン信号の場合と同様に、図８のタイムチャートに示される時点ｔ０において、列電極駆動回路２１のＳ３１及びＳ３２がオフとなり、放電セルのＺ電極が浮遊状態となる。
次に、ｔ１の時点において、行電極駆動回路３１（Ｙ電極駆動回路）のＢ１ＹＳがオフとなって、Ｙ１２のアース電位へのクランプが解除される。その後、ｔ３の時点において、Ｄ１ＹＳがオンとなり直列枝Ｄ１Ｙを介してＹ１２にＣ１が接続される。Ｃ１は、図示せぬ手段により予め所定の負電位に充電されているため、Ｙ１２の電位は、共振回路Ｄ１Ｙを介する共振電流によって徐々に低下する。その後、ｔ４の時点でＧ１ＹＳがオンとなって、Ｙ１２の電位はＴ２の電位（−Ｖｓ／２）にクランプされる。
【００５７】
その後、ｔ５の時点において、Ｄ１ＹＳ、Ｇ１ＹＳがオフ、Ｕ１ＹＳがオンとなって、Ｙ１２のクランプが解かれ、直列枝Ｄ１Ｙの代わりに、今度は、Ｙ１２に直列枝Ｕ１Ｙを介してＣ１が接続される。これによって、共振回路Ｕ１ＹとＣ１による電力回収によりＹ１２の電位は徐々に増加する。
そして、ｔ６の時点において、Ｕ１ＹＳがオフ、Ｂ１ＹＳがオンとなり、Ｙ１２から直列枝Ｕ１Ｙが切り離され、Ｙ１２の電位は、Ｂ１ＹＤを介してアース電位にクランプされる。
【００５８】
次に、ｔ９の時点でＵ２ＹＳがオンとなって、Ｙ１２に直列枝Ｕ２Ｙを介してＣ２が接続される。Ｃ２は、図示せぬ手段により予め所定の電位に充電されており、この充電電荷が共振回路Ｕ２Ｙを介してＹ電極に接続された放電セルの容量成分に流入し、かかる共振電流によってＹ電極の電位が増加し始める。その後、ｔ１０の時点でＢ２ＹＳがオンとなるため、Ｙ１２の電位は、Ｔ１の電位（＋Ｖｓ／２）にクランプされる。
【００５９】
その後、ｔ１５の時点において、Ｕ２ＹＳ、Ｂ２ＹＳがオフ、Ｄ２ＹＳがオンとなってＹ１２のクランプが解かれ、直列枝Ｕ２Ｙの代わりに、今度は、Ｙ１２に直列枝Ｄ２Ｙが接続される。これによって、放電セルの容量成分に充電された電荷が、今度は、共振回路Ｄ２Ｙを介してＣ２に放電されて、Ｙ電極の電位は徐々に減少する。その後、ｔ１６の時点でＤ２ＹＳがオフ、Ｇ２ＹＳがオンとなるので、Ｙ１２から直列枝Ｄ２Ｙが切り離され、Ｙ電極の電位は、Ｇ２ＹＤを介してアース電位にクランプされる。これによって、図８に示されるが如く、Ｙサスティン信号の一周期分の電圧波形が生成される。
【００６０】
以上の動作がサスティン行程の期間中に、図４に示される駆動回路において繰り返し実行され、これによって、放電セルのＸ及びＹ電極には、図８に示されるサスティン信号が周期的に現れることになる。
以上詳述した如く、本発明によれば、サスティン行程の全期間中において、列電極駆動回路の出力端を高インピーダンス状態に  保ち、放電セルの負荷容量を削減し得るので、サスティン行程における消費電力を低減させることができる。
【００６１】
なお、以上の説明では、
▲１▼  リセット行程のリセット放電によって、一旦、表示パネル上の全ての放電セルに壁電荷を形成する。
▲２▼  その後、アドレス行程における選択消去放電によって、一部の放電セルの壁電荷を選択的に消去して、各放電セル毎の点灯状態、又は消灯状態を設定する。
【００６２】
という表示パネルの駆動シーケンスを例にとって説明を行った。
しかしながら、本発明の実施は、かかる事例に限定されるものではない。本発明による表示パネルの駆動方法を、例えば、リセット放電により全ての放電セルを消灯状態に初期化して、その後のアドレス行程における選択書込み放電によって壁電荷を選択的に形成して、各放電セル毎の点灯状態、又は消灯状態を設定する駆動シーケンスに適用しても良い。
【図面の簡単な説明】
【図１】図１は、従来のＰＤＰ表示装置の概要構成を示すブロック図である。
【図２】図２は、図１の装置における各種駆動パルスの印加タイミングを示すタイムチャートである。
【図３】図３は、本発明による表示パネルの駆動方法を備えたＰＤＰ表示装置の概要構成を示すブロック図である。
【図４】図４は、本発明による表示パネル駆動方法の実施が為される１つのパルス生成回路を表す回路図である。
【図５】図５は、図４に示されるＰＤＰ１０の放電セルを中心として描いた回路構成図である。
【図６】図６は、図４に示される列電極駆動回路２１の出力部を中心として描いた回路構成図である。
【図７】図７は、本発明によるサスティンパルス信号の電圧波形を示すタイムチャートである。
【図８】図８は、図４に示される回路におけるサスティンパルスの生成過程を表すタイムチャートである。
【符号の説明】
１０  …  ＰＤＰ表示パネル、又はパネル上の放電セル
２０，２１  …  列電極駆動回路
３０，３１  …  行電極駆動回路（Ｙ電極）
４０，４１  …  行電極駆動回路（Ｘ電極）
５０，５１  …  駆動制御回路
【図１】
2004317832.tif 000003
【図２】
2004317832.tif 000004
【図３】
2004317832.tif 000005
【図４】
2004317832.tif 000006
【図５】
2004317832.tif 000007
【図６】
2004317832.tif 000008
【図７】
2004317832.tif 000009
【図８】
2004317832.tif 000010