(57)【要約】【課題】比較検出精度をより向上させることができるチョッパー型コンパレータと、これを有するＡ／Ｄコンバータを提供する。【解決手段】基準電位Ｖｓｓに接続されたシールドＳＨ１を、スイッチＳＷ１につながる２系統の配線間に設ける。これにより、この２系統の配線間の電気的結合が減衰し、配線間の寄生容量が減少する。このため、スイッチＳＷ１の寄生容量に起因したミラー効果によるインバータＩＮＶ１の入力容量の増加が抑えられる。この入力容量が小さくなると、端子Ｎ１と端子Ｎ２との間のゲインが大きくなり、コンパレータの比較検出精度が向上する。【選択図】      図１
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【特許請求の範囲】
【請求項１】
入力信号または基準信号の一方を選択して出力するセレクタと、
インバータと、
上記セレクタの出力と上記インバータの入力との間に接続されるキャパシタと、
上記インバータの入力と出力との間に接続されるスイッチと、
上記スイッチにつながる２系統の配線間の電気的結合を減衰させるシールドと
を有するチョッパー型コンパレータ。
【請求項２】
上記シールドは、上記２系統の配線を分離する位置に形成される、一定の電位を有した導体回路を含む、
請求項１に記載のチョッパー型コンパレータ。
【請求項３】
上記導体回路は、上記２系統の配線と同一の配線層に形成される、
請求項２に記載のチョッパー型コンパレータ。
【請求項４】
上記インバータは、
第１の電源ラインと第２の電源ラインとの間に直列に接続され、共通のゲート電極を持つ、第１導電型の第１のトランジスタおよび第２導電型の第２のトランジスタを含み、
上記スイッチは、
上記インバータの入力と出力との間に並列に接続された、上記第１導電型の第３のトランジスタおよび上記第２導電型の第２のトランジスタを含む、
請求項２に記載のチョッパー型コンパレータ。
【請求項５】
上記第１のトランジスタおよび上記第３のトランジスタは、半導体基板の第１活性領域において直列に形成され、
上記第２のトランジスタおよび上記第４のトランジスタは、上記半導体基板の第２活性領域において直列に形成され、
上記導体回路は、上記第１の電源ラインまたは上記第２の電源ラインに接続されるとともに、上記第１のトランジスタおよび上記第２のトランジスタを接続する第１の配線、ならびに、上記３のトランジスタ、上記第４のトランジスタおよび上記ゲート電極を接続する第２の配線と同一の配線層において、上記第１の配線および上記第２の配線を分離する位置に形成される、
請求項４に記載のチョッパー型コンパレータ。
【請求項６】
複数の基準信号を生成する基準信号生成回路と、
上記複数の基準信号と入力されるアナログ信号とを比較し、当該比較の結果を示す複数のデジタル信号を出力する複数のチョッパー型コンパレータとを有し、
上記チョッパー型コンパレータは、
入力信号または基準信号の一方を選択して出力するセレクタと、
インバータと、
上記セレクタの出力と上記インバータの入力との間に接続されるキャパシタと、
上記インバータの入力と出力との間に接続されるスイッチと、
上記スイッチにつながる２系統の配線間の電気的結合を減衰させるシールドとを含む、
アナログ−デジタル変換装置。
【請求項７】
上記シールドは、上記２系統の配線を分離する位置に形成される、一定の電位を有した導体回路を含む、
請求項６に記載のアナログ−デジタル変換装置。
【請求項８】
上記導体回路は、上記２系統の配線と同一の配線層に形成される、
請求項７に記載のアナログ−デジタル変換装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、チョッパー型コンパレータと、これを有するアナログ−デジタル変換装置に関するものである。
【０００２】
【従来の技術】
図８は、一般的なチョッパー型コンパレータの構成を示す回路図である。
図８に示すチョッパー型コンパレータは、セレクタＳＥＬ１と、キャパシタＣ１と、インバータＩＮＶ１と、スイッチＳＷ１とを有する。
【０００３】
セレクタＳＥＬ１は、比較対象となる信号Ｓｉｎと基準信号Ｓｒｅｆとを入力し、何れか一方を選択して出力する。
キャパシタＣ１は、インバータＩＮＶ１の入力とセレクタＳＥＬ１の出力との間に接続される。
スイッチＳＷ１は、インバータの入力と出力との間に接続されており、セレクタの選択状態に応じて、インバータの入力と出力とを短絡／開放する。
【０００４】
図９は、図８に示すチョッパー型コンパレータの動作を説明するためのタイミング図である。
図９（Ａ）は、セレクタＳＥＬ１において選択される信号を示し、図９（Ｂ）は、スイッチＳＷ１の状態（オンまたはオフ）を示す。また、図９（Ｃ）は、インバータＩＮＶ１から出力される信号Ｓｃｐを示す。
【０００５】
図９に示すように、セレクタＳＥＬ１において入力信号Ｓｉｎが選択されている場合、スイッチＳＷ１はオン状態となり、逆に、セレクタＳＥＬ１において基準信号Ｓｒｅｆが選択されている場合、スイッチＳＷ１はオフ状態となる。
【０００６】
スイッチがオン状態の場合、インバータＩＮＶ１の入力と出力とが等電位となるため、インバータＩＮＶ１の入力電圧は、インバータＩＮＶ１の論理しきい電圧Ｖｔｈｌとなる。キャパシタＣ１には、この論理しきい電圧Ｖｔｈｌと入力信号Ｓｉｎの電圧との電圧差に応じた電荷が蓄積される。
【０００７】
スイッチＳＷ１がオフ状態の場合、インバータＩＮＶ１の入力と出力とが切り離されるため、キャパシタＣ１に蓄積された電荷は、スイッチＳＷ１が開放する前の電荷とほぼ同じに保たれる。このため、基準信号Ｓｒｅｆの電圧が入力信号Ｓｉｎの電圧より高いと、インバータＩＮＶ１の入力電圧はスイッチＳＷ１の開放前よりも高くなる。すなわち、インバータＩＮＶ１の入力電圧がインバータの論理しきい電圧Ｖｔｈｌより高くなり、インバータＩＮＶ１の出力信号Ｓｃｐはローレベルへ変化する。逆に、基準信号Ｓｒｅｆの電圧が入力信号Ｓｉｎの電圧より低いと、インバータＩＮＶ１の入力電圧はスイッチＳＷ１の開放前よりも低くなり、インバータＩＮＶ１の出力信号Ｓｃｐはハイレベルへ変化する。
【０００８】
スイッチＳＷ１がオフ状態へ変化する場合における、インバータＩＮＶ１の出力信号Ｓｃｐの電圧変化分ΔＶは、概ね次式のように表される。
【０００９】
【数１】
ΔＶ  ＝  Ｇ×（Ｖｉｎ−Ｖｒｅｆ）  …  （１）
【００１０】
式（１）において、電圧Ｖｉｎは出力信号Ｓｃｐの電圧を示し、電圧Ｖｒｅｆは、基準信号Ｓｒｅｆの電圧を示す。また、ゲインＧは、次式に示すように、セレクタの出力電圧Ｖｓｅｌに対するインバータの出力電圧Ｖｃｐの比を表す。
【００１１】
【数２】
Ｇ  ＝  Ｖｃｐ／Ｖｓｅｌ  …  （２）
【００１２】
こうしたチョッパー型コンパレータに関する従来技術としては、たとえば特許文献１に記載された技術が存在する。
【００１３】
また、チョッパー型コンパレータは、一般に、フラッシュ型のＡ／Ｄコンバータにおいて、入力アナログ信号と基準信号との比較を行うための回路に用いられている。
チョッパー型コンパレータを有したフラッシュ型のＡ／Ｄコンバータの従来技術としては、たとえば特許文献２に記載された技術が存在する。
【００１４】
【特許文献１】
特開平５−１７２８５７号公報
【特許文献２】
特開平１０−６５５０２号公報
【００１５】
【発明が解決しようとする課題】
図１０は、図８に示すチョッパー型コンパレータのより詳細な構成の一例を示す回路図であり、図８と図１０の同一符号は同一の構成要素を示す。
【００１６】
インバータＩＮＶ１は、ｐ型ＭＯＳトランジスタＱ１およびｎ型ＭＯＳトランジスタＱ２を有する。ｐ型ＭＯＳトランジスタＱ１およびｎ型ＭＯＳトランジスタＱ２は、電源ラインＶｃｃと基準電位ラインＶｓｓとの間に直列に接続されており、ゲートがインバータＩＮＶ１の入力端子Ｎ１に共通接続され、ドレインがインバータＩＮＶ１の出力端子Ｎ２に共通接続される。
スイッチＳＷ１は、ｐ型ＭＯＳトランジスタＱ３およびｎ型ＭＯＳトランジスタＱ４を有する。ｐ型ＭＯＳトランジスタＱ３およびｎ型ＭＯＳトランジスタＱ４は、インバータＩＮＶ１の入力と出力との間に並列に接続される。
【００１７】
図１０において、キャパシタＣ２〜Ｃ４は、回路に寄生的に存在する静電容量成分を示す。
すなわち、キャパシタＣ２は、ｎ型ＭＯＳトランジスタＱ２のゲート−ソース間容量を、キャパシタＣ３は、ｐ型ＭＯＳトランジスタＱ１およびｎ型ＭＯＳトランジスタＱ２のドレイン−ゲート間容量を示す。また、キャパシタＣ４は、スイッチＳＷ１の接点間の寄生容量を示す。
【００１８】
このような寄生容量Ｃ２〜Ｃ４を考慮した場合、インバータＩＮＶ１の増幅率Ａを用いて、ゲインＧは次式のように表される。
【００１９】
【数３】
Ｇ  ＝  （Ａ×Ｃ１）／｛Ｃ１＋Ｃ２＋Ａ×（Ｃ３＋Ｃ４）｝  …（３）
【００２０】
式（３）において、分母の項‘Ａ×（Ｃ３＋Ｃ４）’は、寄生容量Ｃ３、Ｃ４によってインバータＩＮＶ１の入力に等価的に発生するミラー効果の容量成分を示している。寄生容量Ｃ３、Ｃ４が比較的小さな容量でも、ミラー効果の容量成分は増幅率Ａで拡大されるため非常に大きな容量となる。したがって、僅かな寄生容量Ｃ３、Ｃ４の存在がゲインＧを大きく低下させ、コンパレータの比較精度を劣化させる原因となる。
【００２１】
さらに、式（３）に示すように、このミラー効果の容量成分はインバータＩＮＶ１の増幅率Ａに応じて大きくなるため、ゲインＧを改善するために増幅率Ａを大きくしても、ミラー効果の容量成分によるゲインＧの低下は全く改善されない。
【００２２】
一方、チョッパー型コンパレータを用いたフラッシュ型のＡ／Ｄコンバータは、回路をＣＭＯＳのみで構成することが可能なため、デジタル回路とともに１つの半導体チップ上に搭載されることが多くなっている。
デジタル系の回路は、アナログ系の回路に比べて電源の低電圧化が急速に進んでいるため、デジタル回路とともに混載されるＡ／Ｄコンバータに対しても、低い電源電圧での動作が要求されている。
しかしながら、電源電圧が低下すると、Ａ／Ｄコンバータにはより微小な電圧差を高い精度で弁別する能力が求められる。このため、チョッパー型コンパレータの比較精度の向上が重要な課題となっている。
【００２３】
本発明はかかる事情に鑑みてなされたものであり、その第１の目的は、比較検出精度をより向上させることができるチョッパー型コンパレータを提供することにある。また、第２の目的は、変換精度をより向上させることができるアナログ−デジタル変換装置を提供することにある。
【００２４】
【課題を解決するための手段】
上記の目的を達成するため、本発明の第１の観点のチョッパー型コンパレータは、入力信号または基準信号の一方を選択して出力するセレクタと、インバータと、セレクタの出力とインバータの入力との間に接続されるキャパシタと、インバータの入力と出力の間に接続されるスイッチと、スイッチにつながる２系統の配線間の電気的結合を減衰させるシールドとを有する。
【００２５】
本発明の第１の観点によれば、シールドによって、スイッチにつながる２系統の配線間の電気的結合が減衰する。これにより、２系統の配線間の静電容量が減少し、この静電容量に起因したミラー効果による比較ゲインの低下が抑制される。
【００２６】
本発明の第２の観点のアナログ−デジタル変換装置は、複数の基準信号を生成する基準信号生成回路と、この複数の基準信号と入力されるアナログ信号とを比較し、この比較の結果を示す複数のデジタル信号を出力する複数のチョッパー型コンパレータとを有する。チョッパー型コンパレータは、入力信号または基準信号の一方を選択して出力するセレクタと、インバータと、セレクタの出力とインバータの入力との間に接続されるキャパシタと、インバータの入力と出力との間に接続されるスイッチと、スイッチにつながる２系統の配線間の電気的結合を減衰させるシールドとを含む。
【００２７】
本発明の第２の観点によれば、基準信号生成回路において生成される複数の基準信号が、複数のチョッパー型コンパレータにおいて入力アナログ信号と比較され、この比較の結果を示す複数のデジタル信号が得られる。シールドによって、スイッチつながる２系統の配線間の電気的結合が減衰するため、ミラー効果による比較ゲインの低下が抑制される。このため、チョッパー型コンパレータの比較検出精度が向上し、アナログ−デジタルの変換精度が向上する。
【００２８】
【発明の実施の形態】
＜第１の実施形態＞
図１は、本発明の第１の実施形態に係るチョッパー型コンパレータの構成例を示す回路図である。
図１に示すチョッパー型コンパレータは、図８に示すチョッパー型コンパレータと同様な構成を有する。すなわち、セレクタＳＥＬ１と、キャパシタＣ１と、インバータＩＮＶ１と、スイッチＳＷ１とを有する。
セレクタＳＥＬ１は、比較対象となる信号Ｓｉｎと基準信号Ｓｒｅｆとを入力し、何れか一方を選択して出力する。キャパシタＣ１は、インバータＩＮＶ１の入力とセレクタＳＥＬ１の出力との間に接続される。スイッチＳＷ１は、インバータの入力と出力との間に接続される。
【００２９】
また、図１に示すチョッパー型コンパレータは、上述した構成に加えて、シールドＳＨ１を有する。
シールドＳＨ１は、スイッチＳＷ１につながる２系統の配線間の電気的結合を減衰させる。
【００３０】
シールドＳＨ１には、たとえば、この２系統の配線を分離する位置に形成される導体回路が含まれる。導体回路は、導電性を有した材料で形成される回路であり、たとえば、２系統の配線の両方に面した領域を、一方の系統に面した領域と他方の系統に面した領域とに分割する方向に伸びて形成される。
また、この導体回路は、一定の電位を有する。たとえば、基準電位ラインＶｓｓや、電源ラインＶｃｃに接続される。
【００３１】
図２は、図１に示すチョッパー型コンパレータのより詳細な構成の一例を示す回路図であり、図１と図２の同一符号は同一の構成要素を示す。
図２に示すチョッパー型コンパレータにおいて、インバータＩＮＶ１およびスイッチＳＷ１は、図１０に示すチョッパー型コンパレータと同様な構成を有する。
すなわち、インバータＩＮＶ１は、ｐ型ＭＯＳトランジスタＱ１およびｎ型ＭＯＳトランジスタＱ２を有する。ｐ型ＭＯＳトランジスタＱ１およびｎ型ＭＯＳトランジスタＱ２は、電源ラインＶｃｃと基準電位ラインＶｓｓとの間に直列に接続されており、ゲートがインバータＩＮＶ１の入力端子Ｎ１に共通接続され、ドレインがインバータＩＮＶ１の出力端子Ｎ２に共通接続される。
スイッチＳＷ１は、ｐ型ＭＯＳトランジスタＱ３およびｎ型ＭＯＳトランジスタＱ４を有する。ｐ型ＭＯＳトランジスタＱ３およびｎ型ＭＯＳトランジスタＱ４は、インバータＩＮＶ１の入力と出力との間に並列に接続される。
【００３２】
また、図２において、キャパシタＣ２〜Ｃ３、Ｃ４ａ、Ｃ４ｂは、回路に寄生的に存在する静電容量成分を示す。
すなわち、キャパシタＣ２は、ｎ型ＭＯＳトランジスタＱ２のゲート−ソース間容量を、キャパシタＣ３は、ｐ型ＭＯＳトランジスタＱ１およびｎ型ＭＯＳトランジスタＱ２のドレイン−ゲート間容量を示す。
また、キャパシタＣ４ａは、スイッチＳＷ１の端子Ｎ１側につながる配線と、シールドＳＨ１との間の寄生容量を示す。
キャパシタＣ４ｂは、スイッチＳＷ１の端子Ｎ２側につながる配線と、シールドＳＨ１との間の寄生容量を示す。
【００３３】
図１、図２に示すチョッパー型コンパレータによれば、スイッチＳＷ１につながる２系統の配線間の静電容量が、シールドＳＨ１によって減少する。すなわち、スイッチＳＷ１の寄生容量Ｃ４が減少する。代わりとして、寄生容量Ｃ４ａ、Ｃ４ｂを生じるが、これらの寄生容量はインバータＩＮＶ１の入出力間に挿入されるものではないため、ミラー効果によるインバータＩＮＶ１の入力容量の増加を生じさせない。
図２に示すチョッパー型コンパレータにおいて、セレクタの出力電圧Ｖｓｅｌに対するインバータの出力電圧Ｖｃｐの比としてのゲインＧは、概ね次式のように表される。
【００３４】
【数４】
Ｇ  ＝  （Ａ×Ｃ１）／（Ｃ１＋Ｃ２＋Ｃ４ａ＋Ａ×Ｃ３）  …（４）
【００３５】
式（３）と式（４）を比較して分かるように、式（３）における寄生容量Ｃ４が式（４）においては省略されており、代わりとして、寄生容量Ｃ４ａが式（４）の分母に加わっている。寄生容量Ｃ４ａは、式（３）の分母におけるミラー効果の容量‘Ａ×Ｃ４’と比べて極めて小さいため、式（４）の分母は式（３）の分母に比べて小さくなる。
すなわち、図１、図２に示すチョッパー型コンパレータは、図８に示すチョッパー型コンパレータに比べて、ゲインＧが大きくなる。
【００３６】
図３は、図２に示すチョッパー型コンパレータにおける、インバータＩＮＶ１およびスイッチＳＷ１を含む部分の構造例を示す図であり、チョッパー型コンパレータが形成された半導体基板１を、回路の形成面から俯瞰した図である。
ただし、図３は、回路の概略的な構造を図解したものであり、たとえば層間絶縁膜などの構成は図示を省略している。
【００３７】
半導体基板１のｎ型の活性領域２には、ｐ型ＭＯＳトランジスタＱ１およびｐ型ＭＯＳトランジスタＱ３が直列に形成される。
【００３８】
半導体基板１のｐ型の活性領域３には、ｎ型ＭＯＳトランジスタＱ２およびｎ型ＭＯＳトランジスタＱ４が直列に形成される。
また、活性領域３において、ｎ型ＭＯＳトランジスタＱ２はｐ型ＭＯＳトランジスタＱ１と対向する位置に、ｎ型ＭＯＳトランジスタＱ４はｐ型ＭＯＳトランジスタＱ３と対向する位置にそれぞれ形成される。
【００３９】
活性領域２におけるｐ型ＭＯＳトランジスタＱ１のチャネル形成領域、および、活性領域３におけるｎ型ＭＯＳトランジスタＱ２のチャネル形成領域の上層には、ゲート絶縁膜を介して、共通のゲート電極６が形成される。
活性領域２におけるｐ型ＭＯＳトランジスタＱ３のチャネル形成領域の上層には、ゲート絶縁膜を介して、ゲート電極４が形成される。
活性領域３におけるｎ型ＭＯＳトランジスタＱ４のチャネル形成領域の上層には、ゲート絶縁膜を介して、ゲート電極５が形成される。
【００４０】
ｐ型ＭＯＳトランジスタＱ１のソース電極は、第１配線層に形成された配線９に接続される。配線９は、電源ラインＶｃｃにつながっている。
ｎ型ＭＯＳトランジスタＱ２のソース電極は、第１配線層に形成された配線１０に接続される。配線１０は、基準電位ラインＶｓｓにつながっている。
【００４１】
ｐ型ＭＯＳトランジスタＱ１およびｎ型ＭＯＳトランジスタＱ２のドレイン電極は、第１配線層に形成された配線８に共通接続される。
ｐ型ＭＯＳトランジスタＱ３およびｎ型ＭＯＳトランジスタＱ４のドレイン電極は、第１配線層に形成された配線７に共通接続される。
【００４２】
この配線７と配線８とが互いに向き合う領域には、配線１０の一部であるシールドＳＨ１が形成される。シールドＳＨ１は、配線７と配線８とが互いに向き合う領域を、配線７に面した領域と配線８に面した領域とに分割する方向に伸びて形成される。
【００４３】
図４は、図３に示す回路を切断線Ｘ１−Ｘ２で切断した断面図であり、活性領域３の側から活性領域２の方向を見た図である。
図３と図４の同一符号は同一の構成要素を示す。また、符号１１は層間絶縁膜を示す。
【００４４】
図４に示すように、同じ第１配線層に形成された配線７（インバータＩＮＶ１の入力端子Ｎ１）と配線８（インバータＩＮＶ２の出力端子Ｎ２）は、この第１配線層内において、配線１０（電源ラインＶｓｓ）の一部であるシールドＳＨ１によって、互いに分離されている。
【００４５】
一方、図５および図６は、図３および図４におけるシールドＳＨ１を除いた構造を示す図である。図５および図６と、図３および図４における同一符号は同一の構成要素を示す。
シールドＳＨ１を欠いた構造では、図６に示すように、同じ第１配線層に形成された配線７と配線８とが静電結合を持つため、この配線間に寄生容量Ｃ４が生じる。このため、上述したミラー効果によるゲインＧの低下を招いてしまう。
これと比較して、図３および図４におけるシールドＳＨ１を設けた構造では、配線７と配線８との間の静電結合が効果的に減衰されるため、寄生容量Ｃ４が減少し、ミラー効果によるゲインＧの低下が抑制される。
【００４６】
以上説明したように、図１〜図４において示したチョッパー型コンパレータによれば、シールドＳＨ１を設けることによって、ミラー効果の原因となる寄生容量を減少させることができるため、ゲインＧを大きくすることができ、チョッパー型コンパレータの比較精度を向上させることができる。
【００４７】
＜第２の実施形態＞
図７は、本発明の第２の実施形態に係るＡ／Ｄコンバータの構成の一例を示すブロック図である。
図７に示すＡ／Ｄコンバータは、基準信号生成回路１００と、比較回路２００と、エンコーダ３００とを有する。
【００４８】
基準信号生成回路１００は、入力のアナログ信号Ｓｉｎを量子化する際の基準となる、基準信号Ｓｒｅｆ１〜ＳｒｅｆＮを出力する（Ｎは、１より大きい任意の自然数を示す）。
基準信号生成回路１００は、たとえば、基準電圧を発生する回路と、この基準電圧を複数の抵抗で分圧する抵抗回路とを用いて構成される。
【００４９】
比較回路２００は、基準信号生成回路１００において生成された基準信号Ｓｒｅｆ１〜ＳｒｅｆＮと入力のアナログ信号Ｓｉｎとを比較し、この比較結果を示す信号Ｓｃｐ１〜ＳｃｐＮを出力する。
比較回路２００は、例えば図１〜図４において説明した、本発明に係るチョッパー型コンパレータをＮ個用いて構成される。
【００５０】
エンコーダ３００は、比較回路２００から出力される信号Ｓｃｐ１〜ＳｃｐＮを、所定ビット長のデジタル信号Ｓｏｕｔに変換する。
【００５１】
上述した構成を有するＡ／Ｄコンバータによれば、比較回路２００において基準信号Ｓｒｅｆ１〜ＳｒｅｆＮと入力のアナログ信号Ｓｉｎとの比較を行うチョッパー型コンパレータとして、本発明に係るチョッパー型コンパレータが用いられるため、各コンパレータの比較結果として得られる信号Ｓｃｐ１〜ＳｃｐＮの比較検出精度が向上する。これにより、Ａ／Ｄコンバータの全体の変換精度の向上を図ることができる。
【００５２】
このようなＡ／Ｄコンバータを、デジタル回路とともに共通の半導体チップ上に形成した集積回路では、Ａ／Ｄコンバータの変換精度が高いことから、電源電圧をデジタル回路と共通化することが可能になり、集積回路の小型化と低消費電力化を図ることができる。
【００５３】
なお、本発明は上述した実施形態に限定されない。
図１および図２に示した回路は一例であり、同等な構成を含んだ種々のチョッパー型コンパレータに対しても本発明は適用可能である。たとえば、インバータとキャパシタとが交互に複数直列に接続された構成を有するチョッパー型コンパレータでは、各インバータの入出力を短絡するスイッチの寄生容量を減少させるために、上述したシールドをそれぞれ設けても良い。
【００５４】
また、図３および図４に示す構造の例では、同一配線層内における２系統の配線をシールドで分離する例が示されているが、本発明はこれに限定されない。２系統の配線が異なる配線層に形成される場合には、これらの配線層に挟まれた配線層において、互いを分離する位置にシールドを形成しても良い。
【００５５】
【発明の効果】
本発明によれば、チョッパー型コンパレータの比較検出精度をより向上させることができる。また、Ａ／Ｄコンバータの変換精度をより向上させることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るチョッパー型コンパレータの構成例を示す回路図である。
【図２】図１に示すチョッパー型コンパレータのより詳細な構成の一例を示す回路図である。
【図３】図２に示すチョッパー型コンパレータにおける、インバータおよびスイッチを含む部分の構造例を示す図である。
【図４】図３に示す回路の断面図である。
【図５】図３に示す回路からシールドを除いた場合の構造を示す図である。
【図６】図４に示す回路からシールドを除いた場合の構造を示す図である。
【図７】本発明の第２の実施形態に係るＡ／Ｄコンバータの構成の一例を示すブロック図である。
【図８】一般的なチョッパー型コンパレータの構成を示す回路図である。
【図９】図８に示すチョッパー型コンパレータの動作を説明するためのタイミング図である。
【図１０】図８に示すチョッパー型コンパレータのより詳細な構成の一例を示す回路図である。
【符号の説明】
ＳＥＬ１…セレクタ、Ｃ１〜Ｃ４，Ｃ４ａ，Ｃ４ｂ…キャパシタ、ＩＮＶ１…インバータ、ＳＷ１…スイッチ、ＳＨ１…シールド、Ｑ１，Ｑ３…ｐ型ＭＯＳトランジスタ、Ｑ２，Ｑ４…ｎ型ＭＯＳトランジスタ、１…半導体基板、２…ｎ型活性領域、３…ｐ型活性領域、４〜６…ゲート電極、７〜１０…配線、１１…層間絶縁膜、１００…基準信号生成回路、２００…比較回路、３００…エンコーダ
【図１】
2004260759.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
2004260759.tif 000007
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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