(57)【要約】【課題】ダイナミック回路における中間ノードへの電荷分配によるノイズの発生を低減する。【解決手段】ソース−ドレインパスを第一の電位の電源とプリチャージノード１２に接続しゲート端子を第二のクロック入力端子１０に接続したプリチャージＰ型ＭＯＳトランジスタ１と、ソース−ドレインパスをディスチャージノードと第二の電位の電源に接続しゲート端子を第一のクロック入力端子７に接続したディスチャージＮ型ＭＯＳトランジスタ４と、論理演算用Ｎ型ＭＯＳトランジスタ２，３とを備え、前記プリチャージノード１２と前記ディスチャージノードとの間に前記論理演算用Ｎ型ＭＯＳトランジスタ２，３のソース−ドレインパスを中間ノード１３を形成して接続したダイナミック回路において、前記プリチャージＰ型ＭＯＳトランジスタ１を前記中間ノード１３から前記プリチャージノード１２への導通パスが形成された後においても導通させる。【選択図】　　　図１
2004048313.tif 000002
【特許請求の範囲】
【請求項１】
クロック入力端子と、
複数の入力端子と、
ソース−ドレインパスを第一の電位の電源とプリチャージノードに接続しゲート端子を前記クロック入力端子に接続したプリチャージＭＯＳトランジスタと、
複数の論理演算用ＭＯＳトランジスタとを備え、
前記複数の論理演算用ＭＯＳトランジスタのゲート端子をそれぞれ前記複数の入力端子のいずれかに接続し、
前記プリチャージノードと第二の電位の電源との間に前記複数の論理演算用ＭＯＳトランジスタのソース−ドレインパスを少なくとも一つの中間ノードを形成して接続したダイナミック回路において、
前記プリチャージＭＯＳトランジスタを前記中間ノードから前記プリチャージノードへの導通パスが形成された後においても導通させることを特徴とするダイナミック回路。
【請求項２】
２つのクロック入力端子と、
複数の入力端子と、
ソース−ドレインパスを第一の電位の電源とプリチャージノードに接続しゲート端子を前記一方のクロック入力端子に接続したプリチャージＭＯＳトランジスタと、
ソース−ドレインパスをディスチャージノードと第二の電位の電源に接続しゲート端子を前記他方のクロック入力端子に接続したディスチャージＭＯＳトランジスタと、
複数の論理演算用ＭＯＳトランジスタとを備え、
前記複数の論理演算用ＭＯＳトランジスタのゲート端子をそれぞれ前記複数の入力端子のいずれかに接続し、
前記プリチャージノードと前記ディスチャージノードとの間に前記複数の論理演算用ＭＯＳトランジスタのソース−ドレインパスを少なくとも一つの中間ノードを形成して接続したダイナミック回路において、
前記プリチャージＭＯＳトランジスタを前記中間ノードから前記プリチャージノードへの導通パスが形成された後においても導通させることを特徴とするダイナミック回路。
【請求項３】
前記中間ノードから前記プリチャージノードへの導通パスが形成された後においても前記プリチャージＭＯＳトランジスタが導通するように、前記クロック入力端子に印加されるクロック信号に遅延が付加されることを特徴とする請求項１又は２に記載のダイナミック回路。
【請求項４】
前記中間ノードから前記プリチャージノードへの導通パスが形成された後においても前記プリチャージＭＯＳトランジスタが導通するように、前記入力端子に印加される信号と論理演算を行うことによって前記クロック入力端子に印加されるクロック信号が生成されることを特徴とする請求項１又は２に記載のダイナミック回路。
【請求項５】
クロック入力端子と、
複数の入力端子と、
ソース−ドレインパスを第一の電位の電源とプリチャージノードに接続しゲート端子を前記クロック入力端子に接続したプリチャージＭＯＳトランジスタと、
複数の論理演算用ＭＯＳトランジスタとを備え、
前記複数の論理演算用ＭＯＳトランジスタのゲート端子をそれぞれ前記複数の入力端子のいずれかに接続し、
前記プリチャージノードと第二の電位の電源との間に前記複数の論理演算用ＭＯＳトランジスタのソース−ドレインパスを少なくとも一つの中間ノードを形成して接続したダイナミック回路において、
前記クロック入力端子とは別のクロック入力端子と、
ソース−ドレインパスを前記第一の電位の電源と前記プリチャージノードに接続しゲート端子を前記別のクロック入力端子に接続した前記とは別のプリチャージＭＯＳトランジスタとをさらに備え、
当該別のプリチャージＭＯＳトランジスタを前記中間ノードから前記プリチャージノードへの導通パスが形成される時点から導通させることを特徴とするダイナミック回路。
【請求項６】
２つのクロック入力端子と、
複数の入力端子と、
ソース−ドレインパスを第一の電位の電源とプリチャージノードに接続しゲート端子を前記一方のクロック入力端子に接続したプリチャージＭＯＳトランジスタと、
ソース−ドレインパスをディスチャージノードと第二の電位の電源に接続しゲート端子を前記他方のクロック入力端子に接続したディスチャージＭＯＳトランジスタと、
複数の論理演算用ＭＯＳトランジスタとを備え、
前記複数の論理演算用ＭＯＳトランジスタのゲート端子をそれぞれ前記複数の入力端子のいずれかに接続し、
前記プリチャージノードと前記ディスチャージノードとの間に前記複数の論理演算用ＭＯＳトランジスタのソース−ドレインパスを少なくとも一つの中間ノードを形成して接続したダイナミック回路において、
前記２つのクロック入力端子とは別のクロック入力端子と、
ソース−ドレインパスを前記第一の電位の電源と前記プリチャージノードに接続しゲート端子を前記別のクロック入力端子に接続した前記とは別のプリチャージＭＯＳトランジスタとをさらに備え、
当該別のプリチャージＭＯＳトランジスタを前記中間ノードから前記プリチャージノードへの導通パスが形成される時点から導通させることを特徴とするダイナミック回路。
【請求項７】
前記中間ノードから前記プリチャージノードへの導通パスが形成される時点から前記別のプリチャージＭＯＳトランジスタが導通するように、前記別のクロック入力端子に印加されるクロック信号に遅延が付加されることを特徴とする請求項５又は６に記載のダイナミック回路。
【請求項８】
前記中間ノードから前記プリチャージノードへの導通パスが形成される時点から前記別のプリチャージＭＯＳトランジスタが導通するように、前記入力端子に印加される信号と論理演算を行うことによって前記別のクロック入力端子に印加されるクロック信号が生成されることを特徴とする請求項５又は６に記載のダイナミック回路。
【請求項９】
クロック入力端子と、
複数の入力端子と、
ソース−ドレインパスを第一の電位の電源とプリチャージノードに接続しゲート端子を前記クロック入力端子に接続したプリチャージＭＯＳトランジスタと、
複数の論理演算用ＭＯＳトランジスタとを備え、
前記複数の論理演算用ＭＯＳトランジスタのゲート端子をそれぞれ前記複数の入力端子のいずれかに接続し、
前記プリチャージノードと第二の電位の電源との間に前記複数の論理演算用ＭＯＳトランジスタのソース−ドレインパスを少なくとも一つの中間ノードを形成して接続したダイナミック回路において、
前記クロック入力端子とは別のクロック入力端子と、
ソース−ドレインパスを前記第一の電位の電源と前記プリチャージノードに接続しゲート端子を前記別のクロック入力端子に接続した前記とは別のプリチャージＭＯＳトランジスタとをさらに備え、
当該別のプリチャージＭＯＳトランジスタを前記中間ノードから前記プリチャージノードへの導通パスが形成された後においても導通させることを特徴とするダイナミック回路。
【請求項１０】
２つのクロック入力端子と、
複数の入力端子と、
ソース−ドレインパスを第一の電位の電源とプリチャージノードに接続しゲート端子を前記一方のクロック入力端子に接続したプリチャージＭＯＳトランジスタと、
ソース−ドレインパスをディスチャージノードと第二の電位の電源に接続しゲート端子を前記他方のクロック入力端子に接続したディスチャージＭＯＳトランジスタと、
複数の論理演算用ＭＯＳトランジスタとを備え、
前記複数の論理演算用ＭＯＳトランジスタのゲート端子をそれぞれ前記複数の入力端子のいずれかに接続し、
前記プリチャージノードと前記ディスチャージノードとの間に前記複数の論理演算用ＭＯＳトランジスタのソース−ドレインパスを少なくとも一つの中間ノードを形成して接続したダイナミック回路において、
前記２つのクロック入力端子とは別のクロック入力端子と、
ソース−ドレインパスを前記第一の電位の電源と前記プリチャージノードに接続しゲート端子を前記別のクロック入力端子に接続した前記とは別のプリチャージＭＯＳトランジスタとをさらに備え、
当該別のプリチャージＭＯＳトランジスタを前記中間ノードから前記プリチャージノードへの導通パスが形成された後においても導通させることを特徴とするダイナミック回路。
【請求項１１】
前記中間ノードから前記プリチャージノードへの導通パスが形成された後においても前記別のプリチャージＭＯＳトランジスタが導通するように、前記別のクロック入力端子に印加されるクロック信号に遅延が付加されることを特徴とする請求項９又は１０に記載のダイナミック回路。
【請求項１２】
前記中間ノードから前記プリチャージノードへの導通パスが形成された後においても前記別のプリチャージＭＯＳトランジスタが導通するように、前記入力端子に印加される信号と論理演算を行うことによって前記別のクロック入力端子に印加されるクロック信号が生成されることを特徴とする請求項９又は１０に記載のダイナミック回路。
【請求項１３】
クロック入力端子と、
複数の入力端子と、
ソース−ドレインパスを第一の電位の電源とプリチャージノードに接続しゲート端子を前記クロック入力端子に接続したプリチャージＭＯＳトランジスタと、
複数の論理演算用ＭＯＳトランジスタとを備え、
前記複数の論理演算用ＭＯＳトランジスタのゲート端子をそれぞれ前記複数の入力端子のいずれかに接続し、
前記プリチャージノードと第二の電位の電源との間に前記複数の論理演算用ＭＯＳトランジスタのソース−ドレインパスを少なくとも一つの中間ノードを形成して接続したダイナミック回路において、
前記論理演算用ＭＯＳトランジスタより少ない数の前記とは別のプリチャージＭＯＳトランジスタをさらに備え、
当該別のプリチャージＭＯＳトランジスタのゲート端子を前記複数の入力端子のいずれかに接続し、
前記第一の電位の電源と前記プリチャージノードとの間に当該別のプリチャージＭＯＳトランジスタのソース−ドレインパスを接続し、
前記論理演算用ＭＯＳトランジスタによって前記プリチャージノードと前記第二の電位の電源との間は導通しないが、前記プリチャージノードと前記中間ノードは導通する場合のうち少なくとも一つの場合について当該別のプリチャージＭＯＳトランジスタによって前記第一の電位の電源と前記プリチャージノードとの間を導通させることを特徴とするダイナミック回路。
【請求項１４】
２つのクロック入力端子と、
複数の入力端子と、
ソース−ドレインパスを第一の電位の電源とプリチャージノードに接続しゲート端子を前記一方のクロック入力端子に接続したプリチャージＭＯＳトランジスタと、
ソース−ドレインパスをディスチャージノードと第二の電位の電源に接続しゲート端子を前記他方のクロック入力端子に接続したディスチャージＭＯＳトランジスタと、
複数の論理演算用ＭＯＳトランジスタとを備え、
前記複数の論理演算用ＭＯＳトランジスタのゲート端子をそれぞれ前記複数の入力端子のいずれかに接続し、
前記プリチャージノードと前記ディスチャージノードとの間に前記複数の論理演算用ＭＯＳトランジスタのソース−ドレインパスを少なくとも一つの中間ノードを形成して接続したダイナミック回路において、
前記論理演算用ＭＯＳトランジスタより少ない数の前記とは別のプリチャージＭＯＳトランジスタをさらに備え、
当該別のプリチャージＭＯＳトランジスタのゲート端子を前記複数の入力端子のいずれかに接続し、
前記第一の電位の電源と前記プリチャージノードとの間に当該別のプリチャージＭＯＳトランジスタのソース−ドレインパスを接続し、
前記論理演算用ＭＯＳトランジスタによって前記プリチャージノードと前記ディスチャージノードとの間は導通しないが、前記プリチャージノードと前記中間ノードは導通する場合のうち少なくとも一つの場合について当該別のプリチャージＭＯＳトランジスタによって前記第一の電位の電源と前記プリチャージノードとの間を導通させることを特徴とするダイナミック回路。
【請求項１５】
クロック入力端子と、
複数の入力端子と、
ソース−ドレインパスを第一の電位の電源とプリチャージノードに接続しゲート端子を前記クロック入力端子に接続したプリチャージＭＯＳトランジスタと、
複数の論理演算用ＭＯＳトランジスタとを備え、
前記複数の論理演算用ＭＯＳトランジスタのゲート端子をそれぞれ前記複数の入力端子のいずれかに接続し、
前記プリチャージノードと第二の電位の電源との間に前記複数の論理演算用ＭＯＳトランジスタのソース−ドレインパスを少なくとも一つの中間ノードを形成して接続したダイナミック回路において、
前記クロック入力端子とは別のクロック入力端子と、
ソース−ドレインパスを前記第一の電位の電源と前記中間ノードに接続しゲート端子を前記別のクロック入力端子に接続した前記とは別のプリチャージＭＯＳトランジスタとをさらに少なくとも一つ備え、
当該別のプリチャージＭＯＳトランジスタを前記中間ノードから前記プリチャージノードへの導通パスが形成される時点から導通させることを特徴とするダイナミック回路。
【請求項１６】
２つのクロック入力端子と、
複数の入力端子と、
ソース−ドレインパスを第一の電位の電源とプリチャージノードに接続しゲート端子を前記一方のクロック入力端子に接続したプリチャージＭＯＳトランジスタと、
ソース−ドレインパスをディスチャージノードと第二の電位の電源に接続しゲート端子を前記他方のクロック入力端子に接続したディスチャージＭＯＳトランジスタと、
複数の論理演算用ＭＯＳトランジスタとを備え、
前記複数の論理演算用ＭＯＳトランジスタのゲート端子はそれぞれ前記複数の入力端子のいずれかに接続し、前記プリチャージノードと前記ディスチャージノードとの間に前記複数の論理演算用ＭＯＳトランジスタのソースードレインパスを少なくとも一つの中間ノードを形成して接続したダイナミック回路において、
前記２つのクロック入力端子とは別のクロック入力端子と、
ソース−ドレインパスを前記第一の電位の電源と前記中間ノードに接続しゲート端子を前記別のクロック入力端子に接続した前記とは別のプリチャージＭＯＳトランジスタとをさらに備え、
当該別のプリチャージＭＯＳトランジスタを前記中間ノードから前記プリチャージノードへの導通パスが形成される時点から導通させることを特徴とするダイナミック回路。
【請求項１７】
前記中間ノードから前記プリチャージノードへの導通パスが形成される時点から前記別のプリチャージＭＯＳトランジスタが導通するように、前記別のクロック入力端子に印加されるクロック信号に遅延が付加されることを特徴とする請求項１５又は１６に記載のダイナミック回路。
【請求項１８】
前記中間ノードから前記プリチャージノードへの導通パスが形成される時点から前記別のプリチャージＭＯＳトランジスタが導通するように、前記入力端子に印加される信号と論理演算を行うことによって前記別のクロック入力端子に印加されるクロック信号が生成されることを特徴とする請求項１５又は１６に記載のダイナミック回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＭＯＳトランジスタによって論理を実現するダイナミック回路において、ノイズの発生およびノイズに起因する誤動作の発生の低減を実現しようとするものである。
【０００２】
【従来の技術】
近年の半導体集積回路は、プロセスの微細化により、高速動作化、省面積化、低消費電力化等を実現してきている。プロセスの微細化に伴い、電源の低電圧化も行われてきているが、これによって回路がノイズに対して弱くなるという問題点が顕著になってきている。
【０００３】
高速動作を行う回路の一つとして、従来よりダイナミック回路と呼ばれる回路が使用されている。
【０００４】
図１５は、従来のダイナミック回路の一例を示すものである。
【０００５】
図１５において、１０１はＰ型ＭＯＳトランジスタであり、このＰ型ＭＯＳトランジスタ１０１はゲート端子がクロック入力端子１０７に接続されており、このクロック入力端子１０７からのクロック信号ＣＫがＬｏｗ（Ｌｏｗとは接地電圧である）の期間、プリチャージノード１１２をＨｉｇｈ（Ｈｉｇｈとは電源電圧である）にチャージするようになっている。１０２、１０３、１０４はＮ型ＭＯＳトランジスタであり、これらＮ型ＭＯＳトランジスタはゲート端子がそれぞれ入力端子１０８、１０９、クロック入力端子１０７に接続され、さらに、Ｎ型ＭＯＳトランジスタ１０２とＮ型ＭＯＳトランジスタ１０３は中間ノード１１３を介して接続されている。入力端子１０８からの入力信号Ａおよび入力端子１０９からの入力信号Ｂはクロック信号ＣＫがＬｏｗの期間にＬｏｗとなり、Ｈｉｇｈの期間にＬｏｗのままか、Ｈｉｇｈへと変化する。１０５はインバータであり、プリチャージノード１１２を入力とし、その反転出力が出力端子１１１に接続されている。１０６はＰ型ＭＯＳトランジスタであり、このＰ型ＭＯＳトランジスタ１０６は出力端子１１１からの出力信号がＬｏｗすなわちプリチャージノード１１２がＨｉｇｈの場合に導通し、プリチャージノード１１２をＨｉｇｈに保持するようになっている。なお、Ｐ型ＭＯＳトランジスタ１０６の駆動能力はＮ型ＭＯＳトランジスタ１０２、１０３、１００４の駆動能力より低く抑えられており、Ｎ型ＭＯＳトランジスタ１０２、１０３、１０４が導通した場合にはプリチャージノード１１２はＬｏｗに変化する。図１６は図１５に示すダイナミック回路の各部の信号の波形を示したものである。
【０００６】
上記のように構成された従来例のダイナミック回路の動作を以下に述べる。
【０００７】
まず、クロック信号ＣＫがＬｏｗとなり、Ｐ型ＭＯＳトランジスタ１０１が導通し、プリチャージノード１１２がＨｉｇｈとなる。次に、クロック信号ＣＫがＨｉｇｈになると、入力信号Ａと入力信号ＢがＨｉｇｈに変化した場合にのみプリチャージノード１１２から接地端子が導通し、プリチャージノード１１２がＬｏｗとなる。プリチャージノード１１２の信号はインバータ１０５を通して出力端子１１１に出力されるため、出力信号はクロック信号ＣＫがＬｏｗの期間にＬｏｗとなり、クロック信号ＣＫがＨｉｇｈの期間に入力端子１０８，１０９のＡＮＤ演算結果が出力されることになる。
【０００８】
図１７は、従来例のダイナミック回路の別の例を示すものである。
【０００９】
図１７に示すダイナミック回路が図１５に示すダイナミック回路と異なる点は、図１５にあったＮ型ＭＯＳトランジスタ１０４がなくなった点であり、あとは同様であり、その動作も図１５のダイナミック回路の動作とほぼ同様である。
【００１０】
【発明が解決しようとする課題】
ところで、図１５に示す従来例のダイナミック回路では、クロック信号ＣＫがＨｉｇｈの期間において、入力信号ＡのみがＨｉｇｈに変化し、入力信号ＢはＬｏｗのままであった場合には、プリチャージノード１１２と中間ノード１１３との間のみが導通するため、中間ノード１１３に電荷が蓄積されていなかった場合には、プリチャージノード１１２の電荷が中間ノード１１３へと分配され、プリチャージノード１１２の容量をＣ１、中間ノード１１３の容量をＣ２とすると、プリチャージノード１１２の電位がＨｉｇｈからほぼＨｉｇｈ＊［Ｃ１／（Ｃ１＋Ｃ２）］に降下し、その後、Ｐ型ＭＯＳトランジスタ１０６を通して電源から電荷が供給され、Ｈｉｇｈへと戻る。図１６は以上の動作の各信号の波形を示したものである。
【００１１】
このため、中間ノード１１３が存在するダイナミック回路では、入力端子の値の組み合わせによってプリチャージノード１１２にノイズが発生する場合があり、このノイズのために回路のノイズマージンが小さくなってしまったり、最悪の場合には回路が誤動作する可能性がある。
【００１２】
この従来例の課題を解決するために、Ｐ型ＭＯＳトランジスタ１０６の駆動能力を強くする方法があるが、Ｐ型ＭＯＳトランジスタ１０６の駆動能力を大きくした場合には、クロック信号ＣＫがＨｉｇｈの期間にＮ型ＭＯＳトランジスタ１０２、１０３、１０４によりプリチャージノード１１２の電位をＬｏｗにするスピードが遅くなり、回路の高速動作が妨げられてしまう。
【００１３】
本発明は上記の問題点に鑑み、ダイナミック回路の電荷分配によるノイズを低減することを目的とするものである。
【００１４】
【課題を解決するための手段】
上記の問題点を解決するために、請求項１に記載の発明は、クロック入力端子と、複数の入力端子と、ソース−ドレインパスを第一の電位の電源とプリチャージノードに接続しゲート端子を前記クロック入力端子に接続したプリチャージＭＯＳトランジスタと、複数の論理演算用ＭＯＳトランジスタとを備え、前記複数の論理演算用ＭＯＳトランジスタのゲート端子をそれぞれ前記複数の入力端子のいずれかに接続し、前記プリチャージノードと第二の電位の電源との間に前記複数の論理演算用ＭＯＳトランジスタのソース−ドレインパスを少なくとも一つの中間ノードを形成して接続したダイナミック回路において、前記プリチャージＭＯＳトランジスタを前記中間ノードから前記プリチャージノードへの導通パスが形成された後においても導通させることを特徴とする。
【００１５】
請求項２に記載の発明は、２つのクロック入力端子と、複数の入力端子と、ソース−ドレインパスを第一の電位の電源とプリチャージノードに接続しゲート端子を前記一方のクロック入力端子に接続したプリチャージＭＯＳトランジスタと、ソース−ドレインパスをディスチャージノードと第二の電位の電源に接続しゲート端子を前記他方のクロック入力端子に接続したディスチャージＭＯＳトランジスタと、複数の論理演算用ＭＯＳトランジスタとを備え、前記複数の論理演算用ＭＯＳトランジスタのゲート端子をそれぞれ前記複数の入力端子のいずれかに接続し、前記プリチャージノードと前記ディスチャージノードとの間に前記複数の論理演算用ＭＯＳトランジスタのソース−ドレインパスを少なくとも一つの中間ノードを形成して接続したダイナミック回路において、前記プリチャージＭＯＳトランジスタを前記中間ノードから前記プリチャージノードへの導通パスが形成された後においても導通させることを特徴とする。
【００１６】
請求項３に記載の発明は、請求項１又は２に記載の発明において、前記中間ノードから前記プリチャージノードへの導通パスが形成された後においても前記プリチャージＭＯＳトランジスタが導通するように、前記クロック入力端子に印加されるクロック信号に遅延が付加されることを特徴とする。
【００１７】
請求項４に記載の発明は、請求項１又は２に記載の発明において、前記中間ノードから前記プリチャージノードへの導通パスが形成された後においても前記プリチャージＭＯＳトランジスタが導通するように、前記入力端子に印加される信号と論理演算を行うことによって前記クロック入力端子に印加されるクロック信号が生成されることを特徴とする。
【００１８】
これにより、請求項１〜４に記載の発明では、プリチャージノードから中間ノードへ電荷が分配される際に、プリチャージＭＯＳトランジスタによりプリチャージノードへ電荷が供給されるため、電荷分配によるノイズを低減することができる。また、請求項４に記載の発明では、プリチャージノードから中間ノードへ電荷が分配される際に、プリチャージＭＯＳトランジスタによりプリチャージノードへ電荷が供給されるため、電荷分配によるノイズを低減することができ、さらに、プリチャージノードへの電荷の供給が不要な場合にはその供給を行わないようにし、回路の動作速度の低下を防止することができる。
【００１９】
請求項５に記載の発明は、クロック入力端子と、複数の入力端子と、ソース−ドレインパスを第一の電位の電源とプリチャージノードに接続しゲート端子を前記クロック入力端子に接続したプリチャージＭＯＳトランジスタと、複数の論理演算用ＭＯＳトランジスタとを備え、前記複数の論理演算用ＭＯＳトランジスタのゲート端子をそれぞれ前記複数の入力端子のいずれかに接続し、前記プリチャージノードと第二の電位の電源との間に前記複数の論理演算用ＭＯＳトランジスタのソース−ドレインパスを少なくとも一つの中間ノードを形成して接続したダイナミック回路において、前記クロック入力端子とは別のクロック入力端子と、ソース−ドレインパスを前記第一の電位の電源と前記プリチャージノードに接続しゲート端子を前記別のクロック入力端子に接続した前記とは別のプリチャージＭＯＳトランジスタとをさらに備え、当該別のプリチャージＭＯＳトランジスタを前記中間ノードから前記プリチャージノードへの導通パスが形成される時点から導通させることを特徴とする。
【００２０】
請求項６に記載の発明は、２つのクロック入力端子と、複数の入力端子と、ソース−ドレインパスを第一の電位の電源とプリチャージノードに接続しゲート端子を前記一方のクロック入力端子に接続したプリチャージＭＯＳトランジスタと、ソース−ドレインパスをディスチャージノードと第二の電位の電源に接続しゲート端子を前記他方のクロック入力端子に接続したディスチャージＭＯＳトランジスタと、複数の論理演算用ＭＯＳトランジスタとを備え、前記複数の論理演算用ＭＯＳトランジスタのゲート端子をそれぞれ前記複数の入力端子のいずれかに接続し、前記プリチャージノードと前記ディスチャージノードとの間に前記複数の論理演算用ＭＯＳトランジスタのソース−ドレインパスを少なくとも一つの中間ノードを形成して接続したダイナミック回路において、前記２つのクロック入力端子とは別のクロック入力端子と、ソース−ドレインパスを前記第一の電位の電源と前記プリチャージノードに接続しゲート端子を前記別のクロック入力端子に接続した前記とは別のプリチャージＭＯＳトランジスタとをさらに備え、当該別のプリチャージＭＯＳトランジスタを前記中間ノードから前記プリチャージノードへの導通パスが形成される時点から導通させることを特徴とする。
【００２１】
請求項７に記載の発明は、請求項５又は６に記載の発明において、前記中間ノードから前記プリチャージノードへの導通パスが形成される時点から前記別のプリチャージＭＯＳトランジスタが導通するように、前記別のクロック入力端子に印加されるクロック信号に遅延が付加されることを特徴とする。
【００２２】
請求項８に記載の発明は、請求項５又は６に記載の発明において、前記中間ノードから前記プリチャージノードへの導通パスが形成される時点から前記別のプリチャージＭＯＳトランジスタが導通するように、前記入力端子に印加される信号と論理演算を行うことによって前記別のクロック入力端子に印加されるクロック信号が生成されることを特徴とする。
【００２３】
これにより、請求項５〜８に記載の発明では、プリチャージノードから中間ノードへ電荷が分配される際に、前記別のプリチャージＭＯＳトランジスタによりプリチャージノードへ電荷が供給されるため、電荷分配によるノイズを低減することができる。さらに、プリチャージＭＯＳトランジスタを２つ別々に設けることにより、電荷分配によるノイズの発生に最適化された電荷の供給を行うことができる。また、請求項８に記載の発明では、プリチャージノードから中間ノードへ電荷が分配される際に、プリチャージＭＯＳトランジスタによりプリチャージノードへ電荷が供給されるため、電荷分配によるノイズを低減することができ、さらに、プリチャージノードへの電荷の供給が不要な場合にはその供給を行わないようにし、回路の動作速度の低下を防止することができる。
【００２４】
請求項９に記載の発明は、クロック入力端子と、複数の入力端子と、ソース−ドレインパスを第一の電位の電源とプリチャージノードに接続しゲート端子を前記クロック入力端子に接続したプリチャージＭＯＳトランジスタと、複数の論理演算用ＭＯＳトランジスタとを備え、前記複数の論理演算用ＭＯＳトランジスタのゲート端子をそれぞれ前記複数の入力端子のいずれかに接続し、前記プリチャージノードと第二の電位の電源との間に前記複数の論理演算用ＭＯＳトランジスタのソース−ドレインパスを少なくとも一つの中間ノードを形成して接続したダイナミック回路において、前記クロック入力端子とは別のクロック入力端子と、ソース−ドレインパスを前記第一の電位の電源と前記プリチャージノードに接続しゲート端子を前記別のクロック入力端子に接続した前記とは別のプリチャージＭＯＳトランジスタとをさらに備え、当該別のプリチャージＭＯＳトランジスタを前記中間ノードから前記プリチャージノードへの導通パスが形成された後においても導通させることを特徴とする。
【００２５】
請求項１０に記載の発明は、２つのクロック入力端子と、複数の入力端子と、ソース−ドレインパスを第一の電位の電源とプリチャージノードに接続しゲート端子を前記一方のクロック入力端子に接続したプリチャージＭＯＳトランジスタと、ソース−ドレインパスをディスチャージノードと第二の電位の電源に接続しゲート端子を前記他方のクロック入力端子に接続したディスチャージＭＯＳトランジスタと、複数の論理演算用ＭＯＳトランジスタとを備え、前記複数の論理演算用ＭＯＳトランジスタのゲート端子をそれぞれ前記複数の入力端子のいずれかに接続し、前記プリチャージノードと前記ディスチャージノードとの間に前記複数の論理演算用ＭＯＳトランジスタのソース−ドレインパスを少なくとも一つの中間ノードを形成して接続したダイナミック回路において、前記２つのクロック入力端子とは別のクロック入力端子と、ソース−ドレインパスを前記第一の電位の電源と前記プリチャージノードに接続しゲート端子を前記別のクロック入力端子に接続した前記とは別のプリチャージＭＯＳトランジスタとをさらに備え、当該別のプリチャージＭＯＳトランジスタを前記中間ノードから前記プリチャージノードへの導通パスが形成された後においても導通させることを特徴とする。
【００２６】
請求項１１に記載の発明は、請求項９又は１０に記載の発明において、前記中間ノードから前記プリチャージノードへの導通パスが形成された後においても前記別のプリチャージＭＯＳトランジスタが導通するように、前記別のクロック入力端子に印加されるクロック信号に遅延が付加されることを特徴とする。
【００２７】
請求項１２に記載の発明は、請求項９又は１０に記載の発明において、前記中間ノードから前記プリチャージノードへの導通パスが形成された後においても前記別のプリチャージＭＯＳトランジスタが導通するように、前記入力端子に印加される信号と論理演算を行うことによって前記別のクロック入力端子に印加されるクロック信号が生成されることを特徴とする。
【００２８】
これにより、請求項９〜１２に記載の発明では、プリチャージノードから中間ノードへ電荷が分配される際に、前記別のプリチャージＭＯＳトランジスタによりプリチャージノードへ電荷が供給されるため、電荷分配によるノイズを低減することができる。さらに、プリチャージＭＯＳトランジスタが導通する際に前記別のプリチャージＭＯＳトランジスタも導通させることができ、プリチャージノードへの電荷の供給を前記別のプリチャージＭＯＳトランジスタも併用することができるため、プリチャージＭＯＳトランジスタサイズを縮小することができる。また、請求項１２に記載の発明では、プリチャージノードから中間ノードへ電荷が分配される際に、プリチャージＭＯＳトランジスタによりプリチャージノードへ電荷が供給されるため、電荷分配によるノイズを低減することができ、さらに、プリチャージノードへの電荷の供給が不要な場合にはその供給を行わないようにし、回路の動作速度の低下を防止することができる。
【００２９】
請求項１３に記載の発明は、クロック入力端子と、複数の入力端子と、ソース−ドレインパスを第一の電位の電源とプリチャージノードに接続しゲート端子を前記クロック入力端子に接続したプリチャージＭＯＳトランジスタと、複数の論理演算用ＭＯＳトランジスタとを備え、前記複数の論理演算用ＭＯＳトランジスタのゲート端子をそれぞれ前記複数の入力端子のいずれかに接続し、前記プリチャージノードと第二の電位の電源との間に前記複数の論理演算用ＭＯＳトランジスタのソース−ドレインパスを少なくとも一つの中間ノードを形成して接続したダイナミック回路において、前記論理演算用ＭＯＳトランジスタより少ない数の前記とは別のプリチャージＭＯＳトランジスタをさらに備え、当該別のプリチャージＭＯＳトランジスタのゲート端子を前記複数の入力端子のいずれかに接続し、前記第一の電位の電源と前記プリチャージノードとの間に当該別のプリチャージＭＯＳトランジスタのソース−ドレインパスを接続し、前記論理演算用ＭＯＳトランジスタによって前記プリチャージノードと前記第二の電位の電源との間は導通しないが、前記プリチャージノードと前記中間ノードは導通する場合のうち少なくとも一つの場合について当該別のプリチャージＭＯＳトランジスタによって前記第一の電位の電源と前記プリチャージノードとの間を導通させることを特徴とする。
【００３０】
請求項１４に記載の発明は、２つのクロック入力端子と、複数の入力端子と、ソース−ドレインパスを第一の電位の電源とプリチャージノードに接続しゲート端子を前記一方のクロック入力端子に接続したプリチャージＭＯＳトランジスタと、ソース−ドレインパスをディスチャージノードと第二の電位の電源に接続しゲート端子を前記他方のクロック入力端子に接続したディスチャージＭＯＳトランジスタと、複数の論理演算用ＭＯＳトランジスタとを備え、前記複数の論理演算用ＭＯＳトランジスタのゲート端子をそれぞれ前記複数の入力端子のいずれかに接続し、前記プリチャージノードと前記ディスチャージノードとの間に前記複数の論理演算用ＭＯＳトランジスタのソース−ドレインパスを少なくとも一つの中間ノードを形成して接続したダイナミック回路において、前記論理演算用ＭＯＳトランジスタより少ない数の前記とは別のプリチャージＭＯＳトランジスタをさらに備え、当該別のプリチャージＭＯＳトランジスタのゲート端子を前記複数の入力端子のいずれかに接続し、前記第一の電位の電源と前記プリチャージノードとの間に当該別のプリチャージＭＯＳトランジスタのソース−ドレインパスを接続し、前記論理演算用ＭＯＳトランジスタによって前記プリチャージノードと前記ディスチャージノードとの間は導通しないが、前記プリチャージノードと前記中間ノードは導通する場合のうち少なくとも一つの場合について当該別のプリチャージＭＯＳトランジスタによって前記第一の電位の電源と前記プリチャージノードとの間を導通させることを特徴とする。
【００３１】
これにより、請求項１３，１４に記載の発明では、プリチャージノードから中間ノードへ電荷が分配される際に、前記別のプリチャージＭＯＳトランジスタによりプリチャージノードへ電荷が供給されるため、電荷分配によるノイズを低減することができ、さらにこれがクロック信号に対して付加回路を挿入することなく実現できる。
【００３２】
請求項１５に記載の発明は、クロック入力端子と、複数の入力端子と、ソース−ドレインパスを第一の電位の電源とプリチャージノードに接続しゲート端子を前記クロック入力端子に接続したプリチャージＭＯＳトランジスタと、複数の論理演算用ＭＯＳトランジスタとを備え、前記複数の論理演算用ＭＯＳトランジスタのゲート端子をそれぞれ前記複数の入力端子のいずれかに接続し、前記プリチャージノードと第二の電位の電源との間に前記複数の論理演算用ＭＯＳトランジスタのソース−ドレインパスを少なくとも一つの中間ノードを形成して接続したダイナミック回路において、前記クロック入力端子とは別のクロック入力端子と、ソース−ドレインパスを前記第一の電位の電源と前記中間ノードに接続しゲート端子を前記別のクロック入力端子に接続した前記とは別のプリチャージＭＯＳトランジスタとをさらに少なくとも一つ備え、当該別のプリチャージＭＯＳトランジスタを前記中間ノードから前記プリチャージノードへの導通パスが形成される時点から導通させることを特徴とする。
【００３３】
請求項１６に記載の発明は、２つのクロック入力端子と、複数の入力端子と、ソース−ドレインパスを第一の電位の電源とプリチャージノードに接続しゲート端子を前記一方のクロック入力端子に接続したプリチャージＭＯＳトランジスタと、ソース−ドレインパスをディスチャージノードと第二の電位の電源に接続しゲート端子を前記他方のクロック入力端子に接続したディスチャージＭＯＳトランジスタと、複数の論理演算用ＭＯＳトランジスタとを備え、前記複数の論理演算用ＭＯＳトランジスタのゲート端子はそれぞれ前記複数の入力端子のいずれかに接続し、前記プリチャージノードと前記ディスチャージノードとの間に前記複数の論理演算用ＭＯＳトランジスタのソースードレインパスを少なくとも一つの中間ノードを形成して接続したダイナミック回路において、前記２つのクロック入力端子とは別のクロック入力端子と、ソース−ドレインパスを前記第一の電位の電源と前記中間ノードに接続しゲート端子を前記別のクロック入力端子に接続した前記とは別のプリチャージＭＯＳトランジスタとをさらに備え、当該別のプリチャージＭＯＳトランジスタを前記中間ノードから前記プリチャージノードへの導通パスが形成される時点から導通させることを特徴とする。
【００３４】
請求項１７に記載の発明は、請求項１５又は１６に記載の発明において、前記中間ノードから前記プリチャージノードへの導通パスが形成される時点から前記別のプリチャージＭＯＳトランジスタが導通するように、前記別のクロック入力端子に印加されるクロック信号に遅延が付加されることを特徴とする。
【００３５】
請求項１８に記載の発明は、請求項１５又は１６に記載の発明において、前記中間ノードから前記プリチャージノードへの導通パスが形成される時点から前記別のプリチャージＭＯＳトランジスタが導通するように、前記入力端子に印加される信号と論理演算を行うことによって前記別のクロック入力端子に印加されるクロック信号が生成されることを特徴とする。
【００３６】
これにより、請求項１５〜１８に記載の発明では、プリチャージノードから中間ノードへ電荷が分配される際に、前記別のプリチャージＭＯＳトランジスタにより中間ノードへ電荷が供給されるため、電荷分配によるノイズを低減することができ、さらに、中間ノードが複数あるようなダイナミック回路に対して、それぞれの中間ノードに前記別のプリチャージＭＯＳトランジスタを設けることにより、電荷分配によるノイズの発生に最適化された電荷の供給を行うことができる。また、請求項１８に記載の発明では、プリチャージノードから中間ノードへ電荷が分配される際に、プリチャージＭＯＳトランジスタによりプリチャージノードへ電荷が供給されるため、電荷分配によるノイズを低減することができ、さらに、プリチャージノードへの電荷の供給が不要な場合にはその供給を行わないようにし、回路の動作速度の低下を防止することができる。
【００３７】
【発明の実施の形態】
以下、本発明の実施形態に係るダイナミック回路について図面を参照しながら説明する。
【００３８】
（第１の実施形態）
図１は本発明の第１の実施形態に係るダイナミック回路の回路図である。図１において、１はＰ型ＭＯＳトランジスタであり、このＰ型ＭＯＳトランジスタ１はゲート端子が第二のクロック入力端子１０に接続されており、この第二のクロック入力端子１０からの第二のクロック信号ＣＫＢがＬｏｗの期間、プリチャージノード１２をＨｉｇｈにチャージするようになっている。２〜４はＮ型ＭＯＳトランジスタであり、これらＮ型ＭＯＳトランジスタ２〜４はゲート端子がそれぞれ入力端子８，９、第一のクロック入力端子７に接続され、さらに、Ｎ型ＭＯＳトランジスタ２とＮ型ＭＯＳトランジスタ３は中間ノード１３を介して接続されている。入力端子８からの入力信号Ａおよび入力端子９からの入力信号Ｂは第一のクロック入力端子７からの第一のクロック信号ＣＫＡがＬｏｗの期間にＬｏｗとなり、Ｈｉｇｈの期間にＬｏｗのままか、Ｈｉｇｈへと変化する。第一のクロック信号ＣＫＡがＨｉｇｈに変化してから入力信号ＡがＨｉｇｈへ変化するまでの時間をＴ１とする。５はインバータであり、プリチャージノード１２を入力とし、その反転出力が出力端子１１に接続されている。６はＰ型ＭＯＳトランジスタであり、このＰ型ＭＯＳトランジスタ６は出力端子１１からの出力信号がＬｏｗすなわちプリチャージノード１２がＨｉｇｈの場合に導通し、プリチャージノード１２をＨｉｇｈに保持するようになっている。なお、Ｐ型ＭＯＳトランジスタ６の駆動能力はＮ型ＭＯＳトランジスタ２〜４の駆動能力より低く抑えられており、Ｎ型ＭＯＳトランジスタ２〜４が導通した場合にはプリチャージノード１２はＬｏｗに変化する。
【００３９】
図２は図１の第一のクロック信号ＣＫＡと第二のクロック信号ＣＫＢを生成する回路を示したものである。図２において、２５は原クロック入力端子であり、この原クロック入力端子２５からの原クロック信号ＣＫＩＮから第一のクロック信号ＣＫＡと第二のクロック信号ＣＫＢが生成され、それぞれ出力端子２６，２７から出力されるようになっている。そして、第一のクロック信号ＣＫＡを出力する出力端子２６は図１の第一のクロック入力端子７に接続され、第二のクロック信号ＣＫＢを出力する出力端子２７は図１の第二のクロック入力端子１０に接続されている。図２中、２１ａはバッファであり、入力から出力までの遅延時間はＴ２であり、Ｔ２はＴ２＞Ｔ１となるように調整されている。２２ａはＡＮＤゲートであり、入力から出力までの遅延時間はＴ３である。２１ｂはバッファであり、入力から出力までの遅延時間はＡＮＤゲート２２ａと同じＴ３である。図３は図１，２に示すダイナミック回路の各部の信号の波形を示したものである。
【００４０】
上記のように構成された本発明の第１の実施形態に係るダイナミック回路の動作を以下に述べる。原クロック信号ＣＫＩＮから第一のクロック信号ＣＫＡおよび第二のクロック信号ＣＫＢを生成する回路において、第一のクロック信号ＣＫＡと第二のクロック信号ＣＫＢは立下りが同時であり、立上りは第二のクロック信号ＣＫＢの方がＴ２だけ遅れる。まず、第二のクロック信号ＣＫＢがＬｏｗとなり、Ｐ型ＭＯＳトランジスタ１が導通し、プリチャージノード１２がＨｉｇｈとなる。次に、第一のクロック信号ＣＫＡがＨｉｇｈになると、入力信号Ａと入力信号ＢがＨｉｇｈに変化した場合にのみプリチャージノード１２から接地端子が導通し、プリチャージノード１２がＬｏｗとなる。ここで、入力信号ＡのみがＨｉｇｈに変化し、入力信号ＢはＬｏｗのままであった場合には、プリチャージノード１２と中間ノード１３との間のみが導通するため、中間ノード１３に電荷が蓄積されていなかった場合には、プリチャージノード１２の電荷が中間ノード１３へと分配される。しかし、入力信号ＡがＨｉｇｈに変化した後に第二のクロック信号ＣＫＢが立ち上がるため、プリチャージノード１２の電荷が中間ノード１３へと分配される場合にも、Ｐ型ＭＯＳトランジスタ１を通してプリチャージノード１２へ電荷が供給されるため、プリチャージノード１２の電位の低下が従来例より低く抑えられる（図３のプリチャージノードの波形において従来例の場合を破線で示す）。
【００４１】
以上のように、この第１の実施形態により、従来例のダイナミック回路よりプリチャージノード１２の電荷分配によるノイズの発生を低減させることができる。
【００４２】
（第２の実施形態）
図４は本発明の第２の実施形態に係るダイナミック回路の回路図である。図４において、１はＰ型ＭＯＳトランジスタであり、このＰ型ＭＯＳトランジスタ１はゲート端子が第一のクロック入力端子７に接続されており、この第一のクロック入力端子７からの第一のクロック信号ＣＫＡがＬｏｗの期間、プリチャージノード１２をＨｉｇｈにチャージするようになっている。２〜４はＮ型ＭＯＳトランジスタであり、これらＮ型ＭＯＳトランジスタ２〜４はゲート端子がそれぞれ入力端子８，９、第一のクロック入力端子７に接続され、さらに、Ｎ型ＭＯＳトランジスタ２とＮ型ＭＯＳトランジスタ３は中間ノード１３を介して接続されている。入力端子８からの入力信号Ａおよび入力端子９からの入力信号Ｂは第一のクロック入力端子７からの第一のクロック信号ＣＫＡがＬｏｗの期間にＬｏｗとなり、Ｈｉｇｈの期間にＬｏｗのままか、Ｈｉｇｈへと変化する。第一のクロック信号ＣＫＡがＨｉｇｈに変化してから入力信号ＡがＨｉｇｈへ変化するまでの時間をＴ１とする。５はインバータであり、プリチャージノード１２を入力とし、その反転出力が出力端子１１に接続されている。６はＰ型ＭＯＳトランジスタであり、このＰ型ＭＯＳトランジスタ６は出力端子１１からの出力信号がＬｏｗすなわちプリチャージノード１２がＨｉｇｈの場合に導通し、プリチャージノード１２をＨｉｇｈに保持するようになっている。なお、Ｐ型ＭＯＳトランジスタ６の駆動能力はＮ型ＭＯＳトランジスタ２〜４の駆動能力より低く抑えられており、Ｎ型ＭＯＳトランジスタ２〜４が導通した場合にはプリチャージノード１２はＬｏｗに変化する。１４はＰ型ＭＯＳトランジスタであり、このＰ型ＭＯＳトランジスタ１４はゲート端子が第二のクロック入力端子１０に接続されており、この第二のクロック入力端子１０からの第二のクロック信号ＣＫＢがＬｏｗの期間、プリチャージノード１２に電荷を供給するようになっている。
【００４３】
この第２の実施形態では、ダイナミック回路のクロック信号生成回路は第１の実施形態で用いた図２の回路構成と同じであり、また、ダイナミック回路の各部の信号の波形も第１の実施形態で用いた図３の波形図と同じである。
【００４４】
上記のように構成された本発明の第２の実施形態に係るダイナミック回路の動作を以下に述べる。原クロック信号ＣＫＩＮから第一のクロック信号ＣＫＡおよび第二のクロック信号ＣＫＢを生成する回路において、第一のクロック信号ＣＫＡと第二のクロック信号ＣＫＢは立下りが同時であり、立上りは第二のクロック信号ＣＫＢの方がＴ２だけ遅れる。まず、第一のクロック信号ＣＫＡおよび第二のクロック信号ＣＫＢがＬｏｗとなり、Ｐ型ＭＯＳトランジスタ１，１４が導通し、プリチャージノード１２がＨｉｇｈとなる。次に、第一のクロック信号ＣＫＡがＨｉｇｈになると、入力信号Ａと入力信号ＢがＨｉｇｈに変化した場合にのみプリチャージノード１２から接地端子が導通し、プリチャージノード１２がＬｏｗとなる。ここで、入力信号ＡのみがＨｉｇｈに変化し、入力信号ＢはＬｏｗのままであった場合には、プリチャージノード１２と中間ノード１３との間のみが導通するため、中間ノード１３に電荷が蓄積されていなかった場合には、プリチャージノード１２の電荷が中間ノード１３へと分配される。しかし、入力信号ＡがＨｉｇｈに変化した後に第二のクロック信号ＣＫＢが立ち上がるため、プリチャージノード１２の電荷が中間ノード１３へと分配される場合にも、Ｐ型ＭＯＳトランジスタ１４を通してプリチャージノード１２へ電荷が供給されるため、プリチャージノード１２の電位の低下が従来例より低く抑えられる（図３のプリチャージノードの波形において従来例の場合を破線で示す）。
【００４５】
以上のように、この第２の実施形態により、従来例のダイナミック回路よりプリチャージノード１２の電荷分配によるノイズの発生を低減させることができる。さらに、第一のクロック信号ＣＫＡがＬｏｗ時のプリチャージ用のＰ型ＭＯＳトランジスタ１と電荷分配によるノイズの発生の低減用のＰ型ＭＯＳトランジスタ１４を別に設け、そのＰ型ＭＯＳトランジスタ１４のサイズをノイズの発生の低減に最適とすることにより、ノイズ発生低減に最適な電荷の供給を実現することができる。また、第一のクロック信号ＣＫＡがＬｏｗの期間には第二のクロック信号ＣＫＢもＬｏｗのため、Ｐ型ＭＯＳトランジスタ１４をプリチャージノード１２をＨｉｇｈにするためのトランジスタとして兼用することができ、Ｐ型ＭＯＳトランジスタ１のトランジスタサイズを縮小することができる。
【００４６】
（第３の実施形態）
図５は本発明の第３の実施形態に係るダイナミック回路の回路図である。図５において、１はＰ型ＭＯＳトランジスタであり、このＰ型ＭＯＳトランジスタ１はゲート端子が第一のクロック入力端子７に接続されており、この第一のクロック入力端子７からの第一のクロック信号ＣＫＡがＬｏｗの期間、プリチャージノード１２をＨｉｇｈにチャージするようになっている。２〜４、３２、３３はＮ型ＭＯＳトランジスタであり、これらＮ型ＭＯＳトランジスタ２〜４、３２、３３はゲート端子がそれぞれ入力端子８，９、第一のクロック入力端子７、入力端子３８，３９に接続され、さらに、Ｎ型ＭＯＳトランジスタ２とＮ型ＭＯＳトランジスタ３は中間ノード１３を介して接続されており、Ｎ型ＭＯＳトランジスタ３２とＮ型ＭＯＳトランジスタ３３は中間ノード４３を介して接続されている。入力端子８からの入力信号Ａ、入力端子９からの入力信号Ｂ、入力端子３８からの入力信号Ｃおよび入力端子３９からの入力信号Ｄは、第一のクロック入力端子７からの第一のクロック信号ＣＫＡがＬｏｗの期間にＬｏｗとなり、Ｈｉｇｈの期間にＬｏｗのままか、Ｈｉｇｈへと変化する。第一のクロック信号ＣＫＡがＨｉｇｈに変化してから入力信号ＡがＨｉｇｈへ変化するまでの時間をＴ１とし、第一のクロック信号ＣＫＡがＨｉｇｈに変化してから入力信号ＣがＨｉｇｈへ変化するまでの時間をＴ４とする。５はインバータであり、プリチャージノード１２を入力とし、その反転出力が出力端子１１に接続されている。６はＰ型ＭＯＳトランジスタであり、このＰ型ＭＯＳトランジスタ６は出力端子１１からの出力信号がＬｏｗすなわちプリチャージノード１２がＨｉｇｈの場合に導通し、プリチャージノード１２をＨｉｇｈに保持するようになっている。なお、Ｐ型ＭＯＳトランジスタ６の駆動能力はＮ型ＭＯＳトランジスタ２〜４，３２，３３の駆動能力より低く抑えられており、Ｎ型ＭＯＳトランジスタ２〜４，３２，３３によりプリチャージノード１２から接地端子が導通した場合にはプリチャージノード１２はＬｏｗに変化する。１４はＰ型ＭＯＳトランジスタであり、このＰ型ＭＯＳトランジスタ１４はゲート端子が第二のクロック入力端子１０に接続されており、この第二のクロック入力端子１０からの第二のクロック信号ＣＫＢがＬｏｗの期間、プリチャージノード１２に電荷を供給するようになっている。３４はＰ型ＭＯＳトランジスタであり、このＰ型ＭＯＳトランジスタ３４はゲート端子が第三のクロック入力端子３０に接続されており、この第三のクロック入力端子３０からの第三のクロック信号ＣＫＣがＬｏｗの期間、プリチャージノード１２に電荷を供給するようになっている。
【００４７】
図６は図５の第一のクロック信号ＣＫＡと第二のクロック信号ＣＫＢと第三のクロック信号ＣＫＣを生成する回路を示したものである。図６において、２５は原クロック入力端子であり、この原クロック入力端子２５からの原クロック信号ＣＫＩＮから第一のクロック信号ＣＫＡと第二のクロック信号ＣＫＢと第三のクロック信号ＣＫＣが生成され、それぞれ出力端子２６〜２８から出力されるようになっている。そして、第一のクロック信号ＣＫＡを出力する出力端子２６は図５の第一のクロック入力端子７に接続され、第二のクロック信号ＣＫＢを出力する出力端子２７は図５の第二のクロック入力端子１０に接続され、第三のクロック信号ＣＫＣを出力する出力端子２８は図５の第三のクロック入力端子３０に接続されている。図６中、２１ｃはバッファであり、入力から出力までの遅延時間はＴ３である。２３ａはインバータであり、入力から出力までの遅延時間はＴ２である。２２ｂはＡＮＤゲートであり、入力から出力までの遅延時間はバッファ２１ｃと同じＴ３である。２３ｂはインバータであり、入力から出力までの遅延時間はＴ１となるように調整されている。２３ｃはインバータであり、入力から出力までの遅延時間はＴ５である。２２ｃはＡＮＤゲートであり、入力から出力までの遅延時間はバッファ２１ｃと同じＴ３である。２３ｄはインバータであり、入力から出力までの遅延時間はＴ４となるように調整されている。図７は図５，６に示すダイナミック回路の各部の信号の波形を示したものである。
【００４８】
上記のように構成された本発明の第３の実施形態に係るダイナミック回路の動作を以下に述べる。原クロック信号ＣＫＩＮから第一のクロック信号ＣＫＡ、第二のクロック信号ＣＫＢおよび第三のクロック信号ＣＫＣを生成する回路において、第二のクロック信号ＣＫＢは第一のクロック信号ＣＫＡが立ち上がってからＴ１だけ経過してから立下り、さらにＴ２経過してから立ち上がる信号を生成する。第三のクロック信号ＣＫＣは第一のクロック信号ＣＫＡが立ち上がってからＴ４だけ経過してから立下り、さらにＴ５経過してから立ち上がる信号を生成する。まず、第一のクロック信号ＣＫＡがＬｏｗとなり、Ｐ型ＭＯＳトランジスタ１が導通し、プリチャージノード１２がＨｉｇｈとなる。次に、第一のクロック信号ＣＫＡがＨｉｇｈになると、入力信号Ａと入力信号ＢがＨｉｇｈに変化するか、入力信号Ｃと入力信号ＤがＨｉｇｈに変化した場合にのみプリチャージノード１２から接地端子が導通し、プリチャージノード１２がＬｏｗとなる。ここで、入力信号ＡのみがＨｉｇｈに変化し、入力信号Ｂ、入力信号Ｃ、入力信号ＤはＬｏｗのままであった場合には、プリチャージノード１２と中間ノード１３との間のみが導通するため、中間ノード１３に電荷が蓄積されていなかった場合には、プリチャージノード１２の電荷が中間ノード１３へと分配される。しかし、入力信号ＡがＨｉｇｈに変化すると同時に第二のクロック信号ＣＫＢが立ち下がるため、プリチャージノード１２の電荷が中間ノード１３へと分配される場合にも、Ｐ型ＭＯＳトランジスタ１４を通してプリチャージノード１２へ電荷が供給されるため、プリチャージノード１２の電位の低下が従来例より低く抑えられる（図７のプリチャージノードの波形において従来例の場合を破線で示す）。また、入力信号ＣのみがＨｉｇｈに変化し、入力信号Ａ、入力信号Ｂ、入力信号ＤはＬｏｗのままであった場合には、プリチャージノード１２と中間ノード４３との間のみが導通するため、中間ノード４３に電荷が蓄積されていなかった場合には、プリチャージノード１２の電荷が中間ノード４３へと分配される。しかし、入力信号ＣがＨｉｇｈに変化すると同時に第三のクロック信号ＣＫＣが立ち下がるため、プリチャージノード１２の電荷が中間ノード４３へと分配される場合にも、Ｐ型ＭＯＳトランジスタ３４を通してプリチャージノード１２へ電荷が供給されるため、プリチャージノード１２の電位の低下が従来例より低く抑えられる。
【００４９】
以上のように、この第３の実施形態により、従来例のダイナミック回路よりプリチャージノード１２の電荷分配によるノイズの発生を低減させることができる。さらに、第一のクロック信号ＣＫＡがＬｏｗ時のプリチャージ用のトランジスタ１と電荷分配によるノイズの発生の低減用のＰ型ＭＯＳトランジスタ１４，３４を別に設け、そのＰ型ＭＯＳトランジスタ１４，３４のサイズをノイズの発生の低減に最適とすることにより、ノイズの発生の低減に最適な電荷の供給を実現することができる。さらに、複数の中間ノード１３、４３に対して電荷分配によるノイズの発生の低減用のＰ型ＭＯＳトランジスタ１４、３４を独立に設け、そのＰ型ＭＯＳトランジスタ１４，３４のサイズを各中間ノード１３，４３への電荷分配によるノイズの発生の低減に最適とすることにより、複数の電荷分配に対して最適な電荷の供給を実現することができる。
【００５０】
（第４の実施形態）
本発明の第４の実施形態に係るダイナミック回路は、図１に示す第１の実施形態と同じ構成である。ただし、第一のクロック信号ＣＫＡがＨｉｇｈに変化してから入力信号ＡがＨｉｇｈへ変化するまでの時間をＴ１とし、第一のクロック信号ＣＫＡがＨｉｇｈに変化してから入力信号ＢがＨｉｇｈへ変化するまでの時間をＴ４とし、Ｔ４＜Ｔ１であるとする。
【００５１】
図８は図１の第一のクロック信号ＣＫＡと第二のクロック信号ＣＫＢを生成する回路を示したものである。図８において、２５は原クロック入力端子であり、この原クロック入力端子２５からの原クロック信号ＣＫＩＮと入力端子２９からの入力信号Ｂから第一のクロック信号ＣＫＡと第二のクロック信号ＣＫＢが生成される。そして、第一のクロック信号ＣＫＡを出力する出力端子２６は図１の第一のクロック入力端子７に接続され、第二のクロック信号ＣＫＢを出力する出力端子２７は図１の第二のクロック入力端子１０に接続されている。また、入力端子２９は図１の入力端子９に接続される。２１ｄはバッファであり、入力から出力までの遅延時間はＴ２であり、Ｔ２はＴ２＞Ｔ１となるように調整されている。２２ｄはＡＮＤゲートであり、入力から出力までの遅延時間はＴ５である。２４はＯＲゲートであり、入力から出力までの遅延時間はＴ６であり、Ｔ５＋Ｔ６＝Ｔ３、Ｔ４＋Ｔ６＜Ｔ１となるように調整されている。２１ｅはバッファであり、入力から出力までの遅延時間はＴ３である。図３，９は図１，８に示すダイナミック回路の各部の信号の波形を示したものである。
【００５２】
上記のように構成された本発明の第４の実施形態に係るダイナミック回路の動作を以下に述べる。原クロック信号ＣＫＩＮから第一のクロック信号ＣＫＡおよび第二のクロック信号ＣＫＢを生成する回路において、第一のクロック信号ＣＫＡと第二のクロック信号ＣＫＢは立下りが同時であり、立上りは第一のクロック信号ＣＫＡが変化してから入力信号ＢがＬｏｗのまま変化しなければ第二のクロック信号ＣＫＢの方がＴ２だけ遅れ、第一のクロック信号ＣＫＡが変化してから入力信号ＢがＨｉｇｈに変化すれば、第二のクロック信号ＣＫＢの方が（Ｔ４＋Ｔ６）だけ遅れる。まず、第二のクロック信号ＣＫＢがＬｏｗとなり、Ｐ型ＭＯＳトランジスタ１が導通し、プリチャージノード１２がＨｉｇｈとなる。次に、第一のクロック信号ＣＫＡがＨｉｇｈになると、入力信号Ａと入力信号ＢがＨｉｇｈに変化した場合にのみプリチャージノード１２から接地端子が導通し、プリチャージノード１２がＬｏｗとなる。ここで、入力信号ＡのみがＨｉｇｈに変化し、入力信号ＢはＬｏｗのままであった場合には、プリチャージノード１２と中間ノード１３との間のみが導通するため、中間ノード１３に電荷が蓄積されていなかった場合には、プリチャージノード１２の電荷が中間ノード１３へと分配される。しかし、入力信号ＡがＨｉｇｈに変化した後に第二のクロック信号ＣＫＢが立ち上がるため、プリチャージノード１２の電荷が中間ノード１３へと分配される場合にも、Ｐ型ＭＯＳトランジスタ１を通してプリチャージノード１２へ電荷が供給されるため、プリチャージノード１２の電位の低下が従来例より低く抑えられる（図３のプリチャージノードの波形において従来例の場合を破線で示す）。また、入力信号Ａおよび入力信号ＢがともにＨｉｇｈに変化した場合（図９に波形を示す）には、入力信号ＡがＨｉｇｈに変化する前に第二のクロック信号ＣＫＢがＨｉｇｈへと変化するため、プリチャージノード１２から接地端子が導通した時点では、Ｐ型ＭＯＳトランジスタ１は非導通であり、プリチャージノード１２がＬｏｗへと変化するのを妨げない。
【００５３】
以上のように、この第４の実施形態により、従来例のダイナミック回路よりプリチャージノード１２の電荷分配によるノイズの発生を低減させることができる。さらに、プリチャージノード１２がＬｏｗへと変化する場合には、Ｐ型ＭＯＳトランジスタ１は非導通となるため、プリチャージノード１２がＬｏｗへと変化するのを妨げず、それによる遅延時間の増大を防止することができる。
【００５４】
（第５の実施形態）
図１０は本発明の第５の実施形態に係るダイナミック回路の回路図である。図１０において、１はＰ型ＭＯＳトランジスタであり、このＰ型ＭＯＳトランジスタ１はゲート端子がクロック入力端子７′に接続されており、このクロック入力端子７′からのクロック信号ＣＫがＬｏｗの期間、プリチャージノード１２をＨｉｇｈにチャージするようになっている。２〜４はＮ型ＭＯＳトランジスタであり、これらＮ型ＭＯＳトランジスタ２〜４はゲート端子がそれぞれ入力端子８，９、クロック入力端子７′に接続され、さらに、Ｎ型ＭＯＳトランジスタ２とＮ型ＭＯＳトランジスタ３は中間ノード１３を介して接続されている。入力端子８からの入力信号Ａおよび入力端子９からの入力信号Ｂはクロック入力端子７′からのクロック信号ＣＫがＬｏｗの期間にＬｏｗとなり、Ｈｉｇｈの期間にＬｏｗのままか、Ｈｉｇｈへと変化する。５はインバータであり、プリチャージノード１２を入力とし、その反転出力が出力端子１１に接続されている。６はＰ型ＭＯＳトランジスタであり、このＰ型ＭＯＳトランジスタ６は出力端子１１からの出力信号がＬｏｗすなわちプリチャージノード１２がＨｉｇｈの場合に導通し、プリチャージノード１２をＨｉｇｈに保持するようになっている。なお、Ｐ型ＭＯＳトランジスタ６の駆動能力はＮ型ＭＯＳトランジスタ２〜４の駆動能力より低く抑えられており、Ｎ型ＭＯＳトランジスタ２〜４が導通した場合にはプリチャージノード１２はＬｏｗに変化する。１４はＰ型ＭＯＳトランジスタであり、入力信号ＢがＬｏｗの期間、プリチャージノード１２に電荷を供給するようになっている。図１１は図１０に示すダイナミック回路の各部の信号の波形を示したものである。
【００５５】
上記のように構成された本発明の第５の実施形態に係るダイナミック回路の動作を以下に述べる。まず、クロック信号ＣＫがＬｏｗとなり、Ｐ型ＭＯＳトランジスタ１が導通し、プリチャージノード１２がＨｉｇｈとなる。次に、クロック信号ＣＫがＨｉｇｈになると、入力信号Ａと入力信号ＢがＨｉｇｈに変化した場合にのみ、プリチャージノード１２から接地端子が導通し、プリチャージノード１２がＬｏｗとなる。ここで、入力信号ＡのみがＨｉｇｈに変化し、入力信号ＢはＬｏｗのままであった場合には、プリチャージノード１２と中間ノード１３との間のみが導通するため、中間ノード１３に電荷が蓄積されていなかった場合には、プリチャージノード１２の電荷が中間ノード１３へと分配される。しかし、入力信号ＢがＬｏｗのままであった場合には、プリチャージノード１２の電荷が中間ノード１３へと分配される場合にも、Ｐ型ＭＯＳトランジスタ１４を通してプリチャージノード１２へ電荷が供給されるため、プリチャージノード１２の電位の低下が従来例より低く抑えられる（図１１のプリチャージノードの波形において従来例の場合を破線で示す）。
【００５６】
以上のように、この第５の実施形態により、従来例のダイナミック回路よりプリチャージノード１２の電荷分配によるノイズの発生を低減させることができる。さらに、従来例のダイナミック回路のクロック信号に対して付加回路を挿入することなくこれが実現できる。
【００５７】
（第６の実施形態）
図１２は本発明の第６の実施形態に係るダイナミック回路の回路図である。図１２において、１はＰ型ＭＯＳトランジスタであり、このＰ型ＭＯＳトランジスタ１はゲート端子が第一のクロック入力端子７に接続されており、この第一のクロック入力端子７からの第一のクロック信号ＣＫＡがＬｏｗの期間、プリチャージノード１２をＨｉｇｈにチャージするようになっている。２〜４はＮ型ＭＯＳトランジスタであり、これらＮ型ＭＯＳトランジスタ２〜４はゲート端子がそれぞれ入力端子８，９、第一のクロック入力端子７に接続され、さらに、Ｎ型ＭＯＳトランジスタ２とＮ型ＭＯＳトランジスタ３は中間ノード１３を介して接続されている。入力端子８からの入力信号Ａおよび入力端子９からの入力信号Ｂは第一のクロック入力端子７からの第一のクロック信号ＣＫＡがＬｏｗの期間にＬｏｗとなり、Ｈｉｇｈの期間にＬｏｗのままか、Ｈｉｇｈへと変化する。第一のクロック信号ＣＫＡがＨｉｇｈに変化してから入力信号ＡがＨｉｇｈへ変化するまでの時間をＴ１とする。５はインバータであり、プリチャージノード１２を入力とし、その反転出力が出力端子１１に接続されている。６はＰ型ＭＯＳトランジスタであり、このＰ型ＭＯＳトランジスタ６は出力端子１１からの出力信号がＬｏｗすなわちプリチャージノード１２がＨｉｇｈの場合に導通し、プリチャージノード１２をＨｉｇｈに保持するようになっている。なお、Ｐ型ＭＯＳトランジスタ６の駆動能力はＮ型ＭＯＳトランジスタ２〜４の駆動能力より低く抑えられており、Ｎ型ＭＯＳトランジスタ２〜４が導通した場合にはプリチャージノード１２はＬｏｗに変化する。１４はＰ型ＭＯＳトランジスタであり、このＰ型ＭＯＳトランジスタ１４はゲート端子が第二のクロック入力端子１０に接続されており、この第二のクロック入力端子１０からの第二のクロック信号ＣＫＢがＬｏｗの期間、中間ノード１３に電荷を供給するようになっている。
【００５８】
図１３は図１２の第一のクロック信号ＣＫＡと第二のクロック信号ＣＫＢを生成する回路を示したものである。図１３において、２５は原クロック入力端子であり、この原クロック入力端子２５からの原クロック信号ＣＫＩＮから第一のクロック信号ＣＫＡと第二のクロック信号ＣＫＢが生成され、それぞれ出力端子２６，２７から出力されるようになっている。そして、第一のクロック信号ＣＫＡを出力する出力端子２６は図１２の第一のクロック入力端子７に接続され、第二のクロック信号ＣＫＢを出力する出力端子２７は図１２の第二のクロック入力端子１０に接続されている。図１３中、２１ｆはバッファであり、入力から出力までの遅延時間はＴ３である。２３ｅはインバータであり、入力から出力までの遅延時間はＴ２である。２２ｅはＡＮＤゲートであり、入力から出力までの遅延時間はバッファ２１ｆと同じＴ３である。２３ｆはインバータであり、入力から出力までの遅延時間はＴ１となるように調整されている。なお、ダイナミック回路の各部の信号の波形は第３の実施形態で用いた図７の波形図と同じである。
【００５９】
上記のように構成された本発明の第６の実施形態に係るダイナミック回路の動作を以下に述べる。原クロック信号ＣＫＩＮから第一のクロック信号ＣＫＡおよび第二のクロック信号ＣＫＢを生成する回路において、第二のクロック信号ＣＫＢは第一のクロック信号ＣＫＡが立ち上がってからＴ１だけ経過してから立下り、さらにＴ２経過してから立ち上がる信号を生成する。まず、第一のクロック信号ＣＫＡがＬｏｗとなり、Ｐ型ＭＯＳトランジスタ１が導通し、プリチャージノード１２がＨｉｇｈとなる。次に、第一のクロック信号ＣＫＡがＨｉｇｈになると、入力信号Ａと入力信号ＢがＨｉｇｈに変化した場合にのみプリチャージノード１２から接地端子が導通し、プリチャージノード１２がＬｏｗとなる。ここで、入力信号ＡのみがＨｉｇｈに変化し、入力信号ＢはＬｏｗのままであった場合には、プリチャージノード１２と中間ノード１３との間のみが導通するため、中間ノード１３に電荷が蓄積されていなかった場合には、プリチャージノード１２の電荷が中間ノード１３へと分配される。しかし、入力信号ＡがＨｉｇｈに変化すると同時に第二のクロック信号ＣＫＢが立ち下がるため、プリチャージノード１２の電荷が中間ノード１３へと分配される場合にも、Ｐ型ＭＯＳトランジスタ１４を通して中間ノード１３へ電荷が供給されるため、プリチャージノード１２の電位の低下が従来例より低く抑えられる（図７のプリチャージノードの波形において従来例の場合を破線で示す）。
【００６０】
以上のように、この第６の実施形態により、従来例のダイナミック回路よりプリチャージノード１２の電荷分配によるノイズの発生を低減させることができる。さらに、中間ノードが複数あるようなダイナミック回路に対して、それぞれの中間ノード１３に別々のノイズ発生低減用のＰ型ＭＯＳトランジスタ１４を設けることにより、電荷分配によるノイズの発生に最適化された電荷の供給を行うことができる。
【００６１】
なお、第１、第２、第４、第５、第６の実施形態において、入力端子Ａ，ＢのＡＮＤ演算を行うダイナミック回路とし、第３の実施形態において、入力端子Ａ，ＢのＡＮＤ演算結果と入力端子Ｃ，ＤのＡＮＤ演算結果をＯＲ演算を行うダイナミック回路としたが、中間ノードが形成されるものならば入力端子の数は何個でもよく、また演算内容も何でも構わない。
【００６２】
また、第１ないし第６の実施形態において、接地端子にクロック信号がゲートに入力されるＮ型ＭＯＳトランジスタを配置したが、これはなくても構わない。
【００６３】
また、第１ないし第６の実施形態において、出力にインバータとＰ型ＭＯＳトランジスタが接続されるとしたが、これはなくても構わないし、他の回路で構成されていてもよい。
【００６４】
また、第１ないし第６の実施形態において、Ｐ型ＭＯＳトランジスタでプリチャージノードをＨｉｇｈに変化させ、Ｎ型ＭＯＳトランジスタでプリチャージノードをＬｏｗに変化させるか、Ｈｉｇｈのままとするかというダイナミック回路構成にしたが、回路の電源端子、接地端子の極性を入れ替え、さらにＰ型ＭＯＳトランジスタとＮ型トランジスタのタイプを入れ替え、Ｎ型ＭＯＳトランジスタでプリチャージノードをＬｏｗに変化させ、Ｐ型ＭＯＳトランジスタでプリチャージノードをＨｉｇｈに変化させるか、Ｌｏｗのままとするかというダイナミック回路構成としてもよい。図１に対してこれを適用した回路を図１４に示す。
【００６５】
また、第１，２の実施形態において、第一のクロック信号ＣＫＡと第二のクロック信号ＣＫＢを生成する回路は図２に示すものとしたが、第二のクロック信号ＣＫＢの立ち上がりが入力信号Ａの立ち上がりより後になればどのような回路構成でもよい。
【００６６】
また、第３の実施形態において、第一のクロック信号ＣＫＡと第二のクロック信号ＣＫＢと第三のクロック信号ＣＫＣを生成する回路は図６に示すものとしたが、第二のクロック信号ＣＫＢの立下りが入力信号Ａの立ち上がり時点からになり、第三のクロック信号ＣＫＣの立下りが入力信号Ｃの立ち上がり時点からになればどのような回路構成でもよく、第二のクロック信号ＣＫＢ、第三のクロック信号ＣＫＣを生成するのに、原クロック信号ＣＫＩＮ以外の信号を使用してもよい。
【００６７】
また、第４の実施形態において、第一のクロック信号ＣＫＡと第二のクロック信号ＣＫＢを生成する回路は図８に示すものとしたが、入力信号ＢがＬｏｗのままで変化しなければ第二のクロック信号ＣＫＢの立ち上がりが入力信号Ａの立ち上がりより後になり、入力信号ＢがＨｉｇｈに変化すれば、第二のクロック信号ＣＫＢの立ち上がりが入力信号Ａの立ち上がりより前になればどのような回路構成でもよい。
【００６８】
また、第５の実施形態において、中間ノード１３への電荷分配によるノイズの発生を低減するためにＰ型ＭＯＳトランジスタ１４を設けたが、中間ノード１３への電荷分配が発生する場合の少なくとも一つの場合に対してプリチャージノード１２へ電荷が供給されれば、どのような回路構成をとってもよい。
【００６９】
また第６の実施形態において、中間ノード１３に対して電荷を供給するＰ型ＭＯＳトランジスタ１４を設けたが、中間ノード１３が複数ある場合には、その一部もしくは全てに対して電荷を供給するＰ型ＭＯＳトランジスタを設けてもよい。
【００７０】
【発明の効果】
以上のように、本発明のダイナミック回路では、プリチャージノードから中間ノードへ電荷を分配する際に、プリチャージＭＯＳトランジスタによりプリチャージノードへ電荷を供給するようにしたので、電荷分配によるノイズの発生を低減することができる。
【図面の簡単な説明】
【図１】第１，４の実施の形態に係るダイナミック回路の回路図である。
【図２】第１，２の実施形態に係るダイナミック回路のクロック信号生成回路図である。
【図３】第１，２，４の実施形態に係るダイナミック回路の各部の信号の波形図である。
【図４】第２の実施形態に係るダイナミック回路の回路図である。
【図５】第３の実施形態に係るダイナミック回路の回路図である。
【図６】第３の実施形態に係るダイナミック回路のクロック信号生成回路図である。
【図７】第３，６の実施形態に係るダイナミック回路の各部の信号の波形図である。
【図８】第４の実施形態に係るダイナミック回路のクロック信号生成回路図である。
【図９】第４の実施形態に係るダイナミック回路の各部の信号の波形図である。
【図１０】第５の実施形態に係るダイナミック回路の回路図である。
【図１１】第５の実施形態に係るダイナミック回路の各部の信号の波形図である。
【図１２】第６の実施形態に係るダイナミック回路の回路図である。
【図１３】第６の実施形態に係るダイナミック回路のクロック信号生成回路図である。
【図１４】第１の実施形態に係るダイナミック回路の別の回路図である。
【図１５】従来例のダイナミック回路の回路図である。
【図１６】従来例のダイナミック回路の各部の信号の波形図である。
【図１７】従来例のダイナミック回路の別の回路図である。
【符号の説明】
１、６、１４、３４、１０１、１０６　　　　　　　　Ｐ型ＭＯＳトランジスタ
２、３、４、３２、３３、１０２、１０３、１０４　　　　Ｎ型ＭＯＳトランジスタ
７、２６　　　　　　　　　　　　　　　　　　　　　　　第一のクロック入力端子
１０、２７　　　　　　　　　　　　　　　　　　　　　　第二のクロック入力端子
２８、３０　　　　　　　　　　　　　　　　　　　　　　第三のクロック入力端子
７’、１０７　　　　　　　　　　　　　　　　　　　　　クロック入力端子
８、９、２９、３８、３９、１０８、１０９　　　　　　　　入力端子
１１、１１１　　　　　　　　　　　　　　　　　　　　　出力端子
１２、１１２　　　　　　　　　　　　　　　　　　　　　プリチャージノード
１３、４３、１１３　　　　　　　　　　　　　　　　　　中間ノード
５、２３ａ〜２３ｆ、１０５　　　　　　　　　　　　インバータ
２１ａ〜２１ｆ　　　　　　　　　　　　　　　　　　　　バッファ
２２ａ〜２２ｅ　　　　　　　　　　　　　　　　ＡＮＤゲート
２４　　　　　　　　　　　　　　　　　　　　　ＯＲゲート
２５　　　　　　　　　　　　　　　　　　　　　　　　原クロック入力端子
【図１】
2004048313.tif 000003
【図２】
2004048313.tif 000004
【図３】
2004048313.tif 000005
【図４】
2004048313.tif 000006
【図５】
2004048313.tif 000007
【図６】
2004048313.tif 000008
【図７】
2004048313.tif 000009
【図８】
2004048313.tif 000010
【図９】
2004048313.tif 000011
【図１０】
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【図１１】
2004048313.tif 000013
【図１２】
2004048313.tif 000014
【図１３】
2004048313.tif 000015
【図１４】
2004048313.tif 000016
【図１５】
2004048313.tif 000017
【図１６】
2004048313.tif 000018
【図１７】
2004048313.tif 000019