(57)【要約】【課題】  交流の負荷供給電圧から電力を引き込む型である既知の制御回路を改良する。【解決手段】  トライアックゲートを反対側の電源電極に接続する双方向に電流を制限する能動的要素；及びゲートとトライアックの他の電源電極を接続するスイッチを含む、トライアック制御回路。【選択図】  図５
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【特許請求の範囲】
【請求項１】
トライアックゲート（ｇ）とその反対側の電源電極（１０）を接続する双方向に電流を制限する能動的要素（５）、及び
前記ゲートと前記トライアックの他の電源電極（１１）を接続するスイッチ（４）を含むことを特徴とする、前記トライアック（１）を制御する回路。
【請求項２】
前記スイッチ（４）が、通常オンである型のスイッチであることを特徴とする、請求項１に記載の回路。
【請求項３】
前記電流制限要素（５）が、ヘッド−テイル接続される２つの電流ソース（５１、５２）で形成されることを特徴とする、請求項１に記載の回路。
【請求項４】
ダイオード（５３、５４）が、各電流ソース（５１、５２）と並列接続することを特徴とする、請求項３に記載の回路。
【請求項５】
前記電流ソース（５１、５２）が、ＮチャネルのＭＯＳトランジスタ（Ｎ５１、Ｎ５２）で形成されることを特徴とする、請求項３に記載の回路。
【請求項６】
前記トランジスタが、空乏型トランジスタであることを特徴とする、請求項５に記載の回路。
【請求項７】
請求項１から請求項６のいずれかに記載の回路を含むことを特徴とする、トライアック（１）を含む型の交流電圧（Ｖａｃ）により供給されることになっている負荷（２）を制御する回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチを通る電流が消失する際に自動的にターンオフするトライアック型の双方向スイッチの制御に関する。こうしたスイッチは、しばしば給電メインズにより電力を供給される負荷を制御するために使用され、ターンオンするスイッチは各半期で再スタートされねばならない。
【背景技術】
【０００２】
図１は、交流電力供給源Ｖａｃ（端子Ｐ及びＮ）により電力を供給される負荷２（Ｑ）を制御するトライアック１の従来の制御回路の第１の例を示している。図１の例では、トライアック１は負荷２と直列接続している。しかし、トライアックがまた、制御する負荷と並列接続も可能で、このために何も後述されるものに変更されないことに注目するべきである。
【０００３】
図１の例では、トライアックのゲートｇはスイッチ３（この例ではＮＭＯＳトランジスタ）により負荷２の反対側にあるトライアック電源電極のゲートと接続する。さらに、ゲートｇは電流−電圧変換抵抗Ｒにより、トライアック制御に必要な直流電圧Ｖｄｃが印加する第１の端子＋と接続する。電圧Ｖｄｃが印加する第２の端子−は、負荷２が接続される端子の反対側にある交流電圧が印加する端子Ｎと、つまりトライアック１の電源電極の１つの及びトランジスタ３のソースと接続する。トランジスタ３のゲートは、トライアック１の電圧制御を可能にする論理型の制御信号ＣＴＲＬを受け取る。
【０００４】
図１の例では、トライアック１は通常オンである、つまり端子上に制御信号ＣＴＲＬがない場合、トライアック１は直流電圧Ｖｄｃが端子＋及び−の間に印加されるという条件でオンである。トランジスタ３は、ゲート及び端子Ｎと接続する電源電極の短絡によるトライアックの自動再スタートを防ぐことにより、トライアックを遮断するために使用される。
【０００５】
図１のダイアグラムの不利点は、トライアック１がオフで維持されることが望ましいときに、制御回路の恒常消費が生じることである。
【０００６】
別の不利点は、補助的な直流電力供給装置（電圧Ｖｄｃ）から来る電流を提供する必要があることである。
【０００７】
通常オンであるトライアックを提供する別の不利点は、信号ＣＴＲＬを提供する制御回路（図示せず）が機能不良の場合に、トライアック１がオンであり、負荷２に電力供給されたままであることである。こうした状況は危険であり、控えめに言っても、望ましくない。
【０００８】
トライアック１を図１のダイアグラムで通常オフにするために、通常オンであり制御信号によりターンオフされ、従ってトライアック１をターンオンするスイッチ３が提供される。しかし、補助的な電力供給源が必要である不利点は存在したままであり、同時にスイッチ３の恒常的な漏れ電流も存在する。
【０００９】
図２は、負荷２を制御し、負荷に交流電圧Ｖａｃが印加する２つの端子Ｐ及びＮ間に直列で配置されるトライアック１の制御回路の第２の従来例を示している。この例では、トライアックのゲートｇは抵抗Ｒ´により負荷２の側面上のトライアックの電源電極１０と接続する及び制御信号ＣＴＲＬを受け取るスイッチ４により端子Ｎ（端子２の反対側のトライアックの電源電極１１）と接続する。抵抗Ｒ´は、ゲートｇ及び電極１１がスイッチ４により短絡されないという条件で、交流電力供給装置の各半波でトライアックをスタートさせる。
【００１０】
従って、スイッチ４が通常オフのスイッチである場合、トライアック１は通常オンであり、それにより図１に関連して上述された安全面での不利点が再び生まれる。
【００１１】
しかし、通常オンのスイッチ４を提供することにより、トライアック１は初期設定により遮断され、負荷２が給電されることが望ましいときに、信号ＣＴＲＬがスイッチ４のターンオフを引き起こす。
【００１２】
図２の回路は、トライアック１のファイヤリングを提供するための補助的な直流電力供給源の存在を必要としないという利点を有する。
【００１３】
さらに、漏れ電流がトライアックゲート又は制御ＭＯＳトランジスタ３のどちらかに恒久的に存在する図１のダイアグラムとは反対に、図２の例の漏れ電流は抵抗Ｒ´を通るトライアックゲートにのみ存在する。
【００１４】
図１のダイアグラムでは、補助的な電力供給源の使用により制御回路の消費が著しく増加する。これにより、対応する変換器を過大寸法にする又は十分な容量のバッテリーを提供する必要がある。
【００１５】
図２の解決策では、トライアック１をターンオンするのに必要な電流は、交流電圧Ｖａｃから、及び従って通常は給電メインズからもたらされる。
【００１６】
しかし、この解決策の不利点は、トライアック１が交流電力供給の各半波でのファイヤリングの際に遅延を示すことである。この遅延は、抵抗Ｒ´を流れる電流が、交流電力供給源Ｖａｃの各半波で、前記トライアックの導電が始まる前にトライアック１のファイヤリング電流より大きくならなければならないという事実による。この電流はまた負荷２にも流れるので、ファイヤリング遅延はまたこの負荷にも左右される。
【００１７】
遅延は以下の関係
【数１】
2004328760.tif 000003
により与えられ、ここでＩｇはトライアック１をスタートさせるために必要なゲート電流を表し、Ｚ２は負荷２のインピーダンスを表し、Ｖｇｔはトライアックのゲートｇの電圧を表し、Ｖａｃｃｕｒは交流電圧Ｖａｃの最大値を表し、ωは電圧Ｖａｃのパルスを表す。
【００１８】
電流供給源の各半波でのトライアックのファイヤリング遅延は、これが好ましからざるピーク電流及び／又はピーク電圧を引き起こすために不利である。
【００１９】
図３（Ａ）及び図３（Ｂ）は、抵抗負荷上のトライアックのファイヤリング遅延現象を示すタイミングダイアグラムである。図３（Ａ）は、交流供給電圧Ｖａｃ及びトライアックを横切る電圧Ｖ１の形状の例を示している。図３（Ｂ）は、負荷２を通る電流Ｉを示している。簡潔にするために、それらが引き起こす漏れ電流及び電圧降下はここでは無視される。
【００２０】
トライアック１は、最初オフであると想定される。従って、電流Ｉはゼロであり、トライアック１を横切る電圧Ｖ１は交流電圧Ｖａｃに対応する。制御信号ＣＴＲＬの状態は、時間ｔ１のときにトライアック１をターンオンするために逆転されると想定される。時間ｔ１が電圧Ｖａｃの期間に十分遅れて発生する場合、トライアックはこの時間ｔ１にスタートし、その後ゼロではない電流Ｉが負荷Ｑを流れる。抵抗負荷の存在が想定されているので、電流Ｉの形状は電圧Ｖａｃの形状と同期する。トライアックを流れる電流の次のゼロ交差で、前記トライアックがターンオフする。その後半波の始まりに続く遅延Δｔの終わりが、トライアックファイヤリングが発生する前に待たれなければならない。負荷Ｑの抵抗が高ければ高いほど、トライアックのファイヤリング電流が届く前に、ファイヤリング遅延は大きくなる。
【００２１】
電流の新たな逆転ＣＴＲＬが、トライアック１のターンオフにより回路をターンオフするために時間ｔ２で想定される。図２の例では、これはスイッチ４をターンオンすることを意味する。しかしトライアックは、そこを流れる電流を相殺することにより電圧Ｖａｃの次のゼロ交差で遮断されるだけである。このゼロ交差から、電圧Ｖ１が再び電圧Ｖａｃにほぼ等しくなる。
【００２２】
注目すべきは、こうして動作する回路に対して、抵抗Ｒ´は負荷２の抵抗と比較して非常に大きくなければならないことである。ただし、スイッチ４がオンであるときに漏れ電流が高く、それが負荷２をターンオンすることを意味する場合を除く。
【００２３】
図４（Ａ）及び図４（Ｂ）は、基本的に誘導負荷Ｑ上で図２に示される型の従来のトライアック制御回路の動作を示している。
【００２４】
繰り返して言うが、スイッチ４のターンオフは時間ｔ１でトライアックをファイヤリングすると想定される。負荷は誘導的なので、負荷を通る電流Ｉは０から増加する（抵抗負荷上のピークの代わりに）。誘導負荷は、電圧Ｖａｃのゼロ交差の際にトライアックのターンオフを遅らせる。しかし、これは電流Ｉのそれぞれのゼロ交差でのピーク電圧Ｖ１を引き起こす、というのは、回路を横切る電圧Ｖａｃはその後ゼロとは異なるからである。
【００２５】
制御信号ＣＴＲＬがスイッチ４をターンオンするために逆転する時間ｔ２で、電流Ｉはすぐに消失しないで、半波の終わりを待つ。そのとき、電圧Ｖ１が突然に電圧Ｖａｃに加わる。
【００２６】
ピーク電圧Ｖ１の大きさは、負荷２のインダクタンスの値に左右され、それは負荷内の電流Ｉ及び交流電圧Ｖａｃ間の位相偏移を条件づける。
【発明の開示】
【発明が解決しようとする課題】
【００２７】
本発明は、交流の負荷供給電圧（図２）から電力を引き込む型である既知の制御回路を改良することを目的とする。
【００２８】
本発明は、さらに詳細には、抵抗負荷上のファイヤリング遅延を最小限にすることを目的とする。
【００２９】
本発明はまた、誘導負荷上のピーク電圧を抑えることを目的とする。
【００３０】
さらに一般的には、本発明は、トライアック制御回路のトライアックのピーク電圧及びピーク電流に対する耐性を向上することを目的とする。
【課題を解決するための手段】
【００３１】
これら及び他の目的を達成するために、本発明は
トライアックゲートとその反対側の電源電極を接続する双方向に電流を制限する能動的な要素、及び
ゲートとトライアックの別の電源電極を接続するスイッチを含むことを特徴とする、トライアックを制御する回路を提供する。
【００３２】
本発明の実施形態によると、スイッチは通常オンである型のスイッチである。
【００３３】
本発明の実施形態によると、前記電流制限要素はヘッド−テイル接続される２つの電流ソースで形成される。
【００３４】
本発明の実施形態によると、ダイオードはそれぞれの電流ソースと並列接続する。
【００３５】
本発明の実施形態によると、前記電流ソースはＮチャネルのＭＯＳトランジスタで形成される。
【００３６】
本発明の実施形態によると、前記トランジスタは空乏型トランジスタである。
【００３７】
本発明はまた、トライアックを含む型の交流電圧により供給されることになっている負荷を制御する回路も提供する。
【００３８】
本発明の前述した及び他の目的、特徴及び利点は、添付の図面に関連して、以下の具体的な実施形態の非限定的な記述により詳細に論じられる。
【発明を実施するための最良の形態】
【００３９】
同じ要素は、異なる図面でも同じ参照符号で参照される。明確にするために、本発明の理解に必要な要素だけが図面に示され、後述される。特に、論理制御信号を提供する回路の構造は詳述されない、というのは、本発明は従来の解決策に関するこれらの回路の変更を要求していないからである。
【００４０】
本発明の特徴は、トライアックのゲートと反対側の電源電極を電流及び電圧に対して双方向である電流制限回路という手段で接続することによりトライアックを通常オンとすることである。リミッターにより調節される電流の値は低電圧下でトライアックのスタートが可能であるように選択される。
【００４１】
本発明によると、電流制限回路は、受動回路を形成する抵抗とは反対に、能動回路である。
【００４２】
図５は、交流電圧Ｖａｃにより供給される負荷２（Ｑ）を制御することになっているトライアック１を制御する回路の実施形態を示している。すでに述べたとおり、図５の例は電圧Ｖａｃが印加する２つの端子Ｐ及びＮの間で負荷２と直列接続するトライアックに関係する。しかし注目すべきは、本発明がまた、トライアック１が負荷２と並列接続される場合にも適用することである。
【００４３】
本発明の制御回路は、ゲートｇとその反対側の（負荷２と接続する）電源電極１０の間で接続する能動的な電流制限要素５及びトライアックのゲートｇと他の電源電極１１を接続するスイッチ４で形成され、スイッチ４はオンであるとき、トライアック１の自動スタートを禁じる。スイッチ４は、図２の従来の場合の信号と同様の信号ＣＴＲＬにより制御される。
【００４４】
本発明によると、能動的な電流制限要素５は、ヘッドとテイルが接続された２つの電流ソース５１及び５２で形成され、それぞれが装置の双方向特性を確実にするダイオード５３又は５４と関連付けられる。図５の例では、ダイオード５３及び５４のアノードは電流ソース５１及び５２の接触点と接続し、それらそれぞれのカソードは、それぞれ端子１０及びゲートｇと接続するソース５１及び５２の他の端子と接続する。
【００４５】
上記記述は機能的なものであり、電流制限要素５は、実際いくつかの方法で形成され、この機能性を留意するように提供される。
【００４６】
スイッチ４はオフのままで維持される限り、トライアック１は電圧Ｖａｃの各半波の際に自動的にスタートするような通常オンである。任意に正である（端子Ｐの電圧が図５の変換に伴い端子Ｎの電圧より大きい）半波では、ソース５１及びダイオード５４はトライアックをファイヤリングすることが可能である。負の半波では、ソース５２及びダイオード５３がこのファイヤリングが可能である。
【００４７】
電流ソース５１及び５２により課される値は、可能的に最も小さい電圧下でトライアック１のスタートが可能であるように選択される。実際、電流が高ければ高いほど、システムの漏れ電流は高くなる。この点において、注目すべきは、本発明が図２の有利な機能性を留意していること、つまり、トライアックスタートに必要な電力供給が、交流電力供給装置Ｖａｃから直接引き込まれ、漏れ電流だけがトライアック１のゲートの電流に対応することである。
【００４８】
さらに注目すべきは、スイッチ３がオフであるときにトライアックがオンである図１の回路とは反対に、図５の回路は、信号ＣＴＲＬを提供する制御回路が故障した場合にトライアック１のスタートを禁じる通常オン型のスイッチ４の使用と互換であることである。
【００４９】
例えば、スイッチ４はＰチャネルのＪＦＥＴトランジスタ又はＰチャネルの空乏型ＭＯＳトランジスタで形成され、それは従ってゼロ電圧がそのゲートに印加される場合にオンである。
【００５０】
電流制限要素５は、例えば通常オンであるように作られ、電流ソース５１及び５２を形成する２つのＭＯＳトランジスタで形成される。好ましくは、ＭＯＳトランジスタは、例えば空乏型のＭＯＳトランジスタであることによりゼロゲート電圧に対してターンオンされる。その後トライアック１は、供給電圧Ｖａｃが前もって形成されたチャネル電流により増大した回路の動作抵抗（負荷２の抵抗）より大きくなるとすぐにスタートする。こうした装置は、直列の２つの接点に相当し、従って電極１０とゲートｇ間の電圧降下を最小限にする。
【００５１】
図５の回路の利点は、電流制限要素５が完全に集積可能なことである。
【００５２】
図６（Ａ）及び図６（Ｂ）は、純粋な抵抗負荷２に対する図５の制御回路の動作を示している。図６（Ａ）は、トライアック１を横切る電圧Ｖ１及び交流供給電圧Ｖａｃの形状を示している。図６（Ｂ）は、トライアック１内の電流Ｉ１の形状を示している。図６（Ａ）及び図６（Ｂ）は、すでに述べられた図３（Ａ）及び図３（Ｂ）と比較され、後者のように、漏れ電流は考慮されていない。
【００５３】
最初に、スイッチ４はオンであり、それによりトラック１はオフである。その後電圧Ｖ１が電圧Ｖａｃに続く。
【００５４】
時間ｔ１で、制御信号ＣＴＲＬがスイッチ４をターンオフするために切り替えられる。これにより、電圧Ｖ１の消失とトライアック１の即座のスタートがもたらされる。トライアックは、導通する電流のゼロ交差で遮断する。しかし、本発明によると、トライアックは、トライアックをターンオンするためにソース５１及び５２により課される小さい電流により、次の半波の始めにほとんど即座に引き返す。
【００５５】
これにより、トライアックのファイヤリング遅延が最小になる（それは図６で理想的に消失する）本発明の重大な利点がもたらされる。
【００５６】
時間ｔ２で制御信号ＣＴＲＬの新たな切換えによる回路のターンオフの際に、スイッチ４がターンオンする。トライアックは、図２の回路の場合のように、半波が終わり次第すぐに遮断する。
【００５７】
図７（Ａ）及び図７（Ｂ）は、誘導負荷下での図５の回路の動作を示している。これらの図面は、すでに述べられた図４（Ａ）及び図４（Ｂ）と比較される。図７（Ａ）は、トライアック１を横切る電圧Ｖ１と交流供給電圧Ｖａｃの形状を示している。図７（Ｂ）は、トライアック１の電流Ｉ１の形状を示している。
【００５８】
スイッチ４をターンオフする（時間ｔ１）信号ＣＴＲＬの切換えの際、トライアックが即座にスタートする。しかし、誘導負荷なので、電流Ｉ１はゼロから始まり、従って電圧に対して遅延する（位相偏移する）。
【００５９】
電流Ｉ１のゼロ交差の際、もはやピーク電流はトライアックを横切って発生しない。これは、電圧Ｖａｃがそのときゼロではないが、電流がソース５１又は５２の１つにより制限されるという事実による。
【００６０】
スイッチ４の制御信号が逆転する時間ｔ２で、トライアックは電流の半波の終わりで遮断する。
【００６１】
図８は、制御信号がない（スイッチ４はオン）場合に、本発明による電流制限要素５を装備したトライアック１の電流特性対電圧特性を示している。図面からわかるように、トライアック１は、横切る電圧が値Ｖａに到達するやいなやブレイクオーバーによりファイヤリングされることが多い。その後そこを横切る電圧が相殺され、電流の流れを可能にする。図８では、矢印がゼロ電流Ｉ１及びゼロ電圧Ｖ１から始まり、正又は負の妨害後の電流特性対電圧特性によりとられる方向を示している。
【００６２】
本発明により引き起こされる利点は、トライアックとそのゲートの電流制限要素を加えたアセンブリが自己防衛型構成部品を提供する、つまり、そこを横切る電圧が電圧Ｖａを超え次第すぐに（例えば、照明に関連する妨害が負荷２を介して印加されるとき）自動的にスタートすることである。
【００６３】
図９は、本発明による能動的な双方向の電流制限要素５の実施形態を示している。本実施形態によると、間に入る抵抗ｒと直列接続する２つのＮチャネルの空乏型トランジスタＮ５１及びＮ５２が使用される。トランジスタＮ５１及びＮ５２は、トランジスタＮ５１のドレインがダイオード５３のカソードと接続する要素５の外側の端子５５を画定し、一方でトランジスタＮ５２のドレインがダイオード５４のカソードと接続する他の外部端子５６を画定するようなヘッド−テイル接続（すなわち直列の反対側同士）である。実際ダイオード５３及び５４は、トランジスタＮ５１及びＮ５２の寄生ダイオードに対応する。トランジスタＮ５１、Ｎ５２のそれぞれのソースは、抵抗ｒにより相互接続する。トランジスタＮ５１のゲートは、トランジスタＮ５２のソースに対応するダイオード５４のアノードと接続する。トランジスタＮ５２のゲートは、トランジスタＮ５１のソースに対応するダイオード５３のアノードと接続する。
【００６４】
図９の例では、トランジスタＮ５１は、正の半波（端子５５及び端子５６の間に印加される正の電圧）の際に導通する。トランジスタＮ５２は、負の半波のときに導通する。
【００６５】
抵抗ｒは、通常オンであるトランジスタＮ５１及びＮ５２の電流の調節を可能にするカウンタインジェクションを画定する。抵抗ｒは、小さい値（典型的には２０〜３０オームから２００〜３００オーム）を有する。
【００６６】
空乏型ＭＯＳトランジスタが使用される場合、抵抗ｒは省略できる、というのは、ＭＯＳトランジスタはその後ゼロゲート電圧に対してターンオンされるからである。
【００６７】
もちろん、本発明は当業者が容易に思い浮かぶ様々な代替案、変更、及び改良を有する。特に、電流制限要素５の実際の形成は、上記で与えられた機能的な表示に基づき、当業者の能力の範囲内である。同様に、可能な抵抗及びトランジスタの寸法も当業者の能力の範囲内である。
【００６８】
こうした代替案、変更、及び改良は、本開示の一部であること、及び本発明の精神及び範囲内にあることを意図している。従って、前述の説明は例示のみであって、限定的なものではない。本発明は、特許請求の範囲及びその同等範囲によってのみ規定される。
【図面の簡単な説明】
【００６９】
【図１】第１の従来のトライアック制御アセンブリを示している。
【図２】従来のトライアック制御アセンブリの第２の例を示している。
【図３】抵抗負荷上の図２の回路の動作を示している。
【図４】誘導負荷上の図２のアセンブリの動作を示している。
【図５】本発明によるトライアック制御回路の実施形態を概略的に示している。
【図６】抵抗負荷上の図５の回路の動作を示している。
【図７】誘導負荷上の図５の回路の動作を示している。
【図８】本発明のスイッチング回路の電流特性対電圧特性を示している。
【図９】本発明による能動的な電流制限要素の実施形態を示している。
【符号の説明】
【００７０】
１  トライアック
２  負荷
３  スイッチ
４  スイッチ
５  能動的電流制限要素
１０  電源電極
１１  電源電極
５１  電流ソース
５２  電流ソース
５３  ダイオード
５４  ダイオード
５５  端子
５６  端子
【図１】
2004328760.tif 000004
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【外国語明細書】
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2004328760.tif 000021
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2004328760.tif 000023
2004328760.tif 000024
2004328760.tif 000025
2004328760.tif 000026
2004328760.tif 000027
2004328760.tif 000028
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