(57)【要約】【課題】ＥＥＰＲＯＭのメモリ回路におけるデータの消去及び書き込みにおける消費電力を低減させる。【解決手段】本発明は、メモリ回路におけるワード線及びビット線に断熱的に充電／放電を行う電荷再利用型電源からのパワークロックを接続することにより、データの消去時及びデータの書き込み時における充電／放電を緩やかに行うことにより、消費電力を低減する。【選択図】      図１
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【特許請求の範囲】
【請求項１】
ソース線と、ビット線と、第１の選択ゲートと、第２の選択ゲートと、該ソース線と該第１の選択ゲートを通して縦積みに直列接続され、該第２の選択ゲートを通して該ビット線と接続される複数の記憶素子と、各記憶素子に接続されるワード線と、ｐ−ｗｅｌｌを有する非消去ブロックと消去ブロックからなるＥＥＰＲＯＭのメモリ回路であって、
前記ワード線に接続される、電荷再利用型電源からの出力であるパワークロックまたは、０Ｖを選択する選択回路を有し、
前記消去ブロックのワード線に接続された前記選択回路は、０Ｖを選択して該ワード線に出力する手段を有し、
前記非消去ブロックのワード線に接続された前記選択回路は、電荷再利用電源からのパワークロックを選択して該ワード線に出力する手段を有し、ｐ−ｗｅｌｌに対してもパワークロックにより充放電することを特徴とするメモリ回路。
【請求項２】
ソース線と、ビット線と、第１の選択ゲートと、第２の選択ゲートと、該ソース線と該第１の選択ゲートを通して縦積みに直列接続され、該第２の選択ゲートを通して該ビット線と接続される複数の記憶素子と、各記憶素子に接続されるワード線と、ｐ−ｗｅｌｌを有するＥＥＰＲＯＭのメモリ回路であって、
前記ワード線に接続される、電荷再利用型電源からの出力であるパワークロックまたは、０Ｖを選択する選択回路と、
データの書き込み時に、前記選択回路により前記パワークロックを選択して、該書き込みを行わないビット線の電圧を所定の電圧まで断熱的に昇圧し、次に、ワード線の電圧を該パワークロックにより所定の電圧まで断熱的に昇圧し、次に、書き込みを行うワード線の電圧を該パワークロックにより所定のより高い電圧まで断熱的に昇圧する昇圧手段と、
昇圧後に、前記選択手段より前記パワークロックを選択して、前記書き込みを行うワード線の電圧を所定の電圧まで断熱的に降下させ、次に、ワード線の電圧を該パワークロックにより一斉に所定の電圧まで断熱的に降下させ、前記書き込みを行わないビット線の電圧を該パワークロックにより所定の電圧まで断熱的に降下させる降圧手段と、を有することを特徴とするメモリ回路。
【請求項３】
ソース線と、ビット線と、第１の選択ゲートと、第２の選択ゲートと、該ソース線と該第１の選択ゲートを通して縦積みに直列接続され、該第２の選択ゲートを通して該ビット線と接続される複数の記憶素子と、各記憶素子に接続されるワード線と、ｐ−ｗｅｌｌを有する非消去ブロックと消去ブロックからなるＥＥＰＲＯＭのメモリ回路におけるデータ消去方法において、
データの消去時に、前記ワード線、前記ｐ−ｗｅｌｌの電位を０Ｖから消去に必要な電圧まで電圧を昇圧させる際に、電荷再利用型電源からのパワークロックを該ワード線に出力することにより断熱的に充電を行い、
消去に必要な電圧から０Ｖまで電圧を降下させる際に、前記パワークロックを前記ワード線及びｐ−ｗｅｌｌに対して出力し、断熱的に低減することを特徴とするデータ消去方法。
【請求項４】
ソース線と、ビット線と、第１の選択ゲートと、第２の選択ゲートと、該ソース線と該第１の選択ゲートを通して縦積みに直列接続され、該第２の選択ゲートを通して該ビット線と接続される複数の記憶素子と、各記憶素子に接続されるワード線と、ｐ−ｗｅｌｌを有するＥＥＰＲＯＭのメモリ回路におけるデータ書き込み方法において、
データの書き込み時に、書き込みを行わないビット線を、電荷再利用型電源からのパワークロックにより、所定の電圧まで断熱的に昇圧することを特徴とするデータ書き込み方法。
【請求項５】
ソース線と、ビット線と、第１の選択ゲートと、第２の選択ゲートと、該ソース線と該第１の選択ゲートを通して縦積みに直列接続され、該第２の選択ゲートを通して該ビット線と接続される複数の記憶素子と、各記憶素子に接続されるワード線と、ｐ−ｗｅｌｌを有するＥＥＰＲＯＭのメモリ回路におけるデータ書き込み方法において、
データの書き込み時に、書き込みを行うワード線及び、書き込みを行わないワード線をそれぞれ、電荷再利用型電源からのパワークロックにより、所定の電圧まで断熱的に昇圧することを特徴とするデータ書き込み方法。
【請求項６】
ソース線と、ビット線と、第１の選択ゲートと、第２の選択ゲートと、該ソース線と該第１の選択ゲートを通して縦積みに直列接続され、該第２の選択ゲートを通して該ビット線と接続される複数の記憶素子と、各記憶素子に接続されるワード線と、ｐ−ｗｅｌｌを有するＥＥＰＲＯＭのメモリ回路におけるデータ書き込み方法において、
データの書き込み時に、電荷再利用型電源からのパワークロックにより、書き込みを行わないビット線の電圧を所定の電圧まで断熱的に昇圧し、
前記パワークロックにより、ワード線の電圧を所定の電圧まで断熱的に昇圧し、
前記パワークロックにより、書き込みを行うワード線の電圧を所定のより高い電圧まで断熱的に昇圧し、
前記パワークロックにより、前記書き込みを行うワード線の電圧を所定の電圧まで断熱的に降下させ、
前記パワークロックにより、ワード線の電圧を一斉に所定の電圧まで断熱的に降下させ、
前記パワークロックにより、前記書き込みを行わないビット線の電圧をを所定の電圧まで断熱的に降下させることを特徴とするデータ書き込み方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、メモリ回路及びデータ消去及び書き込み方法に係り、特に、ＥＥＰＲＯＭのデータの消去及び書き込みを行うメモリ回路及びデータ消去及び書き込み方法に関する。
【０００２】
【従来の技術】
従来のＥＥＰＲＯＭのデータの消去方法をＮＡＮＤ型について以下に説明する（例えば、非特許文献１または、非特許文献２参照。）。
【０００３】
図８は、ＮＡＮＤ型ＥＥＰＲＯＭの回路構成を示す。
【０００４】
ソース線ＶＳから選択ゲートＳＧ２を通して縦積みでトランジスタが直列接続されている。そして、選択ゲートＳＧ１を通して、ビット線ＢＬ１，ＢＬ２に接続されている。
【０００５】
消去を行う選択消去ブロックＡに関しては、選択ゲートＳＧ１、ＳＧ２を２０Ｖ、ワード線は０Ｖ，また、ソース線ＶＳは、ｏｐｅｎとする。消去を行わない非消去ブロックＢに関しては、選択ゲートＳＧ１，ＳＧ２、ワード線ＷＬは、２０Ｖ、ソース線ＶＳは、ｏｐｅｎとする。また、ｐ−ｗｅｌｌは、選択消去ブロックＡ及び非消去ブロックＢ共に２０Ｖとする。
【０００６】
従来方法では、ＣＭＯＳ論理により、図９のように、０Ｖから２０Ｖに急激に充電し、急激に放電を行っている。消去を行うことにより、メモリセルの閾値電圧は、図１０に示すように、全てマイナスの値となる。
【０００７】
図１１（Ａ）に、消去状態におけるＦｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ  電流（ＦＮ電流）の様子を示す。フローティングゲートから基板の方へと電子が移動するのがわかる。
【０００８】
また、図１２は、従来のＮＡＮＤ型フラッシュの書き込み時のメモリ回路の構成示す。書き込みを行うビット線ＢＬ１は、０Ｖ、書き込みを禁止するビット線ＢＬ２は、７Ｖとする。また、選択ゲートＳＧ１は１０Ｖ、選択しないワード線は１０Ｖ、選択するワード線（図１２の例では、ＷＬ２）は２０Ｖ、選択ゲートＳＧ２、ソース線ＶＳは０Ｖとする。また、ｐ−ｗｅｌｌは０Ｖである。このとき、ビット線ＢＬ１と、ワード線ＷＬ２により指定された選択セルに対して、書き込みが行われる。電圧の時間変化は、例えば、図１３に示すようになる。このとき、メモリセルの閾値電圧は、図１０に示すようにすべてプラスの値となる。図１１（Ｂ）に、書き込み状態におけるＦｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ  電流（ＦＮ電流）の様子を示す。基板からフローティングゲートの方へと電子が移動するのがわかる。
【０００９】
【非特許文献１】
フラッシュメモリ技術ハンドブック、桝岡富士雄編者、サイエンスフォーラム、１９９３．
【非特許文献２】
低消費電力、高速ＬＳＩ技術、桜井貴康編者、リアライズ社、１９９８．
【００１０】
【発明が解決しようとする課題】
しかしながら、上記従来の技術では、大きな負荷容量を持つワード線及びビット線の充電／放電のために、消費電力を低減できないという問題がある。
【００１１】
本発明は、上記の点に鑑みなされたもので、ワード線及びビット線の充電／放電の際の消費電力を低減することが可能なメモリ回路及びデータ消去及び書き込み方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】
本発明は、ソース線と、ビット線と、第１の選択ゲートと、第２の選択ゲートと、該ソース線と該第１の選択ゲートを通して縦積みに直列接続され、該第２の選択ゲートを通して該ビット線と接続される複数の記憶素子と、各記憶素子に接続されるワード線と、ｐ−ｗｅｌｌを有する非消去ブロックと消去ブロックからなるＥＥＰＲＯＭのメモリ回路であって、
ワード線に接続される、電荷再利用型電源からの出力であるパワークロックまたは、０Ｖを選択する選択回路を有し、
消去ブロックのワード線に接続された選択回路は、０Ｖを選択して該ワード線に出力する手段を有し、
非消去ブロックのワード線に接続された選択回路は、電荷再利用電源からのパワークロックを選択して該ワード線に出力する手段を有し、ｐ−ｗｅｌｌに対してもパワークロックにより充放電する。
【００１３】
本発明は、ソース線と、ビット線と、第１の選択ゲートと、第２の選択ゲートと、該ソース線と該第１の選択ゲートを通して縦積みに直列接続され、該第２の選択ゲートを通して該ビット線と接続される複数の記憶素子と、各記憶素子に接続されるワード線と、ｐ−ｗｅｌｌとを有するＥＥＰＲＯＭのメモリ回路であって、
ワード線に接続される、電荷再利用型電源からの出力であるパワークロックまたは、０Ｖを選択する選択回路と、
データの書き込み時に、選択回路によりパワークロックを選択して、該書き込みを行わないビット線の電圧を所定の電圧まで断熱的に昇圧し、次に、ワード線の電圧をパワークロックにより所定の電圧まで断熱的に昇圧し、次に書き込みを行うワード線の電圧を所定のより高い電圧まで断熱的に昇圧する昇圧手段と、
昇圧後に、選択手段よりパワークロックを選択して、書き込みを行うワード線の電圧を所定の電圧まで断熱的に降下させ、次に、ワード線の電圧をパワークロックを用いて一斉に所定の電圧まで断熱的に降下させ、書き込みを行わないビット線の電圧をパワークロックを用いて所定の電圧まで断熱的に降下させる降圧手段と、を有する。
【００１４】
本発明は、ソース線と、ビット線と、第１の選択ゲートと、第２の選択ゲートと、該ソース線と該第１の選択ゲートを通して縦積みに直列接続され、該第２の選択ゲートを通して該ビット線と接続される複数の記憶素子と、各記憶素子に接続されるワード線と、ｐ−ｗｅｌｌとを有する非消去ブロックと消去ブロックからなるＥＥＰＲＯＭのメモリ回路におけるデータ消去方法において、
データの消去時に、ワード線、ｐ−ｗｅｌｌの電位を０Ｖから消去に必要な電圧まで電圧を昇圧させる際に、電荷再利用型電源からのパワークロックをワード線に出力することにより断熱的に充電を行い、
消去に必要な電圧から０Ｖまで電圧を降下させる際に、パワークロックをワード線及びｐ−ｗｅｌｌに対して出力し、断熱的に低減する。
【００１５】
本発明は、ソース線と、ビット線と、第１の選択ゲートと、第２の選択ゲートと、該ソース線と該第１の選択ゲートを通して縦積みに直列接続され、該第２の選択ゲートを通して該ビット線と接続される複数の記憶素子と、各記憶素子に接続されるワード線と、ｐ−ｗｅｌｌを有するＥＥＰＲＯＭのメモリ回路におけるデータ書き込み方法において、
データの書き込み時に、書き込みを行わないビット線を、電荷再利用型電源からのパワークロックにより、所定の電圧まで断熱的に昇圧する。
【００１６】
本発明は、ソース線と、ビット線と、第１の選択ゲートと、第２の選択ゲートと、該ソース線と該第１の選択ゲートを通して縦積みに直列接続され、該第２の選択ゲートを通して該ビット線と接続される複数の記憶素子と、各記憶素子に接続されるワード線と、ｐ−ｗｅｌｌとを有するＥＥＰＲＯＭのメモリ回路におけるデータ書き込み方法において、
データの書き込み時に、書き込みを行うワード線及び、書き込みを行わないワード線をそれぞれ、電荷再利用型電源からのパワークロックにより、所定の電圧まで断熱的に昇圧する。
【００１７】
本発明は、ソース線と、ビット線と、第１の選択ゲートと、第２の選択ゲートと、該ソース線と該第１の選択ゲートを通して縦積みに直列接続され、該第２の選択ゲートを通して該ビット線と接続される複数の記憶素子と、各記憶素子に接続されるワード線と、ｐ−ｗｅｌｌとを有するＥＥＰＲＯＭのメモリ回路におけるデータ書き込み方法において、
データの書き込み時に、電荷再利用型電源からのパワークロックにより、書き込みを行わないビット線の電圧を所定の電圧まで断熱的に昇圧し、
パワークロックにより、ワード線の電圧を所定の電圧まで断熱的に昇圧し、
パワークロックにより、書き込みを行うワード線の電圧を所定のより高い電圧まで断熱的に昇圧し、
パワークロックにより、書き込みを行うワード線の電圧を所定の電圧まで断熱的に降下させ、
パワークロックにより、ワード線の電圧を一斉に所定の電圧まで断熱的に降下させ、
パワークロックにより、書き込みを行わないビット線の電圧をを所定の電圧まで断熱的に降下させる。
【００１８】
上記のように、本発明では、ワード線及びビット線に緩やかに上昇／下降する波形の電荷再利用型電源（パワークロック（ＰＣＫ））を接続する構成とすることにより、ワード線及びビット線への充電／放電をこのＰＣＫで行うことを利用してデータの消去及び書き込みを可能とし、充電／放電に要する消費電力を低減することが可能となる。
【００１９】
【発明の実施の形態】
以下、図面と共に本発明の実施の形態を説明する。
【００２０】
［第１の実施の形態］
本実施の形態では、データの消去を行う場合について説明する。
【００２１】
図１は、本発明の第１の実施の形態におけるＮＡＮＤ型フラッシュのブロック消去時のメモリ回路の構成を示す。同図に示すメモリ回路の回路構成自体は、図８に示す従来の回路と同様であるが、電圧を上昇／下降する時に、電荷再利用型電源によるパワークロックを用いる。そのために、選択ゲートＳＧ１、ワード線ＷＬ１〜ＷＬ４、選択ゲートＳＧ２のぞれぞれには、セレクタ回路（ＳＥＬ）が接続され、電荷再利用型電源からのパワークロック（ＰＣＫ）または、０Ｖを選択するように構成されている。なお、電荷再利用型電源としては、［特願平１１−３３９５３「多相式電荷リサイクル階段状電源回路」］、［Ｓｈｕｎｊｉ  Ｎａｋａｔａ，  ｅｌ  ａｌ．，  Ａ  ｌｏｗ  ｐｏｗｅｒ  ｍｕｌｔｉｐｌｉｅｒ  ｕｓｉｎｇ  ａｄｉａｂａｔｉｃ  ｃｈａｒｇｉｎｇ  ｂａｉｎａｒｙ  ｄｅｃｉｓｉｏｎ  ｄｉａｇｒａｍ  ｃｉｒｃｕｉｔ，  Ｊｐａｎ．  Ｊ．  Ａｐｐｌ．Ｐｈｙｓ．  ３９，  ２３０５  （２０００）］等の技術を用いるものとする。
【００２２】
消去する選択消去ブロックＡでは、ワード線のセレクタ回路（ＳＥＬ）において、０Ｖを選択する。消去しない非消去ブロックＢでは、セレクタ回路（ＳＥＬ）において、パワークロック（ＰＣＫ１〜ＰＣＫ６）を選択する。
【００２３】
図２は、本発明の第１の実施の形態における電圧の時間変化を示す。具体的には、スイッチトキャパシタを用いた場合には、階段波形であり、ＬＣ回路を用いた場合には、三角関数のサイン波形である。
【００２４】
図３は、本発明の第１の実施の形態におけるセレクタ回路の構成を示す。図３（ａ）は、入力信号Ｓに対して、ＰＣＫまたは、０ＶのどちらかをＯＵＴに出力することを示す。また、具体的な回路は（ｂ）に示すように、Ｓ＝１のとき、ＰＣＫを選択して出力し、Ｓ＝０のとき、０Ｖを選択して出力する。
【００２５】
［第２の実施の形態］
本実施の形態では、データの書き込みを行う場合について説明する。
【００２６】
図４は、本発明の第２の実施の形態におけるＮＡＮＤ型フラッシュの書き込み時のメモリ回路の構成を示す。同図に示すメモリ回路の回路構成自体は、図１２に示す従来の回路と同様であるが、電圧を上昇／下降させる時に、電荷再利用型電源によるパワークロックを用いる。そのために、選択ゲートＳＧ１、ワード線ＷＬ１〜ＷＬ４、選択ゲートＳＧ２のそれぞれには、セレクタ回路（ＳＥＬ）が接続され、電荷再利用型電源からのパワークロック（ＰＣＫ）または、０Ｖを選択するように構成されている。
【００２７】
図５は、本発明の第２の実施の形態における電荷再利用型電源による電圧の変化の例を示し、図６は、本発明の第２の実施の形態における動作を示すフローチャートである。
【００２８】
データの書き込みを行う時に、書き込みを行うビット線ＢＬ１は０Ｖとして、書き込みを行わないビット線ＢＬ２を７ＶまでＰＣＫを用いて断熱的に昇圧する（ステップ１０１）。次に、ワード線ＷＬ１を１０ＶまでＰＣＫを用いて断熱的に昇圧し（ステップ１０２）、次に書き込みを行うワード線ＷＬ２のみをさらに書き込み電圧２０ＶまでＰＣＫを用いて断熱的に昇圧する（ステップ１０３）。
次に、全く逆の方法により、書き込みを行うワード線ＷＬ２を１０ＶまでＰＣＫを用いて断熱的に電圧を降下させる。つまり、ワード線ＷＬ２のみを２０Ｖから１０Ｖまで降下させる（ステップ１０４）。次に、ワード線ＷＬ１，ＷＬ２を１０Ｖから０ＶまでＰＣＫを用いて断熱的に降下させる（ステップ１０５）。
【００２９】
そして、書き込みを行わないビット線ＢＬ２を０ＶまでＰＣＫを用いて断熱的に降下させる（ステップ１０６）。
【００３０】
ここで示した、ビット線、ワード線の動作は一例であり、本発明はこれに限定されるものではなく、他の動作方法を行うことも可能である。
【００３１】
また、このＰＣＫを用いることにより、図７に示すように、充電／放電する際のエネルギーを１／１０程度以下に低減することが可能となる。
【００３２】
なお、本発明は、上記の実施の形態に限定されることなく、特許請求の範囲内において、種々変更・応用が可能である。
【００３３】
【発明の効果】
従来の方式では、ワード線とビット線の充電／放電をＣＭＯＳ論理で行っているために、充電／放電の消費電力が大きいという問題があったが、上述のように、本発明によれば、緩やかに上昇／下降する波形の電荷再利用型電源からの出力であるパワークロック（ＰＣＫ）をワード線及びビット線に接続する構成とすることにより、充電／放電による消費電力を、従来の定電圧電源でプリチャージする構成に比べて低減することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態におけるＮＡＮＤ型フラッシュのブロック消去時のメモリ回路の構成図である。
【図２】本発明の第１の実施の形態における電圧の時間変化を示す図である。
【図３】本発明の第１の実施の形態におけるセレクタ回路の構成図である。
【図４】本発明の第２の実施の形態におけるＮＡＮＤ型フラッシュの書き込み時のメモリ回路の構成図である。
【図５】本発明の第２の実施の形態における電圧の時間変化を示す図である。
【図６】本発明の第２の実施の形態における動作のフローチャートである。
【図７】本発明の効果を示す図である。
【図８】従来のＮＡＮＤ型フラッシュのブロック消去時のメモリ回路の構成図である。
【図９】従来の電圧の時間変化を示す図である。
【図１０】消去状態と書き込み状態における閾値電圧の値を示す図である。
【図１１】消去状態と書き込み状態におけるトンネル電流の様子を示す図である。
【図１２】従来のＮＡＮＤ型フラッシュ書き込み時のメモリ回路の構成図である。
【図１３】従来の電圧の時間変化を示す図である。
【符号の説明】
ＰＣＫ１〜ＰＣＫ６  パワークロック線
ＳＧ１，ＳＧ２  選択ゲート
ＷＬ１〜ＷＬ４  ワード線
ＢＬ１，ＢＬ２  ビット線
ＶＳ  ソース線
ＳＥＬ  セレクタ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
2004164776.tif 000013
【図１２】
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【図１３】
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