(57)【要約】【課題】パワー素子とそれ以外の電気素子とを一つのチップに形成した複合ＩＣパッケージにおいて、パワー素子を含む各素子と当該各素子に対応するバンプとの間の配線抵抗を大幅に小さくする。【解決手段】パワー素子からなるパワー素子部１０とこのパワー素子以外の電気素子からなる回路部２０、３０とが一つのチップ１００に形成され、該チップ１００の一面側には所定のピッチＰ１にて配列された複数個のバンプ５０が形成されている。バンプ５０の配列ピッチＰ１に合わせてパワー素子およびそれ以外の電気素子の配置パターンが設計されており、パワー素子の取り出し電極１１、１２およびそれ以外の電気素子の取り出し電極と、各取り出し電極に対応するバンプ５０とが一致した位置にある。【選択図】　　　　図１
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【特許請求の範囲】
【請求項１】
パワー素子とこのパワー素子以外の電気素子とを一つのチップ（１００）に形成し、前記チップの一面側に所定のピッチにて配列された複数個のバンプ（５０）を形成してなる複合ＩＣパッケージにおいて、
前記バンプの配列ピッチ（Ｐ１）に合わせて前記パワー素子および前記電気素子の配置パターンが設計されていることを特徴とする複合ＩＣパッケージ。
【請求項２】
前記パワー素子および前記電気素子の各素子における取り出し電極（１１、１２）とこの取り出し電極に対応する前記バンプ（５０）とが、一致した位置にあることを特徴とする請求項１に記載の複合ＩＣパッケージ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、パワー素子とそれ以外の電気素子とを一つのチップに形成し、該チップの一面側に所定のピッチにて配列された複数個のバンプを形成してなる複合ＩＣパッケージに関する。
【０００２】
【従来の技術】
複合ＩＣパッケージは、シリコンなどの半導体チップに、ＬＤＭＯＳ（横型ＤＭＯＳ）やＶＤＭＯＳ（縦型ＤＭＯＳ）、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）などのパワー素子、およびこれらパワー素子以外のＣＭＯＳ、バイポーラトランジスタ、抵抗素子、コンデンサ素子などの電気素子を形成したものである。
【０００３】
そして、チップの一面側に所定のピッチにて配列された複数個のバンプを形成し、これらバンプと上記の各素子とを電気的に導通させている。このようなＩＣパッケージは、バンプを介して配線基板などに実装されるもので、ＣＳＰ（チップサイズパッケージ）ともいわれる。
【０００４】
【発明が解決しようとする課題】
ところで、従来では、チップ内の各素子の配置パターンとバンプの配置パターンとは別々に設計されていた。図８は、従来の複合ＩＣパッケージにおけるチップ内の各素子の配置パターンの一例を示す概略平面図である。
【０００５】
パワー素子部１０、バイポーラトランジスタからなるバイポ−ラ回路部２０、ＣＭＯＳからなるＣＭＯＳ回路部３０などのサイズや形状の異なる各種の素子がチップ１００内に所定パターンで配置されている。
【０００６】
一方、図９は、図８のチップ１００に対して複数個のバンプ５０を搭載した状態を示す概略平面図である。多くのバンプ５０を効率よく配置するために、複数個のバンプ５０が所定ピッチにてマトリクス状に配列している。
【０００７】
そして、上述したように、従来では素子の配置とバンプの配置とは独立で設計されていたため、図９に示すように、各素子からなる上記回路部１０、２０、３０とバンプ５０とが一致せずにずれて位置する部分が存在する。
【０００８】
このような場合、図中、破線で示すように、回路部における素子の取り出し電極１１、１２とバンプ５０との間に再配線層２００を形成して電気的導通を図るのが一般的である。このような再配線層の例としては、特開２００１−１４４２２３号公報に記載されているようなものがある。
【０００９】
しかし、各素子の取り出し電極とバンプとの位置ずれが大きいと、それに伴って再配線層も長くなり、素子−バンプ間の配線抵抗が大きくなってしまう。チップに形成されている素子の中でも、特にパワー素子は比較的大電流を流すものであり、配線抵抗の増大はオン抵抗の増加となって素子特性に大きな影響を与えるため好ましくない。
【００１０】
そこで、本発明は上記問題に鑑み、パワー素子とそれ以外の電気素子とを一つのチップに形成した複合ＩＣパッケージにおいて、パワー素子を含む各素子と当該各素子に対応するバンプとの間の配線抵抗を大幅に小さくすることを目的とする。
【００１１】
【課題を解決するための手段】
上記目的を達成するため、請求項１に記載の発明では、パワー素子とこのパワー素子以外の電気素子とを一つのチップ（１００）に形成し、チップの一面側に所定のピッチにて配列された複数個のバンプ（５０）を形成してなる複合ＩＣパッケージにおいて、バンプの配列ピッチ（Ｐ１）に合わせてパワー素子および電気素子の配置パターンが設計されていることを特徴とする。
【００１２】
それによれば、バンプの配列ピッチに合わせて各素子がチップに配置されるので、各素子とバンプとの位置を極力一致させることができる。そのため、各素子の取り出し電極とバンプとの間に再配線層を形成することが不要となる。
【００１３】
よって、本発明によれば、パワー素子とそれ以外の電気素子とを一つのチップに形成した複合ＩＣパッケージにおいて、パワー素子を含む各素子と当該各素子に対応するバンプとの間の配線抵抗を大幅に小さくすることができる。そして、パワー素子のオン抵抗も小さくすることができる。
【００１４】
ここで、バンプの配列ピッチに合わせてパワー素子および電気素子の配置パターンが設計されているとは、請求項２に記載の発明のように、パワー素子および電気素子の各素子における取り出し電極（１１、１２）とこの取り出し電極に対応するバンプ（５０）とが、一致した位置にあるものにできる。
【００１５】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示す一例である。
【００１６】
【発明の実施の形態】
以下、本発明を図に示す実施形態について説明する。図１は本発明の実施形態に係る複合ＩＣパッケージＧ１のバンプ形成側の面からみた概略平面図である。なお、本明細書にて述べる各図のうち平面図には、識別を容易化するためのハッチングが施してあるが、断面を示すものではない。
【００１７】
この複合ＩＣパッケージＧ１は、シリコン基板などの半導体基板からなるチップ１００を備えており、このチップ１００には、複数個の種類の異なる素子が同一種類毎に領域を異にして形成されており、同一種類の素子毎にそれぞれ回路部１０、２０、３０を形成している。
【００１８】
複数個の種類の異なる素子は、大電流を流すパワー素子とこのパワー素子以外の電気素子である。パワー素子としてはＬＤＭＯＳやＶＤＭＯＳ、ＩＧＢＴなどが挙げられる。本例ではパワー素子はＬＤＭＯＳからなり、複数個のＬＤＭＯＳが集合して回路を構成することでパワー素子部１０が形成されている。
【００１９】
一方、パワー素子以外の電気素子としてはＣＭＯＳ、バイポーラトランジスタ、抵抗素子、コンデンサ素子などが挙げられる。図１では、バイポーラトランジスタからなるバイポ−ラ回路部２０、ＣＭＯＳからなるＣＭＯＳ回路部３０が示されている。
【００２０】
また、チップ１００には、これら回路部１０〜３０の検査を行うための検査用パッド４０が形成されている。そして、チップ１００の一面側には、はんだや金などからなる複数個のバンプ５０が所定の配列ピッチＰ１にてマトリクス状に配列されている。この配列ピッチＰ１は例えば０．数ｍｍ程度にできる。
【００２１】
このバンプ５０の配列ピッチＰ１に合わせて上記複数個の種類の異なる素子からなる回路部１０〜３０の配置パターンが設計されている。つまり、図１に示すように、例えば配列ピッチＰ１の２ピッチ分あるいは３ピッチ分を一つの単位として個々の回路部１０〜３０が配置されている。
【００２２】
具体的には、各回路部１０〜３０における素子の取り出し電極とこの取り出し電極に対応するバンプ５０とが一致した位置にあるようにする。ここで、図２は図１中のパワー素子部１０の拡大平面図であるが、パワー素子部１０の取り出し電極１１、１２とこれに対応する１個のバンプ５０とが重なって位置している。
【００２３】
そのバンプ５０と素子との接続構成について、本例のＬＤＭＯＳからなるパワー素子部１０を例にとって説明する。図３は、チップ１００の厚さ方向に沿ったパワー素子部１０の一部概略断面図である。
【００２４】
図３に示す例では、チップ１００としてのＮ型シリコン基板の表面に、複数個のトランジスタ素子が面配置されている。各トランジスタ素子は一般的なＭＯＳトランジスタ構成を有するものであり、各々がＬＯＣＯＳ酸化膜１３で絶縁分離されている。
【００２５】
すなわち、ゲート電極１４に電圧が印加されると、チャネル１５の導電型が反転し、ソース１１ａからドレイン１２ａへ電流が流れるようになっている。各トランジスタ素子のゲート電極１４、ソース電極１１ｂ、ドレイン電極１２ｂは、下側から順に積層された第１絶縁層１６ａおよび第２絶縁層１６ｂによって絶縁分離されている。
【００２６】
そして、第２絶縁層１６ｂの上には、上記図２にも示されるパワー素子部１０の取り出し電極１１、１２としてのソース電極用の取り出し電極１１およびドレイン電極用の取り出し電極１２が形成されている。これら取り出し用電極１１、１２はアルミニウムなどからなる。
【００２７】
第２絶縁層１６ｂの適所に開口部を形成することで、パワー素子部１０内にて各ＭＯＳトランジスタのソース電極１１ｂ同士は、ソース電極用の取り出し電極１１にまとめられて導通されており、ドレイン電極１２ｂ同士は、ドレイン電極用の取り出し電極１２にまとめられて導通されている。
【００２８】
そして、各取り出し用電極１１、１２の直上には上記バンプ５０が配置されており、各取り出し用電極１１、１２とバンプ５０とは導通されている。取り出し用電極１１、１２の上にはシリコン酸化膜やポリイミド層などからなる絶縁膜１７が形成されており、この絶縁膜１７に形成された開口部１７ａを介して、各ＭＯＳトランジスタのソース電極１１ｂ、ドレイン電極１２ｂは、取り出し電極１１、１２に導通されている。
【００２９】
このパワー素子部１０の例に示されるように、他の電気素子すなわち本例ではバイポ−ラ回路部２０、ＣＭＯＳ回路部３０についても同様に、各回路部２０、３０における他の電気素子の取り出し電極の直上にバンプ５０が配置され、バンプ５０と各取り出し電極とが導通されている。
【００３０】
なお、上記図３に示すような絶縁層を介した取り出し電極の積層構造は、本出願人がすでに出願している特開平７−２６３６６５号公報に記載の構造に準じたものである。しかし、本実施形態において、素子の取り出し電極は、このような積層構造でなくても良く、素子によっては単層構造であっても良い。
【００３１】
このような複合ＩＣパッケージＧ１は、周知の半導体プロセス技術を用いて、チップ１００に各素子からなる回路部１０、２０、３０を形成し、その後、各回路部１０〜３０の取り出し電極の直上に、印刷法、蒸着法、はんだボール法などによりバンプ５０を形成することにより製造することができる。なお、各素子の形成位置は、あらかじめ設計されているバンプ５０の配置パターンに合わせる。
【００３２】
このように、本実施形態の複合ＩＣパッケージＧ１では、バンプ５０の配列ピッチＰ１に合わせてパワー素子および電気素子の配置パターンが設計されていることを特徴とする。具体的には、パワー素子および電気素子の各素子における取り出し電極とこの取り出し電極に対応するバンプ５０とを一致した位置にあるようにしている。
【００３３】
それによれば、バンプ５０の配列ピッチＰ１に合わせて各素子がチップ１００に配置されるので、各素子とバンプ５０との位置を極力一致させることができる。そのため、各素子の取り出し電極とバンプ５０との間に、従来のような再配線層を形成することが不要となる。
【００３４】
よって、本実施形態によれば、複合ＩＣパッケージＧ１において、パワー素子を含む各素子と当該各素子に対応するバンプ５０との間の配線抵抗を大幅に小さくすることができる。そして、特に配線抵抗の増加抑制が必要なパワー素子において、そのオン抵抗を小さくすることができる。
【００３５】
ちなみに、異種の電気素子ではなく、同一種の電気素子のみがチップに配列して形成されているＩＣパッケージの場合、バンプの配列と素子の配列とは必然的に一致する。
【００３６】
しかし、本実施形態は、異なるサイズや形状を持つ異種の電気素子が同一チップに形成されたＩＣパッケージに係るものであり、このような場合、従来の構成設計では素子とバンプとの位置ずれが避けられない。本実施形態はその点を解決したものである。
【００３７】
以下、本実施形態の種々の変形例について示す。図４は本実施形態の第１の変形例としての複合ＩＣパッケージＧ２の概略平面図であり、図５は図４中のパワー素子部１０の拡大平面図である。パワー素子およびそれ以外の電気素子の取り出し電極は、これら素子にて構成される各回路部１０〜３０から、その一部がはみ出して位置していても良い。
【００３８】
図４および図５に示す例では、パワー素子の取り出し電極１２の一部が、パワー素子部１０の形成領域からはみ出して位置している。そして、このパワー素子部１０からはみ出している取り出し電極１２においても、その直上にバンプ５０が配置されている。
【００３９】
図６は、本実施形態の第２の変形例をパワー素子部１０を例にとって示す概略平面図である。本例は、一つの取り出し電極が、バンプ５０の配列ピッチＰ１に沿ったある一方向に沿って長い形状である場合に、この一つの取り出し電極に対してその長手方向に沿って複数個のバンプ５０を搭載できるような場合に関するものである。
【００４０】
図６に示す例では、取り出し電極１１、１２は図中の縦方向の配列ピッチＰ１方向に沿って長い形状となっており、一つ一つの取り出し電極１１、１２に対して電極長手方向に沿って２個のバンプ５０が配列ピッチＰ１にて配列されている。
【００４１】
このとき、一つの取り出し電極１１、１２において、その長手方向には、一方の電極端部Ｔ１、一つ目のバンプ５０の中心部Ｔ２、二つ目のバンプ５０の中心部Ｔ３、他方の電極端部Ｔ４が均等間隔で並んだ形となる。つまり、これら各部Ｔ１〜Ｔ４において互いに隣り合う部の距離は、取り出し電極１１、１２の長さの３分の１となっており均等である。
【００４２】
ここで、本第２の変形例において、一つの取り出し電極１１、１２に対して電極長手方向に沿ってｎ個のバンプ５０が配列されている場合は、一方の電極端部、各バンプ５０の中心、他方の電極端部のうち互いに隣り合う部の距離は、図６に示すように、取り出し電極１１、１２の長さの（ｎ＋１）分の１となる。
【００４３】
この第２の変形例に示すように、取り出し電極の形状を配列ピッチＰ１に合わせて設計すれば、一つの取り出し電極に対してその長手方向に沿って複数個のバンプ５０を搭載する場合に、各バンプ５０の間の配線抵抗を互いに均一化することができ、好ましい。
【００４４】
図７は、本実施形態の第３の変形例をパワー素子部１０を例にとって示す概略平面図である。本例も、上記第２の変形例と同様に、一つの取り出し電極に対してその長手方向に沿って複数個のバンプ５０を搭載可能な場合に関するものであるが、本例では、一つの取り出し電極上の複数個のバンプ５０を同電位にできる場合に関する。
【００４５】
この場合、図７に示すように、一つの取り出し電極１１、１２上の各バンプ５０は、互いに接触して導通するように配置しても良い。接触する各バンプ５０は絶縁膜１７に形成された共通の開口部１７ａを介して、取り出し電極１１、１２に導通されている。
【図面の簡単な説明】
【図１】本発明の実施形態に係る複合ＩＣパッケージの概略平面図である。
【図２】図１中のパワー素子部の拡大平面図である。
【図３】チップの厚さ方向に沿ったパワー素子部の一部概略断面図である。
【図４】上記実施形態の第１の変形例としての複合ＩＣパッケージの概略平面図である。
【図５】図４中のパワー素子部の拡大平面図である。
【図６】上記実施形態の第２の変形例を示す概略平面図である。
【図７】上記実施形態の第３の変形例を示す概略平面図である。
【図８】従来の複合ＩＣパッケージにおけるチップ内の各素子の配置パターンの一例を示す概略平面図である。
【図９】図８に示すチップに対して複数個のバンプを所定ピッチにて配列させて搭載した状態を示す概略平面図である。
【符号の説明】
１０…パワー素子部、１１、１２…取り出し電極、２０…バイポーラ回路部、３０…ＣＭＯＳ回路部、５０…バンプ、１００…チップ、Ｐ１…配列ピッチ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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