(57)【要約】【課題】トランジスタをリソグラフィ技術の最小加工精度に依存しないで製造するにしろ、そのトランジスタ特性を好適に確保することのできる半導体装置の製造方法を提供する。【解決手段】半導体基板１００上にゲート電極を形成する領域に隣接してゲート位置決め膜１１５を形成する（図１（ｃ））。次に、半導体基板１００上にゲート電極材料１２０′及びシリコン窒化膜１２５′を形成する（図１（ｃ））。次に、ゲート電極材料１２０′をストッパとしてシリコン窒化膜１２５′を異方性エッチングすることで、ゲート電極材料１２０′のうちゲート位置決め膜１１５に起因した凸部の側面にサイドウォール１２５を形成する（図１（ｄ））。そして、サイドウォール１２５をマスクとして、ゲート電極材料１２０′を異方性エッチングしてゲート位置決め膜１１５の側面にゲート電極を形成する。【選択図】        図１
2004158520.tif 000002
【特許請求の範囲】
【請求項１】
ゲート電極の側面に絶縁物からなるスペーサが形成された半導体装置において、
前記ゲート電極の上面は、その一方の側面側の端辺と他方の側面側の端辺とでその高さが略等しく形成されており、且つ同ゲート電極の上面は前記一方の側面側に段差を有するとともに該段差を補償するように前記他方の側面側へいくに従いその高さが増大する形状を有する
ことを特徴とする半導体装置。
【請求項２】
ゲート絶縁膜上に、ゲート電極と、該ゲート電極の両側面に沿った絶縁物からなるスペーサとが形成された半導体装置において、
前記ゲート電極はその片方の側面側に段差を有して形成されるとともに、該段差を覆うようにしてスペーサが形成されてなる
ことと特徴とする半導体装置。
【請求項３】
制御ゲートの一方の側面に絶縁膜を介して浮遊ゲート及び絶縁物からなるスペーサが形成されている半導体装置において、
前記制御ゲートは他方の側面側に段差を有するとともに、該段差を補償するかたちで耐酸化性の膜が設けられており、且つ前記耐酸化性の膜及び制御ゲートの側面に絶縁物からなるスペーサが形成されてなる
ことを特徴とする半導体装置。
【請求項４】
絶縁物を有して構成される素子分離領域によって分離された素子形成領域上に、制御ゲートの一方の側面に絶縁膜を介して浮遊ゲート及び絶縁物からなるスペーサが形成されているトランジスタを備える半導体装置において、
前記制御ゲートは他方の側面側に段差を有するとともに、該段差を補償するかたちで前記素子分離領域の絶縁物とは異なる膜が設けられており、且つこの膜及び制御ゲートの側面に絶縁物からなるスペーサが形成されてなる
ことを特徴とする半導体装置。
【請求項５】
半導体基板上にゲート電極を形成する領域に隣接してゲート位置決め膜を形成する工程と、
前記ゲート位置決め膜の形成された半導体基板上にゲート電極材料及び該ゲート電極材料と異なる素材からなる薄膜を形成する工程と、
前記ゲート電極材料をストッパとして前記ゲート電極材料と異なる素材からなる薄膜を異方性エッチングすることで、前記ゲート電極材料のうち前記ゲート位置決め膜に起因した凸部の側面に同薄膜からなるサイドウォールを形成する工程と、
前記サイドウォールの形成されたゲート電極材料に対し、該ゲート電極材料のエッチング速度よりも前記サイドウォールのエッチング速度の方が遅い条件で異方性エッチングを行うことで、前記ゲート位置決め膜の側面に前記ゲート電極を形成する工程とを備える
ことを特徴とする半導体装置の製造方法。
【請求項６】
前記ゲート電極材料と異なる素材からなる薄膜として耐酸化性の膜を用いる
請求項５記載の半導体装置の製造方法。
【請求項７】
前記ゲート電極材料と異なる素材からなる薄膜と前記ゲート位置決め膜とを同一素材とする
請求項５又は６記載の半導体装置の製造方法。
【請求項８】
請求項５〜７のいずれかに記載の半導体装置の製造方法において、
前記半導体基板上にゲート位置決め膜を形成する工程に先立つ工程として、絶縁物を有して構成される素子分離領域を形成する工程を更に備え、
前記ゲート電極材料と異なる素材からなる薄膜として前記素子分離領域の絶縁物とは異なる素材の膜を用いる
ことを特徴とする半導体装置の製造方法。
【請求項９】
前記ゲート電極材料としてシリコンを主成分とする素材を用いるとともに、前記ゲート電極材料と異なる素材からなる薄膜としてシリコン窒化膜を用いる
請求項５〜８のいずれかに記載の半導体装置の製造方法。
【請求項１０】
半導体基板上にゲート絶縁膜、浮遊ゲート、絶縁物からなるスペーサを形成する工程と、
前記浮遊ゲートの側面に絶縁物を形成する工程と、
前記半導体基板上に制御ゲート材料及び耐酸化性の膜を堆積する工程と、
前記耐酸化性の膜を異方性エッチングすることで前記制御ゲート材料のうちの前記スペーサに面した側面の裏面に前記耐酸化性の膜からなるサイドウォールを形成する工程と、
前記サイドウォールのエッチング速度よりも前記制御ゲート材料のエッチング速度の方が速い条件で同制御ゲート材料を異方性エッチングすることで制御ゲートを形成する工程とを備える
ことを特徴とする半導体装置の製造方法。
【請求項１１】
半導体基板上において、絶縁物を有して構成される素子分離領域にて素子形成領域を区画する工程と、
前記素子形成領域上にゲート絶縁膜、浮遊ゲート、絶縁物からなるスペーサを形成する工程と、
前記浮遊ゲートの側面に絶縁物を形成する工程と、
前記半導体基板上に制御ゲート材料及び前記素子分離領域の絶縁膜と異なる素材の膜を堆積する工程と、
前記素子分離領域の絶縁膜と異なる素材の膜を異方性エッチングすることで前記制御ゲート材料のうちの前記スペーサに面した側面の裏面にサイドウォールを形成する工程と、
前記サイドウォールのエッチング速度よりも前記制御ゲート材料のエッチング速度の方が速い条件で同制御ゲート材料を異方性エッチングすることで制御ゲートを形成する工程とを備える
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、トランジスタの形成された半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
周知のように、半導体装置を構成する素子の高集積化、高速動作化の要求に応えるためには、各半導体素子の微細化が必要である。特に、ゲート電極の線幅を縮小することは、半導体素子の高速化を推進するうえで非常に有効である。
【０００３】
このゲート電極のパターンの形成には、これまで、紫外光によるフォトリソグラフィ技術と、反応性イオンを利用したドライエッチング技術とが用いられてきた。こうした技術を用いてゲート電極を形成する場合、ゲート電極の線幅の最小幅は、フォトリソグラフィの最小加工線幅に依存する。したがって、フォトリソグラフィ技術を用いてゲート電極の線幅の微細化を促進するためには、紫外光の波長を短くしたり、紫外光を用いる代わりに電子ビームやＸ線を用いたりするなどの対応が必要となる。しかし、こうした対応にてゲート電極の線幅の微細化を図るためには、フォトリソグラフィ技術に用いる高価な露光装置やフォトレジストが必要となることや、スループットが低いことなどの問題がある。
【０００４】
そこで従来は、フォトリソグラフィ技術の最小加工線幅に依存しないでゲート電極の線幅の微細化を実現する半導体装置の製造方法として、下記特許文献１に見られるようなものも提案されている。以下、図８を用いてこの製造方法ついて説明する。
【０００５】
この一連の製造工程としては、まず、図８（ａ）に示すように、Ｐ型の半導体基板３００に素子分離領域３０１を形成し、また半導体基板３００上にゲート絶縁膜とする絶縁膜３１０を形成する。次に、半導体基板３００上にゲート位置決め膜３１５をパターン形成し、更に半導体基板３００及びゲート位置決め膜３１５上にゲート電極材料３２０′を堆積する。これにより、ゲート電極材料３２０′の上面は、ゲート位置決め膜３１５の形成されている領域に対応した凸部を有するようになる。
【０００６】
次に、図８（ｂ）に示すように、ゲート電極材料３２０′を反応性イオンエッチング（ＲＩＥ：ｒｅａｃｔｉｖｅ  ｉｏｎ  ｅｔｃｈｉｎｇ）により異方性エッチングすることで、ゲート位置決め膜３１５の側壁に沿ったゲート電極３２０を形成する。この反応性イオンエッチングでは、図８（ａ）に示したゲート電極材料３２０′の凸状コーナー部でのエッチング速度が他の領域のエッチング速度よりも大きくなるため、ゲート電極３２０は扇形に形成されることとなる。
【０００７】
続いて、図８（ｃ）に示すように、ゲート位置決め膜３１５を選択的に除去する。これにより、フォトリソグラフィ技術の最小加工線幅に依存することなく、ゲート電極３２０を形成することができる。
【０００８】
なお、本発明にかかる従来技術としては、上記特許文献１の他、下記特許文献２、特許文献３がある。
【０００９】
【特許文献１】
特開平３−３０３６９号公報
【特許文献２】
特開２００１―１２７１７９号公報
【特許文献３】
特開２００１−１０２４６７号公報
【００１０】
【発明が解決しようとする課題】
ところで、半導体装置の製造工程のおいて、ゲート電極を加工した後、ＬＤＤ（ｌｉｇｈｔｌｙ  ｄｏｐｅｄ  ｄｒａｉｎ）構造のトランジスタを作成する目的や、ゲート電極上や拡散層上に金属シリサイド層を形成する目的などにより、ゲート電極の側壁に絶縁物からなるスペーサを形成することがある。このスペーサは、通常、ゲート電極をパターン形成した半導体基板上に絶縁物を堆積した後、反応性イオンエッチングによりこの堆積した絶縁物を異方性エッチングすることで行う。このとき形成されるスペーサの高さ及び幅は、半導体基板上に堆積する絶縁物の厚さ及びゲート電極の高さに依存する。
【００１１】
以下、上記特許文献１に記載された半導体装置の製造方法に、スペーサの製造工程を適用した場合について図９を参照して説明する。
すなわち、上記ゲート電極３２０を形成した後、図９（ａ）に示すように、ゲート電極３２０をマスクとして、半導体基板３００にＮ型不純物を注入することで、同半導体基板３００内にＮ型拡散層３０２、３０３を形成する。続いて、半導体基板３００の全面に絶縁物３３０を堆積する。
【００１２】
次に、図９（ｂ）に示すように、絶縁物３３０を反応性イオンエッチングにより異方性エッチングすることにより、ゲート電極３２０の側壁に、絶縁物からなるスペーサ３２１、３２２を形成する。このとき、スペーサ３２１，３２２の高さ及び幅は、図９（ａ）に示した絶縁物３３０の厚さ、及び上記ゲート電極３２０の高さに依存する。したがって、ゲート電極３２０がその左右が非対称な形状である扇形であるために、図９（ｂ）に示すようにスペーサ３２１とスペーサ３２２との高さは互いに異なることとなる。
【００１３】
続いて、図９（ｃ）に示すように、ゲート電極３２０、スペーサ３２１、３２２をマスクとして、半導体基板３００にＮ型不純物を注入することにより、上記Ｎ型拡散層３０２に再度Ｎ型不純物を注入する。しかし、今回の不純物注入時にはスペーサ３２１、３２２がマスクとなるためこの下方の領域は、他の領域と比較してＮ型不純物の濃度の薄いＬＤＤ領域３０２ｄ、３０３ｄとなる。
【００１４】
次に、半導体基板３００の全面に金属膜３４０を形成する。そして、金属膜３４０を形成した後、この金属膜３４０に熱処理を施す。これにより、金属膜３４０は、ゲート電極３２０とＮ型拡散層３０２、３０３との表面においてのみシリサイド反応を起こす。続いて、未反応部分の金属膜を選択的に除去することで、図９（ｄ）に示されるようにゲート電極３２０とＮ型拡散層３０２、３０３との表面に金属シリサイド３２０ｓ、３０２ｓ、３０３ｓの形成されたトランジスタが形成される。
【００１５】
上記一連の工程で形成されるトランジスタにあっては、ゲート電極３２０のうち上記ゲート位置決め膜３１５の側壁に接していた側の側壁に形成されるスペーサ３２２と、ゲート位置決め膜３１５の側壁に接していなかった側の側壁に形成されるスペーサ３２１とで大きさが異なってしまう。このため、先の図９（ｃ）に示した工程において、スペーサ３２１、３２２をマスクとしてＮ型拡散層３０２、３０３へＮ型不純物を注入することで形成される上記ＬＤＤ領域３０２ｄ、３０３ｄは、その領域面積及び不純物濃度が互いに異なるものとなる。そして、このようにＮ型拡散層３０２、３０３やＬＤＤ領域３０２ｄ、３０３ｄの面積等が互いに異なると、トランジスタ特性が不安定なものとなる。
【００１６】
また、図９（ｄ）に示すように、ゲート電極３２０やＮ型拡散層３０２、３０３に金属シリサイド３２０ｓ、３０２ｓ、３０３ｓを形成する場合、スペーサ３２１の高さや幅が十分でないことに起因してゲート電極３２０とＮ型拡散層３０２との短絡を引き起こす。また、ゲート電極３２０表面の金属シリサイド３２０ｓが半導体基板３００に達することに起因するトランジスタ特性の変動を引き起こすこともある。
【００１７】
なお、上記のようにゲート電極の複数の側面に絶縁物からなるスペーサが形成される半導体装置に限らず、ゲート位置決め膜の側壁に沿ってゲート電極が形成される半導体装置にあっては、こうした実情も概ね共通したものとなっている。
【００１８】
本発明は上記実情に鑑みてなされたものであり、その目的は、トランジスタをリソグラフィ技術の最小加工精度に依存しないで製造するにしろ、そのトランジスタ特性を好適に確保することのできる半導体装置及びその製造方法を提供することにある。
【００１９】
【課題を解決するための手段】
以下、上記目的を達成するための手段及びその作用効果について記載する。
請求項１記載の発明は、ゲート電極の側面に絶縁物からなるスペーサが形成された半導体装置において、前記ゲート電極の上面は、その一方の側面側の端辺と他方の側面側の端辺とでその高さが略等しく形成されており、且つ同ゲート電極の上面は前記一方の側面側に段差を有するとともに該段差を補償するように前記他方の側面側へいくに従いその高さが増大する形状を有することをその要旨とする。
【００２０】
上記構成の半導体装置は、リソグラフィ技術の最小加工精度に依存しないで製造されるにしろ、そのトランジスタ特性が好適に確保される。すなわち、例えば、上記他方の側面側にゲート位置決め膜を形成し且つその側面にゲート電極材料を形成する際に、上記一方の側面側にゲート電極材料のエッチング速度よりもそのエッチング速度の遅い薄膜を形成しておくなら、同一方の側面側のゲート電極の膜厚を好適に確保することができる。
【００２１】
請求項２記載の発明は、ゲート絶縁膜上に、ゲート電極と、該ゲート電極の両側面に沿った絶縁物からなるスペーサとが形成された半導体装置において、前記ゲート電極はその片方の側面側に段差を有して形成されるとともに、該段差を覆うようにしてスペーサが形成されてなることをその要旨とする。
【００２２】
上記構成の半導体装置は、リソグラフィ技術の最小加工精度に依存しないで製造されるにしろ、そのトランジスタ特性が好適に確保される。すなわち、例えば、上記片方の側面側の裏面側にゲート位置決め膜を形成し且つその側面にゲート電極材料を形成する際に、上記片方の側面側にゲート電極材料のエッチング速度よりもそのエッチング速度の遅い薄膜を形成しておくなら、ゲート電極を扇型とせずに上記構成のように形成することができる。
【００２３】
請求項３記載の発明は、制御ゲートの一方の側面に絶縁膜を介して浮遊ゲート及び絶縁物からなるスペーサが形成されている半導体装置において、前記制御ゲートは他方の側面側に段差を有するとともに、該段差を補償するかたちで耐酸化性の膜が設けられており、且つ前記耐酸化性の膜及び制御ゲートの側面に絶縁物からなるスペーサが形成されてなることをその要旨とする。
【００２４】
上記構成によれば、制御ゲートがリソグラフィ技術の最小加工精度に依存しないで製造される場合であれ、そのトランジスタ特性が好適に確保される。すなわち、例えば、浮遊ゲート及び絶縁物からなるスペーサをゲート位置決め膜として制御ゲート材料を堆積しこれをエッチングすることで制御ゲートを形成する際、上記耐酸化性の膜が設けられているために、制御ゲートの膜厚を好適に確保することができる。
【００２５】
しかも、耐酸化性の膜を形成するために、制御ゲートとする材料を堆積した後これをパターニングすることで上記トランジスタとは他の領域に例えばリソグラフィ技術にて別のトランジスタを形成する場合にも、その形成を好適に行うことができる。すなわち、このトランジスタのゲート電極をパターニングした後、そのトランジスタ特性を好適に維持すべく、半導体基板を酸化処理することがある。このとき、その一方の側面に絶縁膜を介して浮遊ゲート及び絶縁物からなるスペーサが形成されているトランジスタ（その中間生成物）は、耐酸化性の膜のために、その酸化が好適に抑制される。
【００２６】
請求項４記載の発明は、絶縁物を有して構成される素子分離領域によって分離された素子形成領域上に、制御ゲートの一方の側面に絶縁膜を介して浮遊ゲート及び絶縁物からなるスペーサが形成されているトランジスタを備える半導体装置において、前記制御ゲートは他方の側面側に段差を有するとともに、該段差を補償するかたちで前記素子分離領域の絶縁物とは異なる膜が設けられており、且つこの膜及び制御ゲートの側面に絶縁物からなるスペーサが形成されてなることをその要旨とする。
【００２７】
上記構成によれば、制御ゲートがリソグラフィ技術の最小加工精度に依存しないで製造される場合であれ、そのトランジスタ特性が好適に確保される。すなわち、例えば、浮遊ゲート及び絶縁物からなるスペーサをゲート位置決め膜として制御ゲート材料を堆積しこれをエッチングすることで制御ゲートを形成する際、上記素子分離領域の絶縁物とは異なる膜が設けられているために、制御ゲートの膜厚を好適に確保することができる。
【００２８】
しかも、素子分離領域の絶縁物とは異なる膜を形成するために、この膜材料のエッチングに際して、素子分離領域の絶縁物をエッチングすることを容易に回避することもできる。
【００２９】
請求項５記載の発明は、半導体基板上にゲート電極を形成する領域に隣接してゲート位置決め膜を形成する工程と、前記ゲート位置決め膜の形成された半導体基板上にゲート電極材料及び該ゲート電極材料と異なる素材からなる薄膜を形成する工程と、前記ゲート電極材料をストッパとして前記ゲート電極材料と異なる素材からなる薄膜を異方性エッチングすることで、前記ゲート電極材料のうち前記ゲート位置決め膜に起因した凸部の側面に同薄膜からなるサイドウォールを形成する工程と、前記サイドウォールの形成されたゲート電極材料に対し、該ゲート電極材料のエッチング速度よりも前記サイドウォールのエッチング速度の方が遅い条件で異方性エッチングを行うことで、前記ゲート位置決め膜の側面に前記ゲート電極を形成する工程とを備えることをその要旨とする。
【００３０】
上記製造方法では、ゲート電極の形成に際し、サイドウォールを形成するとともに、ゲート電極材料のエッチング速度よりもサイドウォールのエッチング速度の方が遅い条件で異方性エッチングを行う。このため、このサイドウォールがマスクとなることで、ゲート電極材料のうちゲート位置決め膜側の側面の裏面側の膜厚を好適に確保することができる。したがって、上記製造方法によれば、ゲート電極の側面に絶縁物からなるスペーサの形成されたトランジスタをリソグラフィ技術の最小加工精度に依存しないで製造するにしろ、そのトランジスタ特性を好適に確保することができるようになる。
【００３１】
請求項６記載の発明は、請求項５記載の発明において、前記ゲート電極材料と異なる素材からなる薄膜として耐酸化性の膜を用いることをその要旨とする。
上記製造方法によれば、ゲート電極材料と異なる素材からなる薄膜として耐酸化性の膜を用いるために、制御ゲートとする材料を堆積した後これをパターニングすることで上記トランジスタとは他の領域に例えばリソグラフィ技術にて別のトランジスタを形成する場合にも、その形成を好適に行うことができる。すなわち、このトランジスタのゲート電極をパターニングした後、そのトランジスタ特性を好適に維持すべく、半導体基板を酸化処理することがあるが、耐酸化性の膜の下層は、同耐酸化性の膜によってその酸化が好適に抑制される。
【００３２】
請求項７記載の発明は、請求項５又は６記載の発明において、前記ゲート電極材料と異なる素材からなる薄膜と前記ゲート位置決め膜とを同一素材とすることをその要旨とする。
【００３３】
上記製造方法によれば、ゲート電極材料と異なる素材からなる薄膜とゲート位置決め膜とを同一素材とするために、これらを同一工程にてエッチング除去することができ、工程数の低減を図ることができるようになる。
【００３４】
請求項８記載の発明は、請求項５〜７のいずれかに記載の発明において、前記半導体基板上にゲート位置決め膜を形成する工程に先立つ工程として、絶縁物を有して構成される素子分離領域を形成する工程を更に備え、前記ゲート電極材料と異なる素材からなる薄膜として前記素子分離領域の絶縁物とは異なる素材の膜を用いることをその要旨とする。
【００３５】
上記製造方法によれば、サイドウォールを形成する際等、ゲート電極材料と異なる素材からなる薄膜をエッチングする際に、素子分離領域の絶縁膜がエッチングされることを簡易に回避することができるようになる。
【００３６】
なお、上記請求項５〜８のいずれかに記載の発明は、請求項９記載の発明によるように、前記ゲート電極材料としてシリコンを主成分とする素材を用いるとともに、前記ゲート電極材料と異なる素材からなる薄膜としてシリコン窒化膜を用いるようにしてもよい。
【００３７】
このシリコン窒化膜は、耐酸化性の膜として機能し、また、ゲート位置決め膜としても適している。更に、素子分離領域の絶縁物としてシリコン酸化膜等を用いれば、これとのエッチングの選択比を好適に確保することもできる。
【００３８】
請求項１０記載の発明は、半導体基板上にゲート絶縁膜、浮遊ゲート、絶縁物からなるスペーサを形成する工程と、前記浮遊ゲートの側面に絶縁物を形成する工程と、前記半導体基板上に制御ゲート材料及び耐酸化性の膜を堆積する工程と、前記耐酸化性の膜を異方性エッチングすることで前記制御ゲート材料のうちの前記スペーサに面した側面の裏面に前記耐酸化性の膜からなるサイドウォールを形成する工程と、前記サイドウォールのエッチング速度よりも前記制御ゲート材料のエッチング速度の方が速い条件で同制御ゲート材料を異方性エッチングすることで制御ゲートを形成する工程とを備えることをその要旨とする。
【００３９】
上記製造方法によれば、制御ゲートの形成に際し、サイドウォールを形成するとともに制御ゲート材料のエッチング速度よりもサイドウォールのエッチング速度の方が遅い条件で異方性エッチングを行うことで、制御ゲート材料のうち浮遊ゲート及びスペーサ側の側面の裏面側の膜厚を好適に確保することができる。したがって、上記製造方法によれば、制御ゲートの側面に絶縁物からなるスペーサの形成されたトランジスタをリソグラフィ技術の最小加工精度に依存しないで製造するにしろ、そのトランジスタ特性を好適に確保することができるようになる。
【００４０】
しかも、サイドウォールの素材として耐酸化性の膜を用いるために、制御ゲートとする材料を堆積した後これをパターニングすることで上記トランジスタの形成領域とは他の領域に例えばリソグラフィ技術にて別のトランジスタを形成する場合にも、その形成を好適に行うことができる。すなわち、このトランジスタのゲート電極をパターニングした後、そのトランジスタ特性を好適に維持すべく、半導体基板を酸化処理することがあるが、耐酸化性の膜の下層は、同耐酸化性の膜によってその酸化が好適に抑制される。
【００４１】
請求項１１記載の発明は、半導体基板上において、絶縁物を有して構成される素子分離領域にて素子形成領域を区画する工程と、前記素子形成領域上にゲート絶縁膜、浮遊ゲート、絶縁物からなるスペーサを形成する工程と、前記浮遊ゲートの側面に絶縁物を形成する工程と、前記半導体基板上に制御ゲート材料及び前記素子分離領域の絶縁膜と異なる素材の膜を堆積する工程と、前記素子分離領域の絶縁膜と異なる素材の膜を異方性エッチングすることで前記制御ゲート材料のうちの前記スペーサに面した側面の裏面にサイドウォールを形成する工程と、前記サイドウォールのエッチング速度よりも前記制御ゲート材料のエッチング速度の方が速い条件で同制御ゲート材料を異方性エッチングすることで制御ゲートを形成する工程とを備えることをその要旨とする。
【００４２】
上記製造方法によれば、制御ゲートの形成に際し、サイドウォールを形成するとともに制御ゲート材料のエッチング速度よりもサイドウォールのエッチング速度の方が遅い条件で異方性エッチングを行うことで、制御ゲート材料のうち浮遊ゲート及びスペーサ側の側面の裏面側の膜厚を好適に確保することができる。したがって、上記製造方法によれば、制御ゲートの側面に絶縁物からなるスペーサの形成されたトランジスタをリソグラフィ技術の最小加工精度に依存しないで製造するにしろ、そのトランジスタ特性を好適に確保することができるようになる。
【００４３】
しかも、上記製造方法によれば、サイドウォールを形成する際等、素子分離領域の絶縁膜と異なる素材の膜をエッチングする際に、素子分離領域の絶縁膜がエッチングされることを簡易に回避することができるようになる。
【００４４】
【発明の実施の形態】
（第１の実施形態）
以下、本発明にかかる半導体装置及びその製造方法の第１の実施形態について、図面を参照しつつ説明する。
【００４５】
図１、図２は、本実施形態にかかる半導体装置の製造工程を示す断面図である。
この一連の工程においては、まず、図１（ａ）に示すように、例えばシリコンからなる半導体基板１００に形成されたトレンチ１０３に例えばシリコン酸化膜からなる絶縁物の充填された素子分離領域１０１を形成する。そして、この素子分離領域１０１によって区画された素子形成領域に、ｐウェル領域を形成する。
【００４６】
次に、図１（ｂ）に示すように、ｐウェル領域に、熱酸化法によりシリコン酸化膜１１０を例えば膜厚「５ｎｍ」にて形成する。更に、化学気相成長法（ＣＶＤ：Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）によって、半導体基板１００の表面全体にシリコン窒化膜１１５′を例えば膜厚「２００ｎｍ」にて堆積する。続いて、シリコン窒化膜１１５′をパターン形成すべくレジスト１１７をパターニングする。
【００４７】
次に、レジスト１１７をマスクとして、反応性イオンエッチングにより、図１（ｃ）に示すシリコン窒化膜からなるゲート位置決め膜１１５を形成する。このゲート位置決め膜１１５は、その側面がゲート電極の側面となるようにパターニングされる膜である。ちなみに、このエッチング条件は、以下に例示するとおりである。
【００４８】
エッチング装置  ：平行平板型エッチング装置
圧力            ：７．９８Ｐａ
上部電極パワー  ：７００Ｗ
下部電極パワー  ：７００Ｗ
エッチングガス流量
ＣＦ４          ：５０ｃｍ３／分
Ｎ２            ：２０ｃｍ３／分
Ｏ２            ：１０ｃｍ３／分
Ａｒ            ：５００ｃｍ３／分
ただし、ガス流量は、標準状態に換算したものである。
【００４９】
続いてレジスト１１７を除去し、半導体基板１００の表面全体に、化学気相成長法により、多結晶シリコンからなるゲート電極材料１２０′、シリコン窒化膜からなる薄膜１２５′を、それぞれ例えば膜厚「２００ｎｍ」、「２０ｎｍ」にて順次堆積する。
【００５０】
次に、図１（ｄ）に示すように、ゲート電極材料１２０′をストッパとして、薄膜１２５′を反応性イオンエッチングにより異方性エッチングする。これにより、ゲート電極材料１２０′のうちゲート位置決め膜１１５に起因した凸部１２０ｄの側面にシリコン窒化膜からなるサイドウォール１２５が形成される。ちなみに、このときのエッチング条件は、以下に例示するとおりである。
【００５１】
エッチング装置  ：平行平板型エッチング装置
圧力            ：７．９８Ｐａ
上部電極パワー  ：２００Ｗ
下部電極パワー  ：２００Ｗ
エッチングガス流量
ＣＦ４          ：５０ｃｍ３／分
Ｎ２            ：２０ｃｍ３／分
Ｏ２            ：１０ｃｍ３／分
Ａｒ            ：５００ｃｍ３／分
ただし、ガス流量は、標準状態に換算したものである。
【００５２】
次に図２（ａ）に示すように、反応性イオンエッチングにより、上記ゲート電極材料１２０′のエッチング速度がサイドウォール１２５のエッチング速度より速い条件で、ゲート電極材料１２０′を異方性エッチングすることでゲート電極１２０を形成する。ちなみに、このエッチングに際しては、素子分離領域１０１、シリコン酸化膜１１０、ゲート位置決め膜１１５をストッパとしている。また、このエッチング条件は、以下に例示するとおりである。
【００５３】
エッチング装置  ：ＥＣＲ（Ｅｌｅｃｔｒｏｎ  Ｃｙｃｌｏｔｒｏｎ  Ｒｅｓｏｎａｎｃｅ）型エッチング装置
圧力              ：０．２６６Ｐａ
マイクロ波パワー  ：１４００Ｗ
基板バイアス      ：２０Ｗ
エッチングガス流量
Ｏ２              ：６ｃｍ３／分
Ｃｌ２            ：２５ｃｍ３／分
ただし、ガス流量は、標準状態に換算したものである。
【００５４】
上記ゲート電極材料１２０′のエッチングに際して、サイドウォール１２５がマスクとなるため、先の図９（ｂ）に示したように、ゲート電極１２０が扇型となることはなく、略矩形となる。
【００５５】
こうしてゲート電極１２０を形成すると、図２（ｂ）に示すように、加熱したリン酸水溶液を用いて、ゲート位置決め膜１１５とサイドウォール１２５とを除去する。更に、ゲート電極１２０をマスクとして半導体基板１００にＮ型不純物（例えば、ヒ素：Ａｓ）をイオン注入して、Ｎ型拡散層１０２を形成する。
【００５６】
次に、半導体基板１００上に化学気相成長法により、シリコン酸化膜を例えば膜厚「２００ｎｍ」にて堆積した後、反応性イオンエッチングにより同シリコン酸化膜を異方性エッチングし、ゲート電極１２０の側面に図２（ｃ）に示すシリコン酸化膜からなるスペーサ１２１を形成する。ちなみに、このエッチング条件は、以下に例示するとおりである。
【００５７】
エッチング装置  ：平行平板型エッチング装置
圧力                  ：３．３２Ｐａ
ＲＦパワー            ：４００Ｗ
基板バイアス          ：２０Ｗ
エッチングガス流量
ＣＨＦ３              ：２０ｃｍ３／分
ＣＦ４                ：２０ｃｍ３／分
Ａｒ                  ：４００ｃｍ３／分
ただし、ガス流量は、標準状態に換算したものである。
【００５８】
更に、図２（ｃ）に示すように、スペーサ１２１をマスクとして不純物（例えば、ヒ素）をイオン注入し、ＬＤＤ領域１０２ｄを形成するとともに、ゲート電極１２０へも不純物を注入する。そして、その後、高温（例えば「１０００°Ｃ」）の所定時間（例えば「１０秒」）の熱処理を行うことにより、Ｎ型拡散層１０２、ＬＤＤ領域１０２ｄ、ゲート電極１２０を活性化する。
【００５９】
更に、シリサイド形成に先立ち、シリサイド反応を安定させる目的で、半導体基板１００に不純物（例えばヒ素）を注入してこれを非晶質化する。その後、半導体基板１００上にスパッタ法により、チタン膜を例えば膜厚「３０ｎｍ」にて堆積した後、高温（例えば「７５０°Ｃ」）の所定時間（例えば「３０秒」）の熱処理を行う。これにより、図２（ｄ）に示すように、ゲート電極１２０及びＮ型拡散層１０２上にシリサイド１０２ｓ、１２０ｓが形成される。続いて、硫酸過水溶液を用いて未反応チタン膜を選択的に除去する。
【００６０】
このように、本実施形態によれば、図１（ｄ）に示すように、ゲート電極材料１２０′の側面にサイドウォール１２５を形成することで、ゲート電極１２０を略矩形に形成することができる。しかも、このサイドウォール１２５の素材として耐酸化性の膜であるシリコン酸化膜を用いるとともに、サイドウォールの形成に際しこれをゲート電極材料１２０′の上面から堆積するようにした。これにより、図１及び図２に示す工程と同時に、例えばフォトリソグラフィを用いてゲート電極の形成されるトランジスタを製造する場合であれ、この製造の簡易化を図ることができる。以下、図３を用いてこれについて説明する。
【００６１】
図３（ａ）に示すように、ゲート電極材料１２０′及び薄膜１２５′を堆積した後、同ゲート電極材料１２０′を用いて他のトランジスタのゲート電極をリソグラフィ技術によって形成すべく、レジスト１３０をパターニングする。この際、上記ゲート電極１２０等を形成する部分については、レジスト１３１を形成しておく。なお、このレジスト１３１は、ゲート電極材料１２０′のうちゲート電極１２０とする領域を確実に保護すべく、ゲート位置決め膜１１５の外側に十分に延長されて（マージンをとって）形成することが望ましい。
【００６２】
次に、図３（ｂ）に示すように、レジスト１３０，１３１をマスクとして、薄膜１２５′及びゲート電極材料１２０′をエッチングすることにより、ゲート電極１４０を形成し、レジスト１３０、１３１を除去する。更に、半導体基板１００のうち、このゲート電極１４０の形成されている領域の近傍のみを酸化処理する。この酸化処理は、ゲート電極１４０を備えるトランジスタにおいて、そのゲート絶縁膜を厚くしてトランジスタの信頼性を向上させるために行うものである。図３（ｂ）に示すように、この熱処理により、ゲート電極１４０の外周近傍のゲート絶縁膜Ｐを厚くする。
【００６３】
次に、図３（ｃ）に示すように、ゲート電極１４０を備えるトランジスタを保護すべく、これを覆うようなレジスト１５０を形成する。続いて、図３（ｄ）に示すように、先の図１（ｄ）及び図２（ａ）に示した工程によりゲート電極１２０を形成するとともに、レジスト１５０を除去する。
【００６４】
そして、図３（ｅ）に示すように、先の図２（ｂ）に示した工程においてサイドウォール１２５やゲート位置決め膜１１５を除去すると同時に、ゲート電極１４０上の薄膜１４１を除去する。
【００６５】
なお、この図３（ｅ）に示した工程の後、ゲート電極１２０を備えるトランジスタの信頼性の向上を図るべく、酸化処理を施すようにしてもよい。この場合、先の図３（ｂ）に示した工程における熱酸化処理は、これと図３（ｅ）に示す工程の後に行う熱酸化処理とによってゲート電極１４０を有するトランジスタの信頼性の向上を図るために適切な処理に調整することが望ましい。
【００６６】
このように、ゲート電極１４０を備えるトランジスタの信頼性向上のための熱処理時においては、ゲート電極１２０を有するトランジスタ側の領域は、耐酸化性の膜であるシリコン窒化膜（薄膜１２５′）によってマスクされている。このため、このシリコン窒化膜（薄膜１２５′）の下層が酸化されることはない。したがって、ゲート電極１２０を有するトランジスタとゲート電極１４０を有するトランジスタとで適切な酸化処理の度合いが異なる場合であれ、それぞれ適切な熱酸化処理を施すことができる。
【００６７】
なお、先の図２（ｄ）に示すトランジスタのゲート電極１２０は、その一方の側面側の端辺と他方の側面側の端辺とでその高さが略等しく形成されており、且つ同ゲート電極の上面は上記一方の側面側に段差を有するとともに該段差を補償するように前記他方の側面側へいくに従いその高さが増大する形状を有する。この形状を有するトランジスタは、リソグラフィ技術の最小加工精度に依存しないで製造される場合であれ、そのトランジスタ特性を好適に確保し得る優れたトランジスタである。
【００６８】
しかし、この形状については、上記ゲート電極材料１２０′及び薄膜１２５′の膜厚や、これらのエッチング条件等によって変化するものである。そして、例えば図４に示すような形状を有するトランジスタも、上記プロセスによって形成することができるものである（図４では、便宜上、図２と同一の符号を付した）。この図４においては、ゲート電極１２０は、その片方の側面側に段差１２１ｄを有して形成されるとともに、該段差１２１ｄを覆うようにしてスペーサ１２１が形成されている。
【００６９】
以上説明した本実施形態によれば、以下の効果が得られるようになる。
（１）ゲート電極材料１２０′の側面にサイドウォール１２５を形成することで、ゲート電極１２０を略矩形に形成することができる。
【００７０】
（２）サイドウォール１２５の素材として耐酸化性の膜であるシリコン酸化膜を用いるとともに、サイドウォールの形成に際しこれをゲート電極材料１２０′の上面から堆積するようにした。これにより、図１及び図２に示す工程と同時に、例えばフォトリソグラフィを用いてゲート電極を形成するトランジスタを製造する場合であれ、この製造の簡易化を図ることができる。
【００７１】
（３）サイドウォール１２５を形成する薄膜１２５′とゲート位置決め膜１１５とを同一素材とすることで、図２（ｂ）に示した工程において、ゲート位置決め膜１１５とサイドウォール１２５とを同時に除去することができる。
【００７２】
（４）サイドウォール１２５と素子分離領域１０１の絶縁物とで別の素材を用いた。これにより、サイドウォールの除去時等、薄膜を除去する際に、素子分離領域１０１の絶縁物との選択比を確保することで同絶縁物の除去されることを簡易に回避することができる。
【００７３】
（第２の実施形態）
以下、本発明にかかる半導体装置及びその製造方法の第２の実施形態について、先の第１の実施形態との相違点を中心に図面を参照しつつ説明する。
【００７４】
図５は、本実施形態にかかる半導体装置の構成を示す断面図である。本実施形態は、例えばフラッシュメモリ等に用いる電気的に書き換え可能な不揮発性メモリ（Ｅｌｅｃｔｒｉａｌｌｙ  Ｅｒａｓａｂｌｅ  ａｎｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ：ＥＥＰＲＯＭ）を構成するトランジスタを備える。
【００７５】
図５に示すように、半導体基板２００には、ソース領域２０１及びドレイン領域２０２が形成されている。また、半導体基板２００上であってソース領域２０１よりの領域に、ゲート絶縁膜２１０を介して浮遊ゲート２１１、スペーサ２１２が形成されている。そして、これら浮遊ゲート２１１やスペーサ２１２の側面には、絶縁膜２２０を介して制御ゲート２３０が形成されている。そして、この制御ゲート２３０の側面のうち、上記浮遊ゲート２１１等の形成されている側の裏面には、絶縁物からなるスペーサ２４０が形成されている。
【００７６】
上記ソース領域２０１上には、ソース電極２５０が形成されており、その上面は、スペーサ２１２、制御ゲート２３０、スペーサ２４０の高さと略等しくなっている。そして、これらソース電極２５０、制御ゲート２３０、ドレイン領域２０２の上面は、シリサイド２５０ｓ、２３０ｓ、２０２ｓがそれぞれ形成されている。なお、ソース電極２５０と浮遊ゲート２１１とは、シリコン酸化膜２１３によって絶縁されている。
【００７７】
ところで、上記制御ゲート２３０は、段差２３０ｄを有するとともに、該段差２３０ｄを補償するかたちでシリコン窒化膜からなるサイドウォール２３５が形成されている。このサイドウォール２３５を有する本実施形態にかかる半導体装置によれば、リソグラフィ技術の最小加工精度に依存しないで製造される場合であれ、制御ゲートを略矩形に形成することができる。
【００７８】
以下、本実施形態にかかる半導体装置の製造工程を図６及び図７を用いて説明する。
この一連の工程においては、まず図６（ａ）に示すように、上記ゲート絶縁膜２１０とするシリコン酸化膜２１０′、上記浮遊ゲート２１１とする多結晶シリコン膜２１１′を形成する。更に、シリコン窒化膜２７０をパターン形成して開口部２７０Ｃを形成した。なお、このときシリコン窒化膜２７０の開口部２７０Ｃに面した側面は、上記スペーサ２１２の側面と一致するようにする。そして、シリコン窒化膜２７０をマスクとして、多結晶シリコン膜２１１′に不純物を注入する。
【００７９】
更に、図６（ｂ）に示すように、多結晶シリコン膜２１１′に熱酸化処理を施すことにより、開口部２７０Ｃに対応した領域においてシリコン酸化膜２１２ａを形成する。この熱処理に際しては、耐酸化性の膜であるシリコン窒化膜２７０が多結晶シリコン膜２１１′のうち開口部２７０Ｃに対応する部分以外の部分が酸化されることを阻止する役割を果たす。次に、シリコン酸化膜２１２′を堆積する。
【００８０】
そして、図６（ｃ）に示すように、多結晶シリコン膜２１１′とシリコン窒化膜２７０とをストッパとして、シリコン酸化膜２１２′及びシリコン酸化膜２１２ａを異方性エッチングし、シリコン窒化膜２７０の側面にシリコン酸化膜２１２ａ及びシリコン酸化膜２１２ｂからなるスペーサ２１２を形成する。ちなみに、このエッチング条件は、いかに例示するとおりである。
【００８１】
エッチング装置  ：マグネトロンＲＩＥ型エッチング装置
圧力            ：５．９８５Ｐａ
ＲＦパワー      ：７００Ｗ
磁場            ：７０Ｇ
エッチングガス流量
ＣＨＦ３        ：２７ｃｍ３／分
ＣＦ４          ：２ｃｍ３／分
Ａｒ            ：７０ｃｍ３／分
ただし、ガス流量は、標準状態に換算したものである。
【００８２】
続いて、シリコン酸化膜２１０′をストッパとし、シリコン窒化膜２７０とスペーサ２１２とをマスクとした異方性エッチングにより、多結晶シリコン膜２１１′のパターニングを行った。このときのエッチング条件は、以下に例示するとおりである。
【００８３】
エッチング装置    ：ＥＣＲ型エッチング装置
圧力              ：０．２６６Ｐａ
マイクロ波パワー  ：１４００Ｗ
基板バイアス      ：２０Ｗ
エッチングガス流量
Ｏ２              ：６ｃｍ３／分
Ｃｌ２            ：２５ｃｍ３／分
ただし、ガス流量は、標準状態に換算したものである。
【００８４】
次に、半導体基板２００上に、シリコン酸化膜２１３′を堆積する。
そして、図６（ｄ）に示すように、半導体基板２００及びシリコン窒化膜２７０をストッパとしてシリコン酸化膜２１３′を異方性エッチングすることにより、浮遊ゲート２１１の側面にシリコン酸化膜２１３を形成した。ちなみに、このエッチング条件は、以下に例示するとおりである。
【００８５】
エッチング装置  ：マグネトロンＲＩＥ型エッチング装置
圧力            ：５．９８５Ｐａ
ＲＦパワー      ：３５０Ｗ
磁場            ：７５Ｇ
エッチングガス流量
ＣＨＦ３        ：２７ｃｍ３／分
ＣＦ４          ：２ｃｍ３／分
Ａｒ            ：６０ｃｍ３／分
ただし、ガス流量は、標準状態に換算したものである。
【００８６】
次に、半導体基板２００に不純物を注入して上記ソース領域２０１を形成する。更に、多結晶シリコンを堆積し、不純物を注入した後、化学機械研磨（ＣＭＰ）法により平坦化を行い、不純物のドーピングされた多結晶シリコンからなるソース電極２５０を形成する。その後、熱酸化処理により、ソース電極２５０上にシリコン酸化膜２５０ｂを形成する。
【００８７】
次に、図７（ａ）に示すように、加熱したリン酸水溶液を用いてシリコン窒化膜２７０を除去する。更に、スペーサ２１２及びシリコン酸化膜２５０ｂをマスクとして、上記シリコン酸化膜２１０′をストッパとした異方性エッチングにより、多結晶シリコン膜２１１′をパターニングし、浮遊ゲート２１１を形成する。このときのエッチング条件は、以下に例示するとおりである。
【００８８】
エッチング装置  ：ＥＣＲ型エッチング装置
圧力            ：０．２６６Ｐａ
マイクロ波パワー  ：１４００Ｗ
基板バイアス  ：２０Ｗ
エッチングガス流量
Ｏ２            ：８ｃｍ３／分
Ｃｌ２          ：２５ｃｍ３／分
ただし、ガス流量は、標準状態に換算したものである。
【００８９】
続いて、同図７（ａ）に示すように、フッ酸水溶液によりスペーサ２１２等をマスクとして多結晶シリコン膜２１１′をエッチングして浮遊ゲート２１１を形成する。更にこのとき、多結晶シリコン膜２１１′の除去された領域のシリコン酸化膜２１０′をも同時に除去してゲート絶縁膜２１０を形成する。そして、半導体基板２００上に、シリコン酸化膜２２０′、多結晶シリコンからなる制御ゲート材料２３０′を順次堆積した後、制御ゲート材料２３０′に不純物を注入する。そしてその後、シリコン窒化膜２３５′を堆積する。
【００９０】
なお、この際、シリコン酸化膜２２０′及び制御ゲート材料２３０′及びシリコン窒化膜２３５′の合計の膜厚は、ゲート絶縁膜２１０及び浮遊ゲート２１１及びスペーサ２１２の合計の膜厚よりも薄く設定されることが望ましい。本実施形態では、この条件に加えて更に、制御ゲート材料２３０′及びシリコン窒化膜２３５′の合計の膜厚を、浮遊ゲート２１１及びスペーサ２１２の合計の膜厚よりも薄く設定している。
【００９１】
次に、図７（ｂ）に示すように、シリコン窒化膜２３５′を異方性エッチングして、制御ゲート材料２３０′のうちスペーサ２１２に面した側面の裏面にシリコン窒化膜からなるサイドウォール２３５を形成する。ちなみに、このときのエッチング条件は、以下に例示するとおりである。
【００９２】
エッチング装置  ：平行平板型エッチング装置
圧力            ：７．９８Ｐａ
上部電極パワー  ：２００Ｗ
下部電極パワー  ：２００Ｗ
エッチングガス流量
ＣＦ４          ：５０ｃｍ３／分
Ｎ２            ：２０ｃｍ３／分
Ｏ２            ：１０ｃｍ３／分
Ａｒ            ：５００ｃｍ３／分
ただし、ガス流量は、標準状態に換算したものである。
【００９３】
次に、サイドウォール２３５をマスクとし、スペーサ２１２、シリコン酸化膜２２０′、シリコン酸化膜２５０ｂをストッパとして、制御ゲート材料２３０′を異方性エッチングすることにより、制御ゲート２３０を形成する。この異方性エッチングに際しては、制御ゲート材料２３０′のエッチング速度よりもサイドウォール２３５のエッチング速度の方が遅いエッチング条件を用いる。これにより、このサイドウォール２３５がマスクとなり、制御ゲート２３０を略矩形に形成することができる。更に、同図７（ｂ）に示すように、上記スペーサ２４０を形成すべく、半導体基板２００上にシリコン酸化膜２４０′を形成した。
【００９４】
次に、図７（ｃ）に示すように、シリコン酸化膜２４０′を異方性エッチングして、制御ゲート２３０の側面にシリコン酸化膜からなるスペーサ２４０を形成する。なお、この際、ソース電極２５０上のシリコン酸化膜２５０ｂも除去されるようにエッチング条件を設定する。更に、不純物の注入及び熱処理を行うことにより、ドレイン領域２０２を形成する。
【００９５】
次に、シリサイドの形成に先立ち、シリサイド反応を安定化すべく、ドレイン領域２０２，ソース電極２５０、制御ゲート２３０に不純物を注入して、これらの表面を非晶質化する。その後、半導体基板２００上にスパッタ法により、チタン膜を例えば膜厚「３０ｎｍ」にて堆積した後、高温（例えば「７５０°Ｃ」）の所定時間（例えば「３０秒」）の熱処理を行う。これにより、先の図５に示すように、ドレイン領域２０２、ソース電極２５０、制御ゲート２３０上にシリサイド２０２ｓ、２５０ｓ、２３０ｓが形成される。続いて、硫酸過水溶液を用いて未反応チタン膜を選択的に除去する。
【００９６】
このように本実施形態では、制御ゲート２３０の形成に際し、サイドウォール２３５を形成するとともに、制御ゲート材料２３０′のエッチング速度よりもサイドウォール２３５のエッチング速度の方が遅い条件で異方性エッチングを行うようにしている。これにより、制御ゲート材料２３０′のうち浮遊ゲート２１１及びスペーサ２１２側の側面の裏面側の膜厚を好適に確保することができる。そしてこのため、制御ゲート２３０とドレイン領域２０２との短絡を防止するのに十分な高さを有してスペーサ２４０を形成することができるようになる。
【００９７】
しかも、サイドウォール２３５の素材として耐酸化性の膜であるシリコン窒化膜を用いるために、制御ゲート材料２３０′を堆積した後これをパターニングすることで上記トランジスタの形成領域とは他の領域に例えばリソグラフィ技術にて別のトランジスタを形成する場合にも、その形成を好適に行うことができる。すなわち、先の図３に示した工程に準じた工程によって、このトランジスタのゲート電極をパターニングした後、そのトランジスタ特性を好適に維持すべく、同ゲート電極を覆った状態で半導体基板を酸化処理することがあるが、耐酸化性の膜の下層は、同耐酸化性の膜によってその酸化が好適に抑制される。
【００９８】
更に、このサイドウォール２３５と、素子分離領域の絶縁物とを異なる素材とすれば、先の第１の実施形態と同様、このサイドウォール２３５の形成に際し、素子分離領域の絶縁物がエッチングされることを簡易に回避することもできる。
【００９９】
以上説明した本実施形態によれば、先の第１の実施形態の上記（１）、（２）、（４）に準じた効果を得ることができる。
なお、上記各実施形態は、以下のように変更して実施してもよい。
【０１００】
・シリサイドとしては、金属としてチタンを用いるものに限らず、コバルト、ニッケル、プラチナ等他の金属を用いてもよい。
・上記各実施形態において、サイドウォールとする耐酸化性の膜としてはシリコン窒化膜に限らない。
【０１０１】
・上記各実施形態において、サイドウォールを構成する膜は、必ずしも耐酸化性の膜でなくてもよい。この膜として、素子分離領域の絶縁物と異なる膜を用いれば、サイドウォールの形成に際し、素子分離領域の絶縁物との選択比を確保することのできるエッチングを行うことで同素子分離領域の絶縁物が除去されることを簡易に回避することはできる。また、第１の実施形態においては、この膜とゲート位置決め膜とで素材を同一とすることで、先の第１の実施形態の上記（３）に準じた効果を得ることはできる。
【０１０２】
・上記第１の実施形態では、先の図１（ｂ）に示したように、ゲート位置決め膜１１５とするシリコン窒化膜１１５´を堆積する前にシリコン酸化膜１１０を形成し、これをゲート絶縁膜として用いたがこれに限らない。例えばシリコン窒化膜１１５´をエッチングすることでゲート位置決め膜１１５を形成した後、熱酸化法にてゲート絶縁膜を形成するようにしてもよい。これにより、トランジスタの信頼性を向上させることができる。すなわち、シリコン窒化膜１１５´を部分的にエッチング除去する際、この除去された領域のゲート絶縁膜（シリコン酸化膜１１０）は、このエッチングのために膜厚の減少や膜質の劣化等、ダメージを受けることがあるが、上記変形例によればこれを回避することができる。
【０１０３】
・上記第１の実施形態において、必ずしもゲート電極の両側面にスペーサを備える構成に限らない。片側にのみスペーサを備える場合であっても、サイドウォールを用いてゲート電極を形成することは有効である。すなわち、これにより、ゲート電極が扇型に形成されることを回避することができ、ゲート電極のうちゲート位置決め膜に面する側面の裏面側に、ゲート電極と拡散層との絶縁を好適に確保することのできるスペーサを形成することができる。
【０１０４】
・ゲート電極材料としては、多結晶シリコンに限らず金属であってもよい。ただし、トランジスタの信頼性の向上のために行う先の図３に示した酸化処理は、ゲート電極が半導体からなるときに有効である。
【０１０５】
・素子分離領域の絶縁膜等、各種部材は適宜変更してよい。また、エッチング条件等も上記各実施形態で例示したものに限らず、適宜変更してよい。
【図面の簡単な説明】
【図１】本発明にかかる半導体装置の製造方法の第１の実施形態の製造工程を示す断面図。
【図２】同実施形態の製造工程を示す断面図。
【図３】同実施形態の製造工程を示す断面図。
【図４】同実施形態にかかる半導体装置の断面構造を示す断面図。
【図５】本発明にかかる半導体装置の第２の実施形態を示す断面図。
【図６】同実施形態の製造工程を示す断面図。
【図７】同実施形態の製造工程を示す断面図。
【図８】従来の半導体装置の製造工程を示す断面図。
【図９】従来の半導体装置の製造工程を示す断面図。
【符号の説明】
１００…半導体基板、１０１…素子分離領域、１０２…Ｎ型拡散層、１０２ｄ…ＬＤＤ領域、１０２ｓ…シリサイド、１０３…トレンチ、１１０…シリコン酸化膜、１１５…ゲート位置決め膜、１１７…レジスト、１２０…ゲート電極、１２１ｄ…段差、１２０ｓ…シリサイド、１２１…スペーサ、１２５…サイドウォール、１３０…レジスト、１３１…レジスト、１４０…ゲート電極、１４１…薄膜、１５０…レジスト、２００…半導体基板、２０１…ソース領域、２０２…ドレイン領域、２０２ｓ…シリサイド、２１０…ゲート絶縁膜、２１１…浮遊ゲート、２１２…スペーサ、２１２ａ…シリコン酸化膜、２１２ｂ…シリコン酸化膜、２１３…シリコン酸化膜、２２０…絶縁膜、２３０…制御ゲート、２３５…サイドウォール、２４０…スペーサ、２５０…ソース電極、２５０ｂ…シリコン酸化膜、２５０ｓ…シリサイド、２７０…シリコン窒化膜、２７０Ｃ…開口部。
【図１】
2004158520.tif 000003
【図２】
2004158520.tif 000004
【図３】
2004158520.tif 000005
【図４】
2004158520.tif 000006
【図５】
2004158520.tif 000007
【図６】
2004158520.tif 000008
【図７】
2004158520.tif 000009
【図８】
2004158520.tif 000010
【図９】
2004158520.tif 000011