(57)【要約】【課題】チップ周辺に沿って配線されるテスト信号の遅延の増大、波形鈍りの劣化を抑止低減し、遅延調整を可能とし、ＡＳＩＣ等に適用して好適な半導体集積回路装置の提供。【解決手段】Ｉ／Ｏセル（１１、１２、１３）を配置するための領域（「Ｉ／Ｏ領域」という）をチップ周辺部に有し、複数の前記Ｉ／Ｏセルに対してテスト信号を伝播するための信号配線がＩ／Ｏセルの配列方向に沿って設けられており、Ｉ／Ｏ領域のＩ／Ｏセルが設けられていない空きセルのうち少なくとも１つの空きセル（１６、１７）が、前記信号の伝播経路を構成し、前記信号を受け取って駆動出力するリピータ回路２５を備えている。【選択図】          図１
2004260093.tif 000002
【特許請求の範囲】
【請求項１】
外部ピンに接続するＩ／Ｏセルを配置するための領域（「Ｉ／Ｏ領域」という）をチップ周辺部に有し、
複数の前記Ｉ／Ｏセルに対してテスト用の信号を伝播するための配線が前記Ｉ／Ｏ領域を複数の前記Ｉ／Ｏセルにわたって前記Ｉ／Ｏセルの配列方向に沿って設けられており、
前記Ｉ／Ｏ領域の前記配線が通る空きセルのうちの少なくとも１つが、前記テスト用の信号の伝搬経路を構成し、前記テスト用の信号を入力して駆動出力するリピータ回路を備えている、ことを特徴とする半導体集積回路装置。
【請求項２】
前記Ｉ／Ｏ領域において、１つ又は複数セル分の空きがある場合、予め用意されており電気的特性に関して互いに異なる複数種のリピータ回路の中から、少なくとも予め定められた信号の遅延条件を満たす特性を有する最適なリピータ回路が、前記空きセルのリピータ回路として、前記１つ又は複数セル分の空きエリアのいずれかに配置される、ことを特徴とする請求項１記載の半導体集積回路装置。
【請求項３】
前記Ｉ／Ｏセルが、バウンダリスキャンレジスタ回路を含み、
前記信号配線が、テスト制御用のコントローラから、前記Ｉ／Ｏセルのバウンダリスキャンレジスタ回路に供給される信号の配線を含む、ことを特徴とする請求項１記載の半導体集積回路装置。
【請求項４】
前記Ｉ／Ｏセルが、スキャンパステスト用のスキャンフリップフロップ回路を含み、
前記信号配線が、前記Ｉ／Ｏセルの前記スキャンフリップフロップ回路に供給されるスキャンパステスト用の信号の配線を含む、ことを特徴とする請求項３記載の半導体集積回路装置。
【請求項５】
外部ピンと接続されるＩ／ＯセルについてＩ／Ｏセルの品種毎の配置位置情報、サイズ情報、及び、テスト端子情報と、
設計情報を含むテクノロジー情報と、
空きセルに配置されるリピータ回路の情報と、
をそれぞれ記憶保持する記憶手段と、
前記記憶手段のＩ／Ｏセルの配置位置情報、サイズ情報、及びテスト端子情報を参照し、チップ周辺部のＩ／Ｏセルを配置するための領域（「Ｉ／Ｏ領域」という）に配線されるテスト用の信号（「テストネット」という）について、隣接Ｉ／Ｏセル間のサブネットの配線長を少なくとも算出して出力する手段と、
回路シミュレータと、
前記サブネットについて少なくとも配線抵抗と容量の情報を算出して前記回路シミュレータによる回路シミュレーションを実行し、前記サブネットの配線遅延及び末端での波形鈍りを導出し、前記サブネットに関する配線遅延及び波形鈍りが、前記テクノロジー情報に規定される所定の許容範囲外の場合、前記記憶手段に記憶されている前記リピータ回路の情報に基づき、前記サブネットが通過する空きセルに挿入する最適なリピータ回路を決定する手段と、
前記決定されたリピータ回路を含む空きセルを前記Ｉ／Ｏ領域に配置する手段と、
を備えている、ことを特徴とする半導体集積回路の設計自動化装置。
【請求項６】
前記リピータ回路を決定する手段は、選択したリピータ回路の挿入により分割されたサブネットについて回路シミュレーションを実行して前記分割されたサブネットに関する配線遅延及び波形鈍りを導出し、前記分割されたサブネットに関する配線遅延及び波形鈍りが、前記テクノロジー情報に規定される前記所定の許容範囲を満たすか否か判定し、前記所定の許容範囲を満たさない場合には、さらに別のリピータ回路を選択するか、あるいは、前記サブネットをさらに分割することで、最適なリピータ回路を探索するように制御する手段を備えている、ことを特徴とする請求項５記載の半導体集積回路の設計自動化装置。
【請求項７】
外部ピンと接続されるＩ／Ｏセルについて品種毎のチップ上でのＩ／Ｏセルの配置位置情報、Ｉ／Ｏセルのサイズ情報、Ｉ／Ｏセルのテスト端子情報、設計情報を含むテクノロジー情報、Ｉ／Ｏ領域の空きセルに配置されるリピータ回路の情報をそれぞれ記憶保持する記憶手段を有するコンピュータによる半導体集積回路の設計自動化方法であって、
前記記憶手段のＩ／Ｏセルの配置位置情報、サイズ情報、及びテスト端子情報を参照し、チップ周辺部のＩ／Ｏセルを配置するための領域（「Ｉ／Ｏ領域」という）に配線されるテスト用の信号（「テストネット」という）について、隣接Ｉ／Ｏセル間のサブネットの配線長を少なくとも算出して出力するステップと、
前記サブネットについて少なくとも配線抵抗と容量の情報を算出して回路シミュレーションを実行し、前記サブネットの配線遅延及び末端での波形鈍りを導出するステップと、
前記サブネットに関する配線遅延及び波形鈍りが、前記テクノロジー情報に規定される所定の許容範囲外の場合、前記記憶手段に記憶されている前記リピータ回路の情報に基づき、前記サブネットが通過する空きセルに挿入する最適なリピータ回路を決定するステップと、
前記決定されたリピータ回路を含む空きセルを前記Ｉ／Ｏ領域に配置するステップと、
を含む、ことを特徴とする半導体集積回路の設計自動化方法。
【請求項８】
前記リピータ回路を決定するステップが、選択したリピータ回路の挿入により分割されたサブネットについて回路シミュレーションを実行して前記分割されたサブネットに関する配線遅延及び波形鈍りを導出するステップと、
前記分割されたサブネットに関する配線遅延及び波形鈍りが、前記テクノロジー情報に規定される前記所定の許容範囲を満たすか否か判定し、満たさない場合には、さらに別のリピータ回路を選択するか、あるいは、前記サブネットをさらに分割することで、最適なリピータ回路を探索するように制御するステップと、
を含む、ことを特徴とする請求項７記載の半導体集積回路の設計自動化方法。
【請求項９】
外部ピンと接続されるＩ／Ｏセルについて品種毎のチップ上でのＩ／Ｏセルの配置位置情報、Ｉ／Ｏセルのサイズ情報、Ｉ／Ｏセルのテスト端子情報、設計情報を含むテクノロジー情報、Ｉ／Ｏ領域の空きセルに配置されるリピータ回路の情報をそれぞれ格納した記憶手段を有するコンピュータに、
前記記憶手段のＩ／Ｏセルの配置位置情報、サイズ情報、及びテスト端子情報を参照し、チップ周辺部のＩ／Ｏセルを配置するための領域（「Ｉ／Ｏ領域」という）に配線されるテスト用の信号（「テストネット」という）について、隣接Ｉ／Ｏセル間のサブネットの配線長を少なくとも算出して出力する第１の処理と、
前記サブネットについて少なくとも配線抵抗と容量の情報を算出して回路シミュレーションを実行し、前記サブネットの配線遅延及び末端での波形鈍りを導出するステップと、
前記サブネットに関する配線遅延及び波形鈍りが、前記テクノロジー情報に規定される所定の許容範囲外の場合、前記記憶手段に記憶されている前記リピータ回路の情報に基づき、前記サブネットが通過する空きセルに挿入する最適なリピータ回路を決定する第２の処理と、
前記決定されたリピータ回路を含む空きセルを前記Ｉ／Ｏ領域に配置する第３の処理と、
を実行させるプログラム。
【請求項１０】
前記第２の処理において、選択したリピータ回路の挿入により分割されたサブネットについて回路シミュレーションを実行して前記分割されたサブネットに関する配線遅延及び波形鈍りを導出する処理と、
前記分割されたサブネットに関する配線遅延及び波形鈍りが、前記テクノロジー情報に規定される前記所定の許容範囲を満たすか否か判定し、満たさない場合には、さらに別のリピータ回路を選択するか、あるいは、前記サブネットをさらに分割することで、最適なリピータ回路を探索するように制御する処理と、
を前記コンピュータに実行させる請求項９記載のプログラム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置に関し、特にテスト容易化設計技術を取り入れた半導体集積回路装置及び設計自動化方法並びにプログラムに関する。
【０００２】
【従来の技術】
テスト容易化設計の１手法をなすバウンダリスキャン（ＪＴＡＧ）は、１９９０年に、ＩＥＥＥ  ｓｔｄ  １１４９．１−１９９０  Ｓｔａｎｄａｒｄ  Ｔｅｓｔ  Ａｃｃｅｓｓ  Ｐｏｒｔ  ａｎｄ  Ｂｏｕｎｄａｒｙ−Ｓｃａｎ  Ａｒｃｈｉｔｅｃｔｕｒｅとして規格化されており、主にＬＳＩ間の配線接続チェックを行うことを目的としたテスト方法である。
【０００３】
図８は、典型的なバウンダリスキャン回路の概略構成を示す図である（例えば非特許文献１参照）。バウンダリスキャンレジスタは、シリアル入力端子ＳＩと信号入力ＰＩを入力とし、Ｓｈｉｆｔ＿ＤＲ命令（信号Ｓ）でＳＩを選択するマルチプレクサＭ１と、マルチプレクサＭ１の出力をシフトクロックでサンプルしＳＯとして出力するフリップフロップＦ１と、フリップフロップＦ１の出力をアップデートクロック（Ｕｐｄａｔｅ＿ＤＲ）でサンプルして出力するフリップフロップＦ２と、フリップフロップＦ２の出力とＰＩとを入力しモード信号Ｍｏｄｅに基づき、一方を端子ＰＯに出力するマルチプレクサＭ２と、を備えている。入力セルの場合、端子ＰＩは入力ピン、端子ＰＯは内部回路に接続され、出力セルの場合、端子Ｐ１は内部回路、端子ＰＯは出力ピンに接続される。また入出力セルでは、図８に示したものを２つ用意しておき、入力と出力に応じて切り替える構成等が用いられる。なお、シリアル入力端子ＳＩは、ＴＤＩ（テストデータ入力）または前段のバウンダリスキャン回路の出力ＴＤＯ（テストデータ出力）である。
【０００４】
【非特許文献１】
坂巻  佳壽美  著、「ＪＴＡＧテストの基礎と応用」、第２４頁、図２−２、ＣＱ出版社、１９９８年１２月１日
【０００５】
バウンダリスキャンテストは、ボードテスタより被試験ボード上のバウンダリスキャン対応デバイス内部のシフトレジスタを順走査接続するようにテスト・データの入出力を行うことでボードテストを行う。ボードテスタからのＴＤＩ信号はバウンダリスキャン対応デバイスのＴＤＩピンに接続され、このデバイスのＴＤＯピンから出力され、次段のバウンダリスキャンデバイスのＴＤＩピンに接続され、順番にボード上の全てのバウンダリスキャン対応デバイスを接続し、最後のデバイスからのＴＤＯピンは、ボードテスタのＴＤＯに接続される。ボードテスタからのＴＣＫ、ＴＭＳ信号は、バス状に、全てのバウンダリスキャンデバイスに接続される。バウンダリスキャン対応デバイスは、外部Ｉ／Ｏピンと内部ロジックとの間にバウンダリスキャンレジスタ（図８参照）が配置され、バウンダリスキャンレジスタは、ＴＤＩピンとＴＤＯピン間でスキャンチェーンを構成する。なお、バウンダリスキャン対応デバイスは、ＬＳＩ内のバウンダリスキャン制御回路とＬＳＩ外部を接続する外部制御端子として、ＴＣＫ（テストクロック入力端子）、ＴＭＳ（テストモードセレクト入力端子）、ＴＤＩ（テストデータ入力端子）、ＴＤＯ（テストデータ出力端子）、ＴＲＳＴ（テストリセット端子）を有し、ＴＣＫ、ＴＭＳ信号等により制御され、バウンダリ・スキャン回路へのテスト命令やデータの流れをコントロールするステート・マシンであるＴＡＰ（テストアクセスポート）コントローラ、ＴＤＩ端子よりロードされインストラクションコードを保持するインストラクションレジスタ、インストラクションレジスタにロードされたインストラクションからテスト制御信号を生成するインストラクションデコーダを備え、ＴＤＩ端子、ＴＤＯ端子に接続されるデータレジスタとして、バウンダリスキャンレジスタ、バイパスレジスタ、ユーザ定義レジスタを有する。
【０００６】
図９は、ＡＳＩＣ（ａｐｐｌｉｃａｔｉｏｎ  ｓｐｅｃｉｆｉｃ  ＩＣ）デバイスにおけるレイアウトの従来の典型的な一例を、Ｉ／Ｏセルに着目して示した模式図である。図９に示す例では、チップ１の周辺領域において、外部ピンと内部エリア１０の間のＩ／Ｏセルの配置領域（Ｉ／Ｏ領域という）に、３種のバッファＡ、Ｂ、Ｃが配置されており、これらのバッファ１１、１２、１３はいずれもバウンダリスキャンレジスタを含むバウンダリスキャンセル構成とされている。４隅には、デバイス内のテスト制御回路をなすコーナーセル１４が設けられており、それぞれのバッファ２４は、テスト用の信号を伝播するための配線３１、３２、３３を駆動している。配線３１、３２、３３は、チップ周辺のＩ／Ｏセル領域を、複数のＩ／Ｏセルにまたがって配線されるグローバル配線であり、基板上層の金属配線層に配線され、スルーホール、コンタクトを介して、Ｉ／Ｏセル内のバウンダリスキャン回路２１、２２等を構成する素子のゲート電極、又はドレイン端子等に接続される。
【０００７】
図９に示したチップの動作の概略を説明すると、ノーマル動作時には、Ｉ／Ｏセルは、入力ピンに印加された信号を受けて内部回路に供給するか、内部回路からの信号を受けて出力ピンから出力するか、あるいは、入出力共通のＩ／Ｏピンから信号の入力及び出力を行う、バッファ回路として動作する。
【０００８】
テスト時には、デバイスのピンは、内部回路から分離され、テスト信号がバウンダリスキャンレジスタに与えられる。各バウンダリスキャンレジスタはシフトレジスタをなし、図示されないＴＤＩ端子からの信号を図示されないＴＤＯ端子に出力する。図９に示す例では、各Ｉ／Ｏセルはバウンダリスキャンテスト用の制御回路２１、２２等をセル内に備えた構成とされており、グローバル配線駆動用のバッファ２３を備えたセルもある。
【０００９】
なお、バウンダリスキャンレジスタを通るテストネットのファンアウト調整として、Ｉ／Ｏセル配置後、内部ロジック回路などの配置前に、Ｉ／Ｏセル近傍の空き領域に、Ｉ／Ｏ接続バウンダリスキャンレジスタを優先的に配置し、Ｉ／Ｏ接続バウンダリスキャンレジスタ同士の中間点またはその中間点により近い側のチップ辺によせて出力Ｉ／Ｏ制御バウンダリスキャンレジスタを配置し、その後、他の回路を構成するセルの配置・配線パタン作成前に、テスト制御回路につながるバウンダリレジスタに対するテストネット中にバッファセルを配置することで、テスト制御回路とバウンダリスキャンレジスタとの間のファンアウト調整を最小限のバッファの挿入で行うようにした方法が知られている（特許文献１）。この従来の方法と相違して、後の説明でも明らかとされるように、本発明は、Ｉ／Ｏ領域の空きセルにバッファを挿入するものである。
【００１０】
【特許文献１】
特開２００２−２６１２９号公報（第４頁、第２図）
【００１１】
信号伝播回路の遅延時間をインバータ又はバッファのサイズ及び挿入段数をそれぞれ独立に決定することで、最適な回路構成を一意的に定めることができ、遅延時間が最小となる最適な設計が容易にできる信号伝播回路の設計方法が知られている（例えば特許文献２参照）。
【００１２】
【特許文献２】
特開２００１−２９０８５４号公報（第３乃至第４頁、第２図、第４図）
【００１３】
【発明が解決しようとする課題】
図９に示した構成の場合、チップのコーナー部等にテスト回路を配置し、当該回路からＩ／Ｏセルへテスト信号を供給している。
【００１４】
しかしながら、チップサイズが大きくなると、配線長が長くなり、配線抵抗、浮遊容量等により、テスト信号の遅延が増大し、遠端側での波形鈍りの程度も増大する。この結果、テストの精度、信頼性の点で問題となる。
【００１５】
さらに、図９に示した構成の場合、コーナーに位置するテスト回路からテスト信号を分配する構成とされているため、遅延調整を行うことができない。
【００１６】
したがって、本発明の目的は、チップ周辺に沿って配線されるテスト信号の遅延の増大、波形鈍りの劣化を抑止低減するとともに、遅延調整を可能とし、ＡＳＩＣ（ａｐｐｌｉｃａｔｉｏｎ  ｓｐｅｃｉｆｉｃ  ＩＣ）等に適用して好適な半導体集積回路装置とその設計方法及び装置並びにプログラムを提供することにある。
【００１７】
【課題を解決するための手段】
前記目的を達成する本発明の１つの側面（アスペクト）の半導体集積回路によれば、外部ピンに接続するＩ／Ｏセルを配置するための領域（「Ｉ／Ｏ領域」という）をチップ周辺部に有し、複数の前記Ｉ／Ｏセルに対してテスト用の信号を伝播するための配線が前記Ｉ／Ｏ領域を複数の前記Ｉ／Ｏセルにわたって前記Ｉ／Ｏセルの配列方向に沿って設けられており、前記Ｉ／Ｏ領域の前記配線が通る空きセルのうちの少なくとも１つが、前記テスト用の信号の伝搬経路を構成し、前記テスト用の信号を入力して駆動出力するリピータ回路を備えていることを特徴とする。
【００１８】
本発明においては、前記Ｉ／Ｏ領域において、１つ又は複数セル分の空きがある場合、予め用意されており電気的特性に関して互いに異なる複数種のリピータ回路の中から、少なくとも予め定められた信号の遅延条件を満たす特性を有する最適なリピータ回路が、前記空きセルのリピータ回路として、前記１つ又は複数セル分の空きのいずれかに配置される。
【００１９】
本発明は、他のアスペクトにおいて、半導体集積回路の設計自動化装置を提供する。本発明の他のアスペクトに係る装置によれば、外部ピンと接続されるＩ／Ｏセルについて品種毎のチップ上でのＩ／Ｏセルの配置位置情報、Ｉ／Ｏセルのサイズ情報、Ｉ／Ｏセルのテスト端子情報、設計情報を含むテクノロジー情報、Ｉ／Ｏ領域の空きセルに配置されるリピータ回路の情報をそれぞれ格納した記憶手段と、前記記憶手段のＩ／Ｏセルの配置位置情報、サイズ情報、及びテスト端子情報を参照し、チップ周辺部のＩ／Ｏセルを配置するための領域（「Ｉ／Ｏ領域」という）に配線されるテスト用の信号（「テストネット」という）について、隣接Ｉ／Ｏセル間のサブネットの配線長を少なくとも算出して出力する手段と、回路シミュレータと、前記サブネットについて少なくとも配線抵抗と容量の情報を算出して前記回路シミュレータによる回路シミュレーションを実行し、前記サブネットの配線遅延及び末端での波形鈍りを導出し、前記サブネットに関する配線遅延及び波形鈍りが、前記テクノロジー情報に規定される所定の許容範囲外の場合、前記記憶手段に記憶されている前記リピータ回路の情報に基づき、前記サブネットが通過する空きセルに挿入する最適なリピータ回路を決定する手段と、前記決定されたリピータ回路を含む空きセルを前記Ｉ／Ｏ領域に配置する手段と、を備えている。
【００２０】
本発明においては、前記リピータ回路を決定する手段は、選択したリピータ回路の挿入により分割されたサブネットについて回路シミュレーションを実行して前記分割されたサブネットに関する配線遅延及び波形鈍りを導出し、前記分割されたサブネットに関する配線遅延及び波形鈍りが、前記テクノロジー情報に規定される前記所定の許容範囲を満たすか否か判定し、満たさない場合には、さらに別のリピータ回路を選択するか、あるいは、前記サブネットをさらに分割することで、最適なリピータ回路を探索するように制御する手段を備えた構成としてもよい。
【００２１】
本発明の他のアスペクトに係る方法によれば、外部ピンと接続されるＩ／Ｏセルについて品種毎のチップ上でのＩ／Ｏセルの配置位置情報、Ｉ／Ｏセルのサイズ情報、Ｉ／Ｏセルのテスト端子情報、設計情報を含むテクノロジー情報、Ｉ／Ｏ領域の空きセルに配置されるリピータ回路の情報をそれぞれ格納した記憶手段を有するコンピュータによる半導体集積回路の設計自動化方法であって、前記記憶手段のＩ／Ｏセルの配置位置情報、サイズ情報、及びテスト端子情報を参照し、Ｉ／Ｏセルを配置するための領域（「Ｉ／Ｏ領域」という）に配線されるテスト用の信号（「テストネット」という）について、隣接Ｉ／Ｏセル間のサブネットの配線長を少なくとも算出して出力するステップと、
前記サブネットについて少なくとも配線抵抗と容量の情報を算出して回路シミュレーションを実行し、前記サブネットの配線遅延及び末端での波形鈍りを導出するステップと、
前記サブネットに関する配線遅延及び波形鈍りが、前記テクノロジー情報に規定される所定の許容範囲外の場合、前記記憶手段に記憶されている前記リピータ回路の情報に基づき、前記サブネットが通過する空きセルに挿入する最適なリピータ回路を決定するステップと、
前記決定されたリピータ回路を含む空きセルを前記Ｉ／Ｏ領域に配置するステップと、を含む、ことを特徴とする。
【００２２】
本発明に係る方法によれば、前記リピータ回路を決定するステップが、選択したリピータ回路の挿入により分割されたサブネットについて回路シミュレーションを実行して前記分割されたサブネットに関する配線遅延及び波形鈍りを導出するステップと、
前記分割されたサブネットに関する配線遅延及び波形鈍りが、前記テクノロジー情報に規定される前記所定の許容範囲を満たすか否か判定し、満たさない場合には、さらに別のリピータ回路を選択するか、あるいは、前記サブネットをさらに分割することで、最適なリピータ回路を探索するように制御するステップと、を含むようにしてもよい。
【００２３】
本発明の他のアスペクトに係るプログラムによれば、外部ピンと接続されるＩ／Ｏセルについて品種毎のチップ上でのＩ／Ｏセルの配置位置情報、Ｉ／Ｏセルのサイズ情報、Ｉ／Ｏセルのテスト端子情報、設計情報を含むテクノロジー情報、Ｉ／Ｏ領域の空きセルに配置されるリピータ回路の情報をそれぞれ格納した記憶手段を有するコンピュータに、
前記記憶手段のＩ／Ｏセルの配置位置情報、サイズ情報、及びテスト端子情報を参照し、Ｉ／Ｏセルを配置するための領域（「Ｉ／Ｏ領域」という）に配線されるテスト用の信号（「テストネット」という）について、隣接Ｉ／Ｏセル間のサブネットの配線長を少なくとも算出して出力する第１の処理と、
前記サブネットについて少なくとも配線抵抗と容量の情報を算出して回路シミュレーションを実行し、前記サブネットの配線遅延及び末端での波形鈍りを導出するステップと、
前記サブネットに関する配線遅延及び波形鈍りが、前記テクノロジー情報に規定される所定の許容範囲外の場合、前記記憶手段に記憶されている前記リピータ回路の情報に基づき、前記サブネットが通過する空きセルに挿入する最適なリピータ回路を決定する第２の処理と、
前記決定されたリピータ回路を含む空きセルを前記Ｉ／Ｏ領域に配置する第３の処理と、を実行させるプログラムよりなる。
【００２４】
【発明の実施の形態】
本発明の実施の形態について説明する。図１は、本発明の一実施の形態に係る半導体集積回路の概略構成を示す図である。図１を参照すると、本実施形態においては、チップ周辺部のＩ／Ｏセルが配置されるＩ／Ｏ領域の、Ｉ／Ｏセルが配置されない空きセル領域に、リピータ回路を有する空きセルを適宜配置することを特徴の１つとしている。すなわち、Ｉ／Ｏ領域の複数のＩ／Ｏセルに対してテスト用の信号を伝播するための配線３１、３２、３３が、Ｉ／Ｏ領域を複数のＩ／ＯセルにわたってＩ／Ｏセルの配列方向に沿って設けられグローバル配線をなしており、これらの配線３１、３２、３３が通過する空きセルのうち、テスト信号の伝搬経路をなしテスト信号を入力して駆動出力するリピータ回路２５を備えた空きセルＡ１６、空きセルＢ１７が適宜設けられている。
【００２５】
この実施の形態では、伝搬遅延時間、駆動能力、サイズ等について互いに異なるリピータ回路を有する複数種の空きセルを予め用意しておき、最適な伝搬遅延時間、駆動能力を有するリピータ回路を有する空きセルを選択して配置することで、設計条件を満たすように、遅延調整を行うことができ、テストの信頼性、精度を向上させることができる。
【００２６】
図１の空きセルＣ１５は、リピータを有しない通過セル（すなわちグローバル配線３１、３２、３３がそのまま通過する空きセル）である。図１において、Ｉ／Ｏ領域のテスト信号３１、３２、３３が通過する空きエリアに、最適なリピータ回路２５を備えた空きセル１６、１７を配置した以外の構成は、基本的に、図９に示したものと同様である。図１のバッファ（Ｉ／Ｏセル）１１、１２、１３において、バッファ内の２１、２２は、図９と同様、バウンダリスキャンレジスタ等のテスト制御回路、素子を模式的に示しているが、後述する実施例のように、バウンダリスキャンレジスタと、スキャンパステスト用のフリップフロップを１つのＩ／Ｏセル内に備えた構成としてもよい。この場合、２１、２２は、バウンダリスキャンレジスタと、スキャンパステスト用のフリップフロップをそれぞれ表している。
【００２７】
本発明の他のアスペクトに係る装置の実施の形態は、ＣＡＤ（Ｃｏｍｐｕｔｅｒ  Ａｉｄｅｄ  Ｄｅｓｉｇｎ：計算機支援型設計）装置あるいはＥＤＡ（Ｅｌｅｃｔｒｏｎｉｃ  Ｄｅｓｉｇｎ  Ａｕｔｏｍａｔｉｏｎ：電子設計自動化）装置を提供するものであり、外部ピンと接続されるＩ／Ｏセルについて品種毎のチップ上でのＩ／Ｏセルの配置位置情報（２０１）、Ｉ／Ｏセルのサイズ情報（２０２）、Ｉ／Ｏセルのテスト端子情報（２０３）、設計情報を含むテクノロジー情報（２０６）、Ｉ／Ｏ領域の空きセルに配置されるリピータ回路の情報（２０７）をそれぞれ格納したファイル群と、これらのファイル群より、Ｉ／Ｏセルの配置位置情報、サイズ情報、及びテスト端子情報を参照し、Ｉ／Ｏセルを配置するための領域（「Ｉ／Ｏ領域」という）に配線されるテスト用の信号（「テストネット」という）について、隣接Ｉ／Ｏセル間のサブネットの配線長を少なくとも算出して出力する手段（２０４）と、ＳＰＩＣＥ等の線形回路シミュレータと、前記サブネットについて少なくとも配線抵抗（Ｒ）と容量（Ｃ）の情報を算出して線形回路シミュレータによる回路シミュレーションを実行し、前記サブネットの配線遅延及び末端での波形鈍りを導出し、前記サブネットに関する配線遅延及び波形鈍りが、前記テクノロジー情報に規定される所定の許容範囲外の場合、前記記憶手段に記憶されている前記リピータ回路の情報に基づき、前記サブネットが通過する空きセルに挿入する最適なリピータ回路を決定する手段（２０８）と、前記決定されたリピータ回路を含む空きセルをＩ／Ｏ領域に配置する手段（２１０）とを備えている。前記リピータ回路を決定する手段（２０８）は、選択したリピータ回路の挿入により分割されたサブネットについて回路シミュレーションを実行して前記分割されたサブネットに関する配線遅延及び波形鈍りを導出し、前記分割されたサブネットに関する配線遅延及び波形鈍りが、前記テクノロジー情報に規定される前記所定の許容範囲を満たすか否か判定し、満たさない場合には、さらに別のリピータ回路を選択するか、あるいは、前記サブネットをさらに分割することで、最適なリピータ回路を探索する制御を行う。これらの手段は、好ましくは、ＣＡＤ装置（ＤＡ装置）を構成するＥＷＳ（エンジニアリングワークステーション）等のコンピュータ上で実行されるプログラムによりその機能・処理が実現される。
【００２８】
【実施例】
上記した実施の形態についてさらに具体的且つ詳細に説明すべく、本発明の一実施例について図面を参照して説明する。図２は、本発明の一実施例のチップの配置の概略を示す図である。本実施例においては、バウンダリスキャン回路等のテスト回路は、各Ｉ／Ｏセルごとに予め埋め込まれており、デバイス設計時に、これらのＩ／Ｏセルを配置することで、テストネットは、自動配線ツールにより配線接続が行われる構成とされている。
【００２９】
図２を参照すると、チップ１周辺のＩ／Ｏ領域４０には、Ｉ／Ｏセルとして、入力ピン５１と接続する入力バッファ１１、出力ピン５２と接続する出力バッファ１２が設けられており、電源端子（ＶＤＤ）５３と接続する電源ブロック（セル）１８、及び、グランド（ＧＮＤ）端子５４と接続するＧＮＤブロック１９が設けられており、さらに、チップコーナ部には、テスト制御回路をなすコーナーセル１４が設けられている。また、チップ１には、図示されない、バウンダリスキャン端子（ＴＤＩ、ＴＭＳ、ＴＣＫ、ＴＤＯ、ＴＲＳＴ）、スキャンパステスト端子（ＳＩＮ、ＳＣＫ、ＳＯＴ）が設けられている。Ｉ／Ｏ領域４０のＩ／Ｏセル、電源ブロック、ＧＮＤブロック等のセルが設けらない空きエリアには、テストネットの信号遅延を補償するためのリピータ回路を有する空きセル１６が設けられている。
【００３０】
テスト制御信号ＳＣ１、ＳＣ２、ＳＣＮ、ＳＭＣ２、ＳＦＤＲ、ＣＬＫＤＲ、ＭＯＤＥ１等の信号配線（テストネット）３０は、コーナーセル１４から、Ｉ／Ｏ領域４０をチップの辺に沿って複数のＩ／Ｏセルにまたがって設けられるグローバル配線であり、Ｉ／Ｏセルの配置、空きセルの配置が決定されると、端子情報、配置情報に基づき、配線ツールにより自動でＩ／Ｏセルのテスト端子と結線される。
【００３１】
テストネットが通過する空きセルに適宜配置されるリピータ回路は、信号を受信する初段のインバータと、初段のインバータの出力を入力し出力段をなすインバータ（偶数段のインバータ）からなる。ＣＭＯＳインバータを偶数段カスケード接続して構成されるリピータ回路として、出力段の電流駆動能力（トランジスタのゲート幅／ゲート長の比（Ｗ／Ｌ比）等）、及び伝搬遅延時間（ｔｐｄ）等に関して複数種のタイプが設けられており、必要な伝搬遅延時間、出力段の駆動能力に関する条件を満たす最適な回路が自動で選択される。かかる構成も、本発明の特徴の１つをなしている。
【００３２】
図３は、図２のコーナーセル１４Ａの構成の一例の概略を説明するための図である。コーナーセル１４Ａは、内部回路のスキャンパステスト用のシリアル入力ＳＩＮとシリアル出力ＳＯＵＴ、及び、バウンダリスキャンテストに用いられるシリアル入力ＢＳＩＮとシリアル出力ＢＳＯＵＴを有し、さらにＩ／Ｏセル、空きセル群に対して、クロック（２相スキャンクロック）ＳＣ１、ＳＣ２、制御信号ＳＣＭ２、ＳＢ、ＲＢ、ＳＣＮ、Ｓｈｉｆｔ＿ＤＲ（ＳＦＤＲ）、シフトクロックＣＬＫＤＲ、Ｕｐｄａｔａ＿ＤＲ（ＵＰＤＲ）、モード信号ＭＯＤＥ等が供給される。またテスト信号ＴＣＫ、ＴＤＩ、ＴＤＯ、ＴＭＳ、ＴＲＳＴは、内部回路のテスト制御回路１０−１の端子に接続される。なお、図２及び図３において、テスト制御信号は、その一部を例示したものであり、本発明はかかる構成に限定されるものでないことは勿論である。
【００３３】
図４は、図２の入力バッファ１１の構成の一例を示す図である。バウンダリスキャンレジスタ１１１は、パラレル入力信号ＰＩＮと、シリアル入力信号ＢＳＩＮと、シフトデータレジスタ（Ｓｈｉｆｔ＿ＤＲ）信号ＳＦＤＲ、シフトクロック信号ＣＬＫＤＲを入力し、シリアル出力ＢＳＯＵＴを出力する。出力ＢＳＯＵＴは、次のセルのＢＳＩＮに供給されるか、デバイス内のスキャンチェーンの最終段のセルの場合、デバイスのＴＤＯピンから出力される。スキャンフリップフロップ回路１１２は、入力ピンからのデータＤＩＮ（図示されない入力バッファの出力）を入力するデータ端子Ｄと、データ端子Ｄの信号をその立ち上がりエッジでサンプルするサンプリングクロックを入力するクロック端子Ｃと、正転出力端子Ｑと、２相のスキャンクロックＳＣ１、ＳＣ２と、シリアル入力端子ＳＩＮと、シリアル出力端子ＳＯＵＴと、リセット端子ＲＢと、セット端子ＳＢを有する公知のスキャンフリップフロップ回路よりなる。なお、論理回路１１４は、テスト制御信号をなすＳＢとＳＭＣ２を受け、例えばＳＢがｌｏｗレベル、ＳＭＣ２がｈｉｇｈレベルのとき、スキャンフリップフロップ回路１１２のセット端子ＳＢを活性化してその出力を論理１にセットする制御を行う。論理回路１１６は、テスト制御信号をなすＲＢとＳＭＣ２を受け、ＲＢがｌｏｗレベル、ＳＭＣ２がｈｉｇｈレベルのとき、スキャンフリップフロップ回路１１２のリセット端子ＲＢを活性化してその出力を論理０にリセットする制御を行う。回路１１４、１１６は、端子ＳＥＴＢがｌｏｗレベルのとき出力端子Ｓをｌｏｗレベルとし、端子ＳＭＣ２がｌｏｗレベルのとき出力端子ＳをｈｉｇｈレベルとするＳＲフリップフロップで構成してもよい。また、回路１１５は、端子ＳＣＮがアクティブのとき、ノーマルのクロック信号ＣＬＫをスキャンフリップフロップ回路１１２のクロック端子Ｃに供給する構成とされる。
【００３４】
図４に示した入力バッファの動作の概略を説明する。ノーマル動作時には、データ信号ＤＩＮ（入力ピンからの入力データ）は、スキャンフリップフロップ回路１１２にてクロック信号ＣＬＫの立ち上がりエッジでサンプルされ、バッファ１１３からＤＯＵＴとして対応する内部回路に出力される。スキャンパステスト時には（ＳＣＮ＝ｌｏｗレベルのとき）、クロックＣＬＫは、回路１１５によってマスクされ、スキャンフリップフロップ回路１１２のクロック端子Ｃには供給されず、スキャンフリップフロップ回路１１２は、シリアル入力ＳＩＮをスキャンクロックＣＫ１、ＣＫ２によってラッチし、シリアル出力ＳＯＵＴに出力する。また、バウンダリスキャンテスト時には、図示されないＴＡＰコントローラの制御を受け、バウンダリスキャンレジスタ１１１は、信号ＢＳＩＮを入力し、ＢＳＯＵＴとして出力する。
【００３５】
なお、図４に示した回路の一変形例として、データ入力ＤＩＮをスキャンフリップフロップ回路１１２に通さずに、直接、バッファ１１３からＤＯＵＴとして出力し、シリアル入力ＳＩＮを、別のバッファからＳＯＵＴとして出力するようにしてもよい。この場合、回路１１４、１１６のＳＭＣ２端子はｌｏｗ固定、回路１１５のＳＣＮ端子はｌｏｗ固定、スキャンフリップフロップ回路１１２のＤ端子、ＳＣ１、ＳＣ２端子がいずれもｌｏｗ固定とされる。
【００３６】
図５は、図２の出力バッファ１２の構成の一例を示す図である。バウンダリスキャンレジスタ１２１は、パラレル入力信号ＰＩＮ（内部回路からのデータ入力ＤＩＮ）と、シリアル入力信号ＢＳＩＮと、シフトデータレジスタ（Ｓｈｉｆｔ＿ＤＲ）信号ＳＦＤＲ、シフトクロック信号ＣＬＫＤＲを入力し、シリアル出力ＢＳＯＵＴを出力し、またパラレル出力端子ＰＯから、マルチプレクサ（図８のＭ２）で選択されたデータを出力する。出力ＢＳＯＵＴは、次のセルのＢＳＩＮに供給されるか、デバイス内のスキャンチェーンの最終段のセルの場合、デバイスのＴＤＯピンから出力される。スキャンフリップフロップ回路１２２は、内部回路からのデータＤＩＮを入力するデータ端子Ｄと、データ端子Ｄの信号をその立ち上がりエッジでサンプルするサンプリングクロックを入力するクロック端子Ｃと、正転出力端子Ｑと、２相のスキャンクロックＳＣ１、ＳＣ２と、シリアル入力端子ＳＩＮと、シリアル出力端子ＳＯＵＴと、リセット端子ＲＢと、セット端子ＳＢとを有する公知のスキャンフリップフロップ回路よりなる。論理回路１２４は、テスト制御信号をなすＳＢとＳＭＣ２を受け、ＳＢがｌｏｗレベル、ＳＭＣ２がｈｉｇｈレベルのとき、スキャンフリップフロップ回路１２２のセット端子ＳＢを活性化し出力を論理１にセットする制御を行う。論理回路１２６は、テスト制御信号をなすＲＢとＳＭＣ２を受け、ＲＢがｌｏｗレベル、ＳＭＣ２がｈｉｇｈレベルのとき、スキャンフリップフロップ回路１２２のリセット端子ＲＢを活性化してその出力を論理０にリセットする制御を行う。回路１２４、１２６は、端子ＳＥＴＢがｌｏｗレベルのとき、出力端子Ｓをｌｏｗレベルとし、端子ＳＭＣ２がｌｏｗレベルのとき出力端子ＳをｈｉｇｈレベルとするＳＲフリップフロップで構成してもよい。また、回路１２５は、ＳＣＮ信号がアクティブのとき、ノーマルのクロック信号ＣＬＫをスキャンフリップフロップ回路１２２のクロック端子に供給する構成とされる。マルチプレクサ１２３は、スキャンフリップフロップ回路１２２のデータ出力Ｑ（パラレル出力）と、バウンダリスキャンレジスタ１２１のパラレル出力ＰＯを入力し、モード信号ＭＯＤＥが論理０のとき、スキャンフリップフロップ回路１２２のデータ出力ＱをＤＯＵＴとして出力し、モード信号ＭＯＤＥが論理１のとき、バウンダリスキャンレジスタ１２１のパラレル出力ＰＯをＤＯＵＴとして出力する。
【００３７】
図５に示した出力バッファの動作の概略を説明する。ノーマル時、データＤＩＮはスキャンフリップフロップ回路１２２でラッチされ、ＤＯＵＴとして出力される。スキャンパステスト時、スキャンフリップフロップ回路は、シリアル入力ＳＩＮをスキャンクロックＳＣ１、ＳＣ２によって制御されるマスタースレーブラッチ回路でサンプルし、シリアル出力ＳＯＵＴを出力する。またバウンダリスキャンテスト時、図示されないＴＡＰコントローラの制御をうけて、ＢＳＩＮをＢＳＯＵＴとして出力する。モード信号ＭＯＤＥが論理１のとき、バウンダリスキャンレジスタのフリップフロップＦ２（図８参照）が、ＤＯＵＴとして出力される。
【００３８】
なお、図５に示した回路の変形例として、データ入力ＤＩＮをスキャンフリップフロップ回路１２２に通さず直接ＤＯＵＴとして出力し、シリアル入力ＳＩＮをバッファからシリアル出力ＳＯＵＴとして出力するようにしてもよい。この場合、回路１２４、１２６のＳＭＣ２端子はｌｏｗ固定、回路１２５のＳＣＮ端子はｌｏｗ固定、スキャンフリップフロップ回路１２２のＤ端子、ＳＣ１、ＳＣ２端子はいずれもｌｏｗ固定とされる。
【００３９】
なお、図４、図５にそれぞれ示した入力バッファ及び出力バッファの構成のさらなる変形として、入力ピン（ユーザピン）からの入力データＤＩＮと、出力ピン（ユーザピン）への出力データＤＯＵＴを、内部回路のテスト信号の入力、出力用に用いるように、テスト制御信号、切り替え制御回路を備えた構成としてもよい。
【００４０】
上記したような入力バッファ、出力バッファのほか、入出力バッファ等のバッファの複数種のＩ／Ｏセルについて、セルサイズ、テスト端子情報が登録されており、デバイスの設計仕様にしたがって、種別を選択し、Ｉ／Ｏ領域に配置するだけで、ＳＣ１、ＳＣ２、ＳＢ、ＲＢ、ＳＦＤＲ、ＵＰＤＤＲ等のテストネットの接続が行われる。さらに、空きセルが検索され、テスト関連の信号線に対して、最適なリピータ回路が選択され、自動配置・配線される。かかる構成も、本実施例の特徴の１つをなしている。
【００４１】
図６は、本発明に係る設計自動化装置（ＥＤＡシステム）の処理フローを説明するための図である。
【００４２】
図６において、ファイル２０１は、品種毎のＩ／Ｏセルの配置位置情報として、Ｉ／Ｏ領域のＩ／Ｏバッファや電源セル及び空きセルとなっている各セルの配置位置情報を含む。
【００４３】
ファイル２０２は、Ｉ／Ｏセル並びに空きセル、電源ブロックのセルサイズ情報として、各セルのサイズ情報（Ｘ、Ｙ情報）を含む。
【００４４】
ファイル２０３は、Ｉ／Ｏセルが保有するテスト端子情報として、Ｉ／Ｏバッファが保有するテスト端子のセル内での配置位置情報及びテスト端子の接続ゲートの入力端子容量や配線容量並びに出力インピーダンス等の情報を含む。
【００４５】
ファイル２０６は、テクノロジー情報として、Ｉ／Ｏセルの品種の電源電圧情報や、各テストネットで許容範囲とされる遅延値や波形鈍り情報を含む。テクノロジー情報としては、半導体製造情報として、レイアウトの層名、層番号、配線幅、配線ピッチの設計規則、容量パラメータ等も格納される。
【００４６】
ファイル２０７は、空きセル（フィルセル）リピータ情報として、空きセル内に予め配置された各ネット毎のリピータの情報（駆動能力、出力インピーダンスやリピータの入力端子容量、配線容量等）を含む。
【００４７】
これらのファイルの格納情報は、セルライブラリの情報として、及び、当該デバイスの終了済みの設計工程により、予め記憶装置にそれぞれ記憶されている。
【００４８】
サブネット配線長算出処理２０４では、サブネット単位での空きセルの配置を決定する。より詳細には、ファイル２０１、２０２、２０３からＩ／Ｏセルの配置位置、セルのサイズ、テスト端子に関する情報を読み出し、各テストネット（ＳＣ１、ＳＣ２、ＳＣＮ等の信号配線）について、隣接セル間のサブネットの配線長（配線層と基板間の長さも含む）を算出し、隣接ネット情報をファイル２０５に出力する。
【００４９】
サブネット単位での空きセル配置位置決定処理２０８では、ファイル２０６からのテクノロジー情報、ファイル２０３からＩ／Ｏセルのテスト端子情報、ファイル２０７から空きセルリピータ情報、ファイル２０５からサブネットの配線長、隣接ネット情報を取得し、ファイル２０５に格納されているサブネットについてサブネット単位の配線抵抗Ｒと容量値Ｃを算出し、当該サブネットを駆動するＩ／Ｏセル内のバッファ（図１の２３）の出力インピーダンス情報、入力端子容量情報、並びに電源電圧情報を基に、ＳＰＩＣＥ等の回路シミュレータへ入力するネット情報（ネットリスト情報、解析種別コマンド、プローブ対象ノード、入力波形情報）を自動生成する。このネット情報に基づき、回路シミュレータがシミュレーションを実行して、配線遅延及びサブネット末端での波形鈍りを導出する。
【００５０】
回路シミュレーションについて概略を説明すると、例えば図７（上記特許文献２の第２図に基づく）に示すように、あるＩ／Ｏセルにおいて、テスト信号の配線を駆動するバッファの出力段をなすＣＭＯＳインバータ７１が出力抵抗Ｒｏｕｔ、ドレイン基板間容量Ｃｄｓを有し、隣のＩ／Ｏセルにおいて信号を受信するレシーバをなすＣＭＯＳインバータ７２が入力ゲート容量Ｃｉｎを有し、サブネットの配線７３が配線長ｌｉｎｔに応じた抵抗Ｒｉｎｔ＊ｌｉｎｔ、配線容量Ｃｉｎｔ＊ｌｉｎｔを有するものとして、シミュレーション対象回路のネットリストを作成する。そして、サブネット配線７３を駆動するバッファ７１にパルス波形を入力してサブネット遠端部での信号波形の立ち上がり（又は立下り）波形を解析するための過渡解析（ｔｒａｎｓｉｅｎｔ  ａｎａｌｙｓｉｓ）を実行する。
【００５１】
回路シミュレーションによる過渡解析の結果、サブネット末端（ＣＭＯＳインバータ７２の入力端）での遅延及び波形鈍りが、テクノロジー情報で規定される所定の設計条件を満たす場合、隣接Ｉ／Ｏセルの間に空きセルが存在する場合でも、当該空きセルには、リピータ回路の挿入は行わない。
【００５２】
一方、サブネット末端での配線遅延及び波形鈍りが、所定の設計条件の範囲外の場合、サブネット７３の分割処理を行い、インバータ２段よりなるリピータ回路を配線７３に挿入する。すなわち、隣接Ｉ／Ｏセルの間に、空きセルが存在する場合において、当該空きセルに、空きセルリピータ情報２０７の中から、１つのリピータ回路を選択して挿入する。そして、挿入されたリピータ回路により分割して生成される分割サブネットに対して、再び、回路シミュレーションを実行し、分割サブネットの配線遅延及び末端での波形鈍りを導出する。例えばもとのサブネットを２つに分割した場合、分割後の第１の分割サブネットにおいて、図７のインバータ７２は、リピータ回路の入力段インバータＩＮＶ１に対応する。また分割後の第２の分割サブネットにおいて、図７のインバータ７１は、リピータ回路の出力段インバータＩＮＶ２に対応する。サブネット配線７３は、分割されたサブネットに対応する。
【００５３】
分割サブネット毎の回路シミュレーションの結果、分割サブネットに関する配線遅延及び末端での波形鈍りが、所定の設計条件を満たす場合には、選択したリピータ回路の配置を決定する。一方、分割サブネットに関する配線遅延及び末端での波形鈍りが、所定の許容範囲外にある場合には、駆動能力の高い（サイズの大きな）リピータ回路を挿入して、再び、回路シミュレーションによる解析を行う。あるいは、隣接Ｉ／Ｏセルの間に空きセルが、複数個（多数）連続して存在する場合、複数の空きセルに、電流駆動能力が中程度のリピータ回路を分散して配置することで、もとのサブネットをさらに４分割、あるいは８分割し、所望の特性を満たすように調整を行ってもよい。このようにして、設計対象デバイスに対応したテスト信号の遅延調整が自動で行われる。
【００５４】
なお、ある距離だけ離間した２点間にバッファを配置し信号を伝搬させる場合、２点間に大きなバッファをただ１つ配置する構成と、２点間に適当なサイズのバッファを複数段に配置する構成がある。前者の場合、遅延時間は減少するが、配線長がある限度を越えると逆に遅延時間が増加する等の欠点がある。後者の場合、バッファのサイズ、配置数を考慮する必要はあるが、遅延時間が最小になる条件が得られ、且つ、信号の遅延調整も容易化する。後者の手法に基づき、信号伝播回路の遅延時間をインバータ又はバッファのサイズ及び挿入段数をそれぞれ独立に決定することで、最適な回路構成を一意的に定めることができ、遅延時間が最小となる最適な設計が容易にできるようにした、上記特許文献２の方法を用いてもよい。この方法を用いると、回路シミュレーションを繰り返し実行することを不要とする。
【００５５】
そして、決定した空きセルの配置情報をファイル２０９に格納し、Ｉ／Ｏ領域における空きセルの配置処理２１０を行う。
【００５６】
以上により、Ｉ／Ｏセルと空きセルの配置情報をもとにＩ／Ｏ領域の配置情報２１１が得られる。
【００５７】
以上本発明を上記実施例に即して説明したが、本発明は上記実施例の構成にのみ限定されるものでなく、本願特許請求の範囲の発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【００５８】
【発明の効果】
以上説明したように、本発明によれば、テスト容易化設計手法を用いて構成されるＡＳＩＣ等の半導体集積回路において、空きセルによるテスト信号の遅延、波形鈍りを解消し、さらに遅延調整を可能とし、テストの信頼性、正確性を向上する、という効果を奏する。
【００５９】
また、本発明によれば、設計時、デバイス仕様に基づきＩ／Ｏセルを配置するだけで、システム側で、テストネットの接続、リピータの挿入を自動で行うため、テスト容易化設計の実装の設計・開発コストを低減し、少量多品種対応を容易化する、という効果を奏する。
【図面の簡単な説明】
【図１】本発明の一実施形態の構成を説明するための図である。
【図２】本発明の一実施例の構成を説明するための図である。
【図３】図２のコーナーセルとＩ／Ｏ領域に配線されるテスト信号（ネット）を説明するための図である。
【図４】本発明の一実施例の入力バッファの構成を説明するための図である。
【図５】本発明の一実施例の出力バッファの構成を説明するための図である。
【図６】本発明の一実施例のシステムの処理フローを説明するための図である。
【図７】リピータ選択用の解析のネットリストの一例を示す図である。
【図８】従来のバウンダリスキャンセルの構成を示す図である。
【図９】従来の半導体集積回路のＩ／Ｏ領域の配置を説明するための図である。
【符号の説明】
１  半導体集積回路
１０  内部エリア（内部ロジック）
１１  Ｉ／Ｏセル（入力バッファ）
１２  Ｉ／Ｏセル（出力バッファ）
１３  Ｉ／Ｏセル（バッファ）
１４、１４Ａ  コーナーセル
１５、１６、１７  空きセル（フィルセル）
１８  電源ブロック
１９  ＧＮＤブロック
２１、２２  セル内レジスタ
２２、２３  セル内バッファ
２４  バッファ
３０、３１、３２、３３  配線
４０  Ｉ／Ｏ領域
５１〜５４  外部端子
７１  バッファ（ＣＭＯＳインバータ）
７２  バッファ（ＣＭＯＳインバータ）
７３  配線
１１１、１２１  バウンダリスキャンレジスタ
１１２、１２２  スキャンフリップフロップ回路
１１３  バッファ
１１４、１１５、１１６、１２４、１２５、１２６  論理回路
１２３  マルチプレクサ（セレクタ）
２０１  品種毎のＩ／Ｏバッファ配置位置情報
２０２  Ｉ／Ｏバッファ並びに空きバッファセル、電源ブロックのセルサイズ情報
２０３  Ｉ／Ｏバッファテスト端子情報
２０４  サブネット配線長算出処理
２０５  サブネット配線長情報と隣接ネット情報
２０６  テクノロジー情報
２０７  空きセルリピータ情報
２０８  空きセル配置決定処理
２０９  空きセル配置情報
２１０  空きセル配置処理
２１１  品種毎のＩ／Ｏバッファ並びに空きセル配置位置情報
【図１】
2004260093.tif 000003
【図２】
2004260093.tif 000004
【図３】
2004260093.tif 000005
【図４】
2004260093.tif 000006
【図５】
2004260093.tif 000007
【図６】
2004260093.tif 000008
【図７】
2004260093.tif 000009
【図８】
2004260093.tif 000010
【図９】
2004260093.tif 000011