(57)【要約】　　　（修正有）【課題】集積回路や他の復号電子回路の設計およびテストでの、複数のフリップフロップまたは他のタイプのレジスタを含むシーケンシャル回路をテストする技術を提供する。【解決手段】複数のフリップフロップまたは他のタイプのレジスタを含むシーケンシャル回路用のテストパターン生成回路はまず、各々がレジスタのうちの対応するレジスタと関連する１つ以上のセルフループ以外の、レジスタと関連する実質的に全てのフィードバックループが切れるように構成され、次いで、回路のアプリケーション用テストパターンが生成される。これらのテストパターンは、各々が少なくとも１つのセルフループを含む回路の対応する部分と関連している、分割されたクロック信号に適用される。【選択図】　　図１
2004048664.tif 000002
【特許請求の範囲】
【請求項１】
複数のレジスタを含む回路をテストする方法であって、
各々がレジスタのうちの対応する１つと関連する１つ以上のセルフループ以外の、レジスタと関連する実質的に全てのフィードバックループが切られるように上記回路を構成するステップと、
上記回路に印加するテストパターンを生成するステップとを含み、上記テストパターンは、各々が、セルフループのうちの少なくとも１つを含む上記回路の対応する部分と関連している、分割されたクロック信号と共に上記回路に印加される方法。
【請求項２】
請求項１記載の方法において、前記構成ステップは、さらに、フィードバックループのうちの所定の１つ内にある少なくとも１つのレジスタと関連するクロック信号を一時的に凍結することにより、前記セルフループ以外の前記フィードバックループのうちの所定の１つを切るステップを含む方法。
【請求項３】
請求項１記載の方法において、前記回路のフィードバックループは、各々が単一レジスタを含むセルフループのみを含み、その結果、構成ステップが、前記回路のどんなフィードバックループの切断も含まない方法。
【請求項４】
請求項１記載の方法において、構成ステップは、前記セルフループ以外の前記フィードバックループの切断を許すために、各々が、セルフループの複数のレベルのうちの対応する１つのレベルと関連する複数のクロック信号に主クロックを分割することを提供するテスト容易化デザイン構成を用いて実行される方法。
【請求項５】
請求項１記載の方法において、前記回路のレジスタは、前記回路の主入力でのみ供給される各レジスタに前記レベルのうちの対応する第１のレベルを割り当て、次いで、その最大レベルがｉ（ｉ＝１，２，．．．ｄ）（ｄは回路のシーケンシャル深さ）である他のレジスタより供給されるレベルｉ＋１のあらゆるレジスタに割り当てることにより、レベルが整えられている方法。
【請求項６】
請求項４記載の方法において。テスト容易化デザインは、さらに、レベル選択回路およびグループ選択回路のうちの少なくとも１つを含む論理回路をさらに含み、該レベル選択回路は、前記クロック信号のうちの対応する１つのクロック信号を受信するために、上記レベルのうちの特定の１つのレベルを選択するように構成され、該グループ選択回路は、それにより、所定レベル内の前記回路のレジスタのさらなる分割を可能にする方法。
【請求項７】
請求項１記載の方法において、前記生成ステップは、さらに、単一タイムフレーム内に目標故障を検出する第１の処理ステップと、２つ以上のタイムフレーム内に目標故障を検出する第２の処理ステップとを含む方法。
【請求項８】
請求項７記載の方法において、前記生成ステップは、前記第１の処理ステップにより単一タイムフレーム内に潜在的に検出可能な全ての故障を目標にした後、前記第２の処理ステップに進んで、ｋタイムフレーム内に潜在的に検出可能な全ての故障を検出し、ここで、ｋは、前記第２の処理ステップの第１の反復の間２の値に初期設定され、次いで、前記第２の処理ステップの前の反復において検出された故障がない場合のみ、前記第２の処理ステップの後続の反復の間漸増される方法。
【請求項９】
複数のレジスタを含む回路をテストする装置であって、
各々がレジスタのうちの対応する１つと関連する１つ以上のセルフループ以外の、レジスタと関連する実質的に全てのフィードバックループが切られるように、テスト容易化デザインにより上記回路を構成すると共に、上記回路に印加するテストパターンを生成するように動作する、プロセッサベースのデバイスを含み、上記テストパターンは、各々が、セルフループのうちの少なくとも１つを含む上記回路の対応する部分と関連している、分割されたクロック信号と共に上記回路に印加される装置。
【請求項１０】
複数のレジスタを含む回路をテストする際に使用するための１つ以上のソフトウェアプログラムを含む記憶媒体を含む製造品であって、１つ以上のソフトウェアプログラムが、プロセッサで実行される際に、
各々がレジスタのうちの対応する１つと関連する１つ以上のセルフループ以外の、レジスタと関連する実質的に全てのフィードバックループが切られるように上記回路を構成するステップと、
上記回路に印加するテストパターンを生成するステップとを実行し、上記テストパターンは、各々が、セルフループのうちの少なくとも１つを含む上記回路の対応する部分と関連している、分割されたクロック信号と共に上記回路に印加される製造品。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、一般に、集積回路や他の複合電子回路の設計およびテストに関し、特に、このような回路のテストで使用するテストパターンを生成する技術に関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】
シーケンシャル回路用自動テストパターン生成（ＡＴＰＧ）は、きわめて費用のかかるコンピュータ処理である。複合シーケンシャル回路のＡＴＰＧアルゴリズム作業は、中央演算処理装置（ＣＰＵ）タイムの多くの時間を費やすにもかかわらず、故障補償範囲に関して劣った結果が得られることがある。シーケンシャル回路用のＡＴＰＧ処理の難しさの一因となる多くの要因がある。たとえば、ＡＴＰＧアルゴリズムでは、タイムフレームの反復アレイを含むモデルを用いることが必要である。ここで、タイムフレーム数は、最悪の場合で、回路のフリップフロップ（ＦＦ）の数の指数関数となる。さらに、ＡＴＰＧアルゴリズムは、違法状態を正そうと試みるためにかなりの時間を費やすことがある。また、ＡＴＰＧアルゴリズムは、典型的に、テストできないものとして識別されるべき各対象故障に対する徹底的なサーチを終えなければならない。他の困難性は、シーケンシャル回路のいわゆる“埋め込み”ＦＦを制御、監視することである。
【０００３】
シーケンシャルＡＴＰＧと関連した上述の困難性のため、複合シーケンシャル回路は、一般に、スキャンデザイン等のテスト容易化デザイン（ＤＦＴ）技術を用いてテストされる。これは、その埋め込みＦＦをテストモードの際より制御可能かつ監視可能にするように、所定の回路の構成をかなり変更する。しかしながら、スキャンタイプＤＦＴ技術は、性能劣化を生じる遅延ペナルティを持ち込み、回路エリアオーバーヘッドをかなり増加させ、それにより、電力消費が増加すると共に歩留まりが減少する。さらに、スキャンタイプＤＦＴ技術は、ａｔ−ｓｐｅｅｄテストと直接的に両立性はない。
【０００４】
参照によりここに含まれる、２００１年２月９日に出願され、“組み合わせ技術を用いたシーケンシャルテストパターン生成”と題する米国特許出願第０９／７８０，８６１号には、従来のＡＴＰＧと関連する問題を緩和すると共に、スキャンデザイン等の既存のＤＦＴ技術と関連する問題も回避するように、より効率的な仕方でシーケンシャル回路用ＡＴＰＧを実行する技術が開示されている。
【０００５】
上記に引用した米国特許出願に開示されている技術で提供されるかなりの向上にもかかわらず、ＡＴＰＧを用いたシーケンシャル回路のテストにおけるさらなる改善の必要性が残っている。
【０００６】
【課題を解決するための手段】
本発明の一態様によれば、複数のフリップフロップまたは他のタイプのレジスタを含むシーケンシャル回路用のテストパターン生成が実行される。この回路は、まず、各々がレジスタのうちの対応するレジスタと関連する１つ以上のセルフループ以外の、レジスタと関連する実質的に全てのフィードバックループが切れるように構成される。次いで、回路のアプリケーション用テストパターンが生成される。これらのテストパターンは、各々が、少なくとも１つのセルフループを含む回路の対応する部分と関連している、分割されたクロック信号に関して回路に適用される。
【０００７】
例として、回路のフィードバックループは、各々が２つ以上のレジスタを含むグローバルループと、各々が１つのレジスタを含むセルフループとを含むことができる。この場合には、グローバルループの全部を切ることができ、グローバルループのうちの所定の１つは、そのループ内の少なくとも１つのレジスタと関連するクロック信号を一時的に凍結することによって切られる。他の例として、シーケンシャル回路は、回路のフィードバックループが、各々が１つのレジスタを含むセルフループのみを含むように、すでに構成されている。この場合には、テスト用回路を構成することは、回路のいずれのループの切断も含む必要がない。
【０００８】
一実施例において、テスト容易化デザイン（ＤＦＴ）構成は、セルフループ以外のフィードバックループの切断を可能にするように、主クロックを、各々がセルフループのレベルのうちの対応するレベルと関連している複数のクロック信号に分割することを提供するのに用いられる。回路のレジスタは、回路の主入力（ＰＩ）のみより供給される各レジスタにレベルのうちの最初のレベルを割り当て、次いで、最大レベルがｉである他のレジスタより供給されるあらゆるレジスタをレベルｉ＋１に割り当てることによって、特定のレベルに整えられる。ここで、ｉ＝１，２，．．．ｄであり、ｄは回路のシーケンシャルデプスである。分割されたクロック信号は、それと関連した同一レベルの全レジスタが、対応する個別的に制御可能なクロック信号を持つように、ＤＦＴ構成で生成される。分割されたクロック信号は、好適には、“クロック波”の形態でレベルに印加される。このクロック波は、たとえば、複数のクロックパルスを含むクロックシーケンスとすることができる。クロックパルスのうちの最初のクロックパルスは、レベルのうちの最初のレベルに印加され、次いで、２番目のクロックパルスは、レベルのうちの２番目のレベルに印加され、以下、クロックパルスのうちの最後のクロックパルスが、最後のレベルに印加されるまで同様であり、その結果、印加されたテストパターンのうちの所定のテストパターンが、回路中を伝わる。所定の印加されたテストパターンは、好適には、ｄ＋１クロックサイクルの間一定に保たれ、サイクルｄ＋１は、レベルｄレジスタの変化を回路の主出力に伝えるのを可能にするのに用いられる。
【０００９】
本発明の他の態様によれば、レジスタのレベルは各々、それと関連する複数のレジスタグループを持つことができ、各グループは、グループ選択回路の動作により分割されたクロック信号のうちの１つによりクロックされやすい。この場合のＤＦＴ構成は、レベル選択回路およびグループ選択回路を含むことができ、レベル選択回路は、クロック信号のうちの対応するクロック信号を受信するための特定のレベルを選択するように構成され、グループ選択回路は、クロック信号のうちの対応するクロック信号を受信するための所定のレベル内の特定のレジスタグループを選択するように構成される。したがって、グループ選択回路は、所定レベル内の回路のレジスタのさらなる分割を可能にする。ＤＦＴ構成のグループ選択回路は、回路のＧ個の追加主入力を用いて実行されるか、または複数の追加のレジスタＥＧｉｊを用いることによって実行される。ここで、Ｇは、どのレベルでも最大グループ数であり、レジスタＥＧｉｊは各々、レベルｉにおける対応するグループｊに対するイネーブル値を記憶する。
【００１０】
本発明の他の態様によるＡＴＰＧ処理は、１つのタイムフレームにおける目標故障を検出する第１の処理ステップと、２つ以上のタイムフレームにおける目標故障を検出する第２の処理ステップとを含む。第１の処理ステップにより１つのタイムフレームにおける潜在的に検出可能な全ての故障を目標にした後、第２の処理ステップにおける処理は、ｋ個のタイムフレームにおける潜在的に検出可能な全ての故障を目標にする。ここで、ｋは、最初に、第２の処理ステップの最初の反復の間２の値に設定される。ｋの値は、第２の処理ステップの前の反復において検出される故障がない場合のみ、第２の処理ステップの後続の反復の間にインクリメントされる。
【００１１】
好適には、本発明のテストパターン生成処理は、テストモードの際に回路構成をかなり変更するスキャンタイプＤＦＴ方式を必要とすることなく、シーケンシャル回路の従来のテストと関連する上述の問題に取り組んでいる。実施例で用いられるＤＦＴ構成は、遅延ペナルティやほんの小さいエリアオーバーヘッドも持ち込まず、ａｔ−ｓｐｅｅｄテストと両立性がある。
【００１２】
【発明の実施の形態】
本発明は、ここでは、模範的なシーケンシャル回路を用いて示される。しかしながら、本発明の技術は、どんな望ましいタイプのシーケンシャル回路にも適用することができることが理解されるべきである。ここで用いられているような用語“レジスタ”は、１つ以上のフリップフロップ（ＦＦ）または他の回路記憶素子のどんな配置も含むつもりである。クロック信号に関してここで用いられているような用語“フリージング”は、クロック信号を中断、さもなければ停止させるどんな技術も指している。
【００１３】
本発明は、シーケンシャル回路と共に用いるのに特に好適な自動テストパターン生成（ＡＴＰＧ）を実行する改善された技術を提供する。より詳細には、本発明は、説明されることになる実施例において、改善されたテスト容易化デザイン（ＤＦＴ）構成と、対応するＡＴＰＧプロセスを提供する。好適には、本発明のＤＦＴ構成は、どんなに相当な遅延ペナルティも導入せず、非常に小さいエリアオーバーヘッドを持ち、ａｔ−ｓｐｅｅｄテストと両立性がある。対応するＡＴＰＧプロセスは、本発明のＤＦＴ構成と共に動作して、改善されたシーケンシャルの改善されたテストを提供する。
【００１４】
シーケンシャル回路において、所定のフィードバックループは、ローカルまたはグローバルとすることができる。ローカルループは、１つだけのＦＦを含み、またセルフループと呼ばれる。２つ以上のＦＦを有するループはいずれも、グローバルループと呼ばれる。パイプラインは、ループなしまたは非反復シーケンシャル回路である。
【００１５】
本発明は、実施例において、上述のクロック制御ＤＦＴ構成を用いて、シーケンシャル回路ＦＦの小セットを一時的に停止することにより、全てのグローバルループを切断する。これは、どのＦＦも帰還がないかまたはセルフループを持っているかのどちらかになっているほぼ非反復な回路を作成する。この非反復回路は、ここでは“ループ状パイプ”と呼ばれる。なぜなら、セルフループが無視される場合、これはパイプライン構成を有するからである。ループ状パイプは、グローバルフィードバックを持っていないので、ローカルおよびグローバスフィードバックを有するシーケンシャル回路より構成が簡単である。従来のＡＴＰＧ技術は、一般に、ループ状パイプとして構成可能なシーケンシャル回路で使用するのの好適ではない。しかしながら、本発明は、特に効率的な仕方でループ状パイプを扱うことができるＡＴＰＧ技術を提供する。たとえば、本発明は、クロック制御式ＤＦＴ構成を用いて、ここでは“クロック波”と呼ばれるものを生成する。クロック波は、ループ状パイプがパイプラインとしてテストされるのを可能にすることにより、シーケンシャル回路をテストする際に、効率的な組み合わせのＡＴＰＧ技術を用いることができる、新規なクロッキング技術である。これは、たとえば、Ｒ．Ｇｕｐｔａ　ｅｔ　ａｌ．，“Ｔｈｅ　Ｂａｌｌａｓｔ　Ｍｅｔｈｏｄｏｌｏｇｙ　ｆｏｒ　Ｓｔｒｕｃｔｕｒｅｄ　Ｐａｒｔｉａｌ　ＳｃａｎＤｅｓｉｇｎ，”ＩＥＥＥ　Ｔｒａｎｓ．ｏｎ　Ｃｏｍｐｕｔｅｒｓ，Ｖｏｌ．３９，Ｎｏ．４，ｐｐ．５３８−５４４，Ａｐｒｉｌ　１９９０に示されており、ここでは、パイプライン回路に於けるテスト生成は、組み合わせの技術によって行われる。
【００１６】
図１は、本発明の技術による分割されたクロックを伴うループ状パイプとして構成されるシーケンシャル回路１００の一部を示す。図に示されているシーケンシャル回路１００の一部は、１０２−１，１０２−２，．．．１０２−ｄで示されるＤ型ＦＦのｄグループを含み、各ＦＦは、対応するクロック信号Ｃｌｏｃｋ１，Ｃｌｏｃｋ２．．．Ｃｌｏｃｋｄでクロッキングされる。図１の回路は、例示の目的で簡略化されており、明確に示されていない他の論理回路を含むことができることが理解されるべきである。ループ状パイプは、まず、各ＦＦのために、そのＤ入力を供給する論理回路の全てからなるその対応する“データコーン”を構成することにより形成される。このデータコーンは、所定のＦＦのＤ入力からトレースバックして、主入力（ＰＩ）およびＦＦ出力で止まることにより構成することができる。このデータコーンは、たとえば、図１におけるＦＦのＤ入力における点線の三角形として示される。
【００１７】
ループ状パイプは、グローバルを持っていないので、セルフループが無視される場合は、ＦＦのレベルをアレンジすることが可能である。この例では、レベル１は、ＰＩでのみ供給されるあらゆるＦＦに割り当てられ、最大レベルがｉのＦＦで供給されるあらゆるＦＦは、レベルｉ＋１が割り当てられる。最高レベルｄは、ループ状パイプのシーケンス深さである。図２Ａおよび２ＢＢに関していかに説明されることになるＤＦＴ構成は、同一レベルｉの全てのＦＦが、図１のループ状パイプ例のように、対応する個々のクロックＣｌｏｃｋｉを持つように、クロック分割を提供する。
【００１８】
実施例では、図１に示されているようなループ状パイプは、上述のクロック波を分割されたクロックに適用しながら、所定の供給されたＰＩベクトルを一定に保つことによりテストされる。これらの実施例におけるクロック波は、パルスをＣｌｏｃｋ１へ、次にＣｌｏｃｋ２へ、最後にＣｌｏｃｋｄへ印加するシーケンスの形態になっている。このように、印加されるＰＩベクトルは、回路の至る所に伝搬し、ＦＦがみな一度だけクロッキングされる。印加されるＰＩベクトルは、好適には、ｄ＋１クロックサイクルの間一定に保たれ、サイクルｄ＋１は、レベルｄのＦＦにおける変化が、主出力（ＰＯ）に伝搬することができるように使用される。
【００１９】
図２Ａは、シーケンシャル回路２００に埋め込まれているｄレベルを有するループ状パイプと共に用いられるクロック制御ＤＦＴ構成の一例を示す。このループ状パイプは、２０２−１乃至２０２−ｄで示されるレベル１乃至レベルｄのＦＦ回路を含むが、これらのうちの回路２０２−１のみが明示されている。回路２００は、さらに、凍結されたレジスタ２０４を含み、これは、この例では、レベルｄ＋１の追加のＦＦ回路として扱われる。この例におけるＤＦＴ構成は。ＦＦ回路２０２および凍結されたレジスタ２０４におけるクロックイネーブル用ＡＮＤゲートに関して論理回路２１０を含む。
【００２０】
まず、ＰＩＥＧ１およびＥＧ２は、ＥＧ１＝ＥＧ２＝１となるように構成されていると仮定されたい。通常モードでは、Ｎ＿Ｍｏｄｅ＝１であり、その結果、全てのＥＬｉ信号は能動であり、主クロックＭｃｌｏｃｋは、全てのＦＦに伝搬する。テストモードでは、Ｎ＿Ｍｏｄｅ＝０であり、クロック伝搬は、論理回路２１０におけるｄ＋１ＦＦを有する循環シフトレジスタで生成するｄ＋１イネーブル信号ＥＮｉの制御下にある。循環シフトレジスタの初期状態は、１０．．．０であり、その結果、同時に１レベルが、適正なシーケンスでイネーブルにされる。このシフトレジスタは、主クロック、すなわちＭＣｌｏｃｋ１で示されるクロック信号の異なる位相によってクロッキングされる。イネーブルグループｊ信号ＥＧｊ　は、同一レベルｉのＦＦのさらなるクロック分割を可能にする。グループｊのイネーブル値は、ＥＶｉｊ＝ＥＬｉ＊ＥＧｊである。ＭＣｌｏｃｋ１のタイミングは、ＥＶ値が次のＭＣｌｏｃｋパルスの到着前に安定するように決定される。
【００２１】
図２Ａのクロック制御ＤＦＴ構成は、各レベルの２つのグループを含むが、各グループにおいてＦＦが１つだけ示されている。たとえば、ＦＦ回路２０２−１は、第１のグループ２１２−１と第２のグループ２１２−２を含む。回路２００の通常ＰＩは、ｄ＋１クロックサイクルの間一定に保たれているが、ＥＧｊ信号は、どのクロックパルスの前でも変化することができる。したがって、ＥＧｊ信号は、全レベル間で共有することができる。なぜなら、レベルは、１つずつクロッキングされるからである。よって、サイクル毎に、ＥＧｊ信号は、異なるレベルのためのクロック分割を決定する。通常モードでは、全てのＥＧｊ信号は、常に１に設定されている。ｄ＋１サイクルにおいて全てのＥＧｊ信号を０に設定することによって、いくつかのクロック波の間凍結されたレジスタの状態を保持するために、同じメカニズムが用いられる。凍結状態が変更されない場合でさえ、サイクルｄ＋１は、ＰＯを監視するのに使用されることに注意されたい。
【００２２】
同じグループ内の全てのＦＦのために１つだけのＡＮＤゲート用ＭＣｌｏｃｋを持つことにより、図２Ａのクロック制御ＤＦＴ構成におけるハードウェア必要条件を減らすことができるが、このような配置は、クロックゆがみになることがある。図２Ａに示されるようようなあらゆるＦＦ内にクロックゲートを持つことにより、ＦＦへのクロック分割パス、すなわちＭＣｌｏｃｋの中継は、通常モードでもテストモードでも同じであり、そのため、ＤＦＴ構成は、クロックゆがみを引き起こさない。
【００２３】
図２Ａのクロック制御ＤＦＴ構成は、Ｇ個の追加のＰＩを必要とすることが、上記のことから明らかである。ここで、Ｇは、どのレベルでも必要とされるグループの最大数である。しかしながら、Ｇ個の予備ＰＩが利用できない回路アプリケーションがある。これらおよび他のアプリケーションのために、図２ＢのＤＦＴ構成が好適である。
【００２４】
図２Ｂは、本発明にしたがうシーケンシャル回路２２５における実行のための他のクロック制御ＤＦＴ構成を示す。この例におけるＤＦＴ構成は、ｄ＋１レベルの各々におけるクロックイネーブル用ＡＮＤゲートと関連した論理回路２３０、すなわち、ＦＦ回路２０２および凍結レジスタ２０４からなる。１つだけのＦＦ回路２０２−ｉ、ｉ＝１，２，．．．ｄ＋１、が明示されているが、ＦＦ回路は、図２Ａのように配置されており、凍結レジスタ２０４を含むと仮定されている。各ＦＦ回路２０２−ｉと凍結レジスタ２０４は、この例では、それぞれ、対応する第１および第２のグループ２１２−ｉおよび２１４−ｉを含むと仮定されている。
【００２５】
このＤＦＴ構成は、追加のＰＩを必要としないが、あらゆるレベルｉのあらゆるグループｊのためのイネーブル値を記憶するために追加のＦＦＥＧｉｊを必要とする。これらの追加のＦＦは、所定のクロック波がスタートする前に設定されなければならないため、追加のレベル０として扱われ、これは、図２Ａの循環シフトレジスタに他のＦＦ、たとえばＥＮ０で示されるＦＦを追加することにより得ることができる。ＥＧｉｊＦＦのデータ値は、“通常”つまり正規のＰＩより供給される。これは、レベル０ＦＦがイネーブルにされるとき、ＭＣｌｏｃｋはどんな機能的ＦＦにも到着しないので可能である。図２ＢのＤＦＴ構成は、追加のＰＩなしにイネーブル用信号の最大数を提供することができる。通常モードでは、ＥＧｉｊＦＦは、常に１に設定されている。
【００２６】
図３は、図２ＢのＤＦＴ構成を用いた、凍結レジスタおよびｄ＝４のループ状パイプを有するシーケンシャル回路のための、ＭＣｌｏｃｋサイクルとＰＩの関係を示すタイミング図である。各々印加されたＰＩベクトルは、１乃至５サイクルの間保持される。ＭＣｌｏｃｋパルス０は、ＥＧｉｊＦＦをロードし、ＭＣｌｏｃｋパルス５は、凍結レジスタ２０４のためのものである。ＰＯは、ＭＣｌｏｃｋパルス４の後に観測される。同じくロックを共有するＦＦ間の相関を減少させることにより引き起こされるテスト容易化の増大に加えて、上述のクロック分割の第２レベルは、動的凍結能力を提供する。この動的凍結能力により、自動テストパターン生成器は、クロッキングしないだけで、必要な間所定のＦＦの状態を保持することができる。これは、異なる故障の影響がそのＦＦに伝搬される場合に特に有効である。
【００２７】
ＦＦ回路２０２および２０４においてｎＦＦを有する回路に関して、図２Ａおよび図２ＢのＤＦＴ構成と関連するエリアオーバーヘッドの主構成要素は、ｎクロックイネーブル用ＡＮＤゲートであるが、このエリアオーバーヘッドは、従来のスキャンデザインと典型的に関連するエリアオーバーヘッドよりかなり小さい。さらに、上述のクロック波の生成に用いられるｄ＋１ＦＦおよびｄ＋１ＯＲゲートがある。Ｇｉが、レベルｉのクロックグループ数である場合、図２ＡのＤＦＴ構成に関して、Ｇ＝ｍａｘ｛Ｇｉ｝ＰＩが必要とされるが、図２ＢのＤＦＴ構成に関しては、ＧｉＦＦおよびＧｉＡＮＤゲートが、レベルｉ毎に必要とされる。しかしながら、クロック制御に必要なＦＦおよび他のゲートの合計数は、一般にｎよりかなり小さいので、トータルエリアオーバーヘッドは、スキャンデザインで必要なものよりもまだ実質的に小さい。
【００２８】
図２Ａおよび２ＢのＤＦＴ構成の重要な利点は、シーケンシャル回路の動作周波数が、データパスに遅延が導入されないので、クロック制御メカニズムによって影響を与えられないことである。スキャンデザインと違って、上述のクロック制御ＤＦＴ構成は、ａｔ−ｓｐｅｅｄテストと完全に両立性がある。スキャンべースのテストに比べて、本発明の技術を用いて実行されるテストは、スキャン動作は実行されず、ＦＦの小セットのみが同時にクロッキングされるので、一般に、テスト適用時間がかなり短く、消費電力がかなり少ない。
【００２９】
図４は、本発明と共に使用するのに適するセルフループＦＦの組み合わせモデルを示す。図の左側は、図１のループ状パイプからのセルフループＦＦのうちの所定の１つを示す。右側は、本発明のＡＴＰＧプロセスで使用されることになる対応するモデルを示す。このモデルにおいて、クロックは、正規のＰＩとして扱われる。すなわち、ＣＫ＝１は、Ｄ入力を新たな状態Ｑに移すクロックパルスの印加を示し、ＣＫ＝０は、クロックパルスが印加されないことを意味し、そこで、ＦＦは、追加のＰＩで表される、その前の状態ＱＦを保持する。ＱＦは、フィードバックループの影響を反映する、Ｄ入力の点線の三角形として示されている、データコーンによりＱに影響を及ぼすことがある。
【００３０】
図４では、ＱＦは凍結されたＰＩとしてモデル化されており、その結果、いかに説明されるＡＴＰＧプロセスは、その値を変更することが許されない。プロセスが、ＱＦ＝Ｘ、ここでＸは知られていない初期状態を示す、でスタートし、
プロセスがＱをバイナリ値に設定する必要がある場合、このモデルは、プロセスをＣＫ＝１に設定し、かつデータコーンの他の入力を、ＦＦが初期化されるのを可能にする値に割り当てるのを強いる。
【００３１】
必ずしもＤへのＱＦ接続を含まない同一モデルを、ＦＦ回路２０２および凍結レジスタ２０４の全ＦＦのために用いることができる。凍結ＦＦに関して、ＣＫ＝０と設定することができ、透視ＦＦに関してＣＫ＝１と設定することができる。これは、ここでは１つのタイムフレームのためのモデルとして役立つ、図５に示されるような組み合わせ回路になる。内部ＦＦの前の状態を伝える凍結ＰＩは、ＱＦＩｓとして示され、ＱＦＦｓで示される、凍結レジスタの状態を伝えるそのＰＩと区別されている。クロックは、個別のＰＩとしてモデル化されている。この図は、レベル当たり１つだけのクロックが示されているが、レベル毎にこのようなクロックが複数あることが分かるべきである。図５の組み合わせモデルは、あらゆる内部ＦＦが１つのクロック波の間にせいぜい一度クロックキングされるので可能である。対応する１つのタイムフレームで生成する組み合わせベクトルは、クロック波が印加されている間、一定に保たれる。このモデルの１つのタイムフレームは、ｄ＋１個の従来のタイムフレームに相当することが注目されるべきである。
【００３２】
どんな“目に見えない”論理からの故障も、凍結レジスタをクロッキングすることなく、上記に述べた１つのタイムフレーム内で観測可能にするために、図５のモデルは、ＡＰＯで示される追加のＰＯを含み、これはＸＯＲツリーを介して凍結レジスタの入力全体を観測する。この技術は、観測可能性を改善するのに用いられ、クロック制御から独立しており、タイミングへの影響を無視でき、ａｔ−ｓｐｅｅｄテストと両立性がある。同様の技術に関するさらなる細部は、参照によりここに含まれる、Ｊ．Ｒ．Ｆｏｘ，“Ｔｅｓｔ−Ｐｏｉｎｔ　Ｃｏｎｄｅｎｓａｔｉｏｎ　ｉｎ　ｔｈｅ　Ｄｉａｇｎｏｓｉｓ　ｏｆ　Ｄｉｇｉｔａｌ　Ｃｉｒｃｕｉｔｓ，”Ｐｒｏｃ．ｏｆ　ＩＥＥ，Ｖｏｌ．１２４，Ｎｏ．２，ｐｐ．８９−９４，Ｆｅｂｒｕａｒｙ　１９７７に見いだすことができる。
【００３３】
図６は、本発明にしたがう二重回路ラインと関連する故障のプロセスを示す。図のパート（ａ）において、ゲートＡは、ＦＦのデータコーン内にあるばかりでなく、ＱからＰＯまでのどんなフォワードパス上にもある。図４のモデルは、Ｑでフィードバックループが切れているので、このようなゲートは、一方のコピーがデータコーン内にありかつ他方のコピーがＱのファンアウトコーン内にあるように二重化されるべきである。図のパート（ｂ）においては、Ａ１は、ゲートＡの“バック”コピーであり、Ａ０は、ゲートＡの“フォワード”コピーである。ゲートが、２つのセルフループＦＦのデータコーンおよびファンアウトコーンに表れる場合には、ゲートは、モデルを組み立てるときに一度だけ二重化される。
【００３４】
原回路におけるどんな単一縮退故障に関しても、同等の故障が、自動テストパターン生成で用いられる組み合わせモデルに好適に注入される。この故障が、二重化されたラインにある場合は、複合縮退故障が組み合わせモデルに注入され。有効なテストパターンを生成する。たとえば、目標にされる故障が、図６のパート（ａ）に示される回路において縮退１（ｓ−ａ−１）となる出力Ａである場合、複合縮退故障（Ａ０ｓ−ａ−１，Ａ１ｓ−ａ−１）が、図６のパート（ｂ）のモデルにおいて注入されるべきである。バックコピー上の故障の影響が、同一ラインのフォワードコピーを介してのみ伝搬される場合には、フォワードコピー上の単一故障のみが十分であり、これは、図６の例の場合である。
【００３５】
故障注入は、例として、故障シミュレータ、たとえば、参照によりここに含まれるＴ．Ｍ．Ｎｉｅｒｍａｎｎ　ｅｔ　ａｌ．，“ＰＲＯＯＦＳ：Ａ　Ｆａｓｔ，Ｍｅｍｏｒｙ−Ｅｆｆｉｃｉｅｎｔ　Ｓｅｑｕｅｎｔｉａｌ　ＣｉｒｃｕｉｔＦａｕｌｔ　Ｓｉｍｕｌａｔｏｒ，”ＩＥＥＥ　Ｔｒａｎｓ．ＣＡＤ，ｖｏｌ．１１，ｎｏ．２．ｐｐ．１９８−２０７，Ｆｅｂｒｕａｒｙ，１９９２で説明されているＰＲＯＯＦＳ故障シミュレータを用いて実行することができる。
【００３６】
図７は、縮退ゼロ（ｓ−ａ−０）故障の一例のモデルを示す。ｓ−ａ−０故障は、図の左側のノードＡおよびＢ間に示される。このモデルでは、図の右側に示されている、ノードＡおよびＢ間に挿入されたＡＮＤゲートの第２の入力は、故障影響を保つために凍結複合値１／０に設定される。このように、故障影響を伝搬する正当な試みは、設定Ａ＝１を含み、これは、実回路における故障影響を作動させる条件でもある。同様に、ＯＲゲートを用いて、ＡおよびＢ間の縮退１（ｓ−ａ−１）をモデル化することができる。
【００３７】
図８は、図４，５，６および７に関して説明されたモデル化技術を用いて、図２Ａまたは２Ｂに関して説明されたようなクロック制御ＤＦＴ構成を有するシーケンシャル回路をテストするための、本発明による他のＡＴＰＧプロセスのフロー図である。また、図８の例示的なＡＴＰＧプロセスは、ここではＷＡＶＥＸＰＲＥＳＳと呼ばれ、最小限度の計算努力で全ての検出可能な故障を検出しようとする日より見アルゴリズムを含む。検出されるまでまたはテストできないことが証明されるまで、選択された目標に働きかけるほとんどの従来のＡＴＰＧアルゴリズムと違って、ＷＡＶＥＸＰＲＳＳは、現在目標を、素早く検出できない場合に放棄して、現在の状態で検出するのがより容易な他の目標に移行する。
【００３８】
図８のステップ８００に示されるように、ＷＡＶＥＸＰＲＥＳＳアルゴリズムは、単一タイムフレームでスタートし、現在の凍結状態を変更することなくできるだけ多くの故障を検出しようと試みる。故障を目標にする前に、ＷＡＶＥＸＰＲＳＳは、目標セットを分析し、目下凍結されているＰＩ値に与えられている、検出できない多くの故障を除去する。全ての潜在的に検出可能な故障が、単一タイムフレーム内に目標にされた後、ＷＡＶＥＸＰＲＥＳＳは、ステップ８０２および８０４で示されるように、ｋ＝２でスタートするｋタイムフレームでモデルに切り替わる。最初の故障が、ｋベクトルのシーケンスを用いて検出された後、ＷＡＶＥＸＰＲＥＳＳは、凍結レジスタの新たな状態で、単一タイムフレームループ、すなわちステップ８００を回るループに逆戻りする。タイムフレームｋの数は、ｋタイムフレームで１つの故障さえ検出されなかった場合のみ、ステップ８０６で増加する。
【００３９】
クロックを含む全ての割り当て可能なＰＩは、知られていない論理値でスタートする。ＷＡＶＥＸＰＲＥＳＳが、選択された目標故障を検出した場合、生成したベクトルは皆、ｄ＋１個の同等ベクトルおよび関連クロック波のシーケンスに拡張される。クロックＰＩの値は、前述されたＥＶｉｊ信号の設定にマッピングされる。割り当てられないままのクロックは、電力を節約するために、またもし可能ならば内部ＦＦに記憶された故障影響を保存するために、作動されない。どんな割り当てられないＰＩも、ランダムなバイナリ値に設定される。その結果生じるシーケンスは、好適には、たとえば上述のＰＲＯＯＦＳ故障シミュレータを用いてシミュレートされた故障である。
【００４０】
テスト生成モデルでは、ＰＯは、ｄレベルＦＦがクロッキングされた後のみ観測されるが、故障シミュレーションモデルでは、クロック毎の後に観測されることに注目されたい。これは、生成したベクトル間にいくつかのランダムなベクトルを印加することと同等であり、これらのベクトルは、追加の故障を検出することができる。ＰＲＯＯＦＳ故障シミュレータの結果は、ＷＡＶＥＸＰＲＥＳＳ　ＡＴＰＧアルゴリズムにポートバックされ、故障なくしと記憶された故障影響の報告とを可能にする。ＡＴＰＧアルゴリズムと故障シミュレータは、当業者には分かるように、従来のソケットを介して通信する別々のソフトウェアプログラムとして実行される。
【００４１】
図９は、２つの連続する時関フレームを示す、ＷＡＶＥＸＰＲＥＳＳの最初のループ、すなわち、ステップ８００を回るループの動作を示す。ベクトルが、図の左側の第１の時関フレームで生成した後、内部ＦＦの変更された値は、新たな故障が目標にされる前に、図の右側に示される、次のタイムフレームのＱＦＩ入力に伝搬される。これらの値は、ＡＴＰＧのために凍結される。図の左側から右側への点線で示される、この値転送を除いては、連続するタイムフレームは接続されないので、ＷＡＶＥＸＰＲＥＳＳは、この第１のループにおける各タイムフレームで別々に働く。凍結レジスタの値は、あらゆるタイムフレームにおいて同じである。
【００４２】
図１０は、全ての目標が１タイムフレームで試みられた後、図８のステップ８０４で用いられる、２タイムフレームを伴うモデルを示す。前に凍結されたレジスタは、今は変更することが許され、そのクロック（Ｃｌｏｃｋｄ＋１）は、今第１のタイムフレームにおいて割り当て可能なＰＩとなる。あらゆるＱＦ入力は、第１のタイムフレームからその対応するＱ出力で接続されているので、第２のタイムフレームにおいて凍結される入力はない。第１のタイムフレームにおける全ＰＯは、これらのＰＯで検出できる残りの目標はないので、無視される。同様に、ｋタイムフレームを伴うモデルでは、第１のｋ−１タイムフレームにおける全ＰＯは、無視される。
【００４３】
ＷＡＶＥＸＰＲＥＳＳは、目標をＰＩへバックトレースするが、これは、好適には、凍結された値を伴うＰＩに向かってバックトレースするのを避けるように構成される。バックトレーシングは、複数のタイムフレームにかかることができる。決定は、ＰＩ割り当てとしてのみ行われるので、ＷＡＶＥＸＰＲＥＳＳは、明白な状態正当化を行わず、不法状態を正当化する必要は決してない。
図１１は、図８のＷＡＶＥＸＰＲＥＳＳアルゴリズムがどのようにクロック値を設定するかを示す。図示の回路は、セルフループと初期状態ＱＦ１＝０およびＱＦ２＝１を有する２つのＦＦを含むループ状パイプモデルの一部である。ＱＦ２は、いくつかの故障影響を伝え、ＷＡＶＥＸＰＲＥＳＳは、次の目標としてそれらのうちの１つを選択すると仮定されたい。故障影響をＱ２およびＺに伝搬するために、このアルゴリズムは、ＣＫ２＝０に設定されなければならず、これは、Ｑ２がクロッキングされず、Ａ０＝０であることを意味する。次に、これは、Ｐ＝Ｑ１＝１を意味する。初期状態がＱＦ１＝０の時Ｑ１＝１に設定するために、ＣＫ１は１でなければならず、これは、Ｑ１がクロッキングされなければならないことを示す。
【００４４】
多くの事前処理ステップを、図８のＡＴＰＧプロセスと共に用いることができる。たとえば、共に参照によりここに含まれる、Ｍ．Ｉｙｅｒ　ｅｔ　ａｌ．，“Ｉｄｅｎｔｉｆｙｉｎｇ　Ｓｅｑｕｅｎｔｉａｌ　ＲｅｄｕｎｄａｎｃｉｅｓＷｉｔｈｏｕｔ　Ｓｅａｒｃｈ，”Ｐｒｏｃ．３３ｒｄ　Ｄｅｓｉｇｎ　Ａｕｔｏｍａｔｉｏｎ　Ｃｏｎｆ．，Ｊｕｎｅ　１９９６に開示されているＦＩＲＥＳアルゴリズムや、Ｄ．ＥＬｏｎｇ　ｅｔ　ａｌ．，“ＦＩＬＬ＆ＦＵＮＩ：Ａｌｇｏｒｉｔｈｍｓ　Ｔｏ　Ｉｄｅｎｔｉｆｙ　Ｉｌｌｅｇａｌ　Ｓｔａｔｅｓａｎｄ　Ｓｅｑｕｅｎｔｉａｌｌｙ　Ｕｎｔｅｓｔａｂｌｅ　Ｆａｕｌｔｓ，”ＡＣＭ　Ｔｒａｎｓ．ｏｎ　Ｄｅｓｉｇｎ　Ａｕｔｏｍａｔｉｏｎ　ｏｆ　Ｅｌｅｃｔｒｏｎｉｃ　Ｓｙｓｔｅｍｓ，Ｊｕｒｙ　２０００に開示されているＦＵＮＩアルゴリズムを用いて、テストできない故障を組み合わせ的にかつ順次的に確認することができる。
【００４５】
テストできない故障を確認する他の技術は、１９９６年９月２４日に発行され、“シーケンシャル論理回路におけるテスト不可能＆冗長的な故障を確認する方法”と題する米国特許第５，５５９，８１１号や、１９９６年１０月１０日に発行され、“論理回路におけるテスト不可能故障を確認する方法”と題する米国特許第５，５６６，１８７号に開示されており、これらは、参照によりここに含まれる。
【００４６】
さらに、参照によりここに含まれる、Ｉ．Ｈａｍｚａｏｇｌｕ　ｅｔ　ａｌ．，“Ｎｅｗ　Ｔｅｃｈｎｉｑｕｅｓ　ｆｏｒ　Ｄｅｔｅｒｍｉｎｉｓｔｉｃ　Ｔｅｓｔ　Ｐａｔｔｅｒｎ　Ｇｅｎｅｒａｔｉｏｎ，”Ｐｒｏｃ．ＶＬＳＩ　Ｔｅｓｔ　Ｓｙｍｐ．ｐｐ．４４６−４５２，Ａｐｒｉｌ　１９９８に開示されている組み合わせ的テストパターン生成器ＡＴＯＭは、組み合わせ的にテストできない故障の休止を確認するために、回路のフルスキャンモデルでランすることができる。これらの事前処理動作で確認されるどんなテスト不可能故障も、図８のプロセスで用いられる目標故障のセットから除去される。これらの同じ故障は、テスト生成において目標にするためにかなり多くの計算的費用がかかる。
【００４７】
凍結されたＰＩ値は、多くの未だ検出されていない故障の作動または観測を排除することができるので、ＷＡＶＥＸＰＲＥＳＳは、目標故障の現在セットからこれらの故障を除去し、その結果、潜在的に検出可能な故障のみが目標にされる。たとえば、図１２の回路では、Ｒｓ−ａ−１およびＰｓ−ａ−１を作動させることができず、陰影エリアにおいて観測できる故障はない。
【００４８】
その影響が現在観測可能な凍結または内部ＦＦに記憶されている故障は、常に目標セットに含まれている。クロック波の印加は、これらの状態を変更することができるので、これらの中で、内部ＦＦに記憶されている故障影響にプライオリティが与えられる。目標のセットは、クロック波毎の後に漸次更新される。
【００４９】
ＷＡＶＥＸＰＲＥＳＳは、現在の状態で最も検出されそうな目標を選択するために、テスト容易化基準に基づいて追加の発見的教授法の使用を行うことができる。このような発見的教授法は、当業者に周知である。また、同じ故障が目標にされている回数に制限を強いることができる。
【００５０】
図９に示されるようなｋ個の分離されたタイムフレームのシーケンスを用いることと、図１０に示されるようなｋ個結合されたタイムフレームのアレイとの間の意味ある相違は、ＡＴＰＧサーチスペースのサイズであることが注目されるべきである。分離されたタイムフレームに関して、１つのベクトルが生成し、アルゴリズムが次のタイムフレームまで進んだ後、前のタイムフレームで行われた決定をバックトラックする方法はない。しかしながら、このタイプのバックトラッキングは、結合されたタイムフレームモデルでは可能である。ｍＰＩに関して、単一タイムフレームのサーチスペースは、２ｍベクトルからなる。ｋ個の分離されたタイムフレームに関して、合成されたサーチスペースは付加的なものであり、ｋ２ｍ　のトータルサーチスペースに至る。ｋ個結合されたタイムフレームに関して、合成されたサーチスペースは、２ｋｍのトータルサーチスペースサイズとして倍数的に増加したものとなる。よって、２つの場合の相違は、タイムフレーム数で指数関数的に増大する。好適には、ＷＡＶＥＸＰＲＥＳＳアルゴリズムは、分離されたタイムフレームによりほとんどの故障を検出し、これは、サーチスペースのサイズを減少させ、したがって、アルゴリズムの計算上の複雑さを減少させるる傾向がある。
【００５１】
また、上記に説明されたタイプのクロック分割は、順次的に再収束性のファンアウトをディセーブルするので、これは、通常、原回路において検出できないいくつかの故障を検出できる故障に変換することが注目されるべきである。図１３は、クロック波テストにより導入される制約が、テスト可能な故障がテストできなくなることを引き起こすことがあるかどうかの論点に取り組む回路および対応する状態線図の一例を示す。この状態線図に示されている４つの状態は全て、この回路では適法であるが、状態０１に導く唯一の遷移が、両ＦＦの同時変更を必要とするので、２つのＦＦのために分離されたクロックを持つことは、状態０１を達成できなくする。そこで、その検出が不法な状態を必要とするどんな故障も、テストできないものとなる。しかしながら、実際には、この影響は、通常無視できる。
【００５２】
図８のＡＴＰＧプロセスは、従来のパーソナルコンピュータ、ワークステーションまたは他のプロセッサベースのシステムで実行される。たとえば、このプロセスは、２５６Ｍｂメモリを有するペンティアムＩＩＩコンピュータ、サンＳＰＡＲＣウルトラ−エンタープライズコンピュータまたは他の適切なプロセッサ部スのシステムで実行される１つ以上のソフトウェアプログラムとして実行される。
【００５３】
図１４は、本発明が実行されるテストシステムの一例を示す。この例では、回路１４０２は、テスター１４０４に接続される。テスター１４０４は、ＰＩと１つ以上のクロック信号を回路１４０２に供給し、回路１４０２のＰＯを観測する。テスター１４０４は、図に示されるように回路１４０２の外部にあっても良いし、かけがえとして、回路１４０２内に組み込まれた埋め込み型テスターとしても見ることができる。埋め込み型テスターの場合には、組み合わせベクトルはランダムに生成でき、テスターは、透視レジスタにクロックを印加しながら、所定のベクトルを一定に保つことができる。このタイプの埋め込み型テスターは、本発明の組み込みセルフテスト（ＢＩＳＴ）実行の一例である。
【００５４】
テスター１４０４は、好適には、テスター１４０４に接続されるプロセッサベースのデバイス上でランするＡＴＰＧソフトウェアプログラムで生成するテストベクトルを印加するように構成される。可能な他の実行として、テスター１４０４は、それ自体、本発明によるテストパターン生成器を実行し、その結果生じるテストベクトルを回路１４０２に印加するコンピュータまたは他のプロセッサベースのデバイスとすることができる。
【００５５】
図８のテストパターン生成プロセスを実行する１つ以上のソフトウェアプログラムは、テスター１４０４に接続されたプロセッサベースのデバイスのメモリに記憶されて、プロセッサベースのデバイスのプロセッサで実行することができる。上述の他の実行では、テスター１４０４自体内の少なくとも一部で、いくつかの機能を実行することができる。
【００５６】
本発明の上述の実施例は、単に例示的なもののつもりである。たとえば、特にここで説明されているもの以外の処理およびテストプラットホームばかりでなく、異なるＤＦＴ構成、異なるモデリング技術および異なるＡＴＰＧプロセスステップを使用する、他の実施例を構成することができる。さらに、単一クロックドメイン、たとえば、複数のクロック信号が関連主クロックから引き出される分割されたクロック信号配置を用いて示されているが、本発明の技術は、複数のクロックドメインに印加することもできる。また、フリップフロップを用いて示されているが、本発明は、他のタイプのレジスタを用いて実行することができる。上記に示されているように、本発明は、少なくとも一部がソフトウェアで、たとえば、コンピュータ読みとり可能な媒体または他のタイプの記憶媒体に記憶された１つ以上のソフトウェアプログラムで、また、ハードウェアとソフトウェアの組み合わせで、実行することができる。付随の請求項の範囲内にあるこれらのおよび多くの他の代替的な実施例は、当業者に明らかである。
【図面の簡単な説明】
【図１】本発明の技術にしたがって分割されたクロックを伴うループ状パイプとして構成されたシーケンシャル回路の一部を示す図である。
【図２Ａ】２Ａおよび２Ｂは、本発明の実施例にしたがうクロック制御式テスト容易化デザイン（ＤＦＴ）構成の例を示す図である。
【図２Ｂ】２Ａおよび２Ｂは、本発明の実施例にしたがうクロック制御式テスト容易化デザイン（ＤＦＴ）構成の例を示す図である。
【図３】Ｄ＝のシーケンシャルデプスを伴うループ状パイプの一例のための図２のクロック制御式ＤＦＴ構成のタイミングを示す図である。
【図４】本発明にしたがうセルフループフリップフロップの一例のモデルを示す図である。
【図５】本発明にしたがう１つのタイムフレーム用シーケンシャル回路の一例の組み合わせモデルを示す図である。
【図６】本発明にしたがう２重回路線と関連する故障の処理を示す図である。
【図７】本発明にしたがって使用するのに適するゼロ時積み重ね故障例のモデルを示す図である。
【図８】図５Ａまたは図５Ｂのクロック制御式ＤＦＴ構成を有するシーケンシャル回路をテストする際に使用するテストパターン生成処理例のフロー図である。
【図９】本発明にしたがう一連の分離されたタイムフレーム例の組み合わせモデルを示す図である。
【図１０】本発明にしたがう一連の結合されたタイムフレーム例の組み合わせモデルを示す図である。
【図１１】図８のテストパターン生成処理が図５Ａまたは図５Ｂのクロック制御式ＤＦＴ構成を有するシーケンシャル回路をテストする際に設定する仕方を示す図である。
【図１２】図８の処理における目標故障の現セットから除去される故障例を示す図である。
【図１３】検出できない故障を示す回路例と対応する状態図である。
【図１４】本発明が実行されるテスト構成のブロックを示す図である。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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