(57)【要約】【課題】斜め切断においても、切断速度を落とさなくてもチッピングの発生しずらい構造を提供する。【解決手段】ウエハプロセスにおけるエッチング工程を利用してダイシングライン領域にダイシングブレード１３の厚さよりも広いダイシング溝１２を形成する。ダイシング溝１２の側面に対しダイシングブレード１３のブレード面を傾け、ダイシングブレード１３のエッジをダイシング溝１２に沿って移動するようにしてウエハを切断して半導体ウエハ１１からチップをダイシングする。ダイシング溝１２は、ゲート層を表面に露出するためのゲート出しエッチング工程と、素子を分離するためのエッチング工程で形成される。また、ダイシングライン領域は、少なくとも１箇所に溝未形成部を含む。【選択図】      図４
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【特許請求の範囲】
【請求項１】
ウエハプロセスにおけるエッチング工程を利用してダイシングライン領域にダイシングブレードの厚さよりも広い溝を形成するステップと、
前記溝の側面に対しダイシングブレードのブレード面を傾け、ダイシングブレードのエッジを溝に沿って移動することによりウエハを切断して半導体チップをダイシングするステップと、
を含むことを特徴とする半導体ウエハのダイシング方法。
【請求項２】
前記溝の側面と前記ダイシングブレードのブレード面との成す角を５〜１０°とすることを特徴とする請求項１に記載の半導体ウエハのダイシング方法。
【請求項３】
前記溝は、ゲート層を表面に露出するためのゲート出しエッチング工程と、素子を分離するためのエッチング工程で形成されることを特徴とする請求項１または２に記載の半導体ウエハのダイシング方法。
【請求項４】
前記溝は、幅が３０〜３５μｍであり、深さが１０〜２０μｍであることを特徴とする請求項１〜３のいずれかに記載の半導体ウエハのダイシング方法。
【請求項５】
前記ダイシングライン領域は、少なくとも１箇所に溝未形成部分を含むことを特徴とする請求項１〜４のいずれかに記載の半導体ウエハのダイシング方法。
【請求項６】
前記溝未形成部分の溝方向の長さを１０〜１００μｍとすることを特徴とする請求項５に記載の半導体ウエハのダイシング方法。
【請求項７】
前記半導体チップは、自己走査型発光素子アレイチップであることを特徴とする請求項１〜６のいずれかに記載の半導体ウエハのダイシング方法。
【請求項８】
請求項７に記載のダイシング方法によって半導体ウエハからダイシングされた半導体チップであって、
端部に、前記溝の側壁の残余部分と前記ダイシングブレードにより形成された斜めカット部分とを有することを特徴とする半導体チップ。
【請求項９】
請求項８に記載の半導体チップを備えたことを特徴とする光書き込みヘッド。
【請求項１０】
請求項９に記載の光書き込みヘッドを備えることを特徴とする光プリンタ。
【請求項１１】
半導体ウエハから半導体チップをダイシングする場合におけるダイシングライン領域に設けられる溝の構造において、
ダイシングブレードの厚さよりも広い幅に形成されたことを特徴とするダイシングライン領域に設けられる溝の構造。
【請求項１２】
前記溝は、ゲート層を表面に露出するためのゲート出しエッチング工程と、素子を分離するためのエッチング工程で形成されることを特徴とする請求項１１に記載のダイシングライン領域に設けられる溝の構造。
【請求項１３】
前記溝は、幅が３０〜３５μｍであり、深さが１０〜２０μｍであることを特徴とする請求項１１または１２に記載のダイシングライン領域に設けられる溝の構造。
【請求項１４】
前記ダイシングライン領域は、少なくとも１箇所に溝未形成部分を有することを特徴とする請求項１１〜１３のいずれかに記載のダイシングライン領域に設けられる溝の構造。
【請求項１５】
前記溝未形成部分の溝方向の長さを１０〜１００μｍとすることを特徴とする請求項１４に記載のダイシングライン領域に設けられる溝の構造。
【請求項１６】
前記半導体チップは、自己走査型発光素子アレイチップであることを特徴とする請求項１１〜１５のいずれかに記載のダイシングライン領域に設けられる溝の構造。
【請求項１７】
請求項１１〜１６のいずれかに記載の溝の構造を有することを特徴とする半導体ウエハ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体ウエハからチップをダイシングする場合におけるダイシングライン領域に設けられる溝を用いた半導体ウエハのダイシング方法に関し、さらには、このような溝の構造に関する。
【０００２】
【従来の技術】
多数個の発光素子を同一基板上に集積した発光素子アレイは、その駆動用ＩＣと組み合わせて光プリンタ等の書き込みヘッド用光源として利用されている。
【０００３】
本発明者らは発光素子アレイの構成要素としてｐｎｐｎ構造を持つ３端子発光サイリスタに注目し、発光点の自己走査が実現できることを既に特許出願（特開平１−２３８９６２号公報、特開平２−１４５８４号公報、特開平２−９２６５０号公報、特開平２−９２６５１号公報）し、光書き込みヘッド用光源（光プリンタ用光源）として実装上簡便となること、発光素子ピッチを細かくできること、コンパクトな発光素子アレイ（発光装置）を作製できること等を示した。
【０００４】
さらに本発明者らは、ｐｎｐｎ構造を持つ発光サイリスタよりなる転送素子アレイをシフトレジスタとして、発光素子アレイと分離した構造の自己走査型発光素子アレイを提案している（特開平２−２６３６６８号公報）。
【０００５】
図１に、この自己走査型発光素子アレイ（２相駆動１点点灯カソードコモン型）の等価回路図を示す。この発光素子アレイは、スイッチ素子Ｔ１  〜Ｔ４  、書き込み用発光素子Ｌ１  〜Ｌ４  からなる。スイッチ素子部分の構成は、ダイオード接続を用いている。ＶＧＫは電源（通常５Ｖ）であり、負荷抵抗ＲＬ  を経て各スイッチ素子のゲート電極Ｇ１  〜Ｇ３  に接続されている。また、スイッチ素子のゲート電極Ｇ１  〜Ｇ３  は、書き込み用発光素子のゲート電極にも接続される。スイッチ素子Ｔ１  のゲート電極にはスタートパルスφＳ  が加えられ、スイッチ素子のアノード電極には、交互に転送用クロックパルスφ１，φ２が加えられ、書き込み用発光素子のアノード電極には、書き込み信号φＩ  が加えられている。
【０００６】
図１に示す回路の動作を簡単に説明する。まず転送用クロックパルスφ１の電圧がハイレベルで、スイッチ素子Ｔ２  がオン状態であるとする。このとき、ゲート電極Ｇ２  の電位はＶＧＫの５Ｖからほぼ零Ｖにまで低下する。この電位降下の影響はダイオードＤ２  によってゲート電極Ｇ３  に伝えられ、その電位を約１Ｖに（ダイオードＤ２  の順方向立上り電圧（拡散電位に等しい））に設定する。しかし、ダイオードＤ１  は逆バイアス状態であるためゲート電極Ｇ１  への電位の接続は行われず、ゲート電極Ｇ１  の電位は５Ｖのままとなる。発光サイリスタのオン電位は、ゲート電極電位＋ｐｎ接合の拡散電位（約１Ｖ）で近似されるから、次の転送用クロックパルスφ２のＨレベル電圧は約２Ｖ（スイッチ素子Ｔ３  をオンさせるために必要な電圧）以上でありかつ約４Ｖ（スイッチ素子Ｔ５  をオンさせるために必要な電圧）以下に設定しておけばスイッチ素子Ｔ３  のみがオンし、これ以外のスイッチ素子はオフのままにすることができる。従って２本の転送用クロックパルスでオン状態が転送されることになる。
【０００７】
スタートパルスφＳ  は、このような転送動作を開始させるためのパルスであり、スタートパルスφＳ  をＬレベル（約０Ｖ）にすると同時に転送用クロックパルスφ２をＨレベル（約２Ｖ〜約４Ｖ）とし、スイッチ素子Ｔ１  をオンさせる。その後すぐ、スタートパルスφＳ  はＨレベルに戻される。
【０００８】
いま、スイッチ素子Ｔ２  がオン状態にあるとすると、ゲート電極Ｇ２  の電位は、ＶＧＫ（ここでは５Ｖと想定する）より低下し、ほぼ０Ｖとなる。したがって、書き込み信号φＩ  の電圧が、ｐｎ接合の拡散電位（約１Ｖ）以上であれば、発光素子Ｌ２  を発光状態とすることができる。
【０００９】
これに対し、ゲート電極Ｇ１  は約５Ｖであり、ゲート電極Ｇ３  は約１Ｖとなる。したがって、発光素子Ｌ１  の書き込み電圧は約６Ｖ、発光素子Ｌ３  の書き込み電圧は約２Ｖとなる。これから、発光素子Ｌ２  のみに書込める書き込み信号φＩ  の電圧は、１〜２Ｖの範囲となる。発光素子Ｌ２  がオン、すなわち発光状態に入ると、発光強度は書き込み信号φＩ  に流す電流量で決められ、任意の強度にて画像書き込みが可能となる。また、発光状態を次の発光素子に転送するためには、書き込み信号φＩ  ラインの電圧を一度０Ｖまでおとし、発光している発光素子をいったんオフにしておく必要がある。
【００１０】
このような自己走査型発光素子アレイは、通常の発光素子アレイに比べてボンディングパッドが少なくてよいという特徴があり、この特徴によりチップ面積を小さくできる利点がある。
【００１１】
自己走査型発光素子アレイを光プリンタ等の書き込みヘッド用光源として使用する場合、自己走査型発光素子アレイの各チップを精度良く１次元に配列しなければならない。
【００１２】
図２は、自己走査型発光素子アレイチップを書き込みヘッドの基板上に一次元に配列した状態を示す図である。自己走査型発光素子アレイチップＣ０  〜Ｃ３  は、複数個の発光素子３３が一定間隔ｐで直線状に設けられており、直線状に設けられた発光素子３３に沿ってボンディングパッド３１が設けられている。さらに、アレイチップの最端部の発光素子３３と隣接するアレイチップの最端部の発光素子３３との間隔ｘ１  ，ｘ２  ，ｘ３  はすべてｐに等しくすることで、複数個の自己走査型発光素子アレイチップ全部を通して、発光素子３３の間隔を一定値ｐにしている。
【００１３】
各自己走査型発光素子アレイチップ上の発光素子は、最も左側の発光素子から１点ずつ順にシフトして点灯する。このシフトしたタイミングで各発光素子が点灯することで画像の書き込みが行われる。
【００１４】
発光素子アレイチップの間隔は、光プリンタの印字解像度と関係があり、一般的に解像度が高くなると発光素子の間隔が狭くなり、従ってチップ間隔も狭くなる。６００ｄｐｉ相当品以上では、発光部の面積にもよるが、各チップを１次元に配列したときのチップの突き合わせ部分のチップ間隔として１０μｍ以下が要求される場合もある。このため、多数個の自己走査型発光素子アレイチップが形成されている半導体ウエハからチップをダイシングする際に、ダイシングブレードを傾けてウエハに対して斜め切りを実施し、突き合わせ部のチップ端面を斜めにカットした形状にする工夫が施されている。
【００１５】
【特許文献１】
特開２００１−０５３０３２号公報
【特許文献２】
特開２００１−００７０５４号公報
【００１６】
【発明が解決しようとする課題】
図３は、ウエハに対して斜め切りを実施してチップをダイシングする例を示す図である。図３（ａ）は、ダイシング時のウエハの側面図を示しており、図３（ｂ）は、ダイシング後の切断チップの側面図を示している。ダイシング時にダイシングブレード３５を傾けてウエハ３７に対して斜め切りを実施すると、図３（ｂ）に示すように、ウエハ切断中に切断チップ３６に大きなチッピング３８が発生して、各チップ周辺部近傍に必要的に配置してある自己走査型発光素子アレイ発光部のパターンに損傷が発生し、全く使用できない製品か、環境に対する耐候性の劣る製品となってしまう。
【００１７】
これは、発光デバイス用の半導体母材としては、ＧａＡｓ等の  ＩＩＩ−Ｖ族あるいは  ＩＩ−ＶＩ族の化合物半導体が用いられ、これら化合物半導体は、電子デバイスで使用されるシリコン半導体と比較して極めて脆く、ダイシング時にチッピングが発生し易いためである。また、斜め切断を実施すると、突き合わせ部のチップ端面は、鋭角に突き出した形状となり、一層チッピングが発生し易い状態となるためである。
【００１８】
ウエハを垂直に切断する方式においては、チッピングを抑制するために、ダイシング速度を低速にする方法もとられている。ダイシング速度を低速にする方法を、斜め切断に適用することによってチッピング抑制の効果が期待できるが、一方で、切断時間を多分に要するという問題がある。
【００１９】
また、図３に示した切断例では、切断後のチップ端の形状はダイシングで決まるため、ダイシング時のブレード位置の機械的精度、平坦部を切断する際のブレードすべりによる切断ラインの蛇行、その他チッピング等によって、目標切断位置に対する実際の切断位置がずれる。すなわち、切断後のチップ寸法が安定せず、ばらつきがあった。
【００２０】
本発明は、このような従来の問題点に着目してなされたもので、その目的は、脆い性質を有する化合物半導体のダイシングにおいて、しかも切断方式として斜め切断を採用する場合において、切断速度を落とすことなく、チッピングを発生させないことを可能とする溝の構造を提供することにある。
【００２１】
また、本発明の他の目的は、切断後のチップ寸法、特に、デバイス形成面の寸法の精度の高いチップを作製可能にする半導体ウエハのダイシング方法を提供することにある。
【００２２】
【課題を解決するための手段】
本発明の半導体ウエハのダイシング方法は、ウエハプロセスにおけるエッチング工程を利用してダイシングライン領域にダイシングブレードの厚さよりも広いダイシング溝を形成するステップと、溝の側面に対しダイシングブレードのブレード面を傾け、ダイシングブレードのエッジを溝に沿って移動することによりウエハを切断して半導体チップをダイシングするステップとを含むことを特徴とする。
【００２３】
溝の側面とダイシングブレードのブレード面との成す角は、５〜１０°とすることが好ましく、溝は、ゲート層を表面に露出するためのゲート出しエッチング工程と、素子を分離するためのエッチング工程で形成されることが好ましく、また、ダイシングライン領域は、少なくとも１箇所に溝未形成部を含むことが好ましい。
【００２４】
また、本発明は、半導体ウエハからチップをダイシングする場合におけるダイシングライン領域に設けられる溝の構造において、ダイシングブレードの厚さよりも広い幅に形成されたことを特徴とする。溝は、ゲート層を表面に露出するためのゲート出しエッチング工程と、素子を分離するためのエッチング工程で形成されることが好ましく、また、ダイシングライン領域は、少なくとも１箇所に溝未形成部を含むことが好ましい。
【００２５】
【発明の実施の形態】
次に、本発明の実施の形態について図面を参照して説明する。
【００２６】
図４は、本発明の半導体ウエハのダイシング方法について説明する図であり、化合物半導体からなる半導体ウエハをダイシングブレードで切断しているときの側面図である。図４に示すように、半導体ウエハ１１のダイシングライン領域（ダイシングブレード１３で削り込む領域）をエッチング技術によって予め深く掘り下げて、ダイシング溝１２を形成しておく。ダイシング溝１２の幅は３０〜３５μｍ、深さは１０〜２０μｍとする。また、ダイシングブレード１３の厚さは２５μｍとする。このダイシング溝１２にダイシングブレード１３を移動し、ダイシング溝１２の側面に対してダイシングブレード１３のブレード面を傾けて、ダイシングブレード１３のエッジを溝に沿って移動するようにしてウエハ１１を切断し、ウエハ１１からチップをダイシングする。ダイシング溝１２の側面とブレード面との成す角は５〜１０°とする。
【００２７】
図５は、図４のＡ部の拡大した側面図である。図５に示すように、予めダイシング溝１２が形成されていると、ダイシング溝１２の底部とウエハ１１の最表面との間に側壁ができるので、ダイシング切断時にダイシング溝１２の底部でチッピングが発生しても、チッピングはダイシング溝１２の側壁による段差で止まり、ウエハ１１の最表面にまで達しない。
【００２８】
図６は、ダイシング後の切断チップの側面図である。ウエハに対して斜め切りを実施するため、図６に示すように、突き合わせ部となる切断チップ１４の端面に、ダイシング溝の側壁残余部分１７と斜めカット部分１８が得られる。チップ表面のチップ端の形状は、エッチングプロセスによって作られたダイシング溝の側壁による段差により決められる。
【００２９】
本発明は、ダイシング切断時にダイシング溝の底部でチッピングが発生しても、ダイシング溝の側壁でチッピングが止まるので、チップ寸法やデバイス特性に影響は出ない。したがって、従来どおりの切断速度あるいはそれ以上の速度で切断することが可能となる。
【００３０】
また、溝に沿って切断することになるので、ダイシングブレードのすべりによる蛇行を抑制でき、これによってもチップ寸法精度の向上が実現できる。
【００３１】
また、図６に示すように、チップ表面のチップ端の形状が、エッチングプロセスによって作られた段差により決められる、すなわちデバイス形成面の寸法が、ダイシングによる切断線ではなく、ウエハプロセスのエッチングによって作られた段差により決定するので、再現性があって、寸法精度の高い形状を有するチップの作製を可能にする。
【００３２】
また、寸法精度の高い形状を有するチップを作製できるので、図２に示すように、チップ端部を突き合わせて基板上に１次元に配列した際、発光素子３３の間隔を一定値で形成しやすい。つまり、発光素子の間隔が揃った光書き込みヘッドを提供できる。
【００３３】
さらに、特性の良い光書き込みヘッドを作製できるので、光プリンタの印字品質を向上できる。
【００３４】
次に、ダイシング溝の形成方法について説明する。
【００３５】
図７は、従来の自己走査型発光素子アレイの作製プロセスを説明するウエハの側面図である。従来の作製プロセスは、図７に示すように、エピタキシャル成長した基板上の表面に、カソード電極２１を形成し、ゲート層を表面に露出するためのゲート出しエッチングを行い、ゲート層上にゲート電極２２を形成し、素子を分離する分離溝２３を形成するためのエッチングを行い、絶縁膜２４を成膜形成し、コンタクトホールを形成した後に配線２５を形成する流れになっている。
【００３６】
図８は、本発明の自己走査型発光素子アレイの作製プロセスを説明するウエハの側面図である。図８では、チッピング防止用のダイシング溝１２は、上記ゲート出しエッチング工程と素子を分離するための分離エッチング工程で形成する。すなわち、デバイスパターン内のエッチングを必要とする領域だけでなく、ダイシングするライン上についても同時にエッチングを行う。
【００３７】
図９は、図８のＢ部におけるウエハの基板上に積層される第１層から第４層までの層の厚さを説明する図である。第１層を０．５０μｍ、第２項を０．２５μｍ、第３層を１．００μｍ、第４層を０．５０μｍとした。
【００３８】
ゲート出しエッチング工程では、エッチング深さがＰＮＰＮ層構造の各層の膜厚によって制限されるが、図９に示したウエハでは、ゲート電極を形成するためのエッチング深さの許容範囲は、第３層で示したゲート層上部界面から０．０５μｍ掘り下げた部分とゲート層の下部界面０．１μｍ取り残した部分までの範囲である。つまり、ウエハ最表面から０．５５〜１．４μｍの範囲でゲート出しエッチング深さは許容される。試作では、ゲート出しエッチングの深さを０．７μｍとした。
【００３９】
素子を分離する分離エッチング工程では、第１層で示した部分を基板上の各素子の共通層と見なせば、第２，３，４層が完全に他素子と分離されていれば良く、第１層までエッチングを進めれば十分である。つまり、第１層上部界面から０．１μｍ以上掘り下げれば電気的にはサイリスタとして機能する。
【００４０】
試作では、ゲート出しエッチング工程と分離エッチング工程を組み合わせて、あるいは、分離エッチング工程だけを利用して、ダイシングライン上に深さ１０μｍのダイシング溝を形成した。
【００４１】
図１０は、切断時のダイシングブレードの位置ズレと段差との関係を説明する図である。
【００４２】
図１０に示すように、切断時にダイシングブレード１３に位置ズレΔｘが発生しても、チップ端の形状がエッチングによる段差で決められるので、チップ寸法の精度の高いチップが得られるようになった。本実施の形態で使用したダイサーは、ダイシングブレード面のダイシング溝１２の側面に対する角度θが５°の仕様であり、Δｘ＝Δｙｔａｎθであるから、段差Δｙが１０μｍのときには、位置ズレΔｘは約０．９μｍとなる。±１μｍの切断位置精度が要求される自己走査型発光素子アレイチップにおいて、０．９μｍの位置ズレの余裕ができることは、歩留まり改善に極めて有効である。２０μｍ（θ＝５°）の段差Δｙでは、位置ズレΔｘは１．８μｍであり、１０μｍ（θ＝１０°）の段差Δｙでは、位置ズレΔｘは１．８μｍであり、深さを大きく、角度を大きくすることで、ダイサーの切断位置精度能力に依存せずにチップ寸法の精度の高いチップが得られる。
【００４３】
図８で示したように、ダイシング溝の部分をダイシングすることで、チッピング防止等の効果があることを述べてきたが、実際にダイサーでウエハを切断する際には、１ラインダイシング切断した直後に切断位置を画像処理にて確認し、目標位置に対する補正を自動で行い、次のラインをダイシング切断する流れになっている。
【００４４】
ダイシング溝を形成しておいた場合、切断位置の確認は、ダイシング溝の中で行わなければならないが、最表面から一段深い位置にあるので、コントラストが取りにくい、あるいは、ダイシング用の切削水が溜まっていてコントラストが全く取れない状況が発生する。このため、切断位置の確認のために、図１１に示すように、ダイシングライン領域を全てダイシング溝形状とするのではなく、部分的にダイシング溝未形成部分を設けた。
【００４５】
図１１は、ウエハ切断前の各デバイス領域の配列とダイシング溝形成状態を示す図である。切断後に発光素子アレイチップとなるデバイス領域１５の周辺部のダイシングライン領域にはダイシング溝１２が形成されており、また、ダイシングライン領域の一部にはダイシング溝未形成部分１６が設けられている。ダイシング溝未形成部分１６では、基板最表面を切断することになるので、従来と同じように、問題なく切断位置を確認することができる。
【００４６】
ダイシング溝未形成部分１６の長さは、長いとチッピングを起こしてしまい、短いと正しいダイシング位置確認ができなくなる。ダイシング溝未形成部分１６の溝方向の長さは１０〜１００μｍとするのが好ましい。
【００４７】
このダイシング溝未形成部分は、全チップに作る必要はなく、１本のダイシングライン領域に少なくとも１箇所あれば十分である。また、切断位置の自動補正の頻度によっても減らすことが可能である。ダイシング溝未形成部分は縦横方向いずれにも作製可能である。
【００４８】
なお、上述した実施の形態では、デバイス形成工程でダイシング溝を同時に形成する場合について説明したが、ダイシング溝形成用の別工程を設けてもよい。ダイシング溝形成用の別工程を設けることで、エッチング溝の深さを自由に設計できる。チッピングに対するダイシング溝の効果は、深さ２μｍ以上あれば十分である。
【００４９】
また、本発明は、自己走査型発光素子アレイのみならず、一般的な発光デバイス（例えばＬＥＤアレイ）のパターニングについても適用できる。さらに、発光素子を２次元に配列した自己走査型２次元発光素子アレイにも適用できる。
【００５０】
【発明の効果】
以上説明したように、本発明は、脆い性質を有する化合物半導体のダイシングにおいて、しかも切断方法として斜め切断を採用する場合において、予めダイシングライン領域にダイシング溝を形成しておき、溝に沿ってウエハを切断するので、ダイシング切断時にチッピングが発生しても、溝の側壁でチッピングを止めることができる。したがって、チップ最表面にチッピングを発生させず、かつ切断速度を落とすことなくチップをダイシングできる。
【００５１】
また、本発明は、切断後のチップ寸法、特に、デバイス形成面の寸法が、ダイシングによる切断線ではなく、ウエハプロセスのエッチングによって作られた段差により決められるので、再現性があって、寸法精度の高い形状を有するチップを作製することができる。
【図面の簡単な説明】
【図１】自己走査型発光素子アレイの等価回路図である。
【図２】自己走査型発光素子アレイチップを書き込みヘッドの基板上に一次元に配列した状態を示す図である。
【図３】ウエハに対して斜め切りを実施してチップをダイシングする例を示す図である。
【図４】ダイシング溝においてダイシングブレードで半導体ウエハを切断しているときの側面図である。
【図５】図４のＡ部の拡大した側面図である。
【図６】ダイシング後の切断チップの側面図である。
【図７】従来の自己走査型発光素子アレイの作製プロセスを説明するウエハの側面図である。
【図８】本発明の自己走査型発光素子アレイの作製プロセスを説明するウエハの側面図である。
【図９】図８のＢ部におけるウエハの基板上に積層される各層の厚さを説明する図である。
【図１０】切断時のブレードの位置ズレと段差との関係を説明する図である。
【図１１】ウエハ切断前の各デバイス領域の配列とダイシング溝形成状態を示す図である。
【符号の説明】
１１，３７  ウエハ
１２  ダイシング溝
１３，３５  ダイシングブレード
１４，３６  切断チップ
１５  デバイス領域
１６  ダイシング溝未形成部分
１７  側壁残余部分
１８  斜めカット部分
２１  カソード電極
２２  ゲート電極
２３  分離溝
２４  絶縁膜
２５  配線
３１  ボンディングパッド
３３  発光素子
３８  チッピング
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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