(57)【要約】【課題】  高価なテスタを用いることなく半導体集積回路装置のテストを行なうことができ、これによってテストに要するトータルコストを低減することができる半導体集積回路装置の製造方法を提供する。【解決手段】  所望の機能を有する複数の半導体チップを半導体ウエハ上に形成し、このウエハと対応する大きさを有し上記半導体チップの電極パッドの配置に合わせて導電性のニードルが形成したプローブ用基板上に、前記ニードルと接続されプログラムに従って動作して上記半導体チップをテストするテスト回路を搭載し、上記プローブ用基板を上記ニードルが上記半導体チップの対応する電極パッドに接触されるように上記ウエハに重ね合わせ、上記テスト回路によって上記半導体チップをテストし、良品と判定された半導体チップを製品として選択するようにした。【選択図】    図１９
2004260188.tif 000002
【特許請求の範囲】
【請求項１】
所望の機能を有する複数の半導体チップを半導体ウエハ上に形成し、このウエハと対応する大きさを有し上記半導体チップの電極パッドの配置に合わせて導電性のニードルが形成したプローブ用基板上に、前記ニードルと接続されプログラムに従って動作して上記半導体チップをテストするテスト回路を搭載し、上記プローブ用基板を上記ニードルが上記半導体チップの対応する電極パッドに接触されるように上記ウエハに重ね合わせ、上記テスト回路によって上記半導体チップをテストし、良品と判定された半導体チップを製品として選択するようにしたことを特徴とする半導体集積回路装置の製造方法。
【請求項２】
上記プローブ用基板上に任意の論理を構成可能なプログラマブル論理ＩＣを上記ウエハ上の各半導体チップに対応して設け、ハードウェア記述言語で記述された上記半導体チップの設計データに基づいて上記プログラマブル論理ＩＣ内に上記テスト回路を構成し、該テスト回路によって上記半導体チップをテストするようにしたことを特徴とする請求項１に記載の半導体集積回路装置の製造方法。
【請求項３】
上記テスト回路は、所定のアルゴリズムに従ってテストされる半導体チップに供給されるテスト信号を生成するように構成されたテスト信号生成回路であることを特徴とする請求項１または２に記載の半導体集積回路装置の製造方法。
【請求項４】
上記テスト信号生成回路は、プログラムを保持する命令メモリと、プログラムの命令を解読して制御信号を生成する制御部と、出力する信号を生成する信号生成部とを含んで構成されていることを特徴とする請求項３に記載の半導体集積回路装置の製造方法。
【請求項５】
上記命令メモリは、保持するプログラムが外部から書換え可能であることを特徴とする請求項４に記載の半導体集積回路装置の製造方法。
【請求項６】
上記テスト信号生成回路は、基準となるクロック信号とタイミングに関する制御データを保持する記憶手段からの制御データとを受けて所望のタイミング信号を発生するタイミング発生手段をさらに含んで構成されていることを特徴とする請求項４に記載の半導体集積回路装置の製造方法。
【請求項７】
上記記憶手段は、保持する制御データが外部から書換え可能であることを特徴とする請求項６に記載の半導体集積回路装置の製造方法。
【請求項８】
所望の機能を有する複数の半導体チップが形成される半導体ウエハ上に、プログラムに従って動作し上記半導体チップをテストするテスト回路モジュールを形成し、少なくとも上記テスト回路モジュールに外部から電源電圧を供給して該テスト回路モジュールによって該ウエハ上の上記半導体チップをテストし、良品と判定された半導体チップを製品として選択するようにしたことを特徴とする半導体集積回路装置の製造方法。
【請求項９】
上記テスト回路モジュールとテストされる半導体チップとの接続を、上記半導体チップが形成されたウエハと対応する大きさを有し上記テスト回路モジュールおよび半導体チップの電極パッドの配置に合わせた導電性のニードルおよび所定のニードル間を接続する配線が形成されたプローブ手段によって行なうようにしたことを特徴とする請求項８に記載の半導体集積回路装置の製造方法。
【請求項１０】
上記テスト回路モジュールとテストされる半導体チップとの接続を、ウエハのスクライブエリアまたはテスト専用の配線層に形成された配線により行なうことを特徴とする請求項８に記載の半導体集積回路装置の製造方法。
【請求項１１】
上記テスト回路モジュールとテストされる半導体チップとを接続するテスト用配線は、ウエハのスクライブエリア内において蛇行するように形成することを特徴とする請求項１０に記載の半導体集積回路装置の製造方法。
【請求項１２】
上記テスト回路モジュールによる該ウエハ上の半導体チップのテストは、バーンインもしくはエージング処理中に行なうことを特徴とする請求項８〜１１のいずれかに記載の半導体集積回路装置の製造方法。
【請求項１３】
上記テストされる半導体チップの機能をハードウェア記述言語で記述し、該ハードウェア記述とテストプログラムをハードウェアエミュレータに入力して、該ハードウェアエミュレータによってシミュレーションを行なって検証した後、論理ゲートレベルの設計データに変換し、さらにその設計データに基づいて上記テストされる半導体チップの素子レベルのレイアウト設計データを生成する一方、
上記シミュレーションに使用したデータに基づいてテスト機能の抽出を行ない、該テスト機能をハードウェア記述言語で記述し、該記述を論理ゲートレベルの設計データに変換し、さらにその設計データに基づいて上記テスト回路モジュールの素子レベルのレイアウト設計データを生成して、
上記テストされる半導体チップの素子レベルのレイアウト設計データと上記テスト回路モジュールの素子レベルのレイアウト設計データを用いてウエハ用のマスクを製作し、該マスクを用いて上記テストされる半導体チップと上記テスト回路モジュールとを一つのウエハ上に形成するようにしたことを特徴とする請求項８〜１２のいずれかに記載の半導体集積回路装置の製造方法。
【請求項１４】
上記テスト回路モジュールは、その周囲に配置された複数の半導体チップに供給されるテスト信号を生成することを特徴とする請求項８〜１３のいずれかに記載の半導体集積回路装置の製造方法。
【請求項１５】
請求項８に記載の半導体集積回路装置の製造方法において、前記テスト回路モジュールは、上記半導体ウエハに形成された複数の半導体チップをテストすることを特徴とする半導体集積回路装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置のテストならびに半導体集積回路装置の製造に適用して有効な技術に関し、特に、ウエハ段階でのテストに適用して有効な技術に関するものである。
【背景技術】
【０００２】
論理集積回路（以下、ロジックＩＣと称する）などの半導体装置のテスト方式としては、テスタと呼ばれる装置によりテストパターンデータを発生してロジックＩＣへ入力し、ロジックＩＣから出力されたデータ信号と期待値とを比較して判定する方式が一般的であった。また、半導体装置内に疑似乱数発生回路のようなランダムなテストパターンを発生するパターン発生回路を内蔵させたＢＩＳＴ（Built in self test）方式のテスト技術がある。
【０００３】
テスタにより外部からテストパターンデータをロジックＩＣへ入力して行なうテスト方式では、半導体集積回路装置内に設けられたフリップフロップを連結してシフトレジスタとして動作するように予め設計したスキャンパスを設けておき、このスキャンパスよりテストデータをＩＣの奥部に直接入力したりテスト結果を出力させることでテストパターンの量を減らすようにしたシフトスキャン方式が採用されている。
【０００４】
ＢＩＳＴ方式は、テストパターン発生回路、テスト出力圧縮回路、テスト結果判定回路などで構成されるテスタ機能を半導体集積回路装置のチップ内に組み込んでおいて、半導体集積回路装置それ自身でテストを実行し、結果を出力する自己テストを行なう方式である。
【０００５】
ところで、上記のようなロジックＩＣのテストは、ウエハ段階で半導体チップのパッドにプローブを接触させて行なうプローブ検査の他に、半導体チップがパッケージに封止された段階でテストボード上に設けられたソケットにＩＣを差し込んで行なうバーンイン試験の２段階で行なわれていた。なお、バーンイン試験においては、テストボード上に複数のＩＣを搭載して同時にテストを行なうことができる。
【０００６】
なお、この種の半導体集積回路装置に関するテスト方式について詳しく述べてある公知例としては、昭和５９年１１月３０日、株式会社オーム社発行、社団法人  電子通信学会（編）、「ＬＳＩハンドブック」Ｐ１６５，Ｐ１６６に開示されている技術があり、この文献には、各種スキャンパス方式の構成などが記載されている。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところが、上記のような半導体集積回路装置のテスト方式では、次のような問題点があることが本発明者により見い出された。
すなわち、シフトスキャン方式やＢＩＳＴ方式では、テスト対象の半導体集積回路装置内部にテスト機能を構成する回路（スキャンパス）やテスト回路を形成する必要があるので、チップサイズが大きくなってしまい、半導体集積回路装置の小型化が困難となってしまう。
【０００８】
また、ＩＣ検査はウエハ段階とパッケージ段階でそれぞれ行なわれているとともに、ウエハ段階でのプローバを用いたテストにおいては、ウエハ上のすべてのチップの電極パッドに同時にプローブを当てることが困難であるため、個々の半導体チップを順番に測定して行く方式が採用されているが、それによってテスト時間が非常に長くなってしまう。また、１個ずつ半導体チップをテストするのでは、高価なテスタの使用効率が悪くなるためコストパフォーマンスが上がらないとともに、ＴＡＴ（ターン・アラウンド・タイム）も短縮されないという問題があった。しかも、半導体集積回路装置の微細化に伴なう高速化、多ピン化が急速に進展しており、これにより高価なテスタの有用性が急激に低下してしまうので、テスタへの投資の難しさが一段と増している。
【０００９】
本発明の目的は、高価なテスタを用いることなく短時間に半導体チップのテストを行なうことができるテスト技術を提供することにある。
本発明の目的は、高価なテスタを用いることなく半導体集積回路装置のテストを行なうことができ、これによってテストに要するトータルコストを低減することができる半導体集積回路装置の製造方法を提供することにある。
【００１０】
本発明の他の目的は、ウエハ段階でのテストで精度の高いテストを行なうことができ、これによって設計開始から半導体集積回路装置完成に到るまでの所要時間の短い半導体集積回路装置の製造方法を提供することにある。
本発明の他の目的は、半導体チップにおけるテスト用回路のオーバヘッドの増加を抑制しながらテストを効率よく行うことのできる半導体集積回路装置の製造方法を提供することにある。
【００１１】
本発明のさらに他の目的は、高価なテスタを用いることなく半導体チップのテストを行なうことができ、しかも製造後の半導体集積回路装置には何ら支障を及ぼさないような半導体集積回路装置の製造方法を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１２】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、以下のとおりである。
すなわち、本発明のテストシステムは、ウエハ上に形成された半導体チップの電極パッドの配置にあわせて形成された導電性のニードルを備えたプローブカードと、該プローブカードに搭載され、テストプログラムに基づいて半導体チップのテストを行うテスト回路と、該テスト回路におけるテストプログラムの書き換えならびにテスト回路から出力されたテスト結果を格納する制御装置とより構成したものである。
【００１３】
また、本発明に係る半導体集積回路装置の製造方法は、所望の機能を有する複数の半導体チップを半導体ウエハ上に形成するとともに、このウエハと対応する大きさを有し上記半導体チップの電極パッドの配置に合わせて導電性のニードルが形成したプローブ用基板上に、前記ニードルと接続されプログラムに従って動作して上記半導体チップをテストするテスト回路を搭載し、上記プローブ用基板を上記ニードルが上記半導体チップの対応する電極パッドに接触されるように上記ウエハに重ね合わせ、上記テスト回路によって上記半導体チップをテストし、良品と判定された半導体チップを製品として選択するようにしたものである。
【００１４】
上記した手段によれば、プローブ用基板に搭載されたテスト回路によりウエハ上の半導体チップのテストを行なえるので、高価なテスタを用いることなくテストを行なうことができ、これによってテストに要するトータルコストを低減することができる。また、ウエハ段階でのテストで精度の高いテストを行なうことができるので、パッケージング後に再度テストを行なう必要がない、あるいはパッケージング後のテストを簡略化できる。これによって設計開始から半導体集積回路装置完成に到るまでの所要時間を短縮することができる。
【００１５】
また、望ましくは、上記プローブ用基板上に任意の論理を構成可能なプログラマブル論理ＩＣ（ＦＰＧＡ）を上記半導体チップに対応して設け、ハードウェア記述言語で記述された設計データに基づいて上記プログラマブル論理ＩＣ内に上記テスト回路を構成し、該テスト回路によって上記半導体チップをテストするようにする。これにより、テスト回路を効率良く構成できるとともに、プログラマブル論理ＩＣを書き換えることで他の半導体チップに適したテスト回路を構成し直すことができるため、プローブ用基板を使いまわすことができ、さらにトータルコストを下げることができる。
【００１６】
さらに、望ましくは、上記テスト回路は、所定のアルゴリズムに従ってテストされる半導体チップに供給されるテスト信号を生成するように構成されたテスト信号生成回路（ＡＬＰＧ）とする。これによって、テストされる半導体チップに最適なテスト回路を構成することができ、テスト用回路のオーバヘッドの増加を抑制しながらテストを効率よく行うことができる。
【００１７】
本発明に係る第２の半導体集積回路装置の製造方法は、設計した半導体チップが形成されるウエハ上に、プログラムに従って動作し上記半導体チップをテストするテスト回路モジュールを上記半導体チップと共に形成し、少なくとも上記テスト回路モジュールに外部から電源電圧を供給して該テスト回路モジュールによって同一ウエハ上の上記半導体チップをテストし、良品と判定された半導体チップを製品として選択するようにしたものである。
【００１８】
上記した手段によれば、ウエハ上に形成されたテスト回路モジュールによりウエハ段階で半導体チップのテストを行なえるので、高価なテスタを用いることなくテストを行なうことができるとともに、ウエハ段階でのテストで精度の高いテストを行なうことができるので、設計開始から半導体集積回路装置完成に到るまでの所要時間を短縮することができる。
【００１９】
また、望ましくは、上記テスト回路モジュールとテストされる半導体チップとの接続を、ウエハのスクライブエリアまたはテスト専用の配線層に形成された配線により行なうようにする。そして、さらに、上記テスト回路モジュールとテストされる半導体チップとを接続するテスト用配線は、ウエハのスクライブエリア内において蛇行するように形成する。これにより、プローブ基板の構成を簡略化することが可能になるとともに、ダイシングの際にテスト用配線を確実に切断でき、しかも切断後の残留配線が最短になって、残留配線による悪影響が回避される。
【発明の効果】
【００２０】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
すなわち、本発明によれば、高価なテスタを用いることなく開発した半導体チップのテストを行なうことができ、これによって、テストに要するトータルコストを大幅に低減することができる。また、本発明に従うと、ウエハ段階でのテストが可能となり、このウエハテストをエージング装置内で行なうことにより、パッケージング後のテストを簡略化もしくは省略でき、テスト時間を大幅に低減できるので製造効率を高めることができる。また、設計開始から半導体集積回路装置完成に到るまでの所要時間を短縮することができる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
図１は、本発明を適用したテストシステムの第１の実施形態を示す説明図、図２は、第１の実施形態のテストシステムにおけるテスト用ＩＣの実装構造の一例を示す説明図である。
【００２２】
本実施形態において、テストシステム１は、図１に示すように、半導体ウエハＷに対応した大きさを有するプローブカード２と該プローブカード２を制御する制御装置３とから構成されている。プローブカード２は、絶縁基板４上に半導体ウエハＷ上の各半導体チップＣＨに対応してテスト用ＩＣ５が設けられているとともに、絶縁基板４の下面に前記テスト用ＩＣと各半導体チップＣＨとを電気的に接続するためのニードル６が設けられ、テスト用ＩＣ５により各半導体チップＣＨのテストを行えるように構成されている。制御装置３は、テスト用ＩＣ５へのデータの書込みおよびテスト動作の制御を司る。
【００２３】
絶縁基板４は、半導体ウエハＷと同じ程度の大きさ、形状であり、テスト用ＩＣが設けられた面と反対側の面に半導体ウエハＷに形成されたすべての半導体チップＣＨの各電極パッドの配置にあわせた導電性のニードル６が配列されている。ニードル６は、たとえば、マイクロプローブなどの技術によって絶縁基板４の全面に形成されている。また、絶縁基板４の表面および基板内部にはプリント配線技術により形成され上記テスト用ＩＣ５の端子をそれに対応されたニードルに接続させるための配線およびスルーホールが形成されている。
【００２４】
絶縁基板４の表面には、ウエハＷ上の個々の半導体チップＣＨに対応してテスト用ＩＣ５が搭載されている。テスト用ＩＣ５は、ＦＰＧＡ（Field  Programmable  Gate  Array）などで構成されている。ＦＰＧＡは、現在１３０Ｋゲート規模のものが市場に提供されているが、テスト回路を構成するのにそれでは不充分な場合には、図２に示すように、複数（図では３つ）のＦＰＧＡ７〜９が積層して実装された構成のものを使用するとよい。
【００２５】
この実施形態では、上記テスト用ＩＣ５は、ＨＤＬ（Hardware  Description  Language）で記述されたテスタ構築用データに基づいて制御装置３によって書き込まれたマイクロプログラムなどからなる所定のアルゴリズムに従って所定のテストパターンを発生し、半導体チップＣＨのテスト判定を行なうように構成される。このテスト用ＩＣ５は、ＦＰＧＡでなくテスタ用ＨＤＬを理解することができるマイクロコンピュータのような半導体デバイスであってもよい。この場合、プローブカード２に搭載されたマイクロコンピュータは、制御装置３から与えられたマイクロプログラムに従って出力信号を生成することで、所定のテストパターンを対応する半導体チップＣＨに供給するように動作する。
【００２６】
また、テスト用ＩＣ５が複数のＦＰＧＡで構成されている場合、該ＦＰＧＡ７〜９のうち、いずれか１つをアナログＦＰＧＡとしてもよい。これにより、ＤＣ測定やアナログ波形特性解析などの解析テストも行うことができ、たとえば、テストされる半導体集積回路装置がデジタル／アナログ混在型の半導体集積回路装置であっても、効率よくテストを行うことができる。
【００２７】
次に、テスト用ＩＣ５に構築されるテスト回路とテスト回路を構築するためのＨＤＬ記述との関係について説明する。
図３には、一般的なテスタの概念図が示されている。図３に示すように、テスタＴは、テストされる半導体集積回路装置ＴＩＣに電源電圧を供給する電源供給部１２と、半導体集積回路装置ＴＩＣの入力ピンにテスト信号を入力するドライバ１４と、半導体集積回路装置ＴＩＣの出力ピンから出力される信号と期待値信号とを比較するコンパレータ１５と、半導体集積回路装置ＴＩＣに入力する信号列（いわゆるテストパターン）および期待値信号を生成するパターンジェネレータ１０と、半導体集積回路装置ＴＩＣに入力する信号の印加タイミングを発生するタイミングジェネレータ１１と、これらの回路を制御するコントローラとしてのＣＰＵ１６などから構成されている。
【００２８】
そして、ＣＰＵ１６が外部の記憶装置からテストプログラムを読み込んでＯＳ（オペレーティング・システム）により解釈しながら、テスト用の信号（いわゆるテストパターン）の発生と判定を行ない、所定のテストを実施するように構成されている。また、テスタＴには、半導体集積回路装置ＴＩＣの出力ピンの電圧レベル検出などの直流テストを行なうためのＤＣテスト回路１３や半導体集積回路装置ＴＩＣのアナログ入力端子に印加するアナログ波形を発生するアナログ波形発生部、半導体集積回路装置ＴＩＣのアナログ出力端子の出力波形を観測する波形観測部などが設けられることもある。なお、図３では、アナログ波形発生部、波形観測部の図示が省略されている。
【００２９】
ところで、従来より、図３に示すようなテスタＴのそれぞれのブロック１０〜１６の機能と、テストされる半導体集積回路装置ＴＩＣの機能とをＨＤＬによって記述し、そのＨＤＬ記述文をハードウェアエミュレータによってシミュレーションし検証する仮想テスタと呼ばれるツールが知られている。
【００３０】
ハードウェアエミュレータに入力するＨＤＬ記述文は、たとえば、機能エントリツールによって生成することができる。機能エントリツールは、ＨＤＬ記述文の作成を支援するサポートツールであり、コンピュータの表示装置の画面上で論理遷移図、フローチャートなどによって表現されたテスタＴの各ブロックの機能と、テストされる半体集積回路装置ＴＩＣの機能とをＨＤＬ記述文に変換する。かかる機能エントリー・ツールとしては、例えば、エー・ティー・イー・サービス（株）のようなＥＤＡ（エンジニアリング・デザイン・オートメーション）ベンダから提供されている「Ｖｉｓｕａｌ  Ｔｅｓｔ」がある。
【００３１】
仮想テスタは、上記機能エントリツールによって生成されたＨＤＬ記述文からテスタと半導体集積回路装置とを論理合成し、ハードウェアエミュレータに搭載して検証することにより、ハードウェアエミューレータによるシミュレーションを行なうことによって、テストプログラムのデバッグを短時間で可能にするツールとして使用されている。本発明者らは、かかる仮想テスタの技術から一歩進んで、ＨＤＬの記述からＦＰＧＡにテスタを構築しこのテスタを用いて半導体集積回路装置のテストをウエハ状態で行なうことができるのでないかとの着想を得て、本発明を開発するに到ったものである。
【００３２】
本実施形態では、ＨＤＬ記述文からＦＰＧＡにテスタを構築するに際して、公知の所定のアルゴリズムに従ってテストパターンを生成するＡＬＰＧ（Algorithmic Memory Pattern Generator）によりテスタを構成するようにした。本発明者らが検証したところによると、ＡＬＰＧは論理ゲート数に換算して数百Ｋゲート程度で構築できることが分かっているので、ＡＬＰＧを図２に示されているような数個のＦＰＧＡからなる半導体デバイス内に構築することは充分に可能である。
【００３３】
ここで、ＦＰＧＡ内にＡＬＰＧを構築する具体的な手順を簡単に説明しておく。ＦＰＧＡ内にＡＬＰＧを構築するには、先ずＡＬＰＧを構築するためのデータを作成する必要がある。
【００３４】
ＡＬＰＧ構築データの作成では、先ずテストしようとする半導体集積回路装置の論理構成や仮想テスタで使用したテストプログラムを解析して、テストしようとする半導体集積回路装置に入力するテストパターンを生成するのに最適なアルゴリズムを抽出して構築するＡＬＰＧの形式即ち概略構成（アーキテクチャ）を決定する。例えば、テストしようとする半導体装置がメモリのときはアドレスとデータを生成するＡＬＰＧ、また論理ＬＳＩならば入力データと期待値データを生成するＡＬＰＧのように、テストされる半導体集積回路装置に応じたアルゴリズムとそれを具現化するＡＬＰＧの形式を決定してやる。
【００３５】
既存のテスタは、一般に、新たに開発される多種多様な半導体装置を一台のテスタで試験することができるように、必要とされる種々のテスト項目をできるだけ多く実施できるとともに、テストされる半導体装置の性能やピン数等に関しても広い範囲の動作周波数や予想される最大級のピン数に対応できるように構成され、汎用性の高い装置として提供されているため、極めて冗長な構成を有している。しかるに、本実施形態のように、テストしようとする半導体集積回路装置にのみを対象とするＡＬＰＧ（テスト回路）は小規模な構成で済むこととなり、数個のＦＰＧＡ内に構築することができる。
【００３６】
次に、決定したアーキテクチャを有するＡＬＰＧをＨＤＬで記述するわけであるが、このＨＤＬによるＡＬＰＧの記述は、テスティング・エンジニアが手作業で行なっても良いが、例えば前述の「Ｖｉｓｕａｌ  Ｔｅｓｔ」と呼ばれる機能エントリー・ツールを利用することで効率良く行なうことができる。
【００３７】
その後、ＨＤＬで記述されたデータを用いてＦＰＧＡ内にＡＬＰＧを構築する。なお、任意の論理を構成可能なＦＰＧＡは、例えばアルテラ社から１３０Ｋゲート規模の１チップＬＳＩ（型番ＥＰＦ１０Ｋ１３０Ｅ）が提供されているので、それを利用することでＡＬＰＧを構築することができる。また、ＨＤＬ記述からＦＰＧＡ内に論理を構成するための支援ツールとしては、例えばアルテラ社から提供されている「ＭＡＸ＋ｐｌｕｓII」があるので、それを利用してコンピュータにより自動的に行なうことができる。
【００３８】
次に、図１のテストシステム１におけるプローブカード２によるウエハテスト技術について説明する。
この実施形態では、ウエハテストはウエハバーンイン時に行われる。まず、温度調節機能を有したウエハステージＷＳに搭載された半導体ウエハＷ上の個々の半導体チップＣＨに形成された電極パッドにプローブカード２のニードル６を接触させ、プローブカード２の上方から圧力を加えてプローブカード２をウエハＷに押しつけ、各テスト用ＩＣ５と個々の半導体チップＣＨとの電気的接続を行なう。
【００３９】
半導体チップＣＨとテスト用ＩＣ５とがそれぞれ電気的に接続されると、制御装置３は、電源電圧の供給を開始する。電源電圧が供給されたテスト用ＩＣ５は、ＨＤＬで記述されたテスタ構築用データに基づいて制御装置３によって書き込まれたマイクロプログラムに従って動作し所定の順序で対応する半導体ウエハＷに対するテストパターンを発生して印加する。このとき、プローブカード２に設けられた複数のテスト用ＩＣ５によりすべての半導体チップＣＨのテストが同時に行なわれ、その結果が制御装置３に送られて制御装置内のメモリに格納される。
【００４０】
制御装置３は、入力されたテスト結果に基づいて半導体ウエハの良否マップを作成し、その後の工程( ウエハダイシング工程) において不良品の除去、グレード分けのためのデータを提供する。
【００４１】
このようにして、本実施形態のテストシステムにおいては、ウエハ・バーンイン時に半導体ウエハＷ上に形成されているすべての半導体チップＣＨを、プローブカード２に設けられた複数のテスト用ＩＣ５により一括してテストできるので、テスト時間を大幅に削減でき、製品の開発期間を短縮することができる。このことは、テスト用ＩＣ５をマイクロコンピュータデバイスに置き換えた場合にも言える。
【００４２】
また、ＦＰＧＡはプログラマブルであるため、テスト用ＩＣ５としてＦＰＧＡを用いることによって必要なテスタ機能を随時書き換えることができ、容易にテスト手法の変更、追加などを行うことができる。同様なことは、テスト用ＩＣ５をマイクロコンピュータデバイスに置き換えた場合にも、内部のＲＡＭやＥＥＰＲＯＭなどに格納される制御プログラムを書き変えることで可能となる。
【００４３】
さらに、半導体チップＣＨ全体のテストが複雑である場合にも、半導体チップＣＨを複数のブロックに分け、各ブロック毎に最適なＡＬＰＧをＦＰＧＡに構築し直して順番にテストを行なっていくことも可能である。これによって、使用するＦＰＧＡの論理規模が小さくてもテスト可能になり、ウエハ上の個々の半導体チップＣＨに対応したテスト用ＩＣ５の実現性が高くなる。
【００４４】
また、仮想テスタによるテストを併用して行なうことによって、テストされる半導体集積回路装置のサンプルを試作する前に、ハードウェアエミュレータなどを用いてシミュレーションによるテストプログラムの評価および論理機能を検証できるので、コンカレントなテスティングが可能となるとともに、仮想テスタで用いたデータをＦＰＧＡにテスト回路（ＡＬＰＧ）を構築する際に活用することができ、それにより図１のテストシステムを効率良く構成することが可能となる。
【００４５】
さらに、テスト用ＩＣ５として、本発明者らが別途提案した特許出願（特願平１１−１２２２２９号）などで開示されているような自己検査機能、自己修復機能などを有した自己検証型ＦＰＧＡを用いるようにしてもよい。これにより、テスト用ＩＣ５が自己テスト自己修復可能な構造となり、不良被爆に強い構造にすることができる。
【００４６】
図４は、本発明を適用したテストシステムの第２の実施形態を示す説明図、図５は、第２の実施形態のテストシステムにおけるプローブカードに形成されたニードルとテスト用ＩＣとの関係を示す説明図、図６は、第２の実施形態のテストシステムにおけるプローブカードを構成するウエハ片の形成例を示す図である。
【００４７】
第２の実施形態のテストシステム１は、図４に示すように、前記第１の実施形態と同様に、プローブカード２ａおよび制御装置３から構成されている。プローブカード２ａは固定枠１８とテスト用（テスト回路）ＩＣが形成された複数のウエハ片１７から構成されている。
【００４８】
そして、この実施形態においても、図５に示すように、テストされる個々の半導体チップＣＨに対応して、ＦＰＧＡあるいはマイクロコンピュータデバイスからなるテスト用ＩＣ５ａがそれぞれウエハ片１７上に直接形成されている。このテスト用ＩＣ５ａの近傍のウエハ片１７の表面には、半導体チップＣＨの電極パッドと接触するニードル６ａが設けられており、ニードル６ａも半導体製造プロセスの加工技術を用いてウエハ１７上に直接形成されている。
【００４９】
ニードル６ａは、たとえば、シリコンコンタクトと呼ばれる技術によって形成される。シリコンコンタクトは、ナノテクノロジィ加工技術を用いて、シリコンプロセスを使って形成される構造である。このシリコンコンタクトによって形成されたニードル６ａは微細な構造を有し、テストされる半導体チップＣＨの電極パッドとの接触性が向上するのでコンタクト荷重を大幅に小さくでき、ウエハテストをより容易に、かつ確実に行うことができる。
【００５０】
ウエハ片１７は、図６に示すように、テスト用ＩＣ５ａ（ニードル６ａを含む）が形成された半導体ウエハＷ１を所定の大きさの矩形状に切断し、切断された複数のウエハ片１７を、図４に示すように、アルミニウムなどからなる固定枠１８に突き合わせて接着固定した構成となっている。
【００５１】
このプローブカード２ａはそのニードル６ａがウエハステージＷＳに搭載された半導体ウエハＷ上の各半導体チップＣＨの電極パッドに接触されるようにウエハＷと重ね合わされることによって、半導体チップＣＨとテスト用ＩＣ５ａとが電気的に接続されて、ウエハテストを行う。
【００５２】
また、テスト用ＩＣ５ａに書換可能な機能を搭載することによってフレキシブルなテスト項目の追加削除が可能になる。テストパターンに関しては、ピン毎にテストパターンを形成するようにテスト回路を構成してパターン圧縮を利用することでテスト用ＩＣ５ａに書き込む制御プログラムが短くなりかつ書換えも容易となる。このようにすることによって、図４のプローブカード２ａを利用してテストする場合、複数のテスト用ＩＣや制御プログラムを作ることなく、制御プログラムの一部の書き直しで複数の半導体チップに対応できるようになり、その応用範囲が拡大する。
【００５３】
また、第２の実施形態によれば、複数のウエハ片１７によってプローブカード２ａを構成することにより、複数の半導体ウエハＷ１から性能のよい部位のウエハ片１７を切り出して、プローブカード２ａを構成することができるので、信頼性を大幅に向上できる。また、大口径ウエハのテストを行う際でも、ウエハ片１７の数を増やすことによってフレキシブルに対応することができるとともに、テスト用ＩＣを構成するウエハ片１７は、テストされる半導体集積回路装置が形成されるウエハＷよりも小さな径のウエハ上に形成することができる。
【００５４】
さらに、上記説明においては、複数のウエハ片１７を組み合わせてプローブカード２ａを構成するとしたが、たとえば、図７、図８（ａ）、（ｂ）に示すように、テストされる半導体ウエハＷとは別個の半導体ウエハＷ１上に、テストされる半導体ウエハＷの個々の半導体チップＣＨに対応した複数のテスト用ＩＣ５ａを形成し、半導体ウエハＷ１それ自体をプローブカード２ａとして用いるようにしてもよい。
【００５５】
この場合、テスト用ＩＣ５ａが形成される半導体ウエハＷ１のテストされる個々の半導体チップＣＨの電極パッドと対応する位置にニードル６ｂが形成される。このニードル６ｂは、たとえば図８（ｂ）に示すようなバンプＢなどによって構成することができる。そして、ウエハテスト時には、図８（ａ）に示すように、半導体ウエハＷの主面とプローブカード４ｂである半導体ウエハＷ１の主面とを重ね合わせることによってバンプＢからなるニードル６ｂと半導体チップＣＨの電極パッドとを接触させる。これにより、使用耐久性を向上させることができる。
【００５６】
第２の実施形態でも、テスト用ＩＣ５ａとして自己検査機能、自己修復機能などを有した自己検証ＦＰＧＡを用いるようにすれば、不良被爆に強い構造にすることができる。
【００５７】
また、プローブカード２ａに修復不可能なテスト用ＩＣ５ａがある場合には、修復不可能であることをテスト用ＩＣ５ａに記録し、該テスト用ＩＣ５ａに一番近い位置のテスト用ＩＣに代替えテスト機能を自動的に割り付けることにより、テスト用ＩＣ５ａの歩留まりや故障などに左右されることなく検査を行うことができるテストシステムを実現することができる。
【００５８】
図９（ａ）は、本発明の第３の実施形態を適用して半導体ウエハに形成されたテスト用ＩＣの配置例を示す図、図９（ｂ）は、第３の実施形態で用いられるプロービングモジュールの説明図、図１０は、第３の実施形態によるテスタにおけるテスト測定範囲の説明図である。
【００５９】
本実施形態においては、テストシステム１が、半導体ウエハに形成されたテスト用ＩＣ５ｂと、プロービングモジュール１９および電源供給装置３ａから構成されている。テスト用ＩＣ５ｂは、図９（ａ）に示すように、テスト用ＩＣ（テスト回路）５ｂが形成されるチップが、製品となる半導体チップＣＨが作り込まれる半導体ウエハと同一の半導体ウエハＷ上の適当な位置に所定の間隔で配置されている。
【００６０】
そして、このように同一のウエハ上に形成されたテスト用ＩＣ５ｂにより、そのテスト用ＩＣ５ｂ周辺の半導体チップＣＨのテストを行なうようにされる。たとえば、図１０に示すように、テスト用ＩＣ５ｂの周りの８個の半導体チップ、またはそれら８つの半導体チップとそれらを囲む１６個の半導体チップとをあわせた２４個の半導体チップＣＨを１度にテストするように構成される。
【００６１】
本実施形態では、これらのテストされる半導体チップＣＨとテスト用ＩＣ５ｂとの接続が、図９（ｂ）に示すプロービングモジュール１９により行われる。プロービングモジュール１９には配線が施されており、表面にはニードルが設けられている。そして、ニードルを半導体ウエハに形成された半導体チップＣＨの電極パッドおよびテスト用ＩＣ５ｂの電極パッドに接触させ、プロービングモジュール１９の配線を介して個々の半導体チップＣＨとテスト用ＩＣ５ｂとの接続を行う。
【００６２】
また、電源供給装置３ａからプロービングモジュール１９を介してウエハＷ上のテスト用ＩＣ５ｂおよびその周辺の被テスト半導体チップに電源電圧が供給されることによってウエハテストが開始される。電源供給装置３ａから電源電圧が印加されると、テスト用ＩＣ５ｂから測定される個々の半導体チップＣＨにテスト信号が出力されるとともに、テストされる半導体チップＣＨの数や、ケルビン回路を通して測定されたアナログ回路の配置による電圧ドロップなどが、各半導体チップＣＨの情報として記憶される。これに基づいて自動的にテスト項目が逐次実行されることになる。
【００６３】
このテストの実行の結果、各半導体チップＣＨから出力された信号はテスト用ＩＣ５ｂに供給され、テスト用ＩＣ５ｂ内部のメモリに記憶されたデータもしくはテスト用ＩＣ５が生成した期待値データと比較され良品か不良品かが判定される。不良品の場合、当該不良品の半導体チップＣＨを外観で判別できるようにテスト用ＩＣ５ｂに対して加工が行なわれる。
【００６４】
この外観上での判別のための加工としては、たとえば、不良品の半導体チップＣＨにおける一部のアルミニウム配線またはポリシリコン配線などに過電流を流すことによって切断したり、ツェナーザップに電流を流すことによって生じる高熱を利用して、その周辺に予め塗布されている熱変性発色剤の色を変化させるなどの方法が有効である。このようにして、プロービィングモジュールによってウエハ上のチップに電源電圧を印加するだけでテストが終了し、その結果、不良と判定された半導体チップＣＨは外観上不良であることが分かるような目印が付されるため、容易に判別可能とすることができる。
【００６５】
このように、第３の実施形態では、半導体ウエハＷにテスト用ＩＣ５ｂを形成することにより、プローブカード側の構成を簡略することができ、テスト装置のコストならびにスペースを大幅に少なくすることができる。しかも、製品となる半導体チップＣＨと同じプロセスによってテスト用ＩＣ５ｂが製造されるので、回路規模すなわち面積を低減でき、半導体ウエハＷのオーバヘッドを大幅に低減することができる。つまり、従来のテスタは、テストしようとする半導体集積回路装置よりも集積度が低い１世代あるいは２世代前のプロセス技術で製造された半導体集積回路装置を用いて構成されるため、回路規模が大きくならざるを得なかったが、本実施形態を適用すると最新のプロセス技術でテスト用ＩＣ５ｂを形成できるので、テスト装置の回路規模を大幅に低減することができるようになる。
【００６６】
また、従来のテスト装置ではプローブカードとテスタ本体とを接続する長い信号用配線（ケーブル）が必要であったが、本実施形態ではそのような信号配線が不要となるとともに、テスト用ＩＣ５ｂとテストされる半導体チップとの距離が短いため配線浮遊容量が最小となり、高速でのクロック実動作テストなどを安定して行うことができ、高周波用半導体集積回路装置のテストシステムに適用するとその優位性がより一層発揮できる。
【００６７】
さらに、本実施形態を適用すると、半導体ウエハＷの状態でエージング（バーンインとも呼ばれる）を行ないつつ各チップのテストを行うことができるので、半導体集積回路装置の開発開始から出荷までの期間を大幅に短縮することができる。
【００６８】
以下、本実施形態の有用性を、本実施形態のテスト方式を適用した場合における半導体集積回路装置の開発開始から出荷までのプロセスと、従来のテスタを用いた場合における半導体集積回路装置の開発開始から出荷までのプロセスと比較して説明する。図１８は、従来のテスタを用いた場合における半導体集積回路装置の開発開始から出荷までのプロセスを示す。また、図１９は、本実施形態のテスト方式を適用した場合における半導体集積回路装置の開発開始から出荷までのプロセスを示す。
【００６９】
図１８に示すように、従来の半導体集積回路装置の開発は、先ず開発しようとする半導体集積回路の論理機能の設計を行なう（ステップＳ１１）。この論理機能設計は、一般にはＨＤＬを用いて行なわれる。なお、ＨＤＬ記述に関しては、状態遷移図やフローチャートから自動的にＨＤＬ記述文を作成する支援ツール（プログラム）がＥＤＡベンダから提供されているので、それを利用することで効率良く行なうことができる。また、ＨＤＬ記述された設計データは、テスト・ベクタと呼ばれるテストパターンを発生する検証用プログラムにより、動作が適切であるか検証する仮想テストが行なわれる。仮想テストによって不具合が見つかった場合には、ＨＤＬ記述文を修正する。
【００７０】
次に、ステップＳ１１で設計したデータに基づいて論理ゲートレベルの回路設計を行なう（ステップＳ１２）。具体的には、所望の機能を有する回路を構成する論理ゲートやフリップフロップのようなセルを設計する。そして、この設計データに基づいて、論理合成を行ない、各論理ゲートおよびセル間の接続情報をネットリストの形式で記述した設計データを作成する（ステップＳ１３）。なお、ゲートアレイなどのように、既に論理ゲートの回路設計がなされているＬＳＩ上に所望の論理機能を構成する場合には、ステップＳ１２の回路設計は省略することができる。また、ここでも、ＨＤＬ記述された設計データを論理ゲートレベルの設計データに変換しそれを合成する論理合成ツールと呼ばれるプログラムがＥＤＡベンダより提供されているので、それを利用して行なうことができる。また、生成された論理ゲートレベルの設計データは、再びテスト・ベクタ（仮想テスタ）により検証される。仮想テスタによって不具合が見つかった場合には、論理ゲートレベルの設計データを修正する。
【００７１】
次に、ネットリスト形式で記述された上記論理ゲートレベルの設計データに基づいて、自動レイアウト・ツールと呼ばれるプログラムにより素子レベルのレイアウト・データを生成する（ステップＳ１４）。このような自動レイアウト・ツールも、複数のＥＤＡベンダにより提供されている。それから、ウエハ上でのチップのレイアウトを決定する（ステップＳ１５）。そして、決定されたレイアウト・データに基づいてアートワークによりマスクパターン・データを生成し、このデータに基づいてマスクを作成する（ステップＳ１６）。
【００７２】
その後、前工程により半導体ウェハ上に拡散処理や配線パターン形成などの処理を行なって半導体集積回路が形成される（ステップＳ１７）。それから、テスタから延長されているケーブルの先端のプローブをウエハ上の各チップの電極パッドに接触させて、テストパターンを入力して出力を観測するプローブテストが行なわれる（ステップＳ１８）。そして、プローブテストが終わるとウエハを各チップに分割するダイシングが行なわれる（ステップＳ１９）。
【００７３】
分割されたチップは樹脂などの封止材によってパッケージに封入される（ステップＳ２０）。このとき、ステップＳ１８のプローブテストで不良と判定されたチップは予め除去される。それから、パッケージ状態の半導体集積回路装置は、エージング（もしくはパーンイン）装置により高温下におかれてから、パッケージ状態で再びテスタによるテストが行なわれる（ステップＳ２１，Ｓ２２）。このときのテスト内容は、ステップＳ１８で行なわれたプローブテストの内容とほぼ同じである。そして、このテストで不良と判定されたものにはパッケージ表面にマーキングが付され（ステップＳ２３）、選別工程で除去されて良品のみが梱包されて出荷される（ステップＳ２４）。
【００７４】
図１９には、前記実施形態のテスト方式を適用した場合における半導体集積回路装置の開発開始から出荷までのプロセスすなわち本発明に係る半導体集積回路装置の製造方法の手順を示す。図１８と比較すると明らかなように、ステップＳ１１〜Ｓ１４は従来と同じである。
【００７５】
ただし、本発明のプロセスでは、開発しようとする半導体集積回路装置の機能設計（ステップＳ１１）、回路設計（ステップＳ１２）、論理合成（ステップＳ１３）および自動レイアウト（ステップＳ１４）と並行して、ステップＳ１１およびステップＳ１２で行なわれる仮想テストで用いられたデータ（テスタＩＰ）を利用して、開発中の半導体集積回路装置のテストに必要な機能の決定すなわちテスタ機能の最適化を行なう（ステップＳ３１）。
【００７６】
そして、前記実施形態で説明したように、このテスタ機能をＨＤＬで記述する（ステップＳ３２）。それから、開発しようとする半導体集積回路装置と同様に、論理合成ツールを用いてＨＤＬ記述からテスト回路（ＡＬＰＧ）の論理合成を行なって論理ゲートレベルの設計データに変換する（ステップＳ３３）。そして、生成された論理ゲートレベルの設計データに基づいて、自動レイアウト・ツールにより素子レベルのレイアウト・データを生成する（ステップＳ３４）。
【００７７】
このようにして、テスト回路のレイアウト・データが生成されると、本発明では、このテスト回路をモジュールとしてウエハ上に形成すべく、ウエハ上に開発した半導体チップとテスト回路モジュールとを所定の配置で並べたチップレイアウトを決定する（ステップＳ１５’）。このとき、後述のようにテスト回路モジュールは、テストされる半導体チップと１対１ではなく、１対８や１対２４のような割合で配置される。
【００７８】
そして、決定されたレイアウト・データに基づいてアートワークによりテスト回路モジュールを含んだ形でマスクパターン・データを生成し、このデータに基づいてマスクを作成する（ステップＳ１６’）。
【００７９】
その後、前工程により半導体ウェハ上に拡散処理や配線パターン形成などの処理を行なって半導体集積回路およびテスト回路モジュールが形成される（ステップＳ１７）。それから、本発明のプロセスでは、電源を供給するとともにテスト回路モジュールと半導体チップとを接続するためのプローブカードもしくはプロービングモジュールをウエハ上のテスト回路モジュールと半導体チップの電極パッドに接触させて、ウエハ上でテスト回路モジュールによる半導体チップのテストを自動的に行なわせる（ステップＳ１８’）。しかも、この実施例では、このウエハテストをエージング装置内で行なうようにしている。
【００８０】
そして、テストが終わるとウエハを各チップに分割するダイシングが行なわれる（ステップＳ１９）。その後、分割されたチップは樹脂などの封止材によってパッケージに封入される（ステップＳ２０）。このとき、ステップＳ１８のプローブテストで不良と判定されたチップは除去される。それから、パッケージ状態の半導体集積回路装置は、テスタによるテストが行なわれる（ステップＳ２２’）。このときのテストは、ステップＳ１８’で行なわれなかったＤＣテストのような簡単なテストのみである。そして、このテストで不良と判定されたものにはパッケージ表面にマーキングが付され（ステップＳ２３）、選別工程で除去されて良品のみが梱包されて出荷される（ステップＳ２４）。ウエハ上のテスト回路モジュールがＤＣテスト機能をも有する場合には、ステップＳ２２’でのテスタによるテストを省略することも可能である。
【００８１】
以上のように、本発明のプロセスでは、従来はウエハ状態とパッケージ状態でそれぞれ行なわれていたテストを１回で済ませることができるため、機能設計から製品出荷までの開発期間を短縮することができる。しかも、パッケージテストで不良が発見されて設計変更が必要になった場合には、従来のプロセスではウエハテストとパッケージテストを再度行なう必要があるため、ＴＡＴが非常に長くなってしまうが、本発明のプロセスでは設計変更があってもテストはウエハテストのみで良いためＴＡＴも大幅に短縮される。
【００８２】
さらに、この第３の実施形態においては、テストされる半導体チップが形成される半導体ウエハＷにテスト回路モジュール５ｂを形成し、プロービングモジュール１９によってテスト回路モジュール５ｂと半導体チップＣＨとを接続する構成としたが、たとえば、図１１に示すような半導体ウエハＷ上のチップＣＨ間のスクライブエリアＳＡに、テスト回路モジュール５ｂと半導体チップＣＨとを接続するテスト用配線を形成するようにしてもよい。
【００８３】
ところで、スクライブエリアＳＡにテスト用配線を形成した場合、スクライブエリアＳＡに沿ってダイシングにより各半導体チップＣＨをばらばらに切断するときに、スクライブエリアＳＡの中心線よりもずっと外側に沿って延設されている配線は切断されずに残ってしまうおそれがある。そして、このように切断されずに残っている配線があるとそれがアンテナの役割を果たして電磁ノイズを拾ってしまい、チップの電極パッドから内部回路にノイズが入り易くなることが予想される。
【００８４】
図１２および図１３には、そのようなスクライブエリアＳＡの残留配線による影響を少なくするための工夫された構成が示されている。このうち、図１２は、１層配線によって形成されたテスト用配線Ｈに適用して有効なレイアウト例を示し、図１３は、２層配線によって形成されたテスト用配線Ｈに適用して有効なレイアウト例を示す。
【００８５】
図１２、図１３に示すように、テスト用配線Ｈは、スクライブエリアＳＡの中心線であるスクライブラインＳＬを何度もまたぐように蛇行させて配設されている。これによって、半導体チップＣＨのダイシング時に必ずテスト用配線Ｈが切断され、しかもチップの電極パッドＰＡＤからスクライブエリアＳＡへ延びる残留配線の長さｌｃは、スクライブエリアＳＡの中心線までの距離と等しくなるようになっており、最短の長さで残るように切断が行われる。
【００８６】
図２０および図２１には、１つのテスト回路モジュールによってその周りの８個の半導体チップＣＨのテストを行なうようにする場合に、比較的効率の良い配線接続方式を示す。このうち図２０は１層配線によってテスト用配線Ｈを構成する場合を示している。図２０において、５ｂはテスト回路モジュールであり、ＣＨ１，ＣＨ２，ＣＨ３は周りの８個の半導体チップのうち３個を示している。
【００８７】
図２０は、テスト回路モジュール５ｂの４辺をそれぞれ２分割して、右上隅の半辺Ｘ２，Ｙ１には、隣接するチップＣＨ１の右側半分の周辺に設けられている全電極パッドと、チップＣＨ２の周辺のすべてに設けられている全電極パッドと、チップＣＨ３の周辺の左側半分に設けられている全電極パッドとに接続される端子を設け、スクライブエリアＳＡ１，ＳＡ２，ＳＡ３，ＳＡ４を利用してそれらの端子とチップＣＨ１，ＣＨ２，ＣＨ３の上記選択した電極パッドとを接続するテスト用配線を形成することを表わしている。テスト回路モジュール５ｂの４辺に設けられる端子のうち電源電圧の供給を受ける端子以外は電極パッドである必要はなく、スクライブエリアＳＡ１，ＳＡ２，ＳＡ３，ＳＡ４に形成されるテスト用配線の一端が接続される仮想的な端子とされる。従って、テスト回路モジュール５ｂの４辺には、テストされる半導体チップよりも端子を密に配置することができる。
【００８８】
上記チップＣＨ１，ＣＨ２，ＣＨ３以外の図示しない５個のチップに関しても同様にして、テスト回路モジュール５ｂの３つの角部の半辺Ｙ２，Ｘ３；Ｘ４，Ｙ３；Ｙ４，Ｘ１に、それぞれ隣接する３つのチップの上記と同様な部位の電極パッドと接続される端子を設けてスクライブエリアに形成したテスト用配線で接続を行なうようにする。これによって、比較的短い長さのテスト用配線で１つのテスト回路モジュールとその周りの８個の半導体チップとの接続を行なうことができる。
【００８９】
ところで、図２０のような接続方式を採用すると、チップＣＨ１とＣＨ３の対向する角を結ぶ対角線ＤＬの部分で最もテスト用配線が密となる。したがって、この対角線ＤＬの部分の幅の中に、ここを通したいすべての配線が許容されたピッチで入るかどうかを計算して、入りきらない場合には図２１のような２層配線方式を選択してやれば良い。
【００９０】
図２１において、５ｂはテスト回路モジュールであり、ＣＨ１〜ＣＨ８は周りの８個の半導体チップ、Ｈ１〜Ｈ４はテスト回路モジュール５ｂと半導体チップＣＨ１〜ＣＨ８とを接続するテスト用配線、Ａ〜Ｄは電極パッドを表わしている。なお、同一符号が付された電極パッドは同一のテスト用配線に接続されることを意味している。図２１では図示の都合上、テスト用配線Ｈ１〜Ｈ４が各チップの周辺に沿って延びるように表わされているが、実際のレイアウトではスクライブエリアＳＡに配置される。
【００９１】
図２１においては、スクライブエリアＳＡに配設されるテスト用配線が、それぞれ３本の歯部分とそれらと直交し一端にてそれらを結合する結合部とからなる４個のフォーク状配線体Ｈ１，Ｈ２，Ｈ３，Ｈ４から構成されている。そして、これら４つのフォーク状配線体Ｈ１，Ｈ２，Ｈ３，Ｈ４は、それぞれの歯部分が互いに９０゜異なる４つの方向からチップマトリックスのスクライブエリアＳＡに進入して対向する配線体同士は互いの歯が噛み合うように配置され、各チップＣＨ１〜ＣＨ８はこれらのフォーク状配線体Ｈ１，Ｈ２，Ｈ３，Ｈ４のいずれかの歯部分によって４つの辺が囲まれるように配置されている。そして、各チップＣＨ１〜ＣＨ８とテスト回路モジュール５ｂの電極パッドＡ，Ｂ，Ｃ，Ｄは、その辺に沿って配設された上記フォーク状配線体Ｈ１，Ｈ２，Ｈ３，Ｈ４の歯部分の配線に接続される。
【００９２】
また、４つのフォーク状配線体Ｈ１，Ｈ２，Ｈ３，Ｈ４は、各歯部分が並行するもの同士がそれぞれ同一の層の配線で形成され、直交するもの同士は異なる層の配線によって形成される。具体的には、フォーク状配線体Ｈ１とＨ３は１層目の配線で、Ｈ２，Ｈ４は２層目の配線で形成されている。これによって、互いに交差する部分で電気的に絶縁された状態となる。
【００９３】
このようにフォーク状配線体Ｈ１，Ｈ２，Ｈ３，Ｈ４によりテスト回路モジュール５ｂとその周りの８個の半導体チップＣＨ１〜ＣＨ８との接続を行なうことによって、配線の本数を減らすことができ、比較的幅の狭いスクライブラインを利用した接続が可能となる。ただし、図２１の接続方式はバス方式であり、１つの配線に複数のチップが接続されることとなるので、テスト回路モジュール５ｂから各半導体チップＣＨ１〜ＣＨ８に対してチップ選択信号を送って、ある時間帯にはいずれか１つのチップがテスト回路モジュール５ｂと接続されるようにして、時分割方式で順番にテストを行なっていくような制御を行なう必要がある。
【００９４】
図２２は、１つのテスト回路モジュール５ｂでその周りの２４個の半導体チップＣＨ１〜ＣＨ２４のテストを行なうようにした実施形態において、テスト回路モジュール５ｂとその周りの半導体チップＣＨ１〜ＣＨ２４とを接続する場合に、最も効率の良いと考えられる配線接続方式を示す。この方式は、図２１の方式の規模を大きくしただけのものであり、基本的な構成の仕方は同じである。すなわち、図２１の方式と同様に、テスト回路モジュール５ｂとその周りの２４個の半導体チップＣＨ１〜ＣＨ２４との接続は、４つのフォーク状配線体Ｈ１，Ｈ２，Ｈ３，Ｈ４によって行なわれる。図２１の方式との相違点は、各フォーク状配線体Ｈ１，Ｈ２，Ｈ３，Ｈ４に、３本ではなく５本ずつ歯部分が設けられている点にある。この実施例においても、各チップＣＨ１〜ＣＨ２４とテスト回路モジュール５ｂの電極パッドＡ，Ｂ，Ｃ，Ｄは、その辺に沿って配設された上記フォーク状配線体Ｈ１，Ｈ２，Ｈ３，Ｈ４の歯部分の配線に接続される。
【００９５】
テスト回路モジュールとテストされる半導体チップのウエハ上でのレイアウトは、図１０および図１１に示した例に限定されるものでなく、例えば図１４に示すように、半導体ウエハＷの中央部に複数のテスト回路モジュール５ｃ〜５ｅをまとめて配置し、そこから各チップＣＨにテスト用配線を延設したり、前述したプロービングモジュールなどによって半導体ウエハＷ上のテスト回路モジュール５ｃ〜５ｅと半導体チップＣＨとを接続してテストするようにしてもよい。
【００９６】
これらテスト回路モジュール５ｃ〜５ｅは、同一の機能を有していても良いが、それぞれ専用の機能を持たせ、たとえば、アナログ専用のテストモジュールや、デジタル専用のテストモジュールなどとすることも可能である。このようにして、専用のテスト機能を有する複数のテストＩＣ５ｃ〜５ｅをウエハ上に設けることにより、より高精度なテストを行うことができる。さらに、高周波専用のテスト機能なども取り込めるので、自由度の大きなテストが可能となる。
【００９７】
また、テスト回路モジュール５ｆを４つに分割し、図１５に示すように、それぞれを半導体チップＣＨの４つの周辺部に配置するようにしてもよい。たとえば、図１５に示す中央の半導体チップＣＨ１の周辺部には、該半導体チップＣＨ１をテストするテスト回路モジュール５ｆ（網掛けにより示した領域）と、半導体チップＣＨ１の周辺部近傍に位置する他の半導体チップＣＨをテストするテスト回路モジュール５ｆ（白抜きの領域）とが配置されることになる。この場合、比較的幅の狭いスクライブエリアに電極パッドを設けるのは困難になるので、半導体ウエハＷの周縁部の空き領域に電極パッドを形成し、その電極パッドからスクライブエリアに形成された配線もしくは半導体チップの上方の最終保護膜の表面にＰＩＱ（ポリイミド絶縁膜）などの絶縁性合成樹脂膜を形成しその上に形成された配線を介して各テスト回路モジュール５ｆに対する電源の供給が行われるように構成すると良い。
【００９８】
このように構成した場合には、テスト回路モジュール５ｆをそれぞれの半導体チップＣＨに対して均等に配置できるとともに、テスト機能毎に最適な位置すなわちテスト信号が入力される電極パッドに最も近い辺にそのテスト信号を発生するテスト機能部を配置するようなことができる。また、テスト回路モジュール５ｆは、テスト終了後、ダイシングにより切断されるので半導体チップＣＨには何ら電気的な影響を与えることがない。
【００９９】
さらに、図１６に示すように、テストされる半導体ウエハＷとは別個の半導体ウエハＷ１に構成されたプローブカード２ｂ側に、テスト回路モジュール５ｇを所定の間隔で配設し、１つのテスト回路モジュール５ｇによってそれに対応する半導体ウエハＷ上の複数の半導体チップＣＨをテストするようにしてもよい。プローブカード２ｂにおいて、ハッチングが付されているのがテスト回路モジュールであり、それ以外はバンプと配線が形成された領域である。また、図１６において、○印は１つのテスト回路モジュール５ｇがテスト対象としてカバーする範囲を示している。
【０１００】
図１６には、１つのテスト回路モジュール５ｇによって対向するチップとその周りのチップの計９個の半導体チップＣＨのテストをカバーする例が示されている。この場合、半導体ウエハＷ１には、図１７（ｂ）に示すように、バンプＢからなるニードル６ｂを設ける。そして、ウエハテスト時には、図１７（ａ）に示すように、半導体ウエハＷの半導体チップが形成された主面の上に、プローブカード２ｂである半導体ウエハＷ１のテスト回路モジュール５ｇが形成された主面を重ね合わせることによって、バンプＢからなるニードル６ｂと半導体チップＣＨの電極パッドとを接触させるようにする。これにより、使用耐久性を向上させることができる。なお、図１７（ｂ）は、図１７（ａ）の符号Ａの部分を拡大して示した部分拡大図である。
【０１０１】
図２３には、前記テスト回路によるテストが終了し、ウエハから切り出された半導体チップの実装構造の例を示す。このうち、（ａ）は一般的な１チップ１パッケージのもの、（ｂ）〜（ｄ）は１つのパッケージに複数のチップを封止した構造のもの、（ｅ），（ｆ）はセラミックなどの基板上にフェースダウン方式で実装されたチップを樹脂ＲＳでモールドした構造のものである。図２３において、ＣＨは半導体チップ、ＰＧは樹脂などからなるパッケージ、ＢＰは半導体チップＣＨの電極パッドに設けられたバンプ、ＬＤは半導体チップＣＨの電極パッドにバンプＢＰを介して電気的に接続されたリード端子である。
【０１０２】
上記構造のうち、図２３（ａ）のものは従来のテスタによるテストが可能であるが、（ｂ）〜（ｄ）のものはパッケージ内に２個以上のチップがあるので、テスタでテストする場合にはテスタからみてそれぞれのチップが独立したチップとして存在していないと、つまり別々にテストできる構成になっていないとテストパターンは非常に複雑になり、テストプログラムの開発およびテスト実行時間がかなり長くなってしまう。特に、（ｂ），（ｆ）の構造では、上のチップＣＨ２のテストは下のチップＣＨ１を介して行なわなくてはならないので、別々のテストは不可能である。また、（ｅ）の構造もチップの電極パッドが露出していないため実装後のテストは困難である。
【０１０３】
従って、図２３（ｂ）〜（ｆ）のような実装構造を有する半導体チップに関しては、前記実施例のようなウエハ段階で行なうテスト方式を採用した方が、従来のテスタを用いるテストに比べてはるかにテストプログラムが簡単になるとともにテスト実行時間も短縮される。
【０１０４】
次に、テストされる半導体チップが論理集積回路（ロジックＩＣ）である場合に、ＦＰＧＡ内に構築されてテストパターンを発生するテスト回路としてのＡＬＰＧの具体例を、図２４〜図２７を用いて説明する。これらのうち、図２４は、所定のアルゴリズムに従って、シェアードリソース方式で半導体チップの複数の入力端子に対するテスト信号を共通の制御回路の制御下で生成するＡＬＰＧ全体の概略構成およびシーケンス制御回路の具体例を示す。
【０１０５】
図２４のＡＬＰＧは、ＡＬＰＧ全体をシーケンシャルに制御するシーケンス制御回路４００と、シーケンス制御回路４００からの制御信号を受けてテスト信号を生成するとともにテストされる論理回路（半導体チップ）からの出力信号を受けて期待値と比較して良否の判定信号を出力するドライバ／コンパレータブロック３００と、ＡＬＰＧと外部の制御装置との間のインタフェースを行なうインタフェース回路２１０とから構成されている。ドライバ／コンパレータブロック３００は図２５にその具体例が、またインタフェース回路２１０は図２７にその具体例が示される。
【０１０６】
上記各回路のうちシーケンス制御回路４００は、図２４に示されているように、所定のテストパターン生成アルゴリズムに従って記述された複数のマイクロ命令群からなるマイクロプログラムが格納された命令メモリ４１１と、該命令メモリ４１１から読み出すべきマイクロ命令を指定するプログラムカウンタ４１２、命令メモリ４１１から読み出されたマイクロ命令内の命令コードを解読して上記プログラムカウンタ４１２などシーケンス制御回路４００内の回路に対する制御信号を形成する命令解読制御回路４３０、基準クロックφ０に基づいてタイミング制御信号を形成するタイミング発生部４２０、マイクロ命令内のタイミング設定ビットＭＦｄ（ＴＳビット）に基づいてタイミング発生部４２０に対する制御データを出力するデータレジスタセット４１７、マイクロ命令内のタイミング設定ビットＭＦｄ（ＴＳビット）をデコードしてデータレジスタセット４１７から制御データを読み出すデコーダ４１８などを備えている。上記命令メモリ４１１およびデータレジスタセット４１７は、データを書換え可能なＲＡＭもしくはＥＥＰＲＯＭなどで構成される。
【０１０７】
また、テストされる論理回路の内、その機能が特定されている回路（例えば、ＡＬＵ：Arithmetic Logic Unit）の場合には、すでに適切なテストパターン形成方式が確立されている場合が多いので、そのテストパターンの資産を利用することで、効率の良いテストパターンの生成が可能である。また、組合せ論理回路に関しては、故障仮定法および一つの回路には故障は一つであるという単一故障という考えに基づくＤアルゴリズムと呼ばれる効率の良いテストパターンの生成方法が知られている。この手法を利用することによって、テストパターン生成のためのマイクロプログラムを短くすることができ、命令メモリ４１１の容量の増大を実現可能な程度まで抑えることができる。
【０１０８】
この実施例のＡＬＰＧでは、特に制限されないが、デコーダ４１８でデコードされるタイミング設定ビットＴＳは２ビットで構成され、データレジスタセット４１７には７個の制御データが格納されている。これらの制御データのうち一つはテスト・サイクルを規定するデータ"ＲＡＴＥ"、残りの６個の制御データは、テスト用バスの各信号線ごとにハイレベルもしくはロウレベルの信号の出力タイミングを与える２種類の制御データ"ＡＣＬＫ１"，"ＡＣＬＫ２"と、パルス信号の立上がりタイミングを与える２種類の制御データ"ＢＣＬＫ１"，"ＢＣＬＫ２"と、パルス信号の立下がりタイミングおよび期待値との比較出力タイミングを与える２種類の制御データ"ＣＣＬＫ１"，"ＣＣＬＫ２"である。
【０１０９】
これらの各制御データが、タイミング発生部４２０に供給されると、制御データＲＡＴＥに関しては予め規定されたタイミングの信号ＲＡＴＥがプログラムカウンタ４１２に供給されて命令メモリ４１１からのマイクロ命令コードの取り込みが行なわれる。また制御データとして"ＡＣＬＫ１"〜"ＣＣＬＫ２"がタイミング発生部４２０に供給されると、タイミングクロックＡＣＬＫ１〜ＣＣＬＫ２の中からその制御コードに対応するクロックがドライバ／コンパレータ回路３００に出力される。各クロックの使用のための接続や選択は必要に応じて適宜実施される。
【０１１０】
さらに、ＡＬＰＧのシーケンス制御回路４００には、上記プログラムカウンタ４１２の値を「＋１」にインクリメントするためのインクリメンタ４２１や、上記インクリメンタ４２１またはアドレスフィールドＭＦａ内の飛び先番地のいずれかを選択してプログラムカウンタ４１２へ供給するマルチプレクサ４２２、オペランドフィールドＭＦｃ内の繰り返し数を保持するインデックスレジスタ４２３、該インデックスレジスタ４２３の値を「−１」するためのデクリメンタ４２４、「−１」にディクリメントされた値を保持するワーキングレジスタ４２５、所定の命令で用いられるオペランドのプログラムカウンタ４１２への転送の有無を示すフラグ４２７、レジスタ４２３，４２５の値を選択的に上記デクリメンタ４２４に供給するマルチプレクサ４２８、デクリメンタ４２４の値をワーキングレジスタ４２５のいずれかのプレーンに分配するデマルチプレクサ４２９などが設けられている。
【０１１１】
図２４のＡＬＰＧでは、マイクロ命令コードに命令の繰り返し数を格納するオペランドフィールドＭＦｃを設けるとともに、その繰り返し数を保持するインデックスレジスタ４２３を設けているので、同一テスト信号を繰り返し生成するような場合に、必要なマイクロ命令数を減らしマイクロプログラムを短くすることができる。また、この実施例のＡＬＰＧでは、インデックスレジスタ４２３やワーキングレジスタ４２５、フラグ４２７が複数プレーン（図では４個）設けられていることにより、あるループ処理内におけるサブループ処理、さらにそのサブループ処理内におけるサブループ処理といったことを容易に実行することができ、マイクロプログラムを短くすることができる。
【０１１２】
図２５には、上記ドライバ／コンパレータ回路３００の具体例が示されている。なお、図２５の回路は、テスト用バス２２０を構成する信号線のうちの１本に対応するドライバ／コンパレータ回路のみが代表的に示されているが、実際にはテスト用バス２２０を構成する信号線の数だけ図２５に示す回路が設けられる。そして、このテスト用バスがウエハ上のスクライブエリアに形成されて、ＡＬＰＧとテストされる論理回路としての半導体チップとが接続される。
【０１１３】
図２５に示すように、この実施例のドライバ／コンパレータ回路は、テスト用バスへ出力する信号を形成するドライバ回路（信号形成回路）３４０と、テスト用バス上の信号と期待値信号とを比較して一致／不一致を比較するコンパレータ回路（比較回路）３５０と、ドライバ回路３４０とコンパレータ回路３５０とを切り替える切替え回路３６０とから構成される。切替え回路３６０は、ドライバ回路３４０と入出力ノードＮｉｏとの間に設けられた伝送ゲートＴＧ１と、入出力ノードＮｉｏとコンパレータ回路５０と間に設けられた伝送ゲートＴＧ２とから構成され、上記シーケンス制御回路４００から供給される入出力制御ビットＩ／Ｏに応じていずれか一方が開かれ他方は遮断状態とされる。
【０１１４】
ドライバ回路３４０は、タイミング発生部４２０から供給されるタイミングクロックＡＣＬＫｉによって入出力制御ビットＴＰを取り込んで保持するエッジトリガ型フリップフロップ３４１と、タイミング発生部４２０から供給されるタイミングクロックＢＣＬＫｉとＣＣＬＫｉとの論理和をとるＯＲゲート３４２と、このＯＲゲート３４２の出力と上記エッジトリガ型フリップフロップ３４１の出力を入力信号とするＪ／Ｋフリップフロップ３４３と、このＪ／Ｋフリップフロップ３４３の出力とシーケンス制御回路４００から供給される入出力制御ビットＣＯＮＴとを入力信号とするＡＮＤゲート３４４と、上記エッジトリガ型フリップフロップ３４１の出力とシーケンス制御回路４００から供給される入出力制御ビットＣＯＮＴとを入力信号とするＡＮＤゲート３４５と、これらのＡＮＤゲート３４４，３４５の出力によってテスト用バスを駆動するドライバ３４６とから構成されている。
【０１１５】
一方、コンパレータ回路３５０は、タイミング発生部４２０から供給されるタイミングクロックＣＣＬＫｉとシーケンス制御回路４００から供給される入出力制御ビットＣＯＮＴとを入力信号とするＡＮＤゲート３５１と、上記Ｄ型フリップフロップ３４１の出力（期待値）と伝送ゲートＴＧ２を介して供給されるテスト用バス上の信号とを入力信号とするエクスクルーシブＯＲゲート３５２と、このエクスクルーシブＯＲゲート３５２と上記ＡＮＤゲート３５１との出力を入力信号とするＡＮＤゲート３５３と、このＡＮＤゲート３５３の出力をラッチするフリップフロップ３５４とから構成されており、すべてのコンパレータ回路３５０の出力の論理和をとった信号がトータル・フェイル信号ＴＦＬとして出力される。上記入出力制御ビットＩ／Ｏ、ＴＰ、ＣＯＮＴは、上記制御信号に相当する。
【０１１６】
図２４に示されているように、本実施例のＡＬＰＧにおけるマイクロ命令は、ジャンプ命令で使用する命令の飛び先番地を示すＰＣアドレスが格納されるアドレスフィールドＭＦａと、シーケンス制御コードが格納されるオペコードフィールドＭＦｂと、命令の繰り返し数などが格納されるオペランドフィールドＭＦｃと、上記データレジスタセット１４からタイミング発生部４２０に対する制御信号を読み出すためのタイミング設定ビットＴＳが格納されるタイミング設定フィールドＭＦｄと、上記ドライバ／コンパレータ回路３００の入出力制御ビットが格納される入出力制御フィールドＭＦｅとからなる。
【０１１７】
上記タイミング設定フィールドＭＦｄに格納されるタイミング設定ビットＴＳは、前述したようにこの実施例では２ビットであるが、３ビット以上設けてもよい。また、上記入出力制御フィールドＭＦｅに格納される入出力制御ビットは、テスト用バス２２０のｎ本の信号線に対応して、ドライバ・ビットＴＰとＩ／Ｏビットとコントロール・ビットＣＯＮＴの３ビットを１セットとし、ｎセットだけ設けられている。これらのビットのうち、Ｉ／Ｏビットは入力か出力かを指定する制御ビットで"１"のときは伝送ゲートＴＧ１を開きかつＴＧ２を遮断してドライバの出力信号をテスト用バス２２０の対応する信号線上へ出力し、"０"のときは伝送ゲートＴＧ１を遮断しかつＴＧ２を開いてテスト用バス２２０の対応する信号線上の信号を比較用のゲート３５２へ入力させる。ドライバ・ビットＴＰおよびコントロール・ビットＣＯＮＴは、その組合せに応じてハイ出力またはロウ出力か、正パルスもしくは負パルスの出力か、入力無効状態か、出力ハイインピーダンス状態かを指定する。
【０１１８】
表１には、上記入出力制御ビットＴＰ，Ｉ／Ｏ，ＣＯＮＴとドライバ／コンパレータ回路３００から出力されるテスト信号（テストパターン）との関係が示されている。
【０１１９】
【表１】
2004260188.tif 000003
【０１２０】
表１に示されているように、入出力制御ビットＴＰ，Ｉ／Ｏ，ＣＯＮＴが「１１１」のときはドライバ回路３４０がハイレベルの信号を出力し、「０１１」のときはドライバ回路３４０がロウレベルの信号を出力し、「１１０」のときはドライバ回路３４０が正のパルス信号を出力し、「１１０」のときはドライバ回路３４０が負のパルス信号を出力するように制御が行なわれる。また、入出力制御ビットＴＰ，Ｉ／Ｏ，ＣＯＮＴが「１０１」のときはコンパレータ回路３５０がハイレベルの入力信号を期待し、「００１」のときはコンパレータ回路３５０がロウレベルの入力信号を期待し、「１００」のときは入力信号を無効とするように制御が行なわれる。
【０１２１】
なお、この実施例のドライバ／コンパレータ回路３００では、制御ビットＴＰ，Ｉ／Ｏ，ＣＯＮＴが「０００」となる状態は何ら意味を持たないように構成されている。ただし、制御ビットＴＰ，Ｉ／Ｏ，ＣＯＮＴが「０００」のときは、例えば伝送ゲートＴＧ１を閉じてＴＧ２を開き、かつエクスクルーシブＯＲゲート３５２を上記ハイレベルとロウレベルの間にある２つのレベルで動作するシュミット回路としてその２つのレベル間にテスト用バス２２０に接続された入出力ノードＮｉｏの電位が存在する状態（ハイインピーダンス状態）を比較できるようにドライバ／コンパレータ回路３００を構成しておくことも可能である。
【０１２２】
図２６には上記実施例におけるタイミング発生部４２０より供給されるタイミングクロックＡＣＬＫ１〜ＣＣＬＫ２とドライバ／コンパレータ回路３００からテスト用バス２２０上に出力される信号の一例が示されている。図２６において、（ａ）は外部から供給される基準クロックφ０を、（ｂ）〜（ｇ）はタイミングクロックＡＣＬＫ１〜ＣＣＬＫ２の波形を、（ｈ）は表９の出力テスト信号として「１」が指定されかつクロックとしてＡＣＬＫ１が選択された端子の出力信号の波形を示す。また、（ｉ）は表１の出力テスト信号として「０」が指定されかつクロックとしてＡＣＬＫ２が選択された端子の出力信号の波形を示す。また、（ｊ）は表１の出力テスト信号として「Ｐ」が指定されかつクロックとしてＢＣＬＫ１，ＣＣＬＫ１が選択された端子の出力信号の波形を示す。さらに、（ｋ）は表１の出力テスト信号として「Ｎ」が指定されかつクロックとしてＢＣＬＫ２，ＣＣＬＫ２が選択された端子の出力信号の波形を示す。
【０１２３】
図２６から分かるように、入出力制御ビットＴＰ，Ｉ／Ｏ，ＣＯＮＴが「１１１」に設定されクロックＡＣＬＫ１が指定された端子からはクロックＡＣＬＫ１に従い図２６（ｈ）のようなハイレベルの信号が出力され、ＴＰ，Ｉ／Ｏ，ＣＯＮＴが「０１１」に設定されクロックＡＣＬＫ２が指定された端子からはクロックＡＣＬＫ２に従い図２６（ｉ）のようなロウレベルの信号が出力され、ＴＰ，Ｉ／Ｏ，ＣＯＮＴが「１１０」に設定されクロックＡＣＬＫ１，ＢＣＬＫ１，ＣＣＬＫ１が指定された端子からはクロックＡＣＬＫ１でセットされたデータに従いＢＣＬＫ１，ＣＣＬＫ１をエッジとする図２６（ｊ）のような正パルスが出力され、ＴＰ，Ｉ／Ｏ，ＣＯＮＴが「０１０」に設定されクロックＡＣＬＫ２，ＢＣＬＫ２，ＣＣＬＫ２が指定された端子からはクロックＡＣＬＫ２でセットされたデータに従いＢＣＬＫ２，ＣＣＬＫ２をエッジとする図２６（ｋ）のような負パルスが出力される。
【０１２４】
また、図示しないが、入出力制御ビットＴＰ，Ｉ／Ｏ，ＣＯＮＴが「１０１」に設定されクロックＣＣＬＫ１が指定された端子では期待値をハイレベルとして図２６（ｆ）のクロックＣＣＬＫ１をストローブ信号として比較が行なわれ、ＴＰ，Ｉ／Ｏ，ＣＯＮＴが「００１」に設定されクロックＣＣＬＫ２が指定された端子では期待値をロウレベルとし図２６（ｇ）のクロックＣＣＬＫ２をストローブ信号として比較が行なわれる。なお、クロックの選択は上記に限定されず任意の組合せとすることができる。
【０１２５】
上記のような構成を有するＡＬＰＧは、命令メモリ４１１に格納されるプログラムやデータレジスタセット４１７に格納される制御データを書き換えることで、発生するテストパターンおよびその出力タイミングを任意に変えることができる。そのため、テストされる半導体チップが異なる場合においても、同一のアーキテクチャを有するＡＬＰＧを同一のウエハ上に形成してテストするようなことが可能である。また、同一のアーキテクチャを有するＡＬＰＧを使用できない場合でも、テスト対象がロジックＩＣやメモリのように同一の範疇にあれば、それをテストするＡＬＰＧのアーキテクチャは類似のものとなるので、半導体チップ毎に最適なＡＬＰＧを設計することは、設計者にとってそれほど大きな負担とはならない。
【０１２６】
ところで、上記のようにＡＬＰＧをプログラマブルなデバイスとしてデータを書き換えるには、外部装置と接続できる必要がある。そのため、図２４の実施例のＡＬＰＧにはインタフェース回路２１０が設けられている。図２７は、そのインターフェイス回路２１０の具体例を示す。前記第３の実施形態のように、テスト回路がテストされる半導体チップと同一ウエハ上に形成される場合、テスト回路内のデータの書き換えのために外部装置と接続するための電極パッド数が多くなることは望ましくない。そこで、この実施例のＡＬＰＧでは、外部装置とのインタフェース回路として、ＩＥＥＥ１１４９．１規格で規定されているＴＡＰ（Test Access Port）２１０が使用されている。ＴＡＰをインタフェースとすることにより、データの書き換えのために外部装置と接続するための電極パッドは数個で済むこととなる。
【０１２７】
ＴＡＰは、ＩＥＥＥ１１４９．１規格で規定されているスキャンテストやＢＩＳＴ回路のためのインタフェースおよび制御回路で、入力ポートからのテストデータを出力ポートへシフトするときに使用するバイパスレジスタ２１１、回路へ特定の信号を伝える場合に使用するデータレジスタ２１２、チップ固有の製造識別番号を設定するためのデバイスＩＤレジスタ２１３、データレジスタの選択や内部のテスト方法を制御する場合に使用するインストラクションレジスタ２１４、ＴＡＰ回路全体を制御するコントローラ２１５等により構成されている。
【０１２８】
上記データレジスタ２１２はオプション扱いのレジスタである。また、インストラクションレジスタ２１４に設定される命令には、４つの必須命令と３つのオプション命令が用意されている。コントローラ２１５には、専用の３つの外部端子から、テストモードを指定するためのテストモードセレクト信号ＴＭＳ、テストクロックＴＣＫ、リセット信号ＴＲＳＴが入力されており、これらの信号に基づいて上記レジスタ２１１〜２１４やセレクタ回路２１６〜２１８に対する制御信号を形成する。
【０１２９】
また、ＴＡＰにはテストデータＴＤＩの入力端子とテスト結果データＴＤＯの出力端子が設けられており、入力されたテストデータＴＤＩは上記セレクタ回路２１６を介して各レジスタ２１１〜２１４または内部のスキャンパスIscan,Bscanへ供給される。また、レジスタ２１１〜２１４の内容および内部回路からのスキャンアウトデータは、セレクタ回路２１７、２１８を介してチップ外部へ出力される。さらに、ＴＡＰには、データレジスタ２１２とインストラクションレジスタ２１４の内容に従って内部のＢＩＳＴ回路に対する信号が形成されて供給されると共に、ＢＩＳＴ回路から出力されたテスト結果を示す信号がセレクタ回路２１７、２１８を介してチップ外部へ出力可能に構成されている。
【０１３０】
本発明のテストシステムでは、テストされる論理回路（半導体チップ）が形成されたウエハ上に形成されるテスト回路（ＡＬＰＧ）をＢＩＳＴ回路とみなして、上記ＴＡＰの有するＢＩＳＴ回路用の信号入出力機能を利用して、ＡＬＰＧのデータレジスタセット４１７に対する設定データや命令メモリ４１１に格納されるマイクロプログラムを入力したり、ＡＬＰＧによるテスト結果を出力したりするように構成される。また、ＡＬＰＧのタイミング発生部４２０に対するクロックφ０もこのＴＡＰ２１０を介して供給される。図２７では、タイミング発生部４２０に対するクロックφ０は、ＴＡＰ２１０のクロックＴＣＫとは別個のクロックとされているが、φ０の代わりにＴＣＫをタイミング発生部４２０に対して供給するようにしてもよい。
【０１３１】
なお、図２７において、"Iscan"は内部論理回路を構成するフリップフロップをチェーン状に結合したシフトレジスタをテストデータのスキャンパスとして使用して、内部論理回路の診断を行なうためのテストパスを意味する。また、"Bscan"は信号入出力部内に設けられるフリップフロップをチェーン状に結合したシフトレジスタをスキャンパスとして使用して、他の半導体集積回路との間の接続状態を診断（バウンダリスキャンテスト）を行なうためのテストパスを意味する。ＴＡＰの有するこれらのスキャンテストのための機能やバウンダリスキャンテストの機能は、本実施例のテストシステムでは使用されないので説明は省略する。
【０１３２】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば図９および図１０の実施例では、テストされる半導体チップが形成されるウエハ上にテスト回路を配置し、このテスト回路として図２４のようなＡＬＰＧが用いられると説明したが、図２４のＡＬＰＧを直接ウエハ上に形成する代わりに、テストされる半導体チップが形成されるウエハ上にはＦＰＧＡを形成し、このＦＰＧＡ内に図２４のようなＡＬＰＧを構築してテストすることも可能である。
【０１３３】
また、図２４の実施例においては、テストされる半導体チップが形成されるウエハ上にテスト回路を配置する場合に、外部装置とのインタフェースにＴＡＰを利用するとしたが、前述したプローブカードやプロービングモジュールにテスト回路を構成する場合にも、そのインタフェースとしてＴＡＰを利用することも可能である。
【産業上の利用可能性】
【０１３４】
本発明は、半導体集積回路装置のテストならびに半導体集積回路装置の製造に広く利用することができる。
【図面の簡単な説明】
【０１３５】
【図１】本発明の第１の実施形態によるテストシステムの説明図である。
【図２】本発明の第１の実施形態によるプローブカードに実装されたテスト用ＩＣの実装説明図である。
【図３】本発明の第１の実施形態による仮想テスタの説明図である。
【図４】本発明の第２の実施形態によるテストシステムの説明図である。
【図５】本発明の第２の実施形態によるプローブカードに形成されたニードルとテスト用ＩＣとの説明図である。
【図６】本発明の第２の実施形態によるプローブカードを構成するウエハ片の形成例を示す図である。
【図７】本発明の他の実施形態によるテストされる半導体チップとテスト回路モジュールとの配置説明図である。
【図８】（ａ）は、本発明の他の実施形態によるテストされる半導体ウエハとプローブカードとのコンタクト例を示した図、（ｂ）は、その一部を拡大した説明図である。
【図９】（ａ）は、本発明の第３の実施形態による半導体ウエハに形成されたテスト回路モジュールの配置例を示す図、（ｂ）は、プロービングモジュールの説明図である。
【図１０】本発明の第３の実施形態によるテスタにおけるテスト測定範囲の説明図である。
【図１１】本発明の他の実施形態によるテストされる半導体ウエハへのテスト回路モジュールの形成例を示した図である。
【図１２】本発明の他の実施形態によるテスト回路モジュールと半導体チップとを接続する配線を半導体ウエハのスクライブエリア上に形成した一例を示した説明図である。
【図１３】本発明の他の実施形態によるテスト回路モジュールと半導体チップとを接続する配線を半導体ウエハのスクライブエリア上に形成した他の例を示した説明図である。
【図１４】本発明の他の実施形態によるテストされる半導体ウエハへのテスト回路モジュールの形成の一例を示した図である。
【図１５】本発明の他の実施形態によるテストされる半導体ウエハへのテスト回路モジュールの形成の他の例を示した図である。
【図１６】本発明の他の実施形態によるテストされる半導体ウエハへのテスト回路モジュールの形成のさらに他の例を示した図である。
【図１７】（ａ）は、本発明の他の実施形態によるテストされる半導体ウエハとプローブカードとのコンタクトの他の例を示した図、（ｂ）は、その一部を拡大した説明図である。
【図１８】従来のテスタを用いた場合における半導体集積回路装置の開発開始から出荷までのプロセスを示すフローチャートである。
【図１９】本発明の実施形態のテスト方式を適用した場合における半導体集積回路装置の開発開始から出荷までのプロセスを示すフローチャートである。
【図２０】１つのテスト回路モジュールでその周りの８個の半導体チップのテストを行なうようにする場合における比較的効率の良い配線接続方式を示すレイアウト説明図である。
【図２１】１つのテスト回路モジュールでその周りの８個の半導体チップのテストを行なうようにする場合における比較的効率の良い配線接続方式の他の例を示すレイアウト説明図である。
【図２２】１つのテスト回路モジュールでその周りの２４個の半導体チップのテストを行なうようにする場合における比較的効率の良い配線接続方式の他の例を示すレイアウト説明図である。
【図２３】ウエハから切り出された半導体チップの実装構造の例を示す断面説明図である。
【図２４】本発明で用いられるテスト回路としてのＡＬＰＧの構成例を示すブロック図である。
【図２５】ＡＬＰＧを構成するドライバ／コンパレータ回路の具体例を示す論理構成図である。
【図２６】図２４のＡＬＰＧにより形成されるテスト用信号波形の一例を示す波形図である。
【図２７】ＡＬＰＧを構成するインタフェース回路の構成例を示すブロック図である。
【符号の説明】
【０１３６】
１  テストシステム
２，２ａ，２ｂ  プローブカード
３  制御装置
３ａ  電源供給装置
４，４ａ，４ｂ  プローブカードの基板
５〜５ｆ  テスト用ＩＣ，テスト回路モジュール（テスト回路）
６，６ａ，６ｂ  ニードル
７〜９  ＦＰＧＡ
１０  パターン発生部
１１  タイミング発生部
１２  電源供給部
１３  ＤＣテスト回路
１４  ドライバ
１５  コンパレータ
１６  マイクロコンピュータ
１７  ウエハ片
１８  固定枠
１９  プローブモジュール
２１０  インタフェース回路
３００  ドライバ／コンパレータブロック
３４０  ドライバ回路３４０
３５０  コンパレータ回路（比較回路）
３６０  切替え回路
４００  シーケンス制御回路
４１１  命令メモリ
４１２  プログラムカウンタ
４２０  タイミング発生部
４３０  命令解読制御回路
Ｗ，Ｗ１  半導体ウエハ
ＣＨ  半導体チップ
ＴＣＩ  半導体集積回路装置
Ｂ  バンプ
ＳＡ  スクライブエリア
Ｄ１，Ｄ２  電極パッド
Ｈ  テスト用配線
【図１】
2004260188.tif 000004
【図２】
2004260188.tif 000005
【図３】
2004260188.tif 000006
【図４】
2004260188.tif 000007
【図５】
2004260188.tif 000008
【図６】
2004260188.tif 000009
【図７】
2004260188.tif 000010
【図８】
2004260188.tif 000011
【図９】
2004260188.tif 000012
【図１０】
2004260188.tif 000013
【図１１】
2004260188.tif 000014
【図１２】
2004260188.tif 000015
【図１３】
2004260188.tif 000016
【図１４】
2004260188.tif 000017
【図１５】
2004260188.tif 000018
【図１６】
2004260188.tif 000019
【図１７】
2004260188.tif 000020
【図１８】
2004260188.tif 000021
【図１９】
2004260188.tif 000022
【図２０】
2004260188.tif 000023
【図２１】
2004260188.tif 000024
【図２２】
2004260188.tif 000025
【図２３】
2004260188.tif 000026
【図２４】
2004260188.tif 000027
【図２５】
2004260188.tif 000028
【図２６】
2004260188.tif 000029
【図２７】
2004260188.tif 000030