(57)【要約】【課題】　本発明は多重チャンネルを有するモストランジスター及びその製造方法を提供する。【解決手段】　本発明は半導体基板の主表面上に、垂直方向に形成された複数個のチャンネル及びそれぞれのチャンネルの間に形成された複数個のトンネルを具備するアクティブチャンネルパターンが形成される。前記アクティブチャンネルパターン上に前記複数個のトンネルを埋めたてながら複数個のチャンネルを囲むようにゲート電極が形成される。前記ゲート電極と複数個のチャンネルとの間にゲート絶縁膜が形成される。前記アクティブチャンネルパターンの両側に前記複数個のチャンネルと連結されるようにソース／ドレーン領域が形成される。ゲート電極として埋めたてられるトンネルの水平の長さがゲート長さ領域に限定されてチャンネル幅よりも小さなゲート長さを有する高集積トランジスターを具現することができる。【選択図】　図４
2004128508.tif 000002
【特許請求の範囲】
【請求項１】
　半導体基板の主表面上に形成されて、垂直方向に形成された複数個のチャンネルを具備して、それぞれのチャンネルの間には少なくとも一つのトンネルが形成されているアクティブチャンネルパターンと、
　前記アクティブチャンネルパターン上に前記複数個のトンネルを埋めたてながら前記複数個のチャンネルを囲むように形成されたゲート電極と、
　前記アクティブチャンネルパターンの両側に前記複数個のチャンネルと連結されるように形成されたソース／ドレーン領域と、
を具備することを特徴とする半導体装置。
【請求項２】
　前記複数個のチャンネルは互いに対向する第１及び第２側部と互いに対向する第３及び第４側部とを具備し、前記ソース／ドレーン領域はそれぞれ相応する前記第１及び第２側部に位置し、前記ゲート電極は前記第３及び第４側部上で前記複数個のチャンネルを覆いかぶせて、前記ゲート電極が少なくとも一つの前記チャンネルを通じて延長されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
　前記複数個のチャンネルは順次に積層されて互いに離隔され、一つのトンネルが隣接するトンネルらの間に位置して２個のトンネルを限定する３個のチャンネルを具備することを特徴とする請求項１に記載の半導体装置。
【請求項４】
　前記複数個のチャンネル及びトンネルは前記基板の表面に対して平行するように延長され、前記表面に対して直交する方向に前記表面上に積層された互いに交錯する一連のチャンネルら及びトンネルを限定することを特徴とする請求項１に記載の半導体装置。
【請求項５】
　前記ゲート電極は少なくとも一つのトンネルを埋めたてることを特徴とする請求項１に記載の半導体装置。
【請求項６】
　前記ゲート電極と前記複数個のチャンネルとの間に形成されたゲート絶縁膜をさらに含むことを特徴とする請求項１に記載の半導体装置。
【請求項７】
　前記複数個のチャンネルは単結晶シリコンでなされたことを特徴とする請求項１に記載の半導体装置。
【請求項８】
　前記ゲート電極はポリシリコンでなされたことを特徴とする請求項１に記載の半導体装置。
【請求項９】
　前記ゲート電極の上面上に形成されたゲート積層膜をさらに具備することを特徴とする請求項８に記載の半導体装置。
【請求項１０】
　前記ゲート積層膜は金属シリサイドまたは絶縁物質でなされたことを特徴とする請求項９に記載の半導体装置。
【請求項１１】
　前記ゲート積層膜は導電物質でなされて、前記ゲート電極の上面及び前記ゲート電極の側壁上部を部分的にカバーするように形成されていることを特徴とする請求項８に記載の半導体装置。
【請求項１２】
　前記ソース／ドレーン領域は前記複数個のチャンネルに対して垂直方向に一定のドーピングプロファイルを有することを特徴とする請求項１に記載の半導体装置。
【請求項１３】
　前記ソース／ドレーン領域は選択的なエピタキシャル成長法で形成された単結晶シリコンでなされたことを特徴とする請求項１に記載の半導体装置。
【請求項１４】
　前記ソース／ドレーン領域はポリシリコン、金属及び金属シリサイドからなる群より選択された少なくともいずれか一つの導電物質でなされたことを特徴とする請求項１に記載の半導体装置。
【請求項１５】
　前記ソース／ドレーン領域と前記チャンネルとの間に形成されたソース／ドレーン拡張層をさらに具備することを特徴とする請求項１に記載の半導体装置。
【請求項１６】
　前記ソース／ドレーン拡張層は選択的なエピタキシャル成長法で形成された単結晶シリコンでなされて、前記ソース／ドレーン領域はポリシリコン、金属及び金属シリサイドからなる群より選択された少なくともいずれか一つの導電物質でなされたことを特徴とする請求項１１に記載の半導体装置。
【請求項１７】
　前記アクティブチャンネルパターン下部の前記基板の主表面に高濃度ドーピング領域が形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項１８】
　前記アクティブチャンネルパターンの側面を露出しながら前記ソース／ドレーン領域を囲むように形成されたフィールド領域をさらに具備することを特徴とする請求項１に記載の半導体装置。
【請求項１９】
　前記半導体基板はシリコン、シリコンゲルマニウム、シリコン−オン−インシュレータ（ＳＯＩ）及びシリコンゲルマニウム−オン−インシュレータ（ＳＧＯＩ）からなる群より選択されたいずれか一つでなされたことを特徴とする請求項１に記載の半導体装置。
【請求項２０】
　前記トンネルらは前記チャンネルらの幅よりも短い幅を有することを特徴とする請求項１に記載の半導体装置。
【請求項２１】
　前記トンネルらの両側壁には前記チャンネル長さとトンネルの長さとの差の半分に該当する厚さでなされたゲートスペーサをさらに具備することを特徴とする請求項２０に記載の半導体装置。
【請求項２２】
　前記ソース／ドレーン領域の基底部分と前記基板の主表面との間にソース／ドレーン接合キャパシタンスを減少させるために形成された絶縁膜パターンを具備することを特徴とする請求項１に記載の半導体装置。
【請求項２３】
　前記絶縁膜パターンは単一膜で形成されていることを特徴とする請求項２２に記載の半導体装置。
【請求項２４】
　前記絶縁膜パターンは第１絶縁膜及び第２絶縁膜が積層された複合膜で形成され、前記第２絶縁膜は前記第１絶縁膜に対して蝕刻選択比を有する物質でなされたことを特徴とする請求項２２に記載の半導体装置。
【請求項２５】
　最低部チャンネルの寄生トランジスターが動作することを防止するために最低部トンネルが残りトンネルに比べて厚く形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項２６】
　前記ソース／ドレーン領域は選択的なエピタキシャル成長法で形成されて前記最低部トンネルの上部までドーピングされた単結晶膜でなされたことを特徴とする請求項２５に記載の半導体装置。
【請求項２７】
　前記アクティブチャンネルパターンは最上部にトンネル状のグルーブが形成されていて、前記ゲート電極は前記トンネル状のグルーブを埋めたてるように形成されることを特徴とする請求項１に記載の半導体装置。
【請求項２８】
　半導体基板の主表面上に複数個のチャンネル層間層及び複数個のチャンネル層が互いに反復して積層された予備アクティブパターンを形成する段階と、
　前記基板上の前記予備アクティブパターンの対向する端部にソース／ドレーン領域を形成する段階と、
　前記複数個のチャンネル層間層を選択的に除去して前記アクティブ予備パターンを貫通する複数個のトンネルを形成して、前記トンネルらと前記チャンネル層でなされた複数個のチャンネルとでなされたアクティブチャンネルパターンを形成する段階と、
　前記複数個のトンネル内に前記チャンネルを囲むゲート電極を形成する段階と、
を具備することを特徴とする半導体装置の製造方法。
【請求項２９】
　前記ソース／ドレーン領域を形成する段階は、
　前記予備アクティブパターンの互いに離隔された領域を蝕刻する段階と、
　前記蝕刻された領域ら内にソース／ドレーン領域を形成する段階と、
をさらに含むことを特徴とする請求項２８に記載の半導体装置の製造方法。
【請求項３０】
　前記予備アクティブパターンの互いに離隔された領域を蝕刻する段階は、前記予備アクティブパターンの離隔された領域を蝕刻して前記予備アクティブパターンの互いに対向する第１及び第２側部を限定する段階であり、
　前記ソース／ドレーン領域を形成する段階は、相応する前記第１及び第２側部に相応するソース／ドレーン領域を形成する段階であり、
　前記複数個のチャンネル層間層を選択的に除去する段階は、前記複数個のチャンネル層間層を選択的に除去して前記予備アクティブパターンの第３側部から第４側部を通過する複数個のトンネルを形成する段階であり、
　前記ゲート電極を形成する段階は、前記トンネルを通じて延長されて前記第３及び第４側部上で前記複数個のチャンネルを覆いかぶせるゲート電極を形成する段階である、
ことを特徴とする請求項２９に記載の半導体装置の製造方法。
【請求項３１】
　前記予備アクティブパターンを形成する段階は、一つのチャンネル層が隣接するチャンネル層らの間に位置する３個のチャンネル層及び２個のチャンネル層間層を具備する予備アクティブパターンを形成する段階であることを特徴とする請求項２８に記載の半導体装置の製造方法。
【請求項３２】
　前記予備アクティブパターンの互いに離隔された領域を蝕刻する段階は、前記基板の表面が露出される時まで遂行することを特徴とする請求項２９に記載の半導体装置の製造方法。
【請求項３３】
　前記ゲート電極を形成する段階は、チャンネルを埋めたてながら前記チャンネルを覆いかぶせる前記ゲート電極を形成する段階であることを特徴とする請求項２８に記載の半導体装置の製造方法。
【請求項３４】
　前記半導体基板はシリコン、シリコンゲルマニウム、シリコン−オン−インシュレータ（ＳＯＩ）及びシリコンゲルマニウム−オン−インシュレータ（ＳＧＯＩ）からなる群より選択されたいずれか一つで形成することを特徴とする請求項２８に記載の半導体装置の製造方法。
【請求項３５】
　前記チャンネル層及びチャンネル層間層は互いに蝕刻選択比を有する単結晶半導体膜で形成することを特徴とする請求項２８に記載の半導体装置の製造方法。
【請求項３６】
　前記チャンネル層はシリコンで形成して、前記チャンネル層間層はゲルマニウムまたはシリコン−ゲルマニウムで形成することを特徴とする請求項３５に記載の半導体装置の製造方法。
【請求項３７】
　前記予備アクティブパターンを形成する段階は、
　半導体基板上に酸化膜パターンを形成して多重−チャンネル領域を限定する段階と、
　前記酸化膜パターンを除外した多重−チャンネル領域の基板表面上に選択的なエピタキシャル成長法で複数個のチャンネル層間層及び複数個のチャンネル層を互いに反復して積層する段階と、
を含んでなされることを特徴とする請求項２８に記載の半導体装置の製造方法。
【請求項３８】
　前記複数個のチャンネル層間層及び複数個のチャンネル層を形成する段階の前に、前記多重−チャンネル領域の基板表面に高濃度ドーピング領域を形成するイオン注入段階をさらに具備することを特徴とする請求項３７に記載の半導体装置の製造方法。
【請求項３９】
　前記予備アクティブパターンを形成する段階後に、
　前記アクティブパターンを除外した基板を所定深さで蝕刻して素子分離トレンチを形成する段階と、
　前記素子分離トレンチの内部にフィールド領域を形成する段階と、
をさらに具備することを特徴とする請求項２８に記載の半導体装置の製造方法。
【請求項４０】
　前記複数個のトンネル及び複数個のチャンネルを形成する段階前に、前記フィールド領域を選択的に蝕刻して前記予備アクティブパターンの側面を露出させる段階をさらに具備することを特徴とする請求項３９に記載の半導体装置の製造方法。
【請求項４１】
　前記予備アクティブパターンのソース／ドレーン領域が形成される領域を前記基板の表面が露出される時まで蝕刻する段階は、
　前記予備アクティブパターン上にゲート領域を限定するダミーゲートパターンを形成する段階と、
　前記ダミーゲートパターンを利用して前記基板の表面が露出される時まで前記予備アクティブパターンを蝕刻する段階と、
を含んでなされることを特徴とする請求項２９に記載の半導体装置の製造方法。
【請求項４２】
　前記トンネルらを形成する段階前に、
　前記ソース／ドレーン領域、基板及び予備アクティブパターン上にマスク層を蒸着する段階と、
　前記ダミーゲートパターンの表面まで前記マスク層を平坦化して前記ダミーゲートパターンを露出させるマスクパターンを形成する段階と、
　前記マスクパターンを利用して前記ダミーゲートパターンを除去してゲートトレンチを形成する段階を遂行して前記マスクパターンを形成する段階と、
　前記マスクパターンを使用して前記予備アクティブパターンの側面を露出させる段階と、
をさらに含むことを特徴とする請求項４１に記載の半導体装置の製造方法。
【請求項４３】
　前記ゲートトレンチを形成する段階後に、前記ダミーゲートパターンの側面に残っているソース／ドレーンテールを除去する段階をさらに具備することを特徴とする請求項４２に記載の半導体装置の製造方法。
【請求項４４】
　酸化工程または湿式洗浄工程で前記ダミーゲートパターンの側面に残っているソース／ドレーンテールを除去することを特徴とする請求項４３に記載の半導体装置の製造方法。
【請求項４５】
　前記予備アクティブパターンを形成する段階前に、不純物をイオン注入して前記基板の主表面に高濃度ドーピング領域を形成する段階をさらに具備することを特徴とする請求項２９に記載の半導体装置の製造方法。
【請求項４６】
　前記予備アクティブパターンのソース／ドレーン領域が形成される領域を前記基板の表面が露出される時まで蝕刻する段階で、前記予備アクティブパターンを前記不純物イオン注入の投射範囲の下まで蝕刻することを特徴とする請求項４５に記載の半導体装置の製造方法。
【請求項４７】
　前記ソース／ドレーン領域は前記蝕刻された領域を選択的なエピタキシャル単結晶膜で埋めたてて形成することを特徴とする請求項２９に記載の半導体装置の製造方法。
【請求項４８】
　前記ソース／ドレーン領域は前記蝕刻された部分上にポリシリコン、金属及び金属シリサイドからなる群より選択されたいずれか一つの導電膜を蒸着した後、前記導電膜をエッチバックして形成することを特徴とする請求項２９に記載の半導体装置の製造方法。
【請求項４９】
　前記ソース／ドレーン領域を形成する段階は、
　前記予備アクティブパターンの側面上に部分的に選択的なエピタキシャル単結晶膜を成長させる段階と、
　前記選択的なエピタキシャル単結晶膜上にポリシリコン、金属及び金属シリサイドからなる群より選択されたいずれか一つの導電膜を蒸着する段階と、
　前記導電膜をエッチバックして前記蝕刻された領域の内部のみに前記導電膜を残す段階と、
を含んでなされることを特徴とする請求項２８に記載の半導体装置の製造方法。
【請求項５０】
　前記導電膜を蒸着する段階前に、傾斜イオン注入を実施して前記選択的なエピタキシャル単結晶膜を均一にドーピングさせる段階をさらに具備することを特徴とする請求項４９に記載の半導体装置の製造方法。
【請求項５１】
　前記導電膜を蒸着する段階前に、熱処理を実施して前記エピタキシャル単結晶膜の表面荒さを改善して再結晶化させる段階をさらに具備することを特徴とする請求項４９に記載の半導体装置の製造方法。
【請求項５２】
　前記予備アクティブパターンの側面及び前記蝕刻領域の底面上に連続的に選択的なエピタキシャル単結晶膜を成長させることを特徴とする請求項４９に記載の半導体装置の製造方法。
【請求項５３】
　前記予備アクティブパターンのソース／ドレーン領域が形成される領域を前記基板の表面が露出される時まで蝕刻する段階後に、前記蝕刻領域の底面に絶縁膜パターンを形成する段階をさらに含むことを特徴とする請求項２９に記載の半導体装置の製造方法。
【請求項５４】
　前記絶縁膜パターンを形成する段階は、
　前記予備アクティブパターンの蝕刻された部分を含む基板の全面に酸化抑制層を形成する段階と、
　前記酸化抑制層を蝕刻マスクとして利用して基板を所定深さで蝕刻して前記蝕刻された部分の基板表面を露出させる段階と、
　酸化工程を実施して前記露出された基板表面に前記絶縁膜パターンを形成する段階と、
を含んでなされることを特徴とする請求項５３に記載の半導体装置の製造方法。
【請求項５５】
　前記予備アクティブパターンの側面のみに選択的なエピタキシャル単結晶膜を成長させることを特徴とする請求項４９に記載の半導体装置の製造方法。
【請求項５６】
　前記絶縁膜パターンは前記蝕刻領域の基底部を覆う第１絶縁膜パターン及び前記第１絶縁膜パターン上に形成されて前記蝕刻領域の前記基底部を埋めたてる第２絶縁膜パターンで形成することを特徴とする請求項５３に記載の半導体装置の製造方法。
【請求項５７】
　前記複数個のトンネル及び複数個のチャンネルを形成する段階前に、前記露出されたアクティブパターンに投射範囲がそれぞれのチャンネル層内に形成されるようにチャンネルイオン注入を実施する段階をさらに具備することを特徴とする請求項２８に記載の半導体装置の製造方法。
【請求項５８】
　前記チャンネルイオン注入はそれぞれのチャンネル層ごとにドーピング濃度が異なるように実施することによって、印加されるゲート電圧によってトランジスターを段階的に作動させることを特徴とする請求項５７に記載の半導体装置の製造方法。
【請求項５９】
　前記複数個のチャンネル層間層を選択的に除去する段階は等方性の蝕刻工程で遂行することを特徴とする請求項２８に記載の半導体装置の製造方法。
【請求項６０】
　前記ゲート電極を形成する段階後に、前記ゲート電極の上面にゲート積層膜を形成する段階をさらに具備することを特徴とする請求項２８に記載の半導体装置の製造方法。
【請求項６１】
　前記ゲート積層膜は金属シリサイドまたは絶縁物質で形成することを特徴とする請求項６０に記載の半導体装置の製造方法。
【請求項６２】
　前記アクティブチャンネルパターンを形成する前に、前記予備アクティブパターンの上面を露出するゲートトレンチを有するマスクパターンを形成する段階をさらに含み、
　前記ゲート電極を形成した後、前記ゲートトレンチを埋めたてるように導電物質でなされたゲート積層膜を形成する段階をさらに具備することを特徴とする請求項６０に記載の半導体装置の製造方法。
【請求項６３】
　前記アクティブチャンネルパターンを形成する段階前に、
　前記予備アクティブパターンの上面を露出するゲートトレンチを有するマスクパターンを形成する段階と、
　前記ゲートトレンチの内面に絶縁膜スペーサを形成する段階と、をさらに具備し、
　前記ゲート電極を形成する段階後に、
　前記ゲート電極の側壁の一部が露出されるように前記絶縁膜スペーサを選択的に除去する段階と、
　前記ゲートトレンチを埋めたてるように導電物質でなされたゲート積層膜を形成する段階と、
　前記絶縁膜スペーサを除去する段階と、をさらに具備し、
　前記ゲート積層膜を前記ゲート電極の上面と前記ゲート電極の側面の上部とをカバーするように形成することを特徴とする請求項６０に記載の半導体装置の製造方法。
【請求項６４】
　前記複数個のチャンネルを囲むように前記チャンネルらの表面上にゲート絶縁膜を形成する段階をさらに含むことを特徴とする請求項２８に記載の半導体装置の製造方法。
【請求項６５】
　前記ゲート絶縁膜を形成する段階前に、水素またはアルゴン雰囲気で熱処理を実施して前記チャンネルの表面荒さを減少させる段階をさらに具備することを特徴とする請求項６４に記載の半導体装置の製造方法。
【請求項６６】
　前記トンネルらの側壁に絶縁物質でなされたゲートスペーサを形成する段階をさらに含むことを特徴とする請求項２８に記載の半導体装置の製造方法。
【請求項６７】
　前記ゲートスペーサは、
　前記複数個のチャンネル層間層を部分的に水平蝕刻してアンダーカット領域を形成する段階と、
　前記アンダーカット領域を埋めたてる絶縁膜を形成する段階と、
　前記絶縁膜をエッチングして前記アンダーカット領域にゲートスペーサを形成する段階と、により形成することを特徴とする請求項６６に記載の半導体装置の製造方法。
【請求項６８】
　前記複数個のチャンネル層間層を形成する時に、最低部のチャンネル層間層が残りのチャンネル層間層に比べて厚くなるように前記予備アクティブパターンを形成し、前記アクティブチャンネルパターンの複数個トンネルの最下部トンネルが残りのトンネルに比べて大きい高さを有するように形成することを特徴とする請求項２８に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
　本発明は半導体装置及びその製造方法に関するものであり、より詳細には多重チャンネルを有するモス（ＭＯＳ）トランジスター半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
　半導体装置が高集積化されることによって、素子形成領域、すなわちアクティブ領域の大きさが減少するようになり、アクティブ領域に形成されるＭＯＳトランジスターのチャンネル長さが減るようになった。ＭＯＳトランジスターのチャンネル長さが短くなると、チャンネル領域での電界や電位におよぶソース及びドレーンの影響が顕著になるが、このような現象をショット−チャンネル効果（short channel effect）という。また、アクティブ領域の縮小によってチャンネルの幅も減少するようになって閾値電圧（threshold voltage）が増加する狭チャンネル効果（narrow width effect）が現れる。
【０００３】
　したがって、基板上に形成される素子らの大きさを縮小させながら素子の性能を極大化させるための色々な方法らが研究開発されている。その代表的なものとして、ピン（fin）構造、ＤＥＬＴＡ（fully Depleted Lean-channel TrAnsistor）構造、ＧＡＡ（Gate All Around）構造のような垂直型トランジスター（vertical transistor）構造を挙げることができる。
【０００４】
　例えば、特許文献１には平行した複数個の薄いチャンネルピン（fin）がソース／ドレーン領域の間に提供されて前記チャンネルの上面及び側壁上にゲート電極が拡張される構造のピン型ＭＯＳトランジスターが開示されている。前記ピン型ＭＯＳトランジスターによると、チャンネルピンの両側面上にゲート電極が形成されて前記両側面からゲート制御がなされることによってショット−チャンネル効果（short-channel effect）を減少させることができる。しかし、ピン型ＭＯＳトランジスターは複数個のチャンネルピンがゲートの幅方向に沿って平行するように形成されるためにチャンネル領域及びソース／ドレーン領域が占める面積が大きくなり、チャンネル数が増えることによってソース／ドレーン接合キャパシタンス（junction capacitance）が増加する問題がある。
【０００５】
　ＤＥＬＴＡ構造のＭＯＳトランジスターの例は特許文献２等に記載されている。ＤＥＬＴＡ構造ではチャンネルを形成するアクティブ層が一定幅を有して垂直に突出するように形成される。また、ゲート電極が垂直に突出されたチャンネル領域を覆いかぶせるように形成される。したがって、突出された部分の高さがチャンネルの幅をなして、突出された部分の幅がチャンネル層の厚さに形成される。このように形成されたチャンネルでは突出された部分の両面をすべて利用することができるために、チャンネルの幅が二倍になる効果を得ることができて狭チャンネル効果を防止できる。また、突出された部分の幅を減らす場合、両面に形成されるチャンネルの空乏層（depletion layer）が互いに重なるように作ることでチャンネル導電性を増加させることができる。
【０００６】
　しかし、このようなＤＥＬＴＡ構造のＭＯＳトランジスターをバルク型シリコン基板に具現する場合、チャンネルをなすようになる部分が突出するように基板を加工して突出した部分を酸化防止膜で覆った状態で基板酸化を実施しなければならない。この時、酸化を過度に実施するとチャンネルをなす突出部と基板本体とを連結する部分が酸化防止膜で保護されない部分から側面に拡散された酸素により酸化されることによって、チャンネルと基板本体とが隔離される。このように過度な酸化によりチャンネル隔離がなされながら連結部側のチャンネルの厚さが狭くなって、単結晶層が酸化過程で応力を受けて損傷を受ける問題が発生する。
【０００７】
　反面に、このようなＤＥＬＴＡ構造のＭＯＳトランジスターをＳＯＩ（Silicon On Insulator）型基板に形成する場合にはＳＯＩ層を狭い幅を有するように蝕刻してチャンネル領域を形成するためにバルク型基板を使用する時の過度な酸化による問題がなくなる。しかし、ＳＯＩ型基板を使用するとチャンネルの幅がＳＯＩ層の厚さにより制限されるが、完全空乏方式（fully depletion type）のＳＯＩ型基板はＳＯＩ層の厚さが数百Åに過ぎないために使用に制限が課せられるようになる。
【０００８】
　一方、ＧＡＡ構造のＭＯＳトランジスターでは、通例的にＳＯＩ層でアクティブパターンを形成してその表面がゲート絶縁膜で覆われたアクティブパターンのチャンネル領域をゲート電極が囲むように形成する。したがって、ＤＥＬＴＡ構造で言及した効果と類似の効果を得ることができる。
【０００９】
　しかし、ＧＡＡ構造を具現するためにはゲート電極がチャンネル領域でアクティブパターンを囲むように形成するためにアクティブパターンの下側の埋没酸化膜を等方性蝕刻のアンダーカット現象を利用して蝕刻する。この時、前記ＳＯＩ層がそのままチャンネル領域及びソース／ドレーン領域で利用されるために、このような等方性蝕刻過程の間チャンネル領域の下部だけでなくソース／ドレーン領域の下部も相当部分除去される。したがって、ゲート電極用の導電膜を蒸着する時にチャンネル領域だけでなくソース／ドレーン領域の下部にもゲート電極が形成されることによって寄生キャパシタンス（parasitic capacitance）が大きくなる問題がある。
【００１０】
　また、等方性蝕刻過程でチャンネル領域の下部が水平蝕刻されて後続工程で、ゲート電極で埋めたてられるトンネルの水平長さ（または幅）が大きくなるようになる。すなわち、この方法によるとチャンネルの幅よりも小さなゲート長さを有するＭＯＳトランジスターを製造することが不可能になり、ゲート長さを縮小するのに限界がある。
【特許文献１】米国特許第６，４１３，８０２号明細書
【特許文献２】米国特許第４，９９６，５７４号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１１】
　したがって、本発明の第１目的は素子の集積度及び速度を向上させることができる多重チャンネルを有する半導体装置を提供することにある。
【００１２】
　本発明の第２目的は前述した半導体装置を製造するのに適合した半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１３】
　前述した本発明の第１目的を達成するために本発明は、半導体基板の主表面上に形成されて、垂直方向に形成された複数個のチャンネルを具備して、それぞれのチャンネルの間には少なくとも一つのトンネルが形成されているアクティブチャンネルパターンと、前記アクティブチャンネルパターン上に前記複数個のトンネルを埋めたてながら前記複数個のチャンネルを囲むように形成されたゲート電極と、前記アクティブチャンネルパターンの両側に前記複数個のチャンネルと連結されるように形成されたソース／ドレーン領域と、を具備することを特徴とする半導体装置を提供する。
【００１４】
　望ましくは、前記複数個のチャンネルはシリコンのような単結晶半導体膜で形成される。前記ソース／ドレーン領域は複数個のチャンネルに対して垂直方向に一定なドーピングプロファイルを有する。
【００１５】
　前述した本発明の第２目的を達成するために本発明は、半導体基板の主表面上に複数個のチャンネル層間層及び複数個のチャンネル層が互いに反復して積層された予備アクティブパターンを形成する段階と、前記予備アクティブパターンのソース／ドレーン領域が形成される領域を前記基板の表面が露出される時まで蝕刻する段階と、前記蝕刻された領域を埋めたてるようにソース／ドレーン領域を形成する段階と、前記複数個のチャンネル層間層を選択的に除去して前記アクティブ予備パターンを貫通する複数個のトンネルを形成して、前記トンネルらと前記チャンネル層でなされた複数個のチャンネルとでなされたアクティブチャンネルパターンを形成する段階と、前記複数個のトンネルを埋めたてながら前記複数個のチャンネルを囲むゲート電極を形成する段階と、を具備することを特徴とする半導体装置の製造方法を提供する。
【００１６】
　本発明によると、一つのアクティブパターンに複数個の薄いチャンネルを形成して前記チャンネルを囲むようにゲート電極を形成する。前記複数個の薄いチャンネルらは垂直に積層されるために、従来のピン型ＭＯＳトランジスターに比べてチャンネル領域及びソース／ドレーン領域が占める面積を大きく減らすことができる。
【００１７】
　また、ソース／ドレーン領域が複数個のチャンネルに対して垂直方向に均一なドーピングプロファイルを有するように形成されるために、チャンネルの数及び面積が増えても均一なソース／ドレーン接合キャパシタンスを維持することができる。したがって、接合キャパシタンスを最小化しながら電流を増加させることができて素子の動作速度を向上させることができる。
【００１８】
　本発明の垂直型ＭＯＳトランジスターによると、複数個のチャンネル層及び複数個のチャンネル層間層を反復積層してアクティブパターンを形成して、前記アクティブパターンのうちソース／ドレーンが形成される領域を蝕刻した後に、前記蝕刻された領域を再びエピタキシャル単結晶膜や導電物質で満たしてソース／ドレーンを形成する。したがって、前記チャンネル層間層の水平長さがゲート長さ領域に限定されるために、後続工程で前記チャンネル層間層を等方性蝕刻してトンネルを形成する時に前記トンネルが水平拡張されることを防止することができる。したがって、チャンネル幅よりも小さなゲート長さを有する高集積ＭＯＳトランジスターを具現できる。
【発明を実施するための最良の形態】
【００１９】
　以下、本発明の望ましい実施例らを、図面を参照して詳細に説明する。図面らで、同一な参照符号は同一な部材を示す。
【００２０】
　図１及び図２は本発明の一実施例による多重チャンネルを有するＭＯＳトランジスターのアクティブパターン及びゲート電極を各々図示した斜視図である。
【００２１】
　図１を参照すると、半導体基板のような集積回路基板（図示せず）の表面上に形成されたアクティブパターンは垂直方向に形成された複数個のチャンネルら４ａ，４ｂ，４ｃを具備する。図示した実施例では複数個のチャンネルら４ａ，４ｂ，４ｃは３個のチャンネルを示しているが、２個またはそれ以上の個数のチャンネルを形成することもできる。前記複数個のチャンネルら４ａ，４ｂ，４ｃは狭い幅を有して垂直方向に積層された形態を有する。前記それぞれのチャンネル４ａ，４ｂ，４ｃの間には複数個のトンネルら２ａ，２ｂ，２ｃが形成されている。前記アクティブパターンの両側には前記複数個のチャンネル４ａ，４ｂ，４ｃと連結されるようにソース／ドレーン領域３が形成されている。前記ソース／ドレーン領域３は前記チャンネルら４ａ，４ｂ，４ｃよりは広い幅を有して形成される。前記ソース／ドレーン領域３と前記チャンネルら４ａ，４ｂ，４ｃとの間には前記ソース／ドレーン領域３と前記チャンネルら４ａ，４ｂ，４ｃとを連結するソース／ドレーン拡張層５（extension layer）を形成することもできる。
【００２２】
　より具体的に説明すると、前記アクティブパターンは両側に比較的広い幅を有する直六面体状のソース／ドレーン領域３を具備する。しかし、前記アクティブパターンは多角形の形状を有することもできる。前記ソース／ドレーン領域３の間には前記直六面体よりも狭い幅を有するチャンネル領域が形成されて前記ソース／ドレーン領域３を相互連結する。前記チャンネル領域は前記ソース／ドレーン領域３と連結される二つのソース／ドレーン拡張層５を有して、前記二つのソース／ドレーン拡張層５は垂直方向に形成された複数個のチャンネル４ａ，４ｂ，４ｃにより相互連結される。前記チャンネルら４ａ，４ｂ，４ｃの間には複数個のトンネルら２ａ，２ｂ，２ｃが形成されている。最下部に形成されたトンネル２ａは最下部のチャンネル層４ａとその下に具備された半導体基板の表面部位との間に形成されて、最上部のチャンネル４ｃ上にはトンネル形状のグルーブ２′が形成されている。
【００２３】
　図２を参照すると、前記アクティブパターン上には前記複数個のトンネル２ａ，２ｂ，２ｃとトンネル形状のトンネルグルーブ２′とを埋めたてながら複数個のチャンネル４ａ，４ｂ，４ｃを縦方向（ソース／ドレーン領域の形成方向と平面的に垂直である方向）に囲むようにゲート電極６が形成されている。ゲート電極６は前記複数個のトンネル２ａ，２ｂ，２ｃとトンネル形状のトンネルグルーブ２′とに沿って延長することもできる。前記ゲート電極６と複数個のチャンネル４ａ，４ｂ，４ｃとの間にはゲート絶縁膜７が形成されている。
【００２４】
　前記半導体基板はシリコン（Ｓｉ）、シリコンゲルマニウム（ＳｉＧｅ）、シリコン−オン−インシュレータ（ＳＯＩ）またはシリコンゲルマニウム−オン−インシュレータ（ＳＧＯＩ）やその他の通例的な基板でなされ、望ましくは単結晶シリコンでなされる。
【００２５】
　前記チャンネル４ａ，４ｂ，４ｃはシリコン膜のような単結晶半導体膜で形成される。前記ソース／ドレーン領域３は選択的なエピタキシャル単結晶膜や、ポリシリコン、金属または金属シリサイドのような導電膜で形成される。選択的なエピタキシャル単結晶膜やポリシリコンで形成する場合に、ソース／ドレーン領域３に不純物を注入して伝導性を付与する。
【００２６】
　図示したようにチャンネル４ａ，４ｂ，４ｃとソース／ドレーン領域３との間にソース／ドレーン拡張層５を形成する場合、前記ソース／ドレーン領域３はポリシリコン、金属または金属シリサイドのような導電膜で形成し、前記ソース／ドレーン拡張層５は選択的なエピタキシャル単結晶膜で形成することが望ましい。
【００２７】
　前記ゲート電極６はポリシリコンで形成され、その上面にゲート積層膜８が形成され得る。前記ゲート積層膜８はゲート抵抗を低くするための金属シリサイドまたはゲートキャッピングのための絶縁物質で形成される。
　ゲート絶縁膜７は熱酸化膜又はＯＮＯ膜で形成することができる。
【００２８】
　本発明のＭＯＳトランジスターにおいては、複数個の薄いチャンネル４ａ，４ｂ，４ｃらが一つのソース／ドレーン領域３に連結されていて、前記ソース／ドレーン領域３を複数個のチャンネル４ａ，４ｂ，４ｃに対して垂直方向に一定なドーピングプロファイルを有するように形成することができるためにチャンネル数が増えても均一なソース／ドレーン接合キャパシタンスを維持することができる。したがって、接合キャパシタンスを最小化しながら電流を増加させて素子の速度を向上させることができる。
【００２９】
　また、複数個のチャンネル４ａ，４ｂ，４ｃをゲート電極６が覆いかぶせるために、チャンネルの幅よりも小さなゲート長さを有するＭＯＳトランジスターを提供して素子の集積度を向上させることができる。
【００３０】
　チャンネル４ａ，４ｂ，４ｃに提供される複数個のチャンネル層及びトンネル２に提供される複数個のチャンネル層間層が反復積層されたアクティブパターンのうちソース／ドレーンが形成される領域を蝕刻した後に、前記蝕刻された領域を再びエピタキシャル単結晶膜又は導電物質で満たしてソース／ドレーン領域３を形成する。したがって、チャンネル領域のアクティブパターンのみを残すために、ゲート電極６で埋めたてられるトンネル２の水平長さがゲート長さ領域に限定されることによって、チャンネル幅よりも小さなゲート長さを有する高集積ＭＯＳトランジスターを具現することができる。
【００３１】
　以上のような本発明の目的と別の特徴及び長所などは次に参照する本発明の好適な実施例に対する以下の説明から明確になるであろう。
【００３２】
　以下に前記した本発明を望ましい実施例が図示された添付図面を参考にしてより詳細に説明する。
【００３３】
［実施例１］
　図３は本発明の第１実施例による半導体装置の平面図であり、図４及び図５は各々、図３のＡＡ′線及びＢＢ′線による半導体装置の断面図である。
【００３４】
　図３ないし図５を参照すると、シリコン（Ｓｉ）、シリコンゲルマニウム（ＳｉＧｅ）、シリコン−オン−インシュレータ（ＳＯＩ）またはシリコンゲルマニウム−オン−インシュレータ（ＳＧＯＩ）でなされた半導体基板１０の主表面上に垂直した上部方向に形成された複数個のチャンネル４４ａ，４４ｂでなされたチャンネル４４を具備するアクティブパターン３０が形成される。前記アクティブパターン３０の両側部には前記複数個のチャンネル４４ａ，４４ｂと連結されるようにソース／ドレーン領域３４が形成される。前記ソース／ドレーン領域３４と前記複数個のチャンネル４４ａ，４４ｂとの間に前記チャンネル４４ａ，４４ｂと連結されて前記ソース／ドレーン領域３４と接続するソース／ドレーン拡張層３２が形成される。
【００３５】
　前記複数個のチャンネル４４ａ，４４ｂの間には複数個のトンネルら４２が形成されている。最下部に形成されたトンネルは最下部のチャンネル層４４ａとその下に具備された半導体基板の表面部位である高濃度の不純物領域１２との間に形成されて、最上部のチャンネル４４ｂ上にはトンネル形状のグルーブ４２ｃが形成されている。
【００３６】
　前記チャンネルら４４ａ，４４ｂは単結晶シリコンのような半導体物質で形成され、前記ソース／ドレーン領域３４はポリシリコン、金属または金属シリサイドのような導電性物質で形成される。この時、前記ソース／ドレーン拡張層３２は前記チャンネルら４４ａ，４４ｂと同一の物質を使用して前記チャンネルら４４ａ，４４ｂから延長して形成する。前記ソース／ドレーン拡張層３２は望ましくは選択的なエピタキシャル単結晶シリコンで形成される。
【００３７】
　前記アクティブパターン上にはそれぞれのチャンネル４４ａ，４４ｂの間に形成された複数個のトンネル４２ａ，４２ｂでなされたトンネル４２とトンネル形状のグルーブ４２ｃとを埋めたてながら複数個のチャンネル４４ａ，４４ｂを縦方向に囲むようにゲート電極４８が形成される。前記ゲート電極４８と複数個のチャンネル４４ａ，４４ｂとの間（すなわち、トンネル４２及びトンネル上のグルーブ４２ｃの内面及びチャンネルの側壁）にはゲート絶縁膜４６が形成される。望ましくは、前記ゲート電極４８はポリシリコンでなされ、その上面にゲート抵抗を低くするための金属シリサイドでなされたゲート積層膜５０が形成される。
【００３８】
　前記複数個のチャンネル４４ａ，４４ｂでなされたチャンネル領域を除外したソース／ドレーン領域３４を囲むようにフィールド領域２２が形成される。
【００３９】
　また、前記アクティブパターン下部の基板１０の主表面、すなわち最下部のチャンネル下には高濃度のドーピング領域１２が形成される。前記高濃度ドーピング領域１２はショット−チャンネル効果を誘発する可能性がある基底（bottom）トランジスターの動作を防止するか、または減少させる役割をする。
【００４０】
　図６ないし図２３は本発明の第１実施例による半導体装置の製造方法を説明するための断面図らであり、図２４ないし図２９は各段階における斜視図らである。
【００４１】
　図６を参照すると、半導体基板１０の主表面に基板の導電型と同じような導電型の不純物をイオン注入して基底トランジスターの動作を防止するための高濃度のドーピング領域１２を形成する。前記半導体基板１０はシリコン（Ｓｉ）、シリコンゲルマニウム（ＳｉＧｅ）、シリコン−オン−インシュレータ（ＳＯＩ）またはシリコンゲルマニウム−オン−インシュレータ（ＳＧＯＩ）で構成されている。望ましくは、前記半導体基板１０は単結晶シリコンで形成する。
【００４２】
　図７を参照すると、前記基板１０上に複数個のチャンネル層間層１４及び複数個のチャンネル層１６を互いに反復して積層する。まず、基板１０上に第１チャンネル層間層１４ａを形成して、第１チャンネル層間層１４ａ上に第１チャンネル層１６ａを形成する。最上部には最上のチャンネル層間層１４ｃを形成する。
【００４３】
　前記チャンネル層１６及びチャンネル層間層１４はお互いに対して蝕刻選択比を有する単結晶半導体物質らで形成する。望ましくは、前記チャンネル層１６は約３００Å厚さの単結晶シリコン膜で形成して、前記チャンネル層間層１４は約３００Å厚さの単結晶ゲルマニウム膜または単結晶シリコン−ゲルマニウム膜で形成する。前記チャンネル層１６及びチャンネル層間層１４の厚さ及び反復回数は作ろうとするトランジスターの目的によって自由に調節することができる。本実施例では総厚さが約１０００〜１５００Å程度になるようにチャンネル層１６及びチャンネル層間層１４を反復して積層する。この時、前記チャンネル層１６をドーピングされた単結晶シリコン膜で形成することによって、チャンネルドーピングをあらかじめ実施することもできる。
【００４４】
　図８を参照すると、写真蝕刻工程で前記複数個のチャンネル層１６及びチャンネル層間層１４をパターニングして複数個の第１チャンネル層パターンら１６ａ′，１６ｂ′でなされた第１チャンネル層予備パターン１６′と複数個のチャンネル層間層パターンら１４ａ′，１４ｂ′，１４ｃ′でなされたチャンネル層間層予備パターン１４′とでなされた予備アクティブパターン１８を形成する。この時、蝕刻工程をさらに遂行して半導体基板１０の不純物領域よりも深い深さを有する素子分離トレンチ２０を形成する。
【００４５】
　次に、前記素子分離トレンチ２０を埋めたてるように化学気相蒸着（ＣＶＤ）方法で酸化膜を蒸着し、エッチバックまたは化学機械的錬磨（ＣＭＰ）工程で前記フィールド酸化膜を予備アクティブパターン１８の表面が露出する時まで平坦化させることによって前記予備アクティブパターン１８を囲むフィールド領域２２を形成する。
【００４６】
　図９を参照すると、前記予備アクティブパターン１８を含んだ基板１０上に蝕刻阻止膜２３、ダミーゲート層２５及び反射防止膜２７を順次に積層する。
【００４７】
　前記蝕刻阻止膜２３は前記ダミーゲート層２５に対して選択的に除去できる物質、望ましくはシリコン窒化物を約１００〜２００Åの厚さで蒸着して形成する。前記蝕刻阻止膜２３は後続工程で前記ダミーゲート層２５を蝕刻する時にその下部のアクティブパターンが蝕刻されることを防止する。
【００４８】
　前記ダミーゲート層２５はゲート領域を限定するためのものであり、シリコン酸化物を約１０００Å程度の厚さで蒸着して形成する。
【００４９】
　前記反射防止膜２７は写真蝕刻工程時に下部基板から光が反射することを防止する役割をして、シリコン窒化物を約３００Åの厚さで蒸着して形成する。
【００５０】
　図１０を参照すると、写真蝕刻工程で前記反射防止膜２７、ダミーゲート層２５及び蝕刻阻止膜２３を順に乾式蝕刻して反射防止膜パターン２８、ダミーゲートパターン２６及び蝕刻阻止膜パターン２４でなされたゲートハードマスク２９を形成する。前記ゲートハードマスク２９は約０．２μｍないし０．３μｍの幅を有して、ソース／ドレーン領域とチャンネル領域とを自動的にセルフ−アラインさせる役割をする。
【００５１】
　図１１を参照すると、前記ゲートハードマスク２９をエッチングマスクとして使用して露出された予備アクティブパターン１８を半導体基板１０の表面が露出する時まで蝕刻してソース／ドレーンが形成される領域３０を定義する。すると、前記予備アクティブパターン１８はチャンネル領域のみが残る。この時、前記蝕刻工程をさらに遂行して前記半導体基板１０の上部を前記高濃度ドーピング領域１２の投射範囲（projected range）の下まで蝕刻する。
【００５２】
　すると、図示したように、ゲートハードマスク２９の下に複数個の第２チャンネル層パターンら１６ａ″、１６ｂ″でなされた第２チャンネル層パターン１６″と複数個のチャンネル層間層パターンら１４ａ″、１４ｂ″、１４ｃ″でなされた第２チャンネル層間層パターン１４″とでなされたアクティブチャンネルパターン１８ａが形成される。
【００５３】
　アクティブパターンを蝕刻せずにそのままソース／ドレーン領域として使用する従来のＧＧＡ構造では、チャンネル層間層を等方性蝕刻する時にトンネルが水平拡張されてゲート電極の長さが大きくなる問題が発生する。本実施例ではアクティブパターンのうちソース／ドレーンが形成される領域３０を蝕刻した後に、前記蝕刻された領域３０を再び導電物質で満たしてソース／ドレーンを形成する。したがって、アクティブチャンネルパターン１８ａを構成するチャンネル層間層１４の水平長さがゲート長さ領域に限定されるために、後続工程で前記第２チャンネル層間層１４″を等方性蝕刻してトンネルを形成する時に前記トンネルが水平拡張することを防止することができる。したがって、チャンネル幅よりも小さなゲート長さを有する高集積ＭＯＳトランジスターを具現できる。
【００５４】
　図１２を参照すると、前記半導体基板１０の蝕刻された部分３０の表面及び前記アクティブチャンネルパターン１８ａの側面上に部分的に選択的なエピタキシャル単結晶膜を約３００Åないし４００Å程度の厚さで成長させてソース／ドレーン拡張層３２を形成する。この時、傾斜イオン注入を実施して前記選択的なエピタキシャル単結晶膜をドーピングさせることにより、複数個の第２チャンネル層パターンら１６ａ″，１６ｂ″各々に均一なソース／ドレーン不純物の濃度を有するようにする。場合によっては、イオン注入を実施せずに後続工程の熱処理により高濃度の導電膜でなされたソース／ドレーン領域からドーパント（dopant）を固形状拡散（solid phase diffusion）させることによって、それぞれのチャンネル層１６に対して均一なソース／ドレーンドーピングを有するソース／ドレーン拡張層３２を形成することもできる。
【００５５】
　図１３を参照すると、前記ソース／ドレーン拡張層３２上に前記蝕刻領域３０を完全に埋めたてるように導電性物質を蒸着して導電膜を形成した後、前記導電膜をアクティブチャンネルパターン１８ａの表面までエッチバック（etch back）することで前記蝕刻領域３０の内部のみに高濃度の導電膜でなされたソース／ドレーン領域３４を形成する。望ましくは、前記導電物質としてはドープト（doped）ポリシリコン、金属または金属シリサイドを使用する。このように、蒸着工程でソース／ドレーン領域３４を形成するために、前記ソース／ドレーン領域３４は前記チャンネル領域のアクティブチャンネルパターン１８ａに沿って垂直で均一なドーピングプロファイルを有するように形成することができる。この時、前記ゲートハードマスク２９の側面下部にソース／ドレーン用導電膜のテール（tail）３４ａが残っていることがありえる。
【００５６】
　ここで、前記エピタキシャル単結晶膜でなされたソース／ドレーン拡張層３２の表面荒さ（roughness）を改善して再結晶化させるために、前記導電膜を蒸着する段階前に水素（Ｈ２）雰囲気で高温熱処理を実施することができる。
【００５７】
　図１４を参照すると、前記ソース／ドレーン領域３４及びフィールド領域２２上に前記ゲートハードマスク２９を覆うようにシリコン窒化物を蒸着してマスク層３５を蒸着する。望ましくは、前記マスク層３５はゲートハードマスク２９を構成する最上部層、すなわち反射防止膜パターン２８と同一な物質で形成する。ここで、前記マスク層３５を蒸着する前に、熱酸化工程を進行して前記ソース／ドレーン領域３４の表面部位とチャンネル領域のアクティブチャンネルパターン１８ａの露出された表面部位とを酸化させて酸化膜を形成することもできる。このような酸化膜はストレスを緩衝させる役割を果たす。
【００５８】
　図１５を参照すると、前記ダミーゲートパターン２６の表面が露出する時まで前記マスク層３５をエッチバックまたは化学機械的錬磨（chemical mechanical polishing：ＣＭＰ）工程で除去してダミーゲートパターン２６を露出させるマスクパターン３６を形成する。図２４は図１５の工程を具体的に示すための斜視図である。
【００５９】
　図１６を参照すると、前記マスクパターン２６を利用して前記ダミーゲートパターン２６を選択的に除去してゲートトレンチ３８を形成する。この時、前記ダミーゲートパターン２６を除去するための蝕刻工程時に前記蝕刻阻止膜パターン２４はその下部のアクティブパターン１８が蝕刻されることを防止する。図２５は図１６の工程を具体的に示すための斜視図である。
【００６０】
　図１７を参照すると、前記ゲートマスクパターン２９の側面下部に導電膜テール３４ａが残っている場合、酸化工程または湿式洗浄工程を実施して前記導電膜テール３４ａを除去する。望ましくは、酸化工程を実施して前記導電膜テール３４ａを絶縁膜４０に変化させることによって、後続工程で形成されるゲート電極と前記導電膜テール３４ａとが合線することを防止する。
【００６１】
　図１８を参照すると、前記ゲートトレンチ３８を通じて露出された蝕刻阻止膜パターン２４を除去する。また、前記チャンネル領域のアクティブチャンネルパターン１８ａがドーピングされていない場合、前記ゲートトレンチ３８を通じて局部的にチャンネルイオン注入を実施してチャンネル領域のアクティブチャンネルパターン１８ａをドーピングさせる。望ましくは、投射範囲がそれぞれの第２チャンネル層パターンら１６ａ″，１６ｂ″内に形成されるようにチャンネルイオン注入を実施する。ここで、参照符号４１はチャンネルイオン注入された領域を示す。または、前記チャンネルイオン注入をそれぞれの第２チャンネル層パターンら１６ａ″，１６ｂ″ごとにドーピング濃度が変わるように遂行することによって、印加されるゲート電圧によってトランジスターが段階的に作動できるようにすることができる。
【００６２】
　続いて、図２６に図示したように、前記ソース／ドレーン領域３４を蝕刻マスクとして利用してフィールド領域２２を選択的に蝕刻してチャンネル領域のアクティブチャンネルパターン１８ａの側面を露出させる。図２６は図１８の断面で現れていない部位を具体的に示すための斜視図である。
【００６３】
　図１９を参照すると、等方性の蝕刻工程で前記複数個のチャンネル層間層パターンら１４ａ″，１４ｂ″，１４ｃ″を選択的に除去してアクティブチャンネルパターン１８ａを貫通する複数個のトンネル４２ａ，４２ｂと最上部にトンネル状のトンネルグルーブ４２ｃとを形成する。この時、前記第２チャンネル層パターンら１６ａ″，１６ｂ″は複数個のチャンネル４４ａ，４４ｂを形成する。望ましくは、前記複数個のトンネル４２ａ，４２ｂ及び複数個のチャンネル４４ａ，４４ｂは約５０％の誤差範囲内でダミーゲートパターン２６の幅と同じ幅で形成するようにする。
【００６４】
　図２７は図１９の工程を具体的に示すための斜視図である。図示したように、前記トンネルら４２ａ，４２ｂによりソース／ドレーン拡張層３２の側面の表面部位が部分的に露出される。
【００６５】
　図２０を参照すると、熱酸化工程を実施して前記複数個のチャンネル４４ａ，４４ｂの表面部位及びトンネルグルーブ４２ｃの表面上にゲート絶縁膜４６を約１０〜７０Å程度の厚さで形成する。図２８は図２０の工程を具体的に図示した斜視図である。図示したように、チャンネルにより露出されたソース／ドレーン拡張層３２の表面一部にもゲート絶縁膜４６が連続して形成される。
【００６６】
　ここで、前記ゲート絶縁膜４６を形成する前に、前記チャンネルら４４ａ，４４ｂの表面荒さを改善するために水素（Ｈ２）またはアルゴン（Ａｒ）雰囲気で高温熱処理を実施してゲート絶縁膜４６とチャンネルとの間の荒さを減少させることができる。また、前記ゲート絶縁膜４６はシリコンオキシナイトライドで形成することもできる。
【００６７】
　図２１を参照すると、前記複数個のトンネル４２ａ，４２ｂとトンネルグルーブ４２ｃとを埋めたてながら前記複数個のチャンネル４４ａ，４４ｂを囲むようにゲート電極４８を形成する。望ましくは、前記ゲート電極４８はドープトポリシリコンで形成する。図２９は図２１の工程を図示する斜視図である。
【００６８】
　図２２を参照すると、前記ポリシリコンゲート電極４８の上面にゲート抵抗を減らすための金属シリサイドでなされたゲート積層膜５０を形成する。この時、前記ゲート積層膜５０をゲートキャッピング（capping）の役割をする絶縁物質、例えばシリコン酸化物又はシリコン窒化物で形成することもできる。図３０は図２２の工程を図示する斜視図である。
【００６９】
　図２３を参照すると、前記マスクパターン３６を除去した後に金属配線などの後続工程を進行して垂直型ＭＯＳトランジスターを完成させる。この時、場合によって前記マスク層３６を除去せずにそのまま層間絶縁膜として使用することもできる。
【００７０】
［実施例２］
　図３１は図２３のＡ部分の拡大図である。図３１を参照すると、実施例１による垂直型ＭＯＳトランジスターではゲート電極４８とソース／ドレーン領域３４（具体的にはソース／ドレーン領域の拡張層３２）との間にゲート絶縁膜が存在することによってゲート電極４８とソース／ドレーン領域３４との間にオーバーラップキャパシタンスが発生する。本実施例はこのようなオーバーラップキャパシタンスの発生を抑制するためのものである。
【００７１】
　図３２は本実施例による半導体装置の斜視図であり、図３３は図３２のＣＣ′線による断面図である。本実施例では前述した実施例１でゲート電極４８とソース／ドレーン領域３４との間でオーバーラップキャパシタンス（図３１参照）が増加することを防止するためにゲート電極４８とソース／ドレーン領域３４との間に絶縁物質でなされたゲートスペーサ５４を形成する。本実施例で実施例１と同一な部材は同一参照符号で示す。
【００７２】
　図３２及び図３３を参照すると、シリコン（Ｓｉ）、シリコンゲルマニウム（ＳｉＧｅ）、シリコン−オン−インシュレータ（ＳＯＩ）またはシリコンゲルマニウム−オン−インシュレータ（ＳＧＯＩ）でなされた半導体基板１０の主表面上に垂直方向に形成された複数個のチャンネル４４ａ，４４ｂを具備するアクティブパターン３０が形成される。前記アクティブパターン３０の両側片には前記複数個のチャンネル４４ａ，４４ｂと連結されるようにソース／ドレーン領域３４が形成される。前記ソース／ドレーン領域３４と前記チャンネル４４ａ，４４ｂとの間に前記チャンネル４４ａ，４４ｂと連結されて前記ソース／ドレーン領域３４と接続するソース／ドレーン拡張層３２が形成される。
【００７３】
　それぞれのチャンネル４４ａ，４４ｂの間にはチャンネルの長さよりも短い長さで複数個のトンネル４２が形成される。最下部に形成されたトンネル４２ａは最下部のチャンネル層４４ａとその下に具備された半導体基板の表面部位である不純物領域１２との間に形成されて、最上部のチャンネル４４ｂ上にはトンネル形状のトンネルグルーブ４２ｃが形成されている。
【００７４】
　図３４は図３３のＢ部分の拡大図である。図示したように、トンネル４２の両側壁及びトンネルグルーブ４２ｃの両側壁には前記チャンネル４４ａ，４４ｂの長さとトンネル４２の長さとの差の半分に該当する厚さ（ｄ）で、絶縁膜でなされたゲートスペーサ５４が形成される。
【００７５】
　前記アクティブパターン３０上には前記複数個のトンネル４２ａ，４２ｂとトンネルグルーブ４２ｃとを埋めたてながら複数個のチャンネル４４ａ，４４ｂを囲むようにゲート電極４８が形成される。前記ゲート電極４８と複数個のチャンネル４４ａ，４４ｂとの間（すなわち、トンネルの側壁及びトンネルグルーブの側壁を除外したトンネル４２の上部面及び下部面及びトンネルグルーブの下部面）にはゲート絶縁膜４６が形成される。望ましくは、前記ゲート電極４８はポリシリコンでなされて、その上面に金属シリサイドでなされたゲート積層膜５０が形成される。前記ゲート積層膜５０はゲート電極４８の側壁上部を囲むように形成されて鋸の歯（notched）ゲート電極を具現する。
【００７６】
　前記複数個のチャンネル４４ａ，４４ｂでなされたチャンネル領域を除外したソース／ドレーン領域３４を囲むようにフィールド領域２２が形成される。
【００７７】
　前記アクティブパターン下部の基板１０の主表面には基底トランジスターの動作を防止するための高濃度のドーピング領域１２が形成される。
【００７８】
　図３５ないし図４７は本実施例による半導体装置の製造方法を説明するための断面図らである。
【００７９】
　図３５を参照すると、まず前述した実施例１の図６ないし図１１で説明したような方法で半導体基板１０上に単結晶ゲルマニウムまたは単結晶シリコン−ゲルマニウムでなされた複数個のチャンネル層間層１４及び単結晶シリコンでなされた複数個のチャンネル層１６が互いに反復して積層されたアクティブパターン１８、及び前記予備アクティブパターン１８を囲むフィールド領域２２を形成した後、前記予備アクティブパターン１８上にチャンネル領域とソース／ドレーン領域とをセルフ−アラインさせるためのゲートハードマスクを形成する。前記ゲートハードマスクは蝕刻阻止膜パターン２４、ダミーゲートパターン２６及び反射防止膜パターン２８が順次に積層されて形成される。
【００８０】
　前記ゲートハードマスクを利用して前記アクティブパターンを基板１０の表面が露出する時まで蝕刻してソース／ドレーンが形成される領域３０を定義することで、チャンネル領域の予備アクティブパターン１８のみを残す。この時、前記蝕刻工程をさらに遂行して前記半導体基板上部を前記高濃度ドーピング領域１２の投射範囲の下まで蝕刻する。
【００８１】
　すると、図１１に図示したように、ゲートハードマスク２９の下に複数個の第２チャンネル層パターンら１６ａ″、１６ｂ″でなされた第２チャンネル層パターン１６″と複数個のチャンネル層間層パターンら１４ａ″、１４ｂ″、１４ｃ″でなされた第２チャンネル層間層パターン１４″とでなされたアクティブチャンネルパターン１８ａが形成される。
【００８２】
　図３６を参照すると、アクティブチャンネルパターン１８ａの露出された側面を通じて前記複数個の第２チャンネル層間層パターンら１４″を選択的に水平蝕刻してアンダーカット領域３１を形成する。アンダーカット領域３１の幅は元来のアクティブチャンネルパターン１８ａの側壁表面で約５００Åないし７００Åの深さで形成される。すると、複数個のチャンネル層間層パターンら１４ａ″，１４ｂ″，１４ｃ″は第２チャンネル層パターンら１６ａ″，１６ｂ″のパターンの長さよりは短い複数個の第３チャンネル層間層パターンら１５ａ，１５ｂ，１５ｃに形成される。
【００８３】
　図３７を参照すると、前記アンダーカット領域３１を満たすように結果物の全面に絶縁膜５２を蒸着する。具体的に、前記アクティブチャンネルパターン１８ａのアンダーカット領域３１を埋めたてるように化学気相蒸着法により酸化シリコンのような絶縁物を結果物の全面、すなわち、アクティブチャンネルパターン１８ａの側壁及び表面を含んで前記蝕刻領域３０の内面全体を覆う絶縁膜５２を形成する。
【００８４】
　図３８を参照すると、前記絶縁膜５２をエッチバックして前記アンダーカット領域３１のみを埋めたてて酸化シリコンのような絶縁物でなされたゲートスペーサ５４を形成する。
【００８５】
　図３９を参照すると、実施例１の図１２で説明したところと同一な方法で、前記蝕刻された部分３０の表面及び前記アクティブパターン１８の側面上に部分的に選択的なエピタキシャル単結晶膜を成長させてソース／ドレーン拡張層３２を形成する。
【００８６】
　続いて、実施例１の図１３で説明したところと同一な方法で、前記ソース／ドレーン拡張層３２を含んだ結果物の全面にドープトポリシリコン、金属または金属シリサイドのような導電膜を蒸着した後、これをエッチバックすることにより、前記蝕刻された部分３０を埋めたてるソース／ドレーン領域３４を形成する。
【００８７】
　ここで、前記導電膜を蒸着する前に傾斜イオン注入を実施して前記選択的なエピタキシャル単結晶膜でなされたソース／ドレーン拡張層３２をドーピングさせることができる。または、後続工程の熱処理により前記ソース／ドレーン領域からドーパントを固形状で拡散させることによって、ソース／ドレーン拡張層３２をドーピングさせることもできる。いかなる場合でも、前記ソース／ドレーン拡張層３２及びソース／ドレーン領域３４はチャンネル領域に対して垂直方向に均一なドーピングプロファイルを有する。
【００８８】
　図４０を参照すると、実施例１の図１４で説明したところと同一な方法で前記ソース／ドレーン領域３４、チャンネル領域のアクティブパターン１８及び基板１０上にシリコン窒化物を蒸着してマスク層を蒸着した後、実施例１の図１５で説明したところと同一な方法で前記ダミーゲートパターン２６の表面が露出する時まで前記マスク層を平坦化してダミーゲートパターン２６を露出させるマスクパターン３６を形成する。
【００８９】
　図４１を参照すると、実施例１の図１６で説明したところと同一な方法で、前記マスクパターン３６を利用して前記ダミーゲートパターン２６を選択的に除去してゲートトレンチ３８を形成する。この時、前記ダミーゲートパターン２６を除去するための蝕刻工程時に前記蝕刻阻止膜パターン２４はその下部のアクティブパターン１８が損傷することを防止する役割をする。また、実施例１の図１７で説明したところと同一な方法で前記ゲートパターン２６の側面にソース／ドレーン用導電膜のテール３４ａが残っている場合、前記ゲートトレンチ３８を形成した後、酸化工程を実施して前記導電膜テールを酸化シリコンでなされた絶縁膜４０で作る。
【００９０】
　図４２を参照すると、実施例１の図１８で説明したところと同一な方法で、前記ゲートトレンチ３８を通じて露出された蝕刻阻止膜パターン２４を除去する。また、前記チャンネル領域のアクティブパターン１８がドーピングされていない場合、前記ゲートトレンチ３８を通じて不純物を局部的にイオン注入してチャンネル領域のアクティブパターン１８をドーピングさせる。望ましくは、投射範囲がそれぞれのチャンネル層１６内に形成されるようにチャンネルイオン注入を実施する。または、印加されるゲート電圧によってトランジスターを段階的に作動させるために前記チャンネルイオン注入をそれぞれの第２チャンネル層パターンら１６ａ″，１６ｂ″ごとにドーピング濃度が異なるように遂行することができる。
【００９１】
　その次に、結果物の全面に酸化シリコンを化学気相蒸着法により蒸着して前記アンダーカット領域３１の幅と同一であるか、あるいはそれよりも若干大きい厚さで約５００Åないし７００Å厚さの絶縁膜を形成してこれをエッチバックして前記ゲートトレンチ３８の内側壁上に絶縁膜スペーサ５６を形成する。前記絶縁膜スペーサ５６はチャンネルの幅及びゲートの幅を調節する。
【００９２】
　図４３を参照すると、実施例１の図１９で説明したところと同一な方法で、前記ソース／ドレーン領域３４を蝕刻マスクとして利用してフィールド領域２２を選択的に蝕刻してチャンネル領域のアクティブチャンネルパターン１８ａの側面を露出させた後、等方性の蝕刻工程で前記複数個の第３チャンネル層間層パターンら１５ａ，１５ｂ，１５ｃを選択的に除去する。その結果、アクティブチャンネルパターン１８ａを貫通する複数個のトンネル４２ａ，４２ｂと最上部にトンネルグルーブ４２ｃとが形成される。この時、第２チャンネル層パターンら１６ａ″，１６ｂ″は複数個のチャンネル４４ａ，４４ｂを形成する。前記トンネル４２ａ，４２ｂらはその側壁上に形成されたゲートスペーサ５４により前記チャンネル４４ａ，４４ｂの水平長さよりも短い長さで形成される。
【００９３】
　図４４を参照すると、実施例１の図２０で説明したところと同一な方法で、熱酸化工程を実施して前記複数個のチャンネル４４ａ，４４ｂの表面部位（具体的には前記複数個のトンネル４２ａ，４２ｂの上部表面及び下部表面、トンネルグルーブ４２ｃの下部底面を含む）上にゲート絶縁膜４６を形成する。この時、前記チャンネルら４４ａ，４４ｂの表面荒さを改善するために前記ゲート絶縁膜４６を形成する前に、水素（Ｈ２）またはアルゴン（Ａｒ）雰囲気で高温熱処理を実施することもできる。
【００９４】
　図４５を参照すると、実施例１の図２１で説明したところと同一な方法で、前記複数個のトンネル４２ａ，４２ｂと前記トンネルグルーブ４２ｃとを埋めたてながら前記複数個のチャンネル４４ａ，４４ｂを囲むようにゲート電極４８を形成する。望ましくは、前記ゲート電極４８はドープトポリシリコンで形成する。
【００９５】
　図４６を参照すると、前記絶縁膜スペーサ５６を選択的に除去して前記ゲート電極４８の上面及び側壁一部を露出させる。ゲート電極４８の側壁下部上にはスペーサ残留物５６ａが残る。
【００９６】
　図４７を参照すると、実施例１の図２２で説明したところと同一な方法で、前記露出されたゲート電極４８の上面及び側壁の一部上にゲート抵抗を減らすための金属シリサイドでなされたゲート積層膜５０を形成する。この時、前記ゲート電極４８の幅はトンネル４２の長さと同一な反面、前記ゲート積層膜５０の幅は前記チャンネル４４ａ，４４ｂの長さと同一になる。したがって、前記ゲート積層膜５０がゲート電極４８に比べて突出された鋸型ゲートプロファイルが作られる。このような鋸型ゲートプロファイルはゲート電極４８とゲート積層膜５０との間の接触抵抗を低くすることができる。
【００９７】
　続いて、図３３に図示したように前記絶縁膜スペーサ５６及びマスクパターン３６を除去する。
【００９８】
　前述した本実施例によると、ゲート電極４８とソース／ドレーン領域３４との間に絶縁物質でなされたゲートスペーサ５４を形成することによって、ゲート電極とソース／ドレーンとの間のオーバーラップキャパシタンスを減らすことができる。また、ゲート電極４８の側壁の一部分を囲むようにゲート積層膜５０を形成することによって、ゲート電極４８とゲート積層膜５０との間の接触抵抗を減少させることができる。
【００９９】
［実施例３］
　図４８は本発明の第３実施例による半導体装置の断面図である。本実施例による半導体装置は、ポリシリコンゲート電極４８と金属シリサイドでなされたゲート積層膜５０ａとが同一な幅を有することを除いては前述した実施例２に図示した半導体装置と同一である。
【０１００】
　実施例２での図３５ないし図４４までの工程まで同一に進行してゲート絶縁膜を形成する。次に、複数個のトンネル４２ａ，４２ｂとトンネルグルーブ４２ｃとを埋めたてながら前記複数個のチャンネル４４ａ，４４ｂを囲むようにポリシリコンゲート電極４８を形成する。したがって、前記ポリシリコンゲート電極４８は前記トンネル４２ａ，４２ｂの水平幅と同一幅を有するように形成される。
【０１０１】
　続いて、前記ポリシリコンゲート電極４８上に金属シリサイドでなされたゲート積層膜５０を形成した後、ゲートトレンチ３８の側壁上に形成された絶縁膜スペーサ５６を除去する。すると、前記ゲート積層膜５０もゲート電極４８と同一な幅で形成される。
【０１０２】
　実施例１と同一な方法で、チャンネル領域のアクティブチャンネルパターンの側面にエピタキシャル単結晶膜を成長させてソース／ドレーン拡張層を形成した後、導電物質を蒸着及びエッチバックしてソース／ドレーン領域３４を形成する。また、ソース／ドレーン領域３４は図示したように、アクティブパターンの蝕刻された部分をエピタキシャル単結晶膜や、ポリシリコン、金属または金属シリサイドのような導電物質で埋めたてて形成することもできる。
【０１０３】
［実施例４］
　図４９ないし図５８は本発明の第４実施例による半導体装置の製造方法を説明するための断面図らである。本実施例で前述した実施例１と同一な部材に対しては同一な参照符号を使用して説明する。
【０１０４】
　図４９を参照すると、実施例１の図６ないし図１１に図示したところと同一な方法で半導体基板１０上に単結晶ゲルマニウムまたは単結晶シリコン−ゲルマニウムでなされた複数個のチャンネル層間層１４ａ，１４ｂ，１４ｃ及び単結晶シリコンでなされた複数個のチャンネル層１６ａ，１６ｂが互いに反復して積層された予備アクティブパターン１８及び前記予備アクティブパターン１８を囲むフィールド領域２２を形成する。続いて、前記予備アクティブパターン１８上に蝕刻阻止膜パターン２４、ダミーゲートパターン２６及び反射防止膜パターン２８でなされたゲートハードマスク２９を形成する。
【０１０５】
　前記ゲートハードマスク２９を利用して前記予備アクティブパターン１８を基板１０の表面が露出する時まで蝕刻してソース／ドレーンが形成される蝕刻領域３０を形成する。すると、前記予備アクティブパターン１８から図示したように、ゲートハードマスク２９下のチャンネル領域に複数個の第２チャンネル層パターンら１６ａ″，１６ｂ″でなされた第２チャンネル層パターン１６″と複数個のチャンネル層間層パターンら１４ａ″，１４ｂ″，１４ｃ″でなされた第２チャンネル層間層パターン１４″とでなされたアクティブチャンネルパターン１８ａが形成される。
【０１０６】
　この時、蝕刻工程をさらに遂行して前記半導体基板１０の上部を前記高濃度ドーピング領域１２の投射範囲の下まで蝕刻する。
【０１０７】
　次に、前記蝕刻された領域３０の内面、アクティブチャンネルパターン１８ａの表面及びフィールド領域２２の表面上に前記フィールド領域２２に対して蝕刻選択比を有する物質、望ましくはシリコン窒化物でなされた酸化抑制層５８を形成する。
【０１０８】
　図５０を参照すると、前記酸化抑制層５８を異方性で蝕刻すると、アクティブチャンネルパターン１８ａの側壁とソース／ドレーンが形成される蝕刻領域３０の内側面とのみに酸化防止スペーサ５８ａが形成されて、蝕刻領域３０の半導体基板１０の表面５９、すなわちソース／ドレーンの基底部は露出される。
【０１０９】
　図５１を参照すると、熱酸化工程を通じて前記基板の露出された表面５９を酸化させる。すると、ソース／ドレーンの基底部のみに酸化シリコンでなされた絶縁膜パターン６０が形成される。
【０１１０】
　図５２を参照すると、燐酸ストリッピングなどの工程湿式蝕刻工程で前記酸化抑制層５８を選択的に除去する。
【０１１１】
　図５３を参照すると、実施例１の図１２で説明したところと類似な方法で前記アクティブチャンネルパターン１８ａの側面上に部分的に選択的なエピタキシャル単結晶膜を成長させてソース／ドレーン拡張層３２ａを形成する。
【０１１２】
　続いて、実施例１の図１３で説明したところと同一な方法で、前記ソース／ドレーン拡張層３２ａを含んだ結果物の全面にドープトポリシリコン、金属または金属シリサイドのような導電膜を蒸着した後これをエッチバックすることにより、前記蝕刻された領域３０を埋めたてるソース／ドレーン領域３４ａを形成する。この時、エピタキシャル単結晶膜は前記絶縁膜パターン６０を除外したシリコン領域のみで成長するためにアクティブチャンネルパターン１８ａの側面上で厚く成長する。したがって、前述した実施例１ないし実施例３とは異なり、前記ダミーゲートパターン２６の側壁にソース／ドレーン用導電膜のテール３４ａが残らない。
【０１１３】
　ここで、前記導電膜を蒸着する前に傾斜イオン注入を実施して前記選択的なエピタキシャル単結晶膜でなされたソース／ドレーン拡張層３２ａをドーピングさせることができる。または、後続工程の熱処理により前記ソース／ドレーン領域からドーパントを固形状で拡散させることによって、ソース／ドレーン拡張層３２ａをドーピングさせることもできる。このような方法で、前記ソース／ドレーン拡張層３２ａ及びソース／ドレーン領域３４ａはチャンネル領域に対して垂直方向に均一なドーピングプロファイルを有する。
【０１１４】
　図５４を参照すると、実施例１の図１４で説明したところと同一な方法で、前記ソース／ドレーン領域３４ａ、チャンネル領域のアクティブチャンネルパターン１８ａ及び基板１０上にシリコン窒化物を蒸着してマスク層を蒸着した後、前記ダミーゲートパターン２６の表面が露出する時まで前記マスク層を平坦化してダミーゲートパターン２６を露出させるマスクパターン３６を形成する。
【０１１５】
　図５５を参照すると、実施例１の図１６で説明したところと同一な方法で、前記マスクパターン３６を利用して前記ダミーゲートパターン２６を選択的に除去してゲートトレンチ３８を形成する。続いて、前記ゲートトレンチ３８を通じて露出された蝕刻阻止膜パターン２４を除去する。また、前記チャンネル領域のアクティブチャンネルパターン１８ａがドーピングされていない場合、前記ゲートトレンチ３８を通じて不純物を局部的にイオン注入してチャンネル領域のアクティブチャンネルパターン１８ａをドーピングさせる。望ましくは、投射範囲がそれぞれのチャンネル層１６内に形成されるようにチャンネルイオン注入を実施する。または、それぞれのチャンネル層１８ごとにドーピング濃度が異なるようにチャンネルイオンを実施して印加されるゲート電圧によってトランジスターが段階的に作動できるようにすることができる。
【０１１６】
　図５６を参照すると、実施例１の図１８で説明したところと同一な方法で、前記ソース／ドレーン領域３４を蝕刻マスクとして利用してフィールド領域２２を選択的に蝕刻してチャンネル領域のアクティブチャンネルパターン１８ａの側面を露出させる。その次に、実施例１の図１９で説明したところと同一な方法で、等方性の蝕刻工程で前記複数個のチャンネル層間層パターンら１４ａ″，１４ｂ″，１４ｃ″を選択的に除去してアクティブチャンネルパターン１８ａを貫通する複数個のトンネル４２ａ，４２ｂと最上部のトンネルグルーブ４２ｃとを形成する。この時、前記第２チャンネル層パターンら１６ａ″，１６ｂ″は複数個のチャンネル４４ａ，４４ｂを形成する。
【０１１７】
　図５７を参照すると、実施例１の図２０で説明したところと同一な方法で、熱酸化工程を実施して前記複数個のチャンネル４４ａ，４４ｂの表面（具体的には複数個のトンネル４２ａ，４２ｂ及びトンネルグルーブ４２ｃを含む）上にゲート絶縁膜４６を形成する。この時、前記チャンネルら４４ａ，４４ｂの表面荒さを改善するために前記ゲート絶縁膜４６を形成する前に、水素（Ｈ２）またはアルゴン（Ａｒ）雰囲気で高温熱処理を実施することもできる。
【０１１８】
　続いて、実施例１の図２１で説明したところと同一な方法で、前記複数個のトンネル４２ａ，４２ｂとトンネルグルーブ４２ｃとを埋めたてながら前記複数個のチャンネル４４ａ，４４ｂを囲むようにポリシリコンゲート電極４８を形成した後、その上面にゲート抵抗を減らすための金属シリサイドでなされたゲート積層膜５０を形成する。
【０１１９】
　図５８を参照すると、実施例１の図２３で説明したところと同一に、前記マスクパターン３６を除去した後に金属配線などの後続工程を進行して垂直型ＭＯＳトランジスターを完成させる。
【０１２０】
　前述した本実施例によると、ソース／ドレーン領域３４の基底部に絶縁膜パターン６０を形成してソース／ドレーン接合キャパシタンスを減らすことができる。
【０１２１】
［実施例５］
　図５９は本発明の第５実施例による半導体装置の断面図である。本実施例で実施例１と同一な部材は同一参照符号を使用して示す。
【０１２２】
　本実施例では実施例１の図６ないし図１１までで説明したところと同一に遂行した後、予備アクティブパターン１８を蝕刻してソース／ドレーンが形成される蝕刻領域３０とアクティブチャンネルパターン１８ａとを形成して、前記蝕刻領域３０を選択的なエピタキシャル単結晶膜で埋めたててソース／ドレーン領域３４を形成する。以後に実施例１の図１４ないし図２３までで説明したところと同一な方法を遂行して半導体装置を形成する。したがって、本実施例では実施例１のソース／ドレーン領域を形成する時、エピタキシャル方法によりソース／ドレーン拡張層を形成して、前記ソース／ドレーン拡張層に別のソース／ドレーン領域３４を形成する代わりに、エピタキシャル方法で前記蝕刻領域３０を完全に埋めたててソース／ドレーン領域３４を形成することを除いては前述した第１実施例と同一である。
【０１２３】
　本実施例による半導体装置では、別のソース／ドレーン拡張層を形成する必要がない。また、前述した実施例２または実施例３の方法と組合せてゲート電極４８とソース／ドレーン領域３４との間に絶縁物質でなされたゲートスペーサ５４を形成することもでき、前述した第４実施例と組合せてソース／ドレーン領域３４の基底部に絶縁膜パターン６０を形成することもできる。
【０１２４】
［実施例６］
　図６０は本実施例による半導体装置の断面図である。本実施例で実施例１と同一な部材は同一参照符号を使用して示す。
【０１２５】
　本実施例では前記実施例５と同様に、実施例１の図６ないし図１１までで説明したところと同一に遂行した後、予備アクティブパターン１８を蝕刻してソース／ドレーンが形成される蝕刻領域３０とアクティブチャンネルパターン１８ａとを形成し、前記蝕刻領域３０を実施例５での選択的なエピタキシャル単結晶膜で埋めたてることの代りにドープトポリシリコン、金属または金属シリサイドのような導電膜を蒸着した後に前記導電膜をエッチバックしてソース／ドレーン領域３４を形成することを除いては実施例５と同一な方法で遂行して半導体装置を形成する。
【０１２６】
　実施例５と同様に別のソース／ドレーン拡張層を形成する必要がない。
　また、前述した第２、第３または第４実施例のうちひとつ以上と第６実施例とを組合せて多重チャンネルを有する垂直型ＭＯＳトランジスターを具現することができる。
【０１２７】
［実施例７］
　図６１は本実施例による半導体装置の断面図である。本実施例による半導体装置はアクティブパターンを構成するチャンネル層間層及びチャンネル層の厚さ及び反復回数を調節してチャンネル４４の数とトンネルの厚さとが実施例７で図示した半導体装置と異なることを除いては、実施例７に説明した半導体装置と同一である。
【０１２８】
［実施例８］
　図６２は本実施例による半導体装置の断面図である。本実施例による半導体装置はＳＯＩ基板の酸化膜７０上に実施例５または実施例６で記載したところと同一な方法で遂行して形成する。
【０１２９】
　具体的に、ＳＯＩ基板の酸化膜７０上にそれぞれの間にトンネルを介在して形成された複数個のチャンネル４４ａ，４４ｂ，４４ｃでなされたアクティブチャンネルパターン、前記アクティブパターンの両側片に前記複数個のチャンネル４４ａ，４４ｂ，４４ｃと連結されるように形成されたソース／ドレーン領域３４及び前記アクティブパターン上でトンネルを埋めたてながら前記複数個のチャンネル４４ａ，４４ｂ，４４ｃを囲むように形成されたゲート電極４８を有するように垂直型ＭＯＳトランジスターを形成する。前記垂直型ＭＯＳトランジスターは前述した他の実施例らで記載した方法を組合せて具現することもできる。
【０１３０】
　前記ＳＯＩ基板は下部半導体基板（図示せず）と前記基板上に形成された埋没酸化膜７０（buried oxide layer）とで構成される。
【０１３１】
　本実施例では前記埋没酸化膜７０上に単結晶ゲルマニウムまたは単結晶シリコン−ゲルマニウムでなされた複数個のチャンネル層間層及び単結晶シリコンでなされた複数個のチャンネル層を反復して積層した後、前記複数個のチャンネル層間層及びチャンネル層をパターニングして予備アクティブパターンを形成する。
【０１３２】
［実施例９］
　図６３は本発明の第９実施例による半導体装置の断面図である。本実施例による半導体装置は、最低部チャンネル４４ａの寄生トランジスターが動作することを防止するためにゲート電極４８が埋めたてられる最低部トンネルの厚さ（ｔ）を残りのトンネルに比べて厚く形成することを除いては実施例５の図５９に図示した半導体装置と同一である。したがって、同一な部材は同一参照符号を使用して示す。
【０１３３】
　具体的に、実施例１の図７で説明した工程を遂行する時、半導体基板１０上に複数個のチャンネル層間層１４及び複数個のチャンネル層１６を反復して積層する時、最低部チャンネル層間層１４ａの厚さ（ｔ）を残りのチャンネル層間層１４ｂ，１４ｃに比べて厚く形成する。続いて、実施例１の図９ないし図１１で説明したところと同一な方法で、前記複数個のチャンネル層間層１４及び複数個のチャンネル層１６をパターニングして予備アクティブパターン１８を形成した後、前記予備アクティブパターン１８を基板の表面が露出する時まで蝕刻してソース／ドレーンが形成される領域を定義し、チャンネル層間層パターンとチャンネル層パターンとでなされたアクティブチャンネルパターン１８ａを形成する。
【０１３４】
　次に、実施例５と同一な方法で、前記蝕刻された部分を埋めたてるようにエピタキシャル単結晶膜を成長させて前記最低部チャンネル層間層の上部まで前記単結晶膜をドーピングさせることによりソース／ドレーン領域３４を形成する。以後の工程は前述した実施例らと同一である。
【０１３５】
［実施例１０］
　図６４ないし図６８は本発明の第１０実施例による半導体装置及びこれの製造方法を説明するための断面図らである。
【０１３６】
　図６４を参照すると、実施例１の図６ないし図８で説明したところと同一な方法で半導体基板１０上に単結晶ゲルマニウムまたは単結晶シリコン−ゲルマニウムでなされた複数個のチャンネル層間層及び単結晶シリコンでなされた複数個のチャンネル層が互いに反復して積層された予備アクティブパターン１８及び前記予備アクティブパターン１８を囲むフィールド領域２２を形成する。
【０１３７】
　実施例１の図９及び図１０に図示したところと同一な方法で前記アクティブパターン上にダミーゲートパターン（図示せず）を含んだゲートハードマスク２９を形成する。
【０１３８】
　実施例１の図１１に図示したところと同一な方法で、前記ゲートハードマスク２９を利用して前記予備アクティブパターンを基板１０の表面が露出する時まで蝕刻してソース／ドレーンが形成される蝕刻領域３０を定義することで、チャンネル領域の予備アクティブパターン１８のみを残す。望ましくは、前記予備アクティブパターン１８を前記高濃度ドーピング領域１２の投射範囲の下まで蝕刻する。
【０１３９】
　その次に、実施例１の図１２に図示したところと同一な方法で、前記アクティブパターン１８の側面及び露出された基板１０の表面上に部分的に選択的なエピタキシャル単結晶膜を成長させてソース／ドレーン拡張層３２を形成する。続いて、傾斜イオン注入を実施して前記ソース／ドレーン拡張層３２をドーピングさせる。
【０１４０】
　次に図６４に図示したように、前記結果物の全面にシリコン窒化物を蒸着して第１絶縁膜を形成する。具体的にはフィールド領域２２、ソース／ドレーン拡張層３２及びゲート電極４８を含んだ基板の全面に前記アクティブパターン及びフィールド領域２２に対して蝕刻選択比を有する絶縁物質、例えばシリコン窒化物を蒸着して第１絶縁膜６２を形成する。
【０１４１】
　図６５を参照すると、前記第１絶縁膜６２上に前記フィールド領域２２とソース／ドレーン拡張層３２との間のソース／ドレーンが形成される領域を十分に埋めたてることができるように第２絶縁膜６４を蒸着する。前記第２絶縁膜６４は第１絶縁膜６２に対して蝕刻選択比を有する物質で形成して、望ましくはフィールド領域２２と同一な物質、例えばシリコン酸化物で形成する。
【０１４２】
　図６６を参照すると、前記第２絶縁膜６４を最低部トンネルまでエッチバックしてソース／ドレーンが形成される領域の基底部に第２絶縁膜パターン６４ａを形成する。
【０１４３】
　図６７を参照すると、前記第２絶縁膜パターン６４ａを蝕刻マスクとして利用して前記第１絶縁膜６２をエッチバックすることにより前記第２絶縁膜パターン６４ａの下部に第１絶縁膜パターン６２ａを形成する。
【０１４４】
　図６８を参照すると、前記フィールド領域２２とソース／ドレーン拡張層３２との間のソース／ドレーンが形成される領域をドープトポリシリコン、金属または金属シリサイドのような導電膜で埋めたてることによってソース／ドレーン領域３４を形成する。
【０１４５】
　次に、前記実施例１の図１４ないし図２３で図示したところと同一な方法で遂行して図６９に図示したところのような半導体装置を形成する。
【０１４６】
　前述した本実施例によると、ソース／ドレーン領域３４の基底部に第１絶縁膜パターン６２ａ及び第２絶縁膜パターン６４ａの絶縁膜積層構造を形成することによって、ソース／ドレーン接合キャパシタンスを減らすことができる。
【０１４７】
［実施例１１］
　図７０ないし図７２は本発明の第１１実施例による半導体装置及びこれの製造方法を説明するための断面図らである。本実施例でも実施例１ないし実施例１０と同一な部材に対しは同一参照符号を使用して説明する。
【０１４８】
　図７０を参照すると、シリコン（Ｓｉ）、シリコンゲルマニウム（ＳｉＧｅ）、シリコン−オン−インシュレータ（ＳＯＩ）またはシリコンゲルマニウム−オン−インシュレータ（ＳＧＯＩ）でなされた半導体基板１０上に酸化膜８０を例えば化学気相蒸着方法で形成する。
【０１４９】
　図７１を参照すると、前記酸化膜８０上にフォトレジスト膜を塗布してこれを露光及び現像して多重−チャンネルが形成される領域（Ｍ）をオープンさせるフォトレジストパターン８２を形成する。
【０１５０】
　続いて、前記フォトレジストパターン８２をマスクとして利用して前記酸化膜８０を乾式蝕刻することによって多重−チャンネル領域（Ｍ）と単一−チャンネル領域（Ｓ）とを限定する酸化膜パターン８０ａを形成する。すなわち、前記酸化膜パターン８０ａは通常の単一−チャンネル領域（Ｓ）上のみに残るようになる。
【０１５１】
　続いて、多重−チャンネル領域（Ｍ）の露出された基板表面に基板の導電型と同じような導電型の不純物をイオン注入して基底トランジスターの動作を防止するための高濃度ドーピング領域１２を形成する。
【０１５２】
　図７２を参照すると、エシン及びストリップ工程で前記フォトレジストパターン８２を除去する。その次に、選択的なエピタキシャル成長法を利用して前記酸化膜パターン８０を除外した領域、すなわち多重−チャンネル領域（Ｍ）の基板表面上に複数個のチャンネル層間層１４及び複数個のチャンネル層１６を互いに反復して積層する。具体的に、酸化膜パターン８０ａを除外した基板１０の表面上に選択的に約３００Å厚さの単結晶ゲルマニウムまたは単結晶シリコン−ゲルマニウムエピタキシャル膜を成長させて第１チャンネル層間層１４ａを形成して、前記第１チャンネル層間層１４ａ上に約３００Å厚さの単結晶シリコンエピタキシャル膜を成長させて第１チャンネル層１６ａを形成する。この時、前記チャンネル層１６をドーピングされた単結晶シリコンエピタキシャル膜として形成することによってチャンネルドーピングをあらかじめ実施することもできる。
【０１５３】
　前記した工程の結果として単一−チャンネル領域（Ｓ）上にはいかなるエピタキシャル膜も成長されない反面、多重−チャンネル領域（Ｍ）上には複数個のチャンネル層間層１４及び複数個のチャンネル層１６が互いに反復して積層されて予備アクティブパターン１８が形成される。
【０１５４】
　以後の工程は前述した実施例１ないし実施例１０で遂行した方法と同一方法で遂行して半導体装置を製造する。
【産業上の利用可能性】
【０１５５】
　前述したように本発明によると、一つのアクティブパターンに複数個の薄いチャンネルを形成して前記チャンネルを囲むようにゲート電極を形成する。前記複数個の薄いチャンネルらは垂直に積層されるために、従来のピン型ＭＯＳトランジスターに比べてチャンネル領域及びソース／ドレーン領域が占める面積を大きく減らすことができる。
【０１５６】
　また、ソース／ドレーン領域が複数個のチャンネルに対して垂直方向に均一なドーピングプロファイルを有するように形成されるために、チャンネルの数及び面積が増えても均一なソース／ドレーン接合キャパシタンスを維持することができる。したがって、接合キャパシタンスを最小化しながら電流を増加させることができて素子の動作速度を向上させることができる。
【０１５７】
　本発明の垂直型ＭＯＳトランジスターによると、複数個のチャンネル層及び複数個のチャンネル層間層を反復して積層してアクティブパターンを形成し、前記アクティブパターンのうちソース／ドレーンが形成される領域を蝕刻した後に、前記蝕刻された領域を再びエピタキシャル単結晶膜や導電物質で満たしてソース／ドレーンを形成する。したがって、前記チャンネル層間層の水平長さがゲート長さ領域に限定されるために、後続工程で前記チャンネル層間層を等方性で蝕刻してトンネルを形成する時に前記トンネルが水平拡張されることを防止できる。したがって、チャンネル幅よりも小さなゲート長さを有する高集積ＭＯＳトランジスターを具現できる。
【０１５８】
　また、図示しなかったが、前述した実施例らをひとつ以上組合せて多重チャンネルを有する高集積垂直型ＭＯＳトランジスターを具現できることは明白である。
【０１５９】
　前述したように、本発明の望ましい実施例を参照して説明したが、該当技術分野の熟練された当業者ならば下記の特許請求の範囲に記載された本発明の思想及び領域から抜け出さない範囲内で本発明を多様に修正及び変更することができることを理解することができる。
【図面の簡単な説明】
【０１６０】
【図１】本発明による多重チャンネルを有するＭＯＳトランジスターのアクティブパターン及びゲート電極を各々図示した斜視図である。
【図２】本発明による多重チャンネルを有するＭＯＳトランジスターのアクティブパターン及びゲート電極を各々図示した斜視図である。
【図３】本発明の第１実施例による半導体装置の平面図である。
【図４】図３のＡＡ′線及びＢＢ′線による半導体装置の断面図である。
【図５】図３のＡＡ′線及びＢＢ′線による半導体装置の断面図である。
【図６】本発明の第１実施例による半導体装置の製造方法を説明するための断面図らである。
【図７】本発明の第１実施例による半導体装置の製造方法を説明するための断面図らである。
【図８】本発明の第１実施例による半導体装置の製造方法を説明するための断面図らである。
【図９】本発明の第１実施例による半導体装置の製造方法を説明するための断面図らである。
【図１０】本発明の第１実施例による半導体装置の製造方法を説明するための断面図らである。
【図１１】本発明の第１実施例による半導体装置の製造方法を説明するための断面図らである。
【図１２】本発明の第１実施例による半導体装置の製造方法を説明するための断面図らである。
【図１３】本発明の第１実施例による半導体装置の製造方法を説明するための断面図らである。
【図１４】本発明の第１実施例による半導体装置の製造方法を説明するための断面図らである。
【図１５】本発明の第１実施例による半導体装置の製造方法を説明するための断面図らである。
【図１６】本発明の第１実施例による半導体装置の製造方法を説明するための断面図らである。
【図１７】本発明の第１実施例による半導体装置の製造方法を説明するための断面図らである。
【図１８】本発明の第１実施例による半導体装置の製造方法を説明するための断面図らである。
【図１９】本発明の第１実施例による半導体装置の製造方法を説明するための断面図らである。
【図２０】本発明の第１実施例による半導体装置の製造方法を説明するための断面図らである。
【図２１】本発明の第１実施例による半導体装置の製造方法を説明するための断面図らである。
【図２２】本発明の第１実施例による半導体装置の製造方法を説明するための断面図らである。
【図２３】本発明の第１実施例による半導体装置の製造方法を説明するための断面図らである。
【図２４】本発明の第１実施例による半導体装置の製造方法を説明するための斜視図らである。
【図２５】本発明の第１実施例による半導体装置の製造方法を説明するための斜視図らである。
【図２６】本発明の第１実施例による半導体装置の製造方法を説明するための斜視図らである。
【図２７】本発明の第１実施例による半導体装置の製造方法を説明するための斜視図らである。
【図２８】本発明の第１実施例による半導体装置の製造方法を説明するための斜視図らである。
【図２９】本発明の第１実施例による半導体装置の製造方法を説明するための斜視図らである。
【図３０】本発明の第１実施例による半導体装置の製造方法を説明するための斜視図らである。
【図３１】図２３のＡ部分の拡大図である。
【図３２】本発明の第２実施例による半導体装置の斜視図及び断面図である。
【図３３】本発明の第２実施例による半導体装置の斜視図及び断面図である。
【図３４】図３３のＢ部分の拡大図である。
【図３５】本発明の第２実施例による半導体装置の製造方法を説明するための断面図らである。
【図３６】本発明の第２実施例による半導体装置の製造方法を説明するための断面図らである。
【図３７】本発明の第２実施例による半導体装置の製造方法を説明するための断面図らである。
【図３８】本発明の第２実施例による半導体装置の製造方法を説明するための断面図らである。
【図３９】本発明の第２実施例による半導体装置の製造方法を説明するための断面図らである。
【図４０】本発明の第２実施例による半導体装置の製造方法を説明するための断面図らである。
【図４１】本発明の第２実施例による半導体装置の製造方法を説明するための断面図らである。
【図４２】本発明の第２実施例による半導体装置の製造方法を説明するための断面図らである。
【図４３】本発明の第２実施例による半導体装置の製造方法を説明するための断面図らである。
【図４４】本発明の第２実施例による半導体装置の製造方法を説明するための断面図らである。
【図４５】本発明の第２実施例による半導体装置の製造方法を説明するための断面図らである。
【図４６】本発明の第２実施例による半導体装置の製造方法を説明するための断面図らである。
【図４７】本発明の第２実施例による半導体装置の製造方法を説明するための断面図らである。
【図４８】本発明の第３実施例による半導体装置の断面図である。
【図４９】本発明の第４実施例による半導体装置の製造方法を説明するための断面図らである。
【図５０】本発明の第４実施例による半導体装置の製造方法を説明するための断面図らである。
【図５１】本発明の第４実施例による半導体装置の製造方法を説明するための断面図らである。
【図５２】本発明の第４実施例による半導体装置の製造方法を説明するための断面図らである。
【図５３】本発明の第４実施例による半導体装置の製造方法を説明するための断面図らである。
【図５４】本発明の第４実施例による半導体装置の製造方法を説明するための断面図らである。
【図５５】本発明の第４実施例による半導体装置の製造方法を説明するための断面図らである。
【図５６】本発明の第４実施例による半導体装置の製造方法を説明するための断面図らである。
【図５７】本発明の第４実施例による半導体装置の製造方法を説明するための断面図らである。
【図５８】本発明の第４実施例による半導体装置の製造方法を説明するための断面図らである。
【図５９】本発明の第５実施例による半導体装置の断面図である。
【図６０】本発明の第６実施例による半導体装置の断面図である。
【図６１】本発明の第７実施例による半導体装置の断面図である。
【図６２】本発明の第８実施例による半導体装置の断面図である。
【図６３】本発明の第９実施例による半導体装置の断面図である。
【図６４】本発明の第１０実施例による半導体装置の製造方法を説明するための断面図らである。
【図６５】本発明の第１０実施例による半導体装置の製造方法を説明するための断面図らである。
【図６６】本発明の第１０実施例による半導体装置の製造方法を説明するための断面図らである。
【図６７】本発明の第１０実施例による半導体装置の製造方法を説明するための断面図らである。
【図６８】本発明の第１０実施例による半導体装置の製造方法を説明するための断面図らである。
【図６９】本発明の第１０実施例による半導体装置の製造方法を説明するための断面図らである。
【図７０】本発明の第１１実施例による半導体装置の製造方法を説明するための断面図らである。
【図７１】本発明の第１１実施例による半導体装置の製造方法を説明するための断面図らである。
【図７２】本発明の第１１実施例による半導体装置の製造方法を説明するための断面図らである。
【符号の説明】
【０１６１】
１０　半導体基板
１２　不純物領域
３０　アクティブパターン
３２　ソース／ドレーン拡張層
３４　ソース／ドレーン領域
４２　トンネルら
４４　チャンネル
Ｓｉ　シリコン
ＳｉＧｅ　シリコンゲルマニウム
ＳＯＩ　シリコン−オン−インシュレータ
ＳＧＯＩ　シリコンゲルマニウム−オン−インシュレータ
【図１】
2004128508.tif 000003
【図２】
2004128508.tif 000004
【図３】
2004128508.tif 000005
【図４】
2004128508.tif 000006
【図５】
2004128508.tif 000007
【図６】
2004128508.tif 000008
【図７】
2004128508.tif 000009
【図８】
2004128508.tif 000010
【図９】
2004128508.tif 000011
【図１０】
2004128508.tif 000012
【図１１】
2004128508.tif 000013
【図１２】
2004128508.tif 000014
【図１３】
2004128508.tif 000015
【図１４】
2004128508.tif 000016
【図１５】
2004128508.tif 000017
【図１６】
2004128508.tif 000018
【図１７】
2004128508.tif 000019
【図１８】
2004128508.tif 000020
【図１９】
2004128508.tif 000021
【図２０】
2004128508.tif 000022
【図２１】
2004128508.tif 000023
【図２２】
2004128508.tif 000024
【図２３】
2004128508.tif 000025
【図２４】
2004128508.tif 000026
【図２５】
2004128508.tif 000027
【図２６】
2004128508.tif 000028
【図２７】
2004128508.tif 000029
【図２８】
2004128508.tif 000030
【図２９】
2004128508.tif 000031
【図３０】
2004128508.tif 000032
【図３１】
2004128508.tif 000033
【図３２】
2004128508.tif 000034
【図３３】
2004128508.tif 000035
【図３４】
2004128508.tif 000036
【図３５】
2004128508.tif 000037
【図３６】
2004128508.tif 000038
【図３７】
2004128508.tif 000039
【図３８】
2004128508.tif 000040
【図３９】
2004128508.tif 000041
【図４０】
2004128508.tif 000042
【図４１】
2004128508.tif 000043
【図４２】
2004128508.tif 000044
【図４３】
2004128508.tif 000045
【図４４】
2004128508.tif 000046
【図４５】
2004128508.tif 000047
【図４６】
2004128508.tif 000048
【図４７】
2004128508.tif 000049
【図４８】
2004128508.tif 000050
【図４９】
2004128508.tif 000051
【図５０】
2004128508.tif 000052
【図５１】
2004128508.tif 000053
【図５２】
2004128508.tif 000054
【図５３】
2004128508.tif 000055
【図５４】
2004128508.tif 000056
【図５５】
2004128508.tif 000057
【図５６】
2004128508.tif 000058
【図５７】
2004128508.tif 000059
【図５８】
2004128508.tif 000060
【図５９】
2004128508.tif 000061
【図６０】
2004128508.tif 000062
【図６１】
2004128508.tif 000063
【図６２】
2004128508.tif 000064
【図６３】
2004128508.tif 000065
【図６４】
2004128508.tif 000066
【図６５】
2004128508.tif 000067
【図６６】
2004128508.tif 000068
【図６７】
2004128508.tif 000069
【図６８】
2004128508.tif 000070
【図６９】
2004128508.tif 000071
【図７０】
2004128508.tif 000072
【図７１】
2004128508.tif 000073
【図７２】
2004128508.tif 000074