(57)【要約】【課題】信号配線における信号遅延時間を短縮する半導体装置を提供する。【解決手段】半導体装置の信号配線中に、インバータを２つ直列に接続したバッファ１０を、リピータとして挿入する。バッファ１０では、前段のインバータ１１の電流駆動能力が、後段のインバータ１２の電流駆動能力よりも大きく設定される。【選択図】    図１
2004158631.tif 000002
【特許請求の範囲】
【請求項１】
信号を伝達する信号配線中に挿入されるリピータを有する半導体装置において、
前記リピータは、信号伝達方向に順次に接続される、入力信号の反転信号を出力する第１の論理回路及び第２の論理回路で構成され、
前記第１の論理回路の電流駆動能力が、前記第２の論理回路の電流駆動能力より大きいことを特徴とする半導体装置。
【請求項２】
信号を伝達する信号配線中に挿入されるリピータを複数有する半導体装置において、
前記リピータは、信号伝達方向に順次に接続される、入力信号の反転信号を出力する第１の論理回路及び第２の論理回路で構成され、
前記第１の論理回路の電流駆動能力が、前記第２の論理回路の電流駆動能力より大きいことを特徴とする半導体装置。
【請求項３】
隣接する２つのリピータ間を接続する配線の配線長が、１つのリピータを構成する第１及び第２の論理回路間の配線長よりも長いことを特徴とする、請求項２に記載の半導体装置。
【請求項４】
前記リピータの出力端子が、分岐した信号配線を介して、当該リピータの後段に配置される複数のリピータの入力端子に接続されることを特徴とする、請求項２又は３に記載の半導体装置。
【請求項５】
前記信号配線が、クロック信号配線として構成されることを特徴とする、請求項１から４の何れかに記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置に関し、更に詳しくは、信号配線中にリピータが挿入される半導体装置に関する。
【０００２】
【従来の技術】
システムＬＳＩ等の半導体集積回路（ＬＳＩ）の設計では、ＬＳＩの領域を複数の機能ブロックに分割してブロック内の回路構成を設計し、各ブロック間を配線で接続して全体の回路構成を得る手法が採られている。一般に、ＬＳＩの設計では、設計されたＬＳＩの動作が、回路シミュレータを用いて検証される。このとき、回路シミュレータでは、配線の信号遅延時間がシミュレートされる。
【０００３】
回路シミュレータによるシミュレーションの結果、ある配線の信号遅延時間が所望の時間以内に収まらない場合には、信号遅延時間を短縮するために、その配線中に、入力信号と同相の信号を出力する、或いは、入力信号の反転信号を出力するリピータを挿入する手法が採られる。例えば、ＣＭＯＳ回路では、入力信号と同相の信号を出力する、インバータを信号伝達方向に２つ直列に接続したバッファが、一般的なリピータの一つである。信号遅延時間は、配線抵抗と配線容量の積に比例して増大し、配線長の２次関数となる。このため、所望の配線中に、例えば所定間隔でリピータを挿入し、リピータ間の配線長を短くすることで、信号遅延時間を短縮することができる。
【０００４】
図７は、配線長と信号遅延時間との関係をグラフとして示している。同図中のグラフ（ａ）はリピータを挿入しない場合の遅延時間を、グラフ（ｂ）は１０ｍｍの配線中に等間隔でリピータを１つ挿入した場合の遅延時間を、グラフ（ｃ）は１０ｍｍの配線中に等間隔でリピータを２つ挿入した場合の遅延時間をそれぞれ示している。
【０００５】
一般に、配線中にリピータを挿入した場合の配線全体の遅延時間は、分割された配線による遅延時間の和と、リピータ自身が有する遅延時間の和とを合計した時間となる。リピータ自身が有する遅延時間は、信号の立ち上がり時間又は立ち下がり時間が増大して信号波形の勾配が減少する入力信号波形のなまり（鈍り）と、リピータ全体の電流駆動能力と、リピータ間の配線長及び次の段のリピータの入力容量とに依存する。入力信号波形のなまりは、リピータ間の配線長、自身の入力容量、及び、前の段のリピータの電流駆動能力の関数となる。
【０００６】
図７に示すように、グラフ（ａ）では配線長の２乗に比例して遅延時間が増大している。ここで、グラフ（ｂ）のように、１０ｍｍの配線をリピータによって５ｍｍの配線部分に２分割すると、２つの５ｍｍの配線部分による遅延時間の和は、１０ｍｍの配線による遅延時間よりも大幅に短くなる。このとき、リピータ自身の遅延時間が存在するため、リピータの挿入位置で遅延時間が増加している。全体の遅延時間は、５ｍｍの配線部分による遅延の和と、リピータ自身の遅延時間との合計になる。
【０００７】
グラフ（ａ）と（ｂ）とを比較すると、配線長１０ｍｍの配線では、配線を分割したことによる遅延時間の減少分が、リピータを１段挿入したことによるリピータ自身の遅延時間の増加分よりも大きい。この例では、１０ｍｍの配線中にリピータを１段挿入することで、配線全体の遅延時間がΔｔｐｄだけ改善されることが判る。
【０００８】
ここで、リピータの挿入段数を増やし、グラフ（ｃ）に示すように、配線長１０ｍｍの配線中に等間隔でリピータを２段挿入する。この場合、リピータを挿入しないグラフ（ａ）と比較すると全体の遅延時間は短縮されるが、リピータを１段挿入するグラフ（ｂ）と比較すると、全体の遅延時間が増加する。これは、挿入段数を増やしたことによるリピータ自身の遅延時間の和の増加が、配線長を短くしたことによる配線の遅延時間の減少分よりも大きくなるためである。このように、リピータの挿入に際しては、配線中に挿入するリピータの段数（間隔）などを適切に設定することが重要となる。
【０００９】
配線中に挿入する、２つのインバータを直列に接続したバッファ（リピータ）の数やバッファの分岐数などを最適化する技術として、特開２００１−２９０８５４号公報には、所定の計算式に基づいて配線中に挿入するバッファ数やバッファの分岐数を選定する技術が記載されている。該公報に記載の技術では、配線中に所定間隔で挿入したバッファによる遅延時間を、以下の式（１）に示すように求め、挿入するバッファの段数Ｎｂｆ、及び、最小サイズのインバータ対するバッファの出力側インバータの拡大率ｈｂｆ−ｏｕｔの最適な値を求める。
【数１】
2004158631.tif 000003
式（１）
ただし、ａ，ｂ，ｃ，ｄは遅延係数、Ｒｏｕｔ０は最小サイズのインバータ（チャネル定数Ｗ／Ｌ＝１）の出力抵抗、Ｃｉｎ０は最小サイズインバータのゲート入力容量、Ｃｄｓ０は最小サイズのインバータのドレイン基板間容量、Ｒｉｎｔは単位長さ当りの配線抵抗、Ｃｉｎｔは単位長さ当りの配線容量、ｂｒは分岐数（ファンアウト数）、ｍは各段のバッファにおける出力側インバータの駆動能力と入力側インバータの駆動能力との比、及び、ｌｉｎｔは対象となる２点間の配線の長さである。
【００１０】
ところで、従来、半導体集積回路の信号伝播経路にインバータ又はバッファを連続的に挿入する場合には、後段のインバータの、チャネル定数Ｗ／Ｌなどによって定まる駆動能力を、前段のインバータの駆動能力よりも大きくしていた。例えば、信号伝播経路にインバータを３つ続けて配置する場合には、１段目のインバータよりも２段目のインバータの駆動能力を大きくし、更に、２段目のインバータよりも３段目のインバータの駆動能力を大きくする構成を採用していた。また、バッファの場合には、直列に接続された２のインバータのうち、前段のインバータの駆動能力よりも、後段のインバータの駆動能力を大きくし設定し、式（１）におけるｍを、ｍ＞１としていた。
【００１１】
配線中に挿入するバッファにおいて、後段のインバータの駆動能力よりも前段のインバータの駆動能力が大きい場合には、バッファの入力容量が大きくなり、そのバッファの前段に配置された論理ゲートの出力信号の遅延時間が長くなる。また、バッファへの入力信号波形の勾配が減少し、バッファ自体の遅延時間も長くなる。前段のインバータのトランジスタの電流増幅作用を考慮した場合には、後段には前段のトランジスタよりも駆動能力の大きなトランジスタを配設した方が、全体の遅延時間を短縮することができる。このため、後段のインバータの駆動能力を、前段のインバータの駆動能力よりも大きくする方が遅延時間を短縮できると考えられていた。
【００１２】
例えば、上記した式（１）で、遅延時間ｔｄ−ｂｆを最小にするｍの条件を求めてみる。まず、式（１）を偏微分して０とおくと、
【数２】
2004158631.tif 000004
となり、これをｍ２について解くと、
【数３】
2004158631.tif 000005
となる。ここで、
ｍ＞０、
ｂｒ≧１、
【数４】
2004158631.tif 000006
であるから、
【数５】
2004158631.tif 000007
となる。つまり、上記公報に記載の技術では、遅延時間ｔｄ−ｂｆを最小にするｍの条件は、ｍ＞１となる。
【００１３】
【発明が解決しようとする課題】
しかし、本発明者は、回路シミュレーションの結果、式（１）でｍ＞１としたバッファ（リピータ）を配線中に挿入した場合にも、隣接する２つのリピータ間の配線負荷（配線容量）が大きい場合には、配線の遅延時間が最小化されないことを発見した。これは、配線負荷が大きい場合には、１つ前の段のバッファから見た、次の段のバッファの入力側のインバータの入力容量が、配線容量に対して無視できる値となるためであると考えられる。
【００１４】
本発明は、信号伝達経路が長く、配線容量が大きい信号配線中にリピータを挿入し、信号配線の遅延時間が短縮できる半導体装置を提供することを目的とする。
【００１５】
【課題を解決するための手段】
上記目的を達成するために、本発明の半導体装置は、信号を伝達する信号配線中に挿入されるリピータを有する半導体装置において、前記リピータは、信号伝達方向に順次に接続される、入力信号の反転信号を出力する第１の論理回路及び第２の論理回路で構成され、前記第１の論理回路の電流駆動能力が、前記第２の論理回路の電流駆動能力より大きいことを特徴とする。
【００１６】
本発明の半導体装置では、順次に接続される第１及び第２の論理回路から構成されるリピータについて、第１の論理回路の電流駆動能力を、第２の論理回路の電流駆動能力よりも大きく設定する。第１及び第２の論理回路は、それぞれ入力信号を反転して出力する回路として構成され、例えばＣＭＯＳインバータや、入力が共通接続されたＮＡＮＤ回路として構成される。
従来のリピータでは、前段のインバータの電流駆動能力を、後段のインバータの電流駆動能力よりも小さく設定し、リピータの入力側の容量を小さくすることで信号遅延時間を短縮していた。しかし、リピータ入力側の信号配線長が長い場合など、その信号配線の容量成分が大きい場合には、配線容量による信号遅延時間が支配的となり、リピータの入力側の容量が大きく設定されることによる信号遅延時間の増加は、あまり問題とならない。このため、第１の論理回路の電流駆動能力を、従来のリピータよりも大きく設定する、つまり、第２の論理回路の電流駆動能力よりも大きく設定することで、第２の論理回路に入力する信号波形の勾配を大きくすることができ、信号配線における信号の遅延時間をより効果的に短縮できる。
【００１７】
本発明の半導体装置は、信号を伝達する信号配線中に挿入されるリピータを複数有する半導体装置において、前記リピータは、信号伝達方向に対して順次に挿入される、入力信号の反転信号を出力する第１の論理回路及び第２の論理回路で構成され、前記第１の論理回路の電流駆動能力が、前記第２の論理回路の電流駆動能力より大きいことを特徴とする。
【００１８】
本発明の半導体装置では、順次に接続される第１及び第２の論理回路から構成されるリピータについて、第１の論理回路の電流駆動能力を、第２の論理回路の電流駆動能力よりも大きく設定し、そのリピータを信号配線中に複数挿入する。第１及び第２の論理回路は、それぞれ入力信号を反転して出力する回路として構成され、例えばＣＭＯＳインバータや、入力が共通接続されたＮＡＮＤ回路として構成される。第１の論理回路の電流駆動能力を、第２の論理回路の電流駆動能力よりも大きく設定することで、第２の論理回路に入力する信号波形の勾配を大きくすることができ、信号配線における信号の遅延時間を、より効果的に短縮できる。
【００１９】
本発明の半導体装置では、隣接する２つのリピータ間を接続する配線の配線長が、１つのリピータを構成する第１及び第２の論理回路間の配線長よりも長いことが好ましい。この場合、第１及び第２の論理回路は、実質的にバッファを構成する。
【００２０】
本発明の半導体装置では、前記リピータの出力端子が、分岐した信号配線を介して、当該リピータの後段に配置される複数のリピータの入力端子に接続される構成を採用することができる。この場合、第２の論理回路の出力には、後段に配置される複数のリピータの第１の論理回路の入力が接続される。
【００２１】
本発明の半導体装置では、前記信号配線を、クロック信号配線として構成することができる。この場合、例えばクロック信号配線が分岐配線として構成されているときには、クロック信号配線は、半導体装置の各部にクロック信号を分岐して供給することができる。
【００２２】
【発明の実施の形態】
以下、図面を参照し、本発明の実施形態例に基づいて、本発明を更に詳細に説明する。図１は、本発明の一実施形態例のリピータとして使用されるバッファを示すもので、（ａ）はその回路構成を示し、（ｂ）はインバータの電流駆動能力の関係を模式的に示している。バッファ（リピータ）１０は、同図（ａ）に示すように、縦続接続された２つインバータ１１及び１２から構成される。各インバータは、ＣＭＯＳトランジスタによって構成される。同図（ｂ）では、インバータの電流駆動能力の大小関係を強調するために、電流駆動能力が大きいインバータの記号を、電流駆動能力が小さいインバータの記号よりも大きく描いている。本実施形態例では、前段のインバータ１１の電流駆動能力は、後段のインバータ１２の電流駆動能力よりも大きく設定されている。
【００２３】
図２は、遅延時間を測定するシミュレーション回路の構成を示している。シミュレーション回路はドライバ２０、ＮＡＮＤ回路２１、及び、インバータ２２、２３を備える。ドライバ２０−ＮＡＮＤ回路２１間の配線は、例えばＬＳＩにおけるブロック間配線に相当し、その配線ＲＣは、例えばπ型分布定数回路として構成される。シミュレーション回路では、ドライバ２０に信号を入力してから、その信号がＮＡＮＤ回路２１から出力されるまでに要する時間（遅延時間）が測定される。
【００２４】
ここで、ノードａ（ドライバ２０の入力）において信号がＬレベルとＨレベルの中間の値に立ち上がる時刻から、ノードｂ（ＮＡＮＤ回路２１の出力）において信号がＬレベルとＨレベルの中間の値に立ち上がる時刻までの時間差を、立ち上がりの遅延時間とする。また、ノードａにおいて信号がＬレベルとＨレベルの中間の値に立ち下がる時刻から、ノードｂにおいて信号がＬレベルとＨレベルの中間の値に立ち下がる時刻までの時間差を、立ち下がりの遅延時間とする。遅延時間は、立ち上がりの遅延時間と、立ち下がりの遅延時間との平均で定義する。
【００２５】
ドライバ２０は、入力信号と同相の信号を出力し、ＮＡＮＤ回路２１までの配線を駆動する。２つのインバータ２２、２３は、ＮＡＮＤ回路２１の負荷を構成し、ＮＡＮＤ回路２１に対して互いに並列に接続される。ドライバ２０からＮＡＮＤ回路２１までの配線中には、この配線を等間隔で分割するようにリピータ１０を挿入し、ドライバ２０が駆動する配線の配線長を短くする。リピータ１０が挿入された配線の全体の遅延時間は、配線長の２乗に比例して大きくなる各配線部分による遅延時間の和と、挿入段数に比例して大きくなる、リピータ１０自身が有する遅延時間との合計になる。回路シミュレータでは、信号の遅延時間が所望の値以下となるようなリピータ挿入条件を得るために、リピータ１０の挿入段数やリピータ１０の電流駆動能力特性を種々に変更したシミュレーションが行なわれる。
【００２６】
図３は、図２に示す回路シミュレータで測定された、リピータの挿入間隔と遅延時間との関係をグラフとして示している。回路シミュレータでは、０．１３μｍ世代テクノロジーの半導体装置において、ドライバ２０の出力からＮＡＮＤ回路２１の入力までの配線長が１０ｍｍの配線を回路モデルとして設定し、その配線中に等間隔で挿入するリピータの段数、及び、前段のインバータの電流駆動能力と後段のインバータの電流駆動能力との比（以下、単に能力比とも呼ぶ）をそれぞれ変化させて、遅延時間をシミュレートした。なお、インバータの電流駆動能力を変化させる際には、後段のインバータの電流駆動能力を一定にし、前段のインバータを構成するトランジスタのゲート長を変えずにゲート幅を変化させて、前段のインバータの電流駆動能力を変化させた。
【００２７】
図３に示す、グラフ（ａ）〜（ｄ）はそれぞれ、能力比が２、能力比が１．５、能力比が１、及び、能力比が０．５のときの遅延時間をグラフとして示している。なお、同図における横軸（下）はリピータの挿入間隔を示しており、横軸（上）はリピータの挿入段数を示している。総配線長が１０ｍｍに設定されているため、例えば、リピータ挿入段数「２」は、リピータ挿入間隔「３．３ｍｍ」に対応し、リピータ挿入間隔「２ｍｍ」は、リピータ挿入段数「４」に対応する。また、縦軸は、グラフ（ａ）におけるリピータの挿入間隔が２．５ｍｍのときの遅延時間を１として正規化された遅延時間を示している。
【００２８】
図３に示すように、（ａ）から（ｄ）の各グラフでは、リピータ１０の挿入段数が「１」から「２」に増えると、言い換えると、リピータの挿入間隔が「５ｍｍ」から「３．３ｍｍ」に減少すると、信号の配線遅延時間が短縮される。これは、リピータの挿入段数を増やすことで、ドライバ２０やリピータ１０が駆動する配線の配線長が短くなるためである。前述のように、全体の遅延時間は各配線部分による遅延時間の和とリピータ自身が有する遅延時間との合計で表されるが、リピータの挿入段数が少ないときには、挿入段数を増やしたことによるリピータ自身が有する遅延時間の増加分よりも、配線長を短くしたことによる配線の遅延時間の減少分が大きくなり、全体の遅延時間が短縮できる。
【００２９】
図３の例では、各グラフにおいて、リピータの挿入段数を「４」から「５」、「６」へと増やしていくと、遅延時間が増加していく。これは、リピータ１０の挿入間隔を狭くすることによって減少する各配線部分の遅延時間の和の減少分よりも、挿入段数に比例して増えるリピータ自身の遅延時間の増加分の方が大きくなるためである。このように、リピータの挿入段数が多すぎる場合にも、少なすぎる場合にも、遅延時間は最適化されない。同図の例では、何れのグラフにおいても、リピータの挿入段数が「３」程度に設定されたときに、言い換えると、リピータの挿入間隔が「２．５ｍｍ」程度に設定されたときに、遅延時間が最適化されている。
【００３０】
各リピータ１０の前段及び後段のインバータ１１、１２の電流駆動能力の比と遅延時間との関係については、図３に示すように、能力比が（ａ）から（ｄ）へと小さくなるに従って、遅延時間が短くなっている。一般的な半導体装置では、能力比が２程度のリピータが使用されるが、本実施形態例では、能力比を１よりも小さく設定し、後段のインバータの電流駆動能力よりも前段のインバータの電流駆動能力を大きく設定する。これによって、全体の遅延時間を更に短縮することができる。
【００３１】
一般に、配線長が短く、配線抵抗及び配線容量の値が小さいときには、リピータ１０の前段のインバータ１１の電流駆動能力を大きく設定すると、インバータ１１のゲートの入力容量が大きくなり、１つ前の段のリピータ１０からみた出力側の容量が大きくなって、前の段のリピータ１０で生じる遅延時間が増加する。また、前の段のリピータ１０の遅延時間の増加に加えて、自身の入力信号波形の勾配が減少して、そのリピータ１０自体の遅延時間も増加する。従来の半導体装置では、このような理由により、後段のインバータ１２の電流駆動能力を、前段のインバータ１１の電流駆動能力よりも大きくする構成が採られていた。
【００３２】
システムＬＳＩなどの半導体集積回路を構成する回路ブロック間を接続する信号配線には、配線長が長いために、配線容量が大きな信号配線が存在する。図１に示すリピータ１０は、このような信号配線中に挿入する際に適用される。この場合、隣接する２つのリピータ間の配線容量が大きいため、前の段のリピータ１０からみた出力側の容量は、その次の段のリピータ１０のゲートの入力容量よりも、リピータ１０間の配線容量の方が十分に大きくなる。このため、前の段のリピータ１０で生じる、その次の段のリピータ１０のゲートの入力容量が大きく設定されていることによる遅延時間の増加は、十分に小さく抑えられる。
【００３３】
一般に、配線容量とリピータの入力容量とによって信号波形の勾配が減少すると、リピータを構成する各インバータでの遅延時間は増大する。信号配線中にリピータを複数挿入した場合について考えると、リピータの前段のインバータの入力容量に比して、そのリピータの前の段のリピータとの間の配線容量が十分に大きい場合には、配線容量による信号波形の勾配の減少が支配的となって、そのリピータに入力される信号波形の勾配は、前段のインバータ１１の電流駆動能力にそれほど依存しない。このとき、前段のインバータが出力する信号波形の勾配は、その電流駆動能力に依存して増減する。従って、前段のインバータの電流駆動能力を大きく設定した分だけ、後段のインバータに入力する信号波形の勾配が大きくなって、後段のインバータにおける信号遅延時間が減少する。このため、本発明のリピータでは、後段のインバータの電流駆動能力を一定としたときに、前段のインバータの電流駆動能力が後段のインバータの電流駆動能力よりも小さく設定される従来のリピータよりも、信号配線における信号伝達時間を短縮することができる。
【００３４】
なお、上記実施形態例では、リピータ１０の信号の入力側と出力側とが１対１に対応する例について示したが、リピータ１０の出力側は、２以上にファンアウト（分岐）していてもよい。図４は、本発明が適用される分岐を伴う配線、例えばクロックツリーを示している。一般に、クロック信号は、１つのクロック源からツリー状の分岐配線によってＬＳＩ中の各ブロックに供給される。この配線中にリピータを挿入することで、クロック信号の遅延時間を短縮する。その際、配線中に挿入される各リピータの能力比を１よりも小さく設定することで、上記実施形態例と同様に遅延時間が更に短縮される。
【００３５】
信号配線中に、個別に配設される２つのインバータが直列に接続されていている場合には、これを１つのリピータ１０とみなすことができる。図５は、交互に配設される電流駆動能力の大きなインバータ３１、及び、電流駆動能力の小さなインバータ３２によって信号の遅延時間を短縮する様子を示している。この例では、インバータ３２は、その前の段のインバータ３１と配線長ｌ１の配線で接続されており、次の段のインバータ３１と配線長ｌ２の配線で接続されている。
【００３６】
図５において、前の段のインバータ３１からみた出力側の容量が、ほぼインバータ３２のゲート入力容量と等しいとき、つまり、配線長ｌ１の配線の等価容量が無視できるほどに十分小さいとき、或いは、配線長がｌ２＞ｌ１関係を満たすときには、配線中に交互に挿入された図５に示すようなインバータ３１、３２が、図１に示すリピータ１０と同様に機能するとみなすことができる。このように、インバータ３１の電流駆動能力をインバータ３２の電流駆動能力よりも大きく設定することで、上記実施形態例と同様に配線を伝達する信号の遅延時間を短縮することができる。
【００３７】
本実施形態例で使用するリピータ１０は、図１（ａ）に示す等価回路で構成されたものに限定されず、反転信号を出力する回路を２つ直列に接続した他の回路で構成することもできる。図６は、リピータ１０の別の構成例を示している。同図に示すように、前段のインバータ１１及び後段のインバータ１２は、それぞれ、入力が共通に接続された２入力のＮＡＮＤ回路によって構成することもできる。ここで、例えばセルベース設計において、ＮＡＮＤ回路ブロックを図５に示す各インバータ３１、３２として使用するのに適している場合には、各インバータ３１、３２を、図６に示すインバータ１１、１２と同様なＮＡＮＤ回路で構成することもできる。
【００３８】
以上、本発明をその好適な実施形態例に基づいて説明したが、本発明の半導体装置は、上記実施形態例にのみ限定されるものでなく、上記実施形態例の構成から種々の修正及び変更を施した半導体装置も、本発明の範囲に含まれる。例えば、バッファをリピータとして挿入する信号配線は、回路ブロック間を接続する信号配線に限定されず、配線容量値が大きい他の信号配線であっても良い。
【００３９】
【発明の効果】
以上説明したように、本発明の半導体装置では、配線長が比較的長く、配線抵抗及び配線容量が大きな信号配線中に、第１の論理回路の電流駆動能力を第２の論理回路の電流駆動能力よりも大きく設定したリピータを挿入することにより、前段に配置されたインバータの電流駆動能力を高く設定することに起因する信号遅延時間の増加に比して、第２の論理回路に入力する信号波形の勾配が大きくなることに起因する遅延時間の短縮が大きくなるため、半導体装置の高速化が可能となる。
【図面の簡単な説明】
【図１】本発明の一実施形態例のバッファの構成であって、（ａ）はバッファの回路構成図、（ｂ）はバッファを構成するインバータの電流駆動能力の関係を模式的に示したブロック図。
【図２】配線遅延時間を測定するシミュレーション回路の等価回路図。
【図３】バッファの電流駆動能力の比、及び、バッファの挿入段数と、信号遅延時間との関係を示すグラフ。
【図４】本発明が適用されるクロックツリー配線を示すブロック図。
【図５】本発明が適用される信号配線の一例を示すブロック図。
【図６】リピータ１０の別の構成を示すブロック図。
【図７】信号配線長と、遅延時間の関係を示すグラフ。
【符号の説明】
１０：バッファ
１１：前段のインバータ
１２：後段のインバータ
２０：ドライバ
２１：ＮＡＮＤ回路
２２、２３：インバータ回路
３１、３２：インバータ
【図１】
2004158631.tif 000008
【図２】
2004158631.tif 000009
【図３】
2004158631.tif 000010
【図４】
2004158631.tif 000011
【図５】
2004158631.tif 000012
【図６】
2004158631.tif 000013
【図７】
2004158631.tif 000014