(57)【要約】【課題】バッファー回路に流れる静的電流を除去して消費電力を減らすことができるバッファー回路を提供する。【解決手段】バッファー回路は４個のインバータ（INV２−INV４）を含み、インバータ（INV２−INV４）は各々ハイレベルの電源（VDD）とローレベルの電源（VSS）の間に直列に接続されたPMOSトランジスタ対を３対[（M１、M２）、（M３、M４）、（M５、M６）]含み、これら各対の接続点が各々インバータ（INV２−INV４）の出力（Vout２、Vout３、Vout）になる。入力（Vin）がハイレベルであればトランジスタ（M５、M６）が各々導通及び遮断され、バッファー回路の出力（Vout）はVDDになる。入力（Vin）がローレベルになった瞬間、トランジスタ（M２）によってVout２がプルダウンされてトランジスタ（M６）が導通し、トランジスタ（M１、M４）が遮断されて、キャパシタ（C１）に電圧が充電され、トランジスタ（M２）は、ソース電圧低下により遮断される。【選択図】図１
2004260788.tif 000002
【特許請求の範囲】
【請求項１】
第１電源線と第１ノードの間に電気的に接続される第１トランジスタと、
前記第１ノードと第２電源線の間に電気的に接続される第２トランジスタと、
前記第１電源線と第２ノードの間に電気的に接続される第３トランジスタと、
前記第２ノードと前記第２電源線の間に電気的に接続される第４トランジスタと、
前記第１電源線と出力端の間に電気的に接続される第５トランジスタと、
前記出力端と前記第２電源線の間に電気的に接続される第６トランジスタとを含み、
第１電源線には第１レベルの第１電圧が供給され、
第２電源線には第２レベルの第２電圧が供給され、
第１トランジスタのゲートに第１信号と論理的に反対の第２信号が入力され、
第２トランジスタのゲートに前記第１信号が入力され、
第３トランジスタのゲートが前記第１ノードに接続され、
第４トランジスタのゲートに前記第２信号が入力され、
第５トランジスタのゲートが前記第２ノードに接続され、
第６トランジスタのゲートは前記第１ノードに接続され、
第６トランジスタのゲートと前記出力端の間にキャパシタンス成分が形成されていることを特徴とするバッファー回路。
【請求項２】
前記第１信号を受信して前記第２信号を出力し、前記第２信号が出力される第３ノードが前記第１トランジスタのゲートに電気的に接続されるインバータをさらに有することを特徴とする、請求項１に記載のバッファー回路。
【請求項３】
前記インバータは、
前記第１電源線と前記第３ノードの間に電気的に接続されてゲートに前記第１信号が入力される第７トランジスタと、
ダイオード接続されていて前記第３ノードと前記第２電源線の間に電気的に接続される第８トランジスタとを有することを特徴とする、請求項２に記載のバッファー回路。
【請求項４】
前記インバータは、
前記第１電源線と前記第３ノードの間に電気的に接続されてゲートに前記第１信号が入力される第７トランジスタと、
前記第３ノードと前記第２電源線の間に電気的に接続されてゲートと前記第３ノードの間にキャパシタンス成分が形成されている第８トランジスタと、
ダイオード接続されていて前記第８トランジスタのゲートと前記第２電源線の間に電気的に接続される第９トランジスタとを有することを特徴とする、請求項２に記載のバッファー回路。
【請求項５】
前記出力端にゲートが接続されて前記第５トランジスタのゲートと前記第２ノードの間に電気的に接続される第７トランジスタ（M１０）をさらに有することを特徴とする、請求項１に記載のバッファー回路。
【請求項６】
前記出力端にゲートが接続されて前記第３トランジスタと前記第４トランジスタの間に電気的に接続される第７トランジスタ（M１０）をさらに有することを特徴とする、請求項１に記載のバッファー回路。
【請求項７】
前記第１電源線と前記第３トランジスタのゲートの間に電気的に接続されてゲートに前記第２信号（/Vin）が入力される第７トランジスタ（M１０）と、
前記第３トランジスタのゲートと前記第２電源線の間に電気的に接続されてゲートに前記第１信号（Vin）が入力される第８トランジスタ（M１１）とをさらに有することを特徴とする、請求項１に記載のバッファー回路。
【請求項８】
前記第１信号（Vin）がゲートに入力されて前記第１電源線と前記第１トランジスタのゲートに電気的に接続される第７トランジスタと、
前記第２信号（/Vin）がゲートに入力されて前記第１トランジスタのゲートと前記第２電源線の間に電気的に接続される第８トランジスタとをさらに有することを特徴とする、請求項１に記載のバッファー回路。
【請求項９】
前記キャパシタンス成分のうちの少なくとも一部は前記第６トランジスタの寄生キャパシタンス成分によって形成されることを特徴とする、請求項１に記載のバッファー回路。
【請求項１０】
前記キャパシタンス成分は前記第６トランジスタのゲートと前記出力端の間に接続されたキャパシタによって形成されることを特徴とする、請求項１に記載のバッファー回路。
【請求項１１】
前記第１乃至第６トランジスタはPMOSトランジスタであり、前記第１及び第２レベルは各々ハイ及びローレベルであることを特徴とする、請求項１に記載のバッファー回路。
【請求項１２】
前記第１乃至第６トランジスタはNMOSトランジスタであり、前記第１及び第２レベルは各々ロー及びハイレベルであることを特徴とする、請求項１に記載のバッファー回路。
【請求項１３】
第１レベルの第１電圧を供給する第１電源線と出力端の間に電気的に接続される第１トランジスタ（M５）と、  
前記第１レベルと論理的に反対の第２レベルの第２電圧を供給する第２電源線と前記出力端の間に電気的に接続され、ゲートと前記出力端の間にキャパシタンス成分が形成されている第２トランジスタ（M６）と、
前記第２トランジスタ（M６）のゲートと前記第２電源線の間に電気的に接続されてゲートに第１信号が入力される第３トランジスタ（M２）を含み、前記第１及び第２トランジスタを駆動する駆動回路とを含み、
前記駆動回路は、
前記第１信号が前記第１レベルである場合には前記第１トランジスタ（M５）を導通させて前記第２トランジスタ（M６）を遮断させ、  
前記第１信号が前記第２レベルである場合には前記第３トランジスタ（M２）を導通させて前記キャパシタンス成分に電圧を充電した後、前記第２トランジスタ（M６）がブートストラップ動作するように前記第２トランジスタ（M６）のゲートノードをフローティングさせて前記第１トランジスタ（M５）を遮断させることを特徴とするバッファー回路。
【請求項１４】
前記駆動回路は、
前記第１電源線と前記第１トランジスタのゲートの間に電気的に接続されて前記第１信号が前記第２レベルである場合に導通する第４トランジスタ（M３）と、
前記第１トランジスタのゲートと前記第２電源線の間に電気的に接続されて前記第１信号が前記第１レベルである場合に導通する第５トランジスタ（M４）をさらに有することを特徴とする、請求項１３に記載のバッファー回路。
【請求項１５】
前記駆動回路は、前記第４トランジスタ（M３）、前記第１トランジスタ（M５）のゲート及び前記出力端に３つの端子が電気的に接続される第６トランジスタ（M１）をさらに有することを特徴とする、請求項１４に記載のバッファー回路。
【請求項１６】
前記第１信号を受信して前記第１信号と論理的に反対のレベルを有する第２信号を出力し、前記第２信号が出力される第１ノードが前記第５トランジスタ（M４）のゲートに電気的に接続されるインバータをさらに有することを特徴とする、請求項１４に記載のバッファー回路。
【請求項１７】
前記第１電源線と前記第５トランジスタ（M４）のゲートの間に電気的に接続されてゲートに前記第１信号が入力される第６トランジスタ（M７）と、
前記第５トランジスタのゲートと前記第２電源線の間に電気的に接続されてゲートに前記第１信号と論理的に反対のレベルを有する第２信号が入力される第７トランジスタ（M８）を有することを特徴とする、請求項１４に記載のバッファー回路。
【請求項１８】
請求項１乃至１７のうちのいずれかに記載された複数のバッファー回路と、
前記複数のバッファー回路に各々第１駆動信号を供給する駆動信号供給部と、
前記複数のバッファー回路を通過して出力される第１駆動信号を各々伝達する複数の第１信号線、前記第１信号線に交差して形成され第２駆動信号を伝達する複数の第２信号線、及び前記第１及び第２信号線に各々電気的に接続されて前記第１及び第２駆動信号によって駆動される画素回路を含む表示パネルと、
を有することを特徴とするアクティブマトリックス表示装置。
【請求項１９】
第１レベルの第１電圧を供給する第１電源線と出力端の間に電気的に接続される第１トランジスタ（M５）と、  
前記出力端と前記第１レベルと論理的に反対の第２レベルの第２電圧を供給する第２電源線の間に電気的に接続されてゲートと前記出力端の間にキャパシタンス成分が形成される第２トランジスタ（M６）と、
互いに反対のレベルを有する第１及び第２信号を受信し、前記第１信号が前記第１レベルである場合に前記第１及び第２トランジスタを各々導通及び遮断させる駆動回路を含み、
前記第１信号が前記第１レベルから前記第２レベルに変わった場合に、前記駆動回路は、前記第２トランジスタのゲートに前記第２電圧に対応する第３電圧を印加して前記キャパシタンス成分に電圧を充電する段階、前記第２トランジスタのゲートノードをフローティングさせる段階、そして前記第１トランジスタを遮断させて前記第２トランジスタをブートストラップさせる段階で動作することを特徴とするブートストラップ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はバッファー回路及びこれを利用したアクティブマトリックス表示装置に関する。
【背景技術】
【０００２】
アクティブマトリックス表示装置、イメージセンサー、半導体メモリ装置で走査信号を供給するために、シフトレジスタ回路やバッファー回路が用いられる。シフトレジスタ回路が駆動する負荷のサイズ、特にキャパシタンスが大きい場合にシフトレジスタ回路と負荷の間にバッファー回路が挿入される。バッファー回路を用いると負荷を充放電できる電流容量が大きくなり、動作速度を速くできる。しかし、負荷のサイズに応じてバッファー回路を大きくする場合、バッファー回路入力端のキャパシタンスも大きくなって動作速度が落ちることがある。
【０００３】
したがって、一般的にバッファー回路は図１２に示したように複数のインバータが直列に接続されて形成され、直列に接続されたインバータによって電流のサイズが次第に増加して動作速度を速くすることができる。一般的に使用するインバータの数は４個以内にする。
【０００４】
次に、図１３を参照して、従来のバッファー回路について詳しく説明する。なお文中、単にレベルと記す時は２進法の論理レベル、つまり、ハイレベルまたはローレベルを表し、後者は前者の反転（反対）レベル、前者は後者の反転（反対）レベルと称する。
【０００５】
図１３に示したように、従来のバッファー回路は２個のインバータが接続されて構成され、各インバータは二つのPMOSトランジスタ（M１、M２）または（M３、M４）で構成される。各段の入力トランジスタ（M１、M３）のソースは、ハイレベルの電圧（VDD）を供給する電源に接続され、負荷トランジスタ（M２、M４）のドレインはローレベルの電圧（VSS）を供給する電源に接続される。トランジスタ（M１）のドレインとトランジスタ（M２）のソースは互いに接続され、その接続点がトランジスタ（M３）のゲートに接続される。そして、トランジスタ（M２、M４）はゲートとドレインが接続、つまり、ダイオード接続されている。また、トランジスタ（M３）のドレインとトランジスタ（M４）のソースは互いに接続され、その接続点がバッファー回路の出力点（Vout）になる。
【０００６】
この時、トランジスタ（M１）のゲートに入力される信号（Vin）がハイレベルである場合、トランジスタ（M１）が遮断されるので、トランジスタ（M２）によってトランジスタ（M３）のゲートノードはローレベルになってトランジスタ（M３）は導通する。したがって、バッファー回路の出力（Vout）はトランジスタ（M３、M４）のオン抵抗比によって決定され、VDDより低い電圧になる。そして、トランジスタ（M３、M４）が同時に導通しているのでトランジスタ（M３、M４）を通じて静的電流が流れて消費電力が大きい。
【０００７】
一方、トランジスタ（M１）のゲートに入力される信号（Vin）がローレベルである場合、トランジスタ（M１、M２）のオン抵抗比によってVDDよりは小さいハイレベルの電圧がトランジスタ（M３）のゲートに入力される。したがって、トランジスタ（M３）が遮断されて出力電圧（Vout）が小さくなり、これによりトランジスタ（M４）のソース−ゲート電圧が小さくなって負荷を駆動する電流の大きさが減少する。この時、出力電圧（Vout）がVSS＋|VTH４|（VTH４はトランジスタ（M４）のしきい電圧）になればほとんど電流が流れないのでトランジスタ（M４）は遮断の状態になって出力電圧（Vout）はVSS＋|VTH４|に固定される。そして、トランジスタ（M１、M２）が同時に導通しているのでトランジスタ（M１、M２）を通じて静的電流が流れる。
【０００８】
そしてソース−ゲート電圧が小さくなることにもかかわらずバッファー回路が充分な駆動能力を有するためにはトランジスタ（M４）のチャンネル幅を大きくしなければならない。しかし、トランジスタ（M４）のチャンネル幅が広くなればトランジスタ（M４）のオン（on）抵抗が減ってバッファー回路のハイレベル出力が小さくなるので、トランジスタ（M３）のチャンネル幅をさらに大きくしなければならない。
【０００９】
このように図１３に示したバッファー回路ではハイレベル出力がVDDより小さく、ローレベル出力がVSSより大きいという問題点がある。また、入力がハイレベルである場合には第２端のインバータに静的電流が流れ、入力がローレベルである場合には第１端のインバータに静的電流が流れる。特に、バッファー回路の特性上、第２端に流れる静的電流は非常に大きいので消費電力が大きくなるという問題点がある。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明が目的とする技術的課題は、バッファー回路に流れる静的電流を除去して消費電力を減らすことができ、所望の範囲の電圧を出力することができるバッファー回路を提供することにある。
【課題を解決するための手段】
【００１１】
このような課題を達成するために本発明は、トランジスタのブートストラップを利用する。
【００１２】
本発明の第１特徴によるバッファー回路は第１レベルの第１電圧を供給する第１電源線と前記第１レベルと論理的に反対の第２レベルの第２電圧を供給する第２電源線によって駆動され、第１乃至第６トランジスタを含む。第１トランジスタは第１電源線と前記第１ノードの間に電気的に接続されゲートに第２信号が入力され、第２トランジスタは前記第１ノードと第２電源線の間に電気的に接続されゲートに前記第２信号と論理的に反対のレベルを有する第１信号が入力される。第３トランジスタは前記第１ノードにゲートが電気的に接続され第１電源線と第２ノードの間に電気的に接続され、第４トランジスタは前記第２ノードと第２電源線の間に電気的に接続されゲートに前記第２信号が入力される。第５トランジスタは前記第２ノードにゲートが電気的に接続され第１電源線と出力端の間に電気的に接続される。第６トランジスタは前記第１ノードにゲートが電気的に接続され前記出力端と第２電源線の間に電気的に接続され、ゲートと前記出力端の間にキャパシタンス成分が形成されている。
【００１３】
このバッファー回路は第１信号を受信して第２信号を出力し、第２信号が出力される第３ノードが第１トランジスタのゲートに電気的に接続されるインバータをさらに含むのが好ましい。
【００１４】
この時、インバータは第１電源線と第３ノードの間に電気的に接続されゲートに第２信号が入力される第７トランジスタ、そしてダイオード接続されていて第３ノードと第２電源線の間に電気的に接続される第８トランジスタからなる。またはインバータは、第１電源線と第３ノードの間に電気的に接続されゲートに第２信号が入力される第７トランジスタ、第３ノードと第２電源線の間に電気的に接続されゲートと第３ノードの間にキャパシタンス成分が形成されている第８トランジスタ、そしてダイオード接続されていて第８トランジスタのゲートと第２電源線の間に電気的に接続される第９トランジスタからなる。
【００１５】
このバッファー回路は出力端にゲートが接続され第５トランジスタのゲートと第２ノードの間に電気的に接続されるトランジスタをさらに含むことができる。またはバッファー回路は出力端にゲートが接続され第３トランジスタと第４トランジスタの間に電気的に接続されるトランジスタをさらに含むことができる。またはバッファー回路は第１電源線と第３トランジスタのゲートの間に電気的に接続されゲートに第１信号が入力されるトランジスタ、そして第３トランジスタのゲートと第２電源線の間に電気的に接続されゲートに第２信号が入力されるトランジスタをさらに含むことができる。
【００１６】
このバッファー回路は、第２信号がゲートに入力され第１電源線と第１トランジスタのゲートに電気的に接続されるトランジスタ、そして第１信号がゲートに入力され第１トランジスタのゲートと第２電源線の間に電気的に接続されるトランジスタをさらに含むことができる。
【００１７】
この時、キャパシタンス成分のうちの少なくとも一部は第６トランジスタの寄生キャパシタンス成分によって形成されたり、第６トランジスタのゲートと出力端の間に接続されたキャパシタによって形成されるのが好ましい。
【００１８】
そして第１乃至第６トランジスタはPMOSトランジスタであり、第１及び第２レベルは各々ハイ及びローレベルであるか前記第１乃至第６トランジスタはNMOSトランジスタであり、第１及び第２レベルは各々ロー及びハイレベルであるのが好ましい。
【００１９】
本発明の第２特徴によるバッファー回路は、第１レベルの第１電圧を供給する第１電源線と第１レベルと論理的に反対の第２レベルの第２電圧を供給する第２電源線によって駆動され、第１及び第２トランジスタと駆動回路を含む。第１トランジスタは第１電源線と出力端の間に電気的に接続され、第２トランジスタは第２電源線と出力端の間に電気的に接続され、ゲートと出力端の間にキャパシタンス成分が形成されている。そして駆動回路は第２トランジスタのゲートと第２電源線の間に電気的に接続されゲートに第１信号が入力される第３トランジスタを含み、第１及び第２トランジスタを駆動させる。この駆動回路は第１信号が第１レベルである場合には第１トランジスタを導通させ、第２トランジスタを遮断させる。第１信号が第２レベルである場合、駆動回路は第３トランジスタを導通させてキャパシタンス成分に電圧を充電した後、第２トランジスタがブートストラップ動作するように第２トランジスタのゲートノードをフローティングさせ第１トランジスタを遮断させる。
【００２０】
この時、駆動回路は第１電源線と第１トランジスタのゲートの間に電気的に接続され、第１信号が第１レベルである場合に導通する第４トランジスタ、そして第１トランジスタのゲートと第２電源線の間に電気的に接続され、第１信号が第２レベルである場合に導通する第５トランジスタをさらに含むのが好ましい。
【００２１】
本発明の第３特徴によると、本発明の第１または第２特徴によるバッファー回路を複数個含むアクティブマトリックス表示装置が提供される。このアクティブマトリックス表示装置は複数のバッファー回路に各々第１駆動信号を供給する駆動信号供給部と表示パネルを含む。表示パネルは複数のバッファー回路を通過して出力される第１駆動信号を各々伝達する複数の第１信号線、第１信号線に交差されて形成されて第２駆動信号を伝達する複数の第２信号線、そして第１及び第２信号線に各々電気的に接続されて第１及び第２駆動信号によって駆動される画素回路を含む。
【００２２】
本発明の第４特徴によると、第１及び第２トランジスタと駆動回路を含むブートストラップ回路が提供される。第１トランジスタは第１電源線と出力端の間に電気的に接続され、第２トランジスタは出力端と第２電源線の間に電気的に接続されゲートと出力端の間にキャパシタンス成分が形成される。駆動回路は互いに反対のレベルを有する第１及び第２信号を受信し、第１信号が第１レベルである場合に第１及び第２トランジスタを各々導通及び遮断させる。第１信号が第１レベルから第２レベルに変わった場合に、駆動回路は、第２トランジスタのゲートに第２電圧に対応する第３電圧を印加してキャパシタンス成分に電圧を充電する段階、第２トランジスタのゲートノードをフローティングさせる段階、そして第１トランジスタを遮断させて第２トランジスタをブートストラップさせる段階で動作する。
【発明の効果】
【００２３】
本発明によれば、バッファー回路がレール−ツ−レール方式で動作するので駆動電圧を下げて消費電力を減らすことができる。また、バッファー回路を形成するインバータに静的電流が流れなかったり電流レベルが低いインバータにだけ静的電流が流れるので、静的電流による消耗電力をなくしたり減らすことができる。
【発明を実施するための最良の形態】
【００２４】
以下、添付した図面を参照して本発明の実施例について本発明の属する技術分野における通常の知識を有する者が容易に実施できるように詳細に説明する。しかし、本発明は多様な相異なる形態に実現することができ、ここで説明する実施例に限定されない。
【００２５】
図面で本発明を明確に説明するために説明と関係ない部分は省略した。明細書全体に亙って類似な部分については同一の図面符号を付けた。ある部分が他の部分と接続されていると言う時、これは直接的に接続されている場合だけでなく、その中間に他の素子を隔てて接続されている場合も含む。
【００２６】
次に本発明の実施例によるバッファー回路及びこれを利用した平板表示装置について図面を参照して詳細に説明する。
【００２７】
まず、図１乃至図３（Ｂ）を参照して本発明の実施例によるバッファー回路について説明する。図１は本発明の実施例によるバッファー回路の回路図であり、図２（Ａ）乃至図３（Ｂ）は各々本発明の実施例によるバッファー回路の動作を説明するための図面である。
【００２８】
図１に示したように、本発明の実施例によるバッファー回路は４個のインバータ（INV１−INV４）を含む。このような回路では、各インバータ（INV２−INV４）のトランジスタ対は、一方が導通なら他方が遮断されるので、低速信号を処理する場合には静的（貫通）電流による電力損失が少ない。回路を詳細に眺めると、インバータ（INV２−INV４）は各々ハイレベルの電圧（VDD）を供給する電源にソースが接続されたPMOSトランジスタ（M１、M３、M５）とローレベルの電圧（VSS）を供給する電源にドレインが接続されたPMOSトランジスタ（M２、M４、M６）を含む。トランジスタ（M１、M３、M５）のドレインとトランジスタ（M２、M４、M６）のソースは各々接続されており、それら接続点が各々インバータ（INV２、INV３、INV４）の出力（Vout２、Vout３、Vout）になる。そしてインバータ（INV４）の出力（Vout）がバッファー回路の出力となり、トランジスタ（M６）のゲートとソースの間にはキャパシタ（C１）が形成されている。このキャパシタ（C１）はトランジスタ（M６）の寄生キャパシタンスや付加キャパシタまたはこれらの組み合わせで形成される。ここで、請求項１３、１６等において、（M５）は第１トランジスタ、（M６）は第２トランジスタ、（M２）は第３トランジスタを指し、請求項１４等において、（M３）は第４トランジスタ、（M４）は第５トランジスタを指し、請求項１６等においてインバータは図中のインバータを指し、第１ノードはインバータの出力端を指す。
【００２９】
バッファー回路の入力電圧（Vin）はインバータ（INV１）とトランジスタ（M２）のゲートに入力され、インバータ（INV１）の出力電圧（Vout１）はトランジスタ（M１、M４）のゲートに入力される。インバータ（INV２）の出力電圧（Vout２）はトランジスタ（M３、M６）のゲートに入力され、インバータ（INV３）の出力電圧（Vout３）はトランジスタ（M５）のゲートに入力される。そしてバッファー回路の入力電圧（Vin）のハイレベル及びローレベル電位を各々VDD及びVSSとする。
【００３０】
次に、図２（Ａ）乃至図３（Ｂ）を参照して本発明の実施例によるバッファー回路の動作について詳細に説明する。
【００３１】
まず、図２（Ａ）に示したように入力（Vin）がハイレベルになればインバータ（INV１）の出力（Vout１）がローレベルになってトランジスタ（M１、M４）が導通してトランジスタ（M２）は遮断される。この時、トランジスタ（M１）のドレイン電圧（Vout２）が電源線（VDD）にプルアップされてハイレベルになるから、トランジスタ（M３、M６）が遮断され、トランジスタ（M４）のソース電圧（Vout３）が電源線（VSS）にプルダウンされローレベルになってトランジスタ（M５）が導通する。このように、トランジスタ（M５）が導通しトランジスタ（M６）が遮断されてバッファー回路の出力電圧（Vout）はVDDまで上がる。
【００３２】
次に、入力（Vin）がローレベルになれば図２（Ｂ）に示したようにトランジスタ（M２）は導通してインバータ（INV１）の出力（Vout１）がハイレベルになる。この状態遷移の瞬間、トランジスタ（M５）はまだ直前の状態、つまり図２（Ａ）と同じで、ローレベルのゲート入力によって導通状態を維持している。
【００３３】
図３（Ａ）を参照すると、ハイレベルのインバータ出力（Vout１）によってトランジスタ（M１、M４）が遮断される。次に、導通したトランジスタ（M２）によってトランジスタ（M３、M６）のゲート電圧（Vout２）はVSS＋|VTH２|（VTH２はトランジスタ（M２）のしきい電圧）まで引き下げられてトランジスタ（M３、M６）が導通する。この時、キャパシタ（C１）に充電される電圧、つまり、トランジスタ（M６）のソース−ゲート電圧は"VDD−（VSS＋|VTH２|）“以上になる。そしてトランジスタ（M１、M２）が遮断されているのでトランジスタ（M６）のゲートノードはフローティングされてキャパシタ（C１）には充電された電圧が継続して維持される。
【００３４】
次に、図３（Ｂ）に示したように各々導通及び遮断されたトランジスタ（M３、M４）によってトランジスタ（M３）のドレイン電圧はハイレベルになってトランジスタ（M５）が遮断される。したがって、トランジスタ（M５）の遮断とトランジスタ（M６）の導通により出力電圧 Vout が低下し、キャパシタ（C１）による帰還のために、トランジスタ（M３、M６）のゲート電圧（つまりVout２）がVSS+|VTH２|電圧以下になればトランジスタ（M２）は遮断される。この時、キャパシタ（C１）によってトランジスタ（M６）のソース−ゲート電圧が維持されているので、トランジスタ（M６）はブートストラップされてバッファー回路の出力電圧（Vout）がローレベルの電源電圧（VSS）まで下がる。
【００３５】
このような本発明の実施例によれば、インバータ（INV２、INV３、INV４）を構成する二つのトランジスタが同時に導通する場合はないのでインバータ（INV２、INV３、INV４）では静的電流が流れない。したがって、静的電流による消耗電力をなくすことができる。そしてバッファー回路にハイレベルの電圧（VDD）が入力される時、出力もハイレベルの電圧（VDD）になり、ローレベルの電圧（VSS）が入力される時、ローレベルの電圧（VSS）が出力される。つまり、バッファー回路の入力及び出力（Vin、Vout）が全て電源電圧（VDD、VSS）になるレール−ツ−レール（rail-to-rail）方式で動作するので、駆動電圧を下げて消費電力を減らすことができる。
【００３６】
以下、図４乃至図１１を参照して本発明の実施例によるバッファー回路でインバータ（INV１）の回路構成を異ならせてインバータ（INV１）に流れる静的電流を減らしたりなくす実施例について詳しく説明する。
【００３７】
まず、図４乃至図９を参照して本発明の第１乃至第６実施例によるバッファー回路について説明する。図４乃至図９は各々本発明の第１乃至第６実施例によるバッファー回路の回路図である。
【００３８】
まず、図４に示したように本発明の第１実施例によるバッファー回路でインバータ（INV１）は二つのPMOSトランジスタ（M７、M８）からなる。詳しく説明すれば、トランジスタ（M７）のドレインとトランジスタ（M８）のソースが接続され、その接続点がインバータ（INV１）の出力（Vout１）になる。そしてトランジスタ（M７）のソースはハイレベル電圧（VDD）を供給する電源に接続され、トランジスタ（M８）のドレインはローレベル電圧（VSS）を供給する電源に接続される。トランジスタ（M８）はドレインとゲートが接続、つまり、ダイオード接続されている。
【００３９】
このような第１実施例では入力電圧（Vin）がハイレベルである時、トランジスタ（M７）が遮断されてインバータ（INV１）の出力電圧（Vout１）がローレベルになる。そして入力電圧（Vin）がローレベルである時トランジスタ（M７）が導通して出力電圧（Vout１）がハイレベルになり、トランジスタ（M７、M８）を通じて静的電流が流れる。このような静的電流はインバータ（INV１）にだけ発生するのでそのサイズが小さいため消費電力に大きな影響を与えない。そして、このようなバッファー回路をアクティブマトリックス表示装置の走査駆動部に使用する場合、大部分の時間に入力電圧（Vin）がハイレベルであるので、静的電流が発生する時間が短い。
【００４０】
次に、図５を参照すると本発明の第２実施例によるバッファー回路のインバータ（INV１）は３個のPMOSトランジスタ（M７、M８、M９）とキャパシタ（C２）からなる。トランジスタ（M７）のドレインとトランジスタ（M８）のソースが接続され、その接続点がインバータ（INV１）の出力（Vout１）になる。そしてトランジスタ（M７）のソースはハイレベル電圧（VDD）を供給する電源に接続され、トランジスタ（M８）のドレインはローレベル電圧（VSS）を供給する電源に接続される。トランジスタ（M８）のゲートとソースの間にはキャパシタ（C２）が接続されるが、このキャパシタ（C２）はトランジスタ（M８）の寄生キャパシタや付加キャパシタまたはこれらの組み合わせからなることができる。そしてトランジスタ（M８）のゲートとドレインの間にはトランジスタ（M９）が接続されており、当該トランジスタ（M９）はダイオード接続されている。
【００４１】
このような第２実施例ではトランジスタ（M９）によってトランジスタ（M８）のゲート電圧が"VSS＋|VTH９|"（VTH９はトランジスタ（M９）のしきい電圧）電圧以下に制限される。これはトランジスタ（M８）のゲート電圧が"VSS＋|VTH９|"電圧以上になれればトランジスタ（M９）が導通してトランジスタ（M８）のゲートノードが放電されるためである。バッファー回路の入力電圧（Vin）がローレベルであればトランジスタ（M７）は導通してインバータ（INV１）の出力電圧（Vout１）はハイレベルになる。この時、キャパシタ（C２）に保存されるトランジスタ（M８）のソース−ゲート電圧は"Vout１−（VSS＋|VTH９|）"以上になる。そしてトランジスタ（M７、M８）を通じて静的電流が流れるが、この静的電流もインバータ（INV１）にだけ流れるので消費電力に大きな影響を与えない。
【００４２】
バッファー回路の入力電圧（Vin）がハイレベルになればトランジスタ（M７）は遮断されて出力電圧（Vout１）が下がる。この時、キャパシタ（C２）によってトランジスタ（M８）のソース−ゲート電圧が維持されているので、トランジスタ（M８）はブートストラップされてバッファー回路の出力電圧（Vout１）はローレベルの電源電圧（VSS）まで下がる。
【００４３】
本発明の第１及び第２実施例ではトランジスタ（M６）のブートストラップ動作が信号伝達の時間差によってトランジスタ（M６）のソースとゲートの間のキャパシタ（C１）に電圧が充電されトランジスタ（M６）のゲートノードがフローティングされることによって行われる。この時、時間差が短くてキャパシタ（C１）を充電する時間が充分でないためキャパシタ（C１）に充電された電圧のサイズが小さくなることがあるが、そのためにトランジスタ（M６）のプルダウン時に流れる電流のサイズが小さくなってバッファー回路の出力電圧（Vout）がローレベルに落ちる下降時間が長くなることがある。
【００４４】
次に、キャパシタ（C１）の充電時間を延ばすためにトランジスタ（M２）が遮断されるまでトランジスタ（M５）が導通状態を維持するようにする実施例について図６乃至図８を参照して詳細に説明する。
【００４５】
図６に示したように、本発明の第３実施例によるバッファー回路はPMOSトランジスタ（M１０）を除けば第２実施例と同一な構造を有する。ここで、（M１０）は請求項５において第７トランジスタを指す。
【００４６】
詳しく説明すれば、トランジスタ（M１０）はトランジスタ（M３）のドレインとトランジスタ（M５）のゲートの間に接続されており、トランジスタ（M１０）のゲートはトランジスタ（M５）のドレインに接続されている。この時、導通したトランジスタ（M３）によってインバータ（INV３）の出力電圧（Vout３）がハイレベルの電圧になってもトランジスタ（M１０）によってトランジスタ（M５）は遮断されず、バッファー回路の出力電圧（Vout）が"VDD−|VTH１０|"（VTH１０はトランジスタ（M１０）のしきい電圧）以下になればトランジスタ（M１０）が導通してトランジスタ（M５）が遮断される。このようにすれば、トランジスタ（M２）が遮断されるまでトランジスタ（M５）の導通状態が維持される。つまり、トランジスタ（M５）の遮断時間が遅延されるので、キャパシター（C１）に充電される電圧のサイズを増加させることができる。したがって、トランジスタ（M６）のプルダウン時に電流が大きくなって下降時間が短くなることができる。
【００４７】
図７を参照すると、本発明の第４実施例によるバッファー回路はトランジスタ（M１０）の接続状態を除けば第３実施例と同一な構造を有する。（M１０）は請求項６において第７トランジスタを指す。
【００４８】
詳しく説明すれば、トランジスタ（M１０）はトランジスタ（M３）のドレインとトランジスタ（M４）のソースの間に接続され、当該トランジスタ（M１０）のゲートがトランジスタ（M５）のドレインに接続される。そしてトランジスタ（M１０、M４）の接続点がインバータ（INV３）の出力（Vout３）になる。このようにすれば、第３実施例と同様にバッファー回路の出力電圧（Vout）が"VDD−|VTH１０|"以下になればトランジスタ（M１０）が導通してトランジスタ（M５）が遮断される。
【００４９】
本発明の第３及び第４実施例ではトランジスタを一つ追加して時間を遅延させたが、これとは異なってトランジスタ（M１、M２）と同一な接続構造を有する二つのトランジスタをさらに追加して時間を遅延させることができる。以下では図８を参照してこのような実施例について説明する。
【００５０】
図８に示した本発明の第５実施例はトランジスタ（M１０、M１１）を除けば第３実施例と同一な構造を有する。ここで、（M１０）は請求項７において第７トランジスタを、（M１１）は請求項８において第８トランジスタを指す。
【００５１】
詳しく説明すれば、トランジスタ（M１０、M１１）はトランジスタ（M１、M２）と同一に形成されている。つまり、トランジスタ（M１０）のソースはハイレベルの電圧（VDD）を供給する電源に接続され、トランジスタ（M１１）のドレインはローレベルの電圧（VSS）を供給する電源に接続される。トランジスタ（M１０）のドレインとトランジスタ（M１１）のソースが接続されてその接続点がトランジスタ（M３）のゲートに接続される。そしてインバータ（INV１）の出力（Vout１）がトランジスタ（M１、M１０）のゲートに同時に接続され、バッファー回路の入力（Vin）がトランジスタ（M２、M１１）のゲートに同時に接続される。
【００５２】
このような第５実施例ではトランジスタ（M１、M２）でトランジスタ（M６）を駆動し、トランジスタ（M１０、M１１）でトランジスタ（M３）を駆動することができる。この時、トランジスタ（M２）が遮断される時間はトランジスタ（M６）のゲートノードがプルダウンされる時間によって決定され、トランジスタ（M５）が遮断される時間はトランジスタ（M３）が導通する時間によって決定される。しかし、トランジスタ（M３）が導通する時間はトランジスタ（M１０、M１１）の接続点でローレベルの信号が出力される時間によって決定されるが、この時間はトランジスタ（M１０、M１１）の特性によって決定される。したがって、トランジスタ（M１０、M１１）の特性を変化させることによって、トランジスタ（M２）が遮断されるまでトランジスタ（M５）を導通状態に維持することができる。
【００５３】
本発明の第１乃至第５実施例では一つの入力を受けて動作するバッファー回路について説明した。これとは異なりバッファー回路は差動入力を受けて動作することもでき、以下ではこのような実施例について図９を参照して詳細に説明する。
【００５４】
図９を参照すると、本発明の第６実施例によるバッファー回路でインバータ（INV１）は位相が反対である二つの信号（Vin、/Vin）を入力として受ける。第６実施例ではこのような信号（Vin、/Vin）として位相が反対であるクロック（CLK、/CLK）を使用する。詳しく説明すれば、インバータ（INV１）はクロック（CLK）を入力（Vin）として受けるトランジスタ（M７）とクロック（/CLK）を入力（/Vin）として受けるトランジスタ（M８）からなる。（Vin）は請求項７等において第１信号を、（/Vin）は請求項７等において第２信号を指す。そして、トランジスタ（M７）のドレインとトランジスタ（M８）のソースが接続され、その接続点がインバータ（INV１）の出力（Vout１）になる。トランジスタ（M７）のソースはハイレベル電圧（VDD）を供給する電源に接続され、トランジスタ（M８）のドレインはローレベル電圧（VSS）を供給する電源に接続される。この時、クロック（CLK）が図１に示したインバータ（INV１）の入力（Vin）に対応してトランジスタ（M２）のゲートに入力される。ここで、（M７）は請求項１７において第６トランジスタを指し、（M８）は請求項１７において第７トランジスタを指す。
【００５５】
このような第６実施例ではクロック（CLK）がローレベルであればトランジスタ（M７）が導通し、トランジスタ（M８）が遮断されてインバータ（INV１）の出力がハイレベルになる。そしてクロック（CLK）がハイレベルであればトランジスタ（M７）が遮断され、トランジスタ（M８）が導通してインバータ（INV１）の出力がローレベルになる。この時、二つのトランジスタ（M７、M８）が同時に導通しないのでインバータ（INV１）では静的電流が流れない。
【００５６】
このような本発明の第６実施例によるバッファー回路のインバータ（INV２、INV３、INV４）に第３乃至第５実施例による変形を適用することができ、これに関する詳細な説明は省略する。
【００５７】
次に、第６実施例によるバッファー回路をアクティブマトリックス表示装置の走査駆動部のバッファーに適用する実施例について図１０乃至図１１を参照して詳細に説明する。もちろん、第１乃至第５実施例で説明したバッファー回路もアクティブマトリックス表示装置の走査駆動部に適用することができ、これについての詳細な説明は省略する。
【００５８】
図１０は本発明の実施例によるアクティブマトリックス表示装置の概略的な図面であり、図１１は本発明の第７及び第８実施例によるバッファー回路の動作タイミング図面である。
【００５９】
図１０に示したように、アクティブマトリックス表示装置は信号制御部１００、走査駆動部２００、データ駆動部３００及び表示パネル４００を含む。信号制御部１００は走査駆動部２００及びデータ駆動部３００に駆動に必要な制御信号を供給する。データ駆動部３００は制御信号によって表示パネル４００のデータ線（Y１−Yn）にデータ信号を印加する。
【００６０】
走査駆動部２００は表示パネル４００に横方向に長く、縦方向に並べて形成された複数の走査線（X１−Xm）に走査信号（S１−Sm）を順次に印加する。このような走査駆動部２００はシフトレジスタ２１０、レベルシフタ２２０及びバッファー２３０を含む。シフトレジスタ２１０は各走査線（X１−Xm）の走査信号（S１−Sm）に対応する信号を順次にレベルシフタ２２０に供給する。レベルシフタ２２０は、シフトレジスタ２１０からの信号の電圧レベルをバッファー２３０及び表示パネル４００に用いる電圧レベルに変更するために用いるが、シフトレジスタ２１０の電圧レベルがバッファー２３０や表示パネル４００の電圧レベルと同一であれば省略できる。バッファー２３０は表示パネル４００の負荷によって動作速度が落ちることを補償する。
【００６１】
走査駆動部２００及びデータ駆動部３００は各々表示パネル４００のガラス基板に電気的に接続されているが、組立て方法を変えてもよい。例えば、走査駆動部２００及び/またはデータ駆動部３００（走査駆動部２００及びデータ駆動部３００、走査駆動部２００またはデータ駆動部３００）を表示パネル４００のガラス基板上に直接装着することができ、これをCOG（chip on glass）方式という。また、走査駆動部２００及び/またはデータ駆動部３００（走査駆動部２００及びデータ駆動部３００、走査駆動部２００またはデータ駆動部３００）は表示パネル４００のガラス基板に走査線（X１−Xm）、データ線（Y１−Yn）及びトランジスタと同一層で形成されている駆動回路に代替することもできる。
【００６２】
以下では図１０で例示したアクティブマトリックス表示装置の走査駆動部２００で用いられるバッファーについて図１１を参照して詳細に説明する。このバッファー２３０は走査線（X１−Xm）に一対一に対応する複数のバッファー回路で形成されていると仮定して説明する。
【００６３】
本発明の第７実施例によるバッファー回路は図９に示したバッファー回路で走査信号（S１−Sm）が入力（Vin）になってクロック（CLK）または反転されたクロック（/CLK）が入力（/Vin）になる。詳しく説明すれば、走査線（X１、X３、…）に対応する走査信号（S１、S３、…）を入力（Vin）として受けるバッファー回路ではクロック（/CLK）が入力（/Vin）になり、走査線（X２、X４、…）に対応する走査信号（S２、S４、…）を入力（Vin）として受けるバッファー回路ではクロック（CLK）が入力（/Vin）になる。
【００６４】
図１１に示したように走査信号（S１、S３、…）がローレベルである場合にクロック（/CLK）はハイレベルであり、走査信号（S２、S４、…）がローレベルである場合にクロック（CLK）はハイレベルであるので、第７実施例によるバッファー回路は図９のバッファー回路と同一に動作する。また、入力（Vin、/Vin）が全てハイレベルである場合には出力値がそのまま維持される。つまり、バッファー回路の入力（Vin）である走査信号（S１−Sm）がローレベルである場合に入力（/Vin）がハイレベルであるので、バッファー回路はローレベルの走査信号（S１−Sm）をそのまま出力する。
【００６５】
次に、本発明の第８実施例によるバッファー回路では現在走査信号（S１−Sm）が入力（Vin）になり、次の走査信号（S２−Sm）が入力（/Vin）になる。例えば、走査信号（S１）を入力（Vin）とするバッファー回路では走査信号（S２）が入力（/Vin）になる。図１１に示したように走査信号（S１）がローレベルである場合に走査信号（S２）はハイレベルであるので、第８実施例によるバッファー回路は図９で説明したバッファー回路と同一にローレベルの走査信号（S１）を出力する。同様に、走査信号（S２）を入力（Vin）とするバッファー回路では走査信号（S３）が入力（/Vin）になり、走査信号（S２）がローレベルである場合に走査信号（S３）はハイレベルであるのでバッファー回路はローレベルの走査信号（S２）を出力する。
【００６６】
そして、走査信号（S２）がハイレベルになれば走査信号（S３）がローレベルであるので、図９のバッファー回路と同一にハイレベルの信号を出力する。また、走査信号（S２、S３）が全てハイレベルになれば、バッファー回路は出力をそのまま維持する。
【００６７】
本発明の実施例ではPMOSトランジスタだけを使用してバッファー回路を構成したが、本発明の実施例はNMOSトランジスタを使用するバッファー回路にも適用することができ、これによる回路の変更は当業者であれば容易に分かる事項であるのでこれについての説明は省略する。
【００６８】
以上、本発明の好ましい実施例について詳細に説明したが、本発明の権利範囲はこれに限定されず、請求の範囲で定義している本発明の基本概念を利用した当業者の多様な変形及び改良形態もまた本発明の権利範囲に属する。
【図面の簡単な説明】
【００６９】
【図１】本発明の実施例によるバッファー回路の回路図である。
【図２】各々本発明の実施例によるバッファー回路の動作を説明するための図面である。
【図３】各々本発明の実施例によるバッファー回路の動作を説明するための図面である。
【図４】各々本発明の第１実施例によるバッファー回路の回路図である。
【図５】各々本発明の第２実施例によるバッファー回路の回路図である。
【図６】各々本発明の第３実施例によるバッファー回路の回路図である。
【図７】各々本発明の第４実施例によるバッファー回路の回路図である。
【図８】各々本発明の第５実施例によるバッファー回路の回路図である。
【図９】各々本発明の第６実施例によるバッファー回路の回路図である。
【図１０】本発明の実施例によるアクティブマトリックス表示装置の概略的な図面である。
【図１１】本発明の第７及び第８実施例によるバッファー回路の動作タイミング図面である。
【図１２】従来技術によるバッファー回路の概略的な回路図である。
【図１３】従来技術によるバッファー回路の回路図である。
【符号の説明】
【００７０】
１００  信号制御部
２００  走査駆動部
２１０  シフトレジスタ
２２０  レベルシフター
２３０  バッファー
３００  データ駆動部
４００  表示パネル
C１、C２  キャパシター
CLK  クロック
INV１−INV４  インバータ
M１、M２、M３、M４、M５、M６、M７、M８、M９、M１０、M１１  トランジスタ
Vin  入力電圧
VDD  ハイレベルの電圧
VSS  ローレベルの電圧
Vout２、Vout３、Vout  出力
S１−Sm  走査信号
X１−Xm  走査線
Y１−Yn  データ線
【図１】
2004260788.tif 000003
【図２】
2004260788.tif 000004
【図３】
2004260788.tif 000005
【図４】
2004260788.tif 000006
【図５】
2004260788.tif 000007
【図６】
2004260788.tif 000008
【図７】
2004260788.tif 000009
【図８】
2004260788.tif 000010
【図９】
2004260788.tif 000011
【図１０】
2004260788.tif 000012
【図１１】
2004260788.tif 000013
【図１２】
2004260788.tif 000014
【図１３】
2004260788.tif 000015