(57)【要約】【課題】ゲート・ドレイン間容量を減少させることによって、デバイスの性能を向上させる。絶縁層の熱膨張に関連した応力及び信頼性の問題を回避し、厚い絶縁層が付着されたときに生じる該絶縁層の形状及び厚さの制御に関する問題を回避する。【解決手段】半導体基板内にトレンチを形成することによって、トレンチＭＯＳＦＥＴが形成され、次に該トレンチの側壁の一部の上に障壁層が形成される。厚い絶縁層がトレンチの底部に付着される。厚い絶縁層が障壁層上に付着するより速い速度で該厚い絶縁層がトレンチの底部に付着するように、障壁層が選択される。本発明の実施形態は、絶縁層の熱膨張に関連した応力及び信頼性の問題を回避し、厚い絶縁層が付着されたときに生じる該絶縁層の形状及び厚さの制御に関する問題を回避する。【選択図】　　　　　図２
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【特許請求の範囲】
【請求項１】
トレンチＭＯＳＦＥＴを製造する方法であって、
半導体基板を設け、
側壁及び底部を含むトレンチを前記基板内に形成し、
前記側壁の少なくとも一部に障壁層を形成し、
前記トレンチの底部に重なる厚い絶縁層を付着させる、
段階を含み、
前記厚い絶縁層が前記障壁層上に付着するのよりは速い速度で該厚い絶縁層が前記半導体基板上に付着するように、該障壁層が選択されたことを特徴とする方法。
【請求項２】
前記トレンチの前記側壁及び前記底部に重なる薄い絶縁層を形成し、
前記薄い絶縁層をエッチングして、前記トレンチの前記底部に前記半導体基板の露出部分を形成する、
段階をさらに含むことを特徴とする請求項１に記載の方法。
【請求項３】
障壁層の形成が、化学気相蒸着法によって窒化ケイ素の層を形成する段階を含むことを特徴とする請求項１に記載の方法。
【請求項４】
障壁層の形成が、二酸化ケイ素の層を熱膨張させる段階を含むことを特徴とする請求項１に記載の方法。
【請求項５】
障壁層の形成が、先駆物質としてＴＥＯＳを用いるプラズマ強化化学気相蒸着法によって二酸化ケイ素を付着させる段階を含むことを特徴とする請求項１に記載の方法。
【請求項６】
障壁層の形成が、
コンフォーマル層を付着形成させ、
前記コンフォーマル層をエッチングして該コンフォーマル層内に開口部を形成する、
段階を含み、
前記開口部が、前記トレンチの底部の一部に重なることを特徴とする請求項１に記載の方法。
【請求項７】
障壁層の形成が、
コンフォーマル層を付着させ、
前記コンフォーマル層をエッチングして該コンフォーマル層内に開口部を形成する、
段階を含み、
前記開口部が、前記トレンチの底部の一部と該トレンチの底部に隣接する前記側壁の一部に重なることを特徴とする請求項１に記載の方法。
【請求項８】
厚い絶縁体が二酸化ケイ素であることを特徴とする請求項１に記載の方法。
【請求項９】
厚い絶縁層の付着形成が、減圧化学気相蒸着法によって厚い絶縁層を付着させる段階を含むことを特徴とする請求項１に記載の方法。
【請求項１０】
減圧化学気相蒸着法による厚い絶縁層の付着形成が、反応器内にオゾン及びＴＥＯＳを導く段階をさらに含むことを特徴とする請求項１に記載の方法。
【請求項１１】
前記トレンチの前記底部の一部に隣接する前記基板内に、高導電性領域を形成する段階をさらに含むことを特徴とする請求項１に記載の方法。
【請求項１２】
前記側壁に隣接して配置されたボディ領域を前記基板内に形成し、
前記側壁及び前記基板の上面に隣接して配置されたソース領域を前記ボディ領域内に形成する、
段階をさらに含むことを特徴とする請求項１に記載の方法。
【請求項１３】
ドープされたポリシリコンを前記トレンチ内に付着させる段階をさらに含むことを特徴とする請求項１に記載の方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、選択的酸化物付着形成によるトレンチ底部における厚い酸化物の形成方法に関する。
【０００２】
【従来の技術】
幾つかの金属−絶縁体−半導体（ＭＩＳ）デバイスは、半導体基板（例えば、ケイ素）の表面から下方に延びるトレンチ内に配置されたゲートを含む。このようなデバイスの電流の流れは、主に垂直方向であるので、セルは、横方向の電流の流れを有するデバイスより緊密にパックすることができる。その他の全てが等しいときには、このことにより、電流容量が増加し、デバイスのオン抵抗が低減する。ＭＩＳデバイスの一般的カテゴリーに含まれるデバイスには、酸化金属半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、絶縁ゲート型バイポーラ・トランジスタ（ＩＧＢＴ）及びＭＯＳゲート型サイリスタが含まれる。
例えば、トレンチＭＯＳＦＥＴを、最適な線形信号の増幅及びスイッチングのために重要な、高い相互コンダクタンス（ｇｍ、ｍａｘ）及び低いオン抵抗（Ｒｏｎ）を有するように製造することができる。しかしながら、高周波数作動のために最も重要な問題の一つは、ＭＯＳＦＥＴの内部容量の減少である。内部容量には、帰還容量（Ｃｒｓｓ）とも呼ばれるゲート・ドレイン間容量（Ｃｇｄ）、入力容量（Ｃｉｓｓ）、及び出力容量（Ｃｏｓｓ）が含まれる。
【０００３】
図１は、従来のｎ型トレンチＭＯＳＦＥＴ１０の断面図である。ＭＯＳＦＥＴ１０においては、通常はＮ＋基板（図示せず）上に成長されるｎ型エピタキシアル（「Ｎ−エピ」）層がドレインである。Ｎ−エピ層１３を、低濃度でドープされた層、すなわちＮ層とすることができる。ｐ型ボディ領域１２は、Ｎ−エピ層１３をＮ＋ソース領域１１から分離する。電流は、トレンチ１９の側壁に沿ったチャネル（破線により示される）を通って垂直方向に流れる。トレンチ１９の側壁及び底部は、薄いゲート絶縁体１５（例えば、二酸化ケイ素）でライニングされる。トレンチ１９は、ドープされたポリシリコンのような導電性材料で満たされ、ゲート１４を形成する。内部にゲート１４を含むトレンチ１９は、ボロン・リン・ケイ酸塩ガラス（ＢＰＳＧ）とすることができる絶縁層１６で覆われている。ソース領域１１及びボディ領域１２は、典型的には金属又は金属合金である導体１７により電気的に接触している。ゲート１４は、図１の面の外側の第３の面に接触している。
【０００４】
【発明が解決しようとする課題】
ＭＯＳＦＥＴ１０の重大な欠点は、ゲート１４とＮ−エピ層１３との間に大きな重なり領域１８が形成され、この重なり領域が薄いゲート絶縁体１５の一部にドレイン動作電圧を作用させることである。この大きな重なり領域は、ＭＯＳＦＥＴ１０のドレイン電圧定格を制限し、長期においては薄いゲート絶縁体１５に信頼性の問題を生じさせ、ゲート・ドレイン間容量、すなわちＭＯＳＦＥＴ１０のＣｇｄを大きく増加させる。トレンチ構造において、Ｃｇｄは従来の横方向型デバイスより大きく、ＭＯＳＦＥＴ１０のスイッチング速度を制限し、よって高周波数の用途におけるＭＯＳＦＥＴの使用を制限することになる。
【０００５】
【課題を解決するための手段】
本発明によると、半導体基板内にトレンチを形成することによって、トレンチＭＯＳＦＥＴが形成される。トレンチの側壁の一部の上に障壁層が形成される。次に、厚い絶縁層がトレンチの底部に付着される。厚い絶縁層が障壁層上に付着するより速い速度で該厚い絶縁層がトレンチの底部に付着するように、障壁層が選択される。幾つかの実施形態において、障壁層は、化学気相蒸着法によって形成された窒化ケイ素、又は熱膨張した二酸化ケイ素である。幾つかの実施形態において、厚い絶縁層は、二酸化ケイ素である。
本発明の実施形態は、幾つかの利点を提供する。トレンチの底部の厚い絶縁層は、ゲート・ドレイン間容量を減少させることによって、デバイスの性能を向上させる。厚い絶縁層を選択的に付着させることは、多くの場合、トレンチの底部の厚い酸化物層の熱膨張と関連した応力及び信頼性の問題を回避する。選択的な付着形成はまた、厚い絶縁層が付着されたときに生じる該厚い絶縁層の形状及び厚さの制御に関する問題も回避する。
【０００６】
【発明の実施の形態】
図２は、本発明によるトレンチＭＯＳＦＥＴ２０の一つの実施形態の断面図である。ＭＯＳＦＥＴ２０においては、Ｎ−層とすることができ、通常はＮ＋層（図示せず）上に成長されるｎ型エピタキシアル層１３が、ＭＯＳＦＥＴのドレインを形成する。ｐ型ボディ領域１２は、Ｎ−エピ層１３をＮ＋ソース領域１１から分離する。ボディ領域１２は、トレンチ１９の側壁に沿って拡散される。ポリシリコンのゲート１４が、トレンチ１９内に形成される。トレンチ１９の側壁は、薄いゲート絶縁体１５（例えば、二酸化ケイ素）でライニングされる。ＭＯＳＦＥＴ２０において、厚い絶縁層２１（例えば、二酸化ケイ素）が、トレンチ１９の底部をライニングする。厚い絶縁層２１は、ゲート１４をＮ−エピ層１３（ドレイン）から分離する。厚い絶縁層２１は、図１のトレンチ１９の底部にライニングされた薄い絶縁層１５で達成できるものより効果的な絶縁体を提供する。従って、厚い絶縁層２１は、ゲート・ドレイン間容量を最小にし、高周波数の用途に有用なトレンチＭＯＳＦＥＴ２０を生成する。図２に示されるデバイスが、２００１年８月１０日に出願された「活性トレンチ・コーナー部及び厚い底部の酸化膜を有するトレンチ型ＭＩＳデバイスとその製造方法」という名称の米国特許第０９／９２７，１４３号に詳細に説明されており、引用によりここに組み入れる。
【０００７】
図３Ａから図３Ｅまでは、図２に示されるトレンチ型ＭＯＳＦＥＴを製造する工程の一つの実施形態を示す断面図である。低濃度でドープされたＮ−エピ層（典型的には、約８μｍの厚さ）が、高濃度でドープされたＮ＋基板上に成長される。パッド酸化物１００が、Ｎ−エピ層上に成長され、次に、窒化ケイ素の層１０２が、例えば、低圧化学気相蒸着法（ＬＰＣＶＤ）によって、該パッド酸化物１００上に付着される。フォトレジストとすることもできるトレンチ・マスクが、窒化物層１０２上に付着されパターン形成され、トレンチが設けられることになる開口部を形成する。窒化物エッチングを用いてトレンチの開口部を露出させ、次に、ケイ素エッチングを用いてトレンチ構造を形成する。次に、トレンチ・マスクを取り除き、図３Ａに示される構造体を残す。Ｎ−エピ層１３内に形成されたトレンチ１９は、約０．５μｍから１．２μｍまでの幅、及び約１μｍから２μｍまでの深さとすることができる。
【０００８】
次に、薄いゲート絶縁体１５が、トレンチ１９内に形成される。この薄いゲート絶縁体１５は、例えば、約１００から１０００オームストロングまでの厚さの二酸化ケイ素層とすることができる。このような層を、２０分間１，０５０℃で乾式酸化技術を用いて熱的に成長させることができる。結果物としての構造が図３Ｂに示される。
次に、障壁層３０が、例えば、ＬＰＣＶＤによりトレンチ１９内に付着される。障壁層を、例えば、窒化ケイ素（Ｓｉ３Ｎ４）とすることができる。異方性窒化物エッチングを用いて、トレンチ底部にある障壁層を除去し。次に、緩衝酸化物エッチングを用いて、トレンチ１９の底部内の薄いゲート絶縁体をエッチングにより除去し、図３Ｃに示される構造体を残す。障壁層３０は、後に続く酸化物付着形成段階の間、酸化物が、該障壁層３０上ではなくトレンチ１９の底部の露出されたケイ素上に優先的に付着するように選択される。
【０００９】
図３Ｄに示されるように、次に、酸化物層２１が、該障壁層３０上ではなくトレンチ１９の底部の露出されたケイ素上に選択的に付着される。例えば、オゾンを用いる減圧化学気相蒸着法（ＳＡＣＶＤ）によって酸化物２１を形成し、化学反応を推進することができる。反応中、オゾンは容易に解離して酸素原子を放出し、該酸素原子は、ＴＥＯＳのような先駆物質と結合して二酸化ケイ素を形成する。次に、構造体をアニールすることができる。緩衝酸化物エッチングを用いて表面の酸化物を除去し、ウェット窒化物エッチングを用いて、障壁層３０を除去し、図３Ｅに示される構造体がもたらされる。
【００１０】
表１は、オゾンが活性化されたＴＥＯＳ　ＳＡＣＶＤによる厚い絶縁層２１の形成についての例示的な処理パラメータを示す
【００１１】
表１
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【００１２】
上述のように、障壁層３０に用いられる材料は、二酸化ケイ素が該障壁層３０よりもケイ素上に優先的に付着するように選択される。障壁層の材料の選択は、用いられる酸化物付着形成工程によって決まる。表２は、オゾンが活性化されたＴＥＯＳ　ＳＡＣＶＤの間の幾つかの材料の付着形成選択度を示す。
【００１３】
表２
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【００１４】
表２に示されるように、オゾンが活性化されたＴＥＯＳ　ＳＡＣＶＤの間、二酸化ケイ素は、窒化物層上に付着するより５倍速くケイ素上に付着する。従って、トレンチ１９の側壁を保護するように窒化物障壁層３０（図３Ｄ）を用いてデバイスを製造する間、トレンチ１９の底部に付着された二酸化ケイ素は、該トレンチ１９の側壁上に付着された如何なる二酸化ケイ素より５倍厚いものとなる。実際には、ケイ素表面上への３０００オングストロームの酸化膜の成長に対して、窒化物表面上には酸化物の成長が見られなかった。付着形成選択度は、おそらく、ケイ素と比較すると低い二酸化ケイ素の界面エネルギーによるものである。表２に示されるように、二酸化ケイ素はまた、これらの材料よりケイ素上に優先的に付着するので、層２１の付着形成が、オゾンが活性化されたＴＥＯＳ　ＳＡＣＶＤによる場合には、熱的に成長させられた二酸化ケイ素又はＴＥＯＳ　ＳＡＣＶＤ付着形成された二酸化ケイ素が又、適切な障壁層３０を作ることになる。二酸化ケイ素は、これらの材料よりもケイ素上に優先的に付着することはないので、ＳｉＨ４　ＰＥＣＶＤ付着形成された二酸化ケイ素又はＰＥＣＶＤ付着形成されたＢＰＳＧは、オゾンが活性化されたＴＥＯＳ　ＳＡＣＶＤの間、適切な障壁層を作ることはない。オゾンが活性化されたＴＥＯＳ　ＳＡＣＶＤの他に付着形成工程が用いられる場合には、障壁層３０について適切な材料は、表２に示されるものとは異なるものとなる。
【００１５】
酸化物層２１が付着された後、障壁層３０は、例えば、絶縁層１５より障壁層３０に対する高い選択度を有するエッチング液を用いて、ドライエッチングにより、続いてウェットエッチングにより除去される。一旦障壁層３０が除去されると、図３Ｄに示される構造体が残る。厚い絶縁層２１が、トレンチ１９の底部に形成される。トレンチ１９の壁は、薄い絶縁層１５によって保護される。
ここで図２に戻ると、その場でドープされるポリシリコン又は続いて打ち込まれアニールされたドープされていないポリシリコンのような、導電性物質を付着することができる。典型的には反応性イオンエッチングを用いて、導電性材料をエッチングし、ゲート１４の上部がほぼ半導体層の上部のレベルになるようにゲート１４（図２）を形成する。ｎ型ＭＯＳＦＥＴにおいて、ゲート１４を、例えば、１０２０ｃｍ−３のドープ剤濃度を有するポリシリコン層とすることができる。周知の打ち込み及び拡散工程を用いて、ｐ型ボディ領域１２及びＮ＋ソース領域１１をＮ−エピ層１３内に形成する。ｐ型ボディ領域１２とＮ−エピ層１３の残りの部分との間のＰＮ接合は、通常、厚い絶縁層２１と薄いゲート絶縁体１５との間の界接面に優る深さで配置される。
【００１６】
例えば、ＢＰＳＧとすることができる絶縁層１６は、ＣＶＤによってデバイスの表面上に付着される。典型的にはドライ・エッチングを用いて絶縁層１６をエッチングし、ｐ型ボディ領域１２とＮ＋ソース領域１１の一部を露出させる。通常、例えば、物理的気相成長法、めっき、スパッタリング、又は蒸着によって付着された金属又は金属合金である導体１７によって、ボディ領域１２及びＮ＋ソース領域１１は電気的に接触している。ドレイン（図示せず）は、Ｎ−エピ層１３が成長されるＮ＋基板の反対側の面に電気的に接触している。
トレンチ１９の底部に成長される絶縁層２１は、該トレンチ１９の障壁被覆された壁より該トレンチ１９の露出された底部の方が多くなるので、上述の方法は、自己整合性があり、層２１び形状及び厚さを制御するのにエッチングを用いることを回避する。従って、上述の方法は、トレンチ１９の底部の厚い絶縁層２１を組み込むことを可能にし、熱的成長又は他の付着形成技術のような他の方法によってもたらされ得る望ましくない効果又は製造の問題を最小にするようにＣｇｄを最小にする。例えば、上述の方法は、その両方が厚い層２１の熱膨張によって引き起こされ得る、トレンチ１９の凹状の底部における応力効果、及び薄い層１５を有する厚い層２１の接合部において絶縁層を薄くすることを回避する。また、上述の方法は、厚い層２１の形状及び厚さを定めるためのエッチングによって引き起こされる、絶縁層２１の厚さ及び形状の制御に伴う問題を排除するものである。このような制御の問題は、厚い層２１がＰＥＣＶＤによって付着され、次にエッチングされて該厚い層２１の所望の形状及び厚さを得るときに生じ得る。
【００１７】
図４は、本発明によるトレンチＭＯＳＦＥＴ４０の別の実施形態の断面図である。ＭＯＳＦＥＴ４０は、「活性コーナー部」構成を有する。電流は、側壁に沿ってトレンチ１９のコーナー領域４５の周りにチャネル（破線によって示される）を通って垂直方向に流れる。厚い絶縁層４４が、トレンチ１９の底部に配置される。ＭＯＳＦＥＴ４０は、トレンチ１９の底部にある任意の高導電性領域４１を含み、電流をより効率的に広げるのを助けることができる。絶縁層４４が形成される前にトレンチ１９の底部を通してヒ素又はリンのようなｎ型ドープ剤を打ち込むことによって、高導電性領域４１をＮ−エピ層４３内に形成することができる。
図４のトレンチ型ＭＯＳＦＥＴ４０は、厚い層４４を用いてゲート１４をＮ−エピ層４３から分離し、これによりゲート・ドレイン間容量Ｃｇｄが減少される。ボディ領域１２の拡散をコーナー領域４５を通して非常に良く制御することができるので、該コーナー領域４５の周りにトレンチの底部まで延びるチャネルを有することにより、薄いゲート酸化物領域においてゲート・ドレイン間の著しい重複が妨げられる。横方向の拡散が垂直方向の拡散より６倍から１０倍遅いので、ボディ領域１２とＮ−エピ層４３との間のＰＮ接合を、薄いゲート絶縁体１５と厚い絶縁層４４との間の遷移と一致させることができる。従って、厚い層４４及び活性コーナー領域４５は、オン抵抗Ｒｏｎに対する影響を最小にするようにゲート・ドレイン間容量Ｃｇｄを最小にし、高周波数の用途に有用なトレンチＭＯＳＦＥＴ４０を生み出す。
【００１８】
上述の実施形態は、例示のためであり、本発明の広い原理を制限するものではないことが意図される。当業者には、多くの付加的な実施形態が明らかであろう。例えば、本発明の構造及び方法を、ゲート・ドレイン間の重なり領域を最小限にしながら、トレンチ・ゲートとトレンチの外側の領域との間の絶縁層を形成するのに望ましい如何なる種類の金属−絶縁体−半導体（ＭＩＳ）と共に用いることができる。また、種々の絶縁性又は導電性材料を適切な場所に用いることもでき、本発明をｐ型ＭＯＳＦＥＴに適用することもできる。本発明は、上記の特許請求の範囲によってのみ制限される。
【図面の簡単な説明】
【図１】従来のトレンチＭＯＳＦＥＴの断面図である。
【図２】本発明によるトレンチＭＯＳＦＥＴの一つの実施形態の断面図である。
【図３Ａ】製造における様々な段階のトレンチＭＯＳＦＥＴの実施形態の断面図である。
【図３Ｂ】製造における様々な段階のトレンチＭＯＳＦＥＴの実施形態の断面図である。
【図３Ｃ】製造における様々な段階のトレンチＭＯＳＦＥＴの実施形態の断面図である。
【図３Ｄ】製造における様々な段階のトレンチＭＯＳＦＥＴの実施形態の断面図である。
【図３Ｅ】製造における様々な段階のトレンチＭＯＳＦＥＴの実施形態の断面図である。
【図４】本発明によるトレンチＭＯＳＦＥＴの別の実施形態の断面図である。
【符号の説明】
１０、２０、４０　ＭＯＳＦＥＴ
１２　ｐ型ボディ領域
１３、４３　ｎ型エピタキシアル層
１４　ゲート
１５　ゲート絶縁体
１７　導体
１９　トレンチ
２１、４４　厚い絶縁層
３０　障壁層
４５　コーナー領域
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図３Ｅ】
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【図４】
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