(57)【要約】　　　（修正有）【課題】低抵抗ポリシリコン領域から高抵抗ポリシリコン領域への不純物拡散を低減し、高抵抗素子パターンの微細化を可能にする。【解決手段】抵抗値制御のための第１不純物としてのリンが導入されている高抵抗ポリシリコン領域２１と、電位を取るために高抵抗ポリシリコン領域２１よりも高濃度に不純物が導入されている低抵抗ポリシリコン領域２３を備えた高抵抗素子パターン１９を含む半導体装置において、低抵抗ポリシリコン領域２３には、高抵抗ポリシリコン領域２１に導入されているのと同じ濃度のリンと、リンよりも拡散係数が小さいヒ素が高濃度に導入されている。これにより、低抵抗ポリシリコン領域へのヒ素導入工程以降の工程での熱処理において、低抵抗ポリシリコン領域から高抵抗ポリシリコン領域への不純物の横方向拡散を抑えることができ、高抵抗素子パターンの微細化が可能になる。【選択図】　　　図１
2004031525.tif 000002
【特許請求の範囲】
【請求項１】
抵抗値制御のための第１不純物が導入されている高抵抗ポリシリコン領域と、電位を取るために高抵抗ポリシリコン領域よりも高濃度に不純物が導入されている低抵抗ポリシリコン領域を備えた高抵抗素子を含む半導体装置において、
前記低抵抗ポリシリコン領域には、前記高抵抗ポリシリコン領域に導入されている前記第１不純物と同じ導電型であって前記第１不純物よりも拡散係数が小さい第２不純物が導入されていることを特徴とする半導体装置。
【請求項２】
前記低抵抗ポリシリコン領域には前記高抵抗ポリシリコン領域と同じ濃度の前記第１不純物も導入されている請求項１に記載の半導体装置。
【請求項３】
前記第１不純物はリンであり、前記第２不純物はヒ素である請求項１又は２に記載の半導体装置。
【請求項４】
検出すべき電圧を分割して分割電圧を供給するための分割抵抗と、基準電圧を供給するための基準電圧源と、前記分割抵抗からの分割電圧と前記基準電圧源からの基準電圧を比較するための比較回路を備えたアナログ回路を備え、前記分割抵抗を構成する抵抗回路は、請求項１、２又は３のいずれかに記載の高抵抗素子を備えていることを特徴とする半導体装置。
【請求項５】
抵抗値制御のための第１不純物が導入されている高抵抗ポリシリコン領域と、電位を取るために高抵抗ポリシリコン領域よりも高濃度に不純物が導入されている低抵抗ポリシリコン領域を備えた高抵抗素子、及びポリシリコン膜からなるゲート電極を備えたＭＯＳトランジスタを含む半導体装置の製造方法において、以下の工程（Ａ）から（Ｄ）を含むことを特徴とする半導体装置の製造方法。
（Ａ）半導体基板上に絶縁膜を介して、高抵抗素子の高抵抗ポリシリコン領域用の第１不純物が導入された高抵抗ポリシリコン膜を形成する工程、
（Ｂ）前記高抵抗ポリシリコン膜上に、高抵抗素子の形成領域を覆う第１マスクを形成し、前記第１マスクをマスクにして、前記高抵抗ポリシリコン膜に第３不純物を導入して低抵抗ポリシリコン膜を形成する工程、
（Ｃ）前記第１マスクを除去した後、前記高抵抗ポリシリコン膜及び前記低抵抗ポリシリコン膜をパターニングして、前記高抵抗ポリシリコン膜から高抵抗素子パターンを形成し、前記低抵抗ポリシリコン膜からゲート電極パターンを形成する工程、
（Ｄ）少なくとも前記高抵抗素子パターンの高抵抗ポリシリコン領域形成領域を覆い、前記高抵抗素子パターンの低抵抗ポリシリコン領域形成領域並びにＭＯＳトランジスタのソース及びドレイン形成領域に開口部をもつ第２マスクを形成し、前記第２マスクをマスクにして、前記低抵抗ポリシリコン領域形成領域並びに前記ソース及びドレイン形成領域に前記第１不純物と同じ導電型であって前記第１不純物よりも拡散係数が小さい第２不純物を注入する工程。
【請求項６】
前記第１不純物はリンであり、前記第２不純物はヒ素である請求項５に記載の半導体装置の製造方法。
【請求項７】
前記工程（Ｂ）における第３不純物の導入を拡散法により行なう請求項５又は６に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、特に抵抗値制御のための第１不純物が導入されている高抵抗ポリシリコン領域と、電位を取るために高抵抗ポリシリコン領域よりも高濃度に不純物が導入されている低抵抗ポリシリコン領域を備えた高抵抗素子を含む半導体装置及びその製造方法に関するものである。高抵抗素子を含む半導体装置は例えばアナログ回路を備えた半導体装置に適用される。
【０００２】
【従来の技術】
図９は高抵抗素子を含む従来の半導体装置を示す断面図である。図１０はその従来例での高抵抗素子を示す上面図である。図９に示す高抵抗素子の断面は図１０のＡ−Ａ位置での断面である。
【０００３】
Ｐ型の半導体基板（以下、Ｐ型基板と称す）１にＮ型不純物が導入されたＮウエル３とＰ型不純物が導入されたＰウエル５が形成されている。Ｐ基板１の表面に素子分離のためのフィールド酸化膜７が形成されている。
Ｎウエル３内に、Ｐ型不純物が高濃度に導入されて形成された２つのＰ＋拡散層（Ｐ＋）９が間隔をもって形成されている。Ｐ＋拡散層９はＰチャネル型ＭＯＳトランジスタ（Ｐチャネル型ゲート絶縁型電界効果トランジスタ、以下ＰｃｈＭＯＳトランジスタと称す）のソース及びドレインを構成する。
Ｐウエル５内に、Ｎ型不純物が高濃度に導入されて形成された２つのＮ＋拡散層（Ｎ＋）１１が間隔をもって形成されている。Ｎ＋拡散層１１はＮチャネル型ＭＯＳトランジスタ（以下、ＮｃｈＭＯＳトランジスタと称す）のソース及びドレインを構成する。
【０００４】
Ｐ＋拡散層９，９間のＮウエル３上に、ゲート酸化膜１３を介して、ポリシリコン膜からなるゲート電極パターン１５が形成されている。Ｎ＋拡散層１１，１１間のＰウエル５上に、ゲート酸化膜１３を介してポリシリコン膜からなるゲート電極パターン１７が形成されている。
【０００５】
フィールド酸化膜７上に、ポリシリコン膜からなる高抵抗素子パターン６３が形成されている。高抵抗素子パターン６３は高抵抗素子を構成する。高抵抗素子パターン６３は、２本の高抵抗ポリシリコン領域６５，６５を中央側に、高抵抗ポリシリコン領域６５よりも高濃度に不純物が導入された低抵抗ポリシリコン領域６７，６７を両端側に備えている。
【０００６】
フィールド酸化膜７上、ゲート電極パターン１５，１７上及び高抵抗素子パターン６３上を含むＰ基板１上全面に、層間絶縁膜としてのＣＶＤ酸化膜２５が形成されている。ここでＣＶＤ酸化膜とは、ＣＶＤ（化学的気相成長）法により形成されたシリコン酸化膜である。
Ｐ＋拡散層９上、Ｎ＋拡散層１１上、ゲート電極パターン１５，１７上、及び低抵抗ポリシリコン領域６７上のＣＶＤ酸化膜２５に接続孔２７が形成されている。接続孔２７内及びＣＶＤ酸化膜２５上に金属電極及び配線２９が形成されている。
【０００７】
高抵抗素子を含む従来の半導体装置の製造方法を図１１に示す。
（１）Ｐ型基板１に既知の方法を用いてＮウエル３、Ｐウエル５、素子分離のためのフィールド酸化膜７及びゲート酸化膜１３を形成し、ＭＯＳトランジスタのしきい値電圧制御のための不純物をチャネル領域へイオン注入する。Ｐ型基板１上全面にポリシリコン膜を堆積した後、イオン注入法により加速エネルギーは１５〜５０ｋｅＶ、注入量は１×１０１３〜１×１０１６／ｃｍ２程度の条件で高抵抗素子の高抵抗ポリシリコン領域の抵抗値を制御するためのリンをポリシリコン膜全面に注入して高抵抗ポリシリコン膜３１を形成する（（Ａ）参照）。
【０００８】
（２）ＣＶＤ法により、高抵抗ポリシリコン膜３１上全面にＣＶＤ酸化膜を堆積する。写真製版技術及びエッチング技術により、高抵抗素子の高抵抗ポリシリコン領域となる領域以外のＣＶＤ酸化膜を除去して、高抵抗ポリシリコン領域となる領域の高抵抗ポリシリコン膜３１上にＣＶＤ酸化膜パターン６９を形成する。
【０００９】
図１２にＣＶＤ酸化膜パターン６９の平面図を示す。
一点鎖線で示す高抵抗素子パターン６３の低抵抗ポリシリコン領域となる領域の高抵抗ポリシリコン膜３１はＣＶＤ酸化膜パターン６９には覆われていない。これは金属電極を接続する接続孔を形成する部分のポリシリコン領域の抵抗を下げ、金属電極との良好で安定したオーミック接合を実現するためである。
【００１０】
図１１に戻って説明を続けると、９００〜９６０度の条件でＰＯＣｌ３を用いたリンのプレデポジション拡散及びドライブイン拡散により、ＣＶＤ酸化膜パターン６９をマスクにして高濃度のリンを高抵抗ポリシリコン膜３１に導入して低抵抗化し、高抵抗素子の電位を取るための低抵抗ポリシリコン領域となる領域及びＭＯＳトランジスタのゲート電極となる領域を含む低抵抗ポリシリコン膜７１を形成する（（Ｂ）参照）。
【００１１】
（３）ＣＶＤ酸化膜パターン６９を除去した後、写真製版技術及びエッチング技術により高抵抗ポリシリコン膜３１及び低抵抗ポリシリコン膜７１をパターニングして、高抵抗ポリシリコン膜３１及び低抵抗ポリシリコン膜７１から高抵抗素子パターン６３を形成し、低抵抗ポリシリコン膜７１からゲート電極パターン１５，１７を形成する。高抵抗素子パターン６３において高抵抗ポリシリコン膜３１は高抵抗ポリシリコン領域６５になり、低抵抗ポリシリコン膜７１は低抵抗ポリシリコン領域６７になる（（Ｃ）参照）。
【００１２】
（４）既知の方法を用いて、Ｎウエル３にＰｃｈＭＯＳトランジスタのソース及びドレインとなるＰ＋拡散層９を形成し、Ｐウエル５にＮｃｈＭＯＳトランジスタのソース及びドレインとなるＮ＋拡散層１１を形成した後、ＣＶＤ法によりＰ型基板１上前面に層間絶縁膜としてのＣＶＤ絶縁膜２５を形成する。写真製版技術及びエッチング技術により、Ｐ＋拡散層９上、Ｎ＋拡散層１１上、ゲート電極パターン１５，１７上、及び高抵抗素子パターン６３の低抵抗ポリシリコン領域６７上のＣＶＤ絶縁膜２５に、電位を取るための接続孔２７を形成する。既知の方法を用いて、ＣＶＤ絶縁膜２５上及び接続孔２７内に金属電極及び配線２９を形成する（図９参照）。
【００１３】
図１１を参照して説明した従来の製造方法には、以下の問題点がある。
図１１（Ｂ）を参照して説明したリンのプレデポジション拡散及びドライブイン拡散は、通常、極めて高濃度のリンを９００℃以上の高温で拡散させるため、高抵抗素子の低抵抗ポリシリコン領域となる領域に導入されたリンは横方向にも拡散し、ＣＶＤ酸化膜パターン６９で覆われた高抵抗ポリシリコン領域となる領域に侵入する。その拡散長は熱処理条件によっては１０μｍ（マイクロメートル）を超える場合がある。図１２に示したように、実効の高抵抗ポリシリコン領域の長さＬａ’はＣＶＤ酸化膜パターン６９の長さＬ’から高濃度リンの拡散長を差し引いたものとなる。
【００１４】
例えば、長さが短い高抵抗素子パターンを設計した場合、高抵抗ポリシリコン領域の抵抗値は低抵抗ポリシリコン領域からの高濃度リンの拡散の影響を受けて不安定になり、設計通りの抵抗値が得られないという問題があった。そのため、所望の高抵抗ポリシリコン領域の長さに低抵抗ポリシリコン領域からの高濃度リンの拡散長を加算して、高抵抗ポリシリコン領域の長さを設計する必要があり、高抵抗素子パターンの微細化を妨げていた。
【００１５】
また、高抵抗素子を含む従来の半導体装置の製造方法をとして以下の方法がある。
例えば特許第２９３４７３８号公報は、高抵抗素子と、デュアルゲートトランジスタを同時に製造する方法として、高抵抗素子となるポリシリコン膜に抵抗値制御のための不純物を注入し、ＭＯＳトランジスタのゲート電極及びポリシリコン配線となるポリシリコン膜にはＣＶＤ酸化膜パターンをマスクにして高濃度リンをプレデポジション拡散及びドライブイン拡散する方法を取らずに、ソース及びドレイン形成時のイオン注入で同時に低抵抗化する方法を提案している。
【００１６】
しかし、高抵抗素子の電位を取るための領域は高抵抗のままであり、金属電極との接触抵抗は大きく、しかもばらつくという問題があった。さらにイオン注入によりゲート電極用のポリシリコン膜の低抵抗化を図った場合、ゲート電極の低抵抗化には限度があり、イオン注入で不純物を導入したゲート電極を用いたＭＯＳトランジスタの特性は高濃度リンをプレデポジション拡散及びドライブイン拡散により低抵抗化したゲート電極を備えたＭＯＳトランジスタに及ばない。
【００１７】
また、特開平５−１２９２９４号公報は、ポリシリコン膜に抵抗値制御の不純物注入を行なった後、接続孔形成用の写真製版マスクを用いて形成した注入マスクをマスクにして、抵抗値制御用に導入した不純物と同一不純物を接続孔が形成される低抵抗ポリシリコン領域の形成領域のみに追加でイオン注入することにより金属電極との接触抵抗を下げる方法を提案している。
【００１８】
しかし、特開平５−１２９２９４号公報における目的は写真製版用マスクの制作費用の低減であり、高抵抗素子パターンの微細化の実現には全く触れていない。さらにこの製造方法では、接続孔形成時の写真製版工程における重ね合わせズレにより、接続孔形成用の写真製版マスクを用いて画定した低抵抗ポリシリコン領域から接続孔がずれる可能性があり、金属電極との接触抵抗の不安定さの問題は解消されたとは言えない。
【００１９】
【発明が解決しようとする課題】
本発明は、高抵抗ポリシリコン領域と低抵抗ポリシリコン領域を備えた高抵抗素子を含む半導体装置及びその製造方法において、低抵抗ポリシリコン領域から高抵抗ポリシリコン領域への不純物拡散を低減し、高抵抗素子パターンの微細化を可能にすることを目的とするものである。
【００２０】
【課題を解決するための手段】
本発明にかかる半導体装置は、抵抗値制御のための第１不純物が導入されている高抵抗ポリシリコン領域と、電位を取るために高抵抗ポリシリコン領域よりも高濃度に不純物が導入されている低抵抗ポリシリコン領域を備えた高抵抗素子を含む半導体装置であって、上記低抵抗ポリシリコン領域には、上記高抵抗ポリシリコン領域に導入されている上記第１不純物と同じ導電型であって上記第１不純物よりも拡散係数が小さい第２不純物が導入されているものである。
【００２１】
低抵抗ポリシリコン領域において、高抵抗ポリシリコン領域に導入されている第１不純物よりも拡散係数が小さい第２不純物が導入されていることにより、低抵抗ポリシリコン領域への不純物導入工程以降の工程での熱処理において、低抵抗ポリシリコン領域から高抵抗ポリシリコン領域への第２不純物の横方向拡散を抑えることができる。これにより、同じレイアウトにおいては、高抵抗ポリシリコン領域を従来よりも長く確保することができる。言い換えれば、高抵抗素子パターンにおいて、同じ実効長の長さの高抵抗ポリシリコン領域を得るのに従来よりも短い高抵抗素子パターンで実現でき、高抵抗素子パターンの微細化が可能になる。したがって、従来よりも短い高抵抗素子のレイアウトが可能になり、チップサイズの縮小を実現できる。
【００２２】
本発明にかかる半導体装置の製造方法は、抵抗値制御のための第１不純物が導入されている高抵抗ポリシリコン領域と、電位を取るために高抵抗ポリシリコン領域よりも高濃度に不純物が導入されている低抵抗ポリシリコン領域を備えた高抵抗素子、及びポリシリコン膜からなるゲート電極を備えたＭＯＳトランジスタを含む半導体装置の製造方法において、以下の工程（Ａ）から（Ｄ）を含む。
（Ａ）半導体基板上に絶縁膜を介して、高抵抗素子の高抵抗ポリシリコン領域用の第１不純物が導入された高抵抗ポリシリコン膜を形成する工程、
（Ｂ）上記高抵抗ポリシリコン膜上に、高抵抗素子の形成領域を覆う第１マスクを形成し、上記第１マスクをマスクにして、上記高抵抗ポリシリコン膜に第３不純物を導入して低抵抗ポリシリコン膜を形成する工程、
（Ｃ）上記第１マスクを除去した後、上記高抵抗ポリシリコン膜及び上記低抵抗ポリシリコン膜をパターニングして、上記高抵抗ポリシリコン膜から高抵抗素子パターンを形成し、上記低抵抗ポリシリコン膜からゲート電極パターンを形成する工程、
（Ｄ）少なくとも上記高抵抗素子パターンの高抵抗ポリシリコン領域形成領域を覆い、上記高抵抗素子パターンの低抵抗ポリシリコン領域形成領域並びにＭＯＳトランジスタのソース及びドレイン形成領域に開口部をもつ第２マスクを形成し、上記第２マスクをマスクにして、上記低抵抗ポリシリコン領域形成領域並びに上記ソース及びドレイン形成領域に上記第１不純物と同じ導電型であって上記第１不純物よりも拡散係数が小さい第２不純物を注入する工程。
【００２３】
工程（Ｂ）における不純物導入の際に、高抵抗素子の形成領域は第１マスクにより覆われているので、横方向拡散による高抵抗ポリシリコン領域への第３不純物の導入はなく、横方向拡散による高抵抗ポリシリコン領域の目減りをなくすことができる。
【００２４】
さらに、工程（Ｄ）において、低抵抗ポリシリコン領域に注入する第２不純物として高抵抗ポリシリコン領域に導入された第１不純物よりも拡散係数が小さいものを用いることにより、低抵抗ポリシリコン領域への不純物導入工程以降の工程での熱処理によって低抵抗ポリシリコン領域から高抵抗ポリシリコン領域への第２不純物の横方向拡散を抑えることができる。
【００２５】
これにより、同じレイアウトにおいては、高抵抗ポリシリコン領域を従来よりも長く確保することができる。言い換えれば、高抵抗素子パターンにおいて、同じ実効長の長さの高抵抗ポリシリコン領域を得るのに従来よりも短い高抵抗素子パターンで実現でき、高抵抗素子パターンの微細化が可能になる。したがって、従来よりも短い高抵抗素子のレイアウトが可能になり、チップサイズの縮小を実現できる。
【００２６】
さらに、工程（Ｄ）において、高抵抗素子パターンの高抵抗ポリシリコン領域の形成領域を覆い、低抵抗ポリシリコン領域の形成領域並びにＭＯＳトランジスタのソース及びドレインの形成領域に開口部をもつ第２マスクを形成し、上記第２マスクをマスクにして第２不純物の注入を行なっているので、低抵抗ポリシリコン領域にのみ第２不純物を注入するために用いる新たな写真製版マスクや新たな製造工程を追加する必要がないので製造工程の増加を抑制することができる。また、半導体基板に拡散抵抗を形成する場合は、工程（Ｄ）において、低抵抗ポリシリコン領域とソース及びドレインへの第２不純物の注入と同時に、拡散抵抗の形成領域への第２不純物の注入を行なうことが好ましい。
【００２７】
また、高抵抗ポリシリコン領域の実効的な長さは、工程（Ｄ）において高抵抗ポリシリコン領域上に形成された第２マスクの長さで決定される。したがって、設計者はプロセスの違いによる低抵抗ポリシリコン領域への第２不純物導入工程以降の工程での熱処理条件の違いや、その熱処理条件の違いによる低抵抗ポリシリコン領域から高抵抗ポリシリコン領域への第２不純物の横方向拡散の変動などを考慮することなく、高抵抗ポリシリコン領域上に形成された第２マスクの長さを高抵抗ポリシリコン領域の実効的な長さと考えてレイアウトすることができる。これにより、レイアウト上の高抵抗ポリシリコン領域の実効長さと、実際に製造された高抵抗ポリシリコン領域の実効長さに大きな差がなくなり、複雑な換算をすることなく、容易に設計及びレイアウトを行なうことができる。
【００２８】
【発明の実施の形態】
本発明の半導体装置において、上記低抵抗ポリシリコン領域には、上記高抵抗ポリシリコン領域と同じ濃度の上記第１不純物も導入されていることが好ましい。その結果、高抵抗素子用のポリシリコン膜に第１不純物を導入する際に、高抵抗ポリシリコン領域にのみ第１不純物を導入するためのマスクを用いずに第１不純物の導入を行なうことができるので、製造工程の増加を抑制することができる。
【００２９】
本発明の半導体装置及びその製造方法において、上記第１不純物としてＮ型不純物のリンを挙げることができ、上記第２不純物としてＮ型不純物であってリンよりも拡散係数が小さいヒ素を挙げることができる。
【００３０】
本発明の半導体装置を構成する高抵抗素子が適用されるアナログ回路の一例として、検出すべき電圧を分割して分割電圧を供給するための分割抵抗と、基準電圧を供給するための基準電圧源と、上記分割抵抗からの分割電圧と上記基準電圧源からの基準電圧を比較するための比較回路を備えたものを挙げることができる。そのアナログ回路において、上記分割抵抗を構成する抵抗回路として本発明の半導体装置を構成する高抵抗素子を備えたものを用いることにより、本発明を構成する高抵抗素子では、高抵抗素子パターンの微細化が可能であるので、チップ上で抵抗回路が占める面積を縮小でき、チップサイズの縮小を実現できる。
【００３１】
本発明の半導体装置の製造方法において、上記工程（Ｂ）における第３不純物の導入を拡散法により行なうことが好ましい。その結果、ＭＯＳトランジスタのゲート電極を構成するポリシリコン膜の低抵抗化を十分に図ることができ、ＭＯＳトランジスタの特性の向上を図ることができる。ここで拡散法としては、イオン注入法を除く、不純物を高濃度に導入できる不純物導入法であり、例えば第３不純物としてリンを用いる場合、気体ソース（ＰＨ３やＰＯＣｌ３）又は液体ソース（ＰＯＣｌ３やＰＢｒ３）を用いたリン酸化物を含むガラス層の堆積（プレデポジション拡散）や、ＣＶＤ法又は回転塗布法により形成したＰＳＧ（リンが入ったシリカガラス）膜の堆積を行なった後、ドライブイン拡散を行なう方法を挙げることができる。このような不純物導入法は固相拡散法とも呼ばれる。
【００３２】
【実施例】
図１は半導体装置の一実施例を示す断面図である。図２はその実施例での高抵抗素子を示す上面図である。図１に示す高抵抗素子の断面は図２のＡ−Ａ位置での断面である。図１及び図２を参照してこの実施例を説明する。
【００３３】
Ｐ型基板１にＮ型不純物が導入されたＮウエル３とＰ型不純物が導入されたＰウエル５が形成されている。このような構造はツインウエル構造と呼ばれている。
Ｐ基板１の表面に、素子分離のためのフィールド酸化膜７が形成されている。フィールド酸化膜７の膜厚は例えば３０００〜１００００Å（オングストローム）である。
【００３４】
Ｎウエル３内に、Ｐ型不純物が高濃度に導入されて形成された２つのＰ＋拡散層（Ｐ＋）９が間隔をもって形成されている。Ｐ＋拡散層９はＰチャネル型ＭＯＳトランジスタのソース及びドレインを構成する。
Ｐウエル５内に、Ｎ型不純物が高濃度に導入されて形成された２つのＮ＋拡散層（Ｎ＋）１１が間隔をもって形成されている。Ｎ＋拡散層１１はＮチャネル型ＭＯＳトランジスタのソース及びドレインを構成する。
【００３５】
Ｐ＋拡散層９，９間のＮウエル３上に、ゲート酸化膜１３を介して、ポリシリコン膜からなるゲート電極パターン１５が形成されている。Ｎ＋拡散層１１，１１間のＰウエル５上に、ゲート酸化膜１３を介してポリシリコン膜からなるゲート電極パターン１７が形成されている。ゲート酸化膜１３の膜厚は例えば１００〜２０００Åであり、ゲート電極パターン１５，１７の膜厚は例えば１５００〜５０００Åである。ゲート電極パターン１５はＰｃｈＭＯＳトランジスタのゲート電極を構成し、ゲート電極パターン１７はＮｃｈＭＯＳトランジスタのゲート電極を構成する。
【００３６】
フィールド酸化膜７上に、ポリシリコン膜からなる高抵抗素子パターン１９が形成されている。高抵抗素子パターン１９は高抵抗素子を構成する。高抵抗素子パターン１９の膜厚は例えば１５００〜５０００Åである。高抵抗素子パターン１９は、抵抗値制御のためのリンが導入されている２本の高抵抗ポリシリコン領域２１，２１を中央側に、２本の高抵抗ポリシリコン領域２１，２１で共通であり、高抵抗ポリシリコン領域２１に導入されたリンよりも高濃度にヒ素が導入されている電位を取るための低抵抗ポリシリコン領域２３，２３を両端側に備えている。低抵抗ポリシリコン領域２３には高抵抗ポリシリコン領域２１と同じ濃度でリンも導入されている。高抵抗素子パターン１９では、低抵抗ポリシリコン領域２３，２３間の高抵抗ポリシリコン領域２１，２１がそれぞれ抵抗体となる。この実施例では２本の高抵抗ポリシリコン領域２１，２１をもつ高抵抗素子を用いているが、本発明が適用される高抵抗素子はこれに限定されるものではなく、他の構造、例えば１本の高抵抗ポリシリコン領域をもつ高抵抗素子にも適用できる。
【００３７】
フィールド酸化膜７上、ゲート電極パターン１５，１７上及び高抵抗素子パターン１９上を含むＰ基板１上全面に、層間絶縁膜としてのＣＶＤ酸化膜２５が形成されている。ＣＶＤ酸化膜２５としては、例えばＢＰＳＧ（ボロンとリンが入ったシリカガラス）膜や、下層がＮＳＧ（不純物を含まないシリカガラス）、上層がＢＰＳＧ膜からなる積層膜を挙げることができる。ＣＶＤ酸化膜２５の膜厚は例えば３０００〜１００００Åである。
【００３８】
Ｐ＋拡散層９上、Ｎ＋拡散層１１上、ゲート電極パターン１５，１７上、及び低抵抗ポリシリコン領域２３上のＣＶＤ酸化膜２５に接続孔２７が形成されている。接続孔２７内及びＣＶＤ酸化膜２５上に金属電極及び配線２９が形成されている。金属電極及び配線２９は例えばＡｌ−Ｓｉ−Ｃｕ（アルミニウム、シリコン及び銅を含む金属膜）により構成される。
【００３９】
図３は、半導体装置の製造方法の一実施例を示す工程断面図である。
（１）既知の方法を用いて、Ｐ型基板１にＮウエル３、Ｐウエル５、フィールド酸化膜７及びゲート酸化膜１３を形成し、ＭＯＳトランジスタのしきい値電圧制御のための不純物をチャネル領域へイオン注入する。Ｐ型基板１上全面にポリシリコン膜を例えば１５００〜５０００Åの膜厚に堆積する。そのポリシリコン膜の全面に、イオン注入法により、例えば加速エネルギーは１５〜５０ｋｅＶ、注入量は１×１０１３〜１×１０１６／ｃｍ２程度の条件でＮ型不純物であるリン（第１不純物）を注入して高抵抗ポリシリコン膜３１を形成する（（Ａ）参照）。
【００４０】
（２）ＣＶＤ法により、高抵抗ポリシリコン膜３１上全面にＣＶＤ酸化膜を例えば１０００〜５０００Åの膜厚に堆積する。写真製版技術及びエッチング技術により、高抵抗素子の形成領域付近以外のＣＶＤ酸化膜を除去して、高抵抗素子の形成領域の高抵抗ポリシリコン膜３１上にＣＶＤ酸化膜パターン（第１マスク）３３を形成する。
【００４１】
図４にＣＶＤ酸化膜パターン３３の平面図を示す。
一点鎖線で示す高抵抗素子パターン１９の形成領域の全部がＣＶＤ酸化膜パターン３３で覆われている。ＣＶＤ酸化膜パターン３３は、次の工程でのリンのプレデポジション拡散及びドライブイン拡散において少なくとも高抵抗素子パターン１９の高抵抗ポリシリコン領域となる領域へリンが導入されるのを妨げるように形成されている。
【００４２】
図３に戻って説明を続けると、例えば９００〜９６０℃の条件でＰＯＣｌ３を拡散源とするリン（第３不純物）のプレデポジション拡散及びドライブイン拡散を行なって、ＣＶＤ酸化膜パターン３３をマスクにして高濃度のリンを高抵抗ポリシリコン膜３１に導入して低抵抗化し、ＭＯＳトランジスタのゲート電極となる領域を含む低抵抗ポリシリコン膜３５を形成する（（Ｂ）参照）。ここで、高抵抗素子パターン１９の形成領域はＣＶＤ酸化膜パターン３３で覆われているので、リンの横方向拡散による高抵抗ポリシリコン領域の目減りはない。
【００４３】
（３）ＣＶＤ酸化膜パターン３３を除去した後、写真製版技術及びエッチング技術により高抵抗ポリシリコン膜３１及び低抵抗ポリシリコン膜３５をパターニングして、高抵抗ポリシリコン膜３１から高抵抗素子パターン１９を形成し、低抵抗ポリシリコン膜３１からゲート電極パターン１５，１７を形成する（（Ｃ）参照）。
【００４４】
（４）写真製版技術によりフォトレジストパターン（第２マスク）３７を形成する。フォトレジストパターン３７は、高抵抗素子パターン１９の高抵抗ポリシリコン領域の形成領域及びＰｃｈＭＯＳトランジスタの形成領域を覆い、高抵抗素子パターン１９の低抵抗ポリシリコン領域の形成領域に開口部３７ａをもち、ＮｃｈＭＯＳトランジスタのソース及びドレインとなるＮ＋拡散層の形成領域を含むＮｃｈＭＯＳトランジスタの形成領域に開口部３７ｂをもつ。
【００４５】
図５に高抵抗素子パターン付近のフォトレジストパターン３７の平面図を示す。
高抵抗素子パターン１９の高抵抗ポリシリコン領域の形成領域がフォトレジストパターン３７で覆われ、高抵抗素子パターン１９の両端側の低抵抗ポリシリコン領域形成領域に対応してフォトレジストパターン３７に開口部３７ａが形成されている。開口部３７ａは後工程で高抵抗素子パターン１９の低抵抗ポリシリコン領域上に形成される接続孔の位置に対して所定の余裕をもって形成されている。開口部３７ａ，３７ａ間の距離（第２マスクの長さ）をＬとする。
【００４６】
図３に戻って説明を続けると、イオン注入法により、フォトレジストパターン３７をマスクにして、例えば加速エネルギーは１５〜５０ｋｅＶ、注入量は１×１０１４〜１×１０１６／ｃｍ２程度の条件で、Ｎ型不純物であってリンよりも拡散係数が小さいヒ素（第２不純物）を注入する。その後、注入したリンを活性化するための熱処理を施す。これにより、高抵抗素子パターン１９の両端側にそれぞれ低抵抗ポリシリコン領域２３が形成され、ＮｃｈＭＯＳトランジスタの形成領域にＮ＋拡散層１１が形成される。高抵抗素子パターン１９の低抵抗ポリシリコン領域２３，２３間の高抵抗ポリシリコン膜３１は高抵抗素子の抵抗値を決定する高抵抗ポリシリコン領域２１を構成する（（Ｄ）参照）。
【００４７】
（５）写真製版技術によりフォトレジストパターン３９を形成する。フォトレジストパターン３９は、高抵抗素子パターン１９及びＮｃｈＭＯＳトランジスタの形成領域を覆い、ＰｃｈＭＯＳトランジスタのソース及びドレインとなるＮ＋拡散層の形成領域を含むＰｃｈＭＯＳトランジスタの形成領域に開口部３９ａをもつ。イオン注入法により、フォトレジストパターン３９をマスクにして、例えば加速エネルギーは１５〜５０ｋｅＶ、注入量は１×１０１４〜１×１０１６／ｃｍ２程度の条件で、Ｐ型不純物であるＢＦ２を注入する。その後、注入したボロンを活性化するための熱処理を施す。これにより、ＰｃｈＭＯＳトランジスタの形成領域にＰ＋拡散層９が形成される（（Ｅ）参照）。
【００４８】
（６）ＣＶＤ法により、例えば膜厚が３０００〜１００００ÅのＣＶＤ酸化膜２５を形成する。写真製版技術及びエッチング技術により、ゲート電極パターン１５，１７上、Ｐ＋拡散層９上、Ｎ＋拡散層１１上、及び高抵抗素子パターン１９の低抵抗ポリシリコン領域２３上の絶縁膜に、電位を取るための接続孔２７を形成する。既知の方法を用いて、ＣＶＤ絶縁膜２５上及び接続孔２７内に金属電極及び配線２９を形成する（図１参照）。
【００４９】
この製造方法の実施例では、低抵抗ポリシリコン領域２３を形成するために高抵抗素子パターン１９に注入する不純物としてリンよりも拡散係数が小さいヒ素を用いているので、高抵抗ポリシリコン領域２１へのヒ素の横方向拡散を抑えることができる。したがって、高抵抗ポリシリコン領域２１の実質的な長さは、図５に示したフォトレジストパターン３７の開口部３７，３７間の距離Ｌで定義される。
【００５０】
図６に、低抵抗ポリシリコン領域への不純物の導入をヒ素のイオン注入（ヒ素注入と称す）により行なった場合とリンのプレデポジション拡散及びドライブイン拡散（リンデポと称す）により行なった場合について、高抵抗ポリシリコン領域を確定するためのマスク上での高抵抗ポリシリコン領域長さと抵抗値の関係を調べた結果を示す。高抵抗素子パターンとしては幅が２．０μｍ、厚みが３５００Åのものを用いた。高抵抗素子の形成は、ヒ素注入については図３を参照して説明した実施例と同様にして行ない、リンデポについては図９を参照して説明した従来技術と同様にして行なった。ここで、マスク上での高抵抗ポリシリコン領域長さは、ヒ素注入については図５に示した距離Ｌであり、リンデポについては図１２に示した長さＬ’である。
【００５１】
高抵抗ポリシリコン領域長さが同じである場合、抵抗値はリンデポの方がヒ素注入よりも小さくなっているのが分かる。これは、低抵抗ポリシリコン領域の不純物が高抵抗ポリシリコン領域に導入された距離について、リンデポの方がヒ素注入よりも大きいことを意味する。その距離の分だけ高抵抗ポリシリコン領域の実効長が短くなる。リンデポでは１０．５μｍ、ヒ素注入では３．５μｍだけ、低抵抗ポリシリコン領域の不純物が高抵抗ポリシリコン領域に導入されていることになる。ヒ素注入の場合、高抵抗ポリシリコン領域に導入されるヒ素の量はわずかであり、高抵抗ポリシリコン領域を長く確保することができる。
【００５２】
このように、同じレイアウトにおいては、本発明によれば従来技術よりも高抵抗ポリシリコン領域を長く確保することができる。言い換えれば、高抵抗素子パターンにおいて、同じ実効長の長さの高抵抗ポリシリコン領域を得るのに従来よりも短い高抵抗素子パターンで実現でき、高抵抗素子パターンの微細化が可能になる。したがって、従来よりも短い高抵抗素子のレイアウトが可能になり、チップサイズの縮小を実現できる。
【００５３】
ヒ素注入の場合、ヒ素は拡散係数が小さいので、設計者はプロセスの違いによる低抵抗ポリシリコン領域へのヒ素注入工程以降の工程での熱処理条件の違いや、その熱処理条件の違いによる低抵抗ポリシリコン領域から高抵抗ポリシリコン領域へのヒ素の横方向拡散の変動などを考慮することなく、高抵抗ポリシリコン領域上に形成されたマスク上での高抵抗ポリシリコン領域長さを高抵抗ポリシリコン領域の実効的な長さと考えてレイアウトすることができる。これにより、レイアウト上の高抵抗ポリシリコン領域の実効長さと、実際に製造された高抵抗ポリシリコン領域の実効長さに大きな差がなくなり、複雑な換算をすることなく、容易に設計及びレイアウトを行なうことができる。
【００５４】
図３に示した半導体装置の製造方法の実施例では、工程（４）において、フォトレジストパターン３７をマスクにして、低抵抗ポリシリコン領域２３用の不純物注入と、ＮｃｈＭＯＳトランジスタのＮ＋拡散層１１用の不純物注入を同時に行なっているので（図３（Ｄ）参照）、低抵抗ポリシリコン領域２３にのみ第２不純物を注入するために用いる新たな写真製版マスクや新たな製造工程を追加する必要がないので、製造工程の増加を抑制することができる。また、Ｐ型基板１に拡散抵抗を形成する場合は、工程（４）において、低抵抗ポリシリコン領域２３とＮ＋拡散層１１への不純物の注入と同時に、拡散抵抗の形成領域への不純物の注入を行なうことが好ましい。
【００５５】
図７は、アナログ回路である定電圧発生回路を備えた半導体装置の一実施例を示す回路図である。
直流電源４１からの電源を負荷４３に安定して供給すべく、定電圧発生回路４５が設けられている。定電圧発生回路４５は、直流電源４１が接続される入力端子（Ｖｂａｔ）４７、基準電圧源としての基準電圧発生回路（Ｖｒｅｆ）４９、演算増幅器５１、出力ドライバを構成するＰチャネル型ＭＯＳトランジスタ（以下、ＰＭＯＳと略記する）５３、分割抵抗Ｒ１，Ｒ２及び出力端子（Ｖｏｕｔ）５５を備えている。
【００５６】
定電圧発生回路４５では、演算増幅器５１の出力端子がＰＭＯＳ５３のゲート電極に接続され、反転入力端子に基準電圧発生回路４９から基準電圧Ｖｒｅｆが印加され、非反転入力端子に出力電圧Ｖｏｕｔを分割抵抗Ｒ１とＲ２で分割した電圧が印加され、分割抵抗Ｒ１，Ｒ２からの分割電圧が基準電圧Ｖｒｅｆに等しくなるように制御される。
【００５７】
定電圧発生回路４５において、分割抵抗Ｒ１，Ｒ２を構成する高抵抗素子としては、本発明を構成する高抵抗素子が用いられる。本発明を構成する高抵抗素子によれば、高抵抗素子パターンの微細化が可能であるので、チップ上で分割抵抗Ｒ１，Ｒ２が占める面積を縮小でき、チップサイズの縮小を実現できる。
【００５８】
図８は、アナログ回路である電圧検出回路を備えた半導体装置の一実施例を示す回路図である。
電圧検出回路５７において、５１は演算増幅器で、その反転入力端子に基準電圧発生回路４９が接続され、基準電圧Ｖｒｅｆが印加される。入力端子（Ｖｓｅｎｓ）５９から入力される測定すべき端子の電圧が分割抵抗Ｒ１とＲ２によって分割されて演算増幅器５１の非反転入力端子に入力される。演算増幅器５１の出力は出力端子（Ｖｏｕｔ）６１を介して外部に出力される。
【００５９】
電圧検出回路５７において、測定すべき端子の電圧が高く、分割抵抗Ｒ１とＲ２により分割された電圧が基準電圧Ｖｒｅｆよりも高いときは演算増幅器５１の出力がＨを維持し、測定すべき端子の電圧が降下してきて分割抵抗Ｒ１とＲ２により分割された電圧が基準電圧Ｖｒｅｆ以下になってくると演算増幅器５１の出力がＬになる。
【００６０】
電圧検出回路５７において、分割抵抗Ｒ１，Ｒ２を構成する高抵抗素子として、本発明を構成する高抵抗素子が用いられる。本発明を構成する高抵抗素子によれば、高抵抗素子パターンの微細化が可能であるので、チップ上で分割抵抗Ｒ１，Ｒ２が占める面積を縮小でき、チップサイズの縮小を実現できる。
【００６１】
図７及び図８では、本発明の半導体装置を定電圧発生回路又は電圧検出回路を備えた半導体装置に適用しているが、本発明の半導体装置が適用される半導体装置はこれらに限定されるものではなく、高抵抗素子を含む半導体装置であれば適用することができる。
以上、本発明の実施例を説明したが、本発明はこれに限定されるものではなく、特許請求の範囲に記載された本発明の範囲内で種々の変更が可能である。
【００６２】
【発明の効果】
請求項１に記載された半導体装置では、抵抗値制御のための第１不純物が導入されている高抵抗ポリシリコン領域と、電位を取るために高抵抗ポリシリコン領域よりも高濃度に不純物が導入されている低抵抗ポリシリコン領域を備えた高抵抗素子を含む半導体装置において、低抵抗ポリシリコン領域には、高抵抗ポリシリコン領域に導入されている第１不純物と同じ導電型であって第１不純物よりも拡散係数が小さい第２不純物が導入されているようにしたので、低抵抗ポリシリコン領域への不純物導入工程以降の工程での熱処理において、低抵抗ポリシリコン領域から高抵抗ポリシリコン領域への第２不純物の横方向拡散を抑えることができ、高抵抗素子パターンの微細化が可能になる。
【００６３】
請求項２に記載された半導体装置では、低抵抗ポリシリコン領域には、高抵抗ポリシリコン領域と同じ濃度の第１不純物も導入されているようにしたので、高抵抗素子用のポリシリコン膜に第１不純物を導入する際に、高抵抗ポリシリコン領域にのみ第１不純物を導入するためのマスクを用いずに第１不純物の導入を行なうことができ、製造工程の増加を抑制することができる。
【００６４】
請求項３に記載された半導体装置では、第１不純物としてＮ型不純物のリンを用い、第２不純物としてＮ型不純物であってリンよりも拡散係数が小さいヒ素を用いるようにしたので、低抵抗ポリシリコン領域から高抵抗ポリシリコン領域へのヒ素の横方向拡散を抑えることができ、高抵抗素子パターンの微細化が可能になる。
【００６５】
請求項４に記載の半導体装置では、検出すべき電圧を分割して分割電圧を供給するための分割抵抗と、基準電圧を供給するための基準電圧源と、上記分割抵抗からの分割電圧と上記基準電圧源からの基準電圧を比較するための比較回路を備えたアナログ回路を備え、上記分割抵抗を構成する抵抗回路は本発明の半導体装置を構成する高抵抗素子を備えているようにしたので、チップ上で抵抗回路が占める面積を縮小でき、チップサイズの縮小を実現できる。
【００６６】
請求項５に記載された半導体装置の製造方法では、半導体基板上に絶縁膜を介して、高抵抗素子の高抵抗ポリシリコン領域用の第１不純物が導入された高抵抗ポリシリコン膜を形成する工程（Ａ）、高抵抗素子の形成領域を覆う第１マスクをマスクにして、上記高抵抗ポリシリコン膜に第３不純物を導入して低抵抗ポリシリコン膜を形成する工程（Ｂ）、上記高抵抗ポリシリコン膜から高抵抗素子パターンを形成し、上記低抵抗ポリシリコン膜からゲート電極パターンを形成する工程（Ｃ）、及び、少なくとも上記高抵抗素子パターンの高抵抗ポリシリコン領域形成領域を覆い、上記高抵抗素子パターンの低抵抗ポリシリコン領域形成領域並びにＭＯＳトランジスタのソース及びドレイン形成領域に開口部をもつ第２マスクをマスクにして、上記低抵抗ポリシリコン領域形成領域並びに上記ソース及びドレイン形成領域に上記第１不純物と同じ導電型であって上記第１不純物よりも拡散係数が小さい第２不純物を注入する工程（Ｄ）を含むようにしたので、第３不純物の横方向拡散による高抵抗ポリシリコン領域の目減りをなくし、低抵抗ポリシリコン領域への不純物導入工程以降の工程での熱処理によって低抵抗ポリシリコン領域から高抵抗ポリシリコン領域への第２不純物の横方向拡散を抑えることにより、高抵抗素子パターンの微細化が可能になる。
さらに、低抵抗ポリシリコン領域にのみ第２不純物を注入するために用いる新たな写真製版マスクや新たな製造工程を追加する必要がないので製造工程の増加を抑制することができる。
さらに、高抵抗ポリシリコン領域の実効的な長さは高抵抗ポリシリコン領域上に形成された第２マスクの長さで決定されるので、容易に設計及びレイアウトを行なうことができる。
【００６７】
請求項６に記載された半導体装置の製造方法では、第１不純物としてＮ型不純物のリンを用い、第２不純物としてＮ型不純物であってリンよりも拡散係数が小さいヒ素を用いるようにしたので、低抵抗ポリシリコン領域から高抵抗ポリシリコン領域へのヒ素の横方向拡散を抑えることができ、高抵抗素子パターンの微細化が可能になる。
【００６８】
請求項７に記載された半導体装置の製造方法では、工程（Ｂ）における第３不純物の導入を拡散法により行なうようにしたので、ＭＯＳトランジスタのゲート電極を構成するポリシリコン膜の低抵抗化を十分に図ることができ、ＭＯＳトランジスタの特性の向上を図ることができる。
【図面の簡単な説明】
【図１】半導体装置の一実施例を示す断面図である。
【図２】同実施例での高抵抗素子を示す上面図である。
【図３】半導体装置の製造方法の一実施例を示す工程断面図である。
【図４】同実施例でマスクとして用いるＣＶＤ酸化膜パターンを示す平面図である。
【図５】同実施例でマスクとして用いるフォトレジストパターンを示す平面図である。
【図６】低抵抗ポリシリコン領域への不純物の導入をヒ素注入により行なった場合とリンデポにより行なった場合について、高抵抗ポリシリコン領域を確定するためのマスク上での高抵抗ポリシリコン領域長さと抵抗値の関係を調べた結果を示す。
【図７】アナログ回路である定電圧発生回路を備えた半導体装置の一実施例を示す回路図である。
【図８】アナログ回路である電圧検出回路を備えた半導体装置の一実施例を示す回路図である。
【図９】高抵抗素子を含む従来の半導体装置を示す断面図である。
【図１０】図９の従来例での高抵抗素子を示す上面図である。
【図１１】高抵抗素子を含む従来の半導体装置の製造方法を示す工程断面図である。
【図１２】図１１の製造方法でマスクとして用いるＣＶＤ酸化膜パターンを示す平面図である。
【符号の説明】
１　　　Ｐ型基板
３　　　Ｎウエル
５　　　Ｐウエル
７　　　フィールド酸化膜
９　　　Ｐ＋拡散層
１１　　　Ｎ＋拡散層
１３　　　ゲート酸化膜
１５，１７　　ゲート電極
１９　　　高抵抗素子パターン
２１　　　高抵抗ポリシリコン領域
２３　　　低抵抗ポリシリコン領域
２５　　　ＣＶＤ酸化膜
２７　　　接続孔
２９　　　金属電極及び配線
【図１】
2004031525.tif 000003
【図２】
2004031525.tif 000004
【図３】
2004031525.tif 000005
【図４】
2004031525.tif 000006
【図５】
2004031525.tif 000007
【図６】
2004031525.tif 000008
【図７】
2004031525.tif 000009
【図８】
2004031525.tif 000010
【図９】
2004031525.tif 000011
【図１０】
2004031525.tif 000012
【図１１】
2004031525.tif 000013
【図１２】
2004031525.tif 000014