(57)【要約】【課題】ＭＯＳトランジスタとその他寄生抵抗に起因する直列抵抗を最小化でき、ＭＴＪ層からデータを正確に読み取ることができ、集積度が向上し、かつ磁気抵抗比が小さいＭＴＪ層を使用できるＭＲＡＭとその製造方法及び駆動方法を提供する。【解決手段】バイポーラ接合トランジスタ（ＢＪＴ）のエミッタに連結されたビットライン、ＢＪＴと連結されたＭＴＪ層、ＭＴＪ層に連結されたワードライン、ＭＴＪ層と離隔されるようにＢＪＴと連結されたプレートライン及び各構成要素の間に形成された層間絶縁膜を備え、ＭＴＪ層はＢＪＴのベース及びコレクタに連結され、プレートラインはコレクタに連結され、ビットラインにＭＴＪ層に貯蔵されたデータ信号増幅のための増幅手段が連結されたＭＲＡＭとその製造方法及び駆動方法。【選択図】図１
2004158863.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板に形成されたバイポーラ接合トランジスタと、
前記バイポーラ接合トランジスタのエミッタと連結されたビットラインと、
前記バイポーラ接合トランジスタと連結されたＭＴＪ層と、
前記ＭＴＪ層に連結されたワードラインと、
前記ＭＴＪ層と離隔されるように前記バイポーラ接合トランジスタと連結されたプレートラインと、
前記各構成要素の間に形成された層間絶縁膜とを備え、
前記ＭＴＪ層は前記バイポーラ接合トランジスタのベース及びコレクタに連結されており、前記プレートラインはコレクタに連結されており、前記ビットラインに、前記ＭＴＪ層からデータを読み取る過程でそのデータの信号増幅のための増幅手段が連結されたことを特徴とするＭＲＡＭ。
【請求項２】
前記ＭＴＪ層は、前記ベースの一部領域及びそのベースに隣接したコレクタの一部領域に連結されていることを特徴とする請求項１に記載のＭＲＡＭ。
【請求項３】
前記ＭＴＪ層は、前記ベース内の一部領域及びそのベースから離隔された前記コレクタ内の一部領域に連結されていることを特徴とする請求項１に記載のＭＲＡＭ。
【請求項４】
前記バイポーラ接合トランジスタと前記ＭＴＪ層との間に
前記バイポーラ接合トランジスタの前記ベース及びコレクタと連結される第１導電性プラグと、
前記第１導電性プラグと接触され、前記ＭＴＪ層が形成されるパッド導電層とをさらに備えることを特徴とする請求項１乃至請求項３のいずれか１項に記載のＭＲＡＭ。
【請求項５】
前記パッド導電層は、前記ビットラインを横切る方向に形成されており、前記ＭＴＪ層は、前記ビットラインの上側に形成されたことを特徴とする請求項４に記載のＭＲＡＭ。
【請求項６】
前記ビットラインは金属ラインであることを特徴とする請求項１に記載のＭＲＡＭ。
【請求項７】
前記バイポーラ接合トランジスタはｎ−ｐ−ｎ型であることを特徴とする請求項１に記載のＭＲＡＭ。
【請求項８】
前記バイポーラ接合トランジスタは、ショットキー接合を用いたトランジスタであることを特徴とする請求項１に記載のＭＲＡＭ。
【請求項９】
前記増幅手段は、センスアンプであることを特徴とする請求項１に記載のＭＲＡＭ。
【請求項１０】
半導体基板にバイポーラ接合トランジスタを形成する第１段階と、
前記半導体基板上に前記バイポーラ接合トランジスタのエミッタと接触されるビットラインを形成する第２段階と、
前記ビットラインが形成された結果の構造物に前記バイポーラ接合トランジスタと連結されるＭＴＪ層を形成する第３段階と、
前記ＭＴＪ層と連結されるようにワードラインを形成する第４段階と、
前記ＭＴＪ層と離隔されるように、かつ前記バイポーラ接合トランジスタと連結されるようにプレートラインを形成する第５段階と、
前記ビットラインを通じて出力されるデータ信号を増幅させるための増幅手段を前記ビットラインに連結する第６段階とを含むことを特徴とするＭＲＡＭの製造方法。
【請求項１１】
前記第１段階は前記半導体基板にコレクタを形成する段階と、
前記コレクタ内にベースを形成する段階と、
前記ベース内に前記エミッタを形成する段階とをさらに含むことを特徴とする請求項１０に記載のＭＲＡＭの製造方法。
【請求項１２】
前記ビットラインを金属ラインで形成することを特徴とする請求項１０に記載のＭＲＡＭの製造方法。
【請求項１３】
前記第３段階は、前記ビットラインが形成された結果の構造物の全面に層間絶縁膜を形成する段階と、
前記層間絶縁膜に前記ベース及びコレクタの一部領域を露出するコンタクトホールを形成する段階と、
前記層間絶縁膜上に前記コンタクトホールを充填するパッド導電層を、前記ビットラインを横切る方向に形成する段階と、
前記ビットライン直上側の前記パッド導電層上に前記ＭＴＪ層を形成する段階とをさらに含むことを特徴とする請求項１１に記載のＭＲＡＭの製造方法。
【請求項１４】
前記コンタクトホールを形成する段階は、前記ベースの一部領域とこれに隣接した前記コレクタの一部領域とが共に露出されるコンタクトホールを形成する段階であることを特徴とする請求項１３に記載のＭＲＡＭの製造方法。
【請求項１５】
前記コンタクトホールを形成する段階は、前記ベース内の一部領域が露出されるコンタクトホールと前記コレクタ内の一部領域が露出されるコンタクトホールとを同時に形成する段階であることを特徴とする請求項１３に記載のＭＲＡＭの製造方法。
【請求項１６】
前記パッド導電層を形成する段階は、
前記コンタクトホールを充填する導電性プラグを形成する段階と、
前記層間絶縁膜上に前記導電性プラグと接触され、前記ビットラインを横切る導電層を形成する段階とをさらに含むことを特徴とする請求項１３に記載のＭＲＡＭの製造方法。
【請求項１７】
前記ビットラインを横切るパッド導電層上にＭＴＪ層を形成する段階は、
第１強磁性膜を形成する段階と、
当該第１強磁性膜の上に絶縁層を形成する段階と、
前記絶縁層の上に第２強磁性膜を形成する段階とを含むことを特徴とする請求項１３乃至請求項１６のいずれか１項に記載のＭＲＡＭの製造方法。
【請求項１８】
前記ＭＴＪ層に連結されるワードラインを形成する段階は、
パッド導電層とＭＴＪ層を含む第１層間絶縁膜上に第２絶縁膜を形成する段階と、
前記第２層間絶縁膜を貫通して前記ＭＴＪ層の一部を露出するビアホールを形成する段階と、
前記第２層間絶縁膜上に導電性膜を形成し、その導電性膜は前記ビアホールに充填する段階とを含むことを特徴とする請求項１３乃至請求項１７のいずれか１項に記載のＭＲＡＭの製造方法。
【請求項１９】
前記ＭＴＪ層と連結されるようにワードラインを形成する第４段階と、
前記ＭＴＪ層と離隔されるように、かつ前記バイポーラ接合トランジスタと連結されるようにプレートラインを形成する段階は、
前記ワードライン上に第３層間絶縁膜を形成する段階と、
前記第３層間絶縁膜およびその第３層間絶縁膜の下の全ての層を貫通して、パッド導電層からコレクタの一部を露出させる第２コンタクトホール ｈ３を形成する段階と、
前記第２導電性プラグで前記第２コンタクトホールを充填する段階と、
前記第２コンタクトホールを充填する第２導電性プラグと接触するプレートラインを形成する段階とを含むことを特徴とする請求項１０乃至請求項１８のいずれか１項に記載のＭＲＡＭの製造方法。
【請求項２０】
半導体基板にバイポーラ接合トランジスタが備えられており、前記バイポーラ接合トランジスタのエミッタと連結されたビットラインと、前記バイポーラ接合トランジスタと連結されたＭＴＪ層と、前記ＭＴＪ層に連結されたワードラインと、前記ＭＴＪ層と離隔されるようにバイポーラ接合トランジスタと連結されたプレートラインと、前記各構成要素の間に形成された層間絶縁膜とを備え、前記ＭＴＪ層は前記バイポーラ接合トランジスタのベース及びコレクタに連結され、前記プレートラインは前記コレクタに連結されたＭＲＡＭの駆動方法において、
第１データは前記ワードライン及びビットラインに電流を流して記録し、第２データは前記ワードラインに前記第１データを記録する時に前記ワードラインに流された電流の方向と反対方向に電流を流し、前記ビットラインには任意方向に電流を流して記録することを特徴とするＭＲＡＭの駆動方法。
【請求項２１】
前記第２データを記録する過程で前記ビットラインには前記第１データを記録する時に前記ビットライン及び前記ワードラインに流された電流の方向と反対方向に電流を流すことを特徴とする請求項２０に記載のＭＲＡＭの駆動方法。
【請求項２２】
前記第２データを記録する過程で前記ビットラインに前記第１データを記録する時に前記ビットライン及び前記ワードラインに流された電流の方向と同じ方向に電流を流すことを特徴とする請求項２０に記載のＭＲＡＭの駆動方法。
【請求項２３】
前記第１及び第２データは各々“１”及び“０”であるか、或いはその反対であることを特徴とする請求項２０乃至請求項２２のいずれか１項に記載のＭＲＡＭの駆動方法。
【請求項２４】
半導体基板にバイポーラ接合トランジスタが備えられており、前記バイポーラ接合トランジスタのエミッタと連結されたビットラインと、前記バイポーラ接合トランジスタと連結されたＭＴＪ層と、前記ＭＴＪ層に連結されたワードラインと、前記ＭＴＪ層と離隔されるようにバイポーラ接合トランジスタと連結されたプレートラインと、前記各構成要素の間に形成された層間絶縁膜とを備え、前記ＭＴＪ層は前記バイポーラ接合トランジスタのベース及びコレクタに連結され、前記プレートラインは前記コレクタに連結され、前記ビットラインに前記ＭＴＪ層から出力されるデータ信号を増幅するための増幅手段が連結されているＭＲＡＭの駆動方法において、
前記ワードラインに正電圧を印加し、前記プレートラインに正電圧を印加した後、前記増幅手段で前記出力されるデータ信号を感知して前記ＭＴＪ層に記録されたデータを読み取ることを特徴とするＭＲＡＭの駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体メモリ装置とその製造方法及び駆動方法に係り、より詳しくはＭＲＡＭとその製造方法及び駆動方法とに関する。
【背景技術】
【０００２】
次世代メモリ素子の中の一つである磁気（Ｍａｇｎｅｔｉｃ）ＲＡＭ（以下、ＭＲＡＭという）は、ＤＲＡＭ及びＳＲＡＭの特性とフラッシュメモリのような不揮発性特性を全て有する。
【０００３】
ＭＲＡＭは、一般的にＭＯＳトランジスタと、データが貯蔵されるＭＴＪ（Ｍａｇｎｅｔｉｃ Ｔｕｎｎｅｌｉｎｇ Ｊｕｎｃｔｉｏｎ）層とが連結された構造を有する。こうしたＭＲＡＭでは、ＭＴＪ層を通過するトンネリング電流はＭＯＳトランジスタを通過する。従って、ＭＯＳトランジスタの抵抗はＭＴＪを選択することにおいて制限要因になる。そして、ＭＴＪ層の磁気抵抗比が小さい場合には、ＭＴＪ層に記録されたデータを正確に読み取れず、ＭＲＡＭの使用は制限される。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明の技術的課題は、従来のＭＲＡＭにおけるＭＯＳトランジスタの抵抗に起因する直列抵抗効果を最小化して磁気抵抗比が低いＭＴＪ層の適用可能性を高めたＭＲＡＭを提供するところにある。
【０００５】
本発明の他の技術的課題は、前記ＭＲＡＭの製造方法を提供するところにある。
【０００６】
本発明のさらに他の技術的課題は、前記ＭＲＡＭの駆動方法（書き込み及び読み取り方法）を提供するところにある。
【課題を解決するための手段】
【０００７】
前記技術的課題を達成するために、本発明は、半導体基板と、半導体基板上に形成されたバイポーラ接合トランジスタ（以下、ＢＪＴと略すことがある）と、前記バイポーラ接合トランジスタのエミッタと連結されたビットラインと、前記バイポーラ接合トランジスタと連結されたＭＴＪ層と、前記ＭＴＪ層に連結されたワードラインと、前記ＭＴＪ層と離隔されるように前記バイポーラ接合トランジスタに連結されたプレートラインと、前記各構成要素の間に形成された層間絶縁膜（以下、ＩＬＤと略すことがある）とを備え、前記ＭＴＪ層は前記バイポーラ接合トランジスタのベース及びコレクタに連結されており、前記プレートラインはコレクタに連結されており、前記ＭＴＪ層に貯蔵されたデータを読み取る過程でその信号を増幅するための増幅手段が前記ビットラインに連結されたことを特徴とするＭＲＡＭを提供する。
【０００８】
前記のＭＲＡＭにおいて、前記ＭＴＪ層は、前記ベースの一部領域及びそのベースに隣接したコレクタの一部領域に連結されていてもよい。
【０００９】
また、前記ＭＲＡＭにおいて、前記ＭＴＪ層は、前記ベース内の一部領域及びそのベースから離隔された前記コレクタ内の一部領域に連結されていてもよい。
【００１０】
さらに、前記バイポーラ接合トランジスタと前記ＭＴＪ層との間に前記バイポーラ接合トランジスタの前記ベース及びコレクタと連結される第１導電性プラグと、前記第１導電性プラグと接触され、前記ＭＴＪ層が形成されるパッド導電層とがさらに備えられていてもよい。
【００１１】
前記ビットラインは金属ラインである。
【００１２】
前記バイポーラ接合トランジスタはｎ+−ｐ−ｎ型又はショットキー接合を用いたトランジスタである。
前記増幅手段は、センスアンプである。
さらに、前記ＭＴＪ層は、バイポーラ接合トランジスタの代わりにＭＯＳトランジスタを備えるＭＲＡＭと比較して低い磁気抵抗比を有する。
【００１３】
前記パッド導電層は、前記ビットラインを横切るように形成されてもよい。
前記ＭＴＪ層は前記ビットライン上に形成されてもよい。
【００１４】
前記他の技術的課題を達成するために、本発明は、半導体基板にバイポーラ接合トランジスタを形成する段階と、前記バイポーラ接合トランジスタのエミッタと接触されるビットラインを半導体基板に形成する段階と、前記ビットラインが形成された構造物に前記バイポーラ接合トランジスタと連結されるデータ貯蔵用ＭＴＪ層及びそのＭＴＪ層に連結されるワードラインを順次に形成する段階と、前記ＭＴＪ層と離隔されるように、かつ前記バイポーラ接合トランジスタと連結されるようにプレートラインを形成する段階と、前記ビットラインを通じて出力されるデータ信号を増幅するための増幅手段を前記ビットラインに連結する段階とを含むことを特徴とするＭＲＡＭの製造方法を提供する。
【００１５】
前記ＭＲＡＭの製造方法において、前記半導体基板にバイポーラ接合トランジスタを形成する段階は、前記半導体基板上にコレクタを形成する段階と、そのコレクタ内にベースを形成する段階と、そのベース内にエミッタを形成する段階とを含んでいていてもよい。
また、前記ビットラインは、金属ラインで形成されることが好ましい。
【００１６】
前記ＭＲＡＭの製造方法において、前記ＭＴＪ層を形成する過程は、前記ビットラインが形成された構造物の全面に第１層間絶縁膜を形成する段階と、前記第１層間絶縁膜に前記ベース及びコレクタの一部領域が露出される第１コンタクトホールを形成する段階と、前記第１層間絶縁膜上に前記第１コンタクトホールを充填するパッド導電層を前記ビットラインを横切る方向に形成する段階と、前記ビットラインの直上の前記パッド導電層上に前記ＭＴＪ層を形成する段階とをさらに含んでいてもよい。
【００１７】
前記本発明のＭＲＡＭの製造方法において、前記第１コンタクトホールを形成する段階は前記ベースの一部領域とそのベースに隣接した前記コレクタの一部領域とが共に露出されるコンタクトホールを形成する段階であってもよい。
【００１８】
また、本発明のＭＲＡＭの製造方法において、前記第１コンタクトホールを形成する段階は、前記ベース内の一部領域が露出されるコンタクトホールと、そのコンタクトホールから離隔された前記コレクタ内の一部領域が露出されるコンタクトホールを同時に形成する段階であってもよい。
【００１９】
前記パッド導電層を形成する段階は、前記第１コンタクトホールを充填する第１導電性プラグを形成する段階と、前記第１層間絶縁膜上に前記第１導電性プラグと接触され、前記ビットラインを横切る導電層を形成する段階とをさらに含んでいてもよい。
【００２０】
本発明のＭＲＡＭの製造方法において、ビットラインを横切るパッド導電層上にＭＴＪ層を形成する段階は、第１強磁性膜を形成する段階と、当該第１強磁性膜の上に絶縁層を形成する段階と、その絶縁層の上に第２強磁性膜を形成する段階とを含んでいてもよい。
【００２１】
本発明のＭＲＡＭの製造方法において、ＭＴＪ層に連結されるワードラインを形成する段階は、前記パッド導電層とＭＴＪ層を覆う第１層間絶縁膜の上に第２層間絶縁膜を形成する段階と、前記ＭＴＪ層が一部露出されるように前記第２層間絶縁膜を通じるビアホールを形成する段階と、前記第２層間絶縁膜上に導電層を形成し、その導電層はビアホールに充填される段階とを含んでいてもよい。
【００２２】
本発明のＭＲＡＭの製造方法において、ＭＴＪ層から離隔され、かつバイポーラ接合トランジスタと連結されるようにプレートラインを形成する段階は、前記ワードライン上に第３層間絶縁膜を形成する段階と、第３層間絶縁膜と第３層間絶縁膜の下の全ての層を貫通してパッド導電層からコレクタの一部領域を露出させる第２コンタクトホールを形成する段階と、第２導電性プラグで第２コンタクトホールを充填する段階と、第２導電性プラグと接触するプレートラインを形成し、第２コンタクトホールを充填する段階とを含んでいてもよい。
【００２３】
前記さらに他の技術的課題を達成するために、本発明は、前記ＭＲＡＭの駆動方法において、第１データは前記ワードライン及びビットラインに電流を流して記録し、第２データは、前記第１データが記録されるときに前記ワードライン及びビットラインに電流が流される方向と反対方向に電流をワードラインに流し、前記ビットラインには任意方向に電流を流して記録することを特徴とするＭＲＡＭの駆動方法を提供する。
【００２４】
前記ＭＲＡＭの駆動方法において、前記第２データを記録する過程で、前記ビットラインには、前記第１データを記録する時にワードライン及びビットラインに流される電流の方向と反対方向に電流が流される。また、前記ビットラインには、前記第１データを記録する時にワードライン及びビットラインに流される電流の方向と同一方向に電流が流されてもよい。
【００２５】
前記ＭＲＡＭの駆動方法において、前記第１及び第２データは各々“１”及び“０”であるか、或いはその反対であることが好ましい。
【００２６】
本発明は又前記さらに他の技術的課題を達成するために、前記ＭＲＡＭ駆動方法において、前記ワードラインに正電圧を印加し、前記プレートラインに正電圧を印加した後、前記増幅手段で前記出力されるデータ信号を感知して前記ＭＴＪ層に記録されたデータを読み取ることを特徴とするＭＲＡＭの駆動方法を提供する。
【００２７】
こうした本発明によるＭＲＡＭによると、ビットラインが金属で形成され、ＢＪＴが使用されるので、ＭＴＪ層に流れる電流の読み取りを妨害する、ＭＯＳトランジスタの抵抗に起因する直列抵抗効果を最小化することができ、ＭＴＪ層からデータを正確に読み取ることができる。又、ＭＯＳトランジスタを使用する素子におけるよりもＭＲＡＭにおける集積度を高めることができる。そして、本発明によって、ＭＯＳトランジスタが使用されたデバイスには適用が難しかった磁気抵抗比が小さいＭＴＪ層を使用できる。
【発明の効果】
【００２８】
本発明によるＭＲＡＭの場合、金属よりなるビットラインを備え、ＢＪＴに連結されたＭＴＪ層を備える。従って、寄生の直列抵抗を最小化できてＭＴＪ層からデータを正確に読み取ることができる。又、ＭＴＪ層に流れる電流は増幅されて感知される。従って、ＭＯＳトランジスタを含むＭＲＡＭとは違って、本発明に係るＢＪＴを備えるＭＲＡＭは磁気抵抗比が小さいＭＴＪ層も使用することができ、ＭＯＳトランジスタを含むＭＲＡＭよりコア面積が狭まるので集積度を高められる。
【発明を実施するための最良の形態】
【００２９】
以下、本発明の実施形態によるＭＲＡＭとその製造方法及び駆動方法について、添付した図面を参照して詳細に説明する。この過程で図面に示された層や領域の厚さは明細書の明確性のため誇張されるように示されている。
【００３０】
先ず、図１及び図２を参照して、本発明の実施形態に係るＭＲＡＭについて説明する。
図１を参照すれば、半導体基板４０に第１導電性不純物、例えば燐Ｐ等が所定の深さでドーピングされたｎ型第１不純物領域４２が形成されている。ｎ型第１不純物領域４２はバイポーラ接合トランジスタ（Ｂｉｐｏｌａｒ Ｊｕｎｃｔｉｏｎ Ｔｒａｎｓｉｓｔｏｒ：ＢＪＴ）のコレクタとして使用される。こうしたｎ型第１不純物領域４２内に第２導電性不純物、例えばホウ素Ｂ等がドーピングされたｐ型不純物領域４４が形成されている。ｐ型不純物領域４４は前記ＢＪＴのベースとして使用される。ｐ型不純物領域４４内に第３導電性不純物がドーピングされたｎ+型第２不純物領域４６が形成されている。ｎ+型第２不純物領域４６は前記ＢＪＴのエミッタとして使用される。前記第３導電性不純物は前記第１導電性不純物と同一であることが望ましい。半導体基板４０上にはｐ型不純物領域４４を形成するため前記第２導電性不純物をイオン注入する時にマスクとして使用された第１絶縁膜４８が存在する。第１絶縁膜４８は前記イオン注入を遮断できる所定厚さのシリコン酸化膜であることが望ましいが、他の物質膜であり得る。半導体基板４０上に第１絶縁膜４８を覆うように、ｎ+型の第２不純物領域４６を形成するため前記第３導電性不純物をイオン注入する時にマスクとして使用された第２絶縁膜５０が存在する。第２絶縁膜５０は、イオン注入される前記第３導電性不純物を遮断できる厚さに形成されたシリコン酸化膜であることが望ましいが、他の物質膜であっても差し支えない。第２絶縁膜５０により半導体基板４０に形成された不純物領域４２，４４及び４６の中でｎ+型第２不純物領域４６のみが露出される。露出されたｎ+型の第２不純物領域４６は第１導電性ライン５２で覆われている。第１導電性ライン５２はビットラインであり、金属で形成されていることが望ましい。
【００３１】
一方、図１には示されていないが、図２の等価回路を参照すれば、第１導電性ライン５２に、データを読み取る過程で第１導電性ライン５２を通じて出力されるデータ“１”又は“０”に対応するデータ信号を増幅するための増幅手段Ｓ／Ａが連結されている。増幅手段Ｓ／Ａはセンスアンプであることが望ましいが、前記データ信号を増幅できるものであれば他の要素でも差し支えない。
【００３２】
続けて、第１導電性ライン５２と第２絶縁膜５０とは、表面が平らな第１層間絶縁膜（ＩＬＤ）５４で覆われている。第１ ＩＬＤ ５４に第１コンタクトホール ｈ１が形成され、これによって、ｎ型第１不純物領域４２とｐ型不純物領域４４との境界領域と共に両側の一部領域が露出される。第１コンタクトホール ｈ１は第１導電性プラグ５６で充填されている。第１ ＩＬＤ ５４上に、第１導電性ライン５２及び第１導電性プラグ５６を横切る方向にパッド導電層５８が形成されている。パッド導電層５８は第１導電性プラグ５６の全面と接触されている。パッド導電層５８は第１導電性プラグ５６と同一な物質から構成されることが望ましいが、他の導電性物質から構成することができる。こうしたパッド導電層５８上にデータ（１又は０）が記録されるＭＴＪ層６０が形成されている。ＭＴＪ層６０は第１導電性ライン５２の上側に形成されることが望ましい。
【００３３】
ＭＴＪ層６０がこのように位置することにより、第１導電性ライン５２に電流が流れる時、第１導電性ライン５２によって発生された磁場のＭＴＪ層６０に対する影響を最小にすることができる。
【００３４】
続けて、第１ ＩＬＤ ５４上に、パッド導電層５８及びＭＴＪ層６０を覆う第２ ＩＬＤ ６２が形成されている。第２ ＩＬＤ ６２は、第１ ＩＬＤ ５４と同一な物質で形成されていることが望ましいが、他の絶縁材料を使用することもできる。第２ ＩＬＤ ６２にＭＴＪ層６０が露出されるビアホールｈ２が形成されている。第２ ＩＬＤ ６２上に、ビアホールｈ２を充填するように第２導電性ライン６４が形成されている。第２導電性ライン６４はワードラインとして使用される。
【００３５】
一方、図面に示されないが、第２導電性ライン６４はビアホールｈ２を充填する導電性プラグ及び前記導電性プラグと接触される導電性ラインを含んでいてもよい。
【００３６】
第２導電性ライン６４は、第３ ＩＬＤ ６６で覆われている。第３ ＩＬＤ ６６は第１ ＩＬＤ ５４又は第２ ＩＬＤ ６２と同一な物質で形成されることが望ましいが、第１  ＩＬＤ５４及び第２ ＩＬＤ ６２とは異なる絶縁材料を使用することもできる。こうした第３ＩＬＤ６６に、第２導電性ライン６４、第１ＩＬＤ ５４及び第２ ＩＬＤ ６２は勿論その下に形成された第１及び第２絶縁膜４８，５０を貫通して形成された、半導体基板４０のｎ型第１不純物領域４２を露出する第２コンタクトホール ｈ３が形成されている。第２コンタクトホールｈ３は第２導電性プラグ６８で充填されている。第３ ＩＬＤ ６６上に第２導電性プラグ６８の全面と接触されるプレートライン７０が形成されている。第２導電性プラグ６８及びプレートライン７０は同一な導電性物質で形成されていることが望ましいが、相異なる導電性物質であっても差し支えない。ＭＲＡＭ内のＢＪＴは、図１に示すｎ−ｐ−ｎ型構造の代わりにショットキー型接合で形成されていてもよい。
【００３７】
図２は、前記の構成要素を含む図１のＭＲＡＭの等価回路であり、参照符号ＷＬ１は第２導電性ライン６４を、ＷＬ２は第１導電性ライン５２を示す。そして、ＰＬはプレートライン７０を、ＩBはＭＴＪ ６０を通じて流れるベース電流を、ＩC及びＩEは各々コレクタ電流及びエミッタ電流を示す。又、Ｂ、Ｃ及びＥは、それぞれバイポーラ接合トランジスタ８０のベース、コレクタ及びエミッタであり、ｐ型不純物領域４４、ｎ型第１不純物領域４２及び  ｎ+型第２不純物領域４６に該当する。又、ＤはＭＴＪ層６０とプレートラインＰＬとの間に形成されるダイオードを示す。ダイオードＤは、第１導電性プラグ５６によって形成され、図１に示すように、ベースの一部及びそのベースの一部に隣接するコレクタの一部と接触している。
【００３８】
次に、前述したＭＲＡＭの製造方法を説明する。
先ず、図３に示したように、半導体基板４０の所定の領域に、第１導電性不純物を所定深さにイオン注入して、ＢＪＴのコレクタとして使用されるｎ型第１不純物領域４２を形成する。この際、前記第１導電性不純物としては、例えば燐Ｐ等を使用する。
【００３９】
次いで、図４に示したように、半導体基板４０上に第１絶縁膜４８を形成する。この際、第１絶縁膜４８はｎ型第１不純物領域４２を部分的にオーバーラップされるように形成し、ｎ型第１不純物領域４２の一部のみが露出される。第１絶縁膜４８をマスクとして、ｎ型の第１不純物領域４２の露出された部分に第２導電性不純物をイオン注入する。第２導電性不純物は、例えばホウ素Ｂ等を使用する。このようにして、ｎ型第１不純物領域４２にｐ型不純物領域４４が形成される。図面に示したように、ｐ型不純物領域４４はｎ型の第１不純物領域４２に比べて浅く形成することが望ましい。又、第１絶縁膜４８は、前記のように、イオン注入マスクとして使用されるので、第１絶縁膜４８の厚さは前記イオン注入を遮断できる程度の所定厚さを有する物質膜で形成することが望ましいが、シリコン酸化膜がその一例である。
【００４０】
続いて、図５に示したように、ｐ型不純物領域４４を形成する方法と同一の方法で、ｐ型不純物領域４４に、ＢＪＴのエミッタとして使用されるｎ+型の第２不純物領域４６を形成する。
【００４１】
具体的に、ｐ型不純物領域４４が形成された半導体基板４０上に第１絶縁膜４８を覆う第２絶縁膜５０を形成する。この第２絶縁膜５０は、ｐ型不純物領域４４と一部オーバーラップされるように形成してｐ型不純物領域４４の一部領域のみが露出される。第２絶縁膜５０をマスクとしてｐ型不純物領域４４の露出された部分に第３導電性不純物をイオン注入する。前記第３導電性不純物は前記第１導電性不純物と同一であることが望ましい。このようにして、ｐ型不純物領域４４にｎ+型第２不純物領域４６が形成される。この際、ｎ+型第２不純物領域４６は、ｐ型不純物領域４４より浅く形成することが望ましい。第２絶縁膜５０は前記第３導電性不純物がｐ型不純物領域４４の前記露出された部分を除く他の部分にイオン注入されることを防ぐことができる厚さの物質膜、例えばシリコン酸化膜で形成することが望ましい。
【００４２】
一方、第２絶縁膜５０を形成する段階において、図５に示したように、半導体基板４０上に第１絶縁膜４８を残した状態でその上に第２絶縁膜５０を形成することが望ましいが、半導体基板４０上で第１絶縁膜４８を除去した後、形成することもできる。
【００４３】
前記のように、ｎ+型の第２不純物領域４６を形成した後、図６に示したように、半導体基板４０上にｎ+型の第２不純物領域４６の全面を覆う第１導電性ライン５２を形成する。第１導電性ライン５２に電流が流される時、磁場を最大にするため第１導電性ライン５２は金属で形成するのが望ましい。第１導電性ライン５２はビットラインとして使用され、紙面に垂直なライン形態で形成される。第１導電性ライン５２が形成された結果の構造物の全面に第１ ＩＬＤ ５４を形成した後、その全面を平坦化する。第１ ＩＬＤ ５４の平坦化された表面上に第１ ＩＬＤ ５４の一部が露出される第１マスクＭ１を形成する。即ち、第１マスクＭ１は、フォトレジストパターンであり、ｎ型の第１不純物領域４２とｐ型不純物領域４４との境界及び両側の一部領域を覆う第１ ＩＬＤ ５４の一部領域が露出されるように形成される。次いで、図７に示したように、第１マスクＭ１をエッチングマスクとして使用して、第１ ＩＬＤ ５４の露出された領域と第２絶縁膜５０及び第１絶縁膜４８を順次にエッチングする。前記エッチングによりｐ型不純物領域４４とｎ型の第１不純物領域４２との境界及び前記境界を中心に両側の一部領域を露出する第１コンタクトホールｈ１が、第１ ＩＬＤ ５４に形成される。次に、第１マスクＭ１を除去する。
【００４４】
続いて、図８に示したように、第１導電性プラグ５６を使用して第１コンタクトホールｈ１を充填した後、第１ ＩＬＤ ５４上に第１導電性プラグ５６の全面と接触されるパッド導電層５８を形成する。この際、パッド導電層５８は第１導電性ライン５２を横切る方向に十分に形成する。第１導電性ライン５２に対応されるパッド導電層５８の所定領域上に第１強磁性膜６０ａ、絶縁膜６０ｂ及び第２強磁性膜６０ｃを順次に形成してＭＴＪ層６０を形成する。ＭＴＪ層６０は、パッド導電層５８及び第１導電性プラグ５６を通じてｐ型不純物領域４４及びｎ型の第１不純物領域４２に同時に連結される。
【００４５】
図９を参照すれば、第１ ＩＬＤ ５４上にＭＴＪ層６０を覆う第２ ＩＬＤ ６２を形成する。第２ ＩＬＤ ６２は、第１ ＩＬＤ ５４と同一な物質で形成できる。第２ ＩＬＤ ６２に、ＭＴＪ層６０が露出されるビアホールｈ２を形成する。
【００４６】
図１０を参照すれば、第２ ＩＬＤ ６２上に、ビアホールｈ２を充填する第２導電性ライン６４を形成する。第２導電性ライン６４はワードラインとして使用される。従って、第２導電性ライン６４は、ビットラインとして使用される第１導電性ライン５２と垂直な方向に形成することが望ましい。
【００４７】
一方、図面に示さないが、第２導電性ライン６４は２段階に分けて形成できる。例えば、ビアホールｈ２を充填する導電性プラグを形成する第１段階と、第２ ＩＬＤ ６２上に前記導電性プラグと接触される導電性ラインを形成する第２段階とに分けて形成できる。
【００４８】
続いて、図１０を参照すれば、第２ ＩＬＤ ６２上に、第２導電性ライン６４を覆う第３ＩＬＤ ６６を形成する。第３ ＩＬＤ ６６は、第２ ＩＬＤ ６２と同一な物質で形成できる。第３ ＩＬＤ ６６上に、第３ ＩＬＤ ６６の一部が露出される第２マスクＭ２を形成する。第２マスクＭ２は、フォトレジストパターンであって、ｎ型第１不純物領域４２の一部領域の上に、パッド導電層５８と所定間隔で離隔された第３ ＩＬＤ ６６の一部領域が露出されるように形成されることが望ましい。第２マスクＭ２をエッチングマスクとして、第３ ＩＬＤ ６６の前記露出された一部領域をエッチング、例えば異方性エッチングする。前記エッチングプロセスは、第３ ＩＬＤ ６６の前記露出された一部領域下に順次に形成された物質膜である第２導電性ライン６４、第２及び第１ ＩＬＤ ６２，５４、第２絶縁膜５０及び第１絶縁膜４８が順次に除去され、ｎ型第１不純物領域４２の前記一部領域が露出されるまで行われる。
【００４９】
この結果、図１１に示したように、第３ ＩＬＤ ６６とその下部物質膜より成る積層物に、ｎ型第１不純物領域４２の一部領域を露出する第２コンタクトホールｈ３が形成される。次に、第２マスクＭ２を除去する。
【００５０】
図１２を参照すれば、第２コンタクトホールｈ３を第２導電性プラグ６８で充填した後、第３ ＩＬＤ ６６上に第２導電性プラグ６８と接触されるプレートライン７０を形成する。プレートライン７０は、第２導電性プラグ６８を通じてＢＪＴのコレクタ（ｎ型第１不純物領域４２）と連結される。
【００５１】
また、前記ＭＲＡＭの製造方法は、ビットライン５２に増幅手段Ｓ／Ａ（図２参照）を連結する部分を形成する段階をも含む。この増幅手段Ｓ／Ａは、ビットライン５２の出力データ信号を増幅する
【００５２】
次に、図１又は図１２を参照して、本発明の実施形態によるＭＲＡＭの駆動方法について説明する。
以下、説明の便宜上、第１導電性ライン５２はビットライン５２と言い、第２導電性ライン６４はワードライン６４と言う。
【００５３】
(書き込み(
ワードライン６４に所定の電流を流し、ビットライン５２にも所定の電流を流す。ワードライン６４及びビットライン５２に流れる電流により発生する磁場によってＭＴＪ層６０の第１及び第２強磁性膜６０ａ，６０ｃの各々の電子スピン配列状態、即ち磁化状態が決定される。第１及び第２強磁性膜６０ａ，６０ｃの前記磁化状態をデータ“１”が記録されたとみなす。
【００５４】
次に、ワードライン６４にデータ“１”を記録する時と反対方向に所定電流を流し、ビットライン５２にデータ“１”を記録する時と反対方向の電流を流すか、或いはデータ“１”を記録する時と同一の方向に電流を流す。この際の第１及び第２強磁性膜６０ａ，６０ｃの磁化状態をデータ“０”が記録されたとみなす。
【００５５】
第１及び第２強磁性膜６０ａ，６０ｃの磁化状態をデータ“１”又は“０”とみなすことは任意的なので、前者の場合をデータ“０”が記録され、後者の場合をデータ“１”が記録されたとみなすこともできる。
【００５６】
(読み取り(
ワードライン６４に正電圧を印加し、プレートライン７０にも正電圧を印加する。この際、メモリ状態により、即ちＭＴＪ層６０の第１及び第２強磁性膜６０ａ，６０ｃの磁化状態によりＭＴＪ層６０を通過して流れる電流の強度が変化する。ＭＴＪ層６０を通じて流れる電流は、ベース（ｐ型不純物領域４４）を通じて増幅され、ビットライン５２に連結されたデータ信号増幅手段（図２のＳ／Ａ）で感知される。このように感知された電流の強度を分析してＭＴＪ層６０に記録されたデータが“１”であるか、或いは“０”であるかが分かる。
【００５７】
前記の説明で多くの事項が具体的に記載されているが、それらは発明の範囲を限定するものであるより、望ましい実施形態の例示と解釈されなければならない。例えば、本発明の属する技術分野で当業者であれば、前記のようにｎ−ｐ−ｎ型のＢＪＴを用いる代わりにショットキーを形成するＢＪＴを用いてＭＲＡＭを構成することもできる。又、第１導電性プラグを二個の要素から構成することもできる。例えば、パッド導電層とベースの一部領域だけとを連結する導電性プラグ及びパッド導電層とコレクタの一部領域だけとを連結する導電性プラグから構成でき、その製造方法も提示できるであろう。したがって、本発明の範囲は説明された実施形態により決められるのではなく、特許請求の範囲の技術的思想により決められなければならない。
【産業上の利用可能性】
【００５８】
本発明はコンピュータのメモリチップ、固定用及び携帯用通信機器に使用でき、メモリ機能が必要な全ての電子装置に使用できる。
【図面の簡単な説明】
【００５９】
【図１】本発明の実施形態によるＭＲＡＭの断面図である。
【図２】図１に示したＭＲＡＭの等価回路である。
【図３】図１に示したＭＲＡＭの製造方法を段階別に示した断面図である。
【図４】図１に示したＭＲＡＭの製造方法を段階別に示す断面図であって、図３に示す段階の次の段階を示す図である。
【図５】図１に示したＭＲＡＭの製造方法を段階別に示す断面図であって、図４に示す段階の次の段階を示す図である。
【図６】図１に示したＭＲＡＭの製造方法を段階別に示す断面図であって、図５に示す段階の次の段階を示す図である。
【図７】図１に示したＭＲＡＭの製造方法を段階別に示す断面図であって、図６に示す段階の次の段階を示す図である。
【図８】図１に示したＭＲＡＭの製造方法を段階別に示す断面図であって、図７に示す段階の次の段階を示す図である。
【図９】図１に示したＭＲＡＭの製造方法を段階別に示す断面図であって、図８に示す段階の次の段階を示す図である。
【図１０】図１に示したＭＲＡＭの製造方法を段階別に示す断面図であって、図９に示す段階の次の段階を示す図である。
【図１１】図１に示したＭＲＡＭの製造方法を段階別に示す断面図であって、図１０に示す段階の次の段階を示す図である。
【図１２】図１に示したＭＲＡＭの製造方法を段階別に示す断面図であって、図１１に示す段階の次の段階を示す図である。
【符号の説明】
【００６０】
４０    半導体基板
４２    ｎ型の第１不純物領域
４４    ｐ型不純物領域
４６    ｎ+型の第２不純物領域
４８    第１絶縁膜
５０    第２絶縁膜
５２    第１導電性ライン
５４    第１ ＩＬＤ
５６    第１導電性プラグ
５８    パッド導電層
６０    ＭＴＪ層
６２    第２ ＩＬＤ
６４    第２導電性ライン
６６    第３ ＩＬＤ
６８    第２導電性プラグ
７０    プレートライン
【図１】
2004158863.tif 000003
【図２】
2004158863.tif 000004
【図３】
2004158863.tif 000005
【図４】
2004158863.tif 000006
【図５】
2004158863.tif 000007
【図６】
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【図７】
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【図８】
2004158863.tif 000010
【図９】
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【図１０】
2004158863.tif 000012
【図１１】
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【図１２】
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