(57)【要約】【課題】安定したＥＳＤ耐圧を保証する。【解決手段】ＥＳＤ保護素子であるＮチャネルトランジスタ３は、通常動作時には、電源ライン１（Ｌ１）および電源ライン２（Ｌ３）ともに電圧が投入されているので、インバータ回路２（５）およびインバータ回路１（４）によりオフに固定されている。ＥＳＤ保護回路が組み込まれたチップがマウントされる前には、電源ライン１（Ｌ１）および電源ライン２（Ｌ３）とも電圧が投入されていない状態になる。ここで、第１の電源ライン１（Ｌ１）にサージが入ってくると、インバータ回路１（４）は動作可能になるが、インバータ回路２（５）は動作できず、“Ｌ”を出力する。このため、インバータ回路１（４）の出力は“Ｈ”になり、Ｎチャネルトランジスタ３がオンする。これにより、電源端子１から入った静電気は、Ｎチャネルトランジスタ３を通してグランドライン１（Ｌ２）へ逃げる。【選択図】        図１
2004158683.tif 000002
【特許請求の範囲】
【請求項１】
異なる電源系を有する回路を静電放電から保護するＥＳＤ保護回路において、
第１の電源系に属する所定の入出力端子と第１のグランドラインとの間に接続されるＮチャネルＭＯＳトランジスタと、
前記第１の電源系を構成する第１の電源ラインと前記第１のグランドラインとの間に接続される第１のインバータ回路と、
第２の電源系を構成する第２の電源ラインと第２のグランドラインとの間に接続され、ゲートが前記第２のグランドラインと接続される第２のインバータ回路と、
を備え、前記第２のインバータ回路の出力は前記第１のインバータ回路のゲートに接続され、前記第１のインバータ回路の出力は前記ＮチャネルＭＯＳトランジスタのゲートに接続されることを特徴とするＥＳＤ保護回路。
【請求項２】
前記入出力端子は前記第１の電源系において第１の電源電圧を供給する外部電源と接続する電源端子であり、前記ＮチャネルＭＯＳトランジスタは、ドレインが前記電源端子に接続され、ソースが前記グランドラインに接続されることを特徴とする請求項１記載のＥＳＤ保護回路。
【請求項３】
前記入出力端子は、所定の外部信号を入力あるいは出力する信号入出力端子であり、前記ＮチャネルＭＯＳトランジスタは、ドレインが前記信号入出力端子に接続され、ソースが前記グランドラインに接続されるとともに、ドレインが前記第１の電源ラインと前記入出力端子との間に接続されるＰチャネルＭＯＳトランジスタのソースと接続されることを特徴とする請求項１記載のＥＳＤ保護回路。
【請求項４】
異なる電源系を有する回路を静電放電から保護するＥＳＤ回路を備える半導体集積回路装置において、
前記ＥＳＤ保護回路が、
第１の電源系に属する所定の入出力端子と第１のグランドラインとの間に接続されるＮチャネルＭＯＳトランジスタと、
前記第１の電源系を構成する第１の電源ラインと前記第１のグランドラインとの間に接続される第１のインバータ回路と、
第２の電源系を構成する第２の電源ラインと第２のグランドラインとの間に接続され、ゲートが前記第２のグランドラインと接続される第２のインバータ回路と、
を備え、前記第２のインバータ回路の出力は前記第１のインバータ回路のゲートに接続され、前記第１のインバータ回路の出力は前記ＮチャネルＭＯＳトランジスタのゲートに接続されることを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＥＳＤ（Ｅｌｅｃｔｒｏｓｔａｔｉｃ  ｄｉｓｃｈａｒｇｅ；静電放電）保護回路およびこれを備えた半導体集積回路装置に関し、特に異なる電源系を備えた半導体集積回路装置の内部回路を静電放電から保護するＥＳＤ保護回路およびこれを備えた半導体集積回路装置に関する。
【０００２】
【従来の技術】
一般に、ＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｅｄ  ｃｉｒｃｕｉｔ）等の半導体集積回路装置では、静電放電による破壊を防止するため、ＥＳＤ保護回路（または素子）が設けられている。
【０００３】
従来の代表的なＥＳＤ保護回路について説明する。図５は、電源系のＥＳＤ保護回路の一例を示した回路図である。図５の例では、電源（ＶＤＤ１）とグランド（ＶＳＳ１）との間に、ＥＳＤ保護素子として、ゲートがグランドに接続されゲート電圧を０Ｖ（ＶＳＳ１）に固定されたＮチャネルトランジスタ５１が接続されている。ゲート電圧が０Ｖであるため、Ｎチャネルトランジスタ５１はオフされている。この状態で、電源系にサージが入った場合、このＮチャネルトランジスタ５１に寄生しているバイポーラトランジスタのスナップバック現象によりサージをグランドに逃すことができる。
【０００４】
また、図６は、電源系のＥＳＤ保護回路の他の例を示した回路図である。図５の例では、ＥＳＤ保護素子となるＮチャネルトランジスタ５１のゲートは、グランド（ＶＳＳ１）に直接接続していたが、図６の例では、インバータ回路５２を介して接続している。図５の例では、電源系にサージが入った場合、Ｎチャネルトランジスタ５１のドレインとゲート間にサージ電圧がそのままかかるため、素子が破壊される恐れがある。図６の例に示した構成は、サージが入ったときに、このドレイン−ゲート間の電位差を和らげることを目的としたものである。
【０００５】
上記の説明は電源系についてであったが、通常の信号ピン間においても同様の構成のＥＳＤ保護回路が形成される。図７は、信号系のＥＳＤ保護回路の一例を示した回路図である。信号系のＥＳＤ保護回路は、電源系のＥＳＤ保護回路と同様のＮチャネルトランジスタ７１が保護素子としてグランド（ＶＳＳ１）側に接続されるとともに、電源側（ＶＤＤ１）側にＰチャネルトランジスタ７２が接続される。このＥＳＤ保護回路が適用される半導体集積回路装置では、例えば、入出力ピン（Ｉ／Ｏ）にサージが入ってくると、Ｎチャネルトランジスタ７１またはＰチャネルトランジスタ７２を介してサージがグランド（ＶＳＳ１）あるいは電源（ＶＤＤ１）から外部へ放電される。これにより、チップの内部回路は静電破壊から保護される。また、ＥＳＤ保護回路とそのレイアウト構成体により、チップの内部回路を保護する構成をとるものがある。（例えば、特許文献１参照）
【０００６】
【特許文献１】
特開平５−１８３１１８号公報
【０００７】
【発明が解決しようとする課題】
しかし、従来のＥＳＤ保護回路およびこれを組み込んだ半導体集積回路装置では、安定したＥＳＤ耐圧を保証することができないという問題がある。
【０００８】
近年、半導体集積回路装置の製造プロセスの微細化に伴って、次第に素子のＥＳＤ耐圧が充分に取れなくなってきている。上記の説明のように、従来のＥＳＤ保護回路は、電源系／信号系のいずれにせよ、保護素子であるＮチャネルトランジスタに寄生するバイポーラトランジスタによりサージを逃すことを基本としている。このため、ＥＳＤ強度は保護素子であるＮチャネルトランジスタのドレイン面積や、総Ｗ長（ピン数）に大きく依存している。したがって、充分なＥＳＤ耐圧を得るためには、ドレイン面積や総Ｗ長を小さくすることができず、半導体集積回路装置のレイアウト面積が増大するという問題がある。レイアウト構成により、サージを逃す構成の場合も、同様の問題が発生する。
【０００９】
また、製造プロセスの微細化により、現在では、１つの半導体チップ上に様々な回路が搭載されている。このような回路間における電源系のノイズ干渉を防止するため、内部回路を分割し、この内部回路に供給される電源系を共通電源から分離する手法がとられている。例えば、クロック出力などの重要な信号はノイズ回避のために電源分離することが多い。このような場合、電源系が分離された小規模な内部回路では、充分な保護素子数および面積を確保することが難しく、ＥＳＤ耐圧不足の問題が発生する。
【００１０】
本発明はこのような点に鑑みてなされたものであり、ＥＳＤ保護素子の総Ｗ長などに依存せずに安定したＥＳＤ耐圧を保証することが可能なＥＳＤ保護回路およびこれを備えた半導体集積回路装置を提供することを目的とする。
【００１１】
【課題を解決するための手段】
本発明では上記課題を解決するために、異なる電源系を有する回路を静電放電から保護するＥＳＤ保護回路において、第１の電源系に属する所定の入出力端子と第１のグランドラインとの間に接続されるＮチャネルＭＯＳトランジスタと、前記第１の電源系を構成する第１の電源ラインと前記第１のグランドラインとの間に接続される第１のインバータ回路と、第２の電源系を構成する第２の電源ラインと第２のグランドラインとの間に接続され、ゲートが前記第２のグランドラインと接続される第２のインバータ回路と、を備え、前記第２のインバータ回路の出力は前記第１のインバータ回路のゲートに接続され、前記第１のインバータ回路の出力は前記ＮチャネルＭＯＳトランジスタのゲートに接続されることを特徴とするＥＳＤ保護回路、が提供される。
【００１２】
このような構成のＥＳＤ保護回路では、ＥＳＤ保護素子であるＮチャネルＭＯＳトランジスタのゲートが、第１のインバータ回路と第２のインバータ回路のインバータ２段で固定される。初段の第２のインバータは、別電源系となる第２の電源ラインと第２のグランドラインとの間に接続され、第２の電源電圧が供給されると“Ｈ”、供給が停止されると“Ｌ”の出力を第１のインバータ回路のゲートに出力する。第１のインバータ回路は、第１の電源系に属する入出力端子と共通の第１の電源ラインと第１のグランドラインとの間に接続され、通常の出力は“Ｌ”に固定されている。第１の電源および第２の電源オフ時、入出力端子にサージが入ると、第１のインバータ回路の出力が“Ｈ”になり、保護素子であるＮチャネルＭＯＳトランジスタがオンする。これにより、サージは、ＮチャネルＭＯＳトランジスタを介して逃げる。
【００１３】
また、上記課題を解決するために、このＥＳＤ保護回路が組み込まれた半導体集積回路装置が提供される。
このような構成の半導体集積回路装置では、第１の電源および第２の電源オフ時、第１の電源系に属する入出力端子にサージが入ると、第２のインバータ回路電源オフで動作しないため、出力が“Ｌ”となり、第１のインバータ回路の出力が“Ｈ”になる。これにより、保護素子であるＮチャネルＭＯＳトランジスタがオンし、サージは、ＮチャネルＭＯＳトランジスタを介して逃げる。
【００１４】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。
まず、実施の形態を電源系にサージが入った場合の保護を行なう電源系のＥＳＤ保護回路について説明し、続いて信号系にサージが入った場合の保護を行なう信号系のＥＳＤ保護回路について説明する。
【００１５】
図１は、本発明の実施の形態である電源系のＥＳＤ保護回路の回路図である。
本発明の実施の形態である電源系のＥＳＤ保護回路は、第１の電源電圧ＶＤＤ１を外部電源より供給する電源端子１が接続する電源ライン１（Ｌ１）と第１の電源系のグランド端子２に接続するグランドライン１（Ｌ２）との間にＥＳＤ保護素子であるＮチャネルＭＯＳトランジスタ（以下、Ｎチャネルトランジスタとする）３が接続され、電源ライン１（Ｌ１）とグランドライン１（Ｌ２）との間に設けられたインバータ回路１（４）の出力がＮチャネルトランジスタ３のゲートに接続され、第１の電源系とは異なる第２の電源系である電源ライン２（Ｌ３）とグランドライン２（Ｌ４）との間に設けられたインバータ回路２（５）の出力がインバータ回路１（４）のゲートに接続する。
【００１６】
第１の電源系は、電源端子１とグランド端子２との間に構成される。電源端子１は、第１の電源電圧ＶＤＤ１を供給する外部電源に接続し、グランド端子２は、外部のグランドに接続する。電源端子１より入力する第１の電源電圧ＶＤＤ１は、電源ライン１（Ｌ１）を経由して回路内に投入される。
【００１７】
Ｎチャネルトランジスタ３は、第１の電源系の電源端子１から入力する静電気から内部回路を保護するＥＳＤ保護素子であり、ドレインは電源ライン１（Ｌ１）、ソースはグランドライン１（Ｌ２）に接続する。ゲートは、同じ電源系に属するインバータ回路１（４）に接続する。動作時、インバータ回路１（４）の出力が“Ｌ”の場合はオフし、“Ｈ”の場合はオンする。
【００１８】
第１のインバータ回路であるインバータ回路１（４）は、Ｐチャネルトランジスタ４１とＮチャネルトランジスタ４２とから構成され、第１の電源系である電源ライン１（Ｌ１）とグランドライン１（Ｌ２）との間に設けられる。インバータ回路１（４）の出力は、Ｎチャネルトランジスタ３のゲートに接続する。また、インバータ回路１（４）のゲートは、インバータ回路２（５）の出力に接続する。動作時、インバータ回路２（５）の出力が“Ｌ”であれば“Ｈ”を、“Ｈ”であれば“Ｌ”を出力する。
【００１９】
第２のインバータ回路であるインバータ回路２（５）は、Ｐチャネルトランジスタ５１とＮチャネルトランジスタ５２とから構成され、第１の電源系とは異なる第２の電源系に属する電源ライン２（Ｌ３）とグランドライン２（Ｌ４）との間に設けられる。ゲートは、グランドライン２（Ｌ４）に接続しており、動作時には“Ｈ”を出力する。
【００２０】
このような構成のＥＳＤ保護回路の動作について説明する。
まず、このＥＳＤ保護回路が組み込まれたチップが通常に使用されている場合について説明する。通常動作時には、第１の電源電圧ＶＤＤ１および第２の電源電圧ＶＤＤ２ともに電圧が投入されており、電源ライン１（Ｌ１）の電圧はＶＤＤ１、電源ライン２（Ｌ３）の電圧はＶＤＤ２となる。このとき、全ての回路が動作し、インバータ回路２（５）の出力は、“Ｈ”になり、これに伴ってインバータ回路１（４）の出力は“Ｌ”になるため、Ｎチャネルトランジスタ３はオフする。このように、ＥＳＤ保護素子であるＮチャネルトランジスタ３のゲートは、ＶＳＳ２にクリップされた状態となり、オフに固定される。つまり、通常動作時、ＥＳＤ保護素子であるＮチャネルトランジスタ３は、オフに固定されるため、ＬＳＩの動作に支障をきたすことはない。
【００２１】
次に、ＥＳＤ保護素子であるＮチャネルトランジスタ３が機能する場合について説明する。図２は、本発明の実施の形態である電源系のＥＳＤ保護回路が機能する場合を示した図である。図２の回路図は図１と同じものである。
【００２２】
一般に、ＥＳＤ破壊はチップが基板にマウントされる前、つまりチップが単体でハンドリングされる場合に発生する。このとき、当然であるが、ＬＳＩに電源が印加されていることはあり得ず、図２に示す回路は全て機能していない。
【００２３】
この状態で電源端子１からサージ１０が入ってくると、Ｎチャネルトランジスタ３のゲートの手前に接続されているインバータ回路１（４）が動作可能になる。しかし、さらに手前にある初段のインバータ回路２（５）には電源が投入されていないので動作することができない。つまり、インバータ回路２（５）の出力は、“Ｌ”が出力されている。よって、インバータ回路１（４）の出力は“Ｈ”になり、ＥＳＤ保護素子であるＮチャネルトランジスタ３がオンする。この結果、電源端子１から入った静電気を導通状態のＮチャネルトランジスタ３を通してグランドライン１（Ｌ２）にスムーズに逃がすことができる。
【００２４】
このように、従来のＥＳＤ保護素子であるＮチャネルトランジスタに寄生するバイポーラトランジスタの機能を利用したＥＳＤ保護回路と異なり、Ｎチャネルトランジスタ本来の機能を利用しているため、スムーズにサージを逃がすことができる。このため、ＥＳＤ耐圧がＥＳＤ保護素子の総Ｗ長（ピン数）に大きく依存することがなく、安定したＥＳＤ耐圧を保証することができる。
【００２５】
また、このようなＥＳＤ保護回路を組み込んだ半導体集積回路装置では、ＥＳＤ保護素子の総Ｗ長（ピン数）に大きく依存することがなく、安定したＥＳＤ耐圧を得ることができるため、ピン数の少ない回路においても充分なＥＳＤ耐圧を確保することが可能となる。例えば、クロック出力などの重要な信号はノイズ回避のために電源分離することが多い。このような場合であっても、回路本来の機能に必要な最小のピン数でも充分なＥＳＤ耐圧を確保することができる。
【００２６】
次に、信号系のＥＳＤ保護回路について説明する。図３は、本発明の実施の形態である信号系のＥＳＤ保護回路の回路図である。図１と同じものには同じ番号を付し、説明は省略する。
【００２７】
本発明の実施の形態である信号系のＥＳＤ保護回路は、Ｉ／Ｏ信号ライン（Ｌ５）を経由してチップ内部へ所定の信号を入出力する信号入出力端子であるＩ／Ｏ端子６から入力する静電気から内部回路を保護する。ＥＳＤ保護素子としてＩ／Ｏ信号ライン（Ｌ５）とグランドライン１（Ｌ２）との間にＮチャネルトランジスタ３が接続され、さらに、電源ライン１（Ｌ１）とＩ／Ｏ信号ライン（Ｌ５）との間に設けられたＰチャネルトランジスタ７がＮチャネルトランジスタ３に接続する。また、このＥＳＤ保護素子であるＮチャネルトランジスタ３は、図１に示した電源系と同様に、ゲートが電源ライン１（Ｌ１）とグランドライン１（Ｌ２）との間に設けられたインバータ回路１（４）の出力に接続される。さらに、第１の電源系とは異なる第２の電源系である電源ライン２（Ｌ３）とグランドライン２（Ｌ４）との間に設けられたンバータ回路２（５）の出力がインバータ回路１（４）のゲートに接続する。
【００２８】
Ｎチャネルトランジスタ３は、Ｉ／Ｏ端子６から入力する静電気から内部回路を保護するＥＳＤ保護素子であり、ドレインは電源ライン１（Ｌ１）およびＰチャネルトランジスタ７、ソースはグランドライン１（Ｌ２）に接続する。ゲートは、同じ電源系に属するインバータ回路１（４）に接続する。動作時、インバータ回路１（４）の出力が“Ｌ”の場合はオフし、“Ｈ”の場合はオンする。
【００２９】
Ｐチャネルトランジスタ７は、従来の信号系のＥＳＤ保護回路と同様に構成される。ゲートは、電源ライン１（Ｌ１）に接続しており、通常動作時、すなわち第１の電源電圧ＶＤＤ１が供給されている状態ではオフしている。
【００３０】
このような構成である信号系のＥＳＤ保護回路の動作について説明する。
通常動作時は、上記の説明の電源系のＥＳＤ保護回路と同様で、第１の電源電圧ＶＤＤ１および第２の電源電圧ＶＤＤ２とも供給されており、Ｎチャネルトランジスタ３およびＰチャネルトランジスタ７ともにオフ状態となっている。このため、ＬＳＩの動作に支障をきたすことはない。
【００３１】
次に、ＥＳＤ保護素子であるＮチャネルトランジスタ３が機能する場合について説明する。図４は、本発明の実施の形態である信号系のＥＳＤ保護回路が機能する場合を示した図である。図４の回路図は図３と同じものである。
【００３２】
サージ１０がＩ／Ｏ端子６に入った場合、Ｉ／Ｏ信号ライン（Ｌ５）−電源ライン１（Ｌ１）間に接続されたＰチャネルトランジスタ７のドレイン−Ｎウェル間を通じて、電源ライン１（Ｌ１）にサージ１０が流れ込む。この後は、電源系のＥＳＤ保護回路と同様の原理で動作する。すなわち、動作していないインバータ回路２（５）の出力が“Ｌ”になり、動作しているインバータ回路１（４）の出力が“Ｈ”となるため、Ｎチャネルトランジスタ３は、オンする。この結果、電源端子１から入った静電気を導通状態のＮチャネルトランジスタ３を通してグランドライン１（Ｌ２）にスムーズに逃がすことができる。
【００３３】
このように、信号系のＥＳＤ保護回路を構成した場合であっても、上記の説明の電源系のＥＳＤ保護回路と同様に、安定したＥＳＤ耐圧を保証することができる。
【００３４】
また、このようなＥＳＤ保護回路を組み込んだ半導体集積回路装置では、ＥＳＤ保護素子の総Ｗ長（ピン数）に大きく依存することがなく、安定したＥＳＤ耐圧を得ることができるため、ピン数の少ない回路においても充分なＥＳＤ耐圧を確保することが可能となる。
【００３５】
【発明の効果】
以上説明したように本発明のＥＳＤ保護回路では、ＥＳＤ保護素子であるＮチャネルトランジスタのゲートをインバータ２段で固定し、初段のインバータは別電源系に接続する。通常時、インバータによりＮチャネルトランジスタはオフに固定されているが、サージが入るとオンし、サージを逃がす。このように、Ｎチャネルトランジスタに寄生しているバイポーラトランジスタを利用するのではなく、Ｎチャネルトランジスタ本来の機能を用いてサージを逃すため、安定したＥＳＤ耐圧を保証することができる。
【００３６】
また、このようなＥＳＤ保護回路が組み込まれた半導体集積回路装置では、ＥＳＤ保護素子の総Ｗ長（ピン数）に依存することなく安定したＥＳＤ耐圧が保証されるため、ノイズ回避のために電源分離されるピン数の少ない内部回路についても充分なＥＳＤ耐圧を確保することができるようになる。
【図面の簡単な説明】
【図１】本発明の実施の形態である電源系のＥＳＤ保護回路の回路図である。
【図２】本発明の実施の形態である電源系のＥＳＤ保護回路が機能する場合を示した図である。
【図３】本発明の実施の形態である信号系のＥＳＤ保護回路の回路図である。
【図４】本発明の実施の形態である信号系のＥＳＤ保護回路が機能する場合を示した図である。
【図５】電源系のＥＳＤ保護回路の一例を示した回路図である。
【図６】電源系のＥＳＤ保護回路の他の例を示した回路図である。
【図７】信号系のＥＳＤ保護回路の一例を示した回路図である。
【符号の説明】
１・・・電源端子、２・・・グランド端子、３・・・Ｎチャネルトランジスタ（Ｎｃｈ．Ｔｒ）、４・・・インバータ回路１（ＩＮＶ１）、５・・・インバータ回路２（ＩＮＶ２）、４１・・・Ｐチャネルトランジスタ、４２・・・Ｎチャネルトランジスタ、５１・・・Ｐチャネルトランジスタ、５２・・・Ｎチャネルトランジスタ、６・・・Ｉ／Ｏ端子、７・・・Ｐチャネルトランジスタ（Ｐｃｈ．Ｔｒ）、Ｌ１・・・電源ライン１、Ｌ２・・・グランドライン１、Ｌ３・・・電源ライン２、Ｌ４・・・グランドライン２
【図１】
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【図２】
2004158683.tif 000004
【図３】
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【図４】
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【図５】
2004158683.tif 000007
【図６】
2004158683.tif 000008
【図７】
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