(57)【要約】【課題】エッチングにおいて生じる空洞をなくして半導体装置の加工工程における機械的強度を向上させる。【解決手段】ベース電極が形成されている第一の半導体領域と、ベース電極の引き出し部が形成されている第二の半導体領域とが、間に絶縁物が存在することにより電気的に分離する。製造方法としては、ベース層の一部領域に、半絶縁性基板に到達するエッチングを行うことによるトレンチを形成して、このトレンチを絶縁物で埋め込み、埋め込まれた絶縁物の上を通るベース電極とその引き出し部を同時に形成する。【選択図】　図２
2004031862.tif 000002
【特許請求の範囲】
【請求項１】
基板の上に半導体層を形成する工程と、前記半導体層に対し前記基板に達する溝を唯１回のエッチングにより形成して第一の半導体領域と第二の半導体領域とに分離する工程と、前記溝に絶縁物層を形成する工程と、前記第一の半導体領域と前記第二の半導体領域とにまたがって電極を形成する工程とを有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、寄生容量成分が低いために、高周波特性に優れた半導体装置、およびその製造方法に関するものである。
【０００２】
【従来の技術】
ＧａＡｓに代表される化合物半導体を用いた半導体装置の一つとして、エミッタに大きいバンドギャップの半導体を用いるヘテロ接合バイポーラトランジスタ（ＨＢＴ）がある。通常、バイポーラトランジスタはベース厚を薄くすると、電流利得が高くなるとともに電流遮断周波数（ｆｔ）が高くなるが、ベース抵抗が大きくなるために最大発振周波数（ｆｍａｘ）が悪くなってしまう。ところが、ＨＢＴはエミッタとベースのバンドギャップ差を利用して、ベース中の正孔のエミッタへの逆注入を抑制する。その結果、ベース抵抗を下げるためにベース濃度を高くしても、十分大きな電流利得が得られる。つまり、ベース層の高濃度化と薄層化を同時に行っても、高い電流利得と高いｆｔ、ｆｍａｘが得られる。
【０００３】
一方、同じく化合物半導体を用いた高速な半導体装置としてＭＥＳＦＥＴ（Ｍｅｔａｌ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）やＨＥＭＴ（Ｈｉｇｈ　Ｅｌｅｃｔｒｏｎ　Ｍｏｂｉｌｉｔｙ　Ｔｒａｎｓｉｓｔｏｒ）がある。これらの半導体装置が、ＨＢＴと実用上大きく異なる点は、負電源が必要であるということである。すなわち、ＭＥＳＦＥＴやＨＥＭＴのゲート電圧には負のバイアスを与えるのが一般的であるということである。このことは、これらのデバイスを電子機器に応用する場合に、ＤＣ／ＤＣコンバーターやドレインスイッチなどといった他の部品が必要となり、機器の小型化や低コスト化には不利となる。
【０００４】
このような背景から、近年、携帯電話用の電力増幅器として、単電源で高速デバイスであるＨＢＴが広く実用化されるようになってきた。このＨＢＴの素子設計において、ＨＢＴが本来有する高速性を発揮させるためには、寄生抵抗と寄生容量を低減させること、つまり、エミッタ面積とベース面積を小さくすることが重要である。特にベース面積は、ベース・コレクタ間容量に比例するために、できるだけ小さくすることが重要である。そのためには、ベース電極とその引き出しを一体で形成して、引き出し部に配線に接続するスルーホールを形成することが一般的である。この時に、ベース電極の引き出し部の下に存在する電気的に活性な半導体領域と、素子の活性領域を電気的に分離させることが重要となる。
【０００５】
その手法として、ウエットエッチングによるアンダーカットを利用する方法が報告されている。例えば、”Ａｐｐｌｉｃａｔｉｏｎ　ｏｆ　Ｍｉｃｒｏ−Ａｉｒｂｒｉｄｇｅ　Ｉｓｏｌａｔｉｏｎ　ｉｎ　Ｈｉｇｈ　Ｓｐｅｅｄ　ＨＢＴ　Ｆａｂｒｉｃａｔｉｏｎ”、Ｓ．　Ｔａｄａｙｏｎ他、Ｅｌｅｃｔｒｏｎｉｃｓ　Ｌｅｔｔｅｒｓ，　１９９３，　Ｖｏｌ．　２９，　Ｎｏ．１，　ｐｐ．　２６−２７や、井田実、山幡章司、特開２０００−３１１５９号公報などに記載されている。
【０００６】
これらのウエットエッチングによるアンダーカットを利用して、ベース電極とその引き出し部を電気的に分離する従来の方法の実施の形態を図５と図６を用いて説明する。
【０００７】
半絶縁性ＧａＡｓ基板２１上に、ｎ＋−ＧａＡｓコレクタコンタクト層２２、　ｎ−−ＧａＡｓコレクタ層２３、ｐ＋−ＧａＡｓベース層２４、ｎ−ＩｎＧａＰエミッタ層２５、ｎ＋−ＧａＡｓとｎ＋−ＩｎＧａＡｓから構成されるエミッタコンタクト層２６をエピタキシャル成長したＨＢＴ用多層構造膜上に、高融点金属であるＷＳｉ膜２７をスパッタ法で形成する　（図５（ａ））。
【０００８】
次に、図５の中には図示しないが、ＷＳｉ膜２７を反応性イオンエッチ（ＲＩＥ）による加工を行うことにより、エミッタ電極を形成する。そして、エミッタ電極をマスクにしたドライエッチングにより、ｎ＋−ＧａＡｓとｎ＋−ＩｎＧａＡｓから構成されるエミッタコンタクト層２６、ｎ−ＩｎＧａＰエミッタ層２５をエッチングして、ｐ＋−ＧａＡｓベース層２４を露出する。
【０００９】
Ｔｉ／Ｐｔ／Ａｕから構成されるベース電極２９を電子ビーム蒸着とリフトオフ法で形成する　（図５（ｂ））。
【００１０】
ベース電極とその引き出し部を分離するようにレジストでパターニングを行い（図示せず）、ウエットエッチングにより、ｐ＋−ＧａＡｓベース層２４とｎ−−ＧａＡｓコレクタ層２３の一部をエッチングして、ベースメサを形成する。この時、ベース電極とその引き出し部が、ウエットエッチングによるアンダーカットによって、エアブリッジの状態となる　（図５（ｃ））。
【００１１】
次に、図５の中には図示しないが、ｎ−−ＧａＡｓコレクタ層２３とｎ＋−ＧａＡｓコレクタコンタクト層２２の一部をエッチング後、電子ビーム蒸着とリフトオフ法でコレクタ電極を形成する。その後、４００℃で１０分間の熱処理を行うことで、合金化して良好なオーミック接合を得る。
【００１２】
ベース電極とその引き出し部を分離するようにレジストでパターニングを行い（図示せず）、ウェットエッチにより、ｎ−−ＧａＡｓコレクタ層２３とｎ＋−ＧａＡｓコレクタコンタクト層２２の全部をエッチングして、コレクタメサを形成する。この時、ベース電極の下の電気的に活性な半導体領域と、ベース電極の引き出し部の下の半導体層が電気的に分離される　（図５（ｄ））。
【００１３】
この結果、ベース電極の引き出し部の下は、ＨＢＴの寄生容量にはならなくなる。
【００１４】
全面にポリイミド膜３６を塗布後、ベークを行い、配線に接続するためのベース電極の引き出し部のスルーホール３４をＲＩＥ（Ｒｅａｃｔｉｖｅ　Ｉｏｎ　Ｅｔｃｈｉｎｇ）装置で形成する　（図５（ｅ））。
【００１５】
この完成したＨＢＴを平面図で示すと図４（ａ）のようになる。同図の一点鎖線に対応する断面図が図４（ｂ）である。なお、この図４において、ＨＢＴは、半絶縁性ＧａＡｓ基板２１、ｎ＋−ＧａＡｓコレクタコンタクト層２２、ｎ−−ＧａＡｓコレクタ層２３、ｐ＋−ＧａＡｓベース層２４，エミッタ電極２８、ベース電極とその引き出し部２９、ベースメサ領域３０、コレクタ電極３１、コレクタメサ領域３２、エミッタ電極スルーホール３３、ベース電極の引き出し部のスルーホール３４、コレクタ電極スルーホール３５、ポリイミド３６よりなる。
【００１６】
【発明が解決しようとする課題】
しかしながら、実施の形態においては、ベースメサとコレクタメサのエッチングの少なくとも１回はウエットエッチングで行い、一体で形成されたベース電極とその引き出し部の下に空洞を作る必要がある。この空洞は、従来の実施の形態のように、ポリイミドなどで埋め込むことは可能であるが、その工程の前までは機械的な強度が弱いために、ベース電極とその引き出し部が剥れやすく、歩留まりが低下することがあった。
【００１７】
さらに、ウエットエッチング工程では横方向のサイドエッチング量の制御性が良くなく、素子の活性領域の面積がばらついてしまう。その結果、素子によって電気特性のばらつきが発生して、集積度を上げることが困難であるという課題があった。
【００１８】
本発明では上記課題を解決して、ベース電極とその引き出し部の下に空洞を作ることがないため、　機械的強度の低下による歩留まりの低下はない。また、ベースメサやコレクタメサを形成する方法として、ドライエッチングを用いることができるため、特性のばらつきが少なく、集積度を上げることに適した半導体装置及びその製造方法を提供する。
【００１９】
【課題を解決するための手段】
上記課題を解決するために本発明の半導体装置の製造方法は、基板の上に半導体層を形成する工程と、前記半導体層に対し前記基板に達する溝を唯１回のエッチングにより形成して第一の半導体領域と第二の半導体領域とに分離する工程と、前記溝に絶縁物層を形成する工程と、前記第一の半導体領域と前記第二の半導体領域とにまたがって電極を形成する工程とを有するものである。
【００２０】
この構成により、半導体層に対するエッチング工程において空洞を生じさせることなくエッチングを行うことができるので、半導体層の機械的強度が強くなる。
【００２１】
【発明の実施の形態】
以下、本発明の半導体装置およびその製造方法の実施の形態について、図面を参照しながら説明する。
【００２２】
半絶縁性ＧａＡｓ基板１上に、ｎ＋−ＧａＡｓコレクタコンタクト層２、ｎ−−ＧａＡｓコレクタ層３、ｐ＋−ＧａＡｓベース層４、ｎ−ＩｎＧａｐエミッタ層５、ｎ＋−ＧａＡｓとｎ＋−ＩｎＧａＡｓから構成されるエミッタコンタクト層６をエピタキシャル成長したＨＢＴ用多層構造膜上に、高融点金属であるＷＳｉ膜７をスパッタ法で形成する　（図２（ａ））。
【００２３】
次に、図２の中には図示しないが、Ｗｓｉ膜７を反応性イオンエッチ（ＲＩＥ）により加工することにより、エミッタ電極を形成する。そして、エミッタ電極をマスクにしたドライエッチングにより、ｎ＋−ＧａＡｓとｎ＋−ＩｎＧａＡｓから構成されるエミッタコンタクト層６、ｎ−ＩｎＧａＰエミッタ層５をエッチングして、ｐ＋−ＧａＡｓベース層４を露出する。
【００２４】
素子の活性領域を分離するためのトレンチ９をドライエッチングで形成する。（図２（ｂ））。
【００２５】
このトレンチの幅、深さともに２μｍ程度であり、ＡｒとＣｌ２の混合ガスを用いた、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅ　Ｃｏｕｐｌｅｄ　Ｐｌａｓｍａ）型プラズマエッチング装置により形成することが可能である。
【００２６】
ＢＣＢ膜１０を全面にスピンコートして、ベーキングを行うことにより、表面は平坦化される（図２（ｃ））。
【００２７】
そして、ＣＦ４とＯ２の混合ガスを用いたＲＩＥ装置によりエッチバックすることで、トレンチ９の中にのみＢＣＢ膜１０を埋め込む形で残す（図２（ｄ））。
【００２８】
Ｔｉ／Ｐｔ／Ａｕから構成されるベース電極とその引き出し部１１を電子ビーム蒸着とリフトオフ法で形成する　（図３（ａ））。
【００２９】
続いてドライエッチングにより、ｐ＋−ＧａＡｓベース層４とｎ−−ＧａＡｓコレクタ層３の一部をエッチングして、ベースメサを形成する　（図３（ｂ））。
【００３０】
次に、図３の中には図示しないが、ｎ−−ＧａＡｓコレクタ層３とｎ＋−ＧａＡｓコレクタコンタクト層２の一部をエッチング後、電子ビーム蒸着とリフトオフ法でコレクタ電極を形成する。その後、４００℃で１０分間の熱処理を行うことで、合金化して良好なオーミック接合を得る。
【００３１】
ドライエッチングにより、ｎ−−ＧａＡｓコレクタ層３とｎ＋−ＧａＡｓコレクタコンタクト層２の全部をエッチングして、コレクタメサを形成する　（図３（ｃ））。
【００３２】
全面にＳｉｎ膜１８を堆積後、ベース電極の引き出し部のスルーホール１６をＰＩＥで形成する。（図３（ｄ））。
【００３３】
この完成したＨＢＴを平面図で示すと図１（ａ）のようになる。同図の一点鎖線に対応する断面図が図１（ｂ）である。ＢＣＢ膜１０が埋め込まれたトレンチはコレクタメサ領域１４を横切るように形成される。なお、図１に示すＨＢＴは、半絶縁性ＧａＡｓ基板１、ｎ＋−ＧａＡｓコレクタコンタクト層２、ｎ−−ＧａＡｓコレクタ層３、ｐ＋−ＧａＡｓベース層４、エミッタ電極８、ＢＣＢ膜１０、べース電極とその引き出し部１１、ベースメサ領域１２、コレクタ電極１３、コレクタメサ領域１４、エミッタ電極スルーホール１５、ベース電極の引き出し部のスルーホール１６、コレクタ電極スルーホール１７、ＳｉＮ膜１８よりなる。
【００３４】
上記本発明の半導体装置の製造方法により、ベース領域やコレクタ領域を規定するためのベースメサエッチングやコレクタメサエッチング工程に、ドライエッチングやイオン注入を適用することができるために、良好な加工精度が得られる。その結果として素子の電気特性のばらつきが小さくなり、集積化に適する。また、ベース電極とその引き出し部を、半導体をウエットエッチングによる空洞化させることによるエアブリッジを用いずに、半導体上と絶縁膜上に形成するため、機械的強度が強くなり、一体で形成されたベース電極とその引き出し部の剥れなどの加工不良が起きにくい。その結果、半導体装置の加工上の歩留まりも向上する。
【００３５】
なお、上記実施の形態においては、エミッタ／ベースのヘテロ接合がＩｎＧａＰ／ＧａＡｓのＨＢＴの場合について説明したが、ＡｌＧａＡｓ／ＧａＡｓ、ＩｎＡｌＡｓ／ＩｎＧａＡｓ、ＩｎＰ／ＩｎＧａＡｓなどの材料系のＨＢＴにも適用できる。
【００３６】
また、上記実施の形態においては、ベースメサとコレクタメサの形成方法として、ドライエッチを用いたが、ウエットエッチングで行うことも可能である。
【００３７】
さらに、上記実施の形態においては、ベース領域やコレクタ領域を規定するために、エッチングによるメサ形成を用いたが、イオン注入法により絶縁領域を形成して電気的な分離を行うことも可能である。
【００３８】
なお、上記実施の形態においては、トレンチを埋め込む平坦化膜としてＢＣＢ膜を用いたが、ポリイミドなど他の平坦化膜を用いることも可能である。
【００３９】
【発明の効果】
以上説明したように、本発明の半導体装置の製造方法によれば、エッチング工程において半導体装置の機械的強度が強くなり、その後の加工不良が起きにくくなる。その結果、半導体装置の加工上の歩留まりが向上する。
【図面の簡単な説明】
【図１】（ａ）本発明の半導体装置の平面図
（ｂ）同断面図
【図２】本発明の半導体装置の製造方法を示す工程断面図
【図３】本発明の半導体装置の製造方法を示す工程断面図
【図４】（ａ）従来の半導体装置の平面図
（ｂ）同断面図
【図５】従来の半導体装置の製造方法を示す工程断面図
【符号の説明】
１　半絶縁性ＧａＡｓ基板
２　ｎ＋−ＧａＡｓコレクタコンタクト層
３　ｎ−−ＧａＡｓコレクタ層
４　ｐ＋−ＧａＡｓベース層
５　ｎ−ＩｎＧａＰエミッタ層
６　ｎ＋−ＧａＡｓ／ｎ＋−ＩｎＧａＡｓエミッタコンタクト層
７　ＷＳｉ膜
８　エミッタ電極
９　トレンチ
１０　ＢＣＢ膜
１１　ベース電極とその引き出し部
１２　ベースメサ領域
１３　コレクタ電極
１４　コレクタメサ領域
１５　エミッタ電極スルーホール
１６　ベース電極の引き出し部のスルーホール
１７　コレクタ電極スルーホール
１８　ＳｉＮ膜
【図１】
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【図２】
2004031862.tif 000004
【図３】
2004031862.tif 000005
【図４】
2004031862.tif 000006
【図５】
2004031862.tif 000007