(57)【要約】【課題】高密度化と低消費電力化を図った磁気メモリ装置を提供する。【解決手段】シリコン基板１０のＭＯＳトランジスタＱＮが形成された面上に、層間絶縁膜４０に埋設されて複数のＴＭＲ素子ＶＲが積層される。各ＴＭＲ素子ＶＲを挟んで上下に、互いに交差する書き込みビット線Ｗ−ＢＬと書き込みワード線Ｗ−ＷＬが配設される。書き込みビット線Ｗ−ＢＬ及び書き込みワード線Ｗ−ＷＬのトンネル磁気抵抗素子ＶＲに対向する面を除く面に、ヨーク材５１，５２が形成される。【選択図】　図４
2004031640.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板に形成されたスイッチング素子と、
前記半導体基板上に層間絶縁膜を介して積層されて前記スイッチング素子に接続された複数のトンネル磁気抵抗素子と、
前記層間絶縁膜内に前記各トンネル磁気抵抗素子の近傍を通るように埋設された第１の書き込み用配線と、
前記層間絶縁膜に前記各トンネル磁気抵抗素子の近傍を通り且つ前記第１の書き込み用配線と交差するように埋設された第２の書き込み用配線と、
前記第１及び第２の書き込み用配線の少なくとも一方の前記トンネル磁気抵抗素子に対向する面を除く面に形成されたヨーク材と、
を有することを特徴とする磁気メモリ装置。
【請求項２】
前記第１及び第２の書き込み用配線は、各トンネル磁気抵抗素子を挟んで上下に配設されており、且つ、
前記ヨーク材は、前記各書き込み用配線の側面及び前記トンネル磁気抵抗素子と対向する面と反対側の面に形成されている
ことを特徴とする請求項１記載の磁気メモリ装置。
【請求項３】
前記第１及び第２の書き込み用配線は、少なくとも一部が上下に隣接するトンネル磁気抵抗素子の間の共有配線として形成されており且つ、
前記ヨーク材は、前記共有配線の側面に形成されている
ことを特徴とする請求項１記載の磁気メモリ装置。
【請求項４】
前記複数のトンネル磁気抵抗素子は前記スイッチング素子に直列接続され、
前記複数のトンネル磁気抵抗素子の上部に配設されて最上部のトンネル磁気抵抗素子の端子電極に接続されたデータ線を有する
ことを特徴とする請求項１記載の磁気メモリ装置。
【請求項５】
前記複数のトンネル磁気抵抗素子は、一方の端子電極が前記スイッチング素子に共通接続され、
前記複数のトンネル磁気抵抗素子の上部に前記複数のトンネル磁気抵抗素子の他方の端子電極に共通接続されたデータ線を有する
ことを特徴とする請求項１記載の磁気メモリ装置。
【請求項６】
前記複数のトンネル磁気抵抗素子は、複数個ずつ並列接続されたセットが前記スイッチング素子に複数個直列接続され、
前記複数のトンネル磁気抵抗素子の上部に配設されて最上部セットのトンネル磁気抵抗素子の端子電極に共通接続されたデータ線を有する
ことを特徴とする請求項１記載の磁気メモリ装置。
【請求項７】
前記複数のトンネル磁気抵抗素子は、一端が前記スイッチング素子に共通接続され、
前記第１及び第２の書き込み用配線の一方は、対応する各トンネル磁気抵抗素子の他端に端子電極及び電流配線を兼ねて接続され、
前記層間絶縁膜の前記複数のトンネル磁気抵抗素子の下部に埋設されて、前記スイッチング素子の前記トンネル磁気抵抗素子との接続端子と反対側の端子に接続されたデータ線を有する
ことを特徴とする請求項１記載の磁気メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、トンネル型磁気抵抗効果により”１”、”０”情報を記憶するメモリセルを用いた磁気メモリ装置（磁気ランダムアクセスメモリ）に関する。
【０００２】
【従来の技術】
近年、新たな原理により情報を記憶するメモリが数多く提案されている。そのうちの一つに、Ｒｏｙ　Ｓｃｈｅｕｅｒｌｅｉｎ　ｅｔ．　Ａｌ．　によって提案されたトンネル型磁気抵抗（ＴＭＲ：Ｔｕｎｎｅｌｉｎｇ　Ｍａｇｎｅｔｏ　Ｒｅｓｉｓｔｉｖｅ）効果を利用したメモリがある（例えば、ＩＳＳＣＣ２０００　Ｔｅｃｈｎｉｃａｌ　Ｄｉｇｅｓｔ　ｐ．１２８　「Ａ　１０ｎｓ　Ｒｅａｄ　ａｎｄ　Ｗｒｉｔｅ　Ｎｏｎ−Ｖｏｌａｔｉｌｅ　Ｍｅｍｏｒｙ　Ａｒｒａｙ　Ｕｓｉｎｇ　ａ　Ｍａｇｎｅｔｉｃ　Ｔｕｎｎｅｌ　Ｊｕｎｃｔｉｏｎ　ａｎｄ　ＦＥＴ　Ｓｗｉｔｃｈ　ｉｎ　ｅａｃｈ　Ｃｅｌｌ」を参照）。
【０００３】
ＴＭＲ効果を用いた磁気ランダムアクセスメモリ（ＭＲＡＭ：　Ｍａｇｍｅｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）は、ＴＭＲ素子により”１”、”０”情報を記憶する。ＴＭＲ素子は、図３５に示すように、２つの磁性層（強磁性層）１０１，１０２により絶縁層（トンネルバリア）１０３を挟んだ構造を有する。ＴＭＲ素子に記憶される二値情報は、２つの磁性層１０１，１０２のスピンの向きが平行か又は反平行かによって定義される。ここで、平行とは、２つの磁性層１０１，１０２のスピンの向き（矢印で示す）が同じであることを意味し、反平行とは、２つの磁性層１０１，１０２のスピンの向きが逆平行であることを意味する。
【０００４】
通常、ＴＭＲ素子の２つの磁性層１０１，１０２の一方は、反磁性層が配置されて、スピンの向きが固定された固定層と呼ばれ、他方はスピンの向きが電流磁界により切り換えられる記録層となる。図３５に示すように、２つの磁性層１０１，１０２のスピンの向きが平行となった場合、これら２つの磁性層に挟まれた絶縁層（トンネルバリア）１０３のトンネル抵抗は、最も低くなる。この状態が例えばデータ”１”状態である。また、２つの磁性層１０１，１０２のスピンの向きが反平行になった場合、これら２つの磁性層に挟まれた絶縁層１０３のトンネル抵抗は、最も高くなる。この状態がデータ”０”状態である。
【０００５】
この様なＴＭＲ素子を用いたＭＲＡＭは、図３４に示すように、互いに交差する書きこみワード線（Ｗ−ＷＬ）とデータ選択線（ビット線）（ＢＬ）の交点に配置されて、セルアレイが構成される。データ書き込みは、書き込みワード線Ｗ−ＷＬ及びデータ選択線ＢＬに電流を流し、両配線に流れる電流により作られる磁界を用いて、ＴＭＲ素子のスピンの向きを平行又は反平行にすることにより達成される。
【０００６】
例えば、書き込み時、データ選択線ＢＬには、一方向に向かう電流のみを流し、書き込みワード線Ｗ−ＷＬには、書き込みデータに応じて、異なる方向の電流を流す。書き込みワード線Ｗ−ＷＬに第１の方向に向かう電流を流すとき、ＴＭＲ素子のスピンの向きは、平行（”１”状態）となり、第２の方向に向かう電流を流すとき、ＴＭＲ素子のスピンの向きは、反平行（”０”状態）となる。
【０００７】
より具体的に説明すると、ＴＭＲ素子には、書き込み時に、その長辺方向である磁化容易軸（Ｅａｓｙ−Ａｘｉｓ）方向の磁界Ｈｘとこれと直交する磁化困難軸（Ｈａｒｄ−Ａｘｉｓ）方向の磁界Ｈｙとの合成磁界がかかる。これにより、ＴＭＲ素子は、図３６のＴＭＲ曲線に示すように、抵抗値が変化する。図３６の縦軸は、ＴＭＲ素子の抵抗値変化率を示しており、ＭＲ比と呼ばれる。ＭＲ比は、用いる磁性層の性質により変化するが、１０数％〜５０％程度のものが得られている。
【０００８】
図３６の実線及び点線に示すように、磁化困難軸方向の磁界Ｈｙの大きさによって、ＴＭＲ素子の抵抗値を変えるために必要な磁化容易軸方向の磁界Ｈｘの大きさも変化する。この現象を利用することによって、セルアレイのうち、選択された書き込みワード線Ｗ−ＷＬ及び選択されたデータ選択線ＢＬの交点に存在するＴＭＲ素子のみにデータを書き込むことができる。
【０００９】
この様子をさらにアステロイド曲線を用いて説明する。ＴＭＲ素子のアステロイド曲線は、例えば図３７に示すようになる。磁化容易軸方向の磁界Ｈｘと磁化困難軸方向の磁界Ｈｙとの合成磁界の大きさが、アステロイド曲線の外側（黒丸の位置）にあれば、磁性層のスピンの向きを反転させることができる。逆に、Ｈｘ，Ｈｙの合成磁界の大きさがアステロイド曲線の内側（白丸の位置）にある場合には、磁性層のスピンの向きを反転させることはできない。
従って、磁化容易軸方向の磁界Ｈｘと磁化困難軸方向の磁界Ｈｙとの合成磁界の大きさを変え、合成磁界の大きさのＨｘ−Ｈｙ平面内における位置を変えることにより、ＴＭＲ素子に対するデータの書き込みを制御できることになる。
【００１０】
データ読み出しは、選択されたＴＭＲ素子に電流を流し、そのＴＭＲ素子の抵抗値を検出することにより容易に行うことができる。具体的には、ＴＭＲ素子に直列にスイッチ素子を接続して電流経路を作る。選択されたＴＭＲ素子のみ、スイッチ素子がオンになって電流が流れるようにすれば、ＴＭＲ素子のデータを読み出すことができる。
【００１１】
図３８は、スイッチ素子としてＭＯＳＦＥＴを適用した場合のメモリセル断面図である。この場合、ＭＯＳＦＥＴのゲート電極が読み出しワード線Ｒ−ＷＬとなる。選択された読み出しワード線Ｒ−ＷＬを“Ｈ”としてＭＯＳＦＥＴをオンとして、選択されたビット線ＢＬからＴＭＲ素子を通り、ＭＯＳＦＥＴを通って流れる電流の大小を読むことにより、データを判別することができる。
【００１２】
図３９はスイッチ素子としてダイオードを適用した場合のメモリセル断面図である。この場合読み出しワード線はないが、ＴＭＲ素子の抵抗の大小により、ダイオードがオン，オフとなるようにすれば、やはりビット線の電流検出によってデータを判別することができる。
なお図３８及び図３９において、ＴＭＲ素子のスピンの向きは示していないが、紙面に対して垂直方向（書き込みワード線Ｗ−ＷＬの方向）でも平行方向（ビット線ＢＬの方向）でもかまわない。
【００１３】
【発明が解決しようとする課題】
上述したＴＭＲ素子を用いたＭＲＡＭにおいて、低消費電力でデータ“１”，“０”の大きなＭＲ比の差を実現するためには、ＴＭＲ素子に対して、書き込みワード線及びビット線の電流磁界を効率的に集中させることが必要になる。しかし薄膜で構成される微小なＴＭＲ素子に電流磁界を集中させることは簡単ではない。この点については、書き込みワード線やビット線のＴＭＲ素子に対向する面以外の面にヨーク材を被覆することにより、電流磁界をＴＭＲ素子に集中させるという提案が、既になされている（米国特許第６，１７４，７３７参照）。
一方、従来提案されているＴＭＲ素子を用いたＭＲＡＭは、図３８或いは図３９に示したように、マトリクス配列されるＴＭＲ素子がそれぞれスイッチ素子を介してビット線と基準電位線の間に接続される。即ち、一つのＴＭＲ素子に一つのスイッチ素子が必要とされるため、セル面積の縮小が困難である。
【００１４】
この発明は、高密度化と低消費電力化を図った磁気メモリ装置を提供することを目的としている。
【００１５】
【課題を解決するための手段】
この発明に係る磁気メモリ装置は、半導体基板と、前記半導体基板に形成されたスイッチング素子と、前記半導体基板上に層間絶縁膜を介して積層されて前記スイッチング素子に接続された複数のトンネル磁気抵抗素子と、前記層間絶縁膜内に前記各トンネル磁気抵抗素子の近傍を通るように埋設された第１の書き込み用配線と、前記層間絶縁膜に前記各トンネル磁気抵抗素子の近傍を通り且つ前記第１の書き込み用配線と交差するように埋設された第２の書き込み用配線と、前記第１及び第２の書き込み用配線の少なくとも一方の前記トンネル磁気抵抗素子に対向する面を除く面に形成されたヨーク材と、を有することを特徴とする。
【００１６】
この発明によると、複数のトンネル磁気抵抗素子を積層することにより、ＭＲＡＭの高密度化が可能になる。また、各トンネル磁気抵抗素子にデータ書き込みのための磁界を与える書き込み用配線にヨーク材を形成することによって、磁界をトンネル磁気抵抗素子に集中させることができ、書き込み電流の低減が図られる。
【００１７】
この発明において例えば、第１及び第２の書き込み用配線は、各トンネル磁気抵抗素子を挟んで上下に配設され、ヨーク材は、各書き込み用配線の側面及び前記トンネル磁気抵抗素子と対向する面と反対側の面に形成される。
或いはまた、第１及び第２の書き込み用配線は、少なくとも一部が上下に隣接するトンネル磁気抵抗素子の間の共有配線として形成することもできる。この場合、その共有配線には側面にヨーク材が形成されることになる。
【００１８】
この発明において、積層される複数のトンネル磁気抵抗素子は、例えばスイッチング素子に直列接続される。このとき、複数のトンネル磁気抵抗素子の上部に最上部のトンネル磁気抵抗素子の端子電極に接続されるデータ線が配設される。
【００１９】
また、複数のトンネル磁気抵抗素子は、並列接続状態で積層することもできる。この場合、トンネル磁気抵抗素子の一方の端子電極は、スイッチング素子に共通接続され、他方の端子電極は、複数のトンネル磁気抵抗素子の上部に配設されたデータ線に共通接続される。
【００２０】
また、複数のトンネル磁気抵抗素子は、複数個ずつ並列接続されたセットがスイッチング素子に複数個直列接続された状態で積層することもできる。この場合、複数のトンネル磁気抵抗素子の上部に、最上部セットのトンネル磁気抵抗素子の端子電極に共通接続されるデータ線が配設される。
【００２１】
更に、複数のトンネル磁気抵抗素子は、一端がスイッチング素子に共通接続され、他端には、第１及び第２の書き込み用配線の一方が、トンネル磁気抵抗素子の端子電極及び電流配線を兼ねて接続されるようにしてもよい。この場合、データ線は、スイッチング素子のトンネル磁気抵抗素子との接続端子と反対側の端子に接続されるように、層間絶縁膜の複数のトンネル磁気抵抗素子の下部に埋設されるようにすればよい。
【００２２】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態を説明する。
［実施の形態１］
図１は、積層型ＭＲＡＭの一つのセルユニット部の等価回路を示している。このセルユニットは、４個のＴＭＲ素子ＶＲ１〜ＶＲ４がひとつのスイッチ素子であるＭＯＳトランジスタＱＮに直列接続されて構成されている。直列接続されたＴＭＲ素子ＶＲ１〜ＶＲ４の一方の端子電極は、データ線である読み出しビット線Ｒ−ＢＬに接続され、ＭＯＳトランジスタＱＮのソースは、ソース線ＳＬに接続される。
【００２３】
各々のＴＭＲ素子ＶＲ１〜ＶＲ４の近傍には、データ書き込み時に電流磁界を与えるための、互いに交差した書き込み用配線である書き込みビット線Ｗ−ＢＬと書き込みワード線Ｗ−ＷＬが配設される。ＭＯＳトランジスタＱＮのゲート電極が読み出しワード線Ｒ−ＷＬとして、書き込みワード線Ｗ−ＷＬと並行して連続的に配設される。
【００２４】
この積層型ＭＲＡＭは、一つのＭＯＳトランジスタＱＮで４つのＴＭＲ素子ＶＲ１〜ＶＲ４にアクセスするようになっている。これは、従来のような一つのスイッチング素子と一つのＴＭＲ素子の場合のような読み出し法ではセルに選択性がとれないため、独特の読み出し方法が必要となる。まず、ある読み出しワード線Ｒ−ＷＬと読み出しビット線Ｒ−ＢＬを選択することで、一つのセルユニットが選択される。そして選択されたセルユニットの複数のＴＭＲ素子ＶＲ１〜ＶＲ４に流れる電流をセンスアンプで読みとり、その値をストアしておく。
【００２５】
次に、選択セルに対応する書き込みワード線Ｗ−ＷＬと書き込みビット線Ｗ−ＢＬを選択することで、選択セルに例えばデータ“１”を書き込む。再度読み出しワード線Ｒ−ＷＬと読み出しビット線Ｒ−ＢＬを選択し、選択されたセルユニットに流れる電流をセンスアンプで読み取り、その値を先のセンスしてストアしていた値と比較する。もし、値が異なれば選択セルのデータは“０”、同じならば“１”となる。以上により、セルユニット内の選択セルのデータを判別することができる。データ“０”の場合、破壊読み出しとなるので、再書き込みを行う。
【００２６】
図２は、以上の積層ＭＲＡＭの積層構造を示し、図３はセルのレイアウトを示している。図２は、書き込みビット線Ｗ−ＢＬに沿った断面図であるが、実際には、ＴＭＲ素子ＶＲ（ＶＲ１〜ＶＲ４）は、図３に示したように、ＭＯＳトランジスタＱＮが形成された素子領域の外の素子分離領域に形成され、図２の断面には同時には現れないので、ここでは透視的な模式的断面図として示している。以下の実施の形態も同様である。
【００２７】
図示のように、シリコン基板１０の素子分離絶縁膜１１で囲まれた素子領域にＭＯＳトランジスタＱＮが形成される。ＭＯＳトランジスタＱＮのゲート電極が、図３に示すように一方向に連続的に形成されて、読み出しワード線（Ｒ−ＷＬ）１２となる。このＭＯＳトランジスタＱＮが形成された基板上に、膜堆積とパターニングの繰り返しによって、層間絶縁膜４０で分離された４個のＴＭＲ素子ＶＲが積層されている。
【００２８】
具体的に、ＭＯＳトランジスタＱＮのソース１４は、コンタクト２１を介して第１層金属膜によるソース線ＳＬに接続され、ドレイン１３はコンタクト３１を介してソース線ＳＬと同じ金属膜による中継電極２２に接続される。各ＴＭＲ素子ＶＲは、トンネルバリア層を挟む強磁性層を有し、これが下部金属電極２６（２６ａ〜２６ｄ）と上部金属電極２８（２８ａ〜２８ｄ）により挟まれている。
各ＴＭＲ素子ＶＲの直下近傍には、層間絶縁膜４０に埋め込まれて読み出しワード線１２と並行するように書き込みワード線（Ｗ−ＷＬ）２５（２５ａ〜２５ｄ）が配設されている。各ＴＭＲ素子ＶＲの直上近傍には、層間絶縁膜４０に埋め込まれて読み出しワード線１２や書き込みワード線２５と交差する書き込みビット線（Ｗ−ＢＬ）３０（３０ａ〜３０ｄ）が配設されている。
【００２９】
各ＴＭＲ素子ＶＲの下部電極２６及び上部電極２８は、図３に示すように、ＴＭＲ素子ＶＲの領域からＭＯＳトランジスタＱＮのドレイン１３の領域まで引き出されている。そして下部電極２６は、ドレイン領域１３上で、書き込みワード線２５と同じ金属膜でパターニングされた中継用電極２４（２４ａ〜２４ｄ）を介し、コンタクトプラグ３１を介して、その下のＴＭＲ素子ＶＲの上部電極２８に順次接続され、最下部のＴＭＲ素子ＶＲ１の下部電極２６ａは、中継電極２４，２２を介しコンタクトプラグ３１を介してドレイン１３に接続される。これにより、各ＴＭＲ素子ＶＲは、ＭＯＳトランジスタＱＮに直列接続される。
【００３０】
最上部のＴＭＲ素子ＶＲの上には、書き込みワード線３０と並行するデータ線である読み出しビット線（Ｒ−ＢＬ）４１が配設されている。読み出しビット線４１は、コンタクトプラグ３１を介してＴＭＲ素子ＶＲの上部電極２８に接続されている。
【００３１】
以上の積層ＭＲＡＭを基本として、書き込みビット線（Ｗ−ＢＬ）３０と書き込みワード線（Ｗ−ＷＬ）２５の周囲にヨーク材を形成した構造が、図４及び図５である。図４は、図２に対応する断面であり、図５はこれと直交する書き込みワード線２５に沿った断面である。図示のように、書き込みワード線２５には、そのＴＭＲ素子ＶＲと対向する面を除く面（側面及び底面）を覆うようにヨーク材５１が形成されている。ヨーク材５１の両開放上端は、ＴＭＲ素子ＶＲの両短辺部の近くに位置するようにする。書き込みビット線３０にも同様に、ＴＭＲ素子ＶＲと対向する面を除く面（側面及び上面）にヨーク材５１が形成されている。このヨーク材５２の両開放下端は、図５に示すように、ＴＭＲ素子ＶＲの両長辺の近傍に位置するように、書き込みビット線３０の底面より下に延長した状態に形成されている。
【００３２】
ヨーク材５１，５２には、代表的にはＮｉ−Ｆｅ合金、Ｃｏ−Ｎｉ合金等の導電性ヨーク材が用いられる。その他、Ｃｏ−（Ｚｒ，Ｈｆ，Ｎｂ，Ｔａ，Ｔｉ）系、（Ｃｏ，Ｎｉ，Ｆｅ）−（Ｓｉ，Ｂ）−（Ｐ，Ａｌ，Ｍｏ，Ｎｂ，Ｍｎ）系のアモルファス材料も用いることができる。
【００３３】
この様に書き込みビット線３０と書き込みワード線２５の周囲にヨーク材を形成することにより、これらに書き込み電流を流したときに発生磁界をＴＭＲ素子ＶＲに効果的に集中させることができる。このことは、ＴＭＲ素子の書き込み電流の低減につながる。また、書き込みビット線３０及び書き込みワード線２５の側面にあるヨーク材は、隣接セルが近接して配置された場合に書き込み磁界の非選択セルへの影響を抑制する働きをするため、ＭＲＡＭセルの高密度化にも有利である。以上により、書き込み電流の低減とクロストークの低減を図った大容量ＭＲＡＭが得られる。
【００３４】
［実施の形態２］
図６は、図２の積層構造を基本として、書き込みビット線（Ｗ−ＢＬ）３０を上下の二つずつのセルで共有させた実施の形態を示している。書き込みビット線３０の共有に伴って、書き込みワード線（Ｗ−ＷＬ）２５についても、２番目と３番目のＴＭＲ素子ＶＲ２，ＶＲ３で共有させている。最上部のＴＭＲ素子ＶＲ４についてはその上方に書き込みワード線２５ｄを、最下部のＴＭＲ素子ＶＲ１については、その下方に書き込みワード線２５ａを配置している。
【００３５】
以上の積層ＭＲＡＭを基本として、書き込みビット線（Ｗ−ＢＬ）３０と書き込みワード線（Ｗ−ＷＬ）２５の周囲にヨーク材を形成した構造が、図７及び図８である。図７は、図６に対応する断面であり、図８はこれと直交する書き込みワード線２５に沿った断面である。
【００３６】
書き込みワード線２５、書き込みビット線３０が上下のＴＭＲ素子ＶＲで共有されているため、ヨーク材５１，５２はこれらの配線の両側面のみに配置している。書き込みビット線３０の側面のヨーク材５２は、図８に示すように、ビット線金属膜の上下面からＴＭＲ素子ＶＲの近くまで延在させており、これによりＴＭＲ素子ＶＲにより磁界を集中させることを可能としている。
【００３７】
これにより、先の実施の形態と同様の効果が得られる他、積層膜の共有により、積層構造及び製造工程が簡単になる。また、書き込みビット線３０の側面のヨーク材５２を上下に延長させることによって、書き込み電流の一層の低減が可能になる。
【００３８】
［実施の形態３］
図９は、他の積層型ＭＲＡＭの等価回路を示している。この積層型ＭＲＡＭでは、４個のＴＭＲ素子ＶＲがひとつのスイッチ素子であるＭＯＳトランジスタＱＮに並列接続されている。各々のＴＭＲ素子ＶＲには、下部電極側に配置された書き込みワード線Ｗ−ＷＬと上部電極側に配置された書き込みビット線Ｗ−ＢＬが互いに交差して設けられる。各ＴＭＲ素子ＶＲの一端は、ＭＯＳトランジスタＱＮを介してソース線ＳＬに接続され、他端は積層構造の最上部に形成される読み出しビット線Ｒ−ＢＬに接続される。ＭＯＳトランジスタＱＮのゲートが読み出しワード線Ｒ−ＷＬとなることは、先の実施の形態と同じである。
【００３９】
４個のＴＭＲ素子ＶＲは並列接続であるが、その読み出し法は先の実施の形態の直列接続の場合と同様である。即ち、セルユニットの電流の読み出し、選択セルへの“１”データ書き込み、及び再度セルニットの電流の読み出しを行って、２回の読み出し電流の比較によりデータを判別することができる。
【００４０】
図１０は、以上の積層ＭＲＡＭの積層構造を示し、図１１はセルのレイアウトを示している。図１０は、書き込みビット線Ｗ−ＢＬに沿った断面図であり、ＴＭＲ素子ＶＲ（ＶＲ１〜ＶＲ４）は、図１１に示したように、ＭＯＳトランジスタＱＮが形成された素子領域の外の素子分離領域に形成され、実際には図２の断面には同時には現れない。
【００４１】
ＭＯＳトランジスタＱＮのソース１４は、コンタクト２１を介して第１層金属膜によるソース線（ＳＬ）２３に接続され、ドレイン１３はコンタクト３１を介してソース線ＳＬと同じ金属膜による中継電極２２に接続される。各ＴＭＲ素子ＶＲは、先の実施の形態と同様に層間絶縁膜４０内に埋め込まれて順次積層され、下部金属電極２６（２６ａ〜２６ｄ）と上部金属電極２８（２８ａ〜２８ｄ）により挟まれている。各ＴＭＲ素子ＶＲの直下近傍には、層間絶縁膜４０に埋め込まれて読み出しワード線１２と並行するように書き込みワード線（Ｗ−ＷＬ）２５（２５ａ〜２５ｄ）が配設されている。各ＴＭＲ素子ＶＲの直上近傍には、層間絶縁膜４０に埋め込まれて読み出しワード線１２や書き込みワード線２５と交差する書き込みビット線（Ｗ−ＢＬ）３０（３０ａ〜３０ｄ）が配設されている。
【００４２】
各ＴＭＲ素子ＶＲの下部電極２６及び上部電極２８は、図１１に示すように、それぞれＭＯＳトランジスタＱＮのドレイン１３の領域及びソース１４の領域上まで導かれている。各下部電極２６は、ドレイン領域１３上で、書き込みワード線２５と同じ金属膜でパターニングされた中継用電極２４（２４ａ〜２４ｄ）を介し、コンタクトプラグ３１を介して、ドレイン１３に並列接続される。上部電極２８は、コンタクトプラグ３２を介して並列接続され、最上部に配設された読み出しビット線（Ｒ−ＢＬ）４１に接続されている。
【００４３】
図１２は、図１０の積層構造を基本として、書き込みビット線（Ｗ−ＢＬ）３０と書き込みワード線（Ｗ−ＷＬ）２５の周囲にヨーク材を形成した構造であり、図１３は、これと直交する書き込みワード線２５に沿った断面である。図示のように、書き込みワード線２５には、そのＴＭＲ素子ＶＲと対向する面を除く面（側面及び底面）を覆うようにヨーク材５１が形成されている。ヨーク材５１の両開放上端は、ＴＭＲ素子ＶＲの両短辺部に近い位置にある。書き込みビット線３０にも同様に、ＴＭＲ素子ＶＲと対向する面を除く面（側面及び上面）にヨーク材５１が形成されている。このヨーク材５２の両開放下端は、図１３に示すように、ＴＭＲ素子ＶＲの両長辺の近傍に位置するように、書き込みビット線３０の底面より下に延長した状態に形成されている。
【００４４】
この様に書き込みビット線３０と書き込みワード線２５の周囲にヨーク材を形成することにより、先の実施の形態と同様に、発生磁界をＴＭＲ素子ＶＲに効果的に集中させることができ、隣接セルへの磁界の漏れを抑制することができる。従って、書き込み電流の低減とクロストークの低減を図った大容量ＭＲＡＭが得られる。
【００４５】
［実施の形態４］
図１４は、図１０の積層構造を基本として、書き込みビット線（Ｗ−ＢＬ）３０を上下の二つずつのセルで共有させた実施の形態を示している。書き込みビット線３０の共有に伴って、書き込みワード線（Ｗ−ＷＬ）２５についても、２番目と３番目のＴＭＲ素子ＶＲ２，ＶＲ３で共有させている。最上部のＴＭＲ素子ＶＲ４についてはその上方に書き込みワード線２５ｄを、最下部のＴＭＲ素子ＶＲ１については、その下方に書き込みワード線２５ａを配置している。書き込みビット線３０の共有化に伴って、ＴＭＲ素子ＶＲ１，ＶＲ３の下部電極２６ａ，２６ｂと、ＴＭＲ素子ＶＲ２，ＶＲ４の上部電極２８ｂ，２８ｄを共通に拡散層１３に、ＴＭＲ素子ＶＲ１，ＶＲ３の上部電極２８ａ，２８ｃとＴＭＲ素子ＶＲ２，ＶＲ４の下部電極２６ｂ，２６ｄを共通に読み出しビット線（Ｒ−ＢＬ）４１に接続している。
【００４６】
以上の積層ＭＲＡＭを基本として、書き込みビット線（Ｗ−ＢＬ）３０と書き込みワード線（Ｗ−ＷＬ）２５の周囲にヨーク材を形成した構造が、図１５及び図１６である。図１５は、図１４に対応する断面であり、図１６はこれと直交する書き込みワード線２５に沿った断面である。
【００４７】
書き込みワード線２５、書き込みビット線３０が上下のＴＭＲ素子ＶＲで共有されているため、ヨーク材５１，５２はこれらの配線の両側面のみに配置している。書き込みビット線３０の側面のヨーク材５２は、図１６に示すように、ビット線金属膜の上下面からＴＭＲ素子ＶＲの近くまで延在させており、これによりＴＭＲ素子ＶＲにより磁界を集中させることを可能としている。
【００４８】
これにより、実施の形態２と同様、金属膜の共有により、積層構造及び製造工程が簡単になる。また、書き込みビット線３０の側面のヨーク材５２を上下に延長させることによって、書き込み電流の一層の低減が可能になる。
【００４９】
［実施の形態５］
図１７は、他の積層型ＭＲＡＭの一つのセルユニット部の等価回路を示している。このセルユニットは、４個のＴＭＲ素子ＶＲ１〜ＶＲ４が２個ずつ並列接続されて、これが一つのスイッチ素子であるＭＯＳトランジスタＱＮに直列接続されて構成されている。ＴＭＲ素子ＶＲ４の端子電極は、データ線である読み出しビット線Ｒ−ＢＬに接続され、ＭＯＳトランジスタＱＮのソースは、ソース線ＳＬに接続される。
【００５０】
書き込みワード線Ｗ−ＷＬは、二つのＴＭＲ素子ＶＲ２，ＶＲ３の間では共有され、残りのＴＭＲ素子ＶＲ１，ＶＲ４にはそれぞれ独立に設けられている。書き込みビット線Ｗ−ＢＬは、二つずつのＴＭＲ素子ＶＲ１，ＶＲ２の間及びＶＲ３，ＶＲ４の間で共有されている。
【００５１】
図１８は、この積層ＭＲＡＭの書き込みビット線Ｗ−ＢＬに沿った断面を示しており、図１９はそのセルレイアウトを示している。図１９に示したように、第１及び第３のＴＭＲ素子ＶＲ１，ＶＲ３の下部電極２６ａ，２６ｃと、第２及び第４のＴＭＲ素子ＶＲ２，ＶＲ４の上部電極２８ｂ，２８ｄとが同じパターンでＭＯＳトランジスタのドレイン１３の領域まで導かれる。そしてドレイン１３の領域上で、下部電極２６ａ，２６ｃと上部電極２８ｂ，２８ｄの間がそれぞれコンタクトプラグ３１により接続される。
【００５２】
また、第１及び第３のＴＭＲ素子ＶＲ１，ＶＲ３の上部電極２８ａ，２８ｃと、第２及び第４のＴＭＲ素子ＶＲ２，ＶＲ４の下部電極２６ｂ，２６ｄとが同じパターンでＭＯＳトランジスタのゲート領域まで導かれる。そしてゲート領域上で、下部電極２６ｂ，２６ｄと上部電極２８ａ，２８ｃの間がそれぞれコンタクトプラグ３２により接続される。最下部のＴＭＲ素子ＶＲ１の下部電極２６ａはコンタクトプラグ３１を介してドレイン１３に接続され、最上部のＴＭＲ素子ＶＲ４の下部電極２６ｄは、コンタクトプラグ３２を介して最上層の読み出しビット線（Ｒ−ＢＬ）４１に接続される。
【００５３】
これにより、等価的には、図１７に示したように、ＴＭＲ素子を２個ずつ並列接続してこれを直列接続したセルユニットが構成される。
【００５４】
以上の積層ＭＲＡＭを基本として、書き込みビット線（Ｗ−ＢＬ）３０と書き込みワード線（Ｗ−ＷＬ）２５の周囲にヨーク材を形成した構造が、図２０及び図２１である。図２０は、図１８に対応する断面であり、図２１はこれと直交する書き込みワード線２５に沿った断面である。
【００５５】
書き込みワード線２５には、そのＴＭＲ素子ＶＲと対向する面を除く側面と底面にヨーク材５１が形成されている。書き込みビット線３０には同様に、ＴＭＲ素子ＶＲに対向する面を除いて、上面と側面にヨーク材５２が形成されている。
書き込みビット線３０の側面のヨーク材５２は、図２１に示すように、ビット線金属膜の上下面からＴＭＲ素子ＶＲの近くまで延在させており、これによりＴＭＲ素子ＶＲにより磁界を集中させることを可能としている。
【００５６】
以上により、先の実施の形態と同様に、発生磁界をＴＭＲ素子ＶＲに効果的に集中させることができ、隣接セルへの磁界の漏れを抑制することができる。従って、書き込み電流の低減とクロストークの低減を図った大容量ＭＲＡＭが得られる。
【００５７】
［実施の形態６］
図２２は、図１８の積層構造を基本として、書き込みビット線（Ｗ−ＢＬ）３０を上下の二つずつのＴＭＲ素子で共有させた実施の形態を示している。書き込みビット線３０の共有に伴って、書き込みワード線（Ｗ−ＷＬ）２５についても、２番目と３番目のＴＭＲ素子ＶＲ２，ＶＲ３で共有させている。最上部のＴＭＲ素子ＶＲ４についてはその上方に書き込みワード線２５ｄを、最下部のＴＭＲ素子ＶＲ１については、その下方に書き込みワード線２５ａを配置している。図２３は、そのセルレイアウトであり、これは図１９と同じである。
【００５８】
図２２の積層ＭＲＡＭを基本として、書き込みビット線（Ｗ−ＢＬ）３０と書き込みワード線（Ｗ−ＷＬ）２５の周囲にヨーク材を形成した構造が、図２４及び図２５である。図２４は、図２２に対応する断面であり、図２５はこれと直交する書き込みワード線２５に沿った断面である。
【００５９】
書き込みワード線２５には、側面のみにヨーク材５１が形成されている。書き込みビット線３０には同様に、側面のみにヨーク材５２が形成されている。これにより、各ＴＭＲ素子ＶＲにより磁界を集中させることを可能としている。
【００６０】
［実施の形態７］
図２６は、他の積層型ＭＲＡＭの一つのセルユニット部の等価回路を示している。このセルユニットは、４個のＴＭＲ素子ＶＲ１〜ＶＲ４が一つのスイッチ素子であるＭＯＳトランジスタＱＮに並列接続されているが、それぞれ独立にアクセス可能に構成されている。即ち、ＭＯＳトランジスタＱＮの一端は、データ線である読み出しビット線Ｒ−ＢＬに接続され、各ＴＭＲ素子ＶＲの書き込みワード線Ｗ−ＢＬは、それぞれＴＭＲ素子ＶＲの一端に接続されて、読み出し時の電流配線ともなる。
【００６１】
図２７は、この積層ＭＲＡＭの積層構造を示す書き込みビット線に沿った断面図であり、図２８はセルレイアウトである。ＭＯＳトランジスタＱＮのソース１４は、コンタクトプラグ２１を介して第１層金属配線である読み出しビット線（Ｒ−ＢＬ）４１に接続されている。読み出しビット線４１は、図２８に示すようにＭＯＳトランジスタの領域の外に引き出されて、素子分離領域に配設されている。ＭＯＳトランジスタが形成された上に、順次ＴＭＲ素子ＶＲが積層されている。各ＴＭＲ素子ＶＲの上部電極を兼ねて、書き込みビット線（Ｗ−ＢＬ）３０が形成されている。各ＴＭＲ素子ＶＲの下方には、書き込みワード線（Ｗ−ＷＬ）２５が埋め込まれている。
【００６２】
各ＴＭＲ素子ＶＲの下部電極２６は、図２８に示すように、ＭＯＳトランジスタＱＮのドレイン１３の領域上まで導かれており、書き込みワード線２５と同時に形成される中継電極２４及びコンタクトプラグ３１を介してドレイン１３に共通接続されている。
【００６３】
図２９及び図３０は、図２７の積層ＭＲＡＭを基本として、書き込みビット線（Ｗ−ＢＬ）３０と書き込みワード線（Ｗ−ＷＬ）２５の周囲にヨーク材を形成した構造である。図２９は、図２７に対応する断面であり、図３０はこれと直交する書き込みワード線２５に沿った断面である。
【００６４】
書き込みワード線２５には、そのＴＭＲ素子ＶＲと対向する面を除く側面と底面にヨーク材５１が形成されている。書き込みビット線３０には同様に、ＴＭＲ素子ＶＲに対向する面を除いて、上面と側面にヨーク材５２が形成されている。
これにより、ＴＭＲ素子ＶＲにより磁界を集中させることができる。従って、先の実施の形態と同様に、書き込み電流の低減と隣接セルへの磁界の漏れを抑制した大容量ＭＲＡＭが得られる。
【００６５】
［実施の形態８］
図３１は、他の積層ＭＲＡＭの構造を図２７と対応させて示している。図２７と異なる点は、書き込みビット線３０を各ＴＭＲ素子ＶＲの下方に埋め込み、書き込みワード線２５を各ＴＭＲ素子ＶＲの上部に配置してこの書き込みワード線２５をＴＭＲ素子ＶＲの端子配線として用いていることである。従って、等価的には図２６と同様になる。
【００６６】
図３２及び図３３は、図３１の積層ＭＲＡＭを基本として、書き込みビット線（Ｗ−ＢＬ）３０と書き込みワード線（Ｗ−ＷＬ）２５の周囲にヨーク材を形成した構造である。図３２は、図３１に対応する断面であり、図３３はこれと直交する書き込みワード線２５に沿った断面である。
【００６７】
書き込みワード線２５には、そのＴＭＲ素子ＶＲと対向する面を除く側面と上面にヨーク材５１が形成されている。書き込みビット線３０には同様に、ＴＭＲ素子ＶＲに対向する面を除いて、底面と側面にヨーク材５２が形成されている。これにより、ＴＭＲ素子ＶＲにより磁界を集中させることができる。従って、先の実施の形態と同様に、書き込み電流の低減と隣接セルへの磁界の漏れを抑制した大容量ＭＲＡＭが得られる。
【００６８】
なお以上の実施の形態において、ヨーク材を設ける場合に、書き込みワード線と書き込みビット線の双方に形成しているが、いずれか一方のみに形成することによっても、書き込み電流低減効果が得られる。
また、選択スイッチング素子としてＭＯＳトランジスタを用いた例を示したが、ダイオードを用いた場合にも同様にこの発明を適用することができる。
【００６９】
【発明の効果】
以上述べたようにこの発明によれば、磁気メモリ装置の高密度化と低消費電力化を図ることができる。
【図面の簡単な説明】
【図１】この発明の実施の形態による積層ＭＲＡＭの等価回路を示す図である。
【図２】同積層ＭＲＡＭの積層構造を示す模式的断面図である。
【図３】同積層ＭＲＡＭのセルレイアウトを示す図である。
【図４】同積層ＭＲＡＭを改良した積層ＭＲＡＭを図２に対応させて示す模式的断面図である。
【図５】図４と直交する方向の模式的断面図である。
【図６】他の実施の形態による積層ＭＲＡＭの模式的断面図である。
【図７】同積層ＭＲＡＭを改良した積層ＭＲＡＭを図６に対応させて示す模式的断面図である。
【図８】図７と直交する方向の模式的断面図である。
【図９】他の実施の形態による積層ＭＲＡＭの等価回路を示す図である。
【図１０】同積層ＭＲＡＭの積層構造を示す模式的断面図である。
【図１１】同積層ＭＲＡＭのセルレイアウトを示す図である。
【図１２】同積層ＭＲＡＭを改良した積層ＭＲＡＭを図１０に対応させて示す模式的断面図である。
【図１３】図１２と直交する方向の模式的断面図である。
【図１４】他の実施の形態による積層ＭＲＡＭの模式的断面図である。
【図１５】同積層ＭＲＡＭを改良した積層ＭＲＡＭを図１４に対応させて示す模式的断面図である。
【図１６】図１５と直交する方向の模式的断面図である。
【図１７】他の実施の形態による積層ＭＲＡＭの等価回路を示す図である。
【図１８】同積層ＭＲＡＭの積層構造を示す模式的断面図である。
【図１９】同積層ＭＲＡＭのセルレイアウトを示す図である。
【図２０】同積層ＭＲＡＭを改良した積層ＭＲＡＭを図１８に対応させて示す模式的断面図である。
【図２１】図２０と直交する方向の模式的断面図である。
【図２２】他の実施の形態の積層ＭＲＡＭの積層構造を示す模式的断面図である。
【図２３】同積層ＭＲＡＭのセルレイアウトを示す図である。
【図２４】同積層ＭＲＡＭを改良した積層ＭＲＡＭを図２２に対応させて示す模式的断面図である。
【図２５】図２４と直交する方向の模式的断面図である。
【図２６】他の実施の形態による積層ＭＲＡＭの等価回路を示す図である。
【図２７】同積層ＭＲＡＭの積層構造を示す模式的断面図である。
【図２８】同積層ＭＲＡＭのセルレイアウトを示す図である。
【図２９】同積層ＭＲＡＭを改良した積層ＭＲＡＭを図２７に対応させて示す模式的断面図である。
【図３０】図２９と直交する方向の模式的断面図である。
【図３１】他の実施の形態の積層ＭＲＡＭの積層構造を示す模式的断面図である。
【図３２】同積層ＭＲＡＭを改良した積層ＭＲＡＭを図３１に対応させて示す模式的断面図である。
【図３３】図３２と直交する方向の模式的断面図である。
【図３４】ＭＲＡＭの書き込み原理を説明するための図である。
【図３５】ＴＭＲ素子の基本構造と動作原理を説明するための図である。
【図３６】ＴＭＲ素子の特性を示す図である。
【図３７】ＴＭＲ素子の原理を説明するためのアステロイド曲線である。
【図３８】ＴＭＲ素子の集積化構造を示す図である。
【図３９】ＴＭＲ素子の他の集積化構造を示す図である。
【符号の説明】
１０…シリコン基板、１１…素子分離絶縁膜、１２…読み出しワード線（Ｒ−ＷＬ）、１３，１４…ドレイン，ソース、２１…コンタクトプラグ、２３…ソース線（ＳＬ）、２５（２５ａ〜２５ｄ）…書き込みワード線（Ｗ−ＷＬ）、２６（２６ａ〜２６ｄ）…下部電極、２７（２７ａ〜２７ｄ）…ＴＭＲ素子（ＶＲ）、２８（２８ａ〜２８ｄ）…上部電極、３０（３０ａ〜３０ｄ）…書き込みビット線（Ｗ−ＢＬ）、３１，３２…コンタクトプラグ、４０…層間絶縁幕、４１…読み出しビット線（Ｒ−ＢＬ）、５１，５２…ヨーク材。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
2004031640.tif 000010
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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