(57)【要約】【課題】本発明は、素子を小型化することができ、浮遊容量が少なくノイズを低減できる電荷移動素子とイメージセンサ、及び生成電荷の移動方法を提供することを目的とする。【解決手段】本発明の電荷移動素子とイメージセンサ、生成電荷の移動方法は、Ｎ型シリコン層２とＰ型シリコン層３に電圧を加えて空乏層を形成し、該空乏層によって外部から受光したとき電荷を生成するとともに、蓄積した電荷を電界の作用でＮ＋電極５まで一定速度で移動させ、Ｎ型シリコン層２の端部には移動してきた電荷を出力するためのサンプリングゲート部１０を設け、サンプリングゲート部１０が電荷の移動時間で該電荷の生成位置を表す受光信号として時系列で出力することを特徴とする。【選択図】　　　　図１
2004128111.tif 000002
【特許請求の範囲】
【請求項１】
第１電極が設けられたＮ型半導体層と、該Ｎ型半導体層に接合され第２電極が設けられたＰ型半導体層とを備え、前記Ｎ型半導体層と前記Ｐ型半導体層とが２つで一定の厚さに接合され、前記第１電極と前記第２電極がその平行な２表面の対角位置に設けられた電荷移動素子であって、
前記Ｎ型半導体層と前記Ｐ型半導体層には印加電圧により空乏層が形成され、該Ｎ型半導体層の空乏層が、外部から受光したとき電荷を生成するとともに蓄積した電荷を電界の作用で前記第１電極まで一定速度で移動させることができ、
前記Ｎ型半導体層の端部には移動してきた電荷を出力するためのサンプリングゲート部が設けられ、該サンプリングゲート部が電荷の移動時間で該電荷の生成位置を表す受光信号として時系列で出力することを特徴とする電荷移動素子。
【請求項２】
前記Ｎ型半導体層が、前記第２電極側端部から所定の位置で、該端部からの距離の一次関数で表せる厚さを備えた形状を有していることを特徴とする請求項１記載の移動電荷素子。
【請求項３】
前記Ｎ型半導体層の表面にＳｉＯ２層を形成され、該ＳｉＯ２層には所定ピッチで画素単位を形成するための突部が設けられたことを特徴とする請求項１または２記載の移動電荷素子。
【請求項４】
前記Ｐ型半導体層の表面にＳｉＯ２層を形成され、該ＳｉＯ２層には所定ピッチで画素単位を形成するための突部が設けられたことを特徴とする請求項１〜３のいずれかに記載の移動電荷素子。
【請求項５】
前記ＳｉＯ２層が櫛形断面を備えていることを特徴とする請求項３または４記載の移動電荷素子。
【請求項６】
請求項１記載の移動電荷素子において、Ｎ型半導体層とＰ型半導体層とが２つで一定の厚さに接合するのに代えて、Ｎ型半導体層の厚さがＰ型半導体層の厚さより十分小さい場合に、前記Ｐ型半導体層が、前記第１電極側端部から所定の位置で、該端部からの距離の一次関数の平方根の関数で表せる厚さを備えた形状を有していることを特徴とする移動電荷素子。
【請求項７】
請求項３〜６のいずれかの移動電荷素子が複数併設されるとともに、各移動電荷素子の各サンプリングゲート部で読み出された各信号を順次転送する転送レジスタと、前記転送レジスタからの信号を順次出力する出力部とを備え、前記サンプリングゲート部と前記転送レジスタと前記出力部に対して動作タイミングを与えるタイミング制御部が設けられたことを特徴とするイメージセンサ。
【請求項８】
請求項１、２、６のいずれかに記載の移動電荷素子が複数併設されるとともに、各移動電荷素子のサンプリングゲート部からの各出力をそれぞれデジタル化するＡＤコンバータと、前記ＡＤコンバータから出力された各信号を順次転送する転送レジスタと、前記転送レジスタからの信号を順次出力する出力部とを備え、前記サンプリングゲート部と前記ＡＤコンバータと前記転送レジスタと前記出力部に対して動作タイミングを与えるタイミング制御部が設けられたことを特徴とするイメージセンサ。
【請求項９】
Ｎ型半導体層とＰ型半導体層を全体として一定の厚さになるように接合し、第１電極を前記Ｎ型半導体層の表面の一端側に、第２電極を前記Ｐ型半導体層の表面の他端側に設け、前記Ｎ型半導体層と前記Ｐ型半導体層に空乏層を形成し、外部から受光したとき、該Ｎ型半導体層の空乏層に生成される電荷を蓄積後に電界で前記第１電極まで一定速度で移動し、電荷の移動時間に基づいて該電荷の生成位置を表す受光信号として出力することを特徴とする生成電荷の移動方法。
【請求項１０】
前記Ｎ型半導体層に対して、前記第１電極側端部から所定の位置で、該端部からの距離の一次関数で表せる厚さを与えることを特徴とする請求項９記載の生成電荷の移動方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、光電変換で発生した電荷を素子内で一定の移動速度を保って移動させ時系列信号として出力する電荷移動素子と、それを用いたイメージセンサ、及び受光して生成した電荷を時系列信号として出力する生成電荷の移動方法に関する。
【０００２】
【従来の技術】
近年のデジタル化の波は凄まじく、現在、画像情報や音声情報等の情報はデジタルデータとしてネットワークを行き交い、マルチメディア社会の扉を押し開けている。中でも画像情報は情報量が大きく、今後の情報化の趨勢は画像情報をシステムに取り込む撮像装置にかかっているともいえ、撮像装置に大きな期待が寄せられている。
【０００３】
ところで、撮像装置のキーデバイスとして、この十数年間ＣＣＤ（ｃｈａｒｇｅ−ｃｏｕｐｌｅｄ　ｄｅｖｉｃｅ）撮像素子が多く使用されてきた。これは、ＣＣＤ撮像素子が、デジタル処理の容易さ、小型化、低電圧化、歪の少なさ等の点で、従来の撮像管を凌駕したためと考えられる。ＣＣＤ固体撮像素子のほかにもＣＭＯＳ撮像素子等も提案されたが、ノイズが大きく実用化が遅れた。ただ、後述するように最近ではこのＣＭＯＳ撮像素子に対して改良が進み、ノイズを減少させることが可能になり有望視されてきている。そこで、固体撮像素子として主流占めてきたＣＣＤ固体撮像素子について先ず説明する。ＣＣＤ撮像素子は、各画素で発生した電荷を信号読み出し装置によって読み出しを行うが、信号読み出しの方式としては、Ｘ−Ｙアドレス等でアドレス選択を行うアドレス読み出し方式と、転送を行って読み出す転送方式の２つの方式がある。
【０００４】
アドレス読み出し方式のＣＣＤ撮像素子は、多くの選択線を設けることが必要であり、また画素ごとに蓄積した電荷を信号線に出力するタイミングをずらさなければならず、すべての画素から信号を取り出すためには取り出し時間と画素数に比例した時間が必要となる。従って、取り出し時間を短縮しようと思えば電荷を蓄積する時間も同時に短縮させざるをえないものであった。しかし、信号線を金属線とすることができ、信号伝達力が大きく、ランダムアクセスに適しているという大きな特徴がある。ただ、浮遊容量が大きいため、電気的特性のばらつきにより雑音が大きくなるといった欠点を有している。
【０００５】
これに対し、転送方式は、すべての画素において同時に電荷を蓄積して信号線から出力でき、電荷の蓄積時間と取り出し時間を独立に扱え、時間の短縮をすることが可能で、設計の自由度も高い。さらに、この方式はＳＮ比が高く、高画質化に適した方式である。しかし、転送方式は信号の伝達が半導体の内部に形成された空乏層を利用するため、転送する最大電荷量に制限があるものであった。そして、受光部のほかに転送用ＣＣＤを配置する必要があり、このため原理的に小型化が難しく、場合によってはスミア現象を低減するための蓄積領域も必要な素子もあり小型化の障害となっている。従って、この方式は他の機能をおとさずに如何に小型化するかが求められている。
【０００６】
そこで、従来の転送方式のＣＣＤ撮像素子についてさらに具体的に説明する。従来の転送方式には、代表的なものとしてインターライン転送方式とフレーム転送方式等がある。図８は従来のインターライン転送方式のＣＣＤ撮像素子の構成図である。図８に示すように、従来のインターライン転送方式のＣＣＤ固体撮像素子は、垂直転送用ＣＣＤ１０１が各受光部１００の列の間に配置され、この垂直転送用ＣＣＤ１０１はＣＣＤ固体撮像素子の下端で水平転送用ＣＣＤ１０２に接続されている。垂直転送用ＣＣＤ１０１と水平転送用ＣＣＤ１０２は遮光膜で被覆される。各受光部１００で同時に蓄積された電荷は、転送ゲートがＯＮすると各受光部１００から垂直転送用ＣＣＤ１０１に送られる。
【０００７】
垂直転送用ＣＣＤ１０１に読み出された電荷は、入力されるクロックに同期して素子内に次々と電位井戸が形成されることにより、順に水平転送用ＣＣＤ１０２側に送られる。最下端にまで転送されると、１行分が水平転送用ＣＣＤ１０２に渡される。１画面分の電荷を水平転送用ＣＣＤ１０２から読み出したら、垂直転送用ＣＣＤ１０１の中は空になり、再び各受光部１００によって蓄積された次の画面の電荷を読み出すものである。
【０００８】
このインターライン転送方式は、垂直転送用ＣＣＤ１０１と水平転送用ＣＣＤ１０２を設けるため、スミアに関しては有効な方式である。しかし、受光面積の３０％〜４０％を受光部１００と関係ない垂直転送用ＣＣＤ１０１と水平転送用ＣＣＤ１０２が占めており、光の利用率が悪い上、これらの構成を設けるため小型化に限界があった。
【０００９】
次に、従来のフレーム転送方式のＣＣＤ撮像素子について説明する（特許文献１の従来技術参照）。
【００１０】
【特許文献１】
特開平１０−２００８１８号公報
図９は従来のフレーム転送方式のＣＣＤ撮像素子の構成図である。図９に示すように、このフレーム転送方式のＣＣＤ撮像素子は、撮像部１０３、蓄積部１０４、水平転送部１０５及び出力部１０６より構成される。撮像部１０３は、垂直方向に連続する互いに平行な複数のＣＣＤシフトレジスタからなり、これらのシフトレジスタの各ビットがそれぞれ受光画素を構成する。この撮像部１０３に蓄積された情報電荷が蓄積部１０４へ高速転送される。蓄積部１０４は複数のＣＣＤシフトレジスタからなり、情報電荷が一時的に蓄積される。この蓄積部１０４は、取り込まれた情報電荷を１行単位で水平転送部１０５へ転送する。水平転送部１０５は１水平ライン単位で情報電荷を順次出力部１０６に転送し、出力部１０６は１画素毎の情報電荷量に対応する電圧値を出力する。
【００１１】
このフレーム転送方式のＣＣＤ撮像素子は、インターライン転送方式と比較すると、垂直転送用ＣＣＤがなく、撮像部１０３がこれを兼ねているため、この分小型化しているともいえる。しかし、別に蓄積部１０４が必要となり、全体として小型化したとはいえない。ただ、この（特許文献１）の技術では、受光画素を常時蓄積画素と選択蓄積画素に分け、蓄積部１０４の行数を減らして、少しチップサイズを小さくし、信号処理を簡略化している。しかしまだ十分小型化していない。
【００１２】
このように、従来のＣＣＤ撮像素子は、インターライン転送方式もフレーム転送方式もそれぞれ小型化に対しては問題があり、今のところ、受光部が転送用レジスタを兼ね、蓄積部が不用であり、ノイズ、転送速度、分解能等に優れた素子はＣＣＤでは実現が難しい。
【００１３】
続いて、上述したＣＭＯＳ撮像素子について説明すると、ＣＭＯＳの製造技術が適用できるため、製造上の恩恵を受けて小型化が可能になるというメリットはあるものの、ＭＯＳトランジスタの製造上の特性のばらつき、各信号線に寄生する寄生容量のばらつき、トランジスタ領域への電流のリークが信号にノイズを与え、ＣＣＤ撮像素子と比較して画質の点で遅れをとっていた。しかし、近年ノイズキャンセラー回路の改良や、フローティングゲート検出器（ＦＧＡ）、酸化皮膜厚の最適化等の技術が提案され、現在有望視されるに至っている。しかし、ＣＣＤ撮像素子に比べてノイズの面では依然改良の余地があり、受光部が転送用レジスタを兼ね蓄積部が不用な素子は実現可能かという点はＣＣＤ撮像素子と同様に困難である。
【００１４】
さて、以上説明した撮像素子はいずれも撮像部を構成する各画素の電荷を順次ビット単位で転送してデータ化するものであった。従って各画素の位置は平面上の配列位置と対応しており、光電変換で生成される電荷は各画素との関係付けさえあればよく、その後ビット転送するだけでその電荷発生位置は問題にしなくてもよいものであった。
【００１５】
これに対し、ビット単位で転送するのでなく、移動時間を利用して電荷の発生位置を測定する装置がある。これは、電離放射線が入射して半導体内で発生した電荷の発生位置を移動時間で直接測定するもので、撮像装置ではないが、半導体ドリフト検出器（Ｓｉｌｉｃｏｎ　Ｄｒｉｆｔ　Ｄｅｔｅｃｔｏｒ）と呼ばれるものである。シリコン内の電荷キャリア形成位置を推定するため、シリコン内を移動するキャリアの移動時間を利用する。図１０は従来のキャリア形成位置を測定する半導体ドリフト検出器の構成図である。
【００１６】
図１０に示すように、シリコンウェハ１０７の両面に多数のｐ＋ストリップ１０８と端部の収集用ｎ＋陽極１０９が設けられている。シリコンウェハ１０７に逆バイアスをかけ内部に空乏層を形成する。この結果シリコンウェハ１０７内に発生した電子１１０は電位井戸の中に閉じ込められ、これをｐ＋ストリップ１０８から段階的に加えた電界により、電界の作用している収集用ｎ＋陽極１０９の方向へ移動させるものであった。このとき電子が収集用ｎ＋陽極１０９にまで移動する移動時間は、電荷キャリア形成位置と収集用ｎ＋陽極１０９の間の距離に比例する。正孔は最短位置のｐ＋ストリップ１０８に収集される。
【００１７】
ただ、この従来の半導体ドリフト検出器は、電離放射線の入射した位置、数を検出するものであり、転送用レジスタのように画素で光電変換された電荷を移動させて時系列信号として出力するものではない。入射位置と数が分かれば足りる装置であり、構造は複雑なものであった。また、電子の移動速度は正確には一定ではなく、転送用レジスタのような転送手段としては使えないものであった。
【００１８】
【発明が解決しようとする課題】
以上説明したように、従来のインターライン転送方式のＣＣＤ撮像素子は、垂直転送用ＣＣＤと水平転送用ＣＣＤを設けるためスミアに関しては有効であるが、受光面積の３０％〜４０％を受光部と関係ない垂直転送用ＣＣＤと水平転送用ＣＣＤが占めており、光の利用率が悪い上、これらの構成を設けるため小型化に限界があった。また、フレーム転送方式のＣＣＤ撮像素子は、インターライン転送方式と比較すると、垂直転送用ＣＣＤがなく撮像部がこれを兼ねているが、蓄積部を設ける必要があった。従って、受光部が転送用レジスタを兼ね、蓄積部が不用な、ノイズ、転送速度、分解能等に問題のない素子はＣＣＤでは実現が難しい。
【００１９】
また、ＣＭＯＳ撮像素子はＣＣＤ撮像素子と比較してノイズの面では改良の余地があり、受光部が転送用レジスタを兼ね蓄積部が不用な素子は実現可能かという点はＣＣＤ撮像素子と同様である。
【００２０】
さらに従来の半導体ドリフト検出器は、電離放射線の入射した位置を検出するものであり、転送用レジスタのように画素で光電変換された電荷を移動させて出力することはできなかった。また、電子の移動速度を一定にできず、転送用レジスタとしては使えないものであった。
【００２１】
そこで、本発明はこのような従来の課題を解決するものであって、素子を小型化することができ、浮遊容量が少なくノイズを低減できる電荷移動素子を提供することを目的とする。
【００２２】
また本発明は、素子を小型化することができ、浮遊容量が少なくノイズを低減できるイメージセンサを提供することを目的とする。
【００２３】
さらに本発明は、素子を小型化することができ、浮遊容量が少なくノイズを低減できる新方式の生成電荷の移動方法を提供することを目的とする。
【００２４】
【課題を解決するための手段】
本発明の電荷移動素子は、Ｎ型半導体層とＰ型半導体層には印加電圧により空乏層が形成され、該Ｎ型半導体層の空乏層が、外部から受光したとき電荷を生成するとともに蓄積した電荷を電界の作用で第１電極まで一定速度で移動させることができ、Ｎ型半導体層の端部には移動してきた電荷を出力するためのサンプリングゲート部が設けられ、該サンプリングゲート部が電荷の移動時間で該電荷の生成位置を表す受光信号として時系列で出力することを特徴とする。
【００２５】
これにより、素子を小型化することができ、浮遊容量が少なくノイズを低減できる。
【００２６】
また、本発明のイメージセンサは、上述の移動電荷素子が複数併設されるとともに、各移動電荷素子の各サンプリングゲート部で読み出された各信号を順次転送する転送レジスタと、転送レジスタからの信号を順次出力する出力部とを備え、サンプリングゲート部と転送レジスタと出力部に対して動作タイミングを与えるタイミング制御部が設けられたことを特徴とする。
【００２７】
これにより、素子を小型化することができ、浮遊容量が少なくノイズを低減できるイメージセンサを提供できる。
【００２８】
さらに本発明の生成電荷の移動方法は、Ｎ型半導体層とＰ型半導体層を全体として一定の厚さになるように接合し、第１電極をＮ型半導体層の表面の一端側に、第２電極をＰ型半導体層の表面の他端側に設け、Ｎ型半導体層とＰ型半導体層に空乏層を形成し、外部から受光したとき、該Ｎ型半導体層の空乏層に生成される電荷を蓄積後に電界で第１電極まで一定速度で移動し、電荷の移動時間に基づいて該電荷の生成位置を表す受光信号として出力することを特徴とする。
【００２９】
これにより、素子を小型化することができ、浮遊容量が少なくノイズを低減できる新方式の生成電荷の移動方法を提供することができる。
【００３０】
【発明の実施の形態】
本発明の請求項１記載の発明は、第１電極が設けられたＮ型半導体層と、該Ｎ型半導体層に接合され第２電極が設けられたＰ型半導体層とを備え、Ｎ型半導体層とＰ型半導体層とが２つで一定の厚さに接合され、第１電極と第２電極がその平行な２表面の対角位置に設けられた電荷移動素子であって、Ｎ型半導体層とＰ型半導体層には印加電圧により空乏層が形成され、該Ｎ型半導体層の空乏層が、外部から受光したとき電荷を生成するとともに蓄積した電荷を電界の作用で第１電極まで一定速度で移動させることができ、Ｎ型半導体層の端部には移動してきた電荷を出力するためのサンプリングゲート部が設けられ、該サンプリングゲート部が電荷の移動時間で該電荷の生成位置を表す受光信号として時系列で出力することを特徴とする電荷移動素子であり、生成される電荷を所定の電界で第１電極まで一定速度で移動して出力するため転送レジスタが不用となり、これにより素子を小型化することができる。同時に転送のための選択線が不要となり、これによる浮遊容量が少なくなってノイズを低減できる。
【００３１】
本発明の請求項２記載の発明は、Ｎ型半導体層が、第２電極側端部から所定の位置で、該端部からの距離の一次関数で表せる厚さを備えた形状を有していることを特徴とする請求項１記載の移動電荷素子であり、Ｎ型半導体層の接合面を直線で構成するため、生成電荷を簡単且つ確実に一定速度で移動して出力することができる。
【００３２】
本発明の請求項３記載の発明は、Ｎ型半導体層の表面にＳｉＯ２層を形成され、該ＳｉＯ２層には所定ピッチで画素単位を形成するための突部が設けられたことを特徴とする請求項１または２記載の移動電荷素子であり、ＳｉＯ２層に所定ピッチで画素単位を形成するため、光電変換して蓄積した電荷が１塊のパケットになり、パケットを不連続に送ることで電荷が移動する時間を判別でき、生成位置を判断できる。
【００３３】
本発明の請求項４記載の発明は、Ｐ型半導体層の表面にＳｉＯ２層を形成され、該ＳｉＯ２層には所定ピッチで画素単位を形成するための突部が設けられたことを特徴とする請求項１〜３のいずれかに記載の移動電荷素子であり、ＳｉＯ２層に所定ピッチで画素単位を形成するのが容易である。
【００３４】
本発明の請求項５記載の発明は、ＳｉＯ２層が櫛形断面を備えていることを特徴とする請求項３または４記載の移動電荷素子であり、最も効果的に蓄積した電荷を１塊のパケットにすることができる。
【００３５】
本発明の請求項６記載の発明は、請求項１記載の移動電荷素子において、Ｎ型半導体層とＰ型半導体層とが２つで一定の厚さに接合するのに代えて、Ｎ型半導体層の厚さがＰ型半導体層の厚さより十分小さい場合に、Ｐ型半導体層が、第１電極側端部から所定の位置で、該端部からの距離の一次関数の平方根の関数で表せる厚さを備えた形状を有していることを特徴とする移動電荷素子であり、Ｐ型半導体層の厚さを距離の一次関数の平方根の関数で構成するため、Ｐ型半導体層の厚さが十分大きければ、移動電荷素子の厚さを一定という条件によらず簡単に接合面を作成できる。
【００３６】
本発明の請求項７記載の発明は、請求項３〜６のいずれかの移動電荷素子が複数併設されるとともに、各移動電荷素子の各サンプリングゲート部で読み出された各信号を順次転送する転送レジスタと、転送レジスタからの信号を順次出力する出力部とを備え、サンプリングゲート部と転送レジスタと出力部に対して動作タイミングを与えるタイミング制御部が設けられたことを特徴とするイメージセンサであり、蓄積した電荷を１塊のパケットでゲートから転送レジスタに送ることができ、簡単且つ確実に画像信号を出力できる。
【００３７】
本発明の請求項８記載の発明は、請求項１、２、６のいずれかに記載の移動電荷素子が複数併設されるとともに、各移動電荷素子のサンプリングゲート部からの各出力をそれぞれデジタル化するＡＤコンバータと、ＡＤコンバータから出力された各信号を順次転送する転送レジスタと、転送レジスタからの信号を順次出力する出力部とを備え、サンプリングゲート部とＡＤコンバータと転送レジスタと出力部に対して動作タイミングを与えるタイミング制御部が設けられたことを特徴とするイメージセンサであり、最も簡単な構成で電荷を蓄積するとともに移動させることができ、これをデジタル化して転送レジスタに送るため、簡単且つ確実に画像信号を出力できる。
【００３８】
本発明の請求項９記載の発明は、Ｎ型半導体層とＰ型半導体層を全体として一定の厚さになるように接合し、第１電極をＮ型半導体層の表面の一端側に、第２電極をＰ型半導体層の表面の他端側に設け、Ｎ型半導体層とＰ型半導体層に空乏層を形成し、外部から受光したとき、該Ｎ型半導体層の空乏層に生成される電荷を蓄積後に電界で第１電極まで一定速度で移動し、電荷の移動時間に基づいて該電荷の生成位置を表す受光信号として出力することを特徴とする生成電荷の移動方法であり、電荷が移送する時間で電荷の生成位置を知って信号を出力できるから、従来のビット単位で転送していく転送レジスタとは異なるまったく新しい方式の生成電荷の移動方法を提供できる。
【００３９】
本発明の請求項１０記載の発明は、Ｎ型半導体層に対して、第１電極側端部から所定の位置で、該端部からの距離の一次関数で表せる厚さを与えることを特徴とする請求項９記載の生成電荷の移動方法であり、Ｎ型半導体層の接合面を直線で構成するため、生成電荷を簡単且つ確実に一定速度で移動して出力することができる。
【００４０】
（実施の形態１）
以下、本発明の実施の形態１における電荷移動素子について説明する。図１（ａ）は本発明の実施の形態１における電荷移動素子が所定厚さの場合の構成図、図１（ｂ）は同電荷移動素子が十分厚いＰ型半導体層を有す場合の構成図、図２は本発明の実施の形態１における電荷移動素子を用いたイメージセンサの構成図、図３は本発明の実施の形態１における電荷移動素子の空乏層内の説明図である。
【００４１】
図１（ａ）（ｂ）、図３において、１は従来の転送レジスタとは異なる新しい方式の生成電荷の移動方式の電荷移動素子、２はＮ型シリコン層（本発明のＮ型半導体層）、３はＮ型シリコン層２と接合されるＰ型シリコン層（本発明のＰ型半導体層）、４はＮ型シリコン層２とＰ型シリコン層３が接合される接合面である。
【００４２】
Ｐ型シリコン層３とＮ型シリコン層２の合計厚さが一定値Ｄの場合、図１（ａ）、図３に示すように傾斜させた接合面４においては、ｗｐはＮ型シリコン層２の端部からの距離ｙの１次関数で表されるものであり、また、Ｐ型シリコン層３がＮ型シリコン層２より十分厚い場合には、図１（ｂ）に示すように、Ｐ型シリコン層３の厚さｗｐはｙの一次関数の平方根の関数となっている。これについては後述する。５は出力ウェルを形成するためＮ型シリコン層２の一端側に設けられ、大量に不純物をドープしたＮ＋電極（本発明の第１電極）、６はＰ型シリコン層３の表面の他端側に設けられ大量に不純物をドープしたＰ＋電極（本発明の第２電極）である。
【００４３】
Ｎ＋電極５とＰ＋電極６には、Ｎ型シリコン層２とＰ型シリコン層３内を空乏層に保持するための十分大きな逆バイアス電圧Ｖｂと、後述する電荷を移動させるための電荷移動電圧Ｖｔが制御信号により所定のタイミングで印加される。
【００４４】
７ａはＮ型シリコン層２から少なくともＮ＋電極５と後述の出力ノード９を除いた範囲でシリコン表面に形成されたＳｉＯ２層、７ａ１，・・，７ａｎはＳｉＯ２層７ａに形成された所定ピッチで画素単位を形成するための突部、７ｂはＰ型シリコン層３から少なくともＰ＋電極６を除いた範囲で表面に形成されたＳｉＯ２層、７ｂ１，・・，７ｂｎはＳｉＯ２層７ｂに形成され所定ピッチで画素単位を形成するための突部である。実施の形態１ではＳｉＯ２層７ａ，７ｂは櫛形である。ＳｉＯ２層７ａ，７ｂは所定ピッチの突部７ａ１，・・，７ａｎ，７ｂ１，・・，７ｂｎでピッチごとに蓄積した電荷を１塊のパケットにするものである。櫛形形状の場合、最も簡単且つ確実に電荷を画素単位ごとに蓄積することができる。
【００４５】
８ａは、逆バイアス電圧Ｖｂをかけられて形成されたＮ型シリコン層２内の空乏層内に外部から受光したとき、所定の時間内に光電変換によって生成されるとともに、ＳｉＯ２層７ａ側に移動して突部７ａ１，・・，７ａｎ間に蓄積された電子、８ｂは、同じく受光したとき、所定の時間内にＰ型シリコン層３側に移動し、突部７ｂ１，・・，７ｂｎ間に蓄積された正孔である。なお、受光すると、Ｎ型シリコン層２とＰ型シリコン層３の空乏層のうち光が到達する範囲（通常はＮ型シリコン層２内）に、電子８ａ、正孔８ｂが生成され、電子８ａは突部７ａ１，・・，７ａｎ間にパケット状に蓄積される。正孔８ｂはＰ型シリコン層３側の突部７ｂ１，・・，７ｂｎ間へ移動する。この蓄積された電子８ａを移送したときの移動時間から電荷の生成位置が分かるものである。
【００４６】
９は、Ｎ＋電極５下の出力ウェルから送られた電荷を出力するための出力ノード、１０は出力ノード９から読み出した信号を、パケット単位で信号出力できるサンプリングゲート部、１１はビット単位でサンプリングゲート部１０から出力された複数の信号を順次転送する転送レジスタ、１２は転送レジスタ１１からの信号をビット単位で順次時系列信号として出力する出力部、１３はサンプリングゲート部１０，転送レジスタ１１，出力部１２の動作タイミングを与えるクロック信号を送るタイミング制御部である。
【００４７】
なお、図示はしないが、逆バイアス電圧Ｖｂ、電荷移動電圧Ｖｔ、停止信号電圧Ｖｓｐ、サンプリングゲート部１０への供給電圧ＶＲＤ，ＶＯＤを印加する電源部が設けられている。
【００４８】
また図２に示すようにイメージセンサを上面からみたとき、７１２，・・，７（ｎ−１）ｎは複数併設した電荷移動素子１間のＳｉＯ２層７ａの列分離部、１１１，・・，１１ｎは転送レジスタ１１の各ビット部である。なお、１ｒ，・・，５ｒは画素単位の列番号、１ｌ，・・，６ｌは行番号である。
【００４９】
次に、本実施の形態１の電荷移動素子１の電子８ａが、Ｎ型シリコン層２の空乏層内を一定速度でＮ＋電極５側へ移動する理由を説明する。図３に示すように、十分大きな逆バイアス電圧Ｖｂを印加してＮ型シリコン層２とＰ型シリコン層３内を空乏層としたとき、Ｎ型シリコン層２の空乏層厚さｗｎ、Ｐ型シリコン層３の空乏層厚さｗｐと電荷移動電圧Ｖｂとの間には次の関係がある。
【００５０】
そこでまず、接合面方向が水平でｙ軸方向、これと垂直な方向をｘ軸方向として（傾斜していない接合面として）、変数分離によりポアソンの方程式の解を求めて検討する。−ｗｎ＜ｘ＜０に対して（数１）、０＜ｘ＜ｗｐに対して（数２）の関係がある。
【００５１】
【数１】
2004128111.tif 000003
【００５２】
【数２】
2004128111.tif 000004
ψｘ（−ｗｎ）＝Ｖｂ，ψｙ（ｗｐ）＝０であるから、（数３）が得られる。
【００５３】
【数３】
2004128111.tif 000005
ここで、ｅは電子の電荷、ψは電位、ＮＡ，ＮＤは不純物濃度、εは誘電率である。また、Ｎ型シリコン層２の空乏層厚さｗｎ、Ｐ型シリコン層３の空乏層厚さｗｐの関係が、ｗｎ＋ｗｐ＝Ｄ（一定値）であるから、（数４）の通りとなる。Ｎ型シリコン層２の空乏層内の電界Ｅｘ，ＥｙはＥｘ＝−ｄψ／ｄｘ，Ｅｙ＝−ｄψ／ｄｙである。
【００５４】
【数４】
2004128111.tif 000006
従って、ｗｐがＶｂと比例し、１次関数の関係があることが分かる。（数１）と（数４）、ｗｎ，ｗｐの関係から、ｙ方向に向けて接合面を傾斜させること、すなわちｗｐのｙ方向の変化を考えたとき、ｙ方向の電界Ｅｙを定数とするためには、ｄＶｂ／ｄｙが定数であり、接合面が直線で構成されるもの（言い換えれば平面）でなければならないことが分かる。逆に接合面が平面であれば、電界Ｅｙが定数になることが分かる。このとき電荷は一定速度で移動する。
【００５５】
そして、このときの接合面上における電界Ｅを考えると、（数１）（数２）からψ（０）＝（ｗｐ／Ｄ）Ｖｂである。（数４）を考慮すると、Ｅ（０）＝ｄψ（０）／ｄｙ＝−（２／Ｄ）Ｖｂ・ｄＶｂ／ｄｙで、接合面の電界Ｅはｙに比例することが分かる。Ｎ＋電極５に近いところではｘ軸方向に近づくが、絶対値は小さい。Ｎ＋電極５から遠ざかると、接合面の電界Ｅはｙに比例して強くなることが分かる。従って、ｘ＝一定のときにのみ電界Ｅｙが一定になるから、キャリアの移動はｘ＝一定の条件を満たすように行わなければならない。
【００５６】
ところで、上述したように実施の形態１においては、所定ピッチの突部７ａ１，・・，７ａｎ，７ｂ１，・・，７ｂｎで電子を蓄積して表面に沿って移動させる。従って実施の形態１の電荷移動素子は電子を一定速度で移動させることが可能となる。ただ、この領域は電界が比較的弱いため、それを補うべく、Ｎ＋電極５から読み出しのための大きな電荷移動電圧Ｖｔを印加するのが望ましい。しかし、このとき大きな電荷移動電圧Ｖｔの影響で、ｙ軸方向の電界の一様性が失われる傾向が出てくる。そして、本発明は電荷の生成位置を電荷の移動時間で検出するものであるから、両者の間に直線性、すなわち比例関係が存在するのが必要であるが、この直線性が歪むため、この直線性を補償するために補償回路を設けるのが好適である。さらに、ＳＮ比を悪化させる可能性があるため補助的にであるが、半導体ドリフト検出器で示したように多数の電極を分散させて、浮遊容量で段階状の電位を与えるのもよい。
【００５７】
さて、以上説明したのは、Ｎ型シリコン層２の空乏層厚さｗｎとＰ型シリコン層３の空乏層厚さｗｐが一定値Ｄの場合であった。この外にＮ型シリコン層２の不純物濃度ＮＤがＰ型シリコン層３の不純物濃度ＮＡよりも格段に多い場合を検討する。この場合、空乏層の厚さはｗｐ≫ｗｎである。これより、（数５）が得られる。
【００５８】
【数５】
2004128111.tif 000007
（数５）によれば、ｗｐがＶｂの平方根に比例することが分かる。ｙ方向の電界Ｅｙを定数とするためには、ｄＶｂ／ｄｙが定数であるから、ｗｐ２はｙに比例する。すなわち、ｗｐがｙ１／２に比例する。
【００５９】
このように、空乏層の厚さはｗｐ≫ｗｎを仮定できる場合は、図１（ｂ）に示すようにＰ型シリコン層３の空乏層厚さｗｐをＮ＋電極５側の端部からの距離の１次関数の平方根の関数とすることができる。
【００６０】
続いて、電荷移動素子１に設けられたサンプリングゲート部１０について詳細に説明する。図４は本発明の実施の形態１における電荷移動素子のサンプリングゲート部のゲート増幅部構成図、図５は図４のゲート増幅部のタイミングチャート図である。図４において、１０ａは前の画素に対して読み出した電荷が残存しているのを除くためのリセットトランジスタ、１０ｂは出力ウェルにいったん留められた電荷電圧をトリガとして信号出力する出力トランジスタ、１０ｃはソース電圧を調整する抵抗、１０ｄは結合コンデンサである。
【００６１】
図５に示すように、読み出し開始でＮ＋電極５に電荷移動電圧Ｖｔを印加すると、パケットになった電荷がＮ型シリコン層２内を一定速度で移動を開始し、Ｎ＋電極５にパケットが送られてきた時点のタイミングｔ０でタイミング制御部１３からリセットパルス信号がリセットトランジスタ１０ａのゲートに加えられる。これにより、リセット用の供給電圧ＶＲＤが出力ノード９に加えられ、残存する電荷が除かれる。
【００６２】
タイミングｔ１でリセットパルス信号がＯＦＦすると、少し遅れてタイミングｔ２に図１のタイミング制御部１３によって停止信号電圧Ｖｓｐ（Ｈ電圧）がＮ＋電極５に加えられる。これにより、電荷の移動は一旦停止され、端まで移動してきた電荷はＮ＋電極５の下方位置に形成される出力ウェル内にいったん保持される。同時にサンプリングゲート部１０は出力電圧ＶＯＵＴを参照レベルに保持する。タイミングｔ３でよって停止信号電圧ＶｓｐがＬ電圧にされ、出力ウェル内の電荷は出力ノード９に移り、出力トランジスタ１０ｂのゲートに入力され、出力トランジスタ１０ｂの出力電圧ＶＯＵＴは参照レベルから数μＶオーダの信号レベルに変化する。
【００６３】
タイミングｔ４で再びよって停止信号電圧ＶｓｐがＨ電圧となり、逆バイアス電圧Ｖｂの状態で次の読み出しまで待機する。タイミングｔ５になるまでサンプリングゲート部１０は出力電圧ＶＯＵＴのサンプリングを行い、出力する。この差は移動してきた電荷の大きさに比例する。この一連のフローでパケットの電荷の読み出しが終了する。
【００６４】
ここで、電荷がＮ型シリコン層２内を一定速度でＮ＋電極５側へ移動するときの距離と移動時間、印加電圧と移動時間の関係について説明する。蓄積された電荷は、電荷蓄積期間を過ぎると、タイミング制御部１３からＮ＋電極５へ加えるの読み出し開始信号によって空乏層内の電界方向に移動する。電荷の移動距離Ｌと移動時間Ｔとすると、Ｌ＝ｕＴであり、ｕは通常約１４００・Ｅ０（ｃｍ２／Ｖ・ｓ）程度であるから、電界強度Ｅ０＝１０Ｖ／ｍｍ＝１００Ｖ／ｃｍとすると、ｕ＝１．４×１０５（ｃｍ／ｓ）となる。例えば、電荷移動素子１のチップ長さが１０ｍｍの場合、これを電荷が移動する時間Ｔは、約６μｓとなる。従って本実施の形態１のような電荷移動素子１においては、１０ｍｍの電荷移動素子１の１方向の走査を行うために、印加電圧にも依存するが、約１０μｓが必要であることが分かる。
【００６５】
次に、電荷移動素子１の解像度について説明する。通常のＣＣＤ撮像素子やＣＭＯＳ撮像素子の解像度は現在数１００万画素である。従って、その平方根数１０００画素が概ね１次元方向の分解能ということになる。ところで１０ｍｍオーダの電荷移動素子１を考えると、ＣＣＤ撮像素子やＣＭＯＳ撮像素子のような読み出し用の各選択線が不用であるから、小型化のためには画素構造を微細化するだけでよく、ＣＣＤ撮像素子やＣＭＯＳ撮像素子が１０μｍ程度の画素をもつに対して、半分程度の５μｍを実現するのは比較的容易である。この程度の大きさのチップであれば現在のＣＣＤ技術、ＣＭＯＳ技術で特別の困難なく製造できるものである。
【００６６】
そして、本実施の形態１の解像度の限界は、信号読み出しの時間分解能によって決定されると考えられる。半導体からの読み出し信号の時間的限界値は通常１０−９ｓ程度である。例えば１走査を５μｓで読み出す場合、１方向５０００画素、２５００万画素程度が理論的な限界になる。実用的には概ね１０００万画素程度が目標であり、本実施の形態１の電荷移動素子１は従来技術と比較して１オーダ大きなこのような画素を容易に実現できるものである。
【００６７】
なお、本発明の実施の形態１においてはキャリアとして電子を利用したが、この電荷移動素子を使ってイメージセンサ以外に電離放射線を検出するような場合には、正孔を使うこともできる。詳細な説明はしないが、正孔を使う場合はＰ型半導体層の電極に出力ノードを設けて検出する。ただ、電子の移動速度の３分の１程度の移動速度であるため装置の応答性は電子ほどにはならない。
【００６８】
続いて、本実施の形態１の電荷移動素子１を動作させたときの説明を行う。逆バイアス電圧Ｖｂを印加し電荷移動素子１内に空乏層を形成した状態で、外部から対象物の光を受光すると、光電変換によって空乏層内の突部７ａ１，・・，７ａｎ間の空間領域（画素単位）に電荷が生成される。電荷蓄積期間はこの状態が継続し、空間領域内に１塊のパケットとなった電荷が生成される。電荷蓄積期間が終了し、電荷移動期間が始まると、逆バイアス電圧Ｖｂから電荷移動電圧Ｖｔまで印加電圧が上げられ、パケットに少し強い電界が作用する。このとき各電荷のパケットは接合面４が直線状に形成されているため、一定速度で順次整然と間隔を保ってＮ＋電極５側へ移動する。
【００６９】
Ｎ＋電極５と最も近い突部７ａｎの空間領域からＮ＋電極５までの距離に応じて、最短位置のパケットがＮ＋電極５まで到達するタイミングで、タイミング制御部１３からリセットパルス信号をリセットトランジスタ１０ａに加え、リセット用の供給電圧ＶＲＤが出力ノード９に供給され、残存する電荷を除く。
【００７０】
続いて停止信号電圧をＮ＋電極５に加え、移動してきた電荷を出力ウェルに一時保持し、出力電圧ＶＯＵＴを参照レベルに調整する。次に出力ウェル内の電荷は出力トランジスタ１０ｂに入力され、サンプリングゲート部１０は出力電圧ＶＯＵＴのサンプリングを行い、１画素分の電荷の読み出しを終える。これを電荷移動素子１の１列分繰り返し、サンプリングゲート部１０から１列分の時系列信号として出力することにより、１走査の画素データの読み出しが完了する。
【００７１】
次に、電荷移動素子１を複数列併設したイメージセンサの場合の動作説明を行う。イメージセンサは基本的には以上説明した電荷移動素子１の動作が前提となる。図２に示すように、実施の形態１のイメージセンサは、１ｒ，・・，５ｒの例えば５列の電荷移動素子１が併設され、各電荷移動素子１の突部７ａ１，・・，７ａ６で１ｌ，・・，６ｌの６行の画素単位を形成されている。このイメージセンサの撮像部で受光して電荷蓄積期間が経過すると、電荷移動期間中に５列の電荷移動素子１の各行が１列ずつシフトされ、同時に各ビット部１１１，・・，１１５に各電荷が送られる。サンプリングゲート部１０から電荷を転送レジスタ１１に出力するまでの説明は上述の通りである。
【００７２】
各ビット部１１１，・・，１１５に電荷が転送されると、タイミング制御部１３は各ビット部１１１，・・，１１５にタイミング信号を送って、ビット部１１５の電荷を出力部１２に送り、ビット部１１１の電荷を１１２、ビット部１１２の電荷を１１３、ビット部１１３の電荷を１１４、ビット部１１４の電荷を１１５にシフトさせる。これを繰り返し、ビット部１１１の電荷を出力部１２に送り出すと、１行分のデータの出力が終わり、１行分シフトさせ、５ｌの行の各電荷が各ビット部１１１，・・，１１５に転送され、以下これを繰り返し、時系列信号として出力する。１ｌの最後のビット部１１１出力部１２に転送したとき、電荷移動素子１内の電荷は空になり、電荷移動期間は終了する。
【００７３】
また、電荷蓄積期間が経過すると電荷の転送が終了するまでの間、撮像部を構成する電荷移動素子１に対してさらに光が入ると、Ｎ型シリコン層やＰ型シリコン層内を移動中の電荷に新たに生成された電荷が影響を与え、スミア現象を起こし、情報が劣化する。従って、電荷移送期間に入ったら、電荷移動素子１の上を遮光するシャッタを設けるのが適当である。どのような遮光手段でもよいが、ＳｉＯ２層７ａの表面に電圧の印加で光を黒色に変化して遮蔽するフィルム層を形成しておくのが好適である。遮蔽はタイミング制御部１３によって制御する。場合によっては、従来技術と同様に蓄積部を設けるのもよい。
（実施の形態２）
以下、本発明の実施の形態２における電荷移動素子について説明する。図６は本発明の実施の形態２における電荷移動素子の構成図、図７は本発明の実施の形態２における電荷移動素子を用いたイメージセンサの構成図である。本発明の実施の形態２における電荷移動素子とイメージセンサは、実施の形態１の電荷移動素子とイメージセンサと基本的に同様の構成を有しており、同一符号の説明は実施の形態１に譲って、ここでは省略する。
【００７４】
図６、図７において、１は電荷移動素子、２はＮ型シリコン層、３はＰ型シリコン層、４は接合面、５はＮ＋電極、６はＰ＋電極である。８ａは電子、８ｂは正孔、９は出力ノード、１１は転送レジスタ、１１１，・・，１１ｎは各ビット部、１２は出力部、１３はタイミング制御部である。
【００７５】
図６、図７において、７ａ＊，７ｂ＊は所定厚さのＳｉＯ２層、１０＊はゲート付アナログバッファ等から構成され、出力ノード９から読み出した連続した電荷信号を所定のサンプリング時間でサンプリングして出力するサンプリングゲート部、１４はサンプリングゲート部１０＊から出力されたアナログのサンプリング信号をデジタル信号に変換するＡＤ変換部である。
【００７６】
実施の形態２の電荷移動素子１のＳｉＯ２層７ａ＊，７ｂ＊は、実施の形態１のように画素単位を形成する突部７ａ１，・・，７ａｎ、７ｂ１，・・，７ｂｎが設けられていない。従って、画素単位が存在しないため対象物の光を受光すると、Ｎ型シリコン層２とＰ型シリコン層３の空乏層のうち光が到達する範囲（通常はＮ型シリコン層２内）に、電子８ａ、正孔８ｂが生成され、電子８ａはＳｉＯ２層７ａ＊側に蓄積される。正孔８ｂはＰ型シリコン層３側へ移動する。電荷蓄積期間が終了し電荷移動期間が始まると、読み出し開始信号で電圧を上げる。分布した電荷は、接合面４が直線状に形成されているため、電界の作用でＮ＋電極５に向かって一定速度で移動される。
【００７７】
電荷信号の読み出しは次のように行う。最短位置の電荷がＮ＋電極５まで送られてくるタイミングで、タイミング制御部１３からリセットパルス信号をサンプリングゲート部１０＊に加え、リセット用の供給電圧を出力ノード９に加え、残存する電荷を除く。
【００７８】
続いて停止信号電圧をＮ＋電極５に加え、移動してきた電荷を出力ウェルに一時保持し、サンプリングゲート部１０＊でアナログ信号のサンプリングを行い、１画素分の電荷のサンプリング信号を出力する。サンプリングゲート部１０＊のサンプリング信号はＡＤ変換部１４に送られ、デジタル信号化される。これによって後の処理が容易となる。電荷移動素子１の１列分のアナログ信号を処理して、１走査の画素データの読み出しが完了する。
【００７９】
次に、実施の形態２の電荷移動素子１を複数列併設したイメージセンサの場合の動作説明を行う。実施の形態１のイメージセンサと基本的に同一である。図７に示すように、実施の形態２のイメージセンサは、１ｒ，・・，５ｒの例えば５列の電荷移動素子１が併設されている。このイメージセンサの撮像部で受光して電荷蓄積期間が経過すると、電荷移動期間中に５列の電荷移動素子１の各行が１列ずつシフトされ、各ビット部１１１，・・，１１５に各電荷が送られる。サンプリングゲート部１０＊からデジタル信号を転送レジスタ１１に出力するまでの説明は上述の通りである。
【００８０】
各ビット部１１１，・・，１１５にデジタル信号が送られてくると、タイミング制御部１３は各ビット部１１１，・・，１１５にタイミング信号を送って、ビット部１１５のデジタル信号を出力部１２に送り、ビット部１１１〜１１４の電荷を順にシフトさせる。ビット部１１１の電荷を出力部１２に送り出すと、サンプリング時間単位で１行分のデータの出力が終わり、１行分シフトさせ、以下これを繰り返す。１ｌの最後のビット部１１１のデジタル信号を出力部１２に転送したとき、電荷移動素子１内の電荷は空になり、電荷移動期間は終了する。
【００８１】
このように実施の形態２の電荷移動素子１は、ＳｉＯ２層７ａ＊，７ｂ＊がシンプルで製造が容易であり、電荷移動素子１とイメージセンサの小型化と低コスト化をさらに進めることができる。
【００８２】
【発明の効果】
本発明の電荷移動素子によれば、空乏層が受光したとき電荷を生成するとともに蓄積した電荷を一定速度で移動させ、サンプリングゲート部が電荷の移動時間に基づいて該電荷の生成位置の画素単位に対応する信号として出力するから、生成される電荷を所定の電界で第１電極まで一定速度で移動して出力するた転送レジスタが不用となり、これにより素子を小型化することができる。同時に転送のための選択線が不要となり、これによる浮遊容量が少なくなってノイズを低減できる。
【００８３】
また、Ｎ型半導体層とＰ型半導体層とが２つで一定の厚さに接合し、Ｎ型半導体層の接合面を直線で構成するため、生成電荷を簡単且つ確実に一定速度で移動して出力することができる。ＳｉＯ２層に所定ピッチで画素単位を形成するため、光電変換して蓄積した電荷が１塊のパケットになり、パケットを不連続に送ることで電荷が移動する時間を判別でき、生成位置を判断できる。そして、ＳｉＯ２層に所定ピッチで画素単位を形成するのが容易である。ＳｉＯ２層が櫛形断面を備えているから、最も効果的に蓄積した電荷を１塊のパケットにすることができる。
【００８４】
Ｎ型半導体層の厚さがＰ型半導体層の厚さより十分小さい場合に、Ｐ型半導体層の厚さを距離の一次関数の平方根の関数で構成するため、Ｐ型半導体層の厚さが十分大きければ、移動電荷素子の厚さを一定という条件によらず簡単に接合面を作成できる。
【００８５】
本発明のイメージセンサは、蓄積した電荷を１塊のパケットでゲートから転送レジスタに送ることができ、簡単且つ確実に画像信号を出力できる。また、最も簡単な構成で電荷を蓄積するとともに移動させることができ、これをデジタル化して転送レジスタに送るため、簡単且つ確実に画像信号を出力できる。
【００８６】
本発明の生成電荷の移動方法は、空乏層に生成される電荷を蓄積後に一定速度で移動し、電荷の移動時間に基づいて該電荷の生成位置を判定して、該生成位置の画素単位に対応する電荷信号として出力するから、電荷が移送する時間で電荷の生成位置を知って信号を出力でき、従来のビット単位で転送していく転送レジスタとは異なるまったく新しい方式の生成電荷の移動方法を提供できる。Ｐ型半導体層の接合面を直線で構成するため、生成電荷を簡単且つ確実に一定速度で移動して出力することができる。
【図面の簡単な説明】
【図１】（ａ）本発明の実施の形態１における電荷移動素子が所定厚さの場合の構成図
（ｂ）同電荷移動素子が十分厚いＰ型半導体層を有す場合の構成図
【図２】本発明の実施の形態１における電荷移動素子を用いたイメージセンサの構成図
【図３】本発明の実施の形態１における電荷移動素子の空乏層内の説明図
【図４】本発明の実施の形態１における電荷移動素子のサンプリングゲート部のゲート増幅部構成図
【図５】図４のゲート増幅部のタイミングチャート図
【図６】本発明の実施の形態２における電荷移動素子の構成図
【図７】本発明の実施の形態２における電荷移動素子を用いたイメージセンサの構成図
【図８】従来のインターライン転送方式のＣＣＤ撮像素子の構成図
【図９】従来のフレーム転送方式のＣＣＤ撮像素子の構成図
【図１０】従来のキャリア形成位置を測定する半導体ドリフト検出器の構成図
【符号の説明】
１　電荷移動素子
１ｒ，・・，５ｒ　　列番号
１ｌ，・・，６ｌ　行番号
２　Ｎ型シリコン層
３　Ｐ型シリコン層
４　接合面
５　Ｎ＋電極
６　Ｐ＋電極
７ａ，７ｂ，７ａ＊，７ｂ＊　ＳｉＯ２層
７ａ１，・・，７ａｎ，７ｂ１，・・，７ｂｎ　突部
７１２，・・，７（ｎ−１）ｎ　列分離部
８ａ　電子
８ｂ　正孔
９　出力ノード
１０，１０＊　サンプリングゲート部
１０ａ　リセットトランジスタ
１０ｂ　出力トランジスタ
１０ｃ　抵抗
１０ｄ　結合コンデンサ
１１　転送レジスタ
１１１，・・，１１ｎ　ビット部
１２　出力部
１３　タイミング制御部
１４　ＡＤ変換部
１００　受光部
１０１　垂直転送用ＣＣＤ
１０２　水平転送用ＣＣＤ
１０３　撮像部
１０４　蓄積部
１０５　水平転送部
１０６　出力部
１０７　シリコンウェハ
１０８　ｐ＋ストリップ
１０９　収集用ｎ＋陽極
１１０　電子
【図１】
2004128111.tif 000008
【図２】
2004128111.tif 000009
【図３】
2004128111.tif 000010
【図４】
2004128111.tif 000011
【図５】
2004128111.tif 000012
【図６】
2004128111.tif 000013
【図７】
2004128111.tif 000014
【図８】
2004128111.tif 000015
【図９】
2004128111.tif 000016
【図１０】
2004128111.tif 000017