(57)【要約】【課題】  相変換記憶素子及びその製造方法を提供する。 【解決手段】  この記憶素子は、半導体基板上に形成され、平板部及び垂直部を有するシリンダ型の下部電極と、垂直部の一部分上に形成されて下部電極と接する相変換パターンと、を含む。相変換パターン上に上部電極が形成され、上部電極は下部電極の上部に下部電極に向かうチップを有する。シリンダ型の下部電極は半導体基板上に第１モールド膜を形成し、第１モールド膜上に導電膜をコンフォマルに形成した後に、導電膜を化学機械的研磨工程で研磨することによって形成する。下部電極を有する半導体基板上に垂直部の一部分上にコンタクトホールを有する層間絶縁膜を形成し、コンタクトホールの内壁にスペーサパターンを形成する。スペーサパターンで定義したハロ領域内に層間絶縁膜及びスペーサパターンを有する半導体基板上にハロ領域内にデントを有する相変換膜を形成する。【選択図】  図７
2004158854.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板上の下部電極と、
前記下部電極上の相変換パターンと、
前記相変換パターン上に形成され、前記下部電極に向けて伸長したチップを有する上部電極と、
を含むことを特徴とする相変換記憶セル。
【請求項２】
前記下部電極は平板部と垂直部とを有し、前記上部電極のチップは前記下部電極の垂直部に向けて伸長していることを特徴とする請求項１に記載の相変換記憶セル。
【請求項３】
前記下部電極はシリンダ型であり、前記下部電極の垂直部は前記下部電極の平板部のエッジから伸長していることを特徴とする請求項２に記載の相変換記憶セル。
【請求項４】
前記相変換パターンは前記下部電極と接することを特徴とする請求項１に記載の相変換記憶セル。
【請求項５】
前記下部電極と前記基板との間に介在された下部層間絶縁膜と、
前記下部層間絶縁膜を貫通して前記下部電極と前記基板とを電気的に連結するコンタクトプラグと、をさらに含むことを特徴とする請求項１に記載の相変換記憶セル。
【請求項６】
基板と、
前記基板上に形成され、垂直部及び水平部を有する下部電極と、
前記基板及び前記下部電極上に形成され、前記下部電極の垂直部の一部を露出させるコンタクトホールを有する中間層間絶縁膜と、
前記コンタクトホール内に形成され、前記コンタクトホールから延長されて前記中間層間絶縁膜の一部分を横切る側壁部を有する相変換パターンと、
前記相変換パターン上に形成され、前記下部電極の垂直部に向けて伸張したチップを有する上部電極と、
を含むことを特徴とする相変換記憶セル。
【請求項７】
前記コンタクトホールの側壁と前記相変換パターンとの間に介在されたスペーサパターンをさらに含むことを特徴とする請求項６に記載の相変換記憶セル。
【請求項８】
前記下部電極はシリンダ型であり、前記下部電極の垂直部は前記下部電極の水平部のエッジから伸張し、
前記下部電極の水平部上に形成されて、前記垂直部に隣接するモールド層をさらに含み、
前記中間層間絶縁膜は前記モールド層を覆い、前記コンタクトホールは前記下部電極の垂直部に隣接した前記モールド層の一部分を露出させることを特徴とする請求項６に記載の相変換記憶セル。
【請求項９】
前記下部電極と前記基板との間の下部層間絶縁膜と、
前記下部層間絶縁膜を貫通して前記下部電極と前記基板とを電気的に連結するコンタクトプラグと、をさらに含むことを特徴とする請求項６に記載の相変換記憶セル。
【請求項１０】
前記下部電極と前記中間絶縁膜との間のエッチング阻止膜をさらに含むことを特徴とする請求項６に記載の相変換記憶セル。
【請求項１１】
前記相変換パターンの側壁を覆う保護膜をさらに含むことを特徴とする請求項６に記載の相変換記憶セル。
【請求項１２】
前記上部電極上の平板電極をさらに含み、前記平板電極は前記上部電極と電気的に連結されていることを特徴とする請求項６に記載の相変換記憶セル。
【請求項１３】
基板と、
前記基板上に形成され、水平部及び垂直部を有する下部電極と、
前記基板及び前記下部電極上に形成され、前記下部電極の垂直部の一部分を露出させるコンタクトホールを有する中間層間絶縁膜と、
前記コンタクトホール内の相変換パターンと、
前記相変換パターン上に形成され、前記下部電極の垂直部に向けて伸張したチップを有する上部電極と、
を含むことを特徴とする相変換記憶セル。
【請求項１４】
前記コンタクトホールの側壁と前記相変換パターンとの間に介在されたスペーサパターンをさらに含むことを特徴とする請求項１３に記載の相変換記憶セル。
【請求項１５】
前記相変換パターンは前記下部電極の垂直部上に直接あることを特徴とする請求項１３に記載の相変換記憶セル。
【請求項１６】
前記下部電極の垂直部は前記下部電極の平板部のエッジから伸張し、
前記下部電極上に形成され、前記下部電極の垂直部に隣接したモールド層をさらに含み、
前記中間層間絶縁膜は前記モールド層を覆い、前記コンタクトホールは前記下部電極の垂直部に隣接したモールド層の一部分を露出させることを特徴とする請求項１３に記載の相変換記憶セル。
【請求項１７】
前記下部電極と前記基板との間の下部層間絶縁膜と、
前記下部層間絶縁膜を貫通して前記下部電極及び前記基板を電気的に連結するコンタクトプラグと、をさらに含むことを特徴とする請求項１３に記載の相変換記憶セル。
【請求項１８】
前記下部電極と前記中間層間絶縁膜との間に介在されたエッチング阻止膜をさらに含むことを特徴とする請求項１３に記載の相変換記憶セル。
【請求項１９】
前記上部電極上の平板電極をさらに含み、前記平板電極は前記上部電極と電気的に連結されていることを特徴とする請求項１３に記載の相変換記憶セル。
【請求項２０】
基板を提供する段階と、
前記基板上に下部電極を形成する段階と、
前記下部電極上に相変換膜を形成する段階と、
前記相変換膜上に前記下部電極に向けて伸張したチップを有する上部電極を形成する段階と、
を含むことを特徴とする相変換記憶セルの製造方法。
【請求項２１】
前記下部電極上に前記下部電極の一部分を露出させるコンタクトホールを有する中間層間絶縁膜を形成する段階をさらに含み、
前記下部電極上に前記相変換膜を形成する段階は、前記コンタクトホール内に前記下部電極に向かう溝を有する相変換膜を形成し、
前記相変換膜上に前記上部電極を形成する段階は、前記溝を含む相変換膜上に導電膜を形成することを特徴とする請求項２０に記載の相変換記憶セルの製造方法。
【請求項２２】
前記下部電極は垂直部及び水平部を有するように形成し、
前記上部電極は前記下部電極の垂直部に向けて伸張したチップを有するように形成することを特徴とする請求項２０に記載の相変換記憶セルの製造方法。
【請求項２３】
前記下部電極上に前記下部電極の垂直部の一部分を露出させるコンタクトホールを有する中間層間絶縁膜を形成する段階をさらに含み、
前記コンタクトホール内の相変換膜は前記下部電極の垂直部に向けて伸張した溝を有するように形成し、
前記相変換膜上の上部電極は前記溝を含む相変換膜上に形成することを特徴とする請求項２０に記載の相変換記憶セルの製造方法。
【請求項２４】
基板を提供する段階と、
前記基板の一部分を露出させるホールを有する第１モールド層を形成する段階と、
前記基板及び前記第１モールド層上に導電膜を形成する段階と、
前記導電膜上に第２モールド層を形成する段階と、
前記導電膜及び前記第２モールド層を平坦化して前記第１モールド層のホールの底を覆い、前記第１モールド層のホールの側壁に沿って垂直部を有するシリンダ型の下部電極を形成する段階と、
前記基板及び前記下部電極上に前記シリンダ型の下部電極の垂直部の一部分を露出させるコンタクトホールを有する中間層間絶縁膜を形成する段階と、
前記コンタクトホールの側壁を覆い、前記シリンダ型の下部電極の垂直部の一部分を露出させるハロ領域を有するスペーサパターンを形成する段階と、
前記ハロ領域の前記スペーサパターン上に溝を有する相変換膜を形成する段階と、
前記相変換膜上に導電膜を形成する段階と、
前記導電膜及び前記相変換膜をパターニングして前記下部電極上に積層された相変換パターン及び上部電極を形成する段階と、
を含むことを特徴とする相変換記憶セルの製造方法。
【請求項２５】
前記中間層間絶縁膜を形成する前に、前記下部電極を有する基板上にエッチンク阻止膜を形成する段階をさらに含むことを特徴とする請求項２４に記載の相変換記憶セルの製造方法。
【請求項２６】
前記中間層間絶縁膜を形成する段階は、
前記中間層間絶縁膜をパターニングして前記エッチング阻止膜の一部分を露出させる段階と、
前記エッチング阻止膜をエッチングして前記下部電極の垂直部の一部分を露出させる段階と、をさらに含むことを特徴とする請求項２５に記載の相変換記憶セルの製造方法。
【請求項２７】
前記相変換膜は前記ハロ領域の下部幅の半分よりも厚い厚さで形成することを特徴とする請求項２４に記載の相変換記憶セルの製造方法。
【請求項２８】
前記相変換膜上に導電膜を形成する段階は、前記相変換膜の溝を満たして前記下部電極の垂直部に向けて伸張したチップを有するように導電膜を形成することを特徴とする請求項２４に記載の相変換記憶セルの製造方法。
【請求項２９】
前記相変換膜及び前記上部電極上に上部層間絶縁膜を形成する段階と、
前記上部層間絶縁膜をパターニングして前記上部電極の一部分を露出させる段階と、
前記上部層間絶縁膜上に前記上部電極の露出した部分と接する平板電極を形成する段階と、をさらに含むことを特徴とする請求項２４に記載の相変換記憶セルの製造方法。
【請求項３０】
前記上部層間絶縁膜を形成する前に、前記相変換パターンの前記上部電極上に保護膜を形成する段階をさらに含み、
前記保護膜は少なくとも前記相変換パターンの側壁部を覆うように形成することを特徴とする請求項２９に記載の相変換記憶セルの製造方法。
【請求項３１】
基板を提供する段階と、
前記基板の一部分を露出させるホールを有する第１モールド層を形成する段階と、
前記基板及び前記第１モールド層上に導電膜を形成する段階と、
前記導電膜上に第２モールド層を形成する段階と、
前記第２モールド膜及び前記導電膜をパターニングして前記第１モールド層のホールの下部を覆い、前記ホールの側壁に沿って垂直部を有するシリンダ型の下部電極を形成する段階と、
前記基板及び前記下部電極上に前記シリンダ型の下部電極の垂直部の一部分を覆うコンタクトホールを有する中間層間絶縁膜を形成する段階と、
前記コンタクトホールの側壁に前記下部電極の垂直部の一部分を露出させるハロ領域を有するスペーサパターンを形成する段階と、
前記ハロ領域内の前記垂直部の露出した領域上に相変換パターンを形成し、前記相変換パターンは前記ハロ領域に溝を有するように形成する段階と、
前記相変換パターン上に導電膜を形成する段階と、
前記導電膜をパターニングして前記相変換パターン上に上部電極を形成する段階と、
を含むことを特徴とする相変換記憶セルの製造方法。
【請求項３２】
前記中間層間絶縁膜を形成する前に、前記下部電極上にエッチング阻止膜を形成する段階をさらに含むことを特徴とする請求項３１に記載の相変換記憶セルの製造方法。
【請求項３３】
前記中間層間絶縁膜を形成する段階は、
前記中間層間絶縁膜をパターニングして前記エッチング阻止膜の一部分を露出させる段階と、
前記エッチング阻止膜をエッチングして前記下部電極の垂直部の一部分を露出させる段階と、を含むことを特徴とする請求項３２に記載の相変換記憶セルの製造方法。
【請求項３４】
前記相変換パターンを形成する段階は、
前記ハロ領域内に相変換膜を形成し、前記相変換膜は前記中間層間絶縁膜の上部面の下に延長した溝を有するように形成する段階と、
前記層変換膜を前記中間層間絶縁膜の上部面が露出するまで平坦化する段階と、を含むことを特徴とする請求項３１に記載の相変換記憶セルの製造方法。
【請求項３５】
前記相変換膜上に導電膜を形成する段階は、
前記相変換膜の溝を満たし、前記下部電極の垂直部に向けて伸張したチップを有するように導電膜を形成することを特徴とする請求項３１に記載の相変換記憶セルの製造方法。
【請求項３６】
前記上部電極上に上部層間絶縁膜を形成する段階と、
前記上部層間絶縁膜をパターニングして前記上部電極の一部分を露出させる段階と、
前記上部層間絶縁膜上に前記上部電極の露出した部分と接する平板電極を形成する段階と、を含むことを特徴とする請求項３１に記載の相変換記憶セルの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は不揮発性記憶素子及びその製造方法に関するものであり、特に、相変換記憶セル及びその製造方法に関するものである。
【背景技術】
【０００２】
不揮発性メモリ素子はそれらの電源が遮断されても、それら内に貯蔵されたデータが消滅しない特徴を有する。このような不揮発性メモリ素子は、積層ゲート構造を有するフラッシュ記憶セルを主に採択している。フラッシュメモリセルはチャンネル上に順次に積層されたトンネル酸化膜、浮遊ゲート、ゲート層間誘電体膜及び制御ゲート電極を含む。したがって、前記フラッシュ記憶セルの信頼性及びプログラム効率を向上させるためには、前記トンネル酸化膜の膜質が改善されなければならず、セルのカップルリングの比率が増加しなければならない。
【０００３】
前記フラッシュメモリ素子に代えて新しい不揮発性記憶素子、例えば、相変換記憶素子が最近提案されたことがある。
【０００４】
図１は前記相変換記憶素子の単位セルを示した等価回路図である。
【０００５】
図１を参照すると、前記相変換記憶セルは一つのアクセストランジスタＴＡ及び一つの可変抵抗体Ｒで構成される。前記可変抵抗体Ｒは下部電極、上部電極及びそれらの間に介在された相変換物質（ｐｈａｓｅ  ｃｈａｎｇｅａｂｌｅ  ｍａｔｅｒｉａｌ  ｌａｙｅｒ）で構成される。前記可変抵抗体Ｒの前記上部電極はプレート電極ＰＬと接続されている。また、前記アクセストランジスタＴＡは前記下部電極と接続されたソース領域、前記ソース領域と離隔されたドレイン領域、前記ソース領域と前記ドレイン領域との間のチャンネル領域上に位置するゲート電極を含む。前記アクセストランジスタＴＡの前記ゲート電極及びドレイン領域は各々ワードラインＷＬ及びビットラインＢＬに接続されている。結果的に、前記相変換記憶セルの等価回路はＤＲＡＭセルの等価回路図と類似である。しかし、前記相変換物質の性質は前記ＤＲＡＭセルに採択される誘電体膜の性質と全然違う。すなわち、前記相変換物質膜は温度に従って二つの安定した状態を有する。
【０００６】
図２は前記相変換記憶セルをプログラム及び消去する方法を説明するためのグラフである。ここで、横軸は時間Ｔを示し、縦軸は前記相変換物質膜に加えられる温度ＴＭＰを示す。
【０００７】
図２を参照すると、前記相変換物質膜を溶融温度（ｍｅｌｔｉｎｇ  ｔｅｍｐｅｒａｔｕｒｅ：Ｔｍ）よりも高い温度で第１期間（ｆｉｒｓｔ  ｄｕｒａｔｉｏｎ；Ｔ１）の間加熱した後に冷やすと、前記相変換物質膜は非晶質状態に変わる（１）。一方、前記相変換物質膜を前記溶融温度Ｔｍよりも低く、結晶化温度（ｃｒｙｓｔａｌｌｉｚａｔｉｏｎ  ｔｅｍｐｅｒａｔｕｒｅ：Ｔｃ）よりも高い温度で前記第１期間Ｔ１よりも長い第２期間Ｔ２の間加熱した後に冷やすと、前記相変換物質膜は結晶質状態に変わる（２）。ここで、非晶質状態を有する相変換物質膜の比抵抗は結晶質状態を有する相変換物質膜の比抵抗よりも高い。したがって、読み出しモードで前記相変換物質膜を通じて流れる電流を感知することによって、前記相変換記憶セルに貯蔵された情報が論理“１”であるか、または論理“０”であるかを判別することができる。前記相変換物質膜としては、ゲルマニウムＧｅ、テルルＴｅ及びアンチモンを含む化合物膜（ｃｏｍｐｏｕｎｄ  ｍａｔｅｒｉａｌ  ｌａｙｅｒ：以下‘ＧＴＳ’膜という）が広く使用される。
【０００８】
相変換素子の効率を向上させるために、電極と相変換物質との間の接触面積を減らすための方法が特許文献１に「縮小した接触面積を有する集積回路の電極形成方法」というタイトルで開示されている。
【０００９】
図３は従来の相変換記憶素子を示す断面図である。
【００１０】
従来の相変換記憶素子は半導体基板上に形成された下部電極１０と、前記下部電極１０上にオープニングを有する層間絶縁膜１２とを含む。前記オープニング内に前記下部電極１０と電気的に接続されたプラグ１４が位置し、前記プラグ１４上の前記オープニングの側壁にスペーサ１６が形成され、前記スペーサ１６で囲まれた領域に前記プラグ１４に接続されたコンタクト部１８が位置する。前記コンタクト部１８は相変換物質で形成するか、または導電体で形成することができる。前記コンタクト部１８が相変換物質であれば、前記層間絶縁膜１２及び前記コンタクト部１８上に上部電極２０が配置され、前記コンタクト部１８が導電体であれば、前記コンタクト部１８上に相変換パターンが形成され、前記相変換パターン上に上部電極が配置される。
【００１１】
図４及び図５は各々従来の相変換記憶素子の短所を説明するための断面図である。
【００１２】
図４はコンタクト部１８ａが相変換物質である場合を示す。前記下部電極１０に電流が印加されれば、前記プラグ１４と前記コンタクト部１８ａとの間の界面及び前記コンタクト部１８ａ内に抵抗による熱が発生して、相変換物質の状態が変わる。しかし、前記プラグ１４の熱伝導率が高く、前記コンタクト部１８ａと接する前記スペーサ１６の温度が低いので、前記コンタクト部１８ａのエッジ及び前記プラグ１４と接する部分の温度は低くなることがある。その結果、相変換膜が非晶質状態に変わる時に、前記コンタクト部１８ａのエッジが完全に非晶質とならず電流漏洩が発生する可能性がある。
【００１３】
図５はコンタクト部１８ｂが導電体である場合を示す。前記コンタクト部１８ｂ上に相変換パターン２０が形成される。図４の説明と同一に、前記下部電極１０に電流を印加すると、前記相変換パターン２０の前記コンタクト部１８ｂと接触した領域の状態が変わる。この場合にも、前記コンタクト部１８ｂと接触する領域及び前記コンタクト部１８ｂのエッジと接触する領域の熱が周辺に伝導して状態が不完全に変わることがある。
【００１４】
したがって、従来の技術によると、相変換膜の状態を完全に変換させるために、大量の電流が必要であるので、電力消耗が大きくなる可能性があり、データの感度が低下する可能性がある。
【特許文献１】米国特許第６，１１７，７２０号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１５】
本発明の目的は、相変換素子の効率を高めるために、下部電極と相変換膜との間の界面抵抗が高く、下部電極と接する領域の相変換膜での電流密度が高い相変換記憶素子及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１６】
上述の目的を達成するために、本発明は、相変換膜との接触面積が狭い下部電極、及び前記下部電極に向かってチップ（ｔｉｐ）が形成された上部電極、を有する相変換記憶素子を提供する。この記憶素子は、半導体基板上に形成され、平板部（ｐｌａｎａｒ  ｐｏｒｔｉｏｎ）及び垂直部（ｖｅｒｔｉｃａｌ  ｐｏｒｔｉｏｎ）を有するシリンダ型の下部電極と、前記垂直部の一部分上に形成されて前記下部電極と接する相変換パターンと、を含む。前記相変換パターン上に上部電極が形成され、前記上部電極は前記下部電極の上部に前記下部電極に向かうチップ（ｔｉｐ）を有する。
【００１７】
本発明の一様態で、相変換記憶素子は半導体基板に形成されたシリンダ型の下部電極を含む。前記下部電極は平板部及び垂直部を有する。前記下部電極を有する半導体基板上に層間絶縁膜が形成される。前記層間絶縁膜は前記下部電極の垂直部の一部分上に形成されたコンタクトホールを有する。前記コンタクトホールの内壁にスペーサパターンが形成され、前記スペーサパターンは前記下部電極上にハロ領域（ｈｏｌｌｏｗ  ｒｅｇｉｏｎ）を有する。前記相変換記憶素子は前記ハロ領域を満たす相変換パターン及び前記相変換パターン上に形成された上部電極をさらに含む。前記相変換パターンは前記下部電極と接し、前記相変換パターンの側壁は前記層間絶縁膜上に位置する。前記上部電極は前記下部電極の上部に前記下部電極に向かうチップを有する。
【００１８】
本発明の他の様態で、相変換記憶素子は半導体基板に形成されたシリンダ型の下部電極及び前記下部電極を有する半導体基板上に形成された層間絶縁膜を含む。前記下部電極は平板部及び垂直部を有する。前記層間絶縁膜は前記垂直部の一部分上にコンタクトホールを有する。前記コンタクトホールの内壁にスペーサパターンが形成され、前記スペーサパターンは前記下部電極上にハロ領域を有する。前記相変換記憶素子は前記ハロ領域内に満たされた相変換パターン及び前記相変換パターン上に形成された上部電極をさらに含む。前記上部電極の側壁は前記層間絶縁膜の上部に位置する。また、前記上部電極は前記下部電極の上部に前記下部電極に向かうチップを有する。
【００１９】
上述の目的を達成するために、本発明は、相変換膜との接触面積が狭い下部電極と、前記下部電極に向かってチップが形成された上部電極とを有する相変換記憶素子の製造方法を提供する。この方法は、半導体基板上にシリンダ型の内壁を有する電極領域を含む第１モルード膜を形成し、前記第１モールド膜上に導電膜をコンフォマルに形成することを含む。前記導電膜上に第２モールド膜を形成し、前記第２モールド膜及び前記導電膜を化学機械的研磨工程で研磨して前記電極領域の底及び内壁を覆うシリンダ型の下部電極を形成する。前記下部電極を有する半導体基板上に前記垂直部の一部分上にコンタクトホールを有する層間絶縁膜を形成し、前記コンタクトホールの内壁にスペーサパターンを形成する。前記スペーサパターンは前記垂直部の一部分を露出させるハロ領域を有するように形成することができる。前記層間絶縁膜及び前記スペーサパターンを有する半導体基板上に前記ハロ領域内に溝を有する相変換膜を形成し、前記相変換膜上に導電膜を形成する。続いて、前記導電膜及び前記相変換膜を順次にパターニングして、前記下部電極上に順次に積層された相変換パターン及び上部電極を形成する。
【００２０】
他の方法で、本発明は半導体基板上にシリンダ型の内壁を有する電極領域を含む第１モールド膜（ｏｕｔｅｒ  ｍｏｌｄ  ｌａｙｅｒ）を形成し、前記モールド膜上に導電膜をコンフォマルに形成することを含む。前記導電膜上に第２モールド膜（ｉｎｎｅｒ  ｍｏｌｄ  ｌａｙｅｒ）を形成し、前記第２モールド膜及び前記導電膜を化学機械的研磨工程で研磨して前記電極領域の底及び内壁を覆うシリンダ型の下部電極を形成する。前記下部電極を有する半導体基板上に前記垂直部の一部分上にコンタクトホールを有する層間絶縁膜を形成し、前記コンタクトホールの内壁にスペーサパターンを形成する。前記スペーサパターンは前記垂直部の一部分を露出させるハロ領域を有するように形成することができる。前記ハロ領域内に前記下部電極に接し、前記下部電極の上部で溝を有する相変換パターンを形成し、前記相変換パターン上に導電膜を形成する。続いて、前記導電膜をパターニングして前記相変換パターン上に上部電極を形成する。
【発明の効果】
【００２１】
本発明によると、相変換記憶素子は下部電極、相変換パターン及び上部電極を含み、前記上部電極は前記下部電極に向かうチップを有し、前記相変換パターンはシリンダ型の下部電極の垂直部の一部分と接触する。したがって、前記下部電極と前記上部電極との間に流れる電流の密度を向上させることができる。
【００２２】
図１８及び図１９は各々従来技術及び本発明の効果を説明するための図面である。
【００２３】
図１８に示したように、従来の相変換記憶素子は下部電極ＢＥと上部電極ＴＥとが平板状に互いに向き合う。したがって、前記下部電極ＢＥと前記上部電極ＴＥとの間の相変換パターンＧＳＴでの電流密度Ｄ１が均一である。しかし、図１９に示したように、本発明による相変換記憶素子はチップＴを有する上部電極ＴＥを含み、前記相変換パターンＧＳＴと接する下部電極の面積が小さい。したがって、前記下部電極ＢＥと前記相変換パターンＧＳＴとの間の界面抵抗が高く、前記下部電極ＢＥから前記上部電極ＴＥに向かう電流は前記チップＴに向けて収束するので、前記下部電極ＢＥ上の前記相変換パターンＧＳＴに流れる電流密度Ｄ２が従来の電流密度Ｄ１に比較して相対的に高くなる。結果的に、同一の電流量を下部電極に印加する時に、従来の技術に比較して本発明の記憶素子は高電流密度を得ることができるので、電極と相変換膜との界面及び相変換膜内に高い抵抗熱を発生させることができる。すなわち、相変換記憶素子に印加する電流の量を増加させなくても、高効率を得ることができて、低電力相変換素子を製造することができる。
【発明を実施するための最良の形態】
【００２４】
以下、添付の図面を参照して本発明の望ましい実施形態を詳細に説明する。しかし、本発明はここで説明される実施形態に限定されず、他の形態で具体化することもできる。むしろ、ここで紹介される実施形態は開示された内容が徹底的であり、完全になることができるように、そして当業者に本発明の思想が十分に伝達されるようにするために提供されるものである。図面において、層及び領域の厚さは明確性のために誇張されるものである。また、層が他の層または基板「上」にあると言及される場合に、それは他の層または基板上に直接形成することができるもの、またはそれらの間に第３の層を介在させることもできるものである。明細書全体にわたって同一の参照番号で表示された部分は同一の構成要素を示す。
【００２５】
図６は本発明の第１実施形態による相変換記憶素子の情報保存領域を示した平面図である。
【００２６】
図７は図６のＩ−Ｉに沿って切断した相変換記憶素子の情報保存領域を示した断面図である。
【００２７】
図６及び図７を参照すると、本発明の第１実施形態による相変換記憶素子は半導体基板上に形成されたシリンダ型の下部電極５６ｅを含む。前記下部電極５６ｅは前記半導体基板上に形成された下部層間絶縁膜５０上に形成され、前記下部層間絶縁膜５０を貫通して前記半導体基板に接続されたコンタクトプラグ５２と電気的に接続される。前記下部電極５６ｅは平板部５６ｐ及び垂直部５６ｖを含み、前記下部電極５６ｅの平板部５６ｐと前記コンタクトプラグ５２とが電気的に接続される。前記下部電極５６ｅはチタン窒化膜ＴｉＮ、チタンアルミニウム窒化膜ＴｉＡＩＮ、チタンシリコン窒化膜ＴｉＳｉＮ、タンタルアルミニウム窒化膜ＴａＡＩＮ、またはタンタルシリコン窒化膜ＴａＳｉＮで形成することが望ましい。
【００２８】
前記シリンダ型の下部電極５６ｅの内部及び外部にモールド膜５８ｒ、５４が形成される。したがって、前記モールド膜５８ｒ、５４の上部面と同一のレベルで、前記垂直部５６ｖの上部端はループ形態で前記モールド膜５８ｒ，５４の間に介在される。
【００２９】
前記下部電極５６ｅ及び前記モールド膜５４、５８ｒ上に層間絶縁膜６０が形成される。前記層間絶縁膜６０は前記下部電極５６ｅの垂直部５６ｖの一部分上に形成されたコンタクトホールの側壁６０ｓを構成する。前記層間絶縁膜６０と前記下部電極５６ｅとの間にエッチング阻止膜５９をさらに介在させることができる。前記コンタクトホールの側壁６０ｓにスペーサパターン６２が形成される。前記スペーサパターンの側壁６２ｓは前記コンタクトホール内にハロ領域６３を限定する。前記層間絶縁膜６０上に順次に積層された相変換パターン６４ｇ及び上部電極６６ｅが配置される。前記相変換パターン６４ｇは前記ハロ領域６３を通じて前記下部電極５６ｅの垂直部５６ｖと電気的に接続される。前記上部電極６６ｅは前記下部電極５６ｅに向かうチップＴを有する。前記上部電極６６ｅはチタン窒化膜ＴｉＮ、チタンアルミニウム窒化膜ＴｉＡＩＮ、チタンシリコン窒化膜ＴｉＳｉＮ、タンタルアルミニウム窒化膜ＴａＡＩＮ、またはタンタルシリコン窒化膜ＴａＳＡｉＮで形成することが望ましい。前記上部電極６６ｅ上にハードマスクパターン６８ｈをさらに形成することもできる。前記相変換パターン６４ｇ及び前記上部電極６６ｅを含む半導体基板上に上部層間絶縁膜７２が形成される。この時に、前記上部層間絶縁膜７２と前記相変換パターン６４ｇの側壁６４ｓとの間に保護膜７０をさらに介在させることができる。前記保護膜７０は前記相変換パターン６４ｇの特性の低下を防止するために使用され、シリコンオキシナイトライド（ｓｉｌｌｉｃｏｎ  ｏｘｙｎｉｔｒｉｄｅ）で形成することが望ましい。前記上部層間絶縁膜７２上に前記上部電極６６ｅと電気的に接続された平板電極７６が形成される。前記平板電極７６は前記上部電極６６ｅに電気的に接続されたプラグ７４に接続され得るか、または前記上部層間絶縁膜７２を通じて延長されて、前記上部電極６６ｅに直接電気的に接続され得る。
【００３０】
図８は本発明の第２実施形態による相変換記憶素子の情報保存領域を示す平面図である。
【００３１】
図９は図８のＩＩ−ＩＩに沿って切断した相変換記憶素子の情報保存領域を示す断面図である。
【００３２】
図８及び図９を参照すると、本発明の第２実施形態による相変換記憶素子の情報保存領域は上述の第１実施形態と類似である。
【００３３】
前記第１実施形態と同一に、この相変換記憶素子の情報保存領域はコンタクトプラグ５２、前記コンタクトプラグ５２上に形成されたシリンダ型の下部電極５６ｅ、及び前記下部電極５６ｅ上に形成されて、前記下部電極５６ｅと接する相変換パターン６４ｔを含む。前記下部電極５６ｅは平板部５６ｐ及び垂直部５６ｖを含み、前記平板部５６ｐは前記コンタクトプラグ５２と電気的に接続され、前記垂直部５６ｖは前記相変換パターン６４ｔと接する。第２実施形態で、前記相変換パターン６４ｔはスペーサパターン６２の側壁６２ｓに限定されたハロ領域６３内に形成される。前記相変換パターン６４ｔ上に上部電極６６ｅが配置される。前記上部電極６６ｅは側方向に拡張されて、その側壁は層間絶縁膜６０上に位置する。前記相変換パターン６４ｔの側壁は前記スペーサパターン６２と接するので、前記第２実施形態は保護膜（図７の７０）を有しなくても良い。前記第１実施形態と同一に、前記上部電極６６ｅにプレート電極７８が接続される。前記プレート電極７８は前記上部電極６６ｅ上に形成されたプラグに電気的に接続され得、図示したように、上部層間絶縁膜７２を通じて延長されて前記上部電極６６ｅに直接電気的に接続され得る。
【００３４】
図１０乃至図１４は本発明の第１実施形態による相変換記憶素子の製造方法を説明するための工程断面図である。
【００３５】
図１０を参照すると、半導体基板上にコンタクトプラグ５２を形成する。前記コンタクトプラグ５２は前記半導体基板上に形成された下部層間絶縁膜５０を貫通してアクセストランジスタのソース領域に接続される。前記コンタクトプラグ５２及び前記下部層間絶縁膜５０上に第１モールド絶縁膜５４を形成し、前記第１モールド絶縁膜５４をパターニングして前記第１モールド絶縁膜５４からなる側壁５４ｓを有する電極領域を形成する。前記電極領域は前記コンタクトプラグ５２を露出させる。
【００３６】
図１１を参照すると、前記電極領域が形成された半導体基板上に導電膜５６をコンフォマルに形成する。前記導電膜５６はチタン窒化膜ＴｉＮ、チタンアルミニウム窒化膜ＴｉＡＩＮ、チタンシリコン窒化膜ＴｉＳｉＮ、タンタルアルミニウム窒化膜ＴａＡＩＮ、またはタンタルシリコン窒化膜ＴａＳｉＮで形成することが望ましい。前記導電膜５６上に第２モールド絶縁膜５８を形成する。
【００３７】
図１２を参照すると、前記第２モールド絶縁膜５８と、前記第１モールド絶縁膜５４上の前記導電膜５６とを化学機械的研磨工程を使用して研磨して、前記コンタクトプラグ５２に接続されたシリンダ型の下部電極５６ｅを形成する。前記下部電極５６ｅは前記コンタクトプラグ５２に接続された平板部５６ｐと前記モールド絶縁膜５４、５８ｒの間に介在された垂直部５６ｖとを含む。前記モールド絶縁膜５４、５８ｒの上部面と同一のレベルで、前記下部電極５６ｅは前記第１、第２モールド絶縁膜５４、５８ｒの間に介在されてループ形態を有する。前記下部電極５６ｅ及び前記第１、第２モールド膜５４、５８ｒ上に層間絶縁膜６０を形成する。前記層間絶縁膜６０を形成する前に、前記半導体基板上にエッチング阻止膜５９を形成することもできる。前記層間絶縁膜６０をパターニングして前記下部電極５６ｅの垂直部５６ｖ上にコンタクトホールを形成する。前記コンタクトホールは前記層間絶縁膜６０からなる側壁６０ｓで定義する。前記エッチング阻止膜５９は前記層間絶縁膜６０をエッチングする間、前記下部電極５６ｅの過エッチングを防止することができる。前記エッチング阻止膜５９を形成したら、前記層間絶縁膜６０をパターニングし、続いて、前記エッチング阻止膜５９をエッチングして前記下部電極５６ｅの垂直部５６ｖの上部端を露出させる。
【００３８】
続いて、図１２を参照すると、前記コンタクトホールが形成された半導体基板上にスペーサ絶縁膜をコンフォマルに形成する。前記スペーサ絶縁膜を異方性エッチングして前記コンタクトホールの側壁６０ｓにスペーサパターン６２を形成する。前記スペーサパターン６２の側壁６２ｓは前記上部電極の垂直部の上部端が露出したハロ領域６３を限定する。
【００３９】
図１３を参照すると、前記スペーサパターン６２が形成された半導体基板上に相変換膜６４をコンフォマルに形成する。前記相変換膜６４は前記下部電極５６ｅの上部に前記下部電極５６ｅに向かうデントが形成されるように、その厚さを適切に調節して形成することが望ましい。前記相変換膜６４上に導電膜６６を形成する。その結果、前記導電膜６６は前記デントを満たして前記下部電極５６ｅに向かうチップＴを有する。前記導電膜６６はチタン窒化膜ＴｉＮ、チタンアルミニウム窒化膜ＴｉＡＩＮ、チタンシリコン窒化膜ＴｉＳｉＮ、タンタルアルミニウム窒化膜ＴａＡＩＮ、またはタンタルシリコン窒化膜ＴａＳｉＮで形成することが望ましい。前記導電膜上にハードマスク膜６８をさらに形成することもできる。
【００４０】
図１４を参照すると、前記ハードマスク膜、前記導電膜６６及び前記相変換膜６４を順次にパターニングして前記下部電極５６ｅ上に順次に積層された相変換パターン６４ｇ、上部電極６６ｅ及びハードマスクパターン６８ｈを形成する。前記相変換パターン６４ｇは前記層間絶縁膜６０上に側壁６４ｓを有する。前記相変換パターン６４ｇ及び前記上部電極６６ｅが形成された基板上に前記相変換パターン６４ｇの特性低下を防止するための保護膜７０を形成し、前記保護膜７０上に上部層間絶縁膜７２を形成する。前記保護膜７０は例えば、シリコンオキシナイトライドで形成することが望ましくて、前記上部層間絶縁膜７２は高密度酸化膜（ＨＤＰ  Ｏｘｉｄｅ）及びＰＥＴＥＯＳ膜などを積層して形成することが望ましい。
【００４１】
次に、前記上部層間絶縁膜７２、前記保護膜７０及び前記ハードマスクパターン６８ｈを貫通して前記上部電極６６ｅに接続されたプレート電極（図７の７６）を形成することによって、図６及び図７に示した相変換記憶素子を製造することができる。
【００４２】
図１５乃至図１７は本発明の第２実施形態による相変換記憶素子の製造方法を説明するための工程断面図である。
【００４３】
図１５を参照すると、第２実施形態は第１実施形態と同一に、半導体基板上にコンタクトプラグ５２、及びモールド膜５４、５８ｒの間に介在された下部電極５６ｅを形成し、前記下部電極５６ｅが形成された基板上にエッチング阻止膜５９及び層間絶縁膜６０を形成し、前記層間絶縁膜６０をパターニングして前記下部電極５６ｅ上に前記層間絶縁膜６０からなる側壁６０ｓを有するコンタクトホールを形成し、前記コンタクトホールの側壁６０ｓにスペーサパターン６２を形成することを含む。前記スペーサパターン６２の側壁６２ｓは前記下部電極５６ｅの垂直部５６ｖの上部端を露出させるハロ領域６３を限定する。前記スペーサパターン６２が形成された基板上に相変換膜６４を形成する。前記相変換膜６４は前記下部電極５６ｅの上部にデントＤが形成されるように、厚さを適切に調節することが望ましい。前記デントＤの最低点は前記層間絶縁膜６０の上部面よりも所定の高さｈだけ低く位置するように形成し、以後、研磨工程を実施しても前記デントＤの下部の一部を残すことができる。
【００４４】
図１６を参照すると、前記相変換膜６４を化学機械的研磨工程を使用して研磨して、前記層間絶縁膜６０の上部面を露出させ、前記ハロ領域６３内に満たされた相変換パターン６４ｔを形成する。前記相変換パターン６４ｔの前記デントＤは前記化学機械的研磨工程で研磨することができるが、その下部の一部は前記相変換パターン６４ｔ上に存在する。前記相変換パターン６４ｔが形成された基板上に導電膜６６を形成する。
【００４５】
図１７を参照すると、前記導電膜６６をパターニングして前記相変換パターン６４ｔ上に上部電極６６ｅを形成する。前記上部電極６６ｅは前記層間絶縁膜６０上に側壁６６ｓを有する。前記導電膜６６上にハードマスク膜６８をさらに形成することによって、前記上部電極６６ｅの上部にハードマスクパターン６８ｈをさらに形成することもできる。
【００４６】
続いて、前記上部電極６６ｅが形成された基板上に上部層間絶縁膜７２を形成し、前記上部層間絶縁膜７２を貫通するプレート電極（図９の７８）を形成することによって、図９及び図１０に示した相変換記憶素子を製造することができる。本発明の第２実施形態では前記相変換パターン６４ｔが前記ハロ領域内に位置するので、保護膜（図１４の７２）を形成する段階を省略することができる。
【図面の簡単な説明】
【００４７】
【図１】典型的な相変換記憶素子を示す等価回路図である。
【図２】相変換記憶素子の書き込み及び消去動作を説明するためのグラフである。
【図３】従来の相変換記憶素子を示す断面図である。
【図４】従来の相変換記憶素子の短所を説明するための断面図である。
【図５】従来の相変換記憶素子の短所を説明するための断面図である。
【図６】本発明の第１実施形態による相変換記憶素子の情報貯蔵領域を示す平面図である。
【図７】本発明の第１実施形態による相変換記憶素子の情報貯蔵領域を示す断面図である。
【図８】本発明の第２実施形態による相変換記憶素子の情報貯蔵領域を示す平面図である。
【図９】本発明の第２実施形態による相変換記憶素子の情報貯蔵領域を示す断面図である。
【図１０】本発明の第１実施形態による相変換記憶素子の情報貯蔵領域の製造方法を説明するための工程断面図である。
【図１１】本発明の第１実施形態による相変換記憶素子の情報貯蔵領域の製造方法を説明するための工程断面図である。
【図１２】本発明の第１実施形態による相変換記憶素子の情報貯蔵領域の製造方法を説明するための工程断面図である。
【図１３】本発明の第１実施形態による相変換記憶素子の情報貯蔵領域の製造方法を説明するための工程断面図である。
【図１４】本発明の第１実施形態による相変換記憶素子の情報貯蔵領域の製造方法を説明するための工程断面図である。
【図１５】本発明の第２実施形態による相変換記憶素子の情報貯蔵領域の製造方法を説明するための工程断面図である。
【図１６】本発明の第２実施形態による相変換記憶素子の情報貯蔵領域の製造方法を説明するための工程断面図である。
【図１７】本発明の第２実施形態による相変換記憶素子の情報貯蔵領域の製造方法を説明するための工程断面図である。
【図１８】従来技術の効果を説明するための図面である。
【図１９】本発明の効果を説明するための図面である。
【符号の説明】
【００４８】
５０  下部層間絶縁膜
５２  コンタクトプラグ
５４  モールド膜
５６ｅ  シリンダ型下部電極
５６ｐ  平板部
５６ｖ  垂直部
５８  第２モールド絶縁膜
５９  エッチング阻止膜
６０  層間絶縁膜
６０ｓ  コンタクトホールの側壁
６２  スペーサパターン
６２ｓ  スペーサパターンの側壁
６３  ハロ領域
６４ｇ  相変換パターン
６４ｓ  相変換パターンの側壁
６６ｅ  上部電極
６８ｈ  ハードマスクパターン
７０  保護膜
７２  上部層間絶縁膜
７４  プラグ
７６  平板電極
【図１】
2004158854.tif 000003
【図２】
2004158854.tif 000004
【図３】
2004158854.tif 000005
【図４】
2004158854.tif 000006
【図５】
2004158854.tif 000007
【図６】
2004158854.tif 000008
【図７】
2004158854.tif 000009
【図８】
2004158854.tif 000010
【図９】
2004158854.tif 000011
【図１０】
2004158854.tif 000012
【図１１】
2004158854.tif 000013
【図１２】
2004158854.tif 000014
【図１３】
2004158854.tif 000015
【図１４】
2004158854.tif 000016
【図１５】
2004158854.tif 000017
【図１６】
2004158854.tif 000018
【図１７】
2004158854.tif 000019
【図１８】
2004158854.tif 000020
【図１９】
2004158854.tif 000021