(57)【要約】【目的】サーミスタと抵抗を１チップの両面に直列接続しいずれの面に抵抗体層を形成したかを判別できる複合チップ部品及びその製造方法を提供する。【構成】中央部にビアホール５を配設したアルミナ基体１の一方面の一方端部近傍に内部電極Ａ２を形成し、その上にサーミスタ層３を形成し、サーミスタ層３上部よりアルミナ基体１の中央部ビアホール５にかけて内部電極Ｂ４を形成する。アルミナ基体１の他方面の中央部のビアホール５部分から他方端部に向けて内部電極Ｃ６を形成し、内部電極Ｃ６を覆うように抵抗体層７を形成し、抵抗体層７上からアルミナ基体１の他方端部にかけて内部電極Ｄ８を形成し、両表面の端部を除いて互いに異なる色に着色された保護コートＡ９、Ｂ１０で覆い、いずれの面に抵抗体層７が形成されたかを識別可能とし、最後に両端部に端子電極Ａ１１、端子電極Ｂ１２を形成する。【選択図】　　　　図１
2004031795.tif 000002
【特許請求の範囲】
【請求項１】
絶縁材料で構成した基体の一方端部に配設された第１の外部接続端子と、
前記第１の外部接続端子に接続され前記基体の一方面に形成されたサーミスタ素子と、
前記基体の他方端部に接続された第２の外部接続端子と、
前記第２の外部接続端子に接続され前記基体の他方面に形成された抵抗素子と、
前記基体中央部近傍で前記基体を貫通し前記サーミスタ素子と抵抗素子を接続する内部接続電極と、
前記基体の一方面の表面を覆うように第１の態様で形成された第１のコート層と、
前記基体の他方面の表面を覆うように第２の態様で形成された第２のコート層とを備え、
前記コート層の形態の相違により前記基体の一方面と他方面を識別可能に構成したことを特徴とするチップ型複合部品。
【請求項２】
絶縁材料で構成した基体の両面上にサーミスタと抵抗素子を形成してなるチップ型複合部品であって、
前記基体の一方面上の一方端部側に形成されたサーミスタ層と、
前記基体の他方面上の他方端部側に形成された抵抗体層と、
前記基体の一方端部端面から前記サーミスタ層の一方面に形成される第１の電極と、
前記基体の他方端部面から前記抵抗体層の一方面に形成される第２の電極と、
前記サーミスタ層の他方面から前記基体中央部に形成された第３の電極と、
前記抵抗体層の他方面から前記基体中央部に形成された第４の電極と、
前記第３の電極と前記第４の電極とを互いに接続する前記基体を貫通して形成されたビアホールと、
少なくとも前記基体の一方面の前記サーミスタ層及び前記内部電極表面に第１の態様で形成される第１のコート層と、
少なくとも前記基体の他方面の前記抵抗体層及び前記内部電極表面に第２の態様で形成される第２のコート層とを備え、
前記第１の電極からサーミスタ層、第３の電極、ビアホール、第４の電極、抵抗体層、第２の電極が直列に接続されると共に、前記サーミスタ層形成面と抵抗体層形成面を識別可能であることを特徴とするチップ型複合部品。
【請求項３】
さらに、前記第１の電極及び前記第２の電極にそれぞれ接続された外部接続電極を形成することを特徴とする請求項２記載の複合チップ型部品。
【請求項４】
前記第１のコート層と第２のコート層は、互いに異なる色に着色されて異なる態様となっていることを特徴とする請求項１乃至請求項３のいずれかに記載の複合チップ部品。
【請求項５】
絶縁材料で構成した基体の一方面にサーミスタ素子を形成するサーミスタ素子形成工程と、
前記基体の一方端部に前記サーミスタ素子と接続される第１の外部接続端子を形成する第１の外部接続端子形成工程と、
絶縁材料で構成した基体の他方面に抵抗素子を形成する抵抗素子形成工程と、
前記基体の他方端部に前記抵抗素子と接続される第２の外部接続端子を形成する第２の外部接続端子形成工程と、
前記基体中央部近傍で前記基体を貫通し前記サーミスタ素子と抵抗素子を接続する内部接続電極を形成する内部接続電極形成工程と、
前記基体の一方面の表面を覆うように第１の態様で第１のコート層を形成する第１のコート層形成工程と、
前記基体の他方面の表面を覆うように第２の態様で第２のコート層を形成する第２のコート層形成工程とを有し、
前記コート層の形態の相違により前記基体の一方面と他方面を識別可能に構成したことを特徴とするチップ型複合部品の製造方法。
【請求項６】
絶縁材料で構成した基体の両面上にサーミスタと抵抗素子を形成してなるチップ型複合部品の製造方法であって、
前記基体の一方面上の一方端部側にサーミスタ層を形成するサーミスタ層形成工程と、
前記基体の他方面上の他方端部側に抵抗体層を形成する抵抗体層形成工程と、
前記基体の一方端部端面から前記サーミスタ層の一方面に第１の電極を形成する第１の電極形成工程と、
前記基体の他方端部面から前記抵抗体層の一方面に第２の電極を形成する第２の電極形成工程と、
前記サーミスタ層の他方面から前記基体中央部に第３の電極を形成する第３の電極形成工程と、
前記抵抗体層の他方面から前記基体中央部に第４の電極を形成する第４の電極形成工程と、
前記第３の電極と前記第４の電極とを互いに接続する前記基体を貫通するビアホールを形成するビアホール形成工程と、
少なくとも前記基体の一方面の前記サーミスタ層及び前記内部電極表面に第１の態様で第１のコート層を形成する第１のコート層形成工程と、
少なくとも前記基体の他方面の前記抵抗体層及び前記内部電極表面に第２の態様で第２のコート層を形成する第２のコート層形成工程とを有し、
前記第１の電極からサーミスタ層、第３の電極、ビアホール、第４の電極、抵抗体層、第２の電極が直列に接続されると共に、前記サーミスタ層形成面と抵抗体層形成面を識別可能であることを特徴とするチップ型複合部品の製造方法。
【請求項７】
さらに、前記第１の電極及び前記第２の電極にそれぞれ接続された外部接続電極を形成する外部電極形成工程を有することを特徴とする請求項６記載の複合チップ型部品の製造方法。
【請求項８】
前記第１のコート層と第２のコート層は、互いに異なる色に着色することにより異なる態様とすることを特徴とする請求項５乃至請求項７のいずれかに記載の複合チップ部品の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、絶縁材料で構成した基体の両表面上にサーミスタと抵抗素子を形成してなるチップ型複合部品及びその製造方法に関するものである。
【０００２】
【従来の技術】
一定電圧を印加する回路にて、例えばＮＴＣサーミスタを使用した場合、サーミスタを動作状態とするとサーミスタの電流が流れ、どうしても温度上昇が起きる。温度上昇が起きると、サーミスタの特性からサーミスタの抵抗値が減少するため消費電力が増加し、サーミスタ自体の自己発熱により周囲の温度検知を正確に行うことが出来なくなる。
【０００３】
即ち、消費電力（Ｗ）＝｛電圧（Ｖ）｝２／抵抗値（Ｒ）であり、温度上昇に伴って抵抗値が減少すればサーミスタに印加される電力が増加してしまう。このためますます温度上昇が進むという悪循環を引き起こしてしまう。
【０００４】
従来はこのようなサーミスタに供給される電力の増加を抑えるために直列に抵抗素子を接続して、温度上昇によるサーミスタの抵抗値減少に伴う印加電力の上昇（サーミスタの自己発熟量の上昇）を直列に接続された抵抗に電圧を分圧することにより防ぎ、温度の誤検知を防ぐ方法が取られていた。
【０００５】
【発明が解決しようとする課題】
しかしながら、従来は抵抗素子とサーミスタをそれぞれ個別に用意し、例えば基板上に実装することにより直列接続を実現していた。このため、どうしてもサーミスタと抵抗素子それぞれの実装スペースが必要であり、小型化には限界があった。
【０００６】
小型化のためにひとつのチップにサーミスタと抵抗素子とを搭載するものもあったが、例えば、特開２０００−１２４００８号に記載のように、従来の積層技術ではサーミスタと抵抗素子を並列に接続することが出来るに過ぎなかった。このため、サーミスタと抵抗を直列に接続した複合チップの実現が待たれていた。
【０００７】
さらに、サーミスタと抵抗を直列に接続した複合チップが実現した場合であっても、複合チップの電力消費により発生する発熱効果によりサーミスタの検出結果に誤差の出ることも考えられ、できるだけ発熱効果の影響を減らすことが望ましい。
【０００８】
【課題を解決するための手段】
本発明は、上述した課題を解決することを目的としてなされたもので、サーミスタと抵抗を１チップで直列に接続した複合チップその製造方法を提供することにより、少ない占有面積でサーミスタ自体の自己発熱があっても周囲の温度検知を正確に行うことが出来るようにすることを目的とする。さらに、実装時に抵抗より発生される熱の影響を最小に抑えることができる複合チップを提供することを目的とする。係る目的を達成し、上述した課題を解決する一手段として例えば以下の構成を備える。
【０００９】
即ち、絶縁材料で構成した基体の一方端部に配設された第１の外部接続端子と、前記第１の外部接続端子に接続され前記基体の一方面に形成されたサーミスタ素子と、前記基体の他方端部に接続された第２の外部接続端子と、前記第２の外部接続端子に接続され前記基体の他方面に形成された抵抗素子と、前記基体中央部近傍で前記基体を貫通し前記サーミスタ素子と抵抗素子を接続する内部接続電極と、前記基体の一方面の表面を覆うように第１の態様で形成された第１のコート層と、前記基体の他方面の表面を覆うように第２の態様で形成された第２のコート層とを備え、前記コート層の形態の相違により前記基体の一方面と他方面を識別可能に構成したことを特徴とする。
【００１０】
または、絶縁材料で構成した基体の両面上にサーミスタと抵抗素子を形成してなるチップ型複合部品であって、前記基体の一方面上の一方端部側に形成されたサーミスタ層と、前記基体の他方面上の他方端部側に形成された抵抗体層と、前記基体の一方端部端面から前記サーミスタ層の一方面に形成される第１の電極と、前記基体の他方端部面から前記抵抗体層の一方面に形成される第２の電極と、前記サーミスタ層の他方面から前記基体中央部に形成された第３の電極と、前記抵抗体層の他方面から前記基体中央部に形成された第４の電極と、前記第３の電極と前記第４の電極とを互いに接続する前記基体を貫通して形成されたビアホールと、少なくとも前記基体の一方面の前記サーミスタ層及び前記内部電極表面に第１の態様で形成される第１のコート層と、少なくとも前記基体の他方面の前記抵抗体層及び前記内部電極表面に第２の態様で形成される第２のコート層とを備え、前記第１の電極からサーミスタ層、第３の電極、ビアホール、第４の電極、抵抗体層、第２の電極が直列に接続されると共に、前記サーミスタ層形成面と抵抗体層形成面を識別可能であることを特徴とする。
【００１１】
そして例えば、さらに、前記第１の電極及び前記第２の電極にそれぞれ接続された外部接続電極を形成することを特徴とする。
【００１２】
また例えば、前記第１のコート層と第２のコート層は、互いに異なる色に着色されて異なる態様となっていることを特徴とする。
【００１３】
又は、絶縁材料で構成した基体の一方面にサーミスタ素子を形成するサーミスタ素子形成工程と、前記基体の一方端部に前記サーミスタ素子と接続される第１の外部接続端子を形成する第１の外部接続端子形成工程と、絶縁材料で構成した基体の他方面に抵抗素子を形成する抵抗素子形成工程と、前記基体の他方端部に前記抵抗素子と接続される第２の外部接続端子を形成する第２の外部接続端子形成工程と、前記基体中央部近傍で前記基体を貫通し前記サーミスタ素子と抵抗素子を接続する内部接続電極を形成する内部接続電極形成工程と、前記基体の一方面の表面を覆うように第１の態様で第１のコート層を形成する第１のコート層形成工程と、前記基体の他方面の表面を覆うように第２の態様で第２のコート層を形成する第２のコート層形成工程とを有し、前記コート層の形態の相違により前記基体の一方面と他方面を識別可能に構成したことを特徴とするチップ型複合部品の製造方法とする。
【００１４】
または、絶縁材料で構成した基体の両面上にサーミスタと抵抗素子を形成してなるチップ型複合部品の製造方法であって、前記基体の一方面上の一方端部側にサーミスタ層を形成するサーミスタ層形成工程と、前記基体の他方面上の他方端部側に抵抗体層を形成する抵抗体層形成工程と、前記基体の一方端部端面から前記サーミスタ層の一方面に第１の電極を形成する第１の電極形成工程と、前記基体の他方端部面から前記抵抗体層の一方面に第２の電極を形成する第２の電極形成工程と、前記サーミスタ層の他方面から前記基体中央部に第３の電極を形成する第３の電極形成工程と、前記抵抗体層の他方面から前記基体中央部に第４の電極を形成する第４の電極形成工程と、前記第３の電極と前記第４の電極とを互いに接続する前記基体を貫通するビアホールを形成するビアホール形成工程と、少なくとも前記基体の一方面の前記サーミスタ層及び前記内部電極表面に第１の態様で第１のコート層を形成する第１のコート層形成工程と、少なくとも前記基体の他方面の前記抵抗体層及び前記内部電極表面に第２の態様で第２のコート層を形成する第２のコート層形成工程とを有し、前記第１の電極からサーミスタ層、第３の電極、ビアホール、第４の電極、抵抗体層、第２の電極が直列に接続されると共に、前記サーミスタ層形成面と抵抗体層形成面を識別可能であることを特徴とするチップ型複合部品の製造方法とする。
【００１５】
そして例えば、さらに、前記第１の電極及び前記第２の電極にそれぞれ接続された外部接続電極を形成する外部電極形成工程を有する複合チップ型部品の製造方法であることを特徴とする。
【００１６】
また例えば、前記第１のコート層と第２のコート層は、互いに異なる色に着色することにより異なる態様とするチップ型複合部品の製造方法とすることを特徴とする。
【００１７】
【発明の実施の形態】
以下、図面を参照して本発明に係る一発明の実施の形態例を詳細に説明する。
〔第１の実施の形態例〕
図１は本発明に係る一発明の実施の形態例の複合チップの構成を説明するための断面図、図２は本実施の形態例の複合チップ基体の一方面における構造を説明するための図、図３は本実施の形態例の複合チップ基体の他方面の構造を説明するための図であり、図１のＡ−Ａが基体の一方面、Ｂ−Ｂが基体の他方面である。なお、図１は図２のＣ−Ｃ面の断面を示している。
【００１８】
本実施の形態例では、アルミナ基体の両表面にサーミスタと抵抗体とを接続し、中間部をビアホールで接続した場合を複合チップの例として説明する。
【００１９】
図において、１は電気絶縁性を有するアルミナ基体であり、アルミナ基体１はアルミナ焼結体により形成されている。本実施の形態例では、複合チップ完成時にほぼ実装面積１．２８ｍｍ２（１．６ｍｍ×０．８ｍｍ×０．８ｍｍサイズの複合チップ）程度に成形する。
【００２０】
２はアルミナ基体１の一方面（図１のＡ−Ａ面）の一方端部端面より中央部にかけて形成された内部電極Ａ、３は内部電極Ａ２の端部を除く全面を覆いアルミナ基体１の中央部にかけて形成されたサーミスタ層である。本実施の形態例のサーミスタ層３はほぼ正方形状に成形している。
【００２１】
４はサーミスタ層３の上面からアルミナ基体１の中央部の配設されているビアホール５にかけて形成された内部電極Ｂ、５はアルミナ基体１のほぼ中央部を貫通して配設されたビアホールであり、導電ペーストがホール内に充填され、内部電極Ｂ４と内部電極Ｃ６とを電気的に接続している。
【００２２】
ビアホール５内への導電材料の充填は、内部電極Ｂ４又は内部電極Ｃ６を形成時に同時に行ってもよく、またスルーホール形状でホール内周のみに導電材料を形成したものであってもよい。本実施の形態例では例えばビアホール５として孔径を１０μｍ〜２００μｍ程度に形成することができる。
【００２３】
６はアルミナ基体１の他方面（図１のＢ−Ｂ面）の抵抗体層上面からアルミナ基体中央ビアホールにかけて延出する内部電極Ｃ、７は内部電極Ｄ８の他方端部を除く全面を覆いアルミナ基体１の中央部にかけて形成された抵抗体層であり、本実施の形態例では抵抗体層７をほぼ正方形状に成形している。
【００２４】
８はアルミナ基体１の他方側端部端面から中央部にかけて形成された内部電極Ｄである。９はアルミナ基体１の一方表面の両端部（端子電極形成部）を除く全面をコートするコート層である保護コートＡ、１０はアルミナ基体１の他方表面の両端部（端子電極形成部）を除く全面をコートするコート層である保護コートＢである。
【００２５】
本実施の形態例においては、以下に示す方法で製造された複合チップのどちらの面にサーミスタ層、あるいは抵抗体層が形成されているかを容易に判別可能とするために、保護コートＡ９と保護コートＢ１０の態様を変えることとしている。
【００２６】
保護コートＡ９、保護コートＢ１０は、ガラスまたは耐熱性の樹脂のなかから任意に選択してスクリーン印刷などにより形成することができ、例えば、ホウ珪酸ガラスを用いたペースト又はエポキシ、ポリイミド系の樹脂を用いることができる。
【００２７】
そこで、本実施の形態例では、態様を替える一方法として、例えば、保護コート材料であるガラスまたは耐熱性の樹脂材料中に保護コートＡ１と保護コートＢ１０とで異なる耐熱性着色剤を混入させる。
【００２８】
用いる色の組み合わせとしては、例えば、緑と赤、黒と黄色、黒と赤など識別し易い色の組み合わせとすることが望ましい。なお、色を異ならせるのではなく、明度を異ならせてもよく、暖色系と寒色系、或いは彩度の大きく異なるものなど、保護コートＡ９と保護コート１０の態様が異なり、容易に識別できるものであれば任意の組み合わせを採用できることはもちろんである。
【００２９】
さらに、一部の形状を異なるものとして識別してもよく、コート層の一部の色を変えて識別可能に構成してもよい。
【００３０】
このようにしてアルミナ基体１上にサーミスタ層３と抵抗体層７を内部電極及びビアホール５により直列に接続した後、アルミナ基体１の両端部を除いて保護コートＡ９、Ｂ１０により表面をコートすることにより経年変化などから防ぐことができる。
【００３１】
のみならず、複合チップの完成状態でいずれの面に抵抗体層（あるいはサーミスタ層）が形成されているかを容易に判別できるため、例えば、実装基板への実装時に、抵抗体層形成面を基板表面に密着させることにより、抵抗体層より発生する熱が基板に有効に拡散し、複合チップ部品の発熱に伴う温度上昇を低く抑えることができ、サーミスタ層の特性を安定したものとできる。
【００３２】
１１及び１２はアルミナ基体１の両端部に形成された端子電極Ａ１１と端子電極Ｂ１２である。端子電極Ａ１１は内部電極Ａ２に接続され、端子電極Ｂ１２は内部電極Ｄ８に接続されている。この結果、図３に示す接続状態となり、サーミスタと抵抗とが直列に接続された１チップ複合部品が実現する。
【００３３】
なお、本実施の形態例で用いるアルミナ基体１は、例えば９６％Ａｌ２Ｏ３のアルミナ基板を用い、基板の厚さはチップサイズに合わせて適当な厚さのものを選択することが望ましい。
【００３４】
内部電極Ａ２、Ｂ４、Ｃ６、Ｄ８は、Ａｇ、Ａｇ／Ｐｄ，Ｐｔ、Ａｕなどの任意の貴金属をスパッタリング、スクリーン印刷などにより形成できる。例えば、Ａｇ−Ｐｄ−ガラスのメタルグレーズをスクリーン印刷などにより形成することができる。なお、内部電極をＡｕ又はＡｇで形成してもよい。
【００３５】
同じくサーミスタ層３は任意の特性を持つサーミスタペーストをスクリーン印刷などにより形成する。本実施の形態例で用いるサーミスタペーストは、Ｍｎ，Ｎｉ，Ｃｏ，Ｆｅ，Ａｌ，Ｃｕの中より特性に応じて３から４種類選択した複合酸化物を用いる。サーミスタ層３の焼成温度は８５０度Ｃ〜１３００度Ｃとすることができるが、望ましくは１０００度Ｃ以下とする。
【００３６】
焼成温度を低く設定した場合、例えば１０００度Ｃ以下であるような場合には、低温での焼結性を良くして、内部電極Ａ２やアルミナ基体１への密着性の増大を図るため、サーミスタペースト内にガラス材料を添加する。
【００３７】
具体的には、例えば以下の方法で製造する。
【００３８】
▲１▼サーミスタ成分比がＭｎ：３０〜６０ｍｏｌ％、Ｎｉ：１０〜３０ｍｏｌ％、Ｃｏ：１０〜３０ｍｏｌ％、Ｆｅ：１０〜３０ｍｏｌ％になる割合の各種金属の酸化物を原料として、溶媒には水又はアルコールを用いて湿式ボールミルにより混合してスラリーを製造する。出発原料として用いる金属酸化物としては、Ｍｎ３Ｏ４，ＮｉＯ，Ｃｏ３０４，Ｆｅ２０３等とすることが望ましい。
【００３９】
▲２▼混合したスラリーを乾燥工程において乾燥させて水分又はアルコールを除去した後、８００度Ｃ〜１０００度Ｃにて仮焼成を行い、原料粉末を作る。
【００４０】
▲３▼仮焼成を行った粉末を湿式ボールミルにより粉砕する。このとき溶媒は水又はアルコールを用いる。
【００４１】
▲４▼得られたスラリーを乾燥工程において乾燥させ、水分又はアルコール成分を除去した後、エチルセルロース、α一テルピネオールを加え３本ロールミルを用いてサーミスタペーストを作成する。
【００４２】
▲５▼ガラスをサーミスタペースト内に加える場合はホウ珪酸ガラス粉末をサーミスタペースト内に添加して３本ロールミルによりペースト化する。
【００４３】
以上のようにしてサーミスタペーストを製造し、このサーミスタペーストをスクリーン印刷でアルミナ基体１に形成することにより、小型でありながら性能のよいサーミスタが製造できる。
【００４４】
また、本実施の形態例の抵抗体層７は、任意の特性を持つ抵抗体ペーストをスクリーン印刷で形成するほか、抵抗体材料をスパッタリングなどにより形成してもよい。ここで用いる抵抗体材料はＲｕＯ２、ＳｎＯ２などを用いることができ、抵抗値により任意のものを選択可能である。
【００４５】
抵抗体層７をスクリーン印刷により形成する場合は、抵抗体の粉末をペースト化して用いる。この場合の抵抗体層７の焼成温度は６００度Ｃ〜１０００度Ｃとすることが望ましい。サーミスタ層３と焼成温度を同じとする場合は、サーミスタ層３と抵抗体層７（内部電極Ｂ４、Ｃ６を含む。）を同時焼成により形成してもよい。
【００４６】
端子電極Ａ１１、Ｂ１２は、Ａｇ、Ａｇ／Ｐｄ、Ｎｉ／Ｃｒ，Ｃｕなどの任意の導電材料をディッピング又はスパッタリングなどにより形成し、その上にニッケル、半田又はＳｎを電界めっきなどにより形成して半田付け制を確保する。
【００４７】
このようにして製造した複合チップのサーミスタ特性及び抵抗素子の抵抗値特性は、サーミスタ層、抵抗層又は内部電極のレーザートリミングまたは、内部電極・構造（電間距離）により調整が可能である。
【００４８】
次に、以上に構成を説明した複合チップの製造方法を図４乃至図１４を参照して説明する。図４乃至図１４は本実施の形態例の複合チップの製造方法を説明するための図であり、各製造工程を模式的に表している。
【００４９】
図４は絶縁基板であるアルミナ基体上に内部電極Ａを形成する工程を示し、図５はその上にサーミスタ層を形成する工程を示し、図６は内部電極Ｂを形成する工程を示し、図７はアルミナ基体上に内部電極Ｄを形成する工程を示し、図８は抵抗体層を形成する工程を示し、図９は内部電極Ｃを形成する工程を示し、図１０はアルミナ基体の一方面に保護コートＡを形成する工程を示し、図１１はアルミナ基体の他方面に保護コートＢを形成する工程を示し、図１２は短冊状の列状集合部品形状に切断する工程を示し、図１３はさらに端子電極を形成する工程を示し、図１４は短冊状の集合部品を各個別の複合チップ部品に切断する工程を示している。
【００５０】
まず、図４に示すように、ビアホール１０５が配設された所定大きさのアルミナ焼結体の絶縁基板（以下の説明は１２個の複合チップを製造する場合の例を説明する。）１０１の一方面上に内部電極Ａ１０２を例えばＡｇ−Ｐｄ−ガラスメタルグレーズにより印刷する。
【００５１】
続いて図５に示すように、各内部電極Ａ１０２毎に端部を除く延長部の上面にかけて先の製造方法で製造したサーミスタペースト（例えば、サーミスタ特性を有する粒径数μｍ程度の複合金属酸化物（ＣＯ２Ｏ３＋ＮｉＯ＋Ｍｎ２Ｏ３）とガラスフリットと有機質ビヒクルとの塗料）を印刷する。
【００５２】
次に、図６に示すように、各サーミスタ層１０３毎にサーミスタ層１０３上面よりアルミナ基板１０１のビアホール位置を完全に覆うように内部電極Ｂ１０４を例えばＡｇ−Ｐｄ−ガラスメタルグレーズにより印刷する。それと同時にビアホールを電極グレーズで充填する。そして、例えば約８５０度Ｃで焼成することにより一方面上に各サーミスタ層１０３を形成する。
【００５３】
ここでアルミナ基体１０１の一方面への形成が終了したため、アルミナ基体１０１を裏返し、以後アルミナ基体１０１の他方面に対する処理を行う。まず図７に示すように、アルミナ基体１０２の他方面上に所定間隔で内部電極Ｄ１０８を例えばＡｇ−Ｐｄ−ガラスメタルグレーズにより印刷する。
【００５４】
続いて図８に示すように各内部電極Ｄ１０７上からビアホール１０５方向にかけて抵抗体ペーストを印刷して各抵抗体層１０７を形成する。
【００５５】
次に、図９に示すように、各抵抗体層１０７上部からアルミナ基板１０１のビアホール位置を完全に覆うように内部電極Ｃ１０６を例えばＡｇ−Ｐｄ−ガラスメタルグレーズにより印刷する。同時にビアホールを電極グレーズで充填する。その後例えば約８５０度Ｃで焼成することにより他方面上に各抵抗体層１０５等を形成する。
【００５６】
なお、サーミスタ層１０３と抵抗体層１０７を同じ温度で焼成する場合には、一方面上へのサーミスタ層１０３などの形成後に焼成するのではなく、最後に一括して焼成してもよい。
【００５７】
なお、ここで、抵抗値或いはサーミスタ特性を調整する必要があるときは、内部電極Ｄ１０８をレーザ光により抵抗体層１０５上で切断し、切溝位置によって抵抗値を調整する。切断の方法はレーザ光による他、サンドブラスト法で調整してもよく、或いは内部電極Ｄ１０８を予めくし形に形成しておき、くし形の連続部を適当位置で切断して調整してもよい。
【００５８】
次に、図１０に示すように、アルミナ基体１０１の一方面（サーミスタ層１０３形成面）の各内部電極Ａ１０２と各内部電極Ｄ１０８の両端部間部分を被覆するように、例えば耐熱性エポキシ樹脂を印刷してコート層を形成する。本実施の形態例では、例えば保護コートＡ１０９は淡い色、例えば黄色に着色した樹脂を用いる。その後、例えば約１３０度Ｃで樹脂を硬化させ保護コートＡ１０９を形成する。
【００５９】
次にアルミナ基体１０１を裏返し、図１１に示すように他方面（抵抗体層１０７形成面）の各内部電極Ａ１０２と各内部電極Ｄ１０８の両端部間部分を被覆するように、例えば耐熱性エポキシ樹脂を印刷形成し、コート層を形成する。本実施の形態例では、例えば保護コートＡ１０９は濃い色、例えば黒に着色した樹脂を用いる。その後、例えば約１３０度Ｃで樹脂を硬化させ保護コートＢ１１０を形成する。
【００６０】
なお、保護コートＡ１０９、Ｂ１１０を個別に焼成せずに両面にそれぞれ耐熱性エポキシ樹脂を印刷形成し、一度の焼成で両面に保護コートを形成してもよい。これにより工程を減らすことができる。
【００６１】
そして図１２に示すように、各複合チップ片の長さ方向を幅方向として破線で示す部分（あらかじめ分割溝を形成していてもよい。）から絶縁基板１０１を分割して短冊様分割体１２０を得る。
【００６２】
次に、図１３に示すように、短冊様分割体１２０の幅方向の両側に連続した端子電極１１１、１１２を形成し、一方の端子電極を内部電極Ａ１０２に、他方の端子電極を内部電極Ｄ１０８とをそれぞれ接続する。端子電極１１１、１１１２の形成は、Ｎｉ−Ｃｒの真空蒸着による方法、Ａｇ−Ｐｄ−ガラスメタルグレーズの塗布、焼成による方法、Ａｇを分散させてエポキシ樹脂塗料の塗布、硬化などの方法によって形成される。
【００６３】
最後に図１４に示すように短冊様分割体１２０を各複合チップごとに、例えば図１４の破線位置（あらかじめ分割溝を形成していてもよい。）で切断して個別の複合チップを完成させる。
【００６４】
以上説明したように本実施の形態例によれば、サーミスタ素子と抵抗素子を同一の小型チップに直列に形成することができ、サーミスタ素子の発熱による抵抗値の減少があっても、その影響を最小限に抑えることができる。
【００６５】
さらに、サーミスタ層の反対側の面に抵抗体層が形成されているため、サーミスタ層が抵抗体の自己発熱の影響を受けずらくできる。
【００６６】
また本実施の形態例によれば、複合チップ部品の表面をコートする保護コート層をサーミスタ層形成面と抵抗体層形成面で異なる態様としたため、容易に抵抗体層形成面を特定でき、基板実装時に容易に抵抗体層形成面を実装基板の表面側とでき、これにより抵抗体層より発生する熱を効率よく実装基板に拡散でき、自己発熱の影響を低く抑えることができる。
【００６７】
さらに、基板への実装後であっても、いずれの層の形成面が実装基板側かを容易に確認できる。
【００６８】
〔第２の実施の形態例〕
以上の説明においては、アルミナ基体１の一方面上に内部電極Ａ２の上にサーミスタ層３、その上に内部電極Ｂ４を形成し、アルミナ基体１の他方面上においても一方面上と同様の工程で内部電極Ｄ８、抵抗体層７、内部電極Ｃ６を形成する例について説明した。しかし、本発明は以上の例に限定されるものではなく、例えばアルミナ基体１の他方面上において、内部電極Ｃ６、抵抗体層７、内部電極Ｄ８の順に各層を形成してもよい。このように形成した本発明に係る第２の実施の形態例を以下に説明する。
【００６９】
以下の説明は、上述した第１の実施の形態例と異なる部分のみ説明を行う。
【００７０】
第２の実施の形態例においては、アルミナ基体１の一方面への内部電極Ａ２、サーミスタ層３、内部電極Ｂ４の形成は上述した第１の実施の形態例をまったく同様である。
【００７１】
アルミナ基体１０２の他方面上においては、まずアルミナ基板１０１のビアホール位置を完全に覆うように内部電極Ｃ１０６を例えばＡｇ−Ｐｄ−ガラスメタルグレーズにより印刷する。それと同時にビアホールを電極グレーズで充填する。
【００７２】
続いて各内部電極Ｃ１０６上からアルミナ基板１０１上にかけて抵抗体ペーストを印刷して各抵抗体層１０７を形成する。次に、各抵抗体層１０７毎に抵抗体層１０７上面よりアルミナ基板１０１上に内部電極Ｄ１０８を例えばＡｇ−Ｐｄ−ガラスメタルグレーズにより印刷する。そして、例えば約８５０度Ｃで焼成することにより他方面上に各抵抗体層１０５を形成する。
【００７３】
以上の説明した第２の実施の形態例においても、第１の実施の形態例とまったく同様の作用効果を得られる。
【００７４】
〔第３の実施の形態例〕
以上に説明した第１の実施の形態例では、まず内部電極Ａ２と内部電極Ｄ８をアルミナ基体１上に印刷してその上にサーミスタ層３、抵抗体層７を形成し、その上に内部電極Ｂ４、Ｃ６を形成する例を説明した。しかし、本発明は以上の例に限定されるものではなく、例えば最初に内部電極Ｂ及びＣを形成してもよい。最初に内部電極Ｂ及びＣを形成する本発明に係る第３の実施の形態例を以下に説明する。
【００７５】
第３の実施の形態例では、まず、アルミナ基体の中央部のビアホール部分から一方端部にかけてほぼ正方形状の内部電極Ｂ４を印刷などにより形成する。それと同時にビアホールを電極グレーズで充填する。
【００７６】
続いてこの内部電極Ｂ４の少なくとも中央部を除く一方端部を覆うように第１の実施の形態例と上面積がほぼ同様形状にサーミスタペーストを印刷し、サーミスタ層３を形成する。
【００７７】
次にサーミスタ層３の上部からアルミナ基体１の一方端部にかけて内部電極Ａ２を形成する。そして例えば約８５０度Ｃで焼成することにより一方面のサーミスタ層などの形成が終了する。
【００７８】
なお、サーミスタ層３と抵抗体層７を同じ温度で焼成する場合には、一方面上へのサーミスタ層３などの形成後に焼成するのではなく、他方面への抵抗体層などの形成が終了した後に最後に一括して焼成してもよい。
【００７９】
そして、アルミナ基体１の一方表面の両端部（端子電極形成部）を除く全面を保護コートＡ９でコートすると共に、アルミナ基体１の他方表面の両端部（端子電極形成部）を除く全面を保護コートＢ１０でコートして経年変化などから防ぐ。
【００８０】
そして最後にアルミナ基体１の両端部に端子電極Ａ１１と端子電極Ｂ１２を形成する。端子電極Ａ１１は内部電極Ａ２に接続され、端子電極Ｂ１２は内部電極Ｄ８に接続されている。この結果、サーミスタと抵抗とが直列に接続された１チップ複合部品が実現する。
【００８１】
以上説明したように第３の実施の形態例によれば、第１の実施の形態例と同様の工程で複合チップが提供できる。
【００８２】
〔第４の実施の形態例〕
以上に説明した各実施の形態例では、サーミスタ層と抵抗体層の上面に電極を形成する例を説明した。しかし、本発明は以上の例に限定されるものではなく、例えば最初に内部電極Ａ、Ｂ、Ｃ、Ｄを形成してもよい。最初にすべての内部電極を形成する本発明に係る第４の実施の形態例を以下に説明する。
【００８３】
第４の実施の形態例では、まず、アルミナ基体１の一方面の一方端部より中央部にかけてと中央部ビアホールを含む部分に列状に所定間隔で内部電極Ａ２、Ｂ４を印刷などにより形成する。それと同時にビアホールを電極グレーズで充填する。
【００８４】
続いてこの内部電極Ａ２と内部電極Ｂ４をまたいで第１の実施の形態例と上面積がほぼ同様形状にサーミスタペーストを印刷し、例えば約８５０度Ｃで焼成することによりサーミスタ層３を形成する。
【００８５】
次にアルミナ基体１を裏返して他方面への抵抗体層などの形成処理を行う。まず、アルミナ基体１の他方面の他方端部より中央部にかけてと中央部ビアホールを含む部分に列状に所定間隔で内部電極Ｃ６、Ｄ８を印刷などにより形成する。それと同時にビアホールを電極グレーズで充填する。
【００８６】
次に内部電極Ｃ６と内部電極Ｄ８をまたいで第１の実施の形態例と上面積がほぼ同様形状に抵抗体ペーストを印刷し、例えば約８５０度Ｃで焼成する。
【００８７】
なお、サーミスタ層３と抵抗体層８を同じ温度で焼成する場合には、サーミスタペーストと抵抗体ペーストを連続して、又は同時に印刷し、その後に一括して焼成してもよい。
【００８８】
そして、アルミナ基体１の一方表面の両端部（端子電極形成部）を除く全面を保護コートＡ９でコートすると共に、アルミナ基体１の他方表面の両端部（端子電極形成部）を除く全面を保護コートＢ１０でコートして経年変化などから防ぐ。
【００８９】
そして最後にアルミナ基体１の両端部に端子電極Ａ１１と端子電極Ｂ１２を形成する。端子電極Ａ１１は内部電極Ａ２に接続され、端子電極Ｂ１２は内部電極Ｄ８に接続されている。この結果、サーミスタと抵抗とが直列に接続された１チップ複合部品が実現する。
【００９０】
以上説明したように第４の実施の形態例によれば、第１の実施の形態例と同様の工程で複合チップが提供できる。これに加えて、内部電極を列状に形成するため、一度の工程で２つの内部電極を形成でき、製造工程を減らすことができる。さらに、内部電極上に形成するサーミスタ層３と抵抗体層７も、内部電極の厚さがさほど厚くないため、同じく形成が容易であり、形成すべき位置精度にも余裕があり、容易に小型チップを提供できる。
【００９１】
上記各実施の形態例では、サーミスタ層の反対側の面に抵抗体層が形成されており、いずれの側にサーミスタ層（又は抵抗体層）が形成されているかを容易に判別できるため、サーミスタ層が抵抗体の自己発熱の影響を受けずらくできるのみならず、基板への実装時に、抵抗体層を基板側にして実装すれば抵抗体より発せられた熱が実装基板に拡散し易く、サーミスタへの熱の影響をさらに軽減できる。
【００９２】
このため、複合チップを実装する際のチップの実装向きを容易に識別でき、実装基板の配線パターン位置に間違いなく位置決めでき、実装結果の確認も容易に行える。
【００９３】
【発明の効果】
以上説明したように本発明によれば、ひとつのチップの両面にサーミスタ素子と抵抗素子を直列接続して形成でき、少ない占有面積で発熱などで特性が変化することの少ない高精度のサーミスタ特性を有する複合チップ部品を提供できる。さらに、複合チップ部品の表面をコートするコート層をサーミスタ層形成面と抵抗体層形成面で異なる態様としたため、容易に抵抗体層形成面を特定でき、基板実装時に容易に抵抗体層形成面を実装基板の表面側とでき、これにより抵抗体層より発生する熱を効率よく実装基板に拡散でき、自己発熱の影響を低く抑えることができる。
【００９４】
さらに、基板への実装後であっても、いずれの層の形成面が実装基板側かを容易に確認できる。
【図面の簡単な説明】
【図１】本発明に係る一発明の実施の形態例の複合チップの構成を説明するための断面図である。
【図２】本実施の形態例の複合チップ基体の一方面における構造を説明するための図である。
【図３】本実施の形態例の複合チップ基体の他方面の構造を説明するための図である。
【図４】本実施の形態例の複合チップの製造方法を説明するための図である。
【図５】本実施の形態例の複合チップの製造方法を説明するための図である。
【図６】本実施の形態例の複合チップの製造方法を説明するための図である。
【図７】本実施の形態例の複合チップの製造方法を説明するための図である。
【図８】本実施の形態例の複合チップの製造方法を説明するための図である。
【図９】本実施の形態例の複合チップの製造方法を説明するための図である。
【図１０】本実施の形態例の複合チップの製造方法を説明するための図である。
【図１１】本実施の形態例の複合チップの製造方法を説明するための図である。
【図１２】本実施の形態例の複合チップの製造方法を説明するための図である。
【図１３】本実施の形態例の複合チップの製造方法を説明するための図である。
【図１４】本実施の形態例の複合チップの製造方法を説明するための図である。
【符号の説明】
１、１０１　　アルミナ基体
２、１０２　　内部電極Ａ
３、１０３　　サーミスタ層
４、１０４　　内部電極Ｂ
５、１０５　　ビアホール
６、１０６　　内部電極Ｃ
７、１０７　　抵抗体層
８、１０８　　内部電極Ｄ
９、１０９　　保護コートＡ
１０、１１０　　保護コートＢ
１１、１１１　　端子電極Ａ
１２、１１２　　端子電極Ｂ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
2004031795.tif 000010
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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