(57)【要約】【課題】ジッタの少ないＤＬＬ回路を構成すると共に、クロック入力の初段回路やメモリセルアレイ等のコア部分における絶対的なリファレンス電位が変動してしまうことを防ぎ、高速なクロック信号でも安定した動作を実現する半導体装置を提供する。【解決手段】基準電圧を生成する２つの基準電圧発生回路１１、１４を備え、それぞれから出力される基準電圧に基づき、第１の回路１３に供給する第１の高電位側電源電圧と低電位側電源電圧とを生成する第１の電源生成手段１２と、第２の回路１６に供給する第２の高電位側電源電圧と低電位側電源電圧とを生成する第２の電源生成手段１５を備える。基準電圧発生回路１４の接地電源系統は、半導体装置の外部に対応する接地電源とし、外部に対するリファレンス電位を一定にする。【選択図】図１
2004260092.tif 000002
【特許請求の範囲】
【請求項１】
それぞれが基準電圧を生成する少なくとも２つの基準電圧発生回路を備え、
前記少なくとも２つの基準電圧発生回路に対応して設けられ、前記少なくとも１つの基準電圧発生回路から出力される基準電圧に基づき、第１の回路に供給する高電位側電源電圧と低電位側電源電圧とを生成する電源生成手段を備えることを特徴とする半導体装置。
【請求項２】
それぞれが基準電圧を生成する少なくとも２つの基準電圧発生回路を備え、
前記少なくとも２つの基準電圧発生回路に対応して設けられ、前記少なくとも２つの基準電圧発生回路からそれぞれ出力される基準電圧に基づき、第１の回路に供給する第１の高電位側電源電圧と低電位側電源電圧とを生成する第１の電源生成手段、及び第２の回路に供給する第２の高電位側電源電圧と低電位側電源電圧とを生成する第２の電源生成手段を備えることを特徴とする半導体装置。
【請求項３】
前記第１の回路、前記第１の電源生成手段、前記第１の電源生成手段に対応する基準電圧を生成する基準電圧発生回路、前記第２の回路、前記第２の電源生成手段のそれぞれの低電位側電源は、第１の接地電源系統に接続され、前記第２の電源生成手段に対応する基準電圧を生成する基準電圧発生回路の低電位側電源は、第２の接地電源系統に接続されることを特徴とする請求項２記載の半導体装置。
【請求項４】
前記第１の回路、前記第１の電源生成手段、前記第１の電源生成手段に対応する基準電圧を生成する基準電圧発生回路のそれぞれの低電位側電源は、第１の接地電源系統で接続され、前記第２の電源生成手段に対応する基準電圧を生成する基準電圧発生回路の低電位側電源は、第２の接地電源系統に接続され、前記第２の回路、前記第２の電源生成手段のそれぞれの低電位側電源は、第３の接地電源系統で接続されることを特徴とする請求項２記載の半導体装置。
【請求項５】
前記第２の接地電源系統は、前記半導体装置の外部に対応する接地電源であることを特徴とする請求項３または４記載の半導体装置。
【請求項６】
前記第２の接地電源系統は、前記半導体装置の第１のＰＡＤに接続されることを特徴とする請求項３または４記載の半導体装置。
【請求項７】
前記第２の接地電源系統は、前記半導体装置の第１のＰＡＤに接続され、前記第１の接地電源系統および前記第３の接地電源系統は、前記半導体装置の第２のＰＡＤに接続されることを特徴とする請求項４記載の半導体装置。
【請求項８】
前記第１の接地電源系統、前記第２の接地電源系統、前記第３の接地電源系統は、すべて前記半導体装置の第１のＰＡＤに接続されることを特徴とする請求項４記載の半導体装置。
【請求項９】
前記第１の回路、前記第１の電源生成手段、前記第１の電源生成手段に対応する基準電圧を生成する基準電圧発生回路、前記第２の回路、前記第２の電源生成手段のそれぞれの高電位側電源は、第１の電源系統に接続され、前記第２の電源生成手段に対応する基準電圧を生成する基準電圧発生回路の高電位側電源は、第２の電源系統に接続されることを特徴とする請求項２記載の半導体装置。
【請求項１０】
前記第１の回路、前記第１の電源生成手段、前記第１の電源生成手段に対応する基準電圧を生成する基準電圧発生回路のそれぞれの高電位側電源は、第１の電源系統で接続され、前記第２の電源生成手段に対応する基準電圧を生成する基準電圧発生回路の高電位側電源は、第２の電源系統に接続され、前記第２の回路、前記第２の電源生成手段のそれぞれの高電位側電源は、第３の電源系統で接続されることを特徴とする請求項２記載の半導体装置。
【請求項１１】
前記第２の電源系統は、前記半導体装置の外部に対応する電源であることを特徴とする請求項９または１０記載の半導体装置。
【請求項１２】
前記第２の電源系統は、前記半導体装置の第１のＰＡＤに接続されることを特徴とする請求項９または１０記載の半導体装置。
【請求項１３】
前記第２の電源系統は、前記半導体装置の第１のＰＡＤに接続され、前記第１の電源系統および前記第３の電源系統は、前記半導体装置の第２のＰＡＤに接続されることを特徴とする請求項１０記載の半導体装置。
【請求項１４】
前記第１の電源系統、前記第２の電源系統、前記第３の電源系統は、前記第１のＰＡＤに接続されることを特徴とする請求項１０記載の半導体装置。
【請求項１５】
前記第２の電源生成手段に対応する基準電圧を生成する基準電圧発生回路は、前記半導体装置の外部に対する基準電位を生成することを特徴とする請求項２、３、４、９、１０のいずれか一記載の半導体装置。
【請求項１６】
前記第１の回路は、ＤＬＬ（Ｄｅｌａｙ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路を含むことを特徴とする請求項１〜４、９、１０のいずれか一記載の半導体装置。
【請求項１７】
前記第１の回路は、ＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路を含むことを特徴とする請求項１〜４、９、１０のいずれか一記載の半導体装置。
【請求項１８】
前記第１の回路は、ＢＤＤ（Ｂｉ−Ｄｉｒｅｃｔｉｏｎａｌ  Ｄｅｌａｙ）回路を含むことを特徴とする請求項１〜４、９、１０のいずれか一記載の半導体装置。
【請求項１９】
前記第２の回路は、前記半導体装置の外部とのインタフェース回路を含むことを特徴とする請求項２〜４、９、１０のいずれか一記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、リファレンス電位が必要な半導体装置に関し、特に実効的な電源レベルが重要な回路と入力初段回路のように外部回路に対するリファレンス電位が必要な回路が混在する半導体装置に関する。
【０００２】
【従来の技術】
近年、ＤＲＡＭにおける動作スピードの高速化には目覚しいものがあり、１ＧＨｚを越えるスピードが要求されるようになってきた。動作周波数が高くなるに従い、入出力のタイミング制御のためにＤＬＬ（Ｄｅｌａｙ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路などのクロック再生回路を搭載する必要性が高くなっており、この回路の動作に高精度が要求されている。
【０００３】
ＤＬＬ回路は、内部クロックを外部クロックに同期させるために、ＤＬＬ回路内にディレイラインを持ち、所定の遅延量を得ることができるようになっている。したがって、ノイズによりＤＬＬ回路内の実効的な電源レベルが変動すると、ＤＬＬにおける遅延時間が変動する。この実効的な電源レベルの変動によるＤＬＬ回路の内部遅延の変動がジッタを増大させる要因となっている。従って、ＤＬＬ回路の実効的な電源レベルを安定化させることがジッタの低減につながる。
【０００４】
従来、特許文献１に示すような、ＤＬＬ回路に対して専用の電源手段から電源電圧を供給する半導体集積回路が知られている。専用電源を備えることで、周辺回路からのＤＬＬ回路へのノイズの混入を防ぐことができる。また、特許文献１では、電源手段が降圧回路として構成されることが記載されている。さらに、この降圧回路は、システムの電源電圧がソースに印加され、制御電圧がゲートに印加されたトランジスタを備え、ドレインを介してＤＬＬ回路の電源電圧が供給されることが記載されている。
【０００５】
他方、第１の外部電源がＤＬＬ回路に供給され、第２の外部電源がＤＬＬ回路以外の回路に供給され、第２の外部電源で発生するノイズがＤＬＬ回路、特に内部の可変遅延回路、位相一致検出部に伝わらないようにする特許文献２に示すような集積回路装置が知られている。
【０００６】
図１３は、従来の集積回路装置のブロック構成を模式的に示した図である。ゲート電圧発生回路７０２から安定化された電源がＤＬＬ回路７０１に供給され、外部からの電源の変動に因らずＤＬＬ回路７０１が安定的に動作するように構成されている。また、ゲート電圧発生回路７０２とＤＬＬ回路７０１との接地電源ＶＳＳ１は、内部抵抗ｒ２を介し、電位がＶＳＳである接地電源用の端子７０４に接続されている。一方、ＤＬＬ回路以外の他の回路７０３には、電位がＶＣＣ２である電源が供給され、他の回路７０３の接地電源ＶＳＳ２は、内部抵抗ｒ１を介し、接地電源用の端子７０４に接続されている。なお、以上の説明で、内部抵抗ｒ１、ｒ２は、特許文献２に記載されていないが、実際の回路では存在するものである。
【０００７】
【特許文献１】
特開平１０−１７１７７４号公報（第２図、第３図）
【特許文献２】
特開２０００−１２４７９７号公報（第８図）
【０００８】
【発明が解決しようとする課題】
一般に複数の回路を構成要素とする装置では、回路同士のＧＮＤ（接地電源）間には、何らかのインピーダンスが存在し、回路同士のＧＮＤは、正確には同電位になることはない。特に、動作スピードが高速化するにつれ、このインピーダンスの影響を無視することができなくなる。特許文献１の技術では、ＧＮＤは全ての回路で共通であって、回路同士のＧＮＤ間のインピーダンスについては、何ら開示されていない。したがって、ＤＬＬ回路に対して専用の電源手段から電源電圧を供給しても、動作クロックが高速化するにつれ、回路同士のＧＮＤ間のインピーダンスの存在によりＤＬＬ回路にノイズが乗ることとなり、ＤＬＬの内部遅延が変動し、ジッタが増大してしまう。
【０００９】
一方、特許文献２の技術では、ＤＬＬ回路７０１に供給される接地電源ＶＳＳ１とＤＬＬ回路以外の回路７０３に供給される接地電源ＶＳＳ２とが、一緒になって外部端子に接続され、接地系でのＤＬＬ回路７０１へのノイズの混入を低減することができるようになっている。ここでＤＬＬ回路以外の回路７０３には、クロック入力の初段回路やメモリセルアレイ等のコア部分も含まれる。
【００１０】
これらクロック入力の初段回路やメモリセルアレイ等のコア部分では、絶対的に安定したリファレンス電位が必要である。すなわち、クロック入力の初段回路では装置外部との接続における仕様を満たす必要があり、メモリセルアレイ等のコア部分では性能上の仕様を満たす必要があることによる。しかしながら、従来の技術では、ＤＬＬ回路以外の回路７０３に供給される接地電源は、すべて共通であって、クロック入力の初段回路やメモリセルアレイ等のコア部分のＧＮＤとメモリ主要部のＧＮＤが共通であるために絶対的なリファレンス電位が変動してしまう。すなわち、メモリ主要部等を流れる変化する電流Ｉによって、ＶＳＳ２が変動し、回路７０３におけるリファレンス電位にノイズが乗ってしまうことになる。
【００１１】
従って、本発明の主たる目的は、ジッタの少ないＤＬＬ回路を構成すると共に、クロック入力の初段回路やメモリセルアレイ等のコア部分における絶対的なリファレンス電位が変動してしまうことを防ぎ、高速なクロック信号でも安定した動作を実現する半導体装置を提供することにある。
【００１２】
【課題を解決するための手段】
前記目的を達成するために、本発明に係る半導体装置は、第１の視点によれば、それぞれが基準電圧を生成する少なくとも２つの基準電圧発生回路を備え、前記少なくとも２つの基準電圧発生回路に対応して設けられ、前記少なくとも１つの基準電圧発生回路から出力される基準電圧に基づき、第１の回路に供給する高電位側電源電圧と低電位側電源電圧とを生成する電源生成手段を備える構成とされる。
【００１３】
また、本発明に係る半導体装置は、第２の視点によれば、それぞれが基準電圧を生成する少なくとも２つの基準電圧発生回路を備え、前記少なくとも２つの基準電圧発生回路に対応して設けられ、前記少なくとも２つの基準電圧発生回路からそれぞれ出力される基準電圧に基づき、第１の回路に供給する第１の高電位側電源電圧と低電位側電源電圧とを生成する第１の電源生成手段、及び第２の回路に供給する第２の高電位側電源電圧と低電位側電源電圧とを生成する第２の電源生成手段を備える構成とされる。
【００１４】
本発明において、好ましくは、半導体装置は、前記第１の回路、前記第１の電源生成手段、前記第１の電源生成手段に対応する基準電圧を生成する基準電圧発生回路、前記第２の回路、前記第２の電源生成手段のそれぞれの低電位側電源は、第１の接地電源系統に接続され、前記第２の電源生成手段に対応する基準電圧を生成する基準電圧発生回路の低電位側電源は、第２の接地電源系統に接続される構成としてもよい。
【００１５】
また、本発明において、好ましくは、半導体装置は、前記第１の回路、前記第１の電源生成手段、前記第１の電源生成手段に対応する基準電圧を生成する基準電圧発生回路のそれぞれの低電位側電源は、第１の接地電源系統で接続され、前記第２の電源生成手段に対応する基準電圧を生成する基準電圧発生回路の低電位側電源は、第２の接地電源系統に接続され、前記第２の回路、前記第２の電源生成手段のそれぞれの低電位側電源は、第３の接地電源系統で接続される構成としてもよい。
【００１６】
また、本発明において、好ましくは、前記第２の接地電源系統は、前記半導体装置の外部に対応する接地電源であってもよい。
【００１７】
さらに、本発明において、好ましくは、前記第２の接地電源系統は、前記半導体装置の第１のＰＡＤに接続される構成としてもよい。
【００１８】
また、本発明において、好ましくは、前記第２の接地電源系統は、前記半導体装置の第１のＰＡＤに接続され、前記第１の接地電源系統および前記第３の接地電源系統は、前記半導体装置の第２のＰＡＤに接続される構成としてもよい。
【００１９】
また、本発明において、好ましくは、前記第１の接地電源系統、前記第２の接地電源系統、前記第３の接地電源系統は、すべて前記半導体装置の第１のＰＡＤに接続される構成としてもよい。
【００２０】
本発明において、好ましくは、半導体装置は、前記第１の回路、前記第１の電源生成手段、前記第１の電源生成手段に対応する基準電圧を生成する基準電圧発生回路、前記第２の回路、前記第２の電源生成手段のそれぞれの高電位側電源は、第１の電源系統に接続され、前記第２の電源生成手段に対応する基準電圧を生成する基準電圧発生回路の高電位側電源は、第２の電源系統に接続される構成としてもよい。
【００２１】
また、本発明において、好ましくは、前記第１の回路、前記第１の電源生成手段、前記第１の電源生成手段に対応する基準電圧を生成する基準電圧発生回路のそれぞれの高電位側電源は、第１の電源系統で接続され、前記第２の電源生成手段に対応する基準電圧を生成する基準電圧発生回路の高電位側電源は、第２の電源系統に接続され、前記第２の回路、前記第２の電源生成手段のそれぞれの高電位側電源は、第３の電源系統で接続される構成としてもよい。
【００２２】
さらに、本発明において、好ましくは、前記第２の電源系統は、前記半導体装置の外部に対応する電源であってもよい。
【００２３】
また、本発明において、好ましくは、前記第２の電源生成手段に対応する基準電圧を生成する基準電圧発生回路は、前記半導体装置の外部に対する基準電位を生成するよう構成してもよい。
【００２４】
さらに、本発明において、好ましくは、前記第１の回路は、ＤＬＬ（Ｄｅｌａｙ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路、ＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路あるいはＢＤＤ（Ｂｉ−Ｄｉｒｅｃｔｉｏｎａｌ  Ｄｅｌａｙ）回路を含んでもよい。
【００２５】
また、本発明において、好ましくは、前記第２の回路は、前記半導体装置の外部とのインタフェース回路を含んでもよい。
【００２６】
【発明の実施の形態】
本発明の実施の形態に係る半導体装置は、それぞれが基準電圧を生成する少なくとも２つの基準電圧発生回路を備えている。この少なくとも２つの基準電圧発生回路に対応して設けられ、少なくとも２つの基準電圧発生回路からそれぞれ出力される基準電圧に基づき、第１の回路に供給する第１の高電位側電源電圧と低電位側電源電圧とを生成する第１の電源生成手段、及び第２の回路に供給する第２の高電位側電源電圧と低電位側電源電圧とを生成する第２の電源生成手段を備えている。
【００２７】
また、第１の回路、第１の電源生成手段、第１の電源生成手段に対応する基準電圧を生成する基準電圧発生回路、第２の回路、および第２の電源生成手段のそれぞれの低電位側電源あるいは高電位側電源のいずれか一方は、第１の接地電源系統あるいは第１の電源系統に接続され、第２の電源生成手段に対応する基準電圧を生成する基準電圧発生回路の低電位側電源あるいは高電位側電源のいずれか一方は、第２の接地電源系統あるいは第２の電源系統に接続されている。
【００２８】
さらに、第１の回路、第１の電源生成手段、第１の電源生成手段に対応する基準電圧を生成する基準電圧発生回路のそれぞれの低電位側電源あるいは高電位側電源のいずれか一方は、一つの系統で接続され、第２の回路、第２の電源生成手段のそれぞれの低電位側電源あるいは高電位側電源のいずれか一方は、他の一つの系統で接続される。
【００２９】
また、第２の接地電源系統あるいは第２の電源系統が半導体装置の外部に対応する接続端子とされることで、絶対的なリファレンス電位を必要とする第２の回路に安定的な電位を与えると共に、第１の回路は、電源の変動の影響を受けない安定した動作を実現することができる。
【００３０】
【実施例】
次に添付図面を参照して、本発明の実施例を以下に説明する。
【００３１】
［実施例１］
図１は、本発明の第１の実施例に係る半導体装置の構成を示すブロック図である。図１において、基準電圧発生回路１１は、基準電圧ＶＲＥＦ１を出力し、電源生成手段１２に供給する。電源生成手段１２は、基準電圧ＶＲＥＦ１に基づいて電圧ＶＡＡの電源電圧を生成し、第１の回路１３に高電位側電源を供給する。基準電圧発生回路１１と電源生成手段１２と第１の回路１３との低電位側電源は、一つの系統を成して共通とされ、等価的な内部抵抗１９を介して、接続点１８に接続される。
【００３２】
基準電圧発生回路１４は、基準電圧ＶＲＥＦ０を出力し、電源生成手段１５に供給する。電源生成手段１５は、基準電圧ＶＲＥＦ０に基づいて電圧ＶＤＤの電源電圧を生成し、第２の回路１６に供給する。基準電圧発生回路１４の低電位側電源は、等価的な内部抵抗２０を介して、接続点１７に接続される。また、電源生成手段１５と第２の回路１６との低電位側電源は、他の一つの系統を成して共通とされ、等価的な内部抵抗２１を介して、接続点１８に接続される。
【００３３】
接続点１７は、半導体装置の外部への接続点、例えば外部端子であって、接続点１７と接続点１８との間には等価的なインピーダンス２２が存在する。なお、接続点１８は、半導体装置の内部で接続点１７に接続されてもよく、あるいは、半導体装置の外部への接続点、例えば外部端子であってもよい。
【００３４】
以上のような構成において、内部抵抗１９を流れる電流Ｉ１が変動しても、基準電圧発生回路１１と電源生成手段１２と第１の回路１３との低電位側電源は、共通とされるために、第１の回路１３における高電位側電源と低電位側電源との間の電圧は一定となる。したがって、第１の回路１３は、他の回路からの電源の変動の影響を受けることがなく、安定に動作することとなる。
【００３５】
この様子を図により説明する。図２は、本発明の第１の実施例に係る第１の回路の動作電流が変化した各部電位変化を模式的に示した図である。動作電流Ｉ１がＡからＢへと変化することで、第１の回路１３の高電位側電源の電圧ＶＡＡおよび低電位側電源の電圧ＧＮＤ１並びに基準電圧ＶＲＥＦ１は、変化する。しかし、その変化は、並行的であって、高電位側電源の電圧ＶＡＡと低電位側電源の電圧ＧＮＤ１との電位差は一定である。動作電流Ｉ１が大きく変化する例としては、Ｂが消費電流の比較的小さいスタンバイモード、Ａが消費電流の比較的大きいアクティブモードである場合などが考えられる。
【００３６】
一方、基準電圧発生回路１４を流れる電流、すなわち内部抵抗２０を流れる電流Ｉ０は、他の電流Ｉ１、Ｉ２に比べて小さく、また変動もほとんどない。基準電圧発生回路１４の基準電圧ＶＲＥＦ０に基づいて生成された電圧ＶＤＤの電源電圧が供給される第２の回路１６の高電位側は、接続点１７に対して一定の電位を保つ。したがって、第２の回路１６の高電位側電源から作成される絶対的なリファレンス電位は、内部抵抗２１を流れる電流Ｉ２が変動しても、接続点１７に対して一定の電位を保ち、安定した値となる。
【００３７】
［実施例２］
図３は、本発明の第２の実施例に係る半導体装置の構成を示すブロック図である。図３において、図１と同一の番号は同一物を表す。図１における接続点１８を接続点１８ａと接続点１８ｂとに分離し、接続点１８ａと接続点１７との間に内部インピーダンス２２ａが存在し、接続点１８ｂと接続点１７との間に内部インピーダンス２２ｂが存在する例である。接続点１７は、半導体装置の外部に対して接地電位を与えるもので、ＰＡＤ等に接続される点である。接続点１８ａと接続点１８ｂとは、内部の接続点であるが、ＰＡＤ等の接続端子に接続されてもよい。動作は、図１において説明したのと同様である。
【００３８】
［実施例３］
図４は、本発明の第３の実施例に係る半導体装置の構成を示すブロック図である。図１では、接続点１７、１８を電源の低電位側としたが、図４では、接続点１７ａ、１８ｃを電源の高電位側としたものである。図４において、基準電圧発生回路１１ａは、基準電圧ＶＲＥＦ１ａを出力し、電源生成手段１２ａに供給する。電源生成手段１２ａは、基準電圧ＶＲＥＦ１ａに基づいて電圧ＶＡＡａの電源電圧を生成し、第１の回路１３ａに高電位側電源を供給し、電圧ＧＮＤ１ａに低電位側電源を供給する。基準電圧発生回路１１ａと電源生成手段１２ａと第１の回路１３ａとの高電位側電源は、一つの系統を成して共通とされ、等価的な内部抵抗１９ａを介して、接続点１８ｃに接続される。
【００３９】
基準電圧発生回路１４ａは、基準電圧ＶＲＥＦ０ａを出力し、電源生成手段１５ａに供給する。電源生成手段１５ａは、基準電圧ＶＲＥＦ０ａに基づいて電圧ＶＤＤａの電源電圧を生成し、第２の回路１６ａに高電位側電源を供給し、電圧ＧＮＤ０ａを低電位側電源に供給する。基準電圧発生回路１４ａの高電位側電源は、等価的な内部抵抗２０ａを介して、接続点１７ａに接続される。また、電源生成手段１５ａと第２の回路１６ａとの高電位側電源は、共通とされ、等価的な内部抵抗２１ａを介して、接続点１８ｃに接続される。
【００４０】
接続点１７ａは、半導体装置の外部への接続点、例えばＰＡＤ等の外部端子であって、接続点１７ａと接続点１８ｃとの間には等価的なインピーダンス２２ｃが存在する。なお、接続点１８ｃは、半導体装置の内部で接続点１７ａに接続されてもよく、あるいは、半導体装置の外部への接続点、例えば外部端子であってもよい。
【００４１】
以上のような構成において、内部抵抗１９ａを流れる電流Ｉ１が変動しても、基準電圧発生回路１１ａと電源生成手段１２ａと第１の回路１３ａとの高電位側電源は、共通とされるために、第１の回路１３ａにおける高電位側電源と低電位側電源との間の電圧は一定となる。したがって、第１の回路１３ａは、他の回路からの電源の変動の影響を受けることがなく、安定に動作する。
【００４２】
この様子を図により説明する。図５は、本発明の第３の実施例に係る第１の回路の動作電流が変化した各部電位変化を模式的に示した図である。第１の回路１３ａの動作電流Ｉ１がＡからＢへと変化することで、第１の回路１３ａの高電位側電源の電圧ＶＡＡａおよび低電位側電源の電圧ＧＮＤ１ａ並びに基準電圧ＶＲＥＦ１ａは、変化する。しかし、その変化は、並行的であって、高電位側電源の電圧ＶＡＡａと低電位側電源の電圧ＧＮＤ１ａとの電位差は一定である。
【００４３】
一方、基準電圧発生回路１４ａを流れる電流、すなわち内部抵抗２０ａを流れる電流Ｉ０は、他の電流Ｉ１、Ｉ２に比べて小さく、また変動もほとんどない。基準電圧発生回路１４ａの基準電圧ＶＲＥＦ０ａに基づいて生成された電圧ＧＮＤ０ａの電源電圧が供給される第２の回路１６ａの低電位側は、接続点１７ａに対して一定の電位を保つ。したがって、第２の回路１６ａの電圧ＧＮＤ０ａから作成される絶対的なリファレンス電位は、内部抵抗２１ａを流れる電流Ｉ２が変動しても、接続点１７ａに対して一定の電位を保ち、安定した値となる。
【００４４】
［実施例４］
図６は、本発明の第４の実施例に係る半導体装置の構成を示すブロック図である。図６は、図１における基準電圧発生回路１１と電源生成手段１２と第１の回路１３の各々と同等の回路群を追加して接続した例である。図６において、基準電圧発生回路１１ｂは、基準電圧ＶＲＥＦ１ｂを出力し、電源生成手段１２ｂに供給する。電源生成手段１２ｂは、基準電圧ＶＲＥＦ１ｂに基づいて電圧ＶＡＡｂの電源電圧を生成し、第３の回路１３ｂに高電位側電源を供給する。基準電圧発生回路１１ｂと電源生成手段１２ｂと第３の回路１３ｂとの低電位側電源は、一つの系統を成して共通とされ、等価的な内部抵抗１９ｂを介して、接続点１８に接続される。他の構成は図１と同じ構成である。
【００４５】
以上のような構成において、内部抵抗１９ｂを流れる電流Ｉ３が変動しても、基準電圧発生回路１１ｂと電源生成手段１２ｂと第３の回路１３ｂとの低電位側電源は、共通とされるために、第３の回路１３ｂにおける高電位側電源と低電位側電源との間の電圧は一定となる。したがって、第３の回路１３ｂは、他の回路からの電源の変動の影響を受けることがなく、安定に動作する。第１の回路１３が安定に動作すること、また、第２の回路１６の高電位側電源から作成される絶対的なリファレンス電位が安定した値となることは、図１において説明したのと同様である。さらに、基準電圧発生回路１１と電源生成手段１２と第１の回路１３の各々と同等の回路群を他に追加しても同じように効果が得られることは言うまでもない。
【００４６】
［実施例５］
図７は、本発明の第５の実施例に係る半導体装置の構成を示すブロック図である。図７において、図１の第１の回路１３に対してＤＬＬ回路３３が使われ、図１の第２の回路１６に対して周辺回路３６が使われている。基準電圧発生回路１１は、基準電圧ＶＲＥＦ１を出力し、電源生成回路３２に供給する。電源生成回路３２は、基準電圧ＶＲＥＦ１に基づいて電圧ＶＡＡの電源電圧を生成し、ＤＬＬ回路３３に高電位側電源を供給する。基準電圧発生回路１１と電源生成回路３２とＤＬＬ回路３３との低電位側電源は、共通とされ、等価的な内部抵抗１９を介して、ＰＡＤ３８に接続される。
【００４７】
基準電圧発生回路１４は、基準電圧ＶＲＥＦ０を出力し、電源生成回路３５に供給する。電源生成回路３５は、基準電圧ＶＲＥＦ０に基づいて電圧ＶＤＤの電源電圧を生成し、半導体装置と外部接続するための周辺回路３６に供給する。基準電圧発生回路１４の低電位側電源は、等価的な内部抵抗２０を介して、ＰＡＤ３７に接続される。また、電源生成回路３５と周辺回路３６との低電位側電源は、共通とされ、等価的な内部抵抗２１を介して、ＰＡＤ３８に接続される。
【００４８】
なお、半導体装置の外部においてＰＡＤ３７とＰＡＤ３８とが接続されてもよい。または、ＰＡＤ３８が、半導体装置の内部の接続点であって、ＰＡＤ３７とＰＡＤ３８とが実質同一であってもよい。
【００４９】
ＤＬＬ回路３３は、内部クロックを外部クロックに同期させ、入出力のタイミングを制御する回路である。ＤＬＬ回路は、内部に遅延部を有し、所望の遅延値を選択して内部クロックを外部クロックに同期させる機能を持つ。このＤＬＬ回路３３に代えて、同じ機能を有するＰＬＬ回路、ＢＤＤ回路などを用いることもできる。ＢＤＤ回路は、遅延部が折り返しとなっていて、行き帰りの時間において製造上のばらつきによる影響を相殺できるように構成されたものである。
【００５０】
次に、各回路の構成を説明する。
【００５１】
図８は、本発明の第５の実施例に係るＤＬＬ回路を表すブロック図である。ＤＬＬ回路は、クロックジェネレータ１０１、電圧制御遅延線１０２、クロックバッファ１０３、１０４、１０５、位相検出器１０６、ローパスフィルタ１０７から構成される。外部クロック信号１０８は、位相検出器１０６とクロックジェネレータ１０１に入力される。
【００５２】
クロックジェネレータ１０１は、供給される外部クロック信号１０８から装置内部で使用するチップクロック信号１０９を作り出すためにクロック信号を生成する。クロックジェネレータ１０１から出力されたクロック信号は、電圧制御遅延線１０２に入力され、ローパスフィルタ１０７の出力ＶＣＴＲＬに対応した遅延を受け、インバータ１０３に出力される。インバータは、クロックバッファとして駆動能力を増すために３段分（１０３、１０４、１０５）用意され、チップクロック信号１０９として出力される。
【００５３】
一方、チップクロック信号１０９は、外部クロック信号１０８と共に位相検出器１０６に入力される。位相検出器１０６は、２つのクロック信号の位相差を検出し、その結果に応じてローパスフィルタ１０７の出力ＶＣＴＲＬを増減させる。これによりチップクロック信号１０９は、外部クロック信号１０８に対して同期し、電圧制御遅延線１０２において所定の遅延量を付与され、装置内部に安定したクロック信号を供給することになる。
【００５４】
なお、電圧制御遅延線１０２、ローパスフィルタ１０７などに供給される電源電圧が変動すると、所定の遅延量が変動し、チップクロック信号１０９にジッタを発生することになる。したがって、供給される電源電圧には安定した電源電圧が必要である。
【００５５】
以上説明したＤＬＬ回路は、一例であって、従来から知られた他のＤＬＬ回路を本発明に適用することもできる。
【００５６】
図９は、本発明の第５の実施例に係る基準電圧発生回路を表すブロック図である。図９（ａ）は、しきい電圧差形の回路の例であって、電流源２Ｉは、トランジスタＱａ１とＱａ２のそれぞれのドレインに接続される。トランジスタＱａ１のソースはゲートと共に、ＧＮＤ０あるいはＧＮＤ１に接続され、トランジスタＱａ２のソースは、ゲートと共に接続され、電流源Ｉが接続される。トランジスタＱａ２のソースに現れる出力電圧ＶＲＥＦには、トランジスタＱａ１、Ｑａ２のそれぞれの電位差の差分ΔＶＴが基準電圧として得られる。
【００５７】
また、図９（ｂ）は、バンドギャップ基準電圧回路の例であって、電流源Ｉ０、トランジスタＱ１、Ｑ２、Ｑ３、Ｑ４でミラー回路を構成する。多段接続されたトランジスタＤ１、Ｄ２、Ｄ３、およびそれぞれの負荷となるトランジスタＱ５、Ｑ６、Ｑ７でバンドギャップ基準電圧回路を構成し、多段接続されたトランジスタＤ４、Ｄ５、Ｄ６、およびそれぞれの負荷となるトランジスタＱ８、Ｑ９、Ｑ１０で他方のバンドギャップ基準電圧回路を構成し、それぞれから出力されるバンドギャップ基準電圧をミラー回路で増幅し、トランジスタＱ１１から基準電圧ＶＲＥＦ２を出力する。あるいは基準電圧ＶＲＥＦ２を抵抗Ｒ３、Ｒ２で分割した基準電圧ＶＲＥＦ３を出力する。
【００５８】
以上説明した基準電圧発生回路は、一例であって、従来から知られた他の基準電圧発生回路を本発明に適用することもできる。
【００５９】
図１０は、本発明の第５の実施例に係る電源生成回路を表すブロック図である。電源生成回路は、トランジスタ３０６、３０７、３０８、３０９、３１１、電流源３１０から構成される。基準電圧発生回路３０１の出力電圧は、トランジスタ３０８のゲートに供給され、電源生成回路の出力電圧は、トランジスタ３０９のゲートに供給される。トランジスタ３０８とトランジスタ３０９のそれぞれのソースは、一方が低電位側電源の端子３０２に接続された電流源３１０の他方に接続され、トランジスタ３０８とトランジスタ３０９のそれぞれのドレインには、トランジスタ３０６およびトランジスタ３０７が接続され、差動増幅器を構成する。
【００６０】
一方、トランジスタ３０８のドレインは、トランジスタ３１１のゲートに接続される。トランジスタ３１１のドレインは、高電位側電源の端子３０４に接続され、トランジスタ３１１のソースは、出力端子３０５に接続されると共に、トランジスタ３０９のゲートに帰還のルートとして接続される。したがって、トランジスタ３１１は、差動増幅器の出力部を構成し、出力端子３０５に基準電圧発生回路３０１の出力電圧に対応した電圧が生成されることとなる。
【００６１】
以上説明した電源生成回路は、一例であって、従来から知られた他の電源生成回路を本発明に適用することもできる。
【００６２】
図１１は、本発明の第５の実施例に係る周辺回路を表すブロック図である。図１１に示す周辺回路は、半導体装置の外部からの入力回路である。入力回路は、トランジスタ４０５、４０６、４０７、４０８、４０９、４１３、抵抗４１０、４１１、４１２、インバータ４１４、４１５から構成される。外部よりの信号ＣＡＳＢが入力される入力端子４０１は、トランジスタ４０９のゲートに接続され、端子４０２に与えられる基準電圧ＶＲＥＦ４は、トランジスタ４０８のゲートに供給される。
【００６３】
トランジスタ４０８、４０９のソースは、抵抗４１２を介して低電位側電源の端子４０３に接続される。トランジスタ４０８のドレインは、抵抗４１０を介してトランジスタ４０６のソース、ゲートおよびトランジスタ４０７のゲートに接続されると共に、トランジスタ４０９のドレインは、抵抗４１１を介してトランジスタ４０７のソースに接続される。トランジスタ４０６、４０７のドレインは、高電位側電源の端子４０４にドレインを接続したトランジスタ４０５のソースに接続され、電流が供給される。
【００６４】
このような接続において、トランジスタ４０６、４０８とトランジスタ４０７、４０９とは、差動的に動作し、入力端子４０１の電位は、基準電圧ＶＲＥＦ４と比較されることとなる。この比較結果は、トランジスタ４０７のソースより出力され、トランジスタ４１３を負荷として接続され、インバータ４１４、４１５を介して出力端子４１６から出力される。
【００６５】
以上のような構成の入力回路において、半導体装置の外部との接地の電位に対して基準電圧ＶＲＥＦ４を一定の値とすることによって、入力端子４０１の電位を安定的に検出して入力信号ＣＡＳＢを取り込むことができるようになる。
【００６６】
以上説明したように各部の回路が構成される図７において、内部抵抗１９を流れる電流Ｉ１が変動しても、基準電圧発生回路１１と電源生成手段１２とＤＬＬ回路３３との低電位側電源は、共通とされるために、ＤＬＬ回路３３における高電位側電源と低電位側電源との間の電圧は一定となる。したがって、ＤＬＬ回路３３は、他の回路からの電源の電流変動や電源／ＧＮＤの寄生素子成分に基づく電圧変動などの影響を受けることがなく、安定に動作することとなる。
【００６７】
また、基準電圧発生回路１４を流れる電流、すなわち内部抵抗２０を流れる電流Ｉ０は、他の電流Ｉ１、Ｉ２に比べて小さく、また変動もほとんどない。基準電圧発生回路１４の基準電圧ＶＲＥＦ０に基づいて生成された電圧ＶＤＤの電源電圧が供給される周辺回路３６の高電位側は、ＰＡＤ３７に対して一定の電位を保つ。すなわち、周辺回路３６の高電位側から作成される装置外部に対する絶対的なリファレンス電位は、内部抵抗２１を流れる電流Ｉ２が変動しても、ＰＡＤ３７に対して一定の電位を保つこととなる。したがって、周辺回路３６おける絶対的なリファレンス電位、例えば図１１の基準電圧ＶＲＥＦ４は、安定した値となる。
【００６８】
次にＤＬＬ回路に対し置き換え可能なＰＬＬ回路について説明する。図１２は、本発明の実施例に係るＰＬＬ回路を表すブロック図である。図８におけるＰＬＬ回路は、リファレンス・ディバイダ５０３、位相比較器５０４、ローパスフィルタ５０５、電圧制御発振器５０６、逓倍器５０７、プログラマブル・ディバイダ５０９から構成される。
【００６９】
外部クロック信号は、入力５０２からリファレンス・ディバイダ５０３に入力される。リファレンス・ディバイダ５０３は、所定の周波数に分周した信号ｆｒを出力する。位相比較器５０４は、信号ｆｒとプログラマブル・ディバイダ５０９からの出力信号ｆｐとの位相を比較し、その比較結果に基づく出力信号をローパスフィルタ５０５に出力する。ローパスフィルタ５０５は、入力された信号の低周波成分を取り出し、電圧制御発振器５０６に供給する。電圧制御発振器５０６は、ローパスフィルタ５０５の出力信号、すなわち信号ｆｒと信号ｆｐとの位相差に基づいた信号を生成する。電圧制御発振器５０６の出力信号は、必要に応じて逓倍器５０７において所定の周波数の信号に変換されて出力５０８から出力されると共に、プログラマブル・ディバイダ５０９に供給される。プログラマブル・ディバイダ５０９は、供給された信号を所定の周波数に分周し、分周された信号ｆｐは、位相比較器５０４に出力される。
【００７０】
以上のような構成のＰＬＬ回路により、出力５０８から出力されるチップクロック信号は、入力５０２から入力される外部クロック信号に対して所定の周波数の信号に変換され、所定の遅延量を付与され、装置内部に安定したクロックとして供給されることになる。
【００７１】
なお、ローパスフィルタ５０５、電圧制御発振器５０６などに供給される電源電圧が変動すると、電圧制御発振器５０６の出力信号の周波数が変動し、チップクロック信号にジッタを発生することになる。したがって、供給される電源電圧には安定した電源電圧が必要となる。
【００７２】
なお、以上の説明において、ＤＬＬ回路３３あるいはＰＬＬ回路を第１の回路１３において構成するように説明したが、第１の回路１３において構成する回路は、これに限ることなく外部からのノイズの影響に敏感な回路を含めることができる。また、ＤＬＬ回路３３の内、例えば、電圧制御遅延線１０２やローパスフィルタ１０７のような外部からのノイズの影響に敏感な回路のみを第１の回路１３において構成してもよい。
【００７３】
また、入力初段回路やＤＲＡＭコアのように外部のＧＮＤに対して絶対的なリファレンス電位が必要な周辺回路３６を第２の回路１６において構成するように説明した。しかし、第２の回路１６において構成する回路は、これに限るものではなく、絶対的なリファレンス電位を必要とする回路を含めることができる。また、装置の外部との接続において絶対的なリファレンス電位が必要となる図１１において説明したようなクロック信号を入力する回路のみを第２の回路１６において構成してもよい。
【００７４】
以上の説明から、ＤＬＬ回路３３あるいはＰＬＬ回路のような外部からのノイズの影響に敏感な回路を第１の回路１３において構成し、クロック入力の初段回路やメモリセルアレイ等のコア部分のような絶対的なリファレンス電位を必要とする周辺回路３６を第２の回路１６において構成することで、高速なクロック信号でも安定した動作を実現する半導体装置が構成されることとなる。
【００７５】
【発明の効果】
以上説明したように、本発明による半導体装置は、外部からのノイズの影響に敏感な回路と絶対的なリファレンス電位を必要とする回路との電源系を異なる系統とすることで、ジッタの影響の少ない回路を構成すると共に、絶対的なリファレンス電圧が変動してしまうことを防ぎ、高速なクロック信号においても安定した動作を実現することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例に係る半導体装置の構成を示すブロック図である。
【図２】本発明の第１の実施例に係る第１の回路の動作電流が変化した各部電位変化を模式的に示した図である。
【図３】本発明の第２の実施例に係る半導体装置の構成を示すブロック図である。
【図４】本発明の第３の実施例に係る半導体装置の構成を示すブロック図である。
【図５】本発明の第３の実施例に係る第１の回路の動作電流が変化した各部電位変化を模式的に示した図である。
【図６】本発明の第４の実施例に係る半導体装置の構成を示すブロック図である。
【図７】本発明の第５の実施例に係る半導体装置の構成を示すブロック図である。
【図８】本発明の第５の実施例に係るＤＬＬ回路を表すブロック図である。
【図９】本発明の第５の実施例に係る基準電圧発生回路を表すブロック図である。
【図１０】本発明の第５の実施例に係る電源生成回路を表すブロック図である。
【図１１】本発明の第５の実施例に係る周辺回路を表すブロック図である。
【図１２】本発明の実施例に係るＰＬＬ回路を表すブロック図である。
【図１３】従来の集積回路装置のブロック構成を模式的に示した図である。
【符号の説明】
１１、１４、１１ａ、１１ｂ、１４ａ  基準電圧発生回路
１２、１５、１２ａ、１２ｂ、１５ａ  電源生成手段
１３、１３ａ  第１の回路
１３ｂ  第３の回路
１６、１６ａ  第２の回路
１７、１７ａ、１８、１８ａ、１８ｂ、１８ｃ  接続点
１９、２０、２１、１９ａ、１９ｂ、２０ａ、２１ａ  内部抵抗
２２、２２ａ、２２ｂ、２２ｃ  インピーダンス
３２、３５  電源生成回路
３３  ＤＬＬ回路
３６  周辺回路
３７、３８  ＰＡＤ
１０１  クロックジェネレータ
１０２  電圧制御遅延線
１０３、１０４、１０５  クロックバッファ
１０６  位相検出器
１０７  ローパスフィルタ
１０８  外部クロック信号
１０９  チップクロック信号
３０２、３０４  端子
３０５  出力端子
３０６、３０７、３０８、３０９、３１１  トランジスタ
３１０  電流源
４０１、４０２、４０３，４０４、４１６  端子
４０５、４０６、４０７、４０８、４０９、４１３  トランジスタ
４１０、４１１、４１２  抵抗
４１４、４１５  インバータ
５０２  入力
５０３  リファレンス・ディバイダ
５０４  位相比較器
５０５  ローパスフィルタ
５０６  電圧制御発振器
５０７  逓倍器
５０８  出力
５０９  プログラマブル・ディバイダ
【図１】
2004260092.tif 000003
【図２】
2004260092.tif 000004
【図３】
2004260092.tif 000005
【図４】
2004260092.tif 000006
【図５】
2004260092.tif 000007
【図６】
2004260092.tif 000008
【図７】
2004260092.tif 000009
【図８】
2004260092.tif 000010
【図９】
2004260092.tif 000011
【図１０】
2004260092.tif 000012
【図１１】
2004260092.tif 000013
【図１２】
2004260092.tif 000014
【図１３】
2004260092.tif 000015