(57)【要約】【課題】通信ポート毎のタイマ値のずれをなくし、機器間の同期を確保する。【解決手段】マスタとスレーブが同期して動作するＩＥＥＥ１３９４のネットワークに使用される、複数の通信ポートを持ち、通信制御用ＣＰＵと、通信データの処理を行う通信用ＬＳＩからなる通信マスタ装置において、通信用ＬＳＩが同期用のタイマ値を生成するタイマ部と、タイマ部の起動／停止を制御する外部制御入力を持ち、通信制御用ＣＰＵからの出力をタイマの外部制御入力としてＣＰＵからタイマ部の起動、停止を制御する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
マスタとスレーブが同期して動作するＩＥＥＥ１３９４のネットワークに使用される、複数の通信ポートを持ち、通信制御用ＣＰＵと、通信データの処理を行う通信用ＬＳＩからなる通信マスタ装置において、
通信用ＬＳＩが同期用のタイマ値を生成するタイマ部と、タイマ部の起動／停止を制御する外部制御入力を持ち、通信制御用ＣＰＵからの出力をタイマの外部制御入力としてＣＰＵからタイマ部の起動、停止を制御することを特徴とする通信装置。
【請求項２】
請求項１からなる通信装置において、
複数の通信ポート毎に設けられる複数の通信用ＬＳＩのタイマ部の外部制御入力をＣＰＵの一つの出力信号で制御し、複数の通信用ＬＳＩのタイマ部の起動を同時に行うことで複数の通信用ＬＳＩのタイマの動作を同期させる同期方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、マスタからスレーブに対して同期用タイマ値を送信し、スレーブが受信したタイマ値に基づいて動作するＩＥＥＥ１３９４のネットワーク機器に関する。
【０００２】
【従来の技術】
従来の実施例を図４に沿って説明する。図４においてＩＥＥＥ１３９４の通信用ＬＳＩ３はＣＰＵとのインターフェイス部９と、送信処理を行う送信部１０と受信処理を行う受信部１２と物理層ＬＳＩ４とのインターフェイス部１１と通信用タイマ部１３からなる。また通信用ＬＳＩ３は、伝送路とのインターフェイスを行う物理層ＩＣ４にバス７で接続されるとともに物理層ＬＳＩ４からのシステムクロック８を動作クロックとして入力する。タイマ部１３はシステムクロック８から通信動作用のタイマカウント動作を行う。
タイマ部１３のデータは図７に示すように３２ビットのデータである。図７のＣｙｃｌｅ  ｏｆｆｓｅｔはシステムクロック８をカウントした値で３０７２をカウントするとキャリーが発生し、カウント値は０にクリアされ、またＣｙｃｌｅ  ｏｆｆｓｅｔのキャリーが発生する周期が通信周期となる。Ｃｙｃｌｅ  ｃｏｕｎｔはＣｙｃｌｅ  ｏｆｆｓｅｔのキャリーをカウントし、８０００をカウントするとキャリーが発生しカウント値は０にクリアされる。Ｓｅｃｏｎｄ  ｃｏｕｎｔはＣｙｃｌｅ  ｃｏｕｎｔのキャリーをカウントする。
ＩＥＥＥ１３９４は定周期での通信を行う通信方式であり、図５のネットワーク構成において、通信ポート毎に図６に示すように通信周期ＴＣＹＣの開始時に通信同期用電文（Ｃｙｃｌｅ  ｓｔａｒｔ）がマスタ１４からスレーブ１５にブロードキャストで送信される。その時マスタ１４は通信用ＬＳＩ３のタイマ部１３のタイマ値をＣｙｃｌｅ  ｓｔａｒｔの電文のデータとする。スレーブ１５はＣｙｃｌｅ  ｓｔａｒｔ受信時にその電文中のタイマ値を通信用ＬＳＩ１７のタイマ部２１のタイマ値にロードし、タイマ値をマスタ１４からのタイマ値に合わせてカウント動作を続ける。そのため、通信ポート毎には図６（１）に示すようにスレーブ１５のタイマ値はマスタ１４のタイマ値と同じ値となる。図６はＣｙｃｌｅ  ｏｆｆｓｅｔレベルでのタイマ値を示すが、Ｃｙｃｌｅ  ｏｆｆｓｅｔのキャリーをカウントするＣｙｃｌｅ  ｃｏｕｎｔやＣｙｃｌｅ  ｃｏｕｎｔのキャリーをカウントするＳｅｃｏｎｄ  ｃｏｕｎｔレベルでもマスタとスレーブのタイマ値は同じ値となる。
図４に示すようにマスタ１に複数の通信ポートがある場合、通信用ＬＳＩ３や物理層ＬＳＩ４も通信ポート毎に必要となる。このときマスタ１の通信制御用ＣＰＵ２は起動時に通信ポート毎に通信用ＬＳＩ３の初期化処理を行う。そのため、通信ＬＳＩ３の起動に時間差が生じて内部のタイマ部１３の動作に時間差が生じ、図６（２）に示すように通信ポート毎に通信ＬＳＩ３内部のタイマ部１３のタイマ値にずれが生じ、マスタからの電文によるスレーブのタイマ値も通信ポート毎にずれてしまう。
スレーブでのタイマの使用例を図８に示す。図８はネットワークをサーボの制御ネットワークとし、通信周期毎に制御操作を行う場合である。図８ではタイマ値を通信周期ＴＣＹＣ毎にカウントアップするＣｙｃｌｅ  ｏｆｆｓｅｔを使用し、通信周期をサーボの制御周期とする場合で、通信周期開始からのオフセット時間に制御処理である制御指令処理やフィードバック処理を起動する。スレーブのタイマ値が同じであれば、この制御処理の処理タイミングを制御周期である通信周期に対してすべてのスレーブで同じタイミングとすることができ、スレーブであるサーボ間の動作の同期ができる。しかし、前述のように通信ポート間でタイマ値がずれた場合、図８に示すようにスレーブ間で処理タイミングがずれてしまい、サーボの制御動作の同期ができなくなる（例えば、特許文献１参照）。
【０００３】
【特許文献１】特開２０００−３０７５５７号公報
【０００４】
【発明が解決しようとする課題】
従来技術では、マスタで複数の通信ポートで通信する場合、通信ポート毎の通信ＬＳＩの起動に時間差が生じることにより、通信ポート毎にタイマの動作タイミングがずれることによってネットワーク上のスレーブの動作タイマもずれてしまい、機器間の同期が取れなくなるという問題があった。
そこで、本発明では、複数の通信ポートの通信ＬＳＩのタイマ動作を同期させる手段を設けることによって通信ポート毎のタイマ値のずれをなくし、機器間の同期を確保することを目的とする。
【０００５】
【課題を解決するための手段】
上記問題を解決するため、本発明では通信ポート毎の通信ＬＳＩのタイマ部に起動／停止制御用の外部制御入力を設け、この外部制御入力に通信制御用ＣＰＵからの出力を接続し、装置の起動時にＣＰＵからすべての通信ポートの通信用ＬＳＩのタイマ部の起動を同時に行い、複数の通信用ＬＳＩのタイマ動作を同時とし、通信ポート毎のタイマ値を同じとする、すなわちタイマを同期させることができる。
このように、通信用ＬＳＩのタイマに外部制御手段を設け、複数の通信用ＬＳＩのタイマを同時に動作させる手段を設けることによってタイマの動作を同期させることができる。
【０００６】
【発明の実施の形態】
図１に本発明によるブロック図、図２は動作のタイミング図を示す。
図１においてマスタ装置    は複数の通信ポートを持ち、それぞれの通信ポートには通信用ＬＳＩ３と物理層ＬＳＩ４  を備える。通信用ＬＳＩ３の内部はＣＰＵ２とのインターフェイス部９と送信データの処理を行う送信部１０と受信データの処理を行う受信部１２と、物理層ＬＳＩ４とのインターフェイス１１  、物理層ＬＳＩ４からのシステムクロック８からタイマ値を生成するタイマ部１３からなる。タイマ部１３には外部からの制御入力６にＣＰＵ２からの制御出力が入力される。タイマ部６は外部制御入力６が‘Ｌ’の場合は動作を停止し、タイマ値は０を保持する。図２に示すように外部制御入力６が’Ｈ’になるとシステムクロック８の有効エッジを検出してタイマのカウントを開始する。
図１においてＣＰＵ２は電源投入後の起動時にすべての通信ポートの通信ＬＳＩ３への外部制御入力６を‘Ｌ’として通信用ＬＳＩ３の初期化処理などを実行する。初期化処理実行後、通信開始時にＣＰＵ２はタイマの外部制御入力６を’Ｈ’とする。そのため、すべての通信ポートの通信用ＬＳＩ３は内部のタイマ部１３が同時にカウント動作を開始し、それぞれのカウント値は同じ値となる。そしてＣｙｃｌｅ  ｓｔａｒｔでスレーブに送信されるタイマ値も各通信ポートで同じ値となり、図３に示すように各通信ポートに接続されるスレーブのタイマ値も同じ値とすることができる。
【０００７】
【発明の効果】
以上述べたように、本発明によれば通信用ＬＳＩのタイマに起動／停止の外部制御の手段を設け、マスタ装置のすべての通信ポートの通信用ＬＳＩのタイマを外部制御により同時に起動させることで複数の通信ポートの通信タイマを同期させることができる、という効果がある。
【図面の簡単な説明】
【図１】本発明の実施例によるマスタ装置のブロック図
【図２】本発明の実施例によるタイミング図
【図３】本発明の実施例によるタイマの動作図
【図４】従来の通信マスタ装置のブロック図
【図５】従来の通信マスタ装置によるタイマの動作図
【図６】通信ネットワーク構成例
【図７】タイマデータの構成
【図８】タイマの使用例
【符号の説明】
１  マスタ装置
２  ＣＰＵ
３、１７  通信用ＬＳＩ
４、１８  物理層ＬＳＩ
５、７、２４、２５  バス
６  タイマ制御入力
８、２６  システムクロック
９、２３  ＣＰＵインターフェイス
１０、１９  送信部
１１、２２  物理層インターフェイス
１２、２０  受信部
１３、２１  タイマ部
１４  マスタ
１５  スレーブ
１６  伝送路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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