(57)【要約】【課題】製造コストを増加させることなく、受動素子の寄生容量を低減させて周波数特性の向上を図るようにした半導体集積回路の提供。【解決手段】ｐ型のシリコン基板１１上に、ＳｉＯ２  等からなる絶縁分離層１２を設け、その絶縁分離層１２上に、受動素子として金属層１３からなるインダクタ１４を形成させるようにした。インダクタ１４の下方のシリコン基板１１内に、インダクタ１４の寄生容量Ｃ１１と直列に接続されるべき容量素子１５を、独立の状態で設けるようにした。その容量素子１５は、シリコン基板１１内に独立のｎ型領域１６を設け、このｎ型領域１６とｐ型のシリコン基板１１とでｐｎ接合を形成し、そのｐｎ接合の接合部に形成される独立の空乏層１７の空乏層容量Ｃ１２を利用するようにした。【選択図】  図１
2004158699.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に、絶縁分離層を介在させて受動素子を形成させた半導体集積回路において、
前記受動素子の下方の前記半導体基板内に、前記受動素子の寄生容量に直列に接続されるべき容量素子を、独立させた状態で設けるようにしたことを特徴とする半導体集積回路。
【請求項２】
前記容量素子は、前記受動素子の下方の前記半導体基板内に独立の状態で形成させたｐｎ接合の空乏層からなることを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記ｐｎ接合の空乏層は、１つまたは少なくとも２つを直列に接続させたことを特徴とする請求項２に記載の半導体集積回路。
【請求項４】
前記受動素子は、インダクタ、キャパシタ、または抵抗素子のいずれかであることを特徴とする請求項１、請求項２または請求項３に記載の半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体基板上に、インダクタ（コイル）、キャパシタ（コンデンサ）、抵抗などの受動素子を形成させた半導体集積回路であり、特に、数百〔ＭＨｚ〕以上の高周波信号を取り扱うことができる半導体集積回路に関するものである。
【０００２】
【従来の技術】
この種の従来からの半導体集積回路としては、例えば図５〜図７に示すものが知られている。
図５は、ｐ型のシリコン基板１上に、ＳｉＯ２  等からなる絶縁分離層２を設け、その絶縁分離層２上に、金属配線層３からなるインダクタ４を形成させた半導体集積回路である。金属配線層３には、アルミニウム、銅などが使用される。
【０００３】
図６は、ｐ型のシリコン基板１上に、ＳｉＯ２  等からなる絶縁分離層２を設け、その絶縁分離層２上に電極配線層５、誘電体層６、および電極配線層７を順次重ねてキャパシタ８を形成させたものである。電極配線層５、７は、アルミニウムや銅などの金属層、または多結晶シリコン層が使用される。誘電体層６としてはＳｉＯ２  などからなる絶縁分離層、またはＳｉ３Ｎ４ などからなる比較的高い誘電率の誘電体層が使用される。
【０００４】
図７は、ｐ型のシリコン基板１上に、ＳｉＯ２  等からなる絶縁分離層２を設け、その絶縁分離層２上に、多結晶シリコン層９などからなる抵抗素子１０を形成させた半導体集積回路である。
このように構成される従来の各半導体集積回路では、シリコン基板１上に、絶縁分離層２を形成させ、その絶縁分離層２上に、インダクタ４、キャパシタ８、または抵抗素子１０などの受動素子を形成させている。
【０００５】
各受動素子は、その受動素子とシリコン基板１との間に、絶縁分離層２を介して物理構造上、必然的に寄生容量Ｃ１が形成されてしまう（図５〜図７参照）。このため、その受動素子に高周波信号（高周波電流）が流れると、その寄生容量Ｃ１によって高周波信号の一部がシリコン基板１に流れ込み、受動素子の周波数特性を劣化させてしまうという不都合があった。
【０００６】
このような不都合を解消するために、インダクタ、キャパシタ、または抵抗素子などの受動素子を、半導体基板からできるだけ離れた層に形成することによって、寄生容量の影響を低減する半導体集積回路が知られている（例えば、特許文献１参照）。
また、インダクタ、キャパシタ、または抵抗素子などの受動素子の直下における半導体基板を、部分的にエッチングなどにより除去し、半導体基板との寄生容量成分を低減する半導体集積回路が知られている。
【０００７】
【特許文献１】
特開２００２−２４６５４７号公報（図１）
【０００８】
【発明が解決しようとする課題】
ところが、これらの従来の半導体集積回路では、通常の製造工程の他に、製造工程を追加する必要があり、製造コストが増大するという新たな不都合が発生ししてしまう。また、半導体基板を部分的にエッチングする場合には、半導体基板の信頼性が低下することが考えられる。
【０００９】
そこで、本発明の目的は、製造コストを増加させることなく、受動素子の寄生容量を低減させて周波数特性の向上を図るようにした半導体集積回路を提供することにある。
【００１０】
【課題を解決するための手段】
上記の課題を解決し本発明の目的を達成するために、請求項１〜請求項４に記載の発明は、以下のように構成した。
すなわち、請求項１に記載の発明は、半導体基板上に、絶縁分離層を介在させて受動素子を形成させた半導体集積回路において、前記受動素子の下方の前記半導体基板内に、前記受動素子の寄生容量に直列に接続されるべき容量素子を、独立させた状態で設けるようにしたことを特徴とするものである。
【００１１】
請求項２に記載の発明は、請求項１に記載の半導体集積回路において、前記容量素子は、前記受動素子の下方の前記半導体基板内に独立の状態で形成させたｐｎ接合の空乏層からなることを特徴とするものである。
請求項３に記載の発明は、請求項２に記載の半導体集積回路において、前記ｐｎ接合の空乏層は、１つまたは少なくとも２つを直列に接続させたことを特徴とするものである。
【００１２】
請求項４に記載の発明は、請求項１、請求項２または請求項３に記載の半導体集積回路において、前記受動素子は、インダクタ、キャパシタ、または抵抗素子のいずれかであることを特徴とするものである。
このように本発明では、受動素子の下方の半導体基板内に、受動素子の寄生容量に直列に接続されるべき容量素子を、独立させた状態で設けるようにした。
【００１３】
このため、本発明によれば、寄生容量を低減することができるので、受動素子と半導体基板との高周波的な結合を小さくして寄生容量の影響を低減でき、受動素子の周波数特性を向上できる。
また、本発明では、容量素子は、受動素子の下方の前記半導体基板内に独立の状態で形成させたｐｎ接合により構成するようにした（図１参照）。
【００１４】
このため、本発明によれば、従来の工程を利用して製造することができ、製造に際して特殊な工程を必要としないので、製造コストの増加を招くことなく受動素子を形成できる。
【００１５】
【発明の実施の形態】
以下、本発明の半導体集積回路の第１実施形態の構成について、図１を参照して説明する。
この第１実施形態に係る半導体集積回路は、図１に示すように、半導体基板であるｐ型のシリコン基板１１上に、ＳｉＯ２  等からなる絶縁分離層１２を設け、その絶縁分離層１２上に、受動素子として金属配線層１３からなるインダクタ１４を形成させるようにした。
【００１６】
さらに、インダクタ１４の下方のシリコン基板１１内に、インダクタ１４の寄生容量Ｃ１１に対して直列に接続されるべき容量素子１５を、独立（孤立）した状態で設けるようにした。すなわち、インダクタ１４の寄生容量Ｃ１１に対して空乏層容量Ｃ１２からなる容量素子１５を直列に接続させ、その結果としてインダクタ１４の寄生容量Ｃ１１を減らすようにした。
【００１７】
その容量素子１５は、シリコン基板１１内の上部側に独立のｎ型領域１６を設け、このｎ型領域１６とｐ型のシリコン基板１１とでｐｎ接合を形成し、そのｐｎ接合の接合部に形成される、独立の空乏層１７の空乏層容量Ｃ１２を利用するようにした。そして、その空乏層容量Ｃ１２が、寄生容量Ｃ１１と直列に接続されるようにした。なお、シリコン基板１１は、インダクタ１４の使用時には、接地して使用される。
【００１８】
ここで、第１実施形態に係る半導体集積回路に、上記のインダクタ１４の他にＭＯＳトランジスタを同時に形成する場合には、拡散またはイオン打ち込み工程を利用して、シリコン基板１１内に上記のｐｎ接合を形成できる。
以上のような構成からなる第１実施形態に係る半導体集積回路では、インダクタ１４とシリコン基板１１との間にある絶縁分離層１２によって、インダクタ１４とシリコン基板１１との間に構造上、必然的に寄生容量Ｃ１１が形成される（図１参照）。
【００１９】
この寄生容量Ｃ１１は、次の（１）式で表される。
Ｃ１１＝εｄｃ×εｏ  ×（Ｓ／ｄｄｅ）・・・・（１）
ここで、εｄｃは絶縁分離層１２の比誘電率、εｏ  は真空の誘電率、Ｓは金属配線層１３とシリコン基板１１（ｎ型領域１６）との対向面積、ｄｄｅは絶縁分離層１２の厚さである。
【００２０】
次に、インダクタ１４の具体例を説明し、そのインダクタ１４の寄生容量Ｃ１１を求めると以下のようになる。
インダクタ１４を構成する金属配線層１３としてアルミニウムを使用し、その金属配線層１３の厚さを１０〔μｍ〕とする。そして、インダクタ１４の大きさを２．４〔ｎＨ〕にする場合には、例えば、金属配線層１３の幅を１０〔μｍ〕、その間隔を５〔μｍ〕、巻数を４回にすることで実現できる。
【００２１】
そして、絶縁分離層１２が酸化珪素（ＳｉＯ２  ）である場合には、その比誘電率はεｄｃ＝４となる。また、金属配線層１３とシリコン基板１１の対向面積Ｓは、Ｓ＝２０２５〔μｍ〕×１０〔μｍ〕となり、絶縁分離層１２の厚さｄｄｅをｄｄｅ＝８．１５〔μｍ〕とすると、寄生容量Ｃ１１は、Ｃ１１＝８．８０×１０−１４  〔Ｆ〕となる。
【００２２】
次に、上記の寄生容量Ｃ１１に直列接続されるべき空乏層１７からなる容量素子１５の空乏層容量Ｃ１２は、以下のように求めることができる。
すなわち、空乏層１７の幅Ｘは、次の（２）式で表される。
【００２３】
【数１】
2004158699.tif 000003
ここで、εｓｉはシリコン基板１１の比誘電率（約１２）、εｏ  は真空の誘電率（８．８５×１０−１４  〔Ｆ／ｃｍ〕）、ＮＤ 、ＮＡ  はドナーとアクセプタの濃度、ｑは電子の電荷量（１．６０×１０−１９  〔Ｃ〕）、φは拡散電位である。
【００２４】
また、拡散電位φは、次の（３）式で表される。
【００２５】
【数２】
2004158699.tif 000004
ここで、ｋはボルツマン定数（１．３８×１０−２３  〔Ｊ／Ｋ〕）、ｎｉ  
はシリコンの真性半導体キャリア濃度（温度３００〔Ｋ〕において、約１．５×１０１０ｃｍ−３  ）、Ｔは温度である。
【００２６】
従って、空乏層１７から形成される容量素子１５の空乏層容量Ｃ１２は、次の（４）式で表すことができる。
Ｃ１２＝εｓｉ×εｏ  ×（Ａ／Ｘ）・・・・（４）
ここで、Ａはｎ型領域１６とｐ型のシリコン基板１１とで形成されるｐｎ接合の接合部の対向面積である。
【００２７】
空乏層容量Ｃ１２は、その対向面積Ａまたｎ型領域１６などの不純物濃度を調整することにより任意の値とすることができる。
以上説明したように、第１実施形態に係る半導体集積回路では、寄生容量Ｃ１１に対して直列に接続される空乏層１７から形成される容量素子１５を設けるようにしたので、寄生容量Ｃ１１を低減できる。
【００２８】
ここで、インダクタ１４に高周波信号を流して使用する場合には、その高周波信号は容量素子１５にも流れる。このため、その高周波信号の変化に応じてその容量素子１５の空乏層容量Ｃ１２は変化する。しかし、高周波信号のレベルが小さい場合には、その空乏層容量Ｃ１２の変化は無視できるので、高周波信号の使用時であっても、全体として寄生容量Ｃ１１を低減化できる。
【００２９】
従って、第１実施形態に係る半導体集積回路によれば、インダクタ１４のＱ（Ｑｕａｌｉｔｙ  ｆａｃｔｏｒ）の周波数特性の向上を図ることができる。
次に、本発明の半導体集積回路の第２実施形態の構成について、図２を参照して説明する。
この第２実施形態に係る半導体集積回路は、図１に示す第１実施形態の容量素子１５を、図２に示すような容量素子２５に置き換えたものである。
【００３０】
容量素子２５は、シリコン基板１１内に独立のｎ型領域２６を設けるとともに、そのｎ型領域２６内に独立のｐ型領域２７を設け、ｐ型領域２７はｎ型領域２６により囲まれるようにした。
そして、容量素子２５は、ｐ型のシリコン基板１１とｎ型領域２６とからなるｐｎ接合の接合部に形成される独立の空乏層２８の空乏層容量Ｃ２２と、ｎ型領域２６とｐ型領域２７とからなるｐｎ接合の接合部に形成される独立の空乏層２９の空乏層容量Ｃ２３とを利用し、これらが直列に接続されるようにした。また、この直列接続が、寄生容量Ｃ１１に直列に接続されるようにした。
【００３１】
空乏層２８、２９の空乏層容量Ｃ２２、Ｃ２３の各容量値は、第１実施形態に係る空乏層容量Ｃ１２の容量値と同様に任意の値にすることができる。
なお、他の部分の構成は、第１実施形態と同様であるので、同一の構成要素には同一符号を付してその説明は省略する。
ここで、第２実施形態に係る半導体集積回路に、上記のインダクタ１４の他にＭＯＳトランジスタを同時に形成する場合には、拡散またはイオン打ち込み工程を利用して、シリコン基板１１内に上記の２つのｐｎ接合を形成できる。
【００３２】
以上説明したように、第２実施形態に係る半導体集積回路では、寄生容量Ｃ１１に対して直列に接続される空乏層２８、２９から形成される容量素子２５を設けるようにしたので、全体として寄生容量Ｃ１１を低減できる。
ここで、インダクタ１４に高周波信号を流して使用する場合には、その高周波信号は容量素子２５にも流れる。しかし、容量素子２５は、空乏層容量Ｃ２２、Ｃ２３が直列に接続され、空乏層容量Ｃ２２を形成するｐｎ接合と、空乏層容量Ｃ２３形成するｐｎ接合とはその向きが互いに逆である。
【００３３】
このため、容量素子２５に高周波信号が流れる場合に、空乏層２８が広がり空乏層容量Ｃ２２が小さくなる場合には空乏層２９が狭くなって空乏層容量Ｃ２３が大きくなり、逆に、空乏層２８が狭くなって空乏層容量Ｃ２２が大きくなる場合には空乏層２９が広くなって空乏層容量Ｃ２３が小さくなる。
従って、高周波信号の電圧の変化に対して、空乏層容量Ｃ２２と空乏層容量Ｃ２３とが均一になるように容量素子２５を構成すれば、高周波信号の電圧の変化にかかわらず一定の空乏層容量を得ることができる。この結果、高周波信号の使用時であっても、全体としてインダクタ１４の寄生容量Ｃ１１を低減化することができる。
【００３４】
このため、第２実施形態に係る半導体集積回路では、インダクタ１４のＱの周波数特性は例えば図４の曲線Ａに示すようになり、これに対して容量素子２５が無い場合のインダクタ１４のＱの周波数特性は図４の曲線Ｂに示すようになる。
従って、図４からわかるように、第２実施形態に係る半導体集積回路によれば、インダクタ１４のＱの周波数特性の向上を図ることができる。
【００３５】
次に、本発明の半導体集積回路の第３実施形態の構成について、図３を参照して説明する。
この第３実施形態に係る半導体集積回路は、図１に示す第１実施形態の容量素子Ｃ１５を、図３に示すような容量素子３５に置き換えたものである。
容量素子３５は、ｐ型のシリコン基板１１内に独立のｎ型領域３６を設け、そのｎ型領域３６内に独立のｐ型領域３７を設け、かつそのｐ型領域３７内に独立のｎ型領域３８を設け、ｎ型領域３６はｐ型領域３７を囲み、ｐ型領域３７はｎ型領域３８を囲むというように、上部側の領域を囲むようにした。
【００３６】
そして、この容量素子３５は、ｐ型のシリコン基板１１とｎ型領域３６とからなるｐｎ接合の接合部に形成される独立の空乏層３９の空乏層容量Ｃ３２と、ｎ型領域３６とｐ型領域３７とからなるｐｎ接合の接合部に形成される独立の空乏層４０の空乏層容量Ｃ３３と、ｐ型領域３６とｎ型領域３７とからなるｐｎ接合の接合部に形成される独立の空乏層４１の空乏層容量Ｃ３４とを利用し、これらが直列に接続されるようにした。また、この直列接続が、寄生容量Ｃ１１に直列に接続されるようにした。
【００３７】
空乏層３９、４０、４１の空乏層容量Ｃ３２、Ｃ３３、Ｃ３４の各容量値は、第１実施形態に係る空乏層容量Ｃ１２の容量値と同様に任意の値にすることができる。
なお、他の部分の構成は、第１実施形態と同様であるので、同一の構成要素には同一符号を付してその説明は省略する。
【００３８】
ここで、第３実施形態に係る半導体集積回路に、上記のインダクタ１４の他にバイポーラトランジスタを同時に形成する場合に、拡散またはイオン打ち込み工程を利用して、シリコン基板１１内に上記の３つのｐｎ接合をそれぞれ形成できる。
以上説明したように、第３実施形態に係る半導体集積回路では、寄生容量Ｃ１１に対して直列に接続される空乏層から形成される容量素子３５を設けるようにしたので、寄生容量Ｃ１１を低減できる。
【００３９】
ここで、インダクタ１４に高周波信号を流して使用する場合には、その高周波信号は容量素子３５にも流れる。しかし、容量素子３５は、空乏層容量Ｃ３２、Ｃ３３、Ｃ３４が直列に接続され、空乏層容量Ｃ３２を形成するｐｎ接合と、空乏層容量Ｃ３３形成するｐｎ接合と、空乏層容量Ｃ３４形成するｐｎ接合とはその向きが互いに逆である。
【００４０】
このため、容量素子３５に高周波信号が流れる場合に、空乏層３９が広がり空乏層容量Ｃ３２が小さくなる場合には、空乏層４０が狭くなり空乏層容量Ｃ３３が大きくなるとともに、空乏層４１が広がり空乏層容量Ｃ３４が小さくなる。一方、空乏層３９が狭くなり空乏層容量Ｃ３２が大きくなる場合には、空乏層４０が広がり空乏層容量Ｃ３３が小さくなるとともに、空乏層４１が狭くなり空乏層容量Ｃ３４が大きくなる。
【００４１】
従って、高周波信号の電圧の変化に対して、例えば空乏層容量Ｃ３２および空乏層容量Ｃ３４の容量値と、空乏層容量Ｃ３３の容量値とが均一になるように容量素子Ｃ３２を構成すれば、高周波信号の電圧の変化にかかわらず、一定の空乏層容量を得ることができる。この結果、高周波信号の使用時であっても、インダクタ１４の寄生容量Ｃ１１を低減化できる。
【００４２】
従って、第３実施形態に係る半導体集積回路によれば、第２実施形態に係る半導体集積回路と同様に、インダクタ１４のＱの周波数特性の向上を図ることができる。
なお、上記の第１〜第３の各実施形態では、シリコン基板１１上に絶縁分離層１２を介して形成される受動素子としてインダクタの場合について説明した。しかし、本発明では、受動素子としてインダクタの他にキャパシタまた抵抗素子を形成するようにしても良い。この場合にも、キャパシタまた抵抗素子の周波数特性を向上できる。
【００４３】
また、上記の第１〜第３の各実施形態では、半導体基板としてｐ型のシリコン基板を使用するようにしたが、これにかえてｎ型のシリコン基板などを使用するようにしても良い。
【００４４】
【発明の効果】
以上説明したように、本発明によれば、寄生容量を低減することができるので、受動素子と半導体基板との高周波的な結合を小さくして寄生容量の影響を低減でき、受動素子の周波数特性を向上できる。
また、本発明によれば、従来の工程を利用して製造することができ、製造に際して特殊な工程を必要としないので、製造コストの増加を招くことなく受動素子を形成できる。
【図面の簡単な説明】
【図１】本発明の第１実施形態の構成を示す断面図である。
【図２】本発明の第２実施形態の構成を示す断面図である。
【図３】本発明の第３実施形態の構成を示す断面図である。
【図４】周波数とＱの関係を示す図である。
【図５】従来の半導体集積回路の構成を示す断面図である。
【図６】従来の半導体集積回路の他の構成を示す断面図である。
【図７】従来の半導体集積回路のさらに他の構成を示す断面図である。
【符号の説明】
Ｃ１１は寄生容量、Ｃ１２、Ｃ２２、Ｃ２３、Ｃ３２、Ｃ３３、Ｃ３４は空乏層容量、１１はｐ型のシリコン基板、１２は絶縁分離層１２、１３は金属層、１４はインダクタ、１５、２５、３５は容量素子、１６、２６、３６はｎ型領域、１７、２８、２９、３９、４０、４１は空乏層、２７、３７はｐ型領域、３８はｎ型領域である。
【図１】
2004158699.tif 000005
【図２】
2004158699.tif 000006
【図３】
2004158699.tif 000007
【図４】
2004158699.tif 000008
【図５】
2004158699.tif 000009
【図６】
2004158699.tif 000010
【図７】
2004158699.tif 000011