(57)【要約】【課題】  シミュレーション実行前に実行可能か判断し、実行の高速化と応用展開を可能にする半導体設計装置を提供する。【解決手段】  入力部から入力した情報でデータを処理するＣＰＵ２と、入力した情報からシミュレーションを実行するシミュレーション実行部３と、ＣＰＵ２で処理した結果を出力する出力部４と、機能記述データベース４７と、入力データの中の回路構成素子の中で機能記述に置換できるものを前記機能記述データベース４７から選択し置換する機能記述置換部４６とを備えているので、入力データの中の素子を機能記述に置き換えて高速なシミュレーションを実現できる。【選択図】  図１
2004158034.tif 000002
【特許請求の範囲】
【請求項１】
入力部から入力した情報でデータを処理するＣＰＵと、入力した情報からシミュレーションを実行するシミュレーション実行部と、ＣＰＵで処理した結果を出力する出力部とを備えた半導体記憶装置であって、
機能記述データベースと、
入力データの中の回路構成素子の中で機能記述に置換できるものを前記機能記述データベースから選択し置換する機能記述置換部とを備えた半導体設計装置。
【請求項２】
入力部から入力した情報でデータを処理するＣＰＵと、入力した情報からシミュレーションを実行するシミュレーション実行部と、ＣＰＵで処理した結果を出力する出力部とを備えた半導体記憶装置であって、
機能記述データベースと、
入力データの中の回路構成素子の中で機能記述に置換できるものを前記機能記述データベースから選択し置換する機能記述置換部と、
入力データに対して置換を行わない箇所を支持するネットリスト不修正箇所指示部と
を備えた半導体設計装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体回路を設計する際に用いられる半導体設計装置に関する。
【背景技術】
【０００２】
従来より、半導体回路を設計する場合には、シミュレーションを行って設計を行っていた。
以下、従来技術の手法について詳細に説明する。回路図のネットリスト情報と、シミュレーションの実行情報を基に、シミュレーション実行部でシミュレーションを行って設計する手法を用いている。
【０００３】
図１４は従来の半導体設計装置を示す。１は入力部、２は入力部１から入力した情報でデータを処理するＣＰＵ、３はＣＰＵ２で処理した入力したデータにシミュレーションを実行するシミュレーション実行部、４はＣＰＵ２の結果を出力する出力部である。
【０００４】
まず、入力部１に入力された回路図が、ＣＰＵ２で選択される。ＣＰＵ２では、入力部１から入力した回路図のネットリスト情報を抽出する。抽出された情報はシミュレーション実行部３に送られる。次に、入力部１から入力したシミュレーションの実行情報がシミュレーション実行部３に送られる。この時、シミュレーション実行部３ではＣＰＵ２のネットリスト情報と、入力部１のシミュレーションの実行情報を選択的に合成してシミュレーションを行う。その結果、入力部１で入力した回路図のシミュレーション結果を出力部４から出力する。
【０００５】
具体的には、図１５〜図１８に示す第１の半導体回路例〜第４の半導体回路例を設計する場合には、何れの場合も入力から出力に向かって一段ずつシュミレーションしながら設計されている。
【０００６】
図１５に示す第１の半導体回路において、１１はＰＭＯＳ、１２はＮＭＯＳ、１３は抵抗、１４は容量である。ｉ１はＰＭＯＳ１１とＮＭＯＳ１２のゲート入力に接続し、ＰＭＯＳ１１とＮＭＯＳ１２のドレインを接続しｐ０１とする。ＰＭＯＳ１１のソースは電源電圧ＶＤＤに、ＮＭＯＳのソースは接地電位ＧＮＤに接続する。ｐ０１とｐ０２の間に抵抗１３、ｐ０２とｐ０３の間に抵抗１３、ｐ０１と接地電位ＧＮＤの間に容量１４、ｐ０２と接地電位ＧＮＤの間に容量１４、ｐ０３と接地電位ＧＮＤの間に容量１４、これらｐ０１とｐ０３の間の抵抗１３と容量１４の組み合わせをＡ０とする。また、ｐ０３とｉ２は同一で、ｉ２はＰＭＯＳ１１とＮＭＯＳ１２のゲート入力に接続し、ＰＭＯＳ１１とＮＭＯＳ１２のドレインを接続しｐ２１とする。ＰＭＯＳ１１のソースは電源電圧ＶＤＤに、ＮＭＯＳのソースは接地電位ＧＮＤに接続する。ｐ２１とｐ２２の間に抵抗１３、ｐ２２とｐ２３の間に抵抗３、ｐ２１と接地電位ＧＮＤの間に容量１４、ｐ２２と接地電位ＧＮＤの間に容量１４、ｐ２３と接地電位ＧＮＤの間に容量１４、これらｐ２１とｐ２３の間の抵抗１３と容量１４の組み合わせをＡ２とする。また、ｐ２３とｉ３は同一である。
【０００７】
図１６に示す第２の半導体回路において、ｉ１１はＰＭＯＳ１１とＮＭＯＳ１２のゲート入力に接続し、ＰＭＯＳ１１とＮＭＯＳ１２のドレインを接続しｉ１２とする。ＰＭＯＳ１１のソースは電源電圧ＶＤＤに、ＮＭＯＳのソースは接地電位ＧＮＤに接続する。ｉ１２はＰＭＯＳ１１とＮＭＯＳ１２のゲート入力に接続し、ＰＭＯＳ１１とＮＭＯＳ１２のドレインを接続しｉ１３とする。ＰＭＯＳ１１のソースは電源電圧ＶＤＤに、ＮＭＯＳのソースは接地電位ＧＮＤに接続する。接地電位ＧＮＤをＰＭＯＳ１１とＮＭＯＳ１２のゲート入力に接続し、ＰＭＯＳ１１とＮＭＯＳ１２のドレインを接続しｉ１４とする。ＰＭＯＳ１１のソースは電源電圧ＶＤＤに、ＮＭＯＳのソースは接地電位ＧＮＤに接続する。ｉ１４はＰＭＯＳ１１とＮＭＯＳ１２のゲート入力に接続し、ＰＭＯＳ１１とＮＭＯＳ１２のドレインを接続しｉ１５とする。ＰＭＯＳ１１のソースは電源電圧ＶＤＤに、ＮＭＯＳのソースは接地電位ＧＮＤに接続する。この回路図はｎｅｔ００である。
【０００８】
図１７に示す第３の半導体回路において、ｉ２１はＰＭＯＳ１１とＮＭＯＳ１２のゲート入力に接続し、ＰＭＯＳ１１とＮＭＯＳ１２のドレインを接続しｉ２２とする。ＰＭＯＳ１１のソースは電源電圧ＶＤＤに、ＮＭＯＳのソースは接地電位ＧＮＤに接続する。ｉ２２はＰＭＯＳ１１とＮＭＯＳ１２のゲート入力に接続し、ＰＭＯＳ１１とＮＭＯＳ１２のドレインを接続しｉ２３とする。ＰＭＯＳ１１のソースは電源電圧ＶＤＤに、ＮＭＯＳのソースは接地電位ＧＮＤに接続する。ｉ２２はＰＭＯＳ１１とＮＭＯＳ１２のゲート入力に接続し、ＰＭＯＳ１１とＮＭＯＳ１２のドレインを接続しｉ２６とする。ＰＭＯＳ１１のソースは電源電圧ＶＤＤに、ＮＭＯＳのソースは接地電位ＧＮＤに接続する。ｉ２３はＰＭＯＳ１１とＮＭＯＳ１２のゲート入力に接続し、ＰＭＯＳ１１とＮＭＯＳ１２のドレインを接続しｉ２４とする。ＰＭＯＳ１１のソースは電源電圧ＶＤＤに、ＮＭＯＳのソースは接地電位ＧＮＤに接続する。ｉ２４はＰＭＯＳ１１とＮＭＯＳ１２のゲート入力に接続し、ＰＭＯＳ１１とＮＭＯＳ１２のドレインを接続しｉ２５とする。ＰＭＯＳ１１のソースは電源電圧ＶＤＤに、ＮＭＯＳのソースは接地電位ＧＮＤに接続する。この回路図はｎｅｔ１０である。
【０００９】
図１８に示す第４の半導体回路において、ｉ３１はＰＭＯＳ１１とＮＭＯＳ１２のゲート入力に接続し、ＰＭＯＳ１１とＮＭＯＳ１２のドレインを接続しｉ３２とする。ＰＭＯＳ１１のソースは電源電圧ＶＤＤに、ＮＭＯＳのソースは接地電位ＧＮＤに接続する。ｉ３２はＰＭＯＳ１１とＮＭＯＳ１２のゲート入力に接続し、ＰＭＯＳ１１とＮＭＯＳ１２のドレインを接続しｉ３３とする。ＰＭＯＳ１１のソースは電源電圧ＶＤＤに、ＮＭＯＳのソースは接地電位ＧＮＤに接続する。これらｉ３１、ｉ３２、ｉ３３間の２個のＰＭＯＳ１１と、２個のＮＭＯＳ１２の構成をＢ０とする。ｉ３３はＰＭＯＳ１１とＮＭＯＳ１２のゲート入力に接続し、ＰＭＯＳ１１とＮＭＯＳ１２のドレインを接続しｉ３４とする。ＰＭＯＳ１１のソースは電源電圧ＶＤＤに、ＮＭＯＳのソースは接地電位ＧＮＤに接続する。ｉ３４はＰＭＯＳ１１とＮＭＯＳ１２のゲート入力に接続し、ＰＭＯＳ１１とＮＭＯＳ１２のドレインを接続しｉ３５とする。ＰＭＯＳ１１のソースは電源電圧ＶＤＤに、ＮＭＯＳのソースは接地電位ＧＮＤに接続する。これらｉ３３、ｉ３４、ｉ３５間の２個のＰＭＯＳ１１と、２個のＮＭＯＳ１２の構成をＢ１とする。
【特許文献１】特開平２−３０１７２５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、このような従来の構成では、入力データの中の素子を機能記述に置き換えればシミュレーションの高速化が図れるのに置き換える事なくシミュレーションを行わなければならないという問題がある。
【００１１】
本発明は上記従来の問題点を解決するもので、入力データの中の素子を機能記述に置き換えられるようにして高速なシミュレーションを実現し、シミュレーションの結果からシミュレーションのデータを機能記述に置き換えて次回からの高速なシミュレーションを実現し、入力データやシミュレーションのデータに対して修正を行って良い箇所か駄目な箇所かの指定をできるようにした半導体設計装置を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明の半導体設計装置は、入力部から入力した情報でデータを処理するＣＰＵと、入力した情報からシミュレーションを実行するシミュレーション実行部と、ＣＰＵで処理した結果を出力する出力部とを備えた半導体記憶装置であって、機能記述データベースと、入力データの中の回路構成素子の中で機能記述に置換できるものを前記機能記述データベースから選択し置換する機能記述置換部とを備えたことを特徴とする。
【００１３】
本発明の半導体設計装置は、入力部から入力した情報でデータを処理するＣＰＵと、入力した情報からシミュレーションを実行するシミュレーション実行部と、ＣＰＵで処理した結果を出力する出力部とを備えた半導体記憶装置であって、
機能記述データベースと、入力データの中の回路構成素子の中で機能記述に置換できるものを前記機能記述データベースから選択し置換する機能記述置換部と、入力データに対して置換を行わない箇所を支持するネットリスト不修正箇所指示部とを備えたことを特徴とする。
【発明の効果】
【００１４】
本発明の半導体設計装置は、入力部から入力した情報でデータを処理するＣＰＵと、入力した情報からシミュレーションを実行するシミュレーション実行部と、ＣＰＵで処理した結果を出力する出力部とを備えた半導体記憶装置であって、機能記述データベースと、入力データの中の回路構成素子の中で機能記述に置換できるものを前記機能記述データベースから選択し置換する機能記述置換部とを備えているので、入力データの中の回路構成素子を機能記述に置換する機能記述置換部を設けることにより、入力データの中の素子を機能記述に置き換えられるようにして高速なシミュレーションを実現できる。
【００１５】
本発明の半導体設計装置は、入力部から入力した情報でデータを処理するＣＰＵと、入力した情報からシミュレーションを実行するシミュレーション実行部と、ＣＰＵで処理した結果を出力する出力部とを備えた半導体記憶装置であって、
機能記述データベースと、入力データの中の回路構成素子の中で機能記述に置換できるものを前記機能記述データベースから選択し置換する機能記述置換部と、入力データに対して置換を行わない箇所を支持するネットリスト不修正箇所指示部とを備えているので、入力データの中の素子を機能記述に置き換えられるようにして高速なシミュレーションを実現できる。また、入力データやシミュレーションのデータに対して修正を行って良い箇所か駄目な箇所かの指定を行える効果がある。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施の形態を図１から図１３および比較例として従来の設計装置における図１５〜図１８の第１〜第４の半導体回路例を用いて説明する。
図１は本発明の実施の形態の半導体設計装置を示す。
【００１７】
１は入力部、２は入力部１から入力した情報でデータを処理するＣＰＵ、３はＣＰＵ２で処理した入力したデータにシミュレーションを実行するシミュレーション実行部、４はＣＰＵ２の結果を出力する出力部である。
【００１８】
３１は入力容量チェック部で、入力したデータがシミュレーションできるサイズで構成されているかチェックを行う。３２はシミュレーション実行判断部で、入力容量チェック部３１の結果に基づいてシミュレーションの実行を判断する。
【００１９】
３３はディスク容量チェック部で、シミュレーションを行うためのハードウエアがシミュレーションできるディスク容量かチェックを行う。３４はディスク容量整理部で、ディスク容量チェック部３３でシミュレーション実行にはディスク容量が足りないと判断した場合には、以前実行したシミュレーションの不要な中間ファイルを整理しシミュレーションに必要なディスク容量を確保する。
【００２０】
３５はシミュレーション実行時間見積り部で、入力したデータからシミュレーションにかかる実行時間を見積もる。３６はシミュレーション精度調整部で、シミュレーション実行時間見積り部３５で目標とするシミュレーション時間に終了しないと判断した場合に、シミュレーションの精度を調整して目標とするシミュレーション時間にシミュレーションを終了させる。
【００２１】
３７はデータのリダクションを行うリダクション実行部である。３８はデータを保存するネットリストデータベースである。３９は入力データに対して変更があった箇所を画面表示可能にする回路変更箇所明示部、４０はデータに対して変更を行わない箇所を指示するネットリスト不修正箇所指示部、４１はシミュレーション実行ネットリスト抽出部で、入力したデータの中でシミュレーションに必要となった部分だけを抽出する。４２はネットリスト分割部で、シミュレーション実行ネットリスト抽出部４１で抽出したシミュレーションに必要なデータとそれ以外のデータに分割する。
【００２２】
４３はクリティカルパス判断部で、シミュレーションを実行してクリティカルパスを判断する。４４はクリティカルパスネットリスト出力部で、クリティカルパス判断部４３で判断したクリティカルパスのデータを出力する。
【００２３】
４５は入力データに対して抽出した箇所を画面表示可能にする回路抽出箇所明示部である。４６は入力データの中の回路構成素子を機能記述に置換する機能記述置換部、４７は機能記述情報を蓄積した機能記述データベース、４８はシミュレーションを実行した結果から機能記述を作成する機能記述作成部、４９はシミュレーションを実行した結果からＥＤＡライブラリを作成するＥＤＡライブラリ作成部である。
【００２４】
図２は入力データ容量チェック部３１の構成を示し、ネットリストデータサイズをＮ０、ネットリスト構成素子数をＮ１としてチェックしている。図３はディスク容量チェック部３３の構成を示し、使用ディスク空領域Ｄ１としてチェックしている。
【００２５】
図４はディスク容量整理部３４の構成を示し、ディスク容量整理前に入力データ、中間ファイル１、中間ファイル２、中間ファイル３などと、出力データで構成されていたデータを、ディスク容量整理後に入力データ、出力データだけにしている。
【００２６】
図５はシミュレーション実行時間見積り部３５の構成を示し、１素子当りの単位解析時間Ｔ１、ネットリスト構成素子数Ｎ１、解析ステップ数Ｋ１、実行ハードウエアの性能Ｓ１でシミュレーション実行時間見積りを行う。
【００２７】
図６は、図１の装置で図１５に示した２段のπ型梯子回路を有した同じ回路を設計する場合を示している。ｉ１はＰＭＯＳ１１とＮＭＯＳ１２のゲート入力に接続し、ＰＭＯＳ１１とＮＭＯＳ１２のドレインを接続しｐ１１とする。ＰＭＯＳ１１のソースは電源電圧ＶＤＤに、ＮＭＯＳのソースは接地電位ＧＮＤに接続する。ｐ１１とｐ１２の間に抵抗１３、ｐ１１と接地電位ＧＮＤの間に容量１４、ｐ１２と接地電位ＧＮＤの間に容量１４、これらｐ１１とｐ１２の間の抵抗１３と容量１４の組み合わせをＡ１とする。また、ｐ１２とｉ２は同一で、ｉ２はＰＭＯＳ１１とＮＭＯＳ１２のゲート入力に接続し、ＰＭＯＳ１１とＮＭＯＳ１２のドレインを接続しｐ２１とする。ＰＭＯＳ１１のソースは電源電圧ＶＤＤに、ＮＭＯＳのソースは接地電位ＧＮＤに接続する。ｐ２１とｐ２２の間に抵抗１３、ｐ２２とｐ２３の間に抵抗３、ｐ２１と接地電位ＧＮＤの間に容量１４、ｐ２２と接地電位ＧＮＤの間に容量１４、ｐ２３と接地電位ＧＮＤの間に容量１４、これらｐ２１とｐ２３の間の抵抗１３と容量１４の組み合わせをＡ２とする。また、ｐ２３とｉ３は同一である。
【００２８】
図７は、図１の装置で図１６に示した回路と同じ回路を設計する場合を示している。ｉ１１はＰＭＯＳ１１とＮＭＯＳ１２のゲート入力に接続し、ＰＭＯＳ１１とＮＭＯＳ１２のドレインを接続しｉ１２とする。ＰＭＯＳ１１のソースは電源電圧ＶＤＤに、ＮＭＯＳのソースは接地電位ＧＮＤに接続する。ｉ１２はＰＭＯＳ１１とＮＭＯＳ１２のゲート入力に接続し、ＰＭＯＳ１１とＮＭＯＳ１２のドレインを接続しｉ１３とする。ＰＭＯＳ１１のソースは電源電圧ＶＤＤに、ＮＭＯＳのソースは接地電位ＧＮＤに接続する。この回路図はｎｅｔ０１である。また、接地電位ＧＮＤをＰＭＯＳ１１とＮＭＯＳ１２のゲート入力に接続し、ＰＭＯＳ１１とＮＭＯＳ１２のドレインを接続しｉ１４とする。ＰＭＯＳ１１のソースは電源電圧ＶＤＤに、ＮＭＯＳのソースは接地電位ＧＮＤに接続する。ｉ１４はＰＭＯＳ１１とＮＭＯＳ１２のゲート入力に接続し、ＰＭＯＳ１１とＮＭＯＳ１２のドレインを接続しｉ１５とする。ＰＭＯＳ１１のソースは電源電圧ＶＤＤに、ＮＭＯＳのソースは接地電位ＧＮＤに接続する。この回路図はｎｅｔ０２である。
【００２９】
図８は、本発明の実施の形態におけるタイミング図で、ｉ２１の“Ｌ”、“Ｈ”、“Ｌ”入力に対して、ｉ２６はｉ２１に対してｔｄ１遅延して出力し、ｉ２５はｉ２１に対してｔｄ２遅延して出力する。
【００３０】
図９は、図１の装置で図１７に示した回路と同じ回路を設計する場合を示している。ｉ２１はＰＭＯＳ１１とＮＭＯＳ１２のゲート入力に接続し、ＰＭＯＳ１１とＮＭＯＳ１２のドレインを接続しｉ２２とする。ＰＭＯＳ１１のソースは電源電圧ＶＤＤに、ＮＭＯＳのソースは接地電位ＧＮＤに接続する。ｉ２２はＰＭＯＳ１１とＮＭＯＳ１２のゲート入力に接続し、ＰＭＯＳ１１とＮＭＯＳ１２のドレインを接続しｉ２３とする。ＰＭＯＳ１１のソースは電源電圧ＶＤＤに、ＮＭＯＳのソースは接地電位ＧＮＤに接続する。ｉ２３はＰＭＯＳ１１とＮＭＯＳ１２のゲート入力に接続し、ＰＭＯＳ１１とＮＭＯＳ１２のドレインを接続しｉ２４とする。ＰＭＯＳ１１のソースは電源電圧ＶＤＤに、ＮＭＯＳのソースは接地電位ＧＮＤに接続する。ｉ２４はＰＭＯＳ１１とＮＭＯＳ１２のゲート入力に接続し、ＰＭＯＳ１１とＮＭＯＳ１２のドレインを接続しｉ２５とする。ＰＭＯＳ１１のソースは電源電圧ＶＤＤに、ＮＭＯＳのソースは接地電位ＧＮＤに接続する。この回路図はｎｅｔ１１である。
【００３１】
図１０は、図１の装置で図１８に示した回路と同じ回路を設計する場合を示している。ｉ３１は出力ｏｕｔと入力ｉｎが同じ機能を有する機能記述セル２０の入力ｉｎと接続し、出力ｏｕｔをｉ３３に接続する。ｉ３３はＰＭＯＳ１１とＮＭＯＳ１２のゲート入力に接続し、ＰＭＯＳ１１とＮＭＯＳ１２のドレインを接続しｉ３４とする。ＰＭＯＳ１１のソースは電源電圧ＶＤＤに、ＮＭＯＳのソースは接地電位ＧＮＤに接続する。ｉ３４はＰＭＯＳ１１とＮＭＯＳ１２のゲート入力に接続し、ＰＭＯＳ１１とＮＭＯＳ１２のドレインを接続しｉ３５とする。ＰＭＯＳ１１のソースは電源電圧ＶＤＤに、ＮＭＯＳのソースは接地電位ＧＮＤに接続する。これらｉ３３、ｉ３４、ｉ３５間の２個のＰＭＯＳ１１と、２個のＮＭＯＳ１２の構成をＢ１とする。
【００３２】
図１１は、本発明の実施の形態における構成図で、シミュレーション値のタイミングで、入力ｉｎの“Ｌ”、“Ｈ”、“Ｌ”に対して、出力ｏｕｔが同じ動作を行っているので、出力ｏｕｔと入力ｉｎが同じ機能を有する機能記述セル２０とする。
【００３３】
図１２は、本発明の実施の形態におけるタイミング図で、ｉｎの“Ｌ”、“Ｈ”、“Ｌ”入力に対して、ｏｕｔはｉｎに対してｔｄ遅延して出力する。図１３はＥＤＡライブラリの構成図で、機能部とタイミング情報部で構成されている。例として、機能部はｏｕｔ＝ｉｎ、タイミング情報部はｔｏｕｔ＝ｔｉｎ＋ｔｄである。
【００３４】
以上のように構成された半導体設計装置について、以下その動作を説明する。
（第１の実施例）
まず、本発明の第１の実施例について説明する。
【００３５】
入力部１に入力されたデータがＣＰＵ２で選択される。この時、ＣＰＵ２では、入力部１で入力したデータを選択し、入力データ容量チェック部３１に送る。この時、入力容量チェック部３１では、ＣＰＵ２から送られたデータの中でネットリストデータサイズと、ネットリスト構成素子数を選択し、シミュレーションできるサイズで構成されているかチェックを行う。次に、その情報をもとにシミュレーション実行判断部３２で、シミュレーションを実行するか判断する。図２は入力データ容量チェック部の構成図で、ネットリストデータサイズをＮ０、ネットリスト構成素子数をＮ１の場合に、シミュレーション実行部３が事前にその値がシミュレーション可能かどうかチェックしている。シミュレーション実行判断部３２でシミュレーションできると判断すればシミュレーション実行部３でシミュレーションを実行し、その結果を出力部４で出力する。また、シミュレーション実行判断部３２でシミュレーションできないと判断すればそのまま出力部４でシミュレーションできないと出力する。
【００３６】
（第２の実施例）
次に、本発明の第２の実施例について説明する。
入力部１に入力されたデータがＣＰＵ２で選択される。この時、ＣＰＵ２では、入力部１で入力したデータを選択し、シミュレーションを行うためのハードウエアがシミュレーションできるディスク容量かチェックを行う信号と、データの中でネットリスト構成素子数をディスク容量チェック部３３に送る。この時、ディスク容量チェック部３３ではシミュレーションで消費する１素子あたりのディスク容量値とネットリスト構成素子数を選択し計算を行いシミュレーションで消費するディスク容量の値が使用ディスク空き領域Ｄ１以内におさまっていてシミュレーションできるかチェックを行う。次に、その情報をもとにシミュレーション実行判断部３２で、シミュレーションを実行するか判断する。シミュレーション実行判断部３２でシミュレーションできると判断すればシミュレーション実行部３でシミュレーションを実行し、その結果を出力部４で出力する。また、シミュレーション実行判断部３２でシミュレーションできないと判断すればそのまま出力部４でシミュレーションできないと出力する。
【００３７】
（第３の実施例）
次に、本発明の第３の実施例について説明する。
入力部１に入力されたデータがＣＰＵ２で選択される。この時、ＣＰＵ２では、入力部１で入力したデータを選択し、シミュレーションを行うためのハードウエアがシミュレーションできるディスク容量かチェックを行う信号と、データの中でネットリスト構成素子数をディスク容量チェック部３３に送る。この時、ディスク容量チェック部３３ではシミュレーションで消費する１素子あたりのディスク容量値とネットリスト構成素子数を選択し計算を行いシミュレーションで消費するディスク容量の値が使用ディスク空き領域Ｄ１以内におさまっていてシミュレーションできるかチェックを行う。この時、ディスク容量が足りないと判断した場合はディスク容量整理部３４で、以前に実行したシミュレーションの不要な中間ファイルを整理しシミュレーションに必要なディスク容量を確保する。次に、その情報をもとにシミュレーション実行判断部３２で、シミュレーションを実行するか判断する。シミュレーション実行判断部３２でシミュレーションできると判断すればシミュレーション実行部３でシミュレーションを実行し、その結果を出力部４で出力する。また、シミュレーション実行判断部３２でシミュレーションできないと判断すればそのまま出力部４でシミュレーションできないと出力する。
【００３８】
（第４の実施例）
次に、本発明の第４の実施例について説明する。
入力部１に入力されたデータがＣＰＵ２で選択される。この時、ＣＰＵ２では、入力部１で入力したデータを選択し、１素子当りの単位解析時間Ｔ１とネットリスト構成素子数Ｎ１と解析ステップ数Ｋ１と、実行ハードウエアの性能Ｓ１をシミュレーション実行時間見積り部３５に送る。この時、シミュレーション実行時間見積り部３５では１素子当りの単位解析時間Ｔ１とネットリスト構成素子数Ｎ１と解析ステップ数Ｋ１と、実行ハードウエアの性能Ｓ１で計算を行いシミュレーションにかかる実行時間を見積もる。例えば、１素子当りの単位解析時間Ｔ１が０．０１ｎｓで、ネットリスト構成素子数Ｎ１が１０００で、解析ステップ数Ｋ１が０．１ｎｓ毎の解析で０ｎｓから１０ｎｓ迄の１００回で、実行ハードウエアの性能Ｓ１が１ｎｓ当りに計算できる素子数が１０００の場合に、シミュレーションにかかる実行時間はＴ１×Ｎ１×Ｋ１×Ｓ１で１ｍｓである。見積もったシミュレーションにかかる実行時間は出力部４から出力する。
【００３９】
（第５の実施例）
次に、本発明の第５の実施例について説明する。
入力部１に入力されたデータがＣＰＵ２で選択される。この時、ＣＰＵ２では、入力部１で入力したデータを選択し、１素子当りの単位解析時間Ｔ１とネットリスト構成素子数Ｎ１と解析ステップ数Ｋ１と、実行ハードウエアの性能Ｓ１をシミュレーション実行時間見積り部３５に、目標とするシミュレーション時間をシミュレーション実行判断部３２に送る。この時、シミュレーション実行時間見積り部３５では１素子当りの単位解析時間Ｔ１とネットリスト構成素子数Ｎ１と解析ステップ数Ｋ１と、実行ハードウエアの性能Ｓ１で計算を行いシミュレーションにかかる実行時間を見積もる。次に、その情報をもとにシミュレーション実行判断部３２で、目標とするシミュレーション時間にシミュレーションが終了するか判断する。シミュレーション実行判断部３２で目標とするシミュレーション時間内でシミュレーションできると判断すればシミュレーション実行部３でシミュレーションを実行し、その結果を出力部４で出力する。また、シミュレーション実行判断部３２で目標とするシミュレーション時間にシミュレーションできないと判断すればシミュレーション精度調整部３６で、解析ステップ数Ｋ１の値を目標とするシミュレーション時間に終了するように変更する。例えば、目標とするシミュレーション実行時間が０．５ｍｓの場合に、１素子当りの単位解析時間Ｔ１が０．０１ｎｓで、ネットリスト構成素子数Ｎ１が１０００で、当初、解析ステップ数Ｋ１が０．１ｎｓ毎の解析で０ｎｓから１０ｎｓ迄の１００回であったのを、解析ステップ数Ｋ１が０．２ｎｓ毎の解析で０ｎｓから１０ｎｓ迄の５０回に変更する。実行ハードウエアの性能Ｓ１が１ｎｓ当りに計算できる素子数が１０００の場合に、シミュレーションにかかる実行時間はＴ１×Ｎ１×Ｋ１×Ｓ１で０．５ｍｓであり目標とするシミュレーション時間になる。この時、シミュレーション実行部３でシミュレーションを実行し、その結果を出力部４で出力する。
【００４０】
（第６の実施例）
次に、本発明の第６の実施例について説明する。
入力部１に入力されたデータがＣＰＵ２で選択される。この時、ＣＰＵ２では、入力部１で入力したデータを選択し、入力データ容量チェック部３１に送る。この時、入力容量チェック部３１では、ＣＰＵ２から送られたデータの中でネットリストデータサイズを選択し、シミュレーションできるサイズで構成されているかチェックを行う。次に、その情報をもとにシミュレーション実行判断部３２で、シミュレーション実行できるか判断する。シミュレーション実行できるサイズで構成されていない場合、データのリダクションを行うリダクション実行部３７にデータを送りデータのリダクションを行う。例えば、従来データが図１５のように構成されていて、Ａ０の箇所のｐ０１とｐ０２の間に抵抗１３の抵抗値が１０Ω、ｐ０２とｐ０３の間に抵抗１３の抵抗値が１０Ω、ｐ０１と接地電位ＧＮＤの間に容量１４が０．５ｐＦ、ｐ０２と接地電位ＧＮＤの間に容量１４が１ｐＦ、ｐ０３と接地電位ＧＮＤの間に容量１４が０．５ｐＦの場合に、Ａ０の箇所に対してリダクションを行うと、図６のＡ１のようになり、ｐ１１とｐ１２の間に抵抗１３の抵抗値が２０Ω、ｐ１１と接地電位ＧＮＤの間に容量１４が１ｐＦ、ｐ１２と接地電位ＧＮＤの間に容量１４が１ｐＦの等価な回路に変更できて構成の素子数が減少する。リダクションを行ったデータはネットリストデータベース３８に送る。リダクションを行った結果、シミュレーション実行判断部３２でシミュレーションできると判断すればシミュレーション実行部３でシミュレーションを実行し、その結果を出力部４で出力する。また、シミュレーション実行判断部３２でシミュレーションできないと判断すればそのまま出力部４でシミュレーションできないと出力する。
【００４１】
（第７の実施例）
次に、本発明の第７の実施例について説明する。
入力部１に入力されたデータがＣＰＵ２で選択される。この時、ＣＰＵ２では、入力部１で入力したデータを選択し、入力データ容量チェック部３１に送る。この時、データに対して変更してはいけない箇所をネットリスト不修正箇所指示部４０に送る。この時、入力容量チェック部３１では、ＣＰＵ２から送られたデータの中でネットリストデータサイズを選択し、シミュレーションできるサイズで構成されているかチェックを行う。次に、その情報をもとにシミュレーション実行判断部３２で、シミュレーション実行できるか判断する。シミュレーション実行できるサイズで構成されていない場合、データのリダクションを行うリダクション実行部３７にデータを送りデータのリダクションを行うが、ネットリスト不修正箇所指示部４０でデータに対して変更してはいけない箇所を指示された箇所についてはリダクションを行わない。例えば、従来データが図１５のように構成されていて、Ａ０の箇所のｐ０１とｐ０２の間に抵抗１３の抵抗値が１０Ω、ｐ０２とｐ０３の間に抵抗１３の抵抗値が１０Ω、ｐ０１と接地電位ＧＮＤの間に容量１４が０．５ｐＦ、ｐ０２と接地電位ＧＮＤの間に容量１４が１ｐＦ、ｐ０３と接地電位ＧＮＤの間に容量１４が０．５ｐＦの場合に、Ａ２の箇所に対しては不修正との指示を行った場合に、リダクションを行うと、図６のようになり、Ａ２の箇所はリダクションが行われずに、Ａ２の箇所以外ｐ１１とｐ１２の間に抵抗１３の抵抗値が２０Ω、ｐ１１と接地電位ＧＮＤの間に容量１４が１ｐＦ、ｐ１２と接地電位ＧＮＤの間に容量１４が１ｐＦの等価な回路に変更できて構成の素子数が減少する。リダクションを行ったデータはネットリストデータベース３８に送る。リダクションを行った結果、シミュレーション実行判断部３２でシミュレーションできると判断すればシミュレーション実行部３でシミュレーションを実行し、その結果を出力部４で出力する。また、シミュレーション実行判断部３２でシミュレーションできないと判断すればそのまま出力部４でシミュレーションできないと出力する。
【００４２】
（第８の実施例）
次に、本発明の第８の実施例について説明する。
入力部１に入力されたデータがＣＰＵ２で選択される。この時、ＣＰＵ２では、入力部１で入力したデータを選択し、入力データ容量チェック部３１に送る。この時、入力データに対して変更があった箇所を画面表示可能にする信号を回路変更箇所明示部３９に送る。この時、入力容量チェック部３１では、ＣＰＵ２から送られたデータの中でネットリストデータサイズを選択し、シミュレーションできるサイズで構成されているかチェックを行う。次に、その情報をもとにシミュレーション実行判断部３２で、シミュレーション実行できるか判断する。シミュレーション実行できるサイズで構成されていない場合、データのリダクションを行うリダクション実行部３７にデータを送りデータのリダクションを行う。例えば、従来データが図１５のように構成されていて、Ａ０の箇所のｐ０１とｐ０２の間に抵抗１３の抵抗値が１０Ω、ｐ０２とｐ０３の間に抵抗１３の抵抗値が１０Ω、ｐ０１と接地電位ＧＮＤの間に容量１４が０．５ｐＦ、ｐ０２と接地電位ＧＮＤの間に容量１４が１ｐＦ、ｐ０３と接地電位ＧＮＤの間に容量１４が０．５ｐＦの場合に、Ａ０の箇所に対してリダクションを行うと、図６のＡ１のようになり、ｐ１１とｐ１２の間に抵抗１３の抵抗値が２０Ω、ｐ１１と接地電位ＧＮＤの間に容量１４が１ｐＦ、ｐ１２と接地電位ＧＮＤの間に容量１４が１ｐＦの等価な回路に変更できて構成の素子数が減少する。この時、入力データに対して変更があった箇所を画面表示可能にする信号を回路変更箇所明示部３９では、Ａ０の箇所からＡ１に変更された情報を画面表示可能にするようにし、その結果を出力部４に送り出力する。リダクションを行ったデータはネットリストデータベース３８に送る。リダクションを行った結果、シミュレーション実行判断部３２でシミュレーションできると判断すればシミュレーション実行部３でシミュレーションを実行し、その結果を出力部４で出力する。また、シミュレーション実行判断部３２でシミュレーションできないと判断すればそのまま出力部４でシミュレーションできないと出力する。
【００４３】
（第９の実施例）
次に、本発明の第９の実施例について説明する。
入力部１に入力されたデータがＣＰＵ２で選択される。この時、ＣＰＵ２では、入力部１で入力したデータを選択し、シミュレーション実行部３に送る。この時、シミュレーション実行部３でシミュレーションが行われる。例えば、従来データが図１６のように構成されていて、入力ｉ１１から入力信号を入れてシミュレーションを行うが、シミュレーションは図７のｎｅｔ０１に相当する部分しかシミュレーションには必要がない。シミュレーション実行ネットリスト抽出部４１では、このシミュレーションを実行した時に入力したデータの中でシミュレーションに必要となった部分だけを抽出する。シミュレーションの結果と、シミュレーションに必要となった部分の抽出結果を出力部４で出力する。
【００４４】
（第１０の実施例）
次に、本発明の第１０の実施例について説明する。
入力部１に入力されたデータがＣＰＵ２で選択される。この時、ＣＰＵ２では、入力部１で入力したデータを選択し、シミュレーション実行部３に送る。この時、シミュレーションで必要になった部分だけをデータ分割する信号をネットリスト分割部４２に送る。この時、シミュレーション実行部３でシミュレーションが行われる。例えば、従来データが図１６のように構成されていて、入力ｉ１１から入力信号を入れてシミュレーションを行うが、シミュレーションは図７のｎｅｔ０１に相当する部分しかシミュレーションには必要がない。シミュレーション実行ネットリスト抽出部４１では、このシミュレーションを実行した時に入力したデータの中でシミュレーションに必要となった部分だけを抽出する。ネットリスト分割部４２では図６でｎｅｔ００であったデータを、図７のｎｅｔ０１とｎｅｔ０２に分割し、ネットリストデータベース３８に送る。シミュレーションの結果と、シミュレーションに必要となった部分の抽出データを出力部４で出力する。
【００４５】
（第１１の実施例）
次に、本発明の第１１の実施例について説明する。
入力部１に入力されたデータがＣＰＵ２で選択される。この時、ＣＰＵ２では、入力部１で入力したデータを選択し、シミュレーション実行部３に送る。この時、シミュレーションで必要になった部分だけをデータ分割する信号をネットリスト分割部４２に送る。この時、入力データに対して抽出を行った箇所を画面表示可能にする信号を抽出箇所明示部４５に送る。この時、シミュレーション実行部３でシミュレーションが行われる。例えば、従来データが図１６のように構成されていて、入力ｉ１１から入力信号を入れてシミュレーションを行うが、シミュレーションは図７のｎｅｔ０１に相当する部分しかシミュレーションには必要がない。シミュレーション実行ネットリスト抽出部４１では、このシミュレーションを実行した時に入力したデータの中でシミュレーションに必要となった部分だけを抽出する。ネットリスト分割部４２では図６でｎｅｔ００であったデータを、図７のｎｅｔ０１とｎｅｔ０２に分割し、ネットリストデータベース３８に送る。シミュレーションの結果と、シミュレーションに必要となった部分の抽出データを出力部４で出力する。この時、入力データに対して抽出を行った箇所を画面表示可能にする信号を抽出箇所明示部４５では、ｎｅｔ００からｎｅｔ０１を抽出した情報を画面表示可能にするようにし、その結果を出力部４に送り出力する。
【００４６】
（第１２の実施例）
次に、本発明の第１２の実施例について説明する。
入力部１に入力されたデータがＣＰＵ２で選択される。この時、ＣＰＵ２では、入力部１で入力したデータを選択し、シミュレーション実行部３に送る。この時、シミュレーション実行部３でシミュレーションが行われる。例えば、従来データが図１７のように構成されていて、図８のように入力ｉ２１から入力信号を入れてシミュレーションを行うが、シミュレーションはｉ２６の出力がＰＭＯＳ１１とＮＭＯＳ１２の組み合わせ２段分の遅延ですむｔｄ１に対して、ｉ２５の出力はＰＭＯＳ１１とＮＭＯＳ１２の組み合わせ４段分の遅延となるためｔｄ２と遅い。そこで、ｉ２１からｉ２５迄の経路がクリティカルパスとなる。この部分をクリティカルパス判断部４３がクリティカルパスとして判断する。シミュレーションの結果と、クリティカルパス部分の抽出結果を出力部４で出力する。
【００４７】
（第１３の実施例）
次に、本発明の第１３の実施例について説明する。
まず、入力部１に入力されたデータがＣＰＵ２で選択される。この時、ＣＰＵ２では、入力部１で入力したデータを選択し、シミュレーション実行部３に送る。この時、シミュレーション実行部３でシミュレーションが行われる。例えば、従来データが図１７のように構成されていて、図８のように入力ｉ２１から入力信号を入れてシミュレーションを行うが、シミュレーションはｉ２６の出力がＰＭＯＳ１１とＮＭＯＳ１２の組み合わせ２段分の遅延ですむｔｄ１に対して、ｉ２５の出力はＰＭＯＳ１１とＮＭＯＳ１２の組み合わせ４段分の遅延となるためｔｄ２と遅い。そこで、ｉ２１からｉ２５迄の経路がクリティカルパスとなる。この部分をクリティカルパス判断部４３がクリティカルパスとして判断する。クリティカルパスとして判断された情報をクリティカルパスネットリスト出力部４４に送る。クリティカルパスネットリスト出力部４４では図１７のｎｅｔ１０から図９のようにクリティカルパスとなっているｉ２１からｉ２５の部分をｎｅｔ１１として抽出し、ネットリストデータベース３８に送る。シミュレーションの結果と、クリティカルパスの抽出データを出力部４で出力する。
【００４８】
（第１４の実施例）
次に、本発明の第１４の実施例について説明する。
まず、入力部１に入力されたデータがＣＰＵ２で選択される。この時、ＣＰＵ２では、入力部１で入力したデータを選択し、シミュレーション実行部３に送る。この時、シミュレーション実行部３でシミュレーションが行われる。例えば、従来データが図１７のように構成されていて、図８のように入力ｉ２１から入力信号を入れてシミュレーションを行うが、シミュレーションはｉ２６の出力がＰＭＯＳ１１とＮＭＯＳ１２の組み合わせ２段分の遅延ですむｔｄ１に対して、ｉ２５の出力はＰＭＯＳ１１とＮＭＯＳ１２の組み合わせ４段分の遅延となるためｔｄ２と遅い。そこで、ｉ２１からｉ２５迄の経路がクリティカルパスとなる。この部分をクリティカルパス判断部４３がクリティカルパスとして判断する。クリティカルパスとして判断された情報をクリティカルパスネットリスト出力部４４に送る。クリティカルパスネットリスト出力部４４では図１７のｎｅｔ１０から図９のようにクリティカルパスとなっているｉ２１からｉ２５の部分をｎｅｔ１１として抽出し、ネットリストデータベース３８に送る。シミュレーションの結果と、クリティカルパスの抽出データを出力部４で出力する。この時、入力データに対して抽出を行った箇所を画面表示可能にする信号を抽出箇所明示部４５では、ｎｅｔ１０からｎｅｔ１１を抽出した情報を画面表示可能にするようにし、その結果を出力部４に送り出力する。
【００４９】
（第１５の実施例）
次に、本発明の第１５の実施例について説明する。
入力部１に入力されたデータがＣＰＵ２で選択される。この時、ＣＰＵ２では、入力部１で入力したデータを選択し、機能記述置換部４６に送る。この時、機能記述置換部４６では、機能記述データベース４７にある機能記載の中から、ＣＰＵ２から送られたデータの中で機能記述に置換できるものを選択し置換する。例えば、図１８の回路図のなかでＢ０の部分が入力と出力で同じ機能を有すると判断して、図１０の機能記述セル２０に置換する。次に、シミュレーション実行部３でシミュレーションを実行し、その結果を出力部４で出力する。
【００５０】
（第１６の実施例）
次に、本発明の第１６の実施例について説明する。
入力部１に入力されたデータがＣＰＵ２で選択される。この時、ＣＰＵ２では、入力部１で入力したデータを選択し、機能記述置換部４６に送る。この時、データに対して変更してはいけない箇所をネットリスト不修正箇所指示部４０に送る。この時、機能記述置換部４６では、機能記述データベース４７にある機能記載の中から、ＣＰＵ２から送られたデータの中で機能記述に置換できるものを選択し置換を行うが、ネットリスト不修正箇所指示部４０でデータに対して変更してはいけない箇所を指示された箇所については置換を行わない。例えば、図１８の回路図のなかでＢ１の箇所に対しては不修正との指示を行った場合に、Ｂ１の箇所に対して変更が行われないが、Ｂ０の部分が入力と出力で同じ機能を有すると判断して、図１０の機能記述セル２０に置換する。次に、シミュレーション実行部３でシミュレーションを実行し、その結果を出力部４で出力する。
【００５１】
（第１７の実施例）
次に、本発明の第１７の実施例について説明する。
入力部１に入力されたデータがＣＰＵ２で選択される。この時、ＣＰＵ２では、入力部１で入力したデータを選択し、シミュレーション実行部３に送る。この時、シミュレーション実行部３でシミュレーションを実行し、その結果を機能記述作成部４８に送る。この時、機能記述作成部４８ではシミュレーションを実行した結果から機能記述を作成する。例えば、図１１でシミュレーションの実行結果が入力ｉｎに入った“Ｌ”、“Ｈ”、“Ｌ”と出力ｏｕｔ“Ｌ”、“Ｈ”、“Ｌ”が同じ機能を持っていると判断し、ｏｕｔ＝ｉｎの機能記述セル２０に置換される。作成した機能記述を機能記述データベース４７に送る。シミュレーションの実行結果と、機能記述を出力部４で出力する。
【００５２】
（第１８の実施例）
次に、本発明の第１８の実施例について説明する。
入力部１に入力されたデータがＣＰＵ２で選択される。この時、ＣＰＵ２では、入力部１で入力したデータを選択し、シミュレーション実行部３に送る。この時、データに対して変更してはいけない箇所をネットリスト不修正箇所指示部４０に送る。この時、シミュレーション実行部３でシミュレーションを実行し、その結果を機能記述作成部４８に送る。この時、機能記述作成部４８ではシミュレーションを実行した結果から機能記述を作成する。例えば、図１１でシミュレーションの実行結果が入力ｉｎに入った“Ｌ”、“Ｈ”、“Ｌ”と出力ｏｕｔ“Ｌ”、“Ｈ”、“Ｌ”が同じ機能を持っていると判断し、ｏｕｔ＝ｉｎの機能記述セル２０に置換を行うが、ネットリスト不修正箇所指示部４０でデータに対して変更してはいけない箇所を指示された箇所については置換を行わない。作成した機能記述を機能記述データベース４７に送る。シミュレーションの実行結果と、機能記述を出力部４で出力する。
【００５３】
（第１９の実施例）
次に、本発明の第１９の実施例について説明する。
入力部１に入力されたデータがＣＰＵ２で選択される。この時、ＣＰＵ２では、入力部１で入力したデータを選択し、シミュレーション実行部３に送る。この時、シミュレーション実行部３でシミュレーションを実行し、その結果をＥＤＡライブラリ作成部４９に送る。この時、ＥＤＡライブラリ作成部４９ではシミュレーションを実行した結果からＥＤＡライブラリを作成する。例えば、図１２でシミュレーションの実行結果が入力ｉｎに入った“Ｌ”、“Ｈ”、“Ｌ”が出力ｏｕｔ“Ｌ”、“Ｈ”、“Ｌ”と同じ機能を持っていて、出力ｏｕｔが入力ｉｎに対してｔｄの遅延値があると判断し、図１３のようにｏｕｔ＝ｉｎの機能部と、出力ｏｕｔの時間ｔｏｕｔは入力ｉｎの時間ｔｉｎに対してｔｄの遅延値を持ち、ｔｏｕｔ＝ｔｉｎ＋ｔｄのタイミング情報部に置換される。作成したＥＤＡライブラリを機能記述データベース４７に送る。シミュレーションの実行結果と、ＥＤＡライブラリを出力部４で出力する。
【産業上の利用可能性】
【００５４】
本発明にかかる半導体設計装置は、半導体回路を設計する際に適用できる。
【図面の簡単な説明】
【００５５】
【図１】本発明の実施の形態における半導体設計装置のブロック図
【図２】本発明の実施の形態における入力データ容量チェック部の構成図
【図３】本発明の実施の形態におけるディスク容量チェック部の構成図
【図４】本発明の実施の形態におけるディスク容量整理部の構成図
【図５】本発明の実施の形態におけるシミュレーション実行時間見積り部の構成図
【図６】本発明の実施の形態における回路図
【図７】本発明の実施の形態における回路図
【図８】本発明の実施の形態におけるタイミング図
【図９】本発明の実施の形態における回路図
【図１０】本発明の実施の形態における回路図
【図１１】本発明の実施の形態における構成図
【図１２】本発明の実施の形態におけるタイミング図
【図１３】本発明の実施の形態におけるＥＤＡライブラリの構成図
【図１４】従来の半導体設計装置のブロック図
【図１５】従来の回路図
【図１６】従来の回路図
【図１７】従来の回路図
【図１８】従来の回路図
【符号の説明】
【００５６】
１  入力部
２  ＣＰＵ
３  シミュレーション実行部
４  出力部
１１  ＰＭＯＳ
１２  ＮＭＯＳ
１３  抵抗
１４  容量
２０  機能記述セル
３１  入力データ容量チェック部
３２  シミュレーション実行判断部
３３  ディスク容量チェック部
３４  ディスク容量整理部
３５  シミュレーション実行時間見積り部
３６  シミュレーション精度調整部
３７  リダクション実行部
３８  ネットリストデータベース
３９  回路変更箇所明示部
４０  ネットリスト不修正箇所指示部
４１  シミュレーション実行ネットリスト抽出部
４２  ネットリスト分割部
４３  クリティカルパス判断部
４４  クリティカルパスネットリスト出力部
４５  抽出箇所明示部
４６  機能記述置換部
４７  機能記述データベース
４８  機能記述作成部
４９  ＥＤＡライブラリ作成部
【図１】
2004158034.tif 000003
【図２】
2004158034.tif 000004
【図３】
2004158034.tif 000005
【図４】
2004158034.tif 000006
【図５】
2004158034.tif 000007
【図６】
2004158034.tif 000008
【図７】
2004158034.tif 000009
【図８】
2004158034.tif 000010
【図９】
2004158034.tif 000011
【図１０】
2004158034.tif 000012
【図１１】
2004158034.tif 000013
【図１２】
2004158034.tif 000014
【図１３】
2004158034.tif 000015
【図１４】
2004158034.tif 000016
【図１５】
2004158034.tif 000017
【図１６】
2004158034.tif 000018
【図１７】
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【図１８】
2004158034.tif 000020