(57)【要約】【課題】薄膜トランジスタをセンスアンプに用いた場合にもビット線対間に高い電位差を与えてバーンインテストを行うことができる半導体記憶回路を提供する。【解決手段】半導体記憶回路において、厚膜トランジスタで形成されると共に、バーンインテストモードで第１及び第２電位と第３及び第４電位を、夫々、第１ビット線対と第２ビット線対に供給する第１及び第２ショートトランジスタ回路を設け、又、第１電位乃至第４電位が互いに独立し、更に、第１電位乃至第４電位の少なくとも一部がセンスアンプの電源電位よりも高い。【選択図】        図１
2004164765.tif 000002
【特許請求の範囲】
【請求項１】
通常動作モードとバーンインテストモードを有する半導体記憶回路において、
行列に配置された複数のメモリセル、前記行列の行に設けた複数のビット線、及び前記行列の列に設けた複数のワード線を含むメモリセルアレイと、前記ビット線の方向において前記メモリセルアレイの両側に、夫々、設けられると共に、夫々、前記ビット線の内の第１ビット線対に各々が接続される複数の第１センスアンプと前記ビット線の内の第２ビット線対に各々が接続される複数の第２センスアンプを含む第１及び第２センスアンプ回路と、前記バーンインテストモードで前記第１ビット線対と前記第２ビット線対を、夫々、前記第１センスアンプ回路と前記第２センスアンプ回路から電気的に分離する第１及び第２ビット線分離回路と、スタンドバイ時に前記第１ビット線対と前記第２ビット線対を、夫々、同じ電位に設定する第１及び第２ビット線イコライズ回路と、前記バーンインテストモードで第１及び第２電位と第３及び第４電位を、夫々、前記第１ビット線対と前記第２ビット線対に供給する第１及び第２ショートトランジスタ回路とを備え、又、前記第１及び第２ショートトランジスタ回路が前記第１及び第２ビット線分離回路よりも前記メモリセルアレイ寄りに配置されるように、前記第１ビット線分離回路、前記第１ビット線イコライズ回路と前記第１ショートトランジスタ回路を前記メモリセルアレイと前記第１センスアンプ回路の間に設けると共に、前記第２ビット線分離回路、前記第２ビット線イコライズ回路と前記第２ショートトランジスタ回路を前記メモリセルアレイと前記第２センスアンプ回路の間に設け、且つ、前記第１センスアンプと前記第２センスアンプを薄膜トランジスタで形成する一方、前記第１及び第２ビット線分離回路、前記第１及び第２ビット線イコライズ回路と前記第１及び第２ショートトランジスタ回路を厚膜トランジスタで形成し、更に、前記第１電位乃至前記第４電位が互いに独立していると共に、前記第１電位乃至前記第４電位の少なくとも一部が前記第１センスアンプ回路と第２センスアンプ回路の電源電位よりも高いことを特徴とする半導体記憶回路。
【請求項２】
前記メモリセルアレイが、前記第１ビット線対と前記第２ビット線対を前記ワード線の方向において交互に設けたハーフピッチセル配置を有することを特徴とする請求項１に記載の半導体記憶回路。
【請求項３】
前記メモリセルアレイが、前記第１ビット線対と前記第２ビット線対を前記ワード線の方向において互いに入れ子状に組合せたクォータピッチセル配置を有することを特徴とする請求項１に記載の半導体記憶回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体記憶回路、特に、ＤＲＡＭチップにおいてメモリセルに通常動作モード時より高い電圧を印加することにより、初期不良につながる潜在的不良を有するチップをスクリーニングするバーンインテスト回路に関する。
【０００２】
【従来の技術】
図４は、従来の半導体記憶回路の構成を示す。従来の半導体記憶回路は、行列状に配置された複数のメモリセルＭＣを有するメモリセルアレイ１を備える。ビット線対ＢＬ１及び／ＢＬ１とビット線対ＢＬ２及び／ＢＬ２がメモリセルアレイ１の行に設けられる一方、複数のワード線ＷＬがメモリセルアレイ１の列に設けられる。メモリセルＭＣは、ビット線とワード線ＷＬの交点に位置し、各メモリセルＭＣは、１個のトランジスタと１個のコンデンサで構成されるＤＲＡＭメモリセルである。
【０００３】
メモリセルアレイ１の両側の各々に、複数のセンスアンプＳＡを有するセンスアンプ回路２が設けられている。メモリセルアレイ１の右側のセンスアンプＳＡは、ビット線対ＢＬ１及び／ＢＬ１に接続されて、ビット線対ＢＬ１及び／ＢＬ１の間の微小電位差を増幅する一方、メモリセルアレイ１の左側のセンスアンプＳＡは、ビット線対ＢＬ２及び／ＢＬ２に接続されて、ビット線対ＢＬ２及び／ＢＬ２の間の微小電位差を増幅する。
【０００４】
図４の従来の半導体記憶回路のメモリセルアレイ１は、ワード線ＷＬの方向において、ビット線対ＢＬ１及び／ＢＬ１とビット線対ＢＬ２及び／ＢＬ２を互いに入れ子状に組合せて、ビット線ＢＬ１、ＢＬ２、／ＢＬ１と／ＢＬ２を順に配列した複数の組が繰返されるクォータピッチセル配置を有する（例えば、特許文献１参照。）。
【０００５】
センスアンプ回路２とメモリセルアレイ１の間に、ビット線イコライズ回路ＢＬＥＱとビット線分離回路ＢＬＩが設けられている。ビット線イコライズ回路ＢＬＥＱは、スタンドバイ時にビット線対を同じ電位に設定するように働く。図４において、ＶＢＬ１とＶＢＬ２という２個の電位が設けられている（例えば、特許文献２参照。）。
【０００６】
通常動作モードにおいて、電位ＶＢＬ１とＶＢＬ２は、ＶＢＬ１＝ＶＢＬ２に設定される。センスアンプ回路２は、左右にビット線分離回路ＢＬＩを備えており、これをシェアドセンスアンプ構成と呼ぶ。ビット線分離回路ＢＬＩは、ワード線ＷＬの活性時にセンスアンプ回路２の左右のビット線対の一方のビット線対を対応センスアンプ回路２から分離してビット線の浮遊容量を減らすために使用される。
【０００７】
メモリセルの信頼性を確保するために、メモリセルに通常動作モード時よりも高い電圧を印加することにより、初期不良につながる潜在的不良を有するチップをスクリーニングするバーンインテストが出荷前に行われる。バーンインテストで不良と判定されたチップは、合格チップと交換され、不良品として廃却されることにより、出荷前に排除される。バーンインテストによって潜在的不良を検出する速度をバーンイン加速性と呼ぶ。
【０００８】
バーンイン加速性は、バーンインテスト時に印加される電圧に依存する。当然、バーンイン電圧が高い程、バーンイン加速性は高い。又、バーンイン時間が長い程、潜在的不良の検出は進むから、バーイン効果を高めるには、できるだけ高い電圧でできるだけ長時間バーンインテストをすることが望ましい。しかしながら、バーンイン時間が長いと生産性が悪化するので、経済的にバーンインテストをするためには、トランジスタなどを破壊しない範囲でなるべく高い電圧でバーンインするようにしている。
【０００９】
図４に示すクォータピッチセル配置のメモリセルアレイ１において、互いに隣接するビット線ＢＬ１、ＢＬ２、／ＢＬ１と／ＢＬ２の間に電圧ストレスを印加してバーンインテストをするために、ビット線イコライズ回路ＢＬＥＱを利用している。即ち、ビット線イコライズ回路ＢＬＥＱの信号をＨレベルに設定して、電位ＶＢＬ１とＶＢＬ２を、夫々、ＨレベルとＬレベルに設定すると、ビット線対ＢＬ１及び／ＢＬ１がＨレベルに設定される一方、ビット線対ＢＬ２及び／ＢＬ２がＬレベルに設定されるので、互いに隣接したビット線ＢＬ１、ＢＬ２、／ＢＬ１と／ＢＬ２の間に電圧ストレスを印加することができる。
【００１０】
逆に、電位ＶＢＬ１とＶＢＬ２を、夫々、ＬレベルとＨレベルに設定すると、ビット線対ＢＬ１及び／ＢＬ１がＬレベルに設定される一方、ビット線対ＢＬ２及び／ＢＬ２がＨレベルに設定される。従って、通常動作モード時にＶＢＬ１＝ＶＢＬ２となっている電位ＶＢＬ１とＶＢＬ２を異なる値に設定することによって、互いに隣接したビット線ＢＬ１、ＢＬ２、／ＢＬ１と／ＢＬ２の間に電圧ストレスを印加することができる。
【００１１】
図５は、別の従来の半導体記憶回路の構成を示す。図５のメモリセルアレイ１は、ワード線ＷＬの方向において、ビット線対ＢＬ１及び／ＢＬ１とビット線対ＢＬ２及び／ＢＬ２を交互に設けて、ビット線ＢＬ１、／ＢＬ１、ＢＬ２と／ＢＬ２を順に配列した複数の組が繰返されるハーフピッチセル配置を有する（例えば、特許文献１参照。）。
【００１２】
図４のクォータピッチセル配置のメモリセルアレイ１と図５のハーフピッチセル配置のメモリセルアレイ１のいずれを選択するかは、種々の要因に左右されるが、主として、メモリセルの微細加工の容易性やメモリセルを形成するトランジスタの電流駆動力の最適化の容易性によって決定される。
【００１３】
図５の従来の半導体記憶回路においても、図４の従来の半導体記憶回路と同様に、ビット線イコライズ回路ＢＬＥＱを利用してビット線の間に電圧ストレスを印加することができる。即ち、ビット線イコライズ回路ＢＬＥＱの信号をＨレベルに設定して、電位ＶＢＬ１とＶＢＬ２を、夫々、ＨレベルとＬレベルに設定すると、ビット線対ＢＬ１及び／ＢＬ１がＨレベルに設定される一方、ビット線対ＢＬ２及び／ＢＬ２がＬレベルに設定されるので、ビット線／ＢＬ１とＢＬ２の間と、ビット線／ＢＬ２とＢＬ１の間に電圧ストレスを印加することができる。
【００１４】
逆に、電位ＶＢＬ１とＶＢＬ２を、夫々、ＬレベルとＨレベルに設定すると、ビット線対ＢＬ１及び／ＢＬ１がＬレベルに設定される一方、ビット線対ＢＬ２及び／ＢＬ２がＨレベルに設定されるので、ビット線／ＢＬ１とＢＬ２の間と、ビット線／ＢＬ２とＢＬ１の間に電圧ストレスを印加することができる。図５の例では、ビット線イコライズ回路ＢＬＥＱを利用することによって、隣接するビット線ＢＬ１と／ＢＬ１の間と、隣接するビット線ＢＬ２と／ＢＬ２の間に電圧ストレスを印加することができない。
【００１５】
そこで、図５のハーフピッチセル配置のメモリセルアレイ１においても、隣接するビット線ＢＬ１と／ＢＬ１又は隣接するビット線ＢＬ２と／ＢＬ２の間に電圧ストレスを印加する必要がある。そのためには、電圧ストレスを印加すべき電位でセンスアンプＳＡを活性化させればよい。図６は、センスアンプＳＡの回路図である。センスアンプ活性化信号ＳＡＰとＳＡＮを、夫々、ビット線対ＢＬ及び／ＢＬが、夫々、ＨレベルとＬレベル又はＬレベルとＨレベルに設定されるので、ビット線対ＢＬ及び／ＢＬの間に電圧ストレスを印加することができる。センスアンプＳＡに供給される電源電位をバーンインテスト時のように高くしてやれば、ビット線対ＢＬ及び／ＢＬの間の電位も大きくなるので、バーンインすることができる。
【００１６】
近年、ＤＲＡＭの動作電圧は低下する傾向にあり、例えば、以前標準となっていたＳＤＲＡＭ（シンクロナスＤＲＡＭ）の動作電圧は３．３Ｖであったが、現在主流のＤＤＲ（ｄｏｕｂｌｅ  ｄａｔａ  ｒａｔｅ）型ＤＲＡＭの動作電圧は２．５Ｖである。更に、将来主流になると考えられるＤＤＲ−ＩＩ型ＤＲＡＭの動作電圧は１．８Ｖである。ＤＲＡＭの動作電圧を年々低下させる目的は、ＤＲＡＭの動作電流を下げるためと、高速動作時において電磁ノイズを減少させるためである。
【００１７】
しかしながら、ＤＤＲ−ＩＩ型ＤＲＡＭの動作周波数は４００ＭＨｚ以上であり、１．８Ｖの電源電圧でこのような高速動作させるためには、回路に用いられるトランジスタの駆動能力の向上が欠かせない。実際、ＤＤＲ−ＩＩ型ＤＲＡＭにおいては、チップ内部の制御回路やデータ処理回路などは低電圧で高駆動力を得るために、メモリセルのトランジスタよりも誘電体膜厚の薄いトランジスタが使用されている。
【００１８】
【特許文献１】
特開平１０−３４０５９８号公報（段落６７、図４及び図１）
【特許文献２】
特開２００１−２４３７９４号公報（段落３４、図２）
【００１９】
【発明が解決しようとする課題】
こうして、従来の半導体記憶回路では、センスアンプのトランジスタを薄膜トランジスタで形成する一方、ＤＤＲ−ＩＩ型ＤＲＡＭのメモリセルトランジスタ、ビット線イコライズ回路のトランジスタとビット線分離回路のトランジスタは、厚膜トランジスタで形成して、薄膜トランジスタと厚膜トランジスタが混在した構成となっている。この場合、上記したように図６のセンスアンプＳＡに供給する電源電位をバーンインテスト時のように高くしてバーンインする時、問題が生じる。
【００２０】
即ち、センスアンプＳＡは低電圧でビット線対間の微小電位差を検出するために閾値電圧を低く設定するが、低い閾値電圧でもカットオフ時のリーク電流を小さく抑えるために薄膜トランジスタで形成することが望ましい。そこで、センスアンプＳＡを薄膜トランジスタで形成した場合、センスアンプＳＡの電圧を上げるとセンスアンプＳＡが破壊するので、センスアンプＳＡの電圧を上げることができない。
【００２１】
例えば、厚膜トランジスタを酸化膜厚６．５ｎｍに設定し、又、薄膜トランジスタを酸化膜厚３．５ｎｍに設定し、バーンインテスト時に酸化膜にかかる電界ストレスを８ＭＶ／ｃｍとすれば、厚膜トランジスタには５．２Ｖを印加することができるが、センスアンプＳＡが接続するビット線対間には２．８Ｖの電位差しか与えることができないので、バーンイン加速性が悪い。
【００２２】
この発明は、従来技術の上記問題点を解決するためになされたもので、薄膜トランジスタをセンスアンプに用いた場合にもビット線対間に高い電位差を与えてバーンインテストを行うことができる半導体記憶回路を提供することを目的とする。
【００２３】
【課題を解決するための手段】
請求項１にかかる半導体記憶回路は、通常動作モードとバーンインテストモードを有する半導体記憶回路において、行列に配置された複数のメモリセル、前記行列の行に設けた複数のビット線、及び前記行列の列に設けた複数のワード線を含むメモリセルアレイと、前記ビット線の方向において前記メモリセルアレイの両側に、夫々、設けられると共に、夫々、前記ビット線の内の第１ビット線対に各々が接続される複数の第１センスアンプと前記ビット線の内の第２ビット線対に各々が接続される複数の第２センスアンプを含む第１及び第２センスアンプ回路と、前記バーンインテストモードで前記第１ビット線対と前記第２ビット線対を、夫々、前記第１センスアンプ回路と前記第２センスアンプ回路から電気的に分離する第１及び第２ビット線分離回路と、スタンドバイ時に前記第１ビット線対と前記第２ビット線対を、夫々、同じ電位に設定する第１及び第２ビット線イコライズ回路と、前記バーンインテストモードで第１及び第２電位と第３及び第４電位を、夫々、前記第１ビット線対と前記第２ビット線対に供給する第１及び第２ショートトランジスタ回路とを備え、又、前記第１及び第２ショートトランジスタ回路が前記第１及び第２ビット線分離回路よりも前記メモリセルアレイ寄りに配置されるように、前記第１ビット線分離回路、前記第１ビット線イコライズ回路と前記第１ショートトランジスタ回路を前記メモリセルアレイと前記第１センスアンプ回路の間に設けると共に、前記第２ビット線分離回路、前記第２ビット線イコライズ回路と前記第２ショートトランジスタ回路を前記メモリセルアレイと前記第２センスアンプ回路の間に設け、且つ、前記第１センスアンプと前記第２センスアンプを薄膜トランジスタで形成する一方、前記第１及び第２ビット線分離回路、前記第１及び第２ビット線イコライズ回路と前記第１及び第２ショートトランジスタ回路を厚膜トランジスタで形成し、更に、前記第１電位乃至前記第４電位が互いに独立していると共に、前記第１電位乃至前記第４電位の少なくとも一部が前記第１センスアンプ回路と第２センスアンプ回路の電源電位よりも高いものである。
【００２４】
【発明の実施の形態】
以下に、この発明の各実施の形態を図面を参照して説明する。
【００２５】
実施の形態１．
図１は、この発明の実施の形態１にかかる、通常動作モードとバーンインテストモードを有する半導体記憶回路の構成を示す。この半導体記憶回路は、行列状に配置された複数のメモリセルＭＣを有するメモリセルアレイ１を備える。ビット線対ＢＬ１及び／ＢＬ１とビット線対ＢＬ２及び／ＢＬ２がメモリセルアレイ１の行に設けられる一方、複数のワード線ＷＬがメモリセルアレイ１の列に設けられる。メモリセルＭＣは、ビット線とワード線ＷＬの交点に位置すると共に、１個のトランジスタと１個のコンデンサで構成される。
【００２６】
図１において、このメモリセルアレイ１は、ワード線ＷＬの方向において、ビット線対ＢＬ１及び／ＢＬ１とビット線対ＢＬ２及び／ＢＬ２を交互に設けて、ビット線ＢＬ１、／ＢＬ１、ＢＬ２と／ＢＬ２を順に配列した複数の組が繰返されるハーフピッチセル配置を有する。
【００２７】
図１の半導体記憶回路では、複数のセンスアンプＳＡを有するセンスアンプ回路２と、複数のトランジスタＱ１を有するビット線分離回路ＢＬＩと、複数のトランジスタＱ２を有するビット線イコライズ回路ＢＬＥＱと、複数のショートトランジスタＱ３を有するショートトランジスタ回路３とが、更に、メモリセルアレイ１の両側の各々に、メモリセルアレイ１に近接する方向で順に設けられている。ショートトランジスタ回路３のショートトランジスタＱ３は、ショート信号ＳＴを受けてビット線を電位ＶＢＬ１、ＶＢＬ２、ＶＢＬ３とＶＢＬ４にショートさせる。即ち、ショートトランジスタＱ３を介して、ビット線ＢＬ１、ＢＬ２、／ＢＬ１と／ＢＬ２が、夫々、電位ＶＢＬ３、ＶＢＬ２、ＶＢＬ１とＶＢＬ４に接続される。
【００２８】
メモリセルアレイ１の右側のセンスアンプＳＡは、ビット線対ＢＬ１及び／ＢＬ１に接続されて、ビット線対ＢＬ１及び／ＢＬ１の間の微小電位差を増幅する一方、メモリセルアレイ１の左側のセンスアンプＳＡは、ビット線対ＢＬ２及び／ＢＬ２に接続されて、ビット線対ＢＬ２及び／ＢＬ２の間の微小電位差を増幅する。ビット線イコライズ回路ＢＬＥＱは、スタンドバイ時にビット線対を同じ電位に設定するように働く一方、ビット線分離回路ＢＬＩは、ワード線ＷＬの活性時にセンスアンプ回路２の左右のビット線対の一方のビット線対を対応センスアンプ回路２から分離してビット線の浮遊容量を減らすために使用される。
【００２９】
図１の半導体記憶回路において、センスアンプ回路２のセンスアンプＳＡを薄膜トランジスタで形成する一方、ビット線分離回路ＢＬＩのトランジスタＱ１、ビット線イコライズ回路ＢＬＥＱのトランジスタＱ２とショートトランジスタ回路３のショートトランジスタＱ３を厚膜トランジスタで形成している。
【００３０】
以下に、上記構成の半導体記憶回路において、ビット線間に高い電圧ストレスを印加してバーンインする方法を説明する。バーンインテストモード時には、ビット線分離回路ＢＬＩの信号をＬレベルに設定して、センスアンプＳＡとビット線を電気的に遮断する。その後、電位ＶＢＬ１とＶＢＬ４をＨレベルに設定し、電位ＶＢＬ２とＶＢＬ３をＬレベルに設定して、ショート信号ＳＴをＨレベルに設定する。すると、ビット線ＢＬ１とＢＬ２は、夫々、Ｌレベル電位ＶＢＬ３とＬレベル電位ＶＢＬ２に接続される一方、ビット線／ＢＬ１と／ＢＬ２は、夫々、Ｈレベル電位ＶＢＬ１とＨレベル電位ＶＢＬ４に接続されるので、互いに隣接したビット線ＢＬ１、／ＢＬ１、ＢＬ２と／ＢＬ２の間に電圧ストレスを印加することができる。
【００３１】
同様に、電位ＶＢＬ１とＶＢＬ４をＬレベルに設定し、電位ＶＢＬ２とＶＢＬ３をＨレベルに設定して、ショート信号ＳＴをＨレベルに設定する。すると、ビット線ＢＬ１とＢＬ２は、夫々、Ｈレベル電位ＶＢＬ３とＨレベルＶＢＬ２に接続される一方、ビット線／ＢＬ１と／ＢＬ２は、夫々、Ｌレベル電位ＶＢＬ１とＬレベルＶＢＬ４に接続されるので、互いに隣接したビット線ＢＬ１、／ＢＬ１、ＢＬ２と／ＢＬ２の間に電圧ストレスを印加することができる。
【００３２】
更に、上述したように、ショートトランジスタＱ３を介して、ビット線ＢＬ１、ＢＬ２、／ＢＬ１と／ＢＬ２が、夫々、電位ＶＢＬ３、ＶＢＬ２、ＶＢＬ１とＶＢＬ４に接続されるので、ビット線ＢＬ１、ＢＬ２、／ＢＬ１と／ＢＬ２を、夫々、独立に任意の電位に接続することも可能である。例えば、電位ＶＢＬ１とＶＢＬ３をＨレベルに設定し、電位ＶＢＬ２とＶＢＬ４をＬレベルに設定すれば、ビット線ＢＬ１と／ＢＬ１はＨレベルに設定され、ビット線ＢＬ２と／ＢＬ２はＬレベルに設定されるので、図２の矢印Ａに示すように、フィールドのパターニング不良によりビット線／ＢＬ１を飛ばしてビット線ＢＬ１とＢＬ２の間に生じるショートを検出することができる。
【００３３】
この実施の形態では、ビット線分離回路ＢＬＩのトランジスタＱ１、ビット線イコライズ回路ＢＬＥＱのトランジスタＱ２とショートトランジスタ回路３のショートトランジスタＱ３を厚膜トランジスタで形成することにより、ビット線対間に高電位差を与えることができると共に、薄膜トランジスタで形成されているセンスアンプＳＡへのビット線の高電位の伝達がビット線分離回路ＢＬＩによって防止されるので、バーンイン電圧を高く設定することができる。
【００３４】
実施の形態２．
図３は、この発明の実施の形態２にかかる、通常動作モードとバーンインテストモードを有する半導体記憶回路の構成を示す。図３において、この半導体記憶回路のメモリセルアレイ１は、ワード線ＷＬの方向において、ビット線対ＢＬ１及び／ＢＬ１とビット線対ＢＬ２及び／ＢＬ２を互いに入れ子状に組合せて、ビット線ＢＬ１、ＢＬ２、／ＢＬ１と／ＢＬ２を順に配列した複数の組が繰返されるクォータピッチセル配置を有する。この半導体記憶回路の他の構成は図１の半導体記憶回路と同様であるので、その説明を省略する。
【００３５】
図３の半導体記憶装置のバーンインテストも、図１の半導体記憶装置と同様に行われる。例えば、電位ＶＢＬ１とＶＢＬ３をＨレベルに設定し、電位ＶＢＬ２とＶＢＬ４をＬレベルに設定すると、ビット線ＢＬ１と／ＢＬ１はＨレベルに設定される一方、ビット線ＢＬ２と／ＢＬ２はＬレベルに設定されるので、互いに隣接したビット線ＢＬ１、ＢＬ２、／ＢＬ１と／ＢＬ２の間に電圧ストレスを印加することができる。
【００３６】
又、電位ＶＢＬ１とＶＢＬ２をＨレベルに設定し、電位ＶＢＬ３とＶＢＬ４をＬレベルに設定すると、ビット線ＢＬ２と／ＢＬ１がＨレベルに設定される一方、ビット線ＢＬ１と／ＢＬ２はＬレベルに設定されるので、ビット線ＢＬ１とＢＬ２の間と、ビット線／ＢＬ１と／ＢＬ２の間に電圧ストレスが印加される。
【００３７】
この実施の形態では、ビット線分離回路ＢＬＩのトランジスタＱ１、ビット線イコライズ回路ＢＬＥＱのトランジスタＱ２とショートトランジスタ回路３のショートトランジスタＱ３を厚膜トランジスタで形成することにより、ビット線対間に高電位差を与えることができると共に、薄膜トランジスタで形成されているセンスアンプＳＡへのビット線の高電位の伝達がビット線分離回路ＢＬＩによって防止されるので、バーンイン電圧を高く設定することができる。
【００３８】
【発明の効果】
以上のように、請求項１の発明によれば、通常動作モードとバーンインテストモードを有する半導体記憶回路において、行列に配置された複数のメモリセル、前記行列の行に設けた複数のビット線、及び前記行列の列に設けた複数のワード線を含むメモリセルアレイと、前記ビット線の方向において前記メモリセルアレイの両側に、夫々、設けられると共に、夫々、前記ビット線の内の第１ビット線対に各々が接続される複数の第１センスアンプと前記ビット線の内の第２ビット線対に各々が接続される複数の第２センスアンプを含む第１及び第２センスアンプ回路と、前記バーンインテストモードで前記第１ビット線対と前記第２ビット線対を、夫々、前記第１センスアンプ回路と前記第２センスアンプ回路から電気的に分離する第１及び第２ビット線分離回路と、スタンドバイ時に前記第１ビット線対と前記第２ビット線対を、夫々、同じ電位に設定する第１及び第２ビット線イコライズ回路と、前記バーンインテストモードで第１及び第２電位と第３及び第４電位を、夫々、前記第１ビット線対と前記第２ビット線対に供給する第１及び第２ショートトランジスタ回路とを備え、又、前記第１及び第２ショートトランジスタ回路が前記第１及び第２ビット線分離回路よりも前記メモリセルアレイ寄りに配置されるように、前記第１ビット線分離回路、前記第１ビット線イコライズ回路と前記第１ショートトランジスタ回路を前記メモリセルアレイと前記第１センスアンプ回路の間に設けると共に、前記第２ビット線分離回路、前記第２ビット線イコライズ回路と前記第２ショートトランジスタ回路を前記メモリセルアレイと前記第２センスアンプ回路の間に設け、且つ、前記第１センスアンプと前記第２センスアンプを薄膜トランジスタで形成する一方、前記第１及び第２ビット線分離回路、前記第１及び第２ビット線イコライズ回路と前記第１及び第２ショートトランジスタ回路を厚膜トランジスタで形成し、更に、前記第１電位乃至前記第４電位が互いに独立していると共に、前記第１電位乃至前記第４電位の少なくとも一部が前記第１センスアンプ回路と第２センスアンプ回路の電源電位よりも高いので、ビット線分離回路のトランジスタ、ビット線イコライズ回路のトランジスタとショートトランジスタ回路のショートトランジスタを厚膜トランジスタで形成することにより、ビット線対間に高電位差を与えることができると共に、薄膜トランジスタで形成されているセンスアンプへのビット線の高電位の伝達がビット線分離回路によって防止されるから、バーンイン電圧を高く設定することができる。
【図面の簡単な説明】
【図１】この発明の実施の形態１にかかる半導体記憶回路の構成を示す回路図である。
【図２】図１の半導体記憶回路の動作を説明する図である。
【図３】この発明の実施の形態２にかかる半導体記憶回路の構成を示す回路図である。
【図４】従来の半導体記憶回路の構成を示す回路図である。
【図５】別の従来の半導体記憶回路の構成を示す回路図である。
【図６】図６の従来の半導体記憶回路におけるセンスアンプの構成を示す回路図である。
【符号の説明】
１  メモリセルアレイ、  ２  センスアンプ回路、  ３  ショートトランジスタ回路。
【図１】
2004164765.tif 000003
【図２】
2004164765.tif 000004
【図３】
2004164765.tif 000005
【図４】
2004164765.tif 000006
【図５】
2004164765.tif 000007
【図６】
2004164765.tif 000008