(57)【要約】【課題】光学的スキャトロメトリ装置による３次元計測技術を利用して高速で超微細化実回路パターンの製造プロセス評価を可能にして半導体デバイスを製造できるようにした半導体デバイスの製造方法及びその製造システムを提供することにある。【解決手段】本発明は、所定の半導体製造プロセスによりテストパターンおよび実回路パターンを形成して製品半導体デバイスを製造する半導体デバイスの製造方法であって、前記製品半導体デバイスに形成されたテストパターンの３次元形状の特徴を光学的スキャタロメトリ装置を用いて計測して前記製品半導体デバイスの実回路パターンに対する半導体製造プロセスを評価することを特徴とする。【選択図】  図７
2004158478.tif 000002
【特許請求の範囲】
【請求項１】
所定の半導体製造プロセスによりテストパターンおよび実回路パターンを形成して製品半導体デバイスを製造する半導体デバイスの製造方法であって、
前記製品半導体デバイスに形成されたテストパターンの３次元形状の特徴を光学的スキャタロメトリ装置を用いて計測して前記製品半導体デバイスの実回路パターンに対する半導体製造プロセスを評価することを特徴とする半導体デバイスの製造方法。
【請求項２】
前記半導体製造プロセスが半導体露光現像プロセスであることを特徴とする請求項１記載の半導体デバイスの製造方法。
【請求項３】
前記半導体製造プロセスが半導体エッチングプロセスであることを特徴とする請求項１記載の半導体デバイスの製造方法。
【請求項４】
予め、半導体製造プロセスにおけるプロセスパラメータを変動させてテストパターンおよび実回路パターンを形成したサンプルウェハを作成し、該サンプルウェハとして作成した前記テストパターンの３次元形状の特徴と前記実回路パターンにおける所定の部分についての３次元形状の特徴とを測定し、該測定されたプロセスパラメータを変動させた際のテストパターンの３次元形状の特徴と実回路パターンにおける所定の部分についての３次元形状の特徴との間の対応関係を算出して準備しておく準備工程と、
所定の製品半導体製造プロセスによりテストパターンおよび実回路パターンを形成して製品半導体デバイスを製造する際、該製品半導体デバイスに形成されたテストパターンの３次元形状の特徴を光学的スキャタロメトリ装置を用いて計測し、該計測されたテストパターンの３次元形状の特徴を基に、前記準備工程で準備されたプロセスパラメータを変動させた際の前記対応関係から前記製品半導体デバイスの実回路パターンに対する半導体製造プロセスを評価する評価工程とを有することを特徴とする半導体デバイスの製造方法。
【請求項５】
前記準備工程において、前記テストパターンの３次元形状の特徴と前記実回路パターンにおける所定の部分についての３次元形状の特徴との測定をＡＦＭ観察を用いて行うことを特徴とする請求項４記載の半導体デバイスの製造方法。
【請求項６】
前記準備工程において、前記テストパターンの３次元形状の特徴の測定を光学的スキャタロメトリ装置を用いて行い、前記実回路パターンにおける所定の部分についての３次元形状の特徴の測定をＡＦＭ観察又は断面ＳＥＭ観察によって行うことを特徴とする請求項４記載の半導体デバイスの製造方法。
【請求項７】
前記準備工程及び評価工程において、半導体製造プロセスが半導体露光・現像プロセスであり、そのプロセスパラメータとして露光量、フォーカス値の何れか一つ以上であることを特徴とする請求項４記載の半導体デバイスの製造方法。
【請求項８】
前記準備工程及び評価工程において、半導体製造プロセスが半導体エッチングプロセスであり、そのプロセスパラメータとしてガス流量、圧力変化、エッチング時間の何れか一つ以上であることを特徴とする請求項４記載の半導体デバイスの製造方法。
【請求項９】
前記準備工程において、前記プロセスパラメータを変動させた際のテストパターンの３次元形状の特徴と実回路パターンにおける所定部分についての３次元形状の特徴との間の対応関係を算出する際、各プロセスパラメータに対してフィッティング関数を用いることを特徴とする請求項４記載の半導体デバイスの製造方法。
【請求項１０】
前記準備工程において、前記プロセスパラメータを変動させた際のテストパターンの３次元形状の特徴と実回路パターンにおける所定部分についての３次元形状の特徴との間の対応関係を算出する際、各プロセスパラメータに対して設定されるプロセスウィンドウを用いることを特徴とする請求項４記載の半導体デバイスの製造方法。
【請求項１１】
予め、半導体製造プロセスにおけるプロセスパラメータを変動させてテストパターンおよび実回路パターンを形成したサンプルウェハを作成し、該サンプルウェハとして作成した前記テストパターンの３次元形状の特徴と前記実回路パターンにおける所定の部分についての３次元形状の特徴とを測定し、該測定されたプロセスパラメータを変動させた際のテストパターンの３次元形状の特徴と実回路パターンにおける所定部分についての３次元形状の特徴との間の対応関係を算出して準備しておく準備工程と、
所定の製品半導体製造プロセスによりテストパターンおよび実回路パターンを形成して製品半導体デバイスを製造する際、該製品半導体デバイスに形成されたテストパターンの３次元形状の特徴を光学的スキャタロメトリ装置を用いて計測し、前記準備工程で準備されたプロセスパラメータを変動させた際の前記対応関係に基づいて実回路パターンにおける所定部分についての３次元形状の特徴を推測し、該推測される３次元形状の特徴を基に、前記製品半導体デバイスの実回路パターンに対する半導体製造プロセスを評価する評価工程とを有することを特徴とする半導体デバイスの製造方法。
【請求項１２】
予め、半導体製造プロセスにおけるプロセスパラメータを変動させてテストパターンおよび実回路パターンを形成したサンプルウェハを作成し、該サンプルウェハとして作成した前記テストパターンの３次元形状の特徴と前記実回路パターンにおける所定の部分についての３次元形状の特徴とを測定し、該測定されたプロセスパラメータを変動させた際の実回路パターンにおける所定の部分の３次元形状の特徴が基準の３次元形状の特徴を満足するプロセスパラメータの範囲を設定し、該設定されたプロセスパラメータの範囲における前記測定されたテストパターンの３次元形状の特徴を算出して準備しておく準備工程と、
所定の製品半導体製造プロセスによりテストパターンおよび実回路パターンを形成して製品半導体デバイスを製造する際、該製品半導体デバイスに形成されたテストパターンの３次元形状の特徴を光学的スキャタロメトリ装置を用いて計測し、前記準備工程で準備されたプロセスパラメータの範囲における算出されたテストパターンの３次元形状の特徴を基に前記計測されたテストパターンの３次元形状の特徴が前記プロセスパラメータの範囲内であるか否かを判定することにより前記製品半導体デバイスの実回路パターンに対する半導体製造プロセスを評価する評価工程とを有することを特徴とする半導体デバイスの製造方法。
【請求項１３】
前記準備工程及び評価工程において、前記プロセスパラメータの範囲がプロセスウィンドウであることを特徴とする請求項１０記載の半導体デバイスの製造方法。
【請求項１４】
予め、半導体製造プロセスにおけるプロセスパラメータを変動させてテストパターンおよび実回路パターンを形成した複数のサンプルウェハに対して前記テストパターンの３次元形状の特徴と前記実回路パターンにおける所定の部分についての３次元形状の特徴とを測定し、該測定されたプロセスパラメータを変動させた際のテストパターンの３次元形状の特徴と実回路パターンにおける所定の部分についての３次元形状の特徴との間の対応関係を算出して準備しておく準備手段と、
所定の製品半導体製造プロセスによりテストパターンおよび実回路パターンを形成して製品半導体デバイスを製造する際、該製品半導体デバイスに形成されたテストパターンの３次元形状の特徴を光学的スキャタロメトリ装置を用いて計測し、該計測されたテストパターンの３次元形状の特徴を基に、前記準備手段で準備されたプロセスパラメータを変動させた際の前記対応関係から前記製品半導体デバイスの実回路パターンに対する半導体製造プロセスを評価する評価手段とを備えたことを特徴とする半導体デバイスの製造システム。
【請求項１５】
更に、前記評価手段で評価された半導体製造プロセス情報を製造装置にフィードバックする手段を備えたことを特徴とする半導体デバイスの製造システム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体メモリや集積演算回路などの半導体デバイスに形成された超微細化回路パターンの製造プロセスを評価して半導体デバイスを製造する半導体デバイスの製造方法及びその製造システムに関する。
【０００２】
【従来の技術】
近年、半導体デバイスに形成された回路パターンが０．１μｍ以下の数１０ｎｍオーダの超微細化へと進展してきている。
【０００３】
他方、半導体デバイスを製造した際、その製造プロセスを評価する必要がある。
【０００４】
ところで、０．２μｍ程度以上の微細化回路パターンの場合、例えば、測長ＳＥＭ（走査型電子顕微鏡）を用いて上記微細化回路パターンの平面的な形状（２次元形状）を測定するだけで、十分、製造プロセスを評価して製造プロセス管理をすることが可能であった。その他、測長ＳＥＭの場合、ウェハに電子線を照射して観察するという原理から電子線照射に弱いパターンに対しダメージを与えてしまう恐れがあることや、ウェハを真空雰囲気内に置かなければいけないため、その準備などに時間がかかってしまう事などの課題があった。
【０００５】
しかしながら、上記のように、０．１μｍ以下の超微細化回路パターンの場合、側壁角度、裾引き、トップ丸み等が影響することになり３次元形状を測定する必要があるため、従来は、例えば、特開平４−２７３１４３号公報や特開２００１−１２７１２５号公報に記載されているように、超微細化回路パターンの対象部分を切断、あるいはＦＩＢなどで削り取り、その断面を断面ＳＥＭ（ＳｃａｎｎｉｎｇＥｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ：走査型電子顕微鏡）などで観察する方法が取られていた。断面ＳＥＭは、切断したウェハの断面を観察するための顕微鏡であり、パターンの断面形状を直接観察するためのツールである。直接観察されるという利点を持つが、ウェハを切断しなければならないことから量産ラインで用いられることはほとんど無く、プロセス開発の段階に使われることが多い。
【０００６】
また、３次元形状を測定する他のツールとして例えば特公平７−５２１０２号公報に記載されているＡＦＭ（Ａｔｏｍｉｃ  Ｆｏｒｃｅ  Ｍｉｃｒｏｓｃｏｐｅ：原子間力顕微鏡）も用いられる。ＡＦＭによれば、ウェハを切断することなく回路パターンの３次元形状を観察できるが、その測定時間が長いことが課題として挙げられる。
【０００７】
また、光学的スキャトロメトリ装置による３次元形状測定技術は、米国特許第５，８６７，２７６号明細書及び特表２００２−５０６２１７号公報において知られている。
【０００８】
【特許文献１】
特開平４−２７３１４３号公報
【特許文献２】
特開２００１−１２７１２５号公報
【特許文献３】
特公平７−５２１０２号公報
【特許文献４】
米国特許第５，８６７，２７６号明細書
【特許文献５】
特表２００２−５０６２１７
【０００９】
【発明が解決しようとする課題】
半導体デバイスに形成された回路パターンが０．１μｍ以下の数１０ｎｍオーダの超微細化へと進展してきている現況からして、３次元形状の計測が必要となり、その結果、上記特許文献１および２に記載された断面ＳＥＭによる断面観察による測定では、スループットが低く、測定装置が複雑で高価になるという課題があった。
また、ＡＦＭによれば、測定時間が長いことが課題であった。
また、上記特許文献４および５には、超微細化回路パターンの製造プロセス評価については十分考慮されていなかった。
【００１０】
本発明の目的は、上記課題を解決すべく、光学的スキャトロメトリ装置による３次元計測技術を利用して高速で超微細化実回路パターンの製造プロセス評価を可能にして半導体デバイスを製造できるようにした半導体デバイスの製造方法及びその製造システムを提供することにある。
【００１１】
また、本発明の他の目的は、光学的スキャトロメトリ装置によるテストパターンの３次元計測結果から、超微細化実パターンの出来映えが適正となるような製造プロセス条件の制御を可能にした半導体デバイスの製造システムを提供することにある。
【００１２】
【課題を解決するための手段】
上記目的を達成するために、本発明は、所定の製造プロセスによりテストパターンおよび実パターンを形成して半導体デバイスを製造する半導体デバイスの製造方法であって、前記半導体デバイスに形成されたテストパターンの３次元形状の特徴を光学的スキャタロメトリ装置を用いて計測して前記半導体デバイスの実パターンに対する製造プロセスを評価することを特徴とする半導体デバイスの製造方法である。
【００１３】
また、本発明は、予め、半導体製造プロセスにおけるプロセスパラメータを変動させてテストパターンおよび実回路パターンを形成したサンプルウェハを作成し、該サンプルウェハとして作成した前記テストパターンの３次元形状の特徴と前記実回路パターンにおける所定の部分についての３次元形状の特徴とを測定し、該測定されたプロセスパラメータ（製造プロセス条件）を変動させた際のテストパターンの３次元形状の特徴と実回路パターンにおける所定の部分についての３次元形状の特徴との間の対応関係を算出して準備しておく準備工程と、所定の製品半導体製造プロセスによりテストパターンおよび実回路パターンを形成して製品半導体デバイスを製造する際、該製品半導体デバイスに形成されたテストパターンの３次元形状の特徴を光学的スキャタロメトリ装置を用いて計測し、該計測されたテストパターンの３次元形状の特徴を基に、前記準備工程で準備されたプロセスパラメータを変動させた際の前記対応関係から前記製品半導体デバイスの実回路パターンに対する半導体製造プロセスを評価する評価工程とを有することを特徴とする半導体デバイスの製造方法である。
【００１４】
また、本発明は、前記半導体デバイスの製造方法の準備工程において、前記テストパターンの３次元形状の特徴と前記実回路パターンにおける所定の部分についての３次元形状の特徴との測定をＡＦＭ観察を用いて行うことを特徴とする。また、本発明は、前記半導体デバイスの製造方法の準備工程において、前記テストパターンの３次元形状の特徴の測定を光学的スキャタロメトリ装置を用いて行い、前記実回路パターンにおける所定の部分についての３次元形状の特徴の測定をＡＦＭ観察又は断面ＳＥＭ観察によって行うことを特徴とする。
【００１５】
また、本発明は、前記半導体デバイスの製造方法の準備工程及び評価工程において、半導体製造プロセスが半導体露光・現像プロセスであり、そのプロセスパラメータとして露光量、フォーカス値の何れか一つ以上であることを特徴とする。
また、本発明は、前記半導体デバイスの製造方法の準備工程及び評価工程において、半導体製造プロセスが半導体エッチングプロセスであり、そのプロセスパラメータとしてガス流量、圧力変化、エッチング時間の何れか一つ以上であることを特徴とする。
【００１６】
また、本発明は、前記半導体デバイスの製造方法の準備工程において、前記プロセスパラメータを変動させた際のテストパターンの３次元形状の特徴と実回路パターンにおける所定部分についての３次元形状の特徴との間の対応関係を算出する際、各プロセスパラメータに対してフィッティング関数を用いることを特徴とする。
また、本発明は、前記半導体デバイスの製造方法の準備工程において、前記プロセスパラメータを変動させた際のテストパターンの３次元形状の特徴と実回路パターンにおける所定部分についての３次元形状の特徴との間の対応関係を算出する際、各プロセスパラメータに対して設定されるプロセスウィンドウを用いることを特徴とする。
【００１７】
また、本発明は、予め、半導体製造プロセスにおけるプロセスパラメータを変動させてテストパターンおよび実回路パターンを形成したサンプルウェハを作成し、該サンプルウェハとして作成した前記テストパターンの３次元形状の特徴と前記実回路パターンにおける所定の部分についての３次元形状の特徴とを測定し、該測定されたプロセスパラメータ（製造プロセス条件）を変動させた際のテストパターンの３次元形状の特徴と実回路パターンにおける所定部分についての３次元形状の特徴との間の対応関係を算出して準備しておく準備工程と、所定の製品半導体製造プロセスによりテストパターンおよび実回路パターンを形成して製品半導体デバイスを製造する際、該製品半導体デバイスに形成されたテストパターンの３次元形状の特徴を光学的スキャタロメトリ装置を用いて計測し、前記準備工程で準備されたプロセスパラメータを変動させた際の前記対応関係に基づいて実回路パターンにおける所定部分についての３次元形状の特徴を推測し、該推測される３次元形状の特徴を基に、前記製品半導体デバイスの実回路パターンに対する半導体製造プロセスを評価する評価工程とを有することを特徴とする半導体デバイスの製造方法である。
【００１８】
また、本発明は、予め、半導体製造プロセスにおけるプロセスパラメータを変動させてテストパターンおよび実回路パターンを形成したサンプルウェハを作成し、該サンプルウェハとして作成した前記テストパターンの３次元形状の特徴と前記実回路パターンにおける所定の部分についての３次元形状の特徴とを測定し、該測定されたプロセスパラメータ（製造プロセス条件）を変動させた際の実回路パターンにおける所定の部分の３次元形状の特徴が基準（良品）の３次元形状の特徴を満足するプロセスパラメータの範囲（製造プロセス条件の範囲）を設定し、該設定されたプロセスパラメータの範囲における前記測定されたテストパターンの３次元形状の特徴（即ち、プロセスパラメータ（製造プロセス条件）を変動させた際のテストパターンの３次元形状の特徴と実回路パターンにおける所定の部分についての３次元形状の特徴との間の対応関係）を算出して準備しておく準備工程と、所定の製品半導体製造プロセスによりテストパターンおよび実回路パターンを形成して製品半導体デバイスを製造する際、該製品半導体デバイスに形成されたテストパターンの３次元形状の特徴を光学的スキャタロメトリ装置を用いて計測し、前記準備工程で準備されたプロセスパラメータの範囲における算出されたテストパターンの３次元形状の特徴を基に前記計測されたテストパターンの３次元形状の特徴が前記プロセスパラメータの範囲内であるか否かを判定することにより前記製品半導体デバイスの実回路パターンに対する半導体製造プロセスを評価する評価工程とを有することを特徴とする半導体デバイスの製造方法である。
【００１９】
また、本発明は、前記半導体デバイスの製造方法の準備工程及び評価工程において、前記プロセスパラメータの範囲がプロセスウィンドウであることを特徴とする。
また、本発明は、前記半導体デバイスの製造方法において、前記半導体製造プロセスが半導体露光現像プロセスであることを特徴とする。また、本発明は、前記半導体デバイスの製造方法において、前記半導体製造プロセスが半導体エッチングプロセスであることを特徴とする。
【００２０】
また、本発明は、予め、半導体製造プロセスにおけるプロセスパラメータを変動させてテストパターンおよび実回路パターンを形成した複数のサンプルウェハに対して前記テストパターンの３次元形状の特徴と前記実回路パターンにおける所定の部分についての３次元形状の特徴とを測定し、該測定されたプロセスパラメータ（製造プロセス条件）を変動させた際のテストパターンの３次元形状の特徴と実回路パターンにおける所定の部分についての３次元形状の特徴との間の対応関係を算出して準備しておく準備手段と、所定の製品半導体製造プロセスによりテストパターンおよび実回路パターンを形成して製品半導体デバイスを製造する際、該製品半導体デバイスに形成されたテストパターンの３次元形状の特徴を光学的スキャタロメトリ装置を用いて計測し、該計測されたテストパターンの３次元形状の特徴を基に、前記準備手段で準備されたプロセスパラメータを変動させた際の前記対応関係から前記製品半導体デバイスの実回路パターンに対する半導体製造プロセスを評価する評価手段とを備えたことを特徴とする半導体デバイスの製造システムである。
【００２１】
また、本発明は、前記半導体デバイスの製造システムにおいて、更に、前記評価手段で評価された半導体製造プロセス情報を製造装置にフィードバックする手段を備えたことを特徴とする。
【００２２】
【発明の実施の形態】
本発明に係る０．１μｍ以下の超微細の回路パターンを有する半導体デバイスの製造方法の実施の形態について図面を用いて説明する。
【００２３】
図１は本発明に係る半導体デバイスを製造する際のリソグラフィ工程の流れを示したものである。リソグラフィ工程は、露光・現像によりレジストパターンを形成するホト工程Ｓ１１と、レジストパターンを被加工膜に転写するエッチング工程Ｓ１２からなる。予め、半導体ウェハ上に加工を行う最良の薄膜を生成しておく（Ｓ１０）。この薄膜上に、感光材であるレジストを所定の厚さで塗布し（Ｓ１１１）、露光装置を用いてマスクパターンを露光し（Ｓ１１２）、その後、現像することによってレジストパターンが生成される（Ｓ１１３）。形成されたレジストパターンは、各種の測定器によりその形状が測定され（Ｓ１１４）、規格を満たさない場合はレジストパターンを剥離し（Ｓ１１５）、レジスト塗布工程Ｓ１１１に戻され、露光条件を変更後パターンの再形成を行う。
【００２４】
次に、形成されたレジストパターンをマスクとして、レジストの下に生成しておいた薄膜にエッチング処理を施すことでレジストパターンを転写、回路パターンを形成する（Ｓ１２１）。現在、半導体の超微細の回路パターンの多くは、プラズマを用いたドライエッチングにより加工される。Ｓ１２２においてレジストを除去したあと、レジストパターンと同様、各種の測定器によりその形状を測定する（Ｓ１２３）。エッチング処理の場合は、ウェハの再処理は行えないため、異常が確認された場合はウェハの着工を中止し、原因の調査・対策が行われる（Ｓ１２４）。パターンが正常に形成されている場合は、成膜・ホト・エッチングの工程を同様に繰り返し多層回路を生成する。
【００２５】
ホト及びエッチング工程（Ｓ１１、Ｓ１２）において、３次元形状（立体形状）測定の対象となる超微細の回路パターンの形状の一実施例として、ウェハ上に形成されたラインパターンの断面図を図２（ａ）、（ｂ）に示す。本図２（ａ）、（ｂ）において、超微細の回路パターン部７０１の材質は、ホト工程後のパターンであればレジストであるし、エッチング後のパターンであればパターン形成のターゲットとなる薄膜となる。図２（ａ）、（ｂ）には、超微細の回路パターンの３次元形状（立体形状）を特徴づける形状特徴の一実施例として、線幅７０２、膜厚７０３、側壁角度７０４、裾引き７０５、トップ丸み（上部丸み）７０６、ノッチ深さ７０７、ノッチ高さ７０８を示している。また、線幅については、その高さ方向の測定位置の違いにより、トップ部の線幅７０２（ａ）、中間部の線幅７０２（ｂ）、底部の線幅７０２（ｃ）を示している。
【００２６】
また、図３は、３次元形状（立体形状）測定の対象となる超微細の回路パターンの形状の他の一実施例として、穴パターンの断面図を示している。穴パターンにおいては、その上部径８０１、側壁角度８０２、上部丸み８０３、底部丸み８０４、底部径８０５等が、その３次元形状を特徴づける形状特徴となる。
【００２７】
図４は、半導体デバイスを製造するための半導体ウェハに形成される超微細の実回路パターンを上から観察した実施例を示している。図４（ａ）はラインパターン９０１とスペースパターン９０２が並んでいるライン＆スペース実パターンであり、図４（ｂ）は、穴パターン９０３が並んでいる実パターンである。半導体のウェハでは、このようにパターンが規則正しく並んだ実パターンのみならず、図４（ｃ）や図４（ｄ）の様に、各種パターンがランダムに配置された実パターンもありうる。このように上部から実パターンを見た場合には、パターン９０１の角の丸み９０４やパターンエッジの揺らぎ９０５、パターン間の間隔９０６なども形状特徴となる。
【００２８】
ところで、図２から図３に示した超微細の実回路パターン（以降単に実回路パターンと称する）の断面形状は、ホト及びエッチング工程のプロセス条件が変動するに従い様々に変化する。例えばホト工程については、パターンを露光する際の露光量とフォーカス値が主要なプロセス条件であり、これらの値が変動するに従って作成される実回路パターンの形状が変化する。また、エッチング工程においては、エッチングガスの種類、ガスの流量、圧力、エッチング時間、プラズマ放電電力、試料に印可するバイアス電力、ウェハ温度などが、実回路パターンの形状変化を引きおこすプロセス条件となる。
【００２９】
半導体の製造現場では、ホト工程、エッチング工程のいずれにおいても工程後の実回路パターンの形状がある基準を満たすように各種のプロセス条件を調整し（通常、条件だしと呼ばれる）その条件にしたがってウェハ製造するが、それらのプロセス条件は時間と共に変動（ドリフト）することがある。よって、常に生成される実回路パターンの形状を測定し、その実回路パターン形状が基準を満たしているかをモニタリングする必要がある。
【００３０】
そこで、本発明においては、回路パターンの立体形状を高速に測定（観測）できる光学的スキャタロメトリ装置を用いることにある。しかしながら、光学的スキャタロメトリ装置を用いた場合、計測原理から、図４に示すような様々な実回路パターンを測定することが困難となる。そこで、本発明においては、光学的スキャタロメトリ装置を用いて、図５に示す如く、半導体ウェハ１にチップ３００が配列され、そのスクライブ領域３０２、３０３にチップ本体３０１内の実回路パターンと同様の工程で製造される超微細なテストパターン（以降、単にテストパターンと称する。）（例えば、図６に示すように、パターン線３０５Ｌとスペース部３０５Ｓから構成される同一ラインパターンが多数整列したライン＆スペースパターン）３０５の３次元形状を計測することによって、実回路パターンにおけるクリティカル回路パターンの３次元形状を推測することにある。従って、できるだけ推測精度を向上させるために、テストパターンの線幅、スペース幅およびスペース部の深さを、クリティカル回路パターンの３次元形状に近似させることが必要となる。また、テストパターン３０５は、同一パターンがある方向に繰り返される関係で、Ｘ方向に繰り返すテストパターンとＹ方向に繰り返すテストパターンをスクライブ領域３０２、３０３に設けることによって、方向性の影響を無くすことが可能となる。また、テストパターン３０５をスクライブ領域ではないチップ本体３０１内に設けることも可能である。
【００３１】
図７は、本発明に係る光学的スキャタロメトリ装置の一実施例を示す構成図である。白色光光源３からの白色光を対物レンズ４に入射させ、半導体ウェハ１上の測定点であるテストパターン３０５に照射する。入射光５は特定の角度を持ち、これと光学的に対称な角度を持つ反射光６は、集光レンズ７にて集光されて受光部８で受光される。受光部８からの光は分光部９にて分光され、各波長に対するテストパターン３０５の反射強度が測定されて記憶部１０に記憶される。測定対象である半導体ウェハ１はステージ２上に搭載され、ステージ２を走査することにより、半導体ウェハ１上の任意の箇所のテストパターン３０５に光を照射可能である。また、ステージ２はＸＹＺ方向と回転方向（θ）に移動することが可能であり、同一測定点に対して、異なるθ角度での分光波形が検出可能である。図８は、その分光反射強度分布１０１の実施例を示し、横軸１０２は測定波長λ、縦軸は分光反射強度である。
【００３２】
本発明に係る光学的スキャタロメトリ装置２０は、図６に示す超微細なテストパターン３０５を測定対象として、図７に示す光学系を用いて分光部９から検出して記憶部１０に記憶された散乱光強度分布と、モデル化した繰り返しパターン形状（３次元形状）から発生する散乱光強度分布を光学シミュレーション部１１における光学シミュレーションによって求めて記憶部１２に記憶した結果とを比較部１３において比較して双方の散乱光強度分布が一致するようなモデルを上記測定対象のテストパターンの３次元形状を出力ものである。
【００３３】
ここで、具体的実施例として、ウェハ露光工程のプロセス条件判定に、光学的スキャタロメトリ装置を用いる場合について説明する。ウェハ露光工程における主要なプロセス条件は、その露光量とフォーカスである。図９は、露光量とフォーカス値が変動することにより生じる超微細な配線の断面パターンの形状変化を模式的に表現したものである。この図９により、露光量の変化に起因して線幅が変化する様子とフォーカス値の変化に起因して配線の側面の傾斜角が変化する様子がわかる。
【００３４】
このように、露光量とフォーカス値の変化により超微細なパターンの３次元形状が変化することを利用すれば、実ウェハにおいてテストパターン３０５の断面形状の配線幅、側壁角度を計測（調査）することで、そのプロセスの露光量・フォーカス値を求めることができる。
【００３５】
光学的スキャタロメトリ装置２０において、図９に示すように露光・現像されたテストパターン３０５の３次元形状を計測するために、予め定義しておく断面形状のモデル５００ａ、５００ｂを図１０（ａ）（ｂ）に示す。即ち、テストパターン３０５が、例えば、図６に示すライン＆スペースの場合、図１０（ａ）（ｂ）に示すような断面形状のモデル５００ａ、５００ｂを構築する。モデル５００ａ、５００ｂは、ライン部５０２とスペース部５０１からなり、断面形状のパラメータとして、例えば、図１０（ａ）に示すように、上部幅Ｗｔ、下部幅Ｗｂ、側壁角度Ａｂ及び膜厚Ｈｃなどを設定し、該各パラメータに様々な値を代入することで、図９に示す様々な断面形状を表現することができる。当然、中間幅、上部丸み、下部丸み、ノッチ深さ、ノッチ高さ等を考慮する場合には、断面形状のモデルとして用意する必要がある。図１０（ｂ）には、断面形状のパラメータとして、上部幅Ｗｔ、下部幅Ｗｂ、側壁角度Ａｂ及び膜厚Ｈｃの外に、中間幅Ｗｍ及び上部丸みＲｔを設定する場合を示す。
【００３６】
以上説明したように、それぞれの断面形状のパラメータの上限・下限値及び変化ステップを決め、全ての組み合わせの形状モデルについて、その散乱光強度分布を光学シミュレーション部１１によって計算し、記憶部１２にライブラリとして記憶しておく。即ち、ライブラリの作成では、まず、各断面形状のパラメータの上限・下限値及び変化ステップを図９に示した形状変化の範囲から求める。例えば、設計線幅が８０ｎｍ、膜厚が１００ｎｍ、側壁角度が９０度である場合には、Ｗｔ、Ｗｂの変化を７０ｎｍ〜９０ｎｍまで１ｎｍステップ間隔、Ｈｃを９０ｎｍ〜１１０ｎｍまで１ｎｍステップ、Ａｂを８８〜９２度まで１度ステップなどとする。この上限値や下限値やステップは、露光量やフォーカス値などの露光プロセス条件をどの程度細かく制御するかにより決定される。そして、光学シミュレーション部１１においてそれら断面形状のパラメータ値の全組み合わせの形状モデルについて、その散乱光強度分布を計算する。そして、計算された全ての散乱光強度分布をライブラリとして記憶部１２に記憶する。なお、様々な形状モデルについて散乱光強度分布を計算する際、テストパターン３０５の材質（レジストパターンや金属薄膜パターン等）や光学的スキャタロメトリ装置の白色光の照明条件（照明強度や照明角度や照明光束径）に応じて補正係数を求めて補正することによって、光学的スキャタロメトリ装置から検出される散乱光強度分布に合わせることが可能となる。
【００３７】
製品製造時に、半導体デバイスを製造するための半導体ウェハ１に超微細の実回路パターンと共に形成されたテストパターン３０５の断面形状（３次元形状）を計測する際、図７に示す光学系を用いてテストパターン３０５の散乱光強度分布を分光部９から測定して記憶部１０に記憶する。制御ＣＰＵで構成される比較部（検索部）１３は、記憶部１０に記憶された測定散乱光強度分布と最も一致する散乱光強度分布をライブラリ１２の中から検索し、その検索されたライブラリの散乱光強度分布に対応する断面形状をテストパターン３０５の断面形状であるとみなし、その線幅や側壁角度等の断面形状（３次元形状）を取得して出力する。制御ＣＰＵ１３には、キーボードやマウスやネットワーク等の入力手段２１、出力手段である表示装置２２および記憶装置２３等が接続される。また、光学シミュレーション部１１は、制御ＣＰＵで構成してもよい。
【００３８】
以上により、半導体ウェハ１上に実回路パターンと同じプロセス条件でチップに対応させて形成されたテストパターン３０５の多くのものの断面形状（３次元形状）が計測することができ、実回路パターンにおけるクリティカルナ実回路パターンの断面形状を推測して良品の半導体デバイスが高歩留りで製造することができるか評価することが可能となる。
【００３９】
しかし、光学的スキャタロメトリ装置２０は、繰り返しパターンしか断面形状を計測することができないので、例えばテストパターン３０５のライン部またはスペース部に欠陥があった場合には、断面形状が誤認識（誤計測）される可能性があるため、光学的スキャタロメトリ装置２０に並設された測長ＳＥＭ（図示せず）で上記超微細なテストパターン３０５の２次元画像（平面画像）を取得してテストパターン３０５に欠陥が存在するかどうかを調べ、欠陥が存在する場合には、光学的スキャタロメトリ装置から計測される断面形状が正確でないと判定することも可能となる。また、光学的スキャタロメトリ装置２０で計測されたテストパターンの断面形状（３次元形状）における上部の２次元形状と測長ＳＥＭで測定されたテストパターンの上部の２次元形状とを比較して不一致度を調べ、該調べられた不一致度を光学的スキャタロメトリ装置２０の光学シミュレーション部１１にフィードバックして形状モデルに対して補正することが可能となる。
【００４０】
次に、光学的スキャタロメトリ装置２０で計測されたテストパターン３０５の３次元形状を基に、同じプロセス条件で半導体ウェハ１上に形成された実回路パターンにおけるクリティカルな部分の実回路パターンの３次元形状を推測することについて具体的に説明する。即ち、チップ内に形成する実回路パターン（ランダム回路パターンも存在する。）の３次元形状からなる設計データは、設計ＣＡＤシステム（図示せず）から取得することは可能である。ところで、半導体ウェハ１上に形成されるテストパターン３０５も実回路パターンも基本的には同じプロセス条件で形成されるため、より多くはある一定の関係を有することになるが、実回路パターンの場合、様々な形状の回路パターンが存在する関係で、良品の半導体デバイスを製造するために、周囲の回路パターンの影響を受ける最も条件が厳しい部分（クリティカルな部分）が存在することになる。そこで、光学的スキャタロメトリ装置で計測されたテストパターン３０５の３次元形状を基に、クリティカルな部分の実回路パターンの３次元形状を推測して製造プロセス条件を評価する必要がある。そのため、予め、上記テストパターン３０５の３次元形状と、クリティカルな部分の実回路パターンの３次元形状との対応付けをしておく必要がある。なお、クリティカルな部分については、設計データを表示装置に出力し、該出力された設計データから経験的に指定して制御ＣＰＵ１３に入力することが可能となる。
【００４１】
次に、本発明に係る半導体デバイスの製造システムである計測システムの第１の実施例について図１１を用いて説明する。本計測システムの第１の実施例は、光学的スキャタロメトリ装置２０、測長ＳＥＭ１６０４、ＡＦＭ１６０３及び断面ＳＥＭ１６０２などの測定器や、製造装置である露光装置１６１２やエッチャ装置１６１３などがネットワーク１６０１上に接続され、更に、これらの各装置がサーバ１６０６とデータ通信可能に構成されている。なお、光学的スキャタロメトリ装置２０は、測長ＳＥＭ１６０４と並設させて上記計測システムから独立させることも可能である。
【００４２】
上記サーバ１６０６内には、テストパターン及び実回路パターンについての形状特徴の測定データを記憶する形状特徴記憶部１６０７と、プロセス条件と形状特徴間の対応算出部１６０８と、実回路パターン算出部１６０９と、レシピ記憶部１６１０と、実回路パターン形状とテストパターン形状間の関係づけの内容を記憶する対応関係記憶部１６１１と、表示部１６１４とを備えて構成される。なお、記憶部１６０７、１６１０、１６１１は一つの記憶部で、算出部１６０８、１６０９を一つの算出部で構成することも可能である。また、レシピ記憶部１６１０には、前処理Ｓ２０のためのデータを取得するためのサンプルウェハの識別番号やデータを測定するチップ、テストパターン及びクリティカルな実回路パターンのそれぞれのチップ内での位置情報、どの形状特徴を実際に測定するかの情報、また、各測定対象がどのような条件で製造されたかという情報、及びどのテストパターンとどの実パターンとを対応させて実パターン形状の予測に用いるかを示す情報がレシピとして格納されている。更に、表示部１６１４には、算出部１６０８、１６０９での一連の処理の経過及び処理結果を表示することも可能である。
【００４３】
次に、本発明に係る予め準備をしておく前処理Ｓ２０と、製品製造時に製造プロセス条件を評価する測定処理Ｓ３０との実施例について説明する。
【００４４】
まず、前処理Ｓ２０では、量産段階において測定したい半導体デバイスと同一の設計パターンを用いて、１以上のプロセスパラメータを変動させてパターンを形成させた試料（半導体ウェハ）を作成しておく。例えば、ホト工程では、露光量とフォーカス値をある一定の間隔で変更させてパターンを焼き付けたＦＥＭ（Ｆｏｃｕｓ  Ｅｘｐｏｓｕｒｅ  Ｍａｔｒｉｘ）と呼ばれるウェハを作成する。エッチング工程に対してもプロセスパラメータを変動させてパターンを形成する。但しホト工程と違い、エッチング工程では、ウェハ上に形成されたチップ毎にプロセス条件を変動させてパターンを形成するのは困難であり、この様な場合はプロセスを変動させて作成した複数のウェハを用いることになる。なお、ウェハ上の各チップには、スキャトロメトリでの測定が可能な繰り返しパターンからなるテストパターン（ウェハ内のスクライブライン上に限らず実チップ領域内であってもスキャタロメトリで計測が可能な繰り返しパターンについても、ここではテストパターンと称することにする。）と、実回路パターンとが混在してある。このテストパターンは図２や図３に示す様な断面を有し、図４（ａ）（ｂ）のような外観を持つエリアに形成される。
【００４５】
まず、本発明に係る予め準備をしておく前処理Ｓ２０の第１の実施例Ｓ２０ａと、製品製造時に製造プロセス条件を評価する測定処理Ｓ３０の第１の実施例Ｓ３０ａとについて図１２を用いて説明する。
【００４６】
本発明に係るテストパターンと実回路パターン内のクリティカルな部分との対応付けする前処理（事前準備）Ｓ２０に関する第１の実施例Ｓ２０ａは、図１０に示す光学的スキャタロメトリ装置における形状モデルデータの項目（上記上部幅Ｗｔ、下部幅Ｗｂ、側壁角度Ａｂ及び膜厚Ｈｃなど）について、図１１に示す計測システムの第１の実施例を用いて実行される。即ち、図１２（ａ）に示すように、異なる多数のプロセス条件（露光工程の場合、露光量およびフォーカス量を変動させる）でテストパターン及び実回路パターンを形成した多数の試料（サンプルウェハ）を準備する（Ｓ２０１）。次に、例えば、パターンの３次元計測が可能なＡＦＭ１６０４を用いてテストパターンの断面形状（３次元形状）およびチップ内のクリティカルな複数個所の実回路パターンの断面形状（３次元形状）を測定し、それぞれ形状特徴記憶部１６０７に記憶する（Ｓ２０２）。その結果、形状特徴記憶部１６０７には、図１０に示す形状モデルデータの項目（露光工程のプロセス制御の場合について説明する本実施例の場合には、例えば線幅と側壁角度）の値が取得される。この結果、対応算出部１６０８は、例えば、パターンの線幅及び壁面角度について、レシピ記憶部１６１０に記憶されたレシピ情報（プロセス条件）に基づいて、同一プロセス条件で作成したテストパターンとクリティカルな実回路パターンのペアを得ることができる。つまり、対応算出部１６０８は、レシピ情報から得られるプロセス条件とテストパターン及びクリティカルな実回路パターンの例えば線幅と壁面角度の値（３次元形状の特徴値）が対応付けられて対応関係記憶部１６１１に記憶される（Ｓ２０３）。これを示したのが、図１３（ａ）（ｂ）及び図１４（ａ）（ｂ）である。図１３及び図１４では、露光量とフォーカス値等（プロセスパラメータの値）の変動に対し、線幅と壁面角度のそれぞれについて、テストパターン及びクリティカルな実回路パターンの値をプロットしたものであり、図１３（ａ）がテストパターンの線幅の変化、図１３（ｂ）が実回路パターンの線幅の変化を示し、図１４（ａ）がテストパターンの壁面角度の変化、図１４（ｂ）が実回路パターンの壁面角度の変化を示している。例えば、同一の露光量・フォーカス値において形成したパターンでも、その線幅及び壁面角度は、テストパターンとクリティカルな実回路パターンとで差があることがわかる。それは、実回路パターンにおいては超微細になると周辺の実回路パターンの影響を受けことによる。何れにしても、図１３及び図１４に示したものが、各プロセス条件におけるテストパターンとクリティカルな実回路パターンとの対応付けとなる。
【００４７】
次に、製品製造時における測定処理Ｓ３０の第１の実施例Ｓ３０ａについて図１２（ｂ）を用いて説明する。即ち、製品製造時における測定処理に基づく製造プロセス条件の評価の第１の実施例Ｓ３０ａは、上記対応関係記憶部１６１１に記憶された対応付けする前処理に関する第１の実施例Ｓ２０ａを基に行われる。まず、光学的スキャタロメトリ装置２０は、製品製造時に製造された半導体ウェハ１に形成されたチップのテストパターン３０５に対して図７に示す光学系を用いてその散乱光強度分布を分光部９から取得して記憶部１０に記憶し、そして、検索部１３は、事前に作成しておいたライブラリ１２とのマッチングによりその断面形状を取得して、図１１に示すように、ネットワーク１６０１を介してサーバ１６０６の形状特徴記憶部１６０７に記憶する（Ｓ３０１）。なお、光学的スキャタロメトリ装置２０も、サーバ１６０６から入手したレシピに従い、テストパターンの断面形状の特徴値の測定を行うことができる。ついで、対応関係記憶部１６１１には、事前に、各断面形状の特徴値が、その形状のテストパターンを作成するためのプロセス条件と対応付けられて記憶されているため、対応算出部１６０８は、上記形状特徴記憶部１６０７に取得されたテストパターンの断面形状の特徴値とのマッチングの結果、そのテストパターンのプロセスパラメータである例えば露光量とフォーカス値の値を取得する（プロセス条件を算出する。）（Ｓ３０２）。その後、実回路パターン算出部１６０９は、例えば、図１３及び図１４に示す露光量とフォーカス値の値と、テストパターンとクリティカル実回路パターンとの間の３次元形状の特徴値（線幅や側壁角度等）の差との対応を用いて、対応算出部１６０８で取得された製造プロセス条件（例えば露光量とフォーカス値）の値から、着目するクリティカル実回路パターン部の３次元形状の特徴値である例えば線幅及び側壁角度の値を推測し（Ｓ３０３）、該推測された着目するクリティカル実回路パターン部の３次元形状の特徴値を表示部１６１４に出力することによって製造プロセス条件を評価することができる（Ｓ３０４）。なお、表示部１６１４には、光学的スキャタロメトリ装置２０で測定されるテストパターンの３次元形状、その３次元形状のときの製造プロセス条件および該製造プロセス条件のときの推測されるクリティカル実回路パターンの３次元形状の特徴値を並べて表示することによって、製造プロセス条件が適切であるか否かを高信頼性でもって評価することが可能となる。
【００４８】
次に、本発明に係る予め準備をしておく前処理Ｓ２０の第２の実施例Ｓ２０ｂと、製品製造時に製造プロセス条件を評価する測定処理Ｓ３０の第２の実施例Ｓ３０ｂとについて図１２を用いて説明する。
上記前処理Ｓ２０に関する第１の実施例Ｓ２０ａでは、図１３及び図１４に示した実回路パターンとテストパターンのプロセス条件との対応付けを例えばＡＦＭ（原子間力顕微鏡）による測定データそのものにより行うが、測定データそのものには、測定時の誤差やパターンを製造した時の誤差等が含まれる恐れがある。また、３次元形状データを得る際に、様々なプロセス条件（プロセスパラメータ）である例えば露光量及びフォーカス値で形成したパターンを測定する必要がある。より細かい単位でプロセス条件の検知を行うためには、プロセス条件の変動ステップを細かくする必要があるが、その場合多くの３次元形状データの取得が必要になるため効率的ではない。
【００４９】
そこで、プロセス条件である例えば露光量・フォーカス値に対する３次元形状の特徴値である例えば線幅・側壁角度の値をフィッティングによる任意の関数近似により表現する。例えば、線幅の値をＬ、露光量の値をＥ、フォーカスの値をＦとして、線幅を２次関数で表現できるものとすると、線幅Ｌは、係数ａ，ｂ，ｃ，ｄ，ｅ，ｆ，ｇを用いて、次に示す（１）式で表現できる。
【００５０】
Ｌ＝ａＥ２＋ｂＦ２＋ｃＥ×Ｆ＋ｄＥ＋ｅＦ＋ｇ                （１）
そして、露光量Ｅとフォーカス値Ｆを一定間隔で変化させて形成したパターンを測定して得られた線幅Ｌのデータを用いて、上記（１）式に対するフィッティングを行うことにより、上記係数ａ〜ｇの値を求めることができる。
【００５１】
これを、クリティカルな実回路パターンの３次元形状の特徴値である例えば線幅（ＬＲ）及び壁面角度（ＡＲ）について適用すると、各々は、次に示す（２）式及び（３）式により表現できる。
【００５２】
ＬＲ＝ａ１Ｅ２＋ｂ１Ｆ２＋ｃ１Ｅ×Ｆ＋ｄ１Ｅ＋ｅ１Ｆ＋ｇ１          （２）
ＡＲ＝ａ２Ｅ２＋ｂ２Ｆ２＋ｃ２Ｅ×Ｆ＋ｄ２Ｅ＋ｅ２Ｆ＋ｇ２          （３）
なお、ａ｛１，２｝，ｂ｛１，２｝，ｃ｛１，２｝，ｄ｛１，２｝，ｅ｛１，２｝，ｆ｛１，２｝，ｇ｛１，２｝は、係数である。よって、露光量とフォーカス値とを変動させて形成したチップ内部に存在するクリティカルな実回路パターンに対して例えばＡＦＭ（原子間力顕微鏡）１６０３により線幅ＬＲと側壁角度ＡＲとを測定して形状特徴記憶部１６０７に記憶する。対応算出部１６０８は、測定された線幅ＬＲ及び側壁角度ＡＲの値を用いて、（２）式及び（３）式をフィッティングさせることで係数ａ｛１，２｝〜ｇ｛１，２｝を求めることができる。更に、対応算出部１６０８は、上記係数ａ｛１，２｝〜ｇ｛１，２｝と上記（２）式及び（３）式とを用いれば、任意の露光量・フォーカス値と、クリティカルな実回路パターンの特徴値である線幅・壁面角度の値との関係を定義し、対応関係記憶部１６１１に記憶することができる。
【００５３】
次に、製品製造時における測定処理Ｓ３０の第２の実施例Ｓ３０ｂについて説明する。即ち、製品製造時における測定処理に基づく製造プロセス条件の評価Ｓ３０についての第２の実施例Ｓ３０ｂは、予め上記対応関係記憶部１６１１に記憶された対応付けする前処理に関する第２の実施例Ｓ２０ｂを基に行われる。即ち、第１の実施例におけるＳ３０１及びＳ３０２までは同様とする。即ち、光学的スキャタロメトリ装置２０で測定されたテストパターンの断面形状の特徴値がサーバ１６０７の形状特徴記憶部１６０７に記憶され、対応算出部１６０８は、対応関係記憶部１６１１に事前に記憶された対応関係から上記測定されたテストパターンの断面形状の特徴値に対応付けられたプロセス条件である露光量とフォーカス値の値を取得する（Ｓ３０１，Ｓ３０２）。その後、実回路パターン算出部１６０９は、対応算出部１６０８で取得された露光量とフォーカス値の値をフィッティング関数である上記（２）式及び（３）式に代入することで、上記プロセス条件におけるクリティカルな実回路パターンの例えば線幅ＬＲ及び壁面角度ＬＡの値を推測し（Ｓ３０３）、該推測された着目するクリティカル実回路パターン部の３次元形状の特徴値を表示部１６１４に出力することによって製造プロセス条件を評価することができる（Ｓ３０４）。
【００５４】
次に、本発明に係る予め準備をしておく前処理Ｓ２０の第３の実施例Ｓ２０ｃと、製品製造時に製造プロセス条件を評価する測定処理Ｓ３０の第３の実施例Ｓ３０ｃとについて図１５を用いて説明する。
【００５５】
即ち、上記前処理Ｓ２０に関する第３の実施例Ｓ２０ｃでは、まず、第１及び第２の実施例と同様に、量産段階において測定したい半導体デバイスと同一の設計パターンを用いて、１以上のプロセスパラメータを変動させてパターンを形成させた半導体ウェハを作成しておく（Ｓ２０１）。次に、各半導体ウェハ上のテストパターンの３次元形状の特徴値について光学的スキャタロメトリ装置２０を用いて計測を行う。この結果、光学的スキャタロメトリ装置２０からは、超微細なテストパターンについての図２に示すような断面形状を特徴づける３次元形状の特徴データを得ることができ、サーバ１６０６の形状特徴記憶部１６０７に記憶される（Ｓ２０４）と同時に上記各半導体ウェハに関するレシピ情報がレシピ記憶部１６１０に記憶される。
【００５６】
図１６はプロセス条件と３次元形状データの値との対応を示した一実施例である。本図では横軸をホト工程のプロセス条件の一つである露光量、縦軸をテストパターンの配線パターンの配線幅として、露光量と配線幅の関係をプロットしたものである。この図より露光量が増えるに従い配線幅が減少していく様子を読みとることができる。この図では露光量以外のパラメータを同一にして形成したウェハについてその３次元形状の特徴の１つである線幅データを表示したものであるが、この様なグラフは定義する３次元形状の特徴の数だけ得られることになる。また精度の高いデータを取得するために、１プロセス条件に対して１回のデータ取得を行うのではなく、１プロセス条件において多数回の測定を行う、また多数のテストパターンを対象にデータ取得を行い、得られた複数個のパターンの平均値を用いるなどしてもよい。ここでは、説明を容易にするため変動パラメータ条件を１つとするが、プロセスパラメータが複数ある場合でも同様に考えることができる。実際のホト工程やエッチング工程では、変動させるプロセス条件は通常複数ある。
【００５７】
次に、対応算出部１６０８は、形状特徴記憶部１６０７及びレシピ記憶部１６１０に記憶されたこれらのデータからプロセス条件と３次元形状の特徴との対応関係を定義して対応関係記憶部１６１１に記憶する（Ｓ２０５）。その方法として、例えば最小２乗法による任意関数のフィッティングが挙げられる。これはプロセス条件（プロセスパラメータ）を入力値とし３次元形状の特徴値を出力とする関数を用いてこれらの関係を表現するものであり、実際に行う処理はプロットされたデータを良く表現できるような関数を見つけることである。関数としては例えば多項式関数や指数関数、対数関数などを用いることができる。用いる関数型やそのパラメータ（多項式場合はその次元数等）によりその関数が表現できるデータは異なるため、関数表現に最適なパラメータをあらかじめ選んでおく。図１７の点線グラフ１２０１は一例として２次曲線で、図１６に示した露光量と線幅の関係をフィッティングさせた例を示している。このように、データからフィッティングにより求めた関数により、プロセス条件と３次元形状の特徴との対応関係を定義付けがされる。なお、この関係づけは上述したような関数フィッティング以外で実現してもかまわない。例えば、プロセス条件と３次元形状の特徴値の間をテーブルに格納しておくことも可能である。この場合、パターンを作成したプロセス条件間の中間値における３次元形状の特徴値については、取得データから内挿処理により得ることができる。
【００５８】
次に、各チップのクリティカルな実回路パターンについての３次元形状データをＡＦＭ１６０３等を用いて取得して形状特徴記憶部１６０７に記憶する（Ｓ２０６）。ここで実回路パターンは、光学的スキャタロメトリ装置で測定が可能な繰り返しパターン以外の任意のパターンであるため、３次元形状測定には、ＡＦＭ１６０３、断面ＳＥＭ１６０２等を用いる。実回路パターンは回路パターン内から無限個数選択することができるが、通常の場合そのパターンを正常に形成するためのプロセス条件のマージンが狭いエリア（クリティカル部分）を予め選択するものとする。また、この実回路パターンは、一チップから１個以上選択してもよい。
【００５９】
次に、対応算出部１６０８は、これらのデータについてもプロセス条件と３次元形状の特徴の間を関係付けして対応関係記憶部１６１１に記憶する（Ｓ２０７）。これは、テストパターンについてそのプロセス条件と３次元形状の特徴の間を関数フィッティングにより関係づけたのと同様に行う。更に、対応算出部１６０８は、同一のプロセス条件で、テストパターンとクリティカルな実回路パターンとの３次元形状の特徴の間を関係づけてその対応関係（例えば、フィッティング関数Ｆｔ等）を例えば図１９に示す形式で対応関係記憶部１６１１に記憶する（Ｓ２０３）。図１８は、テストパターンとクリティカルな実回路パターンの３次元形状の特徴を同一のプロセス条件で比較したグラフである。テストパターンについてのプロセス条件と線幅値の対応関係は黒円で、クリティカルな実回路パターンについてのプロセス条件と線幅値の関係は白ダイヤで記してある。これよりテストパターンとクリティカルな実回路パターン共に、露光量の増大に従って配線幅が減少しているものの、その減少の仕方に違いがあることがわかる。配線幅がプロセス条件により受ける影響がこのように違うのは、各測定領域の近隣領域に存在する他のパターンによりプロセス条件が形状に与える影響が異なるからである。テストパターンとクリティカルな実回路パターンとの関係づけは、それぞれのデータについてのフィッティン関数を関連づけることにより実現する。図１８においては、曲線（１３０１）がテストパターンについてのフィッティング曲線、曲線（１３０２）がクリティカルな実回路パターンについてのフィッティング曲線である。これは、例えば図１９に示すような表形式にデータを格納することにより行える。図１９は、あるチップ内に設けた複数箇所のテストパターンと複数箇所のクリティカルな実回路パターンについてその３次元形状特徴とプロセスパラメータとを関係づけて記憶させた内容を示している。各パターンにおいて線幅、側壁角度などの個々の３次元形状の特徴を定義しておき、テストパターンとクリティカルな実回路パターンとの間の対応関係を対応関係記憶部１６１１に格納する。
【００６０】
ここでテストパターンを複数設けるのは、通常実回路パターンにはその配線幅が異なるパターンが多数あるため、各実回路パターンの配線幅に比較的近い配線幅で形成されるテストパターンを用意した方が、両者の関係を正しく保持できることが期待されるからである。ここで図１９に示した表は、図２０に示すような２種のテストパターンＡ１５０１、パターンＢ１５０２と２種のクリティカルな実回路パターンＣ１５０３、Ｄ１５０４との関係づけを示した例である。テストパターンＡ、Ｂともにライン＆スペースパタンであるとし、それぞれ線幅が５０ｎｍ、８０ｎｍであるとする。測定したい実回路パターンはＣ、Ｄであり、それぞれ線幅が５０ｎｍ、８０ｎｍのパターンである。線幅と側壁角度の２つの３次元形状の特徴に対して、パターンＡ、Ｂ、Ｃ、Ｄのそれぞれについて、入力をプロセス条件、出力を３次元形状の特徴値とする関数Ｆ１ａ、Ｆ２ａ、Ｆ１ｂ、Ｆ２ｂ、Ｆ１ｃ、Ｆ２ｃ、Ｆ１ｄ、Ｆ２ｄにより、プロセス条件と３次元形状値の間を関係づけし、さらに、パターンＡとパターンＣ、パターンＢとパターンＤを対応づけている。この様なデータベースを作成するまでが、前処理Ｓ２０ｃである。
【００６１】
次に、製品製造時における測定処理Ｓ３０の第３の実施例Ｓ３０ｃについて図１５（ｂ）を用いて説明する。即ち、製品製造時における測定処理に基づく製造プロセス条件の評価の第３の実施例Ｓ３０ｃは、上記対応関係記憶部１６１１に記憶された対応付けする前処理に関する第３の実施例Ｓ２０ｃを基に行われる。即ち、製品製造時における測定処理Ｓ３０ｃでは、テストパターン３０５を光学的スキャトロメトリ装置２０で測定してその３次元形状を形状特徴記憶部１６０７に記憶する（Ｓ３０１）。予め、測定対象ウェハ１に対して、ウェハに形成されたチップの中から実際にデータ測定を行うチップとそのチップ内の測定すべきテストパターンの座標位置及び光学的スキャトロメトリ装置２０で計測する３次元形状の特徴の種類を設定しておくものとする。
【００６２】
次に、実回路パターン算出部１６０９は、形状特徴記憶部１６０７に記憶された光学的スキャトロメトリ装置２０によるテストパターン３０５の計測値と、対応関係記憶部１６１１に記憶された対応関係（例えば、フィッティング関数Ｆｔ等）に基づいて、チップ内のクリティカルな実回路パターンの３次元形状の特徴を推測（予測）する（Ｓ３０５）。具体的には、まず光学的スキャタロメトリ装置２０によるテストパターン３０５の計測値を基に、その時点のプロセス条件を求める。この際には、前処理においてフィッティング関数を用いる。例えば、その露光量と配線幅が、フィッティング関数Ｆｔにより、配線幅＝Ｆｔ（露光量）と定義しておけば、その配線幅を与えることでＦ１の逆関数を用いて、そのときの露光量を得ることができる。ここで、この条件パラメータ値算出においてプロセスパラメータが複数の場合の取り扱いについて述べる。上述のようにプロセスパラメータが露光量１つである場合には、線幅＝Ｆｔ（露光量）というフィッティング関数において、その逆関数により、線幅から露光量を求めることができるが、プロセス条件が複数の場合、例えば線幅＝Ｆｗ（プロセス条件１、プロセス条件２）のようにあらわされる場合、与えられた線幅データのみから、プロセス条件１、２の各々を特定するのは一般には不可能である。この場合は、３次元形状の特徴量を複数利用する。例えば、側壁角度＝Ｆｓ（プロセス条件１、プロセス条件２）という関係式も、あらかじめ前処理Ｓ２０ｂで求めておき、この２つの式により与えられた線幅データ及び側壁角度データからプロセス条件１、２を計算する。一般に求めたいプロセス条件の数以上のフィッティング関数を用いることでプロセス条件を特定できる。
【００６３】
即ち、実回路パターン算出部１６０９は、上記の様に計算されたプロセス条件値をクリテイカルな実回路パターンについてのフィッティング関数（ここで、例えば、クリテイカルな実回路パターンについてのプロセス条件（露光量）と３次元形状の特徴（配線幅）間の関係を、配線幅＝Ｆｒ（露光量）としておくものとする）Ｆｒに代入することで、クリティカルな実回路パターンの３次元形状の特徴を算出し、この値を予測値とする（Ｓ３０５）。このようにフィッティングにより求めた関数を用いることで、あらかじめ前処理Ｓ２０ｃで定義しておいた３次元形状の特徴について、チップ内の各クリティカルな実回路パターンの値を計算することができる。このようにクリティカルな実回路パターンの３次元形状の特徴が算出されれば、ユーザ若しくは実回路パターン算出部１６０９はその値を基準値と比較し、その時点でのパターンの出来栄えを評価することが可能である（Ｓ３０４）。
【００６４】
更に、上記第１〜第３の実施例に共通する製品製造時における測定処理Ｓ３０について説明する。即ち、製品ウェハの測定時には、そのウェハを光学的スキャタロメトリ装置２０に搭載する。そしてサーバ１６０６からその製品ウェハに対応したレシピをレシピ記憶部１６１０から光学的スキャタロメトリ装置２０に転送し、その内容にしたがってウェハ上のテストパターンの計測を行う。得られた測定値は、サーバ１６０６に転送され、形状特徴記憶部１６０７に格納された後、実回路パターン算出部１６０９において、レシピに設定された、チップ内のクリティカルな実回路パターンの３次元形状の特徴値が算出される。算出された結果は表示部１６１４に表示され、製造プロセス条件を評価することができる。更に、算出された値は露光装置１６１２やエッチャ１６１３等の製造装置に送られ、それらでは得られたデータを基に製造プロセスの制御を行う。
【００６５】
上述の実施例では、各種の測定装置とサーバ１６０６はネットワーク１６０１を経由して接続されているが、本発明はそのような形態には限られない。例えばサーバ１６０６の機能が計測装置や製造装置におさめられても良い。
【００６６】
このようなシステムにおいて、サーバ１６０６内の表示部１６１４や、各測定器、製造装置の表示部（図示せず）では、例えば図２１に示すような情報が表示される。即ち、測定中のウェハのレイアウト１７０１が表示され、測定したチップ１７０２がハイライトされる。更に、測定対象チップのレイアウト１７０３が表示され、前処理Ｓ２０により得たテストパターン１７０４での３次元形状特徴とクリティカルな実回路パターン１７０５の３次元形状の特徴の、プロセス条件との関係を表すグラフがグラフ表示部１７０６に表示される。そして計測されたテストパターンの測定値とそれから算出したクリティカルな実回路パターンの特徴値がその形状モデルと共に形状表示部１７０７に表示されている。更に、ウェハレイアウト１７０１においてチップを指定すれば、または、チップレイアウト１７０３においてクリティカルな実回路パターンを指定すれば、その部位に対応したデータが形状表示部１７０７に表示される。
【００６７】
このような表示部を有することで、ユーザは測定したテストパターンと着目したい実回路パターンの３次元形状を把握することができる。そして、実回路パターンの３次元形状が基準内であるか否かを調べることで、プロセスに問題が発生しているか、プロセスが変動していないか等を確認することができる。
【００６８】
次に、本発明に係る予め準備をしておく前処理Ｓ２０の第４の実施例Ｓ２０ｄと、製品製造時に製造プロセス条件を評価する測定処理Ｓ３０の第４の実施例Ｓ３０ｄとについて図２２及び図２３を用いて説明する。
【００６９】
図２２は、これら第４の実施例を実行する半導体デバイスの製造システムである計測システムの第２の実施例を示す。該計測システムの第２の実施例において、図１１に示す第１の実施例と相違する点は、サーバ１６０６内に、実回路パターン算出部１６０９の代わりにプロセス判定部２１０２を設け、更にプロセスウィンドウ記憶部２１０１を設けたことにある。それに伴って、レシピ記憶部１６１０には、どのテストパターンとどの実回路パターンとを対応させてプロセスウィンドウを定義するかを示す情報がレシピとして、格納されることになる。
【００７０】
図２３には、本発明に係るプロセスモニタリング法を説明するフローチャートを示す。本フローは、予め準備をしておく前処理Ｓ２０ｄと製品製造時に製造プロセス条件を評価する後処理Ｓ３０ｄの二つからなる。前処理Ｓ２０ｄの内、プロセス条件判定処理Ｓ２０８以外の部分については、図１２および図１５に示した第１〜第３の実施例における測定処理の前処理Ｓ２０ａ〜Ｓ２０ｃと同一であるため、ここでは説明を省略する。対応算出部１６０８は、プロセス条件判定処理Ｓ２０８において、実回路パターンエリア（特にクリティカルな部分）についてその回路パターンの３次元形状が基準どおり製造されるためのプロセス条件を設定する。つまり、対応算出部１６０８は、形状特徴記憶部１６０７に記憶された、さまざまに製造プロセス条件（プロセスパラメータ）を変動させて作成された各実回路パターンの３次元形状から、その実回路パターンを基準どおり作成することができる製造プロセス条件を決定する。対応算出部１６０８は、図２４に示すような例えば２つの製造プロセス条件を変動させて形成した実回路パターンの断面変化（灰色部がパターン部）を表示部１６１４に表示し、そのパターン形状が基準内であるプロセス条件を指定して入力することによってその実回路パターンを基準どおり作成することのできる製造プロセス条件を決定することができる。図中太点線で囲まれたエリアは、一般的にプロセスウィンドウ１９０１と呼ばれ、そのパターンが基準を満たしているプロセス条件の範囲を意味する。本前処理Ｓ２０ｄにおいて、複数のクリティカルな実回路パターン及びテストパターンの３次元形状を測定すれば、このようなプロセスウィンドウが測定領域毎、つまり各々のクリティカルな実回路パターン、テストパターンの数だけ定義されることになる。図２５はその様子を示したもので、チップ２００４内の、クリティカルな実回路パターン１（２００２）、クリティカルな実回路パターン２（２００２）、テストパターン２００３についてそのプロセスウィンドウの関係を示したものである。まず、対応算出部１６０８は、形状特徴記憶部１６０７に記憶されたクリティカルな実回路パターンのそれぞれについて、プロセスウィンドウを求める。ここで実回路パターン毎に基準（良品）となる実回路パターン、つまり正常に形成されるべき実回路パターンの基準は、同一であっても異なっていても良い。各パターンの実回路での役割が異なる場合には、基準が異なる場合がありうる。図中の太点線２００５、２００６は実回路パターン１、２、についてのプロセスウィンドウを示しており、その範囲となるプロセス条件が異なる場合を図示している。
【００７１】
そして、対応算出部１６０８は、複数のクリティカルな実回路パターンを正常に形成することができるプロセス条件を意味するプロセスウィンドウ２００５、２００６の重なりの部分２００７を求め、テストパターンに対するプロセスウィンドウとしてプロセスウィンド記憶部２１０１に記憶されることになる。即ち、テストパターンに対して決定されるプロセスウィンドウ２００７は、複数のクリティカルな実回路パターンを正常に形成することができるプロセス条件を意味することになる。
【００７２】
このように、前処理Ｓ２０ｄにおいて、プロセス条件を変動させて形成したテストパターンの３次元形状特徴データは形状特徴記憶部１６０７に記憶され、そのときのプロセス条件値はレシピ記憶部１６１０に記憶され、そのテストパターンに対するプロセスウィンドウ２００７のデータはプロセスウィンドウ記憶部２１０１に記憶される。これにより、対応算出部１６０８は、プロセスウィンドウ記憶部２１０１に記憶されたテストパターンに対するプロセスウィンドウ２００７のデータを基に、テストパターンの３次元形状とクリティカルな実回路パターンを正常に製造するためのプロセス条件との対応を取ることができ、対応関係記憶部１６１１に記憶することができることになる。
【００７３】
次に、製品製造時に製造プロセス条件を評価する測定処理Ｓ３０の第４の実施例Ｓ３０ｄとについて説明する。第４の実施例Ｓ３０ｄでは、まず、製品ウェハのテストパターンを光学的スキャタロメトリ装置２０で測定し、そのテストパターンの３次元形状特徴を取得して形状特徴記憶部１６０７に記憶させる。そして、プロセス判定部２１０２は、形状特徴記憶部１６０７に記憶されたそのテストパターンの３次元形状特徴を用いて、対応関係記憶部１６１１に記憶されたプロセス条件との対応関係に基づいてそのときのプロセス条件を特定する。更に、プロセス判定部２１０２は、前処理Ｓ２０ｄにおいて求めておいた、製造プロセス条件（例えば、プロセス条件１およびプロセス条件２）とクリティカルな実回路パターンのプロセスウィンドウ（例えば重なり部２００７）との対応関係と、その時点での製造プロセス条件を比較することで、その時点での製造プロセス条件が適切かどうかを判定し、その結果を出力部である表示部１６１４に出力することができる。この際、現在の製造プロセス条件がプロセスウィンドウ内にあるか否か、つまりその時点でのプロセスが良いか悪いかという２者択一の出力をすることもできるし、さらに細かいプロセス制御を行うこともできる。例えば、図２５において、複数のクリティカルな実回路パターンのプロセスウィンドウ２００５、２００６の重なりである、テストパターンのプロセスウィンドウ２００７に対し、例えばその中心を製造プロセスの最適値と定義すれば、プロセス判定部２１０２は、その時点での製造プロセスの条件とその最適値のずれを計算し、ネットワーク１６０１を介して、ずれ量を露光装置１６１２やエッチャ１６１３等の製造装置にフィードバックすることで製造プロセスの制御を行うこと（修正すること）も可能となる。
【００７４】
なお、計測システムの第２の実施例においては、サーバ１６０６内の表示部１６１４や、各測定器、製造装置の表示部（図示せず）には、例えば図２６に示すような情報を表示することが可能である。即ち、測定中のウェハのレイアウト１７０１が表示され、測定したチップ１７０２がハイライトされている。測定対象チップのレイアウト１７０３が表示され、前処理Ｓ２０ｄにより得たクリティカルな実回路パターンのプロセスウィンドウ２２０４及びテストパターンのプロセスウィンドウ２２０３がプロセスウィンドウ表示部２２０１に表示されている。そして計測されたテストパターンの測定値はテストパターンの測定値表示部２２０５に、また、その値から算出したプロセス条件２００２は、プロセスウィンドウ表示部２２０１内に表示される。このような表示部を有することで、プロセスに問題が発生しているか、プロセスが変動していないか等を確認することができる。
【００７５】
また、上述の実施例では、各種の測定装置とサーバ１６０６はネットワーク１６０１を経由して接続されているが、本発明はそのような形態には限られない。例えばサーバ１６０６の機能が計測装置や製造装置におさめられても良い。
【００７６】
【発明の効果】
以上で説明したように、本発明によれば、光学的スキャトロメトリ装置による３次元計測技術を利用して高速で超微細化実回路パターンの製造プロセス評価を可能にして半導体デバイスを製造することができる効果を奏する。
【００７７】
また、本発明によれば、光学的スキャトロメトリ装置によるテストパターンの３次元計測結果から、超微細化実パターンの出来映えが適正となるような製造プロセス条件の制御が可能となる効果を奏する。
【図面の簡単な説明】
【図１】本発明に係る半導体デバイスの製造工程におけるホト工程とエッチング工程を示す図である。
【図２】本発明に係る超微細なラインパターンの断面形状を説明するための図である。
【図３】本発明に係る超微細な穴パターンの断面形状を説明するための図である。
【図４】本発明に係る超微細な実回路パターンを上方から平面的に観察した場合を示す図である。
【図５】本発明に係る半導体ウェハとチップを示す図である。
【図６】本発明に係るライン＆スペースパターンからなるテストパターンの一実施例を示す斜視図である。
【図７】本発明に係る光学的スキャタロメトリ装置の一実施例を示す構成図である。
【図８】テストパターンを測定対象としたとき、図７に示す分光部から得られる散乱光強度分布の一実施例を示す図である。
【図９】露光量とフォーカス値が変動したことにより生じる超微細な配線の断面パターンの形状変化を模式的に示した図である。
【図１０】本発明に係る光学的スキャタロメトリ装置でテストパターンの３次元形状を計測するために、予め定義をしておくラインパターンの断面形状のモデルの実施例を示す図である。
【図１１】本発明に係る半導体デバイスの製造システムである計測システムの第１の実施例の構成を示す図である。
【図１２】本発明に係る予め準備をしておく前処理の第１及び第２の実施例と、製品製造時に製造プロセス条件を評価する測定処理の第１及び第２の実施例とを示す処理フロー図である。
【図１３】本発明に係るプロセス条件である露光量及びフォーカス値における線幅についてのテストパターンと実回路パターンとの対応関係を説明するための図である。
【図１４】本発明に係るプロセス条件である露光量及びフォーカス値における壁面角度についてのテストパターンと実回路パターンとの対応関係を説明するための図である。
【図１５】本発明に係る予め準備をしておく前処理の第３の実施例と、製品製造時に製造プロセス条件を評価する測定処理の第３の実施例とを示す処理フロー図である。
【図１６】プロセス条件である露光量とテストパターンの３次元形状の特徴である線幅との関係を示す図である。
【図１７】プロセス条件である露光量とテストパターンの３次元形状の特徴である線幅との関係を、フィッティング関数を用いて示した図である。
【図１８】プロセス条件として露光量とし、３次元形状の特徴を線幅としたときにおいて、テストパターンとクリティカルな実回路パターンの対応関係を示す図である。
【図１９】複数箇所のテストパターンと複数個所のクリティカルな実回路パターンについてその３次元形状の特徴とプロセスパラメータとを表形式で関係付けて記憶させたデータを示す図である。
【図２０】チップにおけるテストパターンとクリティカルな実回路パターンを示す図である。
【図２１】図１１に示す計測システムの第１の実施例で測定された結果を表示する実施例を示す図である。
【図２２】本発明に係る半導体デバイスの製造システムである計測システムの第２の実施例（プロセスモニタリングシステム）の構成を示す図である。
【図２３】本発明に係る予め準備をしておく前処理の第４の実施例と、製品製造時に製造プロセス条件を評価する測定処理の第４の実施例とを示す処理フロー図である。
【図２４】プロセス変動と３次元形状変化の関係に対してプロセスウィンドウを設定することを説明するための図である。
【図２５】実回路パターン及びテストパターンに対して設定されるプロセスウィンドウの例示図である。
【図２６】図２２に示す計測システムの第２の実施例で測定された結果を表示する実施例を示す図である。
【符号の説明】
１…半導体ウェハ、２…ＸＹＺθステージ、３…白色光源、４…対物レンズ、５…入射光、６…反射光、７…集光レンズ、８…受光部、９…分光部、１０…記憶部、１１…光学シミュレーション部、１２…記憶部（ライブラリ）、１３…制御ＣＰＵから構成される比較部（検索部）、２０…光学的スキャタロメトリ装置、２１…入力手段、２２…表示装置、２３…記憶装置、１０１…散乱光強度分布、３００…半導体チップ、３０１…チップ本体部、３０２、３０３…スクライブ部、３０５…テストパターン、３０５Ｌ…ライン部、３０５Ｓ…スペース部、５００ａ、５００ｂ…テストパターンのモデル、５０１…スペース部モデル、５０２…ライン部モデル、７０１…パターン部、７０２…線幅、７０３…膜厚、７０４…側壁角度、７０５…裾引き、７０６…トップ丸み、７０７…ノッチ深さ、７０８…ノッチ高さ、８０１…上部径、８０２…側壁角度、８０３…上部丸み、８０４…底部丸み、８０５…底部径、９０１…ラインパターン、９０２…スペースパターン、９０３…穴パターン、９０４…角の丸み、９０５…パターンエッジの揺らぎ、９０６…パターン間の間隔、１２０１…フィッティング曲線（フィッティング関数）、１３０１…テストパターンのフィッティング曲線（フィッティング関数）、１３０２…実回路パターンのフィッティング曲線（フィッティング関数）、１５０１…テストパターンＡ、１５０２…テストパターンＢ、１５０３…実回路パターンＣ、１５０４…実回路パターンＤ、１６０１…ネットワーク、１６０２…断面ＳＥＭ、１６０３…ＡＦＭ、１６０４…測長ＳＥＭ、１６０６…サーバ、１６０７…形状特徴記憶部、１６０８…対応算出部、１６０９…実回路パターン算出部、１６１０…レシピ記憶部、１６１１…対応関係記憶部、１６１２…露光装置、１６１３…エッチャ、１６１４…表示部、２１０１…プロセスウィンドウ記憶部、２１０２…プロセス判定部、２００１…実回路パターン１、２００２…実回路パターン２、２００３…テストパターン、２００４…チップ、２００５…実回路パターン１プロセスウィンドウ、２００６…実回路パターン２プロセスウィンドウ、２００７…テストパターンプロセスウィンドウ、２２０１…プロセスウィンドウ表示部、２２０５…テストパターン測定値表示部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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