(57)【要約】      （修正有）【課題】ビット線の充電または、放電する際の消費電力を低減させる。【解決手段】電荷再利用電源からの出力電圧を用いてビット線を充電し、ビット線の電荷を放電する場合には、電荷再利用電源の方に電荷を回収する。すなわち、記憶素子の接地線を電荷再利用型電源に接続されるパワークロック線とし、回収手段はビット線の電荷を放電する場合にパワークロック線を解して電荷を回収する。【選択図】      図１
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【特許請求の範囲】
【請求項１】
ビット線と、該ビット線を充電する充電手段と、該ビット線を介して接続される記憶素子からなるメモリセルブロックと、各記憶素子を駆動するワード線と、該ワード線により選択された記憶素子の状態により、電流が接地方向に流れる場合に、該ビット線の電圧が低下し、電流が流れない場合にビット線の電圧が保たれることを判定する該ビット線に接続される判定回路とを有するメモリ回路であって、
前記充電手段は、電荷再利用電源からの出力電圧を用いて前記ビット線を充電する手段を有し、
前記ビット線の電荷を放電する場合に、前記電荷再利用電源の方に電荷を回収する回収手段を有することを特徴とするメモリ回路。
【請求項２】
前記記憶素子の接地線を、前記電荷再利用型電源に接続されるパワークロック線とし、
前記回収手段は、
前記ビット線の電荷を放電する場合に、前記パワークロック線を介して前記電荷を回収する請求項１記載のメモリ回路。
【請求項３】
前記ビット線がプリチャージされているときに、前記パワークロックの電圧がピーク電圧に達した後に、該ビット線と前記パワークロック線を電気的に接続する手段を有する請求項１記載のメモリ回路。
【請求項４】
ビット線と、該ビット線を充電する充電手段と、該ビット線を介して接続される記憶素子からなるメモリセルブロックと、各記憶素子を駆動するワード線と、該ワード線により選択された記憶素子の状態により、電流が接地方向に流れる場合に、該ビット線の電圧が低下し、電流が流れない場合にビット線の電圧が保たれることを判定する該ビット線に接続される判定回路とを有するメモリ回路におけるデータ読み出し方法において、
電荷再利用型電源に接続されるパワークロック線を介して前記ビット線を断熱充電的に充電し、
前記ワード線を選択し、
前記パワークロック線と前記ワード線に接続される記憶素子を接続し、
前記パワークロック線を介して前記ビット線を断熱充電的に放電し、該ビット線の電荷を回収し、
前記ビット線の電位を前記判定回路に取込み、該ビット線の電位を判定することを特徴とするデータ読み出し方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、メモリ回路及びデータ読み出し方法に係り、特に、メモリにおいてビット線の電荷の充電／放電に対して断熱充電を行う回路構成を有するメモリ回路及びメモリ回路からデータを読み出すためのデータ読み出し方法に関する。
【０００２】
【従来の技術】
従来知られているＥＥＰＲＯＭのデータの読み出し方法をＮＡＮＤ型について説明する。
【０００３】
図５は、従来のＮＡＮＤ型ＥＥＰＲＯＭの回路構成を示す。
【０００４】
同図に示す各メモリブロック２０は、ＧＮＤ線から縦積みで記憶素子であるトランジスタ１０が直列接続されて、ビット線ＢＬ１，ＢＬ２に接続されている。ビット線ＢＬ１、ＢＬ２は、シールド用トランジスタ１１、１２に接続され、ビット線ＢＬ１は、センス回路１３及び定電圧電源ＶＤＤ１４に接続されている。
【０００５】
仮に、ワード線１（ＷＬ１）には０Ｖ、その他のワード線（ＷＬ２，ＷＬ３，ＷＬ４）にはＶｐａｓｓの電圧を与えるとする。このとき、ワード線１（ＷＬ１）のトランジスタ１０ｂが選択されることになり、選択されたトランジスタ１０ｂの状態は、図６に示すように、低閾値（低Ｖｔｈ）状態では、ローインピーダンス（電流が流れる）、高閾値（高Ｖｔｈ）状態では、ハイインピーダンス（電流が流れない）となる。
【０００６】
ＥＥＰＲＯＭでは、ビット線を所定の電圧にまでプリチャージしておき、記憶素子に電流が流れるか否かで変化するビット線電圧を、ダミーセルの参照電圧と比較する。センス回路１３としては、ラッチ型回路が用いられる。以下に詳しく動作例を説明する。
【０００７】
図５に示す従来の回路図において、ビット線をプリチャージする時に、定電圧電源ＶＤＤ１４を用いる。また、放電するときにＧＮＤ線１５を用いる。以下に詳細な動作例について、図７に基づいて説明する。
【０００８】
まず、初期状態から、ＰＲＥ１６をＨｉｇｈとして、プリチャージを行う。また、ワード線（ＷＬ１〜ＷＬ４）は全てＨｉｇｈとしており、このとき、記憶素子内のすべてのトランジスタは導通している。図７では、ビット線の電位はＢＬ１で示しており、ＰＲＥ１６がＨｉｇｈとなると直ちに上昇する。次に、ワード線１（ＷＬ１）をＬｏｗとする。このとき、ワード線１（ＷＬ１）に関するトランジスタ１０ｂが選択される。選択されたトランジスタ１０ｂが高閾値である時に導通せず、低閾値であるときに導通する。
【０００９】
次に、ＢＳＳ１７をＨｉｇｈとして、ＧＮＤ線と記憶素子であるトランジスタ１０ｂ〜ｅを接続する。選択されたトランジスタ１０ｂが導通している時には、ビット線ＢＬ１の電荷はＧＮＤ線１５へと放電される。また、選択されたトランジスタ１０ｂが導通していない時には、ビット線ＢＬ１の電荷は放電されずに、高い電位を保ったままである。
【００１０】
その後、ＢＳＳ１７をＬｏｗとして、ＧＮＤ線１５と記憶素子であるトランジスタ１０ｂ〜ｅの接続を切る。そして、ワード線１（ＷＬ１）をＨｉｇｈとして、すべてのワード線（ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４）をＨｉｇｈとして、メモリセルブロック２０のすべてのトランジスタを導通状態とする。
【００１１】
次に、センス信号ＳをＨｉｇｈとして、ビット線の電位をセンス回路１３の方に取り込むことにより、ビット線ＢＬ１の電位が高いか、低いかを判定する。
【００１２】
次に、ＢＤＳをＬｏｗとして、ビット線とメモリセルブロックを電気的に切り離す。そして、新たにメモリセルブロックを選択することを繰り返す。
【００１３】
ここで、ＢＤＳは、どのメモリセルブロックを有効にするかを選択するための信号である。１つのメモリセルブロック内において、ワード線を移動させる場合には、選択したメモリセルブロックは変化しないために、ＢＤＳの状態を変える必要がない。
【００１４】
なお、２回目のビット線の充電のタイミングチャートは、１回目の繰り返しである（上記の従来の回路については、例えば、非特許文献１、非特許文献２参照。）。
【００１５】
【非特許文献１】
フラッシュメモリ技術ハンドブック、桝岡富士雄編者、サイエンスフォーラム１９９３．
【非特許文献２】
宮本順一、作井康司、渥美滋、吉川邦良著、フラッシュメモリ、低消費電力・高速ＬＳＩ技術、桜井貴康編者、リアライズ社、ｐ．１９２（１９９８）．
【００１６】
【発明が解決しようとする課題】
しかしながら、上記従来の方式では、ビット線のプリチャージを行っているために、大きな負荷容量を持つビット線の充放電のために、消費電力を低減できないという問題がある。
【００１７】
本発明は、上記の点に鑑みなされたもので、ビット線の充電または、放電する際の消費電力を低減させることが可能なメモリ回路及びデータ読み出し方法を提供することを目的とする。
【００１８】
【課題を解決するための手段】
本発明は、ビット線と、該ビット線を充電する充電手段と、該ビット線を介して接続される記憶素子からなるメモリセルブロックと、各記憶素子を駆動するワード線と、該ワード線により選択された記憶素子の状態により、電流が接地方向に流れる場合に、該ビット線の電圧が低下し、電流が流れない場合にビット線の電圧が保たれることを判定する該ビット線に接続される判定回路とを有するメモリ回路であって、
充電手段は、電荷再利用電源からの出力電圧を用いてビット線を充電する手段を有し、
ビット線の電荷を放電する場合に、電荷再利用電源の方に電荷を回収する回収手段を有する。
【００１９】
また、本発明は、記憶素子の接地線を、電荷再利用型電源に接続されるパワークロック線とし、
回収手段は、ビット線の電荷を放電する場合に、パワークロック線を介して電荷を回収する。
【００２０】
また、本発明は、ビット線がプリチャージされているときに、パワークロックの電圧がピーク電圧に達した後に、該ビット線とパワークロック線を電気的に接続する手段を有する。
【００２１】
本発明は、ビット線と、該ビット線を充電する充電手段と、該ビット線を介して接続される記憶素子からなるメモリセルブロックと、各記憶素子を駆動するワード線と、該ワード線により選択された記憶素子の状態により、電流が接地方向に流れる場合に、該ビット線の電圧が低下し、電流が流れない場合にビット線の電圧が保たれることを判定する該ビット線に接続される判定回路とを有するメモリ回路におけるデータ読み出し方法において、
電荷再利用型電源に接続されるパワークロック線を介してビット線を断熱充電的に充電し、
ワード線を選択し、
パワークロック線とワード線に接続される記憶素子を接続し、
パワークロック線を介してビット線を断熱充電的に放電し、該ビット線の電荷を回収し、
ビット線の電位を判定回路に取込み、該ビット線の電位を判定する。
【００２２】
上記のように、本発明は、従来のようにメモリセルブロックの接地線をグランドには接続せず、電荷再利用型電源に接続されたパワークロック線に接続し、ビット線への充電／放電をこのパワークロック線を介して行うことにより、ビット線の充電／放電に要する消費電力を、従来の定電圧電源でプリチャージする構成に比べて消費電力を低減させることが可能となる。
【００２３】
【発明の実施の形態】
以下、図面と共に本発明の実施の形態を説明する。
【００２４】
図１は、本発明の一実施の形態におけるメモリ回路の構成を示す。
【００２５】
本実施の形態では、ビット線をプリチャージする時に、従来の図５に示すＶＤＤ１４の代わりに、電荷再利用型電源（図示せず）に接続されているパワークロック線ＰＣＫ２２を用いている。また、従来回路のＧＮＤ１５の代わりにパワークロック線２１を用いており、これにより電荷の回収を行うことが可能となる。これ以外は、前述の図５の構成と同様である。なお、電荷再利用型電源については、［特願平１１−３３９５３，多相式電荷リサイクル階段状電源回路］や、［Ｓｈｕｎｊｉ  Ｎａｋａｔａ  ｅｔ  ａｌ．，  Ａ  ｌｏｗ  ｐｏｗｅｒ  ｍｕｌｔｉｐｌｉｅｒ  ｕｓｉｎｇ  ａｄｉａｂａｔｉｃ  ｃｈａｒｇｉｎｇ  ｂｉｎａｒｙ  ｄｅｃｉｓｉｏｎ  ｄｉａｇｒａｍ  ｃｉｒｃｕｉｔ，  Ｊｐｎ．  Ｊ．  Ａｐｐｌ．  Ｐｈｙｓ．  ３９，  ２３０５（２０００）  ］に記載されているものが利用可能である。これにより、電荷の回収を行うことが可能となる。
【００２６】
以下に、詳細な動作を図２を用いて説明する。
【００２７】
図２は、本発明の一実施の形態におけるメモリ回路のタイミングチャートであり、図３は、本発明の一実施の形態における動作を説明するための図である。
【００２８】
まず、初期状態から（ビット線がＬｏｗ）（ステップ１０１）、ＰＲＥ１６をＨｉｇｈとして、プリチャージの準備を行う（ステップ１０３）。また、ワード線（ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４）は、全てＨｉｇｈとしており、記憶素子内のすべてのトランジスタ１０ｂ，ｃ，ｄ，ｅ，ｈ，ｉ，ｊ，ｋは導通している。次に、パワークロック線ＰＣＫ２２を緩やかに上昇させ、ビット線ＢＬ１も上昇させる（ステップ１０４）。図２に示すように、ビット線の電位はＢＬ１で示しているように、ＰＣＫの上昇と共に同じように緩やかに上昇する。
【００２９】
次に、ワード線ＷＬ１をＬｏｗとする。このとき、ワード線ＷＬ１に関するトランジスタ１０ｂが選択される。選択されたトランジスタ１０ｂが高閾値であるときに導通せず、低閾値である時に導通する。
【００３０】
次に、ＢＳＳ１７をＨｉｇｈとしてＰＣＫ線２１と記憶素子であるトランジスタ１０ｂ〜ｅを接続する（ステップ１０５）。そして、ＰＣＫ線２１の電位を緩やかに低減し、ビット線ＢＬ１の電荷を回収する（ステップ１０６）。ここで選択されたトランジスタ１０ｂが高閾値であるときに導通せず、ビット線ＢＬ１の電荷は回収されず高い電位を保ったままである。また、選択されたトランジスタ１０ｂが低閾値であるときに導通し、ビット線ＢＬ１の電荷はＢＳＳ１７を入力とするトランジスタ１０ｆと接続されたＰＣＫ線２１を通して回収される。
【００３１】
ＰＫＣ線２１の電位が低下した後、ＢＳＳ１７をＬｏｗとして、ＰＣＫ線２１とメモリセルブロック２０の接続を切る（ステップ１０７）。
【００３２】
そして、ワード線ＷＬ１をＨｉｇｈとして、すべてのワード線（ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４）をＨｉｇｈとして、すべての記憶素子であるトランジスタ１０ｂ，ｃ，ｄ，ｅ，ｈ，ｉ，ｊ，ｋを導通状態とする。
【００３３】
次に、センス信号ＳをＨｉｇｈとして、ビット線ＢＬ１の電位をセンス回路１３の方に取り込むことにより、ビット線ＢＬ１の電位が高いか、低いかを判定する。
【００３４】
次に、ＢＤＳ線１８をＬｏｗとして、ビット線ＢＬ１とメモリセルブロック２０を電気的に切り離す。そして、新たなメモリセルブロックを選択することを繰り返す。ここで、ＢＤＳは、どのメモリセルブロックを有効にするかを選択するための信号である。１つのメモリセルブロック２０内において、ワード線を移動させる場合には、選択したメモリセルブロックは変化しないために、ＢＤＳの状態を変える必要がない。図２では、選択メモリセルブロックが毎回変わる場合を考慮したタイミングチャートを示している。
【００３５】
次に、ビット線の２回目の充電を行う場合について述べる。図２から明らかなように、１回目の充電と殆ど同じことを繰り返す。異なる点は、ビット線がすでにチャージされているようなビット線がほぼ１／２の確率で存在することである（ここで、“１”（Ｈｉｇｈ）と“０”（Ｌｏｗ）の存在確率が共に１／２であることを考慮している）。
【００３６】
ビット線が既にチャージされてＨｉｇｈの状態の場合には、１回目のタイムチャートとは異なり、ＰＣＫが完全にＨｉｇｈになった時点で、ＰＲＥ１６をＨｉｇｈにする（ステップ１０２）。これにより、ビット線をＰＣＫのピーク電圧により充電する。こうすることにより、高電位のビット線から低電位のパワークロック線ＰＣＫ２２への電荷の移動を防ぐことが可能となり、消費エネルギーの点からも有効である。
【００３７】
ビット線がＬｏｗの状態の場合には、１回目のタイムチャートと全く同じであり、ＰＲＥをまずＨｉｇｈにする。そして、ＰＣＫを緩やかに上昇させ、ビット線を充電する。
【００３８】
この電荷再利用型電源に接続されるパワークロック線ＰＣＫを用いることにより、図４に示すように、充電／放電する際のエネルギーを１／１０程度以下に低減することが可能である。
【００３９】
断熱論理の場合、ビット線の電位を緩やかに上昇／下降させるために、ＣＭＯＳ論理に比べて電流密度を小さくでき、エレクトロマイグレーションが起こりにくいという特徴がある。よって、ＣＭＯＳ論理よりも配線断面積の低減が可能であり、ビット線の負荷容量を小さくすることができ、一層の低エネルギー化が可能である。
【００４０】
なお、本発明は、上記の実施の形態に限定されることなく、特許請求の範囲内において、種々変更・応用が可能である。例えば、ＮＡＮＤ型のみならず、ＮＯＲ型に対しても適用できることは言うまでもない。
【００４１】
【発明の効果】
従来の方式では、ビット線のプリチャージを行っているため、ビット線の充電／放電の消費電力が大きいという問題があったが、上述のように本発明によれば、ビット線のプリチャージに電荷再利用型電源によるパワークロックを用いるために、消費電力が１／１０程度に低減することができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態におけるメモリ回路の構成図である。
【図２】本発明の一実施の形態におけるメモリ回路の動作を説明するための図である。
【図３】本発明の一実施の形態における動作を説明するための図である。
【図４】本発明の効果を示す図である。
【図５】従来のＮＡＮＤ型ＥＥＰＲＯＭの回路構成図である。
【図６】選択されたトランジスタの状態を説明するための図である。
【図７】従来のメモリ回路のタイミングチャートである。
【符号の説明】
１０  記憶素子（トランジスタ）
１１，１２シールド用トランジスタ
１３  センス回路
１４  定電圧電源（ＶＤＤ）
１５  グランド線（ＧＮＤ）
１６  プリチャージ信号（ＰＲＥ）
１７  選択ゲート信号（ＢＳＳ）
１８  選択ゲート信号（ＢＤＳ）
２０  メモリセルブロック
２１  パワークロック線（ＰＣＫ）
２２  パワークロック線（ＰＣＫ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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