(57)【要約】【課題】半導体集積回路装置のリーク電流を低減し、装置の高性能化を図る。【解決手段】プラグＰａ等の上に、ボロンを添加したアモルファスシリコン膜およびアモルファスシリコン膜を順次堆積し、１００気圧下、５００℃、アルゴン雰囲気中で、１〜１０時間の熱処理を施すことにより、これらのアモルファスシリコン膜を多結晶化し、多結晶シリコン膜７ａおよび９ａとした後、さらに、ボロンを添加したアモルファスシリコン膜１３を堆積し、その上部の窒化シリコン膜１７等をマスクに、アモルファスシリコン膜１３、多結晶シリコン膜７ａおよび９ａをエッチングし、シリコン柱１９を形成した後、その側壁にゲート絶縁膜２１を形成し、さらに、ゲート電極２３ａを形成する。このように縦型ＭＩＳＦＥＴのチャネル層となるアモルファスシリコン膜の多結晶化を高圧、低温下で行うことにより結晶粒間の隙間を小さくし、リーク電流を低減する。【選択図】　　図１０
2004128182.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）基板上に、アモルファス状態の半導体膜を形成する工程と、
（ｂ）前記半導体膜に１０気圧以上、２５℃以上７００℃以下の雰囲気下で、熱処理を施し、前記半導体膜を結晶化する工程と、
（ｃ）前記半導体膜中にチャネル部を有するＭＩＳＦＥＴを形成する工程と、
を有することを特徴とする半導体集積回路装置の製造方法。
【請求項２】
（ａ）第１の半導体領域を形成する工程と、
（ｂ）前記第１の半導体領域上にアモルファス状態の半導体膜を形成する工程と、
（ｃ）前記（ｂ）工程の後、前記半導体膜に１０気圧以上、２５℃以上７００℃以下の雰囲気下で、熱処理を施し、前記半導体膜を結晶化する工程と、
（ｄ）前記半導体膜の上部に第２の半導体領域を形成する工程と、
（ｅ）前記半導体膜を柱状にパターニングする工程と、
（ｆ）前記（ｅ）工程の後、前記半導体膜の側壁に絶縁膜を介してゲート電極を形成する工程と、
を有することを特徴とする半導体集積回路装置の製造方法。
【請求項３】
一対の縦型のｐチャネル型ＭＩＳＦＥＴを有するＳＲＡＭメモリセルを有する半導体集積回路装置の製造方法であって、
（ａ）ｐ型の第１半導体領域を形成する工程と、
（ｂ）前記第１半導体領域上にアモルファス状態の半導体膜を形成する工程と、
（ｃ）前記（ｂ）工程の後、前記半導体膜に１０気圧以上、２５℃以上７００℃以下の雰囲気下で熱処理を施し、前記半導体膜を結晶化する工程と、
（ｄ）前記半導体膜の上部にｐ型の第２半導体領域を形成する工程と、
（ｅ）前記半導体膜を柱状にパターニングする工程と、
（ｆ）前記（ｅ）工程の後、前記半導体膜の側壁に絶縁膜を介してゲート電極を形成する工程と、
を有することを特徴とする半導体集積回路装置の製造方法。
【請求項４】
（ａ）第１の半導体領域と、
（ｂ）前記第１の半導体領域上に形成された半導体柱と、
（ｃ）前記半導体柱の上部に形成された第２の半導体領域と、
（ｄ）前記半導体柱の側壁に、絶縁膜を介して形成されたゲート電極と、
を有し、
（ｅ）前記半導体柱は、アモルファス状態の半導体を、高圧下で熱処理することにより結晶化された半導体よりなることを特徴とする半導体集積回路装置。
【請求項５】
（ａ）第１の半導体領域と、
（ｂ）前記第１の半導体領域上に形成された半導体柱と、
（ｃ）前記半導体柱の上部に形成された第２の半導体領域と、
（ｄ）前記半導体柱の側壁に、絶縁膜を介して形成されたゲート電極と、
を有し、
（ｅ）前記半導体柱およびゲート電極は、多結晶化した半導体材料より成り、
前記半導体柱の結晶粒の粒界は、前記ゲート電極の結晶粒の粒界より小さいことを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置およびその製造技術に関し、特に、アモルファス状態の半導体を結晶化する技術に関するものである。
【０００２】
【従来の技術】
シリコン（Ｓｉ）膜等の半導体膜は、ＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）装置等を用いてアモルファス（非結晶化）状態で成膜することが可能である。
【０００３】
このようなアモルファス状態の膜に、１気圧下で、５００〜７００℃程度の熱処理を施すと、多結晶化する。
【０００４】
このような多結晶膜、例えば、ポリシリコン膜は、半導体装置のゲート電極やプラグ（接続部）等、種々の導電性部に用いられる。
【０００５】
【発明が解決しようとする課題】
本発明者らは、半導体集積回路装置の研究・開発に従事しており、この度、縦型ＭＩＳＦＥＴ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）の構造およびその製法についての検討を行った。
【０００６】
この縦型ＭＩＳＦＥＴの構成は種々提案されているが、例えば、シリコン膜等よりなる半導体柱を形成し、その上部および下部にソース・ドレインとなる半導体領域を設けるという構造がある。
【０００７】
ここで、この半導体柱に前述の多結晶化されたシリコン膜を用いた場合、トランジスタのソース・ドレイン間のリーク電流が大きくなるという問題がある。
【０００８】
これは、多結晶シリコン膜中には、複数の結晶粒が存在し、結晶粒界（結晶粒と結晶粒との間）に沿って電流が流れやすくなることが原因と考えられる。
【０００９】
なお、例えば、Ｑ．Ｃ．Ｏｕｙａｎｇ、ＩＥＥＥ　ｔｒａｎｓ．　Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅｓ，　ｖｏｌ．４８，Ｎｏ．６（２００１）ｐ．１２４５−１２５０．“Ｂｕｉｌｔ−ｉｎ　Ｌｏｎｇｉｔｕｄｉｎａｌ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔｓ　ｉｎ　Ｓｕｂ−１００ｎｍ　Ｇｒａｄｅｄ　ｓｉ１−ｘＧｅｘ　Ｃｈａｎｎｅｌ　ＰＭＯＳＥＦＴｓ”には、チャネル部にシリコン・ゲルマニウム合金を用いたＭＯＳトランジスタが記載されている。
【００１０】
本発明の目的は、半導体集積回路装置のリーク電流の低減を図ることにある。
【００１１】
また、本発明の他の目的は、半導体集積回路装置の高性能化を図ることにある。
【００１２】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１３】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１４】
（１）本発明の半導体集積回路装置の製造方法は、（ａ）基板上に、アモルファス状態の半導体膜を形成する工程と、（ｂ）前記半導体膜に１０気圧以上、２５℃以上７００℃以下の雰囲気下で、熱処理を施し、前記半導体膜を結晶化する工程と、（ｃ）前記半導体膜中にチャネル部を有するＭＩＳＦＥＴを形成する工程と、を有するものである。
【００１５】
（２）本発明の半導体集積回路装置は、（ａ）第１の半導体領域と、（ｂ）前記第１の半導体領域上に形成された半導体柱と、（ｃ）前記半導体柱の上部に形成された第２の半導体領域と、（ｄ）前記半導体柱の側壁に、絶縁膜を介して形成されたゲート電極と、を有し、（ｅ）前記半導体柱は、アモルファス状態の半導体を、高圧下で熱処理することにより結晶化された半導体よりなる。
【００１６】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
【００１７】
（実施の形態１）
本発明の実施の形態１である半導体集積回路装置の製造方法を図１〜図１１を用いて工程順に説明する。図１〜図１１は、本発明の実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図もしくは要部平面図である。
【００１８】
まず、図１に示すように、半導体基板（例えば、シリコン基板）１上に、絶縁膜として例えば酸化シリコン膜３をＣＶＤ法により堆積する。次いで、酸化シリコン膜３上に、導電性膜を堆積し、フォトリソグラフィー技術を用いて所望の形状にパターニングすることにより、引き出し電極５ａを形成する。この引き出し電極は、ＭＩＳＦＥＴのソースもしくはドレインの引き出し電極となる。
【００１９】
次いで、図２に示すように、引き出し電極５ａ上を含む酸化シリコン膜３上に、絶縁膜として例えば酸化シリコン膜６を堆積する。
【００２０】
次いで、引き出し電極５ａの酸化シリコン膜６を除去することによりコンタクトホールを形成し、さらに、この内部に導電性膜として例えばタングステン膜を埋め込むことによりプラグＰａを形成する。
【００２１】
次いで、プラグＰａ上を含む酸化シリコン膜６上に、ｐ型不純物として例えばボロンを添加したアモルファスシリコン膜７を堆積する。このアモルファスシリコン膜７は、例えば、減圧ＣＶＤ法により、装置内において（ｉｎ−ｓｉｔｕで）ボロンをドープしながら成膜することが可能である。
【００２２】
次いで、アモルファスシリコン膜７上に、アモルファスシリコン膜９を形成する。このアモルファスシリコン膜９は、アモルファスシリコン膜７を形成した減圧ＣＶＤ装置内で、半導体基板１を大気に晒すことなく、連続して形成することができる。
【００２３】
次いで、半導体基板１に、１００気圧下、５００℃、アルゴン（Ａｒ）雰囲気中で、１〜１０時間の熱処理（アニール）を施す。
【００２４】
この熱処理によりアモルファスシリコン膜７および９は、多結晶化（結晶化）する。即ち、ボロンを含有するアモルファスシリコン膜７は、ボロンを含有する多結晶シリコン膜７ａとなり、アモルファスシリコン膜９は、多結晶シリコン膜９ａとなる（図３）。
【００２５】
なお、前記熱処理は、多結晶シリコン膜９ａに後述する不純物を注入した後に行ってもよい。また、アモルファスシリコン膜９を成膜しつつ不純物を注入した後に行ってもよい。また、後述するアモルファスシリコン膜１３の堆積後や、シリコン柱１９の形成後にかかる熱処理を行ってもよい。
【００２６】
次いで、図４に示すように、多結晶シリコン膜９ａ上に、スルー絶縁膜として例えば酸化シリコン膜１１を減圧ＣＶＤ法で堆積し、多結晶シリコン膜９ａ中に、ｎ型不純物として例えばリンをイオン打ち込みする。この多結晶シリコン膜９ａは、縦型のｐチャネル型ＭＩＳＦＥＴのチャネル層となる。
【００２７】
次いで、図５に示すように、酸化シリコン膜１１をエッチングにより除去し、多結晶シリコン膜９ａ上に、ｐ型不純物として例えばボロンを添加したアモルファスシリコン膜１３を減圧ＣＶＤ法でアモルファスシリコン膜７と同様に堆積する。
【００２８】
次いで、図６に示すように、アモルファスシリコン膜１３上に、絶縁膜として例えば酸化シリコン膜１５を７００℃、２．５Ｐａの雰囲気下の減圧ＣＶＤ法により形成する。
【００２９】
次いで、酸化シリコン膜１５上に絶縁膜として例えば窒化シリコン膜１７をプラズマＣＶＤ法により形成する。
【００３０】
次いで、図７に示すように、フォトリソグラフィー技術を用いて所望の領域にフォトレジスト膜（図示せず、以下単に「レジスト膜」という）を形成し、前記レジスト膜をマスクに、酸化シリコン膜１５および窒化シリコン膜１７をドライエッチングした後、前記レジスト膜を除去する。
【００３１】
次いで、図８に示すように、酸化シリコン膜１５および窒化シリコン膜１７をマスクとして、アモルファスシリコン膜１３、多結晶シリコン膜７ａおよび９ａをドライエッチングする。
【００３２】
その結果、プラグＰａ上には、アモルファスシリコン膜１３、多結晶シリコン膜７ａおよび９ａよりなるシリコン柱１９が形成される（図１１参照）。
【００３３】
次いで、図９に示すように、シリコン柱１９（多結晶シリコン膜９ａ）の側壁を、例えば希フッ酸系の水溶液で洗浄した後、酸素および水素原子を含む雰囲気下で熱処理を施すことにより、シリコン柱１９（多結晶シリコン膜９ａ）の側壁に熱酸化膜２１ａを形成する。次いで、半導体基板１上に、絶縁膜として例えば酸化シリコン膜２１ｂを減圧ＣＶＤ法で薄く堆積し、前記熱酸化膜２１ａと酸化シリコン膜２１ｂとの積層膜よりなるゲート絶縁膜２１を形成する。もちろん、ゲート絶縁膜を熱酸化膜単層で構成し、もしくは、ＣＶＤ絶縁膜単層で構成してもよい。また、酸化膜を窒化処理し、酸窒化膜でゲート絶縁膜を構成してもよい。
【００３４】
次いで、図１０に示すように、半導体基板１上に、５００〜６００℃の雰囲気下のＣＶＤ法で、リン（Ｐ）等の不純物を添加した多結晶シリコン膜２３を堆積し、フォトリソグラフィー技術を用いて所望の形状にパターニングすることにより、ゲート電極２３ａを形成する。この際、窒化シリコン膜１７の表面が露出するよう多結晶シリコン膜２３をオーバーエッチングする。
【００３５】
図１１に、ゲート電極形成後の縦型のｐチャネル型ＭＩＳＦＥＴの要部平面図の一例を示す。
【００３６】
次いで、例えば、ゲート電極２３ａ等の上部に酸化シリコン膜２５を形成し、酸化シリコン膜２５、１５および窒化シリコン膜１７をエッチングし、コンタクトホールを形成し、その内部に導電性膜を埋め込むことによりプラグＰｂを形成する。このプラグＰｂを介してアモルファスシリコン膜１３が引き出される。さらに、この後、配線や層間絶縁膜等が形成されるがこれらの形成工程の説明および図示は省略する。
【００３７】
このように、本実施の形態によれば、ＭＩＳＦＥＴのチャネル層となるアモルファスシリコン膜９に、高圧および比較的低温下で熱処理を施したので、その結晶化の際、結晶粒間（結晶粒界）の幅を小さくすることができる。
【００３８】
図１２（ａ）および（ｂ）は、各種条件でアニール（多結晶化）した場合の多結晶シリコンの結晶粒の様子を模式的に表した図である。即ち、図１２（ａ）に示すように、低圧、高温下（例えば、１気圧、６５０℃程度）でアモルファスシリコンを多結晶化した場合には、結晶粒Ｇと結晶粒の隙間（Ｄ１）が大きくなってしまう。また、このような結晶粒界近傍においては、その結晶粒の内部においては規則正しく配列されている原子の結合状態が乱れた領域（図中の斜線部）が存在すると考えられる。このような、結晶粒界や原子の結合状態が乱れた領域においては、それに沿って電流が流れやすい。
【００３９】
従って、このような箇所の体積が大きいと、リーク電流が大きくなり、ゲート電極がオフ時のスタンバイ電流や、ゲート電極がオン時の動作電流が大きくなってしまう。
【００４０】
これに対し、図１２（ｂ）に示すように、アモルファスシリコンの多結晶化を高圧、低温下で行えば、結晶粒Ｇ間の隙間（Ｄ２）や結合状態が乱れた領域（図中の斜線部）を小さく（Ｄ２＜Ｄ１）でき、リーク電流を低減できる。また、各素子におけるリーク電流のばらつきを小さくできる。
【００４１】
特に、本実施の形態においては、多結晶シリコン膜９ａの多結晶化を高圧、低温下で行ったので、ソース、ドレイン間（多結晶シリコン膜７ａとアモルファスシリコン膜１３との間）のリーク電流を低減することができ、縦型ＭＩＳＦＥＴの特性を向上させることができる。
【００４２】
ここで、高圧とは、１０気圧以上の圧力をいう。また、低温とは、室温（２５℃程度）〜７００℃であって、アモルファス状態の膜が結晶化する温度をいう。シリコン膜においては、５４０〜５８０℃以上の温度で、アモルファス状態の膜が多結晶化する。
【００４３】
なお、ゲート電極２３ａの多結晶化の際にも前記技術を用い、結晶粒間の隙間を小さくしてもよい。また、アモルファスシリコン膜１３を多結晶化しても良く、この際も、前記技術を用いてもよい。
【００４４】
また、例えば、アモルファスシリコン膜１３やゲート電極２３ａの多結晶化を低圧下で行えば、これらの結晶粒間の幅と、前記多結晶シリコン膜９ａ結晶粒間の幅は異なることとなる。
【００４５】
また、本実施形態においては、縦型のｐチャネル型ＭＩＳＦＥＴを例に説明したが、ｎチャネル型ＭＩＳＦＴの場合は、ソース、ドレインやチャネル層の導電型が逆導電型となることを除いては、ｐチャネル型の場合と同様に形成することができる。なお、ｎ型の不純物には、例えば、リンやヒ素等がある。
【００４６】
また、本実施の形態においては、縦型のＭＩＳＦＥＴを例に説明したが、例えば横型のＭＩＳＦＥＴのチャネル層の多結晶化の際に、前記技術を用いてもよい。
【００４７】
例えば、図１３に示すように、ガラス等よりなる基板３１を準備し、この基板３１上に、ｎ型の不純物を含有するアモルファスシリコン膜３３を、減圧ＣＶＤ法により堆積する。次いで、基板３１に、１００気圧下、５００℃、アルゴン（Ａｒ）雰囲気中で、１〜１０時間の熱処理を施し、アモルファスシリコン膜３３を、多結晶化し、多結晶シリコン膜３３ａとする（図１４）。
【００４８】
次いで、アモルファスシリコン膜３３上に薄い絶縁膜３５を形成し、さらにその上部に導電性膜を形成した後、導電性膜をパターニングすることによりゲート電極３７を形成する。絶縁膜３５は、ＭＩＳＦＥＴのゲート絶縁膜となる。
【００４９】
さらに、ゲート電極３７の両側のｎ型の多結晶シリコン膜３３ａ中に例えばｐ型の不純物をイオン打ち込みし、ソース、ドレイン領域３９を形成することにより横型のｐチャネル型ＭＩＳＦＥＴを形成することができる。多結晶シリコン膜３３ａがｐ型場合には、ｎ型の不純物（例えば、リンやヒ素）をイオン打ち込みすれば、横型のｎチャネル型ＭＩＳＦＥＴとなる。
【００５０】
なお、ゲート電極３７上に絶縁膜を堆積した後、異方的にエッチングを行うことによりサイドウォール膜を形成し、このサイドウォール膜の形成前後に、それぞれ低濃度の不純物注入および高濃度の不純物注入を行うことによって、ソース、ドレインをＬＤＤ（Ｌｉｇｈｔｌｙ　ｄｏｐｅｄ　Ｄｒａｉｎ）型にしてもよい。
【００５１】
このように、縦型のＭＩＳＦＥＴにおいても、チャネル層となるアモルファスシリコン膜３３を、高圧、低温下で多結晶化することにより、結晶粒間の隙間や原子の結合状態が乱れた領域を小さくでき、ソース、ドレイン間のリーク電流を低減することができる。
【００５２】
（実施の形態２）
本実施の形態においては、実施の形態１で説明した縦型のｐチャネル型ＭＩＳＦＥＴをＳＲＡＭ（Ｓｔａｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）メモリセルに用いた場合について説明する。
【００５３】
図１５は、本実施の形態の半導体集積回路装置（ＳＲＡＭ）を示す等価回路図である。
【００５４】
即ち、図示するように、このメモリセルＭＣは、一対の相補性データ線（データ線ＤＬ、データ線／（バー）ＤＬ）とワード線ＷＬとの交差部に配置され、一対の駆動用ＭＩＳＦＥＴＱｄ１、Ｑｄ２、一対の負荷用ＭＩＳＦＥＴＱｐ３、Ｑｐ４および一対の転送用ＭＩＳＦＥＴＱｔ１、Ｑｔ２により構成されている。駆動用ＭＩＳＦＥＴＱｄ１、Ｑｄ２および転送用ＭＩＳＦＥＴＱｔ１、Ｑｔ２はｎチャネル型ＭＩＳＦＥＴで構成され、負荷用ＭＩＳＦＥＴＱｐ３、Ｑｐ４はｐチャネル型ＭＩＳＦＥＴで構成されている。
【００５５】
メモリセルＭＣを構成する上記６個のＭＩＳＦＥＴのうち、駆動用ＭＩＳＦＥＴＱｄ１および負荷用ＭＩＳＦＥＴＱｐ３は、ＣＭＯＳインバータＩＮＶ１を構成し、駆動用ＭＩＳＦＥＴＱｄ２および負荷用ＭＩＳＦＥＴＱｐ４は、ＣＭＯＳインバータＩＮＶ２を構成している。これら一対のＣＭＯＳインバータＩＮＶ１、ＩＮＶ２の相互の入出力端子（蓄積ノードＮＡ、ＮＢ）は、交差結合され、１ビットの情報を記憶する情報蓄積部としてのフリップフロップ回路を構成している。また、このフリップフロップ回路の一方の入出力端子（蓄積ノードＮＡ）は、転送用ＭＩＳＦＥＴＱｔ１のソース、ドレイン領域の一方に接続され、他方の入出力端子（蓄積ノードＮＢ）は、転送用ＭＩＳＦＥＴＱｔ２のソース、ドレイン領域の一方に接続されている。
【００５６】
さらに、転送用ＭＩＳＦＥＴＱｔ１のソース、ドレイン領域の他方はデータ線ＤＬに接続され、転送用ＭＩＳＦＥＴＱｔ２のソース、ドレイン領域の他方はデータ線／ＤＬに接続されている。また、フリップフロップ回路の一端（負荷用ＭＩＳＦＥＴＱｐ３、Ｑｐ４の各ソース領域）は電源電圧（Ｖｃｃ）　に接続され、他端（駆動用ＭＩＳＦＥＴＱｄ１、Ｑｄ２の各ソース領域）は接地（基準）電圧（ＧＮＤ）　に接続されている。
【００５７】
上記回路の動作を説明すると、一方のＣＭＯＳインバータＩＮＶ１の蓄積ノードＮＡが高電位（“Ｈ”　）であるときには、駆動用ＭＩＳＦＥＴＱｄ２がＯＮになるので、他方のＣＭＯＳインバータＩＮＶ２の蓄積ノードＮＢが低電位（“Ｌ”　）になる。従って、駆動用ＭＩＳＦＥＴＱｄ１がＯＦＦになり、蓄積ノードＮＡの高電位（“Ｈ”　）が保持される。すなわち、一対のＣＭＯＳインバータＩＮＶ１、ＩＮＶ２を交差結合させたラッチ回路によって相互の蓄積ノードＮＡ、ＮＢの状態が保持され、電源電圧が印加されている間、情報が保存される。
【００５８】
転送用ＭＩＳＦＥＴＱｔ１、Ｑｔ２のそれぞれのゲート電極にはワード線ＷＬが接続され、このワード線ＷＬによって転送用ＭＩＳＦＥＴＱｔ１、Ｑｔ２の導通、非導通が制御される。すなわち、ワード線ＷＬが高電位（“Ｈ”）であるときには、転送用ＭＩＳＦＥＴＱｔ１、Ｑｔ２がＯＮになり、フリップフロップ回路と相補性データ線（データ線ＤＬ、／ＤＬ）とが電気的に接続されるので、蓄積ノードＮＡ、ＮＢの電位状態（“Ｈ”　または“Ｌ”　）がデータ線ＤＬ、／ＤＬに現れ、メモリセルの情報として読み出される。
【００５９】
メモリセルに情報を書き込むには、ワード線ＷＬを“Ｈ”電位レベル、転送用ＭＩＳＦＥＴＱｔ１、Ｑｔ２　をＯＮ状態にしてデータ線ＤＬ、／ＤＬの情報を蓄積ノードＮＡ、ＮＢに伝達する。
【００６０】
ここで、本実施の形態においては、負荷用ＭＩＳＦＥＴＱｐ３、Ｑｐ４を縦型ＭＩＳＦＥＴで構成する。以下その構造および形成方法の一例を説明する。
【００６１】
また、図１６および図１７は、本実施の形態の半導体集積回路装置（ＳＲＡＭ）を示す基板の要部断面図である。また、図１８は、本実施の形態の半導体集積回路装置（ＳＲＡＭ）を示す基板の要部平面図である。なお、図１８の上部は、配線Ｍ１ａ、Ｍ１ｂまでの平面図であり、下部は、配線Ｍ１ａ、Ｍ１ｂおよびその上層の各部の平面図である。また、図１６は、図１８のＡ−Ａ断面部に対応し、図１７は、図１８のＢ−Ｂ断面部に対応する。
【００６２】
図１６〜図１８に示すように、半導体基板（例えば、シリコン基板）２０１をエッチングすることにより溝を形成し、さらに、この溝内に絶縁膜として例えば酸化シリコン膜を埋め込むことにより素子分離２０３を形成する。
【００６３】
次いで、半導体基板２０１中にｎ型不純物を注入し、拡散させることによりｐ型ウエル２０５を形成する。
【００６４】
次いで、半導体基板２０１上に、熱酸化によりゲート絶縁膜２０７を形成した後、前記半導体基板２０１上に導電性膜として例えば多結晶シリコン膜とタングステン膜とを順次堆積し、これらの積層膜を所望の形状にパターニングすることによりゲート電極２０９を形成する。
【００６５】
次いで、ゲート電極２０９の両側の半導体基板中にｎ型不純物を注入することにより低濃度の半導体領域を形成し、さらに、ゲート電極２０９の側壁に絶縁膜よりなるサイドウォール膜を形成した後、ゲート電極２０９の両側の半導体基板中にｎ型不純物を注入することにより高濃度の半導体領域を形成する。その結果、ゲート電極２０９の両側の半導体基板中に、ＬＤＤ型のソース、ドレイン領域が形成される。なお、このソース、ドレイン領域および前記サイドウォール膜は、図１６および図１７に示す断面部には表れない。
【００６６】
ここまでの工程によりｎチャネル型ＭＩＳＦＥＴ（Ｑｔ１、Ｑｔ２、Ｑｄ１、Ｑｄ２）が形成される。なお、図１６には、ｎチャネル型ＭＩＳＦＥＴＱｄ２のゲート電極２０９が表れ、図１７には、ｎチャネル型ＭＩＳＦＥＴＱｄ１のゲート電極２０９が表れている。
【００６７】
次いで、ゲート電極２０９上を含む半導体基板上に、絶縁膜として例えば酸化シリコン膜２１１を堆積する。
【００６８】
次いで、前記ゲート電極２０９およびｐ型ウエル２０５上の酸化シリコン膜２１１を除去することによりコンタクトホールを形成し、さらに、この内部に導電性膜として例えばタングステン膜を埋め込むことによりプラグＰ１ａ〜Ｐ１ｄを形成する。
【００６９】
次いで、酸化シリコン膜２１１上に導電性膜として例えばタングステン膜を堆積し、パターニングすることによりプラグＰ１ａおよびＰ１ｂ上に配線Ｍ１ａ、Ｍ１ｂを形成する。なお、この配線Ｍ１ａ部は、図１５のノードＮＡに、配線Ｍ１ｂ部は、図１５のノードＮＢに対応付けられる。
【００７０】
次いで、配線Ｍ１ａ等の上部に絶縁膜として例えば酸化シリコン膜２１３を堆積し、配線Ｍ１ａ、Ｍ１ｂ上の酸化シリコン膜２１３を除去することによりコンタクトホールを形成し、さらに、このコンタクトホール内に、導電性膜として例えばタングステン膜を埋め込むことによりプラグＰ２ａ、Ｐ２ｂを形成する。
【００７１】
次いで、プラグＰ２ａ、Ｐ２ｂ上を含む酸化シリコン膜２１３上に、窒化タングステン膜２１４を堆積し、フォトリソグラフィー技術を用いて図示しないレジスト膜を形成し、このレジスト膜をマスクにドライエッチングすることによりプラグＰ２ａ、Ｐ２ｂ上にのみ窒化タングステン膜２１４を残存させる。
【００７２】
次いで、窒化タングステン膜２１４上を含む酸化シリコン膜２１３上に、実施の形態１と同様に、ｐ型不純物として例えばボロンを添加したアモルファスシリコン膜７を堆積し、さらに、その上部に、アモルファスシリコン膜９を形成する。
【００７３】
次いで、１００気圧下、５８０℃、アルゴン（Ａｒ）雰囲気中で、１〜１０時間の熱処理を施すことにより、アモルファスシリコン膜７および９は、多結晶化し、ボロンを含有する多結晶シリコン膜７ａおよび多結晶シリコン膜９ａを形成する。
【００７４】
次いで、多結晶シリコン膜９ａ中に、実施の形態１と同様に、ｎ型不純物をイオン打ち込みする。この多結晶シリコン膜９ａは、縦型のｐチャネル型ＭＩＳＦＥＴのチャネル層となる。
【００７５】
さらに、実施の形態１と同様に、多結晶シリコン膜９ａ上に、ｐ型不純物として例えばボロンを添加したアモルファスシリコン膜１３を堆積する。
【００７６】
次いで、図示しないマスク膜をマスクに、アモルファスシリコン膜１３、多結晶シリコン膜７ａおよび９ａをドライエッチングし、アモルファスシリコン膜１３、多結晶シリコン膜７ａおよび９ａよりなるシリコン柱１９ａ、１９ｂを形成する。
【００７７】
次いで、実施の形態１と同様に、シリコン柱１９ａ、１９ｂ（多結晶シリコン膜９ａ）の側壁を、洗浄した後、この側壁にゲート絶縁膜２１を形成する。
【００７８】
次いで、半導体基板２０１上に、多結晶シリコン膜２３を堆積し、フォトリソグラフィー技術を用いて所望の形状にパターニングすることにより、ゲート電極２３ａ、２３ｂを形成する。なお、この際、アモルファスシリコン膜１３の表面が露出するよう、例えば、多結晶シリコン膜２３をオーバーエッチングする。
【００７９】
次いで、半導体基板上に絶縁膜として酸化シリコン膜２１５をシリコン柱１９を埋め込む程度の厚さ堆積する。次いで、アモルファスシリコン膜１３上の酸化シリコン膜２１５をエッチングにより除去することによりコンタクトホールを形成し、この内部に導電性膜として例えばタングステン膜を埋め込むことによりプラグＰ３ａ、Ｐ３ｂを形成する。
【００８０】
さらに、配線Ｍ１ａ、Ｍ１ｂ上およびゲート電極２３ａ、２３ｂ上の酸化シリコン膜２１５等をエッチングすることによりコンタクトホールを形成し、この内部に導電性膜として例えばタングステン膜を埋め込むことによりプラグＰ４ａ〜Ｐ４ｄを形成する。
【００８１】
次いで、酸化シリコン膜２１５上に導電性膜として例えばタングステン膜を堆積し、所望の形状にパターニングすることにより、プラグＰ４ａ〜Ｐ４ｄ上に配線Ｍ２ａ、Ｍ２ｂを形成する。
【００８２】
次いで、配線Ｍ２ａ、Ｍ２ｂ上に絶縁膜として例えば酸化シリコン膜２１７を堆積し、前記プラグＰ３ａ、Ｐ３ｂ上の酸化シリコン膜２１７をエッチングすることによりコンタクトホールを形成し、このコンタクトホールに導電性膜として例えばタングステン膜を埋め込むことによりプラグＰ５ａ、Ｐ５ｂを形成する。
【００８３】
次いで、酸化シリコン膜２１７上に導電性膜として例えばタングステン膜を堆積し、所望の形状にパターニングすることにより、配線Ｍ３を形成する。この配線Ｍ３のうち、プラグＰ５ａ、Ｐ５ｂ上の配線Ｍ３には、電源電圧（Ｖｃｃ）が供給される。また、かかる配線の両側の配線は、データ線（データ線ＤＬ、データ線／（バー）ＤＬ）となる。
【００８４】
なお、図１８中のプラグＰ６ａ〜Ｐ６ｄは、図１６および図１７に示す断面部には表れないが、プラグＰ６ａおよびＰ６ｄは、ワード線ＷＬと接続され、プラグＰ６ｃおよびＰ６ｆには、接地電圧（Ｖｓｓ）が印加される。また、プラグＰ６ｂは、データ線ＤＬに、プラグＰ６ｅは、データ線／ＤＬに接続される。
【００８５】
この後、必要に応じてさらに上層の配線が絶縁膜を介して形成され、最上層配線の上部には保護膜等が形成されるが、以降の工程の説明およびその図示は省略する。
【００８６】
このように、本実施の形態においては、ＳＲＡＭを構成する負荷用ＭＩＳＦＥＴを縦型ＭＩＳＦＥＴで構成し、例えば、駆動用の横型のＭＩＳＦＥＴ上に積層したので、ＳＲＡＭの小面積化を図ることができる。
【００８７】
また、負荷用ＭＩＳＦＥＴＱｐ３、Ｑｐ４のチャネル層となるアモルファスシリコンを実施の形態１で詳細に説明したように、高圧、低温下で多結晶化したので、ソース、ドレイン間のリーク電流を低減することができる。
【００８８】
特に、ＳＲＡＭにおいては、微細な領域に多数のＭＩＳＦＥＴを有しているため、個々のＭＩＳＦＥＴのリーク電流は微少であっても、メモリ全体としては、非常に大きなリーク電流となるため、前記技術を適用して好適である。
【００８９】
また、ＳＲＡＭは、携帯電話等のモバイル製品に用いられることも多く、これらの製品用のメモリには、低消費電力化の要求が大きい。従って、前記技術を適用して好適である。
【００９０】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００９１】
特に、本実施の形態においては、シリコンを高圧アニールで処理したが、この他、シリコンゲルマニウム（ＳｉＧｅ）等、他の半導体層を用いても良い。
【００９２】
また、前記実施の形態においては、ＭＩＳＦＥＴのチャネル層等に高圧アニールを用いたが、この他、高圧アニールが施された半導体層を抵抗層として用いる等、種々の応用が可能である。
【００９３】
また、前記実施の形態においては、高圧アニールを用いて結晶粒界の幅を小さくしたが、結晶化に際し、圧力以外の諸条件を調整することにより、結晶粒界の幅を小さくできる場合には、かかる条件によって結晶化された膜を半導体装置に用いても良い。
【００９４】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【００９５】
アモルファス状態の半導体膜に、１０気圧以上、２５℃〜７００℃の雰囲気下の熱処理を施すことにより前記半導体膜を結晶化したので、結晶粒間の隙間を小さくでき、前記半導体膜中に流れるリーク電流を低減することができる。また、前記半導体膜を有する半導体集積回路装置の性能を向上させることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図２】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図３】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図４】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図５】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図６】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図７】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図８】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図９】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１０】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１１】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部平面図である。
【図１２】（ａ）および（ｂ）は、本発明の実施の形態１の効果を示すための多結晶シリコンの結晶粒の様子を模式的に表した図である。
【図１３】本発明の実施の形態１である他の半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１４】本発明の実施の形態１である他の半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１５】本発明の実施の形態２である半導体集積回路装置（ＳＲＡＭ）を示す等価回路図である。
【図１６】本発明の実施の形態２である半導体集積回路装置（ＳＲＡＭ）を示す基板の要部断面図である。
【図１７】本発明の実施の形態２である半導体集積回路装置（ＳＲＡＭ）を示す基板の要部断面図である。
【図１８】本発明の実施の形態２である半導体集積回路装置（ＳＲＡＭ）を示す基板の要部平面図である。
【符号の説明】
１　　半導体基板
３　　酸化シリコン膜
５ａ　　引き出し電極
６　　酸化シリコン膜
７　　アモルファスシリコン膜
７ａ　　多結晶シリコン膜
９　　アモルファスシリコン膜
９ａ　　多結晶シリコン膜
１１　　酸化シリコン膜
１３　　アモルファスシリコン膜
１５　　酸化シリコン膜
１７　　窒化シリコン膜
１９　　シリコン柱
１９ａ、１９ｂ　　シリコン柱
２１　　ゲート絶縁膜
２１ａ　　熱酸化膜
２１ｂ　　酸化シリコン膜
２３　　多結晶シリコン膜
２５　酸化シリコン膜
２３ａ、２３ｂ　　ゲート電極
３１　　基板
３３　　アモルファスシリコン膜
３３ａ　　多結晶シリコン膜
３５　　絶縁膜
３７　　ゲート電極
３９　　ソース・ドレイン領域
２０１　　半導体基板
２０３　　素子分離
２０５　　ｐ型ウエル
２０７　　ゲート絶縁膜
２０９　　ゲート電極
２１１　　酸化シリコン膜
２１３　　酸化シリコン膜
２１５　　酸化シリコン膜
２１７　　酸化シリコン膜
ＤＬ、／ＤＬ　　データ線
Ｇ　　結晶粒
ＩＮＶ１　　ＣＭＯＳインバータ
ＩＮＶ２　　ＣＭＯＳインバータ
Ｍ１ａ、Ｍ１ｂ　　配線
Ｍ２ａ、Ｍ２ｂ　　配線
Ｍ３　　配線
ＭＣ　　メモリセル
ＮＡ　　蓄積ノード
ＮＢ　　蓄積ノード
Ｐ１ａ〜Ｐ１ｄ　　プラグ
Ｐ２ａ、Ｐ２ｂ　　プラグ
Ｐ３ａ、Ｐ３ｂ　　プラグ
Ｐ４ａ〜Ｐ４ｄ　　プラグ
Ｐ５ａ、Ｐ５ｂ　　プラグ
Ｐ６ａ〜Ｐ６ｆ　　プラグ
Ｐａ　　プラグ
Ｐｂ　　プラグ
Ｑｄ１　　駆動用ｎチャネルＭＩＳＦＥＴ
Ｑｄ２　　駆動用ｎチャネルＭＩＳＦＥＴ
Ｑｐ３　　負荷用ｐチャネルＭＩＳＦＥＴ
Ｑｐ４　　負荷用ｐチャネルＭＩＳＦＥＴ
Ｑｔ１　　転送用ｎチャネルＭＩＳＦＥＴ
Ｑｔ２　　転送用ｎチャネルＭＩＳＦＥＴ
【図１】
2004128182.tif 000003
【図２】
2004128182.tif 000004
【図３】
2004128182.tif 000005
【図４】
2004128182.tif 000006
【図５】
2004128182.tif 000007
【図６】
2004128182.tif 000008
【図７】
2004128182.tif 000009
【図８】
2004128182.tif 000010
【図９】
2004128182.tif 000011
【図１０】
2004128182.tif 000012
【図１１】
2004128182.tif 000013
【図１２】
2004128182.tif 000014
【図１３】
2004128182.tif 000015
【図１４】
2004128182.tif 000016
【図１５】
2004128182.tif 000017
【図１６】
2004128182.tif 000018
【図１７】
2004128182.tif 000019
【図１８】
2004128182.tif 000020