(57)【要約】【課題】この発明は、テスト作業の効率化を図り、テスト時間の短縮化を達成することを課題とする。【解決手段】この発明は、抵抗ラダー部１００と制御スイッチ１０２を備えた半導体装置において、ロジック回路により制御スイッチ１０２をオン／オフ制御して、制御スイッチをロジック的にテストするように構成される。【選択図】　　　図１
2004048566.tif 000002
【特許請求の範囲】
【請求項１】
直列接続された複数の第１の抵抗で構成された抵抗ラダー部と、
一端が前記複数の第１の抵抗の接続点にそれぞれ接続され、他端が共通接続された複数の制御スイッチと、
前記複数の制御スイッチの共通接続点と高位電源との間に接続されたテスト用スイッチと、
前記抵抗ラダー部の一端とグランドとの間に接続された第２の抵抗と、
テスト時に、前記テスト用スイッチをオン状態とし、前記複数の制御スイッチのすべてをオフ状態、もしくは前記複数の制御スイッチのいずれか１つをオン状態に制御するロジック回路と
を有することを特徴とする半導体集積回路のテスト回路。
【請求項２】
直列接続された複数の第１の抵抗で構成された抵抗ラダー部と、
一端が前記複数の第１の抵抗の接続点にそれぞれ接続され、他端が共通接続された複数の制御スイッチと、
テスト時に低位電源に接続される基準電圧端子と前記複数の制御スイッチの共通接続点と間に接続されたテスト用スイッチと、
前記抵抗ラダー部の一端と前記基準電圧端子の間に接続された第２の抵抗と、前記複数の制御用スイッチの共通接続点に与えられた電圧と比較基準電圧を比較するコンパレータと、
テスト時に、前記テスト用スイッチをオフ状態とし、かつ前記複数の制御スイッチのすべてをオフ状態に制御し、もしくは前記テスト用スイッチをオン状態とし、かつ前記複数の制御スイッチのいずれか１つをオン状態に制御するロジック回路と
を有することを特徴とする半導体集積回路のテスト回路。
【請求項３】
直列接続された複数の第１の抵抗で構成された抵抗ラダー部と、
一端が前記複数の第１の抵抗の接続点にそれぞれ接続され、他端が共通接続された複数の制御スイッチと、
テスト時に低位電源に接続される基準電圧端子と前記複数の制御スイッチの共通接続点と間に接続されたテスト用スイッチと、
前記抵抗ラダー部の一端と前記基準電圧端子の間に直列接続された第２の抵抗及び第３の抵抗と、
前記複数の制御用スイッチの共通接続点に与えられた電圧と比較基準電圧を比較するコンパレータと、
前記第２の抵抗と前記第３の抵抗との直列接続点と前記コンパレータの一方の入力端との間に接続された基準電圧供給用スイッチと、
テスト時に、前記テスト用スイッチをオフ状態とし、かつ前記複数の制御スイッチのすべてをオフ状態に制御し、もしくは前記テスト用スイッチをオン状態とし、かつ前記複数の制御スイッチのいずれか１つをオン状態に制御するロジック回路と
を有することを特徴とする半導体集積回路のテスト回路。
【請求項４】
直列接続された複数の第１の抵抗で構成された抵抗ラダー部と、
一端が前記複数の第１の抵抗の接続点にそれぞれ接続され、他端が共通接続された複数の制御スイッチと、
前記複数の第１の抵抗のそれぞれの接続点に与えられる電圧を出力する第１の半導体装置の出力端子と、前記複数の第１の抵抗のそれぞれの接続点に与えられる電圧を出力する第２の半導体集積回路の出力端子との間に直列接続されたテスト用の抵抗と、
前記テスト用の抵抗の直列接続点に与えられる電圧を出力する出力回路と
を有することを特徴とする半導体集積回路のテスト回路。
【請求項５】
直列接続された複数の第１の抵抗で構成された抵抗ラダー部と、
一端が前記複数の第１の抵抗の接続点にそれぞれ接続された複数の制御スイッチと、
前記複数の制御スイッチが２等分割され、分割された一方の前記複数の制御スイッチの他端が共通接続された第１の共通接続点と、分割された他方の前記複数の制御スイッチの他端が共通接続された第２の共通接続点との間に接続された第１のテスト用スイッチと、
前記第１のテスト用スイッチの両端間に直列接続された１対の第２の抵抗と、前記直列接続された１対の第２の抵抗の一方の抵抗の一端に与えられる電圧、もしくは前記１つの第２の抵抗の直列接続点に与えられる電圧を選択して出力する第２のテスト用スイッチと、
前記複数の制御スイッチの内２つの前記制御スイッチを同時にオン状態に制御するデコーダと
を有することを特徴とする半導体集積回路のテスト回路。
【請求項６】
前記抵抗ラダー部を２等分割し、その間に挿入された第３のテスト用スイッチと、
前記第３のテスト用スイッチの一方端に高位電源レベルを与え、前記第３のテスト用スイッチの他方端に低位電源レベルを与える電源供給回路と
を有することを特徴とする請求項４記載の半導体集積回路のテスト回路。
【請求項７】
前記それぞれの第１の抵抗は、常時オン状態のスイッチを介して直列接続されている
ことを特徴とする請求項５記載の半導体集積回路のテスト回路。
【請求項８】
直列接続された複数の第１の抵抗で構成された抵抗ラダー部と、
一端が前記複数の第１の抵抗の接続点にそれぞれ接続され、他端が共通接続された複数の制御スイッチと、
前記複数の制御スイッチの内２つの前記制御スイッチを同時にオン状態に制御するデコーダと、
一方の入力端が前記複数の制御スイッチの共通接続点に接続され、出力端が前記抵抗ラダー部の一端に接続されるオペアンプと
を有することを特徴とする半導体集積回路のテスト回路。
【請求項９】
直列接続された複数の第１の抵抗で構成された抵抗ラダー部と、
一端が前記複数の第１の抵抗の接続点にそれぞれ接続され、他端が共通接続された複数の制御スイッチと、
前記複数の制御スイッチの共通接続点と高位電源との間に接続されたテスト用スイッチと、
一方の入力端が前記複数の制御スイッチの共通接続点に接続され、出力端が前記抵抗ラダー部の一端に接続されるオペアンプと、
テスト時に、前記オペアンプの出力をハイインピーダンス状態かつ前記テスト用スイッチをオン状態とし、前記複数の制御スイッチのすべてをオフ状態、もしくは前記複数の制御スイッチのいずれか１つをオン状態に制御するロジック回路と
を有することを特徴とする半導体集積回路のテスト回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、抵抗ラダー部と制御スイッチを備えた半導体集積回路をテストする半導体集積回路のテスト回路に関する。
【０００２】
【従来の技術】
高位電源と低位電源との間に複数の抵抗が直列接続されて構成された抵抗ラダー部と、抵抗ラダー部における各抵抗の接続点に接続された制御スイッチとを備え、制御スイッチを選択的に開閉制御し、抵抗の各接続点に与えられる電圧を制御スイッチを介して選択的に出力する構成は、様々な半導体集積回路で使用されているが、例えば逐次比較型Ａ／Ｄコンバータや電子ボリューム回路等に用いられている。
【０００３】
次に、このような抵抗ラダー部と制御スイッチを備えた半導体集積回路のテストについて説明する。図１６は抵抗ラダー部と制御スイッチを備えた逐次比較型のＡ／Ｄコンバータをテストするための構成を示す図である。
【０００４】
図１６において、Ａ／Ｄコンバータ１６００は、抵抗ラダー部１６０１と制御スイッチ１６０２を備える。入力端子（Ａｉｎ）１６０３に与えられてサンプルホールド回路１６０４によりサンプルホールドされたサンプルホールド信号は、制御スイッチ１６０２を介して選択的に与えられる抵抗ラダー部１６０１の分割電圧とコンパレータ１６０５により逐次比較される。比較結果に基づいて入力端子１６０３に与えられたアナログ信号がディジタル信号に変換され、得られたディジタル信号が出力端子（Ｄｏｕｔ）１６０６から出力される。
【０００５】
このようなＡ／Ｄコンバータ１６００において、Ａ／Ｄコンバータ１６００に接続されたＩＣテスタ１６０７からＡ／Ｄコンバータ１６００のクロック端子（ＣＬＫ）１６０８ならびに同期信号端子（ＳＹＮＣ）１６０９に制御信号を入力する。そして、Ａ／Ｄコンバータ１６００の入力端子１６０３に、例えば８ビットのＡ／Ｄコンバータの場合には２５６ステップの電圧を入力し、入力した各電圧に対する出力端子１６０６に出力されたディジタル信号をＩＣテスタ１６０７に取り込む。取り込んだディジタル信号は０〜２５５のコードに変換され、得られたコードに基づいて所望のテストを実施していた。
【０００６】
このようなテストにおいて、入力端子１６０３にアナログ電圧を入力した時に、電圧が安定するまでに例えば１ｍｓ程度の時間かかっていた。また、入力端子１６０３に入力した電圧が、ディジタル信号に変換されて出力端子１６０６に出力されるまでにかかる時間は、同期信号端子１６０９に与えられる制御信号の周波数に依存していた。例えば制御信号の周波数が１６８ｋＨｚであるとすると約６μｓ程度となっていた。また、抵抗ラダー部１６０１に接続されているすべての制御スイッチ１６０２、例えばＡ／Ｄコンバータ１６００が８ビットの場合には、２５６個の制御スイッチ１６０２の機能をテストするためには、入力端子１６０３にアナログ信号を入力して出力端子１６０６からディジタル信号をＩＣテスタ１６０７に取り込む動作を最低でも２５６回繰り返して行わなければならない。したがって、すべての制御スイッチ１６０２の機能をテストするためには、（１ｍｓ＋６μｓ）×２５６＝２５８ｍｓ程度のテスト時間が必要になっていた。これは、Ａ／Ｄコンバータ１６００の他のロジックテストに比べてかなり長い時間であった。
【０００７】
一方、上記テストをウェハ工程、ならびに製品工程で重複して行っている場合は、本来ウェハ工程で上記テストを行っていれば、製品工程でのテストは回路の機能的なテストだけで十分であった。このため、特に製品工程での上記テストはテスト時間の観点からは無駄であった。このことは、そのままテストコストへと反映されてしまう。
【０００８】
さらに、バーンインテストにおいて、現状ではバーンイン装置がアナログ入力の電圧ステップ入力を行うことができない。このため、全制御スイッチ１６０２のバーンインテストを行うことができず、バーンインテストの活性化率が低下していた。
【０００９】
図１７は抵抗ラダー部と制御スイッチを有する従来の３ビットのＤ／Ａコンバータの回路を示す図である。図１７に示すような構成のＤ／Ａコンバータの場合に、一般的には８〜１０ビットの回路が多用されるが、ここでは３ビットの回路について説明する。
【００１０】
図１７において、通常使用時には、抵抗ラダー部１７００の両端に、それぞれＶｒｅｆ１＝４．０Ｖ、Ｖｒｅｆ２＝０．０Ｖの基準電圧を印加する。図１８に示すように、３ビットのディジタル入力信号（Ｄ０〜Ｄ２）をデコーダ１７０１に入力すると、デコーダ１７０１からの出力により制御スイッチ（ＳＷ０〜ＳＷ７）１７０２のいづれか１つの制御スイッチ１７０２がオンする。例えばディジタル入力信号（０１０）が入力された場合は、制御スイッチ（ＳＷ２）１７０２のみがオンする。
【００１１】
１つの制御スイッチ１７０２がオンすると、オンした制御スイッチ１７０２の基準電圧間（オンした制御スイッチ１７０２−Ｖｒｅｆ１間、オンした制御スイッチ１７０２−Ｖｒｅｆ２間）の抵抗比で制御スイッチ１７０２部分の電圧が決まる。決まった電圧がボルテージフォロア回路のオペアンプ１７０３を介してアナログ出力端子（ＶＯＵＴ）１７０４から出力される。例えば制御スイッチ（ＳＷ２）１７０２がオンした場合に、出力電圧ＶＯＵＴは次式で表される。
【００１２】
【数１】
ＶＯＵＴ
＝（Ｖｒｅｆ２−　　Ｖ２間の抵抗／Ｖｒｅｆ１−Ｖｒｅｆ２間の抵抗）×Ｖｒｅｆ１
＝（２Ｒ／８Ｒ）×Ｖｒｅｆ１
＝（１／４）×４（Ｖ）
＝１（Ｖ）
よって、ディジタル入力信号と出力電圧ＶＯＵＴとの関係は、図１９に示すようになる。したがって、図１７に示すＤ／Ａコンバータは、図１９に示すように、ディジタル入力信号をアナログ出力信号に変換可能な回路となる。
【００１３】
このようなＤ／Ａコンバータの制御スイッチ１７０２や抵抗ラダー部１７００の抵抗Ｒが不良の場合は、ディジタル入力信号と出力電圧との関係は、図１９に示すような直線的な特性とはならず、オフセット誤差（これはディジタル入力信号＝０００の時の誤差）、利得誤差（これはディジタル入力信号＝１１１の時の誤差）、直線性誤差（理想直線に対する誤差、前後のディジタル入力信号と比較した場合の誤差）などが異常特性となる。このような制御スイッチ１７０２や抵抗Ｒに起因する不良を検出するのにかかるテスト時間は、Ｄ／Ａコンバータのビット数が増えて制御スイッチや抵抗の個数が増えるにしたがって、増大することになる。
【００１４】
図２０は図１７に示す３ビットのＤ／Ａコンバータを８ビットに拡張したＤ／Ａコンバータの構成を示す図である。
【００１５】
図２０において、８ビットのＤ／Ａコンバータは、２８　＝２５６個の制御スイッチＳＷ０〜ＳＷ２５５と、この制御スイッチＳＷ０〜ＳＷ２５５に対応した抵抗ラダー部と制御スイッチで構成されている。このような８ビットのＤ／Ａコンバータにおける制御スイッチＳＷ０〜ＳＷ２５５の動作を確認するためには、２８　＝２５６通りの出力電圧を何らかの方法で測定し、測定した電圧を演算により各種仕様を満たしているかどうかを判定しなければならない。また、安定して測定するためには、１つのディジタル入力信号に対して、出力電圧を複数回測定することが多くなる。これらにより、多くのテスト時間が必要になり、またテストコストも増大していた。
【００１６】
同様に、Ｄ／Ａコンバータのビット数が増えるにしたがって、上記不具合は顕著なものとなる。例えば１０ビットの場合には１０２４通りの出力電圧を測定しなければならず、ｎビットの場合には２ｎ　通りの出力電圧を測定しなければならなかった。
【００１７】
次に、抵抗ラダー部と制御スイッチを備えた電子ボリューム回路（増幅率可変回路）について説明する。図２１は抵抗ラダー部と制御スイッチを備えた電子ボリューム回路をテストするための構成を示す図である。
【００１８】
図２１において、電子ボリューム回路２１００に接続されたＩＣテスタ２１０１から電子ボリューム回路２１００の入力端子（Ａｉｎ）２１０２にアナログ信号を入力する。制御端子２１０３に入力される制御信号に基づいて、抵抗ラダー部２１０４に接続された制御スイッチ（０〜３１）２１０５をロジック回路２１０６により開閉制御する。制御スイッチ２１０５を介して得られた電圧をオペアンプ２１０７の一方の入力端子に与える。これにより、入力端子２１０２と出力端子（Ａｏｕｔ）２１０８間の増幅率を変化させ、出力端子２１０８から出力されるアナログ信号をＩＣテスタ２１０１に取り込む。取り込んだ信号をＩＣテスタ２１０１内で演算処理を施して得られる値に基づいて所望のテストを実施していた。
【００１９】
上記テストにおいて、入力端子２１０２にアナログ信号を入力した後出力端子２１０８に出力されるアナログ信号が安定するまでには、例えば５ｍｓ程度の時間かかっていた。また、出力端子２１０８に出力されたアナログ信号をＩＣテスタ２１０１に取り込む場合、例えば１ｋＨｚの２１波のサイン波を取り込む場合には、２１ｍｓ程度の時間がかかっていた。
【００２０】
また、電子ボリューム回路２１００が例えば３２ステップの増幅率を有する場合に、抵抗ラダー部２１０４に接続された３２個の制御スイッチ２１０５の機能を確認するためには、入力端子２１０２にアナログ信号が入力された後、出力端子２１０８から出力されるアナログ信号をＩＣテスタ２１０１に取り込む動作を３２回繰り返して行わなければならない。したがって、この動作には、（５ｍｓ＋２１ｍｓ）×３２＝８３２ｍｓ程度の時間がかかることになる。これは、電子ボリューム回路における他のテストのテスト時間に比べてかなり長くなっていた。
【００２１】
さらに、上記テストをウェハ工程、ならびに製品工程で重複して行っている場合は、本来ウェハ工程で上記テストを行っていれば、製品工程でのテストは回路の機能的なテストだけで十分であった。このため、特に製品工程での上記テストはテスト時間の観点からは無駄であった。このことは、そのままテストコストへと反映されてしまう。
【００２２】
図２２は図２１に示す電子ボリューム回路と同様な回路であって、８段階に増幅率を可変できる電子ボリューム回路（増幅率可変回路）の構成を示す図である。
【００２３】
図２２において、入力端子（ＩＮ）２２００に入力される信号（正弦波など）を増幅して出力端子（ＯＵＴ）２２０１より出力させるものである。抵抗ラダー部２２０２に接続された制御スイッチ（ＳＷ０〜ＳＷ７）２２０３を開閉制御する信号を出力するデコーダ２２０４に入力されるディジタル入力信号に基づいて、回路の増幅率は可変される。
【００２４】
図２３に示すようにディジタル入力信号（Ｄ０〜Ｄ３）を入力端子２２００に入力すると、デコーダ２２０４の出力に基づいて制御スイッチ（ＳＷ０〜ＳＷ７）２２０３のいずれか１つの制御スイッチ２２０３がオンし、増幅率が可変される。基本的には、オペアンプ２２０５を用いた反転増幅回路である。オペアンプ２２０５の（−）側の入力端子と入力端子２２００との間の抵抗をＲａとし、オペアンプ２２０５の（−）側の入力端子と出力端子２２０１との間の抵抗をＲｂとすると、増幅率は（−Ｒｂ／Ｒａ）と表せる。この増幅率の（−）符号は、出力波形の位相が入力波形に対して反転することを意味する。ディジタル入力信号と増幅率との関係は図２３に示すようになる。
【００２５】
ここで、抵抗ラダー部２２０２の抵抗Ｒ０〜Ｒ８の抵抗値を例えば全て１０ｋΩとすると、制御スイッチ（ＳＷ２）２２０３がオンした場合の増幅率Ｇａｉｎは、
【数２】
Ｇａｉｎ
＝−（Ｒ３＋Ｒ４＋Ｒ５＋Ｒ６＋Ｒ７＋Ｒ８／Ｒ０＋Ｒ１＋Ｒ２）
＝−（１０ｋΩ×６／１０ｋΩ×３）
＝−６０ｋΩ／３０ｋΩ
＝−２（倍）
となる。
【００２６】
このような構成の増幅率可変回路では、一般的には１〜５ビットの構成が多用される。入力信号として正弦波などのアナログ信号の波形を測定するには、波形の安定時間、波形の取り込み処理に時間がかかる。このため、図１７あるいは図２０に示すＤ／Ａコンバータと比べ、１回の測定時間が長くなっていた。
【００２７】
また、同一チップ内に同様の回路を多数個使用することが多いため、テストタイムはかなり増大していた。例えば、１回分のレベル測定を１０ｍｓとし、４ビット（１６通り）の増幅率可変回路を５個使用している場合には、テスト時間は１０×１６通り×５個＝８００ｍｓとなる。このため、かなり長いテスト時間が必要になっていた。
【００２８】
【発明が解決しようとする課題】
以上説明したように、抵抗ラダー部と制御スイッチを備えた従来の半導体集積回路において、抵抗の不良や制御スイッチの機能を確認するテストを行う場合に、入力信号の安定に時間がかかり、あるいは入力信号が与えられた後出力信号を得るまでに時間がかかっていた。このため、テスト時間が極めて長くなるといった不具合を招いていた。
【００２９】
そこで、この発明は、上記に鑑みてなされたものであり、その目的とするところは、テスト作業の効率化を図り、テスト時間の短縮化を達成した半導体装置のテスト回路を提供することにある。
【００３０】
【課題を解決するための手段】
上記目的を達成するために、課題を解決する第１の手段は、直列接続された抵抗で構成された抵抗ラダー部と、一端が抵抗の接続点に接続され、他端が共通接続された制御スイッチとを備え、制御スイッチを選択的に開閉制御し、抵抗の接続点に与えられる電圧を制御スイッチを介して出力する半導体集積回路のテスト回路において、制御スイッチの共通接続点と高位電源との間に接続されたテスト用スイッチと、抵抗ラダー部の一端とグランドとの間に接続された抵抗と、テスト時に、テスト用スイッチをオン状態とし、制御スイッチの全てをオフ状態もしくは制御スイッチのいずれか１つをオン状態に制御するロジック回路とを有することを特徴とする。
【００３１】
第２の手段は、直列接続された抵抗で構成された抵抗ラダー部と、一端が抵抗の接続点に接続され、他端が共通接続された制御スイッチとを備え、制御スイッチを選択的に開閉制御し、抵抗の接続点に与えられる電圧を制御スイッチを介して出力する半導体集積回路のテスト回路において、テスト時に低位電源に接続される基準電圧端子と制御スイッチの共通接続点と間に接続されたテスト用スイッチと、抵抗ラダー部の一端と基準電圧端子の間に接続された抵抗と、スイッチの共通接続点に与えられた電圧と比較基準電圧を比較するコンパレータと、テスト時に、テスト用スイッチをオフ状態とし、かつ制御スイッチの全てをオフ状態に制御し、もしくはテスト用スイッチをオン状態とし、かつ制御スイッチのいずれか１つをオン状態に制御するロジック回路とを有することを特徴とする。
【００３２】
第３の手段は、直列接続された複数の第１の抵抗で構成された抵抗ラダー部と、一端が複数の第１の抵抗の接続点にそれぞれ接続され、他端が共通接続された複数の制御スイッチと、テスト時に低位電源に接続される基準電圧端子と複数の制御スイッチの共通接続点と間に接続されたテスト用スイッチと、抵抗ラダー部の一端と前記基準電圧端子の間に直列接続された第３の抵抗及び第４の抵抗と、複数の制御用スイッチの共通接続点に与えられた電圧と比較基準電圧を比較するコンパレータと、第３の抵抗と第４の抵抗との直列接続点とコンパレータの一方の入力端との間に接続された基準電圧供給用スイッチと、テスト時に、テスト用スイッチをオフ状態とし、かつ複数の制御スイッチのすべてをオフ状態に制御し、もしくはテスト用スイッチをオン状態とし、かつ複数の制御スイッチのいずれか１つをオン状態に制御するロジック回路とを有することを特徴とする。
【００３３】
第４の手段は、直列接続された抵抗で構成された抵抗ラダー部と、一端が抵抗の接続点に接続され、他端が共通接続された制御スイッチとを備え、制御スイッチを選択的に開閉制御し、抵抗の接続点に与えられる電圧を制御スイッチを介して出力する半導体集積回路のテスト回路において、制御スイッチの共通接続点に挿入された第１のテスト用スイッチと、第１のテスト用スイッチの両端間に直列接続された抵抗と、直列接続された抵抗の一方の抵抗の一端に与えられる電圧、もしくは抵抗の直列接続点に与えられる電圧を選択して出力する第２のテスト用スイッチと、制御スイッチの内２つの制御スイッチを同時にオン状態に制御するデコーダとを有することを特徴とする。
【００３４】
第５の手段は、直列接続された複数の第１の抵抗で構成された抵抗ラダー部と、一端が複数の第１の抵抗の接続点にそれぞれ接続された複数の制御スイッチと、複数の制御スイッチが２等分割され、分割された一方の複数の制御スイッチの他端が共通接続された第１の共通接続点と、分割された他方の複数の制御スイッチの他端が共通接続された第２の共通接続点との間に接続された第１のテスト用スイッチと、第１のテスト用スイッチの両端間に直列接続された１対の第２の抵抗と、直列接続された１対の第２の抵抗の一方の抵抗の一端に与えられる電圧、もしくは１つの第２の抵抗の直列接続点に与えられる電圧を選択して出力する第２のテスト用スイッチと、複数の制御スイッチの内２つの制御スイッチを同時にオン状態に制御するデコーダとを有することを特徴とする。
【００３５】
第６の手段は、直列接続された複数の第１の抵抗で構成された抵抗ラダー部と、一端が前記複数の第１の抵抗の接続点にそれぞれ接続され、他端が共通接続された複数の制御スイッチと、複数の制御スイッチの内２つの制御スイッチを同時にオン状態に制御するデコーダと、一方の入力端が複数の制御スイッチの共通接続点に接続され、出力端が前記抵抗ラダー部の一端に接続されるオペアンプとを有することを特徴とする。
【００３６】
第７の手段は、直列接続された複数の第１の抵抗で構成された抵抗ラダー部と、一端が複数の第１の抵抗の接続点にそれぞれ接続され、他端が共通接続された複数の制御スイッチと、複数の制御スイッチの共通接続点と高位電源との間に接続されたテスト用スイッチと、一方の入力端が複数の制御スイッチの共通接続点に接続され、出力端が抵抗ラダー部の一端に接続されるオペアンプと、テスト時に、オペアンプの出力をハイインピーダンス状態かつテスト用スイッチをオン状態とし、複数の制御スイッチのすべてをオフ状態、もしくは複数の制御スイッチのいずれか１つをオン状態に制御するロジック回路とを有することを特徴とする。
【００３７】
【発明の実施の形態】
以下、図面を用いてこの発明の実施形態を説明する。
【００３８】
図１はこの発明の一実施形態に係る半導体装置のテスト回路の構成を示す図である。
【００３９】
図１において、この実施形態における半導体装置のテスト回路は、抵抗ラダー部と制御スイッチを備えた逐次比較型のＡ／Ｄコンバータをテストするものである。
【００４０】
Ａ／Ｄコンバータ１００の機能テストを目的とした場合に、コンパレータ１０５やデジタル回路部１１０のテストは簡単かつ高速に行うことは容易に実現可能である。このため、テスト時間的に問題となるのは、抵抗ラダー部１０１に接続された制御スイッチ（ａ０〜ａｎ）１０２のテストである。そこで、この実施形態は、図１６に示す従来のＡ／Ｄコンバータ１６００における制御スイッチ１６０２のテストを改善したものである。
【００４１】
図１において、抵抗ラダー部１０１を構成する抵抗の各接続点に接続された制御スイッチ（ａ０〜ａｎ）１０２の共通接続された一方端がテスト用のスイッチ１１３を介して高位電源（ＶＤＤ）に接続されている。このスイッチ１１３は、ＩＣテスタ１０７からＡ／Ｄコンバータ１００のテスト端子（ＴＥＳＴ）１１１に与えられるテスト信号に基づいてディジタル回路部１１０によりオン／オフ制御される。
【００４２】
抵抗ラダー部１０１の一方端が接続された高位側の基準電圧端子（ＶＲＥＦ１）１１２は、ＩＣテスタ１０７の制御により通常動作時は高位電源に接続され、テスト動作時にはＩＣテスタ１０７に接続される。一方、抵抗ラダー部１０１の他方端が接続された低位側の基準電圧端子（ＶＲＥＦ２）１１４は、ＩＣテスタ１０７の制御により通常動作時はグランドに接続され、テスト動作時には基準電圧端子１１４の電位を上げる外付けの抵抗１１５を介してグランドに接続される。なお、図１において、入力端子（Ａｉｎ）１０３、サンプルホールド回路１０４コンパレータ１０５、出力端子（Ｄｏｕｔ）１０６、クロック端子（ＣＬＫ）１０８、ならびに同期信号端子（ＳＹＮＣ）１０９は図１６に示すものと同様である。
【００４３】
このような構成において、通常動作時には、高位側の基準電圧端子１１２が高位電源に接続され、低位側の基準電圧端子１１４はグランドに接続され、テスト用のスイッチ１１３はオフ状態となる。これにより、Ａ／Ｄコンバータは通常動作が行われる。
【００４４】
一方、テスト動作時には、基準電圧端子１１２はＩＣテスタ１０７に接続され、基準電圧端子１１４は外付けの抵抗１１５を介してグランドに接続され、テスト用のスイッチ１１３はオン状態となる。このような状態において、ＩＣテスタ１０７からクロック端子（ＣＬＫ）１０８に与えられるクロック信号に基づいてディジタル回路部１１０によって制御スイッチ１０２がオン／オフ制御される。この時制御スイッチ１０２は、全ての制御スイッチ１０２がオフ状態、又はいずれか１つの制御スイッチ１０２がオン状態となるようにオン／オフ制御される。
【００４５】
このように制御スイッチ１０２がオン／オフ制御される動作において、全ての制御スイッチ１０２がオフ状態である場合には、基準電圧端子１１２にロウレベルが与えられ、いずれか１つの制御スイッチ１０２がオン状態である場合には、基準電圧端子１１２にハイレベルが与えられる。このレベルをＩＣテスタ１０７で検出することで、すべての制御スイッチ１０２の機能をＩＣテスタ１０７でロジック的にテストすることが可能となる。
【００４６】
したがって、従来のように、アナログ信号を入力端子１０３に入力して、Ａ／Ｄコンバータが動作した後出力端子１０６から出力信号を得るというテスト手法では、数百ｍｓオーダーのテスト時間がかかっていたのに比べて、上記実施形態では、制御スイッチ１０２をロジック的にテストできる。これにより、テスト時間は抵抗ラダー部１０１の抵抗値と寄生容量による時定数の影響が支配的となり、多くても数ｍｓ程度となり、従来に比べて格段にテスト時間が削減でき、テストコストを大幅に削減することができる。
【００４７】
その上、テスト回路としての規模が小さく、アナログ特性にも影響を与えないため、従来の半導体集積回路への適用が容易となる。また、従来このようなアナログ回路を測定するためには、専用の高精度なＩＣテスタを必要としていたが、出力電圧レベル（ロウレベル又はハイレベル）を判定できる程度の簡易なＩＣテスタであれば、簡単にテストができるようになる。これにより、故障時の解析時間を短縮することができる。
【００４８】
更には、従来の技術で述べたように、バーンインテストにおいて、現状ではバーンイン装置が電圧ステップ入力を行うことができないため、全ての制御スイッチ１０２のバーンインテストを行うことができなかった。しかし、上記実施形態では、電圧ステップ入力を必要としないので、全ての制御スイッチ１０２の動作にバーンインテストを行うことができる。これにより、バーンインテストの活性化率が高くなり、信頼性を向上することができる。
【００４９】
図２はこの発明の他の実施形態に係る半導体装置のテスト回路の構成を示す図である。図２に示す実施形態は、図１に示す実施形態と同様のＡ／Ｄコンバータの制御スイッチの機能をロジック的にテストするものである。なお、図２において、図１と同一の符号は同様な機能を有するものである。
【００５０】
図２において、Ａ／Ｄコンバータ２００における制御スイッチ（ａ０〜ａｎ）１０２の共通接続された一方端は、テスト用のスイッチ２０１を介して基準電圧端子（ＶＲＥＦ３）２０２に接続され、基準電圧端子２０２はグランドに接続されている。テスト用のスイッチ２０１は、ＩＣテスタ１０７からテスト端子（ＴＥＳＴ）に与えられるテスト信号に基づいてロジック回路２０３によりオン／オフ制御される。抵抗ラダー部１０１における基準電圧端子（ＶＲＥＦ２）１１４に接続された抵抗１０１ｎの一端は、抵抗２０４を介して基準電圧端子２０２に接続されている。基準電圧端子（ＶＲＥＦ２）１１４と基準電圧端子（ＶＲＥＦ３）２０２は、ＩＣテスタ１０７の制御にしたがって選択的にグランドに接続される。基準電圧端子（ＶＲＥＦ１）１１２は、高位電源（ＶＤＤ）に接続されている。
【００５１】
このような構成において、通常動作時には、基準電圧端子１１４はグランドに接続され、基準電圧端子２０２はオープン状態となり、テスト用のスイッチ２０１はオフ状態となる。これにより、Ａ／Ｄコンバータ２００は、通常動作が行われる。
【００５２】
一方、テスト動作時には、基準電圧端子１１４がオープン状態となり、基準電圧端子２０２がグランドに接続される。また、抵抗ラダー部１０１における抵抗１０１ｎの基準電圧端子１１４側に接続された一端に与えられる電圧Ｖｃの半分の電圧Ｖｃ／２がＩＣテスタ１０７からＡ／Ｄコンバータ２００の入力端子（Ａｉｎ）１０３を介してコンパレータ（ＣＯＭ）１０５の一方の入力に与えられる。
【００５３】
このような状態で、ＩＣテスタ１０７からクロック端子（ＣＬＫ）１０８に与えられるクロック信号に基づいてロジック回路部２０３により、制御スイッチ１０２がすべてオフ状態でかつテスト用のスイッチ２０１がオン状態となるように制御される。あるいは制御スイッチ１０２のいずれか１つがオン状態でかつテスト用のスイッチ２０１がオフ状態となるように制御される。
【００５４】
制御スイッチ１０２がすべてオフ状態でかつテスト用のスイッチ２０１がオン状態の時には、ロウレベルが出力端子（Ｄｏｕｔ）１０６に与えられる。制御スイッチ１０２のいずれか１つがオン状態でかつテスト用のスイッチ２０１がオフ状態の時には、ハイレベルが出力端子（Ｄｏｕｔ）１０６に与えられる。この出力信号をＩＣテスタ１０７で検出することにより、制御スイッチ１０２をロジック的にテストすることができる。また、コンパレータ１０５をテストすることができる。したがって、先の実施形態と同様な効果を得ることが可能となる。
【００５５】
図３はこの発明の他の実施形態に係る半導体装置のテスト回路の構成を示す図である。図３に示す実施形態の特徴とするところは、図２に示す構成に比べて、図２に示す抵抗２０４を２等分割して抵抗３０１、抵抗３０２で構成し、テスト時に抵抗３０１と抵抗３０２との接続点に与えられる電圧Ｖｃ／２をテスト用のスイッチ３０３を介してコンパレータ１０５の一方の入力端に与えるようにしたことにある。他は図２に示す実施形態と同様である。テスト用のスイッチ３０３はロジック回路３０４により開閉制御される。
【００５６】
このような実施形態においては、先の実施形態と同様な効果が得られると共に、抵抗３０１、３０２とスイッチ３０３は、コンパレータ１０５に与えられる比較電圧を生成する回路として機能する。このため、ＩＣテスタ１０７からコンパレータ１０５に比較電圧を与える必要がなくなる。
【００５７】
図４はこの発明の他の実施形態に係る半導体装置のテスト回路の構成を示す図である。図４において、この実施形態の半導体装置のテスト回路は、図１７に示す３ビットのＤ／Ａコンバータ（ＤＡＣ１、ＤＡＣ２）４００、４０１を２つ備えた半導体装置（ＬＳＩ）４０２をテストするものである。Ｄ／Ａコンバータ４００の出力端子（ＯＵＴ１）４０４とＤ／Ａコンバータ４０１の出力端子（ＯＵＴ２）４０５とが直列接続された抵抗（Ｒｔ）４０６、４０７を介して接続されている。抵抗４０６、４０７の接続点はボルテージフォロワ型のオペアンプ４０８の一方の入力に接続され、オペアンプ４０８の出力は出力端子（ＯＵＴ３）４０９に接続されている。
【００５８】
このような構成において、Ｄ／Ａコンバータ４００の基準電圧が、Ｖｒｅｆ１＝３．５０Ｖ、Ｖｒｅｆ２＝０．００Ｖ、Ｄ／Ａコンバータ４０１の基準電圧が、Ｖｒｅｆ１＝２．００Ｖ、Ｖｒｅｆ２＝０．００Ｖとすると、図５に示すように、出力端子４０９には出力端子４０４と出力端子４０５との出力電圧の中間電圧が出力される。したがって、出力端子４０９の電圧を検出して演算処理することで、２つのＤ／Ａコンバータ４００、４０１の動作確認を同時に実施することが可能となる。このような動作確認では、出力端子４０９の電圧を測定する回数は、従来のようにＤ／Ａコンバータを一つずつ測定する場合に比べて、半分に削減することができ、かつテスト時間も半分程度にまで短縮することができる。
【００５９】
なお、Ｄ／Ａコンバータの制御スイッチや抵抗に不良があった場合には、オフセット誤差、利得誤差、直線性誤差などが異常特性となるため、良品／不良品の判別が可能となる。
【００６０】
図６はこの発明の他の実施形態に係る半導体装置のテスト回路の構成を示す図である。図６において、この実施形態の半導体装置のテスト回路は、図１７に示３ビットのＤ／Ａコンバータに含まれる抵抗ラダー部６００と制御スイッチ６０１をテストするものである。この実施形態のテスト回路は、フルスケール電圧（Ｖｒｅｆ１−Ｖｒｅｆ２）の１／２となる制御スイッチ（ＳＷ３）６０１と制御スイッチ（ＳＷ４）６０１との間に接続されたテスト用のスイッチ（ＳＷｔ１）６０２を備えている。また、制御スイッチ（ＳＷ３）６０１と制御スイッチ（ＳＷ４）６０１との間に直列接続された抵抗（Ｒｔ）６０３、６０４と、抵抗６０３のいずれか一方端をボルテージフォロワ型のオペアンプ６０６の一方の入力端に選択的に接続するテスト用のスイッチ（ＳＷｔ２）６０５を備えている。
【００６１】
このような構成において、通常動作時は、スイッチ６０２はオンし、スイッチ６０５を出力端（ＯＵＴ１）６０７側に接続することにより、Ｄ／Ａコンバータの通常動作が行われる。
【００６２】
一方、テスト動作時には、テスタ（図示せず）から与えられる制御信号にしたがってスイッチ６０２はオフし、スイッチ６０５は抵抗６０３と抵抗６０４との間に接続される。また、図７に示すように、テスト動作時のみ、最上位ビットの入力信号（この場合はＤ２の入力信号）の影響を受けずに、８個の制御スイッチ６０１のうち同時に２個のスイッチ６０１をオンさせるように、デコーダ６１０により開閉制御する。
【００６３】
これにより、１つのＤ／Ａコンバータの抵抗ラダー部６００と制御スイッチ６０１が２分割され、２ビット　のＤ／Ａコンバータが２つ存在するような状態となる。このような状態では、入力信号コードとそれぞれの出力端子（ＯＵＴ１、ＯＵＴ２、ＯＵＴ３）６０７、６０８、６０９の出力電圧との関係は、図８に示すようになる。したがって、テスト動作時に２つに分離した抵抗ラダー部６００の出力の中間電位を出力端子６０９で測定することにより、２つに分離した抵抗ラダー部６００と制御スイッチ６０１の双方の動作を同時に確認できる。これにより、図４に示す実施形態と同様に測定回数を従来に比べて１／２に削減することができ、テスト時間を従来の半分程度にまで短縮することができる。
【００６４】
図９はこの発明の他の実施形態に係る半導体装置のテスト回路の構成を示す図である。この実施形態の特徴とするところは、図６に示す構成に比べて、フルスケール電圧（Ｖｒｅｆ１−Ｖｒｅｆ２）の１／２となるノードＶ４に設けられたテスト用のスイッチ（ＳＷｔ３）９０１により抵抗ラダー部９００を２つ等分割し、分割されたそれぞれの抵抗ラダー部９００に同様の基準電圧を供給するようにしたことにある。
【００６５】
スイッチ９０１の一端はＮチャネルのＦＥＴ（電界効果トランジスタ）９０２を介してグランドに接続され、スイッチ９０１の他端はＰチャネルのＦＥＴ９０３を介してＶｒｅｆ１と同等の電圧を供給する電源（ＶＤＤ）に接続されている。ＦＥＴ９０２、９０３はテスタ側から制御端子（Ｃ）９０４に供給される制御信号により導通制御される。
【００６６】
このような構成において、通常動作時は、スイッチ６０２をオンさせ、スイッチ６０５は出力端子６０７側に接続させる。更に制御信号をロウレベル、かつスイッチ９０１をオンさせることにより、通常のＤ／Ａコンバータの動作が行われる。
【００６７】
一方、テスト動作時には、スイッチ６０２をオフさせ、スイッチ６０５は２つの抵抗６０３，６０４との間に接続させる。また、スイッチ９０１をオフさせ、かつ制御信号をハイレベルとしてスイッチの一端にグランドレベルを供給し、スイッチ９０１の他端に電源電圧（ＶＤＤ＝Ｖｒｅｆ１）を供給する。これにより、入力信号コードとそれぞれの出力端子（ＯＵＴ１、ＯＵＴ２、ＯＵＴ３）６０７、６０８、６０９の出力電圧との関係は、図１０に示すようになる。図１０から明らかなように、全ての出力は同一となる。
【００６８】
したがって、このような実施形態においても、図６に示す実施形態と同様な効果が得られると共に、それぞれの抵抗ラダー部９００での電圧変化幅が大きくなるので、より精度良くテストすることが可能となる。
【００６９】
図１１はこの発明の他の実施形態に係る半導体装置のテスト回路の構成を示す図である。この実施形態の特徴とするところは、図９に示す構成に比べて、テスト用のスイッチ（ＳＷｔ３）９０１の部分を除いて、抵抗ラダー部１１００の各抵抗をスイッチ９０１と同等サイズで常時オン状態のスイッチ（ＳＷｔ４）１１０１を介して接続したことにある。
【００７０】
このような構成において、通常動作時には、スイッチ９０１やスイッチ１１０１のオン抵抗がある程度大きくても、図９に示す実施形態と比較して、抵抗ラダー部１１００の抵抗比のバランスが崩れることは少なくなる。これにより、スイッチ９０１を設けない従来と同様な特性を得ることが可能である。一方、テストモード時の動作は図９に示すものと同様である。
【００７１】
図１２はこの発明の他の実施形態に係る半導体装置のテスト回路の構成を示す図である。この実施形態のテスト回路は、図９に示す構成に比べて、図９に示すＤ／Ａコンバータを拡張して構成された８ビットのＤ／Ａコンバータをテストするものである。テスト回路は、１６個の抵抗（Ｒ）からなる各抵抗ラダー部間に設けられたテスト用のスイッチ（ＳＷａ１〜ＳＷａ１５）１２００と、各テスト用のスイッチ１２００に対応して設けられた基準電圧設定用のＦＥＴ９０２，９０３と、各抵抗ラダー部の出力に設けられたスイッチ（ＳＷｂ１〜ＳＷｂ１５）１２０１及びオペアンプ１２０２を備えて構成されている。
【００７２】
このような構成において、通常動作時には、スイッチ１２００とスイッチ１２０１がすべてオンし、ＦＥＴ９０２，９０３はすべてオフすることで、通常のＤ／Ａコンバータの動作が行われる。
【００７３】
一方、テスト動作時には、スイッチ１２００とスイッチ１２０１を全てオフさせ、ＦＥＴ９０２，９０３を導通状態としてスイッチ１２００の両端にグランドレベルと電源電圧を供給する。これにより、それぞれ分割した抵抗ラダー部ごとに出力電圧を変化させ、出力端子（ＯＵＴ１〜ＯＵＴ１６）１２０３の出力を多チャンネル取り込み可能なＩＣテスタに同時に取り込む。多チャンネル取り込み可能なＩＣテスタを使用することにより、テスト時間を大幅に短縮することが可能となる。
【００７４】
図１３はこの発明の他の実施形態に係る半導体装置のテスト回路の構成を示す図である。この実施形態の特徴とするところは、図２２に示す電子ボリューム回路（増幅率可変回路）において、テスト信号に基づいてデコーダ１３００により２つの制御スイッチ（ＳＷ０〜ＳＷ７）２２０３を、図１４に示すように、同時にオンさせ、その時に出力される増幅率をテストすることにより、制御スイッチ２２０３のオン／オフ動作と、抵抗ラダー部２２０２の抵抗値が正常か否かを確認するようにしたことにある。
【００７５】
例えば、制御スイッチ（ＳＷ０）２２０２と制御スイッチ（ＳＷ４）２２０２を同時にオンさせた場合には、抵抗ラダー部２２０２の接続点Ｖ０、Ｖ４間はショートする。このため、抵抗値はほぼ０Ωとなり、電圧の増幅率は、
（Ｒ５＋Ｒ６＋Ｒ７＋Ｒ８）／Ｒ０として計算できる。全ての抵抗（Ｒ０〜Ｒ８）が同じ抵抗値Ｒである場合は、増幅率は４Ｒ／Ｒ＝４となる。制御スイッチ２２０３あるいは抵抗ラダー部２２０２の抵抗に不具合があれば、増幅率は異なる。
【００７６】
したがって、このような測定手法を用いることにより、半分の測定回数を従来に比べて半分に削減することができ、テスト時間を短縮することが可能となる。
【００７７】
図１５はこの発明の他の実施形態に係る半導体装置のテスト回路の構成を示す図である。この実施形態は、図２１に示す電子ボリューム回路における制御スイッチのテストを改善したものある。この実施形態の電子ボリューム回路１５００は、図２１に示す構成に比べて、制御スイッチ２１０４の共通接続点がテスト用のスイッチ１５０１を介して電源（ＶＤＤ）に接続されている。テスト用のスイッチ１５０１ならびに制御スイッチ２１０４は、ＩＣテスタ１５０２からテスト端子（ＴＥＳＴ）１５０３に与えられるテスト信号に基づいてロジック回路１５０４によって開閉制御される。
【００７８】
このような構成において、通常動作時には、テスト用のスイッチ１５０１をオフ状態とし、入力端子（Ａｉｎ）２１０２にアナログ信号を入力し、制御スイッチ２１０５の開閉制御にしたがって出力端子（Ａｏｕｔ）に入力信号が増幅されたアナログ信号が出力される。
【００７９】
一方、テスト動作時は、出力端子（Ａｏｕｔ）２１０８をＩＣテスタ１５０２に接続し、入力端子（Ａｉｎ）２１０２をグランドに接続する。更にテスト端子（ＴＥＳＴ）にテスト信号を入力してロジック回路１５０４をテストモードに設定する。テスト用のスイッチ１５０１はロジック回路１５０２によりオンされ、テスト対象である抵抗ラダー部２１０４に接続された各制御スイッチ（０〜３１）１５０１の共通接続点がスイッチ１５０１を介して電源（ＶＤＤ）に接続される。このとき、ロジック回路１５０４は、オペアンプ（ＯＰＡＭＰ）２１０７をパワーダウンさせて出力をハイインピーダンス状態とする。
【００８０】
制御端子２１０３に与えられる制御信号に基づいてロジック回路１５０４により制御スイッチ（０〜３１）２１０５の開閉制御が行われる。この時、制御スイッチ（０〜３１）２１０５は、全てがオフ状態、あるいはいずれか１つがオン状態の２通りに開閉制御される。全ての制御スイッチ（０〜３１）２１０５がオフの場合は、出力端子２１０８にはロウレベルが出力される。制御スイッチ（０〜３１）２１０５のいずれか１つがオンの場合には、出力端子にはハイレベルが出力される。出力端子１５０２に出力されたレベルをＩＣテスタで検出することにより、制御スイッチ（０〜３１）２１０５の機能をロジック的にテストすることが可能となる。
【００８１】
したがって、従来では数百ｍｓオーダーのテスト時間がかかっていたのに比べて、上記実施形態では、制御スイッチ２１０５をロジック的にテストできる。このため、テスト時間は抵抗ラダー部２１０４の抵抗値と寄生容量による時定数の影響が支配的となる。したがって、テスト時間は多くても数ｍｓ程度となり、従来に比べて格段にテスト時間が削減でき、かつテストコストを大幅に削減することができる。
【００８２】
その上、テスト回路としての規模が小さく、アナログ特性にも影響を与えないため、従来回路への適用が容易となる。また、従来このようなアナログ回路を測定するためには、専用の高精度なＩＣテスタを必要としていたが、出力電圧レベル（ロウレベル又はハイレベル）を判定できる程度の簡易なＩＣテスタであれば、簡単にテストができるようになり、故障時の解析時間を短縮することができる。
【００８３】
【発明の効果】
以上説明したように、この発明によれば、テスト作業の効率化が図られ、テスト時間を従来に比べて大幅に短縮することが可能となる。
【図面の簡単な説明】
【図１】この発明の一実施形態に係る半導体集積回路のテスト回路の構成を示す図である。
【図２】この発明の他の実施形態に係る半導体集積回路のテスト回路の構成を示す図である。
【図３】この発明の他の実施形態に係る半導体集積回路のテスト回路の構成を示す図である。
【図４】この発明の他の実施形態に係る半導体集積回路のテスト回路の構成を示す図である。
【図５】図４に示す実施形態における入力コードと出力電圧との関係を示す図である。
【図６】この発明の他の実施形態に係る半導体集積回路のテスト回路の構成を示す図である。
【図７】図６に示す実施形態における入力信号と制御スイッチのオン／オフとの関係を示す図である。
【図８】図６に示す実施形態における入力コードと出力電圧との関係を示す図である。
【図９】この発明の他の実施形態に係る半導体集積回路のテスト回路の構成を示す図である。
【図１０】図９に示す実施形態における入力コードと出力電圧との関係を示す図である。
【図１１】この発明の他の実施形態に係る半導体集積回路のテスト回路の構成を示す図である。
【図１２】この発明の他の実施形態に係る半導体集積回路のテスト回路の構成を示す図である。
【図１３】この発明の他の実施形態に係る半導体集積回路のテスト回路の構成を示す図である。
【図１４】図１３に示す実施形態における入力信号と制御スイッチのオン／オフならびに増幅率との関係を示す図である。
【図１５】この発明の他の実施形態に係る半導体集積回路のテスト回路の構成を示す図である。
【図１６】従来の半導体集積回路のテスト回路の構成を示す図である。
【図１７】従来の他の半導体集積回路のテスト回路の構成を示す図である。
【図１８】図１７に示す実施形態における入力信号と制御スイッチのオン／オフとの関係を示す図である。
【図１９】図１７に示す実施形態における入力コードと出力電圧との関係を示す図である。
【図２０】従来の他の半導体集積回路のテスト回路の構成を示す図である。
【図２１】従来の他の半導体集積回路のテスト回路の構成を示す図である。
【図２２】従来の他の半導体集積回路のテスト回路の構成を示す図である。
【図２３】図２２に示す実施形態における入力信号と制御スイッチのオン／オフならびに増幅率との関係を示す図である。
【符号の説明】
１００，２００，３００　Ａ／Ｄコンバータ
１０１，６００，９００，１１００，２１０４，２２０２　抵抗ラダー部
１０２，６０１，２１０５，２２０３　制御スイッチ
１０３，２２００　入力端子
１０５　コンパレータ
１０６，４０４，４０５，４０９，６０９，２２０１　出力端子
１０７，１５０２　ＩＣテスタ
１１０，２０３，３０４　ロジック回路
１１１，１５０３　テスト端子
１１２，１１４，２０２　基準電圧端子
１１３，２０１，３０３，６０２，６０５，９０１，１５０１　テスト用スイッチ
１１５，３０１，３０２，４０６，４０７，６０３，６０４　抵抗
４００，４０１　Ｄ／Ａコンバータ
４０８，６０６，１２０２，２１０７　オペアンプ
６１０，１３００　デコーダ
９０２，９０３　ＦＥＴ
１１０１，１２０１　スイッチ
１５００　電子ボリューム回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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