(57)【要約】【課題】従来、半導体集積回路のタイミング調整を行うためのディレイセルの追加は、着目タイミングを意図通りに調整できなかったり、着目外のタイミングが変化することがあった。【解決手段】タイミングエラー対策時に追加するディレイセルを、インプット部セル、ディレイ部セルおよびアウトプット部セルに分割し、前記ディレイ部セルの種類および個数を調整することによりタイミング調整を行うように構成する。【選択図】　　　図６
2004128276.tif 000002
【特許請求の範囲】
【請求項１】
タイミングエラー対策時に追加するディレイセルを、インプット部セル、ディレイ部セルおよびアウトプット部セルに分割し、前記ディレイ部セルの種類および個数を調整することによりタイミング調整を行うことを特徴とする半導体集積回路のタイミング調整方法。
【請求項２】
請求項１に記載の半導体集積回路のタイミング調整方法において、前記各インプット部セル、ディレイ部セルおよびアウトプット部セルは、既存セルの移動を最小限にして配置されることを特徴とする半導体集積回路のタイミング調整方法。
【請求項３】
請求項２に記載の半導体集積回路のタイミング調整方法において、前記各インプット部セル、ディレイ部セルおよびアウトプット部セルは、それぞれ前記既存セル間のスペースに配置されることを特徴とする半導体集積回路のタイミング調整方法。
【請求項４】
インプット部セル、ディレイ部セルおよびアウトプット部セルを備えるディレイ回路構成セルであって、
前記ディレイ部セルの種類および個数を調整して半導体集積回路のタイミング調整を行うことを特徴とするディレイ回路構成セル。
【請求項５】
請求項４に記載のディレイ回路構成セルにおいて、前記ディレイ回路構成セルは、複数のディレイ部セルを備えることを特徴とするディレイ回路構成セル。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体集積回路のタイミング調整技術に関し、特に、半導体集積回路のタイミング調整方法および該タイミング調整方法に適用するディレイ回路構成セルに関する。
【０００２】
従来、レイアウト作業におけるタイミングエラー対策としてディレイセルを追加して半導体集積回路のタイミング調整を行っていた。このディレイセルは、通常、その種類が限られており、また、そのサイズも比較的大きなものとなっている。そのため、既存セルを移動させることなく可能なスペースにディレイセルを配置すると、配線長の問題等により着目タイミングを意図した通りに調整することが困難になり、或いは、既存セルを移動させてディレイセルを配置するためのスペースを設けると、着目外のタイミングが大きく変化してさらなるタイミング調整が必要になるといった問題があった。そこで、着目タイミングを意図通りに調整すると共に、着目外のタイミング変化を最小限に抑えることのできる半導体集積回路のタイミング調整技術の提供が要望されている。
【０００３】
【従来の技術】
従来、レイアウト作業におけるタイミングエラー対策としてディレイセルの追加を行う場合、以下のような手順で行っている。
【０００４】
まず、セルライブラリに固定されたディレイ値（遅延量）を持つディレイセルを登録しておく。さらに、論理（ＮＥＴ　ＬＩＳＴ）を変更し、ディレイの追加が必要なパスに上記ディレイセルをシリアルに追加する。このとき、必要なディレイが追加されるようにディレイセルの種類や個数を調整する。
【０００５】
さらに、追加すべきディレイセルを配置するが、このとき、適当な位置にディレイセルが配置できるスペースがない場合には、図２および図３を参照して後述するような処理を行う。そして、未結線を配線する。
【０００６】
図１は半導体集積回路のタイミング調整に適用する従来のディレイセルの一例を概略的に示す図である。
【０００７】
図１に示されるように、ディレイセル１００は、インプット部１０１、ディレイ部１０２およびアウトプット部１０３より成る複数のインバータで構成されている。ここで、ディレイセル１００は、予め異なるディレイ値を与える数種類（例えば、３種類程度）が準備（セルライブラリに登録）されており、これらのディレイセルから最適なものを選択してディレイの追加が必要なパスにシリアルに設ける。なお、各ディレイセルにおけるディレイ値は、ディレイ部１０２におけるインバータの段数により規定され、例えば、インバータの段数を４段、８段、１２段等とすることにより異なるディレイ値を与えるようになっている。また、インプット部１０１、ディレイ部１０２およびアウトプット部１０３における各インバータは、それぞれ最適な特性（最適なサイズ）のトランジスタにより構成されている。
【０００８】
また、従来、タイミングの調整に基づく論理設計とレイアウト設計の間のイタレーション（反復）を低減すると共に、レイアウト作業自体の労力をも削減して迅速なＬＳＩ開発を行うものとして、レイアウトを、復元技術を基盤として、タイミング調整によって追加されたセルを既存のセル重ねて配置し、削除されたセルはそのまま削除し、置換されたセルは従来の位置にそのまま配置すると共に、従来の配線をそのまま復元し再利用するようにしたレイアウト設計装置が提案されている。（例えば、特許文献１参照）
【特許文献１】
特開平１１−５４６２６号公報
【０００９】
【発明が解決しようとする課題】
前述したように、追加すべきディレイセルを配置するとき、適当な位置にディレイセルを配置できるスペースがない場合には、次のような処理を行う。
【００１０】
図２および図３は従来のディレイセルを適用した半導体集積回路のタイミング調整の例を説明するための図であり、フリップフロップＦＦ１のＱ端子からフリップフロップＦＦ２のＤ端子までのパス（経路）にディレイセルを挿入する場合を示している。
【００１１】
まず、図２に示されるように、例えば、チップレイアウトをフロアプランから行ったときのタイミング調整工程のような既存セルの移動が可能な場合、既存セルを移動してスペースを確保し、そのスペースにディレイセルを配置する。具体的に、例えば、セル１およびセル２（既存セル）を図２中で左方向に移動すると共に、セル３（既存セル）を図２中で右方向に移動して、セル２とセル３との間にスペースを確保し、そのスペースにディレイセルを配置する。
【００１２】
すなわち、そのままではディレイセルをフリップフロップＦＦ１とフリップフロップＦＦ２との間に配置することはできないがセル１〜セル３（既存セル）の移動が可能な場合、これらのセル１〜セル３を移動することでフリップフロップＦＦ１とフリップフロップＦＦ２との間にスペースを設けてディレイセルを配置する。
【００１３】
この場合、既存セル（セル１〜セル３）を移動させるために、セル１〜セル３の前後のネットが再配線され、着目外のタイミングが大きく変化することがある。このように、着目外のタイミングが変化した場合には、その変化したタイミングに対して再度タイミング調整が必要となる。すなわち、ディレイセルを配置するために既存セルを移動させると、その移動したセルに関連したタイミング調整が必要になる場合があり、半導体集積回路のタイミング調整に要する時間が増大することになる。
【００１４】
次に、図３に示されるように、例えば、ＡＣタイミング調整のためのメタル改版におけるタイミング調整工程のような既存セルの移動が不可能な場合、ディレイセルを配置することが可能なスペースを探し、そこにディレイセルを配置する。具体的に、例えば、メタル改版であるために既存セルを移動させることができず、フリップフロップＦＦ１とフリップフロップＦＦ２との間にはディレイセルを配置するスペースがない場合、フリップフロップＦＦ１およびＦＦ２から距離的に遠くてもディレイセルを配置することができるスペース（図３中の最下段におけるスペース）にディレイセルを配置する。
【００１５】
この場合、タイミング調整を行いたいパス（フリップフロップＦＦ１のＱ端子からフリップフロップＦＦ２のＤ端子までのパス）とディレイセルを配置した位置が離れていると、フリップフロップＦＦ１のＱ端子およびフリップフロップＦＦ２のＤ端子とディレイセルとを繋ぐ配線が長くなり、その配線長に起因してさらなるディレイが生じて、着目タイミングを意図した通りに調整できないことがある。すなわち、追加ディレイセルの配線が長くなり過ぎてローディングオーバーが発生し、そのローディングオーバーの修正作業（さらなるタイミング調整）が必要となることがあり、その結果、半導体集積回路のタイミング調整に要する時間が増大することになる。
【００１６】
なお、半導体集積回路のタイミング調整は、１つのパスに対して１つのディレイセルを追加するだけではなく、例えば、複数（数十〜数百）のパスに対してそれぞれディレイセルを同時に追加して行うようになっている。
【００１７】
このように、従来の半導体集積回路のタイミング調整方法においては、追加ディレイセルを配置するときに、既存セルの移動による着目外タイミングが悪化したり、スペース不足により追加ディレイセルを適当な位置に配置することができずに着目タイミングが悪化することがあった。その結果、ディレイセルによるタイミング調整を繰り返し行わなければならず、半導体集積回路のタイミング調整に要する時間が増大することになっていた。
【００１８】
本発明は、上述した従来の半導体集積回路のタイミング調整技術が有する課題に鑑み、着目タイミングを意図通りに調整すると共に、着目外のタイミング変化を最小限に抑えることのできるタイミング調整方法および該タイミング調整方法に適用するディレイ回路構成セルの提供を目的とする。
【００１９】
【課題を解決するための手段】
本発明の第１の形態によれば、タイミングエラー対策時に追加するディレイセルを、インプット部セル、ディレイ部セルおよびアウトプット部セルに分割し、前記ディレイ部セルの種類および個数を調整することによりタイミング調整を行うことを特徴とする半導体集積回路のタイミング調整方法が提供される。
【００２０】
本発明の第２の形態によれば、インプット部セル、ディレイ部セルおよびアウトプット部セルを備えるディレイ回路構成セルであって、前記ディレイ部セルの種類および個数を調整して半導体集積回路のタイミング調整を行うことを特徴とするディレイ回路構成セルが提供される。
【００２１】
本発明の半導体集積回路のタイミング調整方法によれば、ディレイセルは、インプット部セル、ディレイ部セルおよびアウトプット部セルに分割され、ディレイ部セルの種類および個数を調整することにより半導体集積回路のタイミング調整が行われる。
【００２２】
本発明のディレイ回路構成セルによれば、ディレイ回路構成セルは、インプット部セル、ディレイ部セルおよびアウトプット部セルを備え、ディレイ部セルの種類および個数を調整することで半導体集積回路のタイミング調整を行うようになっている。
【００２３】
本発明によれば、着目タイミングを意図通りに調整すると共に、着目外のタイミング変化を最小限に抑えることができる。
【００２４】
【発明の実施の形態】
以下、本発明に係るタイミング調整方法および該タイミング調整方法に適用するディレイ回路構成セルを、添付図面を参照して詳述する。
【００２５】
図４は半導体集積回路のタイミング調整に適用する本発明に係るディレイ回路構成セルの一例を概略的に示す図である。
【００２６】
図４に示されるように、セルライブラリに登録されるディレイ回路構成セルは、インプット部セル、ディレイ部セルおよびアウトプット部セルを備える。ここで、各セル（インプット部セル、ディレイ部セルおよびアウトプット部セル）の大きさは、同じディレイ値を持つ既存のディレイセルよりも小さくなる。
【００２７】
インプット部セルａは、図１に示す従来のディレイセル１００におけるインプット部１０１に相当し、１個または２個のインバータを備えて構成される。ディレイ部セルｂは、図１に示す従来のディレイセル１００におけるインプット部１０１とアウトプット部１０３との間の遅延量を調整するディレイ部１０２の一部に相当し、１個または２個のインバータを備えて構成される。アウトプット部セルｃは、図１に示す従来のディレイセル１００におけるアウトプット部１０３に相当し、１個または２個のインバータを備えて構成される。
【００２８】
図５は本発明の半導体集積回路のタイミング調整方法の一例を説明するためのフローチャートであり、タイミングエラー対策時に追加するディレイセル（ディレイ回路構成セル）の追加（挿入）処理を示すものである。ここで、ステップＳＴ３〜ＳＴ８は、従来の半導体集積回路のタイミング調整方法にはない本発明に特有の処理である。
【００２９】
まず、ステップＳＴ１において、追加セル（追加ディレイセル）が配置可能な位置を検索し、ステップＳＴ２に進んで、配線長が最短となる配置位置を決定する。さらに、ステップＳＴ３において、追加セルの配線ディレイを見積もり、着目パスの始点（例えば、フリップフロップＦＦ１のＱ端子）から終点（例えば、フリップフロップＦＦ２のＤ端子）までの見積もりディレイ値を算出してステップＳＴ４に進む。
【００３０】
ステップＳＴ４において、期待ディレイ値と見積もりディレイ値との差が一定の範囲内に入っているか否かが判別され、期待ディレイ値と見積もりディレイ値との差が一定の範囲内であると判別されると、ステップＳＴ９に進んで、その追加セルの配置を実行する。なお、このステップＳＴ９における追加セル（追加ディレイ回路構成セル）の配置実行の後、セルの移動が行われる。
【００３１】
ステップＳＴ４において、期待ディレイ値と見積もりディレイ値との差が一定の範囲内に入っていないと判別されると、ステップＳＴ５に進んで、期待ディレイ値に近づくように追加セルの配置位置が調整され、さらに、ステップＳＴ６に進む。ステップＳＴ７においては、前述したステップＳＴ３と同様に、配線ディレイを見積もり、着目パスの始点から終点までの見積もりディレイ値を算出する。
【００３２】
そして、前述したステップＳＴ４と同様のステップＳＴ７に進んで、期待ディレイ値と見積もりディレイ値との差が一定の範囲内に入っているか否かが判別される。ステップＳＴ７において、期待ディレイ値と見積もりディレイ値との差が一定の範囲内であると判別されると、前述したステップＳＴ９に進んで、その追加セルの配置を実行する。一方、ステップＳＴ７において、期待ディレイ値と見積もりディレイ値との差が一定の範囲内に入っていないと判別されると、ステップＳＴ８に進んで、期待ディレイ値に近づくようにディレイ部セルの種類および個数を変更した後、ステップＳＴ１に戻る。
【００３３】
図６は本発明のディレイ回路構成セルを適用した半導体集積回路のタイミング調整の一例を説明するための図であり、前述した図２および図３の従来のディレイセルを適用した半導体集積回路のタイミング調整に対応する例を説明するためのものである。すなわち、図６は、図２および図３と同様に、フリップフロップＦＦ１のＱ端子からフリップフロップＦＦ２のＤ端子までのパスにディレイセル（ディレイ回路構成セル：インプット部セルａ、ディレイ部セルｂおよびアウトプット部セルｃ）を挿入する場合を示している。
【００３４】
図６に示されるように、本発明のディレイ回路構成セルを適用した半導体集積回路のタイミング調整は、例えば、図２を参照して説明したチップレイアウトをフロアプランから行ったときのタイミング調整工程のような既存セルの移動が可能な場合であっても、サイズの小さいインプット部セルａ、ディレイ部セルｂおよびアウトプット部セルｃを既存セルの間のスペースに配置することで、既存セルの移動を行うことなく、或いは、既存セルの移動を大幅に低減してディレイ回路構成セル（ディレイセル）を配置することができる。
【００３５】
なお、ディレイ回路構成セルの追加（挿入）によるタイミング調整が終了すると、自動配線処理により未結線配線を配線され、さらに、タイミング検証が行われる。本発明のタイミング調整方法によれば、ディレイ回路構成セルを追加したパスのタイミングエラーが無くなってタイミング調整が完了し、その後、次のステップである物理検証が行われることになる。
【００３６】
このように、本発明のディレイ回路構成セルを適用した半導体集積回路のタイミング調整方法によれば、ディレイ回路構成セルを配置するときに、既存セルの移動が低減されるため着目外のタイミング変化を最小限に抑えることができ、さらに、ディレイ回路構成セルは適切な位置に配置される可能性が高いため着目タイミングを意図通りに調整することができ、その結果、半導体集積回路のタイミング調整に要する時間を短縮することが可能になる。
【００３７】
（付記１）　タイミングエラー対策時に追加するディレイセルを、インプット部セル、ディレイ部セルおよびアウトプット部セルに分割し、前記ディレイ部セルの種類および個数を調整することによりタイミング調整を行うことを特徴とする半導体集積回路のタイミング調整方法。
【００３８】
（付記２）　付記１に記載の半導体集積回路のタイミング調整方法において、前記ディレイ部セルは、複数設けられることを特徴とする半導体集積回路のタイミング調整方法。
【００３９】
（付記３）　付記１または２に記載の半導体集積回路のタイミング調整方法において、前記インプット部セル、ディレイ部セルおよびアウトプット部セルは、それぞれ１個または２個のインバータを備えることを特徴とする半導体集積回路のタイミング調整方法。
【００４０】
（付記４）　付記１〜３のいずれか１項に記載の半導体集積回路のタイミング調整方法において、前記各インプット部セル、ディレイ部セルおよびアウトプット部セルは、既存セルの移動を最小限にして配置されることを特徴とする半導体集積回路のタイミング調整方法。
【００４１】
（付記５）　付記４に記載の半導体集積回路のタイミング調整方法において、前記各インプット部セル、ディレイ部セルおよびアウトプット部セルは、それぞれ前記既存セル間のスペースに配置されることを特徴とする半導体集積回路のタイミング調整方法。
【００４２】
（付記６）　インプット部セル、ディレイ部セルおよびアウトプット部セルを備えるディレイ回路構成セルであって、
前記ディレイ部セルの種類および個数を調整して半導体集積回路のタイミング調整を行うことを特徴とするディレイ回路構成セル。
【００４３】
（付記７）　付記６に記載のディレイ回路構成セルにおいて、前記ディレイ回路構成セルは、複数のディレイ部セルを備えることを特徴とするディレイ回路構成セル。
【００４４】
（付記８）　付記６または７に記載のディレイ回路構成セルにおいて、前記インプット部セル、ディレイ部セルおよびアウトプット部セルは、それぞれ１個または２個のインバータを備えることを特徴とするディレイ回路構成セル。
【００４５】
（付記９）　付記６〜８のいずれか１項に記載のディレイ回路構成セルにおいて、前記各インプット部セル、ディレイ部セルおよびアウトプット部セルは、既存セルの移動を最小限にして配置されることを特徴とするディレイ回路構成セル。
【００４６】
（付記１０）　付記９に記載の半導体集積回路のタイミング調整方法において、前記各インプット部セル、ディレイ部セルおよびアウトプット部セルは、それぞれ前記既存セル間のスペースに配置されることを特徴とするディレイ回路構成セル。
【００４７】
【発明の効果】
以上、詳述したように、本発明によれば、着目タイミングを意図通りに調整すると共に、着目外のタイミング変化を最小限に抑えることのできる半導体集積回路のタイミング調整方法および該タイミング調整方法に適用するディレイ回路構成セルを提供することができる。
【図面の簡単な説明】
【図１】半導体集積回路のタイミング調整に適用する従来のディレイセルの一例を概略的に示す図である。
【図２】従来のディレイセルを適用した半導体集積回路のタイミング調整の一例を説明するための図である。
【図３】従来のディレイセルを適用した半導体集積回路のタイミング調整の他の例を説明するための図である。
【図４】半導体集積回路のタイミング調整に適用する本発明に係るディレイ回路構成セルの一例を概略的に示す図である。
【図５】本発明の半導体集積回路のタイミング調整方法を説明するためのフローチャートである。
【図６】本発明のディレイ回路構成セルを適用した半導体集積回路のタイミング調整の一例を説明するための図である。
【符号の説明】
１００…ディレイセル
１０１…インプット部
１０２…ディレイ部
１０３…アウトプット部
ａ…インプット部セル
ｂ…ディレイ部セル
ｃ…アウトプット部セル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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