(57)【要約】【課題】コンタクト抵抗の低減を図り、電気性能の低下を防止する半導体装置及びその製造方法を実現することができるようにする。【解決手段】半導体基板１上にゲート酸化膜３を介して形成されたゲート電極４と、ゲート電極４の両側の半導体基板１の表面に形成され、上部にシリサイド層８を備える一対の不純物拡散層６とを有し、この不純物拡散層６がシリサイド層８との界面の全体に渡って凹凸面を備え、当該凹凸面の表層が均一の不純物濃度となるようにして、コンタクト抵抗を低減できるようにする。【選択図】        図１
2004260003.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極の両側の前記半導体基板の表面に形成された一対の不純物拡散層と、
前記一対の不純物拡散層上に形成されたシリサイド層とを有し、
前記不純物拡散層は、前記シリサイド層との界面の全体に渡って凹凸面を備え、当該凹凸面の表層が均一の不純物濃度で形成されていることを特徴とする半導体装置。
【請求項２】
半導体基板と、
前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極の両側の前記半導体基板上に形成された一対の半導体膜と、
前記一対の半導体膜の表層にそれぞれ形成された一対の不純物拡散層と、
前記一対の不純物拡散層上に形成されたシリサイド層とを有し、
前記不純物拡散層は、前記シリサイド層との界面の全体に渡って凹凸面を備え、当該凹凸面の表層が均一の不純物濃度で形成されていることを特徴とする半導体装置。
【請求項３】
半導体基板上に絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極の両側の前記半導体基板の表面に凹凸面を形成する工程と、
前記凹凸面の全表面に渡って不純物を導入し、当該凹凸面の表層が均一の不純物濃度となる一対の不純物拡散層を形成する工程と、
前記一対の不純物拡散層上に、前記凹凸面と界面を有するシリサイド層を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項４】
半導体基板上に絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極の両側の前記半導体基板の表面に一対の不純物拡散層を形成する工程と、
前記一対の不純物拡散層の前記半導体基板の表面に凹凸面を形成する工程と、
前記一対の不純物拡散層上に、前記凹凸面と界面を有するシリサイド層を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項５】
前記凹凸面を形成する工程は、熱窒化処理を行って前記半導体基板の表面に窒化物の核を形成する工程と、酸化処理を行って前記窒化物の核が形成されていない半導体基板の表面に酸化物を形成する工程と、前記窒化物の核及び前記酸化物を除去する工程とを含むことを特徴とする請求項３又は４に記載の半導体装置の製造方法。
【請求項６】
前記凹凸面を形成する工程は、前記半導体基板上に縞状の開口部を有するマスクを形成する工程と、エッチング処理を行って前記マスクの開口した半導体基板の表面に溝を形成する工程とを含むことを特徴とする請求項３又は４に記載の半導体装置の製造方法。
【請求項７】
半導体基板上に絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極の両側の前記半導体基板上に一対の半導体膜を形成する工程と、
前記一対の半導体膜の表面に凹凸面を形成する工程と、
前記凹凸面の全表面に渡って不純物を導入し、当該凹凸面の表層が均一の不純物濃度となる一対の不純物拡散層を形成する工程と
前記一対の不純物拡散層上に、前記凹凸面と界面を有するシリサイド層を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項８】
半導体基板上に絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極の両側の前記半導体基板上に一対の半導体膜を形成する工程と、
前記一対の半導体膜の表面に一対の不純物拡散層を形成する工程と、
前記一対の不純物拡散層の前記半導体基板の表面に凹凸面を形成する工程と、
前記一対の不純物拡散層上に、前記凹凸面と界面を有するシリサイド層を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項９】
前記凹凸面を形成する工程は、熱窒化処理を行って前記半導体膜の表面に窒化物の核を形成する工程と、酸化処理を行って前記窒化物の核が形成されていない半導体膜の表面に酸化物を形成する工程と、前記窒化物の核及び前記酸化物を除去する工程とを含むことを特徴とする請求項７又は８に記載の半導体装置の製造方法。
【請求項１０】
前記凹凸面を形成する工程は、前記半導体膜上に縞状の開口部を有するマスクを形成する工程と、エッチング処理を行って前記マスクの開口した半導体膜の表面に溝を形成する工程とを含むことを特徴とする請求項７又は８に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、特に、配線層と接続するコンタクト部に関するものである。
【０００２】
【従来の技術】
従来から、半導体装置においては、ソース・ドレイン部に高濃度の不純物を導入し、さらに外部配線と接続する電極部分に対して、チタン，タングステン，コバルト，ニッケルなどの高融点金属を用いてシリサイド層を形成して、コンタクト抵抗の低減化を図っていた。
【０００３】
【特許文献１】
特開平３−２８０５３２号公報
【特許文献２】
特開２０００−９１５３２号公報
【０００４】
【発明が解決しようとする課題】
しかしながら、半導体装置のさらなる高集積化の要請にともなって、各トランジスタの微細化を進展させていくと、ソース・ドレイン部及びゲート電極の面積がますます狭くなり、特に、ソース・ドレインを形成する不純物拡散層とシリサイド層との界面に生じるショットキー障壁に起因するコンタクト抵抗がトランジスタ全体の抵抗に対して無視することができない大きさとなってくる。これが、トランジスタの電気性能の劣化を引き起こす原因となっていた。
【０００５】
本発明は上述の問題点にかんがみてなされたもので、コンタクト抵抗の低減を図り、電気性能の低下を防止する半導体装置及びその製造方法を実現することを目的とする。
【０００６】
【課題を解決するための手段】
本発明者は、鋭意検討の結果、以下に示す発明の諸態様に想到した。
【０００７】
本発明の半導体装置は、半導体基板と、前記半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲート電極の両側の前記半導体基板の表面に形成された一対の不純物拡散層と、前記一対の不純物拡散層上に形成されたシリサイド層とを有し、前記不純物拡散層は、前記シリサイド層との界面の全体に渡って凹凸面を備え、当該凹凸面の表層が均一の不純物濃度で形成されていることを特徴とするものである。
【０００８】
本発明の半導体装置の他の態様は、半導体基板と、前記半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲート電極の両側の前記半導体基板上に形成された一対の半導体膜と、前記一対の半導体膜の表層にそれぞれ形成された一対の不純物拡散層と、前記一対の不純物拡散層上に形成されたシリサイド層とを有し、前記不純物拡散層は、前記シリサイド層との界面の全体に渡って凹凸面を備え、当該凹凸面の表層が均一の不純物濃度で形成されていることを特徴とするものである。
【０００９】
本発明の半導体装置の製造方法は、半導体基板上に絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極の両側の前記半導体基板の表面に凹凸面を形成する工程と、前記凹凸面の全表面に渡って不純物を導入し、当該凹凸面の表層が均一の不純物濃度となる一対の不純物拡散層を形成する工程と、前記一対の不純物拡散層上に、前記凹凸面と界面を有するシリサイド層を形成する工程とを有することを特徴とするものである。
【００１０】
本発明の半導体装置の製造方法の他の態様は、半導体基板上に絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極の両側の前記半導体基板の表面に一対の不純物拡散層を形成する工程と、前記一対の不純物拡散層の前記半導体基板の表面に凹凸面を形成する工程と、前記一対の不純物拡散層上に、前記凹凸面と界面を有するシリサイド層を形成する工程とを有することを特徴とするものである。
【００１１】
また、本発明の半導体装置の製造方法の更に他の態様は、半導体基板上に絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極の両側の前記半導体基板上に一対の半導体膜を形成する工程と、前記一対の半導体膜の表面に凹凸面を形成する工程と、前記凹凸面の全表面に渡って不純物を導入し、当該凹凸面の表層が均一の不純物濃度となる一対の不純物拡散層を形成する工程と、前記一対の不純物拡散層上に、前記凹凸面と界面を有するシリサイド層を形成する工程とを有することを特徴とするものである。
【００１２】
また、本発明の半導体装置の製造方法の更に他の態様は、半導体基板上に絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極の両側の前記半導体基板上に一対の半導体膜を形成する工程と、前記一対の半導体膜の表面に一対の不純物拡散層を形成する工程と、前記一対の不純物拡散層の前記半導体基板の表面に凹凸面を形成する工程と、前記一対の不純物拡散層上に、前記凹凸面と界面を有するシリサイド層を形成する工程とを有することを特徴とするものである。
【００１３】
【発明の実施の形態】
−本発明の骨子−
半導体装置のコンタクト抵抗の低減を図るためには、単純には配線層と接する半導体基板の表面積を増大させることが必要である。つまり、ソース／ドレイン部の面積を増大させればよいことになるが、これは半導体装置の高集積化の要請から非常に困難である。そこで、配線層と半導体基板との界面を凹凸にして、実効的に表面積を増大させる方法を案出した。
【００１４】
図１は、本発明の骨子を説明する半導体装置の概略図である。
この半導体装置は、半導体基板１上にゲート酸化膜３を介して形成されたゲート電極４と、ゲート電極４の両側の半導体基板１の表面に凹凸面を備えるソース及びドレインを構成する一対の不純物拡散層６とを有している。このとき、不純物拡散層６上にはシリサイド層８が形成されており、また、不純物拡散層は、シリサイド層８との界面の全体に渡って凹凸面が形成されている。
【００１５】
本発明の半導体装置は、ソース及びドレイン上にシリサイド層を形成し、ソース及びドレインがシリサイド層との界面の全体に渡って凹凸面を有することを特徴としており、例えば、図１６に示す半導体装置のようにコンタクトホールの開口されたソース及びドレイン部のみに凹凸面を設ける場合と比較して、配線層との実効面積をさらに大きくすることができ、コンタクト抵抗のさらなる低減化を図ることができる。また、半導体装置の製造においても、コンタクトホールを介して凹凸面を形成するよりも、工程を煩雑化させることなく容易に形成することができる。
【００１６】
また、ソース及びドレインの形成を、半導体基板１の表面に凹凸面を形成した後、当該凹凸面に対して不純物をイオン注入して形成する場合には、図１に示したように、凹凸面の表層が高濃度で均一の不純物濃度となって、シリサイド層との界面における抵抗をさらに低減させることができる。これを図１６に示す半導体装置でこれを実現しようとすると、保護膜１０を形成する前に一度、不純物のイオン注入を行ってソース及びドレインを形成し、その後、保護膜１０を形成して当該保護膜１０にコンタクトホールを形成した後、さらに、コンタクトホールを介して二度目の不純物のイオン注入を行う必要がある。一方、図１に示す半導体装置では、一度の不純物のイオン注入で形成することができるため、工程を増加させることもない。
【００１７】
なお、ソース及びドレインの表面に形成する凹凸を小さく形成することにより、不純物のイオン注入を行った後に当該凹凸面を形成するようにすることも本発明の範疇に含まれる。
【００１８】
次に、本発明の半導体装置及びその製造方法の骨子を踏まえた諸実施形態について説明する。なお、本実施形態の半導体装置においては、ＰＭＯＳトランジスタを適用した例で説明を行うが、ＮＭＯＳトランジスタの場合には、注入される不純物の極性が逆であることを除いて以下に説明する議論は同様である。
【００１９】
（第１の実施形態）
−第１の実施形態における半導体装置の第１の製造方法−
以下、第１の実施形態における半導体装置の第１の製造方法を説明する。第１の製造方法では、半導体基板上に核を形成することによって半導体基板の表面を凹凸にするものである。
図２〜図４は、第１の実施形態における半導体装置の第１の製造方法を示す概略断面図である。
【００２０】
先ず、図２（ａ）に示すように、Ｐ型シリコン（Ｓｉ）からなる半導体基板１にＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法により素子分離領域２を形成して、素子活性領域を画定する。続いて、半導体基板１を温度９００℃〜１０００℃の条件で熱酸化させ、半導体基板１上にシリコン酸化膜１１を形成する。さらに、ＣＶＤ法により、シリコン酸化膜１１上に多結晶シリコン膜１２を堆積する。
【００２１】
続いて、図２（ｂ）に示すように、フォトリソグラフィーにより、ゲート電極の形成領域を覆うようにレジストパターン２１を形成し、そして、ドライエッチングにより、レジストパターン２１で覆われていない多結晶シリコン膜１２及びシリコン酸化膜１１を除去し、多結晶シリコン膜１２からなるゲート電極４と、シリコン酸化膜１１からなるゲート酸化膜３とを形成する。その後、Ｏ２プラズマを用いた灰化処理等によりレジストパターン２１を除去する。
【００２２】
続いて、図２（ｃ）に示すように、ＣＶＤ法により、全面にシリコン酸化膜を堆積した後、このシリコン酸化膜の全面を異方性エッチング（エッチバック）して、ゲート電極４の両側面にのみシリコン酸化膜を残し、サイドウォール５を形成する。
【００２３】
続いて、図２（ｄ）に示すように、温度７００℃程度の熱窒化処理により、半導体基板１のソース形成領域及びドレイン形成領域に、大きさ１０ｎｍ〜２０ｎｍ程度、厚さ１ｎｍ程度のシリコン窒化核（ＳｉＮ核）１３を形成する。このとき、ゲート電極４の表面が剥き出しになっているため、このゲート電極４の表面にもＳｉＮ核１３が形成される。
【００２４】
続いて、図３（ａ）に示すように、ＳｉＮ核１３の存在下において、低酸素分圧下での選択酸化処理により、半導体基板１の表面及びゲート電極４の表面からシリコンの蒸発が起こり、酸化されるというよりも、むしろエッチングされた状態となって、ＳｉＮ核１３が形成されていない半導体基板１の表面及びゲート電極４の表面に溝１４が形成される。
【００２５】
続いて、例えば四フッ化炭素（ＣＦ４）を用いたドライエッチングにより、ＳｉＮ核１３と、選択酸化処理により半導体基板１の表面及びゲート電極４の表面に形成されたシリコン酸化物を除去する。これにより、半導体基板１の表面及びゲート電極４の表面に凹凸面が形成される。
【００２６】
ここで、図３（ａ）に示した凹凸面を以下のように形成してもよい。
ＳｉＮ核１３の存在下において、酸素圧力１ａｔｍの電気炉中での熱酸化処理により、ＳｉＮ核１３が形成されていない半導体基板１及びゲート電極４にシリコン酸化膜を大きさ３０ｎｍ程度で形成する。その後、ＳｉＮ核１３と、熱酸化処理により形成されたシリコン酸化膜を除去して、半導体基板１の表面及びゲート電極４の表面に凹凸面を形成することもできる。
【００２７】
続いて、図３（ｂ）に示すように、例えばボロン（Ｂ）をエネルギー３ｋｅＶ、注入角０度、濃度２．０×１０１５ｃｍ−２の条件でイオン注入する。その後、アニール処理により注入したボロンを活性化させて、ソース及びドレインとなるＰ型の不純物拡散層６を形成する。ここで、半導体基板１に凹凸面を形成した後に、当該イオン注入を行っているため、凹凸面の表層が自己整合的に凹凸面の形状に合わせて均一の不純物濃度で形成される。また、不純物濃度は当該凹凸面に倣って分布している。
【００２８】
続いて、図３（ｃ）に示すように、サイドウォール５をいったん剥離した後、エクステンション部を形成するために例えばボロンを注入し、必要ならば続いて、ポケット部（不図示）を形成するために例えば砒素を注入する。さらに、アニール処理により、エクステンション部とポケット部における不純物の活性化を行い、エクステンション領域７を形成する。
【００２９】
続いて、図３（ｄ）に示すように、ＣＶＤ法により、全面にシリコン酸化膜を堆積した後、このシリコン酸化膜の全面を異方性エッチング（エッチバック）して、ゲート電極４の両側面にのみシリコン酸化膜を残し、再度サイドウォール５を形成する。
【００３０】
続いて、図４に示すように、スパッタリング法により、例えば高融点金属であるコバルトを堆積し、その後、熱処理を行って堆積したコバルトに対してシリサイド化反応を起させ、そして未反応のコバルトを例えば四フッ化炭素（ＣＦ４）によって除去し、ソース・ドレイン及びゲート電極４上にシリサイド層８を形成する。この工程によって、半導体基板１の凹凸面に沿ったシリサイド層８を形成することができる。
【００３１】
しかる後、層間絶縁膜やコンタクト孔、各種の配線層等の形成工程を経て、第１の実施形態の半導体装置を完成させる。
【００３２】
本実施形態の第１の製造方法では、ゲート電極４上にもＳｉＮ核１３を形成して、そのゲート電極４の表面にも凹凸面を形成したが、図２（ａ）の工程の後、ＣＶＤ法により、多結晶シリコン１２上にキャップ絶縁膜となるシリコン酸化膜を堆積して多結晶シリコン１２を保護することにより、ゲート電極４の表面を凹凸にしないようにすることもできる。
【００３３】
−第１の実施形態における半導体装置の第２の製造方法−
以下、第１の実施形態における半導体装置の第２の製造方法を説明する。第２の製造方法では、半導体基板上にマスクを形成して、エッチング処理を行うことにより、半導体基板１の表面を凹凸にするものである。
【００３４】
先ず、第２の製造方法では、図２（ａ）〜（ｃ）の各工程を経る。
続いて、本実施形態における半導体装置の上面図である図５に示すように、ＣＶＤ法により、トランジスタのソース・ドレイン形成領域にシリコン酸化膜１５を堆積する。この際に、ゲート電極４上を例えばシリコン酸化膜であらかじめ保護しておく。さらに、図５に示すように、フォトリソグラフィーにより、堆積したシリコン酸化膜１５上に、ゲート電極４の幅方向に対して直交する領域を開口する縞状のレジストパターン２２を形成する。
【００３５】
続いて、ドライエッチングにより、レジストパターン２２で覆われていない領域のシリコン酸化膜１５を除去し、レジストパターン２２をシリコン酸化膜１５に転写して、シリコン酸化膜からなるハードマスクを形成する。このとき、レジストパターン２２で覆われていないゲート電極４上にも、あらかじめ形成した保護用のシリコン酸化膜が存在している。さらに、図６に示すように、ドライエッチングにより、当該シリコン酸化膜をマスクとして半導体基板１のソース・ドレイン形成領域に溝１６を形成する。これにより、ソース・ドレイン形成領域の半導体基板１の表面に凹凸を形成することができる。その後、Ｏ２プラズマを用いた灰化処理等によりレジストパターン２２及びシリコン酸化膜からなるハードマスクを除去する。
【００３６】
ここで、以降の工程では、図６に示した半導体装置のＩ−Ｉ断面における断面図を用いて説明を行う。
続いて、図７（ａ）に示すように、例えばボロン（Ｂ）をエネルギー３ｋｅＶ、注入角０度、濃度２．０×１０１５ｃｍ−２の条件でイオン注入する。その後、アニール処理により注入したボロンを活性化させて、ソース及びドレインとなるＰ型の不純物拡散層６を形成する。ここで、半導体基板１に凹凸面を形成した後に、当該イオン注入を行っているため、凹凸面の表層が自己整合的に凹凸面の形状に合わせて均一の不純物濃度で形成される。また、不純物濃度は当該凹凸面に倣って分布している。
【００３７】
続いて、図７（ｂ）に示すように、サイドウォール５をいったん剥離した後、エクステンション部を形成するために例えばボロンを注入し、必要ならば続いて、ポケット部を形成するために例えば砒素を注入する。さらに、アニール処理により、エクステンション部とポケット部における不純物の活性化を行い、不図示のエクステンション領域を形成する。
【００３８】
続いて、図７（ｃ）に示すように、ＣＶＤ法により、全面にシリコン酸化膜を堆積した後、このシリコン酸化膜の全面を異方性エッチング（エッチバック）して、ゲート電極４の両側面にのみシリコン酸化膜を残し、再度サイドウォール５を形成する。
【００３９】
続いて、図７（ｄ）に示すように、スパッタリング法により、例えば高融点金属であるコバルトを堆積し、その後、熱処理を行って堆積したコバルトに対してシリサイド化反応を起させ、そして未反応のコバルトを例えば四フッ化炭素（ＣＦ４）によって除去し、不純物拡散層６上にシリサイド層８を形成する。この工程によって、半導体基板１の凹凸面に沿ったシリサイド層８を形成することができる。
【００４０】
しかる後、層間絶縁膜やコンタクト孔、各種の配線層等の形成工程を経て、第１の実施形態の半導体装置を完成させる。ここで、第２の製造方法で作製された半導体装置は、ゲート電極４上がシリコン酸化膜で覆われているため、ゲート電極４には、凹凸が形成されない。
【００４１】
この第２の製造方法では、マスクを用いたエッチングにより、半導体基板１の表面に凹凸面を形成するため、半導体基板１上に核を形成することにより半導体基板１の表面を凹凸面にする第１の製造方法よりも、その凹凸のばらつきを小さくすることができる。また、レジストパターン２２を形成する際に、ゲート電極４の幅方向における位置合わせ精度の余裕度を大きく取れるため、製造する上でも利点がある。
【００４２】
本実施形態の製造方法では、ソース・ドレインを形成するためのイオン注入を行った後、サイドウォール５をいったん剥離してエクステンション領域７を形成するためのイオン注入を行い、その後、再度サイドウォール５を形成している。これは、図２（ｂ）で示した工程の後に、予めイオン注入を行ってエクステンション領域７を形成し、その後にサイドウォール５を形成するようにした場合には、図２（ｄ）及び図３（ａ）の熱処理工程を経ることになるため、エクステンション領域７の不純物拡散を発生させてしまうからである。本実施形態では、このこのエクステンション領域７の形成をＳｉＮ核１３形成等の熱処理工程後に行って、余分な熱がエクステンション領域７にかからないようにして、エクステンション領域７の不純物拡散が極力起こらないようにしている。
【００４３】
（第２の実施形態）
−第２の実施形態における半導体装置の第１の製造方法−
第２の実施形態における半導体装置は、ソース形成領域及びドレイン形成領域が元々の半導体基板１の表面よりも迫り上がった、いわゆるエレベーテッドソース・ドレイン構造（ＥＬＶ構造）、あるいはスタックドソース・ドレイン構造を有するものである。
以下、第２の実施形態における半導体装置の第１の製造方法を説明する。第１の製造方法では、半導体基板上に核を形成することによって半導体基板の表面を凹凸にするものである。
【００４４】
先ず、図２（ａ）〜（ｃ）の各工程を経る。
続いて、図８（ａ）に示すように、エピタキシャル成長法により、半導体基板１のソース形成領域上及びドレイン形成領域上にエピタキシャルシリコン膜１７を膜厚５０ｎｍ程度で形成する。
【００４５】
続いて、図８（ｂ）に示すように、温度７００℃程度の熱窒化処理により、エピタキシャルシリコン膜１７に、大きさ１０ｎｍ〜２０ｎｍ程度、厚さ１ｎｍ程度のシリコン窒化核（ＳｉＮ核）１３を形成する。このとき、ゲート電極４の表面が剥き出しになっているため、このゲート電極４の表面にもＳｉＮ核１３が形成される。
【００４６】
続いて、図８（ｃ）に示すように、ＳｉＮ核１３の存在下において、低酸素分圧下での選択酸化処理により、半導体基板１の表面及びゲート電極４の表面からシリコンの蒸発が起こり、酸化されるというよりも、むしろエッチングされた状態となって、ＳｉＮ核１３が形成されていないエピタキシャルシリコン膜１７の表面及びゲート電極４の表面に溝１４が形成される。
【００４７】
続いて、例えば四フッ化炭素（ＣＦ４）を用いたドライエッチングにより、ＳｉＮ核１３と、選択酸化処理によりエピタキシャルシリコン膜１７の表面及びゲート電極４の表面に形成されたシリコン酸化物を除去する。これにより、エピタキシャルシリコン膜１７の表面及びゲート電極４の表面に凹凸面が形成される。
【００４８】
ここで、図８（ｃ）に示した凹凸面を以下のように形成してもよい。
ＳｉＮ核１３の存在下において、酸素圧力１ａｔｍの電気炉中での熱酸化処理により、ＳｉＮ核１３が形成されていないエピタキシャルシリコン膜１７及びゲート電極４にシリコン酸化膜を大きさ３０ｎｍ程度で形成する。その後、ＳｉＮ核１３と、熱酸化処理により形成されたシリコン酸化膜を除去して、エピタキシャルシリコン膜１７の表面及びゲート電極４の表面に凹凸面を形成することもできる。
【００４９】
続いて、図８（ｄ）に示すように、例えばボロン（Ｂ）をエネルギー３ｋｅＶ、注入角０度、濃度２．０×１０１５ｃｍ−２の条件でイオン注入する。その後、アニール処理により注入したボロンを活性化させて、ソース及びドレインとなるＰ型の不純物拡散層６を形成する。ここで、エピタキシャルシリコン膜１７に凹凸面を形成した後に、当該イオン注入を行っているため、凹凸面の表層が自己整合的に凹凸面の形状に合わせて均一の不純物濃度で形成される。また、不純物濃度は当該凹凸面に倣って分布している。
【００５０】
続いて、図９（ａ）に示すように、サイドウォール５をいったん剥離した後、エクステンション部を形成するために例えばボロンを注入し、必要ならば続いて、ポケット部（不図示）を形成するために例えば砒素を注入する。さらに、アニール処理により、エクステンション部とポケット部における不純物の活性化を行い、エクステンション領域７を形成する。
【００５１】
続いて、図９（ｂ）に示すように、ＣＶＤ法により、全面にシリコン酸化膜を堆積した後、このシリコン酸化膜の全面を異方性エッチング（エッチバック）して、ゲート電極４の両側面にのみシリコン酸化膜を残し、再度サイドウォール５を形成する。
【００５２】
続いて、図９（ｃ）に示すように、スパッタリング法により、例えば高融点金属であるコバルトを堆積し、その後、熱処理を行って堆積したコバルトに対してシリサイド化反応を起させ、そして未反応のコバルトを例えば四フッ化炭素（ＣＦ４）によって除去し、ソース・ドレイン及びゲート電極４上にシリサイド層８を形成する。この工程によって、エピタキシャルシリコン膜１７の凹凸面に沿ったシリサイド層８を形成することができる。
【００５３】
しかる後、層間絶縁膜やコンタクト孔、各種の配線層等の形成工程を経て、第２の実施形態の半導体装置を完成させる。
【００５４】
本実施形態の第１の製造方法では、ゲート電極４上にもＳｉＮ核１３を形成して、そのゲート電極４の表面にも凹凸面を形成したが、図２（ａ）の工程の後、ＣＶＤ法により、多結晶シリコン１２上にキャップ絶縁膜となるシリコン酸化膜を堆積して多結晶シリコン１２を保護することにより、ゲート電極４の表面を凹凸にしないようにすることもできる。
【００５５】
−第２の実施形態における半導体装置の第２の製造方法−
以下、第２の実施形態における半導体装置の第２の製造方法を説明する。第２の製造方法では、エピタキシャルシリコン膜１７上にマスクを形成して、エッチング処理を行うことにより、エピタキシャルシリコン膜１７の表面を凹凸にするものである。
【００５６】
先ず、第２の製造方法では、図２（ａ）〜（ｃ）、図８（ａ）の各工程を経る。
続いて、本実施形態における半導体装置の上面図である図１０に示すように、ＣＶＤ法により、エピタキシャルシリコン膜１７のソース・ドレイン形成領域にシリコン酸化膜１５を堆積する。この際に、ゲート電極４上を例えばシリコン酸化膜であらかじめ保護しておく。さらに、図１０に示すように、フォトリソグラフィーにより、堆積したシリコン酸化膜１５上に、ゲート電極４の幅方向に対して直交する領域を開口する縞状のレジストパターン２２を形成する。
【００５７】
続いて、ドライエッチングにより、レジストパターン２２で覆われていない領域のシリコン酸化膜１５を除去し、レジストパターン２２をシリコン酸化膜１５に転写して、シリコン酸化膜からなるハードマスクを形成する。このとき、レジストパターン２２で覆われていないゲート電極４上にも、あらかじめ形成した保護用のシリコン酸化膜が存在している。さらに、図１１に示すように、ドライエッチングにより、当該シリコン酸化膜をマスクとしてエピタキシャルシリコン膜１７のソース・ドレイン形成領域に溝１６を形成する。これにより、ソース・ドレイン形成領域のエピタキシャルシリコン膜１７の表面に凹凸を形成することができる。その後、Ｏ２プラズマを用いた灰化処理等によりレジストパターン２２及びシリコン酸化膜からなるハードマスクを除去する。
【００５８】
ここで、以降の工程では、図１１に示した半導体装置のＩＩ−ＩＩ断面における断面図を用いて説明を行う。
【００５９】
続いて、図１２（ａ）に示すように、例えばボロン（Ｂ）をエネルギー３ｋｅＶ、注入角０度、濃度２．０×１０１５ｃｍ−２の条件でイオン注入する。その後、アニール処理により注入したボロンを活性化させて、ソース及びドレインとなるＰ型の不純物拡散層６を形成する。ここで、エピタキシャルシリコン膜１７に凹凸面を形成した後に、当該イオン注入を行っているため、凹凸面の表層が自己整合的に凹凸面の形状に合わせて均一の不純物濃度で形成される。また、不純物濃度は当該凹凸面に倣って分布している。
【００６０】
続いて、図１２（ｂ）に示すように、サイドウォール５をいったん剥離した後、エクステンション部を形成するために例えばボロンを注入し、必要ならば続いて、ポケット部を形成するために例えば砒素を注入する。さらに、アニール処理により、エクステンション部とポケット部における不純物の活性化を行い、不図示のエクステンション領域を形成する。
【００６１】
続いて、図１２（ｃ）に示すように、ＣＶＤ法により、全面にシリコン酸化膜を堆積した後、このシリコン酸化膜の全面を異方性エッチング（エッチバック）して、ゲート電極４の両側面にのみシリコン酸化膜を残し、再度サイドウォール５を形成する。
【００６２】
続いて、図１２（ｄ）に示すように、スパッタリング法により、例えば高融点金属であるコバルトを堆積し、その後、熱処理を行って堆積したコバルトに対してシリサイド化反応を起させ、そして未反応のコバルトを例えば四フッ化炭素（ＣＦ４）によって除去し、不純物拡散層６上にシリサイド層８を形成する。この工程によって、半導体基板１の凹凸面に沿ったシリサイド層８を形成することができる。
【００６３】
しかる後、層間絶縁膜やコンタクト孔、各種の配線層等の形成工程を経て、第２の実施形態の半導体装置を完成させる。ここで、第２の製造方法で作製された半導体装置は、ゲート電極４上がシリコン酸化膜で覆われているため、ゲート電極４には、凹凸が形成されない。
【００６４】
この第２の製造方法では、マスクを用いたエッチングにより、エピタキシャルシリコン膜１７の表面に凹凸面を形成するため、エピタキシャルシリコン膜１７上に核を形成することによりエピタキシャルシリコン膜１７の表面を凹凸面にする第１の製造方法よりも、その凹凸のばらつきを小さくすることができる。また、レジストパターン２２を形成する際に、ゲート電極４の幅方向における位置合わせ精度の余裕度を大きく取れるため、製造する上でも利点がある。
【００６５】
本実施形態の製造方法では、ソース・ドレインを形成するためのイオン注入を行った後、サイドウォール５をいったん剥離してエクステンション領域７を形成するためのイオン注入を行い、その後、再度サイドウォール５を形成している。これは、図２（ｂ）で示した工程の後に、予めイオン注入を行ってエクステンション領域７を形成し、その後にサイドウォール５を形成するようにした場合には、図８（ｂ）及び図８（ｃ）の熱処理工程を経ることになるため、エクステンション領域７の不純物拡散を発生させてしまうからである。本実施形態では、このこのエクステンション領域７の形成をＳｉＮ核１３形成等の熱処理工程後に行って、余分な熱がエクステンション領域７にかからないようにして、エクステンション領域７の不純物拡散が極力起こらないようにしている。
【００６６】
本実施形態の半導体装置は、第１の実施形態の半導体装置に比べて、ソース形成領域及びドレイン形成領域における凹凸面の深さ方向の余裕度を大きくすることができるため、より深い凹凸を形成することができ、シリサイド−半導体界面の表面積をさらに増大させることができる。また、同濃度の不純物イオン注入条件ならば不純物接合位置を半導体基板１の表面からより浅い位置に形成することができるため、不純物接合位置が半導体基板１に深く入り込むことによって引き起こされるトランジスタのスタンバイ時の特性劣化を抑制することができる。
【００６７】
−シミュレーション検証結果−
本発明の実施形態における半導体装置について、シミュレーションを行った。
図１３は、半導体装置の不純物イオン注入における不純物濃度分布を、モンテカルロ法を用いて計算したシミュレーション結果の特性図である。ここで、図１３（ａ）はソース及びドレイン領域に凹凸を形成しない従来の半導体装置、図１３（ｂ）は第１の実施形態の半導体装置、図１３（ｃ）は第２の実施形態の半導体装置における特性図を示している。図１３（ａ）〜（ｃ）に示した半導体装置は、サイドウォール下部には既にエクステンション領域が形成されている。図１３（ａ）〜（ｃ）の半導体装置のゲート長は６０ｎｍであり、また、図１３（ｂ）に示した半導体装置には、深さ４０ｎｍ、幅４０ｎｍの凹凸が形成され、図１３（ｃ）に示した半導体装置では、半導体基板上のソース・ドレイン形成領域上に半導体層を４０ｎｍ程度で迫り上げて形成した後、深さ４０ｎｍ、幅４０ｎｍの凹凸を形成したものである。
【００６８】
図１３（ｂ），（ｃ）に示された半導体装置のソース・ドレイン部は、凹凸面の表層が高濃度で均一の不純物濃度で形成されており、かつ、凹凸面に倣って不純物濃度が分布していることがわかる。
【００６９】
また、図１４は、半導体装置の不純物イオン注入における不純物濃度分布のシミュレーション結果の特性図であり、この図の半導体装置は、不純物のイオン注入を行った後に、ソース・ドレイン部に凹凸を形成したものである。
【００７０】
次に、図１５（ａ）は、図１３に示した半導体装置を用いて計算した電流電圧特性の特性図であり、図１５（ｂ）は、図１５（ａ）の特性値に対して常用対数をとったものである。
ここで、図１５のＩｄＶｇ（従来構造）が図１３（ａ）の半導体装置の電流特性、ＩｄＶｇ（凹凸構造）が図１３（ｂ）の半導体装置の電流特性、ＩｄＶｇ（凹凸＋ＥＬＶ）が図１３（ｃ）の半導体装置の電流特性である。この各半導体装置の特性は、ソースに０Ｖ、ドレインに−１Ｖの電圧が印加され、また、ソース・ドレインとシリサイドとの界面の不純物濃度が１．０×１０２０／ｃｍ３のときに、その界面のコンタクト抵抗を１００Ω・μｍ２程度に設定した場合の特性である。
【００７１】
図１５（ａ）においてドレイン電圧Ｖｄが−１Ｖ、ゲート電圧Ｖｇが−１．２Ｖのとき、従来構造ではドレイン電流ＩｄＶｇ（従来構造）が２３４μＡ／μｍ、凹凸構造ではドレイン電流ＩｄＶｇ（凹凸構造）が２５９μＡ／μｍ、凹凸＋ＥＬＶ構造ではドレイン電流ＩｄＶｇ（凹凸＋ＥＬＶ）２９７μＡ／μｍとなっている。ドレイン電流値が大きい程、飽和電流特性が良好となるため、従来構造の半導体装置と比較して凹凸＋ＥＬＶ構造の半導体装置及び凹凸構造の半導体装置における電流電圧特性が向上したことがわかる。ここで、ドレイン電圧等の各諸条件が一定の下でドレイン電流値が大きくなるということは、ソース及びドレインとシリサイド層等の配線層とのコンタクト抵抗が低下したことによるものであると考えられる。
【００７２】
以下、本発明の諸態様を付記としてまとめて記載する。
【００７３】
（付記１）  半導体基板と、
前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極の両側の前記半導体基板の表面に形成された一対の不純物拡散層と、
前記一対の不純物拡散層上に形成されたシリサイド層とを有し、
前記不純物拡散層は、前記シリサイド層との界面の全体に渡って凹凸面を備え、当該凹凸面の表層が均一の不純物濃度で形成されていることを特徴とする半導体装置。
【００７４】
（付記２）  半導体基板と、
前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極の両側の前記半導体基板上に形成された一対の半導体膜と、
前記一対の半導体膜の表層にそれぞれ形成された一対の不純物拡散層と、
前記一対の不純物拡散層上に形成されたシリサイド層とを有し、
前記不純物拡散層は、前記シリサイド層との界面の全体に渡って凹凸面を備え、当該凹凸面の表層が均一の不純物濃度で形成されていることを特徴とする半導体装置。
【００７５】
（付記３）  前記不純物拡散層は、前記凹凸面に倣って不純物濃度が分布していることを特徴とする付記１又は２に記載の半導体装置。
【００７６】
（付記４）  半導体基板上に絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極の両側の前記半導体基板の表面に凹凸面を形成する工程と、
前記凹凸面の全表面に渡って不純物を導入し、当該凹凸面の表層が均一の不純物濃度となる一対の不純物拡散層を形成する工程と、
前記一対の不純物拡散層上に、前記凹凸面と界面を有するシリサイド層を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【００７７】
（付記５）  半導体基板上に絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極の両側の前記半導体基板の表面に一対の不純物拡散層を形成する工程と、
前記一対の不純物拡散層の前記半導体基板の表面に凹凸面を形成する工程と、
前記一対の不純物拡散層上に、前記凹凸面と界面を有するシリサイド層を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【００７８】
（付記６）  前記凹凸面を形成する工程は、熱窒化処理を行って前記半導体基板の表面に窒化物の核を形成する工程と、酸化処理を行って前記窒化物の核が形成されていない半導体基板の表面に酸化物を形成する工程と、前記窒化物の核及び前記酸化物を除去する工程とを含むことを特徴とする付記４又は５に記載の半導体装置の製造方法。
【００７９】
（付記７）  前記酸化処理が低酸素分圧下での選択酸化処理であることを特徴とする付記６に記載の半導体装置の製造方法。
【００８０】
（付記８）  前記酸化処理が熱酸化処理であることを特徴とする付記６に記載の半導体装置の製造方法。
【００８１】
（付記９）  前記凹凸面を形成する工程は、前記半導体基板上に縞状の開口部を有するマスクを形成する工程と、エッチング処理を行って前記マスクの開口した半導体基板の表面に溝を形成する工程とを含むことを特徴とする付記４又は５に記載の半導体装置の製造方法。
【００８２】
（付記１０）  前記マスクを形成する工程は、前記半導体基板上に絶縁膜を形成する工程と、前記絶縁膜上に前記縞状の開口部を有するレジストパターンを形成する工程と、エッチングを行って前記レジストパターンを前記絶縁膜に転写する工程とを備えることを特徴とする付記９に記載の半導体装置の製造方法。
【００８３】
（付記１１）  半導体基板上に絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極の両側の前記半導体基板上に一対の半導体膜を形成する工程と、
前記一対の半導体膜の表面に凹凸面を形成する工程と、
前記凹凸面の全表面に渡って不純物を導入し、当該凹凸面の表層が均一の不純物濃度となる一対の不純物拡散層を形成する工程と
前記一対の不純物拡散層上に、前記凹凸面と界面を有するシリサイド層を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【００８４】
（付記１２）  半導体基板上に絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極の両側の前記半導体基板上に一対の半導体膜を形成する工程と、
前記一対の半導体膜の表面に一対の不純物拡散層を形成する工程と、
前記一対の不純物拡散層の前記半導体基板の表面に凹凸面を形成する工程と、
前記一対の不純物拡散層上に、前記凹凸面と界面を有するシリサイド層を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【００８５】
（付記１３）  前記凹凸面を形成する工程は、熱窒化処理を行って前記半導体膜の表面に窒化物の核を形成する工程と、酸化処理を行って前記窒化物の核が形成されていない半導体膜の表面に酸化物を形成する工程と、前記窒化物の核及び前記酸化物を除去する工程とを含むことを特徴とする付記１１又は１２に記載の半導体装置の製造方法。
【００８６】
（付記１４）  前記酸化処理が低酸素分圧下での選択酸化処理であることを特徴とする付記１３に記載の半導体装置の製造方法。
【００８７】
（付記１５）  前記酸化処理が熱酸化処理であることを特徴とする付記１３に記載の半導体装置の製造方法。
【００８８】
（付記１６）  前記凹凸面を形成する工程は、前記半導体膜上に縞状の開口部を有するマスクを形成する工程と、エッチング処理を行って前記マスクの開口した半導体膜の表面に溝を形成する工程とを含むことを特徴とする付記１１又は１２に記載の半導体装置の製造方法。
【００８９】
（付記１７）  前記マスクを形成する工程は、前記半導体膜上に絶縁膜を形成する工程と、前記絶縁膜上に前記縞状の開口部を有するレジストパターンを形成する工程と、エッチングを行って前記レジストパターンを前記絶縁膜に転写する工程とを備えることを特徴とする付記１６に記載の半導体装置の製造方法。
【００９０】
【発明の効果】
本発明によれば、実効的にコンタクト抵抗の低減を図ることができ、電気性能の低下を防止した高速動作を可能とする半導体装置及びその製造方法を実現することができる。
【図面の簡単な説明】
【図１】本発明の骨子を説明する半導体装置の概略図である。
【図２】第１の実施形態における半導体装置の第１の製造方法を示す概略断面図である。
【図３】図２に引き続き、第１の実施形態における半導体装置の第１の製造方法を示す概略断面図である。
【図４】図３に引き続き、第１の実施形態における半導体装置の第１の製造方法を示す概略断面図である。
【図５】第１の実施形態における半導体装置の第２の製造方法を示す上面図である。
【図６】図５に引き続き、第１の実施形態における半導体装置の第２の製造方法を示す立体図である。
【図７】図６に引き続き、第１の実施形態における半導体装置の第２の製造方法を示す概略断面図である。
【図８】第２の実施形態における半導体装置の第１の製造方法を示す概略断面図である。
【図９】図８に引き続き、第２の実施形態における半導体装置の第１の製造方法を示す概略断面図である。
【図１０】第２の実施形態における半導体装置の第２の製造方法を示す上面図である。
【図１１】図１０に引き続き、第２の実施形態における半導体装置の第２の製造方法を示す立体図である。
【図１２】図１１に引き続き、第２の実施形態における半導体装置の第２の製造方法を示す概略断面図である。
【図１３】半導体装置の不純物イオン注入における不純物濃度分布を、モンテカルロ法を用いて計算したシミュレーション結果の特性図である。
【図１４】半導体装置の不純物イオン注入における不純物濃度分布のシミュレーション結果の特性図である。
【図１５】図１３に示した半導体装置を用いて計算した電流電圧特性の特性図である。
【図１６】比較例における半導体装置の概略図である。
【符号の説明】
１  半導体基板
２  素子分離領域
３  ゲート酸化膜
４  ゲート電極
５  サイドウォール
６  不純物拡散層（ソース及びドレイン）
７  エクステンション領域
８  シリサイド層
１０  保護膜
１１  シリコン酸化膜
１２  多結晶シリコン膜
１３  シリコン窒化核（ＳｉＮ核）
１４、１６  溝
１５  シリコン酸化膜
１７  エピタキシャルシリコン膜
２１、２２  レジストパターン
１００  半導体装置
【図１】
2004260003.tif 000003
【図２】
2004260003.tif 000004
【図３】
2004260003.tif 000005
【図４】
2004260003.tif 000006
【図５】
2004260003.tif 000007
【図６】
2004260003.tif 000008
【図７】
2004260003.tif 000009
【図８】
2004260003.tif 000010
【図９】
2004260003.tif 000011
【図１０】
2004260003.tif 000012
【図１１】
2004260003.tif 000013
【図１２】
2004260003.tif 000014
【図１３】
2004260003.tif 000015
【図１４】
2004260003.tif 000016
【図１５】
2004260003.tif 000017
【図１６】
2004260003.tif 000018