(57)【要約】【課題】ベースバンド帯で、過渡応答妨害の影響を受けずに低消費電力のＡＧＣを提供する。【解決手段】アンテナ１から受信されたＲＦ信号は、ステップ状に利得が変化する低雑音増幅器３で増幅された後、ミキサ４，５で直交検波され、ベースバンド帯のＩ，Ｑ信号に変換される。これらＩ，Ｑ信号は、利得が連続的に変化するアナログ制御ＡＧＣ８，９で増幅され、さらに、フィルタ１１，１２で不要成分が除去された後、ステップ状に利得が切り替えられるステップ制御ＡＧＣ１３，１４で増幅されて出力端子１５，１６から出力される。低雑音増幅器３とステップ制御ＡＧＣ１３，１４は、大きさが異なるが、所定の受信レベルで利得が切り替えられ、アナログ制御ＡＧＣ８，９は受信レベルの変化に応じて連続的に利得が変化する。【選択図】　　　　図１
2004048581.tif 000002
【特許請求の範囲】
【請求項１】
受信した高周波信号をベースバンド帯の信号に周波数変換して処理する受信装置において、
利得が連続的に可変するアナログ制御ＡＧＣと、
利得がステップ状に切り替えられるステップ制御ＡＧＣと
を備え、該ベースバンド帯の信号を該アナログ制御ＡＧＣと該ステップ制御ＡＧＣとで処理することを特徴とする受信装置。
【請求項２】
受信した高周波信号をベースバンド帯の信号に周波数変換して処理する受信装置において、
利得が連続的に可変するアナログ制御ＡＧＣと、
利得がステップ状に切り替えられるステップ制御ＡＧＣと、
該ステップ制御ＡＧＣの利得切り替えタイミングとほぼ同時にあるいは該利得切り替えタイミングよりも早いタイミングで、該ステップ制御ＡＧＣの利得切り替え幅に応じたオフセット信号を生成するメモリ部と、
該メモリ部から出力される該オフセット信号でアナログ制御ＡＧＣの利得制御信号を制御する手段と
を備え、該ベースバンド帯の信号を該アナログ制御ＡＧＣと該ステップ制御ＡＧＣとで処理することを特徴とする受信装置。
【請求項３】
請求項１または２において、
受信した前記高周波信号を増幅し、利得がステップ状に切り替えられる増幅器を設け、
前記ステップ制御ＡＧＣの利得切り替えを第１の受信レベルで行ない、該増幅器の利得切り替えを該第１の受信レベルよりも高い第２の受信レベルで行なうことを特徴とする受信装置。
【請求項４】
請求項１または２において、
受信した前記高周波信号を増幅し、ステップ状に利得が切り替えられる増幅器を設け、
前記ステップ制御ＡＧＣの利得切り替えを、受信レベルが増加していくときには、第１の受信レベルＲＬ１で、受信レベルが低下していくときには、該第１の受信レベルＲＬ１とは異なる第２の受信レベルＲＬ１’で夫々行ない、
該増幅器の利得切り替えを、受信レベルが増加していくときには、第３の受信レベルＲＬ２で、受信レベルが低下していくときには、該第３の受信レベルＲＬ２とは異なる第４の受信レベルＲＬ２’で夫々行ない、
ＲＬ１及びＲＬ１’＜ＲＬ２及びＲＬ２’
であることを特徴とする受信装置。
【請求項５】
受信した高周波信号をベースバンド帯の信号に周波数変換して処理する受信システムにおいて、
該ベースバンド帯の信号を、利得が連続的に可変するアナログ制御ＡＧＣと利得がステップ状に切り替えられるステップ制御ＡＧＣとで処理することを特徴とする利得制御システム。
【請求項６】
受信した高周波信号をベースバンド帯の信号に周波数変換して処理する受信システムにおいて、
該ベースバンド帯の信号を、利得が連続的に可変するアナログ制御ＡＧＣと利得がステップ状に切り替えられるステップ制御ＡＧＣとで処理し、
該ステップ制御ＡＧＣの利得切り替えタイミングとほぼ同時にあるいは該利得切り替えタイミングよりも早いタイミングで、該ステップ制御ＡＧＣの利得切り替え幅に応じたオフセット信号により、アナログ制御ＡＧＣの利得制御信号を制御することを特徴とする利得制御システム。
【請求項７】
請求項１または２において、
受信した前記高周波信号を増幅し、ステップ状に利得が切り替えられる増幅器を有し、
前記ステップ制御ＡＧＣの利得切り替えを第１の受信レベルで行ない、該増幅器の利得切り替えを該第１の受信レベルよりも高い第２の受信レベルで行なうことを特徴とする利得制御システム。
【請求項８】
請求項１または２において、
受信した前記高周波信号を増幅し、ステップ状に利得が切り替えられる増幅器を有し、
前記ステップ制御ＡＧＣの利得切り替えを、受信レベルが増加していくときには、第１の受信レベルＲＬ１で、受信レベルが低下していくときには、該第１の受信レベルＲＬ１とは異なる第２の受信レベルＲＬ１’で夫々行ない、
該増幅器の利得切り替えを、受信レベルが増加していくときには、第３の受信レベルＲＬ２で、受信レベルが低下していくときには、該第３の受信レベルＲＬ２とは異なる第４の受信レベルＲＬ２’で夫々行ない、
ＲＬ１及びＲＬ１’＜ＲＬ２及びＲＬ２’
であることを特徴とする利得制御システム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、携帯端末などのデジタル変調された高周波信号を受信する受信装置及び利得制御システムに関する。
【０００２】
【従来の技術】
携帯電話は、ＧＳＭ（Ｇｌｏｂａｌ　Ｓｙｓｔｅｍ　ｆｏｒ　Ｍｏｂｉｌｅ　ｃｏｍｍｕｎｉｃａｔｉｏｎｓ）方式が欧州などを中心に使用されており、国内では、第３世代方式として、ＷＣＤＭＡ方式（Ｗｉｄｅｂａｎｄ　Ｃｏｄｅ　Ｄｉｖｉｓｉｏｎ　Ｍｕｌｔｉｐｌｅ　Ａｃｃｅｓｓ方式：送受信帯域が夫々１９２０−１９８０ＭＨｚ，２１１０−２１７０ＭＨｚの２ＧＨｚ帯：以下、ＷＣＤＭＡ２０００という）が開始された。これら携帯電話の受信回路には、“Ａ　Ｓｉｎｇｌｅ−Ｃｈｉｐ　Ｑｕａｄ−Ｂａｎｄ　Ｄｉｒｅｃｔ−Ｃｏｎｖｅｒｓｉｏｎ　ＧＳＭ／ＧＰＲＳ　ＲＦ　Ｔｒａｎｓｃｅｉｖｅｒ　ｗｉｔｈ　Ｉｎｔｅｇｒａｔｅｄ　ＶＣＯｓ　ａｎｄ　Ｆｒａｃｔｉｏｎａｌ−Ｎ　Ｓｙｎｔｈｅｓｉｚｅｒ”ＩＳＳＣＣ　２００２，１４．２（文献（１））、並びに“ＺＥＲＯ　ＩＮＴＥＲＭＩＤＩＡＴＥ　ＦＲＥＱＵＥＮＣＹ　ＲＥＣＥＩＶＥＲ　ＨＡＶＩＮＧ　ＡＮ　ＡＵＴＯＭＡＴＩＣ　ＧＡＩＮ　ＣＯＮＴＲＯＬ　ＣＩＲＣＵＩＴ”ＵＮＩＴＥＤ　ＳｔａｔｅｓＰａｔｅｎｔ　５４８３６９１（文献（２））に記載のように、受信ＲＦ信号を直接ベースバンド帯のＩ／Ｑ信号に変換するダイレクトコンバージョン方式が用いられる。ダイレクトコンバージョン方式は、中間周波信号を用いないため、中間周波フィルタが不要となる利点がある。また、ダイレクトコンバージョン方式は、ベースバンド帯で生じるＤＣオフセットにより性能劣化するため、ＤＣオフセット補償回路によってＤＣオフセットの影響をキャンセルしている。また、ベースバンド帯の利得制御回路は、デジタル制御信号により素子の切り替えを行なって利得をステップ状に変化させるステップＡＧＣ（Ａｕｔｏｍａｔｉｃ　Ｇａｉｎ　Ｃｏｎｔｒｏｌ　Ｃｉｒｃｕｉｔ：自動利得制御回路）、あるいはアナログ制御信号によって連続的に利得制御を行なうアナログＡＧＣが用いられている。
【０００３】
【発明が解決しようとする課題】
素子切り替えによるステップＡＧＣを用いる場合、“ＤＣオフセットキャンセラを備えたダイレクトコンバージョン受信機の無線部利得制御方法”２００２年電子情報通信学会総合大会Ｂ−５−６４（文献（３））に報告されているように、過渡応答妨害が発生する場合がある。ＧＳＭ方式は、送信と受信が時間的に多重されたＴＤＤ（Ｔｉｍｅ　Ｄｉｖｉｓｉｏｎ　Ｄｕｐｌｅｘ：送信と受信とを、同じ周波数として、時分割多重で行なう）方式であるため、通話あるいはデータ通信時には受信動作が間欠的に行なわれ、ステップＡＧＣの利得は、受信動作していない期間に設定することができる。このために、上記の過渡応答妨害は問題にならない。
【０００４】
これに対し、ＷＣＤＭＡ方式は、送信と受信が周波数的に多重されたＦＤＤ（Ｆｒｅｑｕｅｎｃｙ　Ｄｉｖｉｓｉｏｎ　Ｄｕｐｌｅｘ：送信と受信とを異なる周波数で行なう）方式であるために、通話あるいはデータ通信時は常に受信状態にある。従って、素子切り替えによるステップＡＧＣを用いる場合、上記文献（２）に記載のように、過渡応答妨害の影響を考慮した設計が必要となる。例えば、過渡応答妨害の影響を出ないようにする一手法として、ＡＧＣ制御時間間隔を充分にとる手法がある。しかしながら、受信レベルが変動する移動受信を考えた場合、制御間隔を狭くする必要があり、このため、過渡応答妨害の影響を受けることが考えられる。
【０００５】
一方、利得制御方式として、ＣＱ出版社“アナログＩＣの機能回路設計入門”ｐ．１３０（文献（４））に示されるトランスコンダクタンスアンプがある。これは、電流値を変えることによってコンダクタンスを可変とし、制御電圧に対して連続的に利得を可変するアナログＡＧＣ方式である。この方式は、連続的に利得を可変にするため、過渡応答妨害が発生しないが、ステップＡＧＣと比較して回路が若干複雑になり、消費電流も大きい場合がある。また、広いダイナミックレンジをカバーするためには、ＡＧＣを多段構成とする必要があり、消費電力も大きくなる可能性がある。
【０００６】
本発明の目的は、かかる問題を解消し、ダイレクトコンバージョン方式受信機などのようにベースバンド帯で自動利得制御を行ない、過渡応答妨害の影響を受けずに、低消費電力化を可能とした受信装置及び利得制御システムを提供することにある。
【０００７】
【課題を解決するための手段】
上記目的を達成するために、本発明は、受信した高周波信号をベースバンド帯の信号に周波数変換して処理する受信装置であって、利得が連続的に可変するアナログ制御ＡＧＣと、利得がステップ状に切り替えられるステップ制御ＡＧＣとを備え、ベースバンド帯の信号をアナログ制御ＡＧＣとステップ制御ＡＧＣとで処理するものである。
【０００８】
また、本発明は、受信した高周波信号をベースバンド帯の信号に周波数変換して処理する受信装置であって、利得が連続的に可変するアナログ制御ＡＧＣと、利得がステップ状に切り替えられるステップ制御ＡＧＣと、ステップ制御ＡＧＣの利得切り替えタイミングとほぼ同時にあるいは利得切り替えタイミングよりも早いタイミングで、ステップ制御ＡＧＣの利得切り替え幅に応じたオフセット信号を生成するメモリ部と、メモリ部から出力されるオフセット信号でアナログ制御ＡＧＣの利得制御信号を制御する手段とを備え、ベースバンド帯の信号をアナログ制御ＡＧＣとステップ制御ＡＧＣとで処理するものである。
【０００９】
そして、受信した高周波信号を増幅し、利得がステップ状に切り替えられる増幅器を設け、ステップ制御ＡＧＣの利得切り替えを第１の受信レベルで行ない、増幅器の利得切り替えを第１の受信レベルよりも高い第２の受信レベルで行なうものである。
【００１０】
また、受信した高周波信号を増幅し、ステップ状に利得が切り替えられる増幅器を設け、ステップ制御ＡＧＣの利得切り替えを、受信レベルが増加していくときには、第１の受信レベルＲＬ１で、受信レベルが低下していくときには、第１の受信レベルＲＬ１とは異なる第２の受信レベルＲＬ１’で夫々行ない、増幅器の利得切り替えを、受信レベルが増加していくときには、第３の受信レベルＲＬ２で、受信レベルが低下していくときには、第３の受信レベルＲＬ２とは異なる第４の受信レベルＲＬ２’で夫々行ない、ＲＬ１及びＲＬ１’＜ＲＬ２及びＲＬ２’であるものである。
【００１１】
上記目的を達成するために、本発明は、受信した高周波信号をベースバンド帯の信号に周波数変換して処理する受信システムの利得制御システムであって、ベースバンド帯の信号を、利得が連続的に可変するアナログ制御ＡＧＣと利得がステップ状に切り替えられるステップ制御ＡＧＣとで処理するものである。
【００１２】
また、本発明は、受信した高周波信号をベースバンド帯の信号に周波数変換して処理する受信システムの利得制御システムであって、ベースバンド帯の信号を、利得が連続的に可変するアナログ制御ＡＧＣと利得がステップ状に切り替えられるステップ制御ＡＧＣとで処理し、ステップ制御ＡＧＣの利得切り替えタイミングとほぼ同時にあるいは該利得切り替えタイミングよりも早いタイミングで、ステップ制御ＡＧＣの利得切り替え幅に応じたオフセット信号により、アナログ制御ＡＧＣの利得制御信号を制御するものである。
【００１３】
そして、受信した高周波信号を増幅し、ステップ状に利得が切り替えられる増幅器を有し、ステップ制御ＡＧＣの利得切り替えを第１の受信レベルで行ない、増幅器の利得切り替えを第１の受信レベルよりも高い第２の受信レベルで行なうものである。
【００１４】
また、受信した高周波信号を増幅し、ステップ状に利得が切り替えられる増幅器を有し、ステップ制御ＡＧＣの利得切り替えを、受信レベルが増加していくときには、第１の受信レベルＲＬ１で、受信レベルが低下していくときには、第１の受信レベルＲＬ１とは異なる第２の受信レベルＲＬ１’で夫々行ない、増幅器の利得切り替えを、受信レベルが増加していくときには、第３の受信レベルＲＬ２で、受信レベルが低下していくときには、第３の受信レベルＲＬ２とは異なる第４の受信レベルＲＬ２’で夫々行ない、ＲＬ１及びＲＬ１’＜ＲＬ２及びＲＬ２’であるものである。
【００１５】
要するに、本発明は、ダイレクトコンバージョン方式受信機などのベースバンド帯に用いるＡＧＣ方式として、ステップ制御ＡＧＣとアナログ制御ＡＧＣを共用して用いるものであり、これらを共用することにより、アナログ制御ＡＧＣの段数を削減でき、低消費電流化に効果がある。また、細かい利得制御をアナログ制御ＡＧＣで行なうことにより、ステップ制御ＡＧＣの利得制御の時間間隔を広げることが可能となり、過渡応答妨害の影響を受けないようにすることができる。また、ステップ制御ＡＧＣで利得を変える場合、アナログ制御ＡＧＣと連動して制御を行なうことにより、急激に利得が変動しないように制御を行なう。
【００１６】
【発明の実施の形態】
以下、本発明の実施形態を図面に基づいて説明する。
【００１７】
図１は本発明による受信装置及び利得制御システムの第１の実施形態を示すブロック図であって、１はアンテナ、２は分波器（ＤＰＸ）、３は低雑音増幅器（ＬＮＡ）、４，５はミキサ、６は９０度位相シフタ、７はＶＣＯ（電圧制御型発振器）、８，９はアナログ制御ＡＧＣ（自動利得制御増幅器）、１０はＤＡ（デジタルーアナログ）変換器、１１，１２はフィルタ、１３，１４はステップ制御ＡＧＣ、１５，１６はＩ（Ｉｎ−ｐｈａｓｅ）／Ｑ（Ｑｕａｄｒａｔｕｒｅ−ｐｈａｓｅ）信号の出力端子、１７はＤＣオフセット補償回路、１８は受信処理部、１９は制御部である。
【００１８】
同図において、この第１の実施形態は、デジタル変調された信号を受信するものであって、送受信アンテナ１、分波器２、受信処理部１８及び制御部１９からなり、受信処理部１８は、低雑音増幅器３、ミキサ４，５、９０度位相シフタ６、ＶＣＯ７、アナログ制御ＡＧＣ８，９、ＤＡ変換器１０、フィルタ１１，１２、ステップ制御ＡＧＣ１３，１４、Ｉ，Ｑ信号の出力端子１５，１６及びＤＣオフセット補償回路１７から構成されている。制御部１９は、デジタル利得切替制御信号Ｇ１によって低雑音増幅器３の利得を切り替え制御し、デジタル利得切替制御信号Ｇ４によってステップ制御ＡＧＣ１３，１４の利得を切り替え制御する。また、制御部１９から出力されるデジタル利得制御信号Ｇ２はＤＡ変換器１０でアナログ利得制御信号Ｇ３に変換され、このアナログ利得制御信号Ｇ３によってアナログ制御ＡＧＣ８，９の利得が制御される。
【００１９】
なお、この第１の実施形態は、分波器２を設け、図示しない送信系も有するものであって、その受信系を受信装置とするものであるが、受信系だけを備えた（従って、分波器２がない）受信装置であってもよい。このことは、後述する他の実施形態についても同様である。
【００２０】
以下、この第１の実施形態の動作について説明する。
【００２１】
アンテナ１で受信された無線高周波信号（以下、ＲＦ信号という）ＳＲは、分波器２で送信信号ＳＴとは分波されて、受信処理部１８に供給される。この受信処理部１８では、入力された受信ＲＦ信号が、低雑音増幅器３で増幅された後、ミキサ４，５とに供給される。また、ＶＣＯ７の発信信号は９０度位相シフタ６に供給され、互いにπ／２だけ位相が異なる２つの発信信号が生成される。ミキサ４では、この一方の発信信号を用いてＲＦ信号が検波され、また、ミキサ５では、他方の発信信号を用いたＲＦ信号が検波されることにより、直交検波されたベースバンド帯のＩ，Ｑ信号に変換される。以上の部分が高周波部を構成し、この高周波部が受信したＲＦ信号を直接ベースバンド帯の信号に変換する構成をなしていることにより、この第１の実施形態は、ダイレクトコンバーション方式の受信装置を構成しているものである。これらＩ，Ｑ信号は夫々、ベースバンド部をなすアナログ制御ＡＧＣ８，９で利得制御され、フィルタ１１，１２で不要波が除去された後、ステップ制御ＡＧＣ１３，１４で利得制御されて夫々出力端子１５，１６信号から出力される。
【００２２】
なお、ＤＣオフセット補償回路１７が、アナログ制御ＡＧＣ８，９の出力から夫々このダイレクトコンバージョンによって生ずるＤＣオフセットを検出して、検出したＤＣオフセットがゼロとなるように、アナログ制御ＡＧＣ８，９のＤＣバイアスを制御し、また、ステップ制御ＡＧＣ１３，１４の出力から夫々このダイレクトコンバージョンによって生ずるＤＣオフセットを検出して、検出したＤＣオフセットがゼロとなるように、ステップ制御ＡＧＣ１３，１４のＤＣバイアスを制御する。
【００２３】
制御部１９は、具体例として図１２に示すが、例えば、出力端子１５，１６から出力されるＩ，Ｑ信号を処理する図示しないデジタル信号処理回路から受信信号のレベル（受信レベル）を検出し、この受信レベルに応じたデジタル利得切替制御信号Ｇ１を生成して低雑音増幅器３の利得を切り替え制御し、同様に、デジタル利得切替制御信号Ｇ４を生成してステップ制御ＡＧＣ１３，１４の利得を切り替え制御し、さらに、デジタル利得制御信号Ｇ２を生成し、これをＤＡ変換器１０で変換してアナログ利得制御信号Ｇ３とし、このアナログ利得制御信号Ｇ３でアナログ制御ＡＧＣ８，９の利得を連続的に制御する。
【００２４】
受信処理部１８での受信レベルに対する利得制御方法としては、通常、アナログ制御ＡＧＣ８，９を用いて利得制御を行ない、特定の受信レベルになると、ステップ制御ＡＧＣ１３，１４あるいは低雑音増幅器３の利得切り替え制御を行なう。従って、ステップ制御ＡＧＣ１３，１４の制御動作の時間間隔は長いものとなり、過渡応答妨害の影響はほとんど受けることがない。また、段数が少ない低消費電力化に有利なステップ制御ＡＧＣを用いることができ、このため、低消費電力化が可能となる。
【００２５】
このように、この第１の実施形態では、ベースバンド帯のＩ，Ｑ信号の利得制御にステップ制御ＡＧＣとアナログ制御ＡＧＣとを用いることにより、過渡応答妨害が発生せず、低消費電力化が図れるという効果がある。
【００２６】
図２は本発明による受信装置及び利得制御システムの第２の実施形態を示すブロック図であって、図１に対応する部分には同一符号を付けて重複する説明を省略する。
【００２７】
この第２の実施形態は、図１に示す第１の実施形態に対し、ステップ制御ＡＧＣ１３，１４とアナログ制御ＡＧＣ８，９との配置関係を逆にしたものである。
【００２８】
即ち、図２に示すように、ステップ制御ＡＧＣ１３，１４をフィルタ１１，１２の入力側に、アナログ制御ＡＧＣ８，９をフィルタ１１，１２の出力側に夫々設けたものである。これらＡＧＣの制御や全体の動作は、図１に示した第１の実施形態と同様である。従って、この第２の実施形態でも、第１の実施形態と同様の効果が得られる。
【００２９】
なお、この第２の実施形態においては、ＤＣオフセット補償回路１７は、ステップ制御ＡＧＣ８，９の出力から夫々ダイレクトコンバージョンによって生ずるＤＣオフセットを検出し、検出したＤＣオフセットがゼロとなるように、ステップ制御ＡＧＣ８，９のＤＣバイアスを制御し、また、アナログ制御ＡＧＣ８，９の出力から夫々ダイレクトコンバージョンによって生ずるＤＣオフセットを検出し、検出したＤＣオフセットがゼロとなるように、アナログ制御ＡＧＣ８，９のＤＣバイアスを制御する。
【００３０】
図３は図１及び図２におけるアナログ制御ＡＧＣ８，９のアナログ利得制御信号Ｇ３に対する利得特性の一具体例を示すものであって、図示するように、アナログ利得制御信号Ｇ３（制御電圧）に対して連続的に利得が可変する特性をなしている。
【００３１】
図４は図１及び図２におけるステップ制御ＡＧＣ１３，１４のデジタル利得切替制御信号Ｇ４（制御ビット）に対する利得特性の一具体例を示すものであって、制御ビット毎に利得が変化し、不連続なステップ状の利得制御特性をなしている。なお、ステップ制御ＡＧＣは、このように制御ビットに対して利得を可変とするものであるから、ＰＧＡ（Ｐｒｏｇｒａｍｍａｂｌｅ　Ｇａｉｎ　Ａｍｐｌｉｆｉｅｒ）と呼ばれることもある。また、低雑音増幅器３も、デジタル利得切替制御信号Ｇ１に応じて、図４と同様の利得特性をなしている。
【００３２】
図５は図１及び図２におけるアナログ制御ＡＧＣ８，９の一具体例を示す回路構成図であって、２０，２１，２２は差動対、２３は電圧／電流変換ブロックである。
【００３３】
同図において、アナログ制御ＡＧＣ８，９は同一の回路構成をなして動作も同様であるから、アナログ制御ＡＧＣ８について説明すると、一対のトランジスタのコレクタとエミッタとに夫々定電流源を用いた差動対２０と、可変電流源と定電流源とで構成される可変利得の差動対２１と、一対のトランジスタのエミッタに共通に可変電流源を設けた可変利得の差動対２２とが直列に接続されてトランスコンダクタンスアンプを構成しており、このアナログ制御ＡＧＣ８は、かかるトランスコンダクタンスアンプが、１以上の所定段数、直列接続された構成をなしている。ここでは、１段のトランスコンダクタンスアンプからなるものとしており、差動対２０にミキサ４からのＩ信号（＋Ｉ信号という）とこれを極性反転した信号（−Ｉ信号という）とが供給され、夫々が増幅されて差動対２２から出力される。
【００３４】
かかる構成のアナログ制御ＡＧＣ８において、ＤＡ変換器１０（図１及び図２）から出力された制御電圧としてのアナログ利得制御信号Ｇ３は、電圧／電流変換ブロック２３により、電流に変換されて制御電流Ｇ３１，Ｇ３２が生成される。この制御電流Ｇ３１により、差動対２１の可変電流源が制御され、この制御電流Ｇ３２により、差動対２２の可変電流源が制御され、これにより、アナログ制御ＡＧＣ８の利得が、図３に示したように、制御される。アナログ制御ＡＧＣ９（図１，図２）についても、同様である。
【００３５】
図６は図１及び図２におけるステップ制御ＡＧＣ１３，１４の一具体例を示す回路構成図であって、２４，２５，２６は差動対、２７，２８，２９はスイッチ、３０はロジックである。
【００３６】
同図において、ステップ制御ＡＧＣ１３，１４は同一の回路構成をなして動作も同様であるから、ステップ制御ＡＧＣ１３について説明すると、このステップ制御ＡＧＣ１３は、エミッタ抵抗が異なることによって利得が異なる２つ以上の差動対（ここでは、３個の差動対２４，２５，２６とするが、２個でも、４個以上であってもよい）が並列に接続されており、これら差動対２４，２５，２６には、夫々をオン，オフするためのスイッチ２７，２８，２９が設けられている。これらスイッチ２７，２８，２９のオン，オフ制御により、差動対２４，２５，２６のいずれか１つが選択され、選択された差動対で増幅された＋Ｉ信号，−Ｉ信号が夫々出力される。
【００３７】
制御部１９（図１及び図２）から出力されたデジタル利得切替制御信号（制御ビット）Ｇ４はロジック３０に供給され、この制御ビットに応じて“１”または“０”のスイッチ制御信号Ｇ４１，Ｇ４２，Ｇ４３が生成される。ここで、スイッチ制御信号Ｇ４１，Ｇ４２，Ｇ４３は、それらのうちのいずれか１つのみが“１”であって、他は全て“０”である。スイッチ制御信号Ｇ４１は差動対２４のスイッチ２７をオン，オフ制御し、スイッチ制御信号Ｇ４２は差動対２５のスイッチ２８をオン，オフ制御し、スイッチ制御信号Ｇ４３は差動対２６のスイッチ２９をオン，オフ制御するものであって、スイッチ制御信号Ｇ４１，Ｇ４２，Ｇ４３が“１”のときには、スイッチ２７，２８，２９がオンすることによって差動対２４，２５，２６が作動状態となり、スイッチ制御信号Ｇ４１，Ｇ４２，Ｇ４３が“０”のときには、スイッチ２７，２８，２９がオフすることによって差動対２４，２５，２６が非作動状態となる。これにより、デジタル利得切替制御信号Ｇ４の値に応じて差動対２４，２５，２６のいずれか１つのみが選択されて作動状態となり、従って、デジタル利得切替制御信号Ｇ４の値が変化するとともに、差動対２４，２５，２６のうちで作動する差動対が切り替え選択される。
【００３８】
このようにして、ステップ制御ＡＧＣ１３は、デジタル利得切替制御信号Ｇ４に応じて利得がステップ状に切り替えられ、図４に示す利得特性を有することになる。
【００３９】
図７は図１，図２に示した第１，第２の実施形態の受信レベルに対する利得制御特性の一具体例を示す図である。
【００４０】
同図において、横軸は受信レベルを表わし、縦軸がこの受信処理部１８の利得を表わしている。特性Ｇが受信レベルに対する受信処理部１８の所要利得であり、第１，第２の実施形態では、受信レベル範囲Ｅに対して利得制御幅ＧＥが必要なものとする。
【００４１】
この具体例では、ステップ制御ＡＧＣ１３，１４の利得を“Ｈ”（Ｈｉｇｈ），“Ｌ”（Ｌｏｗ）の２段階に切り替え可能とし、また、低雑音増幅器３（図１，図２）の利得も“Ｈ”，“Ｌ”の２段階に切り替え可能としており、受信レベルＲＬ１でステップ制御ＡＧＣ１３，１４の利得を切り替え、受信レベルＲＬ２で低雑音増幅器３の利得を切り替えるものとしている。
【００４２】
太実線で示す特性ＥＡ１，ＥＡ２，ＥＡ３は、アナログ制御ＡＧＣ８，９の利得制御範囲を示している。ここでは、受信レベルＲＬ１以下の受信レベル範囲では、ステップ制御ＡＧＣ１３，１４と低雑音増幅器３との利得がいずれも“Ｈ”であり、アナログ制御ＡＧＣ８，９は、受信レベルの変化とともに、特性ＥＡ１で示す範囲で連続的に利得制御を行なう。また、受信レベルＲＬ１以上でかつ受信レベルＲＬ２以下の受信レベル範囲では、ステップ制御ＡＧＣ１３，１４の利得が“Ｌ”（例えば、利得位置などの低い利得）、低雑音増幅器３の利得が“Ｈ”であり、アナログ制御ＡＧＣ８，９は、受信レベルの変化とともに、特性ＥＡ２で示す範囲で連続的に利得制御を行なう。受信レベルＲＬ２以上の受信レベル範囲では、ステップ制御ＡＧＣ１３，１４と低雑音増幅器３との利得がいずれも“Ｌ”の状態であって、アナログ制御ＡＧＣ８，９は、受信レベルの変化とともに、特性ＥＡ３で示す範囲で連続的に利得制御を行なうものである。
【００４３】
ここで、図７での利得制御動作について説明すると、いま、受信レベルが受信レベル範囲Ｅの最低レベルにあるとすると、ステップ制御ＡＧＣ１３，１４と低雑音増幅器３との利得がいずれも“Ｈ”であり、アナログ制御ＡＧＣ８，９の利得は、特性ＥＡ１の高い方の端側▲１▼にある。これにより、受信処理部１８の利得は最大利得ＧＥ１となる。
【００４４】
その後、受信レベルが高くなっていくと、アナログ制御ＡＧＣ８，９の利得が特性ＥＡ１の範囲内で低下していき、これとともに、受信処理部１８の利得は特性Ｇ上を低下していく。そして、アナログ制御ＡＧＣ８，９の利得が特性ＥＡ１の低い方の端側▲２▼となる受信レベルＲＬ１となると、受信処理部１８の利得は特性Ｇ上の利得ＧＥ２となるが、このとき、ステップ制御ＡＧＣ１３，１４の利得が“Ｈ”から“Ｌ”に切り替わると、この利得の切り替わりにより、アナログ制御ＡＧＣ８，９の利得変化範囲が特性ＥＡ１から特性ＥＡ２に移ることから、アナログ制御ＡＧＣ８，９の利得が特性ＥＡ２の低い方の端側▲３▼の状態となる。これにより、受信処理部１８の利得は特性Ｇ上の利得ＧＥ３となるが、これが利得ＧＥ２に戻るように、アナログ制御ＡＧＣ８，９の利得が増加していき、特性ＥＡ２の高い方の端側▲４▼となる。この状態で受信処理部１８の利得が利得ＧＥ２に戻ることになる。
【００４５】
さらに、受信レベルが上昇していき、受信レベルＲＬ２となると、低雑音増幅器３の利得が“Ｈ”から“Ｌ”に切り替わることにより、アナログ制御ＡＧＣ８，９の利得変化範囲が特性ＥＡ２から特性ＥＡ３に移ることになり、従って、上記と同様にして、この切り替わりによってアナログ制御ＡＧＣ８，９の利得が特性ＥＡ３の低い方の端部▲５▼になって受信処理部１８の利得が利得ＧＥ４になるが、これが受信レベルＲＬ２での利得ＧＥ３となるように、アナログ制御ＡＧＣ８，９の利得が特性ＥＡ３の高い方の端部▲６▼へと上昇していく。
【００４６】
このようにして、受信レベルが上昇していく場合には、ステップ制御ＡＧＣ１３，１４や低雑音増幅器３の利得が“Ｈ”から“Ｌ”に切り替わるときに、受信処理部１８の利得が一時低下するが、その後、アナログ制御ＡＧＣ８，９の利得が増加することにより、受信処理部１８は所定利得の状態となる。
【００４７】
受信レベルが高くなるにつれて以上のように動作するが、受信レベルが低くなっていく場合には、これとは逆の動作が行なわれる。例えば、受信レベルがＲＬ２以上の状態からＲＬ１以下の状態に変化すると、ステップ制御ＡＧＣ１３，１４の利得が“Ｌ”から“Ｈ”に切り替わるが、この切り替わり直前では、アナログ制御ＡＧＣ８，９の利得は特性ＥＡ２の高い方の端側▲４▼にあって、受信処理部１８の利得が利得ＧＥ２であるが、この切り替わりにより、アナログ制御ＡＧＣ８，９の利得変化範囲は特性ＥＡ２から特性ＥＡ１に移り、その利得は特性ＥＡ１の高い方の端部▲１▼になる。このため、受信処理部１８の利得は、受信レベルＲＬ１で所定の利得ＧＥ２よりも高いＧＥ１となるが、アナログ制御ＡＧＣ８，９の利得が低下して特性ＥＡ１の低い方の端部▲２▼となり、これにより、受信処理部１８の利得は所定の利得ＧＥ２となる。
【００４８】
このようにして、受信レベルが低下していく場合には、ステップ制御ＡＧＣ１３，１４や低雑音増幅器３の利得が“Ｌ”から“Ｈ”に切り替わるときに、受信処理部１８の利得が一時上昇するが、その後、アナログ制御ＡＧＣ８，９の利得が低下することにより、受信処理部１８は所定利得の状態となる。
【００４９】
この具体例では、このように、受信レベルが高くなるに従って、初めにベースバンド帯のＩ，Ｑ信号に対するステップ制御ＡＧＣ１３，１４の利得を“Ｈ”から“Ｌ”へ切り替え、さらに受信レベルが高くなると、ＲＦ帯の受信信号に対する低雑音増幅器３での利得を“Ｈ”から“Ｌ”へ切り替えるようにしている。このように、受信レベルが上昇する際には、低雑音増幅器３を動作させて雑音の発生を抑えた状態にあるときに、即ち、低雑音増幅器３の利得を“Ｈ”から“Ｌ”に切り替える前に、ステップ制御ＡＧＣ１３，１４の利得を“Ｈ”から“Ｌ”へ切り替えていることにより、あるいはまた、受信レベルが低下する際には、低雑音増幅器３を動作させて雑音の発生を抑えた状態で、即ち、低雑音増幅器３の利得を“Ｌ”から“Ｈ”に切り替えた後に、ステップ制御ＡＧＣ１３，１４の利得を“Ｌ”から“Ｈ”へ切り替えていることにより、受信処理部１８で雑音による影響を低減できて雑音指数の劣化を抑制した利得制御が可能となるし、また、歪性能の劣化がない利得制御が可能である。
【００５０】
また、受信レベルが高い通常の状態では、アナログ制御ＡＧＣ８，９を用いて利得制御を行ない、特定の受信レベルＲＬ２，ＲＬ１になると、ステップ制御ＡＧＣ１３，１４あるいは低雑音増幅器３を、その利得の切り替えを行なうことにより、動作させる。従って、ステップ制御ＡＧＣ１３，１４の利得切り替え制御の時間間隔（即ち、利得が切り替わってから次に切り替わるまでの時間）は長いものとなり、その間一定利得の増幅器として動作するものであるから、過渡応答妨害の影響はほとんど受けることがない。
【００５１】
図８は図１，図２に示した第１，第２の実施形態の受信レベルに対する利得制御特性の他の具体例を示す図であり、図７に対応する部分には同一符号を付けて説明を省略する。
【００５２】
この具体例では、図７に示す具体例に対し、図８に示すように、ステップ制御ＡＧＣ１３，１４の利得の切り替え点として受信レベルＲＬ１’を追加し、低雑音増幅器３の利得の切り替え点として受信レベルＲＬ２’を追加したものである。受信レベルが低レベルから高レベルに変化するときには、図７と同様に、ステップ制御ＡＧＣ１３，１４は受信レベルＲＬ１で、低雑音増幅器３は受信レベルＲＬ２で夫々利得切り替えを行なうが、受信レベルが高レベルから低レベルに変化する場合には、ステップ制御ＡＧＣ１３，１４は受信レベルＲＬ１よりも高い受信レベルＲＬ１’で、低雑音増幅器３は受信レベルＲＬ２よりも高い受信レベルＲＬ２’で夫々利得切り替えを行ない、利得切り替えにヒステリシスを持たせる。かかるヒステリシスを持たせた利得切り替えも、制御部１９の制御のもとに行なわれる。
【００５３】
なお、受信レベルＲＬ１’は受信レベルＲＬ１よりも低くてもよいし、また、この受信レベルＲＬ１’と受信レベルＲＬ１とのレベル関係とは関係なく、受信レベルＲＬ２’を受信レベルＲＬ２よりも低くしてもよい。要するに、この第４の実施形態では、受信レベルＲＬ１，ＲＬ２夫々に対し、それらとは異なる受信レベルＲＬ１’，ＲＬ２’を設定し、利得切り替えにヒステリシスを持たせるものである。
【００５４】
図７に示した具体例のように、利得切り替え点にこのようなヒステレシスがない場合には、利得を切り替える受信レベルＲＬ１，ＲＬ２付近で受信レベルが短い時間間隔で上下変動すると、ステップ制御ＡＧＣ１３，１４や低雑音増幅器３の利得が短い時間間隔で“Ｈ”，“Ｌ”切り替わることになり、過渡応答妨害が発生することが考えられるが、図８に示した具体例では、上記したように、利得切り替え点にヒステレシスを持たせることにより、利得を切り替える受信レベル付近で受信レベルが短い時間間隔で上下変動しても、これらステップ制御ＡＧＣ１３，１４や低雑音増幅器３の利得が“Ｌ”，“Ｈ”と繰り返し連続的に変化することはなく、かかる現象を防ぐことが可能である。
【００５５】
図９は本発明による受信装置及び利得制御システムの第３の実施形態を示すブロック図であって、３１はＲＯＭ（Ｒｅａｄ　ｏｎｌｙ　Ｍｅｍｏｒｙ）、３２は加算器であり、図１に対応する部分には同一符号を付けて重複する説明を省略する。
【００５６】
同図において、アナログ制御ＡＧＣ８，９の制御系に加算器３２とＲＯＭ３１とが設けられている。このＲＯＭ３１には、大きさの異なるオフセット信号が格納されており、各オフセット信号毎にアドレスが付加されている。制御部１９は、デジタル利得切替制御信号Ｇ４でステップ制御ＡＧＣ１３，１４の利得のほぼ切り替え時もしくはその切り替え前に、この利得切り替えによるステップ制御ＡＧＣ１３，１４での利得変化の大きさに応じたオフセット信号ＳＯをＲＯＭ３１から読み出すために、このオフセット信号ＳＯを指定するアドレス信号Ａｄを出力する。ＲＯＭ３１では、このアドレス信号Ａｄで指定されるアドレスから該当するオフセット信号ＳＯが読み出され、加算器３２に供給される。加算器３２では、このとき制御部１９から出力されるデジタル利得制御信号Ｇ２にこのオフセット信号ＳＯが加算され、これらの加算信号であるデジタル利得制御信号Ｇ２’がＤＡ変換器１０に供給されて、アナログ制御ＡＧＣ８，９のアナログ利得制御信号Ｇ３が生成される。
【００５７】
このように、デジタル利得切替制御信号Ｇ４によってステップ利得ＡＧＣ１３，１４の利得が切り替わるとき、アナログ制御ＡＧＣ８，９のアナログ利得制御信号Ｇ３をＲＯＭ３１からのオフセット信号ＳＯによって変化させることにより、ステップ利得ＡＧＣ１３，１４の利得の切り替りによって受信処理部１８の利得変化が大きくなり過ぎないようにし、これにより、受信処理部１８が飽和しないようにする。
【００５８】
図１０は本発明による受信装置及び利得制御システムの第４の実施形態を示すブロック図であり、図９に対応する部分には同一符号を付けて重複する説明を省略する。
【００５９】
この第６の実施形態は、図９に示す第３の実施形態に対し、ステップ制御ＡＧＣ１３，１４とアナログ制御ＡＧＣ８，９との配置関係を逆にしたものである。
【００６０】
即ち、図１０に示すように、ステップ制御ＡＧＣ１３，１４をフィルタ１１，１２の入力側、アナログ制御ＡＧＣ８，９を、ＤＡ変換器１０やＲＯＭ３１，加算器３２からなるそれらの利得制御系とともに、フィルタ１１，１２の出力側に設けたものである。これらＡＧＣの制御や全体の動作は、図９に示した第３の実施形態と同様である。従って、この第４の実施形態でも、第３の実施形態と同様の効果が得られる。
【００６１】
次に、これら第３，第４の実施形態において、ステップ利得ＡＧＣ１３，１４の利得の切り替りによって受信処理部１８の利得変化について、図１１を用いて説明するが、まず、先の実施形態、例えば、図１，図２に示す第１，第２の実施形態について、図１１（ｂ）により説明する。
【００６２】
いま、時刻ｔ０でステップ制御ＡＧＣ１３，１４の利得ＧＳがデジタル利得切替制御信号Ｇ４によってステップ状に変化すると、先に図７で説明したように、低雑音増幅器３やアナログ制御ＡＧＣ８，９，ステップ制御ＡＧＣ１３，１４の利得による受信処理部１８の利得ＧＲも時刻ｔ０でステップ状に増加する。その後、アナログ利得制御信号Ｇ３により、アナログ制御ＡＧＣ８，９の利得ＧＡが緩やかに減少していき、これとともに、受信処理部１８の利得ＧＲも緩やかに減少してほぼ元の値に収束することが考えられる。このため、ステップ制御ＡＧＣ１３，１４の利得ＧＳが大きく変化した場合には、最終的には、受信処理部１８の利得ＧＲはほぼ元の値に収束するが、受信処理部１８が一時飽和するなどの問題が生じることがある。
【００６３】
これに対し、図９，図１０に示す第３，第４の実施形態では、図１１（ａ）に示すように、ステップ制御ＡＧＣ１３，１４の利得ＧＳの切り替え時点ｔ０よりもΔｔ（＞０）だけ前の時点に、加算器３２でＲＯＭ３１からのオフセット信号ＳＯをデジタル利得制御信号Ｇ２に加算することにより、アナログ利得制御信号Ｇ３を変化させてアナログ利得ＡＧＣ８，９の利得ＧＡを減少させる。この場合、受信処理部１８の利得ＧＲは、時刻ｔ０より前の期間Δｔで減少し始めるが、時刻ｔ０での値から変化するので、大きくなり過ぎるのを抑えることができる。ここで、ステップ制御ＡＧＣ１３，１４の利得ＧＳが大きいほど、ＲＯＭ３１から読み出されるオフセット信号ＳＯによるアナログ利得制御信号Ｇ３の変化を大きくし、アナログ利得ＡＧＣ８，９の利得ＧＡがより大きく減少するようにする。これにより、受信処理部１８の利得ＧＲが大きくなり過ぎるのを常に抑えることができ、受信処理部１８は信号特性が飽和することがない。
【００６４】
アナログ利得ＡＧＣ８，９の利得ＧＡはオフセット信号ＳＯによって急速に減少し、また、これとともに、時刻ｔ０後の受信処理部１８の利得ＧＲも急速に減少する。そして、このオフセット信号ＳＯによる急激な減少が終わると、そのときの状態から受信処理部１８の利得ＧＲがほぼ元の値に収束する状態になるまで、アナログ利得ＡＧＣ８，９の利得ＧＡが低下していく。このように、ステップ制御ＡＧＣ１３，１４の利得ＧＲが増加する方向に切り替わる場合には、アナログ利得ＡＧＣ８，９の利得ＧＡがオフセット信号ＳＯによって急速に減少させられるものであるから、受信処理部１８が飽和するような利得ＧＲの増加を抑えることができるが、さらに、ステップ制御ＡＧＣ１３，１４の利得ＧＲが増加（時刻ｔ０）してから元の値に収束するまでの時間を短縮することもできる。
【００６５】
図１２に本発明による受信装置及び利得制御システムを用いたＷＣＤＭＡ方式の通信端末の一具体例を示すブロック図であって、３３はＡＤ（アナログーデジタル）変換器、３４はデジタル信号処理部、３５はＤＡ変換器、３６は送信処理部、３７はＰＡ（電力増幅器）であり、前出図面に対応する部分には同一符号を付けて重複する説明を省略する。
【００６６】
同図において、アンテナ１からの受信信号（ＲＦ信号）ＳＲは分波器２で送信信号ＳＴと分波され、上記の第１〜第４の実施形態である受信処理部１８に供給されて上記の受信処理がなされる。受信処理部１８から出力されるＩ，Ｑ信号は、ＡＤ変換器３３でデジタル信号に変換された後、デジタル信号処理部３４に供給され、所定の処理がなされてデータが生成される。
【００６７】
一方、ベースバンド処理部３４で送信するデータを処理して生成されたＩ，Ｑ信号は、ＤＡ変換器３５でアナログのＩ，Ｑ信号に変換された後、送信処理部３６で送信のための処理がなされて送信信号ＳＴとなる。この送信信号ＳＴは、ＰＡ３７で電力増幅された後、分波器２を介してアンテナ１から送信される。
【００６８】
このようにして、この具体例では、受信処理部１８として、上記の第１〜第４の実施形態の受信装置及び利得制御システムを用いるので、これら実施形態と同様の効果が得られることになる。
【００６９】
【発明の効果】
以上説明したように、本発明によると、ダイレクトコンバージョン方式受信機などのベースバンド帯に用いるＡＧＣ方式として、ステップ制御ＡＧＣとアナログ制御ＡＧＣを共用して用いるので、アナログ制御ＡＧＣの段数を削減でき、低消費電流化に効果があるし、また、細かい利得制御をアナログ制御ＡＧＣで行なうことにより、ステップ制御ＡＧＣの利得制御の時間間隔を広げることが可能となり、過渡応答妨害の影響を受けないようにすることができる。さらに、ステップ制御ＡＧＣで利得を変える場合、アナログ制御ＡＧＣと連動して制御を行なうことにより、急激に利得が変動しないように制御を行なうことが可能となる。
【図面の簡単な説明】
【図１】本発明による受信装置及び利得制御システムの第１の実施形態を示すブロック図である。
【図２】本発明による受信装置及び利得制御システムの第２の実施形態を示すブロック図である。
【図３】図１及び図２におけるアナログ制御ＡＧＣの制御電圧対利得特性の一具体例を示す特性図である。
【図４】図１及び図２におけるステップ制御ＡＧＣの制御ビット対利得特性の一具体例を示す特性図である。
【図５】図１及び図２でのアナログ制御ＡＧＣの一具体例を示す回路構成図である。
【図６】図１及び図２でのステップ制御ＡＧＣの一具体例を示す回路構成図である。
【図７】図１，図２に示した第１，第２の実施形態の受信レベルに対する利得制御特性の一具体例を示す特性図である。
【図８】図１，図２に示した第１，第２の実施形態の受信レベルに対する利得制御特性の他の具体例を示す特性図である。
【図９】本発明による受信装置及び利得制御システムの第３の実施形態を示すブロック図である。
【図１０】本発明による受信装置及び利得制御システムの第４の実施形態を示すブロック図である。
【図１１】図９及び図１０に示す実施形態と図１及び図２に示す実施形態とでのステップ制御ＡＧＣの利得の切り替えによる受信処理部の利得変化を対比して示す図である。
【図１２】本発明による受信装置及び利得制御システムを用いたＷＣＤＭＡ方式の通信端末の一具体例を示すブロック図である。
【符号の説明】
１　アンテナ
２　受信処理部
３　低雑音増幅器（ＬＮＡ）
４，５　ミキサ
６　９０度位相シフタ
７　ＶＣＯ
８，９　アナログ制御ＡＧＣ
１０　ＤＡ変換器
１１，１２　フィルタ
１３，１４　ステップ制御ＡＧＣ
１５，１６　出力端子
１７　ＤＣオフセット補償回路
１８　受信処理部
１９　制御部
３１　ＲＯＭ
３２　加算器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2004048581.tif 000011
【図１０】
2004048581.tif 000012
【図１１】
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【図１２】
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