(57)【要約】【課題】画質の劣化を防止しつつ簡単な回路構成で高画質レートの画像信号について解像度を上げる。【解決手段】入力されたフィールド画像信号を重複画像領域を有する複数の分割画像信号へ分割し、該分割画像信号ついてフィールド周波数を夫々２倍へ変換して補間処理し、該重複画像領域を夫々除いてフィールド画像信号を再合成する。【選択図】　図３
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【特許請求の範囲】
【請求項１】
入力されるフィールド画像信号を夫々重複画像領域を有する複数の分割画像信号へ分割する画像分割手段と、
上記複数の分割画像信号のフィールド周波数を夫々２倍へ変換して補間処理する倍速変換手段と、
上記倍速変換手段により補間処理された上記複数の分割画像信号について夫々重複画像領域を除いてフィールド画像信号を再合成する再合成手段とを備えること
を特徴とする画像信号処理装置。
【請求項２】
上記画像分割手段は、複数の分割画像信号の境界に応じて上記重複画像領域を設けること
を特徴とする請求項１記載の画像信号処理装置。
【請求項３】
上記入力されるフィールド画像信号は、ＨＤ（Ｈｉｇｈ　Ｄｅｆｉｎｉｔｉｏｎ）信号であること
を特徴とする請求項１記載の画像信号処理装置。
【請求項４】
入力されるフィールド画像信号を夫々重複画像領域を有する複数の分割画像信号へ分割し、
上記複数の分割画像信号のフィールド周波数を夫々２倍へ変換して補間処理し、　上記補間処理した上記複数の分割画像信号について夫々重複画像領域を除いてフィールド画像信号を再合成すること
を特徴とする画像信号処理方法。
【請求項５】
上記複数の分割画像信号の境界に応じて上記重複画像領域を設けること
を特徴とする請求項４記載の画像信号処理方法。
【請求項６】
上記入力されるフィールド画像信号は、ＨＤ（Ｈｉｇｈ　Ｄｅｆｉｎｉｔｉｏｎ）信号であること
を特徴とする請求項４記載の画像信号処理方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＨＤ（Ｈｉｇｈ　Ｄｅｆｉｎｉｔｉｏｎ）信号等の高画質レートの画像信号について倍速変換処理を施して高画質化を図る画像信号処理装置及び方法に関する。
【０００２】
【従来の技術】
ハイビジョン放送では、各テレビジョン受像機に対して、ＨＤ（Ｈｉｇｈ　Ｄｅｆｉｎｉｔｉｏｎ）信号等に代表されるような高画質レートの画像信号が提供される。この高画質レートの画像信号は、例えば水平有効１４４０画素、垂直有効５４０ラインであり、サンプリング周波数は、５８ＭＨｚで構成されている。また、この高画質レートの画像信号は、面フリッカ妨害を抑え、画面品質の劣化を防止するために、奇数番目の走査線から構成されるフィールド画像と、偶数番目の走査線から構成されるフィールド画像により１枚のフィールド画像を形成するインタレース走査方式が採用されている。
【０００３】
これと同等の高画質レートの画像信号は、例えば水平有効７２０画素、垂直有効２７０ラインである、サンプリング周波数が１４．５ＭＨｚである低画質レートの画像信号におけるフィールド周波数を倍速変換処理することにより生成できる。
【０００４】
図１０は、フィールド周波数を倍速変換する倍速変換回路５を示している。この倍速変換回路５は、入力端子５１と、フレームメモリ５２と、倍速変換部５３と、出力端子５３とを備える。
【０００５】
フレームメモリ５２は、入力端子５１を介して入力された低画質レートの画像信号が書き込まれる。倍速変換部５３は、フレームメモリ５２に書き込まれた画像信号を、書き込み時の２倍の速度で読み出す。これによりフィールド周波数を倍速変換された高画質レートの画像信号を生成することができる。なお、倍速変換部５３は、この高画質レートの画像信号を、出力端子５３を介して図示しないテレビジョン受像機へ送信する。
【０００６】
【発明が解決しようとする課題】
ところでハイビジョン放送のような高画質映像の視聴者に対して、より高品質な映像を提供するためには、一つの方法として高画質レートの画像信号に対して更に解像度を向上させる方法が考えられる。
【０００７】
しかしながら、高画質レートの画像信号は、低画質レートの画像信号と比較してデータ量が膨大であるため、高解像度化を図るためには、より高速な信号処理が求められ、回路構成は複雑化してしまう。このため従来では、高画質レートの画像信号において更なる高解像度化を実現することは困難であった。
【０００８】
そこで、本発明は、上述した問題点に鑑みて案出されたものであり、その目的とするところは、画質の劣化を防止しつつ、簡単な回路構成で高画質レートの画像信号について解像度を上げることができる画像信号処理装置及び方法を提供することにある。
【０００９】
【課題を解決するための手段】
本発明者は、上述した課題を解決するために、入力されたフィールド画像信号を重複画像領域を有する複数の分割画像信号へ分割し、該分割画像信号ついてフィールド周波数を夫々２倍へ変換して補間処理し、該重複画像領域を夫々除くことによりフィールド画像信号を再合成する画像信号処理装置及び方法を発明した。
【００１０】
すなわち本発明に係る画像信号処理装置は、入力されるフィールド画像信号を夫々重複画像領域を有する複数の分割画像信号へ分割する画像分割手段と、上記複数の分割画像信号のフィールド周波数を夫々２倍へ変換して補間処理する倍速変換手段と、上記倍速変換手段により補間処理された上記複数の分割画像信号について夫々重複画像領域を除いてフィールド画像信号を再合成する再合成手段とを備えることを特徴とする。
【００１１】
また本発明に係る画像信号処理方法は、入力されるフィールド画像信号を夫々重複画像領域を有する複数の分割画像信号へ分割し、上記複数の分割画像信号のフィールド周波数を夫々２倍へ変換して補間処理し、上記補間処理した上記複数の分割画像信号について夫々重複画像領域を除いてフィールド画像信号を再合成することを特徴とする。
【００１２】
【発明の実施の形態】
以下、本発明を適用した画像信号処理装置及び方法について図面を参照して詳細に説明する。
【００１３】
図１は、本発明を適用した画像信号処理装置１のブロック構成図である。画像信号処理装置１は、例えば視聴者に対してハイビジョン放送を提供するためのハイビジョンテレビに内蔵することが考えられ、図１に示すように、入力端子１１と、Ａ／Ｄコンバータ１２と、同期信号分離部１３と、タイミング回路１４と、メモリコントローラ１５と、出力端子１６と、第１のフィールドメモリ２１ａ〜２１ｄと、倍速処理部２２ａ〜２２ｄと、第２のフィールドメモリ２３ａ〜２３ｄと、第１のセレクタ２４と、第２のセレクタ２５と、第３のセレクタ２６とを備えている。
【００１４】
入力端子１１は、ハイビジョン放送において各テレビジョン受像機に対して提供される、ＨＤ（Ｈｉｇｈ　Ｄｅｆｉｎｉｔｉｏｎ）信号等に代表される高画質レートの画像信号が、１フィールド毎に順次供給される。この高画質レートの画像信号は、例えばプログレッシブ水平有効１４４０画素、垂直有効５４０ラインであり、サンプリング周波数は、５８ＭＨｚで構成されている。また、この高画質レートの画像信号は、面フリッカ妨害を抑え、画面品質の劣化を防止するために、奇数番目の走査線から構成されるフィールド画像と、偶数番目の走査線から構成されるフィールド画像により１枚のフィールド画像を形成するインタレース走査方式が採用されている。
【００１５】
Ａ／Ｄコンバータ１２は、入力端子１１を介してアナログ信号として送信される高画質レートの画像信号をデジタル信号に変換し、これを第１のフィールドメモリ２１ａ〜２１ｄへ出力する。ただしデジタル信号として送信される場合にはシステム構成としてＡ／Ｄコンバータは無くても良い。
【００１６】
同期信号分離部１３は、入力端子を介して送信された高画質レートの画像信号を抽出し、同期信号を分離する。この同期信号分離部１３は、分離した同期信号をタイミング回路１４へ出力する。ただし、デジタル放送などで、分離された同期信号がデータと同位相で送信される場合にはシステム構成として同期分離回路は無くても良い。
【００１７】
タイミング回路１４は、同期信号分離部１３から同期信号が入力される。このタイミング回路１４は、入力された同期信号に基づいて、画像の分割又は合成時におけるタイミングを決定するタイミングパルスを作り出す。タイミング回路１４は、この作り出したタイミングパルスを、メモリコントローラ１５或いは倍速処理部２２ａ〜２２ｄ、更には各セレクタ２４〜２６へ送信する。
【００１８】
メモリコントローラ１５は、タイミング回路１４から送信されるタイミングパルスに基づいて、第１のフィールドメモリ２１ａ〜２１ｄへ画像信号を書き込むための書込タイミングを決定する。またこのメモリコントローラ１５は、決定した書込タイミングを第１のフィールドメモリ２１ａ〜２１ｄへ夫々送信する。この操作により、メモリコントローラ１５は、第１のフィールドメモリ２１ａ〜２１ｄに対する画像信号の書き込みを制御することができ、さらに第１のフィールドメモリ２１ａ〜２１ｄからの画像信号の読み出しを制御することもできる。
【００１９】
メモリコントローラ１５は、タイミング回路１４から送信されるタイミングパルスに基づいて、第２のフィールドメモリ２３ａ〜２３ｄから画像信号を読み出すための読出タイミングを決定する。またこのメモリコントローラ１５は、決定した読出タイミングを第２のフィールドメモリ２３ａ〜２３ｄへ夫々送信する。この操作により、メモリコントローラ１５は、第２のフィールドメモリ２３ａ〜２３ｄに対する画像信号の読み出しを制御することができ、さらに第２のフィールドメモリ２３ａ〜２３ｄからの画像信号の読み出しを制御することもできる。
【００２０】
第１のフィールドメモリ２１ａ〜２１ｄは、メモリコントローラ１５から送信される書込タイミングに基づき、Ａ／Ｄコンバータ１２から入力された１フィールドの画像信号を、図２に示すように、各分割領域（分割領域（左上）、分割領域（右上）、分割領域（右下）、分割領域（左下））に区切り、分割画像信号Ａ１〜Ｄ１を生成する。この生成される画像信号のうち、分割画像信号Ａ１は、分割領域（左上）を構成する画像信号であり、分割画像信号Ｂ１は、分割領域（右上）を構成する画像信号であり、分割画像信号Ｃ１は、分割領域（右下）を構成する画像信号であり、分割画像信号Ｄ１は、分割領域（左下）を構成する画像信号である。第１のフィールドメモリ２１ａは、生成した分割画像信号Ａ１を格納し、第１のフィールドメモリ２１ｂは、生成した分割画像信号Ｂ１を格納し、第１のフィールドメモリ２１ｃは、生成した分割画像信号Ｃ１を格納し、第１のフィールドメモリ２１ｄは、生成した分割画像信号Ｄ１を格納する。
【００２１】
なお、この第１のフィールドメモリ２１ａ〜２１ｄは、実際には各分割領域について重複領域を含むように区切り、分割画像信号Ａ１〜Ｄ１を生成する。この重複領域の設定については後に詳述する。
【００２２】
倍速変換部２２ａ〜２２ｄは、タイミング回路１４から生成されるタイミングパルスに基づいて、第１のフィールドメモリ２１ａ〜２１ｄに格納されている分割画像信号Ａ１〜Ｄ１を書き込み時の２倍の速度で読み出す。これにより、分割画像信号Ａ１〜Ｄ１についてフィールド周波数を更に倍速変換した画像信号を生成することができる。以下、倍速変換部２２ａにより倍速変換された分割領域（左上）を構成する画像信号を分割画像信号Ａ２とし、倍速変換部２２ｂにより倍速変換された分割領域（右上）を構成する画像信号を分割画像信号Ｂ２とし、倍速変換部２２ｃにより倍速変換された分割領域（右下）を構成する画像信号を分割画像信号Ｃ２とし、倍速変換部２２ｄにより倍速変換された分割領域（左下）を構成する画像信号を分割画像信号Ｄ２とする。各倍速変換部２２ａ〜２２ｄは、分割画像信号Ａ２〜Ｄ２を夫々第２のフィールドメモリ２３ａ〜２３ｄへ書き込む。
【００２３】
ちなみに、この第１のフィールドメモリ２１と、倍速変換部２２は、例えば水平有効７２０画素、垂直有効２７０ラインである、サンプリング周波数が１４．５ＭＨｚである低画質レートの画像信号を高画質レートの画像信号へ倍速変換する従来の倍速変換回路により構成しても良い。
【００２４】
第２のフィールドメモリ２３ａ〜２３ｄは、倍速処理部２２ａ〜２２ｄから分割画像信号Ａ２〜Ｄ２が夫々書き込まれる。またこの第２のフィールドメモリ２３ａ〜２３ｄに書き込まれた分割画像信号Ａ２〜Ｄ２は、メモリコントローラ１５から送信される読出タイミングに基づいて第１のセレクタ２４或いは第２のセレクタ２５へ読み出される。
【００２５】
第１のセレクタ２４は、第２のフィールドメモリ２３ａから読み出された分割画像信号Ａ２、或いは第２のフィールドメモリ２３ｂから読み出された分割画像信号Ｂ２を、タイミング回路１４から受信したタイミングパルスに基づいてセレクトすることにより合成する。すなわち第１のセレクタ２４は、図２に示すように、分割領域（左上）を構成する分割画像信号Ａ２と、分割領域（右上）を構成する分割画像信号Ｂ２とを合成して、フィールド画像の上半分を構成する画像信号Ｅ１を生成する。第１のセレクタ２４は、この画像信号Ｅ１を第３のセレクタ２６へ送信する。
【００２６】
第２のセレクタ２５は、第２のフィールドメモリ２３ｃから読み出された分割画像信号Ｃ２、或いは第２のフィールドメモリ２３ｄから読み出された分割画像信号Ｄ２を、タイミング回路１４から受信したタイミングパルスに基づいてセレクトすることにより合成する。すなわち、第２のセレクタ２５は、分割領域（右下）を構成する分割画像信号Ｃ２と、分割領域（左下）を構成する分割画像信号Ｄ２とを合成して、フィールド画像の下半分を構成する画像信号Ｆ１を生成する。第２のセレクタは、この画像信号Ｆ１を第３のセレクタ２６へ送信する。
【００２７】
第３のセレクタ２６は、第１のセレクタ２４から送信される画像信号Ｅ１と、第２のセレクタ２５から送信される画像信号Ｆ１とをタイミング回路１４から受信したタイミングパルスに基づいてセレクトし合成する。すなわち、この第３のセレクタ２６は、フィールド画像の上半分を構成する画像信号Ｅ１と、フィールド画像の下半分を構成する画像信号Ｆ１とを組み合わせることにより、１枚のフィールド画像を生成する。第３のセレクタ２６は、この生成したフィールド画像を出力端子１６を介して図示しないテレビジョン受像機へ送信する。
【００２８】
次に、本発明を適用した画像信号処理装置１の動作について、分割領域（左上）を構成する分割画像信号Ａ１と、分割領域（右上）を構成する分割画像信号Ｂ１を処理する場合を例にとり説明をする。
【００２９】
図３は、本発明を適用した画像信号処理装置の動作例を示した図である。先ずステップＳ１１において、メモリコントローラ１５及び第１のフィールドメモリ２１ａ〜２１ｄは、入力された１フィールド分の画像信号を４分割し、ステップＳ１２へ移行する。
【００３０】
ステップＳ１２において、分割領域（左上）を構成する分割画像信号Ａ１及び分割領域（右上）を構成する分割画像信号Ｂ１は、夫々第１のフィールドメモリ２１ａ，２１ｂへ格納され、ステップＳ１３へ移行する。
【００３１】
ステップＳ１３において、倍速変換部２２ａ，２２ｂは、各分割画像信号Ａ１及び分割画像信号Ｂ１について、フィールド画像の大きさまで画像伸長を行う。すなわち、このステップ１３では、ステップＳ１１においてフィールド画像の１／４の大きさまで縮小されている分割画像信号Ａ１，Ｂ１を再びフィールド画像の大きさまで縦横２倍ずつ拡大する。
【００３２】
次にステップＳ１４において、倍速変換部２２ａ、２２ｂは、ステップＳ１３において伸長された画像信号につき倍速変換処理を施し、また倍速変換した画素の補間処理を行う。このステップＳ１４における倍速変換部２２の処理は、例えば水平有効７２０画素、垂直有効２７０ラインであり、サンプリング周波数は、１４．５ＭＨｚで構成されている低画素レートの画像信号を、例えば水平有効１４４０画素、垂直有効５４０ラインであり、サンプリング周波数は、５８ＭＨｚで構成される高画素レートの画像信号へ変換する通常の回路構成で実現しても良い。
【００３３】
次にステップＳ１５へ移行し、倍速変換部２２ａ、２２ｂは、倍速変換した画像信号をステップＳ１５においてフィールド画像の１／４の大きさまで縮小させることにより、分割画像信号Ａ２及び分割画像信号Ｂ２を生成し、これを第２のフィールドメモリ２３へ格納する。
【００３４】
ステップＳ１６において、セレクタ２４は、第２のフィールドメモリ２３から読み出された分割画像信号Ａ２と分割画像信号Ｂ２とをタイミング回路１４から受信したタイミングパルスに基づいて夫々セレクトして画像信号Ｅ１を生成する。ちなみに、このセレクタ２４は、分割領域（左上）を構成する分割画像信号Ａ２については、水平同期信号のタイミングパルス位置から読み出し、また分割領域（右上）を構成する分割画像信号Ｂ２については、水平同期信号の中央位置から読み出し、夫々を合わせ込んで画像信号Ｅ１を生成させる。このとき、図３に示すように、タイミング回路１４から送信されるタイミングパルスのレベルがＬｏｗの場合には、第２のフィールドメモリ２３ａ読み出される分割画像信号Ａ２をセレクトし、一方タイミングパルスのレベルがＨｉｇｈの場合には、第２のフィールドメモリ２３ｂから読み出される分割画像信号Ｂ２をセレクトしても良い。
【００３５】
なお、この図３では、フィールド画像の上半分を倍速処理する場合につき説明をしたが、分割領域（左上）並びに分割領域（右上）から構成されるフィールド画像の下半分についても同様の手順で倍速処理し、画像信号Ｆ１を生成させる。
【００３６】
図４は、生成された画像信号Ｅ１と、画像信号Ｆ１を合成して１枚のフィールド画像を生成する場合について示している。この図４に示すように、タイミング回路１４から送信されるタイミングパルスのレベルに基づいて、画像信号Ｅ１或いは画像信号Ｆ１をセレクトしても良い。
【００３７】
このように構成された１枚のフィールド画像信号は、入力された画像信号がＨＤ信号である場合において、例えば水平有効２８８０画素、垂直有効１０８０ラインであり、水平同期周波数は、ＨＤ信号の２倍で構成され、入力された高画質レートの画像信号よりも更に解像度が上昇する。
【００３８】
すなわち、本発明を適用した画像信号処理装置１は、先ずステップＳ１１において１フィールドで構成される画像信号を４分割し、ステップＳ１３において、分割画像信号Ａ１，Ｂ１を再び４倍に伸長し、夫々について倍速変換処理を行う。そしてこの倍速変換した画像信号をステップＳ１５においてフィールド画像の１／４の大きさまで縮小して夫々合成する。これにより、本発明を適用した画像信号処理装置１は、入力された高画質レートの画像信号の解像度を上げることができる。
【００３９】
また、この画像信号処理装置１は、ステップＳ１３からステップＳ１４までの処理において、低画質レートの画像信号から高画質レートの画像信号へ変換する第１のフィールドメモリ２１及び倍速変換部２２により構成される回路を用いれば足りる。これにより、本発明に係る画像信号処理装置１は、高画質レートの画像信号について回路構成を複雑化させることなく簡単に解像度を上げることが可能となり、集積化されるハイビジョンテレビ等の差別化を図ることが可能となる。
【００４０】
更に、本発明に係る画像信号処理装置１は、低画質レートの画像信号を高画質化する従来のシステム構成を流用することができる。これにより、開発コストを抑えることも可能となり、現段階で動作している従来のシステム構成を用いて容易にバージョンアップを図ることができる。
【００４１】
なお本発明は、画像信号の高解像度化を図る過程で、複数の分割画像信号Ａ２〜Ｄ２を合成して１枚のフィールド画像を生成するが、このときに単純に複数の分割画像信号Ａ１〜Ａ２へ分割し、倍速変換処理を施した後に再合成すると、図５に示すように、分割境界において画質が劣化してしまう。これは上述したステップＳ１４において倍速変換した画像信号において補間画像を作る際に、分割境界において必要十分な画素が得られないためであり、不完全な補間処理により画質の劣化が生じたためである。
【００４２】
図６は、ステップＳ１４における分割境界から離れた箇所における画素の補間処理方法を示している。この図６において、二重丸で示される画素は、ステップＳ１４において補間処理を行う補間画素４１であり、当該補間画素４１の画素値は、補間演算範囲枠４２に包含される画素の画素値を演算処理することにより決定される。この演算処理の方法の一例として、補間演算範囲枠４２に包含される画素の画素値の平均を補間画素４１の画素値として決定しても良い。
【００４３】
図６に示されるように、分割境界から離れた箇所では、補間演算範囲枠４２に包含される全ての画素を演算処理に用いることができるため、補間画素４１の画素値を高精度に求めることができる。このため、分割境界から離れた箇所では、画質の劣化が生じない。
【００４４】
図７は、ステップＳ１４において、補間画素４１が分割境界上に位置する場合について示している。補間画素４１が分割境界上に位置する場合も同様に補間画素４１を中心とした補間演算範囲枠４２を設定する。このとき、あくまで補間画素４１の画素値を、補間演算範囲枠４２に包含される画素について演算処理することにより求めると、分割境界を介して分割領域から越えた欠落画素４３について演算処理に用いることができないこととなる。その結果、補間画素４１の画素値を高精度に決定することができず、分割境界近傍における補間画素４１の画素値は、分割領域間で不連続になり、ステップＳ１６においてセレクタ２４により分割画像信号の合成を行うと、上述した図５に示されるように不連続な信号境界が生じてしまう。このため、分割境界近傍における補間画素４１について、補間演算範囲枠４２内において欠落画素４３として存在しないように、完全な補間処理を実現する必要がある。
【００４５】
そこで本発明では、分割境界近傍における補間画素４１についても、補間演算範囲枠４２内に存在する全ての画素に基づいて演算処理を行うべく、図８に示すように、分割境界を越えたところに図６における欠落画素４３を上回る重複領域５１を含むように各分割領域を設ける。例えば図８において、分割領域（左上）は、分割領域（右上）と重複する重複領域５１が新たに加えられ、分割領域（右上）は、分割領域（左上）と重複する重複領域５１が新たに加えられることとなる。
【００４６】
これにより、分割境界近傍に存在する補間画素４１の画素値を演算する際に、重複領域５１に存在する画素を用いることができ、ひいては欠落画素４３を無くすことができるため、補間画素４１の画素値の演算精度を格段に向上させることができる。
【００４７】
またステップＳ１６においてセレクタ２４により分割画像信号を合成しても、各分割領域において、分割境界近傍における補間画素４１につき精度よく画素値が求められているため、分割境界において画質が劣化することがなくなる。特に、図７に示される欠落画素４３の画素位置を重複領域５１として設定することにより、分割境界上に位置する補間画素４１の画素値は、各分割領域間において同一となる。このためステップＳ１６において、セレクタ２４により、重複領域５１を除いて分割画像信号を合成すると、分割境界上に位置する補間画素４１の画素値が完全一致するため、分割境界において連続した画像を作り出すことが可能となる。
【００４８】
なお、図８では、第１のセレクタ２４において、分割領域（左上）を構成する分割画像信号Ａ２と、分割領域（右上）を構成する分割画像信号Ｂ２とを合成する場合を例にとり説明をしたが、第３のセレクタ２６において、フィールド画像の上半分を構成する画像信号Ｅ１と、フィールド画像の下半分を構成する画像信号Ｆ１とを組み合わせる際にも、同様に重複領域５１を設けることにより、分割境界において連続した画像を作り出すことができ、画質の劣化を改善させることができる。
【００４９】
図９は、入力された１フィールド分の画像信号を４分割する本発明において、各分割領域において重複領域５１を設定した例を示している。この図９に示されるように、重複領域５１は、分割領域における分割境界に応じて設定することにより、フィールド画像全体にわたり、連続した画像を作り出すことが可能となる。
【００５０】
特に本発明では、ハイビジョン放送に用いられる高画質レートの画像信号につき、さらに解像度を向上させることができることに加え、フィールド全体にわたり画質の劣化を抑えることができ、集積化されるハイビジョンテレビのさらなる差別化を図ることができる。
【００５１】
なお本発明では、１フィールド分の画像信号を４分割する場合を例にとり説明をしたが、かかる場合に限定されることなく、複数に分割すればいかなる数の分割領域に区切っても良い。かかる場合でも、分割領域間の分割境界に応じて重複領域５１を設けることにより、フィールド全体にわたり連続した画像を作り出すことが可能となる。
【００５２】
【発明の効果】
以上詳細に説明したように、本発明に係る画像信号処理装置及び方法は、入力されたフィールド画像信号を重複画像領域を有する複数の分割画像信号へ分割し、該分割画像信号ついてフィールド周波数を夫々２倍へ変換して補間処理し、該重複画像領域を夫々除いてフィールド画像信号を再合成する。
【００５３】
これにより、本発明に係る画像信号処理装置及び方法は、高画質レートの画像信号について回路構成を複雑化させることなく簡単に解像度を上げることができ、また分割境界において連続した画像を作り出すことができる。
【図面の簡単な説明】
【図１】本発明を適用した画像信号処理装置のブロック構成を示した図である。
【図２】入力された１フィールドの画像信号を、各分割領域に区切り、分割画像信号を生成する場合について説明するための図である。
【図３】本発明を適用した画像信号処理装置の動作例を示した図である。
【図４】生成された画像信号を合成して１枚のフィールド画像を作り出す場合について説明するための図である。
【図５】分割境界において画質が劣化した例を示した図である。
【図６】分割境界から離れた箇所における画素の補間処理方法を示した図である。
【図７】補間画素が分割境界上に位置する場合における画素の補間処理方法を示した図である。
【図８】各分割境域に設けられた重複領域を示した図である。
【図９】入力された１フィールド分の画像信号を４分割する場合において、各分割領域に毎に重複領域を設定した例を示した図である。
【図１０】フィールド周波数を倍速変換する倍速変換回路を示した図である。
【符号の説明】
１　画像信号処理装置、１１　入力端子、１２　Ａ／Ｄコンバータ、１３　同期信号分離部、１４　タイミング回路、１５　メモリコントローラ、１６　出力端子、２１　第１のフィールドメモリ、２２　倍速処理部、２３　第２のフィールドメモリ、２４　第１のセレクタ、２５　第２のセレクタ、２６　第３のセレクタ
【図１】
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【図２】
2004048100.tif 000004
【図３】
2004048100.tif 000005
【図４】
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【図５】
2004048100.tif 000007
【図６】
2004048100.tif 000008
【図７】
2004048100.tif 000009
【図８】
2004048100.tif 000010
【図９】
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【図１０】
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