(57)【要約】　　　（修正有）【課題】フラッシュメモリ素子の形成方法を提供する。【解決手段】窒化膜２５より酸化膜２３に対して高い研磨選択比を有するスラリーでトレンチ素子分離膜２９の化学的な機械的な研磨（Ｃｈｅｍｍｉｃａｌ　　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）工程をおこない、酸化膜より多結晶シリコンに対して高い研磨選択比を有するスラリーで自己整列フローティングゲートを形成してフラッシュメモリ素子を製造することを特徴とする。【選択図】　　　図１
2004031893.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）基板上にパッド酸化膜とパッド窒化膜を次第に蒸着する段階と、
（ｂ）前記パッド窒化膜とパッド酸化膜及び基板を選択的に研磨してトレンチを形成する段階と、
（ｃ）前記全構造の表面に素子分離酸化膜を蒸着する段階と、
（ｄ）活性領域が分離された素子分離酸化膜パターンを形成するためにパッド窒化膜が露出される時までｐＨ２〜７の第１スラリーを用いて素子分離膜を研磨する段階と、
この時前記第１スラリーは溶媒と研磨剤及び第１添加剤を含むスラリー組成物で、前記第１添加剤はカルボニル（−Ｃ＝０）、ニトリル（−ＮＯ２）またはアミド（−ＮＨ−ＣＯ−）作用基を含む炭化水素化合物のホモ重合体またはカルボニル（−Ｃ＝０）、ニトリル（−ＮＯ２）またはアミド（−ＮＨ−ＣＯ−）作用基を含む炭化水素化合物の共重合体及びこれらの混合物を用いる段階と、
（ｅ）活性領域の半導体基板を露出するために活性領域内のパッド窒化膜とパッド酸化膜を除去する段階と、
（ｆ）酸化工程で前記活性領域の基板上部にトンネル酸化膜を形成する段階と、
（ｇ）前記結果物の全面に多結晶シリコン層を蒸着する段階と、
（ｈ）フローティングゲートを形成するために前記素子分離酸化膜が露出される時までｐＨ８〜１１の多結晶シリコン用第２スラリーを用いて多結晶シリコン層を研磨する段階と、
この時前記第２スラリーは、溶媒、研磨剤及び第２添加剤を含むスラリー組成物で前記添加剤はアンモニウムヒドロキシドまたはＮ（ＯＨ）、−ＮＨ（ＯＨ）及び−ＮＨ２（ＯＨ）の作用基を有するアミン化合物であることを特徴とするフラッシュメモリ素子形成方法。
【請求項２】
前記（ｄ）段階の第１スラリー組成物はｐＨ４〜７であることを特徴とする請求項１に記載のフラッシュメモリ素子形成方法。
【請求項３】
前記（ｄ）段階の第１スラリー組成物はｐＨ調節剤として塩酸を更に含むことを特徴とする請求項１または２に記載のフラッシュメモリ素子形成方法。
【請求項４】
前記（ｄ）段階の第１スラリー組成物の第１添加剤としては、α―セルロース、カルボキシメチルセルロース　ナトリウム塩、メチルビニルエーテル、ポリ（アクリル酸）、ポリ（エチレングリコール）、ポリ（ガラクトロニック酸）及びこれらの混合物からなる群から選ばれることを特徴とする請求項１〜３のいずれか一項に記載のフラッシュメモリ素子形成方法。
【請求項５】
前記（ｄ）段階の第１スラリー組成物の窒化膜に対する酸化膜の研磨選択比は１：２０〜２００であることを特徴とする請求項１〜４のいずれか一項に記載のフラッシュメモリ素子形成方法。
【請求項６】
前記（ｄ）段階の第１スラリー組成物は溶媒の超純水、研磨剤のセリア（Ｃｅｒｉａ）及び添加剤を含有し、前記研磨剤は溶媒１００重量部に対して０．５〜２重量部を含有し、前記添加剤は溶媒１００重量部に対して０．１〜１．５重量部を含有することを特徴とする請求項１〜５のいずれか一項に記載のフラッシュメモリ素子形成方法。
【請求項７】
前記（ｄ）段階の第１スラリー組成物は溶媒の超純水、研磨剤のシリカ及び添加剤を含有し、前記研磨剤は溶媒１００重量部に対して１０〜３３重量部を含有し、前記添加剤は溶媒１００重量部に対して０．１〜１．５重量部を含有することを特徴とする請求項１〜６のいずれか一項に記載のフラッシュメモリ素子形成方法。
【請求項８】
前記（ｈ）段階の第２スラリー組成物はｐＨ調節剤として燐酸を更に含むことを特徴とする請求項１〜７のいずれか一項に記載のフラッシュメモリ素子形成方法。
【請求項９】
前記（ｈ）段階の第２スラリー組成物のｐＨは１０〜１１であることを特徴とする請求項１〜８のいずれか一項に記載のフラッシュメモリ素子形成方法。
【請求項１０】
前記（ｈ）段階の第２スラリー組成物の第２添加剤はテトラエチルアンモニウムヒドロキシド、テトラブチルアンモニウムヒドロキシド、ジメチルアミン、メチルアミン、テトラメチルアンモニウムヒドロキシド及びこれらの混合物からなる群から選ばれることを特徴とする請求項１〜９のいずれか一項に記載のフラッシュメモリ素子形成方法。
【請求項１１】
前記（ｈ）段階の第２スラリー組成物の酸化膜に対する多結晶シリコンの研磨選択比は１：５０〜３００であることを特徴とする請求項１〜１０のいずれか一項に記載のフラッシュメモリ素子形成方法。
【請求項１２】
前記（ｈ）段階の第２スラリー組成物は溶媒１００重量部に対して添加剤０．５〜５重量部を含むことを特徴とする請求項１〜１１のいずれか一項に記載のフラッシュメモリ素子形成方法。
【請求項１３】
前記（ｈ）段階の第２スラリー組成物は溶媒１００重量部に対して研磨剤０．６〜１２重量部を含むことを特徴とする請求項１〜１２のいずれか一項に記載のフラッシュメモリ素子形成方法。
【請求項１４】
前記（ｄ）段階は
（ｉ）シリカを研磨剤として含むｐＨ７〜８の酸化膜用スラリーを用いて前記パッド窒化膜上部の素子分離酸化膜を所定位置まで除去する第１ＣＭＰ工程をおこなう段階、及び、
（ｉｉ）前記パッド窒化膜を露出するために第１スラリーを用いる第２ＣＭＰ工程を行う段階とを
含むことを特徴とする請求項１〜１３のいずれか一項に記載のフラッシュメモリ素子形成方法。
【請求項１５】
前記第１ＣＭＰ工程後に残っている素子分離酸化膜の厚さはＣＭＰ工程をおこなう前の１〜５０％の厚さであることを特徴とする請求項１４に記載のフラッシュメモリ素子形成方法。
【請求項１６】
前記第１ＣＭＰ工程の酸化膜用スラリーの窒化膜に対する酸化膜の研磨選択比は１：２〜４であることを特徴とする請求項１４または１５に記載のフラッシュメモリ素子形成方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、フラッシュ（Ｆｌａｓｈ）メモリ素子の形成方法に関するもので、特に、窒化膜より酸化膜に対して高い研磨選択比を有するスラリーであってトレンチ素子分離酸化膜の化学的機械的な研磨（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ：以下、ＣＭＰと称する）工程を行ない、酸化膜より多結晶シリコンに対して高い研磨選択比を有するスラリーで自己整列フローティングゲート（Ｓｅｌｆ　Ａｌｉｇｎ　Ｆｌｏａｔｉｎｇ　Ｇａｔｅ）を形成するフラッシュメモリ素子形成方法に関する。
【０００２】
【従来の技術】
一般に、フラッシュメモリとは、自己整列フローティングゲートと半導体基板との間に形成したトンネル酸化膜を電子が通りながらプログラム動作と消去動作が進行されるメモリであって、電源を消しても記憶している情報が消えない不揮発性メモリであり、電気的な方法により情報を自由に入／出力できる。
【０００３】
従来の自己整列フローティングゲートの製造過程を図３ないし図４に示す。
図３（ａ）を参照すると、半導体基板１の上部にパッド酸化膜３を１００Åの厚さに蒸着し、その上部にパッド窒化膜５を２５００Åの厚さで蒸着する。
図３（ｂ）を参照すると、前記結果物に対してマスク（図示せず）を用いた選択的な研磨工程によりパッド窒化膜５を２５００Å及びパッド酸化膜３１００Å及び半導体基板（１）３０００Åを順次に除去してパッド窒化膜パターン（５−１）、パッド酸化膜パターン（３−１）及びトレンチ７を形成する。
【０００４】
図３（ｃ）を参照すると、トレンチ７を含む全面に素子分離酸化膜９をパッド窒化膜パターン（５−１）から６０００Åほど蒸着する。
図３（ｄ）を参照すると、パッド窒化膜パターン（５−１）をエッチング停止膜で、従来の酸化膜用ＣＭＰスラリーで素子分離酸化膜９を研磨して活性領域１３を分離する。
【０００５】
図４（ｅ）を参照すると、パッド窒化膜パターン（５−１）とパッド酸化膜パターン（３−１）とを半導体基板１が露出される時まで選択的なウェットエッチングで除去した後、露出された基板上部にトンネル酸化膜１５を形成する。
【０００６】
図４（ｆ）を参照すると、前記結果物の全面に対して素子分離酸化膜９から１７００Åの厚さの多結晶シリコン１７ａを蒸着する。
図４（ｇ）を参照すると、従来の多結晶シリコン用ＣＭＰスラリーを用いて素子分離酸化膜９が露出される時まで多結晶シリコン１７ａを研磨して、フローティングゲート１７の下部電極を形成する。
【０００７】
この時前記図３（ｄ）で示したように素子分離酸化膜９を研磨するのに用いるスラリーはコロイダル（ｃｏｌｌｏｉｄａｌ）またはヒュームド（ＦＵＭＥＤ）シリカ（ＳｉＯ２）研磨剤を含むｐＨ７〜８の通常の酸化膜ＣＭＰ用スラリーで、窒化膜：酸化膜の研磨選択比は約１：２〜４である。
【０００８】
従来の場合酸化膜に対する研磨選択比が窒化膜より高い酸化膜用スラリーを半導体素子の製造工程に用いたことがあり、２種の研磨パッド及びシリコン用ＣＭＰスラリーを用いてポリシリコンを研磨したことがある。
【０００９】
例えば、特許文献１では研磨剤及びカルボキシドと電子親和基を同時に有する化合物を含む水溶性媒介物（ａｑｕｅｏｕｓ　ｍｅｄｉｕｍ）からなる酸化膜用スラリーをＳＴＩ工程に用いる方法を記載しており、特許文献２ではコロイダルシリカが５０％濃度で含まれた塩基性溶液を水に希釈したスラリー及びハード研磨パッドを用いた１次研磨段階と、前記スラリーより低い濃度のシリカ研磨剤を含むスラリー及びソフトパッドを用いた２次研磨段階を含むＣＭＰ工程を行ってポリシリコンの平坦化過程から発生する欠点を最小化するシステムに対して記載している。
【００１０】
【特許文献１】
米国特許第６４６８９１０号明細書
【特許文献２】
米国特許第６４３１９５９号明細書
【００１１】
【発明が解決しようとする課題】
しかし従来の自己整列フローティングゲートの製造工程では通常の酸化膜用スラリーを用いて素子分離酸化膜９を研磨するが、この時エッチング防止膜で用いられるパッド窒化膜５と素子分離酸化膜９のエッチング選択比の差が小さいので、パッド窒化膜５に浸食（ｅｒｏｓｉｏｎ）及び素子分離酸化膜９にディシング（ｄｉｓｈｉｎｇ）が発生して不均一な素子分離酸化膜９が形成される。
かかる現象は素子分離酸化膜のパターン密度が高いか、パターンサイズが大きいほど更に強く発生する。また、前記不均一な素子分離酸化膜により後続工程時にフローティングゲートに必要とする多結晶シリコン１７ａが不規則な厚さに形成されるので素子の信頼度が低下する。
【００１２】
従って、前記問題点を克服し、且つ均一な厚さの素子分離酸化膜を得るためには、パッド窒化膜５を必要以上に厚く形成すべきであるので製造原価が増加するという問題がある。
【００１３】
また、前記従来の多結晶シリコン用ＣＭＰスラリーはセリア（ＣｅＯ２）やシリカを、研磨剤として含む一般的な酸化膜用スラリーが用いられるのでエッチング停止膜で用いる素子分離酸化膜と共に研磨され終末点測定が困難である。また、素子分離酸化膜を厚く形成する必要があり製造原価が増加するという問題がある。
【００１４】
本発明は、上記従来技術の問題点を解決するためのもので、フラッシュメモリ素子の自己整列フローティングゲートを形成する工程において、酸化膜に対して研磨選択比に優れるＣＭＰスラリー及び多結晶シリコンに対して研磨選択比に優れるＣＭＰスラリーを用いてウェハ全面に均一な膜厚を形成することで信頼できる半導体素子のフラッシュメモリ素子を形成する方法を提供することが目的である。
【００１５】
【課題を解決するための手段】
上記目的を達成するための本発明では、窒化膜に対して酸化膜に対する研磨選択比が高いスラリーでトレンチ素子分離膜のＣＭＰ工程を行い、酸化膜に比べて多結晶シリコンに対する研磨選択比が高いスラリーで自己整列フローティングゲートを形成するフラッシュメモリ素子の製造方法を提供する。
【００１６】
より詳しくは、本発明では、（ａ）基板上にパッド酸化膜とパッド窒化膜を次第に蒸着する段階と、（ｂ）前記パッド窒化膜とパッド酸化膜及び基板を選択的に研磨してトレンチを形成する段階と、（ｃ）前記全構造の表面に素子分離酸化膜を蒸着する段階と、（ｄ）活性領域が分離された素子分離酸化膜パターンを形成するためにパッド窒化膜が露出される時までｐＨ２〜７の第１スラリーを用いて素子分離膜を研磨する段階と、この時前記第１スラリーは溶媒と研磨剤及び第１添加剤を含むスラリー組成物で、前記第１添加剤はカルボニル（−Ｃ＝０）、ニトリル（−ＮＯ２）またはアミド（−ＮＨ−ＣＯ−）作用基を含む炭化水素化合物のホモ重合体またはカルボニル（−Ｃ＝０）、ニトリル（−ＮＯ２）またはアミド（−ＮＨ−ＣＯ−）作用基を含む炭化水素化合物の共重合体及びこれらの混合物を用いる段階と、（ｅ）活性領域の半導体基板を露出するために活性領域内のパッド窒化膜とパッド酸化膜を除去する段階と、（ｆ）酸化工程で前記活性領域の基板上部にトンネル酸化膜を形成する段階と、（ｇ）前記結果物の全面に多結晶シリコン層を蒸着する段階と、（ｈ）フローティングゲートを形成するために前記素子分離酸化膜が露出される時までｐＨ８〜１１の多結晶シリコン用第２スラリーを用いて多結晶シリコン層を研磨する段階と、この時前記第２スラリーは、溶媒、研磨剤及び第２添加剤を含むスラリー組成物で前記添加剤はアンモニウムヒドロキシドまたはＮ（ＯＨ）、−ＮＨ（ＯＨ）及び−ＮＨ２（ＯＨ）の作用基を有するアミン化合物を用いるフラッシュメモリ素子の形成方法を提供する。
【００１７】
この時、（ｄ）段階の第１酸化膜用スラリーはｐＨ調節剤として塩酸を更に含み、溶媒は蒸留水または超純水を用い、研磨剤はセリアやコロイダルまたはヒュームド型のシリカを含む。
【００１８】
前記（ｄ）段階の第１酸化膜用スラリー組成物の第１添加剤の分子量は１０００〜１００００であることが望ましく、例えば、カルボキシメチルセルロース　ナトリウム塩（ｃａｒｂｏｘｙｍｅｔｈｙｌｃｅｌｌｕｌｏｓｅ　ｓｏｄｉｕｍ　ｓａｌｔ）、メチルビニルエーテル（ｍｅｔｈｙｌ　ｖｉｎｙｌ　ｅｔｈｅｒ）、ポリ（アクリル酸）［ｐｏｌｙ（ａｃｒｙｌｉｃ　　ａｃｉｄ）］、ポリ（エチレングリコール）［ｐｏｌｙ（ｅｔｈｙｌｅｎｅ　ｇｌｙｃｏｌ）］またはポリ（ガラクトロニック酸）［ｐｏｌｙ（ｇａｌａｃｔｕｒｏｎｉｃ　ａｃｉｄ）］及びこれらの混合物などがあり、望ましくは、α―セルロース（ａｌｐｈａ−Ｃｅｌｌｕｌｏｓｅ）を用いて酸化膜の選択比を向上させる。
【００１９】
前記（ｄ）段階の第１酸化膜用スラリー組成物は酸性条件で酸化膜に対する選択比が高いのでｐＨ調節剤として塩酸を添加してスラリー組成物のｐＨが２〜７望ましくはｐＨ４〜７が維持されるようにする。従って、塩酸の添加量は特別に限定することなく、スラリー組成物のｐＨが前記範囲を維持するように適切に添加量を決定する。
【００２０】
前記（ｄ）段階の第１酸化膜用スラリー組成物の組成比は、研磨剤がセリアの場合、溶媒１００重量部を基準として研磨剤は０．５〜２重量部で、添加剤は０．１〜１．５重量部で添加することが望ましく、研磨剤がシリカの場合には溶媒１００重量部に対して研磨剤は１０〜３３重量部、望ましくは１４〜３３重量部を添加し、添加剤は０．１〜１．５重量部、望ましくは０．１〜１重量部で添加することが望ましい。
【００２１】
この時、（ｄ）段階の第１酸化膜用スラリー組成物の窒化膜：酸化膜の研磨選択比は１：２０〜２００望ましくは１：５０〜２００以上である。
また、前記（ｈ）段階の第２スラリー組成物はｐＨ調節剤として燐酸を更に含んでおり、溶媒は蒸留水または超純水を用い、研磨剤はシリカを含む。
【００２２】
前記（ｈ）段階の第２スラリー組成物は燐酸を添加してｐＨ７〜１１、望ましくは１０〜１１が維持されるようにすることで多結晶シリコンに対する選択比を高めることができる。燐酸の添加量は特別に限定せず、スラリー組成物のｐＨが前記範囲を維持するように適切に添加量を決定する。
【００２３】
前記（ｈ）段階の第２スラリーの第２添加剤はテトラエチルアンモニウムヒドロキシド（ｔｅｔｒａｅｔｈｙｌ　ａｍｍｏｎｉｕｍ　ｈｙｄｒｏｘｉｄｅ）、テトラブチルアンモニウムヒドロキシド（ｔｅｔｒａｂｕｔｈｙｌ　ａｍｍｏｎｉｕｍ　ｈｙｄｒｏｘｉｄｅ）、ジメチルアミン（ｄｉｍｅｔｈｙｌａｍｉｎｅ）、メチルアミン（ｍｅｔｈｙｌａｍｉｎｅ）、テトラメチルアンモニウムヒドロキシド（ｔｅｔｒａｍｅｔｈｙｌ　ａｍｍｏｎｉｕｍ　ｈｙｄｒｏｘｉｄｅ）、及びこれらの混合物などがあり、望ましくはテトラメチルアンモニウムヒドロキシドを用いる。
【００２４】
前記（ｈ）段階の第２スラリー組成物の組成比は溶媒１００重量部に対して研磨剤０．６〜１２重量部、望ましく０．６〜１０重量部、添加剤０．５〜５重量部で添加することが望ましい。このとき、前記（ｈ）段階の第２スラリー組成物の酸化膜：多結晶シリコンの研磨選択比は１：５０〜３００、好ましくは１：１００〜３００である。
【００２５】
また、前記（ｄ）段階は、（ｉ）シリカを研磨剤に含むｐＨ７〜８の酸化膜用スラリーを用いて前記パッド窒化膜上部の素子分離酸化膜を所定位置まで除去する第１ＣＭＰ工程をおこなう段階及び、（ｉｉ）前記パッド窒化膜を露出するために第１スラリーを用いる第２ＣＭＰ工程を行う段階とを含むことを特徴とする。
【００２６】
前記第１ＣＭＰ工程後に残っている素子分離酸化膜厚はＣＭＰ工程をおこなう前の１〜５０％、望ましくは１６〜２０％の厚さになるように研磨するのが望ましい。
【００２７】
前記第１ＣＭＰ工程の酸化膜スラリー組成物の窒化膜に対する研磨選択比は１：２〜４であることを特徴とする。
【００２８】
【発明の実施の形態】
以下、添付の図面を参照して本発明を更に詳細に説明する。
添付図１ないし図２では酸化膜用ＣＭＰスラリー及び多結晶シリコン用ＣＭＰスラリーを用いた自己整列フローティングゲートの製造過程を示す。
図１（ａ）を参照すると半導体基板２１の上部にパッド酸化膜２３を５０〜１００Åの厚さで蒸着し、その上部にパッド窒化膜２５を１５００〜２０００Åの厚さで蒸着する。
【００２９】
図１（ｂ）を参照すると、前記結果物に対してマスクを用いた選択的な研磨工程でパッド窒化膜２５、パッド酸化膜２３及び半導体基板２１を所定深さまで順次に除去してパッド窒化膜パターン２５−１、パッド酸化膜パターン２３−１及びトレンチ２７を形成する。
図１（ｃ）を参照すると、トレンチ２７を含んでいる全面に素子分離酸化膜２９をパッド窒化膜パターン２５−１から５０００〜６０００Åの厚さで蒸着する。
【００３０】
図１（ｄ）を参照すると、窒化膜より酸化膜に対して高い選択比を有する酸化膜用ＣＭＰスラリーを用いてパッド窒化膜パターン２５−１が露出される時まで素子分離酸化膜２９を研磨して活性領域３１を分離させる。
【００３１】
この時前記酸化膜に高選択比を有する第１スラリーを用いた研磨工程で、パッド窒化膜パターン２５−１は殆ど研磨されず、初期厚さの１５００〜２０００Åをそのまま維持する。
図２（ｅ）を参照すると、パッド窒化膜パターン２５―１とパッド酸化膜パターン２３−１を半導体基板２１が露出される時まで選択的なウェットエッチングで除去して活性領域３１を露出させた後、パッド窒化膜２５の高さほど維持して膜厚の偏差が改善された分離酸化膜が得られる。
【００３２】
また、前記露出された活性領域表面にトンネル酸化膜３３を形成する。
図２（ｆ）を参照すると、多結晶シリコン層３５ａを前記トンネル酸化膜３３の上部で１３００〜１７００Åの厚さになるように全表面に蒸着する。
図２（ｇ）を参照すると、多結晶シリコンに対して高選択比を有する第２スラリーを用いて素子分離酸化膜２９が露出される時まで多結晶シリコン層３５ａを研磨してフローティングゲート３５の下部電極を形成する。
【００３３】
この時全多結晶シリコン研磨工程で多結晶シリコンに対して高選択比を有するスラリーにより素子分離酸化膜が共に研磨されることを防止することで、素子分離酸化膜の蒸着厚さを薄くすることができて工程費用及び膜厚の偏差を減少でき素子の信頼度が向上される。
【００３４】
前記のような酸化膜用スラリー及び多結晶シリコン用スラリーを用いて形成されたフローティングゲート３５は初期のパッド窒化膜２５の厚さほど維持された素子分離酸化膜２９が得られて、パターン密度による膜厚の偏差を改善でき、研磨によって損失される層がないのでパッド窒化膜を始めとした各段階で蒸着される膜厚を５００Å以上薄くすることができる。
【００３５】
Ｉ．本発明に用いられるスラリーの製造方法
実施例１．セリアを含む酸化膜用スラリーの製造
下記表１の量によって超純水に研磨剤でセリアが凝集しないように撹拌しながら添加した後、添加剤でα―セルロース（ＣＡＳ＃９００４−３４−６）を更に添加した。
また、前記混合物を撹拌しながらｐＨは５を維持するようにｐＨ調節剤である塩酸を添加した後、完全に混合して安定される時まで約３０分間更に撹拌して酸化膜に対して高選択比を有する本発明のスラリー組成物を製造した。
【００３６】
【表１】
2004031893.tif 000003
【００３７】
実施例２．研磨剤でシリカを用いる酸化膜用スラリーの製造
下記表２の量によって超純水に研磨剤のコロイダルシリカが凝集しないように撹拌しながら添加した後、添加剤でα―セルロースを更に添加する。
【００３８】
また、混合物を撹拌しながらｐＨ５が維持されるようにｐＨ調節剤の塩酸を添加した後、完全に混合して安定される時まで約３０分間更に撹拌して酸化膜に対して高選択比を有する本発明のスラリー組成物を製造した。
【００３９】
【表２】
2004031893.tif 000004
【００４０】
実施例３．多結晶シリコン層スラリーの製造
下記表３の量によって超純水に研磨剤にシリカが凝集しないように撹拌しながら添加した後、第１添加剤でテトラメチルアンモニウムヒドロキシドを（ＣＡＳ＃７５−５９−２）を更に添加した。
【００４１】
また、前記混合物を撹拌しながらｐＨが１０を維持するようにｐＨ調節剤である燐酸を添加した後、完全に混合して安定される時まで約３０分間更に撹拌して酸化膜に対して高選択比を有する本発明のスラリーを製造した。
【００４２】
【表３】
2004031893.tif 000005
【００４３】
ＩＩ．スラリーの研磨量と選択比
実施例４．酸化膜用スラリーの研磨量と選択比
前記実施例１及び２から得られたスラリー組成物を用いてヘッド圧力研磨圧力５ｐｓｉ、テーブル回転数３０ｒｐｍでシリコン酸化膜（Ｏｘ）及びシリコン酸化膜（ＳｉＮ）各々に対してＣＭＰ研磨工程を実施した結果下記表４のような基板上部の研磨量と選択比が得られた。
【００４４】
【表４】
2004031893.tif 000006
【００４５】
実施例５．多結晶シリコン用スラリーの研磨量と選択比
前記実施例３から得られたスラリー組成物を用いてヘッド圧力研磨圧力５ｐｓｉ、テーブル回転数３０ｒｐｍでシリコン酸化膜（Ｏｘ）及び多結晶シリコン膜（ｐｏｌｙ−Ｓｉ）各々に対してＣＭＰ研磨工程を実施した結果下記表５のような基板上部の研磨量と選択比が得られた。
【００４６】
【表５】
2004031893.tif 000007
【００４７】
【発明の効果】
以上説明したように、本発明によると、次のような効果がある。
素子分離膜を窒化膜に対する酸化膜の選択比が１：５０以上のスラリーを用いると、パッド窒化膜の浸食とパッド酸化膜のディシングを防止できるだけではなく、パターン密度による素子分離酸化膜厚の偏差を減少して平坦化が可能であり、工程過程中膜の損失を減少させることで蒸着膜の厚さが減少して原価を低減できる。
【００４８】
また、本発明ので多結晶シリコン膜を酸化膜に対する多結晶シリコンの研磨選択比が１：５０〜３００であるスラリーでＣＭＰ研磨すると、素子分離酸化膜が研磨されることを防止しながら、正確な終末点を測定でき、研磨される膜厚の偏差を減らすことができウェハの全面に均一な多結晶シリコン厚さを形成して信頼性のあるフラッシュメモリ素子を製造することができる。
【００４９】
以上本発明の好適な一実施形態に対して説明したが、前記実施形態のものに
限定されるわけではなく、本発明の技術思想に基づいて種々の変形または変更が可能である。
【図面の簡単な説明】
【図１】本発明によるフラッシュメモリ素子の形成方法を示す断面図である。
【図２】本発明によるフラッシュメモリ素子の形成方法を示す断面図である。
【図３】従来技術によるフラッシュメモリ素子の形成方法を示す断面図である。
【図４】従来技術によるフラッシュメモリ素子の形成方法を示す断面図である。
【符号の説明】
１　　　　　半導体基板
３　　　　　パッド酸化膜
３−１　パッド酸化膜パターン
５　　　　　パッド窒化膜
５−１　パッド窒化膜パターン
７　　　　　トレンチ
９　　　　　素子分離酸化膜
１３　　　活性領域
１５　　　トンネル酸化膜
１７　　　フローティングゲート
１７ａ　多結晶シリコン
２１　　　半導体基板
２３　　　パッド酸化膜
２３−１　　　　　　パッド酸化膜パターン
２５　　　パッド窒化膜
２５−１　　　　　　パッド窒化膜パターン
２７　　　トレンチ
２９　　　素子分離酸化膜
３１　　　活性領域
３３　　　トンネル酸化膜
３５　　　フローティングゲート
３５ａ　多結晶シリコン
【図１】
2004031893.tif 000008
【図２】
2004031893.tif 000009
【図３】
2004031893.tif 000010
【図４】
2004031893.tif 000011