(57)【要約】【課題】チャネル幅を基板深さ方向に設けて電流経路を基板深くまで広げた構造のパワーＭＯＳＦＥＴにおいて、プロセスコストの増大を抑制しつつ、オン抵抗の低減と寄生ＮＰＮトランジスタ動作の抑制とを両立する。【解決手段】パワーＭＯＳＦＥＴを次のように製造する。まず、ドレイン層となるＮ＋型基板１にソース層４、ベース層３、ドリフト層２がＹ方向に順に配置されるように形成する。このとき、ベース層３の形成予定領域に高濃度層６を形成する。続いて、Ｙ方向にてソース層４からＰ型ベース層３を貫通してトレンチ８を形成する。その後、トレンチ８内にて、剥き出しとなった高濃度層６に対して、低濃度化処理を行う。これにより、Ｐ型ベース層３のトレンチ８近傍の領域に低濃度層７を形成する。そして、トレンチ８内にゲート酸化膜９を介してゲート電極１０を形成する。【選択図】        図１
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【特許請求の範囲】
【請求項１】
第１導電型の第１半導体層（２）、第２導電型のベース層（３）、及び第１導電型の第２半導体層（４）が半導体基板（１）中に前記半導体基板（１）の表面と平行な一方向にて順に配置されており、ゲート電極（１０）が前記半導体基板（１）の表面から垂直方向に延設され、かつ、前記一方向にて前記第２半導体層（４）から前記ベース層（３）を貫通して前記第１半導体層（２）に到達するように配置された構造を備える半導体装置の製造方法において、
前記半導体基板（１）に前記第１半導体層（２）、前記ベース層（３）、及び前記第２半導体層（４）を形成する工程と、
前記半導体基板（１）の表面と平行な一方向にて前記第２半導体層（４）から前記ベース層（３）を貫通して前記第１半導体層（２）に到達するように前記半導体基板（１）にトレンチ（８）を形成する工程と、
前記トレンチ（８）を形成した後、前記トレンチ（８）内にて剥き出しとなった前記ベース層（３）の表面に対して低濃度化処理を行い、前記ベース層（３）の前記トレンチ（８）側の領域の不純物濃度を、前記ベース層（３）の前記トレンチ（８）から離れた側の領域よりも低くすることで、前記ベース層（３）のうち、前記トレンチ（８）側の領域に低濃度層（７）を形成し、前記トレンチ（８）から離れた側の領域に高濃度層（６）を形成する工程と、
前記トレンチ（８）内にゲート絶縁膜（９）を介してゲート電極（１０）を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項２】
前記トレンチ（８）を形成した後、前記トレンチ（８）の内壁表面を平坦化するため及びエッチングダメージ層を除去するための犠牲酸化を行っており、
前記低濃度化処理を行う工程は、前記トレンチ（８）内にて剥き出しとなった前記ベース層（３）の表面に対して、前記犠牲酸化よりも高温でのウェット酸化を行い、その後、形成されたシリコン酸化膜（２２）を除去することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記低濃度化処理を行う工程は、前記トレンチ（８）内にて剥き出しとなった前記ベース層（３）の表面に対して、第１導電型の不純物を含む雰囲気中でのアニールを行うことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記低濃度化処理を行う工程は、前記トレンチ（８）内にて剥き出しとなった前記ベース層（３）の表面に対して、第２導電型不純物を含まない非酸化性ガス雰囲気中でのアニールを行うことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項５】
前記ゲート電極（１０）を複数形成しており、
前記低濃度化処理を行う工程では、隣接する前記ゲート電極（１０）を結ぶ方向における前記低濃度層（７）の幅（７ａ）が前記高濃度層（６）の幅（６ａ）よりも小さくなるように、前記低濃度化処理を行い、前記低濃度層（７）と前記高濃度層（６）とを形成することを特徴とする請求項１ないし４のいずれか１つに記載の半導体装置の製造方法。
【請求項６】
前記低濃度化処理を行う工程では、前記基板表面に垂直な方向及び前記一方向における前記高濃度層（６）の幅（６ｂ、６ｃ）が前記低濃度層（７）の幅（７ｂ、７ｃ）よりも大きくなるように、前記低濃度化処理を行い、前記低濃度層（７）と前記高濃度層（６）とを形成することを特徴とする請求項１ないし５のいずれか１つに記載の半導体装置の製造方法。
【請求項７】
第１導電型の第１半導体層（２）、第２導電型のベース層（３）、及び第１導電型の第２半導体層（４）が半導体基板（１）中に前記半導体基板（１）の表面と平行な一方向にて順に配置されており、トレンチ（８）内に形成されたゲート電極（１０）が前記半導体基板（１）の表面から垂直方向に延設され、かつ、前記一方向にて前記第２半導体層（４）から前記ベース層（３）を貫通して前記第１半導体層（２）に到達するように配置された構造を備える半導体装置において、
前記ベース層（３）は、前記ゲート電極（１０）側の領域が、前記トレンチ（８）を前記半導体基板（１）に形成した後、前記トレンチ（８）内にて剥き出しとなった前記ベース層（３）の表面に対して、不純物濃度を低減する低濃度化処理により形成された低濃度層（７）にて構成され、前記トレンチ（８）から離れた側の領域が前記低濃度層（７）よりも不純物濃度が高い高濃度層（６）により構成されていることを特徴とする半導体装置。
【請求項８】
前記ゲート電極（１０）は複数配置され、隣接するゲート電極（１０）の間に前記ベース層（３）が配置されており、
前記隣接するゲート電極（１０）を結ぶ方向における前記低濃度層（７）の幅（７ａ）が前記高濃度層（６）の幅（６ａ）よりも小さいことを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記基板表面に垂直な方向及び前記一方向における前記高濃度層（６）の幅（６ｂ、６ｃ）が前記低濃度層（７）の幅（７ｂ、７ｃ）よりも大きいことを特徴とする請求項７又は８に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
本発明者らが発明したパワーＭＯＳＦＥＴとして、図１６、１７に示すパワーＭＯＳＦＥＴがある（例えば、特許文献１参照）。なお、図１に示す半導体装置の構成部と同一の部分には同一の符号を付している。
【０００３】
図１６、１７に示すパワーＭＯＳＦＥＴは、ドレイン層としてのＮ＋型基板１と、Ｎ＋型基板１に形成されたＮ−型ドリフト層２、Ｐ型ベース層３、及びＮ＋型ソース層４とを有し、Ｎ＋型ソース層４、Ｐ型ベース層３、及びＮ−型ドリフト層２が横方向に順に配置されている。そして、トレンチゲート５が横方向にてＮ＋型ソース層４からＰ型ベース層３を貫通してＮ−型ドリフト層２に到達するように形成された構造となっている。
【０００４】
Ｐ型ベース層３及びＮ＋型ソース層４は、図示しないソース電極と電気的に接続されており、Ｎ＋型ドレイン層１は図示しないドレイン電極と電気的に接続されている。
【０００５】
これらのパワーＭＯＳＦＥＴは、トレンチゲート５に電圧を印加したとき、基板深さ方向をチャネル幅方向とするチャネル領域を形成し、図１６に示すように、電流を主に横方向に流すことができる構造である。このパワーＭＯＳＦＥＴでは、チャネル幅や、Ｎ−型ドリフト層２の電流が流れる領域を基板深さ方向に広げることができるため、他の縦型ＤＭＯＳにおける低オン抵抗化の理論的な限界を超える程の「超」低オン抵抗化を実現できる。例えば、Ｎ−型ドリフト層２の深さが３０μｍで耐圧３００Ｖ以下の範囲では他の縦型ＤＭＯＳにおける低オン抵抗化の理論的な限界値を下回ることができる。
【０００６】
さらに、図１６に示すパワーＭＯＳＦＥＴでは、Ｐ型ベース層３は低濃度層３０とコンタクト層３１とにより構成されている。また、図１７に示すパワーＭＯＳＦＥＴでは、Ｐ型ベース層３は低濃度層３０と抵抗値低減層３２とにより構成されている。
【０００７】
これは、次の問題を解決するためである。しきい値電圧を小さくする場合、Ｐ型ベース層３の不純物濃度を低く設定する必要がある。この場合、Ｐ型ベース層３は内部抵抗が高いため、基板表面からの深さが深い位置では電位固定が困難となり、寄生ＮＰＮトランジスタが容易に動作して破壊に至る恐れがある。寄生ＮＰＮトランジスタが動作すると、安全動作領域が十分に確保できなかったり、サージ耐量が低くなるため問題となる。
【０００８】
そこで、図１６、１７に示すパワーＭＯＳＦＥＴでは、トレンチゲート５の近傍に、不純物濃度が低い低濃度層３０を配置し、トレンチゲート５から離れて、コンタクト層３１、抵抗値低減層３２を設けている。コンタクト層３１、抵抗値低減層３２は金属層や高濃度である半導体層等により構成されており、Ｐ型ベース層３の内部抵抗を低減している。これにより、寄生トランジスタの動作を抑制することができる。
【０００９】
【特許文献１】
特開２００１−２７４３９８号公報（図３３、３４）
【００１０】
【発明が解決しようとする課題】
しかしながら、コンタクト層３１や抵抗値低減層３２の形成方法において、以下の問題を有する。
【００１１】
コンタクト層３１や抵抗値低減層３２は、いずれも低濃度層３０をＰ型ベース層３全体の形成予定領域に形成し、低濃度層３０のうち、トレンチゲート５から離れた領域に、フォトリソグラフィ及びエッチング技術により、トレンチを形成し、そのトレンチ内に金属層や半導体層を埋め込むことで形成される。
【００１２】
この場合、トレンチを形成する際のフォトリソグラフィにおいて、トレンチゲートの位置に対して、マスクがズレてしまう可能性がある。したがって、この形成方法では、マスクの位置合わせズレを考慮した寸法設計が必要であり、セルサイズ縮小には不利である。
【００１３】
また、この製造方法では、コンタクト層３１や抵抗値低減層３２を形成しない場合に対して、トレンチを形成する工程、埋め込みを行う工程等を追加する必要がある。このため、コンタクト層３１や抵抗値低減層３２を形成しない場合と比較して、工程数が増加し、製造工程が複雑化及びプロセスコストが増大するという問題がある。
【００１４】
本発明は上記点に鑑みて、従来の半導体装置の製造方法と比較して、セルサイズの縮小化ができ、かつ、製造工程の複雑化及びプロセスコストの増大を抑制できるようにすることを目的とする。
【００１５】
【課題を解決するための手段】
上記目的を達成するため、請求項１に記載の発明では、トレンチ（８）を形成した後、トレンチ（８）内にて剥き出しとなったベース層（３）の表面に対して低濃度化処理を行い、ベース層（３）のトレンチ（８）側の領域の不純物濃度を、ベース層（３）のトレンチ（８）から離れた側の領域よりも低くすることで、ベース層（３）のうち、トレンチ（８）側の領域に低濃度層（７）を形成し、トレンチ（８）から離れた側の領域に高濃度層（６）を形成することを特徴としている。
【００１６】
本発明によれば、従来技術の欄にて説明したように、ベース層に対してトレンチを形成し、埋め込み層を形成する方法と比較して、工程数を削減することができる。したがって、ベース層を単一の不純物濃度にて構成する半導体装置の製造方法に対しての製造工程の複雑化及びコストアップを従来の製造方法よりも抑制しつつ、半導体装置のオン抵抗の低減と寄生ＮＰＮトランジスタ動作の抑制を両立できる。
【００１７】
また、本発明によれば、低濃度層（７）をセルフアラインで形成できるので、従来の製造方法のように、マスクの位置合わせズレを考慮した寸法設計が不要である。このため、従来の製造方法により製造された半導体装置と比較して、セルサイズの縮小化が可能である。
【００１８】
この低濃度化処理の工程として、例えば、請求項２に示すように、低濃度化処理を行う工程は、トレンチ（８）内にて剥き出しとなったベース層（３）の表面に対して、犠牲酸化よりも高温でのウェット酸化を行い、その後、形成されたシリコン酸化膜（２２）を除去することができる。
【００１９】
また、請求項３に示すように、トレンチ（８）内にて剥き出しとなったベース層（３）の表面に対して、第１導電型の不純物を含む雰囲気中でのアニールを行うことができる。また、請求項４に示すように、トレンチ（８）内にて剥き出しとなったベース層（３）の表面に対して、第２導電型不純物を含まない非酸化性ガス雰囲気中でのアニールを行うことができる。
【００２０】
請求項５に記載の発明では、隣接するゲート電極（１０）を結ぶ方向における低濃度層（７）の幅（７ａ）が高濃度層（６）の幅（６ａ）よりも小さくなるように、低濃度化処理を行い、低濃度層（７）と高濃度層（６）とを形成することを特徴としている。
【００２１】
低濃度領域はチャネル領域として必要な領域が確保された幅であればよい。この幅は、高濃度層が必要とする幅の大きさよりもかなり小さい。したがって、本発明のように、低濃度層の幅を高濃度層の幅よりも小さくすることができる。これにより、高濃度層と低濃度層とが同じ幅となるように半導体装置を製造した場合と比較して、セルサイズの縮小化が可能である。
【００２２】
請求項６に記載の発明では、基板表面に垂直な方向及び一方向における高濃度層（６）の幅（６ｂ、６ｃ）が低濃度層（７）の幅（７ｂ、７ｃ）よりも大きくなるように、低濃度化処理を行い、低濃度層（７）と高濃度層（６）とを形成することを特徴としている。
【００２３】
ゲート電極の底面がベース層と第１半導体層とのＰＮ接合面よりも基板の深さ方向に突出するように半導体装置を製造した場合、オフ時において、このゲート突出し部で電界集中が発生するため、これにより耐圧が低下してしまう。なお、これを回避するための方法として、ゲート電極の底面とＰＮ接合面との深さ方向の位置が同等とすることが考えられる。しかし、寄生トランジスタの動作抑制の観点から、ベース層の低濃度層は基板表面から深い位置に存在することは好ましくない。
【００２４】
そこで、本発明のように、基板表面に垂直な方向及び半導体基板の表面と平行な一方向における高濃度層の幅を低濃度層の幅よりも大きくし、この高濃度層の底面とトレンチゲートの底面との位置を同等とすることで、オフ時におけるゲート突出し部での電界集中を緩和することができ、耐圧を向上させることができる。
【００２５】
請求項７に記載の発明では、ベース層（３）は、ゲート電極（１０）側の領域が、トレンチ（８）を半導体基板（１）に形成した後、トレンチ（８）内にて剥き出しとなったベース層（３）の表面に対して、不純物濃度を低減する低濃度化処理により形成された低濃度層（７）にて構成され、トレンチ（８）から離れた側の領域が低濃度層（７）よりも不純物濃度が高い高濃度層（６）により構成されていることを特徴としている。
【００２６】
本発明の半導体装置は、請求項１に示す製造方法により製造されるものである。本発明の半導体装置のベース層は、低濃度化処理により形成された低濃度層と、高濃度層とにより構成されており、低濃度層と高濃度層は単一の製造工程にて形成された単結晶半導体層であって、不純物濃度が異なるものである。
【００２７】
請求項８に記載の発明では、隣接するゲート電極（１０）を結ぶ方向における低濃度層（７）の幅（７ａ）が高濃度層（６）の幅（６ａ）よりも小さいことを特徴としている。本発明の半導体装置は、請求項５に示す製造方法により製造される。
【００２８】
請求項９に記載の発明では、基板表面に垂直な方向及び一方向における高濃度層（６）の幅（６ｂ、６ｃ）が低濃度層（７）の幅（７ｂ、７ｃ）よりも大きいことを特徴としている。本発明の半導体装置は、請求項６に示す製造方法により製造される。
【００２９】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【００３０】
【発明の実施の形態】
（第１実施形態）
図１に本発明の第１実施形態におけるパワーＭＯＳＦＥＴの斜視断面図を示す。また、図２に図１中のＸ−Ｙ断面（Ｘ−Ｙ平面）、Ｙ−Ｚ断面（Ｙ−Ｚ平面）、Ｚ−Ｘ断面（Ｚ−Ｘ平面）を示す。
【００３１】
図１中の矢印で示すＸ方向はＮ＋型基板１の深さ方向（主表面１ａ及び裏面１ｂに対して垂直な方向）に対応している。また、図１中の矢印で示すＹ方向及びＺ方向はＮ＋型基板１の主表面１ａ及び裏面１ｂと平行な方向に対応している。なお、図のＸ方向、Ｙ方向、Ｚ方向はそれぞれが互いに垂直を成している。
【００３２】
また、図２中のＸ−Ｙ断面は、図２中の一点鎖線よりも左側の領域が図１中の一点鎖線の領域１０１に対応しており、トレンチゲート５が形成されていない面を示している。図２に示しているＹ−Ｚ断面は図１中の一点鎖線の領域１０２に対応しており、基板表面１ａの一部である。図２中のＺ−Ｘ断面は、図１中の一点鎖線の領域１０３に対応しており、Ｙ方向に延びているトレンチゲート５を中央で切断した面を示している。
【００３３】
本実施形態のパワーＭＯＳＦＥＴは、ドレイン層となるＮ＋型シリコン基板１において、基板表面からＸ方向にＮ−型ドリフト層２が延設されている。Ｎ−型ドリフト層２の領域内にＰ型ベース層３が形成されており、Ｐ型ベース層３の領域内にＮ＋型ソース層４が形成されている。そして、図２中のＸ−Ｙ断面に示すように、Ｎ＋型ソース層４、Ｐ型ベース層３、Ｎ−型ドリフト層２、及びＮ＋型ドレイン層１はＹ方向に順に配置されており、Ｎ＋型ソース層（図中の一点鎖線）を中心に折り返した構造となっている。
【００３４】
また、Ｙ方向にてＮ＋型ソース層４からＰ型ベース層３を貫通してＮ−型ドリフト層２に到達するように、トレンチゲート５が形成されている。このトレンチゲート５は複数形成されており、Ｚ方向に繰り返し配置されている。
【００３５】
なお、本実施形態のＮ−型ドリフト層２、Ｐ型ベース層３、及びＮ＋型ソース層４がそれぞれ、特許請求の範囲に記載の第１導電型の第１半導体層、第２導電型のベース層、及び第１導電型の第２半導体層に相当する。また、本実施形態のＹ方向が特許請求の範囲に記載の半導体基板の表面と平行な一方向に相当する。
【００３６】
Ｎ＋型ドレイン層１は、導電型不純物としてＰ、Ａｓ、Ｓｂ等が導入されており、濃度は１×１０１８〜１×１０２０ｃｍ−３程度である。Ｎ−型ドリフト層２は、導電型不純物としてＰ、Ａｓ等が導入されており、濃度は１×１０１４〜１×１０１７ｃｍ−３程度である。また、基板表面からの深さは１〜１００μｍ程度である。
【００３７】
Ｐ型ベース層３はトレンチゲート５に近接する領域７がトレンチゲート５から離れた領域６よりも不純物濃度が低くなっている。すなわち、Ｐ型ベース層３は、トレンチゲート５側に配置された低濃度層７と、トレンチゲート５から離れた側に配置された高濃度層６とから構成されている。
【００３８】
言い換えると、隣接するトレンチゲート５の間にはＰ型ベース層３が配置されており、そのＰ型ベース層３のうち、Ｚ方向における両端側に低濃度層７が配置されている。そして、その両端側の低濃度層７に挟まれた領域に高濃度層６が配置されている。
【００３９】
低濃度層７は従来と同じしきい値電圧（低いしきい値電圧）が得られるように不純物濃度が設定されている。低濃度層７は導電型不純物としてＢが導入されており、濃度は１×１０１５〜１×１０１８ｃｍ−３程度である。また、高濃度層６はＰ型ベース層３の抵抗値を低減するために、導電型不純物としてＢが導入されており、濃度は１×１０１７〜１×１０２０ｃｍ−３程度となっている。なお、高濃度層６と低濃度層７の濃度が重複しているが、これは高濃度層６及び低濃度層７の濃度範囲を例示したものであり、高濃度層６の方が低濃度層７よりも不純物濃度が高くなっている。また、高濃度層６及び低濃度層７の不純物濃度は深さ方向（Ｘ方向）にも幅方向（Ｙ方向）にもほぼ均一となっている。
【００４０】
ここで、図３に図２のＹ−Ｚ断面中のＡ−Ａ’線部分における不純物濃度分布を示す。本実施形態では、例えば、図３中の細線で示すように、図中左から右に進むにつれ、すなわち、低濃度層７から高濃度層６に向かうにつれ、濃度が高くなり、高濃度層６から低濃度層７に向かうにつれ濃度が低くなるように、Ｐ型ベース層３のＺ方向の不純物濃度分布は傾斜状となっている。なお、図３中の太線で示すように、Ｐ型ベース層３のＺ方向の不純物濃度分布を階段状とすることもできる。
【００４１】
また、低濃度層７は、隣接するトレンチゲート５を結ぶ方向、すなわち、Ｚ方向における幅７ａが高濃度層６の幅６ａよりも小さくなっている。また、高濃度層６及び低濃度層７（Ｎ＋型ソース層４の左側の領域）のＹ方向の幅は、例えば０．１〜５μｍ程度となっている。なお、低濃度層７のＹ方向の幅は所望の最低耐圧を確保できる大きさとなっている。
【００４２】
Ｎ＋型ソース層４は、導電型不純物としてＰ、Ａｓ等が導入されており、濃度は１×１０１８〜１×１０２０ｃｍ−３程度である。Ｎ＋型ソース層４の不純物濃度は深さ方向（Ｘ方向）にも幅方向（Ｙ方向）にもほぼ均一となっている。また、Ｎ＋型ソース層４のＹ方向における膜厚は１〜１０μｍ程度となっている。
【００４３】
そして、Ｎ＋型基板１の主表面１ａから垂直に、つまりＸ方向に略平行にトレンチ８が掘られている。このトレンチ８は、Ｙ方向及びＸ方向の両方向において、Ｎ＋型ソース層４からＰ型ベース層３を貫通し、Ｎ−型ドリフト層２に到達するように形成されている。
【００４４】
このトレンチ８の表面にはゲート酸化膜９が形成されており、このゲート酸化膜９を介してトレンチ８の内部がゲート電極１０で埋め込まれている。このようにして、トレンチゲート５が構成されている。
【００４５】
なお、図示していないが、酸化膜がトレンチ５の表面だけではなく基板１の主表面１ａにも形成されており、この酸化膜上においてゲート電極１０がパターニングされている。また、Ｎ＋型基板１の表面にパターニングされたゲート電極１０の上には、層間絶縁膜を介してソース電極が備えられており、ソース電極とＰ型ベース層３及びＮ＋型ソース層４とが電気的に接続されている。また、Ｎ＋型基板１の裏面１ｂ側にはドレイン電極が備えられており、ドレイン電極がＮ＋型ドレイン層１と電気的に接続されている。
【００４６】
上記したように、本実施形態のパワーＭＯＳＦＥＴは、トレンチゲート５の側壁にチャネルを形成して横方向に電流を流す、すなわち、基板深さ方向にチャネル幅を延設した構造となっている。
【００４７】
本実施形態によれば、低濃度層７がトレンチゲート５に隣接して存在するため、しきい値電圧を従来と同様に低く設定できる。また、トレンチゲート５から離れた領域に高濃度層６が存在するため、Ｐ型ベース層３の内部抵抗を小さくすることができる。これによって、Ｐ型ベース層３の深い位置での電位固定も容易であり寄生ＮＰＮトランジスタ動作を抑制できる。
【００４８】
しきい値電圧が低い場合、チャネル抵抗は小さい。したがって、本実施形態によれば、チャネル抵抗を低く維持したまま、Ｐ型ベース層３の内部抵抗を小さくすることができる。つまり、オン抵抗の低減と寄生ＮＰＮ動作の抑制とを両立できる。
【００４９】
次に、上記した構造のパワーＭＯＳＦＥＴの製造方法を説明する。図４〜図８に製造工程を示す。なお、これらの図は図２に対応している。
【００５０】
〔図４に示す工程〕
Ｎ＋シリコン基板１を用意する。
【００５１】
〔図５に示す工程〕
Ｎ＋型シリコン基板１のうち、Ｎ−型ドリフト層２、Ｐ型ベース層３、及びＮ＋型ソース層４の各拡散層の形成予定領域にトレンチ２１を形成する。
【００５２】
〔図６に示す工程〕
トレンチ２１の内壁上に、Ｎ−型ドリフト層２、Ｐ型ベース層３に相当する各半導体層を順にトレンチ２１の凹みを残しながら連続してエピタキシャル成長法により成膜する（以下、連続エピ成膜と略す）。さらに連続してエピタキシャル成長法により、Ｎ＋型ソース層４に相当する半導体層をＰ型ベース層３に相当する半導体層の上に成膜することで、トレンチ２１を各半導体層にて埋め込む。
【００５３】
このとき、導電型不純物としては、Ｎ−型ドリフト層２、Ｎ＋型ソース層４に相当する半導体層に対しては例えばリンを用い、Ｐ型ベース層３に相当する半導体層に対しては例えばボロンを用いる。また、Ｐ型ベース層３に相当する半導体層の不純物濃度は高濃度層６と同じ不純物濃度とする。すなわち、Ｐ型ベース層３全体の形成予定領域に高濃度層６を形成する。
【００５４】
その後、Ｎ＋型シリコン基板１の主表面１ａ上にも成膜された各半導体層を研磨し、平坦化する。このようにして、Ｎ＋型シリコン基板１の表層内に、Ｎ−型ドリフト層２と、Ｎ−型ドリフト層２の表層内の高濃度層６と、高濃度層６の表層内のＮ＋型ソース層４とを形成する。
【００５５】
なお、Ｎ−型ドリフト層２、高濃度層６、及びＮ＋型ソース層４の形成方法は、上記した連続エピ成膜に限らず、他の方法にて形成することもできる。
【００５６】
例えば、Ｎ＋型ドレイン層１にトレンチ２１を形成した後、Ｎ−型ドリフト層２に相当する半導体層にてトレンチ２１を完全に埋め込む。そして、Ｐ型ベース層３の形成予定領域にトレンチを再度形成し、高濃度層６に相当する半導体層にてそのトレンチ内を完全に埋め込む。続いて、Ｎ＋型ソース層４の形成予定領域に再度トレンチを形成し、Ｎ＋型ソース層４に相当する半導体層にてそのトレンチ内に完全に埋め込む。このようにしても、Ｎ−型ドリフト層２、高濃度層６、及びＮ＋型ソース層４を形成できる。
【００５７】
また、Ｎ＋型ドレイン層１にトレンチ２１を形成した後、Ｎ−型ドリフト層２に相当する半導体層にてトレンチ２１を完全に埋め込む。そして、Ｎ＋型ソース層４の形成予定領域にトレンチを再度形成する。続いて、Ｎ−型ドリフト層２のうち、そのトレンチの内壁面に対して、Ｐ型不純物を拡散させることで、高濃度層６を形成する。その後、Ｎ＋型ソース層４に相当する半導体層にてそのトレンチ内を完全に埋め込む。このようにしても、Ｎ−型ドリフト層２、高濃度層６、及びＮ＋型ソース層４を形成できる。
【００５８】
〔図７に示す工程〕
Ｎ＋型シリコン基板１の主表面１ａから深さ方向にトレンチゲート５用のトレンチ８を形成する。このとき、Ｙ方向ではＮ＋型ソース層４から高濃度層６を貫通してＮ−型ドリフト層２に到達するように、Ｘ方向では基板表面からＮ＋型ソース層４、高濃度層６を貫通し、Ｎ−型ドリフト層２に到達するように、トレンチ８を形成する。これにより、高濃度層６及びＮ＋型ソース層４がトレンチ８の側壁を構成する。その後、トレンチ８の内壁面を平坦化するため等の犠牲酸化処理を行う。
【００５９】
〔図８に示す工程〕
トレンチ８内にて剥き出しになった高濃度層６の表面に対して、低濃度化処理を行う。すなわち、トレンチ８の側壁を構成する高濃度層６に対して、低濃度化処理を行う。具体的には、高濃度層６内のボロンを放出させるようなウェット高温条件の熱酸化を行う。この工程を図９に示す。なお、図９は図７、８中の一点鎖線領域１０４に相当し、この領域１０４を反時計回りに９０度回転させたものである。
【００６０】
図９（ａ）に示すようにトレンチ８を形成した後（図７に示す工程の後）、図９（ｂ）に示すようにトレンチ８の表面に対して、高温ウェット酸化を行う。この高温ウェット酸化は、図７に示す工程にて行っているような犠牲酸化処理よりも高温で行う。このときの条件としては、例えば、Ｈ２Ｏ（水蒸気）雰囲気下で１０００〜１２００度とする。
【００６１】
この高温ウェット酸化により、高濃度層６のうち、トレンチ８側の領域に存在するボロンがトレンチ８の内壁面上に形成される酸化膜２２中に吸い出される。これにより、高濃度層６のうち、トレンチ８の内壁面側の領域の不純物濃度を低下させることができ、すなわち、高濃度層６のトレンチ８の内壁面側に低濃度層７を形成することができる。
【００６２】
なお、この高温ウェット酸化では高濃度層６中のボロンのみが酸化膜２２に吸い出され、Ｎ＋型ソース層４及びＮ−型ドリフト層２中のリンは酸化膜２２に吸い出されない。
【００６３】
また、高温ウェット酸化をするとき、設定するしきい値電圧の大きさに応じて低濃度層７が所望の不純物濃度となるように、また、低濃度層７のＺ方向における膜厚がチャネル領域として十分に機能するのに必要な膜厚となるように酸化温度、時間等の条件を設定する。例えば、低濃度層７のＺ方向における膜厚が、高濃度層６のＺ方向における膜厚よりも小さくなるように、高温ウェット酸化条件を設定する。なお、本実施形態でのＺ方向とは、チャネル領域に対向しているゲート酸化膜９の面に対して垂直な方向である。
【００６４】
また、Ｐ型ベース層３のＺ方向における不純物濃度分布はトレンチゲート５側では低く、トレンチゲート５より離れた側では高くなっている傾斜状となる。
【００６５】
その後、図９（ｃ）に示すように、酸化膜２２をＨＦ等でのウェットエッチングにより除去する。これにより、高濃度層６と低濃度層７とにより構成されたＰ型ベース層３を形成することができる。
【００６６】
図８に示す工程をした後、図示しないが、トレンチ８の表面上にゲート酸化膜９を形成し、ゲート酸化膜９の表面上にゲート電極１０を形成する。このようにして、トレンチゲート５を形成する。そして、Ｎ＋型シリコン基板１の主表面１ａの上に層間絶縁膜、ソース電極を形成し、Ｎ＋型シリコン基板１の裏面１ｂにドレイン電極を形成する。このようにして、図１、２に示すパワーＭＯＳＦＥＴを製造することができる。
【００６７】
本実施形態の特徴を以下にて説明する。
【００６８】
従来の製造方法は、図１６、１７に示すように、低濃度層７に相当するＰ型エピ膜（Ｐ型エピタキシャル成長膜）３０を形成した後、Ｐ型エピ膜３０のうち、トレンチゲート５から離れた領域にトレンチを形成して、その中に高濃度層６に相当するコンタクト層３１、抵抗値低減層３２を埋め込むというものであった。
【００６９】
したがって、従来の製造方法では、コンタクト層３１、抵抗値低減層３２を形成しない場合（全体の濃度が均一であるＰ型ベース層３を形成する場合）の製造工程に対して、トレンチを形成する際に用いるマスクを形成するためのフォトリソグラフィ工程、エッチングによりトレンチを形成する工程、マスクを除去する工程、埋め込みを行う工程等を追加する必要があった。
【００７０】
これに対して、本実施形態では、図５、６に示す工程にて、Ｎ＋型シリコン基板１にＮ−型ドリフト層２、高濃度層６、及びＮ＋型ソース層４を形成した後、図７に示す工程にて、トレンチ８を形成する。そして、トレンチ８内にて剥き出しになった高濃度層６の表面に対して、低濃度化処理をすることで、高濃度層６のうち、トレンチ８側の領域に低濃度層７を形成している。
【００７１】
すなわち、本実施形態の製造方法では、一度、Ｐ型ベース層３の形成予定領域に同じ単結晶半導体層（高濃度層６）を形成し、その後、不純物濃度を低濃度化する処理を行うことで、高濃度層６と低濃度層７とを形成するものである。
【００７２】
したがって、本実施形態によれば、濃度が均一であるＰ型ベース層３を形成する場合の製造工程に対して、高温ウェット酸化及び酸化膜の除去という低濃度化処理を追加するだけで、高濃度層６と低濃度層７とにより構成されるＰ型ベース層３を形成できる。このため、従来の製造方法と比較して、工程数の増大を最小限に抑えることができ、工程の複雑化及びコストアップを抑制できる。
【００７３】
また、本実施形態では、高濃度層６のトレンチ８内にて剥き出しとなった面に対して低濃度化処理を行うことで、低濃度層７を形成することから、低濃度層７をセルフアラインで形成することができる。これにより、従来の製造方法のように、マスクの位置合わせズレを考慮した寸法設計が必要無く、従来の製造方法と比較して、セルサイズの縮小が可能である。
【００７４】
また、本実施形態では、図８に示す工程にて、低濃度層７のＺ方向における幅７ａが高濃度層のＺ方向における幅６ａよりも小さくなるように、低濃度化処理を行っている。
【００７５】
低濃度層７は、ＭＯＳＦＥＴが動作するとき、チャネルが形成される領域であり、低濃度層７のＺ方向における幅７ａはチャネル領域として必要な領域が確保された幅であればよい。この幅７ａは、高濃度層６が必要とする幅の大きさよりもかなり小さい。したがって、本実施形態のように、低濃度層７の膜厚（Ｚ方向寸法）７ａを高濃度層６の膜厚（Ｚ方向寸法）６ａよりも小さくすることができる。これにより、低濃度層７の幅７ａを高濃度層６の幅６ａと同じとした場合と比較して、セルサイズを縮小することができる。
【００７６】
また、本実施形態では、図８に示す工程にて、Ｐ型ベース層３のＺ方向における不純物濃度分布を傾斜状となるように低濃度層７を形成しているが、高濃度層６と低濃度層７のそれぞれの濃度を均一とすることで、Ｐ型ベース層３の不純物濃度分布を階段状となるようにすることもできる。
【００７７】
なお、セルサイズ縮小の観点から、Ｐ型ベース層３の不純物濃度分布が階段状に近くなるように低濃度層７と高濃度層６とを形成することが好ましい。
【００７８】
（第２実施形態）
第１実施形態では、図８（図９）に示す工程での低濃度化処理では、高温ウェット酸化及び酸化膜除去を行っていたが、本実施形態のように、高濃度層６にリンを拡散させることもできる。図１０（ａ）、（ｂ）に第２実施形態の第１の例における低濃度化処理の工程を説明するための図を示す。なお、図９と同一の構成部には同一の符号を付している。
【００７９】
本実施形態は第１実施形態での図８（図９）に示す工程を変更したものである。
【００８０】
図１０（ａ）に示すように、図７に示す工程と同様にトレンチ８を形成する。その後、図１０（ｂ）に示すように、トレンチ８内にて剥き出しとなった高濃度層６に対して、例えばホスフィン（ＰＨ３）雰囲気中での高温アニールを行う。このときの温度は例えば１０００〜１２００℃とする。これにより、高濃度層６のうち、トレンチ８側の領域（トレンチ８内にて剥き出しとなっている面の近傍の領域）に、リンを導入し、低濃度層７を形成する。
【００８１】
なお、この方法では、第１実施形態のように低濃度層７が所望の不純物濃度や膜厚となるようホスフィン流量やアニール条件を設定する。また、この方法では、高濃度層６だけでなく、Ｎ−型ドリフト層２及びＮ＋型ソース層４においても、ホスフィン雰囲気からリンが導入される。このため、Ｎ−型ドリフト層２及びＮ＋型ソース層４の形成時では、このことを考慮してＮ−型ドリフト層２及びＮ＋型ソース層４の不純物濃度を設定しておく。
【００８２】
図１１に本実施形態の第２の例における低濃度化処理を説明するための図を示す。図１０（ｂ）と同一の構成部には同一の符号を付すことで説明を省略する。
【００８３】
第１の例では、ホスフィン雰囲気下でアニールする場合を説明したが、Ｈ２若しくはＮ２等の非酸化性雰囲気下でアニールすることもできる。このときの温度は１０００〜１２００℃とする。
【００８４】
この場合、ホスフィンを含まず、シリコン基板に対して酸化が起こらない雰囲気中で熱処理を行うことで、Ｎ＋型ソース層４に含まれているリンをＮ＋型ソース層４から外部に拡散させ、外部に拡散されたリンを再度、高濃度層６に導入することができる。このようにして、高濃度層６のうち、トレンチ８側の領域に、低濃度層７を形成する。
【００８５】
なお、この方法においても、低濃度層７が所望の不純物濃度や膜厚となるようにアニール条件を設定する。また、この方法では、Ｎ＋型ソース層４からリンが外部に拡散され、また、高濃度層６だけでなくＮ−型ドリフト層２においてもリンが導入される。このため、Ｎ−型ドリフト層２及びＮ＋型ソース層４の形成時では、このことを考慮してＮ−型ドリフト層２及びＮ＋型ソース層４の不純物濃度を設定しておく。
【００８６】
本実施形態の第１、第２の例のような方法でも低濃度層７を形成することができ、本実施形態においても第１実施形態と同様の効果を有する。
【００８７】
（第３実施形態）
図１２に第３実施形態におけるパワーＭＯＳＦＥＴの斜視図を示し、図１３に図１２中のＹ−Ｚ断面、Ｚ−Ｘ断面を示す。なお、図１、２と同一の構成部には同一の符号を付している。
【００８８】
本実施形態のパワーＭＯＳＦＥＴは、Ｐ型ベース層３を構成する高濃度層６と低濃度層７とにおいて、Ｘ方向及びＹ方向における幅の関係が、図１、２に示すパワーＭＯＳＦＥＴと異なっている。その他の構造は図１、２と同様である。
【００８９】
具体的には、高濃度層６のＸ方向における幅６ｂが低濃度層７のＸ方向における幅７ｂよりも大きくなっている。同様に、高濃度層６のＹ方向における幅６ｃが低濃度層７のＹ方向における幅７ｃよりも大きくなっている。
【００９０】
そして、図１３に示すように、高濃度層６のＮ−型ドリフト層２と接している端面６ｄ、６ｅの位置が、ゲート電極１０の端面１０ａ、１０ｂの位置と同等となっている。低濃度層７のＮ−型ドリフト層２と接している端面７ｄ、７ｅは、図１、２と同様に、ゲート電極１０の端面１０ａ、１０ｂの位置よりも、Ｎ＋型ソース層４側に位置している。
【００９１】
図１、２に示すように、Ｐ型ベース層３のＮ−型ドリフト層２側の端面がゲート電極１０の端面よりもＮ＋型ソース層４側に位置するパワーＭＯＳＦＥＴでは、オフ時にて、逆バイアスが印加されたとき、Ｎ−型ドリフト層２とＰ型ベース層３とのＰＮ接合面と、ゲート電極１０の端面とに沿って、空乏層が延びる。このため、等電位分布では、ゲート電極１０近傍にて等電位線が密集した状態となり、すなわち、電界集中が発生する。これにより、耐圧が低下してしまう。
【００９２】
なお、ゲート電極１０近傍での電界集中を回避するための方法として、図１、２に示す構造のパワーＭＯＳＦＥＴにおいて、Ｎ−型ドリフト層２とＰ型ベース層３との境界の位置をゲート電極１０の端面の位置と同等とすることが考えられる。しかし、寄生トランジスタの動作抑制の観点から、Ｐ型ベース層３中の低濃度層７が基板表面から深い位置に存在することは好ましくない。
【００９３】
そこで、本実施形態では、ゲート電極１０の端面１０ａ、１０ｂと、高濃度層６の端面６ｄ、６ｅとが同等の位置に存在させている。このため、オフ時における等電位分布において、等電位線を図１３中の破線にて示すように、ゲート電極１０の端面１０ａ、１０ｂとほぼ平行な状態とすることができる。
【００９４】
すなわち、本実施形態によれば、上記した実施形態と同様の効果に加えて、ゲート電極１０近傍での電界集中を緩和することができる。これにより、耐圧を向上させることができる。
【００９５】
次に、本実施形態のパワーＭＯＳＦＥＴの製造方法について説明する。このパワーＭＯＳＦＥＴは、上記した実施形態の製造方法に対して、高濃度層６の大きさ及び低濃度化処理の条件を変更することで製造することができる。
【００９６】
具体的には、図６に示す工程にて、高濃度層６の端面６ｄ、６ｅがゲート電極１０の端面１０ａ、１０ｂと同等の位置となるように、高濃度層６を形成する。
【００９７】
また、図８に示す工程での低濃度化処理の条件を、Ｎ＋型ソース層４及びＮ−型ドリフト層２中のリンが低濃度層７中に拡散する条件に変更する。その他は上記した製造工程と同様に行う。これにより、図１２、１３に示すパワーＭＯＳＦＥＴを製造することができる。
【００９８】
（第４実施形態）
図１４に第３実施形態におけるパワーＭＯＳＦＥＴの斜視図を示し、図１５に図１４中のＹ−Ｚ断面、Ｚ−Ｘ断面を示す。なお、図１、２と同一の構成部には同一の符号を付している。
【００９９】
本実施形態のパワーＭＯＳＦＥＴは、トレンチゲート５の深さが図１、２に示すパワーＭＯＳＦＥＴと異なっており、その他は図１、２と同様の構造となっている。
【０１００】
このパワーＭＯＳＦＥＴでは、図１４、図１５のＺ−Ｘ断面に示すように、トレンチゲート５の底部がＮ＋型ソース層４の底部よりも浅くなるように、トレンチゲート５が形成されている。すなわち、トレンチゲート５がＸ方向において、Ｎ＋型ソース層４の領域内で終端する構成となっている。
【０１０１】
また、Ｐ型ベース層３のうち、トレンチ８に接している領域にのみ低濃度層７が形成されている。すなわち、図示していないが、低濃度層７の底部とトレンチ８の底部とは同じ深さとなっており、低濃度層７は高濃度層６よりも浅く形成されている。したがって、Ｐ型ベース層３の底部（トレンチゲート５よりも下側の領域）には、低濃度層７が存在せず、Ｐ型ベース層３の底部は高濃度層６のみにより構成されている。
【０１０２】
本実施形態では、トレンチゲート５の終端がＮ＋型ソース層４の領域内に位置するため、基板深さ方向に広がって形成されるチャネルはＰ型ベース層３の底部には形成されない。したがって、電流はＹ方向にのみ流れる。
【０１０３】
本実施形態においても、Ｐ型ベース層３は高濃度層６と低濃度層７とにより、構成されていることから、第１実施形態と同様の効果を有している。さらに、本実施形態では、以下の効果を有している。Ｐ型ベース層３は基板表面側にてソース電極と接続されており、基板表面から深い位置では、内部抵抗の影響で電位が変動しやすい。したがって、本実施形態のように、Ｐ型ベース層３のうち、基板表面から深い位置の領域を高濃度層６により構成することで、第１実施形態と比較して、寄生ＮＰＮトランジスタの動作をより抑制できる。
【０１０４】
（他の実施形態）
上記した各実施形態では、Ｎチャネル型パワーＭＯＳＦＥＴを例として説明したが、各半導体層の導電型が逆であるＰ型チャネル型のパワーＭＯＳＦＥＴにおいても、本発明を適用することができる。また、パワーＭＯＳＦＥＴに限らず、ＩＧＢＴ、サイリスタ等の他のデバイスにおいても、本発明を適用することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態におけるパワーＭＯＳＦＥＴの斜視断面図である。
【図２】図１のパワーＭＯＳＦＥＴのＸ−Ｙ、Ｙ−Ｚ、Ｚ−Ｘ断面図である。
【図３】図２のＹ−Ｚ断面中のＡ−Ａ’線部分における不純物濃度分布を示す図である。
【図４】図１、２のパワーＭＯＳＦＥＴの製造工程を説明するための図であり、図２に相当する図である。
【図５】図４に続くパワーＭＯＳＦＥＴの製造工程を説明するための図である。
【図６】図５に続くパワーＭＯＳＦＥＴの製造工程を説明するための図である。
【図７】図６に続くパワーＭＯＳＦＥＴの製造工程を説明するための図である。
【図８】図７に続くパワーＭＯＳＦＥＴの製造工程を説明するための図である。
【図９】第１実施形態における図８に示す工程での低濃度化処理を説明するための図である。
【図１０】第２実施形態の第１の例における図８に示す工程での低濃度化処理を説明するための図である。
【図１１】第２実施形態の第２の例における図８に示す工程での低濃度化処理を説明するための図である。
【図１２】本発明の第３実施形態におけるパワーＭＯＳＦＥＴの斜視断面図である。
【図１３】図１２のパワーＭＯＳＦＥＴのＹ−Ｚ、Ｚ−Ｘ断面図である。
【図１４】本発明の第４実施形態におけるパワーＭＯＳＦＥＴの斜視断面図である。
【図１５】図１４のパワーＭＯＳＦＥＴのＹ−Ｚ、Ｚ−Ｘ断面図である。
【図１６】従来におけるパワーＭＯＳＦＥＴの斜視断面図である。
【図１７】従来におけるパワーＭＯＳＦＥＴの斜視断面図である。
【符号の説明】
１…Ｎ＋型ドレイン層（基板）、２…Ｎ−型ドリフト層、
３…Ｐ型ベース層、４…Ｎ＋型ソース層、５…トレンチゲート、
６…高濃度層、７…低濃度層、８…トレンチ、９…ゲート酸化膜、
１０…ゲート電極、２１…トレンチ、２２…酸化膜、
３１…コンタクト層、３２…抵抗値低減層。
【図１】
2004327472.tif 000003
【図２】
2004327472.tif 000004
【図３】
2004327472.tif 000005
【図４】
2004327472.tif 000006
【図５】
2004327472.tif 000007
【図６】
2004327472.tif 000008
【図７】
2004327472.tif 000009
【図８】
2004327472.tif 000010
【図９】
2004327472.tif 000011
【図１０】
2004327472.tif 000012
【図１１】
2004327472.tif 000013
【図１２】
2004327472.tif 000014
【図１３】
2004327472.tif 000015
【図１４】
2004327472.tif 000016
【図１５】
2004327472.tif 000017
【図１６】
2004327472.tif 000018
【図１７】
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