(57)【要約】【課題】半導体集積回路の外部端子において出力信号と電圧レベルの異なる信号とが衝突する出力短絡を検出して、回路を保護する半導体集積回路を提供する。【解決手段】外部端子１０の出力信号の電圧レベルをＨレベル認識インバータ１３およびＬレベル認識インバータ１４に設定された一定の閾値電圧と対比することによって出力短絡を検出し、検出信号をＣＰＵ１において割り込み信号として処理することにより、出力短絡を回避して回路を保護する。【選択図】　　　　図１
2004048341.tif 000002
【特許請求の範囲】
【請求項１】
ハイレベルおよびローレベルの２つの電圧レベルの間で変化する出力信号を外部端子より出力する半導体集積回路であって、
データ信号を出力するプロセッサと、
前記データ信号の電圧レベルに応じて、前記外部端子の前記出力信号の電圧レベルを設定する出力バッファ回路と、
前記外部端子において、前記出力信号と、前記出力信号の電圧レベルと異なる電圧レベルの信号とが衝突する出力短絡を検出し、出力短絡検出信号を発生する出力短絡検出手段とを備え、
前記プロセッサは、前記出力短絡検出信号を受けると、前記出力信号の出力を停止する、半導体集積回路。
【請求項２】
前記プロセッサの制御信号に基づき前記外部端子を入力または出力に設定する方向レジスタをさらに備え、
前記プロセッサは、前記出力短絡検出信号を受けると、前記方向レジスタを介して前記外部端子を出力設定から入力設定に切り替えて、前記出力信号の出力を停止する、請求項１に記載の半導体集積回路。
【請求項３】
前記プロセッサは、前記出力短絡検出信号を受けると、前記出力信号の電圧レベルが反転するように、前記データ信号を制御する、請求項１に記載の半導体集積回路。
【請求項４】
前記出力短絡検出手段は、
前記出力信号がハイレベルのときの出力短絡を検出し、前記出力短絡検出信号を発生する第１の検出器と、
前記出力信号がローレベルのときの出力短絡を検出し、前記出力短絡検出信号を発生する第２の検出器とを備える、請求項１に記載の半導体集積回路。
【請求項５】
前記第１の検出器は、
前記外部端子の前記出力信号の電圧レベルを反転させて出力する第１の論理回路を含み、
前記第１の論理回路は、前記出力信号の電圧レベルが所定の閾値以上であれば、ハイレベルと認識してローレベルに反転して出力し、前記出力信号の電圧レベルが前記閾値以下であれば、ローレベルと認識してハイレベルに反転して出力し、
前記第２の検出器は、第２の論理回路を含み、
前記第２の論理回路は、前記出力信号の電圧レベルが一定の閾値以下であれば、ローレベルと認識して出力し、前記出力信号の電圧レベルが前記閾値以上であれば、ハイレベルと認識して出力し、
前記出力短絡検出手段は、前記ハイレベルの出力信号を検出して、前記出力短絡検出信号を発生する、請求項４に記載の半導体集積回路。
【請求項６】
前記出力短絡検出手段は、
前記出力信号の電圧レベルの変化に応じて、前記第１および第２の検出器における前記出力短絡検出信号の発生動作のオン・オフを制御するための制御信号を発生する制御信号発生手段と、
前記制御信号に応じて、前記出力短絡検出信号の発生動作をオン・オフする制御手段とをさらに備え、
前記制御手段は、
前記出力信号がハイレベルのときは、前記第１の検出器をオンして、前記出力短絡検出信号を発生させるとともに、前記第２の検出器をオフし、
前記出力信号がローレベルのときは、前記第２の検出器をオンして、前記出力短絡検出信号を発生させるとともに、前記第１の検出器をオフする、請求項４に記載の半導体集積回路。
【請求項７】
前記制御信号発生手段は、
前記オン動作制御信号を、前記出力信号の電圧レベルが切り替わる時点から所定の時間遅延させて発生させる、請求項６に記載の半導体集積回路。
【請求項８】
前記出力短絡検出手段は、
前記ハイレベルの出力信号を取り込んで保持するラッチ回路を備える、請求項５に記載の半導体集積回路。
【請求項９】
前記第１の検出器は、
前記出力信号の電圧レベルと所定の第１の比較電圧とを比較し、比較結果に応じた信号を出力する第１の比較手段を備え、
前記第１の比較手段は、前記出力信号の電圧レベルが前記第１の比較電圧以上であれば、ローレベルの比較結果信号を出力し、前記出力信号の電圧レベルが前記第１の比較電圧以下であれば、ハイレベルの比較結果信号を出力し、
前記第２の検出器は、
前記出力信号の電圧レベルと所定の第２の比較電圧とを比較し、比較結果に応じた信号を出力する第２の比較手段と、
前記比較結果信号の電圧レベルを反転させる論理素子とを備え、
前記第２の比較手段は、前記出力信号の電圧レベルが前記第２の比較電圧以下であれば、ハイレベルの比較結果信号を出力し、前記出力信号の電圧レベルが前記第２の比較電圧レベルであれば、ローレベルの比較結果信号を出力し、
前記論理素子は、前記ローレベルの比較結果信号をハイレベルに反転して出力し、
前記出力短絡検出手段は、前記ハイレベルの比較結果信号を検出して、前記出力短絡検出信号を発生する、請求項４に記載の半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体集積回路に関し、特に、出力短絡保護機能を有する半導体集積回路に関する。
【０００２】
【従来の技術】
半導体集積回路の実装においては、一般に、パッケージされた半導体集積回路の外部に引き出されたリード端子をプリント基板上の導体パタンに半田付けして接続する手法が用いられている。
【０００３】
図５は、プリント基板上に実装された半導体集積回路１００における出力ポートに関係する部分を抽出して、その構成を示す回路図である。
【０００４】
図５を参照して、ＣＰＵ（中央演算処理装置）１は、方向レジスタ２に、外部端子１０を入力または出力に設定するための制御信号を出力し、データレジスタ３に、電圧レベルがＨ（論理ハイ）またはＬ（論理ロー）レベルのデータ信号を出力する。
【０００５】
出力バッファ回路は、図５に示すように、２入力ＮＡＮＤ回路４および２入力ＮＯＲ回路５と、インバータ６と、ＰＭＯＳ（ｐチャネルＭＯＳトランジスタ）７およびＮＭＯＳ（ｎチャネルＭＯＳトランジスタ）８からなるＣＭＯＳインバータで構成される。
【０００６】
図５に示す構成において、ＣＰＵ１がデータ信号を出力するにあたっては、方向レジスタ２は、ＣＰＵ１からの制御信号に基づき、”１”（能動）の信号を出力する。この出力信号は、２入力ＮＡＮＤ回路４の第１の入力端子に入力されるとともに、インバータ６を介して、２入力ＮＯＲ回路５の第１の入力端子に入力される。
【０００７】
一方、データレジスタ３のデータ信号は、２入力ＮＡＮＤ回路４および２入力ＮＯＲ回路５の第２の入力端子に並列入力される。
【０００８】
ここで、データ信号の電圧レベルがＨレベルの場合は、２入力ＮＡＮＤ回路４および２入力ＮＯＲ回路５の出力電圧はともにＬレベルとなって、ＰＭＯＳ７およびＮＭＯＳ８のゲート端子に入力される。
【０００９】
一方、データ信号の電圧レベルがＬレベルの場合は、２入力ＮＡＮＤ回路４および２入力ＮＯＲ回路５の出力電圧はともにＨレベルとなり、ＰＭＯＳ７およびＮＭＯＳ８のゲート端子に入力される。
【００１０】
続いて、各ゲート端子の入力信号がともにＨレベルの場合は、ＰＭＯＳ７がオフ状態となり、ＮＭＯＳ８がオン状態となるので、外部端子１０の出力信号の電圧レベルは、Ｌレベルとなる。一方、各ゲート端子の入力信号がともにＬレベルの場合は、ＰＭＯＳ７がオン状態となり、ＮＭＯＳ８がオフ状態となるため、Ｈレベルの出力信号が外部端子１０より出力される。
【００１１】
したがって、ＣＰＵ１が方向レジスタ２に、”１”（能動）の制御信号を出力することにより、外部端子１０は出力設定となり、データ信号の電圧レベルが、外部端子１０より出力されることとなる。
【００１２】
一方、ＣＰＵ１の制御信号に基づき、方向レジスタ２が、”０”（非能動）の信号を出力する場合は、データ信号がＨレベルおよびＬレベルのいずれの電圧レベルにおいても、２入力ＮＡＮＤ回路４の出力電圧はＨレベルとなり、かつ２入力ＮＯＲ回路５の出力電圧はＬレベルとなる。これに応じて、ＰＭＯＳ７およびＮＭＯＳ８はともにオフ状態となり、外部端子１０からは信号が出力されない。
【００１３】
したがって、ＣＰＵ１が方向レジスタ２に、”０”（非能動）の制御信号を出力することにより、外部端子１０は信号を出力しない、入力設定となり、外部端子１０を介して入力された信号は、半導体集積回路１００内部の入力回路１１に送られる。
【００１４】
以上は、半導体集積回路１００がプリント基板上に正常に実装されている場合において実行される入出力動作である。
【００１５】
しかしながら、例えば、実装工程において、半導体集積回路１００が複数の外部端子１０を有しており、一の外部端子１０と隣り合う外部端子１０とが誤って半田によって短絡している場合は、それぞれの外部端子１０において、一方の外部端子１０の出力信号と他方の外部端子１０の出力信号との衝突を生じる。
【００１６】
このとき、双方の出力信号の電圧レベルが一致していれば支障はないが、不一致の場合は出力短絡を発生することとなる。
【００１７】
ここで、出力短絡とは、電圧レベルの異なる信号が衝突することを意味しており、先の述べた回路中の２点間が低抵抗接続するという物理的な短絡は、その一例である。
【００１８】
また、出力短絡は、ソフトウェアまたはハードウェアの設計ミス等に起因して、プログラムが暴走した場合等においても生じうる。例えば、外部端子１０が、本来入力設定であるべきものが誤って出力設定となっていた場合には、外部端子１０の出力信号は、電圧レベルの異なる入力信号と衝突することとなり、出力短絡を発生する。
【００１９】
これらの出力短絡が起こると、半導体集積回路１００の内部に過電流が流れることによって雑音が生じること、あるいは電源電圧が変動することから、システムの誤動作を引き起こす原因となっていた。
【００２０】
かかる出力短絡から回路を保護する手段として、従来、例えば、特開２００１−３３９２８９公報または特開平５−１８３４１５号公報に示す半導体集積回路が提案されている。
【００２１】
図６は、従来の半導体集積回路の一例における出力短絡保護に関係する部分を抽出して、その動作を説明する回路図である。
【００２２】
図６を参照して、データ入力信号３１は、トライステート出力バッファ３２の入力端子とインバータゲート３５の入力端子とに接続入力されており、インバータゲート３５の出力端子は、２入力ＯＲゲート３６の一方の入力端子に接続されている。
【００２３】
２入力ＯＲゲート３６の他方の入力端子には、トライステート出力バッファ３２の出力端子および外部出力端子３０が接続されている。
【００２４】
２入力ＯＲゲート３６の出力端子は、トライステート出力バッファ３２の制御端子に接続されている。
【００２５】
さらに、トライステート出力バッファ３２の外部出力端子は、次段の半導体集積回路１００の外部入力端子４０に接続されている。
【００２６】
ここで、インバータゲート３５と２入力ＯＲゲート３６とは比較器を構成しており、出力バッファの外部出力信号３３とデータ入力信号３１との電圧レベルを比較し、ハイレベルのデータ入力信号３１に応じて、外部出力信号３３がハイレベルであるべきときに、外部出力端子３０が接地レベルと導通してローレベルにされていることを検出すると、トライステート出力バッファ３２の出力状態をハイインピーダンスとする。
【００２７】
以上の構成において、次段の半導体集積回路１００において電源ＶＤＤの供給が途絶えた場合、外部出力端子３０にハイレベルの電圧が付加されていると、出力バッファ３２から入力保護ダイオード４１を介して過電流が流れ込む。
【００２８】
しかしながら、過電流によって外部出力信号３３の電位が下がるため、比較器が動作して外部出力端子３０をハイインピーダンスにする。
【００２９】
その結果、次段の半導体集積回路１００への過電流の流出は阻止され、ＩＣの配線の切断や誤動作を回避することができる。
【００３０】
【発明が解決しようとする課題】
しかしながら、従来の半導体集積回路は、出力端子が誤って接地レベルと短絡した場合において、出力端子に過電流が流れることによって生じる回路切断や過熱を防止し、出力回路を保護することを目的としたものであり、プログラムのミス等によって生じる出力短絡に対応したものでない。
【００３１】
それゆえ、この発明の目的は、外部端子が誤って接地レベルに短絡した場合のみならず、ソフトウェア等の設計ミスによっても生じる出力短絡から回路を保護する、半導体集積回路を提供することである。
【００３２】
【課題を解決するための手段】
この発明の１つの局面は、ハイレベルおよびローレベルの２つの電圧レベルの間で変化する出力信号を外部端子より出力する半導体集積回路であって、データ信号を出力するプロセッサと、データ信号の電圧レベルに応じて、外部端子の前記出力信号の電圧レベルを設定する出力バッファ回路と、外部端子において、出力信号と、出力信号の電圧レベルと異なる電圧レベルの信号とが衝突する出力短絡を検出し、出力短絡検出信号を発生する出力短絡検出手段とを備える。プロセッサは、出力短絡検出信号を受けると、出力信号の出力を停止する。
【００３３】
好ましくは、プロセッサの制御信号に基づき外部端子を入力または出力に設定する方向レジスタをさらに備える。プロセッサは、出力短絡検出信号を受けると、方向レジスタを介して外部端子を出力設定から入力設定に切り替えて、出力信号の出力を停止する。
【００３４】
好ましくは、プロセッサは、出力短絡検出信号を受けると、出力信号の電圧レベルが反転するように、データ信号を制御する。
【００３５】
好ましくは、出力短絡検出手段は、出力信号がハイレベルのときの出力短絡を検出し、出力短絡検出信号を発生する第１の検出器と、出力信号がローレベルのときの出力短絡を検出し、出力短絡検出信号を発生する第２の検出器とを備える。
【００３６】
好ましくは、第１の検出器は、外部端子の出力信号の電圧レベルを反転させて出力する第１の論理回路を含む。第１の論理回路は、出力信号の電圧レベルが所定の閾値以上であれば、ハイレベルと認識してローレベルに反転して出力し、出力信号の電圧レベルが閾値以下であれば、ローレベルと認識してハイレベルに反転して出力する。第２の検出器は、第２の論理回路を含む。第２の論理回路は、出力信号の電圧レベルが一定の閾値以下であれば、ローレベルと認識して出力し、出力信号の電圧レベルが閾値以上であれば、ハイレベルと認識して出力する。出力短絡検出手段は、ハイレベルの出力信号を検出して、出力短絡検出信号を発生する。
【００３７】
好ましくは、出力短絡検出手段は、出力信号の電圧レベルの変化に応じて、第１および第２の検出器における出力短絡検出信号の発生動作のオン・オフを制御するための制御信号を発生する制御信号発生手段と、制御信号に応じて、出力短絡検出信号の発生動作をオン・オフする制御手段とをさらに備える。制御手段は、出力信号がハイレベルのときは、第１の検出器をオンして、出力短絡検出信号を発生させるとともに、第２の検出器をオフし、出力信号がローレベルのときは、第２の検出器をオンして、出力短絡検出信号を発生させるとともに、第１の検出器をオフする。
【００３８】
より好ましくは、制御信号発生手段は、オン動作制御信号を、出力信号の電圧レベルが切り替わる時点から所定の時間遅延させて発生させる。
【００３９】
好ましくは、出力短絡検出手段は、ハイレベルの出力信号を取り込んで保持するラッチ回路を備える。
【００４０】
この発明の他の局面は、第１の検出器は、出力信号の電圧レベルと所定の第１の比較電圧とを比較し、比較結果に応じた信号を出力する第１の比較手段を備える。第１の比較手段は、出力信号の電圧レベルが第１の比較電圧以上であれば、ローレベルの比較結果信号を出力し、出力信号の電圧レベルが第１の比較電圧以下であれば、ハイレベルの比較結果信号を出力する。第２の検出器は、出力信号の電圧レベルと所定の第２の比較電圧とを比較し、比較結果に応じた信号を出力する第２の比較手段と、比較結果信号の電圧レベルを反転させる論理素子とを備える。第２の比較手段は、出力信号の電圧レベルが第２の比較電圧以下であれば、ハイレベルの比較結果信号を出力し、出力信号の電圧レベルが第２の比較電圧レベルであれば、ローレベルの比較結果信号を出力し、論理素子は、ローレベルの比較結果信号をハイレベルに反転して出力する。出力短絡検出手段は、ハイレベルの比較結果信号を検出して、出力短絡検出信号を発生する。
【００４１】
したがって、この発明によれば、出力信号の電圧レベルを第１の検出器および第２の検出器に設定された基準電圧と対比することにより出力短絡を検出し、検出信号をＣＰＵにおいて割り込み信号として処理することにより、出力短絡を回避し、回路を保護することが可能となる。
【００４２】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して詳しく説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【００４３】
［実施の形態１］
図１は、実施の形態１の半導体集積回路における出力ポートに関係する部分を抽出して、その構成を説明する回路図である。
【００４４】
図１を参照して、実施の形態１の半導体集積回路は、図５に示す従来の半導体集積回路１００の出力ポートにおいて、出力信号の電圧レベルをモニタして出力短絡を検出し、検出信号を発生する出力短絡検出器１２と、検出信号の発生動作を制御する検出信号制御回路１７が付加されたものであり、共通する部分については説明を繰り返さない。
【００４５】
出力短絡検出器１２は、出力信号がＨレベルのときの出力短絡を検出するＨレベル出力短絡検出器と、出力信号がＬレベルのときの出力短絡を検出するＬレベル出力短絡検出器およびラッチ回路２４で構成される。
【００４６】
Ｈレベル出力短絡検出器は、Ｈ出力認識インバータ１３とＨレベル検出信号切り替えスイッチ１５とを含む。Ｌレベル出力短絡検出器は、直列接続された２段のインバータからなるＬ出力認識インバータ１４とＬレベル検出信号切り替えスイッチ１６とを含む。
【００４７】
ここで、Ｈ出力認識インバータ１３は、一定の閾値電圧を設定されたトランジスタで構成され、電圧レベルが閾値以上の出力信号をＨレベルと認識して、Ｌレベルに反転して出力する。一方、電圧レベルが閾値以下の出力信号をＬレベルと認識しＨレベルに反転して出力する。
【００４８】
Ｌ出力認識インバータ１４も同様に、一定の閾値電圧を設定されたトランジスタで構成され、電圧レベルが閾値以下の出力信号をＬレベルと認識して出力し、電圧レベルが閾値以上の出力信号をＨレベルと認識して出力する。
【００４９】
検出信号切り替えスイッチ１５および１６は、出力信号の電圧レベルに応じて、Ｈレベル出力短絡検出器もしくはＬレベル出力短絡検出器のいずれかが発生する出力短絡検出信号を選択するスイッチである。
【００５０】
すなわち、出力信号がＨレベルのときは、Ｈレベル検出信号切り替えスイッチ１５がオンされるとともに、Ｌレベル検出信号切り替えスイッチ１６がオフされる。一方、出力信号がＬレベルのときは、Ｌレベル検出信号切り替えスイッチ１６がオンされるとともに、Ｈレベル検出信号切り替えスイッチ１５がオフされることとなる。
【００５１】
ここで、図１に示すように、検出信号切り替えスイッチ１５および１６は、検出信号制御回路１７において、方向レジスタ２およびデータレジスタ３の情報に基づいて作成される制御信号により、そのオン・オフ動作が制御される。
【００５２】
今回は、Ｈレベル検出信号切り換えスイッチ１５は、制御信号Ａにてオン・オフ動作が制御され、Ｌレベル検出信号切り換えスイッチ１６は、制御信号Ｂにてオン・オフ動作が制御されると仮定する。
【００５３】
検出信号制御回路１７は、制御信号Ａを発生するためのＨレベル検出信号制御回路と、制御信号Ｂを発生するためのＬレベル検出信号制御回路で構成される。
【００５４】
Ｈレベル検出信号制御回路は、方向レジスタ２の信号を第１の入力端子に、データレジスタ３のデータ信号を第２の入力端子に受ける２入力ＮＡＮＤ回路１８ａと、インバータ１９ａと、インバータ１９ａの出力信号を遅延させるための遅延回路２０ａと、遅延回路２０ａからの信号を第１の入力端子に、かつデータ信号を第２の端子に受ける２入力ＥＸＮＯＲ回路２１ａと、データ信号を第１の端子に受け、２入力ＥＸＮＯＲ回路２１ａの出力信号を第２の入力端子に受けるＮＡＮＤ回路２２ａと、インバータ２３ａとで構成される。
【００５５】
Ｌレベル検出信号制御回路は、データ信号を反転させて、２入力ＮＡＮＤ回路１８ｂの第１の入力端子とともに、２入力ＥＸＮＯＲ回路２１ｂの第１の入力端子および２入力ＮＡＮＤ回路２２ｂの第１の入力端子に入力するインバータ１９と、インバータ１９の出力信号および方向レジスタ２の信号を入力端子に受ける２入力ＮＡＮＤ回路１８ｂと、インバータ１９ｂと、遅延回路２０ｂと、インバータ１９にて反転されたデータ信号を第１の入力端子に、遅延回路２０ｂの出力信号を第２の入力端子に受ける２入力ＥＸＮＯＲ回路２１ｂと、２入力ＥＸＮＯＲ回路２１ｂの出力信号およびインバータ１９にて反転されたデータ信号を受ける２入力ＮＡＮＤ回路２２ｂと、インバータ２３ｂとで構成される。
【００５６】
この構成において、方向レジスタ２およびデータレジスタ３の信号は、出力バッファ回路に入力されるとともに、Ｈレベル検出信号制御回路の２入力ＮＡＮＤ回路１８ａに入力され、インバータ２３ａの出力端子より制御信号Ａが出力される。
【００５７】
一方、Ｌレベル検出信号制御回路の２入力ＮＡＮＤ回路１８ｂには、方向レジスタ２の信号が入力されるとともに、インバータ１９にて反転されたデータ信号が入力され、インバータ２３ｂの出力端子より制御信号Ｂが出力される。
【００５８】
制御信号ＡおよびＢは、ＨレベルおよびＬレベルの２つの電圧状態を有し、外部端子１０が出力設定（方向レジスタ２が”１”）であり、かつデータ信号がＨレベルのときは、Ｈレベルの制御信号Ａが出力されるとともに、Ｌレベルの制御信号Ｂが出力される。
【００５９】
一方、外部端子１０が出力設定であり、かつデータ信号がＬレベルのときは、制御信号ＡはＬレベルとなり、かつ制御信号ＢはＨレベルとなる。
【００６０】
なお、入力設定（方向レジスタ２が“０”）においては、いずれの制御信号もＬレベルとなり、検出信号切り替えスイッチ１５および１６はオフされる。
【００６１】
図２に、実施の形態１の半導体集積回路の検出信号制御回路１７における、制御信号ＡおよびＢの発生動作を示す。
【００６２】
図２（ａ）は、出力信号の電圧波形を示す。図２（ｂ）および（ｃ）は、制御信号ＡおよびＢの電圧波形である。
【００６３】
図２を参照して、制御信号ＡおよびＢは、各制御信号の電圧レベルがＨレベルとなったときに、対応する検出器の検出信号切り替えスイッチ１５および１６をオンし、電圧レベルがＬレベルとなったときにオフする。
【００６４】
まず、出力信号の電圧レベルがＬレベルからＨレベルに変化したときは、制御信号Ａの電圧レベルがＬレベルからＨレベルとなり、Ｈレベル出力短絡検出器の検出信号切り替えスイッチ１５がオンされる。一方、制御信号Ｂの電圧レベルはＨレベルからＬレベルとなるため、Ｌレベル出力短絡検出器の検出信号切り替えスイッチ１６はオフされる。
【００６５】
次に、出力信号の電圧レベルがＨレベルからＬレベルに変化したときは、制御信号Ｂの電圧レベルがＬレベルからＨレベルとなり、Ｌレベル出力短絡検出信号切り換えスイッチ１６がオンされる。一方、制御信号Ａの電圧レベルは、ＨレベルからＬレベルとなるため、Ｈレベル出力短絡信号切り換えスイッチ１５はオフされる。
【００６６】
ここで、図１に示すように、検出信号制御回路１７は、遅延回路２０ａおよび２０ｂを含み、予め所定の遅延時間が設定されている。これにより、制御信号ＡおよびＢの電圧レベルは、出力信号の電圧レベルの変化時から所定時間遅延して変化することとなる。
【００６７】
これは、出力信号の電圧レベルが、ＨレベルからＬレベルにもしくはＬレベルからＨレベルに変化する際にみられる過渡期を経過した後に、出力短絡検出器１２の検出信号切り替えスイッチ１５および１６をオンとし、過渡期においては、いずれの出力短絡検出器１２もオフ状態として誤検出を防止する趣旨である。
【００６８】
最後に、Ｈレベル出力短絡検出器およびＬレベル出力短絡検出器の出力端子にはラッチ回路２４が接続されており、いずれの出力短絡検出器の検出信号切り替えスイッチ１５および１６ともオフされている状態において、出力認識インバータ１３および１４を経由した出力信号が浮いてしまうのを防止している。
【００６９】
以上の構成において、実施の形態１の半導体集積回路が、出力短絡を検出する動作について説明する。今回は、出力信号がＨレベルのときの出力短絡検出動作に着目して説明する。なお、出力信号がＬレベルのときの検出動作についても、同様の手順にて行われることから、説明を省略する。
【００７０】
図３は、実施の形態１の半導体集積回路における出力短絡動作を説明する電圧波形図である。
【００７１】
図３に示すように、出力信号（図３（ａ））、Ｈ出力認識インバータ１３通過後の出力信号（図３（ｂ））、制御信号Ａ（図３（ｃ））および、これに基づいて発生した出力短絡検出信号（図３（ｄ））の電圧波形である。
【００７２】
図３（ａ）を参照して、出力信号は、ＣＰＵ１がデータをＬレベルからＨレベルに書き込んだことに応じて、電圧レベルがＬレベルからＨレベルに変化する。このとき、出力信号の波形には、図３（ａ）に示す過渡現象が見られる。
【００７３】
ここで、正常に動作している場合は、図３（ａ）中の点線で示す電圧波形となり、電圧レベルの高い立ち上がりが得られるが、出力短絡が発生した場合は、実線で示す波形となり、電圧レベルの充分に立ち上がりが得られない。
【００７４】
続いて、出力信号は、Ｈレベル出力短絡検出器のＨ出力認識インバータ１３に入力される。図３（ｂ）に示すように、正常時の出力信号の電圧レベルは、予め設定された閾値以上に立ち上がることから、Ｈレベルと認識され、Ｌレベルに反転する。一方、出力短絡時は電圧レベルが閾値に達しないためにＬレベルと認識され、Ｈレベルに反転される。
【００７５】
図３（ｃ）を参照して、上記の動作に並行して、データがＬレベルからＨレベルに書きこまれた時点から所定の時間を遅延して検出信号制御回路１７から制御信号Ａが発生し、Ｈレベル出力短絡検出器のＨレベル検出信号切り替えスイッチ１５がオンされる。
【００７６】
次に、Ｈレベル検出信号切り替えスイッチ１５がオンされることにより、図３（ｄ）にて示す出力短絡検出信号が発生する。
【００７７】
ここで、出力短絡検出信号は、検出信号切り替えスイッチ１５および１６によって選択された出力信号であり、出力短絡検出時にはＨレベルに、正常動作時にはＬレベルに出力する。
【００７８】
続いて、出力短絡検出信号は、ラッチ回路２４を介してＣＰＵ１に割り込み信号として入力される。
【００７９】
最後に、ＣＰＵ１は、ソフトウェア処理である割り込み処理ルーチンにて、半導体集積回路の外部端子１０より出力されるＨレベルの信号の出力を停止する。これにより出力短絡を回避する。
【００８０】
ここで、Ｈレベルの信号の出力を停止するための処理ルーチンとしては、ＣＰＵ１が方向レジスタ２に、”０”の制御信号を送り、外部端子１０の出力設定を入力設定に切り替えることが挙げられる。
【００８１】
または、データレジスタ３にＬレベルのデータ信号を送り、外部端子１０のＨレベルの出力信号をＬレベルとし、他方の出力信号と電位を一致させることによっても出力短絡を回避することができる。
【００８２】
以上のように、この発明の実施の形態１によれば、出力信号の電圧レベルをインバータに設定された一定の閾値電圧と対比することによって出力短絡を検出し、検出信号をＣＰＵにおいて割り込み信号として処理することにより、出力短絡を回避して回路を保護することができる。
【００８３】
［実施の形態２］
図４は、発明の実施の形態２における半導体集積回路の出力ポートに関係する部分を抽出して、その構成を説明する回路図である。
【００８４】
図４を参照して、実施の形態２の半導体集積回路は、実施の形態１の半導体集積回路とは、Ｈレベル出力短絡検出器のＨ出力認識インバータ１３をＨレベル認識コンパレータ２６に変えて構成し、かつＬレベル出力短絡検出器のＬ出力認識インバータ１４をＬ出力認識コンパレータ２７およびインバータ２８に変えて構成した点で相違する。したがって、共通する部分については、説明を繰り返さない。
【００８５】
Ｈ出力認識コンパレータ２６は、一定の比較電圧が設定されたオペアンプで構成され、比較電圧をマイナス入力端子に受け、出力信号をプラス入力端子に受け、比較結果信号を出力する。
【００８６】
出力信号の電圧レベルが比較電圧以上の場合は、Ｌレベルの比較結果信号を出力する。一方、出力信号の電圧レベルが比較電圧以下の場合は、Ｈレベルの比較結果信号を出力する。
【００８７】
Ｌ出力認識コンパレータ２７は、一定の比較電圧が設定されたオペアンプで構成され、比較電圧をプラス入力端子に受け、出力信号をマイナス入力端子に受け、比較結果信号を出力する。
【００８８】
出力信号の電圧レベルが比較電圧以下の場合は、Ｌ出力認識コンパレータ２７は、Ｈレベルの比較結果信号を出力する。Ｈレベルの比較結果信号は、さらに、インバータ２８において反転され、Ｌレベルの比較結果信号として出力される。
【００８９】
一方、出力信号の電圧レベルが比較電圧以上の場合は、Ｌ出力認識コンパレータ２７は、Ｌレベルの比較結果信号を出力する。続いて、Ｌレベルの比較結果信号は、インバータ２８において、Ｈレベルの信号に反転され、出力される。
【００９０】
ここで、各出力認識コンパレータ２６および２７における比較電圧は、電源電圧９を抵抗分割した比較電圧設定回路２５において設定される。比較電圧の電圧レベルは、比較電圧設定回路２５をソフト制御することにより、ＩＣ１００を載せるシステムとの接続状態（例えば、セットの容量など）に応じて、任意に設定することが可能である。
【００９１】
したがって、出力信号がＨレベルのときは、電圧レベルが比較電圧以下であって、Ｈレベルになりきれない出力信号は、Ｈレベル認識コンパレータ２６にて判定され、Ｈレベルの比較結果信号として出力される。このＨレベルの比較結果信号は、Ｈレベル検出信号選択スイッチ１５がオンされると、出力短絡検出信号として出力され、ラッチ回路２４を介してＣＰＵ１に割り込み信号として入力される。
【００９２】
一方、出力信号がＬレベルのときは、電圧レベルが比較電圧以上であって、Ｌレベルになりきれない出力信号は、Ｌレベル認識コンパレータ２７にて判定され、Ｌレベルの比較結果信号として出力される。続いて、Ｌレベルの比較結果信号は、インバータ２８によってＨレベルに反転される。このＨレベルに反転された比較結果信号は、Ｌレベル検出信号切り替えスイッチ１６がオンされると、出力短絡信号として、ラッチ回路２４を介して、ＣＰＵ１に割り込み信号として入力される。
【００９３】
最後に、ＣＰＵ１は、ソフトウェア処理である割り込み処理ルーチンにより、ＩＣの外部端子１０の出力を停止して出力短絡を回避し、回路を保護する。
【００９４】
以上のように、この発明の実施の形態２によれば、出力信号の電圧レベルをコンパレータに設定された一定の比較電圧と対比することによって出力短絡を検出し、検出信号をＣＰＵにおいて割り込み信号として処理することにより、回路を保護することができる。
【００９５】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００９６】
【発明の効果】
以上のように、この発明によれば、出力信号の電圧レベルをインバータに設定された一定の閾値電圧と対比することによって出力短絡を検出し、検出信号をＣＰＵにおいて割り込み信号として処理することにより、出力短絡を回避して回路を保護することができる。
【００９７】
また、出力信号の電圧レベルをコンパレータに設定された一定の比較電圧と対比することによって出力短絡を検出し、検出信号をＣＰＵにおいて割り込み信号として処理することによっても、出力短絡の回避が可能である。
【図面の簡単な説明】
【図１】この発明の実施の形態１の半導体装置における出力ポートに関係する部分を抽出して示す回路図である。
【図２】この発明の実施の形態１の半導体装置の検出信号制御回路における制御信号ＡおよびＢの発生動作を説明する電圧波形図である。
【図３】この発明の実施の形態１の半導体装置における出力短絡検出動作を説明する電圧波形図である。
【図４】この発明の実施の形態２の半導体装置における出力ポートに関係する部分を抽出して示す回路図である。
【図５】従来の半導体装置における出力ポートに関係する部分を抽出して示す回路図である。
【図６】従来の半導体集積回路の一例における出力短絡保護に関係する部分を抽出して示す回路図である。
【符号の説明】
１　ＣＰＵ、２　方向レジスタ、３　データレジスタ、４　２入力ＮＡＮＤ回路、５　２入力ＮＯＲ回路、６　インバータ、７　ＰＭＯＳ、８　ＮＭＯＳ、９電源電圧、１０　外部端子、１１　入力回路、１２　出力短絡検出器、１３　Ｈ出力認識インバータ、１４　Ｌ出力認識インバータ、１５　Ｈレベル検出信号切り替えスイッチ、１６　Ｌレベル検出信号切り替えスイッチ、１７　検出信号制御回路、１８ａ，１８ｂ　２入力ＮＡＮＤ回路、１９，１９ａ，１９ｂ　インバータ、２０ａ，２０ｂ　遅延回路、２１ａ，２１ｂ　２入力ＥＸＮＯＲ回路、２２ａ，２２ｂ　２入力ＮＡＮＤ回路、２３ａ，２３ｂ　インバータ、２４　ラッチ回路、２５　比較電圧設定回路、２６　Ｈ出力認識コンパレータ、２７　Ｌ出力認識コンパレータ、２８　インバータ、３０　外部出力端子、３１　データ入力信号、３２　トライステート出力バッファ、３３　外部出力信号、３４　制御信号、３５　インバータゲート、３６　２入力ＯＲゲート、４０　外部入力端子、４１，４２　入力保護ダイオード、４３　入力バッファ、１００　半導体集積回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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