(57)【要約】【課題】小規模であり、かつプリフェッチされたデータを高速にパラレル／シリアル変換する半導体記憶装置を提供する。【解決手段】増幅回路（Ｒ／Ａ）１１１，１１２，１２１，１２２は、外部より指定されたコラムアドレスの最下位から２ビット目の値を反映したＥＺＯＲＧ１の値に基づいて、４個のデータバス対のデータに対して、前半（第１または第２番目）に出力するか、後半（第３または第４番目）に出力するかの第１段階の順序づけを行なう。スイッチ回路１１５，１３５，１２５，１４５は、外部より指定されたコラムアドレスの最下位ビットの値を反映したＥＺＯＲＧ０の値に基づいて、前半に出力する２つのデータに対して、いずれを第１番目とし、いずれを第２番目にするか、後半に出力する２つのデータに対して、いずれを第３番目とし、いずれを第４番目にするかの第２段階の順序づけを行なう。【選択図】        図７
2004164769.tif 000002
【特許請求の範囲】
【請求項１】
外部から指定されるコラムアドレスに基づいて、２Ｎ個（Ｎ≧２）のメモリセルのデータを同時に読み出して、各データを２Ｎ個のデータバス対のいずれかへ出力する読み出し回路と、
前記外部から指定されるコラムアドレスに基づいて、前記２Ｎ個のデータバス対のデータに対して、Ｋ（２≦Ｋ≦Ｎ）段階で順次、順序づけを行なう出力回路とを備えた半導体記憶装置。
【請求項２】
前記読み出し回路は、前記外部から指定されるコラムアドレスの最下位からＮ個のビットを除く上位ビットが共通のコラムアドレスで指定されるメモリセルのデータを同時に読出し、
前記出力回路は、前記各段階に対応して、前記２Ｎ個のデータバス対のデータを、前記外部から指定されるコラムアドレスの最下位からＮ個のビットのうちの前記各段階用の１または複数のビットの値に基づいて、前記段階の順序づけを行なう複数個のスイッチ回路を含む、請求項１記載の半導体記憶装置。
【請求項３】
第Ｓ（Ｓ＝１〜Ｋ−１）段階に対応する各スイッチ回路には、コラムアドレスの最下位から（Ｎ−Ｓ＋１）ビット目だけが異なる２つのコラムアドレスで指定される列のメモリセルの２つのデータが入力され、前記外部から指定されたコラムアドレスの最下位から（Ｎ−Ｓ＋１）ビット目の値に基づいて、前記入力されたいずれか一方のデータを、第（Ｓ＋１）段階の順序づけを行なうスイッチ回路のうち、前記入力された他方のデータが入力されるスイッチ回路よりも、入力データを先に出力するスイッチ回路に出力する、請求項２記載の半導体記憶装置。
【請求項４】
前記第Ｓ段階に対応する各スイッチ回路は、さらに、前記他方のデータを、第（Ｓ＋１）段階の順序づけを行なうスイッチ回路のうち、前記一方のデータが入力されるスイッチ回路よりも、入力データを後に出力するスイッチ回路に出力する、請求項３記載の半導体記憶装置。
【請求項５】
前記第Ｋ段階に対応する前記各スイッチ回路には、コラムアドレスの最下位から（Ｎ−Ｋ＋１）ビット目までが異なる２（Ｎ−Ｋ＋１）個のコラムアドレスで指定される列のメモリセルのいずれかのデータが入力され、前記外部から指定されたコラムアドレスの最下位から（Ｎ−Ｋ＋１）ビット目までの値に基づいて、前記入力されたデータを２（Ｎ−Ｋ＋１）通りの順序のうちのいずれかの順序で出力する、請求項２記載の半導体記憶装置。
【請求項６】
外部から指定されるコラムアドレスに基づいて、２Ｎ個（Ｎ≧２）のメモリセルのデータを２Ｎ個（Ｎ≧２）の入出力線に同時に読み出して、当該入出力線のデータに対して、第１〜第Ｋ１（１≦Ｋ１＜Ｎ）のＫ１段階で順次、順序づけを行ない、各データを、２Ｋ１個のデータバス対群のうち、当該データの順序に対応するデータバス対群に含まれるデータバス対へ出力する読み出し回路と、
前記外部から指定されるコラムアドレスに基づいて、前記各データバス対群に含まれるデータバス対のデータに対して、第（Ｋ１＋１）〜第（Ｋ１＋Ｋ２）（１≦Ｋ２＜Ｎ、２≦（Ｋ１＋Ｋ２）≦Ｎ）のＫ２段階で順次、順序づけを行なう出力回路とを備えた半導体記憶装置。
【請求項７】
前記読み出し回路は、前記外部から指定されるコラムアドレスの最下位からＮ個のビットを除く上位ビットが共通のコラムアドレスで指定されるメモリセルのデータを同時に読出し、
前記読み出し回路および前記出力回路は、順序づけを行なう各段階に対応して、複数のスイッチ回路を含み、
Ｋ１≧２のときには、
前記読み出し回路内に含まれる第Ｓ段階（Ｓ＝１〜（Ｋ１−１））に対応する各スイッチ回路には、コラムアドレスの最下位から（Ｎ−Ｓ＋１）ビット目だけが異なる２つのコラムアドレスで指定されるメモリセルの２つのデータが入力され、前記外部から指定されたコラムアドレスの最下位から（Ｎ−Ｓ＋１）ビット目の値に基づいて、前記入力されるいずれか一方のデータを、第（Ｓ＋１）段階の順序づけを行なうスイッチ回路のうち、前記入力される他方のデータが入力されるスイッチ回路よりも、入力データを先に出力するスイッチ回路に出力し、前記他方のデータを、第（Ｓ＋１）段階の順序づけを行なうスイッチ回路のうち、前記一方のデータが入力されるスイッチ回路よりも、入力データを後に出力するスイッチ回路に出力する、請求項６記載の半導体記憶装置。
【請求項８】
第Ｋ１段階に対応する各スイッチ回路には、コラムアドレスの最下位から（Ｎ−Ｋ１＋１）ビット目だけが異なる２つのコラムアドレスで指定されるメモリセルの２つのデータが入力され、前記外部から指定されたコラムアドレスの最下位から（Ｎ−Ｋ１＋１）ビット目の値に基づいて、前記入力されるいずれか一方のデータを、前記入力される他方のデータが出力されるデータバス対群に含まれるデータバス対よりも、読出し回路から受け取ったデータを先に前記出力回路に出力するデータバス対群に含まれるデータバス対へ出力し、
前記他方のデータを、前記一方のデータが出力されるデータバス対群に含まれるデータバス対よりも、読出し回路から受け取ったデータを後に前記出力回路に出力するデータバス対群に含まれるデータバス対へ出力する、請求項７記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置に関し、特に、プリフェッチ動作を行なうＤＤＲ  ＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ  Ｄｙｎａｍｉｃ  Ｒａｎｄａｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）に関する。
【０００２】
【従来の技術】
外部から供給されるクロック信号に同期して動作するシンクロナスダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）の中で、外部クロック信号の立ち上がエッジと、立下りエッジに同期してデータの入出力が行われるものをダブルデータレート  シンクロナスダイナミックランダムアクセスメモリ（Ｄｏｕｂｌｅ  Ｄａｔａ  Ｒａｔｅ  ＳＤＲＡＭ、以下、ＤＤＲ  ＳＤＲＡＭと称する）という。
【０００３】
ＤＤＲでは、メモリセルアレイから外部クロックサイクル周期で行われるデータの読出は、一度の読出動作で各出力回路に対して複数ビットのデータが読出されるプリフェッチ動作が前提となっている。
【０００４】
このようなプリフェッチ動作を行なうＤＤＲの構成および動作については、たとえば、特許文献１に開示されている。
【０００５】
プリフェッチ動作を行なうＤＤＲでは、外部クロックの１サイクルごとに２Ｎビット分のデータがメモリセルアレイから一括して出力回路に読出され、出力回路において２Ｎビットのデータが順序付けされて外部クロックの半サイクルごとに外部へ出力される構成となっている。
【０００６】
Ｎ＝１のＤＤＲをＤＤＲ−Ｉと呼び、Ｎ＝２のＤＤＲをＤＤＲ−ＩＩと呼ぶ。ＤＤＲ−ＩとＤＤＲ−ＩＩとは、ＪＥＤＥＣ（Ｊｏｉｎｔ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅ  Ｅｎｇｉｎｅｅｒｉｎｇ  Ｃｏｕｎｃｉｌ（米国電子標準化委員会））によって、その仕様が規定されている。
【０００７】
さて、このような２Ｎ個のデータをプリフェッチ動作を行なうＤＤＲは、プリフェッチ動作を行なわないＤＤＲに比べて、チップの動作周波数は、２Ｎ−１倍になり、１ピン当たりのデータ転送速度は２Ｎ倍になる。
【０００８】
より具体的には、１サイクル周期Ｔｃａ＝６ｎｓの場合に、プリフェッチ動作を行なわないＳＤＲ  ＳＤＲＡＭでは、動作周波数が１６６ＭＨｚで、１ピン当たりのデータ転送速度が１６６ＭＨｚである。
【０００９】
これに対して、Ｎ＝１のプリフェッチ動作を行なうＤＤＲ  ＳＤＲＡＭ（ＤＤＲ−Ｉ）では、動作周波数が１６６ＭＨｚで、１ピン当たりのデータ転送速度が３３３ＭＨｚとなる。また、Ｎ＝２のプリフェッチ動作を行なうＤＤＲ  ＳＤＲＡＭ（ＤＤＲ−ＩＩ）では、動作周波数が３３３ＭＨｚで、１ピン当たりのデータ転送速度が６６６ＭＨｚとなる。
【００１０】
【特許文献１】
特開平８−１７１８４号公報
【００１１】
【発明が解決しようとする課題】
しかしながら、上述のようなプリフェッチによって同時に読み出されたパラレルデータを順序づけてシルアルデータにＰ／Ｓ変換する出力回路において、次のような問題がある。
【００１２】
たとえば、４ビットプリフェッチ（Ｎ＝２）の場合でいうと、１ＤＱ端子当たり、１６個のセレクタが必要となり、出力回路が大規模化する。
【００１３】
さらに、出力回路内の、配線長が長くなり、高速にＰ／Ｓ変換することができない。
【００１４】
そこで、本発明は、小規模で、かつプリフェッチされたデータを高速にＰ／Ｓ変換することのできる半導体記憶装置を提供することを目的とする。
【００１５】
【課題を解決するための手段】
上記課題を解決するために、この発明に係わる半導体記憶装置は、外部から指定されるコラムアドレスに基づいて、２Ｎ個（Ｎ≧２）のメモリセルのデータを同時に読み出して、各データを２Ｎ個のデータバス対のいずれかへ出力する読み出し回路と、前記外部から指定されるコラムアドレスに基づいて、前記２Ｎ個のデータバス対のデータに対して、Ｋ（２≦Ｋ≦Ｎ）段階で順次、順序づけを行なう出力回路とを備える。
【００１６】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を用いて説明する。
【００１７】
＜第１の実施形態＞
図１は、本実施の形態の半導体記憶装置５１０の全体構成の概略ブロック図である。同図は、半導体記憶装置５１０について、データ入出力に関する主要部分のみを代表的に示す。
【００１８】
図１を参照して、半導体記憶装置５１０は、クロック端子５１２と、制御信号端子５１４と、アドレス端子５１６と、データ入出力端子５１８と、データストローブ信号入出力端子５２０と、クロックバッファ５２２と、制御信号バッファ５２４と、アドレスバッファ５２６と、データＤＱ０〜ＤＱ１５に関する入力バッファ５２８と、データストローブ信号ＵＤＱＳ，ＬＤＱＳに関する入力バッファ５３２および出力バッファ５３４と、出力回路１００と、Ｓ／Ｐ（シリアル／パラレル）変換回路＆ライトドライバ５３８と、ＤＱＳ発生回路５４０と、ＤＬＬ回路５４１と、出力回路１００と、制御回路５４２と、ロウデコーダ５４４と、コラムデコーダ５４６と、読出し＆書込み回路５４８と、センスアンプ５５０と、メモリセルアレイ５５２とを備える。
【００１９】
本実施の形態では、半導体記憶装置５１０は、ＤＤＲ−ＩＩとする。すなわち、半導体記憶装置５１０は、メモリセルアレイ５５２から外部クロック周期で行われるデータの読出しにおいて、一度の読出しで４×ｎビット（ｎは半導体記憶装置におけるビット幅、つまりＤＱ端子の数で、半導体記憶装置５１０においてはｎ＝１６とする。）のデータが読出される４ビットプリフェッチ構成となっている。すなわち、外部クロック１サイクルごとに、ｎ個の出力回路１００に対して各々４ビット分のデータがメモリセルアレイ５５２から読出され、各々の出力回路１００において４ビットのデータが順序付けされて半サイクル周期で転送され、外部へ出力される構成となっている。
【００２０】
また、データ書込時においては、半導体記憶装置５１０は、外部クロックの立ち上がりおよび立下りに同期して外部クロック半サイクル当たりｎビット（ｎ＝１６）のデータを取込み、外部クロック１サイクルで４×ｎビットのデータを一括してメモリセルアレイ５５２に書込む。
【００２１】
メモリセルアレイ５５２は、各々がデータを記憶する複数のメモリセルからなる。メモリセルアレイ５５２は、各々が独立して動作が可能な４つのバンクからなる。
【００２２】
クロック端子５１２は、互いに相補な外部クロック信号ＥＸＴＣＬＫ，ＥＸＴＺＣＬＫおよびクロックイネーブル信号ＣＫＥを受ける。制御信号端子５１４は、チップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥおよび入力データマスク信号ＵＤＭ，ＬＤＭのコマンド制御信号を受ける。
【００２３】
アドレス端子５１６は、アドレス信号Ａ０〜Ａ１２およびバンクアドレス信号ＢＡ０，ＢＡ１を受ける。
【００２４】
データ入出力端子５１８は、半導体記憶装置５１０において読み書きされるデータを外部とやり取りする端子である。データ入出力端子５１８は、データ書込時は外部から入力されるデータＤＱ０〜ＤＱ１５を受け、データ読出時はデータＤＱ０〜ＤＱ１５を外部へ出力する。
【００２５】
データストローブ信号入出力端子５２０は、データ書込時はデータＤＱ０〜ＤＱ１５を外部から読込むためのデータストローブ信号ＵＤＱＳ，ＬＤＱＳを外部から受け、データ読出時は外部コントローラがデータＤＱ０〜ＤＱ１５を読込むためのデータストローブ信号ＵＤＱＳ，ＬＤＱＳを外部に対して出力する。
【００２６】
クロックバッファ５２２は、外部クロック信号ＥＸＴＣＬＫ，ＥＸＴＺＣＬＫおよびクロックイネーブル信号ＣＫＥを受けて内部クロック信号を発生し、制御信号バッファ５２４、アドレスバッファ５２６およびＤＬＬ回路５４１へ出力する。
【００２７】
制御信号バッファ５２４は、クロックバッファ５２２から受ける内部クロックに同期して、チップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥおよび入力データマスク信号ＵＤＭ，ＬＤＭを取込んでラッチし、コマンド制御信号を制御回路５４２へ出力する。
【００２８】
アドレスバッファ５２６は、クロックバッファ５２２から受ける内部クロック信号に同期して、アドレス信号Ａ０〜Ａ１２とバンクアドレス信号ＢＡ０，ＢＡ１とを取込んでラッチし、内部アドレス（ロウアドレスＸＡとコラムアドレスＣＡ）を発生してロウデコーダ５４４およびコラムデコーダ５４６へ出力する。
【００２９】
ロウデコータ５４４は、ロウアドレスＸＡに応じてメモリセルアレイ５１０における行選択を実行する。具体的には、メモリセルアレイ５１０においてメモリセル行ごとに配置されたワード線（図示せず）の選択的な活性化を制御する。
【００３０】
コラムデコータ５４６は、コラムアドレスＣＡに応じてメモリセルアレイ５１０における列選択を実行する。具体的には、メモリセルアレイ５１０において複数のセンスアンプをアレイ内Ｉ／Ｏ線（図示せず）を介して選択的に読出し＆書込み回路５４８と接続する。コラムデコーダ５４６は、４ビットプリフェッチ方式では、アドレスバッファ５２６で発生したコラムアドレスＣＡと、その下位２ビットを除く上位ビットを共通にする４つのコラムアドレスＣＡで指定される列を選択する。
【００３１】
センスアンプ５５０は、列選択結果に応じたビット線と結合されて、選択された列のビット線の電圧を増幅する。
【００３２】
読出し＆書込み回路５４８は、メモリセルのデータを増幅してデータバス対へ出力する読出し回路６００と、データバス対のデータを増幅してメモリセルへ出力する書込み回路６１０とを含む。
【００３３】
図２は、メモリセルアレイ５５２内のメモリセルＭＣ、センスアンプ５５０、および読出し回路６００における、１つのＤＱ端子に対するデータの流れを説明するための機能ブロック図である。
【００３４】
同図では、アドレスバッファ５２６で発生したコラムアドレスＣＡと、下位２ビットを除く上位ビットが共通の４つのコラムアドレスＣＡで指定される列のメモリセルからのデータが並列に読み出されるための構成を示している。ここで、コラムアドレスＣＡの最下位ビットをＣＡ０と記し、最下位ビットの次の上位ビットをＣＡ１と記す。
【００３５】
センスアンプ５５０ａ〜ｄは、それぞれ接続されたビット線対ＢＬ、／ＢＬに読み出されたデータを検出して増幅する。
【００３６】
適当な時間経過後、デコード信号ＹＡと、コラムデコードイネーブル信号ＣＤＥが「Ｈ」になり、ＡＮＤゲート６０３ａ〜ｄの出力が「Ｈ」となり、コラム選択線ＣＳＬａ〜ｄが選択される。
【００３７】
これにより、Ｉ／Ｏ線対Ｉ／Ｏ１１，ＺＩ／Ｏ１１に、センスアンプ５５０ａからＣＡ１＝１、かつＣＡ０＝１で指定されるメモリセルのデータＤ３が出力される。Ｉ／Ｏ線対Ｉ／Ｏ１０，ＺＩ／Ｏ１０に、センスアンプ５５０ｂからＣＡ１＝１、かつＣＡ０＝０で指定されるメモリセルのデータＤ２が出力される。Ｉ／Ｏ線対Ｉ／Ｏ０１，ＺＩ／Ｏ０１に、センスアンプ５５０ｃからＣＡ１＝０、かつＣＡ０＝１で指定されるメモリセルのデータＤ１が出力される。Ｉ／Ｏ線対Ｉ／Ｏ００，ＺＩ／Ｏ００に、センスアンプ５５０ｄからＣＡ１＝０、かつＣＡ０＝０で指定されるメモリセルのデータＤ０が出力される。
【００３８】
読出し回路６００ａ〜ｄは、増幅回路（Ｐ／Ａ）６０１ａ〜ｄと、シフトレジスタ＆ドライバ６０２ａ〜ｄを含む。
【００３９】
増幅回路（Ｐ／Ａ）６０１ａ〜ｄは、それぞれ接続されたＩ／Ｏ線対のデータを増幅して、それぞれ接続されたデータ線対ＰＡＤｎ（ｎ＝０〜３）に出力する。
【００４０】
シフトレジスタ＆ドライバ６０２ａ〜ｄは、それぞれ接続されたデータ線対ＰＡＤｎ（ｎ＝０〜３）から入力されるデータを制御回路５４２で生成される制御信号ＲＤＴが「Ｈ」になるまで保持し、制御信号ＲＤＴが「Ｈ」になったタイミングで、入力されたデータを小振幅データにして、それぞれ接続されたデータバス対ＤＢＸＸ（ＸＸ＝００，０１，１０，１１）へ出力する。
【００４１】
以上より、外部より与えられたコラムアドレスＣＡに対して、そのコラムアドレスと下位２ビットを除く上位ビットが共通のコラムアドレスＣＡで指定される４つのメモリセルのデータが各データバス対に並列に読み出される。
【００４２】
すなわち、ＣＡ１＝０、かつＣＡ０＝０で指定される列のメモリセルのデータＤ０がデータバス対ＤＢ００，ＺＤＢ００に出力される。ＣＡ１＝０、かつＣＡ０＝１で指定される列のメモリセルのデータＤ１がデータバス対ＤＢ０１，ＺＤＢ０１に出力される。ＣＡ１＝１、かつＣＡ０＝０で指定される列のメモリセルのデータＤ２がデータバス対ＤＢ１０，ＺＤＢ１０に出力される。ＣＡ１＝１、かつＣＡ０＝１で指定される列のメモリセルのデータＤ３がデータバス対ＤＢ１１，ＺＤＢ１１に出力される。
【００４３】
出力回路１００は、データラッチ＆Ｐ／Ｓ変換回路５３６と、出力ドライバ５３０とからなる。
【００４４】
データラッチ＆Ｐ／Ｓ変換回路５３６は、データ読出時において、制御回路５４２から与えられる制御信号ＥＺＯＲＧ０、ＥＺＯＲＧ１、およびＺＲＤＡＩに応じて、読出し＆書込み回路５４８から送られる読出データを増幅する。データラッチ＆Ｐ／Ｓ変換回路５３６は、増幅された読出しデータに対して、Ｐ／Ｓ変換（パラレル／シリアル変換）を行なう。すなわち、データラッチ＆Ｐ／Ｓ変換回路５３６は、４ビットプリフェッチ方式では、各データＤＱｉ（ｉ：０〜１５）に対して、一度に読出された４個のデータ（パラレルデータ）を順序付けし、つまりシリアルデータに変換して、出力ドライバ５３０へ出力する。外部より与えられるコラムアドレスＣＡの下位２ビットであるＣＡ１およびＣＡ０は、４個のデータの出力順序を定める。
【００４５】
図３は、外部より与えられるコラムアドレスＣＡの下位２ビットであるＣＡ１およびＣＡ０と、４個のデータの出力順序の関係を示す（アドレッシング方式がインターリーブの場合）。ＣＡ１＝０、かつＣＡ０＝０のときには、Ｄ０（ＣＡ１＝０、ＣＡ０＝０で指定される）→Ｄ１（ＣＡ１＝０、ＣＡ０＝１で指定される）→Ｄ２（ＣＡ１＝１、ＣＡ０＝０で指定される）→Ｄ３（ＣＡ１＝１、ＣＡ０＝１で指定される）の順番に出力される。
【００４６】
ＣＡ１＝０、かつＣＡ０＝１のときには、Ｄ１（ＣＡ１＝０、ＣＡ０＝１で指定される）→Ｄ０（ＣＡ１＝０、ＣＡ０＝０で指定される）→Ｄ３（ＣＡ１＝１、ＣＡ０＝１で指定される）→Ｄ２（ＣＡ１＝１、ＣＡ０＝０で指定される）の順番に出力される。
【００４７】
ＣＡ１＝１、かつＣＡ０＝０のときには、Ｄ２（ＣＡ１＝１、ＣＡ０＝０で指定される）→Ｄ３（ＣＡ１＝１、ＣＡ０＝１で指定される）→Ｄ０（ＣＡ１＝０、ＣＡ０＝０で指定される）→Ｄ１（ＣＡ１＝０、ＣＡ０＝１で指定される）の順番に出力される。
【００４８】
ＣＡ１＝１、かつＣＡ０＝１のときには、Ｄ３（ＣＡ１＝１、ＣＡ０＝１で指定される）→Ｄ２（ＣＡ１＝１、ＣＡ０＝０で指定される）→Ｄ１（ＣＡ１＝０、ＣＡ０＝１で指定される）→Ｄ０（ＣＡ１＝０、ＣＡ０＝０で指定される）の順番に出力される。
【００４９】
以上のように、外部より与えられるコラムアドレスＣＡで指定される列のメモリセルのデータが第１番目に出力される。また、前半にデータが出力される２つのメモリセルは、その指定コラムアドレスのＣＡ１が同一であり、後半にデータが出力される２つのメモリセルは、その指定コラムアドレスのＣＡ１が同一である。
【００５０】
出力ドライバ５３０は、直列に変換されたデータＤＱ０〜ＤＱ１５をデータ入出力端子５１８へ出力する。
【００５１】
Ｓ／Ｐ変換回路＆ライトドライバ５３８は、データ書込時において、４ビットプリフェッチ方式では、外部クロック半サイクル当たり１ビットずつ入力バッファ５２８から受ける各データＤＱｉを外部クロック１サイクルごとに４ビット並列に読み出し＆書込み回路５４８へ出力する。
【００５２】
入力バッファ５３２は、外部からデータストローブ信号ＵＤＱＳ，ＬＤＱＳを受け付ける。
【００５３】
入力バッファ５２８は、入力バッファ５３２が外部から受けるデータストローブ信号ＵＤＱＳ，ＬＤＱＳに同期して、データＤＱ０〜ＤＱ１５を受け付ける。
【００５４】
出力バッファ５３４は、ＤＬＬ回路５１１の出力に同期して動作するＤＱＳ発生回路５４０が発生するデータストローブ信号ＵＤＱＳ，ＬＤＱＳを取込む。出力バッファ５３４は、データＤＱ０〜ＤＱ１５を出力する出力ドライバ５３０とともにＤＬＬ回路５４１の出力に同期して動作し、データストローブ信号ＵＤＱＳ，ＬＤＱＳをデータストローブ信号入出力端子５２０へ出力する。
【００５５】
制御回路５４２は、クロックバッファ５２２の出力に同期して、制御信号バッファ５２４からコマンド制御信号を取込み、取込んだコマンド制御信号に基づいてロウデコーダ５４４、コラムデコーダ５４６および読出し＆書込み回路５４８を制御する。これによって、メモリセルアレイ５５２に対してデータＤＱ０〜ＤＱ１５の読出、書込が行われる。また、制御回路５４２は、取込んだコマンド制御信号に基づいて、ＤＱＳ発生回路５４０におけるデータストローブ信号の発生についての制御も行なう。
【００５６】
さらに、制御回路５４２は、制御信号ＲＤＴ、ＥＺＯＲＧ０、ＥＺＯＲＧ１、およびＺＲＤＡＩの発生の制御を行なう。
【００５７】
すなわち、制御回路５４２は、ＣＡＳレイテンシ（後述する）に応じて適当なサイクルだけアドレスビットＣＡ０およびＣＡ１をシフトさせて、制御信号ＥＺＯＲＧ０およびＥＺＯＲＧ１を生成し、出力回路１００に出力する。制御回路５４２は、ＣＡ１＝「０」ならばＥＺＯＲＧ１＝「１」に設定し、ＣＡ１＝「１」ならばＥＺＯＲＧ１＝「０」に設定する。また、制御回路５４２は、ＣＡ０＝「０」ならばＥＺＯＲＧ０＝「１」に設定し、ＣＡ０＝「１」ならばＥＺＯＲＧ０＝「０」に設定する。
【００５８】
また、制御回路５４２は、ＤＬＬクロックＣＬＫ＿Ｐ、ＣＬＫ＿Ｎをトリガとして、制御信号ＲＤＴを「Ｈ」に設定する。
【００５９】
また、制御回路５４２は、制御信号ＲＤＴが「Ｈ」になることに応じて、制御信号ＺＲＤＡＩを「Ｈ」に設定する。
【００６０】
ＤＬＬ（Ｄｅｌａｙ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路５４１は、外部クロック信号ＥＸＴＣＬＫ，ＥＸＴＺＣＬＫのエッジとデータＤＱの出力とのタイミング差ｔＡＣを一定範囲内に収まるようにするため、外部クロック信号ＥＸＴＣＬＫを遅延させた、内部クロック信号ＣＬＫ＿Ｐ，ＣＬＫ＿Ｎを生成する。この内部クロック信号ＣＬＫ＿Ｐ，ＣＬＫ＿Ｎをトリガとして、メモリセルから読み出されたデータが、読出し回路６００および出力回路１００において、順次処理されて、データ入出力端子５１８から出力される。
【００６１】
図４は、ＤＤＲ−ＩＩからデータを読出す際のデータ出力のタイミングを示す。このＤＲＡＭでは、プリフェッチされるデータ数は４ビットで、ＣＡＳレイテンシＣＬは４、バースト長ＢＬは４、アドレッシングはインターリーブＩｎｔ．に設定されている。ＣＡＳレイテンシとは、ＤＤＲ−ＩＩが外部からＲＥＡＤコマンド（データを読み出すためのコマンド）を受け付けてから読み出しデータを外部へ出力し始めるまでのサイクル数を表わす。ここで、１サイクルは、外部クロックＥＸＴＣＬＫの立ち上がり時点から次の立ち上り時点までとする。バースト長とは、ＲＥＡＤコマンドに応じて、連続して読み出されるビット数を表わす。
【００６２】
同図を参照して、外部クロックＥＸＴＣＬＫは、一定周期でハイレベル（以下Ｈレベルとも称する）およびローレベル（以下、単にＬレベルとも称する）を繰返す。
【００６３】
まず、ロウデコーダ５４４によってロウアドレスに対応するワード線ＷＬが選択レベルの「Ｈ」レベルに立上げられ、ビット線対ＢＬ，／ＢＬにメモリセルのデータに応じたデータが出力される。そして、センスアンプ５０５が活性化され、ビット線対ＢＬ、／ＢＬのデータが増幅される。
【００６４】
外部クロック信号ＥＸＴＣＬＫ＃０の立ち上がりエッジで、Ｒｅａｄコマンド（／ＲＡＳ＝Ｈ，／ＣＡＳ＝Ｌ，／ＷＥ＝Ｈ）およびコラムアドレスＣＡを受け付ける。
【００６５】
次いで、コラムデコーダ５４６によってコラムアドレスＣＡと、最下位から２個のビットを除く上位ビットが共通のアドレスで指定される４つの列選択線ＣＳＬａ〜ｄが選択されて、その列選択線ＣＳＬａ〜ｄに対応するビット線対ＢＬ，／ＢＬのデータが、Ｉ／Ｏ線対を経由して、データ線対ＰＡＤｎ，／ＰＡＤｎ（ｎ＝０〜３）に出力され、シフトレジスタ＆ドライバ６０２ａ〜ｄで保持される。
【００６６】
次に、制御回路５４２で、ＥＸＴＣＬＫ＃２を起点に制御信号ＲＤＴが活性化し、この活性化に同期して、シフトレジスタ＆ドライバ６０２ａ〜ｄ内に保持されているデータがデータバス対ＤＢｎ，ＺＤＢｎ（ｎ＝００、０１、１０、１１）へ出力される。
【００６７】
出力回路１００は、データバス対対ＤＢｎ，ＺＤＢｎ（ｎ＝００、０１、１０、１１）のデータＤ０、Ｄ１、Ｄ２およびＤ３をＰ／Ｓ変換し、ＤＬＬクロックＣＬＫ＿Ｐ，ＣＬＫ＿Ｎの論理和からなるクロック信号ＣＬＫＯのエッジに同期して、データＤ０〜Ｄ３を外部に出力する。
【００６８】
このようにして、連続して４ビットのデータ信号（データ入出力端子１つ当たり）が読出される。
【００６９】
（従来の構成）
次に、Ｐ／Ｓ変換の詳細な構成について説明する。
【００７０】
図５は、従来の出力回路（１ＤＱ端子当たり）の構成を示す。同図を参照して、出力回路１０１は、制御信号生成回路３０と、クロック発生回路２２０と、出力データラッチ回路１４０と、出力ドライバ５３０とを含む。
【００７１】
出力回路１０１は、さらに、各データバス対ごとに、増幅＆選択回路４０、５０、６０および７０を備える。
【００７２】
クロック発生回路２２０は、ＤＬＬクロックＣＬＫ＿Ｐ，ＣＬＫ＿Ｎの論理和からなるクロック信号である出力トリガ信号ＣＬＫＯ、およびＣＬＫＯに相補な信号である／ＣＬＫＯを生成して、出力データラッチ回路１４０に送る。
【００７３】
制御信号生成回路３０には、制御回路５４２から制御信号ＥＺＯＲＧ０およびＥＺＯＲＧ１が入力される。ＥＺＯＲＧ０は、制御回路５４２により、ＣＡ０＝「０」のときに「１」に設定され、ＣＡ０＝「１」のときに「０」に設定されている。ＥＺＯＲＧ１は、制御回路５４２により、ＣＡ１＝「０」のときに「１」に設定され、ＣＡ１＝「１」のときに「１」に設定されている。
【００７４】
ＡＮＤ回路３１は、ＥＺＯＲＧ０およびＥＺＯＲＧ１を入力し、制御信号Ｓ００を出力する。ＡＮＤ回路３２は、ＥＺＯＲＧ０の反転信号およびＥＺＯＲＧ１を入力し、制御信号Ｓ０１を出力する。ＡＮＤ回路３３は、ＥＺＯＲＧ０およびＥＺＯＲＧ１の反転信号を入力し、制御信号Ｓ１０を出力する。ＡＮＤ回路３４は、ＥＺＯＲＧ０の反転信号およびＥＺＯＲＧ１の反転信号を入力し、制御信号Ｓ１１を出力する。
【００７５】
増幅＆選択回路４０は、増幅回路（Ｒ／Ａ）４１と、ラッチ回路４２と、スイッチ回路４３とを含む。
【００７６】
図６（ａ）は、増幅回路（Ｒ／Ａ）４１の構成を示す。同図に示すように、増幅回路４１は、制御信号ＺＲＤＡＩの活性化に応じて、データバス対ＤＢ００，ＺＤＢ００のデータＤ０を増幅する。
【００７７】
ラッチ回路４２は、増幅回路４１で増幅されたデータを保持する。
スイッチ回路４３は、セレクタ４４，４５，４６および４７を含む。セレクタ４４は、制御信号Ｓ００が「Ｈ」のときには、ラッチ回路４２から出力されるデータＤ０を１ｓｔ  ｄａｔａとしてデータ線ＤＤ１に出力し、制御信号Ｓ００が「Ｌ」のときには、ラッチ回路４２から出力されるデータＤ０を出力しない。セレクタ４５は、制御信号Ｓ０１が「Ｈ」のときには、ラッチ回路４２から出力されるデータＤ０を２ｎｄ  ｄａｔａとしてデータ線ＤＤ２に出力し、制御信号Ｓ０１が「Ｌ」のときには、ラッチ回路４２から出力されるデータＤ０を出力しない。セレクタ４６は、制御信号Ｓ１０が「Ｈ」のときには、ラッチ回路４２から出力されるデータＤ０を３ｒｄ  ｄａｔａとしてデータ線ＤＤ３に出力し、制御信号Ｓ１０が「Ｌ」のときには、ラッチ回路４２から出力されるデータＤ０を出力しない。セレクタ４７は、制御信号Ｓ１１が「Ｈ」のときには、ラッチ回路４２から出力されるデータＤ０を４ｔｈ  ｄａｔａとしてデータ線ＤＤ４に出力し、制御信号Ｓ１１が「Ｌ」のときには、ラッチ回路４２から出力されるデータＤ０を出力しない。
【００７８】
増幅＆選択回路５０は、増幅回路５１と、ラッチ回路５２と、スイッチ回路５３とを含む。
【００７９】
図６（ｂ）は、増幅回路（Ｒ／Ａ）５１の構成を示す。同図に示すように、増幅回路５１は、制御信号ＺＲＤＡＩの活性化に応じて、データバス対ＤＢ０１，ＺＤＢ０１のデータＤ１を増幅する。
【００８０】
ラッチ回路５２は、増幅回路５１で増幅されたデータを保持する。
スイッチ回路５３は、セレクタ５４，５５，５６および５７を含む。セレクタ５４は、制御信号Ｓ０１が「Ｈ」のときには、ラッチ回路５２から出力されるデータＤ１を１ｓｔ  ｄａｔａとしてデータ線ＤＤ１に出力し、制御信号Ｓ０１が「Ｌ」のときには、ラッチ回路５２から出力されるデータＤ１を出力しない。セレクタ５５は、制御信号Ｓ００が「Ｈ」のときには、ラッチ回路５２から出力されるデータＤ１を２ｎｄ  ｄａｔａとしてデータ線ＤＤ２に出力し、制御信号Ｓ００が「Ｌ」のときには、ラッチ回路５２から出力されるデータＤ１を出力しない。セレクタ５６は、制御信号Ｓ１１が「Ｈ」のときには、ラッチ回路５２から出力されるデータＤ１を３ｒｄ  ｄａｔａとしてデータ線ＤＤ３に出力し、制御信号Ｓ１１が「Ｌ」のときには、ラッチ回路５２から出力されるデータＤ１を出力しない。セレクタ５７は、制御信号Ｓ１０が「Ｈ」のときには、ラッチ回路５２から出力されるデータＤ１を４ｔｈ  ｄａｔａとしてデータ線ＤＤ４に出力し、制御信号Ｓ１０が「Ｌ」のときには、ラッチ回路５２から出力されるデータＤ１を出力しない。
【００８１】
増幅＆変換回路６０は、増幅回路６１と、ラッチ回路６２と、スイッチ回路６３とを含む。
【００８２】
図６（ｃ）は、増幅回路（Ｒ／Ａ）６１の構成を示す。同図に示すように、増幅回路６１は、制御信号ＺＲＤＡＩの活性化に応じて、データバス対ＤＢ１０，ＺＤＢ１０のデータＤ２を増幅する。
【００８３】
ラッチ回路６２は、増幅回路６１で増幅されたデータを保持する。
スイッチ回路６３は、セレクタ６４，６５，６６および６７を含む。セレクタ６４は、制御信号Ｓ１０が「Ｈ」のときには、ラッチ回路６２から出力されるデータＤ２を１ｓｔ  ｄａｔａとしてデータ線ＤＤ１に出力し、制御信号Ｓ１０が「Ｌ」のときには、ラッチ回路６２から出力されるデータＤ２を出力しない。セレクタ６５は、制御信号Ｓ１１が「Ｈ」のときには、ラッチ回路６２から出力されるデータＤ２を２ｎｄ  ｄａｔａとしてデータ線ＤＤ２に出力し、制御信号Ｓ１１が「Ｌ」のときには、ラッチ回路６２から出力されるデータＤ２を出力しない。セレクタ６６は、制御信号Ｓ００が「Ｈ」のときには、ラッチ回路６２から出力されるデータＤ２を３ｒｄ  ｄａｔａとしてデータ線ＤＤ３に出力し、制御信号Ｓ００が「Ｌ」のときには、ラッチ回路６２から出力されるデータＤ２を出力しない。セレクタ６７は、制御信号Ｓ０１が「Ｈ」のときには、ラッチ回路６２から出力されるデータＤ２を４ｔｈ  ｄａｔａとしてデータ線ＤＤ４に出力し、制御信号Ｓ０１が「Ｌ」のときには、ラッチ回路６２から出力されるデータＤ２を出力しない。
【００８４】
増幅＆選択回路７０は、増幅回路７１と、ラッチ回路７２と、スイッチ回路７３とを含む。
【００８５】
図６（ｄ）は、増幅回路（Ｒ／Ａ）７１の構成を示す。同図に示すように、増幅回路７１は、制御信号ＺＲＤＡＩの活性化に応じて、データバス対ＤＢ１１，ＺＤＢ１１のデータＤ３を増幅する。
【００８６】
ラッチ回路７２は、増幅回路７１で増幅されたデータを保持する。
スイッチ回路７３は、セレクタ７４，７５，７６および７７を含む。セレクタ７４は、制御信号Ｓ１１が「Ｈ」のときには、ラッチ回路７２から出力されるデータＤ３を１ｓｔ  ｄａｔａとしてデータ線ＤＤ１に出力し、制御信号Ｓ１１が「Ｌ」のときには、ラッチ回路７２から出力されるデータＤ３を出力しない。セレクタ７５は、制御信号Ｓ１０が「Ｈ」のときには、ラッチ回路７２から出力されるデータＤ３を２ｎｄ  ｄａｔａとしてデータ線ＤＤ２に出力し、制御信号Ｓ１０が「Ｌ」のときには、ラッチ回路７２から出力されるデータＤ３を出力しない。セレクタ７６は、制御信号Ｓ０１が「Ｈ」のときには、ラッチ回路７２から出力されるデータＤ３を３ｒｄ  ｄａｔａとしてデータ線ＤＤ３に出力し、制御信号Ｓ０１が「Ｌ」のときには、ラッチ回路７２から出力されるデータＤ３を出力しない。セレクタ７７は、制御信号Ｓ００が「Ｈ」のときには、ラッチ回路７２から出力されるデータＤ３を４ｔｈ  ｄａｔａとしてデータ線ＤＤ４に出力し、制御信号Ｓ００が「Ｌ」のときには、ラッチ回路７２から出力されるデータＤ３を出力しない。
【００８７】
シフトレジスタ８０は、データ線ＤＤ３およびＤＤ４の途中に設けられ、３ｒｄ  ｄａｔａおよび４ｎｄ  ｄａｔａを保持し、１サイクル期間経過後出力する。
【００８８】
出力データラッチ回路１４０は、半サイクルごとのＣＬＫＯの立ち上がりをトリガとして、１ｓｔ  ｄａｔａ、２ｎｄ  ｄａｔａ、３ｒｄ  ｄａｔａ  または４ｔｈ  ｄａｔａを取込み、出力ドライバ５３０に出力する。
【００８９】
以上のような出力回路１０１において、ＣＡ１およびＣＡ０の値に応じたデータの出力順序は、次のようになる。
【００９０】
＜ＣＡ１、ＣＡ０＞＝＜０、０＞のときには、＜ＥＺＯＲＧ１、ＥＺＯＲＧ０＞＝＜１、１＞となる。このとき、＜Ｓ００、Ｓ０１、Ｓ１０、Ｓ１１＞＝＜１、０、０、０＞となる。これにより、データバス対ＤＢ００，ＺＤＢ００のデータＤ０が１ｓｔ  ｄａｔａとして出力され、データバス対ＤＢ０１，ＺＤＢ０１のデータＤ１が２ｎｄ  ｄａｔａとして出力され、データバス対ＤＢ１０，ＺＤＢ１０のデータＤ２が３ｒｄ  ｄａｔａとして出力され、データバス対ＤＢ１１，ＺＤＢ１１のデータＤ３が４ｎｄ  ｄａｔａとして出力される。したがって、Ｄ０→Ｄ１→Ｄ２→Ｄ３の順番に出力される。
【００９１】
＜ＣＡ１、ＣＡ０＞＝＜０、１＞のときには、＜ＥＺＯＲＧ１、ＥＺＯＲＧ１０＞＝＜１、０＞となる。このとき、＜Ｓ００、Ｓ０１、Ｓ１０、Ｓ１１＞＝＜０、１、０、０＞となる。これにより、データバス対ＤＢ０１，ＺＤＢ０１のデータＤ１が１ｓｔ  ｄａｔａとして出力され、データバス対ＤＢ００，ＺＤＢ００のデータＤ０が２ｎｄ  ｄａｔａとして出力され、データバス対ＤＢ１１，ＺＤＢ１１のデータＤ３が３ｒｄ  ｄａｔａとして出力され、データバス対ＤＢ１０，ＺＤＢ１０のデータＤ２が４ｎｄ  ｄａｔａとして出力される。したがって、Ｄ１→Ｄ０→Ｄ３→Ｄ２の順に出力される。
【００９２】
＜ＣＡ１、ＣＡ０＞＝＜１、０＞のときには、＜ＥＺＯＲＧ１、ＥＺＯＲＧ０＞＝＜０、１＞となる。このとき、＜Ｓ００、Ｓ０１、Ｓ１０、Ｓ１１＞＝＜０、０、１、０＞となる。これにより、データバス対ＤＢ１０，ＺＤＢ１０のデータＤ２が１ｓｔ  ｄａｔａとして出力され、データバス対ＤＢ１１，ＺＤＢ１１のデータＤ３が２ｎｄ  ｄａｔａとして出力され、データバス対ＤＢ００，ＺＤＢ００のデータＤ０が３ｒｄ  ｄａｔａとして出力され、データバス対ＤＢ０１，ＺＤＢ０１のデータＤ１が４ｎｄ  ｄａｔａとして出力される。したがって、Ｄ２→Ｄ３→Ｄ０→Ｄ１の順番に出力される。
【００９３】
＜ＣＡ１、ＣＡ０＞＝＜１、１＞のときには、＜ＥＺＯＲＧ１、ＥＺＯＲＧ０＞＝＜１、１＞となる。このとき、＜Ｓ００、Ｓ０１、Ｓ１０、Ｓ１１＞＝＜０、０、０、１＞となる。これにより、データバス対ＤＢ１１，ＺＤＢ１１のデータＤ３が１ｓｔ  ｄａｔａとして出力され、データバス対ＤＢ１０，ＺＤＢ１０のデータＤ２が２ｎｄ  ｄａｔａとして出力され、データバス対ＤＢ０１，ＺＤＢ０１のデータＤ１が３ｒｄ  ｄａｔａとして出力され、データバス対ＤＢ００，ＺＤＢ００のデータＤ０が４ｎｄ  ｄａｔａとして出力される。したがって、Ｄ３→Ｄ２→Ｄ１→Ｄ０の順番に出力される。
【００９４】
（本実施の形態の出力回路）
図７は、本実施の形態における出力回路１００の構成を示す。
【００９５】
出力回路１００は、クロック発生回路２２０と、出力データラッチ回路１４０と、出力ドライバ５３０とを含む。
【００９６】
出力回路１００は、さらに、増幅＆選択回路１１０と、増幅＆選択回路１２０と、シフトレジスタ１３０とを含む。
【００９７】
クロック発生回路２２０、出力データラッチ回路１４０、および出力ドライバ５３０は、従来の出力回路１０１に含まれるものと同一なので、説明は繰返さない。
【００９８】
増幅＆選択回路１１０は、増幅回路（Ｒ／Ａ）１１１および１１２と、ラッチ回路１１３および１１４と、スイッチ回路１１５および１３５とを含む。
【００９９】
図８（ａ）は、増幅回路（Ｒ／Ａ）１１１の構成を示す。増幅回路１１１は、スイッチ回路８１１とＡｍｐ８５１とからなる。
【０１００】
スイッチ回路８１１には、ＣＡ１が異なり、ＣＡ０が共通である（＝０）コラムアドレスで指定される列のメモリセルのデータが出力されたデータバス対ＤＢ００，ＺＤＢ００およびデータバス対ＤＢ１０，ＺＤＢ１０が接続される。
【０１０１】
スイッチ回路８１１では、ＥＺＯＲＧ１＝「１」のときには、ＺＲＤＡＩの活性化に応じて、データバス対ＤＢ００，ＺＤＢ００のデータＤ０がＡｍｐ８５１に送られる。一方、ＥＺＯＲＧ１＝「０」のときには、ＺＲＤＡＩの活性化に応じてデータバス対ＤＢ１０，ＺＤＢ１０のデータＤ２がＡｍｐ８５１に送られる。
【０１０２】
Ａｍｐ８５１は、データＤ０またはＤ２を増幅した後、ラッチ回路１１３に送る。
【０１０３】
ラッチ回路１１３は、増幅されたデータＤ０またはＤ２を保持する。
図８（ｂ）は、増幅回路（Ｒ／Ａ）１１２の構成を示す。増幅回路１１２は、スイッチ回路８１２とＡｍｐ８５２とからなる。
【０１０４】
スイッチ回路８１２には、ＣＡ１が異なり、ＣＡ０が共通である（＝１）コラムアドレスで指定される列のメモリセルのデータが出力されたデータバス対ＤＢ０１，ＺＤＢ０１およびデータバス対ＤＢ１１，ＺＤＢ１１が接続される。
【０１０５】
スイッチ回路８１２では、ＥＺＯＲＧ１＝「１」のときには、ＺＲＤＡＩの活性化に応じてデータバス対ＤＢ０１，ＺＤＢ０１のデータＤ１をＡｍｐ８５２に送られる。一方、ＥＺＯＲＧ１＝「０」のときには、ＺＲＤＡＩの活性化に応じてデータバス対ＤＢ１１，ＺＤＢ１１のデータＤ３がＡｍｐ８５２に送られる。
【０１０６】
Ａｍｐ８５２は、データＤ１またはＤ３を増幅し、ラッチ回路１１４に送る。
ラッチ回路１１４は、増幅されたデータＤ１またはＤ３を保持する。
【０１０７】
スイッチ回路１１５は、セレクタ１１６，１１７を含む。
セレクタ１１６は、制御信号ＥＺＯＲＧ０が「１」のときには、ラッチ回路１１３から出力されるデータＤ０またはＤ２を１ｓｔ  ｄａｔａとしてデータ線ＤＤ１に出力し、制御信号ＥＺＯＲＧ０が「０」のときには、ラッチ回路１１３から出力されるデータＤ０またはＤ２を出力しない。セレクタ１１７は、制御信号ＥＺＯＲＧ０の反転信号が「１」のときには、ラッチ回路１１３から出力されるデータＤ０またはＤ２を２ｎｄ  ｄａｔａとしてデータ線ＤＤ２に出力し、制御信号ＥＺＯＲＧ０の反転信号が「０」のときには、ラッチ回路１１３から出力されるデータＤ０またはＤ２を出力しない。
【０１０８】
スイッチ回路１３５は、セレクタ１１８，１１９を含む。
セレクタ１１８は、制御信号ＥＺＯＲＧ０の反転信号が「１」のときには、ラッチ回路１１４から出力されるデータＤ１またはＤ３を１ｓｔ  ｄａｔａとしてデータ線ＤＤ１に出力し、制御信号ＥＺＯＲＧ０の反転信号が「０」のときには、ラッチ回路１１４から出力されるデータＤ１またはＤ３を出力しない。セレクタ１１９は、制御信号ＥＺＯＲＧ０が「１」のときには、ラッチ回路１１４から出力されるデータＤ１またはＤ３を２ｎｄ  ｄａｔａとしてデータ線ＤＤ２に出力し、制御信号ＥＺＯＲＧ０が「０」のときには、ラッチ回路１１４から出力されるデータＤ１またはＤ３を出力しない。
【０１０９】
増幅＆選択回路１２０は、増幅回路（Ｒ／Ａ）１２１および１２２と、ラッチ回路１２３および１２４と、スイッチ回路１２５および１４５とを含む。
【０１１０】
図８（ｃ）は、増幅回路（Ｒ／Ａ）１２１の構成を示す。増幅回路１２１は、スイッチ回路８２１とＡｍｐ８６１とからなる。
【０１１１】
スイッチ回路８２１には、増幅回路１１１が接続されるデータバス対と同一のデータバス対が接続される。
【０１１２】
スイッチ回路８２１では、／ＥＺＯＲＧ１＝「１」（つまり、ＥＺＯＲＧ１＝「０」）のときには、ＺＲＤＡＩの活性化に応じて、データバス対ＤＢ００，ＺＤＢ００のデータＤ０がＡｍｐ８６１に送られる。一方、／ＥＺＯＲＧ１＝「０」（つまり、ＥＺＯＲＧ１＝「１」）のときには、ＺＲＤＡＩの活性化に応じてデータバス対ＤＢ１０，ＺＤＢ１０のデータＤ２がＡｍｐ８６１に送られる。
【０１１３】
Ａｍｐ８６１は、データＤ０またはＤ２を増幅した後、ラッチ回路１２３に送る。
【０１１４】
ラッチ回路１２３は、増幅されたデータＤ０またはＤ２を保持する。
図８（ｄ）は、増幅回路（Ｒ／Ａ）１２２の構成を示す。増幅回路１２２は、スイッチ回路８２２とＡｍｐ８６２とからなる。
【０１１５】
スイッチ回路８２２には、増幅回路１１２が接続されるデータバス対と同一のデータバス対が接続される。
【０１１６】
スイッチ回路８２２では、／ＥＺＯＲＧ１＝「１」（つまり、ＥＺＯＲＧ１＝「０」）のときには、ＺＲＤＡＩの活性化に応じてデータバス対ＤＢ０１，ＺＤＢ０１のデータＤ１がＡｍｐ８６２に送られる。一方、／ＥＺＯＲＧ１＝「０」（つまり、ＥＺＯＲＧ１＝「１」）のときには、ＺＲＤＡＩの活性化に応じてデータバス対ＤＢ１１，ＺＤＢ１１のデータＤ３がＡｍｐ８６２に送られる。
【０１１７】
Ａｍｐ８６２は、データＤ１またはＤ３を増幅した後、ラッチ回路１２４に送る。
【０１１８】
ラッチ回路１２４は、増幅されたデータＤ１またはＤ３を保持する。
スイッチ回路１２５は、セレクタ１２６，１２７を含む。
【０１１９】
セレクタ１２６は、制御信号ＥＺＯＲＧ０が「１」のときには、ラッチ回路１２３から出力されるデータＤ０またはＤ２を３ｒｄ  ｄａｔａとしてデータ線ＤＤ３に出力し、制御信号ＥＺＯＲＧ０が「０」のときには、ラッチ回路１２３から出力されるデータＤ０またはＤ２を出力しない。セレクタ１２７は、制御信号ＥＺＯＲＧ０の反転信号が「１」のときには、ラッチ回路１２３から出力されるデータＤ０またはＤ２を４ｔｈ  ｄａｔａとしてデータ線ＤＤ４に出力し、制御信号ＥＺＯＲＧ０の反転信号が「０」のときには、ラッチ回路１２３から出力されるデータＤ０またはＤ２を出力しない。
【０１２０】
スイッチ回路１４５は、セレクタ１２８，１２９を含む。
セレクタ１２８は、制御信号ＥＺＯＲＧ０の反転信号が「１」のときには、ラッチ回路１２４から出力されるデータＤ１またはＤ３を３ｒｄ  ｄａｔａとしてデータ線ＤＤ３に出力し、制御信号ＥＺＯＲＧ０の反転信号が「０」のときには、ラッチ回路１２４から出力されるデータＤ１またはＤ３を出力しない。セレクタ１２９は、制御信号ＥＺＯＲＧ０が「１」のときには、ラッチ回路１２４から出力されるデータＤ１またはＤ３を４ｔｈ  ｄａｔａとしてデータ線ＤＤ４に出力し、制御信号ＥＺＯＲＧ０が「０」のときには、ラッチ回路１２４から出力されるデータＤ１またはＤ３を出力しない。
【０１２１】
シフトレジスタ１３０は、データ線ＤＤ３およびＤＤ４の途中に設けられ、３ｒｄ  ｄａｔａおよび４ｎｄ  ｄａｔａを保持し、１サイクル期間経過後出力する。
【０１２２】
出力データラッチ回路１４０は、半サイクルごとのＣＬＫＯの立ち上がりをトリガとして、１ｓｔ  ｄａｔａ、２ｎｄ  ｄａｔａ、３ｒｄ  ｄａｔａ  または４ｔｈ  ｄａｔａを取込み、出力ドライバ５３０に出力する。
【０１２３】
以上より、＜ＣＡ１、ＣＡ０＞＝＜０、０＞のときには、＜ＥＺＯＲＧ１、ＥＺＯＲＧ０＞＝＜１、１＞となる。これにより、増幅回路１１１は、データＤ０を出力し、増幅回路１１２は、データＤ１を出力する。そして、スイッチ回路１１５は、ラッチ回路１１３から出力されるデータＤ０をデータ線ＤＤ１に出力する。スイッチ回路１３５は、ラッチ回路１１４から出力されるデータＤ１をデータ線ＤＤ２に出力する。また、増幅回路１２１は、データＤ２を出力し、増幅回路１２２は、データＤ３を出力する。そして、スイッチ回路１２５は、ラッチ回路１１３から出力されるデータＤ２をデータ線ＤＤ３に出力する。スイッチ回路１４５は、ラッチ回路１１４から出力されるデータＤ３をデータ線ＤＤ４に出力する。したがって、Ｄ０→Ｄ１→Ｄ２→Ｄ３の順番に出力される。
【０１２４】
＜ＣＡ１、ＣＡ０＞＝＜０、１＞のときには、＜ＥＺＯＲＧ１、ＥＺＯＲＧ０＞＝＜１、０＞となる。これにより、増幅回路１１１は、データＤ０を出力し、増幅回路１１２は、データＤ１を出力する。そして、スイッチ回路１１５は、ラッチ回路１１３から出力されるデータＤ０をデータ線ＤＤ２に出力する。スイッチ回路１３５は、ラッチ回路１１４から出力されるデータＤ１をデータ線ＤＤ１に出力する。また、増幅回路１２１は、データＤ２を出力し、増幅回路１２２は、データＤ３を出力する。そして、スイッチ回路１２５は、ラッチ回路１２３から出力されるデータＤ２をデータ線ＤＤ４に出力する。スイッチ回路１４５は、ラッチ回路１２４から出力されるデータＤ１をデータ線ＤＤ３に出力する。したがって、Ｄ１→Ｄ０→Ｄ３→Ｄ２の順番に出力される。
【０１２５】
＜ＣＡ１、ＣＡ０＞＝＜１、０＞のときには、＜ＥＺＯＲＧ１、ＥＺＯＲＧ０＞＝＜０、１＞となる。これにより、増幅回路１１１は、データＤ２を出力し、増幅回路１１２は、データＤ３を出力する。そして、スイッチ回路１１５は、ラッチ回路１１３から出力されるデータＤ２をデータ線ＤＤ１に出力する。スイッチ回路１３５は、ラッチ回路１１４から出力されるデータＤ３をデータ線ＤＤ２に出力する。また、増幅回路１２１は、データＤ０を出力し、増幅回路１２２は、データＤ１を出力する。そして、スイッチ回路１２５は、ラッチ回路１２３から出力されるデータＤ０をデータ線ＤＤ３に出力する。スイッチ回路１４５は、ラッチ回路１１４から出力されるデータＤ１をデータ線ＤＤ４に出力する。したがって、Ｄ２→Ｄ３→Ｄ０→Ｄ１の順番に出力される。
【０１２６】
＜ＣＡ１、ＣＡ０＞＝＜１、１＞のときには、＜ＥＺＯＲＧ１、ＥＺＯＲＧ０＞＝＜０、０＞となる。これにより、増幅回路１１１は、データＤ２を出力し、増幅回路１１２は、データＤ３を出力する。スイッチ回路１１５は、ラッチ回路１１３から出力されるデータＤ２をデータ線ＤＤ２に出力する。スイッチ回路１３５は、ラッチ回路１１４から出力されるデータＤ３をデータ線ＤＤ１に出力する。また、増幅回路１２１は、データＤ０を出力し、増幅回路１２２は、データＤ１を出力する。スイッチ回路１２５は、ラッチ回路１２３から出力されるデータＤ０をデータ線ＤＤ４に出力する。スイッチ回路１４５は、ラッチ回路１２４から出力されるデータＤ１をデータ線ＤＤ３に出力する。したがって、Ｄ３→Ｄ２→Ｄ１→Ｄ０の順番に出力される。
【０１２７】
（出力回路の規模）
次に、従来の出力回路１０１と、本実施の形態の出力回路１００とを、その規模とＰ／Ｓ変換の速度において比較する。
【０１２８】
まず、従来の出力回路１０１（１ＤＱ端子当たり）は、１６個のセレクタを必要とするのに対して、本実施の形態の出力回路１００（１ＤＱ端子当たり）は、８個のセレクタを必要とする。したがって、本実施の形態の出力回路１００のセレクタ数は、従来の出力回路１０１のセレクタ数の半分になる。出力回路を構成する多種の部品のうちセレクタは、その大きさが大きいため、本実施の形態の出力回路１００のレイアウト面積（すなわち、回路規模）は、従来の出力回路１０１のレイアウト面積（すなわち、回路規模）よりも小さくなる。
【０１２９】
なお、従来の出力回路１０１では、１つの増幅回路（Ｒ／Ａ）には、２個のＮチャネルＭＯＳトランジスタが必要となるのに対して、本実施の形態の出力回路１００では、１つの増幅回路（Ｒ／Ａ）には、４個のＮチャネルＭＯＳトランジスタと、２個のＡＮＤ回路が必要となる。しかし、たとえ増幅回路に含まれるＭＯＳトランジスタの数が増加したとしても、増幅回路の大きさは、セレクタに比べて極めて小さいので、出力回路のレイアウト面積への影響は無視しうる。
【０１３０】
（出力回路のＰ／Ｓ変換の速度）
まず、従来の出力回路１０１では、１つのラッチ回路４２，５２，６２，７２は、４個のセレクタと接続するのに対して、本実施の形態の出力回路１００では、１つのラッチ回路１１３，１１４，１２３，１２４は、２個のセレクタと接続する。セレクタの大きさは大きいので、１つのラッチ回路と接続するセレクタの数が増加すると、ラッチ回路とセレクタ間を接続する配線長を長くしてセレクタを配置しなくてはならなくなる。したがって、本実施の形態の出力回路１００は、従来の出力回路１０１よりも、ラッチ回路とセレクタ間の配線長が短くなり、ビット線対のデータを高速にＰ／Ｓ変換して出力することができる。
【０１３１】
なお、従来では、増幅回路（Ｒ／Ａ）内のアンプ（Ａｍｐ）の１つの入力ノードは、１個のＭＯＳトランジスタと接続されているのに対して、本実施の形態では、増幅回路（Ｒ／Ａ）内のアンプ（Ａｍｐ）の１つの入力ノードには、２個のＭＯＳトランジスタが接続される。アンプ（Ａｍｐ）は、接続されるＭＯＳトランジスタの数が増加するほと、寄生容量が増加し、入力ノードをチャージする時間が長くなるが、その時間は、微小なため無視しうる。
【０１３２】
（動作）
次に、図９に示すフローチャートを参照して、本実施の形態に係る出力回路１００のＰ／Ｓ変換の動作について説明する。
【０１３３】
まず、増幅回路１１１、１１２、１２１および１２２は、それらに含まれるスイッチ回路で第１段階の順序づけを行なう。これらの増幅回路に含まれれるスイッチ回路は、前半に外部へ出力する１ｓｔ  ｄａｔａまたは２ｎｄ  ｄａｔａを、後段のスイッチ回路１１５または１３５へ向けて出力し、後半に外部へ出力する３ｒｄ  ｄａｔａまたは４ｔｈ  ｄａｔａを、後段のスイッチ回路１２５または１４５へ向けて出力する。
【０１３４】
ＥＺＯＲＧ１＝「１」のときには（ステップＳ１１０１）、増幅回路１１１は、データバス対ＤＢ００，ＺＤＢ００のデータＤ０を増幅して出力する。増幅回路１１２は、データバス対ＤＢ０１，ＺＤＢ０１のデータＤ１を増幅して出力する。増幅回路１２１は、データバス対ＤＢ１０，ＺＤＢ１０のデータＤ２を増幅して出力する。増幅回路１２２は、データバス対ＤＢ１１，ＺＤＢ１１のデータＤ３を増幅して出力する（ステップＳ１１０２）。
【０１３５】
次に、ラッチ回路１１３が、データＤ０をラッチし、ラッチ回路１１４が、データＤ１をラッチし、ラッチ回路１２３が、データＤ２をラッチし、ラッチ回路１２４が、データＤ３をラッチする（ステップＳ１１０３）。
【０１３６】
スイッチ回路１１５、１３５、１２５および１４５は、第２段階の順序づけを行なう。すなわち、ＥＺＯＲＧ０＝「１」のときには（ステップＳ１１０４）、スイッチ回路１１５は、データＤ０を１ｓｔ  Ｄａｔａとして選択し、データ線ＤＤ１に出力する。スイッチ回路１３５は、データＤ１を２ｎｄ  Ｄａｔａとして選択し、データ線ＤＤ２に出力する。スイッチ回路１２５は、データＤ２を３ｒｄ  Ｄａｔａとして選択し、データ線ＤＤ３に出力する。スイッチ回路１４５は、データＤ３を４ｔｈ  Ｄａｔａとして選択し、データ線ＤＤ４に出力する（ステップＳ１１０５）。
【０１３７】
出力データラッチ回路１４０は、ＣＬＫＯの立ち上がりをトリガにしてデータＤ０を取込み、次のＣＬＫＯの立ち上がりをトリガとしてデータＤ１を取込む。取込まれたデータＤ０およびＤ１は、出力ドライバ５３０を経てデータ入出力端子５１８から外部へ出力される（ステップＳ１１０６）。
【０１３８】
データＤ２およびＤ３は、シフトレジスタ１３０に保持された後、１サイクル期間経過後、データＤ２は、データ線ＤＤ３を通じて出力され、データＤ３は、データ線ＤＤ４を通じて出力される。出力データラッチ回路１４０は、ＣＬＫＯの立ち上がりをトリガとしてデータＤ２を取込み、次のＣＬＫＯの立ち上がりをトリガとしてデータＤ３を取込む。取込まれたデータＤ２およびＤ３は、出力ドライバ５３０を経てデータ入出力端子５１８から外部へ出力される（ステップＳ１１０７）。
【０１３９】
一方、ＥＺＯＲＧ０＝「０」のときには（ステップＳ１１０４）、スイッチ回路１３５は、データＤ１を１ｓｔ  Ｄａｔａとして選択し、データ線ＤＤ１に出力する。スイッチ回路１１５は、データＤ０を２ｎｄ  Ｄａｔａとして選択し、データ線ＤＤ２に出力する。スイッチ回路１４５は、データＤ３を３ｒｄ  Ｄａｔａとして選択し、データ線ＤＤ３に出力する。スイッチ回路１２５は、データＤ２を４ｔｈ  Ｄａｔａとして選択し、データ線ＤＤ４に出力する（ステップＳ１１０８）。
【０１４０】
出力データラッチ回路１４０は、ＣＬＫＯの立ち上がりをトリガにしてデータＤ１を取込み、次のＣＬＫＯの立ち上がりをトリガにしてデータＤ０を取込む。取込まれたデータＤ１およびＤ０は、出力ドライバ５３０を経てデータ入出力端子５１８から外部へ出力される（ステップＳ１１０９）。
【０１４１】
データＤ３およびＤ２は、シフトレジスタ１３０に保持された後、１サイクル期間経過後、データＤ３は、データ線ＤＤ３を通じて出力され、データＤ２は、データ線ＤＤ４を通じて出力される。出力データラッチ回路１４０は、ＣＬＫＯの立ち上がりをトリガにしてデータＤ３を取込み、次のＣＬＫＯの立ち上がりをトリガにしてデータＤ２を取込む。取込まれたデータＤ３およびＤ２は、出力ドライバ５３０を経てデータ入出力端子５１８から外部へ出力される（ステップＳ１１１０）。
【０１４２】
一方、ＥＺＯＲＧ１＝「０」のときには（ステップＳ１１０１）、増幅回路１１１は、データバス対ＤＢ１０，ＺＤＢ１０のデータＤ２を増幅して出力する。増幅回路１１２は、データバス対ＤＢ１１，ＺＤＢ１１のデータＤ３を増幅して出力する。増幅回路１２１は、データバス対ＤＢ００，ＺＤＢ００のデータＤ０を増幅して出力する。増幅回路１２２は、データバス対ＤＢ０１，ＺＤＢ０１のデータＤ１を増幅して出力する（ステップＳ１１１１）。
【０１４３】
次に、ラッチ回路１１３が、データＤ２をラッチし、ラッチ回路１１４が、データＤ３をラッチし、ラッチ回路１２３が、データＤ０をラッチし、ラッチ回路１２４が、データＤ１をラッチする（ステップＳ１１１２）。
【０１４４】
スイッチ回路１１５、１３５、１２５および１４５は、第２段階の順序づけを行なう。
【０１４５】
すなわち、ＥＺＯＲＧ０＝「１」のときには（ステップＳ１１１３）、スイッチ回路１１５は、データＤ２を１ｓｔ  Ｄａｔａとして選択し、データ線ＤＤ１に出力する。スイッチ回路１３５は、データＤ３を２ｎｄ  Ｄａｔａとして選択し、データ線ＤＤ２に出力する。スイッチ回路１２５は、データＤ０を３ｒｄ  Ｄａｔａとして選択し、データ線ＤＤ３に出力する。スイッチ回路１４５は、データＤ１を４ｔｈ  Ｄａｔａとして選択し、データ線ＤＤ４に出力する（ステップＳ１１１４）。
【０１４６】
出力データラッチ回路１４０は、ＣＬＫＯの立ち上がりをトリガにしてデータＤ２を取込み、次のＣＬＫＯの立ち上がりをトリガにしてデータＤ３を取込む。取込まれたデータＤ２およびＤ３は、出力ドライバ５３０を経てデータ入出力端子５１８から外部へ出力される（ステップＳ１１１５）。
【０１４７】
データＤ０およびＤ１は、シフトレジスタ１３０に保持された後、１サイクル期間経過後、データＤ０は、データ線ＤＤ３を通じて出力され、データＤ１は、データ線ＤＤ４を通じて出力される。出力データラッチ回路１４０は、ＣＬＫＯの立ち上がりをトリガにしてデータＤ０を取込み、次のＣＬＫＯの立ち上がりをトリガにしてデータＤ１を取込む。取込まれたデータＤ０およびＤ１は、出力ドライバ５３０を経てデータ入出力端子５１８から外部へ出力される（ステップＳ１１１６）。
【０１４８】
一方、ＥＺＯＲＧ０＝「０」のときには（ステップＳ１１１３）、スイッチ回路１３５は、データＤ３を１ｓｔ  ｄａｔａとして選択し、データ線ＤＤ１に出力する。スイッチ回路１１５は、データＤ２を２ｎｄ  ｄａｔａとして選択し、データ線ＤＤ２に出力する。スイッチ回路１４５は、データＤ１を３ｒｄ  ｄａｔａとして選択し、データ線ＤＤ３に出力する。スイッチ回路１２５は、データＤ０を４ｔｈ  ｄａｔａとして選択し、データ線ＤＤ４に出力する（ステップＳ１１１７）。
【０１４９】
出力データラッチ回路１４０は、ＣＬＫＯの立ち上がりをトリガにしてデータＤ３を取込み、次のＣＬＫＯの立ち上がりをトリガにしてデータＤ２を取込む。取込まれたデータＤ３およびＤ２は、出力ドライバ５３０を経てデータ入出力端子５１８から外部へ出力される（ステップＳ１１１８）。
【０１５０】
データＤ１およびＤ０は、シフトレジスタ１３０に保持された後、１サイクル期間経過後、データＤ１は、データ線ＤＤ３を通じて出力され、データＤ０は、データ線ＤＤ４を通じて出力される。出力データラッチ回路１４０は、ＣＬＫＯの立ち上がりをトリガにしてデータＤ１を取込み、次のＣＬＫＯの立ち上がりをトリガにしてデータＤ０を取込む。取込まれたデータＤ１およびＤ０は、出力ドライバ５３０を経てデータ入出力端子５１８から外部へ出力される（ステップＳ１１１９）。
【０１５１】
以上のように、本実施の形態に係わる半導体記憶装置の出力回路は、プリフェッチさせたデータに対して２段階でＰ／Ｓ変換を行なうので、１段階でＰ／Ｓ変換を行なうよりもセレクタの個数を削減できるともに、出力回路内のセレクタとラッチ回路を接続する配線長も短くできる。したがって、本実施の形態に係る半導体記憶装置は、小規模かつ、かつプリフェッチされたデータを高速にＰ／Ｓ変換することができる。
【０１５２】
＜第２の実施形態＞
本実施の形態では、８ビットプリフェッチについて説明する。８ビットプリフェッチでは、アドレスバッファ５２６で発生したコラムアドレスＣＡと、最下位から３個のビットを除く上位ビットが共通のコラムアドレスＣＡで指定される８個のメモリセルのデータが並列に読み出される。ここで、コラムアドレスＣＡの最下位ビットをＣＡ０と記し、最下位ビットの次の上位ビットをＣＡ１とし、その次の上位ビットをＣＡ２と記す。
【０１５３】
図１０は、メモリセルと、そのメモリセル内データが出力されるＩ／Ｏ線対との対応関係を示す。同図に示すように、ＣＡ２＝０、ＣＡ１＝０、かつＣＡ０＝０で指定される列のメモリセルのデータＤ０がＩ／Ｏ線対Ｉ／Ｏ０００，ＺＩ／Ｏ０００に出力される。ＣＡ２＝０、ＣＡ１＝０、かつＣＡ０＝１で指定される列のメモリセルのデータＤ１がＩ／Ｏ線対Ｉ／Ｏ００１，ＺＩ／Ｏ００１に出力される。ＣＡ２＝０、ＣＡ１＝１、かつＣＡ０＝０で指定される列のメモリセルのデータＤ２がＩ／Ｏ線対Ｉ／Ｏ０１０，ＺＩ／Ｏ０１０に出力される。ＣＡ２＝０、ＣＡ１＝１、かつＣＡ０＝１で指定される列のメモリセルのデータＤ３がＩ／Ｏ線対Ｉ／Ｏ０１１，ＺＩ／Ｏ０１１に出力される。ＣＡ２＝１、ＣＡ１＝０、かつＣＡ０＝０で指定される列のメモリセルのデータＤ４がＩ／Ｏ線対Ｉ／Ｏ１００，ＺＩ／Ｏ１００に出力される。ＣＡ２＝１、ＣＡ１＝０、かつＣＡ０＝１で指定される列のメモリセルのデータＤ５がＩ／Ｏ線対Ｉ／Ｏ１０１，ＺＩ／Ｏ１０１に出力される。ＣＡ２＝１、ＣＡ１＝１、かつＣＡ０＝０で指定される列のメモリセルのデータＤ６がＩ／Ｏ線対Ｉ／Ｏ１１０，ＺＩ／Ｏ１１０に出力される。ＣＡ２＝１、ＣＡ１＝１、かつＣＡ０＝１で指定される列のメモリセルのデータＤ７がＩ／Ｏ線対Ｉ／Ｏ１１１，ＺＩ／Ｏ１１１に出力される。
【０１５４】
本実施の形態では、並列に読み出された８個のデータに対して、読出し回路７００において、第１段階の順序づけを行ない、出力回路１００において、第１の実施形態で説明したように第２段階および第３段階の順序づけを行なう。
【０１５５】
図１１は、外部より与えられるコラムアドレスＣＡの最下位から３個のビットであるＣＡ２、ＣＡ１、およびＣＡ０と、８個のデータの出力順序の関係を示す。
【０１５６】
同図に示すように、ＣＡ２＝０、ＣＡ１＝０、かつＣＡ０＝０のときには、Ｄ０（ＣＡ２＝０、ＣＡ１＝０、ＣＡ０＝０で指定される）→Ｄ１（ＣＡ２＝０、ＣＡ１＝０、ＣＡ０＝１で指定される）→Ｄ２（ＣＡ２＝０、ＣＡ１＝１、ＣＡ０＝０で指定される）→Ｄ３（ＣＡ２＝０、ＣＡ１＝１、ＣＡ０＝１で指定される）→Ｄ４（ＣＡ２＝１、ＣＡ１＝０、ＣＡ０＝０で指定される）→Ｄ５（ＣＡ２＝１、ＣＡ１＝０、ＣＡ０＝１で指定される）→Ｄ６（ＣＡ２＝１、ＣＡ１＝１、ＣＡ０＝０で指定される）→Ｄ７（ＣＡ２＝１、ＣＡ１＝１、ＣＡ０＝１で指定される）の順番に出力される。
【０１５７】
ＣＡ２＝０、ＣＡ１＝０、かつＣＡ０＝１のときには、Ｄ１（ＣＡ２＝０、ＣＡ１＝０、ＣＡ０＝１で指定される）→Ｄ０（ＣＡ２＝０、ＣＡ１＝０、ＣＡ０＝０で指定される）→Ｄ３（ＣＡ２＝０、ＣＡ１＝１、ＣＡ０＝１で指定される）→Ｄ２（ＣＡ２＝０、ＣＡ１＝１、ＣＡ０＝０で指定される）→Ｄ５（ＣＡ２＝１、ＣＡ１＝０、ＣＡ０＝１で指定される）→Ｄ４（ＣＡ２＝１、ＣＡ１＝０、ＣＡ０＝０で指定される）→Ｄ７（ＣＡ２＝１、ＣＡ１＝１、ＣＡ０＝１で指定される）→Ｄ６（ＣＡ２＝１、ＣＡ１＝１、ＣＡ０＝０で指定される）の順番に出力される。
【０１５８】
ＣＡ２＝０、ＣＡ１＝１、かつＣＡ０＝０のときには、Ｄ２（ＣＡ２＝０、ＣＡ１＝１、ＣＡ０＝０で指定される）→Ｄ３（ＣＡ２＝０、ＣＡ１＝１、ＣＡ０＝１で指定される）→Ｄ０（ＣＡ２＝０、ＣＡ１＝０、ＣＡ０＝０で指定される）→Ｄ１（ＣＡ２＝０、ＣＡ１＝０、ＣＡ０＝１で指定される）→Ｄ６（ＣＡ２＝１、ＣＡ１＝１、ＣＡ０＝０で指定される）→Ｄ７（ＣＡ２＝１、ＣＡ１＝１、ＣＡ０＝１で指定される）→Ｄ４（ＣＡ２＝１、ＣＡ１＝０、ＣＡ０＝０で指定される）→Ｄ５（ＣＡ２＝１、ＣＡ１＝０、ＣＡ０＝１で指定される）の順番に出力される。
【０１５９】
ＣＡ２＝０、ＣＡ１＝１、かつＣＡ０＝１のときには、Ｄ３（ＣＡ２＝０、ＣＡ１＝１、ＣＡ０＝１で指定される）→Ｄ２（ＣＡ２＝０、ＣＡ１＝１、ＣＡ０＝０で指定される）→Ｄ１（ＣＡ２＝０、ＣＡ１＝０、ＣＡ０＝１で指定される）→Ｄ０（ＣＡ２＝０、ＣＡ１＝０、ＣＡ０＝０で指定される）→Ｄ７（ＣＡ２＝１、ＣＡ１＝１、ＣＡ０＝１で指定される）→Ｄ６（ＣＡ２＝１、ＣＡ１＝１、ＣＡ０＝０で指定される）→Ｄ５（ＣＡ２＝１、ＣＡ１＝０、ＣＡ０＝１で指定される）→Ｄ４（ＣＡ２＝１、ＣＡ１＝０、ＣＡ０＝０で指定される）の順番に出力される。
【０１６０】
ＣＡ２＝１、ＣＡ１＝０、かつＣＡ０＝０のときには、Ｄ４（ＣＡ２＝１、ＣＡ１＝０、ＣＡ０＝０で指定される）→Ｄ５（ＣＡ２＝１、ＣＡ１＝０、ＣＡ０＝１で指定される）→Ｄ６（ＣＡ２＝１、ＣＡ１＝１、ＣＡ０＝０で指定される）→Ｄ７（ＣＡ２＝１、ＣＡ１＝１、ＣＡ０＝１で指定される）→Ｄ０（ＣＡ２＝０、ＣＡ１＝０、ＣＡ０＝０で指定される）→Ｄ１（ＣＡ２＝０、ＣＡ１＝０、ＣＡ０＝１で指定される）→Ｄ２（ＣＡ２＝０、ＣＡ１＝１、ＣＡ０＝０で指定される）→Ｄ３（ＣＡ２＝０、ＣＡ１＝１、ＣＡ０＝１で指定される）の順番に出力される。
【０１６１】
ＣＡ２＝１、ＣＡ１＝０、かつＣＡ０＝１のときには、Ｄ５（ＣＡ２＝１、ＣＡ１＝０、ＣＡ０＝１で指定される）→Ｄ４（ＣＡ２＝１、ＣＡ１＝０、ＣＡ０＝０で指定される）→Ｄ７（ＣＡ２＝１、ＣＡ１＝１、ＣＡ０＝１で指定される）→Ｄ６（ＣＡ２＝１、ＣＡ１＝１、ＣＡ０＝０で指定される）→Ｄ１（ＣＡ２＝０、ＣＡ１＝０、ＣＡ０＝１で指定される）→Ｄ０（ＣＡ２＝０、ＣＡ１＝０、ＣＡ０＝０で指定される）→Ｄ３（ＣＡ２＝０、ＣＡ１＝１、ＣＡ０＝１で指定される）→Ｄ２（ＣＡ２＝０、ＣＡ１＝１、ＣＡ０＝０で指定される）の順番に出力される。
【０１６２】
ＣＡ２＝１、ＣＡ１＝１、かつＣＡ０＝０のときには、Ｄ６（ＣＡ２＝１、ＣＡ１＝１、ＣＡ０＝０で指定される）→Ｄ７（ＣＡ２＝１、ＣＡ１＝１、ＣＡ０＝１で指定される）→Ｄ４（ＣＡ２＝１、ＣＡ１＝０、ＣＡ０＝０で指定される）→Ｄ５（ＣＡ２＝１、ＣＡ１＝０、ＣＡ０＝１で指定される）→Ｄ２（ＣＡ２＝０、ＣＡ１＝１、ＣＡ０＝０で指定される）→Ｄ３（ＣＡ２＝０、ＣＡ１＝１、ＣＡ０＝１で指定される）→Ｄ０（ＣＡ２＝０、ＣＡ１＝０、ＣＡ０＝０で指定される）→Ｄ１（ＣＡ２＝０、ＣＡ１＝０、ＣＡ０＝１で指定される）の順番に出力される。
【０１６３】
ＣＡ２＝１、ＣＡ１＝１、かつＣＡ０＝１のときには、Ｄ７（ＣＡ２＝１、ＣＡ１＝１、ＣＡ０＝１で指定される）→Ｄ６（ＣＡ２＝１、ＣＡ１＝１、ＣＡ０＝０で指定される）→Ｄ５（ＣＡ２＝１、ＣＡ１＝０、ＣＡ０＝１で指定される）→Ｄ４（ＣＡ２＝１、ＣＡ１＝０、ＣＡ０＝０で指定される）→Ｄ３（ＣＡ２＝０、ＣＡ１＝１、ＣＡ０＝１で指定される）→Ｄ２（ＣＡ２＝０、ＣＡ１＝１、ＣＡ０＝０で指定される）→Ｄ１（ＣＡ２＝０、ＣＡ１＝０、ＣＡ０＝１で指定される）→Ｄ０（ＣＡ２＝０、ＣＡ１＝０、ＣＡ０＝０で指定される）の順番に出力される。
【０１６４】
以上のように、外部より与えられるコラムアドレスＣＡで指定される列のメモリセルのデータが第１番目に出力される。また、前半にデータが出力される４つのメモリセルは、その指定コラムアドレスのＣＡ２が同一であり、後半にデータが出力される４つのメモリセルは、その指定コラムアドレスのＣＡ２が同一である。さらに、前半にデータが出力される４つのメモリセルに着目すると、その中で、前半にデータが出力される２つのメモリセルは、その指定コラムアドレスのＣＡ１が同一であり、後半にデータが出力される２つのメモリセルは、その指定コラムアドレスのＣＡ１が同一である。同様に、後半にデータが出力される４つのメモリセルに着目すると、その中で、前半にデータが出力される２つのメモリセルは、その指定コラムアドレスのＣＡ１が同一であり、後半にデータが出力される２つのメモリセルは、その指定コラムアドレスのＣＡ１が同一である。
【０１６５】
図１２は、本実施の形態に係る読出し回路（１ＤＱ端子当たり）７００の構成を示す。同図を参照して、この読出し回路７００は、８個のプリアンプ２０１〜２０８と、４個のスイッチ回路２１１〜２１４と、８個のシフトレジスタ＆ドライバ２２１〜２２８とを含む。この読出し回路７００と接続する８個のデータバス対は、２つのグループに分けられている。第１グループのデータバス対群ＤＢ＿ＦＸＸ，ＺＤＢ＿ＦＸＸ（Ｘ＝００、０１、１０、１１）は、それが伝達するデータが、先に外部に出力されるもので、第２グループのデータバス対群ＤＢ＿ＳＸＸ，ＺＤＢ＿ＳＸＸ（Ｘ＝００、０１、１０、１１）は、それが伝達するデータが後に外部に出力されるものである。
【０１６６】
プリアンプ２０１〜２０８は、それぞれ対応するＩ／Ｏ線対からのデータを増幅する。
【０１６７】
図１３（ａ）は、スイッチ回路２１１の構成を示す。
スイッチ回路２１１には、ＣＡ２が異なり、ＣＡ１、およびＣＡ０が共通である（ＣＡ１＝０、ＣＡ０＝０）コラムアドレスで指定される列のメモリセルのデータが出力されたＩ／Ｏ線対Ｉ／Ｏ０００，ＺＤＢ０００およびＩ／Ｏ線対ＤＢ１００，ＺＤＢ１００が接続される。
【０１６８】
スイッチ回路２１１は、４個のセレクタを含み、制御回路５４２からＥＺＯＲＧ２が入力される。ＥＺＯＲＧ２は、制御回路５４２により、ＣＡ２＝「０」のときに「１」に設定され、ＣＡ２＝「１」のときに「０」に設定されている。
【０１６９】
セレクタ２３１は、制御信号ＥＺＯＲＧ２＝「１」のときには、プリアンプ２０１から出力されるデータＤ０を１ｓｔ  Ｈａｌｆ  Ｄａｔａとして選択し、シフトレジスタ＆ドライバ２２１を介して、データバス対ＤＢ＿Ｆ００，ＺＤＢ＿Ｆ００に出力し、制御信号ＥＺＯＲＧ２＝「０」のときには、プリアンプ２０１から出力されるデータＤ０を出力しない。
【０１７０】
セレクタ２３２は、制御信号ＥＺＯＲＧ２＝「０」のときには、プリアンプ２０１から出力されるデータＤ０を２ｎｄ  Ｈａｌｆ  Ｄａｔａとして選択し、シフトレジスタ＆ドライバ２２２を介して、データバス対ＤＢ＿Ｓ００，ＺＤＢ＿Ｓ００に出力し、制御信号ＥＺＯＲＧ２＝「１」のときには、プリアンプ２０１から出力されるデータＤ０を出力しない。
【０１７１】
セレクタ２３３は、制御信号ＥＺＯＲＧ２＝「０」のときには、プリアンプ２０２から出力されるデータＤ４を１ｓｔ  Ｈａｌｆ  Ｄａｔａとして選択し、シフトレジスタ＆ドライバ２２１を介して、データバス対ＤＢ＿Ｆ００，ＺＤＢ＿Ｆ００に出力し、制御信号ＥＺＯＲＧ２＝「１」のときには、プリアンプ２０２から出力されるデータＤ４を出力しない。
【０１７２】
セレクタ２３４は、制御信号ＥＺＯＲＧ２＝「１」のときには、プリアンプ２０２から出力されるデータＤ４を２ｎｄ  Ｈａｌｆ  Ｄａｔａとして選択し、シフトレジスタ＆ドライバ２２２を介して、データバス対ＤＢ＿Ｓ００，ＺＤＢ＿Ｓ００に出力し、制御信号ＥＺＯＲＧ２＝「０」のときには、プリアンプ２０２から出力されるデータＤ４を出力しない。
【０１７３】
図１３（ｂ）は、スイッチ回路２１２の構成を示す。
スイッチ回路２１２には、ＣＡ２が異なり、ＣＡ１、およびＣＡ０が共通である（ＣＡ１＝０、ＣＡ０＝１）コラムアドレスで指定される列のメモリセルのデータが出力されたＩ／Ｏ線対Ｉ／Ｏ００１，ＺＤＢ００１およびＩ／Ｏ線対ＤＢ１０１，ＺＤＢ１０１が接続される。
【０１７４】
スイッチ回路２１２は、４個のセレクタを含み、制御回路５４２からＥＺＯＲＧ２が入力される。ＥＺＯＲＧ２は、制御回路５４２により、ＣＡ２＝「０」のときに「１」に設定され、ＣＡ２＝「１」のときに「０」に設定されている。
【０１７５】
セレクタ２３５は、制御信号ＥＺＯＲＧ２＝「１」のときには、プリアンプ２０３から出力されるデータＤ１を１ｓｔ  Ｈａｌｆ  Ｄａｔａとして選択し、シフトレジスタ＆ドライバ２２３を介して、データバス対ＤＢ＿Ｆ０１，ＺＤＢ＿Ｆ０１に出力し、制御信号ＥＺＯＲＧ２＝「０」のときには、プリアンプ２０３から出力されるデータＤ１を出力しない。
【０１７６】
セレクタ２３６は、制御信号ＥＺＯＲＧ２＝「０」のときには、プリアンプ２０３から出力されるデータＤ１を２ｎｄ  Ｈａｌｆ  Ｄａｔａとして選択し、シフトレジスタ＆ドライバ２２４を介して、データバス対ＤＢ＿Ｓ０１，ＺＤＢ＿Ｓ０１に出力し、制御信号ＥＺＯＲＧ２＝「１」のときには、プリアンプ２０３から出力されるデータＤ１を出力しない。
【０１７７】
セレクタ２３７は、制御信号ＥＺＯＲＧ２＝「０」のときには、プリアンプ２０４から出力されるデータＤ５を１ｓｔ  Ｈａｌｆ  Ｄａｔａとして選択し、シフトレジスタ＆ドライバ２２３を介して、データバス対ＤＢ＿Ｆ０１，ＺＤＢ＿Ｆ０１に出力し、制御信号ＥＺＯＲＧ２＝「１」のときには、プリアンプ２０４から出力されるデータＤ５を出力しない。
【０１７８】
セレクタ２３８は、制御信号ＥＺＯＲＧ２＝「１」のときには、プリアンプ２０４から出力されるデータＤ５を２ｎｄ  Ｈａｌｆ  Ｄａｔａとして選択し、シフトレジスタ＆ドライバ２２４を介して、データバス対ＤＢ＿Ｓ０１，ＺＤＢ＿Ｓ０１に出力し、制御信号ＥＺＯＲＧ２＝「０」のときには、プリアンプ２０４から出力されるデータＤ５を出力しない。
【０１７９】
図１３（ｃ）は、スイッチ回路２１３の構成を示す。
スイッチ回路２１３には、ＣＡ２が異なり、ＣＡ１、およびＣＡ０が共通である（ＣＡ１＝１、ＣＡ０＝０）コラムアドレスで指定される列のメモリセルのデータが出力されたＩ／Ｏ線対Ｉ／Ｏ０１０，ＺＤＢ０１０およびＩ／Ｏ線対ＤＢ１１０，ＺＤＢ１１０が接続される。
【０１８０】
スイッチ回路２１３は、４個のセレクタを含み、制御回路５４２からＥＺＯＲＧ２が入力される。ＥＺＯＲＧ２は、制御回路５４２により、ＣＡ２＝「０」のときに「１」に設定され、ＣＡ２＝「１」のときに「０」に設定されている。
【０１８１】
セレクタ２３９は、制御信号ＥＺＯＲＧ２＝「１」のときには、プリアンプ２０５から出力されるデータＤ２を１ｓｔ  Ｈａｌｆ  Ｄａｔａとして選択し、シフトレジスタ＆ドライバ２２５を介して、データバス対ＤＢ＿Ｆ１０，ＺＤＢ＿Ｆ１０に出力し、制御信号ＥＺＯＲＧ２＝「０」のときには、プリアンプ２０５から出力されるデータＤ２を出力しない。
【０１８２】
セレクタ２４０は、制御信号ＥＺＯＲＧ２＝「０」のときには、プリアンプ２０５から出力されるデータＤ２を２ｎｄ  Ｈａｌｆ  Ｄａｔａとして選択し、シフトレジスタ＆ドライバ２２６を介して、データバス対ＤＢ＿Ｓ１０，ＺＤＢ＿Ｓ１０に出力し、制御信号ＥＺＯＲＧ２＝「１」のときには、プリアンプ２０５から出力されるデータＤ２を出力しない。
【０１８３】
セレクタ２４１は、制御信号ＥＺＯＲＧ２＝「０」のときには、プリアンプ２０６から出力されるデータＤ６を１ｓｔ  Ｈａｌｆ  Ｄａｔａとして選択し、シフトレジスタ＆ドライバ２２５を介して、データバス対ＤＢ＿Ｆ１０，ＺＤＢ＿Ｆ１０に出力し、制御信号ＥＺＯＲＧ２＝「１」のときには、プリアンプ２０６から出力されるデータＤ６を出力しない。
【０１８４】
セレクタ２４２は、制御信号ＥＺＯＲＧ２＝「１」のときには、プリアンプ２０６から出力されるデータＤ６を２ｎｄ  Ｈａｌｆ  Ｄａｔａとして選択し、シフトレジスタ＆ドライバ２２６を介して、データバス対ＤＢ＿Ｓ１０，ＺＤＢ＿Ｓ１０に出力し、制御信号ＥＺＯＲＧ２＝「０」のときには、プリアンプ２０６から出力されるデータＤ６を出力しない。
【０１８５】
図１３（ｄ）は、スイッチ回路２１４の構成を示す。
スイッチ回路２１４には、ＣＡ２が異なり、ＣＡ１、およびＣＡ０が共通である（ＣＡ１＝１、ＣＡ０＝１）コラムアドレスで指定される列のメモリセルのデータが出力されたＩ／Ｏ線対Ｉ／Ｏ０１１，ＺＤＢ０１１およびＩ／Ｏ線対ＤＢ１１１，ＺＤＢ１１１が接続される。
【０１８６】
スイッチ回路２１４は、４個のセレクタを含み、制御回路５４２からＥＺＯＲＧ２が入力される。ＥＺＯＲＧ２は、制御回路５４２により、ＣＡ２＝「０」のときに「１」に設定され、ＣＡ２＝「１」のときに「０」に設定されている。
【０１８７】
セレクタ２４３は、制御信号ＥＺＯＲＧ２＝「１」のときには、プリアンプ２０７から出力されるデータＤ３を１ｓｔ  Ｈａｌｆ  Ｄａｔａとして選択し、シフトレジスタ＆ドライバ２２７を介して、データバス対ＤＢ＿Ｆ１１，ＺＤＢ＿Ｆ１１に出力し、制御信号ＥＺＯＲＧ２＝「０」のときには、プリアンプ２０７から出力されるデータＤ３を出力しない。
【０１８８】
セレクタ２４４は、制御信号ＥＺＯＲＧ２＝「０」のときには、プリアンプ２０７から出力されるデータＤ３を２ｎｄ  Ｈａｌｆ  Ｄａｔａとして選択し、シフトレジスタ＆ドライバ２２８を介して、データバス対ＤＢ＿Ｓ１１，ＺＤＢ＿Ｓ１１に出力し、制御信号ＥＺＯＲＧ２＝「１」のときには、プリアンプ２０７から出力されるデータＤ３を出力しない。
【０１８９】
セレクタ２４５は、制御信号ＥＺＯＲＧ２＝「０」のときには、プリアンプ２０８から出力されるデータＤ７を１ｓｔ  Ｈａｌｆ  Ｄａｔａとして選択し、シフトレジスタ＆ドライバ２２７を介して、データバス対ＤＢ＿Ｆ１１，ＺＤＢ＿Ｆ１１に出力し、制御信号ＥＺＯＲＧ２＝「１」のときには、プリアンプ２０８から出力されるデータＤ７を出力しない。
【０１９０】
セレクタ２４６は、制御信号ＥＺＯＲＧ２＝「１」のときには、プリアンプ２０８から出力されるデータＤ７を２ｎｄ  Ｈａｌｆ  Ｄａｔａとして選択し、シフトレジスタ＆ドライバ２２８を介して、データバス対ＤＢ＿Ｓ１１，ＺＤＢ＿Ｓ１１に出力し、制御信号ＥＺＯＲＧ２＝「０」のときには、プリアンプ２０８から出力されるデータＤ７を出力しない。
【０１９１】
シフトレジスタ＆ドライバ２２１〜２２８は、それぞれ接続されたスイッチ回路２１１〜２１４から入力されるデータを制御回路５４２で生成される制御信号ＲＤＴが「Ｈ」になるまで保持し、制御信号ＲＤＴが「Ｈ」になったタイミングで、入力されたデータを小振幅データにして、それぞれ接続されたデータバス対ＤＢ＿ＦＸＸ（ＸＸ＝００，０１，１０，１１）、またはＤＢ＿ＳＸＸ（ＸＸ＝００，０１，１０，１１）へ出力する。
【０１９２】
以上のような読出し回路７００によって、ＥＺＯＲＧ２＝「１」のときには、Ｉ／Ｏ線対Ｉ／Ｏ０００，ＺＩ／Ｏ０００上のデータＤ０がデータバス対ＤＢ＿Ｆ００，ＺＤＢ＿Ｆ００に出力され、Ｉ／Ｏ線対Ｉ／Ｏ００１，ＺＩ／Ｏ００１上のデータＤ１がデータバス対ＤＢ＿Ｆ０１，ＺＤＢ＿Ｆ０１に出力され、Ｉ／Ｏ線対Ｉ／Ｏ０１０，ＺＩ／Ｏ０１０上のデータＤ２がデータバス対ＤＢ＿Ｆ１０，ＺＤＢ＿Ｆ１０に出力され、Ｉ／Ｏ線対Ｉ／Ｏ０１１，ＺＩ／Ｏ０１１上のデータＤ３がデータバス対ＤＢ＿Ｆ１１，ＺＤＢ＿Ｆ１１に出力され、Ｉ／Ｏ線対Ｉ／Ｏ１００，ＺＩ／Ｏ１００上のデータＤ４がデータバス対ＤＢ＿Ｆ００，ＺＤＢ＿Ｆ００に出力され、Ｉ／Ｏ線対Ｉ／Ｏ１０１，ＺＩ／Ｏ１０１上のデータＤ５がデータバス対ＤＢ＿Ｆ０１，ＺＤＢ＿Ｆ０１に出力され、Ｉ／Ｏ線対Ｉ／Ｏ１１０，ＺＩ／Ｏ１１０上のデータＤ６がデータバス対ＤＢ＿Ｆ１０，ＺＤＢ＿Ｆ１０に出力され、Ｉ／Ｏ線対Ｉ／Ｏ１１１，ＺＩ／Ｏ１１１上のデータＤ７がデータバス対ＤＢ＿Ｆ１１，ＺＤＢ＿Ｆ１１に出力される。
【０１９３】
一方、ＥＺＯＲＧ２＝「０」のときには、Ｉ／Ｏ線対Ｉ／Ｏ１００，ＺＩ／Ｏ１００上のデータＤ４がデータバス対ＤＢ＿Ｆ００，ＺＤＢ＿Ｆ００に出力され、Ｉ／Ｏ線対Ｉ／Ｏ１０１，ＺＩ／Ｏ１０１上のデータＤ５がデータバス対ＤＢ＿Ｆ０１，ＺＤＢ＿Ｆ０１に出力され、Ｉ／Ｏ線対Ｉ／Ｏ１１０，ＺＩ／Ｏ１１０上のデータＤ６がデータバス対ＤＢ＿Ｆ１０，ＺＤＢ＿Ｆ１０に出力され、Ｉ／Ｏ線対Ｉ／Ｏ１１１，ＺＩ／Ｏ１１１上のデータＤ７がデータバス対ＤＢ＿Ｆ１１，ＺＤＢ＿Ｆ１１に出力され、Ｉ／Ｏ線対Ｉ／Ｏ０００，ＺＩ／Ｏ０００上のデータＤ０がデータバス対ＤＢ＿Ｓ００，ＺＤＢ＿Ｓ００に出力され、Ｉ／Ｏ線対Ｉ／Ｏ００１，ＺＩ／Ｏ００１上のデータＤ１がデータバス対ＤＢ＿Ｓ０１，ＺＤＢ＿Ｓ０１に出力され、Ｉ／Ｏ線対Ｉ／Ｏ０１０，ＺＩ／Ｏ０１０上のデータＤ２がデータバス対ＤＢ＿Ｓ１０，ＺＤＢ＿Ｓ１０に出力され、Ｉ／Ｏ線対Ｉ／Ｏ０１１，ＺＩ／Ｏ０１１上のデータＤ３がデータバス対ＤＢ＿Ｓ１１，ＺＤＢ＿Ｓ１１に出力される。
【０１９４】
このようにして出力された、第１グループのデータバス対ＤＢ＿ＦＸＸ，ＺＤＢ＿ＦＸＸ（ＸＸ＝００，０１，１０，１１）のデータは、最初に出力回路１００でＰ／Ｓ変換されて出力される。その後、第２グループのデータバス対ＤＢ＿ＳＸＸ（ＸＸ＝００，０１，１０，１１）のデータが、出力回路１００でＰ／Ｓ変換されて出力される。
【０１９５】
（動作）
次に、図１４を参照して、本実施の形態に係る読出し回路７００および出力回路１００におけるＰ／Ｓ変換の動作について説明する。
【０１９６】
まず、プリアンプ２０１は、Ｉ／Ｏ線対Ｉ／Ｏ０００，ＺＩ／Ｏ０００上のデータＤ０を増幅し、プリアンプ２０２は、Ｉ／Ｏ線対Ｉ／Ｏ１００，ＺＩ／Ｏ１００上のデータＤ４を増幅し、プリアンプ２０３は、Ｉ／Ｏ線対Ｉ／Ｏ００１，ＺＩ／Ｏ００１上のデータＤ１を増幅し、プリアンプ２０４は、Ｉ／Ｏ線対Ｉ／Ｏ１０１，ＺＩ／Ｏ１０１上のデータＤ５を増幅し、プリアンプ２０５は、Ｉ／Ｏ線対Ｉ／Ｏ０１０，ＺＩ／Ｏ０１０上のデータＤ２を増幅し、プリアンプ２０６は、Ｉ／Ｏ線対Ｉ／Ｏ１１０，ＺＩ／Ｏ１１０上のデータＤ６を増幅し、プリアンプ２０７は、Ｉ／Ｏ線対Ｉ／Ｏ０１１，ＺＩ／Ｏ０１１上のデータＤ３を増幅し、プリアンプ２０８は、Ｉ／Ｏ線対Ｉ／Ｏ１１１，ＺＩ／Ｏ１１１上のデータＤ８を増幅する（ステップＳ１２０１）。
【０１９７】
次に、スイッチ回路２１１、２１２、２１３および２１４は、第１段階のＰ／Ｓ変換を行なう。これらのスイッチ回路は、前半に外部へ出力する１ｓｔ  Ｈａｌｆ  Ｄａｔａを、データバス対群ＤＢ＿ＦＸＸ（ＸＸ＝００、０１、１０、１１）へ向けて出力し、後半に外部へ出力する２ｎｄ  Ｈａｌｆ  Ｄａｔａを、データバス対群ＤＢ＿ＳＸＸ（ＸＸ＝００、０１、１０、１１）へ向けて出力する。
【０１９８】
ＥＺＯＲＧ２＝１のときには（ステップＳ１２０２）、スイッチ回路２１１は、データＤ０を１ｓｔ  Ｈａｌｆ  Ｄａｔａとして選択し、シフトレジスタ＆ドライバ２２１へ出力し、データＤ４を２ｎｄ  Ｈａｌｆ  Ｄａｔａとして選択し、シフトレジスタ＆ドライバ２２２へ出力する。スイッチ回路２１２は、データＤ１を１ｓｔ  Ｈａｌｆ  Ｄａｔａとして選択し、シフトレジスタ＆ドライバ２２３へ出力し、データＤ５を２ｎｄ  Ｈａｌｆ  Ｄａｔａとして選択し、シフトレジスタ＆ドライバ２２４へ出力する。スイッチ回路２１３は、データＤ２を１ｓｔ  Ｈａｌｆ  Ｄａｔａとして選択し、シフトレジスタ＆ドライバ２２５へ出力し、データＤ６を２ｎｄ  Ｈａｌｆ  Ｄａｔａとして選択し、シフトレジスタ＆ドライバ２２６へ出力する。スイッチ回路２１４は、データＤ３を１ｓｔ  Ｈａｌｆ  Ｄａｔａとして選択し、シフトレジスタ＆ドライバ２２７へ出力し、データＤ７を２ｎｄ  Ｈａｌｆ  Ｄａｔａとして選択し、シフトレジスタ＆ドライバ２２８へ出力する（ステップＳ１２０３）。
【０１９９】
次に、シフトレジスタ＆ドライバ２２１は、データＤ０を増幅してＤＢ＿Ｆ００に出力する。シフトレジスタ＆ドライバ２２２は、データＤ４を増幅してＤＢ＿Ｓ００に出力する。シフトレジスタ＆ドライバ２２３は、データＤ１を増幅してＤＢ＿Ｆ０１に出力する。シフトレジスタ＆ドライバ２２４は、データＤ５を増幅してＤＢ＿Ｓ０１に出力する。シフトレジスタ＆ドライバ２２５は、データＤ２を増幅してＤＢ＿Ｆ１０に出力する。シフトレジスタ＆ドライバ２２６は、データＤ６を増幅してＤＢ＿Ｓ１０を出力する。シフトレジスタ＆ドライバ２２７は、データＤ３を増幅してＤＢ＿Ｆ１１に出力する。シフトレジスタ＆ドライバ２２８は、データＤ７を増幅してＤＢ＿Ｓ１１に出力する（ステップＳ１２０４）。
【０２００】
次に、第１グループのデータバス対ＤＢ＿Ｆ００、ＤＢ＿Ｆ０１、ＤＢ＿Ｆ１０、およびＤＢ＿Ｆ１１に出力されたデータＤ０、Ｄ１、Ｄ２、およびＤ３に対して、第１の実施形態と同様に出力回路１００において第２段階および第３段階のＰ／Ｓ変換が行われる（ステップＳ１２０５）。
【０２０１】
次に、第２グループのデータバス対ＤＢ＿Ｓ００、ＳＢ＿Ｓ０１、ＳＢ＿Ｓ１０、およびＤＢ＿Ｓ１１に出力されたデータＤ４、Ｄ５、Ｄ６、およびＤ７に対して、第１の実施形態と同様に出力回路１００において第２段階および第３段階のＰ／Ｓ変換が行われる（ステップＳ１２０６）。
【０２０２】
一方、ＥＺＯＲＧ２＝０のときには（ステップＳ１２０２）、スイッチ回路２１１は、データＤ４を１ｓｔ  Ｈａｌｆ  Ｄａｔａとして選択し、シフトレジスタ＆ドライバ２２１へ出力し、データＤ０を２ｎｄ  Ｈａｌｆ  Ｄａｔａとして選択し、シフトレジスタ＆ドライバ２２２へ出力する。スイッチ回路２１２は、データＤ５を１ｓｔ  Ｈａｌｆ  Ｄａｔａとして選択し、シフトレジスタ＆ドライバ２２３へ出力し、データＤ１を２ｎｄ  Ｈａｌｆ  Ｄａｔａとして選択し、シフトレジスタ＆ドライバ２２４へ出力する。スイッチ回路２１３は、データＤ６を１ｓｔ  Ｈａｌｆ  Ｄａｔａとして選択し、シフトレジスタ＆ドライバ２２５へ出力し、データＤ２を２ｎｄ  Ｈａｌｆ  Ｄａｔａとして選択し、シフトレジスタ＆ドライバ２２６へ出力する。スイッチ回路２１４は、データＤ７を１ｓｔ  Ｈａｌｆ  Ｄａｔａとして選択し、シフトレジスタ＆ドライバ２２７へ出力し、データＤ３を２ｎｄ  Ｈａｌｆ  Ｄａｔａとして選択し、シフトレジスタ＆ドライバ２２８へ出力する（ステップＳ１２０７）。
【０２０３】
次に、シフトレジスタ＆ドライバ２２１は、データＤ４を増幅してＤＢ＿Ｆ００に出力する。シフトレジスタ＆ドライバ２２２は、データＤ０を増幅してＤＢ＿Ｓ００に出力する。シフトレジスタ＆ドライバ２２３は、データＤ５を増幅してＤＢ＿Ｆ０１に出力する。シフトレジスタ＆ドライバ２２４は、データＤ１を増幅してＤＢ＿Ｓ０１に出力する。シフトレジスタ＆ドライバ２２５は、データＤ６を増幅してＤＢ＿Ｆ１０を出力する。シフトレジスタ＆ドライバ２２６は、データＤ２を増幅してＤＢ＿Ｓ１０に出力する。シフトレジスタ＆ドライバ２２７は、データＤ７を増幅してＤＢ＿Ｆ１１に出力する。シフトレジスタ＆ドライバ２２８は、データＤ３を増幅してＤＢ＿Ｓ１１に出力する（ステップＳ１２０８）。
【０２０４】
次に、第１グループのデータバス対ＤＢ＿Ｆ００、ＤＢ＿Ｆ０１、ＤＢ＿Ｆ１０、およびＤＢ＿Ｆ１１に出力されたデータＤ４、Ｄ５、Ｄ６、およびＤ７に対して、第１の実施形態と同様に出力回路１００において第２段階および第３段階の処理が行われる（ステップＳ１２０９）。
【０２０５】
次に、第２グループのデータバス対ＤＢ＿Ｓ００、ＤＢ＿Ｓ０１、ＤＢ＿Ｓ１０、およびＤＢ＿Ｓ１１に出力されたデータＤ０、Ｄ１、Ｄ２、およびＤ３に対して、第１の実施形態と同様に出力回路１００において第２段階および第３段階の処理が行われる（ステップＳ１２１０）。
【０２０６】
以上のように、本実施の形態に係わる半導体記憶装置では、プリフェッチさせたデータに対するＰ／Ｓ変換を出力回路のみで行なわせるのではなく、読出し回路にも分担させることで、出力回路のレイアウト面積が過大になるのを防止することができ、半導体記憶装置全体の規模を小規模にすることができるとともに、回路構成が複雑化して配線長が長くなるのを防止することができ、Ｐ／Ｓ変換を高速に行なうことができる。
【０２０７】
（変形例）
本発明は、上記実施の形態に限定されるものではなく、以下の変形例も当然ながら包含する。
【０２０８】
（１）第１の実施形態において、増幅回路（Ｒ／Ａ）内のスイッチ回路には、２つのデータバス対が接続され、一方のデータバス対のデータのみをＡｍｐに送るものとしたが、これに限定されるものではなく、以下のように、他方のデータバス対のデータを他のＡｍｐに送るものであってもよい。
【０２０９】
増幅回路１１１は、データバス対ＤＢ００，ＺＤＢ００およびＤＢ１０，ＺＤＢ１０が接続されるととともに、スイッチ回路を備える。増幅回路１１２は、データバス対ＤＢ０１，ＺＤＢ０１およびＤＢ１１，ＺＤＢ１１が接続されるとともに、スイッチ回路を備える。増幅回路１２１および１２２には、データバス対が接続されず、スイッチ回路を含まず、Ａｍｐのみからなる。
【０２１０】
増幅回路１１１内のスイッチ回路、接続される一方のデータバス対のデータを増幅回路１１１内のＡｍｐに送り、他方のデータバス対のデータを増幅回路１２１内のＡｍｐに送る。増幅回路１１２内のスイッチ回路は、接続される一方のデータバス対のデータを増幅回路１１２内のＡｍｐに送り、他方のデータバス対のデータを増幅回路１２２内のＡｍｐに送る。
【０２１１】
（２）第１の実施形態では、４ビットプリフェッチ方式において、２段階でＰ／Ｓ変換を行なう出力回路について説明したが、これに限定するものではなく、以下に示すように、２Ｎビットプリフェッチ方式において、Ｋ（２≦Ｋ≦Ｎ）段階でＰ／Ｓ変換を行なう出力回路も、同様にして構成することができる。
【０２１２】
（ａ）８ビットプリフェッチ（Ｎ＝３）
２３（＝８）ビットプリフェッチの場合には、２段階、または３段階でＰ／Ｓ変換を行なうような出力回路を構成することができる。
【０２１３】
（ａ−１）２段階のＰ／Ｓ変換
図１５は、８ビットプリフェッチされたデータに対して、２段階の順序づけを行なう出力回路３０１の構成を示す。
【０２１４】
まず、８個の増幅回路（Ｒ／Ａ）において、８個のデータに対して、第１段階の順序づけを行なう。各増幅回路は、ＥＺＯＲＧ２の値に基づいて、入力されるデータを前半（第１〜第４番目）用のスイッチ回路か、後半（第５〜第８番目）用のスイッチ回路のいずれかに出力する。ここでは、増幅回路の詳細な構成については、増幅回路３０２および増幅回路３０４を代表的に説明する。
【０２１５】
図１６は、増幅回路３０２の構成を示す。
増幅回路３０２には、ＣＡ２が異なり、ＣＡ１およびＣＡ０が共通である（ＣＡ１＝０、ＣＡ０＝０）コラムアドレスで指定される列のメモリセルのデータが出力されたデータバス対ＤＢ０００，ＺＤＢ０００およびデータバス対ＤＢ１００，ＺＤＢ１００が接続される。
【０２１６】
増幅回路３０２では、ＥＺＯＲＧ２＝「１」のときには、ＺＲＤＡＩの活性化に応じて、データバス対ＤＢ０００，ＺＤＢ０００のデータがＡｍｐに送られ増幅された後、ラッチ回路３０６に送られる。一方、ＥＺＯＲＧ２＝「０」のときには、ＺＲＤＡＩの活性化に応じてデータバス対ＤＢ１００，ＺＤＢ１００のデータがＡｍｐに送られ増幅された後、ラッチ回路３０６に送られる。
【０２１７】
図１７は、増幅回路３０４の構成を示す。
増幅回路３０４には、増幅回路３０２が接続されるデータバス対と同一のデータバス対が接続される。
【０２１８】
増幅回路３０４では、ＥＺＯＲＧ２＝「１」のときには、ＺＲＤＡＩの活性化に応じて、データバス対ＤＢ１００，ＺＤＢ０００のデータがＡｍｐに送られ増幅された後、ラッチ回路３０７に送られる。一方、ＥＺＯＲＧ２＝「０」のときには、ＺＲＤＡＩの活性化に応じてデータバス対ＤＢ０００，ＺＤＢ０００のデータがＡｍｐに送られ増幅された後、ラッチ回路３０７に送られる。
【０２１９】
次に、前半用の４個のスイッチ回路において、入力される前半のデータに対して第２段階の順序づけを行なう。各スイッチ回路には、１つのデータが入力され、ＥＺＯＲＧ１およびＥＺＯＲＧ０の値に基づいて、第１〜第４までのいずれかの順序のデータ線に出力する。
【０２２０】
後半用の４個のスイッチ回路において、入力される前半のデータに対して、第２段階の順序づけを行なう。各スイッチ回路には、１つのデータが入力され、ＥＺＯＲＧ１およびＥＺＯＲＧ０の値に基づいて、第５〜第８までのいずれかの順序のデータ線に出力する。スイッチ回路３０３や３０５の動作は、図５に示す従来の出力回路１０１のスイッチ回路の動作と同様である。
【０２２１】
（ａ−２）３段階のＰ／Ｓ変換
図１８は、８ビットプリフェッチされたデータに対して３段階で順序づけを行なう出力回路３０２の構成を示す。
【０２２２】
まず、Ｄａｔａ  Ｂｕｓ  Ｓｗｉｔｃｈ３１１において、８個のデータに対して、第１段階の順序づけを行なう。
【０２２３】
図１９は、Ｄａｔａ  Ｂｕｓ  Ｓｗｉｔｃｈ３１１の構成を示す。同図に示すように、Ｄａｔａ  Ｂｕｓ  Ｓｗｉｔｃｈ３１１は、スイッチ回路であるＳｕｂＤＢＳＷ００、Ｓｕｂ  ＤＢＳＷ０１、Ｓｕｂ  ＤＢＳＷ１０、およびＳｕｂＤＢＳＷ１１を含み、８個のデータバス対を、第１グループのデータバス対ＦＤＢｘｙ、ＺＦＤＢｘｙ（ｘｙ＝００，０１，１０，１１）、または、第２グループのデータバス対ＳＤＢｘｙ、ＺＳＤＢｘｙ（ｘｙ＝００，０１，１０，１１）のいずれかに接続する。第１グループのデータバス対ＦＤＢｘｙ、ＺＦＤＢｘｙ（ｘｙ＝００，０１，１０，１１）は、増幅回路３１２〜３１５に接続され、第２グループのデータバス対ＳＤＢｘｙ、ＺＳＤＢｘｙ（ｘｙ＝００，０１，１０，１１）は、増幅回路３１６〜３１９に接続される。
【０２２４】
図２０は、Ｓｕｂ  ＤＢＳＷｘｙ（ｘｙ＝００，０１，１０，１１）の構成を示す。同図に示すように、Ｓｕｂ  ＳＢＳＷｘｙにおいて、ＥＺＯＲＧ２＝「１」のときには、データバス対ＤＢ０ｘｙ，ＺＤＢ０ｘｙがＦＤＢｘｙ、ＺＦＤＢｘｙに接続され、データバス対ＤＢ１ｘｙ，ＺＤＢ１ｘｙがＳＤＢｘｙ、ＺＳＤＢｘｙに接続される。ＥＺＯＲＧ２＝「０」のときには、データバス対ＤＢ０ｘｙ，ＺＤＢ０ｘｙがＳＤＢｘｙ、ＺＳＤＢｘｙに接続され、データバス対ＤＢ１ｘｙ，ＺＤＢ１ｘｙがＦＤＢｘｙ、ＺＦＤＢｘｙに接続される。
【０２２５】
以上のように、データバス対ＤＢＸＸＸ、ＺＤＢＸＸＸ（ＸＸＸ＝０００，００１，０１０，０１１，１００，１０１，１１０，１１１）の８個のデータは、第１グループのデータバス対ＦＤＢ＿ＸＸ，ＺＦＤＢ＿ＸＸ（ＸＸ＝００，０１，１０，１１）か、第２グループのデータバス対ＳＤＢ＿ＸＸ，ＺＳＤＢ＿ＸＸ（ＸＸ＝００，０１，１０，１１）かのいずれかに出力される。
【０２２６】
次に、増幅回路３１２〜３１５において、第１グループのデータバス対の４個データに対して、ＥＺＯＲＧ１の値に基づいて第２段階の順序づけを行ない、増幅回路３１６〜３１９において、第２グループのデータバス対の４個データに対して、ＥＺＯＲＧ１の値に基づいて、第２段階の順序づけを行なう。
【０２２７】
次に、スイッチ回路３２０〜３２７において、それぞれ入力されるデータに対して、ＥＺＯＲＧ０の値に基づいて、第３段階の順序づけを行なう。
【０２２８】
これらの増幅回路３１２〜３１９およびスイッチ回路３２０〜３２７の動作は、図８に示す第１の実施形態の出力回路の増幅回路およびスイッチ回路の動作と同様である。
【０２２９】
上述のＳｕｂ  ＤＢＳＷｘｙは、４個備えるのではなく、８個備えるものとしてもよい。すなわち、第１グループの４個のＳｕｂ  ＤＢＳｘｙは、接続される２つのデータバス対の一方のデータをＦＤＢＸＸ，ＺＦＤＢＸＸに出力する（他方のデータバス対のデータは出力しない）。第２グループの４個のＳｕｂ  ＤＢＳｘｙは、第１グループのＳｕｂ  ＤＢＳｘｘと、同一のデータバス対が接続され、他方のデータバス対のデータをＳＤＢＸＸ，ＺＳＤＢＸＸに出力する。
【０２３０】
（ｂ）１６ビットプリフェッチ（Ｎ＝４）
２４（＝１６）ビットプリフェッチの場合には、２段階、３段階、または４段階で順序づけを行なう。
【０２３１】
（ｂ−１）２段階のＰ／Ｓ変換
２段階で順序づけを行なう場合、増幅回路（Ｒ／Ａ）は、ＥＺＯＲＧ３に応じて、第１段階の順序づけを行なう。スイッチ回路は、ＥＺＯＲＧ２、ＥＺＯＲＧ１、およびＥＺＯＲＧ０に応じて、第２段階の順序づけを行なう。この場合、増幅回路の個数は１６個となり、スイッチ回路内のセレクタの個数は８個になる。また、制御信号生成回路は、ＥＺＯＲＧ２、ＥＺＯＲＧ１、およびＥＺＯＲＧ０に基づいて、制御信号Ｓ０００、Ｓ００１、Ｓ０１０、Ｓ０１１、Ｓ１００、Ｓ１０１、Ｓ１１０、Ｓ１１１を生成して、スイッチ回路に出力する。
【０２３２】
（ｂ−２）３段階のＰ／Ｓ変換
３段階で順序づけを行なう場合、Ｄａｔａ  Ｂｕｓ  Ｓｗｉｔｃｈで、ＥＺＯＲＧ３に応じて、第１段階の順序づけを行なう。増幅回路（Ｒ／Ａ）で、ＥＺＯＲＧ２に応じて、第２段階の順序づけを行ない、スイッチ回路で、ＥＺＯＲＧ１、およびＥＺＯＲＧ０に応じて、第３段階の順序づけを行なう。
【０２３３】
この場合、Ｄａｔａ  Ｂｕｓ  Ｓｗｉｔｃｈに含まれるＳｕｂ  ＤＢＳＷは、８個となる。増幅回路の個数は、１６個となり、スイッチ回路内のセレクタの個数は、４個となる。
【０２３４】
（ｂ−３）４段階のＰ／Ｓ変換
４段階で順序づけを行なう場合、Ｄａｔａ  Ｂｕｓ  Ｓｗｉｔｃｈで、ＥＺＯＲＧ３およびＥＺＯＲＧ２に応じて、第１段階および第２段階の順序づけを行なう。すなわち、Ｄａｔａ  Ｂｕｓ  Ｓｗｉｔｃｈは、２段で構成され、第１段で、１６個のデータを前半（第１グループおよび第２グループ）と、後半（第３グループおよび第４グループ）のいずれかに順序づける。第２段で、前半の８個のデータに対して、第１グループと、第２グループのいずれかに順序づけ、後半の８個のデータに対して、第３グループと、第４グループのいずれかに順序づける。
【０２３５】
増幅回路（Ｒ／Ａ）は、ＥＺＯＲＧ１に応じて、第３段階の順序づけを行なう。スイッチ回路で、ＥＺＯＲＧ０に応じて、第４段階の順序づけを行なう。
【０２３６】
Ｄａｔａ  Ｂｕｓ  Ｓｗｉｔｃｈの個数は、第１段用の８個のＳｕｂ  Ｓｗｉｔｃｈと、第２段用の８個のＳｕｂ  Ｓｗｉｔｃｈからなる。増幅回路の個数は、１６個となり、スイッチ回路内のセレクタの個数は、２個となる。
【０２３７】
（ｃ）２Ｎビットプリフェッチ
２Ｎビットプリフェッチの場合には、Ｋ（２≦Ｋ≦Ｎ）段階で順序づけを行なう。
【０２３８】
（Ｋ−２）段からなるＤａｔａ  Ｓｗｉｔｃｈ  Ｂｕｓで、第１段階〜第（Ｋ−２）段階の順序づけを行なう。増幅回路（Ｒ／Ａ）内のスイッチ回路で、第（Ｋ−１）段階の順序づけを行なう。最後段のスイッチ回路で、ＥＺＯＲＧ（Ｎ−Ｋ）〜ＥＺＯＲＧ０に応じて、第Ｋ段階の順序づけを行なう。
【０２３９】
第Ｓ段階（Ｓ＝１〜Ｋ−１）の順序づけを行なうＤａｔａ  Ｓｗｉｔｃｈ  Ｂｕｓに含まれる各Ｓｕｂ  ＤＢＳＷｘｙ、および増幅回路内の各スイッチ回路（以下、これらを総称して、スイッチ回路という。）には、コラムアドレスの最下位から（Ｎ−Ｓ＋１）ビット目、つまりＣＡ（Ｎ−Ｓ）だけが異なる２つのコラムアドレスで指定されるメモリセルの２つのデータが入力され、ＥＺＯＲＧ（Ｎ−Ｓ）の値に基づいて、いずれか一方のデータを、第（Ｓ＋１）段階の順序づけを行なうスイッチ回路のうち、他方のデータが入力されるスイッチ回路よりも、入力データを先に出力するスイッチ回路に出力する。
【０２４０】
また、これに加えて、この第Ｓ段階のスイッチ回路は、他方のデータを、第（Ｓ＋１）段階の順序づけを行なうスイッチ回路のうち、一方のデータが入力されるスイッチ回路よりも、入力データを後に出力するスイッチ回路に出力するものとしてもよい。
【０２４１】
最後段である第Ｋ段階の順序づけを行なう各スイッチ回路には、コラムアドレスの最下位から（Ｎ−Ｋ＋１）ビット目、つまりＣＡ０〜ＣＡ（Ｎ−Ｋ）が異なるコラムアドレスで指定されるメモリセルの２（Ｎ−Ｋ＋１）個のいずれかのデータが入力され、ＥＺＯＲＧ（Ｎ−Ｋ）〜ＥＺＯＲＧ０に応じて、入力されたデータを２（Ｎ−Ｋ＋１）通りの順序のうちのいずれかの順序で出力する。
【０２４２】
（３）第２の実施形態では、読み出し回路７００内に４個のスイッチ回路を設けたが、８個のスイッチ回路を設けるものとしてもよい。すなわち、第１グループの４個のスイッチ回路は、接続される２つのＩ／Ｏ線対の一方のデータをＤＢ＿ＦＸＸ，ＺＤＢ＿ＸＸに出力する（他方のＩ／Ｏ線対のデータは出力しない）。第２グループのスイッチ回路は、第１グループのスイッチ回路と同一のＩ／Ｏ線対が接続され、他方のＩ／Ｏ線対のデータをＤＢ＿ＳＸＸ，ＺＤＢ＿ＳＸＸに出力する。
【０２４３】
（４）第２の実施形態では、読出し回路７００内に１段のスイッチ回路を設けたが、これに限定するものではない。
【０２４４】
２Ｎビットのプリフェッチを行なう場合に、読み出し回路内に第１〜第Ｋ１（１≦Ｋ１＜Ｎ）段のＫ１段階のスイッチ回路を設け、出力回路内に第（Ｋ１＋１）〜第（Ｋ１＋Ｋ２）（１≦Ｋ２＜Ｎ、２≦（Ｋ１＋Ｋ２）≦Ｎ）段のＫ２段階のスイッチ回路を設けるものとしてもよい。
【０２４５】
Ｋ１≧２のときに、読出し回路内の第Ｓ段階（Ｓ＝１〜（Ｋ１−１））の順序づけを行なう各スイッチ回路には、コラムアドレスの最下位から（Ｎ−Ｓ＋１）ビット目、つまりＣＡ（Ｎ−Ｓ）だけが異なる２つのコラムアドレスで指定されるメモリセルの２つのデータが入力され、ＥＺＯＲＧ（Ｎ−Ｓ）の値に基づいて、入力されるいずれか一方のデータを、第（Ｓ＋１）段階の順序づけを行なうスイッチ回路のうち、入力される他方のデータが入力されるスイッチ回路よりも、入力データを先に出力するスイッチ回路に出力するものとしてもよい。
【０２４６】
また、これに加えて、このスイッチ回路は、他方のデータを、第（Ｓ＋１）段階の順序づけを行なうスイッチ回路のうち、一方のデータが入力されるスイッチ回路よりも、入力データを後に出力するスイッチ回路に出力するものとしてもよい。
【０２４７】
読出し回路内の第Ｋ１段階の順序づけを行なうスイッチ回路は、第２の実施形態で説明したスイッチ回路と同様である。すなわち、読出し回路内の第Ｋ１段階の順序づけを行なう各スイッチ回路には、コラムアドレスの最下位から（Ｎ−Ｋ１＋１）ビット目、つまりＣＡ（Ｎ−Ｋ１）だけが異なる２つのコラムアドレスで指定されるメモリセルの２つのデータが入力され、ＥＺＯＲＧ（Ｎ−Ｋ１）の値に基づいて、入力されるいずれか一方のデータを、データバス群ＤＢ＿ＦＸＸに含まれるデータバスへ出力し、入力される他方のデータをデータバス対ＤＢ＿ＳＸＸに含まれるデータバス出力するものとしてもよい。このデータバス対群ＤＢ＿ＦＸＸに含まれるデータバスに出力されたデータは、データバス対群ＤＢ＿ＳＸＸに含まれるデータバスに出力されたデータよりも、先に出力回路に送られれる。
【０２４８】
上記Ｋ１とＫ２については、Ｋ１＜Ｋ２の条件を課すものとしてもよい。これによって、本来Ｐ／Ｓ変換を行なうこととされている出力回路で、Ｐ／Ｓ変換の処理の多くを分担させるようにすることができる。
【０２４９】
（５）本発明の実施の形態および上述の変形例において、読出し回路および出力回路の最後段以外のスイッチ回路は、外部コラムアドレスの１ビットに対応した順序づけを行なうものとして説明したが、これに限定するものではない。最後段以外のスイッチ回路が２ビット以上に対応した順序づけを行なうものとしてもよい。さらに、この場合に、最後段のスイッチ回路が１ビットに対応した順序づけを行なうものとしてもよい。
【０２５０】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０２５１】
【発明の効果】
この発明に係わる半導体記憶装置によれば、プリフェッチされたデータのＰ／Ｓ変換を複数段階で行なうことにより、半導体記憶装置の規模を小規模にすることができるとともに、高速にＰ／Ｓ変換を行なうことができる。
【図面の簡単な説明】
【図１】半導体記憶装置５１０の全体構成の概略ブロック図である。
【図２】メモリセルアレイ５５２内のメモリセル、センスアンプ５５０、および読出し回路６００における、１つのＤＱ端子に対するデータの流れを説明するための機能ブロック図である。
【図３】外部より与えられるコラムアドレスＣＡの最下位から２個のビットであるＣＡ１およびＣＡ０と、４個のデータの出力順序の関係を示す図である。
【図４】ＤＤＲ−ＩＩからデータを読出す際のデータ出力のタイミングを示す図である。
【図５】従来の出力回路（１ＤＱ端子当たり）の構成を示す図である。
【図６】（ａ）は、増幅回路（Ｒ／Ａ）４１の構成を示し、（ｂ）は、増幅回路（Ｒ／Ａ）５１の構成を示し、（ｃ）は、増幅回路（Ｒ／Ａ）６１の構成を示し、（ｄ）は、増幅回路（Ｒ／Ａ）７１の構成を示す。
【図７】本発明の実施の形態における出力回路の構成を示す図である。
【図８】（ａ）は、増幅回路（Ｒ／Ａ）１１１の構成を示し、（ｂ）は、増幅回路（Ｒ／Ａ）１１２の構成を示し、（ｃ）は、増幅回路（Ｒ／Ａ）１２１の構成を示し、（ｄ）は、増幅回路（Ｒ／Ａ）１２２の構成を示す。
【図９】本発明の実施形態に係る出力回路１００のＰ／Ｓ変換の動作手順を示すフローチャートである。
【図１０】メモリセルと、そのメモリセル内のデータが出力されるＩ／Ｏ線対との対応関係を示す図である。
【図１１】外部より与えられるコラムアドレスＣＡの最下位から３個のビットであるＣＡ２、ＣＡ１、およびＣＡ０と、８個のデータの出力順序の関係を示す図である。
【図１２】本発明の実施の形態に係る読出し回路（１ＤＱ端子当たり）の構成を示す図である。
【図１３】（ａ）は、スイッチ回路２１１の構成を示し、（ｂ）は、スイッチ回路２１２の構成を示し、（ｃ）は、スイッチ回路２１３の構成を示し、（ｄ）は、スイッチ回路２１４の構成を示す。
【図１４】本発明の実施の形態に係る読出し回路および出力回路におけるＰ／Ｓ変換の動作手順を示すフローチャートである。
【図１５】８ビットプリフェッチされたデータに対して、２段階の順序づけを行なう出力回路３０１の構成を示す図である。
【図１６】増幅回路３０２の構成を示す図である。
【図１７】増幅回路３０４の構成を示す図である。
【図１８】８ビットプリフェッチされたデータに対して３段階で順序づけを行なう出力回路３０２の構成を示す図である。
【図１９】Ｄａｔａ  Ｂｕｓ  Ｓｗｉｔｃｈ３１１の構成を示す図である。
【図２０】Ｓｕｂ  ＤＢＳＷｘｙ（ｘｙ＝００，０１，１０，１１）の構成を示す図である。
【符号の説明】
４０，５０，６０，７０，１１０，１２０  増幅＆選択回路、４１，５１，６１，７１，１１１，１１２，１２１，１２２、３０２，３０４，３１２〜３１９増幅回路（Ｒ／Ａ）、４２，５２，６２，７２，１１３，１１４，１２３，１２４，３０６，３０７  ラッチ回路、４３，５３，６３，７３，１１５，１２５，１３５，１４５，２１１〜２１４，３０３，３０５，３２０〜３２７，８１１，８１２，８２１，８２２  スイッチ回路、４４〜４７，５４〜５７，６４〜６７，７４〜７７，１１６〜１１９，１２６〜１２９  セレクタ、８０，１３０  シフトレジスタ、１００  出力回路、１４０  出力データラッチ回路、２０１〜２０８  増幅回路（Ｐ／Ａ）、２２０  クロック発生回路、２２１〜２２８，６０２ａ〜ｄ  シフトレジスタ＆ドライバ、３１１  Ｄａｔａ  Ｂｕｓ  Ｓｗｉｔｃｈ、５１０  半導体記憶装置、５１２  クロック端子、５１４  制御信号端子、５１６  アドレス端子、５１８  データ入出力端子、５２０  データストローブ信号入出力端子、５２２  クロックバッファ、５２４  制御信号バッファ、５２６  アドレスバッファ、５２８，５３２  入力バッファ、５３４  出力バッファ、５３８  Ｓ／Ｐ（シリアル／パラレル）変換回路＆ライトドライバ、５４０ＤＱＳ発生回路、５４１  ＤＬＬ回路、５４２  制御回路、５４４  ロウデコーダ、５４６  コラムデコーダ、５４８  読出し＆書込み回路、５５０，５５０ａ〜ｄ  センスアンプ、５５２  メモリセルアレイ、６００，６００ａ〜ｄ  読出し回路、６０１ａ〜ｄ  Ｐ／Ａ、８５１，８５２，８６１，８６２  Ａｍｐ、ＭＣ  メモリセル。
【図１】
2004164769.tif 000003
【図２】
2004164769.tif 000004
【図３】
2004164769.tif 000005
【図４】
2004164769.tif 000006
【図５】
2004164769.tif 000007
【図６】
2004164769.tif 000008
【図７】
2004164769.tif 000009
【図８】
2004164769.tif 000010
【図９】
2004164769.tif 000011
【図１０】
2004164769.tif 000012
【図１１】
2004164769.tif 000013
【図１２】
2004164769.tif 000014
【図１３】
2004164769.tif 000015
【図１４】
2004164769.tif 000016
【図１５】
2004164769.tif 000017
【図１６】
2004164769.tif 000018
【図１７】
2004164769.tif 000019
【図１８】
2004164769.tif 000020
【図１９】
2004164769.tif 000021
【図２０】
2004164769.tif 000022