(57)【要約】【課題】ＰＬＬを使用せずに、２つのデジタルの映像信号を同期させる。【解決手段】位相検出回路３８は、非同期ＦＩＦＯ回路３１から入力された画像データの開始位置を示す同期信号と非同期ＦＩＦＯ回路３５から入力された画像データの開始位置を示す同期信号の位相差を検出し、検出結果を選択回路４１に供給する。選択回路４１は、位相検出回路３８から供給された検出結果に基づいて、非同期ＦＩＦＯ回路３１からの画像データと非同期ＦＩＦＯ回路３５の画像データの位相を揃えて画像合成回路７に出力できるように、端子ａ、端子ｂ、または端子ｃを選択する。【選択図】      図１
2004328094.tif 000002
【特許請求の範囲】
【請求項１】
第１のクロック信号に同期して生成された第１の画像データを入力する第１の入力手段と、
前記第１のクロック信号と内部クロック信号の位相差に基づいて、前記第１の画像データを、前記第１の画像データの同期信号とともに出力する第１の出力手段と、
第２のクロック信号に同期して生成された第２の画像データを入力する第２の入力手段と、
前記第２のクロック信号と内部クロック信号の位相差に基づいて、前記第２の画像データを、前記第２の画像データの同期信号とともに出力する第２の出力手段と、
前記第１の画像データの同期信号と前記第２の画像データの同期信号の位相差を検出する検出手段と、
前記検出手段による検出結果に基づいて、前記第２の画像データの遅延量を選択する選択手段と
を備えることを特徴とする映像信号処理装置。
【請求項２】
前記第１の出力手段により出力された前記第１の画像データを遅延させる遅延手段をさらに備える
ことを特徴とする請求項１に記載の映像信号処理装置。
【請求項３】
前記選択手段は、前記遅延手段により遅延された前記第１の画像データに、前記第２の画像データを同期させる前記遅延量を選択する
ことを特徴とする請求項２に記載の映像信号処理装置。
【請求項４】
前記第１および第２のクロック信号、並びに内部クロック信号は、同じ周波数である
ことを特徴とする請求項１に記載の映像信号処理装置。
【請求項５】
第１のクロック信号に同期して生成された第１の画像データを入力する第１の入力ステップと、
前記第１のクロック信号と内部クロック信号の位相差に基づいて、前記第１の画像データを、前記第１の画像データの同期信号とともに出力する第１の出力ステップと、
第２のクロック信号に同期して生成された第２の画像データを入力する第２の入力ステップと、
前記第２のクロック信号と内部クロック信号の位相差に基づいて、前記第２の画像データを、前記第２の画像データの同期信号とともに出力する第２の出力ステップと、
前記第１の画像データの同期信号と前記第２の画像データの同期信号の位相差を検出する検出ステップと、
前記検出ステップの処理による検出結果に基づいて、前記第２の画像データの遅延量を選択する選択ステップと
を含むことを特徴とする映像信号処理方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、映像信号処理装置および方法に関し、特に、例えば、映像信号の同期処理を行う場合に用いて好適な映像信号処理装置および方法に関する。
【０００２】
【従来の技術】
従来、テレビジョンシステムにおける水平同期回路では、水平同期信号を比較パルスとし、ＶＯＣ（Ｖｏｌｔａｇｅ  Ｃｏｎｔｒｏｌｌｅｄ  Ｏｓｃｉｌｌａｔｏｒ：電圧制御発振器）の出力を分周Ｎで分周したものを基準パルスとしたＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ：位相同期回路）システムによって、各種タイミングパルスが生成されている。ＰＬＬとは、外部から入力された基準信号と、ループ内の発振器（ＶＯＣ）の出力、もしくは、発振器の出力を分周Ｎで分周したパルス信号とが、同一の周波数および位相となるように、ループ内の発振器にフィードバック制御をかけて発振周波数を調整する発振回路のことである。
【０００３】
このように、テレビジョンシステムに用いられてきたＰＬＬシステムでは、同期信号中のノイズなどを除去することにより、ジッタ除去を行うようにしている（特許文献１参照）。
【０００４】
【特許文献１】
特開平１０−３２７３３３号公報
【０００５】
【発明が解決しようとする課題】
しかしながら、現在では、映像信号をアナログ信号として処理せず、離散的な数値として処理する、いわゆるデジタル信号処理が主流となっている。従って、従来のアナログ信号を処理するためのＰＬＬシステムが、デジタルの映像信号の入力を受けた場合、発振器（ＶＯＣ）の出力はジッタの多いものとなってしまう。
【０００６】
ところで、２つのデジタルの映像信号が別々の画像生成回路にて生成され、それらが画像合成回路によって合成されるような場合、画像合成回路では、２つの画像生成回路からそれぞれ出力されるクロックを受け、画像合成に用いるクロックに乗せ換えて処理を行う必要がある。
【０００７】
しかしながら、２つの画像生成回路の遅延量は、不明もしくは不定であり、これら２つのクロック間の位相関係に何の制限も与えることができず、２つのデジタルの映像信号を同期させることが困難である課題があった。
【０００８】
本発明はこのような状況に鑑みてなされたものであり、ＰＬＬを使用せずに、２つのデジタルの映像信号を同期させて合成処理などを行うことができるようにするものである。
【０００９】
【課題を解決するための手段】
本発明の映像信号処理装置は、第１のクロック信号に同期して生成された第１の画像データを入力する第１の入力手段と、第１のクロック信号と内部クロック信号の位相差に基づいて、第１の画像データを、第１の画像データの同期信号とともに出力する第１の出力手段と、第２のクロック信号に同期して生成された第２の画像データを入力する第２の入力手段と、第２のクロック信号と内部クロック信号の位相差に基づいて、第２の画像データを、第２の画像データの同期信号とともに出力する第２の出力手段と、第１の画像データの同期信号と第２の画像データの同期信号の位相差を検出する検出手段と、検出手段による検出結果に基づいて、第２の画像データの遅延量を選択する選択手段とを備えることを特徴とする。
【００１０】
前記第１の出力手段により出力された第１の画像データを遅延させる遅延手段をさらに設けるようにすることができる。
【００１１】
前記選択手段は、遅延手段により遅延された第１の画像データに、第２の画像データを同期させる遅延量を選択するようにすることができる。
【００１２】
前記第１および第２のクロック信号、並びに内部クロックは、同じ周波数であるものとすることができる。
【００１３】
本発明の映像信号処理方法は、第１のクロック信号に同期して生成された第１の画像データを入力する第１の入力ステップと、第１のクロック信号と内部クロック信号の位相差に基づいて、第１の画像データを、第１の画像データの同期信号とともに出力する第１の出力ステップと、第２のクロック信号に同期して生成された第２の画像データを入力する第２の入力ステップと、第２のクロック信号と内部クロック信号の位相差に基づいて、第２の画像データを、第２の画像データの同期信号とともに出力する第２の出力ステップと、第１の画像データの同期信号と第２の画像データの同期信号の位相差を検出する検出ステップと、検出ステップの処理による検出結果に基づいて、第２の画像データの遅延量を選択する選択ステップとを含むことを特徴とする。
【００１４】
本発明においては、第１のクロック信号に同期して生成された第１の画像データが入力され、第１のクロック信号と内部クロックの位相差に基づいて、第１の画像データが、第１の画像データの同期信号とともに出力され、第２のクロック信号に同期して生成された第２の画像データが入力され、第２のクロックと内部クロックの位相差に基づいて、第２の画像データが、第２の画像データの同期信号とともに出力され、第１の画像データの同期信号と第２の画像データの同期信号の位相差が検出され、その検出結果に基づいて、第２の画像データの遅延量が選択される。
【００１５】
【発明の実施の形態】
以下に本発明の実施の形態を説明するが、請求項に記載の構成要件と、発明の実施の形態における具体例との対応関係を例示すると、次のようになる。この記載は、請求項に記載されている発明をサポートする具体例が、発明の実施の形態に記載されていることを確認するためのものである。従って、発明の実施の形態中には記載されているが、構成要件に対応するものとして、ここには記載されていない具体例があったとしても、そのことは、その具体例が、その構成要件に対応するものではないことを意味するものではない。逆に、具体例が構成要件に対応するものとしてここに記載されていたとしても、そのことは、その具体例が、その構成要件以外の構成要件には対応しないものであることを意味するものでもない。
【００１６】
さらに、この記載は、発明の実施の形態に記載されている具体例に対応する発明が、請求項に全て記載されていることを意味するものではない。換言すれば、この記載は、発明の実施の形態に記載されている具体例に対応する発明であって、この出願の請求項には記載されていない発明の存在、すなわち、将来、分割出願されたり、補正により追加される発明の存在を否定するものではない。
【００１７】
請求項１に記載の映像信号処理装置（例えば、図１の映像信号処理回路６）は、第１のクロック信号に同期して生成された第１の画像データを入力する第１の入力手段（例えば、図１の非同期ＦＩＦＯ回路３１のデータ入力端子Ｄ２）と、第１のクロック信号と内部クロック信号の位相差に基づいて、第１の画像データを、第１の画像データの同期信号とともに出力する第１の出力手段（例えば、図１の非同期ＦＩＦＯ回路３１のデータ出力端子Ｑ２と同期信号出力端子Ｑ１）と、第２のクロック信号に同期して生成された第２の画像データを入力する第２の入力手段（例えば、図１の非同期ＦＩＦＯ回路３５のデータ入力端子Ｄ２）と、第２のクロック信号と内部クロック信号の位相差に基づいて、第２の画像データを、第２の画像データの同期信号とともに出力する第２の出力手段（例えば、図１の非同期ＦＩＦＯ回路３５のデータ出力端子Ｑ２と同期信号出力端子Ｑ１）と、第１の画像データの同期信号と第２の画像データの同期信号の位相差を検出する検出手段（例えば、図１の位相検出回路３８）と、検出手段による検出結果に基づいて、第２の画像データの遅延量を選択する選択手段（例えば、図１の選択回路４１）とを備えることを特徴とする。
【００１８】
請求項２に記載の映像信号処理装置は、第１の出力手段により出力された第１の画像データを遅延させる遅延手段（例えば、図１の遅延回路３４）をさらに備えることを特徴とする。
【００１９】
請求項３に記載の映像信号処理装置の選択手段は、遅延手段により遅延された第１の画像データに、第２の画像データを同期させる遅延量を選択する（例えば、図１の選択回路４１の端子ａ，ｂ，ｃを選択する）ことを特徴とする。
【００２０】
請求項４に記載の映像信号処理装置の第１および第２のクロック信号、並びに内部クロック信号は、同じ周波数である（例えば、図１のクロック発生回路１で発生されるクロック信号と同じ周波数である）ことを特徴とする。
【００２１】
請求項５に記載の映像信号処理方法は、第１のクロック信号（例えば、図２Ｂ、図３Ｂ、または図４Ｂに示すクロック信号）に同期して生成された第１の画像データ（例えば、図２Ｃ、図３Ｃ、または図４Ｃに示す画像データ）を入力する第１の入力ステップと、第１のクロック信号と内部クロック信号（例えば、図２Ｅ、図３Ｅ、または図４Ｅに示す内部処理クロック信号）の位相差に基づいて、第１の画像データ（例えば、図２Ｆ、図３Ｆ、または図４Ｆに示す画像データ）を、第１の画像データの同期信号（図２Ｇ、図３Ｇ、または図４Ｇに示す同期信号）とともに出力する第１の出力ステップと、第２のクロック信号（例えば、図２Ｉ、図３Ｉ、または図４Ｉに示すクロック信号）に同期して生成された第２の画像データ（例えば、図２Ｊ、図３Ｊ、または図４Ｊに示す画像データ）を入力する第２の入力ステップと、第２のクロック信号と内部クロック信号（例えば、図２Ｌ、図３Ｌ、または図４Ｌに示す内部処理クロック信号）の位相差に基づいて、第２の画像データ（例えば、図２Ｍ、図３Ｍ、または図４Ｍに示す画像データ）を、第２の画像データの同期信号（図２Ｎ、図３Ｎ、または図４Ｎに示す同期信号）とともに出力する第２の出力ステップと、第１の画像データの同期信号と第２の画像データの同期信号の位相差を検出する検出ステップと、検出ステップの処理による検出結果に基づいて、第２の画像データの遅延量を選択する選択ステップとを含むことを特徴とする。
【００２２】
以下に、本発明の実施の形態について図面を参照して説明する。
【００２３】
図１は、本発明を適用した映像信号処理システムの構成例を示している。同図に示されるように、映像信号処理システムは、クロック発生回路１、画像生成回路２，３、増幅器４、リセット信号出力回路５、映像信号処理回路６、および画像合成回路７などで構成されており、映像信号処理回路６は、非同期ＦＩＦＯ（Ｆｉｒｓｔ  Ｉｎ  Ｆｉｒｓｔ  Ｏｕｔ）回路３１，３５、遅延回路３２，３６、アンド回路３３，３７、遅延回路３４、位相検出回路３８、遅延回路３９，４０、および選択回路４１で構成されている。
【００２４】
クロック発生回路１は、高周波数のクロック信号を発生し、それを増幅器４、画像生成回路２、および画像生成回路３にそれぞれ出力する。
【００２５】
画像生成回路２は、クロック発生回路１から入力されたクロック信号を増幅器１１で増幅し、非同期ＦＩＦＯ回路３１に出力する。画像生成回路２はまた、クロック発生回路１から入力されたクロック信号に基づいて、デジタルの画像信号（以下、画像データと称する）を生成し、生成した画像データの開始位置を示す同期信号（例えば、ＨＤＩＳＰなど）とともに、非同期ＦＩＦＯ回路３１に出力する。
【００２６】
同様に、画像生成回路３は、クロック発生回路１から入力されたクロック信号を増幅器２１で増幅し、非同期ＦＩＦＯ回路３５に出力する。画像生成回路３はまた、クロック発生回路１から入力されたクロック信号に基づいて、画像データを生成し、その開始位置を示す同期信号とともに、非同期ＦＩＦＯ回路３５に出力する。
【００２７】
なお、画像生成回路２，３は、同一の水平ドット数、および同一の垂直ライン数で動作しており、それらが生成した画像データは、増幅器１１，２１から出力されるクロック信号に対するセットアップ・ホールドにより規定される信号方式で、非同期ＦＩＦＯ回路３１，３５にそれぞれ入力される。
【００２８】
増幅器４は、クロック発生回路１から入力されたクロック信号を増幅し、非同期ＦＩＦＯ回路３１、非同期ＦＩＦＯ回路３５、遅延回路３４、および画像合成回路７にそれぞれ出力する。リセット信号出力回路５は、非同期ＦＩＦＯ回路３１および非同期ＦＩＦＯ回路３５にそれぞれリセット信号を出力し、所定のタイミングで、そのリセットを解除する。
【００２９】
非同期ＦＩＦＯ回路３１のクロック端子ｗｃｋには、画像生成回路２からクロック信号が入力され、クロック端子ｒｃｋには、増幅器４から内部処理クロック信号が入力され、非同期リセット端子ｒｓｔには、リセット信号出力回路５からリセット信号が入力される。
【００３０】
非同期ＦＩＦＯ回路３１は、非同期リセット端子ｒｓｔに入力されているリセット信号によりリセットがかけられているが、所定のタイミングで、リセットが解除されると、データ入力端子Ｄ２に、画像生成回路２から画像データが入力され、同期信号入力端子Ｄ１に、画像生成回路２から同期信号が入力される。
【００３１】
また非同期ＦＩＦＯ回路３１は、リセット解除後データが入力されることによって、有効にされていたエンプティ端子／ｅｍｐ（負論理）のステータスフラグが無効になる。本信号をリード信号として、遅延回路３２に出力するとともに、アンド回路３３の一方の入力に供給する。遅延回路３２は、入力端子Ｄに入力されたリード信号を１クロックだけ遅延し、出力端子Ｑからアンド回路３３の他方の入力に供給する。アンド回路３３は、非同期ＦＩＦＯ回路３１の出力と遅延回路３２の出力の論理積を演算し、演算結果を非同期ＦＩＦＯ回路３１に出力する。
【００３２】
非同期ＦＩＦＯ回路３１は、読み出し検出端子ＲＥにリード信号が入力された場合、クロック端子ｗｃｋに入力されたクロック信号とクロック端子ｒｃｋに入力された内部処理クロック信号の位相を比較し、その比較結果に基づいて、非同期ＦＩＦＯ回路３１内の画像データを読み出し、データ出力端子Ｑ２から遅延回路３４に出力するとともに、その画像データの開始位置を示す同期信号を同期信号出力端子Ｑ１から位相検出回路３８に出力する。
【００３３】
すなわち、非同期ＦＩＦＯ回路３１は、遅延回路３２によりリード信号を１クロック遅延させることにより、非同期ＦＩＦＯ回路３１内のデータ残量が少なくとも２になってから読み出しを開始する、深さ（バッファ量）２以上のデバイスである。
【００３４】
遅延回路３４は、増幅器４から入力された内部処理クロック信号に基づいて、非同期ＦＩＦＯ回路３１からデータ入力端子Ｄに入力された画像データを１クロックだけ遅延し、データ出力端子Ｑから画像生成回路７に出力する。
【００３５】
非同期ＦＩＦＯ回路３５のクロック端子ｗｃｋには、画像生成回路３からクロック信号が入力され、クロック端子ｒｃｋには、増幅器４から内部処理クロック信号が入力され、非同期リセット端子ｒｓｔには、リセット信号出力回路５からリセット信号が入力される。
【００３６】
非同期ＦＩＦＯ回路３５は、非同期リセット端子ｒｓｔに入力されているリセット信号によりリセットがかけられているが、所定のタイミングで、リセットが解除されると、データ入力端子Ｄ２に、画像生成回路３から画像データが入力され、同期信号入力端子Ｄ１に、画像生成回路３から同期信号が入力される。
【００３７】
また非同期ＦＩＦＯ回路３５は、リセット解除後データが入力されることによって、有効にされていたエンプティ端子／ｅｍｐ（負論理）のステータスフラグが無効になる。本信号をリード信号として、遅延回路３６に出力するとともに、アンド回路３７の一方の入力に供給する。遅延回路３６は、入力端子Ｄに入力されたリード信号を１クロックだけ遅延し、出力端子Ｑからアンド回路３７の他方の入力に供給する。アンド回路３７は、非同期ＦＩＦＯ回路３５の出力と遅延回路３６の出力の論理積を演算し、演算結果を非同期ＦＩＦＯ回路３５に出力する。
【００３８】
非同期ＦＩＦＯ回路３５は、読み出し検出端子ＲＥにリード信号が入力された場合、クロック端子ｗｃｋに入力されたクロック信号とクロック端子ｒｃｋに入力された内部処理クロック信号の位相を比較し、その比較結果に基づいて、非同期ＦＩＦＯ回路３５内の画像データを読み出し、データ出力端子Ｑ２から、直接選択回路４１に出力するか、遅延回路３９を介して選択回路４１に出力するか、あるいは遅延回路３９および遅延回路４０を介して選択回路４１に出力する。また非同期ＦＩＦＯ回路３５は、選択回路４１に出力した画像データの開始位置を示す同期信号を同期信号出力端子Ｑ１から位相検出回路３８に出力する。
【００３９】
すなわち、非同期ＦＩＦＯ回路３５は、遅延回路３６によりリード信号を１クロック遅延させることにより、非同期ＦＩＦＯ回路３５内のデータ残量が少なくとも２になってから読み出しを開始する、深さ２以上のデバイスである。
【００４０】
位相検出回路３８は、非同期ＦＩＦＯ回路３１，３５からそれぞれ入力された同期信号の位相差を検出し、検出結果を選択回路４１に供給する。選択回路４１は、位相検出回路３８から供給された検出結果（位相差）に基づいて、端子ａ、端子ｂ、または端子ｃを選択する。
【００４１】
例えば、非同期ＦＩＦＯ回路３１から入力された同期信号が非同期ＦＩＦＯ回路３５から入力された同期信号より、その開始位置が進んでいる場合、選択回路４１は、端子ａを選択する。これにより、非同期ＦＩＦＯ回路３５から出力された画像データは、そのまま（遅延せずに）、選択回路４１の出力端子ｄから画像合成回路７に出力される。
【００４２】
また例えば、非同期ＦＩＦＯ回路３１から入力された同期信号と非同期ＦＩＦＯ回路３５から入力された同期信号が同位相の場合、選択回路４１は、端子ｂを選択する。これにより、非同期ＦＩＦＯ回路３５から出力された画像データは、遅延回路３９で１クロックだけ遅延され、選択回路４１の出力端子ｄから画像合成回路７に出力される。
【００４３】
また例えば、非同期ＦＩＦＯ回路３１から入力された同期信号が非同期ＦＩＦＯ回路３５から入力された同期信号より、その開始位置が遅れている場合、選択回路４１は、端子ｃを選択する。これにより、非同期ＦＩＦＯ回路３５から出力された画像データは、遅延回路３９で１クロックだけ遅延され、さらに、遅延回路４０で１クロックだけ遅延され、選択回路４１の出力端子ｄから画像合成回路７に出力される。
【００４４】
画像合成回路７は、増幅器４から入力された内部処理クロック信号に基づいて、位相が揃えられた非同期ＦＩＦＯ回路３１からの画像データと、非同期ＦＩＦＯ回路３５からの画像データを合成し、出力する。
【００４５】
次に、図２乃至図４のタイミングチャートを参照して、選択回路４１の選択動作について説明する。まず、図２のタイミングチャートを参照して、選択回路４１の端子ａが選択される場合の動作について説明する。
【００４６】
映像信号処理回路６にリセットがかけられた状態で、非同期ＦＩＦＯ回路３１のクロック端子ｗｃｋには、画像生成回路２の増幅器１１で増幅されたクロック信号ＷＡ１乃至ＷＡ５が入力され（図２Ｂ）、非同期ＦＩＦＯ回路３５のクロック端子ｗｃｋには、画像生成回路３の増幅器２１で増幅されたクロック信号ＷＢ１乃至ＷＢ５が入力されている（図２Ｉ）。また、非同期ＦＩＦＯ回路３１のクロック端子ｒｃｋには、増幅器４から内部処理クロック信号ＲＡ１乃至ＲＡ５が入力され（図２Ｅ）、非同期ＦＩＦＯ回路３５のクロック端子ｒｃｋには、増幅器４から内部処理クロック信号ＲＢ１乃至ＲＢ５が入力されている（図２Ｌ）。
【００４７】
そして、リセットが解除されると（図２Ａ）、非同期ＦＩＦＯ回路３１のデータ入力端子Ｄ２には、画像生成回路２で、リセット解除直後の最初のクロック信号ＷＡ２に基づいて生成された画像データＤＡ１の入力が開始され（図２Ｃ）、同期信号入力端子Ｄ１には、画像データＤＡ１の開始位置を示す同期信号ＳＡが入力される（図２Ｄ）。また、非同期ＦＩＦＯ回路３５のデータ入力端子Ｄ２には、画像生成回路３で、リセット解除直後の最初のクロック信号ＷＢ２に基づいて生成された画像データＤＢ１の入力が開始され（図２Ｊ）、同期信号入力端子Ｄ１には、画像データＤＢ１の開始位置を示す同期信号ＳＢが入力される（図２Ｋ）。
【００４８】
ここで、非同期ＦＩＦＯ回路３１は、リセット解除直後にクロック端子ｗｃｋに入力されたクロック信号ＷＡ２（図２Ｂ）とクロック端子ｒｃｋに入力された内部処理クロック信号ＲＡ２（図２Ｅ）の位相を比較する。同図に示されるように、クロック信号ＷＡ２の開始位置は、内部処理クロック信号ＲＡ２の開始位置に較べて進んでいる。この場合、非同期ＦＩＦＯ回路３１は、直ちに、データ入力端子Ｄ２に入力された画像データの読み出しを開始するが、遅延回路３２により読み出し開始位置が１クロックだけ遅延されているため、データ残量が２になってから読み出しを開始する。
【００４９】
すなわち、非同期ＦＩＦＯ回路３１に画像データＤＡ１および画像データＤＡ２が蓄積されると（図２Ｃ）、それらが読み出され、データ出力端子Ｑ２から遅延回路３４に出力される（図２Ｆ）。また、同期信号出力端子Ｑ１から、画像データＤＡ１の開始位置を示す同期信号ＳＡが位相検出回路３８に出力される（図２Ｇ）。
【００５０】
同様に、非同期ＦＩＦＯ回路３５も、リセット解除直後にクロック端子ｗｃｋに入力されたクロック信号ＷＢ２（図２Ｉ）とクロック端子ｒｃｋに入力された内部処理クロック信号ＲＢ２（図２Ｌ）の位相を比較する。同図に示されるように、クロック信号ＷＢ２の開始位置は、内部処理クロック信号ＲＢ２の開始位置に較べて遅れている。この場合、非同期ＦＩＦＯ回路３５は、遅延回路３６により読み出し開始位置が１クロックだけ遅延されているため、データ残量が３になってから読み出しを開始する。
【００５１】
すなわち、非同期ＦＩＦＯ回路３５に画像データＤＢ１乃至ＤＢ３が蓄積されると（図２Ｊ）、それらが読み出され、データ出力端子Ｑ２から選択回路４１に出力される（図２Ｍ）。また、同期信号出力端子Ｑ１から、画像データＤＢ１の開始位置を示す同期信号ＳＢが位相検出回路３８に出力される（図２Ｎ）。
【００５２】
遅延回路３４は、非同期ＦＩＦＯ回路３１から入力された画像データを１クロックだけ遅延し、画像生成回路７に出力する（図２Ｈ）。
【００５３】
位相検出回路３８は、非同期ＦＩＦＯ回路３１から入力された同期信号ＳＡ（図２Ｇ）と非同期ＦＩＦＯ回路３５から入力された同期信号ＳＢ（図２Ｎ）の位相差を検出し、検出結果を選択回路４１に供給する。いまの場合、同期信号ＳＡが同期信号ＳＢより１クロック進んでいるため、非同期ＦＩＦＯ回路３１では、非同期ＦＩＦＯ回路３５より１クロック早く画像データが読み出されている。
【００５４】
しかしながら、非同期ＦＩＦＯ回路３１で読み出しが開始された画像データＤＡ１は、遅延回路３４で１クロック遅延された後、画像合成回路７に出力されているため、非同期ＦＩＦＯ回路３１より１クロック遅れて読み出しが開始された非同期ＦＩＦＯ回路３５の画像データＤＢ１は、非同期ＦＩＦＯ回路３１と同じタイミングで画像合成回路７に出力されることになる。従って、選択回路４１は、端子ａを選択し、非同期ＦＩＦＯ回路３５で読み出しが開始された画像データＤＢ１を、直接（遅延回路を介さずに）、画像合成回路７に出力する（図２Ｏ）。これにより、画像合成回路７には、非同期ＦＩＦＯ回路３１から出力された画像データＤＡ１と非同期ＦＩＦＯ回路３５から出力された画像データＤＢ１の位相が揃えられて入力されるため、容易に合成処理を行うことができる。
【００５５】
以上のように、リセット解除直後において、非同期ＦＩＦＯ回路３１のクロック端子ｗｃｋに入力されたクロック信号ＷＡ２（図２Ｂ）の開始位置が、クロック端子ｒｃｋに入力された内部処理クロック信号ＲＡ２（図２Ｅ）の開始位置に較べて進んでおり、かつ、非同期ＦＩＦＯ回路３５のクロック端子ｗｃｋに入力されたクロック信号ＷＢ２（図２Ｉ）の開始位置が、クロック端子ｒｃｋに入力された内部処理クロック信号ＲＢ２（図２Ｌ）の開始位置に較べて遅れている場合、選択回路４１は、端子ａを選択することにより、画像生成回路２，３で生成された画像データの位相を揃えて画像合成回路７に供給することができる。
【００５６】
次に、図３のタイミングチャートを参照して、選択回路４１の端子ｂが選択される場合の動作について説明する。
【００５７】
映像信号処理回路６にリセットがかけられた状態で、非同期ＦＩＦＯ回路３１のクロック端子ｗｃｋには、画像生成回路２の増幅器１１で増幅されたクロック信号ＷＡ１乃至ＷＡ５が入力され（図３Ｂ）、非同期ＦＩＦＯ回路３５のクロック端子ｗｃｋには、画像生成回路３の増幅器２１で増幅されたクロック信号ＷＢ１乃至ＷＢ５が入力されている（図３Ｉ）。また、非同期ＦＩＦＯ回路３１のクロック端子ｒｃｋには、増幅器４から内部処理クロック信号ＲＡ１乃至ＲＡ５が入力され（図３Ｅ）、非同期ＦＩＦＯ回路３５のクロック端子ｒｃｋには、増幅器４から内部処理クロック信号ＲＢ１乃至ＲＢ５が入力されている（図３Ｌ）。
【００５８】
そして、リセットが解除されると（図３Ａ）、非同期ＦＩＦＯ回路３１のデータ入力端子Ｄ２には、画像生成回路２で、リセット解除直後の最初のクロック信号ＷＡ２に基づいて生成された画像データＤＡ１の入力が開始され（図３Ｃ）、同期信号入力端子Ｄ１には、画像データＤＡ１の開始位置を示す同期信号ＳＡが入力される（図３Ｄ）。また、非同期ＦＩＦＯ回路３５のデータ入力端子Ｄ２には、画像生成回路３で、リセット解除直後の最初のクロック信号ＷＢ２に基づいて生成された画像データＤＢ１の入力が開始され（図３Ｊ）、同期信号入力端子Ｄ１には、画像データＤＢ１の開始位置を示す同期信号ＳＢが入力される（図３Ｋ）。
【００５９】
ここで、非同期ＦＩＦＯ回路３１は、リセット解除直後にクロック端子ｗｃｋに入力されたクロック信号ＷＡ２（図３Ｂ）とクロック端子ｒｃｋに入力された内部処理クロック信号ＲＡ２（図３Ｅ）の位相を比較する。同図に示されるように、クロック信号ＷＡ２の開始位置は、内部処理クロック信号ＲＡ２の開始位置に較べて進んでいる。従って、上述したように、非同期ＦＩＦＯ回路３１は、データ残量が２になってから読み出しを開始する。
【００６０】
すなわち、非同期ＦＩＦＯ回路３１に画像データＤＡ１および画像データＤＡ２が蓄積されると（図３Ｃ）、それらが読み出され、データ出力端子Ｑ２から遅延回路３４に出力される（図３Ｆ）。また、同期信号出力端子Ｑ１から、画像データＤＡ１の開始位置を示す同期信号ＳＡが位相検出回路３８に出力される（図３Ｇ）。
【００６１】
同様に、非同期ＦＩＦＯ回路３５も、リセット解除直後にクロック端子ｗｃｋに入力されたクロック信号ＷＢ２（図３Ｉ）とクロック端子ｒｃｋに入力された内部処理クロック信号ＲＢ２（図３Ｌ）の位相を比較する。同図に示されるように、クロック信号ＷＢ２の開始位置は、内部処理クロック信号ＲＢ２の開始位置に較べて進んでいる。従って、上述した非同期ＦＩＦＯ回路３１と同様に、データ残量が２になってから読み出しを開始する。
【００６２】
すなわち、非同期ＦＩＦＯ回路３５に画像データＤＢ１および画像データＤＢ２が蓄積されると（図３Ｊ）、それらが読み出され、データ出力端子Ｑ２から選択回路４１に出力される（図３Ｍ）。また、同期信号出力端子Ｑ１から、画像データＤＢ１の開始位置を示す同期信号ＳＢが位相検出回路３８に出力される（図３Ｎ）。
【００６３】
遅延回路３４は、非同期ＦＩＦＯ回路３１から入力された画像データを１クロックだけ遅延し、画像生成回路７に出力する（図３Ｈ）。
【００６４】
位相検出回路３８は、非同期ＦＩＦＯ回路３１から入力された同期信号ＳＡ（図３Ｇ）と非同期ＦＩＦＯ回路３５から入力された同期信号ＳＢ（図３Ｎ）の位相差を検出し、検出結果を選択回路４１に供給する。いまの場合、同期信号ＳＡと同期信号ＳＢは同位相であるため、非同期ＦＩＦＯ回路３１，３５では、同じタイミングで画像データが読み出されている。
【００６５】
しかしながら、上述したように、非同期ＦＩＦＯ回路３１で読み出しが開始された画像データＤＡ１は、遅延回路３４で１クロック遅延された後、画像合成回路７に出力されているため、非同期ＦＩＦＯ回路３１と同じタイミングで読み出しが開始された非同期ＦＩＦＯ回路３５の画像データＤＢ１は、非同期ＦＩＦＯ回路３１より１クロック早く画像合成回路７に出力されることになる。従って、選択回路４１は、端子ｂを選択し、非同期ＦＩＦＯ回路３５で読み出しが開始された画像データＤＢ１を遅延回路３９で１クロックだけ遅延させた後、画像合成回路７に出力する（図３Ｏ）。これにより、画像合成回路７には、非同期ＦＩＦＯ回路３１から出力された画像データＤＡ１と非同期ＦＩＦＯ回路３５から出力された画像データＤＢ１の位相が揃えられて入力されるため、容易に合成処理を行うことができる。
【００６６】
以上のように、リセット解除直後において、非同期ＦＩＦＯ回路３１のクロック端子ｗｃｋに入力されたクロック信号ＷＡ２（図３Ｂ）の開始位置が、クロック端子ｒｃｋに入力された内部処理クロック信号ＲＡ２（図３Ｅ）の開始位置に較べて進んでおり、かつ、非同期ＦＩＦＯ回路３５のクロック端子ｗｃｋに入力されたクロック信号ＷＢ２（図３Ｉ）の開始位置が、クロック端子ｒｃｋに入力された内部処理クロック信号ＲＢ２（図３Ｌ）の開始位置に較べて進んでいる場合、選択回路４１は、端子ｂを選択することにより、画像生成回路２，３で生成された画像データの位相を揃えて画像合成回路７に供給することができる。
【００６７】
なお、リセット解除直後において、非同期ＦＩＦＯ回路３１のクロック端子ｗｃｋに入力されたクロック信号ＷＡ２（図３Ｂ）の開始位置が、クロック端子ｒｃｋに入力された内部処理クロック信号ＲＡ２（図３Ｅ）の開始位置に較べて遅れており、かつ、非同期ＦＩＦＯ回路３５のクロック端子ｗｃｋに入力されたクロック信号ＷＢ２（図３Ｉ）の開始位置が、クロック端子ｒｃｋに入力された内部処理クロック信号ＲＢ２（図３Ｌ）の開始位置に較べて遅れている場合も、選択回路４１で端子ｂが選択される。従って、この場合も、画像生成回路２，３で生成された画像データの位相を揃えて画像合成回路７に供給することができる。
【００６８】
次に、図４のタイミングチャートを参照して、選択回路４１の端子ｃが選択される場合の動作について説明する。
【００６９】
映像信号処理回路６にリセットがかけられた状態で、非同期ＦＩＦＯ回路３１のクロック端子ｗｃｋには、画像生成回路２の増幅器１１で増幅されたクロック信号ＷＡ１乃至ＷＡ６が入力され（図４Ｂ）、非同期ＦＩＦＯ回路３５のクロック端子ｗｃｋには、画像生成回路３の増幅器２１で増幅されたクロック信号ＷＢ１乃至ＷＢ６が入力されている（図４Ｉ）。また、非同期ＦＩＦＯ回路３１のクロック端子ｒｃｋには、増幅器４から内部処理クロック信号ＲＡ１乃至ＲＡ６が入力され（図４Ｅ）、非同期ＦＩＦＯ回路３５のクロック端子ｒｃｋには、増幅器４から内部処理クロック信号ＲＢ１乃至ＲＢ６が入力されている（図４Ｌ）。
【００７０】
そして、リセットが解除されると（図４Ａ）、非同期ＦＩＦＯ回路３１のデータ入力端子Ｄ２には、画像生成回路２で、リセット解除直後の最初のクロック信号ＷＡ２に基づいて生成された画像データＤＡ１の入力が開始され（図４Ｃ）、同期信号入力端子Ｄ１には、画像データＤＡ１の開始位置を示す同期信号ＳＡが入力される（図４Ｄ）。また、非同期ＦＩＦＯ回路３５のデータ入力端子Ｄ２には、画像生成回路３で、リセット解除直後の最初のクロック信号ＷＢ２に基づいて生成された画像データＤＢ１の入力が開始され（図４Ｊ）、同期信号入力端子Ｄ１には、画像データＤＢ１の開始位置を示す同期信号ＳＢが入力される（図４Ｋ）。
【００７１】
ここで、非同期ＦＩＦＯ回路３１は、リセット解除直後にクロック端子ｗｃｋに入力されたクロック信号ＷＡ２（図４Ｂ）とクロック端子ｒｃｋに入力された内部処理クロック信号ＲＡ２（図４Ｅ）の位相を比較する。同図に示されるように、クロック信号ＷＡ２の開始位置は、内部処理クロック信号ＲＡ２の開始位置に較べて遅れている。従って、上述したように、非同期ＦＩＦＯ回路３１は、データ残量が３になってから読み出しを開始する。
【００７２】
すなわち、非同期ＦＩＦＯ回路３１に画像データＤＡ１乃至ＤＡ３が蓄積されると（図４Ｃ）、それらが読み出され、データ出力端子Ｑ２から遅延回路３４に出力される（図４Ｆ）。また、同期信号出力端子Ｑ１から、画像データＤＡ１の開始位置を示す同期信号ＳＡが位相検出回路３８に出力される（図４Ｇ）。
【００７３】
同様に、非同期ＦＩＦＯ回路３５も、リセット解除直後にクロック端子ｗｃｋに入力されたクロック信号ＷＢ２（図３Ｉ）とクロック端子ｒｃｋに入力された内部処理クロック信号ＲＢ２（図３Ｌ）の位相を比較する。同図に示されるように、クロック信号ＷＢ２の開始位置は、内部処理クロック信号ＲＢ２の開始位置に較べて進んでいる。従って、上述したように、データ残量が２になってから読み出しを開始する。
【００７４】
すなわち、非同期ＦＩＦＯ回路３５に画像データＤＢ１および画像データＤＢ２が蓄積されると（図４Ｊ）、それらが読み出され、データ出力端子Ｑ２から選択回路４１に出力される（図４Ｍ）。また、同期信号出力端子Ｑ１から、画像データＤＢ１の開始位置を示す同期信号ＳＢが位相検出回路３８に出力される（図４Ｎ）。
【００７５】
遅延回路３４は、非同期ＦＩＦＯ回路３１から入力された画像データを１クロックだけ遅延し、画像生成回路７に出力する（図４Ｈ）。
【００７６】
位相検出回路３８は、非同期ＦＩＦＯ回路３１から入力された同期信号ＳＡ（図４Ｇ）と非同期ＦＩＦＯ回路３５から入力された同期信号ＳＢ（図４Ｎ）の位相差を検出し、検出結果を選択回路４１に供給する。いまの場合、同期信号ＳＡが同期信号ＳＢより１クロック遅れているため、非同期ＦＩＦＯ回路３１では、非同期ＦＩＦＯ回路３５より１クロック遅れて画像データが読み出されている。
【００７７】
しかしながら、上述したように、非同期ＦＩＦＯ回路３１で読み出しが開始された画像データＤＡ１は、遅延回路３４で１クロックだけ遅延された後、画像合成回路７に出力されているため、非同期ＦＩＦＯ回路３１より１クロック早く読み出しが開始された非同期ＦＩＦＯ回路３５の画像データＤＢ１は、非同期ＦＩＦＯ回路３１より２クロック早く画像合成回路７に出力されることになる。従って、選択回路４１は、端子ｃを選択し、非同期ＦＩＦＯ回路３５で読み出しが開始された画像データＤＢ１を遅延回路３９で１クロックだけ遅延させ、さらに、遅延回路４０で１クロックだけ遅延させた後、画像合成回路７に出力する（図４Ｏ）。これにより、画像合成回路７には、非同期ＦＩＦＯ回路３１から出力された画像データＤＡ１と非同期ＦＩＦＯ回路３５から出力された画像データＤＢ１の位相が揃えられて入力されるため、容易に合成処理を行うことができる。
【００７８】
以上のように、リセット解除直後において、非同期ＦＩＦＯ回路３１のクロック端子ｗｃｋに入力されたクロック信号ＷＡ２（図４Ｂ）の開始位置が、クロック端子ｒｃｋに入力された内部処理クロック信号ＲＡ２（図４Ｅ）の開始位置に較べて遅れており、非同期ＦＩＦＯ回路３５のクロック端子ｗｃｋに入力されたクロック信号ＷＢ２（図４Ｉ）の開始位置が、クロック端子ｒｃｋに入力された内部処理クロック信号ＲＢ２（図４Ｌ）の開始位置に較べて進んでいる場合、選択回路４１は、端子ｃを選択することにより、画像生成回路２，３で生成された画像データの位相を揃えて画像合成回路７に供給することができる。
【００７９】
以上においては、非同期ＦＩＦＯ回路３１のクロック端子ｗｃｋに入力されたクロック信号ＷＡ２と、クロック端子ｒｃｋに入力された内部処理クロック信号ＲＡ２の位相差、および、非同期ＦＩＦＯ回路３５のクロック端子ｗｃｋに入力されたクロック信号ＷＢ２と、クロック端子ｒｃｋに入力された内部処理クロック信号ＲＢ２の位相差の組み合わせに応じて、選択回路４１の選択を行うようにしたが、どの組合せであっても、リセット解除後は、非同期ＦＩＦＯ回路３１，３５に入力される画像データのサイズ（個数）と、非同期ＦＩＦＯ回路３１，３５から出力される画像データのサイズは同一である。従って、選択回路４１は、リセット解除後に選択を変更することなく（すなわち、リセット解除直後に選択された回路で）、画像データの位相が揃えられた状態を維持し続けることができる。
【００８０】
ただし、リセット解除して所定の時間が経過した後、画像生成回路２の増幅器１１や画像生成回路３の増幅器２１のクロックバッファの温度特性などにより、非同期ＦＩＦＯ回路３１のクロック端子ｗｃｋに入力されたクロック信号ＷＡ２とクロック端子ｒｃｋに入力された内部処理クロック信号ＲＡ２の位相関係が逆転した場合、または非同期ＦＩＦＯ回路３５のクロック端子ｗｃｋに入力されたクロック信号ＷＢ２とクロック端子ｒｃｋに入力された内部処理クロック信号ＲＢ２の位相関係が逆転した場合、非同期ＦＩＦＯ回路３１，３５内に蓄積された画像データの個数が変化する。
【００８１】
例えば、リセット当初、非同期ＦＩＦＯ回路３１のクロック端子ｗｃｋに入力されたクロック信号ＷＡ２の開始位置が、クロック端子ｒｃｋに入力された内部処理クロック信号ＲＡ２の開始位置に較べて進んでいたものが、所定の時間が経過した後に逆転した場合（クロック信号ＷＡ２の開始位置が、内部処理クロック信号ＲＡ２の開始位置に較べて遅れた場合）、非同期ＦＩＦＯ回路３１内に蓄積された画像データは１個少なくなる。
【００８２】
また例えば、リセット当初、非同期ＦＩＦＯ回路３１のクロック端子ｗｃｋに入力されたクロック信号ＷＡ２の開始位置が、クロック端子ｒｃｋに入力された内部処理クロック信号ＲＡ２の開始位置に較べて遅れていたものが、所定の時間が経過した後に逆転した場合（クロック信号ＷＡ２の開始位置が、クロック信号ＲＡ２の開始位置に較べて進んだ場合）、非同期ＦＩＦＯ回路３１内に蓄積された画像データは１個多くなる。
【００８３】
しかしながら、クロック端子ｗｃｋに入力されたクロック信号ＷＡ２とクロック端子ｒｃｋに入力された内部処理クロック信号ＲＡ２は、いずれもクロック発生回路１から生成されたものであり、これ以上の変動は起こり得ないため、非同期ＦＩＦＯ回路３１，３５は、リセット直後に画像データが２個蓄積されてから読み出しを開始すれば充分である。
【００８４】
以上のように、同一の発振器を基準に動作する映像信号処理システムにおいて問題となるクロックスキューを、ＰＬＬを使用せずに解決することができる。また、複数のＬＳＩにまたがるデータ伝送で、クロックアウト端子を持つＬＳＩを使用する場合に、特にその効果が期待できる。
【００８５】
上述した一連の処理は、ハードウェアにより実行させることもできるし、ソフトウェアにより実行させることもできる。一連の処理をソフトウェアにより実行させる場合には、そのソフトウェアを構成するプログラムが、専用のハードウェアに組み込まれているコンピュータ、または、各種のプログラムをインストールすることで、各種の機能を実行することが可能な、例えば汎用のパーソナルコンピュータなどに、ネットワークや記録媒体からインストールされる。
【００８６】
図５は、汎用のコンピュータの内部の構成例を示す図である。コンピュータのＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）１０１は、ＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）１０２に記憶されているプログラム、または記憶部１０８からＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）１０３にロードされたプログラムに従って各種の処理を実行する。ＲＡＭ１０３にはまた、ＣＰＵ１０１が各種の処理を実行する上において必要なデータなども適宜記憶される。
【００８７】
ＣＰＵ１０１、ＲＯＭ１０２、およびＲＡＭ１０３は、バス１０４を介して相互に接続されている。このバス１０４にはまた、入出力インターフェース１０５も接続されている。
【００８８】
入出力インターフェース１０５には、ボタン、スイッチ、キーボードあるいはマウスなどで構成される構成される入力部１０６、ＣＲＴ（Ｃａｔｈｏｄｅ  Ｒａｙ  Ｔｕｂｅ）やＬＣＤ（Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ  Ｄｉｓｐｌａｙ）などのディスプレイ、並びにスピーカなどで構成される出力部１０７、ハードディスクなどで構成される記憶部１０８、およびモデムやターミナルアダプタなどで構成される通信部１０９が接続されている。通信部１０９は、インターネットを含むネットワークを介して通信処理を行う。
【００８９】
入出力インターフェース１０５にはまた、必要に応じてドライブ１１０が接続され、磁気ディスク、光ディスク、光磁気ディスク、あるいは半導体メモリなどよりなるリムーバブルメディア１１１が適宜装着され、そこから読み出されたコンピュータプログラムが、記憶部１０８にインストールされる。
【００９０】
コンピュータにインストールされ、コンピュータによって実行可能な状態とされるプログラムを記録する記録媒体は、図５に示されるように、装置本体とは別に、ユーザにプログラムを提供するために配布される、プログラムが記録されている磁気ディスク（フレキシブルディスクを含む）、光ディスク（ＣＤ−ＲＯＭ（Ｃｏｍｐａｃｔ  Ｄｉｓｃ−Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）、ＤＶＤ（Ｄｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ）を含む）、光磁気ディスク（ＭＤ（Ｍｉｎｉ−Ｄｉｓｃ）（登録商標）を含む）、もしくは半導体メモリなどよりなるリムーバブルメディア１１１により構成されるだけでなく、装置本体に予め組み込まれた状態でユーザに提供される、プログラムが記録されているＲＯＭ１０３またはハードディスクなどの記憶部１０８で構成される。
【００９１】
なお、本明細書において、プログラム格納媒体に格納されるプログラムを記述するステップは、記載された順序に沿って時系列的に行われる処理はもちろん、必ずしも時系列的に処理されなくとも、並列的あるいは個別に実行される処理をも含むものである。
【００９２】
また、本明細書において、システムとは、複数の装置により構成される装置全体を表わすものである。
【００９３】
【発明の効果】
以上のように、本発明によれば、２つのデジタルの映像信号を同期させることが可能となる。特に、ＰＬＬを使用せずに、２つのデジタルの映像信号を同期させて、同一の発振器を基準に動作する場合に問題となるクロックスキューを解決した映像信号処理システムを構築することが可能となる。
【図面の簡単な説明】
【図１】本発明を適用した映像信号処理システムの構成例を示している。
【図２】選択回路の選択動作を説明するためのタイミングチャートである。
【図３】選択回路の他の選択動作を説明するためのタイミングチャートである。
【図４】選択回路の他の選択動作を説明するためのタイミングチャートである。
【図５】汎用のコンピュータの内部の構成例を示す図である。
【符号の説明】
１  クロック発生回路，  ２，３  画像生成回路，  ４  増幅器，  ５  リセット信号出力回路，  ６  映像信号処理回路，  ７  画像合成回路，  １１，２１  増幅器，  ３１  非同期ＦＩＦＯ回路，  ３４  遅延回路，  ３５  非同期ＦＩＦＯ回路，  ３８  位相検出回路，  ３９，４０  遅延回路，  ４１  選択回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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