(57)【要約】【課題】ポリシリコンからなるゲート電極上にシリサイドを形成した後、ゲート電極上にシリコン窒化膜を形成し、ゲート電極に対して自己整合的にセルフアラインコンタクトを形成する。【解決手段】導電体膜２５及びキャップ絶縁膜２７を順次形成し、キャップ絶縁膜及び導電体膜からなる積層膜をパターニングして、導電体膜からなるゲート電極２５を形成し、ソース、ドレインとなる拡散領域２９、３０、３１を形成し、積層膜の側壁上にシリコン窒化膜２８を形成し、全面シリコン窒化膜３３を形成し、シリコン酸化膜３４を堆積し、ゲート電極相互間にシリコン酸化膜３４を残し、積層膜上のシリコン窒化膜３３を剥離し、ゲート電極の上部に残っているキャップ絶縁膜２７を除去し、ゲート電極２５の表面に金属シリサイド膜３６を形成し、シリコン窒化膜３７をゲート電極２５上に残す。【選択図】    図９
2004327702.tif 000002
【特許請求の範囲】
【請求項１】
シリコン半導体からなる第１の領域及び第２の領域それぞれにゲート絶縁膜、シリコンからなる導電体膜、及びシリコン窒化膜に対して選択的にエッチングが可能な部材からなるキャップ絶縁膜を順次形成し、
上記キャップ絶縁膜及び導電体膜からなる積層膜をパターニングして、上記第１の領域及び上記第２の領域それぞれに上記導電体膜からなるゲート電極を形成し、
上記積層膜を不純物導入用のマスクとして用いて不純物を選択的に導入することで、上記第１の領域及び第２の領域それぞれにソース、ドレインとなる拡散領域を形成し、
上記各積層膜の側壁上に第１のシリコン窒化膜を形成し、
全面に第２のシリコン窒化膜を形成し、
全面に第１の絶縁膜を堆積した後、上記第１の領域の各ゲート電極相互間に上記第１の絶縁膜を残し、
上記第２の領域に第２の絶縁膜を堆積した後、第２の領域の各積層膜の側壁上に上記第２の絶縁膜を残し、
上記各積層膜上の第２のシリコン窒化膜及び上記第２の領域の表面上に残っている上記第２のシリコン窒化膜を剥離し、
上記各ゲート電極の上部に残っている上記キャップ絶縁膜を除去し、
上記各ゲート電極の上記導電体膜の表面に金属シリサイド膜を形成すると共に上記第２の領域に形成された拡散領域の各表面に金属シリサイド膜を形成し、
全面に第３のシリコン窒化膜を堆積した後、この第３のシリコン窒化膜を上記各ゲート電極上に残す
ことを特徴とする半導体集積回路の製造方法。
【請求項２】
前記ゲート電極を形成する際に、前記第２の領域に形成されるゲート電極相互の間隔が前記第１の領域に形成されるゲート電極相互の間隔よりも広くなるように形成すること特徴とする請求項１記載の半導体集積回路の製造方法。
【請求項３】
前記第３のシリコン窒化膜を前記各ゲート電極上に残した後に、
全面に第３の絶縁膜を堆積した後、平坦化し、
上記第３の絶縁膜を選択的にエッチングして前記第２の領域の前記拡散領域の表面を露出させ、
表面が露出した前記拡散領域に接続されるようにコンタクト電極を形成することを特徴とする請求項１記載の半導体集積回路の製造方法。
【請求項４】
前記ゲート絶縁膜、導電体膜、及びキャップ絶縁膜を順次形成する前に、
前記第１の領域にトレンチキャパシタを形成することを特徴とする請求項１記載の半導体集積回路の製造方法。
【請求項５】
前記シリコンからなる導電体膜が、不純物が導入されたポリシリコン膜であることを特徴とする請求項１記載の半導体集積回路の製造方法。
【請求項６】
前記キャップ絶縁膜が化学的気相成長法によって形成されるシリコン酸化膜であることを特徴とする請求項１記載の半導体集積回路の製造方法。
【請求項７】
前記第２のシリコン窒化膜が化学的気相成長法によって形成されることを特徴とする請求項１記載の半導体集積回路の製造方法。
【請求項８】
前記第１の絶縁膜が化学的気相成長法によって形成されるシリコン酸化膜であることを特徴とする請求項１記載の半導体集積回路の製造方法。
【請求項９】
前記第１の領域の各ゲート電極相互間に前記第１の絶縁膜を残す際に、前記第１の絶縁膜は反応性イオンエッチング技術によりエッチバックされることを特徴とする請求項１記載の半導体集積回路の製造方法。
【請求項１０】
前記第１の領域は半導体基板上に設けられたｐ型のウエル領域であり、前記第２の領域は上記半導体基板上に設けられたｐ型及びｎ型のウエル領域を含むことを特徴とする請求項１記載の半導体集積回路の製造方法。
【請求項１１】
シリコン半導体からなる第１の領域上にそれぞれゲート絶縁膜を介して設けられたシリコン導電体膜からなる一対の第１のゲート電極と、
上記一対の第１のゲート電極相互間の上記第１の領域に設けられた第１の拡散領域と、
上記一対の第１のゲート電極の上部表面にそれぞれ設けられた第１の金属シリサイド膜と、
上記一対の第１のゲート電極上にそれぞれ設けられた第１のシリコン窒化膜と、
上記一対の第１のゲート電極及び第１のシリコン窒化膜からなる積層膜の側壁上にそれぞれ設けられた第２のシリコン窒化膜と、
上記一対の第１のゲート電極相互間に位置する平坦部分では上記第１の拡散領域が露出するように上記第２のシリコン窒化膜上に設けられた第３のシリコン窒化膜と、
上記一対の第１のゲート電極相互間に設けられ、上記拡散領域と電気的に接続される自己整合コンタクトと、
シリコン半導体からなる第２の領域上にゲート絶縁膜を介して形成されたシリコン導電体膜からなる第２のゲート電極と、
上記第２のゲート電極の両側面に位置する上記第２の領域に形成された一対の第２の拡散領域と、
上記第２のゲート電極の上部表面に形成された第２の金属シリサイド膜と、
上記第２のゲート電極上に設けられた第４のシリコン窒化膜と、
上記第２のゲート電極及び上記第４のシリコン窒化膜からなる積層膜の側壁上に設けられた第５のシリコン窒化膜と、
上記一対の第２の拡散領域表面の一部上に延在するように上記第５のシリコン窒化膜上に設けられた第６のシリコン窒化膜と、
上記第６のシリコン窒化膜によって覆われていない上記一対の第２の拡散領域の表面にそれぞれ設けられた第３の金属シリサイド膜と、
上記第６のシリコン窒化膜上に設けられた絶縁膜と、
上記絶縁膜上に設けられた第７のシリコン窒化膜
とを具備したことを特徴とする半導体集積回路。
【請求項１２】
前記第１の領域にはトレンチキャパシタが形成されていることを特徴とする請求項１１記載の半導体集積回路。
【請求項１３】
前記シリコン導電体膜が、不純物が導入されたポリシリコン膜であることを特徴とする請求項１１記載の半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体集積回路及びその製造方法に係り、特にメモリセルトランジスタとロジック用トランジスタとが同一半導体基板上に集積されたＤＲＡＭ混載半導体集積回路及びその製造方法に関する。
【０００２】
【従来の技術】
一般にＤＲＡＭ混載半導体集積回路では、サリサイド（Ｓｅｌｆ−Ａｌｉｇｎｅｄ  Ｓｉｌｉｃｉｄａｔｉｏｎ）プロセスによってゲート電極上に金属シリサイドが形成される。このため、ゲート電極上にシリコン窒化膜などのキャップ絶縁膜を形成することができず、メモリセルトランジスタのゲート電極に対して自己整合的にコンタクトを形成するセルフアラインコンタクトが使用できないという不都合がある。
【０００３】
そこで、従来では、ロジック用トランジスタのソース及びドレイン上、ゲート電極上、メモリセルトランジスタのゲート電極上にそれぞれ金属シリサイドを形成して動作の高速化を図ると共に、メモリセルトランジスタ相互間にサイドウォール絶縁膜を形成することで、メモリセルトランジスタのゲート電極に対して自己整合的にコンタクトを形成するようにしたＤＲＡＭ混載半導体集積回路が例えば特許文献１に記載されている。
【０００４】
【特許文献１】
特開２０００−２３２０７６号公報
【０００５】
【非特許文献１】
【０００６】
【発明が解決しようとする課題】
しかながら、上記特許文献１に記載されているものは、メモリセルトランジスタとロジック用トランジスタのゲート加工がそれぞれ別に行われるので、製造工程が複雑になるという不都合がある。
【０００７】
この発明は上記のような事情を考慮してなされたものであり、その目的は、ロジック用トランジスタのソース及びドレイン上、ゲート電極上、メモリセルトランジスタのゲート電極上にそれぞれ金属シリサイドを形成することで動作の高速化を図ることができると共に、メモリセルトランジスタのゲート電極に対して自己整合的にコンタクトを形成することができ、かつロジック用トランジスタとメモリセルトランジスタのゲート加工を同時に行うことで製造工程の削減を図ることができる半導体集積回路及びその製造方法を提供することである。
【０００８】
【課題を解決するための手段】
この発明の半導体集積回路の製造方法では、シリコン半導体からなる第１の領域及び第２の領域それぞれにゲート絶縁膜、シリコンからなる導電体膜、及びシリコン窒化膜に対して選択的にエッチングが可能な部材からなるキャップ絶縁膜を順次形成し、上記キャップ絶縁膜及び導電体膜からなる積層膜をパターニングして、上記第１の領域及び上記第２の領域それぞれに上記導電体膜からなるゲート電極を形成し、上記積層膜を不純物導入用のマスクとして用いて不純物を選択的に導入することで、上記第１の領域及び第２の領域それぞれにソース、ドレインとなる拡散領域を形成し、上記各積層膜の側壁上に第１のシリコン窒化膜を形成し、全面に第２のシリコン窒化膜を形成し、全面に第１の絶縁膜を堆積した後、上記第１の領域の各ゲート電極相互間に上記第１の絶縁膜を残し、上記第２の領域に第２の絶縁膜を堆積した後、第２の領域の各積層膜の側壁上に上記第２の絶縁膜を残し、上記各積層膜上の第２のシリコン窒化膜及び上記第２の領域の表面上に残っている上記第２のシリコン窒化膜を剥離し、上記各ゲート電極の上部に残っている上記キャップ絶縁膜を除去し、上記各ゲート電極の上記導電体膜の表面に金属シリサイド膜を形成すると共に上記第２の領域に形成された拡散領域の各表面に金属シリサイド膜を形成し、全面に第３のシリコン窒化膜を堆積した後、この第３のシリコン窒化膜を上記各ゲート電極上に残すようにしている。
【０００９】
この発明の半導体集積回路は、シリコン半導体からなる第１の領域上にそれぞれゲート絶縁膜を介して設けられたシリコン導電体膜からなる一対の第１のゲート電極と、上記一対の第１のゲート電極相互間の上記第１の領域に設けられた第１の拡散領域と、上記一対の第１のゲート電極の上部表面にそれぞれ設けられた第１の金属シリサイド膜と、上記一対の第１のゲート電極上にそれぞれ設けられた第１のシリコン窒化膜と、上記一対の第１のゲート電極及び第１のシリコン窒化膜からなる積層膜の側壁上にそれぞれ設けられた第２のシリコン窒化膜と、上記一対の第１のゲート電極相互間に位置する平坦部分では上記第１の拡散領域が露出するように上記第２のシリコン窒化膜上に設けられた第３のシリコン窒化膜と、上記一対の第１のゲート電極相互間に設けられ、上記拡散領域と電気的に接続される自己整合コンタクトと、シリコン半導体からなる第２の領域上にゲート絶縁膜を介して形成されたシリコン導電体膜からなる第２のゲート電極と、上記第２のゲート電極の両側面に位置する上記第２の領域に形成された一対の第２の拡散領域と、上記第２のゲート電極の上部表面に形成された第２の金属シリサイド膜と、上記第２のゲート電極上に設けられた第４のシリコン窒化膜と、上記第２のゲート電極及び上記第４のシリコン窒化膜からなる積層膜の側壁上に設けられた第５のシリコン窒化膜と、上記一対の第２の拡散領域表面の一部上に延在するように上記第５のシリコン窒化膜上に設けられた第６のシリコン窒化膜と、上記第６のシリコン窒化膜によって覆われていない上記一対の第２の拡散領域の表面にそれぞれ設けられた第３の金属シリサイド膜と、上記第６のシリコン窒化膜上に設けられた絶縁膜と、上記絶縁膜上に設けられた第７のシリコン窒化膜を具備する。
【００１０】
【発明の実施の形態】
以下、図面を参照してこの発明の実施の形態を詳細に説明する。
【００１１】
図１ないし図９は、この発明をＤＲＡＭメモリセルとＰチャネル及びＮチャネルのトランジスタからなるロジック用トランジスタとを同一半導体基板上に集積したＤＲＡＭ混載半導体集積回路に実施した場合の製造工程を順次示す断面図である。
【００１２】
なお、各図に渡り、（ａ）はＤＲＡＭメモリセルが形成される領域（第１の領域）を示し、（ｂ）はロジック用トランジスタが形成される領域（第２の領域）を示し、かつ第２の領域の左側にはＮチャネルのトランジスタが、右側にはＰチャネルのトランジスタがそれぞれ形成される場合を示している。
【００１３】
まず、図１（ａ）、（ｂ）に示すように、第１の領域ではシリコン半導体基板にｐ型のウエル領域（ｐ−ｗｅｌｌ）１１が形成され、第２の領域ではシリコン半導体基板にｐ型のウエル領域（ｐ−ｗｅｌｌ）１２とｎ型のウエル領域（ｎ−ｗｅｌｌ）１３とが形成される。
【００１４】
次に、周知の方法によって第１の領域に複数のトレンチキャパシタ１４が所定の間隔で形成されると共に、第１、第２の領域にＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）からなる素子分離領域１５が形成される。
【００１５】
トレンチキャパシタ１４は以下のような方法で形成される。選択エッチング技術により、ｐ型のウエル領域１１に深いトレンチ１６が形成される。そして、このトレンチ１６の内部から、ｐ型のウエル領域１１に対してＮ型の不純物が拡散されて、Ｎ＋型の埋め込みプレート１７が形成される。トレンチ１６の内部表面上にキャパシタ用の誘電体膜１８が形成される。この誘電体膜１８として、例えばシリコン酸化膜とシリコン窒化膜とからなるいわゆるＯＮ膜が使用される。次にＮ型の不純物がドープされたポリシリコン膜１９がトレンチ１６の中程まで埋め込まれる。さらにトレンチ１６の上部の周面上にカラーオキサイドと称されるシリコン酸化膜２０が形成される。ｎ型の不純物がドープされたポリシリコン膜２１がトレンチ１６の上部付近まで埋め込まれる。その後、ＳＴＩ用の浅いトレンチ２２が形成され、トレンチ２２内部に絶縁膜２３が埋め込まれることで素子分離領域１５が形成される。上記トレンチ２２が形成される際に、第２の領域でも同時に浅いトレンチが形成され、その後、トレンチ内に絶縁膜が埋め込まれることで素子分離領域１５が形成される。
【００１６】
次に、図２（ａ）、（ｂ）に示すように、熱酸化法によりゲート酸化膜２４が全面に形成され、その後、不純物が導入されたポリシリコン膜が例えば１００ｎｍの膜厚で堆積され、その上に熱酸化膜及びＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ  ：化学的気相成長法）シリコン酸化膜２６、及びシリコン窒化膜に対して選択的にエッチングが可能な部材、例えばシリコン酸化膜からなるキャップ絶縁膜２７が順次堆積されて積層膜が形成される。続いて、レジストパターンを用いたＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）により上記積層膜がパターニングされ、第１、第２の領域にポリシリコン膜からなるゲート電極２５が形成される。
【００１７】
ここで、ゲート電極２５を形成する際に、第２の領域に形成されるゲート電極相互の間隔が、第１の領域に形成されるゲート電極相互の間隔よりも広くなるように形成される。
【００１８】
次に、図３（ａ）、（ｂ）に示すように、パターニングされた積層膜の側壁の酸化が行われ、続いてＣＶＤ法によって全面にシリコン窒化膜が堆積された後、ＲＩＥによるエッチバックが行なわれ、積層膜の側壁にシリコン窒化膜からなるスペーサ２８が残される。この後、上記積層膜を不純物導入用のマスクとして用いて不純物が選択的に導入されることで、第１の領域及び第２の領域それぞれにトランジスタのソース、ドレインとなる拡散領域が形成される。例えば、第１の領域ではｎ型の不純物、例えばリンが導入されることでＮ型の拡散領域２９が形成され、第２の領域の左側の部分でもｎ型の不純物が導入されることでＮ型の拡散領域３０が形成される。このとき、第２の領域のｎ型のウエル領域１３では全面が保護膜、例えばレジスト膜で覆われる。第２の領域のｎ型のウエル領域１３の部分ではｐ型の不純物、例えば硼素が選択的に導入されることでＰ型の拡散領域３１が形成される。このとき、第１の領域全面及びｎ型のウエル領域１３の全面が保護膜、例えばレジスト膜で覆われる。
【００１９】
また、これまでの熱処理により、トレンチキャパシタ１４のポリシリコン膜２１にドープされていたｎ型の不純物がｐ型のウエル領域１１に拡散されて拡散領域３２が形成され、メモリセルトランジスタのソース、ドレインとなる拡散領域２９と一体化される。
【００２０】
次に、図４（ａ）、（ｂ）に示すように、ＣＶＤにより全面にシリコン窒化膜３３が一様の膜厚で堆積され、続いてＣＶＤによりシリコン酸化膜３４が堆積される。シリコン酸化膜３４の膜厚は、図示のように第１の領域において各ゲート電極２５相互間のスペースが十分に埋まり切るような膜厚とされる。
【００２１】
次に、図５（ａ）、（ｂ）に示すように、ＲＩＥにより、各ゲート電極２５上部のシリコン窒化膜３３が露出するまで上記シリコン酸化膜３４がエッチングされる。このエッチングにより、第１の領域の各ゲート電極２５相互間のスペースにはシリコン酸化膜３４が残される。
【００２２】
続いて、第１の領域全面が保護膜、例えばレジスト膜で保護された後、第２の領域上のシリコン酸化膜３４がＨＦ（フッ化水素）系の溶液によるウェットエッチングにより剥離され、続いて第２の領域に新たにシリコン酸化膜がＣＶＤにより堆積される。さらにＲＩＥによってこのシリコン酸化膜がエッチバックされることで、ゲート電極２５を含む積層膜の側壁上にシリコン酸化膜からなるスペーサ３５が残される。スペーサ３５を形成する際のエッチバックにより、シリコン窒化膜３３が削られ、各ゲート電極２５上のシリコン酸化膜からなるキャップ絶縁膜２７の上面及び第２の領域における拡散領域３０、３１の表面が露出される。
【００２３】
次に、図６（ａ）、（ｂ）に示すように、各ゲート電極２５上のキャップ絶縁膜２７、熱酸化膜及びＣＶＤシリコン酸化膜２６が選択エッチング法により順次除去され、各ゲート電極２５の表面が露出される。続いて、サリサイドプロセスが行われ、各ゲート電極２５の上部表面にそれぞれ金属シリサイド膜３６が形成されると共に、第２の領域の各拡散領域３０、３１の上部表面にもそれぞれ金属シリサイド膜３６が形成される。具体的には、スパッタリングによって、シリサイドを形成するための金属、例えばコバルト膜が全面に３０ｎｍ程度の膜厚で堆積された後、５５０℃程度の熱処理が施されることで、コバルト膜に接しているシリコン上及びポリシリコン上にコバルトシリサイドが形成される。
【００２４】
次に、図７（ａ）、（ｂ）に示すように、各ゲート電極２５相互間のスペースが埋まり切るように、ＣＶＤによりシリコン窒化膜３７が堆積される。続いて、図８（ａ）、（ｂ）に示すように、ＲＩＥによってシリコン窒化膜３７がエッチバックされ、第１の領域では各ゲート電極２５上に自己整合的にシリコン窒化膜３７が残される。また、第２の領域では各ゲート電極２５の側壁上にシリコン窒化膜３７が残される。なお、シリコン窒化膜３７の堆積及びエッチングの際に、金属シリサイド膜３６が凝集を起こさないような低温で処理する必要がある。
【００２５】
この後、図９（ａ）、（ｂ）に示すように、全面にシリコン酸化膜からなる層間絶縁膜３８が堆積され、シリコン酸化膜がエッチングされる条件による選択エッチング技術により、層間絶縁膜３８に対してコンタクトホールが開口され、コンタクト（接続電極）が形成される。
【００２６】
具体的には、第１の領域では、層間絶縁膜３８及びシリコン酸化膜３４が選択エッチングされることで、互いに隣接する一対のゲート電極２５相互間に位置する拡散領域２９の表面に達するコンタクトホール３９が開口され、その後、コンタクトホール３９内部に金属、例えばタングステンが埋め込まれ、平坦化されることでコンタクト４０が形成される。コンタクトホール３９が開口される際、一対のゲート電極２５の上部にはシリコン窒化膜３７が存在しており、かつ一対のゲート電極２５の側壁にはシリコン窒化膜２８、３３が存在している。これらのシリコン窒化膜３７、２８、３３は、上記選択エッチングの際に、シリコン酸化膜に比べてエッチングされにくい。従って、シリコン窒化膜３７、２８、３３の存在により、ゲート電極２５に対して自己整合的にコンタクトホール３９が開口され、コンタクト４０は自己整合コンタクト（Ｓｅｌｆ  Ａｌｉｇｎｅｄ  Ｃｏｎｔａｃｔ）となる。
【００２７】
第２の領域では、層間絶縁膜３８が選択エッチングされることで、各ゲート電極２５の両側面に位置する拡散領域３０、３１の表面に達するコンタクトホール４１が開口され、その後、コンタクトホール４１内部にタングステンが埋め込まれ、平坦化されることでコンタクト４２が形成される。
【００２８】
上記のようにして製造されたＤＲＡＭ混載半導体集積回路では、ロジック用トランジスタのソース、ドレインとなる拡散領域３０、３１上、ゲート電極２５上及びメモリセルトランジスタのゲート電極２５上には、それぞれ金属シリサイド膜３６が形成されている。この結果、ソース、ドレイン及びゲート電極の抵抗が低減でき、動作の高速化を図ることができる。
【００２９】
また、メモリセルトランジスタのゲート電極２５に対して自己整合的にコンタクト４０が形成されている。しかも、ロジック用トランジスタとメモリセルトランジスタのゲート加工を同時に行うので、製造工程の削減を図ることができる。
【００３０】
なお、図９（ａ）に示されるｐ型のウエル領域１１には、ゲート酸化膜（ゲート絶縁膜）２４を介して設けられたシリコン導電体膜からなる一対のゲート電極（第１のゲート電極）２５と、この一対のゲート電極２５相互間のウエル領域１１に設けられたＮ型の拡散領域（第１の拡散領域）２９と、一対のゲート電極２５の上部表面にそれぞれ設けられた金属シリサイド膜３６（第１の金属シリサイド膜）と、一対のゲート電極２５上にそれぞれ設けられたシリコン窒化膜（第１のシリコン窒化膜）３７と、一対のゲート電極２５及びシリコン窒化膜３７からなる積層膜の側壁上にそれぞれ設けられたシリコン窒化膜（第２のシリコン窒化膜）２８と、一対のゲート電極２５相互間に位置する平坦部分では上記第１の拡散領域が露出するように上記シリコン窒化膜２８上に設けられたシリコン窒化膜（第３のシリコン窒化膜）３３と、一対のゲート電極２５相互間に設けられ、上記拡散領域２９と電気的に接続される自己整合コンタクト４０とが形成される。
【００３１】
図９（ｂ）に示されるｐ型及びｎ型のウエル領域１２、１３には、ゲート酸化膜（ゲート絶縁膜）２４を介して設けられたシリコン導電体膜からなるゲート電極（第２のゲート電極）２５と、ゲート電極２５の両側面に位置するｐ型またはｎ型のウエル領域１２、１３に形成された一対のＮ型またはＰ型の拡散領域（第２の拡散領域）３０、３１と、ゲート電極２５の上部表面に形成された金属シリサイド膜（第２の金属シリサイド膜）３６と、ゲート電極２５上に設けられたシリコン窒化膜（第４のシリコン窒化膜）３７と、ゲート電極２５及びシリコン窒化膜３７からなる積層膜の側壁上に設けられたシリコン窒化膜（第５のシリコン窒化膜）２８と、拡散領域３０及び３１の表面の一部上に延在するようにシリコン窒化膜２８上に設けられたシリコン窒化膜（第６のシリコン窒化膜）３３と、シリコン窒化膜３３によって覆われていない拡散領域３０及び３１の表面にそれぞれ設けられた金属シリサイド膜（第３の金属シリサイド膜）３６と、シリコン窒化膜３３上に設けられたシリコン酸化膜からなるスペーサ（絶縁膜）３５と、スペーサ３５上に設けられたシリコン窒化膜（第７のシリコン窒化膜）３７とが形成される。
【００３２】
このような構造のＤＲＡＭ混載半導体集積回路では、ロジック用トランジスタのソース、ドレインとなる拡散領域３０、３１上、ゲート電極２５上及びメモリセルトランジスタのゲート電極２５上に、それぞれ金属シリサイド膜３６が形成されているので、ソース、ドレイン及びゲート電極の抵抗が低減でき、動作の高速化を図ることができる。
【００３３】
また、メモリセルトランジスタのゲート電極２５に対する自己整合コンタクト４０が形成される。
【００３４】
なお、上記実施形態では、金属シリサイド膜３６としてコバルトシリサイド膜を用いる場合について説明したが、そのかわりにチタンシリサイド膜、モリブデンシリサイド膜等を用いるようにしてもよい。
【００３５】
また、上記実施形態では、第１の領域にトレンチキャパシタを形成する場合について説明したが、これはスタックキャパシタを形成するようにしてもよい。
【００３６】
【発明の効果】
以上説明したようにこの発明の半導体集積回路によれば、ロジック用トランジスタのソース、ドレイン上、ゲート電極上及びメモリセルトランジスタのゲート電極上に金属シリサイドが形成されるので、動作の高速化を図ることができると共に、メモリセルトランジスタのゲート電極に対する自己整合的にコンタクトを形成することができる。
【００３７】
さらに、この発明の半導体集積回路の製造方法によれば、ロジック用トランジスタとメモリセルトランジスタのゲート加工を同時に行うことで製造工程の削減を図ることができる。
【図面の簡単な説明】
【図１】この発明をＤＲＡＭ混載半導体集積回路に実施した場合の最初の製造工程を示す断面図。
【図２】図１に続く製造工程を示す断面図。
【図３】図２に続く製造工程を示す断面図。
【図４】図３に続く製造工程を示す断面図。
【図５】図４に続く製造工程を示す断面図。
【図６】図５に続く製造工程を示す断面図。
【図７】図６に続く製造工程を示す断面図。
【図８】図７に続く製造工程を示す断面図。
【図９】図８に続く製造工程を示す断面図。
【符号の説明】
１１…ｐ型のウエル領域（ｐ−ｗｅｌｌ）、１２…ｐ型のウエル領域（ｐ−ｗｅｌｌ）、１３…ｎ型のウエル領域（ｎ−ｗｅｌｌ）、１４…トレンチキャパシタ、１５…素子分離領域、２４…ゲート酸化膜、２５…ゲート電極、２６…シリコン酸化膜、２７…キャップ絶縁膜、２８…シリコン窒化膜からなるスペーサ、２９…Ｎ型の拡散領域、３０…Ｎ型の拡散領域、３１…Ｐ型の拡散領域、３２…拡散領域、３３…シリコン窒化膜、３４…シリコン酸化膜、３５…シリコン酸化膜からなるスペーサ、３６…金属シリサイド膜、３７…シリコン窒化膜、３８…シリコン酸化膜からなる層間絶縁膜、３９…コンタクトホール、４０…コンタクト、４１…コンタクトホール、４２…コンタクト。
【図１】
2004327702.tif 000003
【図２】
2004327702.tif 000004
【図３】
2004327702.tif 000005
【図４】
2004327702.tif 000006
【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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