(57)【要約】【課題】ｎＭＩＳＦＥＴ領域の半導体基板とコンタクトとの接合部及びｐＭＩＳＦＥＴ領域の半導体基板とコンタクトとの接合部がいずれも良好なオーミック接合である微細コンタクトを具備するＣＭＯＳ構造の半導体装置及び従来に比べて工程数が格別増大しないで良好なオーミック接合の微細コンタクトを得ることができる製造方法を提供する。【解決手段】ｎＭＩＳＦＥＴとｐＭＩＳＦＥＴとからなるＣＭＯＳ回路を有する半導体装置において、ｐ型半導体へのコンタクトの接合部における金属シリサイド層１１９（ＰｔＴｉシリサイド層）の仕事関数が、ｎ型半導体へのコンタクトの接合部における金属シリサイド層１１２（チタンシリサイド層）の仕事関数よりも高い。仕事関数が４．８ｅＶ以上の導電体膜を選択的にコンタクト孔に成膜し、その後導電体膜からその構成元素をシリコン半導体基板と反応させる。【選択図】  図３
2004158663.tif 000002
【特許請求の範囲】
【請求項１】
シリコン半導体基板と、
前記シリコン半導体基板の表面領域に形成されたｎＭＩＳＦＥＴとｐＭＩＳＦＥＴとから構成された相補型ＭＩＳＦＥＴ回路と、
前記相補型ＭＩＳＦＥＴ回路が形成されたシリコン半導体基板上に形成された絶縁膜と、
前記絶縁膜に形成され、前記ｎＭＩＳＦＥＴを構成するｎ型不純物拡散領域を底面に露出させた第１のコンタクト孔と、
前記第１のコンタクト孔の底部に前記ｎ型不純物拡散領域との反応により形成された第１の金属シリサイド層と、
前記絶縁膜に形成され、前記ｐＭＩＳＦＥＴを構成するｐ型不純物拡散領域を底面に露出させた第２のコンタクト孔と、
前記第２のコンタクト孔の底部に前記ｐ型不純物拡散領域との反応により形成された第２の金属シリサイド層とを備え、
前記第２の金属シリサイド層の仕事関数は、前記第１の金属シリサイド層の仕事関数よりも高いことを特徴とする半導体装置。
【請求項２】
前記第１のコンタクト孔に埋め込まれる第１のコンタクトは、前記第１のコンタクト孔底面の第１の金属シリサイド層、前記第１のコンタクト孔側面に形成されたバリア層及び前記バリア層と前記第１の金属シリサイド層とに囲まれた金属膜から構成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２のコンタクト孔に埋め込まれる第２のコンタクトは、前記第２のコンタクト孔底面の第２の金属シリサイド層、前記第２のコンタクト孔側面に形成されたバリア層及び前記バリア層と前記第２の金属シリサイド層とに囲まれた金属膜から構成されていることを特徴とする請求項１又は請求項２に記載の半導体装置。
【請求項４】
前記第２の金属シリサイド層は、仕事関数４．８ｅＶ以上の金属を含むことを特徴とする請求項１乃至請求項３のいずれかに記載の半導体装置。
【請求項５】
前記仕事関数４．８ｅＶ以上の金属は、Ｐｔ、Ｐｄ、Ｎｉ、Ｃｏ、Ｗ、Ｍｏ、Ｓｂ、Ｂｉの中から選択された少なくとも１つの元素からなることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記第１の金属シリサイド層は、仕事関数４．３ｅＶ以下の金属を含むことを特徴とする請求項１乃至請求項５のいずれかに記載の半導体装置。
【請求項７】
前記仕事関数４．３ｅＶ以下の金属は、Ｉｎ、Ｔｌ、Ｇａの中から選択された少なくとも１つの元素からなることを特徴とする請求項６に記載の半導体装置。
【請求項８】
シリコン半導体基板の表面領域にｎＭＩＳＦＥＴとｐＭＩＳＦＥＴとから構成された相補型ＭＩＳＦＥＴ回路を形成する工程と、
前記相補型ＭＩＳＦＥＴ回路が形成されたシリコン半導体基板上に絶縁膜を形成する工程と、
前記絶縁膜に前記ｎＭＩＳＦＥＴを構成するｎ型不純物拡散領域を底面に露出させた第１のコンタクト孔及び前記ｐＭＩＳＦＥＴを構成するｐ型不純物拡散領域を底面に露出させた第２のコンタクト孔を形成する工程と、
前記第１のコンタクト孔及び第２のコンタクト孔に第１の導電膜を形成し、その後第２の導電膜を前記第１の導電膜上に形成する工程と、
前記シリコン半導体基板を熱処理して前記第１のコンタクト孔の底部に前記ｎ型不純物拡散領域との反応により形成された第１の金属シリサイド層及び前記第２のコンタクト孔の底部に前記ｐ型不純物拡散領域との反応により形成された第１の金属シリサイド層とを形成する工程と、
前記第２のコンタクト孔内に形成された前記第１の導電膜、前記第２の導電膜及び前記第１の金属シリサイド層を除去する工程と、
前記第２のコンタクト孔内の底面に第３の導電膜を形成し、これを熱処理して前記ｐ型不純物拡散領域との反応により形成された第２の金属シリサイド層を形成する工程と、
前記第２のコンタクト孔内において、前記第２の金属シリサイド層上に前記前記第１の導電膜及び前記第２の導電膜を順次形成する工程とを備え、
前記第２の金属シリサイド層の仕事関数は、前記第１の金属シリサイド層の仕事関数よりも高いことを特徴とする半導体装置の製造方法。
【請求項９】
前記第２のコンタクト孔内の底面上の第３の導電膜は、無電解メッキ法により形成されることを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記第３の導電膜は、Ｐｔであることを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記第２の金属シリサイド層は、仕事関数４．８ｅＶ以上の金属を含むことを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１２】
前記仕事関数４．８ｅＶ以上の金属は、Ｐｔ、Ｐｄ、Ｎｉ、Ｃｏ、Ｗ、Ｍｏ、Ｓｂ、Ｂｉの中から選択された少なくとも１つの元素からなることを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記第１の金属シリサイド層は、仕事関数４．３ｅＶ以下の金属を含むことを特徴とする請求項８又は請求項１１に記載の半導体装置の製造方法。
【請求項１４】
前記仕事関数４．３ｅＶ以下の金属は、Ｉｎ、Ｔｌ、Ｇａの中から選択された少なくとも１つの元素からなることを特徴とする請求項１３に記載の半導体装置の製造方法。
【請求項１５】
シリコン半導体基板の表面領域にｎＭＩＳＦＥＴとｐＭＩＳＦＥＴとから構成された相補型ＭＩＳＦＥＴ回路を形成する工程と、
前記相補型ＭＩＳＦＥＴ回路が形成されたシリコン半導体基板上に絶縁膜を形成する工程と、
前記絶縁膜に前記ｎＭＩＳＦＥＴを構成するｎ型不純物拡散領域を底面に露出させた第１のコンタクト孔及び前記ｐＭＩＳＦＥＴを構成するｐ型不純物拡散領域を底面に露出させた第２のコンタクト孔を形成する工程と、
前記第１のコンタクト孔及び第２のコンタクト孔に第１の導電膜を形成し、その後前記第２のコンタクト孔に第２の導電膜を前記第１の導電膜上に形成する工程と、
前記シリコン半導体基板を熱処理して前記第１のコンタクト孔の底部に前記第１の導電膜と前記ｎ型不純物拡散領域との反応により形成された第１の金属シリサイド層及び前記第２のコンタクト孔の底部に前記第１及び第２の導電膜と前記ｐ型不純物拡散領域との反応により形成された第２の金属シリサイド層とを形成する工程と、
前記第１のコンタクト孔内の前記第１の導電膜上に第３の導電膜を形成する工程とを備え、
前記第２の金属シリサイド層の仕事関数は、前記第１の金属シリサイド層の仕事関数よりも高いことを特徴とする半導体装置の製造方法。
【請求項１６】
シリコン半導体基板の表面領域にｎＭＩＳＦＥＴとｐＭＩＳＦＥＴとから構成された相補型ＭＩＳＦＥＴ回路を形成する工程と、
前記相補型ＭＩＳＦＥＴ回路が形成されたシリコン半導体基板上に絶縁膜を形成する工程と、
前記絶縁膜に前記ｎＭＩＳＦＥＴを構成するｎ型不純物拡散領域を底面に露出させた第１のコンタクト孔及び前記ｐＭＩＳＦＥＴを構成するｐ型不純物拡散領域を底面に露出させた第２のコンタクト孔を形成する工程と、
前記第１のコンタクト孔底面に第１の導電膜を形成する工程と、
前記底面に第１の導電膜が形成された前記第１のコンタクト孔内及び前記第２のコンタクト孔内に第２の導電膜を形成する工程と、
前記シリコン半導体基板を熱処理して前記第１のコンタクト孔の底部に前記第１及び第２の導電膜と前記ｎ型不純物拡散領域との反応により形成された第１の金属シリサイド層及び前記第２のコンタクト孔の底部に前記第２の導電膜と前記ｐ型不純物拡散領域との反応により形成された第２の金属シリサイド層とを形成する工程と、
前記第１及び第２のコンタクト孔内の第２の導電膜上に第３の導電膜を形成する工程とを備え、
前記第２の金属シリサイド層の仕事関数は、前記第１の金属シリサイド層の仕事関数よりも高いことを特徴とする半導体装置の製造方法。
【請求項１７】
前記第１のコンタクト孔内の底面上の第１の導電膜は、無電解メッキ法により形成されることを特徴とする請求項１６に記載の半導体装置の製造方法。
【請求項１８】
前記第１の導電膜は、Ｉｎであることを特徴とする請求項１７に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
微細コンタクトを具備するＣＭＯＳ構造の半導体装置及び微細コンタクトの製造方法に関するものである。
【０００２】
【従来の技術】
半導体装置の微細化が進むに連れ、寄生抵抗の低減が課題として大きな問題となっている。しかし、微細なコンタクトではスケーリングに従いコンタクト抵抗を低減する術が無くなりつつある。従来、コンタクト孔底で半導体基板との良好なコンタクトを得るため、スパッタリング法、プラズマＣＶＤ法等によりコンタクト孔底にチタンシリサイドを形成していた（特許文献１、２参照）。これはコンタクト孔底が存在する半導体基板表面の自然酸化膜をチタンによって還元するためであり、これまではコンタクト抵抗値の多くはこの自然酸化膜の還元が占める割合が高かった。しかし、さらなるコンタクト抵抗値の低減のためには、これだけでは不充分である。
【０００３】
一般に、金属／半導体界面がショットキー接合となるか、オーミック接合となるかは、その金属の仕事関数φｍと半導体の仕事関数φｓの関係で説明できる。例えば、ｎ型半導体と金属を接触させたときに、φｍ＞φｓの関係にあればショットキー接合であり、φｍ＜φｓの関係にあればオーミック接合である。その逆にｐ型半導体と金属を接触させたときに、φｍ＞φｓの関係にあればオーミック接合であり、φｍ＜φｓの関係にあればショットキー接合である。なお、半導体の仕事関数φｓは不純物濃度によって変化し、ｎ型半導体では約４．０ｅＶ〜４．２ｅＶ、ｐ型半導体では約４．９ｅＶ〜５．１ｅＶである。それゆえ、単一の金属でｎ型半導体とｐ型半導体の両方に接触させた場合、必ず一方はオーミック接合で、他方はショットキー接合となる。
【０００４】
【特許文献１】
特開平１１−２１４６５０号公報（第５頁、第６頁、図１０及び図１２）
【特許文献２】
特開２００１−２５０７９２号公報（第６頁、第７頁、図７）
【０００５】
【発明が解決しようとする課題】
従来技術ではｎ型半導体／ｐ型半導体へのコンタクト形成時に、単一の金属を用いる。一般に良く使われるチタンシリサイドはその仕事関数が４．１ｅＶであるため、ｎ型半導体に対してはオーミックコンタクトとなるが、ｐ型半導体に対しては非オーミックコンタクト（即ちショットキー接合）となり、ｐ型拡散領域上のコンタクト抵抗値はｎ型のそれよりも高くなってしまう。
当然のことであるが、コンタクト抵抗値を下げるためには、両方ともオーミック接合であることに越したことはない。例えば、ｎ型半導体へのコンタクト開口後、φｍ＜φｓの関係を満たす金属Ａからなるコンタクトを形成した後、ｐ型半導体へのコンタクト開口後、φｍ＞φｓの関係を満たす金属Ｂからなるコンタクトを形成すれば良い。しかし、このような形成方法を実現するためには、少なくとも２種類の金属を微細なコンタクト内部に埋め込む技術、例えば、スパッタリング技術やプラズマＣＶＤ技術を確立する必要がある。さらに、コンタクト形成工程が２回となり、大幅な工程数増大を招く。それゆえ、従来技術でｎ型半導体、ｐ型半導体それぞれにオーミック接合を有するコンタクトを形成することは困難であった。
【０００６】
本発明は、このような事情により成されたものであり、ｎＭＩＳＦＥＴ領域の半導体基板とコンタクトとの接合部及びｐＭＩＳＦＥＴ領域の半導体基板とコンタクトとの接合部がいずれも良好なオーミック接合である微細コンタクトを具備するＣＭＯＳ構造の半導体装置及び従来に比べて工程数が格別増大しないで良好なオーミック接合の微細コンタクトを得ることができる製造方法を提供するものである。
【０００７】
【課題を解決するための手段】
本発明は、ｎＭＩＳＦＥＴとｐＭＩＳＦＥＴとから構成されるＣＭＯＳ回路を有する半導体装置において、ｐ型半導体へのコンタクトの接合部における金属シリサイド層の仕事関数が、ｎ型半導体へのコンタクトの接合部における金属シリサイド層の仕事関数よりも高いことに特徴がある。また、その製造方法において、仕事関数が４．８ｅＶ以上の導電体膜を選択的にコンタクト孔に成膜し、その後導電体膜からその構成元素をシリコン半導体基板と反応させることを特徴としている。また、仕事関数が４．３ｅＶ以下の導電体膜を選択的にコンタクト孔に成膜し、その後導電体膜からその構成元素をシリコン半導体基板と反応させることを特徴としている。いずれの領域のコンタクトも良好なオーミック接合を得ることができ、これらコンタクトを形成する方法において工程数を増やすことなく実施することが可能になる。
【０００８】
本発明の半導体装置は、シリコン半導体基板と、前記シリコン半導体基板の表面領域に形成されたｎＭＩＳＦＥＴとｐＭＩＳＦＥＴとから構成された相補型ＭＩＳＦＥＴ回路と、前記相補型ＭＩＳＦＥＴ回路が形成されたシリコン半導体基板上に形成された絶縁膜と、前記絶縁膜に形成され、前記ｎＭＩＳＦＥＴを構成するｎ型不純物拡散領域を底面に露出させた第１のコンタクト孔と、前記第１のコンタクト孔の底部に前記ｎ型不純物拡散領域との反応により形成された第１の金属シリサイド層と、前記絶縁膜に形成され、前記ｐＭＩＳＦＥＴを構成するｐ型不純物拡散領域を底面に露出させた第２のコンタクト孔と、前記第２のコンタクト孔の底部に前記ｐ型不純物拡散領域との反応により形成された第２の金属シリサイド層とを備え、前記第２の金属シリサイド層の仕事関数は、前記第１の金属シリサイド層の仕事関数よりも高いことを特徴としている。前記第１のコンタクト孔に埋め込まれる第１のコンタクトは、前記第１のコンタクト孔底面の第１の金属シリサイド層、前記第１のコンタクト孔側面に形成されたバリア層及び前記バリア層と前記第１の金属シリサイド層とに囲まれた金属膜から構成されているようにしても良い。
【０００９】
前記第２のコンタクト孔に埋め込まれる第２のコンタクトは、前記第２のコンタクト孔底面の第２の金属シリサイド層、前記第２のコンタクト孔側面に形成されたバリア層及び前記バリア層と前記第２の金属シリサイド層とに囲まれた金属膜から構成されているようにしても良い。前記第２の金属シリサイド層は、仕事関数４．８ｅＶ以上の金属を含むようにしても良い。前記仕事関数４．８ｅＶ以上の金属は、Ｐｔ、Ｐｄ、Ｎｉ、Ｃｏ、Ｗ、Ｍｏ、Ｓｂ、Ｂｉの中から選択された少なくとも１つの元素からなるようにしても良い。前記第１の金属シリサイド層は、仕事関数４．３ｅＶ以下の金属を含むようにしても良い。前記仕事関数４．３ｅＶ以下の金属は、Ｉｎ、Ｔｌ、Ｇａの中から選択された少なくとも１つの元素からなるようにしても良い。
【００１０】
本発明の半導体装置の製造方法は、シリコン半導体基板の表面領域にｎＭＩＳＦＥＴとｐＭＩＳＦＥＴとから構成された相補型ＭＩＳＦＥＴ回路を形成する工程と、前記相補型ＭＩＳＦＥＴ回路が形成されたシリコン半導体基板上に絶縁膜を形成する工程と、前記絶縁膜に前記ｎＭＩＳＦＥＴを構成するｎ型不純物拡散領域を底面に露出させた第１のコンタクト孔及び前記ｐＭＩＳＦＥＴを構成するｐ型不純物拡散領域を底面に露出させた第２のコンタクト孔を形成する工程と、前記第１のコンタクト孔及び第２のコンタクト孔に第１の導電膜を形成し、その後第２の導電膜を前記第１の導電膜上に形成する工程と、前記シリコン半導体基板を熱処理して前記第１のコンタクト孔の底部に前記ｎ型不純物拡散領域との反応により形成された第１の金属シリサイド層及び前記第２のコンタクト孔の底部に前記ｐ型不純物拡散領域との反応により形成された第１の金属シリサイド層とを形成する工程と、前記第２のコンタクト孔内に形成された前記第１の導電膜、前記第２の導電膜及び前記第１の金属シリサイド層を除去する工程と、前記第２のコンタクト孔内の底面に第３の導電膜を形成し、これを熱処理して前記ｐ型不純物拡散領域との反応により形成された第２の金属シリサイド層を形成する工程と、前記第２のコンタクト孔内において、前記第２の金属シリサイド層上に前記第１の導電膜及び前記第２の導電膜を順次形成する工程とを備え、前記第２の金属シリサイド層の仕事関数は、前記第１の金属シリサイド層の仕事関数よりも高いことを特徴としている。
【００１１】
前記第２のコンタクト孔内の底面上の第３の導電膜は、無電解メッキ法により形成しても良い。前記第３の導電膜は、Ｐｔでもよい。前記第２の金属シリサイド層は、仕事関数４．８ｅＶ以上の金属を含んでも良い。前記仕事関数４．８ｅＶ以上の金属は、Ｐｔ、Ｐｄ、Ｎｉ、Ｃｏ、Ｗ、Ｍｏ、Ｓｂ、Ｂｉの中から選択された少なくとも１つの元素からなるようにしても良い。前記第１の金属シリサイド層は、仕事関数４．３ｅＶ以下の金属を含むようにしても良い。前記仕事関数４．３ｅＶ以下の金属は、Ｉｎ、Ｔｌ、Ｇａの中から選択された少なくとも１つの元素からなるようにしても良い。
【００１２】
また、本発明の半導体装置の製造方法は、シリコン半導体基板の表面領域にｎＭＩＳＦＥＴとｐＭＩＳＦＥＴとから構成された相補型ＭＩＳＦＥＴ回路を形成する工程と、前記相補型ＭＩＳＦＥＴ回路が形成されたシリコン半導体基板上に絶縁膜を形成する工程と、前記絶縁膜に前記ｎＭＩＳＦＥＴを構成するｎ型不純物拡散領域を底面に露出させた第１のコンタクト孔及び前記ｐＭＩＳＦＥＴを構成するｐ型不純物拡散領域を底面に露出させた第２のコンタクト孔を形成する工程と、前記第１のコンタクト孔及び第２のコンタクト孔に第１の導電膜を形成し、その後前記第２のコンタクト孔に第２の導電膜を前記第１の導電膜上に形成する工程と、前記シリコン半導体基板を熱処理して前記第１のコンタクト孔の底部に前記第１の導電膜と前記ｎ型不純物拡散領域との反応により形成された第１の金属シリサイド層及び前記第２のコンタクト孔の底部に前記第１及び第２の導電膜と前記ｐ型不純物拡散領域との反応により形成された第２の金属シリサイド層とを形成する工程と、前記第１のコンタクト孔内の前記第１の導電膜上に第３の導電膜を形成する工程とを備え、前記第２の金属シリサイド層の仕事関数は、前記第１の金属シリサイド層の仕事関数よりも高いことを特徴としている。
【００１３】
また、本発明の半導体装置の製造方法は、シリコン半導体基板の表面領域にｎＭＩＳＦＥＴとｐＭＩＳＦＥＴとから構成された相補型ＭＩＳＦＥＴ回路を形成する工程と、前記相補型ＭＩＳＦＥＴ回路が形成されたシリコン半導体基板上に絶縁膜を形成する工程と、前記絶縁膜に前記ｎＭＩＳＦＥＴを構成するｎ型不純物拡散領域を底面に露出させた第１のコンタクト孔及び前記ｐＭＩＳＦＥＴを構成するｐ型不純物拡散領域を底面に露出させた第２のコンタクト孔を形成する工程と、前記第１のコンタクト孔底面に第１の導電膜を形成する工程と、前記底面に第１の導電膜が形成された前記第１のコンタクト孔内及び前記第２のコンタクト孔内に第２の導電膜を形成する工程と、前記シリコン半導体基板を熱処理して前記第１のコンタクト孔の底部に前記第１及び第２の導電膜と前記ｎ型不純物拡散領域との反応により形成された第１の金属シリサイド層及び前記第２のコンタクト孔の底部に前記第２の導電膜と前記ｐ型不純物拡散領域との反応により形成された第２の金属シリサイド層とを形成する工程と、前記第１及び第２のコンタクト孔内の第２の導電膜上に第３の導電膜を形成する工程とを備え、前記第２の金属シリサイド層の仕事関数は、前記第１の金属シリサイド層の仕事関数よりも高いことを特徴としている。前記第１のコンタクト孔内の底面上の第１の導電膜は、無電解メッキ法により形成されるようにしても良い。前記第１の導電膜は、Ｉｎであるようにしても良い。
【００１４】
【発明の実施の形態】
以下、図面を参照して発明の実施の形態を説明する。
まず、図１乃至図３を参照して第１の実施例を説明する。
図１乃至図３は、ＣＭＯＳ構造の半導体装置のコンタクト形成工程を説明する製造工程断面図である。はじめに、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）などの素子分離１０１が形成された単結晶シリコン半導体基板１００上にシリコン酸化膜などのゲート絶縁膜１０２を形成し、その上に、例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｕｒ  Ｄｅｐｏｓｉｔｉｎ）  法により多結晶シリコン膜１０３を堆積させる。次いで、Ｗ／ＷＮｘ  積層膜１０４をスパッタリング法により成膜する。さらに、その上にＣＶＤ法によりシリコン窒化膜１０５を積層する。次いで所望のパターンにシリコン窒化膜１０５、Ｗ／ＷＮｘ積層膜１０４、多結晶シリコン膜１０３をＲＩＥなどの異方性エッチング法によりエッチングして多結晶シリコン膜１０３とＷ／ＷＮｘ  積層膜１０４とからなるゲート電極を形成する。さらに、例えば、ｎＭＯＳ領域にはＡｓ＋イオンを注入し、ｐＭＯＳ領域にはＢ＋イオンを注入し９００℃、５秒の条件で加熱処理を施すことによって、ｎＭＯＳ領域にはｎ型不純物拡散領域（ソース／ドレイン領域）１０６、ｐＭＯＳ領域にはｐ型不純物拡散領域（ソース／ドレイン領域）１０６′を形成する。
【００１５】
さらに、ゲート電極を被覆するように、シリコン半導体基板１００上にシリコン窒化膜（ＳｉＮ）１０７を堆積した後、シリコン窒化膜１０７のエッチバックを行い、電極パターンの側壁部分をシリコン窒化膜１０７で囲む構造にする。さらに、シリコン窒化膜（ＳｉＮ）１０８をシリコン半導体基板全面に堆積させる（図１（ａ））。次に、シリコン酸化膜などの層間絶縁膜１０９を全面に堆積し、例えば、化学的機械的研磨（ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）  ）法によって、層間絶縁膜１０９をシリコン窒化膜１０８の表面が露出するまで平坦化させ、その上に、シリコン酸化膜などの層間絶縁膜１１０を堆積させる。所望のコンタクトパターンで層間絶縁膜１１０、１０９、シリコン窒化膜１０８を異方性エッチングし、不純物拡散領域１０６、１０６′上にコンタクトを開口する（図１（ｂ））。
【００１６】
次に、例えば、膜厚３０ｎｍ程度のＴｉ膜１１１をスパッタリング法により成膜した。次に、例えば、５５０℃、６０分間程度のＨ２  ／Ｎ２  雰囲気で加熱処理を施し、チタン表面を窒化するとともにコンタクト孔底にチタンシリサイド層１１２を形成する。さらに、例えば、ＷＦ６  、ＳｉＨ４  及び水素をソースガスにしてＷ（タングステン）膜１１３を成膜し、コンタクト孔内部へＷ膜１１３を埋め込んだ。その後、化学的機械的研磨（ＣＭＰ）法により、Ｗ膜１１３及びＴｉ膜１１１を層間絶縁膜１１０の表面が露出するまで研磨する。その上に、シリコン窒化膜（ＴｉＮ）１１４、Ａｌ膜１１５、シリコン窒化膜（ＴｉＮ）１１６を積層し、所望のパターンに異方性エッチングする。このようにしてコンタクトを介してトランジスタと配線層を接続する。
このようにして、ｎＭＯＳＦＥＴ／ｐＭＯＳＦＥＴにコンタクト孔底部がチタンシリサイドから構成されるコンタクトを形成する。しかし、チタンシリサイドの仕事関数は４．０ｅＶであるため、ｎ型半導体に対してはオーミックコンタクトとなるが、ｐ型半導体に対しては非オーミックコンタクト（＝ショットキー接合）となり、ｐ型不純物拡散領域１０６′上のコンタクト抵抗値は、ｎ型不純物拡散領域１０６のそれよりも高くなってしまう（図２（ａ））。
【００１７】
そこで、例えば、ＮＭＯＳ領域のコンタクト孔をレジスト１１８で覆った状態で、亜硝酸アンモニウム白金溶液（Ｐｔ（ＮＨ３  ）２  （ＮＯ２  ）２  ）をめっき液として使用し、めっき槽温度６０〜８０℃、めっき液のｐＨ１〜４の条件で無電解めっき法によりＰＭＯＳ領域のコンタクト孔底面にＰｔ膜１１７を成膜する。この時、Ｐｔ膜１１７の成膜をＣＶＤやＰＶＤにより行うことも考えられるが、この場合、レジストなどの有機材料上へもＰｔ膜が成膜される。しかしながら、２００℃以上の高温やスパッタ粒子によるプラズマダメージに耐えられる有機材料は乏しく、また、有機材料と金属材料の密着性が悪く、膜剥がれ等の問題が発生するため、現実的ではない。また、全面にＰｔ膜を成膜することも考えられるが、この場合、ＮＭＯＳ領域のＰｔ膜をドライエッチング等により選択的に除去する必要がある。しかし、Ｐｔ膜に代表される貴金属のハロゲン化物は蒸気圧が低く、ドライエッチングし難い材料である。それゆえ、イオンミリングのように物理的にはじき飛ばすような手法でしか貴金属をパターニングできず、微細パターンの加工は困難である（図２（ｂ））。
【００１８】
その後、レジスト膜を除去した後、例えば、膜厚３０ｎｍ程度のＴｉ膜１１１をスパッタ法により成膜した。次に、例えば、５５０℃、６０分間程度のＨ２  ／Ｎ２  雰囲気で加熱処理を施す。このとき、ＮＭＯＳ領域ではコンタクト孔底にチタンシリサイド層１１２が形成されるが、ＰＭＯＳ領域ではＰｔ及びチタンのシリサイド層１１９が形成される。Ｐｔ等の貴金属は４００℃程度の低温でもシリコンと容易に反応し、且つシリコン半導体基板中の拡散係数も高い。さらに、重要なことはＰｔの仕事関数が５．０ｅＶと高いことである。それゆえ、半導体／シリサイド界面層では高濃度のＰｔが存在するため、シリサイド層の仕事関数は、チタンシリサイドのそれよりも高くなる。
さらに、例えば、ＷＦ６  、ＳｉＨ４  及び水素をソースガスにしてＷ膜１１４を成膜し、コンタクト内部へＷ膜を埋め込んだ。その後、化学的機械的研磨（ＣＭＰ）法により、Ｗ膜１１３及びＴｉ膜１１１を層間絶縁膜１１０の表面が露出するまで研磨する。
【００１９】
そして、その上に、シリコン窒化膜（ＴｉＮ）１１４、Ａｌ膜１１５、シリコン窒化膜（ＴｉＮ）１１６を順次積層し、さらに、この積層膜を所望のパターンに異方性エッチングして配線層を形成する。このようにしてコンタクト孔内のコンタクトを介してトランジスタと配線層とを接続する（図３）。
その結果、ｐ型半導体（ｐ型不純物拡散領域１０６′）へのコンタクト孔底のシリサイド層の仕事関数は、ｎ型半導体（ｎ型不純物拡散領域１０６）へのコンタクト孔底のシリサイド層の仕事関数よりも高くすることが可能となり、ｎ型半導体上のコンタクト抵抗を上げることなく、ｐ型半導体上のコンタクト抵抗を下げることが可能になる。また、この実施例ではコンタクト開口は一回であり、工程数を増やすことなく、ｐ型半導体へのコンタクト孔底のシリサイド層の仕事関数は、ｎ型半導体へのコンタクト孔底のシリサイド層の仕事関数よりも高くすることが可能になる。
【００２０】
さらに、コンタクト孔底にのみ所望の金属が成膜されれば良く、コンタクト内部に全てＰｔ膜が埋め込まれても埋め込まれなくとも良いため、埋め込み技術を必要とするような成膜技術を必要としない。
なお、この実施例では、Ｐｔシリサイド形成をチタン成膜後にチタンシリサイド形成とともに行ったが、例えば、Ｐｔ成膜後に熱処理等で予めＰｔシリサイドを形成しても良い。
この実施例では、白金の金属塩として亜硝酸アンモニウム白金を用いたが、塩化白金酸アンモニウムＰｔＣｌ６  ・（ＮＨ４  ）２  、塩化白金酸Ｈ２  ＰｔＣｌ６  でも良い。また、この実施例では、仕事関数が４．８ｅＶ以上の材料としてＰｔを用いたが、Ｐｄ、Ｎｉ、Ｃｏ、Ｗ、Ｍｏ、Ｓｂ、Ｂｉ又はこれらの組み合わせでも良く、電解めっきの際にはこれら金属塩、例えば、（ＮＨ３  ）４  Ｐｔ（ＮＯ３  ）２  、ＰｄＣｌ２  、ＰｄＳＯ４  、ＮｉＣｌ２  、ＮｉＳＯ４  、ＣｏＳＯ４  をめっき液として使用すれば良い。
この実施例では無電解めっきを用いてＰｔ膜を成膜したが、本発明では、電解めっきを用いても良い。
【００２１】
次に、図４乃至図７を参照して第２の実施例を説明する。
図４乃至図７は、ＣＭＯＳ構造の半導体装置のコンタクト形成工程を説明する工程断面図である。はじめにＳＴＩ等の素子分離２０１が形成された単結晶シリコン半導体基板２００上にシリコン酸化膜などのゲート絶縁膜２０２を形成し、その上に、例えば、ＣＶＤ法により多結晶シリコン膜２０３を堆積させる。次いで、Ｗ／ＷＮｘ積層膜２０４をスパッタリング法により成膜させる。さらに、その上にＣＶＤ法によりシリコン窒化膜（ＳｉＮ）２０５を積層する。次いで、所望のパターンにシリコン窒化膜２０５、Ｗ／ＷＮｘ積層膜２０４、多結晶シリコン膜２０３をＲＩＥなどの異方性エッチング法によりエッチングしてゲート電極（多結晶シリコン膜２０３及びＷ／ＷＮｘ  積層膜２０４から構成される）を形成する。
【００２２】
さらに、例えば、ｎＭＯＳ領域にはＡｓ＋イオンをイオン注入し、ｐＭＯＳ領域にはＢ＋イオンをイオン注入し、９００℃、５秒の条件で加熱処理を施すことによって、ソース／ドレイン領域となる不純物拡散領域２０６、２０６′を形成する。さらに、ゲート電極を被覆するように、半導体基板２００上にシリコン窒化膜２０７を堆積した後、シリコン窒化膜２０７のエッチバックを行い、電極パターンの側壁部分をシリコン窒化膜２０７で囲む構造にする。さらに、ゲート電極を被覆するように、シリコン窒化膜（ＳｉＮ）２０８をシリコン半導体基板全面に堆積する（図４（ａ））。
次いで、シリコン酸化膜などの層間絶縁膜２０９を全面に堆積し、例えば、化学的機械的研磨（ＣＭＰ）法によって、層間絶縁膜２０９をシリコン窒化膜２０８の表面が露出するまで平坦化し、その上に、層間絶縁膜２１０を堆積させる。所望のコンタクトパターンに層間絶縁膜２１０、２０９、シリコン窒化膜２０８をＲＩＥなどの異方性エッチングし、拡散層２０６、２０６′上にコンタクト孔を開口する（図４（ｂ））。
【００２３】
その後、コンタクト孔内部を被覆するように半導体基板２００上に、例えば、膜厚約３０ｎｍのＴｉ膜２１１をスパッタ法により成膜する（図５（ａ））。次に、例えば、ＮＭＯＳ領域をレジスト２１２で覆った状態で、例えば、ＰｄＳＯ４をめっき液として用い、めっき槽温度６０〜８０℃、めっき液のｐＨ１〜４、電流密度０．２〜４Ａ／ｃｍ２  の範囲で電解めっき法によりＰＭＯＳ領域のＴｉ膜２１１上へＰｄ膜２１３を成膜する。なお、この時ＰＭＯＳ領域のコンタクト孔はＰｄ膜２１３で埋め込まれても、埋め込まれなくとも良い（図５（ｂ））。次に、レジスト膜を除去した後、例えば、６００℃９０分間程度のＮ２  雰囲気で加熱処理を施す。このとき、ＮＭＯＳ領域ではコンタクト孔底にチタンシリサイド層２１４が形成されるが、ＰＭＯＳ領域ではＰｄおよびチタンのシリサイド層２１５が形成される。Ｐｄシリサイドの仕事関数は高いので、Ｐｄ及びＴｉのシリサイド層２１５の仕事関数は、チタンシリサイド層の仕事関数よりも高くなる（図６（ａ））。
【００２４】
次に、例えば、ＷＦ６  、ＳｉＨ４  及び水素をソースガスにＷ膜２１６を成膜し、コンタクト内部へ金属膜を埋め込んだ。その後、ＣＭＰ法により、Ｗ膜２１６、Ｔｉ膜２１１、Ｐｄ膜２１３を層間絶縁膜２１０の表面が露出するまで研磨する（図６（ｂ））。次に、例えば、シリコン酸化膜などの層間絶縁膜２１７を層間絶縁膜２１０上に堆積させた後、配線溝となる所望の溝パターンを開口する（図７（ａ））。そして、Ｔａ／ＴａＮ積層膜２１８、Ｃｕ膜２１９を溝内部に順次埋め込んだ後、ＣＭＰ法によりＴａ／ＴａＮ積層膜２１８、Ｃｕ膜２１９を層間絶縁膜２１７の表面が露出するまで研磨する。このようにしてコンタクトを介して半導体基板２００の表面領域に形成されたトランジスタと半導体基板２００上の配線層とを接続する（図７（ｂ））。
【００２５】
以上のように、ｐ型半導体（ｐ型不純物拡散領域２０６′）へのコンタクト孔底のシリサイド層の仕事関数は、ｎ型半導体（ｎ型不純物拡散領域２０６）へのコンタクト孔底のシリサイド層のそれよりも高くすることが可能となり、ｎ型半導体上のコンタクト抵抗を上げることなく、ｐ型半導体上のコンタクト抵抗を下げることが可能になる。
【００２６】
次に、図８及び図９を参照して第３の実施例を説明する。
図８及び図９は、微細コンタクトを有する半導体装置のコンタクト形成工程を説明する工程断面図である。
まず、ＳＴＩなどの素子分離領域３０１を有する単結晶シリコン半導体基板３００上にシリコン酸化膜などのゲート絶縁膜３０２を形成し、その上に、例えば、ＣＶＤ法により多結晶シリコン膜３０３を堆積させる。次に、ＷＳｉｘ  膜３０４をスパッタリング法により成膜する。さらに、その上にＣＶＤ法によりシリコン窒化膜（ＳｉＮ）３０５を積層する。次に、所望のパターンにシリコン窒化膜３０５、ＷＳｉｘ  膜３０４、多結晶シリコン膜３０３を異方性エッチングし、ＷＳｉｘ  膜３０４及び多結晶シリコン膜３０３からなるゲート電極を形成する。
さらに、例えば、ｎＭＯＳ領域にはＡｓ＋イオンを注入し、ｐＭＯＳ領域にはＢ＋イオンを注入し、９００℃、５秒の加熱処理を施すことによって、ソース／ドレイン領域であるｎ型不純物拡散領域３０６及びｐ型不純物拡散領域３０６′を形成する。さらに、シリコン窒化膜３０７を堆積した後、そのエッチバックを行って電極パターンの側壁部分をシリコン窒化膜３０７で囲む構造にする。さらに、シリコン窒化膜３０８をシリコン半導体基板３００の全面に堆積する（図８（ａ））。
【００２７】
次に、シリコン酸化膜などの層間絶縁膜３０９を全面に堆積し、例えば、ＣＭＰ法によって、層間絶縁膜３０９をシリコン窒化膜３０８の表面が露出するまで平坦化し、その上に、層間絶縁膜３１０を堆積する。所望のコンタクトパターンに層間膜３１０、３０９、シリコン窒化膜３０８を異方性エッチングし、不純物拡散領域３０６、３０６′上にコンタクト孔を開口する（図８（ｂ））。
次に、例えば、ｐＭＯＳ領域をレジスト３１１で覆った状態で、無電解めっき法により、ｎＭＯＳ領域のコンタクト孔底に、Ｉｎ膜３１２を成膜させる（図９（ａ））。その後、例えば、膜厚約３０ｎｍのＷ膜３１３をスパッタリング法により成膜した。例えば、５５０℃、６０分間程度のＨ２  ／Ｎ２  雰囲気で加熱処理を施す（図９（ｂ））。
【００２８】
このとき、ｐＭＯＳ領域ではコンタクト孔底にタングステンシリサイド層３１４が形成されるが、ｎＭＯＳ領域ではＩｎ及びタングステンのシリサイド層３１５が形成される。このときタングステンシリサイドの仕事関数は、４．８ｅＶ程度であり、したがって、ｐ型半導体（ｐ型不純物拡散領域）に対してはオーミックコンタクトとなるが、ｎ型半導体（ｎ型不純物拡散領域）に対しては非オーミックコンタクト（すなわちショットキー接合）となり、ｎ型不純物拡散領域上のコンタクト抵抗値はｐ型不純物拡散領域よりも高くなってしまう。しかし、Ｉｎは３００℃程度の低温でもシリコンと容易に反応し、且つシリコン半導体基板中の拡散係数も高い。さらに、重要なことはＩｎの仕事関数が４．０ｅＶと低いことである。それゆえ、半導体／シリサイド界面層では高濃度のＩｎが存在するため、シリサイド層の仕事関数は、タングステンシリサイドの仕事関数よりも低くなる。
なお、この実施例では、インジウムシリサイド形成をチタン成膜後にタングステンシリサイド形成とともに行ったが、例えば、Ｉｎ成膜後に熱処理等で予めインジウムシリサイドを形成しても良い。
【００２９】
さらに、例えば、ＷＦ６  、ＳｉＨ４  及び水素をソースガスにＷ膜３１６を成膜して、コンタクト内部へＷ膜を埋め込んだ。その後、ＣＭＰ法により、Ｗ膜３１６及びＷ膜３１３を層間絶縁膜３１０の表面が露出するまで研磨する。その上に、ＴｉＮ膜３１７、Ａｌ膜３１８、ＴｉＮ膜３１９を積層し、この積層膜を所望のパターンにＲＩＥなどにより異方性エッチングする。このようにしてコンタクトを介してトランジスタと配線層とを接続する。
以上のように、ｎ型半導体（ｎ型不純物拡散領域）へのコンタクト孔底のシリサイド層の仕事関数は、ｐ型半導体（ｐ型不純物拡散領域）へのコンタクト孔底のシリサイド層の仕事関数よりも低くすることが可能となり、ｐ型半導体上のコンタクト抵抗を上げることなく、ｎ型半導体上のコンタクト抵抗を下げることが可能になる。
【００３０】
この実施例では、仕事関数が４．３ｅＶ以下の材料としてＩｎを用いたが、本発明ではＧａ、Ｔｌ又はこれらの組み合わせを用いても良い。
なお、この実施例ではｎＭＯＳ領域のコンタクトにＩｎをメッキ法で成膜したが、第１の実施例のＰｔめっきと組み合わせて、ｎＭＯＳ／ｐＭＯＳ領域のそれぞれのコンタクトに適した仕事関数を有する金属を成膜しても良い。
【００３１】
【発明の効果】
本発明によれば、ｎ型半導体上のコンタクト抵抗を上げることなくｐ型半導体上のコンタクト抵抗を下げることができる。また、工程数を増やすことなく、このようにコンタクト抵抗を制御することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例の半導体装置の製造工程断面図。
【図２】本発明の第１の実施例の半導体装置の製造工程断面図。
【図３】本発明の第１の実施例の半導体装置の製造工程断面図。
【図４】本発明の第２の実施例の半導体装置の製造工程断面図。
【図５】本発明の第２の実施例の半導体装置の製造工程断面図。
【図６】本発明の第２の実施例の半導体装置の製造工程断面図。
【図７】本発明の第２の実施例の半導体装置の製造工程断面図。
【図８】本発明の第３の実施例の半導体装置の製造工程断面図。
【図９】本発明の第３の実施例の半導体装置の製造工程断面図。
【符号の説明】
１００、２００、３００      単結晶シリコン半導体基板
１０１、２０１、３０１      素子分離
１０２、２０２、３０２      ゲート絶縁膜
１０３、２０３、３０３      多結晶シリコン膜
１０４、２０４、３０４      Ｗ／ＷＮｘ  積層膜
１０５、２０５、３０５      シリコン窒化膜
１０６、２０６、３０６      ｎ型不純物拡散領域
１０６′、２０６′、３０６′      ｐ型不純物拡散領域
１０７、１０８、２０７、２０８、３０７、３０８      シリコン窒化膜
１０９、１１０、２０９、２１０、３０９、３１０      層間絶縁膜
１１１、２１１      Ｔｉ膜
１１２、２１４      チタンシリサイド層
１１３、２１６、３１３、３１６      Ｗ膜
１１４、１１６、３１７、３１９      ＴｉＮ膜
１１５      Ａｌ膜
１１７      Ｐｔ膜
１１８、２１２、３１１      レジスト
１１９      ＰｔＴｉシリサイド層
２１３      Ｐｄ膜
２１５      Ｐｄチタンシリサイド層
２１７      層間膜
２１８      Ｔａ／ＴａＮ積層膜
２１９      Ｃｕ膜
３１２      Ｉｎ膜
３１４      タングステンシリサイド層
３１５      Ｉｎタングステンシリサイド層
３１８      Ａｌ膜
【図１】
2004158663.tif 000003
【図２】
2004158663.tif 000004
【図３】
2004158663.tif 000005
【図４】
2004158663.tif 000006
【図５】
2004158663.tif 000007
【図６】
2004158663.tif 000008
【図７】
2004158663.tif 000009
【図８】
2004158663.tif 000010
【図９】
2004158663.tif 000011