(57)【要約】【課題】駆動電流が大きくとれて、かつリーク電流の減少したゲーテッドショットキーダイオード（ＧＳＤ）又はＧＳＤ型トランジスタからなる半導体装置及びその製造方法を提供する。【解決手段】半導体基板と、半導体基板の表面上に形成されたゲート絶縁膜（２）と、ゲート絶縁膜（２）上に形成されたゲート電極（３）と、半導体基板の表面に設けられ、ゲート電極（３）の下部においてチャネル領域を形成する第１の半導体領域（５）と、半導体基板の表面に設けられた第２の半導体領域（６）と、第２の半導体領域（６）とともに、第１の半導体領域（５）を挟むように半導体基板の表面に設けられたショットキー電極（４）とを備え、ショットキー電極（４）と第１の半導体領域（５）の接合界面が、第１の半導体領域（５）とゲート絶縁膜（２）の界面と、第１の半導体領域（５）内で成す角αが、鋭角を有することを特徴とするＧＳＤ、ＧＳＤ型トランジスタ、ＣＭＯＳＧＳＤ等の半導体装置及びその製造方法。【選択図】      図１
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【特許請求の範囲】
【請求項１】
チャネル領域を構成する第１の半導体領域と、
前記第１の半導体領域に隣接し、前記第１の半導体領域と同一平面レベルに配置され、前記第１の半導体領域よりも高不純物密度の第２の半導体領域と、
前記第１及び第２の半導体領域と同一平面レベルにおいて、前記第２の半導体領域とともに前記第１の半導体領域を挟む前記第１の半導体領域とショットキー接合を形成するショットキー電極と、
前記第１の半導体領域上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極
とを備え、前記ショットキー接合の界面が、前記第１の半導体領域と前記ゲート絶縁膜の界面と成す角αが鋭角であることを特徴とする半導体装置。
【請求項２】
前記ゲート電極は電気的にフローティング状態、又は前記ショットキー電極若しくは前記第２の半導体領域と電気的に短絡状態になされ、前記ショットキー電極をアノード、前記第２の半導体領域をカソードとすることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記ゲート電極には制御電圧が印加され、前記ショットキー電極をドレイン、前記第２の半導体領域をソースとすることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記角αは、３０°＜α＜６０°であることを特徴とする請求項１記載の半導体装置。
【請求項５】
前記角αが、５４．７ｏであることを特徴とする請求項４記載の半導体装置。
【請求項６】
前記第１及び第２の半導体領域の底部に絶縁膜が配置されたことを特徴とする請求項１記載の半導体装置。
【請求項７】
前記第１及び第２の半導体領域はゲルマニウムを含有することを特徴とする請求項１記載の半導体装置。
【請求項８】
第１のチャネル領域を構成する第１の半導体領域と、前記第１の半導体領域に隣接し、前記第１の半導体領域と同一平面レベルに配置され、前記第１の半導体領域よりも高不純物密度の第２の半導体領域と、前記第１及び第２の半導体領域と同一平面レベルにおいて、前記第２の半導体領域とともに前記第１の半導体領域を挟み、前記第１の半導体領域と第１のショットキー接合を形成する第１のショットキー電極と、前記第１の半導体領域上に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成された第１のゲート電極とを備え、前記第１のショットキー接合の界面が、前記第１の半導体領域と前記第１のゲート絶縁膜の界面と成す角αが鋭角である、第１のチャネル導電型の第１のゲーテッドショットキーダイオードと、
第２のチャネル領域を構成する第３の半導体領域と、前記第３の半導体領域に隣接し、前記第３の半導体領域と同一平面レベルに配置され、前記第３の半導体領域よりも高不純物密度の第４の半導体領域と、前記第３及び第４の半導体領域と同一平面レベルにおいて、前記第４の半導体領域とともに前記第３の半導体領域を挟み、前記第３の半導体領域と第２のショットキー接合を形成する第２のショットキー電極と、前記第３の半導体領域上に形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成された第２のゲート電極とを備え、前記第２のショットキー接合の界面が、前記第３の半導体領域と前記第２のゲート絶縁膜の界面と成す角αが鋭角である、第２のチャネル導電型の第２のゲーテッドショットキーダイオードとを備え、前記第１のゲーテッドショットキーダイオードと前記第２のゲーテッドショットキーダイオードは相補型回路を構成することを特徴とする半導体装置。
【請求項９】
前記第１の半導体領域は、面方位（１００）面、（１１０）面、若しくは（１１１）面のシリコンからなることを特徴とする請求項１又は８記載の半導体装置。
【請求項１０】
前記第１の半導体領域は、面方位（１００）面、（１１０）面、若しくは（１１１）面のシリコンゲルマニウムからなり、シリコンとゲルマニウムの濃度比は、前記第１の半導体領域の表面においてゲルマニウム濃度が高く、深さ方向にシリコン濃度が高くなる濃度分布を有することを特徴とする請求項１又は８記載の半導体装置。
【請求項１１】
半導体基板表面にゲート絶縁膜を形成後、該ゲート絶縁膜の上部にゲート電極を形成する工程と、
前記ゲート電極の側壁にゲート側壁部を形成する工程と、
前記ゲート電極及び前記ゲート側壁部をマスクとして前記半導体基板の表面をエッチングする工程と、
該エッチングにより形成された溝部の表面にエッチング防止用膜を成膜する工程と、
前記エッチング防止用膜及び前記半導体基板を更にエッチングし、前記溝部の側壁部に前記エッチング防止用膜を残存させる工程と、
前記ゲート電極の下方の前記半導体基板を異方性エッチングする工程と、
アクセプタ不純物のイオンを斜め方向から注入し、前記ゲート電極の下方の前記半導体基板の一方の側壁近傍に第２の半導体領域を選択的に形成する工程と、
前記一方の側壁にオーミック電極を形成する工程と、
前記一方の側壁に対向する前記ゲート電極の下方の前記半導体基板の他方の側壁にショットキー電極を形成する工程
とを備えることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ゲーテッド・ショットキー・ダイオード（Ｇａｔｅｄ  Ｓｈｏｔｔｋｙ  Ｄｉｏｄｅ、以下単にＧＳＤと称する。）の駆動電流を大きくし、かつ、リーク電流を減少させる半導体装置及び半導体装置の製造方法に関する。
【０００２】
【従来の技術】
ＧＳＤとは、ショットキー・ダイオード上にゲート電極を設け、トランジスタ動作をする半導体装置である（特許文献１参照）。ショットキー障壁に対して順方向に電流を流すため、動作電流が通常の金属酸化物半導体（ＭＯＳ）トランジスタに比べて大きくできる上、ショットキー電極を利用することで、通常のＭＯＳトランジスタと比べて不純物の統計揺らぎに強いという特徴を持っている（非特許文献１参照）。しかし、ＧＳＤでは、動作電流が増える反面、カットオフ時のリーク電流も増大する欠点があった。
【０００３】
【特許文献１】
特許第３１４２０６７号
【０００４】
【非特許文献１】
内田  建他著“ショットキーソースのＭＯＳ電界効果トランジスタにおけるホットエレクトロン生成率の促進”、アプライド・フィジックス・レターズ、第７６巻、２６号、２０００年６月２６日、ｐ．３９９２−３９９４
【０００５】
【発明が解決しようとする課題】
ＧＳＤのリーク電流は、ゲート電界によってショットキー障壁が低くなり、少数キャリアがショットキー電極から伝導領域に湧き出してしまうことに起因している。従って、これを防ぐためには、ショットキー電極・半導体界面へのゲート電界の集中を防ぐことが極めて有効である。このゲート電界誘起のリーク電流は、ゲート長が短くなればなるほど、また、絶縁層をシリコン（Ｓｉ）中に埋め込んだ構成を有するシリコン・オン・インスレータ（ＳＯＩ）基板を用いた場合など、ゲート電界の集中しやすい構造になるほど顕著となり、微細化に対して大きな障壁となる。
【０００６】
本発明は、このような問題点に注目してなされたものであり、その目的は、駆動電流が大きくとれて、かつリーク電流の減少したＧＳＤ若しくはＧＳＤ構造を有するトランジスタからなる半導体装置及び半導体装置の製造方法を提供することにある。
【０００７】
【課題を解決するための手段】
上記目的を達成するため、本発明の第１の特徴は、（イ）チャネル領域を構成する第１の半導体領域と、（ロ）第１の半導体領域に隣接し、第１の半導体領域と同一平面レベルに配置され、第１の半導体領域よりも高不純物密度の第２の半導体領域と、（ハ）第１及び第２の半導体領域と同一平面レベルにおいて、第２の半導体領域とともに第１の半導体領域を挟み、第１の半導体領域とショットキー接合を形成するショットキー電極と、（二）第１の半導体領域上に形成されたゲート絶縁膜と、（ホ）ゲート絶縁膜上に形成されたゲート電極とを備え、（へ）ショットキー接合の界面が、第１の半導体領域とゲート絶縁膜の界面と成す角αが鋭角である半導体装置であることを要旨とする。
【０００８】
本発明の第２の特徴は、（イ）第１のチャネル領域を構成する第１の半導体領域と、（ロ）第１の半導体領域に隣接し、第１の半導体領域と同一平面レベルに配置され、第１の半導体領域よりも高不純物密度の第２の半導体領域と、（ハ）第１及び第２の半導体領域と同一平面レベルにおいて、第２の半導体領域とともに第１の半導体領域を挟み、第１の半導体領域と第１のショットキー接合を形成する第１のショットキー電極と、（二）第１の半導体領域上に形成された第１のゲート絶縁膜と、（ホ）第１のゲート絶縁膜上に形成された第１のゲート電極とを備え、（へ）第１のショットキー接合の界面が、第１の半導体領域と第１のゲート絶縁膜の界面と成す角αが鋭角である、第１のチャネル導電型の第１のゲーテッドショットキーダイオードと、（ト）第２のチャネル領域を構成する第３の半導体領域と、（チ）第３の半導体領域に隣接し、第３の半導体領域と同一平面レベルに配置され、第３の半導体領域よりも高不純物密度の第４の半導体領域と、（リ）第３及び第４の半導体領域と同一平面レベルにおいて、第４の半導体領域とともに第３の半導体領域を挟み、第３の半導体領域と第２のショットキー接合を形成する第２のショットキー電極と、（ヌ）第３の半導体領域上に形成された第２のゲート絶縁膜と、（ル）第２のゲート絶縁膜上に形成された第２のゲート電極とを備え、（ヲ）第２のショットキー接合の界面が、第３の半導体領域と第２のゲート絶縁膜の界面と成す角αが鋭角である、第２のチャネル導電型の第２のゲーテッドショットキーダイオードとを備え、（ワ）第１のゲーテッドショットキーダイオードと第２のゲーテッドショットキーダイオードは相補型回路を構成する半導体装置であることを要旨とする。
【０００９】
本発明の第３の特徴は、（イ）半導体基板表面にゲート絶縁膜を形成後、ゲート絶縁膜の上部にゲート電極を形成する工程と、（ロ）ゲート電極の側壁にゲート側壁部を形成する工程と、（ハ）ゲート電極及びゲート側壁部をマスクとして半導体基板の表面をエッチングする工程と、（二）エッチングにより形成された溝部の表面にエッチング防止用膜を成膜する工程と、（ホ）エッチング防止用膜及び半導体基板を更にエッチングし、溝部の側壁部にエッチング防止用膜を残存させる工程と、（へ）ゲート電極の下方の半導体基板を異方性エッチングする工程と、（ト）アクセプタ不純物のイオンを斜め方向から注入し、ゲート電極の下方の半導体基板の一方の側壁近傍に第２の半導体領域を選択的に形成する工程と、（チ）一方の側壁にオーミック電極を形成する工程と、（リ）一方の側壁に対向するゲート電極の下方の半導体基板の他方の側壁にショットキー電極を形成する工程とを備える半導体装置の製造方法であることを要旨とする。
【００１０】
【発明の実施の形態】
次に、図面を参照して、本発明の実施の形態を説明する。以下の図面において、同一又は類似の部分には同一又は類似の符号を付している。又、以下に示す実施の形態は、この発明の技術思想を具体化するための装置や方法を例示するものであって、この発明の技術思想を下記のものに特定するものではない。この発明の技術思想は、特許請求の範囲において、種々の変更を加えることができる。
【００１１】
このため、第１の実施の形態においては、角αが鋭角以外の９０°，１３５°の場合と比較しながら、角αが鋭角を有する素子の模式的素子構造、ポテンシャル構造、デバイス特性、製造方法ついて説明する。第２の実施の形態においては、角αが鋭角を有すると共に、第１の実施の形態において説明した素子構造とは異なる、素子の模式的断面構造、製造方法について説明する。更に、第３の実施の形態においては、角αが鋭角を有すると共に、第１及び第２の実施の形態において説明した素子構造とは異なる、素子の模式的断面構造、製造方法について説明する。更にまた、第４の実施の形態においては、縦型構造の素子断面構造について説明する。更に第５の実施の形態においては、相補型金属酸化物半導体（ＣＭＯＳ）構造として集積回路を構成した例について説明する。更に、第６の実施の形態においては、上記の第１乃至第５の実施の形態において開示された半導体装置をシステムへ適用した例について説明する。
【００１２】
尚、以下の説明においては、主として、ＧＳＤの構造を有するダイオードについて説明するが、ゲート付であること及び三端子としてのトランジスタ動作も可能であり、「ゲート付ショットキー」という共通の概念を適用できる範囲においては、ダイオードに限る必要は無く、トランジスタ、或いはＣＭＯＳ構造の集積回路においても適用できる事は明らかである。ＧＳＤの構造をトランジスタに適用し、システム全体の構成を多機能化、高機能化するともできる。半導体基板材料としては、Ｓｉに限る事は無く、シリコンゲルマニウム（ＳｉＧｅ），シリコンカーバイド（ＳｉＣ），ガリウム砒素（ＧａＡｓ），窒化アルミニウム（ＡｌＮ）において、本発明の実施の形態に係る半導体装置を適用できる。
【００１３】
［第１の実施の形態］
（基本素子構造）
本発明の第１の実施の形態に係る半導体装置は、図１（ａ）に示すように、埋込みシリコン酸化膜（ＳｉＯ２膜）１１上に形成されたショットキー電極４，第１の半導体領域５，第２の半導体領域６と、第１の半導体領域５の表面上に形成されたゲート絶縁膜２と、ゲート絶縁膜２上に形成されたゲート電極３とを備え、ショットキー電極４と第１の半導体領域５の接合界面が、第１の半導体領域５とゲート絶縁膜２の界面と、第１の半導体領域５内で成す角αが鋭角を有する。図１において、角αが４５°の例が本発明の第１の実施の形態に対応し、９０°、１３５°の場合は比較例である。
【００１４】
（ポテンシャル構造）
本発明の第１の実施の形態に係る半導体装置において、ショットキー電極４と、ｐ型の第１の半導体領域５と、ｎ型の第２の半導体領域６とから形成される領域のポテンシャル構造は、図１（ｂ）に示すように、模式的に表される。ｎ型の第２の半導体領域６を接地電位とし、ドレイン領域として機能するショットキー電極４に対し、ドレインバイアス電圧＋Ｖｄを印加した場合には、ショットキー電極４と第１の半導体領域５間には逆バイアスＶｄが印加された状態となり、電界強度の増加と共に、ショットキー障壁の障壁幅が薄くなり、ショットキー電極４から、ゲート絶縁膜２の下の第１の半導体領域５に対して、正孔のトンネル注入を引き起こす。同時に又、ｎ型の第２の半導体領域６からは第１の半導体領域５に対して、電子が注入される。ゲート電極３に対してはゲート電圧Ｖｇを与えても良い。或いは又、ゲート電極３はフローティング状態になされていても良い。
【００１５】
本発明第１の実施の形態に係る半導体装置は、図１（ａ）に示すように、ＳＯＩ基板上に形成された構造を有し、第１の半導体領域５はゲート絶縁膜２と埋込みシリコン酸化膜１１に上下を挟まれたコンパクトな構造となっている。ショットキー電極４と第１の半導体領域５の接合界面が、第１の半導体領域５とゲート絶縁膜２の界面と、第１の半導体領域５内で成す角α（以下、単にαと表記する）が、鋭角を有することによって、第１の半導体領域５のゲート絶縁膜２近傍において、ショットキー電極４と第２の半導体領域６の実効的な距離を保つことができ、微細な構造ではリーク電流を更に抑制することが可能となる。
【００１６】
（デバイス特性）
本発明の第１の実施の形態に係る半導体装置のドレイン電流Ｉｄ−ゲート電圧Ｖｇ特性は、図２（ａ），（ｂ）に示すように、角αをパラメータとして表すことができる。特に拡大されたリーク電流の特性は、図２（ｂ）から明らかなように、角αが１３５°，９０°，４５°の順に減少している。
【００１７】
本発明第１の実施の形態に係る半導体装置によれば、ＳＯＩ基板を使用した場合、ソース側の伝導特性を悪化させること無く、ショットキー電極４と第１の半導体領域５との界面へのゲート電界の集中が緩和されるため、ＧＳＤのゲート電界誘起のリーク電流を１桁以上も減少させることができる。
【００１８】
本発明第１の実施の形態に係る半導体装置のドレイン電流Ｉｄ−ドレインソース間バイアス電圧Ｖｄｓ特性は、ゲートバイアス電圧Ｖｇをパラメータとして、一例として、図３に示すように表される。図２及び図３に示す特性により、本発明第１の実施の形態に係る半導体装置は、ＧＳＤの構造を有するダイオードとしての特性のみならず、ゲート付であることから、三端子としてのトランジスタ動作も可能であることがわかる。
【００１９】
（素子断面構造）
本発明の第１の実施の形態に係る半導体装置のより詳細な素子断面構造は、図４に示すように、下地シリコン基板１２  に対して埋込みシリコン酸化膜１１  を形成したＳＯＩ半導体基板表面上に、ショットキー電極４と、第１の半導体領域５と、第２の半導体領域６とを備え、更に第１の半導体領域５の表面上にゲート絶縁膜２を介してゲート電極３を備えている。ここでは、よりパフォーマンスの良い、ＳＯＩ基板を用いた例を示すが、通常の半導体基板を用いても同様に形成することができる。又、図４では、ゲート電界の集中を更に防ぐため、ショットキー電極４とゲート電極３を離隔した場合の例が図示されているが、ショットキー電極４とゲート電極３は、図１（ａ）に示すように、位置的にオーバーラップしていても構わず、これらの位置関係は用途に応じて適宜調整して用いることができる。
【００２０】
埋込みシリコン酸化膜１１及び下地シリコン基板１２はＳＯＩ基板（以下、単に基板と表記する）の一部を示している。基板表面にはゲート絶縁膜２及び、ゲート電極３が堆積され、パターニングされている。更に基板表面には、ショットキー電極４と、第２の半導体領域６にはさまれた第１の半導体領域５が形成されている。ここで、ショットキー電極４とｐ型不純物領域からなる第１の半導体領域５の接合界面が、第１の半導体領域５とゲート絶縁膜２の界面と、第１の半導体領域５内で成す角αが、鋭角（９０ｏより小）になっており、これが本発明の実施の形態の特徴となっている。これによって、図２に示すように、比較例のＧＳＤ（α＝１３５ｏ）に比べてリーク電流を圧倒的に低減できる。
【００２１】
本発明の第１の実施の形態に係る半導体装置においては、ゲート電界の集中を防ぐことで、ＧＳＤとしてのリーク電流を低減することができる。尚、ここでは、ｎ型のＧＳＤの実施の形態の例のみを例示しているが、ｐ型のＧＳＤに関しても導電型を反対にすれば、同様に適用できることは明らかである。ｎ型ＧＳＤとはキャリアが電子であって、ドレインを構成するショットキー電極４に対して、第２の半導体領域６から電子が流れ込むタイプのＧＳＤをいう。即ち、ｎチャネルデバイスである。これに対して、ｐ型ＧＳＤとはキャリアが正孔であって、ドレインを構成するショットキー電極４に対して、ｐ型高濃度不純物領域から正孔が流れ込むタイプのＧＳＤをいう。即ち、ｐチャネルデバイスである。第１の実施の形態においては、第１の半導体領域５はｐ型半導体によって形成されており、ゲート絶縁膜２界面の反転層はｎチャネルとなることからｎチャネルデバイスとなっている。
【００２２】
（良好なパフォーマンスを実現するために必要な材料選択の方法）
電子をキャリアとする本発明の第１の実施の形態に係る半導体装置において、良好なパフォーマンスを実現するために必要な材料選択の方法は、図５に示すように、理想的なＧＳＤのカットオフ状態のバンド構造を模式的に示した図を用いて説明することができる。図５に示すように、ＧＳＤを、トランジスタ動作させる目的で本発明の実施の形態に係る半導体装置を適用するには、駆動電圧Ｖｄｄ、第１の半導体領域５のフェルミ準位から伝導体までのエネルギー差φｆ１、第２の半導体領域６のフェルミ準位から伝導体までのエネルギー差φｆ２及びショットキー電極４から第１の半導体領域５への電子に対するショットキー障壁高さφＢの間に、次式の関係が成立するように各層の材料及び駆動電圧Ｖｄｄを選択しなければならない。
【００２３】
φＢ＜Ｖｄｄ＋φｆ２＜φｆ１                                    （１）
尚、ホールをキャリアとする場合は、第１の半導体領域５のフェルミ準位から価電子帯までのエネルギー差をφｆ１、第２の半導体領域６としてのフェルミ準位から価電子帯までのエネルギー差をφｆ２、ショットキー電極４から第１の半導体領域５へのホールに対するショットキー障壁高さをφＢとすれば、上式が同様に成立する。
【００２４】
ｐチャネルデバイスにおいて、具体的な材料選択としては、例えば、ショットキー電極４を白金シリサイド（ＰｔＳｉ）（φＢ＝０．２８  ｅＶ）、第１の半導体領域５をキャリア濃度１×１０１５ｃｍ−３のｎ型Ｓｉ（φｆ１＝０．９  ｅＶ）、第２の半導体領域６をキャリア濃度１×１０２０ｃｍ−３のｐ型Ｓｉ（φｆ２＝０．０２５  ｅＶ）として、Ｖｄｄを０．８Ｖで動作させればよい。ここでは、シリサイドの例を示したが、金属単体でも有効なのは言うまでもなく、ショットキー電極４を形成する種々の金属に応じて、上式を満たすような設計が可能である。
【００２５】
（第１の実施の形態の製造方法）
本発明の第１の実施の形態に係る半導体装置の製造方法は、例えば、図４に示したような構造を有するＧＳＤを例にとると、図６乃至図１３に示すような手順によって実現することができる。
【００２６】
（ａ）  面方位（１００）、比抵抗  ２〜６Ω  ｃｍ  のシリコンからなる第１の半導体層５１、埋込みシリコン酸化膜１１、下地シリコン基板１２からなるＳＯＩ基板を用意する。ここで、例えば、反応性イオンエッチングにより、素子分離のための溝を形成し、例えば、減圧テトラエトキシシラン（ＬＰ−ＴＥＯＳ）膜を埋め込むことにより素子分離領域を形成しておいてもよい。
【００２７】
（ｂ）  次いで、後述する酸化膜生成法（以下、酸化膜生成法と表記する）により、前記ＳＯＩ基板の表面に膜厚  １〜５００  ｎｍ  のシリコン酸化膜を形成する。これがゲート絶縁膜２となる。ここで、更に後述する酸化膜窒化法（以下、酸化膜窒化法と表記する）によりシリコン酸化膜をシリコン酸窒化膜に変質させてもよい。また、後述する酸窒化膜・窒化膜生成法（以下、酸窒化膜生成法と表記する）によって直接酸窒化膜を堆積してもかまわない。次いで、例えばポリシリコン膜を減圧化学的気相堆積（ＬＰ−ＣＶＤ）法などによって堆積し、公知のリソグラフィー及びパターニング技術を用いてゲート電極３及びゲート側壁１０を作製する（図６）。
【００２８】
（ｃ）  次いで、前記ＳＯＩ基板の第１の半導体層５１を反応性イオンエッチング（ＲＩＥ）などにより第１の半導体層５１が数〜数１０  ナノメートル（ｎｍ）程度になるまでエッチングし、酸化膜生成法により、露出したシリコン層を酸化し、エッチング防止用酸化膜１１を成膜する（図７）。
【００２９】
（ｄ）  次いで、ＲＩＥなどにより、エッチング防止用酸化膜１１及び第１の半導体層５１を更にエッチングし、第１の半導体層５１を数〜数１０  ｎｍ程度露出させる。このとき、完全に埋込みシリコン酸化膜１１が露出するまでエッチングする必要はなく、図９に示すような構造にしても良い。
【００３０】
尚、素子分離層を作成した場合は、この後のエッチング工程で、素子分離層も多少エッチングされてしまう可能性があるため、上記ゲート電極作製工程において、素子分離層上部に例えばポリシリコンなどをパターニングしておき、保護層とするのが望ましい。
【００３１】
（ｅ）  次いで、例えば、１０００ｏＣ、約１．３３×１０３  Ｐａ、において、塩化水素（ＨＣｌ）ガス流量０．１ｓｌｍ、水素（Ｈ２）ガス流量１５ｓｌｍの条件下で、第１の半導体層５１をエッチングする。このような条件でエッチングを行うことにより、半導体基板は鈍角にエッチングされ、第１の半導体層５１が形成される（図１０）。
【００３２】
この場合に、面方位（１００）の基板を使用していることから、シリコン基板は異方性エッチングを受け、角αの値は、正確に５４．７°の値が得られる。尚、シリコン基板の面方位を特に指定しない場合には、角αの値としては、３０°＜α＜６０°の範囲であることが現実的な許容範囲である。αの角度を測定する場合には、断面構造を透過型電子顕微鏡（ＴＥＭ）観察する。或いは又、非破壊的な観察としては、ラザフォード・バック・スキャッタリング法（ＲＢＳ）によって、深さ方向のプロファイルを観察することによって、金属部分と半導体部分を識別しても良い。更に、破壊検査とはなるが、二次イオン質量分析法（ＳＩＭＳ）により、浅い表面部分をエッチングしながら観察し、金属部分と半導体部分を識別しても良い。
【００３３】
（ｆ）  次いで、ＲＩＥなどにより、余分な酸化膜をエッチング後、例えば加速電圧１０  ｋｅＶ、ドーズ量１×１０１６  ｃｍ−２においてアクセプタ不純物として、例えばボロンのイオン注入を斜め方向に行い、ボロンの活性化アニールを行う。これにより、第２の半導体層５２が形成される（図１１）。
【００３４】
（ｇ）  次いで、例えばニッケル（Ｎｉ）などの金属を例えばスパッタ法などによって成膜し、例えば３００〜５００ｏＣで３０〜２００秒程度アニールし、シリサイド化後、未反応のＮｉを除去することでショットキー電極４１及びオーミック電極６１が形成される  （図１２）。
【００３５】
（ｈ）  ここで、コンタクトを取りやすくするために、更にアルミニウム（Ａｌ）などの金属をスパッタして、ショットキー電極用のコンタクト４２及びオーミック電極用のコンタクト６２を作製することが望ましい（図１３）。
【００３６】
以下に、酸化膜生成法、窒化膜・酸窒化膜生成法、酸化膜窒化法について詳述し、更に、絶縁膜エッチング法についても説明する。
【００３７】
（酸化膜生成法の例）
酸化膜生成法としては、例えば、酸素ガスを含む雰囲気中で例えば  ９００℃  程度に加熱する、直接酸化法を用いることができる。或いは又、酸素ラジカル雰囲気中例えば、室温〜８００℃程度に加熱するラジカル酸化法を用いることができる。或いは又、ハロゲン添加水素化珪素ＳｉＨｘＤｙＣｌｚＦ４−ｘ−ｙ−ｚ  （但し、ｘ，  ｙ，  ｚは４−ｘ−ｙ−ｚが負とならない０〜４の任意の正の整数。）若しくはハロゲン添加水素化珪素Ｓｉ２ＨｘＤｙＣｌｚＦ６−ｘ−ｙ−ｚ  （但し、ｘ，  ｙ，  ｚは６−ｘ−ｙが負とならない０〜６の任意の正の整数。）と、酸素（Ｏ２，）ガス、オゾン（Ｏ３）ガス、酸化窒素（ＮＯ）ガス、亜酸化窒素（Ｎ２Ｏ）ガス若しくは酸素ラジカルを反応させて生成するＣＶＤ法などを用いることができる。
【００３８】
（窒化膜・酸窒化膜生成法の例）
窒化膜・酸窒化膜生成法としては、例えば、ハロゲン添加アンモニアＮＨｘＤｙＦ１−ｘ−ｙ  （但し、ｘ，  ｙは１−ｘ−ｙが負とならない０〜３の任意の正の整数。）雰囲気中で例えば、９００℃程度に加熱する直接窒化法を用いることができる。或いは又、窒素ラジカル雰囲気中例えば、室温〜８００℃程度に加熱するラジカル窒化法を用いることができる。或いは又、ＳｉＨｘＤｙＣｌｚＦ４−ｘ−ｙ−ｚ若しくはＳｉ２ＨｘＤｙＣｌｚＦ６−ｘ−ｙ−ｚと、ＮＨｘＤｙＦ１−ｘ−ｙ若しくは窒素ラジカルを反応させて生成するＣＶＤ法を用いることができる。或いは又、モノシラン（ＳｉＨ４）ガスとＯ２又は酸素ラジカルと窒素ラジカルを用いたＣＶＤ法などを用いることができる。
【００３９】
（酸化膜窒化法の例）
酸化膜窒化法の例としては、ＮＨｘＤｙＦ１−ｘ−ｙ雰囲気中で例えば、９００℃程度に加熱する直接窒化法を用いることができる。或いは又、窒素ラジカル雰囲気中例えば、室温〜８００℃程度に加熱するラジカル窒化法を用いることもできる。或いは又、アンモニア（ＮＨ３）、ＮＯ、Ｎ２Ｏなどで窒化する後窒化法を用いることもできる。或いは又、ＳｉＨｘＤｙＣｌｚＦ４−ｘ−ｙ−ｚ若しくはＳｉ２ＨｘＤｙＣｌｚＦ６−ｘ−ｙ−ｚと、ＮＨｘＤｙＦ１−ｘ−ｙ若しくは窒素ラジカルを反応させて生成するＣＶＤ法などを用いることもできる。
【００４０】
また、絶縁膜のエッチング工程は、以下のいずれの工程により実施されても良い。
【００４１】
（絶縁膜エッチング法の例）
絶縁膜エッチング法の例としては、弗化水素（ＨＦ）によるウエットエッチング法を適用することもできる。シリコン酸化膜、酸窒化膜の場合はＨＦを用いるが、シリコン窒化膜の場合は、熱燐酸を用いたウエットエッチングの方が良好な溝を形成できる。但し、水や酸素をあまり入れたくない用途に用いられる金属絶縁物半導体（ＭＩＳ）トランジスタに対して本発明を使用する場合は、下に示すドライプロセスを用いた方が良い。即ち、四弗化炭素（ＣＦ４），弗素（Ｆ２）ガス，フローライドカーボン（ＣｎＦｍ）などの存在下で生じる、弗素ラジカルを用いたＲＩＥやケミカルドライエッチング（ＣＤＥ）などのドライエッチング法などを用いる。
【００４２】
本発明は、上記の実施の形態のみに限定されるものではない。上記実施の形態では、直接酸化法やラジカル窒化法を併用するなどして酸窒化膜を形成したが、例えば、レーザーアブレーション法やスパッタ法、反応性スパッタ法、ＣＶＤ法、単原子層逐次堆積法（アトミック・レイヤー・デポジッション法）などの膜形成法によって成膜しても、全く同様に適用することができる。また、複数の実施の形態を組み合わせて用いても全く問題ない。
【００４３】
また、上記実施の形態では、絶縁膜として、シリコン酸化膜、窒化膜、酸窒化膜を用いた例を示したが、例えば、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、ランタン（Ｌａ）、セレン（Ｓｅ）などの酸化膜、窒化膜、酸窒化膜、また、アルミナ（Ａｌ２Ｏ３）、窒化アルミニウム（ＡｌＮ）、酸窒化アルミニウム（ＡｌＯＮ）などを絶縁膜として用いているＧＳＤにも適用できる。
【００４４】
以上が、図４に示したような構造を一例として有するＧＳＤからなる第１の実施の形態の製造方法である。尚、ここでは、ＳＯＩ基板を用いる製造方法を説明したが、通常のシリコン基板を用いても良いことはもちろんである。
【００４５】
（第１の実施の形態の別の製造方法）
本発明の第１の実施の形態に係る半導体装置の別の製造方法は、例えば、図４に示したような構造を有するＧＳＤを例にとると、図１４乃至図２１に示すような手順を用いて実現することもできる。
【００４６】
（ａ）  まず、面方位（１００）、比抵抗  ２〜６  Ω  ｃｍで、図１４に示したように、ダミーシリコン基板１００、ゲート電極３を構成するポリシリコン層、ゲート絶縁膜２を構成するシリコン酸化膜、第１の半導体層５１を構成するシリコン層がこの順で堆積された半導体基板を用意する。
【００４７】
（ｂ）  次いで、例えば、反応性イオンエッチングにより、素子分離のための溝を形成し、例えばＬＰ−ＴＥＯＳ膜を埋め込むことにより素子分離領域を形成しておいてもよい。
【００４８】
（ｃ）  次いで、公知のフォトリソグラフィー技術を用いて、フォトレジスト２０をパターニングする（図１４）。
【００４９】
尚、素子分離層を作成した場合は、この後のエッチング工程で、素子分離層も多少エッチングされてしまう可能性があるため、上記ゲート電極作製工程において、素子分離層上部に例えばポリシリコンなどをパターニングしておき、保護層とするのが望ましい。
【００５０】
（ｅ）  次いで、例えば、１０００ｏＣ、約１．３３×１０３  Ｐａ、において、塩化水素（ＨＣｌ）ガス流量０．１ｓｌｍ、水素（Ｈ２）ガス流量１５ｓｌｍの条件下で、第１の半導体層５１をエッチングする。このような条件でエッチングを行うことにより、半導体基板は鈍角にエッチングされ、第１の半導体層５１が形成される（図１５）。或いは、テトラメチルアンモニウムハイドロオキサイド（ＴＭＡＨ）溶液等によるアルカリ処理を施すことで、（１１１）面を露出させることもできる。
【００５１】
（ｆ）  次いで、例えば加速電圧１０  ｋｅＶ、ドーズ量１×１０１６  ｃｍ−２においてボロンのイオン注入を斜め方向に行い、ボロンの活性化アニールを行う。これにより、第２の半導体層５２が形成される（図１６）。
【００５２】
（ｇ）  次いで、例えばＮｉなどの金属を例えばスパッタ法などによって成膜し、例えば３００〜５００ｏＣで３０〜２００秒程度アニールし、シリサイド化後、未反応のＮｉを除去することでショットキー電極４１及びオーミック電極６１が形成される（図１７）。
【００５３】
（ｈ）  次いで、更にＡｌなどの金属をスパッタして、ショットキー電極電極用のコンタクト４２及びオーミック電極用のコンタクト６２を作製する（図１８）。
【００５４】
（ｉ）  次いでＣＭＰなどによって表面を平坦化する（図１９）。
【００５５】
（ｊ）  次いで、前記基板を、別に用意した埋込みシリコン酸化膜１１と下地シリコン基板１２からなるＳＯＩ基板と張り合わせ、ゲート電極３を構成するポリシリコンの途中でダミーシリコン基板１００を切断する  （図２０）。
【００５６】
（ｋ）  次いで、公知のフォトリソグラフィー及びパターニング技術により、ゲート絶縁膜２、ゲート電極３及びゲート側壁１０を作製し、ＧＳＤが完成する（図２１）。
【００５７】
以上が、図４に示したような構造を一例として有するＧＳＤからなる第１の実施の形態の別の製造方法である。尚、ここでは、ＳＯＩ基板を用いる製造方法を説明したが、通常のシリコン基板を用いても良いことはもちろんである。
【００５８】
［第２の実施の形態］
（素子断面構造）
本発明の第２の実施の形態に係る半導体装置の詳細な素子断面構造は、図２２に示すように、下地シリコン基板１２  に対して埋込みシリコン酸化膜１１  を形成したＳＯＩ半導体基板表面上に、ショットキー電極４と、第１の半導体領域５と、第２の半導体領域６とを備え、更に第１の半導体領域５の表面上にゲート絶縁膜２を介してゲート電極３を備えている。ここでは、よりパフォーマンスの良い、ＳＯＩ基板を用いた例を示すが、通常の半導体基板を用いてもよい。又、図２２では、ゲート電界の集中を更に防ぐため、ショットキー電極４とゲート電極３を離隔した場合の図が示されているが、ショットキー電極４とゲート電極３は、図１（ａ）に示すように、位置的にオーバーラップしていても構わず、これらの位置関係は用途に応じて適宜調整して用いることができる。
【００５９】
ここで、図２２は、本発明の第２の実施の形態に係る半導体装置として、ＧＳＤの断面構成を示した図に相当するものと見ることができる。埋込みシリコン酸化膜１１及び下地シリコン基板１２はＳＯＩ基板（以下、単に基板と表記する）の一部を示している。基板表面にはゲート絶縁膜２及び、ゲート電極３が堆積され、パターニングされている。更に基板表面には、ショットキー電極４と、第２の半導体領域６にはさまれた第１の半導体領域５が形成されている。図２２の構造は、図４に示した本発明の第１の実施の形態の構造に比較して、ショットキー電極４と第１の半導体領域５の接合界面が、基板表面より奥側で折れ曲がっている点に大きな特徴がある。このようにすると、角αは鋭角でありながら、ショットキー電極４と第２の半導体領域６間の実効的な距離を保つことができ、微細な構造ではリーク電流を更に抑制することが可能となる。記号の説明は図４に示したものと同一である。
【００６０】
尚、ここでは、ｎチャネル型の実施の形態の例のみを例示しているが、ｐチャネル型のＧＳＤに関しても導電型を反対にすれば、同様に適用できることは明らかである。
【００６１】
（第２の実施の形態の製造方法）
本発明の第２の実施の形態に係る半導体装置の製造方法は、例えば、図２２に示したような構造を有するＧＳＤを例にとると、図２３乃至図２８に示すような手順によって実現することができる。
【００６２】
（ａ）  まず、面方位（１００）、比抵抗  ２〜６  Ω  ｃｍ  のＳｉＧｅからなる第１の半導体層５１、埋込みシリコン酸化膜１１、下地シリコン基板１２からなるＳＯＩ基板を用意する。ここで、ＳｉＧｅからなる第１の半導体層５１は、表面のＧｅ濃度が高く、奥に行くに従って、徐々にＳｉ濃度が高くなっているようにしておく。これは、後のエッチング工程でＳｉとＧｅの選択比が異なるような条件でエッチングを行うことによって、エッチング面の角度を制御するためである。
【００６３】
（ｂ）  次いで、例えば、反応性イオンエッチングにより、素子分離のための溝を形成し、例えばＬＰ−ＴＥＯＳ膜を埋め込むことにより素子分離領域を形成しておいてもよい。
【００６４】
（ｃ）  次いで、酸化膜生成法により、ＳＯＩ基板の表面に膜厚  １〜５００  ｎｍのシリコン酸化膜を形成する。これがゲート絶縁膜２となる。ここで、更に酸化膜窒化法によりシリコン酸化膜をシリコン酸窒化膜に変質させてもよい。また、酸窒化膜・窒化膜生成法によって直接酸窒化膜を堆積してもかまわない。次いで、例えばポリシリコン膜をＬＰ−ＣＶＤ法などによって堆積し、公知のリソグラフィー及びパターニング技術を用いてゲート電極３及びゲート側壁１０を作製する（図２３）。
【００６５】
（ｄ）  次いで、ＳＯＩ基板の第１の半導体層５１をＲＩＥなどによりエッチングする（図２４）。ここで、必ずしも埋込みシリコン酸化膜１１が完全に露出するまで第１の半導体層５１をエッチングする必要はない。
【００６６】
尚、素子分離層を作成した場合は、この後のエッチング工程で、素子分離層も多少エッチングされてしまう可能性があるため、上記ゲート電極作製工程において、素子分離層上部に例えばポリシリコンなどをパターニングしておき、保護層とするのが望ましい。
【００６７】
（ｅ）  次いで、ＳｉとＧｅを比べた場合にＳｉのエッチレートが高い条件を選んで、更に第１の半導体層５１をエッチングする。このような条件でエッチングを行うことにより、半導体基板は鈍角にエッチングされ、第１の半導体層５１となる（図２５）。
【００６８】
（ｆ）  次いで、例えば加速電圧１０  ｋｅＶ、ドーズ量１×１０１６  ｃｍ−２においてボロンのイオン注入を斜め方向に行い、ボロンの活性化アニールを行う。これにより、第２の半導体層５２が形成される（図２６）。
【００６９】
（ｇ）  次いで、例えばＮｉなどの金属を例えばスパッタ法などによって成膜し、例えば３００〜５００ｏＣで３０〜２００秒程度アニールし、シリサイド化後、未反応のＮｉを除去することでショットキー電極４１及びオーミック電極６１が形成される（図２７）。
【００７０】
（ｈ）  ここで、コンタクトを取りやすくするために、更にＡｌなどの金属をスパッタして、ショットキー電極用のコンタクト４２及びオーミック電極用のコンタクト６２を作製するのが望ましい（図２８）。
【００７１】
以上が、図２２に示したような構造を一例として有するＧＳＤからなる第２の実施の形態に係る半導体装置の製造方法である。尚、ここでは、ＳＯＩ基板を用いる製造方法を説明したが、通常のシリコン基板を用いても良いことはもちろんである。尚、ここでは、表面のＧｅ濃度が高く、奥に行くに従って、徐々にＳｉ濃度が高くなっているＳＯＩ基板を用いたが、表面のＳｉ濃度が高く、奥に行くに従って、徐々にＧｅ濃度が高くなっているＳＯＩ基板を用い、ＳｉとＧｅを比べた場合にＧｅのエッチレートが高い条件をエッチング条件に選んで作製しても良いことももちろんである。
【００７２】
［第３の実施の形態］
（素子断面構造）
本発明の第３の実施の形態に係る半導体装置の詳細な素子断面構造は、図２９に示すように、下地シリコン基板１２  に対して埋込みシリコン酸化膜１１  を形成したＳＯＩ半導体基板表面上に、ショットキー電極４と、第１の半導体領域５と、第２の半導体領域６とを備え、更に第１の半導体領域５の表面上にゲート絶縁膜２を介してゲート電極３を備えている。ここでは、よりパフォーマンスの良い、ＳＯＩ基板を用いた例を示すが、通常の半導体基板を用いてもよい。また、図２９では、ゲート電界の集中を更に防ぐため、ショットキー電極４とゲート電極３を離した場合の図が示されているが、ショットキー電極４とゲート電極３は、図１（ａ）に示すように、位置的にオーバーラップしていても構わず、これらの位置関係は用途に応じて適宜調整して用いることができる。
【００７３】
ここで、図２９は、本発明の第３の実施の形態に係る半導体装置として、ＧＳＤの断面構成を示した図に相当するものと見ることができる。埋込みシリコン酸化膜１１及び下地シリコン基板１２はＳＯＩ基板（以下、単に基板と表記する）の一部を示している。基板表面にはゲート絶縁膜２及び、ゲート電極３が堆積され、パターニングされている。更に基板表面には、ショットキー電極４と、第２の半導体領域６にはさまれた第１の半導体領域５が形成されている。図２９の構造は、図４及び図２２に示した本発明の第１及び第２の実施の形態に係る半導体装置の構造に比較して、ショットキー電極４と第１の半導体領域５の接合界面が、基板表面より奥側で更に折れ曲がっている点に大きな特徴がある。このようにすると、角αは鋭角でありながら、ショットキー電極４と第２の半導体領域６間の実効的な距離を保つことができ、微細な構造ではリーク電流を更に抑制することが可能となる。記号の説明は図４に示したものと同一である。尚、ここでは、ｎチャネル型の実施の形態の例のみを例示しているが、ｐチャネル型のＧＳＤに関しても導電型を反対にすれば、同様に適用できることは明らかである。
【００７４】
（第３の実施の形態の製造方法）
本発明の第３の実施の形態に係る半導体装置の製造方法は、例えば、図２９に示したような構造を有するＧＳＤを例にとると、図３０乃至図３４に示すような手順によって実現することができる。
【００７５】
（ａ）  まず、面方位（１００）、比抵抗  ２〜６  Ω  ｃｍの第１の半導体層５１、埋込みシリコン酸化膜１１、下地シリコン基板１２からなるＳＯＩ基板を用意する。ここで、例えば、反応性イオンエッチングにより、素子分離のための溝を形成し、例えばＬＰ−ＴＥＯＳ膜を埋め込むことにより素子分離領域を形成しておいてもよい。
【００７６】
（ｂ）  次いで、酸化膜生成法により、ＳＯＩ基板の表面に膜厚１．５  ｎｍのシリコン酸化膜を形成する。これがゲート絶縁膜２となる。ここで、更に酸化膜窒化法によりシリコン酸化膜をシリコン酸窒化膜に変質させてもよい。また、酸窒化膜・窒化膜生成法によって直接酸窒化膜を堆積してもかまわない。次いで、例えばポリシリコン膜をＬＰ−ＣＶＤ法などによって堆積し、公知のリソグラフィー及びパターニング技術を用いてゲート電極３を作製する（図３０）。
【００７７】
尚、素子分離層を作成した場合は、この後のエッチング工程で、素子分離層も多少エッチングされてしまう可能性があるため、上記ゲート電極作製工程において、素子分離層上部に例えばポリシリコンなどをパターニングしておき、保護層とするのが望ましい。
【００７８】
（ｃ）  次いで、図に示すように、ＳＯＩ基板の第１の半導体層５１の側部に（１１１）面を露出させる（図３１）。第１の半導体層５１の加工は、ガス種、流量、温度、圧力等の条件を適宜最適化したＲＩＥで行う。その後、ＴＭＡＨ溶液等によりアルカリ処理を施すことも有効である。ここで、埋込みシリコン酸化膜１１が完全に露出するまでエッチングを行ってもかまわない。
【００７９】
（ｄ）  次いで、例えば加速電圧１０  ｋｅＶ、ドーズ量１×１０１６  ｃｍ−２においてボロンのイオン注入を斜め方向に行い、ボロンの活性化アニールを行う。これにより、第２の半導体層５２が形成される（図３２）。
【００８０】
（ｅ）  次いで、例えばＮｉなどの金属を例えばスパッタ法などによって成膜し、例えば３００〜５００ｏＣで３０〜２００秒程度アニールし、シリサイド化後、未反応のＮｉを除去することでショットキー電極４１及びオーミック電極６１が形成される（図３３）。
【００８１】
（ｆ）  ここで、コンタクトを取りやすくするために、更にＡｌなどの金属をスパッタして、ショットキー電極用のコンタクト４２及びオーミック電極用のコンタクト６２を作製するのが望ましい（図３４）。
【００８２】
以上が、図２９に示したような構造を一例として有するＧＳＤからなる第３の実施の形態に係る半導体装置の製造方法である。尚、ここでは、ＳＯＩ基板を用いる製造方法を説明したが、通常のＳｉ基板を用いても良いことはもちろんである。
【００８３】
［第４の実施の形態］
本発明の第４の実施の形態に係る半導体装置の素子断面構造は、図３５に示すように、縦型構造を有することを特徴とし、ショットキー電極４と、第１の半導体領域５と、第２の半導体領域６とを備え、更に第１の半導体領域５の表面上にゲート絶縁膜２を介してゲート電極３を備えている。ここでは、半導体基板については特に示されていないが、ショットキー電極４側、若しくは第２の半導体領域６側において、ＳＯＩ基板を用いて形成することもできる。或いは又、通常の半導体基板を用いてもよい。また、図３５では、ショットキー電極４とゲート電極３は、位置的にオーバーラップして構成されているが、これらの位置関係は用途に応じて適宜調整して用いることができる。
【００８４】
図３５の構造は、図４，図２２及び図２９に示した本発明の第１乃至第３の実施の形態に係る半導体装置の構造に比較して、縦型構造であることから電流容量を大きく取れる点に大きな特徴がある。更に又、縦型構造であることから、角αは鋭角でありながら、ショットキー電極４と第２の半導体領域６間の実効的な距離を、第１の半導体領域５の膜厚によって均一に設定することができ、微細な構造ではリーク電流を抑制することが可能となる。記号の説明は図４に示したものと同一である。尚、ここでは、ｎチャネル型の実施の形態の例のみを例示しているが、ｐチャネル型のＧＳＤに関しても導電型を反対にすれば、同様に適用できることは明らかである。
【００８５】
［第５の実施の形態］
本発明の第５の実施の形態に係る半導体装置として、ＣＭＯＳ型のＧＳＤの断面構成を例示すると、図３６に示すように、ＣＭＯＳインバータ動作する構造としての集積回路を実現することができる。１１及び１２は基板の一部であり、それぞれ埋込みシリコン酸化膜、下地シリコン基板を示している。基板表面にはゲート絶縁膜２及び、ゲート電極３が堆積され、パターニングされている。更に基板表面には、ショットキー電極４と、ｎ型第２の半導体領域６１にはさまれたｐ型第１の半導体領域５１が形成されている。更に、基板表面には、ショットキー電極４と、ｐ型第４の半導体領域６２にはさまれたｎ型第３の半導体領域５２が形成されている。この場合、具体的な材料選択としては、例えば、ｐ型第１の半導体領域５１をキャリア濃度１×１０１５ｃｍ−３のｐ型Ｓｉ（φｆ１＝０．９  ｅＶ）、ｎ型第２の半導体領域６１をキャリア濃度１×１０２０ｃｍ−３のｎ型Ｓｉ（φｆ２＝０．０２５  ｅＶ）とし、ｎ型第３の半導体領域５２をキャリア濃度１×１０１５ｃｍ−３のｎ型Ｓｉ（φｆ１＝０．９  ｅＶ）、ｐ型第４の半導体領域６２をキャリア濃度１×１０２０ｃｍ−３のｐ型Ｓｉ（φｆ２＝０．０２５  ｅＶ）として、駆動電圧Ｖｄｄを０．７Ｖで動作させればよい。尚、このようにすると、φＢ  ＝  ０．４〜０．７  ｅＶ  程度のミッドギャップメタル［コバルトシリサイド（ＣｏＳｉ，  ＣｏＳｉ２），ニッケルシリサイド（ＮｉＳｉ），クロムシリサイド（ＣｒＳｉ２），ハフ二ウムシリサイド（ＨｆＳｉ），モリブデンシリサイド（ＭｏＳｉ２），ロジウムシリサイド（ＲｈＳｉ），タンタルシリサイド（ＴａＳｉ２），チタンシリサイド（ＴｉＳｉ２），タングステンシリサイド（ＷＳｉ２），ジルコニウムシリサイド（ＺｒＳｉ２）など］を用いて、ｐＭＯＳとｎＭＯＳ両方のショットキー電極４を同一の材料にすることができ、製造がきわめて容易になるといった大きな利点もがある。図３６に示した構造を回路形式で表現すると、図３７に示すように、共にドレイン側にショットキーダイオードを備えたｎチャネル若しくはｐチャネルのＭＯＳトランジスタがＣＭＯＳ構成に回路的に接続されることになる。ｎ型ＧＳＤとはキャリアが電子であって、ドレインを構成するショットキー電極４に対して、ｎ型第２の半導体領域６１から電子が流れ込むタイプのＧＳＤをいう。即ち
、ｎチャネルデバイスである。これに対して、ｐ型ＧＳＤとはキャリアが正孔であって、ドレインを構成するショットキー電極４に対して、ｐ型第４の半導体領域６２から正孔が流れ込むタイプのＧＳＤをいう。即ち、ｐチャネルデバイスである。図３７はこれらｎチャネルデバイスとしてのｎ型ＧＳＤ  ７１、ｐチャネルデバイスとしてのｐ型ＧＳＤ  ７０をＣＭＯＳ構成に組み上げ、ＣＭＯＳＧＳＤとして構成したものと考えることもできる。図３６及び図３７を参照すると、ｐ型ＧＳＤ  ７０のソースを構成するｐ型第４の半導体領域６２に対しては、駆動電圧Ｖｄｄが印加され、ｎ型ＧＳＤ  ７１のソースを構成するｎ型第２の半導体領域６１に対しては、接地電位Ｖｓｓが与えられている。入力信号ｘはｐ型ＧＳＤ  ７０のゲート電極３とｎ型ＧＳＤ  ７１のゲート電極３を共通接続した入力端子において与えられる。出力信号ｆはｐ型ＧＳＤ  ７０のドレインを構成するショットキー電極４とｎ型ＧＳＤ  ７１のドレインを構成するショットキー電極４とを共通接続した出力端子において与えられる。図３６及び図３７から明らかなようにｐ型ＧＳＤ  ７０とｎ型ＧＳＤ  ７１の間には特に素子分離領域が存在していない。ショットキー電極４を共通のドレインとして形成することができ、構造が極めて簡単になるという特徴がある。
【００８６】
本発明の第５の実施の形態に係る半導体装置として、ＣＭＯＳ型のＧＳＤによれば、微細な構造のＣＭＯＳＧＳＤにおいて、駆動電流を大きくし、かつ、リーク電流を減少させることができる。
【００８７】
［第６の実施の形態］
上記の第１乃至第５の実施の形態において開示された半導体装置をシステムへ適用した例について説明する。
【００８８】
（適用例１）
ＣＭＯＳゲートアレイシステムに適用可能なＮＡＮＤ型回路は、図３７に示したＣＭＯＳＧＳＤを適用して、図３８に示すように構成することができる。ｐ型ＧＳＤ７２，７３とｎ型ＧＳＤ７４，７５がＣＭＯＳ構成に接続され、入力信号ｘ，ｙ  に対して、ＮＡＮＤ出力信号ｆが得られる。ｐ型ＧＳＤ７２，７３のソースを構成するｐ型第４の半導体領域６２は電源電圧Ｖｄｄに接続され、ｎ型ＧＳＤ７５のソースを構成するｎ型第２の半導体領域６１には接地電位Ｖｓｓが与えられている。また、ｐ型ＧＳＤ７２，７３のドレインを構成するショットキー電極４は、ｎ型ＧＳＤ７４のドレインを構成するショットキー電極４と共通に接続され、或いは共通に形成されて、出力端子においてＮＡＮＤ出力信号ｆが得られる。ＣＭＯＳ構造はゲートアレイの基本回路であり、このＣＭＯＳ構造を本発明の第５の実施の形態に示す通り構成できることから、様々なＣＭＯＳ応用システムに対して、ＣＭＯＳＧＳＤを適用することができる。図３８に示す構成においては、ｎチャネルデバイス、ｐチャネルデバイスともにＧＳＤによって構成した例が示されているが、例えば、ｐチャネルデバイスのみをＧＳＤによって構成しても良い。或いはまた、ｎチャネルデバイスのみをＧＳＤによって構成しても良い。
【００８９】
本発明の第６の実施の形態に係る半導体装置として、ＣＭＯＳ型ＧＳＤ構成のＮＡＮＤ回路への適用例１によれば、微細な構造のＮＡＮＤ回路を構成するＣＭＯＳＧＳＤにおいて駆動電流を大きくし、かつ、リーク電流を減少させることができる。
【００９０】
（適用例２）
ショットキー電極部分を外部に暴露しておくことにより、ショットキー電極部分に光が入射したり、ガスが吸着したり、外部温度が変化した時、図２に示したようなＩｄ−Ｖｇ特性、或いは図３に示したようなＩｄ−Ｖｄｓ特性が変化する。従って、この変動分を検出して光の強度、ガスの濃度、温度等を検出するそれぞれ光センサ、ガスセンサ、温度センサとして適用することができる。本発明の第１乃至第５の実施の形態に係る半導体装置をセンサへ適用した構成は、図３９に示すように、本発明の実施の形態に係るＧＳＤ回路部８３と、ＧＳＤ回路部８３に対して与えられる電源回路８０及び電源回路８１と、ＧＳＤ回路部８３に対して接続される電流検出回路部８２とから構成される。
【００９１】
本発明の第６の実施の形態に係る半導体装置として、ＧＳＤのセンサ回路への適用例２によれば、微細な構造のＧＳＤにおいて駆動電流を大きくし、かつ、リーク電流を減少させることができることから、極めて感度の高い光センサ、ガスセンサ、温度センサを提供することができる。
【００９２】
（適用例３）
パワーＭＯＳ電界効果トランジスタ（ＦＥＴ），絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）等の破壊モードとして静電気によるゲート破壊（ＥＳＤ破壊）が存在する。静電気によるサージ等が入力端子に侵入した際、サイリスタ等の大電流スイッチを駆動して内部回路が破壊されるのを防ぐことができる。その際、しきい値はしきい値調整電圧によって調整することができる。本発明の第１乃至第５の実施の形態に係る半導体装置をＥＳＤ保護回路へ適用した構成は、図４０に示すように、保護対象としての内部回路８４と、内部回路８４の入力端子８６と接地電位との間に接続されたサイリスタ等の大電流スイッチ８５と、入力端子８６と大電流スイッチ８５との間に接続された本発明の実施の形態に係るＧＳＤ回路部８５と、ＧＳＤ回路部８５に対して、しきい値調整電圧端子８７において与えられるしきい値調整電圧とから構成される。本発明の実施の形態に係る半導体装置を構成するＧＳＤは制御ゲートを備えることから、しきい値電圧による調整機能を有するＥＳＤ保護回路を提供することができる。
【００９３】
本発明の第６の実施の形態に係る半導体装置として、ＧＳＤのＥＳＤ保護回路への適用例３によれば、微細な構造のＧＳＤを並列に並べることによって相対的に大きな電流レベルにおいても適用することができ、尚且つ駆動電流を大きくし、かつ、リーク電流を減少させることができることから、しきい値調整機能の感度が優れたＥＳＤ保護回路を提供することができる。
【００９４】
（その他の実施の形態）
上記のように、本発明は実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。従って、本発明の技術範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。更にまた、本発明の実施の形態によって開示された半導体装置は、お互いに組み合わせることによって動作可能であることももちろんである。このように、本発明は、趣旨を逸脱しない範囲において種々変形して実施することができる。
【００９５】
本発明の第１乃至第６の実施の形態においては、ＧＳＤを構成する三端子トランジスタとしての、ソース若しくはドレインの内、ドレイン領域を金属材料で構成し、ショットキー電極を形成する例について主として述べてきたが、本発明の実施の形態は、このような構造に限られるわけではなく、ソース領域にショットキー電極を構成しても良い。更に、ソース領域、ドレイン領域の両方共にショットキー電極によって、形成しても良い。上述の第５の実施の形態において述べたＣＭＯＳ構造、或いは第６の実施の形態において述べた適用例においても同様である。
【００９６】
【発明の効果】
本発明の実施の形態に係る半導体装置及び半導体装置の製造方法によれば、ＧＳＤの駆動電流を大きくし、かつ、リーク電流を減少させることができる。
【図面の簡単な説明】
【図１】（ａ）  本発明の第１の実施の形態に係る半導体装置の模式的断面構造図であって、角αをパラメータとし、α＝４５°の本発明に対して、比較例α＝９０°，１３５°との対比を示す図。（ｂ）  ポテンシャル分布図。
【図２】（ａ）  本発明の第１の実施の形態に係る半導体装置の、角αをパラメータとする、Ｉｄ−Ｖｇ特性であって、α＝４５°の本発明に対して、比較例α＝９０°，１３５°との対比を示す図。（ｂ）  拡大特性図。
【図３】本発明の第１の実施の形態に係る半導体装置のゲートバイアス電圧ＶｇをパラメータとするＩｄ−Ｖｄｓ特性図。
【図４】本発明の第１の実施の形態に係る半導体装置の模式的断面構造図。
【図５】電子をキャリアとする本発明の第１の実施の形態に係る半導体装置において、良好なパフォーマンスを実現するために必要な材料選択の方法の説明図であって、理想的なＧＳＤのＯＦＦ状態のバンド構造を模式的に示した図。
【図６】本発明の第１の実施の形態に係る半導体装置の製造方法の１工程を示した素子断面図。
【図７】本発明の第１の実施の形態に係る半導体装置の製造方法の１工程を示した素子断面図。
【図８】本発明の第１の実施の形態に係る半導体装置の製造方法の１工程を示した素子断面図。
【図９】本発明の第１の実施の形態に係る半導体装置の製造方法の１工程を示した素子断面図。
【図１０】本発明の第１の実施の形態に係る半導体装置の製造方法の１工程を示した素子断面図。
【図１１】本発明の第１の実施の形態に係る半導体装置の製造方法の１工程を示した素子断面図。
【図１２】本発明の第１の実施の形態に係る半導体装置の製造方法の１工程を示した素子断面図。
【図１３】本発明の第１の実施の形態に係る半導体装置の製造方法の１工程を示した素子断面図。
【図１４】本発明の第１の実施の形態に係る半導体装置の別の製造方法の１工程を示した素子断面図。
【図１５】本発明の第１の実施の形態に係る半導体装置の別の製造方法の１工程を示した素子断面図。
【図１６】本発明の第１の実施の形態に係る半導体装置の別の製造方法の１工程を示した素子断面図。
【図１７】本発明の第１の実施の形態に係る半導体装置の別の製造方法の１工程を示した素子断面図。
【図１８】本発明の第１の実施の形態に係る半導体装置の別の製造方法の１工程を示した素子断面図。
【図１９】本発明の第１の実施の形態に係る半導体装置の別の製造方法の１工程を示した素子断面図。
【図２０】本発明の第１の実施の形態に係る半導体装置の別の製造方法の１工程を示した素子断面図。
【図２１】本発明の第１の実施の形態に係る半導体装置の別の製造方法の１工程を示した素子断面図。
【図２２】本発明の第２の実施の形態に係る半導体装置の模式的断面構造図。
【図２３】本発明の第２の実施の形態に係る半導体装置の製造方法の１工程を示した素子断面図。
【図２４】本発明の第２の実施の形態に係る半導体装置の製造方法の１工程を示した素子断面図。
【図２５】本発明の第２の実施の形態に係る半導体装置の製造方法の１工程を示した素子断面図。
【図２６】本発明の第２の実施の形態に係る半導体装置の製造方法の１工程を示した素子断面図。
【図２７】本発明の第２の実施の形態に係る半導体装置の製造方法の１工程を示した素子断面図。
【図２８】本発明の第２の実施の形態に係る半導体装置の製造方法の１工程を示した素子断面図。
【図２９】本発明の第３の実施の形態に係る半導体装置の模式的断面構造図。
【図３０】本発明の第３の実施の形態に係る半導体装置の製造方法の１工程を示した素子断面図。
【図３１】本発明の第３の実施の形態に係る半導体装置の製造方法の１工程を示した素子断面図。
【図３２】本発明の第３の実施の形態に係る半導体装置の製造方法の１工程を示した素子断面図。
【図３３】本発明の第３の実施の形態に係る半導体装置の製造方法の１工程を示した素子断面図。
【図３４】本発明の第３の実施の形態に係る半導体装置の製造方法の１工程を示した素子断面図。
【図３５】本発明の第４の実施の形態に係る半導体装置であって、縦型構造のＧＳＤの模式的断面構造図。
【図３６】本発明の第５の実施の形態に係る半導体装置であって、ＣＭＯＳＧＳＤ構造の模式的断面構造図。
【図３７】本発明の第５の実施の形態に係る半導体装置であって、ＣＭＯＳＧＳＤの回路構成図。
【図３８】本発明の第６の実施の形態に係る半導体装置であって、ＣＭＯＳゲートアレイに適用可能なＮＡＮＤ回路構成図。
【図３９】本発明の第６の実施の形態に係る半導体装置であって、ＧＳＤのセンサ回路への適用例を示す模式的ブロック構成図。
【図４０】本発明の第６の実施の形態に係る半導体装置であって、ＧＳＤのＥＳＤ保護回路への適用例を示す模式的ブロック構成図。
【符号の説明】
１１…埋込みシリコン酸化膜
１２…下地シリコン基板
２…ゲート絶縁膜
３…ゲート電極
４，４１…ショットキー電極
４２…ショットキー電極用のコンタクト
５…第１の半導体領域
５１…第１の半導体層
５２…第１の半導体層
６…第２の半導体領域
６１…オーミック電極
６２…オーミック電極用のコンタクト
１０…ゲート側壁
１１…エッチング防止用酸化膜
２０…フォトレジスト
５１…ｐ型第１の半導体領域
５２…ｎ型第３の半導体領域
６１…ｎ型第２の半導体領域
６２…ｐ型第４の半導体領域
７０，７２，７３…ｐ型ＧＳＤ
７１，７４，７５…ｎ型ＧＳＤ
８０，８１…電源回路
８２…電流検出回路部
８３，８５…ＧＳＤ回路部
８４…内部回路
８６…入力端子
８７…しきい値調整電圧入力端子
８８…大電流スイッチ
１００…ダミーシリコン基板
Ｉｄ…ドレイン電流
Ｖｄ…ドレインバイアス電圧
Ｖｄｓ…ドレインソース間バイアス電圧
Ｖｇ…ゲート（バイアス）電圧
Ｖｄｄ…駆動（電源）電圧
Ｖｓｓ…接地電位
ｘ，ｙ…入力信号
ｆ…出力信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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