(57)【要約】【課題】高速動作が可能で、消費電力も削減できる。【解決手段】本発明に係るデジタルアナログ変換回路は、複数の基準電圧を出力する基準電圧出力回路８と、所望の基準電圧を選択する基準電圧選択回路９と、選択された基準電圧に基づいてデジタル画素データをＤ／Ａ変換するＤ／Ａ変換器１０とを備える。基準電圧出力回路８は、複数の抵抗素子からなる抵抗アレイ２１と、一端が３．７５Ｖの電圧に設定されるキャパシタＣ１と、一端が１．２５Ｖの電圧に設定されるキャパシタＣ２と、キャパシタＣ１の一端と抵抗素子Ｒ１，Ｒ２の接続ノードとの間に接続されるアナログスイッチＳＷ１と、キャパシタＣ２の一端と抵抗素子Ｒ１，Ｒ２の接続ノードの間に接続されるアナログスイッチＳＷ２と、キャパシタＣ１の一端と抵抗素子Ｒ３，Ｒ４の接続ノードとの間に接続されるアナログスイッチＳＷ３と、キャパシタＣ２の一端と抵抗素子Ｒ３，Ｒ４の接続ノードとの間に接続されるアナログスイッチＳＷ４とを有する。【選択図】  図２
2004260557.tif 000002
【特許請求の範囲】
【請求項１】
第１の電圧と第２の電圧との間の電圧であって、ｎ（ｎは２以上の整数）ビットのデジタル信号に対応する電圧を出力するデジタルアナログ変換回路において、
一端に前記第１の電圧が印加され、他端に前記第２の電圧が印加される直列接続される３つ以上の抵抗素子からなる抵抗アレイを有し、前記抵抗アレイ内の各抵抗素子の接続経路からそれぞれ基準電圧を出力する基準電圧出力回路と、
前記デジタル信号に応じた基準電圧を選択する基準電圧選択回路と、
一端に、前記第１及び第２の電圧の間の第３の電圧が印加される第１の容量素子と、
一端に、前記第１及び第２の電圧の間の第４の電圧が印加される第２の容量素子と、
前記抵抗アレイ内の隣接接続される第１及び第２の抵抗素子の接続経路に、前記第１の容量素子の一端を接続するか、あるいは前記第２の容量素子の一端を接続するかを切替制御する第１の切替手段と、
前記抵抗アレイ内の隣接接続される第３及び第４の抵抗素子の接続経路に、前記第２の容量素子の一端を接続するか、あるいは前記第１の容量素子の一端を接続するかを切替制御する第２の切替手段と、を有することを特徴とするデジタルアナログ変換回路。
【請求項２】
前記第１及び第２の切替手段は、前記第１及び第２の抵抗素子の接続経路に前記第１の容量素子の一端を接続するときには、前記第３及び第４の抵抗素子の接続経路に前記第２の容量素子の一端を接続し、
前記第１及び第２の切替手段は、前記第１及び第２の抵抗素子の接続経路に前記第２の容量素子の一端を接続するときには、前記第３及び第４の抵抗素子の接続経路に前記第１の容量素子の一端を接続することを特徴とする請求項１に記載のデジタルアナログ変換回路。
【請求項３】
前記抵抗アレイの一端に前記第１の電圧を印加して、他端に前記第２の電圧を印加するか、あるいは前記一端に前記第２の電圧を印加して、前記他端に前記第１の電圧を印加するかを切替制御する第３の切替手段を備え、
前記第１、第２及び第３の切替手段は、互いに連動して切替を行うことを特徴とする請求項１または２に記載のデジタルアナログ変換回路。
【請求項４】
前記第１の切替手段は、
前記第１の容量素子の一端と、前記第１及び第２の抵抗素子の接続経路と、の間に接続される第１のスイッチと、
前記第２の容量素子の一端と、前記第１及び第２の抵抗素子の接続経路と、の間に接続される第２のスイッチと、を有し、
前記第２の切替手段は、
前記第１の容量素子の一端と、前記第３及び第４の抵抗素子の接続経路と、の間に接続される第３のスイッチと、
前記第２の容量素子の一端と、前記第３及び第４の抵抗素子の接続経路と、の間に接続される第４のスイッチと、を有することを特徴とする請求項１または２に記載のデジタルアナログ変換回路。
【請求項５】
絶縁基板上に縦横に列設される信号線および走査線と、
前記信号線および走査線の各交点付近に形成される表示素子と、
前記走査線を駆動する走査線駆動回路と、
前記信号線を駆動する信号線駆動回路と、を備え、
前記信号線駆動回路は、
ｎ（ｎは２以上の整数）ビットのデジタル画素データをラッチするラッチ回路と、
一端に前記第１の電圧が印加され、他端に前記第２の電圧が印加される直列接続される３つ以上の抵抗素子からなる抵抗アレイを有し、前記抵抗アレイ内の各抵抗素子の接続経路からそれぞれ基準電圧を出力する基準電圧出力回路と、
前記デジタル画素データに応じた基準電圧を選択する基準電圧選択回路と、
一端に、前記第１及び第２の電圧の間の第３の電圧が印加される第１の容量素子と、
一端に、前記第１及び第２の電圧の間の第４の電圧が印加される第２の容量素子と、
前記抵抗アレイ内の隣接接続される第１及び第２の抵抗素子の接続経路に、前記第１の容量素子の一端を接続するか、あるいは前記第２の容量素子の一端を接続するかを切替制御する第１の切替手段と、
前記抵抗アレイ内の隣接接続される第３及び第４の抵抗素子の接続経路に、前記第２の容量素子の一端を接続するか、あるいは前記第１の容量素子の一端を接続するかを切替制御する第２の切替手段と、を有することを特徴とする表示装置。
【請求項６】
前記第１及び第２の切替手段は、前記第１及び第２の抵抗素子の接続経路に前記第１の容量素子の一端を接続するときには、前記第３及び第４の抵抗素子の接続経路に前記第２の容量素子の一端を接続し、
前記第１及び第２の切替手段は、前記第１及び第２の抵抗素子の接続経路に前記第２の容量素子の一端を接続するときには、前記第３及び第４の抵抗素子の接続経路に前記第１の容量素子の一端を接続することを特徴とする請求項５に記載の液晶表示装置。
【請求項７】
前記抵抗アレイの一端に前記第１の電圧を印加して、他端に前記第２の電圧を印加するか、あるいは前記一端に前記第２の電圧を印加して、前記他端に前記第１の電圧を印加するかを切替制御する第３の切替手段を備え、
前記第１、第２及び第３の切替手段は、前記表示素子の極性反転駆動のタイミングに合わせて、互いに連動して切替を行うことを特徴とする請求項５または６に記載の表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、抵抗分圧により生成された複数の基準電圧から、デジタル信号に応じた基準電圧を選択するデジタルアナログ変換回路と、この種のデジタルアナログ変換回路を内蔵した表示装置に関する。
【０００２】
【従来の技術】
液晶表示装置は、信号線および走査線が列設された画素アレイ部と、信号線および走査線を駆動する駆動回路とを備えている。従来は、画素アレイ部と駆動回路とを別個の基板に形成していたため、液晶表示装置全体のコストダウンが図れなかった。
【０００３】
最近、ガラス基板上にポリシリコンを材料としてＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）を形成する製造技術が進歩してきたため、この技術を利用して、画素アレイ部と駆動回路とを同一基板に形成することも技術的に十分に可能になってきた。
【０００４】
画素アレイ部の信号線には、アナログの画素電圧を供給する必要があるのに対し、駆動回路はゲート回路やフリップフロップ等のデジタル部品で構成されており、デジタル信号の状態で各種の信号処理を行っている。このため、駆動回路の内部にデジタルアナログ変換回路を設けて、変換したアナログ信号を画素アレイ部に供給するのが一般的である（特許文献１参照）。
【０００５】
【特許文献１】
特開２０００−３０５５３５号公報
【０００６】
【発明が解決しようとする課題】
ガラス基板上にデジタルアナログ変換回路を形成する場合、図５に示すように、直列接続される複数の抵抗素子からなる抵抗アレイ２１を設け、この抵抗アレイ２１の段間から出力される複数の基準電圧の中から、デジタル信号に応じた基準電圧を選択するようにしている。
【０００７】
液晶表示装置は、液晶の焼き付きを防止するために、極性反転駆動するのが一般的である。このため、抵抗アレイ２１の両端に印加される電源電圧は周期的に切り替えられる。
【０００８】
デジタルアナログ変換回路の内部には、図５では不図示の容量素子が設けられており、極性反転を行うたびに、この容量素子の充放電が行われる。このため、抵抗アレイ２１の出力インピーダンスをできるだけ小さくするのが望ましい。
【０００９】
抵抗アレイ２１の出力インピーダンスを小さくするには、抵抗アレイ２１を構成する各抵抗素子の抵抗値を小さくするのが有効であるが、このようにすると、抵抗アレイ２１を流れる電流が増大して、消費電力が増えるという問題がある。
【００１０】
本発明は、このような点に鑑みてなされたものであり、その目的は、高速動作が可能で、消費電力も削減可能なデジタルアナログ変換回路及び表示装置を提供することにある。
【００１１】
【課題を解決するための手段】
上述した課題を解決するために、本発明は、第１の電圧と第２の電圧との間の電圧であって、ｎ（ｎは２以上の整数）ビットのデジタル信号に対応する電圧を出力するデジタルアナログ変換回路において、一端に前記第１の電圧が印加され、他端に前記第２の電圧が印加される直列接続される３つ以上の抵抗素子からなる抵抗アレイを有し、前記抵抗アレイ内の各抵抗素子の接続経路からそれぞれ基準電圧を出力する基準電圧出力回路と、前記デジタル信号に応じた基準電圧を選択する基準電圧選択回路と、一端に、前記第１及び第２の電圧の間の第３の電圧が印加される第１の容量素子と、一端に、前記第１及び第２の電圧の間の第４の電圧が印加される第２の容量素子と、前記抵抗アレイ内の隣接接続される第１及び第２の抵抗素子の接続経路に、前記第１の容量素子の一端を接続するか、あるいは前記第２の容量素子の一端を接続するかを切替制御する第１の切替手段と、前記抵抗アレイ内の隣接接続される第３及び第４の抵抗素子の接続経路に、前記第２の容量素子の一端を接続するか、あるいは前記第１の容量素子の一端を接続するかを切替制御する第２の切替手段と、を有する。
【００１２】
【発明の実施の形態】
以下、本発明に係るデジタルアナログ変換回路及び表示装置について、図面を参照しながら具体的に説明する。
【００１３】
図１は本発明に係る液晶表示装置の一実施形態の概略構成を示すブロック図である。図１の液晶表示装置は、信号線及び走査線が列設された画素アレイ部１と、信号線を駆動する信号線駆動回路２と、走査線を駆動する走査線駆動回路３とを備えている。これら回路は、同一の絶縁基板（以下、画素アレイ基板）上に形成されている。画素アレイ基板上の各回路は、例えばポリシリコンプロセスで形成され、画素アレイ部１内の信号線及び走査線の各交点付近には画素ＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）が形成されている。
【００１４】
信号線駆動回路２は、スタートパルスを順にシフトさせたシフトパルスを生成するシフトレジスタ４と、不図示のホストコンピュータから供給されたデジタル画素データを伝送するためのデータバス５と、シフトパルスに同期させてデジタル画素データを順次ラッチするサンプリングラッチ６と、サンプリングラッチ６のラッチ出力をまとめて同タイミングでラッチするロードラッチ７と、電圧レベルがそれぞれ異なる複数の基準電圧を出力する基準電圧出力回路８と、デジタル画素データの上位側ビット列に基づいて所望の基準電圧を選択する基準電圧選択回路９と、選択された基準電圧に基づいてデジタル画素データをＤ／Ａ変換するＤ／Ａ変換器（ＤＡＣ）１０と、Ｄ／Ａ変換されたアナログ画素信号を増幅するアンプ（ＡＭＰ）１１と、アンプ１１の出力をどの信号線に供給するかを切り替える信号線選択回路１２と、信号線駆動回路２及び走査線駆動回路３のタイミング制御を行うタイミング制御回路１３とを有する。
【００１５】
図２は基準電圧出力回路８の詳細構成を示す回路図である。より詳細には、図２の点線より右側が画素アレイ基板上に形成される基準電圧出力回路８の構成を示しており、点線より左側は画素アレイ基板とは別個の駆動回路基板上に設けられる。
【００１６】
図示のように、基準電圧出力回路８は、第１及び第２の電源端子ＲＥＦ１，ＲＥＦ２間に直列接続される複数の抵抗素子Ｒ１，Ｒ２，Ｒ３，Ｒ４からなる抵抗アレイ２１と、一端が常に３．７５Ｖの電圧に設定されるキャパシタＣ１と、一端が常に１．２５Ｖの電圧に設定されるキャパシタＣ２と、キャパシタＣ１の一端と抵抗素子Ｒ１，Ｒ２の接続ノードＮ１との間に接続されるアナログスイッチＳＷ１と、キャパシタＣ２の一端と抵抗素子Ｒ１，Ｒ２の接続ノードＮ１の間に接続されるアナログスイッチＳＷ２と、キャパシタＣ１の一端と抵抗素子Ｒ３，Ｒ４の接続ノードＮ２との間に接続されるアナログスイッチＳＷ３と、キャパシタＣ２の一端と抵抗素子Ｒ３，Ｒ４の接続ノードＮ２との間に接続されるアナログスイッチＳＷ４とを有する。抵抗素子Ｒ２，Ｒ３の接続ノードＮ５には、常に２．５Ｖの電圧ＸＶＰＲＣが印加されている。
【００１７】
抵抗アレイ２１の一端に接続される第１の電源端子ＲＥＦ１と他端に接続される第２の電源端子ＲＥＦ２の一方は５Ｖ、他方は０Ｖであり、液晶の極性反転周期に合わせて電圧レベルが交互に切り替わる。例えば、第１の電源端子ＲＥＦ１が０Ｖのときは第２の電源端子ＲＥＦ２は５Ｖになり、第１の電源端子ＲＥＦ１が５Ｖのときは第２の電源端子ＲＥＦ２は０Ｖになる。
【００１８】
アナログスイッチＳＷ１〜ＳＷ４のうち、アナログスイッチＳＷ１，ＳＷ４は同時に同方向にオン・オフし、アナログスイッチＳＷ２，ＳＷ３も同時に同方向にオン・オフする。また、アナログスイッチＳＷ１，ＳＷ４がオンのときはアナログスイッチＳＷ２，ＳＷ３はオフになり、アナログスイッチＳＷ１，ＳＷ４がオフのときはアナログスイッチＳＷ２，ＳＷ３はオンになる。
【００１９】
アナログスイッチＳＷ１〜ＳＷ４も、液晶の極性反転駆動タイミングに同期してオン・オフ制御される。
【００２０】
図３は、第１及び第２の電源端子ＲＥＦ１，ＲＥＦ２の電圧と、アナログスイッチＳＷ１〜ＳＷ４の状態と、図２のノードＮ１，Ｎ２，Ｎ３，Ｎ４の電圧との関係を示す図である。
【００２１】
以下、図３を参照しながら、本実施形態の液晶表示装置の動作を説明する。まず、時刻ｔ１〜ｔ２では、アナログスイッチＳＷ１，ＳＷ４がオンして、アナログスイッチＳＷ２，ＳＷ３がオフする。これにより、キャパシタＣ１の一端Ｎ３は抵抗素子Ｒ１，Ｒ２の接続経路の電圧Ｎ１と同じ電圧になり、キャパシタＣ２の一端Ｎ４は抵抗素子Ｒ３，Ｒ４の接続経路の電圧Ｎ２と同じ電圧になる。
【００２２】
このため、仮に、抵抗素子Ｒ１〜Ｒ４の抵抗値がすべて等しいとすると、キャパシタの一端Ｎ３は３．７５Ｖになり、キャパシタの一端Ｎ４は１．２５Ｖになる。
【００２３】
その後、時刻ｔ２〜ｔ３では、アナログスイッチＳＷ１，ＳＷ４がオフして、アナログスイッチＳＷ２，ＳＷ３がオンするが、抵抗アレイ２１の両端に印加される電圧が反転するため、キャパシタＣ１，Ｃ２の一端Ｎ３，Ｎ４の電圧はいずれも変化しない。
【００２４】
その後、時刻ｔ３〜ｔ４では、アナログスイッチＳＷ１，ＳＷ４がオンして、アナログスイッチＳＷ２，ＳＷ３がオフするが、この場合も、キャパシタＣ１，Ｃ２の一端Ｎ３，Ｎ４の電圧はいずれも変化しない。
【００２５】
同様に、時刻ｔ４〜ｔ５でも、キャパシタＣ１，Ｃ２の一端Ｎ３，Ｎ４の電圧はいずれも変化しない。
【００２６】
このように、アナログスイッチＳＷ１〜ＳＷ４のオン・オフが変化しても、キャパシタＣ１，Ｃ２の一端Ｎ３，Ｎ４の電圧は変化しない。したがって、極性反転駆動時に抵抗アレイ２１の両端電圧が反転しても、抵抗アレイ２１内の接続ノードＮ１，Ｎ２の電圧を所望の電圧に迅速に設定できる。
【００２７】
Ｄ／Ａ変換器１０の内部には、不図示の容量素子が設けられており、この容量素子は基準電圧出力回路８により充放電される。極性反転を行うたびに、基準電圧出力回路８はＤ／Ａ変換器１０の容量素子を充放電しなければならず、極性反転時に十分に電流が流せるように、基準電圧出力回路８の出力インピーダンスはできるだけ低い方が望ましい。
【００２８】
図２の基準電圧出力回路８は、キャパシタＣ１，Ｃ２により、基準電圧出力回路８内の抵抗アレイ２１の接続ノードＮ１，Ｎ２を所望の電圧に迅速に設定できるようにしている。このため、基準電圧出力回路８の出力インピーダンスを低く設定できる。
【００２９】
従来は、基準電圧出力回路８の出力インピーダンスを下げるために、抵抗アレイ２１の各抵抗素子の抵抗値を小さくしていたが、抵抗値を小さくすると、その分消費電力が増えるという問題がある。これに対して、本実施形態では、抵抗素子の抵抗値を小さくすることなく、基準電圧出力回路８の出力インピーダンスを下げることができ、消費電力の削減が図れる。
【００３０】
なお、図２では、直列接続される４つの抵抗素子により抵抗アレイ２１を形成しているが、抵抗アレイ２１を形成する抵抗素子の数には特に制限はない。例えば、抵抗素子の数を図２よりも増やした場合には、それに応じて、出力インピーダンス低減用の上述したアナログスイッチとキャパシタの数も増やす必要がある。
【００３１】
図４は、基準電圧出力回路８によるＤ／Ａ変換器１０の内部の容量素子への書き込み不足電圧差を本実施形態と従来例とで比較した図であり、白丸が本実施形態、黒丸が従来例を示している。図示のように、どの基準電圧であっても、本実施形態の書き込み不足電圧差が従来例よりも減少しており、出力インピーダンスが従来よりも小さくなったことがわかる。
【００３２】
このように、本実施形態では、基準電圧出力回路８を構成する抵抗アレイ２１の抵抗素子間の接続ノードを、極性反転時に、アナログスイッチを介してキャパシタにて迅速に所望の電圧に設定するようにしたため、抵抗アレイ２１の抵抗値を小さくすることなく、基準電圧出力回路８の出力インピーダンスを低減でき、基準電圧出力回路８の消費電力を削減できる。
【００３３】
上述した実施形態では、本発明の表示装置の一例として、液晶表示装置について説明したが、本発明は、液晶表示装置以外の平面表示装置（例えば、ＥＬ表示装置やプラズマ表示装置など）にも適用可能である。
【００３４】
【発明の効果】
以上詳細に説明したように、本発明によれば、抵抗アレイ内の第１及び第２の抵抗素子の接続経路と、第３及び第４の抵抗素子の接続経路と、の電圧を規定の電圧に迅速に設定できるようにしたため、抵抗アレイを構成する各抵抗素子の抵抗値を小さくすることなく、基準電圧出力回路の出力インピーダンスを下げることができる。したがって、消費電力を削減できる。
【図面の簡単な説明】
【図１】本発明に係る液晶表示装置の一実施形態の概略構成を示すブロック図。
【図２】基準電圧出力回路の詳細構成を示す回路図。
【図３】第１及び第２の電源端子の電圧と、アナログスイッチの状態と、図２の各ノードの電圧との関係を示す図。
【図４】基準電圧出力回路によるＤ／Ａ変換器の内部の容量素子への書き込み不足電圧差を本実施形態と従来例とで比較した図。
【図５】ガラス基板上に形成される従来のデジタルアナログ変換回路の概略構成を示す図。
【符号の説明】
１  画素アレイ部
２  信号線駆動回路
３  走査線駆動回路
４  シフトレジスタ
５  データバス
６  サンプリングラッチ
７  ロードラッチ
８  基準電圧出力回路
９  基準電圧線宅回路
１０  Ｄ／Ａ変換器
１１  アンプ
１２  信号線選択回路
１３  タイミング制御回路
【図１】
2004260557.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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