(57)【要約】【課題】占有スペースが小さく、メモリ記憶容量が改善され、安価に製造できる不揮発性メモリ回路を提供する。【解決手段】本発明のメモリ装置は、ビット・シーケンス内のデータ・ビットに対応する論理値を表すようにそれぞれ構成された、初期の第１の抵抗を有するメモリ・コンポーネントと、第２の抵抗を有し、前記ビット・シーケンス内のデータ・ビットに対応する第２の論理値を表すように構成された不良メモリ・コンポーネントと、前記不良メモリ・コンポーネントを前記ビット・シーケンスと関連付ける前記ビット・シーケンス内のエンコード・ビットを表すように構成された追加のメモリ・コンポーネントを含む。前記追加のメモリ・コンポーネントは、前記ビット・シーケンス内の各データ・ビットの論理状態が反転されているかどうかを示すエンコード・ビットを表すように構成されている。【選択図】図１
2004031904.tif 000002
【特許請求の範囲】
【請求項１】
ビット・シーケンス内のデータ・ビットに対応する論理値を表すようにそれぞれ構成された、初期の第１の抵抗を有するメモリ・コンポーネントと、
第２の抵抗を有し、前記ビット・シーケンス内のデータ・ビットに対応する第２の論理値を表すように構成された不良メモリ・コンポーネントと、
前記不良メモリ・コンポーネントを前記ビット・シーケンスと関連付ける前記ビット・シーケンス内のエンコード・ビットを表すように構成された追加メモリ・コンポーネントと、
を含むメモリ素子。
【請求項２】
前記追加メモリ・コンポーネントは、前記ビット・シーケンス内の各データ・ビットの前記論理状態が反転されているかどうかを示す１つのエンコード・ビットを表すように構成されている、請求項１に記載のメモリ素子。
【請求項３】
前記不良メモリ・コンポーネントは、反転されたビット・シーケンス内の論理０のデータ・ビットに対応する論理０を表すように構成されており、
前記反転されたビット・シーケンスは、前記ビット・シーケンス内の各データ・ビットの前記論理状態を反転させることによって構成されている、請求項１に記載のメモリ素子。
【請求項４】
１つまたは複数のプロセッサと、
ビット・シーケンス内のデータ・ビットの論理状態に対応する論理値を記憶するようにそれぞれ構成されているメモリ・セルを含むメモリ素子と、
前記１つまたは複数のプロセッサ上で実行されるように構成され、前記メモリ素子の不良メモリ・セルが前記ビット・シーケンス内のデータ・ビットに対応する第２の論理値を記憶するように構成されていることを決定するように構成されている、データ最適化アプリケーションと、
を含む電子装置。
【請求項５】
前記データ最適化アプリケーションは、前記メモリ素子のメモリ・セルに１エンコード・ビットを記憶するように構成されており、
前記エンコード・ビットは、前記ビット・シーケンスが反転されているかどうかを示すように構成されている、請求項４に記載の電子装置。
【請求項６】
前記データ最適化アプリケーションは、
論理０のデータ・ビットを前記不良メモリ・セルに記憶させるために前記ビット・シーケンス内の各データ・ビットの論理状態を反転させ、
前記ビット・シーケンス内の各データ・ビットの論理状態が反転されていることを示すエンコード・ビットをメモリ・セルに記憶するように構成されている、請求項４に記載の電子装置。
【請求項７】
前記データ最適化アプリケーションは、
前記メモリ素子の前記メモリ・セルから前記ビット・シーケンスを読み出し、前記ビット・シーケンスが反転されているかどうかを前記エンコード・ビットから決定し、
前記ビット・シーケンスが反転されていることを前記エンコード・ビットが示す場合、前記ビット・シーケンス内の各データ・ビットの論理状態を反転させるように構成されている、請求項４に記載の電子装置。
【請求項８】
メモリ素子内の不良メモリ・セルの論理状態を決定し、
前記メモリ素子のメモリ・セルにビット・シーケンスを記憶して、前記不良メモリ・セルの論理状態に対応する論理値を有する前記ビット・シーケンス内のデータ・ビットを、前記不良メモリ・セルに記憶させることを含む方法。
【請求項９】
前記ビット・シーケンス内の各データ・ビットの論理状態を反転させて、前記不良メモリ・セルに記憶された前記データ・ビットを前記不良メモリ・セルの論理状態に対応させ、
前記ビット・シーケンス内の各データ・ビットの論理状態が反転されていることを示すエンコード・ビットを記憶することをさらに含む請求項８に記載の方法。
【請求項１０】
前記メモリ素子の前記メモリ・セルから前記ビット・シーケンスを読み出し、
前記ビット・シーケンス内の各データ・ビットの論理状態が反転されているかどうかを前記エンコード・ビットから決定し、
前記ビット・シーケンス内の各データ・ビットの論理状態が反転されていることを前記エンコード・ビットが示す場合、前記ビット・シーケンス内の各データ・ビットの論理状態を反転させることをさらに含む、請求項８に記載の方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、メモリ素子に関する。
【０００２】
【従来の技術】
従来の読み出し専用メモリ（ＲＯＭ）回路は、プログラム命令及びデータを永久的に記憶する専用の集積回路として実現されている。例えば、コンピュータ・システムを操作する専用の命令を持つＲＯＭ回路を製造することができる。
【０００３】
一般に、ＲＯＭ回路は半導体上のメモリ・セルのアレイからなり、各メモリ・セルは、トランジスタ作成時の半導体の注入の仕方によって論理値「１」または論理値「０」を示すように製造されたトランジスタを有する。データはメモリ・セルによって永久的に記憶され、このデータは、後で電気的に消去したり変更したりすることができない。それぞれのトランジスタは、２つの所定の論理値の一方を有するように形成することができる。
【０００４】
プログラマブルＲＯＭ（ＰＲＯＭ）回路は、半導体チップの製造後にプログラムすることができるプログラム可能なメモリ・コンポーネントを有するメモリ・セルを用いて設計されている。ＰＲＯＭ素子のメモリ・セルは、命令がチップに焼き込まれるときにデータ（例えば、論理１または論理０）によってプログラムされる。これは、製造工程の終り近くまたは製造工程後にしきい値電圧レベルを定義するコンタクトを形成することにより達成される。ＰＲＯＭ素子がプログラムされると、データを電気的に変更できないという点で従来のＲＯＭチップと同様にデバイスを実現することができる。
【０００５】
半導体メモリ素子は、一般に余分なメモリ・セルの行及び列を有するように製造され、これらは修復不可能な不良メモリ・セルを有する行／列を置き換えるために使用される。１つの不良メモリ・セルがあると、不良でない数千個のメモリ・セルが使用できなくなる。さらに、メモリ素子がその設計上の容量を得られるように不良メモリ・セルを考慮するため、メモリ・セルの余分な行と列によって製造経費が高くなる。メモリ素子において、冗長な行及び列と置き換え可能なメモリ・セル数よりも不良メモリ・セルが多いと、メモリ素子全体が意図した用途に使用できなくなる。
【０００６】
【発明が解決しようとする課題】
半導体デバイスの製造コストを削減しかつ集積回路ベースの電子デバイスをより小型に設計するために、占有スペースが小さく、メモリ記憶容量が改善され、安価に製造できる不揮発性メモリ回路が必要とされている。
【０００７】
【課題を解決するための手段】
本発明のメモリ素子は、ビット・シーケンス内のデータ・ビットに対応する論理値を表すメモリ・コンポーネントを含む。メモリ素子内の不良メモリ・コンポーネントは、ビット・シーケンス内のデータ・ビットを表す。メモリ素子内の追加のメモリ・コンポーネントはビット・シーケンスのエンコード・ビットを表し、エンコード・ビットはそのビット・シーケンスが反転されているかどうかを示す。
【０００８】
【発明の実施の形態】
以下では、１つまたは複数の不良メモリ・セルを持つメモリ素子にデータを記憶し、そのメモリ素子からデータを取り出すためのデータ最適化技術について説明する。不良メモリ・セルを利用してビット・シーケンスのデータ・ビットを記憶できるようにすることで、メモリ素子の電子デバイス内で占めるスペースが小さくなる。これは、より少数の冗長な行及び／または列のメモリ・セルを持つように、あるいは冗長な行及び列のメモリ・セルなしでメモリ素子を製造できるためである。さらに、メモリ素子の製造費用も低下する。メモリ素子をより安価かつ小型にすることで、集積回路ベースの電子デバイスの設計柔軟性が向上する。
【０００９】
メモリ素子は、あるビット・シーケンス内のデータ・ビットに対応する論理値を表すメモリ・コンポーネントを含む。メモリ素子内の不良メモリ・コンポーネントは、ビット・シーケンス内のデータ・ビットを表す。メモリ素子内の追加のメモリ・コンポーネントはビット・シーケンスのエンコード・ビットを表し、エンコード・ビットはそのビット・シーケンスが反転されているかどうかを示す。
【００１０】
一実施形態では、追加のメモリ・コンポーネントは、ビット・シーケンス内の各データ・ビットの論理状態が反転されていることを示す論理１のエンコード・ビットを表す。または、追加のメモリ・コンポーネントは、ビット・シーケンス内の各データ・ビットの論理状態が反転されていないことを示す論理０のエンコード・ビットを表す。
【００１１】
データ最適化の一実施形態では、ビット・シーケンスはメモリ・コンポーネントによって表され、１つまたは複数の論理０のデータ・ビットを有するビット・シーケンスに対しては、１つまたは複数のメモリ・コンポーネントがビット・シーケンス内の論理０のデータ・ビットを表すようにプログラムされる。プログラムされると、メモリ・コンポーネントは、例えば初期の高抵抗の第１の抵抗値から、論理０を表す低抵抗の第２の抵抗値に変換される。不良メモリ・コンポーネントはビット・シーケンス内の論理０のデータ・ビットを表し、エンコード・ビットはそのビット・シーケンスが反転されていないことを示す。
【００１２】
反転データ最適化（ｉｎｖｅｒｔｅｄ　ｄａｔａ　ｏｐｔｉｍｉｚａｔｉｏｎ）の一実施形態では、ビット・シーケンス内の各データ・ビットの論理状態が反転されて、反転されたビット・シーケンスを形成する。不良メモリ・コンポーネントは反転されたビット・シーケンスにおいて論理０のデータ・ビットを表し、エンコード・ビットはそのビット・シーケンスが反転されていることを示す。反転されたビット・シーケンスが１つまたは複数の論理の０データ・ビットを有する場合、１つまたは複数のメモリ・コンポーネントは、反転されたビット・シーケンスにおいて論理０のデータ・ビットを表すようにプログラムされる。
【００１３】
本明細書ではメモリ素子の様々な例について一般的に言及する。特定の例では特別なメモリ・コンポーネントを実装するメモリ素子について言及することもあるが、そのような例は本発明の範囲を制限するものではなく、本明細書で述べるデータ最適化技術に対する特定の理解を与えることを目的としている。さらに、説明するメモリ・コンポーネントは例示であり、データ最適化技術の応用を限定するものではないことを理解されたい。従って、本明細書で説明するデータ最適化技術を実現するために、本明細書で説明したコンポーネントと異なるコンポーネント及び／またはその他のコンポーネントを有する他のメモリ素子を使用することができる。
【００１４】
メモリ素子の実施例
図１は、抵抗コンポーネントを用いて実現された予めプログラムされたメモリ・セルのアレイを含む例示的な不揮発性メモリ素子１００の一部分を示す。個々のメモリ・セル１０２は、行の導電材料１０６（１）と列の導電材料１０８（１）の間に接続された抵抗メモリ・コンポーネント１０４を有する。
【００１５】
複数のメモリ・セル（すなわち、導電性トレース間に接続された抵抗コンポーネント）がｘ方向１１０に延びる行とｙ方向１１２に延びる列に配列されている。説明を簡単にするために、メモリ素子１００のうちの一部のメモリ・セルのみを示す。実際には、メモリ素子１００は、多数のメモリ・セル・アレイ及び／または垂直に積み重ねられた複数層のメモリ・セル・アレイを有するＲＯＭ（読み出し専用メモリ）素子として実現することができる。さらに、行の導電材料１０６と列の導電材料１０８は、図１に示すように互いに垂直に製造される必要はない。当業者は、メモリ素子１００を製造するために実施可能な様々な製造技術及び半導体設計レイアウトを理解されよう。
【００１６】
行の導電材料１０６は、メモリ・セル・アレイ内でｘ方向１１０に延びるワード線として機能するトレースである。列の導電材料１０８は、メモリ・セルのアレイ内でｙ方向１１２に延びるビット線として機能するトレースである。例えば、アレイの各行に１つのワード線があり、アレイの各列に１つのビット線がある。各メモリ・セルは対応するワード線及びビット線の交点にあり、１つのメモリ・セルは論理１または論理０と解釈される情報ビットを表す。
【００１７】
導電性トレース間に接続されている任意の１つの抵抗メモリ・コンポーネント１０４の抵抗値は、論理ビット値１になる比較的高い値（例えば、１０メガオーム）か、または論理ビット値０になる比較的低い値（例えば、１００キロオーム）となるように設計することができる。比較的高抵抗のメモリ・コンポーネントを論理１と関係付け、比較的低抵抗のメモリ・コンポーネントを論理０と関係付けることは、実装設計の選択事項である。従って、比較的高抵抗のメモリ・コンポーネントを論理０として定義し、比較的低抵抗のメモリ・コンポーネントを論理１として定義することもできる。
【００１８】
選択されたメモリ・セルの抵抗値は、そのメモリ・セルに電圧を印加してメモリ・セル内のメモリ・コンポーネントに流れる電流を測定することによって決定でき、また検出することができる。抵抗値はセンス電流に比例する。メモリ・セル内のメモリ・コンポーネントの抵抗値を決定する読み出し操作の間、行デコーダ（図示せず）は、ワード線１０６（２）をアース１１４に接続することによってそのワード線を選択する。列デコーダ（図示せず）は、センス・アンプ１１６に接続されたビット線１０８（２）を選択し、センス・アンプ１１６は正電圧＋Ｖをビット線１０８（２）に印加する。センス・アンプ１１６は、メモリ・セル・アレイ内で選択されたメモリ・セル内の抵抗メモリ・コンポーネントの様々な抵抗値を検出する。センス・アンプ１１６は、差動センス・アンプ、アナログ・センス・アンプまたはディジタル・センス・アンプを含むセンス・アンプによって実現することができる。
【００１９】
他の選択されていないワード線（すなわち、行１０６）はすべて、正電圧＋Ｖと等しい定電圧源＋ＶＷＬに接続される。さらに、他の選択されていないビット線（すなわち、列１０８）はすべて、やはり正電圧＋Ｖと等しい定電圧源＋ＶＢＬに接続されている。定電圧源＋ＶＷＬ及び＋ＶＢＬを外部回路から供給して、等電位を印加し電流損失を防ぐことができる。当業者は、電圧源＋ＶＷＬ及び＋ＶＢＬが等電位でなくてもよいこと、また任意の数の回路実施形態を用いて電流損失を防ぐことができることを理解されよう。
【００２０】
選択されたワード線とビット線及び選択されていないワード線とビット線に等しい電位を印加すると、寄生電流が減少する。例えば、抵抗メモリ・コンポーネント１２０の抵抗値を決定するとき、抵抗メモリ・コンポーネント１２０に信号電流１１８が流れる。行１０６（３）に印加される等電位＋ＶＷＬが選択電圧＋Ｖよりも低い場合は、抵抗メモリ・コンポーネント１２４に望ましくない寄生電流１２２が流れる。
【００２１】
図２は、予めプログラムされたメモリ・セルを含む例示的な不揮発性メモリ素子２００の一部分を示す。メモリ・アレイ２００において、個々のメモリ・セル２０２は、制御要素２０８と直列に接続された抵抗器２０６によって実現されたメモリ・コンポーネント２０４を有する。メモリ・コンポーネント２０４は、行の導電材料２１０（１）と列の導電材料２１２（１）の間に接続される。メモリ・コンポーネント２０４内の制御要素２０８は、メモリ・セル・アレイ内の特定のメモリ・セルを選択可能とするように機能する。制御要素２０８は、線形または非線形抵抗器、トンネル接合酸化物、トンネル接合ダイオード、トンネル・ダイオード、ショットキー、ＰＮまたはＰＩＮ半導体ダイオードなどで実現することができる。
【００２２】
複数のメモリ・セル（すなわち、導電性トレース間に接続されたメモリ・コンポーネント）がｘ方向２１４に延びる行とｙ方向２１６に延びる列に配列されている。説明を簡単にするために、メモリ素子２００のうちの一部のメモリ・セルのみを示す。実際には、メモリ素子２００は、多数のメモリ・セル・アレイ及び／または垂直に積み重ねられた複数層のメモリ・セル・アレイを有するＲＯＭ素子または論理素子として実現することができる。さらに、行の導電材料２１０と列の導電材料２１２は、図２に示すように互いに垂直に製造される必要はない。当業者は、メモリ素子２００を製造するために実施可能な様々な製造技術及び半導体設計レイアウトを理解されよう。
【００２３】
行の導電材料２１０は、メモリ・セル・アレイ内でｘ方向２１４に延びるワード線として機能するトレースである。列の導電材料２１２は、メモリ・セル・アレイ内でｙ方向２１６に延びるビット線して機能するトレースである。例えば、アレイの各行に１つのワード線があり、アレイの各列に１つのビット線がある。各メモリ・セルは対応するワード線とビット線の交点にあり、１つのメモリ・セルは論理１または論理０と解釈される情報ビットを記憶する。
【００２４】
前述のように、導電性トレース間に接続された任意の１つのメモリ・コンポーネント（すなわち、制御要素と直列に接続された抵抗器）の抵抗値は、論理ビット値１になる比較的高い値（例えば、１０メガオーム）または論理ビット値０になる比較的低い値（例えば、１００キロオーム）となるように設計することができる。比較的高抵抗のメモリ・コンポーネントを論理１と関係付け、比較的低抵抗のメモリ・コンポーネントを論理０と関係付けることは、実装設計の選択事項であり、また関係付けを逆にすることもできる。
【００２５】
選択されたメモリ・セルの抵抗値は、そのメモリ・セルに電圧を印加してメモリ・セル内のメモリ・コンポーネントに流れる電流を測定することによって決定することができる。例えば、メモリ・コンポーネント２１８の抵抗値を決定するときは、ワード線２１０（２）をアース２２０に接続し、ビット線２１２（２）をセンス・アンプ２２２に接続し、センス・アンプ２２２は正電圧＋Ｖをビット線２１２（２）に印加する。センス・アンプ２２２は、メモリ・コンポーネント２１８に流れる信号電流２２４に比例するメモリ・コンポーネント２１８の抵抗値を検出する。
【００２６】
図３は、プログラム可能な追記型（ｗｒｉｔｅ−ｏｎｃｅ）メモリ・セルのアレイを含む例示的な不揮発性メモリ素子３００の一部分を示す。メモリ・アレイ３００において、個々のメモリ・セル３０２は、ダイオード３０８と直列に接続されたアンチ・ヒューズ素子３０６によって実現されたメモリ・コンポーネント３０４を有する。メモリ・コンポーネント３０４は、行の導電材料３１０（１）と列の導電材料３１２（１）の間に接続される。
【００２７】
アンチ・ヒューズ素子３０６は、１回だけプログラム可能なトンネル接合素子である。アンチ・ヒューズ素子のトンネル接合は、アンチ・ヒューズ素子の両端に所定の比較的高い電位が印加されたとき電子が「トンネル」する薄い酸化物接合である。印加された電位によって酸化物接合が破壊されて、低抵抗値を有する短絡を作る電気接続が起こる。アンチ・ヒューズ素子３０６は、任意の数の利用可能なコンポーネント及びＬｅＣｏｍｂｅｒ、シリサイド、トンネル接合、酸化物破断（Ｏｘｉｄｅ　Ｒｕｐｔｕｒｅ）、その他の類似のヒューズ要素等のあらゆる種類のヒューズまたはアンチ・ヒューズによって実現することができる。図示していないが、メモリ・コンポーネント３０４において、ダイオード３０８は、線形または非線形抵抗器、トンネル接合酸化物、トンネル接合ダイオード、トンネル・ダイオード、ショットキー、ＰＮまたはＰＩＮ半導体ダイオードなどによって実現される制御要素と置き換えることができる。
【００２８】
メモリ素子３００の各メモリ・セルはアンチ・ヒューズ素子を用いて製造することができ、このアンチ・ヒューズ素子は、特定のメモリ・セルを読み取るためにアンチ・ヒューズ素子の両端に比較的低い電圧を印加したときに高い抵抗値を示す。選択されたメモリ・セルは、アンチ・ヒューズ素子の両端に比較的高い電位を印加して素子内のトンネル接合を溶融させることによってプログラムすることができる。アンチ・ヒューズ素子がプログラムされると、アンチ・ヒューズは、特定のメモリ・セルの両端に比較的低い電圧が印加されたときに低い抵抗値を示す。アンチ・ヒューズ素子は、メモリ素子３００をプログラム可能な論理素子として実現できるプログラム可能なスイッチとして利用することができる。アンチ・ヒューズ素子は、論理要素と相互接続配線の両方として利用することができる。従来のスイッチング要素と異なり、アンチ・ヒューズ素子はプログラムされるときわめて低い抵抗を有するように最適化することができ、これにより高速の相互接続とより低い電力レベルが可能となる。
【００２９】
複数のメモリ・セル（すなわち、導電性トレース間に接続されたメモリ・コンポーネント）は、ｘ方向３１４に延びる行とｙ方向３１６に延びる列に配列されている。説明を簡単にするために、メモリ素子３００のうちの一部のメモリ・セルだけを示す。実際には、メモリ素子３００は、一度だけプログラム可能なゲート・アレイ等のＲＯＭ素子または論理素子として実現することができる。そのようなゲート・アレイの機能は、製造後にプログラム可能な集積回路であるＦＰＧＡ（フィールド・プログラム可能ゲート・アレイ）の機能と類似している。さらに、行の導電材料３１０と列の導電材料３１２は、互いに垂直になるように製造される必要はない。当業者は、メモリ素子３００を製造するために実施可能な様々な製造技術及び半導体設計レイアウトを理解されよう。
【００３０】
行の導電材料３１０は、メモリ・セルのアレイ内でｘ方向３１４に延びるワード線として機能するトレースである。列の導電材料３１２は、メモリ・セルのアレイ内でｙ方向３１６に延びるビット線して機能するトレースである。例えば、アレイの各行に１つのワード線があり、アレイの各列に１つのビット線がある。各メモリ・セルは対応するワード線とビット線の交点にあり、１つのメモリ・セルは論理１または論理０と解釈される情報ビットを記憶する。
【００３１】
導電性トレース間に接続された任意の１つのメモリ・コンポーネント（すなわち、ダイオードと直列に接続されたアンチ・ヒューズ素子）の抵抗値は、作成されたとき論理ビット値１になる高い抵抗値である。アンチ・ヒューズ素子のトンネル接合に高電位が印加されたとき、メモリ・コンポーネントの抵抗値は低い抵抗値であり、これにより電気接続が論理ビット値０になる。前述のように、比較的高抵抗のメモリ・コンポーネントを論理１と関係付け、比較的低抵抗のメモリ・コンポーネントを論理０と関係付けることは、実装設計の選択事項であり、また関連付けを逆にすることもできる。
【００３２】
選択されたメモリ・セルの抵抗値は、そのメモリ・セルに電圧を印加してメモリ・セル内のメモリ・コンポーネントに流れる電流を測定することによって決定することができる。例えば、メモリ・コンポーネント３１８の抵抗値を決定するときは、ワード線３１０（２）をアース３２０に接続し、ビット線３１２（２）をセンス・アンプ３２２に接続し、センス・アンプ３２２は正電圧＋Ｖをビット線３１２（２）に印加する。センス・アンプ３２２はメモリ・コンポーネント３１８に流れる信号電流３２４に比例するメモリ・コンポーネント３１８の抵抗値を検出する。
【００３３】
データ最適化の例
例えばメモリ素子１００、２００及び３００のいずれか１つのメモリ素子が製造されたとき、メモリ素子内の１つまたは複数のメモリ・セルが不良である可能性がある。本明細書に示す不揮発性メモリ素子は、列の導電材料、行の導電材料、及び行の導電材料と列の導電材料の間にそれぞれ接続されたメモリ・コンポーネントを有する半導体素子として製造することができる。
【００３４】
半導体メモリ素子の第１の層は基板層上に形成される。この基板層は、メモリ素子の支持構造である半導体材料の任意の構造でよい。列の導電材料と行の導電材料は、銅やアルミニウムなどの導電性材料、合金または不純物添加シリコンによって製造することができる。メモリ・コンポーネントは、図１に示したような抵抗メモリ・コンポーネント１０４を形成する酸化物、図２に示したような制御要素２０８と直列の抵抗メモリ・コンポーネント２０６、または図３に示したような制御要素３０８と直列のアンチヒューズ接合素子３０６などの電気抵抗材料によって実現することができる。当業者は、メモリ素子とメモリ・コンポーネントを製造するために材料及び設計を様々に組み合わせてが利用できることを理解されよう。
【００３５】
メモリ素子３００内のメモリ・セルのアンチ・ヒューズ素子３０６（図３）は、製造時には高い抵抗を有し、その後必要に応じて低抵抗を有するようにプログラムされる。しかしながら、製造不良及び抵抗材料のむらにより、プログラム（例えば、製造中、アンチ・ヒューズ素子のトンネル接合が短絡されるかまたは溶融される）される前に、１つまたは複数のメモリ・コンポーネント３０４が低い抵抗値のアンチ・ヒューズ素子３０６を有している場合がある。そのような不良メモリ・セルは、ほとんど抵抗がないかまたは全く抵抗がないため論理０と関係付けられることになり、データ・ビットをメモリ・セルに記憶させるときに、論理１と関係付けられる高抵抗状態へと製造後に変化させることができない。
【００３６】
図４Ａは、製造された高抵抗のプログラム可能なメモリ・コンポーネント４０４をそれぞれ有するメモリ・セル４０２のアレイを含むメモリ素子４００の一部分の例を示す。例示のため、メモリ・コンポーネント４０４はそれぞれ、高抵抗のメモリ・コンポーネントであることを表すオープンな導体として示されている。メモリ・コンポーネントはビット・シーケンス内のデータ・ビットを表すように実装することができ、あるいはビット・シーケンス内のデータ・ビットに対応するように変換し、マッピングし、構成しかつ／またはプログラムすることができる。
【００３７】
メモリ・コンポーネント４０４（及び本明細書で説明した他のメモリ・コンポーネントの例）は、図３に示したようなダイオード３０８と直列のアンチ・ヒューズ素子３０６によって実現された例示的なメモリ・コンポーネント３０４等の、任意のプログラム可能追記型メモリ・コンポーネントを用いて実現することができる。代替として、メモリ・コンポーネントは、メモリ素子のメモリ・セルを作成するために利用可能な材料や設計の多種の組み合わせの１つを用いて実現することができる。
【００３８】
図４Ｂは、８ビットのシーケンス４０６を記憶するようにプログラムされたメモリ・セル４０２のアレイを含むメモリ素子４００の例の一部分を示す。８ビット・シーケンス４０６内の各データ・ビット４０８は、それぞれのメモリ・セル４０２に対応して示されている。８ビット・シーケンス４０６は「０００１０１１１」であり、メモリ・コンポーネント４０４（１）、４０４（２）、４０４（３）及び４０４（５）が、論理０のデータ・ビット４０８（１）、４０８（２）、４０８（３）及び４０８（５）に対応する低い抵抗値を持つようにプログラムされている。例示のため、メモリ・コンポーネント４０４（１）、４０４（２）、４０４（３）及び４０４（５）はそれぞれ、低抵抗のメモリ・コンポーネントであることを表すために短絡された導体として示されている。
【００３９】
図５Ａは、プログラム可能な追記型メモリ・コンポーネント５０４をそれぞれ有するメモリ・セル５０２のアレイを含むメモリ素子５００の一部分の例を示す。メモリ・コンポーネント５０４は高い抵抗を持つように製造され、良品のメモリ・コンポーネント５０４（１〜４）及び５０４（６〜８）はそれぞれ、高抵抗のメモリ・コンポーネントであることを表すためにオープンな導体として示されている。メモリ・コンポーネント５０４（５）は不良であり、低抵抗のメモリ・コンポーネントであることを表すために短絡した導体として示されている。
【００４０】
図５Ｂは、８ビット・シーケンス５０６を記憶するようにプログラムされたメモリ・セル５０２のアレイを含むメモリ素子５００の例の一部分であり、反転された８ビット・シーケンス５１０内の各データ・ビット５０８がそれぞれのメモリ・セル５０２に対応して示されている。８ビット・シーケンス５０６は「０００１１１１１」であり、メモリ・コンポーネント５０４は、不良メモリ・セルを利用してデータ・ビットを記憶する反転データ最適化技術の実施形態を示すようにプログラムされる。メモリ・コンポーネント５０４（５）は製造不良のために低抵抗のメモリ・コンポーネントであるので、メモリ・コンポーネント５０４（５）はデータ・ビット５０８（５）の論理１の状態を記憶することができない。従って、８ビット・シーケンス５０６の各データ・ビットの論理状態が反転されて反転ビット・シーケンス５１０「１１１０００００」にされ、メモリ・コンポーネント５０４はこれに応じてデータ・ビットを記憶するようにプログラムされる。
【００４１】
例えば、メモリ・コンポーネント５０４（４）、５０４（６）、５０４（７）及び５０４（８）は、論理０データ・ビット５０８（４）、５０８（６）、５０８（７）及び５０８（８）に対応する低抵抗にプログラムされる。メモリ・コンポーネント５０４（５）は低抵抗のメモリ・コンポーネントなので、論理０のデータ・ビット５０８（５）を表す。
【００４２】
本明細書に示す反転データ最適化技術は、メモリ・セル５０２に対応しかつメモリ・コンポーネント５０４に記憶されたデータが反転されているかどうかを示すエンコード・ビット５１４として追加メモリ・コンポーネント５１２を利用する。この例では、８ビット・シーケンス５０６の各データ・ビット５０８がメモリ・セル５０２のアレイでは反転されていることを示す論理１として、エンコード・ビット５１４が記憶されている。当業者は、反転されたビットを示すためにエンコード・ビットを論理１とすることが単に設計上の問題であり、ビット・シーケンス内の各データ・ビットがメモリ・セル・アレイでは反転されていることを示すために、エンコード・ビットを論理０として記憶できることを理解されよう。
【００４３】
図５Ｃは、８ビット・シーケンス５１６を記憶するようにプログラムされたメモリ・セル５０２のアレイを含むメモリ素子５００の例の一部分を示し、８ビット・シーケンス５１６の各データ・ビット５１８が、それぞれのメモリ・セル５０２に対応して示されている。８ビット・シーケンス５１６は「０００１０１１１」であり、メモリ・コンポーネント５０４（１）、５０４（２）及び５０４（３）は、論理０データ・ビット５１８（１）、５１８（２）及び５１８（３）に対応する低抵抗を有するようにプログラムされる。メモリ・コンポーネント５０４（５）は製造不良のために低抵抗のメモリ・コンポーネントであるので、メモリ・コンポーネント５０４（５）は論理０データ・ビット５１８（５）を表す。この例のエンコード・ビット５１４は、メモリ・セル５０２のアレイにおいて８ビット・シーケンス５１６の各データ・ビット５１８が反転されていないことを示すために、論理０として記憶される。
【００４４】
本明細書に示す例は、８ビット・シーケンスのデータ・ビットを記憶するようにプログラムされたメモリ・セルのアレイを示しているが、当業者は、このデータ最適化技術を実施して２ビット・シーケンス、１６ビット・シーケンス、３２ビット・シーケンスなどの任意数のデータ・ビット・シーケンスを記憶できることを理解されよう。さらに、ビット・シーケンス内のデータ・ビットの論理状態が反転されているかどうかを示すために、２つ以上のエンコード・ビットを実装できることを理解されたい。本明細書に示したように、ビット・シーケンスは、コンピュータ実行可能命令などの任意の形の電子データを表すことができる。さらに、論理１や論理０以外の任意の論理値としてエンコード・ビットを実装することもできる。また、図５Ｂと図５Ｃに示したようにビット・シーケンスの前にエンコード・ビットを配置するほか、ビット・シーケンス内やビット・シーケンスの後ろにエンコード・ビットを配置することもできる。
【００４５】
メモリ素子応用環境の例
図６は、本明細書に示したデータ最適化技術を実現するために利用可能な例示的な計算装置６００の様々な構成要素を示す。計算処理装置６００はメモリ素子応用環境の１つに過ぎず、当業者はメモリ素子を有する任意の数の計算処理型装置を利用してデータ最適化技術を実現できることを理解されよう。例えば、計算処理型装置は多機能装置を含む。多機能装置とは、名前が示す通り、印刷媒体あるいは電子メールや電子ファックスなどの電子媒体によって、画像捕捉と文字認識、ファックス送受信、印刷媒体の操作及び／またはデータ通信を含む、印刷、複写、走査に関連する複数の機能のための装置であるが、これらに限定されない。
【００４６】
計算処理型装置は、パーソナル・コンピュータ、サーバ・コンピュータ、クライアント装置、マイクロプロセッサ使用システム、セットトップ・ボックス、プログラム可能な民生用電子装置、ネットワークＰＣ、ミニコンピュータ、ならびに携帯情報端末（ＰＤＡ）、ポータブル計算処理装置及び類似のモバイル計算処理装置などの手持ち式ポータブル装置を含むが、これらに限定されない。
【００４７】
計算処理装置６００は、１つまたは複数のプロセッサ６０２、データ入出力用の入出力インタフェース６０４及びユーザ入力装置６０６を含む。プロセッサ６０２は計算処理装置６００の動作を制御する様々な命令を処理し、入出力インタフェース６０４は計算処理装置６００が他の電子装置及び計算処理装置と通信する機構を提供する。ユーザ入力装置６０６は、計算処理装置６００と対話し情報を入力するキーボード、マウス、ポインティング・デバイス及び／または他の機構を含むことができる。
【００４８】
入出力インタフェース６０４は、シリアル・インタフェース、パラレル・インタフェース及び／またはネットワーク・インタフェースを含むことができる。ネットワーク・インタフェースは、共通のデータ通信ネットワークに結合された装置が計算処理装置６００と情報を通信することを可能にする。同様に、シリアル及び／またはパラレル・インタフェースなどの通信インタフェース、ＵＳＢインタフェース、イーサネット・インタフェース及び／または類似の通信インタフェースの任意の組合せが、計算処理装置６００と別の電子装置または計算装置との間に直接のデータ通信経路を提供する。
【００４９】
計算処理装置６００は、メモリ素子６０８（ＲＯＭ素子やＭＲＡＭ素子など）、ディスク・ドライブ６１０、フレキシブル・ディスク・ドライブ６１２及びＣＤ−ＲＯＭ及び／またはＤＶＤドライブ６１４を含み、これらはすべて計算処理装置６００にデータ記憶機構を提供する。メモリ素子６０８は、メモリ素子１００（図１）、２００（図２）及び３００（図３）のいずれかを使用して実現することができる。当業者は、任意の数及び組み合わせのメモリ及び記憶装置を計算処理装置６００と接続することができ、計算処理装置６００内に実装できることを理解されよう。図示していないが、システム・バスは、一般に計算処理装置６００内で様々な構成要素を接続する。
【００５０】
計算処理装置６００は、アプリケーション・コンポーネント６１６を含み、また装置制御パネル上の多機能装置ディスプレイや、携帯情報端末（ＰＤＡ）、携帯用計算処理装置及び類似のモバイル計算処理装置などのための一体型表示装置６１８を含むことができる。アプリケーション・コンポーネント６１６は、ソフトウェア・アプリケーションまたはコンポーネントがプロセッサ６０２上で稼働または実行できる実行時環境を提供する。アプリケーション・コンポーネント６１６は、本明細書に示したデータ最適化技術と反転データ最適化技術を実施するデータ最適化アプリケーションとして実施することができる。
【００５１】
印刷、複写、走査等を行う装置のような計算処理装置６００の多機能の実施形態の場合、装置６００は、印刷ジョブに対応する印刷データに従って液体インクやトナーなどの画像化媒体を印刷媒体に選択的に付着させる印刷装置を含むことができる。さらに、装置６００は、写真や文字印刷ページなどの走査画像を表す機械可読画像データ信号を生成する光学スキャナとして実現することができる走査ユニットを含むことができる。走査ユニットによって生成された画像データ信号を使用して、表示装置あるいは印刷装置によって走査画像を再現することができる。
【００５２】
データ最適化方法
図７は、不良メモリ・セルを有するメモリ素子にデータ最適化技術を用いてデータ・ビットを記憶する方法７００を示す。この方法を示す順序は限定と解釈されるべきではなく、データ最適化の方法を実施するために方法ブロックを任意の順序で組み合わせることがきる。本方法は、任意の適切なハードウェア、ソフトウェア、ファームウェアまたはその組合せで実現することができる。
【００５３】
ブロック７０２で、メモリ・セル・アレイ内の不良メモリ・セルの論理状態を決定する。例えば、不良メモリ・セル５０２（５）は、低抵抗メモリ・コンポーネントを表す短絡された導体として示された低抵抗メモリ・コンポーネント５０４（５）（図５を参照）を有する。論理ゼロ状態になるように低抵抗メモリ・コンポーネントを実施することができる。計算処理装置や印刷装置などの電子装置で実施されるデータ最適化アプリケーション６１６（図６）によって、不良メモリ・セルを決定することができる。データ最適化アプリケーション６１６は、メモリ素子内の不良メモリの位置を示す特定のメモリ素子の不良メモリ・セル・マップを読み取ることができる。代替あるいは追加として、データ最適化アプリケーション６１６は、ビット・シーケンスを記憶する前にメモリ素子内のプログラムされていないメモリ・コンポーネントのアレイを読み取って、１つまたは複数のメモリ・コンポーネントに不良があるかどうかを決定することができる。
【００５４】
ブロック７０４で、ビット・シーケンス内のデータ・ビットの論理値が、不良メモリ・セルの論理状態に対応しているかどうかが決定される。例えば、データ最適化アプリケーション６１６は、ビット・シーケンス５０６内のデータ・ビットの論理値が不良メモリ・セル５０２（５）（図５Ｂ）の論理状態に対応しているかどうかを決定する。この例では、データ・シーケンス５０６は「０００１１１１１」であり、左から５番めのデータ・ビットは不良メモリ・コンポーネント５０４（５）の論理ゼロ状態に対応しない論理１のデータ・ビットである。同様に、データ最適化アプリケーション６１６は、ビット・シーケンス５１６内のデータ・ビットの論理値が、不良メモリ・セル５０２（５）（図５Ｃ）の論理状態に対応しているかどうかを決定する。この例では、データ・シーケンス５１６は「０００１０１１１」であり、左から５番めのデータ・ビットは不良メモリ・コンポーネント５０４（５）の論理ゼロ状態に対応する論理０のデータ・ビットである。
【００５５】
不良メモリ・セルと関連したデータ・ビットの論理値が不良メモリ・セルの論理状態に対応する場合（すなわち、ブロック７０４で「Ｙｅｓ」の場合）は、ブロック７０６で、ビット・シーケンス内の論理０データ・ビットと関連したメモリ素子のメモリ・セルが論理０データを表すようにプログラムされる。例えば、メモリ・コンポーネント５０４（１）、５０４（２）及び５０４（３）は、ビット・シーケンス５１６（図５Ｃ）の論理０のデータ・ビット５１８（１）、５１８（２）及び５１８（３）に対応する低抵抗を有するようにプログラムされる。メモリ・コンポーネント５０４（５）が低い抵抗値を有するので、不良メモリ・コンポーネント５０４（５）は論理０データ・ビット５１８（５）を表す。このように、ビット・シーケンス５１６はメモリ素子５００のメモリ・セル５０２に記憶され、ビット・シーケンス５１６における論理０のデータ・ビット５１８（５）は不良メモリ・セル５０２（５）の論理状態に対応している。
【００５６】
ブロック７０８で、ビット・シーケンスが反転されていないことを示すために、そのビット・シーケンスと関連したエンコード・ビットが記憶される。例えば、図５Ｃにおいて、メモリ・セル５１２内のメモリ・コンポーネント５１４は論理０のエンコード・ビット（例えば、低抵抗メモリ・コンポーネント）を表すが、これは、メモリ・コンポーネント５０４によって表されているように、ビット・シーケンス５１６内の各データ・ビット５１８の論理状態が反転されていないことを示す。
【００５７】
不良メモリ・セルと関連したデータ・ビットの論理値が不良メモリ・セルの論理状態に対応していない場合（すなわち、ブロック７０４で「ＮＯ」の場合）は、ブロック７１０で、ビット・シーケンス内の各データ・ビットの論理状態が反転される。例えば、ビット・シーケンス５０６の各データ・ビットの論理状態は「０００１１１１１」であるが、これが反転されて反転ビット・シーケンス５１０「１１１００００」になる（図５Ｂ）。この例では、左から５番めのデータ・ビットは、不良メモリ・コンポーネント５０４（５）の論理ゼロ状態に対応する論理０のデータ・ビットに反転されている。
【００５８】
ブロック７１２で、反転されたビット・シーケンス内の論理０のデータ・ビットと関連付けられたメモリ素子のメモリ・セルが、論理０のデータ・ビットを表すようにプログラムされる。例えば、メモリ・コンポーネント５０４（４）、５０４（６）、５０４（７）及び５０４（８）は、論理０のデータ・ビット５０８（４）、５０８（６）、５０８（７）及び５０８（８）に対応する低抵抗を有するようにプログラムされる（図５Ｂ）。メモリ・コンポーネント５０４（５）は低い抵抗値を有するので、不良メモリ・コンポーネント５０４（５）は反転されたビット・シーケンス５１０の論理０のデータ・ビット５０８（５）を表す。このように、反転されたビット・シーケンス５１０がメモリ素子５００のメモリ・セル５０２に記憶され、ビット・シーケンス５１０内の論理０のデータ・ビット５０８（５）は不良メモリ・セル５０２（５）の論理状態に対応している。
【００５９】
ブロック７１４で、ビット・シーケンスが反転されていることを示すために、そのビット・シーケンスと関連するエンコード・ビットが記憶される。例えば、図５Ｂにおいて、メモリ・セル５１２内のメモリ・コンポーネント５１４は、反転されたビット・シーケンス５１０内の各データ・ビット５０８の論理状態がメモリ・コンポーネント５０４によって表されるように反転されていることを示す論理１のエンコード・ビット（例えば、高抵抗メモリ・コンポーネント）を表している。
【００６０】
方法７００は、本明細書に示したデータ最適化技術によって８ビット・シーケンスのデータ・ビットを記憶することを示しているが、当業者は、データ最適化技術を実施して２ビット・シーケンス、１６ビット・シーケンス、３２ビット・シーケンスなどの任意の数のデータ・ビット・シーケンスを記憶することができることを理解されよう。表１のエンコード・テーブルは、良品メモリ・セル（すなわち、「１１」）、どちらかが不良のメモリ・セル（すなわち、「０１」または「１０」）、または２つの不良のメモリ・セル（すなわち、「００」）の間の様々な関係付けについて、１つのエンコード・ビットを用いて２つのデータ・ビットを記憶するためのデータ最適化の実施態様を示す。
【００６１】
例えば、２つの良品のメモリ・セル「１１」にビット・シーケンス「０１」を記憶するとき、第１のメモリ・セルは論理０データ・ビットを表すようにプログラムされる。エンコード・ビットはビット・シーケンスが反転されていないことを示す論理０を表す。エンコード・ビットと２つのデータ・ビットを加えたものが「００１」として記憶される。ここで、エンコード・ビットは２つのデータ・ビットよりも前にある（すなわち、エンコード・ビットは２つのデータ・ビットの左側にある）。
【００６２】
第２のメモリ・セルが不良である２つのメモリ・セル（すなわち、「１０」）にビット・シーケンス「０１」を記憶するとき、論理０データ・ビットが不良メモリ・セルの論理０状態に対応するように、２つのデータ・ビットは「０１」から「１０」に反転される。エンコード・ビットはビット・シーケンスが反転されていることを示す論理１を表す。エンコード・ビットと２つの反転されたデータ・ビットを加えたものが「１１０」として記憶される。ここで、エンコード・ビットは２つのデータ・ビットよりも前にある。
【００６３】
エンコード・テーブルは、２以上の不良メモリ・セルを有するメモリ・セルのアレイにビット・シーケンスを記憶できることを示す。例えば、ビット・シーケンス「００」が反転されていないことを示す論理０を表すエンコード・ビットを用いると、データ・ビット「００」を２つの不良メモリ・セル（すなわち、「００」）に記憶することができる。また、ビット・シーケンス「１１」が反転されていないことを示す論理１を表すエンコード・ビットを用いると、データ・ビット「１１」を２つの不良メモリ・セル（すなわち、「００」）に記憶することができる。
【００６４】
【表１】
2004031904.tif 000003
【００６５】
図８は、本明細書に示したようなデータ最適化技術を用いて記憶された不良メモリ・セルを有するメモリ素子からビット・データを取り出す方法８００を示す。この方法の順序は限定的に解釈されるべきでなく、任意の方法ブロックを任意の順序で組み合わせて反転データ最適化方法を実施することができる。この方法は、任意の適切なハードウェア、ソフトウェア、ファームウェアまたはその組合せで実施することができる。
【００６６】
ブロック８０２で、メモリ素子内のメモリ・セルのアレイからビット・シーケンスを読み出す。例えば、図５Ｂでは、メモリ素子５００内のメモリ・セル５０２からビット・シーケンス５１０が読み出される。図５Ｃでは、メモリ素子５００内のメモリ・セル５０２からビット・シーケンス５１６が読み出される。
【００６７】
ブロック８０４で、ビット・シーケンスが反転されているかどうかがエンコード・ビットから決定される。例えば、図５Ｂでは、メモリ・セル５１２内のメモリ・コンポーネント５１４は、ビット・シーケンス５１０内の各データ・ビット５０８の論理状態が反転していることを示す論理１のエンコード・ビット（例えば、高抵抗メモリ・コンポーネント）を表している。図５Ｃでは、メモリ・セル５１２内のメモリ・コンポーネント５１４は、ビット・シーケンス５１６内の各データ・ビット５１８の論理状態が反転されていないことを示す論理０のエンコード・ビット（例えば、低抵抗メモリ・コンポーネント）を表している。
【００６８】
ビット・シーケンスが反転されていないことをエンコード・ビットが示す場合（すなわち、ブロック８０４で「Ｎｏ」の場合）、ブロック８０６で、ビット・シーケンスからエンコード・ビットが除去される。例えば、図５Ｃにおいて、メモリ・セル５１２内のメモリ・コンポーネント５１４によって表される論理０のエンコード・ビットは、メモリ・セル５１２内のメモリ・コンポーネント５０４によって表されるようなビット・シーケンス５１６「０００１０１１１」から除去される。
【００６９】
ビット・シーケンスが反転されていることをエンコード・ビットが示す場合（すなわち、ブロック８０４で「Ｙｅｓ」の場合）、ブロック８０８で、ビット・シーケンスが反転される。例えば、図５Ｂにおいて、メモリ・セル５１２内のメモリ・コンポーネント５１４によって表される論理１のエンコード・ビットは、メモリ・コンポーネント５０４によって表されるビット・シーケンス５１０の各データ・ビット５０８の論理状態が反転されていることを示している。各データ・ビット５０８の論理状態は「１１１００００」から反転され、ビット・シーケンス５０６「０００１１１１１」になる。ブロック８１０で、ビット・シーケンスからエンコード・ビットが除去される。
【００７０】
多層ＲＯＭ素子の例
図９の（Ａ）及び（Ｂ）は、例示的な不揮発性多層ＲＯＭ素子９００の回路図である。この回路図は、第１の層９０２と第２の層９０４の２つの層を有するメモリ素子９００を示す。メモリ素子９００の第１の層９０２は、列の導電材料９０８（１〜３）を横切る行の導電材料９０６（１〜２）として構成された導電性トレースを有する。
【００７１】
第１の層９０２は、回路図において抵抗メモリ・コンポーネントとして示されるメモリ・コンポーネント９１０（１〜６）を有する。各メモリ・コンポーネント９１０は、行の導電材料と列の導電材料の間に接続される。例えば、メモリ・コンポーネント９１０（１）は、行の導電材料９０６（１）と列の導電材料９０８（１）の間に接続される。図９の（Ａ）及び（Ｂ）に示したメモリ・コンポーネントは、図１に示した抵抗メモリ・コンポーネント１０４、図２に示した制御要素２０８と直列の抵抗メモリ・コンポーネント２０６、または図３に示したダイオード３０８と直列のアンチ・ヒューズ接合素子３０６などの、本明細書に示した例示的なメモリ・コンポーネントのどれによっても実施することができる。当業者は、メモリ・コンポーネントを製造するために材料及び設計を様々に組み合わせて使用できることを理解されよう。
【００７２】
同様に、第２の層９０４は、列の導電材料９１４（１〜３）と交差する行の導電材料９１２（１〜２）として構成された導電性トレースを有する。メモリ・コンポーネント９１６（１〜６）は行の導電材料と列の導電材料の間に接続され、メモリ・セルとして示されている。例えば、メモリ・セル９１８は、行の導電材料９１２（１）と列の導電材料９１４（１）の間に接続されたメモリ・コンポーネント９１６（１）を含む。
【００７３】
メモリ素子９００の各層は多数のメモリ・セルを有し、各メモリ・セルがメモリ・コンポーネントを有している。各メモリ・コンポーネントは、メモリ・コンポーネントの両端に電位を印加したときに決定できる抵抗値を有する。任意の交点にある任意の１つのメモリ・コンポーネントの抵抗値は、例えば論理ビット値１になる比較的高い値（例えば、１０メガオーム）または論理ビット値０になる比較的低い値（例えば、１００キロオーム）になるように設計することができる。比較的高抵抗のメモリ・コンポーネントを論理１と関係付け、比較的低抵抗のメモリ・コンポーネントを論理０と関係付けることは、実装設計の選択事項である。従って、比較的高抵抗のメモリ・コンポーネントを論理０として定義し、比較的低抵抗のメモリ・コンポーネントを論理１として定義することもできる。
【００７４】
第１の層９０２のメモリ・セルと第２の層９０４のメモリ・セルは、非導電性材料９２０によって電気的に絶縁される。回路図ではメモリ・セル間の個別の絶縁体９２０として示したが、非導電性材料９２０を第１の層９０２と第２の層９０４の間に連続層として形成することもできる。
【００７５】
説明を簡単にするために　図９（Ａ）及び（Ｂ）は、メモリ素子９００の２つの層と、行導電体トレースと列導電性トレースの間またはその交点に１つのメモリ・コンポーネントを含む１層当たり数個のメモリ・セルのみを示している。図示していないが、行導電体トレース及び／または列導電体トレースを垂直方向にすることもできる。当業者は、より大きなメモリ容量を提供するより小型のメモリ素子の要求に応えるために、任意の層数でかつ１層当たり任意の数のメモリ・セルを有するようメモリ素子９００を製造できることを理解されよう。
【００７６】
結論
本発明を構造上の特徴及び／または方法に固有の言語で示したが、特許請求の範囲に定義した発明は、必ずしもここで示した具体的な特徴及び方法に限定されないことを理解されたい。
【図面の簡単な説明】
【図１】抵抗メモリ・コンポーネントを含むメモリ・セルを有する不揮発性メモリ・アレイを示す図である。
【図２】制御要素と直列の抵抗器を含むメモリ・セルを有する不揮発性メモリ・アレイを示す図である。
【図３】ダイオードと直列のアンチ・ヒューズ素子を含むプログラム可能な追記型メモリ・セルを有する不揮発性メモリ・アレイの図である。
【図４Ａ】ビット・シーケンスを記憶するようにプログラムされたメモリ・セル・アレイの一実施形態を示す図である。
【図４Ｂ】ビット・シーケンスを記憶するようにプログラムされたメモリ・セル・アレイの一実施形態を示す図である。
【図５Ａ】不良メモリ・セルを有しかつビット・シーケンスを記憶するようにプログラムされたメモリ・セル・アレイを用いた、データ最適化及び反転データ最適化の一実施形態を示す図である。
【図５Ｂ】不良メモリ・セルを有しかつビット・シーケンスを記憶するようにプログラムされたメモリ・セル・アレイを用いた、データ最適化及び反転データ最適化の一実施形態を示す図である。
【図５Ｃ】不良メモリ・セルを有しかつビット・シーケンスを記憶するようにプログラムされたメモリ・セル・アレイを用いた、データ最適化及び反転データ最適化の一実施形態を示す図である。
【図６】例示的な計算処理装置の様々な構成要素を示すブロック図である。
【図７】データ最適化技術の実施により、不良メモリ・セルを有するメモリ素子にデータ・ビットを記憶する方法を説明する流れ図である。
【図８】データ最適化技術の実施により、不良メモリ・セルを有するメモリ素子から記憶されたデータ・ビットを取り出す方法を示す流れ図である。
【図９】（Ａ）はデータ最適化の一実施形態を実現するために利用可能な不揮発性多層メモリ素子の模式図であり、（Ｂ）は（Ａ）の断面図であるある。
【符号の説明】
５００　　メモリ素子
５０２，５１２　　メモリ・セル
５０４　　メモリ・コンポーネント
５０６，５１６　　ビット・シーケンス
５０８，５１８　　データ・ビット
５１０　　反転ビット・シーケンス
５１４　　エンコード・ビット
６００　　電子装置
６０２　　プロセッサ
６１６　　データ最適化アプリケーション
【図１】
2004031904.tif 000004
【図２】
2004031904.tif 000005
【図３】
2004031904.tif 000006
【図４Ａ】
2004031904.tif 000007
【図４Ｂ】
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【図５Ａ】
2004031904.tif 000009
【図５Ｂ】
2004031904.tif 000010
【図５Ｃ】
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【図６】
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【図７】
2004031904.tif 000013
【図８】
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【図９】
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