(57)【要約】【課題】ＮＡＮＤ型メモリセルアレイのセル面積縮小が十分でない。【解決手段】第１および第２のセレクトトランジスタＳ１，Ｓ２、その間に縦続接続されている複数のメモリトランジスタＭ１〜Ｍｎをそれぞれ含む複数のトランジスタ列と、トランジスタ列内で半導体２の上に積層されている複数の誘電体膜からなる電荷蓄積膜と、電荷蓄積膜の上に形成され、行方向に隣接する異なるトランジスタ列でメモリトランジスタＭ１〜Ｍｎのゲートを電気的に接続している複数のワード線ＷＬ１〜ＷＬｎと、第１のセレクトトランジスタＳ１を介してメモリトランジスタに第１の電圧Ｖ１を供給する第１の上部配線ＢＳＬ１ａ，ＢＳＬ２ａと、第２のセレクトトランジスタＳ２を介してメモリトランジスタに第２の電圧Ｖ２を供給する第２の上部配線ＢＳＬ２ｂと、を有する。【選択図】  図２
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【特許請求の範囲】
【請求項１】
独立にオンとオフが制御される第１および第２のセレクトトランジスタ、当該セレクトトランジスタの間に縦続接続されている複数のメモリトランジスタをそれぞれ含む複数のトランジスタ列と、
上記トランジスタ列内で半導体の上に積層されている複数の誘電体膜からなり、当該積層された複数の誘電体膜内に電荷を蓄積する電荷蓄積膜と、
上記電荷蓄積膜の上に形成され、上記複数のメモリトランジスタの縦続接続の方向と交差する方向に隣接する異なるトランジスタ列で上記メモリトランジスタのゲートを電気的に接続している複数のワード線と、
上記第１のセレクトトランジスタを介して上記メモリトランジスタに第１の電圧を供給する第１の上部配線と、
上記第２のセレクトトランジスタを介して上記メモリトランジスタに第２の電圧を供給する第２の上部配線と、
を有する不揮発性半導体メモリ装置。
【請求項２】
上記第２の上部配線が、上記第１の上部配線の上層に形成されている
請求項１に記載の不揮発性半導体メモリ装置。
【請求項３】
上記第１の電圧を上記第１の上部配線に供給し、上記第２の電圧を上記第２の上部配線に供給することにより、上記トランジスタ列内で選択されたメモリトランジスタに第１のデータを記憶させ、上記第１の電圧および上記第２の電圧を印加する配線を上記第１の上部配線と上記第２の上部配線とで相互に切り替えて上記第１の電圧と上記第２の電圧を供給することにより、上記選択されたメモリトランジスタに第２のデータを上記第１のデータと独立に記憶させる第１の電圧供給手段と、
上記選択されたメモリトランジスタが接続されているワード線に書き込み電圧を印加し、当該選択されたメモリトランジスタと上記第１または第２のセレクトトランジスタとの間の非選択のメモリトランジスタが接続されているワード線に当該非選択のメモリトランジスタをオンさせるパス電圧を印加する第２の電圧供給手段と、
をさらに有する請求項１に記載の不揮発性半導体メモリ装置。
【請求項４】
上記第１の電圧供給手段および上記第２の電圧供給手段は、上記第１の電圧、上記第２の電圧および上記書き込み電圧を制御し、上記選択されたメモリトランジスタにチャネルを形成し、チャネル内を加速する電荷を一方のチャネル端付近から上記電荷蓄積膜に注入させて上記第１のデータを書き込み、上記電圧の切り替えにより上記第１のデータを書き込んだ時と反対側のチャネル端付近から電荷を注入して上記第２のデータを書き込む
請求項３に記載の不揮発性半導体メモリ装置。
【請求項５】
上記第１の電圧供給手段および上記第２の電圧供給手段は、上記第１のデータが書き込まれた側、上記第２のデータが書き込まれた側の少なくとも一方の側で上記選択されたメモリトランジスタのゲートとソースまたはドレインとの間に第３の電圧を印加し、上記第１のデータの記憶領域、上記第２のデータの記憶領域の少なくとも一方に上記書き込み時と逆極性の電荷を上記半導体の側から注入することによって、記憶されているデータを消去する
請求項４に記載の不揮発性半導体メモリ装置。
【請求項６】
上記第１の電圧供給手段と上記第２の電圧供給手段は、上記第１のデータまたは上記第２のデータの書き込み時に、上記第１および第２のセレクタトランジスタのゲート、上記非選択のメモリトランジスタのゲート、および上記選択されたメモリトランジスタのゲートにそれぞれ電圧を印加した後に、上記第１の電圧と上記第２の電圧の少なくとも一方を上記第１の上部配線または上記第２の上部配線に印加する
請求項４に記載の不揮発性半導体メモリ装置。
【請求項７】
独立にオンとオフが制御される第１および第２のセレクトトランジスタ、当該セレクトトランジスタの間に縦続接続されている複数のメモリトランジスタをそれぞれ含むトランジスタ列について、
非選択のメモリトランジスタのゲートに当該非選択のメモリトランジスタをオンさせるパス電圧を印加するステップと、
選択されたメモリトランジスタのゲートに書き込み電圧を印加するステップと、
オン状態の上記第１および第２のセレクトトランジスタの一方の側から第１の電圧を上記トランジスタ列に供給するステップと、
オン状態の上記第１および第２のセレクトトランジスタの他方の側から第２の電圧を上記トランジスタ列に供給するステップと、
を有し、
上記パス電圧、上記書き込み電圧、上記第１の電圧および上記第２の電圧を印加する各ステップを、上記第１の電圧を印加する側と上記第２の電圧を印加する側を相互に切り替えながら繰り返し、上記選択されたメモリトランジスタに対し第１のデータと第２のデータを独立に書き込む
不揮発性半導体メモリ装置のデータ書き込み方法。
【請求項８】
上記第１のデータの書き込みおよび上記第２のデータの書き込みでは、上記第１および第２の電圧の供給の少なくとも一方のステップを、上記パス電圧を印加するステップ、上記書き込み電圧を印加するステップの後に行う
請求項７に記載の不揮発性半導体メモリ装置のデータ書き込み方法。
【請求項９】
上記メモリトランジスタは、
半導体の上に積層されている複数の誘電体膜からなり当該積層された複数の誘電体膜内に電荷を蓄積する電荷蓄積膜と、
上記電荷蓄積膜の上に形成されているゲート電極と、
を有する
請求項７に記載の不揮発性半導体メモリ装置のデータ書き込み方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、いわゆるＮＡＮＤストリング（トランジスタ列）を有し、選択されたメモリトランジスタに対しデータを電気的に書き込み可能な不揮発性半導体メモリ装置と、そのデータ書き込み方法とに関する。
【０００２】
【従来の技術】
現在、フローティングゲートを有する一括消去型の不揮発性半導体メモリ（フラッシュメモリ）では、多くの種類のメモリセル方式が提案されているが、その中でセルサイズが小さく大容量化が可能なセル方式として、ＮＡＮＤ型が知られている。
ＮＡＮＤ型フラッシュメモリは、２つのセレクトトランジスタ間に複数のメモリトランジスタを縦続接続させたＮＡＮＤストリングと称されるメモリブロックを有する。たとえば列方向に隣接する２個のＮＡＮＤストリングで１個のビットコンタクトおよびソース線を共有することにより、１ビットあたりの実効的なセル面積の縮小を可能としている。ソース線は、通常、行方向に長い不純物拡散層からなり、行方向の複数のＮＡＮＤストリングでも共有されている（例えば、特許文献１参照）。
【０００３】
一般的なＮＡＮＤ型フラッシュメモリにおいて、その消去動作時に、選択ＮＡＮＤストリングの全ワード線に０Ｖ、非選択ＮＡＮＤストリングの全ワード線および基板に高電圧（例えば、２０Ｖ）を印加する。
その結果、選択ＮＡＮＤストリングのメモリトランジスタのみ、フローティングゲートから基板に電子がＦＮトンネリングにより引き抜かれて、メモリトランジスタの閾値電圧は負方向にシフトして、例えば−３Ｖ程度になる。
【０００４】
一方、データのプログラム（書き込み）動作は、選択するワード線に接続されたメモリトランジスタ一括に、いわゆるページ単位で行われ、選択するワード線に高電圧（例えば、１８Ｖ）を、プログラム（“１”データを記憶）すべきメモリトランジスタが接続されたビット線に０Ｖ、プログラムを禁止（“０”データを保持）すべきメモリトランジスタが接続されたビット線に中間電位（例えば、９Ｖ）を印加する。
その結果、プログラムすべき選択メモリトランジスタのみ、フローティングゲート中に電子がＦＮトンネリングにより注入されて、選択メモリトランジスタの閾値電圧は正方向にシフトして、例えば２Ｖ程度になる。
【０００５】
このＮＡＮＤ型のフラッシュメモリは、コンタクトや不純物拡散層配線が例えば６４個といった多数のメモリセルやＮＡＮＤストリング間で共有され、これらのセル当たりの占有面積が小さいため、高密度、大容量の不揮発性メモリの用途に適している。
【０００６】
【特許文献１】
特許第２７３２６０１号公報、第５頁、右段、第４５行から第４９行、第９図（ａ）。
【０００７】
【発明が解決しようとする課題】
ＮＡＮＤ型フラッシュメモリにおいては、データの書き込みおよび消去の何れもＦＮ（Ｆｏｗｌｅｒ  Ｎｏｒｄｈｅｉｍ）トンネル電流により行い、１メモリトランジスタに記憶できるデータは通常１つの２値データ、即ち１ビットのデータである。更なる大容量化のためには、素子の微細化に加え、１つのメモリトランジスタに複数ビットを記憶できる多値化の技術が重要である。
ところが、ＦＧ構造のメモリトランジスタで通常行われている多値化では、電荷を注入する領域が導体（ポリシリコンのフローティングゲート）であるため局所的な電荷の注入が出来ない。したがって、ＦＧ構造のメモリトランジスタに対しては、記憶状態の閾値電圧を細かく区切って複数ビットを記憶させる多値化が行われている。しかし、この多値化技術では周辺回路の制御が複雑化し、閾値電圧の変動によるエラーが生じやすい。
【０００８】
本発明の第１の目的は、局所的な電荷の注入によるデータの書き込みにより多値化が可能な配線構造のＮＡＮＤ型の不揮発性半導体メモリ装置を提供することにある。
本発明の第２の目的は、ＮＡＮＤ型に接続されたメモリトランジスタに２つのデータを独立に書き込むことができる不揮発性半導体メモリ装置のデータ書き込み方法を提供することにある。
【０００９】
【課題を解決するための手段】
本発明に係る不揮発性半導体メモリ装置は、上記第１の目的を達成するためのものであり、独立にオンとオフが制御される第１および第２のセレクトトランジスタ、当該セレクトトランジスタの間に縦続接続されている複数のメモリトランジスタをそれぞれ含む複数のトランジスタ列と、上記トランジスタ列内で半導体の上に積層されている複数の誘電体膜からなり、当該積層された複数の誘電体膜内に電荷を蓄積する電荷蓄積膜と、上記電荷蓄積膜の上に形成され、上記複数のメモリトランジスタの縦続接続の方向と交差する方向に隣接する異なるトランジスタ列で上記メモリトランジスタのゲートを電気的に接続している複数のワード線と、上記第１のセレクトトランジスタを介して上記メモリトランジスタに第１の電圧を供給する第１の上部配線と、上記第２のセレクトトランジスタを介して上記メモリトランジスタに第２の電圧を供給する第２の上部配線と、を有する。
【００１０】
本発明に係る不揮発性半導体メモリ装置のデータ書き込み方法は、前述した第２の目的を達成するためのものであり、独立にオンとオフが制御される第１および第２のセレクトトランジスタ、当該セレクトトランジスタの間に縦続接続されている複数のメモリトランジスタをそれぞれ含むトランジスタ列について、非選択のメモリトランジスタのゲートに当該非選択のメモリトランジスタをオンさせるパス電圧を印加するステップと、選択されたメモリトランジスタのゲートに書き込み電圧を印加するステップと、オン状態の上記第１および第２のセレクトトランジスタの一方の側から第１の電圧を上記トランジスタ列に供給するステップと、オン状態の上記第１および第２のセレクトトランジスタの他方の側から第２の電圧を上記トランジスタ列に供給するステップと、を有し、上記パス電圧、上記書き込み電圧、上記第１の電圧および上記第２の電圧を印加する各ステップを、上記第１の電圧を印加する側と上記第２の電圧を印加する側を相互に切り替えながら繰り返し、上記選択されたメモリトランジスタに対し第１のデータと第２のデータを独立に書き込む。
【００１１】
本発明のデータ書き込み方法によれば、第１のデータの書き込み時に、パス電圧と書き込み電圧を上述のようにそれぞれ印加し、第１の電圧をトランジスタ列の一方端から印加し、第２の電圧をトランジスタ列の他方側から印加する。第１および第２の電圧は、それぞれオン状態の非選択のメモリトランジスタに伝達されて、選択されたメモリトランジスタのソースとドレインに到達する。このとき、ソースに伝達される第１または第２の電圧、ドレインに伝達される第１または第２の電圧、および、ゲートに印加される書き込み電圧の値を制御することによりドレイン側からの局所的な電荷の注入が可能である。ドレイン側から局所的に注入された電荷は、複数の誘電体膜からなり膜の平面および厚さの方向に導電率が極めて低い誘電体の積層膜（電荷蓄積膜）内で局所的に注入された領域を中心とした局所的位置で保持される。
第２のデータの書き込み時には、トランジスタ列の両端から印加する第１の電圧と第２の電圧を、第１のデータ書き込み時と相互に入れ替えて印加する。これにより、メモリトランジスタのソースとドレインが入れ替わり、第１のデータ書き込みにはソースであったドレインの側から電荷が電荷蓄積膜内に注入される。上述のように導電率が極めて低いため、第２のデータ書き込み時に注入された電荷は、既に注入され第１のデータに対応する蓄積された電荷と混じらない。
【００１２】
本発明の不揮発性半導体メモリ装置において、電荷蓄積膜が複数の誘電体膜の積層膜であり、また、第１の電圧と第２の電圧を供給する配線が分けられ、何れもトランジスタより上層の配線層（第１の上部配線、第２の上部配線）からなる。このため、電圧の入れ替えが必要な上記データ書き込み方法の適用に適した配線構造となっている。また、これらの配線は上層の配線層からなるため不純物拡散層より抵抗率が低く、第１および第２の電圧が余り低下することなくトランジスタ列端に伝達される。
【００１３】
【発明の実施の形態】
図１は、本実施形態に係る不揮発性半導体メモリ装置（以下、不揮発性メモリ）のメモリセルアレイの基本構成を示す回路図である。
図１において、メモリセルアレイ１の基本構成としてＮＡＮＤストリングが繰り返し配置されている。図１では３つのＮＡＮＤストリングが示されている。
各ＮＡＮＤストリングは、第１のセレクトトランジスタＳ１と第２のセレクトトランジスタＳ２と、その間に縦続接続されたｎ（例えば、ｎ＝６４，１２８）個のメモリトランジスタＭ１〜Ｍｎとから構成されている。
【００１４】
第１のセレクトトランジスタＳ１に、列（ＣＯＬＵＭＮ）方向に隣接する他のＮＡＮＤストリングの第１のセレクトトランジスタＳ１が接続されている。２つの第１のセレクトトランジスタ間のノードが第１のコンタクトＣ１を介して、上層の配線層（以下、第１の上部配線）ＢＳＬ１ａ，ＢＳＬ２ａ，ＢＳＬ３ａ，…に接続されている。
同様に、第２のセレクトトランジスタＳ２に、列（ＣＯＬＵＭＮ）方向に隣接する他のＮＡＮＤストリングの第２のセレクトトランジスタＳ２が接続されている。２つの第２のセレクトトランジスタ間のノードが第２のコンタクトＣ２を介して、上層の配線層（以下、第２の上部配線）ＢＳＬ１ｂ，ＢＳＬ２ｂ，ＢＳＬ３ｂ，…に接続されている。
第１の上部配線ＢＳＬ１ａ，ＢＳＬ２ａ，ＢＳＬ３ａ，…および第２の上部配線ＢＳＬ１ｂ，ＢＳＬ２ｂ，ＢＳＬ３ｂ，…は、交互に、かつ互いに列方向に配線されている。
【００１５】
行（ＲＯＷ）方向に並ぶ複数のＮＡＮＤストリングにおいて、第１のセレクトトランジスタＳ１は第１セレクトゲート線ＳＧ１により制御され、セレクトトランジスタＳ２は第２セレクトゲート線ＳＧ２により制御される。
また、行（ＲＯＷ）方向に並ぶ複数のＮＡＮＤストリングにおいて、それぞれ複数個のメモリトランジスタＭ１，Ｍ２，Ｍ３，…，Ｍｎは、行方向のワード線ＷＬ１，ＷＬ２，ＷＬ３，…，ＷＬｎにより制御される。
【００１６】
図１に示すメモリセルアレイにおいては、複数のＮＡＮＤストリングが行列状に配置されている。このうち列方向２つのＮＡＮＤストリング間で第１のコンタクトＣ１が共有され、第１のコンタクトＣ１を介して２つのＮＡＮＤストリングが第１の上部配線ＢＳＬ１ａ，ＢＳＬ２ａ，ＢＳＬ３ａ，…に接続されている。同様に、列方向２つのＮＡＮＤストリング間で第２のコンタクトＣ２が共有され、第２のコンタクトＣ２を介して２つのＮＡＮＤストリングが第２の上部配線ＢＳＬ１ｂ，ＢＳＬ２ｂ，ＢＳＬ３ｂ，…に接続されている。これらの接続関係は、列方向の他のストリングでも繰り返されている。
【００１７】
図２は、図１に示す第２列目のＮＡＮＤストリングを中心に示すメモリセルアレイの平面図である。図３は、図２にＡ−Ａ線で示す部分の断面図である。図４は、図２にＢ−Ｂ線で示す部分の断面図である。
図３の断面図に示すように、例えばＮ型の半導体基板１内の表面側に、例えばＰ型のウェル（Ｐウェル）２が形成され、当該Ｐウェル２の表面側にトランジスタ列が配置させている。また、図４の断面図に示すように半導体基板１の表面部分が素子分離絶縁層１０により電気的に分離されている。
【００１８】
メモリトランジスタＭ１〜Ｍｎは、Ｐウェル２上に複数の誘電体膜を積層させてなる電荷蓄積膜３を有する。また、電荷蓄積膜３上にワード線ＷＬ１〜ＷＬｎが積層されている。ワード線ＷＬ１〜ＷＬｎは、一般に、Ｐ型またはＮ型の不純物が高濃度に導入されたドープド多結晶シリコン、または、ドープド多結晶シリコンと高融点金属シリサイドとの積層膜からなる。
【００１９】
ワード線間下方のＰウェル２表面部分に、Ｎ型の不純物が導入されてソース・ドレイン不純物領域５が形成されている。
なお、ソース・ドレイン不純物領域５は、逆導電型の不純物を高濃度にＰウェル２に導入することにより形成された導電率が高い領域であり、種々の形態がある。図では省略されているが、ソース・ドレイン不純物領域５の列方向両側端部に、エクステンション領域と称する低濃度不純物領域を具備させてもよい。
【００２０】
第１および第２のセレクトトランジスタＳ１，Ｓ２は、通常のＭＯＳＦＥＴで構成される。したがって、そのゲート絶縁膜４は、例えば二酸化シリコンからなる単層膜で構成されている。第１および第２のセレクトトランジスタＳ１，Ｓ２の各ゲート電極層は、それぞれ第１セレクトゲート線ＳＧ１，第２セレクトゲート線ＳＧ２を構成する。
【００２１】
これらセレクトトランジスタおよびメモリトランジスタ上に、例えば二酸化シリコンなどからなる層間絶縁膜８が厚く堆積されている。層間絶縁膜８は複数の膜からなる。
第１セレクトゲート線ＳＧ１と、列方向に隣接する他のＮＡＮＤストリングの第１セレクトゲート線ＳＧ１との間のＰウェル２の表面部分に、Ｎ型不純物が高濃度に添加された第１の共有不純物領域６が形成されている。第１のコンタクトＣ１が、第１の共有不純物領域６上に形成されている。第２セレクトゲート線ＳＧ２と、列方向に隣接する他のＮＡＮＤストリングの第２セレクトゲート線ＳＧ２との間のＰウェル２の表面部分に、Ｎ型不純物が高濃度に添加された第２の共有不純物領域７が形成されている。第２のコンタクトＣ２が、第２の共有不純物領域７上に形成されている。
第１および第２のコンタクトＣ１，Ｃ２は、層間絶縁膜８に開孔されたコンタクト孔内を、例えばＴｉ／ＴｉＮ等の密着層を介在させてＷ等の金属プラグで埋め込むことにより形成されている。
層間絶縁膜８の複数の膜間に、第１のコンタクトＣ１に接する第１の上部配線ＢＳＬ２ａが形成されている。層間絶縁膜８上には、第２のコンタクトＣ２に接する第２の上部配線ＢＳＬ２ｂが形成されている。第２の上部配線ＢＳＬ２ｂは、第１の上部配線ＢＳＬ２ａの上層に形成されている。第１および第２の上部配線ＢＳＬ２ａ，ＢＳＬ２ｂは、例えば、Ａｌ等の主配線層の上下を、反射防止層（又は保護層）とバリアメタルで挟んだ３層構造から構成させることができる。
【００２２】
本実施の形態における電荷蓄積手段を有して電気的なデータの記憶が可能な不揮発性メモリトランジスタとして、ゲート電極（ワード線）とチャネルが形成される半導体領域（Ｐウェル２）との間の電積蓄積膜３がＯＮＯ（Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ）膜からなるＭＯＮＯＳ型が用いられている。
ここで“電荷蓄積手段”とは、電荷蓄積膜３内に形成され、その上方のゲート電極への印加電圧に応じて基板側との間で電荷をやり取りし、電荷を保持する電荷保持媒体をいう。ＭＯＮＯＳ型セルにおける電荷蓄積手段とは、ＯＮＯ膜の窒化膜バルクのキャリアトラップ、或いは酸化膜と窒化膜界面付近に形成された深いキャリアトラップをいう。
【００２３】
本実施の形態における電荷蓄積膜３は、下層から順に、第１の酸化膜３１，窒化膜３２，第２の酸化膜３３から構成されている。
第１の酸化膜３１は、例えば熱酸化により形成された二酸化シリコン（ＳｉＯ２）からなる。第１の酸化膜３１の膜厚は、使用用途に応じて２．５ｎｍから６．０ｎｍの範囲内で決めることができ、ここでは３．５ｎｍに設定されている。なお、第１の酸化膜３１の少なくとも表面部に、熱窒化処理によりされ窒化酸化層を薄く形成してもよい。
窒化膜３２は、例えば８．０ｎｍの窒化シリコン（ＳｉｘＮｙ（０＜ｘ＜１，０＜ｙ＜１））膜から構成されている。窒化膜３２は、たとえば減圧ＣＶＤ（ＬＰ−ＣＶＤ）により作製される。
第２の酸化膜３３は、窒化膜３２との界面近傍に深いキャリアトラップを高密度に形成する必要があり、このため、例えば成膜後の窒化膜等を熱酸化して形成される。また、第２の酸化膜３３をＨＴＯ（Ｈｉｇｈ  Ｔｅｍｐｅｒａｔｕｒｅ  ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｅｄ  Ｏｘｉｄｅ）法により形成したＳｉＯ２膜としてもよい。第２の酸化膜３３がＣＶＤで形成された場合は熱処理によりこのトラップが形成される。第２の酸化膜３３の膜厚は、ゲート電極（ワード線）からのホールの注入を有効に阻止してデータ書き換え可能な回数の低下防止を図るために、最低でも３．０ｎｍ、好ましくは３．５ｎｍ以上が必要である。
【００２４】
このＮＡＮＤストリングの製造においては、まず、用意した半導体基板１に対し、素子分離絶縁層１０およびＰウェル２を形成した後に、メモリトランジスタのゲートしきい値電圧調整用のイオン注入等を必要に応じて行う。
【００２５】
つぎに、例えば以下の手順によって、Ｐウェル２上に電荷蓄積膜３を成膜する。
短時間高温熱処理法（ＲＴＯ法）により１０００℃，１０ｓｅｃの熱処理を行い、二酸化シリコン膜（第１の酸化膜３１）を形成する。
つぎに、第１の酸化膜３１上にＬＰ−ＣＶＤ法により窒化シリコン膜（窒化膜３２）を、最終膜厚が８ｎｍとなるように、これより厚めに堆積する。このＣＶＤは、たとえば、ジクロロシラン（ＤＣＳ）とアンモニアを混合したガスを用い、基板温度６５０℃で行う。
形成した窒化シリコン膜表面を熱酸化法により酸化して、たとえば３．５ｎｍの酸化シリコン膜（第２の酸化膜３３）を形成する。この熱酸化は、たとえばＨ２Ｏ雰囲気にした炉内の温度を９５０℃に保った状態で４０分程度行う。これにより、トラップレベル（窒化シリコン膜の伝導帯からのエネルギー差）が２．０ｅＶ以下の程度の深いキャリアトラップが約１〜２×１０１３／ｃｍ２の密度で形成される。また、窒化膜３２を構成する窒化シリコン膜が１ｎｍに対し熱酸化シリコン膜（第２の酸化膜３３）が１．６ｎｍ形成され、この割合で下地の窒化シリコン膜厚が減少し、窒化膜３２の最終膜厚が８ｎｍとなる。
【００２６】
必要に応じて、メモリトランジスタ列以外の部分で３層構造の電荷蓄積膜３を除去し、セレクトトランジスタＳ１，Ｓ２のゲート絶縁膜４となる酸化シリコン膜を数ｎｍほど熱酸化により形成する。この場合、電荷蓄積膜３を保護するために、後で選択的に除去可能な材料の膜を電荷蓄積膜３上に形成しておくことが望ましい。なお、セレクトトランジスタＳ１，Ｓ２には電荷注入が起こるほど高い電界がかからないので、セレクトトランジスタのゲート絶縁膜４を、電荷蓄積膜３と同じ構造することもできる。この場合、この電荷蓄積膜３の除去工程は不要である。
【００２７】
ワード線となる導電膜を積層させる。そして、導電膜、および、その下の電荷蓄積膜３（およびゲート絶縁膜４）を一括してパターンニングする。これにより、ワード線ＷＬ１，ＷＬ２，ＷＬ３，…ＷＬｎ、第１セレクトゲート線ＳＧ１および第２セレクトゲート線ＳＧ２が同時に形成される。
【００２８】
これら行方向に長い平行ストライプ状の配線を形成した状態で、配線間のウェル表面にＮ型不純物をイオン注入し、アニールを行う。これにより、ワード線間およびワード線とセレクトトランジスタのゲートとの間に、ソース・ドレイン不純物領域５が形成され、さらに、セレクトトランジスタのゲート間に第１の共有不純物領域６あるいは第２の共有不純物領域７が形成される。
以上の工程を経て、例えば１６〜６４個のメモリトランジスタを含むＮＡＮＤストリングが行方向に１２８〜２５６個並んで形成される。１本のワード線に接続されたセル数と、ＮＡＮＤストリング内のワード線の本数との積の数のセルにより、１つの書き換え単位（ページ）が構成される。通常、１ページは、例えば４Ｋ（＝２５６×１６）個のセルで構成される。
【００２９】
メモリトランジスタおよびセレクトトランジスタを埋め込んで、例えば二酸化シリコンからなる層間絶縁膜８の下層膜をＣＶＤし、この層間絶縁膜８に第１のコンタクトＣ１用の開口部を形成する。この開口部は第１の共有不純物領域６上で開口している。開口部を完全に埋め込むように、プラグ材料、例えばタングステンを堆積し、これを全面でエッチバックしてプラグ材料を層間絶縁膜８の下層膜上で分離する。これにより、第１の共有不純物領域６上に接続したプラグからなる第１のコンタクトＣ１が層間絶縁膜８の下層膜内に埋め込まれて形成される。この第１のコンタクトＣ１上に接続した第１の上部配線ＢＳＬ２ａを形成する。
さらに、層間絶縁膜８の上層膜をＣＶＤする。以後、同様に、層間絶縁膜８の上層膜と下層膜に第２のコンタクトＣ２用の開口部を形成し、これをプラグ材料で埋め込んだ後、層間絶縁膜８の上層膜上に、第２のコンタクトＣ２上に接続した第２の上部配線ＢＳＬ２ｂを形成する。
その後、必要なら、他の層間絶縁膜や上層配線を形成し、最後にオーバーコート成膜とパッド開口工程等を経て、当該不揮発性メモリセルアレイを完成させる。
【００３０】
このように形成されたメモリセルアレイにおいて、第１のセレクトゲート線ＳＧ１、ワード線ＷＬ１〜ＷＬｎ、第２の第１のセレクトゲート線ＳＧ２の配線幅および配線間距離の最小寸法（プロセスおよび設計の最小ルール）をＦとすると、これらの列方向のピッチは２Ｆとなる。
また、第１の上部配線ＢＳＬ１ａ，ＢＳＬ２ａ，…のピッチは、第１の上部配線幅Ｆ０、第１のコンタクト径Ｆ１、第１の上部配線同士の最小近接距離Ｆ２の合計となる。ここで、Ｆ０〜Ｆ２の全てをプロセスおよび設計の最小ルールＦと規定すると、第１の上部配線のピッチは３Ｆとなる。なお、図２においては、第１のコンタクトＣ１と第１の上部配線ＢＳＬ２ａとの行方向の重ね合わせ寸法をゼロとしているが、両者に位置ずれが生じる場合を想定して、図２の符号Ｃｅｘで示すように第１のコンタクトを第１の上部配線の幅中央付近まで予め拡大しておくことにより、第１のコンタクトと第１の上部配線との接触面積を十分確保することが出来る。
第２の上部配線ＢＳＬ１ａ，ＢＳＬ２ａ，…のピッチは、上述した第１の上部配線のピッチに制限されるので、同じ３Ｆとなる。
【００３１】
メモリセルアレイの周辺回路としては、特に図示しないが、ローデコーダ（ワード線駆動回路を含む）、カラムデコーダ、ローおよびカラムバッファ、書き込みデータおよび読み出しデータが一時保持されるデータラッチ回路群、カラム選択回路、読み出し回路（センスアンプ）、電源回路およびウェルバイアス回路等を有している。
このうち、図１には、第１の上部配線と第２の上部配線に接続された第１の電圧供給手段２０と、第１のセレクトゲート線および第２のセレクトゲート線、並びに、ワード線に接続された第２の電圧供給手段３０とを示す。
第１の電圧供給手段２０は、データの書き込み時に、選択した第１の上部配線ＢＳＬ１ａ，ＢＳＬ２ａ，ＢＳＬ３ａ，…に第１の電圧を供給し、選択した第２の上部配線ＢＳＬ１ｂ，ＢＳＬ２ｂ，ＢＳＬ３ｂ，…に第２の電圧を供給し、また、必要に応じて、第１の上部配線に印加する電圧と第２の上部配線に供給する電圧とを切り替える。
第２の電圧供給手段３０は、第１および第２のセレクトゲート線ＳＧ１，ＳＧ２を制御し、ワード線ＷＬ１，ＷＬ２，ＷＬ３，…，ＷＬｎに書き込み電圧やパス電圧を印加する。
【００３２】
以下、第１および第２の電圧供給手段２０，３０（およびウェルバイアス回路）の制御により実行されるメモリセルの動作について説明する。なお、以下の説明では、図１に示す選択セルＳｓｅｌを動作対象とし、選択セルと同一行内の非選択セルＣｕｓ１および選択セルと異なる行内の非選択セルＣｕｓ２の誤動作防止についても説明する。
【００３３】
図５（Ａ）は、メモリトランジスタＭ２の一部を拡大して示す断面図、図５（Ｂ）は書き込み動作の説明図である。図６（Ａ）〜図６（Ｊ）は、書き込み動作のタイミングチャートである。
データ書き込み期間中、図６（Ｇ）に示すように、選択されたセルを含むＮＡＮＤストリングに接続された第２の上部配線ＢＳＬ１ｂに第２の電圧Ｖ２、例えば接地電圧０Ｖを印加する。また、図６（Ｈ）および図６（Ｉ）に代表して示すように、非選択の第１の上部配線ＢＳＬ２ａ，ＢＳＬ３ａ，…、および、非選択の第２の上部配線ＢＳＬ２ｂ，ＢＳＬ３ｂ，…も接地電圧０Ｖで保持する。
【００３４】
第１のデータの書き込みでは、図６（Ａ）および図６（Ｅ）に示すように、第１および第２のセレクトゲート線ＳＧ１，ＳＧ２に、例えば６Ｖ〜８Ｖの電圧を印加して第１および第２のセレクトトランジスタＳ１，Ｓ２にオン状態を設定する。同時に、非選択のワード線ＷＬ１に、書き込み電圧Ｖｗより十分低いがメモリトランジスタＭ１をオンし、かつ第１の電圧Ｖ１を伝達する程度のパス電圧Ｖｐａｓｓを、例えば６Ｖ〜８Ｖの範囲内で印加する。また、他の非選択のワード線ＷＬ３〜ＷＬｎに、書き込み電圧Ｖｗより十分低いがメモリトランジスタＭ３〜Ｍｎをオンし、かつ第２の電圧Ｖ２（０Ｖ）を伝達する程度のパス電圧Ｖｐａｓｓを、例えば６Ｖ〜８Ｖの範囲内で印加する。
つぎに、図６（Ｃ）に示すように、望ましくは若干遅れたタイミングで、選択セルＣｓｅｌ（メモリトランジスタＭ２）が接続されたワード線ＷＬ２に、所定の書き込み電圧Ｖｗを、例えば６Ｖ〜１０Ｖの範囲内で印加する。書き込み電圧Ｖｗは、メモリトランジスタＭ２の閾値電圧より高く、かつドレイン電圧（第１の電圧Ｖ１）より高い電圧である。さらに、図６（Ｆ）に示すように、望ましくはさらに若干遅れたタイミングで、第１の上部配線ＢＳＬ１ａに第１の電圧Ｖ１を、例えば４Ｖ〜６Ｖの範囲内で印加する。
【００３５】
これにより、メモリトランジスタＭ２のチャンネル形成領域ＣＨにチャネルが形成され、チャネル内に、第２の電圧（０Ｖ）を印加したソース・ドレイン不純物領域５（ソースＳ）から電子が供給される。このとき、第１の電圧Ｖ１を印加したソース・ドレイン不純物領域５（ドレインＤ）とチャンネル形成領域ＣＨのピンチオフ点の間の電界で、チャネル内の電子が加速される。加速された電子はドレイン端付近で高いエネルギーを得てホットキャリアとなり、垂直方向の電界に引き寄せられて、このドレイン端付近の電荷蓄積膜３の領域に注入され、電荷トラップに捕獲される。
なお、このとき、Ｐウェル２に印加する電圧は接地電圧０Ｖでもよいが、図６（Ｊ）に示すように、例えば最大で−３Ｖ程度の負電圧を印加してもよい。
【００３６】
このデータの書き込み時に、ワード線ＷＬ２に接続され、ゲートに書き込み電圧Ｖｗが印加された非選択のメモリセルＣｕｓ１において、ソースおよびドレイン（並びにＰウェル）が０Ｖで保持されているため、書き込み電圧Ｖｗが高いとファウラーノルドハイム（ＦＮ）トンネル機構によりチャネル全面から電子が注入されるが、本例の場合、書き込み電圧ＶｗがＦＧ型の書き込み電圧より十分に低く、このような電子の注入は起こらない。また、他の非選択行のメモリセルＣｕｓ２においては、前述したようにパス電圧Ｖｐａｓｓが十分低いため、同様に電子の注入が有効に防止される。
なお、セレクトトランジスタＳ１，Ｓ２の閾値電圧とゲート印加電圧との関係を制御して、データ書き込み時に非選択のＮＡＮＤストリングのセレクトトランジスタをカットオフさせ、いわゆるセルフブースとにより当該チャネルの電位を自動昇圧して非選択列の書き込みを有効に防止することもできる。
【００３７】
第２のデータの書き込みでは、第１の電圧Ｖ１と第２の電圧Ｖ２の印加する対象の上部配線を切り替える。つまり、図６（Ｆ）に示す第１の電圧Ｖ１（正の電圧）を第２の上部配線ＢＳＬ１ｂに印加し、図６（Ｇ）に示す第２の電圧Ｖ２（０Ｖ）を第１の上部配線ＢＳＬ１ａに印加する。これに応じて、必要なら、セレクトゲート線の印加電圧、非選択ワード線の印加電圧Ｖｐａｓｓも切り替える。これにより、図５（Ａ）においてソースＳとドレインＤが入れ替わり、第１のデータ書き込み時にはソースとなっていた側からホットエレクトロンが電荷蓄積膜３に局部的に注入される。
この第２のデータ書き込みにより注入された電子の保持領域と、前述した第１のデータ書き込みにより注入された電子の保持領域は位置的に離れており、２つの電子の保持領域が重なることがない。
【００３８】
図７（Ａ）〜図７（Ｊ）は、消去動作のタイミングチャートである。
消去時は、バンド間トンネリングに起因して発生したホットホール注入を用いて例えばブロック単位で行う。以下、この消去方法を、ＢＴＢＴ（Ｂａｎｄ  ｔｏ  Ｂａｎｄ  Ｔｕｎｎｅｌｉｎｇ）−ＨＨ（Ｈｏｔ  Ｈｏｌｅ）注入消去という。
データの消去期間中、図７（Ｇ）〜図７（Ｉ）に示すように、選択されたセルを含むＮＡＮＤストリングに接続された第２の上部配線ＢＳＬ１ｂ、非選択の第１の上部配線ＢＳＬ２ａ，ＢＳＬ３ａ，…、および、非選択の第２の上部配線ＢＳＬ２ｂ，ＢＳＬ３ｂ，…を接地電圧０Ｖで保持する。
【００３９】
図７（Ａ）および図７（Ｅ）に示すように、第１および第２のセレクトゲート線ＳＧ１，ＳＧ２に、例えば６Ｖ〜８Ｖの電圧を印加して第１および第２のセレクトトランジスタＳ１，Ｓ２にオン状態を設定する。同時に、非選択のワード線ＷＬ１に、消去は行われないがメモリトランジスタＭ１をオンし、かつ消去ドレイン電圧Ｖｄｅを伝達する程度のパス電圧Ｖｐａｓｓを、例えば６Ｖ〜８Ｖの範囲内で印加する。また、他の非選択のワード線ＷＬ３〜ＷＬｎに、同様にメモリトランジスタＭ３〜Ｍｎをオンし、かつ接地電圧０Ｖを伝達する程度のパス電圧Ｖｐａｓｓを、例えば６Ｖ〜８Ｖの範囲内で印加する。
つぎに、図７（Ｃ）に示すように、望ましくは若干遅れたタイミングで、消去対象セルＣｓｅｌが接続されたワード線ＷＬ２に消去ゲート電圧Ｖｅを、例えば０〜−５Ｖの範囲内で印加する。さらに、図７（Ｆ）に示すように、望ましくはさらに若干遅れたタイミングで、第１の上部配線ＢＳＬ１ａに消去ドレイン電圧Ｖｄｅを、例えば４Ｖ〜６Ｖの範囲内で印加する。
【００４０】
これにより、選択されたＮＡＮＤストリングにおいて、その第１の上部配線ＢＳＬ２ａに印加された消去ドレイン電圧Ｖｄｅが、オン状態のセレクトトランジスタＳ１や非選択のメモリトランジスタＭ１を介して、選択セルＣｓｅｌ（メモリトランジスタＭ２）の一方のソース・ドレイン不純物領域５（ドレインＤ）に伝達される。このため、このソース・ドレイン不純物領域５とゲート電極（選択されたワード線ＷＬ２）との間に、第３の電圧として１０Ｖを超える消去電圧（＝｜Ｖｅ｜＋Ｖｄｅ）が印加される。その結果、当該ソース・ドレイン不純物領域５において、その表面が深い空乏状態となりエネルギーバンドの曲がりが大きくなり、バンド間トンネル現象により電子が価電子帯より伝導帯にトンネルする。この際、電子とホール対が発生するが、そのうち電子はＮ型のソース・ドレイン不純物領域内に流れて吸収される。一方、発生したホールは接合付近に印加された高電界により加速されてホットホールとなり、チャネル形成領域の中心部の方向にドリフトする。このホットホールの一部が電荷蓄積膜３内の電荷トラップに局所的に注入される。
このため、当該メモリトランジスタＭ２に電子が注入された書き込み状態であり、その閾値電圧が高い場合に、注入されたホットホールにより蓄積されていた電子が相殺され、当該メモリトランジスタＭ２の閾値電圧が消去状態の低いレベルに低下する。
【００４１】
この消去方法では、ソースとドレイン双方から消去を行うことができるが、上述のように消去を片側のみで行っても良い。また、消去を行わない側のセレクトトランジスタＳ２をカットオフさせて、他方のソース・ドレイン不純物領域をフローティングとすることも出来る。
なお、当然ながら、書き込み状態と消去状態の定義によっては、チャネルホットエレクトロン（ＣＨＥ）注入を消去に用い、バンド間トンネル電流起因のホットホール注入を書き込みに用いることもできる。
【００４２】
データの読み出し動作は、データ書きこみ時のドレインＤからソースＳに電流が流れる通常の読み出し（以下、フォワードリード方式と称す）と、データの読み出し時のドレインＤとソースＳのバイアスを、データの書き込み時には逆にし、書き込み時のソースＳからドレインＤに電流を流す逆方向の読み出し（以下、リバースリード方式と称す）のいずれかにより行う。以下には、リバースリード方式の場合を示す。
【００４３】
図８（Ａ）〜図８（Ｊ）は、リバースリード動作のタイミングチャートである。
データの読み出し期間中、図８（Ｆ）および図８（Ｈ）〜図８（Ｊ）に示すように、選択されたセルを含むＮＡＮＤストリングに接続された第１の上部配線ＢＳＬ１ａ、非選択の第１の上部配線ＢＳＬ２ａ，ＢＳＬ３ａ，…、非選択の第２の上部配線ＢＳＬ２ｂ，ＢＳＬ３ｂ，…、および、Ｐウェルを接地電圧０Ｖで保持する。
【００４４】
図８（Ａ）および図８（Ｅ）に示すように、第１および第２のセレクトゲート線ＳＧ１，ＳＧ２に、例えば３Ｖ〜５Ｖの電圧を印加して第１および第２のセレクトトランジスタＳ１，Ｓ２にオン状態を設定する。同時に、非選択のワード線ＷＬ１に、読み出しゲート電圧Ｖｇｒより低いがメモリトランジスタＭ１をオンし、かつ読み出しドレイン電圧Ｖｄｒを伝達する程度のパス電圧Ｖｐａｓｓを、例えば３Ｖ〜５Ｖの範囲内で印加する。また、他の非選択のワード線ＷＬ３〜ＷＬｎに、読み出しゲート電圧Ｖｇｒより低いがメモリトランジスタＭ３〜Ｍｎをオンし、かつ接地電圧０Ｖを伝達する程度のパス電圧Ｖｐａｓｓを、例えば３Ｖ〜５Ｖの範囲内で印加する。
【００４５】
つぎに、図８（Ｃ）に示すように、望ましくは若干遅れたタイミングで、選択セルＣｓｅｌ（メモリトランジスタＭ２）が接続されたワード線ＷＬ２に、所定の読み出しゲート電圧Ｖｇｒを、例えば３Ｖ〜５Ｖの範囲内で印加する。読み出しゲート電圧Ｖｇｒは、メモリトランジスタＭ２の書き込み状態の閾値電圧より低く、消去状態の閾値電圧より高区、かつ、当該メモリトランジスタＭ２が飽和領域で動作する電圧である。
さらに、図８（Ｆ）に示すように、望ましくはさらに若干遅れたタイミングで、第１の上部配線ＢＳＬ１ａに読み出しドレイン電圧Ｖｄｒを、例えば１Ｖ〜２Ｖの範囲内で印加する。リバースリード方式ではソース側のデータ（第２のデータ）を読み出す。このため、読み出しドレイン電圧Ｖｄｒを最適化することにより、ドレイン側の空乏層をソース側に十分延ばし、ドレイン側の第１のデータに対応した蓄積電荷が読み出し電界にあまり影響しないようにする。
これにより、メモリトランジスタＭのデータの記憶状態に応じて、第１または第２の上部配線ＳＢＬ１ａまたはＳＢＬ１ｂの電流または電圧が変化する。この変化を周辺回路内のセンスアンプで増幅して読み出す。
【００４６】
リバースリードにより第１のデータを読み出すには、読み出しドレイン電圧Ｖｄｒと接地電圧０Ｖを印加する対象の上部配線を切り替える。つまり、図８（Ｇ）に示す読み出しドレイン電圧Ｖｄｒを第１の上部配線ＢＳＬ１ａに印加し、図８（Ｆ）に示す接地電圧０Ｖを第２の上部配線ＢＳＬ１ｂに印加する。これに応じて、必要なら、セレクトゲート線の印加電圧、非選択ワード線の印加電圧Ｖｐａｓｓも切り替える。これにより、第２のデータ読み出しと同様に、第１または第２の上部配線ＳＢＬ１ａまたはＳＢＬ１ｂの電流または電圧が変化するので、この変化を周辺回路内のセンスアンプで増幅して読み出す。
なお、データの読み出しは、ページ、即ち１つのワード線に接続されたセルを単位として行ってもよい。
【００４７】
消去に関し、他の方法の採用も可能である。
第１の消去方法の変更例では、消去したいメモリトランジスタＭ２の電荷蓄積膜３からチャンネル形成領域ＣＨへのＦＮトンネルリングを用いて、チャンネル形成領域ＣＨに、電荷蓄積膜３に蓄積された電荷を引き抜く。この場合、消去対象のメモリトランジスタＭ２が接続されたワード線ＷＬ２に、蓄積されている電荷と同じ極性の電位を与える。
第２の消去方法の変更例では、消去したいメモリトランジスタＭ２の電荷蓄積膜３からゲート電極（ワード線ＷＬ２）へのＦＮトンネルリングを用いて、ワード線ＷＬ２に、電荷蓄積膜３に蓄積された電荷を引き抜く。この場合、ワード線ＷＬ２に、蓄積されている電荷と反対の極性の電位を与える。
【００４８】
また、トランジスタ構造に関し、以下の変更が可能である。
トランジスタの電荷蓄積膜の構造は、いわゆるＭＯＮＯＳ型に限定されず、例えば、ＭＮＯＳ型でもよい。また、主に電荷の蓄積を行う膜は窒化膜３２に限定されず、例えばＡｌ２Ｏ５あるいはＴａ２Ｏ３などの電荷とラップを離散的に有する高誘電体膜を用いてもよい。
また、メモリトランジスタが形成される半導体としては、Ｐウェル等のウェルやバルクシリコン基板に限定されず、例えば、ＳＯＩ基板におけるＳＯＩ半導体層、あるいは、基板の積層構造内の薄膜ポリシリコンなどであってもよい。
【００４９】
本実施の形態では、以下の種々の利点が得られる。
第１に、データの書き込み時に、第１の電圧Ｖ１（正の電圧）と第２の電圧Ｖ２（例えば、接地電圧０Ｖ）を供給する配線が分けられ、何れもトランジスタより上層の配線層（第１の上部配線ＳＢＬ１ａ、第２の上部配線ＳＢＬ１ｂ）からなる。これらの配線は第１の電圧供給手段２０に接続され、第１の電圧供給手段２０によって第１および第２の電圧Ｖ１，Ｖ２が供給される。第１の電圧供給手段２０は、上記２つの電圧の入れ替えが可能な構成を有しているため、２ビットを１セルに書き込むことが容易に実施できる。また、第１の上部配線ＳＢＬ１ａ、第２の上部配線ＳＢＬ１ｂが分離して設けられているため、ビットごとのランダムな書き込みが可能である。これらの上部配線は上層の配線層からなるため不純物拡散層より抵抗率が低く、第１および第２の電圧Ｖ１，Ｖ２が余り電圧降下なくＮＡＮＤストリング端に伝達される。
また、バンド間トンネル電流を利用した高速消去をビットごとに行うことが出来る。バンド間トンネル電流を利用した高速消去はチャネルを形成しないで行うため消費電流が少なくてすむ。
【００５０】
第２に、トランジスタの電荷蓄積膜が複数の誘電体膜を積層した、いわゆるＭＯＮＯＳ型の構造を有するため、書き込み時および消去時の電圧がＦＧ型に比べて低く設定できる。
また、それに付随して書き込み時、消去時の非選択セルのディスターブの問題が改善される。
データの書き込みにＣＨＥ注入を用いるため、第１の酸化膜を使用用途に応じて２．５ｎｍから６．０ｎｍの範囲内で決めることができる。読み出し時に、非選択ワード線にパス電圧を印加するが、第１の酸化膜が比較的に厚いため電荷蓄積膜への電荷のＦＮ注入が起きない。すなわち、従来の２ｎｍ程度の薄い第１の酸化膜を使用したＭＯＮＯＳ型では問題となっていた読み出し時の非選択ワード線に接続されたセルへの弱い誤書き込みを防ぐことができる。
【００５１】
第３に、セル動作が安定している。
局所的な位置に２ビットのデータを記憶させる多値化技術であるため、閾値電圧を細かく分割して行う多値化より動作マージンが大きく動作が安定する。
さらに、周囲のセル間での容量結合が低減されている。
従来のＦＧ型ＮＡＮＤメモリセルアレイでは、セルが微細化されるとフローティングゲート間あるいはフローティングゲートと隣接ワード線間の結合容量が大きくなり、フローティングゲートの電位変動、およびこれに起因した動作の安定性低下、誤動作が問題となる。
これに対し、本実施の形態では、離散化された電荷蓄積手段を有し、これは単一の導電層からなる従来のフローティングゲートとは異なり、近隣の他のセルの電荷蓄積手段やワード線と容量結合しない。したがって、このメモリセルは動作の安定性が高く、誤動作しにくい。
【００５２】
第４に、第１の上部配線ＢＳＬ１ａ等と第２の上部配線ＢＳＬ１ｂ等が異なる配線層で形成されているため、配線を分けてもセル面積は比較的小さい。２ビット記憶の場合は、従来のＦＧ型ＮＡＮＤアレイのセルよりビット当たりのセル面積が縮小されている。
つまり、前述したように、本実施の形態におけるセルアレイでは、列方向の配線ピッチが２Ｆ、行方向の配線ピッチが３Ｆであるため、セル面積は約６Ｆ２となる。また、第１および第２のコンタクトＣ１，Ｃ２の占有面積を仮に、それぞれ３Ｆ×３Ｆ＝９Ｆ２としても、これらは列方向に隣接する２つのＮＡＮＤストリングで共有されているため、１ストリング内のセル数を例えば１６個と最小に見積もっても、コンタクト面積はセル当たり０．２８Ｆ２と極めて小さい。したがって、２ビット記憶の場合、ビット当たりの実効的なセル面積は、最大で約３．１４Ｆ２／ｂｉｔとなる。これは、通常のＦＧ型のセル面積４Ｆ２／ｂｉｔより小さい。
【００５３】
【発明の効果】
本発明に係る不揮発性半導体メモリ装置のデータ書き込み方法によれば、コンタクトを数多くのセルで共有するため実効的なセル面積が小さい、いわゆるＮＡＮＤメモリセルアレイにおいて、１つのメモリトランジスタに２ビットのデータ記憶を可能として、さらにビット当たりの実効的なセル面積の縮小が可能となる。また、閾値電圧を細かく分割した多値化ではないため、動作マージンが大きく動作が安定している。
本発明に係る不揮発性半導体メモリ装置によれば、上述したデータ書き込みを好適に実施できる構成を有した不揮発性半導体メモリ装置が提供できる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係る不揮発性メモリセルアレイの基本構成を示す回路図である。
【図２】図１に示す第２列目のＮＡＮＤストリングを中心に示すメモリセルアレイの平面図である。
【図３】図２にＡ−Ａ線で示す部分の断面図である。
【図４】図２にＢ−Ｂ線で示す部分の断面図である。
【図５】（Ａ）はメモリトランジスタの一部を拡大して示す断面図、（Ｂ）は書き込み動作の説明図である。
【図６】（Ａ）〜（Ｊ）は、書き込み動作のタイミングチャートである。
【図７】（Ａ）〜（Ｊ）は、消去動作のタイミングチャートである。
【図８】（Ａ）〜（Ｊ）は、リバースリード動作のタイミングチャートである。
【符号の説明】
１…半導体基板、２…Ｐウェル、３…電荷蓄積膜、４…ゲート絶縁膜、５…ソース・ドレイン不純物領域、６…第１の共有不純物領域、７…第２の供給不純物領域、８…層間絶縁膜、１０…素子分離絶縁層、２０…第１の電圧供給手段、３０…第２の電圧供給手段、３１…第１の酸化膜、３２…窒化膜、３３…第２の酸化膜、ＣＨ…チャネル形成領域、ＢＳＬ１ａ等…第１の上部配線、ＢＳＬ１ｂ等…第２の上部配線、Ｍ１等…メモリトランジスタ、Ｓ１等…セレクトトランジスタ、ＳＧ１１等…セレクトゲート線、ＷＬ１等…ワード線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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