(57)【要約】【課題】基板面積の増大を招く受動素子を使用することなく、信号の立上がりのみ又は立下がりのみにおける遅延時間を増大させることができる回路を含む半導体集積回路を提供する。【解決手段】この半導体集積回路は、互いに並列に接続されたＰチャネルＭＯＳトランジスタＱＰ１１及びＱＰ１２と互いに直列に接続されたＮチャネルＭＯＳトランジスタＱＮ１１及びＱＮ１２とを含み、入力信号を反転して出力する第１段の反転回路と、互いに直列に接続されたＰチャネルＭＯＳトランジスタＱＰ２１及びＱＰ２２と互いに並列に接続されたＮチャネルＭＯＳトランジスタＱＮ２１及びＱＮ２２とを含み、第１段の反転回路の出力信号を反転して出力する第２段の反転回路とを具備する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
互いに並列に接続された複数のＰチャネルＭＯＳトランジスタと互いに直列に接続された複数のＮチャネルＭＯＳトランジスタとを含み、入力信号を反転して出力する第１段の反転回路であって、前記複数のＰチャネルＭＯＳトランジスタ及び前記複数のＮチャネルＭＯＳトランジスタのゲートに前記入力信号が印加され、前記複数のＰチャネルＭＯＳトランジスタのソースが高電位側の電源電位に接続され、前記複数のＰチャネルＭＯＳトランジスタ及び１つのＮチャネルＭＯＳトランジスタのドレインが前記第１段の反転回路の出力端子に接続され、もう１つのＮチャネルＭＯＳトランジスタのソースが低電位側の電源電位に接続された前記第１段の反転回路と、
互いに直列に接続された複数のＰチャネルＭＯＳトランジスタと互いに並列に接続された複数のＮチャネルＭＯＳトランジスタとを含み、前記第１段の反転回路の出力信号を反転して出力する第２段の反転回路であって、前記複数のＰチャネルＭＯＳトランジスタ及び前記複数のＮチャネルＭＯＳトランジスタのゲートに前記第１段の反転回路の出力信号が印加され、１つのＰチャネルＭＯＳトランジスタのソースが高電位側の電源電位に接続され、もう１つのＰチャネルＭＯＳトランジスタ及び前記複数のＮチャネルＭＯＳトランジスタのドレインが前記第２段の反転回路の出力端子に接続され、前記複数のＮチャネルＭＯＳトランジスタのソースが低電位側の電源電位に接続された前記第２段の反転回路と、
を具備する半導体集積回路。
【請求項２】
前記第１段の反転回路が、利得係数が比較的大きい少なくとも１つのＰチャネルＭＯＳトランジスタと、利得係数が比較的小さい少なくとも１つのＮチャネルＭＯＳトランジスタとを含み、
前記第２段の反転回路が、利得係数が比較的小さい少なくとも１つのＰチャネルＭＯＳトランジスタと、利得係数が比較的大きい少なくとも１つのＮチャネルＭＯＳトランジスタとを含む、
請求項１記載の半導体集積回路。
【請求項３】
互いに直列に接続された複数のＰチャネルＭＯＳトランジスタと互いに並列に接続された複数のＮチャネルＭＯＳトランジスタとを含み、入力信号を反転して出力する第１段の反転回路であって、前記複数のＰチャネルＭＯＳトランジスタ及び前記複数のＮチャネルＭＯＳトランジスタのゲートに前記入力信号が印加され、１つのＰチャネルＭＯＳトランジスタのソースが高電位側の電源電位に接続され、もう１つのＰチャネルＭＯＳトランジスタ及び前記複数のＮチャネルＭＯＳトランジスタのドレインが前記第１段の反転回路の出力端子に接続され、前記複数のＮチャネルＭＯＳトランジスタのソースが低電位側の電源電位に接続された前記第１段の反転回路と、
互いに並列に接続された複数のＰチャネルＭＯＳトランジスタと互いに直列に接続された複数のＮチャネルＭＯＳトランジスタとを含み、前記第１段の反転回路の出力信号を反転して出力する第２段の反転回路であって、前記複数のＰチャネルＭＯＳトランジスタ及び前記複数のＮチャネルＭＯＳトランジスタのゲートに前記第１段の反転回路の出力信号が印加され、前記複数のＰチャネルＭＯＳトランジスタのソースが高電位側の電源電位に接続され、前記複数のＰチャネルＭＯＳトランジスタ及び１つのＮチャネルＭＯＳトランジスタのドレインが前記第２段の反転回路の出力端子に接続され、もう１つのＮチャネルＭＯＳトランジスタのソースが低電位側の電源電位に接続された前記第２段の反転回路と、
を具備する半導体集積回路。
【請求項４】
前記第１段の反転回路が、利得係数が比較的小さい少なくとも１つのＰチャネルＭＯＳトランジスタと、利得係数が比較的大きい少なくとも１つのＮチャネルＭＯＳトランジスタとを含み、
前記第２段の反転回路が、利得係数が比較的大きい少なくとも１つのＰチャネルＭＯＳトランジスタと、利得係数が比較的小さい少なくとも１つのＮチャネルＭＯＳトランジスタとを含む、
請求項３記載の半導体集積回路。
【請求項５】
前記第１段及び第２段の反転回路の各々が、
利得係数が比較的大きい第１のＰチャネルＭＯＳトランジスタと、
利得係数が比較的小さい第２のＰチャネルＭＯＳトランジスタと、
利得係数が比較的大きい第１のＮチャネルＭＯＳトランジスタと、
利得係数が比較的小さい第２のＮチャネルＭＯＳトランジスタと、
を含む、請求項２又は４記載の半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、入力信号を遅延時間を伴って出力するバッファ回路又は遅延回路を含む半導体集積回路に関し、特に、そのような回路がＣＭＯＳトランジスタを用いて構成された半導体集積回路に関する。
【０００２】
【従来の技術】
一般に、ＣＭＯＳトランジスタを用いて構成されたバッファ回路又は遅延回路においては、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとがコンプリメンタリ動作を行うので、信号の立上がりにおける遅延時間と信号の立下がりにおける遅延時間とが、ほとんど同一であった。
【０００３】
しかしながら、回路の用途によっては、信号の立上がりのみ又は立下がりのみにおける遅延時間を増大させる必要が生じる場合もあり、例えば、下記の特許文献１には、そのような信号遅延回路が開示されている。この信号遅延回路においては、Ｐ型及びＮ型ＭＯＳトランジスタのゲートを互いに接続して入力端子とし、両ＭＯＳトランジスタのソースはそれぞれ電源ＶＤＤ及びＧＮＤに接続し、両ＭＯＳトランジスタのドレイン間には抵抗を接続する。そして、Ｎ型ＭＯＳトランジスタのドレインには、一端をＧＮＤに接続した容量と波形整形回路とを接続し、波形整形回路の出力側を出力端子とする。
【０００４】
この信号遅延回路によれば、信号の立下がりのみにおける遅延時間を増大させることができるものの、受動素子である抵抗及び容量が必要となるので、基板面積が増大してしまう。
【０００５】
【特許文献１】
特開平５−１１０３９６号公報（第１頁、図１）
【０００６】
【発明が解決しようとする課題】
そこで、上記の点に鑑み、本発明は、基板面積の増大を招く受動素子を使用することなく、信号の立上がりのみ又は立下がりのみにおける遅延時間を増大させることができるバッファ回路又は遅延回路を含む半導体集積回路を提供することを目的とする。
【０００７】
【課題を解決するための手段】
以上の課題を解決するため、本発明の第１の観点に係る半導体集積回路は、互いに並列に接続された複数のＰチャネルＭＯＳトランジスタと互いに直列に接続された複数のＮチャネルＭＯＳトランジスタとを含み、入力信号を反転して出力する第１段の反転回路であって、複数のＰチャネルＭＯＳトランジスタ及び複数のＮチャネルＭＯＳトランジスタのゲートに入力信号が印加され、複数のＰチャネルＭＯＳトランジスタのソースが高電位側の電源電位に接続され、複数のＰチャネルＭＯＳトランジスタ及び１つのＮチャネルＭＯＳトランジスタのドレインが第１段の反転回路の出力端子に接続され、もう１つのＮチャネルＭＯＳトランジスタのソースが低電位側の電源電位に接続された第１段の反転回路と、互いに直列に接続された複数のＰチャネルＭＯＳトランジスタと互いに並列に接続された複数のＮチャネルＭＯＳトランジスタとを含み、第１段の反転回路の出力信号を反転して出力する第２段の反転回路であって、複数のＰチャネルＭＯＳトランジスタ及び複数のＮチャネルＭＯＳトランジスタのゲートに第１段の反転回路の出力信号が印加され、１つのＰチャネルＭＯＳトランジスタのソースが高電位側の電源電位に接続され、もう１つのＰチャネルＭＯＳトランジスタ及び複数のＮチャネルＭＯＳトランジスタのドレインが第２段の反転回路の出力端子に接続され、複数のＮチャネルＭＯＳトランジスタのソースが低電位側の電源電位に接続された第２段の反転回路とを具備する。
【０００８】
ここで、第１段の反転回路が、利得係数が比較的大きい少なくとも１つのＰチャネルＭＯＳトランジスタと、利得係数が比較的小さい少なくとも１つのＮチャネルＭＯＳトランジスタとを含み、第２段の反転回路が、利得係数が比較的小さい少なくとも１つのＰチャネルＭＯＳトランジスタと、利得係数が比較的大きい少なくとも１つのＮチャネルＭＯＳトランジスタとを含むことが望ましい。
【０００９】
また、本発明の第２の観点に係る半導体集積回路は、互いに直列に接続された複数のＰチャネルＭＯＳトランジスタと互いに並列に接続された複数のＮチャネルＭＯＳトランジスタとを含み、入力信号を反転して出力する第１段の反転回路であって、複数のＰチャネルＭＯＳトランジスタ及び複数のＮチャネルＭＯＳトランジスタのゲートに入力信号が印加され、１つのＰチャネルＭＯＳトランジスタのソースが高電位側の電源電位に接続され、もう１つのＰチャネルＭＯＳトランジスタ及び複数のＮチャネルＭＯＳトランジスタのドレインが第１段の反転回路の出力端子に接続され、複数のＮチャネルＭＯＳトランジスタのソースが低電位側の電源電位に接続された第１段の反転回路と、互いに並列に接続された複数のＰチャネルＭＯＳトランジスタと互いに直列に接続された複数のＮチャネルＭＯＳトランジスタとを含み、第１段の反転回路の出力信号を反転して出力する第２段の反転回路であって、複数のＰチャネルＭＯＳトランジスタ及び複数のＮチャネルＭＯＳトランジスタのゲートに第１段の反転回路の出力信号が印加され、複数のＰチャネルＭＯＳトランジスタのソースが高電位側の電源電位に接続され、複数のＰチャネルＭＯＳトランジスタ及び１つのＮチャネルＭＯＳトランジスタのドレインが第２段の反転回路の出力端子に接続され、もう１つのＮチャネルＭＯＳトランジスタのソースが低電位側の電源電位に接続された第２段の反転回路とを具備する。
【００１０】
ここで、第１段の反転回路が、利得係数が比較的小さい少なくとも１つのＰチャネルＭＯＳトランジスタと、利得係数が比較的大きい少なくとも１つのＮチャネルＭＯＳトランジスタとを含み、第２段の反転回路が、利得係数が比較的大きい少なくとも１つのＰチャネルＭＯＳトランジスタと、利得係数が比較的小さい少なくとも１つのＮチャネルＭＯＳトランジスタとを含むことが望ましい。
【００１１】
以上において、第１段及び第２段の反転回路の各々が、利得係数が比較的大きい第１のＰチャネルＭＯＳトランジスタと、利得係数が比較的小さい第２のＰチャネルＭＯＳトランジスタと、利得係数が比較的大きい第１のＮチャネルＭＯＳトランジスタと、利得係数が比較的小さい第２のＮチャネルＭＯＳトランジスタとを含むようにしても良い。
【００１２】
本発明によれば、ＭＯＳトランジスタの接続及び利得係数の違いによって遅延時間を調節するので、基板面積の増大を招く受動素子を使用することなく、信号の立上がりのみ又は立下がりのみにおける遅延時間を増大させることができる。
【００１３】
【発明の実施の形態】
以下、図面に基いて本発明の実施の形態について説明する。尚、同一の要素には同一の番号を付して説明を省略する。
図１に、本発明の第１の実施形態に係る半導体集積回路に含まれている回路を示す。この回路は、第１段の反転回路１０と第２段の反転回路２０とを有しており、入力信号を所定の遅延時間を伴って出力するバッファ回路又は遅延回路である。
【００１４】
図１に示すように、第１段の反転回路１０は、並列に接続されたＰチャネルＭＯＳトランジスタＱＰ１１及びＱＰ１２と、直列に接続されたＮチャネルＭＯＳトランジスタＱＮ１１及びＱＮ１２とを含んでおり、これらのトランジスタのゲートには、入力信号が印加される。
【００１５】
一方、第２段の反転回路２０は、直列に接続されたＰチャネルＭＯＳトランジスタＱＰ２１及びＱＰ２２と、並列に接続されたＮチャネルＭＯＳトランジスタＱＮ２１及びＱＮ２２とを含んでおり、これらのトランジスタのゲートには、第１段の反転回路１０の出力信号が印加される。
【００１６】
このように、トランジスタの並列と直列を使い分けることにより、第１段の反転回路１０においては信号の立下がりが遅くなり、第２段の反転回路２０においては信号の立上がりが遅くなる。さらに、トランジスタの利得係数を使い分けることにより、信号の立上がりと立下がりにおける遅延時間の差を大きくすることができる。
【００１７】
具体的には、第１段の反転回路１０において、少なくとも１つのＰチャネルＭＯＳトランジスタの利得係数を比較的大きくすると共に、少なくとも１つのＮチャネルＭＯＳトランジスタの利得係数を比較的小さくする。また、第２段の反転回路２０において、少なくとも１つのＰチャネルＭＯＳトランジスタの利得係数を比較的小さくすると共に、少なくとも１つのＮチャネルＭＯＳトランジスタの利得係数を比較的大きくする。
【００１８】
ＭＯＳトランジスタの利得係数βは、次式で表される。
β＝（Ｗ／Ｌ）・μＣ
ここで、Ｗは、ＭＯＳトランジスタのチャネル幅、Ｌは、ＭＯＳトランジスタのチャネル長、μは、ＰチャネルＭＯＳトランジスタにおいては正孔易動度、ＮチャネルＭＯＳトランジスタにおいては電子易動度、Ｃは、単位面積当りのゲート絶縁膜の容量を表す。従って、例えば、チャネル幅Ｗを大きくしてチャネル長Ｌを小さくすると利得係数βが大きくなり、チャネル幅Ｗを小さくしてチャネル長Ｌを大きくすると利得係数βが小さくなる。
【００１９】
図２に、図１に示す回路のレイアウト例を示す。半導体基板上に、ゲート絶縁膜を介してゲート電極が形成され、ゲート電極の両側に不純物拡散領域が形成される。これらにより、複数のＰチャネルＭＯＳトランジスタ及び複数のＮチャネルＭＯＳトランジスタが構成されている。さらに、層間絶縁膜を介して、第１の配線層が形成される。
【００２０】
図２に示すように、Ｐ型不純物拡散領域１１〜１３において第１段の反転回路１０のＰチャネルＭＯＳトランジスタＱＰ１１及びＱＰ１２が形成され、Ｎ型不純物拡散領域１４〜１６において第１段の反転回路１０のＮチャネルＭＯＳトランジスタＱＮ１１及びＱＮ１２が形成されている。また、Ｐ型不純物拡散領域２１〜２３において第２段の反転回路２０のＰチャネルＭＯＳトランジスタＱＰ２１及びＱＰ２２が形成され、Ｎ型不純物拡散領域２４〜２６において第２段の反転回路２０のＮチャネルＭＯＳトランジスタＱＮ２１及びＱＮ２２が形成されている。
【００２１】
図２においては、第１段の反転回路１０の４つのトランジスタのゲート電極、及び、それに接続される配線が、参照番号１７で示され、第２段の反転回路２０の４つのトランジスタのゲート電極、及び、それに接続される配線が、参照番号２７で示されている。また、トランジスタＱＰ１２について、チャネル幅Ｗ及びチャネル長Ｌが示されている。
【００２２】
各トランジスタのチャネル幅及びチャネル長から分かるように、第１段の反転回路１０は、利得係数が比較的大きいＰチャネルＭＯＳトランジスタＱＰ１１と、利得係数が比較的小さいＰチャネルＭＯＳトランジスタＱＰ１２と、利得係数が比較的大きいＮチャネルＭＯＳトランジスタＱＮ１１と、利得係数が比較的小さいＮチャネルＭＯＳトランジスタＱＮ１２とを含んでいる。
【００２３】
また、第２段の反転回路２０は、利得係数が比較的大きいＰチャネルＭＯＳトランジスタＱＰ２２と、利得係数が比較的小さいＰチャネルＭＯＳトランジスタＱＰ２１と、利得係数が比較的大きいＮチャネルＭＯＳトランジスタＱＮ２２と、利得係数が比較的小さいＮチャネルＭＯＳトランジスタＱＮ２１とを含んでいる。
【００２４】
このようにすれば、ゲート電極及び不純物拡散領域の形状を統一できるので、配線層のみを変更することにより、第１段の反転回路１０と第２段の反転回路２０とを作り分けることができる。
【００２５】
図３に、図１に示す回路における入力信号と出力信号との比較を示す。この回路においては、信号の立上がりにおける遅延時間ＴＨが、信号の立下がりにおける遅延時間ＴＬよりも大きくなっている。
【００２６】
次に、本発明の第２の実施形態について説明する。
図４に、本発明の第２の実施形態に係る半導体集積回路に含まれている回路を示す。この回路は、第１段の反転回路３０と第２段の反転回路４０とを有しており、入力信号を所定の遅延時間を伴って出力するバッファ回路又は遅延回路である。
【００２７】
図４に示すように、第１段の反転回路３０は、直列に接続されたＰチャネルＭＯＳトランジスタＱＰ３１及びＱＰ３２と、並列に接続されたＮチャネルＭＯＳトランジスタＱＮ３１及びＱＮ３２とを含んでおり、これらのトランジスタのゲートには、入力信号が印加される。
【００２８】
一方、第２段の反転回路４０は、並列に接続されたＰチャネルＭＯＳトランジスタＱＰ４１及びＱＰ４２と、直列に接続されたＮチャネルＭＯＳトランジスタＱＮ４１及びＱＮ４２とを含んでおり、これらのトランジスタのゲートには、第１段の反転回路の出力信号が印加される。
【００２９】
このように、トランジスタの直列と並列を使い分けることにより、第１段の反転回路３０においては信号の立上がりが遅くなり、第２段の反転回路４０においては信号の立下がりが遅くなる。さらに、トランジスタの利得係数を使い分けることにより、信号の立上がりと立下がりにおける遅延時間の差を大きくすることができる。
【００３０】
具体的には、第１段の反転回路３０において、少なくとも１つのＰチャネルＭＯＳトランジスタの利得係数を比較的小さくすると共に、少なくとも１つのＮチャネルＭＯＳトランジスタの利得係数を比較的大きくする。また、第２段の反転回路４０において、少なくとも１つのＰチャネルＭＯＳトランジスタの利得係数を比較的大きくすると共に、少なくとも１つのＮチャネルＭＯＳトランジスタの利得係数を比較的小さくする。
【００３１】
図５に、図４に示す回路のレイアウト例を示す。図５に示すように、Ｐ型不純物拡散領域３１〜３３において第１段の反転回路３０のＰチャネルＭＯＳトランジスタＱＰ３１及びＱＰ３２が形成され、Ｎ型不純物拡散領域３４〜３６において第１段の反転回路３０のＮチャネルＭＯＳトランジスタＱＮ３１及びＱＮ３２が形成されている。また、Ｐ型不純物拡散領域４１〜４３において第２段の反転回路４０のＰチャネルＭＯＳトランジスタＱＰ４１及びＱＰ４２が形成され、Ｎ型不純物拡散領域４４〜４６において第２段の反転回路４０のＮチャネルＭＯＳトランジスタＱＮ４１及びＱＮ４２が形成されている。
【００３２】
図５においては、それらのトランジスタの中で、トランジスタＱＰ３１について、チャネル幅Ｗ及びチャネル長Ｌが示されている。また、第１段の反転回路３０の４つのトランジスタのゲート電極、及び、それに接続される配線が、参照番号３７で示され、第２段の反転回路４０の４つのトランジスタのゲート電極、及び、それに接続される配線が、参照番号４７で示されている。
【００３３】
各トランジスタのチャネル幅及びチャネル長から分かるように、第１段の反転回路３０は、利得係数が比較的大きいＰチャネルＭＯＳトランジスタＱＰ３２と、利得係数が比較的小さいＰチャネルＭＯＳトランジスタＱＰ３１と、利得係数が比較的大きいＮチャネルＭＯＳトランジスタＱＮ３２と、利得係数が比較的小さいＮチャネルＭＯＳトランジスタＱＮ３１とを含んでいる。
【００３４】
また、第２段の反転回路４０は、利得係数が比較的大きいＰチャネルＭＯＳトランジスタＱＰ４１と、利得係数が比較的小さいＰチャネルＭＯＳトランジスタＱＰ４２と、利得係数が比較的大きいＮチャネルＭＯＳトランジスタＱＮ４１と、利得係数が比較的小さいＮチャネルＭＯＳトランジスタＱＮ４２とを含んでいる。
【００３５】
このようにすれば、ゲート電極及び不純物拡散領域の形状を統一できるので、配線層のみを変更することにより、第１段の反転回路３０と第２段の反転回路４０とを作り分けることができる。
【００３６】
図６に、図４に示す回路における入力信号と出力信号との比較を示す。この回路においては、信号の立下がりにおける遅延時間ＴＬが、信号の立上がりにおける遅延時間ＴＨよりも大きくなっている。
【図面の簡単な説明】
【図１】本発明の第１の実施形態における回路を示す回路図。
【図２】図１に示す回路のレイアウト例を示す図。
【図３】図１に示す回路における入力信号と出力信号との比較を示す図。
【図４】本発明の第２の実施形態における回路を示す回路図。
【図５】図４に示す回路のレイアウト例を示す図。
【図６】図４に示す回路における入力信号と出力信号との比較を示す図。
【符号の説明】
１０、３０  第１段の反転回路、  １１〜１３、２１〜２３、３１〜３３、４１〜４３  Ｐ型不純物拡散領域、  １４〜１６、２４〜２６、３４〜３６、４４〜４６  Ｎ型不純物拡散領域、  １７、２７、３７、４７  ゲート電極及びそれに接続される配線、  ２０、４０  第２段の反転回路、  ＱＰ１１〜ＱＰ４２  ＰチャネルＭＯＳトランジスタ、  ＱＮ１１〜ＱＮ４２  ＮチャネルＭＯＳトランジスタ、  Ｗ  チャネル幅、  Ｌ  チャネル長
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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