(57)【要約】【課題】インピーダンス変化値を高精密にセンシングするインピーダンス比較集積回路を提供する。【解決手段】毎周期のアクティブ区間では第１入力端子１２と第２入力端子１４に各々電流を供給するための電流ミラー回路１４０と、毎周期のノンアクティブ区間では第１入力端子１２と第２入力端子１４に各々放電パスを供給するための放電手段と、アクティブ区間で第１入力端子１２と第２入力端子１４を通じて各々入力された信号を差動増幅するための差動増幅回路１６０と、差動増幅手段の出力信号に応答して第１出力端子に第１出力信号を出力するための第１出力手段を含む。従って、第１入力端子１２及び第２入力端子１４に各々発生する寄生インピーダンス差異を最少化して入力オフセットエラーを減少させ、正確なインピーダンスセンシングが可能である。【選択図】　　　図２
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【特許請求の範囲】
【請求項１】
毎周期のアクティブ区間では第１入力端子と第２入力端子に各々電流を供給するための電流ミラー手段と、
前記毎周期のノンアクティブ区間では前記第１入力端子と第２入力端子に各々放電パスを提供するための放電手段と、
前記アクティブ区間で前記第１入力端子と第２入力端子を通じて各々入力された信号を差動増幅するための差動増幅手段と、
前記差動増幅手段の出力信号に応答して第１出力端子に第１出力信号を出力するための第１出力手段とを備えることを特徴とするインピーダンス比較集積回路。
【請求項２】
前記電流ミラー手段は、
バイアス抵抗により設定された基準電流に対応する出力電流を発生する第１電流ソースと、
前記第１電流ソースの出力電流に対応するシンク電流を提供するための電流シンクと、
前記電流シンクのシンク電流に応答して複数の出力電流を前記第１及び第２入力端子に各々提供するための第２電流ソースとを備えることを特徴とする請求項１に記載のインピーダンス比較集積回路。
【請求項３】
前記電流ミラー手段は、
固定モードでは前記電流シンクを常にオン状態に維持し、
ノーマルモードでは前記毎周期のアクティブ区間で、前記電流シンクをオンさせ、ノンアクティブ区間ではオフさせるモードスイッチング手段をさらに備えることを特徴とする請求項２に記載のインピーダンス比較集積回路。
【請求項４】
前記差動増幅手段は、
前記第１入力端子及び第２入力端子の信号を各々入力して差動増幅された第１及び第２電流信号を各々発生するエミッタカップルトランジスター対により構成されたことを特徴とする請求項１に記載のインピーダンス比較集積回路。
【請求項５】
前記第１出力手段は
前記第１電流信号に応答して第１ノードに第１シンク電流を提供する第１電流シンク手段と、
前記第２電流信号に応答して第２ノードに第２シンク電流を提供する第２電流シンク手段と、
前記第１ノードと第２ノードに連結された電流ソースと、
前記第１ノードに連結され、第１ノードに供給される電流を充電するキャパシタとを備えることを特徴とする請求項４に記載のインピーダンス比較集積回路。
【請求項６】
前記集積回路は、
前記積分積手段の出力信号をバッファリングするためのバッファ手段と、
前記バッファ手段の出力信号をシュミットトリガリングするシュミットトリガ手段と、
前記シュミットトリガリングされた信号を第２出力端子に出力するための第２出力手段をさらに備えたことを特徴とする請求項５に記載のインピーダンス比較集積回路。
【請求項７】
前記バッファ手段は、
前記第１ノードに連結され、前記第１出力信号をバッファリングするための第１バッファと、
前記第２ノードに連結され、前記第１バッファによる第１ノードの電流損失を補償するための第２バッファとを備えることを特徴とする請求項６に記載のインピーダンス比較集積回路。
【請求項８】
前記第２出力手段は、
オープンコレクタ方式であることを特徴とする請求項６に記載のインピーダンス比較集積回路。
【請求項９】
前記第１出力手段は
ノーマルモードでは前記第１電流信号に対応する電流シンクを前記第１出力端子に提供し、固定モードでは前記毎周期のアクティブ区間で、前記第１出力端子に前記第１電流信号に対応する電流シンクを提供し、ノンアクティブ区間で前記第１出力端子に前記第１電流信号に対応するソース電流を提供する第１駆動手段と、
ノーマルモードでは前記第２電流信号に対応するソース電流を前記第１出力端子に提供し、固定モードでは前記毎周期のアクティブ区間で前記第１出力端子に前記第２電流信号に対応するソース電流を提供し、ノンアクティブ区間で前記第１出力端子に前記第２電流信号に対応するシンク電流を提供する第２駆動手段を備えたことを特徴とする請求項４に記載のインピーダンス比較集積回路。
【請求項１０】
前記集積回路は
所定周期のクロック信号を発生するクロック発生手段と、
前記クロック信号を入力してアクティブ区間とノンアクティブ区間を有するタイミング制御信号を発生するタイミング制御手段と、
ノーマルモード及び固定モードを選択するための外部制御信号を入力するための制御入力端子と、
前記外部制御信号とタイミング制御信号を組合わせて前記ノーマルモード及び固定モードを制御するモード制御信号を発生するモード制御信号発生手段とを備えたことを特徴とする請求項９に記載のインピーダンス比較集積回路。
【請求項１１】
前記集積回路は、
前記第２出力端子を通じて出力される第２出力信号のチャタリングを防止するために、前記第１出力端子に外部キャパシタを連結して低帯域フィルタの時定数を調整することを特徴とする請求項６に記載のインピーダンス比較集積回路。
【請求項１２】
前記集積回路は
前記第１出力端子に外部抵抗を連結して前記第１及び第２入力端子間の差値を瞬時的変化値に出力することを特徴とする請求項６に記載のインピーダンス比較集積回路。
【請求項１３】
前記第１入力端子にはセンシング用キャパシタを連結し、前記第２入力端子には基準キャパシタを連結することを特徴とする請求項６に記載のインピーダンス比較集積回路。
【請求項１４】
前記第１入力端子にはセンシング用抵抗を連結し、前記第２入力端子には基準抵抗を連結することを特徴とする請求項６に記載のインピーダンス比較集積回路。
【請求項１５】
前記第１入力端子と第２入力端子に発生される寄生インピーダンスの差異を最少化するために、前記第１入力端子と第２入力端子はパッケージを間において、互いに対称的に配置されることを特徴とする請求項６に記載のインピーダンス比較集積回路。
【請求項１６】
前記第１入力端子と第２入力端子に発生される寄生インピーダンスの差異を最少化するために、前記第１入力端子と第２入力端子は電源端子を間において互いに対称的に配置されることを特徴とする請求項６に記載のインピーダンス比較集積回路。
【請求項１７】
外部制御信号とクロック信号を組合わせてアクティブ区間とノンアクティブ区間が周期的に示されるタイミング制御信号とノーマルモード及び固定モードを制御するためのモード制御信号を発生するための制御信号発生手段と、
前記タイミング制御信号とモード制御信号に応答して第１入力端子と第２入力端子に各々電流を供給するための電流ミラー手段と、
前記タイミング制御信号のノンアクティブ区間では前記第１入力端子と第２入力端子に各々放電パスを提供するための放電手段と、
前記アクティブ区間で前記第１入力端子と第２入力端子を通じて各々入力された信号を差動増幅して第１及び第２電流信号を出力する差動増幅手段と、
ノーマルモードでは前記第１電流信号に対応するシンク電流を前記第１出力端子に提供し、前記第２電流信号に対応するソース電流を前記第１出力端子に提供し、固定モードでは前記毎周期のアクティブ区間で前記第１出力端子に前記第１電流信号に対応するシンク電流を提供し、ノンアクティブ区間で前記第１出力端子に前記第１電流信号に対応するソース電流を提供し、前記毎周期のアクティブ区間で前記第１出力端子に前記第２電流信号に対応するソース電流を提供し、ノンアクティブ区間で前記第１出力端子に前記第２電流信号に対応するシンク電流を提供して第１出力端子に第１出力信号を出力するための第１出力手段と、
前記第１出力信号をバッファリングするためのバッファ手段と、
前記バッファ手段の出力信号をシュミットトリガリングするシュミットトリガ手段と、
前記シュミットトリガリングされた信号を第２出力端子に出力するための第２出力手段とを備えることを特徴とするインピーダンス比較集積回路パッケージ。
【請求項１８】
前記電流ミラー手段は、
バイアス抵抗により設定された基準電流に対応する出力電流を発生する第１電流ソースと、
前記第１電流ソースの出力電流に対応するシンク電流を提供するための電流シンクと、
前記電流シンクのシンク電流に応答して複数の出力電流を前記第１及び第２入力端子に各々提供するための第２電流ソースを備えることを特徴とする請求項１７に記載のインピーダンス比較集積回路パッケージ。
【請求項１９】
前記第１出力手段は
前記第１電流信号に応答して第１ノードに第１シンク電流を提供する第１電流シンク手段と、
前記第２電流信号に応答して第２ノードに第２シンク電流を提供する第２電流シンク手段と、を備え、
前記バッファ手段は、
前記第１ノードに連結され前記第１出力信号をバッファリングするための第１バッファと、
前記第２ノードに連結され前記第１バッファによる第１ノードの電流損失を補償するための第２バッファとを備えることを特徴とする請求項１７に記載のインピーダンス比較集積回路パッケージ。
【請求項２０】
前記インピーダンス比較集積回路チップが一つ又は２倍数個ずつ一体にパッケージングされ、少なくとも一つ以上のチップの入出力ピンは前記パッケージの一側に配列され、対応される少なくとも一つ以上の他のチップの入出力ピンは他の側に配列されることを特徴とする請求項１７に記載のインピーダンス比較集積回路パッケージ。
【請求項２１】
前記いずれか一側で入力ピンは少なくとも一つ以上の他のピンを間において、互いに対称されるように配置されたことを特徴とする請求項２０に記載のインピーダンス比較集積回路パッケージ。
【請求項２２】
前記いずれか一側で入力ピンは並べて配置されたことを特徴とする請求項２０に記載のインピーダンス比較集積回路パッケージ。
【請求項２３】
内部中間に水平支持板を有し、水平支持板の下部と上部に空間部を有する円筒形ケースと、
前記水平支持板に定着され支持され、水平支持板を通じて複数の外部リード線が前記下部空間部に突出され、インピーダンス比較集積回路チップが実装された印刷回路基板と、
前記印刷回路基板に設けられ、前記上部空間部に突出された導電性弾性端子と、
前記ケースの上端に結合され、下面に形成され前記導電性弾性端子と電気的に接触される下部電極層と、上面に形成され外部タッチされる上部電極層を有する絶縁体基板とを備えることを特徴とするタッチスイッチ。
【請求項２４】
前記タッチスイッチは、
前記上部電極層に導電性弾性体が結合されたことを特徴とする請求項２３に記載のタッチスイッチ。
【請求項２５】
前記導電性弾性体の結合は上部電極層の中央に導電性棒を付着し、前記導電性棒に導電性ゴムキャップを被せて形成されたことを特徴とする請求項２４に記載のタッチスイッチ。
【請求項２６】
前記複数の外部リード線のうちの出力リード線が外郭に配置されたことを特徴とする請求項２３に記載のタッチスイッチ。
【請求項２７】
内部中間に水平支持板を有し、水平支持板の下部と上部に空間部を有する円筒形ケースと、
前記ケースの上端に結合され、前記水平支持板を通じて複数の外部リード線が前記下部空間部に突出され、インピーダンス比較集積回路チップが下面に実装された印刷回路基板と、
前記印刷回路基板の上面に形成され、下面のインピーダンス比較集積回路と電気的に連結された電極層とを備えることを特徴とするタッチスイッチ。
【請求項２８】
前記タッチスイッチは、
前記電極層に導電性弾性体が結合されたことを特徴とする請求項２７に記載のタッチスイッチ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はインピーダンス比較集積回路に関するものであり、より詳細には、容量性接触センサーのセンシング信号をインターフェースするための集積回路に関するものである。
【０００２】
【従来の技術】
一般に、インピーダンス比較器は、例えば、人が接近する時の予め設置された電極と人間との間に誘起されるキャパシタンスの変化を感知したり、他の応用として湿度の変化など外部環境の変化によって誘起される抵抗の微細な変化を感知するために使用したり、またはインダクタンスの変化を感知するようにするものである。かつ複合されたインピーダンスの成分を感知するにも使用される。
【０００３】
最近、家電製品、例えば、液晶モニターなどのスイッチを既存の押すスイッチ方式からタッチスイッチ方式に転換されている。タッチスイッチ方式は、製品の全面カバー内側に電極を設け、電極部位を指でタッチすると、電極と人間との間に誘起されるキャパシタンスの変化をセンシングし、このセンシング信号をスイッチ信号としてマイクロプロセッサーあるいはマイクロコンピュータなどに伝達する方式である。
【０００４】
従って、家電製品の大型化で全面カバーの厚さが厚くなるにつれて、タッチスイッチのキャパシタンスは減少されるので、センシングされるキャパシタンスの値も相当に微細な大きさで変わるので、さらに正確な信号検出を必要とする。
【０００５】
また、最近ではエネルギー節約の面で、家電製品の消費電力量、特にスタンバイ状態での消費電力量を規制する動きが各国家別に実施されている。
【０００６】
従来のインピーダンス比較方法では、測定用キャパシタに電流を充放電しながら、充放電の周波数あるいは時間を測定して基準になる周波数または時間と比較してキャパシタの大小を比較したが、この方法では、各々の電圧比較器誤差、充放電基準電圧の誤差と充放電を制御するスイッチの時間遅延誤差などが影響を及ぼして、測定誤差が過度になる。
【０００７】
図１に示すように、従来技術では測定しょうとするキャパシタと電流ソースを結合し、キャパシタに充電される電圧レベルと放電されるレベルを各々電圧比較器Ｕ１Ａ、Ｕ１Ｂを利用して比較し、制御することにより発生される周波数を検知したり充電時間を測定してキャパシタンスの差異を比較する。この場合、基準キャパシタＣＡと測定キャパシタＣＢに充電された電圧を比較するために、電圧比較器Ｕ１Ａ、Ｕ１Ｂに充電上側基準電圧ＶＣＨと充電下側基準電圧ＶＣＬを発生させ、比較器の非反転端子ＶＩＮ＋に各々印加しなければならなく、充電と放電が完了される時点にロジック回路を通じた充放電制御スイッチを稼動しなければならない。
【０００８】
この場合、電圧比較器Ｕ１Ａ、Ｕ１Ｂの入力オフセット電圧（Ｖ＿ｏｆｆｓｅｔ）は比較器の比較エラーを発生させる。また、基準電圧ＶＣＨ、ＶＣＬの発生において、二つの比較器に印加される電圧が同一に発生されないので、基準電圧発生エラー（Ｖｒｅｆ＿ｄｉｆｆ）が上側と下側充電レベルに各々示されるので、結局出力周波数の誤差を発生させる。
【０００９】
また、放電スイッチ稼動のために、スイッチ制御をする回路の基本的な伝達場所と伝達経路の差異により、基準回路と測定回路の充電開始時間（Ｔｃｓ）の差異が生じられ、これにより出力誤差が大きくなる。
【００１０】
従って、最終の出力エラー（Ｔ＿ｏｕｔ＿ｅｒｒ）は次の数式に示される。
Ｔ＿ｏｕｔ＿ｅｒｒ∝２ｘＶ＿ｏｆｆｓｅｔ＋４ｘＶｒｅｆ＿ｄｉｆｆ＋２ｘＴｃｓ
【００１１】
その他の同様の従来技術において、電圧比較器を使用し（又はインバータを使用）周波数あるいは充電時間を比較する回路では、前記の数式と類似する出力エラーを発生させるので、高精密のキャパシタ比較器に使用するには調整が必要であるので、量産適用において費用が増加する。また、充電と放電期間の間に充電用電流ソースが動作状態にあるので、比較器の電力消費が大きい。
【００１２】
【発明が解決しようとする課題】
本発明の目的は、インピーダンス変化値を高精密にセンシングしてインターフェースすることができるインピーダンス比較集積回路を提供することにある。
【００１３】
本発明の他の目的は、消費電力を最少化することができるインピーダンス比較集積回路を提供することにある。
【００１４】
【課題を解決するための手段】
上述した目的を達成するための本発明のインピーダンス比較集積回路は、毎周期のアクティブ区間では第１入力端子と第２入力端子に各々電流を供給するための電流ミラー手段と、前記毎周期のノンアクティブ区間では前記第１入力端子と第２入力端子に各々放電パスを提供するための放電手段と、前記アクティブ区間で前記第１入力端子と第２入力端子を通じて各々入力された信号を差動増幅するための差動増幅手段と、前記差動増幅手段が出力信号に応答して第１出力端子に第１出力信号を出力するための第１出力手段とを備えることを特徴とする。
【００１５】
前記電流ミラー手段は、バイアス抵抗により設定された基準電流に対応する出力電流を発生する第１電流ソースと、前記第１電流ソースの出力電流に対応するシンク電流を提供するための電流シンクと、　前記電流シンクのシンク電流に応答して複数の出力電流を前記第１及び第２入力端子に各々提供するための第２電流ソースにより構成される。
【００１６】
固定モードでは、前記電流シンクを常にオン状態に維持し、ノーマルモードでは、前記毎周期のアクティブ区間で、前記電流シンクをオンさせ、ノンアクティブ区間ではオフさせるモードスイッチング手段をさらに含む。
【００１７】
このような、電流ミラー手段は第１及び第２入力端子に対する集積回路内部の寄生インピーダンスの差異を最少化させ、電力消費を最少化させる。
【００１８】
前記第１出力手段は、前記第１電流信号に応答して第１ノードに第１シンク電流を提供する第１電流シンク手段と、前記第２電流信号に応答して第２ノードに第２シンク電流を提供する第２電流シンク手段と、前記第１ノードと第２ノードに連結された電流ソースと、前記第１ノードに連結され、第１ノードに供給される電流を充電するキャパシタとを備える。従って、第１出力手段のキャパシタは出力信号のチャタリングを防止する。
【００１９】
前記集積回路は、前記積分積手段の出力信号をバッファリングするためのバッファ手段と、前記バッファ手段の出力信号をシュミットトリガリングするシュミットトリガ手段と、前記シュミットトリガリングされた信号を第２出力端子に出力するための第２出力手段をさらに備える。
【００２０】
前記バッファ手段は、前記第１ノードに連結され、前記第１出力信号をバッファリングするための第１バッファと、前記第２ノードに連結され、前記第１バッファによる第１ノードの電流損失を補償するための第２バッファとを備える。
【００２１】
また、前記第１出力手段は、ノーマルモードでは前記第１電流信号に対応する電流シンクを前記第１出力端子に提供し、固定モードでは前記毎周期のアクティブ区間で、前記第１出力端子に前記第１電流信号に対応する電流シンクを提供し、ノンアクティブ区間で前記第１出力端子に前記第１電流信号に対応するソース電流を提供する第１駆動手段と、ノーマルモードでは前記第２電流信号に対応するソース電流を前記第１出力端子に提供し、固定モードでは前記毎周期のアクティブ区間で前記第１出力端子に前記第２電流信号に対応するソース電流を提供し、ノンアクティブ区間で前記第１出力端子に前記第２電流信号に対応するシンク電流を提供する第２駆動手段を備える。
【００２２】
本発明の集積回路は、所定周期のクロック信号を発生するクロック発生手段と、前記クロック信号を入力してアクティブ区間とノンアクティブ区間を有するタイミング制御信号を発生するタイミング制御手段と、ノーマルモード及び固定モードを選択するための外部制御信号を入力するための制御入力端子と、前記外部制御信号とタイミング制御信号を組合わせて前記ノーマルモード及び固定モードを制御するモード制御信号を発生するモード制御信号発生手段とを備える。外部制御信号は制御端子にプルアップ回路を結合して外部制御端子をフローティング状態に置くと、ノーマルモードが実行される。また、プルダウン回路を結合して外部制御端子をフローティング状態に置くと、固定モードが実行される。
【００２３】
本発明で、第１入力端子と第２入力端子に発生される寄生インピーダンスの差異を最少化するために、前記第１入力端子と第２入力端子は互いに対称的に配置され、又はこれらの間に電源端子が配置される。
【００２４】
また、本発明では前記インピーダンス比較集積回路チップ偶数個にパッケージングされ、少なくとも一つ以上のチップの入出力ピンは前記パッケージの一側に配列され、対応される少なくとも一つ以上の他のチップの入出力ピンは他の側に配列されることを特徴とする。
【００２５】
本発明のパッケージでは、前記いずれか一側で入力ピンは少なくとも一つ以上の他のピンを間において互いに対称に配置され、又は前記いずれか一側で入力ピンは並べて配置される。
【００２６】
本発明の集積回路チップを利用してタッチスイッチモジュールを提供する。
【００２７】
タッチスイッチモジュールの一例は、内部中間に水平支持板を有し、水平支持板の下部と上部に空間部を有する円筒形ケースと、前記水平支持板に定着され支持され、水平支持板を通じて複数の外部リード線が前記下部空間部に突出され、インピーダンス比較集積回路チップが実装された印刷回路基板と、前記印刷回路基板に設けられ、前記上部空間部に突出された導電性弾性端子と、前記ケースの上端に結合されて下面に形成され前記導電性弾性端子と電気的に接触される下部電極層と、上面に形成されて外部タッチされる上部電極層を有する絶縁体基板とを備えることを特徴とする。
【００２８】
タッチスイッチモジュールは、前記上部電極層に導電性弾性体が結合されることが望ましく、導電性弾性体の結合は上部電極層の中央に導電性棒を付着し、導電性棒に導電性ゴムキャップを被せて形成されたことが望ましい。
【００２９】
本発明のタッチスイッチモジュールの他の例は、内部中間に水平支持板を有し、水平支持板の下部と上部に空間部を有する円筒形ケースと、前記ケースの上端に結合され、前記水平支持板を通じて複数の外部リード線が前記下部空間部に突出され、インピーダンス比較集積回路チップが下面に実装された印刷回路基板と、前記印刷回路基板の上面に形成され、下面のインピーダンス比較集積回路と電気的に連結された電極層とを備えることを特徴とする。
【００３０】
【発明の実施の形態】
以下、図面を参照して本発明の望ましい実施形態を詳細に説明する。
【００３１】
［第１実施形態］
図２は本発明によるインピーダンス比較集積回路の望ましい第１実施形態のブロック構成を示す。
【００３２】
本発明の第１実施形態の集積回路１００は、外部制御信号入力端子１０、第１入力端子１２、第２入力端子１４、第１出力端子１６、第２出力端子１８、第１電源端子２０、第２電源端子２２を含む。第１入力端子１２及び第２入力端子１４には各々センシングインピーダンス素子、例えば、キャパシタＣＡと、外部基準インピーダンス素子、例えば、キャパシタＣＢが各々連結される。第１電源端子２０には駆動電圧ＶＣＣが印加され、第２電源端子２２には接地電圧が印加される。
【００３３】
本発明の集積回路１００はクロック発生回路１１０、制御信号発生回路１２０、タイミング制御信号発生回路１２２、モード制御信号発生回路１２４、電流ミラー回路１４０、放電回路１５０、差動増幅回路１６０、第１出力回路１７０、積分回路１８０、バッファ回路１９０、シュミットトリガ回路２００、第２出力回路２１０を含む。
【００３４】
図３のクロック発生回路１１０は発振回路１１２とＤ−フリップフロップ１１４、１１６を含む。発振回路１１２はバイポーラトランジスター（Ｑ１〜Ｑ１５）、キャパシタＣ１及び抵抗Ｒ１〜Ｒ７を含み、図４のクロック信号ＣＬＫを発生する。
【００３５】
発振回路１１２は抵抗Ｒ１、トランジスター（Ｑ１〜Ｑ５、Ｑ１４）を通じて、バイアス電流を供給し、キャパシタＣ１、抵抗Ｒ２、トランジスター（Ｑ６〜Ｑ８）の充放電回路によりキャパシタＣ１を充放電させる。キャパシタＣ１の両端電圧はトランジスター（Ｑ９〜Ｑ１３）、抵抗Ｒ３〜Ｒ６のシュミットトリガ回路を通じて波形整形され、パルス信号が生成され、パルス信号は抵抗Ｒ７及びトランジスターＱ１５を通じてクロック信号ＣＬＫとして出力される。
【００３６】
クロック信号ＣＬＫに従って、Ｄ−フリップフロップ１１４、１１６は、図４の２分周信号ＦＱ１及び４分周信号ＦＱ２を各々発生する。
【００３７】
制御信号発生回路１２０はタイミング制御信号発生回路１２２及びモード制御信号発生回路１２４を含む。
【００３８】
図５に示すように、タイミング制御信号発生回路１２２はクロック信号ＣＬＫ、２分周信号ＦＱ１、４分周信号ＦＱ２を入力して、図４のタイミング制御信号Ｔ１、Ｔ２を発生する。タイミング制御信号発生回路１２２は、ＡＮＤゲートＸＧ１の２分周信号ＦＱ１及び４分周信号ＦＱ２を組合わせてタイミング制御信号Ｔ１を生成する。タイミング制御信号Ｔ１は、１クロック周期がハイ状態であるアクティブ区間と、３クロック周期がロー状態であるノンアクティブ区間とを有する。インバータＸＧ２はタイミング制御信号Ｔ１を反転させ、タイミング制御信号Ｔ２を生成する。
【００３９】
図６に示すように、モード制御信号発生回路１２４はＡＮＤゲートＸＧ３を通じて外部制御信号ＣＴＲとＴ２信号を組合わせて内部制御信号ＣＴＲ１を生成する。
【００４０】
図７に示すように、電流ミラー回路１４０は抵抗Ｒ８、Ｒ９、トランジスターＱ１６〜Ｑ２３、Ｑ２５を含む。電流ミラー回路１４０はＲ８、Ｑ１６、Ｑ１７、Ｑ１８により基準電流を発生し、電流ミラーＱ１９、Ｑ２０、電流ミラーＱ２２、Ｑ２３、Ｑ２５を通じてノードＮ１、ノードＮ２に各々同一の電流を供給する。電流ミラー回路１４０はＲ９及びＱ２１を通じて提供された内部制御信号ＣＴＲ１に応答して動作制御される。
【００４１】
即ち、ノーマルモード、ＣＴＲがハイ状態である場合には、Ｔ２のロー区間では電流ミラー回路を通じて電流供給が可能であり、ハイ区間では電流供給を停止させる。即ち、ノーマルモードでは４クロック周期毎に１クロック周期間のみ電流ミラーが動作し、その他の３クロック周期間は動作を停止して電力消費を最少化する。
【００４２】
しかし、固定モード、ＣＴＲがロー状態である場合には、Ｔ２に関係なしに、常に電流ミラー回路１４０は動作状態を維持する。
【００４３】
放電回路１５０は抵抗Ｒ１０〜Ｒ１３及びトランジスターＱ２６、Ｑ２９により構成される。トランジスターＱ２６及びＱ２９はＴ２信号に応答してＴ２信号のロー区間である１クロック周期間はオフ状態を維持して、入力端子１２，１４側に電流ミラー回路１４０から電流が供給されるようにする。Ｔ２信号のハイ区間である３クロック周期間はオン状態を維持してノードＮ１、Ｎ２に充電された電荷を接地に放電させる。放電時に急激な放電電流を防止するために抵抗Ｒ１２、Ｒ１３は適当な抵抗値を有する。
【００４４】
差動増幅回路１６０はトランジスターＱ２４、Ｑ２７、Ｑ２８により構成され、ノードＮ１、Ｎ２の両端電圧を比較してその差異値を含む電流信号対Ｉｏ１、Ｉｏ２を出力する。
【００４５】
図８に示すように、第１出力回路１７０はトランジスターＱ３０〜Ｑ３４を含む。
【００４６】
電流ミラーＱ３０、Ｑ３０Ａは電流信号Ｉｏ２に対応する電流信号をノードＮ３に提供し、電流ミラーＱ３１、Ｑ３２は電流信号Ｉｏ１に対応する電流信号をノードＮ４に提供する。電流ミラーＱ３３、Ｑ３４はノードＮ３、Ｎ４に電流信号を提供する。
【００４７】
積分回路１８０はノードＮ３と接地間に連結されたキャパシタ（Ｃ−ＬＰＦ）により構成される。従って、キャパシタ（Ｃ−ＬＰＦ）には、電流信号対Ｉｏ１、Ｉｏ２の差異値が充電される。ノードＮ３は第１出力端子１６に連結され、キャパシタ（Ｃ−ＬＰＦ）に充電された電圧信号を瞬時値アナログ信号として出力する。
【００４８】
バッファ回路１９０はトランジスターＱ３５〜Ｑ４４及び抵抗Ｒ１４〜Ｒ１７を含む。第１バッファ１９２はトランジスターＱ３５〜Ｑ３８及び抵抗Ｒ１４、Ｒ１５により構成され、第２バッファ１９４はトランジスターＱ３９〜Ｑ４２と抵抗Ｒ１６、Ｒ１７により構成される。第１バッファ１９２及び第２バッファ１９４はハイインピーダンスを有するエミッタフォロアを構成する。キャパシタ（Ｃ−ＬＰＦ）のキャパシタンスを小さく設計することがチップ設計上、キャパシタが占める面積を減少させることができるので、有利である。しかし、小さいキャパシタを使用する場合にはキャパシタが保持する電荷量が少ないのでバッファのローディング影響を受けて、キャパシタの電圧が変わるおそれがある。
【００４９】
これを防止するために、第１バッファ１９２は、第２バッファ１９４を通じた信号バッファリング時にノードＮ３で損失される信号成分を補償するためにノードＮ４をバッファリングするダミーバッファである。従って、バッファリングによるセンシング信号の誤差が最少化される。
【００５０】
シュミットトリガ回路２００はトランジスターＱ４５〜Ｑ５０、抵抗Ｒ１８〜Ｒ２２により構成する。シュミットトリガ回路２００は、抵抗Ｒ１８、Ｒ１９、Ｒ２０によるハイ基準信号と、抵抗Ｒ１８、Ｒ１９によるロー基準信号により第２バッファ１９４を通じてバッファリングされたセンシング信号を比較してデジタル信号に波形変換する。
【００５１】
第２出力回路２１０はトランジスターＱ５１〜Ｑ５７及び抵抗Ｒ２３を含む。トランジスターＱ５１〜Ｑ５４及び抵抗Ｒ２３はバイアス電流を提供する。Ｑ５５、Ｑ５６は縦列（ＣＡＳＣＡＤＥ）連結されたインバータを構成し、Ｑ５７はオープンコレクタタイプであって第２出力端子１８に連結される。第２出力端子１８を通じて出力された信号は、デジタル信号であってマイクロプロセッサー又はマイクロコンピュータなどの入力端子に、インピーダンス変化をセンシングしたデジタルセンシング信号として提供される。
【００５２】
第２出力端子１８に出力されるデジタル信号のチャタリングを防止するために、第１出力端子１６にチャタリング防止のためのローパスフィルタの時定数を調整するための外部キャパシタを連結することができる。
【００５３】
このように、構成された本発明の第１実施形態の動作説明は次のとおりである。
【００５４】
本発明では、電流ミラー回路１４０で二つの入力端子１２、１４に寄生キャパシタＺｓ１、Ｚｓ２を通じて電流を流す。寄生キャパシタＺｓ１、Ｚｓ２は二つの入力端子１２、１４で互いに同一の値を有して発生されるように設計する。
【００５５】
即ち、チップ内で入力端子をミラー形態に配置して、パッドキャパシタンスを同一にし、ライン配線長さを同一にし、パッケージのチップとリードのボンディングをミラーにより同一にして寄生キャパシタと寄生抵抗及び寄生インダクタンスを同一にする。
【００５６】
また、入力端子１２、１４において、測定物と基準インピーダンス接点まで同一のインピーダンスが発生するように、各々の装置や印刷回路基板の配線を同一にする。二つ入力端子１２、１４で同一条件のラインを各々通じて連結された基準インピーダンス（Ｚ＿ｒｅｆ）と測定インピーダンス（Ｚ＿ｔｅｓｔ）に電流ミラー回路１４０が同一な電流Ｉｓを各々供給する。従って、ノードＮ１、Ｎ２で入力インピーダンスＺｉｎ１、Ｚｉｎ２は次のように示される。
Ｚｉｎ１＝Ｚｒｅｆ＋Ｚｓ１
Ｚｉｎ２＝Ｚｔｅｓｔ＋Ｚｓ２
【００５７】
ここで、電流ミラー回路１４０は、図９に示した制御信号発生回路１２０が発生するＴ２信号のｔ１クロック周期の間にオン状態を維持し、ｔ２〜ｔ４クロック周期の間にはオフされる。また、放電回路１５０はＴ２信号によりｔ２、ｔ３、ｔ４クロック周期の間にオンされ、ｔ１クロック周期の間にオフされる。
【００５８】
差動増幅回路１６０はｔ１クロック周期の間はオンされ、その他の期間はオフされ、この期間の間に出力電流が遮断され、電流の流入がない。即ち、ｔ１クロック周期の間に電流Ｉｓは寄生インピーダンスＺｓ１、Ｚｓ２と外部インピーダンス（Ｚ＿ｒｅｆ、Ｚ＿ｔｅｓｔ）に充電をし、ｔ２、ｔ３、ｔ４クロック周期の間に入力インピーダンスに充電された電流が放電される。
【００５９】
また、この期間の間に、電流ミラー回路１４０と差動増幅回路１６０はオフ状態において、電流の消費を減少させ、差動増幅回路１６０の出力電流の流入はない状態に持続される。
【００６０】
このｔ１クロック周期の間に入力インピーダンスに流入された電流は差動増幅回路１６０に入力電圧を発生するが、Ｚｉｎ１とＺｉｎ２の差異に比例する値により入力電圧の差異が発生され、差動増幅回路１６０の出力電流に増幅される。
【００６１】
この時、Ｚｉｎ１＝Ｚｒｅｆ＋Ｚｓ１であり、Ｚｉｎ２＝Ｚｔｅｓｔ＋Ｚｓ２であるので、同一の値に設計されたＺｓ１とＺｓ２は差動増幅回路１６０の入力電圧差異を誘発する要因から除外される。
入力インピーダンスを容量性インピーダンスとすると、次のとおりである。
Ｖｉｎ＝１／ＣｘＩｓｄｔ
Ｖｉｎ＝Ｉｓｔ１ｘ１／Ｃ
Ｃ＝Ｃｉｎ＋Ｃｓ
【００６２】
差動増幅回路１６０の入力Ｖｉｎ＝Ｖｉｎ１−Ｖｉｎ２であるので、寄生容量Ｃｓの影響はＶｉｎの増加傾きには影響を及ぼすが、比較値の反転には影響を及ぼさない。
【００６３】
この場合に対して、ｔ１の期間は寄生インピーダンス値を排除する程度に、十分に長時間を有するので、寄生容量Ｃｓによるインピーダンス比較の誤差は発生しない。
【００６４】
ｔ１の期間の間に誘起された入力端子の電圧は差動増幅回路１６０の出力電流に示され、この出力電流Ｉｏはインピーダンス差異値に比例して示される。
Ｉｏ＝ＧｍｘＶｉｎ（Ｇｍは差動増幅回路の伝達コンダクタンス）
【００６５】
この出力電流Ｉｏは、第１出力端子１６に連結された外部抵抗Ｒｏを通じてアナログ出力（Ｖｏ＿Ａ）として検出される。
Ｖｏ＿Ａ＝ＩｏｘＲｏ
【００６６】
また、出力電流Ｉｏは、複数周期のｔ１期間の間にキャパシタ（Ｃ−ＬＰＦ）積分され、高インピーダンスを有するバッファ１９２、１９４と結合されたシュミットトリガ回路２００及び第２出力回路２１０を通じて第２出力端子１８にデジタル出力（Ｖｏ＿Ｄ）として出力される。この時、デジタル出力はオープンドレーン（又はオープンコレクタ）から出力され、複数個の本インピーダンス比較器を利用して、各々のデジタル出力を抵抗ラダーを使用して一つのアナログ出力に形成する時、容易であるようにした。この場合、一つのＤＣ電圧値が発生される抵抗ラダーにマイコンの一入力端子が接続され、マイコンの入力端子数を最少化することができる。
【００６７】
また、タイミング制御信号Ｔ２によりｔ１区間のみ電流ミラー回路１４０と差動増幅回路１６０がオンされているので、電流消費を最少化することができる。その電流消費を、略７０ｕＡ以下にすることができる。また、差動増幅回路１６０にはオフ期間の間に電流の流れがないので、積分回路１８０はｔ１が終わる時点の値をホールディングする。
【００６８】
この時、ｔ１の区間のみ積分回路１８０のキャパシタ（Ｃ−ＬＰＦ）に電流が供給されるので、ｔ１／（ｔ１＋ｔ２＋ｔ３＋ｔ４）の比でキャパシタのキャパシタンスを減少させる効果を得ることができるので、チップ設計時にキャパシタが占める面積を最少化することができる。
【００６９】
以上の周期を反復しながら、第１出力端子１６を通じたアナログ出力信号Ｖｏ＿Ａは、二入力端子１２、１４のインピーダンス差異値をｔ１期間の間に入力に発生されたＶｉｎの最大値に該当する電圧をピック値に出力することになる。また、入力インピーダンスに比べて大きいＩｓ電流を供給し、ｔ１の充電区間の最初の期間ｔ１１に入力インピーダンスの充電電圧ＶＮ１、ＶＮ２が供給電圧付近まで上昇されるようにすると、電流ミラー回路１４０はｔ１区間の初期間ｔ１１にトランジスターの飽和区間に入って、電流ミラー回路１４０の電流供給が殆ど遮断される。
【００７０】
図９でｔ１１の期間にのみ、電力の消費が正常値に示され、ｔ１２の期間の間は電力の消費が相当に小さい。
【００７１】
また、差動増幅回路１６０の入力電圧が印加電圧付近にあるので、差動増幅回路１６０の動作も殆どオフ状態に到達することになって、事実上電流ミラー回路１４０のソース及び差動増幅回路１６０の電力消費は殆ど無視される。このような方法を通じてインピーダンス比較器の電力消費を最少化することができる。
【００７２】
また、一方で外部抵抗Ｒｏを無限に大きくすると、積分回路１８０はクロックの周期が反復されながら、シュミットトリガ回路２００のスレッショルド電圧に至り、Ｚｉｎ１とＺｉｎ２の大小により、第２出力端子１８の出力電圧Ｖｏ＿Ｄがハイ又はロー値の状態に転換される。
【００７３】
この時、電流ミラー回路１４０のエラーには、ｔ２〜ｔ４の期間の間にＺｉｎ１とＺｉｎ２を放電し、この放電電圧の発生エラーと電流ミラー回路１４０の入力オフセットエラーが含まれる。これは既存のエラーより顕著に改善されたエラー値である。
【００７４】
ｔ２〜ｔ４期間の間に入力インピーダンスは放電を開始するにおいて、放電が開始される前に差動増幅回路１６０の出力はオフされるので、放電開始時点の誤差はない。
【００７５】
また、放電が完了され、充電が開始される時は一つのクロックで同一に充電開始信号を送るので、充電開始遅延の誤差が無視される。
【００７６】
従って、本発明のインピーダンス比較器の誤差（Ｖｏｕｔ＿ｅｒｒｏｒ）は次のように示される。
Ｖｏｕｔ＿ｅｒｒｏｒ＝Ｖｄｉｓｃｈａｒｇｅ＿ｅｒｒｏｒ＋Ｖｏｆｆｓｅｔ＿ｅｒｒｏｒ
【００７７】
［第２実施形態］
図１０に示すように、本発明の第２実施形態のインピーダンス比較集積回路は第１実施形態と比較して制御信号発生回路１３０、第１出力回路１７５の回路構成が異なり、その他の回路部分は同一であるので、同一部分は同一符号に処理し、詳細な説明は省略する。
【００７８】
制御信号発生回路１３０はタイミング制御信号発生回路１３２とモード制御信号発生回路１３４を含む。
【００７９】
図１１に示すように、タイミング制御信号発生回路１３２はクロック信号ＣＬＫ、２分周信号ＦＱ１、４分周信号ＦＱ２を入力して図１２のタイミング制御信号Ｔ１、Ｔ２、Ｔ３、Ｔ４、ＴＡ、ＴＢを発生する。
【００８０】
タイミング制御信号発生回路１３２は、インバータＧ１、Ｇ２及びキャパシタＣ２により構成された第１遅延器を通じて遅延されたクロック信号ＤＣＬＫ１を発生する。ＡＮＤゲートＧ４は２分周信号ＦＱ１及び４分周信号ＦＱ２を組合わせてタイミング制御信号Ｔ１を生成する。タイミング制御信号Ｔ１は、１クロック周期がハイ状態であるアクティブ区間と、３クロック周期がロー状態であるノンアクティブ区間とを有する。インバータＧ５はタイミング制御信号Ｔ１を反転させ、タイミング制御信号Ｔ２を生成する。ＡＮＤゲートＧ３はＤＣＬＫ１とＴ１を組合わせて４クロック周期毎にクロック信号のデューティ比（ハイ区間）を有するタイミング制御信号ＴＡを生成する。
【００８１】
インバータＧ６、Ｇ７及びキャパシタＣ３により構成された第２遅延器を通じて遅延されたクロック信号ＤＣＬＫ２を発生する。ＮＯＲゲートＧ９は２分周信号ＦＱ１及び４分周信号ＦＱ２を組合わせてタイミング制御信号Ｔ３を生成する。タイミング制御信号Ｔ３はＴ１に比べて３クロックほど位相遅延された信号である。ＡＮＤゲートＧ８はＤＣＬＫ２とＴ３を組合わせて４クロック周期毎に１クロック信号のハイ区間を有するタイミング制御信号ＴＢを生成する。従って、ＴＢはＴＡに比べて３クロック位相遅延された信号である。
【００８２】
排他的論理和ゲートＧ１０は分周信号ＦＱ１、ＦＱ２を組合わせて排他的論理和信号ＥＸを生成する。ＡＮＤゲートＧ１１は制御信号ＣＴＲに応答してＴ２信号をゲートする。従って、ノーマルモードではＴ２信号が出力され、固定モードではロー信号が出力される。ＯＲゲートＧ１２はＧ１１の出力信号とＥＸ信号を選択的に出力する。従って、ノーマルモードでは、Ｔ４信号としてＴ２信号が提供され、固定モードではＴ４信号としてＥＸ信号が提供される。
【００８３】
図１３に示すように、モード制御信号発生回路１３４はゲートＧ１３〜Ｇ２２を含む。外部制御信号ＣＴＲはノーマルモードでハイ状態に維持し、固定モードでロー状態を維持する。
【００８４】
ＡＮＤゲートＧ１３はノーマルモードではＴ２信号を内部制御信号ＣＴＲ１として発生する。固定モードではＣＴＲ１信号はロー状態を維持する。
【００８５】
その理由から、ノーマルモードでは図１４に示したように、電流ミラー回路１４０及び差動増幅回路１６０はｔ１区間でのみターンオンされ、その他ｔ２〜ｔ４区間ではターンオフ状態を維持する。しかし、固定モードでは常にターンオン状態を維持する。
【００８６】
放電回路１５０はノーマルモードではＴ４信号としてＴ２信号が提供されるので、ｔ２〜ｔ４区間の間に放電する。固定モードではＴ４信号としてＥＸ信号が提供されるので、ｔ２、ｔ４区間のみ放電する。
【００８７】
ノーマルモードではＣＴＲ信号がハイ状態であるので、Ｇ１９、Ｇ２０は一側入力端子にロー信号が印加され遮断状態を維持するので、ＴＡ及びＴＢ信号の出力が遮断される。Ｇ１５も遮断状態を維持するので、Ｔ２信号もやはり遮断される。Ｇ１５の出力がロー状態を維持するので、Ｇ１７の出力はロー状態になり、Ｇ１８の出力はＣＴＲのハイ状態を出力する。
【００８８】
従って、ノーマルモードではＧ２１の出力はロー状態を維持し、Ｇ２２の出力はハイ状態を維持する。
【００８９】
固定モードではＣＴＲ信号がロー状態になるので、Ｇ１７、Ｇ１８は遮断状態を維持し、Ｇ１９、Ｇ２０はＴＡ及びＴＢ信号を各々出力する。
【００９０】
第１出力回路１７５は第１駆動回路１７５Ａと第２駆動回路１７５Ｂとを含む。
【００９１】
第１駆動回路１７５ＡはトランジスターＭ１〜Ｍ１１を含み、第２駆動回路１７５ＢはトランジスターＭ１２〜Ｍ２２を含む。
【００９２】
ノーマルモードでは第１モード制御信号がロー状態を維持し、第２モード制御信号がハイ状態を維持するので、第１駆動回路１７５ＡのＭ４がターンオフされるので、Ｍ３、Ｍ５、Ｍ１０、Ｍ１１はターンオン状態を維持し、Ｍ８はターンオン状態を維持するので、Ｍ７、Ｍ９はターンオフされ、第１電流信号Ｉｏ１に対応してキャパシタ（Ｃ−ＬＰＦ）１８０を放電するプルダウン電流を提供する。第２駆動回路１７５ＢのＭ１９がターンオフされるので、Ｍ１８、Ｍ２０はターンオン状態を維持し、Ｍ１５はターンオン状態を維持するので、Ｍ１４、Ｍ１６はターンオフ動作して、第２電流信号Ｉｏ２に対応してキャパシタ１８０を充電させるプルアップ電流を提供する。
【００９３】
従って、ノーマルモードでは１クロック周期の間のみキャパシタ１８０を充電し、３クロック周期の間は充電された電圧をホールディングし、次の１クロック周期の間は再び充電し、ホールディングする過程を反復することになる。
【００９４】
図１４に示すように、固定モードでは第１モード制御信号としてＴＡ信号が提供され、第２モード制御信号としてＴＢ信号が提供される。
【００９５】
ＴＡ信号のハイ区間ではＭ８、Ｍ１５がターンオフされ、Ｍ１４、Ｍ１９はターンオン状態を維持するので、Ｍ７、Ｍ９、Ｍ１４、Ｍ１６はターンオンされる。従って、Ｍ１、Ｍ６、Ｍ７、Ｍ９を通じて第１電流信号Ｉｏ１に対応してキャパシタ１８０を充電するプルアップ電流を提供する。また、Ｍ１２、Ｍ１３、Ｍ１４、Ｍ１６、Ｍ２１、Ｍ２２を通じて第２電流信号Ｉｏ２に対応してキャパシタ１８０を放電させるプルダウン電流を提供する。そのため、キャパシタ１８０はプルアップ電流とプルダウン電流の差電流により充電されることになる。
【００９６】
ＴＡ及びＴＢ信号が全てローである区間では、Ｍ４、Ｍ８、Ｍ１５、Ｍ１９が全てターンオンされるので、第１及び第２駆動回路の出力が全てハイインピーダンス状態を維持するので、キャパシタ１８０は充電区間の最後の電圧状態に維持される。
【００９７】
ＴＢ信号のハイ区間ではＭ４、Ｍ１９がターンオフされ、Ｍ８、Ｍ１５はターンオン状態を維持するので、Ｍ３、Ｍ５、Ｍ８、Ｍ２０はターンオン動作される。従って、ＴＡ信号のハイ区間とは反対方向に電流パスを形成することになる。即ち、Ｍ１、Ｍ２、Ｍ３、Ｍ５、Ｍ１０、Ｍ１１を通じて第１電流信号Ｉｏ１に対応してキャパシタ１８０を放電させるプルダウン電流を提供する。また、Ｍ１２、Ｍ１７、Ｍ１８、Ｍ２０を通じて第２電流信号Ｉｏ２に対応してキャパシタ１８０を充電するプルアップ電流を提供する。第１入力端子１２及び第２入力端子１４は、入力信号が排除された状態で差動増幅回路１６０の入力オフセットエラーと放電発生エラー成分のみが第１及び第２電流信号Ｉｏ１、Ｉｏ２を構成するので、キャパシタ１８０に充電されたエラー成分のみが電流方向が逆転されることにより放電されるので、入力信号成分のみが残留することになる。
【００９８】
従って、エラー成分が除去された入力信号のみをセンシングすることになるので、正確なセンシングが可能である。
【００９９】
また、固定モードでは電流がキャパシタ（Ｃ−ＬＰＦ）に充電及び放電される時間をｔ１より短いＴａ、Ｔｂに設定することにより、オンオフ時に上昇エッジ及び下降エッジによるエラー成分が流入されることを最少化する。即ち、差動増幅回路１６０がキャパシタ（Ｃ−ＬＰＦ）の充電又は放電期間の間に動作状態にあるので、ｔ２、ｔ３の放電時間遅延による電流積分のエラー値を除去するためである。
【０１００】
上述した本発明の実施形態の集積回路はバイポーラトランジスター又はＭＯＳトランジスターによって設計可能である。バッファ回路はバイポーラトランジスターによって設計することに比べて、一つのＭＯＳトランジスターにより構成することができるので、回路構成をより簡略にすることができる。
【０１０１】
図１５は容量性負荷を比較する時、デジタル出力のチャタリングを防止するためのキャパシタを連結した回路結線図を示す。図１５で入力端子（ＩＮ＋）にはキャパシタＣ１が連結され、入力端子（ＩＮ−）にはキャパシタＣ２が連結される。出力端子ＯＵＴ１にはチャタリング防止用キャパシタＣ３が連結され、出力端子ＯＵＴ２にはプルアップ抵抗Ｒｄを経て外部電源電圧ＶＤＤが結合される。
【０１０２】
図１６は容量性負荷を比較する時、アナログ瞬時値を出力するための回路結線図を示す。図１５と比較すると、出力端子ＯＵＴ１にキャパシタＣ３の代わりにプルダウン抵抗Ｒａを連結して、アナログ出力を形成した構成が異なる。
【０１０３】
図１７は抵抗性負荷を比較する時、デジタル出力のチャタリングを防止するためのキャパシタを連結した回路結線図を示す。図１７は図１５と比較するとキャパシタＣ１，Ｃ２の代わりに、抵抗Ｒ１，Ｒ２を連結した点が異なる。
【０１０４】
図１８は抵抗性負荷を比較する時、アナログ瞬時値を出力するための回路結線図を示す。図１８と図１６と比較するとキャパシタパシタＣ１，Ｃ２の代わりに、抵抗Ｒ１，Ｒ２を連結した点が異なる。
【０１０５】
図１９は一つのパッケージに一つのインピーダンス比較集積回路チップを実装した場合、５ピン構造でピン配置構造の組合わせを示す。この場合、第１出力端子１６と制御入力端子１０は外部ピンに連結せずに、フローティング状態に置く。第１入力端子（ＩＮ−Ａ）と第２入力端子（ＩＮ−Ｂ）はＶＤＤ端子又はＧＮＤ端子を間において、対称配置したり、パッケージを間において対向するようにパッケージエッジ部位に配置し、又はこれら端子のみパッケージ一側に互いに遠く離れるようにエッジ部位に配置する。このような、入力端子の配置は両入力端子に結合される寄生キャパシタンスを最少化したり、同一の条件を提供して入力エラーを最少化して正確なセンシングを可能にする。
【０１０６】
図２０は一つのパッケージに一つのインピーダンス比較集積回路チップを実装した場合６ピン構造でピン配置構造の組合わせを示す。この場合、制御入力端子１０は外部ピンに連結せずに、フローティング状態に置く。入力端子対の配置は前述したようである。
【０１０７】
図２１は一つのパッケージに一つのインピーダンス比較集積回路チップを実装した場合、８ピン構造でピン配置構造の組合わせを示す。この場合、制御入力端子１０は外部ピンに連結せずに、フローティング状態に置く。
【０１０８】
図２２は一つのパッケージに二つのインピーダンス比較集積回路チップを実装した場合、８ピン構造でピン配置構造の組合わせを示す。この場合、第１出力端子１６と制御入力端子１０は外部ピンに連結せずに、フローティング状態に置く。一つのパッケージに複数の入力端子対（ＩＮ１−Ａ、ＩＮ１−Ｂ）（ＩＮ２−Ａ、ＩＮ２−Ｂ）が存在する場合には、入力端子対がパッケージを間に置いて相互に対向されるように配置し、一側では入力端子を並べて配置したり、これら間に電源端子あるいは出力端子を配置する。
【０１０９】
図２３は一つのパッケージに四つのインピーダンス比較集積回路チップを実装した場合１４ピン構造でピン配置構造の組合わせを示す。この場合、第１出力端子１６と制御入力端子１０は外部ピンに連結せずに、フローティング状態に置く。この場合には、パッケージを間に置いて、２チップずつピンが配置されるようにし、一側で各チップのピンが電源端子とか接地端子を中央に互いに分離されるようにピンを配置する。
【０１１０】
図２４は印刷回路基板上に、本発明の２チップ８ピンパッケージを実装した場合、印刷回路基板でのラインパターンの配置例を示す。図示したラインパターンは寄生インピーダンスの差を最少化して、より精密な比較値を獲得することができる。
【０１１１】
［応用例１］
このように構成された本発明のインピーダンス比較集積回路チップを利用したタッチスイッチモジュールの具体的な構成は、次のとおりである。
【０１１２】
図２５は本発明によるタッチスイッチの望ましい一実施形態の断面構成を示し、図２６は平面図であり、図２７は底面図である。
【０１１３】
一実施形態のタッチスイッチ３００は、円筒形のケース３０２を含む。ケース３０２の内部中間には水平支持板３０４が形成される。従って、水平支持板３０４の下部にはケース３０２の下部エッジまで空間部３０６が確保され、上部にはケース３０２の上部エッジまで空間部３０８が確保される。空間部３０６、３０８は寄生キャパシタンスの影響を抑制する。
【０１１４】
水平支持板３０４にはリード線のための三つの通り孔３１０が横方向に一列に形成される。印刷回路基板３１２にはインピーダンス比較集積回路チップ３１３が実装され、三つのリード線３１４と電気的に結線される。また、導電性弾性端子３１６が設けられる。ここで、リード線３１４は駆動電圧ＶＣＣリード線、接地電圧リード線、出力リード線を含む。出力リード線を他のリード線に対して最外郭に配置する。
【０１１５】
このように、回路構成された印刷回路基板３１２は三つのリード線３１４が通り孔３１０を通じて下方に突出されるように挿入されて水平支持板３０４上に定着される。
【０１１６】
ここで、チップ３１３はベアタイプに実装し、空間部３０８内部をモールド樹脂によって埋めて完全体密封タイプにより構成することが望ましい。
【０１１７】
絶縁体基板３１８には下部電極層３２０と上部電極層３２２が形成される。従って、絶縁体基板３１８は下部電極層３２０と上部電極層３２２により構成された二つの電極間に挿入された誘電体層に作用して一つのキャパシタを構成する。
【０１１８】
絶縁体基板３１８はケース３０２の上部エッジに形成された掛かり溝３２４に装着され、超音波方式などによって膠着させケース３０２内部を密封する。
【０１１９】
絶縁体基板３１８が装着されると、下部電極層３２０は導電性弾性体３１６と接触され、電気的に連結される。導電性弾性体３１６は下部電極層３２０と電気的の接触がよくなるように、その弾性程度が調節される。
【０１２０】
絶縁体基板３１８の上部電極層３２２上には導電性弾性体３２６を付着する。導電性弾性端子３２６は外部スイッチ電極との密着接触を誘導して電気的連結を可能にする。
【０１２１】
図２８に示すように、導電性弾性体３２６の変形された構造は、上部電極層３２２中央に導電性電極棒３２３を結合し、導電性電極棒３２３に導電性ゴムキャップ３２７を被せて構成する。この場合には、金属棒の寸法変位に伸縮性があるように密着がよく、部品の標準化が容易で生産性を向上させることができる。また、外部振動による導電性接触を維持し、衝撃吸収がよく、摩擦による磨耗が少なく、金属棒の腐蝕を防止することができる。導電性ゴムキャップの代りに導電性キャップも使用することができる。
【０１２２】
図２９に示すように、本発明の他の実施形態のタッチスイッチは一実施形態の絶縁体基板３１８を除去し、印刷回路基板３１２を兼用した構造を有する。印刷回路基板３１２の下側面にチップ３１３、リード線３１４、キャパシタ３２８を実装し、上側面には上部電極層３２２を形成し、上部電極層３２２はキャパシタ３２８の一側端子と連結する。用意された印刷回路基板３１２を掛かり溝３２４に装着した後、超音波方式などによって膠着させケース３０２内部を密封する。
【０１２３】
上部電極層３２２上には、導電性弾性体３２６を付着する。導電性弾性体３２６は外部スイッチ電極との密着接触を誘導して電気的連結を可能にする。
【０１２４】
図３０はタッチスイッチのモジュールの回路結線図を示す。チップ３１３の第２出力ピン（ＯＵＴ−Ｄ）は出力リード線３１４ｃに連結され、接地ピンＧＮＤは接地電圧リード線３１４ｂに連結され、電源ピンＶＤＤは電源電圧リード線３１４ａに連結される。反転入力端子（ＩＮ−）には抵抗ＸＲ２及びキャパシタＸＣ５を通じて導電性弾性端子３１６あるいは上部電極層３２２が連結される。抵抗ＸＲ２及びキャパシタＸＣ５は外部流入電流のサイズを制限したり、静電気からチップの内部回路を保護する。
【０１２５】
第１出力ピン（ＯＵＴ−Ａ）はキャパシタＸＣ３を通じて接地される。ＸＣ３は第２出力ピンでチャタリングのようなノイズを抑制する。
【０１２６】
非反転入力端子（ＩＮ＋）はキャパシタＸＣ４を通じて接地される。キャパシタＸＣ４は基準キャパシタにタッチされない状態では、反転端子に連結されたキャパシタのサイズより大きい値を有するが、タッチ時には小さい値を有するように設定される。タッチされない時とタッチされる時の値の中央値であれば十分である。
【０１２７】
チップ３１３の外部で連結された素子はケース内部に実装されることができ、又はケース外部に設けられることもできる。
【０１２８】
以上、本発明の実施形態を詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離れることなく、本発明の実施形態を修正または変更できるであろう。
【０１２９】
例えば、上述した実施形態では、バイポーラトランジスターによって設計した集積回路を開示したが、これに局限されずに、同一の機能を実施するようにＭＯＳトランジスターによる構成が可能である。ＭＯＳトランジスターにより構成する場合、第１出力回路はＭＯＳトランジスター入力特性により一つのＭＯＳトランジスターによって相当簡単に対置されることができる。
【０１３０】
また、タッチスイッチモジュールでの導電性弾性体の結合構造は、その応用分野により多様な形態に変形可能である。
【０１３１】
【発明の効果】
本発明によると、インピーダンス比較集積回路構成時に基準インピーダンス素子及び比較インピーダンス素子を全てチップ外部素子により構成し、チップ内部で同一な寄生インピーダンス条件下で電流ミラーを使用して電流を提供することにより、差動増幅回路の入力オフセットエラーを最少化することにより、０．０１ｐＦ程度の容量変化をセンシングすることができる。
【０１３２】
また、周期的にインピーダンス変化値をセンシングして、センシング動作を実施しない時間の間には電流消費を最少化して、消費電流をほぼ７０μＡ程度とする低電力化を達成することができる。
【０１３３】
本発明のタッチスイッチは外部寄生インピーダンスの結合を最少化してインピーダンス比較の正確さを維持することができ、特に家電製品のスイッチに提供される場合、設けが容易であり、密封により防水及び防湿に強いので、寿命が長い。
【図面の簡単な説明】
【図１】従来のタッチスイッチ用インピーダンス比較集積回路図である。
【図２】本発明によるインピーダンス比較集積回路の望ましい第１実施形態の回路ブロック図である。
【図３】図２のクロック発生器の具体的な回路図である。
【図４】図２のクロック発生器及びタイミング制御信号発生回路の各部波形図である。
【図５】図２のタイミング制御信号発生回路の構成図である。
【図６】図２のモード制御信号発生回路の構成図である。
【図７】図２の電流ミラー回路、差動増幅回路及び放電回路の具体的な回路図である。
【図８】図２の第１出力回路、シュミットトリガ回路及び第２出力回路の具体的な回路図である。
【図９】図２の動作を説明するためのタイミングチャートである。
【図１０】本発明によるインピーダンス比較集積回路の望ましい第２実施形態の回路ブロック図である。
【図１１】図１０のタイミング制御信号発生回路の回路図である。
【図１２】図１１の各部の波形図である。
【図１３】図１０のモード制御信号発生回路及び第１出力回路の回路図である。
【図１４】図１０の動作を説明するためのタイミングチャートである。
【図１５】容量性負荷を比較する時、デジタル出力のチャタリングを防止するためのキャパシタを連結した回路連結線図である。
【図１６】容量性負荷を比較する時、アナログ瞬時値を出力するための回路結線図である。
【図１７】抵抗性負荷を比較する時、デジタル出力のチャタリングを防止するためのキャパシタを連結した回路連結線図である。
【図１８】抵抗性負荷を比較する時、アナログ瞬時値を出力するための回路結線図である。
【図１９】一つのパッケージに一つのインピーダンス比較集積回路チップを実装した場合、５ピン構造でピン配置構造のいろいろな組合わせを示した図面である。
【図２０】一つのパッケージに一つのインピーダンス比較集積回路チップを実装した場合、６ピン構造でピン配置構造のいろいろな組合わせを示した図面である。
【図２１】一つのパッケージに一つのインピーダンス比較集積回路チップを実装した場合、８ピン構造で１つのピン配置構造を示した図面である。
【図２２】一つのパッケージに二つのインピーダンス比較集積回路チップを実装した場合、８ピン構造でピン配置構造のいろいろな組合わせを示した図面である。
【図２３】一つのパッケージに四つのインピーダンス比較集積回路チップを実装した場合、１４ピン構造で２種類のピン配置構造を示した図面である。
【図２４】印刷回路基板上に本発明の２チップ８ピンパッケージを実装した場合、印刷回路基板でのラインパターンの配置例を示した図である。
【図２５】本発明をタッチスイッチモジュールに応用した一例の断面図である。
【図２６】図２５の平面図である。
【図２７】図２５の底面図である。
【図２８】図２５の導電性弾性体と上部電極層との結合構造の変形例を示
した図面である。
【図２９】本発明をタッチスイッチモジュールに応用した他の例の断面図である。
【図３０】本発明によるタッチスイッチモジュールの回路結線図である。
【符号の説明】
１０　　外部制御信号入力端子
１２　　第１入力端子
１４　　第２入力端子
１６　　第１出力端子
１８　　第２出力端子
２０　　第１電源端子
２２　　第２電源端子
１００　　集積回路
１１０　　クロック発生回路
１２０　　制御信号発生回路
１２２　　タイミング制御信号発生回路
１２４　　モード制御信号発生回路
１４０　　電流ミラー回路
１５０　　放電回路
１６０　　差動増幅回路
１７０　　第１出力回路
１８０　　積分回路
１９０　　バッファ回路
２００　　シュミットトリガ回路
２１０　　第２出力回路
３００　　タッチスイッチ
３０２　　ケース
３０４　　水平支持板
３０８　　空間部
３１０　　通り孔
３１４　　リード線
３１６　　導電性弾性端子
３１８　　絶縁体基板
３２０　　下部電極層
３２２　　上部電極層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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