(57)【要約】【課題】容量性負荷の電源電圧変動に起因する不所望な状態を回避する。【解決手段】圧電素子（ＣＬ１，ＣＬ２）の端子電圧と電源電圧とを比較することによって上記電源電圧の変動を検出し、その検出結果に応じてＭＯＳトランジスタ（Ｍ１〜Ｍ４）を非導通状態に制御するための制御論理（１１〜１４）を設け、上記電源電圧の変動検出結果に応じてＭＯＳトランジスタ（Ｍ１〜Ｍ４）を非導通状態に制御することにより、上記圧電素子（ＣＬ１，ＣＬ２）の駆動を停止する。そのような制御により、上記圧電素子（ＣＬ１，ＣＬ２）の電源電圧変動に起因する不所望な状態を回避する。【選択図】　　　　図１
2004082596.tif 000002
【特許請求の範囲】
【請求項１】
電源電圧が供給されることによって動作可能とされ、入力信号に応じて容量性負荷を駆動するための駆動素子と、
上記容量性負荷の端子電圧と上記電源電圧とを比較することによって上記電源電圧の変動を検出し、その検出結果に応じて上記駆動素子を非導通状態に制御するための制御論理と、を含むことを特徴とする負荷駆動回路。
【請求項２】
電源電圧が供給されることによって動作可能とされ、入力信号に応じて容量性負荷を駆動するための駆動素子と、
上記容量性負荷と上記駆動素子との直列接続回路に矩形状に電圧波形を与えた場合の上記容量性負荷の端子電圧の変化カーブよりも緩やかとなるように、上記容量性負荷を充電する際の上記駆動素子の電源電圧波形、及び上記容量性負荷から放電する際の上記駆動素子の電源電圧波形を制御するための電圧制御手段と、
上記容量性負荷の端子電圧と上記電源電圧とを比較することによって上記電源電圧の変動を検出し、その検出結果に応じて上記駆動素子を非導通状態に制御するための制御論理と、を含むことを特徴とする負荷駆動回路。
【請求項３】
上記駆動素子が非導通とされる期間に、上記電圧制御手段によって電圧制御される以前の電圧を上記容量性負荷に供給可能なトランジスタを含む請求項２記載の負荷駆動回路。
【請求項４】
電源電圧が供給されることによって動作可能とされ、入力信号に応じて容量性負荷を駆動するための駆動素子と、
上記容量性負荷と上記駆動素子との直列接続回路に矩形状に電圧波形を与えた場合の上記容量性負荷の端子電圧の変化カーブよりも緩やかとなるように、上記容量性負荷を充電する際の上記駆動素子の電源電圧波形、及び上記容量性負荷から放電する際の上記駆動素子の電源電圧波形を制御するための電圧制御手段と、を含み、上記駆動素子としてバイポーラトランジスタを含むことを特徴とする負荷駆動回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、負荷駆動技術、さらには容量性負荷を駆動するための回路における電力損失の低減化技術に関し、例えばインクジェットヘッドにおける圧電素子の駆動回路に適用して有効な技術に関する。
【０００２】
【従来の技術】
圧電素子（ピエゾ素子）を用いたインクジェットヘッドでは、圧電素子に電圧を印加して圧電素子を圧力発生室側に歪ませ、その押圧力によりノズル孔からインクを吐出させている。
【０００３】
圧電素子は容量性負荷であり、インクを吐出する回数だけ充放電を繰り返すが、吐出のエネルギー変換効率は必ずしも高いものではなく、１回の吐出でほぼ同量のエネルギーが熱として失われる可能性があり、パッケージの温度上昇を余儀なくされる。
【０００４】
発熱を抑える方法としては、エネルギー回収（電力回収）と損失エネルギーの抑制（電力損失低減）が考えられる。
【０００５】
電力回収は、容量性負荷に蓄えられた電荷を放電する際、別の容量（コンデンサ）に電荷を移動させ、この電荷を次の充電時点で再利用するものである。この方式について記載された文献の例としては、「プラズマディスプレイ最新技術」（１９９６年発行、ＥＤリサーチ社発行、第１０７頁〜第１１１頁）や、特開平１１−１７０５２９号公報がある。
【０００６】
一方、電力損失低減方法としては、ピエゾ素子を利用しているプリンタヘッド駆動装置においてコイルの逆起電力を利用し、充電または放電スイッチの印加電圧を小さくし、損失エネルギーを抑制している。これについて記載された文献の例としては特開２００１−６３０４０号公報がある。
【０００７】
【発明が解決しようとする課題】
圧電素子は容量性負荷であり、インクを吐出する回数だけ充放電を繰り返すが、吐出のエネルギー変換効率は必ずしも高いものではなく、１回の吐出でほぼ同量のエネルギーが熱として失われる可能性がある。例えば図２に示されるように圧電素子を容量に見立てた静電容量Ｃとｐチャネル型ＭＯＳトランジスタによるスイッチＭの直列回路に、矩形波電圧Ｖを印加して充電する場合を考える。ｐチャネル型ＭＯＳトランジスタによるスイッチＭは、ゲート電圧により値が異なるが、図３に示されるように抵抗Ｒで近似できる。本明細書において乗算を「＊」で示すものとすると、充電の際容量Ｃに蓄えられるエネルギーは（１／２）＊Ｃ＊Ｖ２であるが、抵抗Ｒで消費するエネルギーも同量の（１／２）＊Ｃ＊Ｖ２である。容量Ｃを充電した後、印加電圧Ｖを接地レベルとし容量Ｃから放電する場合でも、抵抗Ｒで消費されるエネルギーは（１／２）＊Ｃ＊Ｖ２であることから、充放電を通して抵抗Ｒで消費するエネルギーは抵抗値に関係せずＣＶ２となり、熱として失われる。
【０００８】
この損失エネルギーを抑制する手段として、プリンタの圧電素子と同じように容量性負荷と見立てることができるＰＤＰ（プラズマディスプレイ）で用いられている電力回収がある。ＡＣ型と呼ばれる方式を採用しているＰＤＰでは、パネルを静電容量に見立てた容量Ｃを維持期間と呼ばれる時間内に０ボルト〜Ｖｏボルトに充放電する必要がある。その際に電力の回収を行っている。すなわち、容量Ｃとは別に容量ＣｓｓとインダクタンスＬを備え、容量Ｃｓｓを予め（１／２）＊Ｖｏの電圧に充電しておき、インダクタンスＬと容量Ｃの固有振動を用いて容量Ｃｓｓの電荷を容量Ｃに移動させて充電し、放電する際には容量Ｃから容量Ｃｓｓに電荷を移動させるものである。この方法では、電荷を再利用する電力回収と、固有振動を用いた電力損失低減が行われている。固有振動を利用することにより、容量Ｃｓｓの端子電圧は容量Ｃに印加したい電圧Ｖｏの半分である（１／２）Ｖｏにできることから、容量ＣｓｓからインダクタンスＬを通して容量Ｃに至るラインに流れる電流を約半分とすることができ、抵抗成分での電力損失低減を図ることができる。
【０００９】
また、損失エネルギーを抑制するもう一つの手段としてインダクタンスの逆起電力を用い、スイッチを含めた抵抗の両端電圧を減少させる方法がある。図４に示されるような抵抗Ｒと容量Ｃの間にインダクタンスＬを挿入した場合を考えると、充電開始直後にインダクタンスＬには逆起電力が発生し、抵抗Ｒの両端電圧を逆起電力分だけ小さくすることができる。その結果、抵抗Ｒに流れる電流と両端に掛かる電圧の積の時間積分値である損失エネルギーを小さくすることができる。前述の電力回収での電力損失低減はこの方法の特別な場合といえる。
【００１０】
電力回収、固有振動を利用する電力損失の低減方法、インダクタンスの逆起電力を利用する電力損失の低減方法のいずれも、インダクタンスＬを実装する必要があるが、ＩＣ内部での適正なインダクタンスの製造は困難であり、外部に設ける必要がある。外部にインダクタンスＬを実装する場合、印刷ヘッドのチャンネル数が多いと、多くの実装部品が必要となり実現が困難になる。加えて、スイッチを含めたライン抵抗が大きければ、インダクタンスＬは大きな値でなければならず、実装部品価格が増大することとなる。
【００１１】
また、電力回収において、電力回収容量Ｃｓｓは容量Ｃの約２倍（放電の際の電荷の移動を考えると、Ｃ＊Ｖｏ＝（１／２）＊Ｃｓｓ＊Ｖｏ、∴Ｃｓｓ＝２Ｃ）であり、インクジェットヘッドに用いる場合、１チャンネルあたり約２０００ｐＦが必要となる。仮に、多数のチャンネルをまとめて一つの電力回収容量ΣＣｓｓを持つことで電力回収回路を実現できたとしても、容量ΣＣｓｓはＩＣの外部に置くことになる。外部の容量ΣＣｓｓから必要なときに電荷をＩＣの中を通して容量Ｃに移動させたとき、ＩＣで電力損失が発生することになるため、ＩＣの電力損失の低減には繋がらない。
【００１２】
さらに、圧電素子などの容量性負荷を駆動する負荷駆動回路について本願発明者が検討したところ、電源ラインの電圧変動が生じた場合に、駆動中の容量性負荷の端子にノイズが発生し、それによって容量性負荷が不所望な状態になることが見いだされた。例えば圧電素子を利用しているインクジェットプリンタにおいて、当該圧電素子の駆動中に当該圧電素子の端子電圧が変動された場合には、それまではインク吐出状態であったのに、突然インク吸引状態になることが考えられ、かかる場合には印字精度の劣化を招くおそれがある。
【００１３】
本発明の目的は、電力損失を低減するための技術を提供することにある。
【００１４】
本発明の別の目的は、容量性負荷の電源電圧変動に起因する不所望な状態を回避するための技術を提供することにある。
【００１５】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【００１６】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１７】
すなわち、電源電圧が供給されることによって動作可能とされ、入力信号に応じて容量性負荷を駆動するための駆動素子と、上記容量性負荷の端子電圧と上記電源電圧とを比較することによって上記電源電圧の変動を検出し、その検出結果に応じて上記駆動素子を非導通状態に制御するための制御論理とを含んで負荷駆動回路を構成する。
【００１８】
上記制御論理を介して上記駆動素子が非導通状態とされることによって、上記容量性負荷の駆動が停止される。このことが、容量性負荷の電源電圧変動に起因する不所望な状態を回避する。
【００１９】
このとき、上記駆動素子での電力損失を低減するため、上記容量性負荷と上記駆動素子との直列接続回路に矩形状に電圧波形を与えた場合の上記容量性負荷の端子電圧の変化カーブよりも緩やかとなるように、上記容量性負荷を充電する際の上記駆動素子の電源電圧波形、及び上記容量性負荷から放電する際の上記駆動素子の電源電圧波形を制御するための電圧制御手段を設けることにより、以下のように上記駆動素子例えば充電用又は放電用のトランジスタの電力損失の低減を達成する。
【００２０】
容量性負荷と抵抗との直列回路において、電圧Ｖの矩形波で容量を充電する際に、その容量Ｃに直列接続されている抵抗Ｒ（スイッチやライン抵抗を含む）の損失エネルギーは、（１／２）＊Ｃ＊Ｖ２である。仮に充電電圧を０〜（１／２）＊Ｖの矩形波と（１／２）＊Ｖ〜Ｖの矩形波との２段階の電圧に分けて充電した場合には、抵抗の損失エネルギーは（１／２）＊Ｃ＊（１／２＊Ｖ）２＋（１／２）＊Ｃ＊（１／２＊Ｖ）２＝（１／４）＊Ｃ＊Ｖ２となり、先の半分となる。さらに印加電圧を３段階に分けた場合には１／３の損失エネルギーとなり、４段階に分けた場合には１／４になる。この電力損失の低減は、印加電圧値を分割した場合に流れる電流が減少することによって得られる。言い換えると、抵抗の両端にかかる電圧が減少することによって得られる。
【００２１】
さらに印加する電圧を無数に分割し、直線状電圧（横軸を時間、縦軸を電圧にとった場合、０ボルトからＶボルトまで直線的に斜めに上がり、その後Ｖボルトを保つ波形）にした場合には大幅な損失エネルギーの低減が期待できる。直線状に電圧を印加した場合、抵抗Ｒでの損失エネルギーを無限時間まで積分した近似式は（１／２）＊Ｃ＊Ｖ２−（１／６）＊Ｖ２＊（Ｔ／Ｒ）＋Ｏ（Ｔ２）である。ここでＴは直線状電圧が０ボルトからＶボルトに至るまでの時間であり、第三項はＴ２以上の近似誤差項である。この近似式から明らかなように直線状電圧時間Ｔを大きくとりＲを小さくするに従い、損失エネルギーは減少し、Ｔ＝３＊Ｒ＊Ｃの時、第一項と第二項が相殺され誤差項だけとなり、損失エネルギーは非常に小さくなる。また、Ｔが３＊Ｒ＊Ｃを超える時には第一項と第二項の総和は負となり、誤差項から減じられ、限りなくゼロに近づく。この直線状電圧を印加しているときの電流は（１／Ｔ）＊Ｃ＊Ｖ＊〔１−ｅｘｐ（−ｔ／（Ｒ＊Ｃ））〕となり、ｔ＝Ｔで最大値となる。すなわち電流の最大値を現す係数に抵抗Ｒは存在しない。これは、ＲとＣの直列回路に矩形波を印加した場合の容量Ｃの充電カーブより、立上りが遅い緩やかな電圧を印加することによって、（緩やかな電圧上昇に対して）相対的に容量への充電が瞬時に行なわれるため、抵抗の両端に掛かる電圧が微小となり、電流の最大値を表す係数には抵抗Ｒが存在しないと考えられる。従って、電力損失の低減は電流値の減少がもたらすものであり、その電流値の減少は抵抗Ｒの両端電圧の減少によってもたらされるものと考えられる。
【００２２】
本発明にかかる回路で必要なことは、容量Ｃと抵抗Ｒの直列回路への印加電圧を緩やかに昇圧させることである。具体的には、上記のように容量性負荷とその駆動素子との直列接続回路に矩形状に電圧波形を与えた場合の上記容量性負荷の端子電圧の変化カーブよりも緩やかとなるように、上記容量性負荷を充電する際の上記駆動素子の電源電圧波形、及び上記容量性負荷から放電する際の上記駆動素子の電源電圧波形を制御することである。そのような回路を用いるとＩＣの消費電力を小さくすることができ、従来必要であったＩＣを実装しているプリンタヘッドの放熱設計が容易となり、プリンタ印刷ヘッド専用の放熱ファンさらにはそのプリンタ印刷ヘッドを作動させるモータ出力の低減が図れることから、システムとしてのコスト低減が可能となる。
【００２３】
また、上記駆動素子が非導通とされる期間に、上記電圧制御手段によって電圧制御される以前の電圧を上記容量性負荷に供給可能なトランジスタを設けることができる。
【００２４】
さらに、電源電圧が供給されることによって動作可能とされ、入力信号に応じて容量性負荷を駆動するための駆動素子と、上記容量性負荷と上記駆動素子との直列接続回路に矩形状に電圧波形を与えた場合の上記容量性負荷の端子電圧の変化カーブよりも緩やかとなるように、上記容量性負荷を充電する際の上記駆動素子の電源電圧波形、及び上記容量性負荷から放電する際の上記駆動素子の電源電圧波形を制御するための電圧制御手段とを含んで負荷駆動回路が構成されるとき、上記駆動素子をバイポーラトランジスタとすることができ、その場合には、上記電源電圧の変動により上記バイポーラトランジスタを非導通状態とすることができるため、上記制御論理を設けている場合と同様に、容量性負荷の電源電圧変動に起因する不所望な状態を回避する、という本発明の目的を達成する。
【００２５】
【発明の実施の形態】
図５には、本発明にかかる負荷駆動回路の比較対象とされる回路が示される。
【００２６】
この回路は、プリンタヘッドにおける圧電素子２個分の負荷駆動を行う場合の構成であり、特に制限されないが、プリンタ印刷ヘッド用ＩＣ１と、それに供給される電圧を制御するための電圧制御回路６とを含む。
【００２７】
プリンタ印刷ヘッド用ＩＣ１は、負荷充電用のｐチャネル型ＭＯＳトランジスタＭ１，Ｍ３と、その動作を制御するための充電側コントローラ２と、負荷放電用のｎチャネル型ＭＯＳトランジスタＭ２，Ｍ４と、その動作を制御するための放電側コントローラ３とを含む。上記ＭＯＳトランジスタＭ１〜Ｍ４は、容量性負荷（ＣＬ１，ＣＬ２）を駆動するための駆動素子の一例とされる。
【００２８】
ｐチャネル型ＭＯＳトランジスタＭ１とｎチャネル型ＭＯＳトランジスタＭ２とが直列接続され、その直列接続ノードが圧電素子ＣＬ１に結合される。ｐチャネル型ＭＯＳトランジスタＭ３とｎチャネル型ＭＯＳトランジスタＭ４とが直列接続され、その直列接続ノードが圧電素子ＣＬ２に結合される。
【００２９】
ｐチャネル型ＭＯＳトランジスタＭ１，Ｍ３のソースは入力ラインＬＣ３に結合され、この入力ラインＬＣ３を介してｐチャネル型ＭＯＳトランジスタＭ１，Ｍ３に高電位側の電源電圧が供給される。ｐチャネル型ＭＯＳトランジスタＭ１，Ｍ３のゲートには、充電側コントローラ２からの制御信号が入力され、この制御信号によってｐチャネル型ＭＯＳトランジスタＭ１，Ｍ３の動作が制御される。
【００３０】
ｎチャネル型ＭＯＳトランジスタＭ２，Ｍ４のソースは入力ラインＬＤ３に結合され、この入力ラインＬＤ３を介してｎチャネル型ＭＯＳトランジスタＭ２，Ｍ４に低電位側の電源電圧が供給される。ｎチャネル型ＭＯＳトランジスタＭ２，Ｍ４のゲートには、放電側コントローラ３からの制御信号が入力され、この制御信号によってｎチャネル型ＭＯＳトランジスタＭ２，Ｍ４の動作が制御される。
【００３１】
電圧制御回路６は、充電側電圧制御回路６１と放電側電圧制御回路６２と、電位確定抵抗Ｒａとを含む。
【００３２】
充電側電圧制御回路６１は、充電基準電圧を形成するための充電基準電圧回路４と、この充電基準電圧回路４によって形成された充電基準電圧とラインＬＣ３の電圧とを比較するための演算増幅器Ａ１と、この演算増幅器Ａ１の出力によって制御されるｐチャネル型ＭＯＳトランジスタＭ９とを含む。電源Ｖｄｄ２は、ｐチャネル型ＭＯＳトランジスタＭ９を介してラインＬＣ３に結合される。充電基準電圧回路４の出力電圧はラインＬＣ２を介して演算増幅器Ａ１の反転入力端子（−）に伝達される。充電基準電圧回路４の出力電圧が経時的に徐々に上昇されるように変化されるとき、演算増幅器Ａ１の出力信号に応じてｐチャネル型ＭＯＳトランジスタＭ９のオン抵抗が変化されることにより、ラインＬＣ３の電圧レベルも、上記充電基準電圧回路４の出力電圧の経時的変化に呼応して徐々に上昇される。
【００３３】
放電側電圧制御回路６２は、放電基準電圧を形成するための放電基準電圧回路５と、この放電基準電圧回路５によって形成された放電基準電圧とラインＬＤ３の電圧とを比較するための演算増幅器Ａ２と、この演算増幅器Ａ２の出力によって制御されるｎチャネル型ＭＯＳトランジスタＭ１０とを含む。グランドＧＮＤ（低電位側電源電圧）は、ｎチャネル型ＭＯＳトランジスタＭ１０を介してラインＬＤ３に結合される。放電基準電圧回路５の出力電圧はラインＬＤ２を介して演算増幅器Ａ２の反転入力端子（−）に伝達される。放電基準電圧回路５の出力電圧が経時的に徐々に降下されるように変化されるとき、演算増幅器Ａ２の出力信号に応じてｎチャネル型ＭＯＳトランジスタＭ１０のオン抵抗が変化されることにより、ラインＬＤ３の電圧レベルも、上記放電基準電圧回路５の出力電圧の経時的変化に呼応して徐々に下降される。
【００３４】
ＭＯＳトランジスタＭ１、Ｍ３と並列に充電用ＭＯＳスイッチを配置し、ＭＯＳトランジスタＭ２、Ｍ４と並列に放電用ＭＯＳスイッチを配置することにより（何れも図示せず）、２チャンネルを越える圧電素子の駆動が可能とされる。
【００３５】
電源Ｖｄｄ２の電圧レベルは、特に制限されないが、約３０Ｖとされる。図５では、Ｖｄｄ２の単電源であるが、２電源としてＶｄｄ２を最も高い電位とし、図のグランドＧＮＤ電位を最も低い電位とする構成も考えられる。
【００３６】
プリンタ印刷ヘッド用ＩＣ１は、１チップマイクロコンピュータによって制御され、入力信号としては低電圧Ｖｄｄ１（３．３Ｖ〜５Ｖ）レベルの波形信号と圧電素子毎の波形選択信号がある（図示せず）。波形信号と圧電素子毎の波形選択信号とは、論理回路（図示せず）で図中の信号Ｓ１、Ｓ２で示すように圧電素子毎に充電や放電のタイミング制御信号を生成する。ここで、信号Ｓ１、Ｓ２がローレベルからハイレベルに変化したときには充電開始のタイミングとされ、ハイレベルからローレベルに変化したときには放電開始のタイミングとされる。
【００３７】
ＩＣの外部回路を少なくするためには、複数の圧電素子に対して１個の外部回路とすることが考えられるが、ｎ個の圧電素子を充電するためには１個の圧電素子を充電する場合のｎ倍の電流が必要となる。充電の際、電位が緩やかに昇圧するラインＬＣ２を直接ｐチャネル型ＭＯＳトランジスタＭ１とＭ３のソースに接続すれば電力低減効果は得られるが、負荷の変化に対応した電流が得られるよう演算増幅器Ａ１とｐチャネル型ＭＯＳトランジスタＭ９の構成を用いている。演算増幅器Ａ１とｐチャネル型ＭＯＳトランジスタＭ９、演算増幅器Ａ２とｎチャネル型ＭＯＳトランジスタＭ１０は所謂電流増幅回路といえる。
【００３８】
圧電素子ＣＬ１の充電回路に着目すると、ｐチャネル型ＭＯＳトランジスタＭ９のドレインが、電力損失の低減を図ることを意図するｐチャネル型ＭＯＳトランジスタＭ１のソースに接続され、ＭＯＳトランジスタＭ１のドレインが圧電素子ＣＬ１に接続されることにより、ｐチャネル型ＭＯＳトランジスタＭ１での電力損失の低減を図っている。また、放電回路に着目すると、ＭＯＳトランジスタＭ１０のドレインが電力損失の低減を図ることを意図するｎチャネル型ＭＯＳトランジスタＭ２のソースに接続され、ＭＯＳトランジスタＭ２のドレインが圧電素子ＣＬ１に接続されることにより、ＭＯＳトランジスタＭ２の電力損失低減を図ることができる。
【００３９】
圧電素子ＣＬ２の充電回路や放電回路も上記と同様に構成されることによって、ｐチャネル型ＭＯＳトランジスタＭ３やｎチャネル型ＭＯＳトランジスタＭ４の電力損失低減を図ることができる。
【００４０】
図６には、図５に示される回路における主要部の動作タイミングが示される。
【００４１】
図６の時刻ｔ１において信号Ｓ１、Ｓ２がローレベルからハイレベルに変化したとき、充電側コントローラ２はラインＬＣ１信号をハイレベルからローレベルにするとともに、圧電素子ＣＬ１の充電用ｐチャネル型ＭＯＳトランジスタＭ１と圧電素子ＣＬ２の充電用ｐチャネル型ＭＯＳトランジスタＭ３をオンにする。また、放電側コントローラ３はラインＬＤ１をハイレベルからローレベルにするとともに圧電素子ＣＬ１の放電用ｎチャネル型ＭＯＳトランジスタＭ２と圧電素子ＣＬ２の放電用ｎチャネル型ＭＯＳトランジスタＭ４をオフする。
【００４２】
充電基準電圧回路４はラインＬＣ１信号の変化を受けて、ラインＬＣ２の電圧を直線状に立ち上げる。ここで、ラインＬＣ２の０〜０．９＊Ｖｄｄ２ボルトまでの立上り時間をＴとすると、Ｔ≧３＊Ｒ＊ＣＬの関係を持つ。ただし、Ｒは充電用ｐチャネル型ＭＯＳトランジスタＭ１またはｐチャネル型ＭＯＳトランジスタＭ３のオン状態を換算した抵抗値であり、ＣＬは圧電素子ＣＬ１又はＣＬ２の容量値である。ここでの説明のようにＭ１とＭ３が同時にオンしている場合には、Ｒは２つのＭＯＳのオン状態を換算した抵抗の並列合成抵抗値であり、ＣＬは圧電素子ＣＬ１と圧電素子ＣＬ２の並列合成容量値であるが、３＊Ｒ＊ＣＬの値はＭ１だけがオンした場合と同じである。
【００４３】
放電基準電圧回路５はラインＬＤ１がローレベルになったことを受けて、ラインＬＤ２をハイレベルにする。ラインＬＤ２がハイレベルになると、ラインＬＤ２の電位がラインＬＤ３の電位より高くなることから演算増幅器Ａ２の出力が下がり、ラインＬＤ３もハイレベルとなりＭ１０はオフする。
【００４４】
ラインＬＣ２が直線状に立ち上がり始めると、ＬＣ２の電位はラインＬＣ３の電位より高いことから演算増幅器Ａ１の出力が下がりＭ９がオンし、ラインＬＣ３はラインＬＣ２と同電位になるよう直線状に立ち上がる。ここで、演算増幅器Ａ１の応答速度とｐチャネル型ＭＯＳトランジスタＭ９のＶｔｈの存在により、ラインＬＣ３の電圧立上り開始はラインＬＣ２のそれに遅れ、Ｍ９のオン直後にＬＣ２の電圧まで急激に立上るが、その後ラインＬＣ２の軌跡を追って直線状に立上る。
【００４５】
ラインＬＣ３の電圧が直線状に立上ると、圧電素子ＣＬ１と圧電素子ＣＬ２は充電され、時刻ｔ１から時刻ｔ２の間、先述のように圧電素子ＣＬ１の充電用ｐチャネル型ＭＯＳトランジスタＭ１と圧電素子ＣＬ２の充電用ｐチャネル型ＭＯＳトランジスタＭ３の電力損失が低減できる。
【００４６】
時刻ｔ２において、信号Ｓ１、Ｓ２がハイレベルからローレベルに変化したとき、充電側コントローラ２はラインＬＣ１をローレベルからハイレベルにするとともに、ｐチャネル型ＭＯＳトランジスタＭ１とＭ３をオフする。また、放電側コントローラ３はラインＬＤ１をローレベルからハイレベルにするとともにｎチャネル型ＭＯＳトランジスタＭ２とＭ４をオンする。
【００４７】
充電基準電圧回路４はラインＬＣ１がハイレベルになったことを受けて、ラインＬＣ２をローレベルにする。ラインＬＣ２がローレベルになると、ＬＣ２の電位がラインＬＣ３の電位より低いことから演算増幅器Ａ１の出力が上がり、ラインＬＣ３もローレベルとなり、Ｍ９はオフする。
【００４８】
放電基準電圧回路５はラインＬＤ１がハイレベルになったことを受けてラインＬＤ２を直線状に降下する。
【００４９】
ラインＬＤ２が直線状に降下すると、ＬＤ２の電位がＬＤ３の電位より低くなり演算増幅器Ａ２の出力が上がりＭ１０がオンし、Ｍ２とＭ４がオンして圧電素子ＣＬ１と圧電素子ＣＬ２にほぼ同電位となっているラインＬＤ３はＬＤ２と同電位になるよう直線状に立下がる。ここでも、演算増幅器Ａ２の応答速度とｐチャネル型ＭＯＳトランジスタＭ１０のＶｔｈの存在により、ラインＬＤ３の電圧立下がり開始はラインＬＤ２のそれに遅れ、Ｍ１０のオン直後にＬＤ２の電圧まで急激に立下がるが、その後ラインＬＤ２の軌跡を追って直線状に立下がる。
【００５０】
ラインＬＤ３の電圧が立下がると圧電素子ＣＬ１と圧電素子ＣＬ２が放電され、時刻ｔ２から時刻ｔ３の間、先述のようにＭ２とＭ４の電力損失低減ができる。
【００５１】
時刻ｔ３においては、信号Ｓ１とＳ２がローレベルからハイレベルになり、時刻ｔ１と同じ動作を行う。
【００５２】
図５に示される回路構成では、圧電素子ＣＬ１とＣＬ２とが互いに同じタイミングで充電又は放電される場合はともかくとして、圧電素子ＣＬ１とＣＬ２とが互いに異なるタイミングで充電又は放電される場合には、プリンタ印刷ヘッド用ＩＣ１の電源電圧変動を生じ易く、それを生じた場合には、駆動中の圧電素子の端子にノイズが発生し、それによって圧電素子が不所望な状態になるおそれがある。例えば、図７において時刻ｔ１から時刻ｔ２までの間は、圧電素子ＣＬ１とＣＬ２とが互いに同じタイミングで充電又は放電されており、かかる場合には、図６に示される場合と同様に正常動作されるものの、図７において時刻ｔ２以降では、信号Ｓ１，Ｓ２がローレベルからハイレベルに立ち上がるタイミングが異なり、ＭＯＳトランジスタＭ１のほうが、ＭＯＳトランジスタＭ３よりも速くオン状態にされることによって、圧電素子ＣＬ１の充電が速く開始され、その後に圧電素子ＣＬ２の充電が開始されるような場合には、そのような負荷変動に演算増幅器Ａ１やＭＯＳトランジスタＭ９が応答しきれず、ラインＬＣ１の電圧レベルが一時的に低下されることによりノイズを発生する。この現象を「チャージシェアリング」と称する。このようなチャージシェアリングは、例えばインクジェットプリンタにおいて圧電素子がインクを吐出する状態にあるとき、インクを吸引するような不所望な状態を生じることになり、階調印字をする際のインクドット径に影響を与えることで印字精度の劣化を招く。
【００５３】
そこで、上記チャージシェアリングを生じないようにするため、プリンタ印刷ヘッド用ＩＣ１を次のように構成する。
【００５４】
図１には、本発明にかかる負荷駆動回路の構成例が示される。
【００５５】
図１に示される負荷駆動回路が、図５に示されるのと大きく相違するのは、プリンタ印刷ヘッド用ＩＣ１において、制御論理１１，１２，１３，１４を設けた点である。この制御論理１１，１２，１３，１４は、容量性負荷の一例とされる圧電素子ＣＬ１，ＣＬ２の端子電圧と、プリンタ印刷ヘッド用ＩＣ１への電源電圧（ラインＬＣ３，ＬＤ３の電圧）とを比較することによって上記電源電圧の変動を検出し、その検出結果に応じて、対応するＭＯＳトランジスタＭ１〜Ｍ４を非導通状態に制御する。
【００５６】
上記制御論理１１は、特に制限されないが、圧電素子ＣＬ１の端子電圧とラインＬＣ３の電圧とを比較するためのコンパレータＣＯ１と、このコンパレータＣＯ１の出力信号と充電側コントローラ２からの信号（図５におけるＭ１の駆動信号に相当）とのオア論理を得るオアゲートＯＲ１とを含んで成る。
【００５７】
上記制御論理１２は、特に制限されないが、圧電素子ＣＬ１の端子電圧とラインＬＤ３の電圧とを比較するためのコンパレータＣＯ２と、このコンパレータＣＯ２の出力信号の論理を反転するためのインバータＩ１と、このインバータＩ１の出力信号と充電側コントローラ３からの信号（図５におけるＭ２の駆動信号に相当）とのアンド論理を得るアンドゲートＡＮ１とを含んで成る。
【００５８】
上記制御論理１３は、特に制限されないが、圧電素子ＣＬ２の端子電圧とラインＬＣ３の電圧とを比較するためのコンパレータＣＯ３と、このコンパレータＣＯ３の出力信号と充電側コントローラ２からの信号（図５におけるＭ３の駆動信号に相当）とのオア論理を得るオアゲートＯＲ２とを含んで成る。
【００５９】
上記制御論理１４は、特に制限されないが、圧電素子ＣＬ２の端子電圧とラインＬＤ３の電圧とを比較するためのコンパレータＣＯ４と、このコンパレータＣＯ４の出力信号の論理を反転するためのインバータＩ２と、このインバータＩ２の出力信号と充電側コントローラ３からの信号（図５におけるＭ４の駆動信号に相当）とのアンド論理を得るアンドゲートＡＮ１とを含んで成る。
【００６０】
上記コンパレータＣＯ１〜ＣＯ４は、非反転入力端子（＋）の入力電位が反転入力端子（−）の入力電位よりも高い場合にハイレベルを出力し、反対に、非反転入力端子（＋）の入力電位が反転入力端子（−）の入力電位よりも低い場合及び両入力端子の入力電位が互いに等しい場合にローレベルを出力する。これにより、ＭＯＳトランジスタＭ１，Ｍ３は、充電側コントロール２からオアゲートＯＲ１，ＯＲ２に至るラインがローレベルであり、ラインＬＣ３の電位が圧電素子ＣＬ１，ＣＬ２の電位を上回っている場合にそれぞれオンする。また、ＭＯＳトランジスタＭ２，Ｍ４は、放電側コントロール３からアンドゲートＡＮ１，ＡＮ２に至るラインがハイレベルであり、ラインＬＤ３の電位が圧電素子ＣＬ１，ＣＬ２の電位を下回っている場合にそれぞれオンする。
【００６１】
上記の構成の動作を説明する。
【００６２】
先ず、充電側の動作について説明する。
【００６３】
圧電素子ＣＬ１とＣＬ２とは、ともに放電されているものとする。図１におけるラインＬＣ３の電位が立上り始めると、コンパレータＣＯ１の出力はローレベルとなり、充電側コントローラ２からオアゲートＯＲ１に至るラインがローレベルであれば、ＭＯＳトランジスタＭ１がオンされる。そして、充電側コントローラ２からオアゲートＯＲ２に至るラインがハイレベルであれば、ＭＯＳトランジスタＭ３がオフされる。この状態のとき、圧電素子ＣＬ１の充電が開始され、ラインＬＣ３の電位は圧電素子ＣＬ１の電位よりも高い。
【００６４】
圧電素子ＣＬ１の充電途中に、充電側コントローラ２からオアゲートＯＲ２に至るラインがローレベルになり、ＭＯＳトランジスタＭ３がオンされ、ラインＣＬ２の充電が開始されたとき、ラインＬＣ３の電圧がＭＯＳトランジスタＭ１，Ｍ３を介して圧電素子ＣＬ１，ＣＬ２に供給されることによってそれらの充電が行われようとされるが、演算増幅器Ａ１とＭＯＳトランジスタＭ９とが、負荷の増加に直ちに応答できず、そのために、ラインＬＣ３の電位が一時的に低下される。
【００６５】
一方、ＭＯＳトランジスタＭ３がオンするまでに、圧電素子ＣＬ１に蓄えられた電荷は、ＭＯＳトランジスタＭ１、ラインＬＣ３、及びＭＯＳトランジスタＭ３を経由してＣＬ２に移動しようとする。この場合、圧電素子ＣＬ１、ラインＬＣ３、及び圧電素子ＣＬ２の電位の関係は、次のようになる。
ＣＬ１電位＞ラインＬＣ３電位＞ＣＬ２電位
【００６６】
このとき、コンパレータＣＯ１の非反転入力端子の電位が、反転入力端子の電位を上回ることから、コンパレータＣＯ１の出力がハイレベルとなり、ＭＯＳトランジスタＭ１はオフされる。これにより圧電素子ＣＬ１への充電は停止される。尚、圧電素子ＣＬ２は充電され続ける。
【００６７】
ラインＬＣ３の電位が圧電素子ＣＬ１の電位を上回ったとき、すなわち、圧電素子ＣＬ１とＣＬ２との端子電圧がほぼ同電位となったとき、コンパレータＣＯ１の両入力端子の電位が同電位とされるため、コンパレータＣＯ１の出力がローレベルとなり、ＭＯＳトランジスタＭ１がオンされて、圧電素子ＣＬ１への充電が再開される。
【００６８】
次に、放電側の動作について説明する。
【００６９】
圧電素子ＣＬ１とＣＬ２はともに充電されているものとする。この状態でラインＬＤ３の電位が立下り始めると、コンパレータＣＯ２の出力はローレベルとなり、放電側コントローラ３からアンドゲートＡＮ１に至るラインがハイレベルであればＭＯＳトランジスタＭ２がオンされる。そして、放電側コントローラ３からアンドゲートＡＮ２に至るラインがローレベルであれば、ＭＯＳトランジスタＭ４がオフされる。この状態のとき、圧電素子ＣＬ１の放電が開始され、ラインＬＤ３の電位は圧電素子ＣＬ１の電位よりも低くなる。
【００７０】
圧電素子ＣＬ１の放電途中に、放電側コントローラ３からアンドゲートＡＮ２に至るラインがハイレベルにされてＭＯＳトランジスタＭ４がオンされ、圧電素子ＣＬ２の放電が開始されたとき、ＭＯＳトランジスタＭ２，Ｍ４を介して圧電素子ＣＬ１，ＣＬ２との蓄積電荷がラインＬＤ３に放電されようとするが、演算増幅器Ａ２とＭＯＳトランジスタＭ１０が、負荷の増加に直ちに応答できず、ラインＬＤ３の電位が一時的に上昇される。
【００７１】
一方、圧電素子ＣＬ１とＣＬ２とには電位差があり、圧電素子ＣＬ２の電荷がＭＯＳトランジスタＭ４、ラインＬＤ３、及びＭＯＳトランジスタＭ２を経由して圧電素子ＣＬ１に移動しようとする。このときの圧電素子ＣＬ１、ラインＬＤ３、圧電素子ＣＬ２の電位の関係は、次のようになる。
ＣＬ１電位＜ラインＬＤ３電位＜ＣＬ２電位
【００７２】
このとき、コンパレータＣＯ２の入力は反転入力端子の電位が非反転入力端子の電位を下回ることから、コンパレータＣＯ２出力はハイレベルとなり、ＭＯＳトランジスタＭ２はオフされる。これにより圧電素子ＣＬ１からの放電は停止される。尚、圧電素子ＣＬ２は放電され続ける。
【００７３】
ラインＬＤ３の電位が圧電素子ＣＬ１の電位を下回ったとき、すなわち、圧電素子ＣＬ１とＣＬ２との端子電圧がほぼ同電位となったとき、コンパレータＣＯ２の両入力端子が同電位のため、コンパレータＣＯ２出力がローレベルとなり、ＭＯＳトランジスタＭ２がオンして、圧電素子ＣＬ１からの放電が再開される。
【００７４】
このような動作により、ラインＬＣ３，ＬＤ３の電位が不所望なレベルになった場合に、制御論理１１〜１４により、対応するＭＯＳトランジスタＭ１〜Ｍ４が非導通状態とされることにより、圧電素子ＣＬ１，ＣＬ２の充電又は放電が一時的に停止されるようになっているため、例えば圧電素子を利用しているインクジェットプリンタにおいて、当該圧電素子の駆動中に当該圧電素子の端子電圧が変動された場合には、それまではインク吐出状態であったのに、突然インク吸引状態になるなどの圧電素子ＣＬ１，ＣＬ２の不所望な状態を回避することができる。
【００７５】
図８には、上記充電基準電圧回路４の構成例が示される。
【００７６】
ｐチャネル型ＭＯＳトランジスタＭＣ１と抵抗ＲＣ１はバイアス回路であり、ｐチャネル型ＭＯＳトランジスタＭＣ２は、ｐチャネル型ＭＯＳトランジスタＭＣ１とゲート電位が同一であることから、ｐチャネル型ＭＯＳトランジスタＭＣ３がオンし、ｎチャネル型ＭＯＳトランジスタＭＣ４がオフしたとき、ｐチャネル型ＭＯＳトランジスタＭＣ２には、ｐチャネル型ＭＯＳトランジスタＭＣ１と同一の電流が流れる。初め入力ラインＬＣ１をハイレベルにして、ｐチャネル型ＭＯＳトランジスタＭＣ３をオフし、ｎチャネル型ＭＯＳトランジスタＭＣ４をオンして容量ＣＣ１の初期電圧をゼロにし、入力ラインＬＣ１がローレベルになったとき、ｐチャネル型ＭＯＳトランジスタＭＣ３がオンし、ｎチャネル型ＭＯＳトランジスタＭＣ４をオフして、容量ＣＣ１が充電される。容量ＣＣ１の端子電圧、及び出力ラインＬＣ２は、０ボルトからＶｄｄ２まで直線状に昇圧する。
【００７７】
図９には、上記放電基準電圧回路５の構成例が示される。
【００７８】
ｎチャネル型ＭＯＳトランジスタＭＤ１とｎチャネル型ＭＯＳトランジスタＭＤ２と抵抗ＲＤ１によって定電流回路が形成され、ｎチャネル型ＭＯＳトランジスタＭＤ４がオンされ、ｐチャネル型ＭＯＳトランジスタＭＤ３がオフしたとき、ｎチャネル型ＭＯＳトランジスタＭＤ２には、ｎチャネル型ＭＯＳトランジスタＭＤ１と同一の電流が流れる。初め入力ラインＬＤ１をローレベルにしてｎチャネル型ＭＯＳトランジスタＭＤ４をオフし、ｐチャネル型ＭＯＳトランジスタＭＤ３をオンして容量ＣＤ１を電源電圧Ｖｄｄ２に充電しておき、入力ラインＬＤ１がハイレベルになったとき、ｎチャネル型ＭＯＳトランジスタＭＤ４をオンし、ｐチャネル型ＭＯＳトランジスタＭＤ３をオフして、容量ＣＤ１を放電する。容量ＣＤ１の端子電圧及び出力ラインＬＤ２は、Ｖｄｄ２から０ボルトまで直線状に降下される。
【００７９】
次に別の構成例について説明する。
【００８０】
図１０及び図１１には、上記充電基準電圧回路４の別の構成例が示される。
【００８１】
充電ＭＯＳと圧電素子の直列回路に矩形波を入力した場合の充電電圧カーブより、充電基準電圧回路４の出力ＬＣ２が緩やかなカーブを描く電圧を生成すれば電力損失低減効果は得られる。このことから、図１０に示される回路は、ｐチャネル型ＭＯＳトランジスタＭＣ５、ｎチャネル型ＭＯＳトランジスタＭＣ６、抵抗ＲＣ２、容量ＣＣ２が結合されて成る。容量ＣＣ２を圧電素子ＣＬ１，ＣＬ２の等価容量値と同じとし、抵抗ＲＣ２を充電ＭＯＳトランジスタＭ１のオン抵抗値以上としたＲＣの直列回路としている。ラインＬＣ１を予めハイレベルにしてｎチャネル型ＭＯＳトランジスタＭＣ６をオンさせ、容量ＣＣ２を放電し、ラインＬＣ１がローレベルになったとき、ｐチャネル型ＭＯＳトランジスタＭＣ５がオンし、容量ＣＣ２を充電し、ラインＬＣ２から電圧を出力する。
【００８２】
図１１に示される回路は、ｐチャネル型ＭＯＳトランジスタＭＣ６、ｎチャネル型ＭＯＳトランジスタＭＣ７，ＭＣ８、抵抗ＲＣ３，ＲＣ４、容量ＣＣ３，ＣＣ４を含んで成る。抵抗ＲＣ３と容量ＣＣ３の接続点電圧で、抵抗ＲＣ４と容量ＣＣ４との直列回路を充電することにより、抵抗ＲＣの直列回路に比較して、より直線状電圧に近づけるため、ＲＣ２段回路を用ている。容量ＣＣ４を圧電素子の等価容量値と同じとし、容量ＣＣ３を等価容量値以上として、抵抗ＲＣ３と抵抗ＲＣ４との合成抵抗を充電ＭＯＳトランジスタＭ１のオン抵抗値以上とし、直線状電圧に近づけている。入力ＬＣ１を予めハイレベルにしておき、ｎチャネル型ＭＯＳトランジスタＭＣ７とｎチャネル型ＭＯＳトランジスタＭＣ８をオンさせ、容量ＣＣ３とＣＣ４とを放電し、ラインＬＣ１がローレベルになったとき、ｐチャネル型ＭＯＳトランジスタＭＣ６がオンし、容量ＣＣ３とＣＣ４とを充電して、ラインＬＣ２から電圧を出力させる。
【００８３】
図１２及び図１３には、放電基準電圧回路５の別の構成例が示される。
【００８４】
図１２では、ＲＣの直列回路が使用され、図１３では、ＲＣ２段回路が使用されている。尚、容量値、抵抗値については図１０及び図１１に示される場合と同様とされる。
【００８５】
図１２に示される構成では、ｐチャネル型ＭＯＳトランジスタＭＤ５、ｎチャネル型ＭＯＳトランジスタＭＤ６、抵抗ＲＤ２、容量ＣＤ２を含む。入力ラインＬＤ１を予めローレベルにして、ｐチャネル型ＭＯＳトランジスタＭＤ５をオンさせ、容量ＣＤ２を充電し、入力ラインＬＤ１がハイレベルになったとき、ｎチャネル型ＭＯＳトランジスタＭＤ６がオンされ、容量ＣＤ２が放電され、そのときの電圧がラインＬＤ２から出力される。
【００８６】
図１２に示される構成では、ｐチャネル型ＭＯＳトランジスタＭＤ７，ＭＤ８、ｎチャネル型ＭＯＳトランジスタＭＤ６、抵抗ＲＤ３，ＲＤ４、容量ＣＤ３，ＣＤ４を含む。入力ラインＬＤ１を予めローレベルにしておき、ｐチャネル型ＭＯＳトランジスタＭＤ７と、ｐチャネル型ＭＯＳトランジスタＭＤ８をオンさせ、容量ＣＤ３とＣＤ４とを充電し、入力ラインＬＤ１がハイレベルになったとき、ｎチャネル型ＭＯＳトランジスタＭＤ６がオンされ、容量ＣＤ３とＣＤ４とが放電され、そのときの電圧がラインＬＤ２から出力される。
【００８７】
図１に示される回路構成では、充電時にＭＯＳトランジスタＭ３のオンタイミングが、充電期間の終了間際である場合には、圧電素子ＣＬ１とＣＬ２との電位が電源Ｖｄｄ２の電圧レベルまで到達しない可能性がある。このことは放電についてもいえる。
【００８８】
図１４には、圧電素子ＣＬ１とＣＬ２との電位を電源Ｖｄｄ２の電圧レベルにまで到達させるようにした回路構成が示される。
【００８９】
図１４に示されるプリンタ印刷ヘッド用ＩＣ１が、図１に示されるのと大きく相違するのは、ｐチャネル型ＭＯＳトランジスタＭ５、ｎチャネル型ＭＯＳトランジスタＭ６、及び制御論理１５，１６を含む点である。
【００９０】
上記ｐチャネル型ＭＯＳトランジスタＭ５は、ソースが電源Ｖｄｄ２に結合され、ドレインが圧電素子ＣＬ１の端子に結合され、ゲートが制御論理１５に結合される。
【００９１】
上記ｎチャネル型ＭＯＳトランジスタＭ６は、ドレインが圧電素子ＣＬ１の端子に結合され、ソースがグランドＧＮＤに結合され、ゲートが制御論理１６に結合される。
【００９２】
上記制御論理１５は、充電側コントローラ２からの出力信号を反転するためのインバータＮ１，Ｎ２、オアゲートＯＲ１の出力信号と上記インバータＮ１とのアンド論理を得るアンドゲートと、その出力信号と上記インバータＮ２の出力信号とのノア論理を得るノアゲートとの組み合わせゲートＡＮＲ１を含む。この組み合わせゲートＡＮＲ１の出力信号によって上記ＭＯＳトランジスタＭ５の動作が制御される。
【００９３】
上記制御論理１６は、上記アンドゲートＡＮ１の出力信号を反転するためのインバータＮ３、このインバータＮ３の出力信号と放電側コントローラ３からの出力信号とのアンド論理を得るためのアンドゲートと、このアンドゲートと上記放電側コントローラ３からの出力信号とのノア論理を得るノアゲートとの組み合わせゲートＡＮＲ２、及びその出力信号を反転するためのインバータＮ４を含む。このインバータＮ４の出力信号によってＭＯＳトランジスタＭ６の動作が制御される。
【００９４】
尚、図１４においては、説明の便宜上、圧電素子ＣＬ１についてのみ示しているが、圧電素子ＣＬ２についても同様に実現することができる。
【００９５】
次に、上記構成の動作を説明する。
【００９６】
図１５には、図１４における主要部の動作タイミングが示される。
【００９７】
圧電素子ＣＬ１の充電途中に、圧電素子ＣＬ２の充電が開始されたとき、インバータＮ１の入力端子がローレベル、インバータＮ２の入力端子がハイレベとされ、オアゲートＯＲ１の出力信号は、ＭＯＳトランジスタＭ１をオフする間ハイレベルとされる。オアゲートＯＲ１の出力信号がハイレベルのときだけ、組み合わせゲートＡＮＲ１の出力信号がローレベルとなり、それによりＭＯＳトランジスタＭ５がオンされる。
【００９８】
次に、充電側コントローラ２によりインバータＮ１の入力端子がハイレベルにされ、インバータＮ２の入力端子がローレベルにされたとき、ＭＯＳトランジスタＭ１はオフされ、組み合わせゲートＡＮＲ１の出力信号がローレベルとされることでＭＯＳトランジスタＭ５がオンされる。それにより、充電側電圧制御回路６１によって電圧制御される以前の電源電圧Ｖｄｄ２を圧電素子ＣＬ１に供給することができる。
【００９９】
放電についても同様に、圧電素子ＣＬ１の放電途中に、圧電素子ＣＬ２の放電が開始したとき、放電側コントローラ３から組み合わせゲートＡＮＲ２のアンドゲートに入力される信号がハイレベル、放電側コントローラ３から組み合わせゲートＡＮＲ２のノアゲートに入力される信号がローレベルとされ、アンドゲートＡＮ１の出力はＭＯＳトランジスタＭ２をオフする間ローレベルとされる。アンドゲートＡＮ１の出力信号がローレベルのときだけ、組み合わせゲートＡＮＲ２の出力がローレベルとされ、ＭＯＳトランジスタＭ６がオンされる。
【０１００】
次に、放電側コントローラ３から組み合わせゲートＡＮＲ２のアンドゲートに入力される信号がローレベルにされ、放電側コントローラ３から組み合わせゲートＡＮＲ２のノアゲートに入力される信号がハイレベルにされたとき、ＭＯＳトランジスタＭ２がオフされ、組み合わせゲートＡＮＲ２の出力がローレベルにされ、ＭＯＳトランジスタＭ６がオンされる。それにより、放電側電圧制御回路６２によって電圧制御される以前の電源電圧（ＧＮＤレベル）を圧電素子ＣＬ１に供給することができる。
【０１０１】
このようにＭＯＳトランジスタＭ５が導通されるため、充電時にＭＯＳトランジスタＭ３のオンタイミングが充電期間の終了間際である場合であっても、圧電素子ＣＬ１の端子電位を電源Ｖｄｄ２の電圧レベルまで到達させることができる。同様に、ＭＯＳトランジスタＭ６が導通されるため、放電時にＭＯＳトランジスタＭ４のオンタイミングが充電期間の終了間際である場合であっても、圧電素子ＣＬ１の端子電位をグランドＧＮＤレベルにまで到達させることができる。
【０１０２】
図１６には、上記プリンタ印刷ヘッド用ＩＣ１の別の構成例が示される。
【０１０３】
図１６に示されるプリンタ印刷ヘッド用ＩＣ１が、図５に示されるのと大きく相違するのは、ｐチャネル型ＭＯＳトランジスタＭ１に代えて、ｐチャネル型ＭＯＳトランジスタＭ１１とそれに結合されたｎｐｎ型バイポーラトランジスタＴ１とを設けた点、ｎチャネル型ＭＯＳトランジスタＭ２に代えて、ｎチャネル型ＭＯＳトランジスタＭ１２とそれに結合されたｐｎｐ型バイポーラトランジスタＴ２とを設けた点、ｐチャネル型ＭＯＳトランジスタＭ３に代えて、ｐチャネル型ＭＯＳトランジスタＭ１３とそれに結合されたｎｐｎ型バイポーラトランジスタＴ３とを設けた点、ｎチャネル型ＭＯＳトランジスタＭ４に代えて、ｎチャネル型ＭＯＳトランジスタＭ１４とそれに結合されたｐｎｐ型バイポーラトランジスタＴ４とを設けた点である。
【０１０４】
このようにバイポーラトランジスタを介在させることにより、充電の際ラインＬＣ３の電位が一時的に下がっても、圧電素子からＬＣ３に電流が流れず、チャージシェアリングは起こらない。
【０１０５】
圧電素子ＣＬ１を充電する場合、充電側コントローラ２からＭＯＳトランジスタＭ１１に至るラインをローレベルにすると、ＭＯＳトランジスタＭ１１がオンする。このときの電位の関係は次のようになる。
ＬＣ３電位＞Ｔ１のベース電位＞ＣＬ１電位
【０１０６】
それによりラインＬＣ３からバイポーラトランジスタＴ１のベース電流が流れ、その結果、バイポーラトランジスタＴ１がオンされ、圧電素子ＣＬ１が充電される。
【０１０７】
この充電途中に、ラインＬＣ３の電位が一時的に下がったとき、電位の関係は次のようになる。
ＬＣ３電位＝Ｔ１のベース電位＜ＣＬ１電位
【０１０８】
この関係により、バイポーラトランジスタのベース電流が流れないことから、バイポーラトランジスタＴ１はオフされ、従って、圧電素子ＣＬ１とＣＬ２とのチャージシェアリングを回避することができる。
【０１０９】
また、放電においては次のように動作する。
【０１１０】
放電側コントローラ３からＭＯＳトランジスタＭ１２に至るラインをハイレベルにすると、ＭＯＳトランジスタＭ１２がオンされる。このときの電位の関係は次のようになる。
ＬＤ３電位＜Ｔ２のベース電位＜ＣＬ１電位
【０１１１】
従って、圧電素子ＣＬ１からバイポーラトランジスタＴ２のベース電流が流れ、その結果、バイポーラトランジスタＴ２がオンされ、圧電素子ＣＬ１が放電される。この放電途中に、ラインＬＤ３の電位が一時的に上昇したとき、電位の関係は、次のようになる。
ＬＤ３電位＝Ｔ２のベース電位＞ＣＬ１電位
【０１１２】
これにより、バイポーラトランジスタのベース電流が流れないことから、バイポーラトランジスタＴ２はオフされ、圧電素子ＣＬ１とＣＬ２とのチャージシェアリングが回避される。
【０１１３】
図１７には、電圧制御回路６についての別の構成例が示される。
【０１１４】
図１７に示される構成例では、電圧制御回路６において、プリンタ印刷ヘッド用ＩＣ１に供給する電源電圧を階段状に変化させるようにしている。
【０１１５】
複数の抵抗Ｒ１〜Ｒｎが直列接続されて成る分圧抵抗１８の各タップからは、抵抗比に応じて電圧Ｖｄｄ２を分圧した電圧が得られる。このタップ電圧を選択回路１７で順次選択することにより、ラインＬＣ３の電圧を階段状に順次上昇するように変化させることができる。上記選択回路１７の動作制御はコントロール回路１９によって行われる。尚、放電側回路も、図１７に示されるように構成することによって、ラインＬＤ３の電圧を階段状に順次低下させるように構成することができる。このようにしても上記の例と同様の作用効果を得ることができる。
【０１１６】
上記の例によれば、以下の作用効果を得ることができる。
【０１１７】
（１）充電基準電圧回路４の出力電圧が経時的に徐々に上昇されるように変化されるとき、演算増幅器Ａ１の出力信号に応じてｐチャネル型ＭＯＳトランジスタＭ９のオン抵抗が変化されることにより、ラインＬＣ３の電圧レベルも、上記充電基準電圧回路４の出力電圧の経時的変化に呼応して徐々に上昇される。また、放電基準電圧回路５の出力電圧が経時的に徐々に降下されるように変化されるとき、演算増幅器Ａ２の出力信号に応じてｎチャネル型ＭＯＳトランジスタＭ１０のオン抵抗が変化されることにより、ラインＬＤ３の電圧レベルも、上記放電基準電圧回路５の出力電圧の経時的変化に呼応して徐々に下降される。このようにラインＬＣ３，ＬＤ３の電圧レベルを緩やかに変化させるようにしているため、容量性負荷に直列接続されている抵抗成分での損失エネルギーの低減を図ることができ、それによって負荷駆動回路での電力損失を低減させることができる。
【０１１８】
（２）圧電素子ＣＬ１，ＣＬ２の端子電圧と電源電圧とを比較することによって上記電源電圧の変動を検出し、その検出結果に応じてＭＯＳトランジスタＭ１〜Ｍ４を非導通状態に制御することにより、上記圧電素子ＣＬ１，ＣＬ２の駆動が停止される。それにより、上記圧電素子ＣＬ１，ＣＬ２の電源電圧変動に起因する不所望な状態を回避することができる。
【０１１９】
（３）ＭＯＳトランジスタＭ５を設け、それを導通させることで、圧電素子ＣＬ１の端子電位を電源Ｖｄｄ２の電圧レベルまで到達させることができる。同様に、ＭＯＳトランジスタＭ６を設け、それを導通させることにより、圧電素子ＣＬ１の端子電位をグランドＧＮＤレベルにまで到達させることができる。
【０１２０】
以上本発明者によってなされた発明を具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１２１】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるインクジェットヘッドに適用した場合について説明したが、本発明はそれに限定されるものではなく、負荷駆動回路として広く適用することができる。
【０１２２】
本発明は、少なくとも容量負荷を駆動するための駆動素子を含むことを条件に適用することができる。
【０１２３】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【０１２４】
すなわち、電源電圧が変動された場合に駆動素子が非導通状態とされることによって容量性負荷の駆動が停止されるため、容量性負荷の電源電圧変動に起因する不所望な状態を回避することができる。
【０１２５】
また、容量性負荷とその駆動素子との直列接続回路に矩形状に電圧波形を与えた場合の上記容量性負荷の端子電圧の変化カーブよりも緩やかとなるように、上記容量性負荷を充電する際の上記駆動素子の電源電圧波形、及び上記容量性負荷から放電する際の上記駆動素子の電源電圧波形を制御することにより、上記容量性負荷に直列接続されている抵抗成分での損失エネルギーの低減を図り、それによって負荷駆動回路での電力損失を低減させることができる。
【図面の簡単な説明】
【図１】本発明にかかる負荷駆動回路の構成例回路図である。
【図２】スイッチを用いた容量充電回路の構成例回路図である。
【図３】上記スイッチを抵抗に見立てた容量充電回路の構成例回路図である。
【図４】抵抗及びインダクタンスを用いた容量充電回路の構成例回路図である。
【図５】本発明にかかる負荷駆動回路の比較対象とされる回路の構成例回路図である。
【図６】図５に示される回路における主要部の動作タイミング図である。
【図７】図５に示される回路構成で、駆動中の圧電素子の端子にノイズが発生する場合を示すタイミング図である。
【図８】上記負荷駆動回路における充電基準電圧回路の構成例回路図である。
【図９】上記負荷駆動回路における放電基準電圧回路の構成例回路図である。
【図１０】上記充電基準電圧回路の別の構成例回路図である。
【図１１】上記充電基準電圧回路の別の構成例回路図である。
【図１２】上記放電基準電圧回路の別の構成例回路図である。
【図１３】上記放電基準電圧回路の別の構成例回路図である。
【図１４】上記負荷駆動回路におけるプリンタ印刷ヘッド用ＩＣの別の構成例回路図である。
【図１５】図１４に示される回路における主要部の動作タイミング図である。
【図１６】上記負荷駆動回路におけるプリンタ印刷ヘッド用ＩＣの別の構成例回路図である。
【図１７】上記負荷駆動回路における主要部の詳細な構成例回路図である。
【符号の説明】
１　プリンタ印刷ヘッド用ＩＣ
２　充電側コントローラ
３　放電側コントローラ
４　充電基準電圧回路
５　放電基準電圧回路
６　電圧制御回路
１１，１２，１３，１４　制御論理
１５，１６　制御論理
６１　充電側電圧制御回路
６２　放電側電圧制御回路
ＣＬ１，ＣＬ２　圧電素子
【図１】
2004082596.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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