(57)【要約】【課題】半導体集積回路内の所望のパスの遅延時間を容易に測定することができる半導体集積回路を得ること。【解決手段】遅延時間を測定する対象パス１２０内のＮＡＮＤ１０２〜１０４の入力にセレクタ１１１〜１１３を接続して、テストモード時には、セレクタの出力を対象パスが活性化されるような値に固定する。また、対象パスの始点となるフリップフロップ１００の前段にセレクタ１１０を接続して、テストモード時には、対象パスを活性化するテストパタンを入力する。【選択図】      図１
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【特許請求の範囲】
【請求項１】
２つのフリップフロップ間に設けた１〜複数のセルを含む組み合せ回路を有する半導体集積回路において、
前記２つのフリップフロップ間の組み合せ回路を遅延時間測定の対象とする対象パスの前段のフリップフロップの入力に接続され、制御信号に基づいて前記前段のフリップフロップに前記対象パスの遅延時間を測定するためのテストパタンを設定する第１のセレクタと、
前記対象パス内の組み合せ回路の中で対象パスとは異なる側の入力端子を有するセルの入力に直接接続される第２のセレクタであって、前記制御信号に基づいてテストパタンによって前記対象パスが活性化されるような値を前記対象パスに接続されていない入力端子に設定する第２のセレクタと、
を備えることを特徴とする半導体集積回路。
【請求項２】
前記第２のセレクタは、
レイアウト終了後の空き領域に配置され、かつ、前記対象パスの組み合せ回路のセルに未接続であること特徴とする請求項１に記載の半導体集積回路。
【請求項３】
ＣＰＵが搭載されている場合、
前記制御信号と前記第１のセレクタに設定するテストパタンと前記第２のセレクタに設定する前記対象パスが活性化されるような値とを保持するレジスタ、
をさらに備え、
前記ＣＰＵが前記レジスタに設定した値により前記第１のセレクタおよび第２のセレクタを制御することを特徴とする請求項１に記載の半導体集積回路。
【請求項４】
複数のフリップフロップと、該フリップフロップ間に設けられて１〜複数のセルを含む組み合せ回路とを有する半導体集積装置において、
レイアウト終了後の空き領域に、２つのフリップフロップおよび該フリップフロップ間に設けられる組み合せ回路から成る回路と同一回路構成のテスト用回路を１〜複数個作成し、前記テスト用回路において再現した遅延測定の対象となる対象パス内の各セルの入力端子のうち、前記対象パスとは異なる側の入力端子を前記対象パスが活性化される値に固定することを特徴とする半導体集積回路。
【請求項５】
レイアウト終了後の半導体集積回路の空き領域に前記テスト用回路を複数備えることを特徴とする請求項４に記載の半導体集積回路。
【請求項６】
前記複数のテスト用回路のフリップフロップをスキャンフリップフロップに置き換えてスキャン接続することを特徴とする請求項５に記載の半導体集積回路。
【請求項７】
前記テスト用回路において再現した対象パス内の任意のパスに前記組み合せ回路内の１若しくは複数のセルをバイパスする経路を作成するセレクタを設けることを特徴とする請求項４〜６の何れか一つに記載の半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路に関するものであり、特に、半導体集積回路内部の遅延時間を容易に測定することができる半導体集積回路に関するものである。
【０００２】
【従来の技術】
近年、半導体製造の多層配線技術や微細化技術の向上により、半導体集積回路の１チップの搭載ゲート規模も大きくなり、高性能・高機能の半導体集積回路が１チップで実現可能となっている。そのため、人手による回路図作成に基づいた論理設計は不可能となり、ＶＨＤＬ（Ｖｈｓｉｃ  ｈａｒｄｗａｒｅ  Ｄｅｓｃｒｉｐｔｉｏｎ  Ｌａｎｇｕａｇｅ）やＶｅｒｉｌｏｇ−ＨＤＬ（Ｖｅｒｉｌｏｇ  Ｈａｒｄｗａｒｅ  Ｄｅｓｃｒｉｐｔｉｏｎ  Ｌａｎｇｕａｇｅ）などのハードウエア記述言語と論理合成装置を用いたトップダウン設計手法による回路設計が常識となっている。つまり、半導体集積回路の設計は、ハードウエア記述言語に基づいて論理合成装置により論理回路に展開され、ネットリストを生成する。そして、このネットリストに基づき自動配置配線装置でレイアウトを行う。
【０００３】
このように論理合成装置および自動配置配線装置を用いて半導体集積回路を設計する場合、同期設計を行うことにより、フリップフロップ間の遅延時間を管理することでクロック周期毎の動作を実現することが一般的である。設計時には、半導体集積回路が所望の機能を実現しているかの機能検証を行うとともに、半導体集積回路がクロック周期毎に動作することを事前に確認するための静的なタイミング検証を実施する。そして、半導体集積回路内の全フリップフロップ間の遅延時間が決められたクロック周期以内におさまっているかを確認した後、半導体集積回路を製造する。
【０００４】
しかしながら、製造された半導体集積回路は、製造バラツキ、入力電圧、温度条件、半導体集積回路内部の電圧降下などの要因により、セルライブラリの遅延時間の総和で計算した遅延時間と異なることがある。すなわち、半導体集積回路が、設計段階で検討した遅延時間通りに動作しない場合がある。このような場合には、遅延時間の測定を行い半導体集積回路が動作しない原因であるパスを解析する必要がある。そのため、スキャンフリップフロップを用いることですべてのフリップフロップに外部端子から任意の値が設定して遅延の測定を可能にするスキャン設計がある。
【０００５】
たとえば、スキャン設計された半導体集積回路において、クリティカルパスの初段のセルに信号を出力するスキャンフリップフロップの前段に、スキャンパス接続された前段のフリップフロップの出力と集積回路の外部から入力可能な信号とを外部から入力可能な制御信号で切替可能な選択回路を接続する。また、クリティカルパス内のセルの入力端子に信号を出力するスキャンパスフリップフロップの前段には、スキャンパス接続された前段のフリップフロップの出力と固定入力（“Ｈ”または“Ｌ”）とを制御信号で切替可能な選択回路を接続する。これにより、スキャンパスモード時に制御信号を切替えることで、通常のスキャンパス接続とクリティカルパスの活性化を可能としている。（たとえば、特許文献１参照）。
【０００６】
【特許文献１】
特開平９−２８１１８６号公報
【０００７】
【発明が解決しようとする課題】
しかしながら、従来の半導体集積回路は、スキャン設計を用いているため、クリティカルパスの前段のスキャンフリップフロップに所定の値を設定するにはスキャンフリップフロップのシフト機能を用いて設定しなければならず、テストパタンが多くなってしまうという問題があった。また、スキャンフリップフロップと選択回路を用いるため、回路規模も大きくなるという問題があった。
【０００８】
この発明は上記に鑑みてなされたもので、半導体集積回路内の所望のパスの遅延時間を容易にかつ少ない回路により測定することができる半導体集積回路を得ることを目的としている。
【０００９】
【課題を解決するための手段】
上記目的を達成するために、この発明にかかる半導体集積回路は、２つのフリップフロップ間に設けた１〜複数のセルを含む組み合せ回路を有する半導体集積回路において、前記２つのフリップフロップ間の組み合せ回路を遅延時間測定の対象とする対象パスの前段のフリップフロップの入力に接続され、制御信号に基づいて前記前段のフリップフロップに前記対象パスの遅延時間を測定するためのテストパタンを設定する第１のセレクタと、前記対象パス内の組み合せ回路の中で対象パスとは異なる側の入力端子を有するセルの入力に直接接続される第２のセレクタであって、前記制御信号に基づいてテストパタンによって前記対象パスが活性化されるような値を前記対象パスに接続されていない入力端子に設定する第２のセレクタとを備えることを特徴とする。
【００１０】
この発明によれば、第１のセレクタは、対象パスの前段のフリップフロップの入力に接続され、制御信号に基づいて対象パスの前段のフリップフロップに対象パスの遅延時間を測定するためのテストパタンを設定し、第２のセレクタは、対象パス内の組み合せ回路の中で対象パスとは異なる側の入力端子を有するセルの入力に直接接続され、制御信号に基づいてテストパタンによって対象パスが活性化されるような値を設定するようにしている。
【００１１】
【発明の実施の形態】
以下に添付図面を参照して、この発明にかかる半導体集積回路の好適な実施の形態を詳細に説明する。
【００１２】
実施の形態１．
図１を用いて本発明の実施の形態１を説明する。図１は、この発明における実施の形態１の半導体集積回路のクリティカルパスとなる回路部分を示している。図１の回路は、順序回路であるフリップフロップ１００，１０１とナンドゲートであるＮＡＮＤ１０２〜１０４と反転回路であるインバータ１０５で構成されている。フリップフロップ１００とフリップフロップ１０１は、同一のクロックＣＫで動作する。したがって、フリップフロップ１００とフリップフロップ１０１の間にある組み合せ回路はクロックＣＫの周期内で動作する必要がある。図１の場合は、フリップフロップ１００の出力信号が変化したことによりＮＡＮＤ１０２、インバータ１０５、ＮＡＮＤ１０３、１０４がクロックＣＫの周期内に動作し、その動作により変化した信号をフリップフロップ１０１が保持しなければならない。
【００１３】
点線で示した対象パス１２０の遅延時間を測定するためには、対象パス１２０を活性化させる必要がある。そのために、ＮＡＮＤ１０２〜１０４それぞれの入力端子にセレクタ１１１〜１１３が接続されている。さらに、フリップフロップ１００を任意の値に設定するためにフリップフロップ１００の前段にもセレクタ１１０が接続されている。セレクタ１１０〜１１３は、選択信号Ｃにより制御されて入力端子Ａまたは入力端子Ｂの信号を出力する。このでは、テストモード時に入力端子Ａを出力し、通常動作モード時に入力端子Ｂを出力する。入力端子Ｂには、通常動作のパスが接続される。そして、セレクタ１１０の入力端子Ａには、たとえば、半導体集積回路の外部端子を接続してフリップフロップ１００に任意の値を設定できるようにする。また、セレクタ１１１〜１１３の入力端子Ａは、対象パス１２０を活性化するような値（図１の場合は“Ｈ”）に固定される。すなわち、半導体集積回路の動作モードを通常動作モードからテストモードに切替えるすぐに、対象パス１２０が活性化されるような値がＮＡＮＤ１０２〜１０４に入力される。そして、セレクタ１１０を介してフリップフロップ１００の出力を変化させることで対象パス１２０を活性化し、クロックＣＫの周期を変更して対象パス１２０の遅延時間を測定する。
【００１４】
このようにこの実施の形態１では、遅延時間を測定する対象パス内の組み合せ回路の入力にセレクタを接続して、テストモード時には、セレクタの出力を対象パスが活性化されるような値に固定するようにしているため、遅延時間を測定する対象パスを活性化するためのテストパタンを削減し、容易に対象パスの遅延を測定することができる。
【００１５】
なお、実施の形態１において挿入するセレクタは、ネットリスト上にレイアウト前に挿入してもよいし、レイアウト終了後の空き領域に配置するようにしてもよい。
【００１６】
実施の形態２．
図２および図３を用いて本発明の実施の形態２を説明する。実施の形態１では、遅延時間を測定する対象パス内の組み合せ回路の入力にセレクタを接続して、テストモード時には、セレクタの出力を対象パスが活性化されるような値に固定するようにした。しかし、通常動作モード時にセレクタの遅延が加算されてしまう。対象パスが半導体集積回路の最大動作周波数を決定するクリティカルパスである場合、一般的にその付近のパス遅延も大きいことが多い。そのため、セレクタを設けたために通常動作モード時の遅延時間に影響を与えてしまうことが考えられる。
【００１７】
実施の形態２では、このような問題を解決するため、遅延時間を測定する対象パス内の回路と同一のテスト用回路を半導体集積回路の空き領域に作成するものである。
【００１８】
図２は、この発明における実施の形態２の半導体集積回路の遅延測定の対象パスを含む回路およびテスト用回路を示している。遅延測定の対象パスを含む回路２００は、フリップフロップ２０１，２０２と、インバータ２０６と、ＮＡＮＤ２０３〜２０５とで構成される。フリップフロップ２０１の出力端子は、ＮＡＮＤ２０３の入力端子Ｂに接続されている。ＮＡＮＤ２０３の出力端子はインバータ２０６の入力端子に接続されている。インバータ２０６の出力端子は、ＮＡＮＤ２０４の入力端子Ａに接続されている。ＮＡＮＤ２０４の出力端子は、ＮＡＮＤ２０５の入力端子Ｂに接続されている。ＮＡＮＤ２０５の出力端子はフリップフロップ２０２の入力端子Ｄに接続されている。これらの接続が遅延測定の対象パスとなる。
【００１９】
自動配置配線装置を用いて半導体集積回路のレイアウトを行った後、対象パスを含む回路２００と同一のテスト用回路２１０を空き領域に配置配線する。すなわち、半導体集積回路の空き領域に、フリップフロップ２０１，２０２と、インバータ２０６と、ＮＡＮＤ２０３〜２０５と同じセル、フリップフロップ２１１，２１２と、インバータ２１６と、ＮＡＮＤ２１３〜２１５とを配置し、これらのセルを接続する配線パタンの配線負荷も対象パスを含む回路２００と同じ負荷になるように配線して対象パスを含む回路２００と同一のテスト用回路２１０を作成する。そして、対象パスが活性化されるようにセルの入力端子の値を電源またはグランドに接続する。テスト用回路２１０の場合には、ＮＡＮＤ２１３の入力端子ＡとＮＡＮＤ２１４の入力端子ＢとＮＡＮＤ２１５の入力端子Ａを電源２２０に接続する。これにより、ＮＡＮＤ２１３の入力端子ＡとＮＡＮＤ２１４の入力端子ＢとＮＡＮＤ２１５の入力端子Ａとがそれぞれ“Ｈ”に固定され、フリップフロップ２１１の出力が変化するとテスト用回路２１０により再現された対象パスが活性化される。すなわち、テスト用回路２１０のクロックＣＫの周期を変化させて対象パス相当の遅延時間を測定することが可能となる。
【００２０】
このようにこの実施の形態２では、半導体集積回路のレイアウトを行った後に、遅延時間を測定したい対象パスを含む回路とまったく同じテスト用回路を空き領域に作成するようにしているため、半導体集積回路内の対象パスの遅延時間に影響を与えることなく、対象パスの遅延時間を測定することができる。
【００２１】
また、テスト用回路で再現した対象パスを活性化するようにセルの入力端子を固定しているため、対象パスを活性化するテストパタンを削減し、容易に対象パスの遅延時間を測定することができる。
【００２２】
なお、半導体集積回路の空き領域を利用して作成するテスト用回路は１つに限るものではなく、複数のテスト用回路を作成してもよい。図３では、異なる２つのテスト用回路２１０とテスト用回路２３０が半導体集積回路の空き領域に作成されている。このように半導体集積回路のレイアウトを行った後のチップ内の空き領域にあわせて複数のテスト回路を作成すれば複数の対象パスの遅延時間を測定することが可能となり、効率よく半導体集積回路の解析を行うことができる。
【００２３】
また、同一のテスト用回路を半導体集積回路に作成してもよい。これにより、半導体集積回路内に供給されている電源電圧等が異なってしまった場合でも、その変動の影響による遅延時間の測定が可能となる。
【００２４】
実施の形態３．
図４を用いて本発明の実施の形態３を説明する。実施の形態２では、遅延時間を測定する対象パス内の回路と同一のテスト用回路を半導体集積回路の空き領域に作成した。複数のテスト用回路を空き領域に作成した場合、それらテスト用回路の対象パスの遅延時間を測定するために複数の端子が必要となる。すなわち、半導体集積回路の外部端子に複数のテスト用端子が必要となる。また、半導体集積回路にテストパタン生成回路を内蔵している場合、テストパタン生成回路とテスト用回路との配線が増加する。
【００２５】
この実施の形態３では、そのような問題を解決するため、半導体集積回路の空き領域に作成するテスト用回路をスキャンパスで構成するものである。
【００２６】
図４は、この発明における実施の形態３の半導体集積回路の空き領域に作成されるテスト用回路を示している。この実施の形態３では、図４に示すように、図３のテスト用回路２１０のフリップフロップ２１１，２１２をスキャンフリップフロップ２４２，２４３に、テスト用回路２３０のフリップフロップ２３１，２３２をスキャンフリップフロップ２４１，２４４にそれぞれセルを置き換えている。
【００２７】
スキャンフリップフロップ２４１〜２４４は、スキャンフリップフロップ２４１，２４２…の順にシリアル接続され、シフトモード時には、シフト入力ＳＩから入力されたデータをシフトするシフトレジスタとして動作する。これにより、テスト用回路２１０，２３０の対象パスを活性化するテストパタンをスキャンフリップフロップ２４２，２４１に設定する。スキャンフリップフロップ２４１，２４２にテストパタンを設定した後スキャンモードに切り替える。これにより、テスト用回路２１０の場合、スキャンフリップフロップ２４３は、ＮＡＮＤ２１３、インバータ２１６、ＮＡＮＤ２１４、２１５を介して伝達された信号をラッチする。その後シフトモードに切り替えるとスキャンフリップフロップ２４１〜２４４はシフトレジスタとして動作してスキャンフリップフロップ２４４の出力から順にスキャン出力ＳＯに出力する。
【００２８】
このようにこの実施の形態３では、半導体集積回路の空き領域に複数のテスト用回路を作成した場合、それらのテスト用回路のフリップフロップをスキャンフリップフロップに置き換えて、複数のテスト用回路をスキャンパス構成にするようにしているため、テスト回路用のための端子数および配線を含む回路規模を抑えて対象パスの遅延時間を測定することができる。
【００２９】
実施の形態４．
図５を用いて本発明の実施の形態４を説明する。図５は、この発明における実施の形態４の半導体集積回路の空き領域に作成されるテスト用回路を示している。この実施の形態４では、図５に示すように、図２のテスト用回路２１０にセレクタ３００，３１０が追加されている。セレクタ３００，３１０は、選択信号Ｃにより制御されて入力端子Ａまたは入力端子Ｂの信号を出力する。セレクタ３００は対象パス内のインバータ２１６とＮＡＮＤ２１４の間に挿入されている。すなわち、ＮＡＮＤ２１４の入力端子Ｂにインバータ２１６の出力またはフリップフロップ２１１の出力が入力される。また、セレクタ３１０は、対象パス内のＮＡＮＤ２１５とフリップフロップ２１２の間に挿入されている。すなわち、ＮＡＮＤ２１５の出力またはセレクタ３００の出力がフリップフロップ２１２に入力される。
【００３０】
セレクタ３００，３１０の入力端子Ａを選択するように選択信号Ｃを指定すると、フリップフロップ２１２は、対象パスの一部ＮＡＮＤ２１３とインバータ２１６を介した信号をラッチする。また、セレクタ３００，３１０の入力端子Ｂを選択するように選択信号Ｃを指定すると、フリップフロップ２１２は、対象パスの別の一部ＮＡＮＤ２１４とＮＡＮＤ２１５を介した信号をラッチする。すなわち、遅延時間を測定する対象パスをセレクタ３００，３１０により分割している。
【００３１】
セレクタ３００，３１０の入力端子Ａを選択するように選択信号Ｃを指定してクロックＣＫの周期を変化させ、対象パスの一部ＮＡＮＤ２１３とインバータ２１６の遅延時間を測定する。また、セレクタ３００，３１０の入力端子Ｂを選択するように選択信号Ｃを指定してクロックＣＫの周期を変化させ、対象パスの別の一部ＮＡＮＤ２１４とＮＡＮＤ２１５の遅延時間を測定する。
【００３２】
このようにこの実施の形態４では、対象パスを含む回路とまったく同じテスト用回路を空き領域に作成する際に、対象パスの途中にセレクタを挿入するようにしている。すなわち、対象パスを分割して遅延時間を測定できるようにしている。これにより、対象パスのどの部分にどれだけの遅延時間がかかっているかを明確にすることができ、半導体集積回路に問題がある場合、容易に解析することができる。
【００３３】
実施の形態５．
図６および図７を用いて本発明の実施の形態５を説明する。図６は、この発明における実施の形態５の半導体集積回路の一部と空き領域に配置するセレクタを示している。図６において、フリップフロップ１００とフリップフロップ１０１の間のＮＡＮＤ１０２〜１０４とインバータ１０５の組み合せ回路が遅延測定の対象パスである。この対象パスを含む回路４００が、たとえば、クリティカルパスであれば、半導体集積回路のテスト時に動作しない場合、解析の必要がある。このような半導体集積回路を解析する際に遅延時間を測定したいパスの観測開始点となるフリップフロップ１００の前段にセレクタ４０１を挿入する。また、半導体集積回路のレイアウトを行った後、空き領域にセレクタ４０２〜４０４を配置しておく。セレクタ４０１〜４０４は、選択信号Ｃにより制御されて入力端子Ａまたは入力端子Ｂの信号を出力する機能を有し、入出力端子は、半導体集積回路を製造する際の上位層の配線パタンを用いておく。
【００３４】
半導体集積回路を製造した後のテストにおいて問題が発生した場合、ＦＩＢ（Ｆｏｃｕｓｅｄ  Ｉｏｎ  Ｂｅａｍ）加工やレーザートリミング等により半導体集積回路の空き領域に配置したセレクタ４０２〜４０４を遅延測定の対象パスを含む回路４００に接続する。すなわち、遅延測定時に対象パスが活性化されるように対象パス内のセルの入力端子を固定するようにセレクタを挿入する。図６の場合、フリップフロップ１００の出力が接続されているＮＡＮＤ１０２の入力端子Ａに接続されている配線４１０をセレクタ４０２の入力端子Ｂに接続し、セレクタ４０２の出力をＮＡＮＤ１０２の入力端子Ａに接続する。ＮＡＮＤ１０３の入力端子Ｂに接続されている配線４１１をセレクタ４０３の入力端子Ｂに接続し、セレクタ４０３の出力をＮＡＮＤ１０３の入力端子Ｂに接続する。ＮＡＮＤ１０４の入力端子Ａに接続されている配線４１２をセレクタ４０４の入力端子Ｂに接続し、セレクタ４０４の出力をＮＡＮＤ１０４の入力端子Ａに接続する。
【００３５】
図７は、図６に示した対象パスを含む回路４００に空き領域に配置したセレクタを挿入した図である。さらに、セレクタ４０２〜４０４の入力端子Ａを、対象パスが活性化されるような値に固定する。この場合は、セレクタ４０２〜４０４の入力端子Ａを電源に接続して、“Ｈ”に固定する。このようにＥＩＢ加工やレーザートリミング等により空き領域に配置したセレクタ４０２〜４０４を対象パスを含む回路４００に接続することで、図１に示した回路を作成し、対象パスの遅延時間を測定する。
【００３６】
このようにこの実施の形態５では、半導体集積回路のレイアウトを行った後の空き領域に複数のセレクタを配置しておき、半導体集積回路を製造した後のテストにおいて問題が発生した場合、ＦＩＢ加工やレーザートリミング等により空き領域に配置してあるセレクタを配線できるようにしておく。これにより、テストにおいて問題となる箇所を特定し、観測したい対象パスを決定して必要最低限の接続を行い、対象パスの遅延時間を測定することができる。すなわち、対象パスを決定してからセレクタの配線を行うことができるため、半導体集積回路のどのパスでも遅延時間を観測することができる。
【００３７】
なお、観測開始点となるフリップフロップ１００の前段のセレクタ４０１についても、対象パスを決定後に配線するようにしてもよい。
【００３８】
また、接続するセレクタは、クリティカルパスなど予め観測ポイントとなる可能性のある回路の近傍の空き領域に配置するようにすれば、接続作業が容易になる。
【００３９】
実施の形態６．
図８を用いて本発明の実施の形態６を説明する。図８は、この発明における実施の形態６の半導体集積回路の一部を示している。この実施の形態６では、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）８０１によりテストモード用のレジスタ８０２に対象パスを含む回路８００のセレクタ１１０〜１１３を制御する値を設定し、対象パスの遅延時間を測定する。対象パス８００は図１に示した回路と同じものであるので、ここではその説明を省略する。
【００４０】
半導体集積回路の動作モードが通常動作モードの場合、ＣＰＵ８０１は、セレクタ１１０〜１１３が入力端子Ｂを出力するような制御信号Ｃをテストモード用のレジスタ８０２に設定する。これにより、セレクタ１１０〜１１３は、入力端子Ｂの信号を出力し、半導体集積回路は所望の機能を実現する回路として動作する。
【００４１】
半導体集積回路の動作モードがテストモードの場合、ＣＰＵ８０１は、セレクタ１１０〜１１３が入力端子Ａを出力するような制御信号Ｃをテストモード用のレジスタ８０２に設定する。また、セレクタ１１１〜１１４の入力端子Ａに対象パスを含む回路８００の対象パスを活性化するような値（この場合は“Ｈ”）を入力する必要がある。ＣＰＵ８０１は、テストモード用のレジスタ８０２に対象パスを活性化するような値を設定する。さらに、ＣＰＵ８０１は、テストモード用のレジスタ８０２にセレクタ１１０を介して遅延時間を測定するためのテストパタンを設定する。すなわち、テストモード時は、ＣＰＵ８０１が遅延時間を測定するための設定を行う。
【００４２】
このようにこの実施の形態６では、半導体集積回路に搭載されているＣＰＵを利用して、遅延時間を測定するためのセレクタを制御するようにしているため、複雑な指定を行わずに、対象パスの遅延時間を測定することができる。
【００４３】
【発明の効果】
以上説明したように、この発明にかかる半導体集積回路によれば、第１のセレクタは、対象パスの前段のフリップフロップの入力に接続され、制御信号に基づいて対象パスの前段のフリップフロップに対象パスの遅延時間を測定するためのテストパタンを設定し、第２のセレクタは、対象パス内の組み合せ回路の中で対象パスとは異なる側の入力端子を有するセルの入力に直接接続され、制御信号に基づいてテストパタンによって対象パスが活性化されるような値を設定するようにしているため、遅延時間を測定する対象パスを活性化するためのテストパタンを削減し、容易に対象パスの遅延を測定することができる。
【図面の簡単な説明】
【図１】この発明における実施の形態１の半導体集積回路のクリティカルパスとなる回路部分を示す図である。
【図２】この発明における実施の形態２の半導体集積回路の遅延測定の対象パスを含む回路およびテスト用回路を示す図である。
【図３】複数のテスト用回路を配置したことを示す図である。
【図４】この発明における実施の形態３の半導体集積回路の空き領域に作成されるテスト用回路を示す図である。
【図５】この発明における実施の形態４の半導体集積回路の空き領域に作成されるテスト用回路を示す図である。
【図６】この発明における実施の形態５の半導体集積回路の一部と空き領域に配置するセレクタを示す図である。
【図７】図６に示したセレクタを配線した半導体集積回路を示す図である。
【図８】この発明における実施の形態６の半導体集積回路の一部を示す図である。
【符号の説明】
１００，１０１，２０１，２０２，２１１，２１２，２３１，２３２  フリップフロップ、１０２，１０３，１０４，２０３，２０４，２０５，２１３，２１４，２１５  ＮＡＮＤ、１０５，２０６，２１６  インバータ、１１０，１１１，１１２，１１３，３００，３１０，４０１，４０２，４０３，４０４  セレクタ、１２０  対象パス、２１０，２３０  テスト用回路、２２０  電源、２４１，２４２，２４３，２４４  スキャンフリップフロップ、８０１  ＣＰＵ、８０２  レジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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