(57)【要約】【課題】光起電ダイオードアレーに発生した電圧がＭＯＳＦＥＴのゲート・ソース間に印加されるときの電圧降下を少なくし、また、ＭＯＳＦＥＴのオフ時の出力端子間のリーク電流を減少させる。【解決手段】放電回路２１は、４端子サイリスタ１１のＮゲートとアノード間をダイオード９で構成しているのに対して、Ｐゲートとカソード間を低抵抗素子２２で構成している。光起電ダイオードアレー４に発生した電圧がＭＯＳＦＥＴ６、７のゲート・ソース間に印加されるとき、１段のダイオード９のＶＦによる電圧降下分だけに抑えることができる。ＭＯＳＦＥＴ６、７がオフした状態において、出力端子８ａ、８ｂ間に電圧が印加されているとき、ＭＯＳＦＥＴ６、７のゲート電位がソース電位に対して固定されず不安定な状態となるのを、４端子サイリスタ１１の１個分のＰＮ接合によるＶＦの電圧の範囲に抑えることができる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
半導体発光素子と、半導体発光素子からの光信号を電気信号に変換する半導体光起電素子と、この電気信号によって駆動されるＭＯＳＦＥＴと、ＭＯＳＦＥＴのゲートに蓄積された電荷を放電する放電回路とを具備し、
放電回路が、ＭＯＳＦＥＴのゲートとソース間にアノードとカソードで接続され、さらに半導体光起電素子のアノードとカソード間にＮゲートとＰゲートで接続された４端子サイリスタと、半導体光起電素子のアノードとカソード間に接続された高抵抗素子とを有する光結合型半導体リレー装置において、
放電回路が、さらに、４端子サイリスタのＮゲートとアノード間またはカソードとＰゲート間の一方にアノードとカソードで接続されたダイオードと、４端子サイリスタのＮゲートとアノード間またはカソードとＰゲート間の他方に接続された低抵抗素子とを有することを特徴とする光結合型半導体リレー装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、スイッチング素子としてＭＯＳＦＥＴを用いた光結合型半導体リレー装置に関する。
【０００２】
【従来の技術】
この種の光結合型半導体リレー装置は、従来の電磁リレー装置に代わりリレー装置として小型、高感度、高速、高信頼性化等したものとして開発されたもので、電気信号を半導体発光素子、例えば、発光ダイオードで光信号に変換し、発光ダイオードと光結合された半導体光起電素子、例えば、光起電ダイオード（ＰＶＤ；Ｐｈｏｔｏ  Ｖｏｌｔａｉｃ  Ｄｉｏｄｅ）アレーで光信号を電気信号に変換し、この電気信号によってスイッチング素子としてのＭＯＳＦＥＴを駆動させ、出力接点信号を得るようにしている（例えば、特許文献１を参照。）。
【０００３】
以下、特許文献１を参考に従来の光結合型半導体リレー装置について、図２を参照して説明する。入力端子１ａ、１ｂ間に電気信号を供給すると、入力端子１ａ、１ｂ間に接続された半導体発光素子としての発光ダイオード２で光信号に変換される。この光信号は、発光ダイオード２と光結合された半導体光起電素子としての複数個直列接続の光起電ダイオード３で構成された光起電ダイオードアレー４で電気信号に変換される。この電気信号は、放電回路５を介して、ソースを共通に逆直列接続した２個のエンハンスメント形（ノーマリオフ形）のＮチャネル型ＭＯＳＦＥＴ６、７のそれぞれのゲート・ソース間に供給され、ＭＯＳＦＥＴ６、７をオン駆動させ、ＭＯＳＦＥＴ６、７のそれぞれのドレインに接続された出力端子８ａ、８ｂ間にノーマリオープンの出力接点信号を得るようにしている。
【０００４】
放電回路５は、ダイオード９、１０と４端子サイリスタ１１と高抵抗素子１２とで構成されている。ダイオード９は、アノードが光起電ダイオードアレー４のアノードに接続され、カソードがＭＯＳＦＥＴ６、７のそれぞれのゲートに接続されている。ダイオード１０は、カソードが光起電ダイオードアレー４のカソードに接続され、アノードがＭＯＳＦＥＴ６、７のそれぞれのソースに接続されている。４端子サイリスタ１１は、アノードがダイオード９のカソードとＭＯＳＦＥＴ６、７のゲートとの接続点に接続され、カソードがダイオード１０のアノードとＭＯＳＦＥＴ６、７のソースとの接続点に接続され、Ｎゲートが光起電ダイオードアレー４のアノードとダイオード９のアノードとの接続点に接続され、Ｐゲートが光起電ダイオードアレー４のカソードとダイオード１０のカソードとの接続点に接続されている。高抵抗素子１２は、一端が光起電ダイオードアレー４のアノードとダイオード９のアノードとの接続点に接続され、他端が光起電ダイオードアレー４のカソードとダイオード１０のカソードとの接続点に接続されている。
【０００５】
上記構成の光結合型半導体リレー装置において、入力端子１ａ、１ｂ間に電気信号が供給されると、発光ダイオード２で光信号に変換され、光起電ダイオードアレー４で再び電気信号に変換される。このとき、放電回路５に用いている４端子サイリスタ１１はオフ状態であり、光起電ダイオードアレー４からの電気信号がダイオード９、１０を通ってＭＯＳＦＥＴ６、７のそれぞれのゲートとソース間に直ちに印加され、ＭＯＳＦＥＴ６、７をオンさせ、出力端子８ａ、８ｂ間を導通させる。
【０００６】
次に、入力端子１ａ、１ｂ間に供給されていた電気信号が供給されなくなると、発光ダイオード２からの光信号がなくなり、光起電ダイオードアレー４からの電気信号もなくなるが、ダイオード９、１０および４端子サイリスタ１１によりＭＯＳＦＥＴ６、７のそれぞれのゲート電圧は、そのまま保たれている。この状態で光起電ダイオードアレー４の両端の電圧は高抵抗素子１２に電流が流れることによりすばやく低下する。この電圧低下により、光起電ダイオードアレー４のアノード・カソード間電圧Ｖ１と４端子サイリスタ１１のアノード・カソード間電圧Ｖ２とがＶ２＞Ｖ１の関係となったとき、４端子サイリスタ１１がオンするようになる。
【０００７】
４端子サイリスタ１１は自己保持特性を持つため、一度オンすると、アノード・カソード間電圧が１Ｖ程度に下がるまでオン状態を保つ。このため、ＭＯＳＦＥＴ６、７のゲートに蓄積された電荷は４端子サイリスタ１１を通って速やかに放電され、ＭＯＳＦＥＴ６、７はオフし、出力端子８ａ、８ｂ間が非導通となる。
【０００８】
【特許文献１】
特開平５−２６８０４２号公報（「発明の詳細な説明」、図４）
【０００９】
【発明が解決しようとする課題】
ところで、上述した従来の光結合型半導体リレー装置は、次に示す２つの問題がある。１つ目は、放電回路５を構成するダイオード９、１０がＭＯＳＦＥＴ６、７のゲート・ソース間に直列に接続されているため、入力端子１ａ、１ｂ間に電気信号が供給され、光起電ダイオードアレー４に発生した電圧がＭＯＳＦＥＴ６、７のゲート・ソース間に印加されるとき、２段のダイオード９、１０の２×ＶＦによる電圧降下があり、その電圧降下分を補償するために、光起電ダイオードアレー４の光起電ダイオード３の段数を多くする必要がある。２つ目は、入力端子１ａ、１ｂ間に電気信号が供給されずＭＯＳＦＥＴ６、７がオフした状態において、出力端子８ａ、８ｂ間に電圧が印加されているとき、ＭＯＳＦＥＴ６、７のゲート電位がソース電位に対して固定されず不安定な状態となっている。この不安定な状態は、ＭＯＳＦＥＴ６、７のゲート・ソース間に対して、４端子サイリスタ１１の等価回路を構成するＰＮＰトランジスタのエミッタとベースによるＰＮ接合とＮＰＮトランジスタのベースとエミッタによるＰＮ接合とが高抵抗素子１２を介して直列接続されているため、この２個のＰＮ接合による２×ＶＦの電圧の範囲で生じる。その結果、出力端子８ａ、８ｂ間には、ＭＯＳＦＥＴ６、７のゲート・ソース間に最大２×ＶＦの電圧が印加された場合のドレイン・ソース間リーク電流とほぼ同じリーク電流ＩＬｏｆｆが流れるという問題がある。
本発明は上記問題点を解決するために、光起電ダイオードアレーに発生した電圧がＭＯＳＦＥＴのゲート・ソース間に印加されるとき、ダイオードのＶＦによる電圧降下を１段分に抑えるとともに、ＭＯＳＦＥＴがオフした状態において、出力端子間に電圧が印加されているとき、ＭＯＳＦＥＴのゲート電位がソース電位に対して固定されず不安定な状態を４端子サイリスタの１個分のＰＮ接合によるＶＦの電圧の範囲に抑える。
【００１０】
【課題を解決するための手段】
本発明の光結合型半導体リレー装置は、半導体発光素子と、半導体発光素子からの光信号を電気信号に変換する半導体光起電素子と、この電気信号によって駆動されるＭＯＳＦＥＴと、ＭＯＳＦＥＴのゲートに蓄積された電荷を放電する放電回路とを具備し、放電回路が、ＭＯＳＦＥＴのゲートとソース間にアノードとカソードで接続され、さらに半導体光起電素子のアノードとカソード間にＮゲートとＰゲートで接続された４端子サイリスタと、半導体光起電素子のアノードとカソード間に接続された高抵抗素子とを有する光結合型半導体リレー装置において、  放電回路が、さらに、４端子サイリスタのＮゲートとアノード間またはカソードとＰゲート間の一方にアノードとカソードで接続されたダイオードと、４端子サイリスタのＮゲートとアノード間またはカソードとＰゲート間の他方に接続された低抵抗素子とを有することを特徴とする。
【００１１】
【発明の実施の形態】
以下に、本発明の一実施例の光結合型半導体リレー装置について、図１を参照して説明する。尚、図２と同一部分には同一符号を付してその説明を省略し、異なる点のみ説明する。図２と異なるのは、放電回路２１がダイオード１０の替わり低抵抗素子２２を有している点である。
【００１２】
低抵抗素子２２は、Ｒ＜ＶＦ（０．５Ｖ）／Ｉｐｄ（ＰＶＤのホト電流）により抵抗値が設定され、数十ｋΩが適切である。
【００１３】
入力端子１ａ、１ｂ間に電気信号が供給されると、発光ダイオード２で光信号に変換され、光起電ダイオードアレー４で再び電気信号に変換される。このとき、放電回路２１に用いている４端子サイリスタ１１はオフ状態であり、光起電ダイオードアレー４からの電気信号がダイオード９と低抵抗素子２２を通ってＭＯＳＦＥＴ６、７のそれぞれのゲートとソース間に直ちに印加され、ＭＯＳＦＥＴ６、７をオンさせ、出力端子８ａ、８ｂ間を導通させる。光起電ダイオードアレー４に発生した電圧がＭＯＳＦＥＴ６、７のゲート・ソース間に印加されるとき、４端子サイリスタ１１のカソードとＰゲート間にダイオードの替わりに低抵抗素子２２を接続しているので、１段のダイオード９のＶＦによる電圧降下分だけに抑えることができる。
【００１４】
次に、入力端子１ａ、１ｂ間に供給されていた電気信号が供給されなくなると、図２の光結合型半導体リレー装置と同様に、ＭＯＳＦＥＴ６、７はオフし、出力端子８ａ、８ｂ間が非導通となる。このＭＯＳＦＥＴ６、７がオフした状態において、出力端子８ａ、８ｂ間に電圧が印加されているとき、ＭＯＳＦＥＴ６、７のゲート電位がソース電位に対して固定されず不安定な状態となるのを、４端子サイリスタ１１のカソードとＰゲート間にダイオードの替わりに低抵抗素子２２を接続しているので、ＭＯＳＦＥＴ６、７のゲート・ソース間に４端子サイリスタ１１の等価回路を構成するＰＮＰトランジスタのエミッタとベースによるＰＮ接合が高抵抗素子１２と低抵抗素子２２を介して接続された状態となるため、この１個分のＰＮ接合によるＶＦの電圧の範囲に抑えることができる。その結果、出力端子８ａ、８ｂ間には、ＭＯＳＦＥＴ６、７のゲート・ソース間に最大ＶＦの電圧が印加された場合のドレイン・ソース間リーク電流とほぼ同じリーク電流ＩＬｏｆｆが流れ、図２の光結合型半導体リレー装置に比べて、出力端子８ａ、８ｂ間のリーク電流ＩＬｏｆｆを低減することができる。
【００１５】
【発明の効果】
本発明の光結合型半導体リレー装置によれば、４端子サイリスタのＮゲートとアノード間またはカソードとＰゲート間の一方にアノードとカソードで接続されたダイオードと、４端子サイリスタのＮゲートとアノード間またはカソードとＰゲート間の他方に接続された低抵抗素子とを有するので、従来の光結合型半導体リレー装置にくらべて、光起電ダイオードアレーに発生した電圧がＭＯＳＦＥＴのゲート・ソース間に印加されるときの電圧降下を少なくでき、また、ＭＯＳＦＥＴのオフ時の出力端子間のリーク電流を減少させることができる。
【図面の簡単な説明】
【図１】本発明の一実施例の光結合型半導体リレー装置を示す回路図。
【図２】従来の光結合型半導体リレー装置を示す回路図。
【符号の説明】
２  発光ダイオード（半導体発光素子）
４  光起電ダイオードアレー（半導体光起電素子）
６、７  ＭＯＳＦＥＴ
９  ダイオード
１１  ４端子サイリスタ
１２  高抵抗素子
２１  放電回路
２２  低抵抗回路
【図１】
2004260047.tif 000003
【図２】
2004260047.tif 000004