(57)【要約】【課題】新規な手法により書換可能回数（エンデュランス寿命）を向上させることができる不揮発性半導体メモリのデータ書換方法を提供する。【解決手段】シリコン基板の表層部に形成した埋込不純物拡散領域からトンネル酸化膜を介してフローティングゲート電極に電子の注入・放出が行われる。データ書込と消去を行う際に印加する電圧パルスの形状として、立上げ時のトンネリング開始電圧Ｖｔｎｅ，Ｖｔｎｗまでの第１期間ｔｒｅ１，ｔｒｗ１は急峻に電圧を上昇させ、その後の最終書換電圧Ｖｐｐまでの第２期間ｔｒｅ２，ｔｒｗ２は緩やかに電圧を上昇させる。【選択図】        図３
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【特許請求の範囲】
【請求項１】
半導体基板（１）とフローティングゲート電極（７）との間に配したトンネル絶縁膜（６）を介してフローティングゲート電極（７）に対して電子の注入・放出を行う不揮発性半導体メモリにおいて、
データ書込と消去のうちの少なくともいずれかを行う際に印加する電圧パルスの形状として、立上げ時のトンネリング開始電圧までの第１期間（ｔｒｅ１，ｔｒｗ１）は急峻に電圧を上昇させ、その後の最終書換電圧までの第２期間（ｔｒｅ２，ｔｒｗ２）は緩やかに電圧を上昇させるようにしたことを特徴とする不揮発性半導体メモリのデータ書換方法。
【請求項２】
前記第２期間（ｔｒｅ２，ｔｒｗ２）においては一次関数での一定の傾きにて電圧を上昇させるようにしたことを特徴とする請求項１に記載の不揮発性半導体メモリのデータ書換方法。
【請求項３】
前記第２期間（ｔｒｅ２，ｔｒｗ２）においては時間微分値が徐々に大きくなるように電圧を上昇させるようにしたことを特徴とする請求項１に記載の不揮発性半導体メモリのデータ書換方法。
【請求項４】
前記第２期間（ｔｒｅ２，ｔｒｗ２）内において連続する複数の異なる電圧上昇特性を有することを特徴とする請求項１に記載の不揮発性半導体メモリのデータ書換方法。
【請求項５】
前記第２期間（ｔｒｅ２，ｔｒｗ２）内での複数の電圧上昇特性は、一次関数での傾きが異なることを特徴とする請求項４に記載の不揮発性半導体メモリのデータ書換方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、不揮発性半導体メモリのデータ書換方法に関するものである。
【０００２】
【従来の技術】
電気的書換可能なデバイスとしてＥＥＰＲＯＭがある。このデバイスは、トンネル膜を介して電子の注入・放出によりデータの「１」，「０」となる状態を作る。詳しくは、ＢＮ層（埋込不純物拡散領域）とフローティングゲート間のトンネル膜と呼ばれる約１０ｎｍ前後の薄い絶縁膜を通して電子をトンネリングさせることによりデータの「１」，「０」となる状態を作る。
【０００３】
この電子を注入及び放出させることをそれぞれ消去、書込とＥＥＰＲＯＭではいう。この消去、書込可能な回数（エンデュランス寿命）は多いことがメモリ特性上望ましい。
【０００４】
しかし、書込・消去時に発生するトンネリングによりトンネル膜はダメージを受け最終的にはトンネル膜破壊に至らしめ、書換不能となる。
トンネル膜は通過した電荷量によりその寿命が決定されていることは公知の事実である。この破壊に至るまでの通過電荷量を破壊電荷量Ｑｂｄと呼んでいる。ＥＥＰＲＯＭにおいては前述のごとくトンネル膜に電子を通過させデータの書換を行うことからそのエンデュランス寿命は破壊電荷量Ｑｂｄと対応していることが知られている。
【０００５】
図１１に示すように、破壊電荷量Ｑｂｄはトンネル電流が流れているときの電界強度Ｅｏｘが高いほど小さくなることが知られている。なお、本願における図１１は、「梅田，電子情報通信学会論文誌ｖｏｌ．ｊ８０−Ｃ−ＩＩ  Ｎｏ．２，ｐ．６５−７２，１９９７」における図８を引用したものである。
【０００６】
書換時の電界抑制法として、書込あるいは消去時の最終書換電圧Ｖｐｐにいたるまでの時間（立上り時間ｔｒｅ，ｔｒｗ）を長くする方法が特許文献１，２により提案されている。そのような方法を用いた書換パルス波形を図１２に示す。
【０００７】
しかしながら、このパルス波形において最終書換電圧Ｖｐｐは温度等により変動し、回路精度によっては最終書換電圧Ｖｐｐが低い場合には最終書換電圧Ｖｐｐが一定となる時間ｔｅ，ｔｗが必要となる場合がある。このとき、立上り時間ｔｒｅ，ｔｒｗが長いと定電圧印加時間ｔｅ，ｔｗが短くなり、十分な書込閾値電圧Ｖｔｗ、消去閾値電圧Ｖｔｅを得ることができず、読出し時に誤動作が発生するという問題がある。また、常用の使用条件で要求される総書換時間Ｔｅｗ（約１０ｍｓ）内に、所定の書込用閾値電圧及び消去用閾値電圧を達成しようとすると、立上り時間ｔｒｅ，ｔｒｗの上限が制限される。
【０００８】
【特許文献１】
特開昭６１−２８９４９７号公報
【特許文献２】
特開昭６１−２３９４９８号公報
【０００９】
【発明が解決しようとする課題】
本発明はこのような背景の下になされたものであり、その目的は、新規な手法により書換可能回数（エンデュランス寿命）を向上させることができる不揮発性半導体メモリのデータ書換方法を提供することにある。
【００１０】
【課題を解決するための手段】
請求項１に記載の発明は、データ書込と消去のうちの少なくともいずれかを行う際に印加する電圧パルスの形状として、立上げ時のトンネリング開始電圧までの第１期間は急峻に電圧を上昇させ、その後の最終書換電圧までの第２期間は緩やかに電圧を上昇させるようにしたことを特徴としている。即ち、電気的に書換可能な不揮発性半導体メモリにおいて書換時の電圧波形を制御し、フローティングゲート電極にトンネリングが開始するまでの電圧よりトンネリングが開始してから最終書換電圧に達するまでの電圧のスルーレートを小さくする（電圧の上昇速度を小さくする）。これにより、トンネリング時のトンネル膜に印加される電界強度が低減でき、書換可能回数（エンデュランス寿命）を向上させることができる。
【００１１】
請求項２に記載のように、第２期間においては一次関数での一定の傾きにて電圧を上昇させるようにしたり、請求項３に記載のように、第２期間においては時間微分値が徐々に大きくなるように電圧を上昇させるようにしたり、請求項４に記載のように、第２期間内において連続する複数の異なる電圧上昇特性を有し、請求項５に記載のように、第２期間内での複数の電圧上昇特性は、一次関数での傾きが異なるものとしてもよい。
【００１２】
【発明の実施の形態】
（第１の実施の形態）
以下、この発明を具体化した第１の実施の形態を図面に従って説明する。
【００１３】
本実施形態においてはＥＥＰＲＯＭに具体化している。図１には、ＥＥＰＲＯＭにおけるメモリセル部の縦断面図を示す。メモリセルは、フローティングゲートを有するメモリセルトランジスタと、選択トランジスタで構成されている。
【００１４】
半導体基板としてのＰ型単結晶シリコン基板１の表層部にはＮ＋型ソース領域２とＮ＋型領域３とＮ＋型ドレイン領域４とが離間して形成されている。Ｎ＋型領域３はメモリセルトランジスタ部と選択トランジスタ部にわたり延設され、メモリセルトランジスタ部においてドレイン領域となるとともに選択トランジスタ部においてソース領域となる。
【００１５】
一方、メモリセルトランジスタ部において、Ｐ型単結晶シリコン基板１の上には、ゲート酸化膜５を介してフローティングゲート電極（浮遊ゲート電極）７が配置されている。このゲート酸化膜５は、ドレイン領域上で局所的に１０ｎｍ程度に薄くなっており、これにより、トンネル酸化膜（トンネル絶縁膜）６を介してフローティングゲート電極７が配置されていることになる。フローティングゲート電極７の上にはゲート層間絶縁膜としてのシリコン酸化膜８を介してコントロールゲート電極（制御ゲート電極）９が配置されている。
【００１６】
また、選択トランジスタ部において、ドレイン領域４とソース領域３の間において基板１の上にはシリコン酸化膜（ゲート酸化膜）１０を介して選択ゲート電極１１が形成されている。そして、選択トランジスタのドレインがビット線ＢＬに、また、ゲートがワード線ＷＬにつながる。
【００１７】
図２には、セルアレイおよびその周辺回路を示す。
図２において、メモリセル１００が縦横に多数設けられ、セルアレイを構成している。各セルのワード線ＷＬ０，ＷＬ１，ＷＬ２，…はローデコーダ１５と接続されている。また、各セルのビット線ＢＬ０，ＢＬ１，…はカラムデコーダ１６と接続されている。書込回路１７はローデコーダ１５を介してワード線ＷＬ０，ＷＬ１，ＷＬ２，…に所定の電圧を印加する。書込回路１８は切替回路１９およびカラムデコーダ１６を介してビット線ＢＬ０，ＢＬ１，…に所定の電圧を印加する。また、書込回路１８は切替回路１９を介して所望のコントロールゲート電極に所定の電圧を印加する。これら電圧印加により、以下のようにしてデータの書換動作が行われる。
【００１８】
データの消去の際には、図１の選択トランジスタでの選択ゲート電極１１に高電圧Ｖｐｐ（具体的には１８ボルト）を印加するとともにドレイン領域４をグランド電位にし、また、メモリセルトランジスタでのコントロールゲート電極９に高電圧Ｖｐｐ（具体的には１８ボルト）を印加する。すると、選択トランジスタがオンになり、メモリセルトランジスタでのフローティングゲート〜ドレイン間のトンネル酸化膜６を通して電子がドレインからフローティングゲートに注入される。これにより、メモリセルトランジスタの閾値電圧が高くなる。
【００１９】
また、データの書き込みの際には、メモリセルトランジスタでのコントロールゲート電極９をグランド電位にするとともに、選択トランジスタでの選択ゲート電極１１とドレイン領域４に高電圧Ｖｐｐ（具体的には１８ボルト）を印加する。すると、選択トランジスタがオンになり、メモリセルトランジスタのドレインに高電圧が印加され、フローティングゲート電極７からドレインに電子が引き抜かれる。これにより、メモリセルトランジスタの閾値電圧が低くなる。
【００２０】
このように、半導体基板としてのシリコン基板１の表層部に形成した埋込不純物拡散領域（ＢＮ層）３からトンネル酸化膜６を介してフローティングゲート電極７に電子の注入・放出が行われる。広義には、シリコン基板１とフローティングゲート電極７との間に配したトンネル酸化膜６を介してフローティングゲート電極７に対して電子の注入・放出が行われる。
【００２１】
読み出しは次のように行われる。メモリセルトランジスタのコントロールゲート電極９を高電圧にするとともに、選択トランジスタのゲート（ワード線）とドレイン（ビット線）を高電圧にする。この時に、ビット線の電流の有無を図２のセンスアンプ２０により判定する。そして、ビット線に電流が流れると「１」、流れなければ「０」となる。
【００２２】
本実施形態では、図２の書込回路１７，１８の出力電圧を、図３に示すようなパルス形状にしている。つまり、図３において、データ書込と消去を行う際に印加する電圧パルスの形状として、立上げ時のトンネリング開始電圧Ｖｔｎｅ，Ｖｔｎｗ（例えば９．５ボルト）までの第１期間ｔｒｅ１，ｔｒｗ１は急峻に電圧を上昇させ、その後の最終書換電圧Ｖｐｐまでの第２期間ｔｒｅ２，ｔｒｗ２は緩やかに電圧を上昇させる。より詳しくは、第２期間ｔｒｅ２，ｔｒｗ２においては一次関数での一定の傾きにて電圧を上昇させるようにしている。
【００２３】
これは、以下の理由による。
図４に示すように、メモリセルトランジスタでのコントロールゲート電極とドレイン領域との間において２つのコンデンサが直列に接続されるとともに下側のコンデンサにダイオードが並列に接続されていると仮定する。そして、図５に示すように、コントロールゲート電極に対し１８ボルトへの立上り時間が１００μｓ、２００μｓ、１ｍｓのパルス信号を印加する。このとき、図４の下側のコンデンサ（トンネル酸化膜によるコンデンサ）に加わる電圧Ｖ２のシミュレーション結果を図６に示す。
【００２４】
この図６から、書換時の電界強度を解析する。トンネル膜の電界強度（図６の縦軸に相当）は、電子がフローティングゲートから引き出される書込時（あるいは電子が注入される消去時）のパルス電圧の立上りの際に高くなり、その後の電圧が一定となる時には電流はほとんど流れない。
【００２５】
これは、図７に示すように、書換パルスが立ち上がるときにほとんど電子が移動することを意味し、まさにこのときの電界強度がエンデュランス寿命に影響することを意味している。従って、エンデュランス寿命を向上させるにはいかにこのトンネル電流が流れている時の電界強度を抑制するかがポイントとなる。また、図６に示すように、トンネル膜の電界強度（図６の縦軸に相当）は立上り時間が長いほど、即ちスルーレート（傾き）が小さいほど低くなることが分かる。
【００２６】
ところで、一般論として、セルの閾値電圧Ｖｔがシフトするに十分なトンネル電流が流れはじめるのは約８ＭＶ／ｃｍ以上の電界強度が必要である。従って、この電界強度になるまでは立上り波形を急峻にしてもトンネル電流は流れないため、トンネル膜へのダメージはトンネル電流が流れる場合に比べ圧倒的に少ない。
【００２７】
従って、図３に示すように、コントロールゲート電圧Ｖｃｇと選択トランジスタドレイン電圧Ｖｓｅｌｄと選択トランジスタゲート電圧Ｖｓｅｌｇについての書換時のパルス波形の立上り形状としては、トンネリングが発生する電圧以降の立上り期間（ｔｒｅ２，ｔｒｗ２）においては、トンネリングが発生する電圧以前の立上り期間（ｔｒｅ１，ｔｒｗ１）よりもゆっくり電圧が上昇するように制御する。このようにすることにより、トンネル膜に対するダメージを抑制することができ、これによってエンデュランス寿命を向上させることができる。
【００２８】
換言すると、トンネリングが発生する電圧以前の立上り期間（ｔｒｅ１，ｔｒｗ１）を短くすることにより、従来の書換方式と同一のダメージとなる場合には従来方式に比べ短い書換時間とすることができる（総書換時間を短くすることができる）。逆に、総書換時間が一定ならばより緩やかに電圧を上昇させることができる。
【００２９】
以上説明したように、データ書込と消去を行う際に印加する電圧パルスの形状として、立上げ時のトンネリング開始電圧Ｖｔｎｅ，Ｖｔｎｗまでの第１期間ｔｒｅ１，ｔｒｗ１は急峻に電圧を上昇させ、その後の最終書換電圧Ｖｐｐまでの第２期間ｔｒｅ２，ｔｒｗ２は緩やかに電圧を上昇させるようにした。即ち、電気的に書換可能なＥＥＰＲＯＭにおいて書換時の電圧波形を制御し、フローティングゲート電極にトンネリングが開始するまでの電圧Ｖｔｎｅ，Ｖｔｎｗよりトンネリングが開始してから最終書換電圧Ｖｐｐに達するまでの電圧のスルーレートを小さくした（電圧の上昇速度を小さくした）。これにより、トンネリング時のトンネル膜に印加される電界強度が低減でき、書換可能回数（エンデュランス寿命）を向上させることができる。
【００３０】
つまり、書込・消去時にトンネル膜を電子が通過する時、極力トンネル膜に印加される電界強度を限られた立上り時間の間で抑制すべく、特にトンネル膜を電子が通過する書換パルスの立上り時の立上り波形を制御することによりエンデュランス寿命を向上させることができる。
【００３１】
なお、データ書込と消去を行う際に印加する電圧パルスの形状を規定したが、データ書込または消去を行う際に印加する電圧パルスの形状を上述したように規定してもよい。つまり、広義には、データ書込と消去のうちの少なくともいずれかを行う際に印加する電圧パルスの形状を上述した形状に規定すればよい。
（第２の実施の形態）
次に、第２の実施の形態を、第１の実施の形態との相違点を中心に説明する。
【００３２】
図３に代わり、本実施形態では図８に示す書換時の波形としている。
図３においては一次関数での一定の傾きにて電圧を上昇させるようにしたが、図８においては第２期間ｔｒｅ２，ｔｒｗ２において電圧上昇率を当初は小さく以後徐々に大きくしている。つまり、図９に示すように、時間微分値（ΔＶ／Δｔ）が徐々に大きくなるように電圧を上昇させるようにしている。このように、トンネル膜の電界強度を制御するコントロールゲート電圧Ｖｃｇ及び選択トランジスタドレイン電圧Ｖｓｅｌｄの立上り波形を、トンネリング開始当初にはスルーレー（上昇速度）を小さくし、以後徐々に大きくする。
【００３３】
これにより、書換時のトンネル膜に印加される電圧（トンネル膜に加わる電界）は立上り期間の中間付近（図８参照）で高くなるが、この中間付近での電界強度を低減することができる。
【００３４】
なお、図８において、書換要否を決定する選択トランジスタゲート電圧Ｖｓｅｌｇについてはコントロールゲート電圧Ｖｃｇや選択トランジスタドレイン電圧Ｖｓｅｌｄのような波形にしていない。これは、同様にしても構わない。
（第３の実施の形態）
次に、第３の実施の形態を、第１の実施の形態との相違点を中心に説明する。
【００３５】
図３に代わり、本実施形態では図１０に示す書換時の波形としている。図３においては一次関数での一定の傾きにて電圧を上昇させるようにしたが、図１０においては第２期間ｔｒｅ２，ｔｒｗ２内において連続する３つの異なる電圧上昇特性を有する（連続する複数の異なる電圧上昇特性を有する）。詳しくは、第２期間ｔｒｅ２，ｔｒｗ２内での３つの電圧上昇特性（期間ｔａ，ｔｂ，ｔｃでの特性）は、一次関数での傾きが異なっている。
【００３６】
詳しくは、コントロールゲート電圧Ｖｃｇ及び選択トランジスタドレイン電圧Ｖｓｅｌｄの立上り波形として、第２期間ｔｒｅ２，ｔｒｗ２を３つの期間ｔａ，ｔｂ，ｔｃに分け、最初の期間ｔａにおいては急峻にし、次の期間ｔｂにおいては緩やかにし、最後の期間ｔｃにおいては急峻にしている。つまり、スルーレート（上昇速度）を最終書換電圧Ｖｐｐの立上りの途中である期間ｔｂで小さくし、立上り開始期間ｔａ及び終了期間ｔｃでは大きくする。
【００３７】
これにより、図３に比べさらに最終書換電圧Ｖｐｐの立上りの途中でのトンネル膜に加わる電界強度を抑制することができる。また、図１０においても第２の実施形態と同様に選択トランジスタゲート電圧Ｖｓｅｌｇに同様の制御は必ずしも必要とはしない。
【００３８】
なお、これまでの各実施形態ではＥＥＰＲＯＭの例を示したが、フラッシュメモリに適用してもよい。
【図面の簡単な説明】
【図１】実施の形態におけるＥＥＰＲＯＭの縦断面図。
【図２】セルアレイおよび周辺回路の電気的構成を示す図。
【図３】第１の実施の形態におけるパルス波形を示す図。
【図４】基板・コントロールゲート間の等価回路。
【図５】コントロールゲートに印加する波形図。
【図６】トンネル膜印加電圧の時間依存性を示す図。
【図７】電子の移動を説明するための図。
【図８】第２の実施の形態におけるパルス波形を示す図。
【図９】波形を説明するための図。
【図１０】第３の実施の形態におけるパルス波形を示す図。
【図１１】電界強度と破壊電荷量との関係を示す図。
【図１２】従来技術を説明するためのパルス波形を示す図。
【符号の説明】
１…Ｐ型単結晶シリコン基板、２…ソース領域、３…Ｎ＋型領域、４…ドレイン領域、５…シリコン酸化膜、６…トンネル酸化膜、７…フローティングゲート電極、８…ゲート層間絶縁膜（シリコン酸化膜）、９…コントロールゲート電極、１０…シリコン酸化膜、１１…選択ゲート電極。
【図１】
2004158074.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
2004158074.tif 000010
【図９】
2004158074.tif 000011
【図１０】
2004158074.tif 000012
【図１１】
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【図１２】
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