(57)【要約】【課題】従来ステップカバレージ性不良によって生じていた金属層内のボイドやシームの生成を抑制することにより、金属層の導電性を向上させた不揮発性メモリ装置及びその製造方法を提供すること。【解決手段】不揮発性メモリ装置は、第１活性領域及び第２活性領域を有する基板３００と、第１活性領域上に設けられ、側壁部３２０を有し、導電性材料からなる第１浮遊ゲート３１４と、第１浮遊ゲート３１４の側壁部３２０に接して設けられ、第１浮遊ゲート３１４と同じ導電性材料からなる第１スペーサ３３０と、第１浮遊ゲート３１４上に設けられた制御ゲート３４６とを含んで構成されている。【選択図】　図３Ｉ
2004031941.tif 000002
【特許請求の範囲】
【請求項１】
第１活性領域及び第２活性領域を有する基板と、
前記第１活性領域上に設けられ、側壁部を有し、導電性材料からなる第１浮遊ゲートと、
該第１浮遊ゲートの前記側壁部に接して設けられ、前記第１浮遊ゲートと同じ導電性材料からなる第１スペーサと、
前記浮遊ゲート上に設けられた制御ゲートと
を含んで構成されている不揮発性メモリ装置。
【請求項２】
前記第１活性領域と第２活性領域とを電気的に絶縁するフィールドトレンチオキサイド領域と、
前記第２活性領域上に設けられ、側壁部を有し、前記導電性材料と同じ材料で構成された第２浮遊ゲートと、
該第２浮遊ゲートの側壁部に接して設けられた第２スペーサと
をさらに含む請求項１に記載の不揮発性メモリ装置。
【請求項　３】前記第１浮遊ゲート及び前記第１スペーサを構成する導電性材料が、ポリシリコンである請求項１に記載の不揮発性メモリ装置。
【請求項４】
前記不揮発性メモリ装置が、フラッシュメモリ装置である請求項１に記載の不揮発性メモリ装置。
【請求項５】
前記第１スペーサが、約９０゜未満の角度の傾斜部を有する請求項１に記載の不揮発性メモリ装置。
【請求項６】
前記第１スペーサが、約５０゜未満の角度の傾斜部を有する請求項１に記載の不揮発性メモリ装置。
【請求項７】
さらに、前記制御ゲート上に形成された金属層を含み、
前記第１のスペーサが、前記金属層内におけるボイドの生成を防止可能なように、約９０゜未満の角度の傾斜部を有する請求項１に記載の不揮発性メモリ装置。
【請求項８】
第１活性領域及び第２活性領域を有する基板と、
前記第１活性領域と第２活性領域とを電気的に絶縁するフィールドトレンチオキサイド領域と、
前記第１活性領域の上に設けられ、側壁部を有し、ポリシリコンで構成された第１浮遊ゲートと、
該第１浮遊ゲートの側壁部に接して設けられ、ポリシリコンで構成され、約６０゜未満の角度の傾斜部を有するスペーサと、
前記浮遊ゲート上に設けられた制御ゲートと、
前記制御ゲート上に設けられた金属層とを含み、
該金属層内におけるボイドの生成が抑制されているフラッシュメモリ装置。
【請求項９】
基板上に、側壁部を有するポリシリコンの浮遊ゲートを形成するステップと、
該浮遊ゲートの側壁部に接し、６０゜未満の角度の傾斜部を有するポリシリコンのスペーサを形成するステップと、
前記浮遊ゲート及び前記スペーサ上に、ポリシリコンの制御ゲートを形成するステップと
を含む不揮発性メモリ装置の製造方法。
【請求項１０】
さらに、前記制御ゲート及び前記スペーサ上に、タングステンシリサイド層を形成するステップを含む請求項９に記載の不揮発性メモリ装置の製造方法。
【請求項１１】
前記不揮発性メモリ装置が、フラッシュメモリ装置である請求項９に記載の不揮発性メモリ装置の製造方法。
【請求項１２】
前記浮遊ゲート、前記スペーサ及び前記制御ゲートが、それぞれポリシリコン層によって構成されている請求項９に記載の不揮発性メモリ装置の製造方法。
【請求項１３】
前記スペーサが、約５０゜未満の角度の傾斜部を有する請求項９に記載の不揮発性メモリ装置の製造方法。
【請求項１４】
さらに、前記スペーサが形成された後に除去される誘電層を形成するステップを含む請求項９に記載の不揮発性メモリ装置の製造方法。
【請求項１５】
第１活性領域及び第２活性領域を有する基板と、
前記第１活性領域と前記第２活性領域とを電気的に絶縁する絶縁領域と、
前記第１活性領域上に設けられ、第１の側壁部を有し、導電性材料で構成された第１浮遊ゲートと、
前記第１浮遊ゲートの前記第１の側壁部に接して設けられ、第１傾斜部を有し、導電性材料からなり、前記絶縁領域上に位置する第１スペーサと、
前記第１浮遊ゲート上に設けられた制御ゲートと
を含む不揮発性メモリ装置。
【請求項１６】
前記第１スペーサの第１傾斜部が、前記第１スペーサ及び前記絶縁領域上への材料の蒸着が容易なように、６５゜未満の角度を有している請求項１５に記載の不揮発性メモリ装置。
【請求項１７】
前記第２活性領域上に設けられ、第２の側壁部を有し、前記第１浮遊ゲートと同じ導電性材料で構成された第２浮遊ゲートと、
前記第２浮遊ゲートの第２の側壁部に接して設けられ、第２傾斜部を有し、導電性材料で構成され、前記絶縁領域上に位置し、前記第１スペーサとは電気的に絶縁された第２スペーサと、
前記第１及び第２浮遊ゲートと前記絶縁領域上に設けられた金属層とをさらに含み、
前記第１及び第２傾斜部が、それぞれ約６５゜未満の角度に形成され、前記金属層の絶縁領域上に位置する部分にボイドが実質的に存在しない請求項１５に記載の不揮発性メモリ装置。
【請求項１８】
前記第１及び第２浮遊ゲートと前記第１及び第２スペーサが、　ポリシリコンにより構成されている請求項１７に記載の不揮発性メモリ装置。
【請求項１９】
前記金属層が、タングステンまたはアルミニウムを含む金属により構成されている請求項１７に記載の不揮発性メモリ装置。
【請求項２０】
絶縁領域及び絶縁領域により画定される基板の第１及び第２領域上に第１ポリシリコン層を形成するステップと、
該第１ポリシリコン層上に誘電層を形成するステップと、
前記第１ポリシリコン層と前記誘電層とをエッチング処理することにより、前記絶縁領域の一部を露出させ、前記第１領域に位置する第１の側壁部と前記第２領域に位置する第２の側壁部を形成するステップと、
前記絶縁領域の露出部に、前記第１及び第２の側壁部と接続する第２ポリシリコン層を形成するステップと、
前記第２ポリシリコン層をエッチングすることにより、前記第１の側壁部に接する第１スペーサ、及び前記第２の側壁部に接する第２スペーサを形成するステップと、
前記第１及び第２スペーサと前記第１ポリシリコン層上にインターポリ誘電層を形成するステップと、
前記インターポリ誘電層上に、第３ポリシリコン層を形成するステップと、
該第３ポリシリコン層上に金属層を形成するステップと
を含む不揮発性メモリ装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、集積回路の不揮発性メモリ装置に関し、より詳細には、セルグループを単一の操作で電気的に書き込み、消去可能なフラッシュメモリ等の不揮発性メモリ装置及びその製造方法に関する。
【０００２】
【従来の技術】
集積回路メモリには種々のタイプのものがあり、それらのメモリは周知の方法で製造されている。集積回路のメモリの一つとして不揮発性メモリがある。不揮発性メモリは、このメモリの電源が切られた時に、メモリ内に記憶されている情報が消失しないため、このように呼ばれている。不揮発性メモリは、電源がオフされる種々の製品に用いられている。例えば、フラッシュメモリを採用している製品として、ＰＣＭＣＩＡ、ＰＣカードなどが知られている。ＰＣカードは、小型のクレジットカードサイズのパッケージであり、その内部にコンピュータプログラムやその他の情報が記憶されている不揮発性メモリが装備されている。したがって、コンピュータやその他の電子装置に用いられているメモリカードに記憶されているプログラムを消失させることなく、ユーザは電源をオン、オフすることができる。
【０００３】
不揮発性メモリ装置には、　ＲＯＭ（Ｒｅａｄ　Ｏｎｌｙ　Ｍｅｍｏｒｙ）、ＰＲＯＭ（Ｐｒｏｇｒａｍｍａｂｌｅ　ＲｅａｄＯｎｌｙ　Ｍｅｍｏｒｙ）、　ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ　Ｅｒａｓａｂｌｅ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｒｅａｄ　Ｏｎｌｙ　Ｍｅｍｏｒｙ）及びその他の形態のものが含まれる。ＥＥＰＲＯＭのうち、特定の性能を有するものがフラッシュメモリまたはフラッシュＥＥＰＲＯＭである。通常このようなメモリは、単一の操作で書き込み、消去可能なセルグループにより選択的にプログラムの書き込み及び消去を行うことができる。
【０００４】
従来のフラッシュメモリの各メモリセルは、ソース、ドレイン、制御ゲート及び浮遊ゲートを有するトランジスタで構成されている。浮遊ゲートは、制御ゲートと基板との間に形成されており、浮遊ゲートにトラップされた電子の量が、メモリセルの内容（ｃｏｎｔｅｎｔｓ）を表すのに用いられている。浮遊ゲートにトラップされた電子の量を、トランジスタのしきい値電圧を変化させて検出することにより、その２進状態を検出することが可能になっている。
【０００５】
ほとんどのフラッシュメモリでは、浮遊ゲートに電子を保持させたり、浮遊ゲートから電子を放出させる場合には、フラッシュメモリの内容を読み出す通常の状態以外の状態でメモリを動作させている。例えば、ゲート、ソース、ドレインまたはチャネル領域間の相対的な電位を調節することによって、電子を浮遊ゲートに保持させたり、浮遊ゲートから放出させている。
【０００６】
図１は、従来のフラッシュメモリ装置１００の概略を示す平面図である。フラッシュメモリ装置１００は、フィールドトレンチオキサイド領域１０６により分離された複数の活性領域１０２、１０４を含んでいる。複数の浮遊ゲート１０８は、活性領域１０２、１０４上に形成されている。浮遊ゲート１０８は、通常ポリシリコンを用いて形成され、本明細書ではこの層を「第１ポリシリコン層」と呼ぶ。浮遊ゲート１０８は、フィールドトレンチオキサイド領域１０６上に延びており、フィールドトレンチオキサイド領域１０６の幅より小さいＰ１−Ｐ１間隙１１０が画定される。複数の制御ゲート１１２は、浮遊ゲート１０８上に形成されている。制御ゲート１１２は、通常ポリシリコンによって形成され、本明細書ではこの層を「第２ポリシリコン層」と呼ぶ。ドレイン領域１１４は、浮遊ゲート１０８の片側に設けられている。ソース領域１１６は、浮遊ゲート１０８のもう一方の側に設けられている。
【０００７】
図２Ａ〜図２Ｅは、制御ゲート１１２上に、タングステンシリサイド層などの金属層を形成する従来の製造過程を示す図であり、各過程における素子の構造を示す断面図である。以下に説明するように、従来の工程では、ステップカバレージ性不良によってボイドやシームなどの欠陥が金属層内に形成されることがある。これらの欠陥は、金属層のシート抵抗値を増加させるため好ましくないものである。
【０００８】
図２Ａに示したフィールドトレンチオキサイド領域２０２（以下、単にトレンチオキサイド領域２０２と略記する）は、隣接する活性領域を電気的に絶縁するために形成される素子分離領域であり、トレンチオキサイド領域２０２及び基板２０１の上に、厚さ約５００〜１，０００Åの第１ポリシリコン層２０４を蒸着する。
【０００９】
次に、エッチングにより、第１ポリシリコン層２０４の不要な部分を除去して溝２０６を形成する。この時、トレンチオキサイド領域２０２の表層部もエッチングにより除去される。第１ポリシリコン層２０４の溝２０６に面する部分には、側壁部２０８、２１０が形成される（図２Ｂ）。なお、第１ポリシリコン層２０４のエッチングされない部分が、浮遊ゲートとなる。
【００１０】
次いで、インターポリ誘電層２１２を、第１ポリシリコン層２０４と溝２０６を含む全面に形成する（図２Ｃ）。インターポリ誘電層２１２は、第１ポリシリコン層２０４と、後述するように、各セルにおける制御ゲートを構成する別のポリシリコン層間に挟まれているため、「インターポリ誘電層」と呼ばれる。
【００１１】
図２Ｄに示したように、インターポリ誘電層２１２を形成した後、厚さが約１，０００〜２，０００Åの第２ポリシリコン層２１４を、一般的に利用されている技術のうちの一つを用いて、インターポリ誘電層２１２上に蒸着する。第２ポリシリコン層２１２は、各方向にほぼ均等に蒸着されるので、第２ポリシリコン層２１４を溝２０６に十分充填することができない。したがって、第２ポリシリコン層２１４の蒸着後、側壁部２１８、２２０を有する溝２１６が生じる。側壁部２１８、２２０は、溝２０６上に各層が積層されてできたものであるので、その高さが比較的高い。
【００１２】
次に、金属層２２２、例えば、タングステンシリサイド（ＷＳｉ）層を、第２ポリシリコン層２１４上に蒸着により形成する（図２Ｅ）。側壁部２１８、２２０の高さが比較的高いので、溝２１６に埋め込まれた金属層２２２内に、ボイド２２４またはシームが形成されることが多い。ボイド２２４等は、タングステンシリサイド等の金属層２２２の導電性を低下させ、装置の動作速度を低下させることがあるので、好ましくない欠陥である。
【００１３】
【発明が解決しようとする課題】
従来のフラッシュメモリでは、上記のように、製造時のステップカバレージ性不良の問題があり、金属層内にボイドやシームが形成され、それによって金属層のシート抵抗値が増加するという問題点があった。
【００１４】
本発明は、上記従来技術の問題点を解決するためになされたものであって、従来ステップカバレージ性不良によって生じていた金属層内のボイドやシームを減少させることにより、金属層の導電性を向上させた不揮発性メモリ及びその製造方法を提供することを目的としている。
【００１５】
【課題を解決するための手段】
上記の課題を達成するための本発明に係る不揮発性メモリ装置は、第１活性領域及び第２活性領域を有する基板と、前記第１活性領域上に設けられ、側壁部を有し、導電性材料からなる第１浮遊ゲートと、該第１浮遊ゲートの前記側壁部に接して設けられ、前記第１浮遊ゲートと同じ導電性材料からなる第１スペーサと、前記浮遊ゲート上に設けられた制御ゲートとを含んで構成されていることを特徴としている。
【００１６】
また、本発明に係るフラッシュメモリ装置は、第１活性領域及び第２活性領域を有する基板と、前記第１活性領域と第２活性領域とを電気的に絶縁するフィールドトレンチオキサイド領域と、前記第１活性領域の上に設けられ、側壁部を有し、ポリシリコンで構成された第１浮遊ゲートと、該第１浮遊ゲートの側壁部に接して設けられ、ポリシリコンで構成され、約６０゜未満の角度の傾斜部を有するスペーサと、前記浮遊ゲート上に設けられた制御ゲートと、前記制御ゲート上に設けられた金属層とを含み、該金属層内におけるボイドの生成が抑制されていることを特徴としている。
【００１７】
また、本発明に係る不揮発性メモリ装置の製造方法は、基板上に、側壁部を有するポリシリコンの浮遊ゲートを形成するステップと、該浮遊ゲートの側壁部に接し、６０゜未満の角度の傾斜部を有するポリシリコンのスペーサを形成するステップと、前記浮遊ゲート及び前記スペーサ上に、ポリシリコンの制御ゲートを形成するステップとを含むことを特徴としている。
【００１８】
また、本発明に係る別の不揮発性メモリ装置は、第１活性領域及び第２活性領域を有する基板と、前記第１活性領域と前記第２活性領域とを電気的に絶縁する絶縁領域と、前記第１活性領域上に設けられ、第１の側壁部を有し、導電性材料で構成された第１浮遊ゲートと、前記第１浮遊ゲートの前記第１の側壁部に接して設けられ、第１傾斜部を有し、導電性材料からなり、前記絶縁領域上に位置する第１スペーサと、前記第１浮遊ゲート上に設けられた制御ゲートとを含んでいることを特徴としている。前記第１スペーサの第１傾斜部は、前記第１スペーサ及び前記絶縁領域上への材料の蒸着が容易なように、６５゜未満の角度を有していることが好ましい。
【００１９】
さらに、本発明に係る別の不揮発性メモリ装置は、前記第２活性領域上に設けられ、第２の側壁部を有し、前記第１浮遊ゲートと同じ導電性材料で構成された第２浮遊ゲートと、前記第２浮遊ゲートの第２の側壁部に接して設けられ、第２傾斜部を有し、導電性材料で構成され、前記絶縁領域上に位置し、前記第１スペーサとは電気的に絶縁された第２スペーサと、前記第１及び第２浮遊ゲートと前記絶縁領域上に設けられた金属層とをさらに含み、前記第１及び第２傾斜部が、それぞれ６５゜未満の角度に形成され、前記金属層の絶縁領域上に位置する部分にボイドが実質的に存在しないことを特徴としている。上記の金属層は、タングステンまたはアルミニウムにより構成されていることが好ましい。
【００２０】
本発明に係る別の不揮発性メモリ装置の製造方法は、絶縁領域及び絶縁領域により画定される基板の第１及び第２領域上に第１ポリシリコン層を形成するステップと、該第１ポリシリコン層上に誘電層を形成するステップと、前記第１ポリシリコン層と前記誘電層とをエッチングすることにより、前記絶縁領域の一部を露出させ、前記第１領域に位置する第１の側壁部と前記第２領域に位置する第２の側壁部を形成するステップと、前記絶縁領域の露出部に、前記第１及び第２の側壁部と接続する第２ポリシリコン層を形成するステップと、前記第２ポリシリコン層をエッチングすることにより、前記第１の側壁部に接する第１スペーサ、及び前記第２の側壁部に接する第２スペーサを形成するステップと、前記第１及び第２スペーサと前記第１ポリシリコン層上にインターポリ誘電層を形成するステップと、前記インターポリ誘電層上に、第３ポリシリコン層を形成するステップと、該第３ポリシリコン層上に金属層を形成するステップとを含むことを特徴としている。
【００２１】
なお、本明細書でいう「活性領域」とは、不揮発性メモリ装置における動作領域を意味し、上記のフィールドトレンチオキサイド領域又は絶縁領域の両側に位置する領域を意味する。
【００２２】
【発明の実施の形態】
以下、図面を用いて、本発明に係る不揮発性メモリ装置のひとつであるフラッシュメモリ装置及びその製造方法を説明する。なお、本発明に係るフラッシュメモリ装置の平面構造は、図１を用いて説明したフラッシュメモリ装置とほぼ同様であるので、説明を省略する。
【００２３】
図３Ａ〜図３Ｉは、本発明の実施の形態に係るフラッシュメモリ装置の製造過程を示す図であり、各過程における素子の構造を示す断面図である。この製造方法によれば、金属層内のボイドやシーム等の欠陥の生成が抑制されるので、金属層の導電性を向上させることができる。
【００２４】
フィールドトレンチオキサイド領域３０２（以下、単にトレンチオキサイド領域３０２と略記する）は、基板３００内のトレンチに形成されるもので、隣接する活性領域を電気的に絶縁するための素子分離領域である（図３Ａ）。図３Ａ〜３Ｉには単一のトレンチオキサイド領域３０２を示したが、基板３００には複数のトレンチオキサイド領域３０２が形成されている。基板３００は、シリコン基板であって、電気抵抗値は約８〜１０オウムセンチメートル、結晶方位は＜１００＞であることが好ましい。
【００２５】
次に、図３Ａに示したように、厚さ約５００〜１，０００Åの第１ポリシリコン層３０４を、トレンチオキサイド領域３０２及び基板３００上に蒸着する。一般に、第１ポリシリコン層３０４は、低圧気相蒸着（ＬＰＣＶＤ）を用いて蒸着する。次に、少量のｎ型ドーパントをドーピングする。第１ポリシリコン層３０４面へのドーピング方法は、拡散ドーピング、ｉｎ−ｓｉｔｕドーピング、イオン注入式ドーピング方法などである。第１ポリシリコン層３０４は、立方センチメートル当り約１×１０１９の濃度レベルまでｎ型ドーパントでドーピングされる。
【００２６】
次に、誘電層３０６を、第１ポリシリコン層３０４上に形成する（図３Ｂ）。誘電層３０６は、厚さが約５００Å未満であり比較的薄い。誘電層３０６は、ＰＳＧまたはそれに類する材料で形成する。
【００２７】
次に、誘電層３０６と第１ポリシリコン層３０４に、好ましくは１回のエッチング処理を施す（図３Ｃ）。このエッチング処理は、誘電層３０４と第１ポリシリコン層３０６上にマスク層（図示せず）を形成するステップ及び誘電層３０６のうちトレンチオキサイド領域３０２上に位置する部分３０８（図３Ｂ参照）を露出させるために、マスク層をパターンニングするステップを含む。誘電層３０６のうちのマスクされていない部分３０８とその下に位置する第１ポリシリコン層３０４のエッチングには、ＨＢｒとＯ２またはＨＢｒ、Ｃｌ２及びＯ２ガスの混合ガスを原料ガスとして発生させたプラズマを使用する反応性イオンエッチング処理（「ＲＩＥ」）などのドライエッチング法を用いる。
【００２８】
上記のエッチングは精度よく制御することが困難であるため、エッチングによる除去部に位置するトレンチオキサイド領域３０２の表層部もエッチングされる。一般に、エッチング処理によって除去された残りの第１ポリシリコン層３０４により構成された２つの浮遊ゲート３１４、３１６間の電気的絶縁を保障するために、エッチング処理は軽度のオーバーエッチングとすることが好ましい。エッチングによって溝３１８が形成され、オーバーエッチングの結果として、トレンチオキサイド領域３０２上に溝３１８の底部に当たる浅いトレンチが形成される。第１ポリシリコン層３０４部浮遊ゲート３１４、３１６のうち溝３１８に面する側壁部３２０，３２２は、上記のエッチングが異方性エッチングであるので、実質的に垂直であるか強い傾斜を有している。
【００２９】
図３Ｄに示したように、次に、犠牲層である第２ポリシリコン層３２４を、誘電層３０６、溝３１８の底部及び側壁部３２０、３２２上に蒸着する（図３Ｅ）。第２ポリシリコン層３２４の蒸着には、低圧気相蒸着（「ＬＰＣＶＤ」）法が用いられる。第２ポリシリコン層３２４の蒸着は各方向にほぼ均等であるので、第２ポリシリコン層３２４の溝３１８内の部分３２６、３２８が、第１ポリシリコン層３０６の側壁部３２０，３２２に接して形成される。
【００３０】
次に、第２ポリシリコン層３２４の表面に、少量のドーピング処理を施す。第２ポリシリコン層３２４のドーピング方法には、拡散ドーピング、ｉｎ−ｓｉｔｕドーピング及びイオン注入式ドーピング法などがある。第２ポリシリコン層３２４は、立方センチメートル当たり約１×１０１９の濃度レベルまでｎ型ドーパントをドーピングする。
【００３１】
なお、第２ポリシリコン層３２４は、浮遊ゲート用のスペーサとして用いられるものであるため、第２ポリシリコン層３２４へのドーパントの注入レベルは、第１ポリシリコン層３０４へのドーパントの注入レベルと実質的に同一である。また、第２ポリシリコン層３２４へのドーパントの注入レベルが相違していてもよい。一つの実施の形態では、第２ポリシリコン層３２４の厚さは、約３００〜１，０００Åである。また、第２ポリシリコン層３２４は、スペーサの厚さに応じて、厚くしてもよく薄くしてもよい。
【００３２】
次に、第２ポリシリコン層３２４をエッチングすることにより、ポリスペーサ３３０、３３２を形成する（図３ｅ）。ポリスペーサ３３０、３３２は、浮遊ゲート３１４、３１６と各々電気的に接続されている。２つのポリスペーサ３３０、３３２間に間隔３３４が形成されて、浮遊ゲート３１４、３１６間の電気的絶縁が確保される。
【００３３】
スペーサ３３０、３３２は、側壁部に約９０゜未満の傾斜部３３６、３３８を有している。傾斜部３３６、３３８の角度は、約７０゜以下、６５゜以下、６０゜以下、５０゜以下、４０゜以下または３０゜以下などとすることが好ましい。
【００３４】
第２ポリシリコン層３２４のエッチングには、相異なる用途に適するように、２つのポリスペーサ３３０，３３２に対して、相異なる傾斜が得られるように制御してもよい。例えば、エッチング用ガスの組成及び／またはバイアス電力（ＲＩＥ使用時）を適宜選択することにより、ポリスペーサ３３０，３３２の傾斜を制御することができる。なお、傾斜部３３６，３３８の角度は、図３Ｅに示したように、基板３００の上面にほぼ平行な平面３３３と、傾斜部３３６または３３８との接線３３１との間の角度３３５として定義される。
【００３５】
次に、誘電層３０６を除去し、第１ポリシリコン層３０４を露出させる（図３Ｆ）。
【００３６】
次いで、インターポリ誘電層３４０を、第１ポリシリコン層３０４、ポリスペーサ３３０、３３２及びトレンチオキサイド領域３０２上に形成する（図３Ｇ）。インターポリ誘電層３４０は、第１ポリシリコン層３０４と、以下に説明するように、各セルに対する制御ゲートを構成する別のポリシリコン層との間に挟まれるため、「インターポリ誘電膜」と呼ばれている。インターポリ誘電層３４０は、厚さが約１５０〜４００Åであり、シリコンオキサイドまたはＯＮＯ層で構成することができる。なお、ＯＮＯ層とは、オキサイド、ナイトライド、オキサイド層が順に積層されたものである。インターポリ誘電層３４０は、ポリスペーサ３３０，３３２上では、各方向に均等に蒸着されるため、ポリスペーサ３３０，３３２の傾斜部３３６または３３８に対応して、インターポリ誘電層３４０にも傾斜部３４２、３４４が形成される。この傾斜部３４２、３４４の角度は、約７０゜以下、６０゜以下、５０゜以下、４０゜以下、３０゜以下などとすることが好ましい。
【００３７】
次に、図３Ｈに示したように、厚さが約７００〜２，０００Å、好ましくは約１，０００Åの第３ポリシリコン層３４６をインターポリ誘電層３４０上に蒸着し、制御ゲートを形成する。通常、第３ポリシリコン層３４６は、ＬＰＣＶＤ法により蒸着する。
【００３８】
また、第１ポリシリコン層３０４の場合とは異なって、第３ポリシリコン層３４６上に、多量のｎ型ドーパントを注入する。第３ポリシリコン層３４６のドーピングに用いられる方法には、拡散ドーピング、ｉｎ−ｓｉｔｕドーピング及びイオン注入式ドーピング法がある。一つの実施の形態において、ポリシリコン層３４６のドーピング量は、立方センチメートル当たり約１×１０２１の濃度レベルである。ただし、制御ゲートに好適な他の濃度レベルまで、ｎ型ドーパントをドーピングしてもよい。インターポリ誘電層３４０には傾斜部３４２，３４４が形成されているので、第３ポリシリコン層３４６にも滑らかに傾斜した表面が形成される。このことは、第３ポリシリコン層３４６に接しているスペーサ３３０、３３２間に位置する溝３４８が、従来の製造方法によって形成される溝２１６（図２Ｄ参照）より深さが浅いことからも明らかである。
【００３９】
さらに、金属層３５０、例えば、タングステンシリサイド（ＷＳｉ）を、第３ポリシリコン層３４０上に蒸着する（図２Ｉ）。この金属層３５０は、第３ポリシリコン層３４０の表面に形成さている溝３４８が浅いので、従来の方法とは異なり金属層３５０にはボイドやシームが生じない。したがって、金属層３５０は優れた導電性を有している。
【００４０】
なお、本発明は、上記の実施の形態として開示した範囲に限定されるものではない。本発明に係る技術的思想から逸脱しない範囲内で多くの改良、変更が可能であり、それらも本発明の技術的範囲に属する。
【００４１】
【発明の効果】
本発明に係るフラッシュメモリ装置によれば、従来ステップカバレージ性不良により金属層内に生成していたボイドやシームの発生が抑制されているので、金属層の電気抵抗値が低く、優れた導電性が得られる。
【図面の簡単な説明】
【図１】従来のフラッシュメモリ装置の概略を示す平面図である。
【図２Ａ】従来のフラッシュメモリ装置の製造過程を示す図であり、第１ポリシリコン層を形成した段階における素子の構造を示す断面図である。
【図２Ｂ】従来のフラッシュメモリ装置の製造過程を示す図であり、第１ポリシリコン層をエッチングし除去した段階における素子の構造を示す断面図である。
【図２Ｃ】従来のフラッシュメモリ装置の製造過程を示す図であり、インターポリ誘電層を形成した段階における素子の構造を示す断面図である。
【図２Ｄ】従来のフラッシュメモリ装置の製造過程を示す図であり、第２ポリシリコン層を形成した段階における素子の構造を示す断面図である。
【図２Ｅ】従来のフラッシュメモリ装置の製造過程を示す図であり、金属層を形成した段階における素子の構造を示す断面図である。
【図３Ａ】本発明の実施の形態に係るフラッシュメモリ装置の製造過程を示す図であり、第１ポリシリコン層を形成した段階における素子の構造を示す断面図である。
【図３Ｂ】本発明の実施の形態に係るフラッシュメモリ装置の製造過程を示す図であり、誘電層を形成した段階における素子の構造を示す断面図である。
【図３Ｃ】本発明の実施の形態に係るフラッシュメモリ装置の製造過程を示す図であり、第１ポリシリコン層及び誘電層に、エッチングにより溝を形成した段階における素子の構造を示す断面図である。
【図３Ｄ】本発明の実施の形態に係るフラッシュメモリ装置の製造過程を示す図であり、全面に第２ポリシリコン層を形成した段階における素子の構造を示す断面図である。
【図３Ｅ】本発明の実施の形態に係るフラッシュメモリ装置の製造過程を示す図であり、エッチングにより溝内にスぺーサを形成した段階における素子の構造を示す断面図である。
【図３Ｆ】本発明の実施の形態に係るフラッシュメモリ装置の製造過程を示す図であり、エッチングにより誘電層を除去した段階における素子の構造を示す断面図である。
【図３Ｇ】本発明の実施の形態に係るフラッシュメモリ装置の製造過程を示す図であり、全面にインターポリ誘電層を形成した段階における素子の構造を示す断面図である。
【図３Ｈ】本発明の実施の形態に係るフラッシュメモリ装置の製造過程を示す図であり、インターポリ誘電層上に第３ポリシリコン層を形成した段階における素子の構造を示す断面図である。
【図３Ｉ】本発明の実施の形態に係るフラッシュメモリ装置の製造過程を示す図であり、第３ポリシリコン層上に金属層を形成した段階における素子の構造を示す断面図である。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図２Ｅ】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図３Ｅ】
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【図３Ｆ】
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【図３Ｇ】
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【図３Ｈ】
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【図３Ｉ】
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