(57)【要約】【課題】トレンチ内が少ない量の酸化でより大きなアクティブエッジのラウンディングが得られ、埋め込みが容易でかつ寄生トランジスタを抑制する半導体装置及びその製造方法を提供する。【解決手段】シリコン半導体基板１１のマスクパターン１２をマスクとして、半導体基板表面に所定の導電型の不純物を導入する。これにより、マスクパターン寸法より広い不純物領域１３を形成する。次にマスクパターン１２をマスクに半導体基板１１を所定の深さエッチングし、トレンチＴＲを形成する。次の酸化処理はドライ酸化であり、従来技術より短い時間で処理できる。これは不純物領域１３の部分の酸化速度が大きくなったためで、従来より低い酸化温度でも良好なラウンド形状が得られる。ＣＶＤ法により酸化シリコン膜を埋め込んでＳＴＩ部３２を形成する。【選択図】　　図１
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【特許請求の範囲】
【請求項１】
半導体基板に形成されたトレンチに絶縁膜が埋め込まれた素子分離部を有する半導体装置において、
素子分離部に囲まれた素子領域と、
前記素子分離部と素子領域の平面的な境界に沿うように設けられた前記半導体基板表面における不純物領域と、
を具備したことを特徴とする半導体装置。
【請求項２】
前記素子領域は所定導電型のウェル領域を含み、前記不純物領域はこのウェル領域より高濃度でウェル領域に使われる原子とは異なる所定の原子を含有することを特徴とする請求項１記載の半導体装置。
【請求項３】
前記不純物領域に含有される所定の原子は少なくともＡｒ，Ｇｅ，Ｓｉ，Ｏより選ばれた原子を含むことを特徴とする請求項２記載の半導体装置。
【請求項４】
前記素子領域は所定導電型のウェル領域を含み、前記不純物領域はこのウェル領域に使われる原子と同じ原子をより高濃度で含有することを特徴とする請求項１記載の半導体装置。
【請求項５】
半導体基板に形成されたトレンチに絶縁膜が埋め込まれた素子分離部と、
前記素子分離部に囲まれた素子領域に配されたゲート絶縁膜及び素子分離部上に延在したゲート電極部材と、
前記ゲート電極部材を隔てて前記半導体基板に形成された不純物拡散層と、
前記素子分離部と前記不純物拡散層の平面的な境界に沿うように設けられた前記半導体基板表面における不純物領域と、
を具備したことを特徴とする半導体装置。
【請求項６】
前記素子領域は第１または第２の導電型のウェル領域を含み、前記不純物領域は各ウェル領域に対して共通にウェル領域に使われる原子とは異なる所定の原子をより高濃度で含有することを特徴とする請求項５記載の半導体装置。
【請求項７】
前記不純物領域に含有される所定の原子は少なくともＡｒ，Ｇｅ，Ｓｉ，Ｏより選ばれた原子を含むことを特徴とする請求項６記載の半導体装置。
【請求項８】
前記素子領域は第１または第２の導電型のウェル領域を含み、前記不純物領域は、この第１または第２の導電型のウェル領域に対してそれぞれ同じ第１または第２の導電型の原子をより高濃度で含有することを特徴とする請求項５記載の半導体装置。
【請求項９】
半導体基板において素子分離用のトレンチのマスクパターンを形成するリソグラフィ工程と、
前記マスクパターンをマスクに所定の導電型の不純物を導入し半導体基板表面にマスクパターン寸法より広い不純物領域を形成する工程と、
前記マスクパターンをマスクに半導体基板を所定の深さエッチングしトレンチを形成する工程と、
前記トレンチに絶縁膜を埋め込む工程と、
を具備したことを特徴とする半導体装置の製造方法。
【請求項１０】
半導体基板において素子分離用のトレンチのマスクパターンを形成するリソグラフィ工程と、
前記マスクパターンをマスクに所定の導電型の不純物を導入し半導体基板表面にマスクパターン寸法より広い不純物領域を形成する工程と、
前記マスクパターンをマスクに半導体基板を所定の深さエッチングしトレンチを形成する工程と、
前記トレンチに絶縁膜を埋め込む工程と、
前記半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極部材を形成する工程と、
前記ゲート電極部材上に所定のマスクパターンを形成し、このマスクパターンに従ってゲート電極部材をエッチングし所定のゲート電極パターンを形成する工程と、
前記ゲート電極を隔てた前記半導体基板に所定導電型の不純物拡散層を形成する工程と、
を具備したことを特徴とする半導体装置の製造方法。
【請求項１１】
前記トレンチに絶縁膜を埋め込む工程は、トレンチ自体を含む酸化工程が前提になっていることを特徴とする請求項９または１０記載の半導体装置の製造方法。
【請求項１２】
前記所定の導電型の不純物導入に関し、少なくともＡｒ，Ｇｅ，Ｓｉ，Ｏより選ばれた原子を含む不純物が斜めイオン注入されることを特徴とした請求項９または１０記載の半導体装置の製造方法。
【請求項１３】
前記半導体基板にウェル領域を形成する工程を含み、前記所定の導電型の不純物導入に関し、前記ウェル領域に使われる原子と同じ原子がより高濃度に導入されるよう斜めイオン注入されることを特徴とした請求項９または１０記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路を構成する際の素子間分離技術にＳＴＩ（Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ）を用いた半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
半導体集積回路の高集積化を進めていく上で、半導体基板上に形成した素子どうしを互いに分離する方法は、ＬＯＣＯＳ分離法（選択酸化分離）からトレンチ・アイソレーションに移行してきている。トレンチ・アイソレーションはＳＴＩ（Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ）と呼称され、素子形成領域以外の半導体基板に溝（トレンチ）を形成し、溝内部を絶縁物、特に酸化シリコン膜などで充填し、素子間分離を実現する。ＬＯＣＯＳ分離法に比べれば基板中に深く分離距離を稼げる。このため、分離幅を著しく縮小することが可能である。
【０００３】
図４（ａ），（ｂ）は、それぞれ従来のＳＴＩを有する半導体装置の製造方法を工程順に示す断面図である。
図４（ａ）に示すように、シリコン半導体基板３１に所定深さのトレンチＴＲをエッチング形成する。ＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ　）法により酸化シリコン膜を埋め込んでＳＴＩ部３２を形成する。次に、例えばウェット酸化によってプレ酸化膜３３を形成する。このプレ酸化膜３３形成後にフォトリソグラフィを経たウェルやチャネル等、イオン注入を所定数回実施する。
【０００４】
その後、図４（ｂ）に示すように、プレ酸化膜３３を剥離後にゲート酸化膜３４を形成する。次に、ゲート電極部材３５、例えばポリシリコン層を形成し、所定パターンのゲート電極を形成する。その後は図示しないが、不純物拡散領域の形成等ＭＯＳ型トランジスタ素子としての構造を実現する。
【０００５】
【発明が解決しようとする課題】
上記従来の構成のＳＴＩ製品においては、ＳＴＩ部３２とゲート電極（３５）下のチャネル領域との境界上部、いわゆるアクティブエッジ３６にて不十分な厚さのゲート酸化膜ができ易い。これにより、特性の異なるトランジスタが寄生することになり、トランジスタ特性にハンプが生じ易く問題となる。そこで、アクティブエッジ３６を丸めるラウンディングのために、トレンチＴＲ形成後、例えばドライ酸化等、高温の酸化処理を実施して対処することが考えられる。
【０００６】
図５は、上記トレンチＴＲの酸化処理後の形態を示す断面図である。アクティブエッジ３６を丸めるまでに、トレンチ内全体の酸化が進み、トレンチスペース自体が狭まってしまう。これにより、その後のＣＶＤを利用した酸化シリコン膜の埋め込みが困難になる恐れがあった。
【０００７】
本発明は上記のような事情を考慮してなされたもので、トレンチ内が少ない量の酸化でより大きなアクティブエッジのラウンディングが得られ、埋め込みが容易でかつ寄生トランジスタを抑制する半導体装置及びその製造方法を提供しようとするものである。
【０００８】
【課題を解決するための手段】
本発明の［請求項１］に係る半導体装置は、
半導体基板に形成されたトレンチに絶縁膜が埋め込まれた素子分離部を有する半導体装置において、
素子分離部に囲まれた素子領域と、
前記素子分離部と素子領域の平面的な境界に沿うように設けられた前記半導体基板表面における不純物領域と、
を具備したことを特徴とする。
【０００９】
上記本発明に係る半導体装置によれば、不純物領域はその部分において酸化レートを向上させる働きがある。これにより、トレンチ形状の改善に寄与する。また、素子領域から素子分離部に亘ってゲート電極が配されるトランジスタ素子では、不純物領域を構成する原子、導電型を選ぶことによって寄生トランジスタの抑制、ハンプ特性の低減が可能である。
【００１０】
なお、本発明の［請求項２］に係る半導体装置は、［請求項１］に従属し、
前記素子領域は所定導電型のウェル領域を含み、前記不純物領域はこのウェル領域より高濃度でウェル領域に使われる原子とは異なる所定の原子を含有することを特徴とする。
また、本発明の［請求項３］に係る半導体装置としては、［請求項２］に従属し、
前記不純物領域に含有される所定の原子は少なくともＡｒ，Ｇｅ，Ｓｉ，Ｏより選ばれた原子を含むことを特徴とする。
また、本発明の［請求項４］に係る半導体装置は、［請求項１］に従属し、
前記素子領域は所定導電型のウェル領域を含み、前記不純物領域はこのウェル領域に使われる原子と同じ原子をより高濃度で含有することを特徴とする。
上記各特徴構成によれば、不純物領域の導電型の設定によって、いずれの導電型のトランジスタにもその特性に大きな影響を及ぼさないようにすることが重要であり、かつトレンチの形状を改善し、信頼性を向上させる。
【００１１】
本発明の［請求項５］に係る半導体装置は、
半導体基板に形成されたトレンチに絶縁膜が埋め込まれた素子分離部と、
前記素子分離部に囲まれた素子領域に配されたゲート絶縁膜及び素子分離部上に延在したゲート電極部材と、
前記ゲート電極部材を隔てて前記半導体基板に形成された不純物拡散層と、
前記素子分離部と前記不純物拡散層の平面的な境界に沿うように設けられた前記半導体基板表面における不純物領域と、
を具備したことを特徴とする。
【００１２】
上記本発明に係る半導体装置によれば、不純物領域はその部分において酸化レートを向上させる働きを持ち、トレンチ形状の改善に寄与する。さらに、素子領域から素子分離部に亘ってゲート電極が配されるトランジスタ素子に関し、不純物領域を構成する原子、導電型を選ぶことによって寄生トランジスタの抑制、ハンプ特性の低減に寄与する。
【００１３】
なお、本発明の［請求項６］に係る半導体装置は、［請求項５］に従属し、
前記素子領域は第１または第２の導電型のウェル領域を含み、前記不純物領域は各ウェル領域に対して共通にウェル領域に使われる原子とは異なる所定の原子をより高濃度で含有することを特徴とする。
また、本発明の［請求項７］に係る半導体装置は、［請求項６］に従属し、
前記不純物領域に含有される所定の原子は少なくともＡｒ，Ｇｅ，Ｓｉ，Ｏより選ばれた原子を含むことを特徴とする。
また、本発明の［請求項８］に係る半導体装置は、［請求項５］に従属し、
前記素子領域は第１または第２の導電型のウェル領域を含み、前記不純物領域は、この第１または第２の導電型のウェル領域に対してそれぞれ同じ第１または第２の導電型の原子をより高濃度で含有することを特徴とする。
上記各特徴構成によれば、不純物領域の導電型の設定によって、いずれの導電型のトランジスタにもその特性に大きな影響を及ぼさないようにすることが重要であり、かつトレンチの形状を改善し、信頼性を向上させる。
【００１４】
本発明の［請求項９］に係る半導体装置の製造方法は、
半導体基板において素子分離用のトレンチのマスクパターンを形成するリソグラフィ工程と、
前記マスクパターンをマスクに所定の導電型の不純物を導入し半導体基板表面にマスクパターン寸法より広い不純物領域を形成する工程と、
前記マスクパターンをマスクに半導体基板を所定の深さエッチングしトレンチを形成する工程と、
前記トレンチに絶縁膜を埋め込む工程と、
を具備したことを特徴とする。
【００１５】
本発明の［請求項１０］に係るより好ましい実施態様としての半導体装置の製造方法は、
半導体基板において素子分離用のトレンチのマスクパターンを形成するリソグラフィ工程と、
前記マスクパターンをマスクに所定の導電型の不純物を導入し半導体基板表面にマスクパターン寸法より広い不純物領域を形成する工程と、
前記マスクパターンをマスクに半導体基板を所定の深さエッチングしトレンチを形成する工程と、
前記トレンチに絶縁膜を埋め込む工程と、
前記半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極部材を形成する工程と、
前記ゲート電極部材上に所定のマスクパターンを形成し、このマスクパターンに従ってゲート電極部材をエッチングし所定のゲート電極パターンを形成する工程と、
前記ゲート電極を隔てた前記半導体基板に所定導電型の不純物拡散層を形成する工程と、
を具備したことを特徴とする。
【００１６】
上記各本発明に係る半導体装置の製造方法によれば、酸化レート向上のための不純物領域が、トレンチ形成後にエッジ部分に残るように、マスクパターン寸法より広く形成される。トレンチに絶縁膜を埋め込む工程において、不純物領域の効果を利用する。また、不純物領域を構成する原子、導電型を選ぶことによって寄生トランジスタの抑制、ハンプ特性の低減が可能である。
【００１７】
また、本発明の［請求項１１］に係る半導体装置の製造方法は、［請求項９］または［請求項１０］に従属され、
前記トレンチに絶縁膜を埋め込む工程は、トレンチ自体を含む酸化工程が前提になっていることを特徴とする。トレンチ形状を改善するラウンディングのために有用である。
【００１８】
また、本発明の［請求項１２］に係る半導体装置の製造方法は、［請求項９］または［請求項１０］に従属され、
前記所定の導電型の不純物導入に関し、少なくともＡｒ，Ｇｅ，Ｓｉ，Ｏより選ばれた原子を含む不純物が斜めイオン注入されることを特徴としている。
また、本発明の［請求項１３］に係る半導体装置の製造方法は、［請求項９］または［請求項１０］に従属され、
前記半導体基板にウェル領域を形成する工程を含み、前記所定の導電型の不純物導入に関し、前記ウェル領域に使われる原子と同じ原子がより高濃度に導入されるよう斜めイオン注入されることを特徴としている。
上記各特徴方法によれば、斜めイオン注入は、マスクパターン寸法より広い不純物領域を形成し、トレンチ形成後に残留させるために有用である。また、この不純物領域に関し、いずれの導電型のトランジスタにもその特性に大きな影響を及ぼさずにトレンチの形状を改善し、信頼性を向上させる。
【００１９】
【発明の実施の形態】
図１（ａ）〜（ｄ）は、それぞれ本発明の第１実施形態に係る半導体装置及びその製造方法の要部構成を示す断面図であり、ＳＴＩの製造方法を工程順に示す断面図である。
【００２０】
図１（ａ）に示すように、シリコン半導体基板１１に対し、リソグラフィ技術を用いて素子分離用のトレンチのマスクパターン１２を形成する。ここでのマスクパターンはストレス緩和用の酸化膜１２１及びシリコン窒化膜１２２の積層である。次に、このマスクパターン１２をマスクとして、半導体基板表面に所定の導電型の不純物を導入する。ここでは、Ａｒ，Ｇｅ，Ｓｉ，Ｏより選ばれた原子、例えばＯ（酸素）が斜めイオン注入される。これにより、マスクパターン寸法より広い不純物領域１３を形成する。不純物領域１３の不純物に関しＡｒ，Ｇｅ，Ｓｉ，Ｏより選ばれた原子としたのは、各素子が構成されるＮ型、Ｐ型の極性に影響を及ぼさないようにするためである。
【００２１】
次に、図１（ｂ）に示すように、ドライエッチング技術を用い、上記マスクパターン１２をマスクに半導体基板１１を所定の深さ３００〜５００ｎｍエッチングし、トレンチＴＲを形成する。トレンチＴＲは後の絶縁膜埋め込み工程でのストレスの緩和、結晶欠陥、転移欠陥の派生防止のため、９０°ではなく若干のテーパを付ける。例えば図中θが８５°程度を目標に形成する。トレンチＴＲの間口周辺、つまりアクティブエッジ部分には不純物領域１３が残留する。
【００２２】
次に、図１（ｃ）に示すように、トレンチＴＲに対し、酸化処理を施し、トレンチＴＲ内に従来技術よりも薄めの酸化膜１４が形成され、トレンチの各コーナーが丸められる（ラウンディング）。特に、アクティブエッジのラウンディングは、後で素子領域に形成されるトランジスタ素子の特性に影響を及ぼすので重要である。この酸化処理はドライ酸化であり、１０００℃〜１０５０℃の範囲で従来技術より短い時間で処理できる。これは不純物領域１３の部分の酸化レートが大きくなったためで、さらには、従来技術より低い酸化温度に設定（９５０℃〜１０５０℃程度）したとしても良好なラウンド形状が得られる。
【００２３】
次に、図１（ｄ）に示すように、上記マスクパターン１２の剥離後、ＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ　）法を利用して酸化シリコン膜を埋め込み、エッチバックしてＳＴＩ部１５を形成する。これにより、ＳＴＩ部１５と素子領域の平面的な境界、アクティブエッジに沿うように不純物領域１３が配されるようになる。その後は、図示しないが、プレ酸化膜を形成し、フォトリソグラフィを経たウェルやチャネル等、イオン注入を所定数回実施し、素子領域の環境を整える。
【００２４】
上記実施形態の方法によれば、マスクパターン寸法より広い不純物領域１３を形成し、トレンチＴＲ形成後に残留するようにする。このため、斜めイオン注入がなされる。不純物領域１３は、Ａｒ，Ｇｅ，Ｓｉ，Ｏより選ばれた原子を含有することにした。これにより、後で形成されるいずれの導電型のトランジスタにもその特性に大きな影響を及ぼさず、かつトレンチの形状を改善し、素子分離部の信頼性を向上させることができる。
【００２５】
また、不純物領域１３は、トレンチの形状を改善し、素子分離部の信頼性を向上させる効果に加えて、トランジスタのハンプ特性低減にも寄与する。これは、アクティブエッジのラウンディングでゲート絶縁膜の膜厚が安定化され、寄生トランジスタの抑制につながる理由からである。これにより、トランジスタのしきい値制御性も向上される。
【００２６】
図２、図３は、それぞれ本発明の第２実施形態に係る半導体装置の要部構成を示す断面図、及びＦ３−Ｆ３断面図であり、ＣＭＯＳトランジスタ構成を示している。図１と同様の箇所には同一の符号を付して説明する。
シリコン基板１１にトレンチ素子分離による素子分離部、すなわちＳＴＩ部１５が形成されている。基板１１上には、ＳＴＩ部１５に囲まれた素子領域にゲート絶縁膜、例えばゲート酸化膜２１が形成され、ゲート酸化膜２１上にゲート電極部材２２がＳＴＩ部１５上に延在しつつ構成されている。このゲート電極部材２２の領域を隔てて基板１１上にソース／ドレイン拡散層Ｓ，Ｄが形成されている。
【００２７】
ソース／ドレイン拡散層Ｓ，Ｄは、ＬＤＤ（Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ　）構造とするため、スペーサ、いわゆるゲート電極部材２２のサイドウォール２３が配されている。また、図示しないが自己整合シリサイド構造、いわゆるサリサイド構造にも、このようなサイドウォール２３が短絡防止のために不可欠である。
【００２８】
ＳＴＩ部１５とソース／ドレイン拡散層Ｓ，Ｄの平面的な境界、つまりアクティブエッジに沿うように半導体基板１１表面に不純物領域１３（１３１，１３２）が設けられている。不純物領域１３１，１３２は、ここでは、Ｐ型またはＮ型のウェル領域（Ｐ−Ｗｅｌｌ，Ｎ−Ｗｅｌｌ）に対してそれぞれ同じＰ型またはＮ型の原子をより高濃度で含有する。
【００２９】
例えば、Ｐ−Ｗｅｌｌ領域でＢ（ボロン）が使用されているとすれば、不純物領域１３１はＢ（ボロン）が使用され、Ｐ−Ｗｅｌｌ領域かつ基板表面領域の平均的なＢ濃度（５×１０１７／ｃｍ３程度）のおよそ２倍ほど高い濃度（１×１０１８／ｃｍ３程度）を有する。また、例えば、Ｎ−Ｗｅｌｌ領域でＰ（リン）、Ａｓ（ヒ素）が使用されているとすれば、不純物領域１３２はＰ（リン）が使用され、Ｎ−Ｗｅｌｌ領域かつ基板表面領域の平均的なＰ及びＡｓの総合的な濃度（５×１０１７／ｃｍ３程度）のおよそ２倍ほど高い濃度（１×１０１８／ｃｍ３程度）を有する。
【００３０】
上記構成においては、前記図１（ａ）〜（ｄ）に示したような方法で不純物領域１３（１３１，１３２）の形成が可能である。ただし、Ｐ−Ｗｅｌｌ用の不純物領域１３１を形成する際にはＮ−Ｗｅｌｌの領域側を覆うマスクパターン形成が前提になる。また、Ｎ−Ｗｅｌｌ用の不純物領域１３２を形成する際にはＰ−Ｗｅｌｌの領域側を覆うマスクパターン形成が前提になる。
【００３１】
上記実施形態の構成により、不純物領域１３（１３１，１３２）は、アクティブエッジ部分のトランジスタしきい値の制御という観点ではより明確な配備となり、ハンプ特性低減に寄与する。もちろん、Ｐ−Ｗｅｌｌ，Ｎ−Ｗｅｌｌ用に工程を分けずに、図１に示したようなＡｒ，Ｇｅ，Ｓｉ，Ｏより選ばれた原子を含有する不純物領域１３を形成してもよい。アクティブエッジ部分におけるしきい値低減の効果は得られる。
【００３２】
上記各実施形態、方法によれば、アクティブエッジ部分に沿って半導体基板表面に所定の不純物領域を配することによって、トレンチ形状を整える酸化レートの向上から埋め込みを容易とし、トレンチ形成の信頼性が向上する。また、不純物領域を構成する原子、導電型を選ぶことによって寄生トランジスタの抑制、ハンプ特性の低減が可能である。
【００３３】
なお、トランジスタ素子、ゲート電極形成の例は上記に限らない。また、ＳＴＩ部１５としてのトレンチＴＲの幅、深さ、形状は仕様に合わせて多様化される。図示しないが、結晶欠陥、転移欠陥の派生防止のためにさらに積極的にテーパ形状を持たせる、高温の熱処理をすることも考えられる。トレンチＴＲ内の酸化シリコン膜の埋め込みも、高密度プラズマＣＶＤによる技術を利用することができる。
【００３４】
【発明の効果】
以上説明したように本発明によれば、素子分離用のトレンチを形成する前にその周囲の基板表面に所定の不純物領域を形成する。これにより、不純物領域の部分の酸化レートが向上されるので、トレンチ形成の信頼性が向上する。また、不純物領域を構成する原子、導電型を選ぶことによって寄生トランジスタの抑制、ハンプ特性の低減が可能である。これは、実際のトランジスタのサイズ（特にゲート幅）と設計値の誤差の低減に大いに寄与する。この結果、素子分離のトレンチ内が少ない量の酸化でより大きなアクティブエッジのラウンディングが得られ、埋め込みが容易でかつ寄生トランジスタを抑制する半導体装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【図１】（ａ）〜（ｄ）は、それぞれ本発明の本発明の第１実施形態に係る半導体装置及びその製造方法の要部構成を示す断面図であり、ＳＴＩの製造方法を工程順に示す断面図である。
【図２】本発明の第２実施形態に係る半導体装置の要部構成を示す断面図である。
【図３】図２のＦ３−Ｆ３断面図である。
【図４】（ａ），（ｂ）は、それぞれ従来のＳＴＩを有する半導体装置の製造方法を工程順に示す断面図である。
【図５】従来のトレンチ酸化処理後の形態を示す断面図である。
【符号の説明】
１１，３１…シリコン半導体基板
１２…マスクパターン
１２１，１４…酸化膜
１２２…シリコン窒化膜
１３…不純物領域
１５，３２…ＳＴＩ部
２１，３４…ゲート酸化膜
２２，３５…ゲート電極部材
２３…サイドウォール
３３…プレ酸化膜
３６…アクティブエッジ
Ｓ／Ｄ…ソース／ドレイン拡散層
ＴＲ…トレンチ
【図１】
2004031609.tif 000003
【図２】
2004031609.tif 000004
【図３】
2004031609.tif 000005
【図４】
2004031609.tif 000006
【図５】
2004031609.tif 000007