(57)【要約】【課題】ストライプ型セルのエッジ部分での電界強度を緩和し、他の特性を低下させることなく、ＲＢＳＯＡ耐量を向上させることができる半導体装置を提供する。【解決手段】ストライプ状のｐ＋　ウェル層９同士をｐ＋　ウェル層９と同一幅、同一の不純物濃度、同一の拡散深さの接続ｐ＋　層９ａで結ぶことで、ＩＧＢＴセルのエッジ部１９での電界強度を緩和して、ＲＢＳＯＡ耐量の向上を図ることができる。【選択図】　　　　図１
2004128371.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板の表面層に選択的に形成されるストライプ状の第２導電型の第１領域と、該第１領域の表面層に選択的に形成される第２導電型の第２領域と、該第２領域と前記第１領域を貫通して前記半導体基板に達する前記第２領域より不純物濃度が高い第２導電型の第３領域と、前記第２領域と前記半導体基板に挟まれる前記第１領域上にゲート絶縁膜を介して形成されるゲート電極となるポリシリコン膜とを有する半導体装置であって、
前記第３領域がストライプ状の長手方向および長手方向に直角方向に複数個配置され、長手方向に複数個配置された前記第３領域と接続する第２導電型の第４領域を具備することを特徴とする半導体装置。
【請求項２】
前記第４領域と前記第３領域とが、同一幅で、同一不純物濃度で、同一拡散深さであることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第４領域の幅を前記第３領域より拡張し、該拡張幅を２０μｍ以下の範囲とすることを特徴とする請求項１に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、絶縁ゲート型バイポーラトランジスタ（以下、ＩＧＢＴと称す）などの電力用の半導体装置に関する。
【０００２】
【従来の技術】
ＩＧＢＴやＭＯＳＦＥＴ（ＭＯＳ型電界効果トランジスタ）は、電圧駆動型で扱い易く、高速スイッチングが可能であり、広い安全動作領域を持つなどの特長により、パワースイッチングデバイスとして、産業用インバータおよび車輌用インバータなどに幅広く使われている。
【０００３】
このＩＧＢＴやＭＯＳＦＥＴのようなＭＯＳ制御デバイスでは、一般的に半導体チップの一方の主面上にエミッタ電極とゲート電極が形成され、他方の主面（裏面）にはコレクタ電極が形成される。
【０００４】
図９、図１０は、従来のＩＧＢＴの構成図であり（例えば、特許文献１参照）、　図９（ａ）は、チップ全体の概略図である。耐圧構造部５２とゲートパッド５３以外の部分には、ＩＧＢＴセル５４が、多数本　配置されている。各ＩＧＢＴセル５４の形状は、ストライプ型、角型、トレンチ型があるが、本特許と関係する従来のＩＧＢＴはストライプ型セルである。
【０００５】
ＩＧＢＴチップ５１内には、ゲートパッド５３より接続される金属ゲート配線５５が数本配置され、ＩＧＢＴセル５４が均一にターンオン、ターンオフ動作できるような働きをしている。この金属ゲート配線５５の中心線の両側に２つのＩＧＢＴセル５４が向かい合う形で配置されている。ＩＧＢＴセル５４の表面構造は、図１０に示すように、ｎ−　ドリフト層６０、ｐ＋　ウェル層５９、ｐベース層６３、ｎエミッタ層５８、ゲート絶縁膜６４、厚い絶縁膜５７（テラス部の絶縁膜）、ゲート電極５６を形成するポリシリコン膜５６、エミッタ電極６２などで構成される。また、他の従来の実施例では、前記の金属ゲート配線に１つのセルのみが接続している場合もある。
【０００６】
図９（ｂ）は、図９（ａ）のＣ部（金属ゲート配線５５なし）のＩＧＢＴセル５４の端部の概略の平面図である。また、ＩＧＢＴセル５４のエッジ部６９とは、ストライプ状をしたｐ＋　ウエル層５９、ｐベース層６３、ｎ＋　エミッタ層５８の先端部をいう。
【０００７】
また、図９（ｂ）には、ポリシリコン膜５６、厚い絶縁膜６７、ｐ＋　ウェル層５９、ｎ＋　エミッタ層５８および接続ｐ＋　層５９ａを示す。従来のＩＧＢＴチップ５１の場合、接続ｐ＋　層５９ａは、ＩＧＢＴセルのエッジ部６９において、ストライプ型セルの長手方向（図では左右の方向）に対して直交する方向（図では上下の方向）に広がった形状をしている。ｐ＋　ウェル層５９は、ＩＧＢＴチップ５１がラッチアップするのを抑制するとともに、ターンオフ時にチップ内に蓄積するキャリアをエミッタ電極より排出することにより、ＩＧＢＴチップ５１のＲＢＳＯＡ耐量を向上させる作用をもっている。ＲＢＳＯＡとは逆バイアス安全動作領域のことである。
【０００８】
また、接続ｐ＋　層５９ａで各ｐ＋　ウェル層５９を結ぶことで、ストライプ型セルに流れる電流を均等化し、特定のストライプ型セルに電流が集中することを防止している。
【０００９】
図９（ｃ）は、図９（ａ）のＤ部（金属ゲート配線５５あり）のＩＧＢＴセルのエッジ部の概略の平面図である。この部分には、ゲートパッド５３から接続された金属ゲート配線５５があり、ポリシリコン膜５６に図示しない層間絶縁膜に開けたコンタクトホールを介してコンタクトしている。この金属ゲート配線５５により、各ＩＧＢＴセル５４間でターンオン時間、ターンオフ時間が均等になるように動作している。図には、ポリシリコン膜５６、厚い絶縁膜６７、ゲート絶縁膜６４、ｐベース層６３、ｎ＋　エミッタ層５８、ｐ＋　ウェル層５９および接続ｐ＋　層５９ａなどを示す。この従来のＩＧＢＴセルのエッジ部６９において、接続ｐ＋　層５９ａは、ストライプ状のｐ＋　ウェル層５９と接続し、ストライプ型セルの長手方向に対して直交する方向に広がっでいる。
【００１０】
図１０（ａ）は、図９（ｂ）のＸ−Ｘ線で切断した概略の断面図である。
【００１１】
図１０（ｂ）は、図９（ｂ）のＹ−Ｙ線で切断した概略の断面図である。両図の断面は、一般的なＩＧＢＴセルの断面と同じである。
【００１２】
図１０において、ｎ−　ドリフト層６０の表面にｐ＋　ウェル層５９と接続ｐ＋　層５９ａを同時に形成し、薄い絶縁膜であるゲート絶縁膜６４と厚い絶縁膜５７を形成し、それらの膜６４、５７上にゲート電極５６ａおよびゲート配線となるポリシリコン膜５６を形成し、このポリシリコン膜５６と図示しないレジストをマスクとして、ｐ＋　ウェル層５９より広い領域にｐベース層６３と、ｎ＋　エミッタ層５８を形成する。ポリシリコン膜５６上にＰＳＧ（リンガラス）で層間絶縁膜６１を形成し、その上にｐ＋　エミッタ層５８とｐ＋　ウェル層５９と接続するエミッタ電極６２と、コンタクトホールを介してゲート配線であるポリシリコン膜５６と接続する金属ゲート配線５５を形成する。ｎ−　ドリフト層６０の裏面にｎバッファ層６５、ｐコレクタ層６６、コレクタ電極６７を形成する。
【００１３】
ここで、ｐ＋　ウェル層５９と接続ｐ＋　層５９ａは同時に形成し、これらのｐ＋　ウェル層５９と接続ｐ＋　層５９ａは、ｐベース層６３よりも深く形成され、濃度もｐベース層６３より高い。
【００１４】
【特許文献１】
特開昭６１−８２４７７号公報（第１図（ａ））
【００１５】
【発明が解決しようとする課題】
上記のＩＧＢＴチップのＲＢＳＯＡ耐量試験（ターンオフ能力限界試験）を実施すると、ＩＧＢＴセルのエッジ部６９（図９（ｂ）、（ｃ）に示す）にて破壊する場合が多い。これは、ｐ＋　ウェル層と接続ｐ＋　層が直交する箇所で、空乏層の伸びが抑制されてこの箇所で電界強度が集中するためと推測される。そのため、従来のＩＧＢＴのＲＢＳＯＡ耐量は必ずしも満足できる状態にはない（ＲＢＳＯＡ耐量試験でＩＧＢＴが破壊する電圧と電流が低い）。
【００１６】
この発明の目的は、ストライプ型セルのエッジ部分での電界強度を緩和し、他の特性を低下させることなく、ＲＢＳＯＡ耐量を向上させることができる半導体装置を提供することにある。
【００１７】
【課題を解決するための手段】
前記の目的を達成するために、第１導電型の半導体基板の表面層に選択的に形成されるストライプ状の第２導電型の第１領域と、該第１領域の表面層に選択的に形成される第２導電型の第２領域と、該第２領域と前記第１領域を貫通して前記半導体基板に達する前記第２領域より不純物濃度が高い第２導電型の第３領域と、前記第２領域と前記半導体基板に挟まれる前記第１領域上にゲート絶縁膜を介して形成されるゲート電極となるポリシリコン膜とを有する半導体装置であって、前記第３領域がストライプ状の長手方向および長手方向に直角方向に複数個配置され、長手方向に複数個配置された前記第３領域と接続する第２導電型の第４領域を具備する構成とする。
【００１８】
また、前記第４領域と前記第３領域とを同一幅で、同一不純物濃度で、同一拡散深さで形成するとよい。
【００１９】
また、前記第４領域の幅を前記第３領域より拡張し、該拡張幅を２０μｍ以下の範囲としてもよい。
【００２０】
【発明の実施の形態】
図１、図２、図３は、この発明の第１実施例の半導体装置であり、図１（ａ）はチップ全体の概略平面図、図１（ｂ）は図１（ａ）のＡ部拡大図、図１（ｃ）は図１（ａ）のＢ部拡大図、図２（ａ）は図１（ｂ）のＸ−Ｘ線で切断した要部断面図、図２（ｂ）は図１（ｂ）のＹ−Ｙ線で切断した要部断面図、図３（ａ）は図１（ｂ）のＺ１−Ｚ１線で切断した要部断面図、図３（ｂ）は図１（ｃ）のＺ２−Ｚ２線で切断した要部断面図である。
【００２１】
図１（ａ）において、チップ内構成は、従来のＩＧＢＴチップと同じであり、ＩＧＢＴチップ１の表面には、耐圧構造部２、ゲートパッド３、ＩＧＢＴセル４、金属ゲート配線５などが形成されている。
【００２２】
図１（ｂ）は、図１（ａ）内に示すＡ部（金属ゲート配線５なし）のＩＧＢＴセル４の端部の概略の平面図である。図には、ポリシリコン膜６と厚い絶縁膜７、ゲート絶縁膜１４、ｐベース層１３、ｎ＋　エミッタ層８、ｐ＋　ウェル層９、接続ｐ＋　層９ａなどが示されている。ｐベース層１３、ｎ＋　エミッタ層８、ｐ＋　ウェル層９の平面形状はストライプ状となっている。
【００２３】
この実施例では、ｐ＋　ウェル層９の幅Ｗ１（長手方向に直角な方向の幅）と、接続ｐ＋　層９ａの幅Ｗ２を等しくなるように形成する。そのため、左右のｐ＋　ウェル層９は接続ｐ＋　層９ａで接続され１本のストライプとなる。また、ｐ＋　ウェル層９と接続ｐ＋　層９ａは同一マスクで同一条件で、同時に形成する。
【００２４】
図１（ｃ）は、図１（ａ）内に示すＢ部（金属ゲート配線５あり）のＩＧＢＴセル４の端部の概略の平面図である。図１（ｂ）との違いは、ＩＧＢＴセル４が向かい合っている箇所のポリシリコン膜６上に金属ゲート配線５を形成した点である。図１（ａ）のゲートパッド３と金属ゲート配線５は接続し、この金属ゲート配線５から各ＩＧＢＴセル４のポリシリコン膜６で形成されたゲート配線を経由して、各ゲート電極６ａにゲート信号が伝えられる。
【００２５】
図２、図３において、ｎ−　ドリフト層１０の表面にｐ＋　ウェル層９と接続ｐ＋　層９ａを同時に形成し、薄い絶縁膜であるゲート絶縁膜１４と厚い絶縁膜７を形成し、それらの膜１４、７上にゲート電極６ａおよびゲート配線となるポリシリコン膜６を形成し、このポリシリコン膜６と図示しないレジストをマスクとして、ｐ＋　ウェル層９より広い領域にｐベース層１３と、ｎ＋　エミッタ層８を形成する。ポリシリコン膜６上にＰＳＧ（リンガラス）で層間絶縁膜１１を形成し、その上にｐ＋　エミッタ層８とｐ＋　ウェル層９と接続するエミッタ電極１２と、コンタクトホールを介してゲート配線であるポリシリコン膜６と接続する金属ゲート配線５を形成する。ｎ−　ドリフト層１０の裏面にｎバッファ層１５、ｐコレクタ層１６、コレクタ電極１７を形成する。
【００２６】
図２（ａ）に示す箇所では、従来のＩＧＢＴチップのストライプ型セルの断面構造と同じである。また、図３に示すように、ｐ＋　ウェル層９と接続ｐ＋　層９ａは同時に形成するために、その不純物濃度と拡散深さは同じであり、また、ｐ＋　ウェル層９と接続ｐ＋　層９ａを合わせて１本のストライプとなっている。
【００２７】
この、第１実施例の製造プロセスは、従来品の製造プロセスにおいて、ｐ＋　ウェル層９と同時に形成する接続ｐ＋　層９ａのフォト工程で用いるマスクパターンのみを変更するだけでよい。他の製造プロセスは、従来品の製造プロセスと同じである。
【００２８】
第１実施例のＩＧＢＴのＲＢＳＯＡ耐量試験を実施するために、試作品を作成した。試作に用いたＩＧＢＴチップのチップサイズは、２１．５ｍｍ×２１．５ｍｍである。ガードリング部分とゲートパッドなどＩＧＢＴ動作に寄与しない部分を除いた活性領域は、１９０ｍｍ２　である。
【００２９】
ＩＧＢＴチップ１は、約５５０μｍのウェハ厚さで、ｎバッファ層１５を有するパンチスルー型である。
【００３０】
ＩＧＢＴチップ１の活性領域には、約３０００本のストライプ型セルが配置されている。１本のＩＧＢＴセル４の寸法は、長手方向は約１ｍｍ、幅は（長手方向に直角の方向の幅）１００μｍであり、ｐ＋　ウェル層９と接続ｐ＋　層９ａの幅Ｗ１、Ｗ２は共に２０μｍ程度である。また、ｐ＋　ウェル層９が長手方向に互いに向かい合っている箇所で距離（接続ｐ＋　層９ａの長さ）は約１００μｍである。
【００３１】
また、従来品との比較をするために、従来品のチップと本発明品のチップとを同一ウェハ内にそれぞれ複数個配置したマスクパターンを作成した。
【００３２】
つぎに、このようにして試作した本発明品と従来品のＲＢＳＯＡ耐量試験結果について説明する。
【００３３】
図４は、本発明品と従来品のＲＢＳＯＡ耐量試験の結果を示す図である。図の横軸は破壊時のコレクタ・エミッタ間のピーク電圧Ｖｐであり、横軸は破壊時のコレクタ電流Ｉｃである。このＶｐ、ＩｃがＲＢＳＯＡ耐量試験の耐圧と破壊電流である。また、ＲＢＳＯＡ試験の条件は、電源電圧２６００Ｖ、主インダクタンス３．２μＨ，試験温度１２５℃、ゲート抵抗１８．３Ωである。試験としては、コレクタ電流を除々に上昇させてゆき、破壊した時のコレクタ電流値（Ｉｃ）、破壊した時のコレクタ・エミッタ間ピーク電圧（Ｖｐ）を測定する。
【００３４】
本発明品の場合、コレクタ電流値で、平均約１４％上昇した。コレクタ電流値の上昇に伴い、コレクタ・エミッタ間ピーク電圧も上昇し、ＲＢＳＯＡの領域は拡大している。従来品は、すべてＩＧＢＴセルの図９のエッジ部６９にて破壊した。本発明品は、約半数は、図１のエッジ部１９で破壊し、残りはＩＧＢＴセルのエッジ部１９以外の部分で破壊した。エッジ部１９での破壊の割合が減少している。
【００３５】
ＲＢＳＯＡ耐量が向上したのは、接続ｐ＋　層９ａがｐ＋　ウェル層９と同一幅でｐ＋　ウェル層９と接続することで、エッジ部１９の電界が従来構造より弱まったためである。デバイスシミュレーションを実施した結果、コレクタ・エミッタ間に順耐圧を印加時、エッジ部１９の電界が弱くなっていることが確認された。
【００３６】
本発明品の場合、従来品と比べて、コレクタ・エミッタ間電圧のアバランシェ耐圧（静的耐圧）は変わらなかった。このアバランシェ電圧が変わらないにもかかわらず、ＲＢＳＯＡ耐量試験での破壊電圧Ｖｐが本発明品の方が高くなったのは、アバランシェ耐圧は小さな電流（もれ電流）での電圧であるのに対して、ＲＢＳＯＡ耐量試験での破壊電圧Ｖｐは、大電流が流れている状態での電圧であり、素子構造に大きく依存するためである。
【００３７】
また、本発明品は、オン電圧、スイッチング損失などの特性も従来品と同じである。
【００３８】
図５は、この発明の第２実施例の半導体装置の要部平面図である。この図は、ＩＧＢＴセルのエッジ部の概略の平面図である。図１との違いは、接続ｐ＋　層９ａが中央で分離されている点である。この切り離した箇所の幅Ｌ１は６０μｍである。この幅Ｌ１が６０μｍを超えると、この切り離した近傍の電界が強まり、ＲＢＳＯＡ耐量が低下する。
【００３９】
図６は、この発明の第３実施例の半導体装置の要部平面図である。この図は、ＩＧＢＴセルのエッジ部の概略の平面図である。図１との違いは、接続ｐ層がｐウェル層の幅より、広くなっている点である。この広がりは、片側での拡張幅Ｌ２を２０μｍ以下とする。図７に示すように、２０μｍを超えるとＲＢＳＯＡ耐量試験の破壊電流Ｉｃが低下する（図示しないが破壊時のコレクタ・エミッタ間電圧Ｖｐも低下する）。これは、接続ｐ＋　層９ａとｐ＋　ウェル層９との接続箇所での電界が接続ｐ＋　層９ａの幅Ｗ２が大きくなると強められるためである。
【００４０】
図８は、この発明の第４実施例の半導体装置の要部平面図である。図６との違いは、接続ｐ＋　層９ａを中央付近で切り離した点である。この切り離し箇所の幅Ｌ３は、図５で説明したように、６０μｍ程度以下がよい。
【００４１】
前記したように、図５、図６、図８の第２、３、４実施例の場合も、ＲＢＳＯＡ耐量試験を行った結果、図１の第１実施例とほぼ同等であった。つまり、従来品に比べてＲＢＳＯＡがいずれの場合も向上した。
【００４２】
前記したように、本発明品の構造とすることで、ＩＧＢＴチップのＲＢＳＯＡを向上できる。ＩＧＢＴチップは、従来工程と同じ工程で製造できる。また、アバランシェ耐圧は変化しない、オン電圧、スイッチング損失などの特性も従来品と同じで、他の特性が低下することはない。
【００４３】
この発明によるＩＧＢＴチップのＲＢＳＯＡ向上の効果は、コレクタ電流値でみると、約１４％の上昇であるが、試験条件がＩＧＢＴチップのＲＢＳＯＡ領域からの余裕度が少ない場合、ＩＧＢＴチップおよびモジュールのＲＢＳＯＡ良品率では、大きな差がでる。ＩＧＢＴチップのＲＢＳＯＡ試験で破壊した場合、そのＩＧＢＴチップは使えない。
【００４４】
また、モジュールの場合は、１チップの破壊によりモジュール全体が不良となることを考えるとＲＢＳＯＡ向上の効果はかなり大きい。チップのＲＢＳＯＡ向上は、実機使用においても、過電流に対する余裕度が増加し、装置故障率が低下すると考えられる。
【００４５】
【発明の効果】
この発明によれば、接続ｐ＋　層をｐウェル層の幅とほぼ同一とすることで、ＩＧＢＴセルのエッジ部での電界集中を緩和できて、従来品よりＲＢＳＯＡ耐量を向上できる。
【００４６】
また、接続ｐ＋　層の中央部を切り離した場合でも、従来品よりＲＢＳＯＡを向上できる。
【００４７】
また、接続ｐ＋　層をｐウェル層より片側で２０μｍ以下の範囲で広げた場合も、従来品よりＲＢＳＯＡ耐量を向上できる。
【００４８】
また、接続ｐ＋　層をｐウェル層より片側で２０μｍ以下の範囲で広げ、且つ中央部で切り離した場合も、従来品よりＲＢＳＯＡ耐量を向上できる。
【００４９】
一方、このような構造としても、アバランシェ耐圧、オン電圧、スイッチング損失などの特性は従来品と同じであり、ＲＢＳＯＡ耐量を向上させても、これらの特性が低下することはない。
【図面の簡単な説明】
【図１】この発明の第１実施例の半導体装置であり、（ａ）はチップ全体の概略平面図、（ｂ）は（ａ）のＡ部拡大図、（ｃ）は（ａ）のＢ部拡大図
【図２】この発明の第１実施例の半導体装置であり、（ａ）は図１（ｂ）のＸ−Ｘ線で切断した要部断面図、（ｂ）は図１（ｂ）のＹ−Ｙ線で切断した要部断面図
【図３】この発明の第１実施例の半導体装置であり、（ａ）は図１（ｂ）のＺ１−Ｚ１線で切断した要部断面図、（ｂ）は図１（ｃ）のＺ２−Ｚ２線で切断した要部断面図
【図４】本発明品と従来品のＲＢＳＯＡ耐量試験の結果を示す図
【図５】この発明の第２実施例の半導体装置の要部平面図
【図６】この発明の第３実施例の半導体装置の要部平面図
【図７】破壊電流Ｉｃと接続ｐ＋　層の間隔Ｌ２との関係を示す図
【図８】この発明の第４実施例の半導体装置の要部平面図
【図９】従来のＩＧＢＴの構成図であり（ａ）は、チップ全体の概略図、（ｂ）は（ａ）のＣ部拡大図、（ｃ）は（ａ）のＤ部拡大図
【図１０】従来のＩＧＢＴの要部断面図であり、（ａ）は図９（ｂ）のＸ−Ｘ線で切断した要部断面図、（ｂ）は図９（ｂ）のＹ−Ｙ線で切断した要部断面図
【符号の説明】
１　　ＩＧＢＴチップ
２　　耐圧構造部
３　　ゲートパッド
４　　ＩＧＢＴセル
５　　金属ゲート配線
６　　ポリシリコン膜
６ａ　ゲート電極
７　　厚い絶縁膜
８　　ｎ＋　エミッタ層
９　　ｐ＋　ウェル層
９ａ　接続ｐ＋　層
１０　　ｎ−　ドリフト層
１１　　層間絶縁膜
１２　　エミッタ電極
１３　　ｐベース層
１４　　ゲート絶縁膜
１５　　ｎバッファ層
１６　　ｐコレクタ層
１７　　コレクタ電極
１９　　ＩＧＢＴセルのエッジ部
Ｗ１　　ｐ＋　ウェル層の幅
Ｗ２　　接続ｐ＋　層の幅
Ｌ１、Ｌ３　接続ｐ＋　層の隙間の間隔
Ｌ２　　接続ｐ＋　層の拡張幅
【図１】
2004128371.tif 000003
【図２】
2004128371.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2004128371.tif 000011
【図１０】
2004128371.tif 000012
【手続補正書】
【提出日】平成14年12月27日(2002.12.27)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】第１導電型の半導体基板の表面層に選択的に形成されるストライプ状の第２導電型の第１領域と、該第１領域の表面層に選択的に形成される第１導電型の第２領域と、該第２領域と前記第１領域を貫通して前記半導体基板に達する前記第１領域より不純物濃度が高い第２導電型の第３領域と、前記第２領域と前記半導体基板に挟まれる前記第１領域上にゲート絶縁膜を介して形成されるゲート電極となるポリシリコン膜とを有する半導体装置であって、
前記第３領域がストライプ状の長手方向および長手方向の直角な方向に複数個配置され、長手方向に複数個配置された前記第３領域と接続する第２導電型の第４領域を具備することを特徴とする半導体装置。
【請求項２】前記第４領域と前記第３領域とが、同一幅で、同一不純物濃度で、同一拡散深さであることを特徴とする請求項１に記載の半導体装置。
【請求項３】前記第４領域の幅を前記第３領域より拡張し、該拡張幅を片側で２０μｍ以下の範囲とすることを特徴とする請求項１に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、絶縁ゲート型バイポーラトランジスタ（以下、ＩＧＢＴと称す）などの電力用の半導体装置に関する。
【０００２】
【従来の技術】
ＩＧＢＴやＭＯＳＦＥＴ（ＭＯＳ型電界効果トランジスタ）は、電圧駆動型で扱い易く、高速スイッチングが可能であり、広い安全動作領域を持つなどの特長により、パワースイッチングデバイスとして、産業用インバータおよび車輌用インバータなどに幅広く使われている。
【０００３】
このＩＧＢＴやＭＯＳＦＥＴのようなＭＯＳ制御デバイスでは、一般的に半導体チップの一方の主面上にエミッタ電極とゲート電極が形成され、他方の主面（裏面）にはコレクタ電極が形成される。
【０００４】
図９、図１０は、従来のＩＧＢＴの構成図であり（例えば、特許文献１参照）、　図９（ａ）は、チップ全体の概略図である。耐圧構造部５２とゲートパッド５３以外の部分には、ＩＧＢＴセル５４が、多数本　配置されている。各ＩＧＢＴセル５４の形状は、ストライプ型、角型、トレンチ型があるが、本特許と関係する従来のＩＧＢＴはストライプ型セルである。
【０００５】
ＩＧＢＴチップ５１内には、ゲートパッド５３に接続される金属ゲート配線５５が数本配置され、ＩＧＢＴセル５４が均一にターンオン、ターンオフ動作できるような働きをしている。この金属ゲート配線５５の両側に２つのＩＧＢＴセル５４の短辺が向かい合う形で配置されている。ＩＧＢＴセル５４の表面構造は、図１０に示すように、ｎ−　ドリフト層６０、ｐ＋　ウェル層５９、ｐベース層６３、ｎエミッタ層５８、ゲート絶縁膜６４、厚い絶縁膜５７（テラス部の絶縁膜）、ゲート電極を形成するポリシリコン膜５６、エミッタ電極６２などで構成される。また、他の従来例では、前記の金属ゲート配線に１つのセルのみが接続している場合もある。
【０００６】
図９（ｂ）は、図９（ａ）のＣ部（金属ゲート配線５５なし）のＩＧＢＴセル５４の端部の概略の平面図である。また、ＩＧＢＴセル５４のエッジ６９とは、ストライプ状をしたｐ＋　ウエル層５９、ｐベース層６３、ｎ＋　エミッタ層５８の先端部をいう。
【０００７】
また、図９（ｂ）には、ポリシリコン膜５６、厚い絶縁膜６７、ｐ＋　ウェル層５９、ｎ＋　エミッタ層５８および接続ｐ＋　層５９ａを示す。従来のＩＧＢＴチップ５１の場合、接続ｐ＋　層５９ａは、ＩＧＢＴセル５４のエッジ６９において、ストライプ型セルの長手方向（図では左右の方向）に対して直交する方向（図では上下の方向）に広がった形状をしている。ｐ＋　ウェル層５９は、ＩＧＢＴチップ５１がラッチアップするのを抑制するとともに、ターンオフ時にチップ内に蓄積するキャリアをエミッタ電極より排出することにより、ＩＧＢＴチップ５１のＲＢＳＯＡ耐量を向上させる作用をもっている。ＲＢＳＯＡとは逆バイアス安全動作領域のことである。
【０００８】
また、接続ｐ＋　層５９ａで各ｐ＋　ウェル層５９を結ぶことで、ストライプ型セルに流れる電流を均等化し、特定のストライプ型セルに電流が集中することを防止している。
【０００９】
図９（ｃ）は、図９（ａ）のＤ部（金属ゲート配線５５あり）のＩＧＢＴセルのエッジの概略平面図である。この部分には、ゲートパッド５３に接続された金属ゲート配線５５があり、ポリシリコン膜５６に図示しない層間絶縁膜に開けたコンタクトホールを介してコンタクトしている。この金属ゲート配線５５で接続することにより、各ＩＧＢＴセル５４間でターンオン時間、ターンオフ時間が均等になるようにしている。図には、ポリシリコン膜５６、厚い絶縁膜６７、ゲート絶縁膜６４、ｐベース層６３、ｎ＋　エミッタ層５８、ｐ＋　ウェル層５９および接続ｐ＋　層５９ａなどを示す。この従来のＩＧＢＴセルのエッジ６９において、接続ｐ＋　層５９ａは、ストライプ状のｐ＋　ウェル層５９と接続し、ストライプ型セルの長手方向に対して直交する方向に広がっている。
【００１０】
図１０（ａ）は、図９（ｂ）のＸ−Ｘ線で切断した概略の断面図である。
【００１１】
図１０（ｂ）は、図９（ｂ）のＹ−Ｙ線で切断した概略の断面図である。両図の断面は、一般的なＩＧＢＴセルの断面と同じである。
【００１２】
図１０において、ｎ−　ドリフト層６０の表面にｐ＋　ウェル層５９と接続ｐ＋　層５９ａを同時に形成し、薄い絶縁膜であるゲート絶縁膜６４と厚い絶縁膜５７を形成し、それらの膜６４、５７上にゲート電極５６ａおよびゲート配線となるポリシリコン膜５６を形成し、このポリシリコン膜５６と図示しないレジストをマスクとして、ｐ＋　ウェル層５９より広い領域にｐベース層６３と、ｎ＋　エミッタ層５８を形成する。ポリシリコン膜５６上にＰＳＧ（リンシリケートガラス）で層間絶縁膜６１を形成し、その上にｎ＋　エミッタ層５８とｐ＋　ウェル層５９と接続するエミッタ電極６２と、コンタクトホールを介してゲート配線であるポリシリコン膜５６と接続する金属ゲート配線５５（図示せず）を形成する。ｎ−　ドリフト層６０の裏面にｎバッファ層６５、ｐコレクタ層６６、コレクタ電極６７を形成する。
【００１３】
ここで、ｐ＋　ウェル層５９と接続ｐ＋　層５９ａは同時に形成し、これらのｐ＋　ウェル層５９と接続ｐ＋　層５９ａは、ｐベース層６３よりも深く形成され、濃度もｐベース層６３より高い。
【００１４】
【特許文献１】
特開昭６１−８２４７７号公報（第１図（ａ））
【００１５】
【発明が解決しようとする課題】
上記のＩＧＢＴチップのＲＢＳＯＡ耐量試験（ターンオフ能力限界試験）を実施すると、ＩＧＢＴセルのエッジ６９（図９（ｂ）、（ｃ）に示す）にて破壊する場合が多い。これは、ｐ＋　ウェル層５９と接続ｐ＋　層５９ａが直交する箇所で、空乏層の伸びが抑制されてこの箇所で電界強度が集中するためと推測される。そのため、従来のＩＧＢＴのＲＢＳＯＡ耐量は必ずしも満足できる状態にはない（ＲＢＳＯＡ耐量試験でＩＧＢＴが破壊する電圧と電流が低い）。
【００１６】
この発明の目的は、ストライプ型セルのエッジ部分での電界強度を緩和し、他の特性を低下させることなく、ＲＢＳＯＡ耐量を向上させることができる半導体装置を提供することにある。
【００１７】
【課題を解決するための手段】
前記の目的を達成するために、第１導電型の半導体基板の表面層に選択的に形成されるストライプ状の第２導電型の第１領域と、該第１領域の表面層に選択的に形成される第１導電型の第２領域と、該第２領域と前記第１領域を貫通して前記半導体基板に達する前記第１領域より不純物濃度が高い第２導電型の第３領域と、前記第２領域と前記半導体基板に挟まれる前記第１領域上にゲート絶縁膜を介して形成されるゲート電極となるポリシリコン膜とを有する半導体装置であって、前記第３領域がストライプ状の長手方向および長手方向の直角な方向に複数個配置され、長手方向に複数個配置された前記第３領域と接続する第２導電型の第４領域を具備する構成とする。
【００１８】
また、前記第４領域と前記第３領域とを同一幅で、同一不純物濃度で、同一拡散深さで形成するとよい。
【００１９】
また、前記第４領域の幅を前記第３領域より拡張し、該拡張幅を片側で２０μｍ以下の範囲としてもよい。
【００２０】
【発明の実施の形態】
図１、図２、図３は、この発明の第１実施例の半導体装置であり、図１（ａ）はチップ全体の概略平面図、図１（ｂ）は図１（ａ）のＡ部拡大図、図１（ｃ）は図１（ａ）のＢ部拡大図、図２（ａ）は図１（ｂ）のＸ−Ｘ線で切断した要部断面図、図２（ｂ）は図１（ｂ）のＹ−Ｙ線で切断した要部断面図、図３（ａ）は図１（ｂ）のＺ１−Ｚ１線で切断した要部断面図、図３（ｂ）は図１（ｃ）のＺ２−Ｚ２線で切断した要部断面図である。
【００２１】
図１（ａ）において、チップ内構成は、従来のＩＧＢＴチップと同じであり、ＩＧＢＴチップ１の表面には、耐圧構造部２、ゲートパッド３、ＩＧＢＴセル４、金属ゲート配線５などが形成されている。
【００２２】
図１（ｂ）は、図１（ａ）内に示すＡ部（金属ゲート配線５なし）のＩＧＢＴセル４の端部の概略の平面図である。図には、ポリシリコン膜６と厚い絶縁膜７、ゲート絶縁膜１４、ｐベース層１３、ｎ＋　エミッタ層８、ｐ＋　ウェル層９、接続ｐ＋　層９ａなどが示されている。ｐベース層１３、ｎ＋　エミッタ層８、ｐ＋　ウェル層９の平面形状はストライプ状となっている。
【００２３】
この実施例では、ｐ＋　ウェル層９の幅Ｗ１（長手方向に直角な方向の幅）と、接続ｐ＋　層９ａの幅Ｗ２を等しくなるように形成する。そのため、左右のｐ＋　ウェル層９は接続ｐ＋　層９ａで接続され１本のストライプとなる。また、ｐ＋　ウェル層９と接続ｐ＋　層９ａは同一マスクで同一条件で、同時に形成する。
【００２４】
図１（ｃ）は、図１（ａ）内に示すＢ部（金属ゲート配線５あり）のＩＧＢＴセル４の端部の概略の平面図である。図１（ｂ）との違いは、ＩＧＢＴセル４が向かい合っている箇所のポリシリコン膜６上に金属ゲート配線５を形成した点である。図１（ａ）のゲートパッド３と金属ゲート配線５は接続し、この金属ゲート配線５から各ＩＧＢＴセル４のポリシリコン膜６で形成されたゲート配線を経由して、各ゲート電極６ａにゲート信号が伝えられる。
【００２５】
図２、図３において、ｎ−　ドリフト層１０の表面にｐ＋　ウェル層９と接続ｐ＋　層９ａを同時に形成し、薄い絶縁膜であるゲート絶縁膜１４と厚い絶縁膜７を形成し、それらの膜１４、７上にゲート電極６ａおよびゲート配線となるポリシリコン膜６を形成し、このポリシリコン膜６と図示しないレジストをマスクとして、ｐ＋　ウェル層９より広い領域にｐベース層１３と、ｎ＋　エミッタ層８を形成する。ポリシリコン膜６上にＰＳＧ（リンシリケートガラス）で層間絶縁膜１１を形成し、その上にｐ＋　エミッタ層８とｐ＋　ウェル層９と接続するエミッタ電極１２と、コンタクトホールを介してゲート配線であるポリシリコン膜６と接続する金属ゲート配線５を形成する。ｎ−　ドリフト層１０の裏面にｎバッファ層１５、ｐコレクタ層１６、コレクタ電極１７を形成する。
【００２６】
図２（ａ）に示す箇所では、従来のＩＧＢＴチップのストライプ型セルの断面構造と同じである。また、図３に示すように、ｐ＋　ウェル層９と接続ｐ＋　層９ａは同時に形成するために、その不純物濃度と拡散深さは同じであり、また、ｐ＋　ウェル層９と接続ｐ＋　層９ａを合わせて１本のストライプとなっている。
【００２７】
この、第１実施例の製造プロセスは、従来品の製造プロセスにおいて、ｐ＋　ウェル層９と同時に形成する接続ｐ＋　層９ａのフォト工程で用いるマスクパターンのみを変更するだけでよい。他の製造プロセスは、従来品の製造プロセスと同じである。
【００２８】
第１実施例のＩＧＢＴのＲＢＳＯＡ耐量試験を実施するために、試作品を作成した。試作に用いたＩＧＢＴチップのチップサイズは、２１．５ｍｍ×２１．５ｍｍである。ガードリング部分とゲートパッドなどＩＧＢＴ動作に寄与しない部分を除いた活性領域は、１９０ｍｍ２　である。
【００２９】
ＩＧＢＴチップ１は、約５５０μｍのウェハ厚さで、ｎバッファ層１５を有するパンチスルー型である。
【００３０】
ＩＧＢＴチップ１の活性領域には、約３０００本のストライプ型セルが配置されている。１本のＩＧＢＴセル４の寸法は、長手方向は約１ｍｍ、幅は（長手方向に直角の方向の幅）１００μｍであり、ｐ＋　ウェル層９と接続ｐ＋　層９ａの幅Ｗ１、Ｗ２は共に２０μｍ程度である。また、ｐ＋　ウェル層９が長手方向に互いに向かい合っている箇所で距離（接続ｐ＋　層９ａの長さ）は約１００μｍである。
【００３１】
また、従来品との比較をするために、従来品のチップと本発明品のチップとを同一ウェハ内にそれぞれ複数個配置したマスクパターンを作成した。
【００３２】
つぎに、このようにして試作した本発明品と従来品のＲＢＳＯＡ耐量試験結果について説明する。
【００３３】
図４は、本発明品と従来品のＲＢＳＯＡ耐量試験の結果を示す図である。図の横軸は破壊時のコレクタ・エミッタ間のピーク電圧Ｖｐであり、縦軸は破壊時のコレクタ電流Ｉｃである。このＶｐ、ＩｃがＲＢＳＯＡ耐量試験の耐圧と破壊電流である。また、ＲＢＳＯＡ試験の条件は、電源電圧２６００Ｖ、主インダクタンス３．２μＨ，試験温度１２５℃、ゲート抵抗１８．３Ωである。試験としては、コレクタ電流を除々に上昇させてゆき、破壊した時のコレクタ電流値（Ｉｃ）、破壊した時のコレクタ・エミッタ間ピーク電圧（Ｖｐ）を測定する。
【００３４】
本発明品の場合、コレクタ電流値で、平均約１４％上昇した。コレクタ電流値の上昇に伴い、コレクタ・エミッタ間ピーク電圧も上昇し、ＲＢＳＯＡの領域は拡大している。従来品は、すべてＩＧＢＴセルの図９のエッジ６９にて破壊した。本発明品は、約半数が、図１のエッジ部１９で破壊し、残りはＩＧＢＴセルのエッジ部１９以外の部分で破壊した。エッジ部１９での破壊の割合が減少している。
【００３５】
ＲＢＳＯＡ耐量が向上したのは、接続ｐ＋　層９ａがｐ＋　ウェル層９と同一幅でｐ＋　ウェル層９と接続することで、エッジ部１９の電界が従来構造より弱まったためである。デバイスシミュレーションを実施した結果、コレクタ・エミッタ間に順耐圧を印加時、エッジ部１９の電界が弱くなっていることが確認された。
【００３６】
本発明品の場合、従来品と比べて、コレクタ・エミッタ間電圧のアバランシェ耐圧（静的耐圧）は変わらなかった。このアバランシェ耐圧が変わらないにもかかわらず、ＲＢＳＯＡ耐量試験での破壊電圧Ｖｐが本発明品の方が高くなったのは、アバランシェ耐圧は小さな電流（もれ電流）での電圧であるのに対して、ＲＢＳＯＡ耐量試験での破壊電圧Ｖｐは、大電流が流れている状態での電圧であり、素子構造に大きく依存するためである。
【００３７】
また、本発明品は、オン電圧、スイッチング損失などの特性も従来品と同じである。
【００３８】
図５は、この発明の第２実施例の半導体装置の要部平面図である。この図は、ＩＧＢＴセルのエッジ部の概略の平面図である。図１との違いは、接続ｐ＋　層９ａが中央で分離されている点である。この切り離した箇所の幅Ｌ１は６０μｍである。この幅Ｌ１が６０μｍを超えると、この切り離した近傍の電界が強まり、ＲＢＳＯＡ耐量が低下する。
【００３９】
図６は、この発明の第３実施例の半導体装置の要部平面図である。この図は、ＩＧＢＴセルのエッジ部の概略の平面図である。図１との違いは、接続ｐ＋層９ａがｐ＋ウェル層９の幅より、広くなっている点である。この広がりは、片側での拡張幅Ｌ２を２０μｍ以下とする。図７に示すように、２０μｍを超えるとＲＢＳＯＡ耐量試験の破壊電流Ｉｃが低下する（図示しないが破壊時のコレクタ・エミッタ間電圧Ｖｐも低下する）。これは、接続ｐ＋　層９ａとｐ＋　ウェル層９との接続箇所での電界が接続ｐ＋　層９ａの幅Ｗ２が大きくなると強められるためである。
【００４０】
図８は、この発明の第４実施例の半導体装置の要部平面図である。図６との違いは、接続ｐ＋　層９ａを中央付近で切り離した点である。この切り離し箇所の幅Ｌ３は、図５で説明したように、６０μｍ程度以下がよい。
【００４１】
前記したように、図５、図６、図８の第２、３、４実施例の場合も、ＲＢＳＯＡ耐量試験を行った結果、図１の第１実施例とほぼ同等であった。つまり、従来品に比べてＲＢＳＯＡがいずれの場合も向上した。
【００４２】
前記したように、本発明品の構造とすることで、ＩＧＢＴチップのＲＢＳＯＡを向上できる。ＩＧＢＴチップは、従来工程と同じ工程で製造できる。また、アバランシェ耐圧は変化しない、オン電圧、スイッチング損失などの特性も従来品と同じで、他の特性が低下することはない。
【００４３】
この発明によるＩＧＢＴチップのＲＢＳＯＡ向上の効果は、コレクタ電流値でみると、約１４％の上昇であるが、試験条件がＩＧＢＴチップのＲＢＳＯＡ領域からの余裕度が少ない場合、ＩＧＢＴチップおよびモジュールのＲＢＳＯＡ良品率では、大きな差がでる。ＩＧＢＴチップのＲＢＳＯＡ試験で破壊した場合、そのＩＧＢＴチップは使えない。
【００４４】
また、モジュールの場合は、１チップの破壊によりモジュール全体が不良となることを考えるとＲＢＳＯＡ向上の効果はかなり大きい。チップのＲＢＳＯＡ向上は、実機使用においても、過電流に対する余裕度が増加し、装置故障率が低下すると考えられる。
【００４５】
【発明の効果】
この発明によれば、接続ｐ＋　層をｐウェル層の幅とほぼ同一とすることで、ＩＧＢＴセルのエッジ部での電界集中を緩和できて、従来品よりＲＢＳＯＡ耐量を向上できる。
【００４６】
また、接続ｐ＋　層の中央部を切り離した場合でも、従来品よりＲＢＳＯＡを向上できる。
【００４７】
また、接続ｐ＋　層をｐウェル層より片側で２０μｍ以下の範囲で広げた場合も、従来品よりＲＢＳＯＡ耐量を向上できる。
【００４８】
また、接続ｐ＋　層をｐウェル層より片側で２０μｍ以下の範囲で広げ、且つ中央部で切り離した場合も、従来品よりＲＢＳＯＡ耐量を向上できる。
【００４９】
一方、このような構造としても、アバランシェ耐圧、オン電圧、スイッチング損失などの特性は従来品と同じであり、ＲＢＳＯＡ耐量を向上させても、これらの特性が低下することはない。
【図面の簡単な説明】
【図１】この発明の第１実施例の半導体装置であり、（ａ）はチップ全体の概略平面図、（ｂ）は（ａ）のＡ部拡大図、（ｃ）は（ａ）のＢ部拡大図
【図２】この発明の第１実施例の半導体装置であり、（ａ）は図１（ｂ）のＸ−Ｘ線で切断した要部断面図、（ｂ）は図１（ｂ）のＹ−Ｙ線で切断した要部断面図
【図３】この発明の第１実施例の半導体装置であり、（ａ）は図１（ｂ）のＺ１−Ｚ１線で切断した要部断面図、（ｂ）は図１（ｃ）のＺ２−Ｚ２線で切断した要部断面図
【図４】本発明品と従来品のＲＢＳＯＡ耐量試験の結果を示す図
【図５】この発明の第２実施例の半導体装置の要部平面図
【図６】この発明の第３実施例の半導体装置の要部平面図
【図７】破壊電流Ｉｃと接続ｐ＋　層の間隔Ｌ２との関係を示す図
【図８】この発明の第４実施例の半導体装置の要部平面図
【図９】従来のＩＧＢＴの構成図であり（ａ）は、チップ全体の概略図、（ｂ）は（ａ）のＣ部拡大図、（ｃ）は（ａ）のＤ部拡大図
【図１０】従来のＩＧＢＴの要部断面図であり、（ａ）は図９（ｂ）のＸ−Ｘ線で切断した要部断面図、（ｂ）は図９（ｂ）のＹ−Ｙ線で切断した要部断面図
【符号の説明】
１　　ＩＧＢＴチップ
２　　耐圧構造部
３　　ゲートパッド
４　　ＩＧＢＴセル
５　　金属ゲート配線
６　　ポリシリコン膜
６ａ　ゲート電極
７　　厚い絶縁膜
８　　ｎ＋　エミッタ層
９　　ｐ＋　ウェル層
９ａ　接続ｐ＋　層
１０　　ｎ−　ドリフト層
１１　　層間絶縁膜
１２　　エミッタ電極
１３　　ｐベース層
１４　　ゲート絶縁膜
１５　　ｎバッファ層
１６　　ｐコレクタ層
１７　　コレクタ電極
１９　　ＩＧＢＴセルのエッジ部
Ｗ１　　ｐ＋　ウェル層の幅
Ｗ２　　接続ｐ＋　層の幅
Ｌ１、Ｌ３　接続ｐ＋　層の隙間の間隔
Ｌ２　　接続ｐ＋　層の拡張幅