(57)【要約】【課題】衝撃に対して耐性を有し、電源切断時や、動作時、使用停止時、及び、電源再投入時や使用再開時、システム及び／又は各種プログラムの立ち下げや立ち上げ等を高速にて行うことを可能とするコンピュータ機器を提供する。【解決手段】少なくとも、ＣＰＵ１、揮発性システムメモリ２、及び、不揮発性半導体メモリ７を備えたコンピュータ機器において、電源切断時、ＣＰＵ１の動作に基づき、揮発性システムメモリ２の記憶内容の少なくとも一部を不揮発性半導体メモリ７に格納し、電源再投入時、ＣＰＵ１の動作に基づき、不揮発性半導体メモリ７に格納された該記憶内容を揮発性システムメモリ２に書き戻す。【選択図】  図１
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【特許請求の範囲】
【請求項１】
少なくとも、ＣＰＵ、揮発性システムメモリ、及び、不揮発性半導体メモリを備えたコンピュータ機器であって、
電源切断時、ＣＰＵの動作に基づき、揮発性システムメモリの記憶内容の少なくとも一部を不揮発性半導体メモリに格納し、電源再投入時、ＣＰＵの動作に基づき、不揮発性半導体メモリに格納された該記憶内容を揮発性システムメモリに書き戻すことを特徴とするコンピュータ機器。
【請求項２】
前記不揮発性半導体メモリは、脱着可能なＩＣカード内に設置されていることを特徴とする請求項１に記載のコンピュータ機器。
【請求項３】
前記揮発性システムメモリの記憶内容の少なくとも一部を不揮発性半導体メモリに格納する際、不揮発性半導体メモリには、コンピュータ機器を択一的に識別する識別情報が同時に記憶されることを特徴とする請求項２に記載のコンピュータ機器。
【請求項４】
前記不揮発性半導体メモリは、Ｋ個の強誘電体型不揮発性半導体メモリユニットが集合した強誘電体型不揮発性半導体メモリ群から成り、
各強誘電体型不揮発性半導体メモリユニットは、
（Ａ）ビット線と、
（Ｂ）選択用トランジスタと、
（Ｃ）Ｍ個（但し、Ｍ≧２）のメモリセルから構成されたサブメモリユニットと、
（Ｄ）Ｍ本のプレート線、
から成り、
サブメモリユニットは、半導体基板の上方に絶縁層を介して形成されており、
各メモリセルは、第１の電極と強誘電体層と第２の電極とから成り、
サブメモリユニットにおいて、メモリセルの第１の電極は共通であり、該共通の第１の電極は選択用トランジスタを介してビット線に接続されており、第ｍ番目（但し、ｍ＝１，２・・・，Ｍ）のメモリセルの第２の電極は第ｍ番目のプレート線に接続されており、
強誘電体型不揮発性半導体メモリ群において、第ｍ番目のプレート線は共通であることを特徴とする請求項１乃至請求項３のいずれか１項に記載のコンピュータ機器。
【請求項５】
強誘電体型不揮発性半導体メモリ群を構成するＭ×Ｋ個のメモリセルに一括アクセスがなされることを特徴とする請求項４に記載のコンピュータ機器。
【請求項６】
Ｍ×Ｋの値は、２９バイト、２１０バイト、２１１バイト、２１２バイト又は２１３バイトに相当する値であることを特徴とする請求項５に記載のコンピュータ機器。
【請求項７】
前記強誘電体型不揮発性半導体メモリ群には、少なくとも２段のＫビット・レジスタが備えられていることを特徴とする請求項４に記載のコンピュータ機器。
【請求項８】
少なくとも、ＣＰＵ、揮発性システムメモリ、及び、不揮発性半導体メモリを備えたコンピュータ機器であって、
動作時、ＣＰＵの動作に基づき、揮発性システムメモリの記憶内容の一部を不揮発性半導体メモリに退避させて揮発性システムメモリの領域を開放し、その後、ＣＰＵの動作に基づき、不揮発性半導体メモリに退避された該記憶内容を揮発性システムメモリに書き戻すことを特徴とするコンピュータ機器。
【請求項９】
前記不揮発性半導体メモリは、脱着可能なＩＣカード内に設置されていることを特徴とする請求項８に記載のコンピュータ機器。
【請求項１０】
前記揮発性システムメモリの記憶内容の一部を不揮発性半導体メモリに退避させる際、不揮発性半導体メモリには、コンピュータ機器を択一的に識別する識別情報が同時に記憶されることを特徴とする請求項８に記載のコンピュータ機器。
【請求項１１】
前記不揮発性半導体メモリは、Ｋ個の強誘電体型不揮発性半導体メモリユニットが集合した強誘電体型不揮発性半導体メモリ群から成り、
各強誘電体型不揮発性半導体メモリユニットは、
（Ａ）ビット線と、
（Ｂ）選択用トランジスタと、
（Ｃ）Ｍ個（但し、Ｍ≧２）のメモリセルから構成されたサブメモリユニットと、
（Ｄ）Ｍ本のプレート線、
から成り、
サブメモリユニットは、半導体基板の上方に絶縁層を介して形成されており、
各メモリセルは、第１の電極と強誘電体層と第２の電極とから成り、
サブメモリユニットにおいて、メモリセルの第１の電極は共通であり、該共通の第１の電極は選択用トランジスタを介してビット線に接続されており、第ｍ番目（但し、ｍ＝１，２・・・，Ｍ）のメモリセルの第２の電極は第ｍ番目のプレート線に接続されており、
強誘電体型不揮発性半導体メモリ群において、第ｍ番目のプレート線は共通であることを特徴とする請求項８乃至請求項１０のいずれか１項に記載のコンピュータ機器。
【請求項１２】
強誘電体型不揮発性半導体メモリ群を構成するＭ×Ｋ個のメモリセルに一括アクセスがなされることを特徴とする請求項１１に記載のコンピュータ機器。
【請求項１３】
Ｍ×Ｋの値は、２９バイト、２１０バイト、２１１バイト、２１２バイト又は２１３バイトに相当する値であることを特徴とする請求項１２に記載のコンピュータ機器。
【請求項１４】
前記強誘電体型不揮発性半導体メモリ群には、少なくとも２段のＫビット・レジスタが備えられていることを特徴とする請求項１１に記載のコンピュータ機器。
【請求項１５】
少なくとも、ＣＰＵ、揮発性システムメモリ、及び、不揮発性半導体メモリを備えたコンピュータ機器であって、
動作時、ＣＰＵの動作に基づき、揮発性システムメモリの記憶内容の一部を不揮発性半導体メモリに退避させて揮発性システムメモリの領域を開放し、その後、ＣＰＵの動作に基づき、不揮発性半導体メモリに退避された該記憶内容を揮発性システムメモリに書き戻し、
電源切断時、ＣＰＵの動作に基づき、揮発性システムメモリの記憶内容の少なくとも一部を不揮発性半導体メモリに格納し、電源再投入時、ＣＰＵの動作に基づき、不揮発性半導体メモリに格納された該記憶内容を揮発性システムメモリに書き戻すことを特徴とするコンピュータ機器。
【請求項１６】
前記不揮発性半導体メモリは、脱着可能なＩＣカード内に設置されていることを特徴とする請求項１５に記載のコンピュータ機器。
【請求項１７】
前記揮発性システムメモリの記憶内容の一部を不揮発性半導体メモリに退避させる際、不揮発性半導体メモリには、コンピュータ機器を択一的に識別する識別情報が同時に記憶されることを特徴とする請求項１６に記載のコンピュータ機器。
【請求項１８】
前記揮発性システムメモリの記憶内容の少なくとも一部を不揮発性半導体メモリに格納する際、不揮発性半導体メモリには、コンピュータ機器を択一的に識別する識別情報が同時に記憶されることを特徴とする請求項１６に記載のコンピュータ機器。
【請求項１９】
前記不揮発性半導体メモリは、Ｋ個の強誘電体型不揮発性半導体メモリユニットが集合した強誘電体型不揮発性半導体メモリ群から成り、
各強誘電体型不揮発性半導体メモリユニットは、
（Ａ）ビット線と、
（Ｂ）選択用トランジスタと、
（Ｃ）Ｍ個（但し、Ｍ≧２）のメモリセルから構成されたサブメモリユニットと、
（Ｄ）Ｍ本のプレート線、
から成り、
サブメモリユニットは、半導体基板の上方に絶縁層を介して形成されており、
各メモリセルは、第１の電極と強誘電体層と第２の電極とから成り、
サブメモリユニットにおいて、メモリセルの第１の電極は共通であり、該共通の第１の電極は選択用トランジスタを介してビット線に接続されており、第ｍ番目（但し、ｍ＝１，２・・・，Ｍ）のメモリセルの第２の電極は第ｍ番目のプレート線に接続されており、
強誘電体型不揮発性半導体メモリ群において、第ｍ番目のプレート線は共通であることを特徴とする請求項１５乃至請求項１８のいずれか１項に記載のコンピュータ機器。
【請求項２０】
強誘電体型不揮発性半導体メモリ群を構成するＭ×Ｋ個のメモリセルに一括アクセスがなされることを特徴とする請求項１９に記載のコンピュータ機器。
【請求項２１】
Ｍ×Ｋの値は、２９バイト、２１０バイト、２１１バイト、２１２バイト又は２１３バイトに相当する値であることを特徴とする請求項２０に記載のコンピュータ機器。
【請求項２２】
前記強誘電体型不揮発性半導体メモリ群には、少なくとも２段のＫビット・レジスタが備えられていることを特徴とする請求項１９に記載のコンピュータ機器。
【請求項２３】
少なくとも、ＣＰＵ、揮発性システムメモリ、及び、不揮発性半導体メモリを備えたコンピュータ機器であって、
使用停止時、ＣＰＵの動作に基づき、揮発性システムメモリの記憶内容の少なくとも一部を不揮発性半導体メモリにコピーし、使用再開時、ＣＰＵの動作に基づき、不揮発性半導体メモリにコピーされた該記憶内容を揮発性システムメモリに書き戻すことを特徴とするコンピュータ機器。
【請求項２４】
揮発性システムメモリはＤＲＡＭから成り、
使用停止時、揮発性システムメモリの記憶内容の少なくとも一部を不揮発性半導体メモリにコピーした後、不揮発性半導体メモリにコピーされた記憶内容を記憶していた揮発性システムメモリの部分におけるリフレッシュ動作を停止することを特徴とする請求項２３に記載のコンピュータ機器。
【請求項２５】
前記不揮発性半導体メモリは、Ｋ個の強誘電体型不揮発性半導体メモリユニットが集合した強誘電体型不揮発性半導体メモリ群から成り、
各強誘電体型不揮発性半導体メモリユニットは、
（Ａ）ビット線と、
（Ｂ）選択用トランジスタと、
（Ｃ）Ｍ個（但し、Ｍ≧２）のメモリセルから構成されたサブメモリユニットと、
（Ｄ）Ｍ本のプレート線、
から成り、
サブメモリユニットは、半導体基板の上方に絶縁層を介して形成されており、
各メモリセルは、第１の電極と強誘電体層と第２の電極とから成り、
サブメモリユニットにおいて、メモリセルの第１の電極は共通であり、該共通の第１の電極は選択用トランジスタを介してビット線に接続されており、第ｍ番目（但し、ｍ＝１，２・・・，Ｍ）のメモリセルの第２の電極は第ｍ番目のプレート線に接続されており、
強誘電体型不揮発性半導体メモリ群において、第ｍ番目のプレート線は共通であることを特徴とする請求項２３又は請求項２４に記載のコンピュータ機器。
【請求項２６】
強誘電体型不揮発性半導体メモリ群を構成するＭ×Ｋ個のメモリセルに一括アクセスがなされることを特徴とする請求項２５に記載のコンピュータ機器。
【請求項２７】
Ｍ×Ｋの値は、２９バイト、２１０バイト、２１１バイト、２１２バイト又は２１３バイトに相当する値であることを特徴とする請求項２６に記載のコンピュータ機器。
【請求項２８】
前記強誘電体型不揮発性半導体メモリ群には、少なくとも２段のＫビット・レジスタが備えられていることを特徴とする請求項２５に記載のコンピュータ機器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、揮発性システムメモリ及び不揮発性半導体メモリを備えたコンピュータ機器に関する。
【０００２】
【従来の技術】
現在、各種のコンピュータにおいては、ハードディスク記憶装置（ＨＤＤ）を利用した揮発性システムメモリの記憶領域の格納、退避が活用されており、その応用例として、ハイバーネーション（冬眠）機能、メモリスワップ機能を挙げることができる。
【０００３】
図３２の（Ａ）にその概念図を示すコンピュータにおけるハイバーネーション機能は、ＤＲＡＭから成る揮発性メインメモリ２０４や、ＣＰＵ２０１内の各種レジスタ群２０３、ＶＲＡＭ２０５等（これらを総称して、揮発性システムメモリ２０２と呼ぶ）に記憶された内容を、電源切断時、ＣＰＵ２０１の動作に基づきハードディスク記憶装置２０６に格納する機能である。そして、電源再投入時（復帰時）、ＣＰＵ２０１の動作に基づき、ハードディスク記憶装置２０６に格納していた内容をハードディスク記憶装置２０６から揮発性システムメモリ２０２に書き戻す。
【０００４】
このようなハイバーネーション機能によって、電源切断直前のコンピュータの情報を、コンピュータの待機電力を消費することなく保存することが可能となる。また、電源再投入時（復帰時）、各種ドライバ等の初期化が不要であり、単純なデータ転送が主となるので、システムを最初から起動するよりも高速に立ち上げることができる。このハイバーネーション機能は、バッテリーバックアップを必要とするノートブック型のパーソナルコンピュータ等に必須となりつつある。
【０００５】
メモリスワップ機能は、システムが要求するメモリ領域が揮発性メインメモリの容量を超えた場合、揮発性メインメモリに記憶された記憶内容の一部をハードディスク記憶装置に退避させて、揮発性メインメモリの一部のメモリ領域を開放する機能である。ハードディスク記憶装置に退避されていた記憶内容は、必要に応じて揮発性メインメモリに書き戻される。これによって、システムが搭載揮発性メインメモリの容量を超えたメモリ領域確保の要求を行っても、コンピュータを動作させ続けることが可能となる。
【０００６】
また、近年、ＣＰＵ及び揮発性システムメモリを備えた所謂モバイル型のコンピュータや携帯電話、ＰＤＡが注目されている。尚、モバイル型のコンピュータ、携帯電話、ＰＤＡを総称して、以下、モバイル型コンピュータ等と呼ぶ場合がある。
【０００７】
モバイル型コンピュータ等のシステム構成例の概念図を図３２の（Ｂ）に示す。揮発性メインメモリ３０４は、ＤＲＡＭ又はＳＲＡＭ等の揮発性の半導体メモリから成り、ＣＰＵ３０１に周知の構成にて接続されている。また、二次記憶手段として、フラッシュメモリから成る不揮発性半導体メモリ３０７が配置されている。
【０００８】
オペレーション・システム（ＯＳ）及び各種プログラムは、通常、不揮発性半導体メモリ３０７に記憶（保存）されており、最初のシステム起動時に、不揮発性半導体メモリ３０７から揮発性メインメモリ３０４にダウンロードされ、初期化される。そして、各種プログラムがＣＰＵ３０１によって実行される。ＣＰＵ３０１における各種プログラムの実行中に生成されるデータは、揮発性メインメモリ３０４内に確保された領域に保存される。
【０００９】
不揮発性半導体メモリ３０７として、従来、安価なフラッシュメモリが使用されている。しかしながら、フラッシュメモリは、書込み時や読出し時のアクセス単位やアクセス速度に制限がある。従って、従来の技術においては、ＤＲＡＭやＳＲＡＭから成る揮発性メインメモリ３０４をワークエリアとして用い、オペレーション・システム及び各種プログラムの記憶（保存）やユーザデータ、生成データのバックアップ用として不揮発性半導体メモリ３０７を用いる形で、役割分担が為されている。
【００１０】
通常、このようなモバイル型コンピュータ等では、最初にシステムが起動された後にあっては、電源切断中（待ち受け中）にも、揮発性メインメモリ３０４内の記憶内容が揮発性メインメモリ３０４内にそのまま保存される。これは、電源再投入時におけるシステムの初期化を不要とし、システムの立ち上げを迅速に行うためである。また、電源切断直前（待ち受け状態となる直前）の環境や各種データを維持するためでもある。そして、この場合、不揮発性半導体メモリ３０７から揮発性メインメモリ３０４内にダウンロードされたオペレーション・システムや各種プログラム、あるいは、各種データは、破棄されることなく、揮発性メインメモリ３０４内にそのまま保存され続ける。従って、揮発性メインメモリ３０４には、常時、通電が必要とされ、特にＤＲＡＭでは適時リフレッシュ動作を行って記憶内容を保持している。
【００１１】
【特許文献１】特開平９−１１６１０７号
【特許文献２】特開２０００−３４９２４８
【特許文献３】特開２００２−１９７８５７
【００１２】
【発明が解決しようとする課題】
上記のハイバーネーション機能やメモリスワップ機能においては、ハードディスク記憶装置２０６へのアクセス速度が揮発性システムメモリ２０２よりも遥かに遅いため、以下の問題が生じる。
【００１３】
即ち、ハイバーネーション機能にあっては、電源切断時、揮発性システムメモリ２０２の記憶内容を衝撃に弱いハードディスク記憶装置２０６に書き込むため、暫くの間、自由にコンピュータを移動することができない。更には、電源再投入時、ハードディスク記憶装置２０６から揮発性システムメモリ２０２に記憶内容を書き戻すまでの時間、即ち、電源再投入時の立ち上げ時間は、オペレーション・システムをリセット状態から起動するよりも高速であるが、それでも数秒〜数十秒を要し、使い勝手が悪い。
【００１４】
また、メモリスワップ機能にあっては、ハードディスク記憶装置２０６への退避を始めた途端に、システム性能がハードディスク記憶装置２０６へのアクセス速度によって律速され、処理能力が大幅に低下する。
【００１５】
モバイル型コンピュータ等では、上述のように、電源切断中にも揮発性メインメモリ３０４内に各種プログラムや各種データを保存し続ける。しかし、そのためには、揮発性メインメモリ３０４に、常時、通電し続ける必要がある。従って、不使用状態（待ち受け中）でも電力消費が発生する。これに伴って、以下の問題が発生する。
【００１６】
第１の問題は、特にバッテリーバックアップされたモバイル型コンピュータ等を不使用状態で長時間、放置すると、知らぬ間にバッテリーが切れて、揮発性メインメモリ３０４内の記憶内容が消滅してしまうことにある。そのため、使用者は、揮発性メインメモリ３０４内の記憶内容の内、必要な記憶内容を高い頻度で不揮発性半導体メモリ３０７にバックアップしなければならない。しかしながら、このような操作は非常に煩雑な操作である。尚、このような問題は、必ずしも揮発性メインメモリ３０４がＤＲＡＭから構成されている場合に限られず、揮発性メインメモリ３０４を待機時消費電力の少ないＳＲＡＭから構成する場合にも発生する。即ち、メインメモリ３０４が揮発性である限り、記憶内容の保持には通電が必要であり、上記の問題を避けることはできない。
【００１７】
第２の問題は、消費電力の増大である。一般に、モバイル型コンピュータ等は不使用時間の方が長い。従って、不使用中の電力消費がトータルの消費電力に及ぼす影響は大きい。これは、特に揮発性メインメモリ３０４がＤＲＡＭから構成されている場合に顕著となる。即ち、ＤＲＡＭでは、記憶内容を保持し続けるために適時リフレッシュ動作を行う必要がある。このリフレッシュ動作はアクセス時と同様の消費電力を必要とするため、トータルの電力消費が非常に大きい。
【００１８】
従って、本発明の目的は、衝撃に対して耐性を有し、電源切断時や、動作時、使用停止時、及び、電源再投入時や使用再開時、システム及び／又は各種プログラムの立ち下げや立ち上げ等を高速にて行うことを可能とし、また、使用停止中（待機中）の消費電力を極力抑えたコンピュータ機器を提供することにある。
【００１９】
【課題を解決するための手段】
上記の目的を達成するための本発明の第１の態様に係るコンピュータ機器は、少なくとも、ＣＰＵ、揮発性システムメモリ、及び、不揮発性半導体メモリを備えたコンピュータ機器であって、
電源切断時、ＣＰＵの動作に基づき、揮発性システムメモリの記憶内容の少なくとも一部を不揮発性半導体メモリに格納し、電源再投入時、ＣＰＵの動作に基づき、不揮発性半導体メモリに格納された該記憶内容を揮発性システムメモリに書き戻すことを特徴とする。
【００２０】
上記の目的を達成するための本発明の第２の態様に係るコンピュータ機器は、少なくとも、ＣＰＵ、揮発性システムメモリ、及び、不揮発性半導体メモリを備えたコンピュータ機器であって、
動作時、ＣＰＵの動作に基づき、揮発性システムメモリの記憶内容の一部を不揮発性半導体メモリに退避させて揮発性システムメモリの領域を開放し、その後、ＣＰＵの動作に基づき、不揮発性半導体メモリに退避された該記憶内容を揮発性システムメモリに書き戻すことを特徴とする。
【００２１】
上記の目的を達成するための本発明の第３の態様に係るコンピュータ機器は、少なくとも、ＣＰＵ、揮発性システムメモリ、及び、不揮発性半導体メモリを備えたコンピュータ機器であって、
動作時、ＣＰＵの動作に基づき、揮発性システムメモリの記憶内容の一部を不揮発性半導体メモリに退避させて揮発性システムメモリの領域を開放し、その後、ＣＰＵの動作に基づき、不揮発性半導体メモリに退避された該記憶内容を揮発性システムメモリに書き戻し、
電源切断時、ＣＰＵの動作に基づき、揮発性システムメモリの記憶内容の少なくとも一部を不揮発性半導体メモリに格納し、電源再投入時、ＣＰＵの動作に基づき、不揮発性半導体メモリに格納された該記憶内容を揮発性システムメモリに書き戻すことを特徴とする。
【００２２】
本発明の第２の態様若しくは第３の態様に係るコンピュータ機器にあっては、動作時、ＣＰＵの動作に基づき揮発性システムメモリの記憶内容の一部を不揮発性半導体メモリに退避させるが、この退避動作は、揮発性システムメモリに対してメモリ領域を要求し、且つ、揮発性システムメモリに空きメモリ領域が存在しない場合に実行される。また、ＣＰＵの動作に基づき不揮発性半導体メモリに退避された記憶内容を揮発性システムメモリに書き戻すが、この書き戻し動作は、不揮発性半導体メモリに退避させた記憶内容へのアクセスが要求された場合に実行される。
【００２３】
上記の目的を達成するための本発明の第４の態様に係るコンピュータ機器は、少なくとも、ＣＰＵ、揮発性システムメモリ、及び、不揮発性半導体メモリを備えたコンピュータ機器であって、
使用停止時、ＣＰＵの動作に基づき、揮発性システムメモリの記憶内容の少なくとも一部を不揮発性半導体メモリにコピーし、使用再開時、ＣＰＵの動作に基づき、不揮発性半導体メモリにコピーされた該記憶内容を揮発性システムメモリに書き戻すことを特徴とする。
【００２４】
本発明の第４の態様に係るコンピュータ機器において、「使用停止時」とは、例えば、コンピュータ機器の電源を切断したとき、あるいは又、使用者が一定時間の間コンピュータ機器に対して何らの操作を行わなかったときを意味し、「使用再開時」とは、例えば、コンピュータ機器の電源を再投入したとき、あるいは又、使用停止後、使用者がコンピュータ機器に対して何らかの操作を行ったときを意味する。
【００２５】
本発明の第４の態様に係るコンピュータ機器にあっては、揮発性システムメモリはＤＲＡＭから成り、使用停止時、揮発性システムメモリの記憶内容の少なくとも一部を不揮発性半導体メモリにコピーした後、不揮発性半導体メモリにコピーされた記憶内容を記憶していた揮発性システムメモリの部分におけるリフレッシュ動作を停止する構成とすることが、コンピュータ機器の消費電力の一層の低減といった観点から好ましい。尚、このような構成を、便宜上、本発明の第４Ａの態様に係るコンピュータ機器と呼ぶ。
【００２６】
本発明の第１の態様〜第４の態様あるいは第４Ａの態様に係るコンピュータ機器（以下、これらを総称して、本発明のコンピュータ機器と呼ぶ場合がある）として、所謂デスクトップ型のパーソナルコンピュータ、ノートブック型のパーソナルコンピュータ、モバイル型のパーソナルコンピュータ、ＰＤＡ（パーソナル・デジタル・アシスト）、携帯電話、ゲーム機を挙げることができる。本発明の第１の態様〜第４の態様に係るコンピュータ機器における揮発性システムメモリには、ＤＲＡＭ及びＳＲＡＭを含む揮発性メインメモリ、ＣＰＵ内の各種レジスタ、ＶＲＡＭ等が包含される。
【００２７】
尚、一般に揮発性メインメモリの構成は、ＤＲＡＭとＣＰＵとの間にキャッシュメモリを設けたり、ＶＲＡＭの機能を揮発性メインメモリの一部に割り当てる等、様々なバリエーションがあるが、本発明のコンピュータ機器における揮発性システムメモリは、これらの構成をも包含する。また、揮発性メインメモリの記憶内容には、演算等により簡単に再構築できたり、キャッシュメモリのように元の揮発性メインメモリにライトバックすることで破棄可能である等、格納不要若しくは格納不可能な部分、退避不要若しくは退避不可能な部分、コピー不要若しくはコピー不可能な部分が存在し得る。このような場合、本発明にコンピュータ機器にあっては、必ずしも揮発性システムメモリ全体の記憶内容を格納、退避、コピーする必要はなく、格納、退避、コピーはその主要部分とすればよい。
【００２８】
本発明のコンピュータ機器において、不揮発性半導体メモリは、コンピュータ機器内部に設置されていてもよいし、脱着可能なＩＣカード内に設置されていてもよい。即ち、プラスチック・カードに不揮発性半導体メモリが埋め込まれた構造を有していてもよい。不揮発性半導体メモリが脱着可能なＩＣカード内に設置されている場合、ＣＰＵ及び揮発性システムメモリはコンピュータ機器本体部に配置されている。ＩＣカードのコンピュータ機器本体部への接続は、周知の方法を採用すればよい。このように、不揮発性半導体メモリを脱着可能なＩＣカード内に設置すれば、不揮発性半導体メモリを有効に活用することができる。即ち、コンピュータ機器の使用者は、余分な投資をすることなく、例えば、高速なるハイバーネーション機能やメモリスワップ機能を享受することができるし、同一種類あるいは規格が統一されたコンピュータ機器間での作業状態の移植を容易に行うことができる。ＩＣカードの仕様は、ＰＣＭＣＩＡ基準のカードに限定されず、如何なる仕様のＩＣカードであってもよい。
【００２９】
不揮発性半導体メモリが脱着可能なＩＣカード内に設置されている場合、本発明の第１の態様に係るコンピュータ機器にあっては、揮発性システムメモリの記憶内容の少なくとも一部を不揮発性半導体メモリに格納する際、不揮発性半導体メモリには、コンピュータ機器を択一的に識別する識別情報が同時に記憶される構成とすることが好ましい。また、本発明の第２の態様に係るコンピュータ機器にあっては、揮発性システムメモリの記憶内容の一部を不揮発性半導体メモリに退避させる際、不揮発性半導体メモリには、コンピュータ機器を択一的に識別する識別情報が同時に記憶される構成とすることが好ましい。更には、本発明の第３の態様に係るコンピュータ機器にあっては、揮発性システムメモリの記憶内容の一部を不揮発性半導体メモリに退避させる際、不揮発性半導体メモリには、コンピュータ機器を択一的に識別する識別情報が同時に記憶される構成とすることが好ましく、及び／又は、揮発性システムメモリの記憶内容の少なくとも一部を不揮発性半導体メモリに格納する際、不揮発性半導体メモリには、コンピュータ機器を択一的に識別する識別情報が同時に記憶される構成とすることが好ましい。また、本発明の第４の態様若しくは第４Ａの態様に係るコンピュータ機器にあっては、揮発性システムメモリの記憶内容の少なくとも一部を不揮発性半導体メモリにコピーする際、不揮発性半導体メモリには、コンピュータ機器を択一的に識別する識別情報が同時に記憶される構成とすることが好ましい。
【００３０】
識別情報は、コンピュータ機器に別途内蔵された不揮発性半導体メモリにも記憶しておくことが好ましい。このような構成にすることで、一旦、コンピュータ機器から取り外したＩＣカードを、係るコンピュータ機器とは別のコンピュータ機器に取り付けたとき、識別情報が不一致となり、例えば、警告を発することができ、コンピュータ機器の誤用を防止することができる。識別情報は、如何なる情報であってもよく、例えば乱数で発生させたビット列や、揮発性システムメモリの記憶内容（の少なくとも一部）を不揮発性半導体メモリに格納、退避、コピーする日時を例示することができる。
【００３１】
また、不揮発性半導体メモリに揮発性システムメモリの記憶内容（の少なくとも一部）を格納、退避、コピーする際、ファイル名を規定して不揮発性半導体メモリに格納、退避、コピーするが、コンピュータ機器に別途内蔵された不揮発性半導体メモリに、例えば、不揮発性半導体メモリに格納、退避、コピーされたファイル名と同じファイル名を記憶しておくことが好ましい。これによって、不揮発性半導体メモリに格納、退避、コピーされた記憶内容を揮発性システムメモリに書き戻す際の記憶内容を記憶したファイルの不揮発性半導体メモリにおける検索が容易になるし、ファイルの照合を行うこともできる。
【００３２】
上記の各種の形態を含む本発明のコンピュータ機器にあっては、不揮発性半導体メモリは、フラッシュメモリやＭＲＡＭ（磁気メモリ）、１つのメモリセルと選択用トランジスタ（スイッチング用トランジスタ）とから構成された強誘電体型不揮発性半導体メモリ、一対のメモリセルと一対の選択用トランジスタとから構成された強誘電体型不揮発性半導体メモリから構成することもできるが、以下に説明する強誘電体型不揮発性半導体メモリユニット（便宜上、クロスポイント型不揮発性メモリユニットと呼ぶ）から構成されていることが好ましい。
【００３３】
即ち、前記不揮発性半導体メモリは、Ｋ個のクロスポイント型不揮発性メモリユニットが集合した強誘電体型不揮発性半導体メモリ群から成り、
各クロスポイント型不揮発性メモリユニットは、
（Ａ）ビット線と、
（Ｂ）選択用トランジスタと、
（Ｃ）Ｍ個（但し、Ｍ≧２）のメモリセルから構成されたサブメモリユニットと、
（Ｄ）Ｍ本のプレート線、
から成り、
サブメモリユニットは、半導体基板の上方に絶縁層を介して形成されており、
各メモリセルは、第１の電極と強誘電体層と第２の電極とから成り、
サブメモリユニットにおいて、メモリセルの第１の電極は共通であり、該共通の第１の電極は選択用トランジスタを介してビット線に接続されており、第ｍ番目（但し、ｍ＝１，２・・・，Ｍ）のメモリセルの第２の電極は第ｍ番目のプレート線に接続されており、
強誘電体型不揮発性半導体メモリ群において、第ｍ番目のプレート線は共通である構成とすることが好ましい。
【００３４】
尚、Ｍ≧２を満足すればよく、実際的なＭの値として、例えば、２のべき数（２，４，８，１６・・・）を挙げることができる。
【００３５】
クロスポイント型不揮発性メモリユニットは、複数のメモリセルによって選択用トランジスタを共有するが故に、高集積化を図ることができ、しかも、安価に製造することができる。また、消去動作を必要とせず、任意のセクターへの瞬時の書込み、任意のセクターから瞬時の読出しが可能であり、ＤＲＡＭ並のデータ転送速度（データ書込み速度、読出し速度）が得られる。
【００３６】
そして、この場合、強誘電体型不揮発性半導体メモリ群を構成するＭ×Ｋ個のメモリセルに一括アクセスがなされることが好ましい。即ち、コンピュータ機器ファイルシステムにおけるセクター単位での一括アクセスを実行することが好ましい。具体的には、本発明の第１の態様に係るコンピュータ機器にあっては、揮発性システムメモリの記憶内容の少なくとも一部を不揮発性半導体メモリに格納する際、及び、不揮発性半導体メモリに格納された記憶内容を揮発性システムメモリに書き戻す際、強誘電体型不揮発性半導体メモリ群を構成するＭ×Ｋ個のメモリセルに一括アクセスがなされることが好ましい。また、本発明の第２の態様に係るコンピュータ機器にあっては、揮発性システムメモリの記憶内容の一部を不揮発性半導体メモリに退避させる際、及び、不揮発性半導体メモリに退避された記憶内容を揮発性システムメモリに書き戻す際、強誘電体型不揮発性半導体メモリ群を構成するＭ×Ｋ個のメモリセルに一括アクセスがなされることが好ましい。更には、本発明の第３の態様に係るコンピュータ機器にあっては、揮発性システムメモリの記憶内容の一部を不揮発性半導体メモリに退避させる際、及び、不揮発性半導体メモリに退避された記憶内容を揮発性システムメモリに書き戻す際、並びに、揮発性システムメモリの記憶内容の少なくとも一部を不揮発性半導体メモリに格納する際、及び、不揮発性半導体メモリに格納された記憶内容を揮発性システムメモリに書き戻す際、強誘電体型不揮発性半導体メモリ群を構成するＭ×Ｋ個のメモリセルに一括アクセスがなされることが好ましい。また、本発明の第４の態様若しくは第４Ａの態様に係るコンピュータ機器にあっては、揮発性システムメモリの記憶内容の少なくとも一部を不揮発性半導体メモリにコピーする際、及び、不揮発性半導体メモリにコピーされた記憶内容を揮発性システムメモリに書き戻す際、強誘電体型不揮発性半導体メモリ群を構成するＭ×Ｋ個のメモリセルに一括アクセスがなされることが好ましい。更には、Ｍ×Ｋの値は、２９（５１２）バイト、２１０（１０２４）バイト、２１１（２０４８）バイト、２１２（４０９６）バイト又は２１３（８１９２）バイトに相当する値であることが好ましい。尚、必要に応じて、強誘電体型不揮発性半導体メモリ群に、エラー検出用あるいはエラー補正用のクロスポイント型不揮発性メモリユニットを付加してもよい。
【００３７】
あるいは又、この場合、強誘電体型不揮発性半導体メモリ群には、少なくとも２段のＫビット・レジスタが備えられていることが好ましい。このように少なくとも２段のＫビット・レジスタを備えることによって、メモリセルへのデータ転送を並列して実行することが可能となり、メモリセルへのデータ転送の高速化を図ることができるし、メモリセルからのデータ転送を並列して実行することが可能となり、メモリセルからのデータ転送の高速化を図ることができる。
【００３８】
本発明の第１の態様〜第３の態様に係るコンピュータ機器においては、不揮発性半導体メモリを備えることによって、ハイバーネーション機能あるいはメモリスワップ機能が高速化され、コンピュータ機器の使い勝手が大幅に向上する。また、本発明の第４の態様に係るコンピュータ機器にあっても、不揮発性半導体メモリを備えることによって、コンピュータ機器の使用停止時（不使用時）の揮発性メインメモリの待機電流をゼロ、若しくは、最小限に留め、バッテリーの寿命を大幅に向上させることができるし、コンピュータ機器の不使用の間にバッテリーが切れてもデータ等が失われることがなく、煩雑なバックアップ作業を必要としない。
【００３９】
【発明の実施の形態】
以下、図面を参照して、発明の実施の形態（以下、実施の形態と略称する）に基づき本発明を説明する。
【００４０】
（実施の形態１）
実施の形態１は、本発明の第１の態様に係るコンピュータ機器、具体的には、ノートブック型のパーソナルコンピュータに関する。実施の形態１のコンピュータ機器の概念図を図１の（Ａ）に示す。
【００４１】
実施の形態１のコンピュータ機器は、少なくとも、ＣＰＵ１、揮発性システムメモリ２、及び、不揮発性半導体メモリ７を備えている。揮発性システムメモリ２は、ＣＰＵ１内の各種レジスタ群３、ＤＲＡＭから成る揮発性メインメモリ４及びＶＲＡＭ５等から構成されている。ＣＰＵ１と、揮発性メインメモリ４やＶＲＡＭ５、不揮発性半導体メモリ７とは、周知のバスライン（図示せず）によって接続されている。実施の形態１にあっては、不揮発性半導体メモリ７はコンピュータ機器に内蔵されている。システムの状態は、コンピュータ機器の動作時、揮発性システムメモリ２に記憶（保存）されている。
【００４２】
そして、電源切断時、ＣＰＵ１の動作に基づき、揮発性システムメモリ２の記憶内容の少なくとも一部を不揮発性半導体メモリ７に格納し、電源再投入時、ＣＰＵ１の動作に基づき、不揮発性半導体メモリ７に格納されたこの記憶内容を揮発性システムメモリ２に書き戻す。即ち、不揮発性半導体メモリ７によって、ハイバーネーション（冬眠）機能を実現している。
【００４３】
オペレーション・システム及び／又は各種プログラムの起動時、ＣＰＵ１の動作により、オペレーション・システム、各種プログラム毎に揮発性システムメモリ２内に独立したメモリ領域が確保され、ハードディスク記憶装置６あるいは不揮発性半導体メモリ７からオペレーション・システム及び／又は各種プログラムが読み出され、揮発性システムメモリ２内に確保されたメモリ領域にオペレーション・システム及び／又は各種プログラム、ワークデータが格納される。
【００４４】
電源切断時、使用者の電源切断の操作に応じて、ハードディスク記憶装置６あるいは不揮発性半導体メモリ７に記憶されていた格納用プログラムが起動され、揮発性メインメモリ４に転送され、実行される。尚、格納用プログラムをコンピュータ機器に別途内蔵された不揮発性半導体メモリ（図示せず）内に記憶しておき、ＣＰＵ１が係る不揮発性半導体メモリにアクセスすることで、格納用プログラムを実行してもよい。
【００４５】
格納用プログラムの実行において、具体的には、電源切断の操作に応じて電源切断コマンドを受け取ったＣＰＵ１は、先ず、不揮発性半導体メモリ７へ格納すべき記憶内容を記憶している揮発性システムメモリ２の総容量が、不揮発性半導体メモリ７上に確保可能な容量であるかどうかを確認する。もしも確保できない場合には、使用者に告知し、場合によっては、不揮発性半導体メモリ７へ格納すべき揮発性システムメモリ２の記憶内容をハードディスク記憶装置６に格納する。確保できる場合には、揮発性システムメモリ２の記憶内容の少なくとも一部（格納用プログラムを除く全てであってもよい）を不揮発性半導体メモリ７に格納（転送）する。尚、この際、不揮発性半導体メモリ７への格納に要する容量節約のため、オペレーションシステムやプログラムのコード領域を格納対象から除外してもよく、この場合、例えば、その初期呼び出し元である（ハードディスク記憶装置６や不揮発性半導体メモリ７上の）これらのオペレーションシステムやプログラムのファイルパス若しくはファイルの先頭アドレス等を替わりに不揮発性半導体メモリ７に格納しておくことが望ましい。ここで、上述の記憶内容は、例えば１又は複数の「格納用ファイル」として、所定のファイル名で不揮発性半導体メモリ７に格納（保存）される。尚、このファイル名を、コンピュータ機器に別途内蔵された不揮発性半導体メモリ（図示せず）内に記憶しておいてもよい。その後、ＣＰＵ１の動作に基づき、電源を切断する。
【００４６】
このようなデータ格納は、従来、ハードディスク記憶装置６において行われていたが、データ転送速度が不十分なため、電源が実際に切断されるまでに相当の時間を要している。更には、ハードディスク記憶装置６は衝撃に弱いため、その間、コンピュータ機器を移動できないという問題がある。実施の形態１においては、衝撃に強い不揮発性半導体メモリ７を用いることにより、少なくとも電源切断コマンドの実行開始後、即座にコンピュータ機器を移動させることが可能となり、コンピュータ機器の使い勝手が向上する。
【００４７】
また、ハードディスク記憶装置６では、通常のアクセスのように書込みが不連続セクターに分散されると、そのシーク時間によって大幅なアクセス速度低下を招く。そこで、予め、連続性の高いブロックに格納領域を確保する手段が屡々採られている。しかしながら、このような手段を採用した場合、ハードディスク記憶装置の容量を圧迫するのみならず、コンピュータ機器に揮発性メインメモリ４が増設されると正常に動作しなくなるといった問題がある。これに対して、不揮発性半導体メモリ７にあっては、不連続セクターにも速やかにアクセスが可能なものがあり、この場合には、予め、不揮発性半導体メモリ７において格納領域を確保しておく必要がない。従って、コンピュータ機器における揮発性メインメモリ４の構成が変わっても、柔軟に対応することができる。
【００４８】
一方、電源再投入時、ＣＰＵ１の動作に基づき、先ず、ハードディスク記憶装置６あるいは不揮発性半導体メモリ７に記憶されていた復帰用プログラムが起動され、揮発性メインメモリ４に転送され、実行される。尚、復帰用プログラムをコンピュータ機器に別途内蔵された不揮発性半導体メモリ（図示せず）内に記憶しておき、ＣＰＵ１が係る不揮発性半導体メモリにアクセスすることで、復帰用プログラムを実行してもよい。
【００４９】
復帰用プログラムの実行にあっては、具体的には、先ず、ＣＰＵ１は、不揮発性半導体メモリ７にアクセスし、「格納用ファイル」の有無を確認する。「格納用ファイル」が存在している場合には、「格納用ファイル」に格納されていた各種のデータを揮発性システムメモリ２に書き戻す。尚、「格納用ファイル」のファイル名がコンピュータ機器に別途内蔵された不揮発性半導体メモリ内に記憶されている場合には、「格納用ファイル」に格納されていた記憶内容を揮発性システムメモリ２に書き戻す前に、不揮発性半導体メモリ７における「格納用ファイル」のファイル名と、コンピュータ機器に別途内蔵された不揮発性半導体メモリ内に記憶されていた「格納用ファイル」のファイル名とを照合してもよい。照合結果が不一致の場合には、「格納用ファイル」が存在していないとみなせばよい。尚、格納時にオペレーションシステムやプログラムのコード領域を格納対象から除外した場合、コードの替わりに格納されているファイルパスやアドレス等を元に、ハードディスク記憶装置６又は不揮発性半導体メモリ７から、オペレーションシステムや起動していたプログラムのコードを再度揮発性システムメモリ２に転送する。その後、不揮発性半導体メモリ７に記憶された「格納用ファイル」を削除してもよいし、そのまま、残しておいてもよいが、後者の場合、格納用プログラムの実行の際、新たな「格納用ファイル」によって古い「格納用ファイル」を上書きすればよい。「格納用ファイル」が存在していない場合には、ＣＰＵ１は使用者に対して警告を発し、例えば、システムを初期状態からリブートする。
【００５０】
フラッシュメモリ、強誘電体型不揮発性半導体メモリ（ＦｅＲＡＭ）、ＭＲＡＭ等の殆どの不揮発性半導体メモリの読出し動作は、純粋にロジック回路の電気的な接続で行われる。従って、不揮発性半導体メモリ７を用いた場合のシステムの電源再投入時の動作（復帰動作）は、一般に、ハードディスク記憶装置６を用いる場合よりも高速化し易い。従って、コンピュータ機器の高速な立ち上げが可能となる。
【００５１】
（実施の形態２）
実施の形態２は、実施の形態１の変形であり、図１の（Ｂ）に概念図を示すように、ＣＰＵ１及び揮発性システムメモリ２はコンピュータ機器本体部に配置されており、不揮発性半導体メモリ７は脱着可能なＩＣカード８内に設置されている。そして、揮発性システムメモリ２の記憶内容の少なくとも一部を不揮発性半導体メモリ７に格納する際、不揮発性半導体メモリ７には、コンピュータ機器を択一的に識別する識別情報（例えば、乱数で発生させたビット列や、揮発性システムメモリの記憶内容の少なくとも一部を不揮発性半導体メモリ７に格納する日時）が、同時に、不揮発性半導体メモリ７内の「識別用ファイル」に記憶される。
【００５２】
このような「識別用ファイル」への記憶は、実施の形態１において説明した格納用プログラムの実行において、具体的には、電源切断の操作に応じて電源切断コマンドを受け取ったＣＰＵ１は、先ず、不揮発性半導体メモリ７へ格納すべき記憶内容を記憶している揮発性システムメモリ２の総容量が不揮発性半導体メモリ７上に確保可能な容量であるかどうかを確認し、確保できる場合、識別情報を不揮発性半導体メモリ７内の「識別用ファイル」に記憶した後、揮発性システムメモリ２の記憶内容の少なくとも一部（格納用プログラムを除く全てであってもよい）を不揮発性半導体メモリ７に格納（転送）すればよい。また、併せて、識別情報を、「識別用ファイル」として、コンピュータ機器内に別途設けられた不揮発性半導体メモリ（図示せず）内に記憶しておく。
【００５３】
一方、実施の形態１と同様に、電源再投入時、ＣＰＵ１の動作に基づき、復帰用プログラムが実行されるが、具体的には、先ず、ＣＰＵ１は、不揮発性半導体メモリ７にアクセスし、「識別用ファイル」の存在の有無を確認する。「識別用ファイル」が存在する場合、ＣＰＵ１はその内容を読み出し、コンピュータ機器内に別途設けられた不揮発性半導体メモリ内に記憶された「識別用ファイル」における識別情報と照合する。照合結果が一致した場合、「格納用ファイル」の有無を確認する。「格納用ファイル」が存在している場合には、「格納用ファイル」に格納されていた各種のデータを揮発性システムメモリ２に書き戻す。その後、不揮発性半導体メモリ７に記憶された「格納用ファイル」を削除してもよいし、そのまま、残しておいてもよいが、後者の場合、格納用プログラムの実行の際、新たな「格納用ファイル」によって古い「格納用ファイル」を上書きすればよい。「識別用ファイル」が存在しない場合、あるいは又、識別情報が不一致の場合、ＣＰＵ１は使用者に対して警告を発する。また、「格納用ファイル」が存在していない場合には、例えば、システムを初期状態からリブートする。
【００５４】
実施の形態２にあっては、不揮発性半導体メモリとして、通常の可搬型半導体ストレージメディアを使用することも可能である。このような可搬型半導体ストレージメディアは、近年、デジタルスチルカメラのファイル格納やフレキシブルディスクに替わるモバイルメディアとして盛んに使用されており、これらの用途を兼用すれば、実際上、使用者の大きな経済的負担を伴わず、コンピュータ機器のコストアップを招くこともない。
【００５５】
更には、このようにＩＣカード８に揮発性システムメモリ２の内容を格納（転送）することで、同じ仕様を持つ複数のコンピュータ機器間で作業環境を瞬時に移植することも可能になる。例えば、自宅とオフィス間で、コンピュータ機器の運搬無しで１つの作業を継続することができるといった、作業環境の統一をスムーズに行うことができる。
【００５６】
また、或るコンピュータ機器の記憶内容を格納したＩＣカードが、仕様の異なるコンピュータ機器に接続される場合もあり得る。このような場合、コンピュータ機器の立ち上げに混乱が生ずることが予想される。然るに、格納元のコンピュータ機器の識別情報がＩＣカードに同時に格納されているので、このような混乱を確実に防止することが可能となる。
【００５７】
（実施の形態３）
実施の形態３は、本発明の第２の態様に係るコンピュータ機器、具体的には、ノートブック型のパーソナルコンピュータに関する。実施の形態３のコンピュータ機器の概念図を図２の（Ａ）に示す。
【００５８】
実施の形態３のコンピュータ機器は、実施の形態１と同様に、少なくとも、ＣＰＵ１、揮発性システムメモリ２、及び、不揮発性半導体メモリ７を備えている。実施の形態１と同様に、揮発性システムメモリ２は、ＣＰＵ１内の各種レジスタ群３、ＤＲＡＭから成る揮発性メインメモリ４及びＶＲＡＭ５等から構成されている。ＣＰＵ１と、揮発性メインメモリ４やＶＲＡＭ５、不揮発性半導体メモリ７とは、周知のバスライン（図示せず）によって接続されている。実施の形態３にあっては、不揮発性半導体メモリ７はコンピュータ機器に内蔵されている。システムの状態は、コンピュータ機器の動作時、揮発性システムメモリ２に記憶（保存）されている。
【００５９】
そして、動作時、ＣＰＵ１の動作に基づき、揮発性システムメモリ２の記憶内容の一部（より具体的には、揮発性メインメモリ４の一部の領域４Ｂの記憶内容）を不揮発性半導体メモリ７に退避させて揮発性システムメモリ２の領域（より具体的には、揮発性メインメモリ４の一部の領域４Ｂ）を開放し、その後、ＣＰＵ１の動作に基づき、不揮発性半導体メモリ７に退避されたこの記憶内容を揮発性システムメモリ（より具体的には、揮発性メインメモリ４の一部の領域）に書き戻す。即ち、不揮発性半導体メモリ７によって、メモリスワップ機能を実現している。
【００６０】
オペレーション・システム及び／又は各種プログラムの起動時、ＣＰＵ１の動作により、オペレーション・システム、各種プログラム毎に揮発性システムメモリ２内に独立したメモリ領域が確保され、ハードディスク記憶装置６あるいは不揮発性半導体メモリ７からオペレーション・システム及び／又は各種プログラムが読み出され、揮発性システムメモリ２内に確保されたメモリ領域にオペレーション・システム及び／又は各種プログラム、ワークデータが格納される。
【００６１】
動作時、システムが揮発性メインメモリ４に対してメモリ領域を要求し、且つ、揮発性メインメモリ４に空きメモリ領域が存在しない場合、ハードディスク記憶装置６あるいは不揮発性半導体メモリ７に記憶されていた退避用プログラムが起動され、揮発性メインメモリ４に転送され、実行される。尚、退避用プログラムをコンピュータ機器に別途内蔵された不揮発性半導体メモリ（図示せず）内に記憶しておき、ＣＰＵ１が係る不揮発性半導体メモリにアクセスすることで、退避用プログラムを実行してもよい。
【００６２】
尚、以下の説明においては、揮発性メインメモリ４の領域４Ａには実行中のプログラム等の内容が記憶されており、揮発性メインメモリ４の残りの領域４Ｂには退避すべきプログラム等が記憶されているものとする。
【００６３】
退避用プログラムの実行において、具体的には、ＣＰＵ１は、先ず、不揮発性半導体メモリ７へ退避すべき記憶内容を記憶している揮発性システムメモリ２（より具体的には、揮発性メインメモリ４の領域４Ｂ）の総容量が、不揮発性半導体メモリ７上に確保可能な容量であるかどうかを確認する。もしも確保できない場合には、使用者に告知し、場合によっては、不揮発性半導体メモリ７へ退避すべき揮発性メインメモリ４の記憶内容をハードディスク記憶装置６に退避させる。確保できる場合には、例えば、実行中のプログラム等の内容を揮発性メインメモリ４の領域４Ａに残し、他のプログラム等については、揮発性メインメモリ４の領域４Ｂに記憶されたその記憶内容を不揮発性半導体メモリ７に退避（転送）させる。尚、この際、不揮発性半導体メモリ７への退避（転送）に要する容量節約のため、揮発性メインメモリ４の領域４Ｂ内のオペレーションシステムやプログラムのコード部分は退避（転送）対象から除外してもよく、この場合、例えば、その初期呼び出し元である（ハードディスク記憶装置６や不揮発性半導体メモリ７上）のこれらのオペレーションシステムやプログラムのファイルパス若しくはファイルの先頭アドレス等を替わりに不揮発性半導体メモリ７に記憶させておくことが望ましい。ここで、上述の記憶内容は、例えば１又は複数の「退避用ファイル」として、所定のファイル名で不揮発性半導体メモリ７に退避（保存）される。尚、このファイル名を、コンピュータ機器に別途内蔵された不揮発性半導体メモリ（図示せず）内に記憶しておいてもよい。
【００６４】
退避完了後にあっては、揮発性システムメモリ２の領域（より具体的には、揮発性メインメモリ４の領域４Ｂ）を開放する。揮発性メインメモリ４の領域４Ｂには、例えば、ＣＰＵ１の動作によって、システムが要求したメモリ領域が割り当てられ、例えば新たなプログラム等が記憶される。
【００６５】
一方、システムが不揮発性半導体メモリ７に退避した記憶内容へのアクセスを要求した場合、ＣＰＵ１の動作に基づき、先ず、ハードディスク記憶装置６あるいは不揮発性半導体メモリ７に記憶されていた復帰用プログラムが起動され、揮発性メインメモリ４に転送され、実行される。尚、復帰用プログラムをコンピュータ機器に別途内蔵された不揮発性半導体メモリ（図示せず）内に記憶しておき、ＣＰＵ１が係る不揮発性半導体メモリにアクセスすることで、復帰用プログラムを実行してもよい。そして、ＣＰＵ１の動作に基づき、復帰用プログラムが実行されるが、具体的には、先ず、不揮発性半導体メモリ７にアクセスし、「退避用ファイル」の存在の有無を確認する。「退避用ファイル」が存在する場合、「退避用ファイル」に退避されていた記憶内容を揮発性システムメモリ２に書き戻す。尚、退避時にオペレーションシステムやプログラムのコード領域を格納対象から除外した場合、コードの替わりに記憶されているファイルパスやアドレス等を元に、ハードディスク記憶装置６又は不揮発性半導体メモリ７から、オペレーションシステムや起動していたプログラムのコードを再度揮発性システムメモリ２に転送する。そして、この際、揮発性メインメモリ４に十分な空きが無ければ、揮発性メインメモリ４におけるアクセス対象外の別メモリ領域における記憶内容が不揮発性半導体メモリ７に退避される等の処理が行われる。その後、不揮発性半導体メモリ７に記憶された「退避用ファイル」を削除してもよいし、そのまま、残しておいてもよいが、後者の場合、退避用プログラムの実行の際、新たな「退避用ファイル」によって古い「退避用ファイル」を上書きすればよい。「退避用ファイル」が存在していない場合には、ＣＰＵ１は使用者に対して警告を発し、例えば、システムを初期状態からリブートする。尚、「退避用ファイル」のファイル名がコンピュータ機器に別途内蔵された不揮発性半導体メモリ内に記憶されている場合には、「退避用ファイル」に格納されていた記憶内容を揮発性システムメモリ２に書き戻す前に、不揮発性半導体メモリ７における「退避用ファイル」のファイル名と、コンピュータ機器に別途内蔵された不揮発性半導体メモリ内に記憶されていた「退避用ファイル」のファイル名とを照合してもよい。照合結果が不一致の場合には、「退避用ファイル」が存在していないとみなせばよい。
【００６６】
このようにメモリスワップ機能を、ハードディスク記憶装置６に基づき行うのではなく、不揮発性半導体メモリ７に基づき行うことで、ハードディスク記憶装置６へのシークによるタイムラグが無く、高速にて退避領域を確保し、必要な記憶内容を退避させることができる。また、不揮発性半導体メモリ７はハードディスク記憶装置６よりも高速に読み出すことが可能である。
【００６７】
（実施の形態４）
実施の形態４は、実施の形態３の変形であり、図２の（Ｂ）に概念図を示すように、ＣＰＵ１及び揮発性システムメモリ２はコンピュータ機器本体部に配置されており、不揮発性半導体メモリ７は脱着可能なＩＣカード８内に設置されている。そして、揮発性システムメモリ２（より具体的には、揮発性メインメモリ４）の記憶内容の一部（より具体的には、揮発性メインメモリ４の一部の領域４Ｂに記憶された記憶内容）を不揮発性半導体メモリ７に退避させる際、不揮発性半導体メモリ７には、コンピュータ機器を択一的に識別する識別情報（例えば乱数で発生させたビット列や、揮発性システムメモリの記憶内容の少なくとも一部を不揮発性半導体メモリ７に退避する日時）が、同時に、不揮発性半導体メモリ７内の「識別用ファイル」に記憶される。
【００６８】
このような「識別用ファイル」への記憶は、実施の形態３において説明した退避用プログラムの実行において、具体的には、ＣＰＵ１は、先ず、不揮発性半導体メモリ７へ退避すべき記憶内容を記憶している揮発性システムメモリ２（より具体的には、揮発性メインメモリ４の領域４Ｂ）の総容量が不揮発性半導体メモリ７上に確保可能な容量であるかどうかを確認し、確保できる場合、識別情報を不揮発性半導体メモリ７内の「識別用ファイル」に記憶した後、揮発性システムメモリ２の記憶内容の一部を不揮発性半導体メモリ７に退避（転送）すればよい。また、併せて、識別情報を、「退避用ファイル」として、コンピュータ機器内に別途設けられた不揮発性半導体メモリ（図示せず）内に記憶しておく。
【００６９】
一方、実施の形態３と同様に、システムが不揮発性半導体メモリ７に退避した記憶内容へのアクセスを要求した場合、ＣＰＵ１の動作に基づき、復帰用プログラムが実行されるが、具体的には、先ず、ＣＰＵ１は、不揮発性半導体メモリ７にアクセスし、「識別用ファイル」の存在の有無を確認する。「識別用ファイル」が存在する場合、ＣＰＵ１はその内容を読み出し、コンピュータ機器内に別途設けられた不揮発性半導体メモリ内に記憶された「退避用ファイル」における識別情報と照合する。照合結果が一致した場合、「退避用ファイル」の有無を確認する。「退避用ファイル」が存在している場合には、「退避用ファイル」に退避されていた記憶内容を揮発性システムメモリ２に書き戻す。その後、不揮発性半導体メモリ７に記憶された「退避用ファイル」を削除してもよいし、そのまま、残しておいてもよいが、後者の場合、退避用プログラムの実行の際、新たな「退避用ファイル」によって古い「退避用ファイル」を上書きすればよい。「退避用ファイル」が存在しない場合、あるいは又、識別情報が不一致の場合、ＣＰＵ１は使用者に対して警告を発する。
【００７０】
或るコンピュータ機器の記憶内容を退避させたＩＣカードが、仕様の異なるコンピュータ機器に接続される場合もあり得る。このような場合、コンピュータ機器の動作に混乱が生ずることが予想される。然るに、格納元のコンピュータ機器の識別情報がＩＣカードに同時に格納されているので、このような混乱を確実に防止することが可能となる。
【００７１】
実施の形態４にあっては、不揮発性半導体メモリとして、実施の形態２と同様に、通常の可搬型半導体ストレージメディアを使用することも可能である。
【００７２】
（実施の形態５）
実施の形態５は、本発明の第３の態様に係るコンピュータ機器、具体的には、ノートブック型のパーソナルコンピュータに関する。実施の形態５のコンピュータ機器の概念図は、図２の（Ａ）あるいは図２の（Ｂ）に示した概念図と同じである。実施の形態５のコンピュータ機器は、実施の形態１のコンピュータ機器と実施の形態３のコンピュータ機器との組合せ、あるいは又、実施の形態２のコンピュータ機器と実施の形態４のコンピュータ機器との組合せ、あるいは又、実施の形態１のコンピュータ機器と実施の形態４のコンピュータ機器との組合せ、あるいは又、実施の形態２のコンピュータ機器と実施の形態３のコンピュータ機器との組合せである。
【００７３】
即ち、実施の形態５のコンピュータ機器は、少なくとも、ＣＰＵ１、ＣＰＵ１内の各種レジスタ群３、ＤＲＡＭから成る揮発性メインメモリ４及びＶＲＡＭ５等から構成された揮発性システムメモリ２、及び、不揮発性半導体メモリ７を備えている。実施の形態５にあっては、実施の形態１及び実施の形態３と同様に、不揮発性半導体メモリ７はコンピュータ機器に内蔵されていてもよいし、実施の形態２及び実施の形態４と同様に、不揮発性半導体メモリ７は脱着可能なＩＣカード８内に設置されていてもよい。
【００７４】
そして、動作時、ＣＰＵ１の動作に基づき、揮発性システムメモリ２の記憶内容の一部を不揮発性半導体メモリ７に退避させて揮発性システムメモリ２の領域を開放し、その後、ＣＰＵ１の動作に基づき、不揮発性半導体メモリ７に退避されたこの記憶内容を揮発性システムメモリ２に書き戻す。尚、この動作は、実施の形態３あるいは実施の形態４にて説明したコンピュータ機器の動作と同一とすることができるので、詳細な説明は省略する。
【００７５】
また、電源切断時、ＣＰＵ１の動作に基づき、揮発性システムメモリ２の記憶内容の少なくとも一部を不揮発性半導体メモリ７に格納し、電源再投入時、ＣＰＵ１の動作に基づき、不揮発性半導体メモリ７に格納されたこの記憶内容を揮発性システムメモリ２に書き戻す。尚、この動作は、実施の形態１あるいは実施の形態２にて説明したコンピュータ機器の動作と同一とすることができるので、詳細な説明は省略する。
【００７６】
（実施の形態６）
実施の形態６は、本発明の第４の態様、より具体的には、本発明の第４Ａの態様に係るコンピュータ機器、具体的には、携帯電話に関する。実施の形態６のコンピュータ機器の概念図を図３に示す。
【００７７】
実施の形態６のコンピュータ機器は、少なくとも、ＣＰＵ１０１、揮発性システムメモリ１０２、及び、不揮発性半導体メモリ１０７を備えている。揮発性システムメモリ１０２は、具体的には、例えば、シンクロナスＤＲＡＭから成る揮発性メインメモリ１０４から構成されている。ＣＰＵ１０１と、揮発性メインメモリ１０４、不揮発性半導体メモリ１０７とは、周知のバスライン（図示せず）によって接続されている。実施の形態６にあっては、不揮発性半導体メモリ１０７はコンピュータ機器に内蔵されており、オペレーション・システムや各種プログラムは、予め、不揮発性半導体メモリ１０７内に記憶されている。システムの状態は、コンピュータ機器の動作時、揮発性システムメモリ１０２に記憶（保存）されている。尚、揮発性メインメモリ１０４には、外部コマンドによって、シンクロナスＤＲＡＭから成る揮発性メインメモリ１０４のリフレッシュ領域を、揮発性メインメモリ１０４の一部の領域１０４Ｂ以外の残りの領域１０４Ａに限定し得る機能を設けておく。
【００７８】
そして、使用停止時、ＣＰＵ１０１の動作に基づき、揮発性システムメモリ１０２の記憶内容の少なくとも一部（実施の形態６にあっては、より具体的には、揮発性メインメモリ１０４の領域１０４Ｂに記憶された内容）を不揮発性半導体メモリ１０７にコピーし、使用再開時、ＣＰＵ１０１の動作に基づき、不揮発性半導体メモリ１０７にコピーされたこの記憶内容を揮発性システムメモリ１０２（実施の形態６にあっては、より具体的には、揮発性メインメモリ１０４の領域１０４Ｂ）に書き戻す。
【００７９】
オペレーション・システム及び各種プログラムの起動時、ＣＰＵ１の動作により、オペレーション・システム及び各種プログラム毎に揮発性システムメモリ１０２内に独立したメモリ領域が確保され、不揮発性半導体メモリ１０７からオペレーション・システム及び各種プログラムが読み出され、揮発性システムメモリ１０２内に確保されたメモリ領域にオペレーション・システム及び各種のプログラム、ワークデータが格納される。より具体的には、使用停止中にも必要とされるオペレーション・システム及び各種プログラムは、揮発性メインメモリ１０４の領域１０４Ａに記憶され、揮発性メインメモリ１０４の残りの領域１０４Ｂには、使用停止中に必要とされないプログラム及びデータが記憶される。具体的には、使用停止中にも必要とされるプログラムとして、例えば、携帯電話における待ち受け時に間欠的に起動されるプログラムを挙げることができる。
【００８０】
コンピュータ機器の使用停止時、具体的には、携帯電話の電源を例えばオフにしたとき、揮発性メインメモリ１０４の領域１０４Ｂに記憶された記憶内容が、ＣＰＵ１０１の動作に基づき、自動的に不揮発性半導体メモリ１０７の空き領域にコピーされる。その後、揮発性メインメモリ１０４の領域１０４Ｂにおけるリフレッシュ動作が停止され、揮発性メインメモリ１０４の領域１０４Ｂに記憶されていた内容は破棄される。揮発性メインメモリ１０４の領域１０４Ａにあっては、使用停止中もリフレッシュ動作は継続される。
【００８１】
リフレッシュ動作に要する消費電流は、リフレッシュされるメモリ領域のサイズに比例するため、従来のコンピュータ機器に比較して、消費電流を大幅に低下させることができる。
【００８２】
使用再開時、具体的には、携帯電話の電源を例えばオンにしたとき、ＣＰＵ１０１の動作に基づき、今度は自動的に、不揮発性半導体メモリ１０７の所定の領域にコピーされていた記憶内容が、揮発性メインメモリ１０４の領域１０４Ｂに書き戻され、復元される。これにより、コンピュータ機器（具体的には、携帯電話）の使用者は、電源オフ以前と同じ操作環境を獲得することができる。
【００８３】
実施の形態６にあっては、使用停止中（不使用中）に万一バッテリー切れが発生した場合であっても、通常、データは不揮発性半導体メモリ１０７に保存されているので、後刻、問題無く取り出すことが可能である。従って、頻繁なデータのバックアップを行う必要がない。尚、使用停止中（不使用中）に動作を必要とされるプログラムが無ければ、揮発性メインメモリ１０４の全ての領域における記憶内容を不揮発性半導体メモリ１０７にコピーし、ＤＲＡＭから成る揮発性メインメモリ１０４のリフレッシュ動作を完全に停止してもよい。更には、この場合、揮発性メインメモリ１０４への電源供給そのものを止めてもよい。
【００８４】
このような消費電力低減の効果は、あらゆるコンピュータ機器に有効であるが、特にバッテリーバックアップ型の携帯用コンピュータ機器に有効である。また、バッテリーバックアップ型のコンピュータ機器において、揮発性メインメモリ１０４としてＳＲＡＭを用いた場合にも、その安全性を向上させる上で有効である。即ち、バッテリーバックアップ型のコンピュータ機器においては、使用停止中（不使用中）にバッテリーが切れる危険が常につきまとうので、メインメモリが揮発性である限りそのデータの安全性は低い。使用停止中（不使用中）に揮発性メインメモリ１０４のデータを不揮発性半導体メモリ１０７に自動的にコピー（転送、退避）しておけば、バッテリー切れでデータを失うことを確実に防止することができる。
【００８５】
［クロスポイント型不揮発性メモリユニットに関して］
実施の形態１〜実施の形態６にて説明した本発明のコンピュータ機器にあっては、不揮発性半導体メモリ７，１０７として、フラッシュメモリやＭＲＡＭ、１つのメモリセルと選択用トランジスタ（スイッチング用トランジスタ）とから構成された強誘電体型不揮発性半導体メモリ、一対のメモリセルと一対の選択用トランジスタとから構成された強誘電体型不揮発性半導体メモリを使用することもできるが、以下に説明するクロスポイント型不揮発性メモリユニット（以下、単に不揮発性メモリユニットと略称する）を採用することが好ましい。
【００８６】
この不揮発性メモリユニットは、製造コストが安価な上、消去動作を必要とせず、任意のセクターに瞬時に書込みを行うことができる。また、任意のセクターへの瞬時の書込み、任意のセクターから瞬時の読出しが可能であり、読出し、書込み共にＤＲＡＭ並の転送速度が得られるので、殆どシステム性能が劣化しない。更には、複数のサブメモリユニットによって選択用トランジスタを共有するが故に、高集積化を図ることができる。
【００８７】
不揮発性半導体メモリが、Ｋ個の不揮発性メモリユニットが集合した強誘電体型不揮発性半導体メモリ群（以下、不揮発性半導体メモリ群と呼ぶ）から構成されている場合の等価回路図の一例を図４に示し、１つの不揮発性メモリユニットＭＵｋの等価回路図の一例を図５に示す。また、ビット線に延びる方向に沿った不揮発性メモリユニットの模式的な一部断面図を図６に示す。この不揮発性半導体メモリは、Ｋ個（例えば、Ｋ＝２５６）の不揮発性メモリユニットＭＵＫが集合した不揮発性半導体メモリ群から成る。
【００８８】
尚、このような不揮発性メモリユニットの構造は、例えば、特開平９−１１６１０７号公報や特開２０００−３４９２４８に開示されている。
【００８９】
そして、各不揮発性メモリユニットＭＵｋ（但し、ｋ＝１，２・・・，Ｋ）は、
（Ａ）ビット線ＢＬｋと、
（Ｂ）選択用トランジスタＴＲｋと、
（Ｃ）Ｍ個（但し、Ｍ≧２）のメモリセルＭＣｋＭから構成されたサブメモリユニットＳＭＵｋと、
（Ｄ）Ｍ本のプレート線ＰＬＭ、
から成る。
【００９０】
サブメモリユニットＳＭＵｋは、半導体基板１０の上方に絶縁層１６を介して形成されている。
【００９１】
そして、各メモリセルＭＣｋｍ（ｍ＝１，２・・・Ｍであり、図示した例ではＭ＝１６）は、第１の電極（下部電極）２１と強誘電体層２２と第２の電極（上部電極）２３とから成る。また、サブメモリユニットＳＭＵｋを構成するメモリセルＭＣｋｍの第１の電極２１は、サブメモリユニットＳＭＵｋにおいて共通であり、該共通の第１の電極２１（共通ノードＣＮｋと呼ぶ場合がある）は、選択用トランジスタＴＲｋを介してビット線ＢＬｋに接続されている。具体的には、選択用トランジスタＴＲｋの一方のソース／ドレイン領域１４Ａは絶縁層１６に設けられたコンタクトホール１５を介してビット線ＢＬｋに接続され、選択用トランジスタＴＲｋの他方のソース／ドレイン領域１４Ｂは、絶縁層１６に設けられた開口部に設けられた接続孔１７を介して、サブメモリユニットＳＭＵｋにおける共通の第１の電極２１（共通ノードＣＮｋ）に接続されている。また、サブメモリユニットＳＭＵｋを構成するメモリセルＭＣｋｍの第２の電極２３はプレート線ＰＬｍに接続されている。更には、不揮発性半導体メモリ群において、第ｍ番目のプレート線ＰＬｋは共通である。尚、図６においては、選択用トランジスタＴＲｋ及びメモリセルＭＣｋｍと、ビット線ＢＬｋの延在する方向に隣接する選択用トランジスタＴＲ’ｋ及びメモリセルＭＣ’ｋｍの一部分を併せて図示した。
【００９２】
メモリセルＭＣｋｍにおけるプレート線ＰＬｍは、プレート線デコーダ／ドライバＰＤに接続されている。更には、選択用トランジスタＴＲｋのゲート電極はワード線ＷＬに接続され、ワード線ＷＬは、ワード線デコーダ／ドライバＷＤに接続されている。また、ビット線ＢＬｋは、センスアンプＳＡｋに接続されている。センスアンプＳＡｋは、例えば、ラッチ回路から構成されている。
【００９３】
このメモリセルは、強誘電体薄膜の高速分極反転とその残留分極を利用し、強誘電体層の蓄積電荷量の変化を検出する方式の、高速書き換えが可能な不揮発性のメモリである。このメモリセルにおけるデータの書込みや読出しは、図３１に示す強誘電体のＰ−Ｅ（Ｖ）ヒステリシスループを応用して行われる。即ち、強誘電体層に外部電界を加えた後、外部電界を除いたとき、強誘電体層は残留分極を示す。そして、強誘電体層の残留分極は、プラス方向の外部電界が印加されたとき＋Ｐｒ、マイナス方向の外部電界が印加されたとき−Ｐｒとなる。ここで、残留分極が＋Ｐｒの状態（図３１の「Ｄ」参照）の場合を「０」とし、残留分極が−Ｐｒの状態（図３１の「Ａ」参照）の場合を「１」とする。
【００９４】
「１」あるいは「０」の状態を判別するために、強誘電体層に例えばプラス方向の外部電界を印加する。これによって、強誘電体層の分極は図３１の「Ｃ」の状態となる。このとき、データが「０」であれば、強誘電体層の分極状態は、「Ｄ」から「Ｃ」の状態に変化する。一方、データが「１」であれば、強誘電体層の分極状態は、「Ａ」から「Ｂ」を経由して「Ｃ」の状態に変化する。データが「０」の場合には、強誘電体層の分極反転は生じない。一方、データが「１」の場合には、強誘電体層に分極反転が生じる。その結果、メモリセルの蓄積電荷量に差が生じる。選択されたメモリセルの選択用トランジスタをオンにすることで、この蓄積電荷を信号電流として検出する。データの読出し後、外部電界を０にすると、データが「０」のときでも「１」のときでも、強誘電体層の分極状態は図３１の「Ｄ」の状態となってしまう。即ち、読出し時、データ「１」は、一旦、破壊されてしまう。それ故、データが「１」の場合、マイナス方向の外部電界を印加して、「Ｄ」、「Ｅ」という経路で「Ａ」の状態とし、データ「１」を再度書き込む。
【００９５】
不揮発性半導体メモリ群には、２段のＫビット・レジスタ（２５６ビット・レジスタ）ＲＳ１，ＲＳ２が備えられている。各センスアンプＳＡｋは、第２段目のＫビット・レジスタＲＳ２に３２ビット・バスラインで接続され、第２段目のＫビット・レジスタＲＳ２は第１段目のＫビット・レジスタＲＳ１に接続され、第１段目のＫビット・レジスタＲＳ１は、図示しないＩ／Ｏ回路に接続されている。Ｉ／Ｏ回路は、例えば８ビット構成である。
【００９６】
メモリセルへのデータの書込みにおいては、Ｉ／Ｏ回路から第１段目のＫビット・レジスタＲＳ１に３２サイクルで２５６ビットのデータを送り込んだ後、一括して、第１段目のＫビット・レジスタＲＳ１における２５６ビットのデータを、第２段目のＫビット・レジスタＲＳ２に転送する。
【００９７】
Ｉ／Ｏ回路から第１段目のＫビット・レジスタＲＳ１に３２サイクルで新たな２５６ビットのデータが送られている間に、以下の動作が行われる。即ち、第２段目のＫビット・レジスタＲＳ２から各１ビットのデータがそれぞれのセンスアンプＳＡｋに転送される。合計２５６ビットのデータの転送は８サイクルで完了する。そして、残りのサイクル（３２−８＝２４サイクル）において、メモリセルＭＣｋ１へのデータの一括した書き込みを行う。
【００９８】
このような動作を１６回、繰り返すことによって、メモリセルＭＣｋ１，ＭＣｋ２，ＭＣｋ３・・・・，ＭＣｋ，Ｍ−１，ＭＣｋ，Ｍへのデータの書込みが完了する。こうして、不揮発性半導体メモリ群を構成するＭ×Ｋ（＝１６×２５６＝４０９６）個のメモリセルに一括アクセスがなされる。尚、Ｍ×Ｋの値は、ファイルシステムにおけるセクター単位での一括アクセスに相当する値、具体的には、２９（５１２）バイトに相当する値である。
【００９９】
以下、各メモリセルにデータを書き込む方法を説明する。尚、一例として、メモリセルＭＣｋｍにデータを書き込むものとする。図７の（Ａ）に動作波形を示す。尚、図７の（Ａ）中、括弧内の数字は、以下に説明する工程の番号と対応している。
【０１００】
（１）待機状態では、ワード線、全プレート線、ビット線ＢＬｋは０ボルトとなっている。また、センスアンプＳＡｋには、書き込むべきデータ（高電位Ｖｃｃあるいは低電位＝０ボルト）が保持されているものとする。ここで、Ｖｃｃは電源電圧である。
【０１０１】
（２）データ書込みの開始時、ビット線ＢＬｋをセンスアンプＳＡｋに接続する。メモリセルＭＣｋｍに書き込むデータに依存して、ビット線ＢＬｋは、Ｖｃｃあるいは０ボルトとなる。
【０１０２】
（３）次いで、ワード線ＷＬをハイレベルとすることによって、選択用トランジスタＴＲｋをオン状態とする。併せて、選択プレート線ＰＬｍに高電位Ｖｃｃを印加し、非選択プレート線ＰＬｊ（ｊ≠ｍ）には中間電位ＶＰＬ［＝（１／２）Ｖｃｃ］を印加する。これによって、ビット線ＢＬｋの電位が低電位（０ボルト）である場合、メモリセルＭＣｋｍにおいては、選択プレート線ＰＬｍの電位が高電位Ｖｃｃであり、データ「０」が書き込まれる。一方、ビット線ＢＬｋの電位が高電位Ｖｃｃである場合、メモリセルＭＣｋｍには何らデータは書き込まれない。
【０１０３】
（４）その後、選択プレート線ＰＬｍを低電位（０ボルト）とする。これによって、ビット線ＢＬｋの電位が低電位（０ボルト）である場合、メモリセルＭＣｋｍにおいてはデータに変化はない。一方、ビット線ＢＬｋの電位が高電位Ｖｃｃである場合、メモリセルＭＣｋｍには、データ「１」が書き込まれる。
【０１０４】
（５）データの読出しを終了する場合には、次いで、ワード線ＷＬをローレベルとすることによって、選択用トランジスタＴＲｋをオフ状態とした後、ビット線ＢＬｋを０ボルトまで放電し、非選択プレート線ＰＬｊを０ボルトまで放電する。
【０１０５】
メモリセルからのデータの読出しにおいては、各メモリセルＭＣｋ１からのデータ読出しを一括して行う。そして、それぞれのセンスアンプＳＡｋから各１ビットのデータが第２段目のＫビット・レジスタＲＳ２に転送される。合計２５６ビットのデータの転送は８サイクルで完了する。
【０１０６】
以上のサイクルの間に、第１段目のＫビット・レジスタＲＳ１から３２サイクルで２５６ビットのデータをＩ／Ｏ回路に送り出す。
【０１０７】
その後、一括して、第２段目のＫビット・レジスタＲＳ２における２５６ビットのデータを、第１段目のＫビット・レジスタＲＳ１に転送する。
【０１０８】
このような動作を１６回、繰り返すことによって、メモリセルＭＣｋ１，ＭＣｋ２，ＭＣｋ３・・・・，ＭＣｋ，Ｍ−１，ＭＣｋ，Ｍからのデータの読出しが完了する。こうして、不揮発性半導体メモリ群を構成するＭ×Ｋ（＝１６×２５６＝４０９６）個のメモリセルに一括アクセスがなされる。
【０１０９】
次に、各メモリセルからデータを読み出し、各メモリセルにデータを再書込みする方法の一例を、以下、説明する。尚、一例として、メモリセルＭＣｋｍからデータを読み出すものとする。図７の（Ｂ）に動作波形を示す。尚、図７の（Ｂ）中、括弧内の数字は、以下に説明する工程の番号と対応している。
【０１１０】
（１１）待機状態では、全ビット線、全ワード線、全プレート線が接地されている。そして、接地線（図示せず）とビット線ＢＬｋとの電気的な接続を解き、ビット線ＢＬｋを浮遊状態とする。
【０１１１】
（１２）データ読出しの開始時、ワード線ＷＬをハイレベルとすることによって、選択用トランジスタＴＲｋをオン状態とする。併せて、選択プレート線ＰＬｍに高電位Ｖｃｃを印加する。また、非選択プレート線ＰＬｊを浮遊状態とする。これによって、メモリセルＭＣｋｍの記憶していたデータに依存して、ビット線ＢＬｋには高電位あるいは低電位が出現する。次に、センスアンプＳＡｋを活性化して、かかるビット線ＢＬｋの電位をデータとして読み出す。
【０１１２】
（１３）その後、ワード線ＷＬをローレベルとすることによって、選択用トランジスタＴＲｋをオフ状態とする。併せて、選択プレート線ＰＬｍを０ボルトとする。同時に、ビット線ＢＬｋをセンスアンプＳＡｋによって充放電させ、ビット線ＢＬｋにデータに依存してＶｃｃ又は０ボルトを印加する。
【０１１３】
（１４）その後、上述した（３）〜（５）を実行することによって、メモリセルＭＣｋｍに、データが再び書き込まれる。
【０１１４】
このように、２段のＫビット・レジスタを備えることによって、外部からのデータの取り込みとメモリセルへのデータの書込み、あるいは又、メモリセルからのデータの読出しと外部へのデータの送出を並列して実行することができる。
【０１１５】
また、上述のメモリセルからのデータの読出し及び再書込み方法を採用することによって、即ち、不揮発性メモリユニットのアレイブロック（不揮発性半導体メモリ群）とアクセス単位となるファイルセクターを一致させることで、外部から意識することなくディスターブの上限を規定し、データ破壊を防止することができる。尚、この手法は、実施の形態１〜実施の形態６にて説明したコンピュータ機器の動作において適用できるだけでなく、一般のファイルストレージを構成する不揮発性半導体メモリ群におけるメモリセルへのデータの書込み、あるいは又、メモリセルからの読出し及び再書込みにも適用することができる。ここで、ディスターブとは、非選択のメモリセルの強誘電体層に対して、分極が反転する方向に、即ち、保存されていたデータが劣化若しくは破壊される方向に、電界が加わる現象を指す。
【０１１６】
また、以上の説明においては、不揮発性半導体メモリ群を１６×２５６＝４０９６のメモリセルから構成したが、Ｉ／Ｏ回路を、例えば９ビット（８＋１）構成としてもよい。ここで、付加された１ビットはエラー検出用あるいはエラー補正用に用いる。このような場合には、Ｋ＝９×３２＝２８８となる。また、Ｋビット・レジスタＲＳ１，ＲＳ２として、２８８ビットのレジスタを使用する。
【０１１７】
更には、不揮発性半導体メモリを複数の不揮発性半導体メモリ群から構成し、複数の不揮発性半導体メモリ群において同一アドレスのプレート線（ｍの値が同じプレート線）を同時に作動させてもよい。例えば、上述の例において、Ｋ＝１２８として、２つの不揮発性半導体メモリ群を同時に駆動してもよい。
【０１１８】
以下、不揮発性メモリユニットの各種の変形例を説明する。
【０１１９】
［クロスポイント型不揮発性メモリユニット−変形例１］
不揮発性半導体メモリ群の等価回路図を図８に示し、２つの不揮発性メモリユニットの等価回路図を図９に示すように、２つの不揮発性メモリユニットを対として、１つのセンスアンプに接続する構成とすることができる。そして、プレート線を共通とする一対のメモリセルに相補的な１ビットのデータを記憶させる。尚、図９においては、ｋ＝１及び２のみを図示した。
【０１２０】
以下、このような構成におけるデータの書込み動作を説明する。尚、一例として、対となったメモリセルＭＣ１１，ＭＣ２１にデータを書き込むものとし、メモリセルＭＣ１１にデータ「１」を、メモリセルＭＣ２１にデータ「０」を書き込むものとする。
【０１２１】
（２１）待機状態では、ワード線、全プレート線は０ボルトとなっている。また、ビット線ＢＬ１，ＢＬ２は０ボルトにイコライズされている。尚、センスアンプＳＡ１には、書き込むべきデータが保持されているものとする。
【０１２２】
（２２）データ書込みの開始時、ビット線ＢＬ１にＶｃｃを印加し、ビット線ＢＬ２に０ボルトを印加する。
（２３）次いで、ワード線ＷＬをハイレベルとすることによって、選択用トランジスタＴＲ１，ＴＲ２をオン状態とする。併せて、選択プレート線ＰＬ１に高電位Ｖｃｃを印加し、非選択プレート線ＰＬｊ（ｊ≠１）には中間電位ＶＰＬ［＝（１／２）Ｖｃｃ］を印加する。これによって、メモリセルＭＣ２１においては、選択プレート線ＰＬ１の電位が高電位Ｖｃｃであり、ビット線ＢＬ２の電位が０ボルトであるが故に、データ「０」が書き込まれる。
（２４）その後、選択プレート線ＰＬ１を０ボルトとする。これによって、メモリセルＭＣ１１においては、選択プレート線ＰＬ１の電位が０ボルトであり、ビット線ＢＬ１の電位がＶｃｃであるが故に、データ「１」が書き込まれる。
（２５）データの書込みを終了する場合には、次いで、ワード線ＷＬをローレベルとすることによって、選択用トランジスタＴＲ１，ＴＲ２をオフ状態とした後、ビット線ＢＬ１を０ボルトまで放電し、非選択プレート線ＰＬｊを０ボルトまで放電する。
【０１２３】
次に、メモリセルからデータを読み出し、データを再書き込みする方法の一例を、以下、説明する。尚、一例として、対となったメモリセルＭＣ１１，ＭＣ２１からデータを読み出すものとし、メモリセルＭＣ１１にはデータ「１」が、メモリセルＭＣ２１にはデータ「０」が記憶されているとする。
【０１２４】
（３１）待機状態では、全ビット線、全ワード線、全プレート線が接地されている。そして、接地線（図示せず）とビット線ＢＬ１，ＢＬ２との電気的な接続を解き、ビット線ＢＬ１，ＢＬ２を浮遊状態とする。
【０１２５】
（３２）データ読出しの開始時、ワード線ＷＬをハイレベルとすることによって、選択用トランジスタＴＲ１，ＴＲ２をオン状態とする。併せて、選択プレート線ＰＬ１に高電位Ｖｃｃを印加する。また、非選択プレート線ＰＬｊを浮遊状態とする。これによって、データ「１」を記憶していたメモリセルＭＣ１１からは反転電荷が放出され、その結果、ビット線ＢＬ１，ＢＬ２の間に電位差が生じる。次に、センスアンプＳＡ１を活性化して、かかるビット線ＢＬ１，ＢＬ２の間の電位差をデータとして読み出す。
【０１２６】
（３３）その後、ワード線ＷＬをローレベルとすることによって、選択用トランジスタＴＲ１，ＴＲ２をオフ状態とする。併せて、選択プレート線ＰＬ１を０ボルトとする。同時に、ビット線ＢＬ１，ＢＬ２を、センスアンプＳＡ１によって充放電させ、ビット線ＢＬ１にはＶｃｃを印加し、ビット線ＢＬ２には０ボルトを印加する。
【０１２７】
（３４）その後、先に説明した工程（２３）を実行することによって、メモリセルＭＣ２１には、データ「０」が再び書き込まれる。
【０１２８】
（３５）次いで、先に説明した工程（２４）を実行することによって、即ち、選択プレート線ＰＬ１を０ボルトとすることによって、メモリセルＭＣ１１には、データ「１」が再び書き込まれる。
【０１２９】
（３６）データの書込みを終了する場合には、次いで、ビット線ＢＬ１，ＢＬ２を０ボルトまで放電し、非選択プレート線ＰＬｊを０ボルトまで放電する。
【０１３０】
［クロスポイント型不揮発性メモリユニット−変形例２］
不揮発性半導体メモリ群の等価回路図を図１０に示し（但し、プレート線デコーダ／ドライバＰＤ及びワード線デコーダ／ドライバＷＤの図示は省略）、２つの不揮発性メモリユニットの等価回路図を図１１に示すように、２つの不揮発性メモリユニットを対として、１つのセンスアンプに接続し、対となった不揮発性メモリユニットを構成する２つの選択用トランジスタを異なるワード線に接続し、独立して制御する構成とすることもできる。そして、プレート線を共通とする一対のメモリセルのそれぞれに１ビットのデータを記憶させる。尚、図１１においては、ｋ＝１及び２を図示した。
【０１３１】
このような構成におけるデータの書込み動作、及び、読出し／再書込み動作は、対となった不揮発性メモリユニットを構成する２つの選択用トランジスタを独立して制御することを除き（即ち、書込み動作のサイクル、及び、読出し／再書込みのサイクルが２倍になる）、実質的に前述の（１）〜（５）、（１１）〜（１４）と同様とすることができるので、詳細な説明は省略する。尚、（１２）において、データ読出しの開始時、例えば、ワード線ＷＬ１をハイレベルとすることによって選択用トランジスタＴＲ１をオン状態とし、ワード線ＷＬ２をローレベルとすることによって選択用トランジスタＴＲ２をオフ状態として、ビット線ＢＬ２に参照電位（データ「１」に基づきビット線に出現する電位と、データ「０」のに基づきビット線に出現する電位の中間）を与えることで、ビット線ＢＬ１に出現した電位を一層確実に読み出すことができる。
【０１３２】
［クロスポイント型不揮発性メモリユニット−変形例３］
ビット線の延びる方向と平行な仮想垂直面で不揮発性メモリユニットを切断したときの模式的な一部断面図を図１２に示す。更には、一対（２つ）の不揮発性メモリユニットの概念的な等価回路図を図１３の（Ａ）及び（Ｂ）に示し、図１３の（Ａ）の概念的な等価回路図のより具体的な等価回路図を図１４に示し、図１３の（Ｂ）の概念的な等価回路図のより具体的な等価回路図を図１５に示す。尚、図１４及び図１５には、２つの不揮発性メモリユニットＭＵ１，ＭＵ２（ｋ＝１，２）を図示するが、これらの不揮発性メモリユニットＭＵ１，ＭＵ２の構造は同一であり、以下においては、不揮発性メモリユニットＭＵ１に関しての説明を行う。また、図１３の（Ａ）及び（Ｂ）、図１７の（Ａ）及び（Ｂ）、図２１の（Ａ）及び（Ｂ）においては、プレート線やプレート線デコーダ／ドライバ、ワード線デコーダ／ドライバ、センスアンプの図示は省略した。
【０１３３】
この不揮発性メモリユニットＭＵ１は、
（Ａ）ビット線ＢＬ１と、
（Ｂ）選択用トランジスタＴＲ１と、
（Ｃ）それぞれがＭ個（但し、Ｍ≧２であり、図示した例ではＭ＝４）のメモリセルＭＣ１ＮＭから構成された、Ｎ個（但し、Ｎ≧２であり、図示した例ではＮ＝２）のサブメモリユニットＳＭＵ１Ｎと、
（Ｄ）Ｍ×Ｎ本のプレート線、
から成る。
【０１３４】
そして、Ｎ個のサブメモリユニットＳＭＵ１Ｎは、層間絶縁層２６を介して積層されており、各メモリセルは、第１の電極２１，３１と強誘電体層２２，３２と第２の電極２３，３３とから成り、各サブメモリユニットＳＭＵ１Ｎにおいて、メモリセルＭＣ１ＮＭの第１の電極は共通であり、該共通の第１の電極は、選択用トランジスタＴＲ１を介してビット線ＢＬ１に接続されている。具体的には、サブメモリユニットＳＭＵ１１において、メモリセルＭＣ１１Ｍの第１の電極２１は共通であり（この共通の第１の電極を第１の共通ノードＣＮ１１と呼ぶ）、共通の第１の電極２１（第１の共通ノードＣＮ１１）は、選択用トランジスタＴＲ１を介してビット線ＢＬ１に接続されている。また、サブメモリユニットＳＭＵ１２において、メモリセルＭＣ１２Ｍの第１の電極３１は共通であり（この共通の第１の電極を第２の共通ノードＣＮ１２と呼ぶ）、共通の第１の電極３１（第２の共通ノードＣＮ１２）は、選択用トランジスタＴＲ１を介してビット線ＢＬ１に接続されている。一般には、第ｎ層目（但し、ｎ＝１，２・・・，Ｎ）のサブメモリユニットＳＭＵ１ｎにおいて、第ｍ番目（但し、ｍ＝１，２・・・，Ｍ）のメモリセルＭＣ１ｎｍの第２の電極２３，３３は、第［（ｎ−１）Ｍ＋ｍ］番目のプレート線ＰＬ（ｎ−１）Ｍ＋ｍに接続されている。尚、このプレート線ＰＬ（ｎ−１）Ｍ＋ｍは、不揮発性メモリユニットＭＵ２を構成する各メモリセルの第２の電極２３，３３にも接続されている。より具体的には、各プレート線は、第２の電極２３，３３から延在しており、これらのプレート線は図示しない領域において接続されている。
【０１３５】
選択用トランジスタＴＲ１の一方のソース／ドレイン領域１４Ａはビット線ＢＬ１に接続され、選択用トランジスタＴＲ１の他方のソース／ドレイン領域１４Ｂは、絶縁層１６に設けられた第１層目の接続孔１７を介して、第１層目のサブメモリユニットＳＭＵ１１における共通の第１の電極２１（第１の共通ノードＣＮ１１）に接続されている。更には、選択用トランジスタＴＲ１の他方のソース／ドレイン領域１４Ｂは、絶縁層１６に設けられた第１層目の接続孔１７、及び、層間絶縁層２６に設けられた第２層目の接続孔２７を介して、第２層目のサブメモリユニットＳＭＵ１２における共通の第１の電極３１（第２の共通ノードＣＮ１２）に接続されている。尚、図１２中、参照番号３６Ａは絶縁膜である。
【０１３６】
ビット線ＢＬ１は、センスアンプＳＡに接続されている。また、プレート線ＰＬ（ｎ−１）Ｍ＋ｍはプレート線デコーダ／ドライバＰＤに接続されている。更には、ワード線ＷＬ（あるいはワード線ＷＬ１，ＷＬ２）は、ワード線デコーダ／ドライバＷＤに接続されている。ワード線ＷＬは、図１２の紙面垂直方向に延びている。また、不揮発性メモリユニットＭＵ１を構成するメモリセルＭＣ１１ｍの第２の電極２３は、図１２の紙面垂直方向に隣接する不揮発性メモリユニットＭＵ２を構成するメモリセルＭＣ２１ｍの第２の電極と共通であり、プレート線ＰＬ（ｎ−１）Ｍ＋ｍを兼ねている。更には、不揮発性メモリユニットＭＵ１を構成するメモリセルＭＣ１２ｍの第２の電極３３は、図１２の紙面垂直方向に隣接する不揮発性メモリユニットＭＵ２を構成するメモリセルＭＣ２２ｍの第２の電極と共通であり、プレート線ＰＬ（ｎ−１）Ｍ＋ｍを兼ねている。また、ワード線ＷＬは、不揮発性メモリユニットＭＵ１を構成する選択用トランジスタＴＲ１と、図１２の紙面垂直方向に隣接する不揮発性メモリユニットＭＵ２を構成する選択用トランジスタＴＲ２とで共通である。
【０１３７】
図１３の（Ａ）及び図１４に等価回路図を示す不揮発性メモリユニットＭＵ１，ＭＵ２において、不揮発性メモリユニットＭＵ１，ＭＵ２を構成する選択用トランジスタＴＲ１，ＴＲ２は同じワード線ＷＬに接続されている。そして、対となったメモリセルＭＣ１ｎｍ，ＭＣ２ｎｍ（ｎ＝１，２・・・，Ｎ、及び、ｍ＝１，２・・・，Ｍ）に相補的なデータが記憶される。例えば、メモリセルＭＣ１ｎｍ，ＭＣ２ｎｍ（ここで、ｍは１，２，３，４のいずれか）に記憶されたデータを読み出す場合、ワード線ＷＬを選択し、プレート線ＰＬｊ（ｍ≠ｊ）には、例えば（１／２）Ｖｃｃの電圧を印加した状態で、プレート線ＰＬ（ｎ−１）Ｍ＋ｍを駆動する。ここで、Ｖｃｃは、例えば、電源電圧である。これによって、相補的なデータが、対となったメモリセルＭＣ１ｎｍ，ＭＣ２ｎｍから選択用トランジスタＴＲ１，ＴＲ２を介して対となったビット線ＢＬ１，ＢＬ２に電圧（ビット線電位）として現れる。そして、かかる対となったビット線ＢＬ１，ＢＬ２の電圧（ビット線電位）を、センスアンプＳＡで検出する。尚、不揮発性メモリユニットＭＵ１，ＭＵ２を構成する選択用トランジスタＴＲ１，ＴＲ２を、それぞれ、異なるワード線ＷＬ１，ＷＬ２に接続し、メモリセルＭＣ１ｎｍ，ＭＣ２ｎｍを独立して制御し、対となったビット線ＢＬ１，ＢＬ２の一方に参照電位を印加することによって、メモリセルＭＣ１ｎｍ，ＭＣ２ｎｍのそれぞれからデータを読み出すこともできる。このような構成を採用する場合の等価回路図は、図１３の（Ｂ）及び図１５を参照のこと。尚、選択用トランジスタＴＲ１，ＴＲ２を同時に駆動すれば、図１３の（Ａ）及び図１４に示した回路と等価となる。このように、各メモリセルＭＣ１ｎｍ，ＭＣ２ｎｍ（ｎ＝１，２であり、ｍ＝１，２，３，４）のそれぞれに１ビットがデータとして記憶され（図１３の（Ｂ）及び図１５参照）、あるいは又、対となったメモリセルＭＣ１ｎｍ，ＭＣ２ｎｍに相補的なデータが１ビットとして記憶される（図１３の（Ａ）及び図１４参照）。実際の不揮発性半導体メモリにおいては、この１６ビットあるいは８ビットを記憶する不揮発性メモリユニットの集合がアクセス単位ユニットとしてアレイ状に配設されている。尚、Ｍの値は４に限定されない。Ｍの値は、Ｍ≧２を満足すればよく、実際的なＭの値として、例えば、２のべき数（２，４，８，１６・・・）を挙げることができる。また、Ｎの値は、Ｎ≧２を満足すればよく、実際的なＮの値として、例えば、２のべき数（２，４，８・・・）を挙げることができる。
【０１３８】
以下、この不揮発性半導体メモリの製造方法の概要を説明する。尚、他の不揮発性半導体メモリも実質的に同様の工程にて製造することができる。
【０１３９】
［工程−１００］
先ず、不揮発性メモリユニットにおける選択用トランジスタを構成するトランジスタとして機能するＭＯＳ型トランジスタを半導体基板１０に形成する。そのために、例えばＬＯＣＯＳ構造を有する素子分離領域１１を公知の方法に基づき形成する。尚、素子分離領域は、トレンチ構造を有していてもよいし、ＬＯＣＯＳ構造とトレンチ構造の組合せとしてもよい。その後、半導体基板１０の表面を例えばパイロジェニック法により酸化し、ゲート絶縁膜１２を形成する。次いで、不純物がドーピングされたポリシリコン層をＣＶＤ法にて全面に形成した後、ポリシリコン層をパターニングし、ゲート電極１３を形成する。このゲート電極１３はワード線を兼ねている。尚、ゲート電極１３をポリシリコン層から構成する代わりに、ポリサイドや金属シリサイドから構成することもできる。次に、半導体基板１０にイオン注入を行い、ＬＤＤ構造を形成する。その後、全面にＣＶＤ法にてＳｉＯ２層を形成した後、このＳｉＯ２層をエッチバックすることによって、ゲート電極１３の側面にゲートサイドウオール（図示せず）を形成する。次いで、半導体基板１０にイオン注入を施した後、イオン注入された不純物の活性化アニール処理を行うことによって、ソース／ドレイン領域１４Ａ，１４Ｂを形成する。
【０１４０】
［工程−１１０］
次いで、ＳｉＯ２から成る下層絶縁層をＣＶＤ法にて形成した後、一方のソース／ドレイン領域１４Ａの上方の下層絶縁層に開口部をＲＩＥ法にて形成する。そして、かかる開口部内を含む下層絶縁層上に不純物がドーピングされたポリシリコン層をＣＶＤ法にて形成する。これによって、コンタクトホール１５が形成される。次に、下層絶縁層上のポリシリコン層をパターニングすることによって、ビット線ＢＬ１を形成する。その後、ＢＰＳＧから成る上層絶縁層をＣＶＤ法にて全面に形成する。尚、ＢＰＳＧから成る上層絶縁層の形成後、窒素ガス雰囲気中で例えば９００゜Ｃ×２０分間、上層絶縁層をリフローさせることが好ましい。更には、必要に応じて、例えば化学的機械的研磨法（ＣＭＰ法）にて上層絶縁層の頂面を化学的及び機械的に研磨し、上層絶縁層を平坦化することが望ましい。尚、下層絶縁層と上層絶縁層を纏めて、絶縁層１６と呼ぶ。
【０１４１】
［工程−１２０］
次に、他方のソース／ドレイン領域１４Ｂの上方の絶縁層１６に開口部をＲＩＥ法にて形成した後、かかる開口部内を、不純物をドーピングしたポリシリコンで埋め込み、接続孔（コンタクトホール）１７を完成させる。ビット線ＢＬ１は、下層絶縁層上を、図の左右方向に接続孔１７と接触しないように延びている。
【０１４２】
尚、接続孔１７は、絶縁層１６に形成された開口部内に、例えば、タングステン、Ｔｉ、Ｐｔ、Ｐｄ、Ｃｕ、ＴｉＷ、ＴｉＮＷ、ＷＳｉ２、ＭｏＳｉ２等の高融点金属や金属シリサイドから成る金属配線材料を埋め込むことによって形成することもできる。接続孔１７の頂面は絶縁層１６の表面と略同じ平面に存在していることが好ましい。タングステンにて開口部を埋め込み、接続孔１７を形成する条件を、以下の表１に例示する。尚、タングステンにて開口部を埋め込む前に、Ｔｉ層及びＴｉＮ層を順に例えばマグネトロンスパッタ法にて開口部内を含む絶縁層１６の上に形成することが好ましい。ここで、Ｔｉ層及びＴｉＮ層を形成する理由は、オーミックな低コンタクト抵抗を得ること、ブランケットタングステンＣＶＤ法における半導体基板１０の損傷発生の防止、タングステンの密着性向上のためである。
【０１４３】
［表１］
［Ｔｉ層（厚さ：２０ｎｍ）のスパッタ条件］
プロセスガス：Ａｒ＝３５ｓｃｃｍ
圧力        ：０．５２Ｐａ
ＲＦパワー  ：２ｋＷ
基板の加熱  ：無し
［ＴｉＮ層（厚さ：１００ｎｍ）のスパッタ条件］
プロセスガス：Ｎ２／Ａｒ＝１００／３５ｓｃｃｍ
圧力        ：１．０Ｐａ
ＲＦパワー  ：６ｋＷ
基板の加熱  ：無し
［タングステンのＣＶＤ形成条件］
使用ガス：ＷＦ６／Ｈ２／Ａｒ＝４０／４００／２２５０ｓｃｃｍ
圧力    ：１０．７ｋＰａ
形成温度：４５０゜Ｃ
［タングステン層及びＴｉＮ層、Ｔｉ層のエッチング条件］
第１段階のエッチング：タングステン層のエッチング
使用ガス  ：ＳＦ６／Ａｒ／Ｈｅ＝１１０：９０：５ｓｃｃｍ
圧力      ：４６Ｐａ
ＲＦパワー：２７５Ｗ
第２段階のエッチング：ＴｉＮ層／Ｔｉ層のエッチング
使用ガス  ：Ａｒ／Ｃｌ２＝７５／５ｓｃｃｍ
圧力      ：６．５Ｐａ
ＲＦパワー：２５０Ｗ
【０１４４】
［工程−１３０］
次に、絶縁層１６上に、窒化チタン（ＴｉＮ）から成る密着層（図示せず）を形成することが望ましい。そして、密着層上にＩｒから成る第１の電極（下部電極）２１を構成する第１の導電材料層を、例えばスパッタ法にて形成し、第１の導電材料層及び密着層をフォトリソグラフィ技術及びドライエッチング技術に基づきパターニングすることによって、ストライプ状の第１の電極２１を得ることができる。その後、全面に、ＣＶＤ法にてＳｉＯ２膜あるいはＳｉＯ２／ＴｉＯ２膜（図示せず）を形成し、ＣＭＰ法にてこの膜を平坦化して、第１の電極２１の間がこの膜によって埋め込まれた状態（所謂ダマシン構造）を得ることができる。ＣＭＰ法においては、アルミナを含むスラリーを研磨剤として用いればよい。
【０１４５】
尚、絶縁層１６上に例えばＳｉＮ膜を形成し、次いで、第１の電極を形成すべき部分のＳｉＮ膜を選択的に除去した後、ＳｉＮ膜及び露出した絶縁層１６上に密着層、第１の導電材料層を形成し、その後、ＣＭＰ法にてＳｉＮ膜上の第１の導電材料層及び密着層を除去することによって、所謂ダマシン構造を有する第１の電極を形成することもできる。
【０１４６】
［工程−１４０］
その後、強誘電体薄膜を全面に形成し、次いで、必要に応じて強誘電体薄膜をパターニングして、強誘電体層２２を形成する。
【０１４７】
［工程−１５０］
次に、Ｉｒ層をスパッタ法にて全面に形成した後、フォトリソグラフィ技術、ドライエッチング技術に基づき、Ｉｒ層をパターニングして、強誘電体層２２上に第２の電極２３を形成し、第２の電極２３から延びるプレート線ＰＬを形成する。エッチングによって、強誘電体層２２にダメージが加わる場合には、ダメージ回復に必要とされる温度にて、その後、ダメージ回復アニール処理を行えばよい。
【０１４８】
［工程−１６０］
その後、
・層間絶縁層２６の形成及び平坦化処理
・開口部の形成及び接続孔２７の形成
・例えば、ダマシン構造を有する第１の電極３１の形成
・強誘電体層３２の形成
・第２の電極３３の形成
・絶縁膜３６Ａの形成
を、順次、行う。
【０１４９】
尚、各第２の電極２３，３３はプレート線を兼ねていなくともよい。この場合には、例えば、絶縁層１６及び強誘電体層２２の上に上層絶縁層を形成した後、上層絶縁層上にプレート線を形成し、併せて、第２の電極２３とプレート線とを、上層絶縁層に設けられた接続孔（ビアホール）によって接続すればよい。
【０１５０】
例えば、Ｂｉ２ＳｒＴａ２Ｏ９から成る強誘電体薄膜の形成条件を、以下の表２に例示する。尚、表２中、「ｔｈｄ」は、テトラメチルヘプタンジオネートの略である。また、表２に示したソース原料はテトラヒドロフラン（ＴＨＦ）を主成分とする溶媒中に溶解されている。
【０１５１】
2004164185.tif 000003
【０１５２】
あるいは又、Ｂｉ２ＳｒＴａ２Ｏ９から成る強誘電体薄膜をパルスレーザアブレーション法、ゾル−ゲル法、あるいはＲＦスパッタ法にて全面に形成することもできる。これらの場合の形成条件を、以下の表３、表４、表５に例示する。尚、ゾル−ゲル法によって厚い強誘電体薄膜を形成する場合、所望の回数、スピンコート及び乾燥、あるいはスピンコート及び焼成（又は、アニール処理）を繰り返せばよい。
【０１５３】
［表３］
［パルスレーザアブレーション法による形成］
ターゲット：Ｂｉ２ＳｒＴａ２Ｏ９
使用レーザ：ＫｒＦエキシマレーザ（波長２４８ｎｍ、パルス幅２５ｎ秒、５Ｈｚ）
形成温度  ：４００〜８００゜Ｃ
酸素濃度  ：３Ｐａ
【０１５４】
2004164185.tif 000004
【０１５５】
［表５］
［ＲＦスパッタ法による形成］
ターゲット：Ｂｉ２ＳｒＴａ２Ｏ９セラミックターゲット
ＲＦパワー：１．２Ｗ〜２．０Ｗ／ターゲット１ｃｍ２
雰囲気圧力：０．２〜１．３Ｐａ
形成温度  ：室温〜６００゜Ｃ
プロセスガス：Ａｒ／Ｏ２の流量比＝２／１〜９／１
【０１５６】
強誘電体層を、ＰＺＴあるいはＰＬＺＴから構成するときの、マグネトロンスパッタ法によるＰＺＴあるいはＰＬＺＴの形成条件を以下の表６に例示する。あるいは又、ＰＺＴやＰＬＺＴを、反応性スパッタ法、電子ビーム蒸着法、ゾル−ゲル法（表７の条件を参照）、ＭＯＣＶＤ法（表８の条件を参照）、パルスレーザアブレーション法（表９の条件を参照）にて形成することもできる。
【０１５７】
［表６］
［マグネトロンスパッタ法］
ターゲット  ：ＰＺＴあるいはＰＬＺＴ
プロセスガス：Ａｒ／Ｏ２＝９０体積％／１０体積％
圧力        ：４Ｐａ
パワー      ：５０Ｗ
形成温度    ：５００゜Ｃ
【０１５８】
2004164185.tif 000005
【０１５９】
2004164185.tif 000006
【０１６０】
［表９］
［パルスレーザアブレーション法］
ターゲット：ＰＺＴ又はＰＬＺＴ
使用レーザ：ＫｒＦエキシマレーザ（波長２４８ｎｍ、パルス幅２５ｎ秒、３Ｈｚ）
出力エネルギー：４００ｍＪ（１．１Ｊ／ｃｍ２）
形成温度  ：５５０〜６００゜Ｃ
酸素濃度  ：４０〜１２０Ｐａ
【０１６１】
［クロスポイント型不揮発性メモリユニット−変形例４］
ビット線の延びる方向と平行な仮想垂直面で不揮発性メモリユニットを切断したときの模式的な一部断面図を図１６に示す。更には、この不揮発性半導体メモリにおける不揮発性メモリユニットの概念的な等価回路図を図１７の（Ａ）及び（Ｂ）に示し、図１７の（Ａ）の概念的な等価回路図のより具体的な等価回路図を図１８に示し、図１７の（Ｂ）の概念的な等価回路図のより具体的な等価回路図を図１９に示す。尚、図１８及び図１９には、２つの不揮発性メモリユニットＭＵ１，ＭＵ２を図示するが、これらの不揮発性メモリユニットＭＵ１，ＭＵ２の構造は同一であり、以下においては、不揮発性メモリユニットＭＵ１に関しての説明を行う。
【０１６２】
この不揮発性メモリユニットＭＵ１は、
（Ａ）ビット線ＢＬ１と、
（Ｂ）Ｎ個（但し、Ｎ≧２であり、図示した例ではＮ＝２）の選択用トランジスタＴＲ１Ｎと、
（Ｃ）それぞれがＭ個（但し、Ｍ≧２であり、図示した例ではＭ＝４）のメモリセルＭＣ１ＮＭから構成された、Ｎ個のサブメモリユニットＳＭＵ１Ｎと、
（Ｄ）Ｍ本のプレート線ＰＬＭ、
から成る。
【０１６３】
そして、Ｎ個のサブメモリユニットＳＭＵ１Ｎは、層間絶縁層２６を介して積層されている。各メモリセルは、第１の電極と強誘電体層と第２の電極とから成る。具体的には、第１層目のサブメモリユニットＳＭＵ１１を構成する各メモリセルＭＣ１１Ｍは、第１の電極２１と強誘電体層２２と第２の電極２３とから成り、第２層目のサブメモリユニットＳＭＵ１２を構成する各メモリセルＭＣ１２Ｍは、第１の電極３１と強誘電体層３２と第２の電極３３とから成る。更には、各サブメモリユニットＳＭＵ１ｎにおいて、メモリセルＭＣ１ｎｍの第１の電極２１，３１は共通である。具体的には、第１層目のサブメモリユニットＳＭＵ１１において、メモリセルＭＣ１１Ｍの第１の電極２１は共通である。この共通の第１の電極２１を第１の共通ノードＣＮ１１と呼ぶ場合がある。また、第２層目のサブメモリユニットＳＭＵ１２において、メモリセルＭＣ１２Ｍの第１の電極３１は共通である。この共通の第１の電極３１を第２の共通ノードＣＮ１２と呼ぶ場合がある。一般には、第ｎ層目（但し、ｎ＝１，２・・・，Ｎ）のサブメモリユニットＳＭＵ１ｎにおいて、第ｍ番目（但し、ｍ＝１，２・・・，Ｍ）のメモリセルの第２の電極２３，３３は、サブメモリユニットＳＭＵ１ｎ間で共通とされた第ｍ番目のプレート線ＰＬｍに接続されている。より具体的には、各プレート線は、第２の電極２３，３３から延在しており、これらのプレート線は図示しない領域において接続されている。
【０１６４】
第ｎ層目（但し、ｎ＝１，２・・・，Ｎ）のサブメモリユニットＳＭＵ１ｎにおける共通の第１の電極は、第ｎ番目の選択用トランジスタＴＲ１ｎを介してビット線ＢＬ１に接続されている。具体的には、各選択用トランジスタＴＲ１１，ＴＲ１２の一方のソース／ドレイン領域１４Ａはビット線ＢＬ１に接続され、第１番目の選択用トランジスタＴＲ１１の他方のソース／ドレイン領域１４Ｂは、絶縁層１６に設けられた第１層目の接続孔１７を介して、第１層目のサブメモリユニットＳＭＵ１１における共通の第１の電極２１（第１の共通ノードＣＮ１１）に接続されている。また、第２番目の選択用トランジスタＴＲ１２の他方のソース／ドレイン領域１４Ｂは、絶縁層１６に設けられた第１層目の接続孔１７、パッド部２５、及び、層間絶縁層２６に設けられた第２層目の接続孔２７を介して、第２層目のサブメモリユニットＳＭＵ１２における共通の第１の電極３１（第２の共通ノードＣＮ１２）に接続されている。
【０１６５】
ビット線ＢＬ１は、センスアンプＳＡに接続されている。また、プレート線ＰＬＭはプレート線デコーダ／ドライバＰＤに接続されている。更には、ワード線ＷＬ１，ＷＬ２（あるいはワード線ＷＬ１１，ＷＬ１２，ＷＬ２１，ＷＬ２２）は、ワード線デコーダ／ドライバＷＤに接続されている。ワード線ＷＬ１，ＷＬ２は、図１６の紙面垂直方向に延びている。また、不揮発性メモリユニットＭＵ１を構成するメモリセルＭＣ１１ｍの第２の電極２３は、図１６の紙面垂直方向に隣接する不揮発性メモリユニットＭＵ２を構成するメモリセルＭＣ２１ｍの第２の電極と共通であり、プレート線ＰＬｍを兼ねている。更には、不揮発性メモリユニットＭＵ１を構成するメモリセルＭＣ１２ｍの第２の電極３３は、図１６の紙面垂直方向に隣接する不揮発性メモリユニットＭＵ２を構成するメモリセルＭＣ２２ｍの第２の電極と共通であり、プレート線ＰＬｍを兼ねている。これらのプレート線ＰＬｍは、図示しない領域において接続されている。また、ワード線ＷＬ１は、不揮発性メモリユニットＭＵ１を構成する選択用トランジスタＴＲ１１と、図１６の紙面垂直方向に隣接する不揮発性メモリユニットＭＵ２を構成する選択用トランジスタＴＲ２１とで共通である。更には、ワード線ＷＬ２は、不揮発性メモリユニットＭＵ１を構成する選択用トランジスタＴＲ１２と、図１６の紙面垂直方向に隣接する不揮発性メモリユニットＭＵ２を構成する選択用トランジスタＴＲ２２とで共通である。
【０１６６】
図１７の（Ａ）及び図１８に等価回路図を示す不揮発性メモリユニットＭＵ１，ＭＵ２において、不揮発性メモリユニットＭＵ１，ＭＵ２を構成する選択用トランジスタＴＲ１ｎ，ＴＲ２ｎは同じワード線ＷＬｎに接続されている。そして、対となったメモリセルＭＣ１ｎｍ，ＭＣ２ｎｍ（ｎ＝１，２、及び、ｍ＝１，２・・・，Ｍ）に相補的なデータが記憶される。例えば、メモリセルＭＣ１１ｍ，ＭＣ２１ｍ（ここで、ｍは１，２，３，４のいずれか）に記憶されたデータを読み出す場合、ワード線ＷＬ１を選択し、プレート線ＰＬｊ（ｍ≠ｊ）には、例えば（１／２）Ｖｃｃの電圧を印加した状態で、プレート線ＰＬｍを駆動する。これによって、相補的なデータが、対となったメモリセルＭＣ１１ｍ，ＭＣ２１ｍから選択用トランジスタＴＲ１１，ＴＲ２１を介して対となったビット線ＢＬ１，ＢＬ２に電圧（ビット線電位）として現れる。そして、かかる対となったビット線ＢＬ１，ＢＬ２の電圧（ビット線電位）を、センスアンプＳＡで検出する。尚、不揮発性メモリユニットＭＵ１，ＭＵ２を構成する選択用トランジスタＴＲ１１，ＴＲ１２，ＴＲ２１，ＴＲ２２を、それぞれ、異なるワード線ＷＬ１１，ＷＬ１２，ＷＬ２１，ＷＬ２２に接続し、メモリセルＭＣ１ｎｍ，ＭＣ２ｎｍを独立して制御し、対となったビット線ＢＬ１，ＢＬ２の一方に参照電位を印加することによって、メモリセルＭＣ１ｎｍ，ＭＣ２ｎｍのそれぞれからデータを読み出すこともできる。このような構成を採用する場合の等価回路図は、図１７の（Ｂ）及び図１９を参照のこと。尚、選択用トランジスタＴＲ１１，ＴＲ２１を同時に駆動し、選択用トランジスタＴＲ１２，ＴＲ２２を同時に駆動すれば、図１７の（Ａ）及び図１８に示した回路と等価となる。このように、各メモリセルＭＣ１ｎｍ，ＭＣ２ｎｍ（ｎ＝１，２であり、ｍ＝１，２，３，４）のそれぞれに１ビットがデータとして記憶され（図１７の（Ｂ）及び図１９参照）、あるいは又、対となったメモリセルＭＣ１ｎｍ，ＭＣ２ｎｍに相補的なデータが１ビットとして記憶される（図１７の（Ａ）及び図１８参照）。実際の不揮発性半導体メモリにおいては、この１６ビットあるいは８ビットを記憶する不揮発性メモリユニットの集合がアクセス単位ユニットとしてアレイ状に配設されている。尚、Ｍの値は４に限定されない。Ｍの値は、Ｍ≧２を満足すればよく、実際的なＭの値として、例えば、２のべき数（２，４，８，１６・・・）を挙げることができる。また、Ｎの値は、Ｎ≧２を満足すればよく、実際的なＮの値として、例えば、２のべき数（２，４，８・・・）を挙げることができる。
【０１６７】
［クロスポイント型不揮発性メモリユニット−変形例５］
ビット線の延びる方向と平行な仮想垂直面で不揮発性メモリユニットを切断したときの模式的な一部断面図を図２０に示す。更には、不揮発性メモリユニットの概念的な等価回路図を図２１の（Ａ）及び（Ｂ）に示し、具体的な等価回路図を図２２に示す。尚、図２１の（Ａ）及び（Ｂ）には、２つの不揮発性メモリユニットＭＵ１，ＭＵ２を図示するが、これらの不揮発性メモリユニットＭＵ１，ＭＵ２の構造は同一であり、以下においては、不揮発性メモリユニットＭＵ１に関しての説明を行う。
【０１６８】
この不揮発性メモリユニットＭＵ１は、
（Ａ）Ｎ本（但し、Ｎ≧２であり、図示した例ではＮ＝２）のビット線ＢＬ１Ｎと、
（Ｂ）Ｎ個の選択用トランジスタＴＲ１Ｎと、
（Ｃ）それぞれがＭ個（但し、Ｍ≧２であり、図示した例ではＭ＝４）のメモリセルＭＣ１ＮＭから構成された、Ｎ個のサブメモリユニットＳＭＵ１Ｎと、
（Ｄ）Ｍ本のプレート線ＰＬＭ、
から成る。
【０１６９】
そして、Ｎ個のサブメモリユニットＳＭＵ１Ｎは、層間絶縁層２６を介して積層されている。各メモリセルは、第１の電極と強誘電体層と第２の電極とから成る。具体的には、第１層目のサブメモリユニットＳＭＵ１１を構成する各メモリセルＭＣ１１Ｍは、第１の電極２１と強誘電体層２２と第２の電極２３とから成り、第２層目のサブメモリユニットＳＭＵ１２を構成する各メモリセルＭＣ１２Ｍは、第１の電極３１と強誘電体層３２と第２の電極３３とから成る。更には、各サブメモリユニットＳＭＵ１ｎにおいて、メモリセルＭＣ１ｎｍの第１の電極２１，３１は共通である。具体的には、第１層目のサブメモリユニットＳＭＵ１１において、メモリセルＭＣ１１Ｍの第１の電極２１は共通である。この共通の第１の電極２１を第１の共通ノードＣＮ１１と呼ぶ場合がある。また、第２層目のサブメモリユニットＳＭＵ１２において、メモリセルＭＣ１２Ｍの第１の電極３１は共通である。この共通の第１の電極３１を第２の共通ノードＣＮ１２と呼ぶ場合がある。一般には、第ｎ層目（但し、ｎ＝１，２・・・，Ｎ）のサブメモリユニットＳＭＵ１ｎにおいて、第ｍ番目（但し、ｍ＝１，２・・・，Ｍ）のメモリセルの第２の電極２３，３３は、サブメモリユニットＳＭＵ１ｎ間で共通とされた第ｍ番目のプレート線ＰＬｍに接続されている。より具体的には、各プレート線は、第２の電極２３，３３から延在しており、これらのプレート線は図示しない領域において接続されている。
【０１７０】
第ｎ層目（但し、ｎ＝１，２・・・，Ｎ）のサブメモリユニットＳＭＵ１ｎにおける共通の第１の電極は、第１番目の選択用トランジスタＴＲ１１を介して第１番目のビット線ＢＬ１１に接続されている。具体的には、第ｎ番目の選択用トランジスタＴＲ１ｎの一方のソース／ドレイン領域１４Ａは第ｎ番目のビット線ＢＬ１ｎに接続され、第１番目の選択用トランジスタＴＲ１１の他方のソース／ドレイン領域１４Ｂは、絶縁層１６に設けられた第１層目の接続孔１７を介して、第１層目のサブメモリユニットＳＭＵ１１における共通の第１の電極２１（第１の共通ノードＣＮ１１）に接続されている。また、第２番目の選択用トランジスタＴＲ１２の他方のソース／ドレイン領域１４Ｂは、絶縁層１６に設けられた第１層目の接続孔１７、パッド部２５、及び、層間絶縁層２６に設けられた第２層目の接続孔２７を介して、第２層目のサブメモリユニットＳＭＵ１２における共通の第１の電極３１（第２の共通ノードＣＮ１２）に接続されている。
【０１７１】
ビット線ＢＬ１ｎは、センスアンプＳＡに接続されている。また、プレート線ＰＬＭはプレート線デコーダ／ドライバＰＤに接続されている。更には、ワード線ＷＬ１，ＷＬ２（あるいはワード線ＷＬ１１，ＷＬ１２，ＷＬ２１，ＷＬ２２）は、ワード線デコーダ／ドライバＷＤに接続されている。ワード線ＷＬ１，ＷＬ２は、図２０の紙面垂直方向に延びている。また、不揮発性メモリユニットＭＵ１を構成するメモリセルＭＣ１１ｍの第２の電極２３は、図２０の紙面垂直方向に隣接する不揮発性メモリユニットＭＵ２を構成するメモリセルＭＣ２１ｍの第２の電極と共通であり、プレート線ＰＬｍを兼ねている。更には、不揮発性メモリユニットＭＵ１を構成するメモリセルＭＣ１２ｍの第２の電極３３は、図２０の紙面垂直方向に隣接する不揮発性メモリユニットＭＵ２を構成するメモリセルＭＣ２２ｍの第２の電極と共通であり、プレート線ＰＬｍを兼ねている。これらのプレート線ＰＬｍは、図示しない領域において接続されている。また、ワード線ＷＬ１は、不揮発性メモリユニットＭＵ１を構成する選択用トランジスタＴＲ１１と、図２０の紙面垂直方向に隣接する不揮発性メモリユニットＭＵ２を構成する選択用トランジスタＴＲ２１とで共通である。更には、ワード線ＷＬ２は、不揮発性メモリユニットＭＵ１を構成する選択用トランジスタＴＲ１２と、図２０の紙面垂直方向に隣接する不揮発性メモリユニットＭＵ２を構成する選択用トランジスタＴＲ２２とで共通である。
【０１７２】
図２１の（Ａ）及び図２２に等価回路図を示す不揮発性メモリユニットＭＵ１，ＭＵ２においては、不揮発性メモリユニットＭＵ１，ＭＵ２を構成する選択用トランジスタＴＲ１１，ＴＲ２１は同じワード線ＷＬ１に接続され、選択用トランジスタＴＲ１２，ＴＲ２２は同じワード線ＷＬ２に接続されている。そして、対となったメモリセルＭＣ１ｎｍ，ＭＣ２ｎｍ（ｎ＝１，２、及び、ｍ＝１，２・・・，Ｍ）に相補的なデータが記憶される。例えば、メモリセルＭＣ１１ｍ，ＭＣ２１ｍ（ここで、ｍは１，２，３，４のいずれか）に記憶されたデータを読み出す場合、ワード線ＷＬ１を選択し、プレート線ＰＬｊ（ｍ≠ｊ）には、例えば（１／２）Ｖｃｃの電圧を印加した状態で、プレート線ＰＬｍを駆動する。これによって、相補的なデータが、対となったメモリセルＭＣ１１ｍ，ＭＣ２１ｍから選択用トランジスタＴＲ１１，ＴＲ２１を介して対となったビット線ＢＬ１１，ＢＬ２１に電圧（ビット線電位）として現れる。そして、かかる対となったビット線ＢＬ１１，ＢＬ２１の電圧（ビット線電位）を、センスアンプＳＡで検出する。尚、不揮発性メモリユニットＭＵ１，ＭＵ２を構成する選択用トランジスタＴＲ１１，ＴＲ１２，ＴＲ２１，ＴＲ２２を、それぞれ、異なるワード線ＷＬ１１，ＷＬ１２，ＷＬ２１，ＷＬ２２に接続し、メモリセルＭＣ１ｎｍ，ＭＣ２ｎｍを独立して制御し、対となったビット線ＢＬ１１，ＢＬ２１、あるいは、対となったビット線ＢＬ１２，ＢＬ２２の一方に参照電位を印加することによって、メモリセルＭＣ１ｎｍ，ＭＣ２ｎｍのそれぞれからデータを読み出すこともできる。このような構成を採用する場合の等価回路図は、図２１の（Ｂ）及び図２２を参照のこと。尚、選択用トランジスタＴＲ１１，ＴＲ２１を同時に駆動し、選択用トランジスタＴＲ１２，ＴＲ２２を同時に駆動すれば、図２１の（Ａ）に示した回路と等価となる。このように、各メモリセルＭＣ１ｎｍ，ＭＣ２ｎｍ（ｎ＝１，２であり、ｍ＝１，２，３，４）のそれぞれに１ビットがデータとして記憶され（図２１の（Ｂ）参照）、あるいは又、対となったメモリセルＭＣ１ｎｍ，ＭＣ２ｎｍに相補的なデータが１ビットとして記憶される（図２１の（Ａ）参照）。実際の不揮発性半導体メモリにおいては、この１６ビットあるいは８ビットを記憶する不揮発性メモリユニットの集合がアクセス単位ユニットとしてアレイ状に配設されている。尚、Ｍの値は４に限定されない。Ｍの値は、Ｍ≧２を満足すればよく、実際的なＭの値として、例えば、２のべき数（２，４，８，１６・・・）を挙げることができる。また、Ｎの値は、Ｎ≧２を満足すればよく、実際的なＮの値として、例えば、２のべき数（２，４，８・・・）を挙げることができる。
【０１７３】
あるいは又、図２１の（Ａ）及び図２２に等価回路図を示す不揮発性メモリユニットＭＵ１において、例えば、対となったメモリセルＭＣ１１ｍ，ＭＣ１２ｍ（ｍ＝１，２・・・，Ｍ）に相補的なデータを記憶してもよい。例えば、メモリセルＭＣ１１ｍ，ＭＣ１２ｍ（ここで、ｍは１，２，３，４のいずれか）に記憶されたデータを読み出す場合、ワード線ＷＬ１，ＷＬ２を選択し、プレート線ＰＬｊ（ｍ≠ｊ）には、例えば（１／２）Ｖｃｃの電圧を印加した状態で、プレート線ＰＬｍを駆動する。これによって、相補的なデータが、対となったメモリセルＭＣ１１ｍ，ＭＣ１２ｍから選択用トランジスタＴＲ１１，ＴＲ１２を介して対となったビット線ＢＬ１１，ＢＬ１２に電圧（ビット線電位）として現れる。そして、かかる対となったビット線ＢＬ１１，ＢＬ１２の電圧（ビット線電位）を、センスアンプＳＡで検出する。尚、メモリセルＭＣ１１ｍ，ＭＣ１２ｍを独立して制御し、対となったビット線ＢＬ１１，ＢＬ１２の一方に参照電位を印加することによって、メモリセルＭＣ１１ｍ，ＭＣ１２ｍのそれぞれからデータを読み出すこともできる。このような構成を採用する場合の等価回路図は、図２１の（Ｂ）及び図２２を参照のこと。
【０１７４】
［クロスポイント型不揮発性メモリユニット−変形例６］
［クロスポイント型不揮発性メモリユニット−変形例４］において説明した不揮発性メモリユニットを、図２３に示す構造のように変形することもできる。尚、等価回路図を図２４に示す。
【０１７５】
この不揮発性メモリユニットは、センスアンプＳＡに接続されているビット線ＢＬ１と、ＭＯＳ型ＦＥＴから構成されたＮ個（但し、Ｎ≧２であり、この例においてはＮ＝４）の選択用トランジスタＴＲ１１，ＴＲ１２，ＴＲ１３，ＴＲ１４と、Ｎ個のサブメモリユニットＳＭＵ１１，ＳＭＵ１２，ＳＭＵ１３，ＳＭＵ１４と、プレート線から構成されている。第１層目のサブメモリユニットＳＭＵ１１は、Ｍ個（但し、Ｍ≧２であり、この例においてはＭ＝８）のメモリセルＭＣ１１ｍ（ｍ＝１，２，・・・，８）から構成されている。また、第２層目のサブメモリユニットＳＭＵ１２も、Ｍ個（Ｍ＝８）のメモリセルＭＣ１２ｍ（ｍ＝１，２・・・，８）から構成されている。更には、第３層目のサブメモリユニットＳＭＵ１３も、Ｍ個（Ｍ＝８）のメモリセルＭＣ１３ｍ（ｍ＝１，２・・・，８）から構成され、第４層目のサブメモリユニットＳＭＵ１４も、Ｍ個（Ｍ＝８）のメモリセルＭＣ１４ｍ（ｍ＝１，２・・・，８）から構成されている。プレート線の数は、Ｍ本（この例においては８本）であり、ＰＬｍ（ｍ＝１，２・・・，８）で表している。選択用トランジスタＴＲ１ｎのゲート電極に接続されたワード線ＷＬ１ｎは、ワード線デコーダ／ドライバＷＤに接続されている。一方、各プレート線ＰＬｍは、プレート線デコーダ／ドライバＰＤに接続されている。
【０１７６】
また、第１層目のサブメモリユニットＳＭＵ１１を構成する各メモリセルＭＣ１１ｍは、第１の電極２１Ａと強誘電体層２２Ａと第２の電極２３とから成り、第２層目のサブメモリユニットＳＭＵ１２を構成する各メモリセルＭＣ１２ｍは、第１の電極２１Ｂと強誘電体層２２Ｂと第２の電極２３とから成り、第３層目のサブメモリユニットＳＭＵ１３を構成する各メモリセルＭＣ１３ｍは、第１の電極３１Ａと強誘電体層３２Ａと第２の電極３３とから成り、第４層目のサブメモリユニットＳＭＵ１４を構成する各メモリセルＭＣ１４ｍは、第１の電極３１Ｂと強誘電体層３２Ｂと第２の電極３３とから成る。そして、各サブメモリユニットＳＭＵ１１，ＳＭＵ１２，ＳＭＵ１３，ＳＭＵ１４において、メモリセルの第１の電極２１Ａ，２１Ｂ，３１Ａ，３１Ｂは共通である。この共通の第１の電極２１Ａ，２１Ｂ，３１Ａ，３１Ｂを、便宜上、共通ノードＣＮ１１，ＣＮ１２，ＣＮ１３，ＣＮ１４と呼ぶ。
【０１７７】
ここで、第１層目のサブメモリユニットＳＭＵ１１における共通の第１の電極２１Ａ（第１の共通ノードＣＮ１１）は、第１番目の選択用トランジスタＴＲ１１を介してビット線ＢＬ１に接続されている。また、第２層目のサブメモリユニットＳＭＵ１２における共通の第１の電極２１Ｂ（第２の共通ノードＣＮ１２）は、第２番目の選択用トランジスタＴＲ１２を介してビット線ＢＬ１に接続されている。更には、第３層目のサブメモリユニットＳＭＵ１３における共通の第１の電極３１Ａ（第３の共通ノードＣＮ１３）は、第３番目の選択用トランジスタＴＲ１３を介してビット線ＢＬ１に接続されている。また、第４層目のサブメモリユニットＳＭＵ１４における共通の第１の電極３１Ｂ（第４の共通ノードＣＮ１４）は、第４番目の選択用トランジスタＴＲ１４を介してビット線ＢＬ１に接続されている。
【０１７８】
また、第１層目のサブメモリユニットＳＭＵ１１を構成するメモリセルＭＣ１１ｍと、第２層目のサブメモリユニットＳＭＵ１２を構成するメモリセルＭＣ１２ｍは、第２の電極２３を共有しており、この共有された第ｍ番目の第２の電極２３はプレート線ＰＬｍに接続されている。更には、第３層目のサブメモリユニットＳＭＵ１３を構成するメモリセルＭＣ１３ｍと、第４層目のサブメモリユニットＳＭＵ１４を構成するメモリセルＭＣ１４ｍは、第２の電極３３を共有しており、この共有された第ｍ番目の第２の電極３３はプレート線ＰＬｍに接続されている。具体的には、この共有された第ｍ番目の第２の電極２３の延在部からプレート線ＰＬｍが構成され、この共有された第ｍ番目の第２の電極３３の延在部からプレート線ＰＬｍが構成されており、各プレート線ＰＬｍは図示しない領域で接続されている。
【０１７９】
この不揮発性メモリユニットにおいては、サブメモリユニットＳＭＵ１１，ＳＭＵ１２とサブメモリユニットＳＭＵ１３，ＳＭＵ１４は、層間絶縁層２６を介して積層されている。サブメモリユニットＳＭＵ１４は絶縁膜３６Ａで被覆されている。また、サブメモリユニットＳＭＵ１１は、半導体基板１０の上方に絶縁層１６を介して形成されている。半導体基板１０には素子分離領域１１が形成されている。また、選択用トランジスタＴＲ１１，ＴＲ１２，ＴＲ１３，ＴＲ１４は、ゲート絶縁膜１２、ゲート電極１３、ソース／ドレイン領域１４Ａ，１４Ｂから構成されている。そして、第１の選択用トランジスタＴＲ１１、第２の選択用トランジスタＴＲ１２、第３の選択用トランジスタＴＲ１３、第４の選択用トランジスタＴＲ１４の一方のソース／ドレイン領域１４Ａはコンタクトホール１５を介してビット線ＢＬ１に接続されている。また、第１の選択用トランジスタＴＲ１１の他方のソース／ドレイン領域１４Ｂは、絶縁層１６に形成された開口部中に設けられた接続孔１７を介して第１の共通ノードＣＮ１１に接続されている。更には、第２の選択用トランジスタＴＲ１２の他方のソース／ドレイン領域１４Ｂは、接続孔１７を介して第２の共通ノードＣＮ１２に接続されている。また、第３の選択用トランジスタＴＲ１３の他方のソース／ドレイン領域１４Ｂは、接続孔１７、パッド部２５、層間絶縁層２６に形成された開口部中に設けられた接続孔２７を介して第３の共通ノードＣＮ１３に接続されている。更には、第４の選択用トランジスタＴＲ１４の他方のソース／ドレイン領域１４Ｂは、接続孔１７、パッド部２５、接続孔２７を介して第４の共通ノードＣＮ１４に接続されている。
【０１８０】
［クロスポイント型不揮発性メモリユニット−変形例７］
例えば、図２５に示すように、［クロスポイント型不揮発性メモリユニット−変形例４］の不揮発性メモリユニットの変形例として、第１の電極２１’，３１’を上部電極とし、第２の電極２３’，３３’を下部電極とすることもできる。このような構造は、他のクロスポイント型不揮発性メモリユニットにも適用することができる。
【０１８１】
［クロスポイント型不揮発性メモリユニット−変形例８］
以上に説明した各種のクロスポイント型不揮発性メモリユニットを、特開２００２−１９７８５７に開示された所謂ゲインセル型とすることもできる。このような不揮発性メモリユニットの等価回路図を図２６に示し、不揮発性メモリユニットを構成する各種のトランジスタの模式的なレイアウトを図２７に示し、不揮発性メモリユニットの模式的な一部断面図を図２８及び図２９に示す。尚、図２７において、各種のトランジスタの領域を点線で囲み、活性領域及び配線を実線で示し、ゲート電極あるいはワード線を一点鎖線で示した。また、図２８に示す不揮発性メモリユニットの模式的な一部断面図は、図２７の線Ａ−Ａに沿った模式的な一部断面図であり、図２９に示す不揮発性メモリユニットの模式的な一部断面図は、図２７の線Ｂ−Ｂに沿った模式的な一部断面図である。
【０１８２】
図６に示したクロスポイント型不揮発性メモリユニットから構成された不揮発性メモリユニットにゲインセル型を適用した例を、以下に説明する。この不揮発性メモリユニットは、例えば、ビット線ＢＬと、書込用トランジスタ示した（図６に不揮発性メモリユニットにおける選択用トランジスタである）ＴＲＷと、Ｍ個（但し、Ｍ≧２であり、例えば、Ｍ＝８）のメモリセルＭＣＭから構成され、例えば層間絶縁層を介して積層されたＮ個のサブメモリユニットＳＭＵと、Ｍ本のプレート線ＰＬＭから成る不揮発性メモリユニットＭＵから構成されている。そして、各メモリセルＭＣＭは、第１の電極２１と強誘電体層２２と第２の電極２３とから成り、サブメモリユニットＳＭＵを構成するメモリセルＭＣＭの第１の電極２１は、サブメモリユニットＳＭＵにおいて共通であり、この共通の第１の電極（共通ノードＣＮ）は、書込用トランジスタＴＲＷを介してビット線ＢＬに接続され、各メモリセルＭＣｍを構成する第２の電極２３はプレート線ＰＬｍに接続されている。メモリセルＭＣＭは層間絶縁層２６によって被覆されている。尚、不揮発性メモリユニットのサブメモリユニットＳＭＵを構成するメモリセルの数（Ｍ）は８個に限定されず、一般には、Ｍ≧２を満足すればよく、２のべき数（Ｍ＝２，４，８，１６・・・）とすることが好ましい。
【０１８３】
更には、共通の第１の電極の電位変化を検出し、該検出結果をビット線に電流又は電圧として伝達する信号検出回路を備えている。言い換えれば、検出用トランジスタＴＲＳ、及び、読出用トランジスタＴＲＲを備えている。信号検出回路は、検出用トランジスタＴＲＳ及び読出用トランジスタＴＲＲから構成されている。そして、検出用トランジスタＴＲＳの一端は所定の電位Ｖｃｃを有する配線（例えば、不純物層から構成された電源線）に接続され、他端は読出用トランジスタＴＲＲを介してビット線ＢＬに接続され、各メモリセルＭＣｍに記憶されたデータの読出し時、読出用トランジスタＴＲＲが導通状態とされ、各メモリセルＭＣｍに記憶されたデータに基づき共通の第１の電極（共通ノードＣＮ）に生じた電位により、検出用トランジスタＴＲＳの動作が制御される。
【０１８４】
具体的には、各種のトランジスタはＭＯＳ型ＦＥＴから構成されており、書込用トランジスタ（選択用トランジスタ）ＴＲＷの一方のソース／ドレイン領域は絶縁層１６に形成されたコンタクトホール１５を介してビット線ＢＬに接続され、他方のソース／ドレイン領域は、絶縁層１６に形成された開口部中に設けられた接続孔１７を介して共通の第１の電極（共通ノードＣＮ）に接続されている。また、検出用トランジスタＴＲＳの一方のソース／ドレイン領域は、所定の電位Ｖｃｃを有する配線に接続され、他方のソース／ドレイン領域は、読出用トランジスタＴＲＲの一方のソース／ドレイン領域に接続されている。より具体的には、検出用トランジスタＴＲＳの他方のソース／ドレイン領域と読出用トランジスタＴＲＲの一方のソース／ドレイン領域とは、１つのソース／ドレイン領域を占めている。更には、読出用トランジスタＴＲＲの他方のソース／ドレイン領域はコンタクトホール１５を介してビット線ＢＬに接続され、更に、共通の第１の電極（共通ノードＣＮ、あるいは、書込用トランジスタＴＲＷの他方のソース／ドレイン領域）は、開口部中に設けられた接続孔１７Ａ、ワード線ＷＬＳを介して検出用トランジスタＴＲＳのゲート電極に接続されている。また、書込用トランジスタＴＲＷのゲート電極に接続されたワード線ＷＬＷ及び読出用トランジスタＴＲＲのゲート電極に接続されたワード線ＷＬＲは、ワード線デコーダ／ドライバＷＤに接続されている。一方、各プレート線ＰＬｍは、プレート線デコーダ／ドライバＰＤに接続されている。更には、ビット線ＢＬはセンスアンプＳＡに接続されている。
【０１８５】
この不揮発性メモリユニットのメモリセルＭＣ１からデータを読み出す場合、選択プレート線ＰＬ１にＶｃｃを印加する。このとき、選択メモリセルＭＣ１にデータ「１」が記憶されていれば、強誘電体層に分極反転が生じ、蓄積電荷量が増加し、共通ノードＣＮの電位が上昇する。一方、選択メモリセルＭＣ１にデータ「０」が記憶されていれば、強誘電体層に分極反転が生ぜず、共通ノードＣＮの電位は殆ど上昇しない。即ち、共通ノードＣＮは、非選択メモリセルの強誘電体層を介して複数の非選択プレート線ＰＬｊにカップリングされているので、共通ノードＣＮの電位は０ボルトに比較的近いレベルに保たれる。このようにして、選択メモリセルＭＣ１に記憶されたデータに依存して共通ノードＣＮの電位に変化が生じる。従って、選択メモリセルの強誘電体層には、分極反転に十分な電界を与えることができる。そして、ビット線ＢＬを浮遊状態とし、読出用トランジスタＴＲＲをオン状態とする。一方、選択メモリセルＭＣ１に記憶されたデータに基づき共通の第１の電極（共通ノードＣＮ）に生じた電位により、検出用トランジスタＴＲＳの動作が制御される。具体的には、選択メモリセルＭＣ１に記憶されたデータに基づき共通の第１の電極（共通ノードＣＮ）に高い電位が生じれば、検出用トランジスタＴＲＳは導通状態となり、検出用トランジスタＴＲＳの一方のソース／ドレイン領域は所定の電位Ｖｃｃを有する配線に接続されているので、かかる配線から、検出用トランジスタＴＲＳ及び読出用トランジスタＴＲＲを介してビット線ＢＬに電流が流れ、ビット線ＢＬの電位が上昇する。即ち、信号検出回路によって共通の第１の電極（共通ノードＣＮ）の電位変化が検出され、この検出結果がビット線ＢＬに電圧（電位）として伝達される。ここで、検出用トランジスタＴＲＳの閾値をＶｔｈ、検出用トランジスタＴＲＳのゲート電極の電位（即ち、共通ノードＣＮの電位）をＶｇとすれば、ビット線ＢＬの電位は概ね（Ｖｇ−Ｖｔｈ）となる。尚、検出用トランジスタＴＲＳをディプレッション型のＮＭＯＳＦＥＴとすれば、閾値Ｖｔｈは負の値をとる。これにより、ビット線ＢＬの負荷の大小に拘わらず、安定したセンス信号量を確保できる。尚、検出用トランジスタＴＲＳをＰＭＯＳＦＥＴから構成することもできる。
【０１８６】
尚、検出用トランジスタの一端が接続された配線の所定の電位はＶｃｃに限定されず、例えば、接地されていてもよい。即ち、検出用トランジスタの一端が接続された配線の所定の電位を０ボルトとしてもよい。但し、この場合には、選択メモリセルにおけるデータの読出し時に電位（Ｖｃｃ）がビット線に現れた場合、再書込み時には、ビット線の電位を０ボルトとし、選択メモリセルにおけるデータの読出し時に０ボルトがビット線に現れた場合、再書込み時には、ビット線の電位をＶｃｃとする必要がある。そのためには、図３０に例示するような、トランジスタＴＲＩＶ−１，ＴＲＩＶ−２，ＴＲＩＶ−３，ＴＲＩＶ−４から構成された一種のスイッチ回路（反転回路）をビット線間に配設し、データの読出し時には、トランジスタＴＲＩＶ−２，ＴＲＩＶ−４をオン状態とし，データの再書込み時には、トランジスタＴＲＩＶ−１，ＴＲＩＶ−３をオン状態とすればよい。
【０１８７】
以上、各種のクロスポイント型不揮発性メモリユニットを説明したが、［クロスポイント型不揮発性メモリユニット−変形例３］〜［クロスポイント型不揮発性メモリユニット−変形例８］において、複数のメモリセルに１つの選択用トランジスタを共有させ、しかも、サブメモリユニットを三次元積層構造とすることにより、半導体基板表面を占有するトランジスタの数に制約されることが無くなり、従来の強誘電体型不揮発性半導体メモリに比べて飛躍的に記憶容量を増大させることができ、ビット記憶単位の実効占有面積を大幅に縮小することが可能となる。
【０１８８】
また、［クロスポイント型不揮発性メモリユニット−変形例３］〜［クロスポイント型不揮発性メモリユニット−変形例８］にあっては、Ｎ≧２を満足すればよく、実際的なＮの値として、例えば、２のべき数（２，４，８・・・）を挙げることができる。
【０１８９】
上方に位置するサブメモリユニットのメモリセルを構成する強誘電体層の結晶化温度が、下方に位置するサブメモリユニットのメモリセルを構成する強誘電体層の結晶化温度よりも低いことが好ましい。ここで、メモリセルを構成する強誘電体層の結晶化温度は、例えば、Ｘ線回折装置や表面走査型電子顕微鏡を用いて調べることができる。具体的には、例えば、強誘電体材料層を形成した後、強誘電体材料層の結晶化を行うための熱処理温度を種々変えて結晶化促進のための熱処理を行い、熱処理後の強誘電体材料層のＸ線回折分析を行い、強誘電体材料に特有の回折パターン強度（回折ピークの高さ）を評価することによって、強誘電体層の結晶化温度を求めることができる。
【０１９０】
ところで、サブメモリユニットが積層された構成を有する不揮発性半導体メモリを製造する場合、強誘電体層、あるいは、強誘電体層を構成する強誘電体薄膜の結晶化のために、熱処理（結晶化熱処理と呼ぶ）を積層されたサブメモリユニットの段数だけ行わなければならない。従って、下段に位置するサブメモリユニットほど長時間の結晶化熱処理を受け、上段に位置するほどサブメモリユニットは短時間の結晶化熱処理を受けることになる。それ故、上段に位置するサブメモリユニットに対して最適な結晶化熱処理を施すと、下段に位置するサブメモリユニットは過度の熱負荷を受ける虞があり、下段に位置するサブメモリユニットの特性劣化が生じる虞がある。尚、多段のサブメモリユニットを作製した後、一度で結晶化熱処理を行う方法も考えられるが、結晶化の際に強誘電体層に大きな体積変化が生じたり、各強誘電体層から脱ガスが生じる可能性が高く、強誘電体層にクラックや剥がれが生じるといった問題が発生し易い。上方に位置するサブメモリユニットを構成する強誘電体層の結晶化温度を、下方に位置するサブメモリユニットを構成する強誘電体層の結晶化温度よりも低くすれば、積層されたサブメモリユニットの段数だけ結晶化熱処理を行っても、下方に位置するサブメモリユニットを構成するメモリセルの特性劣化といった問題は生じない。また、各段におけるサブメモリユニットを構成するメモリセルに対して、最適な条件での結晶化熱処理を行うことができ、特性の優れた不揮発性半導体メモリを得ることができる。以下の表１０に、強誘電体層を構成する代表的な材料の結晶化温度を示すが、強誘電体層を構成する材料をかかる材料に限定するものではない。
【０１９１】
［表１０］
材料名                              結晶化温度
Ｂｉ２ＳｒＴａ２Ｏ９                    ７００〜８００゜Ｃ
Ｂｉ２Ｓｒ（Ｔａ１．５，Ｎｂ０．５）Ｏ９    ６５０〜７５０゜Ｃ
Ｂｉ４Ｔｉ３Ｏ１２                      ６００〜７００゜Ｃ
Ｐｂ（Ｚｒ０．４８，Ｔｉ０．５２）Ｏ３        ５５０〜６５０゜Ｃ
ＰｂＴｉＯ３                          ５００〜６００゜Ｃ
【０１９２】
強誘電体層を構成する材料として、ビスマス層状化合物、より具体的には、Ｂｉ系層状構造ペロブスカイト型の強誘電体材料を挙げることができる。Ｂｉ系層状構造ペロブスカイト型の強誘電体材料は、所謂不定比化合物に属し、金属元素、アニオン（Ｏ等）元素の両サイトにおける組成ずれに対する寛容性がある。また、化学量論的組成からやや外れたところで最適な電気的特性を示すことも珍しくない。Ｂｉ系層状構造ペロブスカイト型の強誘電体材料は、例えば、一般式（Ｂｉ２Ｏ２）２＋（Ａｍ−１ＢｍＯ３ｍ＋１）２−で表すことができる。ここで、「Ａ」は、Ｂｉ、Ｐｂ、Ｂａ、Ｓｒ、Ｃａ、Ｎａ、Ｋ、Ｃｄ等の金属から構成された群から選択された１種類の金属を表し、「Ｂ」は、Ｔｉ、Ｎｂ、Ｔａ、Ｗ、Ｍｏ、Ｆｅ、Ｃｏ、Ｃｒから成る群から選択された１種類、若しくは複数種の任意の比率による組み合わせを表す。また、ｍは１以上の整数である。
【０１９３】
あるいは又、強誘電体層を構成する材料は、
（ＢｉＸ，Ｓｒ１−Ｘ）２（ＳｒＹ，Ｂｉ１−Ｙ）（ＴａＺ，Ｎｂ１−Ｚ）２Ｏｄ  式（１）
（但し、０．９≦Ｘ≦１．０、０．７≦Ｙ≦１．０、０≦Ｚ≦１．０、８．７≦ｄ≦９．３）で表される結晶相を主たる結晶相として含んでいることが好ましい。あるいは又、強誘電体層を構成する材料は、
ＢｉＸＳｒＹＴａ２Ｏｄ  式（２）
（但し、Ｘ＋Ｙ＝３、０．７≦Ｙ≦１．３、８．７≦ｄ≦９．３）で表される結晶相を主たる結晶相として含んでいることが好ましい。これらの場合、式（１）若しくは式（２）で表される結晶相を主たる結晶相として８５％以上含んでいることが一層好ましい。尚、式（１）中、（ＢｉＸ，Ｓｒ１−Ｘ）の意味は、結晶構造における本来Ｂｉが占めるサイトをＳｒが占め、このときのＢｉとＳｒの割合がＸ：（１−Ｘ）であることを意味する。また、（ＳｒＹ，Ｂｉ１−Ｙ）の意味は、結晶構造における本来Ｓｒが占めるサイトをＢｉが占め、このときのＳｒとＢｉの割合がＹ：（１−Ｙ）であることを意味する。式（１）若しくは式（２）で表される結晶相を主たる結晶相として含む強誘電体層を構成する材料には、Ｂｉの酸化物、ＴａやＮｂの酸化物、Ｂｉ、ＴａやＮｂの複合酸化物が若干含まれている場合もあり得る。
【０１９４】
あるいは又、強誘電体層を構成する材料は、
ＢｉＸ（Ｓｒ，Ｃａ，Ｂａ）Ｙ（ＴａＺ，Ｎｂ１−Ｚ）２Ｏｄ  式（３）
（但し、１．７≦Ｘ≦２．５、０．６≦Ｙ≦１．２、０≦Ｚ≦１．０、８．０≦ｄ≦１０．０）で表される結晶相を含んでいてもよい。尚、「（Ｓｒ，Ｃａ，Ｂａ）」は、Ｓｒ、Ｃａ及びＢａから構成された群から選択された１種類の元素を意味する。これらの各式で表される強誘電体層を構成する材料の組成を化学量論的組成で表せば、例えば、例えば、Ｂｉ２ＳｒＴａ２Ｏ９（タンタル酸ストロンチウムビスマス）、Ｂｉ２ＳｒＮｂ２Ｏ９（ニオブ酸ストロンチウムビスマス）、Ｂｉ２ＢａＴａ２Ｏ９（タンタル酸バリウムビスマス）、Ｂｉ２ＢａＮｂ２Ｏ９（ニオブ酸バリウムビスマス）、Ｂｉ２Ｓｒ（Ｔａ，Ｎｂ）２Ｏ９（ニオブ酸タンタル酸ストロンチウムビスマス）等を挙げることができる。あるいは又、強誘電体材料として、Ｂｉ４ＳｒＴｉ４Ｏ１５（チタン酸ストロンチウムビスマス）、Ｂｉ３ＴｉＮｂＯ９（ニオブ酸ビスマスチタン）、Ｂｉ３ＴｉＴａＯ９（タンタル酸ビスマスチタン）、Ｂｉ４Ｔｉ３Ｏ１２（チタン酸ビスマス）、（Ｂｉ，Ｌａ）４Ｔｉ３Ｏ１２（チタン酸ランタンビスマス）、Ｂｉ２ＰｂＴａ２Ｏ９（タンタル酸ビスマス鉛）等を例示することができるが、これらの場合においても、各金属元素の比率は、結晶構造が変化しない程度に変化させ得る。即ち、金属元素及び酸素元素の両サイトにおける組成ずれがあってもよい。
【０１９５】
あるいは又、強誘電体材料として、ＰｂＴｉＯ３（チタン酸鉛）、ＢａＴｉＯ３（チタン酸バリウム）、ＬｉＮｂＯ３（ニオブ酸リチウム）、ＬｉＴａＯ３（タンタル酸リチウム）、ＹＭｎＯ３（マンガン酸イットリウム）、ペロブスカイト型構造を有するＰｂＺｒＯ３とＰｂＴｉＯ３の固溶体であるチタン酸ジルコン酸鉛［ＰＺＴ，Ｐｂ（Ｚｒ１−ｙ，Ｔｉｙ）Ｏ３（但し、０＜ｙ＜１）］、ＰＺＴにＬａを添加した金属酸化物であるＰＬＺＴ［（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ３（チタン酸ジルコン酸ランタン鉛）］、あるいはＰＺＴにＮｂを添加した金属酸化物であるＰＮＺＴ、ＰＺＴにストロンチウム（Ｓｒ）を添加した金属酸化物であるＰＳＺＴ［（Ｐｂ，Ｓｒ）（ＺｒＸ，ＴｉＹ）Ｏ３］、これらの混合物を挙げることができる。
【０１９６】
以上に説明した強誘電体層を構成する材料において、これらの組成を化学量論的組成から外すことによって、結晶化温度を変化させることが可能である。
【０１９７】
強誘電体層を得るためには、強誘電体薄膜を形成した後の工程において、強誘電体薄膜をパターニングすればよい。場合によっては、強誘電体薄膜のパターニングは不要である。強誘電体薄膜の形成は、例えば、ＭＯＣＶＤ法；ビスマス−酸素結合を有するビスマス有機金属化合物（ビスマスアルコキシド化合物）を原料としたＭＯＤ（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  Ｄｅｃｏｍｐｏｓｉｔｉｏｎ）法；ＬＳＭＣＤ（Ｌｉｑｕｉｄ  Ｓｏｕｒｃｅ  Ｍｉｓｔ  Ｃｈｅｍｉｃａｌ  Ｄｅｐｏｓｉｔｉｏｎ）法；パルスレーザアブレーション法；マグネトロンスパッタリング法や反応性スパッタリング法といったスパッタリング法；電子ビーム蒸着法；スプレー塗布法、スピンコート法といった溶液化学法（ゾル−ゲル法）といった強誘電体薄膜を構成する材料に適した方法にて適宜行うことができる。また、強誘電体薄膜のパターニングは、例えば異方性イオンエッチング（ＲＩＥ）法にて行うことができる。
【０１９８】
先に説明したとおり、強誘電体層の下に第１の電極を形成し、強誘電体層の上に第２の電極を形成する構成（即ち、第１の電極は下部電極に相当し、第２の電極は上部電極に相当する）とすることもできるし、強誘電体層の上に第１の電極を形成し、強誘電体層の下に第２の電極を形成する構成（即ち、第１の電極は上部電極に相当し、第２の電極は下部電極に相当する）とすることもできる。プレート線は、第２の電極から延在している構成とすることが、配線構造の簡素化といった観点から好ましい。第１の電極が共通である構造として、具体的には、ストライプ状の第１の電極を形成し、かかるストライプ状の第１の電極の全面を覆うように強誘電体層を形成する構成を挙げることができる。尚、このような構造においては、第１の電極と強誘電体層と第２の電極の重複領域がメモリセルに相当する。第１の電極が共通である構造として、その他、第１の電極の所定の領域に、それぞれの強誘電体層が形成され、強誘電体層上に第２の電極が形成された構造、あるいは又、配線の所定の表面領域に、それぞれの第１の電極が形成され、かかるそれぞれの第１の電極上に強誘電体層が形成され、強誘電体層上に第２の電極が形成された構造を挙げることができるが、これらの構成に限定するものではない。
【０１９９】
第１の電極が共通である構造として、具体的には、ストライプ状の第１の電極を形成し、かかるストライプ状の第１の電極の全面を覆うように強誘電体層を形成する構成を挙げることができる。尚、このような構造においては、第１の電極と強誘電体層と第２の電極の重複領域がメモリセルに相当する。第１の電極が共通である構造として、その他、第１の電極の所定の領域に、それぞれの強誘電体層が形成され、強誘電体層上に第２の電極が形成された構造、あるいは又、配線層の所定の表面領域に、それぞれの第１の電極が形成され、かかるそれぞれの第１の電極上に強誘電体層が形成され、強誘電体層上に第２の電極が形成された構造を挙げることができるが、これらの構成に限定するものではない。
【０２００】
第１の電極及び第２の電極は、白金族から選択された少なくとも１種類の金属、あるいは、その酸化物から構成され、あるいは又、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）、白金（Ｐｔ）及びレニウム（Ｒｅ）から成る群から選択された少なくとも１種類の金属、あるいは、その酸化物から構成されていることが望ましく、具体的には、例えば、Ｉｒ、ＩｒＯ２−Ｘ、ＩｒＯ２−Ｘ／Ｉｒ、Ｉｒ／ＩｒＯ２−Ｘ、ＳｒＩｒＯ３、Ｒｕ、ＲｕＯ２−Ｘ、ＳｒＲｕＯ３、Ｐｔ、Ｐｔ／ＩｒＯ２−Ｘ、Ｐｔ／ＲｕＯ２−Ｘ、Ｐｄ、Ｐｔ／Ｔｉの積層構造、Ｐｔ／Ｔａの積層構造、Ｐｔ／Ｔｉ／Ｔａの積層構造を例示することができ、あるいは又、Ｌａ０．５Ｓｒ０．５ＣｏＯ３（ＬＳＣＯ）、Ｐｔ／ＬＳＣＯの積層構造、ＹＢａ２Ｃｕ３Ｏ７を挙げることができる。ここで、Ｘの値は、０≦Ｘ＜２である。ｕ尚、積層構造においては、「／」の後ろに記載された材料が強誘電体層と接する。第１の電極と第２の電極は、同じ材料から構成されていてもよいし、同種の材料から構成されていてもよいし、異種の材料から構成されていてもよい。第１の電極あるいは第２の電極を形成するためには、第１の電極材料層あるいは第２の電極材料層を形成した後の工程において、第１の電極材料層あるいは第２の電極材料層をパターニングすればよい。第１の電極材料層あるいは第２の電極材料層の形成は、例えばスパッタ法、反応性スパッタ法、電子ビーム蒸着法、ＭＯＣＶＤ法、あるいはパルスレーザアブレーション法といった第１の電極材料層や第２の電極材料層を構成する材料に適宜適した方法にて行うことができる。また、第１の電極材料層や第２の電極材料層のパターニングは、例えばイオンミーリング法やＲＩＥ法にて行うことができる。
【０２０１】
強誘電体層の下に第１の電極を形成し、強誘電体層の上に第２の電極を形成する構成の場合、メモリセルを構成する第１の電極は、所謂ダマシン構造を有しており、強誘電体層の上に第１の電極を形成し、強誘電体層の下に第２の電極を形成する構成の場合、メモリセルを構成する第２の電極は、所謂ダマシン構造を有していることが、強誘電体層を平坦な下地上に形成することができるといった観点から好ましい。
【０２０２】
層間絶縁層を構成する材料として、酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮ）、ＳｉＯＮ、ＳＯＧ、ＮＳＧ、ＢＰＳＧ、ＰＳＧ、ＢＳＧあるいはＬＴＯを例示することができる。
【０２０３】
メモリセルの下方の半導体基板に絶縁層を介して形成された選択用トランジスタ（スイッチング用トランジスタ）や各種のトランジスタは、例えば、周知のＭＩＳ型ＦＥＴやＭＯＳ型ＦＥＴから構成することができる。ビット線を構成する材料として、不純物がドーピングされたポリシリコンや高融点金属材料を挙げることができる。共通の第１の電極と選択用トランジスタとの電気的な接続は、共通の第１の電極と選択用トランジスタとの間に形成された絶縁層に設けられた接続孔（コンタクトホール）を介して、あるいは又、かかる絶縁層に設けられた接続孔（コンタクトホール）及び絶縁層上に形成された配線層を介して行うことができる。尚、絶縁層を構成する材料として、酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮ）、ＳｉＯＮ、ＳＯＧ、ＮＳＧ、ＢＰＳＧ、ＰＳＧ、ＢＳＧあるいはＬＴＯを例示することができる。また、メモリセルを、例えば酸化アルミニウム（Ａｌ２Ｏ３）等から成る水素ガス不透過層で被覆してもよい。
【０２０４】
以上、本発明を、発明の実施の形態に基づき説明したが、本発明はこれらに限定されるものではない。発明の実施の形態にて説明したコンピュータ機器の構造や構成、不揮発性半導体メモリの構造、使用した材料、各種の形成条件、回路構成、駆動方法等は例示であり、適宜変更することができる。
【０２０５】
【発明の効果】
本発明の第１の態様、第２の態様あるいは第３の態様に係るコンピュータ機器においては、不揮発性半導体メモリを備えることによって、ハイバーネーション機能あるいはメモリスワップ機能が高速化され、コンピュータ機器の使い勝手が大幅に向上する。即ち、従来のシステムを大きく変更することなく、あたかも揮発性メインメモリが不揮発性であるが如くに高速にシステムを立ち上げ、立ち下げすることができる。更には、揮発性メインメモリの容量が増加したが如く、高速にメモリ領域をスワップすることができ、コンピュータ機器の使用の利便性を大幅に向上させることができる。
【０２０６】
尚、フラッシュメモリ等の不揮発性半導体メモリにあっては書込みにハードディスク記憶装置以上の長時間を要するものもあるが、不揮発性半導体メモリは衝撃性に強いため、ハイバーネーション機能の実行において電源切断時に書込み終了を待つ必要がなく、コンピュータ機器を速やかに移動させることができる。従って、読出し時間さえハードディスク記憶装置よりも高速であれば、コンピュータ機器の使用者にとっての利便性は向上する。
【０２０７】
また、本発明の第１の態様、第２の態様あるいは第３の態様に係るコンピュータ機器において、不揮発性半導体メモリをコンピュータ機器に内蔵するのではなく、外部のＩＣカード内に設置し、可搬性のある記憶メディアとして利用すれば、不揮発性半導体メモリを有効利用できる。即ち、コンピュータ機器の使用者は、システムの全体コストを増大させることなく、即ち、コンピュータ機器本体に余分な投資をすることなく、高速なハイバーネーション機能やメモリスワップ機能による利便性を享受することができる。更には、ハイバーネーション機能を外部ＩＣカードを用いて行えば、同一種類又は規格を統一したコンピュータ機器間であれば、作業状態を移植することも可能である。
【０２０８】
本発明の第４の態様に係るコンピュータ機器にあっては、コンピュータ機器の使用停止中（不使用中）、例えばＤＲＡＭから成る揮発性メインメモリの待機電流をゼロ、若しくは、最小限に留め、バッテリーの寿命を大幅に向上させることができる。更には、使用停止中（不使用中）、生成データを自動的に不揮発性半導体メモリにコピーするため、不使用の間にバッテリーが切れても生成データが失われることがなく、煩雑なバックアップ作業を必要としない。
【０２０９】
更には、本発明において、クロスポイント型不揮発性メモリユニットを不揮発性半導体メモリとして使用すれば、頻繁な書き換えに対する信頼性が保証されると共に、揮発性の半導体メモリに記憶された記憶内容の格納、退避、コピー、並びに、記憶内容の復帰を非常に高速に行うことができ、利便性は更に向上する。更には、このような構成にすれば、揮発性メインメモリをキャッシュメモリの如くに使用し、クロスポイント型不揮発性メモリユニットを恰もメインメモリの如くに使用することができる。
【図面の簡単な説明】
【図１】図１の（Ａ）及び（Ｂ）は、それぞれ、発明の実施の形態１及び発明の実施の形態２のコンピュータ機器の概念図である。
【図２】図２の（Ａ）及び（Ｂ）は、それぞれ、発明の実施の形態３及び発明の実施の形態４のコンピュータ機器の概念図である。
【図３】図３は、発明の実施の形態６のコンピュータ機器の概念図である。
【図４】図４は、クロスポイント型不揮発性メモリユニットを構成する強誘電体型不揮発性半導体メモリ群の等価回路図の一例を示す図である。
【図５】図５は、１つの強誘電体型不揮発性半導体メモリユニットの等価回路図の一例を示す図である。
【図６】図６は、ビット線に延びる方向に沿った強誘電体型不揮発性半導体メモリユニットの模式的な一部断面図である。
【図７】図７の（Ａ）及び（Ｂ）は、それぞれ、強誘電体型不揮発性半導体メモリユニットを構成するメモリセルへの書込み動作、及び、読出し／再書込み動作を説明するための動作波形を示す図である。
【図８】図８は、［クロスポイント型不揮発性メモリユニット−変形例１］における強誘電体型不揮発性半導体メモリ群の等価回路図である。
【図９】図９は、［クロスポイント型不揮発性メモリユニット−変形例１］における２つの強誘電体型不揮発性半導体メモリユニットの等価回路図である。
【図１０】図１０は、［クロスポイント型不揮発性メモリユニット−変形例２］における強誘電体型不揮発性半導体メモリ群の等価回路図である。
【図１１】図１１は、［クロスポイント型不揮発性メモリユニット−変形例２］における２つの強誘電体型不揮発性半導体メモリユニットの等価回路図である。
【図１２】図１２は、［クロスポイント型不揮発性メモリユニット−変形例３］における強誘電体型不揮発性半導体メモリユニットを切断したときの模式的な一部断面図である。
【図１３】図１３の（Ａ）及び（Ｂ）は、それぞれ、［クロスポイント型不揮発性メモリユニット−変形例３］における２つの強誘電体型不揮発性半導体メモリユニットの等価回路図である。
【図１４】図１４は、図１３の（Ａ）に示す概念的な等価回路図のより具体的な等価回路図である。
【図１５】図１５は、図１３の（Ｂ）に示す概念的な等価回路図のより具体的な等価回路図である。
【図１６】図１６は、［クロスポイント型不揮発性メモリユニット−変形例４］における強誘電体型不揮発性半導体メモリユニットを切断したときの模式的な一部断面図である。
【図１７】図１７の（Ａ）及び（Ｂ）は、それぞれ、［クロスポイント型不揮発性メモリユニット−変形例４］における２つの強誘電体型不揮発性半導体メモリユニットの等価回路図である。
【図１８】図１８は、図１７の（Ａ）に示す概念的な等価回路図のより具体的な等価回路図である。
【図１９】図１９は、図１７の（Ｂ）に示す概念的な等価回路図のより具体的な等価回路図である。
【図２０】図２０は、［クロスポイント型不揮発性メモリユニット−変形例５］における強誘電体型不揮発性半導体メモリユニットを切断したときの模式的な一部断面図である。
【図２１】図２１の（Ａ）及び（Ｂ）は、それぞれ、［クロスポイント型不揮発性メモリユニット−変形例５］における２つの強誘電体型不揮発性半導体メモリユニットの等価回路図である。
【図２２】図２２は、図２１の（Ａ）及び（Ｂ）に示す概念的な等価回路図のより具体的な等価回路図である。
【図２３】図２３は、［クロスポイント型不揮発性メモリユニット−変形例６］における強誘電体型不揮発性半導体メモリユニットを切断したときの模式的な一部断面図である。
【図２４】図２４は、図２３に示す［クロスポイント型不揮発性メモリユニット−変形例６］における１つの強誘電体型不揮発性半導体メモリユニットの等価回路図である。
【図２５】図２５は、［クロスポイント型不揮発性メモリユニット−変形例７］における強誘電体型不揮発性半導体メモリユニットを切断したときの模式的な一部断面図である。
【図２６】図２６は、［クロスポイント型不揮発性メモリユニット−変形例８］における強誘電体型不揮発性半導体メモリユニットの等価回路図である。
【図２７】図２７は、図２６に示した［クロスポイント型不揮発性メモリユニット−変形例８］における強誘電体型不揮発性半導体メモリユニットのレイアウト図である。
【図２８】図２８は、図２６に示した強誘電体型不揮発性半導体メモリユニットの模式的な一部断面図である。
【図２９】図２９は、図２６に示した強誘電体型不揮発性半導体メモリユニットの、図２８とは異なる断面で見たときの模式的な一部断面図である。
【図３０】図３０は、検出用トランジスタの一端が接続された配線の所定の電位を０ボルトとした場合の、ビット線間に配設された一種のスイッチ回路を示す等価回路図である。
【図３１】強誘電体のＰ−Ｅ（Ｖ）ヒステリシスループ図である。
【図３２】図３２の（Ａ）及び（Ｂ）は、それぞれ、従来のコンピュータの概念図、及び、従来のモバイル型コンピュータ等のシステム構成例の概念図である。
【符号の説明】
１，１０１・・・ＣＰＵ、２，１０２・・・揮発性システムメモリ、３・・・レジスタ群、４，４Ａ，４Ｂ，１０４，１０４Ａ，１０４Ｂ・・・揮発性メインメモリ、５・・・ＶＲＡＭ、６・・・ハードディスク記憶装置、７，１０７・・・不揮発性半導体メモリ、８・・・ＩＣカード、１０・・・シリコン半導体基板、１１・・・素子分離領域、１２・・・ゲート絶縁膜、１３・・・ゲート電極、１４Ａ，１４Ｂ・・・ソース／ドレイン領域、１５・・・コンタクトホール、１６・・・絶縁層、１７，２７・・・接続孔、２１，２１Ａ，２１Ｂ，２１’，３１，３１Ａ，３１Ｂ，３１’・・・第１の電極、２２，２２Ａ，２２Ｂ，３２，３２Ａ，３２Ｂ・・・強誘電体層、２３，２３’，３３，３３’・・・第２の電極、２５・・・パッド部、２６・・・層間絶縁層、３６Ａ・・・絶縁膜、ＴＲ・・・選択用トランジスタ、ＴＲＷ・・・書込用トランジスタ、ＴＲＲ・・・読出用トランジスタ、ＴＲＳ・・・検出用トランジスタ、ＷＬ・・・ワード線、ＢＬ・・・ビット線、ＰＬ・・・プレート線、ＷＤ・・・ワード線デコーダ／ドライバ、ＳＡ・・・センスアンプ、ＰＤ・・・プレート線デコーダ／ドライバ、ＣＮ・・・共通ノード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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