(57)【要約】【課題】低コストで大容量の記憶機構を達成するメモリ構造を提供する。【解決手段】本発明のメモリ構造は、制御素子電極（３５）と、ヒータ電極（３９）と、メモリ素子電極（３３）と、メモリ素子電極とヒータ電極の間に配置されているカルコゲナイド系メモリ素子（２３）と、ヒータ電極と制御素子電極の間に配置されている制御素子（２５）とからなることを特徴とする。【選択図】　図３
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【特許請求の範囲】
【請求項１】
制御素子電極（３５）と、
ヒータ電極（３９）と
メモリ素子電極（３３）と、
前記メモリ素子電極と前記ヒータ電極の間に配置されているカルコゲナイド系メモリ素子（２３）と、
前記ヒータ電極と前記制御素子電極の間に配置されている制御素子（２５）とからなるメモリ構造。
【請求項２】
前記ヒータ電極がタングステン及びチタンのうちの少なくとも１つを含む請求項１に記載のメモリ構造。
【請求項３】
前記カルコゲナイド系メモリ素子が、テルル化ゲルマニウム（ＧｅＴｅ）、アンチモン化ガリウム（ＧａＳｂ）、アンチモン化インジウム（ＩｎＳｂ）、セレン化インジウム（ＩｎＳｅ）、テルル化アンチモン（Ｓｂ２Ｔｅ３）、Ｇｅ２Ｓｂ２Ｔｅ５、ＩｎＳｂＴｅ、ＳｎＳｂ２Ｔｅ４、ＩｎＳｂＧｅ、ＡｇＩｎＳｂＴｅ、（ＧｅＳｎ）ＳｂＴｅ、ＧｅＳｂ（ＳｅＴｅ）、Ｔｅ８１Ｇｅ１５Ｓｂ２Ｓ２及びＧｅＳｂＴｅからなるグループより選択される材料を含む請求項１に記載のメモリ構造。
【請求項４】
前記制御素子がトンネル接合素子を含む請求項１に記載のメモリ構造。
【請求項５】
前記ヒータ電極が周縁部及び底部を有する窪んだ桶形形状の発熱体からなり、
前記カルコゲナイド系メモリ素子が前記窪んだ桶形形状の発熱体の前記周縁部上に配置されている請求項１に記載のメモリ構造。
【請求項６】
前記ヒータ電極が周縁部及び底部を有する窪んだ桶形形状の発熱体からなり、
前記カルコゲナイド系メモリ素子が窪んだ桶形形状のカルコゲニドからなる請求項１に記載のメモリ構造。
【請求項７】
前記ヒータ電極が周縁部及び底部を有する窪んだ桶形形状の発熱体からなり、
前記カルコゲナイド系メモリ素子がバイアを埋める形状のカルコゲニドからなる請求項１に記載のメモリ構造。
【請求項８】
前記ヒータ電極が、上側表面を有するバイアを埋める形状の発熱体からなり、
前記カルコゲナイド系メモリ素子が前記バイアを埋める形状の発熱体の前記上側表面上に配置されている請求項１に記載のメモリ構造。
【請求項９】
前記ヒータ電極がバイアを埋める形状の発熱体からなり、
前記カルコゲナイド系メモリ素子が窪んだ桶形形状のカルコゲニドからなる請求項１に記載のメモリ構造。
【請求項１０】
前記ヒータ電極がバイアを埋める形状の発熱体からなり、前記カルコゲナイド系メモリ素子がバイアを埋める形状のカルコゲニドからなる請求項１に記載のメモリ構造。
【請求項１１】
前記メモリ電極が熱伝導低減電極構成要素を含む請求項１に記載のメモリ構造。
【請求項１２】
請求項１〜１１のいずれか１項に記載のメモリ構造を含む集積回路。
【請求項１３】
請求項１〜１１のいずれか１項に記載のメモリ構造を内蔵する集積回路。
【請求項１４】
請求項１〜１１のいずれか１項に記載のメモリ構造を含むメモリキャリア。
【請求項１５】
請求項１４に記載のメモリキャリアを受容するように構成されている電子装置。
【請求項１６】
請求項１〜１１のいずれか１項に記載のメモリ構造を含む電子装置。
【請求項１７】
メモリ構造を形成する方法であって、
制御素子電極を形成するステップ、
前記制御素子電極上に制御素子を形成するステップ、
ヒータ電極を形成するステップ、
前記ヒータ電極上にカルコゲナイド系メモリ素子を形成するステップ、
前記カルコゲナイド系メモリ素子に接触するメモリ素子電極を形成するステップからなる方法。
【請求項１８】
前記ヒータ電極を形成するステップが、タングステン及びチタンからなるグループから選択された材料を含むヒータ電極を形成するステップを含む請求項１７に記載の方法。
【請求項１９】
前記カルコゲナイド系メモリ素子を形成するステップが、テルル化ゲルマニウム（ＧｅＴｅ）、アンチモン化ガリウム（ＧａＳｂ）、アンチモン化インジウム（ＩｎＳｂ）、セレン化インジウム（ＩｎＳｅ）、テルル化アンチモン（Ｓｂ２Ｔｅ３）、Ｇｅ２Ｓｂ２Ｔｅ５、ＩｎＳｂＴｅ、ＳｎＳｂ２Ｔｅ４、ＩｎＳｂＧｅ、ＡｇＩｎＳｂＴｅ、（ＧｅＳｎ）ＳｂＴｅ、ＧｅＳｂ（ＳｅＴｅ）、Ｔｅ８１Ｇｅ１５Ｓｂ２Ｓ２及びＧｅＳｂＴｅからなるグループから選択される材料を含むカルコゲナイド系メモリ素子を形成するステップを含む請求項１７に記載の方法。
【請求項２０】
前記メモリ素子電極を形成するステップが、熱伝導低減導体を形成するステップを含む請求項１７に記載の方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はメモリ構造に関する。
【０００２】
【従来の技術】
コンピュータ及び他の電子装置のコストが下がり続けているので、メモリ装置及びハードディスクドライブ、ハードドライブのような記憶装置の製造業者は、それらの構成要素のコスト削減を余儀なくされている。同時に、コンピュータ、ビデオゲーム、テレビ及び他の電子装置市場は、画像、写真、映像、映画、音楽及び他の大量の記憶容量を必要とするデータを格納するために、ますます大容量のメモリを必要としている。したがって、コストを削減するほかに、記憶装置の製造業者は、記憶装置の記憶密度も高める必要がある。記憶機構を製造するために必要とされるコストを削減しながら、メモリの記憶密度を高める傾向は、何年もの間続いており、ＣＤ−ＲＯＭ、ＣＤ−Ｒ、ＣＤ−Ｒ／Ｗ、ＤＶＤ及びＤＶＤ−Ｒ等のような光学記憶機構も、装置寸法の制約及びコスト削減に関して例外ではない。したがって、経済的で、大容量のメモリ構造が必要とされている。
【０００３】
【発明が解決しようとする課題】
本発明は、低コストで大容量の記憶機構を有するメモリ構造の提供を課題としている。
【０００４】
【課題を解決するための手段】
本発明の一態様によれば、制御素子電極と、ヒータ電極と、メモリ素子電極と、メモリ素子電極とヒータ電極との間に配置されるカルコゲナイド系メモリ素子と、ヒータ電極と制御素子電極との間に配置される制御素子とを含むメモリ構造が提供される。
【０００５】
【発明の実施の形態】
本発明の特徴及び利点は、添付の図面に関連して以下に記載する詳細な説明を参照することにより、当業者は容易に理解することができる。
【０００６】
図１は、本発明によるメモリセル構造を利用することができるクロスポイントメモリアレイ１０の一実施形態を簡略化して示す概略図である。メモリ構成１０は、行選択導線Ｒ０、Ｒ１、Ｒ２と、列選択導線Ｃ０、Ｃ１、Ｃ２を含む。メモリセル２０は、各行選択導線Ｒ０、Ｒ１、Ｒ２と、各列選択導線Ｃ０、Ｃ１、Ｃ２との間に接続されている。行選択導線及び列選択導線を便宜的に「行」及び「列」なる用語で呼び、実際の実装形態では、メモリセル２０は、必ずしも物理的に行及び列に配列される必要がないことを理解されたい。各メモリセルは基本的に、種々の態様で配向され得る第１の選択線及び第２の選択線によって固有にアクセス又は選択される。さらに、列線は行線と直交する必要はないが、理解を容易にするために、ここでは直交させて示している。
【０００７】
図２は、電極Ｅ２によって制御素子２５に電気的に接続されているメモリ記憶素子２３を含むメモリセル２０の一実施形態を簡略化して示す電気的なブロック図である。メモリ記憶素子２３及び制御素子２５は、電極Ｅ１及び電極Ｅ３の間に直列に接続されている。電極Ｅ１〜Ｅ３は、導体、導電性領域又は他の導電性機構、導電性造作のような導電性素子を含み、各電極は１つ又は複数の導電性素子を含み得ることを理解されたい。
【０００８】
より詳細には、メモリ記憶素子２３は、例えばテルル化ゲルマニウム（ＧｅＴｅ）のようなカルコゲナイド合金から形成されるカルコゲナイド系読出し／書込み又は書込み／消去／書込み相変化半導体メモリ記憶素子である。テルル化ゲルマニウム（ＧｅＴｅ）のようなカルコゲナイド合金は、適切な速度で加熱し、冷却することによって、半導体（非晶質）状態から導電性金属（結晶）状態に可逆的に変化させることができる。より詳しくは、カルコゲナイド系メモリ記憶素子２３を加熱することにより、半導体又は高抵抗状態にすることができる。比較的低い速度で冷却することにより、カルコゲナイド系メモリ記憶素子を金属状態に変化させることができ、一方比較的高い速度で冷却することにより、カルコゲナイド系メモリ記憶素子２３を半導体状態に保持することができる。使用することができる他のカルコゲナイド合金として、アンチモン化ガリウム（ＧａＳｂ）、アンチモン化インジウム（ＩｎＳｂ）、セレン化インジウム（ＩｎＳｅ）、テルル化アンチモン（Ｓｂ２Ｔｅ３）、Ｇｅ２Ｓｂ２Ｔｅ５、ＩｎＳｂＴｅ、ＳｎＳｂ２Ｔｅ４、ＩｎＳｂＧｅ、ＡｇＩｎＳｂＴｅ、（ＧｅＳｎ）ＳｂＴｅ、ＧｅＳｂ（ＳｅＴｅ）、Ｔｅ８１Ｇｅ１５Ｓｂ２Ｓ２及びＧｅＳｂＴｅを挙げることができる。
【０００９】
より詳細には、電極Ｅ２は、カルコゲナイド系メモリ記憶素子２３を選択的に加熱して半導体状態にし、かつカルコゲナイド系メモリ記憶素子２３の冷却を制御するためのヒータ電極である。例示として、ヒータ電極はタングステン又はチタンを含む。
【００１０】
制御素子２５は、トンネル接合素子又はＰＮダイオード、ＰＩＮダイオード、ショットキーダイオードとすることができる。使用することできる他のダイオードには、ツェナーダイオード、アバランシェダイオード、トンネルダイオード及びシリコン制御整流器のような４層ダイオードが含まれる。また制御素子２５は、接合電界効果トランジスタ又はバイポーラトランジスタとすることができる。制御素子２５は、記憶素子２３の状態を変化させるのに適切な電流を搬送するだけの十分な大きさとされる。制御素子がダイオードであれば、それは不純物をドープしたポリシリコン、アモルファスシリコン又は微結晶シリコンを利用して形成することができる。
【００１１】
説明を簡単にするために、本発明によるメモリ構造は、例示として、制御素子としてトンネル接合素子を使用するものとして記載され、制御素子が上記のように実装可能であることを理解されたい。
【００１２】
また例示として、本発明によるメモリ構造は集積回路として示され、この集積回路は、二酸化ケイ素、窒化ケイ素又はＴＥＯＳ（テトラエチルオルトシリケート）のような、集積回路の種々の構造間を支持し、絶縁する層間誘電体（ＩＬＤ）を含む。ＩＬＤは、化学気相成長（ＣＶＤ）、常圧ＣＶＤ、低圧ＣＶＤ、プラズマＣＶＤ、物理気相成長（ＰＶＤ）及びスパッタリングのようないくつかの異なる技術を利用して付着することができる。便宜上、そのような誘電体の領域及び層を、図面においては参照記号ＩＬＤによって示す。
【００１３】
図３及び図４は、複数のメモリセルを含むメモリ構造の実施形態を概略的に示し、ここで、メモリセルのそれぞれは、ヒータ電極３９と、そのヒータ電極の上側表面と垂直方向に隣接する導体３３又は３７との間に配置されているカルコゲナイド系メモリ記憶素子２３を含んでいる。カルコゲナイド系メモリ記憶素子２３は、パターニングされていないカルコゲニド層１２３の一部とすることができるが、適切にパターニングされているカルコゲニド領域とすることもできる。概略的に示すように、ヒータ電極３９は、上側表面を有するバイアを埋める形状の発熱体（図中左側）又は周縁部及び底部を有する窪んだ桶形形状の発熱体（図中右側）とすることができる。桶形形状の発熱体の内部にはＩＬＤが満たされている。
【００１４】
各メモリセルはさらに、制御素子２５を含み、この制御素子２５は、ヒータ電極３９の下側表面と、そのヒータ電極３９の下側表面と垂直方向に隣接する導体３３又は３５との間に配置されている。制御素子２５を、ヒータ電極３９の下側表面と垂直方向に隣接する導体３３又は３５の酸化物から形成することができる。代替的には、制御素子２５を、導体３３又は３５の酸化物とは異なる酸化物から形成することができる。また制御素子２５は、パターニングされていない酸化物層の一部とすることができ、これは、例えば酸化物層を付着させることにより、又は付着した金属層を完全に酸化することにより形成することができる。
【００１５】
図３及び図４のメモリセルを、例えば積み重ねられた層内に実装することができ、その場合には、ヒータ電極３９の上側表面と垂直方向に隣接する導体３３は、隣接する層内にあるヒータ電極の下側表面と垂直方向に隣接する。
【００１６】
例示として、導体３３はクロスポイントメモリ構造内のメモリ行選択線とすることができ、一方導体３５、３７はクロスポイントメモリ構造内のメモリ列選択線とすることができる。
【００１７】
図５及び図６は、複数のメモリセルを含むメモリ構造の実施形態を概略的に示し、ここで、メモリセルのそれぞれは、ヒータ電極３９と、そのヒータ電極の上側表面と垂直方向に隣接する熱伝導低減導体４１との間に配置されているカルコゲナイド系メモリ記憶素子２３を含む。カルコゲナイド系メモリ記憶素子２３は、パターニングされていないカルコゲニド層１２３の一部とすることができるが、又は適切にパターニングされたカルコゲニド領域とすることもできる。導体３３又は３７は、熱伝導低減導体４１と垂直方向に隣接かつ接触させて配置することができる。熱伝導低減導体４１は、カルコゲナイド系メモリ記憶素子２３及び、導体３３又は３７からの熱伝導を低減し、概略的に示すように、例えば上側表面を有するバイアを埋める形状の発熱体（図中左側）又は周縁部及び底部を有する窪んだ桶形形状の発熱体（図中右側）とすることができる。例示として、熱伝導低減導体４１は、例えばチタン、タングステン、タンタル及び／又はこれらの合金を含む。図５及び図６に概略的に示すように、ヒータ電極３９は、上側表面を有するバイアを埋める形状の発熱体（図中左側）又は周縁部及び底部を有する窪んだ桶形形状の発熱体（図中右側）とすることができる。桶形形状の周縁部及び底部により囲まれた部分はＩＬＤにより満たされている。
【００１８】
各メモリセルはさらに、ヒータ電極３９の下側表面と、ヒータ電極３９の下側表面と垂直方向に隣接する導体３３又は３５との間に配置されている制御素子２５を含む。制御素子２５は、ヒータ電極３９の下側表面と垂直方向に隣接する導体３３又は３５の酸化物から形成することができる。代替的には、制御素子２５は、導体３３又は３５の酸化物とは異なる酸化物から形成することができる。また制御素子２５は、パターニングされていない酸化物層の一部とすることができ、これは、例えば酸化物層を付着することにより、又は付着した金属層を完全に酸化することにより形成することができる。
【００１９】
図５及び図６のメモリセルを、例えば積み重ねられた層内に実装することができ、その場合に、熱伝導低減導体４１の上側表面と垂直方向に隣接する導体３３は、隣接する層内にあるヒータ電極の下側表面と垂直方向に隣接する。
【００２０】
例示として、導体３３をクロスポイントメモリ構造のメモリ行選択線とすることができ、一方導体３５、３７をクロスポイントメモリ構造のメモリ列選択線とすることができる。
【００２１】
図７及び図８は、複数のメモリセルを含むメモリ構造の実施形態を概略的に示し、メモリセルのそれぞれは、ヒータ電極３９と、そのヒータ電極の上側表面と垂直方向に隣接する導体３３又は３７との間に配置されているカルコゲナイド系メモリ記憶素子２３を含む。概略的に示すように、カルコゲナイド系メモリ記憶素子２３は、上側表面を有するバイアを埋める形状のカルコゲニド（図中左側）又は周縁部及び底部を有する窪んだ桶形形状のカルコゲニド（図中右側）を利用することができる。ヒータ電極３９は、図示のように上側表面を有するバイアを埋める発熱体（図中左側）又は周縁部及び底部を有する窪んだ桶形形状の発熱体（図中右側）とすることができる。桶形形状の周縁部及び底部により囲まれた領域は、ＩＬＤにより満たされている。
【００２２】
各メモリセルはさらに、ヒータ電極３９の下側表面と、そのヒータ電極３９の下側表面と垂直方向に隣接する導体３３又は３５との間に配置されている制御素子２５を含む。制御素子２５は、ヒータ電極３９の下側表面と垂直方向に隣接する導体３３又は３５の酸化物から形成することができる。代替的には制御素子２５は、導体３３又は３５の酸化物とは異なる酸化物から形成することができる。また制御素子２５は、パターニングされていない酸化物層の一部とすることができ、これは、例えば酸化物層を付着することにより又は付着した金属層を完全に酸化することにより形成することができる。
【００２３】
図７及び図８に示す実施形態は、カルコゲニドメモリ記憶素子２３と導体３３又は３７との間に熱伝導低減導体を有するように変更できることを理解されたい。
【００２４】
図７及び図８のメモリセルを、例えば積み重ねられた層内に実装することができ、その場合に、ヒータ電極３９の上側表面と垂直方向に隣接する導体３３が、隣接する層内にあるヒータ電極の下側表面と垂直方向に隣接する。
【００２５】
例示として、導体３３をクロスポイントメモリ構造のメモリ行選択線とすることができ、一方導体３５、３７をクロスポイントメモリ構造のメモリ列選択線にすることができる。
【００２６】
図９は、本発明の少なくとも１つの実施形態を組み込むメモリキャリア７０の一実施形態を示すブロック図である。そのメモリキャリアは、数例を挙げると、ＰＣＭＣＩＡ、ＰＣカード、スマートメモリ、メモリスティック、デジタルフィルム、ＡＴＡ及びコンパクトフラッシュのような標準的な、又は所有権のあるメモリカード形式のうちの任意のものに対応する。メモリキャリア７０は、実装されるメモリキャリアの形式に対する特定のコネクタとの機械的及び電気的接続をもたらす機械的インターフェース７１を含む。任意随意的な電気的インターフェース７３は、機械的コネクタ７１上の電気的接触と電気的に結合され、例えばセキュリティ、アドレスデコーディング、電圧変換、書込み保護、又は本発明の少なくとも１つの実施形態を組み込む１組のメモリＩＣ　８０とのその他典型的なインターフェース機能をもたらす。キャリア７５は、例えばプリント回路基板又はセラミック基板であり、通常、メモリＩＣ　８０、電気的インターフェース７３及び機械的インターフェース７１を物理的に支持するのに利用される。いくつかの電気装置が電気的インターフェース７３の機能を組み込み、それによってメモリキャリア７０においてその機能が不要になることを、当業者であれば理解できよう。
【００２７】
図１０は、本発明の少なくとも１つの実施形態を組み込んだ電子装置、この例ではコンピュータシステム９０の一実施形態を示すブロック図である。特にコンピュータシステムの場合、図に示すように、いくつかの異なる電気装置がパッケージ内に組み込まれている。例えばマイクロプロセッサ９１が、コンピュータ実行可能命令及び／又はユーザデータを格納するために使用されるメモリ回路９３に接続されている。例示的なメモリ回路９３は、ＢＩＯＳメモリ、ランダムアクセスメモリ（ＲＡＭ）、リードオンリーメモリ（ＲＯＭ）及び種々のレベルの内部又は外部キャッシュメモリを含む。またマイクロプロセッサ９１は、ハードディスクドライブ、フロッピードライブ、ＣＤ／ＤＶＤドライブ、テープドライブ又は本発明を利用する半導体メモリＩＣを組み込む装置のような他の大容量記憶装置のような記憶装置９５に接続されている。マイクロプロセッサ９１は、本発明を利用する内部キャッシュメモリを含むことができる。またメモリ９３は、本発明を利用するメモリＩＣを含む場合もある。マイクロプロセッサはさらに、本発明を利用するメモリＩＣを組み込むこともできる表示装置９７にも接続されている。またその電子装置は、図９のメモリキャリア７０を収容するように構成することもできる。
【００２８】
図１１は、レベル１キャッシュ及び／又はレベル２キャッシュのような本発明を利用するメモリ９３をマイクロプロセッサ９１と集積化する内蔵型メモリアレイ６０の例示的な一実施形態を概略的に示す。内蔵型メモリアレイ６０は、マイクロプロセッサ９１の集積回路ダイの上側に、ダイの面積の寸法より小さくなるように形成されている。マイクロプロセッサ９１は、例えばボンディングワイヤ９４又はＴＡＢ回路技術によって、パッケージ９２に電気的に取り付けられている。マイクロプロセッサがパッケージ９２に取り付けられた後、封入され（図示せず）、汚染物質及びハンドリングから保護される。内蔵型メモリアレイ６０は、マイクロプロセッサ集積回路上に配置されているように示されているが、マイクロプロセッサ９１の代わりに、メモリ回路を利用する任意の集積回路とすることができることを理解されたい。
【００２９】
本発明のメモリ構造は、半導体装置を利用して実装することができる。例えば導体は、金属層を付着し、その後フォトリソグラフィマスク処理及びエッチング処理を介してパターニングすることにより形成することができる。誘電体領域は、誘電体材料を付着することにより形成することができるが、酸化物を付着することにより、あるいは金属を付着した後に付着した金属を酸化することにより、あるいは金属機構、金属造作を酸化することにより、酸化物層を形成することもできる。化学機械研磨（ＣＭＰ）を利用して、所望の領域を平坦化し、及び／又は露出させることができる。またデュアルダマシンのようなダマシンプロセスを利用することもできる。デュアルダマシンプロセスでは、ＩＬＤがエッチングされ、エッチングされたＩＬＤ上に金属が付着され、その後ＣＭＰが実施される。
【００３０】
さらに図１２を参照すると、一般に本発明による構造は以下のように形成することができる。ステップ１０１では、例えば金属層を付着し、パターニングすることにより、制御素子電極を形成する。ステップ１０３では、例えば上記のようにパターニングされていない酸化物層を形成することにより、又は電極を酸化することにより、制御素子電極上に制御素子を形成する。ステップ１０５では、例えば適する金属層を付着し、パターニングすることによって、ヒータ電極を形成する。ステップ１０７では、カルコゲナイド系メモリ記憶素子をヒータ電極と接触させて形成する。ステップ１０９では、メモリ素子電極を形成する。メモリ素子電極には、図５及び図６に示すような熱伝導制限導体を含むことができる。
【００３１】
本発明の特定の実施形態を記載及び図示してきたが、添付の特許請求の範囲によって画定されるような本発明の範囲及び精神から逸脱することなく、本発明に対して種々の変更及び改変が当業者によって実施可能である。
【００３２】
【発明の効果】
本発明はメモリ構造に関し、メモリ構造は、制御素子電極（３５）と、ヒータ電極（３９）と、メモリ素子電極（３３）と、メモリ素子電極とヒータ電極の間に配置されているカルコゲナイド系メモリ素子（２３）と、ヒータ電極と制御素子電極の間に配置されている制御素子（２５）とからなる。本願構成によれば、低コストで大容量の記憶機構を達成するメモリ構造を実現することができる。
【図面の簡単な説明】
【図１】本発明によるメモリセル構造を利用することができるクロスポイントメモリアレイの一実施形態を示す概略図である。
【図２】カルコゲナイド系相変化半導体メモリ記憶素子と、そのメモリ記憶素子に対する制御素子とを含むメモリセルの一実施形態を概略的に示すブロック図である。
【図３】カルコゲナイド系相変化半導体メモリ記憶素子を含むメモリ構造の実施形態を概略的に示す断面図である。
【図４】カルコゲナイド系相変化半導体メモリ記憶素子を含むメモリ構造の実施形態を概略的に示す断面図である。
【図５】カルコゲナイド系相変化半導体メモリ記憶素子を含むメモリ構造の別の実施形態を概略的に示す断面図である。
【図６】カルコゲナイド系相変化半導体メモリ記憶素子を含むメモリ構造の別の実施形態を概略的に示す断面図である。
【図７】カルコゲナイド系相変化半導体メモリ記憶素子を含むメモリ構造のさらに別の実施形態を概略的に示す断面図である。
【図８】カルコゲナイド系相変化半導体メモリ記憶素子を含むメモリ構造のさらに別の実施形態を概略的に示す断面図である。
【図９】本発明によるメモリ構造の少なくとも１つを組み込むメモリキャリアの一実施形態を概略的に示すブロック図である。
【図１０】本発明によるメモリ構造の少なくとも１つを組み込む、コンピュータシステムのような電子装置の一実施形態を概略的に示すブロック図である。
【図１１】本発明によるメモリ構造の少なくとも１つを内蔵する集積回路の一実施形態を概略的に示すブロック図である。
【図１２】本発明によるメモリ構造を実装するために利用することができる基本的なステップの一実施形態を示す流れ図である。
【符号の説明】
１０　　　クロスポイントメモリアレイ
２０　　　メモリセル
２３　　　メモリ記憶素子
２５　　　制御素子
３３　　　導体
３９　　　ヒータ電極
４１　　　熱伝導低減導体
６０　　　内蔵型メモリアレイ
７０　　　メモリキャリア
７１　　　機械的インターフェース
７３　　　電気的インターフェース
７５　　　キャリア
８０　　　メモリＩＣ
９１　　　マイクロプロセッサ
９２　　　パッケージ
９３　　　メモリ
９４　　　ボンディングワイヤ
Ｃ０、Ｃ１、Ｃ２　　　列選択導線
Ｒ０、Ｒ１、Ｒ２　　　行選択導線
Ｅ１、Ｅ２、Ｅ３　　　電極
【図１】
2004031953.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
2004031953.tif 000007
【図６】
2004031953.tif 000008
【図７】
2004031953.tif 000009
【図８】
2004031953.tif 000010
【図９】
2004031953.tif 000011
【図１０】
2004031953.tif 000012
【図１１】
2004031953.tif 000013
【図１２】
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