(57)【要約】【課題】メモリセル部および周辺回路部を有する半導体装置において、周辺回路部のトランジスタのパンチスルーマージンの減少を抑制するとともに、ショートマージンの確保および電流駆動能力を向上した半導体装置を提供する。【解決手段】層間絶縁膜１４の形成後の埋め込み特性向上のために行う高温（８００℃〜１０００℃）の熱処理の後であって、かつ、メモリセル部におけるコンタクトプラグ１７ａの形成後のリフレッシュ特性向上のために行う高温（８００℃〜１０００℃）の熱処理の後、異方性ドライエッチングにより、周辺回路部の半導体基板１上に形成されたシリコン酸化膜３および絶縁膜１１を除去して、絶縁膜１１をサイドウォール窒化膜９の側面にサイドウォール絶縁膜１１ｂとして残す。そして当該ゲート配線Ｇ２を注入マスクとして不純物のイオン注入を行い、周辺回路部においてソース・ドレイン領域３１ｂを形成する。【選択図】        図１３
2004327517.tif 000002
【特許請求の範囲】
【請求項１】
同一の半導体基板上にデータ保持部と、該データ保持部に連動して動作する周辺回路部とを備える半導体装置の製造方法であって、
（ａ）前記半導体基板上の前記データ保持部および前記周辺回路部に、それぞれ上部がシリコン窒化膜で覆われたゲート配線を形成する工程と、
（ｂ）前記データ保持部および前記周辺回路部の前記ゲート配線の側面外方の前記半導体基板の表面内に、それぞれ第１の不純物領域を形成する工程と、
（ｃ）前記データ保持部および前記周辺回路部の前記ゲート配線の側面に、それぞれ第１のサイドウォール窒化膜を形成する工程と、
（ｄ）前記データ保持部および前記周辺回路部の前記第１のサイドウォール窒化膜の側面外方の前記半導体基板の表面内に、それぞれ第２の不純物領域を形成する工程と、
（ｅ）前記データ保持部上および前記周辺回路部上を覆う第１の層間絶縁膜を形成する工程と、
（ｆ）前記データ保持部上の前記層間絶縁膜を選択的に除去して、少なくとも前記第１および第２の不純物領域が形成された前記半導体基板の表面に達する第１の開口部を形成し、該第１の開口部に導電性シリコンを埋め込んでコンタクトプラグを形成する工程と、
（ｇ）前記コンタクトプラグの形成後、前記データ保持部上をレジストマスクで覆い、前記周辺回路部の前記第１の層間絶縁膜をウエットエッチングにより除去する工程と、
（ｈ）前記工程（ｇ）の後、前記周辺回路部において、少なくとも前記第１のサイドウォール窒化膜を有する前記ゲート配線を注入マスクとして、前記周辺回路部の前記半導体基板の表面内に第３の不純物注入を行い、前記第１および第２の不純物領域よりも不純物濃度が高い第３の不純物領域を形成する工程と、を備える、半導体装置の製造方法。
【請求項２】
前記工程（ｇ）の後、前記工程（ｈ）に先だって、
（ｉ）前記データ保持部および前記周辺回路部の全面に絶縁膜を形成した後、異方性エッチングにより少なくとも前記周辺回路部の前記絶縁膜を除去し、前記ゲート配線の前記第１のサイドウォール窒化膜の側面にサイドウォール絶縁膜を形成する工程をさらに備え、
前記工程（ｈ）は、
前記周辺回路部の前記サイドウォール絶縁膜が形成された前記ゲート配線を注入マスクとして、前記第３の不純物注入を行う工程を含む、請求項１記載の半導体装置の製造方法。
【請求項３】
前記工程（ｈ）の後に、
（ｊ）少なくとも前記周辺回路部の前記第３の不純物領域が形成された前記半導体基板の表面にメタルシリサイド膜を形成する工程をさらに備える、請求項１記載の半導体装置の製造方法。
【請求項４】
前記工程（ｉ）は、
前記データ保持部上の前記絶縁膜を、前記異方性エッチングに対して保護した状態で前記周辺回路部の前記絶縁膜を除去する工程を含み、
前記工程（ｈ）の後に、
（ｊ）前記周辺回路部の前記第３の不純物領域が形成された前記半導体基板の表面に、メタルシリサイド膜を形成する工程をさらに備える、請求項２記載の半導体装置の製造方法。
【請求項５】
前記工程（ｉ）は、
前記データ保持部上の前記絶縁膜を、前記異方性エッチングにより併せて除去する工程を含み、
前記工程（ｈ）の後に、
（ｊ）前記データ保持部の全ての前記コンタクトプラグ上および前記周辺回路部の前記第３の不純物領域が形成された前記半導体基板の表面に、それぞれメタルシリサイド膜を形成する工程をさらに備える、請求項２記載の半導体装置の製造方法。
【請求項６】
前記工程（ｉ）は、
前記絶縁膜をシリコン酸化膜で形成する工程を含み、
前記工程（ｊ）の後に、
前記シリコン酸化膜をウエットエッチングにより除去し、前記データ保持部上および前記周辺回路部上を覆う第２の層間絶縁膜を形成する工程と、
前記データ保持部上および前記周辺回路部上の前記第２の層間絶縁膜を貫通して、それぞれ前記コンタクトプラグおよび前記メタルシリサイド膜に達するコンタクト開口部を自己整合的に形成する工程と、をさらに備える、請求項４記載の半導体装置の製造方法。
【請求項７】
前記工程（ｉ）は、
前記絶縁膜をシリコン酸化膜で形成する工程を含み、
前記工程（ｊ）の後に、
前記シリコン酸化膜をウエットエッチングにより除去し、前記データ保持部上および前記周辺回路部上を覆う第２の層間絶縁膜を形成する工程と、
前記データ保持部上および前記周辺回路部上の前記第２の層間絶縁膜を貫通して、それぞれ、前記メタルシリサイド膜に達するコンタクト開口部を自己整合的に形成する工程と、をさらに備える、請求項５記載の半導体装置の製造方法。
【請求項８】
前記工程（ｉ）は、
前記絶縁膜をシリコン窒化膜で形成する工程を含み、
前記工程（ｊ）の後に、
前記データ保持部上および前記周辺回路部上を覆う第２の層間絶縁膜を形成する工程と、
前記データ保持部上および前記周辺回路部上の前記第２の層間絶縁膜を貫通して、それぞれ前記コンタクトプラグおよび前記メタルシリサイド膜に達するコンタクト開口部を自己整合的に形成する工程と、をさらに備える、請求項４記載の半導体装置の製造方法。
【請求項９】
前記工程（ｉ）は、
前記絶縁膜をシリコン窒化膜で形成する工程を含み、
前記工程（ｊ）の後に、
前記データ保持部上および前記周辺回路部上を覆う第２の層間絶縁膜を形成する工程と、
前記データ保持部上および前記周辺回路部上の前記第２の層間絶縁膜を貫通して、それぞれ前記メタルシリサイド膜に達するコンタクト開口部を自己整合的に形成する工程と、をさらに備える、請求項５記載の半導体装置の製造方法。
【請求項１０】
前記工程（ｉ）は、
前記絶縁膜を、シリコン窒化膜上にシリコン酸化膜が配設された２層膜で形成する工程を含み、前記サイドウォール絶縁膜は、サイドウォール窒化膜とサイドウォール酸化膜との２層膜で構成され、
前記工程（ｊ）の後に、
前記シリコン酸化膜をウエットエッチングにより除去し、前記データ保持部上および前記周辺回路部上を覆う第２の層間絶縁膜を形成する工程と、
前記データ保持部上および前記周辺回路部上の前記第２の層間絶縁膜を貫通して、それぞれ前記コンタクトプラグおよび前記メタルシリサイド膜に達するコンタクト開口部を自己整合的に形成する工程と、をさらに備える、請求項４記載の半導体装置の製造方法。
【請求項１１】
前記工程（ｆ）は、
前記コンタクトプラグを、前記データ保持部と前記周辺回路部との境界部にも形成する工程を含む、請求項１記載の半導体装置の製造方法。
【請求項１２】
同一の半導体基板上にデータ保持部と、該データ保持部に連動して動作する周辺回路部とを備える半導体装置であって、
前記半導体基板上の前記データ保持部および前記周辺回路部にそれぞれ配設され、上部がシリコン窒化膜で覆われたゲート配線と、
前記データ保持部および前記周辺回路部の前記ゲート配線の側面にそれぞれ配設された第１のサイドウォール窒化膜と、
前記データ保持部および前記周辺回路部のそれぞれの前記ゲート配線の側面外方の前記半導体基板の表面内に選択的に配設された第１および第２の不純物領域と、
前記周辺回路部の前記ゲート配線の前記第１のサイドウォール窒化膜の側面に配設されたサイドウォール絶縁膜と、
前記データ保持部上に設けられた第１の層間絶縁膜を貫通して、前記第１および第２の不純物領域が形成された前記半導体基板の表面に達する導電性シリコンで構成されるコンタクトプラグと、
前記周辺回路部の前記サイドウォール絶縁膜の側面外方の前記半導体基板の表面内に選択的に配設された、前記第１および第２の不純物領域よりも不純物濃度が高い第３の不純物領域と、
前記データ保持部の全ての前記コンタクトプラグ上および前記周辺回路部の前記第３の不純物領域が形成された前記半導体基板の表面に配設されたメタルシリサイド膜と、を備える半導体装置。
【請求項１３】
同一の半導体基板上にデータ保持部と、該データ保持部に連動して動作する周辺回路部とを備える半導体装置であって、
前記半導体基板上の前記データ保持部および前記周辺回路部にそれぞれ配設され、上部がシリコン窒化膜で覆われたゲート配線と、
前記データ保持部および前記周辺回路部の前記ゲート配線の側面にそれぞれ配設された第１のサイドウォール窒化膜と、
前記データ保持部および前記周辺回路部のそれぞれの前記ゲート配線の側面外方の前記半導体基板の表面内に選択的に配設された第１および第２の不純物領域と、
前記周辺回路部の前記ゲート配線の前記第１のサイドウォール窒化膜の側面に配設されたサイドウォール絶縁膜と、
前記データ保持部上に設けられた第１の層間絶縁膜を貫通して、前記第１および第２の不純物領域が形成された前記半導体基板の表面に達する導電性シリコンで構成されるコンタクトプラグと、
前記周辺回路部の前記サイドウォール絶縁膜の側面外方の前記半導体基板の表面内に選択的に配設された、前記第１および第２の不純物領域よりも不純物濃度が高い第３の不純物領域と、
前記周辺回路部の前記第３の不純物領域が形成された前記半導体基板の表面にのみ配設されたメタルシリサイド膜と、を備える半導体装置。
【請求項１４】
前記サイドウォール絶縁膜は、第２のサイドウォール窒化膜である、請求項１２または請求項１３記載の半導体装置。
【請求項１５】
前記データ保持部の前記第１の層間絶縁膜上および前記周辺回路部上を覆うように配設された第２の層間絶縁膜と、
前記データ保持部の前記第１の層間絶縁膜上および前記周辺回路部上の前記第２の層間絶縁膜を貫通して自己整合的に形成され、それぞれ前記メタルシリサイド膜に達するビット線コンタクトと、をさらに備える、請求項１２記載の半導体装置。
【請求項１６】
前記データ保持部上および前記周辺回路部上を覆うように配設された第２の層間絶縁膜と、
前記データ保持部上および前記周辺回路部上の前記第２の層間絶縁膜を貫通して自己整合的に形成され、それぞれ前記コンタクトプラグおよび前記メタルシリサイド膜に達するビット線コンタクトと、をさらに備える、請求項１３記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置に関し、特にメモリセル部を有する半導体装置に関する。
【０００２】
【従来の技術】
近年、半導体装置の集積度が向上し、特に、半導体記憶装置においてはメモリセルが微細化されるに伴い、配線とショートさせることなく配線間にコンタクト部を形成することが困難になってきている。
【０００３】
ここで、配線とショートさせることなくコンタクト部を形成すために、セルフアライン法と呼称される手法が採られることが多い。セルフアライン法により形成されたコンタクト部は、自己整合コンタクト（ＳＡＣ：Ｓｅｌｆ  Ａｌｉｇｎｅｄ  Ｃｏｎｔａｃｔ）と呼称される。
【０００４】
メモリセル部では、ショートマージンを上げるために、コンタクト部の形状を、ホール形状ではなく、バータイプやラインタイプと呼称される開口率の大きなエッチングマスクを用いてＳＡＣエッチングを行い、かつ化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）技術を併用してコンタクト部を形成することが一般的になっている。
【０００５】
例えば、特許文献１にセルフアライン法を用いてコンタクト部を形成する手法の一例が挙げられている。
【０００６】
【特許文献１】
特開平６−２１６３３３号公報（第４欄、図３、４）
【０００７】
【発明が解決しようとする課題】
特許文献１に開示されているように、メモリセル部のトランジスタおよび周辺回路部のトランジスタは同時に形成するので、メモリセル部における層間絶縁膜の埋め込み特性向上のための熱処理、およびリフレッシュ特性改善のための熱処理が周辺回路部のトランジスタにもかかってしまい、不純物を高濃度に必要とする周辺回路部のトランジスタのソース・ドレイン領域において不純物の熱拡散が発生し、周辺回路部のトランジスタのパンチスルーマージンが減少する可能性があった。
【０００８】
また、集積度の向上に伴い、これまでは適用されていなかった周辺回路部においてもＳＡＣエッチングが必要となりつつあり、半導体装置の微細化が進むにつれて、周辺回路部においてもショートマージンの確保および電流駆動能力の向上などが要求される傾向にある。
【０００９】
本発明は上記のような問題点を解消するためになされたもので、メモリセル部および周辺回路部を有する半導体装置において、周辺回路部のトランジスタのパンチスルーマージンの減少を抑制するとともに、ショートマージンの確保および電流駆動能力を向上した半導体装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】
本発明に係る請求項１記載の半導体装置の製造方法は、同一の半導体基板上にデータ保持部と、該データ保持部に連動して動作する周辺回路部とを備える半導体装置の製造方法であって、以下の工程（ａ）〜（ｈ）を備えている。すなわち、前記半導体基板上の前記データ保持部および前記周辺回路部に、それぞれ上部がシリコン窒化膜で覆われたゲート配線を形成する工程（ａ）と、前記データ保持部および前記周辺回路部の前記ゲート配線の側面外方の前記半導体基板の表面内に、それぞれ第１の不純物領域を形成する工程（ｂ）と、前記データ保持部および前記周辺回路部の前記ゲート配線の側面に、それぞれ第１のサイドウォール窒化膜を形成する工程（ｃ）と、前記データ保持部および前記周辺回路部の前記第１のサイドウォール窒化膜の側面外方の前記半導体基板の表面内に、それぞれ第２の不純物領域を形成する工程（ｄ）と、前記データ保持部上および前記周辺回路部上を覆う第１の層間絶縁膜を形成する工程（ｅ）と、前記データ保持部上の前記層間絶縁膜を選択的に除去して、少なくとも前記第１および第２の不純物領域が形成された前記半導体基板の表面に達する第１の開口部を形成し、該第１の開口部に導電性シリコンを埋め込んでコンタクトプラグを形成する工程（ｆ）と、前記コンタクトプラグの形成後、前記データ保持部上をレジストマスクで覆い、前記周辺回路部の前記第１の層間絶縁膜をウエットエッチングにより除去する工程（ｇ）と、前記工程（ｇ）の後、前記周辺回路部において、少なくとも前記第１のサイドウォール窒化膜を有する前記ゲート配線を注入マスクとして、前記周辺回路部の前記半導体基板の表面内に第３の不純物注入を行い、前記第１および第２の不純物領域よりも不純物濃度が高い第３の不純物領域を形成する工程（ｈ）とを備えている。
【００１１】
本発明に係る請求項１２記載の半導体装置は、同一の半導体基板上にデータ保持部と、該データ保持部に連動して動作する周辺回路部とを備える半導体装置であって、前記半導体基板上の前記データ保持部および前記周辺回路部にそれぞれ配設され、上部がシリコン窒化膜で覆われたゲート配線と、前記データ保持部および前記周辺回路部の前記ゲート配線の側面にそれぞれ配設された第１のサイドウォール窒化膜と、前記データ保持部および前記周辺回路部のそれぞれの前記ゲート配線の側面外方の前記半導体基板の表面内に選択的に配設された第１および第２の不純物領域と、前記周辺回路部の前記ゲート配線の前記第１のサイドウォール窒化膜の側面に配設されたサイドウォール絶縁膜と、前記データ保持部上に設けられた第１の層間絶縁膜を貫通して、前記第１および第２の不純物領域が形成された前記半導体基板の表面に達する導電性シリコンで構成されるコンタクトプラグと、前記周辺回路部の前記サイドウォール絶縁膜の側面外方の前記半導体基板の表面内に選択的に配設された、前記第１および第２の不純物領域よりも不純物濃度が高い第３の不純物領域と、前記データ保持部の全ての前記コンタクトプラグ上および前記周辺回路部の前記第３の不純物領域が形成された前記半導体基板の表面に配設されたメタルシリサイド膜とを備えている。
【００１２】
本発明に係る請求項１３記載の半導体装置は、同一の半導体基板上にデータ保持部と、該データ保持部に連動して動作する周辺回路部とを備える半導体装置であって、前記半導体基板上の前記データ保持部および前記周辺回路部にそれぞれ配設され、上部がシリコン窒化膜で覆われたゲート配線と、前記データ保持部および前記周辺回路部の前記ゲート配線の側面にそれぞれ配設された第１のサイドウォール窒化膜と、前記データ保持部および前記周辺回路部のそれぞれの前記ゲート配線の側面外方の前記半導体基板の表面内に選択的に配設された第１および第２の不純物領域と、前記周辺回路部の前記ゲート配線の前記第１のサイドウォール窒化膜の側面に配設されたサイドウォール絶縁膜と、前記データ保持部上に設けられた第１の層間絶縁膜を貫通して、前記第１および第２の不純物領域が形成された前記半導体基板の表面に達する導電性シリコンで構成されるコンタクトプラグと、前記周辺回路部の前記サイドウォール絶縁膜の側面外方の前記半導体基板の表面内に選択的に配設された、前記第１および第２の不純物領域よりも不純物濃度が高い第３の不純物領域と、前記周辺回路部の前記第３の不純物領域が形成された前記半導体基板の表面にのみ配設されたメタルシリサイド膜とを備えている。
【００１３】
【発明の実施の形態】
＜Ａ．実施の形態１＞
以下、図１〜図２４を用いて本発明に係る実施の形態１について説明する。
＜Ａ−１．製造方法＞
製造工程を順に示す断面図である図１〜図１６を用いてＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）１００の製造方法について説明する。なお、ＤＲＡＭ１００の構造については最終工程を説明する図１６に示す。
【００１４】
また、図１〜図１６においてはＤＲＡＭ１００のうち、メモリセル部およびメモリセル部の周辺に配設された周辺回路部（ロジック回路、センスアンプ、デコーダなどを含む）の構成を並べて示している。
【００１５】
まず、図１に示す工程において、シリコン基板などの半導体基板１を準備し、素子間分離のための素子分離酸化膜２を選択的に形成し活性領域を規定する。なお、素子分離酸化膜２は、熱酸化（ＬＯＣＯＳ酸化）あるいはトレンチに酸化膜を埋め込む手法（トレンチ分離）により形成する。
【００１６】
そして、活性領域（素子分離酸化膜２で規定される半導体基板１の領域）には、ＭＯＳトランジスタのウェル領域およびチャネル領域を形成するための不純物注入を行う。
【００１７】
その後、基板全面にシリコン酸化膜３を形成し、その上に導電性シリコン膜４、バリアメタル膜５、メタル配線膜６および保護絶縁膜７を順に積層する。なお、この積層膜はポリメタルゲートを想定したものであり、ポリサイドゲートの場合は、バリアメタル層５は省略でき、シリコン膜４の上にシリサイド膜を形成すれば良い。
【００１８】
ここで、シリコン酸化膜３は熱酸化膜、あるいは減圧ＣＶＤ法および常圧ＣＶＤ法を用いて形成したノンドープの堆積酸化膜であり、膜厚は１ｎｍ〜１０ｎｍである。
【００１９】
また、導電性シリコン膜４はＣＶＤ法で堆積した多結晶シリコンあるいはアモルファスシリコンで構成され、リン（Ｐ）、ヒ素（Ａｓ）およびボロン（Ｂ）の何れかを含み、膜厚は２０ｎｍ〜１５０ｎｍである。
【００２０】
そして、バリアメタル膜５は窒化チタン（ＴｉＮ）あるいは窒化タングステン（ＷＮ）等の高融点金属膜で構成され、膜厚は２ｎｍ〜１０ｎｍである。
【００２１】
また、メタル配線膜６はタングステン（Ｗ）等の高融点金属膜で構成され、膜厚は２０ｎｍ〜１５０ｎｍである。
【００２２】
なお、ポリサイドゲートの場合は、導電性シリコン膜４の上にタングステンシリサイド（ＷＳｉ）などの金属シリサイド膜を形成し、その膜厚は２０ｎｍ〜１５０ｎｍである。
【００２３】
保護絶縁膜７は、シリコン酸化膜をＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）法等でドライエッチングする際に、シリコン酸化膜との選択比が得られる材質、例えば、ＣＶＤ法で堆積したシリコン窒化膜（ＳｉＮ）や酸窒化膜（ＳｉＯＮ）あるいはこれらの多層膜、またはシリコン酸化膜とシリコン窒化膜との２層膜で構成され、膜厚は２０ｎｍ〜１００ｎｍである。
【００２４】
次に、図２に示す工程において、保護絶縁膜７上に写真製版（フォトリソグラフィ）により所望のゲート配線パターンを形成するためのレジストマスク（図示せず）をパターニングし、ＲＩＥ法等のエッチングにより、酸化シリコンに対するドライエッチングを行って、保護絶縁膜７をゲート配線パターンに合致するようにパターニングする。
【００２５】
次に、保護絶縁膜７をエッチングマスクとして使用し、ＲＩＥ法等のエッチングにより、メタルおよび多結晶シリコン（ポリシリコン）に対するドライエッチングを行って、メタル配線膜６、バリアメタル膜５および導電性シリコン膜４をゲート配線パターンに合致するようにパターニングする。これにより、メモリセル部においては、シリコン酸化膜３上に導電性シリコン膜４ａ、バリアメタル膜５ａ、メタル配線膜６ａおよび保護絶縁膜７ａで構成されるゲート配線Ｇ１が形成され、周辺回路部においては、シリコン酸化膜３上に導電性シリコン膜４ｂ、バリアメタル膜５ｂ、メタル配線膜６ｂおよび保護絶縁膜７ｂで構成されるゲート配線Ｇ２が形成される。
【００２６】
この場合のエッチングには、シリコン酸化膜に対して選択比のあるエッチングを使用するので、シリコン酸化膜３が完全に除去されることはなく、半導体基板１上にシリコン酸化膜３が残る。なお、この後、リーク電流低減のために、半導体基板１上およびシリコン膜４の側壁に熱酸化により酸化膜を形成する場合もある。
【００２７】
次に、ゲート配線Ｇ１およびＧ２を注入マスクとして、ドーズ量１×１０１２〜１×１０１３／ｃｍ２の不純物のイオン注入を行い、メモリセル部においてはソース・ドレイン領域８ａ（第１の不純物領域）を、周辺回路部においてはソース・ドレイン領域８ｂ（第１の不純物領域）を形成する。この場合、ＮチャネルＭＯＳトランジスタを形成するには、リン（Ｐ）の場合は１０ｋｅＶ〜２０ｋｅＶのエネルギーで注入し、ヒ素（Ａｓ）の場合は１５ｋｅＶ〜３０ｋｅＶのエネルギーで注入し、ＰチャネルＭＯＳトランジスタを形成するには、２フッ化ボロン（ＢＦ２）を５ｋｅＶ〜１０ｋｅＶのエネルギーで注入する。なお、ソース・ドレイン領域８ａおよび８ｂは、ソース・ドレインエクステンション領域あるいは低ドープドレイン領域（ＬＤＤ領域）とも呼称される領域である。
【００２８】
次に、半導体基板１の全面に例えばＣＶＤ法によって厚さ５ｎｍ〜１００ｎｍのシリコン窒化膜を堆積した後、ＲＩＥ法等で異方性ドライエッチングを全面的に行うことで、図３に示すようにゲート配線Ｇ１およびＧ２の側壁に、それぞれサイドウォール窒化膜９ａおよび９ｂ（第１のサイドウォール窒化膜）を形成する。
【００２９】
この場合のエッチングには、シリコン酸化膜に対して選択比のあるエッチングを使用するので、シリコン酸化膜３が完全に除去されることはない。
【００３０】
なお、サイドウォール窒化膜９ａおよび９ｂは、ゲート配線Ｇ１およびＧ２の側壁保護を目的として設けられ、シリコン酸化膜をＲＩＥ法等でドライエッチングする際に選択比を有する膜であればシリコン窒化膜に限定されるものではなく、例えば酸窒化膜でも良い。
【００３１】
次に、図４に示す工程において、サイドウォール窒化膜９ａおよび９ｂをそれぞれ有するゲート配線Ｇ１およびＧ２を注入マスクとして、ドーズ量１×１０１３〜１×１０１４／ｃｍ２の不純物のイオン注入を行い、メモリセル部においてはソース・ドレイン領域１０ａ（第２の不純物領域）を、周辺回路部においてはソース・ドレイン領域１０ｂ（第２の不純物領域）を形成する。この場合、ＮチャネルＭＯＳトランジスタを形成するには、リン（Ｐ）の場合は２０ｋｅＶ〜３０ｋｅＶのエネルギーで注入し、ヒ素（Ａｓ）の場合は３０ｋｅＶ〜４０ｋｅＶのエネルギーで注入し、ＰチャネルＭＯＳトランジスタを形成するには、２フッ化ボロン（ＢＦ２）を１０ｋｅＶ〜１５ｋｅＶのエネルギーで注入する。
【００３２】
このように、サイドウォール窒化膜９ａおよび９ｂを形成した後に不純物を注入することで、特にメモリセル部での接合緩和やトランジスタのショートチャネル効果の抑制などの効果が得られる。
【００３３】
次に、図５に示す工程において、半導体基板１の保護を目的として、基板全面に厚さ５ｎｍ〜５０ｎｍの絶縁膜１１を堆積する。ここで絶縁膜１１はシリコン酸化膜をＲＩＥ法等でドライエッチングする際に選択比を有する膜であり、例えばＣＶＤ法で堆積したシリコン窒化膜や酸窒化膜である。なお、絶縁膜１１は必ずしも設けなくても良い。
【００３４】
次に、図６に示す工程において、半導体基板１の全面に例えばＣＶＤ法によって厚さ３００ｎｍ〜１０００ｎｍの層間絶縁膜１４（第１の層間絶縁膜）を堆積する。ここで、層間絶縁膜１４としては、埋め込み特性や平坦性の良好な、リンやボロンをドープしたシリコン酸化膜（ＢＰＴＥＯＳおよびＰＴＥＯＳなど）を堆積する。そして、ゲート配線間の確実な埋め込み、および段差を低減して平坦化性を向上するために高温（８００℃〜１０００℃）の熱処理を行う。
【００３５】
次に、図７に示す工程において、コンタクトプラグを設ける場所に開口部ＯＰ１を有するレジストマスクＲＭ１を層間絶縁膜１４に形成する。
【００３６】
そして、開口部ＯＰ１における層間絶縁膜１４をＲＩＥ法等のドライエッチングにより除去し、コンタクト開口部１６を形成する。このとき、シリコン窒化膜に対して選択比の大きなエッチングを行うことにより、保護膜である絶縁膜１１（例えばシリコン窒化膜）が完全に除去されることを防止できる。
【００３７】
ここで、メモリセル部におけるレジストマスクＲＭ１の平面パターンの例を図１７および図１８に示す。なお、図１７および図１８にはレジストマスクＲＭ１の一部だけを示している。
【００３８】
図１７に示すパターンはバータイプと呼称され、セルの最小単位の長さが、セルの平面配置における繰り返しパターンの半分長さに相当するハーフピッチセルの場合に適用される。
【００３９】
また、図１８に示すパターンはラインタイプと呼称され、セルの最小単位の長さが、セルの平面配置における繰り返しパターンの４分の１の長さに相当するクォーターピッチセルの場合に適用される。
【００４０】
図１７および図１８において、並列に配設されたストライプ状の複数のゲート配線１０２の隙間に活性領域１０１が存在し、コンタクトプラグを形成するためのレジストマスク１０３は、活性領域上であってもコンタクトプラグを形成しない部分の上にレジスト材１０３１が配設され、その他の部分が開口部となっている。
【００４１】
なお、レジスト材１０３１の平面形状は、図１７においては幾つかのゲート配線１０２に跨るストライプ状をなし、図１８においては全てのゲート配線１０２に跨るように連続した階段状をなしている。
【００４２】
ここで、図１７および図１８におけるＡ−Ａ線での矢示断面が図７に示すメモリセル部での断面図に対応する。
【００４３】
また、図１７および図１８におけるゲート配線１０２およびレジストマスク１０３は、それぞれ図７に示すゲート配線Ｇ１およびレジストマスクＲＭ１に相当する。
【００４４】
ここで、製造工程の説明に戻る。レジストマスクＲＭ１を除去した後、図８に示す工程において、ＲＩＥ法等のドライエッチングを用いて、コンタクト開口部１６内の絶縁膜１１を除去する。このとき、コンタクト開口部１６底部の絶縁膜１１およびシリコン酸化膜３だけでなく、ゲート配線Ｇ１を覆う絶縁膜１１も除去するようにエッチング条件を設定するが、ゲート配線Ｇ１は保護絶縁膜７ａおよびサイドウォール窒化膜９ａで覆われているので、ゲート配線Ｇ１を露出させることなく半導体基板１の主面を露出させることができる。また、このとき、ゲート配線Ｇ１によって覆われるシリコン酸化膜３は除去されず、ゲート絶縁膜３ａとして残ることになる。
【００４５】
次に、図９に示す工程において、プラグ材となる導電性シリコン膜１７を半導体基板１の全面に堆積し、コンタクト開口部１６を埋め込む。導電性シリコン膜１７は、例えばＣＶＤ法で堆積した多結晶シリコンやアモルファスシリコンに、ＰやＡｓをドープしたものであり、その膜厚は１００ｎｍ〜４００ｎｍである。
【００４６】
次に、図１０に示す工程において、ＲＩＥ法等のドライエッチングとＣＭＰ法等による研磨とを組み合わせて用い、ゲート配線Ｇ１およびＧ２の上面が露出するまで、導電性シリコン膜１７、層間絶縁膜１４および絶縁膜１１を除去する。このことにより、コンタクトプラグ１７ａをゲート配線Ｇ１の間に形成することができる。
【００４７】
この後、リフレッシュ特性向上のための高温（８００℃〜１０００℃）の熱処理を行う。
【００４８】
ここで、コンタクトプラグ１７ａが形成された状態でのメモリセル部の平面図を図１９および図２０に示す。
【００４９】
なお、図１９は図１７を用いて説明したバータイプのパターンを有するレジストマスクを用いた場合の平面図であり、コンタクトプラグ１０４がゲート配線１０２の間に埋め込まれ、図１７においてレジスト材１０３１を配設した部分には層間絶縁膜１０５が残っている。
【００５０】
また、図２０は図１９を用いて説明したライトータイプのパターンを有するレジストマスクを用いた場合の平面図であり、コンタクトプラグ１０４がゲート配線１０２の間に埋め込まれ、図１７においてレジスト材１０３１を配設した部分には層間絶縁膜１０５が残っている。
【００５１】
なお、図１９および図２０におけるコンタクトプラグ１０４および層間絶縁膜１０５は、それぞれ図１０に示すコンタクトプラグ１７ａおよび層間絶縁膜１４に相当する。
【００５２】
ここで、製造工程の説明に戻る。図１１に示す工程において、写真製版によりメモリセル部だけを覆うレジストマスクＲＭ２を形成し、周辺回路部の層間絶縁膜１４を、ＨＦ（フッ酸）等の溶液を用いたウエットエッチングにより除去する。このとき、シリコン窒化膜で構成される絶縁膜１１は除去されずに残る。
【００５３】
ここで、レジストマスクＲＭ２が形成された状態でのメモリセル部および周辺回路部の平面図を図２１および図２２に示す。
【００５４】
図２１は図１９を用いて説明したメモリセル部をレジストマスクＲＭ２で覆った状態を表し、図２２は図２０を用いて説明したメモリセル部をレジストマスクＲＭ２で覆った状態を表している。
【００５５】
また、図２１および図２２におけるＢ−Ｂ線およびＣ−Ｃ線での矢示断面を、それぞれ図２３および図２４に示す。
【００５６】
図２３および図２４に示すように、周辺回路部はレジストマスクＲＭ２で覆われていないのでエッチング溶液ＳＬに接触するが、メモリセル部では、周辺回路部との境界部分においてゲート配線Ｇ１およびコンタクトプラグ１７ａがエッチング溶液に対する防壁となり、エッチング溶液ＳＬがメモリセル部に侵入することを防止することができる。このため、メモリセル部内にある層間絶縁膜１４がエッチングされることが防止される。従って、周辺回路部のみにおいて層間絶縁膜１４が除去される。これを層間絶縁膜１４の自己整合的除去と呼称する。
【００５７】
ここで、製造工程の説明に戻る。まず、レジストマスクＲＭ２を除去した後、少なくともメモリセル部をレジストマスクＲＭ３で覆い、図１２に示す工程において、異方性ドライエッチングにより、周辺回路部の半導体基板１上に形成されたシリコン酸化膜３および絶縁膜１１を除去して、絶縁膜１１をサイドウォール窒化膜９の側面にサイドウォール絶縁膜１１ｂとして残す。そして当該ゲート配線Ｇ２を注入マスクとして、ドーズ量１×１０１５〜１×１０１６／ｃｍ２の不純物のイオン注入を行い、周辺回路部においてソース・ドレイン領域３１ｂ（第３の不純物領域）を形成する。この場合、ＮチャネルＭＯＳトランジスタを形成するには、リン（Ｐ）の場合は３５ｋｅＶ〜４５ｋｅＶのエネルギーで注入し、ヒ素（Ａｓ）の場合は５０ｋｅＶ〜６０ｋｅＶのエネルギーで注入し、ＰチャネルＭＯＳトランジスタを形成するには、ボロン（Ｂ）の場合は５ｋｅＶ〜１０ｋｅＶのエネルギーで注入し、２フッ化ボロン（ＢＦ２）の場合は２０ｋｅＶ〜３０ｋｅＶのエネルギーで注入する。なお、ソース・ドレイン領域３１ｂは、周辺回路部のＭＯＳトランジスタに適応したソース・ドレイン領域である。
【００５８】
なお、上記不純物のイオン注入は、周辺回路部の半導体基板１上にシリコン酸化膜３および絶縁膜１１を残した状態でイオン注入を行い、その後、異方性ドライエッチングにより絶縁膜１１およびシリコン酸化膜３を除去しても良い。
【００５９】
なお、当該ドライエッチングにより半導体基板１上に露出するシリコン酸化膜３は除去されるが、ゲート配線Ｇ２によって覆われるシリコン酸化膜３は除去されず、ゲート絶縁膜３ｂとして残ることになる。また、ゲート配線Ｇ２の側面にも絶縁膜１１が残る。
【００６０】
次に、レジストマスクＲＭ３を除去した後、図１３に示す工程において、メモリセル部で露出しているコンタクトプラグ１７ａの表面および周辺回路部で露出している半導体基板１の表面、すなわち活性領域の表面に、同時にそれぞれメタルシリサイド膜３２ａおよび３２ｂを形成する。
【００６１】
メタルシリサイド膜３２ａおよび３２ｂの形成方法は、コバルト（Ｃｏ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、ハフニウム（Ｈｆ）などの高融点金属を半導体基板１の表面およびコンタクトプラグ１７ａの表面に堆積し、熱処理によりシリコンと金属とをシリサイド反応させる方法が一般的である。
【００６２】
次に、図１４に示す工程において、半導体基板１の全面に層間絶縁膜１８（第２の層間絶縁膜）となるシリコン酸化膜を、例えば減圧ＣＶＤ法あるいは常圧ＣＶＤ法を用いて堆積する。なお、層間絶縁膜１８の膜厚は５０ｎｍ〜５００ｎｍで、ノンドープでも良く、リンやボロンをドープしても良い。
【００６３】
その後、図１５に示すように、メモリセル部および周辺回路部においてビット線コンタクトを形成すべき部分が、それぞれ開口部ＯＰ２およびＯＰ３となったレジストマスクＲＭ４を形成する。そして、レジストマスクＲＭ４をエッチングマスクとして、ＲＩＥ法等のドライエッチングを用いて、層間絶縁膜１８を選択的にエッチングし、メモリセル部および周辺回路部にコンタクト開口部２０ａおよび２０ｂを形成する。
【００６４】
この場合のエッチングには、シリコン窒化膜やシリコン膜に対して選択比の大きなエッチングを行い、メモリセル部においてはコンタクトプラグ１７ａ上のメタルシリサイド膜３２ａに達するコンタクト開口部２０ａを形成し、周辺回路部においては、半導体基板１上のメタルシリサイド膜３２ｂに達するコンタクト開口部２０ｂを得る。
【００６５】
なお、コンタクト開口部２０ａおよび２０ｂは自己整合的に得られるので、ＳＡＣコンタクトと言うことができ、コンタクト形成のためのレジストマスクの位置合わせマージンを緩和して製造工程を短縮することができる。
【００６６】
次に、図１６に示す工程において、半導体基板１の全面に金属膜２４および２５を順に堆積し、金属膜２４および２５をコンタクト開口部２０ａおよび２０ｂ内に埋め込む。これにより、それぞれビット線コンタクト２１ａおよび２１ｂを形成する。なお、金属膜２４はＴｉ、ＴｉＮなどのバリアメタルで、膜厚は２０ｍｍ〜１００ｎｍである。また、金属膜２５はＷ等の高融点金属のシリサイド膜、あるいはＷ、Ａｌ（アルミニウム）等の金属膜で、あるいは、これらの多層膜で、膜厚は５０ｎｍ〜２００ｎｍである。
【００６７】
そして、所望のビット線パターンを形成するために、写真製版によるレジストマスクのパターニングおよび、当該レジストマスクを用いたＲＩＥ法等のドライエッチングにより所望のビット線を形成することで、ＤＲＡＭ１００の主たる部分の形成が完了する。
【００６８】
＜Ａ−２．作用効果＞
以上説明した実施の形態１の製造方法においては、図１２を用いて説明した周辺回路部におけるソース・ドレイン領域３１ｂの形成は、図６を用いて説明した層間絶縁膜１４の形成工程の後に行うので、層間絶縁膜１４の形成に際して埋め込み特性向上のために行う高温（８００℃〜１０００℃）の熱処理が、ソース・ドレイン領域３１ｂ形成後の周辺回路部に加えられることがない。
【００６９】
また、周辺回路部におけるソース・ドレイン領域３１ｂの形成は、図１０を用いて説明したコンタクトプラグ１７ａの形成工程の後に行うので、コンタクトプラグ１７ａ形成後にリフレッシュ特性向上のために行う高温（８００℃〜１０００℃）の熱処理が、ソース・ドレイン領域３１ｂ形成後の周辺回路部に加えられることがない。
【００７０】
このように、周辺回路部におけるＭＯＳトランジスタのソース・ドレイン領域３１ｂは、高温（８００℃〜１０００℃）の熱処理の影響を受けることがないので、周辺回路部におけるＭＯＳトランジスタのパンチスルーマージンの減少を防止できる。
【００７１】
また、メモリセル部においては、全てのコンタクトプラグ１７ａの上面にメタルシリサイド膜３２ａが形成されるので、ビット線コンタクト２１ａおよびストレージノードコンタクト（図示せず）のコンタクト抵抗を下げることができる。
【００７２】
特に、ビット線よりも上層に形成されるストレージキャパシタのストレージノード（図示せず）とビット線コンタクト２１ａとを接続するストレージノードコンタクトにおいては、開口部の幅に対する深さのアスペクト比が大きく、開口後にホール底面にシリサイド膜を形成することが難しいとされるが、コンタクトプラグ１７ａの上面にはメタルシリサイド膜３２ａが形成されているので、ストレージノードコンタクトのコンタクト抵抗を下げることができる。
【００７３】
また、周辺回路部では、半導体基板１上にメタルシリサイド膜３２ｂが形成されることにより、ビット線コンタクト２１ｂと活性領域とのコンタクト抵抗が低減できるだけでなく、活性領域のシート抵抗も低減できるので、周辺回路部の電流駆動能力を向上することができる。
【００７４】
＜Ｂ．実施の形態２＞
次に、図２５〜図３１を用いて本発明に係る実施の形態２について説明する。
＜Ｂ−１．製造方法＞
製造工程を順に示す断面図である図２５〜図３１を用いてＤＲＡＭ２００の製造方法について説明する。なお、ＤＲＡＭ２００の構造については最終工程を説明する図３１に示す。また、図１〜図１６を用いて説明したＤＲＡＭ１００の製造工程と同一の構成については同一の符号を付し、重複する説明は省略する。
【００７５】
図１〜図１１を用いて説明した工程を経て、周辺回路部から層間絶縁膜１４が自己整合的に除去された構成を得る。このとき、周辺回路部のゲート配線Ｇ２の側面および半導体基板１の上部には、シリコン窒化膜で構成される絶縁膜１１が残る。
【００７６】
そして、図２５に示す工程において、半導体基板１の全面に、厚さ５ｎｍ〜１００ｎｍのシリコン酸化膜２９を、例えばＣＶＤ法により堆積する。これにより、メモリセル部がシリコン酸化膜２９で覆われるとともに、周辺回路部においては絶縁膜１１のさらに上部にシリコン酸化膜２９が形成され、ゲート配線Ｇ２がシリコン酸化膜２９で覆われる。
【００７７】
次に、図２６に示す工程において、少なくともメモリセル部をレジストマスクＲＭ１１で覆い、ＲＩＥ法等のドライエッチングを用いて、シリコン酸化膜２９に対し全面エッチバックを行う。これにより、周辺回路部ではゲート配線Ｇ２の側面最外部にシリコン酸化膜２９がサイドウォール酸化膜２９ｂ（サイドウォール絶縁膜）として残る。
【００７８】
このとき、半導体基板１上のシリコン酸化膜２９、絶縁膜１１およびシリコン酸化膜３が除去され、周辺回路部では半導体基板１の表面、すなわち活性領域が露出した状態となる。
【００７９】
なお、メモリセル部では、シリコン酸化膜２９はレジストマスクＲＭ１１で保護されているので、シリコン酸化膜２９ａとして残る。
【００８０】
続いて、周辺回路部においては、サイドウォール窒化膜９、絶縁膜１１およびサイドウォール酸化膜２９を側面に有するゲート配線Ｇ２を注入マスクとして、ドーズ量１×１０１５〜１×１０１６／ｃｍ２の不純物のイオン注入を行い、ソース・ドレイン領域３１ｂを形成する。
【００８１】
この場合、ＮチャネルＭＯＳトランジスタを形成するには、リン（Ｐ）の場合は３５ｋｅＶ〜４５ｋｅＶのエネルギーで注入し、ヒ素（Ａｓ）の場合は５０ｋｅＶ〜６０ｋｅＶのエネルギーで注入し、ＰチャネルＭＯＳトランジスタを形成するには、ボロン（Ｂ）の場合は５ｋｅＶ〜１０ｋｅＶのエネルギーで注入し、２フッ化ボロン（ＢＦ２）の場合は２０ｋｅＶ〜３０ｋｅＶのエネルギーで注入する。
【００８２】
なお、上記不純物のイオン注入は、周辺回路部の半導体基板１上にシリコン酸化膜３、絶縁膜１１およびシリコン酸化膜２９を残した状態でイオン注入を行い、その後、異方性ドライエッチングによりシリコン酸化膜２９、絶縁膜１１およびシリコン酸化膜３を除去しても良い。
【００８３】
なお、当該ドライエッチングにより半導体基板１上に露出するシリコン酸化膜３は除去されるが、ゲート配線Ｇ２によって覆われるシリコン酸化膜３は除去されず、ゲート絶縁膜３ｂとして残ることになる。また、ゲート配線Ｇ２の側面にも絶縁膜１１およびシリコン酸化膜２９ｂが残る。
【００８４】
次に、レジストマスクＲＭ１１を除去した後、図２７に示す工程において、周辺回路部で露出している半導体基板１の表面、すなわち活性領域の表面に、メタルシリサイド膜３２ｂを形成する。なお、メモリセル部はシリコン酸化膜２９ａで覆われているので、その上に高融点金属を形成してもシリサイド反応が起きず、メタルシリサイド膜は形成されない。なお、シリコン酸化膜上やシリコン窒化膜上など、シリサイド反応が起きない部分に形成された高融点金属は除去する。
【００８５】
次に、図２８に示す工程において、ＨＦ等の溶液を用いたウエットエッチングにより、メモリセル部を覆うシリコン酸化膜２９ａおよび、周辺回路部におけるゲート配線Ｇ２の側面最外部にあるシリコン酸化膜２９ｂを除去する。
【００８６】
これにより、メタルシリサイド膜３２ｂ形成時に、シリコン酸化膜２９上において発生した可能性のある異物を、シリコン酸化膜２９ａおよび２９ｂごと除去する。
【００８７】
次に、図２９に示す工程において、半導体基板１の全面に層間絶縁膜１８となるシリコン酸化膜を、例えばＣＶＤ法で堆積する。
【００８８】
その後、図３０に示すように、メモリセル部および周辺回路部においてビット線コンタクトを形成すべき部分が、それぞれ開口部ＯＰ１１およびＯＰ１２となったレジストマスクＲＭ１２を形成する。そして、レジストマスクＲＭ１２をエッチングマスクとして、ＲＩＥ法等のドライエッチングを用いて、層間絶縁膜１８を選択的にエッチングし、メモリセル部および周辺回路部にコンタクト開口部２０ａおよび２０ｂを形成する。
【００８９】
この場合のエッチングには、シリコン窒化膜やシリコン膜に対して選択比の大きなエッチングを行い、メモリセル部においてはコンタクトプラグ１７ａ上に達するコンタクト開口部２０ａを形成し、周辺回路部においては、半導体基板１上のメタルシリサイド膜３２ｂに達するコンタクト開口部２０ｂを得る。
【００９０】
なお、コンタクト開口部２０ａおよび２０ｂは自己整合的に得られるので、ＳＡＣコンタクトと言うことができ、コンタクト形成のためのレジストマスクの位置合わせマージンを緩和して製造工程を短縮することができる。
【００９１】
次に、図３１に示す工程において、半導体基板１の全面に金属膜２４および２５を順に堆積し、金属膜２４および２５をコンタクト開口部２０ａおよび２０ｂ内に埋め込む。これにより、それぞれビット線コンタクト２１ａおよび２１ｂを形成する。そして、所望のビット線パターンを形成するために、写真製版によるレジストマスクのパターニングおよび、当該レジストマスクを用いたＲＩＥ法等のドライエッチングにより所望のビット線を形成することで、ＤＲＡＭ２００の主たる部分の形成が完了する。
【００９２】
＜Ｂ−２．作用効果＞
以上説明した実施の形態２の製造方法においては、図２６を用いて説明した周辺回路部におけるソース・ドレイン領域３１ｂの形成は、図６を用いて説明した層間絶縁膜１４の形成工程の後に行うので、層間絶縁膜１４の形成に際して埋め込み特性向上のために行う高温（８００℃〜１０００℃）の熱処理が、ソース・ドレイン領域３１ｂ形成後の周辺回路部に加えられることがない。
【００９３】
また、周辺回路部におけるソース・ドレイン領域３１ｂの形成は、図１０を用いて説明したコンタクトプラグ１７ａの形成工程の後に行うので、コンタクトプラグ１７ａ形成後にリフレッシュ特性向上のために行う高温（８００℃〜１０００℃）の熱処理が、ソース・ドレイン領域３１ｂ形成後の周辺回路部に加えられることがない。
【００９４】
このように、周辺回路部におけるＭＯＳトランジスタのソース・ドレイン領域３１ｂは、高温（８００℃〜１０００℃）の熱処理の影響を受けることがないので、周辺回路部におけるＭＯＳトランジスタのパンチスルーマージンの減少を抑制できる。
【００９５】
また、図２６を用いて説明したように、周辺回路部においては、サイドウォール窒化膜９、絶縁膜１１およびシリコン酸化膜２９を側面に有するゲート配線Ｇ２を注入マスクとして不純物のイオン注入を行い、ソース・ドレイン領域３１ｂを形成するので、周辺回路部におけるＭＯＳトランジスタのソース・ドレイン領域３１ｂは、ゲートの端縁部から比較的離れた位置に形成されることになり、より大きなパンチスルーマージンを確保することができる。
【００９６】
また、図２７を用いて説明したように、周辺回路部では、半導体基板１上にメタルシリサイド膜３２ｂが形成されることにより、ビット線コンタクト２１ｂと活性領域とのコンタクト抵抗が低減できるだけでなく、活性領域のシート抵抗も低減できるので、周辺回路部の電流駆動能力を向上することができる。
【００９７】
＜Ｃ．実施の形態３＞
次に、図３２〜図３５を用いて本発明に係る実施の形態３について説明する。＜Ｃ−１．製造方法＞
製造工程を順に示す断面図である図３２〜図３５を用いてＤＲＡＭ３００の製造方法について説明する。なお、ＤＲＡＭ３００の構造については最終工程を説明する図３５に示す。また、図１〜図１６を用いて説明したＤＲＡＭ１００の製造工程と同一の構成については同一の符号を付し、重複する説明は省略する。
【００９８】
図１〜図１１を用いて説明した工程を経て、周辺回路部から層間絶縁膜１４が自己整合的に除去された構成を得る。このとき、周辺回路部のゲート配線Ｇ２の側面および半導体基板１の上部には、シリコン窒化膜で構成される絶縁膜１１が残る。
【００９９】
そして、図２５を用いて説明した工程を経て、半導体基板１の全面に、厚さ５ｎｍ〜１００ｎｍのシリコン酸化膜２９を堆積する。
【０１００】
次に、図３２に示す工程において、ＲＩＥ法等のドライエッチングを用いて、シリコン酸化膜２９に対し全面エッチバックを行う。これにより、メモリセル部においてはコンタクトプラグ１７ａが露出した状態となり、周辺回路部ではゲート配線Ｇ２の側面最外部にシリコン酸化膜２９がサイドウォール酸化膜２９ｂとして残る。
【０１０１】
なお、このとき半導体基板１上のシリコン酸化膜２９、絶縁膜１１およびシリコン酸化膜３が除去され、周辺回路部では半導体基板１の表面、すなわち活性領域が露出した状態となる。
【０１０２】
また、上記ドライエッチングにより半導体基板１上に露出するシリコン酸化膜３は除去されるが、ゲート配線Ｇ２によって覆われるシリコン酸化膜３は除去されず、ゲート絶縁膜３ｂとして残ることになる。
【０１０３】
次に、図３３に示す工程において、少なくともメモリセル部をレジストマスクＲＭ２１で覆い、周辺回路部においては、サイドウォール窒化膜９、絶縁膜１１およびサイドウォール酸化膜２９ｂを側面に有するゲート配線Ｇ２を注入マスクとして、ドーズ量１×１０１５〜１×１０１６／ｃｍ２の不純物のイオン注入を行い、ソース・ドレイン領域３１ｂを形成する。
【０１０４】
この場合、ＮチャネルＭＯＳトランジスタを形成するには、リン（Ｐ）の場合は３５ｋｅＶ〜４５ｋｅＶのエネルギーで注入し、ヒ素（Ａｓ）の場合は５０ｋｅＶ〜６０ｋｅＶのエネルギーで注入し、ＰチャネルＭＯＳトランジスタを形成するには、ボロン（Ｂ）の場合は５ｋｅＶ〜１０ｋｅＶのエネルギーで注入し、２フッ化ボロン（ＢＦ２）の場合は２０ｋｅＶ〜３０ｋｅＶのエネルギーで注入する。
【０１０５】
次に、レジストマスクＲＭ２１を除去した後、図３４に示す工程において、メモリセル部で露出しているコンタクトプラグ１７ａの表面および周辺回路部で露出している半導体基板１の表面、すなわち活性領域の表面に、それぞれメタルシリサイド膜３２ａおよび３２ｂを形成する。
【０１０６】
その後、ＨＦ等の溶液を用いたウエットエッチングにより、周辺回路部におけるゲート配線Ｇ２の側面最外部にあるシリコン酸化膜２９ｂを除去する。このとき、メモリセル部をレジストマスク（図示せず）で覆うことで、層間絶縁膜１４のエッチングを防ぐようにしても良い。
【０１０７】
以下、図２９および図３０を用いて説明した工程と同様の工程により、半導体基板１の全面に層間絶縁膜１８となるシリコン酸化膜を堆積した後、メモリセル部および周辺回路部においてビット線コンタクトを形成すべき部分にコンタクト開口部２０ａおよび２０ｂを形成する。
【０１０８】
この場合の、メモリセル部においてはコンタクトプラグ１７ａ上のメタルシリサイド膜３２ａに達するコンタクト開口部２０ａが形成され、周辺回路部においては、半導体基板１上のメタルシリサイド膜３２ｂに達するコンタクト開口部２０ｂが形成される。
【０１０９】
なお、コンタクト開口部２０ａおよび２０ｂは自己整合的に得られるので、ＳＡＣコンタクトと言うことができ、コンタクト形成のためのレジストマスクの位置合わせマージンを緩和して製造工程を短縮することができる。
【０１１０】
次に、図３５に示す工程において、半導体基板１の全面に金属膜２４および２５を順に堆積し、金属膜２４および２５をコンタクト開口部２０ａおよび２０ｂ内に埋め込む。これにより、それぞれビット線コンタクト２１ａおよび２１ｂを形成する。そして、所望のビット線パターンを形成するために、写真製版によるレジストマスクのパターニングおよび、当該レジストマスクを用いたＲＩＥ法等のドライエッチングにより所望のビット線を形成することで、ＤＲＡＭ３００の主たる部分の形成が完了する。
【０１１１】
＜Ｃ−２．作用効果＞
以上説明した実施の形態３の製造方法においては、図３３を用いて説明した周辺回路部におけるソース・ドレイン領域３１ｂの形成は、図６を用いて説明した層間絶縁膜１４の形成工程の後に行うので、層間絶縁膜１４の形成に際して埋め込み特性向上のために行う高温（８００℃〜１０００℃）の熱処理が、ソース・ドレイン領域３１ｂ形成後の周辺回路部に加えられることがない。
【０１１２】
また、周辺回路部におけるソース・ドレイン領域３１ｂの形成は、図１０を用いて説明したコンタクトプラグ１７ａの形成工程の後に行うので、コンタクトプラグ１７ａ形成後にリフレッシュ特性向上のために行う高温（８００℃〜１０００℃）の熱処理が、ソース・ドレイン領域３１ｂ形成後の周辺回路部に加えられることがない。
【０１１３】
このように、周辺回路部におけるＭＯＳトランジスタのソース・ドレイン領域３１ｂは、高温（８００℃〜１０００℃）の熱処理の影響を受けることがないので、周辺回路部におけるＭＯＳトランジスタのパンチスルーマージンの減少を抑制できる。
【０１１４】
また、図３３を用いて説明したように、周辺回路部においては、サイドウォール窒化膜９、絶縁膜１１およびシリコン酸化膜２９を側面に有するゲート配線Ｇ２を注入マスクとして不純物のイオン注入を行い、ソース・ドレイン領域３１ｂを形成するので、周辺回路部におけるＭＯＳトランジスタのソース・ドレイン領域３１ｂは、ゲートの端縁部から比較的離れた位置に形成されることになり、より大きなパンチスルーマージンを確保することができる。
【０１１５】
また、メモリセル部においては、全てのコンタクトプラグ１７ａの上面にメタルシリサイド膜３２ａが形成されるので、ビット線コンタクト２１ａおよびストレージノードコンタクト（図示せず）のコンタクト抵抗を下げることができる。
【０１１６】
特に、ビット線よりも上層に形成されるストレージキャパシタのストレージノード（図示せず）とビット線コンタクト２１ａとを接続するストレージノードコンタクトにおいては、開口部の幅に対する深さのアスペクト比が大きく、開口後にホール底面にシリサイド膜を形成することが難しいとされるが、コンタクトプラグ１７ａの上面にはメタルシリサイド膜３２ａが形成されているので、ストレージノードコンタクトのコンタクト抵抗を下げることができる。
【０１１７】
また、周辺回路部では、半導体基板１上にメタルシリサイド膜３２ｂが形成されることにより、ビット線コンタクト２１ｂと活性領域とのコンタクト抵抗が低減できるだけでなく、活性領域のシート抵抗も低減できるので、周辺回路部の電流駆動能力を向上することができる。
【０１１８】
＜Ｄ．実施の形態４＞
次に、図３６〜図４１を用いて本発明に係る実施の形態４について説明する。
＜Ｄ−１．製造方法＞
製造工程を順に示す断面図である図３６〜図４１を用いてＤＲＡＭ４００の製造方法について説明する。なお、ＤＲＡＭ４００の構造については最終工程を説明する図４１に示す。また、図１〜図１６を用いて説明したＤＲＡＭ１００の製造工程と同一の構成については同一の符号を付し、重複する説明は省略する。
【０１１９】
図１〜図１１を用いて説明した工程を経て、周辺回路部から層間絶縁膜１４が自己整合的に除去された構成を得る。このとき、周辺回路部のゲート配線Ｇ２の側面および半導体基板１の上部には、シリコン窒化膜で構成される絶縁膜１１が残る。
【０１２０】
そして、図３６に示す工程において、半導体基板１の全面に、厚さ５ｎｍ〜１００ｎｍのシリコン窒化膜２８を、例えばＣＶＤ法により堆積する。これにより、メモリセル部がシリコン窒化膜２８で覆われるとともに、周辺回路部においては絶縁膜１１のさらに上部にシリコン窒化膜２８が形成され、ゲート配線Ｇ２がシリコン窒化膜２８で覆われる。
【０１２１】
次に、図３７に示す工程において、少なくともメモリセル部をレジストマスクＲＭ３１で覆い、ＲＩＥ法等のドライエッチングを用いて、シリコン窒化膜２８に対し全面エッチバックを行う。これにより、周辺回路部ではゲート配線Ｇ２の側面最外部にシリコン窒化膜２８がサイドウォール窒化膜２８ｂ（サイドウォール絶縁膜、第２のサイドウォール窒化膜）として残る。
【０１２２】
このとき、半導体基板１上のシリコン窒化膜２８、絶縁膜１１およびシリコン酸化膜３が除去され、周辺回路部では半導体基板１の表面、すなわち活性領域が露出した状態となる。
【０１２３】
なお、メモリセル部では、シリコン窒化膜２８はレジストマスクＲＭ３１で保護されているので、シリコン窒化膜２８ａとして残る。
【０１２４】
また、上記ドライエッチングにより半導体基板１上に露出するシリコン酸化膜３は除去されるが、ゲート配線Ｇ２によって覆われるシリコン酸化膜３は除去されず、ゲート絶縁膜３ｂとして残ることになる。
【０１２５】
続いて、周辺回路部においては、サイドウォール窒化膜９、絶縁膜１１およびサイドウォール窒化膜２８ｂを側面に有するゲート配線Ｇ２を注入マスクとして、ドーズ量１×１０１５〜１×１０１６／ｃｍ２の不純物のイオン注入を行い、ソース・ドレイン領域３１ｂを形成する。
【０１２６】
この場合、ＮチャネルＭＯＳトランジスタを形成するには、リン（Ｐ）の場合は３５ｋｅＶ〜４５ｋｅＶのエネルギーで注入し、ヒ素（Ａｓ）の場合は５０ｋｅＶ〜６０ｋｅＶのエネルギーで注入し、ＰチャネルＭＯＳトランジスタを形成するには、ボロン（Ｂ）の場合は５ｋｅＶ〜１０ｋｅＶのエネルギーで注入し、２フッ化ボロン（ＢＦ２）の場合は２０ｋｅＶ〜３０ｋｅＶのエネルギーで注入する。
【０１２７】
なお、上記不純物のイオン注入は、周辺回路部の半導体基板１上に、シリコン酸化膜３、絶縁膜１１およびシリコン窒化膜２８を残した状態でイオン注入を行い、その後、異方性ドライエッチングによりシリコン窒化膜２８、絶縁膜１１およびシリコン酸化膜３を除去しても良い。
【０１２８】
次に、レジストマスクＲＭ３１を除去した後、図３８に示す工程において、周辺回路部で露出している半導体基板１の表面、すなわち活性領域の表面に、メタルシリサイド膜３２ｂを形成する。なお、メモリセル部はシリコン窒化膜２８ａで覆われているので、その上に高融点金属を形成してもシリサイド反応が起きず、メタルシリサイド膜は形成されない。なお、シリコン酸化膜上やシリコン窒化膜上など、シリサイド反応が起きない部分に形成された高融点金属は除去する。
【０１２９】
次に、図３９に示す工程において、半導体基板１の全面に層間絶縁膜１８となるシリコン酸化膜を、例えばＣＶＤ法で堆積する。
【０１３０】
その後、図４０に示すように、メモリセル部および周辺回路部においてビット線コンタクトを形成すべき部分が、それぞれ開口部ＯＰ３１およびＯＰ３２となったレジストマスクＲＭ３２を形成する。そして、レジストマスクＲＭ３２をエッチングマスクとして、ＲＩＥ法等のドライエッチングを用いて、層間絶縁膜１８を選択的にエッチングし、メモリセル部および周辺回路部にコンタクト開口部２０ａおよび２０ｂを形成する。
【０１３１】
この場合のエッチングには、シリコン窒化膜やシリコン膜に対して選択比の大きなエッチングを行い、メモリセル部においてはコンタクトプラグ１７ａ上に達するコンタクト開口部２０ａを形成し、周辺回路部においては、半導体基板１上のメタルシリサイド膜３２ｂに達するコンタクト開口部２０ｂを得る。
【０１３２】
なお、コンタクト開口部２０ａおよび２０ｂは自己整合的に得られるので、ＳＡＣコンタクトと言うことができ、コンタクト形成のためのレジストマスクの位置合わせマージンを緩和して製造工程を短縮することができる。
【０１３３】
このとき、メモリセル部では、メモリセル部の最上層はシリコン窒化膜２８ａとなっているので、エッチングをシリコン窒化膜２８ａの途中で止めることができる。従って、その後、エッチング条件を変え、改めてシリコン窒化膜２８ａを除去することで、ゲート配線Ｇ１上のシリコン窒化膜等で形成された保護絶縁膜７がエッチングされる量を低減し、後に形成されるビット線コンタクトとゲート配線Ｇ１とのショートマージンの低下を抑制できる。
【０１３４】
次に、図４１に示す工程において、半導体基板１の全面に金属膜２４および２５を順に堆積し、金属膜２４および２５をコンタクト開口部２０ａおよび２０ｂ内に埋め込む。これにより、それぞれビット線コンタクト２１ａおよび２１ｂを形成する。そして、所望のビット線パターンを形成するために、写真製版によるレジストマスクのパターニングおよび、当該レジストマスクを用いたＲＩＥ法等のドライエッチングにより所望のビット線を形成することで、ＤＲＡＭ４００の主たる部分の形成が完了する。
【０１３５】
＜Ｄ−２．作用効果＞
以上説明した実施の形態４の製造方法においては、図３７を用いて説明した周辺回路部におけるソース・ドレイン領域３１ｂの形成は、図６を用いて説明した層間絶縁膜１４の形成工程の後に行うので、層間絶縁膜１４の形成に際して埋め込み特性向上のために行う高温（８００℃〜１０００℃）の熱処理が、ソース・ドレイン領域３１ｂ形成後の周辺回路部に加えられることがない。
【０１３６】
また、周辺回路部におけるソース・ドレイン領域３１ｂの形成は、図１０を用いて説明したコンタクトプラグ１７ａの形成工程の後に行うので、コンタクトプラグ１７ａ形成後にリフレッシュ特性向上のために行う高温（８００℃〜１０００℃）の熱処理が、ソース・ドレイン領域３１ｂ形成後の周辺回路部に加えられることがない。
【０１３７】
このように、周辺回路部におけるＭＯＳトランジスタのソース・ドレイン領域３１ｂは、高温（８００℃〜１０００℃）の熱処理の影響を受けることがないので、周辺回路部におけるＭＯＳトランジスタのパンチスルーマージンの減少を抑制できる。
【０１３８】
また、図３７を用いて説明したように、周辺回路部においては、サイドウォール窒化膜９、絶縁膜１１およびサイドウォール窒化膜２８ｂを側面に有するゲート配線Ｇ２を注入マスクとして不純物のイオン注入を行い、ソース・ドレイン領域３１ｂを形成するので、周辺回路部におけるＭＯＳトランジスタのソース・ドレイン領域３１ｂは、ゲートの端縁部から比較的離れた位置に形成されることになり、より大きなパンチスルーマージンを確保することができる。
【０１３９】
また、周辺回路部では半導体基板１上にメタルシリサイド膜３２ｂが形成されることにより、ビット線コンタクト２１ｂと活性領域とのコンタクト抵抗が低減できるだけでなく、活性領域のシート抵抗も低減できるので、周辺回路部の電流駆動能力を向上することができる。
【０１４０】
また、図４０を用いて説明したように、周辺回路部ではゲート配線Ｇ２の側面に、サイドウォール窒化膜９、絶縁膜１１およびサイドウォール窒化膜２８ｂを有した状態でコンタクト開口部２０ｂを形成するので、ゲート配線Ｇ２の幅が厚く、ビット線コンタクト２１ｂとゲート配線Ｇ２とのショートマージンを増加させることができる。
【０１４１】
＜Ｅ．実施の形態５＞
次に、図４２〜図４５を用いて本発明に係る実施の形態５について説明する。
＜Ｅ−１．製造方法＞
製造工程を順に示す断面図である図４２〜図４５を用いてＤＲＡＭ５００の製造方法について説明する。なお、ＤＲＡＭ５００の構造については最終工程を説明する図４５に示す。また、図１〜図１６を用いて説明したＤＲＡＭ１００の製造工程と同一の構成については同一の符号を付し、重複する説明は省略する。
【０１４２】
図１〜図１１を用いて説明した工程を経て、周辺回路部から層間絶縁膜１４が自己整合的に除去された構成を得る。このとき、周辺回路部のゲート配線Ｇ２の側面および半導体基板１の上部には、シリコン窒化膜で構成される絶縁膜１１が残る。
【０１４３】
そして、図３６に示す工程と同様の工程を経て、半導体基板１の全面に、厚さ５ｎｍ〜１００ｎｍのシリコン窒化膜２８を、例えばＣＶＤ法により堆積する。これにより、メモリセル部がシリコン窒化膜２８で覆われるとともに、周辺回路部においては絶縁膜１１のさらに上部にシリコン窒化膜２８が形成され、ゲート配線Ｇ２がシリコン窒化膜２８で覆われる。
【０１４４】
次に、図４２に示す工程において、ＲＩＥ法等のドライエッチングを用いて、シリコン窒化膜２８に対し全面エッチバックを行う。これにより、メモリセル部ではコンタクトプラグ１７ａが露出した状態となり、周辺回路部ではゲート配線Ｇ２の側面最外部にシリコン窒化膜２８がサイドウォール窒化膜２８ｂとして残る。
【０１４５】
なお、このとき半導体基板１上のシリコン窒化膜２８、絶縁膜１１およびシリコン酸化膜３が除去され、周辺回路部では半導体基板１の表面、すなわち活性領域が露出した状態となる。
【０１４６】
また、上記ドライエッチングにより半導体基板１上に露出するシリコン酸化膜３は除去されるが、ゲート配線Ｇ２によって覆われるシリコン酸化膜３は除去されず、ゲート絶縁膜３ｂとして残ることになる。
【０１４７】
次に、図４３に示す工程において、少なくともメモリセル部をレジストマスクＲＭ４１で覆い、周辺回路部においては、サイドウォール窒化膜９、絶縁膜１１およびサイドウォール窒化膜２８ｂを側面に有するゲート配線Ｇ２を注入マスクとして、ドーズ量１×１０１５〜１×１０１６／ｃｍ２の不純物のイオン注入を行い、ソース・ドレイン領域３１ｂを形成する。
【０１４８】
この場合、ＮチャネルＭＯＳトランジスタを形成するには、リン（Ｐ）の場合は３５ｋｅＶ〜４５ｋｅＶのエネルギーで注入し、ヒ素（Ａｓ）の場合は５０ｋｅＶ〜６０ｋｅＶのエネルギーで注入し、ＰチャネルＭＯＳトランジスタを形成するには、ボロン（Ｂ）の場合は５ｋｅＶ〜１０ｋｅＶのエネルギーで注入し、２フッ化ボロン（ＢＦ２）の場合は２０ｋｅＶ〜３０ｋｅＶのエネルギーで注入する。
【０１４９】
次に、レジストマスクＲＭ４１を除去した後、図４４に示す工程において、メモリセル部で露出しているコンタクトプラグ１７ａの表面および周辺回路部で露出している半導体基板１の表面、すなわち活性領域の表面に、それぞれメタルシリサイド膜３２ａおよび３２ｂを形成する。
【０１５０】
以下、図２９および図３０を用いて説明した工程と同様の工程により、半導体基板１の全面に層間絶縁膜１８となるシリコン酸化膜を堆積した後、メモリセル部および周辺回路部においてビット線コンタクトを形成すべき部分にコンタクト開口部２０ａおよび２０ｂを形成する。
【０１５１】
なお、コンタクト開口部２０ａおよび２０ｂは自己整合的に得られるので、ＳＡＣコンタクトと言うことができ、コンタクト形成のためのレジストマスクの位置合わせマージンを緩和して製造工程を短縮することができる。
【０１５２】
この場合の、メモリセル部においてはコンタクトプラグ１７ａ上のメタルシリサイド膜３２ａに達するコンタクト開口部２０ａが形成され、周辺回路部においては、半導体基板１上のメタルシリサイド膜３２ｂに達するコンタクト開口部２０ｂが形成される。
【０１５３】
次に、図４５に示す工程において、半導体基板１の全面に金属膜２４および２５を順に堆積し、金属膜２４および２５をコンタクト開口部２０ａおよび２０ｂ内に埋め込む。これにより、それぞれビット線コンタクト２１ａおよび２１ｂを形成する。そして、所望のビット線パターンを形成するために、写真製版によるレジストマスクのパターニングおよび、当該レジストマスクを用いたＲＩＥ法等のドライエッチングにより所望のビット線を形成することで、ＤＲＡＭ５００の主たる部分の形成が完了する。
【０１５４】
＜Ｅ−２．作用効果＞
以上説明した実施の形態５の製造方法においては、図４３を用いて説明した周辺回路部におけるソース・ドレイン領域３１ｂの形成は、図６を用いて説明した層間絶縁膜１４の形成工程の後に行うので、層間絶縁膜１４の形成に際して埋め込み特性向上のために行う高温（８００℃〜１０００℃）の熱処理が、ソース・ドレイン領域３１ｂ形成後の周辺回路部に加えられることがない。
【０１５５】
また、周辺回路部におけるソース・ドレイン領域３１ｂの形成は、図１０を用いて説明したコンタクトプラグ１７ａの形成工程の後に行うので、コンタクトプラグ１７ａ形成後にリフレッシュ特性向上のために行う高温（８００℃〜１０００℃）の熱処理が、ソース・ドレイン領域３１ｂ形成後の周辺回路部に加えられることがない。
【０１５６】
このように、周辺回路部におけるＭＯＳトランジスタのソース・ドレイン領域３１ｂは、高温（８００℃〜１０００℃）の熱処理の影響を受けることがないので、周辺回路部におけるＭＯＳトランジスタのパンチスルーマージンの減少を抑制できる。
【０１５７】
また、図４３を用いて説明したように、周辺回路部においては、サイドウォール窒化膜９、絶縁膜１１およびサイドウォール窒化膜２８ｂを側面に有するゲート配線Ｇ２を注入マスクとして不純物のイオン注入を行い、ソース・ドレイン領域３１ｂを形成するので、周辺回路部におけるＭＯＳトランジスタのソース・ドレイン領域３１ｂは、ゲートの端縁部から比較的離れた位置に形成されることになり、より大きなパンチスルーマージンを確保することができる。
【０１５８】
また、メモリセル部においては、全てのコンタクトプラグ１７ａの上面にメタルシリサイド膜３２ａが形成されるので、ビット線コンタクト２１ａおよびストレージノードコンタクト（図示せず）のコンタクト抵抗を下げることができる。
【０１５９】
特に、ビット線よりも上層に形成されるストレージキャパシタのストレージノード（図示せず）とビット線コンタクト２１ａとを接続するストレージノードコンタクトにおいては、開口部の幅に対する深さのアスペクト比が大きく、開口後にホール底面にシリサイド膜を形成することが難しいとされるが、コンタクトプラグ１７ａの上面にはメタルシリサイド膜３２ａが形成されているので、ストレージノードコンタクトのコンタクト抵抗を下げることができる。
【０１６０】
また、周辺回路部では半導体基板１上にメタルシリサイド膜３２ｂが形成されることにより、ビット線コンタクト２１ｂと活性領域とのコンタクト抵抗が低減できるだけでなく、活性領域のシート抵抗も低減できるので、周辺回路部の電流駆動能力を向上することができる。
【０１６１】
また、周辺回路部ではゲート配線Ｇ２の側面に、サイドウォール窒化膜９、絶縁膜１１およびサイドウォール窒化膜２８ｂを有した状態でコンタクト開口部２０ｂを形成するので、ゲート配線Ｇ２の幅が厚く、ビット線コンタクト２１ｂとゲート配線Ｇ２とのショートマージンを増加させることができる。
【０１６２】
＜Ｆ．実施の形態６＞
次に、図４６〜図５２を用いて本発明に係る実施の形態６について説明する。
＜Ｆ−１．製造方法＞
製造工程を順に示す断面図である図４６〜図５２を用いてＤＲＡＭ６００の製造方法について説明する。なお、ＤＲＡＭ６００の構造については最終工程を説明する図５２に示す。また、図１〜図１６を用いて説明したＤＲＡＭ１００の製造工程と同一の構成については同一の符号を付し、重複する説明は省略する。
【０１６３】
図１〜図１１を用いて説明した工程を経て、周辺回路部から層間絶縁膜１４が自己整合的に除去された構成を得る。このとき、周辺回路部のゲート配線Ｇ２の側面および半導体基板１の上部には、シリコン窒化膜で構成される絶縁膜１１が残る。
【０１６４】
そして、図３６に示す工程と同様の工程を経て、半導体基板１の全面に、厚さ５ｎｍ〜１００ｎｍのシリコン窒化膜２８を、例えばＣＶＤ法により堆積する。その後、図４６に示す工程において、厚さ５ｎｍ〜１００ｎｍのシリコン酸化膜２９を、例えばＣＶＤ法により堆積する。これにより、メモリセル部がシリコン窒化膜２８およびシリコン酸化膜２９の２層膜で覆われるとともに、周辺回路部においては絶縁膜１１のさらに上部にシリコン窒化膜２８およびシリコン酸化膜２９の２層膜が形成され、ゲート配線Ｇ２がシリコン窒化膜２８およびシリコン酸化膜２９の２層膜で覆われる。
【０１６５】
次に、図４７に示す工程において、少なくともメモリセル部をレジストマスクＲＭ５１で覆い、ＲＩＥ法等のドライエッチングを用いて、シリコン酸化膜２９に対する全面エッチバックおよびシリコン窒化膜２８に対する全面エッチバックを行う。これにより、周辺回路部ではゲート配線Ｇ２の側面最外部にシリコン窒化膜２８およびシリコン酸化膜２９が、それぞれサイドウォール窒化膜２８ｂおよびサイドウォール酸化膜２９ｂとして残る。
【０１６６】
このとき、半導体基板１上のシリコン酸化膜２９。シリコン窒化膜２８、絶縁膜１１およびシリコン酸化膜３が除去され、周辺回路部では半導体基板１の表面、すなわち活性領域が露出した状態となる。
【０１６７】
なお、メモリセル部では、シリコン窒化膜２８およびシリコン酸化膜２９はレジストマスクＲＭ５１で保護されているので、シリコン窒化膜２８ａおよびシリコン酸化膜２９ａとして残る。
【０１６８】
続いて、周辺回路部においては、サイドウォール窒化膜９、絶縁膜１１、サイドウォール窒化膜２８ｂおよびサイドウォール酸化膜２９ｂを側面に有するゲート配線Ｇ２を注入マスクとして、ドーズ量１×１０１５〜１×１０１６／ｃｍ２の不純物のイオン注入を行い、ソース・ドレイン領域３１ｂを形成する。
【０１６９】
この場合、ＮチャネルＭＯＳトランジスタを形成するには、リン（Ｐ）の場合は３５ｋｅＶ〜４５ｋｅＶのエネルギーで注入し、ヒ素（Ａｓ）の場合は５０ｋｅＶ〜６０ｋｅＶのエネルギーで注入し、ＰチャネルＭＯＳトランジスタを形成するには、ボロン（Ｂ）の場合は５ｋｅＶ〜１０ｋｅＶのエネルギーで注入し、２フッ化ボロン（ＢＦ２）の場合は２０ｋｅＶ〜３０ｋｅＶのエネルギーで注入する。
【０１７０】
なお、上記不純物のイオン注入は、周辺回路部の半導体基板１上に、シリコン酸化膜３、絶縁膜１１、シリコン窒化膜２８およびシリコン酸化膜２９を残した状態でイオン注入を行い、その後、異方性ドライエッチングによりシリコン窒化膜２８、絶縁膜１１およびシリコン酸化膜３を除去しても良い。
【０１７１】
次に、レジストマスクＲＭ５１を除去した後、図４８に示す工程において、周辺回路部で露出している半導体基板１の表面、すなわち活性領域の表面に、メタルシリサイド膜３２ｂを形成する。なお、メモリセル部の最上層はシリコン酸化膜２９ａとなっているので、その上に高融点金属を形成してもシリサイド反応が起きず、メタルシリサイド膜は形成されない。なお、シリコン酸化膜上やシリコン窒化膜上など、シリサイド反応が起きない部分に形成された高融点金属は除去する。
【０１７２】
次に、図４９に示す工程において、ＨＦ等の溶液を用いたウエットエッチングにより、メモリセル部を覆うシリコン酸化膜２９ａおよび、周辺回路部におけるゲート配線Ｇ２の側面最外部にあるシリコン酸化膜２９ｂを除去する。
【０１７３】
これにより、メタルシリサイド膜３２ｂ形成時に、シリコン酸化膜２９上において発生した可能性のある異物を、シリコン酸化膜２９ａおよび２９ｂごと除去する。
【０１７４】
次に、図５０に示す工程において、半導体基板１の全面に層間絶縁膜１８となるシリコン酸化膜を、例えばＣＶＤ法で堆積する。
【０１７５】
その後、図５１に示すように、メモリセル部および周辺回路部においてビット線コンタクトを形成すべき部分が、それぞれ開口部ＯＰ５１およびＯＰ５２となったレジストマスクＲＭ５２を形成する。そして、レジストマスクＲＭ５２をエッチングマスクとして、ＲＩＥ法等のドライエッチングを用いて、層間絶縁膜１８を選択的にエッチングし、メモリセル部および周辺回路部にコンタクト開口部２０ａおよび２０ｂを形成する。
【０１７６】
この場合のエッチングには、シリコン窒化膜やシリコン膜に対して選択比の大きなエッチングを行い、メモリセル部においてはコンタクトプラグ１７ａ上に達するコンタクト開口部２０ａを形成し、周辺回路部においては、半導体基板１上のメタルシリサイド膜３２ｂに達するコンタクト開口部２０ｂを得る。
【０１７７】
なお、コンタクト開口部２０ａおよび２０ｂは自己整合的に得られるので、ＳＡＣコンタクトと言うことができ、コンタクト形成のためのレジストマスクの位置合わせマージンを緩和して製造工程を短縮することができる。
【０１７８】
このとき、メモリセル部では、メモリセル部の最上層はシリコン窒化膜２８ａとなっているので、エッチングをシリコン窒化膜２８ａの途中で止めることができる。従って、その後、エッチング条件を変え、改めてシリコン窒化膜２８ａを除去することで、ゲート配線Ｇ１上のシリコン窒化膜等で形成された保護絶縁膜７がエッチングされる量を低減し、後に形成されるビット線コンタクトとゲート配線Ｇ１とのショートマージンの低下を抑制できる。
【０１７９】
次に、図５２に示す工程において、半導体基板１の全面に金属膜２４および２５を順に堆積し、金属膜２４および２５をコンタクト開口部２０ａおよび２０ｂ内に埋め込む。これにより、それぞれビット線コンタクト２１ａおよび２１ｂを形成する。そして、所望のビット線パターンを形成するために、写真製版によるレジストマスクのパターニングおよび、当該レジストマスクを用いたＲＩＥ法等のドライエッチングにより所望のビット線を形成することで、ＤＲＡＭ６００の主たる部分の形成が完了する。
【０１８０】
＜Ｆ−２．作用効果＞
以上説明した実施の形態６の製造方法においては、図４７を用いて説明した周辺回路部におけるソース・ドレイン領域３１ｂの形成は、図６を用いて説明した層間絶縁膜１４の形成工程の後に行うので、層間絶縁膜１４の形成に際して埋め込み特性向上のために行う高温（８００℃〜１０００℃）の熱処理が、ソース・ドレイン領域３１ｂ形成後の周辺回路部に加えられることがない。
【０１８１】
また、周辺回路部におけるソース・ドレイン領域３１ｂの形成は、図１０を用いて説明したコンタクトプラグ１７ａの形成工程の後に行うので、コンタクトプラグ１７ａ形成後にリフレッシュ特性向上のために行う高温（８００℃〜１０００℃）の熱処理が、ソース・ドレイン領域３１ｂ形成後の周辺回路部に加えられることがない。
【０１８２】
このように、周辺回路部におけるＭＯＳトランジスタのソース・ドレイン領域３１ｂは、高温（８００℃〜１０００℃）の熱処理の影響を受けることがないので、周辺回路部におけるＭＯＳトランジスタのパンチスルーマージンの減少を抑制できる。
【０１８３】
また、図４７を用いて説明したように、周辺回路部においては、サイドウォール窒化膜９、絶縁膜１１、サイドウォール窒化膜２８ｂおよびサイドウォール酸化膜２９ｂを側面に有するゲート配線Ｇ２を注入マスクとして不純物のイオン注入を行い、ソース・ドレイン領域３１ｂを形成するので、周辺回路部におけるＭＯＳトランジスタのソース・ドレイン領域３１ｂは、ゲートの端縁部から大きく離れた位置に形成されることになり、より大きなパンチスルーマージンを確保することができる。
【０１８４】
また、周辺回路部では半導体基板１上にメタルシリサイド膜３２ｂが形成されることにより、ビット線コンタクト２１ｂと活性領域とのコンタクト抵抗が低減できるだけでなく、活性領域のシート抵抗も低減できるので、周辺回路部の電流駆動能力を向上することができる。
【０１８５】
また、周辺回路部ではゲート配線Ｇ２の側面に、サイドウォール窒化膜９、絶縁膜１１、サイドウォール窒化膜２８ｂを有した状態でコンタクト開口部２０ｂを形成するので、ゲート配線Ｇ２の幅が厚く、ビット線コンタクト２１ｂとゲート配線Ｇ２とのショートマージンを増加させることができる。
【０１８６】
【発明の効果】
本発明に係る請求項１記載の半導体装置の製造方法によれば、周辺回路部において第３の不純物領域を形成する工程は、第１の層間絶縁膜の形成の後に行うので、第１の層間絶縁膜の形成に際して埋め込み特性向上のために行う高温（８００℃〜１０００℃）の熱処理が、第３の不純物領域形成後の周辺回路部に加えられることがない。また、周辺回路部における第３の不純物領域を形成する工程はは、コンタクトプラグの形成の後に行うので、コンタクトプラグ形成後にリフレッシュ特性向上のために行う高温（８００℃〜１０００℃）の熱処理が、第３の不純物領域形成後の周辺回路部に加えられることがない。従って、周辺回路部におけるＭＯＳトランジスタのソース・ドレイン領域となる比較的高濃度の第３の不純物領域は、高温（８００℃〜１０００℃）の熱処理の影響を受けることがないので、周辺回路部におけるＭＯＳトランジスタのパンチスルーマージンの減少を防止できる。
【０１８７】
本発明に係る請求項１２記載の半導体装置によれば、データ保持部の全てのコンタクトプラグ上および周辺回路部の第３の不純物領域が形成された半導体基板、すなわち活性領域の表面に配設されたメタルシリサイド膜を備えているので、メモリセル部においては、後に形成されるビット線コンタクトやストレージノードコンタクトのコンタクト抵抗を下げることができる。また、周辺回路部では、後に形成されるビット線コンタクトと活性領域とのコンタクト抵抗が低減できるだけでなく、活性領域のシート抵抗も低減できるので、周辺回路部の電流駆動能力を向上することができる。
【０１８８】
本発明に係る請求項１３記載の半導体装置によれば、周辺回路部の第３の不純物領域が形成された半導体基板の表面にのみメタルシリサイド膜が配設されるので、周辺回路部では、後に形成されるビット線コンタクトと活性領域とのコンタクト抵抗が低減できるだけでなく、活性領域のシート抵抗も低減できるので、周辺回路部の電流駆動能力を向上することができる。
【図面の簡単な説明】
【図１】本発明に係る実施の形態１の半導体装置の製造工程を説明する断面図である。
【図２】本発明に係る実施の形態１の半導体装置の製造工程を説明する断面図である。
【図３】本発明に係る実施の形態１の半導体装置の製造工程を説明する断面図である。
【図４】本発明に係る実施の形態１の半導体装置の製造工程を説明する断面図である。
【図５】本発明に係る実施の形態１の半導体装置の製造工程を説明する断面図である。
【図６】本発明に係る実施の形態１の半導体装置の製造工程を説明する断面図である。
【図７】本発明に係る実施の形態１の半導体装置の製造工程を説明する断面図である。
【図８】本発明に係る実施の形態１の半導体装置の製造工程を説明する断面図である。
【図９】本発明に係る実施の形態１の半導体装置の製造工程を説明する断面図である。
【図１０】本発明に係る実施の形態１の半導体装置の製造工程を説明する断面図である。
【図１１】本発明に係る実施の形態１の半導体装置の製造工程を説明する断面図である。
【図１２】本発明に係る実施の形態１の半導体装置の製造工程を説明する断面図である。
【図１３】本発明に係る実施の形態１の半導体装置の製造工程を説明する断面図である。
【図１４】本発明に係る実施の形態１の半導体装置の製造工程を説明する断面図である。
【図１５】本発明に係る実施の形態１の半導体装置の製造工程を説明する断面図である。
【図１６】本発明に係る実施の形態１の半導体装置の製造工程を説明する断面図である。
【図１７】メモリセル部にコンタクトプラグを設けるためのレジストマスクのパターンの一例を示す平面図である。
【図１８】メモリセル部にコンタクトプラグを設けるためのレジストマスクのパターンの一例を示す平面図である。
【図１９】コンタクトプラグ形成後のメモリセル部の平面図である。
【図２０】コンタクトプラグ形成後のメモリセル部の平面図である。
【図２１】周辺回路部のウエットエッチング時の状態を示す平面図である。
【図２２】周辺回路部のウエットエッチング時の状態を示す平面図である。
【図２３】周辺回路部のウエットエッチング時の状態を示す断面図である。
【図２４】周辺回路部のウエットエッチング時の状態を示す断面図である。
【図２５】本発明に係る実施の形態２の半導体装置の製造工程を説明する断面図である。
【図２６】本発明に係る実施の形態２の半導体装置の製造工程を説明する断面図である。
【図２７】本発明に係る実施の形態２の半導体装置の製造工程を説明する断面図である。
【図２８】本発明に係る実施の形態２の半導体装置の製造工程を説明する断面図である。
【図２９】本発明に係る実施の形態２の半導体装置の製造工程を説明する断面図である。
【図３０】本発明に係る実施の形態２の半導体装置の製造工程を説明する断面図である。
【図３１】本発明に係る実施の形態２の半導体装置の製造工程を説明する断面図である。
【図３２】本発明に係る実施の形態３の半導体装置の製造工程を説明する断面図である。
【図３３】本発明に係る実施の形態３の半導体装置の製造工程を説明する断面図である。
【図３４】本発明に係る実施の形態３の半導体装置の製造工程を説明する断面図である。
【図３５】本発明に係る実施の形態３の半導体装置の製造工程を説明する断面図である。
【図３６】本発明に係る実施の形態４の半導体装置の製造工程を説明する断面図である。
【図３７】本発明に係る実施の形態４の半導体装置の製造工程を説明する断面図である。
【図３８】本発明に係る実施の形態４の半導体装置の製造工程を説明する断面図である。
【図３９】本発明に係る実施の形態４の半導体装置の製造工程を説明する断面図である。
【図４０】本発明に係る実施の形態４の半導体装置の製造工程を説明する断面図である。
【図４１】本発明に係る実施の形態４の半導体装置の製造工程を説明する断面図である。
【図４２】本発明に係る実施の形態５の半導体装置の製造工程を説明する断面図である。
【図４３】本発明に係る実施の形態５の半導体装置の製造工程を説明する断面図である。
【図４４】本発明に係る実施の形態５の半導体装置の製造工程を説明する断面図である。
【図４５】本発明に係る実施の形態５の半導体装置の製造工程を説明する断面図である。
【図４６】本発明に係る実施の形態６の半導体装置の製造工程を説明する断面図である。
【図４７】本発明に係る実施の形態６の半導体装置の製造工程を説明する断面図である。
【図４８】本発明に係る実施の形態６の半導体装置の製造工程を説明する断面図である。
【図４９】本発明に係る実施の形態６の半導体装置の製造工程を説明する断面図である。
【図５０】本発明に係る実施の形態６の半導体装置の製造工程を説明する断面図である。
【図５１】本発明に係る実施の形態６の半導体装置の製造工程を説明する断面図である。
【図５２】本発明に係る実施の形態６の半導体装置の製造工程を説明する断面図である。
【符号の説明】
７ａ，７ｂ  保護絶縁膜、９ａ，９ｂ  サイドウォール窒化膜、１４，１８  層間絶縁膜、１７ａ  コンタクトプラグ、２８ｂ  サイドウォール窒化膜、２９ｂ  サイドウォール酸化膜、３１ｂ  ソース・ドレイン領域、３２ａ，３２ｂ  メタルシリサイド膜、Ｇ１，Ｇ２  ゲート配線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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