(57)【要約】【課題】ビア・コンタクトの良好なダマシン構造を形成して半導体装置とその製造方法を提供すること。【解決手段】半導体基板１に形成された第１の層間絶縁層３に設けられた電極パターン６に、ビア・コンタクト・ホール５ａの底部を取り囲むように所定間隔を離間して絶縁体のダミーパターン８を設ける。【選択図】  図１
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【特許請求の範囲】
【請求項１】
半導体基板上に形成された第１の層間絶縁層と、この第１の層間絶縁層に形成された電極パターンと、前記第１の層間絶縁層の表面に形成されビア・コンタクト・ホールが設けられた第２の層間絶縁層を具備する半導体装置であって、
前記電極パターンには、前記ビア・コンタクト・ホールの底部を取り囲むように所定間隔を離間して絶縁体のダミーパターンが設けられていることを特徴とする半導体装置。
【請求項２】
前記ダミーパターンは、前記ビア・コンタクト・ホールの底部を取り囲むように所定間隔を離間して略正方形状に配置されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記ダミーパターンは、前記ビア・コンタクト・ホールの底部を取り囲むように該ビア・コンタクト・ホールの底部の位置から１０μｍ以下の間隔をとり配置されていることを特徴とる請求項１又は請求項２記載の半導体装置。
【請求項４】
前記ダミーパターンは、前記第１の層間絶縁層と同じ絶縁材で形成されていることを特徴とする請求項１乃至請求項３のいずれかに記載の半導体装置。
【請求項５】
シリコン基板上に半導体層を形成し、その表面に第１の層間絶縁層を堆積する第１工程と、
前記第１の層間絶縁層にフォトリソグラフィにより電極パターンが形成される電極パターン用溝と前記ダミーパターンを形成する第２工程と、
前記電極パターン用溝とダミーパターンとをエッチングにより加工する第３工程と、
前記電極パターン用溝にバリアメタルを成膜する第４工程と、
前記バリアメタルが成膜された溝にＣｕメッキにより電極パターンを形成する第５工程と、
前記電極パターンの表面をＣＭＰ研磨する第６工程と、
前記研磨された電極パターンの上に第２の層間絶縁層を成膜する第７工程と、
前記第２の層間絶縁層にフォトリソグラフィによりビア・コンタクト・ホールのパターンを形成する第８工程と
前記ビア・コンタクト・ホールをエッチングにより加工する第９工程とを有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はダマシン構造のビア・コンタクトを用いた半導体装置とその製造方法に関する。
【０００２】
【従来の技術】
従来から半導体装置のビア・コンタクト構造の形成にダマシン（Ｄａｍａｓｃｅｎｅ）構造が用いられている。ダマシン構造は製造工程が簡素であり、しかも金属層の加工処理に対して、微細なパターンの形成が困難なＲＩＥ工程が要求されない利点がある。
【０００３】
従来のＣｕの電極パターンを用いたダマシン構造について説明する。
【０００４】
図８（ａ）はＣｕの電極パターンを用いたダマシン構造の一例を示す断面側面図で、（ｂ）はそのＤ−Ｄ´断面での平面図である。シリコン基板１の上に半導体層２が設けられ、この半導体層２の上に層間絶縁層３が形成されている。層間絶縁層３には、バリアメタル／シード膜４（例えば、ＴａＮ／Ｔａ／Ｃｕ膜）を介してＣｕの電極パターン６が形成されている。電極パターン６の上面には絶縁層７が形成され、この絶縁層７には電極パターン６の位置に対応して溝５が形成されている。なお、この場合は、電極パターン６の上に存在する溝５のボトム（Ｂｏｔｔｏｍ）のビア・コンタクト・ホール５ａの径（底径）より広い幅を有する電極パターン６（以下、幅広の電極パターン６ａと呼ぶ）の上に溝５が形成されている。
【０００５】
また、電極パターン６に用いているＣｕの状態を微視的に観察すると、Ｃｕのグレイン（Ｇｒａｉｎ）１０がグレイン−バウンダリー（Ｇｒａｉｎ−ｂｏｕｎｄａｒｙ）１１で密接して形成されており、グレイン−バウンダリー１１の所々にはベーカンシー（Ｖａｃａｎｃｙ）１２が存在し、ボイド（Ｖｏｉｄ）が発生している。
【０００６】
次に、図９（ａ）および（ｂ）、ならびに、図１０（ａ）および（ｂ）を参照して説明する。なお、図９および図１０において、（ａ）は電極パターンの製造工程での側面断面図を、（ｂ）はその平面図を示している。また、図８（ａ）および（ｂ）と同一機能部分には同一符号を付して、その個々の説明を省略する。
【０００７】
図９（ａ）および（ｂ）は、ダマシン構造を形成する工程において、シリコン基板１の上に半導体層２および層間絶縁層３を成膜した後、電極パターン６が形成されるべき電極パターン用溝１４を加工し、バリアメタル／シード膜４（例えば、ＴａＮ／Ｔａ／Ｃｕ膜）を形成し、メッキ法でＣｕを埋め込み、化学的機械研磨法により選択的に電極パターン６のみを、所望の厚さのＣｕを残した状態を示したものである。この状態で、電極パターン６に用いているＣｕの状態を微視的に観察すると、Ｃｕのグレイン１０がグレイン−バウンダリー１１で密接して形成されている。この時点では、ベーカンシー１２は存在するが未だ小さい。
【０００８】
図１０（ａ）および（ｂ）は、図９（ａ）および（ｂ）で示した構成の表面に、絶縁層７を成膜した状態である。この状態では、電極パターン６のＣｕのグレイン１０が成長し、ベーカンシー１２が拡大している。
【０００９】
つまり、電極パターン６のＣｕの表面上に絶縁層７を形成し、その後、図８（ａ）および（ｂ）に示したように、絶縁層７に溝５、および、ビア・コンタクト・ホール５ａを設けた場合、電極パターン６のＣｕの内部のベーカンシー１２が溝５の下に集まり、ボイドが発生している。
【００１０】
図１１は、ビアの下層の電極パターン６の長さｔを一定とし、電極パターン６の幅ｗを変化させたものの表面構造を例示的に示した説明図で、図１２は、ビアの下層の電極パターン６の長さを変化させた際のビア抵抗値を４端子法により測定した一例を示したグラフである。すなわち、ビアの下層の電極パターンの長さが増加するにしたがって、ビアの抵抗値も大きくなる。
【００１１】
【発明が解決しようとする課題】
図１０（ａ）で示したように、図９（ａ）の表面に、絶縁層７を成膜する際、製造プロセス中の高温熱工程を経ることにより、Ｃｕのグレイン１０の成長が進み、グレイン・バウンダリー１１等に存在するベーカンシー１２の拡散が生じる。特に、幅が広い電極パターン６では、粒子成長しやすいためグレイン・バウンダリー１１のベーカンシー１２が集まりボイドが発生しやすくなる。
【００１２】
また、図８（ａ）および（ｂ）で示したように、図１０（ａ）および（ｂ）の状態に、溝５、および、ビア・コンタクト・ホール５ａを加工後、プロセス中の高温熱工程を経た状態では、絶縁層７の応力（Ｓｔｒｅｓｓ）が少ないビア・コンタクト・ホール５ａの底部では、その応力勾配により、溝５近傍およそ１０μｍ領域のベーカンシー１２が集まりやすく、非常に大きなボイドとなり、ビア・オープン不良や、ビアの高抵抗の原因となるという問題が存在する。
【００１３】
また、図１２で示したように、ビアの抵抗値を４端子法により測定した結果、電極パターンの幅を広げると粒子成長が促進しやすくなるため、溝５の底部（ビア・コンタクト・ホール５ａの底部）にボイドが発生しやすく、それによって高抵抗値を示している。逆に電極パターン６の幅ｗを狭めることで、グレインの成長がしにくくなるため、溝５の底部にボイドが発生しにくくなり、抵抗値が低抵抗値を示している。
【００１４】
ただし、電極パターン６の幅を狭くすることは、製造技術上あまり好ましくなく、また、電極パターンとビアとのコンタクト（ビア・コンタクト）が少なくなり、電気信号の伝達の信頼性上も安定性に乏しい難点がある。
【００１５】
本発明はこれらの事情にもとづいてなされたもので、ビア・コンタクトの良好なダマシン構造を形成して半導体装置とその製造方法を提供することを目的としている。
【００１６】
【課題を解決するための手段】
本発明によれば、半導体基板上に形成された第１の層間絶縁層と、この第１の層間絶縁層に形成された電極パターンと、前記第１の層間絶縁層の表面に形成されビア・コンタクト・ホールが設けられた第２の層間絶縁層を具備する半導体装置であって、
前記電極パターンには、前記ビア・コンタクト・ホールの底部を取り囲むように所定間隔を離間して絶縁体のダミーパターンが設けられていることを特徴とする半導体装置である。
【００１７】
また本発明によれば、前記ダミーパターンは、前記ビア・コンタクト・ホールの底部を取り囲むように所定間隔を離間して略正方形状に配置されていることを特徴とする半導体装置である。
【００１８】
また本発明によれば、前記ダミーパターンは、前記ビア・コンタクト・ホールの底部を取り囲むように該ビア・コンタクト・ホールの底部の位置から１０μｍ以下の間隔をとり配置されていることを特徴とる半導体装置である。
【００１９】
また本発明によれば、前記ダミーパターンは、前記第１の層間絶縁層と同じ絶縁材で形成されていることを特徴とする上記ののいずれかに記載の半導体装置である。
【００２０】
また本発明によれば、シリコン基板上に半導体層を形成し、その表面に第１の層間絶縁層を堆積する第１工程と、
前記第１の層間絶縁層にフォトリソグラフィにより電極パターンが形成される電極パターン用溝とダミーパターンを形成する第２工程と、
前記電極パターン用溝と前記ダミーパターンとをエッチングにより加工する第３工程と、
前記電極パターン用溝にバリアメタルを成膜する第４工程と、
前記バリアメタルが成膜された溝にＣｕメッキにより電極パターンを形成する第５工程と、
前記電極パターンの表面をＣＭＰ研磨する第６工程と、
前記研磨された電極パターンの上に第２の層間絶縁層を成膜する第７工程と、
前記第２の層間絶縁層にフォトリソグラフィによりビア・コンタクト・ホールのパターンを形成する第８工程と
前記ビア・コンタクト・ホールをエッチングにより加工する第９工程と
を有することを特徴とする半導体装置の製造方法である。
【００２１】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。
【００２２】
最初に、本発明の基本的な考え方について説明する。Ｃｕメッキ技術を用いた二重ダマシン（Ｄｕａｌ  Ｄａｍａｓｃｅｎｅ）構造をもつ多層電極パターンのプロセスでは、電極パターンとして幅方向の広い幅広電極パターン（図１７で説明）を用い、その幅広電極パターンの上にビア・コンタクト・ホールを形成する際、プロセス中に高温熱工程を経るために、膜応力（Ｓｔｒｅｓｓ）の少ないビア・コンタクト・ホールの底部に対応する位置の電極パターンに、ベーカンシーが集まりボイドが発生する。その結果、ビアのオープン不良や、ビアの高抵抗の原因となるという問題点が存在していた。
【００２３】
つまり、電極パターンとして幅広の電極パターンを用いた場合には、グレインが成長しやすいため、グレイン−バウンダリーのベーカンシーが集まりボイドが発生しやすい。これに対して、電極パターンの上に存在するビア・コンタクト・ホールの底（Ｂｏｔｔｏｍ）径より狭い幅を有する電極パターン（以下、幅細電極パターンと呼ぶ）では、グレインが成長しにくいため、グレイン−バウンダリーのベーカンシーが集まりにくく、ボイドが発生しにくいという性質がある。
【００２４】
本発明は、この性質を利用し、電極パターンの領域内に、ダミーパターンをビアの開孔箇所に対応する位置から１０μｍ以下の間隔をとって配置し、ベーカンシーを膜応力の少ないダミーパターンの方へ集中させることにより、幅広電極パターンであっても、ビア・コンタクト・ホール底部に対応する位置の電極パターンにボイドが発生しにくい構造を提供することが可能になる。
【００２５】
図１（ａ）は、これらの基本的な考え方に基づいて形成した、本発明の実施の形態を示す半導体装置の電極パターン部の断面側面図であり、図１（ｂ）は、そのＡ−Ａ´断面での平面図である。
【００２６】
すなわち、シリコン基板１の上に半導体層２が設けられ、この半導体層２の上に層間絶縁層（第１の層間絶縁膜）３が形成されている。層間絶縁層３には表面側に電極パターン用溝１４が形成され、その電極パターン用溝１４の内部にはバリアメタル／シード膜４（例えば、ＴａＮ／Ｔａ／Ｃｕ膜）を介して、溝５の底径（Ｂｏｔｔｏｍ径）より広い幅を有するＣｕの電極パターン６が形成されている。電極パターン６の上面には絶縁層（第２の層間絶縁膜）７が形成され、この絶縁層（第２の層間絶縁膜）７には電極パターン６に対応して溝５が形成されている。なお、溝５は、段差構造で、底部はビア・コンタクト・ホール５ａを形成している。以下の説明で、単に、溝５といった場合にも、ビア・コンタクト・ホール５ａを含んでいるものとする。
【００２７】
電極パターン６には、４本の絶縁材からなるダミーパターン８が溝５の開孔箇所から１０μｍ以内程度の間隔をおいて、溝５を囲むように略正方形状の等位置に配置されている。
【００２８】
これらのダミーパターン８の配置により、電極パターン６は幅広の電極パターン６（図１１で説明）であるが、微視的に観察すると、グレイン１０の境界であるグレイン−バウンダリー１１に発生したベーカンシー１２がダミーパターン８の方へ集まって、ベーカンシー１２は溝５の下に集まりにくくなっているため、ボイドが発生していない。
【００２９】
次に電極パターン６の周辺部の製造方法について、図２に示したフロー図、および、図３（ａ）および（ｂ）、ならびに、図４（ａ）および（ｂ）を参照して説明する。なお、図３および図４において、（ａ）は電極パターンの製造工程での側面断面図を、（ｂ）はその平面図を示している。また、図１（ａ）および（ｂ）と同一機能部分には同一符号を付して、その個々の説明を省略する。
【００３０】
まず、図３（ａ）に示すように、半導体ウエハであるシリコン基板１の上に半導体層２を形成した後、層間絶縁膜３を堆積して基板を形成する（Ｓ１）［第１工程］。
【００３１】
次に、基板の全面にフォトレジスト１３を塗布する（Ｓ２）。
【００３２】
その後、水銀ランプのｉ線，ＫｒＦエキシマレーザー，ＡｒＦエキシマレーザーを用いて、レチクルのフォトレジストパターン（不図示）をフォトレジスト１３に転写する（Ｓ３）［第２工程］。
【００３３】
フォトレジスト１３に転写したフォトレジストパターンに従い、ドライエッチングを用いて層間絶縁膜３に電極パターン６が形成されるべき電極パターン用溝１４と、この電極パターン用溝１４の中に４本のダミーパターン８を溝５の開孔予定箇所から１０μｍ以内の間隔で、略正方形状に林立して配置されるように形成する（Ｓ４）［第３工程］。
【００３４】
次に、バリアメタル／シード膜４（例えば、ＴａＮ／Ｔａ／Ｃｕ膜）をスパッタリングにより形成する（Ｓ５）［第４工程］。
【００３５】
フォトレジスト１３を除去する（Ｓ６）。
【００３６】
電極パターン６が形成されるべき電極パターン用溝１４にメッキ法でＣｕを埋め込み電極パターン６を形成する（Ｓ７）［第５工程］。
【００３７】
その後、アルミナ，シリカなどの砥粒を含む研磨材（スラリー）を用いて、化学的機械研磨法（ＣＭＰ）により選択的に電極パターン６を所望の厚さのＣｕを残した状態に形成する。
【００３８】
この状態で、電極パターン６に用いているＣｕの状態を微視的に観察すると、Ｃｕのグレイン１０がグレイン−バウンダリー１１で密接して形成されている。この時点では、ベーカンシー１２は存在するが未だ小さい（Ｓ８）［第６工程］。
【００３９】
次に、図４（ａ）に示すように、電極パターン６の表面に絶縁層７を成膜する。この絶縁層７の成膜は、プロセス中の高温熱工程を経るため、Ｃｕのグレイン１０の成長に伴うベーカンシー１２の集中が、電極パターン６の領域で生じる。ただし、ダミーパターン８に囲まれた領域では、グレイン１０の成長が抑制され、幅広パターンで生じるようなボイドも生じにくくなる（Ｓ９）［第７工程］。
【００４０】
絶縁層７の上にフォトレジスト１３ａを塗布する（Ｓ１０）。
【００４１】
次に、図１（ａ）および図２（ｂ）に示すように、絶縁層７の所定位置にフォトリソグラフィを用いてビア・コンタクト・ホール５ａのパターンを形成する（Ｓ１１）［第８工程］。
【００４２】
エッチングにより、ビア・コンタクト・ホール５ａのパターン沿って、ビア・コンタクト・ホール５ａを形成する（Ｓ１２）。
【００４３】
フォトレジスト１３ａを除去する（Ｓ１３）［第９工程］。
【００４４】
次に、フォトリソグラフィにより溝５のパターンを形成する（Ｓ１４）。
【００４５】
溝５のパターンに対応してエッチングにより溝５を形成する（Ｓ１５）。
【００４６】
フォトレジスト１３ａを除去して、図１（ａ）および（ｂ）に示したような、溝５を完成する（Ｓ１６）［第１０工程］。
【００４７】
この［第９工程］と［第１０工程］によるビア・コンタクト・ホール５ａと溝５の形成のプロセス中に、高温工程を経ても、ビア・コンタクト・ホール５ａや溝５の近傍の電極パターン６の領域では、ビア・コンタクト・ホール５ａを取囲むようにダミーパターン８を設けたことにより、ビア・コンタクト・ホール５ａの下に集まりにくくなっているため、グレイン−バウンダリーのベーカンシー
１２の集中が発生さずにボイドが生じない。
【００４８】
なお、以後の工程については、一般に行われている半導体装置の製造工程をそのまま適用しているので、その説明は省略する。
【００４９】
次に、溝５に対してのダミーパターン８の配置についての実施例を説明する。
【００５０】
図５は、４本のダミーパターン８を溝５の開孔箇所から２０μｍ以下の間隔ｄで配置した表面構造の一例である。
【００５１】
図６は、図５に示したダミーパターン８の配置構造で、溝５の開孔箇所とダミーパターン８との間隔ｄを変化させたときのビアの抵抗値を４端子法により測定した結果のグラフである。この結果より、ビアの抵抗値を１５Ω以下にするためには、溝５の開孔箇所とダミーパターン８との間隔ｄを１０μｍ以下に設定する必要があることがわかる。
【００５２】
なお、ダミーパターン８の形状と本数については、上述のダミーパターは４本で形成したが、ロ字状に連続したパターンで、ビアの開口を内部にして取り囲こむように配置してもよい。また、ダミーパターン８は正方形状でなくても、正多角形状、あるいは円形状等の形状を、連続や不連続に形成してもよい。
【００５３】
次に、図７のグラフを参照して、ビアの抵抗値について、図１７で示したように、電極パターン６の長さを一定とし、電極パターン６の幅を変化させた場合について、本発明の実施例（ダミーパターン８を設けている）と従来例（ダミーパターン８を設けていない）とについて説明する。
【００５４】
図７のグラフに示すように、本発明の実施例では、電極パターン６の配線幅が２０μｍ以下では１０Ω以下で収まっている。一方、従来の場合は、配線幅が５μｍ以上では１０Ω以上になり抵抗値の増大が著しい。したがって、本発明の実施例では幅広の電極パターンを用いることができることが判る。
【００５５】
以上に説明したように、従来法ではビアの下層の電極パターン６の幅が広くなることにより、ビアの抵抗値が増大するのに対し、本発明の実施の形態による方法を用いると、幅の広い電極パターンであっても、ビアの抵抗値の増大を抑制することができる。
【００５６】
したがって、本発明の実施の形態を用いることにより、幅広の電極パターンを用いた際における、グレイン成長時に発生するビア下の電極パターンのボイドが起因の、ビアのオープン不良やビアの高抵抗などの問題を解決することができ、良好なコンタクトが得られる。
【００５７】
【発明の効果】
本発明によれば、ビア・コンタクトの良好なダマシン構造を形成して半導体装置を実現することができる。
【図面の簡単な説明】
【図１】（ａ）本発明の実施の形態を示す半導体装置の電極パターン部の断面側面図、（ｂ）は、そのＡ−Ａ´断面での平面図。
【図２】本発明の実施の形態を示す半導体装置の電極パターン部の製造方法のフロー図。
【図３】（ａ）本発明の実施の形態を示す半導体装置の電極パターン部の製造工程での側面断面図、（ｂ）はそのＢ−Ｂ´平面図。
【図４】（ａ）本発明の実施の形態を示す半導体装置の電極パターン部の製造工程での側面断面図、（ｂ）はそのＣ−Ｃ´平面図。
【図５】ダミーパターンの実施例を示す説明図。
【図６】ビア抵抗値の測定グラフ。
【図７】ビア抵抗値の測定グラフ。
【図８】（ａ）従来のＣｕの電極パターを用いたダマシン構造の一例を示す断面側面図、（ｂ）はそのＤ−Ｄ´断面での平面図。
【図９】（ａ）従来の半導体装置の電極パターン部の製造工程での側面断面図、（ｂ）はそのＥ−Ｅ´平面図。
【図１０】（ａ）従来の半導体装置の電極パターン部の製造工程での側面断面図、（ｂ）はそのＦ−Ｆ´平面図。
【図１１】電極パターンの長さと幅の説明図。
【図１２】電極パターンの長さを変化させた際のビア抵抗値のグラフ。
【符号の説明】
１…シリコン基板、２…半導体層、３…層間絶縁層、４…バリアメタル、５…溝、５ａ…ビア・コンタクト・ホール、６…電極パターン、７…絶縁層、８…ダミーパターン、１０…グレイン、１１…グレイン−バウンダリー、１２…ベーカンシー、１３…フォトレジスト、１４…電極パターン用溝
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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