(57)【要約】【目的】強誘電体キャパシタを用いた半導体記憶装置において、リファレンスセルの歩留まりに対する影響を軽減する基準電位発生回路を提供し、より高い信頼性を有する半導体記憶装置を提供することを目的とする。【構成】第１のビット線に接続されるとともに、第１のワード線に接続されて制御される第１のリファレンスセルと、第１のビット線に接続されるとともに、第２のワード線に接続されて制御される第２のリファレンスセルと、第２のビット線に接続されるとともに、第１のワード線に接続されて制御される第３のリファレンスセルと、第２のビット線に接続されるとともに、第２のワード線に接続されて制御される第４のリファレンスセルと、第１および第２のワード線に接続され、第１のワード線または第２のワード線を選択することで、第１のビット線および第２のビット線に発生する基準電位を選択するワード線選択回路とを備える。【選択図】      図３
2004164713.tif 000002
【特許請求の範囲】
【請求項１】
第１のビット線と、
前記第１のビット線に接続される第１のトランジスタ、および前記第１のトランジスタに接続される第１の強誘電体キャパシタより構成されるメモリセルと、
第２のビット線と、
前記第２のビット線に接続されるとともに第１のワード線に接続されて制御される第２のトランジスタ、および前記第２のトランジスタに接続される第２の強誘電体キャパシタより構成され、所定のデータに対応する電位を保持する第１のリファレンスセルと、
第３のビット線と、
前記第３のビット線に接続されるとともに前記第１のワード線に接続されて制御される第３のトランジスタ、および前記第３のトランジスタに接続される第３の強誘電体キャパシタより構成されるとともに、所定のデータに対応する電位を保持する第２のリファレンスセルと、
前記第２のビット線に接続されるとともに第２のワード線に接続されて制御される第４のトランジスタ、および前記第４のトランジスタに接続される第４の強誘電体キャパシタより構成されるとともに、所定のデータに対応する電位を保持する第１の冗長リファレンスセルと、
前記第３のビット線に接続されるとともに前記第２のワード線に接続されて制御される第５のトランジスタ、および前記第５のトランジスタに接続される第５の強誘電体キャパシタより構成されるとともに、所定のデータに対応する電位を保持する第２の冗長リファレンスセルと、
前記第２のビット線と前記第３のビット線との間に接続され、第１の制御信号に応答して前記第２のビット線と前記第３のビット線とを電気的に接続し、前記第２のビット線および前記第３のビット線に基準電位を発生させるスイッチ回路と、
前記第２のビット線もしくは前記第３のビット線の一方と、前記第１のビット線とに接続され、前記基準電位と、前記第１のビット線に発生した電位とを比較するデータ読み出し回路と、
前記第１のワード線または前記第２のワード線いずれか一方を選択し、前記第１または第２のリファレンスセルに不良がある時、前記第２のワード線を選択すすことで、前記第１および第２の冗長リファレンスセルにて前記第２のビット線および前記第３のビット線に前記基準電位を発生させるワード線選択回路とを備えたことを特徴とする半導体記憶装置。
【請求項２】
請求項１記載の半導体記憶装置において、
前記ワード線選択回路は、前記第１の強誘電体キャパシタにおける分極状態に応じて前記第１のワード線もしくは前記第２のワード線を選択することを特徴とする半導体記憶装置。
【請求項３】
請求項１記載の半導体記憶装置において、
前記第１および第２のリファレンスセル、前記第１および第２の冗長リファレンスセルのセルサイズは、略同一のサイズにて構成されていることを特徴とする半導体記憶装置。
【請求項４】
請求項１記載の半導体記憶装置において、
前記ワード線選択回路には、前記第１および第２のワード線を活性化するワード線イネーブル信号と、外部より入力される外部入力信号とが入力されるとともに、前記ワード線イネーブル信号と前記外部信号との論理積をとるＡＮＤ回路が備えられており、前記ＡＮＤ回路の出力にて前記第１のワード線または前記第２のワード線いずれか一方を選択することを特徴とする半導体記憶装置。
【請求項５】
請求項１記載の半導体記憶装置において、
前記ワード線選択回路は、前記第１若しくは第２のワード線を活性化するワード線イネーブル信号が入力されるワード線イネーブル信号線と、前記半導体記憶装置内にて使用される内部信号が入力される内部信号線と、前記ワード線イネーブル信号線と前記内部信号線との間に接続されたヒューズ回路とを有し、
前記第１若しくは第２のワード線を活性化するワード線イネーブル信号と、前記内部信号の前記ヒューズ回路からの出力信号との論理積をとるＡＮＤ回路の出力により前記第１のワード線または前記第２のワード線いずれか一方が選択されることを特徴とする半導体記憶装置。
【請求項６】
請求項１記載の半導体記憶装置において、
前記データ読み出し回路にて前記第１のビット線に発生した電位と比較される前記第２のビット線もしくは前記第３のビット線に発生した電位は、前記第１のリファレンスセル若しくは前記第１の冗長リファレンスセルより前記第２のビット線に与えられた電位と前記第２のリファレンスセル若しくは前記第２の冗長リファレンスセルより前記第３のビット線に与えられた電位の中間電位であることを特徴とする半導体記憶装置。
【請求項７】
請求項１記載の半導体記憶装置は、さらに、
前記第１、第２および第３のビット線、前記メモリセル、前記第１および第２のリファレンスセル、前記第１および第２の冗長リファレンスセル、前記スイッチ回路、前記データ読み出し回路とにより構成されるアレイ部を有するとともに、複数の前記アレイ部から構成されるアレイブロックを有しており、
前記ワード線選択回路は、前記第１若しくは第２のワード線を活性化するワード線イネーブル信号が入力されるワード線イネーブル信号線と、前記半導体記憶装置内にて使用される内部信号が入力される内部信号線と、前記ワード線イネーブル信号線および前記内部信号線間に接続された選択回路と、前記ワード線イネーブル信号および前記内部信号の前記選択回路からの出力信号とを入力とするＡＮＤ回路とを備え、
前記選択回路は、並列に接続された複数のヒューズ回路と、前記ヒューズ回路のそれぞれに接続され、前記複数のアレイ部のうち、いずれかのアレイ部を選択するアレイ選択信号により制御される複数の制御スイッチ回路とを備えることを特徴とする半導体記憶装置。
【請求項８】
第１のビット線と、
前記第１のビット線に接続される第１のトランジスタ、および前記第１のトランジスタに接続される第１の強誘電体キャパシタより構成される第１のメモリセルと、
第２のビット線と、
前記第２のビット線に接続されるとともに第１のワード線に接続されて制御される第２のトランジスタ、および前記第２のトランジスタに接続される第２の強誘電体キャパシタより構成され、所定のデータに対応する電位を保持する第１のリファレンスセルと、
第３のビット線と、
前記第３のビット線に接続されるとともに前記第１のワード線に接続されて制御される第３のトランジスタ、および前記第３のトランジスタに接続される第３の強誘電体キャパシタより構成されるとともに、所定のデータに対応する電位を保持する第２のリファレンスセルと、
前記第２のビット線に接続されるとともに第２のワード線に接続されて制御される第４のトランジスタ、および前記第４のトランジスタに接続される第４の強誘電体キャパシタより構成されるとともに、所定のデータに対応する電位を保持する第１の冗長リファレンスセルと、
前記第３のビット線に接続されるとともに前記第２のワード線に接続されて制御される第５のトランジスタ、および前記第５のトランジスタに接続される第５の強誘電体キャパシタより構成されるとともに、所定のデータに対応する電位を保持する第２の冗長リファレンスセルと、
前記第２のビット線と前記第３のビット線との間に接続され、第１の制御信号に応答して前記第２のビット線と前記第３のビット線とを電気的に接続し、前記第２のビット線および前記第３のビット線に第１の基準電位を発生させる第１のスイッチ回路と、
第１の活性化信号により活性化され、前記第２のビット線もしくは前記第３のビット線の一方と、前記第１のビット線とに接続され、前記第１の基準電位と、前記第１のビット線に発生した電位とを比較する第１のデータ読み出し回路とを備える通常アレイと、
第４のビット線と、
前記第４のビット線に接続される第６のトランジスタ、および前記第６のトランジスタに接続される第６の強誘電体キャパシタより構成される第２のメモリセルと、
第５のビット線と、
前記第５のビット線に接続されるとともに前記第１のワード線に接続されて制御される第７のトランジスタ、および前記第７のトランジスタに接続される第７の強誘電体キャパシタより構成され、所定のデータに対応する電位を保持する第３のリファレンスセルと、
第６のビット線と、
前記第６のビット線に接続されるとともに前記第１のワード線に接続されて制御される第８のトランジスタ、および前記第８のトランジスタに接続される第８の強誘電体キャパシタより構成されるとともに、所定のデータに対応する電位を保持する第４のリファレンスセルと、
前記第５のビット線に接続されるとともに前記第２のワード線に接続されて制御される第９のトランジスタ、および前記第９のトランジスタに接続される第９の強誘電体キャパシタより構成されるとともに、所定のデータに対応する電位を保持する第３の冗長リファレンスセルと、
前記第６のビット線に接続されるとともに前記第２のワード線に接続されて制御される第１０のトランジスタ、および前記第１０のトランジスタに接続される第１０の強誘電体キャパシタより構成されるとともに、所定のデータに対応する電位を保持する第４の冗長リファレンスセルと、
前記第５のビット線と前記第６のビット線との間に接続され、前記第１の制御信号に応答して前記第５のビット線と前記第６のビット線とを電気的に接続し、前記第５のビット線および前記第６のビット線に第２の基準電位を発生させる第２のスイッチ回路と、
第２の活性化信号により活性化され、前記第５のビット線もしくは前記第６のビット線の一方と、前記第４のビット線とに接続され、前記第２の基準電位と、前記第４のビット線に発生した電位とを比較する第２のデータ読み出し回路とを備える冗長アレイとを有し、
前記第１のワード線または前記第２のワード線いずれか一方を選択し、前記第１または第２のリファレンスセルに不良がある時、前記第２のワード線を選択することで、前記第１および第２の冗長リファレンスセルにて前記第２のビット線および前記第３のビット線に前記基準電位を発生させ、前記第３または第４のリファレンスセルに不良がある時、前記第２のワード線を選択することで、前記第３および第４の冗長リファレンスセルにて前記第５のビット線および前記第６のビット線に前記基準電位を発生させるワード線選択回路とを備えたことを特徴とする半導体記憶装置。
【請求項９】
請求項８記載の半導体記憶装置において、
前記ワード線選択回路は、前記第１の強誘電体キャパシタおよび前記第６の強誘電体キャパシタにおける分極状態に応じて前記第１のワード線もしくは前記第２のワード線を選択することを特徴とする半導体記憶装置。
【請求項１０】
請求項８記載の半導体記憶装置において、
前記第１、第２、第３および第４のリファレンスセル、前記第１、第２、第３および第４の冗長リファレンスセルのセルサイズは、略同一のサイズにて構成されていることを特徴とする半導体記憶装置。
【請求項１１】
請求項８記載の半導体記憶装置において、
前記ワード線選択回路には、前記第１および第２のワード線を活性化するワード線イネーブル信号と、外部より入力される外部入力信号とが入力されるとともに、前記ワード線イネーブル信号と前記外部信号との論理積をとるＡＮＤ回路が備えられており、前記ＡＮＤ回路の出力にて前記第１のワード線または前記第２のワード線いずれか一方を選択することを特徴とする半導体記憶装置。
【請求項１２】
請求項８記載の半導体記憶装置において、
前記ワード線選択回路は、前記第１若しくは第２のワード線を活性化するワード線イネーブル信号が入力されるワード線イネーブル信号線と、前記半導体記憶装置内にて使用される内部信号が入力される内部信号線と、前記ワード線イネーブル信号線と前記内部信号線との間に接続されたヒューズ回路とを有し、
前記第１若しくは第２のワード線を活性化するワード線イネーブル信号と、前記内部信号の前記ヒューズ回路からの出力信号との論理積をとるＡＮＤ回路の出力により前記第１のワード線または前記第２のワード線いずれか一方が選択されることを特徴とする半導体記憶装置。
【請求項１３】
請求項８記載の半導体記憶装置において、
前記ワード線選択回路は、前記第１若しくは第２のワード線を活性化するワード線イネーブル信号が入力されるワード線イネーブル信号線と、前記半導体記憶装置内にて使用される内部信号が入力される内部信号線と、前記ワード線イネーブル信号線および前記内部信号線間に接続された選択回路と、前記ワード線イネーブル信号および前記内部信号の前記選択回路からの出力信号とを入力とするＡＮＤ回路とを有し、
前記選択回路は、並列に接続された複数のヒューズ回路と、前記ヒューズ回路のそれぞれに接続され、前記通常アレイ若しくは前記冗長アレイのいずれかを選択するアレイ選択信号により制御される複数の制御スイッチ回路とを備えることを特徴とする半導体記憶装置。
【請求項１４】
請求項８記載の半導体記憶装置において、
前記データ読み出し回路にて前記第１のビット線に発生した電位と比較される前記第２のビット線若しくは前記第３のビット線に発生した電位は、前記第１のリファレンスセル若しくは前記第１の冗長リファレンスセルより前記第２のビット線に与えられた電位と前記第２のリファレンスセル若しくは前記第２の冗長リファレンスセルより前記第３のビット線に与えられた電位の中間電位であり、
前記データ読み出し回路にて前記第４のビット線に発生した電位と比較される前記第５のビット線若しくは前記第６のビット線に発生した電位は、前記第３のリファレンスセル若しくは前記第３の冗長リファレンスセルより前記第５のビット線に与えられた電位と前記第４のリファレンスセル若しくは前記第４の冗長リファレンスセルより前記第６のビット線に与えられた電位の中間電位であることを特徴とする半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、広くは強誘電体の分極を利用した半導体記憶装置に関し、特に、１つのトランジスタと１つの強誘電体キャパシタとで構成されるメモリセルのデータ状態を判定するために強誘電体メモリ回路において利用される基準電位発生回路に関する。
【０００２】
【従来の技術】
強誘電体キャパシタを用いた半導体記憶装置は、キャパシタの容量絶縁膜として用いられる強誘電体が有する自発分極特性を利用した記憶装置である。このため、従来の半導体記憶装置であるＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）では必要であったリフレッシュ動作が不要であり、また電源状態によらず、メモリセルに記憶されたデータが消失しないという特徴を有している。
【０００３】
強誘電体を用いるメモリセルには、従来ＤＲＡＭで採用されてきた１つのＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタと１つの強誘電体キャパシタ（１Ｔ／１Ｃ）で構成されるものや、２つのＭＯＳトランジスタと２つの強誘電体キャパシタ（２Ｔ／２Ｃ）とで構成されるものがあり、特に、近年における半導体装置の小型化や高集積化といった要求の高まりから、これらのメモリセル構成のうち、１Ｔ／１Ｃ構造のメモリセルに注目が集まっている。
【０００４】
しかしながら、１Ｔ／１Ｃ構造の強誘電体メモリセルを用いる半導体記憶装置の場合、各メモリセルの占有面積は小さくなり高集積化には適するものの、メモリセルに記憶されたデータを読み出す際に、メモリセルの信号を増幅するための基準電位を必要とする。つまり、基準電位を発生させる基準電位発生回路が必要となる。
【０００５】
従来の基準発生回路として、例えば、下記の特許文献１に示されている。
【０００６】
【特許文献１】
特開平８−１１５５９６号公報
【０００７】
図７に従来例を示す。従来の基準発生回路は、互いに対をなすビット線ＢＬとビット相補線ＢＬｂ、ビット線ＢＬまたはビット相補線ＢＬｂのそれぞれに接続されるリファレンスセルＲＭＣ０〜ＲＭＣ３、リファレンスワード線ＲＷＬ、リファレンスプレート線ＲＰＬとから構成される。
【０００８】
これらのリファレンスセルＲＭＣ０〜ＲＭＣ３は、各ビット線とリファレンスワード線との交点に配置されている。
【０００９】
リファレンスセルＲＭＣ０〜ＲＭＣ３のうち、リファレンスセルＲＭＣ０、ＲＭＣ２は、ビット線ＢＬ０、ＢＬ１に接続されており、リファレンスワード線ＲＷＬ１により動作する選択トランジスタＲＴ０、ＲＴ２と、一方の端子が選択トランジスタＲＴ０、ＲＴ２に接続され、他方がリファレンスプレート線ＲＰＬに接続される強誘電体キャパシタＨ０、Ｈ２とから構成されている。また、リファレンスセルＲＭＣ１、ＲＭＣ３は、ビット相補線ＢＬｂ０、ＢＬｂ１に接続されており、リファレンスワード線ＲＷＬ０により動作する選択トランジスタＲＴ１、ＲＴ３と、一方の端子が選択トランジスタＲＴ１、ＲＴ３に接続され、他方がリファレンスプレート線ＲＰＬに接続される強誘電体キャパシタＨ１、Ｈ３とから構成されている。
【００１０】
また、リファレンスセルＲＭＣ１、ＲＭＣ３が接続された２本のビット線ＢＬ間にはスイッチトランジスタＴ４、リファレンスセルＲＭＣ０、ＲＭＣ２が接続された２本のビット相補線ＢＬｂ間にはスイッチトランジスタＴ５が、それぞれ接続されている。スイッチトランジスタＴ４、Ｔ５は、ビット線イコライズ信号ＥＱ０またはＥＱ１によって動作する。
【００１１】
従来の１Ｔ／１Ｃの構造を有する半導体記憶装置は、上述の基準電位発生回路に加え、基準電位発生回路のコントロール信号を生成するリファレンスコントロール回路、ワード線ＷＬ０、ＷＬ１およびプレート線ＰＬを有し、リファレンスセルＲＭＣ０〜ＲＭＣ３が接続されたビット線ＢＬまたはビット相補線ＢＬｂの１つの線と、メモリセルＭＣ０〜ＭＣ３が接続されたビット線ＢＬまたはビット相補線ＢＬｂの１つの線との間に接続され、各ビット線に発生した電位を比較してメモリセルの信号を増幅するセンスアンプ回路ＳＡとから構成されている。
【００１２】
次に、従来の１Ｔ／１Ｃの構造を有する半導体記憶装置における読み出し動作の説明を行う。ここでは、第１のデータ（データ１）を電源電位Ｖｄｄ、第２のデータ（データ０）を接地電位Ｖｓｓとして、例えば、データ１が書き込まれたＭＣ０のデータを読み出す動作を説明する。
【００１３】
ここで、ビット線ＢＬ０に接続されたＭＣ０のデータの読み出しを行う場合、基準電位が与えられるビット相補線ＢＬｂ０、およびＢＬｂ０とスイッチトランジスタＴ４により接続されているＢＬｂ１に接続されたリファレンスセル、例えばＲＭＣ１にはデータ１が、他方のＲＭＣ３にはデータ０が予め書き込まれているものとする。
【００１４】
まず、ＭＣ０を含むメモリセルブロックが選択されると、ブロック選択信号がアクティブとなり、このブロック選択信号を受けてリファレンスコントロール回路が活性化される。
【００１５】
次に、ワード線ＷＬ０が立ち上がり、その後、プレート線ＰＬ０が立ち上がると、これらの線に接続されているメモリセルＭＣ０が選択され、ＭＣ０に書き込まれているデータに対応する電荷がＢＬ０に流れ出る。同時に、リファレンスワード線ＲＷＬ０とリファレンスプレート線ＲＰＬが立ち上がり、これらの線に接続されているＲＭＣ１に書き込まれているデータ１に対応する電荷がＢＬｂ０に、ＲＭＣ３に書き込まれているデータ０に対応する電荷がＢＬｂ１に流れ出る。
【００１６】
この後、ビット線イコライズ信号ＥＱ０を立ち上げ、スイッチトランジスタＴ４を動作させることで、ＢＬｂ０とＢＬｂ１とを接続する。つまり、ＢＬｂ０とＢＬｂ１とを短絡させる。このとき各ビット相補線ＢＬｂ０、ＢＬｂ１の電位は、ＢＬｂ０とＢＬｂ１の有する容量は略同一であるため、短絡前に各ビット相補線が有していた電位の中間電位となる。この中間電位が、メモリセルＭＣ０のデータ読み出しを行う際に使用される基準電位となる。
【００１７】
このようにして、ＢＬｂ０に基準電位を発生させた後、リファレンスコントロール回路はＥＱ０を非アクティブとし、ＢＬｂ０とＢＬｂ１とを切り離す。同時に、センスアンプ回路ＳＡ０００を活性化し、ＳＡ０００により増幅された、ＢＬ０に表れたＭＣ０に記憶されていたデータ１に対応する電位とＢＬｂ０に表れた基準電位とが、データとしてディジット線ＤＢ、ディジット相補線ＤＢｂに出力される。
【００１８】
【発明が解決しようとする課題】
しかしながら、従来の強誘電体キャパシタを有するリファレンスセルによる基準電位発生回路の場合、プロセスばらつき等の原因により、例えばリファレンス用メモリセルＲＭＣ１に不具合が生じると、ＲＭＣ１に接続されたビット相補線ＢＬｂ０、およびビット相補線ＢＬｂ０と短絡されるビット相補線ＢＬｂ１に生じた基準電位との比較によりデータ読み出しを行うメモリセル（ビット線ＢＬ０、ＢＬ１に接続されるメモリセル）のデータ読み出しに誤動作を生じる恐れがあった。
【００１９】
リファレンス用メモリセルに保持されたデータに基づき基準電位を発生させる従来の基準電位発生回路の場合、“データ１”を保持しているべきのリファレンスセルＲＭＣ１に不具合があると、ビット相補線ＢＬｂ１以外のビット線ＢＬ０，ＢＬ１，およびビット相補線ＢＬｂ１には所望の電位がそれぞれ出力されるが、ビット相補線ＢＬｂ１には“データ１”に対応する電位（ΔＶ１）が出力されず、例えば接地電位（０Ｖ）が出力されてしまう。つまり、ＢＬｂ０とＢＬｂ１とを短絡させても、ＢＬｂ０がΔＶ０、ＢＬｂ１が０Ｖであるため、ＢＬｂ０およびＢＬｂ１にはΔＶ０／２の基準電位しか発生しないこととなる。
【００２０】
このような場合、ＢＬｂ０およびＢＬｂ１に基準電位を発生させた後、ＢＬｂ０若しくはＢＬｂ１に接続されたセンスアンプ回路ＳＡ０００、ＳＡ００１を活性化し、ＢＬ０に接続されたメモリセルＭＣ０、ＢＬ１に接続されたメモリセルＭＣ２に保持されたデータを読み出そうとすると、特に、ＭＣ０、ＭＣ２に保持されたデータ０を読み出そうとする場合に、以下のような問題が生じる。
【００２１】
ＭＣ０、ＭＣ１に保持されたデータの読み出しを行う際、対となるビット線およびビット相補線（ＢＬ０とＢＬｂ０、ＢＬ１とＢＬｂ１）との間に接続されたセンスアンプ回路ＳＡ０００、ＳＡ００１を活性化して、基準電位との電位差を比較することで、メモリセル（ＭＣ０，ＭＣ１）に保持されたデータの読み出しを行う。しかしながら、ＲＭＣ１１の不具合等によりＢＬｂ０、ＢＬｂ１に発生した基準電位が、ΔＶ０とΔＶ１との中間電位よりも低い電位、特に、基準電位はΔＶ０よりも低い電位（例えば、ΔＶ０／２）である場合においては、ＢＬｂ０、ＢＬｂ１の基準電位（ΔＶ０／２）が、“データ０”に対応する電位（ΔＶ０）よりも常に低い電位となるため、センスアンプ回路ＳＡの出力は“データ０”ではなく“データ１”となる恐れがある。
【００２２】
すなわち、基準電位を発生させるリファレンスセルとしてＲＭＣ１１を使用するＢＬ０、ＢＬ１に接続された全てのメモリセルＭＣに不具合が生じていなくとも、リファレンス用メモリセルＲＭＣ１１の１つに不具合が生じてしまうと、半導体記憶装置の正常動作に多大な影響を与えてしまう。リファレンス用メモリセルＲＭＣの不具合は、メモリセルＭＣの不具合に比べ、歩留まりに対しての影響が大きかった。
【００２３】
そこで、本発明では、半導体記憶装置の小型化や高集積化を維持しつつ、リファレンスセルの歩留まりに対する影響を軽減する基準電位発生回路を提供し、より高い信頼性を有する半導体記憶装置を提供することを目的とする。
【００２４】
【課題を解決するための手段】
上記課題を解決するために、本発明に係る第１の半導体記憶装置は、第１のビット線と、第１のビット線に接続される第１のトランジスタ、および第１のトランジスタに接続される第１の強誘電体キャパシタより構成されるメモリセルと、第２のビット線と、第２のビット線に接続されるとともに第１のワード線に接続されて制御される第２のトランジスタ、および第２のトランジスタに接続される第２の強誘電体キャパシタより構成され、所定のデータに対応する電位を保持する第１のリファレンスセルと、第３のビット線と、第３のビット線に接続されるとともに第１のワード線に接続されて制御される第３のトランジスタ、および第３のトランジスタに接続される第３の強誘電体キャパシタより構成されるとともに、所定のデータに対応する電位を保持する第２のリファレンスセルと、第２のビット線に接続されるとともに第２のワード線に接続されて制御される第４のトランジスタ、および第４のトランジスタに接続される第４の強誘電体キャパシタより構成されるとともに、所定のデータに対応する電位を保持する第１の冗長リファレンスセルと、第３のビット線に接続されるとともに第２のワード線に接続されて制御される第５のトランジスタ、および第５のトランジスタに接続される第５の強誘電体キャパシタより構成されるとともに、所定のデータに対応する電位を保持する第２の冗長リファレンスセルと、第２のビット線と第３のビット線との間に接続され、第１の制御信号に応答して第２のビット線と第３のビット線とを電気的に接続し、第２のビット線および第３のビット線に基準電位を発生させるスイッチ回路と、第２のビット線もしくは第３のビット線の一方と、第１のビット線とに接続され、基準電位と、第１のビット線に発生した電位とを比較するデータ読み出し回路と、第１のワード線または第２のワード線いずれか一方を選択し、第１または第２のリファレンスセルに不良がある時、第２のワード線を選択すすことで、第１および第２の冗長リファレンスセルにて第２のビット線および第３のビット線に基準電位を発生させるワード線選択回路とから構成されるものである。
【００２５】
また、本発明に係る第２の半導体記憶装置は、第１のビット線と、第１のビット線に接続される第１のトランジスタ、および第１のトランジスタに接続される第１の強誘電体キャパシタより構成される第１のメモリセルと、第２のビット線と、第２のビット線に接続されるとともに第１のワード線に接続されて制御される第２のトランジスタ、および第２のトランジスタに接続される第２の強誘電体キャパシタより構成され、所定のデータに対応する電位を保持する第１のリファレンスセルと、第３のビット線と、第３のビット線に接続されるとともに第１のワード線に接続されて制御される第３のトランジスタ、および第３のトランジスタに接続される第３の強誘電体キャパシタより構成されるとともに、所定のデータに対応する電位を保持する第２のリファレンスセルと、第２のビット線に接続されるとともに第２のワード線に接続されて制御される第４のトランジスタ、および第４のトランジスタに接続される第４の強誘電体キャパシタより構成されるとともに、所定のデータに対応する電位を保持する第１の冗長リファレンスセルと、第３のビット線に接続されるとともに第２のワード線に接続されて制御される第５のトランジスタ、および第５のトランジスタに接続される第５の強誘電体キャパシタより構成されるとともに、所定のデータに対応する電位を保持する第２の冗長リファレンスセルと、第２のビット線と第３のビット線との間に接続され、第１の制御信号に応答して第２のビット線と第３のビット線とを電気的に接続し、第２のビット線および第３のビット線に第１の基準電位を発生させる第１のスイッチ回路と、第１の活性化信号により活性化され、第２のビット線もしくは第３のビット線の一方と、第１のビット線とに接続され、第１の基準電位と、第１のビット線に発生した電位とを比較する第１のデータ読み出し回路とを備える通常アレイと、第４のビット線と、第４のビット線に接続される第６のトランジスタ、および第６のトランジスタに接続される第６の強誘電体キャパシタより構成される第２のメモリセルと、第５のビット線と、第５のビット線に接続されるとともに第１のワード線に接続されて制御される第７のトランジスタ、および第７のトランジスタに接続される第７の強誘電体キャパシタより構成され、所定のデータに対応する電位を保持する第３のリファレンスセルと、第６のビット線と、第６のビット線に接続されるとともに第１のワード線に接続されて制御される第８のトランジスタ、および第８のトランジスタに接続される第８の強誘電体キャパシタより構成されるとともに、所定のデータに対応する電位を保持する第４のリファレンスセルと、第５のビット線に接続されるとともに第２のワード線に接続されて制御される第９のトランジスタ、および第９のトランジスタに接続される第９の強誘電体キャパシタより構成されるとともに、所定のデータに対応する電位を保持する第３の冗長リファレンスセルと、第６のビット線に接続されるとともに第２のワード線に接続されて制御される第１０のトランジスタ、および第１０のトランジスタに接続される第１０の強誘電体キャパシタより構成されるとともに、所定のデータに対応する電位を保持する第４の冗長リファレンスセルと、第５のビット線と第６のビット線との間に接続され、第１の制御信号に応答して第５のビット線と第６のビット線とを電気的に接続し、第５のビット線および第６のビット線に第２の基準電位を発生させる第２のスイッチ回路と、第２の活性化信号により活性化され、第５のビット線もしくは第６のビット線の一方と、第４のビット線とに接続され、第２の基準電位と、第４のビット線に発生した電位とを比較する第２のデータ読み出し回路とを備える冗長アレイとを有し、第１のワード線または第２のワード線いずれか一方を選択し、第１または第２のリファレンスセルに不良がある時、第２のワード線を選択することで、第１および第２の冗長リファレンスセルにて第２のビット線および第３のビット線に基準電位を発生させ、第３または第４のリファレンスセルに不良がある時、第２のワード線を選択することで、第３および第４の冗長リファレンスセルにて第５のビット線および第６のビット線に基準電位を発生させるワード線選択回路とから構成されるものである。
【００２６】
【発明の実施の形態】
以下、本発明の第１の実施形態について図面を参照して詳細に説明する。
【００２７】
図１には、第１の実施形態の半導体記憶装置における基準電位発生回路とその周辺回路の一部が図示されている。
【００２８】
第１の実施形態の半導体記憶装置は、図１に示されるような基準電位発生回路の他、基準電位発生回路のコントロール信号を生成するリファレンスワード線制御回路とからなる周辺回路と、ビット線ＢＬとビット相補線ＢＬｂおよびワード線ＷＬ０、ＷＬ１との交点に配置されたデータを記憶するメモリセルＭＣ０〜ＭＣ３と、メモリセルＭＣ０〜ＭＣ３のいずれかが接続されたビット線ＢＬと対応するリファレンスセルが接続されたビット相補線ＢＬｂとの間に接続され、各ビット線ＢＬ、ＢＬｂに発生した電位を比較してメモリセルの信号を増幅するセンスアンプ回路ＳＡ（データ読み出し回路）とから構成されている。
【００２９】
第１の実施形態における基準発生回路では、それぞれにメモリセルが接続された互いに対をなすビット線ＢＬとビット相補線ＢＬｂ、リファレンスワード線ＲＷＬ、リファレンスプレート線ＲＰＬが設けられており、各ビット線とリファレンスワード線との交点には、リファレンスセルＲＭＣ１０〜ＲＭＣ１３、ＲＭＣ２０〜ＲＭＣ２３が配置されている。
【００３０】
リファレンスセルＲＭＣ１０〜ＲＭＣ１３のうち、リファレンスセルＲＭＣ１０、ＲＭＣ１２はビット線ＢＬに接続されており、リファレンスワード線ＲＷＬ１１により動作する選択トランジスタＲＴ１０、ＲＴ１２と、一方の端子が選択トランジスタＲＴ１０、ＲＴ１２に接続され、他方がリファレンスプレート線ＲＰＬ１に接続される強誘電体キャパシタＨ１０、Ｈ１２とから構成されている。また、リファレンスセルＲＭＣ１１、ＲＭＣ１３は、ビット相補線ＢＬｂに接続されており、リファレンスワード線ＲＷＬ１０により動作する選択トランジスタＲＴ１１、ＲＴ１３と、一方の端子が選択トランジスタＲＴ１１、ＲＴ１３に接続され、他方がリファレンスプレート線ＲＰＬ１に接続される強誘電体キャパシタＨ１１、Ｈ１３とから構成されている。
【００３１】
これらのリファレンスセルＲＭＣ１０〜ＲＭＣ１３によりリファレンスセル対１１０を構成している。
【００３２】
さらに、本第１の実施形態における半導体記憶装置においては、互いに対をなすビット線対に対して冗長のリファレンスセルＲＭＣ２０〜ＲＭＣ２３が設けられている。冗長リファレンスセルとは、通常、基準電位を発生させるリファレンスセルＲＭＣ１０〜ＲＭＣ１３以外で、同じビット線対に接続されたリファレンスセルのことであり、例えば、リファレンスセルＲＭＣ１０〜ＲＭＣ１３のいずれか１つが不良セルである場合に用いられ、所望のビット線に正常な基準電位を発生させるセルのことである。これらの冗長リファレンスセルＲＭＣ２０〜ＲＭＣ２３のうち、リファレンスセルＲＭＣ２０、ＲＭＣ２２はビット線ＢＬに接続されており、リファレンスワード線ＲＷＬ２１により動作する選択トランジスタＲＴ２０、ＲＴ２２と、一方の端子が選択トランジスタＲＴ２０、ＲＴ２２に接続され、他方がリファレンスプレート線ＲＰＬ２に接続される強誘電体キャパシタＨ２０、Ｈ２２とから構成されている。また、リファレンスセルＲＭＣ２１、ＲＭＣ２３は、ビット相補線ＢＬｂに接続されており、リファレンスワード線ＲＷＬ２０により動作する選択トランジスタＲＴ２１、ＲＴ２３と、一方の端子が選択トランジスタＲＴ２１、ＲＴ２３に接続され、他方がリファレンスプレート線ＲＰＬ２に接続される強誘電体キャパシタＨ２１、Ｈ２３とから構成されている。
【００３３】
これらのリファレンスセルＲＭＣ２０〜ＲＭＣ２３によりリファレンスセル対１２０を構成している。
【００３４】
つまり、１つのビット線対（ＢＬ０とＢＬｂ０、ＢＬ１とＢＬｂ１）に対して、２つ以上、複数のリファレンスセル対１１０、１２０が設けられた構成となっている。
【００３５】
また、リファレンスセルＲＭＣ１０、ＲＭＣ１２、ＲＭＣ２０、ＲＭＣ２２が接続された２本のビット線ＢＬ間にはスイッチトランジスタＴ０、リファレンスセルＲＭＣ１１、ＲＭＣ１３、ＲＭＣ２１、ＲＭＣ２３が接続された２本のビット相補線ＢＬｂ間にはスイッチトランジスタＴ１が、それぞれ接続されている。これらのスイッチトランジスタＴ０、Ｔ１は、ビット線イコライズ信号ＥＱ０またはＥＱ１によって動作し、各スイッチトランジスタＴ０、Ｔ１に接続された２本のビット線間を短絡させることで、メモリセルからのデータ読み出し時に使用する基準電位を発生させる。
【００３６】
次に、本実施形態における半導体記憶装置の読み出し動作について説明を行う。例えば、ＢＬ０、ＢＬ１に接続されたメモリセルＭＣ１０、ＭＣ１２、ＭＣ２０、ＭＣ２２…に保持されたデータを読み出す場合、リファレンスセル対１１０のリファレンスセルＲＭＣ１１にプロセスばらつき等による不具合が生じると、ＲＭＣ１０とＲＭＣ１３をリファレンス用メモリセルとして使用してＢＬｂ０，ＢＬｂ１に基準電位を発生させる代わりに、同じくＢＬｂ０、ＢＬｂ１に接続されてリファレンスセル対１２０に設けられたＲＭＣ２１とＲＭＣ２３とを使用してＢＬｂ０、ＢＬｂ１に基準電位を発生させる。すなわち、リファレンスセル対１１０のリファレンスワード線ＲＷＬ１１とリファレンスプレート線ＲＰＬ１の代わりに、リファレンスワード線ＲＷＬ２１とリファレンスプレート線ＲＰＬ２をアクティブ状態にし、不具合の無い、リファレンスセル対２に設けられたリファレンスセルＲＭＣ２１、ＲＭＣ２３を使用してＢＬｂ０，ＢＬｂ１に正常な基準電位を発生させる。この後、従来の半導体記憶装置と同様の方法にてメモリセルＭＣ１０、ＭＣ１２、ＭＣ２０、ＭＣ２２…のデータの読み出しを行う。
【００３７】
上記のような第１の実施形態における半導体記憶装置においては、１組のビット線対に対して複数のリファレンスセル対を設けることで、不具合のあるリファレンスセルが含まれる場合、その複数のリファレンスセル対から他のリファレンスセル対を選択可能とし、１つのリファレンス用メモリセルの不具合に伴う、正常なメモリセルの誤動作、例えば“データ０”が保持されているにも関わらず、“データ１”が出力されるといった誤動作を回避することが可能となる。結果として、メモリセルアレイの歩留まりを向上させることが可能となる。
【００３８】
なお、本第１の実施形態における半導体記憶装置のメモリセルアレイ２０は、図２に示すような、図示しない強誘電体キャパシタおよび選択トランジスタとにより構成されているメモリセルＭＣ１０、ＭＣ１１…ＭＣｊ０、ＭＣｊ１とを備えたメモリセルブロックＭＣＢ０、ＭＣＢ１…ＭＣＢｎと、ビット線ＢＬ０に接続されているリファレンス用メモリセルＲＭＣ１０と、ビット相補線ＢＬｂ０に接続されているリファレンス用メモリセルＲＭＣ１１で構成されているリファレンスブロックＲＢ１０と、メモリセルブロックＭＣＢ０、ＭＣＢ１と、リファレンスブロックＲＢと、基準電位を発生させるために、隣接するビット線ＢＬ若しくはビット相補線ＢＬｂを短絡させるスイッチトランジスタＴ０、Ｔ１と、図示しない強誘電体キャパシタおよび選択トランジスタとにより構成されているカラム冗長メモリセルブロックＣＭＣＢ０，ＣＭＣＢ１と、冗長用ビット線ＲＢＬ０と冗長用ビット相補線ＲＢＬｂ０に接続されているカラム冗長リファレンスブロックＣＲＢと、カラム冗長アレイにて基準電位を発生させるために、隣接するビット線ＢＬ若しくはビット相補線ＢＬｂを短絡させる冗長用スイッチトランジスタＲＴ０、ＲＴ１とを有する構成としてもよい。
【００３９】
図２に示す半導体記憶装置は、さらに、ビット線ＢＬ、ビット相補線ＢＬｂ、メモリセルブロックＭＣＢ、リファレンスブロックＲＢ、およびスイッチトランジスタＴ０，Ｔ１とから構成される置換単位を備え、複数の置換単位２１０〜２１ｍにより構成される通常アレイと、冗長用ビット線ＲＢＬ、冗長用ビット相補線ＲＢＬｂ、カラム冗長メモリセルブロックＣＭＣＢ、カラム冗長リファレンスブロックＣＲＢ、および冗長用スイッチトランジスタＲＴ０，ＲＴ１とから構成されるカラム冗長アレイとが、１つのメモリセルアレイを構成している。
【００４０】
このように、メモリセルアレイ２０内に設けられるカラム冗長アレイ２１に対しても、１組の冗長用ビット線対（ＲＢＬ０とＲＢＬｂ０、ＲＢＬ１とＲＢＬｂ１）に対して複数のカラム冗長リファレンスブロック（ＣＲＢ１０とＣＲＢ１２、ＣＲＢ２０とＣＲＢ２２）、つまり複数のリファレンスセル対が設けられた構成とすることで、例えばメモリセルブロックＭＣＢ０とリファレンスブロックＲＢ１２というように複数の箇所に対して不具合が存在する場合、不具合のあるメモリセルブロックＭＣＢ０を有する置換単位２１０はカラム冗長アレイ２１にて救済され、更に、リファレンスブロックＲＢ１２に対しては、ＲＢ１２の代わりにＲＢ１２と同じビット線に接続されているＲＢ２２にて救済される。
【００４１】
すなわち、メモリセルブロックＭＣＢ０のデータはカラム冗長アレイ２１により正常にビット線へと出力され、置換単位２１１内のビット線にはリファレンスブロックＲＢ２２にて生成された正常な基準電位が出力されることとなる。特に、リファレンスブロックＲＢ２２にてビット線ＢＬ２、ビット相補線ＢＬｂ２には所望な電位（“データ０”若しくは“データ１”）が出力されるようになるため、基準電位発生時にビット線ＢＬ２またはビット相補線ＢＬｂ２と対になるビット線ＢＬ３またはビット相補線ＢＬｂ３には正常な基準電位が発生されることとなり、ビット線ＢＬ２およびＢＬ３、ビット相補線ＢＬｂ２およびＢＬｂ３に接続されたメモリセルブロックＭＣＢ２、ＭＣＢ３の全てのメモリセルＭＣを正常に動作させることが可能となる。
【００４２】
加えて、図２に示す半導体記憶装置においては、通常アレイを構成する複数の置換単位２１０，２１１…２１ｍのそれぞれのビット線対に対して複数のリファレンスブロックＲＢが設けられた構成となっている。そのため、更に、リファレンスブロックＲＢ１ｎに不具合が生じた場合においても、リファレンスブロックＲＢ１ｎの代わりにリファレンスブロックＲＢ２ｎを使用することでメモリセルブロックＭＣＢ（ｎ−１）、ＭＣＢｎ内のメモリセルを正常に動作させることが可能となる。
【００４３】
すなわち、図２に示すような、各置換単位およびカラム冗長アレイのビット線対に対して複数のリファレンス対を設ける半導体記憶装置によれば、数多くの不良セルが発生してしまった場合においてもメモリセルアレイ２０を救済することが可能となり、さらにメモリセルアレイの歩留まりを向上させることが可能となる。
【００４４】
また、１組のビット線対に対して複数のリファレンス対を設ける第１の実施形態における半導体記憶装置には、図３に示すように、例えばテストモードを設定するテストモード信号等の外部からの入力信号ＴＭ０、ＴＭ１、ＴＭ２より基準電位を生成するリファレンスセルの選択を行うリファレンスセル選択信号を生成するリファレンスワード線制御回路３００を設けることも可能である。
【００４５】
図３に示すリファレンスワード線制御回路３００は、１組のビット線対に対して３つのリファレンスセル対１１０，１２０，１３０が設けられた構成となっている。リファレンスワード線制御回路３００には、リファレンスワード線イネーブル信号ＲＷＬ０ＥＮ、ＲＷＬ１ＥＮと、外部からの入力信号ＴＭ０〜ＴＭ２とが入力され、外部入力信号ＴＭ０〜ＴＭ２と各外部入力信号の反転信号が入力される第１のＡＮＤ回路３０１、および、リファレンスワード線イネーブル信号ＲＷＬ０ＥＮ、ＲＷＬ１ＥＮと第１のＡＮＤ回路３０１の出力とが入力される第２のＡＮＤ回路３０２が備えられた構成となっている。
【００４６】
第２のＡＮＤ回路３０２に入力されるリファレンスワード線イネーブル信号ＲＷＬ０ＥＮ、ＲＷＬ１ＥＮとは、各リファレンスセル対にある複数のリファレンスワード線ＲＷＬ（ＲＷＬ１０又はＲＷＬ１１、ＲＷＬ２０又はＲＷＬ２１、ＲＷＬ３０又はＲＷＬ３１）のいずれかを活性化させる信号のことである。
【００４７】
このような構成のリファレンスワード線制御回路３００を用いることで、第１の実施形態における半導体記憶装置では、半導体記憶装置の外部からの入力信号ＴＭ０，ＴＭ１、ＴＭ２とリファレンスワード線イネーブル信号ＲＷＬ０ＥＮ、ＲＷＬ１ＥＮとにより、所望のリファレンスワード線ＲＷＬ１０、ＲＷＬ１１、ＲＷＬ２０、ＲＷＬ２１、ＲＷＬ３０、ＲＷＬ３１を選択しアクティブ状態とすることが可能となる。
【００４８】
ここで、図４を用いて、メモリセルおよびリファレンス用メモリセルの一部を構成する強誘電体キャパシタの分極特性（ヒステリシス曲線）の変化について説明する。
【００４９】
金属酸化膜等の強誘電体膜を容量絶縁膜として用いる強誘電体キャパシタにおいては、例えば、使用する製造装置の状態の変化等、半導体デバイスの製造過程において生じるプロセスばらつきによって、各々の強誘電体キャパシタが有する分極特性が異なり、結果として、ΔＶ０およびΔＶ１という分布を有することとなる。
【００５０】
図４には、ビット線ＢＬ０およびＢＬ１に接続される全てのメモリセルＭＣ１０、ＭＣ２０、ＭＣ３０、ＭＣ１２、ＭＣ２２、ＭＣ３２に含まれる強誘電体キャパシタＨ１０、Ｈ２０、Ｈ３０、Ｈ１２、Ｈ２２、Ｈ３２のΔＶ０、ΔＶ１の分布、およびリファレンスセル対１１０内に設けられたＲＭＣ１１及びＲＭＣ１３にて生成された基準電位Ｖｒｅｆ１１０、リファレンスセル対１２０内に設けられたＲＭＣ２１及びＲＭＣ２３にて生成された基準電位Ｖｒｅｆ１２０、リファレンスセル対１３０内に設けられたＲＭＣ３１及びＲＭＣ３３にて生成された基準電位Ｖｒｅｆ１３０が示されている。
【００５１】
今、リファレンスセル対１１０により生成した基準電位Ｖｒｅｆ１１０を使用して、ビット線ＢＬ０、ＢＬ１のデータを読み出そうとする場合、図４の分布図を参照すると、基準電位Ｖｒｅｆ１１０と“データ０”に対応するべき電位ΔＶ０の分布に重なり合う部分４１０が存在してしまう。つまり、“データ０”に対応するべき電位ΔＶ０の一部分（基準電位Ｖｒｅｆ１１０より右側）４１０にΔＶ０の分布を有するメモリセルでは、保持されているデータが“データ０”であっても、基準電位Ｖｒｅｆ１１０と比較して対応するビット線に伝播される電位が高いと判断されるため、センスアンプ回路ＳＡからは“データ１”という誤データが読み出され出力されてしまうこととなる。また、同様にリファレンスセル対１３０により生成した基準電位Ｖｒｅｆ１３０を使用して、ビット線ＢＬ０、ＢＬ１のデータを読み出そうとする場合、図４の分布図を参照すると、基準電位Ｖｒｅｆ１３０と“データ１”に対応するべき電位ΔＶ１の分布に重なり合う部分４２０が存在してしまう。つまり、“データ１”に対応するべき電位ΔＶ１の一部分（基準電位Ｖｒｅｆ１３０より左側）４２０にΔＶ１の分布を有するメモリセルでは、保持されているデータが“データ１”であっても、基準電位Ｖｒｅｆ１３０と比較して対応するビット線に伝播される電位が低いと判断されるため、センスアンプ回路ＳＡからは“データ０”という誤データが読み出され出力されてしまうこととなる。
【００５２】
これに対し、リファレンスセル対１２０により生成した基準電位Ｖｒｅｆ１２０を使用して、ビット線ＢＬ０、ＢＬ１のデータを読み出そうとする場合においては、図４の分布図を参照すると、ΔＶ０、ΔＶ１の分布ともに基準電位Ｖｒｅｆ１２０と重なり合う部分は存在せず、全てのメモリセルに対して正常なデータ読み出し、誤読み出しを防止することが可能となる。
【００５３】
以上により、図４の分布図を示すメモリセルのデータ読み出しを行うに際しては、各リファレンスセル対１１０，１２０，１３０を構成するリファレンスセルに不具合が生じていない場合、最も適当なリファレンスセル対１２０を選択することが望ましいことが明らかである。
【００５４】
図３に示すリファレンスワード線制御回路３００では、リファレンスワード線イネーブル信号ＲＷＬ０ＥＮ、ＲＷＬ１ＥＮのいずれか一方を“Ｈ”、他方を“Ｌ”とし、外部入力信号ＴＭ０〜ＴＭ２のうち、ＴＭ０に“Ｈ”、ＴＭ１およびＴＭ２のそれぞれに“Ｌ”を入力することで、最も適当な基準電位Ｖｒｅｆ１２０を生成するリファレンスセル対１２０を選択することが可能となる。
【００５５】
さらに、外部入力の信号により所望のリファレンスセル対を選択することのできる、図３に示す構成のリファレンスワード線制御回路３００を採用すれば、実際の半導体デバイスにおいても、以下の方法によりもっとも適当なリファレンスセル対を選別することが可能となる。
【００５６】
以下に、図３において示したリファレンスワード線制御回路を用いた場合における、最適なリファレンスセル対の選別方法について説明を行う。
【００５７】
まず、リファレンスワード線制御回路３００に外部から入力する入力信号ＴＭ０、ＴＭ１、ＴＭ２…をすべてローレベル（以下“Ｌ”とする）にする。この場合、リファレンスセル対１１０が選択され、メモリセルのデータ読み出し時に使用される基準電位はＶｒｅｆ１１０となる。この状態でメモリセルからの読み出し試験を行うと、図４に示した重なり部分４１０に含まれる不良メモリセルの個数、“データ０”の読み出し時に不良セルが現れる。次に、外部入力信号ＴＭ０をハイレベル（以下“Ｈ”とする）にし、その他のＴＭ１、ＴＭ２…を“Ｌ”にする。この場合、リファレンスセル対１２０が選択され、メモリセルのデータ読み出し時に使用される基準電位はＶｒｅｆ１２０となる。この状態でメモリセルからの読み出し試験を行うと、“データ０”の読み出し時および“データ１”の読み出し時ともに、不良セルは現れず、全てのメモリセルが合格する。最後に、外部入力信号ＴＭ１を“Ｈ”にし、その他のＴＭ０、ＴＭ２…を“Ｌ”にする。この場合、リファレンスセル対１３０が選択され、メモリセルのデータ読み出し時に使用される基準電位はＶｒｅｆ１３０となる。この状態でメモリセルからの読み出し試験を行うと、図４に示した重なり部分４２０に含まれる不良メモリセルの個数、“データ１”の読み出し時に不良セルが現れる。
【００５８】
このように、図３に示すリファレンスワード線制御回路３００を設けることにより、複数のリファレンスセル対のうち、１つのリファレンスセル対を外部入力信号ＴＭ０、ＴＭ１、ＴＭ２…によって選択し、それぞれのリファレンスセル対においてメモリセルからの読み出し試験を行い、実際の半導体デバイスのメモリセルアレイに対して最も適当なリファレンスセル対を選別することが可能となる。すなわち、最も適当なリファレンスセル対を選択できる本実施形態の強誘電体キャパシタを用いた半導体記憶装置では、データ読み出しの誤動作を軽減し、結果として、高い信頼性を有する半導体記憶装置を提供することが可能となる。
【００５９】
また、半導体記憶装置の外部からの入力信号ＴＭ０，ＴＭ１、ＴＭ２により複数のリファレンスセルから所望のリファレンスセルを選択するリファレンスワード線制御回路３００を設ける本実施形態における半導体記憶装置によれば、製品出荷前の試験段階において、入力する外部信号を適宜変更することで、各半導体デバイスでの最適なリファレンスセル対を判定することが可能となり、結果として、信頼性の高い製品を短期間で提供することが可能となるため好ましい。
【００６０】
さらに、本第１の実施形態における半導体記憶装置では、全てのメモリセルおよびリファレンス用メモリセルのサイズ（各セルを構成する強誘電体キャパシタおよびトランジスタのサイズ）は、ほぼ同一サイズとなっている。この構成により、通常アレイおよびカラム冗長アレイのレイアウトを同一レイアウトにて設計することが可能となるため、周辺部の露光やエッチング工程におけるばらつきが軽減され、高い歩留まりにて半導体記憶装置を提供することが可能となる。
【００６１】
加えて、ビット線対に設けられた複数のリファレンスセル対のうち、外部の入力信号にて最適なリファレンスセル対を選択可能な第１の実施形態における半導体記憶装置によれば、半導体デバイスの製造工程に含まれる加熱工程等、半導体記憶装置を構成する強誘電体膜の分極特性を変化させる、インプリントが生じ易い工程を経た後に、改めて所望のメモリセルに最適なリファレンスセル対を選択することが可能となる。その結果、強誘電体キャパシタの容量絶縁膜である強誘電体膜のインプリントを考慮した基準電位を選択することが可能となり、半導体デバイスの信頼性を更に高めることが可能となる。
【００６２】
次に、本発明の第２の実施形態を説明する。
【００６３】
図５は、第２の実施形態の半導体記憶装置における基準電位発生回路とリファレンスワード線制御回路を図示したものである。また、第１の実施形態で示した記号と同一記号は同一物、若しくは相当部分を示す。
【００６４】
第２の実施形態の半導体記憶装置は、先に説明した第１の実施形態と同様に、ビット線ＢＬとビット相補線ＢＬｂおよびリファレンスワード線ＲＷＬ１０、ＲＷＬ１１、ＲＷＬ２０、ＲＷＬ２１、ＲＷＬ３０、ＲＷＬ３１との交点に配置されたリファレンス用メモリセルＲＭＣ１０〜ＲＭＣ１３、ＲＭＣ２０〜ＲＭＣ２３、ＲＭＣ３０〜ＲＭＣ３３とからなる基準電位発生回路と、ビット線ＢＬとビット相補線ＢＬｂにて基準電位発生回路に接続され、ワード線ＷＬ１０、ＷＬ１１との交点に配置されたデータを記憶するメモリセルＭＣ１０〜ＭＣ１３、ＭＣ２０〜ＭＣ２３と、ビット線ＢＬとビット相補線ＢＬｂとの間に接続されてメモリセルの信号を増幅するセンスアンプ回路ＳＡとを有し、更に、ブロック選択信号ＢＬＫＳＥＬとリファレンスワード線イネーブル信号ＲＷＬ０ＥＮ，ＲＷＬ１ＥＮとを受けて、ビット線対に設けられた複数のリファレンスセル対のうち、１つのリファレンスセル対を選択する選択信号を出力するリファレンスワード線制御回路とから構成されている。
【００６５】
第２の実施形態の半導体記憶装置におけるメモリセルのデータの読み出しおよび書き込み動作は、従来の半導体記憶装置と同じである。
【００６６】
但し、第２の実施形態の場合、リファレンスワード線制御回路は、論理ヒューズを有し、これらのヒューズの切断若しくは非切断の状態によって所望のリファレンスセル対の選択が行われる。つまり、第２の実施形態におけるリファレンスワード線制御回路の構成によれば、外部からの入力信号でなく、内部で生成されて使用される、例えばブロック選択信号ＢＬＫＳＥＬ等からリファレンスセル対を選択する選択信号を生成することが可能となる。
【００６７】
第２の実施形態のリファレンスワード線制御回路には、各リファレンスセル対にある複数のリファレンスワード線ＲＷＬ（ＲＷＬ１０又はＲＷＬ１１、ＲＷＬ２０又はＲＷＬ２１、ＲＷＬ３０又はＲＷＬ３１）のいずれかを活性化させる信号であり、基準電位をビット線ＢＬ０，ＢＬ１…に発生させるか、若しくはビット相補線ＢＬｂ０，ＢＬｂ１…に発生させるかを選択するリファレンスワード線イネーブル信号ＲＷＬ０ＥＮ、ＲＷＬ１ＥＮと、例えば、半導体デバイス内にある複数のブロックのうち、動作を行う所望のブロックを選択する、ブロック選択信号ＢＬＫＳＥＬとが入力され、予めレーザービームの照射により切断されたヒューズ５１０，５２０により、リファレンスセル対のリファレンスワード線ＲＷＬ１０、ＲＷＬ１１…が選択され制御される。
【００６８】
図５に示すリファレンスワード線制御回路５００においても、先に説明した第１の実施形態におけるリファレンスワード線制御回路と同様に、リファレンスワード線制御回路５００に接続された１組のビット線対に対しては、３つのリファレンスセル対１１０、１２０、１３０が設けられた構成となっている。
【００６９】
リファレンスワード線制御回路５００には、リファレンスワード線イネーブル信号ＲＷＬ０ＥＮ、ＲＷＬ１ＥＮが入力されるリファレンスワード線イネーブル信号線ＲＷＬＥＮＬと、内部にて生成され、半導体デバイスで使用される、例えば“Ｌ”→“Ｈ”→“Ｌ”と変化するブロック選択信号ＢＬＫＳＥＬ等が入力されるブロック選択信号線ＢＳＥＬとが備えられており、さらに、リファレンスワード線イネーブル信号線ＲＷＬＥＮＬとブロック選択信号線ＢＳＥＬとの間には、ブロック選択信号ＢＬＫＳＥＬの反転信号が入力されるヒューズ５１０、５２０、ヒューズ５１０，５２０の出力側に接続され、ブロック選択信号ＢＬＫＳＥＬにて制御されるスイッチトランジスタＴ２、Ｔ４、同じくヒューズ５１０，５２０の出力側に接続され、ヒューズ５１０、５２０の出力信号の反転信号にて制御されるスイッチトランジスタＴ３、Ｔ５を有する選択回路５０１が備えられている。
【００７０】
図５に示す第２の実施形態におけるリファレンスワード線制御回路５００には、リファレンスワード線イネーブル信号ＲＷＬ０ＥＮ、ＲＷＬ１ＥＮと、内部にて使用されるブロック選択信号ＢＬＫＳＥＬとが入力され、ブロック選択信号ＢＬＫＳＥＬが入力された選択回路５０１の出力を入力とする第１のＡＮＤ回路５０２、および、リファレンスワード線イネーブル信号ＲＷＬ０ＥＮ、ＷＥＬ１ＥＮと第１のＡＮＤ回路５０２の出力とが入力される第２のＡＮＤ回路５０３とが備えられている。
【００７１】
以下に、図５に示すリファレンスワード線制御回路にて、リファレンスセル対１２０を選択する方法について説明を行う。
【００７２】
なお、リファレンスセルＲＭＣ２３には“データ０”が、リファレンスセルＲＭＣ２１には“データ１”がそれぞれ予め書き込まれており、トランジスタＴ４、Ｔ５に接続されたヒューズ５１０は、レーザービームの照射により切断されているものとする。
【００７３】
まず、ブロック選択信号ＢＬＫＳＥＬを“Ｈ”にし、リファレンスセル対選択信号ＲＳＥＬ１１０、ＲＳＥＬ１２０、ＲＳＥＬ１３０のうち、ＲＳＥＬ１２０を“Ｈ”とし、その他のＲＳＥＬ１１０、ＲＳＥＬ１３０を“Ｌ”とする。次に、リファレンスプレート線ＲＰＬ２とリファレンスワード線イネーブル信号ＲＷＬ１ＥＮを“Ｈ”にし、リファレンスワード線ＲＷＬ２１を“Ｈ”とする。
【００７４】
これにより、“データ０”が書き込まれたリファレンスセルＲＭＣ２３のデータがビット相補線ＢＬｂ１に伝播され、ＢＬｂ１の電位がΔＶ０となるとともに、“データ１”が書き込まれたリファレンスセルＲＭＣ２１のデータがビット相補線ＢＬｂ０に伝播され、ＢＬｂ０の電位がΔＶ１となる。
【００７５】
この後、ビット線イコライズ信号ＥＱ１を“Ｈ”とすると、スイッチトランジスタＴ１がオン状態となり、ビット相補線ＢＬｂ０，ＢＬｂ１間を短絡することで、ビット相補線ＢＬｂ０、Ｂｌｂ１にリファレンスセルＲＭＣ２１、ＲＭＣ２３を含むリファレンスセル対１２０により生成された基準電位Ｖｒｅｆ１２０を発生させる。
【００７６】
このように内部にて発生するブロック選択信号ＢＬＫＳＥＬをリファレンスセル対の選択信号の生成に用いる第２の実施形態の半導体記憶装置によれば、外部からの特別な信号の入力を行うこと無しに、ヒューズの状態（切断／非切断）にて使用するリファレンスセル対の決定を行うことが可能となり、その結果、外部に設けられる半導体デバイスの端子数を削減することが可能となる。
【００７７】
なお、本実施形態においては、ヒューズ５１０を切断し、基準電位Ｖｒｅｆ１２０をビット線ＢＬｂに発生させる方法を例に挙げて説明を行ったが、基準電位Ｖｒｅｆ１１０を発生させる場合においてはいずれのヒューズも切断せず、基準電位Ｖｒｅｆ１３０を発生させる場合においてはヒューズ５２０をレーザービーム等で切断した後、上述の方法にて基準電位の発生を行えば、所望のレベルの基準電位を適宜発生させることが可能となる。
【００７８】
また、本第２の実施形態における半導体記憶装置においても、先の第１の実施形態と同様に、複数の置換単位２１０〜２１ｍよりなる通常アレイおよびカラム冗長アレイ２１とから構成されるメモリセルアレイ構成を採用することが可能であり、各置換単位およびカラム冗長アレイのビット線対のそれぞれに、複数のリファレンスセル対を設けた構成をとることが可能である。
【００７９】
さらに、本第２の実施形態における半導体記憶装置では、複数の置換単位およびカラム冗長アレイから構成されたメモリセルアレイを複数有するアレイブロック構成を採用する場合、図６に示すような、レーザービーム等にて切断が可能であり、かつ、リファレンスワード線イネーブル信号線ＲＷＬＥＮＬとブロック選択信号線ＢＳＥＬとの間に互いに並列に接続されたヒューズ６１１〜６１４、６２１〜６２４と、各ヒューズと直列に接続され、アレイ選択信号ＡＲＹＳＥＬにより制御されるスイッチトランジスタＴ１１〜Ｔ１４、Ｔ２１〜Ｔ２４とを備えるリファレンスワード線制御回路に変更することが可能である。
【００８０】
例えば、アレイ６０ではリファレンスセル対１２０を、アレイ６１ではリファレンスセル対１３０を、アレイ６２ではリファレンスセル対１１０を、アレイ６３ではリファレンスセル対１２０をそれぞれ選択しようとする場合、図６に示したリファレンスワード線制御回路のヒューズ６１１、６２２、６１４を予め切断しておく。この後、アレイブロック６０１内のアレイ６０を外部入力アドレスにより選択する場合、アレイ６０を選択するアレイ選択信号ＡＲＹＳＥＬ６０を“Ｈ”とする。この時、他のアレイ選択信号ＡＲＹＳＥＬは“Ｌ”である。これにより、リファレンスセル対選択信号ＲＳＥＬ１２０がアクティブ状態となり、リファレンスワード線ＲＷＬ２１、ＲＷＬ２２が活性化され、リファレンスセル対１２０が選択される。同様に、アレイ６１を選択する場合では、アレイ６１を選択するアレイ選択信号ＡＲＹＳＥＬ６１を“Ｈ”とする。これにより、リファレンスセル対選択信号ＲＳＥＬ１３０がアクティブ状態となり、リファレンスワード線ＲＷＬ３１、ＲＷＬ３２が活性化され、リファレンスセル対１３０が選択される。さらに、アレイ６２を選択する場合には、アレイ選択信号ＡＲＹＳＥＬ６２を“Ｈ”とすることで、リファレンスセル対選択信号ＲＳＥＬ１１０がアクティブ状態となり、アレイ６３が選択される場合は、リファレンスセル対選択信号ＲＳＥＬ１２０がアクティブ状態となることで、アレイ毎に所望のリファレンスセル対を選択することが可能となる。
【００８１】
このように、図６に示すリファレンスワード線制御回路を採用した半導体記憶装置によれば、アレイ選択信号ＡＲＹＳＥＬとヒューズ６１１〜６１４、６２１〜６２４を使用して、アレイブロックを構成する各アレイ６０〜６３毎に最も適切なリファレンスセル対を選択することが可能となる。
【００８２】
すなわち、メモリセル部領域内のプロセスばらつきによって生じる、メモリセルを構成する強誘電体膜の分極特性の変化（ヒステリシス曲線の異なり）に対して、適宜対応することが可能となるため、より高い信頼性を有した半導体記憶装置を提供することが可能となる。
【００８３】
なお、本第１および第２の実施形態における半導体記憶装置においては、１組のビット線対に対して２つ若しくは３つのリファレンスセル対を設けた構成を例に挙げて説明を行ったが、本発明において、１組のビット線対に対して設けられるリファレンスセル対の数はこれに限られるものではなく、複数であれば１組のビット線対に対して数多くのリファレンスセル対が設けられることが望ましい。
【００８４】
【発明の効果】
以上説明したように、１組のビット線対に対して複数のリファレンスセル対を設けた基準電位発生回路、および複数のリファレンスセル対から最適なリファレンスセル対を選択するリファレンスワード線制御回路を備える本発明によれば、不具合のあるリファレンスセルが含まれる場合においても、その複数のリファレンスセル対から他のリファレンスセル対を選択可能とすることで、１つのリファレンス用メモリセルの不具合に伴う、正常なメモリセルの誤動作を回避することが可能となる。すなわち、メモリセルアレイの歩留まりを向上させることが可能となる。
【００８５】
さらに、最も適当なリファレンスセル対を選択できるリファレンスワード線制御回路を備えた本発明の半導体記憶装置では、リファレンスワード線制御回路にて各メモリセルに適した基準電位を発生させるリファレンスセル対を選択することで、データ読み出しの誤動作を軽減し、結果として、高い信頼性を有する半導体記憶装置を提供することが可能となる。
【図面の簡単な説明】
【図１】本発明における第１実施形態の半導体記憶装置の要部回路図である。
【図２】本発明における第１実施形態の半導体記憶装置のメモリセルアレイの構成を示す構成図である。
【図３】本発明における第１実施形態の半導体記憶装置の要部回路図とリファレンスワード制御回路を示す回路図である。
【図４】本発明における第１実施形態の半導体記憶装置において、各メモリセルよりデータが読み出された際のビット線電位を示す分布図である。
【図５】本発明における第２実施形態の半導体記憶装置の要部回路図とリファレンスワード制御回路を示す回路図である。
【図６】本発明における第２実施形態の半導体記憶装置の要部回路図とその他のリファレンスワード制御回路を示す回路図である。
【図７】従来における半導体記憶装置の要部回路図である。
【符号の説明】
１００                          メモリセル部
１０１                          基準電位発生回路
１１０、１２０，１３０          リファレンスセル対
３００                          リファレンスワード線制御回路
ＢＬ                            ビット線
ＢＬｂ                          ビット相補線
ＲＭＣ                          リファレンスセル
ＲＷＬ                          リファレンスワード線
ＲＰＬ                          リファレンスプレート線
Ｈ                              強誘電体キャパシタ
Ｔ０、Ｔ１                      スイッチトランジスタ
ＲＷＬ０ＥＮ，ＲＷＬ１ＥＮ      リファレンスワード線イネーブル信号
ＥＱ０、ＥＱ１                  ビット線イコライズ信号
ＴＭ                            外部入力信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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