(57)【要約】【課題】強誘電体キャパシタの分極特性改善のため、酸素雰囲気での高温処理を行ってもビアホール抵抗の増大が抑えられ良好な特性のスタックキャパシタ構造を有する半導体装置及びその製造方法及びこれを用いた強誘電体メモリを提供する。【解決手段】半導体基板１０における拡散層１１上の層間絶縁膜１２においてキャパシタユニット１４が設けられている。キャパシタユニット１４は下部電極１４１と上部電極１４３の間に強誘電体材料のキャパシタ絶縁膜１４２を配する。下部電極１４１と拡散層１１は層間絶縁膜１２に形成されたビアホール接続部１３を介して接続されている。ビアホール接続部１３内部は、内壁にバリア金属膜１３１としてＩｒ（イリジウム）／ＩｒＯ２（酸化イリジウム）の積層を含む。さらに、実質的なプラグ金属部材１３２としてＷ（タングステン）を含む。【選択図】　　図１
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【特許請求の範囲】
【請求項１】
上部電極、下部電極及びその間に構成されるキャパシタ絶縁膜を有するユニットに関し、電位を伝達する接続部におけるビアホール接続部にイリジウムを含んだバリア金属膜の被覆を用いていることを特徴とする半導体装置。
【請求項２】
前記バリア金属膜は、イリジウムまたは酸化イリジウムの単層、イリジウム／酸化イリジウムの積層、またはこれらいずれかの層に窒化タンタルを加えた積層のいずれかにより構成されることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記ビアホール接続部はタングステンもしくはドープドシリコンを含むプラグ部材が用いられていることを特徴とする請求項１または２記載の半導体装置。
【請求項４】
前記ユニットは強誘電体キャパシタを構成していることを特徴とした請求項１〜３いずれか一つに記載の半導体装置。
【請求項５】
上部電極、下部電極及びその間に構成されるキャパシタ絶縁膜を有するユニットに関し、
少なくとも下部電極に繋がる接続部のビアホール内壁に耐酸化性膜としてイリジウムを含む金属膜をスパッタ形成する工程と、
前記ビアホールに埋め込み金属をＣＶＤ形成する工程と、
を具備したことを特徴とする半導体装置の製造方法。
【請求項６】
前記ユニットは強誘電体キャパシタを構成することを特徴とした請求項５記載の半導体装置の製造方法。
【請求項７】
前記金属膜は、イリジウムまたは酸化イリジウムの単層、イリジウム／酸化イリジウムの積層、またはこれらいずれかの層に窒化タンタルを加えた積層のいずれか選ばれた金属膜のスパッタ形成を伴うことを特徴とする請求項５または６記載の半導体装置の製造方法。
【請求項８】
前記埋め込み金属はタングステンもしくはドープドシリコンを含むことを特徴とする請求項５〜７いずれか一つに記載の半導体装置の製造方法。
【請求項９】
強誘電体膜を用いたキャパシタユニットと、このキャパシタユニットの一方電極に導電路の一端が接続され他端がデータに対応する電位を伝達するビット線に接続されワード線の電位により導通制御される少なくとも１個のスイッチ素子と、前記キャパシタユニットの他方電極に接続されるセルプレート線とを具備したメモリセルに関し、
前記スイッチ素子と前記キャパシタユニットの一方電極を繋ぐビアホール接続部にイリジウムを含んだバリア金属膜の被覆を有していることを特徴とする強誘電体メモリ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、キャパシタ絶縁膜、特にメモリセルキャパシタに強誘電体膜を用いたメモリ（ＦｅＲＡＭ：Ｆｅｒｒｏｅｌｅｃｔｒｉｃ　ＲＡＭ）に適用される半導体装置及びその製造方法及びこれを用いた強誘電体メモリに関する。
【０００２】
【従来の技術】
ＦｅＲＡＭ、強誘電体メモリは高速性、低消費電力、高集積性、耐書き換え特性に優れた不揮発性メモリの一つである。例えば、ＥＥＰＲＯＭ（ＥｌｅｃｔｒｉｃａｌｌｙＥｒａｓａｂｌｅ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｒｅａｄ　Ｏｎｌｙ　Ｍｅｍｏｒｙ）やフラッシュメモリに比べて書き換え速度は１０５倍以上高速で、消費電力も小さく、書き換え耐性も１０７倍以上優れている場合もある。
【０００３】
ＦｅＲＡＭにおける強誘電体キャパシタの材料は、一般にＰＺＴ（ＰｂＺｒｘＴｉ１−ＸＯ３）系、ＳＢＴ（ＳｒＢｉ２Ｔａ２Ｏ９）系が知られており、この強誘電体キャパシタ部は、微細化のためスタック構造が用いられる。その際、キャパシタの電極とのビア接続部にはＷ（タングステン）によるコンタクトプラグが用いられる。このＷプラグにおいては層間絶縁膜であるＳｉＯ２への密着性、低いコンタクト抵抗確保のため、下地にＴｉ／ＴｉＮ積層等がバリア層として設けられる。
【０００４】
【発明が解決しようとする課題】
ＦｅＲＡＭでは、強誘電体の結晶化、強誘電体キャパシタの分極特性改善のため、６００℃以上（およそ７００℃）での酸素アニールが必要となる。しかしながら、スタックキャパシタ構造においてはキャパシタ電極の接続に用いられるＷプラグ配線を行った後に酸素アニール工程がなされる。このため、バリア層を含めたＷプラグでなるコンタクト金属の一部が酸素の拡散や層間膜中の酸素や水分により酸化され、抵抗の増加を招いているという問題があった。
【０００５】
本発明は上記のような事情を考慮してなされたもので、強誘電体キャパシタの分極特性改善のため、酸素雰囲気での高温処理を行ってもビアホール抵抗の増大が抑えられ良好な特性のスタックキャパシタ構造を有する半導体装置及びその製造方法及びこれを用いた強誘電体メモリを提供しようとするものである。
【０００６】
【課題を解決するための手段】
本発明の［請求項１］に係る半導体装置は、
上部電極、下部電極及びその間に構成されるキャパシタ絶縁膜を有するユニットに関し、電位を伝達する接続部におけるビアホール接続部にイリジウムを含んだバリア金属膜の被覆を用いていることを特徴とする。
【０００７】
上記本発明に係る半導体装置によれば、イリジウムを含んだバリア金属膜が優れた拡散・反応バリア性を有し、高温耐性、耐酸化性に富み、高温の酸素アニール工程を経てもビア接続部の抵抗の増大を防ぐことができる。これにより、プロセス特性マージンの拡大、キャパシタ特性向上に寄与する。
【０００８】
本発明の［請求項２］に係るより好ましい実施態様としての半導体装置は、［請求項１］に従属され、
前記バリア金属膜は、イリジウムまたは酸化イリジウムの単層、イリジウム／酸化イリジウムの積層、またはこれらいずれかの層に窒化タンタルを加えた積層のいずれかにより構成されることを特徴とする。
【０００９】
さらに、本発明の［請求項３］に係る半導体装置は、［請求項１］または［請求項２］に従属され、
前記ビアホール接続部はタングステンもしくはドープドシリコンを含むプラグ部材が用いられていることを特徴とする。
また、本発明の［請求項４］に係る半導体装置は、［請求項１］〜［請求項３］いずれかに従属され、
前記ユニットは強誘電体キャパシタを構成していることを特徴とする。
【００１０】
本発明の［請求項５］に係る半導体装置の製造方法は、
上部電極、下部電極及びその間に構成されるキャパシタ絶縁膜を有するユニットに関し、
少なくとも下部電極に繋がる接続部のビアホール内壁に耐酸化性膜としてイリジウムを含む金属膜をスパッタ形成する工程と、
前記ビアホールに埋め込み金属をＣＶＤ形成する工程と、
前記ユニットへの酸素アニール工程と、
を具備したことを特徴とする。
【００１１】
上記本発明に係る半導体装置の製造方法によれば、イリジウムを含んだ金属膜をスパッタ形成することにより、ビアホールへの埋め込み金属に対し優れた拡散・反応バリア性を有し、また、高温耐性、耐酸化性が確保できる。これにより、ユニットへの高温の酸素アニール工程を経てもビア接続部の抵抗の増大を防ぐことができる。これにより、プロセス特性マージンの拡大に寄与する。
【００１２】
本発明の［請求項６］に係る半導体装置の製造方法は、［請求項５］に従属され、
前記ユニットは強誘電体キャパシタを構成することを特徴とする。
本発明の［請求項７］に係るより好ましい実施態様としての半導体装置の製造方法は、［請求項５］または［請求項６］に従属され、
前記金属膜は、イリジウムまたは酸化イリジウムの単層、イリジウム／酸化イリジウムの積層、またはこれらいずれかの層に窒化タンタルを加えた積層のいずれか選ばれた金属膜のスパッタ形成を伴うことを特徴とする。
【００１３】
さらに、本発明の［請求項８］に係る半導体装置の製造方法は、［請求項５］〜［請求項７］いずれかに従属され、
前記埋め込み金属はタングステンもしくはドープドシリコンを含むことを特徴とする。
【００１４】
本発明の［請求項９］に係る強誘電体メモリは、
強誘電体膜を用いたキャパシタユニットと、このキャパシタユニットの一方電極に導電路の一端が接続され他端がデータに対応する電位を伝達するビット線に接続されワード線の電位により導通制御される少なくとも１個のスイッチ素子と、前記キャパシタユニットの他方電極に接続されるセルプレート線とを具備したメモリセルに関し、
前記スイッチ素子と前記キャパシタユニットの一方電極を繋ぐビアホール接続部にイリジウムを含んだバリア金属膜の被覆を有していることを特徴とする。
【００１５】
上記本発明に係る強誘電体メモリによれば、イリジウムを含んだバリア金属膜によりビアホール接続部において優れた拡散・反応バリア性を有し、高温耐性、耐酸化性が確保できる。これにより、ユニットへの高温の酸素アニール工程を経てもビア接続部の抵抗の増大を防ぐことができる。これにより、プロセス特性マージンの拡大、キャパシタ特性向上に寄与する。
【００１６】
【発明の実施の形態】
図１は、本発明の第１実施形態に係る半導体装置の要部であり、メタル層間の強誘電体のキャパシタ構造を示す断面図である。半導体基板１０における拡散層１１上に層間絶縁膜１２が形成され、層間絶縁膜１２上にキャパシタユニット１４が設けられている。キャパシタユニット１４は下部電極１４１と上部電極１４３の間に強誘電体材料のキャパシタ絶縁膜１４２を配する。下部電極１４１と拡散層１１は層間絶縁膜１２に形成されたビアホール接続部１３を介して接続されている。ビアホール接続部１３内部は、内壁にバリア金属膜１３１としてＩｒ（イリジウム）／ＩｒＯ２（酸化イリジウム）の積層を含む。さらに、実質的なプラグ金属部材１３２としてＷ（タングステン）を含む。
【００１７】
なお、キャパシタユニット１４は、下部電極１４１として例えばＩｒＯ２の耐酸化膜上にＰｔ（白金）による実質的電極が配される。キャパシタ絶縁膜１４２は例えばＰＺＴ系の強誘電体膜、そして、上部電極１４３として例えばＩｒＯ２の耐酸化膜上にＰｔ（白金）による実質的電極が配される。
【００１８】
上部電極１４３は、図示しないが上層の配線層または配線プラグに接続され、これによりキャパシタユニット１４は所定の回路配線に組み込まれている。なお、キャパシタユニット１４の形成後には、強誘電体の結晶化、強誘電体キャパシタの分極特性改善のため、６００℃以上（およそ７００℃）での酸素アニール工程を経ている。これにより、ＦｅＲＡＭ等にみられる強誘電体キャパシタの分極特性改善がなされる。
【００１９】
上記実施形態の構成によれば、イリジウムを含んだバリア金属膜１３１が優れた拡散・反応バリア性を有し、高温耐性、耐酸化性に富み、高温の酸素アニール工程を経てもビア接続部の抵抗の増大を防ぐことができる。これにより、プロセス特性マージンの拡大、キャパシタ特性向上に寄与する。
【００２０】
なお、バリア金属膜１３１はＩｒ／ＩｒＯ２の積層としたが、この他、ＩｒまたはＩｒＯ２の単層、または上述のいずれかの層にＴａＮ（窒化タンタル）を加えた積層のいずれかにより構成されるようにしてもよい。また、実質的なプラグ金属部材１３２としてＷを示したが、ＣＶＤによる不純物がドーピングされたプラグ部材１３２（例えばドープドシリコン）を構成してもよい。シリコンはＷより酸化されにくいので、これを耐酸化性膜としてＷプラグの周囲に成膜してもよい。また、キャパシタユニット１４についても上述の他、様々な構成がある。
【００２１】
図２（ａ）〜（ｃ）は、本発明の第２実施形態に係る半導体装置の製造方法の要部であり、メタル層間の強誘電体キャパシタ構造の形成を順次示す断面図である。第１実施形態と同様の箇所には同一の符号を付して説明する。
【００２２】
図２（ａ）に示すように、半導体基板１０の所定の拡散層１１上に層間絶縁膜１２を形成する。次に、層間絶縁膜１２に対し、フォトリソグラフィ技術を経て、底部に拡散層１１が露出するビアホールを形成する。次に、ビアホール内壁を被覆するＩｒ、及び酸素雰囲気中でのＩｒＯ２を連続してスパッタ形成することにより、数十ｎｍのイリジウムを含むバリア金属膜１３１を形成する。その後、熱ＣＶＤ法を用いてＷをビアホール内に充填し、実質的なプラグ金属部材１３２を形成する。これにより、ビアホール接続部１３を構成する。
【００２３】
次に、図２（ｂ）に示すように、ＣＭＰ（化学的機械的研磨）法やエッチバック等による平坦化工程を経た後、密着層としてＴｉ膜１４１ａを数十ｎｍスパッタ形成して浅く表面を酸化する。次に、Ｉｒを数十ｎｍスパッタ形成して酸化し、ＩｒＯ２膜１４１ｂとする。さらにＰｔ膜１４１ｃを２００ｎｍ程度スパッタ形成することにより下部電極１４１を構成する。次に、スピンコート法で所定厚さのＰＺＴ系の強誘電体膜を塗布することにより、キャパシタ絶縁膜１４２を形成する。次に、Ｉｒを数十ｎｍスパッタ形成して酸化し、ＩｒＯ２膜１４３ａとする。さらにＰｔ膜１４３ｂを２００ｎｍ程度スパッタ形成することにより上部電極１４３を構成する。以上のような下部電極１４１、キャパシタ絶縁膜１４２、上部電極１４３を選択的にドライエッチングし、キャパシタユニット１４をパターニングする。その後、強誘電体の結晶化、強誘電体キャパシタの分極特性改善のため、６００℃以上（およそ７００℃）での酸素アニール工程が行われる。
【００２４】
次に、図２（ｃ）に示すように、層間絶縁膜２１の形成、ビアホール２３のパターニング、バリア金属膜２３１、プラグ金属部材２３２の形成を経る。そして、平坦化された層間絶縁膜２１上に上層の配線層２４が形成される。なお、バリア金属膜２３１は上述のバリア金属膜１３１と違う材料を用いても構わない（Ｔｉ／ＴｉＮの積層等）。また、プラグ金属部材２３２を省いてビアホール２３にＡｌ等の配線を形成しコンタクトを構成することも考えられる。
【００２５】
上記第２実施形態に係る半導体装置の製造方法によれば、イリジウムを含んだバリア金属膜１３１をスパッタ形成することにより、ビアホール接続部１３のプラグ金属部材１３２に対し優れた拡散・反応バリア性を有し、また、高温耐性、耐酸化性が確保できる。これは下部電極１４１において設けたＩｒＯ２膜１４１ｂについても同様な作用・効果が得られる。これにより、キャパシタユニット１４への高温の酸素アニール工程を経てもビア接続部の抵抗の増大を防ぐことができる。これにより、プロセス特性マージンの拡大に寄与する。
【００２６】
図３は、本発明の第３実施形態に係る強誘電体メモリの要部であり、スタックキャパシタ（ＳＴＣ：Ｓｔａｃｋｅｄ　Ｔｙｐｅ　Ｃａｐａｃｉｔｏｒ）構造の強誘電体メモリを示す断面図である。
【００２７】
強誘電体膜を用いたキャパシタユニット３４が層間絶縁膜３２に配され、その一方電極はビアホール接続部３３に接続され、他方電極はセルプレート線３５に接続されている。半導体基板３０において、キャパシタユニット３４の一方電極に導電路の一端が接続され他端がデータに対応する電位を伝達するビット線ＢＬに接続されワード線ＷＬの電位により導通制御されるＭＯＳトランジスタ３６が設けられている。
【００２８】
ビアホール接続部３３は、ビアホール内壁を被覆するＩｒ／ＩｒＯ２積層による数十ｎｍのバリア金属膜３３１、ビアホール内に充填された実質的なＷでなるプラグ金属部材３３２を有する。
【００２９】
キャパシタユニット３４に関し、例えば数十ｎｍのＴｉ膜３４１ａ、数十ｎｍのＩｒＯ２膜３４１ｂ、数百ｎｍのＰｔ膜３４１ｃで構成される下部電極３４１、所定厚さのＰＺＴ系の強誘電体膜でなるキャパシタ絶縁膜３４２、数十ｎｍのＩｒＯ２膜３４３ａ、数百ｎｍのＰｔ膜３４３ｂで構成される上部電極３４３が含まれる。
【００３０】
セルプレート線３５は、層間絶縁膜３２におけるビアホール３７にバリア金属膜（Ｔｉ／ＴｉＮの積層等）３８の下地を介してパターニング形成されている。セルプレート線３５は、保護膜３９に覆われている。なお、このような強誘電体メモリの構成には別段限定されず、キャパシタユニット３４がビット線ＢＬの下に形成されるタイプ等も考えられる。
【００３１】
上記構成の製造工程は前記第２実施形態に準ずる。すなわち、キャパシタユニット３４の形成後、強誘電体の結晶化、強誘電体キャパシタの分極特性改善のため、６００℃以上（およそ７００℃）での酸素アニール工程が行われる。すなわち、この第３実施形態によっても、Ｉｒ（イリジウム）を含んだバリア金属膜（Ｉｒ／ＩｒＯ２積層）３３１により、ビアホール接続部１３において優れた拡散・反応バリア性を有し、高温耐性、耐酸化性が確保できる。これにより、ユニットへの高温の酸素アニール工程を経てもビア接続部の抵抗の増大を防ぐことができる。これにより、プロセス特性マージンの拡大、キャパシタ特性向上に寄与する。
【００３２】
なお、上記各実施形態において、キャパシタユニット（１４，３４）と層間膜（１２，３２）の間にシリコン窒化膜やアルミナ膜、もしくはシリコンカーバイド膜等を挟むような構成とすれば、表面からの酸素の侵入が低減され、プラグ部材の酸化を防ぐ効果がさらに増す。
【００３３】
【発明の効果】
以上説明したように本発明によれば、イリジウムを含んだバリア金属膜が優れた拡散・反応バリア性を有し、高温耐性、耐酸化性に富み、高温の酸素アニール工程を経てもビア接続部の抵抗の増大を防ぐことができる。この結果、強誘電体キャパシタの分極特性改善のため、酸素雰囲気での高温処理を行ってもビアホール抵抗の増大が抑えられ、プロセス特性マージンの拡大、キャパシタ特性向上に寄与するスタックキャパシタ構造を有する半導体装置及びその製造方法及びこれを用いた強誘電体メモリを提供することができる。
【図面の簡単な説明】
【図１】
本発明の第１実施形態に係る半導体装置の要部であり、メタル層間の強誘電体のキャパシタ構造を示す断面図である。
【図２】
（ａ）〜（ｃ）は、本発明の第２実施形態に係る半導体装置の製造方法の要部であり、メタル層間の強誘電体キャパシタ構造の形成を順次示す断面図である。
【図３】
本発明の第３実施形態に係る強誘電体メモリの要部であり、スタックキャパシタ構造の強誘電体メモリを示す断面図である。
【符号の説明】
１０，３０…半導体基板
１１…拡散層
１２，３２…層間絶縁膜
１３，３３…ビアホール接続部
１３１，３３１…イリジウムを含むバリア金属膜
１３２，２３２，３３２…プラグ金属部材
１４，３４…キャパシタユニット
１４１，３４１…下部電極
１４１ａ，３４１ａ…Ｔｉ膜
１４１ｂ，１４３ａ，３４１ｂ，３４３ａ…ＩｒＯ２膜
１４１ｃ，１４３ｂ，３４１ｃ，３４３ｂ…Ｐｔ膜
１４２…キャパシタ絶縁膜
１４３，３４３…上部電極
２３，３７…ビアホール
２３１，３８…バリア金属膜
２４…配線層
３５…セルプレート線
３６…ＭＯＳトランジスタ
３９…保護膜
ＢＬ…ビット線
ＷＬ…ワード線
【図１】
2004031533.tif 000003
【図２】
2004031533.tif 000004
【図３】
2004031533.tif 000005