(57)【要約】【課題】短チャネル効果に影響を与えずシリサイド形成ストレスで発生する欠陥による微小リークを低減できる半導体装置及びその製造方法を提供する。【解決手段】単結晶Ｓｉの基板にゲート酸化膜１３を介してゲート電極１４が設けられている。ゲート電極１４両側部に絶縁性の第１スペーサ１６１、さらにその外側に第２スペーサ１６２が設けられている。チャネル領域１２を隔てたソース・ドレイン領域１７は、低濃度のＮ型不純物領域（Ｎ−領域）１７１及び高濃度のＮ型不純物領域（Ｎ＋領域）１７２を含む。Ｎ−領域１７１はチャネル領域１２を隔ててゲート電極１４の両端部下から第１のペーサ１６１下に亘って配され、Ｎ＋領域１７２は、ソース・ドレイン領域として第２のペーサ１６２下にも延在している。シリサイド層１８がソース・ドレイン領域、つまりＮ＋領域１７２上において第２スペーサに隣接した形態で設けられている。【選択図】    図１
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【特許請求の範囲】
【請求項１】
第１導電型のシリコンの半導体素子領域に形成された所定のチャネル領域と、
前記チャネル領域を有する半導体素子領域上にゲート絶縁膜を介して設けられたゲート電極と、
前記ゲート電極側部の第１スペーサ及びその外側の第２スペーサと、
前記チャネル領域を隔てて半導体素子領域に設けられる第２導電型不純物領域であって、少なくともゲート電極両端部下から第１のペーサ下に亘って配されたソース・ドレイン領域の低濃度エクステンション領域と、
前記チャネル領域を隔てて半導体素子領域に設けられる第２導電型不純物領域であって、少なくとも前記第２スペーサ下に延在する前記エクステンション領域より高濃度のソース・ドレイン領域と、
少なくとも前記第２スペーサに隣接して設けられる前記ソース・ドレイン領域上のシリサイド層と、
を具備したことを特徴とする半導体装置。
【請求項２】
前記ゲート電極は少なくとも上部がシリサイド層であることを特徴とする半導体装置。
【請求項３】
第１導電型のシリコンの半導体素子領域における所定のチャネル領域上にゲート絶縁膜を介してゲート用の導電部材を形成する工程と、
前記導電部材をマスクにして前記半導体素子領域に第１の濃度の第２導電型不純物を導入する工程と、
前記導電部材側部に対し絶縁性の第１スペーサを形成する工程と、
前記導電部材及び第１スペーサをマスクにして前記半導体素子領域に前記第１の濃度より高い第２の濃度の第２導電型不純物を導入する工程と、
前記第１スペーサ側部に対し第２スペーサを形成する工程と、
少なくとも前記第２スペーサに隣接して前記ソース・ドレイン領域上にシリサイド層を形成する工程と、
を具備したことを特徴とする半導体装置の製造方法。
【請求項４】
前記シリサイド層を形成する工程は、少なくとも前記ソース・ドレイン領域上を含んでシリサイド化のための金属膜を堆積する工程と、
熱処理により暫定的なシリサイド層を形成する第１次熱処理工程と、
シリサイド化しない未反応の金属を除去するウェット工程と、
再度熱処理し所定のシリサイド層を形成する第２次熱処理工程と、
を具備したことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項５】
前記シリサイド層を形成する工程は、前記ゲート用の導電部材上にも前記金属膜を堆積し、シリサイド層を形成する工程を含むことを特徴とする請求項３または４記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、微細化された絶縁ゲート型のトランジスタを含む半導体装置に係り、特にＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ  ）構造、すなわちエクステンション領域を有するＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型トランジスタのシリサイド構造を含んだ半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
半導体集積回路の大規模集積化、縮小化が進み、低電源電圧−昇圧動作が要求される。このような状況の中、ＭＯＳ型トランジスタ（電界効果型ＭＯＳトランジスタ；ＭＯＳＦＥＴ）は、ＬＤＤ構造が採用されるのが一般的である。
【０００３】
ＬＤＤ構造は、ソース・ドレインのエクステンション領域とも呼ばれる。周知のように、ゲート電極側壁のスペーサ形成前に予めゲート電極の領域をマスクにソース・ドレインの低濃度領域を不純物イオン注入により形成するものである。ＭＯＳ型トランジスタの微細化に伴い、この低濃度のエクステンション領域は浅層化され、浅接合化が図れるようになる。
【０００４】
また、微細化に際し、ＭＯＳＦＥＴにおけるポリシリコンゲート電極を低抵抗化するために、ポリシリコンゲート電極上部をシリサイド化することが知られている。すなわち、ポリシリコンゲート電極上に高融点金属の例えばＣｏ薄膜をスパッタ法にて形成し、Ｃｏ薄膜に対してシリサイド化のための熱処理を行う。その後、未反応のＣｏを除去して再度熱処理を行うことによって安定な低抵抗シリサイド層を形成する。
【０００５】
ゲート電極上部のシリサイド化に伴ない、ゲート電極側壁のスペーサが分離領域になり、ソース・ドレインのシリコン基板上にも自己整合的にＣｏ薄膜形成→シリサイド化→低抵抗シリサイド層形成が可能である。これがいわゆるサリサイドプロセスであり、低抵抗化、性能向上を図るＭＯＳＦＥＴとして周知技術である。
【０００６】
図７（ａ），（ｂ）は、それぞれ従来のＭＯＳＦＥＴの製造方法を工程順に示す断面図である。ソース・ドレイン領域上及びゲート電極上部をシリサイド構造とする手順が示されている。
【０００７】
図７（ａ）に示すように、Ｓｉ基板の素子領域７１上にゲート酸化膜７２を介してポリシリコンゲート電極７３を形成する。ゲート側部にはシリコン酸化膜またはシリコン窒化膜で構成されるスペーサ（サイドウォール）７４を形成する。ソース・ドレイン領域７５は、ＬＤＤ構造、いわゆるエクステンション領域７５１を有する。すなわち、基板７１にはポリシリコンゲート電極７３をマスクに低濃度、さらに、サイドウォール７４をマスクに高濃度の不純物がイオン注入される。このような構成において、全面に例えばＣｏ膜７６をスパッタ法にて形成する。
【０００８】
次に、図７（ｂ）に示すように、Ｃｏ膜７６に対してシリサイド化のための熱処理を行う（第１次アニール）。その後、未反応のＣｏを除去して再度熱処理を行うことによって安定な低抵抗のシリサイド層７７を形成する（第２次アニール）。サイドウォール７４はポリシリコンゲート電極７３側部のシリサイド化を抑え、ソース・ドレイン領域７５との短絡を防止する。
【０００９】
上記構成によれば、シリサイド層７７は同一工程でポリシリコンゲート電極７３上及びソース・ドレイン領域７５上に形成される（自己整合的シリサイド（サリサイドプロセス））。
【００１０】
【発明が解決しようとする課題】
サリサイドプロセス時におけるソース・ドレイン領域７５上へのシリサイド層７７の形成はストレスがかかる。これにより、破線で示されるような欠陥ＤＦが生じる。このような欠陥ＤＦは、シリサイド層７７がエクステンション領域７５１に近いためジャンクションを横切る微小リークを発生させる。この微小リーク電流は低消費電力デバイスにおいては無視できない。従来の対策としてダブルドレイン構造などでジャンクションを横切る欠陥を出さないようにする技術がある。しかし、短チャネル効果の影響が懸念されるため微細化には適していない。
【００１１】
本発明は上記のような事情を考慮してなされたもので、短チャネル効果に影響を与えずに、シリサイド形成ストレスで発生する欠陥による微小リークを低減することのできる半導体装置及びその製造方法を提供しようとするものである。
【００１２】
【課題を解決するための手段】
本発明の［請求項１］に係る半導体装置は、
第１導電型のシリコンの半導体素子領域に形成された所定のチャネル領域と、
前記チャネル領域を有する半導体素子領域上にゲート絶縁膜を介して設けられたゲート電極と、
前記ゲート電極側部の第１スペーサ及びその外側の第２スペーサと、
前記チャネル領域を隔てて半導体素子領域に設けられる第２導電型不純物領域であって、少なくともゲート電極両端部下から第１のペーサ下に亘って配されたソース・ドレイン領域の低濃度エクステンション領域と、
前記チャネル領域を隔てて半導体素子領域に設けられる第２導電型不純物領域であって、少なくとも前記第２スペーサ下に延在する前記エクステンション領域より高濃度のソース・ドレイン領域と、
少なくとも前記第２スペーサに隣接して設けられる前記ソース・ドレイン領域上のシリサイド層と、
を具備したことを特徴とする。
【００１３】
上記本発明に係る半導体装置によれば、高濃度のソース・ドレイン領域は第２スペーサ下にも延在する。そして、ソース・ドレイン領域上のシリサイド層は第２スペーサから外側に形成されている。これにより、欠陥の発生ポイントが素子に悪影響が及ばない位置、つまり、ジャンクションを横切るリークが出難い位置に変更される。この位置変更によってジャンクションの位置は変更されない。
【００１４】
本発明の［請求項２］に係る半導体装置は、［請求項１］に従属され、
前記ゲート電極は少なくとも上部がシリサイド層であることを特徴とする。サリサイド構造に有効である。
【００１５】
本発明の［請求項３］に係る半導体装置の製造方法は、
第１導電型のシリコンの半導体素子領域における所定のチャネル領域上にゲート絶縁膜を介してゲート用の導電部材を形成する工程と、
前記導電部材をマスクにして前記半導体素子領域に第１の濃度の第２導電型不純物を導入する工程と、
前記導電部材側部に対し絶縁性の第１スペーサを形成する工程と、
前記導電部材及び第１スペーサをマスクにして前記半導体素子領域に前記第１の濃度より高い第２の濃度の第２導電型不純物を導入する工程と、
前記第１スペーサ側部に対し第２スペーサを形成する工程と、
少なくとも前記第２スペーサに隣接して前記ソース・ドレイン領域上にシリサイド層を形成する工程と、
を具備したことを特徴とする。
【００１６】
上記本発明に係る半導体装置の製造方法によれば、ソース・ドレイン領域上にシリサイド層を形成しても第２スペーサのマスク効果によって、欠陥の発生ポイントが素子に悪影響が及ばない位置、つまり、ジャンクションを横切るリークが出難い位置に変更される。この位置変更によってジャンクションの位置は変更されない。
【００１７】
本発明の［請求項４］に係る半導体装置の製造方法は、［請求項３］に従属され、
前記シリサイド層を形成する工程は、少なくとも前記ソース・ドレイン領域上を含んでシリサイド化のための金属膜を堆積する工程と、
熱処理により暫定的なシリサイド層を形成する第１次熱処理工程と、
シリサイド化しない未反応の金属を除去するウェット工程と、
再度熱処理し所定のシリサイド層を形成する第２次熱処理工程と、
を具備したことを特徴とする。
本発明の［請求項５］に係る半導体装置の製造方法は、［請求項３］または［請求項４］に従属され、
前記シリサイド層を形成する工程は、前記ゲート用の導電部材上にも前記金属膜を堆積し、シリサイド層を形成する工程を含むことを特徴とする。すなわち、サリサイド構造の形成にも有効である。
【００１８】
【発明の実施の形態】
図１は、本発明の第１実施形態に係る半導体装置の構成であり、集積回路における比較的短いチャネル長を有する微細なＭＯＳＦＥＴの要部の構成を示す断面図である。
【００１９】
単結晶Ｓｉの基板における例えばＰ型の素子領域１１のチャネル領域１２上にゲート酸化膜１３を介してゲート電極１４が設けられている。ゲート電極１４両側部に絶縁性の第１スペーサ１６１、さらにその外側に第２スペーサ１６２が設けられている。チャネル領域１２を隔てたソース・ドレイン領域１７は、低濃度のＮ型不純物領域（Ｎ−領域）１７１及び高濃度のＮ型不純物領域（Ｎ＋領域）１７２を含む。
【００２０】
Ｎ−領域１７１はＬＤＤ構造すなわちエクステンション領域として、チャネル領域１２を隔ててゲート電極１４の両端部下から第１のペーサ１６１下に亘って配されている。また、Ｎ＋領域１７２は、ソース・ドレイン領域として第２のペーサ１６２下にも延在している。
【００２１】
さらに、シリサイド層１８がソース・ドレイン領域、つまりＮ＋領域１７２上において第２スペーサ１６２に隣接した形態で設けられている。このシリサイド層１８はゲート電極１４上部にも形成されていてもよい（サリサイド構造）。これはゲート電極１４がポリシリコンゲート電極である場合であって、ゲート電極１４がメタルゲートである場合は、この限りではない。
【００２２】
上記本発明に係る半導体装置によれば、高濃度のソース・ドレイン領域、つまりＮ＋領域１７２は、第２スペーサ１６２下にも延在する。そして、ソース・ドレイン領域上のシリサイド層１８は第２スペーサ１６２から外側に形成されている。これにより、欠陥の発生ポイント（破線ＤＦ）が素子に悪影響が及ばない位置、つまり、ジャンクションを横切るリークが出難い位置に変更される。これにより、素子の信頼性が向上する。また、この位置変更によってジャンクションの位置は変更されないので、特性は維持でき、微細化、低消費電力の両立が可能である。
【００２３】
図２〜図６は、それぞれ上記図１で示したような形態における微細なＭＯＳＦＥＴの製造方法の要部を工程順に示す断面図である。
まず、図２に示すように、単結晶Ｓｉの基板における例えばＰ型の素子領域１１上の所定領域に、しきい値制御用のドープを伴うチャネル領域１２を形成し、２ｎｍ程度のゲート酸化膜１３、その上に２００ｎｍ程度のポリシリコン層を形成して幅１００ｎｍ程度のゲート電極１４をパターニングする。その後、ゲート電極１４を後酸化（熱酸化）し、後酸化膜１５を形成する。
【００２４】
次に、このようなゲート電極１４の領域をマスクに、ＬＤＤ構造いわゆるエクステンション領域のためのソース・ドレインの低濃度Ｎ型不純物領域（Ｎ−領域）１７１をイオン注入により形成する。このＮ−領域１７１は、例えば砒素を加速電圧５ｋｅＶ程度、ドーズ量１×１０１４〜１×１０１５ｃｍ−２程度でもって形成する。
【００２５】
次に、図３に示すように、ゲート電極１４上を覆う絶縁膜（例えばシリコン窒化膜）をおよそ９０ｎｍ以上厚く堆積し、ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）法等により異方性エッチングすることによってゲート電極１４の第１スペーサ１６１を形成する。
【００２６】
次に、図４に示すように、ゲート電極１４から第１スペーサ１６１に亘る領域をマスクにソース・ドレイン領域を形成する高濃度のＮ型不純物領域（Ｎ＋領域）１７２をイオン注入により形成する。このＮ＋領域１７２は、全面に図示しない薄い酸化膜を形成し、この酸化膜越しに例えば砒素を加速電圧７０ｋｅＶ程度、ドーズ量を２×１０１５〜４×１０１５ｃｍ−２程度でもって形成する。
【００２７】
さらに、ゲート電極１４及び第１スペーサ１６１上を覆う絶縁膜（例えばシリコン酸化膜）を９０ｎｍ以上厚く堆積し、ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）法等により異方性エッチングすることによって、第１スペーサ１６１に隣接する第２スペーサ１６２を形成する。
【００２８】
次に、図５に示すように、ゲート電極１４上部及びソース・ドレインのＮ＋領域１７２を覆うように全面に金属膜１８１を堆積する。金属膜１８１としては例えばＣｏであり、スパッタ法を利用して堆積する。
【００２９】
金属膜（ここではＣｏ）１８１の厚みは、後にソース・ドレインの高濃度領域１７に形成されるシリサイド層の厚みに影響する。スパイキングなどジャンクションリークの原因を与えないよう厚みを制御すべきである。
【００３０】
次に、金属膜（Ｃｏ）１８１に対するシリサイド化を促す熱処理、いわゆる第１次アニール工程を経る。これは、５００℃程度で３０秒くらいの熱処理であり、これにより、少なくともゲート電極１４上部及びのＮ＋領域１７２上部には暫定的なシリサイド層１８２が形成される。このシリサイド層１８２は高抵抗のＣｏＳｉ膜（Ｃｏ２Ｓｉ膜も含む）で構成される。
【００３１】
次に、図６に示すように、ウェハは塩酸＋過酸化水素水を含む溶液に漬浸され、シリサイド化しない未反応の金属（Ｃｏを含む）を除去する第１次ウェット工程を経る。さらに、アンモニア＋過酸化水素を含む溶液を用いて再度洗浄除去し、水洗処理する第２次ウェット工程を経る。金属（Ｃｏを含む）の残留物は一掃除去される。
【００３２】
ウェハ乾燥後、再度アニール処理することにより、シリサイド層１８２を安定させる（第２次アニール工程の実施）。これは、８５０℃程度で３０秒くらいの熱処理であり、これにより、自己整合的に低抵抗のシリサイド層（ＣｏＳｉ２膜）１８を形成することができる（サリサイド構造）。
【００３３】
上記実施形態の方法によれば、ソース・ドレイン領域（Ｎ＋領域１７２）上にシリサイド層１８を形成しても第２スペーサ１６２のマスク効果によって、欠陥の発生ポイントが素子に悪影響が及ばない位置、つまり、ジャンクションを横切るリークが出難い位置に変更される（図１の破線ＤＦ参照）。これにより、素子の信頼性が向上する。また、この位置変更によってジャンクションの位置は変更されないので、特性は維持でき、微細化、低消費電力の両立が可能である。
【００３４】
なお、上記実施形態及び方法において、第１、第２スペーサ１６１，１６２をそれぞれシリコン窒化膜、シリコン酸化膜としたが、これに限らない。シリサイド層１８がソース・ドレイン領域及びゲート電極上に形成されるサリサイド構造を示したが、ゲート電極にメタルゲートを利用した構造にも本発明は有効である。シリサイド層１８を形成する金属としてＣｏを利用したが、これに限らない。シリサイド層１８を形成する金属として、Ｔｉ、Ｎｉ、Ｍｏやその他の高融点金属を利用してもよい。また、Ｎ型の素子領域上にＰチャネルＭＯＳトランジスタを形成する場合も同様に構成できる。
【００３５】
すなわち、本発明に係る第１、第２スペーサ１６１，１６２の構成により、シリサイド形成時の欠陥の発生ポイントを位置変更することができる。これにより、ダブルドレイン構造など不要となり、不純物イオン注入に関し濃度制限も緩和される。また、パンチスルー防止能力を高め、ソース・ドレイン間のリーク電流が抑えられる。
【００３６】
【発明の効果】
以上説明したように、本発明によれば、第２スペーサを設けたことにより、シリサイド形成時のストレスによる欠陥の発生ポイントが素子に悪影響が及ばない位置、つまり、ジャンクションを横切るリークが出難い位置に変更される。しかも、ジャンクション位置は変更されずに、特性を維持できる。この結果、短チャネル効果に影響を与えずに、シリサイド形成ストレスで発生する欠陥による微小リークを低減することのできる半導体装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係る半導体装置の構成であり、集積回路における比較的短いチャネル長を有する微細なＭＯＳＦＥＴの要部の構成を示す断面図である。
【図２】図１におけるＭＯＳ型トランジスタの製造方法の要部を工程順に示す第１の断面図である。
【図３】図２に続く第２の断面図である。
【図４】図３に続く第３の断面図である。
【図５】図４に続く第４の断面図である。
【図６】図５に続く第５の断面図である。
【図７】（ａ），（ｂ）は、それぞれ従来のＭＯＳＦＥＴの製造方法を工程順に示す断面図である。
【符号の説明】
１１，７１…素子領域、１２…チャネル領域、１３，７２…ゲート酸化膜、１４，７３…ゲート電極、１５…後酸化膜、１６１…第１スペーサ、１６２…第２スペーサ、１７，７５…ソース・ドレイン領域、１７１…Ｎ−領域、１７２…Ｎ＋領域、１８，１８２，７７…シリサイド層、１８１…シリサイド化させる金属膜、７４…スペーサ（サイドウォール）、７５１…エクステンション領域、７６…Ｃｏ膜、ＤＦ…欠陥。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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