(57)【要約】【課題】コストの低減及び回路の小型化に資することができるＤＣ／ＤＣコンバータの制御回路を提供する。【解決手段】主スイッチング素子であるＭＯＳＦＥＴ１と従スイッチング素子であるＭＯＳＦＥＴ２との接続点の電圧ＶＬＸを、アース電位以上で直流出力電圧未満に設定した第２の基準電圧Ｖｒｅｆ２と比較し、この結果得る比較信号Ｓ４を、ＭＯＳＦＥＴ１、２の何れもがオフ状態となるブランク期間に立ち上がるクロック信号Ｓ６でラッチすることにより、前記電圧ＶＬＸが前記基準電圧Ｖｒｅｆ２より低い場合のみ、前記ＭＯＳＦＥＴ２のオンを許容してＭＯＳＦＥＴ１、２を交互にオン／オフさせる通常モードの制御を行うようにした。【選択図】  図１
2004328975.tif 000002
【特許請求の範囲】
【請求項１】
主スイッチング手段、従スイッチング手段及びリアクトルを備えて直流入力電圧を所定の直流出力電圧に変換するＤＣ／ＤＣコンバータの制御回路において、
主スイッチング手段及び従スイッチング手段の何れもがオフ状態となるようなブランク期間中にクロック信号を発生させるクロック信号発生手段と、
前記主スイッチング手段と前記従スイッチング手段との接続点の電圧と、所定の基準値とを比較してその大小関係を表す比較信号を送出する比較器とを含み、
前記クロック信号に基づくタイミングで前記比較信号の状態を監視することにより前記接続点の電圧状態を検出し、この電圧状態に応じて前記従スイッチング手段を制御する動作モード切替手段を有することを特徴とするＤＣ／ＤＣコンバータの制御回路。
【請求項２】
請求項１に記載するＤＣ／ＤＣコンバータの制御回路において、
前記動作モード切替手段は、前記クロック信号よりも遅延された時点で従スイッチング手段を制御するように構成したものであることを特徴とするＤＣ／ＤＣコンバータの制御回路。
【請求項３】
請求項１又は請求項２に記載するＤＣ／ＤＣコンバータの制御回路において、
前記クロック信号は、前記ブランク期間を形成するために論理素子を多段に接続して形成するラッチ手段の途中の論理素子の出力信号を利用したものであることを特徴とするＤＣ／ＤＣコンバータの制御回路。
【請求項４】
請求項１乃至請求項３の何れか一つに記載するＤＣ／ＤＣコンバータの制御回路において、
前記基準電圧は、アース電位を超え、且つ当該ＤＣ／ＤＣコンバータの直流出力電圧未満の範囲に設定し、前記クロック信号でラッチした前記ブランク期間の前記接続点の電圧が前記基準電圧以下である場合に、通常モードであると判断して主スイッチング手段と従スイッチング手段とを交互にオン乃至オフさせる制御を行う一方、前記基準電圧を超える場合には、非通常モードであると判断して従スイッチング手段をオフ状態とする制御をして主スイッチング手段のみを所定のデューティでオン乃至オフさせる制御を行うようにしたことを特徴とするＤＣ／ＤＣコンバータの制御回路。
【請求項５】
請求項１乃至請求項３の何れか一つに記載するＤＣ／ＤＣコンバータの制御回路において、
前記基準電圧は、当該ＤＣ／ＤＣコンバータの直流入力電圧を超え、且つ当該ＤＣ／ＤＣコンバータの直流出力電圧未満の範囲に設定し、前記クロック信号でラッチした前記ブランク期間の前記接続点の電圧が前記基準電圧以上である場合に、通常モードであると判断して主スイッチング手段と従スイッチング手段とを交互にオン乃至オフさせる制御を行う一方、前記基準電圧未満の場合には、従スイッチング手段をオフ状態とする制御をして主スイッチング手段のみを所定のデューティでオン乃至オフさせる制御を行うようにしたことを特徴とするＤＣ／ＤＣコンバータの制御回路。
【請求項６】
請求項４又は請求項５に記載するＤＣ／ＤＣコンバータの制御回路において、
前記接続点の電圧の共振による変動に伴ない前記比較信号が変動した場合、この比較信号の最初の状態変化をラッチして、所定の１周期の期間におけるその状態を維持するロジック処理回路を有することを特徴とするＤＣ／ＤＣコンバータの制御回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はＤＣ／ＤＣコンバータの制御回路に関し、特に主スイッチング手段及び従スイッチング手段を交互にオン乃至オフさせることにより所定の直流出力電圧を得る場合に適用して有用なものである。
【０００２】
【従来の技術】
ＤＣ電源の出力電圧を降圧乃至昇圧して所定の直流出力電圧を得る用途、例えば携帯電話の電源回路としてＤＣ／ＤＣコンバータが汎用されている。このＤＣ／ＤＣコンバータは、スイッチング素子をオン／オフさせ、このときのオン／オフを制御することにより、直流入力電圧を所定の直流出力電圧に変換するものである。ここで、スイッチング素子には、一般にＭＯＳＦＥＴを用いている。
【０００３】
この種のＤＣ／ＤＣコンバータのうち、降圧方式のＤＣ／ＤＣコンバータでは、出力側にリアクトルを有している。このため、前記スイッチング素子のオフ期間には、負荷電流により前記リアクトルに蓄積された電気的なエネルギーを放出させるための閉回路を形成する必要がある。このため、古くは還流ダイオードにより前記閉回路を実現していた。
【０００４】
ところが、還流ダイオードを用いた場合、その順方向電圧降下が比較的大きいので、この部分での電力消費により当該ＤＣ／ＤＣコンバータの効率の低下を招来するという問題があった。かかる問題は、特に当該ＤＣ／ＤＣコンバータの小型化を図るべく、このＤＣ／ＤＣコンバータをＩＣチップで実現しようとする場合に顕著なものとなる。
【０００５】
そこで、前記還流ダイオードの代わりにスイッチング素子であるＭＯＳＦＥＴを用い、このＭＯＳＦＥＴの寄生ダイオードを還流ダイオードとして機能させるとともにこのＭＯＳＦＥＴ自体のスイッチング機能も利用して前記順方向電圧降下を低減するＤＣ／ＤＣコンバータが提案されている。ちなみに、還流ダイオードの順方向抵抗に較べてＭＯＳＦＥＴのオン抵抗は格段に小さく、その分損失も小さくなる。
【０００６】
ところで、還流ダイオードをスイッチング素子で代替したＤＣ／ＤＣコンバータにおいては、通常ＭＯＳＦＥＴで形成する２個のスイッチング素子を相互に直列に接続している。すなわち、オン時間のデューティを制御して出力電圧を所望の値に変換するためのスイッチング素子（以下、これを主スイッチング素子という。）と、この主スイッチング素子のオフ期間において前記リアクトルに蓄積された電気エネルギを放出させるスイッチング素子（以下、これを従スイッチング素子という。）とを相互に直列に接続しており、両スイッチング素子の接続点からリアクトルを介して直流出力電圧を取り出すように構成している。
【０００７】
したがって、かかるＤＣ／ＤＣコンバータにおいては、主スイッチング素子と従スイッチング素子とが同時にオン状態とならないように制御する必要がある。このため、主スイッチング素子及び従スイッチング素子が何れもオフ状態であるモード（ブランク期間）を含み両スイッチング素子のオン／オフモードを交互に切り換えている。
【０００８】
ところが、この種のＤＣ／ＤＣコンバータにおいては、主スイッチング素子がオフ状態で、且つ従スイッチング素子がオン状態であるモードにおいて、従スイッチング素子をオフ状態に切り換えた場合には、リアクトルに蓄積された電気エネルギに基づく電流が主スイッチング素子の寄生ダイオードを介してＤＣ電源に流れ込むという有害な逆流現象を生起する場合がある。そこで、かかる有害な逆流現象を回避すべく、従来技術に係るこの種のＤＣ／ＤＣコンバータにおいては、従スイッチング素子に流れる負荷電流を監視し、この負荷電流がゼロになった時点を検出して従スイッチング素子をオフ状態に切り換えている。負荷電流の逆流現象は、これがゼロになった後、発生するからである。
【０００９】
したがって、主スイッチング素子と従スイッチング素子とを有し、これらを交互にオン／オフさせて所定の直流出力電圧を得る従来技術に係るＤＣ／ＤＣコンバータにおいては、前記負荷電流（特にその方向）を検出すべく電流検出回路を設けている。かかる電流検出回路は、例えば従スイッチング素子と直列に抵抗を接続しておき、この抵抗の両端の電圧を比較器で比較して監視することにより実現し得る。すなわち、前記抵抗の両端の電圧がゼロになったことで検出対象である負荷電流がゼロになったことを検出し得る。
【００１０】
なお、主スイッチング素子と従スイッチング素子とを有し、これらを交互にオン／オフすることにより所定電圧の直流出力電圧を得るＤＣ／ＤＣコンバータを開示する公知文献として次の特許文献１が存在する。
【００１１】
【特許文献１】
実開平０４−１０１２８６号公報
【００１２】
【発明が解決しようとする課題】
ところで、前記電流検出回路は、高精度で当該負荷電流がゼロになった時点を検出する必要がある。したがって、例えば前述の如く比較器を含む場合、この比較器は高精度のものを使用する必要があり、それ自体が高コストになるばかりでなく、高精度の電流検出回路を構成することにより、この電流検出回路自体に要する駆動電流が大きくなり、その分当該ＤＣ／ＤＣコンバータの小型化を図る場合の障害要素となるという問題も発生する。また、電流検出回路としてスイッチング素子と直列に抵抗を入れた場合では、その抵抗自体で電力損失が発生し、高効率化への障害になってしまう。これらは、特に当該ＤＣ／ＤＣコンバータのＩＣチップ化を図る場合には、致命的な欠点となる。
【００１３】
本発明は、上記従来技術に鑑み、主、従のスイッチング手段を交互にオン／オフさせて所望の直流出力電圧を得るＤＣ／ＤＣコンバータにおいて、ＩＣチップ化を含め、その小型化及びコストの低減に資することができるＤＣ／ＤＣコンバータの制御回路を提供することを目的とする。さらに、軽負荷時での電力効率を向上させるべく、負荷電流の大きさや極性をモニターする回路を要することなく、ある一定期間の電圧をモニターするだけで負荷が軽負荷状態に入ったことを検出できるＤＣ／ＤＣコンバータの制御回路を提供することを目的とする。
【００１４】
【課題を解決するための手段】
上記目的を達成する本発明の構成は、次の点を特徴とする。
【００１５】
１）  主スイッチング手段、従スイッチング手段及びリアクトルを備えて直流入力電圧を所定の直流出力電圧に変換するＤＣ／ＤＣコンバータの制御回路において、
主スイッチング手段及び従スイッチング手段の何れもがオフ状態となるようなブランク期間中にクロック信号を発生させるクロック信号発生手段と、
前記主スイッチング手段と前記従スイッチング手段との接続点の電圧と、所定の基準値とを比較してその大小関係を表す比較信号を送出する比較器とを含み、
前記クロック信号に基づくタイミングで前記比較信号の状態を監視することにより前記接続点の電圧状態を検出し、この電圧状態に応じて前記従スイッチング手段を制御する動作モード切替手段を有すること。
【００１６】
２）  上記１）に記載するＤＣ／ＤＣコンバータの制御回路において、
前記クロック信号に基づくタイミングでは、前記クロック信号よりも遅延された時点で従スイッチング手段を制御するように構成したものであること。
【００１７】
３）  上記１）又は２）に記載するＤＣ／ＤＣコンバータの制御回路において、
前記クロック信号は、前記ブランク期間を形成するために論理素子を多段に接続して形成するラッチ手段の途中の論理素子の出力信号を利用したものであること。
【００１８】
４）  上記１）乃至３）の何れか一つに記載するＤＣ／ＤＣコンバータの制御回路において、
前記基準電圧は、アース電位を超え、且つ当該ＤＣ／ＤＣコンバータの直流出力電圧未満の範囲に設定し、前記クロック信号でラッチした前記ブランク期間の前記接続点の電圧が前記基準電圧以下である場合に、通常モードであると判断して主スイッチング手段と従スイッチング手段とを交互にオン乃至オフさせる制御を行う一方、前記基準電圧を超える場合には、非通常モードであると判断して従スイッチング手段をオフ状態とする制御をして主スイッチング手段のみを所定のデューティでオン乃至オフさせる制御を行うようにしたこと。
【００１９】
５）  上記１）乃至３）の何れか一つに記載するＤＣ／ＤＣコンバータの制御回路において、
前記基準電圧は、当該ＤＣ／ＤＣコンバータの直流入力電圧を超え、且つ当該ＤＣ／ＤＣコンバータの直流出力電圧未満の範囲に設定し、前記クロック信号でラッチした前記ブランク期間の前記接続点の電圧が前記基準電圧以上である場合に、通常モードであると判断して主スイッチング手段と従スイッチング手段とを交互にオン乃至オフさせる制御を行う一方、前記基準電圧未満の場合には、従スイッチング手段をオフ状態とする制御をして主スイッチング手段のみを所定のデューティでオン乃至オフさせる制御を行うようにしたこと。
【００２０】
６）  上記４）又は５）に記載するＤＣ／ＤＣコンバータの制御回路において、前記接続点の電圧の共振による変動に伴ない前記比較信号が変動した場合、この比較信号の最初の状態変化をラッチして、所定の１周期の期間におけるその状態を維持するロジック処理回路を有すること。
【００２１】
【発明の実施の形態】
以下本発明の実施の形態を図面に基づき詳細に説明する。
【００２２】
＜第１の実施の形態＞
本形態に係る制御回路を説明するのに先立ち、これを適用するＤＣ／ＤＣコンバータの主回路を先ず説明する。図１は本発明の第１の実施の形態に係るＤＣ／ＤＣコンバータの制御回路をその主回路とともに示す回路図である。
【００２３】
本形態に係るＤＣ／ＤＣコンバータは、降圧コンバータである。かかるＤＣ／ＤＣコンバータでは、逆並列に寄生ダイオード１ａが接続された主スイッチング手段であるＭＯＳＦＥＴ１と、リアクトル４とを直列に接続する一方、ＭＯＳＦＥＴ１とリアクトル４との接続点に、還流ダイオードとして機能する寄生ダイオード２ａが並列に接続された従スイッチング手段であるＭＯＳＦＥＴ２を接続し、前記リアクトル４及び出力端子５を介して直流出力電圧ＶＯＵＴを取り出し得る。ＤＣ電源３は、１次電池で形成してあり、その＋側がＭＯＳＦＥＴ１に接続されるよう、このＭＯＳＦＥＴ１及びリアクトル４に直列に接続してある。
【００２４】
かかるＤＣ／ＤＣコンバータにおいては、前記ＭＯＳＦＥＴ１、２を交互にオン乃至オフさせる制御を行うとともに、このときのＭＯＳＦＥＴ１のオン時間を制御することにより前記ＤＣ電源３の直流出力電圧（当該ＤＣ／ＤＣコンバータの直流入力電圧ＶＩＮ）を降圧して前記出力端子５から所定の直流出力電圧ＶＯＵＴを得る。すなわち、直流出力電圧ＶＯＵＴは、ＭＯＳＦＥＴ１のオン時間（デューティ）で規定される。また、ＭＯＳＦＥＴ１のオン期間でリアクトル４に蓄積された電気的なエネルギーは、ＭＯＳＦＥＴ１のオフ期間にＭＯＳＦＥＴ２及びその寄生ダイオード２ａを介して還流することにより放出される。なお、図中、２２は直流出力電圧ＶＯＵＴの平滑用のコンデンサである。
【００２５】
ここで、ＭＯＳＦＥＴ１、２のオン／オフ制御を行う本形態に係る制御回路は、ＰＷＭ信号発生部Ａ、ラッチ部Ｂ及び動作モード切替部Ｃを有しており、全体がＩＣチップＩに集積化して構成してある。これら、ＩＣチップＩ、ＰＷＭ信号発生部Ａ、ラッチ部Ｂ及び動作モード切替部Ｃは図中の一点鎖線で囲んだ部分である。
【００２６】
ＰＷＭ信号発生部Ａでは、直流出力電圧ＶＯＵＴを抵抗６、７及びキャパシタ８で分割して誤差増幅器９に印加する。この誤差増幅器９には、第１の基準電圧Ｖｒｅｆ１も印加してあり、この結果誤差信号Ｓ１を得る。比較器１０では、前記誤差信号Ｓ１と、発振器１１が送出する発振信号Ｓ２とを比較し、その出力信号としてＰＷＭ信号Ｓ３を得る。
【００２７】
ＰＷＭ信号Ｓ３は、ラッチ部Ｂを介してＭＯＳＦＥＴ１、２のオン／オフが交互に行われるようにその状態を制御する。本形態におけるラッチ部Ｂはノアラッチ回路で構成してあり、３個のノア回路１２、１３、１４及び４個のインバータ回路１５、１６、１７、１８からなり、前記ＰＷＭ信号Ｓ３に基づきＭＯＳＦＥＴ１、２を交互にオン乃至オフさせるとともに、これらＭＯＳＦＥＴ１、２のオン乃至オフ状態への変化のタイミングをずらすことによりＭＯＳＦＥＴ１、２の状態が変化する場合に何れもがオフ状態となるようなブランク期間を作る。本形態では、ＭＯＳＦＥＴ１、２のオン状態への変化の際に両者が何れもオフ状態となるブランク期間を形成している。なお、ＭＯＳＦＥＴ１は、Ｐチャンネルの素子であるので、ラッチ部ＢのＰｃｈ出力信号Ｓ８がＬ状態のときオン状態となり、ＭＯＳＦＥＴ２は、Ｎチャンネルの素子であるので、ラッチ部ＢのＮｃｈ出力信号Ｓ９がＨ状態のときオン状態となる。
【００２８】
動作モード切替部Ｃは、ＭＯＳＦＥＴ１、２の接続点の電圧ＶＬＸを検出して監視するものである。
【００２９】
さらに詳言すると、動作モード切替部Ｃは、所定の電圧に設定した第２の基準電圧Ｖｒｅｆ２と前記電圧ＶＬＸを比較する比較器１９、ロジック処理回路２０及びＤフリップフロップ回路２１からなり、第２の基準電圧Ｖｒｅｆ２と前記接続点の電圧ＶＬＸとを比較してその大小関係を表す比較信号Ｓ４を得、ロジック回路２０で所定のロジック処理（後に説明する。）をすることによりＤフリップフロップ回路２１のＤ入力信号Ｓ５を得る。
【００３０】
Ｄフリップフロップ回路２１は、そのクロック信号Ｓ６をラッチ部Ｂのノア回路１２の出力側から得ている。すなわち、主スイッチング手段であるＭＯＳＦＥＴ１がオン状態に移行する直前のブランク期間を形成する回路であるラッチ部Ｂの途中の信号を利用して前記クロック信号Ｓ６を得ている。このため、このクロック信号６の状態変化（立ち上がり）は必ず前記ブランク期間で行われる。したがって、クロック信号Ｓ６の立ち上がり時に電圧ＶＬＸが第２の基準電圧Ｖｒｅｆ２よりも大きいときには、Ｄフリップフロップ回路２１のＱ出力信号Ｓ７がハイレベルとなってノア回路１４の一方の入力を同状態とする。このため、従スイッチング手段であるＮチャンネルのＭＯＳＦＥＴ２のゲート電圧は、必ずローレベルとなる。したがって、ＭＯＳＦＥＴ２は、必ずオフ状態となるか、又はこのオフ状態を維持する。すなわち、ＭＯＳＦＥＴ１がオン状態に移行する直前のブランク期間における電圧ＶＬＸの値により、ＭＯＳＦＥＴ２のオン乃至オフ状態を制御することができる。したがって、ここで第２の基準電圧Ｖｒｅｆ２をゼロ電位（ＧＮＤ電位）を超え、直流出力電圧ＶＯＵＴ未満（例えば０．２〜０．６Ｖ程度）に設定しておけば、通常通りＭＯＳＦＥＴ１、２を交互にオン／オンさせる制御を行う通常モードと、これを行わない非通常モードとを適宜選択することができる。この非通常モードにおいては、ＭＯＳＦＥＴ１のみを所定のデューティでオン／オフ制御する一方、ＭＯＳＦＥＴ２はオフ状態を持続させる。
【００３１】
図２乃至図５は、図１に示す制御回路の各部の信号に基づくタイミングチャートである。このタイミングチャートに基づき本形態に係る制御回路の時系列的な動作を説明しておく。なお、図３乃至図５は、表現の都合上、一体的に連続する時間のタイミングチャートである図２を３枚に分割したものである。また、説明の明確化のため、必ずしも実際の時間間隔に対応させたものではない。部分的には誇張して表現した部分もある。変化の概要の把握を容易にするためである。
【００３２】
ＭＯＳＦＥＴ１、２を交互にオン／オフさせる通常モードの制御は次のような態様で実施される。すなわち、電圧ＶＬＸが変化する現象を比較器１９で監視し、主スイッチング素子であるＰｃｈのＭＯＳＦＥＴ１がターンオンする直前に、当該通常モードの制御を行うか、否かの判定を行う。電圧ＶＬＸが基準電圧Ｖｒｅｆ２より低い場合には、通常モード判定となる。そして、この場合には、次の１周期における従スイッチング素子であるＮｃｈのＭＯＳＦＥＴ２のオンを許可する。逆に電圧ＶＬＸが基準電圧Ｖｒｅｆ２より高い場合、非通常モード判定となり、次の１周期における前記ＭＯＳＦＥＴ２のターンオンを禁止する。
【００３３】
このように、本形態においては、所定のモード判定を行った後、この判定結果に応じたＭＯＳＦＥＴ２の制御を行っている。すなわち、モード判定の結果に応じた制御対象（ＭＯＳＦＥＴ２）の実際の制御は、当該モード判定よりも遅延されたタイミングで行われる。このため、比較器１９は、必ずしも高速動作を行う必要はなく、その分安価で消費電力も小さい素子で構成することができる。
【００３４】
次に、タイミングチャートの具体的内容を各期間毎に分けて説明する。
【００３５】
−第１の期間−
この期間は、非通常モードである。当該非通常モードにおいて、ＭＯＳＦＥＴ１がオンしている期間は、電圧ＶＬＸが直流入力電圧ＶＩＮとほぼ等しくなる（モード▲１▼）。
ＭＯＳＦＥＴ１がターンオフ後、電圧ＶＬＸはＭＯＳＦＥＴ２の寄生ダイオード２ａによる電圧降下ＶＦの分、負電圧となる（モード▲２▼）。
ここで、負荷電流ＩＬが０ｍＡとなった瞬間に電圧ＶＬＸは共振し、その後直流出力電圧ＶＯＵＴに収束する（モード▲３▼）。図中のモード▲３▼における電圧ＶＬＸの変化は、前記共振を模擬的に示している。また、この共振は、リアクトル４及びその近傍部分の寄生容量等により不可避的に発生する。
当該第１の期間では以上のモード▲１▼▲２▼▲３▼を繰り返す。
ここで、比較器１９の出力信号である比較信号Ｓ４をロジック処理回路２０で処理して得るＤ入力信号Ｓ５は、所定のロジック処理をする結果、モード▲３▼の期間ハイレベルになる。ロジック処理回路２０で、当該１周期における電圧ＶＬＸの最初の立ち上がりをラッチするように処理するからである。
ちなみに、かかる処理をしない場合、電圧ＶＬＸの共振に伴い、比較器１９の出力信号である比較信号Ｓ４も、基準電圧Ｖｒｅｆ２を基準として振動する可能性があり、比較器１９が余分な動作をすることにより、無用の電流を消費する等の不都合を生起する。
したがって、ロジック処理回路２０は、本実施の形態の実現に必ずしも必要なものではないが、これを設けて所定のロジック処理を行った場合には、上述の如き固有の作用・効果を得る。
また、Ｄフリップフロップ回路２１は、次のモード▲１▼の期間（ＭＯＳＦＥＴ１がオンの期間）が始まる直前のクロック信号Ｓ６の立ち上がりでＤ入力信号Ｓ５をラッチする。この結果、次の１周期におけるＭＯＳＦＥＴ２のオンを禁止する。すなわち、非通常モードを維持する。
【００３６】
このとき、クロック信号Ｓ６は、ＭＯＳＦＥＴ１がターンオンする直前で、且つＭＯＳＦＥＴ１及びＭＯＳＦＥＴ２の何れもがオフ状態にあるブランク期間で確実に立ち上がる。クロック信号Ｓ６は、ＰＷＭ信号Ｓ３に基づき、これを遅延して前記ブランク期間を形成するためのラッチ部Ｂの入力側から出力側に至る途中の論理素子であるノア回路１２の出力信号を利用したものであるからである。
【００３７】
−第２の期間−
この期間も非通常モードではあるが、同時に通常モードへの移行期間でもある。すなわち、主スイッチング素子であるＭＯＳＦＥＴ１がオンしている期間は、電圧ＶＬＸが直流入力電圧ＶＩＮとほぼ等しくなる（モード▲１▼）。
続いてＭＯＳＦＥＴ１がターンオフ後、電圧ＶＬＸは、ＭＯＳＦＥＴ２の寄生ダイオード２ａにおける電圧降下ＶＦの分、負電圧となる（モード▲２▼）。
この期間ではモード▲１▼▲２▼となる。
ここで、比較器１９の出力信号である比較信号Ｓ４をロジック処理回路２０で処理して得るＤ入力信号Ｓ５は、モード▲２▼の期間ローレベルになる。
Ｄフリップフロップ回路２１は、次のモード▲１▼の期間（ＭＯＳＦＥＴ１がオンの期間）が始まる直前のクロック信号Ｓ６の立ち上がりでＤ入力信号Ｓ５をラッチし、次の１周期におけるＭＯＳＦＥＴ２のオンを許可する。すなわち、これにより通常モード判定となり、通常モードの制御に移行する。
【００３８】
−第３の期間−
主スイッチング素子であるＰｃｈのＭＯＳＦＥＴ１がオンしている期間、電圧ＶＬＸが直流入力電圧ＶＩＮとほぼ等しくなる（モード▲１▼）。
ＭＯＳＦＥＴ１がターンオフし、ＮｃｈのＭＯＳＦＥＴ２がターンオンするまでの期間は、電圧ＶＬＸがＭＯＳＦＥＴ２の寄生ダイオード２ａにおける電圧降下ＶＦの分、負電圧となる（モード▲２▼）。
ＮｃｈのＭＯＳＦＥＴ２がターンオンし、この結果電圧ＶＬＸがＩＬ（負荷電流値）×Ｒｎｓｗ（ＭＯＳＦＥＴ２のＯＮ抵抗）分の電圧降下により、その分負電圧となる（モード▲５▼）。
その後、ＮｃｈのＭＯＳＦＥＴ２がターンオフし、この結果電圧ＶＬＸがＭＯＳＦＥＴ２の寄生ダイオード２ａにおける電圧降下ＶＦの分、負電圧となる（モード▲６▼）。
当該第３の期間では以上のモード▲１▼▲２▼▲５▼▲６▼を繰り返す。
ここで、比較器１９の出力信号である比較信号Ｓ４をロジック処理回路２０で処理して得るＤ入力信号Ｓ５は、所定のモード▲２▼▲５▼▲６▼の期間ローレベルになる。この結果、Ｄフリップフロップ回路２１は、次のモード▲１▼の期間（ＭＯＳＦＥＴ１がオンの期間）が始まる直前のモード▲６▼の期間中に立ち上がるクロック信号Ｓ６でＤ入力信号Ｓ５をラッチ（モード▲４▼）し、次の１周期における、ＮｃｈのＭＯＳＦＥＴ２のオンを許可する。すなわち、通常モード判定を行う。
【００３９】
−第４の期間−
ＭＯＳＦＥＴ１がオンしている期間は、電圧ＶＬＸが直流入力電圧ＶＩＮとほぼ等しくなる（モード▲１▼）。
その後、ＭＯＳＦＥＴ１がターンオフし、ＮｃｈのＭＯＳＦＥＴ２がターンオンするまでの期間は、電圧ＶＬＸがＭＯＳＦＥＴ２の寄生ダイオード２ａによる電圧降下ＶＦの分、負電圧となる（モード▲２▼）。
ＭＯＳＦＥＴ２がターンオンし、端子電圧ＶＬＸがＩＬ×Ｒｎｓｗ（ＭＯＳＦＥＴ２のＯＮ抵抗）分の電圧降下により負電圧となる（モード▲５▼）。次に、負荷電流ＩＬが０ｍＡとなる（モード▲７▼）。
その後、出力端子５側から負荷電流ＩＬがリアクトル４に流れ始め、負荷電流ＩＬは負方向となる（モード▲８▼）。
ＭＯＳＦＥＴ２がターンオフすると電圧ＶＬＸはＤＣ電源３の出力電圧にＭＯＳＦＥＴ１の寄生ダイオード１ａによる電圧降下ＶＦの分を重畳した正電圧となる（モード▲９▼）。
従来技術においては、負荷電流ＩＬのゼロ点を高精度の比較器を用いて検出することにより逆流防止の制御を行っていたが、本形態では、電圧ＶＬＸを監視することにより、モード▲９▼における異常な高電圧として同様の現象を検出している。
この期間ではモード▲１▼▲２▼▲５▼▲７▼▲８▼▲９▼となる。
ここで、比較器１９の出力信号である比較信号Ｓ４をロジック処理回路２０で処理して得るＤ入力信号Ｓ５は、モード▲８▼の期間ハイレベルとなる。
この結果、Ｄフリップフロップ回路２１は、次のモード▲１▼の期間（ＭＯＳＦＥＴ１がオン期間）が始まる直前のモード▲９▼の期間中に存在するクロック信号Ｓ６の立ち上がりでモード▲４▼に示すように、Ｄ入力信号Ｓ５をラッチし、次の１周期におけるＭＯＳＦＥＴ２のオンを禁止する。すなわち、非通常モード判定を行う。
【００４０】
＜第２の実施の形態＞
本形態に係る制御回路を説明するのに先立ち、これを適用するＤＣ／ＤＣコンバータの主回路を先ず説明する。図６は本発明の第２の実施の形態に係るＤＣ／ＤＣコンバータの制御回路をその主回路とともに示す回路図である。
【００４１】
本形態に係るＤＣ／ＤＣコンバータは、昇圧コンバータである。かかるＤＣ／ＤＣコンバータでは、リアクトル３４と、ダイオード３１ａに並列に接続された従スイッチング手段であるＭＯＳＦＥＴ３２とを相互に直列に接続するとともに、これらリアクトル３４とＭＯＳＦＥＴ３２とに直列にＤＣ電源３３を接続する一方、リアクトル３４とＭＯＳＦＥＴ３２との接続点に、逆並列にダイオード３１ａが接続された主スイッチング手段であるＭＯＳＦＥＴ３１を接続してある。
【００４２】
かかるＤＣ／ＤＣコンバータにおいては、前記ＭＯＳＦＥＴ３１、３２を交互にオン乃至オフさせる制御を行うとともに、このときのＭＯＳＦＥＴ３１のオフ時間を制御することによりＤＣ電源３３の直流出力電圧（当該ＤＣ／ＤＣコンバータの直流入力電圧ＶＩＮ）を昇圧し出力端子３５から所定の直流出力電圧ＶＯＵＴを得ている。すなわち、直流出力電圧ＶＯＵＴは、ＭＯＳＦＥＴ３１のオフ時間で規定される。ＭＯＳＦＥＴ３１のオン期間にリアクトル３４に蓄積した電気的なエネルギーに基づく電圧が、ＭＯＳＦＥＴ３１のオフ期間に、直流入力電圧ＶＩＮに重畳されて直流出力電圧ＶＯＵＴとなるからである。なお、図中、５２は直流出力電圧ＶＯＵＴの平滑用のコンデンサである。
【００４３】
ここで、ＭＯＳＦＥＴ３１、３２のオン／オフ制御を行う本形態に係る制御回路は、ＰＷＭ信号発生部Ｄ、ラッチ部Ｅ及び動作モード切替部Ｆを有しており、全体がＩＣチップＩＩに集積化して構成してある。すなわち、制御対象であるＤＣ／ＤＣコンバータが昇圧式のコンバータである点に起因する差異を除き、基本的には図１に示す回路と同様の構成となっており、同様の機能を有するものとなっている。
【００４４】
ＰＷＭ信号発生部Ｄでは、直流出力電圧ＶＯＵＴを抵抗３６、３７及びキャパシタ３８で分割して誤差増幅器３９に印加する。この誤差増幅器３９には、第３の基準電圧Ｖｒｅｆ３も印加してあり、この結果誤差信号Ｓ１１を得る。比較器４０では、前記誤差信号Ｓ１１と、発振器４１が送出する発振信号Ｓ１２とを比較し、その出力信号としてＰＷＭ信号Ｓ１３を得る。
【００４５】
ＰＷＭ信号Ｓ１３は、ラッチ部Ｅを介してＭＯＳＦＥＴ３１、３２のオン／オフが交互に行われるようにその状態を制御する。本形態におけるラッチ部Ｅはノアラッチ回路で構成してあり、２個のノア回路４２、４３、ナンド回路４４及び４個のインバータ回路４５、４６、４７、４８からなり、前記ＰＷＭ信号Ｓ１３に基づきＭＯＳＦＥＴ３１、３２を交互にオン乃至オフさせるとともに、これらＭＯＳＦＥＴ３１、３２のオン乃至オフ状態への変化のタイミングをずらすことによりＭＯＳＦＥＴ３１、３２のオン状態への変化の際に両者が何れもオフ状態となるようなブランク期間を作る。本形態では、ＭＯＳＦＥＴ３１、３２のオン状態への変化の際に両者が何れもオフ状態となるブランク期間を形成している。なお、ＭＯＳＦＥＴ３１は、Ｎチャンネルの素子であるので、ラッチ部ＥのＮｃｈ出力信号Ｓ１８がハイレベルのときオン状態となり、ＭＯＳＦＥＴ３２は、Ｐチャンネルの素子であるので、ラッチ部ＥのＰｃｈ出力信号Ｓ１９がハイレベルのときオン状態となる。
【００４６】
動作モード切替部Ｆは、ＭＯＳＦＥＴ３１、３２の接続点の電圧ＶＬＸを検出して監視するものである。
【００４７】
さらに詳言すると、動作モード切替部Ｆは、所定の電圧に設定した第４の基準電圧Ｖｒｅｆ４と前記電圧ＶＬＸとを比較する比較器４９、ロジック処理回路５０及びＤフリップフロップ回路５１からなり、第４の基準電圧Ｖｒｅｆ４と前記接続点の電圧ＶＬＸとを比較してその大小関係を表す比較信号Ｓ１４を得、ロジック処理回路５０で所定のロジック処理（後に説明する。）をすることによりＤフリップフロップ回路５１のＤ入力信号Ｓ１５を得る。
【００４８】
Ｄフリップフロップ回路５１は、そのクロック信号Ｓ１６をラッチ部Ｅのノア回路４２の出力側から得ている。すなわち、主スイッチング手段であるＭＯＳＦＥＴ３１がオン状態に移行する直前のブランク期間を形成する回路であるラッチ部Ｅの途中の信号を利用して前記クロック信号Ｓ１６を得ている。このため、このクロック信号Ｓ１６の状態変化（立ち上がり）は必ず前記ブランク期間で行われる。したがって、クロック信号Ｓ１６の立ち上がり時に電圧ＶＬＸが第４の基準電圧Ｖｒｅｆ４よりも小さいときには、Ｄフリップフロップ回路５１のＱバー出力信号（Ｑ出力信号の反転信号）Ｓ１７がローレベルとなってナンド回路４４の一方の入力を同状態とする。このため、従スイッチング手段であるＰチャンネルのＭＯＳＦＥＴ３２のゲート電圧は、必ずハイレベルとなる。したがって、ＭＯＳＦＥＴ３２は、必ずオフ状態となるか、又はこのオフ状態を維持する。すなわち、ＭＯＳＦＥＴ３１がオン状態に移行する直前のブランク期間における電圧ＶＬＸの値により、従スイッチング手段のオン乃至オフ状態を制御することができる。したがって、ここで第４の基準電圧Ｖｒｅｆ４を直流入力電圧ＶＩＮを超え、直流出力電圧ＶＯＵＴ未満に設定しておけば、通常通りＭＯＳＦＥＴ３１、３２を交互にオン／オフさせる制御を行う通常モードと、これを行わない非通常モードとを適宜選択することができる。この非通常モードにおいては、ＭＯＳＦＥＴ３１のみを所定のデューティでオン／オフ制御する一方、ＭＯＳＦＥＴ３２はオフ状態を持続させる。
【００４９】
図７乃至図１０は、図６に示す制御回路の各部の信号に基づくタイミングチャートである。このタイミングチャートに基づき本形態に係る制御回路の時系列的な動作を説明しておく。なお、図８乃至図１０は表現の都合上、一体的に連続する時間のタイミングチャートである図７を３枚に分割したものである。また、説明の明確化のため、必ずしも実際の時間間隔に対応させたものではない。部分的には誇張して表現した部分もある。変化の概要の把握を容易にするためである。
【００５０】
ＭＯＳＦＥＴ３１、３２を交互にオン／オフさせる通常モードの制御は次のような態様で実施される。すなわち、電圧ＶＬＸが変化する現象を比較器４９で監視し、主スイッチング素子であるＮｃｈのＭＯＳＦＥＴ３１がターンオンする直前に、当該通常モードの制御を行うか、否かの判定を行う。電圧ＶＬＸが第４の基準電圧Ｖｒｅｆ４より高い場合には、通常モード判定となる。そして、この場合には、次の１周期における従スイッチング素子であるＰｃｈのＭＯＳＦＥＴ３２のオンを許可する。逆に電圧ＶＬＸが第４の基準電圧Ｖｒｅｆ４より低い場合、非通常モード判定となり、次の１周期における前記ＭＯＳＦＥＴ３２のターンオンを禁止する。
【００５１】
このように、本形態においては、所定のモード判定を行った後、この判定結果に応じたＭＯＳＦＥＴ３１の制御を行っている。すなわち、モード判定の結果に応じた制御対象（ＭＯＳＦＥＴ３２）の実際の制御は、当該モード判定よりも遅延されたタイミングで行われる。このため、比較器４９は、必ずしも高速動作を行う必要はなく、その分安価で消費電力も少ない素子で構成することができる。
【００５２】
次に、タイミングチャートの具体的内容を各期間毎に分けて説明する。
【００５３】
−第１の期間−
この期間は、非通常モードである。当該非通常モードにおいて、ＭＯＳＦＥＴ３１がオンしている期間は、電圧ＶＬＸはＧＮＤとほぼ等しくなる（モード▲１▼）。
ＭＯＳＦＥＴ３１がターンオフ後、電圧ＶＬＸはＰｃｈのＭＯＳＦＥＴ３１の寄生ダイオード３２ａによる電圧降下ＶＦの分、直流出力電圧ＶＯＵＴより高くなる（モード▲２▼）。
ここで、負荷電流ＩＬが０ｍＡとなった瞬間に電圧ＶＬＸは共振し、その後ＤＣ電源３３の出力電圧ＶＩＮに収束する（モード▲３▼）。図中のモード▲３▼における電圧ＶＬＸの変化は、前記共振を模擬的に示している。また、この共振は、リアクトル３４及びその近傍部分の寄生容量等により不可避的に発生する。
当該第１の期間では、以上のモード▲１▼▲２▼▲３▼を繰り返す。
ここで、比較器４９の出力信号である比較信号Ｓ１４をロジック処理回路５０で処理して得るＤ入力信号Ｓ１５は、所定のロジック処理をする結果、モード▲３▼の期間ハイレベルになる。ロジック処理回路５０で、当該１周期における電圧ＶＬＸの最初の立ち下がりをラッチするように処理するからである。
ちなみに、かかる処理をしない場合、電圧ＶＬＸの共振に伴い、比較器４９の出力信号である比較信号Ｓ１４も、第４の基準電圧Ｖｒｅｆ４を基準として振動する可能性があり、比較器４９が余分な動作をすることにより、無用の電流を消費する等の不都合を生起する。
したがって、ロジック処理回路５０は、本実施の形態の実現に必ずしも必要なものではないが、これを設けて所定のロジック処理を行った場合には、上述の如き固有の作用・効果を得る。
また、Ｄフリップフロップ回路５１は、次のモード▲１▼の期間（ＭＯＳＦＥＴ３１がオンの期間）が始まる直前のクロック信号Ｓ１６の立ち上がりでＤ入力信号Ｓ１５をラッチする。この結果、次の１周期におけるＭＯＳＦＥＴ３２のオンを禁止する。すなわち、非通常モードを維持する。
【００５４】
このとき、クロック信号Ｓ１６は、ＭＯＳＦＥＴ３１がターンオンする直前で、且つＭＯＳＦＥＴ３１及びＭＯＳＦＥＴ３２の何れもがオフ状態にあるブランク期間で立ち上がる。クロック信号Ｓ１６は、ＰＷＭ信号Ｓ１３に基づき、これを遅延して前記ブランク期間を形成するためのラッチ部Ｅの入力側から出力側に至る途中の論理素子であるノア回路４２の出力信号を利用したものであるからである。
【００５５】
−第２の期間−
この期間も非通常モードであるが、同時に通常モードへの移行期間でもある。すなわち、主スイッチング素子であるＭＯＳＦＥＴ３１がオンしている期間は、電圧ＶＬＸがＧＮＤとほぼ等しくなる（モード▲１▼）。
ＭＯＳＦＥＴ３１がターンオフ後、電圧ＶＬＸは、ＭＯＳＦＥＴ３２の寄生ダイオード３２ａにおける電圧降下ＶＦの分、出力電圧ＶＯＵＴより高くなる（モード▲２▼）。
この期間ではモード▲１▼▲２▼となる。
ここで、比較器４９の出力信号である比較信号Ｓ１４をロジック処理回路５０で処理して得るＤ入力信号Ｓ１５は、モード▲２▼の期間ローレベルになる。
Ｄフリップフロップ回路５１は、次のモード▲１▼の期間（ＭＯＳＦＥＴ３１がオンの期間）が始まる直前のクロック信号Ｓ１６の立ち上がりでＤ入力信号Ｓ１５をラッチし、次の１周期におけるＭＯＳＦＥＴ３２のオンを許可する。すなわち、これにより通常モード判定となり、通常モードの制御に移行する。
【００５６】
−第３の期間−
主スイッチング素子であるＭＯＳＦＥＴ３１がオンしている期間、電圧ＶＬＸはＧＮＤとほぼ等しくなる（モード▲１▼）。
その後、ＭＯＳＦＥＴ３１がターンオフし、この結果、電圧ＶＬＸはＭＯＳＦＥＴ３２の寄生ダイオード３２ａの電圧降下ＶＦの分、直流出力電圧ＶＯＵＴより高くなる（モード▲２▼）。
続いて、ＭＯＳＦＥＴ３２がターンオンし、電圧ＶＬＸがＩＬ×Ｒｎｓｗ（ＭＯＳＦＥＴ３２のＯＮ抵抗）分、直流出力電圧ＶＯＵＴ出力より高くなる（モード▲５▼）。
その後、ＭＯＳＦＥＴ３２がターンオフし、この結果電圧ＶＬＸがＭＯＳＦＥＴ３２の寄生ダイオード３２ａの電圧降下ＶＦの分、直流出力電圧ＶＯＵＴより高くなる（モード▲６▼）。
当該第３の期間では上記モード▲１▼▲２▼▲５▼▲６▼を繰り返す。
このとき、Ｄ入力信号Ｓ１５はモード▲２▼▲５▼▲６▼の期間ローレベルになる。
この結果、Ｄフリップフロップ回路５１は、次のモード▲１▼の期間（ＭＯＳＦＥＴ３１がオンの期間）が始まる直前のモード▲６▼の期間中に立ち上がるクロック信号Ｓ１６（モード▲４▼）でＤ入力信号Ｓ１５をラッチし、次の１周期におけるＭＯＳＦＥＴ３１のオンを許可する。すなわち、通常モード判定を行う。
【００５７】
−第４の期間−
ＭＯＳＦＥＴ３１がオンしている期間は、電圧ＶＬＸがＧＮＤとほぼ等しくなる（モード▲１▼）。
その後、ＭＯＳＦＥＴ３１がターンオフすると、電圧ＶＬＸはＭＯＳＦＥＴ３２の寄生ダイオード３２ａの電圧降下ＶＦの分、直流出力電圧ＶＯＵＴより高くなる（モード▲２▼）。
ＭＯＳＦＥＴ３２がターンオンし、電圧ＶＬＸがＩＬ×Ｒｎｓｗ（ＭＯＳＦＥＴ３２のＯＮ抵抗）分、直流出力電圧ＶＯＵＴより高くなる（モード▲５▼）。次に、負荷電流ＩＬは０ｍＡとなる（モード▲７▼）。
その後、出力端子３５側からＭＯＳＦＥＴ３２を通りリアクトル３４に負荷電流ＩＬが流れ始める。すなわち、負荷電流ＩＬは負方向となる（モード▲８▼）。
ＭＯＳＦＥＴ３１がターンオフすると、電圧ＶＬＸはＭＯＳＦＥＴ３２の寄生ダイオード３２ａの電圧降下ＶＦの分、負電圧となる（モード▲９▼）。
従来技術においては、負荷電流ＩＬのゼロ点を高精度の比較器を用いて検出することにより逆流防止の制御を行っていたが、本形態では、電圧ＶＬＸを監視することにより、モード▲９▼における異常な高電圧として同様の現象を検出している。この期間はモード▲１▼▲２▼▲３▼▲７▼▲８▼▲９▼となる。
このとき、Ｄ入力信号Ｓ１５はモード▲８▼の期間ハイレベルとなる。
Ｄフリップフロップ回路５１は、次のモード▲１▼の期間（ＭＯＳＦＥＴ３２がオンの期間）が始まる直前のモード▲９▼の期間中の立ち上がり（モード▲４▼）でＤ入力信号Ｓ１５をラッチし、次の１周期のＭＯＳＦＥＴ３２のオンを禁止する。すなわち、非通常モード判定を行う。
【００５８】
なお、上記２つの実施の形態では、スイッチング手段としてＭＯＳＦＥＴを用いたがこれに限るものではない。原理的には、ＰＷＭ信号乃至ＰＦＭ信号に基づきＤＣ電源の出力電流を適宜断続し得るものであれば、特別な限定はない。
【００５９】
また、ラッチ部の構成は、上記実施の形態におけるラッチ部Ｂ、Ｅの構成に限るものでは、勿論ない。主スイッチング手段及び従スイッチング手段の何れもがオフ状態となるようなブランク期間を形成すると同時に、このブランク期間内で確実に状態が変化するクロック信号を形成することができるような構成になっていればそれ以上の特別な限定はない。
【００６０】
【発明の効果】
以上実施の形態とともに詳細に説明した通り、本発明によれば、主スイッチング手段をオンさせる直前の、主スイッチング手段及び従スイッチング手段が何れもオフ状態となるブランク期間における両スイッチング手段の接続点の電圧で比較信号を作り、この比較信号を監視することで前記接続点の電圧状態を検出して従スイッチング手段の制御を行うようにしたので、クロック信号に基づくタイミングでリアルタイムで前記従スイッチング手段を制御する必要がないこととも相まって、前記比較信号を出力する比較器を高精度のものとする必要がなく、その分コストが低廉で、且つ消費電流も小さい素子で前記比較器を作ることができる。
したがって、当該制御回路を安価に提供することができるばかりでなく、消費電力も小さいので、軽負荷時であっても高効率でＤＣ／ＤＣコンバータを動作させることができる。特に、当該ＤＣ／ＤＣコンバータのＩＣチップ化を図る際のポイントとなる消費電力の低減という問題を解決して、当該ＤＣ／ＤＣコンバータのＩＣチップ化を現実のものとするという顕著な効果も奏する。
【００６１】
さらに、前記電圧状態を監視するだけで、負荷が軽負荷状態に入ったことを検出でき、この点でも軽負荷時での電力変換効率を向上させることができる。
【００６２】
また、クロック信号をラッチ手段の途中から取り出すことにより、このクロック信号を確実にブランク期間に入れることができ、前記作用・効果をその分容易に得ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る制御回路をこれを適用するＤＣ／ＤＣコンバータとともに示す回路図である。
【図２】図１に示す制御回路の各部の信号に基づくタイミングチャートを示す波形図である。
【図３】図１に示す制御回路の各部の信号に基づくタイミングチャートの一部を示す波形図である。
【図４】図１に示す制御回路の各部の信号に基づくタイミングチャートの一部を示す波形図である。
【図５】図１に示す制御回路の各部の信号に基づくタイミングチャートの一部を示す波形図である。
【図６】本発明の第２の実施の形態に係る制御回路をこれを適用するＤＣ／ＤＣコンバータとともに示す回路図である。
【図７】図６に示す制御回路の各部の信号に基づくタイミングチャートを示す波形図である。
【図８】図６に示す制御回路の各部の信号に基づくタイミングチャートの一部を示す波形図である。
【図９】図６に示す制御回路の各部の信号に基づくタイミングチャートの一部を示す波形図である。
【図１０】図６に示す制御回路の各部の信号に基づくタイミングチャートの一部を示す波形図である。
【符号の説明】
Ａ、Ｄ        ＰＷＭ信号発生部
Ｂ、Ｅ        ラッチ部
Ｃ、Ｆ        動作モード切替部
１、３１        ＭＯＳＦＥＴ（主スイッチング手段）
２、３２        ＭＯＳＦＥＴ（従スイッチング手段）
３、３３        ＤＣ電源
４、３４        リアクトル
【図１】
2004328975.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2004328975.tif 000009
【図８】
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【図９】
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【図１０】
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