(57)【要約】【課題】この発明は、ＣＭＯＳ工程と互換性があり、低消費エネルギーと高書き込みむ効率と高データ保持保ち能力と高集積度を具える半導体記憶装置を提供することを課題とする。【解決手段】Ｐ型基板１０００と、前記Ｐ型基板１０００の中に設けられるＮ型ウエル１１０と、選択ゲート３０１と第一Ｐ＋ソースドーピング領域２０１と第一Ｐ＋ドレインドーピング領域２０２とを含むみ、前記Ｎ型ウエル１１０の上に形成されるＰＭＯＳ選択トランジスタ１０１と、Ｐ＋ドーピングフローティングゲート３０２と第二Ｐ＋ソースドーピング領域２０２と第二Ｐ＋ドレインドーピング領域２０３とを含むみ、前記Ｎ型ウエル１１０の上に形成され、前記ＰＭＯＳ選択トランジスタ１０１に直列的に接続されるＰＭＯＳフローティングゲートトランジスタ１０２とを含む。【選択図】  図２
2004327804.tif 000002
【特許請求の範囲】
【請求項１】
電気的プログラマブルロジックデバイスであって、
Ｐ型基板と、
前記Ｐ型基板の中に設けられるＮ型ウエルと、
ワード線電圧を印加する選択ゲートと、ソース線電圧を印加する第一Ｐ＋ソースドーピング領域と、第一Ｐ＋ドレインドーピング領域とを含む、前記Ｎ型ウエルの上に形成されるＰＭＯＳ選択トランジスタと、
Ｐ＋ドーピングフローティングゲートと、前記第一Ｐ＋ドレインドーピング領域に電気的に接続される第二Ｐ＋ソースドーピング領域と、ビット線電圧を印加する第二Ｐ＋ドレインドーピング領域とを含み、かつ前記第二Ｐ＋ソースドーピング領域と前記第二Ｐ＋ドレインドーピング領域がフローティングゲートＰ型チャンネルを定義し、前記Ｎ型ウエルの上に形成された、前記ＰＭＯＳ選択トランジスタに直列的に接続されるＰＭＯＳフローティングゲートトランジスタとを含んでなることを特徴とする電気的プログラマブルロジックデバイス。
【請求項２】
前記ＰＭＯＳ選択トランジスタは、更に前記選択ゲート電極の下に設けられるゲート酸化膜を含むことを特徴とする請求項１記載の電気的プログラマブルロジックデバイス。
【請求項３】
前記ＰＭＯＳフローティングゲートトランジスタは、更に前記Ｐ＋ドーピングフローティングゲートの下に設けられるフローティングゲート酸化膜を含むことを特徴とする請求項１記載の電気的プログラマブルロジックデバイス。
【請求項４】
書込み操作を行う時に、ホットエレクトロンが前記Ｐ＋ドーピングフローティングゲートに注入され、前記Ｐ＋ドーピングフローティングゲートの中にある自由正孔と再結合し、固定のマイナスイオン電荷を生じることによって、前記電気的プログラマブルロジックデバイスのデータ保持能力を改善することを特徴とする請求項１記載の電気的プログラマブルロジックデバイス。
【請求項５】
不揮発性メモリセルであって、
ワード線に電気的に接続される選択ゲートと、ソース線に電気的に接続される第一ソースドーピング領域と、第一ドレインドーピング領域とを含むＭＯＳ選択トランジスタと、
フローティングゲートと、前記第一ドレインドーピング領域に電気的に接続される第二ソースドーピング領域と、ビット線に電気的に接続される第二ドレインドーピング領域とを含み、かつ前記第二ソースドーピング領域と前記第二ドレインドーピング領域がフローティングゲートチャンネルを定義し、前記ＭＯＳ選択トランジスタに直列的に接続されるＭＯＳフローティングゲートトランジスタとを含み、
前記ＭＯＳフローティングゲートトランジスタがチャンネルホットエレクトロンモードによって書き込まれる時に、前記ＭＯＳフローティングゲートトランジスタのフローティングゲートがＰ型ドーパントにドーピングされ、前記ＭＯＳフローティングゲートトランジスタがチャンネルホット正孔モードによって書き込まれる時に、前記ＭＯＳフローティングゲートトランジスタのフローティングゲートがＮ型ドーパントにドーピングされることを特徴とする不揮発性メモリセル。
【請求項６】
前記ＭＯＳ選択トランジスタは、更に前記選択ゲート電極の下に設けられるゲート酸化膜を含むことを特徴とする請求項５記載の不揮発性メモリセル。
【請求項７】
前記ＭＯＳフローティングゲートトランジスタは、更に前記フローティングゲートの下に設けられるフローティングゲート酸化膜を含むことを特徴とする請求項５記載の不揮発性メモリセル。
【請求項８】
前記不揮発性メモリセルは、標準のＣＭＯＳ工程で生産できることを特徴とする請求項５記載の不揮発性メモリセル。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置とその操作方法に関し、特に単層多結晶不揮発性メモリに関する。
【０００２】
【従来の技術】
不揮発性メモリは、電源を切っても、メモリの中にあるデータを保つ長所を具え、すでに多くの情報、通信及び消費者向け電子商品の中に必要されるデバイスである。携帯情報端末と携帯電話のようなモバイル電子商品の要求が増えることにつれ、消去可能なプログラマブル読み出し専用メモリとフラッシュメモリ及びロジック回路を具えるエンベディドチップとシステムオンチップとの要求も増えてきた。そのために、消去可能なプログラマブル読み出し専用メモリは、ＣＭＯＳ工程との互換性があり、低消費電力、高書込み率、低コスト、高データ保持能力、高集積度の方向に向かって開発され、今後の商品の要求に合致するようになる。なかでも、不揮発性メモリのデータ保持能力については、デバイスのサイズが段々小さくなるにしたがって、フローティングゲートの酸化膜の厚さも段々薄くなり、フローティングゲートの中に記憶されるキャリア（例えば、正孔或いは電子）が失なわれやすい。
【０００３】
図１は、従来技術による単層多結晶シリコンメモリセル１０の断面図である。図１のように、従来技術による単層多結晶シリコンメモリセル１０は、ＮＭＯＳ構造２８とＰＭＯＳ構造３０を含み、両者が絶縁酸化膜２４を介して、分けられる。ＮＭＯＳ構造２８は、Ｐ型基板１２の上に形成され、第一フローティングゲート３２とＮ＋ソースドーピング領域１４とＮ＋ドレインドーピング領域１６を含む。ＰＭＯＳ構造３０は、Ｎ型ウエル１８の上に形成され、第二フローティングゲート３４とＰ＋ソースドーピング領域２０とＰ＋ドレインドーピング領域２２を含む。その他、Ｐ＋ソースドーピング領域２０と隣接する一側に高濃度のＮ型チャンネルストップ領域３８を注入し、前記Ｎ型チャンネルストップ領域３８が第二フローティングゲート３４の下に設けられる。第一フローティングゲート３２と第二フローティングゲート３４は、フローティングゲート導線３６を介して、互いに接続されることによって、第一フローティングゲート３２と第二フローティングゲート３４を同一の電位に維持させる。第一フローティングゲート３２がコントロールゲートの電圧に対応した電位を生じる時に、第二フローティングゲート３４は、フローティングゲート導線３６との繋がりによって、第一フローティングゲート３２と同一の電位になり、更にＰ＋ソースドーピング領域２０とＮ型チャンネルストップ領域３８の空乏層を通ることから生じる加速電子を吸引することによって、電子を第二フローティングゲート３４の中に束縛する。
【０００４】
従来技術による単層多結晶シリコンメモリセル１０は、以下の欠点がある。まず、従来技術による単層多結晶シリコンメモリセル１０は、ＰＭＯＳトランジスタ３０とＮＭＯＳトランジスタ２８から構成され、チップの単位面積が大きい。つぎに、従来技術による単層多結晶シリコンメモリセル１０は、Ｎ型チャンネルストップ領域３８が必要である。更に従来技術による単層多結晶シリコンメモリセル１０は、フローティングゲート導線３６で第一フローティングゲート３２と第二フローティングゲート３４を電気的に接続することが必要である。その他、ＮＭＯＳトランジスタ２８とＰＭＯＳトランジスタ３０との間は、フィールド酸化層２４で隔離することが必要である。上に述べたことからわかるように、従来技術による単層多結晶シリコンメモリセル１０は、チップが大きい面積を占め、構造が複雑であるので、製造コストと製造の困難さを増やし、もっと改善することが必要である。
【０００５】
【発明が解決しようとする課題】
この発明は、ＣＭＯＳ工程と互換性があり、低消費エネルギーと高書き込み効率と高データ保持能力と高集積度を具える半導体記憶装置を提供することを課題とする。
【０００６】
【課題を解決するための手段】
そこで、本発明者は従来の技術に見られる欠点に鑑み鋭意研究を重ねた結果、Ｐ型基板と、前記Ｐ型基板の中に設けられるＮ型ウエルと、ワード線電圧を印加する選択ゲートと、ソース線電圧を印加する第一Ｐ＋ソースドーピング領域と、第一Ｐ＋ドレインドーピング領域とを含み、前記Ｎ型ウエルの上に形成されるＰＭＯＳ選択トランジスタと、  Ｐ＋ドーピングフローティングゲートと、前記第一Ｐ＋ドレインドーピング領域に電気的に接続される第二Ｐ＋ソースドーピング領域と、ビット線電圧を印加する第二Ｐ＋ドレインドーピング領域とを含み、かつ前記第二Ｐ＋ソースドーピング領域と前記第二Ｐ＋ドレインドーピング領域がフローティングゲートＰ型チャンネルを定義し、前記Ｎ型ウエルの上に形成され、前記ＰＭＯＳ選択トランジスタに直列的に接続されるＰＭＯＳフローティングゲートトランジスタとを含む構造によって課題を解決できる点に着眼し、かかる知見に基づいて本発明を完成させた。
【０００７】
【発明の実施の形態】
図２は、本発明による電気的プログラマブルロジックデバイス１００の断面図であり、図３は、図２の電気的プログラマブルロジックデバイス１００の平面図である。図２と図３によれば、電気的プログラマブルロジックデバイス１００は、ＰＭＯＳトランジスタ１０１と、共用されるＰ＋ドーピング領域２０２を介して、ＰＭＯＳトランジスタ１０１に直列に接続されるＰＭＯＳトランジスタ１０２とを含む。ＰＭＯＳトランジスタ１０１とＰＭＯＳトランジスタ１０２がＮ型ウエル１１０の上に形成される。Ｎ型ウエル１１０がＰ型半導体基板１０００の上に形成される。ＰＭＯＳトランジスタ１０１は、選択ゲート３０１と、Ｐ＋ソースドーピング領域２０１と、ＰＭＯＳトランジスタ１０２と共用されるＰ＋ドーピング領域２０２とを含む。ＰＭＯＳトランジスタ１０２は、フローティングゲートトランジスタであり、Ｐ＋ドーピング多結晶シリコンフローティングゲート３０２と、Ｐ＋ドレインドーピング領域２０３と、ＰＭＯＳトランジスタ１０１と共用されるＰ＋ドーピング領域２０２を含む。Ｐ＋ドーピング領域２０２は、同時にＰＭＯＳトランジスタ１０１のドレイン及びＰＭＯＳトランジスタ１０２のソースとして使われ、これによって、直列の二つのトランジスタとなる。本発明のＰ＋ドーピング多結晶シリコンフローティングゲート３０２は、単層多結晶シリコンから形成され、その上には、コントロールゲートがないし必要もない。
【０００８】
図２のように、ＰＭＯＳトランジスタ１０１は、更に選択ゲート３０１の下方に設けられるゲート酸化膜３０１ａを含み、ＰＭＯＳトランジスタ１０２は、更にフローティングゲート３０２の下方に設けられるフローティングゲート酸化膜３０２ａを含む。ＰＭＯＳトランジスタ１０２のＰ＋ドレインドーピング領域２０３は、ビット線（表われていない）と電気的に接続されることによって、電気的プログラマブルロジックデバイス１００にビット線信号を提供する。本発明による電気的プログラマブルロジックデバイス１００は低電圧の下で操作され、フローティングゲート酸化膜３０２ａとゲート酸化膜３０１ａは、ロジック回路の中にあるゲート酸化膜の厚さと同じであるか、或いは必要によっては厚みを増やす。どちらにしても、本発明による電気的プログラマブルロジックデバイス１００は、標準のＣＭＯＳ半導体工程と互換性がある。
【０００９】
図４は、本発明による電気的プログラマブルロジックデバイス１００に書込み操作を行う時の説明図である。図４において、書込み操作を行う時に、ＰＭＯＳトランジスタ１０１の選択ゲート３０１にワード線電圧ＶＳＧを加え、選択ゲート３０１の下方にあるＰチャンネルを開ける。ＰＭＯＳトランジスタ１０１のＰ＋ソースドーピング領域２０１にソース線電圧ＶＳＬを加える。Ｎ型ウエル１１０にウエル電圧ＶＮＷを加える。ＰＭＯＳトランジスタ１０２のＰ＋ドレインドーピング２０３領域にビット線電圧ＶＢＬを加える。ＰＭＯＳトランジスタ１０２のフローティングゲート３０２がフローティング状態である。フローティングゲート３０２は、容量結合の効果によって低電圧が得られ、フローティングゲート３０２の下方にあるＰ型チャンネルが開らき、チャンネルの正孔との衝突によってホットエレクトロンを生じる。ホットエレクトロンは、空乏層の電場によって加速され、フローティングゲート酸化膜３０２ａを越え、フローティングゲート３０２の中に捕まえられる。
【００１０】
図５は、ＰＭＯＳトランジスタ１０２で、ドレイン２０３のＮ型ウエル１１０に対する様々なバイアス電圧（Ｖｄ＝ＶＢＬ−ＶＮＷ）の条件下で、フローティングゲート電圧とゲート電流の関係を示す説明図である。図５に示すように、バイアス電圧Ｖｄ＝−５Ｖの条件の下で、フローティングゲート３０２が容量結合の効果によって−１〜−２Ｖの低電圧ＶＦＧ（ＶＦＧは、ビット線電圧ＶＢＬと、Ｎ型ウエル電圧ＶＮＷとＰＭＯＳトランジスタ１０２のＰ＋ソースドーピング領域２０２に加えられる電圧から組み合わせてなる）を得る。この時、ＰＭＯＳトランジスタ１０２のチャンネルが開いたばかりであり、ゲート電流はもう最大値に近づく。言い換えると、本発明による操作モードで、ゲート電流がドレイン電流に対する値（Ｉｇ／Ｉｄ）は、大きいので、書き込み操作を行う時に、よりよい効果が得られる。
【００１１】
図７は、本発明によるＰ＋多結晶シリコンゲートの電子注入のエネルギー帯を表す説明図である。本発明によるもう一つの特徴は、ＰＭＯＳトランジスタ１０２のフローティングゲート３０２がＰ＋ドーピングであり、ドーピング濃度が１．０×１０１９ｃｍ−３から１．５×１０１９ｃｍ−３まで（ドーパントがホウ素）であることが好ましい。Ｐ＋ドーピング多結晶シリコンフローティングゲート３０２に多数の自由正孔があるので、ホットエレクトロンがＰ＋ドーピング多結晶シリコンフローティングゲート３０２に注入された後に、先の自由正孔と再結合を行い、イオン化したアクセプタにより負イオン電荷を生じる。これらの負イオン電荷は自由電子と異なるので、自由に動くことができず、かつ多結晶シリコン−酸化膜インターフェースとの距離が遠いので、失なわれにくい。そして、データ記憶が長期化するので、メモリのデータ保持能力をアップする目的が達せられる。
【００１２】
図６は、本発明によるもう一つの好ましい実施例の断面図である。図６に示すように、電気的プログラマブルロジックデバイス６００は、ＮＭＯＳトランジスタ８０１と、共用されるＮ＋ドーピング領域６０２によりＮＭＯＳトランジスタ８０１に直列に接続されるＮＭＯＳトランジスタ８０２とを含む。ＮＭＯＳトランジスタ８０１とＮＭＯＳトランジスタ８０２がＰ型ウエル６１０の上に形成される。Ｐ型ウエル６１０がＮ型半導体基板７００の上に形成される。ＮＭＯＳトランジスタ８０１は、選択ゲート９０１とＮ＋ソースドーピング領域６０１及びＮＭＯＳトランジスタ８０２と共用され、ドレインとされるＮ＋ドーピング領域６０２を含む。ＮＭＯＳトランジスタ８０２は、フローティングゲートトランジスタであり、Ｎ＋ドーピング多結晶シリコンフローティングゲート９０２と、Ｎ＋ドレインドーピング領域６０３及びＮＭＯＳトランジスタ８０１と共用されるＮ＋ドーピング領域６０２とを含む。Ｎ＋ドーピング領域６０２は、同時にＮＭＯＳトランジスタ８０１のドレインとＮＭＯＳトランジスタ８０２のソースとされ、それにより二つの直列のトランジスタとなる。本発明によるフローティングゲート９０２は、単層多結晶シリコンから形成され、上方にコントロールゲートがないし、必要もない。ＮＭＯＳトランジスタ８０２のフローティングゲート９０２はＮ＋ドーピングである。Ｎ＋ドーピング多結晶シリコンフローティングゲート９０２には、多数の自由電子があるので、ホットな自由正孔がＮ＋ドーピング多結晶シリコンフローティングゲート９０２に注入された後に、先に自由電子と再結合し、これにより正イオン電荷を生じる。これらの正イオン電荷は自由正孔と異なるので、自由に動きができず、かつ多結晶シリコン−酸化膜インターフェースとの距離が遠いので、失なわれにくい。そして、データ記憶が長期化するので、メモリのデータ保持能力をアップする目的が達せられる。
【００１３】
以上は、この発明の好ましい実施例であって、この発明の実施の範囲を限定するものではない。よって、当業者のなし得る修正、もしくは変更であって、この発明の精神の下においてなされ、この発明に対して均等の効果を有するものは、いずれもこの発明の特許請求の範囲に属するものとする。
【００１４】
【発明の効果】
従来技術による電気的プログラマブルロジックデバイスと比べて、本発明による電気的プログラマブルロジックデバイスは、低電圧の下で操作でき、又は独特の設計によりＰＭＯＳトランジスタ１０２は、チャンネルが開いたばかりの時に、フローティングゲート電流がもう最大値に近づく。本発明による動作モードの下では、ゲート電流のドレイン電流に対する比の値（Ｉｇ／Ｉｄ）は、比較的に大きいので、省エネルギーの長所を備え、更に書き込む時に、よりよい効率が得られ、書き込む時間を短縮する。本発明は、直列に接続される二つのＰＭＯＳトランジスタを使うので、大幅にチップの使用面積を減らし、高集積度メモリの分野に使われることができる。又は、本発明は、構造が簡単であり、従来技術によるＣＭＯＳ工程と互換性があり、製造コストが下がり、システムオンチップに適する。書込み操作でチャンネルホットエレクトロン注入を採用する場合には、Ｐ＋ドーピング多結晶シリコンフローティングゲートを使い、書込み操作でチャンネル正孔注入を採用する場合には、Ｎ＋ドーピング多結晶シリコンフローティングゲートを使うので、イオン電荷がデータを記憶する時間が比較的に長く、メモリのデータ保持能力を上げることができる。
【図面の簡単な説明】
【図１】従来技術による単層多結晶シリコンメモリセルの断面図である。
【図２】本発明による電気的プログラマブルロジックデバイスの断面図である。
【図３】図２の電気的プログラマブルロジックデバイスの平面図である。
【図４】電気的プログラマブルロジックデバイスが書込み操作を行う説明図である。
【図５】ＰＭＯＳトランジスタにおいて、ドレインがＮ型ウエルに対しバイアスされる様々な条件の下（Ｖｄ＝ＶＢＬ−ＶＮＷ）で、フローティングゲート電圧とゲート電流の関係を表す説明図である。
【図６】本発明によるもう一つの好ましい実施例の断面図である。
【図７】本発明によるＰ＋多結晶シリコンゲートの電子注入のエネルギー帯を表す説明図である。
【符号の説明】
１０  単層多結晶シリコンメモリセル
１２  Ｐ型基板
１４、６０１  Ｎ＋ソースドーピング領域
１６、６０３  Ｎ＋ドレインドーピング領域
１８  Ｎ型イオンウエル
２０、２０１  Ｐ＋ソースドーピング領域
２２、２０３  Ｐ＋ドレインドーピング領域
２４  フィールド酸化膜
２８、８０１、８０２  ＮＭＯＳトランジスタ
３０、１０１、１０２  ＰＭＯＳトランジスタ
３２  第一フローティングゲート
３４  第二フローティングゲート
３６  フローティングゲート導線
３８  Ｎ型チャンネル阻止領域
１００、６００  電気的プログラマブルロジックデバイス
１１０  Ｎ型ウエル
２０２  Ｐ＋ドーピング領域
３０１、９０１  選択ゲート
３０２  Ｐ＋ドーピング多結晶シリコンフローティングゲート
６０２  Ｎ＋ドーピング領域
６１０  Ｐ型ウエル
９０２  Ｎ＋ドーピング多結晶シリコンフローティングゲート
７００  Ｎ型半導体基板
１０００  Ｐ型半導体基板
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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