(57)【要約】【課題】電源の再投入の有無や電源の立ち上がり速度に拘わらず安定してリセットパルスを発生できるパワーオンリセット回路を提供する。【解決手段】電源電圧が所定電圧以上に上昇したことを検知して第１内部ノードＮ２６の論理レベルを第１レベルから第２レベルに変化させる電源電圧検出回路２０、第１内部ノードＮ２６が第１レベル時にコンデンサ３４を放電し、第２レベル時に抵抗３３を介して充電するコンデンサ充放電回路３０、電源電圧が所定電圧以上に上昇する前に第１出力電圧を出力し、電源電圧が所定電圧以上に上昇した後にコンデンサ３４が充電レベル検出電圧以上に充電されたことを検出して第２出力電圧を出力するリセットパルス発生回路４０を備え、コンデンサ充放電回路３０は、第１内部ノードＮ２６の論理レベルに拘わらず、電源電圧が下降した場合にそれに追従してコンデンサ３４を放電させる放電回路３５を備える。【選択図】  図１
2004328179.tif 000002
【特許請求の範囲】
【請求項１】
電源電圧が所定電圧以上に上昇したことを検知して第１内部ノードの論理レベルを第１レベルから第２レベルに変化させる電源電圧検出回路と、
前記電源電圧検出回路の前記第１内部ノードの論理レベルが前記第１レベルの場合にコンデンサを放電し、前記論理レベルが前記第２レベルの場合に前記コンデンサを、抵抗を介して充電するコンデンサ充放電回路と、
前記電源電圧が前記所定電圧以上に上昇する前に、出力ノードに第１出力電圧を出力し、前記電源電圧が前記所定電圧以上に上昇した後に、前記コンデンサの充電レベルが充電レベル検出電圧以上となったことを検出して前記出力ノードに第２出力電圧を出力するリセットパルス発生回路と、を備えてなり、
前記コンデンサ充放電回路は、前記第１内部ノードの論理レベルに拘わらず、前記電源電圧が下降した場合に、それに追従して前記コンデンサを放電させる放電回路を備えていることを特徴とするパワーオンリセット回路。
【請求項２】
前記リセットパルス発生回路は、前記出力ノードに前記第２出力電圧を出力するとともに前記充電レベル検出電圧の設定値を低下させることを特徴とする請求項１に記載のパワーオンリセット回路。
【請求項３】
前記リセットパルス発生回路が前記第２出力電圧を出力した後に、前記電源電圧検出回路において発生する直流電流経路を遮断する低電力化回路を備えることを特徴とする請求項１または２に記載のパワーオンリセット回路。
【請求項４】
前記電源電圧検出回路は、前記電源電圧を供給する電源ラインと第２内部ノード間に設けられた前記電源ラインから前記第２内部ノードに対して順方向となる第１ダイオード回路と、前記第２内部ノードと接地電位を供給するグランドライン間に設けられた第１プルダウン回路と、前記第１内部ノードと前記電源ライン間に設けられた前記第１内部ノードの論理レベルに前記第１レベルを与える第１プルアップ回路と、前記第１内部ノードと前記グランドライン間に設けられた前記第２内部ノードの電圧レベルにより電流駆動能力が制御される第２プルダウン回路を備えてなり、
前記電源電圧が所定電圧以上に上昇した場合、前記第２内部ノードの電圧が前記第１ダイオード回路と前記第１プルダウン回路の回路特性で定まる前記所定電圧より低電圧の所定の閾値電圧以上となり、前記第２プルダウン回路の電流駆動能力が増大して前記内部出力ノードの論理レベルが前記第２レベルに変化することを特徴とする請求項１または２に記載のパワーオンリセット回路。
【請求項５】
前記リセットパルス発生回路が前記第２出力電圧を出力した後に、前記電源電圧検出回路の前記第１プルダウン回路と前記第１プルアップ回路の電流経路を遮断する低電力化回路を備えることを特徴とする請求項４に記載のパワーオンリセット回路。
【請求項６】
前記コンデンサ充放電回路は、前記電源電圧を供給する電源ラインと接地電位を供給するグランドライン間に、前記第１内部ノードの電圧レベルにより電流駆動能力が制御される第２プルアップ回路と前記抵抗と前記第１内部ノードの電圧レベルにより電流駆動能力が制御される第３プルダウン回路を直列に接続し、前記抵抗と前記第３プルダウン回路の接続点である第３内部ノードと前記グランドライン間に前記コンデンサを接続し、前記電源ラインと前記第３内部ノード間に前記第３内部ノードから前記電源ラインに向けて順方向となる前記放電回路を形成する第３ダイオード回路を接続してなることを特徴とする請求項１〜５の何れか１項に記載のパワーオンリセット回路。
【請求項７】
前記リセットパルス発生回路は、前記コンデンサの前記充電レベルを入力電圧として、その否定論理レベルを出力するインバータ回路を初段に有し、前記インバータ回路にヒステリシス特性を付与するトランジスタを備えていることを特徴とする請求項１〜６の何れか１項に記載のパワーオンリセット回路。
【請求項８】
前記コンデンサ充放電回路は、前記コンデンサの容量値と前記抵抗の抵抗値の少なくとも何れか一方を変更可能に構成され、
前記リセットパルス発生回路は、前記充電レベル検出電圧と前記コンデンサの容量値と前記抵抗の抵抗値で定まる長さ以上のパルス幅で前記第１出力電圧を出力することを特徴とする請求項１〜７の何れか１項に記載のパワーオンリセット回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電源投入時の電源電圧の上昇を検知してリセットパルスを発生するパワーオンリセット回路に関し、特に、半導体集積回路内に同集積回路内の他の回路を電源投入時にリセットするために設けられるパワーオンリセット回路に関する。
【０００２】
【従来の技術】
従来のパワーオンリセット回路は、充電用コンデンサと、抵抗または定電流源とで構成されるコンデンサ充電回路を備え、電源投入時にリセットパルスを発生する。ところが、このコンデンサ充電回路のみからなるパワーオンリセット回路では、電源電圧の立ち上がり速度が、コンデンサの充電の時定数よりも遅い場合に、リセットパルスを発生しないという問題点があった。この問題に対処する技術としては、例えば、下記の特許文献１、２に開示されているものがあった。
【０００３】
特許文献１に開示されているパワーオンリセット回路は、電源電圧を入力電圧とし、それが予め設定された電圧を越えたことに応答して、その予め設定された電圧を出力し、入力電圧が予め設定された電圧以下のときにはこの入力電圧を出力する電圧制御手段と、その電圧制御手段の出力電圧を入力とし、電圧制御手段の入力電圧と予め設定された電圧との差が、所定の値に達したことに応答し、所定のパルスを出力するパルス発生回路とを備えている。
【０００４】
特許文献２に開示されているパワーオンリセット回路は、電圧検知手段及び遮断手段を有し、遮断手段がオン状態のときに電源電圧の投入を検知する電源電圧検知回路と、検知電圧に基づき導通する導通手段、導通手段を介して時定数に基づく充電を行うコンデンサ、及び、放電手段を有するコンデンサ充電時定数回路と出力回路とを設け、且つ、コンデンサの電圧を帰還電圧として遮断手段に与える構成にしてリセットパルスを発生させている。
【０００５】
【特許文献１】
特開平６−１９６９８９号公報
【特許文献２】
特開平１１−６８５３９号公報
【０００６】
【発明が解決しようとする課題】
しかしながら、従来のパワーオンリセット回路では、以下のような問題があった。図３、図４は、従来のパワーオンリセット回路の具体的な回路例を示す回路図であり、上記の特許文献１、２に夫々示されたものである。
【０００７】
特許文献１に具体的に示されたパワーオンリセット回路は、図３に示すように、電源電圧Ｖｃｃにソースが接続されたエンハンスメント型ＰＭＯＳ５１と、ＰＭＯＳ５１のドレインとグランドＧＮＤとの間に接続された電圧制御回路５２とを備えている。電圧制御回路５２は、ドレインがＰＭＯＳ５１のドレインに接続されたデプレッション型ＮＭＯＳ５２ａと、ＮＭＯＳ５２ａのゲートとソースが、ゲート及びドレインに接続されたエンハンスメント型ＮＭＯＳ５２ｂとを有している。電圧制御回路５２の出力には、エンハンスメント型ＮＭＯＳ５４のドレインとパルス生成部５３が接続されている。パルス生成部５３は、電源電圧Ｖｃｃにソースが接続されたエンハンスメント型ＰＭＯＳ５３ａと、ＰＭＯＳ５３ａとグランドＧＮＤとの間に接続されたコンデンサ５３ｂと、ＰＭＯＳ５３ａ及びコンデンサ５３ｂの接続点に入力が接続されたインバータ５３ｃとを備えている。パルス生成部５３のインバータ５３ｃの出力は、パワーオンリセット回路の出力となると共にインバータ５５に接続されている。インバータ５５の出力が、ＰＭＯＳ５１のゲートとＮＭＯＳ５４のゲートに接続されている。この特許文献１に示されたパワーオンリセット回路は、電源投入後に電源を再投入した場合、コンデンサの放電手段がなくコンデンサの放電が確実に行えず回路が正常に動作しないため常に或る一定期間以上、電源の再投入までに間を空けないと、正常なリセットパルスを発生できないという問題があった。
【０００８】
特許文献２に具体的に示されたパワーオンリセット回路は、図４に示すように、電源電圧検知回路６０とコンデンサ充電時定数回路７０と出力回路７５とを備えている。電源電圧検知回路６０は、電源電圧Ｖｃｃにソースが接続された遮断手段であるトランジスタのＰＭＯＳ６１と、ＰＭＯＳ６１のドレインとグランドＧＮＤとの間に直列に接続された電圧検知手段であるダイオードを形成するＰＭＯＳ６２及びＰＭＯＳ６３とを、備えている。ＰＭＯＳ６１のドレインにＰＭＯＳ６２のソースが接続され、ＰＭＯＳ６２のドレインは、ＰＭＯＳ６３のソースに接続されると共にＰＭＯＳ６２のゲートに接続される。ＰＭＯＳ６３のゲート及びドレインはグランドＧＮＤに接続される。ＰＭＯＳ６１のドレインとＰＭＯＳ６２のソースとの接続点であるノードＮ６０が、この電源電圧検知回路６０の出力になっている。コンデンサ充電時定数回路７０は、コンデンサ７３と前記電源電圧検出回路６０の出力であるノードＮ６０がゲートに接続されると共にソースが電源電圧Ｖｃｃに接続された導通手段であるＰＭＯＳ７１と、ゲートが電源電圧Ｖｃｃに接続された放電手段であるＰＭＯＳ７２とを備えている。ＰＭＯＳ７１のドレインとＰＭＯＳ７２のソースとコンデンサ７３の接続点がノードＮ７０であり、コンデンサ充電時定数回路７０の出力となりＰＭＯＳ６１のゲートに接続されると共にインバータ７５の入力に接続される。インバータ７５は、電源電圧検知回路６０及びコンデンサ充電時定数回路７０と同様に、電源電圧Ｖｃｃで駆動され、インバータ７５の出力から、リセットパルスが出力される構成になっている。この特許文献２に開示されたパワーオンリセット回路は、インバータ７５の閾値電圧付近でノードＮ７０の電圧が変動した場合安定したリセットパルスが出力されないという問題があった。
【０００９】
本発明は、上記問題点に鑑みてなされたもので、その目的は、電源の再投入の有無や電源の立ち上がり速度に拘わらず安定してリセットパルスを発生できるパワーオンリセット回路を提供することにある。
【００１０】
【課題を解決するための手段】
この目的を達成するための本発明に係るパワーオンリセット回路は、電源電圧が所定電圧以上に上昇したことを検知して第１内部ノードの論理レベルを第１レベルから第２レベルに変化させる電源電圧検出回路と、前記電源電圧検出回路の前記第１内部ノードの論理レベルが前記第１レベルの場合にコンデンサを放電し、前記論理レベルが前記第２レベルの場合に前記コンデンサを、抵抗を介して充電するコンデンサ充放電回路と、前記電源電圧が前記所定電圧以上に上昇する前に、出力ノードに第１出力電圧を出力し、前記電源電圧が前記所定電圧以上に上昇した後に、前記コンデンサの充電レベルが充電レベル検出電圧以上となったことを検出して前記出力ノードに第２出力電圧を出力するリセットパルス発生回路とを備えてなり、前記コンデンサ充放電回路が、前記第１内部ノードの論理レベルに拘わらず、前記電源電圧が下降した場合に、それに追従して前記コンデンサを放電させる放電回路を備えていることを第１の特徴とする。
【００１１】
当該第１の特徴において、より具体的には、前記電源電圧検出回路は、前記電源電圧を供給する電源ラインと第２内部ノード間に設けられた前記電源ラインから前記第２内部ノードに対して順方向となる第１ダイオード回路と、前記第２内部ノードと接地電位を供給するグランドライン間に設けられた第１プルダウン回路と、前記第１内部ノードと前記電源ライン間に設けられた前記第１内部ノードの論理レベルに前記第１レベルを与える第１プルアップ回路と、前記第１内部ノードと前記グランドライン間に設けられた前記第２内部ノードの電圧レベルにより電流駆動能力が制御される第２プルダウン回路を備えてなり、前記電源電圧が所定電圧以上に上昇した場合、前記第２内部ノードの電圧が前記第１ダイオード回路と前記第１プルダウン回路の回路特性で定まる前記所定電圧より低電圧の所定の閾値電圧以上となり、前記第２プルダウン回路の電流駆動能力が増大して前記内部出力ノードの論理レベルが前記第２レベルに変化することを特徴とし、更に、前記コンデンサ充放電回路は、前記電源電圧を供給する電源ラインと接地電位を供給するグランドライン間に、前記第１内部ノードの電圧レベルにより電流駆動能力が制御される第２プルアップ回路と前記抵抗と前記第１内部ノードの電圧レベルにより電流駆動能力が制御される第３プルダウン回路を直列に接続し、前記抵抗と前記第３プルダウン回路の接続点である第３内部ノードと前記グランドライン間に前記コンデンサを接続し、前記電源ラインと前記第３内部ノード間に前記第３内部ノードから前記電源ラインに向けて順方向となる前記放電回路を形成する第３ダイオード回路を接続してなることを特徴とする。
【００１２】
上記第１の特徴の本発明に係るパワーオンリセット回路によれば、電源投入後に電源を切って再投入した場合に、最初の電源投入時にコンデンサに充電された電荷が残ったまま電源電圧レベルがグランドレベル（接地電位０Ｖ）まで低下しても、コンデンサ充放電回路に、第１内部ノードの論理レベルが第１レベルとなってコンデンサを放電する第１放電経路と、放電回路による第２放電経路があるので、第１放電経路による放電が十分に完了しない間に電源電圧が０Ｖにまで低下した後も、第１内部ノードの論理レベルの如何に依らず第２放電経路により確実にコンデンサの放電が行える。この結果、電源の再投入後に電源電圧が所定電圧以上に上昇すると、電源電圧検出回路が第１内部ノードの論理レベルを第１レベルから第２レベルに変化させ、コンデンサ充放電回路が再度抵抗を介してコンデンサの充電を開始し、リセットパルス発生回路が、この充電レベルを検知して、充電レベル検出電圧と当該抵抗の抵抗値とコンデンサの容量値で決まる所定のパルス幅のリセットパルスを確実に出力することができる。つまり、本発明に係るパワーオンリセット回路によれば、電源の再投入の有無に拘わらず安定してリセットパルスを発生できるのである。
【００１３】
更に、本発明に係るパワーオンリセット回路は、前記リセットパルス発生回路は、前記出力ノードに前記第２出力電圧を出力するとともに前記充電レベル検出電圧の設定値を低下させることを第２の特徴とする。より具体的には、この第２の特徴において、前記リセットパルス発生回路は、前記コンデンサの前記充電レベルを入力電圧として、その否定論理レベルを出力するインバータ回路を初段に有し、前記インバータ回路にヒステリシス特性を付与するトランジスタを備えている。
【００１４】
上記第２の特徴の本発明に係るパワーオンリセット回路によれば、一旦リセットパルスが第２出力電圧に遷移した後、通常、このリセットパルスによってリセットされる複数の回路が同時にそのリセット動作を開始することから、電源及びグランドライン上の寄生誘導成分によって発生するＡＣノイズによって見かけ上の電源電圧が変動するおそれがあるが、かかる電源電圧変動によるリセットパルスの出力が不安定になるのを防止できる。つまり、一旦第２出力電圧に遷移したリセットパルスの出力が第１出力電圧に戻り、第１出力電圧と第２出力電圧間でのチャタリング等の発生を防止できる。特に、電源電圧の立ち上がりが緩慢な場合に効果的である。
【００１５】
また、本発明に係るパワーオンリセット回路は、前記リセットパルス発生回路が前記第２出力電圧を出力した後に、前記電源電圧検出回路において発生する直流電流経路を遮断する低電力化回路を備えることを第３の特徴とする。この第３の特徴において、より具体的には、前記リセットパルス発生回路は、前記第２出力電圧を出力した後に、前記電源電圧検出回路の前記第１プルダウン回路と前記第１プルアップ回路の電流経路を遮断する低電力化回路を備える。
【００１６】
上記第３の特徴の本発明に係るパワーオンリセット回路によれば、リセットパルス発生過程において発生する直流電流経路をリセットパルス発生後において遮断することで、電源投入初期にのみ必要な直流電流を消費し、リセットパルス発生後の長期間は無駄な電力消費を節減することができ、回路全体の低消費電力化を図ることができる。
【００１７】
【発明の実施の形態】
本発明に係るパワーオンリセット回路（以下、適宜「本発明回路」という。）の一実施の形態につき、図面に基づいて説明する。
【００１８】
図１に示すように、本発明回路は、電源電圧検出回路２０、コンデンサ充放電回路３０、リセットパルス発生回路４０、低電力化回路１０により構成される。
【００１９】
電源電圧検出回路２０は、電源電圧Ｖｃｃが所定電圧Ｖ０以上に上昇したことを検知して第１内部ノードＮ２６の論理レベルを高レベル（第１レベル）から低レベル（第２レベル）に変化させる。より具体的には、図１に示すように、電源電圧検出回路２０は、３つのＰ型ＭＯＳＦＥＴ（以下、「ＰＭＯＳ」を記す。）２１、２３、２８と３つのＮ型ＭＯＳＦＥＴ（以下、「ＮＭＯＳ」を記す。）２２、２４、２５より構成される。ＰＭＯＳ２１は、ソースと電源電圧を本発明回路に供給する電源ラインＶＣＣ、ドレイン及びゲートと第２内部ノードＮ２７を夫々接続して電源ラインＶＣＣから第２内部ノードＮ２７に対して順方向となる第１ダイオード回路を形成している。ＮＭＯＳ２２は、ソースと接地電位を供給するグランドラインＧＮＤ、ドレインと第２内部ノードＮ２７、ゲートと低電力化回路１０のノードＮ１４を夫々接続して第１プルダウン回路を形成している。ＮＭＯＳ２５は、ソース及びゲートとグランドラインＧＮＤ、ドレインと第２内部ノードＮ２７を夫々接続してグランドラインＧＮＤから第２内部ノードＮ２７に対して順方向となるダイオード回路を形成している。ＰＭＯＳ２８は、ソースと電源ラインＶＣＣ、ドレインと第１内部ノードＮ２６、ゲートと低電力化回路１０のノードＮ１３を夫々接続して第１内部ノードＮ２６の論理レベルに高レベルを与える第１プルアップ回路を形成している。ＰＭＯＳ２３は、ソース及びゲートと電源ラインＶＣＣ、ドレインと第１内部ノードＮ２６夫々接続して第１内部ノードＮ２６から電源ラインＶＣＣに対して順方向となる第２ダイオード回路を形成している。ＮＭＯＳ２４は、ソースとグランドラインＧＮＤ、ドレインと第１内部ノードＮ２６、ゲートと第２内部ノードＮ２７を夫々接続して第１内部ノードＮ２６の論理レベルに低レベルを与える第２プルダウン回路を形成している。
【００２０】
ここで、ＮＭＯＳ２５とＰＭＯＳ２３は常時はオフ状態であり、通常の回路動作に対して論理的な影響を及ぼすものではないが、夫々第２内部ノードＮ２７と第１内部ノードＮ２６のフローティング状態における電位を定める働きを有する。
【００２１】
コンデンサ充放電回路３０は、電源電圧検出回路２０の第１内部ノードＮ２６の論理レベルが高レベルの場合にコンデンサ３４を放電し、当該論理レベルが低レベルの場合に当該コンデンサ３４を、抵抗３３を介して充電するように構成され、また、当該論理レベルに拘わらず、電源電圧Ｖｃｃが下降した場合に、それに追従してコンデンサ３４を放電させる放電回路を備えている。具体的には、図１に示すように、電源ラインＶＣＣとグランドラインＧＮＤ間に、ＰＭＯＳ３１、抵抗３３、ＮＭＯＳ３２を記載順に直列に接続し、抵抗３３とＮＭＯＳ３２の接続点である第３内部ノードＮ３６とグランドラインＧＮＤ間にコンデンサ３４を接続している。つまり、ＰＭＯＳ３１のソースと電源ラインＶＣＣ、ＰＭＯＳ３１のドレインと抵抗３３の一方端、抵抗３３の他方端とＮＭＯＳ３２のドレイン、ＮＭＯＳ３２のソースとグランドラインＧＮＤ、ＰＭＯＳ３１とＮＭＯＳ３２の各ゲートを第１内部ノードＮ２６に接続している。これにより、ＰＭＯＳ３１は第１内部ノードＮ２６の電圧レベルＶ２６により電流駆動能力が制御される第２プルアップ回路として、ＮＭＯＳ３２は第１内部ノードＮ２６の電圧レベルＶ２６により電流駆動能力が制御される第３プルダウン回路として機能する。更に、上記放電回路をＰＭＯＳ３５で構成するに、ソース及びゲートと電源ラインＶＣＣ、ドレインと第３内部ノードＮ３６を夫々接続して第３内部ノードＮ３６から電源ラインＶＣＣに向けて順方向となる第３ダイオード回路を形成している。また、ＰＭＯＳ３５は第３内部ノードＮ３６のフローティング状態における電位を定める働きを有する。
【００２２】
リセットパルス発生回路４０は、電源電圧Ｖｃｃが所定電圧Ｖ０以上に上昇する前に、出力ノードＮ４５に電源電圧Ｖｃｃに等しい第１出力電圧を出力し、電源電圧Ｖｃｃが所定電圧Ｖ０以上に上昇した後に、コンデンサ３４の充電レベルＶ３６が充電レベル検出電圧Ｖ１以上となったことを検出して出力ノードＮ４５にグランドレベルに等しい第２出力電圧（０Ｖ）を出力してリセットパルスを終了する。また、リセットパルス終了後に充電レベル検出電圧Ｖ１の設定値を低下させる。具体的には、図１に示すように、リセットパルス発生回路４０は、３つのＣＭＯＳインバータ４１、４３、４４を備え、インバータ４１は、コンデンサの充電レベルである第３内部ノードＮ３６の電圧Ｖ３６を入力電圧としてその否定論理レベルを出力し、インバータ４３は、インバータ４１の出力電圧を入力電圧としてその否定論理レベルを出力し、インバータ４４は、インバータ４３の出力電圧を入力電圧としてその否定論理レベルである上記第１出力電圧（Ｖｃｃ）または第２出力電圧（０Ｖ）を出力ノードＮ４５に出力する。また、インバータ４１は２つの直列に接続したＰＭＯＳ４１ａ、４１ｂと２つの直列に接続したＮＭＯＳ４１ｃ、４１ｄで構成され、ＰＭＯＳ４１ａのソースと電源ラインＶＣＣ、ＰＭＯＳ４１ａのドレインとＰＭＯＳ４１ｂのソース、ＰＭＯＳ４１ｂのドレインとＮＭＯＳ４１ｃのドレイン、ＮＭＯＳ４１ｃのソースとＮＭＯＳ４１ｄのドレイン、ＮＭＯＳ４１ｄのソースとグランドラインＧＮＤ、ＰＭＯＳ４１ａ、４１ｂ、ＮＭＯＳ４１ｃ、４１ｄの各ゲートが第３内部ノードＮ３６に夫々接続し、ＰＭＯＳ４１ｂのドレインとＮＭＯＳ４１ｃのドレインの接続点がインバータ４１の出力となっている。また、ＮＭＯＳ４１ｃのソースとＮＭＯＳ４１ｄのドレインの接続点とドレイン、グランドラインＧＮＤとソース、インバータ４３の出力とゲートが夫々接続したＮＭＯＳ４２を設けて、インバータ４１にヒステリシス特性を付与している。つまり、初期状態では、ＮＭＯＳ４２はオフ状態でインバータ４１の入力反転レベル（即ち、充電レベル検出電圧Ｖ１）が初期設定値Ｖ１ａであるところ、インバータ４４が出力ノードＮ４５に第２出力電圧（０Ｖ）を出力すると、同じくＮＭＯＳ４２もオン状態になり、ＣＭＯＳインバータ４１のＮＭＯＳ側の電流駆動能力が増加し、その入力反転レベル（閾値電圧）が初期設定値Ｖ１ａから低下してＶ１ｂとなる。
【００２３】
低電力化回路１０は、電源電圧検出回路２０のＰＭＯＳ２８とＮＭＯＳ２２を夫々オフすることにより、電源電圧検出回路２０において発生する直流電流経路を遮断する。具体的には、図１に示すように、低電力化回路１０は２つのＣＭＯＳインバータ１１、１２によりなる。インバータ４４の出力ノードＮ４５をインバータ１１の入力に接続し、インバータ１１の出力（ノードＮ１３）をＰＭＯＳ２８のゲートとインバータ１２の入力に接続し、インバータ１２の出力（ノードＮ１４）をＮＭＯＳ２２のゲートに接続している。これにより、出力ノードＮ４５が第２出力電圧（０Ｖ）となると、インバータ１１は電源電圧Ｖｃｃを出力してＰＭＯＳ２８をオフし、インバータ１２はグランドレベルを出力してＮＭＯＳ２２をオフする。この結果、リセットパルスの論理レベルに応答して電源電圧検出回路２０の直流電流経路を遮断してリセットパルス終了後に第１内部ノードＮ２６の電圧Ｖ２６がグランドレベルまで下がり、コンデンサ充放電回路３０を充電状態に固定するとともに充電電流以外の消費電流を無くし、インバータ４１の入力反転レベル付近で第３内部ノードＮ３６の電圧が変動を抑制し安定したリセットパルスの出力を確実にする。
【００２４】
次に、本発明回路の動作につき、図２（ａ）〜（ｄ）の電圧・電流波形図を参照しつつ説明する。尚、図２（ａ）は電源電圧Ｖｃｃと第２内部ノードの電圧Ｖ２７の電圧波形を示し、図２（ｂ）は第３内部ノードＮ３６の電圧Ｖ３６（コンデンサ３４の充電レベル）とインバータ４１の入力反転レベル（充電レベル検出電圧Ｖ１）の電圧波形を示し、図２（ｃ）はインバータ４４の出力ノードＮ４５の出力電圧Ｖ４５の電圧波形を示し、図２（ｄ）はＮＭＯＳ２４を流れる電流波形を示している。図２（ａ）に示すように、時点ｔ０で電源投入され、電源電圧Ｖｃｃは時点ｔ０から時点ｔ４まで単調に増加し、それ以降は定電圧を維持する場合を想定する。
【００２５】
先ず、電源電圧Ｖｃｃが０Ｖのとき、放電回路となる第３ダイオード回路を構成したＰＭＯＳ３５により、コンデンサ３４に充電されている電荷を電源ラインＶＣＣ側に放電する。この状態から、図２（ａ）に示すように、電源電圧Ｖｃｃが上昇し、ＰＭＯＳ２１の閾値電圧Ｖｔ２１を超えた時点（ｔ１）付近から、第２内部ノードＮ２７の電圧Ｖ２７は、電源電圧ＶｃｃよりＶｔ２１だけ低い電圧値で電源電圧Ｖｃｃの上昇に追従して上昇する。尚、図示しないが、電源電圧ＶｃｃがＮＭＯＳ２２の閾値電圧Ｖｔ２２を超えた時点から第２内部ノードＮ２７に対する第１プルダウン回路としてのＮＭＯＳ２２がオンするため、第２内部ノードＮ２７の電圧Ｖ２７は、電源電圧ＶｃｃよりＶｔ２１だけ低い電圧値より僅かに低電圧となる。しかし、ＮＭＯＳ２２は、電圧Ｖ２７の電圧レベルを安定して電源電圧ＶｃｃよりＶｔ２１以上確実に低下させるためであり、電源電圧Ｖｃｃに対する追従性を確保するためのものであり、その電圧降下分は一定範囲内に抑制されている。
【００２６】
また、インバータ４４の出力ノードＮ４５の第１出力電圧は、図２（ｃ）に示すように、インバータ４３を構成するＰＭＯＳ（図示せず）の閾値電圧を超えた時点（ｔ１）付近から、電源電圧Ｖｃｃに追従して上昇する。
【００２７】
図示しないが、電源電圧ＶｃｃがＰＭＯＳ２８の閾値電圧Ｖｔ２８を超えて上昇すると（おおよそ時点ｔ１以降）、インバータ４４の出力ノードＮ４５の出力電圧が電源電圧Ｖｃｃを出力するので、低電力化回路１０のインバータ１１の出力（ノードＮ１３）はグランドレベル（０Ｖ）を維持し、電源電圧検出回路２０のＰＭＯＳ２８をオンし、第１内部ノードＮ２６の電圧Ｖ２６は電源電圧Ｖｃｃに追従して上昇する。
【００２８】
更に、電源電圧Ｖｃｃが  （Ｖｔ２１＋Ｖｔ２４）より僅かに高電圧の電圧値Ｖ０を超えた時点（ｔ２）付近から、第２内部ノードＮ２７の電圧Ｖ２７がＮＭＯＳ２４の閾値電圧Ｖｔ２４を超えて上昇するのでＮＭＯＳ２４がオンし、図２（ｄ）に示すように、ＰＭＯＳ２８を介して電源ラインＶＣＣからグランドラインＧＮＤへの直流電流経路を形成して電流を流すとともに、第１内部ノードＮ２６の電圧Ｖ２６を低下させる。ここで、ＰＭＯＳ２８は、ＮＭＯＳ２４がオンするまでの間、第１内部ノードＮ２６の電圧を電源電圧Ｖｃｃまたはその近傍に維持するためのもので、大きな電流駆動能力は必要なく、そのため、ＮＭＯＳ２４がＰＭＯＳ２８より大きな電流駆動能力（低いオン抵抗）であれば、ＮＭＯＳ２４がオンすると第１内部ノードＮ２６の電圧Ｖ２６は低下する。但し、電圧Ｖ２６が低下すると、ＰＭＯＳ２８のドレイン電圧が大きくなりその電流駆動能力も増大するため、電圧Ｖ２６は完全にグランドレベルまでは低下しない。
【００２９】
ここで、第１内部ノードＮ２６の電圧Ｖ２６の低下に伴い、コンデンサ充放電回路３０のＰＭＯＳ３１がオンし、ＮＭＯＳ３２がオフする。尚、電源電圧Ｖｃｃの上昇がＰＭＯＳ２１の閾値電圧Ｖｔ２１とＮＭＯＳ２４の閾値電圧Ｖｔ２４との合計（Ｖｔ２１＋Ｖｔ２４）を超えるまでの期間（時点ｔ２まで）はコンデンサ３４に放電されずに残っている充電電荷を、ＮＭＯＳ３２を介して完全に放電する。
【００３０】
ＰＭＯＳ３１がオンし、ＮＭＯＳ３２がオフすると、抵抗３３とコンデンサ３４の時定数に基づいてコンデンサ３４を充電する。第３内部ノードＮ３６の電圧Ｖ３６は、図２（ｂ）に示すように、時点ｔ２を越えた後から上昇を開始し、リセットパルス発生回路４０のインバータ４１の入力反転レベル（閾値電圧）Ｖ１（初期設定値はＶ１ａ）に達すると（時点ｔ３）、インバータ４１、４３、４４の各出力レベルが順次反転し、インバータ４４の出力ノードＮ４５の出力電圧Ｖ４５は、図２（ｃ）に示すように、第１出力電圧（Ｖｃｃ）から第２出力電圧（０Ｖ）に遷移し、出力電圧Ｖ４５が電源電圧Ｖｃｃに追従して上昇して開始されたリセットパルスの出力が、インバータ４４の出力が第２出力電圧（０Ｖ）に遷移することで終了する。
【００３１】
ここで、上述のように、インバータ４３の出力をＮＭＯＳ４２のゲートに入力してインバータ４１にヒステリシス特性を付与することで、リセットパルス終了後に、入力反転レベル（閾値電圧）が初期設定値Ｖ１ａより低電圧のＶ１ｂに変更される。
【００３２】
インバータ４４のリセットパルス（Ｖ４５）は、パワーオンリセット回路の出力であるとともに低電力化回路１０のインバータ１１にも入力され、  低電力化回路１０はリセットパルスの電圧値Ｖ４５に応答して、電源電圧検出回路２０のＰＭＯＳ２８とＮＭＯＳ２２をオフする。
【００３３】
時点ｔ３以降にＮＭＯＳ２２がオフすると、第２内部ノードＮ２７に係る直流電流経路は、ＰＭＯＳ２１とＮＭＯＳ２２、２５のサブスレッシュホールド電流のみとなり実質的な直流電流は無くなる。よって電圧Ｖ２７の第２内部ノードＮ２７は電源電圧Ｖｃｃ付近まで上昇する。
【００３４】
同様に、時点ｔ３以降にＰＭＯＳ２８がオフすると、第１内部ノードＮ２６に係る直流電流経路は、ＰＭＯＳ２３、２８のサブスレッシュホールド電流のみとなり実質的な直流電流は無くなる。第２内部ノードＮ２７の電圧Ｖ２７はＮＭＯＳ２４をオンさせるので、第１内部ノードＮ２６の電圧はグランドレベル（０Ｖ）まで低下する。これにより、コンデンサ充放電回路３０を充電状態に固定するとともに充電電流以外の消費電流を無くし、インバータ４１の入力反転レベル付近で第３内部ノードＮ３６の電圧が変動を抑制し安定したリセットパルスの出力を確実にする。
【００３５】
以上説明したように、本発明回路は、電源電圧検出回路２０とコンデンサ充放電回路３０とリセットパルス発生回路４０と低電力化回路１０とを備え、電源電圧Ｖｃｃが、（Ｖｔ２１＋Ｖｔ２４）の電圧を超えて上昇したときにコンデンサ充放電回路３０のコンデンサ３４を抵抗３３とコンデンサ３４の時定数に基づいて充電を行うようにしたので、電源電圧Ｖｃｃの立ち上がり速度に拘わらず、リセットパルスを常にインバータ４１の入力反転レベルＶ１（初期設定値Ｖ１ａ）と抵抗３３の抵抗値とコンデンサ３４の容量値で定まるαＣＲ以上発生できる（αは、Ｖ１と時定数ＣＲで決定される値でＶ１が電源電圧Ｖｃｃの１／２である時、ＣＲ積分回路の出力電圧を表す下記の数１に示す式よりα＝０．６９３となる）。尚、数１において、ｅｏとｅｉはそれぞれＣＲ積分回路の出力電圧、入力電圧であり、Ｒは抵抗３３の抵抗値、Ｃはコンデンサ３４の容量値である。
【００３６】
【数１】
2004328179.tif 000003
【００３７】
また、電源電圧検出回路２０の直流電流経路は低電力化回路１０によりリセットパルス終了後に遮断され、それ以降の直流電流の消費を無くする。その上、本発明回路の構成は電源を再投入した場合でも、ＰＭＯＳ３５とＮＭＯＳ３２によりコンデンサ３４の放電を２通りの方法で行いリセットパルスを確実に発生できる。
【００３８】
尚、本発明に係るパワーオンリセット回路は、図１に示す実施の形態の回路構成に限定されるものではなく、電源電圧検出回路２０、コンデンサ充放電回路３０、リセットパルス発生回路４０、低電力化回路１０の一部または全部は、夫々にその技術的思想を逸脱しない範囲で、種々変形して実施することができる。
【００３９】
また、上記実施の形態において、低電力化回路１０を具備した構成を例示したが、低電力化回路１０は必ずしも設けなくても構わない。
【００４０】
また、リセットパルス発生回路４０の初段のインバータ４１にヒステリシス特性を付与する実施形態を例示したが、ヒステリシス特性の実現手法も上記実施の形態に限定されるものではない。また、インバータ４１はヒステリシス特性を有するのが好ましいが、必ずしも付与されなくてもよい。
【００４１】
【発明の効果】
以上詳細に説明したように、本発明によれば、電源投入及び電源投入後の電源の再投入に際し、その立ち上がり速度に拘わらず常にインバータ４１の入力反転レベルＶ１（初期設定値Ｖ１ａ）と抵抗３３の抵抗値とコンデンサ３４の容量値で定まるαＣＲ（Ｒは抵抗３３の抵抗値、Ｃはコンデンサ３４の容量値、αはＶ１と抵抗３３とコンデンサ３４の時定数ＣＲによって決定される。）以上のリセットパルスを発生するパワーオンリセット回路を実現できる。また、本発明に係るパワーオンリセット回路は、必要に応じてコンデンサ充放電回路３０の抵抗３３の抵抗値またはコンデンサ３４の容量値の何れか少なくとも一方を調節することで、リセットパルスの発生時間（パルス幅）を容易に変更することができ、且つ、リセットパルス終了後には、パワーオンリセット回路の直流消費電流を０とすることができる。その上、本発明に係るパワーオンリセット回路は、上記の本発明に特有の特徴的な回路構成とコンデンサ３４の放電を２通りの方法で実行することにより安定したリセットパルス発生を実現できる。
【図面の簡単な説明】
【図１】本発明に係るパワーオンリセット回路の一実施の形態の回路構成を示す回路図
【図２】本発明に係るパワーオンリセット回路の一実施の形態における要部の電圧・電流波形を示す波形図、詳細には、（ａ）は電源電圧Ｖｃｃと第２内部ノードの電圧Ｖ２７の電圧波形図、（ｂ）は第３内部ノードＮ３６の電圧Ｖ３６とインバータ４１の入力反転レベルの電圧波形図、（ｃ）はインバータ４４の出力電圧Ｖ４５の電圧波形図、（ｄ）はＮＭＯＳ２４を流れる電流波形図
【図３】従来のパワーオンリセット回路の回路構成例を示す回路図
【図４】従来のパワーオンリセット回路の他の回路構成例を示す回路図
【符号の説明】
１０    低電力化回路
１１、１２    インバータ回路
２０    電源電圧検出回路
２１    第１ダイオード回路（Ｐ型ＭＯＳＦＥＴ）
２２    第１プルダウン回路（Ｎ型ＭＯＳＦＥＴ）
２３    第２ダイオード回路（Ｐ型ＭＯＳＦＥＴ）
２４    第２プルダウン回路（Ｎ型ＭＯＳＦＥＴ）
２５    ダイオード回路（Ｎ型ＭＯＳＦＥＴ）
２８    第１プルアップ回路（Ｐ型ＭＯＳＦＥＴ）
３０    コンデンサ充放電回路
３１    第２プルアップ回路（Ｐ型ＭＯＳＦＥＴ）
３２    第３プルダウン回路（Ｎ型ＭＯＳＦＥＴ）
３３    抵抗
３４    コンデンサ
３５    放電回路（第３ダイオード回路（Ｐ型ＭＯＳＦＥＴ））
４０    リセットパルス発生回路
４１、４３、４４    インバータ回路
４１ａ、４１ｂ    Ｐ型ＭＯＳＦＥＴ
４１ｃ、４１ｄ、４２    Ｎ型ＭＯＳＦＥＴ
Ｎ１３、Ｎ１４    ノード
Ｎ２６    第１内部ノード
Ｎ２７    第２内部ノード
Ｎ３６    第３内部ノード
Ｎ４５    出力ノード
Ｖ０    電源電圧の上昇を検出する所定電圧
Ｖ１    コンデンサの充電レベル検出電圧
Ｖ１ａ    インバータ４１の入力反転レベルの初期設定値
Ｖ１ｂ    インバータ４１の入力反転レベルのリセットパルス終了後の設定値
Ｖ２７    第２内部ノードの電圧
Ｖ３６    第３内部ノードの電圧（コンデンサの充電レベル）
Ｖ４５    リセットパルスの出力電圧
Ｖｃｃ    電源電圧
ＶＣＣ    電源ライン
ＧＮＤ    グランドライン
【図１】
2004328179.tif 000004
【図２】
2004328179.tif 000005
【図３】
2004328179.tif 000006
【図４】
2004328179.tif 000007