(57)【要約】      （修正有）【課題】消費電力ＰＤおよび総消費電力ＰＴを大幅に削減する。【解決手段】論理ゲートが動作しているとき、該論理ゲートが消費する電力は主として充電電流（ｉＣ）と放電電流（ｉＤ）が流れることにより消費される電力（ｐＤ）で、近似的に下式で与えられる．ｐＤ≒Ｃ・ｆ・ＶＤ２  ［Ｗ］ここで、Ｃは負荷容量、ｆは入力信号の周波数、ＶＤは電源電圧である．ｐＤはＶＤの二乗に比例するので、ＶＤを低減すれば、ｐＤを大幅に低減できることがわかる．例えば、ＶＤを２．５Ｖから１／１０の０．２５Ｖへ低減すれば、該ｐＤは１／１００に激減する．本発明は、ｎ−ＭＯＳＦＥＴの標準的なしきい値電圧以下およびｐ−ＭＯＳＦＥＴのきい値電圧の絶対値以下にＶＤを設定し、ＭＯＳＦＥＴを弱反転層領域でスイッチング動作させる。【選択図】図５
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【特許請求の範囲】
【請求項１】
信号処理動作中の半導体集積回路を構成する複数個のＭＯＳ形電界効果トランジスタ（ＭＯＳＦＥＴ）を弱反転層領域でスイッチング動作させる方法．
【発明の詳細な説明】
【０００１】
【発明が属する技術分野】
本発明は複数個のＭＯＳＦＥＴで構成する半導体集積回路において、該複数個のＭＯＳＦＥＴを弱反転層領域でスイッチング動作させることにより、該半導体集積回路に所望の信号処理を実現させ、同時に該半導体集積回路の消費電力を削減する方法に関する．
【０００２】
【従来の技術】
図５に半導体集積回路を構成する論理ゲートの一例として、ＣＭＯＳインバータの回路図を示す．図６に該ＣＭＯＳインバータの直流伝達特性を示す．図５において、５１は金属電極−オキサイド膜−半導体構造の電界効果トランジスタ（ｎ−ＭＯＳＦＥＴ）、５２はｐ形ＭＯＳＦＥＴ（ｐ−ＭＯＳＦＥＴ）、５３は入力端子、５４は出力端子、５５は負荷容量（Ｃ）である．５６は電源端子で、正の電位（ＶＤ）、例えば１．５Ｖ、が印加されている．入力電圧信号（Ｖｉ）が、正の高電位（例えば、ＶＤと等しい１．５Ｖ）から接地電位（ＶＳ＝０Ｖ）へ変化する時、Ｃを充電するために充電電流（ｉＣ）５７が流れ、出力電圧信号（Ｖｏ）は正の高電位（ＶＤ）となる（図６）．また、Ｖｉが接地電位（０Ｖ）から正の高電位（１．５Ｖ）へ変化する時、Ｃを放電するために放電電流（ｉＤ）５８が流れ、Ｖｏが接地電位（０Ｖ）となる（図６）．
論理ゲートが動作しているとき、該論理ゲートが消費する電力は主としてｉＣとｉＤが流れることにより消費する電力（ｐＤ）で、近似的に下式で与えられる．
ｐＤ≒Ｃ・ｆ・ＶＤ２  ［Ｗ］
ここで、ｆはＶｉの周波数である．Ｃの値は論理ゲート毎に異なるので、多数の論理ゲートで構成される半導体集積回路の総消費電力（ＰＴ）は各論理ゲートが消費する電力の総和である．０．１３μｍデザインルールで製作したｎ−ＭＯＳＦＥＴの標準的なしきい値電圧（Ｖｔｎ）は約０．３Ｖ、ｐ−ＭＯＳＦＥＴの標準的なしきい値電圧（Ｖｔｐ）は約−０．３Ｖである．これに対して、ＶＤは約１．５Ｖから２．５Ｖに設定するのが一般的で、ＶｔｎやＶｔｐの絶対値に対して、十分に高い電圧が使用されてきた．ｐＤの平均的な値が、例えば１μＷ、ＶＤが２．５Ｖとすると、１０７個の論理ゲートで構成される半導体集積回路のＰＴは２５Ｗになり、これを用いたシステムは高価になってしまう．
【０００３】
【発明が解決しようとする課題】
該ｐＤはＶＤの二乗に比例するので、ＶＤを低減すれば、ｐＤを大幅に低減できることがわかる．例えば、ＶＤを２．５Ｖから１／１０の０．２５Ｖへ低減すれば、該ｐＤは１／１００に激減する．本発明は、Ｖｔｎ以下およびＶｔｐの絶対値以下にＶＤを設定し、ＭＯＳＦＥＴを弱反転層領域で動作させることによって、従来、極めて大きかった該ｐＤ、およびＰＴを大幅に削減することを可能とする．
【０００４】
【課題を解決するための手段と実施例】
図１にＶｔｎが約０．３Ｖのｎ−ＭＯＳＦＥＴおよびＶｔｐが約−０．３Ｖのｐ−ＭＯＳＦＥＴの電流特性を示す．横軸はゲート・ソース間電圧（Ｖｇｓ）、１１はｎ−ＭＯＳＦＥＴのドレイン電流（Ｉｄｎ）、１２はｐ−ＭＯＳＦＥＴのドレイン電流（Ｉｄｐ）である．ドレイン・ソース間電圧（Ｖｄｓ）は０．２Ｖ、ｎ−ＭＯＳＦＥＴ、ｐ−ＭＯＳＦＥＴの実効ゲート長は０．１３μｍ、ｎ−ＭＯＳＦＥＴ、ｐ−ＭＯＳＦＥＴのチャネル幅はそれぞれ０．６μｍ、１．２μｍである．
図１より弱反転層領域で動作しているｎ−ＭＯＳＦＥＴのオンオフ比（Ｖｇｓが０Ｖの時のＩｄｎの値に対するＶｇｓが０．２Ｖの時のＩｄｎの値）は３．１５×１０２、弱反転層領域で動作しているｐ−ＭＯＳＦＥＴのオンオフ比（Ｖｇｓが０．２Ｖの時のＩｄｐの値に対するＶｇｓが０Ｖの時のＩｄｐの値）は１．６９×１０２であることがわかる．なお、図示しないが、Ｖｄｓが０．４Ｖの時、弱反転層領域で動作しているｎ−ＭＯＳＦＥＴのオンオフ比（Ｖｇｓが０Ｖの時のＩｄｎの値に対するＶｇｓが０．４Ｖの時のＩｄｎの値）は３．９×１０４、弱反転層領域で動作しているｐ−ＭＯＳＦＥＴのオンオフ比（Ｖｇｓが０．４Ｖの時のＩｄｐの値に対するＶｇｓが０Ｖの時のＩｄｐの値）は１．２２×１０４であった．以上の結果からＶｄｓが０．２Ｖ以上であれば、オンオフ比は２桁以上保証され、論理回路の動作に問題がないことがわかる．
図５に示した論理ゲートで、該Ｖｄｓを０．２Ｖに設定するためには、ＶＤを０．２Ｖとすればよい．ＶＤが０．２Ｖの時のＣＭＯＳインバータ（図５）の直流伝達特性を図２に示す．出力電圧（Ｖｏ）は接地レベル（０Ｖ）から電源電圧（ＶＤ）まで一杯に振れている．これよりＶＤが０．２Ｖまで低減されても、データ伝達が十分できることがわかる．
図３にＣＭＯＳインバータ（図５）の入出力波形を示す．３１は入力信号波形、３２は出力信号波形である．ファンアウト数は１、Ｃは２ｆＦ、ＶＤは０．２Ｖである．立ち下がり、立ち上がり遅延時間はそれぞれ６７ｎ秒、６８ｎ秒である．
本発明は信号処理動作中の半導体集積回路を構成する複数個のＭＯＳ形電界効果トランジスタ（ＭＯＳＦＥＴ）を弱反転層領域でスイッチング動作させることを特徴とするので、従来技術の問題点を回避し、集積回路への適用を可能とした．
【０００５】
【発明の効果】
ＣＭＯＳインバータ（図５）の消費電力（ｐＤ）を図４に示す．ファンアウト数は１、Ｃは２ｆＦ、入力信号周波数（ｆ）は２ＭＨｚである．ｐＤはほぼＶＤ２に比例している．ＶＤが１．５ＶでｐＤは３２ｎＷである．ＶＤを１／７．５の０．２Ｖに低減し、ＭＯＳＦＥＴを弱反転層領域で動作させると、ｐＤは０．５６ｎＷとなり、約１／５７に激減されているのがわかる．これまで、集積回路の消費電力を劇的に削減する手法は確立されていなかった．これを解決するため、本発明では、ＭＯＳＦＥＴを弱反転層領域で動作させ、消費電力（ｐＤ）を劇的に削減させる、という所期の目的を達成することができた．
【００６】
【図面の簡単な説明】
【図１】ＭＯＳＦＥＴのサブスレショルド特性である．
【図２】本発明の実施例にかかわるＣＭＯＳインバータの直流伝達特性．
【図３】本発明の実施例にかかわるＣＭＯＳインバータの入出力波形．
【図４】本発明の実施例にかかわるＣＭＯＳインバータの消費電力特性．
【図５】ＣＭＯＳインバータの回路図である．
【図６】ＣＭＯＳインバータの直流伝達特性である．
【符号の説明】
１１はｎ−ＭＯＳＦＥＴのドレイン電流（Ｉｄｎ）、１２はｐ−ＭＯＳＦＥＴのドレイン電流（Ｉｄｐ）、３１は入力信号波形、３２は出力信号波形である．５１はｎ−ＭＯＳＦＥＴ、５２はｐ−ＭＯＳＦＥＴ、５３は入力端子、５４は出力端子、５５は負荷容量、５６は電源端子、５７は充電電流、５８は放電電流、５９は接地である．
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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