(57)【要約】【課題】本発明は、オン抵抗の低減、生産性の向上を図ることを課題とする。【解決手段】リードフレーム２１と、このリードフレーム２１に搭載されたペレット２４と、ソース、ドレイン及びゲート用リード端子２２，２８，２９と、前記ペレット２４を樹脂封止する外囲器と、前記ペレット２４とソース用リード端子２９を少なくとも接続する平板状のコネクター２７とを具備することを特徴とするＭＯＳ型トランジスタ。【選択図】　　図２
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【特許請求の範囲】
【請求項１】
リードフレームと、このリードフレームに搭載されたペレットと、ソース、ドレイン及びゲート用リード端子と、前記ペレットを樹脂封止する外囲器と、前記ペレットとソース用リード端子を少なくとも接続する平板状のコネクターとを具備することを特徴とするＭＯＳ型トランジスタ。
【請求項２】
ソース用のリード端子とペレット間、ゲート用リード端子とペレット間が夫々平板状のコネクターにより接続されていることを特徴とする請求項１記載のＭＯＳ型トランジスタ。
【請求項３】
前記コネクターは、リード端子及びペレットに両者間の距離が最短となるように接続していることを特徴とする請求項１若しくは請求項２いずれか１項記載のＭＯＳ型トランジスタ。
【請求項４】
リードフレームのアイランドに半田層を介してペレットをマウントする工程と、アウターリード端子及びペレットの電極に半田層を介してアウターリード端子とペレットの電極を接続する平板状のコネクターをマウントする工程と、リフロー炉内を通炉して前記半田層を溶融した後、冷却してペレット及びコネクターの半田付けを行う工程と、前記ペレットを樹脂封止する外囲器を形成する工程とを具備することを特徴とするＭＯＳ型トランジスタの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はＭＯＳ型トランジスタに関し、特に５．４５ｍｍピッチ以下，より詳しくは２．５４ｍｍピッチの３端子をもつＴＯ−２２０相当の外囲器を有するＭＯＳ型トランジスタに関する。
【０００２】
【従来の技術】
従来、ＭＯＳ型電界効果トランジスタ（ＭＯＳ型ＦＥＴ）としては、図１（Ａ），（Ｂ）に示すものが知られている。ここで、図１（Ａ）はＭＯＳ型ＦＥＴの全体図、図１（Ｂ）は図１（Ａ）の内部を示す概略的な説明図である。
【０００３】
図中の符番１は、その一部がドレイン用リード端子２であるリードフレームを示す。このリードフレーム１には、半田層３を介してペレット４がマウントされている。ここで、ペレット４には、ゲート用ボンディングパッド５，ソース用ボンディングパッド６が夫々形成されている。前記ゲート用ボンディングパッド５にはＡｌ製のボンディングワイヤ７を介してゲート用リード端子８が接続され、前記ソース用ボンディングパッド６にはボンディングワイヤ７を介してソース用リード端子９が接続されている。なお、図中の符番１０は外囲器を示す。
【０００４】
上記ＭＯＳ型ＦＥＴは、電気回路のスイッチング（ＳＷ）半導体素子として使用されることが多く、導通した時のドロップ電圧がその他のＳＷ半導体素子より小さいことを特徴としている。この特性は、ドレイン・ソース間オン抵抗（ＲＤＳ（ＯＮ））として規定され、ＲＤＳ（ＯＮ）が小さいことはＭＯＳ　ＦＥＴの特性の優劣を決定する大きな要素である。
【０００５】
そのため、半導体メーカー各社はＲＤＳ（ＯＮ）の値を０．１ｍΩ単位で競争している。しかし、この領域になると、ペレットとリード端子を接続するボンディングワイヤ自体の抵抗分も特に１０Ａ以上の高電流域では無視できない。しかし、微細化等のペレットの技術のみでＲＤＳ（ＯＮ）を小さくすると副作用としてそれ以外の特性を犠牲にせざるを得ないために限界がある。
【０００６】
【発明が解決しようとする課題】
本発明はこうした事情を考慮してなされたもので、リードフレームと、このリードフレームに搭載されたペレットと、ソース、ドレイン及びゲート用リード端子と、前記ペレットを樹脂封止する外囲器と、前記ペレットとソース用リード端子を少なくとも接続する平板状のコネクターとを具備した構成にすることにより、オン抵抗を低減しえるＭＯＳ型トランジスタを提供することを目的とする。
【０００７】
また、本発明は、リードフレームのアイランドに半田層を介してペレットをマウントする工程と、アウターリード端子及びペレットの電極に半田層を介してアウターリード端子とペレットの電極を接続する平板状のコネクターをマウントする工程と、リフロー炉内を通炉して前記半田層を溶融した後、冷却してペレット及びコネクターの半田付けを行う工程と、前記ペレットを樹脂封止する外囲器を形成する工程とを具備することにより、従来と比べて生産性を飛躍的に向上しえるＭＯＳ型トランジスタの製造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】
本発明は、リードフレームと、このリードフレームに搭載されたペレットと、ソース、ドレイン及びゲート用リード端子と、前記ペレットを樹脂封止する外囲器と、前記ペレットとソース用リード端子を少なくとも接続する平板状のコネクターとを具備することを特徴とするＭＯＳ型トランジスタである。
【０００９】
また、本発明は、リードフレームのアイランドに半田層を介してペレットをマウントする工程と、アウターリード端子及びペレットの電極に半田層を介してアウターリード端子とペレットの電極を接続する平板状のコネクターをマウントする工程と、リフロー炉内を通炉して前記半田層を溶融した後、冷却してペレット及びコネクターの半田付けを行う工程と、前記ペレットを樹脂封止する外囲器を形成する工程とを具備することを特徴とするＭＯＳ型トランジスタの製造方法である。
【００１０】
本発明において、平板状のコネクターはペレットとソース用リード端子を少なくとも接続すればよく、ペレットとソース用リード端子間、ペレットとゲート用リード端子間をコネクターにより接続してもよい。こうした構成にすることにより、オン抵抗を減少することができる。前記コネクターの材質としては、Ｃｕ系素材、Ｆｅ系素材等が挙げられ、特にＣｕ系素材が好ましい。
【００１１】
本発明において、平板状のコネクターは、ペレットとソース用リード端子間、ペレット及びゲート用リード端子を、両者間の距離が最短となるように形成することが好ましい。こうした構成にすることにより、ペレットとリード端子間にリアクタンスが発生するのを抑制することができる。
【００１２】
【発明の実施の形態】
以下、本発明の各実施例に係るＭＯＳ型ＦＥＴについて図面を参照して説明する。
（実施例１）
図２を参照する。本実施例１に係るＭＯＳ型ＦＥＴは、外囲器がＴＯ−２２０タイプで２．５４ｍｍピッチの３端子を有する場合を示す。
図中の符番２１は、その一部がドレイン用リード端子２２であるリードフレームを示す。このリードフレーム２１のアイランドには、半田層２３を介してペレット２４がマウントされている。ここで、ペレット２４には、ゲート用ボンディングパッド２５，ソース用ボンディングパッド２６が夫々形成されている。前記ゲート用ボンディングパッド２５には平板状の金属（例えば、Ｃｕ系素材）製コネクター２７を介してゲート用リード端子２８が接続され、前記ソース用ボンディングパッド２６には平板状の金属製コネクター２７を介してソース用リード端子２９が接続されている。なお、外囲器は図示していないが、ペレット２４を樹脂封止するような構成となっている。
【００１３】
こうした構成のＭＯＳ型ＦＥＴによれば、ゲート用ボンディングパッド２５とゲート用リード端子２８、ソース用ボンディングパッド２６とソース用リード端子２９間を、夫々従来のボンディングワイヤと比べて電気抵抗の小さい金属製コネクター２７を用いて接続した構成となっているため、ＭＯＳ型ＦＥＴにとって重要な特性であるオン抵抗を低減することができる。
【００１４】
（実施例２）
図３を参照する。但し、図２と同部材は同符番を付して説明を省略する。本実施例２に係るＭＯＳ型ＦＥＴも、実施例１と同様、外囲器がＴＯ−２２０タイプで２．５４ｍｍピッチの３端子を有する場合を示す。
【００１５】
本実施例２のＭＯＳ型ＦＥＴは、実施例１と比べ、ゲート用ボンディングパッド２５とゲート用リード端子２８とをボンディングワイヤ３１で接続した点が異なる。実施例２によれば、ソース用ボンディングパッド２６とソース用リード端子２９間を平板状の金属製コネクター２７で接続した構成となっているため、実施例１と同様、オン抵抗を低減することができる。
【００１６】
（実施例３）
図４を参照する。但し、図２と同部材は同符番を付して説明を省略する。本実施例３に係るＭＯＳ型ＦＥＴも、実施例１と同様、外囲器がＴＯ−２２０タイプで２．５４ｍｍピッチの３端子を有する場合を示す。
【００１７】
本実施例３のＭＯＳ型ＦＥＴは、実施例１と比べ、ゲート用ボンディングパッド２５とゲート用リード端子２８、ソース用ボンディングパッド２６とソース用リード端子２９間を、両者間の距離が最短となるような平板状の金属製（例えばＣｕ系素材）のコネクター３２で接続したことを特徴とする。
【００１８】
即ち、ゲート用ボンディングパッド２５とゲート用リード端子２８、ソース用ボンディングパッド２６とソース用リード端子２９間を、図５に示すように、平面形状が大きく屈曲した形状のコネクター３２で接続すると、電流が矢印Ｘのように迂回することによりリアクタンス分を生じ、高周波数でスイッチング動作させると、ノイズの発生源になってしまうことがあった。
【００１９】
しかし、図４に示すように、パッド−端子間を、その距離が最短となるように直線的に平板状の金属製のコネクター３２で接続した構成にすることにより、リアクタンス分を減少させノイズの発生を防止することができる。
【００２０】
（実施例４）
図６〜図１０を参照する。本実施例４は、実施例１と同様、外囲器がＴＯ−２２０タイプで２．５４ｍｍピッチの３端子を有する場合のＭＯＳ型ＦＥＴを製造する場合を示す。
【００２１】
１）まず、図６（Ａ），（Ｂ）に示すように、リードフレーム４１にはペレットがマウントされるアイランド４２が設けられているとともに、アウターリード電極４３が設けられている。なお、図６（Ａ）は平面図、図６（Ｂ）は図６（Ａ）の側面図を示す。
【００２２】
２）次に、リードフレーム４１のアイランド４２にペレットをマウントするため、クリーム半田による半田層４４を常温、大気中にて塗布した（図７（Ａ），（Ｂ）図示）。ここで、図７（Ａ）は平面図、図７（Ｂ）は図７（Ａ）の側面図を示す。つづいて、前記アイランド４２にペレット４５をマウントした（図８（Ａ），（Ｂ）図示）。ここで、図８（Ａ）は平面図、図８（Ｂ）は図８（Ａ）の側面図を示す。なお、図８（Ａ）中の符番４６はペレット４５に形成されたペレット電極を示す。
【００２３】
３）次に、前記ペレット電極４６、アウターリード電極４３に夫々クリーム半田による半田層４７，４８を常温、大気中にて塗布した（図９（Ａ），（Ｂ）図示）。ここで、図９（Ａ）は平面図、図９（Ｂ）は図９（Ａ）の側面図を示す。つづいて、半田層４７，４８間を平板状の金属（例えば、Ｃｕ系素材）製コネクター４９をマウントした。更に、リードフレーム４１をリフロー炉内を通炉し、前記半田層４４，４７，４８を溶融した後、冷却してペレット４５、コネクター４９を半田付けした（図１０（Ａ），（Ｂ）図示）。ここで、図１０（Ａ）は平面図、図１０（Ｂ）は図１０（Ａ）の側面図を示す。この後、図示しないが、ペレット４５等を樹脂封止する外囲器を形成してＭＯＳ型ＦＥＴを製造した。
【００２４】
実施例４に係るＭＯＳ型ＦＥＴの製造方法によれば、クリーム半田を使用し常温、大気中にてペレット４５のマウントを行うとともに、コネクター４９を複数個一括してマウントすることにより、生産性を飛躍的に向上させることができる。
【００２５】
これに対し、従来のＴＯ−２２０相当外囲器のＭＯＳ型ＦＥＴでは、通常、窒素雰囲気中ヒーターレール上でリードフレームを加熱、搬送、位置決めし、ペレットの半田付けを実施後、超音波圧着方式でＡｌボンディングワイヤーのインナーリード配線を実施している。このため、ペレット半田付けではマウント時にスクライビング時間が、またＡｌボンディングワイヤーのインナーリード配線では超音波圧着時間及びワイヤーカット時間が必要であり、生産性が悪かった。
【００２６】
また、実施例４に係る製造方法によれば、製造設備の小型化、省電力化、低コスト化を実現することができる。
【００２７】
なお、上記実施例では、外囲器がＴＯ−２２０タイプで２．５４ｍｍピッチの３端子を有する場合のＭＯＳ型ＦＥＴについて述べたが、これに限らず、ピッチが５．４５ｍｍ以下の３端子を有するＭＯＳ型ＦＥＴについても、上記実施例と同様な効果が期待できる。
【００２８】
【発明の効果】
以上詳述したように本発明によれば、リードフレームと、このリードフレームに搭載されたペレットと、ソース、ドレイン及びゲート用リード端子と、前記ペレットを樹脂封止する外囲器と、前記ペレットとソース用リード端子を少なくとも接続する平板状のコネクターとを具備した構成にすることにより、オン抵抗を低減しえるＭＯＳ型トランジスタを提供できる。
【００２９】
また、本発明によれば、リードフレームのアイランドに半田層を介してペレットをマウントする工程と、アウターリード端子及びペレットの電極に半田層を介してアウターリード端子とペレットの電極を接続する平板状のコネクターをマウントする工程と、リフロー炉内を通炉して前記半田層を溶融した後、冷却してペレット及びコネクターの半田付けを行う工程と、前記ペレットを樹脂封止する外囲器を形成する工程とを具備することにより、従来と比べて生産性を飛躍的に向上しえるＭＯＳ型トランジスタの製造方法を提供できる。
【図面の簡単な説明】
【図１】従来のＭＯＳ型ＦＥＴの説明図。
【図２】本発明の実施例１に係るＭＯＳ型ＦＥＴの概略説明図。
【図３】本発明の実施例２に係るＭＯＳ型ＦＥＴの概略説明図。
【図４】本発明の実施例３に係るＭＯＳ型ＦＥＴの概略説明図。
【図５】パッドと端子間を接続するコネクターが大きく屈曲した場合のＭＯＳ型ＦＥＴの概略説明図。
【図６】本発明の実施例４に係るＭＯＳ型ＦＥＴの製造方法の一工程で、リードフレームにアウターリード電極が形成されている状態の説明図。
【図７】本発明の実施例４に係るＭＯＳ型ＦＥＴの製造方法の一工程で、リードフレームのアイランドにペレット用半田層を塗布した状態の説明図。
【図８】本発明の実施例４に係るＭＯＳ型ＦＥＴの製造方法の一工程で、リードフレームのアイランドにペレットをマウントした状態の説明図。
【図９】本発明の実施例４に係るＭＯＳ型ＦＥＴの製造方法の一工程で、ペレット及びアウターリード電極に半田層を塗布した状態の説明図
【図１０】本発明の実施例４に係るＭＯＳ型ＦＥＴの製造方法の一工程で、ペレット、リード端子用フレーム間にコネクタ−を形成した状態の説明図。
【符号の説明】
２１…リードフレーム、
２２…ドレイン用リード端子、
２３，４４、４７，４８…半田層、
２４…ペレット、
２５…ゲート用ボンディングパッド、
２６…ソース用ボンディングパッド、
２７，４９…コネクター、
２８…ゲート用リード端子、
２９…ソース用リード端子、
３１…ボンディングワイヤ、
４２…アイランド、
４３…アウターリード電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2004031515.tif 000011
【図１０】
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