(57)【要約】【課題】  相変換記憶素子及びその製造方法を提供する。 【解決手段】  この記憶素子は半導体基板上に形成された下部電極と、下部電極上に形成された相変換パターンと、相変換パターン上に形成された上部電極と、を含む。上部電極は前記下部電極の上部に下部電極に向かうチップを有する。この記憶素子の製造方法は、下部電極に向かうデントを有する相変換膜上に導電膜を形成することによって下部電極に向かうチップを有する上部電極を形成する。したがって、上部電極のチップに向けて電界が集中することによって相変換膜を通じて流れる電流の密度を高めることができる。【選択図】  図６
2004158852.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成された下部電極と、
前記下部電極上に形成された相変換パターンと、
前記相変換パターン上に形成された上部電極と、を含み、
前記上部電極は前記下部電極の上部に前記下部電極に向かうチップを有することを特徴とする相変換記憶素子。
【請求項２】
前記下部電極を有する半導体基板を覆い、前記下部電極上にコンタクトホールが形成された層間絶縁膜をさらに含み、
前記相変換パターンは前記コンタクトホール内に形成され、前記下部電極方向にデントを有することを特徴とする請求項１に記載の相変換記憶素子。
【請求項３】
半導体基板に形成された下部電極と、
前記下部電極を有する半導体基板上に形成され、前記下部電極上にコンタクトホールの内壁を形成する層間絶縁膜と、
前記コンタクトホールの内壁に形成され、前記下部電極上にハロ領域を有するスペーサパターンと、
前記ハロ領域を満たし、前記層間絶縁膜上に側壁を有する相変換パターンと、
前記相変換パターン上に形成された上部電極と、を含み、
前記上部電極は前記下部電極の上部に前記下部電極に向かうチップを有することを特徴とする相変換記憶素子。
【請求項４】
前記層間絶縁膜と前記下部電極との間に介在されたエッチング阻止膜をさらに含むことを特徴とする請求項３に記載の相変換記憶素子。
【請求項５】
前記相変換パターンの側壁を覆う保護膜をさらに含むことを特徴とする請求項３に記載の相変換記憶素子。
【請求項６】
前記上部電極上に形成され、前記上部電極と電気的に接続されるプレート電極をさらに含むことを特徴とする請求項３に記載の相変換記憶素子。
【請求項７】
半導体基板に形成された下部電極と、
前記下部電極を有する半導体基板上に形成され、前記下部電極上にコンタクトホールの内壁を形成する層間絶縁膜と、
前記コンタクトホールの内壁に形成され、前記下部電極上にハロ領域を有するスペーサパターンと、
前記ハロ領域内に形成され、前記下部電極と接する相変換パターンと、
前記相変換パターン上に形成され、前記層間絶縁膜上に側壁を有する上部電極と、を含み、
前記上部電極は前記下部電極の上部に前記下部電極に向かうチップを有することを特徴とする相変換記憶素子。
【請求項８】
前記層間絶縁膜と前記下部電極との間に介在されたエッチング阻止膜をさらに含むことを特徴とする請求項７に記載の相変換記憶素子。
【請求項９】
前記上部電極上に形成され、前記上部電極と電気的に接続されるプレート電極をさらに含むことを特徴とする請求項７に記載の相変換記憶素子。
【請求項１０】
半導体基板上に下部電極を形成する段階と、
前記下部電極を有する半導体基板上に層間絶縁膜を形成する段階と、
前記層間絶縁膜をパターニングして前記下部電極上に前記層間絶縁膜が内壁を構成するコンタクトホールを形成する段階と、
前記コンタクトホールの内壁に前記スペーサパターンを形成し、前記スペーサパターンは前記下部電極を露出させるハロ領域を有するように形成する段階と、
前記層間絶縁膜及び前記スペーサパターンを有する半導体基板上に前記ハロ領域にデントを有する相変換膜を形成する段階と、
前記相変換膜上に導電膜を形成する段階と、
前記導電膜及び前記相変換膜を順次にパターニングして前記下部電極上に順次に積層された相変換パターン及び上部電極を形成する段階と、
を含むことを特徴とする相変換記憶素子の製造方法。
【請求項１１】
前記層間絶縁膜を形成する前に、
前記下部電極を有する前記半導体基板上にエッチング阻止膜を形成する段階をさらに含むことを特徴とする請求項１０に記載の相変換記憶素子の製造方法。
【請求項１２】
前記コンタクトホールを形成する段階は、
前記層間絶縁膜をパターニングして前記下部電極の一部分上の前記エッチング阻止膜を露出させる段階と、
前記露出したエッチング阻止膜をエッチングして前記下部電極を露出させる段階と、を含むことを特徴とする請求項１１に記載の相変換記憶素子の製造方法。
【請求項１３】
前記相変換膜は前記ハロ領域の最小下部幅の１／２よりも厚く形成することを特徴とする請求項１０に記載の相変換記憶素子の製造方法。
【請求項１４】
前記導電膜は前記相変換膜のデントを満たして前記下部電極に向かうチップを形成することを特徴とする請求項１０に記載の相変換記憶素子の製造方法。
【請求項１５】
前記相変換パターン及び前記上部電極を有する半導体基板上に上部層間絶縁膜を形成する段階と、
前記上部層間絶縁膜をパターニングして前記上部電極の一部分を露出させる段階と、
前記上部層間絶縁膜上に前記上部電極に接続されたプレート電極を形成する段階と、をさらに含むことを特徴とする請求項１０に記載の相変換記憶素子の製造方法。
【請求項１６】
前記上部層間絶縁膜を形成する前に、前記相変換パターン及び前記上部電極を有する半導体基板上に前記相変換パターンの側壁を覆う保護膜を形成する段階をさらに含むことを特徴とする請求項１５に記載の相変換記憶素子の製造方法。
【請求項１７】
半導体基板上に下部電極を形成する段階と、
前記下部電極を有する半導体基板上に層間絶縁膜を形成する段階と、
前記層間絶縁膜をパターニングして前記下部電極上に前記層間絶縁膜が内壁を構成するコンタクトホールを形成する段階と、
前記コンタクトホールの内壁に前記スペーサパターンを形成し、前記スペーサパターンは前記下部電極を露出させるハロ領域を有するように形成する段階と、
前記ハロ領域内に前記下部電極に接し、前記下部電極の上部にデントを有する相変換パターンを形成する段階と、
前記相変換パターン上に導電膜を形成する段階と、
前記導電膜をパターニングして前記相変換パターン上に上部電極を形成する段階と、
を含むことを特徴とする相変換記憶素子の製造方法。
【請求項１８】
前記層間絶縁膜を形成する前に、
前記下部電極を有する前記半導体基板上にエッチング阻止膜を形成する段階をさらに含むことを特徴とする請求項１７に記載の相変換記憶素子の製造方法。
【請求項１９】
前記コンタクトホールを形成する段階は、
前記層間絶縁膜をパターニングして前記下部電極の一部分上の前記エッチング阻止膜を露出させる段階と、
前記露出したエッチング阻止膜をエッチングして前記下部電極を露出させる段階と、を含むことを特徴とする請求項１８に記載の相変換記憶素子の製造方法。
【請求項２０】
前記相変換パターンを形成する段階は、
前記ハロ領域を有する半導体基板上に前記下部電極の上部にデントを有する相変換膜を形成し、前記デントの最深部は前記層間絶縁膜の上部面よりも低レベルに位置するように形成する段階と、
化学機械的研磨工程を使用して前記相変換膜を研磨して前記層間絶縁膜を露出させ、前記ハロ領域内に相変換パターンを形成する段階と、を含むことを特徴とする請求項１７に記載の相変換記憶素子の製造方法。
【請求項２１】
前記導電膜は前記相変換膜のデントを満たして前記下部電極に向かうチップを形成することを特徴とする請求項１７に記載の相変換記憶素子の製造方法。
【請求項２２】
前記相変換パターン及び前記上部電極を有する半導体基板上に上部層間絶縁膜を形成する段階と、
前記上部層間絶縁膜をパターニングして前記上部電極の一部分を露出させる段階と、
前記上部層間絶縁膜上に前記上部電極に接続されたプレート電極を形成する段階と、をさらに含むことを特徴とする請求項１７に記載の相変換記憶素子の製造方法。
【請求項２３】
前記上部層間絶縁膜を形成する前に、前記相変換パターン及び前記上部電極を有する半導体基板上に前記相変換パターンの側壁を覆う保護膜を形成する段階をさらに含むことを特徴とする請求項２２に記載の相変換記憶素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は不揮発性記憶素子及びその製造方法に関するものであり、特に、相変換記憶セル及びその製造方法に関するものである。
【背景技術】
【０００２】
不揮発性メモリ素子はそれらの電源が遮断されても、それらの内に貯蔵されたデータが消滅しない特徴を有する。このような不揮発性メモリ素子は積層ゲート構造を有するフラッシュ記憶セルを主に採択している。前記積層ゲート構造はチャンネル上に順次に積層されたトンネル酸化膜、浮遊ゲート、ゲート層間誘電体膜及び制御ゲート電極を含む。したがって、前記フラッシュ記憶セルの信頼性及びプログラム効率を向上させるためには、前記トンネル酸化膜の膜質が改善されなければならず、セルのカップルリングの比率が増加しなければならない。
【０００３】
前記フラッシュメモリ素子に代えて新しい不揮発性記憶素子、例えば相変換記憶素子が最近提案されたことがある。
【０００４】
図１は前記相変換記憶素子の単位セルを示す等価回路図である。
【０００５】
図１を参照すると、前記相変換記憶セルは一つのアクセストランジスタＴＡ及び一つの可変抵抗体Ｒで構成される。前記可変抵抗体Ｒは下部電極、上部電極及びそれらの間に介在された相変換物質膜で構成される。前記可変抵抗体Ｒの前記上部電極はプレート電極ＰＬと接続される。また、前記アクセストランジスタＴＡは前記下部電極と接続されたソース領域、前記ソース領域と離隔されたドレイン領域、前記ソース領域と前記ドレイン領域との間のチャンネル領域上に位置するゲート電極を含む。前記アクセストランジスタＴＡの前記ゲート電極及びドレイン領域は各々ワードラインＷＬ及びビットラインＢＬに接続される。結果的に、前記相変換記憶セルの等価回路はＤＲＡＭセルの等価回路図と類似である。しかし、前記相変換物質膜の性質は前記ＤＲＡＭセルに採択される誘電膜の性質と全然違う。すなわち、前記相変換物質膜は温度によって二つの安定した状態を有する。
【０００６】
図２は前記相変換記憶セルをプログラム及び消去する方法を説明するためのグラフである。ここで、横軸は時間Ｔを示し、縦軸は前記相変換物質膜に加えられる温度ＴＭＰを示す。
【０００７】
図２を参照すると、前記相変換物質膜を溶融温度（ｍｅｌｔｉｎｇ  ｔｅｍｐｅｒａｔｕｒｅ；Ｔｍ）よりも高い温度で第１期間（ｆｉｒｓｔ  ｄｕｒａｔｉｏｎ；Ｔ１）の間加熱した後に冷却すれば、前記相変換物質膜は非晶質状態に変わる（１）。一方、前記相変換物質膜を前記溶融温度Ｔｍよりも低く、結晶化温度（ｃｒｙｓｔａｌｌｉｚａｔｉｏｎ  ｔｅｍｐｅｒａｔｕｒｅ；Ｔｃ）よりも高い温度で前記第１期間Ｔ１よりも長い第２期間（ｓｅｃｏｎｄ  ｄｕｒａｔｉｏｎ；Ｔ２）の間加熱した後に冷却すれば、前記相変換物質膜は結晶状態に変わる（２）。ここで、非晶質状態を有する相変換物質膜の比抵抗は、結晶質状態を有する相変換物質膜の比抵抗よりも高い。したがって、読み出しモードで前記相変換物質膜を通じて流れる電流を感知することによって、前記相変換記憶セルに貯蔵された情報が論理“１”であるか、または論理“０”であるかを判別することができる。前記相変換物質膜としてはゲルマニウムＧｅ、テルル（ｔｅｌｌｕｒｉｕｍ、Ｔｅ）及びアンチモンを含む化合物質膜（ｃｏｍｐｏｕｎｄ  ｍａｔｅｒｉａｌ  ｌａｙｅｒ；以下‘ＧＴＳ’膜という）が広く使用される。
【０００８】
相変換素子の効率を向上させるために、電極と相変換物質との間の接触面積を減らすための方法が特許文献１「縮小した接触面積を有する集積回路の電極形成方法」に開示されている。
【０００９】
図３は従来の相変換記憶素子を示す断面図である。
【００１０】
従来の相変換記憶素子は半導体基板上に形成された下部電極１０と、前記下部電極１０上にオープニングを有する層間絶縁膜１２とを含む。前記オープニング内に前記下部電極１０と電気的に接続されたプラグ１４が位置し、前記プラグ１４上の前記オープニングの側壁にスペーサ１６が形成され、前記スペーサ１６で囲まれた領域に前記プラグ１４に接続されたコンタクト部１８が位置する。前記コンタクト部１８は相変換物質で形成することができるか、または導電体で形成することができる。前記コンタクト部１８が相変換物質であれば、前記層間絶縁膜１２及び前記コンタクト部１８上に上部電極２０が配置され、前記コンタクト部１８が導電体であれば、前記コンタクト部１８上に相変換パターンが形成され、前記相変換パターン上に上部電極が配置される。
【００１１】
図４及び図５は各々従来の相変換記憶素子の短所を説明するための断面図である。
【００１２】
図４はコンタクト部１８ａが相変換物質の場合を示す。前記下部電極１０に電流が印加されれば、前記プラグ１４と前記コンタクト部１８ａとの間の界面及び前記コンタクト部１８ａ内で抵抗による熱が発生して、相変換物質の状態が変化する。しかし、前記プラグ１４の熱伝導率が高く、前記コンタクト部１８ａと接する前記スペーサ１６の温度が低くて前記コンタクト部１８ａのエッジ及び前記プラグ１４と接する部分の温度が低くなる可能性がある。その結果、相変換膜が非晶質状態に変換した時、前記コンタクト部１８ａのエッジが完全に非晶質化されなくて、電流漏洩が発生する可能性がある。
【００１３】
図５はコンタクト部１８ｂが導電体である場合を示す。前記コンタクト部１８ｂ上に相変換パターン２０が形成される。図４の説明と同一に、前記下部電極１０に電流を印加すれば、前記相変換パターン２０の前記コンタクト部１８ｂと接触した領域の状態が変化する。この場合にも、前記コンタクト部１８ｂと接触する領域及び前記コンタクト部１８ｂのエッジと接触する領域の熱が周辺に伝導して状態が不完全に変わる可能性がある。
【００１４】
したがって、従来の技術によると、相変換膜の状態を完全に変えるために、大量の電流が必要であるので、電力消耗が大きくなる可能性があり、データの感度が低下する可能性がある。
【特許文献１】米国特許第６，１１７，７２０号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１５】
本発明の課題は、相変換素子の効率を高めるために、下部電極と接する領域の相変換膜での電流密度が高い相変換記憶素子及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１６】
上述の課題を解決するために、本発明は、下部電極に向かってチップが形成された上部電極を有する相変換記憶素子を提供する。この記憶素子は、半導体基板上に形成された下部電極と、前記下部電極上に形成された相変換パターンと、前記相変換パターン上に形成された上部電極と、を含む。前記上部電極は前記下部電極の上部に前記下部電極に向かうチップを有する。
【００１７】
本発明の一様態で、相変換記憶素子は半導体基板に形成された下部電極と、前記下部電極を有する半導体基板上に形成され、前記下部電極上にコンタクトホールの内壁を形成する層間絶縁膜と、を含む。前記コンタクトホールの内壁にスペーサパターンが形成される。前記スペーサパターンは前記下部電極上にハロ領域を有する。前記層間絶縁膜上に前記ハロ領域を満たす相変換パターンが配置され、前記相変換パターン上に上部電極が配置される。前記上部電極は前記下部電極の上部に前記下部電極に向かうチップを有する。
【００１８】
本発明の他の様態で、相変換記憶素子は半導体基板に形成された下部電極と、前記下部電極を有する半導体基板上に形成され、前記下部電極上にコンタクトホールの内壁を形成する層間絶縁膜と、を含む。前記コンタクトホールの内壁にスペーサパターンが形成される。前記スペーサパターンは前記下部電極上にハロ領域を有する。前記ハロ領域内に前記下部電極と接する相変換パターンが形成され、前記相変換パターン上に上部電極が配置される。前記上部電極は前記層間絶縁膜上に側壁を有し、前記下部電極の上部に前記下部電極に向かうチップを有する。
【００１９】
上述の課題を解決するために、本発明は、下部電極を向けてチップが形成された上部電極を有する相変換記憶素子の製造方法を提供する。この方法は、半導体基板上に下部電極を形成し、前記下部電極を有する半導体基板上に層間絶縁膜を形成することを含む。前記層間絶縁膜をパターニングして前記下部電極上に前記層間絶縁膜が内壁を構成するコンタクトホールを形成し、前記コンタクトホールの内壁に前記スペーサパターンを形成する。前記スペーサパターンは前記下部電極を露出させるハロ領域を有するように形成する。前記層間絶縁膜及び前記スペーサパターンを有する半導体基板上に前記ハロ領域に前記下部電極に向けてデントを有する相変換膜を形成し、前記相変換膜上に導電膜を形成する。前記導電膜及び前記相変換膜を順次にパターニングして前記下部電極上に順次に積層された相変換パターン及び上部電極を形成する。
【００２０】
他の方法で、本発明は、半導体基板上に下部電極を形成し、前記下部電極を有する半導体基板上に層間絶縁膜を形成することを含む。前記層間絶縁膜をパターニングして前記下部電極上に前記層間絶縁膜が内壁を構成するコンタクトホールを形成し、前記コンタクトホールの内壁に前記スペーサパターンを形成する。前記スペーサパターンは前記下部電極を露出させるハロ領域を有するように形成する。前記ハロ領域内に前記下部電極に接し、前記下部電極の上部にデントを有する相変換パターンを形成し、前記相変換パターン上に導電膜を形成する。前記導電膜をパターニングして前記相変換パターン上に上部電極を形成する。
【発明の効果】
【００２１】
本発明によると、相変換記憶素子は下部電極、相変換パターン及び上部電極を含み、前記上部電極は前記下部電極に向かうチップを有する。
【００２２】
図１５及び図１６は各々従来技術及び本発明の効果を説明するための図面である。
【００２３】
図１５に示したように、従来の相変換記憶素子は下部電極ＢＥと上部電極ＴＥとが平板状に互いに向き合う。したがって、前記下部電極ＢＥから前記上部電極ＴＥに向かう間、電流密度Ｄ１が均一である。しかし、図１６に示したように、本発明による相変換記憶素子はチップＴを有する上部電極ＴＥを含む。したがって、下部電極ＢＥから前記上部電極ＴＥに向かう電流は前記チップＴに向けて収束されて、前記下部電極ＢＥ上の相変換膜に流れる電流密度Ｄ２が従来の電流密度Ｄ１に比べて相対的に高くなる。結果的に、同一の電流量を下部電極に印加する時、従来の技術に比較して本発明の記憶素子は高い電流密度を得ることができるので、電極と相変換膜との界面及び相変換膜内で高い抵抗熱を発生させることができる。すなわち、相変換記憶素子に印加する電流の量を増加させなくても、高効率を得ることができて低電力相変換素子を製造することができる。
【発明を実施するための最良の形態】
【００２４】
以下、添付の図面を参照して本発明の望ましい実施の形態を詳細に説明する。しかし、本発明はここで説明される実施の形態に限定されず、他の形態で具体化することもできる。むしろ、ここで紹介される実施の形態は開示された内容が徹底的であり、完全になることができるように、そして当業者に本発明の思想が十分に伝達されるようにするために提供されるものである。図面において、層及び領域の厚さは明確性のために誇張されるものである。また、層が他の層または基板「上」にあると言及される場合に、それは他の層または基板上に直接形成することができるもの、またはそれらの間に第３の層を介在させることもできるものである。明細書全体にわたって同一の参照番号で表示された部分は同一の構成要素を示す。
【００２５】
図６は本発明の第１実施の形態による相変換記憶素子を示す断面図である。
【００２６】
図６を参照すると、本発明の第１実施の形態による相変換記憶素子は半導体基板上に形成された下部電極５２を含む。前記下部電極５２はアクセストランジスタのソース領域に接続されたコンテックプラグ５０と電気的に接続される。一方、相変換記憶素子の下部電極５２はアクセストランジスタのソース領域に直接電気的に接続されたプラグ形態を有することもできる。前記下部電極５２はチタン窒化膜ＴｉＮ、チタンアルミニウム窒化膜ＴｉＡＩＮ、チタンシリコン窒化膜ＴｉＳｉＮ、タンタルアルミニウム窒化膜ＴａＡＩＮ、またはタンタルシリコン窒化膜ＴａＳｉＮで形成されることが望ましい。前記下部電極５２を含む半導体基板上に層間絶縁膜５６が形成される。前記層間絶縁膜５６は前記下部電極５２上に形成されたコンタクトホールの側壁５８を構成する。前記層間絶縁膜５６と前記下部電極５２との間にエッチング阻止膜５４がさらに介在され得る。前記コンタクトホールの側壁５８にスペーサパターン６０ｓが形成される。したがって、前記スペーサパターンの側壁６１は前記スペーサパターン６０ｓの中央にハロ領域５９を限定する。前記層間絶縁膜５６上に順次に積層された相変換パターン６２及び上部電極６４が配置される。前記相変換パターン６２は前記ハロ領域５９を通じて前記下部電極５２と電気的に接続される。前記相変換パターン６２は前記スペーサパターンの側壁６１に沿ってコンフォマルに形成されるので、前記下部電極５２の上部で前記下部電極５２に向かうデント６５有する。前記デント６５は前記上部電極６４で満たされる。結果的に、前記上部電極６４は前記下部電極５２に向けてチップＴを有する。前記上部電極６４はチタン窒化膜ＴｉＮ、チタンアルミニウム窒化膜ＴｉＡＩＮ、チタンシリコン窒化膜ＴｉＳｉＮ、タンタルアルミニウム窒化膜ＴａＡＩＮ、またはタンタルシリコン窒化膜ＴａＳｉＮで形成されることが望ましい。前記上部電極６４上にハードマスクパターン６６をさらに形成することもできる。前記相変換パターン６２及び前記上部電極６４を含む半導体基板上に上部層間絶縁膜７０が形成される。この時に、前記上部層間絶縁膜７０と前記相変換パターンの側壁６３との間に保護膜６８がさらに介在され得る。前記保護膜６８は前記相変換パターン６２の特性低下を防止するために使用され、シリコンオキシナイトライド（ｓｉｌｌｉｃｏｎ  ｏｘｙｎｉｔｒｉｄｅ）で形成されることが望ましい。前記上部層間絶縁膜７０上に前記上部電極６４と電気的に接続された平板電極ＰＬが形成される。
【００２７】
図７乃至図１０は本発明の第１実施の形態による相変換記憶素子の製造方法を説明するための工程断面図である。
【００２８】
図７を参照すると、半導体基板上に下部電極５２を形成する。前記下部電極５２はアクセストランジスタのソース領域に接続されたプラグ形態を有することもでき、図示したように、アクセストランジスタのソース領域に接続されたコンタクトプラグ５０上に形成された平板電極（ｐｌａｎａｒ  ｅｌｅｃｔｒｏｄｅ；５２）であり得る。前記下部電極５２はチタン窒化膜ＴｉＮ、チタンアルミニウム窒化膜ＴｉＡＩＮ、チタンシリコン窒化膜ＴｉＳｉＮ、タンタルアルミニウム窒化膜ＴａＡＩＮ、またはタンタルシリコン窒化膜ＴａＳｉＮで形成することが望ましい。前記下部電極５２を含む半導体基板上に層間絶縁膜５６を形成する。前記層間絶縁膜５６を形成する前に前記半導体基板上にエッチング阻止膜５４を形成することもできる。
【００２９】
図８を参照すると、前記層間絶縁膜５６をパターニングして前記下部電極５２上に前記層間絶縁膜５６からなる側壁５８を有するコンタクトホールを形成する。前記エッチング阻止膜５４は前記層間絶縁膜５６をエッチングする間に、前記下部電極５２の過エッチングを防止することができる。前記エッチング阻止膜５４を形成すれば、前記層間絶縁膜５６をパターニングし、続いて前記エッチング阻止膜５４をエッチングして前記下部電極５２の一部を露出させる。続いて、図８を参照すると、前記コンタクトホールが形成された半導体基板上にスペーサ絶縁膜６０をコンフォマルに形成する。
【００３０】
図９を参照すると、前記スペーサ絶縁膜６０を異方性エッチングして前記コンタクトホールの側壁５８にスペーサパターン６０ｓを形成する。前記スペーサパターン６０ｓの側壁６１は前記下部電極５２が露出したハロ領域５９を定義する。前記スペーサパターン６０ｓが形成された半導体基板上に相変換膜をコンフォマルに形成する。前記相変換膜は前記下部電極５２の上部に前記下部電極に向かうデント６５が形成されるように、その厚さを適切に調節しながら形成することが望ましい。前記相変換膜上に導電膜を形成する。その結果、前記導電膜は前記デント６５を満たして前記下部電極５２に向かうチップＴを有するようになる。前記導電膜はチタン窒化膜ＴｉＮ、チタンアルミニウム窒化膜ＴｉＡＩＮ、チタンシリコン窒化膜ＴｉＳｉＮ、タンタルアルミニウム窒化膜ＴａＡＩＮ、またはタンタルシリコン窒化膜ＴａＳｉＮで形成することが望ましい。前記導電膜上にハードマスク膜をさらに形成することもできる。
【００３１】
続いて、図９を参照すると、前記ハードマスク膜、前記導電膜及び前記相変換膜を順次にパターニングして前記下部電極５２上に順次に積層された相変換パターン６２、上部電極６４及びハードマスクパターン６６を形成する。前記相変換パターン６２は前記層間絶縁膜５６上に側壁６３を有する。
【００３２】
図１０を参照すると、前記相変換パターン６２及び前記上部電極６４が形成された基板上に前記相変換パターン６４の特性低下を防止するための保護膜６８を形成し、前記保護膜６８上に上部層間絶縁膜７０を形成する。前記保護膜６８は、例えば、シリコンオキシナイトライドで形成することが望ましくて、前記上部層間絶縁膜７０は高密度プラズマ酸化膜（ＨＤＰ  Ｏｘｉｄｅ）及びＰＥＴＥＯＳ膜などを積層して形成することが望ましい。
【００３３】
続いて、前記上部層間絶縁膜７０、前記保護膜６８及び前記ハードマスクパターン６６を貫通して前記上部電極６４に接続されたプレート電極（図６のＰＬ）を形成することによって、図６に示した相変換記憶素子を製造することができる。
【００３４】
図１１は本発明の第２実施の形態による相変換記憶素子の製造方法を説明するための工程断面図である。
【００３５】
本発明の第２実施の形態による相変換記憶素子はコンタクトホール内に埋め立てられた相変換パターン６２ｂを含む。半導体基板に形成された下部電極５２と、前記下部電極５２上に形成されたエッチング阻止膜５４と、層間絶縁膜５６及び前記層間絶縁膜５６からなる側壁５８を有するコンタクトホールと、前記コンタクトホールの側壁５８に形成されたスペーサパターン６０ｓとを有することは、上述の第１実施の形態と同一である。前記スペーサパターンの側壁６１はハロ領域５９を限定する。前記ハロ領域５９内に相変換膜を満たして相変換パターン６２ｂを形成する。前記相変換パターン６２ｂはその上部に前記下部電極５２に向かうデント６５を含む。前記相変換パターン６２ｂ上に上部電極６４ａが配置され、前記上部電極６４ａは前記デント６５に前記下部電極５２に向かうチップＴを有する。前記上部電極６４ａは前記層間絶縁膜５６上に側壁６７を有する。
【００３６】
図１２乃至図１４は本発明の第２実施の形態による相変換記憶素子の製造方法を説明するための工程断面図である。
【００３７】
図１２を参照すると、本発明の第２実施の形態による相変換素子は第１実施の形態と同一に、半導体基板上にコンタクトプラグ５０及び下部電極５２を形成し、前記下部電極５２が形成された基板上にエッチング阻止膜５４及び層間絶縁膜５６を形成し、前記層間絶縁膜５６をパターニングして前記下部電極５２上に前記層間絶縁膜５６からなる側壁５８を有するコンタクトホールを形成し、前記コンタクトホールの側壁５８にスペーサパターン６０ｓを形成することを含む。前記スペーサパターン６０ｓの側壁は前記下部電極５２を露出させるハロ領域５９を限定する。前記スペーサパターン６０ｓが形成された基板上に相変換膜６２ａを形成する。前記相変換膜６２ａは前記下部電極５２の上部にデント６５が形成されるように、厚さを適切に調節することが望ましい。前記デント６５の最低点は前記層間絶縁膜５６の上部面よりも所定の高さＨだけ低く位置するように形成し、以後、研磨工程を実施しても前記デント６５の下部の一部を残すことができる。
【００３８】
図１３を参照すると、前記相変換膜６２ａを化学機械的研磨工程を使用して研磨して前記層間絶縁膜５６の上部面を露出させ、前記ハロ領域５９内に満たされた相変換パターン６２ｂを形成する。前記相変換パターン６２ｂの前記デント６５は前記化学機械的研磨工程で研磨することができるが、その下部の一部は前記相変換パターン６２ｂ上に存在する。
【００３９】
図１４を参照すると、前記相変換パターン６２ｂが形成された基板上に導電膜を形成し、前記導電膜をパターニングして前記相変換パターン６２ｂ上に上部電極６４ａを形成する。前記上部電極６４ａは前記層間絶縁膜５６上に側壁６７を有する。前記導電膜上にハードマスク膜をさらに形成することによって、前記上部電極６４ａの上部にハードマスクパターン６６がさらに形成され得る。
【００４０】
続いて、前記上部電極６４ａが形成された基板上に上部層間絶縁膜（図１１の８２）を形成し、前記上部層間絶縁膜（図１１の８２）を貫通するプレート電極（図１１の８４）を形成することによって、図１１に示した相変換記憶素子を製造することができる。本発明の第２実施の形態では前記相変換パターン６２ｂが前記ハロ領域５９内に位置するので、保護膜を形成する段階を省略することができる。
【図面の簡単な説明】
【００４１】
【図１】典型的な相変換記憶素子を示す等価回路図である。
【図２】相変換記憶素子の書き込み及び消去動作を説明するためのグラフである。
【図３】従来の相変換記憶素子を示した断面図である。
【図４】従来の相変換記憶素子の短所を説明するための断面図である。
【図５】従来の相変換記憶素子の短所を説明するための断面図である。
【図６】本発明の第１実施の形態による相変換記憶素子を示した断面図である。
【図７】本発明の第１実施の形態による相変換記憶素子の製造方法を説明するための工程断面図である。
【図８】本発明の第１実施の形態による相変換記憶素子の製造方法を説明するための工程断面図である。
【図９】本発明の第１実施の形態による相変換記憶素子の製造方法を説明するための工程断面図である。
【図１０】本発明の第１実施の形態による相変換記憶素子の製造方法を説明するための工程断面図である。
【図１１】本発明の第２実施の形態による相変換記憶素子の製造方法を説明するための工程断面図である。
【図１２】本発明の第２実施の形態による相変換記憶素子の製造方法を説明するための工程断面図である。
【図１３】本発明の第２実施の形態による相変換記憶素子の製造方法を説明するための工程断面図である。
【図１４】本発明の第２実施の形態による相変換記憶素子の製造方法を説明するための工程断面図である。
【図１５】従来技術の効果を説明するための図面である。
【図１６】本発明の効果を説明するための図面である。
【符号の説明】
【００４２】
５０  コンタクトプラグ
５２  下部電極
５４  エッチング阻止膜
５６  層間絶縁膜
５８  コンタクトホールの側壁
５９  ハロ領域
６０ｓ  スペーサパターン
６１  スペーサパターンの側壁
６２  相変換パターン
６３  相変換パターンの側壁
６４  上部電極
６５  デント
６６  ハードマスクパターン
６８  保護膜
７０  上部層間絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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