(57)【要約】【課題】キャパシタンスの電圧依存性を適宜調整することのできる新しいキャパシタ素子、薄膜積層デバイス、回路およびそのようなキャパシタ素子や薄膜積層デバイスを製造する技術を提供する。【解決手段】対となる電極層と、当該電極層に挟まれた誘電体層とを含むキャパシタ素子において、当該誘電体層中にイオンを注入したウエル領域を設け、当該電極層間のＣ−Ｖ曲線を電圧軸に関し、プラス方向とマイナス方向との少なくともいずれか一方向にシフトさせまたはシフトかつ拡大させるようにする。【選択図】　　　なし【特許請求の範囲】
【請求項１】
対となる電極層と、
当該電極層に挟まれた誘電体層と、
当該電極層間のキャパシタンス−電圧曲線を電圧軸に関し、プラス方向とマイナス方向との少なくともいずれか一方向にシフトさせまたはシフトかつ拡大させるために当該誘電体層中に設けられたイオンを注入したウエル領域と
を有するキャパシタ素子を含む薄膜積層デバイス。
【請求項２】
前記ウエル領域が、前記誘電体層の少なくとも上または下の境界面に設けられている請求項１に記載の薄膜積層デバイス。
【請求項３】
前記キャパシタ素子が半導体基板上に形成されている請求項２に記載の薄膜積層デバイス。
【請求項４】
前記半導体基板が、Ｓｉ、Ｇｅ、周期表のＩＩＩＡ族元素およびＶＡ族元素からなる群から選ばれた少なくとも１つの元素よりなる請求項２に記載の薄膜積層デバイス。
【請求項５】
前記誘電体層が、構造式ＡＢＯ３で表されるペロブスカイト型結晶構造を有する材料（ここで、Ｂは、周期表のＩＶＢ族，ＶＢ族，ＶＩＢ族，ＶＩＩＢ族，ＩＢ族の元素からなる群から選ばれた１以上の元素であり、Ａは、＋１〜＋３までの電荷を有する１以上の元素である。）よりなる請求項２に記載の薄膜積層デバイス。
【請求項６】
前記誘電体層が、構造式Ａ’２Ｂ’２Ｏｘで表されるパイロクロア構造を有する材料（ここで、ｘは６または７であり、Ｂ’は、周期表のＩＶＢ族，ＶＢ族，ＶＩＢ族，ＶＩＩＢ族，ＩＢ族の元素からなる群から選ばれた１以上の元素であり、Ａ’は、＋１〜＋３までの電荷を有する１以上の元素である。）よりなる請求項２に記載の薄膜積層デバイス。
【請求項７】
対となる電極層と、当該電極層に挟まれた誘電体層とを含んでなるキャパシタ素子を含む薄膜積層デバイスの製造方法において、
当該誘電体層にマスキングを施す第１のステップと、
当該誘電体層にイオンを注入する第２のステップと、
当該マスキングを除去する第３のステップと、
必要に応じて、第１から第３までのステップを繰り返す第４のステップと、
アニールする第５のステップと
を含む薄膜積層デバイスの製造方法。
【請求項８】
前記イオンを注入する第２のステップにおいて、前記誘電体層の少なくとも上または下の境界面にウエル領域を設ける請求項７に記載の薄膜積層デバイスの製造方法。
【請求項９】
前記誘電体層に使用する材料の種類、注入するイオンの種類、注入エネルギー、注入角度、注入時間、当該誘電体層の位置、幅、深さおよび注入されたイオンの濃度からなる群から選ばれた少なくとも一つの条件を選択または変更することにより、所定のキャパシタンス−電圧曲線を得るようにする請求項７に記載の薄膜積層デバイスの製造方法。
【請求項１０】
対となる電極層と、
当該電極層に挟まれた誘電体層と、
当該電極層間のキャパシタンス−電圧曲線を電圧軸に関し、プラス方向とマイナス方向との少なくともいずれか一方向にシフトさせまたはシフトかつ拡大させるために当該誘電体層中に設けられたウエル領域と
を有するキャパシタ素子を並列にまたは直列にまたは並列と直列とを組み合わせて接続してなる回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本願発明は、キャパシタ素子、キャパシタ素子を用いる薄膜積層デバイス、キャパシタ素子を用いる回路に関する。特に、誘電体層中に、電極層間のキャパシタンス−電圧曲線（以下Ｃ−Ｖ曲線という）を電圧軸に関し、プラス方向とマイナス方向との少なくともいずれか一方向にシフトさせまたはシフトかつ拡大させるためのウエル領域を有するキャパシタ素子、キャパシタ素子を用いる薄膜積層デバイス、キャパシタ素子を用いる回路に関する。
【０００２】
【従来の技術】
高い比誘電率のペロブスカイト材料を利用した薄膜集積キャパシタは、ダイナミックＲＡＭ（ＤＲＡＭ）のストレージノードキャパシタ、デカップリングキャパシタ、高周波数領域（ＲＦ）における電圧調整式キャパシタ、マイクロウエーブフィルタ、フェーズドアレーアンテナにおける位相シフト素子および焦電センサ等の種々の用途に使用するため、現在精力的に研究されている。
【０００３】
ところで、誘電体層のキャパシタンスは、Ｃ＝εε０Ａ／ｄ（ここで、Ｃは誘電体層の誘電率、εは当該誘電体層の比誘電率、ε０は真空の誘電率、Ａは電極の断面積、ｄは電極層間距離を表す。）で表されるが、このεが電極層間に印加される電圧に依存するため、Ｃも電圧に依存して変化する。そして、高誘電率のペロブスカイト材料の薄層におけるキャパシタンスの電圧依存性は、ランダウ・ギンズバーグ・デボンシア（Ｌａｎｄａｕ　Ｇｉｎｓｂｅｒｇ　Ｄｅｖｏｎｓｈｉｒｅ：ＬＧＤ）理論でよく説明することができる。
【０００４】
そこで、このようなキャパシタンスの電圧依存性に起因して、薄膜集積キャパシタにおいて、キャパシタンスの電圧依存性はきわめて重要な意味を有することとなる。
【０００５】
誘電体のうち、キャパシタンスの電圧依存性の少ないものもあるが、そのような誘電体は通常誘電率が小さい。従って、高誘電率の誘電体層を使用する必要性の大きい薄膜積層デバイス用のキャパシタ素子においては、キャパシタンスの電圧依存性は特に重要な意味を有するのである。
【０００６】
たとえば、ＤＲＡＭのストレージノードキャパシタ、デカップリングキャパシタ等の場合においては、キャパシタンスの電圧依存性はできるだけ小さいことが望まれる。一方、電圧調整式キャパシタのような場合には、キャパシタンスの電圧依存性を最適化することが望まれる。
【０００７】
このような事情から、キャパシタンスの電圧依存性を適宜調整することのできる薄膜積層デバイスが望まれている。
【０００８】
しかしながら、従来は、使用する誘電体層等の材料を選択する以外有効な手段は知られていなかった。
【０００９】
【発明が解決しようとする課題】
本願発明は、このような事情に鑑み、キャパシタンスの電圧依存性を適宜調整することのできる新しいキャパシタ素子、薄膜積層デバイス、回路およびそのようなキャパシタ素子や薄膜積層デバイスを製造する技術を提供することを目的とする。
【００１０】
本願発明のさらに他の目的および利点は、以下の説明から明らかになるであろう。
【００１１】
【課題を解決するための手段】
本願発明の一態様によれば、対となる電極層と、当該電極層に挟まれた誘電体層と、当該電極層間のＣ−Ｖ曲線を電圧軸に関し、プラス方向とマイナス方向との少なくともいずれか一方向にシフトさせまたはシフトかつ拡大させるために当該誘電体層中に設けられたイオンを注入したウエル領域とを有するキャパシタ素子を含む薄膜積層デバイスが提供される。
【００１２】
本願発明に係るキャパシタ素子を使用すれば、電極層間のＣ−Ｖ曲線を電圧軸に関し、プラス方向とマイナス方向との少なくともいずれか一方向に、適宜シフトさせまたはシフトかつ拡大させることにより、キャパシタンスの電圧依存性を容易に調整することができる。
【００１３】
このようなキャパシタ素子は、極性がプラスまたはマイナスの一方に限られるユニポーラ用の他に極性がプラスとマイナスとに跨るバイポーラ用にも使用できる。また、所定の一つの電圧で使用されるノンスイッチング用途のみならず、複数の電圧で使用されるスイッチング用途でも使用できる。
【００１４】
ノンスイッチング用途の場合は、大きいキャパシタンスの得られる所定の一つの電圧を選択するのみであるので、キャパシタンスの電圧依存性をシフトさせれば充分であるが、スイッチング用途の場合は、所定の電圧範囲でキャパシタンスの電圧依存性が小さいことが重要であり、従ってＣ−Ｖ曲線を拡大することが重要である。
【００１５】
ユニポーラ，ノンスイッチング用キャパシタ素子は、デカップリングキャパシタやＤＲＡＭのストレージノードキャパシタに特に適する。
【００１６】
なお、誘電体層中に設けられた前記ウエル領域が、前記誘電体層の少なくとも上または下の境界面に設けられていることが好ましい。シフトがより大きく、容易にキャパシタンスの電圧依存性を調整することができるからである。
【００１７】
また、前記キャパシタ素子が半導体基板上に形成されていること、前記半導体基板が、Ｓｉ、Ｇｅ、周期表のＩＩＩＡ族元素およびＶＡ族元素からなる群から選ばれた少なくとも１つの元素よりなること、酸化物、窒化物、オキシナイトライド、キセロゲルおよびそれらの混合物からなる群から選ばれた１以上の絶縁層を半導体基板上に含むこと、前記半導体上に、導電性または絶縁性の金属、合金、金属酸化物、金属窒化物およびそれらの混合物からなる群から選ばれた１以上の密着層を有すること、前記電極層が、遷移金属、貴金属、貴金属を含む合金および導電性貴金属酸化物からなる群から選ばれたものであることが好ましい。ＤＲＡＭのストレージノードキャパシタ、デカップリングキャパシタ、ＲＦにおける電圧調整式キャパシタ、マイクロウエーブフィルタ、フェーズドアレーアンテナにおける位相シフト素子および焦電センサ等の種々の用途に適した薄膜積層デバイスが得られるからである。
【００１８】
また、前記誘電体層が、構造式ＡＢＯ３で表されるペロブスカイト型結晶構造を有する材料（ここで、Ｂは、周期表のＩＶＢ族，ＶＢ族，ＶＩＢ族，ＶＩＩＢ族，ＩＢ族の元素からなる群から選ばれた１以上の元素であり、Ａは、＋１〜＋３までの電荷を有する１以上の元素である。）よりなること、または、前記誘電体層が、構造式Ａ’２Ｂ’２Ｏｘで表されるパイロクロア構造を有する材料（ここで、ｘは６または７であり、Ｂ’は、周期表のＩＶＢ族，ＶＢ族，ＶＩＢ族，ＶＩＩＢ族，ＩＢ族の元素からなる群から選ばれた１以上の元素であり、Ａ’は、＋１〜＋３までの電荷を有する１以上の元素である。）よりなること、より具体的には、前記誘電体層が、チタン酸バリウム、チタン酸ストロンチウム、チタン酸バリウムストロンチウム、チタン酸ビスマス、タンタル酸ストロンチウムビスマス、ニオブ酸ストロンチウムビスマス、タンタル酸ニオブ酸ストロンチウムビスマス、チタン酸ジルコン酸鉛、ジルコン酸チタン酸鉛ランタン、ニオブ酸カリウム、ニオブ酸鉛マグネシウムおよびこれらにイオンを注入してなる物質からなる群から選ばれたものであることが好ましい。高性能で、キャパシタンスの電圧依存性を適宜調整することができるキャパシタが得られるからである。
【００１９】
また、前記ウエル領域に注入されたイオンが、前記Ａより低い電荷を有するイオンであること、または、前記Ａより高い電荷を有するイオンであること、あるいは、前記ウエル領域に注入されたイオンが、前記Ｂより低い電荷を有するイオンであること、または、前記Ｂより高い電荷を有するイオンであることが好ましい。効率よくキャパシタンスの電圧依存性を調整することができるからである。
【００２０】
用途としては、薄膜積層デバイスがデカップリングキャパシタであることが好ましい。電極層間のＣ−Ｖ曲線を電圧軸に関しプラス方向またはマイナス方向に適宜シフトさせることにより、所望の電圧レベルで使用できるデカップリングキャパシタを容易に作製できるからである。
【００２１】
本願発明の更に他の一態様によれば、対となる電極層と、当該電極層に挟まれた誘電体層とを含んでなるキャパシタ素子を含む薄膜積層デバイスの製造方法において、当該誘電体層にマスキングを施す第１のステップと、当該誘電体層にイオンを注入する第２のステップと、当該マスキングを除去する第３のステップと、必要に応じて、第１〜第３までのステップを繰り返す第４のステップと、アニールする第５のステップとを含む薄膜積層デバイスの製造方法が提供される。
【００２２】
なお、前記イオンを注入する第２のステップにおいて、前記誘電体層の少なくとも上または下の境界面にウエル領域を設けることや、前記誘電体層に使用する材料の種類、注入するイオンの種類、注入エネルギー、注入角度、注入時間、当該誘電体層の位置、幅、深さおよび注入されたイオンの濃度からなる群から選ばれた少なくとも一つの条件を選択または変更することにより、所定のＣ−Ｖ曲線を得るようにすることが好ましい。
【００２３】
また、構造式ＡＢＯ３で表されるペロブスカイト型結晶構造を有する材料（ここで、Ｂは、周期表のＩＶＢ族，ＶＢ族，ＶＩＢ族，ＶＩＩＢ族，ＩＢ族の元素からなる群から選ばれた１以上の元素であり、Ａは、＋１〜＋３までの電荷を有する１以上の元素である。）よりなり、注入するイオンが、当該Ａより低い電荷を有すること、または、当該Ａより高い電荷を有するイオンであること、あるいは、当該Ｂより低い電荷を有するイオンであること、または、当該Ｂより高い電荷を有するイオンであることが好ましい。
【００２４】
また、イオンを注入するイオンビーム強度が、５〜５００ＫｅＶの間にあることやイオンの注入角が０〜９０゜の間にあることが好ましい。
【００２５】
このような製造方法により、電極層間のＣ−Ｖ曲線を電圧に関し、プラス方向とマイナス方向との少なくともいずれか一方向に、適宜シフトさせまたはシフトかつ拡大させ、キャパシタンスの電圧依存性を容易に調整することができる。
【００２６】
本願発明の更に他の一態様によれば、対となる電極層と、当該電極層に挟まれた誘電体層と、当該電極層間のＣ−Ｖ曲線を電圧軸に関しプラス方向とマイナス方向との少なくともいずれか一方向にシフトさせまたはシフトかつ拡大させるために当該誘電体層中に設けられたウエル領域とを有するキャパシタ素子を並列にまたは直列にまたは並列と直列とを組み合わせて接続してなる回路が提供される。
【００２７】
上記のように、電極層間のＣ−Ｖ曲線を電圧軸に関しプラス方向とマイナス方向との少なくともいずれか一方向に適宜シフトさせまたはシフトかつ拡大したキャパシタ素子を適宜、並列にまたは直列にまたは並列と直列とを組み合わせて使用すれば、所望の電圧値や電圧範囲において所望のキャパシタンスを回路上に実現することが容易になるからである。
【００２８】
なお、以下に説明する発明の実施の形態や図面の中で、本発明の更なる特徴が明らかにされる。
【００２９】
【発明の実施の形態】
以下に、本願発明の実施の形態を図，実施例等を使用して説明する。なお、これらの図，実施例等および説明は本願発明を例示するものであり、本願発明の範囲を制限するものではない。本願発明の趣旨に合致する限り他の実施の形態も本願発明の範疇に属し得ることは言うまでもない。また、図中、同一の要素については同一の符号を付すものとする。これらの図において、本願発明に係る要素は、必ずしも同一の縮尺によるものではない。
【００３０】
高誘電率を有する材料である（Ｂａ，Ｓｒ）ＴｉＯ３のキャパシタンスの電圧依存性を図１に示す。このような材料においては、内部電界が存在しなければ、図１に示すようにゼロＤＣボルトでキャパシタンスの最大値が現れる。
【００３１】
しかしながら、内部電界が存在すると、キャパシタンスの最大値を、電圧軸に関しプラスまたはマイナスにシフトすることができる。
【００３２】
たとえば図２Ａは内部電界Ｅｂ＝０の場合をモデル的に表している。図中、Ｖａは印加された電圧である。この場合、Ｃ−Ｖ曲線は図２Ｄの曲線１のように、ゼロボルトでキャパシタンスの最大値を示す。
【００３３】
これに対し、図２Ｂは内部電界Ｅｂ＞０の場合をモデル的に表している。矢印は内部電界のベクトルの方向を示す。すなわち、内部電界が低電位側の電極の方を向く電界ベクトルを持つ場合には、図２Ｄの曲線２のように、電圧軸に関しマイナスにΔＶだけシフトするようになる。
【００３４】
また、図２Ｃは内部電界Ｅｂ＜０の場合をモデル的に表している。すなわち、内部電界が高電位側の電極の方を向く電界ベクトルを持つ場合には、図２Ｄの曲線３のように、電圧軸に関しプラスにΔＶだけシフトするようになる。
【００３５】
高誘電率を有する材料にプラスまたはマイナスの電荷を有する原子を導入するとこのようなシフトが生じることは知られていた。
【００３６】
本願発明は、誘電層の結晶格子中でプラスの電荷を有するイオン（ドナードーパント）やマイナスの電荷を有するイオン（アクセプタドーパント）を含むウエルを誘電体層中に設けることにより内部電界を生じせしめ、電極層間のＣ−Ｖ曲線を電圧軸に関しプラス方向またはマイナス方向にシフトさせ、キャパシタンスの最大値を、電圧軸に関しプラスまたはマイナスにシフトすることを可能とするものである。
【００３７】
しかも、この技術を利用して、誘電体層の一部にイオンを注入したウエル領域を設ければ、電極層間のＣ−Ｖ曲線を電圧軸に関しプラス方向またはマイナス方向に拡大させることも可能である。
【００３８】
この状況を図３〜５を用いて説明する。図３Ａは半導体層５、密着層６、下部電極層７、誘電体層８、上部電極層９よりなる薄膜積層デバイス４のモデル断面図であり、下部電極層７と上部電極層９とを対とし、誘電体層８を対となる電極層に挟まれた誘電体層として有するキャパシタ素子を含んでいる。図３Ｂはそのときの電極層間のキャパシタンスの電圧依存性を示しており、キャパシタンスの最大値はゼロＶにある。
【００３９】
一方、図４Ａは同じ誘電体層の全面にイオンのドーピングを施し、誘電体層の境界面の全面にウエル領域１０を設けた場合の薄膜積層デバイス４のモデル断面図である。図４ＢはそのときのＣ−Ｖ曲線が電圧軸に関しプラス方向にシフトした様子を示している。このようにして、電圧軸に関するＣ−Ｖ曲線のシフトが可能となる。
【００４０】
また、図５は図３Ａ，４Ａのキャパシタ素子を並列に接続した場合の電極層間のキャパシタンスの電圧依存性を示している。この場合のＣ−Ｖ曲線は図３Ｂの曲線１１と４Ｂの曲線１２との和１３として現れ、この結果、電極層間のＣ−Ｖ曲線は電圧軸に関しプラス方向にシフトし、かつ拡大している。すなわち、キャパシタンスの最大値が電圧軸に関しプラス方向にシフトし、かつＣ−Ｖ曲線の幅が増大し、広い電圧範囲で、安定したキャパシタンスが得られるようになる。
【００４１】
図４Ａは、本願発明における「電極層間のＣ−Ｖ曲線を電圧軸に関し、プラス方向とマイナス方向との少なくともいずれか一方向にシフトさせまたはシフトかつ拡大させるために誘電体層中に設けられたイオンを注入したウエル領域」が誘電体層の境界面全体に設けられた例である。
【００４２】
しかしながら、本願発明においては、このようなウエル領域を誘電体層の内部に設けることも、内部や境界面の一部に設けることも可能である。その位置や幅、深さ等は、使用するイオンやイオンビーム強度とイオンの注入角度とを選択すること、とりわけイオンビーム強度を選択することによって達成できる。なお、内部電界の効率からすると誘電体層の境界面に設けるのが好ましい。
【００４３】
ウエル領域を誘電体層の境界面全体に設けずに、一部に設けると、上記の図３Ａ，４Ｂを並列に接続した場合と同様に、電極層間のＣ−Ｖ曲線は電圧軸に関しプラス方向にシフトし、かつ拡大する。従って、Ｃ−Ｖ曲線のシフトのみを目的とする場合は、ウエル領域を誘電体層の境界面全体に設け、Ｃ−Ｖ曲線のシフトと拡大とを目的とする場合は、ウエル領域を誘電体層の一部に設けるのがよい。
【００４４】
誘電体層の境界面にウエル領域を設ける場合、誘電体層の少なくとも上または下の境界面に設けることができる。また、その数には特に制限はない。
【００４５】
上記のような構造を有するキャパシタ素子は半導体基板上に形成することができる。
【００４６】
半導体基板の材質としては、Ｓｉ、Ｇｅ、周期表のＩＩＩＡ族元素およびＶＡ族元素からなる群から選ぶことができる。具体的には、ＳｉＧｅ、ＧａＡｓ、ＩｎＡｓ、ＩｎＰを挙げることができる。
【００４７】
半導体基板を基礎に多層構造を形成する場合、半導体上に、その上部構造と電気的に絶縁し、また上部構造との接着性を確保するために絶縁層や密着層を設けることが好ましい場合がある。これらの層は、兼用されていてもよく、それぞれ複数の層からなっていてもよい。
【００４８】
絶縁層用として使用できる材料としては、酸化物、窒化物、オキシナイトライド、キセロゲルおよびそれらの混合物を挙げることができる。半導体がＳｉである場合に、ＳｉＯ２を絶縁層とする例を挙げることができる。
【００４９】
また、密着層用として使用できる材料としては、導電性または絶縁性の金属、合金、金属酸化物、金属窒化物およびそれらの混合物を挙げることができる。Ｐｔ，Ｉｒ，Ｚｒ，Ｔｉ，酸化チタン，酸化イリジウム，酸化プラチナ，酸化亜鉛，ＴｉＮ，ＴｉＡｌＮ，ＴａＮ，ＴａＳｉＮを例示することができる。
【００５０】
本願発明に係る電極層に使用できる材料としては、特に制限はないが、遷移金属、貴金属、貴金属を含む合金および導電性貴金属酸化物からなる群から選ぶことが好ましい。信頼性を確保できるからである。なお、ここで、遷移金属とは、ｄ殻が満たされていく遷移元素が造る単体を意味し、貴金属とは、Ｒｕ，Ｏｓ，Ｒｈ，Ｉｒ，Ｐｄ，Ｐｔ，Ａｇ，Ａｕを意味する。具体的には、Ｐｔ，Ｉｒ，Ｒｕ，Ｒｈ，Ｏｓ，酸化プラチラ，酸化イリジウム，酸化ルテニウム，金，Ａｇ，Ｃｕ，Ｃｏ，Ｎｉを挙げることができる。
【００５１】
本願発明に係る誘電体層に使用できる材料としては、本願発明の趣旨に反しない限りどのようなものでもよいが、構造式ＡＢＯ３で表されるペロブスカイト型結晶構造を有する材料（ここで、Ｂは、周期表のＩＶＢ族，ＶＢ族，ＶＩＢ族，ＶＩＩＢ族，ＩＢ族の元素からなる群から選ばれた１以上の元素であり、Ａは、＋１〜＋３までの電荷を有する１以上の元素である。）や、構造式Ａ’２Ｂ’２Ｏｘで表されるパイロクロア構造を有する材料（ここで、ｘは６または７であり、Ｂ’は、周期表のＩＶＢ族，ＶＢ族，ＶＩＢ族，ＶＩＩＢ族，ＩＢ族の元素からなる群から選ばれた１以上の元素であり、Ａ’は、＋１〜＋３までの電荷を有する１以上の元素である。）が好ましい。大きな誘電率が得られるからである。
【００５２】
なお、上記の構造式ＡＢＯ３で表されるペロブスカイト型結晶構造を有する材料は、Ａ１＋Ｂ５＋Ｏ３，Ａ２＋Ｂ４＋Ｏ３，Ａ３＋Ｂ３＋Ｏ３（Ａ，Ｂの後ろの数字はプラスの価数を意味する）で表されるいわゆる単純ペロブスカイト構造の他に、複合ペロブスカイト型結晶構造を有する材料をも含むものである。
【００５３】
Ａ１＋Ｂ５＋Ｏ３で表される単純ペロブスカイト構造を有する材料の例としては、ＫＮｂＯ３を、Ａ２＋Ｂ４＋Ｏ３で表される単純ペロブスカイト構造を有する材料の例としては、ＢａＴｉＯ３を、Ａ３＋Ｂ３＋Ｏ３で表される単純ペロブスカイト構造を有する材料の例としては、ＢｉＦｅＯ３を挙げることができる。また、単純ペロブスカイト構造には、複数の元素を含む場合も含まれる。たとえば、（ＢａｙＳｒ１−ｙ）ＴｉＯ３の場合である。
【００５４】
複合ペロブスカイト型結晶構造を有する材料の例としては、ＰｂＭｇｙＮｂ１−ｙＯ３を挙げることができる（ｙは０より大きく１未満の実数）。
【００５５】
このように、上記の構造式ＡＢＯ３で表されるペロブスカイト型結晶構造を有する材料は、単純にＡが一つの元素に対応し、Ｂが他の一つの元素に対応する場合に限定されるわけではない。元素毎の原子数比について重み付けしＡイオンとＢイオンとの価数を足した場合に、二つの元素イオンとして数えて平均で＋３価であれば、上記の構造式ＡＢＯ３で表されるペロブスカイト型結晶構造を有する材料の範疇に属する。
【００５６】
なお、上記において、Ａ，Ｂを「１以上の元素」であるとしたのは、このように複数の元素が存在する場合を含む謂である。
【００５７】
構造式Ａ’２Ｂ’２Ｏｘで表されるパイロクロア構造を有する材料におけるＡ’，Ｂ’についても同様である。
【００５８】
従って、上記の具体的化合物については、イオンを注入してなる物質を除いていずれもイオン的に釣り合いのとれた状態にある。
【００５９】
具体的には、構造式ＡＢＯ３で表されるペロブスカイト型結晶構造を有する材料として、チタン酸バリウム、チタン酸ストロンチウム、チタン酸バリウムストロンチウム、チタン酸ビスマス、タンタル酸ストロンチウムビスマス、ニオブ酸ストロンチウムビスマス、タンタル酸ニオブ酸ストロンチウムビスマス、チタン酸ジルコン酸鉛、ジルコン酸チタン酸鉛ランタン、ニオブ酸カリウム、ニオブ酸鉛マグネシウムおよびこれらにイオンを注入してなる物質を例示することができる。
【００６０】
また、構造式Ａ’２Ｂ’２Ｏｘで表されるパイロクロア構造を有する材料として、Ｐｂ２（Ｚｒ，Ｔｉ）２Ｏ７を挙げることができる。
【００６１】
上記ウエル領域に注入するイオンとしては、上記Ａ，Ａ’，Ｂ，Ｂ’のそれぞれより低い電荷を有するイオンや高い電荷を有するイオンを、目的とする、キャパシタンス−電圧曲線のシフトや拡大に応じて使用することができる。なお、Ａ，Ａ’，Ｂ，Ｂ’がそれぞれ複数ある場合には、その最も低い電荷を有するものより低い電荷を有するイオンやその最も高い電荷を有するものより高い電荷を有するイオンを使用することが好ましい。
【００６２】
これにより、また、これらを組み合わせることにより、プラス方向とマイナス方向とのいずれの方向についても、キャパシタンス−電圧曲線をシフトでき、希望するようにキャパシタンス−電圧曲線を拡大できるからである。
【００６３】
必要とする電圧値が狭く一定であるデカップリングキャパシタとしては、上記のキャパシタンス−電圧曲線のシフトだけで充分であり、ＤＲＡＭのストレージノードキャパシタのように広い電圧範囲で高いキャパシタンスを必要とする場合は、キャパシタンス−電圧曲線を拡大することが好ましい。
【００６４】
また、ＲＦにおける電圧調整式キャパシタ、マイクロウエーブフィルタ、フェーズドアレーアンテナにおける位相シフト素子および焦電センサの場合は、用途に応じて、キャパシタンス−電圧曲線のシフトだけで充分である場合や、キャパシタンス−電圧曲線をシフトしかつ拡大することが好ましい場合がある。
【００６５】
上記のようなキャパシタ素子を製造する方法としては、対となる電極層と当該電極層に挟まれた誘電体層とを有する構造を形成するに当たり、当該誘電体層の所定部分にイオンを注入するためのマスキングを施す第１のステップと、ついで当該誘電体層にイオンを注入する第２のステップと、当該マスキングを除去する第３のステップとを１回以上行い、ついで、当該誘電体層中の結晶格子構造の規則性を回復するためのアニーリングのステップを行う方法が考えられる。
【００６６】
半導体基板上にキャパシタ素子を形成する場合を例に挙げると、たとえば、半導体層、絶縁層、密着層、下部電極層、誘電体層、上部電極層の順に積層して、薄膜積層デバイスを作成する。ここで、キャパシタ素子は対となる下部電極層と上部電極層との組み合わせとその間に挟まれた誘電体層とから構成される。この誘電体層について、イオンを注入する。
【００６７】
絶縁層は、スパッタリング法、熱酸化法、化学的気相成長法（ＣＶＤ）等公知の方法で形成することが可能である。
【００６８】
密着層は、真空蒸着法、スパッタリング法、イオンプレーティング法等公知の方法で形成することが可能である。
【００６９】
電極層は、真空蒸着法、スパッタリング法、イオンプレーティング法等の物理的気相成長法（ＰＶＤ）、電解めっき法、無電解めっき法等のメッキ法等公知の方法で形成することが可能である。
【００７０】
また、誘電体層は、ゾル−ゲル法、ＲＦマグネトロンスパッタリング、金属−有機物ＣＶＤにより形成することができる。
【００７１】
マスキング用のマスクとしては通常のフォトリソグラフィ用のフォトレジストマスクを使用することができる。このマスクの役割は、所定の部分以外にイオンが注入されるのを防止するためである。
【００７２】
イオンの注入には、Ｅａｔｏｎ３２０６等の公知の装置を使用することができる。
【００７３】
複数のイオンを注入する場合や、複数箇所にイオンを注入する場合には、マスキングとイオン注入とを繰り返す。
【００７４】
誘電体層中の結晶格子構造の規則性を回復するためのアニーリングには、電気炉等公知の装置を使用することができる。
【００７５】
上記第１から第３までのステップは、下部電極層７の上に誘電体層８を設けた後で上部電極層９を設ける前に行うことも、図３Ａのように上部電極層９を設けた直後やその後に必要な層を設けた後に行うことも可能である。
【００７６】
ただし、イオン注入による損傷やアニーリングによる熱損傷等の可能性を考慮すると、前者がより好ましい場合が多い。この場合、アニーリングの後に上部電極層を設ければ、上部電極層については、アニーリングによる熱損傷等の可能性を回避できるため、使用する材料の自由度が、下部電極層より広くなるというメリットも得られる。
【００７７】
イオン注入によって生じるウエル領域によるＣ−Ｖ曲線のシフトや拡大は、ウエル領域の横方向および深さ方向の広がりや、ドーパント（注入されたイオン）の種類、濃度等の因子や、誘電体層に使用する材料の種類、注入するイオンの種類、注入エネルギー、注入角度および注入時間等の因子によって決まる。従って、これらの因子からなる群から選ばれた少なくとも一つの条件を選択または変更することにより決めることができる。同じ場所に複数の異なるイオンを注入してもよい。
【００７８】
具体的には、イオンを注入するイオンビーム強度としては５〜５００ＫｅＶの間にあることが好ましい。この範囲より小さい値では、効果が少なく、この範囲より大きい値では、イオン注入による損傷が生じる可能性が高くなる。
【００７９】
イオンの注入角としては０〜９０゜の間で選択することができる。なお、ここで、０゜とは誘電体層面に直交する方向を表す。
【００８０】
本発明に係るキャパシタの製造工程を図１１を使用して例示すると次のようになる。
【００８１】
まず、ステップＳ１に従い、熱酸化処理されたＳｉよりなる半導体層５の上にＴｉＯ２よりなる密着層６を、たとえばＲＦマグネトロンスパッタリング法で形成する。次いで、ステップＳ２に従い、Ｐｔ層を、その上に積層する。ついで、ステップＳ３に従い、通常のフォトリソグラフィによりパターン化し、Ａｒイオンミリングのようなドライエッチング法によりエッチングし、下部電極層７を形成する。ついで、ステップＳ４に従い、適当な方法で誘電体層を作製し、通常のフォトリソグラフィによりパターン化し、イオンミリングのようなドライエッチング法によりエッチングし、誘電体層８を形成する。ついで、ステップＳ５に従い、誘電体層８をフォトレジストマスク等でマスキングし、ステップＳ６に従いイオンを注入する。次いで、ステップＳ７に従いマスキングを除去し、ステップＳ８に従いアニーリングをした後、ステップＳ９に従い、誘電体層８上にＰｔよりなる上部電極層９を形成する。マスキングの除去はアルカリ溶液の使用等公知の方法で行うことができ、アニーリングは電気炉に入れて実施することができる。
【００８２】
なお、上記のステップ４の後に、ステップＳ９に従い、誘電体層８上にＰｔよりなる上部電極層９を形成し、その後、ステップＳ５に従いマスキングし、イオンを注入することも可能である。
【００８３】
注入するイオンの注入エネルギー、注入角度、注入時間、ドース量等はＴＲＩＭ（Ｔｒａｎｓｐｏｒｔ　ｏｆ　Ｉｏｎｓ　ｉｎ　Ｍａｔｔｅｒ）といった注入シミュレーションプログラムを使用して決めることができる。注入エネルギーとしては、１０〜５００ｋｅＶ、ドース量としては１０１３〜１０１８／ｃｍ２の間が好ましいことが多い。イオン注入は、１回でも複数回でも可能であり、イオンの種類を含め、種々のイオン注入条件を組み合わせることも可能である。
【００８４】
なお、キャパシタ素子や薄膜積層デバイスを使用するに当たっては、誘電体層の全面にイオン注入したキャパシタ素子、すなわち上記ウエル領域が誘電体層の全面に渡るキャパシタ素子や、部分的にウエル領域を設けたキャパシタ素子をそのまま使用し、あるいは、イオン注入をしていないキャパシタ素子も含めて、並列構造や直列構造や並列と直列とを組み合わせた構造を採用して回路を作製すれば、キャパシタンスの電圧依存性を適宜変更したキャパシタ機能を有する回路を得ることが可能となる。
【００８５】
このような回路としては、本願発明の趣旨に反しない限りどのようなものでもよい。具体的には上記したような、ＤＲＡＭのストレージノードキャパシタ、デカップリングキャパシタ、ＲＦにおける電圧調整式キャパシタ、マイクロウエーブフィルタ、フェーズドアレーアンテナにおける位相シフト素子および焦電センサ等の種々の用途における回路を挙げることができる。
【００８６】
【実施例】
次に本願発明の実施例および比較例を詳述する。
【００８７】
［実施例１］
図６Ａは、Ｓｉ／ＳｉＯ２からなる半導体層５の上にＴｉＯ２からなる密着層６、Ｐｔからなる下部電極層７、誘電体層８、Ｐｔからなる上部電極層９が順次積層された構造の薄膜積層デバイス４において、誘電体層８が、ドーピングされていない領域（非ドーピング領域）と二つのドーピングされたウエル領域１０Ａ，１０Ｂとをその上の境界面に含む薄膜積層デバイス４のモデル断面図である。
【００８８】
誘電体層として、Ｂａ０．７Ｓｒ０．３ＴｉＯ３（本明細書において一般的に、（Ｂａ，Ｓｒ）ＴｉＯ３をＢＳＴと呼称する）よりなる８０ｎｍの厚さの層を金属−有機物ＣＶＤで形成した。
【００８９】
所定の形状のマスクを用いてマスキングし、イオンを注入した。
【００９０】
イオン注入には、Ｅａｔｏｎ３２０６を使用した。
【００９１】
イオンの注入に際しては、注入するイオンの種類、注入エネルギー、注入角度、注入時間を適宜選択することにより、所定のＣ−Ｖ曲線を得るようにすることが可能である。
【００９２】
注入するイオンとして、実施例１では、Ｍｎ＋２イオンを注入することとした。イオンを注入するイオンビーム強度としては５ＫｅＶを選択し、イオンの注入角として０゜を選択した。
【００９３】
これによって、図６Ａに示すように上部電極が電圧に関しプラス方向になるように電圧を印加した場合にはＥｂＡの矢印で示すような向きの内部電界を形成するウエル領域１０Ａが生成した。ウエル領域１０Ａ中では、注入されたＭｎ＋２イオンは、ペロブスカイト格子中でマイナス電荷を有するアクセプタとなる。
【００９４】
ドーピングにより、Ｃ−Ｖ曲線は、図６Ｂの曲線１５のように右にシフトし、電圧に関するキャパシタンスの最大値のシフト量は、０．５×１０１５／ｃｍ２のドース量で＋０．５Ｖ、１×１０１５／ｃｍ２のドース量で＋１Ｖであった。
【００９５】
ついで、上記マスクを除去し、別の形状のマスクを用いて新たにマスキングし、再度イオン注入を行い、ウエル領域１０Ｂを生成した。
【００９６】
これによって、図６Ａに示すように、接地に対し上部電極が電圧に関しプラス側になるように電圧を印加した場合にはＥｂＢの矢印で示すような向きの内部電界を形成するウエル領域１０Ｂが生成した。
【００９７】
その後、マスクを除去し、アニーリング処理を実施した。アニーリング処理は４００〜５００℃の電気炉内に３０分保持することで行った。
【００９８】
イオンの注入に際しては、注入するイオンの種類、注入エネルギー、注入角度、注入時間をウエル領域１０Ａの場合とは独立に適宜選択することができる。
【００９９】
２×１０１５／ｃｍ２のドース量とした以外は同様にしてウエル領域１０Ｂを形成した。この結果、ドーピングにより、Ｃ−Ｖ曲線は、図６Ｂの曲線１６のように右にシフトし、電圧に関するキャパシタンスの最大値のシフト量は、図６Ｂの曲線１６に示すように＋２Ｖであった。
【０１００】
なお、上記のようなシフトは、誘電体層の全面にイオン注入を行った場合か、イオン注入を行った部位に該当する電極層部分以外の電極部分をエッチング処理等で除去して測定した場合に得られるものであり、上記の処理の結果得られる曲線は、図６Ｂの曲線１７に示すように、これらの包絡線よりなる。
【０１０１】
このようにして、Ｃ−Ｖ曲線を電圧に関しプラス方向にシフトすると共に拡大し、キャパシタンスが高く、その電圧依存性の小さい領域を造り出すことが可能となった。
【０１０２】
さらに、ＢＳＴの場合のようにキャリアが電子である場合には、図６Ａに示すように上部電極が接地に対し電圧に関しプラス側になるように電圧を印加したときには、ウエル領域の存在しない方の電極である下部電極からキャリアが流れ込むことになるため、ウエル領域の形成に起因する電流の漏洩や素子の損傷を最小限にとどめることも可能となる。
【０１０３】
［実施例２］
図７Ａは、ドーピングされていない領域（非ドーピング領域）と二つのドーピングされたウエル領域１０Ｃ，１０Ｄとを誘電体層の下の境界面に含む薄膜積層デバイス４のモデル断面図である。
【０１０４】
Ｍｎ＋２イオンに代えてＦｅ＋２イオンを注入したこととイオンビーム強度としては２００ＫｅＶを選択し、誘電体層の下の境界面ウエル領域を形成したこととドース量を変更したこと以外は実施例１と同様に処理を行った。
【０１０５】
これによって、図７Ａに示すように接地に対し上部電極がマイナス側になるように電圧を印加した場合にはＥｂＣ，ＥｂＤの矢印で示すように下向きの内部電界を形成するウエル領域１０Ｃ，１０Ｄが生成した。
【０１０６】
ウエル領域では、注入されたＦｅ＋２イオンは、ペロブスカイト格子中でマイナス電荷を有するアクセプタとなる。
【０１０７】
ドーピングにより、Ｃ−Ｖ曲線は左にシフトし、電圧に関するキャパシタンスの最大値のシフト量は、１×１０１５／ｃｍ２のドース量で−０．５Ｖ、２×１０１５／ｃｍ２のドース量で−１Ｖであった。
【０１０８】
最初のイオン注入では２×１０１５／ｃｍ２のドース量を採用した。この結果、Ｃ−Ｖ曲線は図７Ｂの曲線１８から曲線１９にシフトした。
【０１０９】
更に次のイオン注入では４×１０１５／ｃｍ２のドース量を採用した。この結果、Ｃ−Ｖ曲線は図７Ｂの曲線２０にシフトし、その結果、曲線２１のＣ−Ｖ曲線を得た。
【０１１０】
このようにして、Ｃ−Ｖ曲線を接地に対し電圧に関しマイナス方向にシフトすると共に拡大し、キャパシタンスが高く、その電圧依存性の小さい領域を造り出すことが可能となった。
【０１１１】
さらに、ＢＳＴの場合のようにキャリアが電子であるときには、図７Ａに示すように上部電極がマイナス側になるように電圧を印加した場合には、ウエル領域の存在しない方の電極である上部電極からキャリアが流れ込むことになるため、ウエル領域の形成に起因する電流の漏洩や素子の損傷を最小限にとどめることも可能となる。
【０１１２】
［実施例３］
図８Ａは、ドーピングされていない領域（非ドーピング領域）と二つのドーピングされたウエル領域１０Ｅ，１０Ｆとを誘電体層の上の境界面に含む薄膜積層デバイス４のモデル断面図である。
【０１１３】
誘電体層として、８０ｎｍの厚さのＢＳＴ層に代えて、１００ｎｍの厚さのＰｂ（Ｚｒ，Ｔｉ）Ｏ３（ＰＺＴ）層を使用したことと、Ｍｎ＋２イオンに代えてＮｂ＋５イオンを注入したこととイオンビーム強度としては５ＫｅＶを選択したこととドース量を変更したこと以外は実施例１と同様に処理を行った。
【０１１４】
これによって、図８Ａに示すように接地に対し上部電極がマイナス側になるように電圧を印加した場合にはＥｂＥ，ＥｂＦの矢印で示すように下向きの内部電界を形成するウエル領域１０Ｅ，１０Ｆが生成した。
【０１１５】
ウエル領域では、注入されたＮｂ＋５イオンは、ペロブスカイト格子中でプラス電荷を有するドナーとなる。
【０１１６】
ドーピングにより、Ｃ−Ｖ曲線は左にシフトし、電圧に関するキャパシタンスの最大値のシフト量は、２×１０１５／ｃｍ２のドース量で−０．５Ｖ、４×１０１５／ｃｍ２のドース量で−１Ｖであった。
【０１１７】
最初のイオン注入では４×１０１５／ｃｍ２のドース量を採用した。この結果、Ｃ−Ｖ曲線は図８Ｂの曲線２２から曲線２３にシフトした。
【０１１８】
更に次のイオン注入では８×１０１５／ｃｍ２のドース量を採用した。この結果、Ｃ−Ｖ曲線は図８Ｂの曲線２４にシフトし、その結果、曲線２５のＣ−Ｖ曲線を得た。
【０１１９】
このようにして、Ｃ−Ｖ曲線を接地に対し電圧に関しマイナス方向にシフトすると共に拡大し、キャパシタンスが高く、その電圧依存性の小さい領域を造り出すことが可能となった。
【０１２０】
さらに、ＰＺＴの場合のようにキャリアが正孔であるときには、図８Ａに示すように上部電極がマイナス側になるように電圧を印加した場合には、ウエル領域の存在しない方の電極である下部電極から正孔が流れ込むことになるため、ウエル領域の形成に起因する電流の漏洩や素子の損傷を最小限にとどめることも可能となる。
【０１２１】
［実施例４］
図９は、本発明に係るデカップリングキャパシタ９２を電源９１とＬＳＩ９３との間に並列構成で使用した例を示す。この場合、たとえば、片方のデカップリングキャパシタについて、電極層間のキャパシタンス−電圧曲線を、電圧軸に関しプラス方向またはマイナス方向にシフトさせてあれば、並列回路では、図５のようにシフトしかつ拡大した曲線が得られるようになる。
【０１２２】
［実施例５］
図１０Ａは、ドーピングされていない領域（非ドーピング領域）とドーピングされたウエル領域１０Ｇ，１０Ｈとを、それぞれ誘電体層の上と下との境界面に含む薄膜積層デバイス４のモデル断面図である。
【０１２３】
誘電体層として、８０ｎｍの厚さのＢＳＴ層をＲＦマグネトロンスパッタリングで形成したことと、イオンビーム強度としては２００ＫｅＶと５ｋｅＶとを選択し、Ｆｅ＋２イオンを注入して誘電体層の上下の境界面にウエル領域を形成したこととドース量を変更したこと以外は実施例１と同様に処理を行った。
【０１２４】
これによって、図１０Ａに示すように接地に対し上部電極がプラス側になるように電圧を印加した場合にはＥｂＧ，ＥｂＨの矢印で示すように上向きと下向きとの内部電界を形成するウエル領域１０Ｇ，１０Ｈが生成した。
【０１２５】
ウエル領域では、注入されたＦｅ＋２イオンは、ペロブスカイト格子中でマイナス電荷を有するアクセプタとなる。
【０１２６】
ドーピングにより、Ｃ−Ｖ曲線は図１０Ｂに示すように右と左とにシフトし、電圧に関するキャパシタンスの最大値のシフト量は、それぞれ、５ｋｅＶ時に０．５×１０１５／ｃｍ２のドース量で＋０．５Ｖまたは−０．５Ｖ、２００ＫｅＶ時に１×１０１５／ｃｍ２のドース量で＋１Ｖまたは−１Ｖとなった。
【０１２７】
二回のイオン注入により、曲線２６と曲線２７との包絡線よりなる曲線２８が得られた。
【０１２８】
なお、上記に開示した内容から、下記の付記に示した発明が導き出せる。
【０１２９】
（付記１）　対となる電極層と、
当該電極層に挟まれた誘電体層と、
当該電極層間のキャパシタンス−電圧曲線を電圧軸に関し、プラス方向とマイナス方向との少なくともいずれか一方向にシフトさせまたはシフトかつ拡大させるために当該誘電体層中に設けられたイオンを注入したウエル領域と
を有するキャパシタ素子を含む薄膜積層デバイス。
【０１３０】
（付記２）　前記ウエル領域が、前記誘電体層の少なくとも上または下の境界面に設けられている付記１に記載の薄膜積層デバイス。
【０１３１】
（付記３）　前記キャパシタ素子が半導体基板上に形成されている付記２に記載の薄膜積層デバイス。
【０１３２】
（付記４）　前記半導体基板が、Ｓｉ、Ｇｅ、周期表のＩＩＩＡ族元素およびＶＡ族元素からなる群から選ばれた少なくとも１つの元素よりなる付記２に記載の薄膜積層デバイス。
【０１３３】
（付記５）　酸化物、窒化物、オキシナイトライド、キセロゲルおよびそれらの混合物からなる群から選ばれた１以上の絶縁層を半導体基板上に含む付記２に記載の薄膜積層デバイス。
【０１３４】
（付記６）　前記半導体上に、導電性または絶縁性の金属、合金、金属酸化物、金属窒化物およびそれらの混合物からなる群から選ばれた１以上の密着層を有する付記２に記載の薄膜積層デバイス。
【０１３５】
（付記７）　前記電極層が、遷移金属、貴金属、貴金属を含む合金および導電性貴金属酸化物からなる群から選ばれた付記２に記載の薄膜積層デバイス。
【０１３６】
（付記８）　前記誘電体層が、構造式ＡＢＯ３で表されるペロブスカイト型結晶構造を有する材料（ここで、Ｂは、周期表のＩＶＢ族，ＶＢ族，ＶＩＢ族，ＶＩＩＢ族，ＩＢ族の元素からなる群から選ばれた１以上の元素であり、Ａは、＋１〜＋３までの電荷を有する１以上の元素である。）よりなる付記２に記載の薄膜積層デバイス。
【０１３７】
（付記９）　前記誘電体層が、構造式Ａ’２Ｂ’２Ｏｘで表されるパイロクロア構造を有する材料（ここで、ｘは６または７であり、Ｂ’は、周期表のＩＶＢ族，ＶＢ族，ＶＩＢ族，ＶＩＩＢ族，ＩＢ族の元素からなる群から選ばれた１以上の元素であり、Ａ’は、＋１〜＋３までの電荷を有する１以上の元素である。）よりなる付記２に記載の薄膜積層デバイス。
【０１３８】
（付記１０）　前記誘電体層が、チタン酸バリウム、チタン酸ストロンチウム、チタン酸バリウムストロンチウム、チタン酸ビスマス、タンタル酸ストロンチウムビスマス、ニオブ酸ストロンチウムビスマス、タンタル酸ニオブ酸ストロンチウムビスマス、チタン酸ジルコン酸鉛、ジルコン酸チタン酸鉛ランタン、ニオブ酸カリウム、ニオブ酸鉛マグネシウムおよびこれらにイオンを注入してなる物質からなる群から選ばれたものである付記２に記載の薄膜積層デバイス。
【０１３９】
（付記１１）　前記ウエル領域に注入されたイオンが、前記Ａより低い電荷を有するイオンである付記８または９に記載の薄膜積層デバイス。
【０１４０】
（付記１２）　前記ウエル領域に注入されたイオンが、前記Ａより高い電荷を有するイオンである付記８または９に記載の薄膜積層デバイス。
【０１４１】
（付記１３）　前記ウエル領域に注入されたイオンが、前記Ｂより低い電荷を有するイオンである付記８または９に記載の薄膜積層デバイス。
【０１４２】
（付記１４）　前記ウエル領域に注入されたイオンが、前記Ｂより高い電荷を有するイオンである付記８または９に記載の薄膜積層デバイス。
【０１４３】
（付記１５）　薄膜積層デバイスがデカップリングキャパシタである付記２に記載の薄膜積層デバイス。
【０１４４】
（付記１６）　対となる電極層と、当該電極層に挟まれた誘電体層とを含んでなるキャパシタ素子を含む薄膜積層デバイスの製造方法において、
当該誘電体層にマスキングを施す第１のステップと、
当該誘電体層にイオンを注入する第２のステップと、
当該マスキングを除去する第３のステップと、
必要に応じて、第１から第３までのステップを繰り返す第４のステップと、
アニールする第５のステップと
を含む薄膜積層デバイスの製造方法。
【０１４５】
（付記１７）　前記イオンを注入する第２のステップにおいて、前記誘電体層の少なくとも上または下の境界面にウエル領域を設ける付記１６に記載の薄膜積層デバイスの製造方法。
【０１４６】
（付記１８）　前記誘電体層に使用する材料の種類、注入するイオンの種類、注入エネルギー、注入角度、注入時間、当該誘電体層の位置、幅、深さおよび注入されたイオンの濃度からなる群から選ばれた少なくとも一つの条件を選択または変更することにより、所定のキャパシタンス−電圧曲線を得るようにする付記１６に記載の薄膜積層デバイスの製造方法。
【０１４７】
（付記１９）　前記誘電体層が、構造式ＡＢＯ３で表されるペロブスカイト型結晶構造を有する材料（ここで、Ｂは、周期表のＩＶＢ族，ＶＢ族，ＶＩＢ族，ＶＩＩＢ族，ＩＢ族の元素からなる群から選ばれた１以上の元素であり、Ａは、＋１〜＋３までの電荷を有する１以上の元素である。）よりなり、注入するイオンが、当該Ａより低い電荷を有するイオンである付記１６に記載の薄膜積層デバイスの製造方法。
【０１４８】
（付記２０）　前記誘電体層が、構造式ＡＢＯ３で表されるペロブスカイト型結晶構造を有する材料（ここで、Ｂは、周期表のＩＶＢ族，ＶＢ族，ＶＩＢ族，ＶＩＩＢ族，ＩＢ族の元素からなる群から選ばれた１以上の元素であり、Ａは、＋１〜＋３までの電荷を有する１以上の元素である。）よりなり、注入するイオンが、当該Ａより高い電荷を有するイオンである付記１６に記載の薄膜積層デバイスの製造方法。
【０１４９】
（付記２１）　前記誘電体層が、構造式ＡＢＯ３で表されるペロブスカイト型結晶構造を有する材料（ここで、Ｂは、周期表のＩＶＢ族，ＶＢ族，ＶＩＢ族，ＶＩＩＢ族，ＩＢ族の元素からなる群から選ばれた１以上の元素であり、Ａは、＋１〜＋３までの電荷を有する１以上の元素である。）よりなり、注入するイオンが、当該Ｂより低い電荷を有するイオンである付記１６に記載の薄膜積層デバイスの製造方法。
【０１５０】
（付記２２）　前記誘電体層が、構造式ＡＢＯ３で表されるペロブスカイト型結晶構造を有する材料（ここで、Ｂは、周期表のＩＶＢ族，ＶＢ族，ＶＩＢ族，ＶＩＩＢ族，ＩＢ族の元素からなる群から選ばれた１以上の元素であり、Ａは、＋１〜＋３までの電荷を有する１以上の元素である。）よりなり、注入されたイオンが、当該Ｂより高い電荷を有するイオンである付記１６に記載の薄膜積層デバイスの製造方法。
【０１５１】
（付記２３）　イオンを注入するイオンビーム強度が、５〜５００ＫｅＶの間にある付記１６に記載の薄膜積層デバイスの製造方法。
【０１５２】
（付記２４）　対となる電極層と、
当該電極層に挟まれた誘電体層と、
当該電極層間のキャパシタンス−電圧曲線を電圧軸に関し、プラス方向とマイナス方向との少なくともいずれか一方向にシフトさせまたはシフトかつ拡大させるために当該誘電体層中に設けられたウエル領域と
を有するキャパシタ素子を並列にまたは直列にまたは並列と直列とを組み合わせて接続してなる回路。
【０１５３】
【発明の効果】
本願発明により、キャパシタンスの電圧依存性を適宜調整することのできる新しいキャパシタ素子、薄膜積層デバイス、回路およびそのようなキャパシタ素子や薄膜積層デバイスを製造する技術が提供される。
【図面の簡単な説明】
【図１】ＢＳＴのキャパシタンスの電圧依存性の一例を図示するグラフである。
【図２】２Ａ〜２Ｃは内部電界が存在する様子を示すモデル図、２Ｄはその結果生じるＣ−Ｖ曲線のシフトを示すモデル図である。
【図３】３Ａはドーピングされていない誘電体層を有するキャパシタ素子を備えた薄膜積層デバイスの断面構造を示すモデル図、３Ｂは、そのＣ−Ｖ曲線を示すモデル図である。
【図４】４Ａはドーピングされた誘電体層を有するキャパシタ素子を備えた薄膜積層デバイスの断面構造を示すモデル図、４Ｂは、そのＣ−Ｖ曲線のシフトを示すモデル図である。
【図５】図３Ａ，４Ａのキャパシタ素子を並列に接続した場合の電極層間のキャパシタンスの電圧依存性を示すモデル図である。
【図６】６Ａは、非ドーピング領域と二つのドーピングされたウエル領域とを誘電体層の上の境界面に含むキャパシタ素子を備えた薄膜積層デバイスのモデル断面図であり、６Ｂは、そのＣ−Ｖ曲線のシフトおよび拡大を示すモデル図である。
【図７】７Ａは、非ドーピング領域と二つのドーピングされたウエル領域とを誘電体層の下の境界面に含む他のキャパシタ素子を備えた薄膜積層デバイスのモデル断面図であり、７Ｂは、そのＣ−Ｖ曲線のシフトおよび拡大を示すモデル図である。
【図８】８Ａは、非ドーピング領域と二つのドーピングされたウエル領域とを誘電体層の上の境界面に含む他のキャパシタ素子を備えた薄膜積層デバイスのモデル断面図であり、８Ｂは、そのＣ−Ｖ曲線のシフトおよび拡大を示すモデル図である。
【図９】本発明に係るデカップリングキャパシタを電源とＬＳＩとの間に並列構成で使用した例を示すモデル図である。
【図１０】１０Ａは、非ドーピング領域とドーピングされたウエル領域とを誘電体層の上下の境界面に含む他のキャパシタ素子を備えた薄膜積層デバイスのモデル断面図であり、１０Ｂは、そのＣ−Ｖ曲線のシフトおよび拡大を示すモデル図である。
【図１１】本発明に係る薄膜積層デバイスの製造工程を示すフロー図である。
【符号の説明】
１，２，３，１１〜２８
Ｃ−Ｖ曲線
４　　薄膜積層デバイス
５　　半導体層
６　　密着層
７　　下部電極層
８　　誘電体層
９　　上部電極層
１０　ウエル領域
９１　電源
９２　デカップリングキャパシタ
９３　ＬＳＩ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2004031408.tif 000008
【図８】
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【図９】
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【図１０】
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【図１１】
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