(57)【要約】【課題】装置規模および製造コストを削減すること。【解決手段】データ入力部１０２は、データ供給装置から所定の長さを有するＰＣＭデータを得て、速度調整部１１２へ出力する。さらに、データ入力部１０２は、速度調整部１１２から入力データ速度が調整されたＰＣＭデータを得て、バッファ１０４への入力としてバッファ１０４に記憶する。速度調整部１１２は、データ入力部１０２におけるＰＣＭデータの入力データ速度を調整して、調整されたＰＣＭデータをデータ入力部１０２へ出力する。バッファ１０４は、データ入力部１０２によって記憶されたＰＣＭデータを蓄積する。データ出力部１０６は、バッファ１０４によって蓄積されている所定の長さのＰＣＭデータを読み出して、バッファ１０４からの出力としてＤ／Ａ変換部へ出力する。【選択図】      図１
2004158925.tif 000002
【特許請求の範囲】
【請求項１】
ディジタルデータを一時的に蓄積する蓄積手段と、
第１クロック信号の周波数に基づいて前記蓄積手段に前記ディジタルデータを入力するデータ入力手段と、
第２クロック信号の周波数に基づいて前記蓄積手段から前記ディジタルデータを出力するデータ出力手段と、
前記データ入力手段における入力データ速度または前記データ出力手段における出力データ速度を調整する速度調整手段と、
を有することを特徴とするディジタルデータ処理装置。
【請求項２】
前記速度調整手段は、
前記入力データ速度および前記出力データ速度の速度差を検出する速度差検出手段と、
前記速度差検出手段によって検出された前記速度差に基づいて線形的な補間処理または間引き処理によって前記ディジタルデータの長さを変換するデータ変換手段と、
を有することを特徴とする請求項１記載のディジタルデータ処理装置。
【請求項３】
前記データ変換手段によって変換される前記ディジタルデータの変換単位の長さを調整する変換単位調整手段をさらに有することを特徴とする請求項２記載のディジタルデータ処理装置。
【請求項４】
前記速度調整手段は、
前記速度差検出手段によって前記速度差が検出される検出頻度を測定する検出頻度測定手段をさらに有し、
前記変換単位調整手段は、
前記検出頻度測定手段によって測定された前記検出頻度に基づいて前記変換単位の長さの調整を行うことを特徴とする請求項３記載のディジタルデータ処理装置。
【請求項５】
前記ディジタルデータは複数の振幅を示し、
前記速度調整手段は、
前記ディジタルデータの前記複数の振幅に基づいて前記ディジタルデータの長さを変換するか否かを判定して判定結果を生成する判定手段をさらに有し、
前記データ変換手段は、
前記判定手段によって生成された前記判定結果に基づいて前記ディジタルデータの長さの変換を行うことを特徴とする請求項２記載のディジタルデータ処理装置。
【請求項６】
ディジタルデータを蓄積手段に一時的に蓄積する蓄積ステップと、
第１クロック信号の周波数に基づいて前記蓄積手段に前記ディジタルデータを入力するデータ入力ステップと、
第２クロック信号の周波数に基づいて前記蓄積手段から前記ディジタルデータを出力するデータ出力ステップと、
前記データ入力ステップにおける入力データ速度または前記データ出力ステップにおける出力データ速度を調整する速度調整ステップと、
を有することを特徴とするディジタルデータ処理方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ディジタルデータ処理装置およびディジタルデータ処理方法に関する。
【０００２】
【従来の技術】
ＶｏＩＰ（Ｖｏｉｃｅ  ｏｖｅｒ  Ｉｎｔｅｒｎｅｔ  Ｐｒｏｔｏｃｏｌ）は、ＩＰ（Ｉｎｔｅｒｎｅｔ  Ｐｒｏｔｏｃｏｌ）に基づく電話通信システムとして、ネットワークのブロードバンド化およびメディアの符号化技術の発展を背景に普及してきた。ＶｏＩＰにおいて用いられる端末装置（以下、「ＶｏＩＰ端末装置」と言う）によって音声データに対して行われる主な処理は、音声データのＡ／Ｄ（Ａｎａｌｏｇ  ｔｏ  Ｄｉｇｉｔａｌ）変換処理、Ｄ／Ａ（Ｄｉｇｉｔａｌ  ｔｏ  Ａｎａｌｏｇ）変換処理、音声データの圧縮符号化処理、符号化データのパケット化処理およびこれらの処理の時間制御処理である。
【０００３】
ＶｏＩＰ端末装置はＰＣ（Ｐｅｒｓｏｎａｌ  Ｃｏｍｐｕｔｅｒ）を用いることによって実現されることが多い。ＰＣを用いて実現されるＶｏＩＰ端末装置において、ＰＣ内部のＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）が音声データの圧縮符号化処理および符号化データのパケット化処理を行い、かつ、サウンド機能部（たとえば、サウンドカード）がデータのＡ／Ｄ変換処理およびＤ／Ａ変換処理を行う。そして、ＣＰＵおよびサウンド機能部の間のディジタルデータの授受は一般にバッファを介して行われる。ここで、サウンド機能部の一例であるサウンドカードには、ＣＰＵのクロック信号と互いに独立のクロック信号の周波数に基づいて動作するものがある。ところが、これら２つのクロック信号の周波数が同一に設定されていても、各クロック信号の生成に用いられる水晶発振子の精度および経時変化だけでなく周辺温度の影響に依ってこれら２つのクロック信号の間に周波数差が発生し得る。周波数差が発生すると、バッファへのデータの入力データ速度およびバッファからのデータの出力データ速度の間にも差が生じる。これは、バッファのオーバーフローおよびアンダーフローを引き起し正常なデータ再生を妨げる原因となる。そのため、バッファのオーバーフローおよびアンダーフローを防止しながらディジタルデータを入出力できる技術が求められている。
【０００４】
バッファのオーバーフローおよびアンダーフローを防止しながらディジタルデータを入出力できる従来のディジタルデータ処理装置は、バッファの前段および後段においてそれぞれ用いられる２つのクロック信号の周波数差を検出し、検出した周波数差に基づいて、バッファへデータを入力する部分のクロック信号の周波数を変更している（たとえば、特許文献１参照）。このようなディジタルデータ処理装置について、図１１を参照して説明する。
【０００５】
図１１は、従来のディジタルデータ処理装置の構成の一例を示すブロック図である。図１１に示すディジタルデータ処理装置１１００は、ＣＤ−ＲＯＭドライブ１１０２、インタフェース１１０４、インタフェース制御回路１１０６、クロック生成回路１１０８、クロックカウンタ１１１０、同期パターン抜き取り回路１１１２、比較回路１１１４、切換信号生成回路１１１６およびバッファＲＡＭ１１１８を具備している。
【０００６】
図１１に示すディジタルデータ処理装置１１００が音声データを再生する時、ＣＤ−ＲＯＭドライブ１１０２は、基準クロック信号ＣＫ−ｄの周波数に基づくデータ速度（入力データ速度）でディジタル音声データをたとえばＳＣＳＩ（Ｓｍａｌｌ  Ｃｏｍｐｕｔｅｒ  Ｓｙｓｔｅｍ  Ｉｎｔｅｒｆａｃｅ）バスのようなインタフェース１１０４を介してインタフェース制御回路１１０６および同期パターン抜き取り回路１１１２へ出力する。そして、同期パターン抜き取り回路１１１２は、ＣＤ−ＲＯＭドライブ１１０２から得られたディジタル音声データに付加されている同期パターンを検出し、検出する度にタイミングパルスを比較回路１１１４へ出力する。
【０００７】
クロック生成回路１１０８は、後述の切換信号に基づいて周波数が可変である基準クロック信号ＣＫ−ａをインタフェース制御回路１１０６、クロックカウンタ１１１０およびサウンド機能部（図示せず）へ出力する。クロックカウンタ１１１０は、基準クロック信号ＣＫ−ａの周波数に基づいてタイミングパルスを比較回路１１１４へ出力する。比較回路１１１４は、クロックカウンタ１１１０および同期パターン抜き取り回路１１１２からそれぞれ得られた２つのタイミングパルスの時間差に対応する比較信号を切換信号生成回路１１１６へ出力する。切換信号生成回路１１１６は、比較信号に基づいて基準クロック信号ＣＫ−ａの周波数を切り換えさせる切換信号をクロック生成回路１１０８へ出力する。インタフェース制御回路１１０６は、基準クロック信号ＣＫ−ｄの周波数に基づく速度でＣＤ−ＲＯＭドライブ１１０２から受け取ったディジタル音声データをクロック生成回路１１０８から得られた基準クロック信号ＣＫ−ａの周波数に基づく速度でバッファＲＡＭ１１１８へ出力する。バッファＲＡＭ１１１８は、インタフェース制御回路１１０６から得られたディジタル音声データを一時的に格納する。サウンド機能部は、バッファＲＡＭ１１１８の後段に配置されており、格納されたディジタル音声データを基準クロック信号ＣＫ−ａの周波数に基づくデータ速度（出力データ速度）で順次読み出して、アナログ音声データに変換する。
【０００８】
このようにして、従来のディジタルデータ処理装置１１００は、基準クロック信号ＣＫ−ａ、ＣＫ−ｄの間に周波数差が発生した時に基準クロック信号ＣＫ−ａの周波数を変更して基準クロック信号ＣＫ−ａ、ＣＫ−ｄの周波数を同一にすることによって、バッファＲＡＭ１１１８におけるオーバーフローおよびアンダーフローを防止して正常な音声データ再生を実現している。
【０００９】
【特許文献１】
特開平５−６２３４号公報（第５−６頁）
【００１０】
【発明が解決しようとする課題】
しかしながら、従来のディジタルデータ処理装置１１００は、周波数が可変である基準クロック信号ＣＫ−ａを生成できるクロック生成回路１１０８を具備していなければならないとともに、基準クロック信号ＣＫ−ａの周波数を変更するためにクロックカウンタ１１１０、同期パターン抜き取り回路１１１２、比較回路１１１４および切換信号生成回路１１１６をさらに具備していなければならないため、装置規模が増大するとともに製造コストが増大するという問題がある。
【００１１】
本発明は、かかる点に鑑みてなされたものであり、装置規模および製造コストを削減することができるディジタルデータ処理装置およびディジタルデータ処理方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】
本発明のディジタルデータ処理装置は、ディジタルデータを一時的に蓄積する蓄積手段と、第１クロック信号の周波数に基づいて前記蓄積手段に前記ディジタルデータを入力するデータ入力手段と、第２クロック信号の周波数に基づいて前記蓄積手段から前記ディジタルデータを出力するデータ出力手段と、前記データ入力手段における入力データ速度または前記データ出力データ速度における出力データ速度を調整する速度調整手段と、を有する構成を採る。
【００１３】
この構成によれば、第１クロック信号の周波数に基づいてディジタルデータを一時的に蓄積する蓄積手段にディジタルデータを入力する時の入力データ速度または第２クロック信号の周波数に基づいて蓄積手段からディジタルデータを出力する時の出力データ速度を調整するため、第１クロック信号または第２クロック信号の周波数を変更する回路を用いることなく蓄積手段のオーバーフローおよびアンダーフローを防止できるから、装置規模および製造コストを削減することができる。
【００１４】
本発明のディジタルデータ処理装置は、上記構成において、前記速度調整手段が、前記入力データ速度および前記出力データ速度の速度差を検出する速度差検出手段と、前記速度差検出手段によって検出された前記速度差に基づいて線形的な補間処理または間引き処理によって前記ディジタルデータの長さを変換するデータ変換手段と、を有する構成を採る。
【００１５】
この構成によれば、上記効果に加えて、入力データ速度および出力データ速度の速度差を検出し、検出された速度差に基づいて線形的な補間処理または間引き処理によってディジタルデータの長さを変換するため、ディジタルデータが音声を表すＰＣＭ（Ｐｕｌｓｅ  Ｃｏｄｅ  Ｍｏｄｕｌａｔｉｏｎ）データである場合、ディジタルデータに対応するアナログ音声データの波形におけるディジタルデータの長さの変換に起因する変化を抑制することができ、ディジタルデータに与えられる聴覚的な影響を抑制することができる。
【００１６】
本発明のディジタルデータ処理装置は、上記構成において、前記データ変換手段によって変換される前記ディジタルデータの変換単位の長さを調整する変換単位調整手段をさらに有する構成を採る。
【００１７】
この構成によれば、上記効果に加えて、ディジタルデータの変換単位の長さを調整するため、変換単位に対応するディジタルデータの長さを調整することができるから、ディジタルデータが音声を表すＰＣＭデータである場合、変換単位の長さが調整によって拡大されている時にディジタルデータに対応するアナログ音声データの波形におけるディジタルデータの長さの変換に起因する変化を低減することができ、ディジタルデータに与えられる聴覚的な影響を低減することができ、かつ、変換単位の長さが調整によって縮小されている時にディジタルデータの長さを変換する際の演算処理量を削減することができ、ディジタルデータの長さの変換を迅速に行うことができる。
【００１８】
本発明のディジタルデータ処理装置は、上記構成において、前記速度調整手段が、前記速度差検出手段によって前記速度差が検出される検出頻度を測定する検出頻度測定手段をさらに有し、前記変換単位調整手段が、前記検出頻度測定手段によって測定された前記検出頻度に基づいて前記変換単位の長さの調整を行う構成を採る。
【００１９】
この構成によれば、上記効果に加えて、速度差が検出される検出頻度を測定して、測定された検出頻度に基づいて変換単位の長さの調整を行うため、検出頻度に基づいて変換単位に対応するディジタルデータの長さを調整することができるから、ディジタルデータが音声を表すＰＣＭデータである場合、測定された検出頻度が低下した時に変換単位の長さを調整によって拡大することができてディジタルデータに対応するアナログ音声データの波形におけるディジタルデータの長さの変換に起因する変化を低減することができ、ディジタルデータに与えられる聴覚的な影響を低減することができ、かつ、測定された検出頻度が高くなった時に変換単位の長さを調整によって縮小することができてディジタルデータの長さを変換する際の演算処理量を削減することができるから、ディジタルデータの長さの変換を迅速に行うことができる。
【００２０】
本発明のディジタルデータ処理装置は、上記構成において、前記ディジタルデータが複数の振幅を示し、前記速度調整手段が、前記ディジタルデータに含まれる前記複数の振幅に基づいて前記ディジタルデータの長さを変換するか否かを判定して判定結果を生成する判定手段をさらに有し、前記データ変換手段が、前記判定手段によって生成された前記判定結果に基づいて前記ディジタルデータの長さの変換を行う構成を採る。
【００２１】
この構成によれば、上記効果に加えて、ディジタルデータの振幅に基づいてディジタルデータの長さを変換するか否かを判定して生成された判定結果に基づいてディジタルデータの長さを変換するため、たとえば、それら複数の振幅の絶対値の合計値またはそれら複数の振幅の差分の絶対値の合計値が小さい時のみディジタルデータの長さを変換することができるから、聴覚的な影響が大きい変換を回避することができてディジタルデータに与えられる聴覚的な影響を低減することができる。
【００２２】
本発明のディジタルデータ処理方法は、ディジタルデータを蓄積手段に一時的に蓄積する蓄積ステップと、第１クロック信号の周波数に基づいて前記蓄積手段に前記ディジタルデータを入力するデータ入力ステップと、第２クロック信号の周波数に基づいて前記蓄積手段から前記ディジタルデータを出力するデータ出力ステップと、前記データ入力ステップにおける入力データ速度または前記データ出力ステップにおける出力データ速度を調整する速度調整ステップと、を有するようにした。
【００２３】
この方法によれば、ディジタルデータ処理方法は、第１クロック信号の周波数に基づいてディジタルデータを蓄積手段に一時的に蓄積する蓄積手段にディジタルデータを入力する時の入力データ速度または第２クロック信号に基づいて蓄積手段からディジタルデータを出力する時の出力データ速度を調整するため、第１クロック信号または第２クロック信号の周波数を変更する回路を用いることなく蓄積手段のオーバーフローおよびアンダーフローを防止できるから、装置規模および製造コストを削減することができる。
【００２４】
【発明の実施の形態】
本発明の骨子は、ディジタルデータを一時的に蓄積する蓄積手段にディジタルデータを入力する時の入力データ速度または蓄積手段からディジタルデータを出力する時の出力データ速度を調整することである。
【００２５】
以下、本発明の実施の形態について、図面を参照して詳細に説明する。
【００２６】
なお、以下の実施の形態に係るディジタルデータ処理装置の構成を示す全てのブロック図において、太い実線の矢印はＰＣＭ（Ｐｕｌｓｅ  Ｃｏｄｅ  Ｍｏｄｕｌａｔｉｏｎ）データの流れを、細い実線の矢印はクロック信号および各種制御信号の流れをそれぞれ表す。また、以下の実施の形態に係るディジタルデータ処理装置は、音声データの伝送において用いられるディジタルフォーマットの１つであるＰＣＭデータに適用されているが、処理対象のディジタルデータはＰＣＭデータに限定されない。以下の実施の形態に係るディジタルデータ処理装置は、ＰＣＭデータと同様に、所定数のビットを用いて１つの振幅の値をそれぞれ示す複数のサンプルを有しこれら複数のサンプルを用いて振幅の経時的な変化を表すディジタルデータに適用できる。
【００２７】
（実施の形態１）
図１は、本発明の実施の形態１に係るディジタルデータ処理装置の構成を示すブロック図である。
【００２８】
図１に示すディジタルデータ処理装置１００は、データ入力部１０２、バッファ１０４、データ出力部１０６、クロック信号Ｉ生成部１０８、クロック信号Ｏ生成部１１０および速度調整部１１２を具備している。
【００２９】
データ入力部１０２の入力端子は、ＰＣＭデータを供給する部分（図示せず）に接続されている。なお、ＰＣＭデータを供給する装置（以下「データ供給装置」と言う）の例としては、符号化されたデータを復号化してＰＣＭデータを生成する装置およびＰＣＭデータ記録媒体のドライブ装置などが挙げられる。データ入力部１０２の入力端子は、クロック信号Ｉ生成部１０８および速度調整部１１２に接続されている。速度調整部１１２の入力端子は、データ入力部１０２およびクロック信号Ｉ生成部１０８に接続されている。バッファ１０４の入力端子は、データ入力部１０２に接続されている。データ出力部１０６の入力端子は、バッファ１０４およびクロック信号Ｏ生成部１１０に接続されている。データ出力部１０６の出力端子は、Ｄ／Ａ変換部（図示せず）に接続されている。
【００３０】
クロック信号Ｉ生成部１０８は、バッファ１０４の前段に配置された各部分（ディジタルデータ処理装置１００の場合、データ入力部１０２および速度調整部１１２）の動作の基準となるクロック信号Ｉを生成して、生成されたクロック信号Ｉをデータ入力部１０２および速度調整部１１２へ出力する。
【００３１】
クロック信号Ｏ生成部１１０は、バッファ１０４の後段に配置された各部分（ディジタルデータ処理装置１００の場合、データ出力部１０６）の動作の基準となるクロック信号Ｏを生成して、生成されたクロック信号Ｏをデータ出力部１０６へ出力する。
【００３２】
なお、クロック信号Ｉ生成部１０８によって生成されるクロック信号Ｉおよびクロック信号Ｏ生成部１１０によって生成されるクロック信号Ｏの周波数は同一に設定されているが、クロック信号Ｉ生成部１０８およびクロック信号Ｏ生成部１１０においてそれぞれ用いられる水晶発振子の精度および経時変化だけでなく周辺温度の影響に依ってクロック信号Ｉおよびクロック信号Ｏの間に周波数差が発生することがある。周波数差が発生すると、バッファ１０４へのＰＣＭデータの入力データ速度（すなわち、データ入力部１０２がＰＣＭデータをバッファ１０４への入力としてバッファ１０４に記憶する時のデータ速度）およびバッファ１０４からのＰＣＭデータの出力データ速度（すなわち、データ出力部１０６がＰＣＭデータをバッファ１０４からの出力としてＤ／Ａ変換部へ出力する時のデータ速度）の間にも差が生じる。これは、バッファ１０４のオーバーフローおよびアンダーフローを引き起し正常なデータ再生を妨げる原因となる。本実施の形態に係るディジタルデータ処理装置１００においては、後で詳述する速度調整部１１２がこの課題を解決してバッファ１０４のオーバーフローおよびアンダーフローを防止することができる。
【００３３】
データ入力部１０２は、クロック信号Ｉ生成部１０８によって生成されたクロック信号Ｉの周波数に基づいて動作する。データ入力部１０２は、データ供給装置から所定の長さを有するＰＣＭデータを得る。そして、データ入力部１０２は、データ供給装置から得られたＰＣＭデータを速度調整部１１２へ出力する。さらに、データ入力部１０２は、速度調整部１１２から入力データ速度が調整されたＰＣＭデータを得る。そして、速度調整部１１２から得られたＰＣＭデータをバッファ１０４への入力としてバッファ１０４に記憶する。
【００３４】
ここで、データ入力部１０２はクロック信号Ｉの周波数に基づいて動作するから、速度調整部１１２によって長さが延長されたＰＣＭデータが一度の記憶処理によって記憶される時に入力データ速度は速くなり、速度調整部１１２によって長さが短縮されたＰＣＭデータが一度の記憶処理によって記憶される時に入力データ速度は遅くなる。
【００３５】
速度調整部１１２は、クロック信号Ｉ生成部１０８によって生成されたクロック信号Ｉの周波数に基づいて動作する。速度調整部１１２は、データ入力部１０２から得られたＰＣＭデータの長さを変換することによってデータ入力部１０２における入力データ速度を調整する。速度調整部１１２は、入力データ速度が調整されたＰＣＭデータをデータ入力部１０２へ出力する。
【００３６】
データ速度の具体的な調整動作の一例としては、入力データ速度が出力データ速度より速い時に、入力データ速度が遅くなるように調整する。一方、入力データ速度が出力データ速度より遅い時に、入力データ速度が速くなるように調整する。このように、入力データ速度および出力データ速度の間に速度差が発生した時でも入力データ速度および出力データ速度が等しくなるように調整を行うことができるから、バッファ１０４のオーバーフローおよびアンダーフローを防止することができる。
【００３７】
バッファ１０４は、データ入力部１０２によって記憶されたＰＣＭデータを一時的に（すなわち、データ入力部１０２によって記憶された時からデータ出力部１０６によって読み出される時まで）蓄積する。
【００３８】
データ出力部１０６は、クロック信号Ｏ生成部１１０によって生成されたクロック信号Ｏの周波数に基づいて動作する。データ出力部１０６は、バッファ１０４によって蓄積されている所定の長さのＰＣＭデータを読み出す。そして、データ出力部１０６は、読み出されたＰＣＭデータをバッファ１０４からの出力としてＤ／Ａ変換部へ出力する。なお、Ｄ／Ａ変換部は、ＰＣＭデータを変換してアナログ音声データを生成する機能を有する。
【００３９】
ここで、図１に示すディジタルデータ処理装置１００をＶｏＩＰ端末装置に適用した例について説明する。図２は、ディジタルデータ処理装置１００を具備するＶｏＩＰ端末装置の構成の一例を示すブロック図である。
【００４０】
図２に示すＶｏＩＰ端末装置２００は、ディジタルデータ処理装置１００、通信部２０２、パケット解析部２０４、復号化部２０６、Ｄ／Ａ変換部２０８および音声出力部２１０を具備している。
【００４１】
通信部２０２は、クロック信号Ｉ生成部１０８によって生成されたクロック信号Ｉの周波数基づいて動作する。通信部２０２は、通信媒体［たとえば、ＬＡＮ（Ｌｏｃａｌ  Ａｒｅａ  Ｎｅｔｗｏｒｋ）］からパケットデータを受信する。通信部２０２は、受信されたパケットデータをパケット解析部２０４へ出力する。
【００４２】
パケット解析部２０４は、クロック信号Ｉ生成部１０８によって生成されたクロック信号Ｉの周波数に基づいて動作する。パケット解析部２０４は、通信部２０２から得られたパケットデータを解析して符号化データを取り出す。パケット解析部２０４は、取り出された符号化データを復号化部２０６へ出力する。
【００４３】
復号化部２０６は、クロック信号Ｉ生成部１０８によって生成されたクロック信号Ｉの周波数に基づいて動作する。復号化部２０６は、パケット解析部２０４から得られた符号化データを復号化してＰＣＭデータを生成する。復号化部２０６は、上記のデータ供給装置としての機能を果たし、生成されたＰＣＭデータをデータ入力部１０２へ出力する。
【００４４】
Ｄ／Ａ変換部２０８は、クロック信号Ｏ生成部１１０によって生成されたクロック信号Ｏの周波数に基づいて動作する。Ｄ／Ａ変換部２０８は、データ出力部１０６から得られたＰＣＭデータを変換してアナログ音声データを生成する。Ｄ／Ａ変換部２０８は、生成されたアナログ音声データを音声出力部２１０へ出力する。
【００４５】
音声出力部２１０は、クロック信号Ｏ生成部１１０によって生成されたクロック信号Ｏに基づいて動作する。音声出力部２１０は、Ｄ／Ａ変換部２０８から得られたアナログ音声データを音声として出力する。
【００４６】
なお、一般に、ＶｏＩＰ端末装置においてパケットデータの紛失または順序の入れ替わりなどがネットワークの状態に依存して発生することがある。パケットデータの紛失または順序の入れ替わりなどが発生すると、再生される音声データが影響を受ける。この影響を軽減するために、ＶｏＩＰ端末装置２００は、パケット解析部２０４または復号化部２０６がデータの補間処理やバッファリング処理などを行う機能を有するものであっても良い。
【００４７】
また、ここではＶｏＩＰ端末装置２００の受信処理を行う装置にディジタルデータ処理装置１００を適用した例について説明したが、送信処理を行う部分に適用することも可能である。また、ディジタルデータ処理装置１００の適用例は上記に限定されない。たとえば、ディジタルデータ処理装置１００は、回線交換ネットワークにおいて用いられ、かつ、そのネットワークの基準クロック信号に同期する第１のクロック信号と第１のクロック信号に同期しない第２のクロック信号とがいずれも音声に関するデータをリアルタイムに扱う電話装置に適用することも可能である。
【００４８】
次いで、上記構成を有するディジタルデータ処理装置１００の動作について、説明する。
【００４９】
まず、クロック信号Ｉ生成部１０８は、バッファ１０４の前段に配置された各部分の動作の基準となるクロック信号Ｉを生成して、生成されたクロック信号Ｉをデータ入力部１０２および速度調整部１１２へ出力する。
【００５０】
また、クロック信号Ｏ生成部１１０は、バッファ１０４の後段に配置された各部分の動作の基準となるクロック信号Ｏを生成して、生成されたクロック信号Ｏをデータ出力部１０６へ出力する。
【００５１】
そして、データ入力部１０２は、データ供給装置から所定の長さのＰＣＭデータを得る。そして、データ入力部１０２は、データ供給装置から得られた所定の長さのＰＣＭデータを速度調整部１１２へ出力する。
【００５２】
そして、速度調整部１１２は、データ入力部１０２から所定の長さのＰＣＭデータを得る。そして、速度調整部１１２は、得られたＰＣＭデータの長さを変換することによってデータ入力部１０２における入力データ速度を調整する。そして、速度調整部１１２は、入力データ速度が調整されたＰＣＭデータをデータ入力部１０２へ出力する。
【００５３】
そして、データ入力部１０２は、速度調整部１１２によって入力データ速度が調整されたＰＣＭデータをバッファ１０４への入力としてバッファ１０４に記憶する。バッファ１０４は、データ入力部１０２によって記憶されたＰＣＭデータを一時的に蓄積する。データ出力部１０６は、バッファ１０４によって一時的に蓄積されている所定の長さのＰＣＭデータを読み出す。そして、データ出力部１０６は、読み出された所定の長さのＰＣＭデータをバッファ１０４からの出力としてＤ／Ａ変換部へ出力する。
【００５４】
なお、実施の形態１において、速度調整部１１２はデータ入力部１０２の外部に配置されている。換言すれば、データ入力部１０２は、入力データ速度を調整するために外部の速度調整部１１２とＰＣＭデータの授受を行っている。しかしながら、実施の形態１に係るディジタルデータ処理装置１００の構成は、これに限定されない。ディジタルデータ処理装置１００の一変更例として、速度調整部１１２がデータ入力部１０２の内部に含まれても良い。この場合、入力データ速度はデータ入力部１０２の内部で調整される。
【００５５】
また、実施の形態１において、速度調整部１１２はバッファ１０４の前段に配置され、入力データ速度を調整しているが、この構成に限定されない。ディジタルデータ処理装置のもう一つの変更例として、速度調整部１１２がバッファ１０４の後段に配置され、出力データ速度を調整しても良い。この場合、データ入力部１０２は、データ供給装置から得られた所定の長さのＰＣＭデータをバッファ１０４への入力としてバッファ１０４に記憶する。そして、データ出力部１０６は、バッファ１０４によって一時的に蓄積された所定の長さのＰＣＭデータを読み出して、読み出された所定の長さのＰＣＭデータを速度調整部１１２へ出力する。そして、速度調整部１１２は、データ出力部１０６から所定の長さのＰＣＭデータを得る。速度調整部１１２は、得られたＰＣＭデータの長さを変換することによって出力データ速度を調整して、出力データ速度が調整されたＰＣＭデータをデータ出力部１０６へ出力する。データ出力部１０６は、速度調整部１１２によって出力データ速度が調整されたＰＣＭデータを得て、得られたＰＣＭデータをバッファ１０４からの出力としてＤ／Ａ変換部２０８へ出力する。
【００５６】
さらに、上述のように速度調整部１１２がバッファ１０４の後段に配置される場合、速度調整部１１２はデータ出力部１０６の内部に含まれても良い。この場合、出力データ速度はデータ出力部１０６の内部で調整される。
【００５７】
このように、実施の形態１によれば、クロック信号Ｉの周波数に基づいてＰＣＭデータをバッファ１０４へ入力する時の入力データ速度またはクロック信号Ｏの周波数に基づいてＰＣＭデータをバッファ１０４から出力する時の出力データ速度を調整するため、クロック信号Ｉまたはクロック信号Ｏの周波数を変更する回路を用いることなくバッファ１０４のオーバーフローおよびアンダーフローを防止できるから、装置規模および製造コストを削減することができる。
【００５８】
（実施の形態２）
図３は、本発明の実施の形態２に係るディジタルデータ処理装置の構成を示すブロック図である。なお、実施の形態２に係るディジタルデータ処理装置３００は、実施の形態１に係るディジタルデータ処理装置１００と同様の基本的構成を有しており、同一の構成要素には同一の参照符号を付し、その説明を省略する。
【００５９】
図３に示すディジタルデータ処理装置３００は、ディジタルデータ処理装置１００の速度調整部１１２の代わりに速度調整部３０２を具備している。すなわち、ディジタルデータ処理装置３００は、ディジタルデータ処理装置１００と同様のデータ入力部１０２、バッファ１０４、データ出力部１０６、クロック信号Ｉ生成部１０８およびクロック信号Ｏ生成部１１０を具備している。速度調整部３０２は、データ変換部３０４および速度差検出部３０６を具備している。
【００６０】
データ入力部１０２の入力端子は、データ供給装置（図示せず）、クロック信号Ｉ生成部１０８およびデータ変換部３０４に接続されている。バッファ１０４の入力端子は、データ入力部１０２に接続されている。データ出力部１０６の入力端子は、バッファ１０４およびクロック信号Ｏ生成部１１０に接続されている。データ出力部１０６の出力端子は、Ｄ／Ａ変換部（図示せず）に接続されている。速度調整部３０２は、クロック信号Ｉ生成部１０８に接続されている。データ変換部３０４の入力端子は、データ入力部１０２および速度差検出部３０６に接続されている。速度差検出部３０６の入力端子は、バッファ１０４に接続されている。
【００６１】
上述のとおり、速度調整部３０２の入力端子は、クロック信号Ｉ生成部１０８に接続されているので、速度調整部３０２に具備されているデータ変換部３０４および速度差検出部３０６は、クロック信号Ｉ生成部１０８によって生成されたクロック信号Ｉの周波数に基づいて動作する。
【００６２】
速度差検出部３０６は、バッファ１０４へのＰＣＭデータの入力データ速度およびバッファ１０４からのＰＣＭデータの出力データ速度の速度差を検出する。具体的には、バッファ１０４によって蓄積されているＰＣＭデータの蓄積量を周期的に測定する。そして、速度差検出部３０６は、時間の経過とともに蓄積量が増加してその増加量が所定の値を超えた時、入力データ速度が出力データ速度より速い状態であることを検出する。そして、速度差検出部３０６は、入力データ速度が出力データ速度より速い状態であることを示す速度差検出信号を生成してデータ変換部３０４へ出力する。また、速度差検出部３０６は、時間の経過とともに蓄積量が減少してその減少量が所定の値を超えた時、入力データ速度が出力データ速度より遅い状態であることを検出する。そして、速度差検出部３０６は、入力データ速度が出力データ速度より遅い状態であることを示す速度差検出信号を生成してデータ変換部３０４へ出力する。
【００６３】
なお、速度差検出部３０６は、上記の構成に限定されない。たとえば、速度差検出部３０６は、クロック信号Ｉ生成部１０８によって生成されるクロック信号Ｉおよびクロック信号Ｏ生成部１１０によって生成されるクロック信号Ｏのタイミングのずれを検出する構成を採っても良い。この場合、速度差検出部３０６の入力端子は、バッファ１０４の代わりにクロック信号Ｏ生成部１１０に接続される。
【００６４】
データ変換部３０４は、データ入力部１０２から所定の長さのＰＣＭデータを得る。データ変換部３０４は、速度差検出部３０６から得られた速度差検出信号に基づいてＰＣＭデータの長さ（サイズ）を変換する。より具体的には、データ変換部３０４は、速度差検出部３０６から速度差検出信号を得た時に、データ入力部１０２から得られたＰＣＭデータの長さを変換する。速度差検出部３０６から得られた速度差検出信号が入力データ速度が出力データ速度より遅い状態であることを示している場合、データ変換部３０４は、データ入力部１０２から得られたＰＣＭデータの長さを線形的な補間処理によって変換する。速度差検出部３０６から得られた速度差検出信号が入力データ速度が出力データ速度より速い状態であることを示している場合、データ変換部３０４は、データ入力部１０２から得られたＰＣＭデータの長さを線形的な間引き処理によって変換する。そして、データ変換部３０４は、変換されたＰＣＭデータをデータ入力部１０２へ出力する。一方、データ変換部３０４は、速度差検出部３０６から速度差検出信号を得なかった時に、データ入力部１０２から得られたＰＣＭデータの長さを変換せずにＰＣＭデータをデータ入力部１０２へ出力する。
【００６５】
ここで、データ変換部３０４によって行われるＰＣＭデータの具体的な変換動作について説明する。
【００６６】
図４は、データ変換部３０４によって行われる線形的な補間処理を説明するための図である。
【００６７】
データ変換部３０４は、入力データ速度が出力データ速度より遅い状態であることを示す速度差検出信号を得た時、複数［たとえば、Ｎ個（Ｎは３以上の整数）］のサンプルから成るＰＣＭデータの長さを１つの処理単位として補間処理によって変換する。
【００６８】
具体的には、補間処理において、データ変換部３０４は、図４に示すとおり、Ｎ個のサンプルから成るＰＣＭデータをＮ＋１個のサンプルから成るＰＣＭデータに変換する。この時、データ変換部３０４は、以下の（式１）を用いる。
【数１】
2004158925.tif 000003
ここで、（式１）において、Ａ［ｋ］はＮ個のサンプルにおけるｋ番目（サンプル番号ｋ）のサンプルの補間処理前の振幅を表し、Ａａｄｄ［ｋ］はＮ＋１個のサンプルにおけるｋ番目（サンプル番号ｋ）のサンプルの補間処理後の振幅を表す。
【００６９】
上記のような線形的な補間処理を行うことによってＰＣＭデータの長さが延長されると、データ入力部１０２によってバッファ１０４に一度に記憶されるＰＣＭデータのサンプル数がＮ個からＮ＋１個に増加するため、バッファ１０４へのＰＣＭデータの入力データ速度が速くなる。一方、データ出力部１０６は一度にＮ個のサンプルのＰＣＭデータをバッファ１０４から読み出す。したがって、バッファ１０４によって蓄積されるＰＣＭデータの蓄積量の減少を抑制することができるから、バッファ１０４のアンダーフローを防止することができる。
【００７０】
図５は、データ変換部３０４によって行われる間引き処理を説明するための図である。
【００７１】
データ変換部３０４は、入力データ速度が出力データ速度より速い状態であることを示す速度差検出信号を得た時、Ｎ個のサンプルから成るＰＣＭデータの長さを１つの処理単位として間引き処理によって変換する。
【００７２】
具体的には、間引き処理において、データ変換部３０４は、図５に示すとおり、Ｎ個のサンプルから成るＰＣＭデータをＮ−１個のサンプルから成るＰＣＭデータに変換する。この時、データ変換部３０４は、以下の（式２）を用いる。
【数２】
2004158925.tif 000004
ここで、（式２）において、Ａ［ｋ］はＮ個のサンプルにおけるｋ番目（サンプル番号ｋ）のサンプルの間引き処理前の振幅を表し、Ａｄｅｌ［ｋ］はＮ−１個のサンプルにおけるｋ番目（サンプル番号ｋ）のサンプルの間引き処理後の振幅を表す。
【００７３】
上記のような線形的な間引き処理を行うことによってＰＣＭデータの長さが短縮されると、データ入力部１０２によってバッファ１０４に一度に記憶されるＰＣＭデータのサンプル数がＮ個からＮ−１個に減少するため、バッファ１０４へのＰＣＭデータの入力データ速度が遅くなる。一方、データ出力部１０６は一度にＮ個のサンプルのＰＣＭデータを読み出す。したがって、バッファ１０４によって蓄積されるＰＣＭデータの蓄積量の増加を抑制することができるから、バッファ１０４のオーバーフローを防止することができる。
【００７４】
このように、実施の形態２によれば、検出された入力データ速度および出力データ速度の速度差に基づいて線形的な補間処理または間引き処理によってＰＣＭデータの長さを変換するため、クロック信号Ｉまたはクロック信号Ｏの周波数を変更する回路を用いることなくバッファ１０４のオーバーフローおよびアンダーフローを防止できるから、装置規模および製造コストを削減することができる。
【００７５】
また、実施の形態２によれば、線形的な補間処理および間引き処理によって変換を行うため、ＰＣＭデータに対応するアナログ音声データの波形におけるＰＣＭデータの長さの変換に起因する変化を抑制することができるから、長さの変換によってＰＣＭデータに与えられる聴覚的な影響を抑制することができる。
【００７６】
（実施の形態３）
図６は、本発明の実施の形態３に係るディジタルデータ処理装置の構成を示すブロック図である。なお、実施の形態３に係るディジタルデータ処理装置６００は、実施の形態２に係るディジタルデータ処理装置３００と同様の基本的構成を有しており、同一の構成要素には同一の参照符号を付し、その説明を省略する。
【００７７】
図６に示すディジタルデータ処理装置６００は、ディジタルデータ処理装置３００の速度調整部３０２の代わりに速度調整部６０２を具備している。すなわち、ディジタルデータ処理装置６００は、ディジタルデータ処理装置３００と同様のデータ入力部１０２、バッファ１０４、データ出力部１０６、クロック信号Ｉ生成部１０８およびクロック信号Ｏ生成部１１０を具備している。速度調整部６０２は、ディジタルデータ処理装置３００と同様の速度差検出部３０６を具備しており、ディジタルデータ処理装置３００におけるデータ変換部３０４の代わりにデータ変換部６０４を具備しており、変換単位調整部６０６をさらに具備している。
【００７８】
データ入力部１０２の入力端子は、データ供給装置（図示せず）、クロック信号Ｉ生成部１０８およびデータ変換部６０４に接続されている。バッファ１０４の入力端子は、データ入力部１０２に接続されている。データ出力部１０６の入力端子は、バッファ１０４およびクロック信号Ｏ生成部１１０に接続されている。データ出力部１０６の出力端子は、Ｄ／Ａ変換部（図示せず）に接続されている。速度調整部６０２の入力端子は、クロック信号Ｉ生成部１０８に接続されている。速度差検出部３０６の入力端子は、バッファ１０４に接続されている。データ変換部６０４の入力端子は、データ入力部１０２および変換単位調整部６０６に接続されている。
【００７９】
上述のとおり、速度調整部６０２の入力端子は、クロック信号Ｉ生成部１０８に接続されているので、速度調整部６０２に具備されている速度差検出部３０６、データ変換部６０４および変換単位調整部６０６は、クロック信号Ｉ生成部１０８によって生成されたクロック信号Ｉの周波数に基づいて動作する。
【００８０】
データ変換部６０４は、データ入力部１０２から所定の長さのＰＣＭデータを得る。データ変換部６０４は、実施の形態２におけるデータ変換部３０４と同様の動作で、速度差検出部３０６から得られた速度差検出信号に基づいて線形的な補間処理または間引き処理によってＰＣＭデータの長さを変換する。
【００８１】
変換単位調整部６０６は、データ変換部６０４が補間処理および間引き処理を行う際のＰＣＭデータの変換単位の長さを調整する。
【００８２】
具体的には、変換単位調整部６０６が変換単位の長さを調整して拡大する場合、変換単位に対応するＰＣＭデータを構成するサンプルの数Ｎが増加する。一方、変換単位調整部６０６が変換単位の長さを調整して縮小する場合、変換単位に対応するＰＣＭデータを構成するサンプルの数Ｎが減少する。
【００８３】
このように、実施の形態３によれば、変換単位に対応するＰＣＭデータの長さを調整することができるから、変換単位調整部６０６によって変換単位の長さが調整され拡大されている時にＰＣＭデータに対応するアナログ音声データの波形におけるディジタルデータの長さの変換に起因する変化を低減することができ、ＰＣＭデータに与えられる聴覚的な影響を低減することができる。また、実施の形態３によれば、変換単位調整部６０６によって変換単位の長さが調整され縮小されている時にＰＣＭデータの長さを変換する際に用いられる（式１）および（式２）の演算処理量を削減することができ、ディジタルデータの長さの変換を迅速に行うことができる。
【００８４】
なお、実施の形態３において、変換単位調整部６０６は、データ変換部６０４がＰＣＭデータの長さを変換する際の変換単位の長さを調整する構成を有しているが、このような構成に限定されない。一変更例として、変換単位調整部６０６は、データ入力部１０２からデータ変換部６０４へ出力されるＰＣＭデータの長さを変更することによって変換単位の長さを調整する構成であっても良い。また、もう１つの変更例として、変換単位調整部６０６は、データ供給装置からデータ入力部１０２へ出力されるＰＣＭデータの長さを変更することによって変換単位の長さを調整する構成であっても良い。このような構成を有するディジタルデータ処理装置６００においても、変換単位調整部６０６によって変換単位の長さが調整され拡大されている時にＰＣＭデータに対応するアナログ音声データの波形におけるディジタルデータの長さの変換に起因する変化を低減することができ、ＰＣＭデータに与えられる聴覚的な影響を低減することができる。また、変換単位調整部６０６によって変換単位の長さが調整され縮小されている時にＰＣＭデータの長さを変換する際に用いられる（式１）および（式２）の演算処理量を削減することができ、ディジタルデータの長さの変換を迅速に行うことができる。
【００８５】
（実施の形態４）
図７は、本発明の実施の形態４に係るディジタルデータ処理装置の構成を示すブロック図である。なお、実施の形態４に係るディジタルデータ処理装置７００は、実施の形態２に係るディジタルデータ処理装置３００と同様の基本的構成を有しており、同一の構成要素には同一の参照符号を付し、その説明を省略する。
【００８６】
図７に示すディジタルデータ処理装置７００は、ディジタルデータ処理装置３００における速度調整部３０２の代わりに、速度調整部７０２を具備している。すなわち、ディジタルデータ処理装置７００は、ディジタルデータ処理装置３００と同様のデータ入力部１０２、バッファ１０４、データ出力部１０６、クロック信号Ｉ生成部１０８およびクロック信号Ｏ生成部１１０を具備している。速度調整部７０２は、ディジタルデータ処理装置３００におけるデータ変換部３０４および速度差検出部３０６の代わりに実施の形態３に係るディジタルデータ処理装置６００と同様のデータ変換部６０４を具備しており、速度差検出部７０４、変換単位調整部７０６および検出頻度測定部７０８をさらに具備している。
【００８７】
データ入力部１０２の入力端子は、データ供給装置（図示せず）、クロック信号Ｉ生成部１０８およびデータ変換部６０４に接続されている。バッファ１０４の入力端子は、データ入力部１０２に接続されている。データ出力部１０６の入力端子は、バッファ１０４およびクロック信号Ｏ生成部１１０に接続されている。データ出力部１０６の出力端子は、Ｄ／Ａ変換部（図示せず）に接続されている。速度差検出部７０４の入力端子は、バッファ１０４に接続されている。速度調整部７０２の入力端子は、クロック信号Ｉ生成部１０８に接続されている。データ変換部６０４の入力端子は、変換単位調整部７０６、速度差検出部７０４およびデータ入力部１０２に接続されている。検出頻度測定部７０８の入力端子は、速度差検出部７０４に接続されている。変換単位調整部７０６の入力端子は、検出頻度測定部７０８に接続されている。
【００８８】
上述のとおり、速度調整部７０２の入力端子は、クロック信号Ｉ生成部１０８に接続されているので、速度調整部７０２に具備されているデータ変換部６０４、速度差検出部７０４、変換単位調整部７０６および検出頻度測定部７０８は、クロック信号Ｉ生成部１０８によって生成されたクロック信号Ｉの周波数に基づいて動作する。
【００８９】
速度差検出部７０４は、実施の形態２における速度差検出部３０６と同様の動作によって、バッファ１０４へのＰＣＭデータの入力データ速度およびバッファ１０４からのＰＣＭデータの出力データ速度の速度差を検出する。そして、速度差検出部７０４は、速度差検出信号を生成してデータ変換部６０４および検出頻度測定部７０８へ出力する。
【００９０】
検出頻度測定部７０８は、速度差検出部７０４から速度差検出信号を得て、速度差検出信号を得た時刻を記憶して、前回速度差検出信号を得た時刻との時間間隔を算出して、算出された時間間隔の平均値を算出して、算出された平均値の逆数を求める。たとえば、算出された時間間隔の平均値が６０秒である場合、検出頻度Ｆは１／６０となる。このようにして、検出頻度測定部７０８は、速度差が検出される検出頻度Ｆを測定する。検出頻度測定部７０８は、測定された検出頻度Ｆを変換単位調整部７０６へ出力する。
【００９１】
なお、検出頻度測定部７０８は、速度差検出信号に基づいて検出頻度Ｆを測定しているが、これに限定されない。たとえば、検出頻度測定部７０８は、データ変換部６０４が変換を行った時刻を記憶して前回変換を行った時刻との時間間隔を算出して時間間隔の平均値を算出することによって、検出頻度Ｆを測定しても良い。この場合、検出頻度測定部７０８の入力端子は、データ変換部６０４に接続される。
【００９２】
変換単位調整部７０６は、検出頻度測定部７０８から得られた検出頻度Ｆに基づいて、データ変換部６０４が補間処理および間引き処理を行う際のＰＣＭデータの変換単位の長さを調整する。
【００９３】
検出頻度Ｆに基づく変換単位の長さの具体的な調整動作は、以下のとおりである。図８は、変換単位の長さの調整動作の一例を説明するための図である。検出頻度測定部７０８によって測定された検出頻度Ｆが１／６０より低い時、変換単位調整部７０６は、１変換単位に対応するＰＣＭデータを構成するサンプル数Ｎを１音声フレームに対応するサンプル数ＮＦＲＡＭＥに設定する。一方、測定された検出頻度Ｆが１／６０より高い時、変換単位調整部７０６は、１変換単位に対応するＰＣＭデータを構成するサンプル数Ｎを１音声フレームに対応するサンプル数ＮＦＲＡＭＥの半数に設定する。ここで、音声フレームとは、データ入力部１０２の前段部分（たとえば、図２に示すＶｏＩＰ端末装置２００のパケット解析部２０４）が一度の処理において扱う音声データの長さである。
【００９４】
なお、変換単位調整部７０６によって行われる変換単位の長さの調整は、上記のものに限定されない。たとえば、ディジタルデータ処理装置７００は、ディジタルデータ処理装置７００の利用者が変換単位の長さを指定できる機能をさらに有しても良い。この場合、利用者によって指定される変換単位および検出頻度Ｆに基づいて設定される変換単位の優先順位は、任意に決定されても良い。
【００９５】
このように、実施の形態４によれば、検出頻度測定部７０８によって測定された検出頻度Ｆに基づいて変換単位に対応するＰＣＭデータの長さを調整することができるから、検出頻度Ｆが低下した（たとえば、Ｆ≦１／６０）時に変換単位調整部７０６が変換単位の長さを拡大することができてＰＣＭデータに対応するアナログ音声データの波形におけるＰＣＭデータの長さの変換に起因する変化を低減することができ、ＰＣＭデータに与えられる聴覚的な影響を低減することができる。また、実施の形態４によれば、検出頻度Ｆが高くなった（たとえば、Ｆ＞１／６０）時に変換単位調整部７０６が変換単位の長さを縮小することができてＰＣＭデータの長さを変換する際に用いられる（式１）および（式２）の演算処理量を削減することができ、ディジタルデータの長さの変換を迅速に行うことができる。
【００９６】
なお、実施の形態４において、変換単位調整部７０６は、データ変換部６０４がＰＣＭデータの長さを変換する際の変換単位の長さを調整する構成を有しているが、このような構成に限定されない。一変更例として、変換単位調整部７０６は、データ入力部１０２からデータ変換部６０４へ出力されるＰＣＭデータの長さを変更することによって変換単位の長さを調整する構成であっても良い。また、もう１つの変更例として、変換単位調整部７０６は、データ供給装置からデータ入力部１０２へ出力されるＰＣＭデータの長さを変更することによって変換単位の長さを調整する構成であっても良い。このような構成を有するディジタルデータ処理装置７００においても、変換単位調整部７０６によって変換単位の長さが調整され拡大されている時にＰＣＭデータに対応するアナログ音声データの波形におけるディジタルデータの長さの変換に起因する変化を低減することができ、ＰＣＭデータに与えられる聴覚的な影響を低減することができる。また、変換単位調整部７０６によって変換単位の長さが調整され縮小されている時にＰＣＭデータの長さを変換する際に用いられる（式１）および（式２）の演算処理量を削減することができ、ディジタルデータの長さの変換を迅速に行うことができる。
【００９７】
（実施の形態５）
図９は、本発明の実施の形態５に係るディジタルデータ処理装置の構成を示すブロック図である。なお、実施の形態５に係るディジタルデータ処理装置９００は、実施の形態２に係るディジタルデータ処理装置３００と同様の基本的構成を有しており、同一の構成要素には同一の参照符号を付し、その説明を省略する。
【００９８】
図９に示すディジタルデータ処理装置９００は、ディジタルデータ処理装置３００の速度調整部３０２の代わりに、速度調整部９０２を具備している。すなわち、ディジタルデータ処理装置９００は、ディジタルデータ処理装置３００と同様のデータ入力部１０２、バッファ１０４、データ出力部１０６、クロック信号Ｉ生成部１０８およびクロック信号Ｏ生成部１１０を具備している。速度調整部９０２は、ディジタルデータ処理装置３００と同様の速度差検出部３０６を具備しており、ディジタルデータ処理装置３００のデータ変換部３０４の代わりにデータ変換部９０４を具備しており、変換実行判定部９０６をさらに具備している。
【００９９】
データ入力部１０２の入力端子は、データ供給装置（図示せず）、クロック信号Ｉ生成部１０８およびデータ変換部９０４に接続されている。バッファ１０４の入力端子は、データ入力部１０２に接続されている。データ出力部１０６の入力端子は、バッファ１０４およびクロック信号Ｏ生成部１１０に接続されている。データ出力部１０６の出力端子は、Ｄ／Ａ変換部（図示せず）に接続されている。速度調整部９０２の入力端子は、クロック信号Ｉ生成部１０８に接続されている。速度差検出部３０６の入力端子は、バッファ１０４に接続されている。データ変換部９０４の入力端子は、データ入力部１０２、速度差検出部３０６および変換実行判定部９０６に接続されている。変換実行判定部９０６の入力端子は、データ変換部９０４に接続されている。
【０１００】
上述のとおり、速度調整部９０２の入力端子は、クロック信号Ｉ生成部１０８に接続されているので、速度調整部９０２に具備されている速度差検出部３０６、データ変換部９０４および変換実行判定部９０６は、クロック信号Ｉ生成部１０８によって生成されたクロック信号Ｉの周波数に基づいて動作する。
【０１０１】
データ変換部９０４は、データ入力部１０２から所定の長さのＰＣＭデータを得る。データ変換部９０４は、速度差検出部３０６から速度差検出信号を得る。データ変換部９０４は、実施の形態３におけるデータ変換部３０４と同様の動作で、速度差検出部３０６から得られた速度差検出信号に基づいて線形的な補間処理または間引き処理によってＰＣＭデータの長さを変換する。
【０１０２】
さらに、データ変換部９０４は、速度差検出部３０６から速度差検出信号を得た時に、変換単位におけるＰＣＭデータのＮ個のサンプルによってそれぞれ示される複数の振幅を変換実行判定部９０６へ出力する。そして、変換実行判定部９０６から得られた判定結果に基づいてそれらＮ個のサンプルから成るＰＣＭデータの長さを変換する。具体的には、変換実行判定部９０６から得られた判定結果が変換を実行することを示している場合、データ変換部９０４は、データ入力部１０２から得られたＰＣＭデータの長さを変換して、長さが変換されたＰＣＭデータをデータ入力部１０２へ出力する。一方、変換実行判定部９０６から得られた判定結果が変換を実行しないことを示している場合、データ変換部９０４は、データ入力部１０２から得られたＰＣＭデータの長さを変換せずにＰＣＭデータをデータ入力部１０２へ出力する。
【０１０３】
変換実行判定部９０６は、データ変換部９０４から変換単位におけるＰＣＭデータのＮ個のサンプルによって示される振幅を得る。変換実行判定部９０６は、得られたＮ個の振幅の絶対値を合計して振幅合計値を生成する。そして、変換実行判定部９０６は、生成された振幅合計値を所定の閾値と比較することによってデータ変換部９０４においてそれらＮ個のサンプルから成るＰＣＭデータの長さを変換するか否かを判定する。具体的には、変換実行判定部９０６は、生成された振幅合計値が閾値より大きい場合、データ変換部９０４において変換を実行しないことを示す判定結果を生成してデータ変換部９０４へ出力する。一方、変換実行判定部９０６は、生成された振幅合計値が閾値以下である場合、データ変換部９０４において変換を実行することを示す判定結果を生成してデータ変換部９０４へ出力する。
【０１０４】
なお、変換実行判定部９０６は、Ｎ個の振幅合計値に基づいて、データ変換部９０４において変換を実行するか否かを判定しているが、これに限定されない。たとえば、変換実行判定部９０６は、変換単位におけるＰＣＭデータのＮ個のサンプルによって示されるＮ個の振幅の二乗和を算出して、算出された二乗和に基づいて判定しても良い。
【０１０５】
このように、実施の形態５によれば、ＰＣＭデータのＮ個のサンプルによって示されるＮ個の振幅に基づいてＰＣＭデータの長さを変換するか否かを判定して生成された判定結果に基づいてＰＣＭデータの長さを変換するため、Ｎ個の振幅の絶対値の合計値（振幅合計値）が所定の閾値より小さい時のみＰＣＭデータの長さの変換を行うことができるから、長さの変換によって与えられる聴覚的な影響が大きいＰＣＭデータに対する変換を回避することができてＰＣＭデータに与えられる聴覚的な影響を低減することができる。
【０１０６】
なお、実施の形態５に係るディジタルデータ処理装置９００は、実施の形態３に係るディジタルデータ処理装置６００の変換単位調整部６０６または実施の形態４に係るディジタルデータ処理装置７００の変換単位調整部７０６および検出頻度測定部７０８を具備する構成であっても良い。
【０１０７】
（実施の形態６）
図１０は、本発明の実施の形態６に係るディジタルデータ処理装置の構成を示すブロック図である。なお、実施の形態６に係るディジタルデータ処理装置１０００は、実施の形態２に係るディジタルデータ処理装置３００と同様の基本的構成を有しており、同一の構成要素には同一の参照符号を付し、その説明を省略する。
【０１０８】
図１０に示すディジタルデータ処理装置１０００は、ディジタルデータ処理装置３００の速度調整部３０２の代わりに速度調整部１００２を具備している。すなわち、ディジタルデータ処理装置１０００は、ディジタルデータ処理装置３００と同様のデータ入力部１０２、バッファ１０４、データ出力部１０６、クロック信号Ｉ生成部１０８およびクロック信号Ｏ生成部１１０を具備している。速度調整部１００２は、ディジタルデータ処理装置３００と同様の速度差検出部３０６を具備しており、実施の形態５に係るディジタルデータ処理装置９００と同様のデータ変換部９０４を具備しており、変換実行判定部１００４をさらに具備している。
【０１０９】
データ入力部１０２の入力端子は、データ供給装置（図示せず）、クロック信号Ｉ生成部１０８およびデータ変換部９０４に接続されている。バッファ１０４の入力端子は、データ入力部１０２に接続されている。データ出力部１０６の入力端子は、バッファ１０４およびクロック信号Ｏ生成部１１０に接続されている。データ出力部１０６の出力端子は、Ｄ／Ａ変換部（図示せず）に接続されている。速度調整部１００２の入力端子は、クロック信号Ｉ生成部１０８に接続されている。速度差検出部３０６の入力端子は、バッファ１０４に接続されている。データ変換部９０４の入力端子は、データ入力部１０２、速度差検出部３０６および変換実行判定部１００４に接続されている。変換実行判定部１００４の入力端子は、データ変換部９０４に接続されている。
【０１１０】
上述のとおり、速度調整部１００２の入力端子は、クロック信号Ｉ生成部１０８に接続されているので、速度調整部１００２に具備されている速度差検出部３０６、データ変換部９０４および変換実行判定部１００４は、クロック信号Ｉ生成部１０８によって生成されたクロック信号Ｉの周波数に基づいて動作する。
【０１１１】
変換実行判定部１００４は、データ変換部９０４から変換単位におけるＰＣＭデータのＮ個のサンプルによって示される振幅を得る。変換実行判定部１００４は、得られたＮ個の振幅を用いて振幅差分合計値を生成する。具体的には、変換実行判定部１００４は、Ｎ個のサンプルにおけるｋ番目のサンプル（サンプル番号ｋ：ｋは０からＮ−１の整数）およびｋ＋１番目のサンプルによってそれぞれ示される振幅の間の差分を算出して、Ｎ−１個の振幅差分を生成する。変換実行判定部１００４は、生成されたＮ−１個の振幅差分の絶対値を合計して振幅差分合計値を生成する。そして、変換実行判定部１００４は、生成された振幅差分合計値を所定の閾値と比較することによってデータ変換部においてそれらＮ個のサンプルから成るＰＣＭデータの長さを変換するか否かを判定する。具体的には、生成された振幅差分合計値が閾値より大きい場合、データ変換部９０４において変換を実行しないことを示す判定結果を生成してデータ変換部９０４へ出力する。一方、生成された振幅差分合計値が閾値以下である場合、データ変換部９０４において変換を実行することを示す判定結果を生成してデータ変換部９０４へ出力する。
【０１１２】
なお、変換実行判定部１００４は、Ｎ−１個の振幅差分合計値に基づいて、データ変換部９０４において変換を実行するか否かを判定しているが、これに限定されない。たとえば、変換実行判定部１００４は、Ｎ個のサンプルにおけるｋ番目のサンプルおよびｋ＋１番目のサンプルによって示される振幅の差分の二乗和を算出して、算出された二乗和に基づいて判定しても良い。
【０１１３】
このように、実施の形態６によれば、ＰＣＭデータのＮ個のサンプルによって示されるＮ個の振幅に基づいてＰＣＭデータの長さを変換するか否かを判定して生成された判定結果に基づいてＰＣＭデータの長さを変換するため、Ｎ個のサンプルにおいて互いに隣接する２つのサンプル（すなわち、ｋ番目のサンプルおよびｋ＋１番目のサンプル）によって示される振幅の差分の絶対値の合計値（振幅差合計値）が所定の閾値より小さい時のみＰＣＭデータの長さの変換を行うことができるから、長さの変換によって与えられる聴覚的な影響が大きいＰＣＭデータに対する変換を回避することができるのでＰＣＭデータに与えられる聴覚的な影響を低減することができる。
【０１１４】
なお、実施の形態６に係るディジタルデータ処理装置１０００は、実施の形態３に係るディジタルデータ処理装置６００の変換単位調整部６０６または実施の形態４に係るディジタルデータ処理装置７００の変換単位調整部７０６および検出頻度測定部７０８を具備する構成であっても良い。
【０１１５】
【発明の効果】
以上説明したように、本発明によれば、ディジタルデータを一時的に蓄積する蓄積手段にディジタルデータを入力する時の入力データ速度または蓄積手段からディジタルデータを出力する時の出力データ速度を調整することにより、装置内で用いられるクロック信号の周波数を変更する回路を用いることなく蓄積手段のオーバーフローおよびアンダーフローを防止し、装置規模の増大を抑制し製造コストを削減することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係るディジタルデータ処理装置の構成を示すブロック図
【図２】本発明の実施の形態１に係るディジタルデータ処理装置を具備するＶｏＩＰ端末装置の構成の一例を示すブロック図
【図３】本発明の実施の形態２に係るディジタルデータ処理装置の構成を示すブロック図
【図４】本発明の実施の形態２に係るディジタルデータ処理装置における補間処理を説明するための図
【図５】本発明の実施の形態２に係るディジタルデータ処理装置における間引き処理を説明するための図
【図６】本発明の実施の形態３に係るディジタルデータ処理装置の構成を示すブロック図
【図７】本発明の実施の形態４に係るディジタルデータ処理装置の構成を示すブロック図
【図８】本発明の実施の形態４に係るディジタルデータ処理装置における変換単位の長さの調整動作を説明するための図
【図９】本発明の実施の形態５に係るディジタルデータ処理装置の構成を示すブロック図
【図１０】本発明の実施の形態６に係るディジタルデータ処理装置の構成を示すブロック図
【図１１】従来のディジタルデータ処理装置の構成の一例を示すブロック図
【符号の説明】
１００、３００、６００、７００、９００、１０００  ディジタルデータ処理装置
１０２  データ入力部
１０４  バッファ
１０６  データ出力部
１０８  クロック信号Ｉ生成部
１１０  クロック信号Ｏ生成部
１１２、３０２、６０２、７０２、９０２、１００２  速度調整部
２００  ＶｏＩＰ端末装置
２０２  通信部
２０４  パケット解析部
２０６  復号化部
２０８  Ｄ／Ａ変換部
２１０  音声出力部
３０４、６０４、９０４  データ変換部
３０６、７０４  速度差検出部
６０６、７０６  変換単位調整部
７０８  検出頻度測定部
９０６、１００４  変換実行判定部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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