(57)【要約】【課題】位相制御の誤動作を低減する。【解決手段】入力クロック信号と、内部クロック信号がフィードバックされた比較対象クロック信号との位相比較を実行可能な位相比較回路（３）と、上記位相比較回路での位相比較結果をカウントするためのカウンタ（２４）と、上記カウンタのカウント値をデコードするデコーダ回路（２０）と、上記デコーダからのデコード結果に基づいて上記内部クロック信号の生成を制御可能な制御回路（４）とを設け、上記カウンタの出力コードが、予め設定された範囲に入る場合にはデコード出力を更新しない不感帯を設定することで、出力クロック信号の位相が一時的に変化された場合などにおいてジッタを生じないようにする。【選択図】        図１
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【特許請求の範囲】
【請求項１】
入力クロック信号に基づいて内部クロック信号を生成するクロック再生回路であって、
上記入力クロック信号と、上記内部クロック信号がフィードバックされた比較対象クロック信号との位相比較を実行可能な位相比較回路と、
上記位相比較回路での位相比較結果をカウントするためのカウンタと、
上記カウンタのカウント値をデコードするデコーダ回路と、
上記デコーダからのデコード結果に基づいて上記内部クロック信号の生成を制御可能な制御回路と、を含み、
上記デコーダ回路は、上記カウンタの出力コードが、予め設定された範囲に入る場合にはデコード出力を更新しない不感帯を有することを特徴とするクロック再生回路。
【請求項２】
上記カウンタの出力コードとの関係で上記デコーダ回路のデコード論理が予め設定されることで、上記不感帯が設定されて成る請求項１記載のクロック再生回路。
【請求項３】
上記入力クロック信号と、上記内部クロック信号がフィードバックされた比較対象クロック信号との位相比較を実行可能な第２位相比較回路と、
上記入力クロック信号をカウントし、そのカウント結果に基づいてフラグを形成するフラグカウンタと、
上記フラグの状態に応じて、上記デコーダの出力信号と上記第２位相比較回路の出力信号とを選択的に上記制御回路に伝達可能なセレクタと、を含む請求項１記載のクロック再生回路。
【請求項４】
上記セレクタは、上記フラグカウンタのカウント値が所定値に達する前の第１状態での上記フラグに基づいて上記第２位相比較回路の出力信号を上記制御回路に伝達し、上記フラグカウンタのカウント値が所定値に達した第２状態での上記フラグに基づいて上記第２位相比較回路の出力信号を上記制御回路に伝達する請求項３記載のクロック再生回路。
【請求項５】
上記入力クロック信号と、上記内部クロック信号がフィードバックされた比較対象クロック信号との位相比較を実行可能な第２位相比較回路と、
上記入力クロック信号と、上記内部クロック信号がフィードバックされた比較対象クロック信号との位相差を検出可能な位相差検出回路と、
上記位相検出回路の検出結果に基づいて、
上記デコーダ回路の出力信号と上記第２位相比較回路の出力信号とを選択的に上記制御回路に伝達可能なセレクタと、を含む請求項１記載のクロック再生回路。
【請求項６】
上記デコーダ回路は、互いに不感帯の幅が異なる複数のデコーダと、モード信号に応じて上記複数のデコーダを選択可能な選択回路と、を含んで成る請求項１乃至５の何れか１項記載のクロック再生回路。
【請求項７】
上記制御回路の制御下で上記入力クロック信号を遅延可能な可変遅延回路を含む請求項１乃至６の何れか１項記載のクロック再生回路。
【請求項８】
上記可変遅延回路は、上記入力クロック信号を遅延可能な複数の単位遅延段を含み、
上記制御回路は、上記単位遅延段の遅延時間制御タイミングを上記単位遅延段における遅延時間に追従させるためのタイミング制御回路を含む請求項７記載のクロック再生回路。
【請求項９】
上記タイミング制御回路は、上記可変遅延回路における複数の単位遅延段に対応して配置された複数の第２単位遅延段を含んで成り、上記入力クロック信号を上記第２単位遅延段で遅延させることで、上記単位遅延段の遅延時間制御タイミングを上記単位遅延段における遅延時間に追従させるためのタイミング信号を得る請求項８記載のクロック再生回路。
【請求項１０】
上記可変遅延回路は、上記入力クロック信号の遅延量を微調整するための微調遅延回路と、
上記微調遅延回路の出力信号を遅延するための粗調遅延回路と、を含み、
上記制御回路は、上記微調遅延回路の動作を制御するための微調制御回路と、
上記粗調遅延回路の動作を制御するための粗調制御回路と、
上記微調制御回路から出力されたキャリー信号を上記微調遅延回路の出力信号に同期して上記粗調制御回路に伝達するためのラッチ回路と、を含み、
上記粗調遅延回路は、上記微調遅延回路の出力信号を遅延可能な複数の第３単位遅延段を含み、
上記粗調制御回路は、上記第３単位遅延段の遅延時間制御タイミングを上記第３単位遅延段における遅延時間に追従させるための第２タイミング制御回路を含む請求項７記載のクロック再生回路。
【請求項１１】
上記第２タイミング制御回路は、上記粗調遅延回路における複数の第３単位遅延段に対応して配置された複数の第４単位遅延段を含んで成り、上記微調遅延回路の出力信号を上記第４単位遅延段で遅延させることで、上記第３単位遅延段の遅延時間制御タイミングを上記第３単位遅延段における遅延時間に追従させるためのタイミング信号を得る請求項１０記載のクロック再生回路。
【請求項１２】
上記粗調遅延回路は、互いに直列接続された複数の第１インバータと、
上記第１インバータに対応して配置された複数の第２インバータと、
上記複数の第２インバータを互いに直列接続可能な複数の第１スイッチと、
上記第１インバータと、それに対応する上記第２インバータとの間に配置され、上記第１インバータの出力信号をそれに対応する上記第２インバータに伝達可能な複数の第２スイッチと、を含み、上記第１インバータとそれに対応する第２インバータとを含んで上記第３単位遅延段が形成された請求項１０又は１１記載のクロック再生回路。
【請求項１３】
上記粗調遅延回路と、上記粗調制御回路における上記第２タイミング制御回路とは、配置配線ピッチが互いに等しくされ、且つ、信号伝播方向が互いに等しくされた請求項１０乃至１２の何れか１項記載のクロック再生回路。
【請求項１４】
請求項１乃至１３の何れか１項記載のクロック再生回路と、
上記クロック再生回路によって得られた内部クロック信号に同期してデータを取り込むためのデータ保持手とが一つの半導体基板に形成された半導体集積回路。
【請求項１５】
入力クロック信号を遅延することで内部クロック信号を生成する可変遅延回路と、
上記入力クロック信号と、上記内部クロック信号がフィードバックされた比較対象クロック信号との位相比較を実行可能な位相比較回路と、
上記位相比較回路での位相比較結果に基づいて上記可変遅延回路の動作を制御可能な制御回路と、を含むクロック再生回路であって、
上記可変遅延回路は、上記入力クロック信号を遅延可能な複数の単位遅延段を含み、
上記制御回路は、上記単位遅延段の遅延時間制御タイミングを上記単位遅延段における遅延時間に追従させるためのタイミング制御回路を含むことを特徴とするクロック再生回路。
【請求項１６】
上記タイミング制御回路は、上記可変遅延回路における複数の単位遅延段に対応して配置された複数の第２単位遅延段を含んで成り、上記入力クロック信号を上記第２単位遅延段で遅延させることで、上記単位遅延段の遅延時間制御タイミングを上記単位遅延段における遅延時間に追従させるためのタイミング信号を得る請求項１５記載のクロック再生回路。
【請求項１７】
上記可変遅延回路は、上記入力クロック信号の遅延量を微調整するための微調遅延回路と、
上記微調遅延回路の出力信号を遅延するための粗調遅延回路と、を含み、
上記制御回路は、上記微調遅延回路の動作を制御するための微調制御回路と、
上記粗調遅延回路の動作を制御するための粗調制御回路と、
上記微調制御回路から出力されたキャリー信号を上記微調遅延回路の出力信号に同期して上記粗調制御回路に伝達するためのラッチ回路と、を含み、
上記粗調遅延回路は、上記微調遅延回路の出力信号を遅延可能な複数の第３単位遅延段を含み、
上記粗調制御回路は、上記第３単位遅延段の遅延時間制御タイミングを上記第３単位遅延段における遅延時間に追従させるための第２タイミング制御回路を含む請求項１５記載のクロック再生回路。
【請求項１８】
上記第２タイミング制御回路は、上記粗調遅延回路における複数の第３単位遅延段に対応して配置された複数の第４単位遅延段を含んで成り、上記微調遅延回路の出力信号を上記第４単位遅延段で遅延させることで、上記第３単位遅延段の遅延時間制御タイミングを上記第３単位遅延段における遅延時間に追従させるためのタイミング信号を得る請求項１７記載のクロック再生回路。
【請求項１９】
上記粗調遅延回路は、互いに直列接続された複数の第１インバータと、
上記第１インバータに対応して配置された複数の第２インバータと、
上記複数の第２インバータを互いに直列接続可能な複数の第１スイッチと、
上記第１インバータと、それに対応する上記第２インバータとの間に配置され、上記第１インバータの出力信号をそれに対応する上記第２インバータに伝達可能な複数の第２スイッチと、を含み、上記第１インバータとそれに対応する第２インバータとを含んで上記第３単位遅延段が形成された請求項１７又は１８記載のクロック再生回路。
【請求項２０】
上記粗調遅延回路と、上記粗調制御回路における上記第２タイミング制御回路とは、配置配線ピッチが互いに等しくされ、且つ、信号伝播方向が互いに等しくされた請求項１７乃至１９の何れか１項記載のクロック再生回路。
【請求項２１】
請求項１５乃至２０の何れか１項記載のクロック再生回路と、
上記クロック再生回路によって得られた内部クロック信号に同期してデータを取り込むためのデータ保持手段とが一つの半導体基板に形成された半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、クロック再生回路、及びそれを内蔵する半導体集積回路に関する。
【０００２】
【従来の技術】
クロック信号に同期動作する半導体集積回路の一例として、クロック同期型のＳＲＡＭ（スタティック型・ランダム・アクセス・メモリ）が知られている。このような半導体集積回路においては、書込みデータの取り込みタイミングをクロック信号に同期させするために、クロック再生回路が用いられる。クロック再生回路の一例として、入力されたクロック信号に基づいて内部クロック信号を生成するＤＬＬ（Ｄｅｌａｙ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路が用いられる。
【０００３】
そのようなＤＬＬ回路として、例えば位相比較回路での複数回の位相比較結果をそれぞれ保持する蓄積レジスタを有し、これら複数回分の位相比較結果を用いて遅延時間の調整を行うようにしたＤＬＬ回路を含む半導体集積回路が知られている（例えば特許文献１参照）。このとき、位相調整は位相比較毎に行われるのではなく、複数回の位相比較結果に対して１回行われる。これにより余分な調整動作が省略される。位相比較回路は、進み信号、遅れ信号、及び一致信号の三種類の判定結果を出力する。そして多数決回路では、上記三種類の判定結果に基づいて遅延増加信号の活性化状態、遅延減少信号の活性化状態、そして位相が一致している判断されたときは遅延増加信号及び遅延減少信号共に非活性状態とされる三つの状態を有する。
【０００４】
【特許文献１】
特開２００１−２９０５５５号公報（図２、段落２６、４０）
【０００５】
【発明が解決しようとする課題】
電源や信号ノイズによるジッタを除去しようとした場合、位相追従性とジッタ除去能力にはトレードオフの関係にある。つまり、位相追従性を優先するとジッタ除去能力が低下し、ジッタ除去能力を優先すると、位相追従性が悪くなる。しかも、この位相追従性とジッタ除去能力の最適な設計値は、使用周波数、実装状況によって異なる。最適な判定を行うにはサンプリングの判定方法に幅を持たせることが必要とされるのに対して、上記従来方式においては、複数回の位相比較結果に対して多数決を採るものの、サンプリングの判定方法に幅を持たせることについては考慮されていない。
【０００６】
例えば位相比較回路での位相比較結果として、アップ信号が４回、ダウン信号が５回出力された場合を想定した場合、上記多数決をとる技術によればアップ信号に比べてダウン信号の数が多いことから可変遅延回路での遅延量を低減するように遅延制御が行われる。しかし、上記条件ではアップ信号が５回、ダウン信号が４回出力される確率も同程度存在し、この場合可変遅延回路での遅延量を増加するように遅延制御が行われる。これがジッタの原因であり、それは位相制御の誤動作を招く。
【０００７】
本発明の目的は、位相制御の誤動作を低減するための技術を提供することにある。
【０００８】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【０００９】
すなわち、入力クロック信号と、内部クロック信号がフィードバックされた比較対象クロック信号との位相比較を実行可能な位相比較回路と、上記位相比較回路での位相比較結果をカウントするためのカウンタと、上記カウンタのカウント値をデコードするデコーダ回路と、上記デコーダからのデコード結果に基づいて上記内部クロック信号の生成を制御可能な制御回路とを設け、上記デコーダ回路には、上記カウンタの出力コードが、予め設定された範囲に入る場合にはデコード出力を更新しない不感帯を設定する。
【００１０】
上記の手段によれば、デコーダ回路において不感帯が設定されているため、カウンタから出力されたコードが不感帯に入る場合には位相制御が行われない。このため、電源ノイズ等により、出力クロック信号の位相が一時的に変化された場合などは、上記不感帯により位相制御が行われないため、ジッタを生じないで済む。このとき、上記カウンタの出力コードとの関係で上記デコーダ回路のデコード論理が予め設定されることで、上記不感帯を容易に設定することができる。
【００１１】
また、上記入力クロック信号と上記内部クロック信号がフィードバックされた比較対象クロック信号との位相比較を実行可能な第２位相比較回路と、上記入力クロック信号をカウントし、そのカウント結果に基づいてフラグを形成するフラグカウンタと、上記フラグの状態に応じて、上記デコーダの出力信号と上記第２位相比較回路の出力信号とを選択的に上記制御回路に伝達可能なセレクタとを設けることができる。それにより、フラグカウンタによってフラグがハイレベルからローレベルに遷移されるまでの期間は、セレクタによって粗調位相比較回路の出力信号が選択的に遅延制御回路に伝達される場合には、不感帯が設定されない状態で位相制御が行われることから、その分、位相制御の収束を早めることができ、ロックイン時間を短縮することができる。
【００１２】
このとき上記セレクタは、上記フラグカウンタのカウント値が所定値に達する前の第１状態での上記フラグに基づいて上記第２位相比較回路の出力信号を上記制御回路に伝達し、上記フラグカウンタのカウント値が所定値に達した第２状態での上記フラグに基づいて上記第２位相比較回路の出力信号を上記制御回路に伝達するように構成することができる。また、上記入力クロック信号と上記内部クロック信号がフィードバックされた比較対象クロック信号との位相比較を実行可能な第２位相比較回路と、上記入力クロック信号と、上記内部クロック信号がフィードバックされた比較対象クロック信号との位相差を検出可能な位相差検出回路と、上記位相検出回路の検出結果に基づいて、上記デコーダ回路の出力信号と上記第２位相比較回路の出力信号とを選択的に上記制御回路に伝達可能なセレクタとを設けることにより、クロック信号と比較対象クロック信号との位相差が大きい場合には、位相遷移量を大きくし、クロック信号と比較対象クロック信号との位相差がある程度にまで少なくなった場合には位相遷移量を小さくすることにより、位相制御の収束を早め、ロックイン時間を短縮することができる。
【００１３】
また、モード信号によって不感帯の幅を可変にするには、互いに不感帯の幅が異なる複数のデコーダと、モード信号に応じて上記複数のデコーダを選択可能な選択回路とを含んで上記デコーダ回路を構成すると良い。上記モード信号は、例えばヒューズ切断により論理設定が可能なヒューズ回路から出力された信号や、チップ外部から与えられる信号、あるいは回路診断のためのＪＴＡＧ回路から出力された信号とすることができる。上記モード信号がヒューズ回路から出力された信号とされるとき、ウェーハ検査結果に基づいて、不感帯をチップ毎に適切な幅に設定することができる。上記モード信号がチップ外部から与えられる信号、あるいはＪＴＡＧ（Ｊｏｉｎｔ  Ｔｅｓｔ  Ａｃｔｉｏｎ  Ｇｒｏｕｐ：ＩＥＥＥ準拠の内部制御スキャン方式）回路から出力された信号とされる場合には、チップ切り出し後においても、それが搭載されるシステムに応じて不感帯を適切な幅に設定することができる。また、低消費電力モード信号によりクロック周波数が下がるシステムに搭載される場合、低消費電力モード信号の論理に応じて不感帯を適切な幅に設定することができる。
【００１４】
ＤＬＬ回路に適用するため、上記制御回路の制御下で上記入力クロック信号を遅延可能な可変遅延回路を設けることができ、その場合において、上記可変遅延回路には、上記入力クロック信号を遅延可能な複数の単位遅延段を設け、上記制御回路には、上記単位遅延段の遅延時間制御タイミングを上記単位遅延段における遅延時間に追従させるためのタイミング制御回路を設けることができる。タイミング制御回路は、上記可変遅延回路における複数の単位遅延段に対応して配置された複数の第２単位遅延段を含ん構成することができる。
【００１５】
上記可変遅延回路は、上記入力クロック信号の遅延量を微調整するための微調遅延回路と、上記微調遅延回路の出力信号を遅延するための粗調遅延回路とを含んで構成し、上記制御回路は、上記微調遅延回路の動作を制御するための微調制御回路と、上記粗調遅延回路の動作を制御するための粗調制御回路と、上記微調制御回路から出力されたキャリー信号を上記微調遅延回路の出力信号に同期して上記粗調制御回路に伝達するためのラッチ回路とを含んで構成することができる。
【００１６】
上記粗調遅延回路は、上記微調遅延回路の出力信号を遅延可能な複数の第３単位遅延段を含んで構成し、上記粗調制御回路は、上記第３単位遅延段の遅延時間制御タイミングを上記第３単位遅延段における遅延時間に追従させるための第２タイミング制御回路を含んで構成することができる。
【００１７】
上記第２タイミング制御回路は、上記粗調遅延回路における複数の第３単位遅延段に対応して配置された複数の第４単位遅延段を含んで構成することができ、上記微調遅延回路の出力信号を上記第４単位遅延段で遅延させることで、上記第３単位遅延段の遅延時間制御タイミングを上記第３単位遅延段における遅延時間に追従させるためのタイミング信号を得ることができる。
【００１８】
上記粗調遅延回路は、互いに直列接続された複数の第１インバータと、上記第１インバータに対応して配置された複数の第２インバータと、上記複数の第２インバータを互いに直列接続可能な複数の第１スイッチと、上記第１インバータと、それに対応する上記第２インバータとの間に配置され、上記第１インバータの出力信号をそれに対応する上記第２インバータに伝達可能な複数の第２スイッチと、を含み、上記第１インバータとそれに対応する第２インバータとを含んで上記第３単位遅延段を形成することができる。
【００１９】
上記粗調遅延回路と上記粗調制御回路における上記第２タイミング制御回路とのレイアウトは、配置配線ピッチが互いに等しくし、且つ、信号伝播方向が互いに等しくすることができる。
【００２０】
上記構成のクロック再生回路と、それによって得られた内部クロック信号に同期してデータを取り込むためのデータ保持手段とを含んで半導体集積回路を構成することができる。
【００２１】
【発明の実施の形態】
図１には、本発明にかかる半導体集積回路の一例であるＳＲＡＭにおける主要部が示される。
【００２２】
ＳＲＡＭ１０は、特に制限されないが、図示されないメモリセルアレイへの書込みデータＤＡＴＡをチップ内部に取り込むための入力バッファ７と、この入力バッファを介して取り込まれたデータＤＡＴＡＩＮＴを内部クロック信号ＣＬＫＩＮＴに同期して取り込むためのデータ入力レジスタ８と、外部からのクロック信号ＣＬＫをチップ内部に取り込むためのクロック入力バッファ１と、このクロック入力バッファ１を介して取り込まれたクロック信号ＣＬＫＲを遅延させることで内部クロック信号ＣＬＫＩＮＴを形成するためのＤＬＬ回路９と、このＤＬＬ回路９から出力されたクロック信号を上記データ入力レジスタ８におけるクロック入力端子に伝達するためのクロック分配バッファ５とを含み、公知の半導体集積回路製造技術により単結晶シリコン基板などの一つの半導体基板に形成される。上記データ入力レジスタ８の出力データＷＤＡＴＡは、図示されない書込み回路を介してメモりセルアレイに書込まれる。
【００２３】
ここで、上記データ入力レジスタ８がデータ保持手段の一例とされる。
【００２４】
上記ＤＬＬ回路９は、特に制限されないが、遅延制御回路４からの制御信号ＣＮＴ［ｎ：０］に基づいて入力されたクロック信号ＣＬＫＲを遅延させる可変遅延回路２、上記クロック分配バッファ５と同等の遅延時間を有し、上記可変遅延回路２の出力クロック信号ＣＬＫＤを遅延させるためのダミー回路６、上記ダミー回路６の出力クロック信号ＣＬＫＦと上記クロック入力バッファ１の出力クロック信号ＣＬＫＲとの位相比較を行う位相比較回路３と、上記位相比較回路３の出力信号ＵＰ，ＤＮをカウントするためのカウンタ２４と、上記カウンタ２４の出力コードＣＯＤＥ［ｋ：０］をデコードするためのデコーダ回路２０と、上記デコーダ回路２０のデコード出力ＵＰ０，ＤＮ０に基づいて上記可変遅延回路２でのクロック遅延時間を制御可能な遅延制御回路４とを含む。
【００２５】
上記位相比較回路３は、逐次サイクル毎にクロック信号ＣＬＫＦとクロック信号ＣＬＫＲとの位相比較を行い、その位相比較結果に応じてアップ信号ＵＰ及びダウン信号ＤＮの論理を決定する。特に制限されないが、上記位相比較回路３においては、クロック信号ＣＬＫＦがクロック信号ＣＬＫＲより遅い場合にはアップ信号ＵＰがロー（Ｌ）レベルとされ、ダウン信号ＤＮがハイ（Ｈ）レベルとされる。それに対してクロック信号ＣＬＫＦがクロック信号ＣＬＫＲより早い場合にはアップ信号ＵＰがハイレベルとされ、ダウン信号ＤＮがローレベルとされる。さらにクロック信号ＣＬＫＦとクロック信号ＣＬＫＲとの位相が一致している場合にはアップ信号ＵＰ及びダウン信号ＤＮは共にローレベルにされる。
【００２６】
上記カウンタ２４は、アンプ信号ＵＰがハイレベルの場合にアップカウント（インクリメント）し、ダウン信号がハイレベルの場合にはダウンカウント（デクリメント）する。そしてそのカウント結果を逐次サイクル毎にコードＣＯＤＥ［ｋ：０］により出力する。
【００２７】
図２には、上記デコーダ回路２０の真理値表が示される。
【００２８】
上記デコーダ回路２０は、上記カウンタ２４から出力されたコードＣＯＤＥ［ｋ：０］のデコードしてアップ制御信号ＵＰ０及びダウン制御信号ＤＮ０の論理を決定する。特に制限されないが、上記カウンタ２４から出力されたコードＣＯＤＥ［ｋ：０］が、予め設定された閾値ａと閾値ｂとの間に入っていない場合には、アップ制御信号ＵＰ０及びダウン制御信号ＤＮ０は共にローレベルとされる。また、上記カウンタ２４から出力されたコードＣＯＤＥ［ｋ：０］が閾値ｂ以上の場合にはアップ制御信号ＵＰ０をハイレベルとし、上記カウンタ２４から出力されたコードＣＯＤＥ［ｋ：０］が閾値ａ以下の場合にはダウン制御信号ＤＮ０をハイレベルにする。
【００２９】
具体的には、位相比較回路３の出力信号ＵＰ，ＤＮをカウントするカウンタ２４の出力コードとの関係で、図２に示されるようにデコードされる。
【００３０】
例えば、ＵＰがハイ（Ｈ）レベルとなる回数が、ＤＮがハイ（Ｈ）レベルとなる回数に５を加えた値以上の場合、カウンタ２４の出力コードは、ｃ（ｂ）〜ｃ（ｍ）とされ、ＵＰがハイ（Ｈ）レベルとなる回数が、ＤＮがハイ（Ｈ）レベルとなる回数より５を減じた値より大きく、且つ、ＤＮがハイ（Ｈ）レベルとなる回数に５を加えた値より小さい場合、カウンタ２４の出力コードは、ｃ（ａ＋１）〜ｃ（ｂ−１）となり、ＵＰがハイ（Ｈ）レベルとなる回数が、ＤＮがハイ（Ｈ）レベルとなる回数より５を減じた値以下の場合、カウンタ２４の出力コードは、ｃ（１）〜ｃ（ａ）とされる。そして、カウンタ２４の出力コードが、ｃ（ｂ）〜ｃ（ｍ）とされる場合には、アップ制御信号ＵＰ０がハイ（Ｈ）レベル、ダウン制御信号ＤＬ０がロー（Ｌ）レベルとされる。この場合、可変遅延回路２の現在の遅延量をｔｄとしたとき、次回更新値は、ｔｄ＋Δｔｄとされる。カウンタ２４の出力コードが、ｃ（ａ＋１）〜ｃ（ｂ−１）とされる場合（不感帯とされる場合）、アップ制御信号ＵＰ０及びダウン制御信号ＤＬ０共にロー（Ｌ）レベルとされる。この場合、可変遅延回路２の遅延量は更新されない。カウンタ２４の出力コードが、ｃ（１）〜ｃ（ａ）とされる場合、アップ制御信号ＵＰ０がロー（Ｌ）レベル、ダウン制御信号ＤＬ０がハイ（Ｈ）レベルとされる。この場合、可変遅延回路２の次回更新値は、ｔｄ−Δｔｄとされる。
【００３１】
上記遅延制御回路４は、上記デコード回路２０によってアップ制御信号ＵＰ０及びダウン制御信号ＤＮ０は共にローレベルとされた場合には、上記可変遅延回路２における現在の遅延時間を維持する。換言すれば、位相比較回路３により、アップ信号ＵＰ又はダウン信号ＤＮがハイレベルにされているにもかかわらず、上記カウンタ２４から出力されたコードＣＯＤＥ［ｋ：０］が、閾値ａよりも大きく、閾値ｂより小さい限り、上記可変遅延回路２における遅延時間は更新されない。このような意味で、上記カウンタ２４から出力されたコードＣＯＤＥ［ｋ：０］が、閾値ａよりも大きく、閾値ｂより小さい帯域を「不感帯」と称する。この不感帯の幅を決定する閾値ａ，ｂは、本ＳＲＡＭ１０の設計時に、入力バッファ回路の遅延時間や電源電圧に含まれるノイズ等を勘案して最適な値に設定される。
【００３２】
また、上記デコード回路２０によってアップ制御信号ＵＰ０がハイレベルとされた場合には、上記遅延制御回路４は、上記可変遅延回路２における遅延時間をｔｄからΔｔｄだけ増加させることで、ｔｄ＋Δｔｄに更新する。ダウン制御信号ＤＮ０がハイレベルとされた場合には、上記遅延制御回路４は、上記可変遅延回路２における遅延時間をｔｄからΔｔｄだけ減少させることで、ｔｄ−Δｔｄに更新する。
【００３３】
ダミー回路６の出力クロック信号ＣＬＫＦと、クロック入力バッファ１の出力クロック信号ＣＬＫＲとの位相差が小さい場合には、デコード回路２０によってアップ制御信号ＵＰ０及びダウン制御信号ＤＮ０が共にローレベルとされるため、ダミー回路６の出力クロック信号ＣＬＫＦのタイミングがノイズ等により一時的に変動する場合でも、そのような変動は上記不感帯の存在により、上記可変遅延回路２における遅延時間の制御には影響を与えない。
【００３４】
図３には、ノイズ分布を正規分布と仮定し、ダミー回路６の出力クロック信号ＣＬＫＦの位相が、クロック入力バッファ１の出力クロック信号ＣＬＫＲの位相よりも早い場合の位相比較回路３における判定値確率特性が示される。図３において縦軸はクロック信号ＣＬＫＦとクロック信号ＣＬＫＲとの位相差を、横軸は確率をそれぞれ示している。
【００３５】
アップ信号ＵＰがハイレベルになる確率は面積Ｓ１で示され、ダウン信号ＤＮがハイレベルとなる確率は面積Ｓ３で示され、アップ信号ＵＰ及びダウン信号ＤＮの双方がローレベルとなる確率は面積Ｓ２で示される。図３の判定値確率特性では、クロック信号ＣＬＫＦがクロック信号ＣＬＫＲの位相よりも早く、面積Ｓ１とＳ３との差が大きい。かかる場合には、アップ制御信号ＵＰ０はハイレベルにされる。
【００３６】
図４には、ノイズ分布を正規分布と仮定し、ダミー回路６の出力クロック信号ＣＬＫＦの位相とクロック入力バッファ１の出力クロック信号ＣＬＫＲの位相とがほぼ一致している場合の位相比較回路３における判定値確率特性が示される。面積Ｓ１とＳ３との差が小さいため、不感帯の存在により、アップ制御信号ＵＰ０及びダウン制御信号ＤＮ０は、共にローレベルと判定される。
【００３７】
図５には、上記ＤＬＬ回路９のさらに具体的な構成例が示される。
【００３８】
図５に示されるＤＬＬ回路９が図１に示されるのと大きく異なるのは、クロック入力バッファ１の出力クロック信号ＣＬＫＲに基づいてカウンタクロックを生成するためのカウンタクロック生成回路２と、クロック入力バッファ１の出力クロック信号ＣＬＫＲを１６分周するための１６分周回路２３と、上記１６分周回路２３の出力クロックＣＬＫ１６に基づいて上記カウンタ２４のリセット信号を生成するためのリセット信号生成回路２６と、上記上記１６分周回路２３の出力クロックＣＬＫ１６に基づいて、上記デコーダ回路２０の出力信号ＵＰ１，ＤＮ１を取り込むためのレジスタ２２Ａ，２２Ｂとが設けられている点である。
【００３９】
遅延制御回路４は、上記レジスタ２２Ａから出力されたアップ制御信号ＵＰ１及び上記レジスタ２２Ａから出力されたダウン制御信号ＤＮ１に基づいて可変遅延回路２の動作制御を行う。
【００４０】
上記カウンタ２４は、アップ信号ＵＰを取り込むためのアップ信号入力端子ｕｐ、ダウン信号ＤＮを取り込むためのダウン信号入力端子ｄｎ、カウント動作のためのクロック信号を取り込むためのクロック入力端子ｃｋ、リセット信号ＲＳの入力端子ｒｓｔを有する。
【００４１】
上記デコーダ回路２０は、上記カウンタ２４のカウント出力ＣＯＤＥ［ｋ：０］をデコードすることによりアップ制御信号ＵＰ０を得るためのデコード部２０Ａと、上記カウンタ２４のカウント出力ＣＯＤＥ［ｋ：０］をデコードすることによりダウン制御信号ＤＮ０を得るためのデコード部２０Ｂとを含む。デコーダ回路２０の真理値表は、図２に示される通りである。デコード部２０Ａは、ＵＰがハイレベルとなる回数が、ＤＮがハイレベルとなる回数に５を加えた値以上の場合にのみ、アップ制御信号ＵＰ０をハイレベルとし、それ以外の場合はアップ制御信号ＵＰ０をローレベルとする。また、デコード部２０Ｂは、ＵＰがハイレベルとなる回数が、ＤＮがハイレベルとなる回数より５を減じた値以下の場合にのみ、ダウン制御信号ＤＮ０をハイレベルとし、それ以外の場合はダウン制御信号ＤＮ０をローレベルとする。
【００４２】
１６分周回路２３の出力クロック信号ＣＬＫ１６に基づいてカウンタ２４のリセット信号が生成され、また、デコーダ回路２０の出力信号ＵＰ０，ＤＮ０のレジスタ２２Ａ，２２Ｂへの書き込みが制御されることから、クロック信号ＣＬＫＲの１６周期に１回の割合で遅延制御回路４による遅延制御が行われる。
【００４３】
図６には、図５に示されるＤＬＬ回路９における主要部の動作タイミングが示され、図７には、上記カウンタ２４からの出力コードＣＯＤＥ［ｋ：０］と、それに対応するデコーダ回路２０の出力信号ＵＰ０，ＤＮ０との関係が示される。
【００４４】
上記の構成において、カウンタ２４は、リセット信号ＲＳによってカウンタ値をを初期値ｃ（８）に設定される。カウンタ２４は、カウンタクロック生成回路２５からのカウンタクロック信号ＣＬＫＳをトリガとして位相比較回路３から出力されたアップ信号ＵＰのハイレベルを取り込んだとき、カウント値をｃ（ｋ）からｃ（ｋ＋１）にインクリメントする。また、カウンタ２４は、カウンタクロック生成回路２５からのカウンタクロック信号ＣＬＫＳをトリガとして位相比較回路３から出力されたダウン信号ＤＮのハイレベルを取り込んだとき、カウント値をＣ（ｋ）からｃ（ｋ−１）にデクリメントする。カウンタクロック信号ＣＬＫＳは、クロック生成回路２５により、連続して８サイクル生成され、８サイクル目のカウント動作が終了した後に１６分周クロック信号ＣＬＫに同期してレジスタ２２Ａ，２２Ｂに、デコード回路２０の出力値ＵＰ１，ＵＰ２が取り込まれる。
【００４５】
図８には、位相比較回路３での判定値出現回数に対するデコーダ出力の一例が示される。図８に示されるように、アップ信号ＵＰがハイレベルになる回数と、ダウン信号ＤＮがハイレベルになる回数とが近い場合（図８に示される例ではそれらの差が４以下の場合）、不感帯により、デコーダ回路２０の出力ＵＰ０，ＤＮ０の双方がローレベルにされる。
【００４６】
図２３には、図５に示されるＤＬＬ回路９の比較対象とされる回路が示され、図２４には、図２３に示されるＤＬＬ回路９０における主要部の動作タイミングが示される。
【００４７】
図２３に示されるＤＬＬ回路９０においては、比較回路３の出力信号ＵＰ，ＤＮが後段の遅延制御回路４に伝達されるようになっているため、不感帯は設定されない。このため、遅延制御回路４は、図２４に示されるように、アップ信号ＵＰ及びダウン信号ＤＮに応じて可変遅延回路２の遅延時間制御を直接的に行う。尚、図２４において、ｔＤＲはクロック入力バッファ１及びデータ入力バッファ７の遅延時間、ｔＶＤＬは可変遅延回路の遅延時間、ｔＢＦはクロック分配バッファ及びダミー回路の遅延時間、ＣＮＴ（ｋ）は遅延制御回路のコード値である。
【００４８】
図９には、図２３に示されるＤＬＬ回路９０における位相遷移例が示される。
【００４９】
ＤＬＬ回路９０においては不感帯が設定されていないため、図９に示されるように、一旦位相が合った後でも、ノイズの影響で常に可変抵抗回路の設定が変動する。これに対して図５に示されるＤＬＬ回路９においては、図１０にその位相遷移例が示されるように、複数回のサンプリングが行われる関係で、周期Ｔ２がＴ１よりも長くなり、その分、ロックイン時間が長くなるものの、不感帯が設定されることにより、一旦位相が合った後は可変遅延回路２の設定が更新されないため、ノイズによる誤差が排除される。
【００５０】
図１１には、上記位相比較回路３の構成例が示される。
【００５１】
上記ダミー回路６の出力クロック信号ＣＬＫＦと上記クロック入力バッファ１の出力クロック信号ＣＬＫＲとの位相比較によりダウン信号ＤＮをアサートするための第１論理回路３１と、上記ダミー回路６の出力クロック信号ＣＬＫＦと上記クロック入力バッファ１の出力クロック信号ＣＬＫＲとの位相比較によりアップ信号ＵＰをアサートするための第２論理回路３２とを含む。上記第１制御論理回路３１は、ナンドゲート３０１〜３０５、３０８，３０９，３１２と、インバータ３０６，３１０，３１１，３１３と、ＭＯＳトランジスタ３０７とが結合されて成る。ＭＯＳトランジスタ３０７は、上記ダミー回路６の出力クロック信号ＣＬＫＦを取り込むナンドゲート３０２の出力端子と低電位側電源ＶＳＳとの間に配置され、上記ナンドゲート３０２の容量性負荷として機能する。ナンドゲート３０１はダミー回路とされる。第２制御論理回路３２は、ナンドゲート３２１〜３２５、３２８，３２９，３３２と、インバータ３２６，３３０，３３１，３３３と、ＭＯＳトランジスタ３２７とが結合されて成る。ＭＯＳトランジスタ３２７は、上記クロック入力バッファ１の出力クロック信号ＣＬＫＲを取り込むナンドゲート３２３の出力端子と低電位側電源ＶＳＳとの間に配置され、上記ナンドゲート３２３の容量性負荷として機能する。ナンドゲート３２１はダミー回路とされる。クロック信号ＣＬＫＲに対してクロック信号ＣＬＫＦの位相が遅い場合には第２論理回路３２によりアップ信号ＵＰがハイレベルにアサートされる。このとき、インバータ３３０の出力信号ローレベルとされることから、ナンドゲート３１２の出力信号がハイレベルとされ、従ってダウン信号ＤＮはローレベルとされる。また、クロック信号ＣＬＫＲに対してクロック信号ＣＬＫＦの位相が早い場合には第２論理回路３２によりダウン信号ＤＮがハイレベルにアサートされる。このとき、インバータ３１１の出力信号がローレベルとされることから、ナンドゲート３１２の出力信号がハイレベルとされ、従ってアップ信号ＵＰはローレベルとされる。リセット信号ＲＥＳＥＴは、インバータ３０６を介してナンドゲート３０２，３０４，３０８に伝達され、また、インバータ３２６を介してナンドゲート３２２，３２４，３２８に伝達される。リセット信号ＲＥＳＥＴがハイレベルにされることによって第１論理回路３１及び第２論理回路３２が初期化される。
【００５２】
このように図５に示される構成においては、カウンタ２４で複数回のサンプリングが行われる関係で、周期Ｔ２がＴ１よりも長くなり、その分、ロックイン時間が長くなるものの、不感帯が設定されることにより、一旦位相が合った後は可変遅延回路２の設定が更新されないため、ノイズによる誤差が排除される。
【００５３】
上記の例によれば、以下の作用効果を得ることができる。
【００５４】
（１）デコーダ回路２０において不感帯が設定されているため、位相比較回路３によりアップ信号ＵＰ又はダウン信号ＤＮがハイレベルにされているにもかかわらず、上記カウンタ２４から出力されたコードＣＯＤＥ［ｋ：０］が、閾値ａよりも大きく、閾値ｂより小さい限り、上記可変遅延回路２における遅延時間は更新されない。このように不感帯が設定されることにより、電源ノイズ等により、ダミー回路６の出力クロック信号の位相が一時的に変化された場合でもジッタを生じないで済む。ここで、位相比較結果の多数決をとり、その多数決結果に基づいて可変遅延回路を制御する技術が知られているが、耐ノイズ性については上記例のように不感帯を設定した方が優れている。例えば、位相比較回路での位相比較結果として、アップ信号が４回、ダウン信号が５回出力された場合を想定した場合、上記多数決をとる技術によればアップ信号に比べてダウン信号の数が多いことから可変遅延回路での遅延量を低減するように遅延制御が行われ、アップ信号が５回、ダウン信号が４回出力される場合を想定した場合可変遅延回路での遅延量を増加するように遅延制御が行われるため、これがジッタの原因となる。これに対して上記の例によれば、アップ信号の数とダウン信号の数が近い場合には不感帯により可変遅延回路の遅延量が更新されないためジッタを生じない。これにより、位相制御の誤動作を低減することができる。
【００５５】
（２）不感帯の幅を決定する閾値ａ，ｂは、本ＳＲＡＭ１０の設計時に、入力バッファ回路の遅延時間や電源電圧に含まれるノイズ等を勘案して最適な値に設定することができる。具体的には、位相比較回路３での位相比較結果がカウンタ２４でカウントされた結果との関係でデコーダ回路２０のデコード論理をが予め設定されることで、不感帯の幅が設定される。ＤＬＬ回路９の位相追従性とジッタ除去能力とはトレードオフの関係にあり、この関係の最適な設計は、使用周波数や実装状況によって異なるが、上記位相比較回路３での位相比較結果の判定において不感帯が設定されることで当該位相比較結果の判定に幅を持たせることができることから、本ＳＲＡＭ１０の使用周波数、や実装状況等に応じて適宜変更することによって、ＤＬＬ回路９の位相追従性とジッタ除去能力との関係を最適化することができる。
【００５６】
（３）ＤＬＬ回路９の位相追従性とジッタ除去能力との関係が最適化されることにより、クロック信号ＣＫＩＮＴの位相を精度良く合わせることができるため、ＳＲＡＭ１０においては、上記ＤＬＬ回路９によって形成されたクロック信号ＣＬＫＩＮＴに同期して書込みデータＤＡＴＡＩＮＴの取り込みを行う際のセットアップ及びホールドマージンが改善されるため、メモリセルに書込まれたデータの信頼性の向上を図ることができる。
【００５７】
次に、上記ＤＬＬ回路９における各部の別の構成例について説明する。
【００５８】
上記カウンタ２４によってグレイコードを出力するように構成することができる。図１２には、上記カウンタ２４からの出力されたグレイコードＣＯＤＥ［ｋ：０］と、それに対応するデコーダ回路２０の出力信号ＵＰ０，ＤＮ０との関係が示される。この例では、カウンタ２４によって生成されるコードは５ビットのグレイコードとされる。グレイコードとすることで、隣接するコードから変動するビット数を最小にできるため、カウンタ２４の出力に、「グリッチ」と称されるノイズが発生し難くなる。
【００５９】
図１３には、デコーダ回路２０の別の構成例が示される。また、図１４には、図１３に示されるデコーダ回路２０の真理値表が示される。
【００６０】
図１３に示されるデコーダ回路２０は、上記カウンタ２４から出力されたコードＣＯＤＥ［ｋ：０］をデコードするデコード部２０Ａ−１，２０Ａ−２、２０Ｂ−１，２０Ｂ−２と、モード信号ＭＯＤＥに基づいて上記デコード部２０Ａ−１，２０Ａ−２の出力信号を選択的に外部出力するためのセレクタ回路２０１と、モード信号ＭＯＤＥに基づいて上記デコード部２０Ｂ−１，２０Ｂ−２の出力信号を選択的に外部出力するためのセレク回路２０１とを含んで成り、上記セレクタ回路２０１，２０２でのデコーダ選択により不感帯の幅の変更が可能とされる。例えば図１４に示されるように、モード信号ＭＯＤＥがハイ（Ｈ）レベルにされることで、セレクタ回路２０１によりデコード部２０Ａ−１の出力信号が選択され、セレクタ回路２０２によりデコード部２０Ｂ−１の出力信号が選択された場合には、コードＣＯＤＥ［ｋ：０］が、ｃ（１２）〜ｃ（４）となる、比較的広い範囲で不感帯が設定されるのに対して、モード信号ＭＯＤＥがロー（Ｌ）レベルにされることで、セレクタ回路２０１によりデコード部２０Ａ−２の出力信号が選択され、セレクタ回路２０２によりデコード部２０Ｂ−２の出力信号が選択された場合には、コードＣＯＤＥ［ｋ：０］が、ｃ（１０）〜ｃ（６）となる、比較的に狭い範囲で不感帯が設定される。上記モード信号は、例えばヒューズ切断により論理設定が可能なヒューズ回路から出力された信号や、チップ外部から与えられる信号、あるいは回路診断のためのＪＴＡＧ回路から出力された信号とすることができる。上記モード信号がヒューズ回路から出力された信号とされるとき、ウェーハ検査結果に基づいて、不感帯をチップ毎に適切な幅に設定することができる。上記モード信号がチップ外部から与えられる信号、あるいはＪＴＡＧ（Ｊｏｉｎｔ  Ｔｅｓｔ  Ａｃｔｉｏｎ  Ｇｒｏｕｐ：ＩＥＥＥ準拠の内部制御スキャン方式）回路から出力された信号とされる場合には、チップ切り出し後においても、それが搭載されるシステムに応じて不感帯を適切な幅に設定することができる。また、低消費電力モード信号によりクロック周波数が下がるシステムに搭載される場合、低消費電力モード信号の論理に応じて不感帯を適切な幅に設定することができる。
【００６１】
図１５には、ＤＬＬ回路９の別の構成例が示される。図１５に示されるＤＬＬ回路９が図５に示されるのと大きく異なるのは、粗調位相比較回路３０、フラグカウンタ３４、セレクタ３５Ａ，３５Ｂ、２分周回路３３Ａ，３３Ｂが設けられている点である。
【００６２】
２分周回路３３Ａは、クロック入力バッファ１を介して入力されたクロック信号ＣＬＫＲを２分周し、２分周回路３３Ｂは、ダミー回路６から出力されたクロック信号ＣＬＫＦを２分周する。２分周回路３３Ａ，３３Ｂの出力クロック信号ＣＬＫＲＲ，ＣＬＫＦＦは位相比較回路３に入力される。位相比較回路３は、入力されたクロック信号ＣＬＫＲＲ，ＣＬＫＦＦの位相比較を行う。カウンタクロック生成回路２５は、２分周回路３３Ａの出力クロック信号ＣＬＫＲＲに基づいてカウンタクロック信号ＣＬＫＳを生成する。１６分周回路２３は、２分周回路３３Ａの出力クロック信号ＣＬＫＲＲを１６分周することによってクロック信号ＣＬＫ１６を生成する。粗調位相比較回路３０は、上記クロック信号ＣＬＫＲＲ，ＣＬＫＦＦの位相比較を行う。フラグカウンタ３４は、リセット信号がハイレベルにされることでリセットされ、その後、クロック信号ＣＬＫＲをカウントすることにより、上記リセットから所定時間経過後にフラグ信号ＦＬＧをそれまでのハイレベルからローレベルに切り換える機能を有する。このフラグ信号ＦＬＧは、セレクタ３５Ａ，３５Ｂに伝達される。セレクタ３５Ａ，３５Ｂでは、上記フラグ信号ＦＬＧの論理に従って上記レジスタ２２Ａ，２２Ｂの出力信号ＵＰ１，ＤＮ１と、上記粗調位相比較回路３０の出力信号ＵＰＣ，ＤＮＣとを選択的に後段の遅延制御回路４に伝達する。
【００６３】
図１６には、図１５に示されるＤＬＬ回路９における主要部の動作タイミングが示される。
【００６４】
リセット信号ＲＥＳＥＴによってフラグカウンタ３４がリセットされてからフラグカウンタ３４によってフラグＦＬＧがハイレベルからローレベルに遷移されるまでの期間は、セレクタ３５Ａ，３５Ｂによって粗調位相比較回路３０の出力信号ＵＰＣ，ＤＮＣが選択的に遅延制御回路４に伝達され、それに基づいて遅延制御が行われる。この遅延制御においては不感帯が設定されていないため、遅延制御サイクルはＴ１とされ、それは図５に示される構成の場合のＴ２に比べて短くなる。このため、クロック信号ＣＬＫとＣＬＫＲとの位相差は短時間のうちに小さくなる。そして、フラグカウンタ３４によってフラグＦＬＧがハイレベルからローレベルに遷移された後は、セレクタ３５Ａ，３５Ｂによってレジスタ２２Ａ，２２Ｂの出力信号ＵＰ１，ＤＮ１が選択的に遅延制御回路４に伝達され、それに基づく遅延制御が行われる。この遅延制御においては、図５に示される構成の場合と同様に不感帯が設定されているため、耐ノイズ性に優れた遅延制御が行われる。
【００６５】
このようにリセット信号ＲＥＳＥＴによってフラグカウンタ３４がリセットされてからフラグカウンタ３４によってフラグＦＬＧがハイレベルからローレベルに遷移されるまでの期間は、セレクタ３５Ａ，３５Ｂによって粗調位相比較回路３０の出力信号ＵＰＣ，ＤＮＣが選択的に遅延制御回路４に伝達され、それに基づいて遅延制御が行われることから、遅延制御サイクルは図５に示される構成に比べて短くなり、図１０の場合に比べて、ロックイン時間を短縮することができる。
【００６６】
図１７には、上記ＤＬＬ回路９の別の構成例が示される。
【００６７】
図１７に示されるＤＬＬ回路９が図１５に示されるのと大きく異なるのは、２分周回路３３Ａ，３３Ｂの後段に１６分周回路２３Ａ，２３Ｂを設け、この１６分周回路２３Ａ，２３Ｂの出力クロック信号ＣＬＫＲＣ，ＣＬＫＦＣを粗調位相比較回路３０に供給するようにした点、及びフラグカウンタ３４の出力信号ＦＬＧを遅延制御回路４に供給するようにした点である。
【００６８】
図１８には図１７に示されるＤＬＬ回路９における主要部の動作タイミングが示される。遅延制御回路４は、フラグカウンタ３４からの出力信号ＦＬＧがハイレベルの場合には、クロック信号ＣＬＫＦとＣＬＫＲとの位相遷移を４Δｔきざみとし、フラグカウンタ３４からの出力信号ＦＬＧがローレベルの場合には、クロック信号ＣＬＫＦとＣＬＫＲとの位相遷移をΔｔきざみとする。また、粗調位相比較回路３０においては、１６分周回路２３Ａ，２３Ｂの出力信号に基づいて粗調位相比較が行われるようになっているため、粗調位相比較回路３０の出力信号ＵＰＣ，ＤＮＣに基づく遅延制御における遅延制御サイクルはＴ２とされる。このようにフラグＦＬＧがローレベルになるまでは位相遷移を４Δｔきざみで大きく遷移させ、フラグＦＬＧがハイレベルになってからは位相遷移をΔｔきざみとすることにより、図１０の場合よりもロックイン時間を短縮することができる。
【００６９】
図１９には、上記ＤＬＬ回路９の別の構成例が示される。
【００７０】
図１９に示されるＤＬＬ回路９が図１７に示されるのと大きく異なるのは、２分周回路３３Ａの出力クロック信号ＣＬＫＲＲと、２分周回路３３Ｂの出力クロック信号ＣＬＫＦＦとの位相差を検出するための位相差検出回路４０を設けた点にある。図１７に示される構成では、フラグカウンタ３４でクロック信号ＣＬＫＲをカウントし、そのカウント結果に基づいてフラグ信号ＦＬＧの論理を決定したが、図１９に示される構成によれば、上記位相差検出回路４０での位相差検出結果に基づいてフラグ信号ＦＬＧの論理が決定される。すなわち、クロック信号ＣＬＫＲＲとＣＬＫＦＦとの位相差が所定値を越えている場合には、フラグ信号ＦＬＧがハイレベルとされ、クロック信号ＣＬＫＲＲとＣＬＫＦＦとの位相差が所定値以下になった場合には、フラグ信号ＦＬＧがローレベルとされる。これにより、クロック信号ＣＬＫＲＲとＣＬＫＦＦとの位相差が大きい場合には、位相遷移量が大きくされ、クロック信号ＣＬＫＲＲとＣＬＫＦＦとの位相差がある程度にまで少なくなった場合には位相遷移量が小さくされるため、図１７に示されるのと同様の作用効果を得ることができる。
【００７１】
上記の例ではデコーダ回路２０でのデコード論理の設定によりディジタル的に不感帯を設けるようにしたが、このデコーダ回路２０での不感帯の設定に加えて、位相比較回路３において不感帯設定を行うようにしても良い。
【００７２】
図２０には、位相比較回路３の不感帯幅に対する位相誤差のシミュレーション結果が示される。図２０から明らかなように、可変遅延回路２の最小刻み幅をΔｔとするとき、位相比較回路３における不感帯幅をΔｔ付近にするのが最も位相誤差が少なくなる。また、粗調位相比較回路３０における不感帯幅は２Δｔ付近とするのが最も位相誤差が少なくなる。位相比較回路３や粗調位相比較回路３０が図１１に示される構成とされるとき、位相比較回路３や粗調位相比較回路３０における不感帯幅は、ＭＯＳトランジスタ３０７，３２７のゲート容量によって決定されるため、このゲート容量値を調整することで不感帯幅を最適値に設定することができる。
【００７３】
図２に示される例では、可変遅延回路２の制御において、可変遅延回路２をｔｄ＋Δｔｄに更新する場合と、不感帯により更新しない場合と、ｔｄ−Δｔｄに更新する場合を挙げたが、それに限定されるものではない。例えば図２１に示されるように、カウンタ２４の出力コードに対するデコーダ回路２０の出力との関係を設定することが可能である。すなわち、図２１に示される例では、可変遅延回路２の制御において、可変遅延回路２を、ｔｄ＋２Δｔｄに更新する場合と、ｔｄ＋Δｔｄに更新する場合と、不感帯により更新しない場合と、ｔｄ−Δｔｄに更新する場合と、ｔｄ−２Δｔｄに更新する場合とを設定するようにしても良い。図２に示される場合に比べて、ｔｄ＋２Δｔｄに更新する場合と、ｔｄ−２Δｔｄに更新する場合とが追加されており、位相差が比較的大きい場合には一回の位相遷移量を大きくすることで早く収束できるため、ＤＬＬ回路９の追従性の向上を図ることができる。
【００７４】
図２２には、上記ＤＬＬ回路９の別の構成例が示される。
【００７５】
図２２に示される構成では、可変遅延回路２Ａ，２Ｂが直列接続され、その直列接続ノードからＤＬＬ回路９の出力信号を取り出すようにしたものである。このような出力信号の取り出しによれば、入力クロック信号ＣＬＫに対して１８０度の位相差を持ったクロック信号ＣＬＫＩＮＴを得ることができ、そのようなクロック信号ＣＬＫＩＮＴに同期してデータの取り込みが行われる。可変遅延回路２Ａ，２Ｂは、それぞれ可変遅延回路２に等しい。
【００７６】
次に、上記可変遅延回路２及び上記遅延制御回路４について詳細に説明する。
【００７７】
図２５には、上記可変遅延回路２及び上記遅延制御回路４として適用可能な構成例が示される。
【００７８】
可変遅延回路２は、入力端子ｉｎから入力されたクロック信号の遅延量の微調整を行うための微調遅延回路２１０と、それの後段に配置され、上記微調遅延回路２１０の出力クロック信号の遅延量の粗調整を行うための粗調遅延回路２２０とを含む。上記微調遅延回路２１０及び上記粗調遅延回路２２０は、それぞれ複数の単位遅延段を含む。また、遅延制御回路４は、上記微調遅延回路２１０での遅延量制御を行うための微調制御回路４１０と、上記粗調遅延回路２２０での遅延量制御を行うための粗調制御回路４２０とを含む。可変遅延回路２は、遅延制御回路４からの制御信号ＣＮＴ［ｎ：０］によって制御される。制御信号ＣＮＴ［ｎ：０］での制御タイミングは固定されている。
【００７９】
図２６及び図２７には、図２５に示される構成における主要部の動作タイミングが示される。図２６に示される動作タイミングは、可変遅延回路の遅延時間（τＤ＿ｍａｘ）がサイクル時間（ｔｃ）より短い場合であり、図２７に示される動作タイミングは、可変遅延回路の遅延時間（τＤ＿ｍａｘ）がサイクル時間（ｔｃ）より長い場合である。図２６に示されるように可変遅延回路の遅延時間（τＤ＿ｍａｘ）がサイクル時間（ｔｃ）より短い場合には、遅延確定後に遅延制御が行われるため遅延制御ミスは起こらない。しかしながら、可変遅延回路の遅延時間（τＤ＿ｍａｘ）がサイクル時間（ｔｃ）より長い場合には、制御信号ＣＮＴ［ｎ：０］での制御タイミングが固定されていると、図２７に示されるように遅延確定前に遅延制御が行われることになり、遅延制御ミスが起こる。そしてこの遅延制御ミスに起因して、可変遅延回路２の出力信号には、グリッチと称されるパルス状のノイズが発生することが本願発明者によって見いだされた。
【００８０】
そこで、可変遅延回路２の遅延時間を制御する制御信号ＣＮＴ［ｎ：０］での制御タイミングを可変遅延回路２の遅延時間に追従させることにより、可変遅延回路の遅延時間（τＤ＿ｍａｘ）がサイクル時間（ｔｃ）より長い場合においても遅延制御ミスが起こらないようにしている。以下、その具体例について詳述する。
【００８１】
図２８には、上記遅延制御ミスの発生を抑えた可変遅延回路２の具体的な構成例が示される。
【００８２】
本体遅延回路２１１は、入力端子ｉｎから入力されたクロック信号を遅延して出力端子ｃｆｏｕｔから出力する機能を有し、複数の単位遅延段２１１−０〜２１１−ｎが直列接続されて成る。遅延制御回路４は、ダミー遅延回路２２１と、遅延制御部４００とを含む。上記ダミー遅延回路２２１は、上記本体遅延回路２１１における複数の単位遅延段２１１−０〜２１１−ｎに対応して配置された複数の単位遅延段２２１−０〜２２１−ｎを含む。複数の単位遅延段２２１−０〜２２１−ｎは互いに直列接続され、遅延回路２３１の出力信号を順次遅延する機能を有する。遅延回路２３１は、ダミー遅延回路２２１でのセットアップマージンを確保するため、入力端子ｉｎから入力されたクロック信号を所定時間だけ遅延してからダミー遅延回路２２１に出力する。そして、上記複数の単位遅延段２２１−０〜２２１−ｎの出力信号ｓｔｄ０〜ｓｔｄｎは遅延制御回路４に伝達される。遅延制御回路４は、上記複数の単位遅延段２２１−０〜２２１−ｎの出力信号ｓｔｄ０〜ｓｔｄｎに基づいて、制御信号ＣＮＴ［ｎ：０］での制御タイミングを本体遅延回路２１１での遅延時間に追従させる。これにより、制御信号ＣＮＴ［ｎ：０］のタイミングマージンを確保するようにしている。ここで、上記ダミー遅延回路２２１が本発明におけるタイミング制御回路の一例とされる。
【００８３】
図２９には、図２８に示される構成における主要部の動作タイミングが示される。この動作タイミングは、可変遅延回路の遅延時間（τＤ＿ｍａｘ）がサイクル時間（ｔｃ）より長い場合である。図２８では、遅延制御回路４からの制御信号ＣＮＴ０，ＣＮＴ２，ＣＮＴｎでの制御タイミングが代表的に示される。制御信号［ＣＮＴｎ：０］の設定可能範囲は、１サイクル時間からセットアップ時間とホールド時間を減じた値に等しくなる。この設定可能範囲内で可変遅延回路２の制御タイミングが設定される。
【００８４】
このように、可変遅延回路の遅延時間（τＤ＿ｍａｘ）がサイクル時間（ｔｃ）より長い場合にもかかわらず、遅延確定後に遅延制御が行えるようになり、遅延制御ミスを防止できるため、グリッチに発生を阻止することができるので、遅延制御の高サイクル化が可能となる。
【００８５】
図３０には、上記可変遅延回路２及び上記遅延制御回路４の別の構成例が示される。
【００８６】
図３０に示される構成では、可変遅延回路２は、微調遅延回路２１０と、粗調遅延回路２２０とを含んで成り、遅延制御回路４は、微調制御回路４１０と、ラッチ回路２３２と、ダミー遅延回路２２１と、粗調制御回路４２０とを含んで成る。本回路では、先ず微調制御回路４１０の制御により入力クロック信号に対して微調遅延回路２１０による位相の微調整が行われ、その調整で十分では無い場合に、微調整制御回路４１０によってキャリー信号ｃａｒｒｙがアサートされる。それにより、遅延制御回路４の制御下で、粗調遅延回路２２０による粗調遅延が行われるようになっている。
【００８７】
ラッチ回路２３２は、微調遅延回路２１０の出力信号ｆｏｕｔに同期して微調制御回路４１０からのキャリー信号ｃａｒｒｙを取り込むことによりトリガ信号ｔｒｉｇを形成する。このトリガ信号ｔｒｉｇはダミー遅延回路２２１に供給される。ダミー遅延回路２２１は、上記粗調遅延回路２２における単位遅延段２２０−０〜２２０−ｎに対応する単位遅延段２２１−０〜２２１−ｎを含み、この単位遅延段２２１−０〜２２１−ｎにおいて上記トリガ信号が遅延されることで制御信号ｓｔｄ０〜ｓｔｄｎが生成される。この制御信号ｓｔｄ０〜ｓｔｄｎのタイミングに従って上記粗調遅延制御が行われることから、制御信号ＣＮＴ［ｎ：０］による制御が粗調遅延回路２２０での信号遅延に追従して行われる。このため、図２８に示される場合と同様に、制御信号ＣＮＴ［ｎ：０］のタイミングマージンが確保される。
【００８８】
図３１に示されるように、微調遅延回路２１０の桁上げ又は桁下げに対応して微調制御回路４１０によってキャリー信号ｃａｒｒｙが発生される。すなわち、粗調微調のタイミング（ｋ→Ｋ＋１）、及び制御信号ＣＮＴ［ｎ：０］のそれぞれが、微調遅延回路の出力と同期される場合には、「４９」から「５０」になるが、微調遅延回路の出力ｆｏｕｔと同期ミスの場合、「４９」から「４０」そして「５０」となり、あるいは、「４９」から「５９」そして「５０」となり、一旦、「４０」又は「５９」が出力されてしまう。しかしながら、このキャリー信号ｃａｒｒｙに基づいて制御信号ＣＮＴ［ｎ：０］の各々のタイミングを、ダミー遅延回路２２１の出力信号ｓｔｄ０〜ｓｔｄｎによって粗調遅延回路２２０での遅延時間に追従させることにより、制御信号ＣＮＴ［ｎ：０］のタイミングは、微調遅延回路２１０の出力信号ｆｏｕｔと同期がとれ、桁上げミス（あるいは桁下げミス）を防止することができる。
【００８９】
図４３には、図３０における主要部の詳細な構成例が示される。また、図５０には、図４３における主要部の詳細なレイアウトが示される。
【００９０】
単位遅延段２２０−０は、インバータＩＶ１，ＩＶ２，ＩＶ３，ＩＶ４，ＩＶ５、及びトランスファスイッチＴＭ１，ＴＭ２が結合されて成る。インバータＩＶ３，ＩＶ４はダミー負荷とされる。トランスファスイッチＴＭ１，ＴＭ２は粗調制御回路４２０からの制御信号ＣＮＴ０によって動作制御される。制御信号ＣＮＴ０がローレベルの場合、トランスファスイッチＴＭ１は非導通状態、トランスファスイッチＴＭ２は導通状態とされる。このとき、微調遅延回路２１０から伝達されたクロック信号はインバータＩＶ１を介して単位遅延段２２０−１に伝達され、単位遅延回路２２０−１から伝達されたクロック信号はインバータＩＶ２及びトランスファスイッチＴＭ２を介して後段回路へ出力される。また、制御信号ＣＮＴ０がハイレベルの場合、トランスファスイッチＴＭ１は導通状態、トランスファスイッチＴＭ２は非導通状態とされる。このとき、上記微調遅延回路２１０から伝達されたクロック信号はインバータＩＶ１及びトランスファスイッチＴＭ１を介して後段回路へ出力されるため、クロック信号の信号遅延には単位遅延段２２０−１のみが関与される。
【００９１】
単位遅延段２２０−１は、インバータＩＶ６，ＩＶ７，ＩＶ８，ＩＶ９、及びトランスファスイッチＴＭ３，ＴＭ４が結合されて成る。単位遅延段２２０−１においては、上記単位遅延段２２０−０におけるインバータＩＶ３に相当するものは設けられない。インバータＩＶ３，ＩＶ４はダミー負荷とされる。トランスファスイッチＴＭ３，ＴＭ４は粗調制御回路４２０からの制御信号ＣＮＴ１によって動作制御される。制御信号ＣＮＴ１がローレベルの場合、トランスファスイッチＴＭ３は非導通状態、トランスファスイッチＴＭ４は導通状態とされる。このとき、単位遅延段２２０−０から伝達されたクロック信号はインバータＩＶ６を介して単位遅延段２２０−２に伝達され、単位遅延回路２２０−２から伝達されたクロック信号はインバータＩＶ７及びトランスファスイッチＴＭ４を介して単位遅延段２２０−０へ伝達される。また、制御信号ＣＮＴ１がハイレベルの場合、トランスファスイッチＴＭ３は導通状態、トランスファスイッチＴＭ４は非導通状態とされる。このとき、単位遅延段２２０−０から伝達されたクロック信号はインバータＩＶ６及びトランスファスイッチＴＭ３を介して単位遅延段２２０−０へ伝達されるため、単位遅延段２２０−１，２２０−１のみが信号遅延に関与される。
【００９２】
単位遅延段２２０−２，２２０−ｎの構成は、それぞれ上記単位遅延段２２０−０，２２０−１に等しいため、それらの詳細な説明は省略する。
【００９３】
ダミー遅延回路２２１は、上記粗調遅延回路２２０に対応して構成される。例えば単位遅延段２２１−０は、上記粗調遅延回路２２０における単位遅延段２２０−０に対応するもので、インバータＩＶ１Ｄ，ＩＶ２Ｄ，ＩＶ３Ｄ，ＩＶ４Ｄ，ＩＶ５Ｄ、及びトランスファスイッチＴＭ１Ｄ，ＴＭ２Ｄが結合されて成る。単位遅延段２２１−１は、インバータＩＶ６Ｄ，ＩＶ７Ｄ，ＩＶＤ８，ＩＶＤ９、及びトランスファスイッチＴＭ３Ｄ，ＴＭ４Ｄが結合されて成る。単位遅延段２２１−０におけるインバータＩＶ３Ｄから制御信号ｔｒｉｇｎ１が粗調制御回路４２０に供給される。同様に、単位遅延段２２１−２における上記インバータＩＶ３Ｄに対応するインバータから制御信号ｔｒｉｇｎ２が粗調制御回路４２０に供給される。
【００９４】
粗調制御回路４２０は、上記粗調遅延回路２２０における単位遅延段２２０−０〜２２０−ｎに対応して配置されたレジスタ４２２−０〜４２２−ｎと、カウンタ４２１とを含んで成る。レジスタ４２２−０，４２２−１は、ダミー遅延回路２２１−０からのトリガ制御信号ｔｒｇｎに同期してカウンタ４２１の出力信号ｒｇｉｎ０，ｒｇｉｎ１を取り込む。これにより制御信号ＣＮＴ０，ＣＮＴ１が更新される。同様に、レジスタ４２２−２，４２２−ｎは、ダミー遅延回路２２１−２からのトリガ制御信号ｔｒｉｇｎ２に同期してカウンタ４２１の出力信号ｒｇｉｎ２，ｒｇｉｎｎを取り込む。これにより制御信号ＣＮＴ２，ＣＮＴｎが更新される。
【００９５】
上記粗調遅延回路２２０やダミー遅延回路２２１に含まれるインバータは、ｐチャネル型ＭＯＳトランジスタとｎチャネル型ＭＯＳトランジスタとが直列接続されて成る。ｐチャネル型ＭＯＳトランジスタはＰウェル領域（Ｐ＿ｗｅｌｌ）に形成され、ｎチャネル型ＭＯＳトランジスタはＮウェル領域（Ｎ＿ｗｅｌｌ）に形成される（図５０参照）。
【００９６】
図４４には、上記粗調制御回路４２０におけるカウンタ４２１の構成例が示される。
【００９７】
図４４に示されるようにカウンタ４２１は、上記レジスタ４２２−０〜４２２−ｎに対応して配置されたカウント部４２１−０〜４２１−ｎを含む。カウント部４２１−０〜４２１−ｎは互いに同一構成とされる。例えばカウント部４２１は、８個の２入力ナンドゲート４４１〜４４８と、インバータ４４９とが結合されて成る。制御信号ＵＰ０，／ＵＰ０（／は信号反転を意味する）が入力される毎にアップカウントが行われ、ＤＮ，／ＤＮが入力される毎にダウンカウントが行われる。
【００９８】
図３２には、上記粗調遅延回路２２０の構成例が示される。
【００９９】
図３２に示されるように、上記粗調遅延回路２２０は、複数のインバータＩＮＶと、信号経路切り換えのためのスイッチＳＷ１〜ＳＷ８を含む。このスイッチＳＷ１〜ＳＷ８は、ｐチャネル型ＭＯＳトランジスタとｎチャネル型ＭＯＳトランジスタとが並列接続されて成るトランスファスイッチとされ、粗調制御回路４２０からの制御信号ＣＮＴ［ｎ：０］によって動作制御される。単位遅延段２１１−０〜２１１−ｎは、基本的には２個のインバータとそれに対応する２個のスイッチとを含む。スイッチＳＷ１〜ＳＷ８のオンオフの切り換えにより、図３３に示されるように、互いに遅延量が異なる状態１〜５が形成される。図３３において、「＊」はオン／オフが任意であることを示している。そこで、仮に上記「＊」の部分のスイッチ状態を図３９に示されるように設定すると、Ｂ側スイッチの入力と出力の極性が反対の状態のときに、スイッチＳＷの切り換えが起こり、その場合に、図４０に示されるように出力信号ｃｆｏｕｔに、不所望な波形（グリッチ）が発生する。このグリッチの発生防止対策として、遅延段の制御を図４１に示されるように変更する。すなわち、初期にＡ側スイッチを全てオン、またＢ側スイッチを全てオフにセットしておき、遅延量を変える毎にＡ側スイッチを順次オフ状態にホールドし、Ｂ側スイッチを順次オン状態にホールドさせるようにする。この場合、図４２に示されるように、Ｂ側スイッチの入力と出力の遅延時間差Δｔｄが単位遅延１段分となる。この時間差は小さく、どのタイミングで切り換えてもグリッチは発生しない。図３２に示される構成は、いわゆる折り返し式の遅延段構成であり、互いに直列接続された複数のインバータの各ノードから選択的に出力を取り出すマルチプレック方式に比べると、配線数を低減することができるため、回路のチップ占有面積の低減を図る上で有効とされる。
【０１００】
図３４には、上記粗調遅延回路２２０の別の構成例が示される。
【０１０１】
単位遅延段２２０−０〜２２０−ｎは、２個のインバータが直列接続されて成る。単位遅延段の出力側に設けられたスイッチにより経路選択を行うことで、信号遅延に関与される単位遅延段が決定される。すなわち、Ａ列、Ｂ列、Ｃ列、ｎ列のそれぞれにスイッチが配置され、Ａ列、Ｂ列、Ｃ列、ｎ列のそれぞれにおいて１個のスイッチが導通されることで遅延時間が決定される。上記Ａ列、Ｂ列、Ｃ列、ｎ列のスイッチが、粗調制御回路４２０からの制御信号ＣＮＴ［ｎ：０］によって動作制御される。
【０１０２】
図３５には、微調遅延回路２１０の構成例が示される。
【０１０３】
上記微調遅延回路２１０は、特に制限されないが、粗調レプリカ５１〜５４、差動回路５５〜５７、及びインバータ５９，５９を含む。
【０１０４】
粗調遅延回路２２０における単位遅延段を高精度に分割した遅延を微調の単位とするため、粗調レプリカ５１〜５４が配置される。粗調レプリカ５１，５３には入力端子ｉｎからのクロック信号が入力される。粗調レプリカ５２，５４には、それぞれインバータ５８，５９を介して上記入力端子ｉｎからのクロック信号が入力される。粗調レプリカ５１，５２の出力信号は後段の差動回路５５で差動増幅され、粗調レプリカ５３，５４の出力信号は後段の差動回路５６で差動増幅される。そして、粗調レプリカ５５の出力信号ｆｏｕｔ１と、粗調レプリカ５６の出力信号ｆｏｕｔ２とが、後段の差動回路５７で差動増幅されてから出力される。上記粗調レプリカ５１〜５４での遅延量は、微調制御回路４１０からの制御信号Ｃｋｔ１〜ｃｋｔ４によって調整される。
【０１０５】
図３６には、上記粗調レプリカ５１，５２の構成例が示される。
【０１０６】
図３６に示されるように、粗調レプリカ５１は、特に制限されないが、形状ダミーａ３，ａ４、単位遅延段ａ１，ａ２、出力部３８０を含んで成る。
【０１０７】
単位遅延段ａ１は、信号遅延のためのインバータ３６１，３６２，３６３と、信号経路選択のためのトランスファスイッチ３６４，３６５とが結合されて成る。トランスファスイッチ３６４，３６５は、それぞれｐチャネル型ＭＯＳトランジスタとｎチャネル型ＭＯＳトランジスタとが並列接続されて成り、微調制御回路４１０からの制御信号ＣＫＣＮＴ１によって相補的に導通される。例えば、制御信号ＣＫＣＮＴ１がハイレベルの場合には、トランスファスイッチ３６４が導通され、インバータ３６１の出力信号がトランスファスイッチ３６４を介して形状ダミーａ３に伝達される。このとき、トランスファスイッチ３６５は非導通状態とされる。また、制御信号ＣＫＣＮＴ１がローレベルの場合には、トランスファスイッチ３６５が導通され、インバータ３６３の出力信号がトランスファスイッチ３６５を介して形状ダミーａ３に伝達される。このとき、トランスファゲート３６４は非導通状態とされる。
【０１０８】
単位遅延段ａ２は、信号遅延のためのインバータ３７１，３７２，３７３と、信号経路選択のためのトランスファスイッチ３７４，３７５とを含み、上記単位遅延段ａ１と同様に構成される。ただし、高電位側電源Ｖｄｄが供給されることにより、トランスファスイッチ３７４が導通状態に固定され、トランスファスイッチ３７５が非導通状態に固定される。これにより、インバータ３７１の出力信号がトランスファスイッチ３７４を介して単位遅延段ａ１に伝達される。
【０１０９】
形状ダミーａ４は、信号遅延のためのインバータ３８１，３８２，３８３と、信号経路選択のためのトランスファスイッチ３８４，３８５とを含み、上記単位遅延段ａ２と同様に構成される。高電位側電源Ｖｄｄが供給されることにより、トランスファスイッチ３８４が導通状態に固定され、トランスファスイッチ３８５が非導通状態に固定される。これにより、インバータ３８１の出力信号がトランスファスイッチ３８４を介して単位遅延段ａ２に伝達される。
【０１１０】
形状ダミーａ３は、信号遅延のためのインバータ３９１，３９２，３９３と、信号経路選択のためのトランスファスイッチ３９４，３９５とを含み、上記単位遅延段ａ１と同様に構成される。ただし、低電位側電源ＡＶｓｓが供給されることにより、トランスファスイッチ３９４が非導通状態に固定され、トランスファスイッチ３９５が導通状態に固定される。これにより、インバータ３９１の出力信号が単位遅延段ａ１に伝達され、インバータ３９４の出力信号がトランスファスイッチ３９５を介して出力部３８０に伝達される。出力部３８０は、ｐチャネル型ＭＯＳトランジスタ３６６，３６７とｎチャネル型ＭＯＳトランジスタ３６８とが直列接続されて成る。ｐチャネル型ＭＯＳトランジスタ３６６のソース電極は高電位側電源Ｖｄｄに結合され、ｎチャネル型ＭＯＳトランジスタ３６８のソース電極は低電位側電源Ｖｓｓに結合される。ｐチャネル型ＭＯＳトランジスタ３６６のゲート電極には所定のバイアス電圧ＶＰが供給される。上記形状ダミーａ３の出力信号は、ＭＯＳトランジスタ３６７，３６８を介して後段回路に出力される。
【０１１１】
粗調レプリカ５２は、特に制限されないが、形状ダミーｂ３，ｂ４、単位遅延段ｂ１，ｂ２、出力部３９０を含んで成る。形状ダミーｂ３，ｂ４、単位遅延段ｂ１，ｂ２は、上記粗調レプリカ５１と同様に構成されるため、それらの詳細な説明は省略する。粗調レプリカ５２における出力部３９０は、ｐチャネル型ＭＯＳトランジスタ３７６とｎチャネル型ＭＯＳトランジスタ３７７，３７８とが直列接続されて成る。ｐチャネル型ＭＯＳトランジスタ３７６のソース電極は高電位側電源Ｖｄｄに結合され、ｎチャネル型ＭＯＳトランジスタ３７８のソース電極は低電位側電源Ｖｓｓに結合される。形状ダミーｂ３の出力信号はＭＯＳトランジスタ３７６，２７７を介して後段回路に出力される。
【０１１２】
図３７には上記微調遅延回路２１０における主要部の動作波形が示される。
【０１１３】
微調遅延回路２１０の動作は、ステップ１〜３に分けられる。
【０１１４】
先ず、ステップ１〜２において、微調制御回路４１０によって制御信号ＣＫＣＮＴ２がハイレベルからローレベルに遷移されると、粗調レプリカ内の単位遅延段がｂ１からｂ２に切り替わり、ｃｋｂ１がΔｔだけ遅くなる。しかし、参照電圧であるｃｋｔ１（立ち上がり角を４５度と仮定）により差動回路５５の出力信号ｆｏｕｔは、０．５×Δｔだけ遅くなる。
【０１１５】
ステップ２〜３において、微調制御回路４１０によって制御信号ＣＫＣＮＴ１がハイレベルからローレベルに遷移されると、粗調レプリカ内の単位遅延がａ１からａ２に切り替わり、ｃｋｔがΔｔだけ遅くなる。しかし、参照電位であるｃｋｂ１（立ち上がり角を４５度と仮定）により差動回路５５の出力ｆｏｕｔ１は０．５×Δｔだけ遅くなる。
【０１１６】
このように、差動回路５５の出力信号ｆｏｕｔは粗調回路２２０における単位遅延を２分割している。従って、図３５に示される構成では、２分割されたｆｏｕｔ１と、２分割されたｆｏｕｔ２とを取り込む差動回路５７により、４分割されることになる。粗調レプリカの使用により、微調の単位遅延を温度変化やＭＯＳトランジスタ特性のばらつきを高精度に補償することができる。
【０１１７】
図３８には、上記微調遅延回路２１０の別の構成例が示される。
【０１１８】
図３８に示される微調遅延回路２１０も粗調レプリカであり、粗調の単位を４分割する例が示される。粗調の単位遅延のパスがインバータとトランスファスイッチで構成されているため（図３２参照）、図３８に示される粗調レプリカもそれに対応してインバータとトランスファスイッチを含んで成る。すなわち、インバータ４０１〜４０６，４１５〜４１８と、トランスファスイッチ４１１〜４１４とを含んで成る。インバータ４１５〜４１８は、上記トランスファスイッチ４１１〜４１４の動作制御のために設けられる。トランスファスイッチ４１１〜４１４におけるＭＯＳトランジスタのサイズ（ゲート長あるいはゲート幅）は、各々のパスの遅延時間調整がなされている。インバータ４０２，４０３，４０４，４０５は遅延調整用とされ、それを構成するＭＯＳトランジスタのサイズは、インバータ４０１を構成するＭＯＳトランジスタのサイズに等しくされる。
【０１１９】
微調制御回路４１０によりＣＫＣＮＴ１がハイレベルとされることでトランスファスイッチ４１１が導通され、インバータ４０１の出力信号がトランスファスイッチ４１１及びインバータ４０６を介して出力される。微調制御回路４１０によりＣＫＣＮＴ２がハイレベルとされることでトランスファスイッチ４１２が導通され、インバータ４０１の出力信号がトランスファスイッチ４１２及びインバータ４０６を介して出力される。微調制御回路４１０によりＣＫＣＮＴ３がハイレベルとされることでトランスファスイッチ４１３が導通され、インバータ４０１の出力信号が、インバータ４０２，４０３、トランスファスイッチ４１３及びインバータ４０６を介して出力される。微調制御回路４１０によりＣＫＣＮＴ４がハイレベルとされることでトランスファスイッチ４１４が導通され、インバータ４０１の出力信号が、インバータ４０４，４０５、トランスファスイッチ４１４及びインバータ４０６を介して出力される。
【０１２０】
図４５には、図４３に示される回路のレイアウト例が示される。
【０１２１】
ダミー遅延回路２２１は、粗調遅延回路２２０に対して、デバイスの配置ピッチが等しくされ、配置方向すなわち信号が伝播する方向が等しくされる。また、回路の動作用電源として、高電位側電源Ｖｄｄと低電位側電源Ｖｓｓを供給するための電源ラインが形成される。特に、粗調遅延２２０とダミー遅延回路２２１との間で、高電位側電源Ｖｄｄ及び低電位側電源Ｖｓｓについての形態が揃えられることによりディレイ制御誤差の低減化を図っている。ダミー遅延回路２２１のレイアウトの周期性を、粗調遅延回路２２０におけるレイアウトの周期性と一致させる。粗調制御回路４２０の１単位は、粗調遅延回路２２０の１単位より大きい。かかる場合には、粗調制御回路４２０の単位回路をチップＸ方向及びＹ方向にレイアウトし、且つ、粗調遅延回路２２０のレイアウトの周期性と一致させる。
【０１２２】
ダミー遅延回路２２１は、粗調遅延回路２２０と全く同じにレイアウトする必要はない。例えば図４７に示されるように、ダミー遅延回路２２１における単位遅延段２２１−０〜２２１−ｎの間に、レジスタ４２２−０〜４２２−ｎをレイアウトしたときのレイアウトの周期性を粗調遅延回路２２０のレイアウトの周期性と一致させるようにしても良い。
【０１２３】
図４８には可変遅延回路２別の構成例が示され、図４９にはその場合の主要部の動作タイミングが示される。
【０１２４】
ＤＬＬ回路９の出力ｆｏｕｔの位相を入力クロック信号ＣＬＫに対して、０．５サイクル（１８０度）遅らせるために、微調遅延回路２１０及び粗調遅延回路２２０に、レプリカ微調遅延段４８１及びレプリカ粗調遅延段４８２を直列接続し、このレプリカ粗調遅延段４８２の出力信号ｃｆｏｕｔをフィードバックして分周回路３３Ｂに供給しても良い。図４６にはレプリカ微調遅延段４８１及びレプリカ粗調遅延段４８２を含む場合のレイアウト例が示される。
【０１２５】
以上本発明者によってなされた発明を具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１２６】
例えば、上記の例ではクロック再生回の一例としてＤＬＬ回路に適用した場合について説明したが、本発明はそれに限定されるものではなく、ＰＬＬに適用することができる。すなわち、一般的なＰＬＬ回路では、入力クロック信号とフィードバックされたクロック信号との位相比較が行われ、その位相比較結果に応じて電圧制御発振器の発振周波数制御が行われるが、例えば図１に示されるデコーダ回路２０の出力信号に基づいて上記電圧制御発振器の入力電圧レベルの制御を行うことができる。かかる構成においても、クロック信号の位相制御に関して上記ＤＬＬ回路９の場合と同様の作用効果を得ることができる。
【０１２７】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるＳＲＡＭに適用した場合について説明したが、本発明はそれに限定されるものではなく、ＤＲＡＭ（ダイナミック型・ランダム・アクセス・メモリ）やその他の半導体集積回路に適用することができる。
【０１２８】
本発明は、少なくともクロック信号を取り扱うことを条件に適用することができる。
【０１２９】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【０１３０】
すなわち、デコーダ回路における適切な不感帯の設定によりジッタを低減することにより位相制御の精度向上を図ることができる。
【０１３１】
また、可変遅延回路での遅延時間がサイクル時間以上の場合でも遅延確定後に遅延制御が行えるため、遅延制御ミスを防止することができ、それによって位相制御の精度向上を図ることができる。
【図面の簡単な説明】
【図１】本発明にかかる半導体集積回路の一例であるＳＲＡＭに含まれるＤＬＬ回路の構成例ブロック図である。
【図２】図１における主要部の動作説明図である。
【図３】ノイズ分布を正規分布と仮定した場合の位相比較回路における判定値確率特性図である。
【図４】ノイズ分布を正規分布と仮定した場合の位相比較回路における判定値確率特性図である。
【図５】上記ＳＲＡＭに含まれるＤＬＬ回路の別の構成例ブロック図である。
【図６】図５における主要部の動作タイミング図である。
【図７】上記ＤＬＬ回路に含まれるカウンタからの出力コードと、それに対応するデコーダ回路の出力信号との関係説明図である。
【図８】上記ＤＬＬに含まれる位相比較回路での判定値出現回数に対するデコーダ出力の説明図である。
【図９】図５に示されるＤＬＬ回路の比較対象とされる回路における位相遷移の特性図である。
【図１０】図５に示されるＤＬＬ回路における位相遷移の特性図である。
【図１１】上記ＤＬＬ回路に含まれる位相比較回路の構成例回路図である。
【図１２】上記ＤＬＬ回路に含まれるカウンタ回路の出力コードと、それに対応するデコーダ回路の出力信号との関係説明図である。
【図１３】上記ＤＬＬ回路に含まれるデコーダ回路の別の構成例ブロック図である。
【図１４】図１３に示されるデコーダ回路の動作説明図である。
【図１５】上記ＤＬＬ回路の別の構成例ブロック図である。
【図１６】図１５に示されるＤＬＬ回路における主要部の動作タイミング図である。
【図１７】上記ＤＬＬ回の別の構成例ブロック図である。
【図１８】図１７に示されるＤＬＬ回路における主要部の動作タイミングである。
【図１９】上記ＤＬＬ回路の別の構成例ブロック図である。
【図２０】上記ＤＬＬ回路に含まれる位相比較回路の不感帯幅に対する位相誤差のシミュレーション結果を示す特性図である。
【図２１】上記ＤＬＬ回路におけるカウンタの出力コードに対するデコーダ回路出力の関係説明図である。
【図２２】上記ＤＬＬ回路の別の構成例ブロック図である。
【図２３】図５に示されるＤＬＬ回路の比較対象とされる回路の構成例ブロック図である。
【図２４】図２３に示されるＤＬＬ回路における主要部の動作タイミング図である。
【図２５】上記ＤＬＬ回路における可変遅延回路及び遅延制御回路の構成例ブロック図である。
【図２６】図２５に示される構成構成における主要部の動作タイミング図である。
【図２７】図２５に示される構成構成における主要部の動作タイミング図である。
【図２８】上記ＤＬＬ回路における可変遅延回路の構成例ブロック図である。
【図２９】図２８に示される構成における主要部の動作タイミング図である。
【図３０】上記可変遅延回路及び上記遅延制御回路の別の構成例ブロック図である。
【図３１】図３０に示される構成における主要部の動作タイミングの説明図である。
【図３２】上記可変遅延回路に含まれる粗調遅延回路の構成例回路図である。
【図３３】図３２に示される回路構成における主要部の動作説明図である。
【図３４】上記粗調遅延回路の別の構成例回路図である。
【図３５】図３０に示される微調遅延回路の構成例回路図である。
【図３６】図３５に示される粗調レプリカの構成例回路図である。
【図３７】上記微調遅延回路における主要部の動作説明図である。
【図３８】上記微調遅延回路の別の構成例回路図である。
【図３９】図３２に示される回路の動作説明図である。
【図４０】図３２に示される回路における主要部の動作タイミング図である。
【図４１】図３２に示される回路の別の動作説明図である。
【図４２】図３２に示される回路における主要部の別の動作タイミング図である。
【図４３】図３０における主要部の詳細な構成例回路図である。
【図４４】図４３における主要部の構成例回路図である。
【図４５】図４３に示される回路における主要部のレイアウト説明図である。
【図４６】図４８に示される構成を採用する場合の主要部のレイアウト説明図である。
【図４７】図４３に示される回路における主要部の別のレイアウト説明図である。
【図４８】上記ＤＬＬ回路の別の構成例回路図である。
【図４９】図４８における主要部の動作タイミング図である。
【図５０】図４３における主要部の詳細なレイアウト説明図である。
【符号の説明】
１  クロック入力バッファ
２  可変遅延回路
３  位相比較回路
４  遅延制御回路
５  クロック分配バッファ
６  ダミー回路
７  入力バッファ
８  データ入力レジスタ
９  ＤＬＬ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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