(57)【要約】【課題】高集積化と高速化を実現したＤＲＡＭを備えた半導体集積回路装置を提供する。【解決手段】半導体集積回路装置に搭載されるメモリ回路として、ワードドライバで形成された選択信号を第１ワード線と、上記第１ワード線と並行に上記第１ワード線の遠端側まで延長された第１配線手段を介して上記第１ワード線の延長方向に延長される第２ワード線に供給し、上記第１ワード線又は第２ワード線と直交する方向に延長され、選択スイッチを介してセンスアンプの入出力ノードに接続される一対の第１ビット線対と、上記第１ビット線対と並行に上記第１ビット線の遠端側まで延長された第２配線手段と選択スイッチを介して上記第１ビット線対の延長方向に延長される第２ビット線対を設けてこれらの対応する交差部にメモリセルを設ける。【選択図】      図６
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【特許請求の範囲】
【請求項１】
ワードドライバで形成された選択信号を受ける第１ワード線と、
上記ワードドライバで形成された選択信号を受け、上記第１ワード線と並行に上記ワードドライバに対する遠端側まで延長された第１配線手段と、
上記第１配線手段の上記遠端側で接続され、上記第１ワード線の延長方向に延長される第２ワード線と、
上記第１ワード線又は第２ワード線と直交する方向に延長され、選択スイッチを介してセンスアンプの入出力ノードに接続される一対の第１ビット線対と、
上記センスアンプの入出力ノードに一端が接続され、上記第１ビット線対と並行に上記センスアンプの遠端側まで延長された第２配線手段と、
上記第１配線手段の上記ワード線ドライバに対する遠端側と選択スイッチを介して接続され、上記第１ビット線対の延長方向に延長される第２ビット線対と、
上記第１ワード線又は第２ワード線の一方と、上記第１ビット線対又は第２ビット線対のうちのいずれか一方との交差部に設けられたメモリセルとを備えてなるメモリ回路を含むことを特徴とする半導体集積回路装置。
【請求項２】
請求項１において、
上記ワードドライバは、メインワード線と、メインワード線に割り当てられた複数のワード線のうちの１つを選択する選択信号を受けて上記ワード線選択信号を形成し、
上記選択スイッチは、センスアンプとビット線対とを接続するシェアードスイッチＭＯＳＦＥＴであり、
上記第１、第２ワード線と上記第１、第２ビット線対により１つのサブアレイを構成し、
上記ワード線の延長方向及びビット線対の延長方向に複数のサブアレイが設けられて１つのメモリアレイが構成される階層ワード線及び階層ビット線対のメモリ回路とされることを特徴とする半導体集積回路装置。
【請求項３】
請求項２において、
上記ワード線は、ＦＧ層からなり、
上記ビット線は、ＢＬ層からなり、
上記第１配線層は、上記ＢＬ層上に配置されたＭ１層からなり、
上記第２配線層は、上記Ｍ１層上に配置されたＭ２層からなることを特徴とする半導体集積回路装置。
【請求項４】
請求項３において、
上記第１ワード線に接続される上記メモリセルの数と、上記第２ワード線に接続されるメモリセルの数は等しく設定され、
上記第１ビット線対に接続されるメモリセルの数と、上記第２ビット線対に接続されるメモリセルの数とは同じ数に設定され、
上記ワード線ドライバの１つは、上記第１ワード線及び第２ワード線に対して上記サブアレイの一端側に配置され、
上記第１ワード線及び第２ワード線に隣接する他の第１及び第２ワード線に対応して設けられる上記ワード線ドライバの他の１つは、上記サブアレイの他端側に配置され、
上記センスアンプの１つは、上記第１ビット線対及び第２ビット線対に対して上記サブアレイの一端側に配置され、
上記第１ビット線対及び第２ビット線対に隣接する他の第１及び第２ビット線対に対応して設けられる上記センスアンプの他の１つは、上記サブアレイの他端側に配置されてなることを特徴とする半導体集積回路装置。
【請求項５】
請求項４において、
上記ワード線ドライバは、それを中心にして両側のサブアレイのワード線の選択に用いられ、
上記センスアンプは、それを中心にして両側のサブアレイの第１ビット線対又は第２ビット線対のいずれか１つの増幅動作に用いられることを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体集積回路装置に関し、例えばダイナミック型ＲＡＭ（ランダム・アクセス・メモリ）のようなメモリ回路を搭載した半導体集積回路装置に利用して有効な技術に関するものである。
【０００２】
【従来の技術】
サブアレイ内に設けられている各高抵抗配線が、サブアレイのほぼ中央部で物理的かつ電気的に左右に分離され、その分離された高抵抗配線のうち、ワード線ドライバに対して近いものは上記ドライバの近隣で抵抗配線に接続され、遠いものは上記サブアレイの中心部（接続領域）において低抵抗配線に結合されるＤＲＡＭが特開平０９−０１７９７４号公報に記載され、２つの孫アレイの中間の境界部でゲート配線（サブワード線）を分断し、分断されたサブワード線のうち、該ワード線を駆動するサブロウデコーダに近いものは、サブロウデコーダとサブアレイの境界部分において第１配線層（Ａｌ配線層）とコンタクトをとり、遠いものは孫アレイの境界部において第１の配線層とコンタクトをとるようにしたＤＲＡＭが特開平０８−３４００８９号公報に記載されている。
【０００３】
【特許文献１】
特開平０９−０１７９７４号公報
【特許文献２】
特開平０８−３４００８９号公報
【０００４】
【発明が解決しようとする課題】
大規模ＤＲＡＭ混載ＬＳＩのような高速動作が要求されるものは、ＤＲＡＭの高速化が急務になっている。ＤＲＡＭの特徴を生かすためには高集積化は必須である。しかしながら、高速化のために１つのワード線及びビット線に接続されるメモリセルの数を減らすと上記高集積化が犠牲になってしまう。このように、ＤＲＡＭでは高速化と高集積化とは互いにトレードオフの関係にある。
【０００５】
この発明の目的は、高集積化と高速化を実現したＤＲＡＭを備えた半導体集積回路装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【０００６】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。半導体集積回路装置に搭載されるメモリ回路として、ワードドライバで形成された選択信号を第１ワード線と、上記第１ワード線と並行に上記第１ワード線の遠端側まで延長された第１配線手段を介して上記第１ワード線の延長方向に延長される第２ワード線に供給し、上記第１ワード線又は第２ワード線と直交する方向に延長され、選択スイッチを介してセンスアンプの入出力ノードに接続される一対の第１ビット線対と、上記第１ビット線対と並行に上記第１ビット線の遠端側まで延長された第２配線手段と選択スイッチを介して上記第１ビット線対の延長方向に延長される第２ビット線対を設け、上記第１ワード線又は第２ワード線の一方と、上記第１ビット線対又は第２ビット線対のうちのいずれか一方との交差部にメモリセルを設ける。
【０００７】
【発明の実施の形態】
図１には、この発明に係る論理混載メモリ集積回路（半導体集積回路装置）の一実施例の基板配置図が示されている。この実施例の半導体集積回路装置は、公知の半導体技術により、１個の半導体基板上において形成される。特に制限されないが、この実施例の半導体集積回路装置は、コンピュータシステムの所定のボードに搭載されて例えばそのキャッシュメモリを構成する。
【０００８】
図１において、本実施例の論理混載メモリ集積回路は、特に制限されないが、半導体基板ＣＨＩＰの上辺側に配置される４個の回路ブロックつまりＤＲＡＭマクロセルＤＲＡＭ０〜ＤＲＡＭ３と、下辺側に配置される４個の回路ブロックつまりＤＲＡＭマクロセルＤＲＡＭ４〜ＤＲＡＭ７からなる合計８個のメモリバンクを備える。メモリバンク（ＤＲＡＭマクロセル）のそれぞれは、後述するようにそれぞれが独立してメモリアクセスができるようにアドレスバッファ（ラッチ）を備える。
【０００９】
論理混載メモリ集積回路は、さらに、各ＤＲＡＭマクロセルの内側にそれぞれ配置される８個のＳＲＡＭマクロセルＳＲＡＭ０〜ＳＲＡＭ７と、半導体基板ＣＨＩＰの中央部に配置されるもう１個のＳＲＡＭマクロセルＳＲＡＭ８とを備える。ＳＲＡＭマクロセルＳＲＡＭ０〜ＳＲＡＭ３ならびにＳＲＡＭ４〜ＳＲＡＭ７の内側には、半導体基板ＣＨＩＰの横の中心線に沿って、多数の入出力セルＩＯＣが列状に配置され、これらの入出力セルＩＯＣ及びＳＲＡＭマクロセルの間には、図示されない多数のゲートアレイとチップ端子に対応するパッドＰＡＤとを含む論理部ＬＣが配置される。論理部ＬＣのゲートアレイは、ユーザ仕様に基づいて組み合わされ、所定の論理回路を構成する。また、パッドＰＡＤは、パッケージに形成された配線層を介して対応するバンプに結合される。
【００１０】
上記入出力セルＩＯＣを介した上記ＤＲＡＭマクロセルＤＲＡＭ０〜ＤＲＡＭ７に対するデータの入出力、つまり上記ＤＲＡＭマクロセルＤＲＡＭ０〜ＤＲＡＭ７に対する書き込みと読み出しは、上記ＳＲＡＭマクロセルを介して行われる。このようなＳＲＡＭマクロセルを介在させてバッファとして使用することにより、高速なデータの書き込みと読み出しが可能にされる。データの記憶にＤＲＡＭマクロセルを用いることにより、大きな記憶容量を実現することができる。
【００１１】
外部からは直接にはＳＲＡＭ８に対して行われる。ＳＲＡＭ８に対してミスヒットのときには、ＳＲＡＭ０〜７のいずれかにアクセスし、更にミスヒットのときにはＤＲＡＭ０〜７のいずれかにアクセスする。つまり、ＳＲＡＭ８が一時キャッシュとして動作し、ＳＲＡＭ０〜７が二次キャッシュとして動作し、ＤＲＡＭ０〜７が３次キャッシュとして動作する。これらのヒット／ミスヒットの判定等を行う制御動作は、キャッシュコントロール回路を構成する論理回路ＬＣにより行われる。
【００１２】
図２には、上記ＤＲＡＭマクロセル（メモリバンク）の一実施例のブロック図が示されている。各メモリバンクは、Ｘ，Ｙアドレスバッファ又はアドレスラッチを備える。これにより、１つのメモリバンクに対してアドレスを供給し、そのメモリ動作とは無関係に異なるメモリバンクに対して引き続きアドレスを供給することができる。つまり、ＤＲＡＭではアドレスを入力してからデータが取り出すまでに時間がかかるので、複数のメモリバンクに対してパイプライン的にメモリアクセスを行うようにすることにより、個々のメモリバンクでの読み出し動作に費やされる時間をみかけ上ゼロにすることができる。
【００１３】
この実施例では、特に制限されないが、メモリバンクは複数のセルアレイから構成される。セルアレイは、ワード線方向及びビット線方向のそれぞれに複数個が設けられる。特に制限されないが、セルアレイは、セルアレイの左右（ワード線延長方向）に設けられた１２８本のサブワードドライバ（ＤＶ）により全体で２５６本のサブワード線の選択が行われる。上記２５６本のサブワード線と２５６対のビット線の交差部にダイナミック型メモリセルが配置され、上下（ビット線延長方向）に設けられた１２８個ずつのセンスアンプにより増幅される。センスアンプはシェアードセンスアンプ方式とされ、隣接するメモリアレイに共通に用いられる。同様に、サブワードＤＶも隣接するメモリアレイのサブワード線の選択に共用される。
【００１４】
特に制限されないが、上記正規のセルアレイと同様な冗長アレイが設けられる。この冗長アレイは、前記のような２５６本の冗長ワード線、２５６対の冗長ビット線を備えることとなる。このようなＸ，Ｙ冗長に加えて、正規のサブアレイには、特に制限されないが、冗長ビット線を備える。それ故、ビット線不良は、個々の正規セルアレイ内で救済することも可能とされる。
【００１５】
Ｘアドレスバッファに取り込まれたＸアドレスは、一方でＸプリデコーダ回路によりデコードされ、それと並行して上記ＸアドレスがＸ系ＦＵＳＥ（ヒューズ）に記憶された不良アドレスとアドレス比較回路で比較される。Ｘプリデコーダの出力信号は、正規用マットのＸデコーダと冗長マット用のＸデコーダに供給される。Ｙアドレスバッファに取り込まれたＹアドレスは、Ｙ系ＦＵＳＥ（ヒューズ）に記憶させれた不良アドレスとアドレス比較回路で比較され、前記Ｘ系の不良アドレスの一致情報とにより、正規マットを使うか冗長マットを使うかの判定が行われる。この判定結果により、正規マットでの救済か冗長マットでの救済かに対応したＸデコーダ回路及びＹデコーダ回路の動作が行われる。
【００１６】
図３には、図２のセルアレイの一実施例のブロック図が示されている。同図は、ワード線の配置図が示されている。上記メインワードドライバＭＷＤは、それに対応した１つのメモリバンクを構成するメモリセルアレイを貫通するように延長されるメインワード線の選択信号を形成する。セルアレイは、センスアンプＳＡ、サブワードドライバＳＷＤに囲まれて形成される。１つのセルアレイ（サブアレイ）は、特に制限されないが、サブワード線が２５６本とされ、それと直交する相補ビット線対は、２５６本対とされる。
【００１７】
１つのメインワード線に対して８本のワード線（サブワード線）が８本割り当てられる。上記のようにセルアレイには、２５６本のワード線が設けられるから、２５６÷８＝３２本のようになメインワード線ＭＷＬが設けられる。メインワードドライバには、ＡＸ３０〜ＡＸ３７からなる８ビットのプリデコード信号と、ＡＸ６０〜ＡＸ６４からなる４ビットのプリデコード信号が供給され、その組み合わせにより上記３２本のメインワード線の中の１本がメインワードドライバＭＷＤによって選択される。上記１つのメインワード線に対して８本ずつ割り当てられたワード線の中の１本を選択するワード線選択信号ＦＸ０〜ＦＸ７が設けられる。上記ワード線選択信号ＦＸ０〜ＦＸ７を形成するために３ビットのＸアドレス信号又はそのデコード信号が用いられる。
【００１８】
サブワードドライバＳＷＤは、上記メインワード線の選択信号と、ワード線選択信号とを受けて１本のワード線（サブワード線）を選択する。上記のようにセルアレイには２５６本のワード線が設けられ、それに対応した２５６個のサブワードドライバは、１２８個ずつ両側に分散して配置される。上記ワード線選択信号もＦＸ０〜３と、ＦＸ４〜７のように２つに分けられて入力される。１つのメインワード線に対応して設けられる８個のサブワードドライバは、０〜３の４個が一方に配置されて、上記選択信号ＦＸ０〜３が供給され、残りの４〜７の４個は他方に配置されて、上記選択信号ＦＸ４〜７が供給される。
【００１９】
この実施例においては、セルアレイに設けられるワード線がセルアレイの中央部で切断さているように示されている。このことは、電気的にワード線がセルアレイの中央部で切断されていることを示すものではない。後述するように高速化と高集積化のために、メモリセルが接続されるワード線（ＦＧ層）が中央部で切断されていることを強調するために、簡略化して示したものにすぎない。
【００２０】
図４には、図２のセルアレイの一実施例のブロック図が示されている。同図は、ビット線対の配置図が示されている。ビット線対は、２４６対からなるが、その半分の１２８対に対応してセンスアンプＳＡがセルアレイの両側に分散して配置される。また、６４Ｉ／Ｏがビット線方向に延長される。太い線で示された１つのＩ／Ｏは、４対の信号線からなり、４対のビット線の信号を伝達する。カラム選択信号ＹＳ０〜１５は、４つのＩ／Ｏ線を選択する。つまり、一方のセンスアンプＳＡから２つのＩ／Ｏ線を選択し、他方のセンスアンプＳＡから２つのＩ／Ｏ線を選択する。１つのＩ／Ｏ線が４対の信号線からなるので、全体で１６ビットの信号の入出力が可能となる。信号ＣＡＹ（０）〜（１５）は、上記カラム選択信号ＹＳ０〜１５を形成するデコード信号である。
【００２１】
同図では、図面が複雑になるので、省略されているが、高速化と高集積化の実現のために、ビット線ＢＬもセルアレイの中間部で分断されている。ワード線と異なるのは、シェアードスイッチ（又はＢＬスイッチ）を設けることにより、電気的にも分断できるようにされている。
【００２２】
図５には、図３のセルアレイの一実施例の回路図が示されている。メインワード線ＭＷＬ０と１には、前記のように８個ずつの合計１６個のサブワードドライバが設けられるが、同図にはＦＸ０，１及びＦＸ４，５にそれぞれ対応した４個ずつ合計８個のサブワードドライバが例示的に示されている。このうち、メインワード線ＭＷＬ０と１及びＦＸ０に対応した２つのサブワードドライバを例にして説明すると、ＭＯＳＦＥＴＱ３０〜Ｑ３４から構成される。同図において、ゲート部に反転を意味する○を付加したのはＰチャネルＭＯＳＦＥＴの意味であり、かかる記号によってＮチャネルＭＯＳＦＥＴと区別される。
【００２３】
ＰチャネルＭＯＳＦＥＴＱ３０とＮチャネルＭＯＳＦＥＴＱ３１は、ＣＭＯＳインバータ回路を構成し、ＭＯＳＦＥＴＱ３０とＱ３１のゲートは、メインワード線ＭＷＬ０に接続される。同様に、ＰチャネルＭＯＳＦＥＴＱ３２とＮチャネルＭＯＳＦＥＴＱ３３は、ＣＭＯＳインバータ回路を構成し、ＭＯＳＦＥＴＱ３２とＱ３３のゲートには、メインワード線ＭＷＬ１に接続される。上記２つのサブワードドライバのＰチャネルＭＯＳＦＥＴＱ３０とＱ３２のドレイン、つまりはＣＭＯＳインバータ回路の動作電圧端子には、ワード線選択信号ＦＸＴ０が共通に供給される。
【００２４】
上記２つのサブワードドライバの出力端子の間には、ＮチャネルＭＯＳＦＥＴＱ３４が設けられ、そのゲートにはワード線選択信号ＦＸＢ０が供給される。以下、同様にメインワード線ＭＷＬ０と１を共通にして、ワード線選択信号ＦＸＴ１、ＦＸ４，ＦＸ５のそれぞれに対して、上記同様なサブワードドライバが３組（合計６個）設けられる。ワード線選択信号ＦＸ２，３及びＦＸ６，７に対応した残り８個のサブワードドライバは省略されている。
【００２５】
ＭＯＳＦＥＴＱ３０とＱ３１で構成されたサブワードドライバの出力端子は、ＦＧ層からなる第１サブワード線ＳＷＬ１の一端に接続される。この上記第１サブワード線ＳＷＬ１の他端は、セルアレイの中間部まで延びて終端している。それ故、前記のようにセルアレイには２５６対のビット線ＢＬが設けられるものであるが、上記第１サブワード線ＳＷＬ１は、そのうちの半分の１２８対のビット線と交差するように配置される。したがって、上記第１サブワード線ＳＷＬ１には１２８個のメモリセルが接続されることになる。
【００２６】
上記サブワードドライバの出力端子は、上記第１サブワード線ＳＷＬ１に並行に延長されＭ１配線の一端に接続される。このＭ１配線の他端は、上記第１サブワード線ＳＷＬ１の延長方向に延長される第２サブワード線ＳＷＬ２の一端に接続される。この第２サブワード線ＳＷＬ２は、前記第１サブワード線ＳＷＬ１と同様にＦＧ層から構成され、上記セルアレイの中間部から上記サブワードドライバの反対側のセルアレイ端部まで延びて、残り半分の１２８対のビット線と交差するように配置される。したがって、上記第２サブワード線ＳＷＬ２にも１２８個のメモリセルが接続されることになる。
【００２７】
上記第１サブワード線ＳＷＬ１と第２サブワード線ＳＷＬ２とは、Ｍ１配線を介して相互に接続されているので、１つのサブワードドライバにより、２５６個のメモリセルを選択状態にすることができる。しかしながら、Ｍ１配線はＦＧ層からなるサブワード線ＳＷＬ１に比べて低抵抗値とすることができるから、サブワードドライバに十分な電流駆動能力を持たせることにより、サブワード線ＳＷＬ１の遠端部のメモリセルと、サブワード線ＳＷＬ２の遠端部のメモリセルとの選択遅延時間をほぼ等しくすることができる。
【００２８】
言い換えるならばＦＧ層からなるサブワード線に２５６個のメモリセルを接続した場合の遠端部のメモリセルの選択に費やされる遅延時間に比べ、上記のように１２８個のメモリセルが接続された２つのサブワード線ＳＷＬ１とＳＷＬ２に分割させることにより、サブワードドライバの出力インピーダンスを無視すれば、それぞれの遠端部のメモリセルの選択に費やされる遅延時間を半分にすることができる。
【００２９】
サブワード線に接続されるメモリセルの数を１２８のように少なくすれば、上記同様にメモリセルの選択時間を速くできる。しかしながら、セルアレイの分割数が増加し、ワード線方向においてはサブワードドライバが設けられる数が２倍にも増加してしまう。このため、メモリセルアレイ全体の面積が増大してしまう。この実施例では、ＦＧ層からなるサブワード線をセルアレイの中間部で切断し、サブワードドライバから遠い方に配置されるサブワード線ＳＷＬ２に対しては、サブワードドライバに近く配置されるサブワード線ＳＷＬ１と並行に配置される低抵抗のＭ１配線により上記サブワードドライバの選択信号を伝えるようにすることにより、等価的には前記のようにサブワード線に接続されるメモリセルの数を半分にすることができるので高集積化が図られる。
【００３０】
サブワード線ＳＷＬ１とＳＷＬ２の選択動作は、次の通りである。メインワード線ＭＷＬ０がロウレベルの選択状態にされ、ワード線選択信号ＦＸＴ０がハイレベルの選択状態のときには、ＰチャネルＭＯＳＦＥＴＱ３０がオン状態となり、上記ワード線選択信号ＦＸＴ０のハイレベルをサブワード線ＳＷＬ１、ＳＷＬ２に伝える。非選択のメインワード線ＭＷＬ１に対応したサブワードドライバでは、ＮチャネルＭＯＳＦＥＴＱ３３がオン状態となり、サブワード線をロウレベルの非選択レベルにする。このとき、ＦＸＢ０のロウレベルによりＭＯＳＦＥＴＱ３４はオフ状態になっている。上記ワード線選択信号ＦＸＴ０がハイレベルの選択状態であり、メインワード線ＭＷＬ０が非選択のハイレベルで、メインワード線ＭＷＬ１が選択のロウレベルのときは、上記隣接するサブワード線が選択される。
【００３１】
メインワード線ＭＷＬ０がロウレベルの選択状態にされ、ワード線選択信号ＦＸＴ０がロウレベルの非選択状態のときには、ＰチャネルＭＯＳＦＥＴＱ３０がオン状態となるが、上記ワード線選択信号ＦＸＴ０にはＰチャネルＭＯＳＦＥＴＱ３０のしきい値電圧が残り、接地電位のようなロウレベルにすることができない。このときには、ＦＸＢ０のハイレベルによりＭＯＳＦＥＴＱ３４がオン状態となっており、上記非選択のメインワード線ＭＷＬ１に対応したサブワードドライバのＮチャネルＭＯＳＦＥＴＱ３３のオン状態で形成されたロウレベルが、上記サブワード線ＳＷＬ１とＳＷＬ２に伝えられる。このときには、ワード線選択信号ＦＸ１（ＦＸＴ１，ＦＸＢ１）ないしＦＸ７（ＦＸＴ７，ＦＸＢ７）のいずれかで他のサブワード線が選択状態にされる。
【００３２】
図６には、図４のセルアレイの一実施例の回路図が示されている。同図においては、代表として２つのセンスアンプとそれに関連したビット線対及びプリチャージ回路、読み出し系回路及び書き込み系回路等が代表として例示的に示されている。この実施例では、メモリセルアレイが２つのメモリマットＭＡＴ０，ＭＡＴ１に分割される。メモリマットＭＡＴ０に例示的に示されているように、ダイナミック型メモリセル（Ｍｅｍｏｒｙ  Ｃｅｌｌ）    は、アドレス選択用ＭＯＳＦＥＴＱｍと記憶用キャパシタＣｓから構成される。アドレス選択用ＭＯＳＦＥＴＱｍのゲートは、前記のようなサブワード線ＳＷＬ０に接続され、このＭＯＳＦＥＴＱｍの一方のソース，ドレインがビット線対のうちのビット線ＢＬＢ０に接続される。他方のソース，ドレインが情報記憶キャパシタＣｓのストレージノードと接続される。情報記憶用キャパシタＣｓの他方の電極は共通化されてプレート電圧が与えられる。
【００３３】
上記のようにメモリセルアレイが２つのメモリマットＭＡＴ０とＭＡＴ１に分割され、それぞれにビット線ＢＬＢ０とＢＬＴ０とＢＬＢ１，ＢＬＴ１が、同図に示すように平行に配置される。センスアンプに近く配置されたメモリマットＭＡＴ０の相補ビット線ＢＬＢ０とＢＬＴ０は、シェアードスイッチ（又はＢＬスイッチ）ＭＯＳＦＥＴＱ１とＱ２によりセンスアンプの入出力ノードＢＬＢ−ＳＡ，ＢＬＴ−ＳＡと接続される。センスアンプに遠く配置されたメモリマットＭＡＴ１の相補ビット線ＢＬＢ１とＢＬＴ１に設けられたシェアードスイッチ（又はＢＬスイッチ）ＭＯＳＦＥＴＱ３とＱ４は、上記相補ビット線ＢＬＢ０とＢＬＴ０と並行に延長されるＭ２配線を介してセンスアンプの入出力ノードＢＬＢ−ＳＡ，ＢＬＴ−ＳＡと接続される。つまり、メモリセルアレイにおいて、ビット線方向の中央部に設けられた上記ＢＬスイッチ部により２つのメモリマットＭＡＴ０とＭＡＴ１に分割される。
【００３４】
センスアンプを構成する単位回路は、ゲートとドレインとが交差接続されてラッチ形態にされたＮチャンネル型ＭＯＳＦＥＴＱ５，Ｑ６及びＰチャンネル型ＭＯＳＦＥＴＱ７，Ｑ８からなるＣＭＯＳラッチ回路により構成される。Ｎチャンネル型ＭＯＳＦＥＴＱ５とＱ６のソースは、センスアンプ活性化ＭＯＳＦＥＴＱ１が設けられて接地電位が与えられる。Ｐチャンネル型ＭＯＳＦＥＴＱ７とＱ８のソースは、センスアンプ活性化ＭＯＳＦＥＴＱ２が設けられて動作電圧が与えられる。
【００３５】
上記センスアンプ活性化ＭＯＳＦＥＴＱ２のゲートにはセンスアンプ活性化信号ＳＡＥＢが供給されて、上記信号ＳＡＥＰのロウレベルに同期してオン状態にされ、動作電圧を上記ＰチャネルＭＯＳＦＥＴＱ７，Ｑ８のソースに与える。上記センスアンプ活性化ＭＯＳＦＥＴＱ１のゲートにはセンスアンプ活性化信号ＳＡＥＴが供給され、上記信号ＳＡＥＴのハイレベルに同期してオン状態にされ、回路の接地電位をＮチャネルＭＯＳＦＥＴＱ５，Ｑ６のソースに与える。
【００３６】
上記Ｎチャンネル型ＭＯＳＦＥＴＱ５とＱ６のソースを、他のセンスアンプの同様なＭＯＳＦＥＴのソースと共通に接続して、複数のセンスアンプに共通に上記センスアンプ活性化ＭＯＳＦＥＴＱ１を設けて接地電位を供給し、Ｐチャンネル型ＭＯＳＦＥＴＱ７とＱ８のソースを、他のセンスアンプの同様なＭＯＳＦＥＴのソースと共通に接続して、複数のセンスアンプに共通に上記センスアンプ活性化ＭＯＳＦＥＴＱ２を設けられて動作電圧が与えるようにしてもよい。
【００３７】
上記センスアンプの入出力ノードＢＬＢ−ＳＡとＢＬＴ─ＳＡは、読み出し系回路を構成するダイレクトセンス回路と、書き込み系回路を構成するライトアンプ回路とが設けられる。上記ダイレクトセンス回路は、ＮチャネルＭＯＳＦＥＴＱ１３〜Ｑ１６により構成される。上記ライトアンプ回路は、ＮチャネルＭＯＳＦＥＴＱ１７〜Ｑ２０により構成される。
【００３８】
上記ダイレクトセンス回路は、上記センスアンプの入出力ノードＢＬＢ−ＳＡとＢＬＴ─ＳＡにゲートが接続された増幅ＭＯＳＦＥＴＱ１４、Ｑ１６と、ゲートにカラム選択線ＹＳＴ０＜０＞に接続されたＭＯＳＦＥＴＱ１３とＱ１４がそれぞれ直列に接続される。増幅ＭＯＳＦＥＴＱ１４のドレインは、相補の読み出し用信号線ＲＩＯＢ１に接続され、増幅ＭＯＳＦＥＴＱ１６のドレインは、読み出し用信号線ＲＩＯＴ１に接続される。ＭＯＳＦＥＴＱ１３とＱ１５のソースには回路の接地電位が供給される。
【００３９】
上記ライトアンプ回路は、上記センスアンプの入出力ノードＢＬＢ−ＳＡとＢＬＴ─ＳＡと相補の書き込み用信号線ＷＩＯＢ１とＷＩＯＴ１との間に設けられた、ＭＯＳＦＥＴＱ１７、Ｑ１８及びＭＯＳＦＥＴＱ１９とＱ２０の直列回路により構成される。カラムスイッチとしてのＭＯＳＦＥＴＱ１８とＱ２０のゲートは、上記カラム選択線ＹＳＴ０に接続される。ＭＯＳＦＥＴＱ１７とＱ１９のゲートには、動作タイミング信号線ＷＳＴ０＜０＞に接続される。
【００４０】
この実施例のセンスアンプは、上記入出力ノードＢＬＢ−ＳＡとＢＬＴ−ＳＡに対して、左右のメモリセルアレイのそれぞれ二対のずつの相補ビット線が設けられるという、いわゆるシェアードセンスアンプとされる。つまり、同図に例示的に示されている一方のメモリセルアレイにおいて、上記入出力ノードＢＬＢ−ＳＡとＢＬＴ−ＳＡに対してシェアードスイッチＭＯＳＦＥＴＱ１とＱ２を介して近い方のビット線ＢＬＢ０とＢＬＴ０に接続され、上記Ｍ２配線及びシェアードスイッチＭＯＳＦＥＴＱ３とＱ４を介して遠い方のビット線ＢＬＢ１，ＢＬＴ１に接続される。
【００４１】
この実施例では、かかるシェアードスイッチＭＯＳＦＥＴＱ１とＱ２及びＱ３とＱ４のゲートには、選択信号ＳＨＲＬＢ０とＳＨＲＬＢ１が印加され、かかる選択信号ＳＨＲＬＢ０とＳＨＲＬＢ１の選択レベルをサブワード線ＳＷＬ等の選択レベルと同じく昇圧電圧のようなハイレベルにする。なお、センスアンプの他方にも同様なメモリセルアレイが設けられる。また、メモリセルアレイのビット線方向の両側にセンスアンプが配置されおり、上記ビット線ＢＬＢ０，ＢＬＴ０及びＢＬＢ１，ＢＬＴ１に隣接するビット線は、メモリマットＭＡＴ１に隣接する図示しないセンスアンプと接続される。
【００４２】
上記一方の相補ビット線ＢＬＢ０，ＢＬＴ０には、図示しないハーフプリチャージ電圧を供給するスイッチＭＯＳＦＥＴＱ１２とＱ１３と、ＢＬＢ０，ＢＬＴ０を短絡するＭＯＳＦＥＴＱ１１かなるプリチャージ回路が設けられる。これらのＭＯＳＦＥＴＱ１１〜Ｑ１３のゲートは、共通にプリチャージ信号ＢＬＥＱＬＴが供給される。上記他方の相補ビット線ＢＬＢ１，ＢＬＴ１にも、図示しないハーフプリチャージ電圧を供給するスイッチＭＯＳＦＥＴＱ２２とＱ２３と、ＢＬＢ１，ＢＬＴ１を短絡するＭＯＳＦＥＴＱ２１かなるプリチャージ回路が設けられる。これらのＭＯＳＦＥＴＱ２１〜Ｑ２３のゲートは、共通にプリチャージ信号ＢＬＥＱＬＴが供給される。
【００４３】
メモリセルアレイのＭＡＴ０が選択されたときには、信号ＳＨＲＬＢ０によりＭＯＳＦＥＴＱ１とＱ２がオン状態を維持し、信号ＳＨＲＬＢ１がロウレベルにされてメモリマットＭＡＴ１のビット線ＢＬＢ１，ＢＬＴ１の切り離しが行われる。他方のメモリセルアレイのビット線も同様に切り離される。上記メモリマットＭＡＴ１が選択されたときには、信号ＳＨＲＬＢ１によりＭＯＳＦＥＴＱ３とＱ４がオン状態を維持し、信号ＳＨＲＬＢ０がロウレベルにされてメモリマットＭＡＴ０のビット線ＢＬＢ０，ＢＬＴ１の切り離しが行われる。メモリアクセスが終了したプリチャージ期間では、上記信号ＳＨＲＬＢ０、ＳＨＲＬＢ１及び他方のメモリセルアレイに対応した信号も共にハイレベルになっている。このプリチャージ期間では、前記信号ＢＬＥＱＬＴによりビット線のプリチャージが行われる。
【００４４】
この実施例では、センスアンプの増幅時に接続されるビット線は、上記のような選択動作によって選択されたメモリセルアレイにおいて、ビット線ＢＬＢ０，ＢＬＴ０又はＢＬＢ１，ＢＬＴ１のいずれか一方のみとなる。この結果、選択ビット線に接続されるメモリセルの数を１２８個のように半分にすることができる。このため、ビット線の寄生容量が減少してメモリセルの記憶キャパシタＣｓとの容量比を小さくできる。言い換えるならば、記憶キャパシタＣｓの情報電荷に対応したビット線のプリチャージ電位に対する変化量を大きくすることができる。これにより、センスアンプに入力される信号量が増大し、センスアンプの高速化及び消費電力を低減させることができる。
【００４５】
ビット線に接続されるメモリセルの数を１２８のように少なくすれば、上記同様にセンスアンプの高速化及び低消費電力化を図ることができる。しかしながら、セルアレイの分割数が増加し、ビット線方向においてはセンスアンプが設けられる数が２倍にも増加してしまう。このため、メモリセルアレイ全体の面積が増大してしまう。この実施例では、ＢＬ層からなるビット線をセルアレイの中間部で切断し、センスアンプから遠い方に配置されるビット線に対しては、センスアンプに近く配置されるビット線と並行に配置される低抵抗のＭ２配線により上記センスアンプと接続することにより、前記のようにセンスアンプに接続されるメモリセルの数を半分にすることができるので高集積化が図られる。
【００４６】
図７には、この発明に係るメモリセルアレイの一実施例のレイアウト図が示されている。メモリセルアレイは、ビット線方向の両側にセンスアンプＳＡが設けられ、ワード線方向の両側にはサブワードドライバＳＷＤが設けられる。このようにセンスアンプＳＡとサブワードドライバＳＷＤに囲まれてメモリセルアレイが構成される。メモリセルアレイは、ビット線方向の中間部で前記図６のようにメモリマットＭＡＴ０とＭＡＴ１に分割するプリチャージ回路及びシェアードスイッチ回路ＰＣＨ／ＳＨＲ領域が設けられ、ワード線方向の中間部に図５のようなＷＬシャント領域が設けられる。
【００４７】
上記ビット線は、太い線で示したのが前記Ｍ２配線であり、その延長先に設けられるビット線と接続される。上記Ｍ２配線の下層にも分割された半分のビット線が設けられる。ワード線（サブワード線）も、太い線で示したのがＭ１配線であり、その延長先に設けられたサブワード線と接続される。このＭ１配線の下層にも分割された半分の長さのサブワード線が設けられる。
【００４８】
図８には、この発明に係る階層ワードシャント部の一実施例の構成図が示されている。階層ワードシャント接続部Ａは、前記図５のＡの部分に対応している。同図には、平面構成と断線構成が例示的に示されている。ワードドライバ（前記サブワードドライバＳＷＤ）からＦＧ層からなるワード線と、Ｍ１配線からなるシャント用ワード線が延びる。特に制限されないが、この実施例では、ワード線ＦＧと上記シャント用ワード線（Ｍ１）とが、ワードドライバの出力部でＢＬ層を介在させて接続されている。
【００４９】
上記ワードドライバから延びる前記図５に示したＳＷＬ１に対応したワード線ＦＧは、上記接続部Ａの直前で終端している。上記シャント用ワード線（Ｍ１配線）の他端は、ビット線と同じ工程で形成さるＢＬ層を介在させて、ワードドライバからみて遠い方に配置される前記図５に示したＳＷＬ２に対応したワード線（ＦＧ）に接続される。ワードドライバは、メモリセルアレイに配置されるワード線の両側に分散して配置され、隣接ワード線を両側のワードドライバが受け持つように、いわゆる千鳥状に構成される。これにより、ワードドライバの比較的大きなピッチとワード線の狭いピッチとを合わせて、効率よく半導体基板上に回路及び配線をレイアウトすることができる。
【００５０】
図９には、この発明に係る階層ビット線の一実施例の平面図が示され、図１０には断面図が示されている。階層ビット線の接続部Ｂは、前記図６のＢの部分に対応している。ビット線方向の右側に設けられたセンスアンプからＭ２配線で構成されたビット線が左方向に向けて延びて、接続部ＢではＭ１配線を介在させてＢＬ配線に接続される。このＢＬ配線は、シェアードスイッチＭＯＳＦＥＴを構成する一方のソース，ドレイン（図示せず）に接続される。上記スイッチＭＯＳＦＥＴのＦＧ層を介した他方のソース，ドレインに接続されたビット線（ＢＬ）が設けられる。
【００５１】
上記Ｍ２配線の下層にもビット線ＢＬ層が設けられが同図では省略されている。ビット線方向の左側に設けられたセンスアンプからＭ２配線で構成されたビット線が右方向に向けて延びて、接続部Ｂでは上記ＢＬ層と並行に延長される部分Ｍ１配線を介在させてＢＬ配線に接続される。この接続部（Ｍ１）により、右側から延びるＢＬ層と交差させるものである。このように交差させられたＢＬ配線は、シェアードスイッチＭＯＳＦＥＴを構成する一方のソース，ドレインに（図示せず）に接続される。上記スイッチＭＯＳＦＥＴのＦＧ層を介した他方のソース，ドレインに接続されたビット線（ＢＬ）が設けられる。
【００５２】
なお、前記図３において、ワード線方向にメモリセルアレイ上を延長されるメインワード線ＭＷＬは、Ｍ３配線により構成され、サブワードドライバに沿って延長されるＦＸ０〜７は、Ｍ４配線により構成される。前記図４において、ビット線方向にメモリセルアレイ上を延長されるＩ／Ｏ線は、Ｍ４配線より構成される。これと交差するカラム選択線ＹＳ０〜１５は、Ｍ３配線により構成される。したがって、メモリセルアレイ上においては、上記Ｍ１配線とＭ２配線は使用されないので、かかる配線Ｍ１，Ｍ２の活用によって上記のような高速化と高集積化が可能である。
【００５３】
この実施例の半導体集積回路装置では、ＦＧ層−ＢＬ層、Ｍ１層、Ｍ２層、Ｍ３層、Ｍ４層の順で半導体基板上に形成される。特に制限されないが、図１の論理回路ＬＣを構成するために、前記Ｍ１〜Ｍ４配線が形成されるものである。必要なら、Ｍ５配線が形成されてもよい。
【００５４】
メモリセルアレイの分割数が従来と同じなら、ワード線、ビット線の選択動作は２倍に速くなり、従来と同じ選択動作であれば分割数を半分にすること、言い換えるならば高集積化を図ることができる。ワード線シャントにＭ１配線を用い、ビット線にＭ２配線を用いることにより、ビット線の寄生容量を減らすことができる。つまり、Ｍ１配線はメモリセルのプレートに隣接して配置されるものであり寄生容量がＭ２に比べて大きい。メモリセルの読み出し信号量に大きく関係するビット線ＢＬの寄生容量を減らすように上記Ｍ２配線を選ぶことにより、センスアンプの高速動作を促進することができる。
【００５５】
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、半導体集積回路装置に搭載されるＤＲＡＭマクロの構成は、種々の実施形態を採ることができる。論理回路と混載されるＤＲＡＭの他に、汎用メモリとしてのＤＲＡＭにも同様に適用することができる。この発明は、前記のようなメモリ回路を含む半導体集積回路装置に広く利用することができる。
【００５６】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。半導体集積回路装置に搭載されるメモリ回路として、ワードドライバで形成された選択信号を第１ワード線と、上記第１ワード線と並行に上記第１ワード線の遠端側まで延長された第１配線手段を介して上記第１ワード線の延長方向に延長される第２ワード線に供給し、上記第１ワード線又は第２ワード線と直交する方向に延長され、選択スイッチを介してセンスアンプの入出力ノードに接続される一対の第１ビット線対と、上記第１ビット線対と並行に上記第１ビット線の遠端側まで延長された第２配線手段と選択スイッチを介して上記第１ビット線対の延長方向に延長される第２ビット線対を設けてこれらの対応する交差部にメモリセルを設けることにより、高集積化と高速化を実現することができる。
【図面の簡単な説明】
【図１】この発明に係る論理混載メモリ集積回路の一実施例を示す基板配置図である。
【図２】図１のＤＲＡＭマクロセルの一実施例を示すブロック図である。
【図３】図２のセルアレイの一実施例を示すブロック図である。
【図４】図２のセルアレイの一実施例を示すブロック図である。
【図５】図３のセルアレイの一実施例を示す回路図である。
【図６】図４のセルアレイの一実施例を示す回路図である。
【図７】この発明に係るメモリセルアレイの一実施例を示すレイアウト図である。
【図８】この発明に係る階層ワードシャント部の一実施例を示す構成図である。
【図９】この発明に係る階層ビット線の一実施例を示す平面図である。
【図１０】この発明に係る階層ビット線の一実施例を示す断面図である。
【符号の説明】
ＣＨＩＰ…半導体基板（チップ）、ＤＲＡＭ０〜ＤＲＡＭ７…ＤＲＡＭマクロセル、ＤＦＴ…ＤＦＴ回路、ＳＲＡＭ０〜ＳＲＡＭ７…ＳＲＡＭマクロセル、ＬＣ…論理部、ＰＡＤ…パッド、ＩＯＣ…入出力セル、
ＳＡ…センスアンプ、ＳＷＤ…サブワードドライバ、Ｑ１〜Ｑ３４…ＭＯＳＦＥＴ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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