(57)【要約】【課題】位相補間器において使用されるのに適した特性を有する可変位相シフト回路を提供する。【解決手段】可変位相シフト回路は、指定された発振周波数を有する入力信号Ｓｉｎを入力する入力Ａと、同じ発振周波数を有し、かつ入力信号に対する可変位相シフトを有する出力信号Ｓｏｕｔを供給する出力Ｂと、少なくとも１個の制御入力Ｃとを備える。制御入力Ｃは、入力信号に対する出力信号の位相シフトを制御する制御信号Ｉｓを入力する。この回路は、可変位相シフト回路の入力に接続された入力信号Ｓｉｎを入力する同期入力ｉｎ１と、位相シフト回路の出力に接続された、出力信号Ｓｏｕｔを出力する少なくとも１個の出力ｏｕｔ１とを有する同期発振器ＯＳを含む。同期発振器ＯＳは、制御信号Ｉｓによって制御される可変自走発振周波数を有する。【選択図】　　図４
2004048746.tif 000002
【特許請求の範囲】
【請求項１】
指定された発振周波数（Ｆｉｎ）を有する入力信号（Ｓｉｎ）を入力する入力（Ａ）と、前記指定された発振周波数（Ｆｉｎ）を有し、かつ前記入力信号に対する可変位相シフト（Δφ）を有する出力信号（Ｓｏｕｔ）を出力する出力（Ｂ）と、前記入力信号に対する前記出力信号の位相シフトを制御する制御信号（Ｉｓ）を入力する少なくとも１個の制御入力（Ｃ）とを備えた可変位相シフト回路（４０）において、該可変位相シフト回路の前記入力に接続され、前記入力信号（Ｖｉｎ）を入力する少なくとも１個の同期入力（ｉｎ１）と、可変位相シフト回路の前記出力に接続され、前記出力信号（Ｖｏｕｔ）を出力する少なくとも１個の出力（ｏｕｔ１）とを有する同期発振器（ＯＳ）を有し、前記同期発振器は、前記制御信号によって制御される可変自走発振周波数（Ｆｏ）を有することを特徴とする可変位相シフト回路。
【請求項２】
前記同期発振器（ＯＳ）は、正電源端子（１０）と負電源端子または接地（Ｇｎｄ）間に並列に配置された第１の岐路（１０１）および第２の岐路（１０２）を有する無安定マルチバイブレータ回路（１００）と、指定された同じ値（Ｉｏ＋Ｉｓ）の零入力電流を第１の岐路および第２の岐路へ供給する手段とを有し、前記零入力電流は、前記同期発振器の自走発振周波数（Ｆｏ）を変えるために前記制御信号（Ｉｓ）によって制御される、請求項１に記載の回路。
【請求項３】
各岐路に対して、該岐路へ零入力電流を供給する前記手段は、指定された値（Ｉｏ）の電流を供給する、前記岐路に直列に配置された各電流源（ＣＳ５、ＣＳ６）を含み、前記制御信号は、指定された値の前記電流に加算される電流制御信号である、請求項２記載の回路。
【請求項４】
位相補間器（１４２）において、
出力信号（ＣＫｏｕｔ）を出力する信号出力（３０）と、
補間される信号（ＣＫｉｎ）のパルスが切り替わる実際の時点と前記出力信号（ＣＫｏｕｔ）が切り替わる所望の時点との差を表す、Ｐビット（ここで、Ｐは整数）に符号化されたデジタル入力値（ＥＲＲ）を入力する少なくとも１つのデータ入力（８０）と、
Ｎ１個（ここで、Ｎ１は厳密に１より大きい整数）の第１の可変位相シフト回路（１〜８）であって、それぞれの回路が、基準信号（Ｃｌｋ）の周波数を有する入力信号を入力する入力（Ａ）を含み、前記Ｎ１個の可変位相シフト回路の前記各入力によって入力される前記入力信号は、それぞれ３６０°／Ｎ１だけ位相がずれており、それぞれの可変位相シフト回路は、制御入力（Ｃ）と、前記制御入力で入力された制御信号（Ｉｃ９０＋Ｉｓ２）に基づいて位相がずらされ、前記入力で入力された信号に対応する出力信号を出力する制御出力（Ｂ）をさらに含み、それぞれの可変位相シフト回路は、前記可変位相シフト回路入力（Ａ）に接続され、前記入力信号（Ｖｉｎ）を入力する少なくとも１個の同期入力（ｉｎ１）と、前記可変位相シフト回路の前記出力（Ｂ）に接続され、前記出力信号を出力する少なくとも１個の出力（ｏｕｔ１）を有する同期発振器（ＯＳ）を含み、前記同期発振器は、前記制御信号によって制御される可変自走発振周波数（Ｆｏ）を有する第１の可変位相シフト回路（１〜８）と、
出力信号（ＣＫｏｕｔ）を出力する信号出力（３０）と、
Ｎ１個の可変位相シフト回路のそれぞれの出力（Ｂ）によって出力されたＮ１個の信号を入力するＮ１個の入力と、前記デジタル入力値のＱビットの最上位ビット（ＭＳＢ）の値（ここで、ＱはＰよりも小さいか、Ｐに等しい整数）に基づいて前記Ｎ１個の信号のうちの１個の信号を出力する出力とを有するマルチプレクサー（ＭＵＸ）と、
を有すことを特徴とする位相補間器。
【請求項５】
前記デジタル入力値の（Ｐ−Ｑ）ビットの最下位ビット（ＬＳＢ）を入力する（Ｐ−Ｑ）個の入力と、前記（Ｐ−Ｑ）ビットの値に基づいて、Ｎ１個の第１の可変位相シフト回路の少なくとも１個の回路の制御入力（Ｃ）に入力されるアナログ位相シフト訂正信号（Ｉｓ２）を出力する出力を有するＤ／Ａコンバータ（ＤＡＣ）をさらに有する、請求項４記載の補間器。
【請求項６】
前記位相シフト訂正信号（Ｉｓ２）は、前記Ｎ１個の第１の可変位相シフト回路のそれぞれの回路の制御入力（Ｃ）に出力される、請求項４または請求項５記載の位相補間器。
【請求項７】
前記位相シフト訂正信号（Ｉｓ２）を入力する入力と、前記Ｎ１個の第１の可変位相シフト回路（１〜８）の制御入力（Ｂ）にそれぞれ接続され、前記位相シフト訂正信号を、デジタル入力値のＱビットの最上位ビット（ＭＳＢ）の値に基づいて、前記Ｎ１個の第１の可変位相シフト回路のうちの１つの回路の制御入力（Ｂ）に出力する少なくともＮ１個の出力とを含むデマルチプレクサー（ＤＥＭＵＸ）をさらに有する、請求項４または請求項５記載の位相補間器。
【請求項８】
前記のＮ１個の第１の可変位相シフト回路（１〜８）と同一で、それぞれの入力（Ａ）および出力（Ｂ）を介して直列に接続され、前記Ｎ１個の第２の可変位相シフト回路の最初の回路（９）の入力が前記基準信号（Ｃｌｋ）を入力するＮ１個の第２の可変位相シフト回路と、
前記基準信号（Ｃｌｋ）を入力する第１の入力と、前記Ｎ１個の第２の可変位相シフト回路の最後の回路（１６）の出力に接続された第２の入力と、出力とを有する位相比較器（ＰＣ１）と、
前記位相比較器の出力に接続された入力と、出力とを有するローパスフィルタ（ＬＰ１）と、
前記ローパスフィルタの出力に接続された入力と、前記Ｎ１個の第２の可変位相シフト回路のそれぞれの制御入力（Ｃ）に入力されるＮ１個の同一の第１の較正信号（Ｉｃ４５）を出力する少なくともＮ１個の出力とを有する適応モジュール（ＴＣ１）と
を含む多相クロック発生器（１００）をさらに有する、請求項４から７のいずれかに記載の位相補間器。
【請求項９】
前記多相クロック発生器（１００）の前記適応モジュール（ＴＣ１）は、前記Ｎ１個の第１の出力によって生成された較正信号と同一の（Ｎ１＋１）番目の較正信号（Ｉｃ４５）を出力する（Ｎ１＋１）番目の出力を含み、かつ前記Ｄ／Ａコンバータ（ＤＡＣ）に第１の基準値を供給するために前記Ｄ／Ａコンバータに接続されている、請求項８に記載の位相補間器。
【請求項１０】
前記のＮ１個の第１の可変位相シフト回路（１〜８）と同一で、それぞれの入力（Ａ）および出力（Ｂ）を介して直列に接続され、Ｎ２個の第３の可変位相シフト回路（１７〜２０）の最初の回路（１７）の入力が前記基準信号（Ｃｌｋ）を入力するＮ２個の第３の可変位相シフト回路（１７〜２０）と、
前記基準信号（Ｃｌｋ）を入力する第１の入力と、前記Ｎ２個の第３の可変位相シフト回路の最後の回路（２０）の出力に接続された第２の入力と、出力とを有する位相比較器（ＰＣ２）と、
前記位相比較器の出力に接続された入力と、出力とを有するローパスフィルタ（ＬＰ２）と、
前記ローパスフィルタの出力に接続された入力と、（Ｎ２＋１）個の同一の第２の較正信号（Ｉｃ９０）を出力する少なくとも（Ｎ２＋１）個の出力とを有し、該出力のうちＮ２個の出力が前記Ｎ２個の第３の可変位相シフト回路のそれぞれの制御入力（Ｃ）に接続され、Ｎ２個の出力がＮ２個の前記第２の較正信号からそれぞれ１個の較正信号を出力する適応モジュール（ＴＣ２）と
を備える較正手段（２００）をさらに有する、請求項４から９のいずれかに記載の位相補間器。
【請求項１１】
前記較正手段（２００）の適応モジュール（ＴＣ２）は、（Ｎ２＋１）個の同一の第２の較正信号（Ｉｃ９０）をそれぞれ出力する（Ｎ２＋１）個の出力を含み、該出力のうちの（Ｎ２＋１）番目の出力が、前記Ｄ／Ａコンバータ（ＤＡＣ）に第２の基準値を供給するように前記Ｄ／Ａコンバータに接続されている、請求項１０記載の位相補間器。
【請求項１２】
前記較正手段（２００）の前記適応モジュール（ＴＣ２）は、（Ｎ２＋２×Ｎ１）個の同一の第２の較正信号（Ｉｃ９０）をそれぞれ出力する（Ｎ２＋２×Ｎ１）個の出力を含み、該出力のうちのＮ１個の他の出力は、前記多相クロック発生器（１００）のＮ１個の第２の可変位相シフト回路（９〜１６）のそれぞれの制御入力（Ｃ）にさらに接続されて、前記第２の較正信号の他のＮ１個の中のそれぞれ１個の較正信号を出力し、該出力の中のＮ１個の他の出力は、前記Ｎ１個の第１の可変位相シフト回路（１〜８）のそれぞれの制御入力（Ｃ）に接続されて、前記第２の較正信号の他のＮ１個の中のそれぞれ１個の較正信号を出力する、請求項１０記載の位相補間器。
【請求項１３】
前記基準信号周波数（Ｃｌｋ）に対する前記出力信号（Ｃｋｏｕｔ）の周波数を制御するために前記マルチプレクサー（ＭＵＸ）をアクティブ／インアクティブにする信号（ＥＮ）を入力する入力（９１）をさらに含む、請求項４から１２のいずれかに記載の位相補間器。
【請求項１４】
デジタル周波数合成器（１４０、１５０、１６０）において、請求項４から１３のいずれかに記載の位相補間器（１４２）に接続された位相アキュムレータ（１４１）を含むことを特徴とするデジタル周波数合成器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は可変位相シフト回路、それを組み込んだ位相補間器、およびそのような位相補間器を組み込んだデジタル周波数合成器に関する。
【０００２】
【従来の技術】
位相補間器は、例えば、位相アキュムレータを使用して合成された信号スペクトル中のスプリアス周波数を除去する際に発生する問題に対する解決策を提供するので、特にデジタル周波数合成の分野に応用されている。このようなスプリアス周波数は、そのような信号に本質的に影響を与えるジッタの周期性に起因する。
【０００３】
第１の公知の位相補間器の構成は、指定された電流Ｉを出力する電流源によって充電された特定の値Ｃを有するコンデンサーと、コンデンサーの両端子間の電圧が指定された値Ｖのしきい電圧を越えた場合に切り替わる比較器を使用している。充電電流、静電容量値、またはしきい電圧を変更することによって、比較器が切り替わる時点ｔを変えることができる。これら４個の値の間にはｔ＝Ｉ／ＣＶの関係がある。非特許文献１は、可変の数の基本電流源を並列に配置することによって、この切り替え時点が設定されることを記載している。
【０００４】
「反ジッタ回路」と呼ばれる第２の公知の構成では、位相アキュムレータからの信号によって制御される第１の固定幅パルス発生器と、コンデンサーを充放電する充電ポンプと、比較器と、比較器の立下りエッジで制御される第２のパルス発生器を使用している。位相アキュムレータからの信号によって設定されるパルス幅が一定であるので、その入力時のエッジが等間隔でなくても、出力パルスの発生時点は等間隔となる。このようにして得られた周期は、位相アキュムレータからの信号の平均周期に対応する。
【０００５】
第３の公知の構成は、位相アキュムレータのオーバーフロービットの平均周波数ＦｏｕｔでＮ個（ここで、Ｎは整数）の位相を持つクロック発生器を使用することからなる。位相アキュムレータのそれぞれのオーバーフロー時に、Ｎ個の位相の１個をアキュムレータのオーバーフロービットの平均周期１／Ｆｏｕｔとほぼ完全に一致するように選択する。このような構成の例が非特許文献２に記載されている。この発生器は、遅延ロックループ、すなわちＤＬＬと呼ばれる遅延要素ループを含む。各遅延要素はインバーターからなる。
【０００６】
この第３の構成の効率は、クロック発生器の位相の数に依存する。スプリアス周波数を満足できるほど除去するには、多数の位相が必要となる。しかし、各インバーターの遅延をＤとして表すと、次の制約式が考慮されなくてはならないので、実際には、インバーターの数は限られる。
【０００７】
Ｎ．Ｄ＝Ｆｃｌｋ　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　（１）
ここで、Ｆｃｌｋは、位相アキュムレータの速度を調整するクロック信号周波数を表す。
【０００８】
【非特許文献１】
野坂、山口、山岸、福山、村口（Ｈ．Ｎｏｓａｋａ，Ｙ．Ｙａｍａｇｕｃｈｉ，Ａ．Ｙａｍａｇｉｓｈｉ，Ｒ．Ｆｕｋｕｙａｍａ　ａｎｄ　Ｍ．Ｍｕｒａｇｕｃｈｉ）による「自己調整位相補間技術を用いた低電力直接デジタル合成器」（ＡＬｏｗ−Ｐｏｗｅｒ　Ｄｉｒｅｃｔ　Ｄｉｇｉｔａｌ　Ｓｙｎｔｈｅｓｉｚｅｒ　Ｕｓｉｎｇ　ａ　Ｓｅｌｆ−Ａｄｊｕｓｔｉｎｇ　Ｐｈａｓｅ　Ｉｎｔｅｒｐｏｌａｔｉｏｎ　Ｔｅｃｈｎｉｑｕｅ）（ＩＥＥＥ固体回路ジャーナル３６巻８号、２００１年８月号（ＩＥＥＥ　Ｊｏｕｒｎａｌ　ｏｆ　Ｓｏｌｉｄ　Ｓｔａｔｅ　Ｃｉｒｃｕｉｔｓ，　Ｖｏｌ．　３６，　Ｎｏ　８，　Ａｕｇｕｓｔ　２００１）
【０００９】
【非特許文献２】
リヒターとジェンツエル（Ｒ．Ｒｉｃｈｔｅｒ，Ｈ．Ｊ．Ｊｅｎｔｓｃｈｅｌ）「アナログ遅延線を用いたＤＤＳの為の仮想クロック強化法」（Ａ　Ｖｉｒｔｕａｌ　Ｃｌｏｃｋ　Ｅｎｈａｎｃｅｍｅｎｔ　Ｍｅｔｈｏｄ　ｆｏｒ　ＤＤＳ　Ｕｓｉｎｇ　ａｎ　Ａｎａｌｏｇ　Ｄｅｌａｙ　Ｌｉｎｅ）（ＩＥＥＥ固体回路ジャーナル３６巻７号、２００１年７月号（ＩＥＥＥ　Ｊｏｕｒｎａｌ　ｏｆ　Ｓｏｌｉｄ　Ｓｔａｔｅ　Ｃｉｒｃｕｉｔｓ，　Ｖｏｌ．　３６，　Ｎｏ　７，
Ｊｕｌｙ　２００１）
【００１０】
【発明が解決しようとする課題】
本発明は、上記の第３の構成の技術に基づいて、位相補間器で使用されるのに好適な特性を提供する可変位相シフト回路を提案することによって、この従来技術に対する代替案を提案することを目的としている。ただし、本発明の位相シフト回路の応用分野は、位相補間器の場合に限られず、周波数合成の分野を越えて広範囲にわたる。実際、この位相シフト回路は、電子工学の他の多くの分野で応用されるであろう。
【００１１】
【課題を解決するための手段】
本発明の第１の態様は、指定された発振周波数を有する入力信号を入力する入力と、前記の指定された発振周波数を有し、かつ入力信号に対する可変位相シフトを有する出力信号を出力する出力と、入力信号に対する出力信号の位相シフトを制御する制御信号を入力する少なくとも１個の制御入力とを備える可変位相シフト回路に関する。
【００１２】
本発明によれば、この可変位相シフト回路は、可変位相シフト回路の入力に接続され、入力信号を入力する少なくとも１個の同期入力と、可変位相シフト回路の出力に接続され、出力信号を出力する少なくとも１個の出力とを備えており、同期発振器は、制御信号によって制御される可変自走発振周波数を有する。
【００１３】
このような回路の利点のひとつは、その回路が入力する位相シフト量を必要なだけ小さくできる点にある。さらに、位相シフトが可変であること、そして可変量を必要なだけ小さくできることによって、多数の遅延要素の存在をこれらの少数の新規な可変位相シフト回路からシミュレートできる。
【００１４】
他の利点は、制御信号を変更したときの位相捕捉の速度から生じ、その結果、これらの可変位相シフト回路が位相補間器のための好適な候補になることである。
【００１５】
本発明の第２のの態様は、
出力信号を出力する信号出力と、
補間される信号のパルスが切り替わる実際の時点と出力信号が切り替わる所望の時点との差を示す、Ｐビット（Ｐは整数）に符号化されたデジタル入力値を入力する少なくとも１個のデータ入力と、
Ｎ１個（ここで、Ｎ１は厳密に１より大きい整数）の第１の可変位相シフト回路であって、それぞれの回路が、基準信号の周波数を有する入力信号を入力する入力を含み、Ｎ１個の可変位相シフト回路の前記各入力によって入力される入力信号は、それぞれ３６０°／Ｎ１だけ位相がずれており、それぞれの可変位相シフト回路は、制御入力と、制御入力で入力された制御信号（Ｉｃ９０＋Ｉｓ２）に基づいて位相がずらされた入力で入力された信号に対応する出力信号を出力する制御出力をさらに含み、それぞれの可変位相シフト回路は、可変位相シフト回路の入力に接続され、入力信号を入力する少なくとも１個の同期入力と、可変位相シフト回路の出力に接続され、出力信号を出力する少なくとも１個の出力を有する同期発振器を含み、同期発振器は、制御信号によって制御される可変自走発振周波数を有する第１の可変位相シフト回路と、
出力信号を出力する信号出力と、
Ｎ１個の可変位相シフト回路のそれぞれの出力によって出力されたＮ１個の信号を入力するＮ１個の入力と、デジタル入力値のＱビットの最上位ビットの値（ここで、ＱはＰよりも小さいかＰに等しい整数）に基づいてＮ１個の信号の１個の信号を出力する出力とを有するマルチプレクサーと
を備える位相補間器に関する。
【００１６】
この可変位相シフト回路の構成によって、少数のＮ１個の可変位相シフト回路から非常に細かい補間ステップを得ることができる。この結果、正確な補間が可能となる。
【００１７】
この位相補間器は、デジタル入力値の（Ｐ−Ｑ）個の最下位ビットを入力するＮ１個の入力と、（Ｐ−Ｑ）ビットの値に基づいて、Ｎ１個の第１の可変位相シフト回路の少なくとも１つの制御入力に入力されるアナログ位相シフト訂正信号を出力する出力を有するＤ／Ａコンバータをさらに備えているのが有利である。
【００１８】
この訂正信号を用いて、出力が補間器出力信号を出力するがマルチプレクサーによって選択される位相シフト回路の出力によってもたらされる位相シフトを変更することができる。したがって、前述のＮ１個の可変位相シフト回路によってそれぞれ生成されたＮ１個の位相値の間に位相値を正確に補間することができる。使用する位相シフト回路の数を増やすことなく、位相補間性能がさらに改善される。
【００１９】
【発明の実施の形態】
発振器は、自己発振手段と、発振信号を生成する出力を含む回路である。発振器は、通常出力信号周波数である自走周波数（以下、Ｆｏと表記する）を特徴とする。
【００２０】
しかしながら、すべての発振器は、妨害信号の周波数が発振器の自走発振周波数Ｆｏに近い場合には妨害信号の周波数をコピーする特性を有している。このように、すべての発振器は、妨害信号の振幅および発振器の構成に応じた同期範囲を特徴としている。妨害信号（同期信号と呼ぶ）の振幅がわかれば、発振器の適応性要素（ｅｌａｓｔｉｃｉｔｙ　ｆａｃｔｏｒ）の計算に基づいて発振器の同期範囲ΔＦを計算することができる。同期発振器に関する研究は、「発振器同期に関する研究への貢献：同期発振器のシリコン技術無線周波数システムへの統合（Ｃｏｎｔｒｉｂｕｔｉｏｎ　ｔｏ　ｔｈｅ　ｓｔｕｄｙ　ｏｆ　ｏｓｃｉｌｌａｔｏｒ　ｓｙｎｃｈｒｏｎｉｚａｔｉｏｎ：　ｉｎｔｅｇｒａｔｉｏｎ　ｏｆｓｙｎｃｈｒｏｎｏｕｓ　ｏｓｃｉｌｌａｔｏｒｓ　ｉｎｔｏ　ｓｉｌｉｃｏｎ　ｔｅｃｈｎｏｌｏｇｙ　ｒａｄｉｏ　ｆｒｅｑｕｅｎｃｙ　ｓｙｓｔｅｍｓ）」（ベーツ（Ｆ．Ｂａｄｅｔｓ）の２０００年１月２５日にボルドー１の大学で提出された、第３の章、オーダ番号２１９９（Ｔｈｅｓｉｓ　ｓｕｂｍｉｔｔｅｄ　ａｔ　ｔｈｅ　Ｕｎｉｖｅｒｓｉｔｙ　ｏｆ　Ｂｏｒｄｅａｕｘ　１　ｏｎ　２５　Ｊａｎｕａｒｙ　２０００，　Ｏｒｄｅｒ　Ｎｏ．　２１９９）に記載されている。
【００２１】
同期発振器ＯＳが図１に概略的に示されている。これは、同期信号Ｓｉｎを入力する入力Ｉｎと、出力信号Ｓｏｕｔを出力する出力Ｏｕｔを含む。発振器の自走周波数はＦｏ、同期信号周波数はＦｉｎ、出力信号周波数はＦｏｕｔで表されている。
【００２２】
周波数Ｆｉｎの関数としての、周波数Ｆｏｕｔの変化が図２のグラフに示されている。このグラフからわかるように、周波数Ｆｏｕｔは、同期範囲ΔＦの外側のＦｉｎの値に対して周波数Ｆｏに等しく、これは、Ｆｏ値を中心としている。同期範囲ΔＦ内のＦｉｎの値に対して、Ｆｏｕｔの値は、Ｆｉｎと等しい。すなわち、Ｆｉｎの関数として与えられた関数Ｆｏｕｔの曲線の勾配は、同期範囲ΔＦ内では１に等しく、そしてこの範囲外ではゼロである。
【００２３】
発振器が同期した場合、同期信号Ｓｉｎと発振器出力信号Ｓｏｕｔ間の位相差Δφは、Ｆｉｎ、Ｆｏ、およびΔＦの関数のみとなる。図３のグラフに示すように、この関係はアークサイン分布である。ＦｉｎがＦｏと等しい場合、位相シフトΔφは９０°（モジューロ１８０°）に等しくなる。位相シフトΔφの変化は、４５°〜１３５°（モジューロ１８０°）間では実質的に線形である。
【００２４】
同期発振器の従来の用途では、入力値は、同期信号周波数Ｓｉｎである。本発明によれば、この値を固定したままにして、発振器の自走発振周波数Ｆｏを制御発振器のように変化させる。当然、発振器を同期させ続けるために、周波数Ｆｉｎが発振器の合成同期範囲ΔＦの内に留まるように周波数Ｆｏの変動が制限される。それにより、周波数ＦｏｕｔはＦｉｎと等しくなる。以下、用語「同期発振器」は、この条件を満たす発振器を指す。このように、発振器出力信号の位相シフトΔφは、同期信号に対して制御される。すなわち、同期発振器と、機能がこの発振器の自走発振周波数Ｆｏを変えることによって同期発振器の出力信号と入力信号間の位相シフトΔφを変えることである制御信号を入力する制御入力とを備える可変位相シフト回路が得られる。
【００２５】
図４は、本発明による可変位相シフト回路４０の概略を示している。回路４０は、入力信号を入力する入力Ａと、出力信号を出力する出力Ｂと、位相シフト制御信号Ｉｓを入力する制御入力Ｃを含む。この信号Ｉｓは、前記入力信号に対する前記出力信号の位相シフトΔφを制御する。これはアナログ量であるのが好ましい。特に、それは制御電圧とも考えられるが、制御電流である。
【００２６】
図５は、本発明による可変位相シフト回路４０の実施形態を示している。
【００２７】
回路４０は、特に、自走発振周波数Ｆｏによって決定される、発振器の同期範囲ΔＦ内の指定された周波数を有する同期信号を入力する同期手段と共に、指定された自走発振周波数Ｆｏを有する発振信号を生成する発振器を含む。
【００２８】
本例において、発振器は、各々正電源電圧Ｖｄｄを入力する正電源端子１０と、負電源端子または接地Ｇｎｄの間に並列に配置された２本の岐路１０１および１０２を備える無安定マルチバイブレータ回路１００とを含む。
【００２９】
回路１００の第１の岐路１０１は、端子１０と接地Ｇｎｄ間に直列に、ダイオード（すなわち、ベースがコレクタに接続された）として構成されたバイポーラトランジスタＱ１と、バイポーラトランジスタＱ２と、電流源ＣＳ５を含む。トランジスタＱ１のベースとコレクタは互いに、かつ端子１０に接続されている。トランジスタＱ１のエミッターはトランジスタＱ２のコレクタに接続されている。トランジスタＱ２のエミッターは電流源ＣＳ５を介して接地Ｇｎｄにさらに接続されている。
【００３０】
回路１００の第２の岐路１０２は、端子１０と接地Ｇｎｄ間に直列に、ダイオードとして構成されたバイポーラトランジスタＱ３と、バイポーラトランジスタＱ４と、電流源ＣＳ６を含む。トランジスタＱ３のベースとコレクタは互いに接続され、かつ端子１０に接続されている。トランジスタＱ３のエミッターはトランジスタＱ４のコレクタに接続されている。トランジスタＱ４のエミッターは電流源ＣＳ６を介して接地Ｇｎｄにさらに接続されている。可変位相シフト回路４０の出力Ｂは、マルチバイブレータ回路１００の岐路１０２のトランジスタＱ４のコレクタでサンプリングされる。
【００３１】
岐路１０１は、端子１０とトランジスタＱ２のコレクタの間に接続されている抵抗Ｒ１をさらに含む。同様に、岐路１０２は、端子１０とトランジスタＱ４のコレクタの間に接続されている抵抗Ｒ２をさらに含む。
【００３２】
さらに、トランジスタＱ２のベースはトランジスタＱ４のコレクタ（出力Ｂ）に接続され、トランジスタＱ４のベースはトランジスタＱ２のコレクタに接続されている。
【００３３】
最後に、回路１００は、トランジスタＱ２およびＱ４の各エミッター間に接続されたコンデンサーＣ１を含む。一例では、コンデンサーＣ１の静電容量値は０．８ｐＦ（ピコファラド）に等しい。
【００３４】
電流源ＣＳ５およびＣＳ６は、Ｉｏで表される指定された同じ値の定電流をそれぞれ出力する。一例では、Ｉｏは２５０μＡ（マイクロアンペア）に等しい。
【００３５】
さらに、同期手段は、端子１０と接地Ｇｎｄ間で回路１００の岐路１０１および１０２と並列に配置された岐路１１１および岐路１１２を含む。岐路１１１は、端子１０と接地間に直列に、電流源ＣＳ１と、Ｐ形ＭＯＳトランジスタ（ＰＭＯＳトランジスタ）であるトランジスタＭ１と、Ｎ型ＭＯＳトランジスタ（ＮＭＯＳトランジスタ）であるトランジスタＭ２と、電流源ＣＳ２を含む。トランジスタＭ１およびＭ２の制御グリッドＧは互いに接続されている。さらに、トランジスタＭ１およびＭ２の共通ドレインＤは回路１００の岐路１０１のトランジスタＱ２のエミッターに接続されている。
【００３６】
岐路１１２は、端子１０と接地間に直列に、電流源ＣＳ３と、ＰＭＯＳトランジスタであるトランジスタＭ３と、ＮＭＯＳトランジスタであるトランジスタＭ４と、電流源ＣＳ４を含む。トランジスタＭ３およびＭ４の制御グリッドＧは互いに接続されている。さらに、トランジスタＭ３およびＭ４の共通ドレインＤは岐路１０２のトランジスタＱ４のエミッターに接続されている。
【００３７】
電流源ＣＳ１、ＣＳ２、ＣＳ３、およびＣＳ４は、同じ値Ｉ１を有する電流を出力する。一例では、Ｉ１は１００μＡ（マイクロアンペア）に等しい。
【００３８】
可変位相シフト回路の入力Ａは、岐路１１１のトランジスタＭ１およびＭ２の共通グリッドＧに接続されている。入力ＡはインバーターＭ５およびＭ６を介して、岐路１１２のトランジスタＭ３およびＭ４の共通のグリッドＧにも接続されている。
【００３９】
インバーターＭ５およびＭ６は、端子１０と接地Ｇｎｄ間に直列に接続された、ＰＭＯＳトランジスタであるトランジスタＭ５と、ＮＭＯＳトランジスタであるトランジスタＭ６を含む。トランジスタＭ５およびＭ６の制御グリッドＧは互いに、かつ入力Ａに接続されている。トランジスタＭ５およびＭ６の共通ドレインＤは岐路１１２のトランジスタＭ３およびＭ４の共通のグリッドＧに接続されている。
【００４０】
動作時、入力Ａは、指定された発振周波数Ｆｉｎを有する上記同期信号Ｓｉｎである入力信号を入力する。
【００４１】
好ましい実施形態においては、制御入力Ｃで入力された制御信号Ｉｓが制御電流となる。そして、この特性を持ついくつかの制御信号を直接接続によって入力Ｃに印加することができ、したがって位相シフトΔφに対するこれらの信号の各々の作用を互いに加算することができる。
【００４２】
本発明によれば、可変位相シフト回路は、同じ値（Ｉｏ＋Ｉｓ）を持つ零入力電流（ｑｕｉｅｓｃｅｎｔ　ｃｕｒｒｅｎｔ）を回路１００の岐路１０１および１０２に沿って流す手段を有する。すなわち、この零入力電流は、電流源ＣＳ５およびＣＳ６によってそれぞれ出力される固定部Ｉｏと、位相シフト制御電流Ｉｓである変動部を含む。一般的な場合、電流Ｉｓは電流Ｉｏに加算されると言われている。これは代数和であり、電流Ｉｓは正または負の値をとりうる。
【００４３】
それぞれの岐路１０１または１０２において、この電流はサンプリングされ、またはそれぞれバイポーラトランジスタＱ２またはＱ４のエミッターに共通のノードであり、かつそれぞれ電流源ＣＳ５またはＣＳ６の正端子であるノードＫ１またはＫ２に出力される。
【００４４】
このために、図５の本実施形態によれば、可変位相シフト回路は電流ミラー１１３を含む。この電流ミラー１１３は、端子１０と接地Ｇｎｄ間に並列に接続された３本の岐路を備えている。第１の岐路は、ダイオードとして構成されたＭＯＳトランジスタであり、かつ各ドレインＤを介して端子１０と接地Ｇｎｄ間に直列に接続された第１のトランジスタＭ７および第２のトランジスタＭ８を含む。第２のおよび第３の岐路のそれぞれは、端子１０と接地Ｇｎｄ間に直列に、第１のＭＯＳトランジスタＭ９およびＭ１１、および第２のＭＯＳトランジスタＭ１０およびＭ１２を含む。これらのトランジスタＭ７、Ｍ９、およびＭ１１は、ソースＳが端子１０に接続されたＰＭＯＳトランジスタである。それぞれの制御グリッドＧは互いに接続されている。これらトランジスタＭ８、Ｍ１０、およびＭ１２は、ソースが接地Ｇｎｄに接続されたＮＭＯＳトランジスタである。それぞれのグリッドＧは互いに、およびトランジスタＭ７、Ｍ９、およびＭ１１の制御グリッドＧに接続されている。
【００４５】
６個のトランジスタＭ７〜Ｍ１２の共通グリッドＧは、制御信号Ｉｓ（本例では、制御電流Ｉｓ）を入力する可変位相シフト回路４０の入力Ｃに接続されている。第２の岐路のトランジスタＭ９およびＭ１０のドレインＤはともに回路１００の第１の岐路１０１のノードＫ１に接続されている。同様に、第３の岐路のトランジスタＭ１１およびＭ１２のドレインＤはともに回路１００の第２の岐路１０２のノードＫ２に接続されている。
【００４６】
このように、入力Ｃに入力された制御電流Ｉｓは、サンプリングされるかまたはノードＫ１およびＫ２に出力される同じ値を有する２つの電流Ｉｓを生成するために、電流ミラー１１３によって複製される。
【００４７】
変形例においては、可変位相シフト回路４０は、それぞれが同じ制御信号Ｉｓを入力する入力Ｃに似た２個の制御入力を含む。この場合、これらの入力は両方ともノードＫ１およびＫ２にそれぞれ接続され、また、電流ミラー１１３は省略できる。これによって、電流ミラー１１３を可変位相シフト回路４０に含ませる代わりに制御信号Ｉｓを生成する素子に含ませることができることになる。また、それを前記素子と回路４０間に位置する素子に含ませることもできる。
【００４８】
無安定マルチバイブレータ１００の自走発振周波数Ｆｏは、次の式によって与えられる。
【００４９】
Ｆｏ＝（Ｉｏ＋Ｉｓ）／（４ｘＶｂｅ×Ｃ１）　　　　　　　　（２）
ここで、Ｃ１はコンデンサーＣ１の静電容量値を表し、ＶｂｅはトランジスタＱ１およびＱ３のベース−エミッター間電圧を表す。
【００５０】
図６は、図５の可変位相シフト回路４０の入力Ｃで入力された位相シフト制御信号Ｉｓの関数として、入力Ａで入力された信号に対する、出力Ｂで出力された信号の位相シフトΔφのグラフを示している。
【００５１】
このグラフは、図３のグラフに既に示した全体的な様相（Ａｒｃｓｉｎ関数）を示している。しかしながら、図５の回路の構成を考慮に入れると、位相シフトΔφは、位相シフト制御電流Ｉｓのゼロ値に対して−９０°に等しくなる。この位相シフトは、制御電流Ｉｓが−１３５°および−４５°にそれぞれ等しい位相シフトΔφを２個の指定された値の間で変化する場合には、直線的に変化する。
【００５２】
図７は、本例では周期信号（本発明は、補間される信号が周期的な場合に限定されるものではないが）ジッタの影響を受けた信号ＣＫｉｎのタイミング図である。ジッタの影響を受けた周期信号は、位置が時間とともに変動する繰り返しパルスを含み、理論的な周期Ｔｃｋをｒ（ここで、ｒは実数）倍した値に一致する平均周期ＴＣＫｉｎを有するデジタル信号を意味するものとして解される。すなわち、この信号は、いくつかのパルスについて平均した場合にのみ周期的な繰り返しパルスを有している。図示の例においては、ｒは８／３（ＴＣＫｉｎ＝（８／３）×Ｔｃｋ）に等しい。
【００５３】
信号パルスが切り替わる実際の時点を、（例えば、パルスの立下りエッジに対応する）周波数１／Ｔｃｋを有する基準信号によって決まる切り替えの理論的な時点に対して考慮すると、図示されている信号パルスＣＫｉｎの少なくともいくつかが切り替わる時点は、切り替わりの、対応する理論的な時点の前または後にある。
【００５４】
図示の例においては、第１のパルス（最も左）は、理論的な切り替り時点に対応する切り替わり時点を有する。言いかえれば、このパルスは、周波数１／Ｔｃｋを有する基準信号と同相である。第２のパルスは、理論的な切り替り時点より周期Ｔｃｋの３分の１遅く、すなわち、信号ＣＫｉｎは、１／Ｔｃｋの周波数を有する基準信号に対して３６０°／３＝１２０°だけ個々に位相がずれている。第３のパルスは、理論的な切り替わり時点より周期Ｔｃｋの３分の２遅く、つまり、信号ＣＫｉｎは、１／Ｔｃｋの周波数を有する基準信号に対して３６０°２／３＝２４０°だけ個々に位相がずれている。第４のパルスは、再び基準信号等と同相になる。これは特に簡単な例であることに注意すべきである。一般的な場合、理論的な切り替わり時点に対するパルスの切り替わりの実際の時点の遅れ（あるいは進み）は、理論的な周期Ｔｃｋの全ての部分に必ずしも等しくない。
【００５５】
図７に示す信号ＣＫｉｎのような信号は、例えば、３に等しい追加増分を有する指定されたクロック信号によってアクティブにされる、３ビット加算器を含む位相アキュムレータによって生成される。周波数１／Ｔｃｋを有する基準信号は前記クロック信号に一致する。一般に、本発明は、タイミングが指定された周波数のクロック信号で調整可能な同期デジタル回路（位相アキュムレータまたは他の種類の回路）によって発生され得るジッタの影響を受けた信号の位相補間に適用される。
【００５６】
ジッタの影響を受けた信号が無線周波数スペクトルで送信しようとする信号である場合、ジッタの周期性を送信信号のスペクトルのスプリアス周波数として表現できる。ジッタは、従来通り位相補間回路または位相補間器で除去される。これが、今からこの信号が補間される信号とも呼ばれる理由である。
【００５７】
図８は本発明による位相補間器１４２の典型的な実施形態を概略的に示している。わかりやすいように、所与の数ｎ（ここで、ｎは１より大きい整数の線）を備える接続は、図では単一の線で示されている。必要に応じて、この単一の線を横切って「／ｎ」を表記される。
【００５８】
位相補間器１４２は、以下において補間された信号とも呼ばれる出力信号ＣＫｏｕｔを出力する出力３０を含む。
【００５９】
制御モジュール８０が、周期的であろうとなかろうとジッタに影響された信号である入力信号ＣＫｉｎを入力する入力８１を含むと仮定する。このモジュール８０は、また、以下に説明する連続したデジタル値ＥＲＲを供給する出力８２も含む。モジュール８０は、以下に説明するアクティブ信号ＥＮ（２進信号）を供給する出力８３をさらに含む。
【００６０】
モジュール８０は、用途に応じていくつかの要素に分割してもよい。変形例として、モジュール９０は、位相補間器１４２自身に含まれていてもよい。
【００６１】
補間器１４２は、例えば、クロック信号Ｃｌｋである、指定された周波数を有する基準信号を入力する信号入力９２を含む。この信号Ｃｌｋは、信号ＣＫｉｎを発生するデジタル回路のタイミングを出力する、例えばクロック信号である。
【００６２】
さらに、補間器１４２は、Ｐビット（ここで、Ｐは１よりも大きい整数）に符号化されたデジタル入力値ＥＲＲを入力する少なくとも１つのデータ入力９０を含む。１つの例では、Ｐは１１に等しい（Ｐ＝１１）。デジタル入力値ＥＲＲは、補間される信号パルスＣＫｉｎの切り替わりの実際の時点と、例えば、信号の平均周期によって決定される（特に、信号ＣＫｉｎが位相アキュムレータによって発生されたとき）補間される出力信号ＣＫｏｕｔの切り替わりの所望の時点の間の時間差を表わしている。言いかえれば、デジタル入力値ＥＲＲは、その平均周波数１／ＴＣＫｉｎに対する信号ＣＫｉｎの個々の位相シフトを表わしている。この例においては、このデジタル入力値は、１／ＴＣＫｉｎに実質的に等しい周波数で連続的に入力される。それらはレジスターＲＥＧに格納される。
【００６３】
デジタル入力値の最上位Ｑ個ビット（ここで、Ｑは厳密にはＰよりも小さい）をＭＳＢで表わす。１つの例において、Ｑは３に等しい（Ｑ＝３）。同様に、前記デジタル入力値の最下位の（Ｐ−Ｑ）個のビットをＬＳＢと表わす。この例において、Ｐ−Ｑは８に等しい（Ｐ−Ｑ＝８）。このＭＳＢビットは、前述の時間差の概算値を符号化し、このＬＳＢビットは、この差の値を特定する加算値を符号化する。
【００６４】
変形例として、補間器１４２は、入力９０の代わりに２個の入力を含み、１つはＰ個のＭＳＢビットを入力し、他方は（Ｐ−Ｑ）個のＬＳＢビットを入力する。したがって、レジスターＲＥＧは省略できる。
【００６５】
補間器１４２は、Ｎ１個（ここで、Ｎ１は厳密に１よりも大きい整数）の第１の可変位相シフト回路をさらに含む。１つの例において、Ｎ１は８に等しい（Ｎ１＝８）。これらの８個の可変位相シフト回路１〜８は同一である。例えば、それらは、図５に関して以前に説明した典型的な実施形態に一致する。それらの各々は、同期発振器と、基準信号Ｃｌｋの周波数１／Ｔｃｋをもつ入力信号を発振器同期信号として入力する入力Ａと、制御入力Ｃと、発振器出力信号を出力する出力Ｂを含む。発振器出力信号は、制御入力Ｃで入力された制御信号によって位相がシフトされた、入力Ａで入力された信号に対応する。これらのＮ１個の可変位相シフト回路のそれぞれの入力Ａによって入力された入力信号は、基準信号Ｃｌｋの周波数１／Ｔｃｋを持つ。さらに、これら入力信号は、３６０°／Ｎ１だけ、つまり、例では４５°（ここで、Ｎ１＝８）だけ一度に２つ位相がシフトされる。
【００６６】
補間器１４２は、Ｎ１個の可変位相シフト回路１〜８のそれぞれの出力Ｂに接続されたＮ１個の入力と、出力信号ＣＫｏｕｔを出力する、補間器１４２の出力３０に接続された出力と、ＱビットのＭＳＢビットを入力する少なくともＱ個の制御入力とを有するマルチプレクサーＭＵＸをさらに含む。このマルチプレクサーＭＵＸは、制御モジュール８０の出力８３によって出力されて補間器１４２の入力９１で入力された信号ＥＮによってアクティブにされる。マルチプレクサーＭＵＸが信号ＥＮによって（例えば、ＥＮがハイの論理レベルであるとき）アクティブにされると、マルチプレクサーＭＵＸは、前記ＱビットのＭＳＢビットの値に基づいて、Ｎ１個の回路１〜８のそれぞれの出力Ｂによって出力されたＮ１個の信号のうち１個を選択する機能を持つ。このようにして選択された信号は、補間器の出力３０に出力される。信号ＥＮは、出力信号ＣＫｏｕｔの周波数を基準信号Ｃｌｋの周波数に対して変更するためにマルチプレクサーＭＵＸをアクティブ／インアクティブにするのに使用される。
【００６７】
補間器１４２は、それぞれ（Ｐ−Ｑ）ビットのＬＳＢビットを入力する（Ｐ−Ｑ）個の入力と、前記（Ｐ−Ｑ）ビットの値に基づいてアナログの位相シフト訂正信号Ｉｓ２を出力する出力を有するＤ／ＡコンバータＤＡＣ（ここでは、８ビットコンバータ）をさらに含むのが好ましい。この位相シフト訂正信号Ｉｓ２は、それが、実際に必要な、位相の値が、出力がマルチプレクサーＭＵＸによって選択され可変位相シフト回路の出力の信号に与えられるのを可能にするので、位相補間を改善するために使用される。言いかえれば、回路１〜８の１個の回路の出力は、信号ＣＫｉｎの位相シフトの概算値（ＭＳＢビットによって与えられた）に基づいて選択され、また、この回路によってもたらされた位相シフトは、この概算値と信号ＣＫｉｎの位相シフトの実際値（デジタル入力値のＰビットによって与えられた）の差の関数（ＬＳＢビットによって与えられた）として訂正信号Ｉｓ２によって調節される。
【００６８】
この位相シフト訂正信号Ｉｓ２はＮ１個の可変位相シフト回路１〜８のそれぞれの制御入力Ｃに出力することができる。事実、これらの回路の唯１個の回路の出力は、出力信号ＣＫｏｕｔを生成するためにマルチプレクサーＭＵＸによって選択される。しかしながら、制御信号を修正する際の位相の獲得速度を上げるために、他の可変位相シフト回路にゼロ位相シフト訂正信号に対応する位相シフト値を残すことが望ましい。
【００６９】
このため、補間器１４２は、位相シフト訂正信号Ｉｓ２を入力する入力と、Ｎ１個の可変位相シフト回路１〜８の制御入力Ｃにそれぞれ接続された少なくともＮ１個の出力と、ＱビットのＭＳＢビットを入力する少なくともＱ個の制御入力とを有するデマルチプレクサーＤＥＭＵＸを含むのが好ましい。このデマルチプレクサーＤＭＵＸは、ＱビットのＭＳＢビットの値に基づいて、前記入力に接続された前記Ｎ１個の出力のいくつかを選択する機能を有する。言いかえれば、デマルチプレクサーＤＥＭＵＸは、位相シフト訂正信号Ｉｓ２を、ＱビットのＭＳＢビットの値に基づいて、可変位相シフト回路１〜８の唯１個の回路の制御入力Ｃの方へ出力する。
【００７０】
可変位相シフト回路１〜８の入力に出力されるＮ１個の信号を発生するために、位相補間器１４２は多相クロック発生器１００をさらに含んでいてもよい。そのような発生器は、Ｎ１個の第１の可変位相シフト回路１〜８と同一のＮ１個の第２の可変位相シフト回路９〜１６を含むのが好ましい。これらの回路９〜１６は、それぞれの入力Ａと出力Ｂを介して直列に接続されている。これらのＮ１個の第２の可変位相シフト回路の最初の回路９の入力は入力信号ＣＫｉｎを入力する。
【００７１】
勿論、代りにあるいは他の位相シフト素子、例えば、インバーターまたは任意の遅延をもたらす素子をＮ１個の第２の可変位相シフト回路の代わりに使用することができるであろう。しかしながら、ここで意図された例は、コンバータＤＡＣを較正する基準値を出力するので、有利なことをさらに考察する。
【００７２】
発生器１００は、基準信号Ｃｌｋを入力する第１の入力と、Ｎ１個の第２の可変位相シフト回路９〜１６の最後の回路１６の出力に接続された第２の入力と、出力とを有する位相比較器ＰＣ１も含む。
【００７３】
発生器１００は、位相比較器ＰＣ１の出力に接続された入力と、出力とを有するローパスフィルタＬＰ１も含む。
【００７４】
最後に、発生器１００は、ローパスフィルタＬＰ１の出力に接続された入力と、回路９〜１６のそれぞれの制御入力Ｃに入力される較正信号Ｉｃ４５を出力する少なくとも１個の出力とを有する適応モジュールＴＣ１を含む。好ましい実施形態の典型例の場合のように、回路９〜１６の制御入力Ｃが制御電流を入力するようになっているとき、モジュールＴＣ１はトランスコンダクタンスである。したがって、モジュールＴＣ１は、Ｎ１個の同一のアナログ較正信号Ｉｃ４５をそれぞれが出力する少なくともＮ１個の第１の出力を含む。これらの出力は、信号Ｉｃ４５の１個を出力するために、Ｎ１個の第２の可変位相シフト回路９〜１６のそれぞれの制御入力Ｃに接続されている。
【００７５】
言いかえれば、発生器１００は、遅延要素が本発明の第１の態様による可変位相シフト回路である遅延ロックループ（ＤＬＬ）である。
【００７６】
コンバータＤＡＣは、８ビットのＬＳＢビットによって決定された値０および値２５６に対し、コンバータＤＡＣが出力する位相シフト補正電流Ｉｓ２のＩｍｉｎとＩｍａｘの値を制御するように較正されなければならない。ＩｍｉｎとＩｍａｘのこれらの値は、コンバータＤＡＣの応答限界を決定する。直線的な特性を有するコンバータの場合のこの応答が図９のグラフに示されている。直線性を有するＤ／Ａコンバータが好ましいことに注意すべきであるが、しかし全くそれに限定されるものではない。非線形の特性は、修正されるべきジッタの特性および／または使用される可変位相シフト回路の応答勾配を考慮すると、補間器のある用途に、より適しているかもしれない。
【００７７】
コンバータＤＡＣの較正は、位相シフトΔφの２個の異なる指定された値それぞれに対する２個の基準値、すなわち、使用された回路１〜８のような可変位相シフト回路の制御入力Ｃに印加される制御電流の２個の値がわかっていることが必要である。位相シフトΔφのこれらの２個の値は、電流Ｉｓの前述のＩｍｉｎおよびＩｍａｘの値に直接対応しているのが好ましい。但し、これはどうしてもそれでなくてはならないということではない。事実、ＩｍｉｎおよびＩｍａｘの値は、任意の少なくとも２個の基準値から推定することができる。また、基準値は、使用される可変位相シフト回路の応答曲線の線形部分に属するのが好ましい。したがって、補間器の構造はより簡単になる。
【００７８】
有利なことに、多相クロック信号発生器１００は、上記の好ましい例で具体化されたように、すでにそのような基準値を出力する利点を有する。発生器１００の適応モジュールＴＣ１の出力によって生成された較正信号Ｉｃ４５が、回路９〜１６の入力Ａにおける信号に対する出力Ｂにおける信号の、−４５°に等しい位相シフトΔφを生成することがわかっている。したがって、必要な２個の基準値のうち容易に使用できる１個が既に得られている。
【００７９】
したがって、多相クロック発生器１００の適応モジュールＴＣ１は、発生したＮ１個の他の較正信号Ｉｃ４５と同一の（Ｎ１＋１）番目の較正信号Ｉｃ４５を出力する（Ｎ１＋１）番目の出力を含む。この（Ｎ１＋１）番目の出力は、ＤＡＣの較正のための第１の基準値をＤＡＣに出力するためにコンバータＤＡＣに接続されている。
【００８０】
言いかえれば、発生器１００はコンバータＤＡＣを較正するための第１の較正信号Ｉｃ４５を発生する第１の較正手段の機能も有する。
【００８１】
多相クロック信号発生器１００が異なって製造された場合（例えば、フェーズロックループのために、またはインバーターを遅延回路として有するＤＬＬによって）、コンバータＤＡＣを較正するのに必要な較正信号Ｉｃ４５を得る、発生器１００と同じ特性を持つ較正手段を特別に設けてもよいことに注意すべきである。
【００８２】
コンバータＤＡＣを較正するための第２の基準値を得るために、本発明による位相補間器は、Ｎ２個（ここで、Ｎ２は整数）の第３の可変位相シフト回路を備える第２の較正手段２００をさらに含んでいてもよい。例えば、Ｎ２は４に等しい（Ｎ２＝４）。これらの４個の可変位相シフト回路１７〜２０は、Ｎ１個の第１の可変位相シフト回路１〜８と同一である。したがって、それらは発生器１００のＮ１個の第２の可変位相シフト回路９〜１６とも同一である。さらに、それらは、それぞれの入力Ａと出力Ｂを介して直列に接続され、これらＮ２個の第３の可変位相シフト回路の最初の回路１７の入力は基準信号Ｃｌｋを入力する。
【００８３】
第２の較正手段２００は、基準信号Ｃｌｋを入力する第１の入力と、Ｎ２個の第３の可変位相シフト回路の最後の回路２０の１個の出力に接続された第２の入力と、出力とを有する位相比較器ＰＣ２も含む。
【００８４】
第２の較正手段２００は、位相比較器ＰＣ２の出力に接続された入力と、出力とを有するローパスフィルタＬＰ２も含む。
【００８５】
最後に、第２の較正手段２００はローパスフィルタＬＰ２の出力に接続された入力と、回路１７〜２０の位相シフト制御入力Ｃに印加され、さらに、コンバータＤＡＣの較正のためにＤＡＣに出力されるアナログ較正信号Ｉｃ９０を出力する少なくとも１個の出力とを有する、発生器１００のモジュールＴＣ１と同じ特性を持つ適応モジュールＴＣ２も含む。これらの入力Ｃは、電流を制御信号として入力するのに適しているので、モジュールＴＣ２は、各々が同一のアナログ較正信号Ｉｃ９０を供給する（Ｎ２＋１）個の出力を含んでもよい。これらの入力のうちのＮ２個は、（Ｎ２＋１）個の信号Ｉｃ９０のＮ２個の信号中の各１個を出力する、Ｎ２個の第２の可変位相シフト回路１７〜２０のそれぞれの制御入力Ｃに接続されている。最後の出力はコンバータＤＡＣに接続されて（この接続は、好ましい実施形態に対応していないので、図８では破線として示されている）コンバータＤＡＣにそれを較正するための第２の基準値を与えるために、（Ｎ２＋１）個の信号Ｉｃ９０の（Ｎ２＋１）番目を出力する。
【００８６】
言いかえれば、較正手段２００は、遅延要素が本発明の第１のの態様による可変位相シフト回路である遅延ロックループ（ＤＬＬ）である。較正信号Ｉｃ９０は、そのような可変位相シフト回路の制御入力Ｃに印加されると、−９０°の位相シフトを発生する。
【００８７】
位相補間器の好ましい実施形態において、信号Ｉｃ９０は、コンバータＤＡＣに接続されていない。第２の基準値が位相シフト補正電流Ｉｓ２のゼロ値と、−９０°に等しい位相シフトΔφの値とに対応していることを考慮すべきであろう。したがって、ＬＳＢビットのゼロ値が位相シフト訂正信号Ｉｓ２に対するゼロ値を与える、すなわち、コンバータ応答（図９）が起点（Ｉｍｉｎ＝０）を通過する、最も単純な可能なＤ−Ａコンバータを使用することができる。
【００８８】
この好ましい実施形態（図８の実線で示す実施形態に対応する）において、適応モジュールＴＣ２は、
Ｎ２個の信号Ｉｃ９０がＮ２個の第２の可変位相シフト回路１７〜２０のそれぞれの制御入力Ｃに印加され、
Ｎ１個の他の信号Ｉｃ９０が多相クロック発生器１００のＮ１個の第２の可変位相シフト回路９〜１６のそれぞれの制御入力Ｃに印加され、
Ｎ１個の他の信号Ｉｃ９０がＮ１個の第１の可変位相シフト回路１〜８のそれぞれの制御入力Ｃに印加される、
（Ｎ２＋２×Ｎ１）個の同一の較正信号Ｉｃ９０をそれぞれ出力する（Ｎ２＋２×Ｎ１）個の出力を含む。
【００８９】
現在の説明で考慮されている例では、数（Ｎ２＋２×Ｎ１）は２０に等しい（Ｎ２＋２×Ｎ１＝２０）。可変位相シフト回路１〜２０のそれぞれの制御入力Ｃに較正信号Ｉｃ９０を印加することは（さらに、回路１〜８のいかなる位相補正信号Ｉｓ２もないので）、シリコンおよび／または温度に関連した現象に基づいた製造方法から生ずる、電流Ｉｏ、コンデンサーＣ１、および電圧Ｖｂｅの値のばらつきにもかかわらず、これらの回路の各々が−９０°に厳密に等しい位相シフトΔφを有することを確実にする。このため、この場合、コンバータＤＡＣに較正信号Ｉｃ９０を出力する必要はない。事実、位相補正信号Ｉｓ２のゼロ値に対して、回路１〜８の位相シフトΔφは、確かに−９０°に等しいことが確実になる。
【００９０】
信号Ｉｃ９０は、回路９〜１６の制御入力Ｃにおける信号Ｉｃ４５に加算され（これらの回路では、Ｉｓ＝Ｉｃ９０＋Ｉｃ４５）、その結果これらの回路の位相シフトΔφに対するそれぞれの作用が一緒に加算されることに注意すべきである。同様に、信号Ｉｃ９０は、回路１〜８の制御入力Ｃにおける位相シフト訂正信号Ｉｓ２に加算され（これらの回路では、Ｉｓ＝Ｉｃ９０＋Ｉｓ２）、その結果、これらの回路の位相シフトΔφに対するそれぞれの作用が互いに加算される。
【００９１】
可変位相シフト回路１〜８の、位相シフト訂正信号Ｉｓ２の関数としての応答が既に解析されて、図６のグラフに示されている。回路１〜８は、０と２５６にそれぞれ等しいＬＳＢビットの値に対する、−９０°と−４５°に等しい位相シフトΔφ値間のそれらの特性の一部分に使用されている。
【００９２】
図１０は、回路９〜１６の出力における信号のみならず、いかなる位相シフト訂正信号Ｉｓ２もない場合（すなわち、信号Ｉｓ２がゼロになるためＬＳＢ＝０）の、回路１〜８の出力信号の、基準信号Ｃｌｋに対する位相シフトを示している。この図において、回路１〜１６の、基準としてとられた信号位相Ｃｌｋに対する位相は、Ｐ１〜Ｐ１６でそれぞれ示されている。回路１〜１６の各々は構成上、その入力Ａとその出力Ｂ間に−９０°の位相シフトを発生する。さらに、回路９〜１６の各々は、発生器１００のＤＬＬ内のその位置のために、その入力Ａとその出力Ｂ間に＋４５°の位相シフトを発生する。このように、実際上、回路９〜１６の各々は、その入力Ａとその出力Ｂ間に−９０°＋４５°＝−４５°の位相シフトを発生する。これは、位相Ｐ９は−４５°に等しく（すなわち３１５°モジューロ３６０°）、位相Ｐ１０は−９０°に等しい（すなわち２７０°モジューロ３６０°）等を意味する。これは、位相Ｐ１は−９０°＋４５°−９０°＝−２３５°に等しく（すなわち２２５°モジューロ３６０°）、位相Ｐ２は−１８０に等しい（すなわち１８０°モジューロ３６０°）等をも意味する。
【００９３】
補間器１４２の動作の例として、入力８０で入力されたデジタル入力値によって示され、そして基準信号Ｃｌｋの周期Ｔｃｋに対して決定される、補間される信号ＣＫｉｎのパルスの切り替わりの実際の時点と、出力信号ＣＫｏｕｔの切り替わりの所望の時点の差が、基準信号Ｃｌｋの周波数１／Ｔｃｋに対するＣＫｉｎ信号の各位相シフト１２０°に一致すると仮定する。したがって、ＭＳＢビットは、入力信号が基準信号Ｃ１ｋに対して、前記個々の位相シフトに最も近い（より低い値）９０°（すなわち−２７０°モジューロ３６０°）の位相シフトを有する可変位相シフト回路４の出力Ｂによって出力された信号を、マルチプレクサーＭＵＸに選択させる値を有する。さらに、ＭＳＢビットは、デマルチプレクサーＤＥＭＵＸに位相シフト訂正信号Ｉｓ２を回路４の制御入力Ｃの方へ出力させる。最後に、ＬＳＢビットは、コンバータＤＡＣによって発生された位相シフト訂正信号Ｉｓ２を、回路４の出力信号のこの回路の入力信号に対する位相シフトΔφである、３０°の他の位相シフトδφ（図１０に矢印で示されている）に加算させる値を有する。事実、訂正信号１ｓ２が回路４に−３０°の位相のシフト代わりに−６０°の位相シフトを導かせるので、訂正信号Ｉｓ２は、−３０°の位相シフトを減算する。
【００９４】
位相補間器１４２の出力信号は図１１のタイミング図に示されている。この図からわかるように、ジッタが除去されている。パルス群は、切り替わりの所望の時点と同相の、ここでは周期Ｔｃｋ（垂直の矢印）によって決定される切り替わり時点を有している。
【００９５】
図１２は適応モジュールＴＣ１およびＴＣ２の実施形態を示している。
【００９６】
この適応モジュールは、入力Ｅと、ｍ個の出力Ｓ１〜Ｓｍ（ここで、ｍは整数）を含むトランスコンダクタンスである。例えば、発生器１００のモジュールＴＣ１では、数ｍは９に等しい。同様に、較正手段２００のモジュールＴＣ２の場合には、数ｍは２０に等しい。
【００９７】
このモジュールは、ＮＭＯＳトランジスタであるＭＯＳトランジスタＭ１３とＭＯＳトランジスタＭ１４を有する差動対を含む。トランジスタＭ１３の制御グリッドＧは入力Ｅに接続されている。トランジスタＭ１４の制御グリッドＧは基準電圧Ｖｒｅｆを入力する。トランジスタＭ１３およびＭ１４のソースＳは互いに、かつ電流源ＳＣ７を介して接地に接続されている。電流源ＳＣ７は電流Ｉ２を出力する。トランジスタＭ１３のドレインＤは、ダイオードとして構成されたトランジスタＭ１５を介して正電源端子１０に接続されてい。同様に、トランジスタＭ１４のドレインＤは、ダイオードＭ１６として構成されたＭＯＳトランジスタを介して端子１０に接続されている。トランジスタＭ１５およびＭ１６はＰＭＯＳトランジスタで、それらのソースＳは端子１０に接続され、それらのドレインＤはトランジスタＭ１３およびＭ１４のそれぞれのドレインＤに接続され、それらの制御グリッドＧは、それぞれのドレインＤに接続されている。トランジスタＭ１５は、トランジスタＭ１７およびトランジスタＭ１８を有する電流ミラーとして構成されている。トランジスタＭ１７およびＭ１８は端子１０と接地Ｇｎｄ間に直列に接続されている。トランジスタＭ１７は、ソースＳが端子１０に接続され、グリッドＧがトランジスタＭ１５のグリッドＧに接続されたＰＭＯＳトランジスタである。トランジスタＭ１８は、ソースＳが接地Ｇｎｄに接続され、ドレインＤがトランジスタＭ１７のドレインＤに接続され、制御グリッドＧがドレインＤに接続されたＮＭＯＳトランジスタである。
【００９８】
適応回路は、ｍ個の出力段Ｄ１〜Ｄｍをさらに含む。各出力段Ｄ１〜Ｄｍは、端子１０と接地Ｇｎｄ間に直列に接続された第１のトランジスタ（それぞれ、ＭＰ１〜ＭＰｍ）と第２のトランジスタ（それぞれ、ＭＮ１〜ＭＮｍ）を含む。トランジスタＭＰ１〜ＭＰｍは、ソースＳが端子１０に接続され、ドレインが適応回路の出力Ｓ１〜Ｓｍにそれぞれ接続されたＰＭＯＳトランジスタである。トランジスタＭＮ１〜ＭＮｍは、ソースＳが接地Ｇｎｄに接続され、ドレインＤが適応回路の出力Ｓ１〜Ｓｍにそれぞれ接続されたＮＭＯＳトランジスタである。また、トランジスタＭＰ１〜ＭＰｍの共通制御グリッドＧはトランジスタＭ１６の制御グリッドに接続されている。さらに、トランジスタＭＮ１〜ＭＮｍの共通制御グリッドＧはトランジスタＭ１８の制御グリッドＧに接続されている。
【００９９】
この適応モジュールの動作は、次のとおりである。入力Ｅは、ローパスフィルタＬＰ１（モジュールＴＣ１用）またはローパスフィルタＬＰ２（モジュールＴＣ２用）の出力によって出力された信号を入力する。この信号に対応する電圧と、差動対のトランジスタＭ１３およびＭ１４のそれぞれのグリッドに印加された電圧Ｖｒｅｆの差に基づいて、電流Ｉｃ１およびＩｃ２が、Ｉｃ１＋Ｉｃ２＝Ｉ２の式を満足するように、前記差動対の２本の岐路に発生する。トランジスタＭ１５、Ｍ１７、Ｍ１８とＭＮ１〜ＭＮｍは電流ミラーとして構成されているので、電流Ｉｃ１は、トランジスタＭＮ１〜ＭＮｍのドレインＤに存在する。同様に、トランジスタＭ１６とＭＰ１〜ＭＰｍは電流ミラーとして構成されているので、電流Ｉｃ２はトランジスタＭＰ１〜ＭＰｍのドレインＤに存在する。したがって、出力Ｓ１〜Ｓｍは、電流Ｉｃ１とＩｃ２の差に対応する電流を出力する。この電流は、モジュールＴｃ１用の較正電流Ｉｃ４５とモジュールＴｃ２用の較正電流Ｉｃ９０に対応する制御電流である。
【０１００】
本発明によるよる位相補間器は、デジタル周波数合成の分野で用いられる。
【０１０１】
図１３は、本発明の第２の態様による位相補間器１４２と、図８に示した実施形態の典型的な例に関して上に説明した回路のような、関連する制御回路８０を備えたデジタル周波数合成器１４０の第１の実施形態を示している。
【０１０２】
合成器のこの第１の典型的な実施形態は「１ビット」直接周波数合成器である。この合成器は位相アキュムレータ１４１を含んでいる。この位相アキュムレータ１４１は、第１の入力に他の増分ｐ（ここで、ｐは整数）を入力するｎビットの加算器（ここで、ｎは整数）である加算器ＡＤＤを含む。、加算器ＡＤＤの出力値は、ＤラッチからなるレジスターＲに格納され、レジスターＲから出力が加算器ＡＤＤの第２の入力にループされる。レジスターＲは、クロック信号Ｃｌｋによってアクティブにされる。
【０１０３】
アキュムレータ１４１の動作は、次のとおりである。クロック信号Ｃｌｋの各立ち上がりエッジで、加算器ＡＤＤは値ｐだけ増分される。加算結果が加算器の容量（２ｎに等しい）よりも大きくなると、「オーバーフロービット」と呼ばれるビットがレジスターＲの第２の出力に発生する。そして、この加算（モジューロ２ｎ）の結果が次の加算サイクルの開始値となる。位相アキュムレータ１４１の出力信号はレジスターＲの前記の第２の出力によって発生させられ、オーバーフロービットの各発生に対応した連続したパルス群で構成される。ｐとｎが３に等しい場合、この出力信号は、図７のタイミング図に示された信号ＣＫｉｎである。信号のＣＫｉｎの周波数Ｆｉｎは次の式で与えられる。
【０１０４】
Ｆｉｎ＝（ｐ／２ｎ）Ｆｃｌｋ
ここで、Ｆｃｌｋは、クロック信号Ｃｌｋの周波数である。前述したように、この信号は、ジッタの影響を受け、このジッタは位相補間器を使用して除去できる。
【０１０５】
したがって、本発明によれば、合成器１４０は、前述の信号ＣＫｉｎから、例えば、図１１のタイミング図に示された信号ＣＫｏｕｔである出力信号ＣＫｏｕｔを生成する位相補間器１４２を含む。
【０１０６】
信号ＣＫｉｎは、この目的のためにモジュール８０の入力８１に入力される。モジュール８０は位相補間器１４２に値ＥＲＲと信号ＥＮを出力する。
【０１０７】
位相補間器１４２の入力９２は、位相アキュムレータ１４１を調整するのに使用されるのと同じクロック信号Ｃｌｋを入力することがわかる。
【０１０８】
本発明により、出力信号ＣＫｏｕｔは、位相アキュムレータ１４１によって発生されたスプリアス周波数が位相補間器１４２のために強く減衰させられるので、特に純粋なスペクトルを有している。位相補間器１４２は、例えば、図８に関連して上に説明した実施形態に従って作られる。
【０１０９】
図１４は、デジタル周波数合成器１５０の他の例を概略的に示しており、図１３中と同じ要素は同じ参照番号で示されている。この例はフィードバック手段を含んでいるので、当業者の専門用語ではいわゆる間接合成器である。
【０１１０】
合成器１５０は、フェーズロックループ１５１（すなわちＰＬＬ）を含んでいる。合成器１５０は、第１の入力でクロック信号Ｃｌｋを入力する位相比較器１４５を含み、位相比較器１４５の出力は、ローパスフィルタ１４６を介して電圧制御発振器１４７（すなわちＶＣＯ）の制御入力に接続されている。発振器１４７の出力は合成器１５０の出力信号Ｓｃｈを出力する。発振器１４７は、比が可変の周波数分割器１４８を介して、位相比較器１４５の第２の入力に接続されている。
【０１１１】
合成器１５０は、クロック信号Ｃｌｋの立ち上がりエッジで制御される、上に説明したような位相アキュムレータ１４１も含んでいる。
【０１１２】
本発明によれば、合成器１５０は、図８に関連して上に説明したような、位相補間器１４２と、これと関連する制御回路８０も含んでいる。モジュール８０は、位相アキュムレータ１４１によって生成された信号ＣＫｉｎを入力に入力し、位相値ＥＲＲおよび信号ＥＮを補間器１４２に出力する。位相補間器１４２は、出力から信号Ｃｋｏｕｔを出力する。位相補間器１４２が、位相アキュムレータ１４１を調整するクロック信号Ｃｌｋをその入力９２で入力することに注意すべきである。
【０１１３】
信号ＣＫｏｕｔは、周波数分割器１４８の分割比制御入力に印加される。分割比は、例えば、信号ＣＫｏｕｔの第１の値に対してはＮに等しく、信号ＣＫｏｕｔの第２の値に対してはＮ＋１に等しい（ここで、Ｎは整数）。この用途においても、位相補間器１４２は、信号ＣＫｉｎから位相アキュムレータ１４１によって引き起こされ、そうでない場合は、合成器出力信号Ｓｃｈのスペクトル中に存在するであろうスプリアス周波数を除去する機能を有する。
【０１１４】
図１５はデジタル周波数合成器１６０の他の例を概略的に示しており、図１３および図１４中と同一の要素には同一の参照番号が付けられている。この他の例も間接合成器である。
【０１１５】
この合成器は、第１の入力が、Ｒｅｆで表わされた入力信号を入力する位相比較器１６５を有するＰＬＬ基準１６１を含んでいる。比較器１６５の出力は、ローパスフィルタ１６６を介して、ＶＣＯ１６７の制御入力に接続されている。発振器１６７の出力は合成器の出力信号Ｓｃｈを出力する。
【０１１６】
Ｎ分割の周波数分割器（ここで、Ｎは指定された整数）は、信号Ｓｃｈを入力として入力し、クロック信号Ｃｌｋを出力として出力する。信号Ｃｌｋは、位相アキュムレータ１４１を調整し、位相補間器１４２の入力９２にも出力される。位相アキュムレータ１４１によって出力された信号ＣＫｉｎは、モジュール８０の入力８１に入力される。モジュール８０の出力８２および８３は、値ＥＲＲおよび信号ＥＮをそれぞれ位相補間器１４２の入力９０および９１に出力する。
【０１１７】
位相補間器の出力３０は、位相比較器１６５の第２の入力に印加される信号ＣＫｏｕｔを出力する。
【０１１８】
ここでも、再び、位相補間器１４２は、合成器出力における信号Ｓｃｈ中のスプリアス周波数を除去するために使用される。
【図面の簡単な説明】
【図１】従来の同期発振器を記号で示した図である。
【図２】同期発振器の入力信号周波数に対する出力信号の周波数変化を示すグラフである。
【図３】同期周波数と発振器の自走発振周波数の間の差の関数としての、同期発振器の入力信号に対する出力信号の位相シフトを示すグラフである。
【図４】本発明による可変位相シフト回路を記号で示す図である。
【図５】本発明による可変位相シフト回路の実施形態の詳細な図である。
【図６】図５の可変位相シフト回路の入力信号に対する出力信号位相シフトを示すグラフである。
【図７】ジッタ（補間される信号）によって影響を受けた信号のタイミング図である。
【図８】本発明による位相補間器の実施形態を示す図である。
【図９】Ｄ／Ａコンバータの特性を示すグラフである。
【図１０】図８の位相補間器で使用される８個の可変位相シフト回路の位相ポジショニングを示す図である。
【図１１】図８の位相補間器の出力信号のタイミング図である。
【図１２】図８の位相補間器に使用されるトランスコンダクタンスの一例を示す詳細な図である。
【図１３】本発明によるデジタル周波数合成器の第１の例の概略的な図である。
【図１４】本発明によるデジタル周波数合成器の第２の例の概略的な図である。
【図１５】本発明によるデジタル周波数合成器の第３の例の概略的な図である。
【符号の説明】
１〜８　　可変位相シフト回路
９〜２０　可変位相シフト回路
３０　　　出力
４０　　　可変位相シフト回路
８０　　　制御モジュール
８１　　　入力
８２　　　出力
８３　　　出力
９０　　　入力
９１　　　入力
９２　　　信号入力
１００　　非安定マルチバイブレータ回路
１０１　　分岐
１０２　　分岐
１１３　　電流ミラー
１４０　　ディジタル周波数合成器
１４１　　位相アキュームレータ
１４２　　位相補間器
１４５　　位相比較器
１４６　　ローパスフィルタ
１４７　　電圧制御発振器
１４８　　周波数分割器
１５０　　ディジタル周波数合成器
１５１　　フェーズロックループ
１６１　　ＰＬＬレファレンス
１６５　　位相比較器
１６６　　ローパスフィルタ
１６７　　発振器
２００　　較正手段
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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