(57)【要約】【課題】ロジック回路部の層間絶縁膜の厚さを薄くすることができ、製造工程を削減して工期を短縮することができるＤＲＡＭとロジック回路とが混載された半導体装置におけるＤＲＡＭキャパシタ及びその形成方法を提供する。【解決手段】ロジック回路及びメモリのトランジスタ部１の上部に形成された複数の層間絶縁膜２〜４と、所定の層間絶縁膜に形成されたメモリのキャパシタ１１と、キャパシタの下部電極１１Ａをメモリのトランジスタ部に接続するコンタクトプラグ１０と、キャパシタの上部電極１１Ｃをセルプレート層１３に接続するコンタクトプラグ１２と、所定の層間絶縁膜にキャパシタと同じ厚さで形成された配線層２４を含み、複数の層間絶縁膜に形成されたロジック回路の配線層２３、２５と、各層間絶縁膜に形成され、各配線層をロジック回路のトランジスタ部に接続するコンタクトプラグ２０〜２２とを備えた構成とする。【選択図】        図１
2004260042.tif 000002
【特許請求の範囲】
【請求項１】
複数の配線層を有するロジック回路とメモリとが混載された半導体装置において、上記ロジック回路及びメモリのトランジスタ部の上部に形成された複数の層間絶縁膜と、所定の層間絶縁膜に形成された上記メモリのキャパシタと、上記キャパシタの下部電極を上記メモリのトランジスタ部に接続するコンタクトプラグと、上記キャパシタの上部電極をセルプレート層に接続するコンタクトプラグと、上記所定の層間絶縁膜に上記キャパシタと同じ厚さで形成された配線層を含み、複数の層間絶縁膜に形成された上記ロジック回路の配線層と、各層間絶縁膜に形成され、上記各配線層を上記ロジック回路のトランジスタ部に接続するコンタクトプラグとを備えたことを特徴とするメモリとロジック回路とが混載された半導体装置。
【請求項２】
上記メモリのキャパシタを複数形成し、それぞれが異なる層間絶縁膜に形成されると共に、上記キャパシタが形成された各層間絶縁膜にロジック回路の配線層を上記キャパシタと同じ厚さで形成することを特徴とする請求項１記載のメモリとロジック回路とが混載された半導体装置。
【請求項３】
上記メモリのキャパシタを円筒形に形成することを特徴とする請求項１または請求項２記載のメモリとロジック回路とが混載された半導体装置。
【請求項４】
複数の配線層を有するロジック回路とメモリとが混載された半導体装置において、上記メモリとロジック回路に、それぞれコンタクトプラグを形成する工程と、上記各コンタクトプラグの上に絶縁膜を形成し、上記絶縁膜の各コンタクトプラグ上に溝を形成する工程と、上記各溝にキャパシタの下部電極構成用導電膜と、この下部電極構成用導電膜上に設けられる誘電体層と、この誘電体層上に設けられる上記キャパシタの上部電極構成用導電膜とを形成する工程と、ロジック回路における上記下部電極構成用導電膜、誘電体層及び上部電極構成用導電膜をエッチングする工程と、上記ロジック回路の溝及び上記メモリの上部電極構成用導電膜上に配線層を形成し、各溝以外の配線層をＣＭＰ研磨して除去する工程と、上記各溝の配線層の上部にコンタクトプラグを形成する工程とを有するメモリとロジック回路とが混載された半導体装置の製造方法。
【請求項５】
複数の配線層を有するロジック回路とメモリとが混載された半導体装置において、上記メモリとロジック回路の所定の層間絶縁膜に、それぞれコンタクトプラグを形成する工程と、上記層間絶縁膜の各コンタクトプラグ周辺をエッチングして上記コンタクトプラグが突出した溝を形成する工程と、上記各溝及び各溝内のコンタクトプラグの表面に、キャパシタの下部電極構成用導電膜と、この下部電極構成用導電膜上に設けられる誘電体層と、この誘電体層上に設けられる上記キャパシタの上部電極構成用導電膜とを形成する工程と、ロジック回路における上記下部電極構成用導電膜、誘電体層及び上部電極構成用導電膜をエッチングする工程と、上記ロジック回路の溝及びこの溝内に突出するコンタクトプラグ並びに上記メモリの上部電極構成用導電膜上に配線層を形成し、各溝以外の配線層をＣＭＰ研磨して除去する工程と、上記各溝の配線層の上部にコンタクトプラグを形成する工程とを有するメモリとロジック回路とが混載された半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、ＤＲＡＭ等のメモリとロジック回路とが混載された半導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
従来のＤＲＡＭとロジック回路とが混載された半導体装置においては、半導体基板にトランジスタ部を形成した後、トランジスタ部の上層においてＤＲＡＭセル部にコンケイブ構造のキャパシタを形成すると共に、上記キャパシタより上層部においてロジック回路部に配線層を形成していた。（例えば特許文献１参照）。
【０００３】
【特許文献１】
特開２００１−６８６４０号公報（段落０００２−０００９、図２０−２４）
【０００４】
【発明が解決しようとする課題】
従来のＤＲＡＭとロジック回路とが混載された半導体装置は以上のように構成され、ＤＲＡＭセル部のキャパシタがコンケイブ構造とされていたため、上記キャパシタと同層でロジック回路部に形成される層間絶縁膜の膜厚が厚くなり、コンタクトホールのアスペクト比の増加や開口不良が引き起こされるという問題点があった。また、ＤＲＡＭセル部のキャパシタを形成した後にロジック回路部の配線層を形成するため、製造工程が多くなり、製造工期が長期化するという問題点もあった。
【０００５】
この発明は、上記のような問題点を解消するためになされたもので、ロジック回路部の層間膜の厚さを薄くすることができ、製造工程を削減して工期を短縮することができるメモリとロジック回路とが混載された半導体装置及びその製造方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】
この発明に係るメモリとロジック回路とが混載された半導体装置は、複数の配線層を有するロジック回路とメモリとが混載された半導体装置において、上記ロジック回路及びメモリのトランジスタ部の上部に形成された複数の層間絶縁膜と、所定の層間絶縁膜に形成された上記メモリのキャパシタと、上記キャパシタの下部電極を上記メモリのトランジスタ部に接続するコンタクトプラグと、上記キャパシタの上部電極をセルプレート層に接続するコンタクトプラグと、上記所定の層間絶縁膜に上記キャパシタと同じ厚さで形成された配線層を含み、複数の層間絶縁膜に形成された上記ロジック回路の配線層と、各層間絶縁膜に形成され、上記各配線層を上記ロジック回路のトランジスタ部に接続するコンタクトプラグとを備えたものである。
【０００７】
【発明の実施の形態】
実施の形態１．
以下、この発明の実施の形態１の構成及び形成方法を図にもとづいて説明する。図１は、実施の形態１の構成を示す断面図であり、（Ａ）はＤＲＡＭセル部を示し、（Ｂ）はロジック回路部を示す。なお、この実施の形態は、ロジック回路部の第２配線層と同じ層間絶縁膜のＤＲＡＭセル部にキャパシタを形成する場合を例示している。また、図１のＸ部の拡大図を図２に示す。図２においても、（Ａ）はＤＲＡＭセル部を示し、（Ｂ）はロジック回路部を示す。
図１において、符号１で示す部分はトランジスタ部で、半導体基板上に拡散層、ゲート電極等が形成されるが、周知の構成であるため図示を省略している。
トランジスタ部１の上部には例えばシリコン酸化膜（ＳｉＯ２）からなる第１層間絶縁膜２、第２層間絶縁膜３及び第３層間絶縁膜４が順次形成されると共に、各層間絶縁膜には配線層及びＤＲＡＭキャパシタが形成される。即ち、ロジック回路部では、第１層間絶縁膜２の領域に銅（Ｃｕ）からなるコンタクトプラグ２０及び第１配線層２３が形成され、その下端はトランジスタ部１の図示しない拡散層に接続されている。また、第２層間絶縁膜３の領域に同じく銅（Ｃｕ）からなるコンタクトプラグ２１及び第２配線層２４が形成され、第３層間絶縁膜４の領域に同じく銅（Ｃｕ）からなるコンタクトプラグ２２及び第３配線層２５が形成される。これらの形成方法については後述する。
【０００８】
また、ＤＲＡＭセル部では、第１及び第２層間絶縁膜２、３の領域に跨って銅（Ｃｕ）からなるコンタクトプラグ１０が形成され、その下端はトランジスタ部１の図示しない拡散層に接続されている。また、第２層間絶縁膜３の領域にはコンタクトプラグ１０に連なってキャパシタ１１がロジック回路部の第２配線層２４と同層で同時に形成される。キャパシタ１１は図２（Ａ）に示すように、下部電極としてのストレージノード（ＳＮ部）を構成する例えばチタンナイトライド（ＴｉＮ）からなる導電膜１１Ａと、例えばタンタルオキサイド（Ｔａ２Ｏ３）からなる誘電体層１１Ｂと、上部電極を構成する例えばポリシリコンからなる導電膜１１Ｃとから構成されている。更に、第３層間絶縁膜４の領域には銅（Ｃｕ）からなるコンタクトプラグ１２を介してキャパシタ１１の導電膜１１Ｃに接続された銅（Ｃｕ）からなるセルプレート（ＣＰ層）１３が形成されている。
【０００９】
次に、ＤＲＡＭセル部のキャパシタ１１及びロジック回路部の配線層の形成方法について説明する。図３は、第２層間絶縁膜３の領域にキャパシタ１１を形成する場合の形成方法を工程順に例示する断面図で、（Ａ）はＤＲＡＭセル部を示し、（Ｂ）はロジック回路部を示す。
先ず、図３（ａ）に示すように、例えばＳｉＯ２からなる第２層間絶縁膜３の領域でＤＲＡＭセル部に銅（Ｃｕ）のコンタクトプラグ１０を形成すると共に、ロジック回路部に同じく銅（Ｃｕ）のコンタクトプラグ２１を形成し、その上に配線層と同じ膜厚の例えばＳｉＯ２からなる絶縁膜１４を形成する。次に、絶縁膜１４上に図示しないフォトレジストパターンを形成し、エッチングすることにより、図３（ｂ）に示すように、ＤＲＡＭセル部に溝１５を形成すると共に、ロジック回路部に溝２６を形成し、各溝及び絶縁膜１４の表面にキャパシタ１１の下部電極としてのストレージノード（ＳＮ部）を構成する導電膜１１Ａと、誘電体層（絶縁膜）１１Ｂと、上部電極を構成する導電膜１１Ｃを順次形成する。
【００１０】
その後、図３（ｃ）に示すように、導電膜１１Ｃの全表面にフォトレジストパターン１６を形成し、ロジック回路部のみエッチングして導電膜１１Ａ、誘電体層１１Ｂ、導電膜１１Ｃを除去する。この時、ロジック回路部の溝２６には周辺部に導電膜１１Ａ、誘電体層１１Ｂ、導電膜１１Ｃの一部が図示のように残存する。次に、フォトレジストパターン１６を除去した後、図３（ｄ）に示すように、第２配線層２４を形成するための銅（Ｃｕ）の層１７を形成し、ＣＭＰ研磨を行なうことにより、図３（ｅ）に示すような構成とする。即ち、ＤＲＡＭセル部のキャパシタ１１とロジック回路部の第２配線層２４が同じ層間絶縁膜３に同時に形成され、第２配線層２４はキャパシタ１１と同じ厚さに形成される。
その後、ＤＲＡＭセル部のコンタクトプラグ１２及びＣＰ層１３並びにロジック回路部のコンタクトプラグ２２及び第３配線層２５を上記と同様な手順によって形成することにより図１に示すような全体構成とすることができる。
【００１１】
実施の形態１は上記のように構成され、ＤＲＡＭセル部のキャパシタ１１をロジック回路部の配線層例えば２４と同じ層間絶縁膜に同時に形成するため、ロジック回路部における配線層間の層間絶縁膜例えば３を薄くすることができ、ロジック回路部で必要とする膜厚に設定することが可能となる。また、ＤＲＡＭセル部のキャパシタとロジック回路部の配線層とを同時に形成するため、製造工程も短縮され、製造工期も短縮することができる。
【００１２】
実施の形態２．
次に、この発明の実施の形態２を図にもとづいて説明する。図４は、実施の形態２の構成を示す断面図で、（Ａ）はＤＲＡＭセル部を示し、（Ｂ）はロジック回路部を示す。これらの図において、図１及び図２と同一または相当部分にはそれぞれ同一符号を付して説明を省略する。図１及び図２と異なる点は、ＤＲＡＭセル部において、キャパシタ１１を形成するコンタクトプラグ１０を２本形成し、一方のコンタクトプラグの第２配線層及び他方のコンタクトプラグの第３配線層にそれぞれキャパシタ１１を分散して形成するようにした点である。各キャパシタ及びロジック回路部の配線層の構成並びに形成方法は上述した実施の形態１と同様であるため説明を省略する。
この実施の形態は、ロジック回路部の配線層が５層以上（ＤＲＡＭビットライン（ＢＬ）層、ＤＲＡＭ  ＳＮ層、ＤＲＡＭ  ＣＰ層、ＤＲＡＭ第１配線層、ＤＲＡＭ第２配線層に相当）で形成される場合に適用することができる。
このような構成とすることにより、キャパシタの表面積を大きくすることができ、１キャパシタ当たりの容量を増加することができる。
【００１３】
実施の形態３．
次に、この発明の実施の形態３を図にもとづいて説明する。図５は、実施の形態３の構成を示す断面図で、（Ａ）はＤＲＡＭセル部を示し、（Ｂ）はロジック回路部を示す。これらの図において、図４と同一または相当部分にはそれぞれ同一符号を付して説明を省略する。図４と異なる点は、コンタクトプラグ１０を図３（ｂ）における溝１５に突出させ、キャパシタ１１を形成する導電膜１１Ａ、誘電体層１１Ｂ、導電膜１１Ｃを溝１５の周面、底面及び溝内に突出したコンタクトプラグ１０の周面にも形成するようにした点である。
【００１４】
図６は、この実施の形態の形成方法を工程順に示す断面図である。図５では、キャパシタ１１を第２配線層２４及び第３配線層２５に円筒形状に形成した構成を示しているが、図６は、説明を簡単にするため、一方のキャパシタである第２配線層のキャパシタとロジック回路部の第２配線層についてのみ示している。もちろん、他方のキャパシタも同様な手順によって形成される。なお、（Ａ）はＤＲＡＭセル部を示し、（Ｂ）はロジック回路部を示す。
【００１５】
先ず、図６（ａ）に示すように、ＤＲＡＭセル部に銅（Ｃｕ）のコンタクトプラグ１０を形成すると共に、ロジック回路部に同じく銅（Ｃｕ）のコンタクトプラグ２１を形成し、その上にフォトレジストパターン１８を形成した後、エッチングすることによりＤＲＡＭセル部に溝１５を形成し、ロジック回路部に溝２６を形成する。この時、コンタクトプラグ１０、２１は溝１５及び２６の中央部に突出する形となる。次に、図６（ｂ）に示すように、溝１５及び２６並びに各溝内に突出するコンタクトプラグ１０、２１の表面に、キャパシタ１１の下部電極としてのストレージノード（ＳＮ部）を構成する導電膜１１Ａ、誘電体層１１Ｂ、上部電極を構成する導電膜１１Ｃを順次形成する。その後、図６（ｃ）に示すように、導電膜１１Ｃの表面にフォトレジストパターン１６を形成し、ロジック回路部のみエッチングした後、フォトレジストパターン１６を除去すると図６（ｄ）に示す状態となる。この時、ロジック回路部の溝２６には、周辺部に導電膜１１Ａ、誘電体層１１Ｂ、導電膜１１Ｃの一部が図示のように残存する。
【００１６】
次に、図６（ｅ）に示すように、配線層２４を形成するための銅（Ｃｕ）の層１７を形成し、ＣＭＰ研磨を行なうことにより、図６（ｆ）に示すような構成とする。即ち、ＤＲＡＭセル部のキャパシタ１１とロジック回路部の第２配線層２４が同じ層間絶縁膜３に同時に形成される。第２配線層２４はキャパシタ１１と同じ厚さに形成される。その後、ＤＲＡＭセル部のコンタクトプラグ１２及びＣＰ層１３並びにロジック回路部のコンタクトプラグ２２及び第３配線層２５あるいは第４配線層（図示せず）を上記と同様な手順によって形成することにより、図１に示すような全体構成あるいは第４配線層を設けた構成とすることができる。
【００１７】
実施の形態３は上記のように構成されているため、キャパシタの表面積を大きくすることができ、１キャパシタ当たりの容量を増加することができる。
なお、以上の説明ではコンタクトプラグを銅（Ｃｕ）で形成したが、これに限られるものではなく、タングステン（Ｗ）で形成しても同様な効果を期待することができる。
【００１８】
【発明の効果】
この発明に係るメモリとロジック回路とが混載された半導体装置は、複数の配線層を有するロジック回路とメモリとが混載された半導体装置において、上記ロジック回路及びメモリのトランジスタ部の上部に形成された複数の層間絶縁膜と、所定の層間絶縁膜に形成された上記メモリのキャパシタと、上記キャパシタの下部電極を上記メモリのトランジスタ部に接続するコンタクトプラグと、上記キャパシタの上部電極をセルプレート層に接続するコンタクトプラグと、上記所定の層間絶縁膜に上記キャパシタと同じ厚さで形成された配線層を含み、複数の層間絶縁膜に形成された上記ロジック回路の配線層と、各層間絶縁膜に形成され、上記各配線層を上記ロジック回路のトランジスタ部に接続するコンタクトプラグとを備えたものであるため、ロジック回路部における配線層の層間絶縁膜を薄くすることができる。
また、ＤＲＡＭ等のメモリセル部のキャパシタとロジック回路部の配線層とを同時に形成するため、従来に比して製造工程が削減され、製造工期も短縮することができる。
【図面の簡単な説明】
【図１】この発明の実施の形態１の構成を示す断面図であり、（Ａ）はＤＲＡＭセル部を示し、（Ｂ）はロジック回路部を示す。
【図２】図１におけるＸ部の拡大図である。
【図３】実施の形態１の形成方法を工程順に示す断面図で、（Ａ）はＤＲＡＭセル部を示し、（Ｂ）はロジック回路部を示す。
【図４】この発明の実施の形態２の構成を示す断面図である。
【図５】この発明の実施の形態３の構成を示す断面図である。
【図６】実施の形態３の形成方法を工程順に示す断面図である。
【符号の説明】
１  トランジスタ部、    ２  第１層間絶縁膜、    ３  第２層間絶縁膜、
４  第３層間絶縁膜、      １０、１２  コンタクトプラグ、
１１  キャパシタ、      １３  セルプレート層、
２０〜２２  コンタクトプラグ、      ２３  第１配線層、
２４  第２配線層、      ２５  第３配線層。
【図１】
2004260042.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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