(57)【要約】【課題】本質的に内部電極を必要とせず、オン抵抗を改善することができる半導体装置を提供する。【解決手段】第一の半導体層中に形成された第一のドレイン領域２と第一のソース領域４と第一のゲート領域３とからなる第一の電界効果トランジスタ（ＪＦＥＴ１００）と、第一の半導体層とはバンドギャップが異なる第二の半導体層中に形成された第二のドレイン領域７と第二のソース領域８とゲート電極１０とからなる第二の電界効果トランジスタ（ＭＯＳＦＥＴ１１０）とを有し、第一のソース領域４と第二のドレイン領域７とが第一のヘテロ接合を形成して接続されている。【選択図】    図１
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【特許請求の範囲】
【請求項１】
第一の半導体層中に形成された第一のドレイン領域と第一のソース領域と第一のゲート領域とからなる第一の電界効果トランジスタと、前記第一の半導体層とはバンドギャップが異なる第二の半導体層中に形成された第二のドレイン領域と第二のソース領域と第二のゲート領域とからなる第二の電界効果トランジスタとを、有する半導体装置において、少なくとも、前記第一のソース領域と前記第二のドレイン領域とが、第一のヘテロ接合を形成して接続されていることを特徴とする半導体装置。
【請求項２】
前記第一のソース領域と前記第二のドレイン領域とが同一の導電型で形成されており、さらに前記第一のヘテロ接合において、前記第一のソース領域と前記第二のドレイン領域とがオーミック接続するような不純物濃度で形成されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第一の電界効果トランジスタが、前記第一のゲート領域が前記第一のドレイン領域と接するべく構成された接合型電界効果トランジスタからなり、さらに、前記第二の電界効果トランジスタが、前記第二のゲート領域が絶縁膜によって前記第二のドレイン領域並びに前記第二のソース領域と絶縁されるべく構成された絶縁ゲート型電界効果トランジスタからなることを特徴とする請求項１又は２記載の半導体装置。
【請求項４】
前記第一のヘテロ接合の周辺において、前記第一のドレイン領域にビルトイン電界が及ぶべく、前記第一のドレイン領域と第二のヘテロ接合を形成するドリフト領域を有すること特徴とする請求項１乃至３のいずれか記載の半導体装置。
【請求項５】
前記第二の電界効果トランジスタが縦型構造となるべく、前記第二のソース領域が前記第二のドレイン領域と対向する位置に形成されていることを特徴とする請求項１乃至４のいずれか記載の半導体装置。
【請求項６】
前記第一のゲート領域が前記第二のソース領域と接続されていることを特徴とする請求項１乃至５のいずれか記載の半導体装置。
【請求項７】
前記第一のゲート領域が前記第二のゲート領域と接続されていることを特徴とする請求項１乃至５のいずれか記載の半導体装置。
【請求項８】
前記第一の半導体層がワイドギャップ半導体からなることを特徴とする請求項１乃至７のいずれか記載の半導体装置。
【請求項９】
前記ワイドギャップ半導体が炭化珪素であることを特徴とする請求項８記載の半導体装置。
【請求項１０】
前記第二の半導体層が単結晶シリコン、多結晶シリコンもしくはアモルファスシリコンからなることを特徴とする請求項１乃至９のいずれか記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関する。
【０００２】
【従来の技術】
【特許文献】２００２−２３１８２０号公報。
【０００３】
本発明の背景となる従来技術として、例えば上記特許文献がある。
上記特許文献においては、炭化珪素からなるＮ＋型の基板領域上にＮ−型の第一のドレイン領域が形成されており、その第一のドレイン領域の表層部には、Ｐ型のゲート領域、およびＮ＋型の第一のソース領域が形成されている。つまり、第一のドレイン領域、ゲート領域および第一のソース領域によって、接合型電界効果トランジスタ（以下、ＪＦＥＴと表記する）が構成されている。
また、第一のドレイン領域の上には層間絶縁膜を介してシリコンからなるＰ−型のドリフト領域が形成されている。ドリフト領域の表層部には、Ｎ＋型の第二のドレイン領域、およびＮ＋型の第二のソース領域が形成され、さらに、ドリフト領域、第二のドレイン領域および第二のソース領域に接するように、ゲート絶縁膜を介してゲート電極が形成されている。つまり、ドリフト領域、第二のドレイン領域、第二のソース領域、ゲート絶縁膜およびゲート電極によって、絶縁ゲート型電界効果トランジスタ（以下、ＭＯＳＦＥＴと表記する）が構成されている。
さらに、従来例においては、第一のソース領域と第二のドレイン領域とが内部電極で接続されており、ゲート領域と第二のソース領域とがソース電極で接続されている。また、ドレイン電極は基板領域と接続されている。つまり、従来の構造は、ＪＦＥＴを構成する第一のドレイン領域と第一のソース領域に対して、ＭＯＳＦＥＴを構成する第二のドレイン領域と第二のソース領域が直列に接続された構造となっている。
【０００４】
【発明が解決しようとする課題】
しかしながら、上記特許文献に記載された従来構造は、導通状態において、ドレイン電極からソース電極に電流を流すためには、ＪＦＥＴ側の第一のソース領域とＭＯＳＦＥＴ側の第二のドレイン領域との間を内部電極で接続する必要があるため、オン抵抗の低減に限界を有していた。
すなわち、内部電極はそれ自体が抵抗を有するということに加えて、所定サイズのコンタクトホールを形成して、第一のソース領域および第二のドレイン領域のそれぞれと、接続する必要があるため、内部電極を配置するスペース分は単位セルサイズを縮小することができず、単位面積当たりに集積化できる単位セル数が制限されていた。このことから、オン抵抗の低減に限界があった。
本発明は、上記のような従来技術の問題を解決するためになされたものであり、本質的に内部電極を必要とせず、オン抵抗を改善することができる半導体装置を提供することを目的とする。
【０００５】
【課題を解決するための手段】
上記課題を解決するため、本発明は、第一の半導体層中に形成された第一のドレイン領域と第一のソース領域と第一のゲート領域とからなる第一の電界効果トランジスタと、前記第一の半導体層とはバンドギャップが異なる第二の半導体層中に形成された第二のドレイン領域と第二のソース領域と第二のゲート領域とからなる第二の電界効果トランジスタとを有し、少なくとも前記第一のソース領域と前記第二のドレイン領域とが第一のヘテロ接合を形成して接続されているという構成になっている。
【０００６】
【発明の効果】
本発明によれば、本質的に内部電極を必要とせず、オン抵抗を改善することができる半導体装置を提供することができる。
【０００７】
【発明の実施の形態】
以下、図面を用いて本発明の実施の形態について詳細に説明する。なお、以下で説明する図面で、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
（実施の形態１）
図１は本発明による半導体装置の第一の実施の形態を示している。図は構造単位セルが２つ対面した断面図である。本実施の形態においては、炭化珪素を基板材料とした半導体装置を一例として説明する。
例えば炭化珪素のポリタイプが４ＨタイプのＮ＋型である基板領域１上にＮ−型の炭化珪素の第一のドレイン領域２が形成され、第一のドレイン領域２の基板領域１との接合面に対向する主面に接するように、Ｐ型のゲート領域３並びにＮ＋型の第一のソース領域４が形成されている。つまり、炭化珪素からなる第一のドレイン領域２、ゲート領域３および第一のソース領域４のそれぞれによって接合型電界効果トランジスタ（以下、ＪＦＥＴと表記する）１００が構成されている。なお、本実施の形態においては一例として、製造方法が単純な、第一のドレイン領域２の同一主面にゲート領域３と第一のソース領域４が形成された場合で説明しているが、例えばゲート領域３を第一のソース領域４より深い位置に、つまり基板領域１に近い位置に形成していてもかまわない。
第一のドレイン領域２の主面には層間絶縁膜５を介して例えば多結晶シリコンからなるＰ−型のドリフト領域６、Ｎ＋型の第二のドレイン領域７、およびＮ＋型の第二のソース領域８がそれぞれ形成されている。さらに、ドリフト領域６、第二のドレイン領域７および第二のソース領域８に接するように、ゲート絶縁膜９を介してゲート電極１０が形成されている。つまり、ドリフト領域６、第二のドレイン領域７、第二のソース領域８、ゲート絶縁膜９およびゲート電極１０によって、シリコンから成る絶縁ゲート型電界効果トランジスタ（以下、ＭＯＳＦＥＴと表記する）１１０が構成されている。
なお、ソース電極１１はゲート領域３と第二のソース領域８と接続されており、ドレイン電極１２は基板領域１と接続されている。
ここまでは、従来構造と同様である。
【０００８】
さらに本実施の形態においては、第一のソース領域４と第二のドレイン領域７とが接するように配置され、炭化珪素と多結晶シリコンのバンドギャップが異なる材料による第一のヘテロ接合が形成されている。その第一のヘテロ接合界面にはエネルギー障壁が存在するが、本実施の形態においては、第一のソース領域４並びに第二のドレイン領域７は共にＮ＋型になるように不純物濃度が高くなるように形成されているため、オーミック接続している。図５から図７を用いて、多結晶シリコンと炭化珪素とのヘテロ接合においてオーミック特性が得られる理由について詳細に説明する。
図５から図７は半導体のエネルギーバンド構造を示す図である。各図中、左側には例えば第二のドレイン領域７に対応するシリコンのエネルギーバンド構造を、右側には例えば第一のソース領域４に対応する炭化珪素のエネルギーバンド構造を示している。なお、本実施の形態においては第二のドレイン領域７が多結晶シリコンから成る場合を説明しているが、図５から図７ではシリコンのエネルギーバンド構造を用いて説明する。また、本説明ではヘテロ接合の特性を理解し易くするため、ヘテロ接合界面に界面準位が存在しない場合の理想的な半導体へテロ接合のエネルギー準位について例示している。
図５はシリコン及び炭化珪素の両者が接触していない状態を示している。図５中シリコンの電子親和力をχ１、仕事関数（真空準位からフェルミ準位までのエネルギー）をφ１、フェルミエネルギー（伝導帯からフェルミ準位までのエネルギー）をδ１、バンドギャップをＥＧ１としている。同様に、炭化珪素の電子親和力をχ２、仕事関数をφ２、フェルミエネルギーをδ２、バンドギャップをＥＧ２とする。図５に示すように、シリコンと炭化珪素との接合面には、両者の電子親和力χの違いからエネルギー障壁ΔＥｃが存在し、その関係は式（１）のように示すことができる。
ΔＥｃ＝χ１−χ２  …（１）
また、図６はシリコン及び炭化珪素の両者を接触させ、シリコンと炭化珪素のヘテロ接合を形成したエネルギーバンド構造である。シリコン及び炭化珪素の両者を接触後も、エネルギー障壁ΔＥｃは接触前と同様に存在するため、シリコン側の接合界面には幅Ｗ１の電子の蓄積層が形成され、一方で炭化珪素側の接合界面には幅Ｗ２の空乏層が形成されると考えられる。ここで、両接合界面に生じる拡散電位をＶＤ、シリコン側の拡散電位成分をＶ１、炭化珪素側の拡散電位成分をＶ２とすると、ＶＤは両者のフェルミ準位のエネルギー差であるから、その関係は式（２）から式（４）のように示される。
ＶＤ＝（δ１＋ΔＥｃ−δ２）／ｑ  …（２）
ＶＤ＝Ｖ１＋Ｖ２  …（３）
Ｗ２＝（（２＊ε０＊ε２＊Ｖ２）／（ｑ＊Ｎ２））１／２  …（４）
ここでε０は真空中の誘電率、ε２は炭化珪素の比誘電率、Ｎ２は炭化珪素のイオン化不純物濃度を表す。なおこれらの式は、バンド不連続のモデルとしてＡｎｄｅｒｓｏｎの電子親和力に基づいており、理想的状態でさらに歪みの効果は考慮していない。
上記に基づき、図１に示す本実施の形態について、第二のドレイン領域７と第一のソース領域４の接合界面におけるエネルギーバンド構造を図７に例示してみると、共にＮ＋型と不純物濃度が高いため、所定のエネルギー障壁は残るものの、そのエネルギー障壁から第一のソース領域４側に伸びるビルトイン空乏層の距離は限定的となる。具体的には、例えば第二のドレイン領域７並びに第一のソース領域４の不純物濃度が共に約１×１０２０ｃｍ−３とした場合、数値計算によると、第一の接合界面から第一のソース領域４に伸びる空乏層は約２ｎｍとなる。このようなエネルギー障壁の厚みでは、第二のドレイン領域７並びに第一のソース領域４に存在する電子にとっては、容易にトンネリングすることができるため、第二のドレイン領域７並びに第一のソース領域４の間をオーミック接続することができる。
このように本実施の形態においては、前述の従来構造では必須であった内部電極が本質的に必要ないため、内部電極が第二のドレイン領域並びに第一のソース領域と接続するためのコンタクトホール等のスペースを要せず、その分単位セルサイズを縮小することが可能となっている。
【０００９】
次に動作について説明する。
例えば、ソース電極１１を接地し、ドレイン電極１２に正電位を印加した状態で、ゲート電極１０に接地もしくは負電位を印加した場合、この素子は遮断状態となる。すなわち、本実施の形態においては、ＪＦＥＴ１００がノーマリオン型であるためＪＦＥＴ１００側には完全な遮断能力はないものの、ＭＯＳＦＥＴ１１０側が遮断機能を有するため、全体としての遮断状態を実現している。つまり、ゲート電極１０には接地もしくは負電位が印加されると、ゲート電極１０直下のドリフト領域６には正孔が蓄積される状態となるため、第二のドレイン領域７と第二のソース領域８間は電子電流が流れない。すると、ＭＯＳＦＥＴ１１０の側からＪＦＥＴ１００側への電子の供給がなされないため、第一のソース領域４から第一のドレイン領域２へも電子が流れず、全体として遮断状態を維持することができる。また、第一のドレイン領域２においては、ドレイン電極１２に所定の正電位が印加され、それに応じたドレイン電界が広がっているが、第一のドレイン領域２は絶縁破壊電圧がシリコンに比べて約１０倍と高い炭化珪素材料から成っているため、不純物濃度を高くし厚みを薄くしても所定の耐圧を保持することができる。
【００１０】
次に、ゲート電極１０に所定の正電位を印加すると、この素子は導通状態となる。すなわち、ゲート電極１０に正電位が印加されると、ゲート電極１０直下のドリフト領域６には反転層が形成されて電子が存在しやすい状態となり、第二のソース領域８から第二のドレイン領域７へと電子電流が流れるようになる。すると、ＭＯＳＦＥＴ１１０の側からＪＦＥＴ１００側への電子の供給が開始されるため、第一のソース領域４から第一のドレイン領域２へも電子が流れるようになる。このとき、第一のドレイン領域２は前述のとおり、不純物濃度が高く厚みも薄いため、低いオン抵抗で電子電流を流すことができる。
このように本実施の形態においては、高耐圧を維持しながら低オン抵抗で電流を流すため、炭化珪素からなるＪＦＥＴ１００をベースとし、スイッチ機能をシリコンから成るＭＯＳＦＥＴ１１０に持たせることで、遮断性に優れた高耐圧低オン抵抗のスイッチを提供することができる。さらに、ＪＦＥＴ１００の第一のソース領域４とＭＯＳＦＥＴ１１０の第二のドレイン領域７との間をヘテロ接合によってオーミック接続することで、単位セルサイズを容易に縮小することができるため、単位面積当たりのセル数をより集積することができる。すなわち、単位面積当たりのオン抵抗を低減することができる。
【００１１】
以上のように本実施の形態では、第一の半導体層中に形成された第一のドレイン領域２と第一のソース領域４と第一のゲート領域３とからなる第一の電界効果トランジスタ（ＪＦＥＴ１００）と、第一の半導体層とはバンドギャップが異なる第二の半導体層中に形成された第二のドレイン領域７と第二のソース領域８と第二のゲート領域であるゲート電極１０とからなる第二の電界効果トランジスタ（ＭＯＳＦＥＴ１１０）とを有する半導体装置において、少なくとも第一のソース領域４と第二のドレイン領域７とが、第一のヘテロ接合を形成して接続されている。このように導通時において、第一のソース領域４と第二のドレイン領域７が第一のヘテロ接合によって接続されているため、従来構造で必要であった内部電極を必要とせず、その分単位セルサイズを縮小することが可能となる。すなわち、従来構造に比べて、単位面積当たりに集積化できる単位セル数が向上するため、オン抵抗を低減することができる。
また、第一のソース領域４と第二のドレイン領域７とが同一の導電型で形成されており、さらに第一のヘテロ接合において、第一のソース領域４と第二のドレイン領域７とがオーミック接続するような不純物濃度で形成されている。このように第一のソース領域４と第二のドレイン領域７を接続するヘテロ接合部がオーミック接続しているため、前記の効果に加え、さらにオン抵抗を低減することができる。
また、第一の電界効果トランジスタが、第一のゲート領域３が第一のドレイン領域２と接するべく構成された接合型電界効果トランジスタ１００からなり、さらに、第二の電界効果トランジスタが、ゲート電極１０が絶縁膜９によって第二のドレイン領域７並びに第二のソース領域８と絶縁されるべく構成された絶縁ゲート型電界効果トランジスタ１１０からなっている。このような構成によれば、前記の効果を具体的に実現することが可能である。
また、第一のゲート領域３が第二のソース領域８と接続されている。このような構成によれば、前記の効果を容易に実現することが可能である。
また、第一の半導体層が例えば炭化珪素などのワイドギャップ半導体からなる。これにより、耐圧とオン抵抗のトレードオフ性能が高いため、前記の効果に加え、容易に効果の高い性能を得ることができる。
さらに、第二の半導体層が単結晶シリコン、多結晶シリコンもしくはアモルファスシリコンからなる。これにより、前記の効果に加え、シリコンプロセスで製造できるため、製造が容易である。
【００１２】
（実施の形態２）
図２は本発明による半導体装置の第二の実施の形態を示している。図２は第一の実施の形態の図１に対応した断面図である。本実施の形態においては、図１と同様の動作をする部分の説明は省略し、異なる特長について詳しく説明する。
図２に示すように本実施の形態の特長は、ドリフト領域６と第一のドレイン領域２とが第二のヘテロ接合を形成し、図１に示した第一の実施の形態では存在していた層間絶縁膜５を必要としない点である。これは、第二のヘテロ接合が、第一のドレイン領域２に広がっているドレイン電界を遮蔽し、ドリフト領域６にドレイン電界が及ばないようにする機能を有するためである。その理由について図８を用いて説明する。
図８は第二のヘテロ接合における半導体のエネルギーバンド構造を示す図である。第一のヘテロ接合の説明で用いた図７と対応しており、図８中、左側にはドリフト領域６に対応するシリコンのエネルギーバンド構造を、右側には例えば第一のドレイン領域２に対応する炭化珪素のエネルギーバンド構造を示している。
第二のヘテロ接合においては、第一のヘテロ接合とは異なり、炭化珪素側の第一のドレイン領域２がＮ−型であるため、エネルギー障壁によって発生する空乏層は、第一のドレイン領域２に所定の距離まで広がる。具体的には、例えばドリフト領域６がＰ型で不純物濃度が約１×１０１７ｃｍ−３とし、第一のドレイン領域２の不純物濃度が約１×１０１６ｃｍ−３とした場合、数値計算によると、第二のヘテロ接合界面から第一のドレイン領域２に伸びる空乏層は２００ｎｍ以上となる。このような空乏層の厚みでは、ドリフト領域６から第一のドレイン領域２には電子がトンネリングし難くなるため、その接合界面には電子が蓄積し、炭化珪素側に拡がる空乏層に見合う電気力線が終端し、ドリフト領域６側ではドレイン電界がシールドされることになる。このため、層間絶縁膜を形成せずともドレイン電界を遮蔽し耐圧を保持することができる。つまり、製造工程が簡略化できるとともに、層間絶縁膜の絶縁破壊による信頼性の劣化を本質的に回避することができる。
さらに、第二のヘテロ接合から伸びた空乏層は、近傍にある第一のヘテロ接合周辺まで及ぶため、第一のヘテロ接合におけるドレイン電界を緩和し、ＪＦＥＴ１００自体の遮断性を向上することができる。その結果、ＭＯＳＦＥＴ１１０に要求される耐圧を小さくすることが可能となるため、ＭＯＳＦＥＴ１１０におけるオン抵抗をさらに低減することが可能となる。
なお、図２においては、第二のドレイン領域７は第一のドレイン領域２と接しない場合を一例として説明しているが、接していてもかまわない。
以上のように本実施の形態では、第一のヘテロ接合の周辺において、第一のドレイン領域２にビルトイン電界が及ぶべく、第一のドレイン領域２と第二のヘテロ接合を形成するドリフト領域６を有している。このような構成によれば、前述のように、第二のヘテロ接合から第一のドレイン領域２に伸びたビルトイン電界によって、第一のヘテロ接合に及ぶドレイン電界を緩和することができるため、第一の実施の形態の効果に加え、第一の電界効果トランジスタ（ＪＦＥＴ１００）の遮断性が向上する。その結果、第二の電界効果トランジスタ（ＭＯＳＦＥＴ１１０）に要求される耐圧を小さくすることが可能となるため、第二の電界効果トランジスタにおけるオン抵抗をさらに低減することが可能となる。また、第二のヘテロ接合によって、第一の電界効果トランジスタと第二の電界効果トランジスタとの間に層間絶縁膜が無くとも、ドレイン電界が第二の電界効果トランジスタ側に及ぶのを回避することができるため、製造工程の簡略化とともに、層間絶縁膜の絶縁破壊による信頼性の劣化を本質的に回避することができる。
【００１３】
（実施の形態３）
図３は本発明による半導体装置の第三の実施の形態を示している。図３は第一の実施の形態の図１に対応した断面図である。本実施の形態においては、図１と同様の動作をする部分の説明は省略し、異なる特長について詳しく説明する。
図３に示すように本実施の形態においては、ＭＯＳＦＥＴ１１０が縦型のトランジスタとなるように、第二のドレイン領域７と第二のソース領域８とがドリフト領域６を介して積み重なるように形成されている。
このように本実施の形態においては、第一の実施の形態に比べて、ドリフト領域６、第二のドレイン領域７並びに第二のソース領域８が横方向に広がらずに、所定の敷地上に積み重なるため、さらに、単位セルサイズをさらに縮小することが可能となる。つまり、単位面積当たりに集積化できる単位セル数が向上し、さらにオン抵抗を低減することができる。
以上のように本実施の形態では、第二の電界効果トランジスタ（ＭＯＳＦＥＴ１１０）が縦型構造となるべく、第二のソース領域８が第二のドレイン領域７と対向する位置に形成されている。このように第二の電界効果トランジスタを縦型構造とすることで、前述のように、単位セルサイズをさらに縮小することが可能となるため、第一、第二の実施の形態の効果に加え、単位面積当たりに集積化できる単位セル数が向上し、さらにオン抵抗を低減することができる。
【００１４】
（実施の形態４）
図４は本発明による半導体装置の第四の実施の形態を示している。図４は第一の実施の形態の図１に対応した断面図である。本実施の形態においては、図１と同様の動作をする部分の説明は省略し、異なる特長について詳しく説明する。
図４に示すように本実施の形態においては、ゲート領域３がソース電極１１とは接続されずに、ゲート電極１０と接続されている。
動作について説明する。
例えば、ソース電極１１を接地し、ドレイン電極１２に正電位を印加した状態で、ゲート電極１０に負電位を印加した場合、この素子は遮断状態となる。このとき、本実施の形態においては、ＪＦＥＴ１００のゲート領域３にも負電位が印加されるため、ゲート領域３と第一のドレイン領域２とのＰＮ接合から伸びた空乏層が、第一のソース領域４近傍まで伸びるため、ＪＦＥＴ１００自体の遮断性能が向上し、第一の実施の形態に比べてさらに遮断性能が向上する。
次に、ゲート電極１０に所定の正電位を印加すると、この素子は導通状態となる。すなわち、ゲート電極１０に正電位が印加されると、ゲート電極１０直下のドリフト領域６には反転層が形成されて電子が存在しやすい状態となり、第二のソース領域８から第二のドレイン領域７へと電子電流が流れるようになる。このとき、本実施の形態においては、ゲート領域３にも正電位が印加されるため、ゲート領域３と第一のドレイン領域２とのＰＮ接合から第一のソース領域４近傍まで伸びていた空乏層が後退し、第一のソース領域４から第一のドレイン領域２へと低抵抗で電子が流れるようになる。
このように本実施の形態においては、ＪＦＥＴ１００のゲート領域３も制御できるため、第一の実施の形態にくらべて、制御の仕方によって遮断性を向上したりオン抵抗を低減したりと、制御の自由度が向上する。
以上のように本実施の形態では、第一のゲート領域３がゲート電極１０と接続されている。この構成により、第一の実施の形態から第三の実施の形態の効果を第一の実施の形態から第三の実施の形態とは別の構成で容易に実現することが可能である。さらに、第一の電界効果トランジスタのゲート領域３も制御できるため、第一の実施の形態から第三の実施の形態に比べて、制御の仕方によって遮断性を向上したりオン抵抗を低減したりと、制御の自由度が向上する。
【００１５】
以上、第一の実施の形態から第四の実施の形態においては、炭化珪素を基板材料とした半導体装置を一例として説明したが、基板材料はシリコン、シリコンゲルマン、窒化ガリウム、ダイヤモンドなどその他の半導体材料でもかまわない。また、全ての実施の形態において、炭化珪素のポリタイプとして４Ｈタイプを用いて説明したが、６Ｈ、３Ｃ等その他のポリタイプでも構わない。また、全ての実施の形態において、ドレイン電極１２とソース電極１１とを第一のドレイン領域２を挟んで対向するように配置し、ドレイン電流を縦方向に流す所謂縦型構造のトランジスタで説明してきたが、例えばドレイン電極１２とソース電極１１とを同一主面上に配置し、ドレイン電流を横方向に流す所謂横型構造のトランジスタであってもかまわない。また、全ての実施の形態において、第一のドレイン領域２並びに第一のソース領域４の導電型をＮ型とし、多数キャリアが電子となる場合について説明したが、ドレイン領域２並びにソース領域４の導電型をＰ型として多数キャリアが正孔となる場合でもかまわない。
さらに、ドリフト領域６、第二のドレイン領域７及び第二のソース領域８に用いる材料として多結晶シリコンを用いた例で説明したが、炭化珪素とヘテロ接合を形成する材料であればどの材料でもかまわない。また、一例として、第一のソース領域４としてＮ型の炭化珪素を、第二のドレイン領域７としてＮ型の多結晶シリコンを用いて説明しているが、Ｎ型の炭化珪素とＰ型の多結晶シリコン、Ｐ型の炭化珪素とＰ型の多結晶シリコン、Ｐ型の炭化珪素とＮ型の多結晶シリコンの如何なる組み合わせでもよい。
さらに本発明の主旨を逸脱しない範囲での変形を含むことは言うまでもない。
【図面の簡単な説明】
【図１】本発明の第一の実施の形態の断面図
【図２】本発明の第二の実施の形態の断面図
【図３】本発明の第三の実施の形態の断面図
【図４】本発明の第四の実施の形態の断面図
【図５】本発明の動作原理を説明するエネルギーバンド構造図（接触前）
【図６】本発明の動作原理を説明するエネルギーバンド構造図（接触後）
【図７】本発明の動作原理を説明するエネルギーバンド構造図（第一のヘテロ接合部）
【図８】本発明の動作原理を説明するエネルギーバンド構造図（第二のヘテロ接合部）
【符号の説明】
１…基板領域
２…第一のドレイン領域
３…ゲート領域
４…第一のソース領域
５…層間絶縁膜
６…ドリフト領域
７…第二のドレイン領域
８…第二のソース領域
９…ゲート絶縁膜
１０…ゲート電極
１１…ソース電極
１２…ドレイン電極
１００…接合型電界効果トランジスタ（ＪＦＥＴ）
１１０…絶縁ゲート型電界効果トランジスタ（ＭＯＳＦＥＴ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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