(57)【要約】【課題】従来のパワーＭＯＳＦＥＴでは、実動作領域外周のみにゲート引き出し電極を設けており、実動作領域中央付近でゲート抵抗が高くなるため、ターンオン、ターンオフに時間がかかっていた。特にチップサイズが大きいものでは高速動作ができない問題があった。【解決手段】本発明では、実動作領域上にも格子状のゲート引き出し電極を設ける。ゲート電極として利用できる断面積が増加するのでゲート抵抗Ｒｇが低減できるので、ターンオンに要する時間の短縮が実現でき、高速動作が可能となる。また、隣接するゲート引き出し電極間の電位差もなくすことができる。更にボディコンタクト領域、ソース領域がセルフアラインで形成でき、ＴＡＴの短縮やコスト削減に寄与できる。【選択図】　　図１
2004031385.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板にストライプ状に設けられ、トレンチ構造のゲート電極を有するトランジスタのセルが配置された実動作領域と、
該実動作領域外周に設けられ前記ゲート電極に電圧を印加する第１のゲート引き出し電極と、
該第１のゲート引き出し電極とコンタクトし、前記実動作領域上で少なくとも前記ゲート電極および該ゲート電極と隣接する前記基板表面を覆って設けられた第２のゲート引き出し電極とを具備することを特徴とする半導体装置。
【請求項２】
半導体基板に設けられた一導電型のドレイン領域と、
該半導体基板に設けた逆導電型のチャネル層と、
前記基板表面において複数のストライプ状に設けられ、前記チャネル層を貫通し前記ドレイン領域まで到達するトレンチと、
該トレンチ表面に設けたゲート絶縁膜と、
前記トレンチに埋め込まれた半導体材料からなるゲート電極と、
前記チャネル層表面の前記トレンチに隣接して設けた一導電型のソース領域と、
前記隣接するトレンチ間の前記チャネル層表面に設けられた凹部と、
前記凹部表面に設けられた逆導電型のボディコンタクト領域とを有する実動作領域と、
該実動作領域外周に設けられ前記ゲート電極に電圧を印加する第１のゲート引き出し電極と、
該第１のゲート引き出し電極とコンタクトし、前記実動作領域上で少なくとも前記ゲート電極および該ゲート電極と隣接する前記基板表面を覆って設けられた第２のゲート引き出し電極と、
該第２のゲート引き出し電極の側壁に設けられたサイドウォールとを具備することを特徴とする半導体装置。
【請求項３】
前記第２のゲート引き出し電極は前記実動作領域上に格子状に配置されることを特徴とする請求項１または請求項２のいずれかに記載の半導体装置。
【請求項４】
前記第２のゲート引き出し電極は前記ゲート電極と同一の半導体材料からなることを特徴とする請求項１または請求項２のいずれかに記載の半導体装置。
【請求項５】
前記第２のゲート引き出し電極上には絶縁膜を介して前記実動作領域の一部とコンタクトするソース電極が設けられることを特徴とする請求項１または請求項２のいずれかに記載の半導体装置。
【請求項６】
前記第１のゲート引き出し電極は全周にわたって金属層とコンタクトし、前記金属層にゲート電圧が印加されることを特徴とする請求項１または請求項２のいずれかに記載の半導体装置。
【請求項７】
一導電型の半導体基板表面に逆導電型のチャネル層を形成し、該チャネル層を貫通し前記半導体基板まで到達するトレンチを形成し、該トレンチの少なくとも前記チャネル層上にゲート絶縁膜を形成する工程と、
前記トレンチに埋設されるゲート電極を形成し、同時に予定の実動作領域外周を囲む第１のゲート引き出し電極を形成し、少なくとも前記ゲート電極および該ゲート電極と隣接する前記基板表面を覆って第２のゲート引き出し電極を形成する工程と、
隣接する前記トレンチの間の前記チャネル層表面に一導電型不純物拡散領域を形成する工程と、
前記第２のゲート引き出し電極上に絶縁膜を形成し、前記第２のゲート電極側壁に絶縁膜からなるサイドウォールを形成する工程と、
前記サイドウォールをマスクとして前記チャネル層表面をエッチングして凹部を形成し、前記トレンチに隣接するソース領域を形成する工程と、
前記凹部に露出した前記チャネル層表面に逆導電型のボディコンタクト領域を形成し、実動作領域を形成する工程と、
全面にソース電極を形成する工程とを具備することを特徴とする半導体装置の製造方法。
【請求項８】
前記凹部は、前記一導電型不純物拡散領域より深く前記チャネル層より浅く形成されることを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記第２のゲート引き出し電極は前記実動作領域上で格子状に形成され、前記第１のゲート引き出し電極および前記ゲート電極とコンタクトすることを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項１０】
前記第１のゲート引き出し電極および前記第２のゲート引き出し電極は前記ゲート電極と同一の半導体材料にて形成されることを特徴とする請求項７に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置およびその製造方法に係り、特にゲート抵抗を低減する半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
チップサイズの大きいＤＣ−ＤＣコンバータ用途などの半導体装置においては、スイッチングタイムを向上するためにゲート抵抗Ｒｇおよびゲート−ドレイン間容量の低減が望まれる。
【０００３】
図１１および図１２を用いてトレンチ型ＭＯＳＦＥＴを例に従来の半導体装置を説明する。
【０００４】
図１１（Ａ）は、ＭＯＳＦＥＴの実動作領域を示す平面図であり、全面を覆うソース電極は省いている。また、図１１（Ｂ）は図１１（Ａ）の丸印部分の拡大斜視図である。更に図１１（Ｃ）は図１１（Ａ）のＤ−Ｄ線断面図である。
【０００５】
図の如く既知のフォトリソグラフィ工程や拡散工程などにより半導体基板上にトレンチ構造のＭＯＳＦＥＴのセルを配置した実動作領域２０が形成される。トレンチ２７はストライプ状に配置され、ゲート電極３３が埋設される。
【０００６】
ゲート引き出し電極４１は、実動作領域２０外周に配置される。トレンチ２７に埋設されるゲート電極３３を構成するポリシリコンを、実動作領域２０外周で基板上に引き出し、実動作領域２０を囲んだ形状にパターニングする。
【０００７】
トレンチ型ＭＯＳＦＥＴは、Ｎ＋型のシリコン半導体基板２１の上にＮ−型のエピタキシャル層からなるドレイン領域２２を設け、その表面にＰ型のチャネル層２４を設ける。チャネル層２４を貫通し、ドレイン領域２２まで到達するトレンチ２７を設け、トレンチ２７の内壁をゲート酸化膜３１で被膜し、トレンチ２７に充填されたポリシリコンよりなるゲート電極３３を設ける。トレンチ２７に隣接したチャネル層２４表面にはＮ＋型のソース領域３５が形成され、隣り合う２つのセルのソース領域３５間のチャネル層２４表面および実動作領域２０外周にはＰ＋型のボディコンタクト領域３４を設ける。さらにゲート電極３３に電圧を印加するとソース領域３５からトレンチ２７に沿ってチャネル領域（不図示）が形成される。ゲート電極３３上は層間絶縁膜３６で覆い、ソース領域３５およびボディコンタクト領域３４にコンタクトするソース電極３７を設ける。
【０００８】
ゲート電極３３から引き出されたゲート引き出し電極４１の上にはゲート引き出し電極４１とほぼ重畳し、実動作領域２０外のゲートパッド電極（不図示）に接続するＡｌ等よりなるゲート連結電極２３を設ける。また、ゲート引き出し電極４１下の基板表面には、耐圧を確保するためにガードリング２５が設けられる。ゲートパッド電極にゲート電圧を印加することで、ゲート連結電極２３およびゲート引き出し電極４１を介してトレンチ２７内のゲート電極３３に電圧が印加され、ＭＯＳＦＥＴが動作する。
【０００９】
図１２から図１５を参照して、従来のトレンチ構造のＮチャネル型パワーＭＯＳＦＥＴの製造工程を示す。
【００１０】
図１２では、Ｎ＋型シリコン半導体基板２１にＮ−型のエピタキシャル層を積層してドレイン領域２２を形成する。予定のチャネル層２４に選択的にボロンを注入した後、拡散してＰ型のチャネル層２４を形成する。
【００１１】
全面にＣＶＤ法によりＮＳＧ（Ｎｏｎ−ｄｏｐｅｄ　Ｓｉｌｉｃａｔｅ　Ｇｌａｓｓ）のＣＶＤ酸化膜（不図示）を生成し、マスク形成後ドライエッチングして部分的に除去し、チャネル層２４が露出したトレンチ開口部を形成する。
【００１２】
ＣＶＤ酸化膜をマスクとしてトレンチ開口部のシリコン半導体基板をＣＦ系およびＨＢｒ系ガスにより異方性ドライエッチングし、チャネル層２４を貫通してドレイン領域２２まで達するトレンチ２７を形成する。更に、ドライエッチングの際のエッチングダメージを除去し、後のゲート酸化膜を安定に形成するために、ダミー酸化をする。また、高温で熱酸化することによりトレンチ開口部に丸みをつけ、トレンチ開口部での電界集中を避ける効果もある。
【００１３】
図１３では、全面を熱酸化してゲート酸化膜３１を形成する。その後、トレンチ２７に埋設されるゲート電極３３を形成し、同時に実動作領域外周を囲むゲート引き出し電極を形成する。すなわち、全面にノンドープのポリシリコン層を付着し、リンを高濃度に注入・拡散して高導電率化を図る。その後全面に付着したポリシリコン層を所望の形状のマスクでドライエッチして、トレンチ２７に埋設されたゲート電極３３およびゲート電極３３を実動作領域外周に引き出したゲート引き出し電極４１を形成する。
【００１４】
図１４ではレジスト膜ＰＲによるマスクにより選択的にボロンをイオン注入し、Ｐ＋型のボディコンタクト領域３４を形成した後、レジスト膜ＰＲを除去する。
【００１５】
更に、新たなレジスト膜ＰＲで予定のソース領域３５およびゲート電極３３を露出する様にマスクして、砒素をイオン注入し、Ｎ＋型のソース領域３５をトレンチ２７に隣接するチャネル層２４表面に形成した後、レジスト膜ＰＲを除去する。
【００１６】
図１５では、全面にＮＳＧ層を形成後、ＢＰＳＧ（Ｂｏｒｏｎ　Ｐｈｏｓｐｈｏｒｕｓ　Ｓｉｌｉｃａｔｅ　Ｇｌａｓｓ）層をＣＶＤ法により付着して、層間絶縁膜３６を形成する。その後、レジスト膜をマスクにして少なくともゲート電極３３上に層間絶縁膜３６を残す。その後アルミニウムをスパッタ装置で全面に付着して、ソース領域３５およびボディコンタクト領域３４にコンタクトするソース電極３７を形成し、ゲート引き出し電極４１にほぼ重畳するゲート連結電極２３を形成する。
【００１７】
【発明が解決しようとする課題】
従来構造に於いて、特にチップサイズの大きいＤＣ−ＤＣコンバータ用途などのＭＯＳＦＥＴでは、トレンチおよびゲート電極３３がストライプ状に設けられている。この構造は、トレンチを格子状に設けた構造と比較して単位セル面積あたりのゲート酸化膜３１の面積が低減できるため、ゲート−ドレイン間の寄生容量を低減できる。つまりチップサイズが大きくてもスイッチング時に電荷をためず、スイッチングスピードが向上できるので、一般的にチップサイズが大きいスイッチング素子に対して採用されるものである。
【００１８】
この従来構造において、ゲート電圧は、実動作領域２０外周のゲート連結電極２３とその下層にコンタクトするゲート引き出し電極４１を介して、トレンチ２７内のゲート電極３３に印加されていた。
【００１９】
しかし、上記の如くチップサイズが大きくストライプ状のゲート電極３３においては、ゲート引き出し電極４１からの距離が遠くなる実動作領域２０中央部では、ゲート引き出し電極４１からの距離が近い実動作領域２０周辺部と比較してゲート抵抗Ｒｇが大きくなってしまう問題がある。
【００２０】
実動作領域中央部のゲート抵抗Ｒｇが大きくなることで結果的にチップ全体のゲート抵抗Ｒｇは大きくなってしまう。スイッチングスピード（ターンオン時）は、ゲート抵抗Ｒｇとゲート−ドレイン間容量の積に比例するため、ゲート電極３３をストライプ状にすることでゲートドレイン間容量を低減しても、実動作領域の中央付近でゲート抵抗Ｒｇが大きくなってしまうために、ターンオン時間の短縮には限界があった。
【００２１】
【課題を解決するための手段】
本発明はかかる課題に鑑みてなされ、第１に、半導体基板にストライプ状に設けられ、トレンチ構造のゲート電極を有するトランジスタのセルが配置された実動作領域と、実動作領域外周に設けられゲート電極に電圧を印加する第１のゲート引き出し電極と、第１のゲート引き出し電極とコンタクトし、実動作領域上で少なくともゲート電極およびゲート電極と隣接する基板表面を覆って設けられた第２のゲート引き出し電極とを具備することにより解決するものである。
【００２２】
第２に、半導体基板に設けられた一導電型のドレイン領域と、半導体基板に設けた逆導電型のチャネル層と、基板表面において複数のストライプ状に設けられ、チャネル層を貫通しドレイン領域まで到達するトレンチと、トレンチ表面に設けたゲート絶縁膜と、トレンチに埋め込まれた半導体材料からなるゲート電極と、チャネル層表面のトレンチに隣接して設けた一導電型のソース領域と、隣接するトレンチ間のチャネル層表面に設けられた凹部と、凹部表面に設けられた逆導電型のボディコンタクト領域とを有する実動作領域と、実動作領域外周に設けられゲート電極に電圧を印加する第１のゲート引き出し電極と、第１のゲート引き出し電極とコンタクトし、実動作領域上で少なくともゲート電極およびゲート電極と隣接する基板表面を覆って設けられた第２のゲート引き出し電極と、第２のゲート引き出し電極の側壁に設けられたサイドウォールとを具備することにより解決するものである。
【００２３】
また、第２のゲート引き出し電極は実動作領域上に格子状に配置されることを特徴とするものである。
【００２４】
また、第２のゲート引き出し電極はゲート電極と同一の半導体材料からなることを特徴とするものである。
【００２５】
また、第２のゲート引き出し電極上には絶縁膜を介して実動作領域の一部とコンタクトするソース電極が設けられることを特徴とするものである。
【００２６】
また、第１のゲート引き出し電極は全周にわたって金属層とコンタクトし、金属層にゲート電圧が印加されることを特徴とするものである。
【００２７】
第３に、一導電型の半導体基板表面に逆導電型のチャネル層を形成し、チャネル層を貫通し半導体基板まで到達するトレンチを形成し、トレンチの少なくともチャネル層上にゲート絶縁膜を形成する工程と、トレンチに埋設されるゲート電極を形成し、同時に予定の実動作領域外周を囲む第１のゲート引き出し電極を形成し、少なくともゲート電極およびゲート電極と隣接する基板表面を覆って第２のゲート引き出し電極を形成する工程と、隣接するトレンチの間のチャネル層表面に一導電型不純物拡散領域を形成する工程と、第２のゲート引き出し電極上に絶縁膜を形成し、第２のゲート電極側壁に絶縁膜からなるサイドウォールを形成する工程と、サイドウォールをマスクとしてチャネル層表面をエッチングして凹部を形成し、トレンチに隣接するソース領域を形成する工程と、凹部に露出したチャネル層表面に逆導電型のボディコンタクト領域を形成し、実動作領域を形成する工程と、全面にソース電極を形成する工程とを具備することにより解決するものである。
【００２８】
また、凹部は、一導電型不純物拡散領域より深くチャネル層より浅く形成されることを特徴とするものである。
【００２９】
また、第２のゲート引き出し電極は実動作領域上で格子状に形成され、第１のゲート引き出し電極およびゲート電極とコンタクトすることを特徴とするものである。
【００３０】
また、第１のゲート引き出し電極および第２のゲート引き出し電極はゲート電極と同一の半導体材料にて形成されることを特徴とするものである。
【００３１】
【発明の実施の形態】
本発明の実施の形態を、図１から図１０を参照し、Ｎチャネルのトレンチ型ＭＯＳＦＥＴを例に詳細に説明する。
【００３２】
図１には本発明の半導体装置を示す。図１（Ａ）は平面図であり、図１（Ｂ）は図１（Ａ）の丸印部分の拡大斜視図である。図の如く、本発明の半導体装置は、実動作領域２０と、第１のゲート引き出し電極２１と、第２のゲート引き出し電極２２とから構成される。ここで、全面を覆うソース電極およびゲート連結電極、実動作領域外に設けられるゲートパッド電極は図示を省略する。
【００３３】
実動作領域２０は、半導体基板１にストライプ状に設けられたトレンチ７構造のゲート電極１３を有するＭＯＳＦＥＴのセルが配置される。
【００３４】
第１のゲート引き出し電極２１は、実動作領域２０外周に設けられる。トレンチ７に埋設されるゲート電極１３を構成するポリシリコンを、実動作領域２０外周で基板上に引き出し、実動作領域２０を囲んでパターニングしたものである。
第１ゲート引き出し電極２１上には、実動作領域２０全面に設けられるソース電極と同一工程により設けられた金属層がほぼ重畳して配置される。この金属層はソース電極とは絶縁されたゲート連結電極であり、第１ゲート引き出し電極２１とコンタクトし、実動作領域２０外に設けられる不図示のゲートパッド電極に接続している。このゲートパッド電極にゲート電圧を印加することで、ゲート連結電極、第１ゲート引き出し電極２１、第２ゲート引き出し電極２２を介してゲート電極１３に印加され、ＭＯＳＦＥＴが動作する。
【００３５】
図１（Ｂ）の如く第２のゲート引き出し電極２２は、実動作領域２０上に格子状に設けられる。尚、この図は、ゲート電極１３と第２のゲート引き出し電極２２部分の詳細であり、他の構成要素は後述するため省略する。図の如く格子の縦または横の一方は、ゲート電極１３と重畳し、更にゲート電極１３と隣接する基板表面までを覆って設ける。また格子の他方はそれらと直交して複数設けられ、互いに連結し、第２のゲート引き出し電極２２は実動作領域２０外周で第１のゲート引き出し電極２１とコンタクトする。第１のゲート引き出し電極２１と同様に、トレンチ７に埋設されるゲート電極１３を構成するポリシリコンを、実動作領域２０上で格子状にパターニングしたものである。従ってゲート電極１３と、第１および第２のゲート引き出し電極２１、２２は同一材料から成る。
【００３６】
図２には、図１の実動作領域であるＭＯＳＦＥＴの断面図を示す。図２（Ａ）がＡ−Ａ線断面図であり、図２（Ｂ）が図１のＢ−Ｂ線断面図、図２（Ｃ）が図１のＣ−Ｃ線断面図である。
【００３７】
パワーＭＯＳＦＥＴは、Ｎ＋型半導体基板１と、ドレイン領域２と、チャネル層４と、トレンチ７と、ゲート酸化膜１１と、ゲート電極１３と、サイドウォール１４と、凹部１５と、ソース領域１７と、ボディコンタクト領域１８と、層間絶縁膜１６と、第１ゲート引き出し電極２１と、第２ゲート引き出し電極２２と、ソース電極１７とから構成される。
【００３８】
半導体基板は、Ｎ＋型のシリコン半導体基板１の上にドレイン領域２となるＮ−型のエピタキシャル層を積層したものである。
【００３９】
チャネル層４は、ドレイン領域２の表面に選択的にＰ型のボロン等を注入した拡散領域であり、トレンチ７の深さよりも浅く形成する。このチャネル層４のトレンチ７に隣接した領域に、チャネル領域（図示せず）が形成される。
【００４０】
トレンチ７は、チャネル層４を貫通してドレイン領域２まで到達させる。半導体基板上にストライプ状にパターニングされ、トレンチ７内壁にはゲート酸化膜１１を設け、ゲート電極１３を形成するためにポリシリコンを埋設する。
【００４１】
ゲート酸化膜１１は、少なくともチャネル層４と接するトレンチ７内壁に、駆動電圧に応じて数百Åの厚みに設ける。ゲート酸化膜１１は絶縁膜であるので、トレンチ７内に設けられたゲート電極１３と半導体基板に挟まれてＭＯＳ構造となっている。
【００４２】
ゲート電極１３は、トレンチ７に埋設されたポリシリコンよりなり、そのポリシリコンには、低抵抗化を図るためにＮ型不純物が導入されている。このゲート電極１３は、同一工程で形成される第２ゲート引き出し電極２２および第１ゲート引き出し電極２１を介して半導体基板の周囲を取り巻くゲート連結電極２３まで延在され、半導体基板上に設けられたゲートパッド電極（図示せず）に連結される。
【００４３】
凹部１５は、トレンチ７間のチャネル層４表面で、ソース領域１７より深く、チャネル領域４より浅く設けられる。側壁にソース領域１７が露出し、底面にボディコンタクト領域１８が露出する。
【００４４】
サイドウォール１４は絶縁膜からなり、これにより第２のゲート取出し電極２２側壁が被覆される。
【００４５】
ソース領域１７は、トレンチ７に隣接して設けられるＮ＋型不純物を注入した拡散領域である。隣接するトレンチ７間のチャネル層４表面に設けられた凹部１５側壁に露出してソース電極１９とコンタクトする。
【００４６】
ボディコンタクト領域１８は、上述の凹部１５の底部に設けられたＰ＋型不純物の拡散領域であり、基板の電位を安定化させる。これにより隣接するトレンチ７で囲まれた部分が１つのセルとなり、このセルが複数集まって実動作領域２０となっている。
【００４７】
第２ゲート引き出し電極２２は、各ゲート電極１３と重畳し更にゲート電極１３と隣接する基板表面までを覆って設けられる。また、各トレンチ７に直交して設けられた第２のゲート引き出し電極２２と共に格子状のパターンを形成し、ゲート電極とも第１ゲート引き出し電極２１ともコンタクトする。
【００４８】
ゲート電極１３から引き出された第１ゲート引き出し電極２１の上にはゲート引き出し電極２１とほぼ重畳し、実動作領域２０外のゲートパッド電極（不図示）に接続するＡｌ等よりなるゲート連結電極２３を設ける。第１ゲート引き出し電極２１下の基板表面には、耐圧を確保するためにガードリング２５が設けられる。
【００４９】
層間絶縁膜１６は、ソース電極１９とゲート電極１３との絶縁のためにゲート電極１３を覆って設けられる。本実施形態では第２のゲート引き出し電極２２上に設けた絶縁膜を層間絶縁膜１６として説明するが、実際は第２ゲート引き出し電極側壁の絶縁膜から成るサイドウォール１４も層間絶縁膜として利用される。
【００５０】
ソース電極１９は、アルミニウム等をスパッタして所望の形状にパターニングした金属電極である。第２のゲート引き出し電極２２上の層間絶縁膜１６を介し、実動作領域上全面を覆って設けられ、第２のゲート引き出し電極２２が設けられない部分でソース領域１７およびボディコンタクト領域１８とコンタクトする。ドレイン電極（不図示）は基板裏面に設けられる。
【００５１】
本発明の特徴は、ゲート電極１３および第１ゲート引き出し電極２１とコンタクトする第２のゲート引き出し電極２２を実動作領域２０上に格子状に設けることにある。これにより、ゲート電圧印加時にはトレンチ７に埋設されたゲート電極１３に加え、ゲート電極１３上の第２ゲート引き出し電極２２をゲート電極１３の一部として利用することができる。
【００５２】
すなわち、図１（Ｂ）に示す斜線部の如く、ゲート電極１３として利用できる断面積が増加する。ゲート電極１３の全てにおいて断面積が増加するので、従来構造と比較してチップ全体のゲート抵抗Ｒｇが大幅に低減できる。ターンオンに要する時間（ｔｄ（ｏｎ））はゲート電極寄生抵抗が小さいと仮定すれば、ゲート抵抗Ｒｇに比例するので、チップ全体としてゲート抵抗Ｒｇが低減されれば、ターンオンに要する時間（ｔｄ（ｏｎ））が低減できる。つまり、従来は実動作領域中央部のゲート抵抗Ｒｇが大きくなることでチップ全体のスイッチングタイムの短縮が困難であったが、本発明によれば、ゲート−ドレイン間容量を抑えるストライプ状のゲート電極構造で、チップサイズの大きい素子であっても、ターンオンに要する時間が短縮でき、動作速度の向上に大きく寄与できる。
【００５３】
ここで、ゲート電極１３の断面積を増加させるのであれば、ゲート電極１３と重畳して第２のゲート引き出し電極２２を設けるだけでよい。しかし、第１ゲート引き出し電極２１と第２のゲート引き出し電極とのコンタクト部がチップの２辺しかとれないため、隣接するゲート電極１３間に電位差が生じてしまう。そこで、本実施形態では、トレンチに対して直交方向に対しても第２のゲート引き出し電極２２を設けて格子状に連結し、実動作領域２０上に配置することとした。
【００５４】
このように、本発明によれば、第２のゲート引き出し電極２２をゲート電極１３上に設けることでゲート電極の断面積を大幅に向上しゲート抵抗Ｒｇを低減できるので、動作速度の向上に大きく寄与できる。また、第１ゲート引き出し電極２１は、第２ゲート引き出し電極２２とチップ４辺でコンタクトできるので、隣接するトレンチ間の電位差を実質なくすことができる。
【００５５】
ゲート引き出し電極２１は従来から実動作領域周囲に必ず設けられていたものである。本実施形態によれば、ゲート引き出し電極２１形成のマスクパターンを変更するだけでよい。すなわち、コストを増大させずに、動作速度の向上を実現することができる。
【００５６】
また、後に詳述するが、本実施形態においてはサイドウォール１４と凹部１５を利用することでソース領域、ボディコンタクト領域、ソース電極とのコンタクト形成においてセルフアラインで形成できる。すなわち、マスクの合わせずれを考慮する必要が無く、セルの集積度を向上できる。具体的には、ゲート電極１３とソース電極１９との離間距離が安定して形成できるため、セルピッチで０．３５μｍ程度縮小でき、オン抵抗が低減する利点を有する。
【００５７】
次に、図３から図１０を参照して、本発明の製造方法をＮチャネル型パワーＭＯＳＦＥＴを例に示す。
【００５８】
本発明の半導体装置の製造方法は、一導電型の半導体基板表面に逆導電型のチャネル層を形成し、該チャネル層を貫通し前記半導体基板まで到達するトレンチを形成し、トレンチの少なくとも前記チャネル層上にゲート絶縁膜を形成する工程と、トレンチに埋設されるゲート電極を形成し、同時に予定の実動作領域外周を囲む第１のゲート引き出し電極を形成し、少なくともゲート電極およびゲート電極と隣接する基板表面を覆って第２のゲート引き出し電極を形成する工程と、隣接するトレンチの間のチャネル層表面に一導電型不純物拡散領域を形成する工程と、第２のゲート引き出し電極上に絶縁膜を形成し、第２のゲート電極側壁に絶縁膜からなるサイドウォールを形成する工程と、サイドウォールをマスクとしてチャネル層表面をエッチングして凹部を形成し、トレンチに隣接するソース領域を形成する工程と、凹部に露出したチャネル層表面に逆導電型のボディコンタクト領域を形成し、実動作領域を形成する工程と、全面にソース電極を形成する工程とから構成される。
【００５９】
本発明の第１の工程は、図３に示す如く、一導電型の半導体基板表面に逆導電型のチャネル層を形成し、チャネル層を貫通し前記半導体基板まで到達するトレンチを形成し、トレンチの少なくとも前記チャネル層上にゲート絶縁膜を形成することにある。
【００６０】
まず、Ｎ＋型シリコン半導体基板１にＮ−型のエピタキシャル層を積層してドレイン領域２を形成する。予定のチャネル層４に選択的にボロンを注入した後、拡散してＰ型のチャネル層４を形成する。
【００６１】
全面にＣＶＤ法によりＮＳＧ（Ｎｏｎ−ｄｏｐｅｄ　Ｓｉｌｉｃａｔｅ　Ｇｌａｓｓ）のＣＶＤ酸化膜（不図示）を生成し、マスク形成後ドライエッチングして部分的に除去し、チャネル層４が露出したトレンチ開口部を形成する。その後、ＣＶＤ酸化膜をマスクとしてトレンチ開口部のシリコン半導体基板をＣＦ系およびＨＢｒ系ガスにより異方性ドライエッチングし、チャネル層４を貫通してドレイン領域２まで達するトレンチ７を形成する。
【００６２】
更に、ダミー酸化をしてトレンチ７内壁とＣＶＤ酸化膜表面に酸化膜（図示せず）を形成し、その後、酸化膜とＣＶＤ酸化膜をエッチングにより除去する。このダミー酸化を行う理由は、ドライエッチングの際のエッチングダメージを除去し、後のゲート酸化膜を安定に形成するためである。また、高温で熱酸化することによりトレンチ７開口部に丸みをつけ、トレンチ７開口部での電界集中を避ける効果もある。これにより、トレンチ７が形成され、その後、全面を熱酸化してゲート酸化膜１１を形成する。また、トレンチ７形成後にダミー酸化およびゲート酸化膜１１形成の熱酸化を行うことで、トレンチ周囲のＰ型不純物の拡散が十分に行われるので、トレンチ７に沿ったチャネル領域となる部分の不純物濃度がより均一になる利点もある。
【００６３】
なお、所定の特性が得られるのであれば、ドレイン領域２となるＮ−型エピタキシャル層にトレンチ７を形成後、Ｐ型不純物を拡散してチャネル層４を形成しても良い。
【００６４】
本発明の第２の工程は、図４から図６に示す如く、トレンチ７に埋設されるゲート電極１３を形成し、同時に予定の実動作領域外周を囲む第１のゲート引き出し電極２１を形成し、少なくともゲート電極１３およびゲート電極１３と隣接する基板表面を覆って第２のゲート引き出し電極２２を形成することにある。
【００６５】
本工程は、本発明の特徴となる工程であり、予定の実動作領域上に格子状の第２のゲート引き出し電極２２を形成するものである。すなわち図４の如く全面にノンドープのポリシリコン層８を堆積し、リンを高濃度に注入・拡散して高導電率化を図る。その後、第１および第２のゲート引き出し電極をパターニングするためマスクとなるＮＳＧ膜を堆積する。図２（Ｂ）に示す如く、第１のゲート引き出し電極２１はゲート電極１３を実動作領域外に引き出して、実動作領域外周を覆う形状とする。また、第２のゲート引き出し電極２２は、ゲート電極１３上と、ゲート電極１３に隣接する基板周囲を覆って設けられ、更にそれらと直交する方向にも複数本設ける。実動作領域上で格子状に設けられ、第１のゲート引き出し電極２１およびゲート電極１３とコンタクトする。つまり、図５の如くこれらの形状を残すようにＮＳＧ膜９をパターニングし、フォトリソグラフィ工程によりマスクを形成する。
【００６６】
その後、図６の如くＮＳＧ膜９に合わせてポリシリコン層８をエッチングし、トレンチ７に埋設されたゲート電極１３および実動作領域外周を囲む第１ゲート引き出し電極（図６では不図示）、実動作領域上で格子状となる第２ゲート引き出し電極２２が形成される。上記の如く、ゲート電極１３、第１および第２ゲート引き出し電極２１、２２は同一材料にて形成される。
【００６７】
これにより、ゲート電圧印加時にはトレンチ７に埋設されたゲート電極１３に加え、ゲート電極１３上の第２ゲート引き出し電極２２をゲート電極１３の一部として利用することができるので、ゲート電極１３の断面積が増加することになる。
【００６８】
このように各ゲート電極１３の断面積が増加するので、ゲート抵抗Ｒｇが低減でき、従来構造と比較してチップ全体のゲート抵抗Ｒｇが大幅に低減できる。ターンオンに要する時間（ｔｄ（ｏｎ））はゲート電極寄生抵抗が小さいと仮定すれば、ゲート抵抗Ｒｇに比例するので、チップ全体としてゲート抵抗Ｒｇが低減されれば、ターンオンに要する時間（ｔｄ（ｏｎ））が低減できる。つまり、従来は実動作領域中央部のゲート抵抗Ｒｇが大きくなることでチップ全体のスイッチングタイムの短縮が困難であったが、本発明によれば、ゲート−ドレイン間容量を抑えるストライプ状のゲート電極構造で、チップサイズの大きい素子であっても、ターンオンに要する時間が短縮でき、動作速度の向上に大きく寄与できる。
【００６９】
また、ゲート電極１３に対して直交する方向にも第２ゲート引き出し電極２２を設けて互いに連結し、実動作領域上で格子状にパターニングすることで第２ゲート引き出し電極２２間の電位差を実質なくすこともできる。
【００７０】
第１のゲート引き出し電極２１は従来から実動作領域周囲に必ず設けられていたものである。本実施形態によれば、第１のゲート引き出し電極２１形成のマスクパターンを変更するだけで実施できるので、コストを増大させずに動作速度の向上を実現できるものである。
【００７１】
更に、ゲート電極１３上は全て第２のゲート引き出し電極で覆われており、基板表面付近のポリシリコン層の落ち込み（リセス）が無くなる。これにより、基板表面からゲート電極１３として利用できるので、チャネル層を浅くでき、ＴＡＴの短縮やＩＤＳＳの歩留まりを向上できる。従来のゲート電極は実動作領域上で全面エッチングされるので、図１１（Ｂ）または図１５に示す如くポリシリコン層の落ち込み（リセス５０）が生じ、ゲート電極が基板表面から落ち込むことになっていた。このため、ソース領域やチャネル層もこの落ち込み分を考慮して深く形成しなければ成らず、ＴＡＴの増加やＩＤＳＳの歩留まりが低下する問題があった。しかし本発明によれば、ゲート電極上に第２ゲート引き出し電極を設けることで、このリセスの発生が無くなり、チャネル層を浅く形成することができる。
【００７２】
本発明の第３の工程は、図７に示す如く、隣接するトレンチの間のチャネル層表面に一導電型不純物拡散領域を形成することにある。
【００７３】
本工程から第６の工程までも本発明の特徴となる工程である。まず全面にＮ＋型不純物をイオン注入して拡散し、隣接するトレンチ７間のチャネル層４表面にＮ＋型不純物拡散領域１０を形成する。この領域は後の工程においてソース領域となるものである。
【００７４】
本発明の第４の工程は、図８に示す如く、第２のゲート引き出し電極上に絶縁膜を形成し、第２のゲート電極側壁に絶縁膜からなるサイドウォールを形成することにある。
【００７５】
全面にＮＳＧ膜１２を更に堆積し（図８（Ａ））、その後ＮＳＧ膜１２をマスクなしで全面ドライエッチングする。これにより、第２のゲート引き出し電極上には、マスクとして形成したＮＳＧ膜９が残るので、これを層間絶縁膜１６として利用する。更に層間絶縁膜１６と第２のゲート引き出し電極２２の側壁には本工程で堆積したＮＳＧ膜１２によるサイドウォール１４が形成され、第２ゲート引き出し電極２２は、絶縁膜により覆われる。更に、隣接するトレンチ間には、Ｎ＋型不純物拡散領域１０が露出する（図８（Ｂ））。
【００７６】
本発明の第５の工程は、図９に示す如くサイドウォールをマスクとしてチャネル層表面をエッチングして凹部を形成し、トレンチに隣接するソース領域を形成することにある。
【００７７】
サイドウォール１４をマスクとして、露出したチャネル層４表面をＮ＋型不純物拡散領域１０よりも深く、チャネル層４よりも浅くエッチングする。これにより、隣接するトレンチ７間のチャネル層４には凹部１５が形成され、Ｎ＋型不純物拡散領域１０は凹部１５によって分断されてトレンチ７に隣接したソース領域１７が形成される。
【００７８】
本発明の第６の工程は、図１０に示す如く、凹部に露出したチャネル層表面に逆導電型のボディコンタクト領域を形成し、実動作領域を形成することにある。
【００７９】
トレンチ７間の凹部１５に露出したチャネル層４表面にＰ＋型不純物を導入・拡散して基板の電位安定化のためのボディコンタクト領域１８を形成する。これにより多数のセルから成る実動作領域２０が形成される。図からも明らかなように、本工程において、凹部１５側壁にはソース領域１７が露出し、凹部底面にボディコンタクト領域１８が露出した構造となる。さらにゲート電極１３（第２のゲート引き出し電極２２）周囲はサイドウォール１４および層間絶縁膜１６が設けられ絶縁材料で覆われる。
【００８０】
このように、前記第３の工程から本工程においてはソース領域１７、ボディコンタクト領域１８、ソース電極１９とのコンタクト形成がマスクなしで行える。従来では、ソース領域形成、ボディコンタクト領域形成、層間絶縁膜及びソース電極とのコンタクト領域形成工程にはそれぞれマスクが必要であったが、本発明によれば３枚のマスクが削減できる。
【００８１】
本発明の第７の工程は、全面にソース電極を形成することにある。全面にＡｌ等のスパッタにより金属を蒸着しボディコンタクト領域１８、ソース領域１７とコンタクトするソース電極１９を形成し、図２に示す最終構造を得る。また、このとき同時に第１のゲート引き出し電極とほぼ重畳してゲート連結電極２３も形成され、ゲートパッド電極まで延在される。
【００８２】
【発明の効果】
本発明の特徴は、第２のゲート引き出し電極を実動作領域上にゲート電極と直交して設けることにある。これにより、第１に、ゲート電圧印加時にはトレンチに埋設されたゲート電極に加え、ゲート電極上の第２ゲート引き出し電極をゲート電極として利用することができる。
【００８３】
すなわち、ゲート電極１３の断面積が増加することになるので、ゲート抵抗Ｒｇが低減でき、従来構造と比較してチップ全体のゲート抵抗Ｒｇが大幅に低減できる。ターンオンに要する時間（ｔｄ（ｏｎ））はゲート電極寄生抵抗が小さいと仮定すれば、ゲート抵抗Ｒｇに比例するので、ターンオンに要する時間（ｔｄ（ｏｎ））が低減できる。
【００８４】
つまり、本発明によれば、ゲート−ドレイン間容量を抑えるストライプ状のゲート電極構造で、チップサイズの大きい素子であっても、ターンオンに要する時間が短縮でき、動作速度の向上に大きく寄与できる。
【００８５】
第２に、第２ゲート引き出し電極は、格子状に設けることで第１ゲート引き出し電極とチップ４辺でコンタクトできるので、隣接するトレンチ間の電位差を実質なくすことができる。
【００８６】
第３に、ソース領域、ボディコンタクト領域、ソース電極とのコンタクト形成においてセルフアラインで形成できるため、マスクの合わせずれを考慮する必要が無く、セルの集積度を向上できる。具体的には、ゲート電極とソース電極との離間距離が安定して形成できるためセルピッチで０．３５μｍ程度縮小でき、オン抵抗が低減する利点を有する。
【００８７】
また、本発明の製造方法によれば、マスクパターンの変更のみで、動作速度の向上を実現することができる。ゲート引き出し電極は従来から実動作領域周囲に必ず設けられていたものである。本実施形態によれば、ゲート引き出し電極形成のマスクパターンを変更するだけで実施できるので、コストを増大させずに、動作速度の向上を実現できる。
【００８８】
更に、ゲート電極上は全て第２のゲート引き出し電極で覆われており、ポリシリコン層の落ち込み（リセス）が無くなる。これにより、基板表面からゲート電極として利用できるので、チャネル層を浅く形成でき、ＴＡＴの短縮やＩＤＳＳの歩留まりを向上できる。従来のゲート電極は実動作領域上で全面エッチングされるので、ポリシリコン層の落ち込み（リセス）が生じ、ゲート電極が基板表面から落ち込むことになっていた。このため、ソース領域やチャネル層もこの落ち込み分を考慮して深く形成しなければ成らず、ＴＡＴの増加やＩＤＳＳの歩留まりが低下する問題があった。しかし本発明によれば、ゲート電極上に第２ゲート引き出し電極を設けることで、このリセスの発生が無くなり、チャネル層を浅く形成することができる。
【００８９】
また、ボディコンタクト領域、ソース電極とのコンタクト形成がマスクなしで行える。従来では、ソース領域、ボディコンタクト領域、層間絶縁膜及びソース電極とのコンタクト形成はそれぞれマスクが必要であったが、本発明によれば３枚のマスクが削減できる。すなわち、ＴＡＴの短縮やコストの削減に大きく寄与でき、尚かつ動作速度が向上する半導体装置の製造方法を提供できる。
【図面の簡単な説明】
【図１】本発明の半導体装置を説明する（Ａ）平面図、（Ｂ）拡大斜視図である。
【図２】本発明の半導体装置を説明する断面図である。
【図３】本発明の半導体装置の製造方法を説明する断面図である。
【図４】本発明の半導体装置の製造方法を説明する断面図である。
【図５】本発明の半導体装置の製造方法を説明する断面図である。
【図６】本発明の半導体装置の製造方法を説明する断面図である。
【図７】本発明の半導体装置の製造方法を説明する断面図である。
【図８】本発明の半導体装置の製造方法を説明する断面図である。
【図９】本発明の半導体装置の製造方法を説明する断面図である。
【図１０】本発明の半導体装置の製造方法を説明する断面図である。
【図１１】従来の半導体装置の（Ａ）平面図、（Ｂ）拡大斜視図、（Ｃ）断面図である。
【図１２】従来の半導体装置の製造方法を説明する断面図である。
【図１３】従来の半導体装置の製造方法を説明する断面図である。
【図１４】従来の半導体装置の製造方法を説明する断面図である。
【図１５】従来の半導体装置の製造方法を説明する断面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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