(57)【要約】【課題】ＣＰＵ側の負担を小さく抑えたまま、システム全体の処理効率を高めることができる受信装置を提供する。【解決手段】先ずは、受信データ数カウンタ１６＿１がヘッダ長レジスタ１６＿２に格納されたヘッダ長情報に応じた受信データ数を計数したときに比較器１６＿６を介して制御部１６＿４で割込を発生させ、その後切替器１６＿５で切り替えて、受信データ数カウンタ１６＿１がデータ長レジスタ１６＿３に格納されたデータ長情報に応じた受信データ数を計数したときに比較器１６＿６を介して制御部１６＿４で割込を発生させる。【選択図】        図３
2004164067.tif 000002
【特許請求の範囲】
【請求項１】
データ長を含む、あらかじめ決められたヘッダ長のヘッダを伴うシリアルデータパケットを受信する受信装置において、
前記シリアルデータパケットを構成する、順次シリアルに受信した受信データを格納する受信データバッファ部と、
前記受信データバッファ部に格納されるデータ数を計数する受信データ数カウンタと、
前記シリアルデータパケットのヘッダ長情報が格納されるヘッダ長レジスタと、
前記受信データ数カウンタの計数値と比較されるデータ長情報が格納されるデータ長レジスタと、
前記受信データバッファ部に格納された受信データを読み込ませるための割込を、前記シリアルデータパケットの受信開始後、先ずは、前記受信データ数カウンタが前記ヘッダ長レジスタに格納されたヘッダ長情報に応じた受信データ数を計数したときに発生するとともに、その後は、前記受信データ数カウンタが前記データ長レジスタに格納されたデータ長情報に応じた受信データ数を計数したときあるいは該データ長レジスタに応じた受信データ数を計数する度に発生する割込発生部とを備えたことを特徴とする受信装置。
【請求項２】
前記データ長レジスタは、前記シリアルデータパケットのヘッダに記録されたデータ長情報が格納されるものであることを特徴とする請求項１記載の受信装置。
【請求項３】
前記データ長レジスタは、後続の受信データのデータ長が前記受信データバッファ部に格納可能なデータ数を越えるときに前記受信データバッファ部に格納可能なデータ長を表わすデータ長情報が格納され、後続の受信データのデータ長が前記受信データバッファ部に格納可能なデータ数以下になったときに後続の受信データのデータ長を表わすデータ長情報が格納されるものであることを特徴とする請求項１記載の受信装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、データ長を含む、あらかじめ決められたヘッダ長のヘッダを伴うシリアルデータパケットを受信する受信装置に関する。
【０００２】
【従来の技術】
ＣＰＵと周辺装置との間に配備され、ＣＰＵからデータバスを介して供給されるパラレルデータをシリアルデータに変換して送信するとともに、周辺装置から受信したシリアルデータをパラレルデータに変換してデータバスを介してＣＰＵに供給するシリアル通信システムが知られている。このようなシリアル通信システムには、データ長を含む、あらかじめ決められたヘッダ長のヘッダを伴うシリアルデータパケットを受信する受信装置が備えられている。一般に、受信装置では、１バイト分のシリアルデータを受信する度に割込を発生してＣＰＵ側にその都度１バイト分のシリアルデータの受信を知らせ、ＣＰＵ側でその１バイト分のシリアルデータを読み出してもらうという割込処理が行なわれている（非特許文献１参照）。
【０００３】
ここで、シリアルデータの転送速度を上げていくと、これに伴って割込信号の発生間隔時間が短くなる。すると、ＣＰＵ側の割込処理の頻度が高まり、従ってＣＰＵ側の、現在実行しているプログラム等の一時的な中断やデータ退避等のオーバーヘッドが大きくなり、システム全体の処理能力が低下するという問題が発生する。
【０００４】
そこで、先入れ先出し（ＦＩＦＯ：Ｆｉｒｓｔ  Ｉｎ  Ｆｉｒｓｔ  Ｏｕｔ）方式のＦＩＦＯバッファを備えた受信装置が提案されている（特許文献１参照）。この受信装置では、ＦＩＦＯバッファが受信データにより一杯になった時点で割込が発生されるため、ＣＰＵ側の割込処理の頻度を低減させることができる。
【０００５】
【非特許文献１】
Ｉｎｔｅｌ  Ｃｏｒｐｏｒａｔｉｏｎ「ＭＩＣＲＯＣＯＭＭＵＮＩＣＡＴＩＯＮＳ  １９９１」２：Ｗｉｄｅ  Ａｒｅａ  Ｎｅｔｗｏｒｋｓ：８２５１Ａ  ｐｐ２−１〜ｐｐ２−２５内ｐｐ２−６のＲＸＲＤＹ（Ｒｅｃｅｉｖｅ  Ｒｅａｄｙ）
【特許文献１】
特開平１０−６３６１７号公報（段落番号０００２−段落番号００１１、第１図）
【０００６】
【発明が解決しようとする課題】
しかし、上述したＦＩＦＯバッファを備えた受信装置において、そのＦＩＦＯバッファにある程度の受信データが格納されている状態で、次のデータが比較的長時間受信されない場合がある。すると、ＦＩＦＯバッファから比較的長時間割込が発生されないこととなる。そこで、ＣＰＵ側がＦＩＦＯバッファに受信データが格納されている否かを所定時間ごとに監視（ポーリング）したり、あるいは、受信装置自体にタイマを備え、最後に受信データを格納した時点からタイマで設定された所定時間経過後に割込を発生する構成が必要とされる。前者の場合は、ＣＰＵ側の、ポーリングに費やされる負担が大きくなるため、ＦＩＦＯバッファを備えたことによるＣＰＵ側の割込処理頻度の低減効果が損なわれる。また、ＦＩＦＯバッファに格納された受信データは、ある程度の時間放置される。一方、後者の場合は、前者とは異なり、ＣＰＵ側の、ＦＩＦＯバッファを備えたことによる割込処理頻度の低減効果は損なわれないものの、ＦＩＦＯバッファが一杯にならないような長さのデータを受信した場合は、そのデータは、やはりある程度の時間放置される。この放置時間は、実動作上その時々でばらつくため、システム全体の処理効率を高めることは困難である。
【０００７】
本発明は、上記事情に鑑み、ＣＰＵ側の負担を小さく抑えたまま、システム全体の処理効率を高めることができる受信装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】
上記目的を達成する本発明の受信装置は、データ長を含む、あらかじめ決められたヘッダ長のヘッダを伴うシリアルデータパケットを受信する受信装置において、
上記シリアルデータパケットを構成する、順次シリアルに受信した受信データを格納する受信データバッファ部と、
上記受信データバッファ部に格納されるデータ数を計数する受信データ数カウンタと、
上記シリアルデータパケットのヘッダ長情報が格納されるヘッダ長レジスタと、
上記受信データ数カウンタの計数値と比較されるデータ長情報が格納されるデータ長レジスタと、
上記受信データバッファ部に格納された受信データを読み込ませるための割込を、上記シリアルデータパケットの受信開始後、先ずは、上記受信データ数カウンタが上記ヘッダ長レジスタに格納されたヘッダ長情報に応じた受信データ数を計数したときに発生するとともに、その後は、上記受信データ数カウンタが上記データ長レジスタに格納されたデータ長情報に応じた受信データ数を計数したときあるいはそのデータ長レジスタに応じた受信データ数を計数する度に発生する割込発生部とを備えたことを特徴とする。
【０００９】
本発明の受信装置は、受信データバッファ部に格納された受信データをＣＰＵ側に読み込ませるための割込を、シリアルデータパケットの受信開始後、先ずは、受信データ数カウンタがヘッダ長レジスタに格納されたヘッダ長情報に応じた受信データ数を計数したときに発生するとともに、その後は、受信データ数カウンタがデータ長レジスタに格納されたデータ長情報に応じた受信データ数を計数したときあるいはそのデータ長レジスタに応じた受信データ数を計数する度に発生するものである。このため、受信データバッファ部に格納可能なデータ数が格納された時点で割込を発生すれば済む。従って、従来の、１バイト分のシリアルデータを受信する度に割込を発生してＣＰＵ側で１バイト分ずつシリアルデータを読み出す技術と比較し、ＣＰＵ側の負担を小さく抑えることができる。また、従来の、ＦＩＦＯバッファを備えた技術と比較し、ＦＩＦＯバッファに格納された受信データが所定時間放置されることもなく、システム全体の処理効率を高めることができる。
【００１０】
ここで、上記データ長レジスタは、上記シリアルデータパケットのヘッダに記録されたデータ長情報が格納されるものであることが好ましい。
【００１１】
このようにすると、受信データのデータ数を予め知ることができる。
【００１２】
また、上記データ長レジスタは、後続の受信データのデータ長が上記受信データバッファ部に格納可能なデータ数を越えるときに上記受信データバッファ部に格納可能なデータ長を表わすデータ長情報が格納され、後続の受信データのデータ長が上記受信データバッファ部に格納可能なデータ数以下になったときに後続の受信データのデータ長を表わすデータ長情報が格納されるものであってもよい。
【００１３】
例えば、受信データバッファ部として用意されるメモリやレジスタのサイズよりも受信データのデータ長の方が大きい場合、受信データを複数のデータブロックに分割して受信する必要がある。ここで、最終のデータブロックを構成する受信データの数の方が、その最終のデータブロック以前の通常のデータブロックを構成する受信データの数よりも小さい場合がある。このような場合、上記構成により、受信データバッファ部に通常のデータブロック用のデータ長を表わすデータ長情報を格納し、その後最終のデータブロック用のデータ長を表わすデータ長情報を格納すると、システム全体の処理効率を一層高めることができる。
【００１４】
【発明の実施の形態】
以下、本発明の実施形態について説明する。
【００１５】
先ず、本実施形態の受信装置で受信するシリアルデータパケットについて説明する。
【００１６】
図１は、シリアルデータパケットのフォーマットの一例を示す図である。
【００１７】
一般に、シリアル通信システムでは、図１に示すようなシリアルデータパケットのフォーマットが用いられる。
【００１８】
図１には、６バイトの属性長および２バイトのデータ長からなる８バイトのヘッダ長のヘッダと、データ本体（可変長のデータ）とからなるシリアルデータパケットのフォーマットが示されている。６バイトの属性長は、宛先アドレスや発信元アドレスを含むブロックである。また、２バイトのデータ長は、後続データである可変長のデータの長さを示すブロックである。
【００１９】
ソフトウェアの処理においては、それぞれのブロックが持つ意味が異なることから、各ブロックごとに処理内容も異なる。このため、各ブロックごとを塊として処理することが好ましい。この図１に示すシリアルデータパケットのフォーマットの場合は、先頭の８バイトのブロック（８バイトのヘッダ長のヘッダ）には、データ本体の属性やデータ長等の重要な情報が含まれており、このヘッダの処理は後続のデータ本体と比べてソフトウェア処理上ある意味で特別な処理となるため、後続のデータ本体よりも早く処理することが望ましい。以下、本発明の第１実施形態の受信装置について説明する。
【００２０】
図２は、本発明の第１実施形態の受信装置が組み込まれたシリアル通信システムの構成を示す図である。
【００２１】
図２に示すシリアル通信システム１０には、ＣＰＵインターフェース部１１と、送信データバッファ１２と、送信部１３と、受信部１４と、受信データバッファ部１５と、受信データ識別部１６とが備えられている。ＣＰＵインターフェース部１１は、割込制御部１１＿１を有する。尚、本発明の第１実施形態の受信装置は、受信部１４と、受信データバッファ部１５と、受信データ識別部１６とから構成されている。
【００２２】
ＣＰＵインターフェース部１１は、アドレスバス、データバス、およびコントロールバスを介して図示しないＣＰＵと接続されている。このＣＰＵインターフェース部１１は、ＣＰＵからデータバスを介して供給されたパラレルの送信データを送信データバッファ部１２に向けて出力する。また、このＣＰＵインターフェース部１１は、受信データバッファ部１５からパラレルの受信データを読み出してデータバスに出力する。さらに、ＣＰＵインターフェース部１１は、ＣＰＵからデータバスを介して供給された後述する種々のデータを受信データ識別部１６に出力する。また、ＣＰＵインターフェース部１１は、受信データ識別部１６からの割込を割込制御部１１＿１に入力し、ＣＰＵに向けて割込要求を行なう。
【００２３】
送信データバッファ部１２は、ＣＰＵインターフェース部１１から出力されたパラレルの送信データを格納する。
【００２４】
送信部１３は、送信データバッファ部１２に格納されたパラレルの送信データをシリアルのデータに変換して、図示しない周辺装置に向けて出力する。
【００２５】
受信部１４には、周辺装置から前述した図１に示すシリアルデータパケットのフォーマットを持つシリアルデータが入力される。受信部１４は、入力されたシリアルデータをパラレルのデータに変換して受信データバッファ部１５に出力するとともに、またデータ受信時に使用するサンプリング信号を受信データ識別部１６に出力する。
【００２６】
受信データバッファ部１５は、受信部１４から出力されたパラレルのデータ（受信データ）を格納する。
【００２７】
受信データ識別部１６については図３を参照して説明する。
【００２８】
図３は、図２に示す受信データ識別部の構成を示す図である。
【００２９】
図３に示す受信データ識別部１６には、受信データ数カウンタ１６＿１と、ヘッダ長レジスタ１６＿２と、データ長レジスタ１６＿３と、制御部１６＿４と、切替器１６＿５と、比較器１６＿６と、減算器１６＿７とが備えられている。
【００３０】
受信データ数カウンタ１６＿１は、図２に示す受信部１４からの受信データサンプリング信号を入力することにより、受信データバッファ部１５に格納されるデータ数を計数する。具体的には１バイトのデータ毎にデータ数が計数される。
【００３１】
ヘッダ長レジスタ１６＿２には、シリアルデータパケットのヘッダ長情報が格納される。
【００３２】
データ長レジスタ１６＿３には、受信データ数カウンタ１６＿１の計数値と比較されるデータ長情報が格納される。詳細には、シリアルデータパケットのヘッダに記録されたデータ長情報が格納される。これらヘッダ長レジスタ１６＿２，データ長レジスタ１６＿３には、データバス，ＣＰＵインターフェース部１１，内部バスを介してＣＰＵから所望の値が設定可能である。ヘッダ長レジスタ１６＿２は、システムのリセット後１回だけ設定することで通常は十分である。
【００３３】
制御部１６＿４は、受信データ識別部１６全体の制御を司る部分であり、本発明にいう割込発生部の役割を担うとともに、切替器１６＿５に供給する切替信号を生成したり、受信データ数カウンタ１６＿１に新たに適切な値をセットするためのセット信号を生成したりする。割込発生部の役割としては、具体的には、受信データバッファ部１５に格納された受信データをＣＰＵに読み込ませるための割込を、シリアルデータパケットの受信開始後、先ずは、受信データ数カウンタ１６＿１がヘッダ長レジスタ１６＿２に格納されたヘッダ長情報に応じた受信データ数を計数したときに発生する。その後、受信データ数カウンタ１６＿１がデータ長レジスタ１６＿３に格納されたデータ長情報に応じた受信データ数を計数したときに発生する。
【００３４】
切替器１６＿５には、ヘッダ長レジスタ１６＿２からのヘッダ長情報とデータ長レジスタ１６＿３からのデータ長情報とが入力される。この切替器１６＿５は、制御部１６＿４からの切替信号に応じて、即ちヘッダ部分を受信している際にはヘッダ長レジスタ１６＿２からのヘッダ長情報を、それ以外のデータ部分を受信している際にはデータ長レジスタ１６＿３からのデータ長情報を選択し、選択した情報を、比較器１６＿６および減算器１６＿７に出力する。
【００３５】
比較器１６＿６には、切替器１６＿５からの情報と受信データ数カウンタ１６＿１で計数されたデータ数が入力される。この比較器１６＿６は、切替器１６＿５からの情報と受信データ数カウンタ１６＿１からのデータ数を比較し、一致した場合に一致した旨の信号を制御部１６＿４に出力する。これにより、制御部１６＿４から割込が発生する。
【００３６】
減算器１６＿７は、受信データ数カウンタ１６＿１の値からヘッダ長レジスタ１６＿２の値またはデータ長レジスタ１６＿３の値を減じ、制御部１６＿４からのセット信号を受けると、その減じた値を受信データ数カウンタ１６＿１にセットする。これにより、受信データ数カウンタ１６＿１が典型的にはゼロクリアされるが、データ長レジスタ１６＿３に値がセットされる以前にその値を越えるデータ数を受信した場合は、この限りではない。
【００３７】
図４は、第１実施形態の受信装置の動作を説明するためのフローチャートである。
【００３８】
尚、第１実施形態の受信装置は、受信データバッファ部１５の記憶容量サイズよりも、受信時に想定されるデータ長（最大のデータ長）の方が小さい場合の受信データを取り扱うものである。
【００３９】
先ず、ステップＳ１１において、ＣＰＵがヘッダ長レジスタ１６＿２にあらかじめ決められているヘッダ長（ここでは、８バイト）を設定する。その後、シリアル通信が開始され、ステップＳ１２において、設定されたヘッダ長分だけデータが受信されると、即ち受信データ数カウンタ１６＿１の値がヘッダ長レジスタ１６＿２の値に等しくなると、比較器１６＿６から一致した旨の信号が制御部１６＿４に出力され、これにより制御部１６＿４から割込が発生する。この割込は割込制御部１１＿１に通知され、これによりＣＰＵへの割込要求が行なわれる。同時に受信データ数カウンタ１６＿１の値からヘッダ長レジスタ１６＿２の値が減算器１６＿７により減じられ、その減じられた値が受信データ数カウンタ１６＿１にセットされる。その後、制御部１６＿４では切替器１６＿５で選択されるべきレジスタをデータ長レジスタ１６＿３にするように選択信号が変更される。
【００４０】
次に、ステップＳ１３において、ＣＰＵは先の割込要求を受けて受信データバッファ部１５からＣＰＵインターフェース部１１を経由して受信データを読み出す。さらに、ステップＳ１４において、ＣＰＵは、受け取ったヘッダ内から後続するデータ長の情報を読み取り、このデータ長の情報をデータ長レジスタ１６＿３に設定する。制御部１６＿４は、データ長レジスタ１６＿３にデータ長をセットする操作が行なわれる以前に比較器１６＿６から通知される新たな割込を無効とし、割込要求を行なわないように制御する。このような処理中にも受信装置はシリアルデータの受信を行なうことは可能である。
【００４１】
次に、ステップＳ１５において、最終的に受信データ数カウンタ１６＿１の値がデータ長レジスタ１６＿３の値に一致すると、ヘッダの場合と同様にして割込が発生してＣＰＵに対して割込要求が行なわれる。同時に受信データ数カウンタ１６＿１の値からデータ長レジスタ１６＿３の値が減算器１６＿７により減じられ、その減じられた値が受信データ数カウンタ１６＿１にセットされる。その後、制御部１６＿４では切替器１６＿５で選択されるべきレジスタをヘッダ長レジスタ１６＿２にするように選択信号が変更される。
【００４２】
さらに、ステップＳ１６において、ＣＰＵは先の割込要求を受けて受信データバッファ部１５からＣＰＵインターフェース部１１を経由して受信データを読み出す。以下、これらステップＳ１２〜ステップＳ１６の繰り返しによりシリアル受信処理が行なわれる。
【００４３】
尚、ここでは、データ長レジスタ１６＿３へ設定する値を、受け取ったヘッダ内から決定する旨の例で説明したが、通信の形態上、データ長レジスタ１６＿３に設定すべき値が固定できる場合はこの限りではなく、常に一定の値を記録するようにしても良いし、受信装置を動作するための動作モードの中に、データ長レジスタ１６＿３にデータ長をセットするという専用のモードを設け、この専用のモードを１回だけ実行すれば以後設定不要となるようにしても良い。
【００４４】
次に、本発明の第２実施形態の受信装置について説明する。この第２実施形態の受信装置は、受信データバッファ部１５の記憶容量サイズよりも、受信時に想定されるデータ長（最大のデータ長）の方が大きい場合の受信データを取り扱うものである。尚、この受信装置の構成は、以下の点を除き、図２に示す受信装置１０の構成と同じであるため図示省略する。
【００４５】
図２に示す第１実施形態の受信装置１０では、受信データ数カウンタ１６＿１がデータ長レジスタ１６＿３に格納されたデータ長情報に応じた受信データ数を計数したときに割込が発生したが、この第２実施形態の受信装置では、受信データ数カウンタ１６＿１がデータ長レジスタ１６＿３に格納された値に応じた受信データ数を計数する度に割込が発生する。
【００４６】
また、図２に示す受信装置１０では、データ長レジスタ１６＿３には、シリアルデータパケットのヘッダに記録されたデータ長情報が格納されるが、第２実施形態の受信装置では、データ長レジスタ１６＿３には、受信データバッファ部１５に格納可能なデータ長を表わすデータ長情報が格納され、後続の受信データのデータ長が受信データバッファ部１５に格納可能なデータ数以下になったときに後続の受信データのデータ長を表わすデータ長情報が格納される。
【００４７】
図５は、第２実施形態の受信装置の動作を説明するためのフローチャートである。
【００４８】
ステップＳ２１〜ステップ２３までの動作は、前述した図４に示すステップＳ１１〜ステップ１３までの動作と同じであるため、説明は省略する。
【００４９】
ステップＳ２４では、ＣＰＵは、受け取ったヘッダ内から後続するデータ長の情報を読み取り、受信データバッファ部１５に格納可能なデータ長よりも大きい場合にはこのデータ長の情報よりも小さい値をデータ長レジスタ１６＿３に設定する。具体的には、データ長レジスタ１６＿３に設定するデータ長の情報は、受信データバッファ部１５の記憶容量サイズ以下の値である。
【００５０】
次に、ステップＳ２５において、データ長分のデータの受信が完了し割込が発生してＣＰＵに対して割込要求が行なわれる。
【００５１】
さらに、ステップＳ２６において、コマンド書き込み済みか否かが判定される。この第２実施形態では、データバッファ部１５の記憶容量サイズよりも受信データのデータ長の方が大きい場合が想定されるため、受信データを複数のデータブロックに分割し、分割された複数のデータブロックを複数回受信する必要がある。ここで、最終のデータブロックを受信してＣＰＵに読み出す前に、ＣＰＵから制御部１６＿４に対して、最終のデータである旨を示すコマンドを後述するステップＳ３１で書き込むことで、制御部１６＿４から切替器１６＿５に向けて、データ長レジスタ１６＿３をヘッダ長レジスタ１６＿２にするように選択信号が変更される。最初の時点では、コマンドの書き込みは行なわれていないため、ステップＳ２７に進む。
【００５２】
ステップＳ２７では、最終データ−１、即ち複数のデータブロックのうちの最終ブロックより１つ手前のデータブロックか否かが判定される。最終データ−１でないと判定された場合はステップＳ２８に進む。ステップＳ２８では、ＣＰＵは、受信データバッファ部１５からＣＰＵインターフェース部１１を経由して受信データを読み出し、ステップＳ２５に戻る。
【００５３】
一方、ステップＳ２７において、最終データ−１であると判定された場合はステップＳ３０に進む。ステップＳ３０では、ＣＰＵは、データ長レジスタ１６＿３に最終ブロックのデータ長の情報を設定する。次に、ステップＳ３１において、ＣＰＵは、上記コマンド、即ち最終データ読み出しコマンドを制御部１６＿４に書き込む。さらに、ステップＳ３２において、ＣＰＵは、受信データバッファ部１５からＣＰＵインターフェース部１１を経由して受信データを読み出し、ステップＳ２５に戻る。
【００５４】
ここで、前述したステップＳ２６において、コマンド書き込み済みと判定された場合は、最終のデータブロックが受信されたため、ステップＳ２９において、ＣＰＵは、受信データバッファ部１５からＣＰＵインターフェース部１１を経由して最終のデータブロックにおける受信データを読み出し、ステップＳ２２に戻る。
【００５５】
尚、上述した第１，第２実施形態は、受信データバッファ部１５の記憶容量サイズと比較し、受信時に想定されるデータ長が小さい場合，受信時に想定されるデータ長が大きい場合の例であるが、受信時に想定されるデータ長が小さい場合と大きい場合とを切り替えるモード切替手段を備えた受信装置としてもよい。このようにすると、受信装置として汎用性を持たせることができる。
【００５６】
【発明の効果】
以上説明したように、本発明の受信装置によれば、ＣＰＵ側の負担を小さく抑えたまま、システム全体の処理効率を高めることができる。
【図面の簡単な説明】
【図１】シリアルデータパケットのフォーマットの一例を示す図である。
【図２】本発明の第１実施形態の受信装置が組み込まれたシリアル通信システムの構成を示す図である。
【図３】図２に示す受信データ識別部の構成を示す図である。
【図４】第１実施形態の受信装置の動作を説明するためのフローチャートである。
【図５】第２実施形態の受信装置の動作を説明するためのフローチャートである。
【符号の説明】
１０  シリアル通信システム
１１  ＣＰＵインターフェース部
１１＿１  割込制御部
１２  送信データバッファ部
１３  送信部
１４  受信部
１５  受信データバッファ部
１６  受信データ識別部
１６＿１  受信データ数カウンタ
１６＿２  ヘッダ長レジスタ
１６＿３  データ長レジスタ
１６＿４  制御部
１６＿５  切替器
１６＿６  比較器
１６＿７  減算器
【図１】
2004164067.tif 000003
【図２】
2004164067.tif 000004
【図３】
2004164067.tif 000005
【図４】
2004164067.tif 000006
【図５】
2004164067.tif 000007