(57)【要約】【課題】読み出し時に、プリチャージされたビット線からソース線に流入するデスチャージ電流により生じる前記ソース線のレベル浮きによる誤読み出しを防止し、かつ隣接ビット線間の容量カップリングに基づく誤読み出しも生じない、大規模高集積化が可能なメモリ回路を提供する。【解決手段】読み出しモード設定時に、選択された読み出しメモリセルに繋がるビット線以外の大部分のビット線をＶＳＳレベルに接続することで、ビット線上のプリチャージ電荷がデスチャージ時にソース線に流入することにより生じるソース線のレベル浮きによる誤読み出しを防止し、かつ隣接ビット線間の容量カップリングに起因する前記選択ビット線電位の変動に伴う誤読み出しも防ぐことができる。【選択図】    図１
2004158111.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルと、
前記複数のメモリセルに夫々接続された複数のビット線及び複数のワード線を有し、アドレス信号に応じて前記複数のメモリセルから所定のメモリセルを選択するためのアクセス回路と、
読み出しモード時に前記アクセス回路により選択されたメモリセルに接続されているビット線をプリチャージするプリチャージ回路と、
前記選択されたメモリセル以外の非選択メモリセルに接続されているビット線をデスチャージするデスチャージ回路と、
を具備することを特徴とするメモリ回路。
【請求項２】
前記デスチャージ回路は、前記非選択メモリセルに接続されているビット線に夫々接続され、これらのビット線を接地電位に固定するための複数のデスチャージトランジスタを含むことを特徴とする請求項１に記載のメモリ回路。
【請求項３】
前記デスチャージ回路は、前記アドレス信号およびデスチャージ許可信号を入力とし、前記デスチャージトランジスタに供給されるオン信号を発生するデコーダ回路を有することを特徴とする請求項２に記載のメモリ回路。
【請求項４】
前記ビット線の一端は前記アクセス回路およびプリチャージ回路を介してプリチャージ電源に接続され、他端は前記メモリセルおよびソース線電位制御回路を介して接地ノードに接続されていることを特徴とする請求項１に記載のメモリ回路。
【請求項５】
前記ソース線電位制御回路は、ソース線電位制御信号によりオン、オフ制御されるスイッチング素子を有し、前記スイッチング素子のオン時に前記ソース線を前記接地電位に接続することを特徴とする請求項１に記載のメモリ回路。
【請求項６】
前記メモリセルはＥ２ＰＲＯＭを構成する不揮発性メモリセルからなることを特徴とする請求項１に記載のメモリ回路。
【請求項７】
前記メモリセルは、ソース、ドレイン間が金属配線で選択的に接続されたＭＯＳトランジスタからなり、ＮＯＲ型ＭＲＯＭを構成することを特徴とする請求項１に記載のメモリ回路。
【請求項８】
前記メモリセルは、ソース、ドレイン間が金属配線で選択的に接続されたＭＯＳトランジスタからなり、ＮＡＮＤ型ＭＲＯＭを構成することを特徴とする請求項１に記載のメモリ回路。
【請求項９】
前記アクセス回路は、入力アドレス信号により所定のビット線を選択するカラムデコーダを含み、前記デスチャージ回路は前記カラムデコーダと同じ入力アドレス信号により前記選択された所定のビット線に接続されるデスチャージトランジスタにオフ信号を与えることを特徴とする、請求項１に記載のメモリ回路。
【請求項１０】
前記デスチャージ回路は前記カラムデコーダと同一デコード出力を発生するデコード回路と、このデコード回路の出力の極性を反転させるインバータを含むことを特徴とする請求項９に記載のメモリ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明はメモリ回路に関し、特に、読み出し時にプリチャージされたビット線から選択されたメモリセルを介してソース線にデスチャージ電流が流れる構成を持つメモリセルアレイを有するメモリ回路に関する。
【０００２】
【従来の技術】
読み出し時に、プリチャージされたビット線から選択されたメモリセルを介してソース線にデスチャージ電流が流れる構成を持つメモリ回路が従来から広く用いられている（例えば特許文献１参照）。
【０００３】
【特許文献１】
特開２００１−２６６５８５号公報（第５、６頁、第１図）
この従来のメモリ回路はクロック同期方式のＦＬＡＳＨ＿Ｅ２ＰＲＯＭ（ｅｌｅｃｔｒｉｃａｌｌｙ  ｅｒａｓａｂｌｅ  ａｎｄ  ｐｒｏｇｒａｍｍａｂｌｅ  ＲＯＭ）であり、以下、この従来のメモリ回路について図２０乃至図２２を用いて説明を行う。なお、この従来回路例は読み出しに関する構成のみ示し、書込み／消去系の回路は省略している。
【０００４】
図２０は、従来のＦＬＡＳＨ＿Ｅ２ＰＲＯＭ回路例を示し、図２１にこの従来のＦＬＡＳＨ＿Ｅ２ＰＲＯＭ回路例の読出し動作を説明するタイミングチャート図を示し、図２２に全ビット線プリチャージ後のオールオンセル読出し時の等価回路図を示す。
【０００５】
図２０において、例えば、図示しないアドレス信号をデコードするロウデコーダＤＲＰにより選択されたワード線ＷＬｎ−１に接続されたメモリセルＣＥＬ０〜ＣＥＬ１５を含む例えば５１２個の不揮発性のメモリセルが全てオフ状態（データ“０”）のメモリセルで有り、ワード線ＷＬｎに接続されたメモリセルＣＥＬ０Ｘ〜ＣＥＬ１５Ｘを含む５１２個のメモリセルが全てオン状態（データ“１”）であると仮定する。また、アドレス信号により先ずワード線ＷＬｎ−１が選択され、次にワード線ＷＬｎが選択されるものとする。つまり、最初に選択された１６個のメモリセルＣＥＬ０〜ＣＥＬ１５が全てオフ状態であるから、これらのメモリセルに接続されたビット線ｂ０〜ｂ１５の電位は読み出し動作が行われた後もプリチャージ状態を維持している。同様に、ワード線ＷＬｎ−１で選択された全ビット線がプリチャージ状態である。この状態で、次に読み出すメモリセルＣＥＬ０Ｘ〜ＣＥＬ１５Ｘが全てオン状態であるから、プリチャージされているすべてのビット線ｂ０〜ｂ１５が読み出し時にデスチャージされる。この時、同様に５１２本のビット線がデスチャージされる。
【０００６】
この場合に関する動作モード時の説明を更に詳細に行う。
【０００７】
図２０において、１つのメモリブロック内に設けられたメモリセルＣＥＬ０〜ＣＥＬ１５の読出しに先だって、制御回路Ｃ１Ｐからのプリチャージ信号ＰＲＣＶによりトランジスタＴ１がオンとなり、プリチャージ電源であるＶＤＤ電源がセンス回路ＳＰの入力端子ＩＮに供給されるとともに、パワーセーブ用のトランジスタＴ２にも供給される。
【０００８】
このトランジスタＴ２はバイアス発生回路ＣＰＰからのバイアス信号ＢＩＡＳによりオンとなり、このメモリブロックＢ１５内の選択トランジスタＴ３０〜Ｔ３３が第１カラムデコーダＤＣ１Ｐからのカラムデコード信号ＳＲ０〜ＳＲ３により選択的にオンとされる。なお、このバイアス信号ＢＩＡＳはすべてのメモリブロックＢ０〜Ｂ１５に供給され、第１カラムデコーダＤＣ１Ｐからのカラムデコード信号ＳＲ０〜ＳＲ３により同時に選択される。
【０００９】
トランジスタＴ３０は、第２カラムデコーダＤＣ２Ｐからのデコード信号Ｓ０〜Ｓ７により選択される８個のトランジスタＴ４０〜Ｔ４７を介して８本のビット線ｂ０〜ｂ７に接続されている。従って、トランジスタＴ４０〜Ｔ４７が選択的にオンとなると、トランジスタＴ３０により８本のビット線ｂ０〜ｂ７が順次プリチャージされる。同じブロックＢ１５内のビット線ｂ８〜ｂ３１もトランジスタＴ３１〜Ｔ３３およびトランジスタＴ４８〜Ｔ７１を介して選択的にプリチャージされる。残りのブロックＢ０からＢ１４に付いても同様に各ビット線が選択的にプリチャージされる。即ち、１ブロック当たり３２本のビット線があり、合計１６ブロックでは５１２本のビット線が順次プリチャージされることになる。
【００１０】
以下、図２０に示した読み出し回路の動作を図２１、図２２を参照して説明する。
【００１１】
図２１のタイムチャートにおいて、（ａ）のクロック信号ＣＬＫがＨレベルの期間に選択されたビット線のプリチャージが行われ、Ｌレベルの期間にこのビット線に関してメモリセル読み出しデータ確定、およびデータセンスを行う。又、図２１（ｐ）のシステム読み出し制御信号ＯＥがＨレベルの期間にセンス回路ＳＰの出力をバッファＢＰを介してデータバスＤＢＵＳに出力する。
【００１２】
図２０の従来回路例において、図２１（ｂ）に示すように、ＲＯＭアドレスＡ０→ＲＯＭアドレスＢ８の順番で読出すものとする。この場合、メモリセルが全てオフセルであるから、ＲＯＭアドレスＡ０の読み出し期間が終了するまでのクロックＣＬＫの１周期の間に、１ブロック当たりのビット線３２本×１６ブロックの総ビット線５１２本全てがプリチャージされ、その状態が維持されている。
【００１３】
その後、ＲＯＭアドレスＢ８でのオンセル読出し時、ビット線５１２本に繋がるメモリセル全てがオンセルであるため、プリチャージ電荷が全てのメモリセルを介してソース線ＳＬに大電流として流れる。このため、主としてソース線ＳＬ−ＶＳＳ接地間の寄生抵抗により、ソース線ＳＬのレベルが図２１（ｋ）に示すように、プリチャージ状態のビット線レベル近く迄浮いてしまう状態となる。この場合、１個当りのオン状態のメモリセル電流が５０μＡと仮定すると、ソース線ＳＬに流れる総オンセル電流が２５ｍＡの過大電流値となる。
【００１４】
以上の説明は、全てオフセルの読み出しに続いて全てオンセルの読み出しと言う極端な例で行ったが、ある程度の数のオフセルの読み出しに続いてある程度の数のオンセルの読み出しが行われる場合には、同様にオンセルを介してソース線ＳＬに大きな電流が流れることに起因するソース線レベルの浮き現象が生じる可能性は大きい。
【００１５】
【発明が解決しようとする課題】
本来、オンセル読出し時、図２１（ｍ）のＩＮ電位が（ｎ）のＶＲＥＦ電位以下迄降下すべきものが、上記理由により、（ｌ）に破線で示すようにＩＮ電位がほぼＶＤＤレベル状態となる。この結果、データバスＤＢＵＳへの読出しデータが本来“１”であるべきものが“０”となり、オフセルデータとして誤読出しされるという問題が発生していた。
【００１６】
このように、この従来例のメモリ混載ＭＣＵ（ｍｅｍｏｒｙ  ｃｏｎｔｒｏｌ  ｕｎｉｔ）では、ソース線ＳＬのレベル浮き起因でのオンセル誤読出しによるシステム不具合という致命的問題を発生していた。
【００１７】
一例として、図２２に示した等価回路におけるＳＬレベル浮き時の計算値を示す。
【００１８】
ビット線のプリチャージ電位Ｖｂｉｔ＝１．０Ｖ
オンセル１個の抵抗値ＲＣＬ８＝２０ｋΩ
オンセル５１２個の合成抵抗値ＲＣＬａｌｌ＝３９Ω
Ａ２点−ＳＬ−ＶＳＳ間寄生抵抗ＲＳＬＡ＝３００Ω
Ａ２点の電位＝（ＲＳＬＡ／（ＲＣＬａｌｌ＋ＲＳＬＡ））×Ｖｂｉｔ＝０．８８Ｖ
このようにＡ２点の電位が本来はＶＳＳであるべきが０．８８Ｖまで電位が上がってしまい、これが誤読み出しの原因となるといった問題がある。
【００１９】
なお、寄生抵抗ＲＳＬＡを小さくするためにはＳＬ制御回路Ｃ２Ｐ中に用いられているトランジスタのチャンネル幅Ｗを大きくすることが考えられるが、このようにすることには限界があると共に、ＳＬライン−ＶＳＳ間の寄生抵抗を削減することは、マクロサイズ制約により、レイアウトの設計上困難を極めていた。
【００２０】
そこでこの発明の目的は、読み出し時に、プリチャージされたビット線からメモリセルを介してソース線ＳＬに過大な電流が流入しないようにして、メモリセルからの誤読み出しを防止するように構成したメモリ回路を提供することにある。
【００２１】
【課題を解決するための手段】
この発明のメモリ回路は、複数のメモリセルと、前記複数のメモリセルに夫々接続された複数のビット線及び複数のワード線を有し、アドレス信号に応じて前記複数のメモリセルから所定のメモリセルを選択するためのアクセス回路と、読み出しモード時に前記アクセス回路により選択されたメモリセルに接続されているビット線をプリチャージするプリチャージ回路と、前記選択されたメモリセル以外の非選択メモリセルに接続されているビット線をデスチャージするデスチャージ回路とを具備することを特徴として構成されている。
【００２２】
この構成により、メモリセルアレイ内の選択された全ビット線がプリチャージされるとともに非選択メモリセルに接続された全てのビット線はリセット、即ちデスチャージされるので、選択された同一ワード線に繋がるオンセル状態のメモリセルの読出し時にもソース線に流入する電流量は少なく、ソース線電位が大きく浮くことがなく、誤読み出し防止が可能となるとともに、隣接するビット線間の容量カップリングによる誤読み出しを防止でき、特に、大容量メモリでの安定な読出し動作を実現可能としたメモリ回路を提供することができる。
【００２３】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して説明する。図１は、本発明の一実施形態に係るＦＬＡＳＨ−Ｅ２ＰＲＯＭ回路構成の一例を示す図である。本実施形態の回路は、クロック同期方式のＦＬＡＳＨ−Ｅ２ＰＲＯＭ回路内の読み出し系の回路部分のみを示しており、書込み／消去系の回路は省略している。
【００２４】
この図１に示した実施形態のＦＬＡＳＨ−Ｅ２ＰＲＯＭ回路は、制御回路Ｃ１、パワーセーブのためのバイアス発生回路ＣＰ、読出し用セレクタ制御回路である第１カラムデコーダＤＣ１、ビット線を選択するためのカラムセレクタ用の第２カラムデコーダＤＣ２、メモリセル選択のためのロウデコーダＤＲ、ビット線の電位制御のためのリセット回路ＲＳ、ソース線ＳＬの制御回路Ｃ２、およびメモリセルアレイを構成する１６個のメモリブロック群Ｂ０〜Ｂ１５から構成されている。
【００２５】
また、図１において上記メモリブロック群は、各々が３２本のビット線を有する１６個のブロックＢ０〜ブロックＢ１５の集合で構成されているが、このブロック数及びビット線数は必要に応じて決定される。この実施形態では５１２×５１２のメモリセルが１６ブロックに分割された構成を有する。
【００２６】
以下、メモリブロックＢ１５を例にとりその構成を説明する。
【００２７】
制御回路Ｃ１には、図１３（ｂ）のクロック信号ＣＬＫと逆極性の図１３（ｄ）のプリチャージ制御信号ＰＲＣＶＩＮおよびシステム読出制御信号ＯＥとが供給される。これらの信号に基づいて制御回路Ｃ１は読み出し指示信号ＣＳＲＤおよびプリチャージ信号ＰＲＣＶを出力する。読み出し指示信号ＣＳＲＤはメモリブロックＢ１５のデータ出力用のバッファ回路Ｂに出力指示信号として供給されるとともに、他のメモリブロックＢ１４−Ｂ０に同様に設けられているデータ出力バッファ回路にも同様に供給される。また、プリチャージ信号ＰＲＣＶは、メモリブロックＢ１５のプリチャージトランジスタＴ１のゲートにプリチャージ指示信号として供給されるとともに、他のメモリブロックＢ１４−Ｂ０の対応するプリチャージトランジスタにも同様に供給される。
【００２８】
メモリブロックＢ１５内には更に、前記のプリチャージトランジスタＴ１を介してプリチャージ電源であるＶＤＤ電源に直列に接続されたバイアストランジスタＴ２が設けられ、このバイアストランジスタＴ２には読出し用セレクタトランジスタＴ３０乃至Ｔ３３が並列に接続される。
【００２９】
トランジスタＴ１、Ｔ２間の接続ノードはセンス回路Ｓのセンス入力端ＩＮに接続され、センス回路Ｓは、図１３（ｅ）に示したセンスイネーブル信号ＳＥＮに基づいて入力信号のセンス動作を行い、センス出力ＯＵＴをデータ出力バッファ回路Ｂを介してデータバスＤＢＵＳ１５に出力する。他のメモリブロックＢ１４−Ｂ０も同様に構成される。
【００３０】
バイアストランジスタＴ２のゲートには、パワーセーブ信号ＰＳＶに応じてバイアス発生回路ＣＰから発生されるバイアス信号ＢＩＡＳが供給され、このトランジスタＴ２がオンとなる。このバイアストランジスタＴ２は各々のメモリブロックＢ１５〜Ｂ０に１個づつ設けられており、パワーセーブ信号ＰＳＶがオフの時に、このバイアス信号ＢＩＡＳにより１６個のバイアストランジスタが同時にオンとなり、夫々ＶＤＤ電源に接続されることになる。
【００３１】
メモリブロックＢ１５において、バイアストランジスタＴ２は４個の選択トランジスタＴ３０〜Ｔ３３に共通に接続される。ただし、ここではトランジスタＴ３２は省略されている。これらのトランジスタＴ３０〜Ｔ３３のゲートには第１カラムデコーダＤＣ１からの選択信号ＳＲ０〜ＳＲ３が夫々供給されてオン状態となる。第１カラムデコーダＤＣ１にはアドレス信号Ａ２，Ａ３が読み出し制御信号ＲＤとともに供給され、アドレス信号Ａ２，Ａ３の内容により選択的にオン状態とされる。
【００３２】
これらの選択トランジスタＴ３０〜Ｔ３３は他のメモリブロックＢ１４からＢ０にも同様に設けられていて、第１カラムデコーダＤＣ１からの選択信号ＳＲ０〜ＳＲ３によりアドレス信号Ａ２、Ａ３の組み合わせに従ってブロック全体では１６個づつのトランジスタが順次オン状態となる。
【００３３】
選択トランジスタＴ３０には８個のカラムセレクタトランジスタＴ４００〜Ｔ４０７が並列に接続され、同様に、選択トランジスタＴ３１には８個のカラムセレクタトランジスタＴ４０８〜Ｔ４１５が接続される。同様に、選択トランジスタＴ３２、Ｔ３３にも、図示しないが、夫々８個のカラムセレクタトランジスタが接続される。このようにして、このメモリブロックＢ１５では、４個の選択トランジスタＴ３０〜Ｔ３３の夫々により一度に８個づつのカラムセレクタトランジスタがＶＤＤ電源に接続されるようになる。
【００３４】
他のメモリブロックＢ１４からＢ０においても同様に、第１カラムデコーダＤＣ１の出力信号ＳＲ０〜ＳＲ３によりそれぞれ４個の選択トランジスタが順次オンになり、これにより３２個のカラムセレクタトランジスタの内の８個が順次ＶＤＤ電源に接続されるようになる。
【００３５】
メモリブロックＢ１５において、選択トランジスタＴ３０に接続されたカラムセレクタトランジスタＴ４００〜Ｔ４０７のゲートには、３ビットのアドレス信号Ａ４〜Ａ６を受けて動作する第２カラムデコーダＤＣ２からの８個の選択信号Ｓ０〜Ｓ７が供給されて、順次オン状態となる。カラムセレクタトランジスタＴ４００〜Ｔ４０７は夫々ビット線Ｂ０〜Ｂ７に接続されている。
【００３６】
同様に、選択トランジスタＴ３１に接続されたカラムセレクタトランジスタＴ４０８〜Ｔ４１５のゲートには、第２カラムデコーダＤＣ２からの８個の選択信号Ｓ０〜Ｓ７が供給されて、順次オン状態となる。カラムセレクタトランジスタＴ４０８〜Ｔ４１５は夫々ビット線Ｂ８〜Ｂ１５に接続されている。
【００３７】
残りの選択トランジスタＴ３２、Ｔ３３についても同様に、夫々８個のカラムセレクタトランジスタが接続され、夫々のゲートには第２カラムデコーダＤＣ２からの８個の選択信号Ｓ０〜Ｓ７が供給されて順次オン状態となる。これらのカラムセレクタトランジスタも夫々８本のビット線に接続されている。
【００３８】
従って、メモリブロックＢ１５においては、例えば第２カラムデコーダＤＣ２の１つの選択信号Ｓ０によりカラムセレクタトランジスタＴ４００、Ｔ４０８を含む４個のトランジスタがオンとなる。しかしながら、対応する選択トランジスタＴ３０〜Ｔ３３は同時にオンにならず、アドレス信号の内容によりそのいずれか１つしかオンとならないから、結局、１つのブロックＢ１５では、ビット線ｂ０、ｂ８を含む４本のビット線の内の１本のみがＶＤＤ電源に接続されてプリチャージされることになる。他の選択信号Ｓ１〜Ｓ７についても同様となる。
【００３９】
他のメモリブロックＢ１４〜Ｂ０についても同様に、第１カラムデコーダＤＣ１の出力ＳＲ０〜ＳＲ３によりオン状態となるのは１つのメモリブロック当たり１個の選択トランジスタであるから、第２カラムデコーダＤＣ２により選択されてＶＤＤ電源でプリチャージされるのは各メモリブロック当たり１本のビット線ということになる。従って、メモリセルアレイ全体では合計で１６本のビット線がプリチャージされるのみとなる。
【００４０】
ブロックＢ１５において、ビット線ｂ０〜ｂ１５は第１のメモリセル群ＣＥＬ１〜ＣＥＬ１５を介してソース線ＳＬに接続されるとともに、並列に接続された第２のメモリセル群ＣＥＬ０Ｘ〜ＣＥＬ１５Ｘを介してソース線ＳＬに接続される。従って、例えばビット線ｂ０に対してメモリセルＣＥＬ０およびメモリセルＣＥＬ０Ｘが並列接続、即ちオア接続されていることになる。
【００４１】
メモリブロックＢ１５内の図示しない残りの１６本のビット線についても、又、他のメモリブロックＢ１４〜Ｂ０における全てのビット線についても同様に１本のビット線に対して２個のメモリセルがオア接続されている。ここで、用いられているメモリセルはフローティングゲートとコントロールゲートとを有するＭＯＳ構造の不揮発性のメモリセルである。
【００４２】
メモリブロックＢ１５において、第１のメモリセル群ＣＥＬ０〜ＣＥＬ１５の夫々のコントロールゲートはロウデコーダＤＲに接続されたワード線ＷＬｎ−１に共通に接続され、第２のメモリセル群ＣＥＬ０Ｘ〜ＣＥＬ１５Ｘのコントロールゲートは共通にワード線ＷＬｎに接続されている。
【００４３】
ロウデコーダＤＲは１２ビットのアドレス信号Ａ７〜Ａ１８とともに制御信号ＣＮＴおよび前述のプリチャージ信号ＰＲＣＶを受け、ロウ方向のアドレス指定信号、即ちメモリセル選択信号を複数のワード線に送出する。この実施形態ではワード線の総数は５１２本であるが、図１ではこのうち２本のワード線ＷＬｎ−１、ＷＬｎのみ示されている。同様にして、ロウデコーダＤＲのデコード出力が５１２本のワード線に選択的に送出され、メモリブロックＢ１５〜Ｂ０に供給される。
【００４４】
メモリブロックＢ１５において、ビット線ｂ０〜ｂ７は夫々デスチャージトランジスタＴＲ０〜ＴＲ７を介してＶＳＳ電源、即ち接地電位に接続される。これらのデスチャージトランジスタＴＲ０〜ＴＲ７は、リセット回路ＲＳからのリセット信号ＲＳＴ０〜ＲＳＴ７が供給されたときにオンとなるように設定されている。リセット回路ＲＳは３ビットのアドレス信号Ａ４〜Ａ６ならびにリセット制御信号ＲＳＴＣＮＴを受けてリセット信号ＲＳＴ０〜ＲＳＴ７を選択的に出力するものである。
【００４５】
同様に、ビット線ｂ８〜ｂ１５はデスチャージトランジスタＴＲ８〜ＴＲ１５を介してＶＳＳ電源に接続される。これらのデスチャージトランジスタＴＲ８〜ＴＲ１５は夫々デスチャージトランジスタＴＲ０〜ＴＲ７に対応してリセット信号ＲＳＴ０〜ＲＳＴ７によりオンとなるように接続されている。例えば、リセット信号ＲＳＴ０によりデスチャージトランジスタＴＲ０、ＴＲ８が同時にオンとなる。しかしながら、後で説明するように、第２カラムデコーダＤＣ２により選択されるビット線選択トランジスタと同じビット線に接続されているデスチャージトランジスタとは互いにオン、オフ動作が逆になるように構成されている。例えば、ビット線ｂ０が選択トランジスタＴ４００のオンにより選択されるときは、デスチャージトランジスタＴＲ０はオフとなるように制御される。
【００４６】
メモリブロックＢ１５において、選択トランジスタＴ３３を含む２個の選択トランジスタに夫々接続された合計１６本のビット線もビット線ｂ０〜ｂ１５と同様にリセット信号ＲＳＴ０〜ＲＳＴ７によりオン、オフ制御される。従って、例えばリセット信号ＲＳＴ０が出力されると、デスチャージトランジスタＴＲ０、ＴＲ８を含む合計四個のデスチャージトランジスタがオンされ、対応する四本のビット線がＶＳＳ電位に接続されることになる。
【００４７】
従って、全てのメモリブロックＢ１５〜Ｂ０においては、１つのリセット信号、例えばリセット信号ＲＳＴ０が出力されると、１つのメモリブロック当たり４個のデスチャージトランジスタがオンとなるから、合計６４個のデスチャージトランジスタがオンとなる。
【００４８】
前述したように、第２カラムデコーダＤＣ２からの１つの選択信号に対応するリセット発生回路ＲＳからの１つのリセット信号はオフとなるので、８個のリセット信号ＲＳＴ０〜ＲＳＴ７のうちの残りの７個のリセット信号がオンとなるので、５１２本のビット線のうち、６４本のビット線を除く残りのすべてのビット線がＶＳＳ電位に接続されることになる。
【００４９】
しかしながら、このオフとなるデスチャージトランジスタに接続された６４本のビット線のうちで読み出し時にプリチャージされるのは前述のように１６本のみである。これに付いては後で詳細に説明する。
【００５０】
ロウデコーダＤＲに供給された制御信号ＣＮＴは制御回路Ｃ２にも供給され、制御回路Ｃ２はこの制御信号ＣＮＴに応じてソース線ＳＬを電源ＶＳＳに接続する。
【００５１】
この実施の形態では、メモリブロックＢ１５において３２本のビット線ｂ０〜ｂ３２に対して３２個のデスチャージトランジスタが用いられ、他のメモリブロックＢ１４〜Ｂ０も同様に構成されている。
【００５２】
ここで、図２ないし図９を参照して、図１に示した制御回路Ｃ１、プリチャージ制御回路ＣＰ、第１カラムデコーダＤＣ１、第２カラムデコーダＤＣ２、ロウデコーダＤＲ、リセット回路ＲＳ、制御回路Ｃ２、およびセンス回路Ｓの夫々の構成例を詳細に説明する。上記したように、夫々の回路は夫々所定の信号を出力し、これらの信号がメモリブロック群Ｂ１５〜Ｂ０に入力されるものであるが、ここでは一例として、上記夫々の回路とメモリブロックＢ１５とを関連させ、以下説明する。
【００５３】
図２に示す制御回路Ｃ１は、バッファＮＶ１およびＮＶ２を有している。プリチャージ制御信号ＰＲＣＶＩＮは、バッファＮＶ１を介し、プリチャージトランジスタＴ１のゲート、センス回路Ｓの入力端子およびロウデコーダＤＲに入力されるプリチャージ信号ＰＲＣＶとして出力されている。
【００５４】
また、システム読出制御信号ＯＥは、バッファＮＶ２を介し読出指示信号ＣＳＲＤとして出力されている。上記読出指示信号ＣＳＲＤは、図１のデータ出力用のバッファ回路Ｂに入力されている。つまり、上記システム読出制御信号ＯＥがＨＩＧＨレベルの時、上記データ出力のバッファ回路Ｂの出力端子からの信号ＤＢＵＳ１５がシステムバスＤＢＵＳに出力されることになる。
【００５５】
図３に示すバイアス発生回路ＣＰは、パワーセーブ信号ＰＳＶが供給されるインバータＣＮＶＬおよび、このインバータＣＮＶＬの出力信号が供給されるＰ型トランジスタＴＬ１およびＮ型トランジスタＴＬ４を有している。更に、バイアス信号ＢＩＡＳを出力する出力ノードとＶＳＳ電源間には２個のＮ型トランジスタＴＬ２、ＴＬ３が夫々ドレイン・ゲート間が接続された状態で直列に接続される。Ｐ型トランジスタＴＬ１の一端はＶＤＤ電源に接続され、他端は出力ノードに接続される。
【００５６】
Ｈレベル状態のパワーセーブ信号ＰＳＶが入力されると、インバータＣＮＶＬのＬレベル状態の出力によりＰ型トランジスタＴＬ１がオンとなり、Ｎ型トランジスタＴＬ４がオフとなる。これにより出力ノードからはバイアス信号ＢＩＡＳが出力され、図１のトランジスタＴ２はオンとなり、プリチャージ用のＶＤＤ電源からの電圧が選択トランジスタＴ３０〜Ｔ３３に供給される。パワーセーブ信号ＰＳＶがＬのときは出力ノードがＬとなり、トランジスタＴ２はオフとなり、プリチャージ電圧は供給されず、パワーセーブモードとなる。
【００５７】
図４に示す第１カラムデコーダＤＣ１は、２入力デコーダＤＥＣ１およびこのデコーダＤＥＣ１の出力を受ける４個のＡＮＤ回路２ＡＤ０〜２ＡＤ３を有している。この２入力デコーダＤＥＣ１は、２ビットのアドレス信号Ａ２、Ａ３をデコードする。夫々デコードされた信号と読み出し制御信号ＲＤは、ＡＮＤ回路２ＡＤ０〜２ＡＤ３に供給される。ＡＮＤ回路２ＡＤ０２ＡＤ３の出力端子からは、読み出し用セレクタトランジスタＴ３０ないしＴ３３のゲートに送る選択信号ＳＲ０〜ＳＲ３が出力される。
【００５８】
更に、図５に示す第２カラムデコーダＤＣ２は、３入力デコーダＤＥＣ２およびこのデコーダＤＥＣ２の出力信号のレベル変換を行う８個のレベルシフタＬＶＳＳ０〜ＬＶＳＳ７を有している。
【００５９】
第２カラムデコーダＤＣ２への入力信号として、３ビットのアドレス信号Ａ４〜Ａ６が入力されると、３入力デコーダＤＥＣ２によってデコードされ、その出力端子“０”〜“７”に８個の出力が現れる。上記デコードされたアドレス信号は、夫々必要に応じてレベルシフタＬＶＳＳ０〜ＬＶＳＳ７に入力され、夫々レベルシフトされた信号Ｓ０〜Ｓ７は、図１のビット線ｂ０〜ｂ１５を含む３２本のビット線を選択するカラムセレクタトランジスタＴ４００〜Ｔ４１５を含む３２個のカラムセレクタトランジスタのゲートに送る信号として出力される。
【００６０】
又、ロウデコーダＤＲは、例えば図６に示すように、メインデコーダＭＤＥＣ、サブデコーダＳＤＥＣおよびサブデコーダ制御回路ＳＤＥＣＣＮＴとを有している。メインデコーダＭＤＥＣには９ビットのアドレス信号Ａ１０〜Ａ１８が供給されてデコードされ、３ビットのアドレス信号Ａ７〜Ａ９がサブデコーダ制御回路ＳＤＥＣＣＮＴによって夫々デコードされている。
【００６１】
このサブデコーダ制御回路ＳＤＥＣＣＮＴには更に制御回路Ｃ１からのプリチャージ信号ＰＲＣＶが供給され、更に、制御信号ＣＮＴがメインデコーダＭＤＥＣおよびサブデコーダ制御回路ＳＤＥＣＣＮＴに共通に供給される。制御信号ＣＮＴは、これらのメインデコーダＭＤＥＣおよびサブデコーダ制御回路ＳＤＥＣＣＮＴからの信号を外部に出力するか否かを制御する信号である。
【００６２】
なお、メインデコーダＭＤＥＣ、サブデコーダＳＤＥＣ、およびサブデコーダ制御回路ＳＤＥＣＣＮＴの電源端子には夫々、ＶＳＷレベルの電源電圧およびＶＢＢレベルの電源電圧が供給されている。ここで、ＶＳＷレベルはＶＤＤレベルよりもわずかに高いレベルの電圧である。
【００６３】
メインデコーダＭＤＥＣによってデコードされたｎ個、例えば５１２個のデコード信号ＭＩｎは、コントロール信号ＣＮＴによって制御されてサブデコーダＳＤＥＣに出力される。
【００６４】
又、アドレス信号Ａ７〜Ａ９、制御信号ＣＮＴおよび制御回路Ｃ１の出力信号であるプリチャージ信号ＰＲＣＶが入力されているサブデコーダ制御回路ＳＤＥＣＣＮＴからのｍ個、例えば８個の出力信号ＢＩｍは、アドレス信号Ａ７〜Ａ９のデコードされた信号であり、プリチャージ信号ＰＲＣＶおよびコントロール信号ＣＮＴによってその出力状態が決定される。
【００６５】
メインデコーダＭＤＥＣの出力信号ＭＩｎおよびサブデコーダ制御回路ＳＤＥＣＣＮＴの出力信号ＢＩｍはサブデコーダＳＤＥＣに入力され、ワード線選択信号ＷＬ０〜ＷＬｎが出力される。ワード線選択信号ＷＬ０〜ＷＬｎはメインデコーダＭＤＥＣからのデコード出力信号ＭＩｎと同じ数ｎ、例えば５１２個の信号としてサブデコーダＳＤＥＣから出力される。つまり、サブデコーダＳＤＥＣは入力信号ＢＩｍをセレクト信号ＭＩｎによって選択して出力するスイッチ回路である。
【００６６】
サブデコーダＳＤＥＣからのワード線選択信号ＷＬ０〜ＷＬｎはメモリセルのゲートに入力される。図１の例では、ワード線選択信号ＷＬｎ−１は、メモリブロックＢ１５内ではメモリセルＣＥＬ０〜ＣＥＬ１５を含む３２個のメモリセルのゲートに供給され、ワード線選択信号ＷＬｎはメモリセルＣＥＬ０Ｘ〜ＣＥＬ１５Ｘを含む３２個のメモリセルに供給される。メモリセルアレイでは、ワード線選択信号ＷＬｎ−１はすべてのブロックＢ１５〜Ｂ０内の５１２個のメモリセルに供給され、ワード線選択信号ＷＬｎも５１２個のメモリセルに供給される。
【００６７】
図１に示すリセット回路ＲＳは、例えば図７に示すように、３ビットのアドレス信号Ａ４〜Ａ６が入力される３入力デコーダＤＥＣ３と、この３入力デコーダＤＥＣ３からの８個のデコード出力を夫々反転するインバータＲＩＶ０〜ＲＩＶ７と、これらのインバータＲＩＶ０〜ＲＩＶ７の出力とリセット制御信号ＲＳＴＣＮＴとのアンド出力を得るためのＡＮＤ回路ＲＡＤ０〜ＲＡＤ７とを有している。このインバータＲＩＶ０〜ＲＩＶ７により、リセット発生回路ＲＳからの出力リセット信号は第２カラムデコーダＤＣ２のカラムセレクト信号と極性が逆となっている。
【００６８】
即ち、３入力デコーダＤＥＣ３からのデコード出力信号は、夫々所定のインバータＲＩＶ０〜ＲＩＶ７を介しＡＮＤ回路ＲＡＤ０〜ＲＡＤ７の一方の入力端子に入力されている。ＡＮＤ回路ＲＡＤ０〜ＲＡＤ７の他方の入力端子には、デスチャージ許可信号であるリセット制御信号ＲＳＴＣＮＴが夫々入力されている。ＡＮＤ回路ＲＡＤ０〜ＲＡＤ７の出力端子から出力されるリセット信号ＲＳＴ０〜ＲＳＴ７の夫々は、ビット線のデスチャージトランジスタＴＲ０〜ＴＲ１５を含む５１２個のデスチャージトランジスタのうちの６４個のトランジスタのゲートに送る信号として夫々出力される。
【００６９】
図１に示す制御回路Ｃ２は、例えば図８に示すように、制御信号ＣＮＴがゲートに供給されるＮチャネルトランジスタＴＮＳＬおよび抵抗ＲＳＬを有している。トランジスタＴＮＳＬのソースは電源ＶＳＳに接続され、ドレインは抵抗ＲＳＬを介して図１のソース線ＳＬに接続される。
【００７０】
図８において、制御信号ＣＮＴがＨレベルの時にＮチャネルトランジスタＴＮＳＬはオンとなり、ソース線ＳＬは抵抗ＲＳＬを介してＶＳＳ電源と接続される。ここで、ＮチャネルトランジスタＴＮＳＬのチャネル部のＷ／Ｌ比率は、例えば５００／０．７となるように、即ちＷがある程度大きくなるように形成されている。しかし、上記Ｗ／Ｌ比率は、ソース線ＳＬをＶＳＳレベルとする際に支障をきたさない程度のＷ／Ｌ比率の一例であり、この実施の形態ではビット線のデスチャージ電流がソース線ＳＬに流れ込む量が少ないので、Ｗ／Ｌ比率、即ちＷはそれほど大きな値である必要はなく、この条件の範囲であればどのような値でもよい。
【００７１】
ここで、例えば抵抗ＲＳＬの抵抗値は２８０Ωに、ＮチャネルトランジスタＴＮＳＬのＯＮ状態時の抵抗ＲＯＮは２０Ωに設定されている。つまり、抵抗ＲＳＬとトランジスタＴＮＳＬのオン抵抗ＲＯＮの合成抵抗は３００Ωである。しかしながら、この合成抵抗値はこの実施形態によりソース線に流れるデスチャージ電流によるソース線の電位の浮きが読み出しエラーを生じない程度の一定の抵抗値であれば良く、必ずしも３００Ωと設定する必要はない。
【００７２】
図１に示すセンス回路Ｓは、図９に示すように、センスアンプＳＡと、このセンスアンプＳＡに基準電圧ＶＲＥＦを供給するための基準電圧発生回路ＲＧおよびセンスアンプＳＡの出力信号が供給されるフリップフロップ回路ＦＦとを有している。
【００７３】
基準電圧発生回路ＲＧの入力端子ＥＮには、図１０に示すように、制御回路Ｃ１の出力信号であるプリチャージ信号ＰＲＣＶが入力されており、その出力端子ＯＵＴからは基準電圧ＶＲＥＦが出力され、センスアンプＳＡの基準電圧端子ＶＲＥＦに供給される。
【００７４】
センスアンプＳＡには基準電圧端子ＶＲＥＦの他、ＶＩＮおよびＥＮの入力端子を設けている。センスアンプＳＡの入力端子ＶＩＮには、後述するビット線からのデータ読み出しの入力信号ＩＮが入力されている。他の入力端子ＥＮには、センスイネーブル信号ＳＥＮが入力されている。センスアンプＳＡの出力端子ＱＮおよびＱは、フリップフロップ回路ＦＦのセット、リセット入力端子ＳＮおよびＲＮと夫々接続されている。フリップフロップ回路ＦＦの出力端子Ｚからは、センス回路Ｓの出力信号ＯＵＴが出力される。この出力信号ＯＵＴは、図１のデータ出力のバッファ回路Ｂに入力されている。
【００７５】
次に図１０乃至図１２を参照して、センス回路Ｓを構成する基準電圧発生回路ＲＧ、センスアンプＳＡおよびフリップフロップ回路ＦＦの回路構成の夫々一例を説明する。
【００７６】
図１０に示す基準電圧発生回路ＲＧは、互いに直列に電源ＶＤＤ、ＶＳＳ間に接続されたＰチャネルトランジスタＴＲＰ１〜ＴＲＰ３およびＮチャネルトランジスタＴＲＮ１を有している。規準電圧発生回路ＲＧの入力端子ＥＮに入力されたプリチャージ信号ＰＲＣＶは、トランジスタＴＲＰ１およびＴＲＮ１のゲートに供給され、トランジスタＴＲＰ１、ＴＲＰ２の接続ノードから出力端子ＯＵＴに基準電圧ＶＲＥＦが出力される。即ち、図１０の回路では、プリチャージ信号ＰＲＣＶがオフ、即ちＬレベルの時のみ、出力端子ＯＵＴから正の基準電圧ＶＲＥＦが出力されてセンスアンプＳＡに供給されることになる。
【００７７】
センスアンプＳＡは図１１に示すように、ＰチャネルトランジスタＴＮＰ１〜ＴＮＰ５とＮチャネルトランジスタＴＮＮ１、ＴＮＮ２とより構成されている。基準電圧入力端子ＶＲＥＦには、基準電圧発生回路ＲＧからの出力である電圧ＶＲＥＦが入力されている。また、入力信号ＩＮおよびＳＥＮは、センスアンプＳＡの入力端子ＶＩＮおよびＥＮに夫々入力されている。
【００７８】
図１１において、センスイネーブル信号ＳＥＮは、ＰチャネルトランジスタＴＮＰ３〜ＴＮＰ５のゲートに入力されており、同じくＰチャネルトランジスタＴＮＰ４、ＴＮＰ５のソース側に入力されている信号ＩＮおよびＶＲＥＦの導通／非導通を制御している。つまり、センスイネーブル信号ＳＥＮがＬレベルの時にこれらのトランジスタＴＮＰ３〜ＴＮＰ５が導通し、トランジスタＴＮＰ１、ＴＮＮ１で構成されたインバータおよびトランジスタＴＮＰ２、ＴＮＮ２で構成されたインバータに電源電圧ＶＤＤ，ＶＳＳが供給される。これらの２個のインバータでラッチ回路が構成される。
【００７９】
トランジスタＴＮＰ５がオンになると、センスアンプＳＡからのＱ出力によりフリップフロップＦＦがリセットされるとともに、基準電圧ＶＲＥＦによりトランジスタＴＮＰ２がオフ、トランジスタＴＮＮ２がオンとなる。これにより、トランジスタＴＮＰ１がオン、トランジスタＴＮＮ１がオフとなる。したがって、この状態がこれらのトランジスタＴＮＰ１，ＴＮＰ２，ＴＮＮ１，ＴＮＮ２によりラッチされる。
【００８０】
この状態で、例えばメモリセルからのＨレベルの読み出し信号ＩＮが入力端子ＶＩＮに供給されると、フリップフロップＦＦにＨレベルのＱＮ信号が送られてセット状態とするとともに、トランジスタＴＮＰ１がオフ、ＴＮＮ１がオン、ＴＮＮ２がオフ、ＴＮＰ２がオンとなり、この状態がラッチされる。この結果、フリップフロップ回路ＦＦからはセンス回路Ｓからのセンス出力として信号ＯＵＴが図１の出力バッファ回路Ｂに供給される。
【００８１】
なお、図１２に示すように、フリップフロップ回路ＦＦは、２個のナンド回路ＮＡＮＤＦ１およびＮＡＮＤＦ２を有している。リセット入力端子ＲＮは、ナンド回路ＮＡＮＤＦ１の一方の入力端子と接続され、セット入力端子ＳＮは、ナンド回路ＮＡＮＤＦ２の一方の入力端子と接続されている。図示するように、ナンド回路ＮＡＮＤＦ１の出力はナンド回路ＮＡＮＤＦ２の他方の入力端子に供給され、ナンド回路ＮＡＮＤＦ２の出力端子はフリップフロップ回路ＦＦの出力端子Ｚと接続されるとともに、他方のナンド回路ＮＡＮＤＦ１の他方の入力端子に接続されている。出力端子Ｚからの出力信号ＯＵＴは、データ出力バッファ回路Ｂの入力端子に入力されている。
【００８２】
次に、図１３のタイムチャートを参照して図１のメモリ回路の動作を詳細に説明する。ここで、ロウデコーダＤＲに接続されたワード線ＷＬｎ−１がＲＯＭアドレスＡ０に相当するものとし、このワード線ＷＬｎ−１により選択される５１２個のメモリセルが全てオフセル（“０”）であるとする。また、ワード線ＷＬｎがＲＯＭアドレスＢ８に相当するものとし、このワード線ＷＬｎにより選択される５１２個のメモリセルが全てオンセル（“１”）であるとする。以下、この条件で、ＲＯＭアドレスＡ０→ＲＯＭアドレスＢ８の順番で読出しを行った場合についての読出しモードに関して説明を行う。
【００８３】
即ち、上記ワード線ＷＬｎ−１に繋がるＲＯＭアドレスＡ０のメモリセルがメモリセルアレイ内で全部で５１２個あり、これらのすべてのメモリセルが全てオフセルである。また、図１で示したこの発明の実施形態では、ＲＯＭアドレスＡ０時には、第１カラムデコーダＤＣ１の出力ＳＲ０によりメモリブロックＢ１５では選択トランジスタＴ３０のみオンとなり、第２カラムデコーダＤＣ２の出力によりカラムセレクタトランジスタＴ４００のみオンとなるものとする。このため、メモリブロックＢ１５ではビット線ｂ０のみプリチャージの対象となり、メモリセルＣＥＬ０のみ読み出しの対象となる。
【００８４】
同様に、ブロックＢ０〜Ｂ１４においても、メモリブロックＢ１５のビット線ｂ０に該当するビット線に繋がる上記メモリセルＣＥＬ０に該当するメモリセルのみ読み出しの対象となる。つまり、ＲＯＭアドレスＡ０の間は、１メモリブロック当たり１ビット、つまり１６個のメモリブロックでは１６ビット分だけオフセルに繋がる１６本のビット線が選択されることになる。
【００８５】
一方、上記ワード線ＷＬｎに繋がるＲＯＭアドレスＢ８の５１２個のメモリセルは、全てがオンセルであるものとする。ワード線ＷＬｎ−１により選択されるオフセルの場合と同様に、ワード線ＷＬｎによるオンセル選択時、この実施形態では、ＲＯＭアドレスＢ８によりメモリブロックＢ１５では第１カラムデコーダＤＣ１により選択トランジスタＴ３１が選択され、第２カラムデコーダＤＣ２によりトランジスタＴ４０８が選択される。このため、ビット線ｂ８に接続されたメモリセルＣＥＬ８Ｘのみが選択される。
【００８６】
同様に、メモリブロックＢ０ないしＢ１４においても、ビット線ｂ８に該当する夫々のビット線に繋がるメモリセルが一つづつ選択される。つまり、選択されたオンセル状態のメモリセルに繋がる１６ビット分に対応して１６本のビット線のみがプリチャージされることになる。
【００８７】
このように、全てオフ状態のメモリセル→全てオン状態のメモリセルを読み込む場合について、以下、図１および図１３を用いてその回路動作について更に詳細に説明する。
【００８８】
ＲＯＭアドレスＡ０におけるオフセル状態のメモリセルＣＥＬ０を読み出す動作から説明する。この読み出しモードにおいては、図１３（ａ）に示すようにリセット発生回路ＲＳに供給されるリセット制御信号ＲＳＴＣＮＴはＨレベルとなっている。この状態で、図１３（ｂ）のシステムクロックＣＬＫの時点ｔ１からｔ３までの１周期が図１３（ｃ）のアドレス信号Ａ１８〜Ａ２により指定されたＲＯＭアドレスＡ０を読み出す期間である。この期間において、図１３（ｃ）に示すアドレス信号Ａ２ないしＡ１８は、メモリセルＣＥＬ０を読み出すために必要な内容となっている。
【００８９】
読出しモードにおいては、予め決められている信号として、図１３（ａ）のリセット制御信号ＲＳＴＣＮＴとともに、図１３（ｆ）に示す読み出し制御信号ＲＤも常時Ｈレベルの信号に設定されている。
【００９０】
まず、図１の制御回路Ｃ１には、クロック信号ＣＬＫの反転信号である図１３（ｄ）に示すプリチャージ制御信号ＰＲＣＶＩＮが供給される。このプリチャージ制御信号ＰＲＣＶＩＮは図２のバッファＮＶ１を介してプリチャージ信号ＰＲＣＶとしてロウデコーダＤＲに供給されるとともにＬレベルでプリチャージトランジスタＴ１のゲートに入力される。このため、上記プリチャージトランジスタＴ１はプリチャージ信号ＰＲＣＶがＬレベルの時点ｔ１〜ｔ２の期間に導通状態となり、センス回路Ｓの入力ＩＮとしてＨレベル信号が供給される。この時、制御回路Ｃ１に供給されるシステム読出制御信号ＯＥは図１（ｓ）に示すように時点ｔ１〜ｔ３の間はＬレベルとなっている。従って、読出指示信号ＣＳＲＤも図１（ｔ）に示すようにＬレベルとなっている。
【００９１】
この状態でバイアス発生回路ＣＰからのバイアス信号ＢＩＡＳがＨレベルでトランジスタＴ２のゲートに入力されると、上記トランジスタＴ２は導通状態となり、プリチャージ電圧ＶＤＤを選択トランジスタＴ３０〜Ｔ３３に供給する。この時、図１３（ｈ）に示すように、第１カラムデコーダＤＣ１から出力される信号ＳＲ０は、Ｈレベルとして読み出し用セレクタトランジスタＴ３０のゲートに入力し、信号ＳＲ１〜ＳＲ３はＬレベルとして読み出し用セレクタトランジスタＴ３１〜Ｔ３３のゲートに入力することで、読み出し用セレクタトランジスタＴ３０のみ導通状態となる。
【００９２】
一方、図１３（ｇ）に示すように、第２カラムデコーダＤＣ２から出力される信号Ｓ０はＨレベルとしてカラムセレクタトランジスタＴ４００のゲートに入力し、信号Ｓ１ないしＳ７はＬレベルとしてカラムセレクタトランジスタＴ４０１〜Ｔ４０７のゲートに入力することで、カラムセレクタトランジスタＴ４００のみ導通状態となる。このカラムセレクト信号Ｓ０は図１３（ｃ）、（ｇ）に示すように、時点ｔ１からｔ５までのシステムクロックＣＬＫの２周期分、即ち、ＲＯＭアドレスＡ０、Ｂ８の双方の読み出し期間中Ｈレベルとなっている。
【００９３】
以上のように、プリチャージトランジスタＴ１、選択トランジスタＴ２、読み出し用セレクタトランジスタＴ３０およびカラムセレクタトランジスタＴ４００のいずれもが導通状態となる。これにより、プリチャージトランジスタＴ１のドレイン側のプリチャージ電源ＶＤＤは、トランジスタＴ１、Ｔ２、Ｔ３０およびＴ４００を介して所望のビット線ｂ０に接続され、このビット線ｂ０がＶＤＤ電圧にプリチャージされることになる。つまり、ＲＯＭアドレスＡ０読出しのビット線のプリチャージ期間は、図１３（ｂ）に示すようにクロック信号ＣＬＫの時点ｔ１〜ｔ２、または時点ｔ３からｔ４のＨレベルの時に行なわれる。
【００９４】
ここで、メモリブロックＢ１５において、図１３（ｋ）に示すように、リセット発生回路ＲＳから出力されるリセット信号ＲＳＴ０は選択信号Ｓ０と逆極性のＬレベルであるから、このリセット信号ＲＳＴ０が供給されるビット線デスチャージトランジスタＴＲ０、ＴＲ８を含むメモリブロックＢ１５内の４個のデスチャージトランジスタはオフである。従って、これらのデスチャージトランジスタが接続されたビット線では電位の変化はなく、プリチャージされた電位はそのまま保持される。
【００９５】
一方、上記ビット線ディスチャージトランジスタＴＲ０、ＴＲ８を含む４個のデスチャージトランジスタを除く、他のビット線ディスチャージトランジスタのゲートには、リセット発生回路ＲＳのＨレベルの出力信号ＲＳＴ１〜ＲＳＴ７が入力されている。従って、これらのＨレベルのリセット信号が供給されるデスチャージトランジスタは全て導通し、これらのデスチャージトランジスタに接続されたビット線は全てＶＳＳ電位に固定される。
【００９６】
この状態は１６個のメモリブロックＢ１５〜Ｂ０で同様であるから、図１３（ｉ）の時点ｔ２〜ｔ３までのワード線ＷＬｎ−１におけるＲＯＭアドレスＡ０選択によるＨレベル期間までに、ＲＯＭアドレスＡ０により選択されたビット線ｂ０を含む１６本のビット線のみプリチャージされる。即ち、これらの１６本のビット線以外のビット線４９６本全てがプリチャージされないか、あるいはＶＳＳレベルに固定となる。
【００９７】
例えば、メモリブロック１５においては、ビット線ｂ０、ｂ８を含む４本のビット線を除く２８本のビット線がＶＳＳ固定レベルとなる。但し、ＲＯＭアドレスＡ０で選択されたビット線ｂ０以外の３本のビット線はＲＯＭアドレスＡ０時にはプリチャージされないので、デスチャージ操作を受けなくても何ら差し支えない。
【００９８】
その後、クロック信号ＣＬＫが時点ｔ２においてＨレベルからＬレベルに変わると、ワード線ＷＬｎ−１からメモリセルＣＥＬ０〜ＣＥＬ１５を含む３２個のメモリセルには、図１３（ｉ）に示すように、Ｈレベルの信号が入力される。
【００９９】
ここで、メモリブロックＢ１５内で１本だけプリチャージされたビット線ｂ０に繋がるメモリセルＣＥＬ０は、オフ状態であり、ディスチャージトランジスタＴＲ０もオフ状態のため、ビット線ｂ０はプリチャージされたＶＤＤレベルのＨレベルに保持される。この時、選択トランジスタＴ３０に接続されたビット線ｂ１〜ｂ７の選択トランジスタＴ４０１〜Ｔ４０７はすべてオフ状態である。従って、センス回路Ｓの入力端ＶＩＮに入力されているＨレベルには変動がない。
【０１００】
この状態で、同じくセンス回路Ｓの入力端ＥＮに図１３（ｅ）に示すセンスイネーブル信号ＳＥＮが入力されると、このセンスイネーブル信号ＳＥＮがＨレベルの時のみ、センス回路Ｓは、図１３（ｐ）に示す読み出し信号ＩＮを取り込み、信号ＩＮの反転信号ＯＵＴを出力端Ｚからバッファ回路Ｂに向けて出力する。つまり、期間ｔ２〜ｔ３のようにクロック信号ＣＬＫのＬレベルの時は、ワード線ＷＬｎ−１に選択信号を流すことによって行なわれるメモリセルの読出しデータをプリチャージ制御信号ＰＲＣＶＩＮ（即ちプリチャージ信号ＰＲＣＶ）の反転により確定し、センスイネーブル信号ＳＥＮにタイミングを合わせたデータセンスが行なわれる。なお、図１３（ｑ）に示すように、基準電圧信号ＶＲＥＦは、センス回路Ｓの内部で作り出される信号であるが、図１０で説明したようにセンス回路Ｓに入力される信号ＰＲＣＶと相補の関係にある信号である。
【０１０１】
このように、図１３（ｒ）に示すセンス回路Ｓから出力されるＬレベル信号ＯＵＴは、データ出力のバッファ回路Ｂを介しシステムバスＤＢＵＳ１５に出力されるが、そのシステムバスＤＢＵＳ１５に出力するか否かは、図１３（ｔ）に示す読出指示信号ＣＳＲＤによって制御され決定されている。つまり、読出指示信号ＣＳＲＤの制御の下で、システムバスＤＢＵＳ１５にデータ出力のバッファ回路Ｂからの信号をメモリセルの読出しデータとしてシステムバスＤＢＵＳ１５に出力している。図１３（ｕ）に示すＲＯＭアドレスＡ０の読出しにおけるシステムバスＤＢＵＳ１５に流れる信号ＤＢＵＳ１５は時点ｔ１−ｔ３ではＬレベルであるが、これはオフ状態のメモリセルＣＥＬ０によって保持されたビット線ｂ０のＨレベルがセンス回路Ｓによって反転され、システムバスＤＢＵＳ１５に出力されるためである。
【０１０２】
ここで、図１に示すように、システムバスＤＢＵＳ０ないしＤＢＵＳ１５はデータバスＤＢＵＳに接続されているが、実際、ＤＢＵＳは１６本あり、システムバスＤＢＵＳ０ないしＤＢＵＳ１５は夫々異なる１６本のデータバスＤＢＵＳに接続されている。
【０１０３】
次に、ＲＯＭアドレスＢ８によって選択されたオンセル状態のメモリセルＣＥＬ８Ｘを読み出す動作について説明する。この読み出し動作は図１３（ｂ）のクロックＣＬＫの時点ｔ３〜ｔ５にかけて行われる。このＲＯＭアドレスＢ８を読み出す期間ｔ３〜ｔ５において、図１３（ｃ）に示すアドレス信号Ａ２〜Ａ１８は、メモリセルＣＥＬ８Ｘを読み出すアドレス内容となっている。ＲＯＭアドレスＢ８の読出しも上述したＲＯＭアドレスＡ０の読出しと同じように行われる。
【０１０４】
先ず、ＲＯＭアドレスＢ８の読出し期間ｔ３〜ｔ５において、クロック信号ＣＬＫがＨレベル時の期間ｔ３〜ｔ４における回路の動作を説明する。
【０１０５】
この期間ｔ３〜ｔ４では期間ｔ１〜ｔ２と同様に、プリチャージトランジスタＴ１およびバイアストランジスタＴ２は導通状態となる。図１３（ｈ）に示すように、第１カラムデコーダＤＣ１から出力される信号ＳＲ１は、Ｈレベルとして読み出し用セレクタトランジスタＴ３１のゲートに入力し、信号ＳＲ０、ＳＲ２およびＳＲ３はＬレベルとして読み出し用セレクタトランジスタＴ３０、Ｔ３２およびＴ３３のゲートに入力される。これにより、読み出し用セレクタトランジスタＴ３１のみ導通状態となる。
【０１０６】
この時、図１３（ｇ）に示すように、第２カラムデコーダＤＣ２から出力される信号Ｓ０は、期間ｔ１〜ｔ３に引き続いてＨレベルとしてカラムセレクタトランジスタＴ４０８のゲートに入力し、信号Ｓ１ないしＳ７はＬレベルとしてカラムセレクタトランジスタＴ４０９ないしＴ４１５のゲートに入力される。よって、カラムセレクタトランジスタＴ４０８のみ導通状態となる。
【０１０７】
以上のように、プリチャージトランジスタＴ１、バイアストランジスタＴ２、読み出し用セレクタトランジスタＴ３１およびカラムセレクタトランジスタＴ４０８が選択的に導通状態となることで、プリチャージトランジスタＴ１のドレイン側のプリチャージ電源ＶＤＤは、トランジスタＴ１、Ｔ２、Ｔ３１およびＴ４０８を導通させることになる。すると、トランジスタＴ４０８に接続されたビット線ｂ８のみがプリチャージされることになる。
【０１０８】
図１３（ｌ）、（ｍ）にはビット線ｂ８およびビット線ｂ８以外のレベル状態を示している。このように、メモリブロックＢ１５において、クロック信号ＣＬＫのＨレベルの期間ｔ３〜ｔ４の間、ビット線ｂ８はＨレベルにプリチャージされる。同様に、図示しないが、残りの１５のメモリブロックＢ１４〜Ｂ０における対応する位置のビット線も同時にプリチャージされる。
【０１０９】
一方、メモリブロックＢ１５において、ビット線ディスチャージトランジスタＴＲ０、ＴＲ８を含む４個のデスチャージトランジスタを除く、他のビット線デスチャージトランジスタのゲートには、リセット発生回路ＲＳのＨレベルの出力信号ＲＳＴ１〜ＲＳＴ７が入力される。従って、これらのＨレベルのリセット信号が供給されるデスチャージトランジスタは全て導通し、これらのデスチャージトランジスタに接続されたビット線は全てＶＳＳ電位に固定される。
【０１１０】
この状態は１６個のメモリブロックＢ１５〜Ｂ０で同様であるから、図１３（ｊ）のｔ３〜ｔ４までのワード線ＷＬｎにおけるＲＯＭアドレスＢ８選択によるクロックＣＬＫのＨレベル期間までに、ＲＯＭアドレスＢ８により選択されたビット線ｂ８を含む１６本のビット線のみプリチャージされる。即ち、これらの１６本のビット線以外のビット線４９６本全てがプリチャージされない状態に維持されるか、或いはＶＳＳレベルに固定となる。
【０１１１】
つまり、ＲＯＭアドレスＢ８でのオンセル読出し時において、ＲＯＭアドレスＢ８の選択状態では、ビット線ｂ８を含むプリチャージされたビット線１６本以外のビット線４９６本がプリチャージされない低レベル或いはＶＳＳ固定レベルとなり、ＲＯＭアドレスＢ８のビット線の１６本のみが、クロック信号ＣＬＫのＨレベル期間にプリチャージされている。
【０１１２】
その後、図１３（ｂ）に示すクロック信号ＣＬＫがｔ４の時点でＨレベルからＬレベルに変わると、ワード線ＷＬｎからメモリセルＣＥＬ０Ｘ〜ＣＥＬ１５Ｘを含む３２個のメモリセルには、Ｈレベルの信号が入力される。ここで、プリチャージされたビット線ｂ８に繋がるメモリセルＣＥＬ８Ｘは、オン状態である。そのため、ビット線ｂ８のプリチャージ電荷は放電し、ＶＤＤレベルのＨレベルから低下し、最終的にメモリセルＣＥＬ８Ｘを介して接続されているソース線ＳＬのＶＳＳレベルに接地され、Ｌレベルとなる。
【０１１３】
このビット線電位のソース線ＳＬレベルへの低下は選択された１６本のビット線で同時に生じる。つまり、ＲＯＭアドレスＢ８読出し時にクロック信号ＣＬＫがＨレベルからＬレベルに変化する時、メモリブロックＢ０〜Ｂ１５におけるプリチャージされたビット線ｂ８を含む総ビット線１６本分のデスチャージ電流がソース線ＳＬに流れることになる。この結果、図１３（ｎ）、（ｏ）に示すように、ソース線ＳＬにおいてｔ４の時点において微小なソース線電流の増加およびレベルの浮き現象が生じる。つまり、オン状態のメモリセルを介して１６本のビット線からのデスチャージ電流がソース線ＳＬに流れるが、１６本と言う少数のビット線からのみのため、ＶＳＳレベルのソース線ＳＬのレベル浮きは微小である。
【０１１４】
このように、クロック信号ＣＬＫのＬレベル期間（ｔ４〜ｔ５）にメモリセルＣＥＬ８Ｘ等のオンセルによるスイッチングにより、プリチャージされたビット線ｂ８を含む１６本のビット線がデスチャージされる。例えば、１個当りのオンセルによってソース線に流れる電流が５０μＡ時、ソース線ＳＬに１６本のビット線から流れる総オンセル電流は、０．８ｍＡの電流値となる。上記により、ＶＳＳレベルに固定されたソース線ＳＬのレベル浮きは瞬時的かつ微小となりる。このため、ワード線ＷＬｎ―１に繋がるセルが全てオフセル読出し→ワード線ＷＬｎに繋がるセルが全てオンセル読出しモード時のソース線ＳＬのレベル浮きによるオンセル読出しデータ”１”の”０”化け不良が無くなる。
【０１１５】
メモリブロックＢ１５においては、ビット線ｂ８がデスチャージされてＬレベルとなると、Ｌレベルの信号がセンス回路Ｓの入力端ＶＩＮに入力される。この時、センス回路Ｓの入力端ＥＮに図１３（ｅ）に示すセンスイネーブル信号ＳＥＮが入力されると、このセンスイネーブル信号ＳＥＮがＨレベルの時のみ、センス回路Ｓは、図１３（ｐ）に示す信号ＩＮを取り込み、図１３（ｒ）のように、増幅された信号ＩＮの反転信号ＯＵＴを出力端Ｚから出力する。
【０１１６】
つまり、クロック信号ＣＬＫのＬレベルの時（ｔ４〜ｔ５）は、ワード線ＷＬｎに信号を流すことによって得られるメモリセルの読出しデータを確定し、また、センスイネーブル信号ＳＥＮによるデータセンスが行なわれる。
【０１１７】
このように、図１３（ｒ）に示すセンス回路Ｓから出力される信号ＯＵＴは、読出指示信号ＣＳＲＤによって制御されたデータ出力のバッファ回路Ｂを介しシステムバスＤＢＵＳ１５に出力される。よって、図１３（ｓ）に示すシステム読出制御信号ＯＥがＬレベルの期間にメモリセルの読出しデータをシステムバスＤＢＵＳ１５に出力している。
【０１１８】
図１３（ｕ）に示すＲＯＭアドレスＢ８の読出しにおけるシステムバスＤＢＵＳ１５に流れる信号ＤＢＵＳ１５はＨレベルであるが、これはオン状態のメモリセルＣＥＬ８ＸによってＶＳＳレベルにされたビット線ｂ８のＬレベルがセンス回路Ｓによって反転され、システムバスＤＢＵＳ１５に出力されるためである。
【０１１９】
以上のように、リセット発生回路ＲＳによって読出し対象となるビット線以外をＶＳＳレベルとなるように制御することで、５１２×５１２のメモリセルアレイ全体で読み出し時にディスチャージされる最大のビット線数を１６本として、ソース線電流を最小限に抑え、ソース線の電位浮き現象による誤読み出しを防止できる。
【０１２０】
なお、上述のように、選択されたビット線に隣接するビット線をＶＳＳレベルに固定するので、隣接ビット線間の容量カップリング干渉に起因したプリチャージトランジスタオフ後の、プリチャージされたビット線のダイナミックデータ”１”のレベル低下も防止できる。このため、オフセル読出しデータ”０”の”１”化け不良を無くす事ができる。
【０１２１】
図１４には、上記ＲＯＭアドレスＢ８のように読出し対象のプリチャージされたビット線１６本全てがオンセル状態のメモリセルに繋がっている場合の、メモリセルからソース線ＳＬに至る回路の読出し時の等価回路を示している。図１４において、参照符号ＢＩＴ０〜ＢＩＴ１５は、メモリブロックＢ０〜メモリブロック１５において夫々選択されたオンセル状態のメモリセルに繋がれたビット線を示している。抵抗ＲＣＬ８は選択された読出し時のメモリセルの寄生抵抗を示すものである。
【０１２２】
下記にＶＳＳレベルに固定されたソース線ＳＬの図１４中のメモリセルとの間のノードＡにおけるレベル浮き時の電位の計算例を示す。
【０１２３】
各ビット線のプリチャージ電位Ｖｂｉｔ＝１．０Ｖ
オンセル１６個の合成抵抗値ＲＣＬａｌｌ＝１２５０Ω
Ａ点−ＳＬ−ＶＳＳ間寄生抵抗ＲＳＬＡ＝３００Ω
Ａ点の電位＝（ＲＳＬＡ／（ＲＣＬａｌｌ＋ＲＳＬＡ））＊Ｖｂｉｔ＝０．１９Ｖ
このように、本発明の実施の形態ではソース線ＳＬに流れる電流値が小さいので、図８に示した制御回路Ｃ２内のソース線ＳＬのデスチャージ用のＮチャネルトランジスタＴＮＳＬのチャネル幅Ｗのサイズを過大に大きくする必要が無くなると共に、ソース線ＳＬ−ＶＳＳ間のレイアウトの設計が仕易くなる。
【０１２４】
図１に示した第１の実施形態では、ロウデコーダＤＲのワード線に繋がる不揮発性のメモリセルがＥ２ＰＲＯＭで形成されている例について説明した。更に、このメモリセルは例えばＮＯＲ型のＭＲＯＭ（ｍａｓｋ  ＲＯＭ）で形成されてもよい。なお、この構成によると、制御回路Ｃ２に該当する回路を予めＶＳＳレベルに接地し、ソース線ＳＬが常時ＶＳＳレベルとなるように構成することが可能となる。
【０１２５】
図１５はロウデコーダＤＲａのワード線に繋がるメモリセルがＮＯＲ型のＡｌ方式のＭＲＯＭで構成された、この発明の第２の実施形態を示したものである。なお、図１５において、図１に示した第１の実施の形態と同じ部分は省略し、或いは同一符号を付してその詳細な説明を省略する。
【０１２６】
図１５においては、図１のロウデコーダＤＲの代わりにロウデコーダＤＲａで構成されている。このロウデコーダＤＲａには図１の実施形態と異なり制御信号ＣＮＴは供給されていない。また、ソース線ＳＬは、図１に示した制御回路Ｃ２の代わりに抵抗ＲＳＬを介してＶＳＳレベルに直接に接地されている構成となっている。
【０１２７】
図１のオフセルＣＥＬ０〜ＣＥＬ７の代わりに、図１５の実施形態では、メモリセルＣＥＬＮ０〜ＣＥＬＮ７が、セレクタトランジスタＴｒｄ０〜Ｔｒｄ７と組み合わせて用いられる。ここで、メモリセルＣＥＬＮ０〜ＣＥＬＮ７はいずれもＮＭＯＳトランジスタで構成され、そのソース、ドレイン間はアルミニウム（Ａｌ）により短絡されておらず、オフセル構成となっている。これらのメモリセルＣＥＬＮ０〜ＣＥＬＮ７は、夫々の対応するビット線ｂ０〜ｂ７とソース線ＳＬとの間に、セレクタトランジスタＴｒｄ０〜Ｔｒｄ７と直列に接続されている。但し、実際には、メモリセルアレイ全体では例えば５１２個のメモリセルが同じオフセル構成となっているものとする。
【０１２８】
又、図１のオンセルＣＥＬ０Ｘ〜ＣＥＬ０７Ｘの代わりに、図１５ではメモリセルＣＥＬＮ０Ｘ〜ＣＥＬＮ７ＸがセレクタトランジスタＴｒｄＸ０〜ＴｒｄＸ７と組み合わせて用いられる。ここで、メモリセルＣＥＬＮ０Ｘ〜ＣＥＬＮ７ＸはいずれもＮＭＯＳトランジスタで構成され、そのソース、ドレイン間は、図１５中に太い黒線で示したように、アルミニウム（Ａｌ）により短絡されており、オンセル構成となっている。メモリセルＣＥＬＮ０Ｘ〜ＣＥＬＮ７Ｘは、夫々の対応するビット線ｂ０〜ｂ７とソース線ＳＬとの間に、セレクタトランジスタＴｒｄＸ０〜ＴｒｄＸ７と直列に接続されている。実際には、メモリセルアレイ全体では例えば５１２個のメモリセルが同じオンセル構成となっているものとする。
【０１２９】
このように、メモリセルＣＥＬＮ０Ｘ〜ＣＥＬＮ７ＸとセレクタトランジスタＴｒｄＸ０〜ＴｒｄＸ７との組み合わせ回路は、ソース線ＳＬに対して、他方のメモリセルＣＥＬＮ０〜ＣＥＬＮ７とセレクタトランジスタＴｒｄ０〜Ｔｒｄ７との組み合わ回路と並列に接続され、ＮＯＲ型メモリセル構成となっている。
【０１３０】
また、上記ＮＯＲ型メモリセルＣＥＬＮ０〜ＣＥＬＮ７、セレクタトランジスタＴｒｄ０〜Ｔｒｄ７、セレクタトランジスタＴｒｄＸ０〜ＴｒｄＸ７およびＮＯＲ型メモリセルＣＥＬＮＸ０〜ＣＥＬＮＸ７の夫々のゲート部には、ロウデコーダＤＲａに接続されたワード線ＷＬｎ−１、ブロック選択線Ｄｉｓｎ−１、ブロック選択線Ｄｉｓｎおよびワード線ＷＬｎが夫々接続されている。
【０１３１】
尚、ワード線ＷＬｎ−１に繋がるＮＯＲ型メモリセルＣＥＬＮ０〜ＣＥＬＮ７の夫々のソース／ドレイン間がオフ状態であることを図１５では開放端子Ｏｆｆ０ないしＯｆｆ７として示している。しかし、実際は端子Ｏｆｆ０ないしＯｆｆ７は形成されてなく、この間にアルミ配線が設けられていない状態となる。つまり、ＮＯＲ型メモリセルＣＥＬＮ０〜ＣＥＬＮ７の夫々のゲートにＨレベルの信号を入力してもソース／ドレイン間は非導通の状態であることを模式的に表している。
【０１３２】
同じく、他方のＮＯＲ型メモリセルＣＥＬＮ０ｘ〜ＣＥＬＮ７ｘについても同様であり、端子ｏｎ０ないしｏｎ７は実際は形成されておらず、ソース／ドレイン間にアルミ配線が形成された状態である。つまり、ＮＯＲ型メモリセルＣＥＬＮ０Ｘ〜ＣＥＬＮ７Ｘの夫々のゲートにＨレベルの信号を入力しなくてもソース／ドレイン間は導通の状態であることを模式的に表している。
【０１３３】
ここで、図１５のロウデコーダＤＲａの内部構成を図１６に示す。図１６に示すロウデコーダＤＲａは、アドレス信号Ａ７〜Ａ１８が供給されるデコーダＤＡと、このデコーダＤＡからのｎ＋１個の出力がプリチャージ信号ＰＲＣＶとともに供給される２入力ＡＮＤ回路２ＡＮＤ０〜２ＡＮＤｎ、およびバッファＶ０〜Ｖｎを有している。
【０１３４】
アドレス信号Ａ７ないしＡ１８は、デコーダＤＡによってデコードされて、ワード線に供給されるべきロウアドレスの指定信号が生成される。このデコードされた信号は、２入力ＡＮＤ回路２ＡＮＤ０〜２ＡＮＤｎの一方の入力端と、バッファＶ０〜Ｖｎの入力端に入力されている。図１の制御回路Ｃ１からの出力信号であるプリチャージ信号ＰＲＣＶは、ロウデコーダＤＲａ内において、２入力ＡＮＤ回路２ＡＮＤ０〜２ＡＮＤｎの他方の入力端に入力されている。
【０１３５】
２入力ＡＮＤ回路２ＡＮＤ０〜２ＡＮＤｎの出力端から出力される信号は、選択線Ｄｉｓ０〜Ｄｉｓｎに接続されている。バッファＶ０〜Ｖｎの出力端から出力される信号は、ワード線ＷＬ０ないしＷＬｎに接続されている。ビット線ｂ０〜ｂ７は図１の場合と同様に、リセット回路ＲＳの出力信号によって制御されるデスチャージトランジスタＴＲ０〜ＴＲ７を介して電源ＶＳＳに接続されるように構成される。
【０１３６】
ここで、図１５に図示する実施形態のメモリ回路の動作を、メモリセルＣＥＬＮ０→メモリセルＣＥＬＮ１Ｘの順に読み出す動作について以下説明する。なお、図１５に図示されていない回路部分は図１と同じに構成されているので、図１も参照して説明する。
【０１３７】
まず、ビット線ｂ０は、図１３（ｂ）のｔ１〜ｔ２の期間においてクロック信号ＣＬＫがＨレベルの時、図１と同様に構成された図示しないプリチャージ電源によってプリチャージされる。
【０１３８】
この状態でクロック信号ＣＬＫ、即ちプリチャージ信号ＰＲＣＶが時点ｔ２においてＬレベルに変わると、ロウデコーダＤＲａに接続された選択線Ｄｉｓｎを流れる信号、ワード線ＷＬｎを流れる信号およびリセット発生回路ＲＳからの出力信号ＲＳＴ０はＬレベルとなり、ワード線ＷＬｎ−１を流れる信号、選択線Ｄｉｓｎ−１を流れる信号および信号ＲＳＴ１ないしＲＳＴ７はＨレベルとなる。
【０１３９】
すると、セレクタトランジスタＴｒｄ０のソース／ドレイン間は導通状態となり、ＮＯＲ型メモリセルＣＥＬＮ０が読出されることになる。しかし、ＮＯＲ型メモリセルＣＥＬＮ０はオフ状態であり、また、ビット線ディスチャージトランジスタＴＲ０もオフ状態のため、Ｈレベルに保持されたビット線ｂ０のＨレベルの信号がセンス回路Ｓに入力されることになる。
【０１４０】
なお、ＮＯＲ型メモリセルＣＥＬＮ０読出し時のクロック信号ＣＬＫがＬレベルの時、他のビット線ｂ１ないしｂ７は、夫々ビット線ディスチャージトランジスタＴＲ１ないしＴＲ７を介しＶＳＳレベルに固定されている。
【０１４１】
次にメモリセルＣＥＬＮ１Ｘを読み出す際の動作について説明する。まずクロック信号ＣＬＫが、例えば時点ｔ３においてＬレベルからＨレベルに変わると、ビット線ｂ１はプリチャージされる。この状態でクロック信号ＣＬＫが時点ｔ４でＬレベルに変わると、ワード線ＷＬｎ−１を流れる信号、選択線Ｄｉｓｎ−１を流れる信号および信号ＲＳＴ１はＬレベルとなり、選択線Ｄｉｓｎを流れる信号、ワード線ＷＬｎを流れる信号、信号ＲＳＴ０および信号ＲＳＴ２ないしＲＳＴ７はＨレベルとなる。
【０１４２】
すると、セレクタトランジスタＴｒｄＸ１のソース／ドレイン間は導通状態となり、ＮＯＲ型メモリセルＣＥＬＮ１ｘの記憶内容が読出されることになる。ＮＯＲ型メモリセルＣＥＬＮ１ｘはオン状態であり、ビット線ディスチャージトランジスタＴＲ１はオフ状態のため、ビット線ｂ１のＨレベルにプリチャージされた電位は、ＮＯＲ型メモリセルＣＥＬＮ１ｘおよびセレクタトランジスタＴｒｄＸ１を介しソース線に接続される為、結果としてビット線ｂ１のレベルは降下され、ＶＳＳレベルに変化されることになる。よってＬレベルに変化されたビット線ｂ１のＬレベルの信号がセンス回路Ｓに入力されることになる。また、ＮＯＲ型メモリセルＣＥＬＮ１ｘ読出し時のクロック信号ＣＬＫが例えば時点ｔ４−ｔ５においてＬレベルの時、ビット線ｂ０，ｂ２ないしｂ７は、夫々ビット線ディスチャージトランジスタＴＲ０、ＴＲ２ないしＴＲ７を介しＶＳＳレベルに固定されている。
【０１４３】
上記回路動作において、ＮＯＲ型メモリセルＣＥＬＮ１ｘを読出す際にも寄生抵抗は存在する。しかし、プリチャージされるビット線は１６本のみであるため、１６個のＮＯＲ型メモリセルの寄生抵抗の合成抵抗は、抵抗ＲＳＬに比べ微小である。よって、ソース線ＳＬには１６本のビット線からのみデスチャージ電流が流れるため、ＶＳＳレベル固定のソース線ＳＬのレベル浮きが微小であることはいうまでもない。
【０１４４】
また、上記第２実施形態ではワード線に繋がるメモリセルをＮＯＲ型のＭＲＯＭによって構成されているが、ＮＡＮＤ型のＭＲＯＭによって形成されてもよい。図１７はその一例を示す実施形態のメモリ回路の一部を示す回路図である。尚、図１７において、第１、第２の実施の形態と同じ部分は省略し、また、同一符号を用いてその詳細な説明を省略する。
【０１４５】
まず、図１７においては、図１５のロウデコーダＤＲａに代わってロウデコーダＤＲｂで構成されている。又、図１のソース線ＳＬに接続される制御回路２は、第２の実施の形態と同様に、抵抗ＲＳＬを介してＶＳＳレベルに接地する構成に変わっている。
【０１４６】
また、例えばビット線ｂ０とソース線ＳＬとの間には、選択トランジスタＴｓ０、ＮＡＮＤ型メモリセルＭａ０，選択トランジスタＴｒｄ０が接続され、これらと並列に、選択トランジスタＴｓ０Ｘ、ＮＡＮＤ型メモリセルＭｂ０，選択トランジスタＴｒｄ０Ｘが接続される。
【０１４７】
同様に、各ビット線ｂ１乃至ｂ７とソース線ＳＬとの間にも選択トランジスタＴｓ１〜Ｔｓ７、ＮＡＮＤ型メモリセルＭａ１〜Ｍａ７，選択トランジスタＴｒｄ１〜Ｔｒｄ７が接続され、これらと並列に、選択トランジスタＴｓ１Ｘ〜Ｔｓ７Ｘ、ＮＡＮＤ型メモリセルＭｂ１〜Ｍｂ７，選択トランジスタＴｒｄ１Ｘ〜Ｔｒｄ７Ｘが接続される。メモリセルアレイ全体についても同様である。
【０１４８】
ここで、代表として、ＮＡＮＤ型のメモリセルＭａ０を図１８（ａ）に、ＮＡＮＤ型のメモリセルＭｂ０を図１８（ｂ）に夫々示す。図１８（ａ）、（ｂ）に示すように、ＮＡＮＤ型メモリセルＭａ０，Ｍｂ０は夫々メモリセルトランジスタ８個が直列に接続された構成となっており、上記メモリセルトランジスタの夫々のゲート部にはワード線ＷＬ０ないしＷＬ７からのセル選択信号が供給されるように接続されている。
【０１４９】
図１８（ａ）に示す夫々のメモリセルトランジスタは、上記メモリセルトランジスタのゲート部にＨレベルの信号が入力されるとオフ状態の出力を示す状態となるように、ソース／ドレイン間が全て非導通状態となっている。また、図１８（ｂ）に示す夫々のメモリセルトランジスタは、上記メモリセルトランジスタのゲート部にＨレベルの信号が入力されるとオン状態の出力を示す状態となり、ソース／ドレイン間が全て導通状態となっている。
【０１５０】
つまり、図１８（ａ）に示す夫々のメモリセルトランジスタは、夫々のゲートにＨレベルの信号を入力してもソース／ドレイン間は非導通の状態であることを模式的に表している。同じく、図１８（ｂ）に示す夫々のメモリセルトランジスタは、夫々のゲートにＨレベルの信号を入力するとソース／ドレイン間は導通の状態であることを模式的に表している。
【０１５１】
また、上記セレクタトランジスタＴｓ０ないしＴｓ７、ＮＡＮＤ型のメモリセルＭａ０ないしＭａ７、セレクタトランジスタＴｒｄ０ないしＴｒｄ７、セレクタトランジスタＴｒｄ０ＸないしＴｒｄ７Ｘ、ＮＡＮＤ型のメモリセルＭｂ０ないしＭｂ７およびセレクタトランジスタＴｓ０ＸないしＴｓ７Ｘの夫々のゲート部には、選択線ＳＥＬｎ−１、ワード線ＷＬ０ないしＷＬ７、選択線Ｄｉｓｎ−１、選択線Ｄｉｓｎ、ワード線ＷＬ０ないしＷＬ７および選択線ＳＥＬｎが夫々接続されている。
【０１５２】
ここで、ロウデコーダＤＲｂの内部構成を図１９に示す。図１９に示すロウデコーダＤＲｂは、デコーダＤＢ、インバータＩＶ０ないしＩＶ７、デコーダＤＣ、２入力ＡＮＤ回路２ＡＮＤ０ｘないし２ＡＮＤｎｘおよびバッファ回路Ｂ０ないしＢｎを有している。
【０１５３】
アドレス信号Ａ７ないしＡ９は、デコーダＤＢによってデコードされ、インバータＩＶ０ないしＩＶ７の夫々の入力端に入力されている。インバータＩＶ０ないしＩＶ７の夫々の出力端は、ワード線ＷＬ０ないしＷＬ７に接続されている。
【０１５４】
アドレス信号Ａ１０ないしＡ１８は、デコーダＤＣによってデコードされている。デコードされた信号は、２入力ＡＮＤ回路２ＡＮＤ０ｘないし２ＡＮＤｎｘの一方の入力端と、バッファＢ０ないしＢｎの入力端に入力されている。図１の制御回路Ｃ１からの出力信号であるプリチャージ信号ＰＲＣＶは、ロウデコーダＤＲｂ内で２入力ＡＮＤ回路２ＡＮＤ０ｘないし２ＡＮＤｎｘの他方の入力端に入力されている。２入力ＡＮＤ回路２ＡＮＤ０ｘないし２ＡＮＤｎｘの出力端から出力される信号は、選択線Ｄｉｓ０ないしＤｉｓｎに接続されている。バッファ回路Ｂ０ないしＢｎの出力端から出力される信号は、選択線ＳＥＬ０ないしＳＥＬｎに接続されている。
【０１５５】
図１７に図示する範囲内において、ＮＡＮＤ型のメモリセル群Ｍａ０〜Ｍａ７→ＮＡＮＤ型のメモリセル群Ｍｂ０〜Ｍｂ７の順に読み出す動作について以下説明する。
【０１５６】
まず、ビット線ｂ０は、図１と同様にクロック信号ＣＬＫのｔ１−ｔ２のＨレベルの時、プリチャージ電源ＶＤＤによってプリチャージされる。この状態でクロック信号ＣＬＫがｔ２でＬレベルに変わると、選択線Ｄｉｓｎを流れる信号、選択線ＳＥＬｎを流れる信号および信号ＲＳＴ０はＬレベルとなる。
【０１５７】
一方、選択線ＳＥＬｎ−１を流れる信号、ワード線ＷＬ０ないしＷＬ７を流れる信号、選択線Ｄｉｓｎ−１を流れる信号および信号ＲＳＴ１ないしＲＳＴ７はＨレベルとなる。
【０１５８】
すると、セレクタトランジスタＴｓ０およびＴｒｄ０のソース／ドレイン間は導通状態となり、ＮＡＮＤ型のメモリセルＭａ０が読出されることになる。しかし、前述のように、ＮＡＮＤ型のメモリセルＭａ０はオフ状態であり、また、ビット線ディスチャージトランジスタＴＲ０もオフ状態のため、Ｈレベルに保持されたビット線ｂ０のＨレベルの信号が図１のセンス回路Ｓに入力されることになる。
【０１５９】
また、ＮＡＮＤ型のメモリセルＭａ０読出し時のクロック信号ＣＬＫがＬレベルの時、ビット線ｂ１ないしｂ７は、夫々ビット線ディスチャージトランジスタＴＲ１ないしＴＲ７を介しＶＳＳレベルに固定されている。
【０１６０】
次にＮＡＮＤ型のメモリセルトランジスタ群ＣＥＬＬＡｘ１を読み出す際の動作について説明する。まずクロック信号ＣＬＫが、図１３（ｂ）のｔ３においてＬレベルからＨレベルに変わると、ビット線ｂ１はプリチャージされる。この状態でクロック信号ＣＬＫがｔ４でＬレベルに変わると、選択線ＳＥＬｎ−１を流れる信号、選択線Ｄｉｓｎ−１を流れる信号および信号ＲＳＴ１はＬレベルとなり、ワード線ＷＬ０ないしＷＬ７を流れる信号、選択線Ｄｉｓｎを流れる信号、選択線ＳＥＬｎを流れる信号および信号ＲＳＴ０、ＲＳＴ２ないしＲＳＴ７はＨレベルとなる。
【０１６１】
すると、セレクタトランジスタＴｒｄ１ＸおよびＴｓ１Ｘのソース／ドレイン間は導通状態となり、ＮＡＮＤ型のメモリセルＭｂ１が読出されることになる。ＮＡＮＤ型のメモリセルＭｂ１はオン状態であり、ビット線ディスチャージトランジスタＴＲ１はオフ状態のため、ビット線ｂ１のＨレベルにプリチャージされた電位は、セレクタトランジスタＴｓ１Ｘ、ＮＡＮＤ型のメモリセルＭｂ１およびセレクタトランジスタＴｒｄ１Ｘを介しソース線ＳＬに放電される為、結果としてビット線ｂ１はデスチャージされ、ＶＳＳレベルに固定されることになる。よってビット線ｂ１のＬレベルの信号がセンス回路Ｓに入力されることになる。
【０１６２】
また、ＮＡＮＤ型のメモリセルＭｂ１読出し時のクロック信号ＣＬＫがｔ４〜ｔ５でＬレベルの時、ビット線ｂ０，ｂ２ないしｂ７は、夫々ビット線デスチャージトランジスタＴＲ０、ＴＲ２ないしＴＲ７を介しＶＳＳレベルに固定されている。
【０１６３】
上記回路動作において、ＮＡＮＤ型のメモリセルＭｂ１を読出す際にも寄生抵抗は存在する。しかし、プリチャージされるビット線は、メモリセルアレイ全体でも５１２本中の１６本のみであるため、１６個のＮＡＮＤ型のメモリセルの寄生抵抗の合成抵抗は、抵抗ＲＳＬに比べ微小である。よって、ソース線ＳＬには１６本のビット線からのみプリチャージ電荷が流れるため、ＶＳＳレベル固定のソース線ＳＬのレベル浮きが微小であることはいうまでもない。
【０１６４】
【発明の効果】
以上述べたようにこの発明によれば、読出しモードにおいて読出しアドレス以外のビット線を強制的に例えばＶＳＳレベルに設定し、同時デスチャージのビット線が極めて少数となるため、ソース線ＳＬのレベル浮きが無視できるほどになり、オン状態のメモリセルデータ読出し時の読出しデータ“１”の“０”化け不良が無くなる。更に、非読み出しビット線がＶＳＳレベルに固定される結果、隣接するビット線間の容量カップリング干渉に起因したプリチャージトランジスタオフ後のダイナミックデータ“１”のレベル低下を発生することが無くなり、オフ状態のメモリセルデータ読出し時の読出しデータ“０”の“１”化け不良も無くなる。これにより、特に大容量メモリでの安定な読出し動作を要求されるマイコンシステムのメモリ回路として使用することができる。また、ＳＬラインデスチャージ用トランジスタのＷサイズを過大に大きくする必要が無くなるので、ソース線ＳＬ−ＶＳＳレベル接地間のレイアウト設計が仕易くでき、ソース線ＳＬの寄生抵抗削減のためのレイアウト設計期間短縮と、ソース線ＳＬの寄生抵抗削減のための電源配線幅拡大、コンタクトサイズ拡大が低減できる。以上より、メモリ回路マクロサイズの拡大化が防止でき、本発明のメモリ回路をメモリ混載ＭＣＵに組み込むことによりチップサイズ拡大の低減ができる。
【図面の簡単な説明】
【図１】本発明による一実施形態のメモリ回路の読み出し回路部の構成を示すブロック図。
【図２】図１に示す制御回路の構成例を示すブロック図。
【図３】図１に示すプリチャージ制御回路の構成例を示すブロック図。
【図４】図１に示す第１カラムデコーダの構成例を示すブロック図。
【図５】図１に示す第２カラムデコーダの構成例を示すブロック図。
【図６】図１に示すロウデコーダの構成例を示すブロック図。
【図７】図１に示すリセット回路の構成例を示すブロック図。
【図８】図１に示す制御回路の構成例を示すブロック図。
【図９】図１に示すセンス回路の構成例を示すブロック図。
【図１０】図９に示すセンス回路内の基準電圧発生回路の構成例を示すブロック図。
【図１１】図９に示すセンス回路内のセンスアンプの回路の構成例を示すブロック図。
【図１２】図９に示すセンス回路内のフリップフロップの回路構成例を示すブロック図。
【図１３】図１乃至図１２に示す本発明メモリ回路の実施形態の動作を説明するためのタイミングチャート図。
【図１４】図１の実施形態において１６本のビット線をプリチャージ後にオールオン状態のメモリセルの読出し時の等価回路図。
【図１５】この発明の他の実施形態のＮＯＲ型メモリセルを有したメモリ回路の一部の回路構成を示すブロック図。
【図１６】図１５に示すロウデコーダの回路構成例を示すブロック図。
【図１７】この発明の他の実施形態のＮＡＮＤ型メモリセルを有したメモリ回路の一部の回路構成を示すブロック図。
【図１８】図１７に示すＮＡＮＤ型のメモリセルの構成を示す回路図。
【図１９】図１７に示すロウデコーダの回路構成例を示すブロック図。
【図２０】従来のメモリ回路の構成の一例を示すブロック図。
【図２１】図２０に示す従来のメモリ回路の動作を説明するためのタイミングチャート。
【図２２】図２０に示す従来のメモリ回路において１６本のビット線をプリチャージ後のオールオン状態のメモリセル読出し時の等価回路図。
【符号の説明】
Ｓ…センス回路
Ｔ１…プリチャージトランジスタ
Ｔ２…バイアストランジスタ
Ｔ３０〜Ｔ３３…セレクタトランジスタ
Ｔ４００〜Ｔ４３１…カラムセレクタトランジスタ
ＣＥＬ０〜ＣＥＬ１５、ＣＥＬ０Ｘ〜ＣＥＬ１５Ｘ…メモリセル
ＴＲ０〜ＴＲ１５…デスチャージトランジスタ
Ｃ１…制御回路
ＣＰ…バイアス発生回路
ＤＣ１…第１カラムデコーダ
ＤＣ２…第２カラムデコーダ
ＤＲ…ロウデコーダ
ＲＳ…リセット発生回路
Ｃ２…制御回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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