(57)【要約】【課題】１０５０℃以上の熱処理により形成される高耐圧素子領域とフローテイングゲート型半導体メモリー素子領域とを同一半導体基板上に形成する場合にも、半導体メモリー素子のゲート絶縁膜の品質および信頼性が高い半導体装置の製造方法の提供。【解決手段】高耐圧素子領域とメモリー素子領域とを同一基板上に形成する製造方法であって、前記メモリー素子領域が、ポリＳｉ膜にパターニングと、不純物を導入することによりポリＳｉ領域を電極化すると同時にドレイン領域とソース領域を形成する工程により形成されるＭＩＳトランジスタ型メモリー素子領域である半導体装置の製造方法において、前記ポリＳｉ膜にパタ―ニングを施す工程の後であって、前記不純物を導入する工程の前に、前記高耐圧素子領域を形成するために１０５０℃以上の熱処理工程を行う半導体装置の製造方法とする。【選択図】          図１
2004260067.tif 000002
【特許請求の範囲】
【請求項１】
１０５０℃以上の熱処理工程を含む製造方法により形成される高耐圧素子領域とフローテイングゲート型半導体メモリー素子領域とを同一半導体基板上に形成する半導体装置の製造方法であって、前記メモリー素子領域が、第一導電型半導体基板に第二導電型領域を形成する工程と、絶縁膜を介してポリシリコン膜を形成する工程と、前記ポリシリコン膜に所定のパターニングを施す工程と、第一導電型の不純物を導入することにより前記パターニングされたポリシリコン領域をフローテイングゲート電極にし、前記フローテイングゲート電極を挟む位置の前記第二導電型領域表面に第一導電型のドレイン領域とソース領域とを離間して形成する工程とを含む製造方法により形成されるＭＩＳトランジスタ型メモリー素子領域である半導体装置の製造方法において、前記ポリシリコン膜に所定のパタ―ニングを施す工程の後であって、前記第一導電型の不純物を導入する工程の前に、前記高耐圧素子領域を形成するために１０５０℃以上の熱処理工程を行うことを特徴とする半導体装置の製造方法。
【請求項２】
前記ＭＩＳトランジスタ型メモリー素子領域がＥＰＲＯＭ素子領域である半導体装置の製造方法であることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
１０５０℃以上の熱処理工程を含む製造方法により形成される高耐圧素子領域とフローテイングゲート型半導体メモリー素子領域とを同一半導体基板上に形成する半導体装置の製造方法であって、前記メモリー素子領域が、第一導電型半導体基板に第二導電型領域を形成する工程と、第二導電型領域内に離間した第一導電型のドレイン領域とソース領域とを形成する工程と、第一絶縁膜を形成する工程と、第一絶縁膜にトンネリング領域とするための開口部の形成と前記開口部にトンネンリング媒体とするための第二の絶縁膜を形成する工程と、第一および第二の絶縁膜上にポリシリコン膜を形成する工程と、前記ポリシリコン膜に所定のパターニングをする工程と、第一導電型の不純物を導入することにより前記パターニングされたポリシリコン領域をフローテイングゲート電極にし、前記フローテイングゲート電極を挟む位置の前記ドレイン、ソース領域表面に第一導電型の高濃度領域をそれぞれ形成する工程とを含む製造方法により形成されるＭＩＳトランジスタ型メモリー素子領域である半導体装置の製造方法において、前記ポリシリコン膜に所定のパタ―ニングを施す工程の後であって、前記第一導電型の不純物を導入する工程の前に、前記高耐圧素子領域を形成するために１０５０℃以上の熱処理工程を行うことを特徴とする半導体装置の製造方法。
【請求項４】
前記ＭＩＳトランジスタ型メモリー素子領域がＥＥＰＲＯＭ素子領域である半導体装置の製造方法であることを特徴とする請求項３記載の半導体装置の製造方法。
【請求項５】
高耐圧素子領域が縦型導通素子領域であることを特徴とする前記請求項１乃至４のいずれか一項に記載の半導体装置の製造方法。
【請求項６】
ポリシリコン領域とドレイン領域とソース領域に導入する第一導電型不純物として砒素Ａｓを用いることを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、同一半導体基板上に高耐圧素子領域とフローテイング型半導体メモリー素子領域とを備える半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
ＥＰＲＯＭやＥＥＰＲＯＭなどで代表されるフローテイングゲート型メモリー素子は、半導体基板上に形成された薄い絶縁膜を通してフローテイングゲートに電子を注入することによりデータの書き込みを行う。前記電子の注入には、チャネルホットエレクトロンあるいはＦＮ（Ｆｌｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネリング現象が使われる。一方、データの消去時には電子を引き抜くためにＥＰＲＯＭでは紫外線照射、ＥＥＰＲＯＭでは前記薄い絶縁膜を介したＦＮトンネリング現象が利用される。
【０００３】
図７と図８とは、従来の一層ポリシリコン構造を備えるＥＰＲＯＭの製造方法を便宜上ニつの図に分割表示したものである。図７の各（ａ）、（ｂ）、（ｃ）、（ｄ）、図８の各（ｅ）、（ｆ）、（ｇ）はそれぞれ前記製造方法の主要な工程における半導体基板の要部断面図を順に示したものである。図７と図８では、ＥＰＲＯＭ単体のものであって、同一半導体基板上に高耐圧パワー素子を含まない場合の製造方法を示している。以降の説明で、単に高耐圧パワー素子といった場合、主電流が半導体基板の厚さ方向に流れる縦型導通の半導体素子を意味する。
【０００４】
以下、同一半導体基板上に高耐圧素子領域とフローテイング型半導体メモリー素子領域とを備える半導体装置を製造しようとする際に、前記フローテイングゲート型メモリー素子が悪影響を受けて品質、信頼性等を損ないやすい点について説明する。図７と図８に沿って前記フローテイングゲート型メモリー素子の製造方法を説明する。ｎ（導電）型半導体基板１０１の一方の表面にｐ（導電）型領域１０２を形成し、このｐ型領域１０２内にｎ型領域１０４を形成する。次にｐ型領域１０２中に素子分離領域として高濃度のＰ領域１０３を形成する（図７（ａ））。
【０００５】
次に素子分離のために選択酸化技術（ＬＯＣＯＳ）により、０．８μｍ厚程度の酸化膜１０５、１０６、１０７、１０８を形成する（図７（ｂ））。
その後、熱酸化膜形成、同除去などの工程の後に、２５ｎｍ厚程度のゲート酸化膜（酸化シリコン膜）１０９、１１０を形成する。このゲート酸化膜１０９、１１０上に、３×１０２０〜５×１０２０ｃｍ―３程度の高濃度に燐ドープされたポリシリコン膜１１１を０．５μｍ程度の膜厚に形成する（図７（ｃ））。
前記ポリシリコン膜をフォトリソグラフィ技術とドライエッチング技術によりパターニングして、フローテイングゲート電極１１１ａ、１１１ｂを形成する（図７（ｄ））。次に、前記フローテイングゲート電極１１１ａ、１１１ｂとパターニングされたフォトレジスト膜１２６をマスクに矢印で示す砒素Ａｓのイオン注入により高濃度のｎ型領域１１２、１１３、１１４を形成する。ｎ型領域１１２、１１３はＭＯＳトランジスタ１１６のドレイン領域およびソース領域となる（図８（ｅ））。さらにフォトレジスト膜１２７をマスクに矢印で示すＢＦ２のイオン注入により高濃度のｐ型領域１１５を形成する（図８（ｆ））。層間絶縁膜としてＢＰＳＧ（Ｂｏｒｏ  Ｐｈｏｓｐｈｏ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）などの酸化シリコン膜１１７、１１８、１１９、１２０、１２１を形成し、続いて金属電極１２２、１２３、１２４、１２５を形成する。金属電極１２２、１２３はドレイン電極およびソース電極となる（図８（ｇ））。金属電極１２４は前記ＭＯＳトランジスタ１１６のフローテイングゲート電極１１１ａに電子を注入してデータの書き込みを行う場合に使用するコントロール電極である。金属電極１２５はｐ型領域１０２に所定の電位を与える機能を有する。
【０００６】
これに対し、ＥＥＰＲＯＭでは、トンネリング現象を利用してフローテイングゲート電極への電子の注入および同電極からの電子の引き抜きを行うために、フローテイングゲート電極下の酸化膜の一部を開口してトンネリング媒体となる１０ｎｍ程度の薄い絶縁膜が形成される。このようにして作成されたＥＰＲＯＭ、ＥＥＰＲＯＭのようなフローテイングゲート型の半導体メモリー素子では、データの書き換え機能の信頼性を保持するには、書き換えの際に電子が通過する薄い絶縁膜の品質の信頼性が非常に重要である。後述するＱｂｄ（Ｃｈａｒｇｅ  ｔｏ  Ｂｒｅａｋｄｏｗｎ）は絶縁膜の信頼性を示す指標であり、絶縁膜が絶縁破壊するまでに絶縁膜中を流れる電荷の総量を表す。このＱｂｄが低いほどデータの書き換え可能回数が低くなり、メモリー素子としては実使用に適さない可能性が高くなる。前述のように、同一半導体基板上に高耐圧素子領域とフローテイング型半導体メモリー素子領域とを備える半導体装置では、前記絶縁膜の信頼性が高耐圧素子領域の作成時に悪影響を受けやすいことがわかっている。そのため、従来からパワー素子とメモリー素子とを同一基板内に作り込むことは、行われなかった。ただ、フローテイングゲート型メモリー素子において、ゲート絶縁膜下の領域の不純物濃度が他の領域の不純物濃度に比べて低くしたメモリー装置が知られているだけである（特許文献１−特許請求の範囲）。
【０００７】
【特許文献１】
特開昭６３−９９５７３号公報
【０００８】
【発明が解決しようとする課題】
近年、縦型ＭＯＳトランジスタやＩＧＢＴ（Ｉｎｓｕｒａｔｅｄ  Ｇａｔｅ  ＢｉＰｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）などの高耐圧パワー素子と、これらのパワー素子の保護回路などを一チップ上に搭載したパワーＩＣが開発され、製造されている。さらにこれらのパワーＩＣにＥＰＲＰＭ、ＥＥＰＲＯＭといった半導体メモリー素子を搭載する半導体装置の開発も進められている。
主電流を基板面に対して垂直に流す高耐圧縦型パワー素子の製造においては、ポリシリコンのゲート電極をマスクとして用いたセルフアラインによりボロンイオンをイオン注入し、その後１０５０℃以上（たとえば１１５０℃）の高温熱処理を施してｐ型拡散層を形成することが重要であり、欠くことができない。
【０００９】
一方、半導体メモリー素子の製造方法では、前述のようにポリシリコン膜を成長させた後には通常、１０５０℃を超えるような高温熱処理工程は含まれない。その理由のひとつは、前記のような高温熱処理を半導体基板に行なうと、フローテイングゲート電極下の薄い絶縁膜、特にゲート酸化シリコン膜の品質および信頼性が低下しやすいためである。詳述すると、一般に酸化シリコン膜は９５０℃を超える高温熱処理を加えると、次第に粘性流動性が増し、ゲート酸化シリコン膜と結晶シリコン間の熱膨張係数差などにより発生する応力とによってゲート酸化シリコン膜の変形や部分的な薄膜化といった現象が起き始める。さらに前述のように１０５０℃を超えるようになると、フローテイングゲート電極中およびゲート酸化シリコン膜直下の拡散層中に存在する不純物原子がゲート酸化シリコン膜へ拡散するようになり、その際不純物原子の濃度および熱処理の温度によっては前記ゲート酸化シリコン膜に拡散する不純物原子の量が増加し、前記ゲート酸化シリコン膜の粘性流動による変形あるいは薄膜化がいっそう起き易くなり、メモリー素子としての品質および信頼性にも影響を及ぼすようになるものと考えられている。
【００１０】
前述したように、パワー素子の形成には１０５０℃以上の高温熱処理が欠かせないので、フローテイングゲート電極下のゲート酸化シリコン膜に高い信頼性が要求される半導体メモリー素子と前記パワー素子を同一チップ上に搭載することは、前記ゲート酸化膜の劣化を防止すという観点から極めて困難と考えられていた。
本発明は、以上述べた点に鑑みてなされたものであり、１０５０℃以上の熱処理工程を含む製造方法により形成される高耐圧素子領域とフローテイングゲート型半導体メモリー素子領域とを同一半導体基板上に形成する場合にも、半導体メモリー素子のゲート絶縁膜の品質および信頼性が高い半導体装置の製造方法の提供を目的とする。
【００１１】
【課題を解決するための手段】
請求項１記載の発明によれば、前記目的は、１０５０℃以上の熱処理工程を含む製造方法により形成される高耐圧素子領域とフローテイングゲート型半導体メモリー素子領域とを同一半導体基板上に形成する半導体装置の製造方法であって、前記メモリー素子領域が、第一導電型半導体基板に第二導電型領域を形成する工程と、絶縁膜を介してポリシリコン膜を形成する工程と、前記ポリシリコン膜に所定のパターニングを施す工程と、不純物を導入することにより前記パターニングされたポリシリコン領域をフローテイングゲート電極にし、前記フローテイングゲート電極を挟む位置の前記第二導電型領域内に第一導電型のドレイン領域とソース領域とを離間して形成する工程とを含む製造方法により形成されるＭＩＳトランジスタ型メモリー素子領域である半導体装置の製造方法において、前記ポリシリコン膜に所定のパタ―ニングを施す工程の後であって、前記第一導電型の不純物を導入する工程の前に、前記高耐圧素子領域を形成するために１０５０℃以上の熱処理工程を行う半導体装置の製造方法とすることにより、達成される。
【００１２】
請求項２記載の発明によれば、前記ＭＩＳトランジスタ型メモリー素子領域がＥＰＲＯＭ素子領域である半導体装置の製造方法である請求項１記載の半導体装置の製造方法とすることが好ましい。
請求項３記載の発明によれば、１０５０℃以上の熱処理工程を含む製造方法により形成される高耐圧素子領域とフローテイングゲート型半導体メモリー素子領域とを同一半導体基板上に形成する半導体装置の製造方法であって、前記メモリー素子領域が、第一導電型半導体基板に第二導電型領域を形成する工程と、第二導電型領域内に離間した第一導電型のドレイン領域とソース領域とを形成する工程と、第一絶縁膜を形成する工程と、第一絶縁膜にトンネリング領域とするための開口部の形成と前記開口部にトンネンリング媒体とするための第二の絶縁膜を形成する工程と、第一および第二の絶縁膜上にポリシリコン膜を形成する工程と、前記ポリシリコン膜に所定のパターニングをする工程と、第一導電型の不純物を導入することにより、前記パターニングされたポリシリコン領域をフローテイングゲート電極化し、前記フローテイングゲート電極を挟む位置の前記ドレイン、ソース領域表面に第一導電型の高濃度領域をそれぞれ形成する工程とを含む製造方法により形成されるＭＩＳトランジスタ型メモリー素子領域である半導体装置の製造方法において、前記ポリシリコン膜に所定のパタ―ニングを施す工程の後であって、前記フローテイングゲート電極とドレイン領域とソース領域とを形成するために第一導電型の不純物を導入する工程の前に、前記高耐圧素子領域の形成に必要な深い不純物拡散領域を形成するために１０５０℃以上の熱処理工程を行う半導体装置の製造方法とすることにより、達成される。
【００１３】
請求項４記載の発明によれば、前記ＭＩＳトランジスタ型メモリー素子領域がＥＥＰＲＯＭ素子領域である半導体装置の製造方法である請求項３記載の半導体装置の製造方法とすることが好ましい。
請求項５記載の発明によれば、高耐圧素子が縦型導通素子である前記請求項１乃至４のいずれか一項に記載の半導体装置の製造方法とすることが望ましい。
請求項６記載の発明によれば、ポリシリコン領域とドレイン領域とソース領域に導入する第一導電型不純物として砒素Ａｓを用いる請求項１乃至５のいずれか一項に記載の半導体装置の製造方法とすることが好適である。
【００１４】
【発明の実施の形態】
以下、本発明の半導体装置の製造方法に関し、図を用いて詳細に説明する。本発明はその要旨を超えない限り、以下に説明する実施例に限定されるものではない。
図１と図２は本発明にかかる半導体装置の製造方法をパワーＩＣで示すパワーＩＣ基板のＥＰＲＯＭ領域部分のプロセス工程断面図、
図３と図４は本発明にかかる半導体装置の製造方法を異なるパワーＩＣで示すパワーＩＣ基板のＥＥＰＲＯＭ領域部分のプロセス工程断面図、
図５は本発明にかかる半導体装置内メモリー素子のゲート酸化シリコン膜の累積故障率と電流密度との関係図、
図６はＩＧＢＴの要部断面図である。
【００１５】
【実施例】
（実施例１）
本発明にかかる半導体装置の製造方法の一実施例を高耐圧縦型パワー素子としてのＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）と、半導体メモリー素子としてのＥＰＲＯＭとを同一半導体基板内に備えるパワーＩＣの製造方法について以下説明する。
図１と図２は本発明にかかるポリシリコン構造を備えるＥＰＲＯＭの製造方法を便宜上ニつの図に分割表示したものである。図１の各（ａ）、（ｂ）、（ｃ）、（ｄ）、図２の各（ｅ）、（ｆ）、（ｇ）はそれぞれ本発明にかかるＥＰＲＯＭのプロセス工程における基板断面図を順に示したものである。図１の（ａ）に示すように、ｎ型シリコン基板１中にボロンをドーズ量１．５×１０１３ｃｍ−２、加速エネルギー４５ＫｅＶの条件で選択的にイオン注入し、ｐ型領域２を形成する。ｐ型領域２の表面上で素子分離領域になる場所に選択的にボロンをドーズ量１．０×１０１４ｃｍ−２、加速エネルギー４５ＫｅＶの条件で選択的にイオン注入してｐ型領域３を形成する。砒素をドーズ量１．０×１０１４ｃｍ−２、加速エネルギー１００ＫｅＶの条件で選択的にイオン注入し、図１（ａ）に示すようにｐ型領域３とは離してｎ型領域４を形成する。つぎに素子分離のために選択酸化法により、０．８μｍ厚程度の酸化シリコン膜５、６、７、８を形成する（図１（ｂ））。
【００１６】
その後、熱酸化膜形成、同除去などの工程の後に、２５ｎｍ厚程度のゲート酸化膜（酸化シリコン膜）９、１０を形成する。さらにゲート酸化膜９、１０上に膜厚０．５μｍ程度のノンドープのポリシリコン膜を形成する。次にシリコンウェハー基板全面に形成されたポリシリコン膜に対して、必要に応じて選択的にボロン注入、燐ドープを行い、ポリシリコン膜中にｐ型領域、ｎ型領域を形成する。このとき、ＥＰＲＯＭでデータの書き込み時に電子の注入が行われるゲート酸化膜９上のフローテイングゲート電極１１ａとなる部分はノンドープのままにしておく。次に前記ポリシリコン膜をフォトリソグラフィ技術とドライエッチング技術によりポリシリコン膜をパターニングして、フローテイングゲート電極となるべき１１ａ、１１ｂを形成する（図１（ｃ））。その後、２５ｎｍ程度の熱酸化膜をポリシリコン膜上に被覆する。同一半導体基板上に搭載されているＩＧＢＴ素子領域（図示せず）の作成のために必要な温度１１５０℃、処理時間２００分の熱処理が加えられる（図１（ｄ））。
【００１７】
次に図６を用いて、本発明にかかるＩＧＢＴの作製に必要な工程との関係について説明する。ＩＧＢＴ用の半導体基板内の半導体メモリー領域に前記図１の（ａ）と（ｂ）の工程を進め、さらに半導体メモリーの前記選択酸化シリコン膜５、６、７、８の形成後、前述と同様に半導体基板全体にゲート酸化膜を介して形成されたポリシリコン膜に対して、フローテイング電極となる部分１１ａ、１１ｂはノンドープのままでパターニングして形成する。その際同時にＩＧＢＴ領域のゲート電極２６ａ、２６ｂをパターニングにより形成する。その後、ＩＧＢＴのゲート電極部分２６ａ、２６ｂをイオン注入のマスクとしてセルフアライメントによりボロンをイオン注入し、温度１１５０℃、処理時間２００分の熱処理を加えてｐ型領域２７ａ、２７ｂ、２７ｃを形成する。このｐ型領域２７ａ、２７ｂ、２７ｃのゲート電極２６ａ、２６ｂ下の部分２８ａ、２８ｂ、２８ｃはＩＧＢＴのチャネルとなる領域であり、ＩＧＢＴの閾値に影響する重要な領域である。このチャネル領域は前記温度１１５０℃、処理時間２００分程度の熱処理を加えることにより閾値としての有効な機能を持つことになるので、本発明にかかるパワーＩＣにとって必須の処理条件である。
【００１８】
ＥＰＲＯＭのフローテイングゲート電極１１ａ、１１ｂとなる部分のポリシリコン膜はノンドープであるため、前記１１５０℃の高温熱処理の際にも前記メモリー素子のゲート酸化膜９への不純物原子の拡散は、主としてシリコン基板からに限られる。このため、高温熱処理によってゲート酸化膜９の粘性流動が高くなっても膜の変形や薄膜化を抑制することができる。
次に砒素Ａｓをドーズ量５．０×１０１５ｃｍ−２、加速エネルギー１００ＫｅＶの条件でイオン注入を選択的に行い、メモリー素子領域の高濃度のｎ型領域１２、１３、１４と、砒素Ａｓのドープによりポリシリコン膜が導電化してなるフローテイングゲート電極１１ａ、１１ｂを形成する。ｎ型領域１２と１３はＭＯＳトランジスタメモリー素子のドレイン領域およびソース領域となる。ドレイン領域１２とソース領域１３の不純物原子を一般的な燐ではなく砒素Ａｓを用いてイオン注入して形成することにより、その後の熱処理におけるゲート酸化膜９への不純物原子の拡散を低く抑えることができる（図２（ｅ））。次にＢＦ２をドーズ量３．０×１０１５ｃｍ−２、加速エネルギー６０ＫｅＶの条件でイオン注入し、高濃度のｐ型領域１５を形成し（図２（ｆ））、金属電極２２、２３、２４、２５を形成する（図２（ｇ））。金属電極２２、２３はＭＯＳトランジスタ１６のドレイン電極、ソース電極である。金属電極２４はＭＯＳトランジスタ１６のフローテイングゲート電極１１ａに電子を注入してデータの書き込みを行う場合に使用するコントロール電極である。コントロール電極２５はｐ型領域２とコンタクトをとっており、ｐ型領域２に所定の電位を与える。
【００１９】
以上述べたパワーＩＣの製造方法によれば、ＥＰＲＯＭのゲート酸化膜９の信頼性を従来に比べて格段に高くすることができ、その結果高耐圧縦型パワー素子を同一シリコン基板上に搭載しつつ、書き換え可能回数の多いＥＰＲＯＭを作製することができる。また特別な工程の増加を必要としないというメリットも有する。
（実施例２）
本発明にかかる半導体装置の製造方法の異なる実施例を高耐圧縦型パワー素子としてのＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）と、半導体メモリー素子としてのＥＥＰＲＯＭとを同一半導体基板内に備えるパワーＩＣの製造方法について以下説明する。
【００２０】
図３と図４は本発明にかかる半導体装置のＥＥＰＲＯＭ領域の製造方法を二図に分割して示すプロセス工程断面図である。図３の（ａ）に示すように、ｎ型基板３１中にボロンをドーズ量１．５×１０１３ｃｍ−２、加速エネルギー４５ＫｅＶの条件で選択的にイオン注入し、ｐ型領域３２を形成する。ｐ型領域３２の表面上で素子分離領域になる場所に選択的にボロンをドーズ量１．０×１０１４ｃｍ−２、加速エネルギー４５ＫｅＶの条件で選択的にイオン注入してｐ型領域３３を形成する。砒素をドーズ量１．０×１０１４ｃｍ−２、加速エネルギー１００ＫｅＶの条件で選択的にイオン注入して、ｎ型領域３４、４２、４３を形成する。ｎ型領域４２、４３はそれぞれＭＯＳトランジスタのドレイン領域ソース領域となる。ｎ型領域３４、４２、４３の不純物原子を一般的な燐ではなく砒素Ａｓを用いてイオン注入して形成することにより、その後の熱処理におけるゲート酸化膜への不純物原子の拡散を低く抑えることができる。つぎに素子分離のために選択酸化法により、０．８μｍ厚程度の酸化シリコン膜３５、３６、３７、３８を形成する（図３の（ｂ））。その後、熱酸化膜形成、同除去などの工程の後に、５０ｎｍ厚程度のゲート酸化膜（酸化シリコン膜）３９、４０を形成する。さらにゲート酸化膜３９のドレイン領域４２上の所定場所にウェットエッチングによりトンネリング領域となる開口部を設ける。膜厚１０ｎｍ程度のトンネリング酸化シリコン膜７１を前記開口部に形成する。ゲート酸化膜３９、４０およびシリコン酸化膜７１上に膜厚０．５μｍ程度のノンドープのポリシリコン膜を形成する。シリコンウェハー基板全面に形成されたポリシリコン膜に対して、必要に応じて選択的にボロン注入、燐ドープを行い、ポリシリコン膜中にｐ型領域、ｎ型領域を形成する。このとき、ＥＥＰＲＯＭでトンネリング酸化シリコン膜７１を含むＭＯＳトランジスタ４８のフローテイングゲート電極４１ａ、４１ｂとなる部分はノンドープのままにしておく、次に前記ポリシリコン膜をフォトリソグラフィ技術とドライエッチング技術によりポリシリコン膜をパターニングして、フローテイングゲート電極４１ａ、４１ｂとなるべきポリシリコン領域を形成する（図３の（ｃ））。その後、２５ｎｍ程度の熱酸化膜によりポリシリコン膜を被覆する。同一半導体基板上に搭載されているＩＧＢＴ素子領域の作成のために必要な温度１１５０℃、処理時間２００分の熱処理が加えられる。
【００２１】
次に図６を用いて、本発明にかかるＩＧＢＴの作製に必要な工程との関係について説明する。ＩＧＢＴ用の半導体基板内の半導体メモリー領域に前記図３の（ａ）と（ｂ）の工程を進め、さらに半導体メモリーの前記選択酸化シリコン膜３５、３６、３７、３８の形成後、前述と同様に半導体基板全体にゲート酸化膜を介して形成されたポリシリコン膜をフローテイング電極部分４１ａ、４１ｂはノンドープのままでパターニングして形成する。その際同時にＩＧＢＴ領域のゲート電極２６ａ、２６ｂをパターニングにより形成する。その後、ＩＧＢＴのゲート電極部分２６ａ、２６ｂをイオン注入のマスクとしてセルフアライメントによりボロンをイオン注入し、温度１１５０℃、処理時間２００分の熱処理を加えてｐ型領域２７ａ、２７ｂ、２７ｃを形成する。このｐ型領域２７ａ、２７ｂ、２７ｃのゲート電極２６ａ、２６ｂ下の部分２８ａ、２８ｂ、２８ｃはＩＧＢＴのチャネルとなる領域であり、ＩＧＢＴの閾値に影響する重要な領域である。このチャネル領域は前記温度１１５０℃、処理時間２００分程度の熱処理を加えることにより閾値としての有効な機能を持つことになるので、本発明にかかるパワーＩＣにとって必須の処理条件である。
【００２２】
ＥＥＰＲＯＭのフローテイングゲート電極４１ａ、４１ｂとなる部分のポリシリコン膜はノンドープであるため、上記高温熱処理の際にも前記メモリー素子のトンネリング酸化シリコン膜７１への不純物原子の拡散は、主としてシリコン基板からに限られる。このため、高温熱処理によってトンネリング酸化シリコン膜７１の粘性流動が高くなっても膜の変形や薄膜化を抑制することができる。
次に砒素Ａｓをドーズ量５．０×１０１５ｃｍ−２、加速エネルギー１００ＫｅＶの条件でイオン注入を選択的に行い、メモリー素子領域の高濃度のｎ型領域４４、４５、４６と、砒素Ａｓのドープによりポリシリコン膜が導電化してなるフローテイングゲート電極４１ａ、４１ｂを形成する。ｎ型領域４２と４３はＭＯＳトランジスタメモリー素子のドレイン領域およびソース領域となる。ドレイン領域４２とソース領域４３の不純物原子を一般的な燐ではなく砒素Ａｓを用いてイオン注入して形成することにより、その後の熱処理におけるトンネリング酸化シリコン膜７１への不純物原子の拡散を低く抑えることができる。次にＢＦ２をドーズ量３．０×１０１５ｃｍ−２、加速エネルギー６０ＫｅＶの条件でイオン注入し、高濃度のｐ型領域４７を形成し、金属電極５４、５５、５６、５７を形成する。金属電極５４、５５はＭＯＳトランジスタ４８のドレイン電極、ソース電極である。金属電極５６はＭＯＳトランジスタ４８のフローテイングゲート電極４１ａに電子を注入してデータの書き込みを行う場合に使用するコントロール電極である。コントロール電極５７はｐ型領域３２とコンタクトをとっており、ｐ型領域３２に所定の電位を与える。
【００２３】
図５に、高温熱処理のない単独のフローテイングゲート型半導体素子（３０１と、本発明にかかる前記実施例１において作成された半導体装置（３０２）と、ポリシリコン膜に不純物を導入した後に１１５０℃、２００分の高温熱処理が加えられたフローテイングゲート型半導体素子（３０３）について、ｎ型拡散層上に形成された２５ｎｍ厚のゲート酸化膜の５０％Ｑｂｄ値と電流密度との関係を示す。ここで、５０％Ｑｂｄとは、累積故障率が５０％となったときのＱｂｄ（ｃ／ｃｍ２）を表す。図５から、本発明にかかる半導体素子３０２は、高温熱処理のない単独のメモリー素子３０１とＱｂｄ値があまり変わらず、電流密度を高くしてもＱｂｄ値がほとんど低下せず、良好であることを示している。一方、ポリシリコン膜に不純物を導入した後に１１５０℃、２００分の高温熱処理が加えられたフローテイングゲート型半導体素子（３０３）は低電流密度からＱｂｄ値が低く、しかも電流密度を上げると大きくＱｂｄ値が低下するので、本発明による効果が大きいことがわかる。
【００２４】
以上述べたパワーＩＣの製造方法によれば、ＥＰＲＯＭのゲート酸化膜９およびＥＥＰＲＯＭのトンネリング酸化シリコン膜７１の信頼性を従来に比べて格段に高くすることができ、その結果高耐圧縦型パワー素子を同一シリコン基板上に搭載しつつ、書き換え可能回数の多いＥＰＲＯＭおよびＥＥＰＲＯＭを作製することができる。また特別な工程の増加を必要としないというメリットも有する。
【００２５】
【発明の効果】
本発明によれば、１０５０℃以上の熱処理工程を含む製造方法により形成される高耐圧素子領域とフローテイングゲート型半導体メモリー素子領域とを同一半導体基板上に形成する半導体装置の製造方法であって、前記メモリー素子領域が、第一導電型半導体基板に第二導電型領域を形成する工程と、絶縁膜を介してポリシリコン膜を形成する工程と、前記ポリシリコン膜に所定のパターニングを施す工程と、不純物を導入することにより前記パターニングされたポリシリコン領域をフローテイングゲート電極にし、前記フローテイングゲート電極を挟む位置の前記第二導電型領域内に第一導電型のドレイン領域とソース領域とを離間して形成する工程とを含む製造方法により形成されるＭＩＳトランジスタ型メモリー素子領域である半導体装置の製造方法において、前記ポリシリコン膜に所定のパタ―ニングを施す工程の後であって、前記第一導電型の不純物を導入する工程の前に、前記高耐圧素子領域を形成するために１０５０℃以上の熱処理工程を行う半導体装置の製造方法としたので、１０５０℃以上の熱処理工程を含む製造方法により形成される高耐圧素子領域とフローテイングゲート型半導体メモリー素子領域とを同一半導体基板上に形成する場合にも、半導体メモリー素子のゲート絶縁膜の品質および信頼性が高い半導体装置の製造方法を提供できる。
【図面の簡単な説明】
【図１】本発明にかかる半導体装置の製造方法をパワーＩＣで示すパワーＩＣ基板のＥＰＲＯＭ領域部分のプロセス工程断面図（その１）
【図２】本発明にかかる半導体装置の製造方法をパワーＩＣで示すパワーＩＣ基板のＥＰＲＯＭ領域部分のプロセス工程断面図（その２）
【図３】本発明にかかる半導体装置の製造方法を異なるパワーＩＣで示すパワーＩＣ基板のＥＥＰＲＯＭ領域部分のプロセス工程断面図（その１）
【図４】本発明にかかる半導体装置の製造方法を異なるパワーＩＣで示すパワーＩＣ基板のＥＥＰＲＯＭ領域部分のプロセス工程断面図（その２）
【図５】本発明にかかる半導体装置内メモリー素子のゲート酸化シリコン膜の累積故障率と電流密度との関係図
【図６】ＩＧＢＴの要部断面図
【図７】従来の一層ポリシリコン構造を備えるＥＰＲＯＭの製造方法のプロセス工程断面図（その１）
【図８】従来の一層ポリシリコン構造を備えるＥＰＲＯＭの製造方法のプロセス工程断面図（その２）
【符号の説明】
１                              ｎ型シリコン基板
２                              ｐ型領域
３                              ｐ型領域
４                              ｎ型領域
５、６、７、８                  酸化シリコン膜
９、１０                        ゲート酸化膜
１１ａ、１１ｂ                  フローティングゲート電極
１２、１３、１４                ｎ型領域
１５                            ｐ型領域
１６                            ＭＯＳトランジスタ
１７、１８、１９、２０、２１    酸化シリコン膜
２２、２３、２４、２５          金属電極
２６ａ、２６ｂ                  ゲート電極
２７ａ、２７ｂ、２７ｃ          ｐ型領域
２８ａ、２８ｂ，２８ｃ          チャネル領域
３１                            ｎシリコン型基板
３２                            ｐ型領域
３３                            ｐ型領域
３４                            ｎ型領域
３５、３６、３７、３８          酸化シリコン膜
３９、４０                      ゲート酸化膜
４１ａ、４１ｂ                  フローティングゲート電極
４２、４３                      ｎ型領域
４４、４５、４６                ｎ型領域
４７                            ｐ型領域
４８                            ＭＯＳトランジスタ
４９、５０、５１、５２、５３    酸化シリコン膜
５４、５５、５６、５７          金属電極
７１                            トンネリング酸化シリコン膜
１０１                          ｎ型シリコン基板
１０２                          ｐ型領域
１０３                          ｐ型領域
１０４                          ｎ型領域
１０５、１０６、１０７、１０８  酸化シリコン膜
１０９、１１０                  ゲート酸化膜
１１１ａ、１１１ｂ              フローティングゲート電極
１１２、１１３、１１４          ｎ型領域
１１５                          ｐ型領域
１１６                          ＭＯＳトランジスタ
１１７、１１８、１１９、１２０、１２１    酸化シリコン膜
１２２、１２３、１２４、１２５  金属電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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