(57)【要約】【課題】半導体装置の製造方法及び半導体装置に関し、製造歩留りの低下や製造コストの増大をまねくことなく半導体装置の高密度化を図ることを目的とする。【解決手段】表面に電極を含む素子パターン２が形成された半導体ウェーハ１の裏面に半硬化性の絶縁樹脂膜３を形成する工程と、電極を含む導体パターン７が形成された粘着シート４を絶縁樹脂膜３に接着する工程と、絶縁樹脂膜３に導体パターン７を残して粘着シート４を剥離する工程を備えるように構成する。【選択図】　　　図１
2004128042.tif 000002
【特許請求の範囲】
【請求項１】
表面に電極を含む素子パターンが形成された半導体ウェーハの裏面に半硬化性の絶縁樹脂膜を形成する絶縁樹脂膜形成工程と、
電極を含む導体パターンが形成された粘着シートを該絶縁樹脂膜に接着する粘着シート接着工程と、
該絶縁樹脂膜に該導体パターンを残して該粘着シートを剥離する粘着シート剥離工程を備えることを特徴とする半導体装置の製造方法。
【請求項２】
該粘着シートは支持基板上に粘着剤層と導体パターン層がラミネートされたものからなり、該粘着剤層は紫外線照射あるいは加熱処理により硬化する成分を含むことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
粘着シート接着工程と粘着シート剥離工程を繰り返し行うことにより該半導体ウェーハ裏面に相互に絶縁分離された複数層の導体パターンを形成することを特徴とする請求項１乃至２のいずれかに記載の半導体装置の製造方法。
【請求項４】
該半導体ウェーハの表面から裏面へ貫通する貫通電極を形成する貫通電極形成工程と、
該半導体ウェーハ表面の電極と裏面の電極を該貫通電極を介して該導体パターンにより接続する電極接続工程を備えることを特徴とする請求項１乃至３のいずれかに記載の半導体装置の製造方法。
【請求項５】
表面に素子パターン、裏面に導体パターンが形成された複数の半導体チップが積層され、最下層の半導体チップがパッケージ基板にフェイスダウン実装されている半導体装置であって、
上層の半導体チップ表面の電極は下層の半導体チップ裏面の導体パターンを介して該パッケージ基板にワイヤ接続されていることを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体ＩＣの高速化、高密度化を可能にする半導体装置の製造方法及び半導体装置に関する。
【０００２】
【従来の技術】
電子機器の小型化、多機能化の要求に応えるため半導体ＩＣの高集積化が進んでいる。半導体ＩＣは半導体ウェーハ上に素子パターンや配線パターンを高密度に配置することにより実現され、従来はこれらのパターンの微細化が集積度向上の原動力となってきた。しかし、パターン最小線幅がサブミクロンの領域に達した現在、更なるパターンの微細化にはフォトリソグラフィ技術や薄膜形成技術、エッチング技術のウェーハプロセス技術の一層の高度化が必要となり製造コストの上昇が避けられない。また、パターンの微細化のみに頼った集積度の向上はそれに見合ったデバイス機能の向上をもたらさないばかりか速度特性等のデバイス特性に悪影響を及ぼす。
【０００３】
たとえば、高集積化とともに半導体ウェーハ上で配線パターンの占める割合が増大し、集積度の向上に見合うだけの実質的な機能の向上が期待できなくなっている。また、配線パターン幅の縮小による配線抵抗の増大や配線長の増加による遅延時間の増大がデバイス特性の劣化をもたらし、さらに、外部回路との接続のための電極数の増加による電極面積の増大も実質的な集積度の向上を妨げる要因となる。そのため、微細化技術のみに頼ることなく半導体ＩＣの高集積化を図る様々な方法がこれまでに提案され用いられている。
【０００４】
その一つとして、半導体ウェーハの裏面に配線パターンを形成することにより実質的な高密度化を図る方法が知られている（特許文献１参照）。
特許文献１に記載の方法では、半導体素子が形成されている半導体ウェーハの表面を選択的にエッチングし半導体ウェーハの裏面に達する貫通穴を形成する。その後、貫通穴の内部を化学的気相成長法やメッキ法を用いて導電物質で埋め込み、これにより半導体ウェーハの表面から裏面を貫く貫通電極を形成する。続いて、半導体ウェーハの表面と裏面に保護絶縁膜を形成した後、化学的気相成長法や物理的気相成長法等の薄膜形成プロセスにより導電体膜を堆積し選択エッチングプロセスにより配線パターンを形成する。そして、半導体ウェーハの表面と裏面において貫通電極と重なる位置に突起電極を形成し、この突起電極と貫通電極を介して半導体ウェーハ表面に形成された半導体素子と裏面に形成された配線パターンを電気的に接続する。
【０００５】
この構成によれば、半導体ウェーハ表面の配線領域を減らすことができ、また、半導体ウェーハ表面の電極数をも減らすことが可能となる。さらに、半導体ウェーハ裏面の配線パターンを多層化することにより一層の高密度化を図ることができる。
また、複数の半導体チップを積層することにより高密度化を達成する方法が提案されている（特許文献２、３）。
【０００６】
特許文献２では、２個の半導体チップの裏面同士を接着剤を挟んで積層する。そして、下側半導体チップの表面を突起電極を介してパッケージ基板にフェイスダウン実装し、上側半導体チップの表面の突起電極をパッケージ基板にボンディングワイヤで接続し、これにより実装密度を向上させている。
特許文献３に記載された方法では、半導体チップの表面と裏面に他の半導体チップと接続するための突起電極を形成するとともに、表面から裏面を貫通する貫通電極を形成する。そして、各半導体チップの表面と裏面には突起電極と貫通電極との間を接続する配線パターンを設ける。半導体チップを積層する際には、上側半導体チップの裏面に設けた電極を下側半導体チップの表面に設けた電極と重ねるようにしており、これによって上側半導体チップ表面の突起電極は表面の配線パターンと貫通電極、さらに裏面の配線パターンを通って下側半導体チップ表面の電極と電気的に接続されることになる。この方法によれば半導体チップの積層化による高密度化とともに半導体チップ間の信号伝送を貫通電極を通して行うため信号遅延を小さくすることができる。
【０００７】
【特許文献１】
特開平９−９２６７５号公報。
【０００８】
【特許文献２】
特開平３−２５５６５７号公報。
【０００９】
【特許文献３】
特開２００１−１２７２４３号公報。
【００１０】
【発明が解決しようとする課題】
以上のように、半導体ウェーハ裏面に配線領域を設ける方法及び半導体ウェーハの表面と裏面を接続する貫通電極を設ける方法は半導体ＩＣの高密度化に有効であるが、半導体ウェーハ裏面に配線パターンを形成する上で、従来は、半導体ウェーハ表面に素子パターンを形成するために用いられるウェーハプロセス技術をそのまま用いていた。その結果、半導体ＩＣの完成までのウェーハ工程数が裏面に配線パターンを形成する工程数分だけ増加することになり、製造歩留りの低下や製造コストの増大をまねくという問題があった。
【００１１】
また、２個の半導体チップを積層し上側半導体チップの表面の突起電極をパッケージ基板にボンディングワイヤにより接続する方法ではワイヤが長くなるため、上側半導体チップのサイズが下側半導体チップに比べて小さい場合、ワイヤが下側半導体チップと接触し易くなり、また、ワイヤフローによる隣接ワイヤー間での短絡の可能性が大きくなるため半導体ＩＣの信頼性を低下させるという問題があった。
【００１２】
そこで、本発明は製造歩留りの低下や製造コストの増大をまねくことなく半導体ＩＣを高密度化することを目的とする。
【００１３】
【課題を解決するための手段】
上記課題を解決するため、請求項１記載の発明は、表面に電極を含む素子パターンが形成された半導体ウェーハの裏面に半硬化性の絶縁樹脂膜を形成する絶縁樹脂膜形成工程と、電極を含む導体パターンが形成された粘着シートを該絶縁樹脂膜に接着する粘着シート接着工程と、該絶縁樹脂膜に該導体パターンを残して該粘着シートを剥離する粘着シート剥離工程を備えている。これにより、半導体ウェーハ裏面への導体パターンの形成を半導体ウェーハ表面への素子パターンの形成工程とは異なる独立したプロセスで行うことが可能となり、半導体ウェーハの表面と裏面で同じウェーハプロセス技術を用いる場合に比べて製造歩留りや製造コストの点で有利となる。
【００１４】
また、請求項２記載の発明は、請求項１記載の発明において、該粘着シートは支持基板上に粘着剤層と導体パターン層がラミネートされたものからなり、該粘着剤層は紫外線照射あるいは加熱処理により硬化する成分を含んである。これにより、絶縁樹脂膜に導体パターンを残して粘着シートを確実に剥離することができるので、製造歩留りや製造コストの点でより一層有利となる。
【００１５】
また、請求項３記載の発明は、請求項１乃至２のいずれかに記載の発明において、粘着シート接着工程と粘着シート剥離工程を繰り返し行うことにより該半導体ウェーハ裏面に相互に絶縁分離された複数層の導体パターンを形成する。これにより、半導体ウェーハ裏面の配線パターンを多層化することができるため製造歩留りを低下させることなく半導体装置のより一層の高密度化が可能となる。
【００１６】
また、請求項４記載の発明は、請求項１乃至３のいずれかに記載の発明において、該半導体ウェーハの表面から裏面へ貫通する貫通電極を形成する貫通電極形成工程と、該半導体ウェーハ表面の電極と裏面の電極を該貫通電極を介して該導体パターンにより接続する電極接続工程を備えている。これにより、ワイヤ接続に比べて配線長を短くすることが可能となり半導体装置の高速化、高信頼化を達成することができる。
【００１７】
また、請求項５記載の発明は、表面に素子パターン、裏面に導体パターンが形成された複数の半導体チップが積層され、最下層の半導体チップがパッケージ基板にフェイスダウン実装されている半導体装置であって、上層の半導体チップ表面の電極は下層の半導体チップ裏面の導体パターンを介して該パッケージ基板にワイヤ接続されている。これにより、上層の半導体チップからパッケージ基板へ直接ワイヤ接続する場合に比べてワイヤを短くすることができるため、隣接するワイヤ同士あるいはワイヤと半導体チップ間の接触の可能性が少なくなり、半導体装置の信頼性が向上する。
【００１８】
【発明の実施の形態】
図１（ａ）　〜（ｅ）　は本発明による半導体装置の製造方法を説明する工程断面図である。まず、図１（ａ）に示すように、半導体ウェーハ１の表面に通常のウェーハプロセス技術を用いて電極を含む素子パターンを形成し、ついで、この半導体ウェーハ１の裏面に絶縁樹脂膜３を形成する。絶縁樹脂膜３は、エポキシ樹脂、アクリル樹脂、フェノール樹脂等を絶縁樹脂材として用い熱硬化材を含有させて半硬化状態（Ｂステージ状態）とした後シート状に成形しており、これを半導体ウェーハ１の裏面にラミネートする。また、絶縁樹脂材に有機溶剤を加えて液状にした後、半導体ウェーハ１の裏面に均一に塗布し加熱して半硬化状態にしたものを絶縁樹脂膜３として用いることもできる。
【００１９】
ついで、図１（ｂ）　に示すように、表面に電極を含む導体パターン７が形成された粘着シート４を絶縁樹脂膜３に接着させる。粘着シート４は、同図に見られるように、支持基板５上に粘着剤層６と導体パターン７がラミネートされた構造となっている。支持基板５はポリエチレン、ポリプロピレン、ポリスチレン、塩化ビニール等の樹脂をシート状に加工したものが用いられ、粘着剤層６はアクリル系、ゴム系あるいはシリコーン系の接着力が強く且つ紫外線照射や加熱により接着力が消失あるいは低下する材料を用いて形成される。
【００２０】
また、粘着剤層６として、接着力の異なる２種類の粘着剤層を２層に重ねたものを用いることができる。この場合、紫外線照射あるいは加熱により支持基板５側の粘着剤層の接着力が導体パターン７側の粘着剤層の接着力より弱くなるように設定すると、後述する粘着シート剥離工程における作業性を向上させることができる。
【００２１】
なお、粘着シート４を絶縁樹脂膜３に接着する際には、図１（ｂ）　に見られるように、導体パターン７が形成されている面を絶縁樹脂膜３の表面に対向させ且つ半導体ウェーハ１表面の素子パターン２に位置合わせする。
ついで、図１（ｃ）　に示したように、プレス等を用いて導体パターン７が絶縁樹脂膜３内に埋め込まれる程度の圧力を印加し加熱しながら粘着シートを絶縁樹脂膜３に圧着する。
【００２２】
ついで、図１（ｄ）　に示したように、絶縁樹脂膜３の表面に導体パターン７を残して粘着シートを剥離する。粘着シートの剥離は、紫外線照射か加熱あるいはその両方を併用して粘着剤層６の硬化を促進させ接着力を消失あるいは低下させることにより行う。粘着シートを剥離した後、さらに高温で加熱することにより絶縁樹脂膜３を完全に硬化させ、これにより導体パターン７を絶縁樹脂膜３に固定する。
【００２３】
以上述べた半導体ウェーハ裏面への導体パターンの形成は、半導体ウェーハ表面への素子パターンの形成工程とは異なる独立したプロセスで行うことができる。そのため、半導体ウェーハの表面と裏面で同じウェーハプロセス技術を用いる場合と比べて製造歩留りや製造コストの点で有利である。
次に、図１（ｅ）　に示したように、半導体ウェーハ１の表面から裏面へ貫通する貫通電極８を形成する。貫通電極８の形成に際しては、まず、レーザ照射、エッチング、ドリル等の方法を用いて半導体ウェーハ１に貫通穴を形成する。そして、ＣＶＤ法により貫通穴の側面を絶縁膜で被覆し内部に導電物質を埋め込む。導電物質として銅、錫、鉛、銀、金、ビスマス、亜鉛、アルミニウム、チタン、タングステン等の単体金属、あるいはこれらの金属を含む合金、導電ペースト剤を用いる。そして、半導体ウェーハ１の表面と裏面でそれぞれ導体パターン及び素子パターンを貫通電極８と接続する。また、必要に応じて貫通電極８の端部にバンプ等の突起電極を形成する。
【００２４】
上記工程において、図１（ｂ）　〜図１（ｄ）　で説明した工程を繰り返すことにより半導体ウェーハの裏面に複数層の導体パターンを形成することができる。図２は相互に絶縁された３層の導体パターン９、１０、１１を形成し、さらに、貫通電極１２により半導体ウェーハ１の表面と裏面を接続した例を示している。以上のように、導体パターンを多層構造とすることにより、半導体ＩＣをより高密度にすることができる。
【００２５】
また、上述の実施例では半導体ウェーハ裏面に導体パターンを形成した後貫通電極を形成しているが、導体パターンを形成する前に貫通電極を形成することもできる。
次に、以上述べた製造方法を用いて裏面に配線パターンが形成された半導体チップを複数個重ねて実装した半導体装置の構成について述べる。図３は２個の半導体チップ３０、３１を積層してパッケージ基板３２に実装した例を示している。半導体チップ３０の表面には素子パターンが形成され、裏面には前述の方法による導体パターンが形成されている。半導体チップ３０よりサイズの小さな半導体チップ３１は素子パターン及び導体パターンとも従来通り表面に形成されている（半導体チップ３０、３１の表裏面を区別するため、図３では表面側を記号Ａで指示している。以下の実施例においても同様の記号を用いる）。
【００２６】
なお、半導体チップの表面及び裏面に素子パターンや導体パターンを形成する際には、他の半導体チップあるいは外部機器との接続のための電極パターンも同時に形成する。以下の実施例においても同様である。
図３において、半導体チップ３０の表面側がパッケージ基板３２にフェイスダウン方式により実装され、半導体チップ３１は半導体チップ３０の裏面に接着剤を用いて接着されている。半導体チップ３１の表面の電極３３は半導体チップ３０の裏面に形成されている導体パターン３４を経由してパッケージ基板３２にワイヤ３５により接続される。
【００２７】
以上のように、サイズの異なる半導体チップを積層する場合、サイズの大きな半導体チップの裏面の導体パターンを経由してサイズの小さな半導体チップからパッケージ基板へワイヤ接続すれば、上側半導体チップからパッケージ基板へ直接ワイヤ接続する場合に比べてワイヤを短くすることができ、隣接するワイヤ間あるいはワイヤと半導体チップとの接触を防ぐことができるため接続の信頼性を向上させることが可能となる。
【００２８】
図４は４個の半導体チップ４０〜４３がそれぞれ表面を下に向けて積層され、最下層の半導体チップ４０がパッケージ基板４４にフェイスダウン実装された例を示している。半導体チップ４０〜４３はいずれも前述の製造方法によって表面に素子パターン、裏面に導体パターンが形成されており、その間を貫通電極で接続している。貫通電極の形成位置が半導体チップごとに異なっている場合には、裏面の導体パターンを利用して半導体チップ間を接続する。たとえば、半導体チップ４１、４２の積層面では、同図に見られるように、半導体チップ４２の貫通電極４５から半導体チップ４１の裏面の導体パターン４６を介して半導体チップ４１の貫通電極４７に接続される。
【００２９】
以上のように、半導体チップの裏面に形成された導体パターンと貫通電極を介して半導体チップ間及び半導体チップとパッケージ間を電気的に接続することができる。その結果、高密度化とともに配線長を短くすることができるため高速化が可能となる。また、貫通電極の形成位置が異なる半導体チップを自由に組み合わせて積層することができるため、素子パターンの設計の自由度を大きくすることができる。
【００３０】
図５は２個の半導体チップを積層することにより、いわゆるチップサイズパッケージを構成した例を示している。同図において、半導体チップ５０、５１は表面同士を対向させてその電極間を接続する。半導体チップ５０の裏面には導体パターン５２とそれに接続された貫通電極５３が形成されており、半導体チップ５０、５１の表面に形成された素子パターンと接続される。半導体チップ５０の裏面の導体パターン５２には外部回路との接続用電極端子となるハンダボール５４が形成されており、このハンダボール５４を介して半導体チップ５０、５１の表面に形成された素子パターンと外部回路との間で信号の入出力が行われる。
【００３１】
上記構成によれば、半導体チップ５０の裏面に直接外部端子を形成しているため、インターポーザが不要となり材料コストが低減できるとともに半導体ＩＣのより一層の高密度化が可能となる。
図６は２個の半導体チップ６０、６１を積層したチップサイズパッケージの別の例を示している。図５に示した実施例では、半導体チップの裏面に外部端子を設けてインターポーザを不要としてるのに対し、この実施例では半導体チップ６０の表面に外部端子となるハンダボール６４を形成することによりインターポーザを不要としている。半導体チップ６１は半導体チップ６０の裏面に接着されている。本実施例では、半導体チップ６０、６１の素子パターンが半導体チップ６０の厚み分だけ離れているため図５に示した例に比べて、積層した半導体チップ６０、６１間における信号の相互干渉を防ぐ上で有利である。
（付記１）表面に電極を含む素子パターンが形成された半導体ウェーハの裏面に半硬化性の絶縁樹脂膜を形成する絶縁樹脂膜形成工程と、
電極を含む導体パターンが形成された粘着シートを該絶縁樹脂膜に接着する粘着シート接着工程と、
該絶縁樹脂膜に該導体パターンを残して該粘着シートを剥離する粘着シート剥離工程を備えることを特徴とする半導体装置の製造方法。
（付記２）該粘着シートは支持基板上に粘着剤層と導体パターン層がラミネートされたものからなり、該粘着剤層は紫外線照射あるいは加熱処理により硬化する成分を含むことを特徴とする付記１記載の半導体装置の製造方法。
（付記３）粘着シート接着工程と粘着シート剥離工程を繰り返し行うことにより該半導体ウェーハ裏面に相互に絶縁分離された複数層の導体パターンを形成することを特徴とする付記１乃至２のいずれかに記載の半導体装置の製造方法。
（付記４）該半導体ウェーハの表面から裏面へ貫通する貫通電極を形成する貫通電極形成工程と、
該半導体ウェーハ表面の電極と裏面の電極を該貫通電極を介して該導体パターンにより接続する電極接続工程を備えることを特徴とする付記１乃至３のいずれかに記載の半導体装置の製造方法。
（付記５）表面に素子パターン、裏面に導体パターンが形成された複数の半導体チップが積層され、最下層の半導体チップがパッケージ基板にフェイスダウン実装されている半導体装置であって、
上層の半導体チップ表面の電極は下層の半導体チップ裏面の導体パターンを介して該パッケージ基板にワイヤ接続されていることを特徴とする半導体装置。
（付記６）付記１乃至４のいずれかに記載の半導体装置の製造方法によって製造された複数の半導体チップが積層され、最下層の半導体チップがパッケージ基板にフェイスダウン実装された半導体装置であって、
上層の半導体チップ表面の電極は下層の半導体チップ裏面の配線パターンとそれに接続された貫通電極を介して該パッケージ基板の外部端子に接続されていることを特徴とする半導体装置。
（付記７）付記１乃至４のいずれかに記載の半導体装置の製造方法によって製造された複数の半導体チップが積層された半導体装置であって、
最下層の半導体チップの表面又は裏面の電極に外部回路接続用の電極端子が形成されていることを特徴とする半導体装置。
【００３２】
【発明の効果】
以上のように、本発明によれば通常のウェーハプロセスを用いて半導体ウェーハの表面に素子パターンを形成した後、裏面に上記ウェーハプロセスとは異なる独立のプロセスで導体パターンを形成することができるため、裏面に配線パターンを有する半導体ＩＣの製造歩留りの低下や製造コストの上昇を防ぐ上で有益である。
【図面の簡単な説明】
【図１】本発明の実施例を示す工程断面図（その１）
【図２】本発明の実施例を示す工程断面図（その２）
【図３】本発明の実施例を示す半導体装置の断面図（その１）
【図４】本発明の実施例を示す半導体装置の断面図（その２）
【図５】本発明の実施例を示す半導体装置の断面図（その３）
【図６】本発明の実施例を示す半導体装置の断面図（その４）
【符号の説明】
１　半導体ウェーハ
２　素子パターン
３　絶縁樹脂膜
４　粘着シート
５　支持基板
６　粘着剤層
７　導体パターン
８　貫通電極
【図１】
2004128042.tif 000003
【図２】
2004128042.tif 000004
【図３】
2004128042.tif 000005
【図４】
2004128042.tif 000006
【図５】
2004128042.tif 000007
【図６】
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