(57)【要約】【課題】画像処理性能を向上させる。また、システムの高性能化、低消費電力化を可能とする。さらに、動画像表示処理に必要なメモリ量を削減する。【解決手段】メモリインタフェース１０６に画像フォーマット変換機能をもたせ、メモリに格納される一つの画像データをＭＰＵ１０１とディスプレイコントローラ１０４で異なる画像フォーマットとして取り扱えるようにする。これによりディスプレイコントローラ１０４による画像メモリの走査と同時に画像フォーマット変換メモリインタフェース１０６による画像フォーマットの変換が行える様になる。【選択図】  図１
2004163704.tif 000002
【特許請求の範囲】
【請求項１】
ＭＰＵやディスプレイコントローラからのメモリに対するアクセスを授受するためのインタフェースとメモリのリード及びライトを行うためのインタフェースと画像フォーマット変換領域を指示するためのパラメータと変換前画像の格納領域を指示するためのパラメータと画像フォーマット変換機能の有効無効を切り替えるためのパラメータを保持するレジスタブロックと入力アドレスがレジスタブロック内に保持されているパラメータにより指示される画像フォーマット変換領域内のアドレスで画像フォーマット変換機能の有効無効切り替えのパラメータにより指示されるタイプのアクセスであった場合そのアドレスをレジスタブロック内に保持されているパラメータにより指示される変換前画像の格納領域のアドレスに変換したアドレスを出力し、画像フォーマット変換領域外であれば入力アドレスを出力するアドレス変換部とアドレス変換部がアドレスを変換した場合リードデータに含まれる画素データのフォーマットを変換するリードデータ変換部を持つことを特徴とするメモリインタフェース回路。
【請求項２】
請求項１記載のメモリインタフェース回路においてアドレス変換部がアドレスを変換した場合ライトデータに含まれる画素データのフォーマットを変換するライトデータ変換部を設けたことを特徴とするメモリインタフェース。
【請求項３】
画像を表示する表示装置と画像処理を行うＭＰＵと画像を格納するためのメモリとメモリに格納された画像を走査し表示装置に表示させるディスプレイコントローラとＭＰＵとディスプレイコントローラによるメモリ上の画像データに対するアクセス時に画像フォーマットを変換する機能を持つ前記メモリインタフェースからなる画像処理装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は複数の画像フォーマットを処理し画像を表示する装置に関し、特にディスプレイコントローラの解釈できる画像フォーマットと画像処理を行う画像フォーマットが異なり表示を行うためには画像フォーマットの変換の必要となるシステムにおいて、各画像フォーマットの画像を効率よく格納し利用するためのメモリインタフェース及び画像表示装置に関する。
【０００２】
【従来の技術】
既存の画像表示装置は図３に示す様な構成をしており、ＭＰＵ（マイクロプロセッサユニット）１０１が画像データに種々の処理を施しメモリ１０３中の画像表示領域に格納し、ディスプレイコントローラ１０４がメモリ１０３に格納された画像を読み出しＣＲＴ（カソードレイチューブ）やＬＣＤ（リキッドクリスタルディスプレイ）等の表示装置１０５に表示する。ＭＰＵ１０１が処理する画像はネットワークインタフェース、ハードディスクドライブ、カメラ、キーボード、マウス等の入出力装置１０２から入力されメモリ１０３に格納される。
【０００３】
メモリ１０３は図４に示す様、ＲＧＢ画像格納領域２０１をもちＭＰＵは表示を行いたい画像をこの領域に格納する。ディスプレイコントローラ１０４はこのメモリ１０３のＲＧＢ画像格納領域２０１に格納されている画像を走査し表示装置１０５に表示する。
【０００４】
この様な画像処理装置でＭＰＵ１０１が画像処理を行いつつ画像を表示する場合、例えば動画像を表示する場合、画像をメモリ１０３のＲＧＢ画像格納領域２０１へ書き込む処理にかかるメモリバス及びＭＰＵ処理時間占有が画像処理速度を低下させる要因となる。
【０００５】
動画像データのフォーマットは人間の目の特性を有効に利用するためＲＧＢフォーマットではなくＹＵＶフォーマットをよく利用する。また、画像中の物体は連続して動く場合が多いた前フレームとの差分で画像を表し画像データの削減を図っている。この様な動画像データを再生表示するには、図５に示す様、メモリ１０３上に少なくとも２面のＹＵＶ画像格納領域が必要である。メモリ１０３上にＲＧＢ画像格納領域外第一ＹＵＶ画像格納領域５０１とＲＧＢ画像格納領域外第二ＹＵＶ画像格納領域５０２を確保し、ＭＰＵ１０１がＲＧＢ画像格納領域２０１内のＲＧＢ動画像格納領域に動画を表示する画像処理手順は次の様になる。１−１．第一フレームのＹＵＶ画像をＲＧＢ画像格納領域外第一ＹＵＶ画像格納領域５０１に格納する。
１−２．ＲＧＢ画像格納領域外第一ＹＵＶ画像格納領域５０１に格納されたＹＵＶ画像をＲＧＢフォーマットに変換しＲＧＢ動画像格納領域５０３に格納する。１−３．ＲＧＢ画像格納領域外第一ＹＵＶ画像格納領域５０１に格納されたＹＵＶ画像と差分画像データより次フレームＹＵＶ画像を生成し、ＲＧＢ画像格納領域外第二ＹＵＶ画像格納領域５０２に格納する。
１−４．ＲＧＢ画像格納領域外第二ＹＵＶ画像格納領域５０２に格納されたＹＵＶ画像をＲＧＢフォーマットに変換しＲＧＢ動画像格納領域５０３に格納する。１−５．さらにＲＧＢ画像格納領域外第二ＹＵＶ画像格納領域５０２に格納されたＹＵＶ画像と差分画像データより次フレームＹＵＶ画像を生成し、ＲＧＢ画像格納領域外第一ＹＵＶ画像格納領域５０１に格納する。
１−６．１−２から１−５の処理を繰り返す。
【０００６】
上記処理をＭＰＵ１０１が行うのと平行して、ディスプレイコントローラ１０４がＲＧＢ画像格納領域２０１を走査しているので動画の各フレームの画像が表示装置１０５に映し出される。
【０００７】
下記する特許文献１に記載のビットマップ表示システムでは、ＭＰＵ１０１がメモリ１０３に画像データを書き込み時にＲＧＢ画素データのビット数を拡張し実メモリに書き込む仕組みを提供している。これにより多くの画素をＲＧＢ画像格納領域２０１に一度に書き込めるようにして画像書き込み速度を向上し、処理０．処理０．のＲＧＢ動画像格納領域５０３にＲＧＢ画像を書き込むことにかかるＭＰＵ処理負荷及びバス占有率を低減している。
【０００８】
【特許文献１】
特開平５−１４３０５６号公報
【０００９】
【発明が解決しようとする課題】
画像表示装置においてディスプレイコントローラ１０４の解釈できる画像フォーマットとＭＰＵ１０１により画像処理を行う画像フォーマットが異なるシステムでは表示を行うために処理１−２、処理１−４の様な画像フォーマットの変換が必要となる。これはＭＰＵ１０１によって次の一連の操作を繰り返し行われることになる。  （１）メモリから画像処理用の画像フォーマットのデータを読み込む。  （２）  （１）で読み込んだデータをディスプレイコントローラ１０４用の画像フォーマットに変換する。  （３）  （２）で変換したデータをメモリに書き込む。これらの操作は大量のメモリリード及びライトアクセスを発生し、ＭＰＵ１０１の多くの処理時間を占有してしまう。このため、十分なバスの帯域とＭＰＵ１０１の処理時間を画像処理に使用することが出来ず画像処理能力を低下させる要因となる。
【００１０】
また、フォーマットが異なる同一画像がメモリ内の２箇所に格納されることになり多くのメモリを消費してしまう。
【００１１】
【課題を解決するための手段】
本発明は上記課題を解決するため図１に示す様にメモリ１０３とＭＰＵ１０１及びメモリ１０３とディスプレイコントローラ１０４の間に画像フォーマット変換メモリインタフェース１０６を設ける。画像フォーマット変換メモリインタフェース１０６は図２に示す様にＲＧＢ画像格納領域２０１内にＹＵＶ画像格納領域２０２を持つことを可能にするため、ディスプレイコントローラ１０４からＹＵＶ画像格納領域２０２のアドレスに対するリード要求があるとき、メモリ１０３からＹＵＶ画像画素データをリードし、そのデータをＲＧＢ画素データに変換してディスプレイコントローラ１０４にわたす。また、ディスプレイコントローラ１０４からＹＵＶ画像格納領域２０２外のＲＧＢ画像格納領域２０１に対するリード要求があった場合は従来どおりメモリ１０３からＲＧＢ画像画素データをリードし、そのデータをディスプレイコントローラ１０４にわたす。この様な制御を行うと画像フォーマット変換メモリインタフェースからは常にＲＧＢデータをわたされるため、ＲＧＢ画像格納領域２０１内にＹＵＶ画像格納領域２０２があったとしても、ディスプレイコントローラ１０４は従来どおりの動作でＹＵＶ画像格納領域２０２に格納されたＹＵＶ画像を表示することが出来る。また、ＭＰＵ１０１からのメモリ１０３に対するアクセス要求時には画像フォーマット変換動作をせず、ＲＧＢ画像格納領域２０１内に確保した第一ＹＵＶ画像格納領域２０２に対するアクセスでもＲＧＢ画像格納領域２０１外に確保した第二ＹＵＶ画像格納領域２０３に対するアクセスでも従来どおりＹＵＶ画像として取り扱うことが出来る。
【００１２】
このとき動画を表示するＭＰＵ１０１の画像処理手順は次の様になる。
２−１．第一フレームのＹＵＶ画像を第一ＹＵＶ画像格納領域２０２に格納する。
２−２．画像フォーマット変換メモリインタフェース１０６にディスプレイコントローラ１０４から第一ＹＵＶ画像格納領域２０２に対するＲＧＢ画素データのリードアクセスがあると第一ＹＵＶ画像格納領域２０２に格納されているＹＵＶ画像の画素データをリードしＲＧＢ画素データに変換しわたす様設定する。
２−３．第一ＹＵＶ画像格納領域２０２に格納されたＹＵＶ画像と差分画像データより次フレームＹＵＶ画像を生成し、第二ＹＵＶ画像格納領域２０３に格納する。
２−４．画像フォーマット変換メモリインタフェース１０６にディスプレイコントローラ１０４から第一ＹＵＶ画像格納領域２０２に対するＲＧＢ画素データのリードアクセスがあると第二ＹＵＶ画像格納領域２０３に格納されているＹＵＶ画像の画素データをリードしＲＧＢ画素データに変換しわたす様設定する。
２−５．さらに第二ＹＵＶ画像格納領域２０３に格納されたＹＵＶ画像と差分画像データより次フレームＹＵＶ画像を生成し、第一ＹＵＶ画像格納領域２０２に格納する。
２−６．２−２から２−５の処理を繰り返す。
【００１３】
上記処理をＭＰＵ１０１が行うのと平行してディスプレイコントローラ１０４がＲＧＢ画像格納領域２０１を走査しており、その走査位置がＹＵＶ画像格納領域２０２に入ると画像フォーマット変換メモリインタフェース１０６がＹＵＶ画像画素データをＲＧＢ画素データに変換する。これにより、ＹＵＶ画像格納領域２０２の位置の動画像を表示装置１０５に映すことが出来る。
【００１４】
本発明の装置における処理は従来の処理１−２、処理１−４の画像フォーマット変換処理が処理２−２、処理２−４の画像フォーマット変換メモリインタフェース１０６の画像フォーマット変換画像格納領域設定に変わりＭＰＵ１０１の画像フォーマット変換処理にかかる負荷大幅に軽減される。また、画像フォーマット変換処理にかかるメモリ１０３のリード及びライトが無くなり画像フォーマット変換処理のためにバス帯域が圧迫されることが無くなる。
【００１５】
さらに、画像フォーマット変換のためにＲＧＢ画像格納領域２０１内にＲＧＢ動画像格納領域５０３を確保する必要が無くなり、動画像表示処理に必要なメモリ量を削減できる。
【００１６】
【発明の実施の形態】
本発明の画像フォーマット変換メモリインタフェースの実施形態を図６から図１２を用いて説明する。
【００１７】
図６は画像フォーマット変換メモリインタフェースのブロック図でありその構成を示している。６０１は入力チップセレクトでありＭＰＵ１０１又はディスプレイコントローラ１０４による画像フォーマット変換メモリインタフェース１０６かメモリ１０３に対するアクセスの有無を示す。６０２は入力ライトイネーブルでありＭＰＵ１０１からのアクセスがライトであるかどうかを示す。６０３は入力リードイネーブルでありディスプレイコントローラ１０４からのリードアクセスのタイミングを示す。６０４は入力アドレスでありＭＰＵ１０１又はディスプレイコントローラ１０４から入力される。６０５はライトデータでありＭＰＵ１０１から供給される。６０６は出力リードデータでありＭＰＵ１０１又はディスプレイコントローラ１０４に供給する。６０７は画像フォーマット変換領域指示を保持するレジスタブロックでありＭＰＵ１０１によりリード・ライト可能である。６０８はアドレス変換部でありＭＰＵ１０１、ディスプレイコントローラ１０４から供給されるアドレスがレジスタブロック６０７により指示される画像フォーマット変換領域にあるかどうかを判定し、画像フォーマット変換領域に対するアクセスであれば画像変換用のアドレスを生成しメモリ１０３に供給する。６０９はメモリ１０３に対する出力チップセレクト、６１０はメモリ１０３に対する出力ライトイネーブル、６１１はメモリ１０３に対する出力リードイネーブルであり、６１２は出力アドレスでありメモリ１０３に供給される。６１３はメモリ選択信号でＭＰＵ１０１又はディスプレイコントローラ１０４によるアクセスがメモリ１０３に対するものであるがどうかを示す信号である。６１４は輝度選択信号であり画像フォーマット変換時に輝度画素データにアクセスしていることを示す。６１５はフォーマット変換指示信号でありアドレス変換部６０８が入力信号６０１から６０４とレジスタ６０７の内容より画像フォーマットを変換するかどうかを判定した結果を示している。６１６はメモリ１０３から供給される入力リードデータである。６１７はアドレス変換部６０８の指示に従いＹＵＶ画素データをＲＧＢ画素データに変換するリードデータ変換部である。６１８はレジスタリードデータであり、ＭＰＵ１０１によるレジスタリードを可能とするためレジスタブロック６０７からリードデータ変換部６１７に供給されている。
【００１８】
レジスタブロック６０７は図７に示すレジスタをもつ。
【００１９】
７０１は表示データ  スタート  アドレス  レジスタでありＲＧＢ画像格納領域２０１に格納する画像の左上角画素データの格納されているアドレスを示す。７０２は表示データ  ライン  アドレス  オフセットレジスタでありＲＧＢ画像の各画素データとその上下にある画素データ間のアドレスの差を示す。７０１，７０２の２つのレジスタによりアドレス変換部６０８はＲＧＢ画像格納領域２０１を認識する。７０３は変換領域  スタート  アドレス  レジスタであり画像フォーマット変換領域の左上角画素データのアドレスを示す。７０４は変換領域幅レジスタであり変換領域の幅を示す。７０５は変換領域高レジスタであり変換領域の高さを示す。７０３，７０４，７０５の３つのレジスタによりアドレス変換部６０８は画像フォーマットの変換を行う領域を認識する。７０６は輝度データ  スタート  アドレス  レジスタでありＹＵＶ画像の輝度画像格納領域の左上角画素データ格納アドレスを示す。７０７は輝度データ  ライン  アドレス  オフセット  レジスタでありＹＵＶ画像の各輝度画素データとその上下にある画素データ間のアドレスの差を示す。７０８は色差データ  スタート  アドレス  レジスタでありＹＵＶ画像の色差画像格納領域の左上角画素データ格納アドレスを示す。７０９は色差データ  ライン  アドレス  オフセット  レジスタでありＹＵＶ画像の各色差画素データとその上下にある画素データ間のアドレスの差を示す。これら７０６，７０７，７０８，７０９の４つのレジスタでアドレス変換部６０８は画像フォーマットの変換を行うＹＵＶ画像を認識できる。７１０は変換制御レジスタであり画像フォーマット変換動作を行うモードを示す。
【００２０】
各レジスタはＭＰＵ１０１により６０１，６０２，６０３の制御信号、６０４のアドレスおよび６０５のライトデータ信号を利用しライトされる。また、ＭＰＵ１０１による各レジスタのリードは６０１，６０２，６０３の制御信号および６０４のアドレスで制御されリードデータは６１８のレジスタリードデータに出力される。このときアドレス変換部６０８は入力アドレス６０４がレジスタアドレスであることを判定しメモリ選択信号６１３を非選択とし現在発生しているリードアクセスがレジスタに対するものであることをリードデータ変換部６１７に通知する。リードデータ変換部６１７はメモリ選択信号６１３により現在発生しているリードアクセスがレジスタに対するものであることを認識しレジスタリードデータ６１８のデータを出力リードデータ６０６に出力し、その値をＭＰＵ１０１に与える。
【００２１】
図８は７０１，７０２の２つのレジスタにより認識される１６ｂｉｔＲＧＢパックトピクセル画像フォーマットを示している。各画素は８０１に示すように１６ｂｉｔで構成され、赤成分データＲｘｙ  ５ｂｉｔを画素データＰｘｙのｂｉｔ１５からｂｉｔ１１に格納し、緑成分データ  Ｇｘｙ  ６ｂｉｔを画素データ  Ｐｘｙ  の  ｂｉｔ１０からｂｉｔ５に格納し、青成分データ  Ｂｘｙ  ５ｂｉｔ  を画素データ  Ｐｘｙ  の  ｂｉｔ４からｂｉｔ０  に格納する。左上角の画素データＰ００は表示データ  スタート  アドレス  レジスタ７０１の示すアドレスに格納される。横に隣り合う画素は連続するアドレスに格納され、Ｐ００の右隣の画素データＰ０１はＰ００のアドレスに２加えたアドレスに格納される。さらに画素データＰ０１の右隣の画素データＰ０２はＰ０１の格納されているアドレスに２加えたアドレスに格納される。画素Ｐ００の下の画素データＰ１０はＰ００のアドレスに表示データ  ライン  アドレス  オフセット  レジスタ７０２に格納された値を加えたアドレスに格納される。この様に表示データ  スタート  アドレス  レジスタ７０１に格納されたアドレスを起点に２ずつ加算すると１画素ずつ右の画素のアドレスを求めることが出来、表示データ  ライン  アドレス  レジスタに格納された値を加算するたびに１画素ずつ下の画素のアドレスを求めることが出来る。
【００２２】
図９は７０３，７０４，７０５の３つのレジスタにより認識される画像フォーマット変換領域を示している。９０１は画像フォーマット変換領域である。この画像フォーマット変換領域９０１の左上角画素Ｃ００のアドレスは変換領域  スタート  アドレス  レジスタ７０３によって決められ、幅は変換領域幅レジスタ７０４に格納された画素数、高さは変換領域高レジスタ７０５に格納去されている画素数によって決まる。この画像フォーマット変換領域９０１内の画素データのアドレスＡは次の数式  １、数式  ２を満たす。
（数式  １）
（（（Ａ−ＣＡＳＡＲ）／２）％  ＤＬＡＯＲ）＜ＣＡＷＲ
％は剰余算を表す。
【００２３】
ＤＬＡＯＲは表示データ  ライン  アドレス  オフセット  レジスタ７０２に格納されている値を表す。
【００２４】
ＣＡＳＡＲは変換領域  スタート  アドレス  レジスタ７０３に格納されている値を表す。
【００２５】
ＣＡＷＲは変換領域幅レジスタ７０４に格納されている値を表す。
（数式  ２）
（（（Ａ−ＣＡＳＡＲ）／２）／ＤＬＡＯＲ）＜ＣＡＨＲ
／は整数除算を表す。
【００２６】
ＤＬＡＯＲは表示データ  ライン  アドレス  オフセット  レジスタ７０２に格納されている値を表す。
【００２７】
ＣＡＳＡＲは変換領域  スタート  アドレス  レジスタ７０３に格納されている値を表す。
【００２８】
ＣＡＷＲは変換領域高レジスタ７０５に格納されている値を表す。
【００２９】
図１０は７０６，７０７の２つのレジスタにより認識される８ｂｉｔ輝度画像フォーマットを示している。各画素は１００１に示すように８ｂｉｔで構成され輝度成分が８ｂｉｔに量子化され格納される。左上角の輝度画素ｙ００は輝度データ  スタート  アドレス  レジスタ７０６の示すアドレスに格納される。横に隣り合う画素は連続するアドレスに格納され、ｙ００の右隣の輝度画素ｙ０１はｙ００のアドレスに１加えたアドレスに格納される。さらに輝度画素データｙ０１の右隣の輝度画素データｙ０２はｙ０１の格納されているアドレスに１加えたアドレスに格納される。輝度画素ｙ００の下の輝度画素データｙ１０はｙ００のアドレスに輝度データ  ライン  アドレス  オフセット  レジスタ７０７に格納された値を加えたアドレスに格納される。この様に輝度データ  スタート  アドレス  レジスタ７０６に格納されたアドレスを起点に１ずつ加算すると１画素ずつ右の輝度画素データのアドレスを求めることが出来、輝度データ  ライン  アドレス  オフセット  レジスタ７０７に格納された値を加算するたびに１画素ずつ下の輝度画素データのアドレスを求めることが出来る。
【００３０】
図１１は７０８，７０９の２つのレジスタにより認識される１６ｂｉｔ色差画像フォーマットを示している。各画素は１１０１に示すように１６ｂｉｔで構成され、色差Ｃｂ成分データをｂｉｔ１５からｂｉｔ８に格納し、色差Ｃｒ成分データをｂｉｔ７からｂｉｔ０に格納する。左上角の色差画素データｃ００は色差データ  スタート  アドレス  レジスタ７０８の示すアドレスに格納される。横に隣り合う画素は連続するアドレスに格納され、ｃ００の右隣の色差画素データｃ０１はｃ００のアドレスに２を加えたアドレスに格納される。さらに色差画素データｃ０１の右隣の色差画素データｃ０２はｃ０１の格納されているアドレスに２を加えたアドレスに格納される。色差画素データｃ００の下の色差画素データｃ１０はｃ００のアドレスに色差データ  ライン  アドレス  オフセット  レジスタ７０９に格納された値を加えたアドレスに格納される。この様に色差データ  スタート  アドレス  レジスタ７０８に格納されたアドレスを起点に２ずつ加算すると１画素ずつ右の色差画素データのアドレスを求めることが出来、色差データ  ライン  アドレス  オフセット  レジスタ７０９に格納された値を加算するたびに１画素ずつ下の色差画素データのアドレスを求めることが出来る。
【００３１】
色差画素データの画素数は人間の視覚が色差に対しあまり敏感でないため幅１／２、高さ１／２で１／４の数とする。各色差画素データは幅２画素、高さ２画素の４画素分の輝度画素データに対応付けられる。例えばｃ００はｙ００，ｙ０１，ｙ１０，ｙ１１の４画素に対応する。
【００３２】
アドレス変換部６０８はＭＰＵ１０１またはディスプレイコントローラ１０４から入力される制御信号６０１，６０２，６０３とアドレス６０４を受け、そのアドレス６０４がレジスタブロック６０７のアドレスを示している場合、メモリ１０３に対する制御信号６０９，６１０，６１１を非活性状態にしメモリ選択信号６１３を非選択としてレジスタブロック６０７に対するアクセスを有効にする。入力アドレス６０４が示すアドレスがメモリ１０３のアドレスを示している場合は、入力信号６０１，６０２，６０３，６０４とレジスタブロック６０７のレジスタの内容を比較参照し、メモリ１０３とリードデータ変換部６１７の制御を行う。
【００３３】
入力アドレス６０４がメモリ１０３を示し変換制御レジスタ７１０が無変換を指示している場合、アドレス変換部６０８は入力制御信号６０１，６０２，６０３と入力アドレス６０４の値を変換せず出力制御信号６０９，６１０，６１１と出力アドレス６１２に伝え、フォーマット変換指示信号６１４を無変換としてリードデータ変換部６１７にリードデータの変換を行わない様指示する。
【００３４】
ＭＰＵ１０１からの入力アドレス６０４がメモリ１０３を指し変換制御レジスタ７１０がＭＰＵアクセス時の変換を指示している場合、又はディスプレイコントローラ１０４からの入力アドレス６０４がメモリ１０３を指し変換制御レジスタ７１０がディスプレイコントローラアクセス時の変換を指示している場合アドレス変換部はレジスタブロック６０７のレジスタを参照し次の様な制御を行う。ライトアクセスの場合は入力制御信号６０１，６０２，６０３と入力アドレス６０４の値を変換せず出力制御信号６０９，６１０，６１１と出力アドレス６１２に伝え、通常のライト制御を行う。
【００３５】
リードアクセスの場合はまず、入力アドレス６０４の示すアドレスＡが画像フォーマット変換領域９０１に入っているかどうかの判定を行う。これはレジスタ７０２，７０３，７０４，７０５の値を参照し数式  １、数式  ２の２式を満足するかどうかで判定する。
【００３６】
数式  １、数式  ２どちらかでも満足されない場合、入力アドレス６０４の示すアドレスＡは画像フォーマット変換領域９０１から外れていると判定でき、アドレス変換部６０８は入力制御信号６０１，６０２，６０３と入力アドレス６０４の値を変換せず出力制御信号６０９，６１０，６１１と出力アドレス６１２に伝え、フォーマット変換指示信号６１４を無変換としてリードデータ変換部６１７にリードデータの変換を行わない様指示する。数式  １、数式  ２共に満足する場合、入力アドレス６０４の示すアドレスＡは画像フォーマット変換領域９０１に入っていると判定できアドレス変換部６０８は画像フォーマット変換のためアドレス変換を行い、フォーマット変換指示信号６１５を活性化させてリードデータ変換部に画像フォーマット変換の指示をする。
【００３７】
数式  ３の値が偶数の時は数式  ４により対応輝度画素及びその右隣の輝度画素の格納されているアドレスを算出し出力アドレス６１２に出力する。これにより１６ｂｉｔで２画素分の輝度データのリードを行っていることをリードデータ変換部に通知するため輝度選択信号６１４を活性化する。
【００３８】
数式３の値が奇数の時は数式  ５により対応色差画素データの格納されているアドレスを算出し出力する。
（数式  ３）
（（（Ａ−ＣＡＳＡＲ）／２）％  ＤＬＡＯＲ）
ＤＬＡＯＲは表示データ  ライン  アドレス  オフセット  レジスタ７０２に格納されている値を表す。
【００３９】
ＣＡＳＡＲは変換領域  スタート  アドレス  レジスタ７０３に格納されている値を表す。
（数式  ４）
ＩＤＳＡＲ＋（（（Ａ−ＣＡＳＡＲ）／２）／ＤＬＡＯＲ）×ＩＤＬＡＯＲ＋（（（Ａ−ＣＡＳＡＲ）／２）％  ＤＬＡＯＲ）
ＤＬＡＯＲは表示データ  ライン  アドレス  オフセット  レジスタ７０２に格納されている値を表す。
【００４０】
ＣＡＳＡＲは変換領域  スタート  アドレス  レジスタ７０３に格納されている値を表す。
【００４１】
ＩＤＳＡＲは輝度データ  スタート  アドレス  レジスタ７０６に格納されている値を表す。
【００４２】
ＩＤＬＡＯＲは輝度データ  ライン  アドレス  オフセット  レジスタ７０７に格納されている値を表す。
（数式  ５）
ＣＤＳＡＲ＋（（（Ａ−２−ＣＡＳＡＲ）／２）／ＤＬＡＯＲ）／２×ＣＤＬＡＯＲ＋（（（Ａ−２−ＣＡＳＡＲ）／２）％  ＤＬＡＯＲ）
ＤＬＡＯＲは表示データ  ライン  アドレス  オフセット  レジスタ７０２に格納されている値を表す。
【００４３】
ＣＡＳＡＲは変換領域  スタート  アドレス  レジスタ７０３に格納されている値を表す。
【００４４】
ＣＤＳＡＲは色差データ  スタート  アドレス  レジスタ７０８に格納されている値を表す。
【００４５】
ＣＤＬＡＯＲは色差データ  ライン  アドレス  オフセット  レジスタ７０９に格納されている値を表す。
【００４６】
この様にアドレス変換部６０８はＲＧＢ画素２画素分のリードを２画素分の輝度プレーン画素及び色差プレーン画素のリードに変換する。
【００４７】
このときリードデータ変換部６１７はアドレス変換部６０８の制御によって２画素分の輝度画素及び色差データを受け取り、これを２画素分のＲＧＢ画素データに変換する。正規化、量子化の方法にもよるがＹＵＶ−ＲＧＢ変換は数式  ６に従い行う。
（数式  ６）
Ｒ＝Ｙ                      ＋１．４０２Ｃｒ
Ｇ＝Ｙ‐０．３４４Ｃｂ‐０．７１４Ｃｒ
Ｂ＝Ｙ‐１．７７２Ｃｂ
図１２はリードデータ変換部ブロック図である。１２０１は上位リードデータ第一バッファでありメモリ１０３からのリードデータの上位８ｂｉｔを格納する。１２０２は下位リードデータ第一バッファでありメモリ１０３からのリードデータの下位８ｂｉｔを格納する。１２０３は上位リードデータ第二バッファであり１回前のメモリ１０３からのリードデータの上位８ｂｉｔを格納する。１２０４は下位リードデータ第二バッファであり１回前のメモリ１０３からのリードデータの下位８ｂｉｔを格納する。１２０５は下位リードデータ第三バッファであり２回前のメモリ１０３からのリードデータの下位８ｂｉｔを格納する。１２０６は制御信号第一バッファでありアドレス変換部６０８による制御信号６１３，６１４，６１５を格納する。１２０７は制御信号第二バッファであり１回前のリード時のアドレス変換部６０８による制御信号６１３，６１４，６１５を格納する。１２０８はデータ変換演算部であり制御信号第二バッファに格納された１回前のリード時の制御信号６１３，６１４，６１５に従いリードデータの変換を行う。１２０９はリードデータ出力バッファでありデータ変換演算部の演算結果を格納し出力リードデータ６０６にその値を出力する。
【００４８】
制御信号第二バッファ１２０７に格納された１回前のリード時のメモリ選択信号６１３が活性化されていない場合、データ変換演算部はレジスタリードデータ６１８の値を出力リードデータ６０６に出力する。制御信号第二バッファ１２０７に格納された１回前のリード時のメモリ選択信号６１３が活性化されている場合は１回前のリード時のフォーマット変換指示信号が活性化されているかどうかでデータの変換を行うかどうかを判定する。
【００４９】
１回前のリード時のフォーマット変換指示信号６１５が活性化されていない場合、データ変換演算部は上位リードデータ第二バッファ１２０３と下位リードデータ第二バッファ１２０４に格納されているデータをリードデータ出力バッファ１２０９に出力する。１回前のリード時のフォーマット変換指示信号６１５が活性化されている場合は制御信号第二バッファ１２０７に格納された１回前のリード時の輝度選択信号６１４に従いデータ変換を行うデータを選択し数式  ６でＹＵＶからＲＧＢへ色空間の変換を行う。
【００５０】
制御信号第二バッファ１２０７に格納された１回前のリード時の輝度選択信号６１４が活性化されている場合、データ変換演算部１２０８は横に連続する２画素の左側画素の輝度Ｙ、色差Ｃｂ、色差Ｃｒデータがそれぞれ１２０３，１２０１，１２０２に格納されていると判断し数式  ６に従い左側画素のＲＧＢデータを算出しリードデータ出力バッファ１２０９へ出力する。制御信号第二バッファ１２０７に格納された１回前のリード時の輝度選択信号６１４が活性化されていない場合、データ変換演算部１２０８は横に連続する２画素の右側画素の輝度Ｙ、色差Ｃｂ、色差Ｃｒデータがそれぞれ１２０５，１２０３，１２０４に格納されていると判断し数式  ６に従い右側画素のＲＧＢデータを算出しリードデータ出力バッファ１２０９へ出力する。
【００５１】
この様に画像フォーマット変換メモリインタフェース１０６はレジスタブロック６０７、アドレス変換部６０８、リードデータ変換部を協調して動作させることにより輝度、色差の２プレーン画像をＲＧＢビットマップ画像としてリード可能としている。これにより画像フォーマット変換処理をディスプレイコントローラ１０４によるメモリ１０３のＲＧＢ画像格納領域２０１の走査と同時に行えるようなり画像フォーマット変換のためにメモリ１０３のリード・ライトを行う必要が無くなり画像フォーマット変換の変換のために使用していたバスの帯域を画像処理に使用可能となり画像処理性能を向上させることが出来る。また画像フォーマット変換のためにＭＰＵ１０１を使用する必要が無くなりＭＰＵ１０１の処理負荷が軽くなりシステムの高性能化、低消費電力化が可能となる。
【００５２】
これまでリード時の画像フォーマット変換方法について述べてきたが、図１７に示す様にライトデータ変換部１７０１を入力ライトデータ６０５の先に挿入しライトデータ変換部が処理したデータをメモリ１０３に供給するように構成することによりライト時でも画像フォーマットの変換が可能となる。この様に構成すると入出力装置１０５に接続されたカメラから転送されるＹＵＶデータをＲＧＢビットマップ画像としてメモリ１０３に格納することなどが可能となる。
【００５３】
本発明の画像フォーマット変換メモリインタフェースの適用方法としては図１３に示す様にメモリチップに画像フォーマット変換メモリインタフェースを持たせる方法がある。この１３０１のチップの様に画像フォーマット変換メモリインタフェースをメモリと一体化させることによりメモリアクセスのレイテンシを小さく抑えることが出来システム性能の向上が期待できる。また、図１４に示すように画像フォーマット変換メモリインタフェースをディスプレイコントローラと一体化させれば画像処理に適した表示コントローラ１４０１を作ることが出来る。図１５の様にＭＰＵに画像フォーマット変換メモリインタフェースを持たせれば複数のメモリを使用する場合でも画像フォーマット変換メモリインタフェースを持つ必要が無く、ＭＰＵの論理規模に対し画像フォーマット変換メモリインタフェースの論理規模は小さいと考えられるので１５０１低コストな画像処理システムを構成するのに有効なチップとなると考えられる。図１６に示すように画像フォーマット変換メモリインタフェース単体をチップとしても良い。このチップ１６０１は既存システムに対し容易に画像フォーマット変換メモリインタフェースの機能を付加可能とする。
【００５４】
【発明の効果】
本発明の画像フォーマット変換メモリインタフェース１０６は輝度、色差の２プレーン画像をＲＧＢビットマップ画像としてリード可能としている。これにより画像フォーマット変換処理をディスプレイコントローラ１０４によるメモリ１０３のＲＧＢ画像格納領域２０１の走査と同時に行えるようなり画像フォーマット変換のためにメモリ１０３のリード・ライトを行う必要が無くなるので画像フォーマット変換の変換のために使用していたバスの帯域を画像処理に使用可能となり画像処理性能を向上させることが出来る。また、画像フォーマット変換のためにＭＰＵ１０１を使用する必要が無くなりＭＰＵ１０１の処理負荷が軽くなりシステムの高性能化、低消費電力化が可能となる。
【００５５】
さらに、画像フォーマット変換のためにＲＧＢ画像格納領域２０１内にＲＧＢ動画像格納領域５０３を確保する必要が無くなり、動画像表示処理に必要なメモリ量を削減できる。
【図面の簡単な説明】
【図１】画像フォーマット変換メモリインタフェースを持つ画像表示装置ブロック図。
【図２】画像フォーマット変換メモリインタフェースから見たメモリの画像格納イメージ図。
【図３】画像表示装置ブロック図。
【図４】メモリの画像格納イメージ図。
【図５】動画表示時におけるメモリの画像格納イメージ図。
【図６】画像フォーマット変換メモリインタフェースブロック図。
【図７】画像フォーマット変換メモリインタフェース内レジスタ図。
【図８】１６ｂｉｔＲＧＢパックトピクセル画像フォーマット図。
【図９】画像フォーマット変換領域図。
【図１０】８ｂｉｔ輝度画像フォーマット図。
【図１１】１６ｂｉｔ色差画像フォーマット図。
【図１２】リードデータ変換部ブロック図。
【図１３】画像フォーマット変換メモリインタフェースを持つメモリチップを使用した画像表示装置ブロック図。
【図１４】画像フォーマット変換メモリインタフェースを持つディスプレイコントローラを使用した画像表示装置ブロック図。
【図１５】画像フォーマット変換メモリインタフェースを持つＭＰＵを使用した画像表示装置ブロック図。
【図１６】画像フォーマット変換メモリインタフェースを持つバスブリッジチップを使用した画像表示装置ブロック図。
【図１７】ライトデータ変換部を持つ画像フォーマット変換メモリインタフェースを持つ画像表示装置ブロック図。
【符号の説明】
１０１…マイクロプロッセッサユニット、１０２…入出力装置、１０３…メモリ、１０４…ディスプレイコントローラ、１０５…表示装置、１０６…画像フォーマット変換メモリインタフェース、２０１…ＲＧＢ画像格納領域、２０２…第一ＹＵＶ画像格納領域、２０３…第二ＹＵＶ画像格納領域、５０１…ＲＧＢ画像格納領域外第一ＹＵＶ画像格納領域、５０２…ＲＧＢ画像格納領域外第二ＹＵＶ画像格納領域、５０３…ＲＧＢ動画像格納領域、６０１…入力チップセレクト、６０２…入力ライトイネーブル、６０３…入力リードイネーブル、６０４…入力アドレス、６０５…入力ライトデータ、６０６…出力リードデータ、６０７…レジスタブロック、６０８…アドレス変換部、６０９…出力チップセレクト、６１０…出力ライトイネーブル、６１１…出力リードイネーブル、６１２…出力アドレス、６１３…メモリ選択信号、６１４…輝度選択信号、６１５…フォーマット変換指示信号、６１６…入力リードデータ、６１７…リードデータ変換部、６１８…レジスタリードデータ、７０１…表示データ  スタート  アドレス  レジスタ、７０２…表示データ  ライン  アドレス  オフセット  レジスタ、７０３…変換領域  スタート  アドレス  レジスタ、７０４…変換領域幅レジスタ、７０５…変換領域高レジスタ、７０６…輝度データ  スタート  アドレス  レジスタ、７０７…輝度データ  ライン  アドレス  オフセット  レジスタ、７０８…色差データ  スタート  アドレス  レジスタ、７０９…色差データ  ライン  アドレス  オフセット  レジスタ、７１０…変換制御レジスタ、８０１…１６ｂｉｔＲＧＢ画素フォーマット、９０１…画像フォーマット変換領域、１００１…８ｂｉｔ輝度画素フォーマット、１１０１…１６ｂｉｔ色差画素フォーマット、１２０１…上位リードデータ第一バッファ、１２０２…下位リードデータ第一バッファ、１２０３…上位リードデータ第二バッファ、１２０４…下位リードデータ第二バッファ、１２０５…下位リードデータ第三バッファ、１２０６…制御信号第一バッファ、１２０７…制御信号第二バッファ、１２０８…データ変換演算部、１２０９…リードデータ出力バッファ、１３０１…画像フォーマット変換メモリインタフェースを持つメモリチップ、１４０１…画像フォーマット変換メモリインタフェースを持つディスプレイコントローラ、１５０１…画像フォーマット変換メモリインタフェースを持つＭＰＵ、１６０１…画像フォーマット変換メモリインタフェースを持つバスブリッジ、１７０１…ライトデータ変換部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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