(57)【要約】【課題】回路が形成されない無駄な領域の作成を排除して、面積や消費電力を削減することができる半導体集積回路を得ることを目的とする。【解決手段】ロジック回路３，４が入出力するデータを保持するメモリ５をロジックセルで構成し、そのメモリ５をロジック領域１に配置するように構成した。これにより、回路が形成されない無駄な領域の作成を排除して、面積や消費電力を削減することができる。また、ハードマクロセルを用いる場合よりもメモリの設計期間を短縮することができる。【選択図】        図１
2004327483.tif 000002
【特許請求の範囲】
【請求項１】
ロジックセルにより構成されたロジック回路が配置されるロジック領域と、ハードマクロセルが配置されるハードマクロセル領域とから構成された半導体集積回路において、上記ロジック回路が入出力するデータを保持するメモリをロジックセルで構成し、そのメモリを上記ロジック領域に配置したことを特徴とする半導体集積回路。
【請求項２】
リードライト信号から制御信号を生成する制御信号生成手段と、上記制御信号生成手段により生成された制御信号がデータの書き込みを指示する場合、ロジック回路から出力されたデータを保持し、その制御信号がデータの読み込みを指示する場合、保持しているデータを出力するデータ保持手段とからメモリを構成したことを特徴とする請求項１記載の半導体集積回路。
【請求項３】
複数のビットから構成されたデータを保持する場合、制御信号生成手段が当該データのビット数分の制御信号を生成するとともに、そのビット数分のデータ保持手段を用意し、複数のデータ保持手段から出力されたデータの中から、アドレス信号に対応するデータを選択して出力する選択手段を設けたことを特徴とする請求項２記載の半導体集積回路。
【請求項４】
マルチプレクサを用いて選択手段を構成したことを特徴とする請求項３記載の半導体集積回路。
【請求項５】
３ステートバッファを用いて選択手段を構成したことを特徴とする請求項３記載の半導体集積回路。
【請求項６】
ハードマクロセルを用いてデータ保持手段を構成したことを特徴とする請求項３記載の半導体集積回路。
【請求項７】
データ保持手段は、複数のポートのうち何れか１つのポートからデータを読み込んで保持することを特徴とする請求項３記載の半導体集積回路。
【請求項８】
データ保持手段は、保持しているデータを複数のポートに出力することを特徴とする請求項３記載の半導体集積回路。
【請求項９】
半導体集積回路に搭載するメモリのパラメータを定義するパラメータ定義手段と、上記パラメータ定義手段により定義されたパラメータからメモリのネットリストを作成するメモリネットリスト作成手段と、上記メモリ以外のロジック部分のネットリストと上記メモリネットリスト作成手段により作成されたネットリスト間の論理最適化処理を実施して、上記半導体集積回路のネットリストを作成する最適化手段とを備えた回路設計装置。
【請求項１０】
最適化手段により作成された半導体集積回路のネットリストをシステム検証してメモリの使用領域を調査し、そのメモリの不使用領域を削除する領域削除手段を設けたことを特徴とする請求項９記載の回路設計装置。
【請求項１１】
複数ビットのレジスタを複数個配列してレジスタバンクを設計するレジスタバンク設計手段と、上記レジスタバンク設計手段により設計されたレジスタバンクをアレイ状に配置してレジスタバンクアレイを設計するバンクアレイ設計手段と、上記バンクアレイ設計手段により設計されたレジスタバンクアレイから不要なレジスタバンクを削除、あるいは、不足のレジスタバンクを追加するバンク調整手段とを備えた回路設計装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、メモリを搭載している半導体集積回路と、その半導体集積回路の回路設計を行う回路設計装置とに関するものである。
【０００２】
【従来の技術】
従来の半導体集積回路は、ロジックセルにより構成されたロジック回路については一般的にロジック領域に配置される。
しかし、ロジック回路が入出力するデータを保持するメモリは、レイアウト構造や回路構成が決まっているハードマクロであるため、ハードマクロセル領域に配置される。
したがって、メモリがロジック回路の近傍に配置されるとは限らず、ロジック回路とメモリ間の配線が長くなる場合がある。このように配線が長くなると、メモリには長い配線に対応可能な駆動能力を準備する必要がある。
【０００３】
また、半導体集積回路に搭載されるメモリの容量が小規模の場合に、メモリをハードマクロで構成すると、レイアウト構造や回路構成が決まっているため、そのメモリに対応するアドレスデコーダやＩＯバッファの領域が相対的に大きくなり、また、回路が形成されない領域（メモリの容量が大規模であれば、メモリが配置される領域）の割合が大きくなる。したがって、メモリの容量当りの面積は、容量が小さくなるほど増加する。
【０００４】
なお、所望容量のメモリの形状がメモリ配置希望エリアの形状に適合しない場合、そのメモリを分割して形状を小さくすることにより、分割後の複数のメモリをメモリ配置希望エリアに配置する方法が以下の特許文献１に開示されているが、そのメモリをロジックセルで構成するものではなく、ハードマクロで構成している。
【０００５】
【特許文献１】
特開２００１−３４５３８４号公報（第６頁から第７頁、図２）
【０００６】
【発明が解決しようとする課題】
従来の半導体集積回路は以上のように構成されているので、ロジック回路とメモリ間の配線が長くなり、面積や消費電力が増大してしまう課題があった。また、容量が小規模のメモリを搭載する場合、回路が形成されない領域の割合が大きくなる課題もあった。
さらに、メモリをハードマクロで構成する場合、回路設計が難しいため、多くの時間と人手を必要とする課題もあった。
【０００７】
この発明は上記のような課題を解決するためになされたもので、回路が形成されない無駄な領域の作成を排除して、面積や消費電力を削減することができる半導体集積回路を得ることを目的とする。
また、この発明は、設計期間を短縮することができる半導体集積回路及び回路設計装置を得ることを目的とする。
【０００８】
【課題を解決するための手段】
この発明に係る半導体集積回路は、ロジック回路が入出力するデータを保持するメモリをロジックセルで構成し、そのメモリをロジック領域に配置するようにしたものである。
【０００９】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態１．
図１はこの発明の実施の形態１による半導体集積回路のレイアウトを示す配置図であり、図において、ロジック回路３，４はロジックセルにより構成され、半導体集積回路のロジック領域１に配置されている。ロジック回路３，４が入出力するデータを保持するメモリ５はロジックセルにより構成され、半導体集積回路のロジック領域１に配置されている。なお、ロジック回路３，４及びメモリ５は、相互に回路が独立していてもよいし、相互に一部の回路が重なり合っていてもよい。
なお、半導体集積回路のハードマクロセル領域２には、各種のハードマクロセルが配置されている。
【００１０】
図２はこの発明の実施の形態１による半導体集積回路のメモリ５を示す回路図であり、図において、制御信号生成部１１はインバータ１１ａ及びＡＮＤゲート１１ｂ〜１１ｅから構成され、リードライト信号ＷＥ，アドレス信号Ａ及びクロックＴから制御信号Ｓ１，Ｓ２を生成する制御信号生成手段を構成している。
データ保持部１２は１ビットのフリップフロップ１２ａ，１２ｂから構成され、制御信号生成部１１により生成された制御信号Ｓ１がデータの書き込みを指示する場合（Ｓ１＝クロックＴ）、ロジック回路３から出力されたデータＤ［０：１］を保持し、その制御信号Ｓ１がデータの書き込みを禁止する場合（Ｓ１＝“Ｌ”）、ロジック回路３から出力されたデータＤ［０：１］の書き込みを受け付けず、保持しているデータの読み込みのみを受け付ける。
【００１１】
データ保持部１３は１ビットのフリップフロップ１３ａ，１３ｂから構成され、制御信号生成部１１により生成された制御信号Ｓ２がデータの書き込みを指示する場合（Ｓ２＝クロックＴ）、ロジック回路３から出力されたデータＤ［０：１］を保持し、その制御信号Ｓ２がデータの書き込みを禁止する場合（Ｓ２＝“Ｌ”）、ロジック回路３から出力されたデータＤ［０：１］の書き込みを受け付けず、保持しているデータの読み込みのみを受け付ける。なお、データ保持部１２，１３はデータ保持手段を構成している。
【００１２】
マルチプレクサ１４はアドレス信号Ａの論理がＬレベルであれば、フリップフロップ１２ａから出力されたデータＱ［０］を選択してロジック回路４に出力し、アドレス信号Ａの論理がＨレベルであれば、フリップフロップ１３ａから出力されたデータＱ［０］を選択してロジック回路４に出力する。マルチプレクサ１５はアドレス信号Ａの論理がＬレベルであれば、フリップフロップ１２ｂから出力されたデータＱ［１］を選択してロジック回路４に出力し、アドレス信号Ａの論理がＨレベルであれば、フリップフロップ１３ｂから出力されたデータＱ［１］を選択してロジック回路４に出力する。なお、マルチプレクサ１４，１５は選択手段を構成している。
【００１３】
次に動作について説明する。
図２の例では、２ワード×２ビットのシングルポートのメモリ５を構成しているが、メモリ５は、インバータ，ＡＮＤゲート，フリップフロップ，マルチプレクサなどの標準のロジックセルから構成され、ロジック領域１におけるロジック回路３，４の近傍に配置されている。したがって、ロジック回路３，４とメモリ５間の配線は短いものとなる。
【００１４】
ここで、図２のメモリの動作を簡単に説明する。
まず、メモリ５がロジック回路３から出力されたデータＤ［０：１］を書き込む書込モードでは、Ｈレベルのリードライト信号ＷＥが制御信号生成部１１に入力される。
そして、Ｌレベルのアドレス信号Ａが制御信号生成部１１に入力されると、制御信号生成部１１のインバータ１１ａがＨレベルのアドレス信号Ｒ０をＡＮＤゲート１１ｂの入力端子に与え、ＡＮＤゲート１１ｃの入力端子にはＬレベルのアドレス信号Ｒ１が与えられる。
【００１５】
これにより、制御信号生成部１１のＡＮＤゲート１１ｃの出力信号がＬレベルになるため、ＡＮＤゲート１１ｅがフリップフロップ１３ａ，１３ｂに出力する制御信号Ｓ２もＬレベルになり、フリップフロップ１３ａ，１３ｂにデータＤ［０：１］が書き込まれることはない。
しかし、制御信号生成部１１のＡＮＤゲート１１ｂの出力信号はＨレベルになるため、ＡＮＤゲート１１ｄはクロックＴがＨレベルになると、Ｈレベルの制御信号Ｓ１をフリップフロップ１２ａ，１２ｂに出力する。即ち、ＡＮＤゲート１１ｄはクロックＴをそのままフリップフロップ１２ａ，１２ｂに出力する。
データ保持部１２のフリップフロップ１２ａは、制御信号生成部１１のＡＮＤゲート１１ｄからＨレベルの制御信号Ｓ１を受けると、ロジック回路３から出力されたデータＤ［０］を読み込んで保持し、フリップフロップ１２ｂは、制御信号生成部１１のＡＮＤゲート１１ｄからＨレベルの制御信号Ｓ１を受けると、ロジック回路３から出力されたデータＤ［１］を読み込んで保持する。
【００１６】
次に、Ｈレベルのアドレス信号Ａが制御信号生成部１１に入力された場合、制御信号生成部１１のインバータ１１ａがＬレベルのアドレス信号Ｒ０をＡＮＤゲート１１ｂの入力端子に与え、ＡＮＤゲート１１ｃの入力端子にはＨレベルのアドレス信号Ｒ１が与えられる。
これにより、制御信号生成部１１のＡＮＤゲート１１ｂの出力信号がＬレベルになるため、ＡＮＤゲート１１ｄがフリップフロップ１２ａ，１２ｂに出力する制御信号Ｓ１もＬレベルになり、フリップフロップ１２ａ，１２ｂにデータＤ［０：１］が書き込まれることはない。
しかし、制御信号生成部１１のＡＮＤゲート１１ｃの出力信号はＨレベルになるため、ＡＮＤゲート１１ｅはクロックＴがＨレベルになると、Ｈレベルの制御信号Ｓ２をフリップフロップ１３ａ，１３ｂに出力する。即ち、ＡＮＤゲート１１ｅはクロックＴをそのままフリップフロップ１３ａ，１３ｂに出力する。
【００１７】
データ保持部１３のフリップフロップ１３ａは、制御信号生成部１１のＡＮＤゲート１１ｅからＨレベルの制御信号Ｓ２を受けると、ロジック回路３から出力されたデータＤ［０］を読み込んで保持し、フリップフロップ１３ｂは、制御信号生成部１１のＡＮＤゲート１１ｅからＨレベルの制御信号Ｓ２を受けると、ロジック回路３から出力されたデータＤ［１］を読み込んで保持する。
【００１８】
一方、メモリ５が保持しているデータＤ［０：１］を読み込む読込モード（データ保持部１２，１３に対するデータの書き込みを禁止するモード）では、Ｌレベルのリードライト信号ＷＥが制御信号生成部１１に入力される。これにより、制御信号生成部１１からは、アドレス信号Ａ及びクロックＴの論理に関わらず、Ｌレベルの制御信号Ｓ１，Ｓ２が出力される。
したがって、データ保持部１２のフリップフロップ１２ａ，１２ｂにはデータＤ［０：１］が書き込まれることはなく、また、データ保持部１３のフリップフロップ１３ａ，１３ｂにはデータＤ［０：１］が書き込まれることはない。
【００１９】
そして、Ｌレベルのアドレス信号Ａが制御信号生成部１１に入力されると、制御信号生成部１１のインバータ１１ａがＨレベルのアドレス信号Ｒ０をマルチプレクサ１４，１５に出力するので、マルチプレクサ１４は、フリップフロップ１２ａに保持されているデータ、即ち、データＱ［０］を選択してロジック回路４に出力する。
また、マルチプレクサ１５は、フリップフロップ１３ａに保持されているデータ、即ち、データＱ［１］を選択してロジック回路４に出力する。
【００２０】
次に、Ｈレベルのアドレス信号Ａが制御信号生成部１１に入力されると、制御信号生成部１１のインバータ１１ａがＬレベルのアドレス信号Ｒ０をマルチプレクサ１４，１５に出力するので、マルチプレクサ１４は、フリップフロップ１２ｂに保持されているデータ、即ち、データＱ［１］を選択してロジック回路４に出力する。
また、マルチプレクサ１５は、フリップフロップ１３ｂに保持されているデータ、即ち、データＱ［１］を選択してロジック回路４に出力する。
【００２１】
以上で明らかなように、この実施の形態１によれば、ロジック回路３，４が入出力するデータを保持するメモリ５をロジックセルで構成し、そのメモリ５をロジック領域１に配置するように構成したので、回路が形成されない無駄な領域の作成を排除して、面積や消費電力を削減することができる効果を奏する。また、ハードマクロセルを用いる場合よりもメモリ５の設計期間を短縮することができる効果を奏する。
【００２２】
また、この実施の形態１によれば、リードライト信号ＷＥから制御信号Ｓ１，Ｓ２を生成する制御信号生成部１１と、その制御信号生成部１１により生成された制御信号Ｓ１，Ｓ２がデータの書き込みを指示する場合、ロジック回路３から出力されたデータを保持し、その制御信号Ｓ１，Ｓ２がデータの書き込みを禁止する場合、保持しているデータの読み込みのみを受け付けるデータ保持部１２，１３と、データ保持部１２，１３に保持されているデータの中から、アドレス信号Ａに対応するデータを選択してロジック回路４に出力するマルチプレクサ１４，１５とからメモリ５を構成したので、即ち、インバータ，ＡＮＤゲート，フリップフロップ，マルチプレクサなどの標準のロジックセルからメモリ５を構成したので、ロジック回路３，４と同じロジック領域１に配置可能なメモリ５を簡単に構築することができる効果を奏する。
【００２３】
実施の形態２．
上記実施の形態１では、マルチプレクサ１４，１５がアドレス信号Ａに対応するデータを選択してロジック回路４に出力するものについて示したが、図３に示すように、マルチプレクサ１４，１５の代わりに、３ステートバッファ１６，１７を用いて選択手段を構成してもよい。
このように、３ステートバッファ１６，１７を用いる場合、マルチプレクサ１４，１５を用いる場合よりも回路規模を小さくすることができるので、特に、データの総ビット数が多い場合には、回路規模の削減効果が顕著に表れる。
【００２４】
実施の形態３．
上記実施の形態１では、フリップフロップ１２ａ，１２ｂ，１３ａ，１３ｂを用いてデータ保持部１２，１３を構成するものについて示したが、図４に示すように、Ｄ−ラッチ１２ｃ，１２ｄ，１３ｃ，１３ｄを用いてデータ保持部１２，１３を構成してもよい。
ただし、この場合、Ｄ−ラッチ１２ｃ，１２ｄ，１３ｃ，１３ｄと逆相のクロックＴで動作する１ビットのＤ−ラッチ１１ｆ，１１ｇと２ビットのＤ−ラッチ１８を設ける必要がある。
このように、Ｄ−ラッチ１２ｃ，１２ｄ，１３ｃ，１３ｄを用いてデータ保持部１２，１３を構成する場合、フリップフロップ１２ａ，１２ｂ，１３ａ，１３ｂを用いる場合よりも、データ保持部１２，１３の回路規模を半分程度に減らすことができるため、特に、メモリ５の総ビット数が入力信号数よりも多い場合には、回路規模の削減効果が顕著に表れる。
【００２５】
実施の形態４．
上記実施の形態３では、マルチプレクサ１４，１５がアドレス信号Ａに対応するデータを選択してロジック回路４に出力するものについて示したが、図５に示すように、マルチプレクサ１４，１５の代わりに、３ステートバッファ１６，１７を用いて選択手段を構成してもよい。
このように、３ステートバッファ１６，１７を用いる場合、マルチプレクサ１４，１５を用いる場合よりも回路規模を小さくすることができるので、特に、データの総ビット数が多い場合には、回路規模の削減効果が顕著に表れる。
【００２６】
実施の形態５．
図６はこの発明の実施の形態５による半導体集積回路のメモリ５を示す回路図であり、図６では１６ワード×１ビットのシングルポートのメモリ５を示している。
図において、Ｄ−ラッチ２１〜３６はロジック回路３から出力されたデータＤ［０］を保持する一方、保持しているデータを３ステートバッファ４１〜５６に出力する。３ステートバッファ４１〜５６はＤ−ラッチ２１〜３６のＱ端子に接続され、下位アドレス［１：０］のデコード信号ＬＡ［０］〜ＬＡ［３］がＨレベルになると、Ｄ−ラッチ２１〜３６から出力されたデータをＣＬ［０］〜ＣＬ［３］としてＡＮＤゲート６３〜６６に出力する。なお、Ｄ−ラッチ２１〜３６及び３ステートバッファ４１〜５６からデータ保持手段が構成されているが、図６ではＤ−ラッチ２１〜３６のＤ端子及びＴ端子に接続される回路は省略している（図２〜図５を参照）。
【００２７】
２ビットのデコーダ６１は下位アドレス［１：０］からデコード信号ＬＡ［０］〜ＬＡ［３］を生成し、２ビットのデコーダ６２は上位アドレス［３：２］からデコード信号ＵＡ［０］〜ＵＡ［３］を生成する。
ＡＮＤゲート６３〜６６はデコード信号ＵＡ［０］〜ＵＡ［３］と３ステートバッファ４１〜５６から出力されたＣＬ［０］〜ＣＬ［３］の論理積をＯＲゲート６７に出力する。ＯＲゲート６７はＡＮＤゲート６３〜６６の論理結果の論理和をデータＱ［０］としてロジック回路４に出力する。なお、ＡＮＤゲート６３〜６６及びＯＲゲート６７から選択手段が構成されている。
【００２８】
次に動作について説明する。
ロジック回路３から出力される１６ワードのデータ（０ワード目〜１５ワード目のデータ）うち、例えば、１ワード目のデータＤ［０］をメモリ５に書き込む場合、そのデータＤ［０］をＤ−ラッチ２５のＤ端子に与えるとともに、上記実施の形態１と同様にして、Ｈレベルのリードライト信号ＷＥを図示せぬ制御信号生成部１１に入力すれば、そのデータＤ［０］がＤ−ラッチ２５に保持される。因みに、０ワード目のデータＤ［０］をメモリ５に書き込む場合、そのデータＤ［０］はＤ−ラッチ２１のＤ端子に与えられ、２ワード目のデータＤ［０］をメモリ５に書き込む場合、そのデータＤ［０］はＤ−ラッチ２９のＤ端子に与えられ、４ワード目のデータＤ［０］をメモリ５に書き込む場合、そのデータＤ［０］はＤ−ラッチ２２のＤ端子に与えられる。
【００２９】
一方、１ワード目のデータをメモリ５から読み込む場合、１ワード目を示す下位アドレス［１：０］が２ビットのデコーダ６１に入力され、１ワード目を示す上位アドレス［３：２］が２ビットのデコーダ６２に入力される。
これにより、デコーダ６１は、ＬＡ［０］＝Ｌ、ＬＡ［１］＝Ｈ、ＬＡ［０］＝Ｌ、ＬＡ［０］＝Ｌのデコード信号を生成し、デコーダ６２は、ＵＡ［０］＝Ｈ、ＵＡ［１］＝Ｌ、ＵＡ［０］＝Ｌ、ＵＡ［０］＝Ｌのデコード信号を生成する。
したがって、Ｄ−ラッチ２５のＱ端子に接続されている３ステートバッファ４５には、Ｈレベルのデコード信号ＬＡ［１］が与えられるので、Ｄ−ラッチ２５のＱ端子から出力されるデータをＣＬ［０］として、ＡＮＤゲート６３に出力する。
【００３０】
ＡＮＤゲート６３は、３ステートバッファ４５からデータＣＬ［０］を受けると同時、デコーダ６２からＨレベルのデコード信号ＵＡ［０］を受けるので、そのデータＣＬ［０］をそのままＯＲゲート６７に出力する。
ＡＮＤゲート６３以外のＡＮＤゲート６４〜６６は、デコーダ６２からＬレベルのデコード信号ＵＡ［１］〜ＵＡ［３］を受けるので、Ｌレベルの信号をＯＲゲート６７に出力する。
ＯＲゲート６７は、ＡＮＤゲート６３からデータＣＬ［０］を受け、ＡＮＤゲート６４〜６６からＬレベルの信号を受けると、そのデータＣＬ［０］をＱ［０］としてロジック回路４に出力する。
【００３１】
この実施の形態５によれば、Ｄ−ラッチ，３ステートバッファ，ＡＮＤゲート，ＯＲゲートなどの標準のロジックセルからメモリ５を構成したので、上記実施の形態１と同様に、ロジック回路３，４と同じロジック領域１に配置可能なメモリ５を簡単に構築することができる効果を奏する。
また、１６ワードのデータに適用するに際して、３ステートバッファ４１〜５６に出力データ線が４分割されるので、３ステートバッファ４１〜５６の駆動能力を削減して回路規模を小さくすることができる効果を奏する。
【００３２】
実施の形態６．
上記実施の形態５では、ＡＮＤゲート６３〜６６とＯＲゲート６７から選択手段を構成するものについて示したが、図７に示すように、３ステートバッファ６８〜７１を用いて選択手段を構成するようにしてもよい。
このように、３ステートバッファ６８〜７１を用いて選択手段を構成すれば、ＡＮＤゲート６３〜６６とＯＲゲート６７を用いる上記実施の形態５よりも更に回路規模を削減することができる効果を奏する。
【００３３】
実施の形態７．
上記実施の形態５では、Ｄ−ラッチと３ステートバッファからデータ保持手段を構成するものについて示したが、図８に示すように、Ｄ−ラッチ（またはフリップフロップ）と３ステートバッファをハードマクロ化し、ハードマクロセルを用いてデータ保持手段を構成してもよい。
標準的なデータ保持手段は、ハードマクロセルを用いても設計の困難さはなく、ロジックセルを使用するよりもハードマクロセルを使用する方が回路規模を削減することができるので、標準的なデータ保持手段を数多く配列してメモリ５を構成する場合には、設計期間の長期化を招くことなく、メモリ５全体の回路規模を削減することができる効果を奏する。
【００３４】
実施の形態８．
上記実施の形態７は、Ｄ−ラッチと３ステートバッファをハードマクロ化し、ハードマクロセルを用いてデータ保持手段を構成するものについて示したが、図９に示すように、ハードマクロセルであるデータ格納部１２ｅ，出力制御部１２ｆ及び反転出力制御部１２ｇからデータ保持部１２を構成してもよい。ただし、データ格納部１２ｅが図８のＤ−ラッチに相当し、出力制御部１２ｆが図８の３ステートバッファ（ただし、反転付の３ステートバッファ）に相当し、反転出力制御部１２ｇが図７の３ステートバッファ（ただし、反転付の３ステートバッファ）に相当する。
【００３５】
即ち、データ読込モードになると、データ格納部１２ｅが保持しているデータを出力制御部１２ｆに出力し、出力制御部１２ｆが当該データの反転値ＱＣを反転出力制御部１２ｇに出力する。そして、反転出力制御部１２ｇは反転値ＱＣを更に反転してデータＱを出力する。
なお、データ読込モード以外のときは、出力制御部１２ｆがハイインピーダンス値をＱＣとして出力する。
これにより、回路規模を削減することができる効果を奏する。
【００３６】
実施の形態９．
図１０はこの発明の実施の形態９によるメモリ５のデータ保持手段を示す回路図であり、図において、入力制御部８１はクロックＴ１に同期してデータＤＩ１を取り込んで、そのデータＤＩ１をデータ保持部８３に出力する。入力制御部８２はクロックＴ２に同期してデータＤＩ２を取り込んで、そのデータＤＩ２をデータ保持部８３に出力する。なお、入力制御部８１，８２及びデータ保持部８３からデータ保持手段が構成されている。
【００３７】
入力制御部８１は、図１１に示すように、例えば、ＴＧから構成され、クロックＴ１がＨレベルのときだけ（図１２（ａ）を参照）、データＤＩ１をデータ保持部８３に出力する。
また、入力制御部８２は、図１１に示すように、例えば、ＴＧから構成され、クロックＴ２がＨレベルのときだけ（図１２（ａ）を参照）、データＤＩ２をデータ保持部８３に出力する。
ただし、クロックＴ１がＨレベルのときはクロックＴ２がＬレベル、クロックＴ２がＨレベルのときはクロックＴ１がＬレベルになるように制御するものとする。
なお、図１２のクロック制御回路は、入力制御部８１，８２に内蔵されていてもよいし、入力制御部８１，８２の外部に設けられていてもよい。
【００３８】
データ保持部８３は、図１１に示すように、例えば、ＴＧ８３ａとインバータ８３ｂ，８３ｃ，８３ｄから構成され、入力制御部８１又は入力制御部８２からデータが出力されているときはＴＧ８３ａが閉じ、入力制御部８１及び入力制御部８２の何れからもデータが出力されていないときはＴＧ８３ａが開くので（図１２（ｂ）を参照）、データＤＩ１，ＤＩ２を保持することができる。
これにより、入力ポートが２ポート存在する場合には、何れか１つの入力ポートからデータを読み込んで保持することができる。
また、入力制御部８１，８２及びデータ保持部８３をハードマクロセルから構成することにより、回路規模を削減することができる。
なお、データ保持部８３を図１３に示すようにレシオ回路にすれば、更に回路規模を削減することができる。
【００３９】
実施の形態１０．
上記実施の形態９では、入力制御部８１，８２及びデータ保持部８３に入力するクロックのクロック制御回路が図１２であるものについて示したが、クロック制御回路を図１４のように構成してもよい。
図１４のクロック制御回路を用いる場合、データ保持部８３に対するデータＤＩ２の書き込みは、クロックＴ１がＬレベルになったときのみ行われるので、クロックＴ１，Ｔ２が共にＨレベルになることによる書込エラーを確実に回避することができる。
【００４０】
実施の形態１１．
上記実施の形態９では、ＴＧ８３ａとインバータ８３ｂ，８３ｃ，８３ｄからデータ保持部８３を構成するものについて示したが、図１５に示すように、さらに、インバータ８３ｅを追加するようにしてもよい。
これにより、データ保持部８３が保持しているデータを複数のポートに出力することができるので、複数の出力ポートをメモリ５に設ける場合には、データ保持部８３の個数を減らして、回路規模を削減することができる効果を奏する。
【００４１】
実施の形態１２．
上記実施の形態１１では、データ保持部８３が保持しているデータを複数のポートに出力するものについて示したが、図１６に示すように、データ保持部８３の後段に３ステートバッファ８４，８５を接続するようにしてもよい。
また、図１７に示すように、データ保持部８３をレシオ回路を用いて構成するとともに、入力制御部８１，８２を３ステートバッファを用いて構成すれば、更に回路規模を削減することができる効果を奏する。
【００４２】
実施の形態１３．
上記実施の形態９では、ＴＧ８３ａとインバータ８３ｂ〜８３ｅからデータ保持部８３を構成するものについて示したが、図１８に示すように、データ保持部８３をＮＯＲゲート８３ｆ，８３ｇのクロスカップリングで構成し、入力制御部８１，８２をＡＮＤゲート８１ａ，８１ｂ，８２ａ，８２ｂで構成してもよく、上記実施の形態９と同様の効果を奏することができる。
なお、この実施の形態１３によれば、一般的な論理ゲートのみで２ポートのデータ保持部８３を構成することができる。
【００４３】
実施の形態１４．
上記実施の形態９では、入力制御部８１，８２及びデータ保持部８３に入力するクロックのクロック制御回路が図１２であるものについて示したが、クロック制御回路を図１９のように構成してもよい。
即ち、リードライト信号ＷＥがＬレベルになる書込モード時に限り、入力制御部８１，８２がデータＤＩ１，ＤＩ２をデータ保持部８３に与えるようにしてもよい。
これにより、リードライト信号ＷＥにより書き込みが制御されるので、クロックＴ１，Ｔ２はフリーランクロックであってもよく、クロックＴ１，Ｔ２の設計の容易化を図ることができる。
【００４４】
実施の形態１５．
上記実施の形態１１〜１３では、２ポートのメモリ５のデータ保持手段について示したが、２ポートのメモリ５のデータ保持手段（以下、ＤＰＬという）をハードマクロで構成するとともに、その他の周辺回路（例えば、アドレスデコーダ（ＤＥＣ）、出力選択部（ＳＥＬ））を一般的なロジックゲートで構成し、これらを図２０のように配線すれば、ソフトマクロのデュアルポートのＳＲＡＭを構築することができる。
これにより、ロジック領域１の中にデュアルポートメモリを構築することができるので、面積や消費電力を削減することができる効果を奏する。
【００４５】
なお、図２０では、出力選択部ＳＥＬの具体的な構成を示していないが、図２１に示すように、レシオラッチ型のレベル保持回路で構成すれば、万が一、データＤ１，Ｄ２，Ｄ３の制御タイミングに狂いが生じて、出力選択部ＳＥＬの出力側Ｑがハイインピーダンスとなっても、出力側Ｑの受側ドライバに流れる貫通電流を削減することができる。したがって、低消費電力化を実現することができる効果を奏する。
【００４６】
また、レシオラッチ型のレベル保持回路に保持されているデータを高い駆動能力でＱの出力配線に出力するドライバ９１を設けるようにしてもよい（図２２を参照）。これにより、Ｑの出力配線が分割されるので、配線容量やゲート容量のような負荷容量が削減されるため、データの伝播速度が向上する。なお、ドライバ９１の代わりに、３ステートバッファを用いてもよい。この場合、面積を削減することができる。
また、Ｑの出力配線にドライバ９１を設ける代わりに、図２３に示す位置にドライバ９１を設けてもよい。この場合、データの伝播速度を高めることができる効果を奏する。
【００４７】
実施の形態１６．
図２４は図２０のデュアルポートのＳＲＡＭ（以下、ＲＢという）を複数配置して、同期型のデュアルポートメモリ（２ＲＷ）を構成したものである。
ＲＢの前段には入力ラッチ１０１〜１１０が配置され、特に、入力ラッチ１０１にラッチされたポート１のアドレスがデコーダ１１１及びＲＢ１のＡ１端子に入力される。このため、ポート１の上位アドレスがデコーダ１１１によりデコードされ、ポート１の下位アドレスがＲＢ１内のデコーダによりデコードされる。また、入力ラッチ１０６にラッチされたポート２のアドレスがデコーダ１１２及びＲＢ２のＡ２端子に入力される。このため、ポート２の上位アドレスがデコーダ１１２によりデコードされ、ポート２の下位アドレスがＲＢ２内のデコーダによりデコードされる。
【００４８】
そして、デコーダ１１１は、ポート１の上位アドレスをデコードしてセレクト信号ＲＥ１をＲＢ１，２及び二次選択回路１１３に出力し、デコーダ１１２は、ポート２の上位アドレスをデコードしてセレクト信号ＲＥ２をＲＢ１，２及び二次選択回路１１４に出力する。
各ＲＢから出力されたデータＱは、二次選択回路１１３，１１４により選択され、出力ラッチ１１５，１１６を経て出力される。
これにより、ロジック領域１の中に同期型のデュアルポートメモリを構築することができるので、面積や消費電力を削減することができる効果を奏する。
【００４９】
実施の形態１７．
図２５はデュアルポートのＳＲＡＭを示すものである。図２０と比較して、ビットマスク信号ＢＷ１，ＢＷ２とアドレスデコーダの出力信号との論理積を求めるＡＤＮゲートがＤＰＬの前段に接続されている点で相違している。
このようなＡＤＮゲートが接続されることにより、アドレスデコーダの出力信号により選択されても、ビットマスク信号ＢＷ１，ＢＷ２がＬレベルになると、非選択の状態になり、対応するビットの書き込みができなくなる。
したがって、ビット毎の書込制御を実現することができる効果を奏する。
図２６は図２５のデュアルポートのＳＲＡＭ（以下、ＲＢという）を複数配置して、同期型のデュアルポートメモリ（２ＲＷ）を構成したものである。
図２４と比較して、ビットマスク信号ＢＷ１，ＢＷ２をラッチしてＲＢのライト制御端子ＢＷに出力する入力ラッチ１１７，１１８が付加されている点で相違している。
【００５０】
実施の形態１８．
図２７はｍワード×ｎビットのシングルポートのメモリ５（例えば、２ワード×２ビットのシングルポートのメモリであれば、図２のメモリ）がアレイ状に配置されたＳＲＡＭを示すものである。ただし、メモリ５にはセット端子とリセット端子を付加し、そのセット端子又はリセット端子の何れかの端子にリセット信号ＲＳを接続し、他方の端子を非アクティブ論理に固定している。
これにより、外部からリセット信号ＲＳを供給することにより、図２７のＳＲＡＭの初期化プログラムを実現することができる。よって、メモリ５をハードマクロで実現すれば、ネットリストや機能設計の段階で初期化プログラムを作成することができるので、ＳＲＡＭに初期化機能を容易に付加することができる。
【００５１】
実施の形態１９．
上記実施の形態１８では、特に言及していないが、グランドＧ１の接続線とリセット信号ＲＳの接続線とを最上階層のメタル配線で配線し、図２８に示すように、そのメタル配線とセット／リセット端子をスルーホールＴＨで接続するようにしてもよい。
これにより、最上階層とスルーホールＴＨでプログラミングされるため、ＦＩＢなどの加工装置による試作後の改修が容易になり、また、改訂時の製作工期ＴＡＴが短縮される。
【００５２】
実施の形態２０．
上記実施の形態１８，１９では、所定の周期で信号レベルがＨとＬを繰り返すクロックＴ１，Ｔ２，Ｔ３，Ｔ４がメモリ５に入力されるものについて示したが、図２９に示すように、クロックＴ１については信号レベルをＬに固定するようにしてもよい。
これにより、クロックＴ１を入力するメモリ５は、初期化されたデータを保持し続けることになるので、ＲＯＭの機能を実現することになる。よって、ＳＲＡＭの一部にＲＯＭ領域を設けることができる。
【００５３】
実施の形態２１．
図３０はこの発明の実施の形態２１による回路設計装置を示す構成図であり、図において、パラメータ定義部２０１は半導体集積回路に搭載するメモリ５のパラメータ２０２を定義するパラメータ定義手段を構成している。合成用データ作成部２０３はパラメータ定義部２０１により定義されたパラメータ２０２から合成用データを作成し、論理合成部２０４は合成用データからメモリ５のネットリスト２０５を作成する。なお、合成用データ作成部２０３及び論理合成部２０４からメモリネットリスト作成手段が構成されている。論理最適化部２０７はメモリ以外のロジック部分のネットリスト２０６と論理合成部２０４により作成されたネットリスト２０５間の論理最適化処理を実施して、半導体集積回路のネットリスト２０８を作成する最適化手段を構成している。
【００５４】
次に動作について説明する。
図３０の回路設計装置は、図１の半導体集積回路の回路設計を行う装置であり、まず、ユーザがパラメータ定義部２０１を操作して、半導体集積回路に搭載するメモリ５のパラメータ２０２を定義する。
即ち、メモリ５のパラメータ２０２は、メモリ５のワード数、ビット数、機能を定義するものであり、例えば、次のようなものを定義する。
ｐａｒａｍｅｔｅｒ    ｗｏｒｄ＝１６；
ｐａｒａｍｅｔｅｒ    ｂｉｔ＝１６；
ｐｏｒｔ０＿ｆｕｎｃ  ｒｅａｄｗｒｉｔｅ；
ｐｏｒｔ１＿ｆｕｎｃ  ｒｅａｄｗｒｉｔｅ；
【００５５】
合成用データ作成部２０３は、パラメータ定義部２０１によりパラメータ２０２が定義されると、メモリ５のワード数やビット数に基づいて合成用データを作成する。合成用データは、例えば、図３１に示すようなＶｅｒｉｌｏｇＨＤＬのＲＴＬ形式で作成する。
論理合成部２０４は、合成用データ作成部２０３が合成用データを作成すると、その合成用データに対する論理合成を実施して、メモリ５のネットリスト２０５を作成する。メモリ５のネットリスト２０５は、例えば、図３２に示すようなＶｅｒｉｌｏｇＨＤＬのネットリスト形式で作成する。
【００５６】
論理最適化部２０７は、論理合成部２０４がメモリ５のネットリスト２０５を作成すると、メモリ以外のロジック部分のネットリスト２０６と論理合成部２０４により作成されたネットリスト２０５間の論理最適化処理を実施して、半導体集積回路のネットリスト２０８を作成する。
なお、メモリ以外のロジック部分のネットリスト２０６は、例えば、図３３に示すようなＶｅｒｉｌｏｇＨＤＬのネットリスト形式で存在し、半導体集積回路のネットリスト２０８は、例えば、図３４に示すようなＶｅｒｉｌｏｇＨＤＬのネットリスト形式で作成する。
【００５７】
ここで、論理最適化部２０７による最適化前後のネットリストを比較すると（図３３と図３４の比較）、ｍｏｄｕｌｅ  ｄｐｒａｍの境界部分が論理最適化されて、入力信号の一部論理が反転している。これにより、ネットリストの一部の回路を削減することができる。
具体的には、ｄｐｒａｍのＣＳＣ１とＷＥＣ１の論理が反転となり、ｄｐｒａｍ最適化前のＩＮＶセルＵ１００２，Ｕ１００３が削減されている。
この実施の形態２０によれば、メモリブロックをソフトマクロで構成しているので、ロジック全体の最適化を容易に実現でき、半導体集積回路の設計期間を短縮することができる効果を奏する。
【００５８】
実施の形態２２．
上記実施の形態２１では、パラメータ２０２から合成用データを作成し、その合成用データからメモリ５のネットリスト２０５を作成するものについて示したが、図３５に示すように、パラメータ２０２から合成用データを作成する際、そのパラメータ２０２を周辺回路１データ（例えば、アドレスデコーダのデータ）と、周辺回路２データ（例えば、セレクタ、ラッチ、ドライバなどの出力制御回路のデータ）と、メモリコアデータ（例えば、メモリコア部のデータ）とに分割し（図３６を参照）、分割後のデータ毎に論理合成を実施して、それらの合成結果を１つにまとめるようにしてもよい。
このように、構造的に類似しているブロック毎に分割することにより、論理合成の複雑さを低減することができる。また、メモリコア部は、構造が単純であるため、予めネットリストに近い形でデータを作成することができる。したがって、論理合成時間を短縮することができるので、半導体集積回路の設計期間を短縮することができる効果を奏する。
【００５９】
実施の形態２３．
図３７はこの発明の実施の形態２３による回路設計装置を示す構成図であり、図において、図３０と同一符号は同一または相当部分を示すので説明を省略する。領域削除部２０９は論理最適化部２０７により作成された半導体集積回路のネットリスト２０８をシステム検証してメモリ５の使用領域を調査し、そのメモリ５の不使用領域を削除する領域削除手段を構成している。
【００６０】
即ち、領域削除部２０９は、論理最適化部２０７が半導体集積回路のネットリスト２０８を作成すると、論理検証やシステム検証を実施することにより、実際にメモリ５を使用する使用領域を調査し、メモリ５の不使用領域を削除する。
例えば、メモリ５の容量が１ＭＢのとき、実使用量が１ＭＢ以下である場合、メモリ５の容量を実使用量に応じたサイズに変更する。
なお、システム検証は、システムシミュレーションにより実施してもよいが、評価チップやＨＷシミュレータなどを用いた実機評価でもよい。
【００６１】
これにより、不要な回路を削減することができるので、面積や消費電力を削減することができる効果を奏する。なお、メモリのサイズ変更は、ハードマクロでメモリを構成した場合には容易には変更できないが、ロジックセルでメモリを構成した場合には、上記の通り簡単に変更することができる。
【００６２】
実施の形態２４．
図３８はこの発明の実施の形態２４による回路設計装置を示す構成図であり、図において、レジスタバンク設計部２１１はｎビットのレジスタをｍ個配列してレジスタバンクを設計するレジスタバンク設計手段を構成している。バンクアレイ設計部２１２はレジスタバンク設計部２１１により設計されたレジスタバンクをアレイ状に配置してレジスタバンクアレイを設計するバンクアレイ設計手段を構成している。バンク調整部２１３はバンクアレイ設計部２１２により設計されたレジスタバンクアレイから不要なレジスタバンクを削除、あるいは、不足のレジスタバンクを追加するバンク調整手段を構成している。
【００６３】
次に動作について説明する。
まず、レジスタバンク設計部２１１は、ｎビットのレジスタをｍ個配列してレジスタバンクを設計する。
次に、バンクアレイ設計部２１２は、ｎ×ｍのレジスタバンクをａ×ｂ個用意し、ａ×ｂ個のレジスタバンクをアレイ状に配置してレジスタバンクアレイを設計する。
【００６４】
最後に、バンク調整部２１３は、バンクアレイ設計部２１２により設計されたレジスタバンクアレイに不要なレジスタバンクがあれば、そのレジスタバンクを削除する。
例えば、メモリの必要な容量が１２０ワードであるとき、バンクアレイ設計部２１２により設計されたレジスタバンクアレイの容量が１２８ワード（＝２７ワード）であれば、８ワード余分であるため、８ワード分のレジスタバンクを削除する。
【００６５】
一方、バンクアレイ設計部２１２により設計されたレジスタバンクアレイにレジスタバンクが不足していれば、不足分のレジスタバンクを追加する。
例えば、メモリの必要な容量が１３０ワードであるとき、バンクアレイ設計部２１２により設計されたレジスタバンクアレイの容量が１２８ワード（＝２７ワード）であれば、２ワード分不足しているため、２ワード分のレジスタバンクを追加する。
この実施の形態２４によれば、段階的にアレイを構成するので、論理最適化の処理が容易になり、半導体集積回路の設計期間を短縮することができる効果を奏する。
【００６６】
【発明の効果】
以上のように、この発明によれば、ロジック回路が入出力するデータを保持するメモリをロジックセルで構成し、そのメモリをロジック領域に配置するように構成したので、回路が形成されない無駄な領域の作成を排除して、面積や消費電力を削減することができる効果がある。また、ハードマクロセルを用いる場合よりもメモリの設計期間を短縮することができる効果がある。
【図面の簡単な説明】
【図１】この発明の実施の形態１による半導体集積回路のレイアウトを示す配置図である。
【図２】この発明の実施の形態１による半導体集積回路のメモリを示す回路図である。
【図３】この発明の実施の形態２による半導体集積回路のメモリを示す回路図である。
【図４】この発明の実施の形態３による半導体集積回路のメモリを示す回路図である。
【図５】この発明の実施の形態４による半導体集積回路のメモリを示す回路図である。
【図６】この発明の実施の形態５による半導体集積回路のメモリを示す回路図である。
【図７】この発明の実施の形態６による半導体集積回路のメモリを示す回路図である。
【図８】ハードマクロ化されたＤ−ラッチと３ステートバッファを示す回路図である。
【図９】データ保持部を示す回路図である。
【図１０】この発明の実施の形態９によるメモリのデータ保持手段を示す回路図である。
【図１１】この発明の実施の形態９によるメモリのデータ保持手段を示す回路図である。
【図１２】クロック制御回路を示す回路図である。
【図１３】データ保持部を示す回路図である。
【図１４】クロック制御回路を示す回路図である。
【図１５】この発明の実施の形態１１によるメモリのデータ保持手段を示す回路図である。
【図１６】この発明の実施の形態１２によるメモリのデータ保持手段を示す回路図である。
【図１７】この発明の実施の形態１２によるメモリのデータ保持手段を示す回路図である。
【図１８】この発明の実施の形態１３によるメモリのデータ保持手段を示す回路図である。
【図１９】クロック制御回路を示す回路図である。
【図２０】デュアルポートのＳＲＡＭを示す回路図である。
【図２１】図２０の出力選択部を示す回路図である。
【図２２】図２０の出力選択部を示す回路図である。
【図２３】図２０の出力選択部を示す回路図である。
【図２４】同期型のデュアルポートメモリを示す回路図である。
【図２５】デュアルポートのＳＲＡＭを示す回路図である。
【図２６】同期型のデュアルポートメモリを示す回路図である。
【図２７】シングルポートのメモリがアレイ状に配置されたＳＲＡＭを示す回路図である。
【図２８】シングルポートのメモリがアレイ状に配置されたＳＲＡＭを示す回路図である。
【図２９】クロック制御回路を示す回路図である。
【図３０】この発明の実施の形態２１による回路設計装置を示す構成図である。
【図３１】合成用データの具体例を示す説明図である。
【図３２】メモリのネットリストの具体例を示す説明図である。
【図３３】メモリ以外のロジック部分のネットリストの具体例を示す説明図である。
【図３４】半導体集積回路のネットリストの具体例を示す説明図である。
【図３５】パラメータからネットリストを作成する手順を示す説明図である。
【図３６】分割データの具体例を示す説明図である。
【図３７】この発明の実施の形態２３による回路設計装置を示す構成図である。
【図３８】この発明の実施の形態２４による回路設計装置を示す構成図である。
【符号の説明】
１  ロジック領域、２  ハードマクロセル領域、３，４  ロジック回路、５  メモリ、１１  制御信号生成部（制御信号生成手段）、１１ａ  インバータ、１１ｂ〜１１ｅ  ＡＮＤゲート、１１ｆ，１１ｇ  Ｄ−ラッチ、１２，１３  データ保持部（データ保持手段）、１２ａ，１２ｂ，１３ａ，１３ｂ  フリップフロップ、１２ｃ，１２ｄ，１３ｃ，１３ｄ  Ｄ−ラッチ、１２ｅ  データ格納部、１２ｆ  出力制御部、１２ｇ  反転出力制御部、１４，１５  マルチプレクサ（選択手段）、１６，１７  ３ステートバッファ（選択手段）、１８  Ｄ−ラッチ、２１〜３６  Ｄ−ラッチ（データ保持手段）、４１〜５６  ３ステートバッファ（データ保持手段）、６１  デコーダ、６２  デコーダ、６３〜６６  ＡＮＤゲート（選択手段）、６７  ＯＲゲート（選択手段）、６８〜７１  ３ステートバッファ（選択手段）、８１，８２  入力制御部（データ保持手段）、８１ａ，８１ｂ，８２ａ，８２ｂ  ＡＮＤゲート、８３  データ保持部（データ保持手段）、８３ａ  ＴＧ、８３ｂ，８３ｃ，８３ｄ，８３ｅ  インバータ、８３ｆ，８３ｇ  ＮＯＲゲート、８４，８５  ３ステートバッファ、９１  ドライバ、１０１〜１１０  入力ラッチ、１１１，１１２  デコーダ、１１３，１１４  二次選択回路、１１５，１１６  出力ラッチ、１１７，１１８  入力ラッチ、２０１  パラメータ定義部（パラメータ定義手段）、２０２  パラメータ、２０３  合成用データ作成部（メモリネットリスト作成手段）、２０４  論理合成部（メモリネットリスト作成手段）、２０５  メモリのネットリスト、２０６  メモリ以外のロジック部分のネットリスト、２０７  論理最適化部（最適化手段）、２０８半導体集積回路のネットリスト、２０９  領域削除部（領域削除手段）、２１１  レジスタバンク設計部（レジスタバンク設計手段）、２１２  バンクアレイ設計部（バンクアレイ設計手段）、２１３  バンク調整部（バンク調整手段）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2004327483.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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