(57)【要約】【課題】並列接続された自己消弧型半導体素子間のスイッチンク゛タイミンク゛のずれを適切に調整する半導体装置を得る。【解決手段】本発明の半導体装置は、並列接続された複数の自己消弧型半導体素子２ａ，２ｂと、各自己消弧型半導体素子に対して駆動制御信号を発生する共通の制御信号発生回路１を具備する半導体装置であって、上記半導体素子のコレクタ電流が所定の電流状態判定基準値を越えた状態であるか否かを判定するタイミンク゛補正要否判定手段６と、制御信号発生回路１の駆動制御信号に応じてタイミンク゛補正要否判定手段６からの出力信号の取り込みを制御するサンフ゜リンク゛時間調整回路７と、サンフ゜リンク゛時間調整回路７からの出力信号を保持する出力信号保持回路８と、出力信号保持回路８の出力信号と制御信号発生回路１の駆動制御信号に基づき所定の演算を行い、演算結果によって上記各半導体素子のスイッチンク゛タイミンク゛を調整するスイッチンク゛時間調整回路９とを、前記複数の上記半導体素子毎に備える。【選択図】　　　　図１
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【特許請求の範囲】
【請求項１】
並列接続された複数の自己消弧型半導体素子と、前記各自己消弧型半導体素子に対して駆動制御信号を発生する共通の制御信号発生回路を具備する半導体装置であって、
前記自己消弧型半導体素子のコレクタ電流が所定の電流状態判定基準値を越えた状態であるか否かを判定するタイミング補正要否判定手段と、前記制御信号発生回路の駆動制御信号に応じて前記タイミング補正要否判定手段からの出力信号の取り込みを制御するサンプリング時間調整回路と、前記サンプリング時間調整回路からの出力信号を保持する出力信号保持回路と、前記出力信号保持回路の出力信号と前記制御信号発生回路の駆動制御信号に基づき所定の演算を行い、前記演算結果によって前記各自己消弧型半導体素子のスイッチングタイミングを調整するスイッチング時間調整回路とを、前記複数の自己消弧型半導体素子毎に備えたことを特徴とする半導体装置。
【請求項２】
前記サンプリング時間調整回路が、前記制御信号発生回路からの駆動制御信号出力時における一定期間を抽出するエッジ抽出回路を備えたことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記エッジ抽出回路が、前記制御信号発生回路からのターンオン指令に相当する駆動制御信号出力時における一定期間を抽出することを特徴とする請求項２記載の半導体装置。
【請求項４】
前記エッジ抽出回路が、前記制御信号発生回路からのターンオフ指令に相当する駆動制御信号出力時における一定期間を抽出することを特徴とする請求項２記載の半導体装置。
【請求項５】
前記出力信号保持回路が、前記タイミング補正要否判定手段からの出力信号を保持する第１の蓄積素子と、前記スイッチング時間調整回路に出力すべき信号を保持する第２の蓄積素子と、前記各蓄積素子間に接続されたスイッチング素子と、を備え、前記第２の蓄積素子の容量が前記第１の蓄積素子の容量より小さいことを特徴とする請求項１ないし４のいずれか１項記載の半導体装置。
【請求項６】
前記スイッチング時間調整回路が、前記出力信号保持回路からの出力信号を積分する積分器を備えたことを特徴とする請求項１ないし４のいずれか１項記載の半導体装置。
【請求項７】
前記スイッチング時間調整回路が、前記出力信号保持回路からの出力信号と基準値を比較する比較器と前記基準値を変化させる可変手段とを備えていることを特徴とする請求項１ないし６のいずれか１項記載の半導体装置。
【請求項８】
前記タイミング補正要否判定回路が、前記自己消弧型半導体素子のコレクタ電流の変化率を検出する電流変化率検出手段で構成され、前記電流変化率検出手段からの出力信号が前記サンプリング時間調整回路への入力信号であることを特徴とする請求項１ないし７のいずれか１項記載の半導体装置。
【請求項９】
前記並列接続された自己消弧型半導体素子の各ゲート端子間を短絡する短絡線と、前記短絡線を流れる短絡電流検出手段とを備え、前記短絡電流検出手段からの出力信号が、前記サンプリング時間調整回路への入力信号であることを特徴とする請求項１ないし７のいずれか１項記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体装置、さらに詳しくは、並列接続された複数の自己消弧型半導体素子間のスイッチングタイミングのずれを補正する半導体装置に関するものである。
【０００２】
【従来の技術】
複数の自己消弧型半導体素子を並列に複数個接続する場合、自己消弧型半導体素子自身の特性、あるいは、駆動回路や配線インピーダンスの相違等によりスイッチングタイミングにずれが生じることがあった。図１３は、特開平１１−２６２２４３号公報に記載された従来の半導体装置を示す回路構成図であり、並列接続されたＭＯＳゲート入力型自己消弧型半導体素子に対する従来のゲート駆動回路を示す図である。図１３中、５５はゲート抵抗、５６は正極側共通導体、５７は負極側共通導体、６０はスイッチング素子制御信号、６１、６２はスイッチング素子、６３，６４，６７は直流電源、６５はダイオード、６６は抵抗、６８はコンパレータ、７０，７１は駆動回路、８１はゲート抵抗、８２，８３はスイッチング素子、８４，８５は直流電源、８６は自己消弧型半導体素子、８７は抵抗、８８はロジック処理回路、をそれぞれ示す。
【０００３】
図１３の半導体装置において、８６−１、８６−２、８６−３は並列接続されている自己消弧型半導体素子であって、各自己消弧型半導体素子は主エミッタと検出エミッタを備えており、抵抗８７により自己消弧型半導体素子を流れるコレクタ電流を検出する。各自己消弧型半導体素子８６−１、８６−２、８６−３には、ゲート抵抗８１、スイッチング素子８２、８３、直流電源８４、８５によって、スイッチング素子制御信号６０が与えられる。
【０００４】
図１４は、図１３に示した従来の半導体装置の動作を説明するタイムチャートである。従来の半導体装置は、並列接続されている各自己消弧型半導体素子８６−１、８６−２、８６−３それぞれのコレクタ電流を検出・比較することにより、各素子間におけるスイッチングタイミングのずれを補正するように動作する。すなわち、図１３に示すように、抵抗８７両端の電圧と直流電源６７とをコンパレータ６８で比較し、コンパレータ６８からの出力信号を受けてロジック処理回路８８、駆動回路７０によりスイッチング素子６１を駆動し、直流電源６３によりゲート電圧を増大させ、自己消弧型半導体素子のターンオン速度を速くする手段によって、ターンオン時における自己消弧型半導体素子間のスイッチングタイミングのずれを補正していた。
【０００５】
また、ターンオフ時における自己消弧型半導体素子８６−１、８６−２、８６−３それぞれのスイッチングタイミングのずれに関しては、抵抗８７両端の電圧と直流電源６７とをコンパレータ６８により比較し、コンパレータ６８からの出力信号を受けてロジック処理回路８８、駆動回路７１によってスイッチング素子６２を駆動し、直流電源６４によりミラー時間、つまり自己消弧型半導体素子のターンオフ後に一定電圧が保持される時間を調整することにより、ターンオフ時のスイッチングタイミングのずれを補正していた。
【０００６】
従来の半導体装置は以上のように構成されており、ターンオン時、ターンオフ時いずれの場合においても、並列接続されている自己消弧型半導体素子のコレクタ電流の状態を比較し、その結果に基づいて調整・制御を行うことによりスイッチングタイミングのずれを補正していた。従って、並列接続数を３並列、４並列と多くすればするほど、個々の自己消弧型半導体素子に流れるコレクタ電流を比較して、スイッチングタイミングを補正するのは困難となった。さらに、従来の半導体装置はスイッチングタイミングがずれている情報を保持する手段を備えていなかった。
【０００７】
【発明が解決しようとする課題】
従来の半導体装置は以上のように構成されており、スイッチングタイミングがずれている情報を保持する手段を備えていないため、スイッチングタイミングのずれをスイッチングのたびに補正をすることができず、最大でも２回のスイッチングに１度の割合でしかスイッチングタイミングのずれの補正はできなかった。
【０００８】
また、自己消弧型半導体素子を用いた半導体モジュールを複数個並列接続させるように構成された半導体装置の場合、並列接続された各半導体モジュールの電流状態を検知し、半導体モジュール間で比較を行い、半導体モジュール間でのスイッチングタイミングずれの有無を判断する必要があった。従って、複数の半導体モジュールを並列接続させるように構成されている半導体装置に適用する際には、並列接続数に応じて比較を行わなければならないため、並列接続数に応じて半導体装置の駆動回路が大型化するという問題点があった。
【０００９】
本発明は、上記のような問題点を解決するためになされたものであり、スイッチングタイミングのずれを適切に調整することが可能なゲート駆動回路を備えた半導体装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】
この発明に係る請求項１に記載の半導体装置は、並列接続された複数の自己消弧型半導体素子と、上記各自己消弧型半導体素子に対して駆動制御信号を発生する共通の制御信号発生回路を具備する半導体装置であって、上記自己消弧型半導体素子のコレクタ電流が所定の電流状態判定基準値を越えた状態であるか否かを判定するタイミング補正要否判定手段と、上記制御信号発生回路の駆動制御信号に応じて上記タイミング補正要否判定手段からの出力信号の取り込みを制御するサンプリング時間調整回路と、上記サンプリング時間調整回路からの出力信号を保持する出力信号保持回路と、上記出力信号保持回路の出力信号と上記制御信号発生回路の駆動制御信号に基づき所定の演算を行い、上記演算結果によって上記各自己消弧型半導体素子のスイッチングタイミングを調整するスイッチング時間調整回路とを、上記複数の自己消弧型半導体素子毎に備えた。
【００１１】
この発明に係る請求項２に記載の半導体装置は、上記サンプリング時間調整回路が、上記制御信号発生回路からの駆動制御信号出力時における一定期間を抽出するエッジ抽出回路を備えた。
【００１２】
この発明に係る請求項３に記載の半導体装置は、上記エッジ抽出回路が、上記制御信号発生回路からのターンオン指令に相当する駆動制御信号出力時における一定期間を抽出することとした。
【００１３】
この発明に係る請求項４に記載の半導体装置は、上記エッジ抽出回路が、上記制御信号発生回路からのターンオフ指令に相当する駆動制御信号出力時における一定期間を抽出することとした。
【００１４】
この発明に係る請求項５に記載の半導体装置は、上記出力信号保持回路が、上記タイミング補正要否判定手段からの出力信号を保持する第１の蓄積素子と、上記スイッチング時間調整回路に出力すべき信号を保持する第２の蓄積素子と、上記各蓄積素子間に接続されたスイッチング素子と、を備え、上記第２の蓄積素子の容量が上記第１の蓄積素子の容量より小さいこととした。
【００１５】
この発明に係る請求項６に記載の半導体装置は、上記スイッチング時間調整回路が、上記出力信号保持回路からの出力信号を積分する積分器を備えた。
【００１６】
この発明に係る請求項７に記載の半導体装置は、上記スイッチング時間調整回路が、上記出力信号保持回路からの出力信号と基準値を比較する比較器と上記基準値を変化させる可変手段とを備えた。
【００１７】
この発明に係る請求項８に記載の半導体装置は、上記タイミング補正要否判定回路が、上記自己消弧型半導体素子のコレクタ電流の変化率を検出する電流変化率検出手段で構成され、上記電流変化率検出手段からの出力信号を上記サンプリング時間調整回路への入力信号とすることとした。
【００１８】
この発明に係る請求項９に記載の半導体装置は、上記並列接続された自己消弧型半導体素子の各ゲート端子間を短絡する短絡線と、上記短絡線を流れる短絡電流検出手段とを備え、上記短絡電流検出手段からの出力信号を、上記サンプリング時間調整回路への入力信号とすることとした。
【００１９】
【発明の実施の形態】
実施の形態１．
図１は本発明の実施の形態１に係る半導体装置の主要部を示す回路構成図であり、複数の自己消弧型半導体素子のターンオン時において各素子間で生じるスイッチングタイミングずれを補正する回路構成を示している。図１中、１は制御信号発生器、２ａ、２ｂは並列接続された自己消弧型半導体素子、３は還流ダイオード、２５は電流検出用の抵抗、３７はゲート駆動回路を示している。ゲート駆動回路３７は、ゲート抵抗４、ゲートアンプ５、タイミング補正要否判定手段６、スイッチング時間調整器３６により構成されている。
【００２０】
以下、スイッチング時間調整器３６の構成について説明する。スイッチング時間調整器３６は、サンプリング時間調整回路７、出力信号保持回路８、スイッチング時間調整回路９で構成されている。タイミング補正要否判定手段６は、自己消弧型半導体素子２ａ，２ｂのコレクタ電流を測定し、予め設定された所定の電流状態判定基準値を越えたとき、自己消弧型半導体素子に所定値以上のコレクタ電流が流れていることを検出して、スイッチングタイミング補正の要否を判定する。例えば、複数の自己消弧型半導体素子が並列接続された半導体装置において、スイッチングタイミングにずれが生じたことにより生じるコレクタ電流の状態変化を検知して、スイッチングタイミング補正の要否を判定する手段が、タイミング補正要否判定手段６である。
【００２１】
サンプリング時間調整回路７は、遅延回路１１、ＮＯＴ回路１２とＯＲ回路１３からなるエッジ抽出回路１０とＰＮＰトランジスタ１４により構成されている。エッジ抽出回路１０は、制御信号発生器１のスイッチング制御信号（駆動制御信号）から遅延回路１１により定められる一定時間を抽出する回路であり、この一定時間のみＰＮＰトランジスタ１４を駆動する。なお、かかる制御信号発生器１から出力されるスイッチング制御信号は、自己消弧型半導体素子２ａ，２ｂへのターンオン指令あるいはターンオフ指令に相当する。ＰＮＰトランジスタ１４がオンしている期間における上記タイミング補正要否判定手段６からの出力信号によってタイミング補正の要否が判定される。すなわち、ＰＮＰトランジスタ１４がオンしている期間に、タイミング補正要否判定手段６が、ターンオン時のスイッチングタイミングずれにより自己消弧型半導体素子２ａが所定の電流状態判定基準値を越える状態に陥ったと検知・判定すると、サンプリング時間調整回路７のＰＮＰトランジスタ１４のコレクタ電圧が出力信号保持回路８に出力され、入力抵抗１５とコンデンサ１６（第１の蓄積素子）で決まる時定数によりコンデンサ１６に充電される。
【００２２】
出力信号保持回路８は、入力抵抗１５、コンデンサ１６、放電抵抗１７、ＰＮＰトランジスタ２６、コンデンサ２７（第２の蓄積素子）により構成されている。また、スイッチング時間調整回路９は、論理回路１８、抵抗２０、パルス成形回路２１、ＮＯＴ回路２２と遅延回路２３、ＡＮＤ回路２４、ＮＰＮトランジスタ２９で構成されている。パルス成形回路２１は、入力電圧（出力信号保持回路８のコンデンサ２７両端の電圧）がしきい値を超えている期間、正信号を出力する。パルス成形回路２１からの出力信号をＮＯＴ回路２２により反転させ、ＡＮＤ回路２４によって制御信号発生回路１から遅延回路２３を介して出力されるスイッチング制御信号とのＡＮＤ演算を行う。タイミング補正要否判定手段６から所定の電流状態判定基準値を越えるコレクタ電流が流れているという出力信号が発している間は、上述したようにパルス成形回路２１から正信号が出力され、かかる正信号がＮＯＴ回路２２によって反転させられゼロ信号となるので、ターンオン指令開始時間を遅らすことができ、自己消弧型半導体素子２ａのターンオン時におけるスイッチングタイミングずれの補正が行える。
【００２３】
次に、本実施の形態１に係る半導体装置の動作を、図２のタイムチャートを用いて説明する。図２において、（ａ）は出力信号保持回路８のコンデンサ１６の電圧、（ｂ）はＰＮＰトランジスタ２６の状態、（ｃ）はコンデンサ２７の電圧、（ｄ）はＮＯＴ回路２２の出力電圧、（ｅ）は自己消弧型半導体素子２ａ，２ｂの状態、（ｆ）は自己消弧型半導体素子２ａ，２ｂのコレクタ電流をそれぞれ表わしたものである。なお、図２において、（ｆ）のコレクタ電流波形については、２並列接続の場合におけるターンオン時のスイッチングタイミングの早い自己消弧型半導体素子２ａと、スイッチングタイミングの遅い自己消弧型半導体素子２ｂの両方のコレクタ電流波形を示している。（ａ）〜（ｅ）は先にターンオンした自己消弧型半導体素子２ａにおける各種波形を示している。
【００２４】
各自己消弧型半導体素子２ａ，２ｂは、共通の制御信号発生器１からのスイッチング制御信号、つまりターンオン指令あるいはターンオフ指令によって駆動する。サンプリング時間調整回路７は、制御信号発生器１からの指令をもとに遅延回路１１により定められる一定時間のみＰＮＰトランジスタ１４を駆動させ、その期間のみタイミング補正要否判定手段６からの信号を取り込む。先にターンオンした自己消弧型半導体素子２ａのコレクタ電流が所定の電流状態判定基準値を超えた時刻ｔ１から所定の電流状態判定基準値を下回った時刻ｔ２の期間、ＰＮＰトランジスタ１４はオン状態となり、この結果、コンデンサ１６の電圧は上昇する。論理回路１８の制御下で時刻ｔ３にＰＮＰトランジスタ２６がオンすると、コンデンサ１６に蓄積された電荷はコンデンサ２７に移動して、コンデンサ２７の電圧は上昇する。このとき、コンデンサ１６の電圧が大きく低下することのないように、コンデンサ（第１の蓄積素子）１６の容量はコンデンサ（第２の蓄積素子）２７の容量に対して予め大きく設定されている。
【００２５】
論理回路１８の制御下で時刻ｔ５にＰＮＰトランジスタ２６がオフし、それに代わってＮＰＮトランジスタ２９がオンすると、コンデンサ２７に蓄積された電荷は、抵抗２０を介して放電される。かかるコンデンサ２７の電圧がパルス成形回路２１への入力電圧となる。パルス成形回路２１は、入力電圧がしきい値を超えている期間（ｔ４〜ｔ６）、正信号を出力するように設定されている。すなわち、コンデンサ２７の電圧がしきい値を越えている間、スイッチングタイミングがずれているという情報が保持されることになる。ＡＮＤ回路２４によって、ＮＯＴ回路２２の出力電圧と、遅延回路２３とのＡＮＤ演算を実施することにより、時刻ｔ６から時刻ｔ７の期間のみ自己消弧型半導体素子２ａはオン状態となり、ターンオン時におけるスイッチングタイミングのずれを補正することができる。
【００２６】
本実施の形態では、ターンオン時のスイッチングタイミングずれが大きく、自己消弧型半導体素子のコレクタ電流が所定の電流状態判定基準値を超えた場合に対する動作を説明しているが、スイッチングタイミングずれの補正に対する所定の電流状態判定基準値は必ずしも必要はない。これは、サンプリング時間調整回路７のＰＮＰトランジスタ１４がオンすると、ＰＮＰトランジスタ１４のコレクタ電圧が出力信号保持回路８に出力され、入力抵抗１５とコンデンサ１６で決まる時定数によりコンデンサ１６に充電されるためである。
【００２７】
以上のように、本実施の形態では、並列接続された自己消弧型半導体素子のターンオン時のスイッチングタイミングのずれをタイミング補正要否判定手段により検知・判定しているため、自己消弧型半導体素子自身の特性、あるいは、駆動回路や配線インピーダンスの相違等によるスイッチングタイミングのずれを、それぞれの自己消弧型半導体素子に対して、自動的に、かつ、適切に補正することができる。また、コンデンサ１６に蓄積された電荷をターンオフ時にコンデンサ２７に移動させることができるため、自己消弧型半導体素子がターンオンするたびに、スイッチングタイミングのずれを補正することが可能である。さらに、自己消弧型半導体素子のスイッチングタイミングのずれによる損失を低減することもできる。
【００２８】
実施の形態２．
図３は本発明の実施の形態２に係る半導体装置の主要部を示す回路構成図であり、自己消弧型半導体素子のターンオフ時におけるスイッチングタイミングずれを補正する回路構成を示している。なお、図３において、自己消弧型半導体素子２ａに並列接続されたもう一方の自己消弧型半導体素子２ｂとそれに付随したゲート駆動回路は省略している。実施の形態２に係る半導体装置は、実施の形態１に係る半導体装置に対して、エッジ抽出回路１０ａの構成が異なる。タイミング補正要否判定手段６、出力信号保持回路８およびスイッチング時間調整回路９の構成・機能は、実施の形態１のものと同様である。
【００２９】
サンプリング時間調整回路７ａは、遅延回路１１、ＮＯＴ回路１２とＯＲ回路１３からなるエッジ抽出回路１０ａとＰＮＰトランジスタ１４により構成されている。エッジ抽出回路１０ａは制御信号発生器１からの指令をもとに遅延回路１１により定められる一定時間を抽出する回路であり、この一定時間のみＰＮＰトランジスタ１４を駆動する。ＰＮＰトランジスタ１４がオンしている期間における上記タイミング補正要否判定手段６からの出力信号によりタイミング補正の要否を判定する。即ち、ＰＮＰトランジスタ１４がオンしている期間に、ターンオフ時のスイッチングタイミングずれにより自己消弧型半導体素子２ａが所定の電流状態判定基準値を越えた状態に陥ったとタイミング補正要否判定手段６が検知・判定すると、サンプリング時間調整回路７ａのＰＮＰトランジスタ１４のコレクタ電圧が出力信号保持回路８に出力され、入力抵抗１５とコンデンサ１６で決まる時定数によりコンデンサ１６に充電される。
【００３０】
次に、本実施の形態２に係る半導体装置の動作を、図４のタイムチャートを用いて説明する。図４において、（ａ）は出力信号保持回路８のコンデンサ１６の電圧、（ｂ）はＰＮＰトランジスタ２６の状態、（ｃ）はコンデンサ２７の電圧、（ｄ）はＮＯＴ回路２２の出力電圧、（ｅ）は自己消弧型半導体素子２ａ，２ｂの状態、（ｆ）は自己消弧型半導体素子２ａ，２ｂのコレクタ電流をそれぞれ表わしたものである。なお、図４において、（ｆ）のコレクタ電流波形については、２並列接続の場合におけるターンオフ時のスイッチングタイミングの早い自己消弧型半導体素子２ｂと、スイッチングタイミングの遅い自己消弧型半導体素子２ａの両方のコレクタ電流波形を示している。（ａ）〜（ｅ）は遅れてターンオフした自己消弧型半導体素子２ａにおける各種波形を示している。
【００３１】
サンプリング時間調整回路７ａは、制御信号発生器１のスイッチング制御信号（駆動制御信号）から遅延回路１１により定められる一定時間のみＰＮＰトランジスタ１４を駆動させ、その期間のみタイミング補正要否判定手段６からの信号を取り込む。遅れてターンオフした自己消弧型半導体素子２ａのコレクタ電流が所定の電流状態判定基準値を超えた時刻ｔ１から、所定の電流状態判定基準値を下回った時刻ｔ２の期間、ＰＮＰトランジスタ１４はオン状態となり、この結果、コンデンサ１６の電圧は上昇する。遅延回路１８の制御下で時刻ｔ３にＰＮＰトランジスタ２６がオンすると、コンデンサ１６に蓄積された電荷はコンデンサ２７に移動して、コンデンサ２７の電圧は上昇する。このとき、コンデンサ１６の電圧が大きく低下することのないように、コンデンサ１６の容量はコンデンサ２７の容量に対して大きくなるように予め設定されている。
【００３２】
遅延回路１８の制御下で時刻ｔ５にＰＮＰトランジスタ２６がオフし、ＮＰＮトランジスタ２９がオンすると、コンデンサ２７に蓄積された電荷は抵抗２０により放電される。コンデンサ２７の電圧がパルス成形回路２１への入力電圧となって、パルス成形回路２１は、入力電圧がしきい値を超えている期間（ｔ４〜ｔ６）、正信号を出力する。すなわち、コンデンサ２７の電圧がしきい値を越えている間、スイッチングタイミングがずれているという情報が保持されることになる。ＡＮＤ回路２４によって、ＮＯＴ回路２２の出力電圧と遅延回路２３の出力信号のＡＮＤ演算を実施することにより、時刻ｔ６から時刻ｔ７の期間のみ自己消弧型半導体素子２ａはオン状態となって、ターンオフ時におけるスイッチングタイミングのずれを補正することができる。
【００３３】
本実施の形態では、ターンオフ時のスイッチングタイミングずれが大きく、自己消弧型半導体素子２ａのコレクタ電流が所定の電流状態判定基準値を超えた場合に対する動作を説明しているが、ターンオフ時のスイッチングタイミングずれの補正に対する所定の電流状態判定基準値は必ずしも必要はない。これは、サンプリング時間調整回路７ａのＰＮＰトランジスタ１４がオンすると、ＰＮＰトランジスタ１４のコレクタ電圧が出力信号保持回路８に出力され、入力抵抗１５とコンデンサ１６で決まる時定数によりコンデンサ１６に充電されるためである。
【００３４】
以上のように、本実施の形態では、並列接続された自己消弧型半導体素子２ａ，２ｂのターンオフ時におけるスイッチングタイミングのずれをタイミング補正要否判定手段６により検知・判定しているため、自己消弧型半導体素子自身の特性、あるいは、駆動回路や配線インピーダンスの相違等によるスイッチングタイミングのずれをそれぞれの自己消弧型半導体素子２ａ，２ｂに対して、自動的に、かつ、適切に補正することができる。また、コンデンサ１６に蓄積された電荷をコンデンサ２７に移動させる手段を備えているため、ターンオフするたびに、スイッチングタイミングずれを補正することが可能である。さらに、自己消弧型半導体素子のスイッチングタイミングのずれによる損失を低減することもできる。
【００３５】
実施の形態３．
図５は、本発明の実施の形態３に係る半導体装置の主要部を示す回路構成図であり、自己消弧型半導体素子のターンオン時におけるスイッチングタイミングずれを補正する他の例の回路構成を示している。なお、図５において、自己消弧型半導体素子２ａに並列接続されたもう一方の自己消弧型半導体素子２ｂとそれに付随したゲート駆動回路は省略している。実施の形態３に係る半導体装置は実施の形態１に係る半導体装置に対して、出力信号保持回路８ａとスイッチング時間調整回路９ａの構成が異なる。タイミング補正要否判定手段６およびサンプリング時間調整回路７の構成・機能は、実施の形態１のものと同様である。
【００３６】
出力信号保持回路８ａは、入力抵抗１５、コンデンサ１６により構成され、サンプリング時間調整回路７からの出力信号を保持する。また、スイッチング時間調整回路９ａは、論理回路１８、ＰＮＰトランジスタ１９、抵抗２０、パルス成形回路２１、ＮＯＴ回路２２、遅延回路２３、ＡＮＤ回路２４、積分器３８、抵抗３９、コンデンサ４０、パルス成形回路４１で構成されている。
【００３７】
パルス成形回路２１は、ＰＮＰトランジスタ１４がオンしている期間において、入力電圧（出力信号保持回路８ａのコンデンサ１６両端の電圧）がしきい値を超えている期間、正信号を出力する。パルス成形回路２１からの出力信号を積分器３８により積分する。パルス成形回路４１は、ＰＮＰトランジスタ１９がオンする際、積分器３８からの出力電圧に応じた一定期間、正信号を出力する。パルス成形回路４１からの出力信号をＮＯＴ回路２２により反転させ、制御信号発生回路１から遅延回路２３を介して出力されるスイッチング制御信号（駆動制御信号）とのＡＮＤ演算により、ターンオン時におけるスイッチングタイミングずれの補正を行う。
【００３８】
次に、本実施の形態３に係る半導体装置の動作を、図６のタイムチャートを用いて説明する。図６において、（ａ）は出力信号保持回路８ａのコンデンサ１６の電圧、（ｂ）はＰＮＰトランジスタ１９の状態、（ｃ）はパルス成形回路２１の出力電圧、（ｄ）は積分器３８の出力電圧、（ｅ）はパルス成形回路４１の出力電圧、（ｆ）はＮＯＴ回路２２の出力電圧、（ｇ）は自己消弧型半導体素子２ａ，２ｂの状態、（ｈ）は自己消弧型半導体素子２ａ，２ｂのコレクタ電流をそれぞれ表わしたものである。なお、図６において、（ｈ）のコレクタ電流波形については、２並列接続時におけるターンオンタイミングの早い自己消弧型半導体素子２ａと、タイミングの遅い自己消弧型半導体素子２ｂの両方のコレクタ電流波形を示している。（ａ）〜（ｇ）は先にターンオンした自己消弧型半導体素子２ａにおける各種波形を示している。
【００３９】
サンプリング時間調整回路７は、制御信号発生器１の指令をもとに遅延回路１１により定められる一定時間のみＰＮＰトランジスタ１４を駆動させ、その期間のみタイミング補正要否判定手段６からの出力信号を取り込む。先にターンオンした自己消弧型半導体素子２ａのコレクタ電流が所定の電流状態判定基準値を超えた時刻ｔ１から、所定の電流状態判定基準値を下回った時刻ｔ３の期間、コンデンサ１６の電圧は上昇する。
【００４０】
遅延回路１８の制御下で時刻ｔ５にＰＮＰトランジスタ１９がオンすると、コンデンサ１６に蓄積された電荷の放電が開始される。コンデンサ１６の電圧がパルス成形回路２１への入力電圧となって、パルス成形回路２１は、ＰＮＰトランジスタ１９がオンしている期間中で入力電圧（コンデンサ１６の電圧）がしきい値を超えている期間（例えば、ｔ２〜ｔ４またはｔ５〜ｔ６）、正信号を出力する。ｔ２〜ｔ４、ｔ５〜ｔ６の期間、積分器３８の出力電圧は上昇する。パルス成形回路４１は、ＰＮＰトランジスタ１９がオンした際の積分器３８の出力電圧値に応じた一定期間にわたって正信号を出力する。ＡＮＤ回路２４によって、ＮＯＴ回路２２の出力電圧と遅延回路２３の出力信号のＡＮＤ演算を実施することにより、ターンオン時におけるスイッチングタイミングのずれを補正することができる。
【００４１】
本実施の形態では、ターンオン時のスイッチングタイミングずれが大きく、自己消弧型半導体素子２ａのコレクタ電流が所定の電流状態判定基準値を超えた場合に対する動作を説明しているが、ターンオン時のスイッチングタイミングずれの補正に対する所定の電流状態判定基準値は必ずしも必要はない。これは、サンプリング時間調整回路７のＰＮＰトランジスタ１４がオンすると、ＰＮＰトランジスタ１４のコレクタ電圧が出力信号保持回路８ａに出力され、入力抵抗１５とコンデンサ１６で決まる時定数によりコンデンサ１６に充電されるためである。
【００４２】
以上のように、本実施の形態では、並列接続された自己消弧型半導体素子２ａ，２ｂのターンオン時のスイッチングタイミングのずれをタイミング補正要否判定手段６により検知・判定しているため、自己消弧型半導体素子自身の特性、あるいは、駆動回路や配線インピーダンスの相違等によるスイッチングタイミングのずれを、各自己消弧型半導体素子２ａ，２ｂに対して、自動的に、かつ、適切に補正することができる。また、積分器３８の出力値に応じてタイミング補正時間を調整できるため、ターンオンするたびにスイッチングタイミングずれを補正することが可能である。さらに、自己消弧型半導体素子のスイッチングタイミングのずれによる損失を低減することもできる。
【００４３】
実施の形態４．
図７は、本発明の実施の形態４に係る半導体装置の主要部を示す回路構成図であり、ターンオフ時におけるスイッチングタイミングずれを補正する他の例の回路構成を示している。なお、図７において、自己消弧型半導体素子２ａに並列接続されたもう一方の自己消弧型半導体素子２ｂとそれに付随したゲート駆動回路は省略している。実施の形態４に係る半導体装置は、実施の形態２に係る半導体装置に対して出力信号保持回路８ａとスイッチング時間調整回路９ａの構成が異なる。タイミング補正要否判定手段６およびサンプリング時間調整回路７ａの構成・機能は、実施の形態２のものと同様である。
【００４４】
出力信号保持回路８ａは、入力抵抗１５、コンデンサ１６により構成され、サンプリング時間調整回路７ａからの出力信号を保持する。また、スイッチング時間調整回路９ａは、論理回路１８、ＰＮＰトランジスタ１９、抵抗２０、パルス成形回路２１、ＮＯＴ回路２２、遅延回路２３、ＡＮＤ回路２４、積分器３８、抵抗３９、コンデンサ４０、パルス成形回路４１で構成されている。パルス成形回路２１は、ＰＮＰトランジスタがオンしている期間において、入力電圧（出力信号保持回路８ａのコンデンサ１６両端の電圧）がしきい値を超えている期間、正信号を出力する。パルス成形回路２１からの出力信号を積分器３８により積分する。パルス成形回路４１は、ＰＮＰトランジスタ１９がオンする際、積分器３８からの出力電圧に応じた一定期間経過した後、正信号を出力する。パルス成形回路４１からの出力信号をＮＯＴ回路２２により反転させ、制御信号発生回路１から遅延回路２３を介して出力されるスイッチング制御信号とのＡＮＤ演算により、ターンオフ時におけるスイッチングタイミングずれの補正を行う。
【００４５】
次に、本実施の形態４に係る半導体装置の動作を、図８のタイムチャートを用いて説明する。図８において、（ａ）は出力信号保持回路８ａのコンデンサ１６の電圧、（ｂ）はＰＮＰトランジスタ１９の状態、（ｃ）はパルス成形回路２１の出力電圧、（ｄ）は積分器３８の出力電圧、（ｅ）はパルス成形回路４１の出力電圧、（ｆ）はＮＯＴ回路２２の出力電圧、（ｇ）は自己消弧型半導体素子２ａ，２ｂの状態、（ｈ）は自己消弧型半導体素子２ａ，２ｂのコレクタ電流をそれぞれ表わしたものである。なお、図８において、（ｈ）のコレクタ電流波形については、２並列接続時におけるターンオフタイミングの早い自己消弧型半導体素子２ｂと、タイミングの遅い自己消弧型半導体素子２ａの両方のコレクタ電流波形を示している。（ａ）〜（ｇ）は遅れてターンオフした自己消弧型半導体素子２ａにおける各種波形を示している。
【００４６】
サンプリング時間調整回路７ａは、制御信号発生器１からのスイッチング制御信号から遅延回路１１により定められる一定時間のみＰＮＰトランジスタ１４を駆動させ、その期間のみタイミング補正要否判定手段６からの出力信号を取り込む。遅れてターンオフする自己消弧型半導体素子２ａのコレクタ電流が所定の電流状態判定基準値を超えた時刻ｔ１から、所定の電流状態判定基準値を下回った時刻ｔ３の期間、コンデンサ１６の電圧は上昇する。時刻ｔ３にＰＮＰトランジスタ１９がオンすると、コンデンサ１６に蓄積された電荷の放電が開始される。コンデンサ１６の電圧がパルス成形回路２１への入力電圧となって、パルス成形回路２１は、ＰＮＰトランジスタ１９がオンしている期間中で、入力電圧（コンデンサ１６の電圧）がしきい値を超えている期間（例えば、ｔ２〜ｔ４またはｔ５〜ｔ６）、正信号を出力する。ｔ２〜ｔ４、ｔ５〜ｔ６の期間、積分器３８の出力電圧は上昇する。パルス成形回路４１は、ＰＮＰトランジスタ１９がオンした際の積分器３８の出力電圧値に応じた一定期間にわたりゼロの信号を出力した後、正信号を出力する。ＡＮＤ回路２４によって、ＮＯＴ回路２２の出力電圧と、遅延回路２３からの出力信号とのＡＮＤ演算を実施することにより、ターンオフ時におけるスイッチングタイミングのずれを補正することができる。
【００４７】
本実施の形態では、ターンオフ時のスイッチングタイミングずれが大きく、自己消弧型半導体素子２ａのコレクタ電流が所定の電流状態判定基準値を超えた場合に対する動作を説明しているが、ターンオフ時のスイッチングタイミングずれの補正に対する所定の電流状態判定基準値は必ずしも必要はない。これは、サンプリング時間調整回路７ａのＰＮＰトランジスタ１４がオンすると、ＰＮＰトランジスタ１４のコレクタ電圧が出力信号保持回路８ａに出力され、入力抵抗１５とコンデンサ１６で決まる時定数によりコンデンサ１６に充電されるためである。
【００４８】
以上のように、本実施の形態では、並列接続された自己消弧型半導体素子２ａのターンオフ時におけるスイッチングタイミングのずれをタイミング補正要否判定手段６により検知・判定しているため、自己消弧型半導体素子自身の特性、あるいは、駆動回路や配線インピーダンスの相違等によるスイッチングタイミングのずれを、それぞれの自己消弧型半導体素子に対して、自動的に、かつ、適切に補正することができる。また、積分器３８の出力値に応じてタイミング補正時間を調整できるため、自己消弧型半導体素子がターンオフするたびに、スイッチングタイミングずれを補正することが可能である。さらに、自己消弧型半導体素子のスイッチングタイミングのずれによる損失を低減することもできる。
【００４９】
実施の形態５．
図９は、本発明の実施の形態５に係る半導体装置の主要部を示す回路構成図であり、ターンオン時におけるスイッチングタイミングずれを補正する他の例の回路構成を示している。なお、図９において、自己消弧型半導体素子２ａに並列接続されたもう一方の自己消弧型半導体素子２ｂとそれに付随したゲート駆動回路は省略している。サンプリング時間調整回路７については、実施の形態１と同様であり、タイミング補正の動作についても実施の形態１と同様である。また、出力信号保持回路８ａについては、実施の形態３と同様である。
【００５０】
本実施の形態に係る半導体装置では、図９に示すように、スイッチング時間調整回路９ｂにおいて、パルス成形回路２１への入力前段にコンパレータ（比較器）３２と可変電圧源（可変手段）３４とを備えている。可変電圧源３４により基準電圧を変化させることで、ＡＮＤ回路２４への入力電圧のしきい値を変化させることができる。このように、ＡＮＤ回路２４の入力電圧のしきい値を変化させることにより、スイッチングタイミングずれの補正時間を任意に設定することができる。
【００５１】
なお、本実施の形態では、実施の形態１に対してコンパレータ３２と可変電圧源３４とを備えた半導体装置の一例を示したが、他の実施の形態に係る半導体装置に対して、コンパレータ３２と可変電圧源３４とを設けても、同様にスイッチングタイミングずれの補正時間を任意に設定することが可能である。また、上述の説明では、基準電圧を変化させる方法として可変電圧源３４を一例として説明したが、他の可変手段でも同様の効果を奏する。
【００５２】
実施の形態６．
図１０は、本発明の実施の形態６に係る半導体装置の主要部を示す回路構成図であり、自己消弧型半導体素子のターンオン時におけるスイッチングタイミングずれを補正する他の例の回路構成を示している。なお、図１０において、自己消弧型半導体素子２ａに並列接続されたもう一方の自己消弧型半導体素子２ｂとそれに付随したゲート駆動回路は省略している。サンプリング時間調整回路７、出力信号保持回路８ａ、及び、スイッチング時間調整回路９ｃの構成については、実施の形態３とほぼ同一である。
【００５３】
本実施の形態では、図１０に示すように、実施の形態３におけるタイミング補正要否判定手段６に代わって、コレクタ電流の電流変化率に応じた電圧を出力する電流変化率検出手段３０を用い、さらに電圧源３３、コンパレータ３５を備えたものである。スイッチングタイミングにずれが生じると、先にターンオンする、あるいは、遅れてターンオフする自己消弧型半導体素子２ａ，２ｂに流れる電流の変化率が高くなることから、本実施の形態に係る半導体装置では、電流変化率検出手段３０によって自己消弧型半導体素子２ａ，２ｂを流れるコレクタ電流の電流変化率を検出し、電流変化率検出手段３０の出力電圧値が電圧源３３で定めた基準値を超えた場合には、スイッチングタイミングにずれが生じた情報がサンプリング時間調整回路７へと出力されるように動作する。以降の動作については、実施の形態１等で述べたのと同様である。
【００５４】
なお、本実施の形態では、実施の形態３に係る半導体装置に対して電流変化率検出手段３０、電圧源３３とコンパレータ３５とを備えた半導体装置の一例を示したが、他の実施の形態に係る半導体装置に対して、電流変化率検出手段３０と電圧源３３とコンパレータ３５とを設けても、本実施の形態と同様にスイッチングタイミングずれを補正することが可能である。
【００５５】
実施の形態７．
図１１は、本発明の実施の形態７に係る半導体装置の主要部を示す回路構成図である。図１１中、４２は短絡電流検出手段、４３はＰｃｈのＭＯＳＦＥＴ、４４はＮｃｈのＭＯＳＦＥＴ、４５はオンゲート抵抗、４６はオフゲート抵抗、４７は並列接続された自己消弧型半導体素子のゲート端子間を短絡した短絡線、７００ａ、７００ｂはサンプリング時間調整回路、８００ａ，８００ｂは出力信号保持回路、９００ａ，９００ｂはスイッチング時間調整回路、をそれぞれ示す。
【００５６】
自己消弧型半導体素子２ａ，２ｂの間でオンタイミングずれが生じた場合、自己消弧型半導体素子２ａが先にターンオンした時、ゲート駆動回路３７ａのＰｃｈＭＯＳＦＥＴ４３ａと、ゲート駆動回路３７ｂのＮｃｈＭＯＳＦＥＴ４４ｂがオン状態にあるため、ＰｃｈＭＯＳＦＥＴ４３ａ、自己消弧型半導体素子２ａ，２ｂのゲート端子間を短絡した短絡線４７、ＮｃｈＭＯＳＦＥＴ４４ｂを介して電源が短絡し、短絡線４７に短絡電流が流れることになる。短絡電流検出手段４２ａ、４２ｂは、短絡線４７を流れる短絡電流を検出するように機能する。自己消弧型半導体素子２ｂが先にターンオンしても、同様に短絡線４７を短絡電流が流れる。短絡電流の正負により、自己消弧型半導体素子２ａ、２ｂのいずれが先にターンオンしたかを判定することができる。かかる短絡電流の検知により、ターンオン時のスイッチングタイミングのずれを検知することができれば、以後のタイムチャートとしては、実施の形態１において述べた図２のタイムチャート、あるいは実施の形態３において述べた図６のタイムチャートと同様に、ターンオン時のスイッチングタイミングずれを補正することができる。
【００５７】
また、自己消弧型半導体素子２ａ、２ｂの間でターンオフ時のスイッチングタイミングずれが生じた場合、自己消弧型半導体素子２ａが先にターンオフした時、ゲート駆動回路３７ａのＮｃｈＭＯＳＦＥＴ４４ａと、ゲート駆動回路３７ｂのＰｃｈＭＯＳＦＥＴ４３ｂがオン状態にあるため、ＮｃｈＭＯＳＦＥＴ４４ａ、自己消弧型半導体素子２ａ，２ｂのゲート端子間を短絡した短絡線４７、ＰｃｈＭＯＳＦＥＴ４３ｂを介して電源が短絡し、短絡線４７に短絡電流が流れることになる。自己消弧型半導体素子２ｂが先にターンオフしても、同様に短絡線４７を短絡電流が流れる。かかる短絡電流の正負によって、自己消弧型半導体素子２ａ、２ｂのどちらが先にターンオフしたかを判定することが可能となる。短絡電流の検知により、ターンオン時のスイッチングタイミングのずれを検知することができれば、以後のタイムチャートとしては、実施の形態２において述べた図４、あるいは、実施の形態４において述べた図８に記すタイムチャートと同様に、スイッチングタイミングずれを補正することができる。
【００５８】
以上のように、本実施の形態では、並列接続された自己消弧型半導体素子２ａ，２ｂのターンオン、及びターンオフ時のスイッチングタイミングのずれを短絡電流検出手段により調整しているため、自己消弧型半導体素子自身の特性、あるいは、駆動回路や配線インピーダンスの相違等によるスイッチングタイミングのずれを、それぞれの自己消弧型半導体素子に対して、自動的に、かつ、適切に補正することができる。また、自己消弧型半導体素子のスイッチングタイミングのずれによる損失を低減することもできる。
【００５９】
実施の形態８．
図１２は、本発明の実施の形態８に係る半導体装置の主要部を示す回路構成図であり、ターンオン時、及びターンオフ時におけるスイッチングタイミングずれを補正する回路構成を示している。図１２中、３１はＯＲ回路、７００ｃ、７００ｄはサンプリング時間調整回路、８００ｃ，８００ｄは出力信号保持回路、９００ｃ，９００ｄはスイッチング時間調整回路、をそれぞれ示す。なお、図１２において、自己消弧型半導体素子２ａに並列接続されたもう一方の自己消弧型半導体素子２ｂとそれに付随したゲート駆動回路は省略している。実施の形態１で述べたターンオン時におけるスイッチング時間調整器３６ｃと、実施の形態２で述べたターンオフ時におけるスイッチング時間調整器３６ｄを、制御信号発生器１とタイミング補正要否判定手段６からの入力に対し並列に接続し、スイッチング時間調整器３６ｃ、３６ｄからの出力信号をＯＲ回路３１に入力し、ＯＲ回路３１の出力信号をゲートアンプ５に入力する。
【００６０】
スイッチング時間調整器３６ｃ、３６ｄの動作については、実施の形態１および２で述べた通りであり、スイッチング時間調整器３６ｃ、３６ｄからの出力信号をＯＲ回路３１にて演算することにより、ターンオン及びターンオフ時のそれぞれにおけるスイッチングタイミングのずれを補正することができる。
【００６１】
以上のように、本実施の形態では、並列接続された自己消弧型半導体素子２ａ，２ｂのターンオン、及びターンオフ時のスイッチングタイミングのずれをタイミング補正要否判定手段により調整しているため、自己消弧型半導体素子自身の特性、あるいは、駆動回路や配線インピーダンスの相違等によるスイッチングタイミングのずれを、それぞれの自己消弧型半導体素子に対して、自動的に、かつ、適切に補正することができる。また、自己消弧型半導体素子のスイッチングタイミングのずれによる損失を低減することもできる。
【００６２】
以上、各実施の形態では、便宜上、自己消弧型半導体素子が２個の場合について説明したが、自己消弧型半導体素子が３個以上でも同様の効果を奏することは言うまでもない。
【００６３】
【発明の効果】
本発明の第１の構成による半導体装置は、並列接続された複数の自己消弧型半導体素子と、上記各自己消弧型半導体素子に対して駆動制御信号を発生する共通の制御信号発生回路を具備する半導体装置であって、上記自己消弧型半導体素子のコレクタ電流が所定の電流状態判定基準値を越えた状態であるか否かを判定するタイミング補正要否判定手段と、上記制御信号発生回路の駆動制御信号に応じて上記タイミング補正要否判定手段からの出力信号の取り込みを制御するサンプリング時間調整回路と、上記サンプリング時間調整回路からの出力信号を保持する出力信号保持回路と、上記出力信号保持回路の出力信号と上記制御信号発生回路の駆動制御信号に基づき所定の演算を行い、上記演算結果によって上記各自己消弧型半導体素子のスイッチングタイミングを調整するスイッチング時間調整回路とを、上記複数の自己消弧型半導体素子毎に備えたので、上記タイミング補正要否判定手段からの出力信号に応じて、スイッチング時間調整回路によりスイッチング時間を調整することができ、各自己消弧型半導体素子のスイッチングタイミングずれを自動的に、かつ、適切に補正することが可能となる。
【００６４】
また、本発明の第２の構成による半導体装置は、第１の構成において、上記サンプリング時間調整回路が、上記制御信号発生回路からの駆動制御信号出力時における一定期間を抽出するエッジ抽出回路を備えたので、自己消弧型半導体素子におけるスイッチング動作ごとのスイッチングタイミングずれを自動的に、かつ適切に検出できる。
【００６５】
また、本発明の第３の構成による半導体装置は、第１または第２の構成において、上記エッジ抽出回路が、上記制御信号発生回路からのターンオン指令に相当する駆動制御信号出力時における一定期間を抽出することとしたので、自己消弧型半導体素子におけるターンオン動作ごとのスイッチングタイミングずれを自動的に、かつ適切に検出できる。
【００６６】
また、本発明の第４の構成による半導体装置は、第１または第２の構成において、上記エッジ抽出回路が、上記制御信号発生回路からのターンオフ指令に相当する駆動制御信号出力時における一定期間を抽出することとしたので、自己消弧型半導体素子におけるターンオフ動作ごとのスイッチングタイミングずれを自動的に、かつ適切に検出できる。
【００６７】
また、本発明の第５の構成による半導体装置は、第１から第４のいずれかの構成において、上記出力信号保持回路が、上記タイミング補正要否判定手段からの出力信号を保持する第１の蓄積素子と、上記スイッチング時間調整回路に出力すべき信号を保持する第２の蓄積素子と、上記各蓄積素子間に接続されたスイッチング素子と、を備え、上記第２の蓄積素子の容量が上記第１の蓄積素子の容量より小さいこととしたので、自己消弧型半導体素子のスイッチング動作ごとにスイッチングタイミングずれを自動的に、かつ、適切に補正することが可能である。
【００６８】
また、本発明の第６の構成による半導体装置は、第１から第４のいずれかの構成において、上記スイッチング時間調整回路が、上記出力信号保持回路からの出力信号を積分する積分器を備えたので、自己消弧型半導体素子間でスイッチングタイミングのずれが生じたという情報を保持することができるため、自己消弧型半導体素子のスイッチング動作ごとにスイッチングタイミングずれを自動的に、かつ、適切に補正することが可能である。
【００６９】
また、本発明の第７の構成による半導体装置は、第１から第４のいずれかの構成において、上記スイッチング時間調整回路が、上記出力信号保持回路からの出力信号と基準値を比較する比較器と上記基準値を変化させる可変手段とを備えたので、比較器に入力する基準信号を可変手段により変化させることができるため、スイッチングタイミング補正時間を任意に決めることが可能である。
【００７０】
また、本発明の第８の構成による半導体装置は、第１から第７のいずれかの構成において、上記タイミング補正要否判定回路が、上記自己消弧型半導体素子のコレクタ電流の変化率を検出する電流変化率検出手段で構成され、上記電流変化率検出手段からの出力信号を上記サンプリング時間調整回路への入力信号としたので、自己消弧型半導体素子に所定の電流状態判定基準値が流れる前にスイッチングタイミングずれを判別可能であり、結果的にスイッチングタイミングずれを自動的に、かつ、適切に補正できる。
【００７１】
また、本発明の第９の構成による半導体装置は、第１から第７のいずれかの構成において、上記並列接続された自己消弧型半導体素子の各ゲート端子間を短絡する短絡線と、上記短絡線を流れる短絡電流検出手段とを備え、上記短絡電流検出手段からの出力信号を、上記サンプリング時間調整回路への入力信号としたので、短絡電流検出手段を用いてスイッチングタイミングのずれを判定可能となり、この結果、スイッチングタイミングずれを自動的に、かつ、適切に補正することが可能である。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係る半導体装置の主要部を示す回路構成図である。
【図２】本発明の実施の形態１に係る半導体装置の動作を説明するタイムチャートである。
【図３】本発明の実施の形態２に係る半導体装置の主要部を示す回路構成図である。
【図４】本発明の実施の形態２に係る半導体装置の動作を説明するタイムチャートである。
【図５】本発明の実施の形態３に係る半導体装置の主要部を示す回路構成図である。
【図６】本発明の実施の形態３に係る半導体装置の動作を説明するタイムチャートである。
【図７】本発明の実施の形態４に係る半導体装置の主要部を示す回路構成図である。
【図８】本発明の実施の形態４に係る半導体装置の動作を説明するタイムチャートである。
【図９】本発明の実施の形態５に係る半導体装置の主要部を示す回路構成図である。
【図１０】本発明の実施の形態６に係る半導体装置の主要部を示す回路構成図である。
【図１１】本発明の実施の形態７に係る半導体装置の主要部を示す回路構成図である。
【図１２】本発明の実施の形態８に係る半導体装置の主要部を示す回路構成図である。
【図１３】従来の半導体装置の主要部を示す回路構成図である。
【図１４】従来の半導体装置の動作を説明するタイムチャートである。
【符号の説明】
１　制御信号発生回路、　２　自己消弧型半導体素子、　３　還流ダイオード、　４　ゲート抵抗、　５　ゲートアンプ、　６　タイミング補正要否判定手段、　７　サンプリング時間調整回路、　８　出力信号保持回路、　９　スイッチング時間調整回路、　１０　エッジ抽出回路、　１１，２３　遅延回路、　１２，　２２　ＮＯＴ回路、　１３，３１　ＯＲ回路、　１４，１９，２６，３３　ＰＮＰトランジスタ、　１５　入力抵抗、　１６　コンデンサ（第１の蓄積素子）、　１７　放電抵抗、　１８　論理回路、　２０　抵抗、　２１　パルス成形回路、　２４　ＡＮＤ回路、　２５　抵抗、　２７　コンデンサ（第２の蓄積素子）、　２８　放電抵抗、　２９　ＮＰＮトランジスタ、　３０　電流変化率検出手段、　３２，３５　コンパレータ、　３３　電圧源、　３４　可変電圧源、３６　スイッチング時間調整器、　３７　ゲート駆動回路、　３８　積分器、３９　抵抗、　４０　コンデンサ、　４１　パルス成形回路、　４２　短絡電流検出手段、　４３　ＰｃｈＭＯＳＦＥＴ、　４４　ＮｃｈＭＯＳＦＥＴ、　４５　オンゲート抵抗、　４６　オフゲート抵抗、　４７　短絡線、　５５　抵抗、　５６　正極側共通導体、　５７　負極側共通導体、　６０　スイッチング素子制御信号、　６１、６２　スイッチング素子、　６３，６４，６７　直流電源、　６５　ダイオード、　６６　抵抗、　６８　コンパレータ、　７０，７１　駆動回路、　８１　ゲート抵抗、　８２，８３　スイッチング素子、　８４，８５　直流電源、　８６　自己消弧型半導体素子、　８７　抵抗、　８８　ロジック処理回路、　７００ａ、７００ｂ、７００ｃ、７００ｄ　サンプリング時間調整回路、　８００ａ、８００ｂ、８００ｃ、８００ｄ　出力信号保持回路、　９００ａ、９００ｂ、９００ｃ、９００ｄ　スイッチング時間調整回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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