(57)【要約】【課題】銅配線とビア部の銅の接着性（密着性）を向上させ、また、絶縁膜中への銅の拡散を低減し、銅配線の信頼性を向上させる。【解決手段】半導体基板上の銅膜２７ｂ等よりなる第１層配線Ｍ１上の、窒化シリコン膜２８、酸化シリコン膜２９、窒化シリコン膜３０および酸化シリコン膜３１中に、コンタクトホール３２および配線溝３３を形成し、Ｔａ膜３６ａ、ＴａＮ膜３６ｂおよびＴａ膜３６ｃの積層膜よりなるバリア層３６を形成した後、シード層となる銅膜３７ａを形成し、電界メッキ法により銅膜３７ｂを形成し、配線溝３３およびコンタクトホール３２外部の銅膜３７ａ、３７ｂおよびバリア層３６をＣＭＰにより除去して、第２層配線Ｍ２および第２層配線と第１層配線との接続部Ｐ２を形成する。このＴａ膜３６ａによって第１層配線Ｍ１（銅膜２７ｂ）との接着性が確保できる。【選択図】　　図８
2004031866.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）半導体基板上に形成された第１銅膜と、
（ｂ）前記第１銅膜上に形成された絶縁膜と、
（ｃ）前記絶縁膜中であって、前記第１銅膜上に形成された溝と、
（ｄ）前記溝の側壁および底部に形成された導電性膜と、
（ｅ）前記溝の内部であって、前記導電性膜上に形成された第２銅膜と、
を有する半導体集積回路装置であって、
（ｆ）前記導電性膜は、
（ｆ１）前記溝底部において、銅との密着性が高く、
（ｆ２）前記溝の側壁において、銅の拡散を防止する膜、
であることを特徴とする半導体集積回路装置。
【請求項２】
（ａ）半導体基板上に形成された第１銅膜と、
（ｂ）前記第１銅膜上に形成された絶縁膜と、
（ｃ）前記絶縁膜中であって、前記第１銅膜上に形成された溝と、
（ｄ）前記溝の側壁および底部に形成された導電性膜と、
（ｅ）前記溝の内部であって、前記導電性膜上に形成された第２銅膜と、
を有する半導体集積回路装置であって、
（ｆ）前記導電性膜は、
（ｆ１）前記第１銅膜上に形成され、銅との密着性が高い第１膜と、
（ｆ２）前記第１膜上に形成され、銅の拡散を防止する第２膜と、
（ｆ３）前記第２膜上に形成され、銅との密着性が高い第３膜と、
からなることを特徴とする半導体集積回路装置。
【請求項３】
（ａ）前記第１膜および第３膜は、金属を含有し、
（ｂ）前記第２膜は、前記金属の窒化物を含有し、
（ｃ）前記金属は、Ｔａ（タンタル）、Ｔｉ（チタン）、Ｗ（タングステン）、Ｎｂ（ニオブ）、Ｃｒ（クロム）、Ｈｆ（ハフニウム）、Ｍｏ（モリブデン）、Ｚｒ（ジルコニウム）、Ｒｅ（レニウム）、Ｒｕ（ルテニウム）もしくはＩｒ（イリジウム）であることを特徴とする請求項２記載の半導体集積回路装置。
【請求項４】
（ａ）半導体基板上に形成された第１銅膜と、
（ｂ）前記第１銅膜上に形成された絶縁膜と、
（ｃ）前記絶縁膜中であって、前記第１銅膜上に形成された溝と、
（ｄ）前記溝の側壁および底部に形成された導電性膜と、
（ｅ）前記溝の内部であって、前記導電性膜上に形成された第２銅膜と、
を有する半導体集積回路装置であって、
（ｆ）前記導電性膜は、
（ｆ１）前記溝の側壁上に形成され、前記溝の底部上に形成されない第１膜であって、銅の拡散を防止する第１膜と、
（ｆ２）前記第１膜上および前記溝の底部上に形成され、銅との密着性が高い第２膜と、
からなることを特徴とする半導体集積回路装置。
【請求項５】
（ａ）前記第２膜は、金属を含有し、
（ｂ）前記第１膜は、前記金属の窒化物を含有し、
（ｃ）前記金属は、Ｔａ（タンタル）、Ｔｉ（チタン）、Ｗ（タングステン）、Ｎｂ（ニオブ）、Ｃｒ（クロム）、Ｈｆ（ハフニウム）、Ｍｏ（モリブデン）、Ｚｒ（ジルコニウム）、Ｒｅ（レニウム）、Ｒｕ（ルテニウム）もしくはＩｒ（イリジウム）であることを特徴とする請求項４記載の半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置に関するものであって、特に、絶縁膜中に配線用の溝を形成後、銅（Ｃｕ）膜を溝内部に埋め込む、いわゆるダマシン法により形成されるＣｕ配線に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
近年、半導体集積回路装置における配線の微細化および多層化に伴い、絶縁膜中に配線用の溝を形成後、導電膜を溝内部に埋め込むことにより配線を形成する、いわゆるダマシン技術が採用されている。
【０００３】
さらに、埋め込む導電膜としては、抵抗の小さい銅膜が検討されている。
【０００４】
例えば、特開２００１−２７４１６２号公報においては、ビア用の穴と配線用の溝内にＣｕ膜（２３）を形成し、さらに、この上部に中間層（３３）を介し、Ａｌ膜（３４）を形成する技術が開示されている。
【０００５】
【発明が解決しようとする課題】
本発明者らは、ダマシン技術を用いた多層のＣｕ配線について検討しており、かかる配線を有する半導体集積回路装置のストレス・マイグレーション（Ｓｔｒｅｓｓ　Ｍｉｇｒａｔｉｏｎ）試験、例えば、長時間、２００℃の雰囲気下に晒す試験において、ビア抵抗（接続部抵抗）が増加するという問題に直面した。
【０００６】
このビア抵抗の増加は、下層のＣｕ配線とその上部のビア底との境界において、バリア層が剥離することが原因の一つとして知られている。
【０００７】
なお、発明者らが、検討したバリア層は、窒化タンタル（ＴａＮ）およびタンタル（Ｔａ）の積層膜であり、Ｃｕ配線側がＴａＮ膜、ビア側がＴａ膜であった。
【０００８】
本発明の目的は、Ｃｕ配線とビア部（接続部）との接着性（密着性）を向上させ、エレクトロマイグレーションやストレスマイグレーション耐性を向上させることにある。また、配線寿命を長くすることにある。
【０００９】
また、本発明の他の目的は、Ｃｕ配線を有する半導体集積回路装置の信頼性を向上させることにある。
【００１０】
本発明の前記目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１１】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記のとおりである。
【００１２】
本発明の半導体集積回路装置は、（ａ）半導体基板上に形成された第１銅膜と、（ｂ）前記第１銅膜上に形成された絶縁膜と、（ｃ）前記絶縁膜中であって、前記第１銅膜上に形成された溝と、（ｄ）前記溝の側壁および底部に形成された導電性膜と、（ｅ）前記溝の内部であって、前記導電性膜上に形成された第２銅膜と、を有し、（ｆ）前記導電性膜は、（ｆ１）前記溝底部において、銅との密着性が高く、（ｆ２）前記溝の側壁において、銅の拡散を防止する膜、である。
【００１３】
この導電性膜を、例えば、（ｆ１）前記第１銅膜上に形成され、銅との密着性が高い第１膜と、（ｆ２）前記第１膜上に形成され、銅の拡散を防止する第２膜と、（ｆ３）前記第２膜上に形成され、銅との密着性が高い第３膜と、で構成してもよい。
【００１４】
また、この導電性膜を、（ｆ１）前記溝の側壁上に形成され、前記溝の底部上に形成されない第１膜であって、銅の拡散を防止する第１膜と、（ｆ２）前記第１膜上および前記溝の底部上に形成され、銅との密着性が高い第２膜と、で構成してもよい。
【００１５】
銅との密着性が高い膜とは、例えば、Ｔａ（タンタル）、Ｔｉ（チタン）、Ｗ（タングステン）、Ｎｂ（ニオブ）、Ｃｒ（クロム）、Ｈｆ（ハフニウム）、Ｍｏ（モリブデン）、Ｚｒ（ジルコニウム）、Ｒｅ（レニウム）、Ｒｕ（ルテニウム）もしくはＩｒ（イリジウム）の金属膜であり、銅の拡散を防止する膜とは、例えば前記金属の窒化物である。
【００１６】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には同一の符号を付し、その繰り返しの説明は省略する。
【００１７】
（実施の形態１）
図１から図１５は、本発明の実施の形態１である半導体集積回路装置の製造方法を工程順に示した基板の要部断面図である。
【００１８】
まず、図１に示すように、例えばｐ型の単結晶シリコンからなる半導体基板（以下、単に「基板」という）１を用意し、基板１の主面に素子分離２を形成する。素子分離２を形成するには、まず、基板１をエッチングして溝を形成した後、半導体基板１を熱酸化することによって、溝の内壁に薄い酸化シリコン膜（図示せず）を形成する。次に、溝の内部を含む半導体基板１上にＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法で溝を埋め込む程度の酸化シリコン膜を堆積し、溝外部の酸化シリコン膜をＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）により除去することによって、その表面を平坦化する。
【００１９】
次に、基板１にｐ型不純物（例えばホウ素）およびｎ型不純物（例えばリン）をイオン打ち込みした後、熱処理し不純物を拡散させることによって、ｐ型ウエル３およびｎ型ウエル４を形成する。
【００２０】
その後、基板１の表面を洗浄し、続いて基板１を熱酸化することによって、その表面に清浄なゲート酸化膜５を形成する。
【００２１】
次に、基板１上に多結晶シリコン膜を形成し、エッチングすることにより、ゲート電極７を形成する。
【００２２】
次に、ｐ型ウエル３上のゲート電極７の両側の基板１にｎ型不純物（リンまたはヒ素）をイオン打ち込みしてｎ−型半導体領域８を形成する。また、ｎ型ウエル４上のゲート電極７の両側の基板１にｐ型不純物（例えばホウ素）をイオン打ち込みしてｐ−型半導体領域９を形成する。
【００２３】
次いで、基板１上にＣＶＤ法で窒化シリコン膜を堆積した後、異方的にエッチングすることによりサイドウォール１０をゲート電極７の側壁に形成する。
【００２４】
次いで、ゲート電極７およびサイドウォール１０をマスクに、ｐ型ウエル３には、ｎ型不純物（リンまたはヒ素）をイオン打ち込みすることによってｎ＋型半導体領域１１（ソース、ドレイン）を形成し、ｎ型ウエル４には、ｐ型不純物（ホウ素）をイオン打ち込みすることによってｐ＋型半導体領域１２（ソース、ドレイン）を形成する。ここまでの工程で、ＬＤＤ（Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ）構造のソース、ドレインを備えたｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐが形成される。
【００２５】
次に、半導体基板１の全面にチタン等の高融点金属膜（図示せず）を形成し、基板１に熱処理を施すことにより、高融点金属膜と、ゲート電極７および基板１（ｎ＋型半導体領域１１およびｐ＋型半導体領域１２）との接触部にシリサイド層１６を形成する。その後、未反応の高融点金属膜を除去する。シリサイド層１６を形成することにより、プラグＰ１等との接続抵抗を低減することができ、また、ゲート電極７やｎ＋型半導体領域１１もしくはｐ＋型半導体領域１２自身のシート抵抗を低減することができる。
【００２６】
次に、ＣＶＤ法により酸化シリコン膜を堆積することにより、層間絶縁膜１８を形成し、その表面をＣＭＰにより平坦化する。
【００２７】
次に、ｎ＋型半導体領域１１もしくはｐ＋型半導体領域１２上の層間絶縁膜１８を適宜エッチングにより除去することによりコンタクトホール２０を形成する。
【００２８】
次に、コンタクトホール２０内を含む層間絶縁膜１８上に、ＣＶＤ法により窒化チタン膜を形成した後、ＣＶＤ法によりタングステン（Ｗ）膜を形成する。次いで、コンタクトホール２０以外の窒化チタン膜（ＴｉＮ）およびＷ膜をＣＭＰにより除去し、プラグＰ１を形成する。なお、前記窒化チタン膜は、スパッタ法により形成してもよい。また、この窒化チタン膜は、チタンと窒化チタンとの積層膜とすることもできる。
【００２９】
次に、層間絶縁膜１８およびプラグＰ１上に、窒化シリコン膜２２を形成し、次いで、酸化シリコン膜２３をＣＶＤ法により堆積する。
【００３０】
次いで、第１層配線形成予定領域上の酸化シリコン膜２３をエッチングにより除去し、さらに、このエッチングにより露出した窒化シリコン膜２２をエッチングすることにより配線溝２５を形成する。この窒化シリコン膜２２は、エッチングストッパーとして利用される。
【００３１】
次に、配線溝２５内を含む酸化シリコン膜２３上に、バリア層２６をスパッタ法もしくはＣＶＤ法により堆積する。
【００３２】
このバリア層２６は、例えば、ＴａＮ（窒化タンタル）膜２６ａおよびＴａ（タンタル）膜２６ｂの積層膜２６であり、スパッタ法により形成することができる。また、ＴａＮ膜は、Ｔａをスッパタする際の雰囲気に窒素を含有させることにより形成可能であり、窒素の流量を調整することにより、同一チャンバ（成膜室）内で連続して前記積層膜を形成することができる。
【００３３】
次いで、バリア層２６上に、薄い銅膜２７ａをスパッタ法により形成する。この銅膜２７ａは、電界メッキの際のシード層となる。
【００３４】
次いで、基板（ウエハ）１を、メッキ液に浸漬し、シード層（銅膜２７ａ）に電位を印加（電界メッキ）することによって、基板１上に、銅膜２７ｂを析出させ、アニールを施す。
【００３５】
次に、配線溝２５外部の銅膜２７ａ、２７ｂおよびバリア層２６をＣＭＰにより除去して第１層配線Ｍ１を形成する。
【００３６】
次いで、酸化シリコン膜２３および第１層配線Ｍ１上に、窒化シリコン膜２８、酸化シリコン膜２９、窒化シリコン膜３０および酸化シリコン膜３１を順次ＣＶＤ法により堆積する。ここで、窒化シリコン膜３０は、配線溝３３を形成する際のエッチングストッパーとして、また、窒化シリコン膜２８は、下層の第１層配線Ｍ１との接続を図るためのコンタクトホール（接続孔、溝）３２を形成する際のエッチングストッパーとして機能する。
【００３７】
ここでは、層間絶縁膜として、酸化シリコン膜を使用しているが、より低誘電率の材料を用いてもよい。
【００３８】
次に、第１層配線Ｍ１のコンタクト領域上の酸化シリコン膜３１、窒化シリコン膜３０および酸化シリコン膜２９をエッチングにより除去し、さらに、このエッチングにより露出した窒化シリコン膜２８をエッチングすることによりコンタクトホール３２を形成する。
【００３９】
次いで、コンタクトホール３２内を含む酸化シリコン膜３１上に反射防止膜もしくはレジスト膜（図示せず）を形成し、コンタクトホール３２内を反射防止膜もしくはレジスト膜で埋め込む。さらに、第２層配線形成予定領域を開口したフォトレジスト膜（図示せず）をマスクに、反射防止膜もしくはレジスト膜、酸化シリコン膜３１をエッチングする。続いて、このエッチングにより露出した窒化シリコン膜３０等をエッチングすることにより配線溝３３を形成する。この際コンタクトホール３２内には、反射防止膜もしくはレジスト膜が残存する。次に、コンタクトホール内に残存した反射防止膜もしくはレジスト膜と上記フォトレジスト膜を除去する。
【００４０】
以上の工程により、第２層配線用の配線溝３３と、第２層配線と第１層配線とを接続するためのコンタクトホール３２が形成される。図２に、図１の配線溝３３およびコンタクトホール３２近傍の部分拡大図を模式的に示す。
【００４１】
なお、第２層配線形成予定領域を開口したフォトレジスト膜をマスクに、酸化シリコン膜３１および窒化シリコン膜３０をエッチングすることにより、配線溝３３を形成した後、配線溝３３内を反射防止膜等で埋め込み、第１層配線上のコンタクト領域を開口したフォトレジスト膜をマスクに、反射防止膜、酸化シリコン膜２９および窒化シリコン膜２８をエッチングすることによりコンタクトホール３２を形成してもよい。
【００４２】
また、エッチングストッパーとして用いられる窒化シリコン膜３０、２８は、エッチング量を時間等で制御可能な場合は、省略することが可能である。
【００４３】
次に、図３に示すように、配線溝３３およびコンタクトホール３２内を含む酸化シリコン膜３１上に、バリア層３６を形成する。
【００４４】
このバリア層３６は、膜厚５ｎｍ程度のＴａ膜３６ａ、膜厚１０ｎｍ程度のＴａＮ膜３６ｂおよび膜厚２０ｎｍ程度のＴａ膜３６ｃの積層膜３６であり、スパッタ法により形成することができる。また前述した通り、ＴａＮ膜は、Ｔａをスッパタする際の雰囲気に窒素を含有させることにより形成可能である。従って、窒素の流量を調整することにより、同一チャンバ（成膜室）内で連続して前記積層膜を形成することができる。図４に、図３の配線溝３３およびコンタクトホール３２近傍の部分拡大図を模式的に示す。
【００４５】
次いで、図５に示すように、バリア層３６上に、膜厚１２０ｎｍ程度の銅膜３７ａをスパッタ法により形成する。この銅膜３７ａは、電界メッキの際のシード層となる。
【００４６】
次いで、基板（ウエハ）１を、メッキ液に浸漬し、シード層（銅膜３７ａ）に電位を印加（電界メッキ）することによって、基板１上に、３００ｎｍ程度の銅膜３７ｂを析出させる。次いで、銅膜（３７ａ、３７ｂ）にアニールを施し、膜の応力を緩和し、また、銅の結晶の成長を促進させる。図６に、図５の配線溝３３およびコンタクトホール３２近傍の部分拡大図を模式的に示す。
【００４７】
次に、図７に示すように、配線溝３３およびコンタクトホール３２外部の銅膜３７ａ、３７ｂおよびバリア層３６をＣＭＰにより除去して、第２層配線Ｍ２および第２層配線と第１層配線との接続部Ｐ２を形成する。図８に、図７の配線溝３３およびコンタクトホール３２近傍の部分拡大図を模式的に示す。
【００４８】
このように、本実施の形態によれば、バリア層３６を、Ｔａ膜３６ａ／ＴａＮ膜３６ｂ／Ｔａ膜３６ｃの３層構造とした。即ち、第１層配線Ｍ１と接続部Ｐ２との間は、銅膜２７ｂ／Ｔａ膜３６ａ／ＴａＮ膜３６ｂ／Ｔａ膜３６ｃ／銅膜３７ａとなる。
【００４９】
この際、Ｔａ膜は、銅膜との密着性が高く、銅膜２７ｂとＴａ膜３６ａとの密着性を高めることにより、第１層配線Ｍ１と接続部Ｐ２との剥離を低減することができる。また、剥離によるボイドの発生、成長を抑え、ストレスマイグレーション（ＳＭ）特性、エレクトロマイグレーション（ＥＭ）特性を向上させることができる。
【００５０】
また、Ｔａ膜３６ｃと銅膜３７ａとの密着性を高めることにより、接続部Ｐ２の側壁や底部における銅膜３７ａの剥離を低減することができる。また、剥離によるボイドの発生、成長を抑え、ストレスマイグレーション（ＳＭ）特性、エレクトロマイグレーション（ＥＭ）特性を向上させることができる。
【００５１】
また、Ｔａ膜（３６ａ、３６ｃ）間には、ＴａＮ膜３６ｂが存在しており、第２層配線Ｍ２および接続部Ｐ２中のＣｕが酸化シリコン膜２９、３１等の層間絶縁膜中に拡散することを防止することができる。このＴａＮ膜は、アモルファス状態もしくはアモルファスに類似の状態の膜であり、銅との反応が少ないことから銅の拡散を防止することができる。なお、窒化シリコン膜２８および３２も、Ｃｕの拡散を防止する機能を有する。
【００５２】
特に、配線や接続部に銅を用いた場合には、その抵抗値が小さく、配線の低抵抗化が図れる等のメリットが大きい。しかしながら、銅は絶縁膜中に拡散し易く、絶縁膜を介するショート等の原因となるため、銅の拡散の防止対策が重要となる。
【００５３】
一方、拡散防止用の膜と、銅膜や絶縁膜との密着性が悪いと、これらの膜の境界に剥離が生じ、接続不良の要因となる。また、剥離が生じないまでも、ストレスマイグレーション試験時等においては、高温下（ストレス下）に晒されることとなり、Ｃｕ原子が移動しボイドが発生しやすくなる。また、Ｃｕ原子の移動によりボイドの成長が起こり接続不良を生じさせ得る。また、配線と接続部間においては応力が集中しやすく、ボイドが発生しやすい。
【００５４】
従って、銅の拡散防止と密着性との両方を兼ね備えたバリア層が必要となり、本実施の形態のバリア層を用いて好適である。
【００５５】
また、本実施の形態においては、バリア層３６を、Ｔａ膜３６ａ／ＴａＮ膜３６ｂ／Ｔａ膜３６ｃの３層としたが、この他の金属Ｍ／金属Ｍの窒化物／金属Ｍの積層膜としてもよい。金属Ｍとは、Ｔｉ（チタン）、Ｗ（タングステン）、Ｎｂ（ニオブ）、Ｃｒ（クロム）、Ｈｆ（ハフニウム）、Ｍｏ（モリブデン）、Ｚｒ（ジルコニウム）、Ｒｅ（レニウム）、Ｒｕ（ルテニウム）、もしくはＩｒ（イリジウム）である。
【００５６】
中でも、Ｔａは、銅との反応性が低いこと、導電性を持ち、かつ銅に対するバリア性が高い窒化物を生成しやすこと、また、高温での安定性が高いことから、本実施の形態に用いて好適である。
【００５７】
また、Ｗ、Ｔｉ、Ｎｂ、Ｚｒは銅との反応性が小さく、窒化物を生成可能である。また、Ｃｒ、Ｈｆ、Ｒｅ、Ｒｕ、Ｉｒは銅との反応性が小さいという特性を有する。
【００５８】
また、金属Ｍの窒化物の他、炭化物など、含有させても導電性を有し、かつ、その状態がアモルファスもしくはアモルファスに類似の状態、例えば、結晶粒界がない、もしくは通常の金属の状態より結晶粒界が少ない状態となるような元素との化合物を用いても良い。
【００５９】
また、金属Ｍ／金属Ｍの窒化物／金属Ｍの積層において、Ｍは同一金属を用いてもよいし、異なる金属の組み合わせでもよい。例えば、Ｍが同一の場合は、前述した通り、窒素の流量を調整することにより同一チャンバ内で成膜可能である等、製造方法の簡略化を図ることができる。また、銅との密着性が高く安定な金属膜と、導電性が高く銅に対するバリア性が高い窒化膜とを任意に組み合わせる場合には、Ｍが異なる場合があるが、密着性とバリア性をより良く両立できる。
【００６０】
次に、図９に示すように、酸化シリコン膜３１および第２層配線Ｍ２上に、窒化シリコン膜３８、酸化シリコン膜３９、窒化シリコン膜４０および酸化シリコン膜４１を順次ＣＶＤ法により堆積し、接続部Ｐ２および第２層配線Ｍ２と同様に、接続部Ｐ３および第３層配線Ｍ３を形成する。バリア層４６は、Ｔａ膜４６ａ／ＴａＮ膜４６ｂ／Ｔａ膜４６ｃの３層構造であり、４７ａ、４７ｂは、銅膜である。
【００６１】
次いで、図１０に示すように、酸化シリコン膜４１および第３層配線Ｍ３上に、窒化シリコン膜４８を形成し、次いで、酸化シリコン膜４９をＣＶＤ法により堆積する。
【００６２】
次いで、第３層配線Ｍ３上の酸化シリコン膜４９をエッチングにより除去し、さらに、このエッチングにより露出した窒化シリコン膜４８をエッチングすることによりコンタクトホール５０を形成する。
【００６３】
次に、コンタクトホール５０内を含む酸化シリコン膜４９上に、バリア層５１を形成する。このバリア層５１もバリア層３６等と同様に形成することができ、例えば、Ｔａ膜５１ａ、ＴａＮ膜５１ｂおよびＴａ膜５１ｃの積層膜で構成できる。
【００６４】
次いで、バリア層５１上に、シード層となる薄い銅膜５２ａをスパッタ法により形成し、さらに、その上部に、電界メッキ法により銅膜５２ｂを形成する。
【００６５】
その後、コンタクトホール５０外部の銅膜５２ａ、５２ｂおよびバリア層５１をＣＭＰにより除去し、プラグＰ４を形成する。
【００６６】
次に、図１１に示すように、プラグＰ４および酸化シリコン膜４９上に、窒化シリコン膜５３を形成し、次いで、酸化シリコン膜５４をＣＶＤ法により堆積する。なお、図１１においては、ＭＩＳＦＥＴ（Ｑｎ、Ｑｐ）およびプラグＰ１等の表示を省略してある。
【００６７】
次いで、第４層配線形成予定領域上の酸化シリコン膜５４をエッチングにより除去し、さらに、このエッチングにより露出した窒化シリコン膜５３をエッチングすることにより配線溝５５を形成する。
【００６８】
次に、配線溝５５内を含む酸化シリコン膜５４上にバリア層５６（Ｔａ膜５６ａ、ＴａＮ膜５６ｂおよびＴａ膜５６ｃの積層膜）をバリア層３６と同様に形成する。さらに、バリア層５６上に、シード膜となる銅膜５７ａをスパッタ法により形成し、さらに、その上部に銅膜５７ｂを電界メッキ法により形成する。
【００６９】
次に、配線溝５５外部の銅膜５７ａ、５７ｂおよびバリア層５６をＣＭＰにより除去して第４層配線Ｍ４を形成する。図１２に、図１１のプラグＰ４および第４層配線Ｍ４近傍の部分拡大図を模式的に示す。
【００７０】
このように、プラグＰ４と第４層配線Ｍ４を構成する銅膜等を異なる工程で形成する、いわゆるシングルダマシン法を用いても良い。
【００７１】
かかる場合も、先の場合（第２層配線Ｍ２、接続部Ｐ２）と同様、銅の拡散防止と密着性の向上を図ることができる。
【００７２】
特に、多層配線のうち、上層部に位置する配線は、配線の厚さが大きい。従って、かかる配線を埋め込む溝を形成する絶縁膜も厚くなるため、デュアルダマシン法を用いた場合には、深いコンタクトホールを形成しなければならず、その形成が困難となる。
【００７３】
次に、図１３に示すように、第４層配線Ｍ４および酸化シリコン膜５４上に、窒化シリコン膜５８を形成し、次いで、酸化シリコン膜５９をＣＶＤ法により堆積する。次いで、プラグＰ４と同様にプラグＰ５を形成する。なお、図１３においては、第３層配線Ｍ３以下の層の表示を省略してある（図１４および図１５も同じ）。
【００７４】
次に、プラグＰ５および酸化シリコン膜５９上に、窒化シリコン膜６３を形成し、次いで、酸化シリコン膜６４をＣＶＤ法により堆積する。
【００７５】
次いで、第５層配線形成予定領域上の酸化シリコン膜６４をエッチングにより除去し、さらに、このエッチングにより露出した窒化シリコン膜６３をエッチングすることにより配線溝６５を形成する。
【００７６】
次に、配線溝６５内を含む酸化シリコン膜６４上にバリア層（Ｔａ膜６６ａ、ＴａＮ膜６６ｂおよびＴａ膜６６ｃの積層膜）６６をバリア層３６と同様に形成する。さらに、バリア層６６上に、シード膜となる銅膜６７ａをスパッタ法により形成し、さらに、その上部に銅膜６７ｂを電界メッキ法により形成する。
【００７７】
次に、配線溝６５外部の銅膜６７ａ、６７ｂおよびバリア層６６をＣＭＰにより除去して第５層配線Ｍ５を形成する。
【００７８】
次いで、図１４に示すように、第５層配線Ｍ５および酸化シリコン膜６４上に酸化シリコン膜７０を形成する。なお、酸化シリコン膜をＣＶＤ酸化膜とＳＯＧ（Ｓｐｉｎ　Ｏｎ　Ｇｌａｓｓ）膜の積層構造にする等して、酸化シリコン膜７０の表面を平坦化してもよい。
【００７９】
さらに、第５層配線Ｍ５のコンタクト領域上の酸化シリコン膜７０をエッチングにより除去する。続いて、第５層配線Ｍ５のコンタクト領域および酸化シリコン膜７０上に、チタン膜７１、アルミニウム膜７２および窒化チタン膜７３を順次堆積し、これら積層膜を所望の形状にパターニングすることにより第６層配線Ｍ６を形成する。
【００８０】
次いで、図１５に示すように、第６層配線Ｍ６上に窒化シリコン膜を形成し、さらに、酸化シリコン膜を形成することにより、これらの積層膜よりなる保護膜７４を形成する。
【００８１】
次に、保護膜７４をエッチングにより除去することにより第６層配線Ｍ６の一部（パッド部）を露出させる。続いて、露出した第６層配線Ｍ６上に金等からなるバンプ下地電極７５を形成し、バンプ下地電極７５上に金もしくは半田等からなるバンプ電極７６を形成する。このバンプ電極７６は外部接続用電極となる。
【００８２】
この後、パッケージ基板等に実装され半導体集積回路装置が完成するが、それらの図示は省略する。
【００８３】
（実施の形態２）
実施の形態１においては、バリア層を、Ｔａ膜、ＴａＮ膜およびＴａ膜の積層膜としたが、このうちコンタクトホールの側壁のみにＴａＮ膜を形成し、下層のＴａ膜を省略してもよい。なお、バリア層（例えば、３６等）以外の部分は、実施の形態１と同様に形成し得るため、バリア層の形成方法について詳細に説明する。
【００８４】
図１６は、例えば、実施の形態１の配線溝３３およびコンタクトホール３２近傍を模式的に示した部分拡大図である。
【００８５】
図示するように、酸化シリコン膜２３および第１層配線Ｍ１上の、窒化シリコン膜２８、酸化シリコン膜２９、窒化シリコン膜３０および酸化シリコン膜３１中に、コンタクトホール３２および配線溝３３が形成されている。
【００８６】
次いで、図１７に示すように、配線溝３３およびコンタクトホール３２内を含む酸化シリコン膜３１上に、基板にバイアス電位を印加したスパッタ法を用いて１０ｎｍ程度のＴａＮ膜２３６ｂを形成する。すなわち、基板にバイアス電位を印加した状態で、タンタルをターゲットとし、チャンバ（成膜室）内に窒素を導入しながらＴａＮ膜を成膜する。
【００８７】
ここで、コンタクトホール３２の径は、微細であるためその底部や側壁に膜が堆積し難い、さらに、基板にバイアス電位を印加したスパッタ法を用いた場合には、図１８に示すように、コンタクトホール３２の底部に堆積した膜が、バイアスで加速された粒子によって再スパッタされその側壁に再付着する。従って、コンタクトホール底部の膜が除去され、その側壁部のみに膜が付着する（図１７）。
【００８８】
なお、配線溝３３の底部では、コンタクトホール３２の底部よりＴａＮの膜厚が厚く堆積されているため、配線溝３３の底面や側壁にはＴａＮ膜２３６ｂが残存する。また、コンタクトホール３２等の底部に残存するＴａＮ膜の膜厚は、バイアス条件等を適宜調整することにより制御可能である。
【００８９】
次いで、図１９に示すように、ＴａＮ膜２３６ｂ上およびコンタクトホール３２の底部上に２０ｎｍ程度のＴａ膜３６ｃを例えば、スパッタ法により形成する。その結果、ＴａＮ膜２３６ｂおよびＴａ膜３６ｃよりなるバリア層２３６が形成される。
【００９０】
ここで、ＴａＮ膜２３６ｂは、コンタクトホール３２の底部において除去されているので、コンタクトホール３２の底部において、第１層配線Ｍ１（銅膜２７ｂ）上には、Ｔａ膜３６ｃが形成されることとなり、これらの密着性が確保できる。従って、実施の形態１のバリア層の最下層のＴａ膜３６ａを省略することができる。
【００９１】
この場合、ＴａＮ膜２３６ｂのみならず、Ｔａ膜３６ａも基板にバイアス電位を印加したスパッタ法により形成することが可能である。すなわち、窒素の流量やバイアス条件を調整することにより、同一チャンバ（成膜室）内で連続してこれらの積層膜を形成することができる。
【００９２】
次いで、図２０に示すように、バリア層２３６上に、薄い銅膜３７ａをスパッタ法により形成する。この銅膜３７ａは、電界メッキの際のシード層となる。
【００９３】
次いで、基板（ウエハ）１を、メッキ液に浸漬し、シード層（銅膜３７ａ）に電位を印加（電界メッキ）することによって、基板１上に、銅膜３７ｂを析出させ、アニールを施す。
【００９４】
次に、図２１に示すように、配線溝３３およびコンタクトホール３２外部の銅膜３７ａ、３７ｂおよびバリア層２３６をＣＭＰにより除去して、第２層配線Ｍ２および第２層配線と第１層配線との接続部Ｐ２を形成する。
【００９５】
このように、本実施の形態によれば、バリア層２３６を、ＴａＮ膜２３６ｂ／Ｔａ膜３６ｃの２層構造とし、さらに、コンタクトホール底部のＴａＮ膜２３６ｂを除去したので、第１層配線Ｍ１と接続部Ｐ２との接続抵抗を低減することができる。
【００９６】
即ち、前述した通り、ＴａＮ膜２３６ｂは、Ｃｕが酸化シリコン膜２９、３１等の層間絶縁膜中に拡散することを防止する機能を有する。従って、これらの絶縁膜との接触部において存在すればよい。また、ＴａＮ膜はＴａ膜と比較し、その抵抗値が高いため、配線との接続部においては存在しない方が好ましい。
【００９７】
従って、本実施の形態においては、Ｔａ膜３６ｃにより銅膜（２７ｂ）との密着性を高くし、ストレスマイグレーション（ＳＭ）特性、エレクトロマイグレーション（ＥＭ）特性を向上させ、また、ＴａＮ膜２３６ｂによりＣｕの層間絶縁膜（酸化シリコン膜２９、３１等）中への拡散を防止するとともに、接続抵抗の低減を図ることができる。
【００９８】
なお、このような構造のＴａＮ膜は、例えば、フォトリソグラフィー技術を用いて、コンタクトホール３２の底部以外の領域をフォトレジスト膜で覆い、コンタクトホール３２の底部のＴａＮ膜を除去することにより形成することも可能であるが、前述したようにコンタクトホール３２の径は微細であり、制御性よくＴａＮ膜を除去することは困難である。
【００９９】
これに対し、本実施の形態の基板にバイアス電位を印加したスパッタ法によれば、容易に本実施の形態のＴａＮ膜を得ることができる。
【０１００】
ここでは、デュアルダマシン法で形成される接続部および配線（Ｐ２、Ｍ２、実施の形態１のＰ３およびＭ３も同様）を例に説明したが、シングルダマシン法で形成される接続部（実施の形態１のプラグＰ４やＰ５）中のバリア層も同様の構成とし、同様に形成することができる。
【０１０１】
図２２に、例えば、実施の形態１のプラグＰ４に本実施の形態のバリア層２５１を適用した場合のプラグＰ４近傍の部分拡大図を示す。
【０１０２】
即ち、バリア層２５１を、ＴａＮ膜２５１ｂ／Ｔａ膜５１ｃの２層構造とし、さらに、コンタクトホール５０の底部のＴａＮ膜２５１ｂを除去している。なお、このバリア層２５１は、バリア層２３６と同様に形成することができ、また、他の部位（第３層配線Ｍ３や銅膜５２ａ、５２ｂ等）は、実施の形態１と同様に形成することができるので、その説明を省略する。
【０１０３】
なお、コンタクトホール底部のＴａＮ膜を薄膜化し、その側壁部の膜より相対的に薄くしても良い。かかる場合も、実施の形態１の場合と比較し、接続部の抵抗を低減できる。
【０１０４】
但し、この場合は、下層の銅膜との界面が、ＴａＮ／Ｃｕとなる。従って、これらの密着性を向上させるため、ＴａＮ膜の下層にＴａ膜（３６ａ）を形成することが好ましい。
【０１０５】
以上、発明者によってなされた本発明を、実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１０６】
特に、前述の実施の形態においては、ＭＩＳＦＥＴ上に形成された配線等に本発明を適用したが、本発明は、多層配線を用いた半導体集積回路装置に広く適用可能である。
【０１０７】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
【０１０８】
半導体基板上に形成された第１銅膜と、第１銅膜上の絶縁膜中の溝の内部の第２銅膜との間に導電性膜を設け、その導電性膜を、溝底部において、銅との密着性が高く、溝の側壁において、銅の拡散を防止するよう形成したので、第１銅膜と溝の内部の第２銅膜の接着性（密着性）を向上させ、また、エレクトロマイグレーション耐性を向上させることができる。また、絶縁膜中への銅の拡散を低減することができる。また、銅配線を有する半導体集積回路装置の信頼性を向上させることができる。また、ストレスマイグレーション耐性を向上させ、配線寿命を長くすることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１である半導体集積回路装置の製造工程を示す断面図である。
【図２】本発明の実施の形態１である半導体集積回路装置の製造工程を示す断面図である。
【図３】本発明の実施の形態１である半導体集積回路装置の製造工程を示す断面図である。
【図４】本発明の実施の形態１である半導体集積回路装置の製造工程を示す断面図である。
【図５】本発明の実施の形態１である半導体集積回路装置の製造工程を示す断面図である。
【図６】本発明の実施の形態１である半導体集積回路装置の製造工程を示す断面図である。
【図７】本発明の実施の形態１である半導体集積回路装置の製造工程を示す断面図である。
【図８】本発明の実施の形態１である半導体集積回路装置の製造工程を示す断面図である。
【図９】本発明の実施の形態１である半導体集積回路装置の製造工程を示す断面図である。
【図１０】本発明の実施の形態１である半導体集積回路装置の製造工程を示す断面図である。
【図１１】本発明の実施の形態１である半導体集積回路装置の製造工程を示す断面図である。
【図１２】本発明の実施の形態１である半導体集積回路装置の製造工程を示す断面図である。
【図１３】本発明の実施の形態１である半導体集積回路装置の製造工程を示す断面図である。
【図１４】本発明の実施の形態１である半導体集積回路装置の製造工程を示す断面図である。
【図１５】本発明の実施の形態１である半導体集積回路装置の製造工程を示す断面図である。
【図１６】本発明の実施の形態２である半導体集積回路装置の製造工程を示す断面図である。
【図１７】本発明の実施の形態２である半導体集積回路装置の製造工程を示す断面図である。
【図１８】本発明の実施の形態２である半導体集積回路装置の製造工程を示す断面図である。
【図１９】本発明の実施の形態２である半導体集積回路装置の製造工程を示す断面図である。
【図２０】本発明の実施の形態２である半導体集積回路装置の製造工程を示す断面図である。
【図２１】本発明の実施の形態２である半導体集積回路装置の製造工程を示す断面図である。
【図２２】本発明の実施の形態２である半導体集積回路装置の製造工程を示す断面図である。
【符号の説明】
１　　半導体基板（基板）
２　　素子分離
３　　ｐ型ウエル
４　　ｎ型ウエル
５　　ゲート酸化膜
７　　ゲート電極
８　　ｎ−型半導体領域
９　　ｐ−型半導体領域
１０　　サイドウォール
１１　　ｎ＋型半導体領域
１２　　ｐ＋型半導体領域
１６　　シリサイド層
１８　　層間絶縁膜
２０　　コンタクトホール
２２　　窒化シリコン膜
２３　　酸化シリコン膜
２５　　配線溝
２６　　バリア層
２６ａ　　ＴａＮ膜
２６ｂ　　Ｔａ膜
２７ａ　　銅膜
２７ｂ　　銅膜
２８　　窒化シリコン膜
２９　　酸化シリコン膜
３０　　窒化シリコン膜
３１　　酸化シリコン膜
３２　　コンタクトホール
３３　　配線溝
３６　　バリア層
３６ａ　　Ｔａ膜
３６ｂ　　ＴａＮ膜
３６ｃ　　Ｔａ膜
３７ａ　　銅膜
３７ｂ　　銅膜
３８　　窒化シリコン膜
３９　　酸化シリコン膜
４０　　窒化シリコン膜
４１　　酸化シリコン膜
４２　　コンタクトホール
４３　　配線溝
４６　　バリア層
４６ａ　Ｔａ膜
４６ｂ　ＴａＮ膜
４６ｃ　　Ｔａ膜
４７ａ　銅膜
４７ｂ　　銅膜
４８　　窒化シリコン膜
４９　　酸化シリコン膜
５０　　コンタクトホール
５１　　バリア層
５１ａ　　Ｔａ膜
５１ｂ　　ＴａＮ膜
５１ｃ　　Ｔａ膜
５２ａ　　銅膜
５２ｂ　　銅膜
５３　　窒化シリコン膜
５４　　酸化シリコン膜
５５　　配線溝
５６　　バリア層
５６ａ　　Ｔａ膜
５６ｂ　　ＴａＮ膜
５６ｃ　　Ｔａ膜
５７ａ　　銅膜
５７ｂ　　銅膜
５８　　窒化シリコン膜
５９　　酸化シリコン膜
６０　　コンタクトホール
６１　　バリア層
６１ａ　　Ｔａ膜
６１ｂ　　ＴａＮ膜
６１ｃ　　Ｔａ膜
６２ａ　　銅膜
６２ｂ　　銅膜
６３　　窒化シリコン膜
６４　　酸化シリコン膜
６５　　配線溝
６６　　バリア層
６６ａ　　Ｔａ膜
６６ｂ　　ＴａＮ膜
６６ｃ　　Ｔａ膜
６７ａ　　銅膜
６７ｂ　　銅膜
７０　　酸化シリコン膜
７１　　チタン膜
７２　　アルミニウム膜
７３　　窒化チタン膜
７４　　保護膜
７５　　バンプ下地電極
７６　　バンプ電極
２３６　　バリア層
２３６ｂ　　ＴａＮ膜
２５１　　バリア層
２５１ｂ　　ＴａＮ膜
Ｍ１　　第１層配線
Ｍ２　　第２層配線
Ｍ３　　第３層配線
Ｍ４　　第４層配線
Ｍ５　　第５層配線
Ｍ６　　第６層配線
Ｐ１　　プラグ
Ｐ２　　接続部
Ｐ３　　接続部
Ｐ４　　プラグ
Ｐ５　　プラグ
Ｑｎ　　ｎチャネル型ＭＩＳＦＥＴ
Ｑｐ　　ｐチャネル型ＭＩＳＦＥＴ
【図１】
2004031866.tif 000003
【図２】
2004031866.tif 000004
【図３】
2004031866.tif 000005
【図４】
2004031866.tif 000006
【図５】
2004031866.tif 000007
【図６】
2004031866.tif 000008
【図７】
2004031866.tif 000009
【図８】
2004031866.tif 000010
【図９】
2004031866.tif 000011
【図１０】
2004031866.tif 000012
【図１１】
2004031866.tif 000013
【図１２】
2004031866.tif 000014
【図１３】
2004031866.tif 000015
【図１４】
2004031866.tif 000016
【図１５】
2004031866.tif 000017
【図１６】
2004031866.tif 000018
【図１７】
2004031866.tif 000019
【図１８】
2004031866.tif 000020
【図１９】
2004031866.tif 000021
【図２０】
2004031866.tif 000022
【図２１】
2004031866.tif 000023
【図２２】
2004031866.tif 000024