(57)【要約】【課題】画素折り返し機能を有する画素抽出回路を実現する。【解決手段】本発明は、入力端子Ａと、画素メモリを（ｎ×ｍ）個と、（Ｍ−ｍ）個の画素値を保持するラインメモリを（ｎ−１）本と、データセレクタを［（ｎ＋１）／２］個と制御部とを備える。これらは入力端子Ａを起点にして［データセレクタを１個、画素メモリをｍ個、ラインメモリを１本、画素メモリをｍ個、およびラインメモリを１本］の周期で連結される。制御部は、Ｐ行目（（ｎ＋１）／２≧Ｐ≧２）の走査入力中に入力端子Ａ側からＰ番目のデータセレクタを入力端子Ａに切り換える。さらに、画像データの入力完了後からＱ行目（（ｎ−１）／２≧Ｑ≧１）の順送り期間中、入力端子Ａ側から１番目のデータセレクタの出力を（２Ｑ）本目のラインメモリの出力に切り換える。【選択図】        図２
2004260265.tif 000002
【特許請求の範囲】
【請求項１】
縦Ｎ行×横Ｍ列の画素値からなる画像データから、縦ｎ画素×横ｍ画素分の画素ブロックを走査順に抽出する画素抽出回路であって（ただし、ｎは奇数、Ｎ＞ｎ≧３、Ｍ＞ｍ≧２）、
前記画像データが走査入力される入力端子Ａと、
前記画素値を保持する画素メモリを（ｎ×ｍ）個と、
（Ｍ−ｍ）個の前記画素値を保持するラインメモリを（ｎ−１）本と、
前記画素値を選択出力するデータセレクタを［（ｎ＋１）／２］個と、
前記入力端子Ａを起点にして［前記データセレクタを１個、前記画素メモリをｍ個、前記ラインメモリを１本、前記画素メモリをｍ個、および前記ラインメモリを１本］の繰り返し順で一列に連結する連結路と、
前記画素メモリが保持する（ｎ×ｍ）個の前記画素値を、前記画素ブロックとして出力する出力端子と、
前記連結路の道筋に前記画素値を順送りに伝達する制御部とを備え、
前記制御部は、
前記画像データのＰ行目（ただし（ｎ＋１）／２≧Ｐ≧２）の走査入力中、前記入力端子Ａ側から数えてＰ番目の前記データセレクタの出力を前記入力端子Ａに切り換え、
前記画像データの入力完了後からＱ行目（ただし（ｎ−１）／２≧Ｑ≧１）の順送り期間中、前記入力端子Ａ側から数えて１番目のデータセレクタの出力を、（２Ｑ）本目の前記ラインメモリの出力に切り換える
ことを特徴とする画素抽出回路。
【請求項２】
縦Ｎ行×横Ｍ列の画素値からなる画像データから、縦ｎ画素×横ｍ画素分の画素ブロックを走査順に抽出する画素抽出回路であって（ただし、ｎは偶数、Ｎ＞ｎ≧２、Ｍ＞ｍ≧２）、
前記画像データが走査入力される入力端子Ａと、
前記画素値を保持する画素メモリを（ｎ×ｍ）個と、
（Ｍ−ｍ）個の前記画素値を保持するラインメモリを（ｎ−１）本と、
前記画素値を選択出力するデータセレクタを［（ｎ＋２）／２］個と、
前記入力端子Ａを起点にして、前記データセレクタを１個、前記画素メモリをｍ個、および前記ラインメモリを１本を連結し、さらに［前記データセレクタを１個、前記画素メモリをｍ個、前記ラインメモリを１本、前記画素メモリをｍ個、および前記ラインメモリを１本］の繰り返し順で一列に連結する連結路と、
前記画素メモリが保持する（ｎ×ｍ）個の前記画素値を、前記画素ブロックとして出力する出力端子と、
前記連結路の道筋に前記画素値を順送りに伝達する制御部とを備え、
前記制御部は、
前記画像データのＰ行目（ただしｎ／２≧Ｐ≧１）の走査入力中、前記入力端子Ａ側から数えて（Ｐ＋１）番目の前記データセレクタの出力を前記入力端子Ａに切り換え、
前記画像データの入力完了後からＱ行目（ただしｎ／２≧Ｑ≧１）の順送り期間中、前記入力端子Ａ側から数えて１番目のデータセレクタの出力を、（２Ｑ−１）本目の前記ラインメモリの出力に切り換える
ことを特徴とする画素抽出回路。
【請求項３】
請求項１または請求項２に記載の画素抽出回路において、
前記入力端子Ａの前段に、
縦Ｎ行×横（Ｍ−ｓ）列の画素値からなる原画像データを、各行の両端の画素を折り返すことにより、縦Ｎ行×横Ｍ列の前記画像データに拡幅する拡幅回路を備えた（ただし、ｍが奇数の場合ｓ＝ｍ−１，ｍが偶数の場合ｓ＝ｍ）
ことを特徴とする画素抽出回路。
【請求項４】
請求項３に記載の画素抽出回路において、
ｍが奇数である場合の前記拡幅回路は、
縦Ｎ行×横（Ｍ−ｍ＋１）列の画素値からなる原画像データが走査入力される入力端子Ｂと、
前記画素値を保持する画素メモリをｍ個と、
前記画素値を選択出力するデータセレクタを［（ｍ＋１）／２］個と、
前記入力端子Ｂを起点にして［前記データセレクタを１個、前記画素メモリを２個］の繰り返し順で一列に連結する連結路と、
前記入力端子Ｂからｍ番目の前記画素メモリが保持する前記画素値を、前記入力端子Ａに与える出力端子と、
前記連結路の道筋に前記画素値を順送りに伝達する制御部とを備え、
前記制御部は、
前記原画像データの水平走査開始からＬ回目（ただし（ｍ＋１）／２≧Ｌ≧２）の順送り時、前記入力端子Ｂ側から数えてＬ番目の前記データセレクタの出力を前記入力端子Ｂに切り換え、
前記原画像データの水平走査終了からＲ回目（ただし（ｍ−１）／２≧Ｒ≧１）の順送り時、前記入力端子Ｂ側から数えて１番目のデータセレクタの出力を、（２Ｒ）番目の前記画素メモリの出力に切り換える
ことを特徴とする画素抽出回路。
【請求項５】
請求項３に記載の画素抽出回路において、
ｍが偶数である場合の前記拡幅回路は、
縦Ｎ行×横（Ｍ−ｍ）列の画素値からなる原画像データが走査入力される入力端子Ｂと、
前記画素値を保持する画素メモリをｍ個と、
前記画素値を選択出力するデータセレクタを［（ｍ＋２）／２］個と、
前記入力端子Ｂを起点にして、前記データセレクタを１個、および前記画素メモリを１個を連結し、さらに［前記データセレクタを１個、前記画素メモリを２個］の繰り返し順で一列に連結する連結路と、
前記入力端子Ｂからｍ番目の前記画素メモリが保持する前記画素値を、前記入力端子Ａに与える出力端子と、
前記連結路の道筋に前記画素値を順送りに伝達する制御部とを備え、
前記制御部は、
前記原画像データの水平走査開始からＬ回目（ただしｍ／２≧Ｌ≧１）の順送り時、前記入力端子Ｂ側から数えて（Ｌ＋１）番目の前記データセレクタの出力を前記入力端子Ｂに切り換え、
前記原画像データの水平走査終了からＲ回目（ただしｍ／２≧Ｒ≧１）の順送り時、前記入力端子Ｂ側から数えて１番目のデータセレクタの出力を、（２Ｒ−１）番目の前記画素メモリの出力に切り換える
ことを特徴とする画素抽出回路。
【請求項６】
被写体像を撮像して画像データを生成する撮像部と、
前記画像データから縦ｎ画素×横ｍ画素分の画素ブロックを走査順に抽出する、請求項１ないし請求項５のいずれか１項に記載の画素抽出回路と、
前記画素抽出回路により抽出された前記画素ブロックを処理単位にして、信号処理を実施する処理部と、
前記処理部において信号処理された前記画像データについて、記録、画像表示、および外部出力からなる群のいずれか一つを実施するインターフェース部と
を備えたことを特徴とする撮像装置。
【請求項７】
請求項６に記載の撮像装置において、
前記撮像部は、画像データのライン数を減らして読み出すことにより、低解像度かつ高速フレームレートのドラフト画像データを連続的に生成する撮像モードを有し、
前記画素抽出回路は、前記ドラフト画像データの少なくとも上端および下端において画素折り返しを行いつつ、縦ｎ画素×横ｍ画素分の画素ブロックを走査順に抽出し、
前記処理部は、前記画素抽出回路により抽出された前記画素ブロックを処理単位にして、前記ドラフト画像データを逐次に信号処理し、
前記インターフェース部は、前記処理部により信号処理された前記ドラフト画像の動画表示を逐次実施する
ことを特徴とする撮像装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、画像データから画素ブロックを走査順に抽出する画素抽出回路に関する。本発明は、この画素抽出回路を搭載する撮像装置に関する。
【０００２】
【従来の技術】
従来、電子カメラにおいて、モニタ画面や電子ビューファインダに、高速フレームレート（３０フレーム／秒など）の撮影画像を動画表示するものが知られている。ユーザーは、この動画表示を見ながら、撮影時の構図を適宜に決定することができる。
【０００３】
また、この高速フレームレートの撮像画像は、電子カメラ内において、自動露出、自動焦点、および自動ホワイトバランス用の評価信号としても使用される。通常、電子カメラは、この高速フレームレートの撮像画像を、撮像素子の高速ドラフトモードなどを使用して生成する。この高速ドラフトモードは、撮像素子内において、撮像画像を縦方向（垂直方向）に加算または間引くことによって、高速に読み出す動作モードである。
【０００４】
このように読み出された高速フレームレートの撮像画像は、電子カメラによって、色補間、電子ズームや、表示サイズを合わせるための解像度変換、ノイズ除去フィルタ処理、エッジ強調フィルタ処理などの画像処理が施された後、電子ビューファインダに順次表示される。
この種の画像処理では、画像データから画素ブロックを局所的に抽出しながら、画像処理を実施する。この場合、撮像画像の上下左右の端では、画素ブロックを構成する画素が揃わない。そのため、１つの画像処理を終えるたびに、撮像画像の上下左右の画素が欠落し、画像サイズがその分だけ狭くなる。
【０００５】
このような画像の狭小化を防止する従来技術として、下記の特許文献１が知られている。この特許文献１には、撮像画像の左右両端を複製する撮像装置が開示されている。この撮像装置を使用して撮像画像を横方向に拡幅することにより、画像処理における撮像画像の横方向の狭小化を防ぐことが可能になる。
【特許文献１】
特開２００１−６９５１８号公報（図３、段落００５１）
【０００６】
【発明が解決しようとする課題】
ところで、上述した高速ドラフトモードで生成される撮像画像（以下『ドラフト画像データ』という）は、縦方向にライン間引きが行われるため、横方向の画素数に比べて、縦方向の画素数が顕著に少ない。そのため、ドラフト画像データに対して画像処理を行うと、縦方向の画素欠落の影響が大きく現れ、ドラフト画像データは縦方向に顕著に狭くなる。一方、横方向の画素欠落の影響は、横方向の画素数が元々多いために無視できる程度に収まる。
【０００７】
このようなドラフト画像データをビューファインダ表示した場合、ファインダ視野が縦方向に特に狭くなる。この場合、ユーザーは縦方向の撮像範囲を正確に判断できず、構図決定に支障を生じる。
上述した特許文献１は、横方向に拡幅するものであるため、上述した縦方向の画像狭小化を解決できない。
【０００８】
また、この特許文献１の図３の回路は、横方向の拡幅のために、縦方向の遅延段数分の回路を必要とする。そのため、段数の数だけ回路構成が複雑になるという欠点を有する。
さらに、この特許文献１の図３の回路は、横方向に左右１画素ずつ拡幅する回路である。そのため、左右を複数画素ずつ拡幅することができない。なお、特許文献１の段落００５１には、横方向に複数画素の拡幅が可能との記載があるが、縦方向の遅延段数分の回路が更に複雑化する上に、選択制御についての具体的な記載がない。そのため、後述する本発明の回路構成とは全く非なるものである。
【０００９】
ちなみに、上述した縦方向の拡幅を簡易に行う方法としては、１フレーム分のドラフト画像データをフレームメモリに一旦格納し、フレームメモリの領域上で一部の格納された画像データをコピーすることによって、上下（左右）方向の拡幅を行うことが考えられる。
しかしながら、この方法では、フレーム毎にドラフト画像データをフレームメモリに格納しなければならない。この場合、画像処理の開始が少なくとも１フレーム時間遅れることになる上に、上下（左右）方向の拡幅を行うための画像データコピー時間を更に必要とする。そのため、電子ビューファインダの表示タイムラグが更に延びる。したがって、電子ビューファインダ上において被写体をリアルタイムに観察することがますます困難となる。
【００１０】
さらに、この方法では、フレームメモリの読み書きに多大な電力を消費する。つまり、一般に長時間に及ぶビューファインダ表示期間中、ドラフト画像データのフレームメモリへの格納と、画像処理のためのドラフト画像データの読み出しが毎フレーム行われる。その結果、フレームメモリの読み書きに多大な電力を消費する。このような理由から、電子カメラのバッテリー消費が激しく、電子カメラの使用可能時間が短縮してしまうという問題点があった。
【００１１】
それに加えて、フレームメモリへのドラフト画像データの格納と、読み出しというデータの流れが頻繁に生じるため、画像データバスのトラフィックが増大するという問題もあった。
そこで、本発明では、画素折り返し機能を有する画素抽出回路を提供することを目的とする。さらに、本発明では、この画像抽出回路を搭載した撮像装置を提供することを目的とする。
【００１２】
【課題を解決するための手段】
以下、本発明について説明する。
【００１３】
《請求項１》
請求項１に記載の発明は、縦Ｎ行×横Ｍ列の画素値からなる画像データから、縦ｎ画素×横ｍ画素分の画素ブロックを走査順に抽出する画素抽出回路である（ただし、ｎは奇数、Ｎ＞ｎ≧３、Ｍ＞ｍ≧２）。
この画素抽出回路は、次の構成要素を有する。
・画像データが走査入力される入力端子Ａ
・画素値を保持する画素メモリを（ｎ×ｍ）個
・（Ｍ−ｍ）個の画素値を保持するラインメモリを（ｎ−１）本
・画素値を選択出力するデータセレクタを［（ｎ＋１）／２］個
・上記の構成要素を連結する連結路
・連結路の道筋に画素値を順送りに伝達する制御部
・画素メモリが保持する（ｎ×ｍ）個の画素値を、画素ブロックとして出力する出力端子
【００１４】
上述した各構成要素は、連結路によって次のように連結される。
すなわち、入力端子Ａを起点にして［データセレクタを１個、画素メモリをｍ個、ラインメモリを１本、画素メモリをｍ個、およびラインメモリを１本］の繰り返し順で上記構成要素を全て一列に連結する。
この画素抽出回路は、次のようにデータセレクタを制御する。
すなわち、制御部は、画像データのＰ行目（ただし（ｎ＋１）／２≧Ｐ≧２）の走査入力中、入力端子Ａ側から数えてＰ番目のデータセレクタの出力を入力端子Ａに切り換える。
さらに、制御部は、画像データの入力完了後からＱ行目（ただし（ｎ−１）／２≧Ｑ≧１）の順送り期間中、入力端子Ａ側から数えて１番目のデータセレクタの出力を、（２Ｑ）本目のラインメモリの出力に切り換える。
この画素抽出回路は、画素ブロックの縦画素数ｎが奇数の場合に使用される回路である。上記した回路構成および制御動作により、この画素抽出回路は、画像データの上下端に所望幅の画素折り返しを付加しつつ、所望サイズの画素ブロックを走査順に抽出することが可能になる。
【００１５】
《請求項２》
請求項２に記載の発明は、縦Ｎ行×横Ｍ列の画素値からなる画像データから、縦ｎ画素×横ｍ画素分の画素ブロックを走査順に抽出する画素抽出回路である（ただし、ｎは偶数、Ｎ＞ｎ≧２、Ｍ＞ｍ≧２）。
この画素抽出回路は、次の構成要素を有する。
・画像データが走査入力される入力端子Ａ
・画素値を保持する画素メモリを（ｎ×ｍ）個
・（Ｍ−ｍ）個の画素値を保持するラインメモリを（ｎ−１）本
・画素値を選択出力するデータセレクタを［（ｎ＋２）／２］個
・上記の構成要素を連結する連結路
・連結路の道筋に画素値を順送りに伝達する制御部
・画素メモリが保持する（ｎ×ｍ）個の画素値を、画素ブロックとして出力する出力端子
【００１６】
上述した各構成要素は、連結路によって次のように連結される。
すなわち、入力端子Ａを起点にして、データセレクタを１個、画素メモリをｍ個、およびラインメモリを１本を連結し、さらに［データセレクタを１個、画素メモリをｍ個、ラインメモリを１本、画素メモリをｍ個、およびラインメモリを１本］の繰り返し順で上記構成要素を全て一列に連結する。
【００１７】
この画素抽出回路は、次のようにデータセレクタを制御する。
すなわち、制御部は、画像データのＰ行目（ただしｎ／２≧Ｐ≧１）の走査入力中、入力端子Ａ側から数えて（Ｐ＋１）番目のデータセレクタの出力を入力端子Ａに切り換える。
さらに、制御部は、画像データの入力完了した後でＱ行目（ただしｎ／２≧Ｑ≧１）の順送り期間中、入力端子Ａ側から数えて１番目のデータセレクタの出力を、（２Ｑ−１）本目のラインメモリの出力に切り換える。
この画素抽出回路は、画素ブロックの縦画素数ｎが偶数の場合に使用される回路である。上記した回路構成および制御動作により、この画素抽出回路は、画像データの上下端に所望幅の画素折り返しを付加しつつ、所望サイズの画素ブロックを走査順に抽出することが可能になる。
【００１８】
《請求項３》
請求項３に記載の発明は、請求項１または請求項２に記載の画素抽出回路において、入力端子Ａの前段に、縦Ｎ行×横（Ｍ−ｓ）列の画素値からなる原画像データを、各行の両端の画素を折り返すことにより、縦Ｎ行×横Ｍ列の画像データに拡幅する拡幅回路を備えたことを特徴とする（ただし、ｍが奇数の場合ｓ＝ｍ−１，ｍが偶数の場合ｓ＝ｍ）。
上記構成の拡幅回路は、原画像データの左右端に画素折り返しを付加する。続いて、この画像データは、入力端子Ａから走査入力された後、上下端の方向に画素折り返しが付加される。このような２段階の処理により、上下左右端の４方向に画素折り返しを付加することが可能になる。
【００１９】
《請求項４》
請求項４に記載の発明は、請求項３に記載の画素抽出回路において、拡幅回路を次のように構成する（ただし、ｍは奇数）。
まず、次の構成要素を有する。
・縦Ｎ行×横（Ｍ−ｍ＋１）列の画素値からなる原画像データが走査入力される入力端子Ｂ
・画素値を保持する画素メモリをｍ個
・画素値を選択出力するデータセレクタを［（ｍ＋１）／２］個
・上記の構成要素を連結する連結路
・連結路の道筋に画素値を順送りに伝達する制御部
・入力端子Ｂからｍ番目の画素メモリが保持する画素値を、入力端子Ａに与える出力端子
【００２０】
上述した各構成要素は、連結路によって次のように連結される。
すなわち、入力端子Ｂを起点にして［データセレクタを１個、画素メモリを２個］の繰り返し順で上記構成要素を全て一列に連結する。
この画素抽出回路は、次のようにデータセレクタを制御する。
すなわち、制御部は、原画像データの水平走査開始からＬ回目（ただし（ｍ＋１）／２≧Ｌ≧２）の順送り時、入力端子Ｂ側から数えてＬ番目のデータセレクタの出力を入力端子Ｂに切り換える。
【００２１】
さらに、制御部は、原画像データの水平走査終了からＲ回目（ただし（ｍ−１）／２≧Ｒ≧１）の順送り時、入力端子Ｂ側から数えて１番目のデータセレクタの出力を、（２Ｒ）番目の画素メモリの出力に切り換える。
この拡幅回路は、画素ブロックの横画素数ｍが奇数の場合に使用される回路である。上記した回路構成および制御動作により、この拡幅回路は、原画像データの走査データを入力し、各行の左右端に画素折り返しを付加する。
【００２２】
《請求項５》
請求項５に記載の発明は、請求項３に記載の画素抽出回路において、拡幅回路を次のように構成する（ただし、ｍは偶数）。
まず次の構成要素を有する。
・縦Ｎ行×横（Ｍ−ｍ）列の画素値からなる原画像データが走査入力される入力端子Ｂ
・画素値を保持する画素メモリをｍ個
・画素値を選択出力するデータセレクタを［（ｍ＋２）／２］個
・上記の構成要素を連結する連結路
・連結路の道筋に画素値を順送りに伝達する制御部
・入力端子Ｂからｍ番目の画素メモリが保持する画素値を、入力端子Ａに与える出力端子
【００２３】
上述した各構成要素は、連結路によって次のように連結される。
すなわち、入力端子Ｂを起点にして、データセレクタを１個、および画素メモリを１個を連結し、さらに［データセレクタを１個、画素メモリを２個］の繰り返し順で上記の構成要素を全て一列に連結する。
この画素抽出回路は、次のようにデータセレクタを制御する。
すなわち、制御部は、原画像データの水平走査開始からＬ回目（ただしｍ／２≧Ｌ≧１）の順送り時、入力端子Ｂ側から数えて（Ｌ＋１）番目のデータセレクタの出力を入力端子Ｂに切り換える。
【００２４】
さらに、原画像データの水平走査終了からＲ回目（ただしｍ／２≧Ｒ≧１）の順送り時、入力端子Ｂ側から数えて１番目のデータセレクタの出力を、（２Ｒ−１）番目の画素メモリの出力に切り換える。
この拡幅回路は、画素ブロックの横画素数ｍが偶数の場合に使用される回路である。上記した回路構成および制御動作により、この拡幅回路は、原画像データの走査データを入力し、各行の左右端に画素折り返しを付加する。
【００２５】
《請求項６》
請求項６に記載の撮像装置は、撮像部、『請求項１ないし請求項５のいずれか１項に記載の画素抽出回路』、処理部、およびインターフェース部とを備える。
この撮像部は、被写体像を撮像して画像データを生成する。
画素抽出回路は、この画像データから縦ｎ画素×横ｍ画素分の画素ブロックを走査順に抽出する。
処理部は、画素抽出回路により抽出された画素ブロックを処理単位にして、信号処理を実施する。
インターフェース部は、処理部において信号処理された画像データについて、記録、画像表示、および外部出力からなる群のいずれか一つを実施する。
上記構成では、画素抽出回路から、画像の上下端（または上下左右端）に画素折り返しを付加しつつ、画素ブロックが走査順に出力される。処理部は、この走査順に出力される画素ブロックを処理単位にパイプライン式の信号処理が可能となる。その結果、『画素折り返し』、『画素ブロックの抽出』、『画素ブロックの処理』といった複数の処理を、パイプライン式の流れ作業で高速に実行できる。
【００２６】
《請求項７》
請求項７に記載の発明は、請求項６に記載の撮像装置において、撮像部は、画像データのライン数を減らして読み出すことにより、記録用の静止画像よりも低解像度かつ高速フレームレートのドラフト画像データを連続的に生成する撮像モードを有する。
一方、画素抽出回路は、このドラフト画像データの少なくとも上端および下端において画素折り返しを行いつつ、縦ｎ画素×横ｍ画素分の画素ブロックを走査順に抽出する。
処理部は、この画素抽出回路により抽出された画素ブロックを処理単位にして、ドラフト画像データを逐次に信号処理する。
一方、インターフェース部は、処理部により信号処理されたドラフト画像データの動画表示を逐次実施する。
上記構成により、ドラフト画像データを動画表示するまでの一連の処理プロセスの殆どが、パイプライン処理となる。その結果、ドラフト画像データの動画表示にかかる時間を大幅に短縮することが可能になる。
さらに、画素抽出回路において、画像の上下端（または上下左右端）に画素折り返しを付加するので、動画表示の画面サイズが縦方向に狭くなるといった事態を改善できる。
【００２７】
【発明の実施の形態】
以下、図面に基づいて本発明にかかる実施形態を説明する。
【００２８】
《電子カメラの構成説明》
図１は、本実施形態における電子カメラ１１の概略ブロック図である。
図１において、電子カメラ１１には撮影レンズ１２が装着される。この撮影レンズ１２の像空間には、撮像素子１３の受光面が配置される。この撮像素子１３は、スチルモードおよび高速ドラフトモードという２つの撮像モードを有する。このスチルモードは、撮像素子１３からフル解像度の画像信号をインターレース走査（あるいはプログレッシブ走査）により読み出すモードである。一方、高速ドラフトモードは、撮像素子１３の内部で、画像の縦方向に画素加算や画素間引き行うことによって、ライン数の低減されたドラフト画像データを生成し、そのドラフト画像データをプログレッシブ走査で読み出すモードである。
【００２９】
通常時、タイミングジェネレータ１４は、撮像素子１３を高速ドラフトモードで駆動し、ビューファインダ表示用や制御信号用のドラフト画像データを高速フレームレートで生成する。この状態から電子カメラ１１がレリーズ操作されると、タイミングジェネレータ１４は、撮像素子１３をスチルモードで駆動し、記録用の高精細画像（以下『スチル画像データ』という）を生成する。
【００３０】
撮像素子１３からの走査出力は、撮像感度に合わせてゲイン調整（ＰＧＡ：Ｐｒｏｇｒａｍａｂｌｅ  Ｇａｉｎ  Ａｍｐ）された後、Ａ／Ｄ変換部１５によって画素単位にデジタル化される。なお、信号処理部１６においてデジタル処理によってゲイン調整（感度合わせ）することも可能である。
デジタル化された走査出力は、信号処理部１６によってリアルタイムに信号処理（画素欠陥補正、光学的黒レベル補正、ホワイトバランス調整および階調変換など）が施される。
【００３１】
ここで、撮像素子１３のスチルモードがインターレース走査の場合、後段におけるフレーム単位の画像処理（色補間など）に備えて、信号処理部１６の出力（フィールド画像）は画像メモリ１６ａ内のＣＣＤ画像データ領域に一旦蓄積される。この画像メモリ１６ａのメモリ領域上では、複数のフィールド画像が組み合わされて、１フレーム分のスチル画像データが完成する。このスチル画像データは、画像メモリ１６ａからライン順（プログレッシブ）に読み出され、画素抽出回路１７に与えられる。
【００３２】
ちなみに、撮像素子１３のスチルモードがプログレッシブ走査の場合には、信号処理部１６からの走査出力を、画像メモリ１６ａを経ずに、画素抽出回路１７へ入力してもよい。
一方、高速ドラフトモードの場合、信号処理部１６の走査出力（プログレッシブ走査）は、画像メモリ１６ａを経ずに、画素抽出回路１７に直に入力される。
【００３３】
画素抽出回路１７は、入力される走査データから、色補間の処理単位である画素ブロックを抽出し、色補間部１８に順次出力する。色補間部１８は、この画素ブロックを処理単位として色補間処理を実施し、画素一つ一つについてＲＧＢ全色の色成分を揃える。なお、ドラフト画像データは、スチル画像データと同じ色配列（例えばベイヤー配列）になるようにライン間引きが為されている。そのため、色補間部１８は、両画像に対して同一アルゴリズムの色補間処理を実行できる。
【００３４】
色補間部１８からの走査出力は、色変換部１９に入力される。この色変換部１９は、この入力を画素単位に色座標変換（色補正、彩度変調なども含む）し、ＹＣｂＣｒの画素値に変換して出力する。
なお、偽色抑圧のため、色差信号（ＣｂＣｒ）側にメディアンフィルタを挿入する場合がある。この場合、メディアンフィルタの前段に、本発明の画素抽出回路を挿入することが好ましい。さらに、このメディアン処理後のＹＣｂＣｒの位相調整のため、輝度信号Ｙ側の経路に遅延回路を挿入することが好ましい。
【００３５】
解像度変換部２１では、解像度変換が実施される。電子ズームによる画像の拡大や、小さなサムネイル作成のための画像縮小に、この解像度変換部２１は使用される。また、高解像度のスチル画像をモニタに表示（再生）する場合も、画像サイズをモニタに合わせる（縮小）ために、この解像度変換部２１は使用される。
ドラフト画像データは、縦方向に粗く、かつ横方向に密という不均一な解像度を持っているため、解像度変換部２１によって縦横均一な解像度の画像に変換してから、ビューファインダ表示を行っている。
【００３６】
解像度変換部２１は、画像メモリ１６ａから画像データを入力することも可能となっており（不図示）、撮影された動画やスチル画の再生の時は、画像メモリ１６ａから入力される画像データのサイズを合わせてモニタに表示している。なお、解像度変換が不要な画像データの場合（すなわち等倍の場合）、この解像度変換部２１はバイパスされる。
【００３７】
解像度変換部２１または色変換部１９からの走査出力は、画素抽出回路２２に入力される。画素抽出回路２２は、入力される走査データから、空間フィルタ処理の処理単位である画素ブロックを抽出し、空間フィルタ部２３に順次出力する。空間フィルタ部２３は、この画素ブロックを処理単位として空間フィルタ処理（輪郭強調、ノイズ除去、ＬＰＦ処理など）を実施する。
【００３８】
空間フィルタ部２３で処理されたドラフト画像データやスチル画像データは、色差間引き部２６に順次送られる。色差間引き部２６は、色差間引き（所謂４：２：２など）を実施する。
色差間引き後のドラフト画像データは、画像メモリ１６ａのビューファインダデータ領域に格納される。このように格納されたドラフト画像データは、画像表示部２４によって逐次読み出され、所定の間隔でカメラ内蔵のＬＣＤモニタ３０や、外部のＴＶモニタ３１に表示されることで、ビューファインダとして使用される。なお、この画像表示部２４は、スチル画像の再生表示（画像出力）にも使用される。
【００３９】
一方、色差間引き後のスチル画像データは、画像メモリ１６ａのスチル画像データ領域に格納される。このように格納されたスチル画像データは、画像圧縮部２８によって圧縮処理が行われる。この画像圧縮により生成されたスチル画像データの圧縮コードは、画像メモリ１６ａの圧縮コード領域に一旦格納される。このように格納された圧縮コードは、記録部２９によって記録媒体（メモリカードなど）に記録される。
【００４０】
もしも、画像圧縮部２８がＪＰＥＧ２０００のように、タイル単位に画素折り返しを必要とする回路の場合、タイル分割後に本発明の画素抽出回路を挿入することが好ましい。
以上は、スチル画像撮影の場合の説明であったが、動画撮影（モーションＪＰＥＧなど）の場合は、画像メモリ１６ａのビューファインダデータ領域に格納されたドラフト画像データ（ＹＣｂＣｒ）を、そのまま圧縮処理部２８によって処理し、生成された複数フレームの圧縮コードを画像メモリ１６ａの圧縮コード領域に次々と蓄積していけばよい。記録媒体への記録は、記録部２９によって後で行われる。
なお、上述した画像処理のブロックは、必要に応じてバイパスされるようになっている。
次に、上述した画素抽出回路１７，２２などの具体的な回路例について、詳しく説明する。
【００４１】
《第１回路例》
［構成説明］
図２は、第１回路例を示す図である。
この第１回路例は、縦Ｎ行×横Ｍ列の画素値からなる画像データから、縦５画素×横５画素分の画素ブロックを走査順に抽出する画素抽出回路１００である（すなわち、ｎ＝５，ｍ＝５）
この画素抽出回路１００は、次の構成要素を有する。
・画像データが走査入力される入力端子Ａ
・画素値を保持する画素メモリＤ１〜Ｄ２５
・（Ｍ−５）個の画素値を保持するラインメモリＨ１〜Ｈ４
・画素値を選択出力するデータセレクタＳＥ１〜ＳＥ３
・上記の構成要素を連結する連結路Ｃ
・画素クロックに応じて、連結路Ｃの道筋に画素値を順送りに伝達する制御部１０１
・画素メモリＤ１〜Ｄ２５が保持する２５個の画素値を、画素ブロックとして出力する出力端子１０２
【００４２】
これらの構成要素は、連結路Ｃによって次のように連結される。
まず、入力端子Ａを起点にして、データセレクタＳＥ１、画素メモリＤ１〜Ｄ５、ラインメモリＨ１、画素メモリＤ６〜Ｄ１０、ラインメモリＨ２、データセレクタＳＥ２、画素メモリＤ１１〜Ｄ１５、ラインメモリＨ３、画素メモリＤ１６〜Ｄ２０、ラインメモリＨ４、データセレクタＳＥ３、および画素メモリＤ２１〜Ｄ２５の順番に一列に連結する。
【００４３】
さらに、入力端子Ａは、データセレクタＳＥ２，ＳＥ３の入力側に接続される。一方、ラインメモリＨ２，Ｈ４の出力は、データセレクタＳＥ１の入力側に接続される。
なお、外部（タイミングジェネレータ１４または前段の回路など）からは、垂直同期信号、水平同期信号、および画素クロックが入力される。これらは、入力端子Ａに走査入力される画像データの同期信号である。これらの同期信号は、制御部１０１に供給される。
制御部１０１では、これら同期信号に基づいて、画素値の順送りや、データセレクタＳＥ１〜ＳＥ３の切り換え制御を実施する。さらに、制御部１０１は、走査出力する画素ブロックに同期した同期信号（画素クロック、水平同期信号、垂直同期信号）を生成して、後段に出力する。
【００４４】
［動作説明］
続いて、この第１回路例の回路動作について、図３〜図６を用いて説明する。まず、入力端子Ａから走査入力の１行目（有効画素を含む最初のライン）が入力される。この１行目の画素値は、連結路Ｃの道筋に順送りされ、画素メモリＤ１〜Ｄ５およびラインメモリＨ１に保持される。
【００４５】
制御部１０１は、水平同期信号に基づいて走査入力の２行目スタートを検知すると、データセレクタＳＥ２の選択出力を、入力端子Ａに切り換える。この切り換え制御により、データセレクタＳＥ２は、入力端子Ａの信号を出力する。図３は、この２行目の５画素目までが走査入力された状態を示す図である。
２行目の入力が終了すると、１行目の画素値は、画素メモリＤ６〜Ｄ１０およびラインメモリＨ２に保持される。一方、２行目の画素値は、画素メモリＤ１〜Ｄ５およびラインメモリＨ１に保持される。さらに、この２行目の画素値は、画素メモリＤ１１〜Ｄ１５およびラインメモリＨ３にも保持される。
【００４６】
制御部１０１は、水平同期信号に基づいて２行目の入力終了を検知すると、データセレクタＳＥ２の選択出力を、ラインメモリＨ２の出力に戻す。さらに、制御部１０１は、水平同期信号に基づいて走査入力の３行目開始を検知すると、データセレクタＳＥ３の選択出力を、入力端子Ａに切り換える。
図４は、この３行目の５画素目が走査入力された状態を示す図である。すなわち、［（ｎ＋１）／２］行目のｍ画素目が走査入力された状態である。この時点において、画素メモリＤ１〜Ｄ２５には、画像の上端に画素折り返しを付加した５画素×５画素分の画素ブロックが完全に揃う。この時点から、画素ブロックの出力動作が開始する。
【００４７】
制御部１０１は、後段（色補間部１８などの画像処理部）に対して、画素ブロックの出力開始を知らせるため、垂直同期信号、水平同期信号、および画素クロックの出力を開始する。
その後、入力端子Ａに１画素が入力されるごとに（１画素クロック毎）、画素ブロックが出力される。
【００４８】
すなわち、１画素クロック毎には、水平方向に１画素ずつ位置のずれた画素ブロックが順次出力される。この画素ブロックは、１画素毎に近傍領域を参照して処理する画像処理に適した画素ブロックとなる。
このような画素ブロックの水平走査は、３行目の入力が終了するまで続く。その後、入力端子Ａに次行のｍ画素目が入力されるまでの期間、画素ブロックは出力されない。後段では、画素ブロックの数をカウントすることによって、この水平ブランキング期間を知ることができる。（なお、この期間、制御部１０１は水平ブランキング期間を示す水平同期信号を後段に出力し、画素ブロックの水平走査が水平ブランキング期間に入ったことを後段に伝えてもよい。）
その後、入力端子Ａに次行のｍ画素目が走査入力されると、次行分の画素ブロックの水平走査が再び開始される。
【００４９】
その後、制御部１０１は、垂直同期信号に基づいて、画像データの走査入力完了（垂直ブランキング期間の開始）を検知すると、データセレクタＳＥ１の選択出力を、ラインメモリＨ２の出力に切り換える。図５は、この入力完了後（ＳＥ１の切り換え後）から５画素分を順送りした状態を示す図である。
制御部１０１は、入力完了後から１行分の順送りを終了すると、データセレクタＳＥ１の選択出力を、ラインメモリＨ４の出力に切り換える。
【００５０】
図６は、入力完了後から１行とｍ画素分を順送りした状態（２回目のＳＥ１切り換え後にｍ画素を順送りした状態）である。この図６に示すように、画素メモリＤ１〜Ｄ２５には、画像下端に画素折り返しを付加した５画素×５画素分の画素ブロックが揃う。
入力端子Ａの入力完了後から［（ｎ−１）／２］行分の画素順送りを終えた時点で、画素ブロックの走査出力は完了する。
【００５１】
《第２回路例》
［構成説明］
図７は、第２回路例を示す図である。
この第２回路例は、縦Ｎ行×横Ｍ列の画素値からなる画像データから、縦４画素×横４画素分の画素ブロックを走査順に抽出する画素抽出回路１１０である（すなわち、ｎ＝４，ｍ＝４）
この画素抽出回路１１０は、次の構成要素を有する。
・画像データが走査入力される入力端子Ａ
・画素値を保持する画素メモリＤ１〜Ｄ１６
・（Ｍ−４）個の画素値を保持するラインメモリＨ１〜Ｈ３
・画素値を選択出力するデータセレクタＳＥ１〜ＳＥ３
・上記の構成要素を連結する連結路Ｃ
・画素クロックに応じて、連結路Ｃの道筋に画素値を順送りに伝達する制御部１１１
・画素メモリＤ１〜Ｄ１６が保持する１６個の画素値を、画素ブロックとして出力する出力端子１１２
【００５２】
これらの構成要素は、連結路Ｃによって次のように連結される。
まず、入力端子Ａを起点にして、データセレクタＳＥ１、画素メモリＤ１〜Ｄ４、ラインメモリＨ１、データセレクタＳＥ２、画素メモリＤ５〜Ｄ８、ラインメモリＨ２、画素メモリＤ９〜Ｄ１２、ラインメモリＨ３、データセレクタＳＥ３、画素メモリＤ１３〜Ｄ１６の順番に一列に連結する。
さらに、入力端子Ａは、データセレクタＳＥ２，ＳＥ３の入力側に接続される。一方、ラインメモリＨ１，Ｈ３の出力は、データセレクタＳＥ１の入力側に接続される。
【００５３】
なお、外部（タイミングジェネレータ１４または前段の回路など）からは、垂直同期信号、水平同期信号、および画素クロックが入力される。これらは、入力端子Ａに走査入力される画像データの同期信号である。これらの同期信号は、制御部１１１に供給される。
制御部１１１では、これら同期信号に基づいて、画素値の順送りや、データセレクタＳＥ１〜ＳＥ３の切り換え制御を実施する。さらに、制御部１１１は、画素ブロックの出力に同期した同期信号（画素クロック、水平同期信号、垂直同期信号）を生成して、後段に出力する。
【００５４】
［動作説明］
続いて、この第２回路例の回路動作について、図８〜図１１を用いて説明する。
まず、入力端子Ａから走査入力の１行目が入力される。
制御部１１１は、垂直同期信号および水平同期信号に基づいて走査入力の１行目スタートを検知すると、データセレクタＳＥ２の選択出力を、入力端子Ａに切り換える。図８は、この１行目の５画素目が走査入力された状態を示す図である。
【００５５】
次に、制御部１１１は、水平同期信号に基づいて走査入力の１行目終了を検知すると、データセレクタＳＥ２の選択出力を、ラインメモリＨ１の出力に戻す。さらに、制御部１１１は、水平同期信号に基づいて走査入力の２行目開始を検知すると、データセレクタＳＥ３の選択出力を、入力端子Ａに切り換える。図９は、この２行目の５画素目が走査入力された状態を示す図である。すなわち、［ｎ／２］行目のｍ画素目が走査入力された状態である。この時点において、画素メモリＤ１〜Ｄ１６には、画像上端に画素折り返しを付加した４画素×４画素分の画素ブロックが初めて揃う。この時点から、画素ブロックの出力が開始する。
【００５６】
制御部１１１は、後段（色補間部１８などの画像処理部）に対して、画素ブロックの出力開始を知らせるため、垂直同期信号、水平同期信号、および画素クロックの出力を開始する。
その後、１画素クロック毎に、画素ブロックが出力（水平走査）される。この画素ブロックの水平走査は、入力端子Ａに２行目が全て入力されるまで続く。このように画素ブロックの水平走査が完了すると、入力端子Ａに次行のｍ画素目が入力されるまで、画素ブロックは出力されない。その後、入力端子Ａに次行のｍ画素目が走査入力されると、次行分の画素ブロックの水平走査が再び開始される。
【００５７】
その後、制御部１１１は、垂直同期信号に基づいて入力端子Ａの走査入力完了（垂直ブランキング期間の開始）を検知すると、データセレクタＳＥ１の選択出力を、ラインメモリＨ１の出力に切り換える。図１０は、この入力完了後（ＳＥ１の切り換え後）から５画素分を順送りした状態を示す図である。
制御部１１１は、入力完了後から１行分の順送りを終了すると、データセレクタＳＥ１の選択出力を、ラインメモリＨ３の出力に切り換える。
【００５８】
図１１は、入力完了後から１行とｍ画素分を順送りした状態（２回目のＳＥ１切り換え後にｍ画素を順送りした状態）である。この図１１に示すように、画素メモリＤ１〜Ｄ１６には、画像下端に画素折り返しを付加した４画素×４画素分の画素ブロックが揃う。
入力端子Ａの入力完了後から（ｎ／２）行分の画素順送りを終えた時点で、画素ブロックの水平垂直走査は完了する。
【００５９】
《第３回路例》
［構成説明］
図１２は、第３回路例を示す図である（ただし、ｍ＝５）。
この第３回路例は、縦Ｎ行×横（Ｍ−４）列の画素値からなる原画像データの左右端に画素折り返しを付加して、縦Ｎ行×横Ｍ列の画像データを出力する拡幅回路２００である。この拡幅回路２００は、上述した画素抽出回路１００の前段にオプション追加可能な回路である。
【００６０】
この拡幅回路２００は、次の構成要素を有する。
・原画像データが走査入力される入力端子Ｂ
・画素値を保持する画素メモリＤ１〜Ｄ５
・画素値を選択出力するデータセレクタＳＥ１〜ＳＥ３
・上記の構成要素を連結する連結路Ｃ
・画素クロックに応じて、連結路Ｃの道筋に画素値を順送りに伝達する制御部２０１
・画素メモリＤ５が保持する画素値を走査出力する出力端子２０２
【００６１】
これらの構成要素は、連結路Ｃによって次のように連結される。
まず、入力端子Ｂを起点にして、データセレクタＳＥ１、画素メモリＤ１，Ｄ２、データセレクタＳＥ２、画素メモリＤ３，Ｄ４、データセレクタＳＥ３、および画素メモリＤ５の順番に一列に連結する。
さらに、入力端子Ｂは、データセレクタＳＥ２，ＳＥ３の入力側に接続される。一方、画素メモリＤ２，Ｄ４の出力は、データセレクタＳＥ１の入力側に接続される。
【００６２】
なお、外部（タイミングジェネレータ１４または前段の回路など）からは、垂直同期信号、水平同期信号、および画素クロックが入力される。これらは、入力端子Ｂに走査入力される原画像データの同期信号である。これらの同期信号は、制御部２０１に供給される。
制御部２０１では、これら同期信号に基づいて、画素値の順送りや、データセレクタＳＥ１〜ＳＥ３の切り換え制御を実施する。さらに、制御部２０１は、出力端子２０２の出力信号に同期した同期信号（画素クロック、水平同期信号、垂直同期信号）を生成して、後段に出力する。
【００６３】
［動作説明］
続いて、この拡幅回路２００の回路動作について、図１３を用いて説明する。
まず、入力端子Ｂから走査入力の１画素目が入力される。この画素値は、画素メモリＤ１に保持される。
次に、制御部２０１は、データセレクタＳＥ２の選択出力を入力端子Ｂに切り換える。この状態で２画素目が入力される。図１３（Ａ）は、この２画素目が走査入力された状態を示す図である。
【００６４】
続いて、制御部２０１は、データセレクタＳＥ２の選択出力を画素メモリＤ２に戻す。さらに、データセレクタＳＥ３の選択出力を入力端子Ｂに切り換える。この状態で３画素目が入力される。図１３（Ｂ）は、この３画素目が走査入力された状態を示す図である。この状態で、画素メモリＤ１〜Ｄ５には、画像左端に画素折り返しを付加した画素列が格納される。
【００６５】
この時点、すなわち、［（ｍ＋１）／２］回目の順送り時点から、拡幅回路２００の画素出力が開始する。制御部２０１は、この出力開始を知らせるため、後段（画素抽出回路１００など）に対して、垂直同期信号、水平同期信号、および画素クロックの出力を開始する。その後、１画素クロック毎に、出力端子２０２から画像データが出力（水平走査）される。
【００６６】
図１３（Ｃ）は、入力端子Ｂに対する１行分（（Ｍ−４）画素）の水平走査入力が完了した状態を示す図である。制御部２０１は、水平同期信号に基づいて、この水平走査入力の完了を検知すると、データセレクタＳＥ１の選択出力を、画素メモリＤ２の出力に切り換える。この状態で１画素分の順送りを行うと、図１３（Ｄ）に示す状態となる。
【００６７】
続いて、制御部２０１は、データセレクタＳＥ１の選択出力を、画素メモリＤ４の出力に切り換える。この状態で１画素分の順送りを行うと、図１３（Ｅ）に示す状態となる。この状態において、画素メモリＤ１〜Ｄ５には、画像右端に画素折り返しを付加した画素列が格納される。
出力端子２０２から合計Ｍ個の画素値が出力された時点で、１行分の水平走査出力が完了する。
【００６８】
続いて、次行の水平同期信号の入力によって、拡幅回路２００は再び処理を開始する。次行の最初の有効画素（１画素目）を検知すると、その１画素目を入力端子Ｂから取り込み、画素メモリＤ１に保持する。図１３（Ａ′）はこの状態を示す図である。
図１３（Ａ′）は、原画像の行と行の間に４画素（４クロック）分の水平ブランキング期間が存在することを表している。この例の場合は、少なくとも４画素（４クロック）分の水平ブランキング期間を設けることによって、次行の処理を支障なく開始することができる。この状態から、次行の処理が再び開始する。
【００６９】
以上の動作をライン数分だけ繰り返すことにより、図１４に示すような、左右端に画素折り返しを付加した画像データが、出力端子２０２から走査出力される。
この画像データが、画素抽出回路１００の入力端子Ａに走査入力されることにより、図１５に示すように、上下左右端に画素折り返しを付加した画素ブロック７１の走査出力を得ることが可能になる。
【００７０】
《第４回路例》
［構成説明］
図１６は、この第４回路例を示す図である（ただし、ｍ＝４）。
この第４回路例は、縦Ｎ行×横（Ｍ−４）列の画素値からなる原画像データの左右端に画素折り返しを付加して、縦Ｎ行×横Ｍ列の画像データを出力する拡幅回路２１０である。この拡幅回路２１０は、上述した画素抽出回路１１０の前段にオプション追加可能な回路である。
【００７１】
この拡幅回路２１０は、次の構成要素を有する。
・原画像データが走査入力される入力端子Ｂ
・画素値を保持する画素メモリＤ１〜Ｄ４
・画素値を選択出力するデータセレクタＳＥ１〜ＳＥ３
・上記の構成要素を連結する連結路Ｃ
・画素クロックに応じて、連結路Ｃの道筋に画素値を順送りに伝達する制御部２１１
・画素メモリＤ４が保持する画素値を走査出力する出力端子２１２
【００７２】
これらの構成要素は、連結路Ｃによって次のように連結される。
まず、入力端子Ｂを起点にして、データセレクタＳＥ１、画素メモリＤ１、データセレクタＳＥ２、画素メモリＤ２，Ｄ３、データセレクタＳＥ３、および画素メモリＤ４の順番に一列に連結する。
さらに、入力端子Ｂは、データセレクタＳＥ２，ＳＥ３の入力側に接続される。一方、画素メモリＤ１，Ｄ３の出力は、データセレクタＳＥ１の入力側に接続される。
【００７３】
なお、外部（タイミングジェネレータ１４または前段の回路など）からは、垂直同期信号、水平同期信号、および画素クロックが入力される。これらは、入力端子Ｂに走査入力される原画像データの同期信号である。これらの同期信号は、制御部２１１に供給される。
制御部２１１では、これら同期信号に基づいて、画素値の順送りや、データセレクタＳＥ１〜ＳＥ３の切り換え制御を実施する。さらに、制御部２１１は、出力端子２１２の出力信号に同期した同期信号（画素クロック、水平同期信号、垂直同期信号）を生成して、後段に出力する。
【００７４】
［動作説明］
続いて、この拡幅回路２１０の回路動作について、図１７を用いて説明する。
まず、制御部２１１は、データセレクタＳＥ２の選択出力を入力端子Ｂに切り換える。この状態で１画素目が入力される。図１７（Ａ）は、この１画素目が走査入力された状態を示す図である。
【００７５】
続いて、制御部２１１は、データセレクタＳＥ２の選択出力を画素メモリＤ１に戻す。さらに、データセレクタＳＥ３の選択出力を入力端子Ｂに切り換える。この状態で２画素目が入力される。図１７（Ｂ）は、この２画素目が走査入力された状態を示す図である。この状態で、画素メモリＤ１〜Ｄ４には、画像左端に画素折り返しを付加した画素列が格納される。
【００７６】
この時点、すなわち、［ｍ／２］回目の順送り時点から、拡幅回路２１０の出力が開始される。制御部２１１は、画像データの出力開始を知らせるため、後段（画素抽出回路１１０など）に対して、垂直同期信号、水平同期信号、および画素クロックの出力を開始する。その後、１画素クロック毎に、出力端子２１２から画像データが出力（水平走査）される。
【００７７】
図１７（Ｃ）は、入力端子Ｂに対する１行分（（Ｍ−４）画素）の水平走査入力が完了した状態を示す図である。制御部２１１は、水平同期信号に基づいて、この水平走査入力の完了を検知すると、データセレクタＳＥ１の選択出力を、画素メモリＤ１の出力に切り換える。この状態で１画素分の順送りを行うと、図１７（Ｄ）に示す状態となる。なお、この動作は、画素メモリＤ１のデータ更新を停止することによっても実現可能である。
【００７８】
続いて、制御部２１１は、データセレクタＳＥ１の選択出力を、画素メモリＤ３の出力に切り換える。この状態で１画素分の順送りを行うと、図１７（Ｅ）に示す状態となる。この状態において、画素メモリＤ１〜Ｄ４には、画像右端に画素折り返しを付加した画素列が格納される。
出力端子２１２から合計Ｍ個の画素値が出力された時点で、１行分の水平走査出力が完了する。
【００７９】
続いて、次行の水平同期信号の入力によって、拡幅回路２１０は再び処理を開始する。次行の最初の有効画素（１画素目）を検知すると、制御部２１１は、次行の１画素目を入力端子Ｂから取り込み、画素メモリＤ１に保持する。この状態から、次行の処理が開始する。
以上の動作をライン数分だけ繰り返すことにより、画像の左右端に画素折り返しを付加した画像データが出力端子２１２から走査出力される。
このように出力される画像データを、画素抽出回路１１０の入力端子Ａに走査入力することにより、画素抽出回路１１０の出力端子１１２から、画像の上下左右端に画素折り返しを付加した画素ブロックを得ることが可能になる。
【００８０】
《本実施形態の効果など》
以上説明したように、画素抽出回路１００，１１０を使用することにより、画像の上下端に画素折り返しを付加しつつ、画素ブロックを抽出することが可能になる。
【００８１】
さらに、この画素抽出回路１００，１１０の前段に、拡幅回路２００，２１０を追加することにより、画像の左右端にも画素折り返しを付加することが可能になる。その結果、画像の上下左右端に画素折り返しを付加しつつ、画素ブロックを抽出することが可能になる。
【００８２】
特に、このような回路構成では、『左右端の画素折り返し』、『上下端の画素折り返し』、および『画素ブロックの抽出』が、一種のパイプライン式の流れ作業で実施される。そのため、画素折り返しを含む複雑な処理内容でありながら、高速な処理速度を達成することができる。
【００８３】
さらに、このような回路構成では、画素折り返しを含む画素ブロックが、正しい走査順で出力される。したがって、後段の処理部（色補間部１８など）は、順次に出力される画素ブロックをパイプライン式の流れ作業で処理することができる。したがって、この処理全体にかかる処理時間を一段と短縮することができる。
【００８４】
また、本実施形態の拡幅回路２００，２１０は、水平垂直走査によるシリアルな画素値の流れに対して、左右端の画素折り返しを行単位に挿入する。そのため、従来例のように拡幅用の回路を遅延段数分だけ複数設ける必要がない。したがって、単純な回路構成が実現する。
【００８５】
さらに、このような回路構成では、上述した画素ブロックのサイズに限定されない。すなわち、請求項記載のように一般化した回路設計が可能なため、画素ブロックの画素数ｎ、ｍに柔軟に対応した回路を設計できる。
【００８６】
なお、このような回路構成では、画素抽出回路（または拡幅回路）内部において、制御部が、画素ブロック生成の制御動作に同期して、後段用の同期信号を生成する。したがって、画素抽出回路（または拡幅回路）の設置に当たって、後段用の同期信号を別途生成する必要がない。つまり、画素抽出回路（または拡幅回路）を機能部品として画像信号の信号経路に挿入するだけでよく、回路システム全体の設計が非常に楽になる。
【００８７】
また、本実施形態の電子カメラ１１は、画素抽出回路１７，２２において、上下端の画素折り返しを含む画素ブロックを生成する。したがって、ドラフト画像データが、信号処理によって縦方向に顕著に狭くなるという従来課題を改善できる。
【００８８】
さらに、本実施形態の電子カメラ１１は、画素折り返しを付加するという複雑な処理を、画素抽出回路１７，２２の各々で行いつつも、パイプライン式の流れ作業は特に中断されない。特に、ドラフト画像データは、このパイプライン式の流れ作業に乗って高速に信号処理が進行する。その結果、ビューファインダの表示タイムラグを極めて短くできる。したがって、ユーザーがビューファインダ（モニタ画面も含む）を見ながら撮影構図を決定する上で、非常に使い勝手のよい電子カメラ１１が実現する。
【００８９】
さらに、本実施形態の電子カメラ１１は、ドラフト画像データの画像処理に際して、ドラフト画像データをフレームメモリに一旦格納しない。したがって、長時間に及ぶビューファインダ表示の期間中、フレームメモリの読み書き回数が格段に少なくなり、電子カメラ１１の消費電力を大幅に低減することが可能になる。その結果、電子カメラ１１のバッテリー消費が抑えられ、電子カメラ１１の使用可能時間を一段と長くすることができる。
【００９０】
それに加えて、余分なフレームメモリの読み書きが発生しないため、画像データバスのトラフィックが増大しないというメリットもある。
【００９１】
《実施形態の補足事項》
なお、上述した実施形態では、電子カメラに画素抽出回路を搭載する場合について説明した。しかしながら、本発明の撮像装置は、これに限定されるものではない。一般に、撮像装置は、画素ブロック単位に信号処理を行う撮像装置であればよい。例えば、スキャナー装置などでもよい。
【００９２】
また、上述した実施形態において、ラインメモリに中間タップを設けるなどして、ラインメモリの遅延画素数を可変できるようにすることが好ましい。このような回路構成では、ラインメモリの遅延画素数を可変することによって、入力画像の水平画素数の変化に対応することが可能になる。その結果、水平画素数の異なる画像データが入力される場合であっても、遅延画素数の切り換えによって共通の画素抽出回路を使用することが可能になる。
【００９３】
なお、上述した実施形態において、画素メモリの画素値を部分的に抽出する出力回路を設けてもよい。このような出力回路により、５画素×５画素の画素ブロックから５画素×３画素の画素ブロックを抽出するなど、サイズや形状範囲や画素分布の異なる画素ブロックを生成することも可能になる。
【００９４】
【発明の効果】
以上説明したように、本発明の画素抽出回路は、画像の少なくとも上下端に画素折り返しを付加しつつ、画素ブロックを抽出する。
特に、この画素抽出回路では、『画素折り返し』および『画素ブロックの抽出』という２種類の動作が、流れ作業によって高速に実施される。
さらに、本発明の画素抽出回路は、画素折り返しを行う複雑な処理を実施しながら、画素折り返しを含む画素ブロックを、正しい走査順で出力することができる。したがって、後段において、画素ブロックを走査順に処理することが可能となり、高速なパイプライン式の信号処理を容易に実現できる。
【図面の簡単な説明】
【図１】本実施形態における電子カメラ１１の概略ブロック図である。
【図２】５×５画素ブロックを抽出する画素抽出回路１００の回路を示す図である。
【図３】画素抽出回路１００の動作を説明する図である。
【図４】画素抽出回路１００の動作を説明する図である。
【図５】画素抽出回路１００の動作を説明する図である。
【図６】画素抽出回路１００の動作を説明する図である。
【図７】４×４画素ブロックを抽出する画素抽出回路１１０の回路を示す図である。
【図８】画素抽出回路１１０の動作を説明する図である。
【図９】画素抽出回路１１０の動作を説明する図である。
【図１０】画素抽出回路１１０の動作を説明する図である。
【図１１】画素抽出回路１１０の動作を説明する図である。
【図１２】拡幅回路２００を示す図である。
【図１３】拡幅回路２００の動作を説明する図である。
【図１４】画素折り返しの付加状況を説明する図である。
【図１５】画素折り返しの付加状況を説明する図である。
【図１６】拡幅回路２１０を示す図である。
【図１７】拡幅回路２１０の動作を説明する図である。
【符号の説明】
１１  電子カメラ
１２  撮影レンズ
１３  撮像素子
１４  タイミングジェネレータ
１５  Ａ／Ｄ変換部
１６  信号処理部
１６ａ  画像メモリ
１７，２２，１００，１１０  画素抽出回路
１８  色補間部
１９  色変換部
２１  解像度変換部
２３  空間フィルタ部
２４  画像表示部
２６  色差間引き部
２８  圧縮処理部
２９  記録部
３０  カメラ内蔵のＬＣＤモニタ
３１  ＴＶモニタ（外部）
１０１，１１１，２０１，２１１  制御部
２００，２１０  拡幅回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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