(57)【要約】    【課題】  データ信号に波形の乱れが生じた場合にその乱れを補正し正常な通信を実現するための、データ信号の中心位相を判定する中心位相判定回路を提供する。    【解決手段】  ｎを２以上の整数とし、ｎ位相シリアルデータ入力されるデータ信号の中心位相を判定する中心位相判定回路において、データ信号をシリアルパラレル変換し、複数の出力ポートのそれぞれを用いて、データ信号のｎ倍の周期にシリアルパラレル変換したパラレルデータを出力するシリアルパラレル変換回路と、出力ポートのそれぞれから出力されるパラレルデータの位相を比較し、位相不一致を検出する位相比較回路と、位相比較回路による、出力ポートのそれぞれにおける位相不一致の検出回数をカウントするカウンタと、カウントされた位相不一致の発生回数に基づいて、中心位相を判定する回路を備えることを特徴とする。【選択図】    図１
2004260867.tif 000002
【特許請求の範囲】
【請求項１】
ｎ（ｎは２以上の整数）位相シリアルデータ入力されるデータ信号の中心位相を判定する中心位相判定回路において、
前記データ信号のｎ倍の周期毎に、（ｎ＋１）個の出力ポートのそれぞれから、前記データ信号の各周期のビットをシリアルパラレル変換した（ｎ＋１）個のパラレルデータであって、第１番目のパラレルデータが第（ｎ＋１）番目のパラレルデータと一周期相違する同一のデータである、前記（ｎ＋１）個のパラレルデータを出力するシリアルパラレル変換回路と、
前記出力ポートの内で、前記データ信号の第ｉ番目（ｉ＝１〜ｎ）の周期が割り当てられた出力ポートが出力する前記パラレルデータの位相を、それぞれ前記データ信号の第ｉ＋１番目の周期が割り当てられた出力ポートが出力する前記パラレルデータの位相と比較することにより、前記出力ポートの組合せのそれぞれにおける位相の不一致を検出する位相比較回路と、
前記位相比較回路による、前記出力ポートの組合せのそれぞれにおける位相不一致の検出回数をカウントするカウンタと、
前記カウンタによりカウントされた位相不一致の発生回数が、最大値を成す前記出力ポートの組合せを判定する最大判定回路と、
前記位相不一致の発生回数が最大値を成す出力ポートの組み合わせと、各出力ポートから出力されるパラレルデータの位相に基づいて、前記位相不一致の発生回数が最大値の出力ポートの組合せにおける出力ポートの位相から位相が最も大きく離れる出力ポートから出力されるパラレルデータの位相を前記中心位相と判定する回路を備えることを特徴とする中心位相判定回路。
【請求項２】
前記カウンタは、外部からの位相判定制御信号がオフの時に前記位相不一致の検出回数をカウントし、外部からの位相判定制御信号がオンの時にカウントをストップし、
前記外部からの位相判定制御信号がオンの時に、前記最大判定回路が、位相不一致の発生回数が、最大値を成す前記出力ポートの組合せを判定することを特徴とする請求項１に記載の中心位相判定回路。
【請求項３】
ｎ（ｎは２以上の整数）位相シリアルデータ入力されるデータ信号の位相の乱れを補正する位相補正回路において、
前記データ信号のｎ倍の周期毎に、（ｎ＋１）個の出力ポートのそれぞれから、前記データ信号の各周期のビットをシリアルパラレル変換した（ｎ＋１）個のパラレルデータであって、第１番目のパラレルデータが第（ｎ＋１）番目のパラレルデータと一周期相違する同一のデータである、前記（ｎ＋１）個のパラレルデータを出力するシリアルパラレル変換回路と、
前記出力ポートの内で、前記データ信号の第ｉ番目（ｉ＝１〜ｎ）の周期が割り当てられた出力ポートが出力する前記パラレルデータの位相を、それぞれ前記データ信号の第ｉ＋１番目の周期が割り当てられた出力ポートが出力する前記パラレルデータの位相と比較することにより、前記出力ポートの組合せのそれぞれにおける位相の不一致を検出する位相比較回路と、
前記位相比較回路による、前記出力ポートの組合せのそれぞれにおける位相不一致の検出回数をカウントするカウンタと、
前記カウンタによりカウントされた位相不一致の発生回数が、最大値を成す前記出力ポートの組合せを判定する最大判定回路と、
前記位相不一致の発生回数が最大値を成す出力ポートの組み合わせと、各出力ポートから出力されるパラレルデータの位相に基づいて、前記位相不一致の発生回数が最大値の出力ポートの組合せにおける出力ポートの位相から位相が最も大きく離れる出力ポートから出力されるパラレルデータの位相を前記中心位相と判定する回路と、
前記シリアルパラレル変換された前記データ信号を、判定された前記中心位相に基づく正確な周期のシリアルデータに変換して出力する回路
とを備えることを特徴とする位相補正回路。
【請求項４】
前記カウンタは、外部からの位相判定制御信号がオフの時に前記位相不一致の検出回数をカウントし、外部からの位相判定制御信号がオンの時にカウントをストップし、
前記外部からの位相判定制御信号がオンの時に、前記最大判定回路が、位相不一致の発生回数が、最大値を成す前記出力ポートの組合せを判定することを特徴とする請求項３に記載の位相補正回路。
【請求項５】
ｎ（ｎは２以上の整数）位相シリアルデータ入力されるデータ信号の中心位相を判定する中心位相判定方法において、
前記データ信号のｎ倍の周期毎に、（ｎ＋１）個の出力ポートのそれぞれから、前記データ信号の各周期のビットをシリアルパラレル変換した（ｎ＋１）個のパラレルデータであって、第１番目のパラレルデータが第（ｎ＋１）番目のパラレルデータと一周期相違する同一のデータである、前記（ｎ＋１）個のパラレルデータを出力するシリアルパラレル変換ステップと、
前記出力ポートの内で、前記データ信号の第ｉ番目（ｉ＝１〜ｎ）の周期が割り当てられた出力ポートが出力する前記パラレルデータの位相を、それぞれ前記データ信号の第ｉ＋１番目の周期が割り当てられた出力ポートが出力する前記パラレルデータの位相と比較することにより、前記出力ポートの組合せのそれぞれにおける位相の不一致を検出する位相比較ステップと、
前記位相比較回路による、前記出力ポートの組合せのそれぞれにおける位相不一致の検出回数をカウントするカウントステップと、
前記カウントステップによりカウントされた位相不一致の発生回数が、最大値を成す前記出力ポートの組合せを判定する最大判定ステップと、
前記位相不一致の発生回数が最大値を成す出力ポートの組み合わせと、各出力ポートから出力されるパラレルデータの位相に基づいて、前記位相不一致の発生回数が最大値の出力ポートの組合せにおける出力ポートの位相から位相が最も大きく離れる出力ポートから出力されるパラレルデータの位相を前記中心位相と判定するステップを有することを特徴とする中心位相判定方法。
【請求項６】
前記カウントステップにおいては、外部からの位相判定制御信号がオフの時に前記位相不一致の検出回数をカウントし、外部からの位相判定制御信号がオンの時にカウントをストップし、
前記外部からの位相判定制御信号がオンの時に、前記最大判定ステップで、位相不一致の発生回数が、最大値を成す前記出力ポートの組合せを判定することを特徴とする請求項５に記載の中心位相判定方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データ信号の波形の乱れの検出と補正に関し、特に、適正な中心位相を判定しデータ信号を処理する中心位相判定回路とその中心位相判定方法に関する。
【背景技術】
【０００２】
従来より、ｎ位相シリアルデータ入力されるデータ信号を、シリアルパラレル変換し、複数の（例えばｎ本の）パラレルデータに変換する技術がある。
【０００３】
図４は、３位相による従来の回路の一例を示すものであって、ＩＮ＿Ｄａｔａよりデータ信号の入力を受け、ＩＮ＿ＣＬＫよりデータ信号のクロックの入力を受ける。そして、図５の例に示されるように、１／３分周回路８３が、入力されたクロックを基に、元のデータ信号の３倍の周期による、元のデータ信号の周期に対応させた３種類のクロックを生成して出力する。この３種類のクロックのそれぞれに対応して、第２フリップフロップ８２が、クロックされた時点において（第１フリップフロップ８１を介して）入力されるデータ信号を順次、元のデータ信号の３倍の周期によるパラレルデータに変換する。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、従来の技術では、以下に述べるような問題点があった。
【０００５】
従来の技術では、図６の例に示されるように、クロックに対してデータにジッタ成分（波形の乱れ）が発生している状態では、不確定領域の位相が発生しデータ信号の誤認識や誤処理の危険が発生する。
【０００６】
図６では、図４の例の従来の回路において、入力されるデータ信号に波形の乱れが生じたため、クロックの周期と一致せずにデータ信号の不正確な読み取りが行われてしまっている。
【０００７】
本発明の目的は、上記従来技術の欠点を解決し、データ信号を読み取るべき適正な位相（以下、中心位相と呼ぶ）を検出することにより、クロックに対してデータにジッタ成分が発生している状態でも、データ信号の正しい処理を実現する位相補正回路、中心位相判定回路とその中心位相判定方法を提供することである。
【課題を解決するための手段】
【０００８】
上記目的を達成するため本発明の中心位相判定回路は、ｎ（ｎは２以上の整数）位相シリアルデータ入力されるデータ信号の中心位相を判定する中心位相判定回路において、前記データ信号のｎ倍の周期毎に、（ｎ＋１）個の出力ポートのそれぞれから、前記データ信号の各周期のビットをシリアルパラレル変換した（ｎ＋１）個のパラレルデータであって、第１番目のパラレルデータが第（ｎ＋１）番目のパラレルデータと一周期相違する同一のデータである、前記（ｎ＋１）個のパラレルデータを出力するシリアルパラレル変換回路と、前記出力ポートの内で、前記データ信号の第ｉ番目（ｉ＝１〜ｎ）の周期が割り当てられた出力ポートが出力する前記パラレルデータの位相を、それぞれ前記データ信号の第ｉ＋１番目の周期が割り当てられた出力ポートが出力する前記パラレルデータの位相と比較することにより、前記出力ポートの組合せのそれぞれにおける位相の不一致を検出する位相比較回路と、前記位相比較回路による、前記出力ポートの組合せのそれぞれにおける位相不一致の検出回数をカウントするカウンタと、前記カウンタによりカウントされた位相不一致の発生回数が、最大値を成す前記出力ポートの組合せを判定する最大判定回路と、前記位相不一致の発生回数が最大値を成す出力ポートの組み合わせと、各出力ポートから出力されるパラレルデータの位相に基づいて、前記位相不一致の発生回数が最大値の出力ポートの組合せにおける出力ポートの位相から位相が最も大きく離れる出力ポートから出力されるパラレルデータの位相を前記中心位相と判定する回路を備えることを特徴とする。
【０００９】
請求項２の本発明の中心位相判定回路は、前記カウンタは、外部からの位相判定制御信号がオフの時に前記位相不一致の検出回数をカウントし、外部からの位相判定制御信号がオンの時にカウントをストップし、前記外部からの位相判定制御信号がオンの時に、前記最大判定回路が、位相不一致の発生回数が、最大値を成す前記出力ポートの組合せを判定することを特徴とする。
【００１０】
請求項３の本発明の位相補正回路は、ｎ（ｎは２以上の整数）位相シリアルデータ入力されるデータ信号の位相の乱れを補正する位相補正回路において、前記データ信号のｎ倍の周期毎に、（ｎ＋１）個の出力ポートのそれぞれから、前記データ信号の各周期のビットをシリアルパラレル変換した（ｎ＋１）個のパラレルデータであって、第１番目のパラレルデータが第（ｎ＋１）番目のパラレルデータと一周期相違する同一のデータである、前記（ｎ＋１）個のパラレルデータを出力するシリアルパラレル変換回路と、前記出力ポートの内で、前記データ信号の第ｉ番目（ｉ＝１〜ｎ）の周期が割り当てられた出力ポートが出力する前記パラレルデータの位相を、それぞれ前記データ信号の第ｉ＋１番目の周期が割り当てられた出力ポートが出力する前記パラレルデータの位相と比較することにより、前記出力ポートの組合せのそれぞれにおける位相の不一致を検出する位相比較回路と、前記位相比較回路による、前記出力ポートの組合せのそれぞれにおける位相不一致の検出回数をカウントするカウンタと、前記カウンタによりカウントされた位相不一致の発生回数が、最大値を成す前記出力ポートの組合せを判定する最大判定回路と、前記位相不一致の発生回数が最大値を成す出力ポートの組み合わせと、各出力ポートから出力されるパラレルデータの位相に基づいて、前記位相不一致の発生回数が最大値の出力ポートの組合せにおける出力ポートの位相から位相が最も大きく離れる出力ポートから出力されるパラレルデータの位相を前記中心位相と判定する回路と、前記シリアルパラレル変換された前記データ信号を、判定された前記中心位相に基づく正確な周期のシリアルデータに変換して出力する回路とを備えることを特徴とする。
【００１１】
請求項４の本発明の位相補正回路は、前記カウンタは、外部からの位相判定制御信号がオフの時に前記位相不一致の検出回数をカウントし、外部からの位相判定制御信号がオンの時にカウントをストップし、前記外部からの位相判定制御信号がオンの時に、前記最大判定回路が、位相不一致の発生回数が、最大値を成す前記出力ポートの組合せを判定することを特徴とする。
【００１２】
請求項５の本発明の中心位相判定方法は、ｎ（ｎは２以上の整数）位相シリアルデータ入力されるデータ信号の中心位相を判定する中心位相判定方法において、前記データ信号のｎ倍の周期毎に、（ｎ＋１）個の出力ポートのそれぞれから、前記データ信号の各周期のビットをシリアルパラレル変換した（ｎ＋１）個のパラレルデータであって、第１番目のパラレルデータが第（ｎ＋１）番目のパラレルデータと一周期相違する同一のデータである、前記（ｎ＋１）個のパラレルデータを出力するシリアルパラレル変換ステップと、前記出力ポートの内で、前記データ信号の第ｉ番目（ｉ＝１〜ｎ）の周期が割り当てられた出力ポートが出力する前記パラレルデータの位相を、それぞれ前記データ信号の第ｉ＋１番目の周期が割り当てられた出力ポートが出力する前記パラレルデータの位相と比較することにより、前記出力ポートの組合せのそれぞれにおける位相の不一致を検出する位相比較ステップと、前記位相比較回路による、前記出力ポートの組合せのそれぞれにおける位相不一致の検出回数をカウントするカウントステップと、前記カウントステップによりカウントされた位相不一致の発生回数が、最大値を成す前記出力ポートの組合せを判定する最大判定ステップと、前記位相不一致の発生回数が最大値を成す出力ポートの組み合わせと、各出力ポートから出力されるパラレルデータの位相に基づいて、前記位相不一致の発生回数が最大値の出力ポートの組合せにおける出力ポートの位相から位相が最も大きく離れる出力ポートから出力されるパラレルデータの位相を前記中心位相と判定するステップを有することを特徴とする。
【００１３】
請求項６の本発明の中心位相判定方法は、前記カウントステップにおいては、外部からの位相判定制御信号がオフの時に前記位相不一致の検出回数をカウントし、外部からの位相判定制御信号がオンの時にカウントをストップし、前記外部からの位相判定制御信号がオンの時に、前記最大判定ステップで、位相不一致の発生回数が、最大値を成す前記出力ポートの組合せを判定することを特徴とする。
【発明の効果】
【００１４】
本発明によれば、クロックに対してデータ信号にジッタ成分が発生した場合にも、データ信号を常に中心位相で検出することにより、データの誤った転送の発生を解消することができる。
【実施例】
【００１５】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【００１６】
図１は、本発明の第１の実施の形態による位相補正回路１００の構成を示すブロック図である。
【００１７】
本実施の形態による位相補正回路１００は、ｎ位相シリアルデータ入力を受け付けて、その受け付けたデータ信号の中心位相を判定する。そして、データ信号に波形の乱れが生じている場合には、判定された中心位相に基づいてこれを適正に補正し、補正されたデータ信号を出力する。ここで、“ｎ”は、２以上の整数の定数であり、特にその値を限定する必要はない。
【００１８】
図１を参照すると、本実施の形態の位相補正回路１００は、シリアルパラレル変換回路１０、分周回路２０、位相比較回路３０、カウンタ回路４０、最大判定回路５０、セレクタ回路６０を備えている。また、ｎ位相シリアルデータのデータ信号の入力端子（ＩＮ＿Ｄａｔａ）と、データ信号のクロックの入力端子（ＩＮ＿ＣＬＫ）と、中心位相の判定の指示を受け付けるための位相判定検出時間制御端子（ＩＮ＿ＬＤ）を備えて、このそれぞれの端子を介して外部からのデータやクロックや指示を受け付ける。
【００１９】
１：（ｎ＋１）シリアルパラレル（Ｓ／Ｐ）変換回路１０は、ｎ位相シリアルデータ入力（ＩＮ＿Ｄａｔａ）を、シリアルパラレル変換する。ここでは、“ｎ＋１”本の出力ポートのそれぞれから、データ信号のｎ倍の周期により、データ信号の各周期のビットをシリアルパラレル変換したパラレルデータを出力する。
【００２０】
ここでは、パラレルデータの周期がデータ信号の周期のｎ倍であり、出力ポートの数が“ｎ＋１”本であって、つまり図３の例に示されるように、データ信号の最先の周期のビットを出力する出力ポートと、最終の周期のビットを出力する出力ポートとにおいては、出力するパラレルデータは一周期（データ信号の周期のｎ倍）違うのみで同一である。
【００２１】
１／ｎ分周回路２０は、クロック入力（ＩＮ＿ＣＬＫ）を基に、その１／ｎの周波数による、元のデータ信号の周期に対応させたｎ種類のクロックを生成して出力する。
【００２２】
位相比較回路３０は、ｎ個の比較器３１を備えて、シリアルパラレル変換回路１０により変換された、ｎ＋１種類の各パラレルデータの位相を、基のデータ信号の位相が隣り合うもの毎のｎ組にまとめてそれぞれを比較し、それぞれの組における位相の不一致を検出する。
【００２３】
カウンタ回路４０は、ｎ個のカウンタを備えて、ｎ組みのパラレルデータの組み合わせのそれぞれに対応して、位相比較回路３０により検出された不一致の数をカウントする。
【００２４】
最大判定回路５０は、カウンタ回路４０によりカウントされた不一致の数の中で、最も多くの不一致がカウントされたものを判定する。
【００２５】
n to 1セレクタ回路６０は、最大判定回路５０の判定結果を基に中心位相を判定する。このセレクタ回路６０による中心位相の判定方法は、例えば、位相不一致の発生回数が最大値を成す出力ポートの組み合わせと、出力されるパラレルデータの位相を前記中心位相と判定する出力ポートとの対応関係を、予め設定しておき、この対応関係に基づいて判定する等の方法が可能である。この場合の対応関係の設定では、位相不一致の発生回数が最大値を成す出力ポートの組み合わせにおける各出力ポートの位相から、位相が最も大きく離れる出力ポートを、その位相を前記中心位相と判定する出力ポートとして予め設定しておく等の方法が可能である。
【００２６】
そして、n to 1セレクタ回路６０は、前記シリアルパラレル変換された前記データ信号を、この判定された前記中心位相に基づく正確な周期のシリアルデータに変換して、出力端子（ＯＵＴ＿Ｄａ）から出力する。
【００２７】
また、セレクタ回路６０は、上述された中心位相の判定処理を、位相判定検出時間制御端子（ＩＮ＿ＬＤ）からの指示に応じて実行する。
【００２８】
図２は、本発明の位相補正回路の３位相中心位相を判定する実施例の構成を示すブロック図であり、図３は、本実施例による位相補正回路の動作を説明するためのタイミングチャートである。また、動作は、全てクロック入力の立ち上がりを基準とする。
【００２９】
図２、図３を参照すると、本実施例においては、３位相による中心位相の判定を行うために、１：４シリアルパラレル変換回路１０ａ、１／３分周回路２０ａ、Ａ〜Ｃの３個の比較器３１ａ（xor A、xor B、xor C）を備える位相比較回路３０ａ、Ａ〜Ｃの３個のカウンタ４１ａ（cnt A、cnt B、cnt C）を備えるカウンタ回路４０ａ、最大判定回路５０ａ、３：１セレクタ回路６０ａを備えている。
【００３０】
また、１：４シリアルパラレル変換回路１０ａは、パラレル出力を実行するＡ〜Ｄの４個の出力ポート１２（sp A、sp B、sp C、sp D）と、各出力ポートへのデータの転送を中継するＡ〜Ｄの４個のレジスタ１１（Reg A、Reg B、Reg C、Reg D）を備えている。
【００３１】
まず、３位相シリアルデータ入力（ＩＮ＿Ｄａｔａ）を、１／３分周回路２０ａの出力クロック（ＯＣＬＫ）を基準に、１：４シリアルパラレル変換回路１０ａが４位相のパラレルデータを出力し、その出力された４位相のパラレルデータを、位相比較回路３０ａが位相の隣り合うもの毎に位相比較を行う。
【００３２】
ここで、位相判定検出時間制御端子（ＩＮ＿ＬＤ）が“Ｌｏ”の場合には、各位相比較器３１ａにおいて不一致が検出された回数を、対応する各カウンタ回路４１ａがそれぞれにカウントする。
【００３３】
そして、位相判定検出時間制御端子（ＩＮ＿ＬＤ）が“Ｈｉ”となり、中心位相の判定を指示された場合には、各カウンタ４１ａをストップし、最大判定回路５０ａ（ＤＥＣ）が、この各カウンタ４１ａの内で最大の値を成すものを判定する。そして、この最大判定回路５０ａの判定に基づいて、３：１セレクタ回路６０ａ（ＳＥＬ）は、中心位相を判定する。
【００３４】
図３の例においては、cnt Aのカウンタ４１ａが最も多い“１００００”回の位相の不一致を検出している。ここで、cnt Aのカウンタ４１ａは、sp Aとsp Bの各出力ポート３１ａから出力されるパラレルデータの不一致の回数を数えたのであり、このため、このsp Aとsp Bの位相から最も離れるsp Cの出力ポート３１ａから出力されるパラレルデータの位相を、中心位相として判定するのである。
【００３５】
この判定処理は、例えば、cnt Aのカウンタ４１ａが最大の場合に、（そのsp Aとsp Bから最も離れる）sp Cの位相を中心位相として判定する旨を、予め設定しておくことにより、３：１セレクタ回路６０ａは、その設定を参照して中心位相を判定することができる。またこの場合には、同様にして、cnt Bが最大の場合にはsp Aの位相を中心位相として判定し、cnt Cが最大の場合にはsp Bの位相を中心位相として判定する旨を設定しておく。
【００３６】
以上説明したように本実施の形態によれば、クロックに対してデータ信号にジッタ成分が発生した場合にも、データ信号を常に中心位相で検出することにより、データの誤った転送の発生を解消することができる。
【００３７】
また、図１に示される本発明の第１の実施の形態においては、入力されたデータ信号の中心位相を判定して、判定された中心位相に基づいて位相の乱れを補正した適正なデータ信号を出力する位相補正回路１００を示しているが、同様にして本発明の回路を、判定された中心位相の出力を行う中心位相判定回路とする実施の形態も可能である。
【００３８】
中心位相判定回路とする実施の形態においては、図１のセレクタ回路６０の代わりに、最大判定回路５０の判定に基づいて中心位相を（図１のセレクタ回路６０と同様に）判定して、出力する回路を備える。そして、本実施の形態の中心位相判定回路から出力される中心位相は、他のデータ信号の補正を行う回路や、データ信号の読み取りを行う回路等に対して入力し、これらの回路における処理に用いることができる。
【００３９】
また、図２の実施例においては、３位相による中心位相の判定を行うものであったが、同様の構成により、任意のｎ（ｎ≧２）によるｎ位相の中心位相を判定する回路を作成することができる。例えば、４位相を使用した場合に、同様にして、４位相の中心位相判定回路や４位相の位相補正回路を作成することができる。
【００４０】
以上好ましい実施の形態及び実施例をあげて本発明を説明したが、本発明は必ずしも上記実施の形態及び実施例に限定されるものではなく、その技術的思想の範囲内において様々に変形して実施することができる。
【図面の簡単な説明】
【００４１】
【図１】本発明の第１の実施の形態による位相補正回路の構成を示すブロック図である。
【図２】本発明の位相補正回路の３位相中心位相を判定する実施例の構成を示すブロック図である。
【図３】図２の実施例による位相補正回路の動作を説明するためのタイミングチャートである。
【図４】従来の回路の構成を示す図である。
【図５】図４の従来の回路の正常時の動作を示すタイミングチャート図である。
【図６】図４の従来の回路の、データ信号に波形の乱れが生じた場合の動作を示すタイミングチャート図である。
【符号の説明】
【００４２】
１００  位相補正回路
１０  シリアルパラレル変換回路
２０  分周回路
３０  位相比較回路
３１  比較器
４０  カウンタ回路
４１  カウンタ
５０  最大判定回路
６０  セレクタ回路
１０ａ  １：４シリアルパラレル変換回路
２０ａ  １／３分周回路
３０ａ  位相比較回路
３１ａ  比較器
４０ａ  カウンタ回路
４１ａ  カウンタ
５０ａ  最大判定回路
６０ａ  ３：１セレクタ回路
７０  内部論理処理回路
８１、８２  フリップフロップ
８３  １／３分周回路
【図１】
2004260867.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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