(57)【要約】【課題】実装の際に信号ランドの周囲をグランドレベルにすることによりベアチップ実装部分にシールド効果を持たせ、他の信号との干渉を防止することができる撮像装置の実装構造を提供する。【解決手段】ランド４とＧＮＤランド５の上に金バンプを取り付けた撮像素子１と多層基板１３の間のベアチップ実装部分に導電粒子１５を有する導電シートフィルム１４を挟み込み熱圧着する。導電シートフィルム１４が溶融して金バンプ１６とランド１１，１２の間に導電粒子１５が付着し、ランド１１と４の間およびＧＮＤランド１２と５の間が通電する。ＧＮＤランド１２と５が接続されると、ランド４，１１は立体ＧＮＤランド層２０により３次元的に密閉されてシールドされるため、外部からの他の信号の干渉やノイズの重畳を防止できる。【選択図】        図６
2004260082.tif 000002
【特許請求の範囲】
【請求項１】
信号線，電源線などのランドを配置したＣＣＤなどの半導体
素子ベアチップ基板を、マザーとなる基板にフリップチップ実装する撮像装置において、
前記半導体素子ベアチップ基板の信号線，電源線などのランドの周囲に、該ランドを囲むＧＮＤランドと、
前記マザーとなる基板の、前記半導体素子ベアチップ基板のランドに対応する位置に配置された信号線，電源線などのランドの周囲に、該ランドを囲むＧＮＤランドと、
導電粒子を有し、加圧かつ加熱したとき前記導電粒子がランド間に付着して導通させる導電シートフィルムと、
前記マザーとなる基板と前記半導体素子ベアチップ基板とを前記導電シートフィルムによりフリップチップ実装して形成される立体ＧＮＤランド層とからなり、
前記信号線，電源線などのランドが立体ＧＮＤランド層によって密閉され電気的に遮蔽されることを特徴とする撮像装置の実装構造。
【請求項２】
前記信号線，電源線などのランドを囲む各ＧＮＤランドを一体の導体パターンで形成したことを特徴とする請求項１記載の撮像装置の実装構造。
【請求項３】
前記マザーとなる基板は多層基板またはフレキシブル基板であることを特徴とする請求項１記載の撮像装置の実装構造。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、撮像装置の実装構造、さらに詳しくいえばＣＣＤ撮像素子などの半導体ベアチップ基板を回路基板に実装する構造に関する。
【０００２】
【従来の技術】
図９は、従来の撮像装置（特許文献１）の実装例を説明するための断面図である。
この撮像装置はセラミック基板３６に撮像素子３２をベアチップ実装した後にレンズ部を搭載したものである。
受光部３３を有する撮像素子３２のランドである金メッキ部３２ａにバンプ３４を搭載し、セラミック基板３６の裏面に配置されているランドに熱圧着してベアチップ実装し、さらにアンダーフィル材３５を塗布している。その後、セラミック基板３６の溝４１にＩＲカットフィルタ３８を載せ、その上面にレンズホルダ３０を取り付けている。レンズ３１を保持する鏡筒３９のネジ３９ａをレンズホルダ３０のネジ３０ａに螺合し固定処理することによりレンズ部の取り付けを行っている。
【０００３】
図１０は、図９の撮像素子のランド配置例を示す図である。
撮像素子３２の上には受光部４２の他に蓄積部４３を有し、これらの両側に信号線や電源線などのランドが配置されている。
各ランドは図５に示すような端子であり、Ｐウエル，Ｎ基板接続端子の他に撮像部および蓄積部にクロックを供給する端子（６個），水平クッロ供給用の端子（２個），電源線の端子，リセットゲート用端子，リセットドレイン用端子ならびにＣＣＤ出力を取り出す端子を備えている。
【特許文献１】
特願２００２−１８８９４２号公報．
【０００４】
【発明が解決しようとする課題】
さて、このようなベアチップ実装構造では撮像素子の各信号線の内、ＣＣＤ出力から取り出される信号レベルは非常に小さいためノイズや他の信号線の影響を受けやすい。
そこで、セラミック基板３６と撮像素子３２との間をベアチップ実装し配線の長さを最小に抑えて露出部分を少なくするとともにインダクタン成分を小さくすることにより、微弱信号にノイズが重畳したり、他の信号の干渉を受けたりすることを極力回避している。
しかしながら実際は図８（ａ）に示すように微弱のビデオ信号などにはノイズ２１ａ，２１ｂが重畳され、Ｓ／Ｎ比を大きくとることができない。
【０００５】
すなわち、セラミック基板３６と撮像素子３２のベアチップ実装ではＳ／Ｎ比は改善されるものの十分ではなく、さらなる対策が要請される。
本発明は上記状況に鑑みなされたもので、その目的は、実装の際に信号ランドの周囲をグランドレベルにすることによりベアチップ実装部分にシールド効果を持たせ、他の信号線からの干渉を防止することができる撮像装置の実装構造を提供することにある。
【０００６】
【課題を解決するための手段】
前記目的を達成するために本発明は、信号線，電源線などのランドを配置したＣＣＤなどの半導体  素子ベアチップ基板を、マザーとなる基板にフリップチップ実装する撮像装置において、前記半導体素子ベアチップ基板の信号線，電源線などのランドの周囲に、該ランドを囲むＧＮＤランドと、前記マザーとなる基板の、前記半導体素子ベアチップ基板のランドに対応する位置に配置された信号線，電源線などのランドの周囲に、該ランドを囲むＧＮＤランドと、導電粒子を有し、加圧かつ加熱したとき前記導電粒子がランド間に付着して導通させる導電シートフィルムと、前記マザーとなる基板と前記半導体素子ベアチップ基板とを前記導電シートフィルムによりフリップチップ実装して形成される立体ＧＮＤランド層とからなり、前記信号線，電源線などのランドが立体ＧＮＤランド層によって密閉され電気的に遮蔽されることを特徴とする。
また、本発明は、請求項１記載の発明において、前記信号線，電源線などのランドを囲む各ＧＮＤランドを一体の導体パターンで形成したことを特徴とする。さらに本発明は、請求項１記載の発明において、前記マザーとなる基板は多層基板またはフレキシブル基板であることを特徴とする。
【０００７】
【作用】
上記構成によれば、半導体素子ベアチップ基板の各ランドのフリップチップ実装部分は立体ＧＮＤランド層で囲まれるため、半導体素子ベアチップ基板とマザーとなる基板との間で送受信される微弱信号のレベルは安定化し、Ｓ／Ｎ比が向上する。
【０００８】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳しく説明する。
図１は、本発明による撮像装置の実施の形態を示す平面図である。
撮像素子１は撮像素子ベアチップ基板６に受光部２と蓄積部３が形成され、基板６の両端部付近に信号線，電源線などの金メッキランド４ａ〜４ｎが設けられている。左側端に７個の金メッキランド４ａ〜４ｇが、右側端に７個の金メッキランド４ｈ〜４ｎがそれぞれ一列に配置されている。各金メッキランド４ａ〜４ｎの周囲を取り囲むように４角形ループ状のＧＮＤランド５ａ〜５ｎが形成されている。
【０００９】
図２は、本発明による撮像装置の他の実施の形態を示す平面図である。
この例は各金メッキランド４ａ〜４ｎを取り囲むＧＮＤランド７をパターン化して一体化したものである。
図１に比較し各金メッキランド４ａ〜４ｎを個別に囲むよりシールド効果は大きくなる。図１，図２の各金メッキランド４ａ〜４ｎは撮像素子ベアチップ基板６の内層部で受光部２および蓄積部３に電気接続されている。
【００１０】
図３は、多層基板の裏面のランド配置を示す底面図である。
撮像素子ベアチップ基板６がベアチップ実装される多層基板１３は、入射光を受光部２に取り入れるための貫通孔１３を有し、撮像素子ベアチップ基板６の各金メッキランド４ａ〜４ｎに対応する位置に金メッキランド１１ｈ〜１１ｇが配置されている。金メッキランド１１ｈ〜１１ｇの周囲を取り囲むように４角形ループ形状のＧＮＤランド１２ａ〜１２ｎが形成されている。金メッキランド１１ａ〜１１ｎは、多層基板の内層で他の回路部に電気接続されている。また、ＧＮＤランド１２ａ〜１２ｎは多層基板の他の層で電気接続されている。
【００１１】
図４は、撮像素子の信号線端子の配置例を示す図、図５は、撮像素子の各端子を説明するための図である。
受光部２部分となる撮像部１７には撮像部クロックＰ１２，Ｐ１３，Ｐ１４が入力される。また、撮像素子ベアチップ基板６のＰウエルにはＶＰＷ端子が、サブストレートにはＮＳＵＢ端子がそれぞれ接続されている。
蓄積部１８には蓄積部クロックＰＳ１，ＰＳ２，ＰＳ３が入力される。
蓄積部１８に並設されている水平シフトレジスタには水平部クロックＰＨ１，ＰＨ２が入力され、水平シフトレジスタの出力は出力部１９に接続されている。
出力部１９にはリセットゲートＰＲ，リセットドレインＶＲＤおよび電源電圧ＶＤＤが接続され、ＣＣＤ出力ＶＯＵＴが出力される。
【００１２】
金メッキランド４ａ〜４ｎは、撮像部クロックＰ１２，Ｐ１３，Ｐ１３，リセットゲートＰＲ，リセットドレインＶＲＤ，ＣＣＤ出力ＶＯＵＴ，サブストレートＮＳＵＢ，蓄積部クロックＰＳ１，ＰＳ２，ＰＳ３，水平部クロックＰＨ１，ＰＨ２，電源電圧ＶＤＤにそれぞれ接続されている。
【００１３】
図６は、多層基板と撮像素子基板の実装工程を説明するための図である。
ランド４とＧＮＤランド５の上に金バンプを取り付けた撮像素子１と多層基板１３の間のベアラップ実装部分に導電粒子１５を有する導電シートフィルム１４を挟み込み、熱圧着することにより、導電シートフィルム１４が溶融して金バンプ１６とランド１１，１２の間に導電粒子１５が付着し、ランド１１と４の間およびＧＮＤランド１２と５の間が通電する。
このようにフリップチップ実装することにより、ＧＮＤランド１２と５が接続されると、ランド４，１１はＧＮＤランド１２と５により３次元的に密閉されてシールドされるため、外部からの他の信号の干渉やノイズの重畳を防止できる。
【００１４】
図７は、本発明による撮像装置の実装工程を示すフローチャートである。
ＡＣＦ（Ａｎｉｓｏｔｒｏｐｉｃ  Ｃｏｎｄｕｃｔｉｖｅ  Ｆｉｌｍ，異方性導電フィルム）工法を用いたフリップチップ実装で、該フィルムを挟み熱と荷重をかけることにより、荷重のかかった部分が選択的に導通状態になるものである。図６で示したように熱でランド部のフィルムを溶かし、溶けた部分の導電粒子１５でランドと金バンプの間を導通させ、他の部分を絶縁状態に維持する。ランド間のピッチが非常に狭い場合（微細ピッチ４０〜６０ミクロン）のフリップチップ実装に有効である。
【００１５】
最初に撮像素子ベアチップ基板の信号ランドとＧＮＤランドの上に金バンプを施す（ステップ（以下「Ｓ」という）００１，Ｓ００２））。次に多層基板を用意し、ＡＣＦを貼付し仮圧着する（Ｓ００３，Ｓ００４，Ｓ００５）。
ＡＦＣを仮圧着した多層基板の上に金バンプを施した撮像素子ベアチップ基板を載せ、熱と荷重をかけることによりフリップチップボンディングを行う（Ｓ００６）。その後に各ランド，ＧＮＤランドが正常に電気接続されたか否かを検査し（Ｓ００７）、撮像素子の多層基板への実装が終了する。
【００１６】
図８は、撮像装置の信号の比較例を示す図である。
この信号は、ＣＣＤ出力４ｇから取り出したもので、微弱な信号であり、他の信号の干渉やノイズの影響を受けやすい。
図８（ａ）は通常のフリップチップ実装構造の場合で、ＣＣＤ出力４ｇのビデオ信号２１にはノイズ２１ａ，２１ｂが載っている。
しかしながら、本発明によるフリップ実装構造にすると、図８（ｂ）に示すようにノイズを防止することができる。
以上の実施の形態は、マザーとなる基板として多層基板を用いた例を示したが、フレキシブル基板を用いても同様の効果を得ることができる。
【００１７】
【発明の効果】
以上、説明したように本発明によれば、撮像装置のフリップチップ実装において撮像素子側のランドとマザーとなる基板の対応するランドをそれぞれ取り囲むようにＧＮＤランドを設け、ＧＮＤランドの間を電気接続することにより信号等のランドを３次元的にシールドし、隣接するランドとの干渉およびノイズの重畳を防止でき、信頼性の高いフリップチップ実装した撮像装置を得ることができる。
【図面の簡単な説明】
【図１】本発明による撮像装置の実施の形態を示す平面図である。
【図２】本発明による撮像装置の他の実施の形態を示す平面図である。
【図３】多層基板の裏面のランド配置を示す底面図である。
【図４】撮像素子の信号線端子の配置例を示す図である。
【図５】撮像素子の各端子を説明するための図である。
【図６】多層基板と撮像素子基板の実装工程を説明するための図である。
【図７】本発明による撮像装置の実装工程を示すフローチャートである。
【図８】撮像装置の信号の比較例を示す図である。
【図９】従来の撮像装置の実装例を説明するための断面図である。
【図１０】図９の撮像素子のランド配置例を示す図である。
【符号の説明】
１  撮像素子
２，１７  受光部（撮像部）
３，１８  蓄積部
４，４ａ〜４ｎ，１１，１１ａ〜１１ｎ  ランド
５，５ａ〜５ｎ，１２，１２ａ〜１２ｎ  ＧＮＤランド
６  撮像素子ベアチップ基板
７  ＧＮＤパターン
１３  多層基板
１４  導電シートフィルム
１５  導電粒子
１６  金バンプ
１７  撮像部
１９  出力部
２０  立体ＧＮＤランド層
２１  アナログ信号
【図１】
2004260082.tif 000003
【図２】
2004260082.tif 000004
【図３】
2004260082.tif 000005
【図４】
2004260082.tif 000006
【図５】
2004260082.tif 000007
【図６】
2004260082.tif 000008
【図７】
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【図８】
2004260082.tif 000010
【図９】
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【図１０】
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【手続補正書】
【提出日】平成15年3月13日(2003.3.13)
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正の内容】
【図１】
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【図２】
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【図３】
2004260082.tif 000015
【図４】
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【図５】
2004260082.tif 000017
【図６】
2004260082.tif 000018
【図７】
2004260082.tif 000019
【図８】
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【図９】
2004260082.tif 000021
【図１０】
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