(57)【要約】【課題】半導体装置の試験対象回路の規模増大に対応してＢＩＳＴ回路の規模も増加する場合においても、半導体装置のチップサイズの増大を回避し、製造コストの上昇を抑える。【解決手段】ウェハ１上に形成された複数のチップ２間のダイシングライン４上に形成され、チップ２の試験を補助する自己診断機能を有するテスト補助回路５およびチップ２の静電気破壊試験を自己完結する機能を有する評価補助回路６を備える。【選択図】　図１
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【特許請求の範囲】
【請求項１】
ウェハ上に形成された複数のチップ間のダイシングライン上に形成され、前記チップの試験を補助する自己診断機能を有する回路を備えたことを特徴とする半導体装置。
【請求項２】
前記回路は、チップ内蔵型のＢＩＳＴ回路と等価な機能を有することを特徴とする請求項１記載の半導体装置。
【請求項３】
ウェハ上に形成された複数のチップ間のダイシングライン上に形成され、前記チップの静電気耐圧評価を自己完結する機能を有する回路を備えたことを特徴とする半導体装置。
【請求項４】
前記回路は、半導体装置の静電気耐圧評価装置と等価な機能を有することを特徴とする請求項３記載の半導体装置。
【請求項５】
ウェハ上のチップの端子と、請求項１または２記載の回路および請求項３または４記載の回路のいずれか一方とを選択可能にバス接続する手段を備えることを特徴とする半導体装置。
【請求項６】
ウェハ上に形成された複数のチップ間のダイシングライン上に設けた試験回路を用いて前記チップの試験を行い、試験終了後、前記ウェハをダイシングして前記試験回路を削除することを特徴とする半導体装置の試験方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はウェハ上に形成された複数のチップを試験する半導体装置および半導体装置の試験方法に関するものである。
【０００２】
【従来の技術】
近年の半導体装置の試験においては、半導体装置自身に自己診断を行うためのＢＩＳＴ回路（ビルトインセルフテスト回路）を組み込む手法が採用されている。ＢＩＳＴ回路を内蔵することにより、高機能および高速な半導体装置であっても、高性能で高価なＬＳＩテスタを必要とせず、低コストなＬＳＩテスタを用いて試験を行うことができる。
【０００３】
【発明が解決しようとする課題】
しかしながら、半導体装置に求められる高機能化と大規模化に呼応して、近年はＢＩＳＴ回路も規模が増大する傾向にある。このように、試験対象回路の大規模化にＢＩＳＴ回路を対応させるため、本来の機能を有した回路とともにＢＩＳＴ回路のチップ面積も増加し、これを合わせたチップサイズの増加により半導体装置の製造コストが上昇するという問題があった。
【０００４】
本発明は上記従来の問題点を解決するためになされたもので、半導体装置の試験対象回路の規模増大に対応してＢＩＳＴ回路の規模も増加する場合においても、これを合わせた半導体装置のチップサイズの増大を回避し、製造コストの上昇を抑えることができる半導体装置および半導体装置の試験方法を提供することを目的とする。
【０００５】
【課題を解決するための手段】
この課題を解決するために、本発明の請求項１に係る半導体装置は、ウェハ上に形成された複数のチップ間のダイシングライン上に形成され、前記チップの試験を補助する自己診断機能を有する試験回路を備えるものである。
【０００６】
上記構成によれば、ウェハテスト後はダイシングライン上に形成された前記自己診断機能を有する試験回路を切除することにより、この試験回路分のチップ面積を削減することができる。また、テストの工程を簡略化することが可能になり、半導体装置の製造コストの削減効果を期待することができる。
【０００７】
本発明の請求項２に係る半導体装置は、請求項１記載の半導体装置において、前記試験回路がチップ内蔵型のＢＩＳＴ回路と等価な機能を有するものである。
【０００８】
上記構成によれば、ウェハテスト後は切除される試験回路がチップ内蔵型のＢＩＳＴ回路と等価な機能を有することにより、従来のチップ内蔵型のＢＩＳＴ回路相当のチップ面積を削減することができ、なおかつ、従来のＢＩＳＴ機能による試験性能を確保することができる。
【０００９】
本発明の請求項３に係る半導体装置は、ウェハ上に形成された複数のチップ間のダイシングライン上に形成され、前記チップの静電気耐圧耐圧試験を自己完結する機能を有する試験回路を備えるものである。
【００１０】
上記構成によれば、ウェハテスト後はダイシングライン上に形成された静電気耐圧評価機能を有する試験回路を切除することにより、チップ面積を増加させずに済むという利点があり、この試験回路によりウェハ試験と同じ工程で静電気耐圧評価を実施できるため、デバイス組み立て後の試験のために専用の静電気耐圧評価装置を用意する必要がなくなり、かつ静電耐圧評価時間の削減が可能になることで、製造コストの削減が期待できる。
【００１１】
本発明の請求項４に係る半導体装置は、請求項３記載の半導体装置において、前記試験回路が半導体装置の静電気耐圧評価装置と等価な機能を有するものである。
【００１２】
上記構成によれば、ウェハ上に形成された静電気耐圧評価機能を有する試験回路が半導体装置の静電気耐圧評価装置と等価な機能を有することにより、専用の静電気耐圧評価装置のための設備コストが削減できる上に、専用の静電気耐圧評価装置を用いた場合と同等の十分な信頼性を確保することができる。
【００１３】
本発明の請求項５に係る半導体装置は、ウェハ上のチップの端子と、請求項１または２記載の試験回路および請求項３または４記載の試験回路のいずれか一方とを選択可能にバス接続する手段を備えるものである。
【００１４】
上記構成によれば、半導体装置の試験回路がウェハ上のチップの端子と選択可能なようにバス結線されることにより、試験項目ごとに適時バス結線を選択して試験を行うことができる。
【００１５】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照しながら説明する。
図１は本発明の一実施の形態に係る半導体装置の試験回路を含むウェハ上の素子構成を示す図であり、図２は図１におけるそれぞれの試験対象チップと半導体装置の試験回路の詳細な構成を示す図である。
【００１６】
図１において、ウェハ１には複数のチップ２が形成され、それぞれのチップ２にはテスト対象回路３が含まれており、ダイシングライン４上にはテストの動作を補完する機能を搭載したテスト補助回路５と、チップの評価を補完する機能を搭載した評価補助回路６が形成される。
【００１７】
図２において、図１と同じ構成要素には同一符号を付し説明を省略する。それぞれのチップ２には試験で使用される端子７が形成され、それぞれの端子７はチップの周囲に形成されるバス線８によりテスト補助回路５および評価補助回路６と結線される。
【００１８】
バス線８はチップ上のすべてのテスト対象の端子７に結線されているが、それぞれの端子は、バス線セレクタ９により、個々の試験項目ごとに接続される試験補助回路あるいは評価補助回路が逐次選択される。
【００１９】
上記のように構成された半導体装置の試験回路について、以下にその試験方法を説明する。試験に際しては、外部からＬＳＩテスタのテスト信号を伝えるために、ウェハ端子それぞれの最適な位置に針形状のプローブを接触させ、ＬＳＩテスタのテスタチャンネルと導通させるウェハプローバにより、端子７とＬＳＩテスタチェンネルを接続する。
【００２０】
ＬＳＩテスタからはテストモードおよび評価モードを制御する信号を送り出し、ウェハプローバで設置された入力端子から、テスト試験対象回路３とテスト補助回路５または評価補助回路６をそれぞれのモードで切り分けて動作可能な構成にする。
【００２１】
テスト補助回路５には機能試験項目ごとに試験パターンを自己生成させるアルゴリズムを備え、試験に必要なテスト端子の最適な選択を可能にする。さらに、テスト補助回路５にはバス線セレクタ９を制御する信号を自己生成するアルゴリズムも備え、機能試験項目ごとに信号を生成できるようにプログラマブルになっている。
【００２２】
試験の判定もテスト補助回路５で行い、情報処理された信号が試験判定結果（以下、ＰＡＳＳ／ＦＡＩＬと定義する）の信号としてＬＳＩテスタに取り込まれ、ＬＳＩテスタが試験判定結果を判別し結果データとして記録する。
【００２３】
評価補助回路６は内部に昇圧回路を有しており、テスト補助回路５で実施された機能試験および通常行われるＤＣ特性試験がすべてＰＡＳＳしたチップに対して、チップの静電気耐圧評価やラッチアップ試験を実施する。
【００２４】
このとき、テスト補助回路５と同様に、各試験項目に必要な端子の選択はバス線セレクタ９でプログラマブルに制御され、外部に接続された定電源（この場合ＬＳＩテスタを利用してもよい）から評価補助回路６に規定の電気信号が供給され、耐圧試験の信号が評価補助回路６から各試験対象端子に与えられて静電気耐圧評価が実施される。
【００２５】
図３は、本実施の形態の試験回路を用いたすべての試験項目を示すフローチャートである。図３において、はじめにＤＣ特性試験１１を実施し、ＬＳＩテスタが試験判定１２を行う。試験判定１２でＦＡＩＬの場合は、試験対象チップの試験を終了し別のチップに試験対象が移る。試験判定１２でＰＡＳＳの場合は、テスト補助回路５を用いた機能試験１３を実施する。
【００２６】
機能試験１３の試験判定１４がＦＡＩＬの場合は、試験対象チップの試験を終了し別のチップに試験対象が移る。試験判定１４でＰＡＳＳの場合は、評価補助回路６を用いた評価試験１５を実施する。評価試験１５を実施した後、ＤＣ特性試験１６を実施することで試験対象チップの静電耐圧の評価結果を収集することが可能になる。
【００２７】
ここで、試験項目や評価項目ごとにプロクラマブルなバス線セレクタ９で適時必要な選択が行われている。各チップの機能試験と評価試験が完了した場合は、ウェハがダイシングされ、正常な良品チップのみが切り出され、ダイシングライン４に位置するテスト補助回路５、評価補助回路６、バス線８は削除され破棄される。
【００２８】
【発明の効果】
以上説明したように、本発明によれば、ウェハのダイシングライン上に試験回路を形成するため、半導体装置の高機能化に伴う回路規模の増大に付随するテスト回路の肥大化や、プロセスの微細化による配線遅延の設計への影響を最小限に抑えることができ、チップ設計が有利になるという優れた効果が得られる。
【００２９】
さらに本発明によれば、ウェハ試験と同じ工程で静電気破壊評価を実施できるため、デバイス組み立て後に専用の静電耐圧評価装置を用意する必要がなくなり、静電耐圧評価時間の削減が可能になり、設備コストと工数面において製造コストを削減することができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態に係る半導体装置の試験回路を含むウェハ上の素子構成を示す図。
【図２】本発明の一実施の形態に係る半導体装置の試験回路と試験対象チップの詳細な構成を示す図。
【図３】本発明の一実施の形態に係る半導体装置の試験回路を用いたすべての試験項目を示すフローチャート。
【符号の説明】
１　ウェハ
２　チップ
３　テスト対象回路
４　ダイシングライン
５　テスト補助回路
６　評価補助回路
７　チップ端子
８　バス線
９　バス線セレクタ
１１　ＤＣ特性試験１工程
１２　試験判定１工程
１３　機能試験工程
１４　試験判定２工程
１５　評価試験工程
１６　ＤＣ特性試験２工程
１７　試験判定３工程
【図１】
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【図２】
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【図３】
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