(57)【要約】【課題】動作速度が高速な被試験デバイスの試験を小型且つ安価に実現できる試験装置を提供する。【解決手段】本発明の試験装置は、被試験デバイスに供給するアドレス信号及び試験信号、並びに試験信号が供給された被試験デバイスが出力すべき期待値信号を発生するパターン発生器と、被試験デバイスが出力した出力信号と期待値信号とを比較して不一致の場合にフェイル信号を発生する論理比較器と、論理比較器が発生したフェイル信号を格納する不良解析メモリとを備える。不良解析メモリは、パターン発生器が発生したアドレス信号の値であるフェイルアドレス値、及び論理比較器が発生したフェイル信号の値であるフェイルデータ値をデータとして順次格納する第１格納部と、第１格納部からフェイルアドレス値及びフェイルデータ値の組み合わせを読み出し、フェイルアドレス値が示すアドレスにフェイルデータ値を格納する第２格納部とを有する。【選択図】  図２
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【特許請求の範囲】
【請求項１】
被試験デバイスを試験する試験装置であって、
前記被試験デバイスに供給するアドレス信号及び試験信号並びに前記試験信号が供給された前記被試験デバイスが出力すべき期待値信号を発生するパターン発生器と、
前記試験信号に応じて前記被試験デバイスが出力した出力信号と前記期待値信号とを比較し、前記出力信号と前記期待値信号とが不一致の場合にフェイル信号を発生する論理比較器と、
前記パターン発生器が発生した前記アドレス信号が示すアドレス領域に、前記論理比較器が発生した前記フェイル信号を格納する不良解析メモリとを備え、
前記不良解析メモリは、
前記パターン発生器が発生した前記アドレス信号の値であるフェイルアドレス値、及び前記論理比較器が発生した前記フェイル信号の値であるフェイルデータ値を１組のデータとして順次異なるアドレス領域に格納する第１格納部と、
前記第１格納部から前記フェイルアドレス値及び前記フェイルデータ値の組み合わせを読み出し、前記フェイルアドレス値が示すアドレス領域に前記フェイルデータ値を格納する第２格納部とを有する試験装置。
【請求項２】
前記不良解析メモリは、複数の前記第１格納部を有し、
前記複数の第１格納部は、インターリーブ動作により、前記パターン発生器が発生した前記アドレス信号の値であるフェイルアドレス値、及び前記論理比較器が発生した前記フェイル信号の値であるフェイルデータ値を１組のデータとして順次異なるアドレス領域に格納する請求項１に記載の試験装置。
【請求項３】
前記第２格納部は、前記第１格納部から読み出した前記フェイルアドレス値が示すアドレス領域に保持しているデータを読み出し、当該データと前記第１格納部から読み出した前記フェイルデータ値との論理和を、前記第１格納部から読み出した前記フェイルアドレス値が示すアドレス領域に格納する請求項１に記載の試験装置。
【請求項４】
前記不良解析メモリは、
前記第１格納部が格納した前記フェイルデータ値の個数である格納個数、又は前記第２格納部が前記第１格納部から読み出して格納した前記フェイルデータ値の個数である読出個数を計数するデータ計数部と、
前記データ計数部が計数した前記格納個数を保持するデータ数保持部と、
前記データ数保持部が前記格納個数を保持し、前記データ計数部を初期化した後に、前記データ数保持部が保持している前記格納個数と前記データ計数部が計数している前記読出個数とを比較し、前記格納個数と前記読出個数とが一致した場合に、前記第２格納部が前記第１格納部から前記フェイルデータ値を読み出す処理を停止させるための停止信号を発生する停止信号発生部とをさらに有する請求項２に記載の試験装置。
【請求項５】
前記第１格納部が格納する前記フェイルデータ値の個数である格納個数を計数するデータ計数部と、
前記第１格納部が格納すべき前記フェイルデータ値の個数である要格納個数を保持するデータ数保持部と、
前記データ計数部が計数している前記格納個数と前記データ数保持部が保持している前記要格納個数とを比較し、前記格納個数と前記要格納個数とが一致した場合に、前記第１格納部が前記フェイルデータ値を格納する処理を停止させるための停止信号を発生する停止信号発生部とをさらに有し、
前記データ数保持部が、前記第１格納部が格納できる前記フェイルデータ値の個数である格納可能個数より大きい前記要格納個数を保持した状態で前記被試験デバイスの試験を行うことによって、
前記第１格納部は、前記格納可能個数の前記フェイルデータ値を格納した後、前記格納可能個数を超える前に取得して格納した前記フェイルデータ値に上書きして、前記格納可能個数を超えた後に取得した前記フェイルデータ値を格納し、前記第２格納部は、前記第１格納部が格納している前記フェイルデータ値を読み出して格納し、その後、
前記データ数保持部が、前記格納可能個数以下の個数を前記要格納個数として保持した状態で前記被試験デバイスの試験を再度行うことによって、
前記第１格納部は、前記要格納個数の前記フェイルデータ値をさらに格納し、前記第２格納部は、前記第１格納部が格納している前記フェイルデータ値をさらに読み出して格納する請求項２に記載の試験装置。
【請求項６】
前記被試験デバイスの試験において発生した前記フェイルデータ値の個数である発生個数を計数する第１データ計数部と、
前記第１格納部が格納できる前記フェイルデータ値の個数である格納可能個数で、前記第１データ計数部が計数した前記発生個数を除することにより、前記被試験デバイスの試験において発生した前記フェイルデータ値の全てを前記第２格納部が格納するために必要な試験回数を算出する試験回数算出部と、
前記第１格納部が格納すべき前記フェイルデータ値の個数である要格納個数を保持するデータ保持部と、
前記第１格納部が格納する前記フェイルデータ値の個数である格納個数を計数する第２データ計数部と、
前記データ数保持部が保持している前記要格納個数と前記第２データ計数部が計数している前記格納個数とを比較し、前記要格納個数と前記格納個数とが一致した場合に、前記第１格納部が前記フェイルデータ値を格納する処理を停止させるための停止信号を発生する停止信号発生部と
をさらに有し、
前記データ数保持部が、前記格納可能個数を前記要格納個数として保持した状態で前記被試験デバイスの試験を行うことによって、
前記第１格納部は、前記格納可能個数の前記フェイルデータを格納し、
前記第２格納部は、前記第１格納部が格納している前記フェイルデータ値を読み出して格納し、その後、
前記データ数保持部が、前記格納可能個数の２倍を前記要格納個数として保持した状態で前記被試験デバイスの試験を再度行うことによって、
前記第１格納部は、前記格納可能個数の前記フェイルデータ値を格納した後、さらに前記格納可能個数の前記フェイルデータ値を上書きして格納し、
前記第２格納部は、前記第１格納部が格納している前記フェイルデータ値を読み出して格納し、その後、
前記データ数保持部が保持する前記要格納個数を前記格納可能個数づつ増加させつつ、前記格納可能個数に前記試験回数を乗じた個数になるまで前記被試験デバイスの試験を繰り返し行いながら、前記第２格納部は、前記第１格納部が格納している前記フェイルデータ値を繰り返し読み出して格納し、前記被試験デバイスの試験において発生した前記フェイルデータ値の全てを格納する請求項２に記載の試験装置。
【請求項７】
前記第２格納部は、前記第１格納部が前記フェイルデータ値を順次格納するのと並行して初期化される請求項１に記載の試験装置。
【請求項８】
前記第１格納部が前記フェイルデータ値を順次格納しているときに、前記第２格納部が格納している前記フェイルデータ値を読み出して解析する解析装置をさらに備える請求項１に記載の試験装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、試験装置に関する。特に本発明は、被試験デバイスを試験する試験装置に関する。
【０００２】
【従来の技術】
メモリ試験装置は、パターン発生器が発生したアドレス信号及び試験信号を被試験メモリに印加して書き込みを行う。そして、被試験メモリから読み出した試験信号を、パターン発生器が試験信号に対応して発生した期待値信号と比較し、比較結果を不良解析メモリに格納する。そして、不良解析メモリに格納された比較結果を解析する。
【０００３】
近年、ＭＰＵの動作周波数の高速化に伴って、ＤＲＡＭ等の被試験メモリの動作速度も高速化されている。これに対し、従来のメモリ試験装置に使用されている不良解析メモリは、ＤＲＡＭに比べてメモリ容量の向上が遅いＳＲＡＭで構成されている。そのため、不良解析メモリを複数のＳＲＡＭで構成してインターリーブ動作を行させることによって、被試験メモリと同等の動作速度及びメモリ容量の不良解析メモリを実現している。
【０００４】
現時点で先行技術文献の存在を認識していないので、先行技術文献に関する記載を省略する。
【０００５】
【発明が解決しようとする課題】
しかしながら、ＤＲＡＭ等の被試験メモリの動作速度は、現在も高速化し続けており、複数のＳＲＡＭのインターリーブ動作によって、被試験メモリと同等の動作速度を実現するためには、非常に多くのＳＲＡＭが必要となってしまう。
【０００６】
例えば、動作周波数１２５ＭＨｚの被試験メモリの試験を、４個のＳＲＡＭを使用して４ウェイのインターリーブ動作により実現していたとすると、動作周波数１ＧＨｚの試験メモリの試験を実現するためには、３２個のＳＲＡＭを使用して３２ウェイのインターリーブ動作をさせなければならない。また一般的に、ＳＲＡＭ１個当りのメモリ容量は、ＤＲＡＭ１個当りのメモリ容量の１／１６〜１／８であるので、動作周波数１ＧＨｚの試験メモリの試験を実現するためには、最低でも２５６個のＳＲＡＭが必要となる。
【０００７】
さらに、メモリ試験装置では、多数個の被試験メモリの試験を同時に行ってテストコストを低減させることが常識であり、１２８個の被試験メモリを同時に試験することが広く行われている。したがって、被試験メモリ１個に対して２５６個のＳＲＡＭを必要とする場合、１２８個の被試験デバイスを同時に試験する場合には３２７６８個のＳＲＡＭが必要となってしまう。そのため、周辺回路を含めると不良解析メモリだけで非常に大型で高価な装置になってしまうという問題がある。
【０００８】
そこで本発明は、上記の課題を解決することのできる試験装置を提供することを目的とする。この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
【０００９】
【課題を解決するための手段】
即ち、本発明の形態によると、被試験デバイスを試験する試験装置であって、被試験デバイスに供給するアドレス信号及び試験信号並びに試験信号が供給された被試験デバイスが出力すべき期待値信号を発生するパターン発生器と、試験信号に応じて被試験デバイスが出力した出力信号と期待値信号とを比較し、出力信号と期待値信号とが不一致の場合にフェイル信号を発生する論理比較器と、パターン発生器が発生したアドレス信号が示すアドレス領域に、論理比較器が発生したフェイル信号を格納する不良解析メモリとを備え、不良解析メモリは、パターン発生器が発生したアドレス信号の値であるフェイルアドレス値、及び論理比較器が発生したフェイル信号の値であるフェイルデータ値を１組のデータとして順次異なるアドレス領域に格納する第１格納部と、第１格納部からフェイルアドレス値及びフェイルデータ値の組み合わせを読み出し、フェイルアドレス値が示すアドレス領域にフェイルデータ値を格納する第２格納部とを有する。
【００１０】
不良解析メモリは、複数の第１格納部を有し、複数の第１格納部は、インターリーブ動作により、パターン発生器が発生したアドレス信号の値であるフェイルアドレス値、及び論理比較器が発生したフェイル信号の値であるフェイルデータ値を１組のデータとして順次異なるアドレス領域に格納してもよい。
【００１１】
第２格納部は、第１格納部から読み出したフェイルアドレス値が示すアドレス領域に保持しているデータを読み出し、当該データと第１格納部から読み出したフェイルデータ値との論理和を、第１格納部から読み出したフェイルアドレス値が示すアドレス領域に格納してもよい。
【００１２】
不良解析メモリは、第１格納部が格納したフェイルデータ値の個数である格納個数、又は第２格納部が第１格納部から読み出して格納したフェイルデータ値の個数である読出個数を計数するデータ計数部と、データ計数部が計数した格納個数を保持するデータ数保持部と、データ数保持部が格納個数を保持し、データ計数部を初期化した後に、データ数保持部が保持している格納個数とデータ計数部が計数している読出個数とを比較し、格納個数と読出個数とが一致した場合に、第２格納部が第１格納部からフェイルデータ値を読み出す処理を停止させるための停止信号を発生する停止信号発生部とをさらに有してもよい。
【００１３】
第１格納部が格納するフェイルデータ値の個数である格納個数を計数するデータ計数部と、第１格納部が格納すべきフェイルデータ値の個数である要格納個数を保持するデータ数保持部と、データ計数部が計数している格納個数とデータ数保持部が保持している要格納個数とを比較し、格納個数と要格納個数とが一致した場合に、第１格納部がフェイルデータ値を格納する処理を停止させるための停止信号を発生する停止信号発生部とをさらに有し、データ数保持部が、第１格納部が格納できるフェイルデータ値の個数である格納可能個数より大きい要格納個数を保持した状態で被試験デバイスの試験を行うことによって、第１格納部は、格納可能個数のフェイルデータ値を格納した後、格納可能個数を超える前に取得して格納したフェイルデータ値に上書きして、格納可能個数を超えた後に取得したフェイルデータ値を格納し、第２格納部は、第１格納部が格納しているフェイルデータ値を読み出して格納し、その後、データ数保持部が、格納可能個数以下の個数を要格納個数として保持した状態で被試験デバイスの試験を再度行うことによって、第１格納部は、要格納個数のフェイルデータ値をさらに格納し、第２格納部は、第１格納部が格納しているフェイルデータ値をさらに読み出して格納してもよい。
【００１４】
被試験デバイスの試験において発生したフェイルデータ値の個数である発生個数を計数する第１データ計数部と、第１格納部が格納できるフェイルデータ値の個数である格納可能個数で、第１データ計数部が計数した発生個数を除することにより、被試験デバイスの試験において発生したフェイルデータ値の全てを第２格納部が格納するために必要な試験回数を算出する試験回数算出部と、第１格納部が格納すべきフェイルデータ値の個数である要格納個数を保持するデータ保持部と、第１格納部が格納するフェイルデータ値の個数である格納個数を計数する第２データ計数部と、データ数保持部が保持している要格納個数と第２データ計数部が計数している格納個数とを比較し、要格納個数と格納個数とが一致した場合に、第１格納部がフェイルデータ値を格納する処理を停止させるための停止信号を発生する停止信号発生部とをさらに有し、データ数保持部が、格納可能個数を要格納個数として保持した状態で被試験デバイスの試験を行うことによって、第１格納部は、格納可能個数のフェイルデータを格納し、第２格納部は、第１格納部が格納しているフェイルデータ値を読み出して格納し、その後、データ数保持部が、格納可能個数の２倍を要格納個数として保持した状態で被試験デバイスの試験を再度行うことによって、第１格納部は、格納可能個数のフェイルデータ値を格納した後、さらに格納可能個数のフェイルデータ値を上書きして格納し、第２格納部は、第１格納部が格納しているフェイルデータ値を読み出して格納し、その後、データ数保持部が保持する要格納個数を格納可能個数づつ増加させつつ、格納可能個数に試験回数を乗じた個数になるまで被試験デバイスの試験を繰り返し行いながら、第２格納部は、第１格納部が格納しているフェイルデータ値を繰り返し読み出して格納し、被試験デバイスの試験において発生したフェイルデータ値の全てを格納してもよい。
【００１５】
第２格納部は、第１格納部がフェイルデータ値を順次格納するのと並行して初期化されてもよい。第１格納部がフェイルデータ値を順次格納しているときに、第２格納部が格納しているフェイルデータ値を読み出して解析する解析装置をさらに備えてもよい。
【００１６】
なお上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションも又発明となりうる。
【００１７】
【発明の実施の形態】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲に係る発明を限定するものではなく、又実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００１８】
図１は、本発明の一実施形態に係る試験装置１０の構成の一例を示す。試験装置１０は、タイミング発生器１００、パターン発生器１０２、波形整形器１０４論理比較器１０６、不良解析メモリ１０８、及び解析装置１１０を備える。試験装置１０は、被試験デバイス２０に試験信号を印加することにより試験を行う。
被試験デバイス２０は、例えばＤＲＡＭ系のメモリ等の被試験メモリである。
【００１９】
パターン発生器１０２は、タイミング発生器１００が発生する基準クロックに応じて、被試験デバイス２０に供給するアドレス信号、並びにデータ信号及び制御信号を含む試験信号を発生する。また、パターン発生器１０２は、試験信号が供給された被試験デバイス２０が、供給された試験信号に対応して出力すべき期待値信号を発生する。パターン発生器１０２は、アドレス信号及び試験信号を波形整形器１０４に供給し、アドレス信号を不良解析メモリ１０８に供給し、期待値信号を論理比較器１０６に供給する。波形整形器１０４は、パターン発生器１０２から受け取ったアドレス信号及び試験信号を整形し、被試験デバイス２０に供給する。
【００２０】
論理比較器１０６は、波形整形器１０４から供給された試験信号に応じて被試験デバイス２０が出力した出力信号と、パターン発生器１０２から受け取った期待値信号とを比較し、被試験デバイス２０の良否を判定する。そして、論理比較器１０６は、被試験デバイス２０が出力した出力信号と、パターン発生器１０２から受け取った期待値信号とが不一致の場合に、フェイル信号を発生する。そして、論理比較器１０６は、フェイル信号を不良解析メモリ１０８に供給する。不良解析メモリは、パターン発生器１０２が発生したアドレス信号を受け取り、アドレス信号が示すアドレス領域に、論理比較器１０６が発生したフェイル信号を格納する。
【００２１】
解析装置１１０は、例えばワークステーションであり、被試験デバイス２０の試験終了後、不良解析メモリに格納されたフェイル信号を読み出して、不良のメモリセルの特定、不良のメモリセルの分布等を求め、不良原因の解析を行う。そして、解析結果をメモリ製造プロセスにフィードバックして歩留りの向上を図る。
【００２２】
図２は、本実施形態に係る不良解析メモリ１０８の構成の第１の例を示す。本例に係る不良解析メモリ１０８は、アドレスフォーマッタ２００、アドレス発生部２０２、ライトコントローラ２０４、第１格納部２０６、及び第２格納部２０８を有する。
【００２３】
アドレスフォーマッタ２００は、パターン発生器１０２からアドレス信号を受け取り、第１格納部２０６に供給する。アドレス信号は、ロウアドレス及びコラムアドレスを含む。ライトコントローラ２０４は、論理比較器１０６からフェイル信号を受け取った場合に、アドレス発生部２０２に対するＩＮＣ命令、及び第１格納部２０６に対する書き込み命令を出力する。アドレス発生部２０２は、ライトコントローラ２０４からのＩＮＣ命令に従って、アドレスをインクリメントしつつ第１格納部２０６に供給する。
【００２４】
第１格納部２０６は、被試験デバイス２０の試験中、一時的にフェイル信号を保持するのメモリであり、パターン発生器１０２が発生したアドレス信号の値であるフェイルアドレス値、及び論理比較器１０６が発生したフェイル信号の値であるフェイルデータ値を１組のデータとして、アドレス発生部２０２が発生したアドレスに基づいて、順次異なるアドレス領域に格納する。
【００２５】
第１格納部２０６の動作速度、即ち例えばデータを格納する速度は、被試験デバイス２０の動作速度、即ち例えばデータを格納する速度と同等であることが好ましい。また、第１格納部２０６のメモリ容量は、被試験デバイス２０のメモリ容量より小さくてもよい。
【００２６】
第２格納部２０８は、被試験デバイス２０の試験後、第１格納部２０６からフェイル信号を読み出して保持するＳＲＡＭ等のメモリであり、第１格納部２０６からフェイルアドレス値及びフェイルデータ値の組み合わせを読み出し、フェイルアドレス値が示すアドレス領域にフェイルデータ値を格納する。具体的には、第２格納部２０８は、第１格納部２０６から読み出したフェイルアドレス値が示すアドレス領域に保持しているデータを読み出し、当該データと第１格納部２０６から読み出したフェイルデータ値との論理和を、第１格納部２０６から読み出したフェイルアドレス値が示すアドレス領域に格納する。即ち、第２格納部２０８は、リード・モディファイ・ライト動作によりフェイルデータ値を書き込む。
【００２７】
第２格納部２０８の動作速度は、被試験デバイス２０の動作速度よりも遅くてもよい。また、第２格納部２０８の動作速度は、第１格納部２０６の動作速度よりも遅くてもよい。また、第２格納部２０８のメモリ容量は、第１格納部２０６のメモリ容量より大きく、被試験デバイス２０のメモリ容量と同等であることが好ましい。
【００２８】
このように、フェイルアドレス値及びフェイルデータ値を試験に追従して順次格納していく第１格納部２０６と、試験が終了してから第１格納部２０６からフェイルデータ値を読み出して格納していく第２格納部２０８とによって不良解析メモリ１０８を構成することにより、試験装置１０を効率的に作動させることができる。即ち、第１格納部２０６がフェイルデータ値を順次格納するのと並行して、第２格納部２０８を初期化させることができる。また、第１格納部２０６がフェイルデータ値を順次格納するのと並行して、解析装置１１０は、第２格納部２０８からフェイルデータ値を読み出して解析することができる。また、第２格納部２０８は、従来技術による不良解析メモリと同一の状態でフェイルデータ値を格納しているため、解析装置１１０は、従来技術の同一ソフトウェア等により被試験デバイス２０の解析を行うことができる。
【００２９】
図３は、本実施形態に係る不良解析メモリ１０８の構成の第２の例を示す。本例に係る不良解析メモリ１０８は、アドレスフォーマッタ２００、複数のアドレス発生部２０２ａ及び２０２ｂ、ライトコントローラ２０４、複数の第１格納部２０６ａ及び２０６ｂ、第２格納部２０８、並びにマルチプレクサ２１０を有する。以下に説明する部分を除き、本例に係る不良解析メモリ１０８の構成及び動作は、図２に示した第１の例に係る不良解析メモリ１０８の構成及び動作と同一であるので説明を一部省略する。なお、アドレス発生部２０２ａ及び２０２ｂは、アドレス発生部２０２と同一の機能を有し、第１格納部２０６ａ及び２０６ｂは第１格納部２０６と同一の機能を有する。
【００３０】
アドレスフォーマッタ２００は、パターン発生器１０２からアドレス信号を受け取り、第１格納部２０６ａ及び２０６ｂに供給する。ライトコントローラ１０４は、論理比較器１０６からフェイル信号を受け取った場合に、アドレス発生部２０２ａ及び２０２ｂに対するＩＮＣ命令、第１格納部２０６ａ又は２０６ｂに対する書き込み命令、及びマルチプレクサ２１０に対する選択命令を出力する。
アドレス発生部２０２ａは、ライトコントローラ２０４からのＩＮＣ命令に従って、第１格納部２０６ａに供給するアドレスを計数して出力する。アドレス発生部２０２ｂは、ライトコントローラ２０４からのＩＮＣ命令に従って、第１格納部２０６ａに供給するアドレスを計数して出力する。
【００３１】
複数の第１格納部２０６ａ及び２０６ｂは、インターリーブ動作により、フェイルアドレス値及びフェイルデータ値を１組のデータとして、アドレス発生部２０２ａ又は２０２ｂが発生したアドレスに基づいて、順次異なるアドレス領域に格納する。具体的には、複数の第１格納部２０６ａ及び２０６ｂは、ライトコントローラ２０４の制御に基づいて、順番に、フェイルアドレス値及びフェイルデータ値を格納する。マルチプレクサ２１０は、ライトコントローラ２０４の選択命令に従って、第１格納部２０６ａ又は２０６ｂからフェイルアドレス値及びフェイルデータ値の組み合わせを読み出して、第２格納部２０８に供給する。
【００３２】
また他の例においては、まず、第１格納部２０６ａがフェイルアドレス値及びフェイルデータ値を順次保持していく。そして、第１格納部２０６ａのメモリ残量が所定の大きさ以下になった場合、ライトコントローラ２０４は、第１格納部２０６ａに代えて第１格納部２０６ｂがフェイルアドレス値及びフェイルデータ値を保持するように制御し、第１格納部２０６ｂがフェイルアドレス値及びフェイルデータ値を順次保持していく。第２格納部２０８は、書き込み動作が第１格納部２０６ａから第１格納部２０６ｂに移行し、第１格納部２０６ｂがフェイルアドレス値及びフェイルデータ値を格納しているときに、第１格納部２０６ａからデータを読み出して格納してもよい。これにより、被試験デバイス２０の試験終了後の第１格納部２０６ａ及び２０６から第２格納部２０８へのデータ格納に要する時間を低減することができる。
【００３３】
図４は、本実施形態に係るアドレス発生部２０２の構成の第１の例を示す。本例に係るアドレス発生部２０２は、データ計数部３００、データ数保持部３０２、及び停止信号発生部３０４を有する。
【００３４】
データ計数部３００は、第１格納部２０６が格納したフェイルデータ値の個数である格納個数を計数しながら第１格納部２０６のアドレスを指定し、第１格納部２０６にフェイルデータ値を書き込ませる。そして、被試験デバイス２０の試験が終了した後、データ保持部３０２は、被試験デバイス２０の試験においてデータ計数部３００が計数した格納個数を受け取って保持する。
【００３５】
次に、データ計数部３００が初期化された後、第１格納部２０６が保持しているフェイルデータ値を第２格納部２０８が読み出して格納する場合に、データ計数部３００は、第２格納部２０８が第１格納部２０６から読み出して格納したフェイルデータ値の読出個数を計数しながら第１格納部２０６のアドレスを指定し、第１格納部２０６にフェイルデータ値を出力させる。停止信号発生部３０４は、データ保持部３００が保持している格納個数と、データ計数部３００が計数している読出個数とを比較する。そして、停止信号発生部３０４は、格納個数と読出個数とが一致した場合に、第２格納部２０８が第１格納部２０６からフェイルデータ値を読み出す処理を停止させるための停止信号を発生し、データ計数部３００に供給する。
【００３６】
データ計数部３００は、停止信号発生部３０４が発生した停止信号を受け取ると、読出個数の計数、即ち第１格納部２０６に対するアドレスの計数を停止する。これにより、第２格納部２０８による第１格納部２０６からのフェイルデータ値の読み出しが停止される。したがって、第２格納部２０８は、第１格納部２０６が格納したフェイルデータ値のみを読み出して書き込むことができ、余分な読み出し及び書き込み動作を省略することができ、被試験デバイス２０の試験終了後の第１格納部２０６ａ及び２０６から第２格納部２０８へのデータ格納に要する時間を低減することができる。
【００３７】
また他の例においては、データ保持部３０２は、第１格納部２０６が格納すべきフェイルデータ値の個数である要格納個数を保持してもよい。そして、データ計数部３００は、第１格納部２０６が格納したフェイルデータ値の格納個数を計数しながら第１格納部２０６のアドレスを指定し、第１格納部２０６にフェイルデータ値を書き込ませる。停止信号発生部３０４は、データ保持部３００が保持している要格納個数と、データ計数部３００が計数している格納個数とを比較する。そして、停止信号発生部３０４は、要格納個数と格納個数とが一致した場合に、第１格納部２０６がフェイルデータ値を書き込む処理を停止させるための停止信号を発生し、データ計数部３００に供給する。データ計数部３００は、停止信号発生部３０４が発生した停止信号を受け取ると、格納個数の計数、即ち第１格納部２０６に対するアドレスの計数を停止する。これにより、第１格納部２０６によるフェイルデータ値の書き込みが停止される。
【００３８】
データ数保持部３０２が、第１格納部２０６が格納できるフェイルデータ値の個数である格納可能個数より大きい要格納個数を保持した状態で被試験デバイス２０の試験を行う。これによって、第１格納部２０６は、格納可能個数のフェイルデータ値を格納した後、格納可能個数を超える前に取得して格納したフェイルデータ値に上書きして、格納可能個数を超えた後に取得したフェイルデータ値を格納する。そして、被試験デバイス２０の試験が終了した後、第２格納部２０８は、第１格納部２０６が格納しているフェイルデータ値を読出して格納する。
【００３９】
ここで、第１格納部２０６には上書きされたフェイルデータ値が格納されているため、第２格納部２０８は、上書きされる前に第１格納部２０６が格納していた部分のフェイルデータ値を取得できない。そこで、データ数保持部３０２が、格納可能個数以下、上書きされたフェイルデータ値の個数以上の個数を要可能個数として保持した状態で被試験デバイス２０の試験を再度行う。これによって、第１格納部２０６は、要格納個数のフェイルデータ値をさらに格納する。そして、被試験デバイス２０の試験が再度終了した後、第２格納部２０８は、第１格納部２０６が格納しているフェイルデータ値をさらに読出して格納する。このような方法により、第１格納部２０６が格納できるフェイルデータ値以上のデータを容易に取得することができる。
【００４０】
図５は、本実施形態に係るアドレス発生部２０２の構成の第２の例を示す。本例に係るアドレス発生部２０２は、データ計数部３００ａ及び３００ｂ、データ数保持部３０２、並びに停止信号発生部３０４を有する。
【００４１】
データ計数部３００ａは、被試験デバイス２０の試験において発生したフェイルデータ値の個数である発生個数を計数して解析装置１１０に供給する。解析装置１１０は、本発明の試験回数算出部の一例であり、第１格納部２０６が格納できるフェイルデータ値の個数である格納可能個数で、データ計数部３００ａが計数した発生個数を除することにより、被試験デバイス２０の試験において発生したフェイルデータ値の全てを第２格納部２０８が格納するために必要な被試験デバイス２０の試験回数を算出する。
【００４２】
データ保持部３０２は、第１格納部２０６が格納できるフェイルデータ値の個数である格納可能個数を要格納個数として保持した状態で被試験デバイス２０の試験を行う。データ計数部３００ｂは、第１格納部２０６が格納したフェイルデータ値の格納個数を計数しながら第１格納部２０６のアドレスを指定し、第１格納部２０６にフェイルデータ値を書き込ませる。停止信号発生部３０４は、データ保持部３００が保持している要格納個数と、データ計数部３００が計数している格納個数とを比較する。そして、停止信号発生部３０４は、要格納個数と格納個数とが一致した場合に、第１格納部２０６がフェイルデータ値を書き込む処理を停止させるための停止信号を発生し、データ計数部３００に供給する。データ計数部３００は、停止信号発生部３０４が発生した停止信号を受け取ると、格納個数の計数、即ち第１格納部２０６に対するアドレスの計数を停止する。これにより、第１格納部２０６によるフェイルデータ値の書き込みが停止される。以上の動作によって、第１格納部２０６は、格納可能個数のフェイルデータ値を格納する。そして、被試験デバイス２０の試験が終了した後、第２格納部２０８は、第１格納部２０６が格納している格納可能個数のフェイルデータ値を読出して格納する。
【００４３】
次に、データ保持部３０２は、第１格納部２０６が格納できるフェイルデータ値の個数である格納可能個数の２倍を要格納個数として保持した状態で被試験デバイス２０の試験を行う。これによって、第１格納部２０６は、格納可能個数のフェイルデータ値を格納した後、さらに格納可能個数のフェイルデータ値を上書きして格納する。そして、被試験デバイス２０の試験が終了した後、第２格納部２０８は、第１格納部２０６が格納している格納可能個数のフェイルデータ値を読出して格納する。
【００４４】
その後、データ数保持部３０２が保持する要格納個数を格納可能個数づつ増加させつつ、格納可能個数に解析装置１１０が算出した試験回数を乗じた個数になるまで被試験デバイス２０の試験を繰り返し行いながら、第２格納部２０８は、第１格納部２０６が格納しているフェイルデータ値を格納可能個数づつ繰り返し読み出して格納する。そして、第２格納部２０８は、被試験デバイス２０の試験において発生したフェイルデータ値の全てを格納する。このような方法により、第１格納部２０６が格納できるフェイルデータ値が小さい場合であっても、被試験デバイス２０の試験において発生したフェイルデータ値の全て取得することができる。
【００４５】
本例においては、データ数保持部３０２が保持する要格納個数を格納可能個数づつ増加させつつ、被試験デバイス２０の試験を繰り返し行いながら、第２格納部２０８は、第１格納部２０６が格納しているフェイルデータ値を格納可能個数づつ繰り返し読み出して格納したが、他の例においては、データ数保持部３０２が保持する要格納個数を格納可能個数より少ない個数づつ増加させつつ、被試験デバイス２０の試験を繰り返し行いながら、第２格納部２０８は、第１格納部２０６が格納しているフェイルデータ値を格納可能個数づつ繰り返し読み出して格納してもよい。また、データ数保持部３０２が保持する要格納個数を増加させる個数を変化させながら増加させつつ、被試験デバイス２０の試験を繰り返し行いながら、第２格納部２０８は、第１格納部２０６が格納しているフェイルデータ値を格納可能個数づつ繰り返し読み出して格納してもよい。
【００４６】
本実施形態の試験装置１０によれば、第１格納部２０６はフェイルアドレス値及びフェイルデータ値を１組のデータとして順次格納していくため、メモリ容量を有効に活用することができるので、第１格納部２０６の個数を低減することができる。さらに、第１格納部２０６に格納されたフェイルアドレス値及びフェイルデータ値の組み合わせを第２格納部２０８に展開し、従来技術による不良解析メモリと同一の状態でフェイルデータ値を格納するので、解析装置１１０は、従来技術の同一ソフトウェア等により被試験デバイス２０の解析を行うことができる。
【００４７】
以上、実施形態を用いて本発明を説明したが、本発明の技術的範囲は上記実施形態に記載の範囲には限定されない。上記実施形態に、多様な変更又は改良を加えることができる。そのような変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【００４８】
【発明の効果】
上記説明から明らかなように、本発明によれば、動作速度が高速な被試験デバイス２０の試験を小型且つ安価に実現することができる試験装置を提供できる。
【図面の簡単な説明】
【図１】試験装置１０の構成の一例を示す図である。
【図２】不良解析メモリ１０８の構成の第１の例を示す図である。
【図３】不良解析メモリ１０８の構成の第２の例を示す図である。
【図４】アドレス発生部２０２の構成の第１の例を示す図である。
【図５】アドレス発生部２０２の構成の第２の例を示す図である。
【符号の説明】
１０    試験装置
２０    被試験デバイス
１００  タイミング発生器
１０２  パターン発生器
１０４  波形整形器
１０６  論理比較器
１０８  不良解析メモリ
１１０  解析装置
２００  アドレスフォーマッタ
２０２  アドレス発生部
２０４  ライトコントローラ
２０６  第１格納部
２０８  第２格納部
２１０  マルチプレクサ
３００  データ計数部
３０２  データ数保持部
３０４  停止信号発生部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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