(57)【要約】【課題】組み立て工程の前後における歩留まりを向上することができる半導体装置の製造方法及び試験方法を提供する。【解決手段】ウェーハ処理装置群１１は、ウェーハ上にリフレッシュ動作が必要なメモリセルが形成されたチップを配列形成する。このウェーハ処理装置群１１においてウェーハ（各チップ）に対し保護膜及びこれを覆う樹脂膜の逐次形成後、アニール装置１２においてリフレッシュ性能の劣化を起こしうるビットのメモリセルを除去するためのアニールを行い、その後、ウェーハ試験を行う。【選択図】　　　図１
2004031424.tif 000002
【特許請求の範囲】
【請求項１】
リフレッシュ動作が必要なメモリセルが形成された半導体装置の製造方法において、
ウェーハ処理工程における保護膜及びこれを覆う樹脂膜の逐次形成後、ウェーハ試験の前に、リフレッシュ性能の劣化を起こしうるビットのメモリセルを除去するためのアニールを行うことを特徴とする半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
前記アニールを３００℃〜４００℃の温度環境下で行うことを特徴とする半導体装置の製造方法。
【請求項３】
請求項１又は２に記載の半導体装置の製造方法において、
前記アニールを不活性ガスの雰囲気中で行うことを特徴とする半導体装置の製造方法。
【請求項４】
リフレッシュ動作が必要なメモリセルが形成された半導体装置の試験方法において、
ウェーハ処理工程における保護膜及びこれを覆う樹脂膜の逐次形成後、リフレッシュ性能の劣化を起こしうるビットのメモリセルを除去するためのアニールを行い、
この後、ウェーハ試験を行うことを特徴とする半導体装置の試験方法。
【請求項５】
請求項４に記載の半導体装置の試験方法において、
前記アニール後、前記ウェーハ試験の前に、ウェーハ・レベル・バーンインを行うことを特徴とする半導体装置の試験方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、リフレッシュ動作が必要なメモリセルが形成された半導体装置の製造方法及び試験方法に関するものである。
【０００２】
近年、ＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）などの半導体集積回路は微細化、大容量化されている。一方、組み立て工程でのストレスを原因とするメモリセルのリフレッシュ性能の劣化が許容できなくなってきており、それによる歩留まりの低下を招いている。
【０００３】
また、ＤＲＡＭを混載したロジックデバイスなどの半導体集積回路では、数層の金属配線が形成されるため、サーマルバジェット（熱履歴）の制限も厳しくなってきている。例えば金属配線層を形成後、４００度（℃）以上の熱処理を加えた場合、配線抵抗の上昇が著しく、デバイス特性上、許容の範囲を超えてしまう。
【０００４】
また近年、プリント基板などで環境問題を配慮した鉛フリーのはんだ化が推し進められている。この場合、実装温度が上昇するためこうした半導体集積回路に対するストレスはますます厳しくなってきている。
【０００５】
【従来の技術】
従来、ＤＲＡＭなどの半導体装置において、１ビットのメモリセルでもリフレッシュ性能が規格を満たさなければ、当該装置は不良品となってしまう。そこで、ビットの不良を含む半導体装置を良品に変えるため、当該ビットのメモリセルをウェーハ試験時に冗長切り替え（冗長救済）することが一般的に行われている。
【０００６】
図１１は、こうした半導体装置の製造方法・試験方法の作業手順を示すフローチャートである。まず、ウェーハに対して各種のウェ−ハ処理を行い、ウェーハ上に複数のチップを配列形成する（ステップＳ１１）。次いで、ウェーハ上の各チップの試験を行い（ステップＳ１２）、上述の冗長切り替えを行う（ステップＳ１３）。そして、良品のチップに対し各種組み立て処理を行う（ステップＳ１４）。
【０００７】
【発明が解決しようとする課題】
ところで、こうしたウェーハ試験における冗長切り替え後、後工程（組み立て工程）であるパッケージングなどで加わる熱や赤外線（ＩＲ）などのストレスによって突発的にリフレッシュ性能が劣化するメモリセルがある。こうした組み立て工程の後で規格外に至るメモリセルは、その低減化や安定化を図ることが難しい。そして、組み立て工程後の試験で不良品となることから、組み立て工程の前後における歩留まりの低下及び信頼性の低下を余儀なくされている。
【０００８】
さらに、半導体装置（チップ）の低電圧化、ロー・パワー化、高集積化に伴い、要求されるリフレッシュ性能の規格はますます厳しくなっており、単純にリフレッシュ性能を向上させるだけの対策では限界に来ている。
【０００９】
本発明は上記問題点を解決するためになされたものであって、その目的は、組み立て工程の前後における歩留まりを向上することができる半導体装置の製造方法及び試験方法を提供することにある。
【００１０】
【課題を解決するための手段】
請求項１乃至３に記載の発明によれば、ウェーハ試験の前に、リフレッシュ性能の劣化を起こしうるビットのメモリセルを除去するためのアニールが行われる。尚、リフレッシュ性能の劣化を起こしうるビットのメモリセルは、ウェーハ試験の時点ではリフレッシュ性能が規格内に収まっているが、後工程である組み立て工程でのストレスによって規格外に至るビットのメモリセルである。このため、本来、組み立て工程におけるストレスによってリフレッシュ性能が規格外に至るビットのメモリセルを上記アニールによって予め除去し、その後のウェーハ試験で冗長救済しておくことで、組み立て工程の前後における歩留まりが向上する。
【００１１】
請求項４に記載の発明によれば、リフレッシュ性能の劣化を起こしうるビットのメモリセルを除去するためのアニールが行われる。そして、この後にウェーハ試験が行われる。このため、本来、組み立て工程でのストレスによってリフレッシュ性能が規格外に至るビットのメモリセルを予め除去し、その後のウェーハ試験で冗長救済しておくことで、組み立て工程の前後における歩留まりが向上する。
【００１２】
請求項５に記載の発明によれば、ウェーハ・レベル・バーンインにより初期不良ビットのメモリセルを抽出した後に、ウェーハ試験で冗長救済することで同試験効率が向上する。
【００１３】
【発明の実施の形態】
以下、本発明を具体化した一実施形態について図１〜図８に従って説明する。図１は、本実施形態に係る製造装置の概略構成を示すブロック図である。同図に示されるように、この製造装置は、ウェーハ処理装置群１１と、アニール装置１２と、ウェーハ・レベル・バーンイン装置１３と、ウェーハテスト装置１４と、バックグラインダー装置１５と、ダイシング装置１６と、ボンディング装置１７と、パッケージング装置１８と、これら装置１１〜１８を統括制御する制御装置１９とを備えている。もちろん、これらの装置は制御装置１９で必ずしも統括制御される必要はなく、各々の装置が個々に独立して運用されても何ら問題ない。また制御装置１９においてそれらで取得したデータを一元管理することも可能である。この組み合わせを本発明の趣旨内で漸次組み替えてもよい。例えばウェーハ・レベル・バーンインを工程短縮のため削除することなどである。
【００１４】
上記ウェーハ処理装置群１１は、ウェーハＷに対して酸化膜の形成、薄膜の形成、リソグラフィ及びエッチング、不純物注入等の各種処理を施して、同ウェーハＷ上に複数のＬＳＩ（大規模集積回路）チップを配列形成する。本実施形態では、各チップ上に６４ＭＢの容量を持つＳＤＲＡＭ（シンクロナスＤＲＡＭ）が形成される。
【００１５】
図２（ａ）は、ＳＤＲＡＭの断面図であり、図２（ｂ）はメモリセルの近似回路図である。なお、図２（ａ）においては、便宜的に最上層以外の絶縁膜の描画を割愛している。
【００１６】
図２（ａ）に示されるように、このＳＤＲＡＭ２１は、リフレッシュ動作が必要な複数（同図では２つのみ図示）のメモリセル２２を有している。詳述すると、ＳＤＲＡＭ２１は、回路領域２３と、保護膜（パシベーション膜）としてのカバー膜２４と、樹脂膜としてのポリイミド膜２５とを有している。
【００１７】
上記回路領域２３には、トランジスタ３１及びキャパシタ３２が形成されており、各１組のトランジスタ３１及びキャパシタ３２によって１つのメモリセル２２を構成している。そして、各メモリセル２２には、アドレス選択用のワード線３３及びビット線３４が接続されている。ビット線３４には、給電用の電源線３５が接続されている。
【００１８】
前記カバー膜２４は、例えば保護絶縁用の窒化ケイ素膜であって、上記構成を有する回路領域２３に対して覆設されている。
この状態において、水素雰囲気中での周知のアニールによりトランジスタ３１の界面準位を下げるための処理が施されるようになっている。そして、前記ポリイミド膜２５は、このカバー膜２４が覆設された回路領域２３に対して更に覆設されている。このポリイミド膜２５は、ソフトエラー防止やチップ表面保護のためのもので、上記カバー膜２４に塗布、キュア（硬化）されて形成される。
【００１９】
このウェーハ処理装置群１１によりＳＤＲＡＭ２１（ＬＳＩチップ）の形成されたウェーハＷは、次のアニール装置１２で処理される。このアニール装置１２は、例えば拡散炉タイプの装置であって、不活性ガス（例えば窒素ガス）の雰囲気中で、搬送されたウェーハＷ（各チップ）に対しアニールを行う。本実施形態では、この不活性ガスの流量は、ポリイミド膜２５を酸化しない程度である略１０［リットル／分］に設定されている。そして、ウェーハＷに対し、略３５０℃の温度環境下で略６０分のアニールを行う。このアニール装置１２でのアニールは、リフレッシュ性能の劣化を起こしうるビットのメモリセル（２２）をウェーハ試験に先立って予め除去するための処理である。尚、リフレッシュ性能の劣化を起こしうるメモリセルは、ウェーハ・レベル・テストの時点ではリフレッシュ性能が規格内に収まっているが、後工程である組み立て工程でのストレスによって規格外に至るメモリセルである。
【００２０】
アニール装置１２においてアニールが行われたウェーハＷは、次のウェーハ・レベル・バーンイン装置１３で処理される。このウェーハ・レベル・バーンイン装置１３は、ウェーハＷ（各チップ）をまるごと高温・低温環境下においてストレスを加え、電圧を加えながら信頼性評価を行う。そして、ウェーハ・レベル・バーンイン装置１３は、チップの初期不良を高速検出して不良チップの抽出を行う。
【００２１】
ウェーハ・レベル・バーンイン装置１３において不良チップが抽出されたウェーハＷは、次のウェーハテスト装置１４で処理される。このウェーハテスト装置１４は、ウェーハＷ上に配列された各チップをウェーハプローバ等を用いて試験する。また、ウェーハテスト装置１４は、ここで不良と評価されたメモリセル２２を有するチップのうち予め準備された冗長回路によって救済可能なものを併せて救済処理する。この救済処理は、例えば、ワード線の単位で行われる。即ち、ＳＤＲＡＭ２１はワード線３３を単位とした冗長メモリセル（冗長回路）行を備えている。そして、ワード線３３を単位としたメモリセル行に不良ビットとなるメモリセルがあった場合、ウェーハテスト装置１４は、ＳＤＲＡＭ２１の行ドライバに予め設けられた適宜のヒューズを切断（以下、「ヒューズ・ブロウ」という）し、当該メモリセル行と冗長メモリセル行とを入れ替える。なお、ビット線３４単位で行う場合であっても同様である。
【００２２】
ウェーハテスト装置１４において各チップの試験・冗長救済等されたウェーハＷは、所望のウェーハ厚さに加工するためバックグラインダー装置１５で処理される。その後、ダイシング装置１６で処理される。このダイシング装置１６は、ウェーハＷを複数のチップに分割する。そして、ダイシング装置１６は、良品のチップをボンディング装置１７で処理する。
【００２３】
ボンディング装置１７は、チップをダイパッドに固定し、チップ表面にある電極とリード電極とをボンディングワイヤにて接続する。そして、ボンディング装置１７は、各チップを次のパッケージング装置１８へ搬送する。
【００２４】
パッケージング装置１８は、各チップをそれぞれ樹脂で被覆してパッケージを成形する。
図３は、以上のウェーハ処理工程、組み立て工程、試験工程等を経て製造されたプラスチックパッケージのＳＤＲＡＭの断面構造を示す模式図である。
【００２５】
チップとしてのＬＳＩは、ダイパッド４１に位置決めされ、その表面の電極４２とリード電極４３とがボンディングワイヤ４４を介して接続されている。そして、リード電極４３の先端側が突出するように略全体を被覆する樹脂製のパッケージ４５が成形されている。
【００２６】
次に、以上の製造方法・試験方法の作業手順を、図４のフローチャートに基づき総括して説明する。
まず、ウェーハ処理装置群１１における各種のウェ−ハ処理をウェーハＷに対して行う（ステップＳ１）。次いで、アニール装置１２において、リフレッシュ性能の劣化を起こしうるビットを除去する処理を行う（ステップＳ２）。そして、ウェーハ・レベル・バーンイン装置１３におけるウェーハ・レベル・バーンイン試験を行う（ステップＳ３）。次に、ウェーハテスト装置１４において各チップの試験を行い（ステップＳ４）、更に前述のフューズ・ブロウによる冗長救済を行う（ステップＳ５）。そして、良品のチップに対しダイシング装置１６、ボンディング装置１７、パッケージング装置１８において各種組み立て処理を行う（ステップＳ６）。
【００２７】
次に、本実施形態での作用を、実験的に求めたデータに基づき説明する。
図５は、前記アニール装置１２でのアニールを行わなかった場合と行った場合とでその不良率との関係を実験的に求めた比較図である。不良率は、ウェーハテスト装置１４におけるウェーハ試験（Ｓ４，Ｓ５）の終了後、すなわち組み立て工程前のチップの良品数に対する組み立て工程後のチップの不良品数の割合である。同図から明らかなように、上記アニールを行わなかった場合での不良率は１．３［％］であるのに対し、同アニールを行った場合での不良率は０［％］であり、不良品は皆無であった。これは、上記アニールを行うことで、組み立て工程での熱、赤外線などによるストレスによって劣化してしまうビット（メモリセル２２）が予め不良品として除去され、更に当該ビットのメモリセル２２が冗長救済されていることを示唆する。
【００２８】
次に、本実施形態での上記アニールにおける温度環境及び時間の選択・設定を、実験的に求めた各種データに基づき説明する。
図６は、上記アニールにおける温度環境及び時間の各種設定条件での、上記不良率との関係を実験的に求めた比較図である。同図から明らかなように、窒素雰囲気中で上記温度環境及び時間の設定条件が、「３００℃、６０分」、「４００℃、６０分」、「３５０℃、３０分」、「３５０℃、９０分」のいずれであっても上記不良率は０［％］であり、不良品は皆無であった。従って、アニールの時間が６０分では設定温度が３００℃〜４００℃の範囲で、設定温度が３５０℃では時間が３０〜９０分の範囲でそれぞれ同様に不良率が低減され、組み立て工程での不良品の発生が抑制されている。なお、参考として設定温度が４２０℃で同様のアニールを行ったところ、事前に形成していたポリイミド膜２５の表面が酸化して黒ずむ現象が発生した。そして、この状態のチップをパッケージングしたところ、パッケージ（４５）の樹脂との密着性が劣化して不良が発生した。一方、設定温度が２８０℃以下で同様のアニールを行ったところ、上記不良率の低減効果は確認されなかった。
【００２９】
図７はアニールの時間が６０分で設定温度が３００℃〜４００℃の範囲での、リフレッシュ時間（電荷保持時間）の変動量との関係を実験的に求めたグラフである。リフレッシュ時間の変動量は、組み立て工程の前後において劣化したリフレッシュ時間の量であり、この値が小さいほど劣化が少ないことを意味する。
【００３０】
同図では、設定温度が「３００℃」、「３５０℃」「４００℃」でのアニールを行った各場合のリフレッシュ時間の変動量を○印でプロットしている。また、比較対照として、アニールを行わなかった場合のリフレッシュ時間の変動量を▲印でプロットしている。同図から明らかなように、「３００℃、６０分」でアニールを行った場合、アニールを行わなかった場合に比べてリフレッシュ時間の変動量が半分以下に抑えられている。そして、「３５０℃、６０分」でアニールを行った場合、更にリフレッシュ時間の変動量が抑えられている。また、「４００℃、６０分」でアニールを行った場合にも、これと略同等にリフレッシュ時間の変動量が抑えられている。
【００３１】
また、図８は設定温度が３５０℃でアニールの時間が３０〜９０分の範囲での、上記リフレッシュ時間（電荷保持時間）の変動量との関係を実験的に求めたグラフである。同図では、時間が３０分、６０分、９０分でのアニールを行った各場合のリフレッシュ時間の変動量を○印でプロットしている。また、比較対照として、アニールを行わなかった場合のリフレッシュ時間の変動量を▲印でプロットしている。同図から明らかなように、「３５０℃、３０分」でアニールを行った場合、アニールを行わなかった場合に比べてリフレッシュ時間の変動量が半分以下に抑えられている。そして、「３５０℃、６０分」でアニールを行った場合、更にリフレッシュ時間の変動量が抑えられている。また、「３５０℃、９０分」でアニールを行った場合、これよりも更にリフレッシュ時間の変動量が抑えられている。
【００３２】
以上の実験結果を考慮して、本実施形態では上記アニールにおける温度環境及び時間を、最適とみなしうる「３５０℃、６０分」の設定としている。なお、６０分より長い時間（９０分）を採用しないのは、アニール装置１２でのスループット（単位時間あたりのワークの処理数量）を考慮したことによる。
【００３３】
なお、参考として信頼性に悪影響を及ぼす可能性があると思われた「４００℃、６０分」の設定でウェーハＷ（各チップ）に対しアニールを行い、配線パターン（アルミニウム配線）の不具合（欠損やストレスマイグレーションなど）を調査した。しかしながら、各チップの配線パターンに何ら不具合を発見することはなかった。また、エレクトロマイグレーションの寿命も劣化が見られなかった。さらに、配線抵抗の上昇も５％以下と、特性的に問題にならないことも確認された。
【００３４】
ちなみに、ポリイミド膜２５の形成に先立って同様のアニールを行った場合、同様の効果を確認することはできなかった。
以上詳述したように、本実施形態によれば、以下に示す効果が得られる。
【００３５】
（１）ウェーハ試験の前に、リフレッシュ性能の劣化を起こしうるビットのメモリセル２２を除去するためのアニールが行われる。このため、本来、組み立て工程におけるストレスによってリフレッシュ性能が規格外に至るビットのメモリセルを上記アニールによって予め除去し、その後のウェーハ試験で冗長救済しておくことで、組み立て工程の前後における歩留まりを向上し、その信頼性を向上することができる。
【００３６】
上記アニールによってリフレッシュ以外の特性の性能・信頼性に悪影響を及ぼすことなく、組み立て工程の前後における歩留まりを向上することができる。
さらに、組み立て工程の前後における信頼性を向上することで、市場での不良発生を抑制することができる。
【００３７】
（２）ウェーハ・レベル・バーンイン装置１３において初期不良ビットのメモリセル２２を抽出した後に、ウェーハテスト装置１４におけるウェーハ試験でメモリセル２２を冗長救済することで同試験効率を向上することができる。
【００３８】
（３）アニール時の不活性ガス（窒素ガス）の流量をポリイミド膜２５が酸化しない程度に設定した。従って、ポリイミド膜２５に酸化膜が形成されたりすることを防止できる。
【００３９】
（４）一般に、メモリセル２２におけるリフレッシュ性能を向上させるためには大幅なプロセス変更が強いられるが、アニールを追加するのみでその除去と冗長救済を行うことができる。このため、ウェーハ試験時のリフレッシュ性能に関する規格を緩和し、良品数の取得率を向上することができる。
【００４０】
（５）冗長救済の前にリフレッシュ性能の劣化を起こしうるビットのメモリセル２２を除去することができるため、ウェーハ試験時のＳＤＲＡＭ２１全体としてのメモリセル２２の冗長効率を向上することができ、ひいては歩留まり自体の向上にも繋げることができる。
【００４１】
（６）比較的安価に実施可能な工程であるアニールを追加するのみで、組み立て工程の前後における歩留まり及び信頼性を向上することができる。
尚、前記実施形態は、以下の態様に変更してもよい。
【００４２】
・前記実施形態においては、カバー膜２４を窒化ケイ素膜としたが、酸化ケイ素膜であってもよいし、酸化窒化ケイ素膜でもよい。
・前記実施形態においては、アニール装置１２における窒素ガスの流量を１０［リットル／分］に設定したが、要はポリイミド膜２５が酸化しない程度である５［リットル／分］以上に設定すればよい。
【００４３】
・前記実施形態においては、アニール装置１２におけるアニールを窒素ガスの雰囲気中で行った。これに対して、例えばアルゴンガスなどその他の不活性ガスの雰囲気中でアニールを行ってもよい。
【００４４】
・前記実施形態においては、アニール装置１２におけるアニールの温度環境、時間を「３５０℃、６０分」の設定とした。これに対して、上記アニールの温度環境を「３００℃〜４００℃」の範囲のいずれかの設定としてもよい。また、上記アニールの時間を「３０分〜９０分」の範囲のいずれかの設定としてもよい。
【００４５】
・前記実施形態においては拡散炉タイプのアニール装置１２を採用したが、例えば恒温漕タイプなどその他のタイプのものを採用してもよい。
・前記実施形態においては、プラスチックパッケージに組み立てたチップを採用した。これに対して、図９に示す所謂マルチチップパッケージ（ＭＣＰ）に組み立てたチップを採用してもよい。すなわち、この構造では、１つの樹脂製のパッケージ５１内に複数（２つ）のＬＳＩチップ（ＬＳＩ−１、ＬＳＩ−２）を収容している。そして、実装面積の縮小化のため、これらＬＳＩチップ（ＬＳＩ−１、ＬＳＩ−２）は積み重ねられている。なお、これらＬＳＩチップ（ＬＳＩ−１、ＬＳＩ−２）を横置きに平面配列したものを同様のパッケージに収容してもよい。
【００４６】
・前記実施形態においては、プラスチックパッケージに組み立てたチップを採用した。これに対して、図１０に示す所謂チップサイズパッケージ（ＣＳＰ）に組み立てたチップを採用してもよい。すなわち、この構造は、ウェーハ状態でパッケージングを行い、その後にダイシングを行って形成されるもので、ＬＳＩチップ（ＬＳＩ）の一側（回路側）面の絶縁膜５３上に再配置配線と呼ばれる配線５４やメタルポスト５５が形成されている。上記メタルポスト５５上には金属の拡散を防ぐバリアメタル層５６が形成されている。そして、当該側面にのみ成形された樹脂製のパッケージ５７からは、メタルポスト５５が突出しており、これに実装端子となるはんだボール５８が搭載されている。
【００４７】
・前記実施形態において、本発明に係る半導体装置はリフレッシュ動作が必要なメモリセルを有するものであればよく、ＳＤＲＡＭに限定されるものではない。例えば、汎用のＤＲＡＭであってもよい。また、半導体装置としてＤＲＡＭとＣＰＵ等の回路を混載したロジックデバイスなどであってもよい。
【００４８】
以上の様々な実施の形態をまとめると、以下のようになる。
（付記１）リフレッシュ動作が必要なメモリセルが形成された半導体装置の製造方法において、
ウェーハ処理工程における保護膜及びこれを覆う樹脂膜の逐次形成後、ウェーハ試験の前に、リフレッシュ性能の劣化を起こしうるビットのメモリセルを除去するためのアニールを行うことを特徴とする半導体装置の製造方法。
（付記２）付記１に記載の半導体装置の製造方法において、
前記アニールを３００℃〜４００℃の温度環境下で行うことを特徴とする半導体装置の製造方法。
（付記３）付記１又は２に記載の半導体装置の製造方法において、
前記アニールを不活性ガスの雰囲気中で行うことを特徴とする半導体装置の製造方法。
（付記４）付記３に記載の半導体装置の製造方法において、
前記不活性ガスの流量を酸化しない程度に設定することを特徴とする半導体装置の製造方法。
（付記５）付記１〜４のいずれかに記載の半導体装置の製造方法において、
前記アニールを拡散炉タイプ及び恒温漕タイプのいずれかの装置で行うことを特徴とする半導体装置の製造方法。
（付記６）付記１〜５のいずれかに記載の半導体装置の製造方法において、
前記ウェーハ試験後、プラスティックパッケージ、マルチチップパッケージ及びチップサイズパッケージのいずれかに組み立てることを特徴とする半導体装置の製造方法。
（付記７）リフレッシュ動作が必要なメモリセルが形成された半導体装置の試験方法において、
ウェーハ処理工程における保護膜及びこれを覆う樹脂膜の逐次形成後、リフレッシュ性能の劣化を起こしうるビットのメモリセルを除去するためのアニールを行い、
この後、ウェーハ試験を行うことを特徴とする半導体装置の試験方法。
（付記８）付記７に記載の半導体装置の試験方法において、
前記アニール後、前記ウェーハ試験の前に、ウェーハ・レベル・バーンインを行うことを特徴とする半導体装置の試験方法。
【００４９】
【発明の効果】
以上詳述したように、請求項１乃至４に記載の発明によれば、組み立て工程の前後における歩留まりを向上することができる。
【００５０】
請求項５に記載の発明によれば、ウェーハ・レベル・バーンインにより初期不良ビットのメモリセルを抽出した後に、ウェーハ試験で冗長救済することで同試験効率を向上することができる。
【図面の簡単な説明】
【図１】実施形態に係る製造装置の概略構成を示すブロック図。
【図２】ＳＤＲＡＭを示す断面図及びその近似回路図。
【図３】プラスチックパッケージの断面構造を示す模式図。
【図４】実施形態の作業手順を示すフローチャート。
【図５】アニールの実施の如何による不良率との関係を示す比較図。
【図６】各種設定条件での、不良率との関係を示す比較図。
【図７】アニールの設定温度とリフレッシュ時間の変動量との関係を示すグラフ。
【図８】アニールの時間とリフレッシュ時間の変動量との関係を示すグラフ。
【図９】マルチチップパッケージの断面構造を示す模式図。
【図１０】チップサイズパッケージの断面構造を示す模式図。
【図１１】従来形態の作業手順を示すフローチャート。
【符号の説明】
１２　アニール装置
１３　ウェーハ・レベル・バーンイン装置
１４　ウェーハテスト装置
２１　ＳＤＲＡＭ
２２　メモリセル
２４　カバー膜
２５　ポリイミド膜
【図１】
2004031424.tif 000003
【図２】
2004031424.tif 000004
【図３】
2004031424.tif 000005
【図４】
2004031424.tif 000006
【図５】
2004031424.tif 000007
【図６】
2004031424.tif 000008
【図７】
2004031424.tif 000009
【図８】
2004031424.tif 000010
【図９】
2004031424.tif 000011
【図１０】
2004031424.tif 000012
【図１１】
2004031424.tif 000013