(57)【要約】　　【課題】　フローティングゲート電極そのもののパターニングを容易にすると共に、その後に形成されるコントロールゲート電極など上層のパターニングにおいても、パターニング性能の向上及び配線歩留まりの低下を防ぐことができる半導体記憶装置及びその製造方法を提供する。　　【解決手段】　半導体記憶装置において、アクティブ側の一部１０２Ａが除去されるとともに、ゲート電極を直接絶縁する素子分離絶縁膜１０２と、前記アクティブ領域と前記素子分離絶縁膜１０２により形成される段差部分に埋設されるとともに、その高さが前記素子分離絶縁膜１０２の高さと同一以下に形成される第１のゲート電極１０５と、この第１のゲート電極１０５上に更に選択的に形成される第２のゲート電極１０７とを具備する。　　【選択図】　　図１
2004048064.tif 000002
【特許請求の範囲】
【請求項１】
　基板表面に設けられた素子分離絶縁膜にて、該基板表面上にアクティブ領域が定義される半導体記憶装置において、
　前記アクティブ領域上には、第１の酸化膜と、該第１の酸化膜上に形成され、前記素子分離絶縁膜の高さと同一以下の高さを有し、前記素子分離絶縁膜と下部において接触し、上部において離間するように、電極材料をパターニングして準備された第１のゲート電極と、第２の酸化膜を介して前記パターニングされた第１のゲート電極上に形成された電極材料をパターニングして準備された第２のゲート電極と、
　を有することを特徴とする半導体記憶装置。
【請求項２】
　前記第１及び前記第２のゲート電極のためのパターニングは、それぞれホトリソエッチング法を用いて行われたものであることを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
　基板表面に設けられた素子分離絶縁膜にて、該基板表面上にアクティブ領域が定義される半導体記憶装置の製造方法において、
　前記アクティブ領域上に第１の酸化膜を設ける工程と、
　第１のゲート電極を準備するために、前記第１の酸化膜上を覆うように電極材料を設けて、前記素子分離絶縁膜の高さと同一以下の高さを有し、前記素子分離絶縁膜と下部において接触し、上部において離間するように、該電極材料をパターニングする工程と、
　前記パターニングされた電極材料を覆うように、第２の酸化膜を設ける工程と、
　第２のゲート電極を準備するために、前記第２の酸化膜上を覆うように電極材料を設けて、該電極材料をパターニングする工程と、
　を有することを特徴とする半導体記憶装置の製造方法。
【請求項４】
　前記第１及び前記第２のゲート電極を準備するために行われるパターニングは、それぞれホトリソエッチング法を用いて行われることを特徴とする請求項３記載の半導体記憶装置の製造方法。
【請求項５】
前記第１のゲート電極を準備するために行われるパターニングの前に、前記第１の酸化膜上を覆うように設けられた前記第１のゲート電極のための電極材料をＣＭＰにより平坦化処理することを特徴とする請求項３又は請求項４記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
　本発明は、半導体記憶装置及びその製造方法に係り、特に、不揮発性メモリにおけるスタック型ゲート電極を有するトランジスタ構造及びその製造方法に関するものである。
【背景技術】
【０００２】
　従来、このような分野の技術としては、以下に示すようなものがあった。
【０００３】
　図３は従来の半導体記憶装置の構成図であり、図３（ａ）はその半導体記憶装置の平面図、図３（ｂ）は図３（ａ）のＡ−Ａ′線断面図である。図４はその半導体記憶装置の製造工程断面図である。
【０００４】
　図３（ａ）に示すように、この半導体記憶装置は、アクティブ領域１上にトランジスタのフローティングゲート２及びコントロールゲート３が形成されている。
【０００５】
　また、図３（ｂ）に示すように、シリコン基板１１上にフィールド酸化膜１２が形成されており、トランジスタのフローティングゲート電極１４は第１のゲート酸化膜１３を介して配置されている。さらにトランジスタのコントロールゲート電極１６は、フローティングゲート電極１４上に形成された第２のゲート酸化膜１５を介して配置されている。
【０００６】
　以下、この半導体記憶装置の製造工程を図４を参照しながら説明する。ここでは、Ｎチャネル型で説明する。
【０００７】
　（１）まず、図４（ａ）に示すように、シリコン基板２１上に通常のＬＯＣＯＳ法等の技術を用いて分離のパターンを形成し、フィールド酸化膜２２を形成する。
【０００８】
　（２）その後、図４（ｂ）に示すように、通常の熱酸化により、第１のゲート酸化膜２３、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、Ｎ+ にドープされた第１のポリシリコン膜２４を全面に形成する。
【０００９】
　（３）次に、図４（ｃ）に示すように、ホトリソエッチング法により、第１のポリシリコン膜をパターニングし、フローティングゲート電極２５を形成する。
【００１０】
　（４）次いで、図４（ｄ）に示すように、このフローティングゲート電極２５上に通常の熱酸化により第２のゲート酸化膜２６、ＣＶＤ法によりＮ+ にドープされた第２のポリシリコン膜２７、Ｗシリサイド膜２８を全面に形成する。
【００１１】
　（５）以下、図示しないが、ホトリソエッチング法によりパターニングし、コントロールゲート電極を形成し、これをマスクとしてイオン注入法により、ヒ素やリンを注入し、Ｎ+ の拡散層をシリコン基板２１上に自己整合的に形成することにより所望のトランジスタ構造を得る。
【発明の開示】
【発明が解決しようとする課題】
【００１２】
　しかしながら、このような従来のスタック電極構造のトランジスタは、メモリセルサイズの縮小化に対して、ＤＲＡＭやＳＲＡＭセルに比べて、キャパシタや複数のトランジスタを必要としないという理由で、比較的容易に縮小化が可能であるという構造上有利な反面、下地に対する各層の合わせ精度が悪い。また、スタック電極構造であるために、縦方向の形状が大きく変化し、ゲート電極形状不良によるセル歩留まりの低下を招くという問題があった。
【００１３】
　これを防止するためには、素子分離にＳＴＩ（Ｓｈａｌｌｏｗ ＴｒｅｎｃｈＩｓｏｌａｔｉｏｎ）などの埋め込み酸化膜技術を適用して、下地からの段差構造を低減する必要があるが、工程が繁雑であり、コスト増加となることや、分離に使用する酸化膜の埋め込みが不十分な場合は、かえってその部分にゲート電極形成時のフィラメントが残り、ショート不良の原因になるなど、実質上歩留まりと形状を同時に満足するものが得られないという欠点があった。
【００１４】
　本発明は、上記問題点を除去し、フローティングゲート電極そのもののパターニングを容易にすると共に、その後に形成されるコントロールゲート電極など上層のパターニングにおいても、パターニング性能向上及び配線歩留まりの低下を防ぐことができる半導体記憶装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１５】
　本発明は、上記目的を達成するために、〔１〕半導体記憶装置において、アクティブ側の一部が除去されるとともに、ゲート電極を直接絶縁する素子分離絶縁膜と、前記アクティブ領域と前記素子分離絶縁膜により形成される段差部分に埋設されるとともに、その高さが前記素子分離絶縁膜の高さと同一以下になるように形成される第１のゲート電極と、この第１のゲート電極上に更に選択的に形成される第２のゲート電極とを具備するようにしたものである。
【００１６】
　〔２〕半導体記憶装置の製造方法において、第１のゲート電極を直接絶縁する素子分離絶縁膜の一部を選択的にエッチング除去する工程と、アクティブ領域と前記素子分離絶縁膜により形成される段差部分に埋設され、その高さが前記素子分離絶縁膜の高さと同一以下になるように第１のゲート電極を形成する工程と、前記第１のゲート電極上に更に第２のゲート電極を選択的に形成する工程とを施すようにしたものである。
【００１７】
　〔３〕半導体記憶装置において、第１のゲート電極を直接絶縁する素子分離絶縁膜とアクティブ領域とにより形成される段差部分に跨がるとともに、その高さが前記素子分離絶縁膜の高さと同一以下に形成される第１のゲート電極と、この第１のゲート電極上に更に選択的に形成される第２のゲート電極とを具備するようにしたものである。
【００１８】
　〔４〕半導体記憶装置の製造方法において、第１のゲート電極を直接絶縁する素子分離絶縁膜とアクティブ領域とにより形成される段差部分に跨がって第１のゲート電極を形成する工程と、前記素子分離絶縁膜上に存在する第１のゲート電極部分のみを研磨除去し、その残った第１のゲート電極の高さが前記素子分離絶縁膜の高さと同一以下に形成する工程と、前記第１のゲート電極上に更に第２のゲート電極を選択的に形成する工程とを施すようにしたものである。
【発明の効果】
【００１９】
　以上、詳細に説明したように、（Ａ）請求項１又は請求項２記載の発明によれば、フローティングゲート電極を、フィールド酸化膜の谷間となるアクティブ領域に近い部分のみを残し、フィールド酸化膜上部の不要部分を除去して縦方向段差を緩和できるようにしたので、フローティングゲート電極そのもののパターニングが容易になると共に、その後に形成されるコントロールゲート電極など上層のパターニングにおいても、パターニング性能向上が見込め、配線歩留まりの低下を防ぐことができる。
【００２０】
　（Ｂ）請求項３〜請求項５記載の発明によれば、フローティングゲート電極を、フィールド酸化膜の谷間となるアクティブ領域に近い部分のみを残し、フィールド酸化膜上部の不要部分を除去して縦方向段差を緩和できるようにしたので、フローティングゲート電極そのもののパターニングが容易になると共に、その後に形成されるコントロールゲート電極など上層のパターニングにおいても、パターニング性能向上が見込め、配線歩留まりの低下を防ぐことができる。
【発明を実施するための最良の形態】
【００２１】
　以下、本発明の実施の形態について詳細に説明する。
【実施例１】
【００２２】
　図１は本発明の第１実施例を示す半導体記憶装置の製造工程断面図である。ここでは、Ｎチャネル型で説明する。
【００２３】
　（１）まず、図１（ａ）に示すように、シリコン基板１０１上にパッド酸化膜（図示なし）を５０〜５００Å熱酸化法で形成する。そのパッド酸化膜は、７００〜９００℃酸素雰囲気で数１０分で酸化できる。その後、ＣＶＤ法により窒化膜（図示なし）を５００〜３０００Å形成する。その後レジスト（図示なし）を塗布し、ホトリソ法により、分離のパターンをレジストで形成し、これをマスクとして窒化膜をエッチングする。その後、レジストを除去し、フィールド酸化膜（素子分離絶縁膜）１０２を形成する。
【００２４】
　（２）次に、図１（ｂ）に示すように、フィールド酸化膜１０２を８００〜１０００℃Ｗｅｔ雰囲気で熱酸化し、３０００〜１００００Åの厚さに形成する。窒化膜とパッド酸化膜を除去した後、再度ホトリソ法により、図１（ａ）に示した分離のパターンよりもやや小さいパターンをレジストで形成し、これをマスクとしてフィールド酸化膜１０２の一部１０２Ａを異方性エッチングする。
【００２５】
　（３）その後、図１（ｃ）に示すように、第１のゲート酸化膜１０３を熱酸化法で４０〜２００Å形成し、電極となる第１のポリシリコン膜１０４を１０００〜３０００Åの厚さ程度ＣＶＤ法で形成する。不純物のドーピングは、熱拡散またはイオン注入法でリンまたはヒ素を１〜６×１０20ｃｍ-3ドープする。
【００２６】
　（４）その後、図１（ｄ）に示すように、ホトリソとエッチング法により、第１のポリシリコン膜１０４をパターニングし、フローティングゲート電極１０５を形成する。この時、前記フローティングゲート電極１０５の端部は十分に平坦化されているため、電極形成時にフィラメント不良を発生させることなく、且つ、上層パターン形成に対しても平坦化効果があるので、後工程での配線歩留まりの向上を見込むことができる。なお、ここで、重要なことは、フローティングゲート電極１０５の高さがフィールド酸化膜１０２の高さと同一以下となるようにすることである。
【００２７】
　（５）その後、図１（ｅ）に示すように、乾燥酸素雰囲気で９００〜１０００℃の比較的高温条件での熱酸化を行って、薄い酸化膜を５０〜１００Å成長させ、ＣＶＤ法によりシリコン窒化膜を全面に１００〜２００Å成長させ、さらにＷｅｔ酸素雰囲気で８００〜９００℃の比較的低温条件での熱酸化を行って薄い酸化膜を５０〜１００Å成長させることにより、第２のゲート酸化膜１０６を形成する。
【００２８】
　最後に電極となる第２のポリシリコン膜１０７を１０００〜３０００Åの厚さ程度ＣＶＤ法で形成して、不純物のドーピングは熱拡散またはイオン注入法でリンまたはヒ素を１〜６×１０20ｃｍ-3ドープした後、Ｗシリサイド膜１０８をＣＶＤ法で形成する。
【００２９】
　（６）以下、図示しないが、上記した第２のポリシリコン膜１０７及びＷシリサイド膜１０８をホトリソとエッチング法によりパターニングし、コントロールゲート電極を形成し、これをマスクとして自己整合的にイオン注入法により、ヒ素やリンを１〜１０×１０15ｃｍ-2注入し、Ｎ+ の拡散層を形成することでスタック型トランジスタの形成を完了する。以降、公知の技術により各電極引き出し配線を形成することによって、本発明による半導体記憶装置は完成する。
【００３０】
　上記のように構成したので、第１実施例によれば、（１）従来、アクティブ領域とフィールド酸化膜上部に跨がって積み重ねるように形成されていたトランジスタ用フローティングゲート電極を、フィールド酸化膜の谷間となる部分にアクティブ領域に埋め込むように形成して縦方向段差を緩和できるようにしたので、フローティングゲート電極そのもののパターニングが容易になると共に、その後に形成されるコントロールゲート電極など上層のパターニングにおいても、パターニング性能向上が見込め、配線歩留まりの低下を防ぐことができる。
【００３１】
　（２）上記コントロールゲート電極形成は、アクティブ領域への疑似的な電極材料埋め込みによっているので、本実施例の応用によりゲート／アクティブ領域への自己整合的処理も実現できる。
【００３２】
　（３）また、製造方法においては、素子分離プロセスに従来技術であるＬＯＣＯＳ法を適用できる他、新規のプロセス技術を必要とせず、製造プロセスの安定性、トランジスタの電気的信頼性を維持することができる。
【実施例２】
【００３３】
　図２は本発明の第２実施例を示す半導体記憶装置の製造工程断面図である。ここでは、Ｎチャネル型で説明する。
【００３４】
　（１）まず、図２（ａ）に示すように、シリコン基板２０１上にパッド酸化膜（図示なし）を５０〜５００Å熱酸化法で形成する。このパッド酸化膜は７００〜９００℃酸素雰囲気で数１０分で酸化できる。その後、ＣＶＤ法で窒化膜（図示なし）を５００〜３０００Å形成する。その後レジスト（図示なし）を塗布し、ホトリソ法により、分離のパターンをレジストで形成し、これをマスクとして窒化膜をエッチングする。その後、レジストを除去し、フィールド酸化膜２０２を形成する。
【００３５】
　（２）次に、図２（ｂ）に示すように、シリコン基板２０１上にフィールド酸化膜２０２を形成した後、第１のゲート酸化膜２０３を熱酸化法で４０〜２００Å形成し、電極となる第１のポリシリコン膜２０４を１０００〜３０００Å程度の厚さＣＶＤ法で形成する。不純物のドーピングは熱拡散またはイオン注入法でリンまたはヒ素を１〜６×１０20ｃｍ-3ドープする。
【００３６】
　（３）次に、図２（ｃ）に示すように、第１のポリシリコン膜２０４をＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈ）法によりフィールド酸化膜２０２の頂上部まで研磨除去する。
【００３７】
　（４）次に、図２（ｄ）に示すように、その後ホトリソエッチング法により、第１のポリシリコン膜２０４をパターニングし、フローティングゲート電極２０５を形成する。この時、フローティングゲート電極２０５の端部は十分に平坦化されているため、電極形成時にフィラメント不良を発生させることなく、且つ、上層パターン形成に対しても平坦化効果があることで、後工程での配線歩留まりの向上を見込むことができる。
【００３８】
　（５）その後、図２（ｅ）に示すように、乾燥酸素雰囲気で９００〜１０００℃の比較的高温条件での熱酸化を行って、薄い酸化膜を５０〜１００Å成長させ、ＣＶＤ法によりシリコン窒化膜を全面に１００〜２００Å成長させ、さらにＷｅｔ酸素雰囲気で８００〜９００℃の比較的低温条件での熱酸化を行って薄い酸化膜を５０〜１００Å成長させることにより、第２のゲート酸化膜２０６を形成する。
【００３９】
　最後に電極となる第２のポリシリコン膜２０７を１０００〜３０００Åの厚さ程度ＣＶＤ法で形成して、不純物のドーピングは熱拡散またはイオン注入法でリンまたはヒ素を１〜６×１０20ｃｍ-3ドープした後、Ｗシリサイド膜２０８をＣＶＤ法で形成する。
【００４０】
　以降は、図示しないが、公知の技術により各電極引き出し配線を形成すると、本発明による半導体装置が完成する。
【００４１】
　このように構成したので、第２実施例によれば、（１）従来、アクティブ領域とフィールド酸化膜上部に跨がって積み重ねるように形成されていたトランジスタ用フローティングゲート電極を、フィールド酸化膜の谷間となるアクティブ領域に近い部分のみを残し、フィールド酸化膜上部の不要部分を除去して縦方向段差を緩和できるようにしたので、フローティングゲート電極そのもののパターニングが容易になると共に、その後に形成されるコントロールゲート電極など上層のパターニングにおいても、パターニング性能向上が見込め、配線歩留まりの低下を防ぐことができる。
【００４２】
　（２）上記コントロールゲート電極形成は、アクティブ領域への疑似的な電極材料埋め込みによっているので、本実施例の応用によりゲート／アクティブ領域への自己整合的処理も実現できる。
【００４３】
　（３）また、製造方法においては、素子分離プロセスに従来技術であるＬＯＣＯＳ法を適用できる他、新規のプロセス技術を必要とせず、製造プロセスの安定性、トランジスタの電気的信頼性を従来並みに維持することを可能にすることができる。
【００４４】
　なお、上記した説明では、Ｐ型シリコン基板を例として説明したが、Ｎ型を用いても同様の効果を得ることは可能である。基板や電極材料もシリコン基板やポリシリコン／Ｗシリサイドに限ったものではなく、他の基板や電極材料でも十分使用することができる。
【００４５】
　また、本発明は上記実施例に限定されるものではなく、本発明の趣旨に基づいて種々の変形が可能であり、これらを本発明の範囲から排除するものではない。
【図面の簡単な説明】
【００４６】
【図１】本発明の第１実施例を示す半導体記憶装置の製造工程断面図である。
【図２】本発明の第２実施例を示す半導体記憶装置の製造工程断面図である。
【図３】従来の半導体記憶装置の構成図である。
【図４】従来の半導体記憶装置の製造工程断面図である。
【符号の説明】
【００４７】
　１０１，２０１ シリコン基板
　１０２，２０２ フィールド酸化膜（素子分離絶縁膜）
　１０２Ａ フィールド酸化膜の異方性エッチングされた一部
　１０３，２０３ 第１のゲート酸化膜
　１０４，２０４ 第１のポリシリコン膜
　１０５，２０５ フローティングゲート電極
　１０６，２０６ 第２のゲート酸化膜
　１０７，２０７ 第２のポリシリコン膜
　１０８，２０８ Ｗシリサイド膜
【図１】
2004048064.tif 000003
【図２】
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【図３】
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【図４】
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