(57)【要約】【課題】従来の高速スイッチ回路では出力インピーダンスが高く、出力インピーダンスを下げようとすると、トランジスタを大きくしなければならないが、トランジスタを大きくすると寄生容量が増加するため、高い周波数の信号を出力するには電力も増加する、という課題がある。【解決手段】Ｎ型トランジスタＱ１１とＰ型トランジスタＱ１２で構成されるプッシュプル出力回路のそれぞれのベースに、アナログスイッチＳＷ１，ＳＷ２を付加することにより、出力インピーダンスの低いスイッチ回路を実現する。【選択図】　　　　図１
2004048608.tif 000002
【特許請求の範囲】
【請求項１】
Ｎ型トランジスタのエミッタとＰ型トランジスタのエミッタを接続してこの接続点から出力信号を出力するプッシュプル出力回路と、
第１の入力と前記Ｎ型トランジスタのベースとの間に介装された第１のアナログスイッチ回路と、
第２の入力と前記Ｐ型トランジスタのベースとの間に介装された第２のアナログスイッチ回路と、
前記第１の入力と第２の入力に同じ信号を入力し、前記第１，第２のアナログスイッチ回路をオン／オフして前記プッシュプル出力回路の出力への信号を制御するよう構成したスイッチ回路。
【請求項２】
プッシュプル出力回路がＡ級プッシュプル回路であることを特徴とする
請求項１記載のスイッチ回路。
【請求項３】
前記プッシュプル出力回路を構成するＮ型トランジスタとＰ型トランジスタの少なくとも一方のトランジスタのエミッタとベース間を抵抗で接続した
請求項２記載のスイッチ回路。
【請求項４】
前記プッシュプル出力回路を構成するＮ型トランジスタとＰ型トランジスタの少なくとも一方のトランジスタのエミッタとベース間をアナログスイッチ回路で接続した
請求項２記載のスイッチ回路。
【請求項５】
請求項２〜請求項４の何れかに記載のスイッチ回路を出力回路に設けた演算増幅器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体集積回路におけるスイッチ回路に関するものである。
【０００２】
【従来の技術】
図９は従来の一例を表すスイッチ回路である。
トランジスタＱ１１〜Ｑ１４と電流源１，２は、一般にはＡ級プッシュプル回路と呼ばれる低インピーダンスで出力できる出力回路である。Ｎ型トランジスタＱ１５とＰ型トランジスタＱ１６は、一般的に使用される第１のアナログスイッチ回路ＳＷ１である。
【０００３】
第１のアナログスイッチ回路ＳＷ１は、制御信号Ｓ１によってオンとオフが制御され、制御信号Ｓ１が“Ｈ”レベルのとき、インバータＩＶ１の出力は“Ｌ”レベルとなり、トランジスタＱ１６のゲートは“Ｈ”レベル、トランジスタＱ１５のゲートは、“Ｌ”レベルとなり、第１のアナログスイッチ回路ＳＷ１はオフし、出力Ｂは高い出力インピーダンス、即ちオフとなる。
【０００４】
逆に、制御信号Ｓ１が、“Ｌ”レベルのときは、第１のアナログスイッチ回路ＳＷ１はオンし、出力Ｂには、入力ＡがＡ級プッシュプル回路を通してそのまま伝達される。
【０００５】
このように、制御信号Ｓ１を切り換えることによって、出力Ｂをオンまたはオフできる。この図９の場合の出力インピーダンスＺｏについて考える。
Ｎ型トランジスタＱ１１とＰ型トランジスタＱ１２のエミッタ電流をＩｅとし、Ｎ型トランジスタＱ１５とＰ型トランジスタＱ１６で構成される第１のアナログスイッチ回路ＳＷ１のＯＮ抵抗をＲＯＮとすると、
Ｚｏ　＝　ｒｅ　＋ＲＯＮ　　　　　　　　　　　　　　　　　・・・（式１）
ただし、ｒｅ　＝　ｋ　＊　Ｔ／（２＊ｑ＊Ｉｅ）　　　・・・（式２）
ＲＯＮ　∝　Ｗ／Ｌ　　　　　　　　　　　・・・（式３）
Ｌは、トランジスタＱ１５，Ｑ１６のゲート長、Ｗは、トランジスタＱ１５，Ｑ１６のゲート幅、ｋはボルツマン定数、ｑは電荷、Ｔは絶対温度であり、プッシュプル出力インピーダンスにアナログスイッチの抵抗分が加算された出力インピーダンスとなる。
【０００６】
図１０は別の従来例を示す。
これは図９に示した従来例のスイッチ回路を２つ設け、２つの入力信号Ａ１、Ａ２を切り換えて出力Ｂに出力するようにしたものである。
【０００７】
入力信号Ａ１の信号は、図９と同様に、第２のアナログスイッチ回路ＳＷ２を介して出力Ｂに発生する。
入力信号Ａ２の信号は、トランジスタＱ２１〜Ｑ２４と電流源１，２とで構成される出力回路と、Ｎ型トランジスタＱ２５とＰ型トランジスタＱ２６とで構成される第２のアナログスイッチ回路ＳＷ２を介して出力Ｂに発生する。
【０００８】
この図１０の出力Ｂの出力インピーダンスは（式１）と同じとなる。
【０００９】
【発明が解決しようとする課題】
従来例として示した図９の場合、プッシュプル出力にアナログスイッチの抵抗分が加算されているため、出力インピーダンスが高くなってしまう。アナログスイッチのＯＮ抵抗ＲＯＮは、（式３）に示した式となるので、出力インピーダンスを下げるためには、トランジスタＱ１５，Ｑ１６のゲート幅（Ｗ）を大きくしなければならず、またトランジスタサイズを大きくするとトランジスタの寄生容量も大きくなるため、高い周波数の信号を駆動する場合はプッシュプル出力の電流を増やさねばならない、という課題がある。
【００１０】
本発明は出力インピーダンスが従来よりも低くでき、高い周波数の信号を駆動する場合であっても従来よりもプッシュプル出力の電流を低減できるスイッチ回路を提供することを目的とする。
【００１１】
【課題を解決するための手段】
本発明のスイッチ回路は、Ｎ型トランジスタとＰ型トランジスタで構成されるプッシュプル回路のそれぞれのベースにアナログスイッチを付加することにより、出力インピーダンスの低いスイッチ回路を実現している。
【００１２】
本発明の請求項１記載のスイッチ回路は、Ｎ型トランジスタのエミッタとＰ型トランジスタのエミッタを接続してこの接続点から出力信号を出力するプッシュプル出力回路と、第１の入力と前記Ｎ型トランジスタのベースとの間に介装された第１のアナログスイッチ回路と、第２の入力と前記Ｐ型トランジスタのベースとの間に介装された第２のアナログスイッチ回路と、前記第１の入力と第２の入力に同じ信号を入力し、前記第１，第２のアナログスイッチ回路をオン／オフして前記プッシュプル出力回路の出力への信号を制御するよう構成したことを特徴とする。
【００１３】
本発明の請求項２記載のスイッチ回路は、請求項１において、プッシュプル出力回路がＡ級プッシュプル回路であることを特徴とする。
本発明の請求項３記載のスイッチ回路は、請求項２において、前記プッシュプル出力回路を構成するＮ型トランジスタとＰ型トランジスタの少なくとも一方のトランジスタのエミッタとベース間を抵抗で接続したことを特徴とする。
【００１４】
本発明の請求項４記載のスイッチ回路は、請求項２において、前記プッシュプル出力回路を構成するＮ型トランジスタとＰ型トランジスタの少なくとも一方のトランジスタのエミッタとベース間をアナログスイッチ回路で接続したことを特徴とする。
【００１５】
本発明の請求項５記載の演算増幅器は、請求項２〜請求項４の何れかに記載のスイッチ回路を出力回路に設けたことを特徴とする。
【００１６】
【発明の実施の形態】
以下、本発明の各実施の形態を図１〜図８に基づいて説明する。
（実施の形態１）
図１は本発明の（実施の形態１）を示す。
【００１７】
Ｎ型トランジスタＱ１１のエミッタとＰ型トランジスタＱ１２のエミッタを接続してこの接続点から出力信号を出力Ｂから出力するプッシュプル出力回路の入力側に、第１，第２のアナログスイッチ回路ＳＷ１，ＳＷ２を接続している。
【００１８】
第１の入力Ａ１と前記Ｎ型トランジスタＱ１１のベースとの間に介装された第１のアナログスイッチ回路ＳＷ１は、Ｎ型トランジスタＱ１５のドレインとＰ型トランジスタＱ１６のソースが接続され、Ｎ型トランジスタＱ１５のソースをＰ型トランジスタＱ１６のドレインに接続し、Ｎ型トランジスタＱ１５のゲートには制御信号Ｓ１を印加し、Ｐ型トランジスタＱ１６のゲートにはインバータＩＶ１を介して制御信号Ｓ１が印加されている。
【００１９】
第２の入力Ａ２と前記Ｎ型トランジスタＱ１２のベースとの間に介装された第２のアナログスイッチ回路ＳＷ２は、Ｎ型トランジスタＱ１７のドレインとＰ型トランジスタＱ１８のソースが接続され、Ｎ型トランジスタＱ１７のソースをＰ型トランジスタＱ１８のドレインに接続し、Ｎ型トランジスタＱ１７のゲートには制御信号Ｓ１を印加し、Ｐ型トランジスタＱ１８のゲートにはインバータＩＶ１を介して制御信号Ｓ１が印加されている。
【００２０】
まず、制御信号Ｓ１が“Ｌ”レベルのときを考える。
この場合には、第１，第２のアナログスイッチ回路ＳＷ１，ＳＷ２はオフし、Ｎ型トランジスタＱ１１とＰ型トランジスタＱ１２は遮断するので、出力Ｂには信号が出力されなくなる。
【００２１】
次に制御信号Ｓ１が“Ｈ”レベルのときを考える。
第１，第２のアナログスイッチ回路ＳＷ１，ＳＷ２はオンし、例えば、入力Ａ１と入力Ａ２が全く同じ信号である場合は、Ｂ級プッシュプル出力として出力信号Ｂを得る。この場合の出力インピーダンスＺｏは、Ｎ型トランジスタＱ１１またはＰ型トランジスタＱ１２の出力インピーダンスをｒｏ、トランジスタの電流増幅率をｈｆｅ、アナログスイッチのオン抵抗をＲＯＮとすると、
Ｚｏ＝ｒｏ＋（　ＲＯＮ／ｈｆｅ　）　　　　　　　　　　・・・（式４）
となり、ｈｆｅ＝１００の場合、アナログスイッチの影響は１／１００になることが判る。
【００２２】
（実施の形態２）
図２と図３は本発明の（実施の形態２）を示す。
（実施の形態１）ではプッシュプル出力回路を構成するＮ型トランジスタＱ１１のエミッタとＰ型トランジスタＱ１２はＢ級プッシュプル動作をしていたが、この（実施の形態２）では、Ｎ型トランジスタＱ１１とＰ型トランジスタＱ１２にアイドリング電流を流すためのプッシュプル入力回路を電流源１，２とＮ型トランジスタＱ１３とＰ型トランジスタＱ１４とで構成し、Ｎ型トランジスタＱ１１のエミッタとＰ型トランジスタＱ１２をＡ級プッシュプル動作させている。
【００２３】
詳しくは、コレクタとベースが接続（以後、ダイオード接続と呼ぶ）されたＮ型トランジスタＱ１３のエミッタと、ダイオード接続されたＰ型トランジスタＱ１４のエミッタに、入力信号Ａが入力され、Ｎ型トランジスタＱ１３のコレクタとベースの接続点は、第１のアナログスイッチ回路ＳＷ１を通してＮ型トランジスタＱ１１のベースに入力され、Ｐ型トランジスタＱ１４のコレクタとベースの接続点は、第２のアナログスイッチ回路ＳＷ２を通してＰ型トランジスタ１２のベースに入力されている。
【００２４】
まず、制御信号Ｓ１が“Ｌ”レベルのときを考える。
この場合、第１，第２のアナログスイッチ回路ＳＷ１，ＳＷ２はオフし、Ｎ型トランジスタＱ１１とＰ型トランジスタＱ１２は遮断するので、出力Ｂには、信号が出力されなくなる。
【００２５】
次に制御信号Ｓ１が“Ｈ”レベルのときを考える。
第１，第２のアナログスイッチ回路ＳＷ１，ＳＷ２はオンし、Ａ級プッシュプル出力として出力Ｂを得る。この場合の出力インピーダンスＺｏは、Ｎ型トランジスタＱ１１とＰ型トランジスタＱ１２のエミッタ電流をＩｅ、トランジスタの電流増幅率をｈｆｅ　、Ｎ型トランジスタＱ１５とＰ型トランジスタＱ１６で構成されるアナログスイッチのＯＮ抵抗をＲＯＮとすると、
Ｚｏ＝ｒｅ＋ＲＯＮ／ｈｆｅ　　　　　　　　　　　・・・（式５）
ただし、ｒｅ＝ｋ＊Ｔ／（２＊ｑ＊Ｉｅ）　　・・・　（式６）
となり、従来例として示した（式１）に比べ、アナログスイッチのオン抵抗ＲＯＮの影響は、１／ｈｆｅとなる。
【００２６】
なお、プッシュプル入力回路は、図３に示すように構成しても同等の特性を得ることができる。詳しくは、電源ＶＣＣと基準電位ＧＮＤの間に、Ｎ型トランジスタＱ１３と電流源１との直列回路、Ｐ型トランジスタＱ１４と電流源２との直列回路を接続し、入力信号ＡをＮ型トランジスタＱ１３のベースとＰ型トランジスタＱ１４のベースに印加し、Ｐ型トランジスタＱ１４と電流源２との接続点を第１のアナログスイッチ回路ＳＷ１を介してＮ型トランジスタＱ１１のベースに接続し、Ｎ型トランジスタＱ１３と電流源１との接続点を第２のアナログスイッチ回路ＳＷ２を介してＰ型トランジスタＱ１２のベースに接続して構成されている。
【００２７】
（実施の形態３）
図４は本発明の（実施の形態３）を示す。
（実施の形態２）の図２では、プッシュプル出力回路を構成するＮ型トランジスタＱ１１，Ｐ型トランジスタＱ１２は、何れもベースとエミッタの間には回路が接続されていなかったが、この（実施の形態３）では抵抗Ｒ１１，Ｒ１２が接続されている。
【００２８】
このように構成したため、制御信号Ｓ１が“Ｈ”レベルから“Ｌ”レベルに遷移するとき、即ち、プッシュプル出力がオンからオフに遷移するとき、Ｎ型トランジスタＱ１１のベース部またはＰ型トランジスタＱ１２のベース部に存在する寄生容量に蓄えられた電荷を、抵抗Ｒ１１，Ｒ１２によって放電させ、オンからオフへの切り換えを高速に行わせることができる。
【００２９】
なお、出力Ｂの負荷によっては、抵抗Ｒ１１，Ｒ１２の挿入は、Ｎ型トラジスタかＰ型トランジスタのどちらか一方でも良い場合がある。制御信号Ｓ１が“Ｈ”レベルのとき、抵抗Ｒ１１とＲ１２には電流が流れるため、抵抗はある程度、大きな抵抗が必要となる。
【００３０】
（実施の形態４）
図５は本発明の（実施の形態４）を示す。
これは、図４に示した（実施の形態３）における抵抗Ｒ１１とＲ１２を、第３，第４のアナログスイッチ回路ＳＷ３，ＳＷ４に置き換えた構成である。
【００３１】
第３のアナログスイッチ回路ＳＷ３は、Ｎ型トランジスタＱ２１のドレインとＰ型トランジスタＱ２２のソースが接続され、Ｎ型トランジスタＱ２１のソースとＰ型トランジスタＱ２２のドレインが接続され、　Ｎ型トランジスタＱ２１のゲートにインバータＩＶ１を介して制御信号Ｓ１が印加されている。Ｐ型トランジスタＱ２２のゲートに制御信号Ｓ１が印加されている。Ｎ型トランジスタＱ２１のソースとＰ型トランジスタＱ２２のドレインは、Ｎ型トランジスタＱ１１のベースに接続され、Ｎ型トランジスタＱ２１のドレインとＰ型トランジスタＱ２２のソースはＮ型トランジスタＱ１１のエミッタに接続されている。
【００３２】
第４のアナログスイッチ回路ＳＷ４は、Ｎ型トランジスタＱ１９のドレインとＰ型トランジスタＱ２０のソースが接続され、Ｎ型トランジスタＱ１９のソースとＰ型トランジスタＱ２０のドレインが接続され、Ｎ型トランジスタＱ１９のゲートにインバータＩＶ１を介して制御信号Ｓ１が印加されている。Ｐ型トランジスタＱ２２のゲートに制御信号Ｓ１が印加されている。Ｎ型トランジスタＱ１９のソースとＰ型トランジスタＱ２０のドレインは、Ｐ型トランジスタＱ１２のベースに接続され、Ｎ型トランジスタＱ１９のドレインとＰ型トランジスタＱ２０のソースはＰ型トランジスタＱ１２のエミッタに接続されている。
【００３３】
このように構成したため、第３，第４のアナログスイッチ回路ＳＷ３，ＳＷ４は、第１，第２のアナログスイッチ回路ＳＷ１，ＳＷ２とはオンとオフが逆に動作する。
【００３４】
制御信号Ｓ１が“Ｌ”レベルのとき、第１，第２のアナログスイッチ回路ＳＷ１，ＳＷ２はオフし、Ｎ型トランジスタＱ１１とＰ型トランジスタＱ１２は遮断するので、出力Ｂには信号が出力されなくなる。このとき第３，第４のアナログスイッチ回路ＳＷ３，ＳＷ４はオンしており、（実施の形態３）と同様にＮ型トランジスタＱ１１のベース部またはＰ型トランジスタＱ１２のベース部に存在する寄生容量に蓄えられた電荷を、第３，第４のアナログスイッチ回路ＳＷ３，ＳＷ４によって放電させることができる。
【００３５】
さらに、制御信号Ｓ１が“Ｈ”レベルのとき、すなわち出力ＢがＡ級プッシュプル回路として出力されるとき、第３，第４のアナログスイッチ回路ＳＷ３，ＳＷ４はオフするので、第３，第４のアナログスイッチ回路ＳＷ３，ＳＷ４の影響が全く生じない。そのため、第３，第４のアナログスイッチ回路ＳＷ３，ＳＷ４のオン抵抗を小さくすることが出来るため，（実施の形態３）よりも高速に切り替えることが可能であり、また、第３，第４のアナログスイッチ回路ＳＷ３，ＳＷ４が回路動作に影響を与えないため、オフセット誤差なども小さい。
【００３６】
（実施の形態５）
図６〜図８は本発明の（実施の形態５）を示す。
図６は（実施の形態４）を演算増幅器の出力部に用いたもので、演算増幅器の入力部３を常時させながら、出力部のみを図７に示すように制御信号Ｓ１でオンまたはオフでき、図８のように演算増幅器の出力切換を行う際にも、スイッチ回路部のみで切り換えが可能なため、高速かつ低インピーダンスの出力Ｄを得ることが可能である。
【００３７】
なお、（実施の形態１）〜（実施の形態３）のスイッチ回路も演算増幅器の出力部に用いることによって、同様の効果を期待できる。
【００３８】
【発明の効果】
以上のように本発明のスイッチ回路によると、Ｎ型トランジスタとＰ型トランジスタで構成されるプッシュプル回路のそれぞれのベースにアナログスイッチを付加することにより、出力インピーダンスの低いスイッチ回路を実現することができる。
【図面の簡単な説明】
【図１】本発明の（実施の形態１）のスイッチ回路の構成図
【図２】本発明の（実施の形態２）のスイッチ回路の構成図
【図３】同実施の形態の別の例を示す構成図
【図４】本発明の（実施の形態３）のスイッチ回路の構成図
【図５】本発明の（実施の形態４）のスイッチ回路の構成図
【図６】本発明の（実施の形態５）のスイッチ回路の構成図
【図７】同実施の形態のブロック図
【図８】同実施の形態のスイッチ回路を２つ用いた別の例を示すブロック図
【図９】従来のスイッチ回路の構成図
【図１０】別の従来例のスイッチ回路の構成図
【符号の説明】
Ｑ１１，Ｑ１２　　プッシュプル出力回路を構成するトランジスタ
ＳＷ１，ＳＷ２　　第１，第２のアナログスイッチ回路
Ａ１　第１の入力
Ａ２　第２の入力
Ｂ　　出力
Ｑ１５，Ｑ１６　　第１のアナログスイッチ回路を構成するトランジスタ
Ｓ１　　制御信号
ＩＶ１　　インバータ
Ｑ１７，Ｑ１８　　第２のアナログスイッチ回路を構成するトランジスタ
１，２　　電流源
Ｑ１３，Ｑ１４　　プッシュプル入力回路を構成するトランジスタ
Ｒ１１，Ｒ１２　　抵抗
ＳＷ３，ＳＷ４　　第３，第４のアナログスイッチ回路
Ｑ２１，Ｑ２２　　第３のアナログスイッチ回路ＳＷ３を構成するトランジスタ
Ｑ１９，Ｑ２０　　第４のアナログスイッチ回路ＳＷ４を構成するトランジスタ
３　　演算増幅器の入力部
【図１】
2004048608.tif 000003
【図２】
2004048608.tif 000004
【図３】
2004048608.tif 000005
【図４】
2004048608.tif 000006
【図５】
2004048608.tif 000007
【図６】
2004048608.tif 000008
【図７】
2004048608.tif 000009
【図８】
2004048608.tif 000010
【図９】
2004048608.tif 000011
【図１０】
2004048608.tif 000012