(57)【要約】【課題】分周回路等を付加することなく、本来の最大出力周波数をシステムの最大動作周波数として使用できる電圧制御発振回路を提供する。【解決手段】制御電圧源１に第１ＭＯＳＦＥＴ１０のゲート１２を接続し、第１ＭＯＳＦＥＴ１０のドレイン１３に第２ＭＯＳＦＥＴ２０のドレイン２１およびゲート２２を接続し、第２ＭＯＳＦＥＴ２０のソース２３に第３ＭＯＳＦＥＴ３０のドレイン３１を接続し、第１ＭＯＳＦＥＴ１０のドレイン１３に第３ＭＯＳＦＥＴ３０のゲート３２を接続したバイアス発生回路１００と、制御電圧源１に第４ＭＯＳＦＥＴ４０のゲート４２を接続し、第１ＭＯＳＦＥＴ１０のドレイン１３に第６ＭＯＳＦＥＴ６０のゲート６２を接続し、第４ＭＯＳＦＥＴ４０のドレイン４３に次段のインバータ３００の第５ＭＯＳＦＥＴ５０のゲート５２を接続したリングオシレータ２００とを含む。【選択図】      図１
2004328490.tif 000002
【特許請求の範囲】
【請求項１】
第１導電チャネル型の第１ＭＯＳＦＥＴと、第２導電チャネル型の第２および第３ＭＯＳＦＥＴとを用い、制御電圧源に前記第１ＭＯＳＦＥＴのゲートを接続し、前記第１ＭＯＳＦＥＴのドレインに前記第２ＭＯＳＦＥＴのドレインおよびゲートを接続し、前記第２ＭＯＳＦＥＴのソースに前記第３ＭＯＳＦＥＴのドレインを接続し、前記第１ＭＯＳＦＥＴのドレインに前記第３ＭＯＳＦＥＴのゲートを接続したバイアス発生回路と、
前記第１導電チャネル型の第４ＭＯＳＦＥＴと、前記第２導電チャネル型の第５および第６ＭＯＳＦＥＴとを有するインバータを奇数個タンデム接続したリングオシレータであって、前記制御電圧源にそれぞれのインバータの前記第４ＭＯＳＦＥＴのゲートを接続し、前記第１ＭＯＳＦＥＴのドレインにそれぞれのインバータの前記第６ＭＯＳＦＥＴのゲートを接続し、それぞれのインバータの出力となる前記第４ＭＯＳＦＥＴのドレインに次段のインバータの前記第５ＭＯＳＦＥＴのゲートを接続し、前記タンデム接続の最終段のインバータの出力を、前記配列の初段のインバータの前記第５ＭＯＳＦＥＴのゲートに帰還したリングオシレータ
とを含むことを特徴とする電圧制御発振回路。
【請求項２】
第１導電チャネル型の第１ＭＯＳＦＥＴと、第２導電チャネル型の第２および第３ＭＯＳＦＥＴとを有する第１インバータを奇数個タンデム接続したリングオシレータであって、制御電圧源にそれぞれの第１インバータの前記第１ＭＯＳＦＥＴのゲートを接続し、前記第１ＭＯＳＦＥＴのドレインにそれぞれの第１インバータの前記第２ＭＯＳＦＥＴのドレインを接続し、前記第２ＭＯＳＦＥＴのソースにそれぞれの第１インバータの前記第３ＭＯＳＦＥＴのドレインを接続し、エネーブル信号源にそれぞれの第１インバータの前記第３ＭＯＳＦＥＴのゲートを接続し、それぞれの第１インバータの出力となる前記第１ＭＯＳＦＥＴのドレインに次段の第１インバータの前記第２ＭＯＳＦＥＴのゲートを接続し、前記タンデム接続の最終段の第１インバータの出力を、前記配列の初段の第１インバータの前記第２ＭＯＳＦＥＴのゲートに帰還したリングオシレータと、
前記第１導電チャネル型の第４ＭＯＳＦＥＴと、前記第２導電チャネル型の第５および第６ＭＯＳＦＥＴとを第１インバータと同様に配列させた第２インバータにおいて、それぞれの第１インバータの出力となる前記第１ＭＯＳＦＥＴのドレインにそれぞれの第２インバータの前記第５ＭＯＳＦＥＴのゲートを接続した出力バッファ部
とを含むことを特徴とする電圧制御発振回路。
【請求項３】
第１導電チャネル型の第１ＭＯＳＦＥＴと、第２導電チャネル型の第２および第３ＭＯＳＦＥＴとを有する第１インバータを偶数個タンデム接続し、更に前記第１インバータとは構成の異なる第２インバータを奇数個タンデム接続したリングオシレータであって、制御電圧源にそれぞれの第１インバータの前記第１ＭＯＳＦＥＴのゲートを接続し、前記第１ＭＯＳＦＥＴのドレインにそれぞれの第１インバータの前記第２ＭＯＳＦＥＴのドレインを接続し、前記第２ＭＯＳＦＥＴのソースにそれぞれの第１インバータの前記第３ＭＯＳＦＥＴのドレインを接続し、エネーブル信号源にそれぞれの第１インバータの前記第３ＭＯＳＦＥＴのゲートを接続し、それぞれの第１インバータの出力となる前記第１ＭＯＳＦＥＴのドレインに次段の第１インバータの前記第２ＭＯＳＦＥＴのゲートを接続し、前記第１インバータの偶数個タンデム接続の最終段の第１インバータの出力を、前記第２インバータの奇数個タンデム接続の初段の第２インバータの入力へ接続し、前記第２インバータの奇数個タンデム接続の最終段の第２インバータの出力を、前記第１インバータの偶数個タンデム接続の初段の第１インバータの前記第２ＭＯＳＦＥＴのゲートに帰還し、前記第１インバータの偶数個タンデム接続の偶数段目の第１インバータから発振信号を出力するリングオシレータであることを特徴とする電圧制御発振回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、入力する制御電圧を変えることにより発振周波数を変化させることができる電圧制御発振回路に関する。
【０００２】
【従来の技術】
電圧制御発振回路（以下、ＶＣＯという）は、入力する制御電圧を変えることにより出力する信号の発振周波数を変化させる機能を持った発振回路である。ＶＣＯは、単体または位相同期回路内に組み込むことによってシステムクロック信号を発生させるのに利用されることが多い。ＶＣＯの一例としては、図４に示したように、ｐチャネル型金属・酸化物・半導体・電界効果トランジスタ（ＭＯＳＦＥＴ）１１０と、ｎチャネル型第１および第２ＭＯＳＦＥＴ１２０、１３０とを有するインバータ３００ａを奇数個タンデム接続したリングオシレータ２００であって、制御電圧源１にそれぞれのインバータ３００ａのｐチャネル型ＭＯＳＦＥＴ１１０のゲート１１２を接続し、ｐチャネル型ＭＯＳＦＥＴ１１０のドレイン１１３にそれぞれのインバータ３００ａのｎチャネル型第１ＭＯＳＦＥＴ１２０のドレイン１２１を接続し、ｎチャネル型第１ＭＯＳＦＥＴ１２０のソース１２３にそれぞれのインバータ３００ａのｎチャネル型第２ＭＯＳＦＥＴ１３０のドレイン１３１を接続し、エネーブル信号源２にそれぞれのインバータ３００ａのｎチャネル型第２ＭＯＳＦＥＴ１３０のゲート１３２を接続し、それぞれのインバータ３００ａの出力となるｐチャネル型ＭＯＳＦＥＴ１１０のドレイン１１３に次段のインバータ３００ａのｎチャネル型第１ＭＯＳＦＥＴ１２０のゲート１２２を接続し、奇数個の配列の最終段のインバータ３００ａの出力を、配列の初段のインバータ３００ａのｎチャネル型第１ＭＯＳＦＥＴ１２０のゲート１２２に帰還したリングオシレータ２００がある。エネーブル信号源２からｎチャネル型第２ＭＯＳＦＥＴ１３０のゲート１３２に固定電圧のエネーブル信号を入力する一方で、制御電圧源１からｐチャネル型ＭＯＳＦＥＴ１１０のゲート１１２に入力される制御電圧の電位を変化させることで、ｐチャネル型ＭＯＳＦＥＴ１１０に流れる電流を増減し、出力端子からの出力信号の周波数を変化させる（例えば、特許文献１参照。）。
【０００３】
このように、ｐチャネル型ＭＯＳＦＥＴに流れる電流のみを制御し、ｎチャネル型ＭＯＳＦＥＴに流れる電流は制御できないため、出力信号の波形の立上り時間と立下り時間とに差が生じ、出力信号の高レベルの期間と低レベルの期間の比率（デューティ比）に差分が生じる。デューティ比の差分を押さえるため、ＶＣＯの出力部に分周回路やデューティ補正回路等を接続する工夫がなされている（例えば、特許文献２参照。）。
【０００４】
【特許文献１】
特開平９−２００００１号公報
【０００５】
【特許文献２】
特開２００１−１５６５９７号公報
【０００６】
【発明が解決しようとする課題】
図４に示したような従来の技術では、ＶＣＯを用いたシステムの動作環境や動作方法のばらつきによりデューティ比の差分は増減する。そして差分が大きい場合には、デューティの短い周波数の方に対応させて、システム全体もしくは一部の信号経路の動作周波数を考慮しなければならない。ＶＣＯの出力波形の立上りエッジと立下りエッジの両方を使用するシステムでは、システム設計の難易度がさらに増す。
【０００７】
デューティ比の差分を軽減する分周回路は、最短でもＶＣＯから入力される２周波を検出して１周波しか出力できない。よって分周回路を使用したシステムは、ＶＣＯの最大出力周波数の半分の周波数までしか動作できない。このためシステムの最大動作周波数はＶＣＯの最大出力周波数の半分以下に設定せざるを得ない。また、逆にシステム動作周波数の２倍の出力周波数を要するＶＣＯの設計を余儀なくされる。
【０００８】
本発明は、分周回路等を付加することなく、本来の最大出力周波数をシステムの最大動作周波数として使用できるＶＣＯを実現するものである。
【０００９】
【課題を解決するための手段】
本発明の第１の特徴は、第１導電チャネル型の第１ＭＯＳＦＥＴと、第２導電チャネル型の第２および第３ＭＯＳＦＥＴとを用い、制御電圧源に第１ＭＯＳＦＥＴのゲートを接続し、第１ＭＯＳＦＥＴのドレインに第２ＭＯＳＦＥＴのドレインおよびゲートを接続し、第２ＭＯＳＦＥＴのソースに第３ＭＯＳＦＥＴのドレインを接続し、第１ＭＯＳＦＥＴのドレインに第３ＭＯＳＦＥＴのゲートを接続したバイアス発生回路と、第１導電チャネル型の第４ＭＯＳＦＥＴと、第２導電チャネル型の第５および第６ＭＯＳＦＥＴとを有するインバータを奇数個タンデム接続したリングオシレータであって、制御電圧源にそれぞれのインバータの第４ＭＯＳＦＥＴのゲートを接続し、第１ＭＯＳＦＥＴのドレインにそれぞれのインバータの第６ＭＯＳＦＥＴのゲートを接続し、それぞれのインバータの出力となる第４ＭＯＳＦＥＴのドレインに次段のインバータの第５ＭＯＳＦＥＴのゲートを接続し、タンデム接続の最終段のインバータの出力を、配列の初段のインバータの第５ＭＯＳＦＥＴのゲートに帰還したリングオシレータとを含む電圧制御発振回路であることを要旨とする。
【００１０】
本発明の第２の特徴は、第１導電チャネル型の第１ＭＯＳＦＥＴと、第２導電チャネル型の第２および第３ＭＯＳＦＥＴとを有する第１インバータを奇数個タンデム接続したリングオシレータであって、制御電圧源にそれぞれの第１インバータの第１ＭＯＳＦＥＴのゲートを接続し、第１ＭＯＳＦＥＴのドレインにそれぞれの第１インバータの第２ＭＯＳＦＥＴのドレインを接続し、第２ＭＯＳＦＥＴのソースにそれぞれの第１インバータの第３ＭＯＳＦＥＴのドレインを接続し、エネーブル信号源にそれぞれの第１インバータの第３ＭＯＳＦＥＴのゲートを接続し、それぞれの第１インバータの出力となる第１ＭＯＳＦＥＴのドレインに次段の第１インバータの第２ＭＯＳＦＥＴのゲートを接続し、タンデム接続の最終段の第１インバータの出力を、配列の初段の第１インバータの第２ＭＯＳＦＥＴのゲートに帰還したリングオシレータと、第１導電チャネル型の第４ＭＯＳＦＥＴと、第２導電チャネル型の第５および第６ＭＯＳＦＥＴとを第１インバータと同様に配列させた第２インバータにおいて、それぞれの第１インバータの出力となる第１ＭＯＳＦＥＴのドレインにそれぞれの第２インバータの第５ＭＯＳＦＥＴのゲートを接続した出力バッファ部とを含む電圧制御発振回路であることを要旨とする。
【００１１】
本発明の第３の特徴は、第１導電チャネル型の第１ＭＯＳＦＥＴと、第２導電チャネル型の第２および第３ＭＯＳＦＥＴとを有する第１インバータを偶数個タンデム接続し、更に第１インバータとは構成の異なる第２インバータを奇数個タンデム接続したリングオシレータであって、制御電圧源にそれぞれの第１インバータの第１ＭＯＳＦＥＴのゲートを接続し、第１ＭＯＳＦＥＴのドレインにそれぞれの第１インバータの第２ＭＯＳＦＥＴのドレインを接続し、第２ＭＯＳＦＥＴのソースにそれぞれの第１インバータの第３ＭＯＳＦＥＴのドレインを接続し、エネーブル信号源にそれぞれの第１インバータの第３ＭＯＳＦＥＴのゲートを接続し、それぞれの第１インバータの出力となる第１ＭＯＳＦＥＴのドレインに次段の第１インバータの第２ＭＯＳＦＥＴのゲートを接続し、第１インバータの偶数個タンデム接続の最終段の第１インバータの出力を、第２インバータの奇数個タンデム接続の初段の第２インバータの入力へ接続し、第２インバータの奇数個タンデム接続の最終段の第２インバータの出力を、第１インバータの偶数個タンデム接続の初段の第１インバータの第２ＭＯＳＦＥＴのゲートに帰還し、第１インバータの偶数個タンデム接続の偶数段目の第１インバータから発振信号を出力するリングオシレータである電圧制御発振回路であることを要旨とする。
【００１２】
【発明の実施の形態】
次に、図面を参照して、本発明の第１から第３の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。図１から図３までに図示したＶＣＯの構成は、本発明の実施の形態を説明するための例示であって、その構成回路等については、図示したものに限定するものではない。また、図１から図３では、第１導電チャネル型をｐチャネル型、第２導電チャネル型をｎチャネル型として例示しているが、第１導電チャネル型をｎチャネル型、第２導電チャネル型をｐチャネル型とすることも可能である。この場合はバイアス関係の極性を含めてすべて反対にすればよい。
【００１３】
（第１の実施の形態）
本発明の第１の実施の形態に係るＶＣＯは、図１に示す通り、バイアス発生回路とリングオシレータとを含む。バイアス発生回路にはｐチャネル型の第１ＭＯＳＦＥＴ１０と、ｎチャネル型の第２および第３ＭＯＳＦＥＴ２０，３０とを用い、それぞれの接続は以下のようになっている。まず、制御電圧源１に第１ＭＯＳＦＥＴ１０のゲート１２を接続する。次に第１ＭＯＳＦＥＴ１０のドレイン１３に第２ＭＯＳＦＥＴ２０のドレイン２１およびゲート２２を接続する。そして第２ＭＯＳＦＥＴ２０のソース２３に第３ＭＯＳＦＥＴ３０のドレイン３１を接続し、第１ＭＯＳＦＥＴ１０のドレイン１３に第３ＭＯＳＦＥＴ３０のゲート３２を接続する。
【００１４】
一方、リングオシレータは、ｐチャネル型の第４ＭＯＳＦＥＴ４０と、ｎチャネル型の第５および第６ＭＯＳＦＥＴ５０、６０とを有するインバータ３００を奇数個タンデムに接続したものである。それぞれの接続は以下のようになっている。まず、制御電圧源１にそれぞれのインバータ３００の第４ＭＯＳＦＥＴ４０のゲート４２を接続する。次に第１ＭＯＳＦＥＴ１０のドレイン１３にそれぞれのインバータ３００の第６ＭＯＳＦＥＴ６０のゲート６２を接続する。そして、それぞれのインバータ３００の出力となる第４ＭＯＳＦＥＴ４０のドレイン４３に次段のインバータ３００の第５ＭＯＳＦＥＴ５０のゲート５２を接続し、奇数個の配列の最終段のインバータ３００の出力を、配列の初段のインバータ３００の第５ＭＯＳＦＥＴ５０のゲート５２に帰還させる。
【００１５】
ここで、バイアス発生回路１００を構成する各ＭＯＳＦＥＴとインバータ３００を構成する各ＭＯＳＦＥＴは構造上の寸法比が同じであれば大きさは異なってもよい。バイアス発生回路１００では、第２ＭＯＳＦＥＴ２０のゲート２２および第３ＭＯＳＦＥＴ３０のゲート３２と第１ＭＯＳＦＥＴ１０のドレイン１３を接続させている。ＶＣＯを配置したシステムの動作環境や製造ばらつきによる各素子のパラメータに変動が生じても、入力される電圧は制御電圧のみであるので、第１ＭＯＳＦＥＴ１０に流れる電流と第２ＭＯＳＦＥＴ２０および第３ＭＯＳＦＥＴ３０に流れる電流は常に等しくなる。この時のバイアス信号ｂをリングオシレータ２００の各インバータ３００の第６ＭＯＳＦＥＴ６０のゲート６２に入力する。すると、各インバータ３００内でも第４ＭＯＳＦＥＴ４０に流れる電流と第５ＭＯＳＦＥＴ５０および第６ＭＯＳＦＥＴ６０に流れる電流が等しくなる。したがって、各インバータの出力信号の立上り時間と立下り時間が同じになり、出力波形のデューティ比は、高レベル期間：低レベル期間＝１：１となる。
【００１６】
これにより、分周回路を付加することなくＶＣＯの出力信号をシステムの動作周波数として利用することができるため、ＶＣＯの最大出力周波数がシステムの最大動作周波数となる。よって、ＶＣＯの高速化設計の難易度も軽減される。
【００１７】
（第２の実施の形態）
本発明の第２の実施の形態に係るＶＣＯは、図２に示す通り、リングオシレータと出力バッファ部とを含む。リングオシレータは、ｐチャネル型の第１ＭＯＳＦＥＴ１０と、ｎチャネル型の第２および第３ＭＯＳＦＥＴ２０、３０とを有する第１インバータ３０１を奇数個タンデムに接続したものである。それぞれの接続は以下のようになっている。まず、制御電圧源１にそれぞれの第１インバータ３０１の第１ＭＯＳＦＥＴ１０のゲート１２を接続する。次に第１ＭＯＳＦＥＴ１０のドレイン１３にそれぞれの第１インバータ３０１の第２ＭＯＳＦＥＴ２０のドレイン２１を接続する。第２ＭＯＳＦＥＴ２０のソース２３には、それぞれの第１インバータ３０１の第３ＭＯＳＦＥＴ３０のドレイン３１を接続する。また、エネーブル信号源２にそれぞれの第１インバータ３０１の第３ＭＯＳＦＥＴ３０のゲート３２を接続する。それぞれの第１インバータ３０１の出力となる第１ＭＯＳＦＥＴ１のドレイン１３には、次段の第１インバータ３０１の第２ＭＯＳＦＥＴ２０のゲート２２を接続し、奇数個の配列の最終段の第１インバータ３０１の出力を、配列の初段の第１インバータ３０１の第２ＭＯＳＦＥＴ２０のゲート２２に帰還させる。
【００１８】
一方、出力バッファ部は、ｐチャネル型の第４ＭＯＳＦＥＴ４０と、ｎチャネル型の第５および第６ＭＯＳＦＥＴ５０、６０とを第１インバータと同様に配列させた第２インバータ３０２から構成されている。そして、リングオシレータのそれぞれの第１インバータ３０１の出力となる第１ＭＯＳＦＥＴ１０のドレイン１３に、第２インバータ３０２の第５ＭＯＳＦＥＴ５０のゲート５２を接続する。
【００１９】
第１インバータ３０１では、ｐチャネル型の第１ＭＯＳＦＥＴ１０に流れる電流のみが制御電圧源１の制御電圧により制御されるため、立ち上がり波形は緩やかな傾斜を持って立ち上がる。逆に立ち下がり波形は急な傾斜を持って立ち下がるため、高レベル期間が短く低レベル期間が長い、デューティ比が崩れた波形になる。この波形信号を第２インバータ３０２を通すことにより、高レベル期間を短いまま反転するのではなく、立ち上がり波形が緩やかなので、第２インバータ３０２によって反転された低レベル期間が長くなるように作用し、かつ高レベル期間も短くなるように作用することから、出力波形のデューティ比は、高レベル期間：低レベル期間＝１：１に限りなく近づく。
【００２０】
これにより、第１の実施の形態と同様に分周回路を付加することなくＶＣＯの出力信号をシステムの動作周波数として利用することができるため、ＶＣＯの最大出力周波数がシステムの最大動作周波数となる。よって、ＶＣＯの高速化設計の難易度も軽減される。
【００２１】
（第３の実施の形態）
本発明の第３の実施の形態に係るＶＣＯは、図３に示す通り、リングオシレータ２００と第２インバータ３０２とを含む。リングオシレータは、ｐチャネル型の第１ＭＯＳＦＥＴ１０と、ｎチャネル型の第２および第３ＭＯＳＦＥＴ２０、３０とを有する第１インバータ３０１を偶数個タンデムに接続したものである。それぞれの接続は以下のようになっている。まず、制御電圧源１にそれぞれの第１インバータ３０１の第１ＭＯＳＦＥＴ１０のゲート１２を接続する。次に、第１ＭＯＳＦＥＴ１０のドレイン１３にそれぞれの第１インバータ３０１の第２ＭＯＳＦＥＴ２０のドレイン２１を接続する。第２ＭＯＳＦＥＴ２０のソース２３には、それぞれの第１インバータ３０１の第３ＭＯＳＦＥＴ３０のドレイン３１を接続する。また、エネーブル信号源２にそれぞれの第１インバータ３０１の第３ＭＯＳＦＥＴ３０のゲート３２を接続する。そして、それぞれの第１インバータ３０１の出力となる第１ＭＯＳＦＥＴ１０のドレイン１３に次段の第１インバータ３０１の第２ＭＯＳＦＥＴ２０のゲート２２を接続する。最後に偶数個の配列の最終段の第１インバータ３０１の出力を、配列の初段の第１インバータ３０１の第２ＭＯＳＦＥＴ２０のゲート２２に帰還させる。ここで、配列の偶数段目の第１インバータ３０１から発振信号を出力させるようにする。
【００２２】
一方、第２インバータ３０２は、最終段の第１インバータ３０１の第１ＭＯＳＦＥＴ１０のドレイン１３と、初段の第１インバータ３０１の第２ＭＯＳＦＥＴ２０のゲート２２との間に奇数個タンデムに接続する。
【００２３】
第１インバータ３０１を偶数段連結したリングオシレータ２００だけでは、信号は発振しなくなるため、最終段の第１インバータ３０１からの出力信号の波形を歪ませないように構成された第２インバータ３０２を奇数段経由させて、再びリングオシレータ２００に信号を入力することで信号を発振させる。よって、第２インバータ３０２は上記の条件を満たせば、いかなる構造であっても構わない。
【００２４】
ここで、リングオシレータ２００中の奇数段目の第１インバータ３０１の第１ＭＯＳＦＥＴ１０のドレイン１３からの出力信号は、第２の実施の形態で説明したような波形になる。しかし、その出力信号は再び偶数段目の第２ＭＯＳＦＥＴ２０のゲート２２から入力され、最終的にＶＣＯから出力されるまでに必ず２段の第１インバータ３０１を介することになる。よって第２の実施の形態のＶＣＯと同様に、偶数段目の第１ＭＯＳＦＥＴ１０のドレイン１３からの信号は、出力波形のデューティ比は１：１に限りなく近づく。
【００２５】
これにより、第１および第２の実施の形態と同様に分周回路を付加することなくＶＣＯの出力信号をシステムの動作周波数として利用することができるため、ＶＣＯの最大出力周波数がシステムの最大動作周波数となる。
【００２６】
【発明の効果】
本発明によれば、分周回路等を付加することなく、出力波形のデューティ比を１：１に近づけることができ、本来の最大出力周波数をシステムの最大動作周波数として使用できるＶＣＯを実現することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る電圧制御発振回路の構成図である。
【図２】本発明の第２の実施の形態に係る電圧制御発振回路の構成図である。
【図３】本発明の第３の実施の形態に係る電圧制御発振回路の構成図である。
【図４】従来の電圧制御発振回路の構成図である。
【符号の説明】
ｂ…バイアス信号
１…制御電圧源
２…エネーブル信号源
１０…第１ＭＯＳＦＥＴ
２０…第２ＭＯＳＦＥＴ
３０…第３ＭＯＳＦＥＴ
４０…第４ＭＯＳＦＥＴ
５０…第５ＭＯＳＦＥＴ
６０…第６ＭＯＳＦＥＴ
１１０…ｐチャネル型ＭＯＳＦＥＴ
１２０…ｎチャネル型第１ＭＯＳＦＥＴ
１３０…ｎチャネル型第２ＭＯＳＦＥＴ
１２、２２、３２、４２、５２、６２、１１２、１２２，１３２…ゲート
１３、２１、４３、１１３、１２１、１３１…ドレイン
２３、１２３…ソース
１００…バイアス発生回路
２００…リングオシレータ
３００、３００ａ…インバータ
３０１…第１インバータ
３０２…第２インバータ
４００…出力バッファ部
【図１】
2004328490.tif 000003
【図２】
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【図３】
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【図４】
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