(57)【要約】【課題】基板上の層間膜に開口を形成する工程を含むデバイスについて、開口部のパターン構造によらず開口底部を次工程の処理に対して保護し、量産管理に適した信頼性の高い歩留の安定したデバイスを得る。【解決手段】レジスト膜を全面に塗布し、開口部と概ね同じ形状にパターニングして、開口内部にレジスト膜を埋め込む。ポジ型レジストを用いる場合は開口部より小さい領域の遮光部をもつフォトマスクを用い、ネガ型レジストを用いる場合は開口部より小さい領域の透過光部をもつフォトマスクを用いる。【選択図】　　　図１
2004128292.tif 000002
【特許請求の範囲】
【請求項１】
基板上に、層間膜を形成する工程と、
前記層間膜に開口を形成する工程と、
前記開口を含む前記層間膜上にレジスト膜を塗布する工程と、
前記レジスト膜を前記開口部と概ね同じ形状にパターニングして前記開口内部に前記レジスト膜を埋め込む工程とを備えたレジスト埋め込み方法。
【請求項２】
基板上に、層間膜を形成する工程と、
前記層間膜に開口を形成する工程と、
前記開口を含む前記層間膜上に膜を形成する工程と、
前記膜上にレジスト膜を塗布する工程と、
前記レジスト膜を前記開口部と概ね同じ形状にパターニングして前記開口内部に前記レジスト膜を埋め込む工程とを備えたレジスト埋め込み方法。
【請求項３】
前記レジストがポジ型レジストで、前記開口部より小さい領域の遮光部を持つフォトマスクを用いて前記レジストをパターニングすることを特徴とする請求項１または２に記載のレジスト埋め込み方法。
【請求項４】
前記レジストがネガ型レジストで、前記開口部より小さい領域の透過光部を持つフォトマスクを用いて前記レジストをパターニングすることを特徴とする請求項１または２に記載のレジスト埋め込み方法。
【請求項５】
半導体基板上に、層間膜を形成する工程と、
前記層間膜に開口を形成する工程と、
前記開口を含む前記層間膜上にレジスト膜を塗布する工程と、
前記レジスト膜を前記開口部と概ね同じ形状にパターニングして前記開口内部に前記レジスト膜を埋め込む工程と、
前記開口部に埋め込まれた前記レジスト膜で前記開口の底部をマスクして前記層間膜をエッチングする工程とを備えた半導体装置の製造方法。
【請求項６】
半導体基板上に、層間膜を形成する工程と、
前記層間膜に開口を形成する工程と、
前記開口を含む前記層間膜上に膜を形成する工程と、
前記膜上にレジスト膜を塗布する工程と、
前記レジスト膜を前記開口部と概ね同じ形状にパターニングして前記開口内部に前記レジスト膜を埋め込む工程と、
前記開口部に埋め込まれた前記レジスト膜で前記開口の底部をマスクして前記膜をエッチングする工程とを備えた半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、更に詳しくは、キャパシタ形成やデュアルダマシン・プロセスにおいて、開口部分の底を次工程の処理に対して保護する方法に関する。
【０００２】
【従来の技術】
従来、開口部の底を保護する方法として、例えば半導体装置の円筒型キャパシタ形成を行う場合には、酸化膜を開口したのちＰｏｌｙ−Ｓｉなどの膜の全面成膜を行い、その後レジストなどの有機膜を塗布法で形成し、露光量を調整して全面露光を行い、レジスト膜を開口部の底のみエッチング用マスクとして残存させてＰｏｌｙ−Ｓｉ膜を保護し、ドライエッチバックにて、開口内部のＰｏｌｙ−Ｓｉ以外を除去する方法を採っていた（例えば、特許文献１参照）。
【０００３】
【特許文献１】
特開平８−２０４１５０号公報（第４頁、第１図）
【０００４】
【発明が解決しようとする課題】
従来の半導体装置の開口部の底を保護する方法では、保護材料として用いる有機膜として、ポジ型フォトレジストを用い、全面露光を行うことによって、開口部上部のレジストは露光、現像にて完全に除去されるが、開口底部には露光光が届かないためにレジストが残存することを利用し、開口部底のＰｏｌｙ−Ｓｉ膜の保護を実現することができていた。また、他の方法として、レジストなどの有機膜を塗布した後、レジストをエッチバックする方法でも同様な効果が得られている。
しかしながら、これらの方法では開口部のアスペクト比が小さい場合、すなわち開口部深さが浅い場合や開口部面積が大きい場合に、開口部底のレジストを残した場合には、開口周辺の絶縁膜上部のレジストも残として残っていたり、絶縁膜上部のレジストを除去できれば開口部底のレジストも除去されてしまうといった問題が生じる。
【０００５】
本発明は、上記のような問題を解消するためになされたもので、
溝パターンやホールパターンの構造によらず、その底部のみにレジストの埋め込みを可能にし、次工程のための保護膜を形成できるレジスト埋め込み方法および半導体装置の製造方法を提供するものである。
【０００６】
【課題を解決するための手段】
上記の目的を達成するための本発明の第１の態様に係るレジスト埋め込み方法は、
基板上に層間膜を形成する工程と、層間膜に開口を形成する工程と、開口を含む層間膜上にレジスト膜を塗布する工程と、レジスト膜を開口部と概ね同じ形状にパターニングして開口内部にレジスト膜を埋め込む工程とを備える。
【０００７】
上記の目的を達成するための本発明の第２の態様に係るレジスト埋め込み方法は、
基板上に層間膜を形成する工程と、層間膜に開口を形成する工程と、開口を含む層間膜上に膜を形成する工程と、膜上にレジスト膜を塗布する工程と、レジスト膜を開口部と概ね同じ形状にパターニングして開口内部にレジスト膜を埋め込む工程とを備える。
【０００８】
上記の目的を達成するための本発明の第３の態様に係るレジスト埋め込み方法は、
レジストがポジ型レジストで、開口部より小さい領域の遮光部を持つフォトマスクを用いてレジストをパターニングすることを特徴とする。
【０００９】
上記の目的を達成するための本発明の第４の態様に係るレジスト埋め込み方法は、
レジストがネガ型レジストで、開口部より小さい領域の透過光部を待つフォトマスクを用いてレジストをパターニングすることを特徴とする。
【００１０】
上記の目的を達成するための本発明の第５の態様に係る半導体装置の製造方法は、
半導体基板上に層間膜を形成する工程と、層間膜に開口を形成する工程と、開口を含む層間膜上にレジスト膜を塗布する工程と、レジスト膜を開口部と概ね同じ形状にパターニングして開口内部にレジスト膜を埋め込む工程と、開口部に埋め込まれたレジスト膜で開口の底部をマスクして層間膜をエッチングする工程とを備える。
【００１１】
上記の目的を達成するための本発明の第６の態様に係る半導体装置の製造方法は、
半導体基板上に層間膜を形成する工程と、層間膜に開口を形成する工程と、開口を含む層間膜上に膜を形成する工程と、膜上にレジスト膜を塗布する工程と、レジスト膜を開口部と概ね同じ形状にパターニングして開口内部にレジスト膜を埋め込む工程と、開口部に埋め込まれたレジスト膜で開口の底部をマスクして膜をエッチングする工程とを備える。
【００１２】
【発明の実施の形態】
実施の形態１．
図１ないし図５は、本願発明の実施の形態１に係る半導体装置製造工程を示す概略工程断面図である。なお、以下に説明する各実施の形態で用いられる説明図において、同一又は相当部分には同一の符号を付してその説明を省略する。
【００１３】
図１を参照して、従来の技術と同様に、半導体基板１上に、第１絶縁膜３、接続孔５、Ｐｏｌｙ−Ｓｉプラグ７、第２絶縁膜９、第３絶縁膜１１、開口１３、Ｐｏｌｙ−Ｓｉ膜１５を形成して、Ｐｏｌｙ−Ｓｉ膜１５の表面を粗面化した後、開口１３を含むＰｏｌｙ−Ｓｉ膜１５上にポジ型フォトレジスト１１７を塗布し、開口１３内部にフォトレジスト膜１１７が残存し、開口部１３を除く部分のフォトレジスト膜１１７が除去されるように、遮光部が開口部１３より小さいフォトマスク１９を用いてフォトレジスト膜１１７を露光し、現像を行う。
【００１４】
図２は図１を上面からみたときの模式図である。フォトマスク１９の遮光部１９ａは開口部１３より小さい領域となっている。
【００１５】
次に、図３を参照して、開口部１３のレジスト膜１１７は現像後、除去されずに残存する。
【００１６】
次に、図４を参照して、塩素系ガスを用いてＰｏｌｙ−Ｓｉ膜１５をエッチバックする。
【００１７】
次に、図５を参照して、開口１３内以外の第３絶縁膜１１上のＰｏｌｙ−Ｓｉ膜１５がエッチングで除去された後、レジストを除去し、開口１３内にのみキャパシタ電極としてのＰｏｌｙ−Ｓｉ膜１５を形成する。
以後、所定のプロセスを経て半導体装置が完成する。
【００１８】
以上のように、本実施の形態１に係る発明によれば、開口部深さが浅い場合や開口部面積が大きい場合にも、ポジ型フォトレジストを用いて開口部内のポリシリコン膜上のレジストを残し、開口周辺のポリシリコン膜上部のレジストを除去することができ、開口部の構造によらず、キャパシタ電極形成プロセスの信頼性、半導体装置の製品歩留の安定性を改善することが可能となる。
【００１９】
実施の形態２．
実施の形態１では、遮光部が開口部より小さいフォトマスクを用いてポジ型フォトレジスト膜を露光し、開口部のレジスト膜が現像後に除去されずに残存するようにして、開口内にのみキャパシタ電極としてのＰｏｌｙ−Ｓｉ膜を形成した。これに対し、本実施の形態では、透過光部が開口部より小さいフォトマスクを用いてネガ型フォトレジスト膜を露光し、開口部のレジスト膜が現像後に除去されずに残存するようにして、開口部以外のレジスト膜が現像後に除去され、開口内にのみキャパシタ電極としてのＰｏｌｙ−Ｓｉ膜を形成するものである。
図６は、本願発明の実施の形態２に係る半導体装置製造工程を示す概略工程断面図である。
【００２０】
図６を参照して、実施の形態１と同様、半導体基板１上に、第１絶縁膜３、第１接続孔５、Ｐｏｌｙ−Ｓｉプラグ７、第２絶縁膜９、第３絶縁膜１１、開口部１３、Ｐｏｌｙ−Ｓｉ膜１５を形成して、Ｐｏｌｙ−Ｓｉ膜１５の表面を粗面化した後、開口１３を含むＰｏｌｙ−Ｓｉ膜１５上にネガ型フォトレジスト２１７を塗布し、開口部１３にフォトレジスト膜２１７が残存し、開口部１３を除く部分のフォトレジスト膜２１７が除去されるように、透過光部が開口部１３より小さいフォトマスク１９を用いてフォトレジスト膜２１７を露光し、現像を行う。
【００２１】
以後、実施の形態１と同様に、開口１３内を除く第３絶縁膜１１上のＰｏｌｙ−Ｓｉ膜１５が除去され、開口１３内にのみキャパシタ電極としてのＰｏｌｙ−Ｓｉ膜１５を形成した後、所定のプロセスを経て半導体装置が完成する。
【００２２】
以上のように、本実施の形態２に係る発明によれば、開口部深さが浅い場合や開口部面積が大きい場合にも、ネガ型フォトレジストを用いて開口部内のポリシリコン膜上のレジストを残し、開口周辺のポリシリコン膜上部のレジストを除去することができ、開口部の構造によらず、キャパシタ電極形成プロセスの信頼性、半導体装置の製品歩留の安定性を改善することが可能となる。
【００２３】
実施の形態３．
本実施の形態は、本発明の半導体装置の製造方法を、キャパシタを有する半導体記憶装置に適用したものである。
図７ないし図１５は、本願発明の実施の形態３に係る半導体装置製造工程を示す概略工程断面図である。
【００２４】
図７を参照して、単結晶シリコン基板１上に電界効果トランジスタ３１１を形成する。
【００２５】
次に、図８を参照して、電界効果トランジスタ３１１の上に層間絶縁膜３１３をＣＶＤ法等により形成し、レジスト塗布、露光、現像後、ドライエッチング技術により第１接続孔３１５を形成し、ＣＶＤ法で層間絶縁膜３１３上にＷ薄膜を形成し、エッチバックにより、第１接続孔３１５内にＷプラグ３１７を形成する。さらに、レジスト塗布、露光、現像後、ドライエッチング技術により第１配線用の第１溝３１９を形成し、ＣＶＤ法およびＣＭＰ法によりＰｏｌｙ−Ｓｉ膜からなる第１配線３２５を形成する。
【００２６】
次に、図９を参照して、第１配線３２５を含む層間絶縁膜３１３の上にレジスト塗布し、露光、現像後、ドライエッチング技術により第２接続孔３２７を形成し、ＣＶＤ法によりＰｏｌｙ−Ｓｉ膜を形成し、エッチバックにて第２接続孔３２７内にＰｏｌｙ−Ｓｉを埋め込み、Ｐｏｌｙ−Ｓｉプラグ３２９を形成する。さらにＰｏｌｙ−Ｓｉプラグ３２９を含む層間絶縁膜３１３の上に膜厚９０ｎｍのシリコン窒化膜からなる第２絶縁膜３３１をＣＶＤ法等により形成し、第２絶縁膜３３１の上に膜厚３００ｎｍのシリコン酸化膜からなる第３絶縁膜３３３をＣＶＤ法等により形成し、レジスト塗布、露光、現像後、ドライエッチング技術により開口３３５を形成する。
【００２７】
次に、図１０を参照して、開口３３５を含む第３絶縁膜３３３の上に膜厚９０ｎｍのＰｏｌｙ−Ｓｉ膜３３７をＣＶＤ法等により形成し、さらに表面積を大きくするために選択ＣＶＤ法を用いてＰｏｌｙ−Ｓｉ膜３３７の表面を粗面化する。
【００２８】
次に、図１１を参照して、開口３３５を含むＰｏｌｙ−Ｓｉ膜３３７上にポジ型フォトレジスト３３９を塗布し、開口３３５内部にフォトレジスト膜３３９が残存し、開口３３５を除く部分のフォトレジスト膜３３９が除去されるように、遮光部が開口３３５より小さいフォトマスク３４１を用いてフォトレジスト膜３３９を露光し、現像を行う。
本実施例では、ポジ型フォトレジストを用いたが、ネガ型フォトレジストを塗布し、透過光部が開口より小さいフォトマスクを用いてネガ型フォトレジストを露光、現像してもよい。
【００２９】
次に、図１２を参照して、開口３３５内部のレジスト膜３３９は現像後、除去されずに残存する。
【００３０】
次に、図１３を参照して、塩素系ガスを用いてＰｏｌｙ−Ｓｉ膜３３７をエッチバックする。
【００３１】
次に、図１４を参照して、開口３３５内を除く第３絶縁膜３３３上のＰｏｌｙ−Ｓｉ膜３３７がエッチングで除去された後、開口３３５内部に残存するレジスト３３９を除去し、開口３３５内にのみキャパシタ電極としてのＰｏｌｙ−Ｓｉ膜３３７を形成する。
【００３２】
次に、図１５を参照して、キャパシタ形成のための誘電体膜３４３、セルプレート３４５を形成する。
以後、所定のプロセスを経て半導体記憶装置が完成する。
【００３３】
以上のように、本実施の形態３に係る発明によれば、実際のデバイスにおけるキャパシタ電極形成において、開口部のアスペクト比が小さい場合にも開口部内のポリシリコン膜上のレジストを残し、ポリシリコン膜上部のレジストを除去することができ、開口部の構造によらず、キャパシタ電極形成プロセスの信頼性、半導体装置の製品歩留の安定性を改善することが可能となる。
【００３４】
実施の形態４．
本実施の形態は、本発明の半導体装置の製造方法を、多層配線構造を有する半導体装置に適用したものである。
図１６ないし図２５は、本願発明の実施の形態４に係る半導体装置製造工程を示す概略工程断面図である。
【００３５】
図１６を参照して、単結晶シリコン基板１上に電界効果トランジスタ３１１を形成する。
【００３６】
次に、図１７を参照して、電界効果トランジスタ３１１の上に層間絶縁膜３１３をＣＶＤ法等により形成し、レジスト塗布、露光、現像後、ドライエッチング技術により第１接続孔３１５を形成し、選択ＣＶＤ法により、第１接続孔３１５内にＷプラグ３１７を形成する。更に、層間絶縁膜３１３の上に第２絶縁膜３３１を形成し、レジスト塗布、露光、現像後、ドライエッチング技術により第１配線用の第１溝３１９を形成し、スパッタリング法により第１溝３１９の底部及び側壁、層間絶縁膜上にＴａＮ薄膜３２１を形成し、ＴａＮ薄膜３２１の上にＣＶＤ法またはメッキ法により銅薄膜３２３を形成した後、ＣＭＰ法により銅薄膜３２３、ＴａＮ薄膜３２１を研磨して、第１溝３１９の内部にＴａＮ薄膜３２１を下層に銅薄膜３２３を上層に有する積層配線からなる第１配線３２５を形成する。
【００３７】
次に、図１８を参照して、第１配線３２５を含む第２絶縁膜３３１の上に膜厚６０ｎｍのシリコン窒化膜からなる第３絶縁膜４２７をＣＶＤ法等により形成し、第３絶縁膜４２７の上に、膜厚４００ｎｍのシリコン酸化膜からなる第４絶縁膜４２９をＣＶＤ法等により形成し、第４絶縁膜４２９の上に膜厚６０ｎｍのシリコン窒化膜からなる第５絶縁膜４３１をＣＶＤ法等により形成する。更に、この第５絶縁膜４３１の上に膜厚３００ｎｍのシリコン酸化膜からなる第６絶縁膜４３３をＣＶＤ法等により形成し、第６絶縁膜４３３の上に膜厚９０ｎｍのシリコン窒化酸化膜をパターニング用の反射防止膜４３５としてＣＶＤ法等により形成する。
【００３８】
次に、図１９を参照して、反射防止膜４３５の上に第１レジスト膜４３７を塗布し、露光、現像により第２接続孔４３９を形成する。
【００３９】
次に、図２０を参照して、反射防止膜４３５の上に、膜厚８００ｎｍのポジ型フォトレジスト膜を塗布し、第２接続孔４３９の内部をフォトレジスト膜１３で埋め込む。第２接続孔４３９の開口部より小さい遮光部を持つフォトマスク３４１を用いて露光、現像する。
本実施例では、ポジ型フォトレジストを用いたが、ネガ型フォトレジストを塗布し、透過光部が開口より小さいフォトマスクを用いてネガ型フォトレジストを露光、現像してもよい。
【００４０】
次に、図２１を参照して、第２接続孔４３９内部に残存するレジストを硬化処理し、レジストプラグ４４１が形成される。
【００４１】
次に、図２２を参照して、反射防止膜４３５の上に第２レジスト膜４４３を塗布し、露光、現像により第２溝および第２接続孔４３９を含む第３溝を形成するためのパターニングを実施する。
【００４２】
次に、図２３を参照して、第２レジスト膜４４３をマスクとして、ドライエッチング技術により、反射防止膜４３５をエッチングし、第５絶縁膜４３１をストッパーとして第６絶縁膜４３３をエッチングし、アッシング技術、ウエット技術により残った第２レジスト膜４４３を除去することにより、第２溝４４５を形成する。また、同時にレジストプラグ４４１が埋め込まれた状態の第２接続孔４３９上に第３溝４４７を形成する。
【００４３】
次に、図２４を参照して、第２接続孔４３９内部のレジストプラグ４４１と第２レジスト膜４４３をドライ技術により除去し、反射防止膜４３５をエッチングし、第２溝４４５の底部の第３絶縁膜４３１および第３溝４４７の底部の第２接続孔４３９の周囲の第３絶縁膜４３１をエッチングし、更に第２接続孔４３９の底部のストッパーの第１絶縁膜４２７をエッチングし、第２溝４４５と、第２接続孔４３９を含む第３溝４４７から成るデュアルダマシン配線形成用の溝を形成する。
【００４４】
次に、図２５を参照して、スパッタリング法により第２溝４４５と、第２接続孔４３９を含む第３溝４４７の底部及び側壁及び第６絶縁膜４３３の上に膜厚６０ｎｍのＴａＮ薄膜４４９を形成し、ＴａＮ薄膜４４９の上にＣＶＤ法またはメッキ法により膜厚１μｍの銅薄膜４５１を形成した後、ＣＭＰ法により銅薄膜４５１を研磨し、更にＴａＮ薄膜４４９を研磨して、第２溝４４５と、第２接続孔４３９を含む第３溝４４７の内部にＴａＮ薄膜４４９を下層に銅薄膜４５１を上層に有する積層配線から成る、デュアルダマシン配線による第２配線４５３を形成する。
以後、所定のプロセスを経て半導体装置が完成する。
【００４５】
以上のように、本実施の形態４に係る発明によれば、実際のデバイスにおける第２配線の形成において、第２接続孔を含む第３溝を形成する際に、第２接続孔内部にフォトマスクを用いてレジストプラグを形成するので、開口部のアスペクト比小さい場合にも第２接続孔底に保護膜としてのレジストプラグを形成することが可能となる。
また本発明は、半導体装置の製造方法に限らず、基板上の層間膜に開口を形成する工程を含むデバイスの製造方法に応用可能で、例えば液晶表示装置の製造方法にも応用可能である。
【００４６】
【発明の効果】
この発明は、以上のように構成されているので以下に示すような効果を奏する。
請求項１に係る発明によれば、レジスト膜を層間膜の開口部と概ね同じ形状にパターニングして開口部内にレジスト膜を埋め込むことにより、開口部のアスペクト比が小さい場合にも開口部底に、次工程のための保護膜を形成することが可能となる。
【００４７】
また、請求項２に係る発明によれば、開口を含む層間膜上に膜を形成し、レジスト膜を開口部と概ね同じ形状にパターニングして開口部内の膜上にレジスト膜を埋め込むことにより、開口部のアスペクト比が小さい場合にも、開口部底の膜を保護するための保護膜を形成することが可能となる。
【００４８】
また、請求項３に係る発明によれば、遮光部が開口部より小さいフォトマスクを用いてポジ型レジストをパターニングするので、開口部以外の部分のレジスト膜が残存することを防ぐことができる。
【００４９】
また、請求項４に係る発明によれば、透過光部が開口部より小さいフォトマスクを用いてネガ型レジストをパターニングするので、開口部以外の部分のレジスト膜が残存することを防ぐことができる。
【００５０】
また、請求項５に係る発明によれば、レジスト膜を層間絶縁膜の開口部と概ね同じ形状にパターニングして開口部内にレジスト膜を埋め込むことにより、開口部のアスペクト比が小さい場合にも開口部底に、次工程のための保護膜を形成し、開口部底の層間膜だけを残して層間膜をエッチングすることが可能となり、半導体装置の製品歩留の安定性を改善することが可能となる。
【００５１】
また、請求項６に係る発明によれば、開口を含む層間膜上に膜を形成し、レジスト膜を開口部と概ね同じ形状にパターニングして開口部内の膜上にレジスト膜を埋め込むことにより、開口部のアスペクト比が小さい場合にも、開口部底の膜を保護するための保護膜を形成し、開口部底の膜だけを残して膜をエッチングすることが可能となり、半導体装置の製品歩留の安定性を改善することが可能となる。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係る半導体装置のキャパシタ形成プロセスを示す断面図である。
【図２】本発明の実施の形態１に係る半導体装置のキャパシタ形成プロセスを示す上面図である。
【図３】本発明の実施の形態１に係る半導体装置のキャパシタ形成プロセスを示す断面図である。
【図４】本発明の実施の形態１に係る半導体装置のキャパシタ形成プロセスを示す断面図である。
【図５】本発明の実施の形態１に係る半導体装置のキャパシタ形成プロセスを示す断面図である。
【図６】本発明の実施の形態２に係る半導体装置のキャパシタ形成プロセスを示す断面図である。
【図７】本発明の実施の形態３に係る半導体記憶装置の製造工程を説明するための断面図模式である。
【図８】本発明の実施の形態３に係る半導体記憶装置の製造工程を説明するための断面図模式である。
【図９】本発明の実施の形態３に係る半導体記憶装置の製造工程を説明するための断面図模式である。
【図１０】本発明の実施の形態３に係る半導体記憶装置の製造工程を説明するための断面図模式である。
【図１１】本発明の実施の形態３に係る半導体記憶装置の製造工程を説明するための断面図模式である。
【図１２】本発明の実施の形態３に係る半導体記憶装置の製造工程を説明するための断面図模式である。
【図１３】本発明の実施の形態３に係る半導体記憶装置の製造工程を説明するための断面図模式である。
【図１４】本発明の実施の形態３に係る半導体記憶装置の製造工程を説明するための断面図模式である。
【図１５】本発明の実施の形態３に係る半導体記憶装置の製造工程を説明するための断面図模式である。
【図１６】本発明の実施の形態４に係る電界効果トランジスタの製造工程を説明するための断面模式図である。
【図１７】本発明の実施の形態４に係る電界効果トランジスタの製造工程を説明するための断面模式図である。
【図１８】本発明の実施の形態４に係る電界効果トランジスタの製造工程を説明するための断面模式図である。
【図１９】本発明の実施の形態４に係る電界効果トランジスタの製造工程を説明するための断面模式図である。
【図２０】本発明の実施の形態４に係る電界効果トランジスタの製造工程を説明するための断面模式図である。
【図２１】本発明の実施の形態４に係る電界効果トランジスタの製造工程を説明するための断面模式図である。
【図２２】本発明の実施の形態４に係る電界効果トランジスタの製造工程を説明するための断面模式図である。
【図２３】本発明の実施の形態４に係る電界効果トランジスタの製造工程を説明するための断面模式図である。
【図２４】本発明の実施の形態４に係る電界効果トランジスタの製造工程を説明するための断面模式図である。
【図２５】本発明の実施の形態４に係る電界効果トランジスタの製造工程を説明するための断面模式図である。
【符号の説明】
１　半導体基板
３　第１絶縁膜
９　第２絶縁膜
１１　第３絶縁膜
１３　開口
１５　Ｐｏｌｙ−Ｓｉ膜
１１７　フォトレジスト
１９　フォトマスク
１９ａ　フォトマスクの遮光部
２１７　フォトレジスト
３３３　第３絶縁膜
３３５　開口
３３７　Ｐｏｌｙ−Ｓｉ膜
３３９　フォトレジスト
３４１　フォトマスク
４２９　第４絶縁膜
４３１　第５絶縁膜
４３３　第６絶縁膜
４３９　第２接続孔
４４１　フォトレジスト
【図１】
2004128292.tif 000003
【図２】
2004128292.tif 000004
【図３】
2004128292.tif 000005
【図４】
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【図５】
2004128292.tif 000007
【図６】
2004128292.tif 000008
【図７】
2004128292.tif 000009
【図８】
2004128292.tif 000010
【図９】
2004128292.tif 000011
【図１０】
2004128292.tif 000012
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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