(57)【要約】【課題】増幅素子により信号を増幅する増幅回路で、増幅素子の特性の劣化を補償する。【解決手段】例えば、Ａ級動作で使用される増幅素子１により信号を増幅するに際して、ドレイン電流レベル検出手段５、６、１０が増幅素子１に流れるドレイン電流のレベルを検出し、ゲート印加電圧レベル制御手段７〜１０が、ドレイン電流レベル検出手段５、６、１０により検出されるドレイン電流のレベルに基づいて、当該ドレイン電流のレベルが所定の値となるように、増幅素子１のゲートに印加する電圧のレベルを制御する。【選択図】      図１
2004260232.tif 000002
【特許請求の範囲】
【請求項１】
Ａ級動作で使用される増幅素子により信号を増幅する増幅回路において、
増幅素子に流れるドレイン電流のレベルを検出するドレイン電流レベル検出手段と、
ドレイン電流レベル検出手段により検出されるドレイン電流のレベルに基づいて、当該ドレイン電流のレベルが所定の値となるように、増幅素子のゲートに印加する電圧のレベルを制御するゲート印加電圧レベル制御手段と、
を備えたことを特徴とする増幅回路。
【請求項２】
Ｂ級動作又はＡＢ級動作で使用される増幅素子により信号を増幅する増幅回路において、
増幅素子に入力される増幅対象となる信号のレベルを検出する入力信号レベル検出手段と、
増幅素子に流れるドレイン電流のレベルを検出するドレイン電流レベル検出手段と、
入力信号レベル検出手段により検出される入力信号のレベルが所定の入力信号レベル閾値未満又は以下である場合に、ドレイン電流レベル検出手段により検出されるドレイン電流のレベルに基づいて、当該ドレイン電流のレベルが所定の値となるように、増幅素子のゲートに印加する電圧のレベルを制御するゲート印加電圧レベル制御手段と、
を備えたことを特徴とする増幅回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、増幅素子により信号を増幅する増幅回路に関し、特に、増幅素子の特性が劣化した場合においても、このような特性の劣化を補償する増幅回路に関する。
【０００２】
【従来の技術】
例えば、信号を通信する通信装置では、送信対象となる信号などを増幅回路により増幅することが行われている。
図８には、増幅回路の一例を示してある。
同図に示した増幅回路では、増幅素子として、高周波数の信号（高周波信号）を増幅する機能を有するＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）−ＦＥＴ（Ｆｉｅｌｄ−Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）８１が用いられている。ＭＯＳ−ＦＥＴ８１のドレインは電源８４と接続されており、ＭＯＳ−ＦＥＴ８１のソースは接地されている。
【０００３】
同図に示した増幅回路では、高周波入力ポート９１から入力される高周波信号がコンデンサ８２を介してＭＯＳ−ＦＥＴ８１のゲートに入力される。そして、ＭＯＳ−ＦＥＴ８１により増幅された当該高周波信号が、ＭＯＳ−ＦＥＴ８１のドレインに接続されたコンデンサ８３を介して、高周波出力ポート９２から出力される。ここで、２つのコンデンサ８２、８３は、それぞれ、直流電圧の成分を除去する機能を有している。また、当該増幅回路では、高周波入力ポート９１に入力される信号の電圧のレベルの変化に応じて、高周波出力ポート９２から出力される信号の電圧のレベルが変化する。
【０００４】
また、同図に示した増幅回路では、ＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）８６に格納された制御プログラムや、ＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）８７に格納された制御データを用いて、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）８８により、Ｄ／Ａ（Ｄｉｇｉｔａｌ  ｔｏ  Ａｎａｌｏｇ）変換器８５を介して、ＭＯＳ−ＦＥＴ８１のゲート電圧が制御される。
なお、ＣＰＵ８８の部分としては、例えば、ＲＯＭやＲＡＭやＤ／Ａ変換器やＡ／Ｄ（Ａｎａｌｏｇ  ｔｏ  Ｄｉｇｉｔａｌ）変換器を内蔵したようなＣＰＵを用いる構成としても、同様な動作が可能である。
【０００５】
ところで、ＭＯＳ−ＦＥＴなどの増幅素子は、一般に、ホットキャリア現象が生じることにより、ゲート電圧が同一であっても通電した時間に応じてドレイン電流Ｉｄが低下してしまい、この結果として、通電した時間に応じて出力される高周波信号の波形が歪んでしまう、といった特性を有している。ここで、ドレイン電流Ｉｄは、ＭＯＳ−ＦＥＴなどの増幅素子のドレインとソースとの間を流れる電流を示している。
【０００６】
このため、従来では、ＭＯＳ−ＦＥＴなどの増幅素子を機器に実装する前に通電エージングを行い、その後、当該増幅素子を機器に実装して使用することが行われていた。つまり、ＭＯＳ−ＦＥＴなどの増幅素子を機器に実装する場合には、特性の経年変化が起こるが、この対策として、従来では、通電エージングを数十時間行うことにより、その後におけるドレイン電流Ｉｄの変化量を少なくすることが図られていた。ここで、通電エージングでは、信号を流さないで、電流のみを流して、試験をすることが行われる。
【０００７】
このように、ＭＯＳ−ＦＥＴなどの増幅素子の特性が劣化すると、出力される電力が落ちてしまうため、従来では、通電エージングにより、このような問題に対処していた。
また、上記では、ホットキャリア現象によりＭＯＳ−ＦＥＴなどの増幅素子の特性が劣化することについて述べたが、例えば、増幅素子の故障や破壊などの他の原因によって増幅素子の特性が劣化することも生じ得る。
【０００８】
しかしながら、上記のような通電エージングを増幅素子に対して行う方法では、例えば、デバイス単体で通電エージングを行うためにそのための設備や電力や時間が必要となってしまうといった不具合があり、また、通電エージングを行うとドレイン電流Ｉｄがある程度は安定するが、その後に５〜１０年使用すると少しずつドレイン電流Ｉｄが変化していくというようにドレイン電流Ｉｄの変化は止まらないため、通電することにより徐々に機器としての特性が劣化してしまうといった不具合があった。
【０００９】
なお、ＭＯＳ−ＦＥＴを流れるドレイン電流の制御に関する従来技術の例として、従来では、シミュレート用のＭＯＳ−ＦＥＴに時間の経過に無関係に一定のドレイン電流を流して、時間の経過と共に変化するシミュレート用のＭＯＳ−ＦＥＴのゲート・ソース間の電圧に基づいて、信号増幅用のＭＯＳ−ＦＥＴのゲートに与えるゲート・ソース間の電圧を制御することが行われており、これにより、信号増幅用のＭＯＳ−ＦＥＴのドレイン電流を経時変化が無いように最適に保つことが図られている（例えば、特許文献１参照。）。
【００１０】
また、特許文献１には、ＭＯＳ−ＦＥＴに関して、信号の無入力時にソース・ドレイン間に流れるドレイン電流の大きさにより動作点が設定されることや、信号の無入力時におけるドレイン電流の大きさがゲート・ソース間の電圧の大きさにより決定されることや、最適な電気的特性が得られるようにドレイン電流の大きさ或いはゲート・ソース間の電圧の大きさが設定されることが記載されている（特許文献１参照。）。
【００１１】
【特許文献１】
特開２００１−２５７５４４号公報
【００１２】
【発明が解決しようとする課題】
上記従来例で示したように、従来のＭＯＳ−ＦＥＴなどの増幅素子では、ホットキャリア現象による経年変化により、増幅素子の特性が劣化してしまうといった問題があった。そして、このような問題に対処するために通電エージングが行われていたが、従来の通電エージングでは、効率的ではなく、特性の劣化を永続的に防ぐことができず、また、増幅素子の故障や破壊などに起因した特性の劣化に対処することができないといった不具合があった。
【００１３】
なお、上記した特許文献１に記載されたＭＯＳ−ＦＥＴ増幅回路では、信号増幅用のＭＯＳ−ＦＥＴのほかにシミュレート用のＭＯＳ−ＦＥＴを備えて、経年変化によるＭＯＳ−ＦＥＴの電気的特性の劣化を補償するが（特許文献１参照。）、例えば、構成を簡易化することや、増幅素子の故障や破壊などに起因する特性の劣化に対処することが要求されていた。
【００１４】
本発明は、このような従来の事情に鑑み為されたもので、増幅素子により信号を増幅するに際して、例えば経年変化や故障や破壊などにより増幅素子の特性が劣化するような場合においても、このような特性の劣化を補償することができる増幅回路を提供することを目的とする。
【００１５】
【課題を解決するための手段】
上記目的を達成するため、本発明に係る増幅回路（以下で、増幅回路Ａと言う）では、Ａ級動作で使用される増幅素子により信号を増幅するに際して、次のようにして、ドレイン電流のレベルを制御する。
すなわち、ドレイン電流レベル検出手段が、増幅素子に流れるドレイン電流のレベルを検出し、そして、ゲート印加電圧レベル制御手段が、ドレイン電流レベル検出手段により検出されるドレイン電流のレベルに基づいて、当該ドレイン電流のレベルが所定の値となるように、増幅素子のゲートに印加する電圧のレベルを制御する。
【００１６】
従って、増幅素子を流れるドレイン電流のレベルに基づいて当該ドレイン電流のレベルが所定の値となるようにゲートに印加される電圧のレベルが制御されるため、ドレイン電流のレベルを最適な値或いはそれに近い値に制御することができ、これにより、例えば経年変化や故障や破壊などにより増幅素子の特性が劣化したような場合においても、このような特性の劣化を補償することができ、増幅回路としての特性を保証することができる。
【００１７】
また、増幅素子の特性劣化を補償するに際して、必ずしもほかの増幅素子が備えられて参照されなくともよい点で例えば上記した特許文献１に記載されたものと比べて構成を簡易化することや低価格化することが可能であり、また、増幅素子を流れるドレイン電流のレベルに基づいて制御が行われるため、特性の劣化を永続的に防ぐことが可能であり、また、それぞれの増幅素子毎に個別に作業（例えば、通電エージング）が行われなくともよい点又は作業を短時間化することが可能な点で効率的である。
【００１８】
ここで、Ａ級動作では、例えば、増幅素子に入力される増幅対象となる信号のレベルによらずに、ドレイン電流のレベルが一定となる。
このため、ドレイン電流のレベルに関する所定の値としては、例えば、一定の値が用いられる。
なお、当該所定の値としては、種々な値が用いられてもよく、例えば、変化するような値が用いられてもよい。
【００１９】
また、本発明に係る増幅回路（以下で、増幅回路Ｂと言う）では、Ｂ級動作又はＡＢ級動作で使用される増幅素子により信号を増幅するに際して、次のようにして、ドレイン電流のレベルを制御する。
すなわち、入力信号レベル検出手段が、増幅素子に入力される増幅対象となる信号のレベルを検出し、また、ドレイン電流レベル検出手段が、増幅素子に流れるドレイン電流のレベルを検出する。そして、ゲート印加電圧レベル制御手段が、入力信号レベル検出手段により検出される入力信号のレベルが所定の入力信号レベル閾値未満である場合に、ドレイン電流レベル検出手段により検出されるドレイン電流のレベルに基づいて、当該ドレイン電流のレベルが所定の値となるように、増幅素子のゲートに印加する電圧のレベルを制御する。
【００２０】
又は、ゲート印加電圧レベル制御手段が、入力信号レベル検出手段により検出される入力信号のレベルが所定の入力信号レベル閾値以下である場合に、ドレイン電流レベル検出手段により検出されるドレイン電流のレベルに基づいて、当該ドレイン電流のレベルが所定の値となるように、増幅素子のゲートに印加する電圧のレベルを制御する。
なお、入力信号のレベルが所定の入力信号レベル閾値未満である場合に制御を行うか、又は、入力信号のレベルが所定の入力信号レベル閾値以下である場合に制御を行うかについては、任意の態様が採用されてもよい。
【００２１】
従って、入力信号のレベルが所定の入力信号レベル閾値未満又は以下である場合に、増幅素子を流れるドレイン電流のレベルに基づいて当該ドレイン電流のレベルが所定の値となるようにゲートに印加される電圧のレベルが制御されるため、ドレイン電流のレベルを最適な値或いはそれに近い値に制御することができ、これにより、例えば経年変化や故障や破壊などにより増幅素子の特性が劣化したような場合においても、このような特性の劣化を補償することができ、増幅回路としての特性を保証することができる。
【００２２】
また、増幅素子の特性劣化を補償するに際して、必ずしもほかの増幅素子が備えられて参照されなくともよい点で例えば上記した特許文献１に記載されたものと比べて構成を簡易化することや低価格化することが可能であり、また、増幅素子を流れるドレイン電流のレベルに基づいて制御が行われるため、特性の劣化を永続的に防ぐことが可能であり、また、それぞれの増幅素子毎に個別に作業（例えば、通電エージング）が行われなくともよい点又は作業を短時間化することが可能な点で効率的である。
【００２３】
ここで、Ｂ級動作やＡＢ級動作では、例えば、増幅素子に入力される増幅対象となる信号のレベルが比較的に小さい場合には、当該信号のレベルによらずに、ドレイン電流のレベルが一定となり、一方、増幅素子に入力される増幅対象となる信号のレベルが比較的に大きい場合には、当該信号のレベルに応じて、ドレイン電流のレベルが変化する。
【００２４】
このため、所定の入力信号レベル閾値としては、例えば、増幅素子に入力される増幅対象となる信号のレベルによらずにドレイン電流のレベルが不変化である（つまり、変化しない）状態と当該信号のレベルに応じてドレイン電流のレベルが変化する状態との境界点における当該信号のレベルや、或いは、当該境界点における当該信号のレベルと比べて小さいレベルが用いられる。
そして、ドレイン電流のレベルに関する所定の値としては、例えば、一定の値が用いられる。
【００２５】
なお、所定の入力信号レベル閾値としては、種々な値が用いられてもよく、例えば、上記した境界点における信号のレベルと比べて大きいレベルが用いられてもよい。
また、当該所定の値としては、種々な値が用いられてもよく、例えば、変化するような値が用いられてもよい。
また、入力信号レベル検出手段により検出する信号のレベルとしては、例えば、電圧或いは電流の振幅のレベルや、電力のレベルなど、種々なレベルが用いられてもよい。
【００２６】
次に、上記した増幅回路Ａ及び上記した増幅回路Ｂについて更に説明する。
例えば、増幅回路としては、種々な回路が用いられてもよい。
また、増幅素子としては、例えば、電界効果トランジスタ（ＦＥＴ）など、種々なものが用いられてもよい。
また、増幅素子としては、例えば、１個の増幅素子が用いられてもよく、或いは、複数の増幅素子が組み合わされて用いられてもよい。
【００２７】
なお、増幅器は、一般に、複数の増幅素子が直列や並列に組み合わされて構成される。
また、複数の増幅素子が組み合わされたものに本発明を適用する場合には、例えば、それぞれの増幅素子毎に本発明を適用するような態様を用いることができる。
【００２８】
また、増幅素子に入力されて増幅素子により増幅される対象となる信号としては、種々な信号が用いられてもよく、例えば、通信装置により送信される対象となる信号などを用いることができる。
また、ドレイン電流レベル検出手段により検出するドレイン電流のレベルとしては、例えば、アンペア（Ａ）を単位としたレベルなど、種々なレベルが用いられてもよい。
【００２９】
また、ドレイン電流のレベルが所定の値となるように制御する態様としては、例えば、当該所定の値に厳密に制御するような態様が用いられてもよく、或いは、当該所定の値に近づくように制御するような態様が用いられてもよく、或いは、当該所定の値を含んで当該値に近い所定範囲内に制御するような態様などが用いられてもよい。
【００３０】
また、増幅素子のゲートに印加する電圧のレベルを制御する態様としては、例えば、増幅素子のソースを接地しておき、増幅素子のゲートに印加する電圧のレベルを制御することにより、ゲートとソースとの間の電圧のレベルを制御するよな態様が用いられる。
また、ゲート印加電圧レベル制御手段により制御する電圧のレベルとしては、例えば、ボルト（Ｖ）を単位としたレベルなど、種々なレベルが用いられてもよい。
【００３１】
以下で、更に、本発明に係る増幅回路（増幅回路Ａ、増幅回路Ｂ）に関する構成例を示す。
本発明に係る増幅回路では、一構成例として、ゲート印加電圧レベル制御手段は、ドレイン電流レベル検出手段により検出されるドレイン電流のレベルが所定の値と比べて小さいときには、当該ドレイン電流のレベルが大きくなるように、増幅素子のゲートに印加する電圧のレベルを変化させる。
【００３２】
また、本発明に係る増幅回路では、一構成例として、ゲート印加電圧レベル制御手段は、ドレイン電流レベル検出手段により検出されるドレイン電流のレベルが所定の値と比べて大きいときには、当該ドレイン電流のレベルが小さくなるように、増幅素子のゲートに印加する電圧のレベルを変化させる。
【００３３】
ここで、増幅素子のゲートに印加する電圧のレベル（ゲート電圧レベル）とドレイン電流のレベル（ドレイン電流レベル）との関係としては、例えば、ゲート電圧レベルが大きいほどドレイン電流レベルが大きくなるような関係があり、この場合、ゲート電圧レベルを大きくするとドレイン電流レベルが大きくなり、ゲート電圧レベルを小さくするとドレイン電流レベルが小さくなる。
【００３４】
また、本発明に係る増幅回路では、一構成例として、ゲート印加電圧レベル制御手段により用いられる所定の値を記憶する所定値記憶手段を備える。
ここで、所定値記憶手段としては、例えば、情報を記憶するメモリなどを用いて構成することができる。
【００３５】
また、本発明に係る増幅回路では、一構成例として、ゲート印加電圧レベル制御手段は、少なくともドレイン電流レベル検出手段により検出されるドレイン電流のレベルが所定のドレイン電流レベル閾値未満（又は以下）であるときに、増幅素子のゲートに印加する電圧のレベルを制御する。
従って、例えば経年変化などにより増幅素子の特性が劣化してドレイン電流のレベルが低下したような場合に、増幅素子のゲートに印加する電圧のレベルが制御されて、このような特性の劣化が補償される。
【００３６】
ここで、少なくともドレイン電流レベル検出手段により検出されるドレイン電流のレベルが所定のドレイン電流レベル閾値未満（又は以下）であるときとしては、例えば、このようなときだけが用いられてもよく、或いは、他のときも用いられてもよい。
また、所定のドレイン電流レベル閾値としては、種々な値が用いられてもよく、例えば、増幅回路の特性を保証するために要求されるドレイン電流のレベルの値を用いることができる。
【００３７】
また、本発明に係る増幅回路では、一構成例として、それぞれの手段による処理を常に行って、増幅素子のゲートに印加する電圧のレベルを常に制御する。
又は、本発明に係る増幅回路では、一構成例として、それぞれの手段による処理を所定の時間間隔で行って、増幅素子のゲートに印加する電圧のレベルを所定の時間間隔で制御する。
ここで、所定の時間間隔としては、種々な時間間隔が用いられてもよく、例えば、一定の周期の時間間隔などを用いることができる。
【００３８】
また、本発明に係る増幅回路では、一構成例として、増幅素子は、ＭＯＳ−ＦＥＴから構成される。
また、本発明に係る増幅回路は、一構成例として、有線又は無線の通信装置に設けられ、当該通信装置により通信される信号を増幅する。
【００３９】
また、本発明に係る増幅回路は、一構成例として、移動通信システムの基地局装置などの無線通信装置に設けられ、当該無線通信装置により送信される対象となる高周波数の信号を増幅する。
ここで、移動通信システムとしては、例えば、携帯電話システムや簡易型携帯電話システム（ＰＨＳ：Ｐｅｒｓｏｎａｌ  Ｈａｎｄｙ  ｐｈｏｎｅ  Ｓｙｓｔｅｍ）など、種々なものが用いられてもよい。
【００４０】
また、本発明に係る増幅回路は、例えば、フィードフォワード方式歪補償機能付きの増幅装置（ＦＦ増幅装置）や、プリディストーション方式歪補償機能付きの増幅装置（ＰＤ増幅装置）や、ドハティ型増幅装置などに設けられて使用される。
ここで、ＦＦ増幅装置としては、例えば、信号を増幅器により増幅するとともに当該増幅器で発生する歪を検出する歪検出ループと、当該増幅器による増幅信号から当該検出された歪を除去する歪除去ループを有するようなものが用いられる。
【００４１】
また、ＰＤ増幅装置としては、例えば、信号を増幅する増幅器の前段に、当該増幅器で発生する歪を打ち消す歪を当該信号に対して発生するプリディストータを備えるようなものが用いられる。
また、ドハティ型増幅装置としては、例えば、第１の増幅器に対して第２の増幅器が影響を与えて、全体的な線形性を維持するようなものが用いられる。
【００４２】
以下で、更に、増幅回路の他の構成例を示す。
（１）Ａ級動作で使用される増幅素子により信号を増幅する増幅回路（以下で、増幅回路Ｃと言う）において、
増幅素子に流れるドレイン電流のレベルを検出するドレイン電流レベル検出手段と、
少なくともドレイン電流レベル検出手段により検出されるドレイン電流のレベルが所定のドレイン電流レベル閾値未満（又は以下）であるときに、増幅素子のゲートに対してドレイン電流レベル制御用電圧を印加するドレイン電流レベル制御用電圧印加手段と、
を備えたことを特徴とする増幅回路。
【００４３】
（２）Ｂ級動作又はＡＢ級動作で使用される増幅素子により信号を増幅する増幅回路（以下で、増幅回路Ｄと言う）において、
増幅素子に入力される増幅対象となる信号のレベルを検出する入力信号レベル検出手段と、
増幅素子に流れるドレイン電流のレベルを検出するドレイン電流レベル検出手段と、
入力信号レベル検出手段により検出される入力信号のレベルが所定の入力信号レベル閾値未満（又は以下）である場合であって、少なくともドレイン電流レベル検出手段により検出されるドレイン電流のレベルが所定のドレイン電流レベル閾値未満（又は以下）であるときに、増幅素子のゲートに対してドレイン電流レベル制御用電圧を印加するドレイン電流レベル制御用電圧印加手段と、
を備えたことを特徴とする増幅回路。
【００４４】
ここで、上記した増幅回路Ｃ及び上記した増幅回路Ｄについて説明する。
例えば、少なくともドレイン電流レベル検出手段により検出されるドレイン電流のレベルが所定のドレイン電流レベル閾値未満（又は以下）であるときとしては、例えば、このようなときだけが用いられてもよく、或いは、他のときも用いられてもよい。
また、所定のドレイン電流レベル閾値としては、種々な値が用いられてもよく、例えば、増幅回路の特性を保証するために要求されるドレイン電流のレベルの値を用いることができる。
【００４５】
また、ドレイン電流レベル制御用電圧としては、例えば、一定のレベルの電圧が用いられてもよく、或いは、制御によりレベルを変化させることが可能な電圧が用いられてもよい。
また、例えば、ドレイン電流レベル制御用電圧とは別に、一定のレベル又は可変なレベルを有する他の電圧が増幅素子のゲートに対して印加されており、ドレイン電流レベル制御用電圧が増幅素子のゲートに印加される場合には、当該ドレイン電流レベル制御用電圧と当該他の電圧との和（又は、差）が増幅素子のゲートに印加されるような構成を用いることも可能である。
【００４６】
【発明の実施の形態】
本発明に係る実施例を図面を参照して説明する。
なお、本実施例では、例えば上記図８に示したような増幅回路に本発明を適用した場合を示す。
また、本実施例に係る増幅回路は、例えば、無線通信装置の送信部に設けられており、当該無線通信装置により無線送信する対象となる高周波数の信号（高周波信号）を増幅する。
【００４７】
まず、第１実施例として、ＭＯＳ−ＦＥＴをＡ級動作で使用する増幅回路について説明する。
図１には、本例の増幅回路の構成例を示してある。
本例の増幅回路は、ＭＯＳ−ＦＥＴ１と、２つのコンデンサ２、３と、電源４と、電流検出器５と、Ａ／Ｄ変換器６と、Ｄ／Ａ変換器７と、ＲＯＭ８と、ＲＡＭ９と、ＣＰＵ１０と、高周波入力ポート２１と、高周波出力ポート１２から構成されている。
また、電流検出器５は、電流検出用の抵抗（電流検出用抵抗）１１と、電流検出用の差動増幅器１２から構成されている。
【００４８】
本例の増幅回路では、ＭＯＳ−ＦＥＴ１のゲートにコンデンサ２を介して高周波入力ポート２１が接続されており、ＭＯＳ−ＦＥＴ１のソースが接地されており、ＭＯＳ−ＦＥＴ１のドレインにコンデンサ３を介して高周波出力ポート２２が接続されており、ＭＯＳ−ＦＥＴ１のドレインに電流検出用抵抗１１を介して電源４が接続されている。
【００４９】
また、電流検出用抵抗１１の両端と差動増幅器１２の２つの入力端が接続されており、差動増幅器１２の出力端とＡ／Ｄ変換器６の入力端が接続されており、Ａ／Ｄ変換器６の出力端とＣＰＵ１０の入力端が接続されている。
また、ＣＰＵ１０はＲＯＭ８やＲＡＭ９と接続されており、ＣＰＵ１０の出力端とＤ／Ａ変換器７の入力端が接続されており、Ｄ／Ａ変換器７の出力端とＭＯＳ−ＦＥＴ１のゲートが接続されている。
【００５０】
ここで、図２には、ＭＯＳ−ＦＥＴ１がＡ級動作で使用される場合における、ＭＯＳ−ＦＥＴ１に入力される増幅対象となる信号のレベル（入力信号レベル）と、ＭＯＳ−ＦＥＴ１に流れるドレイン電流Ｉｄのレベルとの関係の一例をグラフにより示してある。ここで、グラフの横軸は入力信号レベル（単位は、ボルト（Ｖ））を示しており、縦軸はドレイン電流Ｉｄのレベル（単位は、アンペア（Ａ））を示している。
【００５１】
同図に示されるように、ＭＯＳ−ＦＥＴ１がＡ級動作で使用される場合には、入力信号レベルの大きさにかかわらずに、ドレイン電流Ｉｄのレベルが常に一定となるのが理想的である。
本例では、ドレイン電流Ｉｄに関する当該一定のレベルの値をＩｄ閾値として設定し、当該Ｉｄ閾値の情報を例えばＲＯＭ８或いはＲＡＭ９などにより記憶する。一例として、図２に示されるようなグラフ（特性）に関する情報がＲＯＭ８の初期値メモリテーブルに記憶され、当該情報に基づいてＩｄ閾値が特定される。
【００５２】
次に、本例の増幅回路により行われる動作の一例を示す。
本例の増幅回路では、増幅対象となる高周波信号が、高周波入力ポート２１から入力され、コンデンサ２を介して、ＭＯＳ−ＦＥＴ１のゲートに入力される。そして、ＭＯＳ−ＦＥＴ１により増幅された当該高周波信号が、ＭＯＳ−ＦＥＴ１のドレインに接続されたコンデンサ３を介して、高周波出力ポート２２から出力される。ここで、２つのコンデンサ２、３は、それぞれ、直流電圧の成分を除去する機能を有している。また、当該増幅回路では、高周波入力ポート２１に入力される信号の電圧のレベルの変化に応じて、高周波出力ポート２２から出力される信号の電圧のレベルが変化する。
【００５３】
電流検出器５においては、ＭＯＳ−ＦＥＴ１のドレイン電流Ｉｄが電流検出用抵抗１１を流れ、当該電流検出用抵抗１１の端子間の電圧が差動増幅器１２に入力されて増幅される。そして、当該増幅結果に相当するアナログ信号がＡ／Ｄ変換器６によりデジタル値へ変換され、当該デジタル値がＣＰＵ１０に入力される。当該デジタル値は、ＭＯＳ−ＦＥＴ１に流れるドレイン電流Ｉｄのレベルを反映する。
【００５４】
また、ＲＯＭ８は制御プログラムなどを格納しており、ＲＡＭ９は制御データなどを格納しており、ＣＰＵ１０はＲＯＭ８やＲＡＭ９に格納された情報を用いて、各種の制御や処理を実行する。
本例では、ＣＰＵ１０は、Ａ／Ｄ変換器６から入力されるデジタル値に基づいてＭＯＳ−ＦＥＴ１に流れるドレイン電流Ｉｄのレベルを検出し、当該検出結果及び設定されたＩｄ閾値に基づいてＭＯＳ−ＦＥＴ１のゲートに印加する電圧のレベルを制御するためのデジタル値をＤ／Ａ変換器７へ出力する。ＣＰＵ１０から出力されるデジタル値はＤ／Ａ変換器７によりアナログ信号へ変換され、当該アナログ信号がＭＯＳ−ＦＥＴ１のゲートへ出力される。
【００５５】
そして、ＭＯＳ−ＦＥＴ１のゲートには当該アナログ信号による電圧が印加されるとともに高周波入力ポート２１からの入力信号による電圧が印加され、当該アナログ信号による電圧のレベルがＣＰＵ１０により制御されることによりＭＯＳ−ＦＥＴ１のゲート電圧が制御（バイアス制御）される。本例では、ＣＰＵ１０は、検出されるドレイン電流ＩｄのレベルをＩｄ閾値に近づけるように、ＭＯＳ−ＦＥＴ１のゲート電圧を制御する。
【００５６】
次に、図３を参照して、本例の増幅回路によりＭＯＳ−ＦＥＴ１のゲート電圧を制御する処理の手順の一例を示す。
まず、本例の増幅回路を動作させるための初期的な処理として、ＣＰＵ１０によりＭＯＳ−ＦＥＴ１のゲートに対して印加する電圧のレベル（バイアス値）が設定され（ステップＳ１）、ＭＯＳ−ＦＥＴ１のドレイン側の電源４により電圧（ドレイン電圧）が印加される（ステップＳ２）。
【００５７】
そして、増幅回路が動作を開始すると、ＣＰＵ１０が、電流検出器５及びＡ／Ｄ変換器６を介してドレイン電流Ｉｄのレベルを常に検出し（ステップＳ３）、検出されるドレイン電流ＩｄのレベルがＩｄ閾値と比べて大きい（高い）と判定した場合には（ステップＳ４）、ドレイン電流Ｉｄのレベルを小さくする方向でＤ／Ａ変換器７を介してＭＯＳ−ＦＥＴ１のゲートに印加する電圧のレベルを変化させるように制御する一方（ステップＳ５）、検出されるドレイン電流ＩｄのレベルがＩｄ閾値と比べて小さい（低い）と判定した場合には（ステップＳ４）、ドレイン電流Ｉｄのレベルを大きくする方向でＤ／Ａ変換器７を介してＭＯＳ−ＦＥＴ１のゲートに印加する電圧のレベルを変化させるように制御する（ステップＳ６）。
【００５８】
このように、本例の増幅回路では、ＭＯＳ−ＦＥＴ１に流れるドレイン電流Ｉｄのレベルを検出して、検出されるドレイン電流Ｉｄのレベルが一定の値（Ｉｄ閾値）となるようにＭＯＳ−ＦＥＴ１のゲート電圧（バイアス電圧）を変化させる処理が、常に行われる。
【００５９】
以上のように、本例の増幅回路では、高周波増幅用のＭＯＳ−ＦＥＴ１を使用して高周波信号を増幅する機器において、ＭＯＳ−ＦＥＴ１に流れるドレイン電流Ｉｄのレベルを検出し、検出されるドレイン電流Ｉｄのレベルが最適な値となるようにＭＯＳ−ＦＥＴ１のゲート電圧を制御することが、自動的に行われる。
【００６０】
従って、本例の増幅回路では、例えば、ＭＯＳ−ＦＥＴ１の通電を行った場合におけるホットキャリア現象によりＭＯＳ−ＦＥＴ１のドレイン電流Ｉｄのレベルが経時的に低下するような特性劣化が生じる場合や、或いは、ＭＯＳ−ＦＥＴ１の故障や破壊などによりＭＯＳ−ＦＥＴ１のドレイン電流Ｉｄに関する特性劣化が生じる場合などにおいても、機器の特性劣化を防止して、安定した特性を得ることができ、特性劣化を改善することができる。
【００６１】
また、本例の増幅回路では、ＭＯＳ−ＦＥＴ１に流れるドレイン電流Ｉｄのレベルが自動的に最適な値へ制御されるため、例えば、当該ＭＯＳ−ＦＥＴ１に対して行われる通電エージングに要する時間を短時間化することができ、或いは、当該ＭＯＳ−ＦＥＴ１に対する通電エージングを省略することができる。
【００６２】
また、本例の増幅回路では、例えば、Ａ級で動作する増幅素子１と、電源電圧４と増幅素子１のドレインとの間に設けられて当該増幅素子１のドレイン電流Ｉｄを検出するための電流検出部５、６と、増幅素子１のゲートにバイアス電圧を印加するためのバイアス印加部７と、情報を記憶する記憶部８、９と、各構成部を制御する制御部１０を備えた構成において、制御部１０が、電流検出部５、６により検出されるドレイン電流Ｉｄの値（レベル）が規定値未満（又は以下）であるときに、バイアス印加部７により増幅素子１のゲートにドレイン電流レベル制御用のバイアス電圧をかけるような制御を行うことも可能である。ここで、当該規定値としては、例えば、Ｉｄ閾値の値や、Ｉｄ閾値と比べて小さい値を用いることができる。
【００６３】
従って、本例の増幅回路では、検出される増幅素子１のドレイン電流Ｉｄのレベルに基づいて増幅素子１の特性が劣化したことを判定した場合に、増幅素子１のゲートに対してドレイン電流レベル制御用のバイアス電圧をかけることができ、これにより、例えば、増幅素子１の特性が劣化した場合においても、このような特性の劣化を補償して、出力する信号の電力を実用上で有効に高く維持することができる。
【００６４】
なお、本例の増幅回路では、ＭＯＳ−ＦＥＴ１により増幅素子が構成されており、増幅素子により増幅する対象となる信号として高周波数の通信信号が用いられており、ドレイン電流Ｉｄのレベルを調整する目標となる所定の値としてＩｄ閾値が用いられている。
【００６５】
また、本例の増幅回路では、電流検出器５の機能やＡ／Ｄ変換器６の機能やＣＰＵ１０の機能によりドレイン電流レベル検出手段が構成されており、ＲＯＭ８の機能やＲＡＭ９の機能やＣＰＵ１０の機能やＤ／Ａ変換器７の機能によりゲート印加電圧レベル制御手段が構成されており、Ｉｄ閾値を記憶するＲＯＭ８の機能により所定値記憶手段が構成されている。
【００６６】
ここで、本例では、電流検出用抵抗１１と差動増幅器１２から構成される電流検出器５を用いた場合を示したが、他の回路構成を有する電流検出器を用いることも可能である。
一例として、図４には、電流検出用のコイル（電流検出用コイル）３２と磁気検出素子３３から構成される電流検出器３１の構成例を示してあり、このような電流検出器３１を本例の増幅回路に備えて用いることも可能である。ここで、磁気検出素子３３は、例えば、ホール素子などから構成される。
【００６７】
同図に示した電流検出器３１においては、ＭＯＳ−ＦＥＴ１（図示せず）と電源３４との間に電流検出用コイル３２が設けられている。そして、ＭＯＳ−ＦＥＴ１のドレイン電流Ｉｄが電流検出用コイル３２を流れることにより当該電流検出用コイル３２から磁力（磁力線）Ｂ１が発生し、当該磁力Ｂ１の大きさを磁気検出素子３３により検出して、当該検出結果に相当する電圧をＡ／Ｄ変換器６へ出力する。
【００６８】
このようにして磁気検出素子３３により検出される電圧のレベルはＭＯＳ−ＦＥＴ１のドレイン電流Ｉｄのレベルを反映し、アナログ信号である当該電圧がＡ／Ｄ変換器６によりデジタル値へ変換されてＣＰＵ１０（図示せず）へ出力され、当該デジタル値に基づいてＣＰＵ１０によりドレイン電流Ｉｄのレベルが検出される。
【００６９】
次に、第２実施例として、ＭＯＳ−ＦＥＴをＢ級動作で使用する増幅回路について説明する。
図５には、本例の増幅回路の構成例を示してある。
本例の増幅回路は、ＭＯＳ−ＦＥＴ４１と、２つのコンデンサ４２、４３と、電源４４と、電流検出器４５と、Ａ／Ｄ変換器４６と、方向性結合器４７と、検波器４８と、Ａ／Ｄ変換器４９と、Ｄ／Ａ変換器５０と、ＲＯＭ５１と、ＲＡＭ５２と、ＣＰＵ５３と、高周波入力ポート７１と、高周波出力ポート７２から構成されている。
また、電流検出器４５は、電流検出用の抵抗（電流検出用抵抗）６１と、電流検出用の差動増幅器６２から構成されている。
【００７０】
ここで、本例の増幅回路の構成や動作は、例えば、ＭＯＳ−ＦＥＴ４１のＢ級動作が用いられていることや、方向性結合器４７や検波器４８やＡ／Ｄ変換器４９により入力信号のレベルを検出することや、ＣＰＵ５３によりＭＯＳ−ＦＥＴ４１のゲート電圧を制御する仕方を除いて、上記第１実施例の図１に示した増幅回路の構成や動作と同様であるため、以下では、異なる構成や動作について詳しく説明し、同様な構成や動作については説明を簡略化或いは省略する。
【００７１】
本例の増幅回路では、高周波入力ポート７１とコンデンサ４２との間に、高周波入力ポート７１から入力される高周波信号の一部を分配して取得する方向性結合器４７が接続されている。また、当該取得される信号が出力される方向性結合器４７の出力端と検波器４８の入力端が接続されており、検波器４８の出力端とＡ／Ｄ変換器４９の入力端が接続されており、Ａ／Ｄ変換器４９の出力端とＣＰＵ５３の入力端が接続されている。
【００７２】
ここで、図６には、ＭＯＳ−ＦＥＴ４１がＢ級動作で使用される場合における、ＭＯＳ−ＦＥＴ４１に入力される増幅対象となる信号のレベル（入力信号レベル）と、ＭＯＳ−ＦＥＴ４１に流れるドレイン電流Ｉｄのレベルとの関係の一例をグラフにより示してある。ここで、グラフの横軸は入力信号レベル（単位は、ボルト（Ｖ））を示しており、縦軸はドレイン電流Ｉｄのレベル（単位は、アンペア（Ａ））を示している。
【００７３】
同図に示されるように、ＭＯＳ−ＦＥＴ４１がＢ級動作で使用される場合には、入力信号レベルが境界点となる一定値以下であるときには、入力信号レベルの大きさにかかわらずに、ドレイン電流Ｉｄのレベルが常に一定となるのが理想的である。また、入力信号レベルが境界点となる当該一定値を超えると、入力信号レベルの大きさに応じてドレイン電流Ｉｄのレベルが増加するような特性を有する。
【００７４】
このため、Ｂ級動作が用いられる場合には、入力信号レベルが当該一定の値を超えた状態であってドレイン電流Ｉｄが増加しているような状態では、入力信号レベル自体に応じてドレイン電流Ｉｄが増幅されることから、ドレイン電流Ｉｄのレベルが劣化しているのか否かを判定することが難しく、ＭＯＳ−ＦＥＴ４１のゲートに印加するバイアス電圧を変化させても、ドレイン電流Ｉｄのレベルを調整したい値に設定することが難しいと考えられる。
【００７５】
そこで、本例では、入力信号レベルが当該一定の値と比べて小さい場合にだけ、ＭＯＳ−ＦＥＴ４１のゲート電圧を制御することとし、これにより、ドレイン電流Ｉｄのレベルを一定のレベルの値（Ｉｄ閾値）に調整することとする。
本例では、当該一定の値を入力信号レベル閾値として設定し、入力信号レベル閾値の情報やＩｄ閾値の情報を例えばＲＯＭ５１或いはＲＡＭ５２などにより記憶する。一例として、図６に示されるようなグラフ（特性）に関する情報がＲＯＭ５１の初期値メモリテーブルに記憶され、当該情報に基づいて入力信号レベル閾値やＩｄ閾値が特定される。
【００７６】
次に、本例の増幅回路により行われる動作の一例を示す。
本例の増幅回路では、例えば上記第１実施例の図１に示した増幅回路と同様に、高周波入力ポート７１から入力される高周波信号がＭＯＳ−ＦＥＴ４１により増幅されて高周波出力ポート７２から出力され、また、ＭＯＳ−ＦＥＴ４１に流れるドレイン電流Ｉｄのレベルが電流検出器４５やＡ／Ｄ変換器４６を介してＣＰＵ５３により検出される。
【００７７】
また、本例の増幅回路では、高周波入力ポート７１から入力される高周波信号のレベル（入力信号レベル）が方向性結合器４７により抽出され、当該抽出結果が検波器４８により検波され、当該検波結果である電圧のアナログ信号がＡ／Ｄ変換器４９によりデジタル値へ変換され、当該デジタル値がＣＰＵ５３へ出力される。当該デジタル値は、高周波入力ポート７１から入力される信号のレベル（入力信号レベル）を反映する。ここで、検波器４８は、例えば、ダイオードを用いて構成される。
【００７８】
また、ＣＰＵ５３は、Ａ／Ｄ変換器４９から入力されるデジタル値に基づいて入力信号レベルを検出するとともに、Ａ／Ｄ変換器４６から入力されるデジタル値に基づいてＭＯＳ−ＦＥＴ４１に流れるドレイン電流Ｉｄのレベルを検出し、これらの検出結果と設定された入力信号レベル閾値及びＩｄ閾値に基づいてＭＯＳ−ＦＥＴ４１のゲートに印加する電圧のレベルを制御するためのデジタル値をＤ／Ａ変換器５０へ出力する。ＣＰＵ５３から出力されるデジタル値はＤ／Ａ変換器５０によりアナログ信号へ変換され、当該アナログ信号がＭＯＳ−ＦＥＴ４１のゲートへ出力される。
【００７９】
そして、ＭＯＳ−ＦＥＴ４１のゲートには当該アナログ信号による電圧が印加されるとともに高周波入力ポート７１からの入力信号による電圧が印加され、当該アナログ信号による電圧のレベルがＣＰＵ５３により制御されることによりＭＯＳ−ＦＥＴ４１のゲート電圧が制御（バイアス制御）される。本例では、ＣＰＵ５３は、検出される入力信号レベルが入力信号レベル閾値と比べて小さい場合に、検出されるドレイン電流ＩｄのレベルをＩｄ閾値に近づけるように、ＭＯＳ−ＦＥＴ４１のゲート電圧を制御する。
【００８０】
次に、図７を参照して、本例の増幅回路によりＭＯＳ−ＦＥＴ４１のゲート電圧を制御する処理の手順の一例を示す。
まず、本例の増幅回路を動作させるための初期的な処理として、ＣＰＵ５３によりＭＯＳ−ＦＥＴ４１のゲートに対して印加する電圧のレベル（バイアス値）が設定され（ステップＳ１１）、ＭＯＳ−ＦＥＴ４１のドレイン側の電源４４により電圧（ドレイン電圧）が印加される（ステップＳ１２）。
【００８１】
そして、増幅回路が動作を開始すると、ＣＰＵ５３が、方向性結合器４７と検波器４８とＡ／Ｄ変換器４９を介して入力信号レベルを常に検出し、検出される入力信号レベルが所定の入力信号レベル閾値と比べて小さい（低い）と判定されるときには（ステップＳ１３）、次のようなバイアス制御処理を実行する一方（ステップＳ１４〜ステップＳ１７）、検出される入力信号レベルが所定の入力信号レベル閾値以上であると判定されるときには（ステップＳ１３）、次のようなバイアス制御処理を実行せずに、入力信号レベルの検出及び判定（ステップＳ１３）を行う。
【００８２】
上記したバイアス制御処理では、ＣＰＵ５３は、電流検出器４５及びＡ／Ｄ変換器４６を介してドレイン電流Ｉｄのレベルを常に検出し（ステップＳ１４）、検出されるドレイン電流ＩｄのレベルがＩｄ閾値と比べて大きい（高い）と判定した場合には（ステップＳ１５）、ドレイン電流Ｉｄのレベルを小さくする方向でＤ／Ａ変換器５０を介してＭＯＳ−ＦＥＴ４１のゲートに印加する電圧のレベルを変化させるように制御する一方（ステップＳ１６）、検出されるドレイン電流ＩｄのレベルがＩｄ閾値と比べて小さい（低い）と判定した場合には（ステップＳ１５）、ドレイン電流Ｉｄのレベルを大きくする方向でＤ／Ａ変換器５０を介してＭＯＳ−ＦＥＴ４１のゲートに印加する電圧のレベルを変化させるように制御する（ステップＳ１７）。
【００８３】
なお、本例では、ＣＰＵ５３は、入力信号レベルが入力信号レベル閾値と比べて小さい状態であって上記したバイアス制御処理が行われる場合に、Ｄ／Ａ変換器５０へ出力するデジタル値（つまり、Ｄ／Ａ変換器５０を介してＭＯＳ−ＦＥＴ４１のゲートに印加する電圧のレベル）をＲＡＭ５２などにより記憶や更新し、そして、入力信号レベルが入力信号レベル閾値以上である状態であって上記したバイアス制御処理が行われない場合に、当該ＲＡＭ５２などに記憶されたデジタル値をＤ／Ａ変換器５０へ出力することにより、ＭＯＳ−ＦＥＴ４１のゲート電圧を制御する。
【００８４】
このように、本例の増幅回路では、入力信号レベルが入力信号レベル閾値と比べて小さい場合に、ＭＯＳ−ＦＥＴ４１に流れるドレイン電流Ｉｄのレベルを検出して、検出されるドレイン電流Ｉｄのレベルが一定の値（Ｉｄ閾値）となるようにＭＯＳ−ＦＥＴ４１のゲート電圧（バイアス電圧）を変化させる処理が、常に行われる。
【００８５】
以上のように、本例の増幅回路では、高周波増幅用のＭＯＳ−ＦＥＴ４１を使用して高周波信号を増幅する機器において、入力信号レベルが比較的に小さい場合に、ＭＯＳ−ＦＥＴ４１に流れるドレイン電流Ｉｄのレベルを検出し、検出されるドレイン電流Ｉｄのレベルが最適な値となるようにＭＯＳ−ＦＥＴ４１のゲート電圧を制御することが、自動的に行われる。
【００８６】
また、本例の増幅回路では、例えば、Ｂ級で動作する増幅素子４１と、電源電圧４４と増幅素子４１のドレインとの間に設けられて当該増幅素子４１のドレイン電流Ｉｄを検出するための電流検出部４５、４６と、入力信号レベルを検出するための入力信号レベル検出部４７〜４９と、増幅素子４１のゲートにバイアス電圧を印加するためのバイアス印加部５０と、情報を記憶する記憶部５１、５２と、各構成部を制御する制御部５３を備えた構成において、制御部５３が、入力信号レベル検出部４７〜４９により検出される入力信号レベルが第１の規定値未満（又は以下）であって且つ電流検出部４５、４６により検出されるドレイン電流Ｉｄの値（レベル）が第２の規定値未満（又は以下）であるときに、バイアス印加部５０により増幅素子４１のゲートにドレイン電流レベル制御用のバイアス電圧をかけるような制御を行うことも可能である。
【００８７】
ここで、入力信号レベルに関する第１の規定値としては、例えば、本例において入力信号レベル閾値として設定した一定の値や、当該一定の値と比べて小さい値を用いることができる。
また、ドレイン電流Ｉｄのレベルに関する第２の規定値としては、例えば、Ｉｄ閾値の値や、Ｉｄ閾値と比べて小さい値を用いることができる。
【００８８】
従って、本例の増幅回路では、上記第１実施例に示した増幅回路と同様な効果を得ることができ、具体的には、例えば経年変化や故障や破壊などによりＭＯＳ−ＦＥＴ４１の特性が劣化したような場合においても、このような特性の劣化を補償することができ、機器の特性を保証すること、などができる。
また、本例の増幅回路では、上記第１実施例に示した増幅回路と同様に、上記図４に示したような電流検出器３１を用いることも可能である。
【００８９】
なお、本例の増幅回路では、ＭＯＳ−ＦＥＴ４１により増幅素子が構成されており、増幅素子により増幅する対象となる信号として高周波数の通信信号が用いられており、入力信号レベル閾値としてドレイン電流Ｉｄのレベルが一定となるか否かの境界点となる一定の値が用いられており、ドレイン電流Ｉｄのレベルを調整する目標となる所定の値としてＩｄ閾値が用いられている。
【００９０】
また、本例の増幅回路では、電流検出器４５の機能やＡ／Ｄ変換器４６の機能やＣＰＵ５３の機能によりドレイン電流レベル検出手段が構成されており、方向性結合器４７の機能や検波器４８の機能やＡ／Ｄ変換器４９の機能やＣＰＵ５３の機能により入力信号レベル検出手段が構成されており、ＲＯＭ５１の機能やＲＡＭ５２の機能やＣＰＵ５３の機能やＤ／Ａ変換器５０の機能によりゲート印加電圧レベル制御手段が構成されており、入力信号レベル閾値を記憶するＲＯＭ５１の機能により入力信号レベル閾値記憶手段が構成されており、Ｉｄ閾値を記憶するＲＯＭ５１の機能により所定値記憶手段が構成されている。
【００９１】
また、上記した第２実施例では、ＭＯＳ−ＦＥＴをＢ級動作で使用する増幅回路について示したが、これに限られず、例えば、ＭＯＳ−ＦＥＴをＡＢ級動作で使用する増幅回路についても、同様な構成や同様な動作により、同様な効果を得ることができる。
【００９２】
ここで、本発明に係る増幅回路などの構成としては、必ずしも以上に示したものに限られず、種々な構成が用いられてもよい。なお、本発明は、例えば本発明に係る処理を実行する方法或いは方式や、このような方法や方式を実現するためのプログラムなどとして提供することも可能である。
また、本発明の適用分野としては、必ずしも以上に示したものに限られず、本発明は、種々な分野に適用することが可能なものである。
【００９３】
また、本発明に係る増幅回路などにおいて行われる各種の処理としては、例えばプロセッサやメモリ等を備えたハードウエア資源においてプロセッサがＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）に格納された制御プログラムを実行することにより制御される構成が用いられてもよく、また、例えば当該処理を実行するための各機能手段が独立したハードウエア回路として構成されてもよい。
また、本発明は上記の制御プログラムを格納したフロッピー（登録商標）ディスクやＣＤ（Ｃｏｍｐａｃｔ  Ｄｉｓｃ）−ＲＯＭ等のコンピュータにより読み取り可能な記録媒体や当該プログラム（自体）として把握することもでき、当該制御プログラムを記録媒体からコンピュータに入力してプロセッサに実行させることにより、本発明に係る処理を遂行させることができる。
【００９４】
【発明の効果】
以上説明したように、本発明に係る増幅回路によると、Ａ級動作で使用される増幅素子により信号を増幅するに際して、増幅素子に流れるドレイン電流のレベルを検出し、検出されるドレイン電流のレベルに基づいて当該ドレイン電流のレベルが所定の値となるように増幅素子のゲートに印加する電圧のレベルを制御するようにしたため、例えば経年変化や故障や破壊などにより増幅素子の特性が劣化したような場合においても、このような特性の劣化を補償することができ、増幅回路としての特性を保証することができる。
【００９５】
また、本発明に係る増幅回路によると、Ｂ級動作又はＡＢ級動作で使用される増幅素子により信号を増幅するに際して、増幅素子に入力される増幅対象となる信号のレベルを検出し、増幅素子に流れるドレイン電流のレベルを検出し、検出される入力信号のレベルが所定の入力信号レベル閾値未満又は以下である場合に、検出されるドレイン電流のレベルに基づいて当該ドレイン電流のレベルが所定の値となるように増幅素子のゲートに印加する電圧のレベルを制御するようにしたため、例えば経年変化や故障や破壊などにより増幅素子の特性が劣化したような場合においても、このような特性の劣化を補償することができ、増幅回路としての特性を保証することができる。
【図面の簡単な説明】
【図１】本発明の第１実施例に係る増幅回路の構成例を示す図である。
【図２】Ａ級動作で使用されるＭＯＳ−ＦＥＴにおける入力信号レベルとドレイン電流レベルとの関係の一例を示す図である。
【図３】本発明の第１実施例に係る増幅回路において行われる動作の一例を示す図である。
【図４】電流検出器の構成例を示す図である。
【図５】本発明の第２実施例に係る増幅回路の構成例を示す図である。
【図６】Ｂ級動作で使用されるＭＯＳ−ＦＥＴにおける入力信号レベルとドレイン電流レベルとの関係の一例を示す図である。
【図７】本発明の第２実施例に係る増幅回路において行われる動作の一例を示す図である。
【図８】従来例に係る増幅回路の構成例を示す図である。
【符号の説明】
１、４１・・ＭＯＳ−ＦＥＴ、  ２、３、４２、４３・・コンデンサ、
４、３４、４４・・電源、  ５、３１、４５・・電流検出器、
６、４６、４９・・Ａ／Ｄ変換器、  ７、５０・・Ｄ／Ａ変換器、
８、５１・・ＲＯＭ、  ９、５２・・ＲＡＭ、  １０、５３・・ＣＰＵ、
１１、６１・・抵抗、  １２、６２・・差動増幅器、
２１、７１・・高周波入力ポート、  ２２、７２・・高周波出力ポート、
３２・・コイル、  ３３・・磁気検出素子、  ４７・・方向性結合器、
４８・・検波器、
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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