(57)【要約】【課題】既に形成されたエクステンション不純物領域がプロセス途中で意図しないエッチングにより表面部が掘れ、特性が低下する。【解決手段】チャネルが形成される半導体１の上にゲート絶縁膜２とゲート電極３の積層体を形成する工程と、ゲート電極３の周囲に露出した半導体１の表面領域が酸化されるのを防止する酸化阻止膜４で、少なくとも半導体１の当該表面領域を覆う工程と、酸化阻止膜４をつけたまま半導体１の表面領域に不純物をイオン注入し、ソースまたはドレインのエクステンション不純物領域（分布領域３ａ）を形成する工程と、ゲート電極３のエッジより所定距離だけ離れた半導体１に、ソース・ドレイン不純物領域を形成する工程と、を含む。【選択図】  図１
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【特許請求の範囲】
【請求項１】
チャネルが形成される半導体の上にゲート絶縁膜とゲート電極の積層体を形成する工程と、
前記ゲート電極の周囲に露出した前記半導体の表面領域が酸化されるのを防止する酸化阻止膜で、少なくとも半導体の当該表面領域を覆う工程と、
前記酸化阻止膜をつけたまま半導体の前記表面領域に不純物をイオン注入し、ソースまたはドレインのエクステンション不純物領域を形成する工程と、
前記ゲート電極のエッジより所定距離だけ離れた前記半導体に、ソース・ドレイン不純物領域を形成する工程と、
を含む絶縁ゲート電界効果トランジスタの製造方法。
【請求項２】
前記酸化阻止膜が窒化膜であり、
前記酸化阻止膜の形成工程において、前記絶縁ゲート電界効果トランジスタが形成される基板全域で膜厚が安定するのに必要な最小限以上の膜厚にて、前記窒化膜を形成する
請求項１に記載の絶縁ゲート電界効果トランジスタの製造方法。
【請求項３】
前記酸化阻止膜の形成工程において前記半導体の表面層が酸化阻止膜の原料の一部として熱処理過程で消費される場合、次の前記エクステンション不純物領域の形成において、前記酸化阻止膜の材料と厚さ、および、消費される半導体の前記表面層の厚さを考慮してイオン注入の投影飛程を予め決める
請求項１に記載の絶縁ゲート電界効果トランジスタの製造方法。
【請求項４】
前記エクステンション不純物領域の形成工程が、
レジスト層を形成する工程と、
前記レジスト層のパターンに応じた半導体箇所に不純物イオンを選択的に注入する工程と、
前記レジスト層を剥離する工程と、
前記半導体の表面を洗浄する工程と、を有し、
不純物プロファイルが異なる複数の種類の絶縁ゲート電界効果トランジスタを同一の基板に形成する際に、前記エクステンション不純物領域の形成工程を、トランジスタの前記種類の数だけ複数回連続して実施する
請求項１に記載の絶縁ゲート電界効果トランジスタの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ソース・ドレイン不純物領域が、いわゆるエクステンション不純物領域を備える絶縁ゲート電界効果トランジスタの製造方法に関する。
【０００２】
【従来の技術】
ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）で代表される絶縁ゲート電界効果トランジスタは、半導体集積回路（ＩＣ）の能動デバイスとして広く用いられている。ＩＣの高集積化は、主に、ＭＯＳＦＥＴの微細化によって支えられている。
ＣＭＯＳ（ｃｏｍｐｌｅｍｅｎｔａｒｙ  ｍｅｎｔａｌ−ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ロジックＩＣなどにおいて、Ｐ型チャネルＭＯＳ（以下、ＰＭＯＳ）とＮ型チャネルＭＯＳが混在する。これらの不純物の種類、プロファイルが異なるトランジスタに対し、微細化に伴う短チャネル効果抑制のために、いわゆるエクステンション（Ｅｘｔｅｎｓｉｏｎ）と称される浅い接合のイオン注入技術、さらにはゲート長Ｌｇに依存したチャネル不純物プロファイルの制御のために、ポケット（Ｐｏｃｋｅｔ）、もしくは、ハロー（Ｈａｌｏ）と呼ばれるイオン注入技術が知られている。
このうちエクステンション不純物領域は、最近の微細化の進展にともなって非常に浅い接合深さが要求される。また、ソース抵抗などの抑制のために、以前より高い不純物濃度に設定される傾向がある。
【０００３】
一方、ロジックＩＣは、通常、電源電圧Ｖｄｄで動作する低耐圧のロジックトランジスタのほかに、その入出力部に、外部から印加される可能性がある高い電圧から内部回路を護るために、ロジックトランジスタより、高い耐圧のトランジスタが用いられる。
エリアペナルティを被ることなく耐圧を向上させるために、通常、そのソースまたはドレインの不純物濃度プロファイルを、ロジックトランジスタのそれと異ならせる。このような場合、同一ウエハ内の異なる箇所に、異なるイオン注入条件でエクステンション不純物領域を繰り返し形成する必要がある。
【０００４】
図４（Ａ）〜図４（Ｃ）に、一旦エクステンション不純物領域が形成されたトランジスタ（例えば、ＣＭＯＳロジックＩＣのＮ型ロジックトランジスタ）に対し、他のトランジスタのエクステンション不純物領域の形成工程で、必然的に施される処理を断面図において示す。
図４（Ａ）において、チャネルが形成される半導体、例えばＰウエル１００の上にゲート絶縁膜１０１が形成され、ゲート絶縁膜１０１の上にゲート電極１０２が形成されている。ゲート電極１０２のチャネル方向の両側におけるウエル表面部分に、相対的に低い加速エネルギーのイオン注入によりＮ型不純物が浅く導入されている。図中の符号１０３は、このＮ型不純物の分布領域を示す。
【０００５】
その後、不純物分布領域１０３が形成された図４（Ａ）に示すＮ型ロジックトランジスタと同じウエハ内の他のトランジスタ、例えばＰ型ロジックトランジスタ、Ｎ型またはＰ型の入出力トランジスタに、不純物分布領域１０３と異なる条件でイオン注入を行うために、レジスト層１０４が形成される。図４（Ａ）において、先にイオン注入が済んだＮ型ロジックトランジスタはレジスト層１０４で覆われている。
【０００６】
図示していない他のトランジスタに対する、エクステンション領域形成時のイオン注入が済むと、用いたレジスト層１０４を剥離する。剥離において、図４（Ｂ）に示すように、Ｏ２プラズマ内で有機レジストを燃焼させて灰化させて除去する。図示しないが、このときウエル１００のシリコン表面に自然酸化膜が薄く形成される。
【０００７】
図４（Ｃ）において後処理洗浄を行い、その後、図４（Ａ）〜図４（Ｃ）の工程を必要な回数繰り返した後、サイドウォール・スペーサの形成、ソース・ドレイン不純物領域の形成等を行って、当該ＣＭＯＳロジックＩＣを完成させる。
【０００８】
【発明が解決しようとする課題】
ところが、この従来の絶縁ゲート電界効果トランジスタを含む半導体装置の製造方法において、図４（Ｃ）の後処理工程において、有機物除去のためフッ酸を含む洗浄液が用いられる。このため、自然酸化膜がエッチングにより除去され、結果として、自然酸化膜除去後のシリコン表面は後処理前の状態より多少なりとも掘れてしまう。不純物濃度が高いシリコンは酸化されやすく、高濃度薄層化している現状のエクステンション不純物領域においては、１回のレジスト剥離と後処理洗浄で、例えば０．５ｎｍ〜１．０ｎｍ程度シリコン表面層が掘れることになる。
【０００９】
図５は、複数回、例えば４回のレジスト剥離と後処理洗浄を経た後のＭＯＳＦＥＴの拡大した断面図である。
４回目の後処理洗浄後には、シリコン表面の掘れ量Δｄは、最近の薄いゲート絶縁膜１０１の膜厚ｔｏｘ、あるいはエクステンションイオン注入の不純物イオンの投影飛程Ｒｐと同程度（例えば、２ｎｍ〜３ｎｍ）まで達する。
【００１０】
図６（Ａ）に、スルー酸化膜（ｔｈｒｏｕｇｈ  ｏｘｉｄｅ）を通してＮ型不純物をイオン注入した場合、イオン注入直後における、基板の深さ方向の不純物濃度プロファイルを示す。また、図６（Ｂ）に、このサンプルのシリコン表面が０．５ｎｍ掘れた場合、１．０ｎｍ掘れた場合の不純物濃度プロファイルを、掘れなしの場合と比較して示す。図６（Ｂ）に示す不純物濃度プロファイルは、様々な熱処理が施されるＣＭＯＳプロセスを経た最終的な不純物濃度プロファイルである。
図６（Ｂ）に示すように、シリコン表面が０．５ｎｍ掘れただけで、不純物濃度が２０％低下し、１．０ｎｍの掘れでは４０％も低下することが判る。
【００１１】
図７は、掘れ量が０．５ｎｍと１．０ｎｍのトランジスタを、掘れなしのトランジスタとＶｇ−Ｉｄ特性において比較したグラフである。基板掘れが生じエクステンション領域の抵抗が上がると、同じゲート電圧Ｖｇを印加したときのドレイン電流Ｉｄが低下している。このドレイン電流Ｉｄの低下は、図８に示すように４０％に近い大幅なものである。このとき、閾値電圧Ｖｔｈが１００ｍＶ変化している。
このようにトランジスタ特性が変化するのは、シリコン表面の掘れに起因した不純物量の低下によって不純物領域の横方向の拡がり寸法が短くなり、実効的なチャネル長が相対的に長くなるためである。また、エクステンション不純物領域のシート抵抗が極めて高くなり、寄生抵抗の増大によってトランジスタの駆動能力が低下する。
【００１２】
本発明の目的は、既に形成されたエクステンション不純物領域のプロセス途中における意図しないエッチングを有効に防止し、特性低下を防ぐ絶縁ゲート電界効果トランジスタの製造方法を提供することにある。
【００１３】
【課題を解決するための手段】
本発明に係る絶縁ゲート電界効果トランジスタの製造方法は、上記目的を達成するためのものであり、チャネルが形成される半導体の上にゲート絶縁膜とゲート電極の積層体を形成する工程と、前記ゲート電極の周囲に露出した前記半導体の表面領域が酸化されるのを防止する酸化阻止膜で、少なくとも半導体の当該表面領域を覆う工程と、前記酸化阻止膜をつけたまま半導体の前記表面領域に不純物をイオン注入し、ソースまたはドレインのエクステンション不純物領域を形成する工程と、前記ゲート電極のエッジより所定距離だけ離れた前記半導体に、ソース・ドレイン不純物領域を形成する工程と、を含む。
【００１４】
この絶縁ゲート電界効果トランジスタの製造方法において、エクステンション不純物領域を形成するためのイオン注入を行う前に、ゲート電極周囲の半導体の表面を酸化阻止膜で覆う。酸化阻止膜の存在により、以後、高濃度で酸化レートが高いエクステンション不純物領域の表面部分が酸化されることがない。したがって、エクステンション不純物領域の表面部分が酸化により消費されることがない。当該絶縁ゲート電界効果トランジスタが完成するまでの種々の工程を経ても、エクステンション不純物領域の不純物が半導体内に拡散することによる不純物濃度プロファイル変化はあっても、表面領域の掘れによる不純物濃度プロファイルの大幅な変化、不純物濃度の意図しない低下は生じない。
【００１５】
【発明の実施の形態】
以下、本発明に係る絶縁ゲート電界効果トランジスタ（ＭＩＳＦＥＴ）の製造方法の実施の形態を、耐圧が低いロジックトランジスタと、耐圧が相対的に高い入出力トランジスタとを有し、それぞれチャネル導電型がＮ型とＰ型のＣＭＯＳ構成であるＣＭＯＳロジックＩＣを例として、図面を参照しながら説明する。ここでは、ＮＭＯＳロジックトランジスタの断面において説明する。
【００１６】
図１（Ａ）〜図３（Ｃ）は、本発明の実施の形態に係る半導体装置（ＩＣ）において、ＮＭＯＳロジックトランジスタ部分の製造途中の断面図である。
【００１７】
図１（Ａ）において、符号１は、例えばＰ型シリコンウエハなどの半導体基板に形成されたウエル、あるいはＳＯＩ層など基板に支持された半導体を示す。本発明で、チャネルが形成される半導体とは、この半導体基板、ウエルあるいはＳＯＩ層などをいう。以下、半導体の例としてウエルを例に説明する。
ＮＭＯＳロジックトランジスタは、専用のＰ型ウエル１に形成される。図示しない他のＰＭＯＳロジックは専用のＮウエルに形成され、同様に、入出力トランジスタもそれぞれ専用のウエルに形成される。
トランジスタの形成領域をマスクして行う部分的な熱酸化法、あるいは、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法などの方法により、ウエル１の表面部分の一部を絶縁化し、ウエル１に図示を省略した所定パターンの素子分離絶縁層を形成する。
【００１８】
素子分離絶縁層が形成されていないウエル１の表面にゲート絶縁膜２を形成する。ゲート絶縁膜２は、例えば熱酸化法により形成された酸化シリコン、酸化窒化シリコン（ｏｘｙｎｉｔｒｉｄｅ）などからなる。
次に、ゲート絶縁膜２の上に、例えば不純物がドープされて導電率が高められた多結晶珪素（ドープトポリシリコン）または非晶質珪素（ドープトアモルファスシリコン）からなるゲート電極膜を堆積する。ゲート電極膜は、例えばＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により１５０ｎｍほど堆積され、その途中、あるいは後のイオン注入により不純物がドープされる。
このゲート電極膜とゲート絶縁膜をパターンニングして、ゲート電極３とゲート絶縁膜２との積層体を形成する。
【００１９】
本実施の形態において、少なくとも、ゲート電極周囲に露出した半導体の表面を覆う酸化阻止膜４を形成する。図１（Ｂ）においては、必然的に、ゲート電極３の表面にも酸化阻止膜４が形成されている。酸化阻止膜４の材料は、例えば窒化シリコンが好適である。酸化阻止膜４の形成方法としては、ＣＶＤ法、熱窒化処理（例えば、ＲＴＮ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ｎｉｔｒｉｄａｔｉｏｎ））または熱酸化窒化処理が採用できる。その膜厚は、最低でもウエハ全域で膜厚の均一性が十分確保される下限の膜厚とする。とくにＣＶＤによる場合、最初の段階では核形成から膜成長が始まるので、膜厚がある程度均一となるまでＣＶＤを行う必要がある。膜厚に上限はないが、酸化阻止膜がエクステンションイオン注入のスルー膜としても機能するので、そのイオン注入の均一性から、あまり厚くしないほうが望ましい。以上の理由により、例えば、酸化阻止膜４の膜厚が、０．数ｎｍ〜３ｎｍの範囲から選択される。
【００２０】
図１（Ｃ）において、ＮＭＯＳロジックトランジスタの形成領域を開口する不図示のレジスト層を形成する。レジスト層をマスクとして、ソース・ドレイン領域Ｓ／Ｄのエクステンション不純物領域を形成するために、Ｎ型不純物イオンを注入する。例えば、イオン種としての砒素イオンＡｓ＋を、加速エネルギー２．５ｋｅＶ、ドーズ１．０×１０１５ｉｏｎｓ／ｃｍ２、注入角０°にてイオン注入する。このとき、ゲート電極４（および素子分離絶縁膜）が自己整合マスクとして機能し、酸化阻止膜４がウエル１の表面の汚染を防止する保護膜、あるいは、注入時に導入される欠陥を軽減するスルー膜として機能する。これにより、ゲート電極３の両側のウエル表面部に、Ｎ型のエクステンション不純物分布領域５ａが形成される。
その後、レジスト層を剥離し、後処理洗浄を行う。レジスト剥離と後処理洗浄については後述する。
【００２１】
他の種類のトランジスタ（ＰＭＯＳロジックトランジスタ、Ｐ型およびＮ型の入出力トランジスタ）について、図１（Ｃ）に示すエクステンション不純物領域をそれぞれ個別の工程において形成する。図２（Ａ）〜図２（Ｃ）は、エクステンション不純物領域形成のための一連の工程中に、ＮＭＯＳロジックトランジスタに必然的に施される処理を図解している。
【００２２】
図２（Ａ）に、イオン注入マスクとして形成されたレジスト層６を示すが、このレジスト層６は、他の箇所で開口し、ＮＭＯＳロジックトランジスタの形成箇所はイオン注入対象でないのでレジスト層６に覆われている。
【００２３】
図２（Ｂ）はレジスト剥離工程を図解している。レジスト剥離工程では、酸素ガスをプラズマアッシング装置に導入し、アッシングを行う。通常、このとき酸素プラズマにウエハがさらされるが、酸化阻止膜４の働きで、ウエル表面のシリコンが酸化されることがない。
【００２４】
図２（Ｃ）において、後処理洗浄を行う。これは、通常ＲＣＡ洗浄を行うが、レジスト除去のためのアルカリ系薬液であるため、酸化膜表面が若干エッチングされる。
以上の図２（Ａ）〜図２（Ｃ）に図解した一連の工程が、既に形成されたＮＭＯＳロジックトランジスタのエクステンション不純物分布領域５ａに対し、本例では、３回施される。
【００２５】
その後、例えば酸化シリコンの膜をＣＶＤし、これを全面異方性エッチング（エッチバック）する。これにより、図３（Ａ）に示すように、サイドウォール・スペーサ７がゲート電極３の側面にそれぞれ形成される。
【００２６】
図３（Ｂ）において、ソース・ドレイン領域形成のためのイオン注入を行う。このイオン注入もトランジスタの種類ごとに選択的に行う。つまり、図２（Ａ）と同様に、イオン注入対象のトランジスタ箇所で開口したレジスト層を形成し、それぞれのトランジスタに適合した条件でイオン注入し、その後、図２（Ｂ）および（Ｃ）と同様にレジスト層を剥離し後処理洗浄を行う。
イオン注入条件を一例挙げると、ＮＭＯＳロジックトランジスタに対するイオン注入において、例えば、イオン種としての砒素イオンＡｓ＋を、加速エネルギー４０ｋｅＶ、ドーズ２．０×１０１５ｉｏｎｓ／ｃｍ２、注入角０°にてイオン注入する。このとき、サイドウォール・スペーサ７、ゲート電極３（および素子分離絶縁膜）が自己整合マスクとして機能し、酸化阻止膜４がウエル表面の汚染を防止する保護膜、あるいは、注入時に導入される欠陥を軽減するスルー膜として機能する。これにより、サイドウォール・スペーサ７の、チャネル中央に対する外側のエッジにより規定されるウエル内位置に、Ｎ型のソース・ドレイン不純物分布領域８ａが形成される。
【００２７】
その後、注入した不純物の活性化のための熱処理（アニール）を行う。アニールとしてＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）を用いることができる。このときＲＴＡを、例えば窒素Ｎ２雰囲気中において１０００℃程度で保持した基板に対し、１０秒ほど行う。これにより不純物が拡散し、図３（Ｃ）に示すように、ソース・ドレイン不純物領域８と、ソース・ドレイン不純物領域８からチャネル中央側に張り出したエクステンション不純物領域５とからなるソース・ドレイン領域Ｓ／Ｄが形成される。
【００２８】
その後は、必要に応じて、層間絶縁膜の堆積、コンタクトの形成および配線の形成を必要な回数繰り返して、当該ＣＭＯＳロジックＩＣを完成させる。
【００２９】
本実施形態における製造方法において、とくに高濃度薄膜化されたエクステンション不純物領域の形成のためのイオン注入の前に、酸化阻止膜４で半導体の表面を保護する。したがって、イオン注入のマスクとして用いるレジストの剥離時に、酸素プラズマによる半導体の酸化が有効に防止される。また、後処理洗浄時にも半導体表面が露出していないので、洗浄液でアタックされない。酸化阻止膜４の膜厚を均一な範囲で十分薄くすれば、イオン注入に与える影響がほとんどない。
以上より、エクステンション不純物領域の意図しない掘れが有効に防止できる。その結果として、不純物濃度の減少による抵抗の低下、電流駆動能力の低下、閾値電圧の変動、動作速度の低下、および、これらに起因した回路誤動作をことごとく防止できる。
【００３０】
本実施形態では、酸化阻止膜４がゲート電極３の側面にも必然的に形成されるので、イオン注入時のサイドウォール・スペーサとしても機能している。つまり、図１（Ｃ）のイオン注入時に、酸化阻止膜４の膜厚に応じた距離だけ、エクステンション不純物分布領域５ａのエッジがゲート電極に対して外側に位置する。それに付随して、エクステンション不純物分布領域５ａ内の不純物が熱処理によって拡散した後に、エクステンション不純物領域とゲート電極との重なり面積を、より小さくできる。このことは、ゲートとソースまたはドレインとの寄生容量を低減したい、高速トランジスタの要請に適合し好都合である。
【００３１】
【発明の効果】
本発明に係る絶縁ゲート電界効果トランジスタの製造方法によれば、既に形成されたエクステンション不純物領域のプロセス途中における意図しないエッチング（掘れ）を有効に防止できる。
【図面の簡単な説明】
【図１】（Ａ）〜（Ｃ）は、本発明の実施の形態に係る半導体装置（ＩＣ）において、エクステンション不純物領域形成のためのイオン注入工程までを示す、ＮＭＯＳロジックトランジスタ部分の断面図である。
【図２】（Ａ）〜（Ｃ）は、図１（Ｃ）に続く他の種類のトランジスタにおけるレジスト剥離の後処理洗浄工程までを示す、ＮＭＯＳロジックトランジスタ部分の断面図である。
【図３】（Ａ）〜（Ｃ）は、図２（Ｃ）に続くソース・ドレイン領域の形成工程までを示す、ＮＭＯＳロジックトランジスタ部分の断面図である。
【図４】（Ａ）〜（Ｃ）は、従来技術の課題を説明する際に用いた、レジスト層をマスクとしたイオン注入に必要な一連の工程を示す断面図である。
【図５】複数回、例えば４回のレジスト剥離と後処理洗浄を経た後のＭＯＳＦＥＴの拡大した断面図である。
【図６】シリコン基板の深さ方向のＮ型不純物の濃度プロファイルを示すグラフである。（Ａ）にイオン注入直後のプロファイルを示す。（Ｂ）に、シリコン表面が０．５ｎｍ掘れた場合、１．０ｎｍ掘れた場合の不純物濃度プロファイルを、掘れなしの場合と比較して示す。
【図７】掘れ量が０．５ｎｍと１．０ｎｍのトランジスタを、掘れなしのトランジスタと比較したＶｇ−Ｉｄ特性のグラフである。
【図８】掘れ量と閾値電圧およびドレイン電流との関係を示すグラフである。
【符号の説明】
１…チャネルが形成される半導体、２…ゲート絶縁膜、３…ゲート電極、４…酸化阻止膜、５ａ…エクステンション不純物分布領域、５…エクステンション不純物領域、６…レジスト層、７…サードウォール・スペーサ、８ａ…ソース・ドレイン不純物分布領域、８…ソース・ドレイン不純物領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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