(57)【要約】【課題】低消費電力化と高速読み出しとが可能な強誘電体メモリを提供する。【解決手段】強誘電体キャパシタを利用した強誘電体メモリにおいて、複数のワード線ＷＬと複数のビット線ＢＬ，ＢＬＢと、それらの交差位置に配置された複数のメモリセルＭＣと、複数のプレート線ＰＬとを有し、メモリセルは、第１の端子がプレート線に接続された強誘電体キャパシタＦＣと、ビット線と強誘電体キャパシタの第２の端子との間に設けられワード線により駆動されるセルトランジスタＣＴと、第２の端子とビット線との間に設けられたカップリングキャパシタＣＣとを有する。そして、読み出し時において、ワード線を駆動することなく、プレート線を駆動して強誘電体キャパシタの残留分極方向に応じて生成される第２の端子の電圧変化を、カップリングキャパシタを介してビット線に出力することを特徴とする。【選択図】図１
2004164744.tif 000002
【特許請求の範囲】
【請求項１】
強誘電体キャパシタを利用した強誘電体メモリにおいて、
複数のワード線と複数のビット線と、
それらの交差位置に配置された複数のメモリセルと、
複数のプレート線とを有し、
前記メモリセルは、第１の端子が前記プレート線に接続された強誘電体キャパシタと、前記ビット線と前記強誘電体キャパシタの第２の端子との間に設けられ前記ワード線により駆動されるセルトランジスタと、前記第２の端子と前記ビット線との間に設けられたカップリングキャパシタとを有し、
読み出し時において、前記ワード線を駆動することなく、前記プレート線を駆動して前記強誘電体キャパシタの残留分極方向に応じて生成される第２の端子の電圧変化を、前記カップリングキャパシタを介して前記ビット線に出力することを特徴とする強誘電体メモリ。
【請求項２】
請求項１において、
前記第２の端子の電圧変化を、前記カップリングキャパシタを介して前記ビット線に出力してから、当該ビット線をセンスアンプにより駆動した後、前記プレート線の駆動を終了することを特徴とする強誘電体メモリ。
【請求項３】
請求項１において、
リード・モディファイ・ライト動作において、前記ワード線を駆動することなく、前記プレート線を駆動して前記強誘電体キャパシタの残留分極方向に応じて生成される第２の端子の電圧変化を、前記カップリングキャパシタを介して前記ビット線に出力し、記憶データの読み出しを行い、その後、前記ワード線を駆動して前記セルトランジスタを導通状態にし、ビット線を書き込みデータに応じて駆動し、その後、プレート線の駆動を終了することを特徴とする強誘電体メモリ。
【請求項４】
請求項１において、
書き込み動作において、前記ワード線を駆動する前に、前記プレート線を駆動し、その後、ビット線を書き込みデータに応じて駆動した状態で、ワード線を駆動し、その後、前記プレート線の駆動を終了することを特徴とする強誘電体メモリ。
【請求項５】
請求項１において、
書き込み動作において、前記ワード線を駆動する前に、前記プレート線を駆動し、その後、前記ワード線を駆動してから、ビット線を書き込みデータに応じて駆動し、その後、前記プレート線の駆動を終了することを特徴とする強誘電体メモリ。
【請求項６】
強誘電体キャパシタを利用した強誘電体メモリにおいて、
複数のワード線と複数のビット線と、
それらの交差位置に配置された複数のメモリセルと、
複数のプレート線とを有し、
前記メモリセルは、前記プレート線を第１の電極とし更に強誘電体層と第２の電極とを有する強誘電体キャパシタと、前記ビット線と前記強誘電体キャパシタの第２電極との間に設けられ前記ワード線をゲートとするセルトランジスタと、前記第２電極とビット線との間に設けられたカップリングキャパシタとを有し、
前記カップリングキャパシタは、前記第２の電極につながる第３電極とそれに近接する前記ビット線とで構成されることを特徴とする強誘電体メモリ。
【請求項７】
請求項６において、
前記強誘電体キャパシタの第２の電極と前記セルトランジスタとを接続する配線の一部を前記第３の電極とし、当該第３の電極がビット線に近接して設けられることを特徴とする強誘電体メモリ。
【請求項８】
請求項６において、
更に、多層の配線層を有し、
前記第３の電極が、前記多層の配線層のうちの第１の配線層に形成され、前記ビット線が第１の配線層より上に設けられた第２の配線層に形成されていることを特徴とする強誘電体メモリ。
【請求項９】
請求項６において、
更に、多層の配線層を有し、
前記第３の電極及びビット線とが、前記複数の配線層のうちのいずれかの同じ配線層上に、近接して形成されていることを特徴とする強誘電体メモリ。
【請求項１０】
請求項６において、
更に、多層の配線層を有し、
前記ビット線が、前記多層配線層の最下層の配線層に形成され、
前記第３の電極が、当該多層配線層より下に形成されたローカル配線層で形成されることを特徴とする強誘電体メモリ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、強誘電体キャパシタを利用した強誘電体メモリ装置に関し、特に、読み出し動作においてワード線駆動を不要にした強誘電体メモリ装置に関する。
【０００２】
【従来の技術】
強誘電体メモリは、不揮発性であり且つ高速書き込み動作が可能であることから、フラッシュメモリに代わる半導体不揮発性メモリとして期待されている。強誘電体メモリのメモリセルは、セルトランジスタと強誘電体キャパシタとからなり、書き込み時において、強誘電体キャパシタをそれに印加する電圧方向によって異なる方向に分極させ、電圧印加がなくなっても強誘電体キャパシタがその分極方向を残留分極として維持し、読み出し時において、その残留分極の方向を読み出す。
【０００３】
後述する特許文献１では、読み出し動作において、ビット線を接地電位にプリチャージした後フローティング状態にし、ワード線を駆動してセルトランジスタを導通させて、プレート線を駆動することで強誘電体キャパシタから電荷をセルトランジスタを介してビット線側に出力させ、その電荷量に応じて発生するビット線の電圧差を、センスアンプで増幅する。残留分極の方向に応じてセルから取り出される電荷量が異なるので、ビット線の電圧変化が異なり、データの読み出しが可能になる。
【０００４】
【特許文献１】
特開平２００２−７４９３９号公報（２００２年３月１５日公開）
【０００５】
【発明が解決しようとする課題】
従来の強誘電体メモリでは、読み出し時において、ワード線を電源レベルまで駆動して、強誘電体キャパシタをビット線に接続した状態で、プレート線を駆動している。従って、ワード線とプレート線の２本を駆動する必要があり、消費電力が大きくなり、読み出しを高速化できないという課題を有する。しかも、読み出し時においてプレート線を駆動することによりメモリセルのデータは破壊されるので、センスアンプでビット線を増幅した後、再度プレート線を駆動してデータを強誘電体キャパシタに再書き込みしている。つまり、プレート線は、読み出しのために１回駆動され、更に再書き込みのためにもう１回駆動される。このような動作も、消費電力の増大を招き好ましくなく、しかも、リードサイクルを長くするという課題を有する。
【０００６】
そこで、本発明の目的は、ワード線やプレート線の駆動による消費電力を削減することができる強誘電体メモリ装置を提供することにある。
【０００７】
更に、本発明の目的は、読み出し時においてワード線駆動をなくして高速読み出しを可能にした強誘電体メモリ装置を提供することにある。
【０００８】
【課題を解決するための手段】
上記の目的を達成するために、本発明の第１の側面は、強誘電体キャパシタを利用した強誘電体メモリにおいて、複数のワード線と複数のビット線と、それらの交差位置に配置された複数のメモリセルと、複数のプレート線とを有し、メモリセルは、第１の端子がプレート線に接続された強誘電体キャパシタと、ビット線と強誘電体キャパシタの第２の端子との間に設けられワード線により駆動されるセルトランジスタと、第２の端子とビット線との間に設けられたカップリングキャパシタとを有する。そして、読み出し時において、ワード線を駆動することなく、プレート線を駆動して強誘電体キャパシタの残留分極方向に応じて生成される第２の端子の電圧変化を、カップリングキャパシタを介してビット線に出力することを特徴とする。
【０００９】
上記発明の側面によれば、メモリセルにカップリングキャパシタを設けたので、読み出し時において、ワード線を駆動しなくても、プレート線の駆動により強誘電体キャパシタの第２の端子に生じる電圧変動を、カップリングキャパシタを介してビット線に出力することができる。ビット線に出力された電圧変動は、ビット線に設けられるセンスアンプなどにより増幅して読み出される。従って、読み出し動作において、ワード線を駆動する必要がなく、低消費電力化、高速読み出しを実現することができる。
【００１０】
更に、上記の発明の側面によれば、読み出し時においてワード線を駆動しないので、セルトランジスタは非導通状態に保たれる。従って、プレート線の駆動に伴って強誘電体キャパシタから電荷がビット線側に排出されることがないので、記憶データが破壊されることはなく、再度プレート線を駆動してデータの再書き込みを行う必要がない。それにより、更に、低消費電力化を達成でき、再書き込みがないので、読み出しサイクルを短くすることができる。
【００１１】
上記の目的を達成するために、本発明の第２の側面によれば、強誘電体キャパシタを利用した強誘電体メモリにおいて、複数のワード線と複数のビット線と、それらの交差位置に配置された複数のメモリセルと、複数のプレート線とを有し、メモリセルは、前記プレート線を第１の電極とし更に強誘電体層と第２の電極とを有する強誘電体キャパシタと、ビット線と強誘電体キャパシタの第２電極との間に設けられ前記ワード線をゲートとするセルトランジスタと、前記第２電極とビット線との間に設けられたカップリングキャパシタとを有し、カップリングキャパシタは、前記第２の電極につながる第３電極とそれに近接するビット線とで構成される。
【００１２】
上記第２の側面によれば、メモリセルが強誘電体キャパシタの第２の電極とビット線との間にカップリングキャパシタを有するので、読み出し時において、ワード線を駆動しなくても、プレート線を駆動することで強誘電体キャパシタの残留分極方向に依存した電圧をビット線に出力することができる。従って、低消費電力化することができ、読み出し動作を高速化することができる。
【００１３】
上記第２の側面のより好ましい実施例では、強誘電体キャパシタの第２の電極とセルトランジスタとを接続する配線の一部を第３の電極としてビット線に近接させる。
【００１４】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態例を説明する。しかしながら、本発明の保護範囲は、以下の実施の形態例に限定されるものではなく、特許請求の範囲に記載された発明とその均等物にまで及ぶものである。
【００１５】
図１は、本実施の形態における強誘電体メモリの回路図である。強誘電体メモリは、複数のワード線ＷＬと複数のビット線対ＢＬ、ＢＬＢとそれらの交差位置に設けられたメモリセルＭＣとを有する。図１には、１個のメモリセルＭＣが示され、それに接続される１本のワード線ＷＬと１対にビット線ＢＬ、ＢＬＢが示されている。また、ワード線ＷＬと同じ方向にプレート線ＰＬが設けられている。ワード線ＷＬは、ワードドライバＷＤにより接地電位から電源電位ＶＤＤまで駆動される。また、プレート線は、プレート線駆動回路ＰＬＤにより接地電位から電源電位ＶＤＤまたは昇圧電源レベル（図示せず）まで駆動される。
【００１６】
図１には、２トランジスタ２キャパシタタイプのメモリセルＭＣが示される。このメモリセルは、ワード線にゲートが接続されたセルトランジスタＣＴ０、ＣＴ１と、セルトランジスタＣＴ０、ＣＴ１とプレート線ＰＬとの間に設けられた強誘電体キャパシタＦＣ０、ＦＣ１とを有する。強誘電体キャパシタＦＣ０、ＦＣ１は、プレート線ＰＬを第１の電極とし、第２の電極がセルトランジスタにそれぞれ接続され、第１及び第２の電極間の強誘電体層がヒステリシス特性と残留分極作用とを有する。
【００１７】
メモリセルＭＣは、更に、強誘電体キャパシタの第２の電極とビット線ＢＬ、ＢＬＢとの間に、カップリングキャパシタＣＣ０，ＣＣ１を有する。このカップリングキャパシタは、ビット線ＢＬ，ＢＬＢを一方の電極とし、他方の電極を強誘電体キャパシタＦＣ０，ＦＣ１の第２の電極に接続する。
【００１８】
上記のメモリにおいて、書き込み動作では、センスアンプＳＡにてビット線対ＢＬ，ＢＬＢを逆相レベルに駆動し、ワード線ＷＬを電源電圧ＶＤＤまで駆動することで、ビット線の電圧を強誘電体キャパシタＦＣ０，ＦＣ１に印加する。例えば、ビット線ＢＬがＨレベル、ＢＬＢがＬレベルに駆動されたと仮定する。この時、プレート線ＰＬは例えば接地電位であり、Ｈレベルに駆動されたビット線ＢＬ側の強誘電体キャパシタＦＣ０には、第１の方向の電界が印加され、第１の方向に分極する。その状態で、プレート線ＰＬが電源電圧ＶＤＤに駆動されると、今度は、Ｌレベルに駆動されたビット線ＢＬＢ側の強誘電体キャパシタＦＣ１には、第１の方向とは逆の第２の方向の電界が印加され、第２の方向に分極する。このとき、強誘電体キャパシタＦＣ０の分極方向は、ヒステリシス特性により維持される。その後、プレート線を接地電位に戻してワード線ＷＬを接地電位に下げると、強誘電体キャパシタＦＣ０には第１の方向の分極状態が、ＦＣ１には第２の方向の分極状態がそれぞれ残留分極として保持される。
【００１９】
図２は、本実施の形態におけるメモリの読み出し動作を示すタイミングチャート図である。前提として、ビット線ＢＬ，ＢＬＢは接地電位にプリチャージされた後、フローティング状態にされている。そして、読み出しサイクルを制御するクロックＣＬＫの立ち下がりに応答して、プレート線ＰＬが電源電圧ＶＤＤまで駆動される。この時、ワード線ＷＬは駆動されず、接地電位に維持されたままである。プレート線ＰＬの立ち上がりに応答して、強誘電体キャパシタＦＣ０，ＦＣ１の第２電極側のノードＮ０、Ｎ１には、残留分極方向に応じた電荷が流出され、ノードＮ０側の電位が大きく上昇し、ノードＮ１側の電位はそれほど上昇しない。このノードＮ０、Ｎ１の電圧変動が、カップリングキャパシタＣＣ０、ＣＣ１を介して、フローティング状態のビット線ＢＬ，ＢＬＢにも電圧変動をもたらし、ビット線対ＢＬ，ＢＬＢ間には、微少な電圧差が発生する。この状態で、センスアンプ活性化信号ＰＳＡ、ＮＳＡを駆動してセンスアンプＳＡを駆動すると、ビット線対の電圧差が増幅され、ビット線ＢＬは電源電圧ＶＤＤまで駆動され、ビット線ＢＬＢは接地電位に駆動される。このビット線対の電圧が、図示しない出力回路を介して外部に出力される。
【００２０】
センスアンプによりビット線対が駆動された後は、プレート線ＰＬは接地電位に戻される。プレート線の駆動がなくなっても、ビット線対はセンスアンプにより駆動されているので、カップリングキャパシタを介してそのレベルが変動することはない。そして、プレート線が接地電位に戻るに伴って、ノードＮ０，Ｎ１も元の接地電位に戻される。やがて、センスアンプ活性化信号ＰＳＡ、ＮＳＡの駆動が終了して、センスアンプは非活性化され、ビット線は図示しないプリチャージ回路により接地電位にプリチャージされる。
【００２１】
上記の読み出し動作において、ワード線ＷＬが駆動されないので、セルトランジスタＣＴ０、ＣＴ１は非導通状態を維持する。従って、プレート線ＰＬを駆動しても、強誘電体キャパシタから流出する電荷がセルトランジスタを介してビット線に流出することはなく、その結果、プレート線ＰＬを接地電位に戻すと、強誘電体キャパシタは元の分極状態に戻される。つまり、強誘電体キャパシタの記憶状態が破壊されることはなく、それに伴って、プレート線を再度駆動する再書き込み動作を必要としない。結局、読み出し動作において、ワード線ＷＬは駆動されず、プレート線ＰＬが１回だけ駆動されるだけである。従来のワード線ＷＬの１回の駆動と、プレート線ＰＬの２回の駆動を伴う読み出し動作と比較すると、駆動回数が減っているので、消費電力を少なくし、読み出しを高速化し、読み出しサイクルを短くすることができる。
【００２２】
図２の読み出し動作において、プレート線ＰＬは接地電位から電源電圧ＶＤＤまで駆動されている。しかし、駆動レベルを電源電圧ＶＤＤより低い適切なレベルにすることでも良い。この場合、プレート線ＰＬの駆動により強誘電体キャパシタの強誘電体のヒステリシス特性に応じて、プレート線の駆動レベルを適切に抑えることで、強誘電体の分極状態が確実に維持される。つまり、プレート線ＰＬの駆動レベルを、ヒステリシス特性の状態を移動させるための最大印加電圧より低い駆動レベルにして、書き込み時の分極状態が維持されるようにする。
【００２３】
図２に示されるヒステリシス曲線は、電圧の印加により強誘電体膜の誘電分極状態が、Ｈ１−Ｈ２−Ｈ３−Ｈ４と変化し、電圧を印加しない状態では、Ｈ２，Ｈ４と２つの安定状態を有することを示している。例えば、状態Ｈ４にあれば、プレート線ＰＬの印加電圧ＶＤＤが状態Ｈ１の電圧Ｖｈより小さければ次の状態Ｈ２に遷移することはない。また、同様に、状態Ｈ２であれば、プレート線ＰＬの印加電圧ＶＤＤが状態Ｈ３の電圧Ｖｈより小さければ次の状態Ｈ４に遷移することもない。従って、プレート線の駆動レベルを、電圧Ｖｈより小さい範囲で最大レベルにすることが好ましい。
【００２４】
図３は、本実施の形態における別の読み出し動作のタイミングチャート図である。この読み出し動作では、プレート線ＰＬの駆動レベルが、電源電圧ＶＤＤより高い昇圧電源Ｖｐｐレベルであることが、図２の読み出し動作とは異なる。強誘電体キャパシタのヒステリシス特性が、昇圧電源Ｖｐｐまでプレート線を駆動しても、前述の分極状態が維持できる場合は、プレート線ＰＬを電源電圧よりも高い昇圧電源Ｖｐｐレベルまで駆動することが望ましい。駆動レベルが高いほど、ノードＮ０、Ｎ１に生成される電圧変動が大きくなり、カップリングキャパシタを介してビット線に出力される電圧変動も大きくすることができるからである。
【００２５】
次に、本実施の形態におけるメモリの具体的構造について説明する。図４はメモリの平面図であり、図５は、図４のＸ−Ｘに沿った断面図である。Ｐ型の半導体基板１の表面にセルトランジスタを構成するＮ型拡散層１０と、ゲート電極ＷＬとが形成されている。ゲート電極はワード線ＷＬを兼ねている。拡散層１０は、素子分離用絶縁膜２により画定された領域に形成されている。更に、絶縁膜３の上に、強誘電体キャパシタを構成するプレート線層ＰＬと、強誘電体層ＦＤと、第２電極層１２とが形成されている。プレート線層ＰＬは、ワード線層ＷＬと平行に、図４では行方向に、図５では紙面に垂直方向に延在している。プレート線層ＰＬは、強誘電体キャパシタの第１電極層を兼ねていて、第２電極層１２と同様に例えば白金Ｐｔによりなる導電層である。
【００２６】
図４に示されるとおり、強誘電体キャパシタの第１電極をなすプレート線層ＰＬは、行方向に延在する配線パターンを有するのに対して、強誘電体キャパシタの第２電極層１２は、メモリセル毎に分離された矩形パターンを有する。そして、第２電極層１２は、コンタクトホール１６を介して、導電層１４に接続され、更に、コンタクトホールＮＡを介して、セルトランジスタの拡散層１０に接続されている。また、ビット線層ＢＬ、ＢＬＢは、導電層１４の上に形成され、コンタクトホールＮＢを介して、セルトランジスタのもう一方の拡散層１０に接続される。これら導電層１４，ＢＬ，ＢＬＢの上下には、絶縁層４，５が設けられている。尚、図４のＸ−Ｘの断面図ではビット線ＢＬＢのみが見えることになるが、ビット線ＢＬに沿った断面図も同じ構造であるので、図５では、ビット線ＢＬ、ＢＬＢとして説明する。
【００２７】
図４，５のメモリセルの構成では、導電層１４が第一層のアルミニウム配線層上に形成され、ビット線ＢＬがその上の第二層のアルミニウム配線層上に形成されている。つまり、アルミニウム配線からなる多層配線のうち、最下層の２つの配線層が、導電層１４とビット線ＢＬ、ＢＬＢとに利用されている。より上層のアルミニウム配線層は、例えば、電源配線などに利用される。そして、導電層１４とビット線ＢＬとが薄い絶縁層を介して対向して設けられ、そこにカップリングキャパシタＣＣ０、ＣＣ１が形成される。つまり、強誘電体キャパシタのトップ電極である第二の電極１２とセルトランジスタＣＴ０，ＣＴ１とを接続する導電層１４とビット線ＢＬ、ＢＬＢとを近接して配置することで、そこにカップリングキャパシタを設けることができるので、メモリセルの面積増大を伴うことはない。
【００２８】
導電層１４とビット線ＢＬ、ＢＬＢとの間の絶縁層の厚さは、図示しない他の多層配線層間の絶縁層よりも薄く形成されることが好ましい。更に、その絶縁層の誘電率を他の絶縁層よりも高くすることが好ましい。いずれの場合も、カップリングキャパシタＣＣ０，ＣＣ１の容量値を大きくすることに寄与するからである。
【００２９】
図６，７は、図４，５のメモリの変形例を示す平面図及び断面図である。図４，５と同じ引用番号が与えられている。図６，７に示されるとおり、この変形例では、導電層１４がビット線方向に長く延在している。即ち、導電層１４の一端１４Ａは、ワード線ＷＬの上を越えて、コンタクトホールＮＢに近接するまで延びており、他端１４Ｂは、強誘電体キャパシタのトップ電極１２やプレート線ＰＬの外側まで延びている。導電層１４は、コンタクトホール１６とＮＡ間を接続するだけであれば、このように図６の上下方向（図７の左右方向）に延在する必要はないが、カップリングキャパシタＣＣ０，ＣＣ１の容量を大きくするために、延在させている。これにより、ビット線ＢＬ，ＢＬＢと導電層１４とが近接する面積が増大し、カップリングキャパシタの容量が大きくなる。その結果、読み出し時の強誘電体キャパシタの第２の電極につながるノードＮ０，Ｎ１の電圧変化を、ビット線ＢＬ，ＢＬＢに効果的に伝達することができる。
【００３０】
図８は、図４のメモリの第２の変形例を示す平面図である。断面図は図５と同じであり省略している。図８の変形例では、導電層１４とビット線ＢＬ，ＢＬＢの幅が、強誘電体キャパシタのトップ電極１２やセルトランジスタの拡散層１０よりも太く形成されている。この構成にすることにより、導電層１４とビット線層ＢＬ，ＢＬＢとの間に形成されるカップリングキャパシタの面積を増大させることができ、カップリング容量を大きくすることができる。このビット線ＢＬ，ＢＬＢを太くするのは、導電層１４に対向する領域だけに限定され、それ以外では細くしてもよい。
【００３１】
図９は、図４のメモリの第３の変形例を示す平面図である。断面図は、図７と同じである。図９の変形例では、導電層１４の両端１４Ａ，１４Ｂを、ワード線ＷＬを越えてコンタクトホールＮＢの近傍までと、プレート線ＰＬやトップ電極１２の外側まで延在させると共に、ビット線ＢＬ，ＢＬＢと導電層１４の幅を、トップ電極１２や拡散層１０などより広くしている。これにより、カップリングキャパシタＣＣ０，ＣＣ１の容量を最大限に大きくすることができる。
【００３２】
本実施の形態におけるメモリの第２の具体的構造について説明する。図１０はメモリの平面図であり、図１１は、図１０のＹ−Ｙに沿った断面図である。このメモリは、図４〜図９と異なるところは、強誘電体キャパシタのトップ電極（第２電極）１２とセルトランジスタとを接続する導電層１４と、ビット線ＢＬ，ＢＬＢとが、同じアルミニウムなどの配線層に形成されている点である。そして、ビット線ＢＬ，ＢＬＢと導電層１４とが横方向に近接して配置されることで、横方向のカップリングキャパシタＣＣ０，ＣＣ１がそれぞれ形成される。従って、図１１の断面図には、ビット線ＢＬＢが破線で示されている。ビット線ＢＬ，ＢＬＢは、導出配線１８を介してコンタクトホールＮＢに接続される。また、導電層１４と導出配線１８とは、同じ工程で形成されるコンタクトホールＮＢを介して、セルトランジスタの拡散層１０に接続される。
【００３３】
このように、ビット線ＢＬ、ＢＬＢと導電層１４とが横方向に近接して設けられる場合も、両層の間の誘電体膜によりカップリングキャパシタが形成されるので、メモリセルの面積を増大させることはない。
【００３４】
図１２，図１３は、図１０，１１の第１の変形例を示す平面図及び断面図である。この変形例では、ビット線ＢＬ，ＢＬＢに併設される導電層１４の両端を、図１２においては上下方向に、図１３においては横方向に延在させている。即ち、導電層１４の一端１４Ａは、ワード線ＷＬを越えて、コンタクトホールＮＢに接続される導出配線１８に近接するまで延在し、他端１４Ｂは、プレート線ＰＬやトップ電極１２の外側まで延在している。このようにすることで、隣接するビット線ＢＬ，ＢＬＢと近接する面積を増大させ、カップリングキャパシタＣＣ０，ＣＣ１の容量を増大させることができる。また、導出配線１８と導電層１４との間にも容量が形成され、更に容量値が増大する。
【００３５】
図１４は、図１０，１１の第２の変形例を示す断面図である。この変形例では、ビット線ＢＬ、ＢＬＢと導電層１４の膜厚が、他の配線層２０よりも厚く形成されている。そして、導電層１４の一端１４Ａは導出配線１８に近接するまで延在し、他端１４Ｂはプレート線ＰＬやトップ電極１２の外側まで延在している。ビット線ＢＬ、ＢＬＢと導電層１４の膜厚を厚くすることで、それらの間に設けられるカップリングキャパシタＣＣ０，ＣＣ１の容量を大きくすることができる。また、導電層１４の両端を延在させることにより、図１２，図１３と同様の理由により、カップリングキャパシタの容量を増大させることができる。特に、ビット線ＢＬ，ＢＬＢに接続される導出配線１８に近接させることで、そことの間にも大きな容量が形成され、カップリングキャパシタの容量を一層増大させることができる。図１４の構成にしても、メモリセルの面積の増大にはならないので、高集積化の弊害になることはない。
【００３６】
図１５は、本実施の形態におけるメモリの第３の具体的構成を示す断面図である。平面図は、例えば図４とほぼ同じである。この例では、ビット線ＢＬ，ＢＬＢは、アルミニウムなどの第１の導電層に形成され、強誘電体キャパシタの第２電極（トップ電極）１２とセルトランジスタの拡散層１０とを接続する導電層２２が、アルミニウムの多層配線ではなく、特別の導電層として形成される。例えば、ＴｉＮなどからなる高抵抗ではあるが導電性の配線が利用される。そして、この導電層２２と、それに対向するビット線層ＢＬ，ＢＬＢとの間の絶縁層が非常に薄く形成され、カップリングキャパシタＣＣ０，ＣＣ１が形成される。この導電層２２とセルトランジスタの拡散層１０とは、コンタクトホールＮＣにより接続される。
【００３７】
この実施例では、多層配線構造をなすアルミニウム配線層を利用することなく、カップリングキャパシタの一方の電極を導電層２２として形成することができる。
【００３８】
図１６は、本実施の形態における高速書き込み動作を示すタイミング波形図である。図１に示したメモリ回路を前提にして、図１６の高速書き込み動作を説明する。まず、書き込みコマンドＷＲＴがＬレベルになったことが、タイミングクロックＣＬＫの立ち下がりのタイミングで検出されると、センスアンプ活性化信号ＰＳＡ，ＮＳＡが駆動され、センスアンプＳＡが活性化される。それに伴い、図示しない入力回路からのデータに応じて、センスアンプＳＡが一方のビット線ＢＬをＨレベルに、もう一方のビット線ＢＬＢをＬレベルにそれぞれ駆動する。
【００３９】
このようにビット線対ＢＬ、ＢＬＢが書き込みデータに応じて最大振幅に駆動された状態で、ワード線ＷＬの駆動に先立って、プレート線ＰＬを電源電圧ＶＤＤまで駆動する。このプレート線ＰＬを電源電圧まで駆動するときワード線ＷＬは駆動されず従ってセルトランジスタＣＴ０，ＣＴ１は共に非導通状態にある。従って、セルトランジスタが導通してノードＮ０，Ｎ１にビット線ＢＬ，ＢＬＢが接続されている状態に比較すると、プレート線ＰＬの駆動負荷がより軽くなり、高速化、低消費電力に寄与することになる。
【００４０】
プレート線ＰＬを電源電圧まで駆動したことで、ノードＮ０，Ｎ１には、電圧差が発生する。そこで、ワード線ＷＬを駆動すると、ビット線ＢＬ，ＢＬＢの電圧が直接強誘電体キャパシタＦＣ０，ＦＣ１に印加される。ビット線ＢＬＢがＬレベルであるので、ノードＮ１もＬレベルにされ、Ｈレベルのプレート線ＰＬとの間に電圧が発生し、強誘電体キャパシタＦＣ１にはある方向の電圧が印加され、その方向の分極状態になる。一方、ビット線ＢＬはＨレベルであるので、ノードＮ０もＨレベルにされ、Ｈレベルのプレート線ＰＬとの間には電圧差は発生しない。
【００４１】
その後、プレート線ＰＬが接地電位までに下げられると、強誘電体キャパシタＦＣ０には、反対方向の電圧が印加され、その方向の分極状態になる。こうして、強誘電体キャパシタＦＣ０，ＦＣ１とには、反対方向の分極状態が残留分極として残ることになる。そして、センスアンプが非活性化され、ワード線ＷＬが接地電位に下げられる。
【００４２】
以上の書き込み動作では、ワード線を駆動することに先立ってプレート線ＰＬを電源レベルに駆動するので、プレート線の駆動負荷が軽くなり、高速書き込みを実現することができる。即ち、この書き込み動作では、カップリングキャパシタＣＣ０，ＣＣ１を特に利用するものではない。
【００４３】
図１７は、本実施の形態におけるリードモディファイライト動作を示すタイミング波形図である。リード・モディファイ・ライト動作とは、あるメモリセルに対して、読み出し動作を行った直後にあるデータを書き込み動作である。図１に示したメモリ回路を前提にして、図１６の高速書き込み動作を説明する。
【００４４】
リード・モディファイ・ライトコマンドＣＭＤが、タイミングクロックＣＬＫの立ち上がりエッジで検出されると、図２に示したような読み出し動作が開始される。即ち、ワード線ＷＬを駆動することなく、プレート線ＰＬが接地電位から電源電位ＶＤＤに駆動される。それに伴って、強誘電体キャパシタの第２電極につながるノードＮ０，Ｎ１に微少な電圧が発生し、カップリングキャパシタＣＣ０，ＣＣ１を介して、ビット線対ＢＬ，ＢＬＢには、微少電圧差が発生する。この状態で、センスアンプの活性化信号ＰＳＡ，ＮＳＡが駆動されると、ビット線対の微少電圧差がセンスアンプＳＡにより検出され増幅される。それにより、ビット線対ＢＬ、ＢＬＢは、接地電位と電源電位とに駆動される。この読み出した状態では、ビット線ＢＬがＨレベル、ビット線ＢＬＢがＬレベルとする。
【００４５】
その後、それに反転するデータをメモリセルに書き込みためには、ワード線ＷＬを駆動し、ワード線を駆動した状態で書き込みデータに応じてセンスアンプを活性化させる。書き込みデータが反転データであれば、センスアンプが反転し、ビット線ＢＬＢをＨレベル、ビット線ＢＬをＬレベルに駆動する。ワード線ＷＬが電源レベルに駆動されれいるので、ビット線ＢＬＢのＨレベルがノードＮ１に印加され、ビット線ＢＬのＬレベルがノードＮ０に印加される。今、プレート線ＰＬがＨレベルであるので、強誘電体キャパシタＦＣ０が分極状態にされる。そして、プレート線ＰＬがＬレベルに下げられると、今度は、強誘電体キャパシタＦＣ１が分極状態にされる。但し、ＦＣ０とは反対の分極状態である。そして、ワード線ＷＬが立ち下げられ、センスアンプが非活性化されても、強誘電体キャパシタＦＣ０，ＦＣ１には、残留分極状態が残り、データが保存される。
【００４６】
このように、カップリングキャパシタを設けた実施の形態のメモリでは、リード・モディファイ・ライト動作においても、プレート線ＰＬは１回しか駆動されないので、従来の２回駆動に比較して、低消費電力を達成することができる。ワード線の１回駆動は、従来例も同じである。
【００４７】
以上、実施の形態例をまとめると以下の付記の通りである。
【００４８】
（付記１）強誘電体キャパシタを利用した強誘電体メモリにおいて、
複数のワード線と複数のビット線と、
それらの交差位置に配置された複数のメモリセルと、
複数のプレート線とを有し、
前記メモリセルは、第１の端子が前記プレート線に接続された強誘電体キャパシタと、前記ビット線と前記強誘電体キャパシタの第２の端子との間に設けられ前記ワード線により駆動されるセルトランジスタと、前記第２の端子と前記ビット線との間に設けられたカップリングキャパシタとを有し、
読み出し時において、前記ワード線を駆動することなく、前記プレート線を駆動して前記強誘電体キャパシタの残留分極方向に応じて生成される第２の端子の電圧変化を、前記カップリングキャパシタを介して前記ビット線に出力することを特徴とする強誘電体メモリ。
【００４９】
（付記２）付記１において、
前記第２の端子の電圧変化を、前記カップリングキャパシタを介して前記ビット線に出力してから、当該ビット線をセンスアンプにより駆動した後、前記プレート線の駆動を終了することを特徴とする強誘電体メモリ。
【００５０】
（付記３）付記１において、
リード・モディファイ・ライト動作において、前記ワード線を駆動することなく、前記プレート線を駆動して前記強誘電体キャパシタの残留分極方向に応じて生成される第２の端子の電圧変化を、前記カップリングキャパシタを介して前記ビット線に出力し、記憶データの読み出しを行い、その後、前記ワード線を駆動して前記セルトランジスタを導通状態にし、ビット線を書き込みデータに応じて駆動し、その後、プレート線の駆動を終了することを特徴とする強誘電体メモリ。
【００５１】
（付記４）付記１において、
書き込み動作において、前記ワード線を駆動する前に、前記プレート線を駆動し、その後、ビット線を書き込みデータに応じて駆動した状態で、ワード線を駆動し、その後、前記プレート線の駆動を終了することを特徴とする強誘電体メモリ。
【００５２】
（付記５）付記１において、
書き込み動作において、前記ワード線を駆動する前に、前記プレート線を駆動し、その後、前記ワード線を駆動してから、ビット線を書き込みデータに応じて駆動し、その後、前記プレート線の駆動を終了することを特徴とする強誘電体メモリ。
【００５３】
（付記６）強誘電体キャパシタを利用した強誘電体メモリにおいて、
複数のワード線と複数のビット線と、
それらの交差位置に配置された複数のメモリセルと、
複数のプレート線とを有し、
前記メモリセルは、前記プレート線を第１の電極とし更に強誘電体層と第２の電極とを有する強誘電体キャパシタと、前記ビット線と前記強誘電体キャパシタの第２電極との間に設けられ前記ワード線をゲートとするセルトランジスタと、前記第２電極とビット線との間に設けられたカップリングキャパシタとを有し、
前記カップリングキャパシタは、前記第２の電極につながる第３電極とそれに近接する前記ビット線とで構成されることを特徴とする強誘電体メモリ。
【００５４】
（付記７）付記６において、
前記強誘電体キャパシタの第２の電極と前記セルトランジスタとを接続する配線の一部を前記第３の電極とし、当該第３の電極がビット線に近接して設けられることを特徴とする強誘電体メモリ。
【００５５】
（付記８）付記６において、
更に、多層の配線層を有し、
前記第３の電極が、前記多層の配線層のうちの第１の配線層に形成され、前記ビット線が第１の配線層より上に設けられた第２の配線層に形成されていることを特徴とする強誘電体メモリ。
【００５６】
（付記９）付記８において、
前記第３の電極とビット線との間の層間絶縁層が、前記多層の配線層の他の層間絶縁層よりも薄く形成されている、または、より高い誘電率を有することを特徴とする強誘電体メモリ。
【００５７】
（付記１０）付記８において、
前記第３の電極の一端が、前記ビット線とセルトランジスタとを接続するコンタクトホール近傍まで延在され、他端が前記強誘電体キャパシタの第２の電極の外側まで延在されていることを特徴とする強誘電体メモリ。
【００５８】
（付記１１）付記８において、
前記ビット線及び第３の電極の幅が、前記強誘電体キャパシタの第２の電極の幅よりも太く形成されていることを特徴とする強誘電体メモリ。
【００５９】
（付記１２）付記６において、
更に、多層の配線層を有し、
前記第３の電極及びビット線とが、前記複数の配線層のうちのいずれかの同じ配線層上に、近接して形成されていることを特徴とする強誘電体メモリ。
【００６０】
（付記１３）付記１２において、
前記第３の電極の一端が、前記ビット線とセルトランジスタとを接続するコンタクトホール近傍まで延在され、他端が前記強誘電体キャパシタの第２の電極の外側まで延在されていることを特徴とする強誘電体メモリ。
【００６１】
（付記１４）付記１２において、
前記第３の電極及びビット線が形成される配線層の厚さが、前記多層配線層の他の配線層よりも厚く形成されていることを特徴とする強誘電体メモリ。
【００６２】
（付記１５）付記６において、
更に、多層の配線層を有し、
前記ビット線が、前記多層配線層の最下層の配線層に形成され、
前記第３の電極が、当該多層配線層より下に形成されたローカル配線層で形成されることを特徴とする強誘電体メモリ。
【００６３】
（付記１６）付記６乃至１５のいずれかにおいて、
前記強誘電体キャパシタを構成する第１の電極と強誘電体層と第２の電極とは、前記セルトランジスタのゲートを被覆する第１の絶縁層上に形成され、
更に、前記強誘電体キャパシタを被覆する第２の絶縁層上に前記第３の電極及びビット線が形成されていることを特徴とする強誘電体メモリ。
【００６４】
【発明の効果】
以上、本発明によれば、強誘電体メモリにおいて、読み出し動作でワード線を駆動する必要がないので、低消費電力化と高速読み出しとを実現することができる。
【図面の簡単な説明】
【図１】本実施の形態における強誘電体メモリの回路図である。
【図２】本実施の形態におけるメモリの読み出し動作を示すタイミングチャート図である。
【図３】本実施の形態における別の読み出し動作のタイミングチャート図である。
【図４】本実施の形態におけるメモリの平面図である。
【図５】本実施の形態におけるメモリの断面図である。
【図６】図４のメモリの変形例を示す平面図である。
【図７】図５のメモリの変形例を示す断面図である。
【図８】図４のメモリの第２の変形例を示す平面図である。
【図９】図４のメモリの第３の変形例を示す平面図である。
【図１０】本実施の形態におけるメモリの第２の具体的構造の平面図である。
【図１１】図１０のＹ−Ｙに沿った断面図である。
【図１２】図１０，１１の第１の変形例を示す平面図である。
【図１３】図１０，１１の第１の変形例を示す断面図である。
【図１４】図１０，１１の第２の変形例を示す断面図である。
【図１５】本実施の形態におけるメモリの第３の具体的構成を示す断面図である。
【図１６】本実施の形態における高速書き込み動作を示すタイミング波形図である。
【図１７】本実施の形態におけるリードモディファイライト動作を示すタイミング波形図である。
【符号の説明】
ＷＬ：ワード線、ＢＬ、ＢＬＢ：ビット線、ＰＬ：プレート線（第１の電極）、１２：第２の電極、１４：第３の電極、ＦＣ０，ＦＣ１：強誘電体キャパシタ、ＣＣ０，ＣＣ１：カップリングキャパシタ
【図１】
2004164744.tif 000003
【図２】
2004164744.tif 000004
【図３】
2004164744.tif 000005
【図４】
2004164744.tif 000006
【図５】
2004164744.tif 000007
【図６】
2004164744.tif 000008
【図７】
2004164744.tif 000009
【図８】
2004164744.tif 000010
【図９】
2004164744.tif 000011
【図１０】
2004164744.tif 000012
【図１１】
2004164744.tif 000013
【図１２】
2004164744.tif 000014
【図１３】
2004164744.tif 000015
【図１４】
2004164744.tif 000016
【図１５】
2004164744.tif 000017
【図１６】
2004164744.tif 000018
【図１７】
2004164744.tif 000019