(57)【要約】【課題】チャネル幅を有効に利用することにより，低いオン抵抗と過大でない短絡電流とを両立するとともに，素子破壊が起こりにくい電界効果型半導体装置を提供すること。【解決手段】電解効果型半導体装置における，ゲート電極１０６に挟まれた半導体領域を，ｎ＋  エミッタ領域１０４とｐエミッタ領域とによるストライプ状の構造とした。そしてｐエミッタ領域を，低濃度のｐチャネル領域１０３と高濃度のｐ＋エミッタ領域１００とで構成した。そして，ｎ＋エミッタ領域１０４とｐチャネル領域１０３とｐ＋  エミッタ領域１００とのいずれもがエミッタ電極１０９に接するようにした。これにより，チャネル幅Ｘを，通常動作時のオン電流を流すのに十分な程度とした。かくして，低いオン抵抗と過大でない短絡電流とを両立した。【選択図】            図１
2004158507.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型半導体のチャネル領域と，
前記チャネル領域に接するとともに，前記チャネル領域より高濃度の第１導電型半導体である第１導電型エミッタ領域と，
前記チャネル領域を貫通して設けられるとともに，前記チャネル領域および前記第１導電型エミッタ領域から絶縁されたゲート電極と，
前記チャネル領域および前記第１導電型エミッタ領域に接するエミッタ電極とを有することを特徴とする電界効果型半導体装置。
【請求項２】
請求項１に記載する電界効果型半導体装置において，
前記ゲート電極から絶縁されているとともに，第２導電型半導体である第２導電型エミッタ領域を有し，
前記第２導電型エミッタ領域が，前記チャネル領域および前記エミッタ電極に接しており，
前記ゲート電極が，前記第２導電型エミッタ領域，前記チャネル領域，およびそれらの接触箇所に対面していることを特徴とする電界効果型半導体装置。
【請求項３】
請求項１または請求項２に記載する電界効果型半導体装置において，
前記ゲート電極がライン状に形成されており，
前記チャネル領域が，表面にて，前記ゲート電極の長手方向に対して離散的に形成されていることを特徴とする電界効果型半導体装置。
【請求項４】
請求項３に記載する電界効果型半導体装置において，
前記第２導電型エミッタ領域と前記チャネル領域とが前記ゲート電極との対向面にて接触するチャネル部分の幅が，隣接するチャネル部分間の間隔より小さいことを特徴とする電界効果型半導体装置。
【請求項５】
請求項２に記載する電界効果型半導体装置において，
前記ゲート電極がライン状に形成されており，
前記第２導電型エミッタ領域が，
隣接するゲート電極間にわたって，
前記ゲート電極の長手方向に対して離散的に形成されていることを特徴とする電界効果型半導体装置。
【請求項６】
請求項５に記載する電界効果型半導体装置において，
前記第１導電型エミッタ領域が，
隣接するゲート電極間にわたって，
前記ゲート電極の長手方向に対して離散的に形成されていることを特徴とする電界効果型半導体装置。
【請求項７】
請求項２または請求項４に記載する電界効果型半導体装置において，
前記ゲート電極が島状に形成されており，
前記第２導電型エミッタ領域が隣接するゲート電極間に設けられており，
表面における前記ゲート電極の外側の領域のうち，前記第２導電型エミッタ領域以外の部分が前記チャネル領域で占められていることを特徴とする電界効果型半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は，電界効果型半導体装置に関する。さらに詳細には，オン抵抗を犠牲にすることなく短絡電流を低減した電界効果型半導体装置に関するものである。
【０００２】
【従来の技術】
従来から，電力用途等に電界効果型半導体装置が使用されている（例えば，特許文献１に記載されている絶縁ゲート型バイポーラトランジスタ）。従来のこの種の電界効果型半導体装置には，オン抵抗の低減を狙って，梯子型のエミッタ構造を採用しているものがある。そのようなものの一例を，図２９〜図３１に示す。図３０は，図２９中のＢ−Ｂ箇所の断面図である。図３１は，図２９中のＣ−Ｃ箇所の断面図である。図２９は，図３０および図３１中のＡ−Ａ箇所の断面図である。この電界効果型半導体装置は，トレンチゲート型と呼ばれるものである。この電界効果型半導体装置は，概略，半導体基板の一面（図３０，図３１中の上方の面）側にエミッタ領域やゲート電極などを設け，他面（図３０，図３１中の下方の面）側にコレクタ領域等を設けた構造を有している。
【０００３】
すなわち，半導体基板の一面側には，トレンチ構造のゲート電極９０６の他，ｐ＋エミッタ領域９００およびｎ＋エミッタ領域９０４が設けられている。ゲート電極９０６は，ゲート絶縁膜９０５および層間絶縁膜９０７により，半導体基板から絶縁されている。それらの上方には，エミッタ電極９０９が設けられている。エミッタ電極９０９は，ｐ＋エミッタ領域９００およびｎ＋エミッタ領域９０４の双方に導通している。ｐ＋エミッタ領域９００およびｎ＋エミッタ領域９０４の下方には，ｐチャネル領域９０３が設けられている。ｐチャネル領域９０３の下端は，ゲート電極９０６の下端より浅い。
【０００４】
ｐチャネル領域９０３の下方には，ｎドリフト領域９０２が形成されている。ｎドリフト領域９０２の大部分は，ゲート電極９０６の下端より深い位置にあり，半導体基板のほぼ全面にわたって繋がっている。ｎドリフト領域９０２のさらに下方には，ｐ＋コレクタ領域９０１が設けられている。そして，ｐ＋コレクタ領域９０１のさらに下方に接して，コレクタ電極９１０が形成されている。この電界効果型半導体装置では，図２９中に矢印Ｙで示す範囲が，図２９中上下方向の繰り返し単位である。
【０００５】
この電界効果型半導体装置では，図２９に見るように，ゲート電極９０６およびｎ＋  エミッタ領域９０４が，図２９中上下方向に帯状にかつ交互に形成されている。そして，島状のｐ＋エミッタ領域９００がｎ＋エミッタ領域９０４に囲まれて設けられている。よってｎ＋  エミッタ領域９０４は，図２９中，梯子状をなしている。また，ｐ＋  エミッタ領域９００の図２９中での幅は，エミッタ電極９０９がｐ＋エミッタ領域９００およびｎ＋エミッタ領域９０４に接する部分の幅９０８（以下，「コンタクト開口９０８」という）より小さい。
【０００６】
この電界効果型半導体装置では，ゲート電極９０６への電圧印加により，エミッタ電極９０９とコレクタ電極９１０との間の電流を制御する。すなわち，ゲート電極９０６の電圧により，ｐチャネル領域９０３の表面（図３０，図３１中ゲート電極９０６の側壁に対向する面）付近の導電型を反転させ，電流経路を形成させるのである。ここで，ｎ＋エミッタ領域９０４が梯子状であるため，ｐ＋エミッタ領域９００のある領域（図２９中Ｂ−Ｂ位置の領域，すなわち断面が図３０で表される領域）とｐ＋  エミッタ領域９００のない領域（図２９中Ｃ−Ｃ位置の領域，すなわち断面が図３１で表される領域）とのいずれでも，ｐチャネル領域９０３の表面付近が反転時に有効なチャネルとなる。すなわち，上下方向の繰り返し単位Ｙ（図２９参照）の全体がチャネル幅なのである。このようにチャネル幅を最大限大きくとることにより，オン抵抗の低減を図っているのである。
【０００７】
【特許文献１】
特開２００２−１００７７０号公報
【０００８】
【発明が解決しようとする課題】
しかしながら，前記した従来の電界効果型半導体装置には，次のような問題点があった。
【０００９】
第１に，短絡電流が過大なのである。なぜなら，オン時に短絡が発生すると，ｎ＋  エミッタ領域９０４からｐチャネル領域９０３のチャネルを通して大量の電子がｎドリフト領域９０２に供給され，それに伴いホールも大量にｐ＋  コレクタ領域９０１からｎドリフト領域９０２に供給されるからである。このときの短絡電流は通常の動作状態でのオン電流の１０倍以上にもなる。このため半導体装置は急過熱により熱破壊に至る。一方，通常の動作状態を考えると，オン電流は短絡電流の１０分の１にも満たないことになる。このことは，通常の動作状態では，チャネルから供給可能な電子の１０分の１未満しか実際には利用していないことを意味する。このため，チャネル幅を大きくした効果はあまり発揮されない。したがって，オン抵抗は実はあまり低くない。
【００１０】
第２に，オフ時にラッチアップ現象が発生しやすい。なぜなら，梯子状のｎ＋  エミッタ領域９０４のため，ｐ型領域とエミッタ電極９０９との接触面積（すなわち図２９中のｐ＋  エミッタ領域９００の面積）が小さい。このため，ｐチャネル領域９０３中のホールのエミッタ電極９０９への脱出経路が狭いのである。このことにより，オフ後，特に短絡電流のような大電流のオフ後にｐチャネル領域９０３中にホールが残留しやすい。これが，ｎ＋  エミッタ領域９０４，ｐチャネル領域９０３，ｎドリフト領域９０２からなる寄生バイポーラトランジスタにベース電流が流れ込んでいるのと同じ状況を醸し出す。このため，ｎ＋  エミッタ領域９０４，ｐチャネル領域９０３，ｎドリフト領域９０２，ｐ＋  コレクタ領域９０１からなる寄生ｎｐｎｐサイリスタがオンしてしまう。これによりラッチアップ現象が発生するのである。ラッチアップ現象が発生した状態では電流の制御が不能で，素子破壊に至る。
【００１１】
ラッチアップ現象を防止するために不純物濃度の高いｐ＋  エミッタ領域のみでエミッタを構成することも考えられるが，それではオン時にｐ＋  エミッタ領域が反転できないことから，次のような問題を招く。まず，ｎドリフト領域９０２への電子の供給が疎密となることから，素子内の電流が不均一となる。これは高電流域でやはりラッチアップ現象を招いてしまう。また，ｐ＋  エミッタ領域は高不純物濃度であるため低抵抗である。しかもそのｐ＋  エミッタ領域とエミッタ電極９０９との接触面積が非常に広い。このためオン時にｎドリフト領域９０２のホールがｐ＋  エミッタ領域を通ってどんどんエミッタ電極９０９へ抜けてしまう。これが，ｎドリフト領域９０２のホール不足を引き起こすので，結果的にはオン抵抗が高い。
【００１２】
本発明は，前記した従来の電界効果型半導体装置が有する問題点を解決するためになされたものである。すなわちその課題とするところは，チャネル幅を有効に利用することにより，低いオン抵抗と過大でない短絡電流とを両立するとともに，素子破壊が起こりにくい電界効果型半導体装置を提供することにある。
【００１３】
【課題を解決するための手段】
この課題の解決を目的としてなされた本発明の電界効果型半導体装置は，第１導電型半導体のチャネル領域と，チャネル領域に接するとともに，チャネル領域より高濃度の第１導電型半導体である第１導電型エミッタ領域と，チャネル領域を貫通して設けられるとともに，チャネル領域および第１導電型エミッタ領域から絶縁されたゲート電極と，チャネル領域および第１導電型エミッタ領域に接するエミッタ電極とを有している。
【００１４】
この電界効果型半導体装置では，チャネル領域および第１導電型エミッタ領域のいずれもがエミッタ電極に接している。すなわち，エミッタ電極のコンタクト面積の一部がチャネル領域によって占められている。このため，エミッタ電極のコンタクト面積の全部が第１導電型エミッタ領域によって占められている電界効果型半導体装置と比較して，第１導電型エミッタ領域とエミッタ電極とのコンタクト面積が限定されている。このことにより，オン時において，チャネル領域の第１導電型キャリアが，第１導電型エミッタ領域（低抵抗）とエミッタ電極との接触箇所を通ってエミッタ電極へ抜けてしまうことが抑制される。このため，オン時におけるチャネル領域の第１導電型キャリア濃度が高く維持される。したがって，オン抵抗が低い。その一方で，第１導電領域全体，すなわち第１導電型エミッタ領域およびチャネル領域としてはある程度のコンタクト面積が確保されている。このため，スイッチオフ後，特に短絡電流のような大電流のオフ後における第１導電型キャリアのエミッタ電極への脱出には支障がない。
【００１５】
本発明の電界効果型半導体装置はさらに，ゲート電極から絶縁されているとともに，第２導電型半導体である第２導電型エミッタ領域を有し，第２導電型エミッタ領域が，チャネル領域およびエミッタ電極に接しており，ゲート電極が，第２導電型エミッタ領域，チャネル領域，およびそれらの接触箇所に対面している構造とするとよりよい。
【００１６】
このようにした電界効果型半導体装置では，第２導電型エミッタ領域とチャネル領域との接触箇所と，ゲート電極とが対面する部分の幅が，オン時におけるチャネル部分となる。このチャネル部分の幅の大小により，オン抵抗を低く維持しつつ，短絡電流の多寡を設定することができる。また，チャネル部分により，第２導電型キャリアの伝導経路が確保される。このため，素子内に第２導電型キャリアの疎密が生じない。このことも，オン抵抗の低減やラッチアップ現象の防止に貢献する。
【００１７】
本発明の電界効果型半導体装置ではまた，ゲート電極がライン状に形成されており，チャネル領域が，表面にて，ゲート電極の長手方向に対して離散的に形成されていることとするとよい。このようにすることにより，第１導電型エミッタ領域とエミッタ電極とのコンタクト面積が限定され，オン時における第１導電型キャリアのエミッタ電極への脱出量が制限される。このため，オン時におけるチャネル領域の第１導電型キャリア濃度が高く維持され，オン抵抗が低い。
【００１８】
そして，第２導電型エミッタ領域とチャネル領域とがゲート電極との対向面にて接触するチャネル部分の幅を，隣接するチャネル部分間の間隔より小さくしておくとよい。このようにすることにより，半導体装置の全体に対してチャネル幅が占める比率を適正な範囲内とすることができる。これにより，通常動作時には，チャネル部分を有効に利用して，低いオン抵抗で十分な電流を流すことができる。その一方で，短絡時に過大な電流が流れることがない。このため，短絡時でも素子破壊には至らない。
【００１９】
また，第２導電型エミッタ領域を有する本発明の電界効果型半導体装置では，ゲート電極がライン状に形成されており，第２導電型エミッタ領域が，隣接するゲート電極間にわたって，ゲート電極の長手方向に対して離散的に形成されていることとするとよりよい。このようにすることで，ゲート電極間の半導体領域は，第２導電型エミッタ領域とそれ以外の領域（チャネル領域や第１導電型エミッタ領域はここに含まれる）とで交互にストライプ状に占められることとなる。これにより，通常動作時に必要とされる電流値に比して過剰なほどのチャネル幅が形成されることがない。このため，オン抵抗を低く維持しつつ，短絡電流が抑制される。
【００２０】
この場合にさらに，第１導電型エミッタ領域も，隣接するゲート電極間にわたって，ゲート電極の長手方向に対して離散的に形成されていることとするとよりよい。このようにすると，ゲート電極間の半導体領域は，ゲート電極と平行な方向には，第１導電型エミッタ領域，第２導電型エミッタ領域，それら以外の領域（チャネル領域はここに含まれる）がストライプ状に配置された構造となる。しかしゲート電極と交差する方向に着目すると，ゲート電極から隣のゲート電極に至るまで特段の変化がないシンプルな構造とすることができる。これにより，設計上，ゲート電極と交差する方向について容易にダウンサイジングしてコストの低減を図ることができる。
【００２１】
第２導電型エミッタ領域を有する本発明の電界効果型半導体装置では，あるいは，ゲート電極が島状に形成されており，第２導電型エミッタ領域が隣接するゲート電極間に設けられており，表面におけるゲート電極の外側の領域のうち，第２導電型エミッタ領域以外の部分がチャネル領域で占められていることとしてもよい。このようにすると，ゲート電極の総量が少なくて済む。このためスイッチング速度が速い。また製造上も，高い良品率が期待できるので有利である。ゲート電極は一般的に多結晶半導体を堆積することにより形成され，この工程は他の工程より異物の混入を起こしやすいからである。また，第２導電型エミッタ領域と対面する部分以外の部分は，チャネル形成に寄与しないため，そのような部分にゲート電極が存在する必要はないのである。
【００２２】
【発明の実施の形態】
以下，本発明を具体化した実施の形態について，添付図面を参照しつつ詳細に説明する。
【００２３】
［第１の形態］
第１の形態に係る電界効果型半導体装置の構造を，図１および図２に示す。図２は，図１中のＢ−Ｂ箇所の断面図である。図１は，図２中のＡ−Ａ箇所（本願ではこのレベルを「表面」と呼んでいる）の断面図である。また，図１中のＣ−Ｃ箇所の断面は，従来技術として説明した図３１中の各符号を「９＊＊」から「１＊＊」に変更したものと同じである。以下，本形態の説明において図３１に言及するときは，このように符号を読み替えるものとする。この電界効果型半導体装置は，絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）と呼ばれるものであり，トレンチ型のゲート構造を有している。この電界効果型半導体装置は，概略，半導体基板の一面（図２中の上方の面）側にエミッタ領域やゲート電極などを設け，他面（図２中の下方の面）側にコレクタ領域等を設けた構造を有している。
【００２４】
すなわち，半導体基板の一面側には，トレンチ構造のゲート電極１０６の他，ｐ＋エミッタ領域１００およびｎ＋エミッタ領域１０４が設けられている。ゲート電極１０６は，ゲート絶縁膜１０５および層間絶縁膜１０７により，半導体基板から絶縁されている。ｐ＋エミッタ領域１００およびｎ＋エミッタ領域１０４の下方には，図２や図３１において左右のゲート絶縁膜１０５を介してゲート電極１０６と対面するｐチャネル領域１０３が設けられている。ｐチャネル領域１０３の下端は，ゲート電極１０６の下端より浅い。ｐ＋エミッタ領域１００，ｎ＋エミッタ領域１０４，ゲート電極１０６の上方には，エミッタ電極１０９が設けられている。エミッタ電極１０９は，図２（Ｂ−Ｂ箇所）ではｐ＋  エミッタ領域１００およびｐチャネル領域１０３の双方に接触している。エミッタ電極１０９は，図３１（Ｃ−Ｃ箇所）ではｎ＋エミッタ領域１０４に接触している。
【００２５】
ｐチャネル領域１０３の下方には，ｎドリフト領域１０２が形成されている。ｎドリフト領域１０２の大部分は，ゲート電極１０６の下端より深い位置にあり，半導体基板のほぼ全面にわたって繋がっている。ｎドリフト領域１０２のさらに下方には，ｐ＋コレクタ領域１０１が設けられている。そして，ｐ＋コレクタ領域１０１のさらに下方に接して，コレクタ電極１１０が形成されている。本形態の電界効果型半導体装置では，図１中に矢印Ｙで示す範囲が，図１中上下方向の繰り返し単位である。
【００２６】
本形態の電界効果型半導体装置では，図１に見るように，ゲート電極１０６が，図１中上下方向にライン状に形成されている。そして，ゲート電極１０６とゲート電極１０６の間の帯状の領域に，ｎ＋エミッタ領域１０４，ｐ＋エミッタ領域１００，およびｐチャネル領域１０３が設けられている。ｎ＋  エミッタ領域１０４は，図１中上下方向に周期的に配置されている。各々のｎ＋  エミッタ領域１０４は，図１中の左右端とも，ゲート絶縁膜１０５を介してゲート電極１０６と対面している。
【００２７】
そして，ｎ＋エミッタ領域１０４とｎ＋エミッタ領域１０４との間に，ｐ＋  エミッタ領域１００が配置されている。各々のｐ＋  エミッタ領域１００は，図１中の上下端がｎ＋  エミッタ領域１０４に接している。しかしｐ＋  エミッタ領域１００は，図１中左右方向には，ゲート電極１０６とゲート電極１０６との間の領域のすべてを占めているわけではない。ｐ＋  エミッタ領域１００の図１中での幅は，エミッタ電極１０９が半導体基板に接する部分の幅１０８（以下，「コンタクト開口１０８」という）より小さい。残りの部分では，ｐチャネル領域１０３が半導体基板の表面を占めている。すなわちｐ＋  エミッタ領域１００とｐチャネル領域１０３とでｐエミッタ領域を構成している。このように本形態の電界効果型半導体装置のゲート電極１０６とゲート電極１０６との間の領域では，ｎ＋  エミッタ領域１０４とｐ型の領域（ｐ＋  エミッタ領域１００およびｐチャネル領域１０３）とが交互に離散的に存在し，ストライプ状をなしている。
【００２８】
本形態の電界効果型半導体装置において，ｐチャネル領域１０３のアクセプタ濃度は，ゲート電極１０６への駆動電圧でｎ型に反転できる程度に低く，オフ時にエミッタ電極１０９とコレクタ電極１１０との間の電流を阻止できる程度に高い。そして，ｐ＋  エミッタ領域１００のアクセプタ濃度は，ｐチャネル領域１０３のアクセプタ濃度より２桁程度高く，ゲート電極１０６への駆動電圧では反転しない。ｐチャネル領域１０３の図１中左右方向の幅ｄは，２μｍ以下であることが望ましい。これにより，ｎ＋  エミッタ領域１０４から供給される電子をゲート電極１０６側の表面へより確実に拡散させることができる。また，ｐエミッタ領域の図１中上下方向の幅（すなわちチャネル幅）Ｗとｎ＋  エミッタ領域１０４の図１中上下方向の幅（すなわち隣接するチャネル間の間隔）Ｘとの比Ｘ／Ｗは，１／１０以上１／２以下の範囲内が望ましい。Ｘ／Ｗが１／１０に満たない，すなわちｎ＋  エミッタ領域１０４があまりに少ないと，オン抵抗が高くなってしまうからである。また，Ｘ／Ｗが１／２を上回っていると，短絡電流が大きいので好ましくない。最適なＸ／Ｗは，１／５近辺である。また，ｎ＋  エミッタ領域１０４の幅Ｘは，２０μｍ以下であることが望ましい。これが大きすぎると，ラッチアップ現象が生じやすいからである。
【００２９】
本形態の電界効果型半導体装置では，ゲート電極１０６への電圧印加により，エミッタ電極１０９とコレクタ電極１１０との間の電流を制御する。すなわち，ゲート電極１０６の電圧により，ｐチャネル領域１０３の表面（図２，図３１中ゲート電極１０６の側壁に対向する面）付近の導電型を反転させ，電流経路を形成させるのである。ここで，ｎ＋  エミッタ領域１０４がストライプ状であるため，ｎ＋  エミッタ領域１０４のある領域（図１中Ｃ−Ｃ位置の領域，すなわち断面が図３１で表される領域）では，ｐチャネル領域１０３の表面付近が反転時に有効なチャネルとなる。しかしｎ＋  エミッタ領域１０４のない領域（図１中Ｂ−Ｂ位置の領域，すなわち断面が図２で表される領域）では，ｎ＋  エミッタ領域１０４のある領域のチャネル部の抵抗と比較して，そのチャネル部の抵抗が高いものとなる。このため有効にはたらくチャネル幅は，図１中に矢印Ｘで示す範囲に限られる。これは，上下方向の繰り返し単位Ｙの全体より小さい。このように従来技術欄で説明したものと比較して，チャネル幅が限定されている。
【００３０】
これにより，次のような効果がある。まず，短絡電流がさほど大きくなく，その一方でオン抵抗は低い。短絡電流が大きくない理由は，前述のようにチャネル幅が限定されているからである。このため，負荷に短絡が起こった場合でも，素子破壊に至るほどの大電流は流れないのである。一方，オン抵抗が低い理由は次の点にある。まず，通常の動作状態のオン電流を確保するために必要なチャネル幅は，図１中の範囲Ｘの程度で十分なのである。言い替えると，上下方向の繰り返し単位Ｙの全体をチャネル幅とする従来の電界効果型半導体装置では，過剰なほどのチャネル幅を持っていたのである。このため短絡時には通常のオン電流の１０倍以上もの電流が流れてしまったのである。これに対し本形態の電界効果型半導体装置では，チャネル幅を必要十分な程度に抑えることにより，オン抵抗の上昇を防ぎつつ，短絡電流の抑制を図っているのである。
【００３１】
また，オフ時にラッチアップ現象が発生しにくい。なぜなら，ｎ＋  エミッタ領域１０４が梯子状でなくストライプ状であるため，ｐ型領域とエミッタ電極１０９との接触面積（すなわち図１中のｐ＋  エミッタ領域１００およびその左右両側のｐチャネル領域１０３の面積）が広いからである。オフ時にはコレクタ電極１１０とエミッタ電極１０９との間の電圧が高くなるため，ホールが，エミッタ電極１０９と接触するｐチャネル領域１０３からエミッタ電極１０９へ脱出することができる。このため脱出経路が広いのである。このため，オフ後に，ｐチャネル領域１０３中の過剰なホールが速やかにエミッタ電極１０９へ脱出する。すなわち，ｎ＋  エミッタ領域１０４，ｐチャネル領域１０３，ｎドリフト領域１０２からなる寄生バイポーラトランジスタにベース電流が流れ込んでいるのと同じ状況にはならないのである。このため，ｎ＋  エミッタ領域１０４，ｐチャネル領域１０３，ｎドリフト領域１０２，ｐ＋  コレクタ領域１０１からなる寄生ｎｐｎｐサイリスタがオンすることによるラッチアップ現象が生じにくい。
【００３２】
また，本形態の電界効果型半導体装置では，エミッタが，ｐ＋  エミッタ領域１００だけでなく，ｐ＋エミッタ領域１００とｎ＋エミッタ領域１０４とで構成されている。そのため，オン状態では，図３１中，ｎ＋  エミッタ領域１０４とｎドリフト領域１０２とが，ｐチャネル領域１０３に形成されたｎチャネルにより繋がる。これにより，電子伝導の経路が確保されるので，素子内に電子の疎密が生じることがない。このことも，オン抵抗の低減やラッチアップ現象の防止に貢献している。また，エミッタをｐ＋エミッタ領域のみとした場合と比較して，ｐ＋エミッタ領域１００とエミッタ電極１０９との接触面積が狭い。このことにより，オン時におけるホールのエミッタ電極１０９への過剰な脱出を防止している。このことも，オン抵抗の低減に寄与している。
【００３３】
その一方で，ｐ＋  エミッタ領域１００およびｐチャネル領域１０３のｐ型領域全体としては，エミッタ電極１０９との接触面積がある程度確保されている。このため，スイッチオフ後，特に短絡電流のような大電流のオフ後におけるホールのエミッタ電極１０９への脱出には支障がない。このため，ｎ＋  エミッタ領域１０４，ｐチャネル領域１０３，ｎドリフト領域１０２からなる寄生バイポーラトランジスタにベース電流が流れ込んでいるのと同じ状況になることがない。したがって，ｎ＋  エミッタ領域１０４，ｐチャネル領域１０３，ｎドリフト領域１０２，ｐ＋  コレクタ領域１０１からなる寄生ｎｐｎｐサイリスタがオンしてしまうことがない。このことも，ラッチアップ現象の防止に貢献している。
【００３４】
本形態の電界効果型半導体装置の諸特性を本発明者らが実測した結果を図３〜図５に示す。図３は，短絡電流の測定結果であり，本形態のものと従来のものとを比較して示す。本形態の電界効果型半導体装置の短絡電流が，従来のものと比較して約半分程度しかないことが理解できる。図４は，コレクタ−エミッタ間電圧とコレクタ−エミッタ間電流との関係の測定結果であり，本形態のものと従来のものとを比較して示す。本形態の電界効果型半導体装置でも従来のものでも大きな違いがないことが理解できる。このことから，本形態の電界効果型半導体装置のオン抵抗は，従来のものと遜色ないほど低いことがわかる。図５は，本形態の電界効果型半導体装置の構造において，図１中のＸ／Ｗを種々の値に変更した場合の，Ｘ／Ｗとオン抵抗との関係を示す。これより，Ｘ／Ｗの値が１／１０以上あれば，オン抵抗にあまり違いがないことがわかる。
【００３５】
本形態の電界効果型半導体装置の製法を，図６〜図９により説明する。本形態の電界効果型半導体装置の製造にあっては，ｐ＋  シリコンウェハを出発基板とする。このウェハのｐ＋シリコンは，ｐ＋コレクタ領域１０１となる。そしてその表面上にエピタキシャル成長により，ｎ型シリコン層を形成する。このｎ型シリコン層は，ｎドリフト領域１０２となる。あるいは，ｎ型シリコンウェハを出発基板とすることもできる。その場合にはウェハのｎ型シリコンがｎドリフト領域１０２となる。そして，その裏面側の表面からｐ型不純物を導入するか，裏面側の表面上にｐ型シリコン層を堆積することにより，ｐ＋  コレクタ領域１０１を形成すればよい。
【００３６】
次に，ｎ型シリコン層の表面に，厚さ７００ｎｍ程度の熱酸化膜を温度１０００℃のパイロジェニック酸化により形成する。そして，この熱酸化膜をフォトリソグラフィおよびエッチングによりパターニングする。これによりその熱酸化膜は，ウェハの縁辺の部分のみ残される。このため素子が形成される部分の全体にわたって，ｎ型シリコン層が露出した開口が形成される。次に，ｎ型シリコン層の表面に再び熱酸化膜１０７ｂを形成する。温度は９００℃で膜厚は１８ｎｍとする。
【００３７】
そして，酸化膜１０７ｂ上にフォトリソグラフィにより，レジストパターンを形成する。ここで形成するレジストパターンは，ｐチャネル領域１０３となるべき部分を開口とするパターンである。このレジストパターンをマスクとして，加速電圧６０ｋＶのイオン注入によりボロンを注入する。ドーズ量は，４．７×１０１３ｃｍ−２とする。その後，窒素雰囲気中で温度１１５０℃の熱処理による拡散を行う。これにより，深さ５μｍのｐウェルが形成される。このｐウェルが，ｐチャネル領域１０３となる。そして，酸化膜１０７ｂ上にＣＶＤ法によりさらに酸化膜１０７ｃを堆積する。厚さは４００ｎｍとする。
【００３８】
そして，その酸化膜上にフォトリソグラフィにより，レジストパターンを形成する。ここで形成するレジストパターンは，ゲート電極１０６が形成されるべき部分を開口とするパターンである。このレジストパターンをマスクとして，ＲＩＥ法により酸化膜１０７ｃおよび１０７ｂを除去する。これにより，残った部分の酸化膜１０７ｃおよび１０７ｂがシリコンエッチング用のマスクとなる。そして，この酸化膜マスクを利用して，ＲＩＥ法によりシリコンをエッチングする。これにより，深さ６μｍのトレンチが形成される。そして，形成されたトレンチの側壁を，ＣＤＥ法によりエッチングする。その後，温度１１００℃でトレンチの壁面に熱酸化膜を形成し，その酸化膜を除去する。これにより，トレンチの側壁の欠陥を除去する。その後，温度１１００℃でトレンチの壁面に厚さ１００ｎｍの熱酸化膜を形成する。この酸化膜がゲート絶縁膜１０５となる。この状態での断面図が図６である。
【００３９】
そして，ＣＶＤ法により厚さ８００ｎｍの多結晶シリコン膜を堆積する。続いて，オキシ塩化リン雰囲気で温度９５０℃で熱処理する。これにより，多結晶シリコン膜にリンを拡散させる。その後，フォトリソグラフィおよびエッチングにより，余分な多結晶シリコンや残っている酸化膜マスクを除去する。除去される多結晶シリコンは，トレンチ開口レベルより上の部分である。ただし，ゲート電極１０６への配線（図１６中の「３１１」等を参照，以下，ゲート配線という）となる部分は残す。これにより，トレンチ構造のゲート電極１０６およびそのための配線を形成する。次に，ｐチャネル領域１０３およびゲート電極１０６の表面に，温度９５０℃で熱酸化膜１０７ｄを形成する。膜厚は３０ｎｍとする。この状態での断面図（この段階まではＢ−Ｂ断面もＣ−Ｃ断面も同じ）が図７である。
【００４０】
そして，酸化膜１０７ｄ上にフォトリソグラフィにより，レジストパターンを形成する。ここで形成するレジストパターンは，ｐ＋  エミッタ領域１００となるべき部分を開口とするパターンである。このレジストパターンをマスクとして，加速電圧７０ｋＶのイオン注入によりボロンを注入する。ドーズ量は，４×１０１５ｃｍ−２とする。そしてレジストパターンを除去した上で，酸化膜上にフォトリソグラフィにより，新たなレジストパターンを形成する。ここで形成するレジストパターンは，ｎ＋  エミッタ領域１０４となるべき部分を開口とするパターンである。このレジストパターンをマスクとして，加速電圧１２０ｋＶのイオン注入によりリンを注入する。ドーズ量は，５×１０１５ｃｍ−２とする。そして，酸化膜上にＣＶＤ法によりＢＰＳＧ膜を堆積する。膜厚は１．５μｍとする。このＢＰＳＧ膜は，層間絶縁膜１０７となる。その後，窒素雰囲気中で温度９５０℃の熱処理を行う。これにより，層間絶縁膜１０７が平坦化されるとともに，イオン注入された元素の熱拡散により，ｐ＋エミッタ領域１００およびｎ＋エミッタ領域１０４が形成される。この状態でのＢ−Ｂ箇所の断面図およびＣ−Ｃ箇所の断面図を，図８および図９に示す。
【００４１】
次に，層間絶縁膜１０７をフォトリソグラフィおよびエッチングによりパターニングする。これにより，コンタクト開口１０８に相当する部分およびゲート電極１０６のコンタクト箇所の層間絶縁膜１０７を除去する。これにより，コンタクト開口１０８のｐ＋エミッタ領域１００，ｐチャネル領域１０３，およびｎ＋エミッタ領域１０４を露出させる。また，ゲート配線のコンタクト箇所も露出させる。そして，露出した箇所の上および残っている層間絶縁膜１０７の上に，スパッタリング法により，チタンを主成分とするバリアメタル層およびその上のアルミ層を積層する。その後，フォトリソグラフィおよびエッチング（ウェットエッチングおよびＲＩＥ）により，バリアメタル層およびアルミ層をパターニングする。これにより，エミッタ電極１０９が形成される。また，ゲート配線の上部配線も形成される。次に，裏面のｐ＋  コレクタ領域１０１上に，スパッタリング法によりコレクタ電極１１０を形成する。以上で，本形態の電界効果型半導体装置が製造される。
【００４２】
なお，ｎ型シリコンウェハを出発基板とする場合には，エミッタ面側の構造（ゲート電極１０６，ｐ＋  エミッタ領域１００，エミッタ電極１０９等）を先に形成し，ｐ＋コレクタ領域１０１の形成はその後で行ってもよい。
【００４３】
［第２の形態］
第２の形態に係る電界効果型半導体装置の構造を，図１０〜図１２に示す。図１１は，図１０中のＢ−Ｂ箇所の断面図である。図１２は，図１０中のＤ−Ｄ箇所の断面図である。図１０は，図１１および図１２中のＡ−Ａ箇所の断面図である。また，図１０中のＣ−Ｃ箇所の断面は，従来技術として説明した図３１中の各符号を「９＊＊」から「２＊＊」に変更したものと同じである。以下，本形態の説明において図３１に言及するときは，このように符号を読み替えるものとする。本形態の電界効果型半導体装置は，トレンチゲート型である点で前述の第１の形態のものと共通する。そして，エミッタ部分の構造を除き，他の部分の構造は第１の形態のものと同じである。また，エミッタ部分中，ｎ＋  エミッタ領域２０４については，第１の形態のものと同じである。本形態と第１の形態との違いは，エミッタ部分中のｐエミッタ領域の構造にある。
【００４４】
そこで，本形態の電界効果型半導体装置のｐエミッタ領域の構造を説明する。本形態では，図１０に示すように，ｐ＋エミッタ領域２００が，ｎ＋エミッタ領域２０４と平行に設けられている。したがってｐ＋エミッタ領域２００は，ｎ＋エミッタ領域２０４とは接していない。ｐ＋  エミッタ領域２００の図１０中左右両端は，ｎ＋  エミッタ領域２０４の図１０中左右両端と同様に，ゲート絶縁膜２０５を介してゲート電極２０６と対面している。しかしｐ＋  エミッタ領域２００は，図１０中上下方向には，ｎ＋エミッタ領域２０４とｎ＋エミッタ領域２０４との間の領域のすべてを占めているわけではない。残りの部分では，ｐチャネル領域２０３が半導体基板の表面を占めている。すなわちｐ＋  エミッタ領域２００とｐチャネル領域２０３とでｐエミッタ領域を構成している。このように本形態の電界効果型半導体装置でも，ゲート電極２０６とゲート電極２０６との間の領域で，ｎ＋エミッタ領域２０４とｐ型の領域（ｐ＋エミッタ領域２００およびｐチャネル領域２０３）とが交互に離散的に存在し，ストライプ状をなしている。また，ｐチャネル領域２０３，ｐ＋エミッタ領域２００，およびｎ＋エミッタ領域２０４のすべてがエミッタ電極２０９に接触している。
【００４５】
本形態の電界効果型半導体装置において，ｐチャネル領域２０３やｐ＋  エミッタ領域２００のアクセプタ濃度については，第１の形態での説明と同様である。ｐエミッタ領域の図１０中上下方向の幅Ｗとｎ＋  エミッタ領域２０４の図１０中上下方向の幅Ｘとの比Ｘ／Ｗについても，第１の形態での説明と同様である。ｎ＋エミッタ領域２０４の幅Ｘについても，第１の形態での説明と同様である。
【００４６】
本形態の電界効果型半導体装置の製法は，ｐ＋  エミッタ領域２００の形成の際のマスクパターンが異なる以外は，第１の形態の電界効果型半導体装置の製法と同じである。
【００４７】
本形態の電界効果型半導体装置でも，ゲート電極２０６への電圧印加により，エミッタ電極２０９とコレクタ電極２１０との間の電流を制御する。ここで，第１の形態のものと同様に，上下方向の繰り返し単位Ｙの全体に比してチャネル幅が限定されている。このため，低いオン抵抗，短絡電流の抑制，ラッチアップ現象の防止等の効果が発揮される。
【００４８】
さらに，次のような特有の効果がある。第１に，設計上，オン抵抗と短絡電流とを個別に設定できることが挙げられる。すなわち，短絡電流については図１０中のＸ／Ｗによりコントロールでき，その一方でオン抵抗を図１０中のＺ／Ｗ（Ｚはｐ＋  エミッタ領域２００の図１０中上下方向の幅）でコントロールできるからである。なぜなら，ｐ＋  エミッタ領域２００は，オン時におけるホールのエミッタ電極１０９への脱出経路をなす。したがって，幅Ｚを大きめにすれば，オン時におけるホール濃度が低く，オン抵抗が高めとなる。逆に，幅Ｚを小さめにすれば，オン時におけるホール濃度が高く，オン抵抗が低めとなるのである。第２に，図１０中左右方向のダウンサイジングをしやすいことが挙げられる。すなわち図１０中，ｐ＋エミッタ領域２００とｎ＋エミッタ領域２０４とが平行であるため，左右方向の構造がシンプルだからである。これにより，高集積化，低コスト化に寄与できる。
【００４９】
［第３の形態］
第３の形態に係る電界効果型半導体装置の構造を，図１３〜図１７に示す。図１４は，図１３中のＣ−Ｃ箇所の断面図である。図１５は，図１３中のＢ−Ｂ箇所の断面図である。図１６は，図１３中のＥ−Ｅ箇所の断面図である。図１７は，図１３中のＦ−Ｆ箇所の断面図である。図１３は，図１４〜図１７中のＡ−Ａ箇所の断面図である。本形態の電界効果型半導体装置は，トレンチゲート型である点で前述の第１，第２の形態のものと共通する。そして，エミッタ部分およびコンタクト開口３０８の構造を除き，他の部分の構造は第１，第２の形態のものと同じである。
【００５０】
そこで，本形態の電界効果型半導体装置のｐエミッタ領域の構造を説明する。本形態では，図１３に示すように，ｎ＋  エミッタ領域３０４がゲート電極３０６と直交してストライプ状に形成されている。この点では第１，第２の形態のものと同様である。そして，各ｎ＋  エミッタ領域３０４の図１３中上下に隣接して，ｐ＋  エミッタ領域３００およびｐチャネル領域３０３からなるｐエミッタ領域が配置されている。各ｐエミッタ領域では，ｐ＋  エミッタ領域３００がｐチャネル領域３０３に囲まれている。図１４，図１７に示すように，各ｎ＋  エミッタ領域３０４の図１３中上下のｐ＋  エミッタ領域３００およびｐチャネル領域３０３は，ｎ＋  エミッタ領域３０４の下方で繋がっている。そして，図１３中，ｐエミッタ領域とｐエミッタ領域との間の領域には，ｎドリフト領域３０２が存在している。この領域では，図１６に示すように，ｎ＋エミッタ領域３０４，ｐ＋エミッタ領域３００，およびｐチャネル領域３０３のいずれも設けられていないため，ｎドリフト領域３０２がＡ−Ａ面にまで達しているのである。これにより，本形態の電界効果型半導体装置では，ｐエミッタ領域およびｎ＋  エミッタ領域３０４からなるエミッタ領域が，断続的に形成されているといえる。
【００５１】
そして，本形態の電界効果型半導体装置では，コンタクト開口３０８が，ｎ＋  エミッタ領域３０４およびｐエミッタ領域のあるところにのみ島状に設けられている。この点で，コンタクト開口１０８，２０８がゲート電極１０６，２０６と平行に縦断的に設けられている第１，および第２の形態とは異なる。本形態における各コンタクト開口３０８の図１３中におけるサイズは，ｐ＋  エミッタ領域３００より大きく，ｐチャネル領域３０３より小さい。このためエミッタ電極３０９は，ｎ＋エミッタ領域３０４，ｐ＋エミッタ領域３００，およびｐチャネル領域３０３のすべてに接している。また，本形態の電界効果型半導体装置では，各ゲート電極３０６を互いに導通させるゲート配線３１１が，図１３中Ｅ−Ｅ箇所に設けられている（図１６および図１７）。これにより，各ゲート電極３０６に同等の電圧操作を加えることができる。なお，第１および第２の形態のものでも，図示した範囲外にゲート配線が存在する。
【００５２】
本形態の電界効果型半導体装置の製法は，ｐチャネル領域３０３，ｐ＋  エミッタ領域３００，そしてコンタクト開口３０８の形成の際のマスクパターンが異なる以外は，第１の形態の電界効果型半導体装置の製法と同じである。
【００５３】
本形態の電界効果型半導体装置でも，ゲート電極３０６への電圧印加により，エミッタ電極３０９とコレクタ電極３１０との間の電流を制御する。ここで，第１，第２の形態のものと同様に，上下方向の繰り返し単位Ｙの全体に比してチャネル幅が限定されている。このため，低いオン抵抗，短絡電流の抑制，ラッチアップ現象の防止等の効果が発揮される。さらに，エミッタ領域を断続的にしたことにより，ｐエミッタ領域とエミッタ電極３０９とのコンタクト面積が限定されている。このため，オン時におけるホールのエミッタ電極１０９への脱出経路がその分少なくなっている。このことは，オン時におけるホール濃度を上げ，オン抵抗をさらに下げる効果がある。また，このことにより，オン抵抗を上昇させない範囲内でチャネル幅Ｘを減少させることができる。これは，短絡電流のさらなる低減や，素子内の電流の均一化に貢献し，素子破壊を防止する効果がある。
【００５４】
［第４の形態］
第４の形態に係る電界効果型半導体装置の構造を，図１８〜図２１に示す。図１９は，図１８中のＢ−Ｂ箇所の断面図である。図２０は，図１８中のＣ−Ｃ箇所の断面図である。図２１は，図１８〜図２０中のＧ−Ｇ箇所の断面図である。図１８は，図１９〜図２１中のＡ−Ａ箇所の断面図である。本形態の電界効果型半導体装置は，トレンチゲート型である点で前述の第１〜第３の形態のものと共通する。そして，コンタクト開口４０８の箇所におけるエミッタ部分の構造は，第１の形態のものと同じである。また，コレクタ部分の構造は，第１〜第３の形態のものと同じである。
【００５５】
本形態の電界効果型半導体装置では，ゲート電極４０６が島状である点で，ライン状のゲート電極を持つ第１〜第３の形態のものと異なる。本形態の電界効果型半導体装置はおおむね，第１の形態の電界効果型半導体装置のライン状のゲート電極１０６を島状のゲート電極４０６で置き換え，空いた部分をすべてｐチャネル領域４０３としたものである。なお，図１９，図２１に見るように，図１８中のＧ−Ｇ箇所には，各ゲート電極４０６を接続するゲート配線４１１が層間絶縁膜４０７中に設けられている。
【００５６】
本形態の電界効果型半導体装置では，ｐエミッタ領域の図１８中上下方向の幅（すなわちチャネル幅）Ｗとｎ＋  エミッタ領域４０４の図１８中上下方向の幅（すなわち隣接するチャネル間の間隔）Ｘとの比Ｘ／Ｗは，１／１０以上１／２以下が望ましい。Ｘ／Ｗが１／１０に満たない，すなわちｎ＋  エミッタ領域４０４があまりに少ないと，オン抵抗が高くなってしまうからである。また，Ｘ／Ｗが１／２以上あると，短絡電流が大きいので好ましくない。最適なＸ／Ｗは，１／５近辺である。また，ｎ＋  エミッタ領域４０４の幅Ｘは，２０μｍ以下であることが望ましい。これが大きすぎると，ラッチアップ現象が生じやすいからである。
【００５７】
本形態の電界効果型半導体装置の製法は，ゲート電極４０６ｐの形成のためのトレンチ構造の形成の際のマスクパターンが異なる以外は，第１の形態の電界効果型半導体装置の製法と同じである。本形態の電界効果型半導体装置でも，ゲート電極４０６への電圧印加により，エミッタ電極４０９とコレクタ電極４１０との間の電流を制御する。
【００５８】
各ゲート電極４０６は，図１８中，ほぼ正方形の断面形状を有している。各ゲート電極４０６の図１８中の１辺の長さは，ｎ＋  エミッタ領域４０４の幅Ｘとほぼ同じである。各ゲート電極４０６の，ゲート絶縁膜４０５を挟んだ周囲は，ｎ＋エミッタ領域４０４とｐチャネル領域４０３とで占められている。
【００５９】
本形態の電界効果型半導体装置でも，ゲート電極４０６への電圧印加により，エミッタ電極４０９とコレクタ電極４１０との間の電流を制御する。ここで本形態の電界効果型半導体装置には，第１の形態のものの場合の効果に加えて，ゲート電極４０６が島状であることにより，次のような特有の効果がある。すなわち，第１の形態のものと比較して，チャネル幅Ｘをそのままにして，ゲート面積（図１，図１８等におけるゲート電極の面積）を小さくできるのである。そのため，ゲート容量が小さく，スイッチング速度が速いという利点がある。また，ゲート面積が小さいということは，製造上の良品率についても有利で低コスト化につながる。ゲート電極形成工程では，他の工程と比べて，異物の混入等による良品率の低下が起きやすい。このため，ゲート面積を縮小することで良品率低下を抑制できるからである。
【００６０】
［第５の形態］
第５の形態に係る電界効果型半導体装置の構造を，図２２〜図２５に示す。図２３は，図２２中のＢ−Ｂ箇所の断面図である。図２４中のＥ−Ｅ箇所の断面図である。図２５は，図２２〜図２４中のＧ−Ｇ箇所の断面図である。図２２は，図２３〜図２５中のＡ−Ａ箇所の断面図である。また，図２２中のＣ−Ｃ箇所の断面は，第４の形態の図２０中の各符号を「４＊＊」から「５＊＊」に変更したものと同じである。また，図２２中のＦ−Ｆ箇所の断面は，第３の形態の図１７中の各符号を「３＊＊」から「５＊＊」に変更したものと同じである。以下，本形態の説明において図１７または図２０に言及するときは，このように符号を読み替えるものとする。
【００６１】
本形態の電界効果型半導体装置は，トレンチゲート型である点で前述の第１〜４の形態のものと共通する。そして，コンタクト開口５０８の箇所におけるエミッタ部分の構造は，第３の形態のものと同じである。また，コレクタ部分の構造は，第１〜第４の形態の形態のものと同じである。本形態の電界効果型半導体装置は，第３の形態の電界効果型半導体装置に，第４の形態のもののような島状のゲート電極５０６を適用し，空いた部分をｐチャネル領域５０３またはｎドリフト領域５０２としたものである。
【００６２】
したがって本形態の電界効果型半導体装置は，第１の形態のものの場合の効果に加えて，エミッタ領域を断続的にしたことによるオン抵抗の低減（第３の形態の効果）と，ゲート電極５０６が島状であることによるスイッチングの高速化等の効果（第４の形態の効果）とを併せ持つ。
【００６３】
［その他の形態］
上記の第１〜第５の形態は，本発明の電界効果型半導体装置における，エミッタ面側の構造（ゲート電極，ｐ＋  エミッタ領域，エミッタ電極等）についての種々のバリエーションである。この他コレクタ面側についても，図２６〜図２８に示すようなバリエーションがある。
【００６４】
図２６に示すのは，第１の形態の電界効果型半導体装置をパンチスルー型に変形したものである。図２６は，第１の形態における図２に対応する断面図である。この電界効果型半導体装置は，ｐ＋  コレクタ領域６０１とｎドリフト領域６０２との間に，ｎバッファ領域６１２を有している。ｎバッファ領域６１２のドナー濃度は，ｎドリフト領域６０２のドナー濃度より高い。この電界効果型半導体装置の製造は，ｐ＋  シリコンウェハを出発基板とし，その表面上にエピタキシャル成長により，高濃度のｎ型シリコン層と低濃度のｎ型シリコン層とを順次形成して行う。すなわち，ウェハのｐ＋シリコンがｐ＋コレクタ領域６０１となり，高濃度のｎ型シリコン層がｎバッファ領域６１２となり，低濃度のｎ型シリコン層がｎドリフト領域６０２となる。その後は第１の形態の場合と同じである。あるいは，低濃度のｎ型シリコンウェハ（ｎドリフト領域６０２）を出発基板とし，裏面側からのドナーやアクセプタの注入および拡散によりｎバッファ領域６１２やｐ＋  コレクタ領域６０１を形成してもよい。
【００６５】
図２７に示すのは，第１の形態の電界効果型半導体装置をコレクタショート型に変形したものである。図２７は，第１の形態における図２に対応する断面図である。この電界効果型半導体装置では，ｐ＋  コレクタ領域７０１が全面ではなく部分的に形成されている。そして，ｐ＋  コレクタ領域７０１のない場所ではｎドリフト領域７０２がコレクタ電極７１０に直に接している。この電界効果型半導体装置の製造は，ｎ型シリコンウェハを出発基板とし，その裏面側からパターンマスクを介してアクセプタを注入し拡散させることにより行う。すなわち，ウェハのｎ型シリコンがｎドリフト領域７０２となり，アクセプタの注入を受けた箇所がｐ＋コレクタ領域７０１となる。その後は第１の形態の場合と同じである。
【００６６】
図２８に示すのは，コレクタショート型の別の例である。図２８は，第１の形態における図２に対応する断面図である。この電界効果型半導体装置では，ｐ＋  コレクタ領域８０１が全面ではなく部分的に形成されている。そして，ｐ＋  コレクタ領域８０１とｎドリフト領域８０２との間に，ｎバッファ領域８１２を有している。ｎバッファ領域８１２のドナー濃度は，ｎドリフト領域８０２のドナー濃度より高い。そして，ｐ＋  コレクタ領域８０１のない場所ではｎバッファ領域８１２がコレクタ電極８１０に直に接している。すなわちこの電界効果型半導体装置は，図２６のパンチスルー型の特徴と，図２７のコレクタショート型の特徴とを併せ持つものである。この電界効果型半導体装置の製造は，ｎ型シリコンウェハを出発基板とし，その裏面側からドナーを注入して拡散させ高濃度ｎ型シリコン層を形成し，その後パターンマスクを介してアクセプタを注入し拡散させｐ型シリコン層を部分的に形成することにより行う。すなわち，ウェハのｎ型シリコンがｎドリフト領域８０２となり，高濃度ｎ型シリコン層がｎバッファ領域８１２となり，ｐ型シリコン層がｐ＋  コレクタ領域８０１となる。その後は第１の形態の場合と同じである。
【００６７】
むろん，第２〜第５の形態の電界効果型半導体装置についても，図２６〜図２８に示したバリエーションを適用することができる。
【００６８】
以上詳細に説明したように本実施の形態に係る電界効果型半導体装置では，ｐチャネル領域（１０３等）を貫通するゲート電極（１０６等）を有する構造において，エミッタ領域をｐエミッタ領域とｎ＋  エミッタ領域（１０４等）とで構成し，そのうちのｐエミッタ領域をｐ＋  エミッタ領域（１００等）とｐチャネル領域（１０３等）とで構成している。そして，ゲート電極（１０６等）に対しｐチャネル領域（１０３等）が対面するチャネル幅Ｗを，隣接するチャネル間の間隔Ｘに対し１／１０以上１／２以下の範囲内とした。このため，通常動作時のオン抵抗が十分低く，それでいて，短絡電流はさほど大きくない。よって，短絡時でも素子破壊にまでは至らない。
【００６９】
また，ｎ＋エミッタ領域（１０４等）とｐ＋エミッタ領域（１００等）とｐチャネル領域（１０３等）とのすべてがエミッタ電極（１０９等）に接続されるように，コンタクト開口（１０８等）を形成している。このため，ｐ＋  エミッタ領域（１００等）とエミッタ電極（１０９等）との接触面積が限定されており，オン時におけるホールのエミッタ電極（１０９等）への脱出量も限定される。また，チャネル形成により電子伝導経路が確保され，素子内に電子の疎密が生じない。これらのこともオン抵抗の低減やラッチアップ現象の防止に寄与している。
【００７０】
また，第２の形態のように，ゲート電極２０６をライン状とするとともに，ｎ＋エミッタ領域２０４とｐ＋エミッタ領域２００とをともにゲート電極２０６に対して直交して配置することで，オン抵抗と短絡電流とを個別に設定することもできる。第２の形態にはまた，図中横方向のダウンサイジングが容易であるという利点もある。また，第３の形態のようにエミッタ領域を断続的にして空いた部分をｎドリフト領域とすることにより，ｐエミッタ領域とエミッタ電極３０９とのコンタクト面積をさらに限定し，オン抵抗のさらなる低減を図ることもできる。また，第４，第５の形態のようにゲート電極４０６，５０６を島状とすることにより，チャネル幅Ｘを維持したままゲート面積を縮小できる。これにより，高速動作化と製造上の歩留まりの向上とを図ることができる。
【００７１】
なお，本実施の形態は単なる例示にすぎず，本発明を何ら限定するものではない。したがって本発明は当然に，その要旨を逸脱しない範囲内で種々の改良，変形が可能である。
【００７２】
例えば，ｎドリフト領域（１０２等）中のドナー濃度は均一でなくてもよい。図２６，図２８に示したｎバッファ領域６１２，８１２がその例である。これは，ｎドリフト領域６０２，８０２中の，ｐ＋  コレクタ領域６０１，８０１寄りの部分を高濃度化したものである。また，ＩＧＢＴに限らず，ＭＯＳコントロールサイリスタ等，他の種類の電界効果型半導体装置にも適用できる。半導体自体も，シリコンに限らず他の種類の半導体（ＳｉＣ，ＩＩＩ−Ｖ族化合物等）でもよい。また，絶縁膜は，酸化膜に限らず窒化膜あるいは複合膜でもよい。ゲート電極（１０６等）の材質は，ｐ型半導体や金属でもよい。ゲート電極の構造は，トレンチ構造に限らず，プレーナ型，コンケーブ型，としてもよい。また，ｐ型とｎ型とを入れ替えたものであってもよいし，相補型でもよい。また，第４，第５形態のものにおいては，ゲート電極（４０６，５０６）の平面形状を，四角形でなく円，楕円，その他多角形としてもよい。
【００７３】
【発明の効果】
以上の説明から明らかなように本発明によれば，チャネル幅を有効に利用することにより，低いオン抵抗と過大でない短絡電流とを両立し，素子破壊も防止した電界効果型半導体装置が提供されている。
【図面の簡単な説明】
【図１】第１の形態に係る電界効果型半導体装置の構造を示す平面断面図（Ａ−Ａ箇所）である。
【図２】第１の形態に係る電界効果型半導体装置の構造を示す立面断面図（Ｂ−Ｂ箇所）である。
【図３】第１の形態に係る電界効果型半導体装置の短絡電流を，従来のものの場合と比較して示すグラフである。
【図４】第１の形態に係る電界効果型半導体装置におけるコレクタ−エミッタ間電圧とコレクタ−エミッタ間電流との関係を，従来のものの場合と比較して示すグラフである。
【図５】第１の形態に係る電界効果型半導体装置における，図１中のＸ／Ｗとオン抵抗との関係を示すグラフである。
【図６】第１の形態に係る電界効果型半導体装置の製造過程を示す立面断面図（その１）である。
【図７】第１の形態に係る電界効果型半導体装置の製造過程を示す立面断面図（その２）である。
【図８】第１の形態に係る電界効果型半導体装置の製造過程を示す立面断面図（その３，Ｂ−Ｂ箇所）である。
【図９】第１の形態に係る電界効果型半導体装置の製造過程を示す立面断面図（その３，Ｃ−Ｃ箇所）である。
【図１０】第２の形態に係る電界効果型半導体装置の構造を示す平面断面図（Ａ−Ａ箇所）である。
【図１１】第２の形態に係る電界効果型半導体装置の構造を示す立面断面図（Ｂ−Ｂ箇所）である。
【図１２】第２の形態に係る電界効果型半導体装置の構造を示す立面断面図（Ｄ−Ｄ箇所）である。
【図１３】第３の形態に係る電界効果型半導体装置の構造を示す平面断面図（Ａ−Ａ箇所）である。
【図１４】第３の形態に係る電界効果型半導体装置の構造を示す立面断面図（Ｃ−Ｃ箇所）である。
【図１５】第３の形態に係る電界効果型半導体装置の構造を示す立面断面図（Ｂ−Ｂ箇所）である。
【図１６】第３の形態に係る電界効果型半導体装置の構造を示す立面断面図（Ｅ−Ｅ箇所）である。
【図１７】第３の形態に係る電界効果型半導体装置の構造を示す立面断面図（Ｆ−Ｆ箇所）である。
【図１８】第４の形態に係る電界効果型半導体装置の構造を示す平面断面図（Ａ−Ａ箇所）である。
【図１９】第４の形態に係る電界効果型半導体装置の構造を示す立面断面図（Ｂ−Ｂ箇所）である。
【図２０】第４の形態に係る電界効果型半導体装置の構造を示す立面断面図（Ｃ−Ｃ箇所）である。
【図２１】第４の形態に係る電界効果型半導体装置の構造を示す立面断面図（Ｇ−Ｇ箇所）である。
【図２２】第５の形態に係る電界効果型半導体装置の構造を示す平面断面図（Ａ−Ａ箇所）である。
【図２３】第５の形態に係る電界効果型半導体装置の構造を示す立面断面図（Ｂ−Ｂ箇所）である。
【図２４】第５の形態に係る電界効果型半導体装置の構造を示す立面断面図（Ｅ−Ｅ箇所）である。
【図２５】第５の形態に係る電界効果型半導体装置の構造を示す立面断面図（Ｇ−Ｇ箇所）である。
【図２６】変形形態（その１）に係る電界効果型半導体装置の構造を示す立面断面図（Ｂ−Ｂ箇所）である。
【図２７】変形形態（その２）に係る電界効果型半導体装置の構造を示す立面断面図（Ｂ−Ｂ箇所）である。
【図２８】変形形態（その３）に係る電界効果型半導体装置の構造を示す立面断面図（Ｂ−Ｂ箇所）である。
【図２９】従来の電界効果型半導体装置の構造を示す平面断面図（Ａ−Ａ箇所）である。
【図３０】従来の電界効果型半導体装置の構造を示す立面断面図（Ｂ−Ｂ箇所）である。
【図３１】従来の電界効果型半導体装置の構造を示す立面断面図（Ｃ−Ｃ箇所）である。
【符号の説明】
１００〜９００  ｐ＋エミッタ領域
１０３〜９０３  ｐチャネル領域
１０４〜９０４  ｎ＋エミッタ領域
１０６〜９０６  ゲート電極
１０９〜９０９  エミッタ電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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