(57)【要約】【課題】カラム欠陥復旧が可能なＣＡＭ及びカラム欠陥復旧方法を提供する。【解決手段】データを保存する複数のＴＣＡＭセルを備え、前記それぞれのＴＣＡＭセルは、二つのメモリセル及び比較回路を備え、前記比較回路は、前記メモリセルに保存されたデータと前記比較回路に連結されたサーチライン対を通じて入力されるデータとを比較し、前記比較回路は第１ないし第４ＮＭＯＳトランジスタを備え、前記第１及び第２ＮＭＯＳトランジスタはドレインがマッチラインに連結され、ゲートが前記メモリセルに連結され、ソースが第３及び第４ＮＭＯＳトランジスタのドレインに連結され、、前記第３及び第４トランジスタはゲートが前記サーチライン対に連結され、ソースがグラウンドに連結されるＣＡＭである。本発明によるＣＡＭカラム欠陥復旧方法及びカラム欠陥復旧が可能なＣＡＭは、従来にロー方向の欠陥復旧だけ可能であったのと違ってカラム方向の欠陥復旧も容易にしうる。【選択図】図２
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【特許請求の範囲】
【請求項１】
データを保存する複数のＴＣＡＭセルを備えるＴＣＡＭであって、
前記それぞれのＴＣＡＭセルは、２つのメモリセル及び比較回路を備え、
前記比較回路は、前記メモリセルに保存されたデータと前記比較回路に連結されたサーチライン対を通じて入力されるデータとを比較し、
前記比較回路は、
第１ないし第４ＮＭＯＳトランジスタを備え、前記第１及び第２ＮＭＯＳトランジスタは、ドレインがマッチラインに連結され、ゲートが前記メモリセルに連結され、ソースが第３及び第４ＮＭＯＳトランジスタのドレインに連結され、
前記第３及び第４トランジスタは、ゲートが前記サーチライン対に連結され、ソースがグラウンドに連結されることを特徴とするＴＣＡＭ。
【請求項２】
前記比較回路は、
前記メモリセルに保存されたデータと前記比較回路に連結された前記サーチライン対を通じて入力されるデータとが不一致である場合に、前記マッチラインを放電させることを特徴とする請求項１に記載のＴＣＡＭ。
【請求項３】
前記メモリセルのうち少なくとも１つに欠陥があれば、前記サーチライン対のそれぞれのラインをグラウンドに放電させるサーチラインプリチャージ回路をさらに備えることを特徴とする請求項１に記載のＴＣＡＭ。
【請求項４】
前記サーチラインプリチャージ回路は、
２つのＮＭＯＳトランジスタを備え、前記それぞれのＮＭＯＳトランジスタはゲートが電源電圧ノードに連結され、ソースがグラウンドに連結され、ドレインが前記サーチライン対のうち対応するラインに連結されることを特徴とする請求項３に記載のＴＣＡＭ。
【請求項５】
前記サーチラインプリチャージ回路の前記２つのＮＭＯＳトランジスタは、
前記サーチライン対に信号がない場合に前記サーチライン対をローレベルとするサイズであるか、または前記サーチライン対に信号がある場合に前記サーチライン対が備える信号と同じレベルとするサイズであることを特徴とする請求項４に記載のＴＣＡＭ。
【請求項６】
どのメモリセルが欠陥を有するかを表す欠陥復旧信号を発生する欠陥復旧信号の発生回路をさらに備えることを特徴とする請求項３に記載のＴＣＡＭ。
【請求項７】
予備ＴＣＡＭセル及びスイッチング回路をさらに備え、
前記スイッチング回路は、
前記欠陥があると判定されたメモリセルの連結を対応する前記予備ＴＣＡＭセルにスイッチングすることを特徴とする請求項６に記載のＴＣＡＭ。
【請求項８】
前記予備ＴＣＡＭセルは、
少なくとも１つのカラムを形成することを特徴とする請求項７に記載のＴＣＡＭ。
【請求項９】
前記スイッチング回路は、
欠陥セルを備えるＴＣＡＭセルのカラムを予備ＴＣＡＭセルのカラムで代替する信号を発生することを特徴とする請求項７に記載のＴＣＡＭ。
【請求項１０】
前記メモリセルは、
ＳＲＡＭセルであることを特徴とする請求項１に記載のＴＣＡＭ。
【請求項１１】
前記メモリセルは、
ＤＲＡＭセルであることを特徴とする請求項１に記載のＴＣＡＭ。
【請求項１２】
ＴＣＡＭであって、
前記ＴＣＡＭは、データを保存する複数のＴＣＡＭセルを備え、
前記それぞれのＴＣＡＭセルは、２つのメモリセル及び比較回路を備え、
前記比較回路は、前記メモリセルに保存されたデータと前記比較回路に連結されたサーチライン対を通じて入力されるデータとを比較し、
前記ＴＣＡＭは、更に、前記メモリセルのうちいずれのものが欠陥を有しているかを表す欠陥復旧信号を発生する欠陥復旧信号の発生回路と、
前記欠陥復旧信号の発生回路及び前記サーチライン対に連結され、前記欠陥復旧信号の発生回路に連結された前記メモリセルに欠陥があることを表す欠陥復旧信号を前記欠陥復旧信号の発生回路から受信すれば、前記サーチライン対のそれぞれのラインをグラウンドに放電させるサーチラインプリチャージ回路を備えることを特徴とするＴＣＡＭ。
【請求項１３】
前記比較回路は、
マッチラインと第２の複数のＭＯＳトランジスタとの間に連結される第１の複数のＭＯＳトランジスタと、
グラウンドに連結される前記第２の複数のＭＯＳトランジスタと、を備え、
前記第１の複数のＭＯＳトランジスタは、前記第１の複数のＭＯＳトランジスタが連結される前記メモリセルから出力される信号によって制御され、
前記第２の複数のＭＯＳトランジスタは、前記サーチライン対から出力される信号によって制御されることを特徴とする請求項１２に記載のＴＣＡＭ。
【請求項１４】
前記第１の複数のＭＯＳトランジスタ及び前記第２の複数のＭＯＳトランジスタは、
Ｎタイプトランジスタであり、対応するサーチライン対のデータと対応するメモリセルのデータが不一致であれば、前記マッチラインとグラウンドとを連結することを特徴とする請求項１２に記載のＴＣＡＭ。
【請求項１５】
前記サーチラインプリチャージ回路は、
前記欠陥復旧信号の発生回路に連結される信号ラインにゲートが共通に連結される複数のＭＯＳトランジスタを備え、
前記複数のＭＯＳトランジスタは、
前記サーチライン対をグラウンドに連結する一対のトランジスタと、
前記欠陥復旧信号の発生回路に連結される信号ラインの活性化信号を受信すれば、前記サーチライン対を等化させる等化トランジスタと、を備えることを特徴とする請求項１２に記載のＴＣＡＭ。
【請求項１６】
予備ＴＣＡＭセル及びスイッチング回路をさらに備え、
前記スイッチング回路は、
前記欠陥があると判定されたメモリセルの連結を対応する前記予備ＴＣＡＭセルにスイッチングすることを特徴とする請求項１２に記載のＴＣＡＭ。
【請求項１７】
前記スイッチング回路は、
欠陥セルを備えるＴＣＡＭセルのカラムを予備ＴＣＡＭセルのカラムで代替する信号を発生することを特徴とする請求項１６に記載のＴＣＡＭ。
【請求項１８】
前記メモリセルは、
ＳＲＡＭセルであることを特徴とする請求項１２に記載のＴＣＡＭ。
【請求項１９】
前記メモリセルは、
ＤＲＡＭセルであることを特徴とする請求項１２に記載のＴＣＡＭ。
【請求項２０】
ＴＣＡＭであって、
前記ＴＣＡＭは、データを保存する複数のＴＣＡＭセルを備え、
前記それぞれのＴＣＡＭセルは、２つのメモリセル及び比較回路を備え、
前記比較回路は、前記メモリセルに保存されたデータと前記比較回路に連結されたサーチライン対を通じて入力されるデータとを比較し、
前記比較回路は、
マッチラインと第２の複数のＭＯＳトランジスタとの間に連結される第１の複数のＭＯＳトランジスタと、
グラウンドに連結される前記第２の複数のＭＯＳトランジスタを備え、
前記第１の複数のＭＯＳトランジスタは、前記第１の複数のＭＯＳトランジスタが連結される前記メモリセルから出力される信号によって制御され、
前記第２の複数のＭＯＳトランジスタは、前記サーチライン対から出力される信号によって制御されることを特徴とするＴＣＡＭ。
【請求項２１】
前記第１の複数のＭＯＳトランジスタ及び前記第２の複数のＭＯＳトランジスタは、
Ｎタイプトランジスタであり、対応するサーチライン対のデータと対応するメモリセルのデータが不一致であれば、前記マッチラインとグラウンドとを連結することを特徴とする請求項２０に記載のＴＣＡＭ。
【請求項２２】
複数のサーチライン対にデータ信号をドライビングするメインサーチラインドライバと、
対応するサーチライン対に連結された少なくとも１つのメモリセルに欠陥が存在する場合に、前記メインサーチラインドライバを代替する予備サーチラインドライバと、を備えることを特徴とする請求項２０に記載のＴＣＡＭ。
【請求項２３】
どのメモリセルが欠陥を有するかを表す信号を発生する欠陥復旧信号の発生回路をさらに備えることを特徴とする請求項２０に記載のＴＣＡＭ。
【請求項２４】
予備ＴＣＡＭセル及びスイッチング回路をさらに備え、
前記スイッチング回路は、
前記欠陥があると判定されたメモリセルの連結を対応する前記予備ＴＣＡＭセルにスイッチングすることを特徴とする請求項２３に記載のＴＣＡＭ。
【請求項２５】
前記スイッチング回路は、
欠陥セルを備えるＴＣＡＭセルのカラムを予備ＴＣＡＭセルのカラムで代替する信号を発生することを特徴とする請求項２４に記載のＴＣＡＭ。
【請求項２６】
前記メモリセルのうち少なくとも１つに欠陥があれば、前記サーチライン対のそれぞれのラインをグラウンドに放電させてサーチライン対に連結されるサーチラインプリチャージ回路をさらに備えることを特徴とする請求項２０に記載のＴＣＡＭ。
【請求項２７】
前記ＴＣＡＭ動作を制御する制御信号を発生するメモリコントローラをさらに備えることを特徴とする請求項２０に記載のＴＣＡＭ。
【請求項２８】
前記メモリセルは、
ＳＲＡＭセルであることを特徴とする請求項２０に記載のＴＣＡＭ。
【請求項２９】
前記メモリセルは、
ＤＲＡＭセルであることを特徴とする請求項２０に記載のＴＣＡＭ。
【請求項３０】
ＴＣＡＭ装置を動作させる方法において、
メモリセルに保存されたデータと比較回路に連結されたサーチライン対を通じて入力されるデータとを比較し、
前記比較回路は、
マッチラインと第２の複数のＭＯＳトランジスタとの間に連結される第１の複数のＭＯＳトランジスタと、
グラウンドに連結される前記第２の複数のＭＯＳトランジスタと、を備え、
前記第１の複数のＭＯＳトランジスタは、前記第１の複数のＭＯＳトランジスタが連結される前記メモリセルから出力される信号によって制御され、
前記第２の複数のＭＯＳトランジスタは、前記サーチライン対から出力される信号によって制御されることを特徴とするＴＣＡＭ装置を動作させる方法。
【請求項３１】
欠陥が存在すると判断されたＴＣＡＭセルの複数の連結を予備ＴＣＡＭセルで代替する段階をさらに備えることを特徴とする請求項３０に記載のＴＣＡＭ装置を動作させる方法。
【請求項３２】
前記ＴＣＡＭセルの複数の連結は、予備ＴＣＡＭセルを備えるカラムに対応することを特徴とする請求項３１に記載のＴＣＡＭ装置を動作させる方法。
【請求項３３】
前記メモリセルのうち少なくとも一つに欠陥があれば、前記サーチライン対のそれぞれのラインをグラウンドに放電させる段階をさらに備えることを特徴とする請求項３０に記載のＴＣＡＭ装置を動作させる方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＣＡＭ（Ｃｏｎｔｅｎｔ Ａｄｄｒｅｓｓａｂｌｅ Ｍｅｍｏｒｙ）に係り、特にカラム欠陥復旧が可能なＣＡＭ及びカラム欠陥復旧方法に関する。
【背景技術】
【０００２】
ＲＡＭやＲＯＭは、内部のメモリセルアレイの特定位置を指定し、指定されたアドレスに対応する保存データを出力するためにアドレスを利用する。一方、ＣＡＭは、外部データを受信して内部に保存されたデータとマッチするか否かを判断するために両データを比較し、比較結果に対応するアドレスを出力する。
【０００３】
ＣＡＭのそれぞれのセルは、比較ロジックを備える。ＣＡＭに入力されるデータは全てのセルに保存されたデータと比較され、出力されるアドレスはマッチ結果を表す。ＣＡＭは、パターン、リスト、イメージデータなどを高速に検索する必要がある応用分野に多く利用される。
【０００４】
ＣＡＭは、２進ＣＡＭとＴＣＡＭ（Ｔｅｒｎａｒｙ ＣＡＭ）とに区分される。一般的な２進ＣＡＭは、１と０の二つの論理状態のうち一つを保存するためのＲＡＭセルを備える。
【０００５】
２進ＣＡＭは、外部から提供されるデータ（以下、サーチデータという。）をＲＡＭセルに保存されたデータと比較し、サーチデータと保存されたデータとが一致すれば、対応するマッチラインを一定した論理状態に設定する比較回路を備える。
【０００６】
２進ＣＡＭの例は、特許文献１、２、３及び４に開示されている。ＴＣＡＭは、３つの論理状態、すなわち、“１”、“０”及び“Ｄｏｎ'ｔ ｃａｒｅ”状態を保存できる。ＴＣＡＭの例は、特許文献５に開示されている。
【０００７】
図１は、一般的なＴＣＡＭセルを説明する回路図である。
【０００８】
図１を参照すれば、一般的なＴＣＡＭセルＭＣ１１−１は、データを保存するＳＲＡＭセル１１０、１２０及び比較回路１３０を備える。ＳＲＡＭセル１１０は、２つのインバータＩＮＶ１、ＩＮＶ２を備えるラッチと、ワードラインＷＬにゲートが連結され、ビットラインＢＬ１，／ＢＬ１のデータをラッチに伝送する第１及び第２アクセストランジスタＱ１，Ｑ２とを備える。
【０００９】
同様に、ＳＲＡＭセル１２０は、二つのインバータＩＮＶ３、ＩＮＶ４を備えるラッチと、ワードラインＷＬにゲートが連結され、ビットラインＢＬ２、／ＢＬ２のデータをラッチに伝送する第３及び第４アクセストランジスタＱ３、Ｑ４を備える。
【００１０】
比較回路１３０は、第１ないし第４比較トランジスタＱ５、Ｑ６、Ｑ７、Ｑ８を備える。第１及び第２比較トランジスタＱ５、Ｑ６は、相互直列に連結され、第１比較トランジスタＱ５のドレインがマッチラインＭＬと連結され、第２比較トランジスタＱ６のソースがグラウンドに連結される。
【００１１】
第１比較トランジスタＱ５のゲートはサーチラインＳＬ１に連結され、第２比較トランジスタＱ６のゲートはＳＲＡＭセル１１０のインバータＩＮＶ２の出力に連結される。
【００１２】
同様に、第３及び第４比較トランジスタＱ７、Ｑ８は、相互直列に連結され、第３比較トランジスタＱ７のドレインがマッチラインＭＬと連結され、第４比較トランジスタＱ８のソースがグラウンドに連結される。
【００１３】
第３比較トランジスタＱ７のゲートは反転サーチライン／ＳＬ１に連結され、第４比較トランジスタＱ８のゲートはＳＲＡＭセル１２０のインバータＩＮＶ４の入力に連結される。
【００１４】
書き込み動作について説明する。ＳＲＡＭセル１１０、１２０に保存されるべきデータがビットライン対ＢＬ１、／ＢＬ１、ＢＬ２、／ＢＬ２に載せられる。ワードラインＷＬがハイレベルに活性化されれば、第１ないし第４アクセストランジスタＱ１、Ｑ２、Ｑ３、Ｑ４がターンオンされる。それにより、ビットライン対ＢＬ１、／ＢＬ１、ＢＬ２、／ＢＬ２に載せられたデータが二つのＳＲＡＭセル１１０、１２０に保存され、ワードラインＷＬが非活性化される。
【００１５】
データの読み出し動作の場合、ワードラインＷＬがハイレベルに活性化され、二つのＳＲＡＭセル１１０、１２０に保存されたデータがビットライン対ＢＬ１、／ＢＬ１、ＢＬ２、／ＢＬ２に伝送される。そして、ビットライン対ＢＬ１、／ＢＬ１、ＢＬ２、／ＢＬ２のデータは、更にデータバス（図示せず）に伝送される。
【００１６】
ＴＣＡＭセルＭＣ１１−１の検索及び比較動作について説明する。
【００１７】
マッチラインＭＬは、まずハイレベルにプリチャージされ、サーチデータはサーチライン対ＳＬ１、／ＳＬ１に載せられる。ここでは、説明の便宜上、マッチラインＭＬがまずハイレベルにプリチャージされると説明したが、マッチラインＭＬは、必ずしもハイレベルにだけプリチャージされるものではなく、ローレベルにプリチャージされてもよい。
【００１８】
もし、サーチデータと保存されたデータとが不一致であれば、マッチラインＭＬの論理レベルが変化する。すなわち、サーチデータと保存されたデータとが不一致であれば、マッチラインＭＬの論理レベルはローレベルに変化する。しかし、サーチデータと保存されたデータとが一致すれば、マッチラインＭＬの論理レベルはハイレベルをそのまま維持する。
【００１９】
ビットラインＢＬ１に“０”が印加され、反転ビットライン／ＢＬ１に“１”とが印加されれば、ＳＲＡＭセル１１０に“１”が保存され、ビットラインＢＬ２に“０”が印加され、反転ビットライン／ＢＬ２に“１”が印加されれば、ＳＲＡＭセル１２０に“０”が保存され、サーチラインＳＬ１が“１”を有し、反転サーチライン／ＳＬ１が“０”を有すると仮定する。このような状態は不一致状態である。ＳＲＡＭセル１１０は、論理“１”を第２比較トランジスタＱ６に印加し、第２比較トランジスタＱ６はターンオンされる。
【００２０】
サーチラインＳＬ１は、論理“１”を第１比較トランジスタＱ５に印加し、第１比較トランジスタＱ５はターンオンされる。第１比較トランジスタＱ５と第２比較トランジスタＱ６とは直列連結されているので、電流パスを形成し、マッチラインＭＬを放電させる。したがって、マッチラインＭＬの論理状態がローレベルに変化し、これはサーチデータと保存されたデータとが不一致であることを意味する。
【００２１】
ビットラインＢＬ１に“１”が印加され、反転ビットライン／ＢＬ１に“０”が印加されれば、ＳＲＡＭセル１１０に“０”が保存され、ビットラインＢＬ２に“１”が印加され、反転ビットライン／ＢＬ２に“０”が印加されれば、ＳＲＡＭセル１２０に“１”が保存され、サーチラインＳＬ１が“１”を有し、反転サーチライン／ＳＬ１が“０”を有すると仮定する。このような状態は一致状態である。ＳＲＡＭセル１１０は論理“０”を第２比較トランジスタＱ６に印加し、第２比較トランジスタＱ６はターンオフされる。
【００２２】
サーチラインＳＬ１は論理“１”を第１比較トランジスタＱ５に印加し、第１比較トランジスタＱ５はターンオンされる。第１比較トランジスタＱ５と第２比較トランジスタＱ６とは直列連結されているので、マッチラインＭＬを放電させるための電流経路が形成されていない。
【００２３】
同様に、ＳＲＡＭセル１２０は論理“１”を第４比較トランジスタＱ８に印加し、第４比較トランジスタＱ８はターンオンされる。反転サーチライン／ＳＬ１は論理“０”を第３比較トランジスタＱ７に印加し、第３比較トランジスタＱ７はターンオフされる。
【００２４】
また、マッチラインＭＬを放電させるための電流経路が形成されていない。その結果、マッチラインＭＬの論理状態は変化せずにハイレベルに維持される。これはサーチデータと保存されたデータとが一致することを表す。
【００２５】
ＳＲＡＭセル１１０、１２０のいずれにも“０”が保存されれば、“Ｄｏｎ'ｔ ｃａｒｅ”状態になる。ＳＲＡＭセル１１０、１２０は論理“０”を第２及び第４比較トランジスタＱ６、Ｑ８に印加し、第２及び第４比較トランジスタＱ６、Ｑ８はいずれもターンオフされる。それにより、マッチラインＭＬの論理状態は、サーチライン対ＳＬ１、／ＳＬ１が有するサーチデータに関係なく論理ハイレベルをそのまま維持する。
【００２６】
ＴＣＡＭは、多くの応用分野で速いアクセス速度の長所を提供しているが、問題点も有している。例えば、もしマッチラインＭＬが論理ハイレベルにプリチャージされており、ＳＲＡＭセル１２０に“０”が保存され、反転サーチライン／ＳＬ１のサーチデータが“１”である場合、マッチラインＭＬの電圧レベルが変動する。
【００２７】
第３比較トランジスタＱ７と第４比較トランジスタＱ８との間の電圧レベルがフローティングされるためである。
【００２８】
また、欠陥セルによってＴＣＡＭ全体が動作できない場合がある。製造工程間またはＴＣＡＭ動作中に１つのセルが欠陥セルになる場合があるためである。製造効率を高めるためにＳＲＡＭやＤＲＡＭは欠陥セルを代替するための冗長メモリアレイを備える。
【００２９】
すなわち、冗長メモリアレイが欠陥セルに代えてデータを保存する。このような技術は、ＴＣＡＭローデコーダのためのヒューズを備えるのに適用される。すなわち、欠陥を有するローに対応するヒューズは、欠陥ローをディセーブルさせて欠陥ローへのアクセスを防止する。
【００３０】
ＣＡＭ冗長性構造の例が特許文献６に開示される。しかし、ＣＡＭ冗長性構造に関する記述は、主にロー欠陥復旧と関連する。すなわち、カラム欠陥復旧が不可能な問題がある。
【特許文献１】米国特許４,６４６,２７１号公報
【特許文献２】米国特許４,７８０,８４５号公報
【特許文献３】米国特許５,４９０,１０２号公報
【特許文献４】米国特許５,４９５,３８２号公報
【特許文献５】米国特許５,３１９,５９０号公報
【特許文献６】米国特許６,４４５,６２８号公報
【発明の開示】
【発明が解決しようとする課題】
【００３１】
本発明が解決しようとする技術的課題は、カラム欠陥復旧が可能なＴＣＡＭを提供することである。
【００３２】
本発明が解決しようとする他の技術的課題は、ＴＣＡＭカラムの欠陥復旧方法を提供することである。
【００３３】
本発明が解決しようとする他の技術的課題は、安定した動作を行うＴＣＡＭセルを提供することである。
【課題を解決するための手段】
【００３４】
前記課題を達成するための本発明の第１側面におけるカラム欠陥復旧が可能なＴＣＡＭは、データを保存する複数のＴＣＡＭセルを備え、前記それぞれのＴＣＡＭセルは、２つのメモリセル及び比較回路を備え、前記比較回路は、前記メモリセルに保存されたデータと前記比較回路に連結されたサーチライン対を通じて入力されるデータとを比較し、前記比較回路は第１ないし第４ＮＭＯＳトランジスタを備え、前記第１及び第２ＮＭＯＳトランジスタはドレインがマッチラインに連結され、ゲートが前記メモリセルに連結され、ソースが第３及び第４ＮＭＯＳトランジスタのドレインに連結され、前記第３及び第４トランジスタはゲートが前記サーチライン対に連結され、ソースがグラウンドに連結されることを特徴とする。
【００３５】
前記比較回路は、前記メモリセルに保存されたデータと前記比較回路に連結された前記サーチライン対を通じて入力されるデータとが不一致である場合に、前記マッチラインを放電させる。
【００３６】
前記ＴＣＡＭは、前記メモリセルのうち少なくとも１つに欠陥があれば、前記サーチライン対のそれぞれのラインをグラウンドに放電させるサーチラインプリチャージ回路をさらに備える。
【００３７】
前記サーチラインプリチャージ回路は二つのＮＭＯＳトランジスタを備え、それぞれのトランジスタはゲートが電源電圧ノードに連結され、ソースがグラウンドに連結され、ドレインがサーチライン対のうち対応するラインに連結される。
【００３８】
前記サーチラインプリチャージ回路の前記二つのＮＭＯＳトランジスタは、前記サーチライン対に信号がない場合、前記サーチライン対をローレベルとするサイズであるか、または前記サーチライン対に信号がある場合、前記サーチライン対を備える信号と同じレベルとするサイズである。
【００３９】
前記ＴＣＡＭは、何れのメモリセルが欠陥を有するかを表す欠陥復旧信号を発生する欠陥復旧信号の発生回路をさらに備える。
【００４０】
前記ＴＣＡＭは、予備ＴＣＡＭセル及びスイッチング回路をさらに備え、前記スイッチング回路は、前記欠陥があると判定されたメモリセルの連結を対応する前記予備ＴＣＡＭセルにスイッチングする。
【００４１】
前記予備ＴＣＡＭセルは、少なくとも一つのカラムを形成する。
【００４２】
前記スイッチング回路は、欠陥セルを備えるＴＣＡＭセルのカラムを予備ＴＣＡＭセルのカラムに代える。前記メモリセルはＳＲＡＭセルである。前記メモリセルはＤＲＡＭセルである。
【００４３】
前記課題を達成するための本発明の第２側面におけるカラム欠陥復旧が可能なＴＣＡＭは、データを保存する複数のＴＣＡＭセルを備え、前記それぞれのＴＣＡＭセルは、２つのメモリセル及び比較回路を備え、前記比較回路は、前記メモリセルに保存されたデータと前記比較回路に連結されたサーチライン対を通じて入力されるデータとを比較し、前記メモリセルのうちいずれが欠陥を有しているかを表す欠陥復旧信号を発生する欠陥復旧信号の発生回路及び前記欠陥復旧信号の発生回路と前記サーチライン対に連結され、前記欠陥復旧信号の発生回路に連結された前記メモリセルに欠陥があることを表す欠陥復旧信号を前記欠陥復旧信号の発生回路から受信すれば、前記サーチライン対のそれぞれのラインをグラウンドに放電させるサーチラインプリチャージ回路を備える。
【００４４】
前記課題を達成するための本発明の第３側面におけるカラム欠陥復旧が可能なＴＣＡＭは、データを保存する複数のＴＣＡＭセルを備え、前記それぞれのＴＣＡＭセルは、２つのメモリセル及び比較回路を備え、前記比較回路は、前記メモリセルに保存されたデータと前記比較回路に連結されたサーチライン対を通じて入力されるデータとを比較し、前記比較回路は、マッチラインと第２の複数のＭＯＳトランジスタ間に連結される第１の複数のＭＯＳトランジスタ、グラウンドに連結される前記第２の複数のＭＯＳトランジスタを備え、前記第１の複数のＭＯＳトランジスタは前記第１の複数のＭＯＳトランジスタが連結される前記メモリセルから出力される信号によってゲートされ、前記第２の複数のＭＯＳトランジスタは、前記サーチライン対から出力される信号によってゲートされる。
【００４５】
前記課題を達成するための本発明の第３側面におけるＴＣＡＭ装置を動作させる方法において、メモリセルに保存されたデータと比較回路に連結されたサーチライン対を通じて入力されるデータとを比較し、前記比較回路は、マッチラインと第２の複数のＭＯＳトランジスタ間に連結される第１の複数のＭＯＳトランジスタ、グラウンドに連結される前記第２の複数のＭＯＳトランジスタを備え、前記第１の複数のＭＯＳトランジスタは、前記第１の複数のＭＯＳトランジスタが連結される前記メモリセルから出力される信号によってゲートされ、前記第２の複数のＭＯＳトランジスタは、前記サーチライン対から出力される信号によってゲートされる。
【発明の効果】
【００４６】
本発明によるＣＡＭカラム欠陥復旧方法及びカラム欠陥復旧が可能なＣＡＭは、従来例ではロー方向の欠陥復旧だけが可能であったのと違って、カラム方向の欠陥復旧も容易にしうる。
【発明を実施するための最良の形態】
【００４７】
本発明とその動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施形態を例示する添付図面及び図面に記載された内容を参照しなければならない。
【００４８】
以下、添付した図面を参照して本発明の望ましい実施形態を説明することによって、本発明を詳細に説明する。各図面に提示された同じ参照符号は同じ構成要素を表す。
【００４９】
図２は、本発明の第１実施形態によるＴＣＡＭセルの回路図である。図２を参照すれば、ＴＣＡＭセルＭＣ１１は、第１及び第２メモリセル２１０、２２０及び比較回路２３０を備える。図２に示された第１及び第２メモリセル２１０、２２０は、ＳＲＡＭセルである。しかし、当業者なら、第１及び第２メモリセル２１０、２２０が必ずしもＳＲＡＭセルに限定されるものではないことが分かる。以下では、説明の便宜上、ＳＲＡＭセルを用いた構成例を説明する。
【００５０】
ＳＲＡＭセル２１０は、２つのインバータＩＮＶ１、ＩＮＶ２を備えるラッチ、及び、ワードラインＷＬにゲートが連結され、ビットラインＢＬ１、／ＢＬ１のデータをラッチに伝送する第１及び第２アクセストランジスタＱ１、Ｑ２を備える。
【００５１】
同様に、ＳＲＡＭセル２２０は、２つのインバータＩＮＶ３、ＩＮＶ４を備えるラッチ、及び、ワードラインＷＬにゲートが連結され、ビットラインＢＬ２、／ＢＬ２のデータをラッチに伝送する第３及び第４アクセストランジスタＱ３、Ｑ４を備える。
【００５２】
比較回路２３０は、第１ないし第４比較トランジスタＱ５〜Ｑ８を備える。第１及び第３比較トランジスタＱ５、Ｑ７のドレインは、マッチラインＭＬに連結される。第１比較トランジスタＱ１のゲートは、ＳＲＡＭセル２１０のインバータＩＮＶ２の出力ノードＮ１に連結される。第３比較トランジスタＱ７のゲートは、ＳＲＡＭセル２２０のインバータＩＮＶ４の入力ノードＮ２に連結される。
【００５３】
第１比較トランジスタＱ５のソースは、第２比較トランジスタＱ６のドレインに連結され、第３比較トランジスタＱ７のソースは、第４比較トランジスタＱ８のドレインに連結される。
【００５４】
第２比較トランジスタＱ６のゲートは、サーチラインＳＬ１に連結される。第４比較トランジスタＱ８のゲートは、反転サーチライン／ＳＬ１に連結される。第２比較トランジスタＱ６のソース及び第４比較トランジスタＱ８のソースはグラウンドに連結される。
【００５５】
図１の従来のＴＣＡＭセルＭＣ１１−１と違って、第２比較トランジスタＱ６のゲート及び第４比較トランジスタＱ８のゲートは各々サーチラインＳＬ１と反転サーチライン／ＳＬ１とに連結される。また、第１比較トランジスタＱ５のゲート及び第３比較トランジスタＱ７のゲートは各々ＳＲＡＭセル２１０、２２０に連結される。
【００５６】
したがって、マッチラインＭＬが論理ハイレベルにプリチャージされており、ＳＲＡＭセル２２０に“０”が保存され、反転サーチライン／ＳＬ１のサーチデータが“１”である場合でも、マッチラインＭＬの電圧レベルが変動しない。
【００５７】
図３は、本発明の第２実施形態によるＣＡＭを示すブロック図である。
【００５８】
ＣＡＭ １０は、メインＣＡＭアレイ１００の欠陥があるＣＡＭセルを予備ＣＡＭセルで代替する。また、欠陥があるＣＡＭセルのサーチライン対はグラウンドに放電される。
【００５９】
図３を参照すれば、ＣＡＭ １０は、メインＣＡＭアレイ１００、予備ＣＡＭアレイ２００−１，２００−２、サーチラインプリチャージ回路３００、スイッチング回路４００、読み出し及び書き込み回路５００、欠陥復旧信号の発生回路６００、デコーダ８００及び優先順位エンコーダ９００を備える。
【００６０】
メインＣＡＭアレイ１００は、複数のメインＣＡＭセル（図示せず）を備える。予備ＣＡＭアレイ２００−１、２００−２は、複数の予備ＣＡＭセル（図示せず）を備える。サーチラインプリチャージ回路３００は、対応するサーチライン対が欠陥ＣＡＭセルと連結される場合、前記サーチライン対の電圧レベルを接地電圧レベルに放電させる。
【００６１】
スイッチング回路４００は、欠陥復旧信号の発生回路６００から欠陥復旧信号ＰＲＳ［１：Ｎ］を受信し、欠陥のあるメインＣＡＭセルを予備ＣＡＭセルで代替するために対応するビットライン対とサーチライン対の経路を変更する。
【００６２】
読み出し及び書き込み回路５００は、センスアンプ回路（図示せず）、データ入力バッファ（図示せず）及びデータ出力バッファ（図示せず）を備える。欠陥復旧信号の発生回路６００は、欠陥復旧情報を保存し、欠陥復旧信号ＲＰＳ［１：ｎ］を発生するための電気ヒューズやレーザヒューズを備える。
【００６３】
デコーダ８００は、メモリコントローラ（図示せず）から発生する動作モード命令に応答してワードラインを選択的に制御する。例えば、デコーダ８００は、メインＣＡＭアレイ１００の所定のローのメインＣＡＭセルにデータ情報を書き込むか、またはデータ情報を読み出す場合に、ワードラインを活性化させる。
【００６４】
優先順位エンコーダ９００は、マッチラインＭＬの論理状態に応答して現在入力されたサーチデータに対応するアドレスを出力する。
【００６５】
図４は、図３のＣＡＭアレイを説明するブロック図である。
【００６６】
図４を参照すれば、メインＣＡＭアレイ１００は、複数のＣＡＭセルを備える。それぞれのＣＡＭセルは、ビットライン対とサーチライン対とに連結される。例えば、ＣＡＭセルＭＣ１１は、ビットライン対ＢＬ１、／ＢＬ１、ＢＬ２、／ＢＬ２及びサーチライン対ＳＬ１、／ＳＬ１に連結される。また、ＣＡＭセルＭＣ１１は、ワードラインＷＬ１及びマッチラインＭＬ１に連結される。
【００６７】
それぞれのＣＡＭセルの詳細な回路は、図２に示されている。予備ＣＡＭアレイ２００−１、２００−２は、複数の予備ＣＡＭセルを備える。それぞれの予備ＣＡＭセルは、予備ビットライン対と予備サーチライン対とに連結される。例えば、予備ＣＡＭセルＳＭＣＬ１は、予備ビットライン対ＳＢＬＬ１、／ＳＢＬＬ１、ＳＢＬＬ２、／ＳＢＬＬ２及び予備サーチライン対ＳＳＬＬ、／ＳＳＬＬに連結される。また、予備ＣＡＭセルＳＭＣＬ１は、ワードラインＷＬ１及びマッチラインＭＬ１に連結される。
【００６８】
図５は、図３のサーチラインプリチャージ回路を説明する回路図である。
【００６９】
図５を参照すれば、サーチラインプリチャージ回路３００は、複数のプリチャージトランジスタＱｃ１、Ｑｃ３〜Ｑｃ２ｎ−１と反転プリチャージトランジスタＱｃ２、Ｑｃ４〜Ｑｃ２ｎとを備える。
【００７０】
プリチャージトランジスタＱｃ１、Ｑｃ３〜Ｑｃ２ｎ−１のゲートは各々電源電圧ＶＤＤに連結され、ドレインが対応するサーチラインＳＬ１、ＳＬ２〜ＳＬｎに連結され、ソースがグラウンドに連結される。
【００７１】
反転プリチャージトランジスタＱｃ２、Ｑｃ４〜Ｑｃ２ｎのゲートは各々電源電圧ＶＤＤに連結され、ドレインが対応する反転サーチライン／ＳＬ１、／ＳＬ２〜／ＳＬｎに連結され、ソースがグラウンドに連結される。
【００７２】
図５において、サーチラインＳＬ１〜ＳＬｎ−１及び反転サーチライン／ＳＬ１〜／ＳＬｎ−１は、入力されるサーチデータの論理レベルと同じ論理レベルを有するが、サーチラインＳＬｎ及び反転サーチライン／ＳＬｎは、プリチャージトランジスタＱｃ２ｎ−１及び反転プリチャージトランジスタＱｃ２ｎによってローレベルになる。
【００７３】
サーチラインプリチャージ回路３００は、サーチライン対が欠陥のあるＣＡＭセルに連結されれば、前記サーチライン対をグラウンドに放電させる。
【００７４】
メインＣＡＭアレイ１００の欠陥のあるカラムが予備ＣＡＭアレイ２００−１、２００−２の予備カラムで代替される場合、プリチャージトランジスタＱｃ１、Ｑｃ３〜Ｑｃ２ｎ−１及び反転プリチャージトランジスタＱｃ２、Ｑｃ４〜Ｑｃ２ｎは、代替されたサーチライン対はローレベルを有するが、残りのサーチライン対はサーチデータと同じレベルを有するようなサイズを有する。
【００７５】
図６は、図３のスイッチング回路を説明する回路図である。
【００７６】
図６を参照すれば、スイッチング回路４００は、欠陥復旧信号ＲＰＳに応答して対応するサーチライン対及び対応するビットライン上の経路を変更する複数のスイッチング部４１０〜４５０を備える。スイッチング部４１０〜４５０は直列連結される。
【００７７】
それぞれのスイッチング部４１０〜４５０は、連結トランジスタＱｓａｎ−４、Ｑｓａｎ−３、Ｑｓａｎ−２、Ｑｓａｎ−１、ＱｓａｎとスイッチングトランジスタＱｓｂｎ−４、Ｑｓｂｎ−３、Ｑｓｂｎ−２、Ｑｓｂｎ−１、Ｑｓｂｎ及びインバータＩＮＶｎ−４、ＩＮＶｎ−３、ＩＮＶｎ−２、ＩＮＶｎ−１、ＩＮＶｎを備える。それぞれのスイッチング部４１０〜４５０の構造は同じであるので、スイッチング部４１０の構造だけを説明する。
【００７８】
連結トランジスタＱｓａｎ−４は、欠陥復旧信号ＲＰＳｎ−４がゲートに印加され、メインＣＡＭアレイ１００や予備ＣＡＭアレイ２００−１、２００−２のビットラインまたはサーチラインに第１端が連結され、読み出し及び書き込み回路５００に連結されるビットラインＤＬやサーチラインＤＳＬに第２端が連結される。
【００７９】
ここで、読み出し及び書き込み回路５００に連結されるビットラインをＤＬと表示し、サーチラインをＤＳＬと表示した理由は、図３において、ビットラインやサーチラインがスイッチング回路４００によって分離されて表示されているためである。しかし、ビットラインＤＬやサーチラインＤＳＬは、メインＣＡＭアレイ１００に連結されるビットラインＢＬやサーチラインＳＬと同じものである。
【００８０】
インバータＩＮＶｎ−４は、欠陥復旧信号ＲＰＳｎ−４の論理レベルを変化させてスイッチングトランジスタＱｓｂｎ−４のゲートに印加する。スイッチングトランジスタＱｓｂｎ−４の第１端は、次のスイッチング部４２０の連結トランジスタＱｓａｎ−３の第１端に連結され、第２端は連結トランジスタＱｓａｎ−４の第２端に連結される。
【００８１】
図６には、説明の便宜上、スイッチング部４１０、４２０、４３０、４４０、４５０が偶数番目のビットラインにだけ連結されたように簡単に示されているが、スイッチング回路４００のスイッチング部４１０、４２０、４３０、４４０，４５０は全てのビットライン対及びサーチライン対に各々連結される。
【００８２】
すなわち、図６にはビットラインがＢＬｎ−６、ＢＬｎ−４、ＢＬＮ−２、ＢＬｎと表示されているが、これは説明の便宜上のものであり、ＢＬｎ−５、ＢＬｎ−３、ＢＬＮ−１が省略されており、またサーチライン対に連結される回路図も省略されている。
【００８３】
以下、図２ないし図６を利用してメインＣＡＭアレイ１００の欠陥が存在するカラムを予備ＣＡＭアレイ２００−１、２００−２のカラムで代替する動作を説明する。
【００８４】
図４のＣＡＭセルＭＣｎ２が欠陥を有すると仮定する。欠陥復旧信号ＲＰＳ［１：ｎ］がスイッチング回路４００に印加される。この場合、欠陥復旧信号ＲＰＳｎはローレベルとして発生し、残りの欠陥復旧信号ＲＰＳ１〜ＲＰＳｎ−１はハイレベルとして発生する。
【００８５】
これにより、欠陥復旧信号ＲＰＳｎが印加されるスイッチング部４５０は、本来連結されているビットラインＢＬｎ（欠陥セルが連結されるビットラインである。）の代わりに予備ビットラインＳＢＬＲ２を読み出し及び書き込み回路５００に連結されたビットラインＤＬｎに連結する。
【００８６】
欠陥復旧信号ＲＰＳｎがローレベルとして発生し、残りの欠陥復旧信号ＲＰＳ１〜ＲＰＳｎ−１がハイレベルとして発生すれば、連結トランジスタＱｓａｎ−４、Ｑｓａｎ−３、Ｑｓａｎ−２、Ｑｓａｎ−１、ＱｓａｎのうちＱｓａｎ−４、Ｑｓａｎ−３、Ｑｓａｎ−２、Ｑｓａｎ−１はターンオンされ、スイッチングトランジスタＱｓｂｎ−４、Ｑｓｂｎ−３、Ｑｓｂｎ−２、Ｑｓｂｎ−１、ＱｓｂｎのうちＱｓｂｎ−４、Ｑｓｂｎ−３、Ｑｓｂｎ−２、Ｑｓｂｎ−１はターンオフされる。
【００８７】
スイッチングトランジスタＱｓｂｎはターンオンされる。したがって、予備ビットラインＳＢＬＲ２がスイッチングトランジスタＱｓｂｎを通じてビットラインＤＬｎに連結される。したがって、欠陥セルが連結されるビットラインＢＬｎを欠陥のないセルが連結される予備ビットラインＳＢＬＲ２で代替することができる。
【００８８】
もし、欠陥セルに対応する欠陥復旧信号がＲＰＳｎ−３であれば、ＲＰＳｎ−３〜ＲＰＳｎまではローレベルとして発生し、ＲＰＳ１〜ＲＰＳｎ−４まではハイレベルとして発生する。これにより、連結トランジスタＱｓａｎ−４はターンオンされ、スイッチングトランジスタＱｓｂｎ−４はターンオフされる。
【００８９】
連結トランジスタＱｓａｎ−３、Ｑｓａｎ−２、Ｑｓａｎ−１、Ｑｓａｎはターンオフされ、スイッチングトランジスタＱｓｂｎ−３、Ｑｓｂｎ−２、Ｑｓｂｎ−１、Ｑｓｂｎはターンオンされる。それにより、欠陥セルが連結されるビットラインＢＬｎ−６を欠陥のないセルが連結されるビットラインＢＬｎ−４が代替する。そして、ビットラインＢＬｎ−４をビットラインＢＬｎ−２が代替する。
【００９０】
同様に、ビットラインＢＬｎ−２をビットラインＢＬｎが代替する。このような方法でメインＣＡＭアレイ１００の欠陥が存在するカラムを予備ＣＡＭアレイ２００−１、２００−２のカラムのうち一つのカラムで欠陥復旧しうる。
【００９１】
また、図６のスイッチング回路４００は、それぞれのサーチラインにもビットラインと同様にスイッチング部が連結される。メインＣＡＭアレイ１００のＣＡＭセルのうち一つのＣＡＭセルに欠陥が発生した場合、欠陥が発生したセルに連結されるサーチラインが同じ方法で予備ＣＡＭアレイ２００−１、２００−２のサーチラインで代替される。
【００９２】
図５において、サーチラインＳＬ１〜ＳＬｎ−１及び反転サーチライン／ＳＬ１〜／ＳＬｎ−１は、入力されるサーチデータの論理レベルと同じ論理レベルを有するが、サーチラインＳＬｎ及び反転サーチライン／ＳＬｎは、プリチャージトランジスタＱｃ２ｎ−１及び反転プリチャージトランジスタＱｃ２ｎによってローレベルになる。
【００９３】
スイッチング部４５０によって欠陥セルＭＣｎ２に連結されたサーチラインＳＬｎ及び反転サーチライン／ＳＬｎの連結がカットされるので、サーチラインＳＬｎ及び反転サーチライン／ＳＬｎにサーチデータが入力されえない。
【００９４】
この場合、プリチャージトランジスタＱｃ２ｎ−１と反転プリチャージトランジスタＱｃ２ｎ−１とを利用してサーチラインＳＬｎと反転サーチライン／ＳＬｎとをローレベルにすることによって、欠陥セルＭＣｎ２に連結されたマッチラインＭＬの論理状態を変化させないこともある。すなわち、欠陥セルＭＣｎ２に連結されたマッチラインＭＬの論理状態を“Ｄｏｎ'ｔ ｃａｒｅ”状態にできる。
【００９５】
しかし、プリチャージトランジスタＱｃ１〜Ｑｃ２ｎ−３及び反転プリチャージトランジスタＱｃ２〜Ｑｃ２ｎ−２のサイズが非常に小さいため、サーチラインＳＬ１〜ＳＬｎ−１及び反転サーチライン／ＳＬ１〜／ＳＬｎ−１に連結されたプリチャージトランジスタＱｃ１〜Ｑｃ２ｎ−３及び反転プリチャージトランジスタＱｃ２〜Ｑｃ２ｎ−２は、サーチラインＳＬ１〜ＳＬｎ−１及び反転サーチライン／ＳＬ１〜／ＳＬｎ−１に影響を及ぼすことができない。
【００９６】
サーチラインＳＬ１〜ＳＬｎ−１及び反転サーチライン／ＳＬ１〜／ＳＬｎ−１は、入力されるサーチデータの影響を受ける。
【００９７】
図７は、本発明の第３実施形態によるＣＡＭを示すブロック図である。
【００９８】
図７を参照すれば、図７のＣＡＭ ２０は、サーチラインプリチャージ回路３００−１及び欠陥復旧信号の発生回路６００−１を除いては、図３のＣＡＭ １０と同じである。サーチラインプリチャージ回路３００−１は図８に示される。
【００９９】
図８のサーチラインプリチャージ回路３００−１は、複数のプリチャージトランジスタＱｐ２、Ｑｐ５、Ｑｐ３ｎ−１、反転プリチャージトランジスタＱｐ３、Ｑｐ６、Ｑｐ３ｎ及び等化トランジスタＱｐ１、Ｑｐ４、Ｑｐ３ｎ−２を備える。
【０１００】
欠陥復旧信号ＲＰＣ１が等化トランジスタＱｐ１のゲートに印加され、ドレインがサーチラインＳＬ１に連結され、ソースが反転サーチライン／ＳＬ１に連結される。プリチャージトランジスタＱｐ２及び反転プリチャージトランジスタＱｐ３のゲートに欠陥復旧信号ＲＰＣ１が印加され、プリチャージトランジスタＱｐ２及び反転プリチャージトランジスタＱｐ３のドレインが各々サーチラインＳＬ１と反転サーチライン／ＳＬ１とに連結され、ソースがグラウンドに連結される。
【０１０１】
メインセルアレイ１００のＣＡＭセルＭＣｎ２に欠陥が存在すると仮定する。欠陥復旧信号の発生回路６００−１から欠陥復旧信号ＲＰＣ［１：ｎ］がサーチラインプリチャージ回路３００−１に印加される。
【０１０２】
この場合、欠陥復旧信号ＲＰＣｎはハイレベルとして発生し、残りの欠陥復旧信号ＲＰＣ１〜ＲＰＣｎ−１はローレベルとして発生する。
【０１０３】
欠陥復旧信号ＲＰＣ１は、ＲＰＣ１と表示されているが、これは欠陥復旧信号ＲＰＳ１と論理レベルだけ反対であり、同じ信号である。スイッチング回路４００に印加される欠陥復旧信号をＲＰＳと表示し、サーチラインプリチャージ回路３００−１に印加される欠陥復旧信号をＲＰＣと表示する。
【０１０４】
それにより、図８のプリチャージトランジスタＱｐ３ｎ−１、反転プリチャージトランジスタＱｐ３ｎ及び等化トランジスタＱｐ３ｎ−２はターンオンされ、サーチラインＳＬｎ及び反転サーチライン／ＳＬｎの論理レベルはグラウンドレベルに低下する。
【０１０５】
図８において、サーチラインＳＬ１〜ＳＬｎ−１及び反転サーチライン／ＳＬ１〜／ＳＬｎ−１は入力されるサーチデータの論理レベルと同じ論理レベルを有するが、サーチラインＳＬｎ及び反転サーチライン／ＳＬｎは、プリチャージトランジスタＱｐ３ｎ−１及び反転プリチャージトランジスタＱｐ３ｎ及び等化トランジスタＱｐ３ｎ−２によってローレベルに低下する。
【０１０６】
スイッチング４５０によって欠陥セルＭＣｎ２に連結されたサーチラインＳＬｎ及び反転サーチライン／ＳＬｎの連結がカットされるので、サーチラインＳＬｎ及び反転サーチライン／ＳＬｎにサーチデータが入力されえない。
【０１０７】
この場合、プリチャージトランジスタＱｐ３ｎ−１と反転プリチャージトランジスタＱｐ３ｎ及び等化トランジスタＱｐ３ｎ−２を利用してサーチラインＳＬｎと反転サーチライン／ＳＬｎとをローレベルにすることによって、欠陥セルＭＣｎ２に連結されたマッチラインＭＬの論理状態を変化させないこともある。すなわち、欠陥セルＭＣｎ２に連結されたマッチラインＭＬの論理状態を“Ｄｏｎ'ｔ ｃａｒｅ”状態にできる。
【０１０８】
このようにスイッチング回路４００とサーチラインプリチャージ回路３００−１とによってメインメモリアレイ１００の欠陥セルＭＣｎ２に連結されたカラムが予備メモリアレイ２００−１、２００−２のカラムに欠陥復旧されうる。
【０１０９】
図９は、本発明の第４実施形態によるＣＡＭを示すブロック図である。
【０１１０】
図９のＣＡＭ ３０は、メインＣＡＭアレイ１００、予備ＣＡＭアレイ２００−１、２００−２メインサーチラインドライバー７００−１、予備サーチラインドライバー７００−２、スイッチング回路４００、読み出し及び書き込み回路５００、欠陥復旧信号の発生回路６００−２、デコーダ８００及び優先順位エンコーダ９００を備える。
【０１１１】
メインＣＡＭアレイ１００及び予備ＣＡＭアレイ２００−１，２００−２の構成は、図３のメインＣＡＭアレイ１００及び予備ＣＡＭアレイ２００−１、２００−２と同じである。
【０１１２】
メインサーチラインドライバー７００−１は、欠陥復旧制御信号ＲＰＣＳ［１：ｎ］及びサーチデータドライビング信号ＤＳＬＤに応答してサーチラインドライビング信号ＳＬを発生する。メインサーチラインドライバー７００−１の構造は図１０Ａに示されている。
【０１１３】
予備サーチラインドライバー７００−２は、欠陥復旧制御信号ＲＰＣＳＬ、ＲＰＣＳＲ及びサーチデータドライビング信号ＤＳＬＤに応答して予備サーチラインドライビング信号ＳＳＬＲ、ＳＳＬＬを発生する。予備サーチラインドライバー７００−２の構造は、図１０Ｂに示されている。
【０１１４】
スイッチング回路４００は、欠陥復旧信号ＲＰＳ［１：ｎ］に応答して欠陥が存在するメインＣＡＭセルを予備ＣＡＭセルで代替するために対応するビットライン及びサーチラインの経路を変更する。読み出し及び書き込み回路５００は、センスアンプ回路（図示せず）、データ入力バッファ（図示せず）及びデータ出力バッファ（図示せず）を備える。
【０１１５】
欠陥復旧信号の発生回路６００−２は、欠陥復旧情報を保存し、欠陥復旧信号ＲＰＳ［１：ｎ］を発生してスイッチング回路４００に印加するか、欠陥復旧制御信号ＲＰＣＳ［１：ｎ］を発生してメインサーチラインドライバー７００−１に印加するか、あるいは欠陥復旧制御信号ＲＰＣＳＬ，ＲＰＣＳＲを発生して予備サーチラインドライバー７００−２に印加するための電気ヒューズやレーザヒューズを備える。
【０１１６】
デコーダ８００は、メモリコントローラ（図示せず）から発生する動作モード命令に応答してワードラインを選択的に制御する。例えば、デコーダ８００は、メインＣＡＭアレイ１００の所定のローのメインＣＡＭセルにデータ情報を書き込むか、またはデータ情報を読み出す場合に、ワードラインを活性化させる。
【０１１７】
優先順位エンコーダ９００は、マッチラインＭＬの論理状態に応答して現在入力されたサーチデータに対応するアドレスを出力する。
【０１１８】
図１０Ａは、図９のメインサーチラインドライバーの回路図である。
【０１１９】
図１０Ａを参照すれば、メインサーチラインドライバー７００−１は、複数のメインサーチライン制御部７１０、７２０、７３０を備える。それぞれのメインサーチライン制御部７１０、７２０、７３０は、欠陥復旧制御信号ＲＰＣＳ［１：ｎ］及びサーチデータドライビング信号ＤＳＬＤを受信して反転論理積を演算するメイン反転論理積手段ＮＡＮＤ１、／ＮＡＮＤ１、ＮＡＮＤ２、／ＮＡＮＤ２〜ＮＡＮＤｎ、／ＮＡＮＤｎ及びメイン反転論理積手段ＮＡＮＤ１、／ＮＡＮＤ１、ＮＡＮＤ２、／ＮＡＮＤ２〜ＮＡＮＤｎ、／ＮＡＮＤｎの出力を反転させてサーチラインドライビング信号ＳＳＬ１、／ＳＳＬ１、ＳＳＬ２、／ＳＳＬ２〜ＳＳＬｎ、／ＳＳＬｎとして出力するメインインバータＭＩ１、／ＭＩ１、ＭＩ２、／ＭＩ２〜ＭＩｎ、／ＭＩｎを備える。
【０１２０】
サーチデータドライビング信号ＤＳＬＤは、入力されるサーチデータと同じ信号である。サーチラインドライビング信号ＳＳＬ１、／ＳＳＬ１、ＳＳＬ２、／ＳＳＬ２〜ＳＳＬｎ、／ＳＳＬｎは、対応するサーチラインに入力される。
【０１２１】
図１０Ｂは、図９の予備サーチラインドライバーの回路図である。
【０１２２】
図１０Ｂを参照すれば、予備サーチラインドライバー７００−２は、予備サーチライン制御部７５０を備える。それぞれの予備サーチライン制御部７５０は、欠陥復旧制御信号ＲＰＣＳＬ（ＲＰＣＳＲ）及びサーチデータドライビング信号ＤＳＬＤａ（ＤＳＬＤｂ）を受信して反転論理積を演算する予備反転論理積手段ＳＮＡＮＤ１、／ＳＮＡＮＤ１及び予備反転論理積手段ＳＮＡＮＤ１、／ＳＮＡＮＤ１の出力を反転させて予備サーチラインドライビング信号ＳＳＬＬ（ＳＳＬＲ）、／ＳＳＬＬ（／ＳＳＬＲ）として出力する予備インバータＳＩ１、／ＳＩ１を備える。
【０１２３】
予備サーチラインドライビング信号ＳＳＬＬ（ＳＳＬＲ）、／ＳＳＬＬ（／ＳＳＬＲ）は、予備ＣＡＭアレイ２００−１、２００−２に連結される対応するサーチラインに印加される。
【０１２４】
図９のＣＡＭ ３０の動作を説明する。メインＣＡＭアレイ１００のＣＡＭセルＭＣｎ２に欠陥が存在すると仮定する。欠陥復旧信号の発生回路６００−２から欠陥復旧信号ＲＰＳ［１：ｎ］がスイッチング回路４００に印加される。この場合、欠陥が存在するＣＡＭセルＭＣｎ２に対応する欠陥復旧信号ＲＰＳｎはローレベルであり、残りの欠陥復旧信号ＲＰＳ１〜ＲＰＳｎ−１はハイレベルとして発生する。
【０１２５】
スイッチング回路４００に印加される欠陥復旧信号をＲＰＳと表示し、メインサーチラインドライバー７００−１に印加される欠陥復旧信号を欠陥復旧制御信号ＲＰＣＳと表示する。
【０１２６】
欠陥復旧制御信号ＲＰＣＳＬ，ＲＰＣＳＲは、欠陥復旧制御信号ＲＰＣＳ［１：ｎ］と論理レベルだけ反対であり、同じ信号である。メインサーチラインドライバー７００−１に印加される欠陥復旧制御信号をＲＰＣＳと表示し、予備サーチラインドライバー７００−２に印加される欠陥復旧制御信号をＲＰＣＳＬ、ＲＰＣＳＲと表示する。
【０１２７】
欠陥復旧信号ＲＰＳｎはローレベルであり、残りの欠陥復旧信号ＲＰＳ１〜ＲＰＳｎ−１はハイレベルとして発生すれば、連結トランジスタＱｓａｎ−４、Ｑｓａｎ−３、Ｑｓａｎ−２、Ｑｓａｎ−１、ＱｓａｎのうちＱｓａｎ−４、Ｑｓａｎ−３、Ｑｓａｎ−２、Ｑｓａｎ−１はターンオンされ、スイッチングトランジスタＱｓｂｎ−４、Ｑｓｂｎ−３、Ｑｓｂｎ−２、Ｑｓｂｎ−１、ＱｓｂｎのうちＱｓｂｎ−４、Ｑｓｂｎ−３、Ｑｓｂｎ−２、Ｑｓｂｎ−１はターンオフされる。
【０１２８】
連結トランジスタＱｓａｎはターンオフされ、スイッチングトランジスタＱｓｂｎはターンオンされる。したがって、スイッチング回路４００は、欠陥セルに連結されたビットラインを予備メモリアレイ２００−１、２００−２のビットラインに代える。
【０１２９】
欠陥復旧制御信号ＲＰＣＳｎはローレベルとして発生し、欠陥復旧制御信号ＲＰＣＳ１〜ＲＰＣＳｎ−１はハイレベルとして発生する。
【０１３０】
スイッチング回路４００によって欠陥セルＭＣｎ２に連結されたサーチラインＳＬｎ及び反転サーチライン／ＳＬｎに印加されるサーチデータドライビング信号ＤＳＬＤｎはフローティング状態になり、残りのサーチデータドライビング信号ＤＳＬＤ１〜ＤＳＬＤｎ−１はサーチデータの論理レベルと同じレベルを有する。
【０１３１】
この場合、欠陥復旧制御信号ＲＰＣＳｎがローレベルとなって欠陥セルに連結されたサーチラインＳＬｎと反転サーチライン／ＳＬｎとをローレベルにすることによって、欠陥セルＭＣｎ２に連結されたマッチラインＭＬの論理状態を変化させないこともある。すなわち、欠陥セルＭＣｎ２に連結されたマッチラインＭＬの論理状態を“Ｄｏｎ'ｔ ｃａｒｅ”状態にできる。
【０１３２】
欠陥復旧制御信号ＲＰＣＳＬ（ＲＰＣＳＲ）はハイレベルに発生する。
【０１３３】
予備ＣＡＭアレイ２００−１，２００−２に存在する欠陥復旧のために代替されるサーチラインは、対応する予備サーチライン制御部７５０にレベルの欠陥復旧制御信号ＲＰＣＳＬ（ＲＰＣＳＲ）が印加されて活性化される。
【０１３４】
このようにスイッチング回路４００とメインサーチラインドライバー７００−１及び予備サーチラインドライバー７００−２によってメインメモリアレイ１００の欠陥セルＭＣｎ２に連結されたカラムが予備メモリアレイ２００−１，２００−２のカラムに欠陥復旧されうる。
【０１３５】
以上のように、図面及び明細書で最良の実施形態が開示された。ここで、特定の用語が使われたが、これは単に本発明を具体例を通して説明するための目的で使われたものであり、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使われたものではない。したがって、当業者なら、これから多様な変形及び均等な他の実施形式が可能であることが分かる。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決定されなければならない。
【産業上の利用可能性】
【０１３６】
本発明は半導体メモリに係り、例えばデータを高速に検索する必要がある応用分野に多く利用される。
【図面の簡単な説明】
【０１３７】
【図１】一般的なＴＣＡＭセルを説明する回路図である。
【図２】本発明の第１実施形態によるＴＣＡＭセルの回路図である。
【図３】本発明の第２実施形態によるＣＡＭを示すブロック図である。
【図４】図３のＣＡＭアレイを説明するブロック図である。
【図５】図３のサーチラインプリチャージ回路を説明する回路図である。
【図６】図３のスイッチング回路を説明する回路図である。
【図７】本発明の第３実施形態によるＣＡＭを示すブロック図である。
【図８】図７のサーチラインプリチャージ回路を説明する回路図である。
【図９】本発明の第４実施例によるＣＡＭを示すブロック図である。
【図１０Ａ】図９のメインサーチラインドライバーの回路図である。
【図１０Ｂ】図９の予備サーチラインドライバーの回路図である。
【符号の説明】
【０１３８】
２１０  第１メモリセル
２２０  第２メモリセル
２３０  比較回路
ＭＣ１１  ＴＣＡＭセル
ＢＬ１、／ＢＬ１、ＢＬ２、／ＢＬ２  ビットライン
Ｑ１〜Ｑ４  第１ないし第４アクセストランジスタ
Ｑ５〜Ｑ８  第１ないし第４比較トランジスタ
ＩＭＶ１、ＩＭＶ２、ＩＭＶ３、ＩＭＶ４  インバータ
Ｎ１、Ｎ２  入力ノード
ＭＬ  マッチライン
ＳＬ１  サーチライン
／ＳＬ１  反転サーチライン
【図１】
2004327028.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０Ａ】
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【図１０Ｂ】
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