(57)【要約】    【課題】  高周波数、プロセス、電圧、温度による異常動作を防止可能なドメインクロシング回路を提供すること。    【解決手段】  内部クロック信号に同期する初期出力イネーブル信号を生成する第1出力イネーブル信号生成部と、セルフリフレッシュ状態信号、DLLディスエイブル信号及びRASアイドル信号を受信し、CLに応じて立上り及び立下りDLLクロック信号の位相の感知結果に応じて出力イネーブルクロック信号を生成するドメインクロシング感知部と、初期出力イネーブル信号及び出力イネーブルクロック信号を受信して出力イネーブル信号を生成する第2出力イネーブル信号生成部と、出力イネーブル信号を受信し、データ及びデータストローブ信号が出力されるイネーブル期間をそれぞれ設定するデータ制御部及びデータ出力制御部と、ドメインクロシング感知部の感知結果を参照してアドレス信号に応じてデータの配列を制御するデータ配列信号生成部とを備える。【選択図】    図９
2004327008.tif 000002
【特許請求の範囲】
【請求項１】
読み出し命令により内部クロック信号に同期した初期出力イネーブル信号を生成する第1出力イネーブル信号生成部と、
前記内部クロック信号によってアクティブにされ、セルフリフレッシュ状態信号、DLLディスエイブル信号及びRASアイドル信号を受信し、CASレイテンシに応じて、入力される立上りDLLクロック信号及び立下りDLLクロック信号の位相を感知し、感知結果に応じて出力イネーブルクロック信号を生成するドメインクロシング感知部と、
前記初期出力イネーブル信号及び前記出力イネーブルクロック信号を受信し、複数の出力イネーブル信号を生成する第2出力イネーブル信号生成部と、
該第2出力イネーブル信号生成部からの前記出力イネーブル信号を受信し、データが外部クロック信号に同期して出力される第１のイネーブル期間を設定するデータ制御部と、
前記第2出力イネーブル信号生成部からの前記出力イネーブル信号を受信し、データストローブ信号が外部クロック信号に同期して出力される第２のイネーブル期間を設定するデータ出力制御部と、
アドレス信号を受信し、前記ドメインクロシング感知部の感知結果を参照して前記アドレス信号に応じてデータの配列を制御する複数のデータ配列信号生成部と
を備えていることを特徴とするドメインクロシング回路。
【請求項２】
前記ドメインクロシング感知部が、
感知動作が必要であるか否かを判断し、感知動作が必要な場合にアクティブにされる感知開始信号を出力する感知開始信号生成部と、
前記感知開始信号がアクティブにされると、前記内部クロック信号に基づいて前記立上りDLLクロック信号及び前記立下りDLLクロック信号の位相を比較し、セットアップタイムを満足するタイミングに先行する位相を有する信号を反映する選択信号を生成し、該選択信号に応じて位相感知期間を設定する位相感知信号を生成する位相感知部と、
前記位相感知信号を受信してフライト時間を反映して遅延させた後、その結果の信号を遅延位相感知信号として出力する読み出し経路フライト時間具現部と、
前記遅延位相感知信号に基づいて前記内部クロック信号に同期した前記CASレイテンシを感知し、その感知結果に応じて複数のレイテンシ感知信号を生成するレイテンシ感知部と
を備えていることを特徴とする請求項1に記載のドメインクロシング回路。
【請求項３】
前記感知開始信号が、セルフリフレッシュ状態を表す前記セルフリフレッシュ状態信号と、DLLディスエイブルの如何を表す前記DLLディスエイブル信号とRAS待機状態でアクティブにされる前記RASアイドル信号とのロジック演算の結果、及び前記内部クロック信号の分周により生成され、ドメインクロシングを実行する期間の設定に使用されることを特徴とする請求項2に記載のドメインクロシング回路。
【請求項４】
前記位相感知部が、
前記選択信号に応じて、前記立上りDLLクロック信号に同期した信号、または前記立下りDLLクロック信号に同期した信号のいずれかの信号を選択する第１のマルチプレクサと、
該第１のマルチプレクサの出力信号を受信し、クロック端子に前記立上りDLLクロック信号が入力され、リセット端子に前記感知開始信号が入力され、入力端子に印加された信号を前記立上りDLLクロック信号に同期させて前記位相感知信号として出力するフリップフロップと
を備えていることを特徴とする請求項2に記載のドメインクロシング回路。
【請求項５】
前記レイテンシ感知部が、
順に接続された複数のフリップフロップを備え、これらのフリップフロップの中の初段に位置するフリップフロップの入力端子に電源電圧が印加され、クロック端子に前記内部クロック信号が入力され、リセット端子に前記感知開始信号が入力され、複数の前記フリップフロップのうち、いずれかの前記フリップフロップの出力信号を第1フライト時間感知制御信号として出力し、該第1フライト時間感知制御信号が入力される次段のフリップフロップの出力信号を第2フライト時間感知制御信号として出力する第１のフリップフロップ群と、
前記遅延位相感知信号を受信して遅延させる遅延部と、
該遅延部の出力信号に応じて、前記第1フライト時間感知制御信号または前記第2フライト時間感知制御信号による複数のフライト時間感知信号を生成するフライト時間感知部と、
前記CASレイテンシ及び複数の前記フライト時間感知信号に対してロジック演算を行って、複数の前記レイテンシ感知信号を生成する選択部と
を備えていることを特徴とする請求項2に記載のドメインクロシング回路。
【請求項６】
前記第2出力イネーブル信号生成部が、
前記選択信号に応じて前記立上りDLLクロック信号に同期した信号、または前記立下りDLLクロック信号に同期した信号を選択して出力する第２のマルチプレクサと、
該第２のマルチプレクサの出力信号を受信し、クロック端子に入力される前記立上りDLLクロック信号に同期させて出力する先頭フリップフロップと、
順に接続された複数のフリップフロップを備え、これらのフリップフロップの中の初段に位置するフリップフロップの入力端子に前記先頭フリップフロップの出力信号が入力され、前記立下りDLLクロック信号に同期した信号を出力する第２のフリップフロップ群と、
複数の前記レイテンシ感知信号に応じて、前記第２のフリップフロップ群からの複数の出力信号のうち、アクティブにされた信号を選択して出力する第３のマルチプレクサと、
順に接続された複数のフリップフロップを備え、これらのフリップフロップの中の初段に位置するフリップフロップの入力端子に前記第３のマルチプレクサの出力信号が入力され、前記立下りDLLクロック信号に同期させて、複数の前記出力イネーブル信号を出力する第３のフリップフロップ群と、
順に接続された複数のフリップフロップを備え、これらのフリップフロップの中の初段に位置するフリップフロップの入力端子に前記先頭フリップフロップの出力信号が入力され、前記立上りDLLクロック信号に同期した信号を出力する第４のフリップフロップ群と、
複数の前記レイテンシ感知信号に応じて、前記第４のフリップフロップ群からの複数の出力信号のうち、アクティブにされた信号を選択して出力する第４のマルチプレクサと、
順に接続された複数のフリップフロップを備え、初段に位置するフリップフロップの入力端子に前記第４のマルチプレクサの出力信号が入力され、前記立上りDLLクロック信号に同期させて、複数の前記出力イネーブル信号を出力する第５のフリップフロップ群と
を備えていることを特徴とする請求項5に記載のドメインクロシング回路。
【請求項７】
前記データ出力制御部が、
複数の前記出力イネーブル信号を受信し、前記CASレイテンシに応じて複数の前記出力イネーブル信号のうち、いずれかの信号を選択的に通過させ、且つ遅延させて立上り出力イネーブル信号として出力する第１の出力イネーブル信号生成部と、
複数の前記出力イネーブル信号を受信し、前記CASレイテンシに応じて複数の前記出力イネーブル信号のうち、いずれかの信号を通過させ、且つ遅延させて立下り出力イネーブル信号として出力する第２の出力イネーブル信号生成部とを備え、
前記第１及び第２の出力イネーブル信号生成部における前記CASレイテンシに応じた選択的な通過が、前記CASレイテンシの少なくとも二つ以上の信号を受信してNOR演算を行うことにより行われる
ことを特徴とする請求項1に記載のドメインクロシング回路。
【請求項８】
前記データ制御部が、
複数の前記出力イネーブル信号を受信し、前記CASレイテンシに応じて複数の前記出力イネーブル信号のうち、いずれかの信号を選択的に通過させ、且つ遅延させて予備データイネーブル信号として出力する複数の第１の信号生成手段と、
複数の前記出力イネーブル信号を受信し、前記CASレイテンシに応じて複数の前記出力イネーブル信号のうち、いずれかの信号を選択的に通過させ、且つ遅延させてデータイネーブル信号として出力する複数の第２の信号生成手段とを備え、
前記第１及び第２の信号生成手段における前記CASレイテンシに応じた選択的な通過が、前記CASレイテンシの少なくとも二つ以上の信号を受信してNOR演算を行うことにより行われる
ことを特徴とする請求項1に記載のドメインクロシング回路。
【請求項９】
前記データ配列信号生成部が、
前記選択信号に応じて、前記立上りDLLクロック信号に同期した信号、または前記立下りDLLクロック信号に同期した信号を選択する第５のマルチプレクサと、
該第５のマルチプレクサの出力信号を受信し、クロック端子に入力される前記立上りDLLクロック信号に同期させて出力する先頭フリップフロップと、
順に接続された複数のフリップフロップを備え、これらのフリップフロップの中の初段に位置するフリップフロップの入力端子に先頭フリップフロップの出力信号が入力され、前記立上りDLLクロック信号に同期した信号を出力する第２のフリップフロップ群と、
複数の前記レイテンシ感知信号に応じて、前記第２のフリップフロップ群からの複数の出力信号のうち、アクティブにされた信号を選択して出力する第６のマルチプレクサと、
順に接続された複数のフリップフロップを備え、これらのフリップフロップの中の初段に位置するフリップフロップの入力端子に前記第６のマルチプレクサの出力信号が入力され、前記立下りDLLクロック信号に同期させて、複数のデータ配列信号として出力する第３のフリップフロップ群と
を備えていることを特徴とする請求項5に記載のドメインクロシング回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ドメインクロシング回路に関し、特に、SDRAM(Synchronous Dynamic Random Accessmemory)、DDR(Double Data Rate)、DDRII、DDRIII SDRAMに適用されるドメインクロシング回路に関する。
【背景技術】
【０００２】
図1は、従来のドメインクロシングシステムを示すブロック図である。この従来のドメインクロシングシステムは、内部クロック生成器110、DLL部120、第1フリップフロップ131、第2フリップフロップ132、メモリセル140、第3フリップフロップ150、ドメインクロシング回路161、制御及び生成部162、第2読み出し制御部170、複数のパイプラッチ180、及びドライバ190を備えている。ここで、内部クロック生成器110は、入力される外部クロック信号EXT＿CLKを受信し、これを参照して内部クロック信号INT＿CLKを生成し、DLL部120は、入力される外部クロック信号EXT＿CLKを受信し、これを参照してフライト時間(Flight Time)を補償する遅延固定ループクロックDLL＿CLKを生成する。第1フリップフロップ131は、内部クロック信号INT＿CLKに従ってアドレス制御信号を出力し、第2フリップフロップ132は、内部クロック信号INT＿CLKに従って読み出し命令を出力し、メモリセル140は、アドレス制御信号の制御によってデータを格納または出力し、第3フリップフロップ150は、メモリセル140からデータを受信して伝達する。ドメインクロシング回路161は、第2フリップフロップ132から読み出し命令を受信して内部クロック信号INT＿CLK及び遅延固定ループクロックDLL＿CLKを参照して、受信ドメイン(Receiver Domain)から送信ドメイン(Transmitter Domain)へドメインクロシングし、制御及び生成部162は、ドメインクロシング回路161から出力イネーブル信号OEを受信して遅延固定ループクロックDLL＿CLKを参照して制御信号を生成する。第2読み出し制御部170は、制御及び生成部162の制御信号によってデータ出力を制御し、複数のパイプラッチ180は、第3フリップフロップ150からデータを受信してラッチし、ドライバ190は、複数のパイプラッチ180から入力されるデータをデータDQ、DQSとして出力する。
【０００３】
ここで、「ドメインクロシング」とは、受信ドメインから送信ドメインへの変換(Conversion)、読み出し命令を認識する領域で外部クロック信号EXT＿CLKに同期して出力データDQ、DQS/DQSBを伝送するための変換、及び内部クロック信号INT＿CLKから遅延固定ループクロックDLL＿CLKへの変換などを意味する。
【０００４】
図1を参照すると、内部クロック信号INT＿CLKは、外部クロック信号EXT＿CLKから内部クロック生成器110によって生成され、遅延固定ループクロックDLL＿CLKは、外部クロック信号EXT＿CLKからDLL部120によって生成される。ここで、遅延固定ループクロックDLL＿CLKが、ドメインクロシング回路161、制御及び生成部162、第2読み出し制御部170、及びドライバ190を経ることによって外部クロック信号EXT＿CLKから遅延する時間を、フライト時間（Flight Time）と呼ぶ。通常、メモリ装置では、データアクセスは外部クロックに同期して行われるので、遅延固定ループクロックDLL＿CLKは、フライト時間を補償する様に生成されなければならない。
【０００５】
図2は、従来のドメインクロシング装置を示すブロック図である。図2に示したドメインクロシング装置は、第1出力イネーブル信号生成部210、DLLクロック遅延部220、第2出力イネーブル信号生成部230、データ制御部240、データ出力制御部250、第1データ配列信号生成部260、及び第2データ配列信号生成部270を備えている。ここで、第1出力イネーブル信号生成部210は、外部クロック信号EXT＿CLKから生成された内部クロック信号INT＿CLK及び外部の読み出し命令により生成された読み出し命令信号CASP＿RDを受信し、これらに応じて初期出力イネーブル信号OE00を生成し、DLLクロック遅延部220は、立上りDLLクロック信号RCLK＿DLL及び立下りDLLクロック信号FCLK＿DLLを受信してCASレイテンシCL(CAS LATENCY；以下、単に「CL」とも記す)に適合したクロック信号を選択して出力イネーブルクロック信号を生成し、第2出力イネーブル信号生成部230は、初期出力イネーブル信号OE00及びDLLクロック遅延部220からの出力イネーブルクロック信号を受信して複数の出力イネーブル信号を生成する。データ制御部240は、第2出力イネーブル信号生成部230の出力信号を受信し、データが外部クロック信号に同期して出力されるイネーブル期間を設定し、データ出力制御部250は、第2出力イネーブル信号の生成部230の出力信号を受信し、データストローブ信号が外部クロック信号に同期して出力されるイネーブル期間を設定する。第1データ配列信号生成部260は、第1アドレス信号ADD0、内部クロック信号INT＿CLK、立上りDLLクロック信号RCLK＿DLL及び立下りDLLクロック信号FCLK＿DLLを受信し、CLを参照して第1アドレス信号ADD0のロジックレベルによってデータの配列を制御し、第2データ配列信号生成部270は、第2アドレス信号ADD1、内部クロック信号INT＿CLK、立上りDLLクロック信号RCLK＿DLL及び立下りDLLクロック信号FCLK＿DLLを受信し、CLを参照して第2アドレス信号ADD1のロジックレベルによってデータの配列を制御する。
【０００６】
図3は、図１に示したDLLクロック遅延部220の内部構成を示すブロック図である。図３に示したように、DLLクロック遅延部220は、第1立上りクロック遅延部321A、第2立上りクロック遅延部321B、第3立ち上がりクロック遅延部321C、第1マルチプレクサ（以下、MUXと記す）321D、第1立下りクロック遅延部322A、第2立下りクロック遅延部322B、第3立下りクロック遅延部322C、及び第2MUX322Dを備えている。ここで、第1立上りクロック遅延部321Aは、立上りDLLクロック信号RCLK＿DLLを受信して遅延させ、第1出力イネーブルクロック信号RCLK＿DLL＿OE1を出力し、第2立上りクロック遅延部321Bは、立上りDLLクロック信号RCLK＿DLLを受信して遅延させて第2出力イネーブルクロック信号RCLK＿DLL＿OE2を出力し、第3立ち上がりクロック遅延部321Cは、立上りDLLクロック信号RCLK＿DLLを受信して遅延させて第3出力イネーブルクロック信号RCLK＿DLL＿OE3を出力する。第1MUX321Dは、CLによって立上りDLLクロック信号RCLK＿DLL、第1立上りクロック遅延部321Aの出力信号、第2立上りクロック遅延部321Bの出力信号、及び第3立上りクロック遅延部321Cの出力信号のうち、いずれかの信号を選択して出力する。第1立下りクロック遅延部322Aは、立下りDLLクロック信号FCLK＿DLLを受信して遅延させて第4出力イネーブルクロック信号FCLK＿DLL＿OE15を出力し、第2立下りクロック遅延部322Bは、立下りDLLクロック信号FCLK＿DLLを受信して遅延させて第5出力イネーブルクロック信号FCLK＿DLL＿OE25を出力し、第3立下りクロック遅延部322Cは、立下りDLLクロック信号FCLK＿DLLを受信して遅延させて第6出力イネーブルクロック信号FCLK＿DLL＿OE35を出力する。第2MUX322Dは、CLによって立下りDLLクロック信号FCLK＿DLL、第1立下りクロック遅延部322Aの出力信号、第2立下りクロック遅延部322Bの出力信号、及び第3立下りクロック遅延部322Cの出力信号のうち、いずれかの信号を選択して出力する。
【０００７】
図4は、図２に示した第2出力イネーブル信号生成部230の内部構成を示すブロック図である。図４に示したように、第2出力イネーブル信号の生成部230は、第1〜第3フリップフロップ431、432A、432B、複数のフリップフロップ432C〜432F、第4〜第6フリップフロップ433A、433B、433C、及び複数のフリップフロップ433D〜433Fを備えている。ここで、第1フリップフロップ431は、初期出力イネーブル信号OE00を受信し、第1出力イネーブルクロック信号RCLK＿DLL＿OE1によって第1出力イネーブル信号OE10＿DLLを出力し、第2フリップフロップ432Aは、第1出力イネーブル信号OE10＿DLLを受信し、第2出力イネーブルクロック信号RCLK＿DLL＿OE2によって第2出力イネーブル信号OE20＿DLLを出力する。第3フリップフロップ432Bは、第2出力イネーブル信号OE20＿DLLを受信し、第3出力イネーブルクロック信号RCLK＿DLL＿OE3によって第3出力イネーブル信号OE30＿DLLを出力し、複数のフリップフロップ432C〜432Fは、最初に第3出力イネーブル信号OE30＿DLLを受信し、互いに順に接続されて立上りDLLクロック信号RCLK＿DLLによって各々出力イネーブル信号OE40＿DLL〜OE70＿DLLを出力する。第4フリップフロップ433Aは、第1出力イネーブル信号OE10＿DLLを受信し、第4出力イネーブルクロック信号FCLK＿DLL＿OE15によって第4出力イネーブル信号OE15＿DLLを出力し、第5フリップフロップ433Bは、第4出力イネーブル信号OE15＿DLLを受信し、第5出力イネーブルクロック信号FCLK＿DLL＿OE25によって第5出力イネーブル信号OE25＿DLLを出力する。第6フリップフロップ433Cは、第5出力イネーブル信号OE25＿DLLを受信し、第6出力イネーブルクロック信号FCLK＿DLL＿OE35によって第6出力イネーブル信号OE35＿DLLを出力し、複数のフリップフロップ433D〜433Fは、最初に第6出力イネーブル信号OE35＿DLLを受信し、互いに順に接続されて立下りDLLクロック信号FCLK＿DLLによって各々出力イネーブル信号OE45＿DLL〜OE65＿DLLを出力する。
【０００８】
図5は、図２に示したデータ制御部240の内部構成を示すブロック図である。図５に示したように、データ制御部240は、第1信号選択部541、第1ロジック542、第2信号選択部543、及び第2ロジック544を備えている。ここで、第1信号選択部541は、第2出力イネーブル生成部230からの複数の出力イネーブル信号OE25＿DLL〜OE65＿DLLを受信し、CASレイテンシCL4〜CL10により複数の出力イネーブル信号OE25＿DLL〜OE65＿DLLの一部を出力し、第1ロジック542は、第1信号選択部541からの出力信号を受信してロジック演算を行った後、その結果を予備データイネーブル信号QSEN＿PREとして出力する。第2信号選択部543は、第2出力イネーブル生成部230からの複数の出力イネーブル信号OE25＿DLL〜OE65＿DLLを受信し、CASレイテンシCL4〜CL10により複数の出力イネーブル信号OE25＿DLL〜OE65＿DLLの一部を出力し、第2ロジック544は、第2信号選択部543からの出力信号を受信してロジック演算を行った後、その結果をデータイネーブル信号QSENとして出力する。
【０００９】
図6A及び図6Bは、図２に示したデータ出力制御部250の内部構成を示すブロック図である。図6A及び図6Bに示したように、データ出力制御部250は、立上り出力イネーブル信号生成部651、立下り出力イネーブル信号生成部652、信号処理部653、及び第3ロジック654を備えている。ここで、立上り出力イネーブル信号生成部651は、第2出力イネーブル生成部230からの複数の出力イネーブル信号OE20＿DLL〜OE60＿DLLを受信し、CASレイテンシCL4〜CL10により複数の出力イネーブル信号OE20＿DLL〜OE60＿DLLのうち、いずれかの信号を導通及び遅延させて立上り出力イネーブル信号ROUTENとして出力し、立下り出力イネーブル信号生成部652は、第2出力イネーブル生成部230からの複数の出力イネーブル信号OE20＿DLL〜OE60＿DLLを受信し、CASレイテンシCL4〜CL10により複数の出力イネーブル信号OE20＿DLL〜OE60＿DLLのうち、いずれかの信号を導通及び遅延させて立下り出力イネーブル信号FOUTENとして出力する。信号処理部653は、初期出力イネーブル信号OE00及び第2出力イネーブル生成部230からの複数の出力イネーブル信号OE10＿DLL〜OE70＿DLLを受信して複数段からなるNOR-NAND-NOR演算を行い、第3ロジック654は、信号処理部653の出力信号を受信してロジック演算を行った後、その結果をデータ出力制御信号RST＿DOUTZとして出力する。
【００１０】
図7は、図２に示した第１及び第２データ配列信号生成部260、270を示すブロック図である。図７に示したように、第１及び第２データ配列信号の生成部260、270は、第4ロジック部761、第7〜第9フリップフロップ762〜764、及び複数のフリップフロップ765、766を備えている。ここで、第4ロジック部761は、複数のアドレス信号を受信してロジック演算を行った後、その結果を出力し、第4ロジック部761の出力信号を受信し、第7フリップフロップ762は、出力イネーブルクロック信号RCLK＿DLL＿OE15によって第1データ配列信号SOSEZ15を出力する。第8フリップフロップ763は、第7フリップフロップ762の出力信号を受信し、出力イネーブルクロック信号RCLK＿DLL＿OE25によって第2データ配列信号SOSEZ25を出力し、第9フリップフロップ764は、第8フリップフロップ763の出力信号を受信し、出力イネーブルクロック信号RCLK＿DLL＿OE35によって第3データ配列信号SOSEZ35を出力する。複数のフリップフロップ765、766は、最初に第9フリップフロップ764の出力信号を受信し、互いに順に接続されて立上りDLLクロック信号RCLK＿DLLによって各々データ配列信号SOSEZ45、SOSEZ55を出力する。
【００１１】
図8Aないし図8Cは、図２に示した従来のドメインクロシング装置の動作を示すタイミング図であって、クロックCLKを基準として各信号のタイミングを示している。図8AはCASレイテンシが６の場合の高周波における多重クロックドメインクロシングを示し、図8BはCASレイテンシが３の場合の単一クロックドメインクロシングを示し、図8CはCASレイテンシが５の場合の多重クロックドメインクロシングを示す。
【００１２】
リード命令RDが入力された後、データ出力イネーブル信号である立上り出力イネーブル信号ROUTEN（図6A参照）はCASレイテンシに応じてアクティブにされる必要がある。即ち、図8Aでは、リード命令RDがタイミング“１”で入力されたとした場合、データ出力イネーブル信号は、クロックCLKの６番目のタイミング“６”の前にアクティブにされる。
【発明の開示】
【発明が解決しようとする課題】
【００１３】
上記したように、従来技術に係るドメインクロシング装置では、DLLクロックDLL＿CLKは複数のフリップフロップを通過して遅延する。また、初期出力イネーブル信号OE00も、CASレイテンシCLに応じて、複数のフリップフロップを通過して遅延する。一方、半導体システムの動作が非常に高速である場合、DLLクロックを遅延させる複数のフリップフロップは、各々のセットアップ時間が保証されないために不安定である。よって、出力イネーブル信号のトータル遅延時間ΔTが、CASレイテンシCLに対して一定ではなくなる。従って、データ出力イネーブル信号ROUTENがCASレイテンシCLに適合してアクティブになることが保証されないという問題がある。また、そのような状況下ではプロセス、電圧、温度による時間差を克服できないという問題がある。
【００１４】
一方、上述した従来のドメインクロシング装置では、クロック信号が複数存在してレイアウト面積を多く占めるのみでなく、高周波クロック信号が互いに隣接することによって干渉現象が発生し、これによって正常動作に影響を及ぼすという問題がある。
【００１５】
本発明は、上述した従来技術の問題点に鑑みてなされたものであって、ドメインクロシングする部分での内部クロック信号とDLLクロック信号との位相差及びデータ出力段までのフライト時間を感知し、これをドメインクロシング装置の制御に反映させることによって、高周波数、電圧、温度、及びプロセスの複雑さによる時間差に起因する半導体システムの非正常動作を防止することができるドメインクロシング回路を提供することを目的とする。
【課題を解決するための手段】
【００１６】
本発明に係るドメインクロシング回路は、読み出し命令により内部クロック信号に同期した初期出力イネーブル信号を生成する第1出力イネーブル信号生成部と、前記内部クロック信号によってアクティブにされ、セルフリフレッシュ状態信号、DLLディスエイブル信号及びRASアイドル信号を受信し、CASレイテンシに応じて、入力される立上りDLLクロック信号及び立下りDLLクロック信号の位相を感知し、感知結果に応じて出力イネーブルクロック信号を生成するドメインクロシング感知部と、前記初期出力イネーブル信号及び前記出力イネーブルクロック信号を受信し、複数の出力イネーブル信号を生成する第2出力イネーブル信号生成部と、該第2出力イネーブル信号生成部からの前記出力イネーブル信号を受信し、データが外部クロック信号に同期して出力される第１のイネーブル期間を設定するデータ制御部と、前記第2出力イネーブル信号生成部からの前記出力イネーブル信号を受信し、データストローブ信号が外部クロック信号に同期して出力される第２のイネーブル期間を設定するデータ出力制御部と、アドレス信号を受信し、前記ドメインクロシング感知部の感知結果を参照して前記アドレス信号に応じてデータの配列を制御する複数のデータ配列信号生成部とを備えていることを特徴とする。
【発明の効果】
【００１７】
本発明によれば、ドメインクロシングする部分での内部クロック信号とDLLクロック信号との位相差及びデータ出力段までのフライト時間を感知し、これをドメインクロシング装置の制御に反映させることによって、高周波数、電圧、温度、及びプロセスの複雑さによる時間差に起因する非正常動作を防止できる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の好ましい実施の形態を添付する図面を参照しながら説明する。
【００１９】
図9は本発明の実施の形態に係るドメインクロシング回路を示すブロック図である。図９に示したように、本実施の形態に係るドメインクロシング回路は、第1出力イネーブル信号生成部910、ドメインクロシング感知部920、第2出力イネーブル信号生成部930、データ制御部940、データ出力制御部950、第1データ配列信号生成部960、及び第2データ配列信号生成部970を備えている。
【００２０】
第1出力イネーブル信号生成部910は、外部クロック信号により生成された内部クロック信号INT＿CLKと外部読み出し命令により生成された読み出し命令信号CASP＿RDとを受信し、これらに応じて初期出力イネーブル信号OE00を生成する。
【００２１】
ドメインクロシング感知部920は、内部クロック信号INT＿CLKによりアクティブにされ、セルフリフレッシュ状態信号SREF、DLLディスエイブル信号DIS＿DLL、及びRASアイドル信号RASIDLEを受信し、CASレイテンシCLに応じて、入力される立上りDLLクロック信号RCLK＿DLL及び立下りDLLクロック信号FCLK＿DLLの位相を感知し、感知結果に応じて出力イネーブルクロック信号を生成する。ここで、出力イネーブルクロック信号は、後述するセットアップ選択信号SELB及び複数のレイテンシ感知信号A、B、Cを指す。
【００２２】
第2出力イネーブル信号生成部930は、初期出力イネーブル信号OE00及びドメインクロシング感知部920から出力された出力イネーブルクロック信号を受信して複数の出力イネーブル信号を生成する。
【００２３】
データ制御部940は、第2出力イネーブル信号生成部930からの複数の出力イネーブル信号を受信し、データが確定されている期間を指定するデータイネーブル信号を生成する。
【００２４】
データ出力制御部950は、第2出力イネーブル信号生成部930からの複数の出力イネーブル信号を受信し、データストローブ信号がアクティブである期間を指定するデータストローブイネーブル信号を生成する。
【００２５】
第1データ配列信号生成部960は、第1アドレス信号ADD0、内部クロック信号INT＿CLK、立上りDLLクロック信号RCLK＿DLL及び立下りDLLクロック信号FCLK＿DLLを受信し、CASレイテンシCLを参照して第1アドレス信号ADD0のロジックレベルに応じてデータの配列を制御する。
【００２６】
第2データ配列信号生成部970は、第2アドレス信号ADD1、内部クロック信号INT＿CLK、立上りDLLクロック信号RCLK＿DLL及び立下りDLLクロック信号FCLK＿DLLを受信し、CASレイテンシCLを参照して第2アドレス信号ADD1のロジックレベルに応じてデータの配列を制御する。
【００２７】
図10は、本発明の実施の形態に係るドメインクロシング回路内のドメインクロシング感知部920を示すブロック図である。以下、これに関して説明する。
【００２８】
感知開始信号生成部1010は、セルフリフレッシュ状態信号SREF、DLLディスエイブル信号DIS＿DLL、RASアイドル信号RASIDLE及び内部クロック信号INT＿CLKを受信して感知動作が必要か否かを判断し、感知動作が必要な場合にローレベルになる感知開始信号STARTZを出力する。
【００２９】
位相感知部1020は、感知開始信号STARTZ、内部クロック信号INT＿CLK、立上りDLLクロック信号RCLK＿DLL及び立下りDLLクロック信号FCLK＿DLLを受信し、感知開始信号STARTZがアクティブに設定されると、内部クロック信号INT＿CLKを基準として立上りDLLクロック信号RCLK＿DLL及び立下りDLLクロック信号FCLK＿DLLの位相を比較し、セットアップタイムを満足するタイミングに先行する位相を有する信号を反映し、CASレイテンシCLの間アクティブに設定される選択信号SELBを生成し、選択信号SELBに対応して位相感知期間を設定する位相感知信号FPVT＿DETを生成する。
【００３０】
読み出し経路フライト時間具現部1030は、位相感知部1020から位相感知信号FPVT＿DETを受信してフライト時間を反映して遅延させた後、その結果の信号を遅延位相感知信号FPVT＿DETDとして出力する。
【００３１】
レイテンシ感知部1040は、内部クロック信号INT＿CLK、感知開始信号STARTZ及び遅延位相感知信号FPVT＿DETDを受信し、遅延位相感知信号FPVT＿DETDを基準として内部クロック信号INT＿CLKに同期したCASレイテンシを感知し、その感知結果に応じて複数のレイテンシ感知信号A、B、Cを生成する。
【００３２】
図11は、図10のドメインクロシング感知部920の感知開始信号生成部1010の内部構成を示すブロック図である。以下、これに関して説明する。
【００３３】
第1エッジパルス部1111は、セルフリフレッシュ状態信号SREFによって第１ローエッジパルス(LOW EDGEPULSE)を生成する。
【００３４】
第2エッジパルス部1112は、DLLディスエイブル信号DIS＿DLLによって第２ローエッジパルス(LOW EDGEPULSE)を生成する。
【００３５】
第1NANDゲート1121は、第1エッジパルス部1111の出力信号及び第2エッジパルス部1112の出力信号を受信し、NAND演算を行った結果の信号を出力する。
【００３６】
第1インバータ1122は、第1NANDゲート1121の出力信号を受信し、反転させて出力する。
【００３７】
第2インバータ1123は、DLLディスエイブル信号DIS＿DLLを受信し、反転させて出力する。
【００３８】
第2NANDゲート1124は、パワーアップ信号PWRUP、RASアイドル信号RASIDLE及び第2インバータ1123の出力信号を受信し、NAND演算を行った結果の信号を出力する。
【００３９】
第3インバータ1125は、第2NANDゲート1124の出力信号を受信し、反転させて出力する。
【００４０】
第1PMOSトランジスター1126は、ソース端子に電源電圧が供給され、ゲート端子に第1インバータ1122の出力信号が入力される。
【００４１】
第3NANDゲート1127は、第3インバータ1125の出力信号及び第1PMOSトランジスター1126のドレイン端子の信号を受信し、NAND演算を行った結果の信号を出力する。
【００４２】
第4インバータ1128は、出力端子が第1PMOSトランジスター1126のドレイン端子に接続され、第3NANDゲート1127の出力信号を受信し、反転させて出力する。
【００４３】
第5インバータ1129は、第3NANDゲート1127の出力信号を受信し、反転させて出力する。
【００４４】
第6インバータ1130は、内部クロック信号INT＿CLKを受信し、反転させて出力する。
【００４５】
複数の分周器1131〜1133は、第5インバータ1129の出力信号EN0によって、第6インバータ1130の出力信号を順に分周する。
【００４６】
遅延部1141は、第5インバータ1129の出力信号EN0を受信し、遅延させて出力する。
【００４７】
第1パスゲート部1142は、遅延部1141の出力信号に応じて、入力されるRASアイドル信号RASIDLEを通過させ、または遮断する。
【００４８】
第7インバータ1151は、パワーアップ信号PWRUPを受信し、反転させて出力する。
【００４９】
第1NORゲート1152は、第7インバータ1151の出力信号及び第1パスゲート部1142の出力信号を受信し、NOR演算を行った結果の信号を出力する。
【００５０】
第8インバータ1153は、出力端子が第1パスゲート部1142の出力端子に接続され、第1NORゲート1152の出力信号を受信し、反転させて出力する。
【００５１】
第2NORゲート1161は、分周器1133の出力信号及び第1NORゲート1152の出力信号を受信し、NOR演算を行った結果の信号を出力する。
【００５２】
第9インバータ1162は、第2NORゲート1161の出力信号を受信し、反転させて出力する。
【００５３】
第10インバータ1163は、第9インバータ1162の出力信号を受信し、反転させた信号を感知開始信号STARTZとして出力する。
【００５４】
図12は、図10に示したドメインクロシング感知部920内の位相感知部1020の内部構成を示すブロック図である。以下、これに関して説明する。
【００５５】
第1フリップフロップ1211は、入力端子Dが電源電圧に接続され、クロック端子CLKに内部クロック信号INT＿CLKが入力され、リセット端子RSTに感知開始信号STARTZが入力され、入力端子Dに印加された信号を内部クロック信号INT＿CLKに同期させて第1予備出力イネーブル信号OE00Iとして出力する。
【００５６】
第2フリップフロップ1212は、入力端子Dに第1予備出力イネーブル信号OE00Iが入力され、クロック端子CLKに立下りDLLクロック信号FCLK＿DLLが入力され、リセット端子RSTに感知開始信号STARTZが入力され、入力端子Dに入力された信号を立下りDLLクロック信号FCLK＿DLLに同期させて立下り信号Fとして出力する。
【００５７】
第3フリップフロップ1213は、入力端子Dに第1予備出力イネーブル信号OE00Iが入力され、クロック端子CLKに立上りDLLクロック信号RCLK＿DLLが入力され、リセット端子RSTに感知開始信号STARTZが入力され、入力端子Dに入力された信号を立上りDLLクロック信号RCLK＿DLLに同期させて立上り信号Rとして出力する。
【００５８】
イネーブル駆動部1221は、立下り信号F及び立上り信号Rを受信し、ロジック演算を行った結果の信号をイネーブル駆動信号ENとして出力する。
【００５９】
遅延部1222は、立下り信号Fを受信し、遅延させた信号を出力する。
【００６０】
第2パスゲート部1223は、イネーブル駆動信号ENに応じて遅延部1222の出力信号を通過させ、または遮断する。
【００６１】
第1インバータラッチ1224は、第2パスゲート部1223の出力信号をラッチして出力する。
【００６２】
第11インバータ1225は、第1インバータラッチ1224の出力信号を受信し、反転させた信号を選択信号SELBとして出力する。
【００６３】
第1MUX1231は、選択信号SELBに応じて立下り信号Fまたは立上り信号Rを第2予備出力イネーブル信号OE01として出力する。
【００６４】
第4フリップフロップ1241は、入力端子Dに第2予備出力イネーブル信号OE01が入力され、クロック端子CLKに立上りDLLクロック信号RCLK＿DLLが入力され、リセット端子RSTに感知開始信号STARTZが入力され、入力端子Dに入力された信号を立上りDLLクロック信号RCLK＿DLLに同期させて位相感知信号FPVT＿DETとして出力する。
【００６５】
図13は、図12に示した位相感知部1020内の複数のフリップフロップの内、第1フリップフロップ1211、及び第4フリップフロップ1241の内部構成を示すブロック図である。以下、これらに関して説明する。尚、第2及び第3フリップフロップ1242、1243の内部構成は、第1フリップフロップ1211と同じ構成である。
【００６６】
第1フリップフロップ1211において、第12インバータ1311は、クロック端子からの入力信号CLKを反転させる。
【００６７】
第13インバータ1312は、第12インバータ1311の出力信号を反転させる。
【００６８】
第14インバータ1321は、リセット端子の入力信号RSTを反転させる。
【００６９】
第3パスゲート部1331は、第13インバータ1312の出力信号CLKDに応じてデータ入力端子の入力信号Dを通過させ、または遮断する。
【００７０】
第4NANDゲート1332は、第3パスゲート部1331の出力信号及び第14インバータ1321の出力信号を受信してNAND演算を行った結果の信号を出力する。
【００７１】
第15インバータ1333は、出力端子が第3パスゲート部1331の出力端子に接続され、第4NANDゲート1332の出力信号を受信し、反転させる。
【００７２】
第16インバータ1334は、第4NANDゲート1332の出力信号を受信し、反転させる。
【００７３】
第4パスゲート部1341は、第13インバータ1312の出力信号CLKDに応じて第16インバータ1334の出力信号を通過させ、または遮断する。
【００７４】
第5NANDゲート1342は、第4パスゲート部1341の出力信号及び第14インバータ1321の出力信号を受信してNAND演算を行った結果の信号を出力する。
【００７５】
第17インバータ1343は、出力端子が第4パスゲート部1341の出力端子に接続され、第5NANDゲート1342の出力信号を受信し、反転させる。
【００７６】
第18インバータ1344は、第5NANDゲート1342の出力信号を受信し、反転させて出力する。
【００７７】
また、第4フリップフロップ1241において、第19インバータ1351は、クロック端子の入力信号CLKを反転させる。
【００７８】
第20インバータ1352は、第19インバータ1351の出力信号を反転させる。
【００７９】
第21インバータ1361は、リセット端子の入力信号RSTを反転させる。
【００８０】
第22インバータ1362は、第21インバータ1361の出力信号を反転させる。
【００８１】
第5パスゲート部1371は、第20インバータ1352の出力信号CLKDに応じてデータ入力端子の入力信号Dを通過させ、または遮断する。
【００８２】
第3NORゲート1372は、第5パスゲート部1371の出力信号及び第22インバータ1362の出力信号を受信してNOR演算を行った結果の信号を出力する。
【００８３】
第23インバータ1373は、出力端子が第5パスゲート部1371の出力端子に接続され、第3NORゲート1372の出力信号を受信し、反転させる。
【００８４】
第24インバータ1374は、第3NORゲート1372の出力信号を受信し、反転させる。
【００８５】
第6パスゲート部1381は、第20インバータ1352の出力信号CLKDに応じて第24インバータ1374の出力信号を通過させ、または遮断する。
【００８６】
第4NORゲート1382は、第6パスゲート部1381の出力信号及び第22インバータ1362の出力信号を受信してNOR演算を行った結果の信号を出力する。
【００８７】
第25インバータ1383は、出力端子が第6パスゲート部1381の出力端子に接続され、第4NORゲート1382の出力信号を受信し、反転させて出力する。
【００８８】
第26インバータ1384は、第4NORゲート1382の出力信号を受信し、反転させる。
【００８９】
図14Aないし図14Cは、図10に示したドメインクロシング感知部920内のレイテンシ感知部1040の内部構成を示すブロック図である。以下、これに関して説明する。
【００９０】
フリップフロップ群1410は、順に接続された複数のフリップフロップを備え、初段の入力端子に電源電圧VDDが印加され、クロック端子に内部クロック信号INT＿CLKが入力され、リセット端子Rに感知開始信号STARTZが入力され、複数のフリップフロップのうち、いずれかのフリップフロップの出力信号を第1フライト時間感知制御信号M0として出力すると共に次段のフリップフロップに入力し、第1フライト時間感知制御信号M0を受信した次段のフリップフロップの出力信号を第2フライト時間感知制御信号M1として出力する。
【００９１】
遅延部1420は、遅延位相感知信号FPVT＿DETDを受信し、遅延させた信号EN1を出力する。
【００９２】
フライト時間感知部1430は、遅延部1420の出力信号EN1に応じて第1フライト時間感知制御信号M0、及び第2フライト時間感知制御信号M1から複数のフライト時間感知信号D1〜D3を生成する。フライト時間感知部1430の詳細な回路構成は、図14Bに示されており、その説明は後述する。
【００９３】
選択部1450は、フライト時間感知部1430から複数のフライト時間感知信号D1〜D3を受信し、CL及び複数のフライト時間感知信号D1〜D3を使用してロジック演算を行い、複数のレイテンシ感知信号A、B、Cを生成する。選択部1450の詳細な回路構成は図14Cにされており、その説明は後述する。
【００９４】
図14Bに示したフライト時間感知部1430の構成を説明する。第7パスゲート部1431は、遅延部1420の出力信号EN1に応じて第1フライト時間感知制御信号M0を通過させ、または遮断する。
【００９５】
第8パスゲート部1432は、遅延部1420の出力信号EN1に応じて第2フライト時間感知制御信号M1を通過させ、または遮断する。
【００９６】
第2インバータラッチ1433は、第7パスゲート部1431の出力信号をラッチして出力する。
【００９７】
第3インバータラッチ1434は、第8パスゲート部1432の出力信号をラッチして出力する。
【００９８】
第27インバータ1435は、第2インバータラッチ1433の出力信号を反転させて出力する。
【００９９】
第28インバータ1436は、第3インバータラッチ1434の出力信号を反転させて出力する。
【０１００】
第5NORゲート1437は、第27インバータ1435の出力信号及び第28インバータ1436の出力信号を受信し、NOR演算を行った結果の信号をフライト時間感知信号D3として出力する。
【０１０１】
第6NANDゲート1438は、第27インバータ1435の出力信号及び第3インバータラッチ1434の出力信号を受信し、NAND演算を行った結果の信号を出力する。
【０１０２】
第28インバータ1439は、第6NANDゲート1438の出力信号を反転した結果の信号をフライト時間感知信号D2として出力する。
【０１０３】
第7NANDゲート1440は、第27インバータ1435の出力信号及び第3インバータラッチ1434の出力信号を受信し、NAND演算を行った結果の信号を出力する。
【０１０４】
第29インバータ1441は、第7NANDゲート1440の出力信号を反転した結果の信号をフライト時間感知信号D1として出力する。
【０１０５】
次に、図14Cに示した選択部1450の回路構成を説明する。図14Cにおいて、CL6789Aは、CASレイテンシの中の信号CL6〜CL10の中のいずれか１つの信号を意味する。
【０１０６】
第30インバータ1451は、CASレイテンシの中の信号CL4を受信し、反転させた結果の信号を出力する。
【０１０７】
第8NANDゲート1452は、フライト時間感知信号D1及び信号CL6789Aを受信し、NAND演算を行った結果の信号を出力する。
【０１０８】
第9NANDゲート1453は、フライト時間感知信号D2及び信号CL5を受信し、NAND演算を行った結果の信号を出力する。
【０１０９】
第10NANDゲート1454は、第30インバータ1451の出力信号、第8NANDゲート1452の出力信号及び第9NANDゲート1453の出力信号を受信し、NAND演算を行った結果の信号を出力する。
【０１１０】
第31インバータ1455は、第10NANDゲート1454の出力信号を受信し、反転させた結果の信号を出力する。
【０１１１】
第32インバータ1456は、第31インバータ1455の出力信号を受信し、反転させた結果の信号を複数のレイテンシ感知信号A、B、Cのうちの信号Aとして出力する。
【０１１２】
第33インバータ1457は、フライト時間感知信号D2を受信し、反転させた結果の信号を出力する。
【０１１３】
第11NANDゲート1458は、第33インバータ1457の出力信号及び信号CL5を受信し、NAND演算を行った結果の信号を出力する。
【０１１４】
第12NANDゲート1459は、フライト時間感知信号D2及び信号CL6789Aを受信し、NAND演算を行った結果の信号を出力する。
【０１１５】
第13NANDゲート1460は、第11NANDゲート1458の出力信号及び第12NANDゲート1459の出力信号を受信し、NAND演算を行った結果の信号を出力する。
【０１１６】
第34インバータ1461は、第13NANDゲート1460の出力信号を受信し、反転させた結果の信号を出力する。
【０１１７】
第35インバータ1462は、第34インバータ1461の出力信号を受信し、反転させた結果の信号を複数のレイテンシ感知信号A、B、Cのうちの信号Bとして出力する。
【０１１８】
第14NANDゲート1463は、フライト時間感知信号D3及び信号CL6789Aを受信し、NAND演算を行った結果の信号を出力する。
【０１１９】
第36インバータ1464は、第14NANDゲート1463の出力信号を受信し、反転させた結果の信号を複数のレイテンシ感知信号A、B、Cのうちの信号Cとして出力する。
【０１２０】
図15は、図９に示したドメインクロシング回路の第2出力イネーブル信号生成部930の内部構成を示すブロック図である。以下、これに関して説明する。
【０１２１】
第5フリップフロップ1511は、初期出力イネーブル信号OE00を受信し、内部クロック信号INT＿CLKに同期させて出力する。
【０１２２】
第6フリップフロップ1512は、第5フリップフロップ1511の出力信号を受信し、立下りDLLクロック信号FCLK＿DLLに同期させて出力する。
【０１２３】
第7フリップフロップ1513は、第5フリップフロップ1511の出力信号を受信し、立上りDLLクロック信号RCLK＿DLLに同期させて出力する。
【０１２４】
第2MUX1514は、選択信号SELBに応じて第6フリップフロップ1512の出力信号又は第7フリップフロップ1513の出力信号を選択して出力する。
【０１２５】
第13フリップフロップ1531は、第2MUX1514の出力信号を受信し、立上りDLLクロック信号RCLK＿DLLに同期させて出力する。
【０１２６】
第14フリップフロップ1532は、第13フリップフロップ1531の出力信号を受信し、立上りDLLクロック信号RCLK＿DLLに同期させて出力する。
【０１２７】
第15フリップフロップ1533は、第14フリップフロップ1532の出力信号を受信し、立上りDLLクロック信号RCLK＿DLLに同期させて出力する。
【０１２８】
第4MUX1534は、第13フリップフロップ1531の出力信号RA、第14フリップフロップ1532の出力信号RB及び第15フリップフロップ1533の出力信号RCを受信し、複数のレイテンシ感知信号A、B、Cに応じて第13フリップフロップ1531の出力信号RA、第14フリップフロップ1532の出力信号RB及び第15フリップフロップ1533の出力信号RCのうち、いずれかの信号を複数の出力イネーブル信号のうちの信号OE2＿40として出力する。
【０１２９】
フリップフロップ群1535は、順に接続された複数のフリップフロップを備え、初段のフリップフロップに第4MUX1534の出力信号が入力され、複数のフリップフロップの各々が入力信号を立上りDLLクロック信号RCLK＿DLLに同期させて対応する出力イネーブル信号OE50〜OE70として出力する。
【０１３０】
第8フリップフロップ1521は、第13フリップフロップ1531の出力信号を受信し、立下りDLLクロック信号FCLK＿DLLに同期させて出力する。
【０１３１】
第9フリップフロップ1522は、第8フリップフロップ1521の出力信号を受信し、立下りDLLクロック信号FCLK＿DLLに同期させて出力する。
【０１３２】
第10フリップフロップ1523は、第9フリップフロップ1522の出力信号を受信し、立下りDLLクロック信号FCLK＿DLLに同期させて出力する。
【０１３３】
第3MUX1524は、第8フリップフロップ1521の出力信号FA、第9フリップフロップ1522の出力信号FB及び第10フリップフロップ1523の出力信号FCを受信し、複数のレイテンシ感知信号A、B、Cに応じて第8フリップフロップ1521の出力信号FA、第9フリップフロップ1522の出力信号FB及び第10フリップフロップ1523の出力信号FCのうち、いずれかの信号を複数の出力イネーブル信号のうちの信号OE2＿45として出力する。
【０１３４】
第11フリップフロップ1525は、第3MUX1524の出力信号を受信し、立下りDLLクロック信号FCLK＿DLLに同期させて複数の出力イネーブル信号のうちの信号OE55として出力する。
【０１３５】
第12フリップフロップ1526は、第11フリップフロップ1525の出力信号を受信し、立下りDLLクロック信号FCLK＿DLLに同期させて複数の出力イネーブル信号のうちの信号OE65として出力する。
【０１３６】
図16A及び図16Bは、図９に示したドメインクロシング回路のデータ出力制御部950の内部構成を示すブロック図である。以下、これに関して説明する。
【０１３７】
図16Aにおいて、立上り出力イネーブル信号生成部1610は、第2出力イネーブル生成部930からの複数の出力イネーブル信号OE2＿40、OE50、OE60を受信し、CLに応じて複数の出力イネーブル信号OE2＿40、OE50、OE60のうち、いずれかの信号を通過及び遅延させて立上り出力イネーブル信号ROUTENとして出力する。以下、立上り出力イネーブル信号生成部1610に関して詳細に説明する。
【０１３８】
第6NORゲート1611は、複数のCL信号CL4、CL5、CL6を受信し、NOR演算を行った結果の信号を出力する。
【０１３９】
第9パスゲート部1612は、第6NORゲート1611の出力信号に応じて出力イネーブル信号OE2＿40を通過させ、または遮断する。
【０１４０】
第1出力イネーブル信号処理部1613は、複数のCL信号CL7、CL8、CL9、CL10を受信し、信号CL7、CL9のNOR演算及び信号CL8、CL10のNOR演算を行った結果の信号を利用して複数の出力イネーブル信号OE50、OE60を通過させ、または遮断する。ここで、第1出力イネーブル信号処理部1613の構成は従来技術と同様である。
【０１４１】
遅延部1614は、第9パスゲート部1612の出力信号及び第1出力イネーブル信号処理部1613の出力信号を受信し、遅延させた後、立上り出力イネーブル信号ROUTENとして出力する。
【０１４２】
一方、立下り出力イネーブル信号生成部1620は、第2出力イネーブル生成部930からの複数の出力イネーブル信号OE2＿45、OE55、OE65を受信し、CLに応じて複数の出力イネーブル信号OE2＿45、OE55、OE65のうち、いずれかの信号を通過及び遅延させて立下り出力イネーブル信号FOUTENとして出力する。以下、立下り出力イネーブル信号生成部1620に関して詳細に説明する。
【０１４３】
第7NORゲート1621は、複数のCL信号CL4、CL5、CL6を受信し、NOR演算を行った結果の信号を出力する。
【０１４４】
第10パスゲート部1622は、第7NORゲート1621の出力信号に応じて出力イネーブル信号OE2＿45を通過させ、または遮断する。
【０１４５】
第2出力イネーブル信号処理部1623は、複数のCL信号CL7、CL8、CL9、CL10を受信し、信号CL7、CL9のNOR演算及び信号CL8、CL10のNOR演算を行った結果の信号を利用して複数の出力イネーブル信号OE55、OE65を通過させ、または遮断する。ここで、第2出力イネーブル信号処理部1623の構成は従来技術と同様である。
【０１４６】
遅延部1624は、第10パスゲート部1622の出力信号及び第2出力イネーブル信号処理部1623の出力信号を受信し、遅延させた後、立下り出力イネーブル信号FOUTENとして出力する。
【０１４７】
図16Bに示したデータ出力制御信号生成部1630は、複数の出力イネーブル信号OE00、OE2＿40、OE50、OE60、OE70を受信し、ロジック演算を行い、データ出力制御信号RST＿DOUTZを生成して出力する。以下、データ出力制御信号生成部1630に関して説明する。
【０１４８】
第3出力イネーブル信号処理部1631は、複数の出力イネーブル信号OE2＿40、OE50、OE60、OE70を受信し、ロジック演算を行い、複数の出力イネーブル調整信号OE4B、OE5B、OE6B、OE7Bを生成する。ここで、第3出力イネーブル信号処理部1631の構成は従来技術と類似しているが、素子数が減少していることが分かる（図6B参照）。
【０１４９】
第8NORゲート1632は、出力イネーブル調整信号OE4B及びOE00を受信し、NOR演算を行った結果の信号を出力する。
【０１５０】
第37インバータ1633は、第8NORゲート1632の出力信号を受信し、反転した結果の信号を出力する。
【０１５１】
PMOSトランジスター1634は、ソース端子が電源電圧に接続され、ゲート端子に第37インバータ1633の出力信号が入力される。
【０１５２】
NMOSトランジスター1635は、ドレイン端子がPMOSトランジスター1634のドレイン端子に接続され、ゲート端子に出力イネーブル信号OE00が入力され、ソース端子が接地されている。
【０１５３】
第4インバータラッチ1636は、PMOSトランジスター1634及びNMOSトランジスター1635の共通ドレイン端子から入力された信号をラッチして出力する。
【０１５４】
第4出力イネーブル信号処理部1637は、第3出力イネーブル信号処理部1631の出力信号、即ち出力イネーブル調整信号OE4B、OE5B、OE6B、OE7Bを受信し、ロジック演算を行った後、出力する。
【０１５５】
第9NORゲート1638は、第4インバータラッチ1636の出力信号及び第4出力イネーブル信号処理部1637の出力信号を受信し、NOR演算を行った結果の信号を出力する。
【０１５６】
第4ロジック1639は、第9NORゲート1638の出力信号を受信し、ロジック演算を行った結果の信号をデータ出力制御信号RST＿DOUTZとして出力する。
【０１５７】
図17は、図９に示したドメインクロシング回路のデータ制御部940の内部構成を示すブロック図である。以下、これに関して説明する。
【０１５８】
第1信号選択部1711は、第2出力イネーブル生成部930の複数の出力イネーブル信号OE2＿45、OE55、OE65を受信してロジック演算し、CL7〜CL10の演算結果に応じて、複数の出力イネーブル信号OE2＿45、OE55、OE65の演算結果を通過させ、または遮断する。
【０１５９】
第38インバータ1712は、出力イネーブル信号OE2＿45を受信し、反転した結果の信号を出力する。
【０１６０】
第15NANDゲート1713は、非反転の出力イネーブル信号OE2＿40及び第38インバータ1712の出力信号を受信し、NAND演算を行った結果の信号を出力する。
【０１６１】
第9NORゲート1714は、複数のCL信号CL4、CL5、CL6を受信し、NOR演算を行った結果の信号を出力する。
【０１６２】
第11パスゲート部1715は、第9NORゲート1714の出力信号に応じて第15NANDゲート1713の出力信号を通過させ、または遮断する。
【０１６３】
第5ロジック1716は、第11パスゲート部1715の出力信号及び第1信号選択部1711の出力信号を受信し、ロジック演算を行った後、その結果の信号を予備データイネーブル信号QSEN＿PREとして出力する。
【０１６４】
第2信号選択部1721は、第2出力イネーブル生成部930からの複数の出力イネーブル信号OE2＿45、OE55、OE65を受信し、CL7〜CL10の演算結果に応じて、複数の出力イネーブル信号OE2＿45、OE55、OE65の演算結果を通過させ、または遮断する。
【０１６５】
第39インバータ1722、第40インバータ1723は、それぞれ出力イネーブル信号OE2＿40、OE2＿45を受信し、反転した結果の信号を出力する。
【０１６６】
第16NANDゲート1724は、第39インバータ1722及び第40インバータ1723の出力信号を受信し、NAND演算を行った結果の信号を出力する。
【０１６７】
第10NORゲート1725は、複数のCL信号CL4、CL5、CL6を受信し、NOR演算を行った結果の信号を出力する。
【０１６８】
第12パスゲート部1726は、第10NORゲート1725の出力信号に応じて第16NANDゲート1724の出力信号を通過させ、または遮断する。
【０１６９】
第6ロジック1727は、第12パスゲート部1726の出力信号及び第2信号選択部1721の出力信号を受信し、ロジック演算を行った後、その結果信号をデータイネーブル信号QSENとして出力する。
【０１７０】
図18は、図９に示したドメインクロシング回路の第1データ配列信号生成部960の内部構成を示すブロック図である。第2データ配列信号生成部970の内部構成も同様である。以下、第1データ配列信号生成部960に関して説明する。
【０１７１】
第7ロジック1810は、複数のアドレス信号ADD0を受信し、ロジック演算を行った結果の信号を出力する。
【０１７２】
第24フリップフロップ1821は、第7ロジック1810の出力信号を受信し、内部クロック信号INT＿CLKに同期させて出力する。
【０１７３】
第25フリップフロップ1822は、第24フリップフロップ1821の出力信号を受信し、立下りDLLクロック信号FCLK＿DLLに同期させて出力する。
【０１７４】
第26フリップフロップ1823は、第25フリップフロップ1822の出力信号を受信し、立上りDLLクロック信号RCLK＿DLLに同期させて出力する。
【０１７５】
第5MUX1824は、選択信号SELBに応じて、入力される第25フリップフロップ1822の出力信号及び第26フリップフロップ1823の出力信号のうち、いずれかの信号を選択して出力する。
【０１７６】
第19フリップフロップ1831は、第5MUX1824の出力信号を受信し、立上りDLLクロック信号RCLK＿DLLに同期させて出力する。
【０１７７】
第20フリップフロップ1832は、第19フリップフロップ1831の出力信号を受信し、立下りDLLクロック信号FCLK＿DLLに同期させて出力する。
【０１７８】
第21フリップフロップ1833は、第20フリップフロップ1832の出力信号を受信し、立下りDLLクロック信号FCLK＿DLLに同期させて出力する。
【０１７９】
第6MUX1834は、第19フリップフロップ1831の出力信号FA、第20フリップフロップ1832の出力信号FB及び第21フリップフロップ1833の出力信号FCを受信し、複数のレイテンシ感知信号A、B、Cに応じて第19フリップフロップ1831の出力信号FA、第20フリップフロップ1832の出力信号FB及び第21フリップフロップ1833の出力信号FCのうち、いずれかの信号をデータ配列信号SOSEZ1＿35として出力する。
【０１８０】
第22フリップフロップ1835は、第6MUX1834の出力信号を受信し、立下りDLLクロック信号FCLK＿DLLに同期させて複数のデータ配列信号のうちの一つの信号SOSEZ45として出力する。
【０１８１】
第23フリップフロップ1836は、第22フリップフロップ1835の出力信号を受信し、立下りDLLクロック信号FCLK＿DLLに同期させて複数のデータ配列信号のうちの一つの信号SOSEZ55として出力する。
【０１８２】
信号生成部1840は、第6MUX1834の出力信号SOSEZ1＿35、第21フリップフロップ1835の出力信号SOSEZ45及び第22フリップフロップ1836の出力信号SOSEZ55を受信し、CLに応じてこれらの信号を選択し、選択された信号を遅延させて読み出しデータ配列信号SOSEZ＿RDとして出力する。
【０１８３】
図19は、本発明の実施の形態に係るドメインクロシング回路（図9参照）の動作を示すタイミング図である。図19を参照して本ドメインクロシング回路の動作を以下に説明する。ここで、CASレイテンは７である。
【０１８４】
まず、読み出し命令RDがタイミング“0”で入力される。そして、位相感知部1020が、内部クロック信号INT＿CLKの所定のタイミング<1>において、立上りDLLクロック信号RCLK＿DLL、または立下りDLLクロック信号FCLK＿DLLの位相を感知する。ここで、所定のタイミング<1>は、データ入力後、ドメインクロシング回路のセットアップタイミングを保証するためのものであり、周波数、プロセスの複雑さ、電圧、温度などの条件によって決定される。図19に示したように、ドメインクロシング回路の動作周波数が高い場合、立下りDLLクロック信号FCLK＿DLLを、通常の場合、立上りDLLクロック信号RCLK＿DLLを、低い場合、立下りDLLクロック信号FCLK＿DLLをそれぞれ使用する。その後、データ出力までのフライト時間を感知して、DLLクロック信号DLL＿CLKを利用して、CLに適合するようにデータDQ及びデータストローブ信号DQSを伝送する。
【０１８５】
詳細に説明すると、最初にDLL装置をイネーブルさせるか、またはセルフリフレッシュ状態から外れている場合には、DLLクロック信号DLL＿CLKを固定するために最小200クロックの期間が使用される。この期間の間、感知開始信号生成部1010でドメインクロシングのための位相感知及びデータフライト時間感知を周期的に行うため、感知イネーブル信号である感知開始信号STARTZを生成する。ここで、感知開始信号STARTZは、RASアイドル信号RASIDLEが最初に第1ロジックレベルLOWにディスエイブルされた結果、最終的にイネーブルされる。また、DLL装置をディスエイブルさせた後に再びイネーブルさせるか、セルフリフレッシュ状態になった後、その状態から外れる時、上述したような感知動作のためのイネーブル信号である感知開始信号STARTZをアクティブにさせる。
【０１８６】
図20A及び図20Bは、本発明の実施の形態に係るドメインクロシング回路（図9参照）の動作の一例を示すタイミング図である。以下、これに関して説明する。
【０１８７】
まず、感知開始信号STARTZが、感知開始信号生成部1010（図10）によって第2ロジックレベルHIGHから第1ロジックレベルLOWになると、位相感知部1020において、第1フリップフロップ1211は、内部クロック信号INT＿CLKの立上りエッジで、第1予備出力イネーブル信号OE00Iを第2ロジックレベルHIGHにアクティブにする。その後、立下りDLLクロック信号FCLK＿DLLに同期する立下り信号Fを生成する第2フリップフロップ1212、及び立上りDLLクロック信号RCLK＿DLLに同期する立上り信号Rを生成する第3フリップフロップ1213は、セットアップタイムを満足するタイミングで、入力される第1予備出力イネーブル信号OE00Iが第2ロジックレベルHIGHとなるので、立下り信号F及び立上り信号Rを第2ロジックレベルHIGHにアクティブにさせる（図12参照）。図20Aに示したように、第1予備出力イネーブル信号OE00Iが第2ロジックレベルHIGHとなった後、タイミングaでの立下りDLLクロック信号FCLK＿DLLの立上りが、別のタイミングBでの立上りDLLクロック信号RCLK＿DLLの立上りよりも先行しているが、データを認識するためのセットアップタイムを満足しないため、タイミングaでは第1予備出力イネーブル信号OE00Iが第2ロジックレベルHIGHとなったことを検知できず、別のタイミングBで検知する。もし、立下りDLLクロック信号FCLK＿DLLの立上り時、セットアップタイムを満足する位相にあると、立下りDLLクロック信号FCLK＿DLLに同期する立下り信号Fを生成する第2フリップフロップ1212により、第1予備出力イネーブル信号OE00Iが第2ロジックレベルHIGHとなったことが検知される。この場合、立上りDLLクロック信号RCLK＿DLLの立上りによって立上り信号Rが先にアクティブにされ、その後に立下りDLLクロック信号FCLK＿DLLの立上りによって立下り信号Fがアクティブにされると、選択信号SELBは第1ロジックレベルLOWとなって、第1MUX1231は立上り信号Rまたは立下り信号Fを選択して第2予備出力イネーブル信号OE01として出力する。その後、イネーブル駆動部1221は、立上り信号Rが第2ロジックレベルHIGHであり、且つ立下り信号Fが第1ロジックレベルLOWである期間、第2ロジックステップHIGHであるイネーブル駆動信号ENを出力する。このようなイネーブル駆動信号ENにより第2パスゲート部1223がオンになり、立下り信号Fを遅延させた信号が第1インバータラッチ1224によってラッチされる。その後、第4フリップフロップ1241では、感知開始信号STARTZが第2ロジックレベルHIGHから変化して第1ロジックレベルLOWである期間でのみ位相感知を行うための位相感知信号FPVT＿DETを生成する。
【０１８８】
その後、読み出し経路フライト時間具現部1030は、入力される位相感知信号FPVT＿DETをフライト時間を反映させて遅延させ、遅延位相感知信号FPVT＿DETDを出力する。レイテンシ感知部1040では、入力される遅延位相感知信号FPVT＿DETDを遅延部1420によって遅延させて信号EN1を生成し、内部のフリップフロップ群1410によって、内部クロック信号INT＿CLKに同期させた第1フライト時間感知制御信号M0及び第2フライト時間感知制御信号M1を生成し、内部のフライト時間感知部1430によって、遅延部1420の出力信号EN1、第1フライト時間感知制御信号M0、及び第2フライト時間感知制御信号M1からフライト時間感知信号D1、D2、D3を生成する。その後、選択部1450でフライト時間感知信号D1、D2、D3とCLとから生成されたレイテンシ感知信号A、B、Cによって、図15に示した第3MUX1524及び第4MUX1534と、図18に示した第6MUX1834に対する選択動作を行う。
【０１８９】
一方、図15の位相を感知する部分である複数のフリップフロップ1511〜1513及び第2MUX1514の接続は、図12の複数のフリップフロップ1211〜1213及び第1MUX1231と同じ接続であるが、第1フリップフロップ1211のデータ入力端子には電源電圧VDDが接続されている反面、第5フリップフロップ1511では初期出力イネーブル信号OE00が入力される点が異なる。この場合、図12の第1MUX1231とインバータ1225から内部クロック信号INT＿CLKに同期して出力する出力時間と立ち上がりDLLクロック信号RCLK＿DLL及び立下りDLLクロック信号FCLK＿DLLに同期してデータが認識されるセットアップタイムを満足しながら最も先行する信号を選択する選択信号SELBによって、図15の第6フリップフロップ1512または第7フリップフロップ1513の出力信号のいずれかが選択される。また、図15においてCLを制御する部分1521〜1526、1531〜1535においては、図14Aに示されたレイテンシ感知部1040の選択部1450から出力された複数のレイテンシ感知信号A、B、Cによって第3及び第4MUX1524、1534がアクティブにされた信号の経路のみを選択し、ここで選択された信号は第11及び第12フリップフロップ1525、1526、フリップフロップ群1535を介して出力イネーブル信号OE2＿45、OE55、OE65、OE2＿40、OE50〜OE70として出力される。これらの出力イネーブル信号は、データ制御部940及びデータ出力制御部950に入力される。
【０１９０】
その後、データ出力制御部950は、CLによってデータ出力ドライバの立上りクロックに同期させてデータを伝送するための信号ROUTEN、立下りクロックに同期させてデータを伝送するための信号FOUTEN及びデータを伝送する期間だけ出力ドライバをイネーブルさせる信号RST＿DOUTZを生成する（図16A、図16B）。この動作は、図6A、図6Bに示した従来技術に係る回路の動作と類似しており、図16A、図16Bに示した回路は、従来技術に係る回路を簡単にしてレイアウト面積を減少させたものであることが分かる。一方、データ制御部940は、CLによってデータイネーブル信号QSENを生成する（図17）。この動作は、図5に示した従来技術の動作と類似しており、図17に示した回路は、従来技術に係る回路を簡単にしてレイアウト面積を減少させたものであることが分かる。また、図18に示した第1データ配列信号生成部960（第2データ配列信号生成部970も同様）は、図15に示された構造と類似の構造を採用したので、動作の説明は省略する。図15の第2MUX1514、第13、第8〜第10フリップフロプ1531、1521〜1523、第3MUX1524、第11及び第12フリップフロプ1525、1526の経路と、図18の第5MUX1824、第19〜第21フリップフロプ1831〜1833、第6MUX1834、第22及び第23フリップフロプ1835、1836の経路とを比較すれば、第6MUX1834、第22及び第23フリップフロップ1835、1836から出力される信号が、図15の出力イネーブル信号OE2＿45、OE55、OE65よりも１クロック先行する点が異なる。その後、信号生成部1840が、第6MUX1834、第22及び第23フリップフロップ1835、1836で生成された信号を処理して読み出しデータ配列信号SOSEZ＿RDを生成する。信号生成部1840の構成は、図16Aに示した立上り出力イネーブル信号生成部1610、または立下り出力イネーブル信号生成部1620の構成と同様の構成にすることができる。
【０１９１】
図20Bは、動作周波数、電源電圧、及び温度が異なる３種類の条件での、ドメインクロシング回路の動作を示すタイミング図である。本発明のドメインクロシング回路は、第2出力イネーブル信号生成部930によって生成される複数のイネーブル信号を使用することで、種々の条件の下で安定に動作することができる。
【０１９２】
なお、本発明は、上記の実施の形態として開示した範囲に限定されるものではない。本発明に係る技術的思想から逸脱しない範囲内で種々の改良、変更が可能であり、それらも本発明の技術的範囲に属する。
【図面の簡単な説明】
【０１９３】
【図１】従来のドメインクロシングシステムを示すブロック図である。
【図２】従来のドメインクロシング装置を示すブロック図である。
【図３】図２のDLLクロック遅延部の内部構成を示すブロック図である。
【図４】図２の第2出力イネーブル信号生成部の内部構成を示すブロック図である。
【図５】図２のデータ制御部の内部構成を示すブロック図である。
【図６Ａ】図２のデータ出力制御部の内部構成の一部を示すブロック図である。
【図６Ｂ】図２のデータ出力制御部の内部構成の一部を示すブロック図である。
【図７】第１及び第２データ配列信号生成部の内部構成を示すブロック図である。
【図８Ａ】図２のドメインクロシング装置の動作を示すタイミング図である。
【図８Ｂ】図２のドメインクロシング装置の動作を示すタイミング図である。
【図８Ｃ】図２のドメインクロシング装置の動作を示すタイミング図である。
【図９】本発明の実施の形態に係るドメインクロシング回路を示すブロック図である。
【図１０】図10のドメインクロシング回路のドメインクロシング感知部を示すブロック図である。
【図１１】図10のドメインクロシング感知部の感知開始信号生成部を示すブロック図である。
【図１２】図10のドメインクロシング感知部の位相感知部を示すブロック図である。
【図１３】図12の位相感知部の第1及び第4のフリップフロップを示すブロック図である。
【図１４Ａ】図10のドメインクロシング感知部のレイテンシ感知部を示すブロック図である。
【図１４Ｂ】図14Aのレイテンシ感知部のフライト時間感知部を示すブロック図である。
【図１４Ｃ】図14Aのレイテンシ感知部の選択部を示すブロック図である。
【図１５】図9のドメインクロシング回路の第2出力イネーブル信号生成部を示すブロック図である。
【図１６Ａ】図9のドメインクロシング回路のデータ出力制御部の一部を示すブロック図である。
【図１６Ｂ】図9のドメインクロシング回路のデータ出力制御部の一部を示すブロック図である。
【図１７】図9のドメインクロシング回路のデータ制御部を示すブロック図である。
【図１８】図9のドメインクロシング回路の第1データ配列信号生成部を示すブロック図である。
【図１９】本発明の実施の形態に係るドメインクロシング回路の動作を示すタイミング図である。
【図２０Ａ】本発明の実施の形態に係るドメインクロシング回路の動作の一例を示すタイミング図である。
【図２０Ｂ】本発明の実施の形態に係るドメインクロシング回路の動作の一例を示すタイミング図である。
【符号の説明】
【０１９４】
910      第1出力イネーブル信号生成部
920      ドメインクロシング感知部
930      第2出力イネーブル信号生成部
940      データ制御部
950      データ出力制御部
960      第1データ配列信号生成部
970      第2データ配列信号生成部
【図１】
2004327008.tif 000003
【図２】
2004327008.tif 000004
【図３】
2004327008.tif 000005
【図４】
2004327008.tif 000006
【図５】
2004327008.tif 000007
【図６Ａ】
2004327008.tif 000008
【図６Ｂ】
2004327008.tif 000009
【図７】
2004327008.tif 000010
【図８Ａ】
2004327008.tif 000011
【図８Ｂ】
2004327008.tif 000012
【図８Ｃ】
2004327008.tif 000013
【図９】
2004327008.tif 000014
【図１０】
2004327008.tif 000015
【図１１】
2004327008.tif 000016
【図１２】
2004327008.tif 000017
【図１３】
2004327008.tif 000018
【図１４Ａ】
2004327008.tif 000019
【図１４Ｂ】
2004327008.tif 000020
【図１４Ｃ】
2004327008.tif 000021
【図１５】
2004327008.tif 000022
【図１６Ａ】
2004327008.tif 000023
【図１６Ｂ】
2004327008.tif 000024
【図１７】
2004327008.tif 000025
【図１８】
2004327008.tif 000026
【図１９】
2004327008.tif 000027
【図２０Ａ】
2004327008.tif 000028
【図２０Ｂ】
2004327008.tif 000029