(57)【要約】【課題】汎用性を損なうことなく、上位階層での配線の占有面積を低減することができるメモリマクロおよび半導体集積回路を提供する。【解決手段】メモリアレイ部１３と、メモリアレイ部１３のインターフェースとなる接続回路１５と、メモリアレイ部１３と接続回路１５とを接続する信号配線１４とを備えている。メモリアレイ部１３上には第１および第２の配線層からなるメッシュ状配線２１，２２が設けられ、接続回路１５はメモリアレイ部１３、接続回路１５もしくは信号配線１４の上に設けられる第３の配線層からなる複数の信号線１７に対して第２の配線層からなる中間配線１８で接続され、中間配線１８が設けられる領域はメモリアレイ部１３もしくは信号配線１４の上に配置され、かつ中間配線１８が設けられる領域には第２の配線層からなるメッシュ状配線２２が存在しない。【選択図】        図３
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【特許請求の範囲】
【請求項１】
メモリアレイ部と、前記メモリアレイ部のインターフェースとなるインターフェース回路と、前記メモリアレイ部と前記インターフェース回路とを接続する配線領域とを備え、
前記メモリアレイ部上には第１および第２の配線層からなるメッシュ状の電源配線が設けられ、前記インターフェース回路は前記メモリアレイ部、前記インターフェース回路もしくは前記配線領域の上に設けられる第３の配線層からなる複数の信号線に対して前記第２の配線層からなる中間配線で接続され、前記中間配線が設けられる領域は前記メモリアレイ部もしくは前記配線領域の上に配置され、かつ前記中間配線が設けられる領域には前記第２の配線層からなるメッシュ状の電源配線が存在しないことを特徴とするメモリマクロ。
【請求項２】
前記複数の信号線は、前記メモリアレイ部、前記インターフェース回路および前記配線領域を包含する領域の一方の辺から対向側の辺まで配線され、かつ両端に信号端子を設けたことを特徴とする請求項１記載のメモリマクロ。
【請求項３】
前記複数の信号線の両端の信号端子の位置、幅、間隔等に規定を設け、他のマクロとの整合性をとるようにしていることを特徴とする請求項２記載のメモリマクロ。
【請求項４】
メモリアレイ部と、前記メモリアレイ部のインターフェースとなるインターフェース回路と、前記メモリアレイ部と前記インターフェース回路とを接続する配線領域とを備え、
前記メモリアレイ部上の領域には第１および第２の配線層からなるメッシュ状の電源配線が設けられ、前記インターフェース回路は前記メモリアレイ部、前記インターフェース回路もしくは前記配線領域の上に設けられる複数の信号線と接続するための端子と前記第２の配線層からなる中間配線で接続され、前記中間配線が形成される領域は前記メモリアレイ部もしくは前記配線領域の上に配置され、かつ前記第２の配線層からなるメッシュ状の電源配線が存在しないことを特徴とするメモリマクロ。
【請求項５】
前記メモリアレイ部および前記インターフェース回路は前記第１、第２および第３の配線層以外の配線層を用いて構成されることを特徴とする請求項１，２，３または４記載のメモリマクロ。
【請求項６】
前記電源配線に給電する電源端子が前記メモリアレイ部を包含する領域の少なくとも対向する２辺に設けられ、かつ前記電源端子の位置、幅、間隔等に規定を設け、他のマクロとの整合性をとるようにしていることを特徴とする請求項１，２，３，４または５記載のメモリマクロ。
【請求項７】
前記第１の配線層を６層メタル配線のうちの第４層で構成し、前記第２の配線層を６層メタル配線の第５層で構成し、前記第３の配線層を６層メタル配線の第６層で構成されることを特徴とする請求項１，２，３，４，５または６記載のメモリマクロ。
【請求項８】
前記メモリアレイ部、前記インターフェース回路および前記配線領域を包含する領域の中で、前記インターフェース回路は端部に配置されることを特徴とする請求項１，２，３，４，５，６または７記載のメモリマクロ。
【請求項９】
前記メモリアレイ部、前記インターフェース回路および前記配線領域を包含する領域は、突出部に前記インターフェース回路が位置した凸形を有し、かつ、前記インターフェース回路が配置された突出部の側部に存在するデッドスペースに、他の回路ブロックを形成したことを特徴とする請求項８記載のメモリマクロ。
【請求項１０】
前記メモリアレイ部、前記インターフェース回路もしくは前記配線領域の上に、前記第２の配線層からなるフィードスルー用の領域を備えることを特徴とする請求項１，２，３，４，５，６，７，８または９記載のメモリマクロ。
【請求項１１】
前記配線領域は、前記第２の配線層で構成されるメッシュ状の電源配線がない領域に設けられ、前記第２の配線層で構成されるメッシュ状の電源配線は、前記メモリアレイ部、前記インターフェース回路もしくは前記配線領域の上の前記第２の配線層以外で構成される信号線上にあり、前記配線領域は、前記メモリアレイ部、前記インターフェース回路もしくは前記配線領域の上の前記第２の配線層以外で構成される信号線がない領域または、前記第２の配線層で構成される前記メモリアレイ部、前記インターフェース回路もしくは前記配線領域上の電源およびグランド線上に配置されることを特徴とする請求項１０記載のメモリマクロ。
【請求項１２】
前記配線領域中にフィードスルー配線用の第１の回路を備えることを特徴とする請求項１１記載のメモリマクロ。
【請求項１３】
前記第１の回路は、信号増幅器であることを特徴とする請求項１２記載のメモリマクロ。
【請求項１４】
前記第１の回路の入力信号は、前記メモリアレイ部、前記インターフェース回路もしくは前記配線領域上において高抵抗素子を介して電源電位またはグランド電位に固定されており、バッファとして使用する際に信号線と接続されることを特徴とする請求項１３記載のメモリマクロ。
【請求項１５】
請求項１，２，３，４，５，６，７，８，９，１０，１１，１２，１３または１４記載のメモリマクロを搭載し、第３の配線層による信号線とクロスする方向に信号線を通す場合には第２の配線層を用いて前記メモリマクロ上に信号線を配線し、前記第３の配線層による信号線と平行に信号線を通す場合には前記第３の配線層を用いて前記メモリマクロ上に信号線を配線することを特徴とする半導体集積回路。
【請求項１６】
少なくとも１つのメモリマクロと他のマクロとを含む半導体集積回路であって、前記少なくとも１つのメモリマクロは、メモリアレイ部と、前記メモリアレイ部のインターフェースとなるインターフェース回路と、前記メモリアレイ部と前記インターフェース回路とを接続する配線領域とを備え、
前記メモリアレイ部上には第１および第２の配線層からなるメッシュ状の電源配線が設けられ、前記インターフェース回路は前記メモリアレイ部、前記インターフェース回路もしくは前記配線領域の上に設けられる第３の配線層からなる複数の信号線に対して前記第２の配線層からなる中間配線で接続され、前記中間配線が設けられる領域は前記メモリアレイ部もしくは前記配線領域の上に配置され、かつ前記中間配線が設けられる領域には前記第２の配線層からなるメッシュ状の電源配線が存在しないことを特徴とする半導体集積回路。
【請求項１７】
前記メモリアレイ部、前記インターフェース回路もしくは前記配線領域の上に、前記第２の配線層からなるフィードスルー用の領域を備えることを特徴とする請求項１６記載の半導体集積回路。
【請求項１８】
前記配線領域は、前記第２の配線層で構成されるメッシュ状の電源配線がない領域に設けられ、前記第２の配線層で構成されるメッシュ状の電源配線は、前記メモリアレイ部、前記インターフェース回路もしくは前記配線領域の上の前記第２の配線層以外で構成される信号線上にあり、前記配線領域は、前記メモリアレイ部、前記インターフェース回路もしくは前記配線領域の上の前記第２の配線層以外で構成される信号線がない領域または、前記第２の配線層で構成される前記メモリアレイ部、前記インターフェース回路もしくは前記配線領域上の電源およびグランド線上に配置されることを特徴とする請求項１７記載の半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＳＲＡＭ等のメモリマクロ、ならびに、メモリマクロを含む複数のマクロを搭載したシステムＬＳＩ等の半導体集積回路に関するものである。なお、メモリマクロは、半導体集積回路レイアウトデータの生成に用いられる、メモリブロックに対応する設計データ、及びその設計データに対応する半導体集積回路上のブロックのことである。
【０００２】
【従来の技術】
半導体集積回路は大規模化の一途をたどっており、システムを構成する各種マクロは混載され、システムＬＳＩとして１チップ化されつつある。メモリ回路も例外ではなく、また、特に画像処理などの増加に伴い、システムＬＳＩ上で使用されるメモリ容量は増加傾向にある。画像処理など高速処理などに適したＳＲＡＭマクロは、それがより顕著である。
【０００３】
上記の各種マクロの例としては、ＰＬＬ回路やＡＤ／ＤＡコンバータなどのアナログ回路、ＵＳＢやＩＥＥＥ１３９４などのインターフェース回路があげられる。また、マイコンブロックなどのデジタル回路もより大規模なシステムＬＳＩ上では一つのマクロとして表現されることもある。例えば、図９のロジック回路４０の箱がマクロに対応する。
【０００４】
システムＬＳＩでの開発においては、こういったメモリマクロなど各種マクロが、まず単体での性能を保証するため開発が行われ、システムＬＳＩの最上位開発において同時に混載される開発過程が一般的である。
【０００５】
図１１は、一般的なメモリマクロとその端子周辺の配線を示したものである（例えば、特許文献１参照）。図１１において、１はメモリマクロである。２はメモリマクロ１と外部との接点になる端子であり、メモリマクロ１の動作に必要な信号線の数と同数だけ存在する。３は端子２とメモリマクロ１以外の他のマクロのとの接続を行う配線（外部配線）である。メモリマクロ１は、他の複数のメモリマクロと信号線を共有することが多く、図１１のような配置になることが多い。なお、メモリマクロ１以外の他のマクロというのは、他のメモリマクロや、これらメモリマクロを制御するメモリコントローラのことである。メモリは最低メモリコントローラのような制御回路に接続されなければ動作できない。さらにデータバスを共有化して、複数のメモリが接続されることもある。
【０００６】
４，５はメモリマクロ１の内部にあり、メモリマクロ１の回路の動作に必要な電荷を供給する電源およびグランド線（メモリマクロ内配線）である。電源およびグランド線４，５は、それぞれ電源とグランドをもち、メモリ１の内部で互いにメッシュ状に配置され、同電位の配線は、互いに接続される。また、４，５はメモリマクロ１の端部において、メモリマクロ１の外部の電源およびグランド線と接続することが可能であり、その特徴から、使用レイヤ中でも高層の配線層を使用することが多い。Ｓ１はメモリマクロ１の外部にある配線３の領域幅を示している。
【０００７】
図１１で示すように、メモリマクロ１は端子２，電源およびグランド線４，５を含んだ構成であり、このレベルでメモリマクロ１としてシステムＬＳＩの作製のために供給される。配線３はメモリマクロ１の外の上位階層の開発により配置される。メモリマクロ１上は、メモリマクロ１の動作を保証するために、メモリマクロ１で使用してない別レイヤでの配線パターンを認めてない場合が多い。
【０００８】
【特許文献１】
特開平１１−１３４８７０号公報（第３頁段落番号００１９、図２）
【０００９】
【発明が解決しようとする課題】
しかしながら、図１１のような構成では、端子２の位置が固定されているために、配線３のパターンに制約があり、図１１のように幅Ｓ１の領域面積を占有してしまう。この領域は配線数に比例するため、メモリマクロ１の容量が増加すると、配線数が増え、占有面積も増加する傾向にある。例えば数メガビットクラスのＳＲＡＭの場合、構成によっては、配線３の本数は数十本にもなり、メモリマクロ１の面積と比較しても数％〜十数％も占めてしまう。
【００１０】
さらに前述のとおり、別レイヤでのメモリマクロ１上の配線が不可であるために、システムＬＳＩのフロアプランを検討する際、メモリマクロ１自体が配線の制約になる場合が多い。これもメモリ容量の増加に伴いメモリマクロ１自体の面積が増加傾向にあり、その制約は極めて大きくなってきている。これによって、メモリマクロ１を迂回するような配線が必要になってしまい、配線領域の増加や、配線長の増大に伴う性能劣化を引き起こす原因となる。
【００１１】
これら、メモリマクロ１に起因する問題点は、システムＬＳＩの開発とは独立して、メモリマクロ１の開発がなされるためである。しかしながら、メモリマクロ１は複数のシステムＬＳＩに搭載されることがあり、各システムＬＳＩごとに最適化されたメモリマクロ１を開発することが逆に非効率である。
【００１２】
したがって、本発明の目的は、汎用性を損なうことなく上位階層での配線の占有面積を低減することができるメモリマクロおよび半導体集積回路を提供することである。
【００１３】
本発明の他の目的は、汎用性を損なうことなく上位階層での配線の制約を少なくすることができるメモリマクロおよび半導体装置を提供することである。
【００１４】
【課題を解決するための手段】
上記課題を解決するために、本発明は、上位階層での開発を考慮し、かつ汎用性を持たせたメモリマクロおよび半導体集積回路を提供するものである。
【００１５】
具体的には、上位階層での配線を考慮したメモリマクロおよび半導体集積回路を提供することである。
【００１６】
これには、
１．メモリマクロと外部回路とのインターフェース配線の最適化
２．メモリマクロ上を通過するフィードスルー配線領域の提供
がある。
【００１７】
すなわち、１．においては、上位階層で配置される配線をあらかじめメモリマクロ内にとりこみ、配線領域を削減する。また、上位階層での配線パターンの自由度を向上させたメモリマクロを供給することで、面積減を実現することである。
【００１８】
さらに、２．においては、メモリマクロ上にメモリマクロの性能を保証しつつ、通過配線領域を設けることにより、システムＬＳＩとしての性能向上および、面積減を実現するものである。
【００１９】
本発明の請求項１記載のメモリマクロは、メモリアレイ部と、メモリアレイ部のインターフェースとなるインターフェース回路と、メモリアレイ部とインターフェース回路とを接続する配線領域とを備えている。メモリアレイ部上には第１および第２の配線層からなるメッシュ状の電源配線が設けられ、インターフェース回路はメモリアレイ部、インターフェース回路もしくは配線領域の上に設けられる第３の配線層からなる複数の信号線に対して第２の配線層からなる中間配線で接続され、中間配線が設けられる領域はメモリアレイ部もしくは配線領域の上に配置され、かつ中間配線が設けられる領域には第２の配線層からなるメッシュ状の電源配線が存在しない。
【００２０】
この構成によれば、インターフェース回路が第３の配線層からなる複数の信号線に対して第２の配線層からなる中間配線で接続され、中間配線が設けられる領域はメモリアレイ部もしくは配線領域の上に配置され、かつ中間配線が設けられる領域には第２の配線層からなるメッシュ状の電源配線が存在しない構成を採用して、メモリマクロ上を配線に利用できるようにしているので、汎用性を損なうことなく上位階層での配線の占有面積を低減することができる。
【００２１】
本発明の請求項２記載のメモリマクロは、請求項１記載のメモリマクロにおいて、複数の信号線は、メモリアレイ部、インターフェース回路および配線領域を包含する領域の一方の辺から対向側の辺まで配線され、かつ両端に信号端子を設けている。
【００２２】
この構成によれば、複数の信号線を、メモリアレイ部、インターフェース回路および配線領域を包含する領域の一方の辺から対向側の辺まで配線され、かつ両端に信号端子を設けているので、複数のメモリマクロを信号線で接続するときに、メモリマクロ間の上位配線の配線領域のみですみ、信号線の配線領域を大幅に削減することができる。
【００２３】
本発明の請求項３記載のメモリマクロは、請求項２記載のメモリマクロにおいて、複数の信号線の両端の信号端子の位置、幅、間隔等に規定を設け、他のマクロとの整合性をとるようにしている。
【００２４】
この構成によれば、サイズの異なるマクロを信号線で接続するときに、配線を容易に行うことができる。
【００２５】
本発明の請求項４記載のメモリマクロは、メモリアレイ部と、メモリアレイ部のインターフェースとなるインターフェース回路と、メモリアレイ部とインターフェース回路とを接続する配線領域とを備えている。メモリアレイ部上の領域には第１および第２の配線層からなるメッシュ状の電源配線が設けられ、インターフェース回路はメモリアレイ部、インターフェース回路もしくは配線領域の上に設けられる複数の信号線と接続するための端子と第２の配線層からなる中間配線で接続され、中間配線が形成される領域はメモリアレイ部もしくは配線領域の上に配置され、かつ第２の配線層からなるメッシュ状の電源配線が存在しない。
【００２６】
この構成によれば、請求項１と同様の作用効果が得られる他、信号線を自由に配置することができ、上層配線の自由度を高くできる。
【００２７】
本発明の請求項５記載のメモリマクロは、請求項１，２，３または４記載のメモリマクロにおいて、メモリアレイ部およびインターフェース回路は第１、第２および第３の配線層以外の配線層を用いて構成される。
【００２８】
この構成によれば、メモリアレイ部およびインターフェース回路が信号線や中間配線の生成にあたって制約になることがない。
【００２９】
本発明の請求項６記載のメモリマクロは、請求項１，２，３，４または５記載のメモリマクロにおいて、電源配線に給電する電源端子がメモリアレイ部を包含する領域の少なくとも対向する２辺に設けられ、かつ電源端子の位置、幅、間隔等に規定を設け、他のマクロとの整合性をとるようにしている。
【００３０】
この構成によれば、サイズの異なるマクロを信号線で接続するときに、配線を容易に行うことができる。
【００３１】
本発明の請求項７記載のメモリマクロは、請求項１，２，３，４，５または６記載のメモリマクロにおいて、第１の配線層を６層メタル配線のうちの第４層で構成し、第２の配線層を６層メタル配線の第５層で構成し、第３の配線層を６層メタル配線の第６層で構成されている。
【００３２】
この構成によれば、請求項１，２，３，４，５または６記載のメモリマクロと同様の作用効果を奏する
本発明の請求項８記載のメモリマクロは、請求項１，２，３，４，５，６または７記載のメモリマクロにおいて、メモリアレイ部、インターフェース回路および配線領域を包含する領域の中で、インターフェース回路は端部に配置される。
【００３３】
この構成によれば、メモリアレイ部の対称性を損なうことがないので、占有面積を小さくできる。
【００３４】
本発明の請求項９記載のメモリマクロは、請求項８記載のメモリマクロにおいて、メモリアレイ部、インターフェース回路および配線領域を包含する領域は、突出部にインターフェース回路が位置した凸形を有し、かつ、インターフェース回路が配置された突出部の側部に存在するデッドスペースに、他の回路ブロックを形成している。
【００３５】
この構成によれば、インターフェース回路の側部に生じるデッドスペースに、他の回路ブロックを形成しているので、半導体集積回路を構成するとき、デッドスペースを少なくすることが可能となり、半導体集積回路の小形化を図ることができる。
【００３６】
本発明の請求項１０記載のメモリマクロは、請求項１，２，３，４，５，６，７，８または９記載のメモリマクロにおいて、メモリアレイ部、インターフェース回路もしくは配線領域の上に、第２の配線層からなるフィードスルー用の領域を備える。
【００３７】
この構成によれば、メモリアレイ部、インターフェース回路もしくは配線領域の上に、第２の配線層からなるフィードスルー用の領域を備えるので、配線の自由度を高くすることができ、大幅にレイアウトの自由度を増すことができる。
【００３８】
本発明の請求項１１記載のメモリマクロは、請求項１０記載のメモリマクロにおいて、配線領域は、第２の配線層で構成されるメッシュ状の電源配線がない領域に設けられ、第２の配線層で構成されるメッシュ状の電源配線は、メモリアレイ部、インターフェース回路もしくは配線領域の上の第２の配線層以外で構成される信号線上にあり、配線領域は、メモリアレイ部、インターフェース回路もしくは配線領域の上の第２の配線層以外で構成される信号線がない領域または、第２の配線層で構成されるメモリアレイ部、インターフェース回路もしくは配線領域上の電源およびグランド線上に配置される。
【００３９】
この構成によれば、フィードスルー配線がメモリマクロ内の回路に悪影響を与えるのを最小限に抑制することができる。
【００４０】
本発明の請求項１２記載のメモリマクロは、請求項１１記載のメモリマクロにおいて、配線領域中にフィードスルー配線用の第１の回路を備える。
【００４１】
この構成によれば、請求項１１と同様の作用効果を奏する。
【００４２】
本発明の請求項１３記載のメモリマクロは、請求項１２記載のメモリマクロにおいて、第１の回路は、信号増幅器である。
【００４３】
この構成によれば、信号増幅器でフィードスルー配線を通る信号を増幅することができ、信号の鈍り、遅延をなくすことできる。
【００４４】
本発明の請求項１４記載のメモリマクロは、請求項１３記載のメモリマクロにおいて、第１の回路の入力信号は、メモリアレイ部、インターフェース回路もしくは配線領域上において高抵抗素子を介して電源電位またはグランド電位に固定されており、バッファとして使用する際に信号線と接続される。
【００４５】
この構成によれば、第１の回路の入力が固定されるので、メモリマクロに悪影響を与えるのを防止することができる。
【００４６】
本発明の請求項１５記載の半導体集積回路は、請求項１，２，３，４，５，６，７，８，９，１０，１１，１２，１３または１４記載のメモリマクロを搭載し、第３の配線層による信号線とクロスする方向に信号線を通す場合には第２の配線層を用いてメモリマクロ上に信号線を配線し、第３の配線層による信号線と平行に信号線を通す場合には第３の配線層を用いてメモリマクロ上に信号線を配線する。
【００４７】
この構成によれば、メモリマクロ上に第２の配線層または第３の配線層を用いて信号線を通すことができるので、半導体集積回路のレイアウトの自由度が高くなり、レイアウト面積を小さくすることが容易になる。
【００４８】
本発明の請求項１６記載の半導体集積回路は、少なくとも１つのメモリマクロと他のマクロとを含む半導体集積回路であって、少なくとも１つのメモリマクロは、メモリアレイ部と、メモリアレイ部のインターフェースとなるインターフェース回路と、メモリアレイ部とインターフェース回路とを接続する配線領域とを備えている。メモリアレイ部上には第１および第２の配線層からなるメッシュ状の電源配線が設けられ、インターフェース回路はメモリアレイ部、インターフェース回路もしくは配線領域の上に設けられる第３の配線層からなる複数の信号線に対して第２の配線層からなる中間配線で接続され、中間配線が設けられる領域はメモリアレイ部もしくは配線領域の上に配置され、かつ中間配線が設けられる領域には第２の配線層からなるメッシュ状の電源配線が存在しない。
【００４９】
この構成によれば、インターフェース回路が第３の配線層からなる複数の信号線に対して第２の配線層からなる中間配線で接続され、中間配線が設けられる領域はメモリアレイ部もしくは配線領域の上に配置され、かつ中間配線が設けられる領域には第２の配線層からなるメッシュ状の電源配線が存在しない構成を採用して、メモリマクロ上を配線に利用できるようにしているので、上位階層での配線の占有面積を低減することができる。
【００５０】
本発明の請求項１７記載の半導体集積回路は、請求項１６記載の半導体集積回路において、メモリアレイ部、インターフェース回路もしくは配線領域の上に、第２の配線層からなるフィードスルー用の領域を備える。
【００５１】
この構成によれば、メモリアレイ部、インターフェース回路もしくは配線領域の上に、第２の配線層からなるフィードスルー用の領域を備えるので、配線の自由度を高くすることができ、大幅にレイアウトの自由度を増すことができる。
【００５２】
本発明の請求項１８記載の半導体集積回路は、請求項１７記載の半導体集積回路において、配線領域は、第２の配線層で構成されるメッシュ状の電源配線がない領域に設けられ、第２の配線層で構成されるメッシュ状の電源配線は、メモリアレイ部、インターフェース回路もしくは配線領域の上の第２の配線層以外で構成される信号線上にあり、配線領域は、メモリアレイ部、インターフェース回路もしくは配線領域の上の第２の配線層以外で構成される信号線がない領域または、第２の配線層で構成されるメモリアレイ部、インターフェース回路もしくは配線領域上の電源およびグランド線上に配置される。
【００５３】
この構成によれば、フィードスルー配線がメモリマクロ内の回路に悪影響を与えるのを最小限に抑制することができる。
【００５４】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しながら説明する。
【００５５】
（第１の実施の形態）
図１において、１１は本実施の形態で説明するメモリマクロである。１２は複数のメモリセルからなるメモリアレイ部１３と内部に配置される複数の信号配線（メモリ内部配線）１４とを備えたメモリ部である。この例ではメモリ部１２中にメモリアレイ部１３が２個設けられており、２個のメモリアレイ部１３の間を通るように複数の信号配線（配線領域）１４が配置されている。１５はメモリ部１２と外部回路ブロックとの接続を行うための接続回路であり、インターフェース回路としての機能を有する。メモリマクロ１１は、メモリ部１２と接続回路１５とで構成される。
【００５６】
なお、メモリ部１２は、メモリ部１２自体の動作を正常に行うためのロジック回路部も備えているが、本図では特に省略している。メモリマクロ１１の外部回路ブロックとの接続回路１５および複数の信号配線１４を介してメモリアレイ１３がアクセスされることで、読み出しおよび書き込みのメモリ一連の動作が行われる。
【００５７】
ここで、メモリマクロ１１の内部の特徴についてまず説明する。メモリマクロ１１は、メモリ部１２と接続回路１５とにより構成されているが、メモリ部１２は主にメモリアレイ部１３を中心に構成されるため、極めて対称的な配置パターンになっている。これは、ＳＲＡＭやＤＲＡＭといったメモリ回路全般に言えることである。
【００５８】
接続回路１５は、外部との接続に必要な論理回路および、入出力の負荷を駆動するためのバッファなどからなり、メモリ容量が増加するにつれ、回路規模も大きくなる。メモリ部１２自体が対称性をもつレイアウト構造となっているため、接続回路１５をメモリ部１２の内部に配置することが、対称性を損ない、かえって面積増を引き起こしてしまう。よって、図１のようにメモリ部１２の外部に接続回路１５を独立して配置することが最適である。つまり、メモリマクロ１１の端部に接続回路１５を配置している。この場合、メモリマクロ１１の各要素を包含する形が一辺の一部が突出した凸型形状（略矩形）であり、突出部分に接続回路１５が配置されている。そして、その両側のデッドスペースにシステムＬＳＩの他の回路を形成（配置）することが好ましい。
【００５９】
しかしながら、図１のような配置とすると、接続回路１５の幅は、必ずしも、メモリ部１２の幅と一致するわけではないため、例えば接続回路の１５の両側に空き領域１６が生じてしまうのが欠点である。この空き領域１６にシステムＬＳＩの他の回路ブロックを配置すると、デッドスペースをなくすことができ、システムＬＳＩの面積を小さくするのに有効である。
【００６０】
メモリ部１２は５層配線で構成され、信号配線１４は第５層配線に相当する。なお、本実施の形態では６層配線構成として説明する。なお、後述するメッシュ配線は第４層配線および第５層配線で構成される。この６層配線は、メタル配線である。
【００６１】
接続回路１５は、５層以下の配線で問題はないが、請求項５の構成（メモリアレイ部およびインターフェース回路は第１、第２および第３の配線層以外の配線層を用いて構成される）と整合をとる場合には３層以下の配線で構成される。また、上記のメモリ部１２単体では、３層配線で構成されるが、メッシュ電源の第４層および第５層配線を含めると５つの配線層で形成されることになる。ここで、請求項５の第１〜第３の配線層との対応関係について説明する。第１の配線層が第４層配線に対応し、第２の配線層が第５層配線に対応し、第３の配線層が第６層配線に対応する。
【００６２】
図２は、図１に追加して、外部との接続を担う端子および端子へ接続する配線を示している。
【００６３】
１９はメモリマクロ１１と外部との接続端子（信号端子）である。１７，１８は接続回路１５と端子１９とを接続する配線である。２０は端子１９に接続される配線（複数の信号線）１７と接続回路１５とを接続する配線（中間配線）１８の領域を示している。
【００６４】
ここで、信号配線１４と配線１７とは直交するため、同一レイヤでは配線できない。また、配線１７はメモリ部１２や接続回路１５上に配置されるため、メモリ部１２や接続回路１５で使用しているレイヤよりも高層のレイヤすなわち第６層配線で配置される。
【００６５】
しかしながら、接続回路１５と配線１７とを接続する配線１８は、配線１７と直交するため、配線１７と同一レイヤでは配置することができない。そこで、配線１８の領域を確保する必要がある。この場合、別レイヤを使用することが可能な場合はそれが一つの解決手段である。しかしながら、本実施の形態では、最高が６層であり、レイヤ数に限界があるため、このままでは配線ができない。よって、本実施の形態では、以下のような対策をとっている。この対策を図３以降において説明する。
【００６６】
図３は図２にメッシュ状配線（電源およびグランド配線）を構成する横配線２１および縦配線２２（メモリマクロ内配線）を追記している。メッシュ状配線を構成する横配線２１および縦配線２２は、図１１で説明したように、メモリマクロ１１上にほぼ全域にわたって配置される。横配線２１が第５層、縦配線２２が第４層である。信号配線１４が第５層であるため、横配線２１は、信号配線１４があるところには配置することできない（図３参照）。
【００６７】
ところで、配線１８の領域２０を確保することが必要でなる。そこで、第６層配線で構成された配線１７と接続するために、第５層を確保する。そのために、メッシュ状配線を構成する横配線（第５層配線）２１を領域２０の分だけ削除している。これにより、接続回路１５と配線１７とは第５層配線で構成された配線１８を介して接続されることになる。
【００６８】
メッシュ状配線（横配線２１および縦配線２２）は配線本数が多く、その直交箇所で接続することで、抵抗を大幅に低下させているため、このような一部領域をカットしても、大幅に性能を劣化させることはない。
【００６９】
以上のような手法により、外部配線をメモリマクロ１１上にとりこんだ結果の上位階層での配置例を図４に示す。図４は３個のメモリマクロ１１，１１，１１’を接続した場合であるが、各々の端子１９を上位配線２３で接続することで、実質的には、メモリマクロ１１間の上位配線（メモリマクロ外部接続配線）２３の配線領域のみの増加ですみ、配線１７の領域を大幅に削減することができるため、極めて有効な手法であるといえる。上記の上位配線２３は、どの層で形成することも可能であるが、配線１７が６層であるため、第６層が最適である。
【００７０】
なお、図４のメモリマクロ１１’はメモリマクロ１１とは基本構成は同じであるが、メモリ容量が異なるため、図の左右方向の大きさが異なっている。しかしながら、このようなメモリマクロ１１’においても、端子位置を等間隔に配置することで、配線領域を削減したレイアウトが可能となる。また端子位置だけでなく、メッシュ配線幅、メッシュ配線間隔に関しても整合性をとることで配線を容易にすることができる。
【００７１】
図５は配線１７をあらかじめ配置するのではなく、そのかわりに、端子（メモリマクロ内端子）２４をメモリマクロ１１の端部ではなく、内部に配置したパターンである。前述と同様にメッシュ状配線を削除した領域２０により端子領域を確保している。本手法によると、上位階層での配線パターンが固定されない。すなわち、図５では図３、図４のように縦方向に端子２４を通って配線を置くことも可能であり、また、図１０に示すように、単純に端子２４より横方向（例えば左方向）に配置することも可能である。したがって、上位階層での配線の自由度を高くできる。
【００７２】
（第２の実施の形態）
つぎに、本発明の第２の実施の形態として、フィードスルー配線領域の提供について説明する。
【００７３】
図３に示した構成により縦方向に第６層配線を用いて配線１７を配置することが可能となるため、配線１７以外にもメモリマクロ１１の上に第６層配線を配置することが可能である。よって、図３における縦方向にフィードスルー配線を自由に配置することが可能である。しかしながら、このままでは、横方向にフィードスルー配線を配置することができない。
【００７４】
ところが、横方向にも配置できるようにすることにより、上下左右方向へのフィードスルー配線の配置が可能となるため、大幅にレイアウトの自由度を増すことができる。
【００７５】
よって、この問題を解決するために、横方向には５層配線を用いてフィードスルー配線領域を確保する。そのためには、メッシュ状配線のうち横方向に配置されている横配線２１の配置を変更し、図６の横配線２１’のようにし、空きスペースを設ける。この領域をフィードスルー配線領域２５として提供する。
【００７６】
フィードスルー配線領域２５として提供する場合、その領域に配置される信号によりメモリマクロ１１自体が誤動作をしないことが前提となる。そのための対策として図７で説明する。図７はフィードスルー配線領域２５の両側の横配線２１’付近を拡大したものである。２６，２７は縦配線２２の下層すなわち第３層配線で構成された配線（メモリマクロ内配線）である。２６は信号線、２７は電源もしくはグランド線である。
【００７７】
フィードスルー配線にかかわらず、他の信号により受ける影響は、カップリングなどのノイズが挙げられる。すなわち電位の変動である。よって、こういった影響を低減するために、第３層配線の中では電位が安定している電源およびグランド線２７上をフィードスルー配線領域２５とし、極力ノイズの影響をさけるべきである信号線２６上に横配線２１’を配置し、信号線２６をカバーすることで、直接フィードスルー配線による影響を防止するようにしている。
【００７８】
なお、本例では、横方向として第５層配線について述べたが、縦配線２２を対象とした縦方向配線についても、上記と同様に、フィードスルー配線領域を形成することも可能である。
【００７９】
図８（ａ），（ｂ）は、図６にバッファ回路を追加した構成を示している。メモリ容量が増加し、メモリマクロの面積が大きくなると、その縦横のサイズは数ｍｍにも達する。フィードスルー配線における信号の鈍りや遅延が問題となる。しかしながら、フィードスルー配線領域は配線のみ配置が可能であるため、こういった信号の鈍り、遅延に対策をすることができない。
【００８０】
よって、これらの問題を解決するために、あらかじめフィードスルー配線用としてのバッファ回路（信号増幅器）をメモリマクロ１１内に配置するものである。図８（ａ）において、２８はフィードスルー配線領域上に配置されたバッファ回路ブロックである。バッファ回路ブロック２８の内部を図８（ｂ）に示す。バッファ回路ブロック２８は複数のバッファ回路により構成されており、フィードスルー配線領域に配置された複数本のフィードスルー配線に対応できる。
【００８１】
また、一つのフィードスルー配線に複数のバッファ回路を並列に接続することで、負荷に応じてバッファのサイズを変えることも可能である。あらかじめサイズの異なるバッファ回路を配置しておくことでその自由度はさらに向上する。
【００８２】
なお、これらバッファ回路はメモリマクロとしては、使用しておらず、また上位階層で使用可能であるということであるため、バッファ回路の入力信号を固定することができない。
【００８３】
これに対しては、バッファ回路の入力に高抵抗素子を通して、電源もしくはグランド線に接続することで対応可能である。すなわち、バッファ回路の入力を固定することができる。
【００８４】
また別の手法としては、入力をオープン状態のままのメモリマクロとしてリリースし、上位階層ですべてのバッファの入力を接続することによって、バッファ回路の入力を固定することもできる。
【００８５】
図９にメモリマクロを複数搭載したシステムＬＳＩのレイアウトを示す。本システムＬＳＩは、４個のメモリマクロ１１Ａ，１１Ｂ，１１Ｃ，１１Ｄと、それ以外のロジック回路４０からなっている。さらに、ロジック回路４０には、メモリマクロ１１Ａ〜１１Ｄを制御するメモリ制御回路４１があり、このメモリ制御回路４１と各メモリマクロ１１Ａ〜１１Ｄとの接続を第６層配線４２〜４４を用いて行っている。４５は第６層配線からなるフィードスルー配線である。４６は第５層配線からなるフィードスルー配線である。
【００８６】
このシステムＬＳＩでは、４個のメモリマクロ１１Ａ，１１Ｂ，１１Ｃ，１１Ｄが配置されているが、端子を端部にもつ図３に対応したメモリマクロ１１Ａ，１１Ｂ，１１Ｃと、端子を内部にもつ図５に対応したメモリマクロ１１Ｄとがある。図９のような異なる端子位置を持つメモリマクロ１１Ａ，１１Ｂ，１１Ｃ，１１Ｄを使用することで、あらゆるフロアプランに応じた配線領域をメモリマクロ内に取り込むことができる。かつ、縦横両方向のフィードスルー配線の使用を可能とすることで、チップのパッドなど周辺からの配線の自由度を向上することが可能となる。すなわち、メモリ制御回路との接続される第６層配線と同方向にフィードスルー配線をする場合は第６層配線で、直交方向の場合は第５層配線にてフィードスルー配線を行う。したがって、レイアウトの自由度が高くなり、レイアウト面積を小さくすることが容易になる。
【００８７】
【発明の効果】
本発明によれば、最上位階層での配線領域を大幅に削減でき、半導体集積回路（システムＬＳＩ）としての面積を削減することが可能となる。その結果、半導体集積回路全体としての性能の向上およびチップ単価の引き下げを実現することが可能となる。
【図面の簡単な説明】
【図１】第１の実施の形態のメモリマクロの構成を説明する模式図である。
【図２】図１に配線および端子を追記した模式図である。
【図３】図２に縦横方向のメッシュ状配線を追記した模式図である。
【図４】図３のメモリマクロを複数個配置した場合の模式図である。
【図５】端子位置をメモリマクロ内部に備えた場合の構成を示す模式図である。
【図６】フィードスルー配線領域を設けた場合の構成を示す模式図である。
【図７】図６中のフィードスルー配線領域周辺を拡大した模式図である。
【図８】フィードスルー配線領域にバッファ回路ブロックを挿入した状態を示す模式図である。
【図９】メモリマクロを搭載したシステムＬＳＩの配置を示す模式図である。
【図１０】配線を端子より横方向に配置する例を示す模式図である。
【図１１】従来のメモリマクロの配置を示した模式図である。
【符号の説明】
１    メモリマクロ
２    端子
３    配線
４，５    電源およびグランド配線
Ｓ１                配線３の領域幅
１１，１１’    メモリマクロ
１２    メモリ部
１３                メモリアレイ
１４                信号配線
１５                接続回路
１６                空きスペース
１７，１８    配線
１９                端子
１８，２０    配線領域
２１    横配線（メッシュ状配線）
２２    縦配線（メッシュ状配線）
２３    上位配線
２４                端子
２５                フィードスルー配線領域
２６    配線
２７    配線
２８    バッファ回路ブロック
【図１】
2004158752.tif 000003
【図２】
2004158752.tif 000004
【図３】
2004158752.tif 000005
【図４】
2004158752.tif 000006
【図５】
2004158752.tif 000007
【図６】
2004158752.tif 000008
【図７】
2004158752.tif 000009
【図８】
2004158752.tif 000010
【図９】
2004158752.tif 000011
【図１０】
2004158752.tif 000012
【図１１】
2004158752.tif 000013
【手続補正書】
【提出日】平成15年10月31日(2003.10.31)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】符号の説明
【補正方法】変更
【補正の内容】
【符号の説明】
１    メモリマクロ
２    端子
３    配線
４，５    電源およびグランド配線
Ｓ１    配線３の領域幅
１１，１１’    メモリマクロ
１２    メモリ部
１３    メモリアレイ
１４    信号配線
１５    接続回路
１６    空きスペース
１７，１８    配線
１９    端子
２０    配線領域
２１    横配線（メッシュ状配線）
２２    縦配線（メッシュ状配線）
２３    上位配線
２４    端子
２５    フィードスルー配線領域
２６    配線
２７    配線
２８    バッファ回路ブロック