(57)【要約】【構成】前処理回路８４は、垂直同期信号ＶＳＹＮＣ１に同期するビデオデータＶＤＡＴＡ１１の書き込み先を垂直同期信号ＶＳＹＮＣ１に同期してフィードメモリ９２および９４の間で切り換える。一方、前処理回路９６は、ビデオデータＶＤＡＴＡ１１の読み出し先を垂直同期信号ＶＳＹＮＣ２に同期してフィールドメモリ９２および９４の間で切り換える。ここで、位相検出回路１１０は、垂直同期信号ＶＳＹＮＣ１およびＶＳＹＮＣ２の位相差に基づいて、ビデオデータＶＤＡＴＡ１１の読み出し先の切換順序を反転させる。【効果】切換順序を反転させることで書き込みアドレスおよび読み出しアドレスの間での追い越しが回避され、再生映像にノイズが現れるのを防止することができる。【選択図】  図３
2004328558.tif 000002
【特許請求の範囲】
【請求項１】
第１タイミング信号に同期する第１映像信号の書き込み先を前記第１タイミング信号に同期して第１メモリと第２メモリとの間で切り換える第１切換手段、
前記第１映像信号の読み出し先を第２タイミング信号に同期して前記第１メモリと前記第２メモリとの間で切り換える第２切換手段、および
前記第１タイミング信号と前記第２タイミング信号との位相差に基づいて前記書き込み先および前記読み出し先のいずれか一方の切換順序を反転させる反転手段を備える、映像信号処理回路。
【請求項２】
前記反転手段は前記位相差が閾値を下回る期間にわたって前記切換順序を反転させる、請求項１記載の映像信号処理回路。
【請求項３】
前記反転手段は前記読み出し先の切換順序を反転させる、請求項１または２記載の映像信号処理回路。
【請求項４】
前記第２タイミング信号に同期する第２映像信号の書き込み先を前記第２タイミング信号に同期して第３メモリと第４メモリとの間で切り換える第３切換手段、および
前記第２映像信号の読み出し先を前記第２タイミング信号に同期して前記第３メモリと前記第４メモリとの間で切り換える第４切換手段をさらに備える、請求項１ないし３のいずれかに記載の映像信号処理回路。
【請求項５】
前記第１切換手段によって指定されたメモリから前記第１映像信号を間欠的に読み出す第１読み出し手段、および
前記第２切換手段によって指定されたメモリから前記第２映像信号を間欠的に読み出す第２読み出し手段をさらに備え、
前記第１読み出し手段よる読み出しと前記第２読み出し手段による読み出しとを相補的に行うようにした、請求項４記載の映像信号処理回路。
【請求項６】
前記第１メモリまたは前記第２メモリへの書き込みに先立って前記第１映像信号の水平解像度を低減する第１低減手段、および
前記第３メモリまたは前記第４メモリへの書き込みに先立って前記第２映像信号の水平解像度を低減する第２低減手段をさらに備え、
前記第１読み出し手段は１水平ライン期間の前半および後半の一方で読み出しを行い、
前記第２読み出し手段は前記１水平ライン期間の前半および後半の他方で読み出しを行う、請求項５記載の映像信号処理回路。
【請求項７】
前記第１読み出し手段によって読み出された第１映像信号と前記第２読み出し手段によって読み出された第２映像信号とを含むファイルを記録媒体に作成する作成手段をさらに備える、請求項５または６記載の映像信号処理回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、映像信号処理回路に関し、特にたとえば、映像信号の同期タイミングを第１メモリおよび第２メモリを利用して第１タイミングから第２タイミングに変更する、映像信号処理回路に関する。
【０００２】
【従来技術】
従来のこの種の映像信号処理回路の一例が、特許文献１に開示されている。この従来技術では、１フィールド毎に時分割多重された２種類の映像信号が３つのフィールドメモリ領域に循環的に書き込まれ、書き込みが行われていない２つのフィールドメモリ領域から２種類の映像信号が読み出される。これによって、読み出しアドレスによる書き込みアドレスの追い越しに起因して再生映像にノイズが発生する現象を防止することができる。
【０００３】
【特許文献１】
特許第３１３８１６０号公報
【０００４】
【発明が解決しようとする課題】
しかし、従来技術では、フィールドメモリ領域を１つ余分に確保する必要があり、メモリ容量が増大するという問題がある。
【０００５】
それゆえに、この発明の主たる目的は、メモリ容量を抑えつつ再生画像にノイズが現れるのを防止することができる、メモリ制御回路を提供することである。
【０００６】
【課題を解決するための手段】
この発明に従う映像信号処理回路は、第１タイミング信号に同期する第１映像信号の書き込み先を第１タイミング信号に同期して第１メモリと第２メモリとの間で切り換える第１切換手段、第１映像信号の読み出し先を第２タイミング信号に同期して第１メモリと第２メモリとの間で切り換える第２切換手段、および第１タイミング信号と第２タイミング信号との位相差に基づいて書き込み先および読み出し先のいずれか一方の切換順序を反転させる反転手段を備える。
【０００７】
【作用】
第１切換手段は、第１タイミング信号に同期する第１映像信号の書き込み先を第１タイミング信号に同期して第１メモリと第２メモリとの間で切り換える。一方、第２切換手段は、第１映像信号の読み出し先を第２タイミング信号に同期して第１メモリと第２メモリとの間で切り換える。ここで、反転手段は、第１タイミング信号と第２タイミング信号との位相差に基づいて書き込み先および読み出し先のいずれか一方の切換順序を反転させる。
【０００８】
切換順序を反転させることで、書き込みアドレスおよび読み出しアドレスの間での追い越しが回避される。
【０００９】
好ましくは、反転手段は、位相差が閾値を下回る期間にわたって切換順序を反転させる。換言すれば、位相差が閾値以上となると、切換順序が元に戻される。これによって、映像信号と同時に音声信号を記録する場合に、映像と音声とのずれが解消される。
【００１０】
好ましくは、反転手段は、読み出し先の切換順序を反転させる。
【００１１】
好ましくは、第３切換手段が、第２タイミング信号に同期する第２映像信号の書き込み先を第２タイミング信号に同期して第３メモリと第４メモリとの間で切り換える。また、第４切換手段が、第２映像信号の読み出し先を第２タイミング信号に同期して第３メモリと第４メモリとの間で切り換える。
【００１２】
これによって、第１メモリまたは第２メモリから読み出される第１映像信号と第３メモリまたは第４メモリから読み出される第２映像信号との間で同期が確保される。
【００１３】
さらに好ましくは、第１映像信号は、第１切換手段によって指定されたメモリから第１読み出し手段によって間欠的に読み出される。また、第２映像信号は、第２切換手段によって指定されたメモリから第２読み出し手段によって間欠的に読み出される。ここで、第１読み出し手段よる読み出しと第２読み出し手段による読み出しとは、相補的に行われる。これによって、第１映像信号および第２映像信号が互いに混合される。
【００１４】
より好ましくは、第１メモリまたは前記第２メモリへの書き込みに先立って、第１映像信号の水平解像度が第１低減手段によって低減され、第３メモリまたは第４メモリへの書き込みに先立って、第２映像信号の水平解像度が第２低減手段によって低減される。このとき、第１読み出し手段は１水平ライン期間の前半および後半の一方で読み出しを行い、第２読み出し手段は１水平ライン期間の前半および後半の他方で読み出しを行う。
【００１５】
【発明の効果】
この発明によれば、切換順序を反転させることで、書き込みアドレスおよび読み出しアドレスの間での追い越しが回避されるため、再生映像のノイズが現れるのを防止することができる。また、準備するメモリは２つでよいため、従来技術に比べてメモリ容量を抑えることができる。
【００１６】
この発明の上述の目的，その他の目的，特徴および利点は、図面を参照して行う以下の実施例の詳細な説明から一層明らかとなろう。
【００１７】
【実施例】
図１を参照して、この実施例のハードディスクビデオレコーダ１０は、アナログ受信機１２および１４を含む。図示しないアンテナによって捉えられた高周波テレビジョン信号は、アナログ受信機１２および１４に与えられる。
【００１８】
操作パネル８０によって２番組記録モードと所望の２つの放送チャネルつまり第１放送チャネルおよび第２放送チャネルとが選択されると、ＣＰＵ８２は、アナログ受信機１２に第１放送チャネルの選択を命令し、アナログ受信機１４に第２放送チャネルの選択を命令し、そして２番組記録モードをＭＰＥＧ処理用ＬＳＩ１８に設定する。
【００１９】
アナログ受信機１２からは第１放送チャネルのコンポジットビデオ信号とＬチャネルおよびＲチャネルのオーディオ信号とが出力され、アナログ受信機１４からは第２放送チャネルのコンポジットビデオ信号とＬチャネルおよびＲチャネルのオーディオ信号とが出力される。
【００２０】
ＮＴＳＣデコーダ１６はアナログ受信機１２から出力されたコンポジットビデオ信号をデコードしてビデオデータを生成し、ＮＴＳＣデコーダ１８はアナログ受信機１２から出力されたコンポジットビデオ信号をデコードしてビデオデータを生成する。図２（Ａ）および図２（Ｂ）から分かるように、いずれのビデオデータも、１フィールドの水平画素数および垂直画素数はそれぞれ“７２０”および“２４０”である。
【００２１】
生成された２つの放送チャネルのビデオデータはミキサ２２によって互いに混合され、これによって図２（Ｃ）に示す混合ビデオデータが得られる。混合ビデオデータについても、１フィールドの水平画素数および垂直画素数は“７２０”および“２４０”である。また、混合ビデオデータを形成する各ラインの水平方向前半には第１放送チャネルのビデオ成分が含まれ、各ラインの水平方向後半には第２放送チャネルのビデオ成分が含まれる。セレクタ２４はミキサ２２から出力された混合ビデオデータを選択し、ＭＰＥＧ−Ｖエンコーダ２６はセレクタ２４から出力された混合ビデオデータをビデオＥＳ（ＥＳ：  Ｅｌｅｍｅｎｔａｒｙ  Ｓｔｒｅａｍ）に変換し、パケット化回路２８は変換されたビデオＥＳをパケット化する。
【００２２】
一方、アナログ受信機１２から出力されたＬチャネルおよびＲチャネルのオーディオ信号はそれぞれ、Ａ／Ｄ変換器３０および３２によってディジタル信号に変換される。また、アナログ受信機１４から出力されたＬチャネルおよびＲチャネルのオーディオ信号はそれぞれ、Ａ／Ｄ変換器３４および３６によってディジタル信号に変換される。セレクタ３８はＡ／Ｄ変換器３０および３４から出力されたＬチャネルのオーディオデータを選択し、ＭＰＥＧ−Ａエンコーダ４０はセレクタ３８から出力されたオーディオデータをオーディオＥＳに変換し、そしてパケット化回路４２はオーディオＥＳをパケット化する。
【００２３】
マルチプレクサ４４は、パケット化回路２８および４２からそれぞれ出力されたビデオＰＥＳおよびオーディオＰＥＳを多重してＭＰＥＧ−ＰＳを生成し、生成したＭＰＥＧ−ＰＳをＭＰＥＧバッファ４６を介してＨＤＤ４８に与える。ＭＰＥＧ−ＰＳは、ＨＤＤ４８によってＭＰＥＧファイル形式でハードディスク５０に記録される。こうして、第１放送チャネルの番組と第２放送チャネルの番組とが、１つのＭＰＥＧファイルによって管理される。
【００２４】
操作パネル８０によって通常記録モードと所望の１チャネルつまり第１放送チャネルとが選択されると、ＣＰＵ８２は、アナログ受信機１２および１４のうちアナログ受信機１２に第１放送チャネルの選択を指示し、ＭＰＥＧ処理用ＬＳＩ２０に通常記録モードを設定する。セレクタ２４は、ＮＴＳＣエンコーダ１６から出力されたビデオデータを選択し、セレクタ４０は、Ａ／Ｄ変換器３０から出力されたＬチャネルのオーディオデータとＡ／Ｄ変換器３２から出力されたＲチャネルのオーディオデータとを選択する。この結果、第１放送チャネルの番組が１つのＭＰＥＧファイルに格納された状態でハードディスク５０に記録される。
【００２５】
操作パネル８０によって再生モードが選択されかつ２つの番組が収められたＭＰＥＧファイルが選択されると、ＣＰＵ８２は、選択されたＭＰＥＧファイルをハードディスク５０から特定し、特定したＭＰＥＧファイルの再生をＨＤＤ４８に命令する。ＨＤＤ４８は、所望のＭＰＥＧファイルからＭＰＥＧ−ＰＳを読み出し、読み出されたＭＰＥＧ−ＰＳをＭＰＥＧバッファ５２を通してデマルチプレクサ５４に与える。
【００２６】
デマルチプレクサ５４は、与えられたＭＰＥＧ−ＰＳからビデオＰＥＳパケットおよびオーディオＰＥＳパケットを抽出し、ビデオＰＥＳパケットを非パケット化回路５６に、オーディオＰＥＳパケットを非パケット化回路６０にそれぞれ与える。非パケット化回路５６および６０はそれぞれ、ビデオＰＥＳおよびオーディオＰＥＳをビデオＥＳおよびオーディオＥＳに変換し、変換したビデオＥＳおよびオーディオＥＳをＭＰＥＧ−Ｖデコーダ５８およびＭＰＥＧ−Ａデコーダ６２に与える。
【００２７】
ＭＰＥＧ−Ｖデコーダ５８は、与えられたビデオＥＳをデコードしてビデオデータを生成し、生成したビデオデータをビデオプロセサ６４を通してＮＴＳＣエンコーダ６６に与える。ビデオデータは、ＮＴＳＣエンコーダ６６によってコンポジットビデオ信号に変換され、変換されたコンポジットビデオ信号は映像モニタ６８に出力される。この結果、第１放送チャネルの番組映像が画面の左半分に表示され、第２放送チャネルの番組映像が画面の右半分に表示される。
【００２８】
ＭＰＥＧ−Ａデコーダ６２は、与えられたオーディオＥＳをデコードして、第１放送チャネルの番組に対応するＬチャネルのオーディオデータと第２放送チャネルの番組に対応するＬチャネルのオーディオデータとを生成する。生成されたこれらのオーディオデータは、オーディオプロセサ７０を介してＤ／Ａ変換器７２および７４に与えられる。Ｄ／Ａ変換器７２によって変換された第１放送チャネルの番組のオーディオ信号はスピーカ７６から出力され、Ｄ／Ａ変換器７４によって変換された第１放送チャネルの番組のオーディオ信号はスピーカ７８から出力される。つまり、２つの番組のモノラル音声がスピーカ７６および７８から同時に再生される。
【００２９】
ここで、出力されている２つの番組のいずれか一方が操作パネル８０によって選択されると、ＣＰＵ８２は、選択された番組のみの出力をビデオプロセサ６４およびオーディオプロセサ７０に命令する。ビデオプロセサ６４は、所望の番組のビデオデータを抽出し、抽出したビデオデータについて水平方向に２倍の拡大ズーム処理を施す。オーディオプロセサ７０は、所望の番組のオーディオデータをＤ／Ａ変換器７２および７４の両方に与える。この結果、選択された番組の映像がモニタ６８の全面に表示され、選択された番組のモノラル音声がスピーカ７８および８０の両方から出力される。
【００３０】
なお、再生モードにおいて１つの番組が収められたＭＰＥＧファイルが選択されたときは、ＭＰＥＧ−Ｖデコーダ５８から１つの番組に対応するビデオデータが出力され、ＭＰＥＧ−Ａデコーダ６２から１つの番組に対応するＬチャネルおよびＲチャネルのオーディオデータが出力される。このとき、ビデオプロセサ６４は与えられたビデオデータをそのままＮＴＳＣエンコーダ６６に出力し、オーディオプロセサ７０は、与えられたＬチャネルおよびＲチャネルのオーディオデータをそのままＤ／Ａ変換器７２および７４に与える。この結果、映像モニタ６８の全面に番組映像が表示され、スピーカ７６および７８からステレオ音声が出力される。
【００３１】
なお、マルチプレクサ４４によって生成される多重データは、ＭＰＥＧ−ＴＳフォーマットに従うものでもよく、さらにＤＶＤフォーマットやＤＶフォーマットに従うものでもよい。
【００３２】
ミキサ２２は、詳しくは図３に示すように構成される。この構成の説明の前提として、ＮＴＳＣエンコーダ１６および１８の各々は、ビデオデータに加えて、複合同期信号を出力する。以下の説明では、ＮＴＳＣエンコーダ１６から出力されるビデオデータおよび複合同期信号をそれぞれ“ＶＤＡＴＡ１”および“ＳＹＮＣ１”と定義し、ＮＴＳＣエンコーダ１８から出力されるビデオデータおよび複合同期信号をそれぞれ“ＶＤＡＴＡ２”および“ＳＹＮＣ２”と定義する。
【００３３】
ビデオデータＶＤＡＴＡ１は、アンチエリアシングフィルタ８６を介して水平間引き回路８８に与えられ、１／２の水平間引きを施される。各ラインの水平画素数は、“７２０”から“３６０”に低減される。水平画素数が低減されたビデオデータを“ＶＤＡＴＡ１１”と定義すると、このビデオデータＶＤＡＴＡ１１はフィールドメモリ９２および９４に与えられる。なお、フィールドメモリ９２および９４の各々は、水平３６０画素×垂直２４０画素のビデオデータを格納できる容量を有するビットマップ形式のメモリである。
【００３４】
前処理回路８４は、図４に示すように構成される。ＨＶ分離回路１１８は、複合同期信号ＳＹＮＣ１を水平同期信号ＨＳＹＮＣ１と垂直同期信号ＶＳＹＮＣ１とに分離する。水平同期信号ＨＳＹＮＣ１は、ビデオデータＶＤＡＴＡ１を形成する各ラインの先頭でアクティブとなる信号であり、クロック生成回路１２０および有効画素期間識別回路１２２に与えられる。垂直同期信号ＶＳＹＮＣ１は、ビデオデータＶＤＡＴＡ１を形成する各フィールドの先頭でアクティブとなる信号であり、フィールド識別回路１２４に与えられるとともに、そのまま出力される。
【００３５】
クロック生成回路１２０は、水平同期信号ＨＳＹＮＣ１に基づいてビデオデータＶＤＡＴＡ１を形成する画素をカウントするクロック信号ＣＬＫ１を生成する。有効画素期間識別回路１２２は、水平同期信号ＨＳＹＮＣ１に基づいてビデオデータＶＤＡＴＡ１の有効画素期間（水平７２０画素×垂直２４０画素）にアクティブとなるイネーブル信号ＥＮＡＢＬＥ１を出力する。フィールド識別回路１２４は、垂直同期信号ＶＳＹＮＣ１に基づいて、ビデオデータＶＤＡＴＡ１の第１フィールド期間（奇数フィールド期間）にハイレベルとなり、第２フィールド期間（偶数フィールド期間）にローレベルとなるフィールド識別信号ＦＩＥＬＤ１を出力する。
【００３６】
したがって、垂直同期信号ＶＳＹＮＣ１が図９（Ａ）に示すように変化するとき、イネーブル信号ＥＮＡＢＬＥ１は図９（Ｂ）に示すように変化し、フィールド識別信号ＦＩＥＬＤ１は図９（Ｃ）に示すように変化する。
【００３７】
ライトタイミング生成回路９０は、クロック信号ＣＬＫ１，イネーブル信号ＥＮＡＢＬＥ１，フィールド識別信号ＦＩＥＬＤ１および垂直同期信号ＶＳＹＮＣ１に基づいて、チップセレクト信号ＣＳＥＬＷ１ＡおよびＣＳＥＬＷ１Ｂ，書き込みアドレスクリア信号Ｗ＿ＡＤＲＣＬＲ１ＡおよびＷ＿ＡＤＲＣＬＲ１Ｂ，ならびに書き込みクロック信号ＷＣＬＫ１を生成する。
【００３８】
フィールドメモリ９２には、チップセレクト信号ＣＳＥＬＷ１Ａ，書き込みアドレスクリア信号Ｗ＿ＡＤＲＣＬＲ１Ａおよび書き込みクロック信号ＷＣＬＫ１が与えられる。フィールドメモリ９４には、チップセレクト信号ＣＳＥＬＷ１Ｂ，書き込みアドレスクリア信号Ｗ＿ＡＤＲＣＬＲ１Ｂおよび書き込みクロック信号ＷＣＬＫ１が与えられる。なお、書き込みクロック信号ＷＣＬＫ１は、書き込みアドレスをインクリメントするための信号であり、クロック信号ＣＬＫ１の１／２の周波数を有する。
【００３９】
図９（Ａ）に示す垂直同期信号ＶＳＹＮＣ１は、図９（Ｃ）に示すフィールド識別信号ＦＩＥＬＤ１に基づいてゲートをかけられる。これによって、図９（Ｄ）に示す書き込みアドレスクリア信号Ｗ＿ＡＤＲＣＬＲ１Ａと図９（Ｅ）に示す書き込みアドレスクリア信号Ｗ＿ＡＤＲＣＬＲ１Ｂとが生成される。書き込みアドレスクリア信号Ｗ＿ＡＤＲＣＬＲ１Ａは第１フィールドの先頭でアクティブとなり、書き込みアドレスクリア信号Ｗ＿ＡＤＲＣＬＲ１Ｂは第２フィールドの先頭でアクティブとなる。
【００４０】
図９（Ｂ）に示すイネーブル信号ＥＮＡＢＬＥ１も、図９（Ｃ）に示すフィールド識別信号ＦＩＥＬＤ１に基づいてゲートをかけられる。これによって、図９（Ｆ）に示すチップセレクト信号ＣＳＥＬＷ１Ａと図９（Ｇ）に示すチップセレクト信号ＣＳＥＬＷ１Ｂとが生成される。チップセレクト信号ＣＳＥＬＷ１Ａは第１フィールドのビデオデータの有効画素期間にアクティブとなり、チップセレクト信号ＣＳＥＬＷ１Ｂは第２フィールドのビデオデータの有効画素期間にアクティブとなる。
【００４１】
フィールドメモリ９２は、チップセレクト信号ＣＳＥＬＷ１Ａがアクティブとなる期間に書き込み可能状態となり、フィールドメモリ９２の書き込みアドレスは、書き込みアドレスクリア信号Ｗ＿ＡＤＲＣＬＲ１Ａがアクティブとなったときにクリアされる。一方、フィールドメモリ９４は、チップセレクト信号ＣＳＥＬＷ１Ｂがアクティブとなる期間に書き込み可能状態となり、フィールドメモリ９４の書き込みアドレスは、書き込みアドレスクリア信号Ｗ＿ＡＤＲＣＬＲ１Ｂがアクティブとなったときにクリアされる。
【００４２】
したがって、図１６（Ｃ）から分かるように、第１フィールドのビデオデータＶＤＡＴＡ１１はフィールドメモリ９２に書き込まれ、第２フィールドのビデオデータＶＤＡＴＡ１１はフィールドメモリ９４に書き込まれる。
【００４３】
ＮＴＳＣエンコーダ１８から出力されたビデオデータＶＤＡＴＡ２は、アンチエリアシングフィルタ９８および水平間引き回路１００の処理を経てビデオデータＶＤＡＴＡ２２に変換される。変換されたビデオデータＶＤＡＴＡ２２は、フィールドメモリ１０４および１０６に与えられる。なお、ビデオデータＶＤＡＴＡ２は、上述のビデオデータＶ１１と同様、水平３６０画素×垂直２４０画素の解像度を有する。また、フィールドメモリ１０４および１０６の各々は、水平方向および垂直方向に３６０画素および２４０画素のデータを格納できる容量を有するビットマップ形式のメモリである。
【００４４】
複合同期信号ＳＹＮＣ２は、前処理回路９６に与えられる。前処理回路９６では、クロック信号ＣＬＫ２，イネーブル信号ＥＮＡＢＬＥ２，フィールド信号ＦＩＥＬＤ２および垂直同期信号ＶＳＹＮＣ２が生成される。なお、前処理回路８６は図５に示すように構成されるが、回路構成は図４に示す前処理回路８６と同様であるため、重複した説明は省略する。
【００４５】
ライトタイミング回路１０２は、これらの信号に基づいてチップセレクト信号ＣＳＥＬＷ２ＡおよびＣＳＥＬＷ２Ｂと書き込みアドレスクリア信号Ｗ＿ＡＤＲＣＬＲ２ＡおよびＷ＿ＡＤＲＣＬＲ２Ｂと書き込みクロック信号ＷＣＬＫ２とを生成する。チップセレクト信号ＣＳＥＬＷ２Ａ，書き込みアドレスクリア信号Ｗ＿ＡＤＲＣＬＲ２Ａおよび書き込みクロック信号ＷＣＬＫ２はフィールドメモリ１０４に与えられ、チップセレクト信号ＣＳＥＬＷ２Ｂ，書き込みアドレスクリア信号Ｗ＿ＡＤＲＣＬＲ２Ｂおよび書き込みクロック信号ＷＣＬＫ２はフィールドメモリ１０６に与えられる。
【００４６】
垂直同期信号ＶＳＹＮＣ２が図１０（Ａ）に示すように変化するとき、イネーブル信号ＥＮＡＢＬＥ２，フィールド識別信号ＦＩＥＬＤ２，書き込みアドレスクリア信号Ｗ＿ＡＤＲＣＬＲ２Ａ，書き込みアドレスクリア信号Ｗ＿ＡＤＲＣＬＲ２Ｂ，チップセレクト信号ＣＳＥＬＷ２Ａおよびチップセレクト信号ＣＳＥＬＷ２Ｂはそれぞれ、図１０（Ｂ），図１０（Ｃ），図１０（Ｄ），図１０（Ｅ），図１０（Ｆ）および図１０（Ｇ）に示すように変化する。
【００４７】
ここで、水平同期信号ＨＳＹＮＣ２は、ビデオデータＶＤＡＴＡ２を形成する各ラインの先頭でアクティブとなる信号であり、垂直同期信号ＶＳＹＮＣ２は、ビデオデータＶＤＡＴＡ２を形成する各フィールドの先頭でアクティブとなる信号である。クロック信号ＣＬＫ２は、ビデオデータＶＤＡＴＡ２を形成する画素をカウントするための信号であり、イネーブル信号ＥＮＡＢＬＥ２はビデオデータＶＤＡＴＡ２の有効画素期間にアクティブとなる信号である。フィールド信号ＦＩＥＬＤＥ２は、ビデオデータＶＤＡＴＡ２の第１フィールド期間でハイレベルとなり、ビデオデータＶＤＡＴＡ２の第２フィールド期間でローレベルとなる信号である。
【００４８】
また、チップセレクト信号ＣＳＥＬＷ２Ａは、フィールドメモリ１０４を書き込み可能状態とするための信号であり、チップセレクト信号ＣＳＥＬＷ２Ｂは、フィールドメモリ１０６を書き込み可能状態とするための信号である。書き込みアドレスクリア信号Ｗ＿ＡＤＲＣＬＲ２Ａは、フィールドメモリ１０４の書き込みアドレスをクリアするための信号であり、書き込みアドレスクリア信号Ｗ＿ＡＤＲＣＬＲ２Ｂは、フィールドメモリ１０６の書き込みアドレスをクリアするための信号である。書き込みクロック信号ＷＣＬＫ２は、書き込みアドレスをインクリメントするための信号であり、クロック信号ＣＬＫ２の１／２の周波数を有する。
【００４９】
したがって、図１６（Ａ）から分かるように、第１フィールドのビデオデータＶＤＡＴＡ２２はフィールドメモリ１０４に書き込まれ、第２フィールドのビデオデータＶＤＡＴＡ２２はフィールドメモリ１０６に書き込まれる。
【００５０】
フィールドメモリ９２または９４からのビデオデータＶＤＡＴＡ１１の読み出し、およびフィールドメモリ１０４または１０６からビデオデータＶＤＡＴＡ２２の読み出しには、パルス生成回路１０８，１１２および１１４，位相検出回路１１０およびリードタイミング生成回路１１６が関与する。
【００５１】
パルス生成回路１１２は、イネーブル信号ＥＮＡＢＬＥ２に基づいてイネーブル信号ＥＮＡＢＬＥＲ１を生成し、パルス生成回路１１２は、イネーブル信号ＥＮＡＢＬＥ２に基づいてイネーブル信号ＥＮＡＢＬＥＲ１を生成する。図１１（Ａ），図１１（Ｂ）および図１１（Ｃ）から分かるように、イネーブル信号ＥＮＡＢＬＥ２がハイレベルとなる水平７２０画素期間の前半でハイレベルとなり、イネーブル信号ＥＮＡＢＬＥＲ２はかかる水平７２０画素期間の後半でハイレベルとなる。
【００５２】
パルス生成回路１０８は、図６に示すように構成される。パルス分離回路１３４は、クロック信号ＣＬＫ２に同期して動作し、フィールド識別信号ＦＩＥＬＤ１に基づいて垂直同期信号ＶＳＹＮＣ１を垂直同期信号ＶＳＹＮＣ１＿Ｆ１およびＶＳＹＮＣ１＿Ｆ２に分離する。垂直同期信号ＶＳＹＮＣ１＿Ｆ１は第１フィールドのビデオデータＶＤＡＴＡ１の先頭でアクティブとなり、垂直同期信号ＶＳＹＮＣ１＿Ｆ２は第２フィールドのビデオデータＶＤＡＴＡ１の先頭でアクティブとなる。垂直同期信号ＶＳＹＮＣ１＿Ｆ１およびＶＳＹＮＣ１＿Ｆ２はそれぞれ、７Ｈ遅延線１３６および１３８を介して出力される。
【００５３】
パルス分離回路１４０は、クロック信号ＣＬＫ２に同期して動作し、フィールド識別信号ＦＩＥＬＤ２に基づいて垂直同期信号ＶＳＹＮＣ２を垂直同期信号ＶＳＹＮＣ２＿Ｆ１およびＶＳＹＮＣ２＿Ｆ２に分離する。垂直同期信号ＶＳＹＮＣ２＿Ｆ１は第１フィールドのビデオデータＶＤＡＴＡ２の先頭でアクティブとなり、垂直同期信号ＶＳＹＮＣ２＿Ｆ２は第２フィールドのビデオデータＶＤＡＴＡ２の先頭でアクティブとなる。垂直同期信号ＶＳＹＮＣ１＿Ｆ１およびＶＳＹＮＣ１＿Ｆ２はそれぞれ、７Ｈ遅延線１４２および１４４を介してゲート回路１４６および１４８に与えられる。
【００５４】
ゲート回路１４６は、クロック信号ＣＬＫ２に応答して動作し、垂直同期信号ＶＳＹＮＣ２＿Ｆ１の立ち下がりタイミングを中心とする２０ライン期間にゲート信号ＧＡＴＥ＿Ｆ１をアクティブにする。一方、ゲート回路１４８は、クロック信号ＣＬＫ２に応答して動作し、垂直同期信号ＶＳＹＮＣ２＿Ｆ２の立ち下がりタイミングを中心とする２０ライン期間にゲート信号ＧＡＴＥ＿Ｆ２をアクティブにする。
【００５５】
垂直同期信号ＶＳＹＮＣ１およびフィールド識別信号ＦＩＥＬＤ１が図１２（Ａ）および図１２（Ｂ）に示すように変化するとき、７Ｈ遅延線１３６および１３８からは図１２（Ｃ）に示す垂直同期信号ＶＳＹＮＣ１＿Ｆ１および図１２（Ｄ）に示すＶＳＹＮＣ１＿Ｆ２がそれぞれ出力される。また、垂直同期信号ＶＳＹＮＣ２およびフィールド識別信号ＦＩＥＬＤ２が図１２（Ｅ）および図１２（Ｆ）に示すように変化するとき、７Ｈ遅延線１４２および１４４からは図１２（Ｇ）に示す垂直同期信号ＶＳＹＮＣ１＿Ｆ１および図１２（Ｈ）に示すＶＳＹＮＣ１＿Ｆ２がそれぞれ出力される。ゲート回路１４６から出力されるゲート信号ＧＡＴＥ＿Ｆ１は図１２（Ｉ）に示すように変化し、ゲート回路１４８から出力されるゲート信号ＧＡＴＥ＿Ｆ２は図１２（Ｊ）に示すように変化する。
【００５６】
ＮＴＳＣフォーマットによれば、ビデオデータを形成する各フィールドの先頭の２０ライン期間は有効画素期間から外れる。したがって、７ライン期間遅延された垂直同期信号ＶＳＹＮＣ２＿Ｆ１およびＶＳＹＮＣ２＿Ｆ２に基づいてゲート信号ＧＡＴＥ＿Ｆ１およびＧＡＴＥ＿Ｆ２を生成すれば、ゲート信号ＧＡＴＥ＿Ｆ１のアクティブ期間は第１フィールドの先頭の２０ライン期間と一致し、ゲート信号ＧＡＴＥ＿Ｆ２のアクティブ期間は第２フィールドの先頭の２０ライン期間と一致する。かかる理由から、７Ｈ遅延回路１３６，１３８，１４２および１４４が設けられている。
【００５７】
位相検出回路１１０は、図７に示すように構成される。垂直同期信号ＶＳＹＮＣ１＿Ｆ２は、論理回路１５０および１５２の反転入力端子に与えられ、垂直同期信号ＶＳＹＮＣ１＿Ｆ１は、論理回路１５６および１５８の反転入力端子に与えられる。また、ゲート信号ＧＡＴＥ＿Ｆ１は、論理回路１５０の反転入力端子および論理回路１５２の非反転入力端子に与えられ、ゲート信号ＧＡＴＥ＿Ｆ２は、論理回路１５６の反転入力端子および論理回路１５８の非反転入力端子に与えられる。
【００５８】
論理回路１５０は、垂直同期信号ＶＳＹＮＣ１＿Ｆ２の反転信号とゲート信号ＧＡＴＥ＿Ｆ１の反転信号とに論理積を施し、論理積結果の反転信号をセット信号ＳＥＴ１として出力する。また、論理回路１５６は、垂直同期信号ＶＳＹＮＣ１＿Ｆ１の反転信号とゲート信号ＧＡＴＥ＿Ｆ２の反転信号とに論理積を施し、論理積結果の反転信号をセット信号ＳＥＴ２として出力する。
【００５９】
論理回路１５２は、垂直同期信号ＶＳＹＮＣ１＿Ｆ２の反転信号とゲート信号ＧＡＴＥ＿Ｆ１とに論理積を施し、論理積結果の反転信号をリセット信号ＲＥＳＥＴ１として出力する。論理回路１５８は、垂直同期信号ＶＳＹＮＣ１＿Ｆ１の反転信号とゲート信号ＧＡＴＥ＿Ｆ２とに論理積を施し、論理積結果の反転信号をリセット信号ＲＥＳＥＴ２として出力する。
【００６０】
セット信号ＳＥＴ１およびＳＥＴ２の各々は、論理回路１５４の反転入力端子に与えられる。また、リセット信号ＲＥＳＥＴ１およびＲＥＳＥＴ２の各々は、論理回路１６０の反転入力端子に与えられる。論理回路１５４は、セット信号ＳＥＴ１の反転信号およびセット信号ＳＥＴ２の反転信号に論理和を施し、論理和結果の反転信号をセット信号ＳＥＴとして出力する。論理回路１６０は、セット信号ＲＥＳＥＴ１の反転信号およびセット信号ＲＥＳＥＴ２の反転信号に論理和を施し、論理和結果の反転信号をセット信号ＲＥＳＥＴとして出力する。
【００６１】
セット信号ＳＥＴおよびリセット信号ＲＥＳＥＴはそれぞれ、ＲＳフリップフロップ回路１６２のＳ端子およびＲ端子に反転状態で入力される。ＲＳフリップフロップ回路１６２のＱ端子から出力される検出信号ＤＥＴＥＣＴは、セット信号ＳＥＴの立ち下がりに応答してハイレベルとなり、リセット信号の立ち下がりに応答してローレベルとなる。
【００６２】
図１３（Ａ）に示す垂直同期信号ＶＳＹＮＣ２＿Ｆ１に基づいて図１３（Ｂ）に示すゲート信号ＧＡＴＥ＿Ｆ１が生成されたときに、垂直同期信号ＶＳＹＮＣ１＿Ｆ２が図１３（Ｃ）に示すように変化した場合、セット信号ＳＥＴ１およびＳＥＴは図１３（Ｄ）に示すように変化し、リセット信号ＲＥＳＥＴ１およびＲＥＳＥＴは図１３（Ｅ）に示すように変化する。このとき、検出信号ＤＥＴＥＣＴは、図１３（Ｆ）に示すように変化する。
【００６３】
また、図１４（Ａ）に示す垂直同期信号ＶＳＹＮＣ２＿Ｆ２に基づいて図１４（Ｂ）に示すゲート信号ＧＡＴＥ＿Ｆ２が生成されたときに、垂直同期信号ＶＳＹＮＣ１＿Ｆ１が図１４（Ｃ）に示すように変化した場合、セット信号ＳＥＴ２およびＳＥＴは図１４（Ｄ）に示すように変化し、リセット信号ＲＥＳＥＴ１およびＲＥＳＥＴは図１４（Ｅ）に示すように変化する。このとき、検出信号ＤＥＴＥＣＴは、図１４（Ｆ）に示すように変化する。
【００６４】
つまり、検出信号ＤＥＴＥＣＴは、垂直同期信号ＶＳＹＮＣ２＿Ｆ１およびＶＳＹＮＣ１＿Ｆ２の位相差が２０ラインを下回る期間、あるいは垂直同期信号ＶＳＹＮＣ２＿Ｆ２およびＶＳＹＮＣ１＿Ｆ１の位相差が２０ラインを下回る期間にローレベルとなる。上述の７ライン期間の遅延を考慮すると、検出信号ＤＥＴＥＣＴは、ビデオデータＶＤＡＴＡ１の第２フィールドの先頭がビデオデータＶＤＡＴＡ２の第１フィールドの先頭を中心とする２０ライン期間に属するとき、あるいはビデオデータＶＤＡＴＡ１の第１フィールドの先頭がビデオデータＶＤＡＴＡ２の第２フィールドの先頭を中心とする２０ライン期間に属するときに、ローレベルとなる。
【００６５】
リードタイミング信号生成回路１１０は、図８に示すように構成される。フィールド識別信号ＦＩＥＬＤ２は、論理回路１６４および１６８の反転入力端子、および論理回路１６６および１７０の非反転入力端子に与えられる。また、イネーブル信号ＥＮＡＢＬＥＲ１は論理回路１６４および１６６の非反転入力端子に与えられ、イネーブル信号ＥＮＡＢＬＥＲ２は論理回路１６８および１７０の非反転入力端子に与えられる。
【００６６】
論理回路１６４は、イネーブル信号ＥＮＡＢＬＥＲ１とフィールド識別信号ＦＩＥＬＤ２の反転信号とに論理積を施し、論理積信号をスイッチ回路１７２の端子Ｔ６およびＴ７に与える。論理回路１６６は、イネーブル信号ＥＮＡＢＬＥＲ１とフィールド識別信号ＦＩＥＬＤ２とに論理積を施し、論理積信号をスイッチ回路の端子Ｔ５およびＴ８に与える。
【００６７】
論理回路１６８は、イネーブル信号ＥＮＡＢＬＥＲ２とフィールド識別信号ＦＩＥＬＤ２の反転信号とに論理積を施し、論理積信号をチップセレクト信号ＣＳＥＬＲ２Ａとして出力する。論理回路１７０は、イネーブル信号ＥＮＡＢＬＥＲ２とフィールド識別信号ＦＩＥＬＤ２とに論理積を施し、論理積信号をチップセレクト信号ＣＳＥＬＲ２Ｂとして出力する。
【００６８】
また、書き込みアドレスクリア信号Ｗ＿ＡＤＲＣＬＲ２Ａは、端子Ｔ１およびＴ４に与えられるとともに、読み出しアドレスクリア信号Ｒ＿ＡＤＲＣＬＲ２Ｂとして出力される。書き込みアドレスクリア信号Ｗ＿ＡＤＲＣＬＲ２Ｂは、端子Ｔ２およびＴ３に与えられるとともに、読み出しアドレスクリア信号Ｒ＿ＡＤＲＣＬＲ２Ａとして出力される。
【００６９】
スイッチ回路１７２に設けられたスイッチＳＷ１，ＳＷ２，ＳＷ３およびＳＷ４は、検出信号ＤＥＴＥＣＴがハイレベルつまりノーマルのとき端子Ｔ２，Ｔ４，Ｔ６およびＴ８と接続され、検出信号ＤＥＴＥＣＴがローレベルつまりアブノーマルのとき端子Ｔ１，Ｔ３，Ｔ５およびＴ７と接続される。
【００７０】
したがって、検出信号ＤＥＴＥＣＴがハイレベルであれば、書き込みアドレスクリア信号Ｗ＿ＡＤＲＣＬＲ２Ｂが読み出しアドレスクリア信号Ｒ＿ＡＤＲＣＬＲ１Ａとして出力され、書き込みアドレスクリア信号Ｗ＿ＡＤＲＣＬＲ２Ａが読み出しアドレスクリア信号Ｒ＿ＡＤＲＣＬＲ１Ｂとして出力され、論理回路１６４の出力がチップセレクト信号ＣＳＥＬＲ１Ａとして出力され、そして論理回路１６６の出力がチップセレクト信号ＣＳＥＬＲ１Ｂとして出力される。
【００７１】
これに対して、検出信号ＤＥＴＥＣＴがローレベルであれば、書き込みアドレスクリア信号Ｗ＿ＡＤＲＣＬＲ２Ａが読み出しアドレスクリア信号Ｒ＿ＡＤＲＣＬＲ１Ａとして出力され、書き込みアドレスクリア信号Ｗ＿ＡＤＲＣＬＲ２Ｂが読み出しアドレスクリア信号Ｒ＿ＡＤＲＣＬＲ１Ｂとして出力され、論理回路１６６の出力がチップセレクト信号ＣＳＥＬＲ１Ａとして出力され、そして論理回路１６４の出力がチップセレクト信号ＣＳＥＬＲ１Ｂとして出力される。
【００７２】
ここで、チップセレクト信号ＣＳＥＬＲ１Ａ，ＣＳＥＬＲ１Ｂ，ＣＳＥＬＲ２ＡおよびＣＳＥＬＲ２Ｂはそれぞれ、フィールドメモリ９２，９４，１０４および１０６を読み出し可能状態とするための信号である。また、読み出しアドレスクリア信号Ｒ＿ＡＤＲＣＬＲ１Ａ，Ｒ＿ＡＤＲＣＬＲ１Ｂ，Ｒ＿ＡＤＲＣＬＲ２ＡおよびＲ＿ＡＤＲＣＬＲ２Ｂはそれぞれ、フィールドメモリ９２，９４，１０４および１０６の読み出しアドレスをクリアするための信号である。
【００７３】
書き込みアドレスクリア信号Ｗ＿ＡＤＲＣＬＲ２Ａおよび信号Ｗ＿ＡＤＲＣＬＲ２Ｂが図１５（Ａ）および図１５（Ｂ）に示すように変化し、フィールド識別信号ＦＩＥＬＤ２が図１５（Ｃ）に示すように変化し、イネーブル信号ＥＮＡＢＬＥＲ１およびＥＮＡＢＬＥＲ２が図１５（Ｄ）および図１５（Ｅ）に示すように変化し、そして検出信号ＤＥＴＥＣＴが図１５（Ｎ）に示すように変化するとき、読み出しアドレスクリア信号Ｒ＿ＡＤＲＣＬＲ２Ｂ，読み出しアドレスクリア信号Ｒ＿ＡＤＲＣＬＲ２Ａ，チップセレクト信号ＣＳＥＬＲ２Ｂおよびチップセレクト信号ＣＳＥＬＲ２Ａは、図１５（Ｆ），図１５（Ｇ），図１５（Ｈ）および図１５（Ｉ）に示すように変化し、読み出しアドレスクリア信号Ｒ＿ＡＤＲＣＬＲ１Ｂ，読み出しアドレスクリア信号Ｒ＿ＡＤＲＣＬＲ１Ａ，チップセレクト信号ＣＳＥＬＲ１Ｂおよびチップセレクト信号ＣＳＥＬＲ１Ａは、図１５（Ｊ），図１５（Ｋ），図１５（Ｌ）および図１５（Ｍ）に示すように変化する。
【００７４】
つまり、検出信号ＤＥＴＥＣＴがハイレベルであれば、チップセレクト信号ＣＳＥＬＲ１ＡおよびＣＳＥＬＲ１Ｂはチップセレクト信号ＣＳＥＬＲ２ＡおよびＣＳＥＬＲ２Ｂとそれぞれ一致し、読み出しアドレスクリア信号Ｒ＿ＡＤＲＣＬＲ１ＡおよびＲ＿ＡＤＲＣＬＲ１Ｂは読み出しアドレスクリア信号Ｒ＿ＡＤＲＣＬＲ２ＡおよびＲ＿ＡＤＲＣＬＲ２Ｂとそれぞれ一致する。
【００７５】
これに対して、検出信号ＤＥＴＥＣＴがローレベルであれば、チップセレクト信号ＣＳＥＬＲ１ＡおよびＣＳＥＬＲ１Ｂはチップセレクト信号ＣＳＥＬＲ２ＢおよびＣＳＥＬＲ２Ａとそれぞれ一致し、読み出しアドレスクリア信号Ｒ＿ＡＤＲＣＬＲ１ＡおよびＲ＿ＡＤＲＣＬＲ１Ｂは読み出しアドレスクリア信号Ｒ＿ＡＤＲＣＬＲ２ＢおよびＲ＿ＡＤＲＣＬＲ２Ａとそれぞれ一致する。
【００７６】
したがって、図１６（Ｂ），図１６（Ｄ）および図１６（Ｅ）から分かるように、検出信号ＤＥＴＥＣＴがハイレベルであれば、フィールドメモリ９２がビデオデータＶＤＡＴＡ１１の読み出し先として指定される１フィールド期間は、フィールドメモリ１０４がビデオデータＶＤＡＴＡ２２の読み出し先として指定される。また、フィールドメモリ９４がビデオデータＶＤＡＴＡ１１の読み出し先として指定される１フィールド期間は、フィールドメモリ１０６がビデオデータＶＤＡＴＡ２２の読み出し先として指定される。
【００７７】
検出信号ＤＥＴＥＣＴがローレベルに遷移すると、フィールドメモリ９２がビデオデータＶＤＡＴＡ１１の読み出し先として指定される１フィールド期間は、フィールドメモリ１０２がビデオデータＶＤＡＴＡ２２の読み出し先として指定される。また、フィールドメモリ９４がビデオデータＶＤＡＴＡ１１の読み出し先として指定される１フィールド期間は、フィールドメモリ１０４がビデオデータＶＤＡＴＡ２２の読み出し先として指定される。
【００７８】
ビデオデータＶＤＡＴＡ１１は、指定されたフィールドメモリのうちクロック信号ＣＬＫ２に応答してインクリメントされる読み出しアドレスから読み出される。ビデオデータＶＤＡＴＡ２２もまた、指定されたフィールドメモリのうちクロック信号ＣＬＫ２に応答してインクリメントされる読み出しアドレスから読み出される。
【００７９】
以上の説明から分かるように、フィールド識別回路１２４は、垂直同期信号ＶＳＹＮＣ１に同期するビデオデータＶＤＡＴＡ１１の書き込み先を垂直同期信号ＶＳＹＮＣ１に同期してフィードメモリ９２および９４の間で切り換える。一方、フィールド識別回路１３２は、ビデオデータＶＤＡＴＡ１１の読み出し先を垂直同期信号ＶＳＹＮＣ２に同期してフィールドメモリ９２および９４の間で切り換える。ここで、位相検出回路１１０は、垂直同期信号ＶＳＹＮＣ１およびＶＳＹＮＣ２の位相差を判別し、位相差が閾値（２０ライン）を下回るときビデオデータＶＤＡＴＡ１１の読み出し先の切換順序を反転させる一方、位相差が閾値以上であれば切換順序を元に戻す。
【００８０】
切換順序を反転させることで書き込みアドレスおよび読み出しアドレスの間での追い越しが回避され、再生映像にノイズが現れるのを防止することができる。また、位相差が閾値以上となったときに切換順序を元に戻すことによって、映像と音声とのずれが解消される。
【００８１】
なお、この実施例では、アドレスの追い越しが生じようとするときにビデオデータＶＤＡＴＡ２２の読み出し先の切換順序を反転させるようにしているが、これに代えて、ビデオデータＶＤＡＴＡ２２の書き込み先の切換順序を反転させるようにしてもよい。
【図面の簡単な説明】
【図１】この発明の一実施例を示すブロック図である。
【図２】（Ａ）は第１放送チャネルのビデオデータを示す図解図であり、（Ｂ）は第２放送チャネルのビデオデータを示す図解図であり、（Ｃ）は混合ビデオデータを示す図解図である。
【図３】図１実施例に適用されるミキサの構成の一例を示すブロック図である。
【図４】図３実施例に適用される前処理回路の構成の一例を示すブロック図である。
【図５】図３実施例に適用される別の前処理回路の構成の一例を示すブロック図である。
【図６】図３実施例に適用されるパルス生成回路の構成の一例を示すブロック図である。
【図７】図３実施例に適用される位相検出回路の構成の一例を示すブロック図である。
【図８】図３実施例に適用されるリードタイミング生成回路の構成の一例を示すブロック図である。
【図９】（Ａ）は垂直同期信号ＶＳＹＮＣ１を示す波形図であり、（Ｂ）はイネーブル信号ＥＮＡＢＬＥ１を示す波形図であり、（Ｃ）はフィールド識別信号ＦＩＥＬＤ１を示す波形図であり、（Ｄ）は書き込みアドレスクリア信号Ｗ＿ＡＤＲＣＬＲ１Ａを示す波形図であり、（Ｅ）は書き込みアドレスクリア信号Ｗ＿ＡＤＲＣＬＲ１Ｂを示す波形図であり、（Ｆ）はチップセレクト信号ＣＳＥＬＷ１Ａを示す波形図であり、そして（Ｆ）はチップセレクト信号ＣＳＥＬＷ１Ｂを示す波形図である。
【図１０】（Ａ）は垂直同期信号ＶＳＹＮＣ２を示す波形図であり、（Ｂ）はイネーブル信号ＥＮＡＢＬＥ２を示す波形図であり、（Ｃ）はフィールド識別信号ＦＩＥＬＤ２を示す波形図であり、（Ｄ）は書き込みアドレスクリア信号Ｗ＿ＡＤＲＣＬＲ２Ａを示す波形図であり、（Ｅ）は書き込みアドレスクリア信号Ｗ＿ＡＤＲＣＬＲ２Ｂを示す波形図であり、（Ｆ）はチップセレクト信号ＣＳＥＬＷ２Ａを示す波形図であり、そして（Ｆ）はチップセレクト信号ＣＳＥＬＷ２Ｂを示す波形図である。
【図１１】（Ａ）はイネーブル信号ＥＮＡＢＬＥ２を示す波形図であり、（Ｂ）はイネーブル信号ＥＮＡＢＬＥＲ１を示す波形図であり、そして（Ｃ）はイネーブル信号ＥＮＡＢＬＥＲ２を示す波形図である。
【図１２】（Ａ）は垂直同期信号ＶＳＹＮＣ１を示す波形図であり、（Ｂ）はフィールド識別信号ＦＩＥＬＤ１を示す波形図であり、（Ｃ）は垂直同期信号ＶＳＹＮＣ１＿Ｆ１を示す波形図であり、（Ｄ）は垂直同期信号ＶＳＹＮＣ１＿Ｆ２を示す波形図であり、（Ｅ）は垂直同期信号ＶＳＹＮＣ２を示す波形図であり、（Ｆ）はフィールド識別信号ＦＩＥＬＤ２を示す波形図であり、（Ｇ）は垂直同期信号ＶＳＹＮＣ２＿Ｆ１を示す波形図であり、（Ｈ）は垂直同期信号ＶＳＹＮＣ２＿Ｆ２を示す波形図であり、（Ｉ）はゲート信号ＧＡＴＥ＿Ｆ１を示す波形図であり、そして（Ｊ）はゲート信号ＧＡＴＥ＿Ｆ２を示す波形図である。
【図１３】（Ａ）は垂直同期信号ＶＳＹＮＣ２＿Ｆ１を示す波形図であり、（Ｂ）はゲート信号ＧＡＴＥ＿Ｆ１を示す波形図であり、（Ｃ）は垂直同期信号ＶＳＹＮＣ１＿Ｆ２を示す波形図であり、（Ｄ）はセット信号ＳＥＴ１またはＳＥＴを示す波形図であり、（Ｅ）はリセット信号ＲＥＳＥＴ１またはＲＥＳＥＴを示す波形図であり、そして（Ｆ）は検出信号ＤＥＴＥＣＴを示す波形図である。
【図１４】（Ａ）は垂直同期信号ＶＳＹＮＣ２＿Ｆ２を示す波形図であり、（Ｂ）はゲート信号ＧＡＴＥ＿Ｆ２を示す波形図であり、（Ｃ）は垂直同期信号ＶＳＹＮＣ１＿Ｆ１を示す波形図であり、（Ｄ）はセット信号ＳＥＴ２またはＳＥＴを示す波形図であり、（Ｅ）はリセット信号ＲＥＳＥＴ２またはＲＥＳＥＴを示す波形図であり、そして（Ｆ）は検出信号ＤＥＴＥＣＴを示す波形図である。
【図１５】（Ａ）は書き込みアドレスクリア信号Ｗ＿ＡＤＲＣＬＲ２Ａを示す波形図であり、（Ｂ）は書き込みアドレスクリア信号Ｗ＿ＡＤＲＣＬＲ２Ｂを示す波形図であり、（Ｃ）はフィールド識別信号ＦＩＥＬＤ２を示す波形図であり、（Ｄ）はイネーブル信号ＥＮＡＢＬＥＲ１を示す波形図であり、（Ｅ）はイネーブル信号ＥＮＡＢＬＥＲ２を示す波形図であり、（Ｆ）は読み出しアドレスクリア信号Ｒ＿ＡＤＲＣＬＲ２Ｂを示す波形図であり、（Ｇ）は読み出しアドレスクリア信号Ｒ＿ＡＤＲＣＬＲ２Ａを示す波形図であり、（Ｈ）はチップセレクト信号ＣＳＥＬ２Ｂを示す波形図であり、（Ｉ）はチップセレクト信号ＣＳＥＬ２Ａを示す波形図であり、（Ｊ）は読み出しアドレスクリア信号Ｒ＿ＡＤＲＣＬＲ１Ｂを示す波形図であり、（Ｋ）は読み出しアドレスクリア信号Ｒ＿ＡＤＲＣＬＲ１Ａを示す波形図であり、（Ｌ）はチップセレクト信号ＣＳＥＬ１Ｂを示す波形図であり、（Ｍ）はチップセレクト信号ＣＳＥＬ１Ａを示す波形図であり、そして（Ｎ）は検出信号ＤＥＴＥＣＴを示す波形図である。
【図１６】（Ａ）はビデオデータＶＤＡＴＡ２２の書き込み動作を示すタイミング図であり、（Ｂ）はビデオデータＶＤＡＴＡ２２の読み出し動作を示すタイミング図であり、（Ｃ）はビデオデータＶＤＡＴＡ１１の書き込み動作を示すタイミング図であり、（Ｄ）はビデオデータＶＤＡＴＡ１１の読み出し動作を示すタイミング図であり、（Ｅ）は検出信号ＤＥＴＥＣＴを示す波形図である。
【符号の説明】
１０…ハードディスクビデオレコーダ
１６，１８…ＮＴＳＣデコーダ
２２…ミキサ
２６…ＭＰＥＧ−Ｖエンコーダ
８４，９６…前処理回路
９０，１０２…ライトタイミング生成回路
９２，９４，１０４，１０６…フィールドメモリ
１０８，１１２，１１４…パルス生成回路
１１０…位相検出回路
１１６…リードタイミング生成回路
【図１】
2004328558.tif 000003
【図２】
2004328558.tif 000004
【図３】
2004328558.tif 000005
【図４】
2004328558.tif 000006
【図５】
2004328558.tif 000007
【図６】
2004328558.tif 000008
【図７】
2004328558.tif 000009
【図８】
2004328558.tif 000010
【図９】
2004328558.tif 000011
【図１０】
2004328558.tif 000012
【図１１】
2004328558.tif 000013
【図１２】
2004328558.tif 000014
【図１３】
2004328558.tif 000015
【図１４】
2004328558.tif 000016
【図１５】
2004328558.tif 000017
【図１６】
2004328558.tif 000018