(57)【要約】【課題】機能層や半導体基板の電気抵抗が高くても、半導体素子部材や半導体装置全体の電気抵抗を低減できる半導体素子部材及び半導体装置並びにそれらの製造方法、電気光学装置、電子機器を提供する。【解決手段】突設された半導体素子１３を含む機能層と、半導体素子を駆動させ、機能層の表面でかつ半導体素子の外縁の周囲に設けられている電極１３ｈと含む半導体素子部材５００を、所定の基板６００に接着してなる半導体装置９００である。【選択図】　　　図１
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【特許請求の範囲】
【請求項１】
突設された半導体素子を含む機能層と、
前記半導体素子を駆動させ、前記機能層の表面でかつ前記半導体素子の外縁の周囲に設けられている電極と
を備えることを特徴とする半導体素子部材。
【請求項２】
さらに、高導電層を含むことを特徴とする請求項１に記載の半導体素子部材。
【請求項３】
半導体基板と、
該半導体基板の表面に形成され、突設された半導体素子を含む機能層と、
前記半導体素子を駆動させ、前記機能層の表面でかつ前記半導体素子の外縁の周囲に設けられている電極と
を含むことを特徴とする半導体装置。
【請求項４】
請求項１又は２に記載の半導体素子部材を所定の基板に接合してなることを特徴とする半導体装置。
【請求項５】
前記半導体基板は半絶縁性を有するか、又は絶縁層を含むことを特徴とする請求項３に記載の半導体装置。
【請求項６】
前記半導体素子を駆動させるすべての電極は、前記機能層の表面側に形成されていることを特徴とする請求項３乃至５のいずれかに記載の半導体装置。
【請求項７】
前記半導体素子は、化合物半導体デバイスであって、発光ダイオード、面発光レーザ、フォト・ディテクタ、フォト・ダイオード、電界効果トランジスタ、高電子移動度トランジスタ、バイポーラ・トランジスタ、サイリスタ、インダクター、キャパシター及び抵抗の内の少なくとも一つを有する
ことを特徴とする請求項３乃至６のいずれかに記載の半導体装置。
【請求項８】
前記半導体素子は、シリコン半導体デバイスであって、集積回路、フォト・ダイオード、トランジスタ及びダイオードの内の少なくとも一つをなす
ことを特徴とする請求項３乃至６のいずれかに記載の半導体装置。
【請求項９】
前記半導体素子は１対の反射鏡層構造を備えた面発光レーザであることを特徴とする請求項３乃至８のいずれかに記載の半導体装置。
【請求項１０】
前記半導体素子部材と前記基板の回路とが接続されて集積回路を形成することを特徴とする請求項３に記載の半導体装置。
【請求項１１】
請求項３乃至１０のいずれかに記載の半導体装置を備えたことを特徴とする電気光学装置。
【請求項１２】
請求項１１に記載の電気光学装置を備えたことを特徴とする電子機器。
【請求項１３】
半導体基板の表面に、半導体素子と、該半導体素子を駆動させ、かつ前記半導体素子の外縁の周囲に設けられる電極とを形成し、
前記半導体基板における表層であって前記半導体素子及び前記電極を含む機能層のみを当該半導体基板から剥離する
ことを特徴とする半導体素子部材の製造方法。
【請求項１４】
半導体基板の表面に、半導体素子と、該半導体素子を駆動させ、かつ前記半導体素子の外縁の周囲に設けられる電極とを形成し、
前記半導体基板における前記半導体素子が形成された面側にフィルムを貼り付け、
前記半導体基板における前記半導体素子及び前記電極を含む機能層を当該半導体基板から剥離する
ことを特徴とする半導体素子部材の製造方法。
【請求項１５】
前記半導体基板は、前記機能層の下に配置された犠牲層を有し、当該犠牲層をエッチングすることで、当該半導体基板から当該機能層を剥離する
ことを特徴とする請求項１３又は１４に記載の半導体素子部材の製造方法。
【請求項１６】
前記半導体基板には分離溝が設けられ、当該分離溝を設けるとともに前記犠牲層をエッチングすることで、当該半導体基板から前記機能層及び高導電層を剥離する
ことを特徴とする請求項１５に記載の半導体素子部材の製造方法。
【請求項１７】
請求項１３乃至１６のいずれかに記載の半導体素子部材を、シリコン、石英、ガラス、サファイヤ、金属、セラミックス及びプラスチックフィルムのいずれかからなる基板に接着する
ことを特徴とする半導体装置の製造方法。
【請求項１８】
前記基板に接着された前記半導体素子を、当該基板上に形成された回路と電気的に接続する
ことを特徴とする請求項１７に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体素子部材及び半導体装置並びにそれらの製造方法、電気光学装置、電子機器に関する。特に、ある半導体素子を当該半導体素子の材質とは異なる材質の物体（例えば、基板）上に移設する半導体素子部材及び半導体装置並びにそれらの製造方法に関する。
【０００２】
【従来の技術】
シリコン半導体基板上に、ガリウム・ヒ素製の面発光レーザ（ＶＣＳＥＬ）、フォトダイオード等のフォトディテクタ（ＰＤ）又は高電子移動度トランジスタ（ＨＥＭＴ）などを設けたり、液晶ディスプレイ（ＬＣＤ）の各画素の薄膜トランジスタ（ＴＦＴ）の代わりに微小シリコントランジスタをガラス基板へ貼り付けるというような、半導体素子を材質の異なる基板上に形成する技術が考えられている。
【０００３】
このような材質の異なる半導体を有する集積回路としては、オプトエレクトロニクス集積回路（ＯＥＩＣ）が挙げられる。オプトエレクトロニクス集積回路は、光による入出力手段を備えた集積回路である。集積回路内での信号処理は電気信号を用いて行うが、集積回路の外との入出力は光信号を用いて行う。
【０００４】
ところで、コンピュータでは、集積回路の内部構造の微細化により、ＣＰＵ内部の動作速度（動作クロック）が年々向上している。しかし、バスにおける信号伝達速度はほぼ限界に達しつつあり、コンピュータの処理速度のボトルネックとなっている。このバスにおける信号伝達を光信号で行うことができれば、コンピュータの処理速度の限界を著しく高めることが可能となる。これを実現するためには、シリコンで作られる集積回路に微小な発光・受光素子を内蔵させる必要がある。
【０００５】
しかしながら、シリコンは、間接遷移型半導体であるため発光することができない。そこで、シリコンと、シリコンとは別の半導体発光素子とを組み合わせて集積回路を構成することが必要となる。
ここで、半導体発光素子として有望であるものは、ガリウム・ヒ素（ＧａＡｓ）などの化合物半導体からなる面発光レーザ（ＶＣＳＥＬ）である。しかし、面発光レーザは、シリコンと格子整合しないため、エピタキシーなどの半導体プロセスによって直接にシリコン集積回路上に形成することが非常に困難である。
通常、面発光レーザは、ガリウム・ヒ素基板上に形成される。そこで、ガリウム・ヒ素基板上の面発光レーザをチップ化して、このチップを機械的にシリコン集積回路基板に実装することで、電気信号伝達回路と光信号伝達回路を融合する方法が考えられている。
【０００６】
一方、集積回路が形成される半導体基板の面積を無駄にしないためにも、また、融合後の取扱いのし易さのためにも、集積回路上における面発光レーザ素子のチップサイズは可能な限り小さいことが望ましい。できればモノリシックで集積回路を形成した場合と同じ程度の寸法＝（厚さ数μｍ×面積数十μｍ角）にしたい。
【０００７】
【発明が解決しようとする課題】
しかしながら、上記チップサイズが厚さ数μｍの薄肉になるとチップ自体の電気抵抗が増大し、駆動電圧の上昇や素子の発熱量増大といった問題が生じる。この問題は、素子をチップ化する場合の他、アレイ型面発光レーザにおいてクロストーク防止のために半絶縁性のＧａＡｓ基板を用いる場合でも同様に生じる。つまり、後者の場合、基板の導電性が低いため、基板に厚みがあっても電気抵抗は増大するからである。
【０００８】
一方、上記チップサイズを厚さ数μｍとする製造技術として、第１の先行文献（雑誌、「エレクトロニクス」、２０００年１０月号、３７頁〜４０頁）及び第２の先行文献（雑誌、「電子情報通信学会論文誌」、２００１／９、Ｖｏｌ．Ｊ８４−Ｃ．Ｎｏ９）に記載されている技術がある。これらの先行文献の技術は、先ず、基板を研磨することで除去し、半導体素子となる極表層の機能層（数μｍ）だけを別の保持基板へ転写してハンドリング及びフォトリソグラフィ技術で所望の大きさに整形し、最終基板へ接着するものである。これで、最終基板の所望の位置に目的の半導体素子となる厚さ数μｍの半導体層（機能層）が形成される。これを通常の半導体プロセスで加工し、電極などを付けて完成させる。
【０００９】
これら第１及び第２の先行文献の技術の問題点は、半導体基板を研磨によって除去するので、剛体の保持基板が必要になる点である。そのため最終基板への接着を全面一括で行うことが必要となる。つまり、接着する前に最終的に必要となる部分以外の半導体膜を全て除去しておかなければならず、非常に無駄が多くなってしまう。また、接着される部分は機能層にすぎないので、接着後に半導体プロセスを施す必要がある。したがって、目的の半導体素子の配置密度があまり大きくない場合などは、最終基板ごと処理することで極めて無駄が多くなる。
【００１０】
本発明は上記した問題を解決し、機能層や半導体基板の電気抵抗が高くても、半導体素子部材や半導体装置全体の電気抵抗を低減できるとともに、半導体素子を当該半導体素子の材質とは異なる材質の物体上に形成するときに半導体素子が形成される半導体基板の利用率を向上でき製造プロセスにおける無駄を低減できる半導体素子部材及び半導体装置並びにそれらの製造方法、電気光学装置、電子機器の提供を目的とする。
【００１１】
【課題を解決するための手段】
上記した目的を達成するために、本発明の半導体素子部材は、突設された半導体素子を含む機能層と、前記半導体素子を駆動させ、前記機能層の表面でかつ前記半導体素子の外縁の周囲に設けられている電極とを備えることを特徴とする。このようにすれば、機能層の電気抵抗が高くても、前記半導体素子を駆動させる電極が半導体素子の外縁の周囲に設けられているので、電流経路のうち高抵抗な機能層の部分を極力短くできる。又、水平方向（機能層の表面に沿う方向）の電流経路が増大する。そして、これらにより、半導体素子部材全体の電気抵抗を低減可能となる。特に、機能層の厚みが薄くてその抵抗が高い場合に有効となる。
【００１２】
又、本発明の半導体素子部材において、さらに高導電層とを含んでいてもよい。
このようにすれば、機能層の電気抵抗が高くても、高導電層が低抵抗であるので両者の合成抵抗も低減されるため、電極の効果に加えてさらに半導体素子部材全体の電気抵抗を低減可能となる。特に、機能層の厚みが薄くてその抵抗が高い場合に有効となる。半導体素子は化合物半導体でもシリコン半導体でもよい。
【００１３】
又、本発明の半導体装置は、半導体基板と、該半導体基板の表面に形成され、突設された半導体素子を含む機能層と、前記半導体素子を駆動させ、前記機能層の表面でかつ前記半導体素子の外縁の周囲に設けられている電極とを含むことを特徴とする。
このようにすれば、機能層や半導体基板の電気抵抗が高くても、前記半導体素子を駆動させる電極が半導体素子の外縁の周囲に設けられているので、電流経路のうち高抵抗な機能層の部分を極力短くできる。又、水平方向（機能層の表面に沿う方向）の電流経路が増大する。そして、これらにより、半導体装置としての電気抵抗を低減可能となる。特に、半導体基板の抵抗が高い場合に有効となる。半導体素子は化合物半導体でもシリコン半導体でもよい。
【００１４】
又、本発明の半導体装置は、前記半導体素子部材を所定の基板に接着してなることを特徴とする。
このようにすれば、前記電極により半導体素子部材としての電気抵抗を低減できるとともに、半導体素子が接着される物体はシリコン半導体基板でも化合物半導体基板でもその他の物質でもよい。そこで、本発明によれば、シリコン半導体基板上に、ガリウム・ヒ素製の面発光レーザ又はフォトダイオードなどを形成するというように、半導体素子を当該半導体素子とは材質の異なる基板上に形成することが可能となる。
【００１５】
本発明の半導体装置において、前記半導体基板は半絶縁性を有するか、又は絶縁層を含んでもよい。
このようにすれば、半導体基板の抵抗が高くなるので、前記電極による半導体装置の電気抵抗の低減効果がより顕著になる。
【００１６】
本発明の半導体装置において、前記半導体素子を駆動させるすべての電極は、前記機能層の表面側に形成されていてもよい。
このようにすれば、機能層や半導体基板の抵抗が高い場合であっても、前記電極により電流経路を短く、かつ水平方向に経路を増大させて半導体素子を駆動でき、駆動電圧の低減等に寄与できる。
【００１７】
本発明の半導体装置において、前記高導電層は、少なくとも高キャリア濃度層又は高キャリア移動度層のいずれかであることが好ましい。
このようにすれば、高導電層の電気抵抗がより低減される。
【００１８】
本発明の半導体装置において、前記半導体素子は、化合物半導体デバイスであって、発光ダイオード、面発光レーザ、フォト・ディテクタ、フォト・ダイオード、電界効果トランジスタ、高電子移動度トランジスタ、バイポーラ・トランジスタ、サイリスタ、インダクター、キャパシター及び抵抗の内の少なくとも一つを有することが好ましい。
【００１９】
本発明の半導体装置において、前記半導体素子は、シリコン半導体デバイスであって、集積回路、フォト・ダイオード、トランジスタ及びダイオードの内の少なくとも一つをなすことが好ましい。
【００２０】
本発明の半導体装置において、前記半導体素子は１対の反射鏡層構造を備えた面発光レーザであることが好ましい。
【００２１】
又、本発明の半導体装置は、前記半導体素子部材と前記基板の回路とが接続されて集積回路を形成することを特徴とする。
【００２２】
本発明の電気光学装置は、前記半導体装置を備えたことを特徴とする。
【００２３】
本発明の電子機器は、前記電気光学装置を備えたことを特徴とする。
【００２４】
本発明の半導体素子部材の製造方法は、半導体基板の表面に、半導体素子と、該半導体素子を駆動させ、かつ前記半導体素子の外縁の周囲に設けられる電極とを形成し、前記半導体基板における表層であって前記半導体素子及び前記電極を含む機能層のみを当該半導体基板から剥離することを特徴とする。
このような手法によれば、半導体素子部材の抵抗を低減できる電極を半導体素子と同時に形成できるとともに、微小タイル形状に切り離された半導体素子を、任意の物体に接着して集積回路を形成することが可能となる。ここで、半導体素子は化合物半導体でもシリコン半導体でもよく、半導体素子が接着される物体はシリコン半導体基板でも化合物半導体基板でもその他の物質でもよい。そこで、本発明によれば、シリコン半導体基板上に、ガリウム・ヒ素製の面発光レーザ又はフォトダイオードなどを形成するというように、半導体素子を当該半導体素子とは材質の異なる基板上に形成することが可能となる。また、半導体基板上で半導体素子を完成させてから微小タイル形状に剥離するので、集積回路を作成する前に、予め半導体素子をテストして選別することが可能となる。
【００２５】
又、本発明の半導体素子部材の製造方法は、半導体基板の表面に、半導体素子と、該半導体素子を駆動させ、かつ前記半導体素子の外縁の周囲に設けられる電極とを形成し、前記半導体基板における前記半導体素子が形成された面側にフィルムを貼り付け、前記半導体基板における前記半導体素子及び前記電極を含む機能層を当該半導体基板から剥離することを特徴とする。
このような手法によれば、半導体素子部材の抵抗を低減できる電極を半導体素子と同時に形成できるとともに、半導体素子を含む機能層のみを、微小タイル形状として半導体基板から切り取り、フィルムにマウントしてハンドリングすることができるので、半導体素子を個別に選択して最終基板に接着できるとともに、ハンドリングできる半導体素子のサイズを従来の実装技術のものよりも小さくすることができる。
【００２６】
本発明の半導体素子部材の製造方法において、前記半導体基板は、前記機能層及び前記高導電層の下に配置された犠牲層を有し、当該犠牲層をエッチングすることで、当該半導体基板から当該機能層及び高導電層を剥離することが好ましい。
【００２７】
本発明の半導体素子部材の製造方法において、前記半導体基板には分離溝が設けられ、当該分離溝を設けるとともに前記犠牲層をエッチングすることで、当該半導体基板から前記機能層及び高導電層を剥離することが好ましい。
【００２８】
本発明の半導体素子部材の製造方法において、前記半導体素子部材を、シリコン、石英、ガラス、サファイヤ、金属、セラミックス及びプラスチックフィルムのいずれかからなる基板に接着することが好ましい。
このような手法によれば、基板に接着される機能層には半導体素子が完成されているので、その接着後に複雑な半導体プロセスを必要としない。したがって、機能層を基板へ接着した後に、当該基板の全体を処理する必要がないので、製造プロセスの無駄を低減することが可能となる。また、機能層を基板へ接着した後に、当該基板の全体を処理する必要がないので、当該接着方法の制約を緩和することができ、例えば、低耐熱性の接着方法を採用することが可能となる。
本発明の半導体素子部材の製造方法において、前記基板に接着された前記半導体素子を、当該基板上に形成された回路と電気的に接続することが好ましい。
【００２９】
【発明の実施の形態】
以下、本発明に係る半導体素子部材及び半導体装置の構成について、図１乃至図８に基づいて説明する。第１〜３の実施形態では、化合物半導体デバイス（化合物半導体素子）をシリコン・ＬＳＩチップ上に接着する場合について説明するが、半導体デバイスの種類及びＬＳＩチップの種類に関係なく本発明を適用することができる。
【００３０】
（第１の実施形態）
図１は本実施形態に係る半導体素子部材及び半導体装置の構成を示す概略断面図である。本実施形態では、半導体素子部材及び半導体装置により面発光型半導体レーザを構成する例を示す。図１において、平面視矩形状のｎ型ガリウム・ヒ素化合物半導体層（ｎ型ＧａＡｓ層）からなる高導電層（高キャリア濃度層）１２ｂの上面全体に下部反射鏡層構造（以下、「下部ミラー」という）１２ａが形成され、下部ミラー１２ａの上には、各層１３ａ〜１３ｆがこの順で円柱のメサ状に積層されている。又、メサ周囲にポリイミド等の絶縁層１４、電極１３ｇ、１３ｈが適宜設けられている。これらの各層１３ａ〜１３ｈ及び下部ミラー１２ａ、から面発光レーザである機能層が構成される。なお、本発明においては、上記高導電層１２ｂは特に必須ではないが、電気抵抗低減の点からは該層を設けることが好ましい。そして、本発明においては、機能層（下部ミラー１２ａ）の表面に設けた電極１３ｈに特徴があるが、これについては後述する。
【００３１】
ここで、本発明における「機能層」とは、半導体素子として少なくとも所望の機能を発揮するために必要な層であり、例えば上記した面発光レーザの機能を発揮する場合、少なくとも上・下部ミラー１３ｅ、１２ａ及びこれらのミラー層で挟まれる半導体層構造をさすが、その機能を発揮するための副次的な構成であるコンタクト層１３ｆや電極１３ｇ、１３ｈ、絶縁層１４を含んでもよい。そして、機能層と高キャリア濃度層１２ｂを合わせて半導体素子部材５００と称する。半導体素子部材５００の製造方法については後述する。なお、半導体素子１３は、機能層表面に突設されているものであればメサ状でなくともよく、形状は任意とすることができる。
【００３２】
上記したメサの構成は次のようになっている。まず、下部ミラー１２ａの上にｎ型Ａｌ０．５Ｇａ０．５Ａｓからなるｎ型クラッド層（下クラッド）１３ａが形成され、その上に活性層１３ｂ、ｐ型Ａｌ０．５Ｇａ０．５Ａｓからなるｐ型クラッド層（上クラッド）１３ｃ、メサ外周部分にリング状に形成された水平酸化層（電流狭窄層）１３ｄ、上部反射鏡層構造（以下、「上部ミラー」という）１３ｅ、ｐ型ＧａＡｓ層からなるコンタクト層１３ｆがこの順で形成されている。そして、メサ周囲に絶縁層１４を形成し、コンタクト層１３ｆの上面、及び下部ミラー１２ａの上面に、それぞれｐ型（カソード）電極１３ｇ及びｎ型（アノード）電極１３ｈを形成し、両電極間に電圧を印加することにより、レーザ光がメサの上端からメサの軸方向に出射されるようになる。なお、カソード電極１３ｇはリング状に形成され，レーザ光はメサ中心部から出射される。
【００３３】
ここで、活性層１３ｂは、ＧａＡｓウェル層とＡｌ０．３Ｇａ０．７Ａｓバリア層からなり、ウェル層が３層で構成される多重量子井戸構造（ＭＱＷ）をなしている。
【００３４】
各ミラー１２ａ、１３ｅは、それぞれレーザ反射鏡となって共振器を構成し、例えば組成の異なる２種類のＡｌｘＧａ１−ｘＡｓ層を交互に積層した分布反射型多層膜ミラー（ＤＢＲミラー）で形成される。この実施形態では、下部ミラー１２ａは、ｎ型Ａｌ０．１５Ｇａ０．８５Ａｓ層とｎ型Ａｌ０．９Ｇａ０．１Ａｓを交互に３０対程度積層し、上部ミラー１３ｅは、ｐ型Ａｌ０．１５Ｇａ０．８５Ａｓ層とｐ型Ａｌ０．９Ｇａ０．１Ａｓを交互に２５対程度積層してなる。個々のＡｌｘＧａ１−ｘＡｓ層はレーザ発振波長の１／４に相当する光学的な厚みをなし、約１〜５×１０１８ｃｍ−３のキャリア濃度を有する。上部ミラー１３ｅは、Ｃ（カーボン）がドーピングされてｐ型にされ、下部ミラー１２ａは、Ｓｉがドーピングされてｎ型にされている。従って、上部ミラー１３ｅ、不純物がドーピングされていない活性層１３ｂ、下部ミラー１２ａにより、ｐｉｎダイオードが構成される。なお、レーザの極性に応じて下部及び上部ミラーの導電型を逆にしてもよい。また、半導体多層膜に代えて、誘電体多層膜や金属薄膜で形成してもよい。
【００３５】
電流狭窄層１３ｄはＡｌ酸化物を主体とする絶縁層であり、光を放出する活性領域の面積を小さくして閾値電流の低下や、ビーム幅を狭める効果がある。
【００３６】
次に、電極１３ｈの構成について、図２を参照して説明する。図２は、図１の半導体素子部材５００を上面側（半導体素子１３側）から見たときの構成を示す。この図において、円柱メサ状の半導体素子１３の外縁の全周を取り囲むように、上面視略リング状の電極１３ｈが設けられている。又、電極１３ｈの上には、絶縁層１４を介して電極１３ｇが設けられている。電極１３ｇは、半導体素子１３の外縁と略同径のリング状をなしていて、図の左側部分に延設されている。
【００３７】
このような素子構造を有する半導体素子部材５００の電流経路は図３に示すようになっている。
【００３８】
図３において、電極１３ｈが半導体素子１３の外縁を取り囲んでいるために、電極１３ｈと半導体素子１３との距離、すなわち電流経路のうち高抵抗な下部ミラー１２ａの部分を極力短くできる。又、水平方向（機能層の表面に沿う方向）の電流経路が増大する。そして、これらにより、半導体素子部材５００の電気抵抗を低減可能となる。つまり、電極１３ｈが半導体素子１３を取り囲んでいないと、電極１３ｈと半導体素子１３との距離が長くなるために下部ミラー１２ａを通る電流経路が長くなり、又、水平方向の電流経路が限られるので、抵抗が大となる。
【００３９】
なお、電気抵抗低減の点からは、機能層そのものの抵抗も低減させると、さらに好ましい。高導電層１２ｂはこの観点から設けられたものである。そして、機能層の電気抵抗が高くても、高導電層が低抵抗であるので両者の合成抵抗も低減される。
【００４０】
この実施形態では、高導電層１２ｂは、下部ミラー１２ａと同じ導電型でキャリア濃度が５〜１０×１０１８ｃｍ−３程度の高キャリア濃度層からなる。高キャリア濃度層としては、ＧａＡｓ層が好ましいが、ＡｌｘＧａ１−ｘＡｓ層（ｘは０．２以下）でもよい。但し、ＡｌｘＧａ１−ｘＡｓ層の場合はｘが増大するほど、抵抗が高くなる傾向がある。高導電層１２ｂの厚みは０．３μｍ以上、好ましくは１μｍ以上とする。又、下部ミラー１２ａ自体のキャリア濃度を１×１０１９ｃｍ−３程度まで高くして導電性を付与しようとすると、光吸収損失が大きくなり反射層としての機能（光学特性）が損なわれてしまう。そこで、本実施形態では、導電性が高いが光吸収係数が大きく、光学特性に影響を与える高キャリア濃度層を、活性層から見て下部ミラーより下層（レーザ光の出射光路でない部分）に設けることで、レーザの光学特性への影響を防止している。
【００４１】
なお、高導電層を形成する位置は半導体素子の特性への影響に応じて適宜設計すればよいので、上記に限られることはなく、例えば機能層内に高導電層を介装することも可能である。
【００４２】
ところで、上記した機能層の厚さは、例えば１μｍから１０μｍ程度である。そして、機能層において半導体素子を作成することができる。半導体素子としては、例えば発光ダイオード（ＬＥＤ）、面発光レーザ（ＶＣＳＥＬ）、フォトダイオード（ＰＤ）、高電子移動度トランジスタ（ＨＥＭＴ）、ヘテロバイポーラトランジスタ（ＨＢＴ）などが挙げられる。これらの半導体素子は、何れも所定の基板上に多層のエピタキシャル層を積層して素子が形成されたものである。また、各半導体素子は、電極も形成し、動作テストも行う。
【００４３】
そして、半導体素子部材は、後述の方法で基板から剥離されて、所定の形状（例えば、微小タイル形状）の半導体素子部材とされる。半導体素子部材の厚さは例えば１μｍから８μｍ、大きさ（縦横）が例えば数十μｍから数百μｍであるのが好ましい。
【００４４】
上記した半導体素子部材５００は微小タイル状であるので、別の基板（最終基板）に接着させて、ＯＥＩＣ等の集積回路とすることができる。この集積回路（半導体装置）９００の構成を図１に戻って説明する。
【００４５】
図１において、もともとの形成基板から剥離された半導体素子部材５００が接着層６０６を介してＳｉ基板６００に接着（貼付）されている。Ｓｉ基板６００の表面にはカソード電極６０２、アノード電極６０４が表出している。さらに、電極１３ｇと電極６０２は、表面に形成された配線６１０を介して接続され、電極１３ｈと電極６０４は、表面に形成された配線６１２を介して接続されて、集積回路（半導体装置）９００を構成する。そして、本実施形態によれは、モノリシックで形成した場合と同程度の小さいサイズの半導体素子（微小タイル状素子）を、基板上に形成することが可能となる。基板としては、例えば、シリコン、石英、サファイヤ、金属、セラミックス及びプラスチックフィルムなどの任意の種類の基板を用いることができる。
【００４６】
（第２の実施形態）
図４は本実施形態に係る半導体素子部材５１０の構成を示す概略上面図である。なお、本実施形態において、電極１３ｉの構成が前記第１の実施形態における電極１３ｈと異なるだけであり、その他の構成は同一であるので、電極１３ｉに関わる部分のみを前記図２に対応する上面図を用いて説明し、それ以外の部分の説明を省略する。
この図において、電極１３ｉは、円柱メサ状の半導体素子１３の外縁の一部（半周）を取り囲むよう、半円状の切り欠き部を備えて構成されている。このようにすると、半導体素子１３の外縁の全周を取り囲む場合に比べ、水平方向への電流経路の増大効果は低減する。従って、半導体素子部材の抵抗低減効果も実施形態１の場合より若干小さくなる。しかし、本実施形態では、絶縁層１４を介した電極１３ｇとの重なり部分（対向部分）をなくすことができるので、電気容量が生じる不具合がないという利点がある。
【００４７】
（第３の実施形態）
図５は本実施形態に係る半導体素子部材及び半導体装置による面発光型半導体レーザの構成を示す概略断面図である。なお、本実施形態のうち、前記第１の実施形態と同一の構成部分については、図中で同一の符号を付してその説明を省略する。
【００４８】
半導体素子部材５１０において、下部ミラー１２ｘ内に高導電層１２ｙが介装されている点が前記半導体素子部材１０と異なっている。従って、この実施形態では、機能層内に高導電層が含まれている。そして、下部ミラー１２ｘの上に各半導体層１３ａ〜１３ｆがこの順で積層されてメサをなし、半導体素子部材５１０が全体として面発光レーザを構成する点は前記半導体素子部材５００の場合と同様である。また、半導体素子部材５１０は、Ｓｉ基板６００に接着層６０６を介して接着され、電極１３ｇと電極６０２が配線６１０を介して接続され、電極１３ｈと電極６０４が配線６１２を介して接続されて、集積回路（半導体装置）９１０を構成する点も前記実施形態と同様であるので説明を省略する。
【００４９】
本実施形態においては、上述のように高導電層１２ｙが下部ミラー１２ｘ内に介装されている点に特徴がある。これにより、既に説明した電極１３ｈの作用に加え、高導電層１２ｙにより電気抵抗がさらに低減される。以下、下部ミラー１２ｘの構成を図６を参照して説明する。
【００５０】
図６において、下部ミラー１２ｘは上部ミラー１３ｅとともにレーザ反射鏡となり、例えば組成の異なる２種類のＡｌｘＧａ１−ｘＡｓ層を交互に積層した分布反射型多層膜ミラー（ＤＢＲミラー）で形成される。この実施形態では、下部ミラー１２ｘは、ｎ型Ａｌ０．１５Ｇａ０．８５Ａｓ層１２ｘ１とｎ型Ａｌ０．９Ｇａ０．１Ａｓ層１２ｘ２を交互に３０対積層してなる。個々のＡｌｘＧａ１−ｘＡｓ層はレーザ発振波長の１／４の厚みをなし、約１〜５×１０１８ｃｍ−３のキャリア濃度を有するとともに、層内に高導電層１２ｙをそれぞれ介装している。
【００５１】
高導電層１２ｙは、高キャリア（電子）移動度層であり、電子供給層１２ｙ１、ヘテロギャップ層１２ｙ２、能動層（キャリア走行層）１２ｙ３、ヘテロギャップ層１２ｙ２、電子供給層１２ｙ１をこの順で積層してなる。そして、最外側の電子供給層１２ｙ１で生成した自由電子は、ヘテロギャップ層１２ｙ２を経てエネルギポテンシャルが最低の能動層１２ｙ３の表層に集まり（２次元電子ガス層）、この層を２次元的に高移動度で移動可能になっている。
【００５２】
能動層１２ｙ３は、例えばノンドープのＧａＡｓからなり、約１×１０１４ｃｍ−３の不純物濃度を有する。ヘテロギャップ層１２ｙ２は能動層１２ｙ３とヘテロ接着されて能動層内にキャリアを閉じ込めるものであり、例えば低ドープのＡｌｘＧａ１−ｘＡｓ層（ｘ＝０．３）からなり、約１×１０１４〜１×１０１５ｃｍ−３の不純物濃度を有する。電子供給層１２ｙ１は、キャリア（自由電子等）を生成させるため、例えば高ドープのＡｌｘＧａ１−ｘＡｓ層（ｘ＝０．３）からなり、約１×１０１８ｃｍ−３の不純物濃度を有する。
【００５３】
上記２次元電子ガス層は高純度なＧａＡｓ層中に存在しているため、イオン化したドナーによって電子がクーロン散乱を受ける問題はなく、上記２次元電子ガス層が高い移動度（約８６００ｃｍ２／Ｖ・Ｓ）を持つ。ここで、半導体の電気抵抗は、（キャリアの移動度）×（キャリア濃度）で表されるが、２次元電子ガス層では電子の移動度も濃度も高くなるので、高キャリア移動度層１２ｙを低抵抗にすることができる。
【００５４】
図７は、高キャリア移動度層におけるバンドプロファイルを示す。電子供給層で生成した自由電子がヘテロギャップ層を経て能動層の表層に集中して閉じ込められ、２次元電子ガス層を形成しているのがわかる。
【００５５】
以上のように、高キャリア移動度層が低抵抗であると、下部ミラー１２ｘの示す抵抗と高キャリア移動度層１２ｙの示す抵抗とを並列接続した全体抵抗が低減されるので、結果として半導体素子部材１２の抵抗を低くすることができる。
【００５６】
なお、高キャリア移動度層１２ｙの厚みは上記例の場合で約２０ｎｍと薄く、一方、ｎ型Ａｌ０．１５Ｇａ０．８５Ａｓ層１２ｘ１とｎ型Ａｌ０．９Ｇａ０．１Ａｓ層１２ｘ２は１対で１２０ｎｍ程度であるので、高キャリア移動度層１２ｙを層１２ｘ１や１２ｘ２の内部に介装させることが可能である。但し、このようにすると、各層１２ｘ１、１２ｘ２の光学的特性（実行屈折率）が変化し、反射鏡としての作用に影響を与えることがあるので、各層１２ｘ１、１２ｘ２の厚みを適宜変えて実行屈折率を校正し、反射鏡として作用するようにすればよい。
【００５７】
また、高キャリア移動度層１２ｙは、層１２ｘ１か層１２ｘ２のいずれかの層のみに介装してもよく、下部ミラー層２ｘの下層や上層に形成してもよい。但し、高キャリア移動度層１２ｙを下部ミラー１２ｘの下層に形成した場合、電極１３ｈ近傍では下部ミラー１２ｘを経由した後、高キャリア移動度層１２ｙを電流が流れることになり、その分だけ電流経路が長くなるので、下部ミラー１２ｘ内に高キャリア移動度層１２ｙを介装した方が好ましい。
【００５８】
（第４の実施形態）
図８は本実施形態に係る半導体装置の構成を示す概略断面図である。なお、本実施形態のうち、前記第１の実施形態と同一の構成部分については、図中で同一の符号を付してその説明を省略する。
【００５９】
この図において、半導体基板７００の上に下部ミラー１２ａ、半導体層１３ａ〜１３ｆがこの順で直接エピタキシャル成長され、これらと電極１３ｇ、１３ｈにより半導体装置９２０が構成される。つまり、この実施形態では、半導体素子１３が半導体基板７００上にエピタキシャル成長されている点、及び高導電層１２ｂを形成しない点が前記半導体素子部材５００の場合と異なっているが、その他の構成は変わるところはない。そして、この半導体基板７００は一般的なＧａＡｓ基板として数１０〜数１００μｍの厚みを有しているが、同一基板上にアレイ状に複数形成される機能層同士のクロストークを防止するため、半絶縁性を有している。半絶縁性は、例えば基板の結晶中に欠陥を付加することにより与えることができる。又、基板自体が半絶縁性を有さないが、半導体素子１３と半導体基板７００の間に絶縁層が設けられている場合でも本発明を適用可能である。
【００６０】
この実施形態においても、半導体素子１３の外縁の周囲を取り囲むように電極１３を形成しているので、基板全体の抵抗を低減することができる。勿論、この実施形態においても高導電層を設けてもよい。この半導体装置９２０は、単体で、あるいは所定の基板に接着され、図示しない配線等が適宜設けられる。
【００６１】
なお、本発明は、半導体素子を駆動させるための電極がすべて機能層の表面側に形成されている場合に特に有効である。つまり、上記第１、２の実施形態の場合、機能層の裏面側（下部ミラー１２ａ側）は接着層６０６を介して別の基板６００と接着されており、この基板６００側に駆動電極を設けたとしても、基板６００と機能層との間で電流が非常に流れ難くなる。この場合、たとえ接着層６０６を導電性としても、基板６００と機能層との間にはショットキー障壁が存在するので電流は流れ難い。又、上記第３の実施形態の場合、半導体基板自体の導電性が低いので、半導体基板側に駆動電極を設けるのは実現性が低い。
【００６２】
又、本発明の半導体素子部材及び半導体装置において、高導電層を設ける場合は、異なる層を組み合わせて設けてもよい。例えば、上記高キャリア濃度層と、高キャリア移動度層とを共に形成させてもよい。
【００６３】
本発明に係る半導体素子部材及び半導体装置の製造方法は特に制限されず、公知の方法を適用可能である。例えば所定の半導体基板上にＭＯＣＶＤ法等を用いて各層を積層させ、適宜フォトレジスト等によりマスクを形成させた後、プラズマエッチング等で各層の深さ方向へエッチングすることで、上記面発光レーザのメサ形状等を作製すればよい。又、電流狭窄層は、ＡｌＧａＡｓ層等をメサの外側からドーナツ状に酸化させて作製すればよい。但し、半導体素子部材を製造する場合は、以下の方法を用いるとよい。
【００６４】
（第５の実施形態）
以下、本発明に係る半導体素子部材及び半導体装置の製造方法について、図９乃至図１８に基づいて説明する。第５の実施形態では、化合物半導体デバイス（化合物半導体素子）をシリコン・ＬＳＩチップ上に接着する場合について説明するが、半導体デバイスの種類及びＬＳＩチップの種類に関係なく本発明を適用することができる。なお、本実施形態における「半導体基板」とは、半導体物質から成る物体をいうが、板形状の基板に限らず、どのような形状であっても半導体物質であれば「半導体基板」に含まれる。
【００６５】
＜第１工程＞
図９は本実施形態に係る半導体素子部材及び半導体装置の製造方法の第１工程を示す概略断面図である。なお、本実施形態は、前述の第１の実施形態に係る半導体素子部材５００の製造方法である。図９において、基板１０は、半導体基板であり、本実施形態ではガリウム・ヒ素化合物半導体基板である。基板１０における最下位層に、犠牲層１１を設けておく。犠牲層１１は、アルミニウム・ヒ素（ＡｌＡｓ）からなり、厚さが例えば数百ｎｍの層である。
例えば、犠牲層１１の上層には、高導電層１２ｂ、及び下部ミラー１２ａを設ける。下部ミラー上にメサ部１３として前記したものを用いることができる。これらの高導電層１２ｂ、下部ミラー１２ａ、メサ部１３は、何れも基板１０上に多層のエピタキシャル層を積層して素子が形成されたものである。
【００６６】
なお、犠牲層１１、高導電層１２ｂ、下部ミラー１２ａ、及びメサ部１３の製造方法は公知の方法（上記したＭＯＣＶＤ法、エッチング等）を用いることができる。
【００６７】
＜第２工程＞
図１０は本実施形態に係る半導体素子部材及び半導体装置の製造方法の第２工程を示す概略断面図である。本工程においては、各半導体素子部材５００を分割するように分離溝２１を形成する。分離溝２１は、少なくとも犠牲層１１に到達する深さをもつ溝とする。例えば、分離溝の幅及び深さともに、１０μｍから数百μｍとする。また、分離溝２１は、後述するところの選択エッチング液が当該分離溝２１を流れるように、行き止まりなく繋がっている溝とする。さらに、分離溝２１は、碁盤のごとく格子状に形成することが好ましい。
また、分離溝２１相互の間隔を数十μｍから数百μｍとすることで、分離溝２１によって分割・形成される各半導体素子部材５００のサイズを、数十μｍから数百μｍ四方の面積をもつものとする。分離溝２１の形成方法としては、フォトリソグラフィとウェットエッチングによる方法、またはドライエッチングによる方法を用いる。また、クラックが基板に生じない範囲でＵ字形溝のダイシングで分離溝２１を形成してもよい。
分離溝２１の形成において、ウェットエッチングでは硫酸系エッチング液が使用でき、ドライエッチングでは塩素ガスが使用できる。分離溝２１はパターン寸法が大きく精度を必要としないので、エッチングマスクはフォトリソグラフィでなくてもよい。例えば、エッチングマスクとしてオフセット印刷なども使用できる。また、分離溝２１の形成においては、基板１０の結晶方位に対する分離溝２１の方位も重要となる。
【００６８】
＜第３工程＞
図１１は本実施形態に係る半導体素子部材及び半導体装置の製造方法の第３工程を示す概略断面図である。本工程においては、中間転写フィルム３１を基板１０の表面（半導体デバイス１３側）に貼り付ける。中間転写フィルム３１は、表面に粘着剤が塗られたフレキシブルな帯形状のフィルムである。
【００６９】
＜第４工程＞
図１２は本実施形態に係る半導体素子部材及び半導体装置の製造方法の第４工程を示す概略断面図である。本工程においては、分離溝２１に選択エッチング液４１を注入する。本工程では、犠牲層１１のみを選択的にエッチングするために、選択エッチング液４１として、アルミニウム・ヒ素に対して選択性が高い低濃度の塩酸を用いる。選択エッチング液４１としては低濃度のフッ酸も使えるが、選択性という点で塩酸を使う方が望ましい。
【００７０】
＜第５工程＞
図１３は本実施形態に係る半導体素子部材及び半導体装置の製造方法の第５工程を示す概略断面図である。本工程においては、第４工程での分離溝２１への選択エッチング液４１の注入後、所定時間の経過により、犠牲層１１のすべてを選択的にエッチングして基板１０から取り除く。その後、分離溝２１及び犠牲層１１のあった部位に純水を注入してリンスする。
【００７１】
＜第６工程＞
図１４は本実施形態に係る半導体素子部材及び半導体装置の製造方法の第６工程を示す概略断面図である。第５工程で犠牲層１１が全てエッチングされると、基板１０から機能層１３、１２ａ及び高導電層１２ｂが剥離される。そして、本工程において、中間転写フィルム３１を基板１０から引き離すことにより、中間転写フィルム３１に貼り付けられている機能層（１３、１２ａ）及び高導電層１２ｂを基板１０から引き離す。
これらにより、半導体素子部材５００が微小タイル状素子６１とされ、中間転写フィルム３１に貼り付け保持されることとなる。ここで、機能層の厚さが例えば１μｍから８μｍ、大きさ（縦横）が例えば数十μｍから数百μｍであるのが好ましい。
また、半導体素子部材５００（微小タイル状素子６１）が剥離された基板１０は、半導体デバイスの形成に再利用することが可能である。そして、犠牲層１１を複数層あらかじめ設けておくことで、前述の第１工程から第６工程を繰り返し実行することができ、基板１０を再利用して、「微小タイル状素子６１」を繰り返し作成することが可能となる。
【００７２】
＜第７工程＞
図１５は本実施形態に係る半導体素子部材及び半導体装置の製造方法の第７工程を示す概略断面図である。本工程においては、（微小タイル状素子６１が貼り付けられた）中間転写フィルム３１を移動させることで、最終基板７１（図１の基板６００）の所望の位置に微小タイル状素子６１をアライメントする。ここで、最終基板７１は、シリコン半導体からなり、ＬＳＩ領域７２が形成されている。また、最終基板７１の所望の位置には、微小タイル状素子６１を接着するための接着剤７３を塗布しておく。
【００７３】
＜第８工程＞
図１６は本実施形態に係る半導体素子部材及び半導体装置の製造方法の第８工程を示す概略断面図である。本工程においては、最終基板７１の所望の位置にアライメントされた微小タイル状素子６１を、中間転写フィルム３１越しにコレット８１で押しつけて最終基板７１に接着する。ここで、所望の位置には接着剤７３が塗布されているので、その最終基板７１の所望の位置に微小タイル状素子６１が接着される。これにより、半導体素子部材（微小タイル状素子６１）が最終基板７１に接着された半導体装置が製造される。
本工程では、最終基板７１への微小タイル状素子６１の接着方法として接着剤を用いたが、他の接着方法を用いてもよい。
【００７４】
＜第９工程＞
図１７は本実施形態に係る半導体素子部材及び半導体装置の製造方法の第９工程を示す概略断面図である。
「本工程においては、、微小タイル状素子６１から中間転写フィルム３１を剥がす。
第６工程の後で、あらかじめ、中間転写フィルム３１を全面紫外線照射するなどして粘着力を全面消失させておくのが望ましく、粘着力が消失したとはいえ実際には僅かに粘着性が残っており、微小タイル状素子６１は非常に薄く軽いので第６工程の後も中間転写フィルム３１に保持される。
【００７５】
＜第１０工程＞
本工程は、図示していない。本工程においては、加熱処理などを施して、微小タイル状素子６１を最終基板７１に本接着する。
【００７６】
＜第１１工程＞
図１８は本実施形態に係る半導体素子部材及び半導体装置の製造方法の第１１工程を示す概略断面図である。本工程においては、微小タイル状素子６１の電極と最終基板７１上の回路を配線９１により電気的に繋ぎ、一つのＬＳＩチップを完成させる。
最終基板７１としては、シリコン半導体のみならず、石英基板又はプラスチックフィルムを適用してもよい。シリコン半導体を最終基板７１とした場合は、ＣＣＤ（電荷結合素子）を有する基板としてもよい。石英などのガラス基板を最終基板７１とした場合は、これを液晶ディスプレイ（ＬＣＤ）、有機ＥＬ装置等のディスプレイに利用することができる。また、プラスチックフィルムを最終基板７１とした場合は、これを液晶ディスプレイ、有機エレクトロ・ルミネッセンス・パネル、又はＩＣフィルムパッケージなどに利用することができる。
【００７７】
（第６の実施形態）
第６の実施形態では、シリコントランジスタ（シリコン半導体素子）を液晶用ガラス基板へ貼り付ける場合について説明する。本実施形態における第１工程から第１１工程は、第５の実施形態における第１工程から第１１工程に対応した工程である。ここで、本実施形態と第４の実施形態との間での特に大きな相違点は、第４工程における犠牲層の選択エッチングの方法が異なる点である。
【００７８】
先ず、第１工程としては、ＳＯＩ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）基板上に、通常の一般的なプロセスでシリコントランジスタを形成する。ここで、シリコントランジスタの代わりに、シリコンデバイスである集積回路、フォト・ダイオード、トランジスタ又はダイオードを形成してもよい。ＳＯＩ基板には、犠牲層となるシリコン酸化膜が設けられている。
第２工程としては、ＳＯＩ基板に分離溝を形成する。この分離溝は、少なくともＳＯＩ基板おける犠牲層をなすシリコン酸化膜に到達する深さを持ち、エッチングなどの方法で形成する。
第３工程としては、中間転写フィルムをＳＯＩ基板の表面（シリコントランジスタ側）に貼り付ける。
【００７９】
第４工程としては、犠牲層をなすシリコン酸化膜のみを選択的にエッチングするために、分離溝へフッ酸を注入する。
第５工程としては、第４工程の後、所定時間の経過により、シリコン酸化膜の犠牲層をエッチングして、シリコン基板からからシリコントランジスタ（シリコン半導体素子）を剥離する。
第６工程としては、中間転写フィルムをＳＯＩ基板から引き離すことにより、中間転写フィルムに貼り付けられているシリコントランジスタをＳＯＩ基板から引き離す。
【００８０】
第７工程としては、中間転写フィルムを移動させることで、最終基板の所望の位置にシリコントランジスタをアライメントする。ここで、最終基板は、液晶用ガラス基板である。
第８工程としては、最終基板の所望の位置にアライメントされたシリコントランジスタを、中間転写フィルム越しにコレットで押しつけて最終基板に接着する。ここで、所望の位置には接着剤が塗布されているので、その最終基板の所望の位置にシリコントランジスタが接着される。
【００８１】
第９工程としては、中間転写フィルムの粘着力を消失させて、シリコントランジスタから中間転写フィルムを剥がす。第１０工程としては、加熱処理などを施して、シリコントランジスタを最終基板に本接着する。
第１１工程としては、シリコントランジスタの電極と最終基板上の回路を配線で繋ぎ、液晶用ガラス基板及びその駆動回路などを完成させる。
本実施形態の第５工程から第１１工程では、第５の実施形態の第５工程から第１１工程で用いられた技術を適用することができる。
【００８２】
これらにより、上述の第５及び第６の実施形態の製造方法によれば、半導体素子を、モノリシックプロセスでは製造困難な組み合わせの半導体基板上に、あたかもモノリシック的に形成することが可能となる。
シリコン半導体基板上に、ガリウム・ヒ素製の面発光レーザ、フォトダイオード又は高電子移動度トランジスタなどを設けたり、液晶ディスプレイの各画素の薄膜トランジスタ（ＴＦＴ）の代わりに微小シリコントランジスタをガラス基板へ貼り付けるというような、半導体素子を材質の異なる基板上に形成するには、従来は、ハイブリッドプロセスで作成していた。図２６は従来のハイブリッド集積回路の一例を示す模式斜視図である。本図では、シリコンＬＳＩチップ１１１はＬＳＩ領域１１２を有している。そして、シリコンＬＳＩチップ１１１の表面には、フォトダイオードチップ１０１ａ、面発光レーザチップ１０１ｂ及び高電子移動度トランジスタチップ１０１ｃが接着されている。ここで、従来の実装技術では、ハンドリングできるチップサイズが（厚さ数十μｍ×面積数百μｍ角）が限界となっている。したがって、フォトダイオードチップ１０１ａ、面発光レーザチップ１０１ｂ及び高電子移動度トランジスタチップ１０１ｃのサイズは、（厚さ数十μｍ×面積数百μｍ角）以上となる。
【００８３】
図１９は、本実施形態の製造方法で作成した半導体装置（集積回路）の一例を示す模式斜視図である。最終基板７１であるシリコンＬＳＩチップはＬＳＩ領域７２を有している。そして、最終基板７１の表面には、フォトダイオードタイル６１ａ、面発光レーザタイル６１ｂ及び高速動作トランジスタ（ＭＥＳＦＥＴ、ＨＢＴ、ＨＥＭＴを含む）６１ｃが接着されている。なお、ＨＢＴとは、化合物半導体ヘテロバイポーラである。ここで、フォトダイオードタイル６１ａ、面発光レーザタイル６１ｂ及び高速動作トランジスタ６１ｃは、微小タイル状素子６１として、第１の実施形態の製造方法で作成され接着されたものである。したがって、フォトダイオードタイル６１ａ、面発光レーザタイル６１ｂ及び高速動作トランジスタ６１ｃのサイズは、（厚さ数μｍ×面積数十μｍ角）にすることが可能となる。
そこで、本実施形態の製造方法によれは、モノリシックで形成した場合と同程度の小さいサイズの半導体素子（微小タイル状素子６１）を、任意の種類の基板（例えば、シリコン、石英、サファイヤ、金属、セラミックス及びプラスチックフィルムなどの基板）上に形成することが可能となる。
【００８４】
また、上述の第５及び第６の実施形態の製造方法によれば、半導体基板（基板１０）上で、半導体素子（半導体デバイス１３）を完成させてから、微小タイル状素子６１に加工するので、半導体素子につき予めテストして選別することができる。
【００８５】
また、上述の第５及び第６の実施形態の製造方法によれば、微小タイル状素子６１の作成もとの半導体基板（基板１０）については、分離溝２１の部分を除き全て半導体デバイス１３（微小タイル状素子６１）として利用できる。したがって、半導体基板（基板１０）の利用面積効率を高めることが可能となり、製造コストを低減することができる。
【００８６】
また、上述の第５及び第６の実施形態の製造方法によれば、微小タイル状素子６１がフレキシブルな中間転写フィルム３１にマウントされるので、各微小タイル状素子６１を選んで最終基板７１に接着することができる。
【００８７】
また、上述の第５及び第６の実施形態の製造方法によれば、微小タイル状素子６１が半導体素子として完成した状態で最終基板７１に接着されるので、その接着後に複雑な半導体プロセスを必要としない。したがって、微小タイル状素子６１の最終基板７１への接着後に、最終基板７１の全体を処理する必要がないので、製造プロセスの無駄を低減することが可能となる。
また、微小タイル状素子６１の最終基板７１への接着後に、複雑な半導体プロセスを必要としないので、その微小タイル状素子６１の接着方法の制約が緩くなり、例えば、低耐熱性の接着方法を採用することが可能となる。
【００８８】
（応用例）
以下、本発明に係る製造方法を使用して作成された半導体素子部材の応用例について説明する。
第１の応用例としては、上述の第５の実施形態の方法を用いて、シリコンＬＳＩ上に面発光レーザ（ＶＣＳＥＬ）及びフォトダイオード（ＰＤ）を設ける。これにより、光パルスを用いてシリコンＬＳＩの外部とデータを送受信することが可能となる。したがって、電気接続できない所とのデータの送受信が可能となるのみならず、電子信号で送受信した場合よりも高速に信号を送受信することが可能となる。
【００８９】
第２の応用例としては、上述の第１の実施形態の方法を用いて、シリコンＬＳＩ上に高速動作トランジスタ（ＨＢＴ）を設ける。そして、携帯電話などの構成部品として、ＨＢＴによる高速アナログアンプをシリコンＩＣに内蔵させることで、配線長が短縮されるので回路の高速動作が可能となる。また、微小タイル状素子６１の作成もとの基板１０では、分離溝２１の部分を除き全て半導体デバイス１３（微小タイル状素子６１）として利用できる。したがって、高価なガリウム・ヒ素基板の利用面積効率を高めることが可能となり、製造コストを低減することができる。
【００９０】
第３の応用例としては、電気光学装置である液晶ディスプレイの各画素につき、本発明の製造方法を用いて、薄膜トランジスタ（ＴＦＴ）の代わりに、微小シリコントランジスタを貼り付ける。即ち、上述の第２の実施形態の方法を用いて、液晶用ガラス基板へシリコントランジスタを貼り付ける。これにより、ＴＦＴを用いた場合に比べて、高性能のスイッチング機能を得ることができる。液晶ディスプレイの画素におけるトランジスタ面積の割合は数パーセントであるので、画素の全面をＴＦＴプロセスで作成すると、画素におけるＴＦＴ以外のほとんどの部分が無駄になってしまう。一方、上述の第２の実施形態の製造方法を用いて、シリコン基板において微小シリコントランジスタを高密度に形成し、分離層及び犠牲層で分割して必要なところにだけ貼り付ければ、無駄を極力低減することが可能となる。したがって、製造コストを大幅に低減することができる。
【００９１】
第４の応用例としては、電気光学装置である有機ＥＬ（エレクトロ・ルミネッセンス）表示装置の各画素につき、本発明の製造方法を用いて、薄膜トランジスタ（ＴＦＴ）の代わりに、微小シリコントランジスタを貼り付ける。以下に、この電気光学装置の製造方法について詳細に説明する。
【００９２】
（電気光学装置）
以下、本実施形態の応用例に係る電気光学装置について図２０及び図２１を参照しながら説明する。図２０は本実施形態の電気光学装置である有機ＥＬ装置の一例を示す断面図である。
図２０において、有機ＥＬ装置１は、光を透過可能な基板（光透過層）２と、基板２の一方の面側に設けられ一対の陰極（電極）７及び陽極（電極）８に挟持された有機エレクトロルミネッセンス材料からなる発光層５と正孔輸送層６とからなる有機ＥＬ素子（発光素子）９と、必要に応じて、基板１と有機ＥＬ素子９との間に積層されている低屈折率層３及び封止層４とを備えている。低屈折率層３は封止層４より基板２側に設けられている。
【００９３】
また、有機ＥＬ装置１のうち、有機ＥＬ素子９を挟んで封止層４と反対側の表面にも、電極７，８を含む有機ＥＬ素子９に対して大気が侵入するのを遮断する封止部材３２０が形成されている。
【００９４】
封止層４上にスパッタリングやイオンプレーティング、真空蒸着法などを用いて陽極８を形成し、陽極８上に順次、正孔輸送層６、発光層５、陰極７を蒸着して積層することにより、有機ＥＬ装置１が製造される。
【００９５】
ここで、図２０に示す有機ＥＬ装置１は、発光層５からの発光を基板２側から装置外部に取り出す形態であり、基板２の形成材料としては、光を透過可能な透明あるいは半透明材料、例えば、透明なガラス、石英、サファイア、あるいはポリエステル、ポリアクリレート、ポリカーボネート、ポリエーテルケトンなどの透明な合成樹脂などが挙げられる。特に、基板２の形成材料としては、安価なソーダガラスが好適に用いられる。
一方、基板と反対側から発光を取り出す形態の場合には、基板は不透明であってもよく、その場合、アルミナ等のセラミック、ステンレス等の金属シートに表面酸化などの絶縁処理を施したもの、熱硬化性樹脂、熱可塑性樹脂などを用いることができる。
【００９６】
陽極８は、インジウム錫酸化物（ＩＴＯ：Ｉｎｄｉｕｍ　Ｔｉｎ　Ｏｘｉｄｅ）等からなる透明電極であって光を透過可能である。正孔輸送層６は、例えば、トリフェニルアミン誘導体（ＴＰＤ）、ピラゾリン誘導体、アリールアミン誘導体、スチルベン誘導体、トリフェニルジアミン誘導体等からなる。具体的には、特開昭６３−７０２５７号、同６３−１７５８６０号公報、特開平２−１３５３５９号、同２−１３５３６１号、同２−２０９９８８号、同３−３７９９２号、同３−１５２１８４号公報に記載されているもの等が例示されるが、トリフェニルジアミン誘導体が好ましく、中でも４，４’−ビス（Ｎ（３−メチルフェニル）−Ｎ−フェニルアミノ）ビフェニルが好適とされる。
【００９７】
なお、正孔輸送層に代えて正孔注入層を形成するようにしてもよく、さらに正孔注入層と正孔輸送層を両方形成するようにしてもよい。その場合、正孔注入層の形成材料としては、例えば銅フタロシアニン（ＣｕＰｃ）や、ポリテトラヒドロチオフェニルフェニレンであるポリフェニレンビニレン、１，１−ビス−（４−Ｎ，Ｎ−ジトリルアミノフェニル）シクロヘキサン、トリス（８−ヒドロキシキノリノール）アルミニウム等が挙げられるが、特に銅フタロシアニン（ＣｕＰｃ）を用いるのが好ましい。
【００９８】
発光層５の形成材料としては、低分子の有機発光色素や高分子発光体、すなわち各種の蛍光物質や燐光物質などの発光物質、Ａｌｑ３（アルミキレート錯体）などの有機エレクトロルミネッセンス材料が使用可能である。発光物質となる共役系高分子の中ではアリーレンビニレン又はポリフルオレン構造を含むものなどが特に好ましい。低分子発光体では、例えばナフタレン誘導体、アントラセン誘導体、ペリレン誘導体、ポリメチン系、キサテン系、クマリン系、シアニン系などの色素類、８−ヒドロキノリンおよびその誘導体の金属錯体、芳香族アミン、テトラフェニルシクロペンタジエン誘導体等、または特開昭５７−５１７８１、同５９−１９４３９３号公報等に記載されている公知のものが使用可能である。陰極７はアルミニウム（Ａｌ）やマグネシウム（Ｍｇ）、金（Ａｕ）、銀（Ａｇ）等からなる金属電極である。
【００９９】
なお、陰極７と発光層５との間に、電子輸送層や電子注入層を設けることができる。電子輸送層の形成材料としては、特に限定されることなく、オキサジアゾール誘導体、アントラキノジメタンおよびその誘導体、ベンゾキノンおよびその誘導体、ナフトキノンおよびその誘導体、アントラキノンおよびその誘導体、テトラシアノアンスラキノジメタンおよびその誘導体、フルオレノン誘導体、ジフェニルジシアノエチレンおよびその誘導体、ジフェノキノン誘導体、８−ヒドロキシキノリンおよびその誘導体の金属錯体等が例示される。具体的には、先の正孔輸送層の形成材料と同様に、特開昭６３−７０２５７号、同６３−１７５８６０号公報、特開平２−１３５３５９号、同２−１３５３６１号、同２−２０９９８８号、同３−３７９９２号、同３−１５２１８４号公報に記載されているもの等が例示され、特に２−（４−ビフェニリル）−５−（４−ｔ−ブチルフェニル）−１，３，４−オキサジアゾール、ベンゾキノン、アントラキノン、トリス（８−キノリノール）アルミニウムが好適とされる。
【０１００】
図示しないが、本実施形態の有機ＥＬ装置１はアクティブマトリクス型であり、実際には複数のデータ線と複数の走査線とが格子状に基板２に配置される。そして、データ線や走査線に区画されたマトリクス状に配置された各画素毎に、従来は、スイッチングトランジスタやドライビングトランジスタ等の駆動用ＴＦＴを介して上記の有機ＥＬ素子９が接続されている。そして、データ線や走査線を介して駆動信号が供給されると電極間に電流が流れ、有機ＥＬ素子９の発光層５が発光して基板２の外面側に光が射出され、その画素が点灯する。
【０１０１】
ここで、本実施形態では、従来、各画素毎に設けられていたスイッチングトランジスタやドライビングトランジスタ等の駆動用ＴＦＴの代わりに、各画素毎に、本発明の微小シリコントランジスタを貼り付ける。この微小シリコントランジスタを貼り付けは、上述の第１工程から第１１工程で示した製造方法で行う。
【０１０２】
これにより、ＴＦＴを用いた場合に比べて、高性能のスイッチング機能を得ることができ、高速に表示状態を変更することができる有機ＥＬ装置１を製造することが可能となる。
【０１０３】
次に、本実施形態の応用例に係る電気光学装置の具体的な構成例について図２２を参照しながら説明する。
図２２は本実施形態に係る電気光学装置を、有機エレクトロルミネッセンス素子を用いたアクティブマトリクス型の表示装置（電気光学装置）に適用した場合の一例を示すものである。
【０１０４】
この有機ＥＬ装置Ｓ１は、回路図である図２２に示すように基板上に、複数の走査線１３１と、これら走査線１３１に対して交差する方向に延びる複数の信号線１３２と、これら信号線１３２に並列に延びる複数の共通給電線１３３とがそれぞれ配線されたもので、走査線１３１及び信号線１３２の各交点毎に、画素（画素領域素）ＡＲが設けられて構成されたものである。
【０１０５】
信号線１３２に対しては、シフトレジスタ、レベルシフタ、ビデオライン、アナログスイッチを備えるデータ線駆動回路３９０が設けられている。
一方、走査線１３１に対しては、シフトレジスタ及びレベルシフタを備える走査線駆動回路３８０が設けられている。また、画素領域ＡＲの各々には、走査線１３１を介して走査信号がゲート電極に供給される第１のトランジスタ３２２と、この第１のトランジスタ３２２を介して信号線１３２から供給される画像信号を保持する保持容量ｃａｐと、保持容量ｃａｐによって保持された画像信号がゲート電極に供給される第２のトランジスタ３２４と、この第２のトランジスタ３２４を介して共通給電線１３３に電気的に接続したときに共通給電線１３３から駆動電流が流れ込む画素電極３２３と、この画素電極（陽極）３２３と対向電極（陰極）２２２との間に挟み込まれる発光部（発光層）３６０とが設けられている。
【０１０６】
ここで、第１のトランジスタ３２２及び第２のトランジスタ３２４は、上述の第１工程から第１１工程で示した製造方法で有機ＥＬ表示装置Ｓ１の基板上に貼り付けられた微小シリコントランジスタである。
【０１０７】
このような構成のもとに、走査線１３１が駆動されて第１のトランジスタ３２２がオンとなると、そのときの信号線１３２の電位が保持容量ｃａｐに保持され、該保持容量ｃａｐの状態に応じて、第２のトランジスタ３２４の導通状態が決まる。そして、第２のトランジスタ３２４のチャネルを介して共通給電線１３３から画素電極３２３に電流が流れ、さらに発光層３６０を通じて対向電極２２２に電流が流れることにより、発光層３６０は、これを流れる電流量に応じて発光するようになる。
【０１０８】
（電子機器）
上記実施形態の電気光学装置を備えた電子機器の例について説明する。
図２３は、携帯電話の一例を示した斜視図である。図２３において、符号１０００は携帯電話本体を示し、符号１００１は上記の電気光学装置を用いた表示部を示している。
【０１０９】
図２４は、腕時計型電子機器の一例を示した斜視図である。図２４において、符号１１００は時計本体を示し、符号１１０１は上記の電気光学装置を用いた表示部を示している。
【０１１０】
図２５は、ワープロ、パソコンなどの携帯型情報処理装置の一例を示した斜視図である。図２５において、符号１２００は情報処理装置、符号１２０２はキーボードなどの入力部、符号１２０４は情報処理装置本体、符号１２０６は上記の電気光学装置を用いた表示部を示している。
【０１１１】
図２３から図２５に示す電子機器は、上記実施形態の電気光学装置を備えているので、表示品位に優れ、特に、高速応答で明るい画面の有機ＥＬ表示部を備えた電子機器を実現することができる。また、上記実施形態の製造方法によって、従来のものよりも電子機器を小型化することができる。さらにまた、上記実施形態の製造方法によって、製造コストを従来のものよりも低減することができる。
【０１１２】
なお、本発明の技術範囲は上記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能であり、実施形態で挙げた具体的な材料や層構成などはほんの一例に過ぎず、適宜変更が可能である。
【０１１３】
【発明の効果】
以上の説明で明らかなように、本発明の半導体素子部材及び半導体装置によれば、機能層の電気抵抗が高くても、前記半導体素子を駆動させる電極が半導体素子の外縁の周囲に設けられているので、電流経路のうち高抵抗な機能層の部分を極力短くできる。又、水平方向（機能層の表面に沿う方向）の電流経路が増大する。そして、これらにより、半導体素子部材全体の電気抵抗を低減可能となる。特に、機能層の厚みが薄くてその抵抗が高い場合に有効となる。
又、本発明の半導体素子部材及び半導体装置において、機能層に加えて高導電層を設けた場合、機能層の電気抵抗が高くても、高導電層が低抵抗であるので両者の合成抵抗も低減されるので、上記した電極の効果に加えて、半導体素子部材全体の電気抵抗をさらに低減可能となる。特に、機能層の厚みが薄くてその抵抗が高い場合に有効となる。
【０１１４】
また、本発明の製造方法によれば、半導体基板上に形成した半導体素子を、微小タイル形状に当該半導体基板から剥離するので、その微小タイル形状に切り離された半導体素子を、任意の物体に接着して集積回路を形成することが可能となる。
【図面の簡単な説明】
【図１】第１の実施形態に係る半導体素子部材及び半導体装置の構成を示す断面図である。
【図２】半導体素子部材の電極の構成を示す上面図である。
【図３】半導体素子部材内の電流経路を示す模式図である。
【図４】第２の実施形態に係る半導体素子部材の電極の構成を示す上面図である。
【図５】第３の実施形態に係る半導体素子部材及び半導体装置の構成を示す断面図である。
【図６】高導電層１２ｙが介装された下部ミラー１２ｘの構成を示す拡大断面図である。
【図７】高導電層１２ｙのバンドプロファイルを示す模式図である。
【図８】第４の実施形態に係る半導体装置の構成を示す断面図である。
【図９】第５の実施形態に係る半導体素子部材及び半導体装置の製造方法の第１工程を示す概略断面図である。
【図１０】同上の製造方法の第２工程を示す概略断面図である。
【図１１】同上の製造方法の第３工程を示す概略断面図である。
【図１２】同上の製造方法の第４工程を示す概略断面図である。
【図１３】同上の製造方法の第５工程を示す概略断面図である。
【図１４】同上の製造方法の第６工程を示す概略断面図である。
【図１５】同上の製造方法の第７工程を示す概略断面図である。
【図１６】同上の製造方法の第８工程を示す概略断面図である。
【図１７】同上の製造方法の第９工程を示す概略断面図である。
【図１８】同上の製造方法の第１１工程を示す概略断面図である。
【図１９】本発明の製造方法で作成した集積回路の一例を示す模式斜視図である。
【図２０】本実施形態の電気光学装置の概略断面図である。
【図２１】同上の電気光学装置の膜状部材を示す断面図である。
【図２２】アクティブマトリクス型の表示装置を示す回路図である。
【図２３】本実施形態の電気光学装置を備えた電子機器の一例を示す図である。
【図２４】本実施形態の電気光学装置を備えた電子機器の一例を示す図である。
【図２５】本実施形態の電気光学装置を備えた電子機器の一例を示す図である。
【図２６】従来のハイブリッド集積回路の一例を示す模式斜視図である。
【符号の説明】
１２ａ　　　　　　　　　　　（下部）反射鏡層構造を備
１２ｂ、１２ｙ　　　　　　　高導電層
１３　　　　　　　　　　　　半導体デバイス（半導体素子）
１３ｈ、１３ｉ　　　　　　　電極
１０１ａ　　　　　　　　　　フォトダイオードチップ
１０１ｂ　　　　　　　　　　面発光レーザチップ
１０１ｃ　　　　　　　　　　高電子移動度トランジスタチップ
１１１　　　　　　　　　　　シリコンＬＳＩチップ
１１２　　　　　　　　　　　ＬＳＩ領域
５００、５１０　　　　　　　半導体素子部材
６００　　　　　　　　　　　基板
６０６　　　　　　　　　　　接着層
７００　　　　　　　　　　　半導体基板
９００、９１０、９２０　　　半導体装置
【図１】
2004031669.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
2004031669.tif 000016
【図１５】
2004031669.tif 000017
【図１６】
2004031669.tif 000018
【図１７】
2004031669.tif 000019
【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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