(57)【要約】【課題】複数の半導体素子が積層されてなる半導体パッケージにおいて、積層する半導体素子のサイズに制約されない製造方法を提供する。【解決手段】半導体素子を複数個積み重ねて、一つの半導体パッケージに封入する構造を有し、少なくとも一つの半導体素子がワイヤーボンディングによる金線を介して、半導体素子間及び半導体パッケージ外部と接続されている半導体装置の製造方法であって、前記金線により接続された半導体素子の入出力端子及びワイヤーボンディング干渉区域を除いた半導体素子機能面全面に前記金線のループの最高点よりも、高さのあるスペーサーが形成されている半導体装置の製造方法。【選択図】図３
2004158747.tif 000002
【特許請求の範囲】
【請求項１】
半導体素子を複数個積み重ねて、一つの半導体パッケージに封入する構造を有し、少なくとも一つの半導体素子がワイヤーボンディングによる金線を介して、半導体素子間及び半導体パッケージ外部と接続されている半導体装置の製造方法であって、前記金線により接続された半導体素子の入出力端子及びワイヤーボンディング干渉区域を除いた半導体素子機能面全面に前記金線のループの最高点よりも、高さのあるスペーサーが形成されている事を特徴とする、半導体装置の製造方法。
【請求項２】
スペーサーが感光性樹脂からなり、更に半導体素子が個片化される前のウェハーの状態でウェハー全面に前記感光性樹が配置された後、フォトリソグラフィーの手法により、前記感光性樹の不要部が除去される工程を含む請求項１記載の半導体装置の製造方法。
【請求項３】
裏面全面に積層貼り付け用の樹脂層を形成された半導体素子を、スペーサー上に貼り付けることにより、被積層半導体素子の金線ループに干渉するエリアに空隙を設ける工程を含む請求項１又は２記載の半導体装置の製造方法。
【請求項４】
スペーサーの上に、液状の半導体素子積層・固定用樹脂を供給し、その上から半導体素子をマウントすることにより、液状樹脂がワイヤーボンディングの根元付近に流れ込むと共に複数の金線の間を充填する工程を含む請求項１又は２記載の半導体素子の製造方法。
【請求項５】
請求項１〜４いずれかに記載された半導体装置の製造方法により製造された半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、複数個の半導体素子を積み重ねてパッケージングする際に半導体パッケージの生産性を向上させる技術を提供するものである。
【０００２】
【従来の技術】
近年の電子機器の高機能化並びに軽薄短小化の要求に伴い、電子部品の高密度集積化、さらには高密度実装化が進んできている。これらの電子機器に使用される半導体パッケージは、小型化かつ多ピン化してきており、また、半導体パッケージを含めた電子部品を実装する、実装用基板も小型化してきている。さらには電子機器への収納性を高めるため、リジット基板とフレキシブル基板を積層し一体化して、折り曲げを可能としたリジットフレックス基板が、実装用基板として使われるようになってきている。
【０００３】
半導体パッケージはその小型化に伴って、従来のようなリードフレームを使用した形態のパッケージでは、小型化に限界がきているため、最近では回路基板上にチップを実装したものとして、ＢＧＡ（Ｂａｌｌ  Ｇｒｉｄ  Ａｒｒａｙ）や、ＣＳＰ（Ｃｈｉｐ  Ｓｃａｌｅ  Ｐａｃｋａｇｅ）と言った、エリア実装型の新しいパッケージ方式が提案されている。これらの半導体パッケージにおいて、半導体チップの電極と従来型半導体パッケージのリードフレームの機能を有する、半導体パッケージ用基板と呼ばれる、プラスチックやセラミックス等各種材料を使って構成される、サブストレートの端子との電気的接続方法として、ワイヤーボンディング方式やＴＡＢ（Ｔａｐｅ  Ａｕｔｏｍａｔｅｄ  Ｂｏｎｄｉｎｇ）方式、さらにはＦＣ（Ｆｒｉｐ  Ｃｈｉｐ）方式などが知られているが、最近では、半導体パッケージの小型化に有利なＦＣ接続方式を用いた、ＢＧＡやＣＳＰの構造が盛んに提案されている。
【０００４】
しかしながら、上記工法では一つの半導体パッケージに対し半導体素子を一つしか収納できないため、半導体パッケージの小型化には自ずと限界がある。このため、一つの半導体パッケージの内部に複数個の半導体素子を積み重ねて収納することにより、実装密度を向上させる手法が提案されている。この際に、半導体素子は何らかの手法でリードフレームもしくはサブストレートと接続する必要があるが、現在の主流はワイヤーボンディングによるものであり、一部では最下層の半導体素子をサブストレートにフリップチップ方式で接続している。しかしながら、上記の技術では下層のワイヤーボンディングによる金線接合と上層の半導体素子の干渉を避けるため、積層される半導体素子は、より下層の半導体素子よりも小さいことが必要であり、実装上の制約が大きくなっている。
【０００５】
この問題を回避するため、半導体素子の形状が長方形の場合は積層方向を９０度変えながら積層していく方法や（図２参照）、２枚の半導体素子の間にスペーサーとしてシリコンチップをはさみこむ方法（図１参照）、厚みの厚いフィルム状の接着剤により半導体素子を積層する方式などが提案されている。しかし、パッケージサイズが大きくなる、プロセスが複雑になる、材料コストが上昇するなどの問題点を抱えている。
【０００６】
【発明が解決しようとする課題】
そこで、本発明者は種々検討の結果、光解像可能な感光性樹脂層を、半導体素子面上にスペーサーとして形成することにより、半導体素子積層時に半導体素子のサイズ的制約をなくすための技術を開発した。
【０００７】
【課題を解決するための手段】
即ち本発明は、半導体素子の集合体である半導体ウェハー表面全体に光解像可能な感光性樹脂層を、その上面に積層する半導体素子がワイヤーボンディングに干渉しない厚みだけ形成し、半導体素子の入出力端子周辺部をフォトリソグラフィーの手法で除去、個片化した後に半導体素子のワイヤーボンディングによる接続工程へと供し、更に上記スペーサー上に、半導体素子を積層することにより、金線ループの干渉を抑え、半導体素子の制約を受けることなく、半導体素子を積層し、一つの半導体パッケージに封入することを可能とするものである。
【０００８】
【発明の実施の形態】
本発明では、まず半導体ウェハー表面全面に、感光性樹脂層を形成する。感光性樹脂層の形成方法は、ドライフィルムのラミネート・印刷・スピンコート・カーテンコートと言った厚み制御が可能な既存の方法の中から、必要とする樹脂厚みに適した方法を選択することができる。
【０００９】
次に、上記感光性樹脂はフォトリソグラフの手法により、半導体素子のワイヤーボンディングパッド周辺部の樹脂がワイヤーボンディングの際に干渉しないよう除去される。  続いて、パターニングが完了した感光性樹脂層は加熱され、完全硬化することにより所定の特性を得る。この際のスペーサーの高さは、該半導体素子を外部端子もしくは他のチップと接続するために用いるワイヤーボンディングの金線ループ最後部よりも高い必要がある。好ましくは金線ループ最後部より５０μｍ以上厚いことが望ましい。
【００１０】
このようにして得られた、スペーサー付半導体ウェハーはダイシングマシンにより個片化され、サブストレートもしくはリードフレームのアイランド上に位置決めマウントされ、金線により、外部端子もしくは他のチップと電気的に接合される。
【００１１】
次に半導体素子上のスペーサーに、半導体素子を積層するが、スペーサーにより十分なスタンドオフが確保されているため、金線ループへの干渉を考慮することなく、半導体素子のサイズを選択し積層することができる。この際、半導体素子積層、固定用の材料としてはフィルム状、液状等の既存の材料を用いることができる。
【００１２】
更に、複数の半導体素子を積層する場合には、積層する半導体素子のすべてに感光性樹脂からなる、スペーサーを形成しておくことにより対応することが可能である。
【００１３】
【実施例】
以下、実施例により本発明を具体的に説明するが、本発明はこれによって何ら限定されるものではない。
【００１４】
（実施例１）
図３に示すように、半導体ウェハー表面２に、ノボラック系ポジ型感光性樹脂のＭＥＫ溶液を、スピンコーターにより１０８μｍ厚に塗工し、７０℃で２０分間乾燥した。乾燥した膜７を所定のマスクを用いて露光し、ワイヤーボンディングパッド周辺の樹脂を２．３８％ＴＭＡＨ水溶液により溶解除去した。この際、樹脂厚は減膜し、１０５μｍとなった。更にパターニングされた感光性樹脂は１５０℃で１時間加熱することにより、完全硬化した。
【００１５】
次に、その表面にパターニングされた感光性樹脂からなるスペーサーを有するウェハーは、ダイシングダイアタッチフィルム８をその裏面全面に貼り付けた後、ダイシングマシンにより個片化され、ＦＲ−４基板を母材とするプリント配線板５に位置決めマウントされた。さらに、金線１により外部端子と半導体素子が電気的に接続された。
【００１６】
加えて、もう一つの上記半導体素子をスペーサー上に位置決めマウントし金線により、外部端子と電気的に接続して、第２層の半導体素子を得た。また、同じ工程を繰り返すことにより第３層の半導体素子を得た。
【００１７】
最後に、上記プロセスにより、プリント配線板上に電気的に接続された半導体素子が３層積層された構造物は、エポキシ封止樹脂により封止され、半導体素子搭載面とは逆の面に、半田ボールを搭載し、ＢＧＡパッケージとした。このようにして得られた半導体素子は、実際にプリント配線板に実装され、半導体装置としての動作に支障のないことが確認された。
【００１８】
【発明の効果】
本発明によれば、複数の半導体素子が積層されてなる半導体パッケージを積層する半導体素子のサイズの制約なく、効率よく製造することが可能となる。
【図面の簡単な説明】
【図１】半導体素子と半導体素子の間にスペーサーを挿入する従来の半導体素子積層方法を示す概略図。
【図２】積層する半導体素子を９０°回転させて積層する従来の半導体素子積層方法を示す概略図。
【図３】本発明の半導体積層方法の一例を示す工程概略図。
【符号の説明】
１    金線
２    半導体素子
３    スペーサー（ポリイミドフィルムなど）
４    積層、固定用樹脂
５    プリント配線板
６    半田ボール
７    スペーサー用感光性樹脂
８    ダイシングダイアタッチフィルム
【図１】
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【図２】
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【図３】
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