(57)【要約】【課題】ゲート電極にオーバーラップしているＬＤＤ領域であるオーバーラップ領域と、ゲート電極にオフセットしているＬＤＤ領域であるオフセット領域との各領域における不純物濃度を独立して制御できるようにすると共に、上記各領域長さの再現性を高める。【解決手段】半導体層２の上に積層されたゲート絶縁膜３の上に形成した、第２の形状のゲート電極４，５を不純物注入マスクとし、半導体層２に対して不純物を注入する。その後、上記第２の形状のゲート電極４，５の両側部に第２の導電部８を設けることにより形成したゲート電極９を不純物注入マスクとし、半導体層２に対して不純物を注入して、上記第２の導電部８の下方にオーバーラップ領域６を形成する。その後、ゲート電極９の両側部に壁状に形成した絶縁性のサイドウォール１１と、ゲート電極９とを不純物注入マスクとし、半導体層２に対して不純物を注入することにより、該サイドウォール１１の下方にオフセット領域１０を形成し、オフセット領域１０の外側に、ソース領域１２及びドレイン領域１３を形成する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
半導体層の上にゲート絶縁膜を積層する工程と、
上記ゲート絶縁膜の上に、ゲート電極の中間体を形成する工程と、
上記ゲート電極の中間体を不純物注入マスクとし、上記半導体層に対して不純物を注入する工程と、
上記ゲート電極の中間体の両側部に導電部材を形成することにより、ゲート電極の完成体を形成する工程と、
上記ゲート電極の完成体を不純物注入マスクとし、上記半導体層に対して不純物を注入することにより、上記導電部材の下方に第１の不純物領域を形成する工程と、
上記ゲート電極の完成体の両側部に、絶縁性のサイドウォールを壁状に形成する工程と、
上記サイドウォールとゲート電極の完成体とを不純物注入マスクとし、上記半導体層に対して不純物を注入することにより、該サイドウォールの下方に第２の不純物領域を形成すると共に、該第２不純物領域の外側に第３の不純物領域を形成する工程とを備えている
ことを特徴とする半導体装置の製造方法。
【請求項２】
半導体層の上に積層されたゲート絶縁膜の上に、第１の導電膜を積層し、該第１の導電膜の上にマスク層を積層する工程と、
上記第１の導電膜及びマスク層に対して第１のエッチングを行うことにより、第１の形状のゲート電極を形成する工程と、
上記第１の形状のゲート電極を構成するマスク層をエッチングマスクとし、上記第１の導電膜の両側部に対して第２のエッチングを行うことにより、第２の形状のゲート電極を形成する工程と、
上記第２の形状のゲート電極を構成する第１の導電膜を不純物注入マスクとし、上記半導体層に対して不純物を注入する工程と、
上記第２の形状のゲート電極における第１の導電膜を少なくとも覆う第２の導電膜を形成する工程と、
上記マスク層をエッチングマスクとし、上記第１の導電膜の両側部に上記第２の導電膜が残るように、上記第２の導電膜に対して第３のエッチングを行うことにより、第３の形状のゲート電極を形成する工程と、
上記第３の形状のゲート電極を不純物注入マスクとし、上記半導体層に対して不純物を注入することにより、上記第３の形状のゲート電極を構成する第２の導電膜の下方に、第１の不純物領域を形成する工程と、
上記第３の形状のゲート電極の側部を少なくとも覆う絶縁膜を形成する工程と、
上記絶縁膜に対して第４のエッチングを行うことにより、該絶縁膜の一部を、上記第３の形状のゲート電極の両側部に残して壁状のサイドウォールに形成する工程と、
上記サイドウォール及び第３の形状のゲート電極を不純物注入マスクとし、上記半導体層に対して不純物を注入することにより、該サイドウォールの下方に第２の不純物領域を形成すると共に、該第２不純物領域の外側に第３の不純物領域を形成する工程とを備えている
ことを特徴とする半導体装置の製造方法。
【請求項３】
請求項２において、
上記マスク層は、導電膜により構成されている
ことを特徴とする半導体装置の製造方法。
【請求項４】
請求項２において、
上記第１の導電膜及び第２の導電膜は、ポリシリコンにより構成され、
上記マスク層は、Ｔｉ、Ｚｒ、Ｈｆ、Ｖ、Ｎｂ、Ｔａ、Ｃｒ、Ｍｏ、及びＷの少なくとも１つの高融点金属、又は、ＴｉＳｉ２、ＺｒＳｉ２、ＨｆＳｉ２、ＶＳｉ２、ＮｂＳｉ２、ＴａＳｉ２、ＣｒＳｉ２、ＭｏＳｉ２、及びＷＳｉ２の少なくとも１つの高融点金属を含む化合物により構成されている
ことを特徴とする半導体装置の製造方法。
【請求項５】
請求項２において、
上記第１のエッチングでは、フッ素系ガス及び塩素系ガスの少なくとも一方を含むガスによりエッチングする
ことを特徴とする半導体装置の製造方法。
【請求項６】
請求項２において、
上記第２のエッチング及び第３のエッチングでは、臭素系ガスを含むガスによりエッチングする
ことを特徴とする半導体装置の製造方法。
【請求項７】
絶縁性基板の上に積層された半導体層と、
上記半導体層の上に積層されたゲート絶縁膜と、
上記ゲート絶縁膜の上に形成されたゲート電極と、
上記ゲート電極の両側部に隣接して壁状に形成された絶縁性のサイドウォールとを備え、
上記ゲート電極は、上記ゲート絶縁膜上に形成された第１の導電部と、該第１の導電部の両側に形成されると共に電気的に接続された第２の導電部と、上記第１の導電部及び第２の導電部の上に形成されたマスク層とにより構成され、
上記第１の導電部の下方の半導体層には、チャネル領域が形成され、
上記第２の導電部の下方の半導体層には、第１の不純物領域が形成され、
上記サイドウォールの下方の半導体層には、第２の不純物領域が形成され、
上記第２の不純物領域の外側の半導体層には、上記第１の不純物領域及び第２の不純物領域よりも高い不純物濃度を有すると共に、ソース電極又はドレイン電極が接続される第３の不純物領域が形成され、
上記第１の不純物領域と第２の不純物領域とは、上記第３の不純物領域と同じ導電型に構成されている
ことを特徴とする半導体装置。
【請求項８】
請求項７において、
上記マスク層は、第１の導電部及び第２の導電部に電気的に接続された第３の導電部に構成されている
ことを特徴とする半導体装置。
【請求項９】
請求項７において、
上記第１の導電部及び第２の導電部は、ポリシリコンにより構成され、
上記マスク層は、Ｔｉ、Ｚｒ、Ｈｆ、Ｖ、Ｎｂ、Ｔａ、Ｃｒ、Ｍｏ、及びＷの少なくとも１つの高融点金属、又は、ＴｉＳｉ２、ＺｒＳｉ２、ＨｆＳｉ２、ＶＳｉ２、ＮｂＳｉ２、ＴａＳｉ２、ＣｒＳｉ２、ＭｏＳｉ２、及びＷＳｉ２の少なくとも１つの高融点金属を含む化合物により構成されている
ことを特徴とする半導体装置の製造方法。
【請求項１０】
請求項７において、
上記第２の不純物領域の不純物濃度は、第１の不純物領域の不純物濃度と同じである
ことを特徴とする半導体装置。
【請求項１１】
請求項７において、
上記第２の不純物領域の不純物濃度は、第１の不純物領域よりも低い
ことを特徴とする半導体装置。
【請求項１２】
請求項７において、
上記第２の不純物領域の不純物濃度は、第１の不純物領域よりも高い
ことを特徴とする半導体装置。
【請求項１３】
請求項７において、
上記ゲート電極、ゲート絶縁膜、第１の不純物領域、及び第２の不純物領域を有するトランジスタ本体を複数備え、
上記トランジスタ本体は、第３の不純物領域を介して直列に接続されている
ことを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法及び半導体装置に関し、特に、ゲート電極にオーバーラップしているＬＤＤ領域と、ゲート電極にオフセットしているＬＤＤ領域とが形成されたＧＯＬＤ構造を備える半導体装置に係るものである。
【０００２】
【従来の技術】
近年、アクティブマトリクス型の液晶表示装置における画素スイッチング素子や、スイッチング画素を駆動する周辺回路等に適用される薄膜トランジスタ（以降、ＴＦＴと称する）に代表される半導体装置は、微細化が進められている。以下に、半導体装置としてＴＦＴを例に挙げて説明する。
【０００３】
すなわち、例えば液晶表示装置では、表示品位を向上するために、画素の高精細化に伴う画素ピッチの縮小が必要であり、液晶表示パネルの小型化、さらには、従来シリコンＩＣで構成していた回路を液晶表示パネル内に組み込むことによる液晶表示パネル自体の高機能化等を図るためには、ＴＦＴの微細化が必要であるためである。
【０００４】
ＴＦＴを微細化するためには、マスク形成時に微細な位置合わせ精度（アライメント精度）が要求される。一方、位置合わせ精度は、露光装置や、使用する基板等により大きく影響されるため、狙い通りの構造を得るためには、上記露光装置や基板の位置合わせ精度に対し、ある程度の精度の余裕（アライメントマージン）を考慮しなければならず、そのアライメントマージンを超えた位置合わせをすると、形状不良等の問題が生じてしまう。
【０００５】
そこで、従来より、ＴＦＴを自己整合的に形成する技術が知られている。この技術では、上記アライメントマージンを考慮する必要が無いために、上記露光装置や基板の微細な位置合わせが不要になると共に、フォトリソグラフイの工程が不要になるために、マスク枚数が削減できる利点がある。
【０００６】
一方、一般的にＴＦＴに要求される特性として、オン動作時の電流（オン電流）が大きく、オフ動作時の電流（オフ電流）が小さいことが挙げられる。また、ＴＦＴの信頼性を向上させる観点から、オン動作状態でチャネル領域内におけるホットキャリアの発生を抑えることが必要である。
【０００７】
これらの要求に対し、ゲート電極の下方にチャネル領域と、該ゲート電極にオーバーラップしているＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域（以降、オーバーラップ領域とも称する）とを有するＧＯＬＤ（Ｇａｔｅ  Ｏｖｅｒｌａｐｐｅｄ  Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造を備えたＴＦＴが、知られている。オーバーラップ領域の不純物濃度は、ゲート領域及びソース領域よりも薄くなっている。
【０００８】
このＧＯＬＤ構造を有するＴＦＴは、オン動作状態において、チャネル領域と共にオーバーラップ領域にもゲート電圧が印加されることにより、抵抗が低減されるため、大きなオン電流を得ることができる。さらに、オフ動作状態においても、オーバーラップ領域でチャネル長さ方向の電界が緩和されるため、チャネル領域内に発生するホットキャリアを抑制してＴＦＴ信頼性を向上させることができる。
【０００９】
さらに、上記オーバーラップ領域の外側であってゲート電極が上方に存在しない領域に、ゲート電極に対してオフセットしているＬＤＤ領域（以降、オフセット領域とも称する）を設けることが知られている（例えば、特許文献１参照）。このオーバーラップ領域とオフセット領域との双方を備えるＴＦＴでは、オフセット領域が、ゲート電圧の影響を受けないため、オフ電流の低減を図ることができる。
【００１０】
上記特許文献１には、以上に説明したようなＧＯＬＤ構造を有するＴＦＴを、自己整合的に製造する方法が開示されている。以下に、その製造方法の概略を、図１３〜図１６を参照して説明する。
【００１１】
まず、第１の工程では、図１３に示すように、ガラス基板２１の上に半導体層２２、ゲート絶縁膜２３、第１の導電膜２４を積層する。さらに、この第１の導電膜２４の上に第２の導電膜を積層すると共に、該第２の導電膜の上にマスクであるフォトレジスト２５を設けて第１のドライエッチングを行う。このことにより、所定のテーパ角度を有する第２の導電膜２６ａを形成する。
【００１２】
次に、第２の工程では、図１４に示すように、フォトレジスト２５を残した状態で、第２のドライエッチングを行うことにより、上記第２の導電膜２６ａと略同じテーパ角度を有する第１の導電膜２４ａを形成する。その後、上記半導体層２２に対してイオン注入を行うことにより、ソース領域２７及びドレイン領域２８を形成する。
【００１３】
続いて、第３の工程では、図１５に示すように、上記第１の導電膜２４ａ及び第２の導電膜２６ａに対し、フォトレジスト２５を残した状態で第３のドライエッチングを行うことにより、第１の導電膜２４ｂ及び第２の導電膜２６ｂを形成する。すなわち、第２の導電膜２６ｂの上部には、上記第１のドライエッチングで形成した第２の導電膜２６ａよりも急勾配なテーパ部を形成する一方、第２の導電膜２６ｂの下部には、上記第２の導電膜２６ａよりも緩勾配なテーパ部を形成する。
【００１４】
その後、第４の工程では、図１６に示すように、フォトレジスト２５をさらに残した状態で、第４のドライエッチングを行うことにより、第１の導電膜２４ｃ及び第２の導電膜２６ｃを形成する。すなわち、第２の導電膜２６ｃを、上下に亘って急勾配なテーパ部に形成する一方、第１の導電膜２４ｃを、上記第３のドライエッチングで形成した第２の導電膜２６ｂの下部よりも、さらに緩勾配なテーパ部に形成する。その結果、第１の導電膜２４ｃ及び第２の導電膜２６ｃは、ゲート電極に構成される。このとき、ゲート絶縁膜２３には、第１の導電膜２４ｂに連続するテーパ部を形成する。
【００１５】
続いて、上記半導体層２２に対してイオン注入を行い、該半導体層２２内に、ゲート電極とオーバーラップしているオーバーラップ領域２９と、ゲート電極とオフセットしているオフセット領域３０とを、自己整合的に形成する。このことにより、チャネル領域３１が同時に形成される。オーバーラップ領域２９とオフセット領域３０とでは、不純物濃度が異なっており、オーバーラップ領域２９の不純物濃度は、オフセット領域３０よりも低くなっている。
【００１６】
【特許文献１】
特開２００２−８３８０５号公報
【００１７】
【発明が解決しようとする課題】
しかしながら、上記特許文献１では、オーバーラップ領域及びオフセット領域における各不純物濃度を独立して制御することが難しいという問題がある。
【００１８】
すなわち、上記従来のＴＦＴでは、図１６に示すように、イオン注入が、オーバーラップ領域２９及びオフセット領域３０に対して同時に行われるため、一方の領域における不純物濃度だけを任意に変えようとしても、他方の領域における不純物濃度も同時に変化してしまう。したがって、オーバーラップ領域２９及びオフセット領域３０の各不純物濃度を独立に制御することが困難である。
【００１９】
また、上記イオン注入は、オーバーラップ領域２９及びオフセット領域３０に対し、半導体層２２の上で連続的なテーパ部に形成されている第１の導電膜２４ｃ及びゲート絶縁膜２３を介して行われるため、オーバーラップ領域２９及びオフセット領域３０における各不純物濃度が、常に連続的に変化する分布となってしまう。
【００２０】
そのことに加えて、上記特許文献１では、オーバーラップ領域及びオフセット領域の長さが、各工程におけるプロセス変動の影響を受けやすいため、該各領域の長さの再現性が低いという問題がある。
【００２１】
すなわち、上記ＴＦＴでは、図１６に示すように、オーバーラップ領域２９及びオフセット領域３０の各領域の長さを最終的に決定するのは、第１の導電膜２４ｃのテーパ部における先端の位置Ａである。つまり、上記各領域長さの再現性を向上させるためには、形成された第１の導電膜２４ｃの先端位置Ａの変動を抑制することが必要である。
【００２２】
これに対し、上記特許文献１では、オーバーラップ領域２９及びオフセット領域３０を自己整合的に形成するために、複数のドライエッチング工程を行うことによって、第１の導電膜２４ｃにおけるテーパ部の先端位置Ａ（つまり、テーパ角度）を制御している。しかし、テーパ角度が４５°以下であって比較的小さいため、上記テーパ部の先端位置Ａには、エッチング成形のばらつきや、成形された膜厚のばらつきよりも大きな寸法の変動が生じてしまうという問題点がある。
【００２３】
この点について、図１７〜図２０を参照して詳しく説明する。
【００２４】
図１７に示すように、テーパ角度が急勾配であって９０°に近い場合には、テーパ角度の変動に対する上記先端位置Ａの変動Δｔ１は、比較的小さい。これに対して、図１８に示すように、テーパ角度が緩勾配であって４５°よりも小さい場合には、テーパ角度の変動に対する上記先端位置Ａの変動Δｔ２は、非常に大きくなってしまう。
【００２５】
一方、図１９に示すように、テーパ角度が急勾配であって９０°に近い場合には、テーパ部の厚さの変動（第１の導電膜２４ｃの厚さの変動）に対する上記先端位置の変動Δｔ３は、比較的小さくなる。これに対して、図２０に示すように、テーパ角度が緩勾配であって４５°よりも小さい場合には、テーパ部の厚さの変動に対する上記先端位置Ａの変動Δｔ４は、非常に大きいものとなってしまう。
【００２６】
本発明は斯かる諸点に鑑みてなされたものであり、その目的とするところは、ゲート電極にオーバーラップしているＬＤＤ領域であるオーバーラップ領域と、ゲート電極にオフセットしているＬＤＤ領域であるオフセット領域との各領域における不純物濃度を独立して制御できるようにすると共に、オーバーラップ領域及びオフセット領域の各領域長さの再現性を高めることにある。
【００２７】
【課題を解決するための手段】
上記の目的を達成するために、この発明では、半導体層の上に積層されたゲート絶縁膜の上に形成した、ゲート電極の中間体を不純物注入マスクとし、上記半導体層に対して不純物を注入する工程と、上記ゲート電極の中間体の両側部に導電部材を設けることにより形成したゲート電極の完成体を不純物注入マスクとし、上記半導体層に対して不純物を注入して、上記導電部材の下方にオーバーラップ領域を形成する工程と、上記ゲート電極の完成体の両側部に壁状に形成した絶縁性のサイドウォールと、上記ゲート電極の完成体とを不純物注入マスクとし、上記半導体層に対して不純物を注入することにより、該サイドウォールの下方にオフセット領域を形成すると共に、該オフセット領域の外側に不純物領域を形成する工程とを備えるようにした。
【００２８】
具体的に、本発明に係る半導体装置の製造方法は、半導体層の上にゲート絶縁膜を積層する工程と、上記ゲート絶縁膜の上に、ゲート電極の中間体を形成する工程と、上記ゲート電極の中間体を不純物注入マスクとし、上記半導体層に対して不純物を注入する工程と、上記ゲート電極の中間体の両側部に導電部材を形成することにより、ゲート電極の完成体を形成する工程と、上記ゲート電極の完成体を不純物注入マスクとし、上記半導体層に対して不純物を注入することにより、上記導電部材の下方に第１の不純物領域を形成する工程と、上記ゲート電極の完成体の両側部に、絶縁性のサイドウォールを壁状に形成する工程と、上記サイドウォールとゲート電極の完成体とを不純物注入マスクとし、上記半導体層に対して不純物を注入することにより、該サイドウォールの下方に第２の不純物領域を形成すると共に、該第２不純物領域の外側に第３の不純物領域を形成する工程とを備えている。
【００２９】
また、本発明に係る半導体装置の製造方法は、半導体層の上に積層されたゲート絶縁膜の上に、第１の導電膜を積層し、該第１の導電膜の上にマスク層を積層する工程と、上記第１の導電膜及びマスク層に対して第１のエッチングを行うことにより、第１の形状のゲート電極を形成する工程と、上記第１の形状のゲート電極を構成するマスク層をエッチングマスクとし、上記第１の導電膜の両側部に対して第２のエッチングを行うことにより、第２の形状のゲート電極を形成する工程と、上記第２の形状のゲート電極を構成する第１の導電膜を不純物注入マスクとし、上記半導体層に対して不純物を注入する工程と、上記第２の形状のゲート電極における第１の導電膜を少なくとも覆う第２の導電膜を形成する工程と、上記マスク層をエッチングマスクとし、上記第１の導電膜の両側部に上記第２の導電膜が残るように、上記第２の導電膜に対して第３のエッチングを行うことにより、第３の形状のゲート電極を形成する工程と、上記第３の形状のゲート電極を不純物注入マスクとし、上記半導体層に対して不純物を注入することにより、上記第３の形状のゲート電極を構成する第２の導電膜の下方に、第１の不純物領域を形成する工程と、上記第３の形状のゲート電極の側部を少なくとも覆う絶縁膜を形成する工程と、上記絶縁膜に対して第４のエッチングを行うことにより、該絶縁膜の一部を、上記第３の形状のゲート電極の両側部に残して壁状のサイドウォールに形成する工程と、上記サイドウォール及び第３の形状のゲート電極を不純物注入マスクとし、上記半導体層に対して不純物を注入することにより、該サイドウォールの下方に第２の不純物領域を形成すると共に、該第２不純物領域の外側に第３の不純物領域を形成する工程とを備えている。
【００３０】
すなわち、オーバーラップ領域である第１の不純物領域を形成した後に、オフセット領域である第２の不純物領域が形成される。すなわち、オーバーラップ領域とオフセット領域とを別の工程で形成するようにしたので、これらオーバーラップ領域とオフセット領域との双方に対し、不純物濃度を独立に設定することが可能となる。さらに、オーバーラップ領域とオフセット領域との境界を、テーパ状でなく壁状のサイドウォールにより規定するようにしたので、該各領域の長さは、各工程におけるプロセス変動の影響を受けにくい。その結果、オーバーラップ領域及びオフセット領域の各領域長さを、再現性良く形成することが可能となる。加えて、各領域における不純物濃度の分布を均一化することが可能となる。
【００３１】
上記マスク層は、導電膜により構成されていることが好ましい。すなわち、ゲート電極の電気抵抗を低減することが可能となる。
【００３２】
上記第１の導電膜及び第２の導電膜は、ポリシリコンにより構成され、上記マスク層は、Ｔｉ、Ｚｒ、Ｈｆ、Ｖ、Ｎｂ、Ｔａ、Ｃｒ、Ｍｏ、及びＷの少なくとも１つの高融点金属、又は、ＴｉＳｉ２、ＺｒＳｉ２、ＨｆＳｉ２、ＶＳｉ２、ＮｂＳｉ２、ＴａＳｉ２、ＣｒＳｉ２、ＭｏＳｉ２、及びＷＳｉ２の少なくとも１つの高融点金属を含む化合物により構成されていてもよい。
【００３３】
上記の発明によると、第１の導電膜及び第２の導電膜の融点が比較的高いため、一般的なＩＣと同様の製造プロセスにより製造できると共に、後工程において高温処理を行うことが可能となる。さらにゲート電極の電気抵抗を低下させることも可能となる。
【００３４】
上記第１のエッチングでは、フッ素系ガス及び塩素系ガスの少なくとも一方を含むガスによりエッチングすることが好ましい。
【００３５】
この発明によると、例えばポリシリコン等により構成される第１の導電膜と、例えばタングステンシリサイド等により構成されるマスク層とを同時にエッチングすることが可能となる。
【００３６】
上記第２のエッチング及び第３のエッチングでは、臭素系ガスを含むガスによりエッチングすることが好ましい。すなわち、エッチングにおける選択比を適切に確保することが可能となる。
【００３７】
また、本発明に係る半導体装置は、絶縁性基板の上に積層された半導体層と、上記半導体層の上に積層されたゲート絶縁膜と、上記ゲート絶縁膜の上に形成されたゲート電極と、上記ゲート電極の両側部に隣接して壁状に形成された絶縁性のサイドウォールとを備え、上記ゲート電極は、上記ゲート絶縁膜上に形成された第１の導電部と、該第１の導電部の両側に形成されると共に電気的に接続された第２の導電部と、上記第１の導電部及び第２の導電部の上に形成されたマスク層とにより構成され、上記第１の導電部の下方の半導体層には、チャネル領域が形成され、上記第２の導電部の下方の半導体層には、第１の不純物領域が形成され、上記サイドウォールの下方の半導体層には、第２の不純物領域が形成され、上記第２の不純物領域の外側の半導体層には、上記第１の不純物領域及び第２の不純物領域よりも高い不純物濃度を有すると共に、ソース電極又はドレイン電極が接続される第３の不純物領域が形成され、上記第１の不純物領域と第２の不純物領域とは、上記第３の不純物領域と同じ導電型に構成されている。
【００３８】
上記の発明によると、壁状のサイドウォールを備えているため、該サイドウォールを形成する前に、オーバーラップ領域である第１の不純物領域における不純物濃度を規定する一方、サイドウォールを形成した後に、オフセット領域である第２の不純物領域における不純物濃度を規定することが可能となる。つまり、オーバーラップ領域の不純物濃度と、オフセット領域の不純物濃度とを、個別に規定することが可能となる。さらに、サイドウォールが壁状に形成されているため、上記オーバーラップ領域及びオフセット領域の各領域長さを、再現性良く形成することが可能となる。その結果、オン電流が増大すると共にオフ電流が低減する、信頼性に優れたＧＯＬＤ構造の形成することが可能となる。
【００３９】
上記マスク層は、第１の導電部及び第２の導電部に電気的に接続された第３の導電部に構成されていることが好ましい。すなわち、ゲート電極の電気抵抗を低減することが可能となる。
【００４０】
上記第１の導電部及び第２の導電部は、ポリシリコンにより構成され、上記マスク層は、Ｔｉ、Ｚｒ、Ｈｆ、Ｖ、Ｎｂ、Ｔａ、Ｃｒ、Ｍｏ、及びＷの少なくとも１つの高融点金属、又は、ＴｉＳｉ２、ＺｒＳｉ２、ＨｆＳｉ２、ＶＳｉ２、ＮｂＳｉ２、ＴａＳｉ２、ＣｒＳｉ２、ＭｏＳｉ２、及びＷＳｉ２の少なくとも１つの高融点金属を含む化合物により構成されていてもよい。この発明によると、ゲート電極の電気抵抗を低減することが可能となる。
【００４１】
上記第２の不純物領域の不純物濃度は、第１の不純物領域の不純物濃度と同じであってもよい。
【００４２】
この発明によると、オン電流の増大と、オフ電流の低減とをバランス良く設定することが可能となる。
【００４３】
上記第２の不純物領域の不純物濃度は、第１の不純物領域よりも低くてもよい。
【００４４】
この発明によると、オフセット領域における電気抵抗を増大させることができるため、オン電流の増大よりも優先して、オフ電流を効率的に低減させることができる。
【００４５】
上記第２の不純物領域の不純物濃度は、第１の不純物領域よりも高くてもよい。
【００４６】
この発明によると、オフセット領域における電気抵抗を小さくすることができるため、オフ電流の低減よりも優先して、オン電流を好適に増大させることが可能となる。
【００４７】
上記ゲート電極、ゲート絶縁膜、第１の不純物領域、及び第２の不純物領域を有するトランジスタ本体を複数備え、上記トランジスタ本体は、第３の不純物領域を介して直列に接続されていることが好ましい。
【００４８】
上記の発明によると、オフ動作時におけるリーク電流のさらなる低減や、リーク故障に対する冗長性を得ることができる。また、第３の不純物領域の長さが自己整合的に決まるので、アライメント精度の影響を小さくすることができる。その結果、半導体装置の小型化を好適に図ることができる。
【００４９】
【発明の実施の形態】
以下、本発明の実施形態を図面に基づいて詳細に説明する。尚、本発明は、以下の実施形態に限定されるものではない。
【００５０】
（実施形態１）
図１〜図９は、本発明に係る半導体装置であるＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｅｒ）の実施形態１を示している。
【００５１】
図１に示すように、ＴＦＴ１００は、透明基板１の上に積層された半導体層２と、該半導体層２の上に積層されたゲート絶縁膜３と、該ゲート絶縁膜３の上に形成されたゲート電極９と、該ゲート電極９の両側部に形成されたサイドウォール１１と、ゲート電極９を覆うように設けられた層間絶縁膜１４と、上記半導体層２に接続されたソース電極１６及びドレイン電極１７と、上記層間絶縁膜１１、ソース電極１６、及びドレイン電極１７を覆うように形成されたパッシベーション膜１８とを備えている。
【００５２】
上記透明基板１は、例えばガラスや石英等により構成された絶縁性基板である。また、上記半導体層２は、活性層であって、例えば、多結晶シリコン（ポリシリコン）により構成されている。
【００５３】
上記ゲート電極９は、上記ゲート絶縁膜３の上に形成された第１の導電部４及び第２の導電部８と、該第１の導電部４及び第２の導電部８の上に形成されたマスク層５とにより構成されている。
【００５４】
第１の導電部４及び第２の導電部８は、それぞれポリシリコンにより構成されている。第２の導電部８は、図１に示すように、第１の導電部４の左右両側に隣接して形成され、該第１の導電部４にそれぞれ電気的に接続されている。第１の導電部４及び第２の導電部８は、同じ高さを有しており、該各導電部４，８の上面にマスク層５が積層されている。こうして、ゲート電極９は、全体として、例えば直方体状に形成されている。
【００５５】
上記マスク層５は、第１の導電部４及び第２の導電部８に電気的に接続された第３の導電部５に構成されている。そして、マスク層５は、Ｔｉ、Ｚｒ、Ｈｆ、Ｖ、Ｎｂ、Ｔａ、Ｃｒ、Ｍｏ、及びＷの少なくとも１つの高融点金属、又は、ＴｉＳｉ２、ＺｒＳｉ２、ＨｆＳｉ２、ＶＳｉ２、ＮｂＳｉ２、ＴａＳｉ２、ＣｒＳｉ２、ＭｏＳｉ２、及びＷＳｉ２の少なくとも１つの高融点金属を含む化合物により構成されている。
【００５６】
上記サイドウォール１１は、絶縁性を有しており、ゲート電極９の左右両側部（つまり、第２の導電部８及びマスク層５の側部）に隣接して壁状に形成されている。言い換えれば、サイドウォール１１は、ゲート電極９の両側部において上下に延びるように形成されている。そして、サイドウォール１１の下端部は、ゲート絶縁膜３の表面に対し、直角に近い角度で設けられている。この角度は、直角であることがより望ましい。一方、サイドウォール１１の上端部は、凸面状に形成され、ゲート電極９の上面（つまり、マスク層５の上面）に連続して形成されている。
【００５７】
本実施形態のＴＦＴ１００は、ＧＯＬＤ（Ｇａｔｅ  Ｏｖｅｒｌａｐｐｅｄ  Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造を備えている。すなわち、上記半導体層２は、チャネル領域７と、該チャネル領域７の左右両外側に形成されたＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域である第１の低濃度不純物領域６と、該第１の低濃度不純物領域６の外側に形成されたＬＤＤ領域である第２の不純物領域１０と、該第２の低濃度不純物領域１０の外側に形成された高濃度不純物領域１２，１３（第３の不純物領域１２，１３）とを備えている。
【００５８】
上記チャネル領域７は、第１の導電部４の下方に形成され、該第１の導電部４の左右方向の幅と同じ領域長さを有している。
【００５９】
上記第１の低濃度不純物領域６は、第２の導電部８の下方に形成され、該第２の導電部８の左右方向の幅と同じ領域長さを有している。つまり、第１の低濃度不純物領域６は、ゲート電極９にオーバーラップしているオーバーラップ領域９に構成されている。以降、この第１の低濃度不純物領域６を、オーバーラップ領域６と称する。オーバーラップ領域６には、リンや砒素等の不純物が所定の濃度で注入されている。
【００６０】
また、上記第２の低濃度不純物領域１０は、サイドウォール１１の下方に形成され、該サイドウォール１１における下端部の左右方向の幅と同じ領域長さを有している。つまり、第２の低濃度不純物領域１０は、ゲート電極９にオフセットしているオフセット領域１０に構成されている。以降、この第２の不純物領域１０を、オフセット領域１０と称する。オフセット領域１０にも、リンや砒素等の不純物が注入されている。このオフセット領域１０の不純物濃度は、オーバーラップ領域６の不純物濃度よりも高くなっている。
【００６１】
上記ゲート電極９と、該ゲート電極９の下方のゲート絶縁膜３と、オーバーラップ領域６と、オフセット領域１０とは、トランジスタ本体５０を構成している。本実施形態では、ＴＦＴ１００は、１つのトランジスタ本体５０を備えている。
【００６２】
上記高濃度不純物領域１２，１３は、オーバーラップ領域６及びオフセット領域１０よりも高い不純物濃度を有している。そして、図１で左側の高濃度不純物領域１２は、ソース電極１６が接続されるソース領域１２に形成される一方、図１で右側の高濃度不純物領域１３は、ドレイン電極１７が接続されるドレイン領域１３に形成されている。また、ソース領域１２及びドレイン領域１３は、上記オーバーラップ領域６及びオフセット領域１０と同じ導電型に構成されている。
【００６３】
上記層間絶縁膜１４及びゲート絶縁膜３には、上記ソース領域１２及びドレイン領域１３の各領域の上方において、上下方向に延びるコンタクトホール１５がそれぞれ形成されている。ソース領域１２の上方のコンタクトホール１５には、ソース電極１６が充填して形成されている。一方、ドレイン領域１３の上方のコンタクトホール１５には、ドレイン電極１７が充填して形成されている。そして、ソース電極１６の上端と、ドレイン電極１７の上端とは、それぞれ層間絶縁膜１４の上面よりも突出しており、該各電極１６，１７の上端と、層間絶縁膜１４の上面とは、窒化膜である上記パッシベーション膜１８により被覆されている。
【００６４】
こうして、本実施形態のＴＦＴ１００は、ゲート電極９に所定の電圧を印加することによりオン作動し、ソース電極とドレイン電極との間で電流が流れる一方、ゲート電圧９へ電圧を印加しないことによりオフ作動する。
【００６５】
ＴＦＴ１００には、ＬＤＤ領域であるオーバーラップ領域６及びオフセット領域１０が形成されているため、オン作動時に、電気抵抗が小さくなることによりオン電流が増大すると共に、ホットキャリア効果が有効に低減される。特に、オフセット領域１０が形成されているため、オフ作動時には、オフ電流が適切に低減される。
【００６６】
−半導体装置の製造方法−
次に、本発明に係る半導体装置であるＴＦＴ１００の製造方法について説明する。
【００６７】
まず、図２に示すように、透明基板１の上に半導体層２を積層する。半導体層２は、例えば、Ｓｉ、Ｇｅ、ＧａＡｓ、ＧａＰ、ＣｄＳ、及びＣｄＳｅ等により形成する。該半導体層２は、非晶質、多結晶質、及び単結晶質のいずれであってもよい。例えば、上記半導体層２がポリシリコンの場合には、透明基板１の上に非晶質シリコン薄膜を５０〜２００ｎｍ程度の膜厚でＣＶＤ法等により堆積した後、高温の熱処理や、レーザー光の照射によって多結晶化させる。その後、フォト工程及びエッチング工程によりパターニングを行い、所定形状の半導体層２を形成する。その後、さらに、しきい値電圧を制御するために、不純物（イオン）を注入してもよい。
【００６８】
次に、図３に示すように、上記半導体層２の上に、ゲート絶縁膜３を５０〜２００ｎｍ程度、例えば１００ｎｍの厚さに積層する。ゲート絶縁膜３はＣＶＤ法による堆積や酸化等により形成する。
【００６９】
その後、図４に示すように、ゲート絶縁膜３の上に、第１の導電膜４を積層し、該第１の導電膜４の上にマスク層５を積層する。マスク層５は、導電膜により構成されており、後工程において、第１の導電膜４や第２の導電膜８をエッチングする際にエッチングマスクとして使用するため、適当な反応ガスに対してエッチングの選択比を確保できるような材料の組み合わせを選ぶ。
【００７０】
第１の導電膜４の膜厚は、後の不純物注入工程において、不純物注入マスク（イオン注入マスク）として作用するように規定する。例えば、第１の導電膜４は、ゲート絶縁膜３の上にポリシリコンをＣＶＤ法により３００ｎｍの膜厚に形成した後、該ポリシリコン内に、例えばリンなどの不純物元素を熱拡散させることにより形成する。
【００７１】
一方、マスク層５の膜厚は、不純物を注入する際に、該不純物元素が通り抜けるように規定する。例えば、マスク層５は、上記第１の導電膜４の上に、タングステンシリサイド等を８０ｎｍの膜厚に形成する。
【００７２】
次に、図５に示すように、上記第１の導電膜４及びマスク層５に対して、第１のエッチングであるドライエッチングにより同時にパターニングすることによって、第１の形状のゲート電極９ａを形成する。第１の形状のゲート電極９ａは、例えば直方体状に形成する。そして、この第１のエッチングでは、反応ガスとして、例えば、フッ素系ガスであるＣＨ２Ｆ２及びＳＦ６と、塩素系ガスであるＣｌ２とを適用し、異方性ドライエッチングを行う。このことにより、第１の導電膜４であるポリシリコンと、マスク層５であるタングステンシリサイドとを同時に加工することができる。尚、フッ素系ガス及び塩素系ガスの少なくとも一方を含むガスにより第１のエッチングを行うようにしてもよい。
【００７３】
次に、図６に示すように、上記第１の形状のゲート電極９ａを構成するマスク層５をエッチングマスクとし、該マスク層５の下で側方に露出している第１の導電膜４の左右両側部に対して、第２のエッチングである等方性ドライエッチングを行うことにより、横方向へのサイドエッチングを行う。こうして、左右方向に所定の幅を有する第１の導電膜４（つまり、第１の導電部４）を形成することによって、ゲート電極９の中間体である第２の形状のゲート電極９ｂを、ゲート絶縁膜３の上に形成する。上記第２の形状のゲート電極９ｂは、サイドエッチングされることにより、左右両側に開口する凹部がそれぞれ形成される。
【００７４】
このとき、マスク層５がエッチングされずに、第１の導電膜４のみがエッチングされるような反応ガスを選ぶ。すなわち、この第２のエッチングでは、反応ガスに、例えばＨＢｒ及びＯ２を適用することにより、第１の導電膜４であるポリシリコンのみをエッチングすることが可能である。また、ガス圧力を、少なくとも約１０Ｐａ以上の高圧にすることによって、等方性エッチングが可能となる。尚、少なくとも臭素系ガスを含むガスによりエッチングすればよく、他のガスを含んでいてもよい。
【００７５】
続いて、上記ゲート電極９の中間体、特に、第１の導電膜４を、不純物注入マスクとし、上記半導体層２に対して不純物を注入する。その結果、半導体層２における第１の導電膜４の下方には、チャネル領域７が形成されると共に、該チャネル領域７の外側には、注入領域６ａが形成される。
【００７６】
このとき、第１の導電膜４の膜厚は、チャネル領域７に不純物元素が注入されるのを防ぐために充分であるように設定され、且つ、第１の導電膜４及びマスク層５の各膜厚は、マスク層５の下方におけるチャネル領域７以外の半導体層２に対し、不純物元素が注入されるように、予め設定されている。
【００７７】
すなわち、例えば、チャネル領域７の上方において、ゲート絶縁膜の厚さが１００ｎｍ、第１の導電膜４の厚さが３００ｎｍ、マスク層の厚さが８０ｎｍである一方、上記注入領域６ａの上方において、ゲート絶縁膜が１００ｎｍ、マスク層の厚さが８０ｎｍである。そして、不純物元素であるリンを注入エネルギー１６０ＫｅＶ程度で注入する。このことにより、平均射影飛程（平均の注入深さ）が１６０ｎｍ程度であり、標準偏差（深さ方向ばらつき）が５０ｎｍ程度となるため、上記注入領域６ａに不純物元素を注入すると共に、チャネル領域７に不純物元素を注入しないようにすることができる。尚、不純物の注入は、リンや砒素などのＮ型不純物元素を、５Ｅ１２〜１Ｅ１４ｃｍ−２のドーズ量で行なうことが好ましい。
【００７８】
次に、図７に示すように、上記サイドエッチングにより形成した凹部（つまり、第１の導電膜４の両側部）を少なくとも覆うように、熱ＣＶＤ法等により第２の導電膜８を形成する。熱ＣＶＤ法は、成膜しようとする材料の表面で反応が起こるため、被成膜部材の表面の凹凸が大きい場合や、比較的深い穴部の内側であっても成膜が可能である。そして、後工程において、マスク層５をエッチングマスクとして第２の導電膜８のをエッチングにより加工するために、適当な反応ガスに対してエッチングの選択比を確保できる材料の組み合わせを選ぶ。第２の導電膜８には、例えばポリシリコン等を適用することが好ましい。
【００７９】
次に、図８に示すように、上記マスク層５をエッチングマスクとし、上記第１の導電膜４の両側部に上記第２の導電膜８（つまり、導電部材である第２の導電部８）が残るように、上記第２の導電膜８に対して第３のエッチングである異方性ドライエッチングを行う。このことにより、ゲート電極９の完成体である第３の形状のゲート電極９を形成する。
【００８０】
上記ゲート電極９は、上記第１の形状のゲート電極９ａと同じ直方体状に形成されており、第１の導電膜４とマスク層５と第２の導電膜８とにより形成されている。そして、この第３のエッチングでは、反応ガスとして、マスク層５がエッチングされずに、第２の導電膜８のみがエッチングされるような反応ガスを選ぶ。すなわち、反応ガスには、上記第２のエッチングと同様に、例えばＨＢｒとＯ２を適用することにより、第２の導電膜８であるポリシリコンのみをエッチングすることが可能である。また、少なくとも１０Ｐａ未満のガス圧力にすることにより異方性エッチングが可能となる。
【００８１】
続いて、上記ゲート電極９（つまり、第１の導電膜４、マスク層５、及び第２の導電膜８）を不純物注入マスクとし、上記半導体層２に対して不純物を注入する。このことにより、ゲート電極９を構成する第２の導電膜８の下方において、上記注入領域６ａを、不純物濃度を維持した状態で、オーバーラップ領域６に形成すると共に、該オーバーラップ領域６の外側領域を、注入領域１０ａに形成する。不純物の注入は、例えば、リンや砒素などのＮ型不純物を５Ｅ１２〜１Ｅ１４ｃｍ−２のドーズ量で行なう。このとき、オーバーラップ領域６の上方には、不純物の注入に対するマスクとして充分な厚さを有する第２の導電膜８及びマスク層５が形成されている。したがって、上記オーバーラップ領域６及び注入領域１０ａを形成するための不純物注入では、不純物元素がオーバーラップ領域６へに注入されることはない。その結果、オーバーラップ領域６の不純物濃度と、注入領域１０ａの不純物濃度とは、別個独立に規定することが可能となる。
【００８２】
次に、例えばＣＶＤ法等によりＳｉＯ２等の絶縁膜を、上記ゲート電極９の側部を少なくとも覆うように、５００ｎｍ程度の厚さに形成する。その後に、上記絶縁膜に対して第４のエッチングである異方性ドライエッチングを行うことにより、図９に示すように、該絶縁膜の一部を、ゲート電極９の左右両側部に隣接した状態で残すことにより、壁状のサイドウォール１１を形成する。
【００８３】
その後、上記サイドウォール１１及びゲート電極９を不純物注入マスクとし、リンや砒素等のＮ型不純物を１Ｅ１５〜５Ｅ１５ｃｍ−２のドーズ量で、上記半導体層２に対して注入する。こうして、サイドウォール１１の下方において、上記注入領域１０ａを、不純物濃度を維持した状態で、オフセット領域１０を形成すると共に、該オフセット領域１０の外側領域を、第３の不純物領域である高濃度不純物領域１２，１３に形成する。該高濃度不純物領域１２，１３は、ソース側に形成されたソース領域１２と、ドレイン側に形成されたドレイン領域１３とにより構成されている。このようにして、上記オーバーラップ領域６、オフセット領域１０及び高濃度不純物領域１２，１３の各領域長さは、第１の導電膜４、第２の導電膜８、及びサイドウォール１１により自己整合的に決定される。
【００８４】
その後、図１に示すように、層間絶縁膜１４を、ゲート電極９、サイドウォール１１及びゲート絶縁膜３を覆うように、基板の全面に対して６００ｎｍ程度の厚さで堆積して形成する。続いて、９００℃〜９５０℃の高温で熱処理を行うことにより、上記不純物元素を活性化させる。その後、上記ソース領域１２及びドレイン領域１３の上に、電極取り出し用のコンタクトホール１５を開口し、該コンタクトホール１５内に、Ａｌ等の金属材料からなるソース電極１６及びドレイン電極１７を形成する。次に、上記ソース電極１６、ドレイン電極１７及び層間絶縁膜を覆うように、基板の全面に対して窒化膜を堆積することにより、パッシベーション膜１８を形成した後、水素化処理を行う。以上のようにして、ＴＦＴを製造する。
【００８５】
−実施形態１の効果−
したがって、この実施形態１によると、不純物注入マスクを段階的に形成するようにし、オーバーラップ領域６を形成した後に、オフセット領域１０を形成するようにしたので、該オーバーラップ領域６の不純物濃度と、オフセット領域１０の不純物濃度とを別個独立に設定することができる。
【００８６】
さらに、オーバーラップ領域６とオフセット領域１０との境界を、テーパ状でなく壁状の不純物注入マスクであるサイドウォール１１により規定するようにしたので、該各領域６，１０の領域長さは、各工程におけるプロセス変動の影響を受けにくい。その結果、オーバーラップ領域６及びオフセット領域１０の各領域長さを、再現性良く形成することができるため、ＴＦＴ１００の信頼性を向上させることができる。
【００８７】
この点について、図１０及び図１１を参照して、さらに説明する。まず、上記オーバーラップ領域６及びオフセット領域１０の各領域長さは、サイドウォール１１の下端の外側位置Ａにより規定される。
【００８８】
ところが、サイドウォール１１の下端の外側部分は、ゲート絶縁膜３に対して略垂直に形成されているため、ゲート電極９の製造工程において、図１０に破線で示すように、ゲート電極９の高さが変動してしまったとしても、その高さの変動Δｈに対する上記外側位置Ａの変動Δｓ１は、非常に小さい。
【００８９】
一方、同じ理由で、サイドウォール１１の製造工程において、図１１に破線で示すように、該サイドウォール１１のエッチング量が変動してしまったとしても、そのエッチング量の変動Δｅに対する上記外側位置Ａの変動Δｓ２は、非常に小さくなる。
【００９０】
このように、本実施形態によると、サイドウォール１１の外側位置Ａの変動が小さいため、上記オーバーラップ領域６及びオフセット領域１０の各領域長さの再現性は、高いものとなる。その結果、ＴＦＴ１００の信頼性を高めることができる。
【００９１】
そのこと加え、上記サイドウォール１１がテーパ状でなくブロック状であるため、オーバーラップ領域６及びオフセット領域１０の各領域における不純物濃度の分布を、均一化させることができる。
【００９２】
さらに、オーバーラップ領域６とオフセット領域１０とを自己整合的に形成するようにしたので、ＴＦＴの寸法の微細化に有利であると共に、マスク工程が少なくなるため、コストの低減を図ることができる。
【００９３】
また、上記マスク層５を、導電膜により構成したので、ゲート電極９の電気抵抗を低減させることができる。
【００９４】
また、第１の導電膜４及び第２の導電膜８を、それぞれ高融点材料により構成したので、一般的なＩＣと同様の製造プロセスにより製造できると共に、後工程において高温処理を行うことができる。さらにゲート電極の電気抵抗を低減させることができる。
【００９５】
さらに、第１のエッチングにおいて、フッ素系ガス及び塩素系ガスの少なくとも一方を含むガスによりエッチングするようにしたので、ポリシリコンにより構成された第１の導電膜４と、タングステンシリサイドにより構成されたマスク層５とを同時にエッチングすることができる。
【００９６】
また、第２のエッチング及び第３のエッチングにおいて、臭素系ガスを含むガスによりエッチングするようにしたので、エッチングにおける選択比を適切に確保することが可能となる。
【００９７】
さらにまた、オフセット領域１０の不純物濃度を、オーバーラップ領域６よりも高くしたので、オフセット領域１０における電気抵抗を小さくすることができるため、オフ電流の低減よりも優先して、オン電流を好適に増大させることができる。
【００９８】
（実施形態２）
図１２は、本発明に係る半導体装置であるＴＦＴ１００の実施形態２を示している。尚、図１〜図１１と同じ部分については、同じ符号を付してその詳細な説明は省略する。上記実施形態１では、ＴＦＴ１００が、１つのトランジスタ本体５０を備えていたのに対し、この実施形態２では、複数のトランジスタ本体５０を備えている。
【００９９】
すなわち、図１２に示すように、２つのトランジスタ本体５０は、第３の不純物領域１９を介して直列に接続されている。該第３の不純物領域１９は、ソース領域１２及びドレイン領域１３と同じ不純物濃度を有する高濃度不純物領域１９である。そして、一方のトランジスタ本体５０は、上記高濃度不純物領域１９と、ソース電極１６が設けられたソース領域１２とのそれぞれに接続されている。一方、他方のトランジスタ本体５０は、上記高濃度不純物領域１９と、ドレイン電極１７が設けられたドレイン領域１３とのそれぞれに接続されている。
【０１００】
−実施形態２の効果−
この実施形態２によると、ＴＦＴ１００は、高濃度不純物領域１９を介して直列に接続された２つのＧＯＬＤ構造を有しているため、リーク電流のさらなる低減やリーク故障に対する冗長性を得ることができる。また、高濃度不純物領域１９の長さも自己整合的に規定することができるため、アライメント精度の影響受ける事なく、ＴＦＴ１００の寸法を縮小化するのに有利である。
【０１０１】
尚、上記各実施形態では、オーバーラップ領域６の不純物濃度を、オフセット領域１０よりも低く構成したが、本発明は、これに限定されるものではない。すなわち、各領域６，１０における不純物注入時の不純物濃度や、Ｎ型やＰ型の導電型不純物元素を適宜組み合わせることにより、所望の特性に応じて自由に設定することが可能である。
【０１０２】
したがって、請求項１０に係る発明の実施形態としては、上記オーバーラップ領域６の不純物濃度を、オフセット領域１０の不純物濃度と同じに構成してもよい。このことにより、オン電流の増大と、オフ電流の低減とをバランス良く設定することができる。
【０１０３】
また、請求項１１に係る発明の実施形態としては、上記オフセット領域１０の不純物濃度を、オーバーラップ領域６の不純物濃度よりも低くなるように構成してもよい。このことにより、オフセット領域１０における電気抵抗を増大させることができるため、オン電流の増大よりも優先して、オフ電流を効率的に低減させることができる。
【０１０４】
さらに、上記各実施形態では、マスク層５を導電膜により構成したが、マスク層５は、第１の導電膜４及び第２の導電膜８に対するエッチングマスクとして機能すればよいため、導電性材料及び絶縁性材料いずれにより形成してもよい。ただし、ゲート電極の低抵抗化を図る観点から、導電性材料により構成することが望ましい。
【０１０５】
【発明の効果】
以上説明したように、本発明によると、オーバーラップ領域及びオフセット領域を備えるＧＯＬＤ構造の半導体装置に対し、オーバーラップ領域とオフセット領域とを別の工程で形成するようにしたので、これらオーバーラップ領域の不純物濃度と、オフセット領域の不純物濃度とを別個独立に規定することができる。そのことに加えて、オーバーラップ領域とオフセット領域との境界を、壁状のサイドウォールにより規定するようにしたので、寸法制御性を向上させることができると共に、オーバーラップ領域及びオフセット領域の各領域長さを、再現性良く形成することができる。また、各領域における不純物濃度の分布を均一化することが可能となる。
【０１０６】
さらに、自己整合的にオーバーラップ領域とオフセット領域を形成するようにしたので、半導体装置の寸法の微細化を好適に図ることができる。また、マスク工程が少なくなるため、コストを低減することもできる。
【図面の簡単な説明】
【図１】実施形態１の半導体装置を示す断面図である。
【図２】透明基板及び半導体層を示す断面図である。
【図３】図２に対し、ゲート絶縁膜が積層された状態を示す断面図である。
【図４】図３に対し、第１の導電膜及びマスク層が形成された状態を示す断面図である。
【図５】第１の形状のゲート電極が形成された状態を示す断面図である。
【図６】第２の形状のゲート電極が形成された状態を示す断面図である。
【図７】第２の導電膜が被覆された第２の形状のゲート電極を示す断面図である。
【図８】第３の形状のゲート電極が形成された状態を示す断面図である。
【図９】サイドウォールが形成された状態を示す断面図である。
【図１０】サイドウォールを拡大して示す説明図である。
【図１１】サイドウォールを拡大して示す図１０相当図である。
【図１２】実施形態２の半導体装置を示す断面図である。
【図１３】従来の半導体装置を製造する第１の工程を示す断面図である。
【図１４】従来の半導体装置を製造する第２の工程を示す断面図である。
【図１５】従来の半導体装置を製造する第３の工程を示す断面図である。
【図１６】従来の半導体装置を製造する第４の工程を示す断面図である。
【図１７】急勾配のテーパ角度の変動に対する、先端位置の変動を示す説明図である。
【図１８】緩勾配のテーパ角度の変動に対する、先端位置の変動を示す図１７相当図である。
【図１９】急勾配のテーパ部の厚さの変動に対する、先端位置の変動を示す説明図である。
【図２０】緩勾配のテーパ部の厚さの変動に対する、先端位置の変動を示す図１９相当図である。
【符号の説明】
１  絶縁性基板（透明基板）
２  半導体層
３  ゲート絶縁膜
４  第１の導電膜（第１の導電部）
５  マスク層
６  オーバーラップ領域
７  チャネル領域
８  第２の導電膜（第２の導電部、導電部材）
９  ゲート電極（第３の形状のゲート電極、ゲート電極の完成体）
９ａ  第１の形状のゲート電極
９ｂ  第２の形状のゲート電極（ゲート電極の中間体）
１０  オフセット領域（第２の不純物領域）
１１  サイドウォール
１２  第３の不純物領域（ソース領域）
１３  第３の不純物領域（ドレイン領域）
１６  ソース電極
１７  ドレイン電極
１９  高濃度不純物領域（第３の不純物領域）
５０  トランジスタ本体
１００  ＴＦＴ（半導体装置）
【図１】
2004327664.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2004327664.tif 000011
【図１０】
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【図１１】
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【図１２】
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【図１３】
2004327664.tif 000015
【図１４】
2004327664.tif 000016
【図１５】
2004327664.tif 000017
【図１６】
2004327664.tif 000018
【図１７】
2004327664.tif 000019
【図１８】
2004327664.tif 000020
【図１９】
2004327664.tif 000021
【図２０】
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