(57)【要約】【課題】不揮発性メモリに劣化を生じることなくセルグループを一括消去できる不揮発性メモリの消去方法を提供すること。【解決手段】本発明の不揮発性メモリの消去方法は、第１極性の第１電圧（−８Ｖ）を制御ゲート（４０６）に印加するステップと、第２極性の第２電圧（８Ｖ）をバルク領域（４０２）に印加するステップと、第２極性の第３電圧（８Ｖ）をソース領域（４０８）に印加するステップとを含み、前記第２電圧の大きさと前記第３電圧の大きさとが実質的に同じであることを特徴とする。【選択図】　図２Ａ
2004031942.tif 000002
【特許請求の範囲】
【請求項１】
第１極性の第１電圧を制御ゲートに印加するステップと、
第２極性の第２電圧をバルク領域に印加するステップと、
第２極性の第３電圧をソース領域に印加するステップと
を含み、
前記第２電圧の大きさと前記第３電圧の大きさとが実質的に同じであることを特徴とするソース及びチャネル領域を用いた不揮発性メモリセルの消去方法。
【請求項２】
前記第２電圧の大きさと前記第３電圧の大きさとの差が、約０．６ボルトよりも大きくないことを特徴とする請求項１に記載のソース及びチャネル領域を用いた不揮発性メモリセルの消去方法。
【請求項３】
前記第２電圧の大きさと前記第３電圧の大きさとの差が、約０．３ボルトよりも大きくないことを特徴とする請求項１に記載のソース及びチャネル領域を用いた不揮発性メモリセルの消去方法。
【請求項４】
前記第２電圧の大きさと前記第３電圧の大きさとの差が、約０．１ボルトよりも大きくないことを特徴とする請求項１に記載のソース及びチャネル領域を用いた不揮発性メモリセルの消去方法。
【請求項５】
前記第１電圧が約−８ボルトであり、前記第２電圧が約８ボルトであり、前記第３電圧が約８ボルトであることを特徴とする請求項１に記載のソース及びチャネル領域を用いた不揮発性メモリセルの消去方法。
【請求項６】
前記チャネル及びソース領域が、前記不揮発性メモリセルを消去するために用いられることを特徴とする請求項１に記載のソース及びチャネル領域を用いた不揮発性メモリセルの消去方法。
【請求項７】
前記不揮発性メモリセルが、フラッシュメモリセルであることを特徴とする請求項１に記載のソース及びチャネル領域を用いた不揮発性メモリセルの消去方法。
【請求項８】
前記第２及び第３電圧が、前記バルク領域及びソース領域の各々に実質的に同時に印加されることを特徴とする請求項１に記載のソース及びチャネル領域を用いた不揮発性メモリセルの消去方法。
【請求項９】
前記バルク領域が、シリコン基板であることを特徴とする請求項１に記載のソース及びチャネル領域を用いた不揮発性メモリセルの消去方法。
【請求項１０】
前記バルク領域が、Ｎ−ウェル領域内に形成されたＰ−ウェル領域であることを特徴とする請求項１に記載のソース及びチャネル領域を用いた不揮発性メモリセルの消去方法。
【請求項１１】
第１の値の第１負極性電圧を制御ゲートに印加するステップと、
第２の値の第２正極性電圧をソース領域に印加するステップと
を含み、
前記第２の値の絶対値が、前記第１の値の絶対値よりも小さくないことを特徴とするソース及びチャネル領域を用いたフラッシュメモリセルの消去方法。
【請求項１２】
第３の値の第３正極性電圧をバルク領域に印加するステップをさらに含み、
前記第３の値が、前記第２の値と実質的に同じであることを特徴とする請求項１１に記載のソース及びチャネル領域を用いたフラッシュメモリセルの消去方法。
【請求項１３】
前記バルク領域が、シリコン基板であることを特徴とする請求項１１に記載のソース及びチャネル領域を用いたフラッシュメモリセルの消去方法。
【請求項１４】
前記バルク領域が、Ｎ−ウェル領域内に形成されたＰ−ウェル領域であることを特徴とする請求項１１に記載のソース及びチャネル領域を用いたフラッシュメモリセルの消去方法。
【請求項１５】
前記第２正極性電圧が、８ボルトまたはそれより小さいことを特徴とする請求項１１に記載のソース及びチャネル領域を用いたフラッシュメモリセルの消去方法。
【請求項１６】
前記第２正極性電圧が、６ボルトまたはそれより小さいことを特徴とする請求項１１に記載のソース及びチャネル領域を用いたフラッシュメモリセルの消去方法。
【請求項１７】
第１の値の第１電圧を制御ゲートに印加するステップと、
第２の値の第２電圧を整合素子を介してソース領域に印加するステップと
を含み、
前記第２の値が、プログラミング動作によって荷電粒子が滞留している浮遊ゲートから前記荷電粒子を前記ソース領域内に排出できる程度に十分に大きいことを特徴とするソース及びチャネル領域を用いたフラッシュメモリセルの消去方法。
【請求項１８】
前記整合素子が、抵抗とキャパシタとを備えていることを特徴とする請求項１７に記載のソース及びチャネル領域を用いたフラッシュメモリセルの消去方法。
【請求項１９】
第３の値の第３電圧を前記ソース領域が形成されたバルク領域に印加するステップをさらに含み、
前記第３の値と前記第２の値との差が０．６ボルト以内にあり、前記第１電圧が負極性電圧であり、前記第２及び第３電圧が正極性電圧であることを特徴とする請求項１７に記載のソース及びチャネル領域を用いたフラッシュメモリセルの消去方法。
【請求項２０】
前記第２の値が、６ボルトよりも大きいことを特徴とする請求項１９に記載のソース及びチャネル領域を用いたフラッシュメモリセルの消去方法。
【請求項２１】
前記第２の値が、８ボルトよりも大きくないことを特徴とする請求項２０に記載のソース及びチャネル領域を用いた不揮発性メモリセルの消去方法。
【請求項２２】
前記チャネル領域及びソース領域が、浮遊ゲートからの荷電粒子を収容するために用いられることを特徴とする請求項１７に記載のソース及びチャネル領域を用いたフラッシュメモリセルの消去方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は集積回路の不揮発性メモリに関し、特に、セルグループを一括して消去できる電気的に消去可能な不揮発性メモリに関する。
【０００２】
【従来の技術】
現在、種々の半導体集積回路のメモリが知られており、その製造工程も種々のものが公知である。集積回路メモリの一つとして不揮発性メモリがある。不揮発性メモリがそう呼ばれる理由は、メモリへの電源の供給が停止された場合であっても、そのメモリに記憶された情報が消失しないためである。不揮発性メモリは電源の供給が遮断され得る製品に多く応用されている。例えば、不揮発性メモリを用いる周知の製品の一つとしてＰＣカードなどがある。ＰＣカードはコンピュータプログラム、または他の情報が記憶される不揮発性メモリを備えているクレジットカードサイズの小型パッケージ装置である。この装置は、メモリ内に記憶されたプログラムを失わずに、ユーザによって、コンピュータまたはその他の電子装置から分離され、また、それらの装置に接続され得る。
【０００３】
不揮発性メモリ装置には、ＲＯＭ（ｒｅａｄ　ｏｎｌｙ　ｍｅｍｏｒｙ）、ＰＲＯＭ（ｐｒｏｇｒａｍｍａｂｌｅ　ｒｅａｄ　ｏｎｌｙ　ｍｅｍｏｒｙ）、ＥＥＰＲＯＭ（ｅｌｅｃｔｒｉｃａｌｌｙ　ｅｒａｓａｂｌｅ　ａｎｄ　ｐｒｏｇｒａｍｍａｂｌｅ　ｒｅａｄ　ｏｎｌｙ　ｍｅｍｏｒｙ）及びその他の形態のメモリが含まれる。電気的に消去可能であり、プログラム可能なメモリ分野における一つのメモリ装置として、フラッシュメモリ、またはフラッシュＥＥＰＲＯＭが知られている。このようなメモリは、選択的にプログラム及び消去可能であり、通常、セルグループを一括して消去できる。
【０００４】
従来のフラッシュメモリにおいて、各々のメモリセルはソース、ドレイン、制御ゲート及び浮遊ゲートを備えたトランジスタから構成される。浮遊ゲートは制御ゲートと基板との間に形成される。浮遊ゲート上にトラップされた（ｔｒａｐｐｅｄ）電荷の有無は、メモリセルの内容（ｃｏｎｔｅｎｔｓ）を表示するために用いられる。浮遊ゲート上にトラップされた電荷はトランジスタのしきい電圧を変化させて、２進状態として検出され得る。
【０００５】
多くのフラッシュメモリにおいては、メモリの内容を読み出すための正常的な動作条件外の条件下でメモリを動作させることにより、浮遊ゲート上に電荷を蓄積するか、または浮遊ゲートから電荷を抜き出す。例えば、ゲートとソース、ドレインまたはチャネル領域間の相対的な電圧を調節することにより、電子の形態となった電荷を浮遊ゲート上にインプラントしたり、または浮遊ゲートから移動させることができる。浮遊ゲート上の負極性電圧は、メモリセルの「１」、または「０」の存在を表すために利用できる。
【０００６】
図１Ａは、基板３０２上に形成された従来のフラッシュメモリセル３００を示す概略断面図であり、従来の消去方法において印加される電圧をも示している。基板３０２はウェーハ、またはウェーハから切り取られたダイ（ｄｉｅ）である。後述するように、基板３０２上には複数のメモリセルが形成され、メモリ装置を構成する。フラッシュメモリセル（または、メモリ装置）３００は基板上に形成された浮遊ゲート３０４を備えている。基板３０２と浮遊ゲート３０４とを互いに電気的に分離させるため、それらの間にゲート酸化膜（図示せず）が配置される。制御信号、または電圧を印加するために、浮遊ゲート３０４上に制御ゲート３０６が形成される。浮遊ゲート３０４と制御ゲート３０６とを互いに電気的に分離させるために、それらの間にはＯＮＯ層、またはインターポリ層（ｉｎｔｅｒｐｏｌｙ　ｌａｙｅｒ）（図示せず）が配置される。ソース領域３０８とドレイン領域３１０とは、浮遊ゲート３０４を挟んで浮遊ゲート３０４のエッジに隣接して形成される。浮遊ゲート３０４の下部のソース領域３０８とドレイン領域３１０との間の領域３１２はチャネルと呼ばれ、ソース及びドレイン領域３０８、３１０の間の電流経路となる。
【０００７】
通常、図示されたフラッシュメモリセル３００は、より大きいメモリ、例えば、数百万ビットを有するフラッシュメモリの集積回路チップ、またはフラッシュメモリ装置において、一つのビットを提供する。集積回路上の各々のトランジスタは、ビットラインとワードラインとが直交して配列されたマトリックス形状に構成される。通常、ドレイン領域３１０はビットラインに接続され、制御ゲート３０６はワードラインに接続される。これによって、マトリックスアドレッシングが実現される。
【０００８】
フラッシュメモリセルは、いくつの相異なるモード、すなわち、プログラム、消去、又は読み出しモードで動作できる。プログラム動作では、本技術分野でよく知られているように、熱電子注入方法を利用してゲート酸化膜を介して浮遊ゲート内への電子注入を行う。読み出し動作では、本技術分野でよく知られているように、浮遊ゲート内の電子の有無を判断するために、ビットラインに所定の電圧を印加する。
【０００９】
図１Ａには、消去モードにおいて各端子に印加される電圧を示している。消去されるように選択されたセルグループの制御ゲート３０６に通常−８Ｖの大きい負極性電圧が印加される。このとき、ビットライン、またはドレインとソースはフローティング（図１ＡにおいてＦと表す）状態である。基板３０２には通常８Ｖの大きい正極性電圧が印加される。基板３０２上の正極性電圧と制御ゲート３０６上の負極性電圧によって、浮遊ゲート３０４内の電子がチャネル領域３１２を介して基板３０２内に移動し、それによって浮遊ゲート３０４が放電してメモリセルが消去される。
【００１０】
【発明が解決しようとする課題】
上記した従来のメモリセルでは、消去及びプログラム動作によってゲート酸化膜を介して電子が繰り返しトンネリングし、ゲート酸化膜が損傷し、これによってメモリセルの消去動作がメモリ装置の劣化を誘発することとなる。ゲート酸化膜の損傷の大部分は、熱電子注入方法を用いるプログラム動作に起因する。消去しきい電圧劣化（以下、消去Ｖｔ劣化と記す）は、図１Ｂに示すように酸化膜損傷に起因する。消去Ｖｔ劣化は、プログラムされた状態のしきい電圧を消去状態の目標しきい電圧に復帰させるために、より多くの時間が必要となる現象をいう。メモリセルは、各々のサイクルを繰り返した後、徐々により高い消去しきい電圧Ｖｔに留まるようになる。図１Ｂにおいて、横軸はプログラム／消去動作の回数を表し、縦軸は各回数でのプログラム／消去状態におけるしきい電圧Ｖｔを表す。消去Ｖｔ劣化は図１ＢにおいてδＶと表されており、これは１０５サイクル以降に明確となる。
【００１１】
メモリセルのサイズが小さくなり、消去動作のための面積がより小さくなることによって、酸化膜損傷、及びその結果として生じる消去Ｖｔ劣化は、より一層深刻になる。例えば、０．２μｍ、またはそれ以下のチャネル長と０．３μｍのチャネル幅のメモリセルのサイズにおいては、ドレイン領域周辺のホットスポット（ｈｏｔ　ｓｐｏｔ）が総チャネルの面積、すなわち消去面積のより大きい割合を占めるため、酸化膜損傷及びその結果として生じる消去Ｖｔ劣化が無視できなくなる。
【００１２】
したがって、本発明の目的は、不揮発性メモリに劣化を生じることなく、不揮発性メモリのセルグループを一括消去できる不揮発性メモリの消去方法を提供することにある。
【００１３】
【課題を解決するための手段】
上記の目的を達成するために、本発明に係る第１の不揮発性メモリの消去方法は、第１極性の第１電圧を制御ゲートに印加するステップと、第２極性の第２電圧をバルク領域に印加するステップと、第２極性の第３電圧をソース領域に印加するステップとを含み、前記第２電圧の大きさと前記第３電圧の大きさとが実質的に同じであることを特徴としている。
【００１４】
また、本発明に係る第１のフラッシュメモリセルの消去方法は、第１の値の第１負極性電圧を制御ゲートに印加するステップと、第２の値の第２正極性電圧をソース領域に印加するステップとを含み、前記第２の値の絶対値（ａｂｓｏｌｕｔｅ　ｔｅｒｍ）が、前記第１の値の絶対値よりも小さくないことを特徴としている。
【００１５】
また、本発明に係る第２のフラッシュメモリセルの消去方法は、第１の値の第１電圧を制御ゲートに印加するステップと、第２の値の第２電圧を整合素子を介してソース領域に印加するステップとを含み、前記第２の値が、プログラミング動作によって荷電粒子が滞留している浮遊ゲートから前記荷電粒子をソース領域内に排出できる程度に十分に大きいことを特徴としている。
【００１６】
前記第２の値は約６ボルトないし約８ボルトの間に設定される。また、前記チャネル領域及びソース領域は、共にフラッシュメモリセルの消去速度及び消去しきい電圧劣化特性が改善されるように、浮遊ゲートからの荷電粒子を収容するために用いられる。
【００１７】
【発明の実施の形態】
以下、図２Ａ〜図３１を参照しながら、本発明に係るソース及びチャネル領域を用いた不揮発性メモリセルの消去方法の実施の形態を説明する。一般に、フラッシュメモリ装置は、数百万個のメモリセルが形成されているダイを有する半導体装置をいう。しかし、本明細書では、単一のメモリセルに対しても「メモリ装置」の用語を使用し、また、メモリ装置に対して「メモリセル」の用語を使用する場合がある。
【００１８】
図２Ａは、本発明の実施の形態に係るフラッシュメモリ装置４００における消去方法を説明するために用いられるフラッシュメモリ装置４００の断面図である。フラッシュメモリ装置４００は基板４０２上に形成され、基板４０２上に形成された浮遊ゲート４０４を備えている。基板４０２は、本実施の形態においてはＰ型基板である。基板４０２と浮遊ゲート４０４とを互いに電気的に分離させるため、それらの間にゲート酸化膜（図示せず）が形成される。制御信号、または電圧を印加するために、浮遊ゲート４０４上に制御ゲート４０６が形成される。浮遊ゲート４０４と制御ゲート４０６とを互いに電気的に分離させるために、それらの間にＯＮＯ層、またはインターポリ層（図示せず）が形成される。
【００１９】
ソース領域４０８とドレイン領域４１０は、浮遊ゲート４０４を挟んで浮遊ゲート４０４のエッジに隣接して形成される。本実施の形態において、ソース及びドレイン領域４０８、４１０はＮ型である。浮遊ゲート４０４の下部のソース領域４０８とドレイン領域４１０との間の領域４１２はチャネルと呼ばれ、ソース及びドレイン領域４０８、４１０間の電流経路となる。消去動作の間にソース領域４０８に消去電圧の印加を容易にするために、また基板４０２とソース領域４０８との間でＲＣ定数を整合（ｍａｔｃｈｉｎｇ）させるために、ソース領域４０８に整合素子４１４が接続される。例えば、整合素子４１４はソース領域４０８に直列に接続された抵抗４１６及びキャパシタ４１８を備えている。また、抵抗４１６を形成するために例えば拡散ウェル（ｄｉｆｆｕｓｉｏｎ　ｗｅｌｌ）が用いられる。
【００２０】
本発明の実施の形態に係る消去方法は、約１２Ｖないし約２０Ｖの総電位差を必要とする。ソース領域４０８には、約６Ｖないし約１０Ｖの電圧が印加される。制御ゲート４０６には、約−６Ｖないし約−１０Ｖの電圧が印加される。基板４０２には、約６Ｖないし約１０Ｖの電位が印加される。ドレイン領域４１０は、フローティング状態にされる。
【００２１】
一つの特定の消去動作において、消去対象として選択されたメモリグループの制御ゲート４０６には、例えば、−８Ｖの大きい負極性電圧が印加される。ビットライン、またはドレイン領域４１０はフローティング状態にされ、これに対してソース領域４０８には、例えば、８Ｖの大きい正極性電圧が印加される。基板４０２にも、例えば、約８Ｖの大きい正極性電圧が印加される。基板４０２及びソース４０８上の正極性電圧と制御ゲート４０６上の負極性電圧とは、浮遊ゲート４０４内の電子をチャネル４１２とソース領域４０８とを介して基板４０２内に再び移動させる。ソース領域４０８に印加される電圧は、基板４０２に印加される電圧と実質的に同一であればよく、例えば、相互に約１Ｖ、または０．６Ｖ以内の差にある。また、別の実施の形態では、基板４０２とソース領域４０８に印加される電圧は、相互に約０．２Ｖまたは０．１Ｖ以内の差にある。さらに別の実施の形態では、基板４０２とソース４０８に印加される電圧は、相互に約０．５Ｖ、０．４Ｖ、または０．３Ｖ以内の差にある。
【００２２】
本実施の形態では、メモリ装置に永久的な損傷を与える、Ｐ型基板４０２からＮ型ソース４０８への過度（ｔｒａｎｓｉｅｎｔ）の順方向バイアス状態と、ソース領域４０８から基板４０２までの瞬間的な接合破壊（ｂｒｅａｋｄｏｗｎ）を防止するために、ソース領域４０８及び基板４０２に印加する電位は、実質的に同時に印加される。本発明の実施の形態において電圧が実質的に同時に印加されることを保障するために、整合素子４１４が用いられる。本発明の別の実施の形態においては、この目的のために、別の方法またはメカニズムが用いられ得る。
【００２３】
上述した消去方法は、従来の消去方法よりも改善されたメモリ装置の信頼性、及びより速い消去時間を実現するが、その理由は、メモリ装置が縮小しても、逆に消去動作には大きい面積が用いられるためである。浮遊ゲート４０４から電子を移動させるため、ソース領域４０８上に形成されたゲート酸化膜（図示せず）及びチャネル領域４１２上に形成されたゲート酸化膜が用いられる。一般に、ソース領域４０８上に形成されたゲート酸化膜は、その無欠性（ｉｎｔｅｇｒｉｔｙ）をより長く保持するが、その理由は、それがドレイン領域４１０から遠く離れており、プログラミング動作の間に損傷される可能性が低いためである。その結果、上記した消去方法においては消去Ｖｔ劣化の影響が減少する。また、浮遊ゲート４０４から電子を移動させるための面積が追加されるため、消去動作がより一層速く行われる。
【００２４】
図２Ｂは、本発明の消去方法による消去速度の改善度を示している。グラフ４２０は、メモリ装置を消去するためにチャネル４１２及びソース領域４０８の二つを用いた消去方法における消去速度のシミュレート結果を示したものである。グラフ４２２は、メモリ装置を消去するためにチャネル領域のみを用いた従来の消去方法における消去速度のシミュレート結果を示したものである。
【００２５】
図２Ｃは、本発明の実施の形態に係る消去方法（チャネル及びソース領域を使用する消去方法）と従来の方法（チャネル領域のみ使用する消去方法）における消去Ｖｔ劣化を比較したものである。実験は、０．２μｍのチャネル長と０．３μｍのチャネル幅とを有するメモリセルに関して行われたものである。プログラム時間は５マイクロ秒であり、消去時間は１０マイクロ秒である。以下の表１はその結果をまとめたものであり、示された数字は複数の実験の平均値である。表１に示すように、消去動作にチャネル及びソース領域の両方を用いた場合、消去速度は約１９％改善された。また、消去動作にチャネル及びソース領域の両方を用いた場合、消去Ｖｔ劣化は１２．５％改善された。図２Ｃは、これらの実験結果を示したものである。
【００２６】
【表１】
2004031942.tif 000003
【００２７】
図２Ｄは、上記した本発明の実施の形態に係る消去方法と同様の消去方法（すなわち、チャネル及びソース領域を用いた消去方法）が適用され得る他のフラッシュメモリセル１０の断面図を示している。このフラッシュメモリセル１０は、好ましくはシリコン基板２０に形成される。基板２０はＰ導電型シリコンであり、基板２０にはＮ導電型シリコンウェル（以下、Ｎ−ウェルと記す）２２が形成される（図２Ａ及び図２Ｄに示された構造を製造する工程については後述する）。Ｎ−ウェル２２は、図２Ｄに示されたようにフラッシュメモリセル１０を含んでおり、通常数百個または数千個のこのようなメモリセル１０を含むように十分に大きい。一般に、一つのブロック消去動作で消去される対象の多くのセルがＮ−ウェル２２内に形成される。ソース領域２７及びドレイン領域２６は、Ｐ−ウェル２４に電気的コンタクト（ｃｏｎｔａｃｔ）を形成するために追加的にドープされた領域２８と共にＰ−ウェル２４内に形成される。浮遊ゲート２９と制御ゲート２１も図示されている。Ｎ−ウェル２２のバイアスを可能にするために、Ｎ−ウェル２２に対するコンタクトが提供される。Ｐ−ウェル２４とソース領域２７との間でＲＣ定数を整合させるため、ソース領域２７に整合素子１２が形成される。
【００２８】
図２Ｄに示されたメモリ装置は、図２Ｄに示された電圧の印加条件を用いて消去できる。図２Ｄに示すように、メモリセル１０を消去するために、制御ゲート２１には約−６Ｖないし約−１０Ｖの間、好ましくは約−８Ｖの負極性電圧が印加され、Ｐ−ウェル２４とＮ−ウェル２２には、約６Ｖないし約１０Ｖの間、好ましくは約８Ｖの正極性電圧が印加される。これらのＮ及びＰ−ウェル２２、２４並びにソース領域２７上の正極性電圧は、制御ゲート２１上の負極性電圧と共に、浮遊ゲート２９上の電子がチャネル及びソース領域２７上に形成されたゲート酸化膜（図示せず）を介して基板２０内に引き出されることを可能にし、それによりメモリ装置を消去することを可能にする。
【００２９】
図３ないし図３１は、本発明の実施の形態に係るソース及びチャネル領域を用いた消去方法が適用されるフラッシュメモリセル１０の製造工程の好ましい実施の形態を示している。本発明を十分に説明するために、図３ないし図３１に基づいて後述される工程は、５つの異なる形態のトランジスタを形成する工程を含む。図３及び図９の上部には、本発明の工程により異なる形態のトランジスタが形成される５つの領域が示されている。特に、本製造工程は、Ｐ−チャネル及びＮ−チャネルのフラッシュメモリセルを周辺ＣＭＯＳ回路と共に製造することを可能にする。特定のフラッシュメモリ製品においては、Ｐ−チャネル及びＮ−チャネルの両方のトランジスタが必ずしも必要でない場合もあるが、ここでは、これら二形態を全て示した。
【００３０】
図３の上部に示すように、図３ないし図３１の各々の図面の５つの領域の左端を参照して、薄い酸化膜（ｔｈｉｎ　ｏｘｉｄｅ）Ｎ−チャネルトランジスタを形成する上で必要なステップを説明する。このようなＮ−チャネルトランジスタは、＋５Ｖ程度の電圧で動作する。薄い酸化膜Ｎ−チャネルトランジスタ製造工程を示す左端の領域に隣接して、厚い酸化膜（ｔｈｉｃｋ　ｏｘｉｄｅ）Ｎ−チャネルトランジスタの製造工程が示されている。厚い酸化膜Ｎ−チャネルトランジスタは、より高い電圧応用のための周辺回路に用いられる。例えば、このようなメモリ装置は、通常最大＋９Ｖ程度の電圧が印加されるプログラミング及び消去モードを処理するために用いられる。
【００３１】
図３ないし図３１の中央部分には、フラッシュメモリセルを形成する工程を説明する図が示されている。上述したように、フラッシュメモリセルはトリプル（ｔｒｉｐｌｅ）ウェル構造で形成され、Ｎ−ウェルはＰ基板に形成され、メモリセルはＮ−ウェル内のＰ−ウェルに形成される。図面に示されていないが、Ｎ−チャネルトランジスタがＰ−ウェルに形成されてもよい。これらＮ−チャネルトランジスタはメモリセルとは異なって、浮遊ゲートを備えていない。
【００３２】
図３ないし図３１のメモリセルの右側に隣接して、薄い酸化膜Ｐ−チャネルトランジスタを形成する工程が示されている。薄い酸化膜Ｐ−チャネルトランジスタは、例えば、最大約＋５Ｖの低い電位を処理するための周辺回路に用いられる。薄い酸化膜Ｐ−チャネルトの右側に隣接して、厚い酸化膜Ｐ−チャネルトランジスタを形成するための工程が示されている。厚い酸化膜Ｐ−チャネルトランジスタは、それに隣接して形成された薄い酸化膜Ｐ−チャネル装置よりも高電圧で動作する。厚い酸化膜Ｎ−チャネルトランジスタと共に、厚い酸化膜Ｐ−チャネルトランジスタもフラッシュメモリセルのプログラミング及び消去に必要な高い電位を発生し分配するための回路に用いられる。
【００３３】
図３において、基板３０は、８〜１０Ωｃｍ（オウムセンチメートル：ｏｈｍ　ｃｅｎｔｉｍｅｔｅｒ）の抵抗及び＜１００＞結晶方位のＰ導電型シリコン基板であることが好ましい。公知の工程を用いて、シリコン二酸化膜３１の薄い層を形成するために、基板３０が酸化される。シリコン二酸化膜３１の上部表面には、好ましくはフォトレジストでマスク３２が形成される。周知の技術を利用して、Ｎ−ウェル２２（図２Ｄ参照）を形成する予定の領域からマスク３２を除去するために、マスク３２が露光され、現像される。次いで、周知の技術を用いて、Ｎ−ウェルをドープするために、シリコンの表面内に例えば、燐（ｐｈｏｓｐｈｏｒｕｓ）のようなＮ導電型不純物がインプラントされる（ｉｍｐｌａｎｔｅｄ）。好ましくは、このようなインプラントは２．２　ｍｅＶのエネルギーと１ｃｍ２当たり６×１０１２の不純物濃度で行われる。このようなインプラントの結果により、図３に示すような構造が形成される。図３では、周辺回路トランジスタとメモリセル（フラッシュ）が形成される概略的な位置に表記を付している。多くの集積回路における表面の大部分はメモリセルから構成される。
【００３４】
次に、図４に示すように、フォトレジスト３２が除去され、Ｎ−ウェルドーパントをドライブ（拡散）し、Ｎ−ウェル４０を形成するために、アニーリング（ａｎｎｅａｌｉｎｇ）工程が行われる。そして、集積回路の上部表面に新しい層のフォトレジスト４１が塗布され、次いでＰ−ウェルを形成する予定の領域を露出させるためにマスキングされ、現像される。次いで、例えば、１ｃｍ２当たり５×１０１３の濃度と１００ｋｅＶのエネルギーでホウ素（ｂｏｒｏｎ）、または他のＰ導電型不純物を用いてＰ−ウェルインプラントが行われる。
【００３５】
Ｎ−ウェル４０はチップのメモリセル領域を取り囲んでいる。これは所望より少ないか、または所望より多くのメモリセルを取り囲むことができ、他のグループのメモリセルは他のＮ−ウェルに形成される。Ｎ−ウェル４０を用いることは、小さなブロック、例えば、単一のワードラインが接続されたブロックの消去を可能とし、消去ブロックに対するブロックサイズの選択を任意にできるようにする。これは従来技術のソース消去と比較して、トリプルウェル構造により必要となる電位がより低くなるからである。従来技術のメモリ装置においては、消去ブロックのサイズが電流限界により決定されていた。従って、従来技術では、用いられる高い電力を処理するために、大きいデコーディングトランジスタが必要となり、これらのトランジスタは過度なチップ面積を占めることになっていた。本発明においては、Ｎ−ウェル４０を用いることにより、大きいデコーディングトランジスタは必要でなく、メモリセルの任意のグループが同時に消去できるようになる。また、上述したように、チャネル消去を用いることにより、消去がより一層均一になる。図４は、Ｐ型不純物のインプラント後の構造を示している。
【００３６】
フォトレジスト４１は除去され、図５に示すように、熱的アニーリング工程を利用してＰ−ウェルドーパントがドライブされる。次いで、例えば、アッシドディップ（ａｃｉｄ　ｄｉｐ：酸浸漬）、またはプラズマエッチング工程を用いて上部表面上のシリコン二酸化膜３１が全て除去される。次いで、２００オングストローム（Å）のシリコン二酸化膜５１を形成するために、例えば、熱工程を用いて集積回路の上部表面に新しい層のシリコン二酸化膜５１が形成される。そして、シリコン二酸化膜５１の上部表面には、例えば、化学気相蒸着法（ＣＶＤ）のような周知の技術を利用して、好ましくは約４００オングストロームの厚さに多結晶シリコン層５３が形成される。この多結晶シリコン（ポリシリコン）５３の機能はストレス解除層として作用することである。多結晶シリコン層５３の上部には、化学気相蒸着法を用いてシリコン窒化膜５４が通常２０００オングストロームの厚さに蒸着される。このシリコン窒化膜５４の上部には別のフォトレジスト層５５が形成される。このフォトレジスト層５５は以下の周知の技術を用いて露光され、現像される。このフォトレジスト層５５は、フィールド酸化膜領域が形成される予定の領域ごとに除去される。次いで、フォトレジスト層５５の島（ｉｓｌａｎｄｓ）の間の露出されたシリコン窒化膜５４領域を除去するために、プラズマまたは反応性イオンエッチング（ｒｅａｃｔｉｖｅ　ｉｏｎ　ｅｔｃｈｉｎｇ）が行われる。このようなエッチングはこの技術分野でよく知られている。本製造工程において、これらのステップが行われた後の構造が図５に示されている。
【００３７】
本製造工程の次のステップを、図６を参照して説明する。先ず、この構造の上部表面からフォトレジスト層５５が除去され、図６にＦＯＸと表示されたフィールド酸化膜領域６１を形成するために、高温で酸化が行われる。フィールド酸化膜領域６１は、集積回路の種々の部分を互いに電気的に分離する作用をする。例えば、フィールド酸化膜は０．５μｍの厚さであり、１１５０℃の温度で３００分間基板３０を加熱することにより形成されることが好ましい。このようなフィールド酸化膜領域６１は本技術分野で周知である。
【００３８】
フィールド酸化膜領域６１の形成以後に、例えば、高温のＨ２ＰＯ４溶液（燐酸）に浸すディップ処理を用いて、この構造の表面からシリコン窒化膜５４が除去される。次に、その下部の多結晶シリコン５３が除去され、また、多結晶シリコン５３下部のシリコン二酸化膜５１も除去される。次に、この構造の上部表面に新しいシリコン二酸化膜６３が形成される。このシリコン二酸化膜６３の形成は、シリコンを加熱することによって行われるのが好ましい。シリコン酸化膜６３は後に除去されるので、犠牲酸化膜と呼ばれる。犠牲酸化膜（シリコン酸化膜）６３を形成した後の構造が図６に示されている。
【００３９】
次に、この構造の上部表面にフォトレジスト層７１が形成され、その次にフィールドインプラントが要求される領域を露出させるために、マスキングされ、現像される。フィールドインプラントは、Ｐ−型領域内にインプラントされる。このようなＮ−チャネルフィールドインプラントは、アクティブＮ−チャネルトランジスタが後に形成される領域内でのディープ（ｄｅｅｐ）インプラントである。この様子が図７に示されている。Ｎ−チャネルインプラントは、１６５ｋｅＶのエネルギーと１ｃｍ２当たり５×１０１２のホウ素不純物濃度を利用してインプラントされるのが好ましい。
【００４０】
図８は、本製造工程の次のステップを示している。図８に示すように、集積回路表面の所望領域に周知のフォトリソグラフ技術を用いて、新しいフォトレジストマスキング層８１が形成される。このフォトレジストマスキング層８１は、後にメモリセルが形成される領域から除去され、その次にこれらの領域でしきい電圧調整インプラント（Ｎ−チャネルＶｔインプラント）が行われる。
【００４１】
次に、図９に示すように、新しいフォトレジストマスク８３が形成され、周辺トランジスタを調整するためのＰ−チャネルしきい電圧インプラント（Ｐ−チャネルＶｔインプラント）が行われる。次いで、フォトレジストマスク８３が除去され、この構造の露出された部分の表面から犠牲酸化膜６３を除去するためのエッチングが行われる。
【００４２】
次に、図１０に示すように、この構造上に新しいシリコン二酸化膜９２が形成される。この新しいシリコン二酸化膜９２は、周辺回路の厚い酸化膜Ｐ−チャネル及びＮ−チャネルトランジスタのための厚いゲート酸化膜となる。次に、図１１に示すように、メモリセルしきい電圧インプラントがなされる領域９６（図１２参照）を露出させるために、新しいフォトレジストマスク９４が塗布される。セルインプラント、好ましくはホウ素であるＰ−型不純物は、１ｃｍ２当たり３×１０１３の不純物濃度と４０ｋｅＶのエネルギーとを用いてインプラントされる。
【００４３】
セルインプラントの後、同じフォトレジストマスク９４が厚いゲート酸化膜（シリコン二酸化膜）９２を除去するため用いられる。次に、露出されたシリコン二酸化膜９２がエッチングされ（図１２参照）、やはり周知の技術を用いて新しいゲート酸化膜９８が形成される。この新しいゲート酸化膜９８は、メモリセルのプログラミング及び消去の間、電子がトンネリングされるトンネル酸化膜となる。好ましくは、トンネル酸化膜（ゲート酸化膜）９８は８５オングストロームの厚さであり、スチーム（ｓｔｅａｍ）で４５分間、８５０℃の温度でこの構造を加熱し、Ｎ２で３０分間、９００℃の温度でアニーリングすることによって形成される。
【００４４】
ゲート酸化膜９８の形成の後、約１０００オングストローム厚さの層を形成するために、この構造の上部表面上に、例えば、化学気相蒸着法を用いて多結晶シリコン層９５（ポリ１）が蒸着される。次いで、この多結晶シリコン層９５は、導電性になるように、燐不純物でドープされる。この多結晶シリコン層９５は、メモリセルの浮遊ゲートとなり、また周辺回路のトランジスタのための制御ゲートとなる。
【００４５】
次に、図１４に示すように、この構造上において保持したい多結晶シリコン９５の領域をマスキングするために、この構造上に他のマスク９９、好ましくはフォトレジストのマスク９９が形成される。次に、周知のプラズマエッチング、または不等方性エッチング工程を用いて、この構造の表面から露出された多結晶シリコン９５がエッチングされる。エッチングが完了した後の構造が図１４に示されている。
【００４６】
図１５は、製造工程の次のステップを示している。まず、フォトレジスト層９９が除去され、次に、多結晶シリコン層９５が形成された領域では多結晶シリコン層９５の上部に、そしてこの構造の他の領域では厚いゲート酸化膜（シリコン二酸化膜）９２の上部に「ＯＮＯサンドイッチ」合成絶縁層（以下、ＯＮＯ層と記す）１０２を形成するために、シリコン二酸化膜、シリコン窒化膜、シリコン二酸化膜が順次蒸着される。ＯＮＯ層１０２は化学気相蒸着法を用いて蒸着されるのが好ましいが、他の周知技術を使用してもよい。ＯＮＯ層１０２は、５０オングストロームの下部シリコン二酸化膜、６０オングストロームの中間シリコン窒化膜、及び５０オングストロームの上部シリコン二酸化膜を備えていることが好ましい。ＯＮＯ層１０２の形成後、新しいマスク層１０７が蒸着され、多結晶シリコン層９５が残っている領域を保護するために境界を画定する。
【００４７】
マスク１０７の形成後、図１６に示すように、従来のエッチング手段を用いてＯＮＯ層１０２の露出された領域が除去される。このステップでは、露出されたＯＮＯ層１０２を除去し、また、露出された領域内の厚いゲート酸化膜（シリコン二酸化膜）９２を除去する。次いで、フォトレジスト（マスク層）１０７が除去され、新しいゲート酸化膜１２８が形成される。この新しいゲート酸化膜１２８はより薄く（約１１０オングストローム）、低いパワーのＰ−チャネル及びＮ−チャネルトランジスタが形成される領域に形成される。
【００４８】
次に、図１７に示すように、この構造の表面に第２多結晶シリコン層１３２が蒸着される。好ましくは、この多結晶シリコン１３２は１０００オングストロームの厚さであり、従来の化学気相蒸着法を用いて蒸着される。第２多結晶シリコン層１３２は蒸着された後、ＰＯＣＬ３工程を用いて燐不純物でドープされる。この第２多結晶シリコン層１３２は、回路の相互接続ラインとなる。第２多結晶シリコン層１３２は、回路の周辺領域内の第１ポリシリコン層９５に対する相互接続ラインとして利用できる。これは、キャパシタとして利用することもでき、また、メモリセル領域内の他の接続のためにも利用され得る。次に、第２多結晶シリコン層１３２を選択的に保護するために、マスク１３５が形成される。次に、図１８に示すように、第２多結晶シリコン層１３２は、エッチングされて構造上の所望しない位置から除去される。次に、第２多結晶シリコン層１３２の上部表面にタングステンシリサイド層１３３が蒸着される。タングステンシリサイド層１３３の上部表面上に、無反射コーティング（ａｎｔｉｒｅｆｌｅｃｔｉｖｅ　ｃｏａｔｉｎｇ）（図示せず）が蒸着され、タングステンシリサイド層１３２の上部表面からの反射を最小化することにより、より正確なマスキングを可能にする。最後に、第２多結晶シリコン層１３２を残す領域を画定するために、この構造の上部表面にマスク１３９が形成される。図１８に示された断面図において、これらはゲート電極が形成される領域である。マスク１３９を用いて、第２多結晶シリコン層１３２がエッチングされる。次に、エッチングされた部分を保護するために新しいマスク１４０（図１９参照）が形成され、ポリ１（多結晶シリコン層）９５（図１９参照）の領域に制御及び浮遊ゲートを画定する。
【００４９】
従来の工程技術を再び利用して第２多結晶シリコン層１３２がエッチングされる。第２多結晶シリコン層１３２をエッチングした後、ＯＮＯサンドイッチ合成絶縁層１０２の露出された領域の除去を可能にするために、第２多結晶シリコン層１３２がマスクとして用いられる。その後、ＯＮＯサンドイッチ合成絶縁層１０２は、第１レベルの多結晶シリコン層９５のエッチングのためのマスクとして機能する。この結果、図２０に示すように、メモリセルのゲートが形成される。エッチング後、この構造はシリコンの露出された領域上に保護酸化膜層を再形成するために再加熱される。メモリセルトランジスタは浮遊ゲート及び制御ゲートを備えるが、周辺回路で用いられる他のトランジスタはそうでないことに注目すべきである。
【００５０】
図２１は、本製造工程における次のステップを示している。メモリセルトランジスタのソース領域以外の領域を保護するために、この構造の表面にマスク１６１が形成される。次いで、ダブル（二重）インプラントが行われるが、第１インプラントは、Ｎ導電形不純物を用いて、比較的低い１ｃｍ２当たり３×１０１４の不純物投与（ｄｏｓｅ）量及び５０ｋｅＶのエネルギーレベルで行われ、第１インプラント後により高い濃度で第２インプラントが行われる（ＨＶ　Ｎ＋Ｓ／Ｄインプラント）。このようなインプラントはメモリセルに対して二重拡散されたソース領域１８１（図２２参照）を画定する。
【００５１】
図２２に示すように、全てのフォトレジスト（マスク１６１）が除去され、新しいマスク１７１が形成されるが、これはメモリセルのドレイン領域のみを露出させる。１ｃｍ２当たり３．５×１０１５の濃度及び５０ｋｅＶのエネルギーで、砒素不純物を用いてインプラントが行われる（セルドレインインプラント）。図２２には、その結果インプラントされて生成されたドレイン領域１８２を示している。
【００５２】
図２３は、他のトランジスタのソース及びドレインを形成するための、マスク１７５を介した類似のインプラント（ＨＶ　Ｐ＋Ｓ／Ｄインプラント）を示している。ソースドレインインプラント後にアニーリングするためにフォトレジスト１７５の一部が除去され、この構造は９００℃の温度で２５分間加熱される。これによって、メモリセル周辺にソース及びドレイン領域が形成される。また、アニーリングによってポリシリコン上にシリコン二酸化膜層（図２３に図示せず）が形成される。その後、このシリコン二酸化膜層の大部分は全面エッチングを用いて除去される。シリコン二酸化膜の全てが除去される前にエッチングを止めることにより、多結晶シリコンゲートの側壁にシリコン二酸化膜のスペーサ領域１８４が残る（図２４参照）。これによって低濃度ドープされたドレインの形成が可能となる。次に、より高濃度ドープされたソース、ドレインが形成される周辺トランジスタを露出させるために新しいマスク１７９が形成され、その後、１ｃｍ２当たり３．５×１０１５の濃度でインプラント（ＬＶ　Ｎ＋Ｓ／Ｄインプラント）が図２４に示すように行われる。同様に、新しいマスク１８０が形成され、インプラント（ＬＶ　Ｐ＋Ｓ／Ｄインプラント）が図２５に示すように行われる。
【００５３】
図２６に示すように、アニーリング後、この構造の上部表面にシリコン二酸化膜層が蒸着され、ＢＰＳＧ（ｂｏｒｏｎ　ｐｈｏｓｐｈｏｒｏｕｓ　ｓｉｌｉｃａｔｅ　ｇｌａｓｓ）層１８６が形成される。その後、この構造はＢＰＳＧ層１８６を平坦化するために加熱される。
【００５４】
この構造の表面に対するコンタクト位置及びそれ以外の領域を画定するために、ＢＰＳＧ層１８６の上部表面にマスク（図示せず）が形成され、図２７に示すようにＢＰＳＧ層１８６がエッチングされる。次いで、図２８に示すように、例えば、チタニウム／チタニウム窒化膜などのバリア金属がＢＰＳＧ層１８６に形成された開口部に蒸着され、その後第１層金属蒸着が行われる。第１層金属はアルミニウムが好ましい。アルミニウムの上部表面上に、チタニウム窒化膜層が蒸着されて、無反射コーティングを提供する。次いで、第１層金属がマスキングされ、フォトレジストが除去される。残る金属コンタクト１８８が図２９に示されている。化学気相蒸着法を用いて、ＢＰＳＧ１８６の上部表面全体にわたって蒸着され、シリコン酸化膜物質のような金属間酸化層（ＩＭＯ：ｉｎｔｅｒ−ｍｅｔａｌ　ｏｘｉｄｅ）２１１が金属コンタクト１８８上に形成される。ＩＭＯ層２１１が図２９に示されている。ＩＭＯ層２１１の上部に、スピン−オンガラスコーティング（ＳＯＧ：ｓｐｉｎ−ｏｎ　ｇｌａｓｓ　ｃｏａｔｉｎｇ）層２１２が蒸着され、また、その上部表面に異なる第２金属間酸化（ＩＭＯ−２）層２１４が蒸着される。ＩＭＯ層２１１は約１０００オングストロームの厚さであり、ＩＭＯ−２層２１４は約２０００オングストロームの厚さであることが好ましい。次に、図示していないが、第２金属間酸化層２１４の上部表面全体にわたってマスクが形成される。ＳＯＧ層２１２、ＩＭＯ−２層２１４のエッチングのための開口部を生成するために、マスクが露光され、現像される。その後、この層はプラズマを用いてエッチングされて、第１金属層２１１に対するビア２１７のための開口部が形成される。フォトレジストが除去された後のこの構造の形状が図２９に示されている。
【００５５】
次に、アルミニウムなどの他の金属層がチップの上部表面全面にわたって蒸着され、ビア２１７のための開口部を充填し、第２金属層を形成する。その上部表面上に無反射チタニウム窒化膜コーティングが蒸着され、次に、第２金属層がマスキングされてエッチングされ、フォトレジストが除去されて、図３０に示された構造が生成される。
【００５６】
図３１は、第２金属層２２１の上部表面上にパッシべーション層２３２を形成して完成された構造を示している。パッシべーション層２３２がマスキングされてエッチングされ、フォトレジストが除去された後、この構造は窒素アニーリングされて、ウェーハ内に最終の集積回路を生成するようになる。
【００５７】
このステップの後に、周知の半導体製造方法を用いて、生成された集積回路がテストされ、パッケージ化され、このパッケージに対するインターコネクションがなされ、その後カプセル化される。
【００５８】
以上、本発明に係るソース及びチャネル領域を用いた不揮発性メモリセルの消去方法、その消去方法が適用されるフラッシュメモリセル、及びその製造工程について説明した。ここで、種々の特定の時間、温度及び各工程の細部事項が提示されたが、本発明は、本実施の形態に限定されるものではなく、本発明の趣旨から逸脱しない範囲内で種々変更して実施することが可能である。
【００５９】
【発明の効果】
本発明によれば、メモリ劣化を生じることなく、フラッシュメモリのセルグループを一括消去することができる電気的消去可能な不揮発性メモリを提供できる。
【図面の簡単な説明】
【図１Ａ】従来のフラッシュメモリセルにおける消去方法を説明するためのフラッシュメモリセルを示す断面図である。
【図１Ｂ】図１Ａに示した従来の消去方法における消去Ｖｔ劣化を示す図である。
【図２Ａ】本発明の実施の形態に係る不揮発性メモリ（フラッシュメモリ）セルの消去方法を説明するための不揮発性メモリ（フラッシュメモリ）セルを示す断面図である。
【図２Ｂ】チャネル消去方法とチャネル及びソース消去方法とに関して消去速度のシミュレーション結果を示す図である。
【図２Ｃ】チャネル消去方法とチャネル及びソース消去方法とに関して消去Ｖｔ劣化の実験結果を示す図である。
【図２Ｄ】本発明の他の実施の形態に係るフラッシュメモリセルの消去方法を説明するためのフラッシュメモリセルを示す断面図である。
【図３】図２Ｄに示したフラッシュメモリセルの製造方法の好ましい実施の形態を説明するためのフラッシュメモリセルを示す断面図である。
【図４】図３に示した処理に続く処理を説明するためのフラッシュメモリセルを示す断面図である。
【図５】図４に示した処理に続く処理を説明するためのフラッシュメモリセルを示す断面図である。
【図６】図５に示した処理に続く処理を説明するためのフラッシュメモリセルを示す断面図である。
【図７】図６に示した処理に続く処理を説明するためのフラッシュメモリセルを示す断面図である。
【図８】図７に示した処理に続く処理を説明するためのフラッシュメモリセルを示す断面図である。
【図９】図８に示した処理に続く処理を説明するためのフラッシュメモリセルを示す断面図である。
【図１０】図９に示した処理に続く処理を説明するためのフラッシュメモリセルを示す断面図である。
【図１１】図１０に示した処理に続く処理を説明するためのフラッシュメモリセルを示す断面図である。
【図１２】図１１に示した処理に続く処理を説明するためのフラッシュメモリセルを示す断面図である。
【図１３】図１２に示した処理に続く処理を説明するためのフラッシュメモリセルを示す断面図である。
【図１４】図１３に示した処理に続く処理を説明するためのフラッシュメモリセルを示す断面図である。
【図１５】図１４に示した処理に続く処理を説明するためのフラッシュメモリセルを示す断面図である。
【図１６】図１５に示した処理に続く処理を説明するためのフラッシュメモリセルを示す断面図である。
【図１７】図１６に示した処理に続く処理を説明するためのフラッシュメモリセルを示す断面図である。
【図１８】図１７に示した処理に続く処理を説明するためのフラッシュメモリセルを示す断面図である。
【図１９】図１８に示した処理に続く処理を説明するためのフラッシュメモリセルを示す断面図である。
【図２０】図１９に示した処理に続く処理を説明するためのフラッシュメモリセルを示す断面図である。
【図２１】図２０に示した処理に続く処理を説明するためのフラッシュメモリセルを示す断面図である。
【図２２】図２１に示した処理に続く処理を説明するためのフラッシュメモリセルを示す断面図である。
【図２３】図２２に示した処理に続く処理を説明するためのフラッシュメモリセルを示す断面図である。
【図２４】図２３に示した処理に続く処理を説明するためのフラッシュメモリセルを示す断面図である。
【図２５】図２４に示した処理に続く処理を説明するためのフラッシュメモリセルを示す断面図である。
【図２６】図２５に示した処理に続く処理を説明するためのフラッシュメモリセルを示す断面図である。
【図２７】図２６に示した処理に続く処理を説明するためのフラッシュメモリセルを示す断面図である。
【図２８】図２７に示した処理に続く処理を説明するためのフラッシュメモリセルを示す断面図である。
【図２９】図２８に示した処理に続く処理を説明するためのフラッシュメモリセルを示す断面図である。
【図３０】図２９に示した処理に続く処理を説明するためのフラッシュメモリセルを示す断面図である。
【図３１】図３０に示した処理に続く処理を説明するためのフラッシュメモリセルを示す断面図である。
【符号の説明】
４０２　　基板
４０４　　浮遊ゲート
４０６　　制御ゲート
４０８　　ソース領域
４１０　　ドレイン領域
４１２　　チャネル領域
４１４　　整合素子
４１６　　抵抗
４１８　　キャパシタ
【図１Ａ】
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【図１Ｂ】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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