(57)【要約】【課題】クロスポイント型のＦｅＲＡＭにおいてダメージの入り難い強誘電体キャパシタを有し、低融点材料の配線の使用が可能な特性劣化の少ない半導体記憶装置及びその製造方法を提供する。【解決手段】絶縁膜１１上に所定方向Ｘに伸長するように第１電極配線１２が設けられている。第１電極配線１２上に保護膜１３が形成されている。層間絶縁膜１４上において第１電極配線１２の伸長方向と交差する所定方向Ｙに伸長するように第２電極配線２０が設けられている。第１電極配線１２と第２電極配線２０の交差領域に開孔部１５が設けられている。開孔部１５内に少なくとも第１電極配線１２と電気的に接続される第１電極膜１６、第２電極配線２０に埋め込み導電部材１９を介して電気的に接続される第２電極膜１８、及び第１、第２電極膜１６，１８間の強誘電体膜１７が設けられている。【選択図】    図１
2004327658.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上の所定層に形成された第１電極配線と、
前記第１電極配線を覆う絶縁性の保護膜と、
前記保護膜上の層間絶縁膜と、
前記層間絶縁膜上において前記第１電極配線と交差するように設けられた第２電極配線と、
前記第１電極配線と前記第２電極配線の交差領域に設けられた開孔内に少なくとも前記第１電極配線と電気的に接続される第１電極膜、前記第２電極配線と電気的に接続される第２電極膜、及び前記第１、第２電極膜間の強誘電体膜を含んで構成されたメモリセルキャパシタと、
を具備したことを特徴とする半導体記憶装置。
【請求項２】
半導体基板上の所定層に形成された第１電極配線と、
前記第１電極配線の所定領域上に形成された第１電極膜と、
前記第１電極配線及び前記第１電極膜を覆う絶縁性の保護膜と、
前記保護膜上の層間絶縁膜と、
前記層間絶縁膜上において少なくとも前記第１電極膜と重なり前記第１電極配線と交差するように設けられた第２電極配線と、
前記第１電極配線と前記第２電極配線の交差領域に設けられた開孔内に少なくとも前記第１電極膜上の強誘電体膜、及び前記強誘電体膜上の第２電極膜を含んで構成されたメモリセルキャパシタと、
を具備したことを特徴とする半導体記憶装置。
【請求項３】
前記保護膜は少なくとも前記強誘電体膜の側面を覆っていることを特徴とする請求項１または２記載の半導体記憶装置。
【請求項４】
前記第２電極配線は前記開孔内への埋め込み金属を介して前記第２電極膜と接続されていることを特徴とする請求項１〜３いずれか一つに記載の半導体記憶装置。
【請求項５】
前記第２電極配線は前記開孔内に埋め込まれる形態を含んで前記第２電極膜と接続されていることを特徴とする請求項１〜３いずれか一つに記載の半導体記憶装置。
【請求項６】
前記第１電極配線はアルミニウムを主成分とする金属材料で構成されることを特徴とする請求項１〜５いずれか一つに記載の半導体記憶装置。
【請求項７】
前記第２電極配線はアルミニウムを主成分とする金属材料で構成されることを特徴とする請求項１〜６いずれか一つに記載の半導体記憶装置。
【請求項８】
半導体基板上の所定層に第１電極配線を形成する工程と、
前記第１電極配線を絶縁性の保護膜で覆う工程と、
前記保護膜上に層間絶縁膜を形成する工程と、
前記層間絶縁膜上の所定領域において前記第１電極配線表面に到達する開孔部を形成する工程と、
前記開孔部内に前記第１電極配線と接続される第１電極膜を形成する工程と、
前記開孔部内の前記第１電極膜上に強誘電体膜を形成する工程と、
前記開孔部内の前記強誘電体膜上に第２電極膜を形成する工程と、
前記開孔部内の前記第２電極膜に電気的に接続され、かつ前記層間絶縁膜上において前記第１電極配線と交差するように第２電極配線を形成する工程と、
を具備したことを特徴とする半導体記憶装置の製造方法。
【請求項９】
半導体基板上の所定層に第１電極配線を形成する工程と、
前記第１電極配線の所定領域上に第１電極膜を形成する工程と、
前記第１電極配線及び第１電極膜を絶縁性の保護膜で覆う工程と、
前記保護膜上に層間絶縁膜を形成する工程と、
前記層間絶縁膜上の所定領域において前記第１電極膜表面に到達する開孔部を形成する工程と、
前記開孔部内に前記第１電極膜上に強誘電体膜を形成する工程と、
前記開孔部内の前記強誘電体膜上に第２電極膜を形成する工程と、
前記開孔部内の前記第２電極膜に電気的に接続され、かつ前記層間絶縁膜上において前記第１電極配線と交差するように第２電極配線を形成する工程と、
を具備したことを特徴とする半導体記憶装置の製造方法。
【請求項１０】
前記保護膜は少なくとも前記強誘電体膜の側面を覆う厚さが得られるように形成することを特徴とする請求項８または９記載の半導体記憶装置の製造方法。
【請求項１１】
前記第２電極配線は前記開孔部内へ金属を埋め込む工程が前提となっていることを特徴とする請求項８〜１０いずれか一つに記載の半導体記憶装置の製造方法。
【請求項１２】
前記強誘電体膜はインクジェット法を用いて前記開孔部内に必要量注入する工程を含んで形成されることを特徴とする請求項８〜１０いずれか一つに記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、特にクロスポイント型のＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）セルを有する半導体記憶装置及びその製造方法に関する。
【０００２】
【従来の技術】
ＦｅＲＡＭ、いわゆる強誘電体メモリは高速性、低消費電力、高集積性、耐書き換え特性に優れた不揮発性メモリの一つである。強誘電体メモリは強誘電体膜のヒステリシス特性、すなわち高速分極反転とその残留分極を利用する高速書き換えが可能である。特にクロスポイント型のＦｅＲＡＭは、下部電極と上部電極が強誘電体膜を介して交差させた構造のメモリセルがマトリクス状に配列される構成を有し、高集積性に優れている。
【０００３】
図９は、従来のクロスポイント型のＦｅＲＡＭにおける一部のメモリセル部を示す断面図である。半導体基板上の所定層に下部電極１０１が形成されている。下部電極１０１上の所定領域には強誘電体膜１０２及び上部電極１０３を配している。これらの構成上に層間絶縁膜１０４が形成されている。層間絶縁膜１０４上の所定の開孔部１０５は上部電極１０３に到達し、開孔部１０５には上部配線１０６が埋め込まれている。上部配線１０６は下部電極１０１と交差する方向に伸長して形成されている。メモリ部は、下部電極１０１上に形成された、強誘電体膜１０２及び上部電極１０３の強誘電体キャパシタを有するメモリセルが複数配列される構成となっている。
【０００４】
クロスポイント型のＦｅＲＡＭにおいては、下部電極１０１の副ビット線電位と上部電極１０３に繋がる上部配線１０６のワード線電位の関係を制御して、それぞれ強誘電体膜１０２を有する強誘電体キャパシタを所定の印加電界方向に分極させる。選択されたメモリセルは、強誘電体キャパシタの分極状態に応じた副ビット線電位となり、図示しない選択トランジスタ及びビット線に伝達される。このようなクロスポイント型のＦｅＲＡＭは例えば特許文献１に開示されている。
【０００５】
【特許文献１】
特開平９−１１６１０７（第５−１０頁）
【０００６】
【発明が解決しようとする課題】
上記メモリセル構造に関し、一般に上部電極１０３及び下部電極１０１はＰｔまたはＰｔを含む貴金属の積層で形成されている。これは、強誘電体膜１０２の結晶化、特性を安定化させるリカバリー酸化のための高温アニールに対する電極材料としての酸素耐性が必要とされるからである。Ｐｔ等貴金属をエッチングする際には化学反応エッチングを用いることができず、不活性原子などで物理的にプラズマエッチングするトリミング加工をとる。強誘電体膜１０２は下部電極１０１と共に加工される。その際、強誘電体膜１０２にプラズマや応力によるダメージが入り易い。すなわち、プロセス中に強誘電体膜１０２にダメージが入ることにより、データ保持特性を劣化させる恐れがある。酸素雰囲気中での高温熱処理（リカバリー酸化）によりダメージ回復は可能であるが、Ａｌ等の低融点材料を用いた配線工程以降ではこの熱処理を行うことはできない。
【０００７】
本発明は上記のような事情を考慮してなされたもので、クロスポイント型のＦｅＲＡＭにおいてダメージの入り難い強誘電体キャパシタを有し、低融点材料、また精密加工しやすい材料の配線の使用が可能な特性劣化の少ない半導体記憶装置及びその製造方法を提供しようとするものである。
【０００８】
【課題を解決するための手段】
本発明に係る半導体記憶装置は、半導体基板上の所定層に形成された第１電極配線と、前記第１電極配線を覆う絶縁性の保護膜と、前記保護膜上の層間絶縁膜と、前記層間絶縁膜上において前記第１電極配線と交差するように設けられた第２電極配線と、前記第１電極配線と前記第２電極配線の交差領域に設けられた開孔内に少なくとも前記第１電極配線と電気的に接続される第１電極膜、前記第２電極配線と電気的に接続される第２電極膜、及び前記第１、第２電極膜間の強誘電体膜を含んで構成されたメモリセルキャパシタと、を具備したことを特徴とする。
【０００９】
また、本発明に係る半導体記憶装置は、半導体基板上の所定層に形成された第１電極配線と、前記第１電極配線の所定領域上に形成された第１電極膜と、前記第１電極配線及び前記第１電極膜を覆う絶縁性の保護膜と、前記保護膜上の層間絶縁膜と、前記層間絶縁膜上において少なくとも前記第１電極膜と重なり前記第１電極配線と交差するように設けられた第２電極配線と、前記第１電極配線と前記第２電極配線の交差領域に設けられた開孔内に少なくとも前記第１電極膜上の強誘電体膜、及び前記強誘電体膜上の第２電極膜を含んで構成されたメモリセルキャパシタと、を具備したことを特徴とする。
【００１０】
上記それぞれ本発明に係る半導体記憶装置によれば、メモリセルキャパシタは、第１電極配線と第２電極配線の交差領域に設けられた開孔内に構成されており、開孔に依存した形状が得られる。強誘電体膜にダメージが入り難く、特性劣化が抑えられる。
【００１１】
なお、上記それぞれ本発明に係る半導体記憶装置において、好ましくは次のような特徴を有する。
前記保護膜は少なくとも前記強誘電体膜の側面を覆っていることを特徴とする。ダメージ抑制に寄与する。
前記第２電極配線は前記開孔内への埋め込み金属を介して前記第２電極膜と接続されていることを特徴とする。配線形態の一つである。
前記第２電極配線は前記開孔内に埋め込まれる形態を含んで前記第２電極膜と接続されていることを特徴とする。配線形態の一つである。
前記第１電極配線はアルミニウムを主成分とする金属材料で構成されることを特徴とする。また、前記第２電極配線はアルミニウムを主成分とする金属材料で構成されることを特徴とする。ダメージが低減される強誘電体膜が構成されるので、アルミニウムに支障がない程度の温度の熱処理でダメージ回復が可能である。これにより、アルミニウムを主成分とする金属材料の利用が期待できる。
【００１２】
本発明に係る半導体記憶装置の製造方法は、半導体基板上の所定層に第１電極配線を形成する工程と、前記第１電極配線を絶縁性の保護膜で覆う工程と、前記保護膜上に層間絶縁膜を形成する工程と、前記層間絶縁膜上の所定領域において前記第１電極配線表面に到達する開孔部を形成する工程と、前記開孔部内に前記第１電極配線と接続される第１電極膜を形成する工程と、前記開孔部内の前記第１電極膜上に強誘電体膜を形成する工程と、前記開孔部内の前記強誘電体膜上に第２電極膜を形成する工程と、前記開孔部内の前記第２電極膜に電気的に接続され、かつ前記層間絶縁膜上において前記第１電極配線と交差するように第２電極配線を形成する工程と、を具備したことを特徴とする。
【００１３】
また、本発明に係る半導体記憶装置の製造方法は、半導体基板上の所定層に第１電極配線を形成する工程と、前記第１電極配線の所定領域上に第１電極膜を形成する工程と、前記第１電極配線及び第１電極膜を絶縁性の保護膜で覆う工程と、前記保護膜上に層間絶縁膜を形成する工程と、前記層間絶縁膜上の所定領域において前記第１電極膜表面に到達する開孔部を形成する工程と、前記開孔部内に前記第１電極膜上に強誘電体膜を形成する工程と、前記開孔部内の前記強誘電体膜上に第２電極膜を形成する工程と、前記開孔部内の前記第２電極膜に電気的に接続され、かつ前記層間絶縁膜上において前記第１電極配線と交差するように第２電極配線を形成する工程と、を具備したことを特徴とする。
【００１４】
上記それぞれ本発明に係る半導体記憶装置の製造方法によれば、開孔部に合わせて第１電極膜が形成され、強誘電体膜、第２電極膜が形成される。強誘電体膜にダメージが入り難く、特性劣化が抑えられる。第１電極配線、第２電極配線を構成する材料の選択度が広がる。
【００１５】
なお、上記それぞれ本発明に係る半導体記憶装置の製造方法において、好ましくは次のような特徴を有する。
前記保護膜は少なくとも前記強誘電体膜の側面を覆う厚さが得られるように形成することを特徴とする。ダメージ抑制に寄与する。
前記第２電極配線は前記開孔部内へ金属を埋め込む工程が前提となっていることを特徴とする。埋め込み易い金属を選ぶことができる。
前記強誘電体膜はインクジェット法を用いて前記開孔部内に必要量注入する工程を含んで形成されることを特徴とする。強誘電体膜におけるより均一な膜厚の制御が期待できる。
【００１６】
【発明の実施の形態】
図１は、本発明の第１実施形態に係る半導体記憶装置の要部構成であり、クロスポイント型のＦｅＲＡＭにおける一つのメモリセル部を示す断面図である。半導体基板上に平坦化された絶縁膜１１が設けられている。絶縁膜１１上に所定方向Ｘに伸長するように第１電極配線１２が設けられている。第１電極配線１２は、Ｓｉ半導体に使われる一般的な配線材料で構成される。例えばＡｌ合金のような低融点材料でもよい。また、Ｗ（タングステン）のような高融点材料も考えられる。第１電極配線１２上に保護膜１３が形成されている。保護膜１３は、少なくとも水素バリア性に富む膜、例えばＳｉＮ膜（シリコン窒化膜）やＴａＮ膜（タンタル窒化膜）等で構成される。保護膜１３上に層間絶縁膜１４が形成されている。層間絶縁膜１４上において第１電極配線１２の伸長方向と交差する所定方向Ｙに伸長するように第２電極配線２０が設けられている。第２電極配線２０は、Ｓｉ半導体に使われる一般的な配線材料で構成される。例えばＡｌ合金のような低融点材料でもよい。また、Ｗのような高融点材料も考えられる。
【００１７】
第１電極配線１２と第２電極配線２０の交差領域に開孔部１５が設けられている。開孔部１５内に少なくとも第１電極配線１２と電気的に接続される第１電極膜１６、第２電極配線２０に埋め込み導電部材１９を介して電気的に接続される第２電極膜１８、及び第１、第２電極膜１６，１８間の強誘電体膜１７が設けられている。強誘電体膜１７の側面は水素バリアとしての保護膜１３で覆われる。第１、第２電極膜１６，１８はＰｔを含む貴金属膜である。強誘電体膜１７は、例えば、ＰＺＴ（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３）系の化合物、層状構造を有するＢｉ系化合物（ＳＢＴ（ＳｒＢｉ２Ｔａ２Ｏ９）等）などから選択して採用する。第１、第２電極膜１６，１８、その間の強誘電体膜１７によりメモリセルキャパシタＭＣ１が構成されている。メモリセルキャパシタＭＣ１は、図示しないが第１電極配線１２と第２電極配線２０の各交差領域に複数設けられ、マトリクス状のメモリ部を構成する。
【００１８】
上記第１実施形態の構成によれば、メモリセルキャパシタＭＣ１は、第１電極配線１２と第２電極配線２０の交差領域に設けられた開孔部１５内に埋め込まれるように構成されている。つまり、開孔部１５に依存した形状が得られる。強誘電体膜１７はエッチング環境に晒されずダメージが入り難く、メモリセルの特性劣化が抑えられる。以下、製法の一例を説明する。
【００１９】
図２、図３は、図１の構成を実現するための製造工程の要部を示す断面図である。図１と同様の箇所には同一の符号を付す。
図２に示すように、半導体基板上の所定層に設けられる平坦化された下地の絶縁膜１１を形成する。絶縁膜１１は素子分離絶縁膜、またはＳｉＮ膜等バリア機能を備えた絶縁膜でもよい。次に、絶縁膜１１上に第１電極配線１２をパターニング形成する。第１電極配線１２はＡｌ合金を中心としたＳｉ半導体に使われる一般的な配線材料とする。後述する強誘電体膜１７の結晶化温度の低温化ができない場合、第１電極配線１２はＷ等の高融点材料を用いることも考えられる。第１電極配線１２はダマシン技術を用いた埋め込み配線構造でもよい。この第１電極配線１２上に水素バリア性に富む保護膜１３を形成する。保護膜１３は後述する強誘電体膜１７の側面を覆う厚さは確保する。次に、保護膜１３上にＳｉＯ２膜やＢＰＳＧ（ボロン・リン・シリケートガラス）膜等の層間絶縁膜１４を形成する。層間絶縁膜１４上の所定領域において異方性エッチング技術を用いて第１電極配線１２表面に到達する開孔部１５を形成する。異方性エッチング前のフォトリソグラフィ工程でハードマスクを形成してもよい。
【００２０】
次に、図３に示すように、開孔部１５内に第１電極配線１２と接続される第１電極膜１６を形成する。第１電極膜１６は例えばＰｔを含む貴金属膜であり、スパッタ法により形成する。例えば、低圧スパッタ法やプラズマバイアススパッタ法といった開孔部１５内壁側面には付着されないスパッタ技術を用いる。次に、第１電極膜１６上に強誘電体膜１７を形成する。強誘電体膜１７は、例えば、ＰＺＴ系、ＳＢＴ系化合物などから選択して採用する。強誘電体膜１７はスパッタ法を利用する。その他に、液体（ゾル）状の原料をインクジェット法により塗布する方法も考えられる。インクジェット法を利用する場合、開孔部１５に必要量注入する制御によって均一な強誘電体膜１７の成膜が可能である。また、インクジェット法を利用する場合、強誘電体膜１７の仮焼成、結晶化の熱処理を経る必要がある。第１電極配線１２にＡｌ合金を使用するなら４００℃よりも低温の熱処理で仮焼成、結晶化が実現できるような強誘電体膜物質、あるいは減圧アニール等の低温の熱処理が必要となる。次に、強誘電体膜１７上に第２電極膜１８を形成する。第２電極膜１８は例えばＰｔを含む貴金属膜であり、スパッタ法により形成する。
【００２１】
次に、開孔部１５内の第２電極膜１８にＷを用いた埋め込み導電部材１９を形成し平坦化する。すなわち、図示しないバリア膜被覆後、開孔部１５を十分に埋めるＷをＣＶＤ法等で堆積する。その後、ＣＭＰ（化学的機械的研磨）技術を用いて層間絶縁膜１４上の不要なＷ及びＰｔ等を除去しつつ平坦化する。
次に、埋め込み導電部材１９に接続される第２電極配線２０をパターニング形成する。第２電極配線２０は例えばＡｌ合金で構成される。これにより、前記図１の構成が実現される。すなわち、第２電極配線２０は第１電極配線１２の伸長方向Ｘと交差するようにＹ方向に伸長される。第１、第２電極膜１６，１８、その間の強誘電体膜１７により構成されるメモリセルキャパシタＭＣ１は、図示しないが第１電極配線１２と第２電極配線２０の各交差領域に複数設けられ、マトリクス状のメモリ部を構成する。
【００２２】
このような製造方法によれば、メモリセルキャパシタＭＣ１は、第１電極配線１２と第２電極配線２０の交差領域に設けられた開孔部１５の形状に合わせて形成されるようになる。つまり、第１、第２電極膜１６，１８、その間の強誘電体膜１７に対する加工にはプラズマエッチングが使われないため、プラズマや応力によるダメージが入り難い。従って、強誘電体膜１７に対するリカバリー酸化の熱処理も４００℃よりも低い温度で短時間に達成可能となる。これにより、特に第１電極配線１２にはＡｌ等の低融点材料を用いることも期待でき、微細加工が容易になる。なお、各々示す主要な金属材料の下地には密着材料やバリア膜の被覆が必要なこともあるが省略した。
【００２３】
図４は、上記第１実施形態の変形例を示す構成の断面図である。図１と同様の箇所には同一の符号を付している。図１に比べて第２電極配線の構成が異なっている。第２電極配線２５として、Ｗによるデュアルダマシン構造を採用している。製造方法は、例えば図２の構成の段階で、配線溝２４を予め形成しておき、開孔部１５を形成する。その後、図示しないバリア膜被覆後、開孔部１５及び配線溝２４を埋めるＷをＣＶＤ法により形成する。次に、ＣＭＰ技術を用いて層間絶縁膜１４上の不要なＷ及びＰｔ等を除去しつつ平坦化して図４のような構成を得る。
【００２４】
図５は、本発明の第２実施形態に係る半導体記憶装置の要部構成であり、クロスポイント型のＦｅＲＡＭにおける一つのメモリセル部を示す断面図である。図１と同様の箇所には同一の符号を付している。図１の構成に比べて第１電極膜の配置が開孔部１５形成以前にあるということが異なっている点である。その他の構成は前記第１実施形態と同様である。すなわち、絶縁膜１１上に所定方向Ｘに伸長するように第１電極配線１２が設けられ、その所定領域上に第１電極膜１６ｆが形成されている。第１電極配線１２は、Ｓｉ半導体に使われる一般的な配線材料で構成される。例えばＡｌ合金のような低融点材料でもよい。また、Ｗ（タングステン）のような高融点材料も考えられる。また、第１電極配線１２はダマシン技術を用いた埋め込み配線構造でもよい。第１電極膜１６ｆは、Ｐｔを含む貴金属膜である。この第１電極膜１６ｆは、その他の配置形態として第１電極配線１２上全体に形成されてもよい（図示せず）。第１電極配線１２及び第１電極膜１６ｆの一部上に保護膜１３が形成されている。保護膜１３は、少なくとも水素バリア性に富む膜、例えばＳｉＮ膜やＴａＮ膜等で構成される。保護膜１３上に層間絶縁膜１４が形成されている。層間絶縁膜１４上において少なくとも第１電極膜１６ｆと重なり第１電極配線１２の伸長方向と交差する所定方向Ｙに伸長するように第２電極配線２０が設けられている。第２電極配線２０は、Ｓｉ半導体に使われる一般的な配線材料で構成される。例えばＡｌ合金のような低融点材料でもよい。また、Ｗのような高融点材料も考えられる。
【００２５】
第１電極配線１２と第２電極配線２０の交差領域に開孔部１５が設けられている。開孔部１５内に少なくとも第１電極膜１６ｆ上の強誘電体膜１７、及び強誘電体膜１７上の第２電極膜１８が設けられている。第２電極膜１８はＰｔを含む貴金属膜で埋め込み導電部材１９を介して第２電極配線２０に電気的に接続されている。強誘電体膜１７の側面は水素バリアとしての保護膜１３で覆われる。強誘電体膜１７は、例えば、ＰＺＴ（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３）系の化合物、層状構造を有するＢｉ系化合物（ＳＢＴ（ＳｒＢｉ２Ｔａ２Ｏ９）等）などから選択して採用する。第１、第２電極膜１６ｆ，１８、その間の強誘電体膜１７によりメモリセルキャパシタＭＣ２が構成されている。メモリセルキャパシタＭＣ２は、図示しないが第１電極配線１２と第２電極配線２０の各交差領域に複数設けられ、マトリクス状のメモリ部を構成する。
【００２６】
上記第２実施形態の構成によれば、メモリセルキャパシタＭＣ２は、第１電極配線１２と第２電極配線２０の交差領域に設けられた開孔部１５内に埋め込まれる形で形状が決まるように構成されている。強誘電体膜１７はエッチング環境に晒されずダメージが入り難く、メモリセルの特性劣化が抑えられる。以下、製法の一例を説明する。
【００２７】
図６、図７は、図５の構成を実現するための製造工程の要部を示す断面図である。図５と同様の箇所には同一の符号を付す。
図６に示すように、半導体基板上の所定層に設けられる平坦化された下地の絶縁膜１１を形成する。絶縁膜１１は素子分離絶縁膜、またはＳｉＮ膜等バリア機能を備えた絶縁膜でもよい。次に、絶縁膜１１上に第１電極配線１２をパターニング形成する。第１電極配線１２はＡｌ合金を中心としたＳｉ半導体に使われる一般的な配線材料とする。後述する強誘電体膜１７の結晶化温度の低温化ができない場合、第１電極配線１２はＷ等の高融点材料を用いることも考えられる。この第１電極配線１２上の所定領域に第１電極膜１６ｆを形成する。
第１電極膜１６ｆの形成は、例えばフォトリソグラフィ工程を経てマスクを形成し、露出している第１電極配線１２表面にＰｔを含む貴金属膜をスパッタ被覆する。その後、マスクを除去する。次に、水素バリア性に富む保護膜１３を形成する。保護膜１３は後述する強誘電体膜１７の側面を覆う厚さは確保する。次に、保護膜１３上にＳｉＯ２膜やＢＰＳＧ膜等の層間絶縁膜１４を形成する。層間絶縁膜１４上の所定領域において異方性エッチング技術を用いて第１電極膜１６ｆ表面領域に到達する開孔部１５を形成する。異方性エッチング前のフォトリソグラフィ工程でハードマスクを形成してもよい。
【００２８】
次に、図７に示すように、開孔部１５内において第１電極膜１６ｆ上に強誘電体膜１７を形成する。強誘電体膜１７は、例えば、ＰＺＴ系、ＳＢＴ系化合物などから選択して採用する。強誘電体膜１７はスパッタ法を利用する。その他に、液体（ゾル）状の原料をインクジェット法により塗布する方法も考えられる。インクジェット法を利用する場合、開孔部１５に必要量注入する制御によって均一な強誘電体膜１７の成膜が可能である。また、インクジェット法を利用する場合、強誘電体膜１７の仮焼成、結晶化の熱処理を経る必要がある。第１電極配線１２にＡｌ合金を使用するなら４００℃よりも低温の熱処理で仮焼成、結晶化が実現できるような強誘電体膜物質、あるいは減圧アニール等の低温の熱処理が必要となる。次に、強誘電体膜１７上に第２電極膜１８を形成する。第２電極膜１８は例えばＰｔを含む貴金属膜であり、スパッタ法により形成する。
【００２９】
次に、開孔部１５内の第２電極膜１８にＷを用いた埋め込み導電部材１９を形成し平坦化する。すなわち、図示しないバリア膜被覆後、開孔部１５を十分に埋めるＷをＣＶＤ法等で堆積する。その後、ＣＭＰ技術を用いて層間絶縁膜１４上の不要なＷ及びＰｔ等を除去しつつ平坦化する。
次に、埋め込み導電部材１９に接続される第２電極配線２０をパターニング形成する。第２電極配線２０は例えばＡｌ合金で構成される。これにより、前記図１の構成が実現される。第２電極配線２０は第１電極配線１２の伸長方向Ｘと交差するようにＹ方向に伸長される。第１、第２電極膜１６ｆ，１８、その間の強誘電体膜１７により構成されるメモリセルキャパシタＭＣ２は、図示しないが第１電極配線１２と第２電極配線２０の各交差領域に複数設けられ、マトリクス状のメモリ部を構成する。
【００３０】
このような製造方法によれば、メモリセルキャパシタＭＣ２は、第１電極配線１２と第２電極配線２０の交差領域に設けられた開孔部１５の形状に合わせて形成されるようになる。つまり、第１、第２電極膜１６ｆ，１８、その間の強誘電体膜１７に対する加工にはプラズマエッチングが使われないため、プラズマや応力によるダメージが入り難い。従って、強誘電体膜１７に対するリカバリー酸化の熱処理も４００℃よりも低い温度で短時間に達成可能となる。これにより、特に第１電極配線１２にはＡｌ等の低融点材料を用いることも期待でき、微細加工が容易になる。なお、各々示す主要な金属材料の下地には密着材料やバリア膜の被覆が必要なこともあるが省略した。
【００３１】
図８は、上記第２実施形態の変形例を示す構成の断面図である。図５と同様の箇所には同一の符号を付している。図５に比べて第２電極配線の構成が異なっている。第２電極配線２８として、Ｗによるデュアルダマシン構造を採用している。製造方法は、例えば図６の構成の段階で、配線溝２７を予め形成しておき、開孔部１５を形成する。その後、図示しないバリア膜被覆後、開孔部１５及び配線溝２７を埋めるＷをＣＶＤ法により形成する。次に、ＣＭＰ技術を用いて層間絶縁膜１４上の不要なＷ及びＰｔ等を除去しつつ平坦化して図８のような構成を得る。
【００３２】
以上説明したように、本発明によれば、メモリセルキャパシタの構成は、エッチング加工を用いない埋め込み形態をとり、応力、ダメージの入り難い、かつ加工性に優れた構成を実現することができる。電極配線にＡｌ合金のような低融点材料、また精密加工しやすい材料を用いることが期待できると共に、メモリ部のセル配列ピッチの縮小化に寄与する。この結果、クロスポイント型のＦｅＲＡＭにおいてダメージの入り難い強誘電体キャパシタを有し、低融点材料や精密加工の容易な配線材料が利用でき、より微細で特性劣化の少ない高信頼性の半導体記憶装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係る半導体装置の要部構成であり、クロスポイント型のＦｅＲＡＭにおける一部のメモリ部を示す断面図。
【図２】図１の構成を実現するための途中工程を示す第１断面図。
【図３】図２に続く第２断面図。
【図４】第１実施形態の変形例を示す構成の断面図。
【図５】本発明の第２実施形態に係る半導体装置の要部構成であり、クロスポイント型のＦｅＲＡＭにおける一部のメモリ部を示す断面図。
【図６】図５の構成を実現するための途中工程を示す第１断面図。
【図７】図６に続く第２断面図。
【図８】第２実施形態の変形例を示す構成の断面図。
【図９】従来のクロスポイント型のＦｅＲＡＭにおける一部のメモリセル部を示す断面図。
【符号の説明】
１１…絶縁膜、１２…第１電極配線、１３…保護膜、１４，１０４…層間絶縁膜、１５，１０５…開孔部、１６，１６ｆ…第１電極膜、１７，１０２…強誘電体膜、１８…第２電極膜、１９…埋め込み導電部材、２０，２５，２８…第２電極配線、２４，２７…配線溝、１０１…下部電極、１０３…上部電極、１０６…上部配線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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