(57)【要約】【課題】  表面が平坦で均一なチタンシリサイド膜を容易な方法で形成すること。【解決手段】  半導体基板４０１上に多結晶シリコン膜４０３を堆積し、多結晶シリコン膜４０３の上にアモルファスシリコン膜４０４を堆積する。アモルファスシリコン膜４０４上にシリコン窒化膜４０５を形成する。アモルファスシリコン膜４０４を第１の熱処理により多結晶シリコン膜４０６にする。シリコン窒化膜４０５を除去する。多結晶シリコン膜４０６上に高融点金属膜４０７を堆積する。第２の熱処理により多結晶シリコン膜４０６と高融点金属膜４０７とを反応させて、金属シリサイド膜４０８を形成する。【選択図】図４
2004158878.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に多結晶シリコン膜を堆積する工程と、
該多結晶シリコン膜の上にアモルファスシリコン膜を堆積する工程と、
前記アモルファスシリコン膜上にシリコン窒化膜を形成する工程と、
該アモルファスシリコン膜を第１の熱処理により多結晶シリコン膜にする工程と、
前記シリコン窒化膜を除去する工程と、
前記多結晶シリコン膜上に高融点金属膜を堆積する工程と、
第２の熱処理により前記多結晶シリコン膜と前記高融点金属膜とを反応させて、金属シリサイド膜を形成する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記第１の熱処理の温度が８００℃以上９００℃以下であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記多結晶シリコン膜と前記アモルファスシリコン膜は、同一装置内で、大気に暴露しないように連続的に堆積されることを特徴とする請求項１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、金属シリサイド膜を有する金属配線の製造方法において、耐熱性に優れた低抵抗な金属シリサイド膜の製造方法に関する。
【背景技術】
【０００２】
半導体装置の小型化、高速化にとって、金属配線の低抵抗化が重要となっている。
【０００３】
半導体装置の低抵抗な電極配線の方法として、多結晶シリコン膜と高融点金属膜とを反応させて形成した金属シリサイド膜を積層させた構造が用いられている。 金属シリサイド膜は、低抵抗が可能な結晶構造を有しているため、低抵抗な電極配線が実現できる。金属シリサイドとしては、タングステンシリサイド（ＷＳｉx(x=2.7)）膜やチタンシリサイド（ＴｉＳｉ2）膜等が用いられている。チタンシリサイド膜は、通常、多結晶シリコン膜上にチタン膜をスパッタした後、熱処理によってチタン膜と多結晶シリコン膜とを反応させてチタンシリサイド膜を形成する。チタンシリサイド膜は、タングステンシリサイド膜よりも低抵抗であるため、配線抵抗の低抵抗化が可能となり、今後有望な材料である。
【０００４】
しかし、多結晶シリコン膜と反応させて、チタンシリサイド膜を形成する場合には、多結晶シリコンの境界部での反応が不均一となり、結果としてチタンシリサイド膜が不均一に形成され、表面も凹凸ができることとなる。それによってチタンシリサイド膜のストレスの局在化が強まり、以後の工程で必要となる高温熱処理の際、チタンシリサイド膜の凝縮が起こり、高抵抗化を引き起こすという問題があった。図９に、この問題点を模式化した図を示す。シリコン半導体基板９０１上に絶縁膜９０２、多結晶シリコン膜９０３を積層した。この時の断面図を図９（ａ）に示す。この凹凸の多い多結晶シリコン膜９０３上に、チタンシリサイド膜９０４を形成しても、図９（ｂ）に示すようにチタンシリサイド膜９０４が不均一に成長している。 上記問題を解決するために、特許文献１（特開平６−６１１７５号公報）に、均一なチタンシリサイド膜を得るために、アモルファスシリコン膜上にチタンシリサイド膜を形成する方法が提案されている。以下、この製造方法について図１０を用いて説明する。
【０００５】
シリコン半導体基板１００１上にシリコン酸化膜１００２及び多結晶シリコン膜１００３を２５ｎｍ積層する。この工程までを図１０（ａ）に示す。
【０００６】
次に、スッパタ法によって、多結晶シリコン膜１００３上に厚さ７５ｎｍのアモルファスシリコン膜１００４を積層し、その上にチタン膜１００５を堆積する。この工程までの図１０（ｂ）に示す。
【０００７】
次に、第１の熱処理として、７００℃程度の熱処理を施し、アモルファスシリコン膜１００４とチタン膜１００５を反応させ、チタンシリサイド膜１００６を形成する。この時未反応のチタン膜１００７が残る。この工程までを図１０（ｃ）に示す。
【０００８】
次に、湿式あるいは乾式エッチングによって、反応せず残ったチタン膜１００７を除去した後、第２の熱処理として８００℃程度の熱処理を行うことにより、チタンシリサイド膜１００６を十分に低抵抗化する。この工程までを図１０（ｄ）に示す。
【０００９】
最後に、多結晶シリコン膜１００３、アモルファスシリコン膜１００４、チタンシリサイド膜１００６をパターンエッチングして、ゲート電極配線を形成する。この工程までを図１０（ｅ）に示す。
【特許文献１】特開平６−６１１７５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
上記特許文献１の半導体用電極配線の製造方法に記載の実施例に基づいて、本発明者らは、チタンシリサイド膜の形成を試みた。本発明者らが特許文献１に基づいてチタンシリサイド膜の形成を試みた時の工程断面図を図１１に示す。
【００１１】
まず、シリコン半導体基板１１０１上にシリコン酸化膜１１０２を形成した後、通常用いられるＬＰＣＶＤ（減圧化学気相成長法）により、ＳｉＨ4ガス、６２０℃の温度で３０Ｐａの圧力下で多結晶シリコン膜１１０３を２５ｎｍの厚さで積層する。この工程までを図１１（ａ）に示す。
【００１２】
次に、多結晶シリコン膜１１０３の上にアモルファスシリコン膜１１０４をＬＰＣＶＤ法により原料ガスとしてＳｉＨ4ガス、５００℃の温度で３０Ｐａの圧力下で７５ｎｍの厚さに積層した。この後、スパッタ法により、厚さ５０ｎｍのチタン膜１１０５を堆積する。この工程までを図１１（ｂ）に示す。
【００１３】
次に、第１の熱処理として７００℃程度の熱処理を加えて、アモルファスシリコン膜１１０４とチタン膜１１０５とを反応させ、チタンシリサイド膜１１０６を形成する。この時チタンシリサイド膜１１０６の上には、未反応部分であるチタン膜１１０７が残る。この工程までを図１１（ｃ）に示す。
【００１４】
次に、硫酸及び過酸化水素水の混合溶液により、反応せずに残ったチタン膜１１０７を除去する。続いて、第２の熱処理として８００℃程度の熱処理を行うことにより、チタンシリサイド膜１１０６を十分に低抵抗化する。この工程までを図１１（ｄ）に示す。
【００１５】
最後に、多結晶シリコン膜１１０３、アモルファスシリコン膜１１０４及びチタンシリサイド膜１１０６をパターンエッチングしてゲート電極配線をシリコン酸化膜１１０２上に形成する。
【００１６】
以上のように本発明者等がチタンシリサイド膜の形成を行った結果、以下の問題点が明らかになった。
【００１７】
多結晶シリコン膜１１０３を形成する時、特許文献１には多結晶シリコン膜１１０３の形成条件について記載がないが、通常用いられているＬＰＣＶＤ法により、ＳｉＨ4ガス、６２０℃の温度で、３０Ｐａの圧力で成膜すると、均一で連続した膜は形成できずに、島状でしかも表面の凹凸が大きい多結晶シリコン膜となった。これは、多結晶シリコン膜のシリコンの粒径は、成膜条件によって多少差はあるものの通常５０ｎｍ程度であり、成膜した多結晶シリコンの膜厚が２５ｎｍ程度の厚さではあまりにも薄いためであると考えられる。また、スパッタ法でゲート酸化膜上に多結晶シリコンを形成すると、スパッタ時のダメージによりゲート酸化膜に多大なる電気特性の劣化を生じ、また、ＬＰＣＶＤ法に比較して段差被覆性が劣るなどの問題がある。
【００１８】
この多結晶シリコン膜上に厚さ７５ｎｍのアモルファスシリコン膜を積層した後も、表面の凹凸が解消されることなく、結果として、そのアモルファスシリコン膜上に形成したチタンシリサイド膜は、非常に不均一で表面に凹凸を有する膜となるという問題があった。
【００１９】
また、アモルファスシリコン膜とチタン膜を反応させて、チタンシリサイド膜を形成する第１の熱処理、及びチタンシリサイド膜を低抵抗化させる第２の熱処理において、特に高温処理である第２の熱処理の際に、未反応のアモルファスシリコン膜の結晶化が起こった。アモルファスシリコン膜の多結晶化は、６００℃程度から生じ、多結晶シリコン膜に転移するときは圧縮応力が発生する。一方、チタンシリサイド膜は熱処理によって引張り応力が生じるので、その結果、チタンシリサイド膜に大きな応力が働くことによって、チタンシリサイド膜は耐熱性が劣化し、第２の熱処理のときにチタンシリサイド膜が凝集するという問題があった。
【００２０】
従って、本発明の課題は、表面が平坦で均一なチタンシリサイド膜を容易な方法で形成する方法を提供することである。
【課題を解決するための手段】
【００２１】
上記課題を解決するため、本発明の半導体装置の製造方法は、半導体基板上に多結晶シリコン膜を堆積する工程と、該多結晶シリコン膜の上にアモルファスシリコン膜を堆積する工程と、該アモルファスシリコン膜上にシリコン窒化膜を形成する工程と、該アモルファスシリコン膜を第１の熱処理により多結晶シリコン膜にする工程と、前記シリコン窒化膜を除去する工程と、前記多結晶シリコン膜上に高融点金属膜を堆積する工程と、第２の熱処理により前記多結晶シリコン膜と前記高融点金属膜とを反応させて、金属シリサイド膜を形成する工程とを含むことを特徴とする。
【００２２】
本発明の半導体装置の製造方法によれば、多結晶シリコン膜上にアモルファスシリコン膜を積層しているので、アモルファスシリコン膜を多結晶シリコン膜に転移させる際に、発生する応力の影響を小さくできる。また、２層に積層することでアモルファスシリコン膜を薄くすることが可能となるので、アモルファスシリコンから多結晶シリコンへの転移に要する熱処理時間の短縮化が図られ、製造時におけるスループットが向上する。
【００２３】
また、本発明の半導体装置の製造方法では、発生する応力の影響が小さいため、転移させる温度を８００℃〜９００℃にすることができる。そこで、一実施形態の半導体装置の製造方法は、前記第１の熱処理の温度が８００℃以上９００℃以下であることを特徴とする。
【００２４】
この一実施形態の半導体装置の製造方法によれば、非常に短時間に多結晶化の処理が行え、製造時におけるスループットが向上する。
【００２５】
また、一実施形態の半導体装置の製造方法は、前記多結晶シリコン膜と前記アモルファスシリコン膜は、同一装置内で、大気に暴露しないように連続的に堆積されることを特徴とする。
【００２６】
この一実施形態の半導体装置の製造方法によれば、多結晶シリコン膜とアモルファスシリコン膜との界面に自然酸化膜を形成することなく、２層膜が形成できる。
【００２７】
別の局面では、本発明の半導体装置の製造方法は、半導体基板上にアモルファスシリコン膜を堆積する工程と、該アモルファスシリコン膜上に絶縁膜を形成する工程と、前記アモルファスシリコン膜を第１の熱処理により多結晶シリコン膜にする工程と、前記絶縁膜を除去する工程と、前記多結晶シリコン膜上に高融点金属膜を堆積する工程と、第２の熱処理により前記多結晶シリコン膜と前記高融点金属膜とを反応させて、金属シリサイド膜を形成する工程とを含むことを特徴とする。
【００２８】
本発明の半導体装置の製造方法によれば、表面の凹凸の少ない平坦性のよい多結晶シリコン膜を形成することができる。従って、高融点金属膜と平坦性のよい多結晶シリコン膜とを反応させることにより金属シリサイド膜が形成できるので、均一性が非常に良好で、低抵抗な高耐熱性の金属シリサイド膜が形成できる。 また、アモルファスシリコンを酸化するだけで、容易にアモルファスシリコンの平坦化のための絶縁膜を形成することができる。
【００２９】
また、特に、前記絶縁膜がシリコン酸化膜あるいはシリコン窒化膜のいずれかであることが好ましい。絶縁膜としてシリコン窒化膜を用いた場合には、熱処理時にアモルファスシリコン中に酸素原子が拡散しないために、より低抵抗、高耐熱性のシリサイド膜が形成できる。
【００３０】
また、前記高融点金属膜がチタンであることが好ましい。高融点金属膜としてチタンを用いた場合、より低抵抗な金属シリサイド膜の金属配線が得られる。
【００３１】
また、本発明はＭＯＳトランジスタに好ましく適用される。すなわち、本発明の半導体装置の製造方法は、第１の導電型のシリコン半導体基板上に、ゲート酸化膜を形成する工程と、該ゲート酸化膜上にアモルファスシリコン膜を形成する工程と、該アモルファスシリコン膜上に絶縁膜を形成する工程と、第１の熱処理を行うことによって、前記アモルファスシリコン膜を多結晶シリコン膜に転移させる工程と、前記絶縁膜を除去する工程と、前記多結晶シリコン膜をパターニングを行いゲート電極を形成する工程と、シリコン窒化膜を形成する工程と、第２の導電型の不純物を注入し、ソース・ドレイン領域を形成する工程と、前記シリコン窒化膜を除去し、チタン膜を堆積する工程と、第２の熱処理を施すことで、前記多結晶シリコン膜及び前記ソース・ドレイン領域の前記シリコン基板とを反応させて前記ゲート電極及び前記ソース、ドレイン領域にチタンシリサイド膜を形成する工程と、第２の熱処理により形成されたチタンシリサイド膜以外の膜及び未反応チタン膜を除去する工程とを含むことを特徴とする。
【００３２】
このように本発明をＭＯＳトランジスタに適用すれば、トランジスタのゲート電極のような非常に薄い膜がアモルファスシリコン膜の下層膜であっても、転移の時に生じる応力の影響が小さいので、ゲート絶縁膜の特性劣化を抑制することができる。また、トランジスタのゲート電極にＰ型を用いた場合、通常Ｐ型化するのにボロンを用いるため、ゲート電極中の不純物ボロンがゲート電極の多結晶シリコン膜の粒界に沿ってゲート電極を突き抜け、トランジスタの特性劣化させる問題があったが、アモルファスシリコン膜を７００℃以下の低温で多結晶化させることによって、多結晶シリコンの粒径を大きくできるので、ゲート電極中の不純物ボロンがゲート電極中を拡散しにくくなり、トランジスタの特性劣化を抑制できる。
【００３３】
また、前記第１の熱処理が７００℃以下の低温であり、より好ましくは６００℃〜６５０℃であることが好ましい。このように７００℃以下の低温でアモルファスシリコンから多結晶シリコンへの転移を行えば、多結晶化の際の下層膜ヘの応力を小さくすることができ、応力による半導体装置の特性劣化を抑制することができる。
【発明を実施するための最良の形態】
【００３４】
（実施の形態１）
図１に、本発明に係る半導体装置の製造工程を示す。シリコン半導体基板１０１上に熱酸化膜もしくはＣＶＤ法によりシリコン酸化膜１０２を形成後、ＬＰＣＶＤ法によりアモルファスシリコン膜１０３を５０〜２００ｎｍ程度堆積する。ここまでの工程での断面図を図１（ａ）に示す。
【００３５】
次に、アモルファスシリコン膜１０３の表面に硫酸と過酸化水素水の混合液により、２ｎｍ程度の化学酸化膜１０４を形成する。また、アモルファスシリコン膜１０３は、非常に自然酸化され易いので大気にさらすことによって、１から２ｎｍの自然酸化膜を形成してもよい。次に、アモルファスシリコン膜１０３を６００℃〜６５０℃の低温で６〜１２時間程度の熱処理を施すことにより、多結晶シリコン膜１０５に転移させた。ここまでの工程での断面図を図１（ｂ）に示す。
【００３６】
次に、化学酸化膜１０４を希フッ酸により除去したあと、チタン膜１０６を２０〜５０ｎｍ程度堆積した。チタン膜は、ロードロック室、アルゴン逆スッパタクリーニングチャンバ−及びチタンスッパタチャンバーを有するクラスタ型スパッタ装置を使用し、アモルファスシリコン上の自然酸化膜をアルゴンスパッタエッチングにより除去した後、真空状態（１×１０-8〜３×１０-8Ｔｏｒｒ）のままチタンスパッタチャンバーまで搬送し、チタン膜１０６を２０〜５０ｎｍ堆積した。ここまでの工程の断面図を図１（ｃ）に示す。
【００３７】
次に、窒素雰囲気中、６７５℃で１０秒程度の急速熱処理を行い、チタン膜１０６と多結晶シリコン１０５とを反応させ、Ｃ４９結晶型のチタンシリサイド膜１０７を形成すると共に、チタン膜１０６の表面側にチタン膜１０６と窒素との反応によって、窒化チタン膜１０８を形成する。ここまでの工程の断面図を図１（ｄ）に示す。
【００３８】
次に、硫酸と過酸化水素水の混合溶液で窒化チタン膜１０８及び（図示はしていないが）未反応のチタン膜を除去した。この後、８００℃〜１０００℃で１０秒間の急速熱処理を行い、チタンシリサイド膜１０７は化学量論的に安定で低抵抗な、Ｃ５４結晶型チタンシリサイド膜に転移させた。
【００３９】
（実施の形態２）
本発明に係る半導体装置の製造工程を示す断面図を図２に示す。
【００４０】
まず、シリコン半導体基板２０１上に熱酸化膜もしくはＣＶＤ法によりシリコン酸化膜２０２を形成後、ＬＰＣＶＤ法によりアモルファスシリコン膜２０３を５０〜２００ｎｍ程度堆積し、その上にシリコン窒化膜２０４を１０ｎｍ〜３０ｎｍの厚さで形成する。ここまでの工程での断面図を図２（ａ）に示す。
【００４１】
本発明で用いる気相成長装置の概略図を図３に示す。本発明で用いる気相成長装置の平面図を図３（ａ）に示し、平面図Ａ−Ａ’方向の断面図を図３（ｂ）に示す。本発明で用いる気相成長装置は、予備真空排気室と、ロードロック窒素パージ室と、それぞれの炉予備室と炉を有するシリコン窒化膜堆積炉とからなり、それぞれが窒素でパージされた搬送系で接続された構造になっている。この装置では、まず半導体基板を予備真空室にいれた後、予備真空排気室を０．１Ｐａ程度に真空引きし、表面に吸着している水成分や酸素成分をある程度除去する。
【００４２】
次に、予備真空室を窒素により充満させた後、半導体基板は、露点が−１００℃以下に保たれたロードロック窒素パージ室に、窒素雰囲気下で予備真空排気室から搬送し、窒素パージにより完全に半導体基板表面に吸着している水分子や酸素分子を除去する。
【００４３】
次に、シリコン膜堆積炉→ロードロック窒素パージ室→シリコン窒化膜堆積室の順に半導体基板を搬送することにより、アモルファスシリコン膜とシリコン窒化膜の２層を連続で形成する。
【００４４】
このように本発明で用いる気相成長装置は、アモルファスシリコン膜とシリコン窒化膜の形成途中で、大気に暴露しない構造になっているので、アモルファスシリコン膜とシリコン窒化膜との界面に自然酸化膜が成長することなく、シリサイド膜にとって耐熱性等の特性に悪影響を及ぼす酸素による汚染を抑制することができ、良質の積層膜の形成が可能となる。アモルファスシリコン膜とシリコン窒化膜との界面の酸素濃度をオージェ電子分光法により分析すると、ロードロック室を持たない通常のＬＰＣＶＤ装置を用いた場合、界面付近に急峻な酸素のピークが見られたが、本発明で使用したロードロック室を有するＬＰＣＶＤ装置の場合、酸素ピークはほとんど見られなかった。
【００４５】
次に、シリコン窒化膜の堆積直後に、シリコン窒化膜堆積炉内で連続的に６００℃〜６５０℃の低温で６〜１２時間程度の熱処理を施すことにより、アモルファスシリコン膜２０３を多結晶シリコン膜２０５に転移させた。ここまでの工程での断面図を図２（ｂ）に示す。
【００４６】
この時、同一装置内で熱処理を行う方が、スループット及びコストの点から好ましいが、別の装置にて熱処理を行っても構わない。熱処理を低温で行うのは、例えば、８００℃以上の高温で熱処理を行うと、多結晶化時にアモルファスシリコン膜の急激な収縮が起こり、下層膜のシリコン酸化膜２０２に対して応力が働き、その結果、シリコン酸化膜２０２の特性劣化の原因となるからである。
【００４７】
シリコン窒化膜２０４を除去したあと、図１の例と同様の条件でチタン膜２０６を２０〜５０ｎｍ程度堆積した。ここまでの工程の断面図を図２（ｃ）に示す。
【００４８】
次に、窒素雰囲気中、６７５℃で１０秒程度の急速熱処理を行い、チタン膜２０６と多結晶シリコン膜２０５とを反応させ、Ｃ４９結晶型のチタンシリサイド膜２０７を形成すると共に、チタン膜２０６の表面側にチタン膜２０６と窒素との反応によって、窒化チタン膜２０８を形成する。ここまでの工程の断面図を図２（ｄ）に示す。
【００４９】
次に、硫酸と過酸化水素水の混合溶液で窒化チタン膜２０８及び（図示はしていないが）未反応のチタン膜を除去した。この後、８００℃〜１０００℃で１０秒間の急速熱処理を行い、チタンシリサイド膜２０７は化学量論的に安定で低抵抗な、Ｃ５４結晶型チタンシリサイド膜に転移させた。ここまでの工程での断面図を図２（ｅ）に示す。
【００５０】
（実施の形態３）
図４に、本発明に係る半導体装置の製造工程を示す。シリコン半導体基板４０１上に熱酸化膜もしくはＣＶＤ法によりシリコン酸化膜４０２を形成後、図３に示した気相成長装置を用いてＬＰＣＶＤ法により同一装置内で、大気に暴露しないように多結晶シリコン膜４０３とアモルファスシリコン膜４０４を連続的に形成する。アモルファスシリコン膜４０４の形成条件は、図１の例と同条件とし、形成膜厚を５０〜１５０ｎｍ程度堆積する。また、多結晶シリコン膜４０３の形成条件は、温度条件を６２０℃とし、他の条件はアモルファスシリコン膜の形成条件と同じにして、５０〜１５０ｎｍ程度堆積する。ここまでの工程での断面図を図４（ａ）に示す。
【００５１】
次に、図３に示した気相成長装置を用いて、アモルファスシリコン膜４０４上に厚さ２ｎｍ程度のシリコン窒化膜４０５を形成する。このシリコン窒化膜４０５も、同一装置内で、大気に暴露しないようにアモルファスシリコン膜４０４と連続的に形成する。そのようにした場合、アモルファスシリコン膜４０４とシリコン窒化膜４０５との界面に自然酸化膜が成長することなく、シリサイド膜にとって耐熱性等の特性に悪影響を及ぼす酸素による汚染を抑制することができ、良質の積層膜の形成が可能となる。なお、シリコン窒化膜４０５に代えて、アモルファスシリコン膜４０４の表面に硫酸と過酸化水素水の混合液により、２ｎｍ程度の化学酸化膜を形成しても良い。次に、第１の熱処理としてアモルファスシリコン膜４０４を８００℃〜９００℃の高温で１０〜３０分程度の熱処理を施すことにより、多結晶シリコン膜４０６に転移させた。ここまでの工程での断面図を図４（ｂ）に示す。
【００５２】
次に、シリコン窒化膜４０５を除去したあと、チタン膜４０７を２０〜５０ｎｍ程度堆積した。チタン膜４０７は、上述したクラスタ型スパッタ装置を使用し、多結晶シリコン膜４０６上の自然酸化膜をアルゴンスパッタエッチングにより除去した後、真空状態（１×１０-8〜３×１０-8Ｔｏｒｒ）のままチタンスパッタチャンバーまで搬送し、チタン膜４０７を２０〜５０ｎｍ堆積した。ここまでの工程の断面図を図４（ｃ）に示す。
【００５３】
次に、第２の熱処理として、窒素雰囲気中、６７５℃で１０秒程度の急速熱処理を行い、チタン膜４０７と多結晶シリコン膜４０６とを反応させ、Ｃ４９結晶型のチタンシリサイド膜４０８を形成すると共に、チタン膜４０７の表面側にチタン膜４０７と窒素との反応によって、窒化チタン膜４０９を形成する。ここまでの工程の断面図を図４（ｄ）に示す。
【００５４】
次に、硫酸と過酸化水素水の混合溶液で窒化チタン膜４０９及び（図示はしていないが）未反応のチタン膜を除去した。この後、８００℃〜１０００℃で１０秒間の急速熱処理を行い、チタンシリサイド膜４０８は化学量論的に安定で低抵抗な、Ｃ５４結晶型チタンシリサイド膜に転移させた。ここまでの工程での断面図を図４（ｅ）に示す。
【００５５】
この例では、アモルファスシリコンから多結晶シリコンへの熱処理の温度が８００℃以上で、好ましくは８００℃から９００℃の高温で処理しても、シリコン酸化膜４０２上に多結晶シリコン膜４０３があるため、アモルファスシリコン膜４０４が多結晶シリコン膜４０６に転移する時の発生する応力の影響がシリコン酸化膜４０２に及ばない。また、８００℃以上の高温で熱処理できる為、非常に短時間で多結晶化が行え、スループットが向上する。
【００５６】
（実施の形態４）
図５、６、７に、本発明に係るｐチャンネルトランジスタの半導体装置の製造工程を示す。シリコン半導体基板５０１上に、ｎ−ウェル５０２及びフィールド酸化膜（素子分離領域）５０３を形成した。
【００５７】
次に、図示はしていないが、しきい値電圧制御及び短チャンネル効果防止のために、燐の不純物イオンの注入を行った。次に、膜厚５ｎｍのゲート酸化膜５０４を形成後、ＬＰＣＶＤ法によりアモルファスシリコン膜５０５を１００〜２００ｎｍ程度堆積する。次に、図１の例と同様の方法で、アモルファスシリコン膜５０５の表面に化学酸化膜５０６を形成する。ここまでの工程での断面図を図５（ａ）に示す。
【００５８】
次に、図１の例と同様の条件で熱処理を施すことにより、アモルファスシリコン膜５０５を多結晶シリコン膜５０７に転移させた後、化学酸化膜５０６を希フッ酸により除去した。ここまでの工程での断面図を図５（ｂ）に示す。
【００５９】
次に、フォトリソグラフィー及びエッチングを含む周知のパターンニング工程を経て、多結晶シリコン膜５０７を所望のパターンにパターニングした。この後、シリコン半導体基板５０１及び多結晶シリコン膜５０７との界面に自然酸化膜が形成されないようにして、シリコン窒化膜５０８を５〜３０ｎｍ程度を形成した。この後、チャネル領域近傍に浅い接合を形成するために、シリコン半導体中でアクセプタとして振る舞う不純物イオン５０９としてインジウムイオンを４０〜８０ｋｅＶのエネルギー、注入量１×１０15〜５×１０15／ｃｍ2程度でイオン注入を行った。不純物イオンとしてＢＦ2の場合は、２０〜４０ｋｅＶのエネルギー、注入量１×１０15〜５×１０15／ｃｍ2程度で注入する。ここまでの工程での断面図を図５（ｃ）に示す。
【００６０】
次に、シリコン酸化膜を１００〜２００ｎｍ程度形成したあと、シリコン酸化膜のシリコン窒化膜に対する選択比が５０〜１００程度あるＣ4Ｆ8＋ＣＯガス系反応性イオンエッチング（ＲＩＥ）によりシリコン窒化膜が露出するまでエッチバックを行うことによってサイドウオールスペーサー５１０を形成した。この後、チャンネリング効果を防ぐため、注入エネルギー３０ｋｅＶ、注入量１×１０15／ｃｍ2の条件でシリコンイオンの注入を行っている。次に、ソース及びドレイン領域を形成するために、シリコン半導体基板中のアクセプタイオン５１１としてボロンを、注入エネルギー１０〜２０ｋｅＶ、注入量１×１０15〜５×１０15／ｃｍ2で行った。ここまでの工程の断面図を図６（ａ）に示す。
【００６１】
次に、シリコン窒化膜５０８を除去した後、チタン膜５１２を図１の例と同様に約３０ｎｍ堆積した。ここまでの工程の断面図を図６（ｂ）に示す。
【００６２】
次に、チタン膜５１２と、活性化領域（ソースとドレイン領域）及びゲート電極の多結晶シリコン膜との界面に、濃度のピークがくるようにシリコンイオンをエネルギー４０ｋｅＶ、注入量５×１０15／ｃｍ2の条件下でイオン注入を行った。シリコンイオンを注入することで、界面付近のシリコンとチタンが混合され、シリサイド化の初期反応をスムーズに行うことができる。
【００６３】
次に、窒素雰囲気中、６７５℃で１０秒程度の急速熱処理を行い、チタン膜５１２と多結晶シリコン膜とを反応させ、Ｃ４９結晶型のチタンシリサイド膜５１３を形成すると共に、チタン膜５１２の表面側にチタン膜５１２と窒素との反応によって、窒化チタン膜５１４を形成する。この時、サイドウオールスペーサー５１０及びフィールド酸化膜５０３上には供給されるシリコンがないので、チタンシリサイド膜５１３は形成されない。従って、ソース、ドレイン及びゲート電極のみに自己整合的にチタンシリサイド膜５１３を形成した。ここまでの工程の断面図を図６（ｃ）に示す。
【００６４】
次に、硫酸と過酸化水素水の混合溶液で窒化チタン膜５１４及び（図示はしていないが）未反応のチタン膜を除去した。この後、活性化アニールも兼ねて１０００℃で１０秒間の急速熱処理を行い、チタンシリサイド膜５１３は化学量論的に安定で低抵抗な、Ｃ５４結晶型チタンシリサイド膜に転移させると共に、ｎ型ソース、ドレイン領域５１５に注入した不純物イオンを活性化した。この後、ＬＤＤ領域形成等の周知の工程を経て、所望のｐチャンネルトランジスタを形成することができた。ここまでの工程での断面図を図７に示す。
【００６５】
この例で形成されたチタンシリサイド膜は、非常に高耐熱性有しており、ゲート電極幅が小さくなってもシート抵抗が増加することなく、非常に低い値のままである。また、この例のようにゲート酸化膜が非常に薄い場合、アモルファスシリコン膜を６００℃〜６５０℃の低温で６〜１２時間程度の時間をかけてゆっくり熱処理を行うことで多結晶化させるので、多結晶化の際の応力によるゲート電極絶縁膜の特性劣化を抑制できる。また、この例のようにトランジスタのゲート電極にｐ型を用いた場合、ゲート電極中の不純物であるボロンがゲート電極の多結晶シリコン膜の粒界に沿って拡散することでゲート絶縁膜を突き抜けて、トランジスタの特性を劣化させるという大きな問題があるが、アモルファスシリコン膜を７００℃以下という低温で多結晶化させることによって多結晶シリコン膜の粒径を大きくできるので、ゲート電極中の不純物ボロンがゲート電極中の不純物ボロンがゲート電極中を拡散しにくくなり、トランジスタの特性劣化を抑制できる。
【００６６】
図１２に上記製造方法で製造したトランジスタと従来の製造方法によるトランジスタとの特性を比較した図を示す。横軸は、ゲート電極の配線の幅を示し、縦軸はシート抵抗を示す。図から見られるように、ゲート電極の配線幅が微細化しても、上記製造方法で作られた半導体装置はシート抵抗、言い換えると配線抵抗が大きくならないという効果を示している。
【００６７】
（実施の形態５）
図８に、本発明に係る半導体装置の製造工程を示す。シリコン半導体基板８０１上に熱酸化膜もしくはＣＶＤ法によりシリコン酸化膜８０２を形成後、ＬＰＣＶＤ法により多結晶シリコン膜８０３を７０〜３００ｎｍ程度堆積する。ここまでの工程での断面図を図８（ａ）に示す。
【００６８】
次に、多結晶シリコン膜８０３の表面を化学機械的研磨法（ＣＭＰ法）の通常の条件でエッチングして表面を平坦化させた後、図１の例と同様にチタン膜８０４を堆積する。ここまでの工程での断面図を図８（ｂ）に示す。
【００６９】
次に、窒素雰囲気中で、６７５℃で１０秒程度の急速熱処理を行い、チタン膜８０４と多結晶シリコン膜８０３の反応により、Ｃ４９結晶型のチタンシリサイド膜８０５を形成するとともに、チタン膜の表面側にチタン膜と窒素との反応により窒化チタン膜８０６を形成する。ここまでの工程での断面図を図８（ｃ）に示す。
【００７０】
次に、硫酸と過酸化水素水の混合溶液で窒化チタン膜８０６及び（図示はしていないが）未反応のチタン膜を除去した。この後、８００℃〜１０００℃で１０秒間の急速熱処理を行い、チタンシリサイド膜８０５は化学量論的に安定で低抵抗な、Ｃ５４結晶型チタンシリサイド膜に転移させた。この例では、エッチング方法として、化学機械的研磨法を用いたが、代わりに化学ドライエッチング法を用いても同様な効果が得られる。
【図面の簡単な説明】
【００７１】
【図１】本発明に係る半導体装置の製造方法を示す図である。
【図２】本発明に係る半導体装置の製造方法を示す図である。
【図３】本発明で用いた気相成長装置を示す図である。
【図４】本発明に係る多結晶シリコン膜とアモルファスシリコン膜を積層する半導体装置の製造方法を示す図である。
【図５】本発明に係るＭＯＳトランジスタの半導体装置の製造方法を示す図である。
【図６】本発明に係るＭＯＳトランジスタの半導体装置の製造方法を示す図である。
【図７】本発明に係るＭＯＳトランジスタの半導体装置の製造方法を示す図である。
【図８】本発明に係る化学機械的研磨法を用いた半導体装置の製造方法を示す図である。
【図９】従来の半導体装置の製造方法を示す図である。
【図１０】従来の半導体装置の製造方法を示す図である。
【図１１】従来の半導体装置の製造方法での問題点を示す図である。
【図１２】従来の半導体装置と本発明の半導体装置との抵抗の特性を示す図である。
【符号の説明】
【００７２】
１０１，２０１，４０１，５０１ シリコン半導体基板
１０２，２０２，４０２ シリコン酸化膜
１０３，２０３，４０４，５０５ アモルファスシリコン膜
１０４，４０５，５０６ 化学酸化膜
１０５，２０５，４０３，４０６，５０７ 多結晶シリコン膜
１０６，２０６，４０７，５１２ チタン膜
１０７，２０７，４０８，５１３ チタンシリサイド膜
１０８，２０８，４０９，５１４ 窒化チタン膜
２０４，５０８ シリコン窒化膜
４０３ 多結晶シリコン膜
５０２ ｎウェル
５０３ フィールド酸化膜
５０４ ゲート酸化膜
５０９，５１１ 不純物注入
５１０ サイドウオールスペーサー
５１５ ｎ型ソース、ドレイン領域
【図１】
2004158878.tif 000003
【図２】
2004158878.tif 000004
【図３】
2004158878.tif 000005
【図４】
2004158878.tif 000006
【図５】
2004158878.tif 000007
【図６】
2004158878.tif 000008
【図７】
2004158878.tif 000009
【図８】
2004158878.tif 000010
【図９】
2004158878.tif 000011
【図１０】
2004158878.tif 000012
【図１１】
2004158878.tif 000013
【図１２】
2004158878.tif 000014