(57)【要約】【課題】静電破壊により半導体素子が劣化或いは破壊されてしまう。【解決手段】本発明は、抵抗素子、容量素子及び整流素子から選択された１個又は複数個が具備された保護手段を各画素に設けた半導体装置を提供する。前記保護手段を発光素子の画素電極とトランジスタのソース電極又はドレイン電極との間に配置することで、該画素電極に帯電した電荷によるトランジスタのソース電極又はドレイン電極の電位の急激な変動を緩和する。このようにして、静電破壊による半導体素子の劣化或いは破壊を防止する。【選択図】　図１
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【特許請求の範囲】
【請求項１】
発光素子及びトランジスタ、並びに前記発光素子と前記トランジスタの間に配置された保護手段を有する画素が複数設けられた半導体装置であって、
前記保護手段には、抵抗素子、容量素子及び整流素子から選択された１個又は複数個が設けられていることを特徴とする半導体装置。
【請求項２】
請求項１において、前記整流素子は、ドレイン電極とゲート電極が接続されたトランジスタ、又はダイオードであることを特徴とする半導体装置。
【請求項３】
発光素子及びトランジスタ、並びに前記発光素子の画素電極と前記トランジスタのソース電極又はドレイン電極との間に配置された保護手段を有する画素が複数設けられた半導体装置であって、
前記保護手段は、前記画素電極に直列に接続された抵抗素子であることを特徴とする半導体装置。
【請求項４】
発光素子及びトランジスタ、並びに前記発光素子の画素電極と前記トランジスタのソース電極又はドレイン電極との間に配置された保護手段を有する画素が複数設けられた半導体装置であって、
前記保護手段は、前記画素電極に帯電した電荷を充電又は放電する容量素子であることを特徴とする半導体装置。
【請求項５】
発光素子及びトランジスタ、並びに前記発光素子の画素電極と前記トランジスタのソース電極又はドレイン電極との間に配置された保護手段を有する画素が複数設けられた半導体装置であって、
前記保護手段は、ドレイン電極とゲート電極が接続され、且つソース電極が電源線に接続されたトランジスタであり、前記画素電極に帯電した電荷を前記電源線に放電することを特徴とする半導体装置。
【請求項６】
発光素子及びトランジスタ、並びに前記発光素子の画素電極と前記トランジスタのソース電極又はドレイン電極との間に配置された保護手段を有する画素が複数設けられた半導体装置であって、
前記保護手段は、一方の電極は前記画素電極に接続され、他方の電極は電源線に接続されたダイオードであり、前記画素電極に帯電した電荷を前記電源線に放電することを特徴とする半導体装置。
【請求項７】
発光素子及びトランジスタ、並びに前記発光素子の画素電極と前記トランジスタのソース電極又はドレイン電極との間に配置された保護手段を有する画素が複数設けられた半導体装置であって、
前記保護手段は、ドレイン電極とゲート電極が接続され、且つソース電極が電源線に接続されたトランジスタであり、前記画素電極に帯電した電荷を前記電源線に放電して、前記画素電極の電位を前記電源線の電位もしくはそれに準ずる電位に設定することを特徴とする半導体装置。
【請求項８】
発光素子及びトランジスタ、並びに前記発光素子の画素電極と前記トランジスタのソース電極又はドレイン電極との間に配置された保護手段を有する画素が複数設けられた半導体装置であって、
前記保護手段は、一方の電極は前記画素電極に接続され、他方の電極は電源線に接続されたダイオードであり、前記画素電極に帯電した電荷を前記電源線に放電して、前記画素電極の電位を前記電源線の電位もしくはそれに準ずる電位に設定することを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に係る技術分野に属する。より詳しくは、トランジスタなどの半導体素子を用いた半導体装置に係る技術分野に属する。
【０００２】
【従来の技術】
近年、発光素子を有する半導体装置の開発が進められている。前記半導体装置は、既存の液晶表示装置がもつ利点の他、応答速度が速く動画表示に優れ、なおかつ視野角が広いなどの特徴も有しており、動画コンテンツが利用できる次世代モバイル用フラットパネルディスプレイとして注目されている。
【０００３】
発光素子を有する半導体装置は、該発光素子と少なくとも２つのトランジスタを有する画素を複数個有する。前記画素において発光素子と直列に接続されたトランジスタ（以下駆動用トランジスタと表記）は、該発光素子の発光を制御する役目を担う。発光素子は、第１及び第２の電極、並びに前記第１及び前記第２の電極との間に発光層が挟まれた構造を有する。そして駆動用トランジスタのソース電極又はドレイン電極に接続された一方の電極は画素電極と呼ばれ、他方の電極は対向電極と呼ばれる。
【０００４】
ところで、導体、半導体、絶縁体いずれの物体及び空気には摩擦や接触等により発生した静電気が帯電する。前記物体が強く帯電すると、静電気放電が生じる。半導体装置の入力端子などの解放されたノードに対してこの現象が生じると、基板上に作製された微細な半導体素子は劣化或いは破壊されてしまう。これを静電破壊とよぶ。
【０００５】
そこで図１５に示すように、静電破壊を防止するために、基板上に形成された回路（以下内部回路６４と表記）は、保護手段（保護回路ともいう）６３及びＦＰＣ６２を介して外付けのＩＣ（以下外部回路６１と表記）と接続される。保護手段６３は外部回路６１から内部回路６４に供給する電圧・電流などを検出し、異常時には内部回路６４の破損を防止するために、電圧や電流値を制御する。
【０００６】
【発明が解決しようとする課題】
発光素子を有する半導体装置を作製する場合、まず基板上にＴＦＴを作製し、その後発光素子を作製する。より詳しくは、まず基板上にＴＦＴを作製し、次いでＴＦＴのソース領域及びドレイン領域と電気的に接続するように、配線を作製する。続いて、前記配線と電気的に接続するように発光素子の画素電極を作製する。ここまで作製した状態は、画素電極が露出した状態であるため、該画素電極には静電気が帯電されやすい。特にドライエッチングや電子ビーム蒸着などの荷電粒子が伴う作製工程では、画素電極がアンテナとなって静電破壊が誘発されやすい。画素電極に帯電した電荷の急激な放電は、前記画素電極に接続された半導体素子の劣化或いは破壊につながる。
【０００７】
本発明は、上述の実情を鑑みてなされたものであり、発光素子を有する半導体装置において、作製工程中の静電破壊を防止した半導体装置を提供することを課題とする。より詳しくは、画素電極まで作製した状態における静電破壊を防止した半導体装置を提供することを課題とする。
【０００８】
【課題を解決するための手段】
本発明は、上述の課題を解決するために、抵抗素子、容量素子及び整流素子から選択された１個又は複数個が具備された保護手段を各画素に設けた半導体装置を提供する。また本発明は、前記保護手段を発光素子の画素電極とトランジスタのソース電極又はドレイン電極との間に配置した半導体装置を提供する。なお上記整流素子とは、整流作用を有する素子であり、例えばドレイン電極とゲート電極が接続されたトランジスタやダイオードなどに相当する。つまり本発明の必須の構成とは、各画素に保護手段が設けられ、該保護手段が発光素子の画素電極と、トランジスタのソース電極又はドレイン電極との間に配置されていることである。そして前記トランジスタのソース電極又はドレイン電極は、仮に前記保護手段が配置されない場合に、前記画素電極に接続される。
【０００９】
保護手段が抵抗素子である場合、画素電極とトランジスタのソース電極又はドレイン電極の間に配置して、該画素電極に帯電した電荷が一度に且つ直接トランジスタに供給されないようにすることで、該トランジスタのソース電極又はドレイン電極の電位の急激な変動を緩和する。
【００１０】
保護手段が容量素子である場合、前記容量素子は画素電極に帯電した電荷を充電又は放電し、該電荷を容量素子とトランジスタに分配することで、該トランジスタのソース電極又はドレイン電極の電位の急激な変動を緩和する。
【００１１】
保護手段がドレイン電極とゲート電極が接続されたトランジスタである場合、前記トランジスタのソース電極は電源線に接続される。そして前記トランジスタは、画素電極に帯電した電荷を前記電源線に放電することで、前記画素電極の電位を前記電源線の電位と同電位もしくはそれに準ずる電位に設定する。このようにして、画素電極に帯電した電荷に起因したトランジスタのソース電極又はドレイン電極の電位の急激な変動を緩和する。
【００１２】
保護手段がダイオードである場合、前記ダイオードの一方の電極は前記画素電極に接続され、他方の電極は電源線に接続される。前記ダイオードは、画素電極に帯電した電荷を前記電源線に放電することで、前記画素電極の電位を前記電源線の電位と同電位に設定する。このようにして、画素電極に帯電した電荷に起因したトランジスタのソース電極又はドレイン電極の電位の急激な変動を緩和する。
【００１３】
上記構成を有する本発明は、画素電極に帯電した電荷によるトランジスタのソース電極又はドレイン電極の電位の急激な変動を緩和し、静電破壊を防止する。また本発明は、作製工程中における静電破壊、特に画素電極まで作製した状態における静電破壊を防止する。
【００１４】
【発明の実施の形態】
（実施の形態１）
本発明の実施の形態について、図１〜図３を用いて説明する。図１は画素電極まで作製した状態を示し、図１（Ａ）は半導体装置の一画素における上面図（マスク図面）の概略図であり、図１（Ｂ）はその回路構成を模式的に表した回路図である。図２は、図１の画素の断面図である。図３は、本画素を実際に作製したパネルを光学顕微鏡により約６３５倍に拡大した写真である。
【００１５】
図１（Ａ）（Ｂ）に示す各画素は、列方向に配置された信号線１７及び電源線１８、行方向に配置された走査線２０及びリセット線１９に囲まれた領域に配置される。また、各画素はスイッチング用トランジスタ１１（以下トランジスタ１１と表記）、駆動用トランジスタ１２（以下トランジスタ１２と表記）、消去用トランジスタ１３（以下トランジスタ１３と表記）、抵抗素子１４、容量素子１５及び画素電極１６を有する。抵抗素子１４及び容量素子１５は保護手段２１に相当する。
【００１６】
図１（Ａ）（Ｂ）に示す各画素の特徴として、保護手段２１である抵抗素子１４と容量素子１５が配置される点が挙げられる。抵抗素子１４は、画素電極１６に帯電した余分な電荷に起因したトランジスタ１２の電位の急激な変動を緩和する。より詳しくは、画素電極１６とトランジスタ１２の間に抵抗素子１４を配置して、画素電極１６に帯電した余分な電荷が一度に且つ直接トランジスタ１２に供給されないようにすることで、該トランジスタ１２のソース電極又はドレイン電極の電位の急激な変動を緩和する。
【００１７】
本実施の形態において、抵抗素子１４は、半導体により形成されており、数十ｋΩの抵抗値を有する。具体的には２０ｋΩ〜５０ｋΩの抵抗値を有する。しかしながら本発明はこれに限定されず、抵抗素子１４を構成する材料として、ゲート電極や配線を構成する金属等を用いてもよい。また画素内に配置する抵抗素子１４の形状も特に限定されず、任意に設定することが出来る。さらに抵抗素子１４が有する抵抗値も特に限定されず、所望の抵抗値を得ることが出来るように、構成する材料や形状を任意に設定するとよい。
【００１８】
同様に、容量素子１５は、画素電極１６に帯電した余分な電荷に起因したトランジスタ１２の電位の急激な変動を緩和する。より詳しくは、容量素子１５は画素電極１６に帯電した余分な電荷を充電又は放電する。つまり、画素電極１６に帯電した余分な電荷が、容量素子１５及びトランジスタ１２に分配されることで、該トランジスタ１２のソース電極又はドレイン電極の電位の急激な変動を緩和する。
【００１９】
本実施の形態において、容量素子１５は、半導体及びゲート絶縁膜並びにゲート電極の積層体により形成されており、数百ｆＦの容量値を有する。具体的には１００〜２００ｆＦの容量値を有する。しかしながら本発明はこれに限定されず、容量素子１５を構成する材料及び容量素子１５の形状は任意に設定することが出来る。また容量素子１５が有する容量値も特に限定されず、所望の容量値を得ることが出来るように、構成する材料や形状を任意に設定するとよい。
【００２０】
また上記以外の特徴として、トランジスタ１２のチャネル長（Ｌ）／チャネル幅（Ｗ）の値が１０以上の値に設定される点が挙げられる。Ｌ／Ｗの値は、通常であれば０．１〜２であるが、本発明では１０以上に設定される。そうすると、トランジスタ１２自体のゲート・ソース間容量が大きいため、トランジスタ１２は容量素子を兼ねることが出来る。
【００２１】
また発光素子は、有機材料、無機材料、薄膜材料、バルク材料及び分散材料などの広汎にわたる材料により構成される。そのうち、主に有機材料により構成される有機発光ダイオード（Ｏｒｇａｎｉｃ　Ｌｉｇｈｔ　Ｅｍｉｔｔｉｎｇ　Ｄｉｏｄｅ　：　ＯＬＥＤ）は代表的な発光素子として挙げられる。ＯＬＥＤは、陽極及び陰極、並びに前記陽極と前記陰極との間に発光層が挟まれた構造を有し、該発光層は、上記材料から選択された１つ又は複数の材料により構成される。また発光層におけるルミネッセンスには、一重項励起状態から基底状態に戻る際の発光（蛍光）と三重項励起状態から基底状態に戻る際の発光（リン光）とが含まれる。
【００２２】
次に、図１（Ａ）（Ｂ）に示した半導体装置の一画素における代表的な断面構造を図２（Ａ）〜（Ｃ）に示す。図２（Ａ）〜（Ｃ）は、基板上にトランジスタ及び発光素子まで作製した状態を示す。図２（Ａ）は図１（Ａ）の画素のＡ−Ａ｀に沿った断面図であり、トランジスタ１１及びトランジスタ１３の断面図である。図２（Ｂ）はＢ−Ｂ｀に沿った断面図であり、トランジスタ１２及び電源線１８並びに信号線１７の断面図である。図２（Ｃ）はＣ−Ｃ｀に沿った断面図であり、容量素子１５及び画素電極１６の断面図である。
【００２３】
図２（Ａ）〜図２（Ｃ）において、１０１は基板であり、ガラス基板、セラミック基板、石英基板、シリコン基板もしくはプラスチック基板（プラスチックフィルムを含む。）を用いることができる。また、１０２は下地膜であり、窒化酸化シリコン膜、酸化窒化シリコン膜もしくはこれらの積層膜からなる。
【００２４】
下地膜１０２の上には、トランジスタ１１及び１３の活性層となる半導体が設けられ、該活性層は、ソース領域１０３及びドレイン領域１０４並びにソース領域１０７を有する。ソース領域１０３とドレイン領域１０４の間と、ドレイン領域と１０４とソース領域１０７との間には、ＬＤＤ領域１０５ａ〜１０５ｈ及びチャネル形成領域１０６ａ〜１０６ｄが設けられる。なお、トランジスタ１１及び１３の不純物領域はｎ型である。また同時にトランジスタ１２の活性層となる半導体１０８〜１１０、容量素子１５を構成する半導体が設けられる。容量素子１５を構成する半導体は、ｐ型不純物領域１１１と真性の半導体１１２が設けられる。
【００２５】
上記半導体上には、酸化シリコン膜、酸化窒化シリコン膜（Ｓｉが２５〜３５原子％、酸素が５５〜６５原子％、窒素が１〜２０原子％、水素が０．１〜１０原子％で含まれるシリコン化合物膜に相当）、窒化アルミニウム膜、酸化アルミニウム膜、酸化窒化アルミニウム膜もしくはこれらの絶縁膜と窒化シリコン膜との積層膜を用いたゲート絶縁膜１１３が設けられる。ゲート絶縁膜１１３は、トランジスタ１１〜１３のゲート絶縁膜として機能する。またゲート絶縁膜は、容量素子１５の誘電体として機能する。
【００２６】
ゲート絶縁膜１１３上には、金属層をパターン加工して、トランジスタ１１のゲート電極１１４及び１１５、トランジスタ１３のゲート電極１１６及び１１７、及びトランジスタ１２のゲート電極１１８及び１１９が設けられる。なお、トランジスタ１１及び１３の各ゲート電極は、一層目の電極（窒化タンタル膜）と二層目の電極（タングステン膜）の形状が異なり、一層目の電極の方が二層目の電極よりも線幅が広くなっている。この特徴の形成方法並びにこのような構造のゲート電極とした理由及び利点等については、本出願人による特開２００２−５７１６２号公報を参照すれば良い。また、上記ゲート電極と同時に、容量素子１５を構成する電極１２０、１２１が設けられる。
【００２７】
これらゲート電極及び容量素子１５を構成する電極上には、第１無機絶縁膜１２２として、窒化酸化シリコン膜（Ｓｉが２５〜３５原子％、酸素が１５〜３０原子％、窒素が２０〜３５原子％、水素が１５〜２５原子％で含まれるシリコン化合物膜に相当）もしくはプラズマＣＶＤ法で形成された窒化シリコン膜が０．１〜１μｍ（好ましくは０．２〜０．５μｍ）設けられる。この第１無機絶縁膜１２２は、水素を１５〜２５原子％の濃度で含むため、加熱による水素供給源として機能させ、活性層となる半導体の水素終端を行うことができる。
【００２８】
第１無機絶縁膜１２２上には、ポジ型の感光性有機樹脂からなる第１有機樹脂膜１２３が０．７〜５μｍ（好ましくは２〜４μｍ）設けられる。第１有機樹脂膜１２３は、スピンコート法により塗布して焼成され、次いでフォトマスクを用いて開口部を形成したい部分を露光することで形成される。具体的には、トランジスタ１１及びトランジスタ１３の配線を形成する部分、並びにトランジスタ１２のゲート電極１１８、１１９と容量をとる部分を露光する。そして第１有機樹脂膜１２３に開口部が形成されると、該開口部において第１無機絶縁膜１２２は一部露出された状態になる。
【００２９】
一部露出された第１無機絶縁膜１２２と、第１有機樹脂膜１２３を覆って第２無機絶縁膜１２４として酸化窒化シリコン膜、窒化シリコン膜、窒化アルミニウム膜又は酸化窒化アルミニウム膜が０．１〜０．２μｍ設けられる。第２無機絶縁膜１２４は、第１有機樹脂膜１２３に対する水の出入りを抑える機能を有する。
【００３０】
ゲート絶縁膜１１３、第１無機絶縁膜１２２及び第２無機絶縁膜１２４にドライエッチング法によりコンタクトホールが形成され、該コンタクトホールを覆うように形成された導電膜をパターン加工することで、ソース配線１２５、１２７、及びドレイン配線１２６として、Ｔｉ膜０．１μｍ、Ａｌ膜０．３５μｍ、Ｔｉ膜０．１５μｍが積層して設けられる。同時に電源線１８に相当する配線１２８、信号線１７に相当する配線１２９、及びｐ型不純物領域１１１と画素電極１３１を接続する配線１３０が設けられる。
【００３１】
なお図２（Ｂ）において、第１無機絶縁膜１２２及び第２無機絶縁膜１２４を間に介したゲート電極１１８及び１１９と配線１２８との積層体は容量素子に相当する。つまり本構成では、上記積層体と、ゲート絶縁膜１１３を間に介して半導体１０８〜１１０とゲート電極１１８、１１９との積層体の２つが容量素子として機能する。そうすると、従来では１つのトランジスタ当たり１００〜５００ｆＦであった容量値を１０００〜１２００ｆＦに向上させることが出来る。上記の２つの積層体は、トランジスタ１２のゲート電極（ゲート電極とソース電極間の電圧）を保持する。
【００３２】
また図２（Ｃ）において、第１無機絶縁膜１２２及び第２無機絶縁膜１２４を間に介したゲート電極１２０及び１２１と配線１３０との積層体は容量素子に相当する。この容量素子は、トランジスタ１２のゲート電極を保持する役目を担う。そして本構成では、ゲート絶縁膜１１３を間に介して真性の半導体１１２とゲート電極１２０及び１２１との積層体も容量素子として機能する。この容量素子は、保護手段として機能する。
【００３３】
次に、ＩＴＯなどの透明導電膜をパターン加工して、配線１３０に接する画素電極１３１が設けられる。画素電極１３１上には、ポジ型の感光性有機樹脂からなる第２有機樹脂膜１３２が設けられる。第２有機樹脂膜１３２は、スピンコート法により塗布して焼成され、次いでフォトマスクを用いて開口部を形成したい部分を露光することで形成される。そして開口部が形成されると、該開口部において画素電極１３１の一部が露出した状態になる。
【００３４】
なお本構成では、ネガ型又はポジ型の有機樹脂を用いることで、開口部の断面に丸みをもたせることができるので、後に形成される発光層や対向電極のカバレッジを良好とすることが可能となり、発光領域が減少するシュリンクという不良を低減させることができる。
【００３５】
そして、露出している画素電極１３１及び第２有機樹脂膜１３２を覆うように、窒素を含む無機絶縁膜をパターン加工して第３無機絶縁膜１２４が０．１〜０．２μｍ設けられる。次に蒸着法により発光層１３４が設けられ、さらに蒸着法により対向電極１３５が設けられる。画素電極１３１及び発光層１３４並びに対向電極１３５の積層体が発光素子に相当する。このようにして、基板１０１上にＴＦＴと発光素子とが設けられる。
【００３６】
次いで画素を実際に作製したパネルを光学顕微鏡により約６３５倍に拡大した写真を図３に示す。具体的な仕様として、トランジスタ１２のチャネル長３９０μｍ、チャネル幅５μｍ、トランジスタ１１及び１３のチャネル長４．５μｍとした。また画素ピッチは、縦６３μｍ、横１８９μｍであり、開口率は４０％であった。
【００３７】
上記構成を有する本発明は、画素電極１６とトランジスタ１２の間に抵抗素子１４を配置して、画素電極１６に帯電した余分な電荷が一度に且つ直接トランジスタ１２に供給されないようにすることで、該トランジスタ１２のソース電極又はドレイン電極の電位の急激な変動を緩和する。また画素電極１６とトランジスタ１２の間に容量素子１５を配置して、画素電極１６に帯電した余分な電荷が、容量素子１５及びトランジスタ１２に分配されることで、該トランジスタ１２のソース電極又はドレイン電極の電位の急激な変動を緩和する。このように本発明は、画素電極に帯電した電荷によるトランジスタのソース電極又はドレイン電極の電位の急激な変動を緩和することで、静電破壊を防止する。また本発明は、作製工程中における静電破壊、特に画素電極まで作製した状態における静電破壊を防止する。
【００３８】
（実施の形態２）
本発明の実施の形態について、図４〜図９を用いて説明する。図４〜図６は画素電極まで作製した状態を示し、図４（Ａ）〜図６（Ａ）は半導体装置の一画素における上面図（マスク図面）の概略図であり、図４（Ｂ）〜図６（Ｂ）はその回路構成を模式的に表した回路図である。図７は、図４〜図６の画素の断面図である。図８、９は、画素を実際に作製したパネルを光学顕微鏡により約６９５倍に拡大した写真である。
【００３９】
図４〜図６に示す各画素は、列方向に配置された信号線１７及び電源線１８、行方向に配置された走査線２０及びリセット線１９に囲まれた領域に配置される。また、各画素はトランジスタ１１〜トランジスタ１３及び画素電極１６を有する。図４（Ａ）（Ｂ）に示す各画素は、保護手段２１に相当する抵抗素子１４を有する。一方図５（Ａ）（Ｂ）に示す各画素は、保護手段２１に相当する容量素子１５を有する。図６（Ａ）（Ｂ）に示す各画素は、保護手段２１に相当する抵抗素子１４及びゲート・ドレイン間が接続されたトランジスタ２２を有する。
【００４０】
図４（Ａ）（Ｂ）に示す各画素の特徴として、保護手段２１である抵抗素子１４が配置される点が挙げられる。抵抗素子１４は、画素電極１６に帯電した余分な電荷に起因したトランジスタ１２の電位の急激な変動を緩和する。より詳しくは、画素電極１６とトランジスタ１２の間に抵抗素子１４を配置して、画素電極１６に帯電した余分な電荷が一度に且つ直接トランジスタ１２に供給されないようにすることで、該トランジスタ１２のソース電極又はドレイン電極の電位の急激な変動を緩和する。
【００４１】
また本実施の形態において、抵抗素子１４は、半導体により形成されており、数十ｋΩの抵抗値を有する。具体的には２０ｋΩ〜５０ｋΩの抵抗値を有する。しかしながら本発明はこれに限定されず、抵抗素子１４を構成する材料として、ゲート電極や配線を構成する金属等を用いてもよい。また画素内に配置する抵抗素子１４の形状も特に限定されず、任意に設定することが出来る。さらに抵抗素子１４が有する抵抗値も特に限定されず、所望の抵抗値を得ることが出来るように、構成する材料や形状を任意に設定するとよい。
【００４２】
図５（Ａ）（Ｂ）に示す各画素の特徴として、保護手段２１である容量素子１５が配置される点が挙げられる。容量素子１５は、画素電極１６に帯電した余分な電荷に起因したトランジスタ１２の電位の急激な変動を緩和する。より詳しくは、容量素子１５は画素電極１６に帯電した余分な電荷を充電又は放電する。つまり、画素電極１６に帯電した余分な電荷が、容量素子１５及びトランジスタ１２に分配されることで、該トランジスタ１２のソース電極又はドレイン電極の電位の急激な変動を緩和する。
【００４３】
また本実施の形態において、容量素子１５は、半導体及びゲート絶縁膜並びにゲート電極の積層体により形成されており、数百ｆＦの容量値を有する。具体的には１００〜２００ｆＦの容量値を有する。しかしながら本発明はこれに限定されず、容量素子１５を構成する材料及び容量素子１５の形状は任意に設定することが出来る。また容量素子１５が有する容量値も特に限定されず、所望の容量値を得ることが出来るように、構成する材料や形状を任意に設定するとよい。
【００４４】
図６（Ａ）（Ｂ）に示す各画素の特徴として、保護手段２１である抵抗素子１４及びゲート・ドレイン間が接続されたトランジスタ２２が配置される点が挙げられる。ゲート・ドレイン間が接続されたトランジスタ２２は、画素電極１６に帯電した余分な電荷に起因したトランジスタ１２の電位の急激な変動を緩和する。より詳しくは、トランジスタ２２のソース電極２３は、電源線１８又は発光素子の対向電極が接続された電源線２４に接続されており、画素電極に帯電した余分な電荷を電源線１８又は電源線２４に放電することで、トランジスタ１２のソース電極又はドレイン電極の電位の急激な変動を緩和する。仮にソース電極２３が電源線１８に接続されていた場合には、画素電極１６に帯電した余分な電荷は電源線１８に放電されて、該画素電極１６の電位は電源線１８の電位（電源電位ＶＤＤ）に設定される。またソース電極２３が、電源線２４に接続されていた場合には、画素電極１６に帯電した余分な電荷は該電源線２４に放電されて、該画素電極１６の電位は該電源線の電位（接地電位ＶＳＳ）に設定される。このように画素電極１６の電位を電源電位ＶＤＤ又は接地電位ＶＳＳに設定して、トランジスタ１２のソース電極又はドレイン電極の電位の急激な変動を緩和する。
【００４５】
なおトランジスタ２２の代わりに、ＰＮ接合もしくはＰＩＮ接合のダイオードを用いてもよい。ダイオードを用いる場合には、一方の電極は画素電極に接続され、他方の電極は電源線に接続される。また上記以外にも整流作用を有する素子ならばどのような構造の素子を用いてもよい。
【００４６】
ここで用いられるダイオードのＰ型及びＮ型不純物領域、真性半導体領域及び電極は、画素部のトランジスタやゲート・ドレイン間が接続されたトランジスタ２２と同様の方法で作製してもよい。
【００４７】
また上記以外の特徴として、トランジスタ１２のチャネル長（Ｌ）／チャネル幅（Ｗ）の値が１０以上の値に設定される点が挙げられる。Ｌ／Ｗの値は、通常であれば０．１〜２であるが、本発明では１０以上に設定される。そうすると、トランジスタ１２自体のゲート・ソース間容量が大きいため、トランジスタ１２は容量素子を兼ねることが出来る。
【００４８】
次に、図４〜図６に示した半導体装置の一画素における代表的な断面構造を図７（Ａ）〜（Ｄ）に示す。図７（Ａ）〜（Ｄ）は、基板上にトランジスタ及び発光素子まで作製した状態を示す。図７（Ａ）は図４〜図６の画素のＤ−Ｄ｀に沿った断面図であり、トランジスタ１１及びトランジスタ１３の断面図である。図７（Ｂ）は図４の画素のＥ−Ｅ｀に沿った断面図であり、抵抗素子１４及び画素電極１６の断面図である。図７（Ｃ）は図５の画素のＦ−Ｆ｀に沿った断面図であり、容量素子１５及び画素電極１６の断面図である。図７（Ｄ）は図６の画素のＧ−Ｇ｀に沿った断面図であり、トランジスタ２２及び画素電極１６の断面図である。
【００４９】
図７（Ａ）〜図７（Ｄ）において、２０１は基板であり、ガラス基板、セラミック基板、石英基板、シリコン基板もしくはプラスチック基板（プラスチックフィルムを含む。）を用いることができる。また、２０２は下地膜であり、窒化酸化シリコン膜、酸化窒化シリコン膜もしくはこれらの積層膜からなる。
【００５０】
下地膜２０２の上には、トランジスタ１１及び１３の活性層となる半導体が設けられ、該活性層は、ソース領域２０３及びドレイン領域２０４並びにソース領域２０７を有する。ソース領域２０３とドレイン領域２０４の間と、ドレイン領域２０４とソース領域２０７との間には、ＬＤＤ領域２０５ａ〜２０５ｈ及びチャネル形成領域２０６ａ〜２０６ｄが設けられる。なお、トランジスタ１１及び１３の活性層はｎ型不純物領域である。また同時に抵抗素子１４を構成する半導体２０８、容量素子１５を構成する半導体が設けられる。容量素子１５を構成する半導体は、ｐ型不純物領域２０９と真性の半導体２１０が設けられる。さらに、トランジスタ２２の活性層となる半導体が設けられ、該活性層は、ソース領域２１１及びドレイン領域２１２を有する。ソース領域２１１とドレイン領域２１２の間には、ＬＤＤ領域２１３、２１４及びチャネル形成領域２１５が設けられる。
【００５１】
上記半導体上には、酸化シリコン膜、酸化窒化シリコン膜（Ｓｉが２５〜３５原子％、酸素が５５〜６５原子％、窒素が１〜２０原子％、水素が０．１〜１０原子％で含まれるシリコン化合物膜に相当）、窒化アルミニウム膜、酸化アルミニウム膜、酸化窒化アルミニウム膜もしくはこれらの絶縁膜と窒化シリコン膜との積層膜を用いたゲート絶縁膜２１６が設けられる。ゲート絶縁膜２１６は、トランジスタ１１、１３及び２２のゲート絶縁膜として機能する。またゲート絶縁膜２１６は、容量素子１５の誘電体として機能する。
【００５２】
ゲート絶縁膜２１６上には、金属層をパターン加工して、トランジスタ１１のゲート電極２１７及び２１８、トランジスタ１３のゲート電極２１９及び２２０、容量素子１５を構成する電極２２１、２２２、トランジスタ２２のゲート電極２２３が設けられる。なお、各トランジスタが有する各ゲート電極は、一層目の電極（窒化タンタル膜）と二層目の電極（タングステン膜）の形状が異なり、一層目の電極の方が二層目の電極よりも線幅が広くなっている。
【００５３】
これらゲート電極及び容量素子１５を構成する電極上には、第１層間絶縁膜２２４として、窒化シリコン膜等の珪素を含む絶縁膜が０．１μｍ〜０．２μｍ設けられる。次いで第２層間絶縁膜２２５として、アクリル、ポリイミド、ポリアミド及びＢＣＢ（ベンゾシクロブテン）等の有機樹脂からなる絶縁膜が０．７〜５μｍ（好ましくは２〜４μｍ）設けられる。続いて、第３層間絶縁膜２２６として、スパッタ法により形成された窒化シリコン膜等の珪素を含む膜が０．１μｍ〜０．２μｍ設けられる。なお第２層間絶縁膜２２５は、基板２０１に形成されたトランジスタによる凹凸を緩和し、平坦化する意味合いが強いので、平坦性に優れた膜が好ましい。
【００５４】
次に、ＩＴＯなどの透明導電膜をパターン加工して、画素電極２３４〜２３６が０．１μｍ〜０．２μｍ設けられる。続いて、ゲート絶縁膜２１６、第１層間絶縁膜２２４及び第２層間絶縁膜２２５並びに第３層間絶縁膜２２６にドライエッチング法によりコンタクトホールが形成され、該コンタクトホールを覆うように形成された導電膜をパターン加工することで、ソース配線２２７、２２９、２３１及びドレイン配線２２８、２３３として、Ｔｉ膜０．１μｍ、Ａｌ膜０．３５μｍ、Ｔｉ膜０．１５μｍが積層して設けられる。同時に半導体２０８と画素電極２３４を接続する配線２３０、ｐ型不純物領域２０９と画素電極２３４を接続する配線２３１が設けられる。なおドレイン配線２３３は、トランジスタ２２のドレイン電極とゲート電極を接続する。
【００５５】
上記画素電極及び配線上には、第４層間絶縁膜２３７として、アクリル、ポリイミド、ポリアミド及びＢＣＢ（ベンゾシクロブテン）等の有機樹脂からなる絶縁膜が０．７〜５μｍ（好ましくは２〜４μｍ）設けられる。第４層間絶縁膜２３７は、スピンコート法により塗布して焼成され、次いでフォトマスクを用いて開口部を形成したい部分を露光することで形成される。そして開口部が形成されると、該開口部において画素電極２３４〜２３６の一部が露出した状態になる。
【００５６】
なお本構成では、有機樹脂を用いることで、開口部の断面に丸みをもたせることができるので、後に形成される発光層や対向電極のカバレッジを良好とすることが可能となり、発光領域が減少するシュリンクという不良を低減させることができる。
【００５７】
次に蒸着法により発光層２３８が設けられ、さらに蒸着法により対向電極２３９が設けられる。画素電極２３４〜２３６、発光層２３８及び対向電極２３９の積層体が発光素子に相当する。このようにして、基板１０１上にＴＦＴと発光素子とが設けられる。
【００５８】
次いで画素を実際に作製したパネルを光学顕微鏡により約６９５倍に拡大した写真を図８、９に示す。図８に示す各画素は図４に示す画素に対応し、図９に示す画素は図５に示す画素に対応する。具体的な仕様として、トランジスタ１２のチャネル長３９０μｍ、チャネル幅５μｍ、トランジスタ１１及び１３のチャネル長４．５μｍであった。また画素ピッチは、縦６３μｍ、横１８９μｍであった。なお図８に示す画素において、抵抗素子１４の形状が図４に示す画素と異なり、Ｓ字状となっている。また図８、９に示す両画素では、トランジスタ１１及び１３が配線で覆われている。
【００５９】
上記構成を有する本発明は、画素電極１６とトランジスタ１２の間に抵抗素子１４を配置して、画素電極１６に帯電した余分な電荷が一度に且つ直接トランジスタ１２に供給されないようにすることで、該トランジスタ１２のソース電極又はドレイン電極の電位の急激な変動を緩和する。また画素電極１６とトランジスタ１２の間に容量素子１５を配置して、画素電極１６に帯電した余分な電荷が、容量素子１５及びトランジスタ１２に分配されることで、該トランジスタ１２のソース電極又はドレイン電極の電位の急激な変動を緩和する。また、画素電極１６とトランジスタ１２の間にゲート・ドレイン間が接続されたトランジスタ２２を配置して、画素電極１６に帯電した余分な電荷を電源線に放電することで、該トランジスタ１２のソース電極又はドレイン電極の電位の急激な変動を緩和する。このように本発明は、画素電極に帯電した電荷によるトランジスタのソース電極又はドレイン電極の電位の急激な変動を緩和することで、静電破壊を防止する。また本発明は、作製工程中における静電破壊、特に画素電極まで作製した状態における静電破壊を防止する。
【００６０】
（実施の形態３）
上述の実施の形態１、２では、画素電極まで作製した状態における回路図を示したが、本実施の形態では、発光素子まで作製した状態における回路図について図１０を用いて説明する。
【００６１】
図１０（Ａ）〜図１０（Ｄ）に示した各画素は、図１、４、５、６に示した各画素に対応する。全ての画素において、トランジスタ１２と発光素子２５の画素電極の間には、抵抗素子１４、容量素子１５及び整流素子２２から選択された１個又は複数個に相当する保護手段が設けられている。また発光素子２５の対向電極は、電源線２４に接続されている。
【００６２】
さらに図１０（Ａ）〜図１０（Ｄ）に示した各画素は、トランジスタ１１及び１３がｎチャネル型であり、トランジスタ１２がｐチャネル型であるが、本発明ではトランジスタの導電型は特に限定されない。また画素の構成もトランジスタ１１〜１３及び保護手段を有する構成に限定されない。本発明の必須の構成は、各画素に保護手段が設けられ、該保護手段が発光素子の画素電極と、トランジスタのソース電極又はドレイン電極との間に配置されていることである。そして前記トランジスタのソース電極又はドレイン電極は、仮に前記保護手段が配置されない場合に、前記発光素子の画素電極に接続されるトランジスタである。
【００６３】
なお図１０（Ｄ）において、整流素子２２として、ドレイン電極とゲート電極が接続されたトランジスタ、ダイオードのいずれを用いてもよい。
【００６４】
本実施の形態は、実施の形態１、２と任意に組み合わせることができる。
【００６５】
（実施の形態４）
本実施の形態では、半導体装置の全体の構成について図１１、１２を用いて説明する。まず、トランジスタ等が設けられた素子基板がシーリング材によって封止される状態について、図１１を用いて説明する。
【００６６】
図１１（Ａ）は、図１、２に示した画素の画素部及び駆動回路を簡単に示した断面図である。図１１（Ａ）の画素部において、本来トランジスタ１２のＬ／Ｗ値は１０以上に設定されているが、ここでは簡略化して図示している。また駆動回路において、対向電極１３５の一部は引き出し配線１４０と接続される。引き出し配線１４０は、ＦＰＣ（フレキシブルプリントサーキット）に接続される入力端子と接続される。
【００６７】
図１１（Ｂ）は、ＦＰＣと接続される部分（ＦＰＣ接続部１４５）を示した断面図である。ゲート絶縁膜１１３上には、ゲート電極と同じ導電体から形成された引き回し配線１４４が設けられる。引き回し配線１４４は、第１有機樹脂膜１２３の開口部において、コンタクトホール１４３を介して引き出し配線１４０と接続される。引き回し配線１４４上には、第１有機樹脂膜１２３の開口部が設けられ、さらに第１無機絶縁膜１２２及び第２無機絶縁膜１２４がエッチングされて除去されることで、該引き回し配線１４４は露出される。引き回し配線１４４上には、画素電極１３１と同じ透明導電体から形成された入力端子１４５が設けられる。この入力端子１４５には、異方性を有する導電性の樹脂１５０を介して、ＦＰＣの端子１５２に接続されている。１５１は配線の保護膜であり、１５３はフィルム膜である。１４１はカバー材であり、気密性が高く脱ガスの少ないシーリング材１４２により封止されている。
【００６８】
次いで半導体装置の全体の構成について、図１２を用いて説明する。図１２は、トランジスタが形成された素子基板をシーリング材によって封止することによって形成された半導体装置の上面図であり、図１２（Ｂ）は図１２（Ａ）のＢ−Ｂ’における断面図、図１２（Ｃ）は図１２（Ａ）のＡ−Ａ’における断面図である。
【００６９】
図１２（Ａ）〜図１２（Ｃ）において、基板４０１上には、画素部（表示部）４０２、該画素部４０２を囲むように設けられた信号線駆動回路４０３、走査線駆動回路４０４ａ、４０４ｂ及び保護手段４０５が配置され、これらを囲むようにしてシール材４０６が設けられている。画素部４０２の構造については、上述の実施の形態及びその説明を参照すれば良い。シール材４０６としては、ガラス材、金属材（代表的にはステンレス材）、セラミックス材、プラスチック材（プラスチックフィルムも含む）が用いられる。
【００７０】
このシール材４０６は、信号線駆動回路４０３、走査線駆動回路４０４ａ、４０４ｂ及び保護手段４０５の一部に重畳させて設けても良い。そして、該シール材４０６を用いてシーリング材４０７が設けられ、基板４０１、シール材４０６及びシーリング材４０７によって密閉空間４０８が形成される。シーリング材４０７には予め凹部の中に吸湿剤（酸化バリウムもしくは酸化カルシウム等）４０９が設けられ、上記密閉空間４０８の内部において、水分や酸素等を吸着して清浄な雰囲気に保ち、発光素子の劣化を抑制する役割を果たす。この凹部は目の細かいメッシュ状のカバー材４１０で覆われており、該カバー材４１０は、空気や水分は通し、吸湿剤４０９は通さない。なお、密閉空間４０８は、窒素もしくはアルゴン等の希ガスで充填しておけばよく、不活性であれば樹脂もしくは液体で充填することも可能である。
【００７１】
また、基板４０１上には、信号線駆動回路４０３及び走査線駆動回路４０４ａ、４０４ｂに信号を伝達するための入力端子部４１１が設けられ、該入力端子部４１１へはＦＰＣ４１２を介してビデオ信号等のデータ信号が伝達される。入力端子部４１１の断面は、図１２（Ｂ）の通りであり、走査線もしくは信号線と同時に形成された配線からなる入力配線４１３とＦＰＣ４１２側に設けられた配線４１５とを、導電体４１６を分散させた樹脂４１７を用いて電気的に接続してある。なお、導電体４１６としては、球状の高分子化合物に金もしくは銀といったメッキ処理を施したものを用いれば良い。
【００７２】
本実施の形態において、保護手段は、画素部２０２及び入力端子部４１１と信号線駆動回路４０３との間に設けられている。入力端子部４１１と信号線駆動回路４０３との間に設けられた保護手段４０５は、両者の間に突発的なパルス信号等の静電気が入った際に、該パルス信号を外部へ逃がす役割を果たす。勿論、保護手段は、他の場所、例えば画素部４０２と信号線駆動回路４０３との間や画素部４０２と走査線駆動回路４０４ａ、４０４ｂの間などに設けても構わない。
【００７３】
本実施の形態は、実施の形態１〜３と任意に組み合わせることができる。
【００７４】
（実施の形態５）
本実施の形態では、信号線等を介して画素を制御する信号線駆動回路、走査線駆動回路の構成とその動作について、図１３を用いて簡単に説明する。
【００７５】
最初に信号線駆動回路について図１３（Ａ）を用いて説明する。信号線駆動回路、シフトレジスタ３１１、第１のラッチ回路３１２及び第２のラッチ回路３１３を有する。シフトレジスタ３１１は、フリップフロップ回路（ＦＦ）等を複数列用いて構成され、クロック信号（Ｓ−ＣＬＫ）、スタートパルス（Ｓ−ＳＰ）、クロック反転信号（Ｓ−ＣＬＫｂ）が入力される。これらの信号のタイミングに従って、順次サンプリングパルスが出力される。シフトレジスタ３１１により出力されたサンプリングパルスは、第１のラッチ回路３１２に入力される。第１のラッチ回路３１２には、デジタルビデオ信号が入力されており、サンプリングパルスが入力されるタイミングに従って、各列でビデオ信号を保持していく。
【００７６】
第１のラッチ回路３１２において、最終列までビデオ信号の保持が完了すると、水平帰線期間中に、第２のラッチ回路３１３にラッチパルスが入力され、第１のラッチ回路３１２に保持されていたビデオ信号は、一斉に第２のラッチ回路３１３に転送される。すると、第２のラッチ回路３１３に保持されたビデオ信号は、１行分が同時に信号線Ｓ１〜Ｓｘに入力される。第２のラッチ回路３１３に保持されたビデオ信号が信号線Ｓ１〜Ｓｘに入力されている間、シフトレジスタ３１１においては再びサンプリングパルスが出力される。以後この動作を繰り返す。
【００７７】
次いで走査線駆動回路について図１３（Ｂ）を用いて説明する。各走査線駆動回路は、シフトレジスタ３１４、バッファ３１５を有する。動作を簡単に説明すると、シフトレジスタ３１４は、クロック信号（Ｇ−ＣＬＫ）、スタートパルス（Ｇ−ＳＰ）及びクロック反転信号（Ｇ−ＣＬＫｂ）に従って、順次サンプリングパルスを出力する。その後バッファ３１５で増幅されたサンプリングパルスは、走査線に入力されて１行ずつ選択状態にしていく。そして選択された走査線によって制御される画素には、順に信号線Ｓ１〜Ｓｘからデジタルビデオ信号が書き込まれる。なおシフトレジスタ３１４と、バッファ３１５の間にはレベルシフタ回路を配置した構成にしてもよい。レベルシフタ回路を配置することによって、ロジック回路部とバッファ部の電圧振幅を変えることが出来る。
【００７８】
本実施の形態は、実施の形態１〜４と任意に組み合わせることが可能である。
【００７９】
（実施の形態６）
本実施の形態では、本発明の半導体装置に適用される駆動方式について簡単に説明する。
【００８０】
多階調の画像を表示するときの駆動方式としては、大別してアナログ階調方式とデジタル階調方式が挙げられるが、本発明の半導体装置では両方式を適用することが出来る。両方式の相違点は、発光素子の発光、非発光の各状態において該発光素子を制御する方法にある。前者のアナログ階調方式は、発光素子に流れる電流量を制御して階調を得るという方式である。また後者のデジタル階調方式は、発光素子がオン状態（輝度がほぼ１００％である状態）と、オフ状態（輝度がほぼ０％である状態）の２つの状態のみによって駆動するという方式である。
【００８１】
デジタル階調方式においては、多階調の画像を表現するためにデジタル階調方式と面積階調方式とを組み合わせた方式（以下面積階調方式と表記）やデジタル階調方式と時間階調方式とを組み合わせた方式（以下時間階調方式と表記）が提案されている。
【００８２】
面積階調方式とは、１画素を複数の副画素に分割し、各副画素で発光又は非発光を選択することで、１画素において発光している面積と、それ以外の面積との差をもって階調を表現する方式である。また時間階調方式とは、特開２００１−５４２６号にて報告されているように、発光素子が発光している時間を制御することにより、階調表現を行う方式である。具体的には、１フレーム期間を長さの異なる複数のサブフレーム期間に分割し、各期間での発光素子の発光又は非発光を選択することで、１フレーム期間内で発光した時間の長さの差をもって階調を表現する。
【００８３】
本発明の半導体装置は、アナログ階調方式、デジタル階調方式のいずれも適用することができる。また単色表示、多色表示のいずれも行うことが出来る。なお多色表示を行う場合には、１画素にＲＧＢの各色に対応した複数の副画素が設けられる。各副画素は、ＲＧＢの各材料の電流密度やカラーフィルタなどの透過率の相違により、同じ電圧を印加したとしても発せられる光の輝度は異なってしまうことがある。そのため、各色に対応した各副画素で電源線の電位を変えることが好ましい。
【００８４】
本実施の形態は、実施の形態１〜５と任意に組み合わせることが可能である。
【００８５】
（実施の形態７）
本発明が適用される電子機器として、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）、記録媒体を備えた画像再生装置（具体的にはＤｉｇｉｔａｌ　Ｖｅｒｓａｔｉｌｅ　Ｄｉｓｃ（ＤＶＤ）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げられる。それらの電子機器の具体例を図１４に示す。
【００８６】
図１４（Ａ）は発光装置であり、筐体２００１、支持台２００２、表示部２００３、スピーカー部２００４、ビデオ入力端子２００５等を含む。本発明は表示部２００３に適用することができる。発光装置は自発光型であるためバックライトが必要なく、液晶ディスプレイよりも薄い表示部とすることができる。なお、発光装置は、パソコン用、ＴＶ放送受信用、広告表示用などの全ての情報表示用表示装置が含まれる。
【００８７】
図１４（Ｂ）はデジタルスチルカメラであり、本体２１０１、表示部２１０２、受像部２１０３、操作キー２１０４、外部接続ポート２１０５、シャッター２１０６等を含む。本発明は、表示部２１０２に適用することができる。
【００８８】
図１４（Ｃ）はノート型パーソナルコンピュータであり、本体２２０１、筐体２２０２、表示部２２０３、キーボード２２０４、外部接続ポート２２０５、ポインティングマウス２２０６等を含む。本発明は、表示部２２０３に適用することができる。
【００８９】
図１４（Ｄ）はモバイルコンピュータであり、本体２３０１、表示部２３０２、スイッチ２３０３、操作キー２３０４、赤外線ポート２３０５等を含む。本発明は、表示部２３０２に適用することができる。
【００９０】
図１４（Ｅ）は記録媒体を備えた携帯型の画像再生装置（具体的にはＤＶＤ再生装置）であり、本体２４０１、筐体２４０２、表示部Ａ２４０３、表示部Ｂ２４０４、記録媒体（ＤＶＤ等）読み込み部２４０５、操作キー２４０６、スピーカー部２４０７等を含む。表示部Ａ２４０３は主として画像情報を表示し、表示部Ｂ２４０４は主として文字情報を表示するが、本発明は表示部Ａ、Ｂ２４０３、２４０４に適用することができる。なお、記録媒体を備えた画像再生装置には家庭用ゲーム機器なども含まれる。
【００９１】
図１４（Ｆ）はゴーグル型ディスプレイ（ヘッドマウントディスプレイ）であり、本体２５０１、表示部２５０２、アーム部２５０３を含む。本発明は、表示部２５０２に適用することができる。
【００９２】
図１４（Ｇ）はビデオカメラであり、本体２６０１、表示部２６０２、筐体２６０３、外部接続ポート２６０４、リモコン受信部２６０５、受像部２６０６、バッテリー２６０７、音声入力部２６０８、操作キー２６０９等を含む。本発明は、表示部２６０２に適用することができる。
【００９３】
図１４（Ｈ）は携帯電話であり、本体２７０１、筐体２７０２、表示部２７０３、音声入力部２７０４、音声出力部２７０５、操作キー２７０６、外部接続ポート２７０７、アンテナ２７０８等を含む。本発明は、表示部２７０３に適用することができる。なお、表示部２７０３は黒色の背景に白色の文字を表示することで携帯電話の消費電流を抑えることができる。
【００９４】
なお、将来的に発光材料の発光輝度が高くなれば、出力した画像情報を含む光をレンズ等で拡大投影してフロント型若しくはリア型のプロジェクターに用いることも可能となる。
【００９５】
また、上記電子機器はインターネットやＣＡＴＶ（ケーブルテレビ）などの電子通信回線を通じて配信された情報を表示することが多くなり、特に動画情報を表示する機会が増してきている。発光材料の応答速度は非常に高いため、発光装置は動画表示に好ましい。
【００９６】
また、発光装置は発光している部分が電力を消費するため、発光部分が極力少なくなるように情報を表示することが望ましい。従って、携帯情報端末、特に携帯電話や音響再生装置のような文字情報を主とする表示部に発光装置を用いる場合には、非発光部分を背景として文字情報を発光部分で形成するように駆動することが望ましい。
【００９７】
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に用いることが可能である。また本実施の形態の電子機器は、実施の形態１〜６に示したいずれの構成の半導体装置を用いても良い。
【００９８】
（実施の形態８）
形態７において示した電子機器には、発光素子が封止された状態にあるパネルに、コントローラ、電源回路等を含むＩＣが実装された状態にあるモジュールが搭載されている。モジュールとパネルは、共に表示装置の一形態に相当する。ここでは、モジュールの具体的な構成について説明する。
【００９９】
図１６（Ａ）に、コントローラ８０１及び電源回路８０２がパネル８００に実装されたモジュールの外観図を示す。パネル８００には、発光素子が各画素に設けられた画素部８０３と、前記画素部８０３が有する画素を選択する走査線駆動回路８０４と、選択された画素にビデオ信号を供給する信号線駆動回路８０５とが設けられている。またプリント基板８０６にはコントローラ８０１、電源回路８０２が設けられ、コントローラ８０１又は電源回路８０２から出力された各種信号及び電源電圧は、ＦＰＣ８０７を介してパネル８００の画素部８０３、走査線駆動回路８０４及び信号線駆動回路８０５に供給される。そしてプリント基板８０６への電源電圧及び各種信号は、複数の入力端子が配置されたインターフェース（Ｉ／Ｆ）部８０８を介して供給される。
【０１００】
なお、本実施例ではパネル８００にプリント基板８０６がＦＰＣを用いて実装されているが、必ずしもこの構成に限定されない。ＣＯＧ（Ｃｈｉｐ　ｏｎ　Ｇｌａｓｓ）方式を用い、コントローラ８０１、電源回路８０２をパネル８００に直接実装させるようにしても良い。また、プリント基板８０６において、引きまわしの配線間に形成される容量や配線自体が有する抵抗等によって、電源電圧や信号にノイズがのったり、信号の立ち上がりが鈍ったりすることがある。そこで、プリント基板８０６にコンデンサ、バッファ等の各種素子を設けて、電源電圧や信号にノイズがのったり、信号の立ち上がりが鈍ったりするのを防ぐようにしても良い。
【０１０１】
図１６（Ｂ）に、プリント基板８０６の構成をブロック図で示す。インターフェース８０８に供給された各種信号と電源電圧は、コントローラ８０１と、電源電圧８０２に供給される。コントローラ８０１は、アナログインターフェイス回路８０９、位相ロックドループ（ＰＬＬ：Ｐｈａｓｅ　Ｌｏｃｋｅｄ　Ｌｏｏｐ）８１０、制御信号生成回路８１１及びＳＲＡＭ（Ｓｔａｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）８１２、８１３とを有する。なおここではＳＲＡＭを用いているが、ＳＲＡＭの代わりに、ＳＤＲＡＭや、高速でデータの書き込みや読み出しが可能であるならばＤＲＡＭ（Ｄｙｎａｍｉｃ　　Ｒａｎｄｏｍ　　Ａｃｃｅｓｓ　　Ｍｅｍｏｒｙ）も用いることが可能である。
【０１０２】
インターフェース８０８を介して供給されたアナログビデオ信号は、アナログインターフェイス回路８０９においてＡ／Ｄ変換及びパラレル−シリアル変換され、Ｒ、Ｇ、Ｂの各色に対応するデジタルビデオ信号として制御信号生成回路８１１に入力される。また、インターフェース８０８を介して供給された各種信号を基に、アナログインターフェイス回路８０９においてＨｓｙｎｃ信号、Ｖｓｙｎｃ信号、クロック信号ＣＬＫなどが生成され、制御信号生成回路８１１に入力される。インターフェース８０８に直接デジタルビデオ信号が入力される時は、アナログインターフェイス回路８０９は配置しなくてもよい。
【０１０３】
位相ロックドループ８１０は、インターフェース８０８を介して供給される各種信号の周波数と制御信号生成回路８１１の動作周波数の位相とを合わせる機能を有する。制御信号生成回路８１１の動作周波数は、インターフェース８０８を介して供給された各種信号の周波数と必ずしも同じではないが、互いに同期するように制御信号生成回路８１１の動作周波数を位相ロックドループ８１０において調整する。
【０１０４】
制御信号生成回路８１１に入力されたビデオ信号は、一旦ＳＲＡＭ８１２、８１３に書き込まれ、保持される。制御信号生成回路８１１では、ＳＲＡＭ８１２に保持されている全ビットのビデオ信号のうち、全画素に対応するビデオ信号を１ビット分づつ読み出し、パネル８００の信号線駆動回路８０５に供給する。制御信号生成回路８１１は、各ビットの発光素子が発光する期間に関する情報を、パネル８００の走査線駆動回路８０４に供給する。電源回路８０２は、所定の電源電圧をパネル８００の信号線駆動回路８０５、走査線駆動回路８０４及び画素部８０３に供給する。
【０１０５】
次いで、電源回路８０２の構成について、図１７を用いて説明する。電源回路８０２は、４つのスイッチングレギュレータコントロール８６０を用いたスイッチングレギュレータ８５４とシリーズレギュレータ８５５とからなる。一般的にスイッチングレギュレータは、シリーズレギュレータに比べて小型、軽量であり、降圧だけでなく昇圧や正負反転することも可能である。一方シリーズレギュレータは、降圧のみに用いられるが、スイッチングレギュレータに比べて出力電圧の精度は良く、リプルやノイズはほとんど発生しない。本実施例の電源回路８０２では、両者を組み合わせて用いる。
【０１０６】
図１７に示すスイッチングレギュレータ８５４は、スイッチングレギュレータコントロール（ＳＷＲ）８６０、アテニュエイター（減衰器：ＡＴＴ）８６１、トランス（Ｔ）８６２、インダクター（Ｌ）８６３、基準電源（Ｖｒｅｆ）８６４、発振回路（ＯＳＣ）８６５、ダイオード８６６、バイポーラトランジスタ８６７、可変抵抗８６８及び容量８６９を有する。スイッチングレギュレータ８５４において外部のＬｉイオン電池（３．６Ｖ）等の電圧が変換されると、陰極に与えられる電源電圧と、スイッチングレギュレータ８５４に供給される電源電圧が生成される。
【０１０７】
シリーズレギュレータ８５５は、バンドギャップ回路（ＢＧ）８７０、アンプ８７１、オペアンプ１〜６、電流源８７３、可変抵抗８７４及びバイポーラトランジスタ８７５を有し、スイッチングレギュレータ８５４において生成された電源電圧が供給されている。シリーズレギュレータ８５５では、スイッチングレギュレータ８５４において生成された電源電圧を用い、バンドギャップ回路８７０において生成された一定の電圧に基づいて、各色の発光素子の陽極に電流を供給するための配線（電流供給線）に与える直流の電源電圧を生成する。
【０１０８】
なお電流源８７３は、ビデオ信号の電流が画素に書き込まれる駆動方式の場合に用いる。この場合、電流源８７３において生成された電流は、パネル８００の信号線駆動回路８０５に供給される。なお、ビデオ信号の電圧が画素に書き込まれる駆動方式の場合には、電流源８７３は必ずしも設ける必要はない。
【０１０９】
次いで、電源回路８０２の構成要素であるシリーズレギュレータ８５５における動作について、図１８を用いて簡単に説明する。バンドギャップ回路８７０では基準電圧を発生し、その基準電圧はアンプ８７１で増幅され、ここでは１０Ｖの電源を作成する。また、バンドギャップ回路８７０で生成された電圧は、電流源８７３にも使用される。
なおバンドギャップ回路８７０は外部のＯＮ／ＯＦＦ端子で制御される。これは主に電源立ち上がり時などに、スイッチングレギュレータ８５４から供給される電圧が安定していない場合があり、そのまま使うとバンドギャップ回路８７０から所望の信号を得ることが困難であるために配置するものであり、ＯＮ／ＯＦＦ端子によりディレイを持たせてこのような現象を抑制する。
【０１１０】
オペアンプ１はアンプ８７１から供給される＋１０Ｖの電圧を内部抵抗で＋５Ｖに分圧したものを供給し、バッファとして機能する。オペアンプ２はアンプ８７１から供給される＋１０Ｖの電圧を内部抵抗で＋８Ｖにしたものを供給し、バッファとして機能する。オペアンプ３はアンプ８７１から供給される＋１０Ｖの電圧を外部可変抵抗で分圧したものを供給し、バッファとして機能する。オペアンプ４〜６はアンプ８７１から供給される＋１０Ｖの電圧を外部可変抵抗で分圧したものを供給し、バッファとして機能する。なお、オペアンプ４〜６は出力電流量が多く必要なため、最終出力段にはトランジスタ８７５を用いる。電流源８７３はバンドギャップ回路８７０で発生した基準電圧を外部抵抗で電流に変換し、内部のカレントミラーで反転して出力する。この電流源８７３は温度変化により供給する電流量が左右される場合があるため、温度変化は小さく抑制する必要がある。本構成では、シリーズレギュレータ８５５は、スイッチングレギュレータ８５４で構成された＋１２Ｖの電源により、６つの直流電源を構成している。
【０１１１】
次いで、電源回路８０２の構成要素であるスイッチングレギュレータ８５４における構成と動作について、図１９を用いて簡単に説明する。スイッチングレギュレータコントロール（ＳＷＲ）８６０は、誤差アンプ１〜４、コンパレータ１〜４及び出力回路１〜４から構成される。ＡＴＴ８６１は抵抗８９０、８９１から構成される。誤差アンプ１〜４はスイッチングレギュレータの出力電圧を検出する。誤差アンプ１〜４は、電圧利得が固定しており、システムに対して安定した位相補償ができる。コンパレータ１〜４は１つの反転入力と２つの非反転入力をもつ電圧比較器で、入力電圧に応じて出力パルスのオン時間をコントロールする電圧−パルス幅変換器である。上記以外のスイッチングレギュレータ８５４の構成要素は、上述したので省略する。
【０１１２】
スイッチングレギュレータ８５４では、トランジスタ８６７の動作がオンかオフかのどちらかのモードで常に動作をしている。このモードの時間の比率を変えることによって、直流出力電圧を安定化させる。従って、トランジスタ８６７の電力損失は少なく、電力変換効率のよい電源となる。しかしながら、オン／オフのスイッチング周波数は高周波数であるため、トランス８６２は小型化できる。ここでは、スイッチングレギュレータ８５４は、＋３．６Ｖの電圧を入力し、その電圧を昇圧して６つの直流電源を構成する。その出力電圧は、＋１２Ｖ、−２Ｖ、＋８Ｖ、−１２Ｖ、＋５Ｖ、−３Ｖとなる。そのうち、＋１２Ｖと−２Ｖ、＋５Ｖと−３Ｖは同一の回路から発生させる。
【０１１３】
次いで、ＯＮ／ＯＦＦ端子とバンドギャップ回路８７０の構成について、図２０を用いて説明する。バンドギャップ回路８７０はトランジスタ８９２〜８９９、抵抗９００〜９０３から構成される。出力端子は、アンプ８７１に接続される。図２０の構成を有するバンドギャップ回路８７０は、基準電圧を発生する機能を有する。
続いて、シリーズレギュレータ８５５の構成要素であるアンプ（ＤＣアンプ）８７１の構成について、図２１を用いて説明する。アンプ８７１はトランジスタ９０５〜９１５、抵抗９１６〜９２０、容量体９２２を有する。入力端子にはバンドギャップ回路８７０から信号が供給される。出力端子から出力される信号は、オペアンプ１〜６に供給される。
オペアンプ１〜３の構成について図２２を用いて説明する。オペアンプ１〜３は、トランジスタ９２５〜９３５、９４０、抵抗９３６〜９３９、９４１、容量素子９４２を有する。入力端子にはバンドキャップ回路８７０から信号が供給される。出力端子から出力される信号はパネル８００に供給される。
オペアンプ４〜６の構成について図２３を用いて説明する。オペアンプ４〜６は、トランジスタ９４５〜９５５、９６０、抵抗９５６〜９５９、９６１、９６２、容量素子９６２を有する。入力端子にはバンドキャップ回路８７０から信号が供給される。出力端子から出力される信号は、各色の発光素子の陽極に電流を供給するための配線（電流供給線）に与える。
電流源８７３の構成について図２４を用いて説明する。電流源８７３は、トランジスタ９６５〜９７３、抵抗９７４〜９８０、容量素子９８１、９８２を有する。入力端子にはバンドギャップ回路８７０から信号が供給される。
【０１１４】
上記構成を有する電源回路８０２とコントローラ８０１がパネル８００に実装され、本発明の一実施形態であるモジュールが完成する。
【０１１５】
【実施例】
（実施例１）
本実施例では、静電破壊試験器を用いて静電破壊試験を行った結果について、表１を用いて説明する。本実験は、保護手段を有する場合と、保護手段を有していない場合の駆動用ＴＦＴの特性について比較したものであり、より詳しくは、各駆動用ＴＦＴのしきい値電圧（Ｖｔｈ）と立ち上がり電圧（Ｓｈｉｆｔ）の特性を比較した結果について説明する。なお保護手段は、発光素子の画素電極と駆動用ＴＦＴのドレイン又はソースとの間に配置されるものであり、また、上記実施の形態において示したように、保護手段としては、抵抗素子、容量素子及び整流素子から選択された１個又は複数個が設けられる。前記整流素子とは、ドレイン電極とゲート電極が接続されたトランジスタ、又はダイオードに相当する。
【０１１６】
まず、表１の横軸について説明する。左から順に説明すると、ｎｏｒｍａｌは保護手段を有していない場合に相当する。このｎｏｒｍａｌ以外は保護手段を有するものであり、ｒｅｓ１は保護手段として抵抗素子（２０ｋΩ）を有する場合、ｒｅｓ２は保護手段として抵抗素子（５０ｋΩ）を有する場合、ｃａｐ１は保護手段として容量素子（１００ｆＦ）を有する場合である。
ｒｅｓ＋Ｄｉは、保護手段として抵抗素子及び整流素子を有し、駆動用ＴＦＴに対して該抵抗素子は直列接続、該整流素子は並列接続している。このときの整流素子は、ゲート・ドレイン間が接続されたＰ型ＴＦＴ（チャネル長（Ｌ）が８．５μｍ、チャネル幅（Ｗ）が３μｍ）に相当する。
Ｄｉ（Ｐ）は、保護手段として直列接続された抵抗素子及び整流素子を有する場合に相当する。このときの整流素子は、ゲート・ドレイン間が接続されたＰ型ＴＦＴ（Ｌが５μｍ、Ｗが５μｍ）に相当する。
Ｄｉ（Ｎ）は、保護手段として直列接続された抵抗素子及び整流素子を有する場合に相当する。このときの整流素子は、ゲート・ドレイン間が接続されたＮ型ＴＦＴ（Ｌが５μｍ、Ｗが５μｍ）に相当する。
Ｄｉ（ＰＩＮ）は、保護手段として直列接続された抵抗素子及び整流素子を有する場合に相当する。このときの整流素子は、ＰＩＮ接合のダイオード（Ｉ層部分はＬが１μｍ、Ｗが１５．５μｍ）に相当する。なお、全ての駆動用ＴＦＴは、Ｌが３９０μｍ、Ｗが５μｍである。
【０１１７】
【表１】
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【０１１８】
本実験は上記の全てのサンプルに対して行ったものであり、まずは初期状態として、各駆動用ＴＦＴのしきい値電圧及び立ち上がり電圧を測定した。次に、発光素子の画素電極が接続される端子（ドレイン側の端子）に、２．５ｋＶの電圧値を１秒間隔で５回印加した後、再度、しきい値電圧及び立ち上がり電圧を測定した。
そして、各サンプルで、初期状態と、各電圧値を印加した後の変化量（差）の絶対値を求めた。そのときのしきい値電圧の変化量（ΔＶｔｈ）、立ち上がり電圧（△Ｓｈｉｆｔ）の変化量を表１に示す。なお、立ち上がり電圧とは、反転層が形成され始めたとき、またはログスケールで電流が流れ始めたときのＶＧに相当する。
【０１１９】
そして、表１に示すように、保護手段を有するサンプルは、ｎｏｒｍａｌのサンプルより、しきい値電圧の変動と、立ち上がり電圧の変動が緩和されていることが分かる。
【０１２０】
【発明の効果】
本発明は、画素電極とトランジスタの間に抵抗素子を配置して、画素電極に帯電した余分な電荷が一度に且つ直接トランジスタに供給されないようにすることで、該トランジスタのソース電極又はドレイン電極の電位の急激な変動を緩和する。また、画素電極とトランジスタの間に容量素子を配置して、該画素電極に帯電した余分な電荷が、容量素子及びトランジスタに分配されることで、該トランジスタのソース電極又はドレイン電極の電位の急激な変動を緩和する。
【０１２１】
また、画素電極とトランジスタの間にダイオードを配置して、画素電極に帯電した余分な電荷を電源線に放電することで、該トランジスタのソース電極又はドレイン電極の電位の急激な変動を緩和する。このように本発明は、画素電極に帯電した電荷によるトランジスタのソース電極又はドレイン電極の電位の急激な変動を緩和することで、静電破壊を防止する。また本発明は、作製工程における静電破壊、特に画素電極まで作製した状態における静電破壊を防止する。
【図面の簡単な説明】
【図１】本発明の半導体装置の上面図及び回路図。
【図２】本発明の半導体装置の断面図。
【図３】本発明の半導体装置に具備される画素の上面写真。
【図４】本発明の半導体装置の上面図及び回路図。
【図５】本発明の半導体装置の上面図及び回路図。
【図６】本発明の半導体装置の上面図及び回路図。
【図７】本発明の半導体装置の断面図。
【図８】本発明の半導体装置に具備される画素の上面写真。
【図９】本発明の半導体装置に具備される画素の上面写真。
【図１０】本発明の半導体装置の回路図。
【図１１】本発明の半導体装置の断面図。
【図１２】本発明の半導体装置の全体図。
【図１３】信号線駆動回路及び走査線駆動回路の図。
【図１４】本発明が適用される電子機器の図。
【図１５】半導体装置の図。
【図１６】モジュールを示す図。
【図１７】電源回路を示す図。
【図１８】シリーズレギュレータを示す図。
【図１９】スイッチングレギュレータを示す図。
【図２０】バンドギャップ回路を示す図。
【図２１】ＤＣアンプを示す図。
【図２２】オペアンプを示す図。
【図２３】オペアンプを示す図。
【図２４】電流源を示す図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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