(57)【要約】【課題】　本発明はバイア或いはジュアルダマスカス構造の銅汚染を避けるための方法を提供する。【解決手段】　相互接続金属が周囲の誘電層材内に拡散されるのを防止するための過程が開示される。誘電領域の開口内に金属相互接続を形成する前に、下側の金属面が洗浄されるが、この際に金属が開口の側壁に堆積され得るする。この金属は誘電層内に拡散し、漏れ電流を起し得る。金属がこれら側壁に堆積するのを防止するために、開口内にバリア層が堆積され、金属面洗浄ステップの前に、側壁に向けてスパッタリングされる。【選択図】　図８
2004128499.tif 000002
【特許請求の範囲】
【請求項１】
　汚染材料の誘電層内への拡散に起因して該誘電層が汚染されるのを防止するための方法であって、該誘電層が内部に開口を有し、該汚染材が該開口の底面を形成し、
　（a）該汚染材の上側に設けられた該開口の底面上にバリア層を形成するステップと、
　（b）該バリア層の一部を該底面から該開口の側壁に向けて除去するステップと、
　（c）該開口の底面を洗浄するステップであって、その際に該汚染材料が該開口の側壁に堆積されるステップと、を含み、
　該汚染材料が該誘電層内に拡散することが該バリア層材により防止されることを特徴とする方法。
【請求項２】
　該汚染材が銅から成る請求項1記載の方法。
【請求項３】
　該ステップ（a）が更に該開口の側壁及び底面上にバリア層を形成するステップから成る請求項1記載の方法。
【請求項４】
　該ステップ（a）が更に該開口の底面上にバリア層を堆積するステップから成る請求項1記載の方法。
【請求項５】
　該ステップ（a）が更に該開口の底面上にバリア層を、物理蒸着過程を用いて堆積するステップから成る請求項4記載の方法。
【請求項６】
　該バリア層の材料が、チタン、窒化チタン化合物、チタン窒化ケイ素化合物（titanium silicide-nitride compounds）、炭化チタン化合物、タンタル、窒化タンタル化合物、タンタル窒化ケイ素化合物（tantalum silicide-nitride compounds）、炭化タンタル化合物、タングステン、窒化タングステン化合物、タングステン窒化ケイ素化合物（tungsten silicide-nitride compounds）、炭化タングステン化合物、或いはこれらの任意の組合わせから選択される請求項1記載の方法。
【請求項７】
　該ステップ（b）が該バリア層を粒子にてスパッタリングすることから成る請求項1記載の方法。
【請求項８】
　該粒子がアルゴンイオンから成る請求項7記載の方法。
【請求項９】
　該ステップ（c）が更に該底面を粒子にてスパッタリングすることから成る請求項1記載の方法。
【請求項１０】
　該粒子が更にアルゴンイオンから成る請求項9記載の方法。
【請求項１１】
　該ステップ（c）が該開口の底面から有害材料を除去する請求項1記載の方法。
【請求項１２】
　該有害材料が汚染材料の酸化物から成る請求項11記載の方法。
【請求項１３】
　該バリア層材の該誘電層内での拡散速度が該汚染材料の該誘電層内での拡散速度より低い請求項1記載の方法。
【請求項１４】
　該開口の側壁に向けて除去された該バリア層の材料によって、該開口の側壁上に汚染材料が存在することに起因して該誘電層内に漏れ電流が発生するのが阻止される請求項1記載の方法。
【請求項１５】
　集積回路デバイス内に導電領域を形成する方法であって、
　内部に半導体デバイスと導電相互接続を有する半導体基板を用意するステップと、
　該半導体基板の上側に誘電層を形成するステップと、
　該誘電層内に開口を、該開口が導電相互接続の上に位置し、該開口の底面が該導電相互接続にて形成されるように形成するステップと、
　該開口の該底面上にバリア層を形成するステップと、
　該バリア層の少なくとも一部分を該バリア層材が該開口の側壁に堆積されるように除去するステップと、
　該開口の該底面を洗浄するステップと、
　該開口内に導電領域を、該導電領域が該下側導電相互接続と電気的に接触するように形成するステップと、を含むことを特徴とする方法。
【請求項１６】
　該導電相互接続の材料が銅とアルミニウムの間から選択される請求項15記載の方法。
【請求項１７】
　該開口が実質的に垂直なバイアから成り、該形成された導電領域が導電バイアから成る請求項15記載の方法。
【請求項１８】
　該開口がトレンチから成り、該形成された導電領域が導電ラナーから成る請求項15記載の方法。
【請求項１９】
　該バリア層を形成するステップが更に該開口の底面及び側壁上に該バリア層を形成することから成る請求項15記載の方法。
【請求項２０】
　該バリア層を形成するステップが更に該バリア層を、物理蒸着過程を用いて形成することから成る請求項15記載の方法。
【請求項２１】
　該バリア層の材料が耐熱金属から成る請求項15記載の方法。
【請求項２２】
　該バリア層の材料が、チタン、窒化チタン化合物、チタン窒化ケイ素化合物（titanium silicide-nitride compounds）、炭化チタン化合物、タンタル、窒化タンタル化合物、タンタル窒化ケイ素化合物（tantalum silicide-nitride compounds）、炭化タンタル化合物、タングステン、窒化タングステン化合物、タングステン窒化ケイ素化合物（tungsten silicide-nitride compounds）、炭化タングステン化合物、或いはこれらの任意の組合わせから選択される請求項15記載の方法。
【請求項２３】
　該バリア層の材料が実質的に非導電性の材料と実質的に導電性の材料の間から選択される請求項15記載の方法。
【請求項２４】
　該バリア層の材料が、窒化ケイ素、炭化ケイ素、シリコンオキシニトライド（silicon oxynitride）、シリコンオキシカーバイド（silicon oxycarbide）、シリコンカーボニトライド（silicon carbo-nitride）の間から選択される実質的に非導電性の材料から成る請求項15記載の方法。
【請求項２５】
　該バリア層の材料が該誘電層内において、該下側相互接続の材料内においてより低い拡散速度を有する請求項15記載の方法。
【請求項２６】
　該バリア層の一部を除去するステップが更に該バリア層をスッパタリングすることから成る請求項15記載の方法。
【請求項２７】
　該開口の底面を洗浄するステップが更に該底面をスッパタリングすることから成る請求項15記載の方法。
【請求項２８】
　該開口の底面を洗浄するステップが更に該導電相互接続から有害材を除去することから成る請求項15記載の方法。
【請求項２９】
　該有害材が該導電相互接続の材料の酸化物から成る請求項28記載の方法。
【請求項３０】
　該開口の底面の洗浄により該下側導電相互接続の材料が該開口の側壁に堆積され、該バリア層が該下側導電相互接続の材料が該誘電層内に拡散することを実質的に防止する請求項15記載の方法。
【請求項３１】
　集積回路デバイス内に第一と第二の導電領域を形成する方法であって、
　内部に半導体デバイスと導電相互接続を有する半導体基板を用意するステップと、
　該半導体基板の上側に第一の誘電層を形成するステップと、
　該第一の誘電層内に第一の開口を、該開口が該導電相互接続の上に位置し、該開口の底面が該下側導電面にて形成されるように形成するステップと、
　該第一の誘電層の上に第二の誘電層を形成するステップと、
　該第二の誘電層内に第二の開口を、該第二の開口の部分が該第一の開口の部分の上に来るように形成するステップと、
　該第一の開口の底面上に第一のバリア層を形成するステップと、
　該第一のバリア層の少なくとも一部分を該第一のバリア層材が該第一の開口の側壁に堆積するようなやり方にて除去するステップと、
　該第一の開口の底面を洗浄するステップと、
　該第一と第二の開口内に、それぞれ、第一と第二の導電領域を、該第一の導電領域が該下側導電相互接続と電気的に接触し、該第二の導電領域が該第一の導電領域と電気的に接触するように形成するステップと、を含むことを特徴とする方法。
【請求項３２】
　該第一と第二の導電領域を形成するステップが更に該第一と第二の開口の底面及び側壁に第二のバリア層を形成し、該第一と第二の開口内に該第一と第二の導電領域を形成することから成る請求項31記載の方法。
【請求項３３】
　該第一と第二のバリア層の材料が同一の材料から成る請求項31記載の方法。
【請求項３４】
　集積回路デバイス内に導電領域を形成する方法であって、
　内部に半導体デバイスと導電相互接続を有する半導体基板を用意するステップと、
　該半導体基板の上に、積層関係にて、第一のバリア層、第一の誘電層、第二のバリア層及び第二の誘電層を形成するステップと、
　該第一と第二の誘電層内に、それぞれ、第一と第二の開口を、該第一の開口が導電相互接続の上に位置し、該第二の開口の部分が該第一の開口の部分の上に来るように形成するステップと、
　該第一と第二の開口の底面から該第一と第二のバリア層の残っている部分を除去するステップと、
　該第一の開口の底面上に第三のバリア層を形成するステップと、
　該開口の底面から該第三のバリア層の少なくとも一部分を該第一の開口の側壁に向けて除去するステップと、
　該第一の開口の該底面を洗浄するステップと、
　該第一の開口と第二の開口の底面及び側壁上に第四のバリア層を形成するステップと、
　それぞれ、該第一と第二の開口内に、導電領域を、該導電領域の下側面が該下側導電相互接続と電気的に接触するように形成するステップと、を含むことを特徴とする方法。
【請求項３５】
　該第三と第四のバリア層が同一の材料から形成される請求項34記載の方法。
【請求項３６】
　集積回路デバイス内に導電領域を形成する方法であって、
　内部に半導体デバイスと導電相互接続を有する半導体基板を用意するステップと、
　該半導体基板の上に、積層関係にて、第一のバリア層、第一の誘電層、第二のバリア層及び第二の誘電層を形成するステップと、
　該第一と第二の誘電層内に、それぞれ、第一と第二の開口を、該第一の開口が導電相互接続の上に位置し、該第二の開口の部分が該第一の開口の上に来るように形成するステップと、
　該第一の開口の底面上に第三にバリア層を形成するステップと、
　該第一の開口の底面から該第三のバリア層の少なくとも一部を該第一の開口の側壁に向けて除去するステップと、
　該第一の開口の底面から該第一のバリア層を除去するステップと、
　該第二の開口の底面から該第二のバリア層を除去するステップと、
　該第一の開口の底面を洗浄するステップと、
　該第一と第二の開口の底面及び側壁上に第四のバリア層を形成するステップと、
　それぞれ、該第一と第二の開口内に、導電領域を、該導電領域の下側面が該下側導電相互接続と電気的に接触するように形成するステップと、を含むことを特徴とする方法。
【請求項３７】
　該第三と第四のバリア層が同一の材料から形成される請求項36記載の方法。
【請求項３８】
　汚染材料が誘電層内に拡散することに起因して該誘電層が汚染されるのを防止するための方法であって、該誘電層が内部に開口を有し、該汚染材が該開口の底面を形成し、
　（a）該汚染材上の該開口の底面上にバリア層を形成するステップと、
　（ｂ）該開口の底面から該バリア層の一部を該開口の側壁に向けて除去し、この際に該開口の底面を洗浄するステップと、を含み、
　該洗浄過程の際に該汚染材料が該開口の側壁に堆積されるが、該バリア層材により該汚染材料が該誘電層内に拡散することが防止されることを特徴とする方法。
【請求項３９】
　該ステップ（b）が、該バリア層の一部を除去するステップと、該底面を洗浄するステップとの二つの独立するステップから成る請求項48記載の方法。
【請求項４０】
　汚染材料が誘電層内に拡散することに起因して該誘電層が汚染されるのを防止するための方法であって、該誘電層が内部に開口を有し、該汚染材が該開口の底面を形成し、
　（a）該汚染材上の該開口の底面上にバリア層を形成するステップと、
　（b）該開口の底面から該バリア層の一部を該開口の側壁に向けて除去するステップと、
　（c）該開口の底面を、その際に該汚染材料が該開口の側面に堆積されるようなやり方にて洗浄するステップと、を含み、
　該バリア層材により該汚染材料が該誘電層内に拡散することを防止され、該洗浄が水素種を含む環境内で遂行されることを特徴とする方法。
【請求項４１】
　集積回路デバイス内に導電領域を形成する方法であって、
　内部に半導体デバイスと導電相互接続を有する半導体基板を用意するステップと、
　該半導体基板の上側に誘電層を形成するステップと、
　該誘電層内に開口を、該開口が導電相互接続の上に位置し、該開口の底面が該導電相互接続にて形成されるようなやり方にて形成するステップと、
　該開口の底面上にバリア層を形成するステップと、
　該バリア層の少なくとも一部分を該バリア層材が該開口の側壁に堆積されるようなやり方にて除去するステップと、
　該開口の底面を、水素種を含む環境内で洗浄するステップと、
　該開口内に導電領域を、該導電領域が該下側導電相互接続と電気的に接触するように形成するステップと、を含むことを特徴とする方法。
【発明の詳細な説明】
【技術分野】
【０００１】
　本発明は一般には集積回路に対する電極配線過程、より詳細には銅電極配線過程に伴って誘電層が汚染されるうことを回避することに係る。
【背景技術】
【０００２】
　通常、半導体基板内に形成されるデバイス能動エリア間の相互接続は、基板の複数のレベル内に形成され、導電垂直バイア或いはプラブにて相互接続された導電トレース或いはラインを含む導電金属層（conductive metal layers）によって達成される。第一のレベルのバイア（窓とも呼ばれる）は、デバイス能動エリアへの電気接続を与える。より高いレベルの所のバイアは、隣接するレベルの導電金属トレースを相互接続する。これら導電トレース及び導電バイアを形成するためには、研磨、洗浄、堆積、パターンニング、マスキング及びエッチング等を含む様々な処理ステップが要求される。
【０００３】
　最近、銅と銅の合金を、半導体デバイス内の電極配線（metallization）のために銅及び銅の合金を用いることに大きな関心が寄せられている。アルミニウム及びアルミニウムの合金と較べて、銅は、より有利な電気移動抵抗（electromigration  resistance）と、これも有利な約1.7micro-ohm-cmなる比較的低い抵抗率を有する。ただし、不幸なことに、銅はエッチングが困難である。このため銅相互接続の使用を簡素化するため、及び金属エッチングステップを排除するために、シングル及びジュアルダマスカス過程（damascene process）が開発されており、ダマスカス過程においては誘電層内に形成されたトレンチ内に銅が堆積される。これらダマスカス構造はインレイド電極配線相互接続（inlaid metallization interconnects）とも呼ばれる。これらダマスカス過程は、更に、導電材として、銅の代りに、アルミニウム合金を採用することもできる。
【０００４】
　ジュアルダマスカス構造は、半導体基板面と実質的に平行な導電ラナー及び上側導電ラナーを相互接続するための上側導電垂直バイアと相互接続するための垂直導電バイアとを含む。第一のレベルの導電バイア（導電窓とも呼ばれる）は、下側導電ラナーではなく、下側デバイス能動エリアと接触する。こうして、ジュアルダマスカス導電バイアは従来の相互接続システム内のプラグ構造と同一の機能を果たす。
【０００５】
　導電バイア及び相互接続導電ラナーを形成するためには、デバイスの誘電層内にバイア開口及び相互接続水平トレンチが形成される。第一のレベルの垂直開口は典型的には窓と呼ばれ、上側層の開口も窓と呼ばれる。導電材が銅から成るときは、これら開口内にバリア層が、導電領域からの銅が誘電層内に拡散するのを防止するために形成される。バリアなしでは、銅が誘電層内に簡単に移入し、漏れ電流の原因となることが知られている。これら漏れ電流は電極配線領域を短絡させ、デバイスの性能を劣化させる。
【０００６】
　バリア層の形成に続いて、バリア層の上に、誘電層と同一の材料から成るシード層が導電材料の電気メッキを促進するために形成される。電気メッキステップの際には、これらバイア及びトレンチ内に同時に銅が堆積され、典型的にはトレンチがオーバフィル（overfill）される。次に、化学的機械的研磨ステップにより、銅のオーバフィルが除去される。シングルダマスカス過程においては、第一の処理ステップにおいてバイア内に導電材が堆積され、第二の処理ステップにおいて導電ラナーが導電材にて満たされる。
【０００７】
　従来の相互接続システムにおいてはバイア或いは窓内の導電プラグ構造と上側導電層の形成は別個の処理ステップにて遂行されるが、ジュアルダマスカス過程はこの必要性を排除する。
【０００８】
　以下では、図1との関連で、従来の技術によるジュアルダマスカス過程の欠点について説明する。ジュアルダマスカス導電ラナー10及び導電バイア12が半導体基板18の上側の誘電層16内に形成される。次に、誘電層16の上に誘電層20が形成され、この中にバイア開口22が形成される。
【０００９】
　バイア開口22を形成した後に、プレバリア層スパッタ洗浄過程（pre-barrier layer sputter cleaning process）が、バイア開口或いは窓22を通じて露出された導電ラナー10の表面23上に形成された酸化銅を除去するために遂行される。酸化銅は、表面23上に、処理設備内で遂行される幾つかの通常の製造ステップの際に形成され得る。酸化銅は、銅オーバフィルを除去する化学的/機械的研磨（chemical/mechanical polishing, CMP）ステップの後、ウェーハをCPM処理ツールから堆積ツールに運ぶ際にも形成され得る。酸化銅は、更に、その後のアニーリングステップの際、或いは誘電層20の堆積の際にも形成され得る。典型的には、誘電層20は酸化物ベースの材料から形成され、このため、酸化物の形成を促進する酸素含有化学物質を含む。酸化銅は、更に、表面23上に、バイア開口22を酸素含有物を含むエッチング過程により形成する際にも形成され得る。酸化銅は、更に、開口22の形成の後に、銅と周囲の酸素との反応によっても生成され得る。導電ラナー10と、ジュアルダマスカス過程では典型的には導電バイアである、上側導電面との間の導電性を向上させるためには、酸化銅を除去することが要望される。
【００１０】
　従来の技術によると、プレスパッタ洗浄過程（pre-sputter cleaning process）の際に、アルゴンイオンが表面23に向けられ、酸化銅がスパッタ（飛散）される。ただし、全ての酸化銅が除去された後に直ちにスパッタリング/洗浄過程が停止されなかったり、或いは酸化銅が露出面に一様に分布しない場合は、矢印26にて示されるように、下側導電ラナー10からスパッタされた（飛ばされた）銅がバイア開口22の側壁24上に堆積することがある。上述のように、この銅は、誘電層20を汚染し、この内部に拡散し、潜在的に短絡やデバイス性能の劣化の原因となる。
【００１１】
　従来のジュアルダマスカス過程によると、プレスパッタ洗浄ステップの後に、銅或いは別の導電金属がバイア開口22内に、導電ラナー10を、その後誘電層20の上側領域内に形成される導電ラナーと相互接続するために形成される。
【発明の開示】
【発明が解決しようとする課題】
【００１２】
　誘電層の銅汚染を回避するための従来の技術は、洗浄ステップの前に、銅導電層の上にキャッピング層（capping layer）を形成することを必要とする。これについては、例えば、合衆国特許6,114,243（Gupta,et al）を参照されたい。導電ラナー10を形成した後に、誘電層16の上側面が銅のオーバフィルを除去するために平坦化され、導電ラナー10内に後退部（図示せず）がエッチング（形成）され、導電キャッピング層にて満たされる。導電キャッピング層の材料は、この後退部を満たし、（フィールド領域と呼ばれる）誘電層16の上側面まで延長する。その後のマスキング及びエッチングステップにより、キャッピング材が、後退部内を除いて、上側面の全ての領域から除去される。その後、上側誘電層20、バイア開口22及びトレンチ（図示せず）が従来のやり方でエッチング過程を用いて形成される。キャッピング層は、これらエッチングステップの際に、側壁24が銅にて汚染されることを防止する。
【００１３】
　説明の従来の技術はエッチング過程の際に銅がバイア開口の側壁上にスパッタリングされることを制限するが、ただし、Guptaらの教示によるような複数の追加のマスキング、パターニング及びエッチングステップの必要性を回避することで、この過程を簡素化し、コストを低下することが要請される。
【課題を解決するための手段】
【００１４】
　本発明の教示による集積回路相互接続を形成するための方法は、従来の電極配線相互接続或いはジュアルダマスカス過程に対するバイア開口を形成するステップを含む。その後、このバイア開口の底面にバリア層が形成され、次に、側壁に向けてスパッタリングされる。次に、（プレスパッタ洗浄とも呼ばれる）洗浄ステップにより、バイア開口の露出底面上の酸化銅が除去される。この洗浄ステップの際に、銅はバイア開口の側壁にスパッタされるが、ただし、銅がこれら側壁を定義（形成）する誘電層内に拡散されることは、先にバイア開口の底面からこれら側壁に向けてスパッタされたバリア材により防止される。このバリア層の材料は導電性であっても、非導電性であっても構わない。
【００１５】
　本発明の上述の、及びその他の特徴が、以下の添付の図面を用いての本発明のより具体的な説明から一層明白となるものである。これら図面中、同一の参照符号は同一のパーツを指す。これら図面は、必ずしも十寸では描かれておらず、本発明の原理を図解することに強調が置かれている。
【発明を実施するための最良の形態】
【００１６】
　図2は、誘電層42（誘電層-1とも呼ばれる）内に形成された複数の金属-1ラナー40を含む、半導体基板44の相互接続構造を示す。これら複数の金属-1ラナー40は、紙面の平面から入り、紙面の平面から出る。図2には示されていないが、金属-1ラナー40は通常下側の垂直導電バイア或いはウインドウに接続され、次に、これらが下側のデバイス領域に接続される。金属-1ラナー40に対する銅を堆積する前に、（好ましくは、タンタル或いは窒化タンタルから成る）バリア層46とシード層（図示せず）が銅と隣接する誘電層の表面の間に形成される。バリア層46は、銅が金属-1ラナー40から誘電層42の誘電材内に拡散することを防止し、これによって誘電層内に漏れ電流が発生する可能性を低減する。シード層は、バリア層46上に、金属-1ラナーに対する銅の堆積を促進するために形成される。
【００１７】
　殆どの半導体過程は、基板の領域を処理のために定義（区画）するために、従来のパターンドフォトマスク（patterned photomask）を、感光レジスト材とともに用いる。フォトレジスト層の代りに、ハードマスク層を用いることも知られている。金属-1ラナー40を形成した後のハードマスク層50の残留部分が図2に示される。
【００１８】
　第二のレベルのバイア及びラナーを形成するためのジュアルダマスカス過程は、図3に示すような（好ましくは、窒化チタンから成る）バリア層54を形成することから開始される。次に、バリア層54の上に、好ましくは、比較的低い誘電定数を有する誘電層56が形成される。低い誘電定数の材料の使用は層間容量（inter-layer capacitance）を低減できる点で望ましいが、ただし、これは本発明に必須ではない。誘電層56に対する適当な候補材料には、有機ケイ酸塩（organo-silicates）、ポリマー材、低い誘電定数の二酸化ケイ素、Black DiamondTM誘電材、CoralTM 誘電材、Nano-glassTM誘電材、ゼロゲル（zerogels）、エーロゲル（aerogels）、並びに当分野において周知の他の有機及び無機材料が含まれる。次に、誘電層56の上に、オプションとして、好ましくは、窒化ケイ素或いは二酸化ケイ素から成るエッチ停止層58が形成される。
【００１９】
　次に、エッチ停止層58の上に誘電層60が形成される。誘電層60も、好ましくは、低い誘電定数の材料、例えば、誘電層56と同一の材料から形成される。次に、誘電層60の表面上に、ハードマスク層62が形成される。上述のように、ハードマスク層62の代りに、従来のフォトレジスト及びマスキング材を用いることもできる。
【００２０】
　図4に示すように、続く処理ステップの際に、誘電層56内に金属-2バイア開口66が形成され、誘電層60内に金属-2トレンチ70が形成される。これらバイア開口66及びトレンチ70は、従来のフォトリソグラフィー及びエッチング技術を用いていずれの順で形成することもできる。次に、形状の処理が遂行され、開口66がバリア層54を貫通して銅の導電ラナー40の上側面と接触するようにされる。同様にして、金属-2トレンチ70の基部の所で、エッチ停止層58が除去される。
【００２１】
　次に、図5に示すように、半導体基板44の露出された表面上に、様々な要素のトップ面及び側壁を含めて、犠牲の汚染防止層76が、堆積によって、形成される。スパッタリング（物理蒸着）にて形成された汚染防止層76の厚さは、約50から100オングストロームとなる。他の堆積方法、例えば、化学蒸着を用いた場合は、この厚さは数十オングストロームとなる。本発明の教示によると、後に詳細に説明するように、汚染防止層76は、後の処理ステップの際に、銅が誘電層56及び60を汚染するのを防止する。汚染防止層76の材料は、チタン、タンタル、タングステン、或いはこれらの窒化物（nitride）若しくはこれらのシリコンニトライド（silicon-nitrides）、二酸化ケイ素、（導電或いは非導電性の）窒化ケイ素（silicon-nitrides）、（導電或いは非導電性の）炭化ケイ素（silicon-carbides）、或いはこれら候補材料の組合せから選択することができる。これら全ての材料は、誘電層56及び60内において、銅の拡散速度より低い拡散速度を有する。
【００２２】
　図6は、半導体基板44の、バイア開口66の底面及び側壁面上に汚染防止層76を含む、領域77を示す。次に、例えば、アルゴンを用いるスパッターエッチ洗浄ステップ（sputter etch cleaning step）によって、バイア開口66の底面からこの汚染防止層76が除去され、矢印80によって示されるように、この銅汚染防止層76の材料が側壁82上に堆積される。
【００２３】
　通常は、次の処理ステップにおいて、金属-1ラナー40の上側面を洗浄することで、金属-1ラナー40形成後の様々な処理ステップの際に半導体基板が酸素を含む環境内に露出されたことによりここに形成された酸化物及び他の汚染物が除去される。これら汚染物の除去は、これら汚染物のために金属-1ラナー40の上側面と、以下に説明するようにして、その後形成される上側導電バイアとの間の相互接続構造内に望ましくない抵抗を形成する恐れがあるために必要とされる。プレバリア堆積洗浄ステップ（pre-barrier deposition cleaning step）或いはプレスパッタ洗浄ステップ（pre-sputter cleaning step）とも呼ばれるこの洗浄ステップにおいては、例えば、アルゴンイオンがバイア開口66内に酸化銅を除去するためにスパッタリングされる。酸化物が除去されるとき、金属-1ラナー40の上側表面からの銅原子がバイア開口66の側壁上にもスパッタリングされる。ただし、こうしてスパッタリングされた銅は、これより前に行なわれた汚染防止層76のスパッタリングによりこれら側壁に形成されたバリア層のために、誘電層56内に拡散することはない。こうして、本発明の教示によると、汚図6に示されるように、前に行なわれた染防止層76の材料の側壁82上へのスパッタリングにより、このプレスパッタ洗浄ステップの際に誘電層56が銅にて汚染されることが防止される。
【００２４】
　上では本発明の過程が図6及び基板44の領域77との関連で説明されたが、汚染防止層76のスパッタリングは基板44全体に渡って遂行される。こうして、汚染防止層76の材料は全てのバイア開口66及びトレンチ70の側壁にスパッタリングされる。
【００２５】
　本発明の一つの好ましい実施態様においては、これら２つの処理ステップ（つまり、第一の汚染防止層76の材料をバイア開口の側壁66の側壁に向けて除去するステップと、第二のバイア開口66の底面を形成する金属-1ラナー40から酸化銅を除去する洗浄ステップ）は、同一の処理ツール内で連続的に遂行され、或いは一体化された一つのステップとして実行される。
【００２６】
　他の実施態様においては、（汚染防止層76を側壁にスパッタリングした後に）、プレバリア堆積洗浄ステップ（pre-barrier deposition cleaning step）がその内部で遂行される処理チャンバに、金属-1ラナー40（及び基板44内に形成された他のラナー）の表面上に形成された酸化銅を「還元（reduce）」するために水素或いは水素含有種が加えられる。つまり、酸化物が水素種と結合され、チャンバーから汲み出すことで除去される。
【００２７】
　汚染防止層76の材料は非導電材であっても構わない。これは、この材料はバイア開口66の底面から除去され、このため、後にバイア開口66内に形成される導電材と下側金属-1ラナー40との間の電気接続を妨害することはないためである。好ましくは、いったん銅汚染防止層76と酸化銅が除去されたら、後に説明するように、これに続く処理ステップにより、バイア開口66内に形成された銅（或いは他の導電材）が金属-1ラナー40と直接に接触するようにされる。非導電材の候補には、窒化ケイ素、炭化ケイ素、シリコンオキシニトライド（silicon oxynitride）、シリコンオキシカーバイド（silicon oxycarbide）、シリコンカーボニトライド（silicon carbo-nitride）及び当分野において周知の他の材料が含まれる。
【００２８】
　更に他の実施態様においては、汚染防止層76の材料は導電材とされ、汚染防止層76は、以下に説明するように、その後、（上で説明したバリア層56と類似の）バリア層が堆積されるのと同一のツール内で形成される。上に示された汚染防止層76用の耐熱材は導電性であり、この実施例に用いることもできる。ただし、これら材料は、酸素に弱く、クリーンルーム環境から酸素を「獲得（getter）」し、すばやく自身の酸化物を形成する。これら酸化物には部分的に導電性の物から非導電性の物まである。非導電性の酸化物は、半導体基板44の相互接続構造内に望ましくない抵抗を加える。このため、好ましくは、汚染防止層堆積ステップ、プレバリア洗浄ステップ、及びこれに続くバリア層及びシード層堆積ステップは一つの連続動作として遂行する。望ましくは、これら一連のステップはこれらステップ間で処理真空を破ることなく遂行する。こうして、汚染防止層76に対して導電材を用いると、本発明はより効率的な過程となる。
【００２９】
　図7には、バイア開口66の底面から汚染防止層76を側壁に向けてスパッタリングするステップと、上述のプレバリア堆積洗浄ステップにおける銅表面の洗浄に続いて、相互接続構造を形成する過程が示される。バイア開口66及びトレンチ70の露出面に、これらの側壁及び底面、並びに、半導体基板44のトップ面を含めて、従来のやり方にてスパッタリングを用いてバリア層88が形成される。次に、トップ面上のバリア材が周知の処理ステップを用いて除去される。バリア層88に対する候補材料には、タンタル、窒化タンタル、チタン、窒化チタンが含まれる。スパッタリング（物理蒸着）により形成されるバリア層88は約250から350オングストロームの厚さを有する。
【００３０】
　次に、薄い銅のシード層（図7には図示せず）が、好ましくは、スパッタリングを用いて堆積される。このシード層は、バイア開口66及びトレンチ70内に銅を電気メッキするための開始層として要求される。バリア層88及びシード層の両方の材料も、従来の化学蒸着、電気メッキ過程、或いは当分野において周知の他の過程を用いて堆積することができる。
【００３１】
　次に、図8に示すように、バイア開口66及びトレンチ70内に銅を電気メッキすることで、金属-2バイア92及び金属-2ラナー94を含む金属-2層が形成される。金属-2バイアは下側の金属-1ラナー40と電気的に接触することに注意する。次に、電気メッキ過程の際に形成された銅のオーバフィルを除去するために、基板が化学的/物理的に研磨され、こうして、図8に示すように半導体基板44のトップ面が平坦化される。
【００３２】
　単一銅ダマスカス過程（single copper damascene process）においては、銅はバイア開口66内に、トレンチ70内への銅の堆積とは別個の処理ステップにて堆積される。この場合は、導電バイアを形成するためにバイア開口内に形成される銅の上側表面は、酸化銅にて汚染され得る。このため、本発明の教示を採用して、導電バイアの上に汚染バリア層（contamination barrier layer）が形成され、この汚染バリア層の材料がトレンチ70の側壁に向けてスパッタリングされる。これにより、導電バイアの上側面が酸化物及び他の汚染物を除去するためにスパッタ洗浄される際に、トレンチ70の側壁上のバリア層材により、スパッタされた銅が誘電層70内に拡散することが防止される。
【００３３】
　図9から13には、本発明のもう一つの実施例が示される。この第二の実施例に対する処理の流れは、図2から4までは前の実施例と同一であり、第二の実施例に対する処理の流れは図9から始まる。
【００３４】
　トレンチ70が形成されるとき、エッチング過程は、エッチ停止層58の所で止まる。この第二の実施例によると、トレンチ70の底面上のエッチ停止層58とバイア開口66の底面上の54は両方とも除去されない。これとは対照的に、前の実施例（図4参照）においては、第二のエッチングステップにより、バリア層54の、複数のバイア開口66の底面の所の領域が除去されるとともに、エッチ停止層58の、トレンチ70の底面の所の領域が除去されるたとに注意する。
【００３５】
　次に、図10に示すように、全ての露出された表面上に、バイア開口66及びトレンチ70の側壁及び底面、及び半導体基板44のトップ面を含めて、汚染防止層76が、典型的には、物理蒸着（スパッタリング）により形成される。
【００３６】
　次に、図11に示すように、スパッタエッチによって、バリア層54の、バリア開口66の底面の所の露出領域、エッチ停止層58の、トレンチ70の底面の所の露出領域、及び汚染防止層76のこれら領域を覆う部分が除去される。上で、図6との関連で説明したように、スッパタエッチ過程の際に、汚染防止層76の材料がバイア開口66の側壁に堆積され、その後の処理過程の際に、これら側壁上に堆積された銅が拡散するのを阻止する役割を果たす。
【００３７】
　図12は、バリア層88が、例えば、従来のスパッタリングによって、バイア開口66とトレンチ70の露出面、及び誘電層60の上側面上に形成された後の基板を示す。バリア層88に対する候補材料には、タンタル、窒化タンタル、チタン、及び窒化チタンがある。次に、薄い銅のシード層（図12には図示せず）が、好ましくは、スパッタリングにより堆積される。このシード層は、バイア開口66及びトレンチ70内に銅を電気メッキするための開始層として必要とされる。バリア層88及びシード層の両方の材料も、従来の化学蒸着、電気メッキ過程、或いは当分野において周知の他の過程を用いて堆積するできる。
【００３８】
　次に、図13に示すように、バイア開口66及びトレンチ70内に銅を電気メッキすることで、金属-2バイア92及びラナー94を含む金属-2層が形成される。金属-2バイアは下側の金属-1ラナー40と電気的に接触することに注意する。次に、電気メッキ過程の際に形成された銅のオーバフィルを除去するために、半導体基板44が化学的/物理的に研磨され、トップ面が平坦化される。この化学的/物理的研磨ステップの際に、誘電層60のトップ面上に前に堆積されたバリア層88の材料も除去される。
【００３９】
　本発明の教示は、アルミニウム相互接続、とりわけ、アルミニウムをダマスカス過程の金属ラナーとして用いる場合にも適用できる。誘電層56及び60の材料内におけるアルミニウムの拡散速度は、銅の拡散速度より低いが、本発明の教示はアルミニウム相互接続にも問題なく適用できる。
【００４０】
　上では本発明が好ましい実施例との関連で説明されたが、当業者においては明らかなように、本発明から逸脱することなく、様々な変更が可能であるとともに、これら要素を同等の要素と置換することもできる。本発明の範囲には、更にここで説明された様々な実施例からの要素の任意の組合せも含まれる。加えて、本発明は、ある特定の状況に適合するうように、本発明の本質的な範囲から逸脱することなく、修正することもできる。従って、本発明は、本発明を遂行するための最良の実施態様として開示された上述の特定の実施例に限定されるものではなく、本発明は、添付のクレーム内に入る全ての実施態様を含むものである。
【図面の簡単な説明】
【００４１】
【図１】従来の技術による製造ステップの際の、半導体基板の断面図である。
【図２】本発明の第一の実施例による一連の処理ステップの際の、半導体基板の断面図である。
【図３】本発明の第一の実施例による一連の処理ステップの際の、半導体基板の断面図である。
【図４】本発明の第一の実施例による一連の処理ステップの際の、半導体基板の断面図である。
【図５】本発明の第一の実施例による一連の処理ステップの際の、半導体基板の断面図である。
【図６】本発明の第一の実施例による一連の処理ステップの際の、半導体基板の断面図である。
【図７】本発明の第一の実施例による一連の処理ステップの際の、半導体基板の断面図である。
【図８】本発明の第一の実施例による一連の処理ステップの際の、半導体基板の断面図である。
【図９】本発明の第二の実施例による一連の処理ステップの際の、半導体基板の断面図である。
【図１０】本発明の第二の実施例による一連の処理ステップの際の、半導体基板の断面図である。
【図１１】本発明の第二の実施例による一連の処理ステップの際の、半導体基板の断面図である。
【図１２】本発明の第二の実施例による一連の処理ステップの際の、半導体基板の断面図である。
【図１３】本発明の第二の実施例による一連の処理ステップの際の、半導体基板の断面図であ
【符号の説明】
【００４２】
10　ジュアルダマスカス導電ラナー
12　導電バイア
16　誘電層
18　半導体基板
20　誘電層
22　バイア開口或いは窓
23　導電ラナーの表面
42　誘電層
40　金属-1ラナー
44　半導体基板
50　ハードマスク層
76　汚染防止犠牲層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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