(57)【要約】【課題】製造コストの低減が可能で、素子特性に優れたバイポーラトランジスタの製造方法を提供する。【解決手段】本発明によるバイポーラトランジスタの製造方法は、窒化シリコン膜３０をマスクにして、開口部に露出した半導体基板３をエッチングし、トレンチ３１を形成する第１工程と、トレンチ３１を絶縁物で埋め込んだ後、窒化シリコン膜３０をストッパにして堆積した絶縁物をエッチバックし、絶縁分離された領域３００を形成する第２工程と、窒化シリコン膜３０に開口部を追加形成して、この窒化シリコン膜３０をマスクにして領域３００上にＬＯＣＯＳ７を形成する第３工程と、ＬＯＣＯＳ７の開口部を介して不純物をイオン注入し、ベース領域４とコレクタ領域６を形成する第４工程および第５工程と、レジストマスクを介して不純物をイオン注入し、ベース領域４中にエミッタ領域５を形成する第６工程とを有する。【選択図】　　　　図１
2004031505.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成された開口部を有する窒化シリコン膜をマスクにして、前記開口部に露出した半導体基板をエッチングし、前記半導体基板にトレンチを形成する第１工程と、
前記半導体基板上に絶縁物を堆積して前記トレンチを絶縁物で埋め込んだ後、前記窒化シリコン膜をストッパにして、窒化シリコン膜上に堆積した絶縁物をエッチバックし、絶縁分離された領域を形成する第２工程と、
前記窒化シリコン膜に開口部を追加形成して、当該窒化シリコン膜をマスクにして前記半導体基板の前記絶縁分離された領域の表面にＬＯＣＯＳを形成する第３工程と、
前記窒化シリコン膜を除去して形成した前記ＬＯＣＯＳの開口部を介して不純物をイオン注入し、ベース領域を形成する第４工程と、
前記ＬＯＣＯＳの開口部を介して不純物をイオン注入し、コレクタ領域を形成する第５工程と、
所定の開口部を有するレジストマスクを形成し、前記レジストマスクを介して不純物をイオン注入して、前記ベース領域中にエミッタ領域を形成する第６工程とを有することを特徴とするバイポーラトランジスタの製造方法。
【請求項２】
前記第２工程において、前記絶縁物がポリシリコンであり、前記トレンチを絶縁物で埋め込む工程が、トレンチの側壁を熱酸化した後にポリシリコンを埋め込む工程からなることを特徴とする請求項１に記載のバイポーラトランジスタの製造方法。
【請求項３】
前記第３工程の実施後であって、前記第４工程または前記第５工程の実施前の前記半導体基板を熱処理する第７工程を有することを特徴とする請求項１または２に記載のバイポーラトランジスタの製造方法。
【請求項４】
前記第１工程の実施前の前記半導体基板に、所定の開口部を有するマスクを形成し、前記マスクを介して不純物をイオン注入して、当該半導体基板においてコレクタ領域の近傍に事前にウェル領域を形成する第８工程を有することを特徴とする請求項１乃至３のいずれか１項に記載のバイポーラトランジスタの製造方法。
【請求項５】
前記第１工程の実施後であって、前記第２工程の実施前の前記半導体基板に不純物をイオン注入して、前記トレンチの側壁に側壁高濃度領域を形成する第９工程を有することを特徴とする請求項１乃至４のいずれか１項に記載のバイポーラトランジスタの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、低コストで素子特性に優れたバイポーラトランジスタの製造方法に関する。
【０００２】
【従来の技術】
バイポーラトランジスタの従来の製造方法を、図６（ａ）〜（ｆ）に示す工程別断面図を用いて説明する。
【０００３】
最初に、図６（ａ）に示すように、ＳＯＩ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）技術によって形成された埋め込み酸化膜２と、所定の不純物濃度を有するｎ型層３が形成されたシリコン（Ｓｉ）基板１を準備する。次に、図６（ｂ）に示すように、窒化シリコン膜と酸化シリコン膜の積層膜からなるマスク３０を形成し、埋め込み酸化膜２に到達するまでｎ型層３をほぼ垂直にドライエッチングし、トレンチ３１を形成する。次に、図６（ｃ）に示すように、トレンチ３１の側壁を熱酸化して酸化シリコン膜を形成した後、ポリシリコンを積層して、トレンチを塞ぐ。その後、表面に残ったポリシリコンとマスク３０を化学機械研磨（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ、以下ＣＭＰと略す）でエッチバックし、表面を平らにする。これにより、バイポーラトランジスタの素子分離トレンチ３２が完成し、絶縁分離された領域３００が形成される。
【０００４】
次に、図６（ｄ）に示すように、ベース領域４を形成する。ベース領域４の形成は、所定の開口部を形成したレジストをマスクにして、ｐ型の不純物をイオン注入して形成する。
【０００５】
次に、図６（ｅ）に示すように、絶縁分離された領域３００の表面に、ＬＯＣＯＳ７を形成する。ＬＯＣＯＳ７の形成は、最初に、基板上の全面に熱酸化時のマスク３３となる窒化シリコン膜を再び積層し、エッチングによりＬＯＣＯＳ形成部に対応する開口部を形成する。ついで、マスク３３の開口部に露出したＳｉ表面を熱酸化させてＬＯＣＯＳ７を形成する。
【０００６】
最後に、図６（ｆ）に示すように、マスク３３を除去した後、エミッタ領域５とコレクタ領域６を形成する。エミッタ領域５とコレクタ領域６の形成は、ＬＯＣＯＳ７を実質的なマスクとしてｎ型不純物をイオン注入し、エミッタ領域５とコレクタ領域６を同時に形成する。
【０００７】
以上で、バイポーラトランジスタ１００が形成される。
【０００８】
【発明が解決しようとする課題】
図６（ａ）〜（ｆ）に示した従来のバイポーラトランジスタ１００の製造方法においては、マスクの形成及び除去の工程が二度必要である。一つはトレンチ３１を形成するためのマスク３０の形成及び除去の工程であり、もう一つはＬＯＣＯＳ７を形成するためのマスク３３の形成及び除去の工程である。半導体装置の製造工程においては、一般的に、マスク工程の数が増えるほど半導体装置の製造コストがあがってしまう。また、図６（ｂ）及び（ｅ）に示したマスク工程は、マスク３０とマスク３３が窒化シリコン膜もしくは酸化シリコン膜からなっているため、マスクの形成及び除去からなる個々のマスク工程のコストについても、レジストマスクを用いた通常のマスク工程に較べて、製造コストの上昇の度合いが大きい。
【０００９】
そこで本発明の目的は、製造コストの低減が可能で、素子特性に優れたバイポーラトランジスタの製造方法を提供することにある。
【００１０】
【課題を解決するための手段】
請求項１に記載の発明は、半導体基板上に形成された開口部を有する窒化シリコン膜をマスクにして、前記開口部に露出した半導体基板をエッチングし、前記半導体基板にトレンチを形成する第１工程と、前記半導体基板上に絶縁物を堆積して前記トレンチを絶縁物で埋め込んだ後、前記窒化シリコン膜をストッパにして、窒化シリコン膜上に堆積した絶縁物をエッチバックし、絶縁分離された領域を形成する第２工程と、前記窒化シリコン膜に開口部を追加形成して、当該窒化シリコン膜をマスクにして前記半導体基板の前記絶縁分離された領域の表面にＬＯＣＯＳを形成する第３工程と、前記窒化シリコン膜を除去して形成した前記ＬＯＣＯＳの開口部を介して不純物をイオン注入し、ベース領域を形成する第４工程と、前記ＬＯＣＯＳの開口部を介して不純物をイオン注入し、コレクタ領域を形成する第５工程と、所定の開口部を有するレジストマスクを形成し、前記レジストマスクを介して不純物をイオン注入して、前記ベース領域中にエミッタ領域を形成する第６工程とを有することを特徴としている。
【００１１】
これによれば、第１工程でトレンチ形成のためのマスクに用いる窒化シリコン膜を、トレンチ形成後も残しておき、第３工程で窒化シリコン膜に開口部を追加形成して、ＬＯＣＯＳ形成のためのマスクにすることができる。従って、マスクの除去及び形成の工程を一回省略することができるため、バイポーラトランジスタの製造コストを低減することができる。
【００１２】
請求項２に記載の発明は、前記第２工程において、前記絶縁物がポリシリコンであり、前記トレンチを絶縁物で埋め込む工程が、トレンチの側壁を熱酸化した後にポリシリコンを埋め込む工程からなることを特徴としている。これによっても、半導体基板に絶縁分離された領域を形成することができ、前述した請求項１と同様の効果を得ることができる。
【００１３】
請求項３に記載の発明は、第３工程の実施後であって、第４工程または第５工程の実施前の半導体基板を熱処理する第７工程を有することを特徴としている。
【００１４】
これによれば、第１・第２工程及び第３工程で半導体基板に残留応力が発生したとしても、第７工程の半導体基板の熱処理工程で、第４工程、第５工程、第６工程で実施するベース、コレクタ、エミッタの形成前に残留応力を緩和することができる。また、熱処理工程はベース、コレクタ、エミッタの形成前に行なわれるため、熱処理工程によるベース、コレクタ、エミッタの各領域の広がりも起きないため、バイポーラトランジスタの耐圧が低下することもない。従って、素子特性に優れるバイポーラトランジスタとすることができる。
【００１５】
請求項４に記載の発明は、第１工程の実施前の半導体基板に、所定の開口部を有するマスクを形成し、当該マスクを介して不純物をイオン注入して、半導体基板においてコレクタ領域の近傍に事前にウェル領域を形成する第８工程を有することを特徴としている。これによれば、第８工程によりバイポーラトランジスタのコレクタ領域の近傍にウェル領域を形成することで、バイポーラトランジスタの電流増幅率（ＨＦＥ）の飽和電圧を低くすることができる。従って、素子特性に優れるバイポーラトランジスタとすることができる。
【００１６】
請求項５に記載の発明は、第１工程の実施後であって、第２工程の実施前の半導体基板に不純物をイオン注入して、トレンチの側壁に側壁高濃度領域を形成する第９工程を有することを特徴としている。これによれば、第９工程によりトレンチの側壁に高濃度領域を形成することで、バイポーラトランジスタのコレクタ抵抗を低減することができ、高電流領域におけるＨＦＥの低下を低減することができる。従って、素子特性に優れるバイポーラトランジスタとすることができる。
【００１７】
【発明の実施の形態】
（第１の実施形態）
以下、本発明のバイポーラトランジスタの製造方法を、図に基づいて説明する。
【００１８】
図１（ａ）〜（ｆ）は、第１の実施形態における製造方法を示す工程別断面図である。尚、図６（ａ）〜（ｆ）で示した従来の製造方法におけるバイポーラトランジスタと同様の部分については同一の符号を付け、その説明を省略する。
【００１９】
図１（ａ）の埋め込み酸化膜２とｎ型層３が形成されたＳＯＩシリコン基板１の準備と、図１（ｂ）に示す窒化シリコン膜と酸化シリコン膜の積層膜からなるマスク３０及びトレンチ３１の形成は、従来と同様である。
【００２０】
また、次の図１（ｃ）に示す工程では、トレンチ３１の側壁を熱酸化してポリシリコンによりトレンチを塞ぎ、完成した素子分離トレンチ３２により、絶縁分離された領域３００が形成される点は、従来と同様である。一方、従来と異なり、素子分離トレンチ３２を形成後、表面に残ったポリシリコンをエッチバックする際に、マスク３０をＣＭＰのストッパにして、マスク３０を次の工程に残しておく。
【００２１】
次に、図１（ｄ）に示すように、絶縁分離された領域３００の表面にＬＯＣＯＳ７を形成する。ＬＯＣＯＳ７の形成は、前工程で残したマスク３０にエッチングによりＬＯＣＯＳ形成部に対応する開口部を追加形成し、開口部に露出したＳｉ表面を熱酸化させて形成する。また、素子分離トレンチ３２およびＬＯＣＯＳ７の形成で発生した残留応力を緩和するために、基板に熱処理を施す。
【００２２】
次に、図１（ｅ）に示すように、マスク３０を除去した後、ベース領域４を形成する。ベース領域４の形成は、ＬＯＣＯＳ７を実質的なマスクとして、ｐ型の不純物をイオン注入して形成する。
【００２３】
最後に、図１（ｆ）に示すように、エミッタ領域５とコレクタ領域６を形成する。エミッタ領域５の形成は、所定の開口部を形成したレジストをマスクにして、ｎ型不純物をイオン注入する。一方、コレクタ領域６の形成は、ＬＯＣＯＳ７を実質的なマスクとして、ｎ型不純物をイオン注入する。エミッタ領域５とコレクタ領域６のイオン注入は、同時に行なってもよいし、別々に行なってもよい。
【００２４】
以上で、バイポーラトランジスタ１０１が形成される。
【００２５】
図１（ａ）〜（ｆ）に示した製造方法においては、素子分離トレンチ３２を形成する図１（ｂ），（ｃ）に示した工程と、基板の表面にＬＯＣＯＳ７を形成する図１（ｄ）に示した工程を連続して行なっている。この時、図１（ｂ），（ｃ）の素子分離トレンチ３２を形成する工程で使用したマスク３０は、エッチングによりＬＯＣＯＳ形成部に対応する開口部を追加形成して、次のＬＯＣＯＳ７を形成する工程で使用するマスクとして利用されている。従って、図６（ａ）〜（ｆ）に示した従来の製造方法に較べて、マスクの除去及び形成の工程が、一回省略されている。このため、従来の製造方法に較べて、バイポーラトランジスタの製造コストを低減することができる。
【００２６】
また、図１（ａ）〜（ｆ）の製造方法においては、図１（ｅ），（ｆ）に示したベース、エミッタ、コレクタの各領域４，５，６の形成工程を、図１（ｂ），（ｃ）の素子分離トレンチ３２の形成工程、及び図１（ｄ）のＬＯＣＯＳ７の形成工程の後にしている。半導体装置の製造においては、一般的に、素子分離トレンチ３２の形成工程とＬＯＣＯＳ７の形成工程は、半導体基板に残留応力の発生し易い工程である。本発明では、これらの工程を連続して実施し、その後のベース、エミッタ、コレクタの各領域４，５，６の形成前に、半導体基板を熱処理している。これによって、素子分離トレンチ３２の形成工程およびＬＯＣＯＳ７の形成工程で半導体基板に残留応力が発生したとしても、次の半導体基板の熱処理で、残留応力を緩和することができる。従って、残留応力がベース、エミッタ、コレクタの各領域４，５，６の形成後に残って、バイポーラトランジスタ１０１の素子特性が劣化することもない。また、熱処理が先に行なわれるので、熱処理によるベース、エミッタ、コレクタの各領域４，５，６の広がりも起きない。このため、バイポーラトランジスタ１０１の耐圧が低下することもなく、素子特性に優れるバイポーラトランジスタ１０１とすることができる。
【００２７】
図１（ａ）〜（ｆ）の製造方法により製造したバイポーラトランジスタ１０１の一例を、図２（ａ）〜（ｃ）に示す。図２（ａ）は、バイポーラトランジスタ１０１の平面図であり、図２（ｂ）は、図２（ａ）におけるＡ−Ａ’に沿った断面図である。図２（ｃ）は、バイポーラトランジスタ１０１のＨＦＥ特性を示す。
【００２８】
尚、図２（ａ）〜（ｃ）において、図１（ａ）〜（ｆ）の製造方法に示したバイポーラトランジスタ１０１と同様の部分については、同一の符号を付けた。また、図２（ｂ）には、図１（ｆ）に追加して、層間絶縁膜８と電極９も図示してあるが、図２（ａ）では、簡単化のために、層間絶縁膜８と電極９の図示を省略している。
【００２９】
図２（ａ），（ｂ）に示すバイポーラトランジスタ１０１は、縦型のＮＰＮトランジスタである。このバイポーラトランジスタ１０１では、コレクタ電流は、図中の太い実線矢印で示した経路を流れる。また、このバイポーラトランジスタ１０１のＨＦＥ特性の例を示すと、図２（ｃ）のようになる。このトランジスタではコレクタ電流が５．０×１０−４Ａ程度までが使用範囲であり、コレクタ電流がそれ以上大きくなると、ＨＦＥが急激に低下する。
【００３０】
（第２の実施形態）
第１の実施形態では、素子分離トレンチの形成とＬＯＣＯＳの形成を連続して行ない、その後で、ベース、エミッタ、コレクタの各領域を形成するバイポーラトランジスタの製造方法を示した。また、この製造方法によって得られたトランジスタの素子特性を示した。第２の実施形態は、上記の工程にウェル領域の形成と側壁高濃度領域の形成を追加し、より素子特性に優れたバイポーラトランジスタを製造する方法に関する。以下、本実施形態における製造方法を、図３（ａ）〜（ｆ）に示す工程別断面図に基づいて説明する。尚、図１（ａ）〜（ｆ）で示した第１実施形態の製造方法におけるバイポーラトランジスタ１０１と同様の部分については同一の符号を付け、その説明を省略する。
【００３１】
本実施形態のバイポーラトランジスタの製造方法においては、図３（ａ）に示すように、埋め込み酸化膜２の上に、ｎ型層３よりもさらに不純物濃度の高い高濃度層６０が形成されたＳＯＩシリコン基板１を用いる。最初に、所定の開口部を形成したレジストをマスクにしてｎ型不純物をイオン注入し、ウェル領域６１を形成する。ウェル領域の不純物濃度は、ｎ型層３より高く、高濃度層６０より低い値に設定する。
【００３２】
次に、図３（ｂ）に示すように、窒化シリコン膜と酸化シリコン膜の積層膜からなるマスク３０によってトレンチ３１を形成した後、ｎ型不純物を斜めイオン注入し、トレンチの側壁に、側壁高濃度領域６２を形成する。側壁高濃度領域６２の不純物濃度は、高濃度層６０と同程度に設定する。
【００３３】
以下、図３（ｃ）〜（ｆ）の工程は、図１（ｃ）〜（ｆ）に示した第１実施形態と同様である。この製造方法により、第１実施形態のバイポーラトランジスタ１０１に、ウェル領域６１、高濃度層６０、側壁高濃度領域６２を追加した、図３（ｆ）に示すバイポーラトランジスタ１０２が形成される。
【００３４】
本実施形態の製造方法においても、第１実施形態と同様に、素子分離トレンチ３２の形成とＬＯＣＯＳ７の形成を連続して行なっているので、従来の製造方法に較べてマスクの除去及び形成の工程が一回省略され、製造コストを低減することができる。また、素子分離トレンチ３２およびＬＯＣＯＳ７の形成した後で熱処理し、その後でベース、エミッタ、コレクタの各領域４，５，６を形成しているので、素子分離トレンチ３２およびＬＯＣＯＳ７の形成時に発生する残留応力を緩和できる点も同様である。尚、熱処理によるベース、エミッタ、コレクタの各領域４，５，６の広がりが起きない点も同様であるが、ウェル領域６１、高濃度層６０、側壁高濃度領域６２については後で熱処理されるので、熱処理による広がりを考慮し、不純物濃度と大きさを設定しておく。
【００３５】
図３（ａ）〜（ｆ）の製造方法により製造したバイポーラトランジスタ１０２の一例を、図４（ａ）〜（ｃ）に示す。図４（ａ）は、バイポーラトランジスタ１０２の平面図であり、図４（ｂ）は、図４（ａ）におけるＡ−Ａ’に沿った断面図である。図４（ｃ）は、バイポーラトランジスタ１０２のＨＦＥ特性を示す。尚、図４（ａ），（ｂ）に示すバイポーラトランジスタ１０２において、図２（ａ），（ｂ）に示したバイポーラトランジスタ１０１と同様の部分については、同一の符号を付けた。
【００３６】
図４（ａ），（ｂ）に示すバイポーラトランジスタ１０２も、図２（ａ），（ｂ）に示すバイポーラトランジスタ１０１と同様に、縦型のＮＰＮトランジスタである。一方、このバイポーラトランジスタ１０２においては、図２（ａ），（ｂ）に示すバイポーラトランジスタ１０１と比較し、ウェル領域６１が形成されている。ウェル領域６１はｎ型層３より高濃度で抵抗が低くなるため、バイポーラトランジスタ１０２はバイポーラトランジスタ１０１と比較し電流が流れやすくなり、電流増幅率（ＨＦＥ）の飽和電圧を低くすることができる。
【００３７】
また、バイポーラトランジスタ１０２では高濃度層６０および側壁高濃度領域６２が形成されているため、コレクタ電流は、主として図中の太い実線矢印で示した経路を流れる。尚、図中の太い点線矢印で示したコレクタ電流は、第１実施形態の図２（ａ），（ｂ）に示したバイポーラトランジスタ１０１と同じ経路を流れるコレクタ電流である。このように、高濃度層６０および側壁高濃度領域６２を形成することで、実質的にバイポーラトランジスタ１０２のコレクタ面積が増大し、コレクタ抵抗を低減することができる。尚、ウェル領域６１に関しても、ｎ型層３よりウェル領域６１の抵抗が低くなるため、高濃度層６０および側壁高濃度領域６２と同様に、コレクタ抵抗の低減に寄与している。
【００３８】
図４（ｃ）に実線で示すＨＦＥ特性は、ウェル領域６１、高濃度層６０、側壁高濃度領域６２の形成以外は、図２（ｃ）のＨＦＥ特性が得られたバイポーラトランジスタ１０１と同様の条件で製造したバイポーラトランジスタ１０２で得られたものである。尚、図４（ｃ）において、図２（ｃ）で示したバイポーラトランジスタ１０１のＨＦＥ特性を、比較のために点線で示した。バイポーラトランジスタ１０２においては、図中の一点差線の範囲からわかるように、バイポーラトランジスタ１０１の高電流領域におけるＨＦＥの低下を低減している。また、ＨＦＥの値も、測定したコレクタ電流の全範囲にわたって増大した。このように、本実施形態で製造したバイポーラトランジスタ１０２は、第１実施形態で製造したバイポーラトランジスタ１０１と比較し、素子特性に優れるバイポーラトランジスタとすることができる。
【００３９】
図５（ａ），（ｂ）に、本実施形態で製造した、別のバイポーラトランジスタの例を示す。図５（ａ）は、バイポーラトランジスタ１０３の平面図であり、図５（ｂ）は、図５（ａ）におけるＡ−Ａ’に沿った断面図である。
【００４０】
図５（ａ），（ｂ）に示すバイポーラトランジスタ１０３は、図４（ａ），（ｂ）に示す側壁高濃度領域６２を形成したバイポーラトランジスタ１０２と比較して、シャロートレンチ３４を形成した点が異なっている。シャロートレンチ３４を形成することで、近接したベース領域５と側壁高濃度領域６２での電流経路が長くなるため、図４（ａ），（ｂ）に示すバイポーラトランジスタ１０２と比較して、バイポーラトランジスタ１０３の耐圧を高めることができる。
【００４１】
図５（ａ），（ｂ）に示すバイポーラトランジスタ１０３は、図３（ａ）〜（ｆ）に示した製造方法を用いて、製造することができる。シャロートレンチ３４は、図３（ｂ）に示すトレンチ３１と同時に形成することができ、トレンチ幅を狭くすることで、トレンチ３１より浅いトレンチとすることができる。
【００４２】
（他の実施形態）
前記各実施形態においては、本発明の製造方法を縦型のＮＰＮバイポーラトランジスタ１０１，１０２，１０３の製造に適用したが、本発明の製造方法は縦型のＰＮＰトランジスタの製造に適用することもできる。この場合には、前記の実施形態で示した各領域の不純物型（ｎ型、ｐ型）を、全て逆転して製造すればよい。
【図面の簡単な説明】
【図１】（ａ）〜（ｆ）は、本発明の第１の実施形態におけるバイポーラトランジスタの製造方法を示す工程別断面図である。
【図２】（ａ）は、本発明の第１の実施形態で製造したバイポーラトランジスタの平面図であり、（ｂ）は、（ａ）におけるＡ−Ａ’に沿った断面図であり、（ｃ）は、そのＨＦＥ特性である。
【図３】（ａ）〜（ｆ）は、本発明の第２の実施形態におけるバイポーラトランジスタの製造方法を示す工程別断面図である。
【図４】（ａ）は、本発明の第２の実施形態で製造したバイポーラトランジスタの平面図であり、（ｂ）は、（ａ）におけるＡ−Ａ’に沿った断面図であり、（ｃ）は、そのＨＦＥ特性である。
【図５】（ａ）は、本発明の第２の実施形態で製造した別のバイポーラトランジスタの平面図であり、（ｂ）は、（ａ）におけるＡ−Ａ’に沿った断面図である。
【図６】（ａ）〜（ｆ）は、従来のバイポーラトランジスタの製造方法を示す工程別断面図である。
【符号の説明】
１００，１０１，１０２，１０２　縦型ＮＰＮバイポーラトランジスタ
１　シリコン基板
２　埋め込み酸化膜
３　ｎ型層
３０，３３　マスク
３１　トレンチ
３２　素子分離トレンチ
３４　シャロートレンチ
３００　絶縁分離された領域
４　ベース領域
５　エミッタ領域
６　コレクタ領域
７　ＬＯＣＯＳ
８　層間絶縁膜
９　電極
【図１】
2004031505.tif 000003
【図２】
2004031505.tif 000004
【図３】
2004031505.tif 000005
【図４】
2004031505.tif 000006
【図５】
2004031505.tif 000007
【図６】
2004031505.tif 000008