(57)【要約】【課題】高周波特性を低下させることなく、サージへの耐性が向上した半導体装置を提供すること。【解決手段】半導体基板と、この半導体基板上に設けられた素子と、この素子と接続され、サージを大気を介して放電するサージ放電部とを備えることとした。また、前記サージ放電部は、金属配線を前記半導体基板から離間させて形成したブリッジ部を備えることとした。【選択図】      図１
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【特許請求の範囲】
【請求項１】
半導体基板と、この半導体基板上に設けられた素子と、この素子と接続され、サージを大気を介して放電するサージ放電部とを備えることを特徴とする半導体装置。
【請求項２】
前記サージ放電部は、金属配線を前記半導体基板から離間させて形成したブリッジ部を備えることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記サージ放電部は、一端を前記素子と接続する一方、他端を接地した金属配線をエアブリッジ構造となし、このエアブリッジ構造のブリッジ部の中途を切欠開口して、対向する切欠端部同士間に放電可能な放電用空隙を形成したことを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記サージ放電部は、一端を前記素子に接続するとともに、他端側に突起部を形成した第１の金属配線と、一端を接地するとともに、他端側に所定の間隙を保持して前記突起部を跨ぐエアブリッジ部を設けた第２の金属配線とを備え、前記突起部の先端と前記エアブリッジ部との間に放電可能な放電用空隙を形成したことを特徴とする請求項１又は２に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関し、特に、ＪＦＥＴ、ＭＥＳＦＥＴ、ＨＦＥＴ等の電界効果トランジスタのゲート電極やドレイン電極のサージへの耐性を向上可能とした半導体装置に関する。
【０００２】
【従来の技術】
従来、ＧａＡｓ系等の化合物半導体層を有する化合物半導体系の電界効果トランジスタは、電子移動度が高く良好な高周波特性を有するので、携帯電話などの高周波領域の分野で広く用いられている。
【０００３】
ところで、化合物半導体系電界効果トランジスタのゲート電極は、そのサージへの耐性が所望の用途、構造、寸法の電界効果トランジスタに要求される程、高くないことが知られている。特に、ゲート幅の小さい化合物半導体系電界効果トランジスタ（例えばゲート幅が１０μｍから２０μｍのＪＦＥＴ（接合型電界効果トランジスタ：Ｊｕｎｃｔｉｏｎ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）、ＭＥＳＦＥＴ（ショットキーバリアゲート型電界効果トランジスタ：Ｍｅｔａｌ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）、ＨＦＥＴ（ヘテロ接合型電界効果トランジスタ：Ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）等の場合、２０Ｖから３０Ｖのサージ電圧でゲート電極の耐圧が破壊されることがあった。
【０００４】
また、これらの化合物半導体系電界効果トランジスタでは、高周波特性を向上させるため、ゲート−ドレイン間及びゲート−ソース間距離を小さくしており、これもサージへの耐性を低くしている要因の一つとなっていた。
【０００５】
そこで、サージへの耐性を高めるために、ゲート−ドレイン間やゲート−ソース間にダイオードなどの保護素子を設けた半導体装置が提案されている（例えば特許文献１、２を参照。）。
【０００６】
【特許文献１】
特開２００１−３３２５６７号公報
【０００７】
【特許文献２】
特開２００２−０５０６４０号公報
【０００８】
【発明が解決しようとする課題】
ところが、上述したように保護素子を設けた従来の半導体装置は、サージエネルギを吸収できるだけの容量との関係から、前記保護素子の寄生容量が増加し、これを高周波領域で用いる場合は高周波特性を低下させるおそれがあった。
【０００９】
また、保護素子を別個に形成する必要があるため、工程が増加するという問題もあった。
【００１０】
そこで、本発明では、上記課題を解決することのできる半導体装置を提供することにある。
【００１１】
【課題を解決するための手段】
請求項１記載の本発明では、半導体基板と、この半導体基板上に設けられた素子と、この素子と接続され、サージを大気を介して放電するサージ放電部とを備えることとした。
【００１２】
請求項２記載の本発明では、前記サージ放電部は、金属配線を前記半導体基板から離間させて形成したブリッジ部を備えることとした。
【００１３】
請求項３記載の本発明では、前記サージ放電部は、一端を前記素子と接続する一方、他端を接地した金属配線をエアブリッジ構造となし、このエアブリッジ構造のブリッジ部の中途を切欠開口して、対向する切欠端部同士間に放電可能な放電用空隙を形成した。
【００１４】
請求項４記載の本発明では、前記サージ放電部は、一端を前記素子に接続するとともに、他端側に突起部を形成した第１の金属配線と、一端を接地するとともに、他端側に所定の間隙を保持して前記突起部を跨ぐエアブリッジ部を設けた第２の金属配線とを備え、前記突起部の先端と前記エアブリッジ部との間に放電可能な放電用空隙を形成した。
【００１５】
【発明の実施の形態】
本発明は、半導体基板と、この半導体基板上に設けられた素子と、この素子と接続され、サージを大気を介して放電するサージ放電部とを備える半導体装置としたものである。
【００１６】
すなわち、雷などの放電と同じ原理に基づいて大気を介してサージを放電させることにより、サージへの耐性を向上させるようにしている。
【００１７】
前記サージ放電部は、金属配線を前記半導体基板から離間させて形成したブリッジ部を備える構成とすることができ、かかる構成によって大気を介しての放電を可能としてサージ耐性を向上させることができる。
【００１８】
上述した半導体装置の第１の実施形態としては、前記サージ放電部は、一端を前記素子と接続する一方、他端を接地した金属配線をエアブリッジ構造となし、このエアブリッジ構造のブリッジ部の中途を切欠開口して、対向する切欠端部同士間に放電可能な放電用空隙を形成したものとすることができる。
【００１９】
また、第２の実施形態としては、前記サージ放電部は、一端を前記素子に接続するとともに、他端側に突起部を形成した第１の金属配線と、一端を接地するとともに、他端側に所定の間隙を保持して前記突起部を跨ぐエアブリッジ部を設けた第２の金属配線とを備え、前記突起部の先端と前記エアブリッジ部との間に放電可能な放電用空隙を形成したものとすることができる。
【００２０】
上述したいずれの構成にしても、前記放電用空隙部が大気開放とすることにより、容量を可及的に抑えることが可能となり、高周波特性を悪化させることがない。
【００２１】
また、前記放電用空隙部の間隔を、所望する耐圧に応じて変更することができるため、サージへの耐性の設定自由度がきわめて高くなる。
【００２２】
ところで、前記半導体基板としては、ＧａＡｓ（ガリウム・砒素）やＩｎＰ（インジウム・リン）などの化合物半導体基板とすることができ、かかる化合物半導体系の電界効果トランジスタとした場合、電子移動度が高く良好な高周波特性を有するので、携帯電話などの高周波領域の分野に好適に用いることができる。
【００２３】
上述した半導体装置を製造する場合、上述した化合物半導体基板上に所要素子を形成し、この素子と一端を接続するとともに、他端を接地したエアブリッジ部を有する金属配線を形成し、このエアブリッジにサージを放電するサージ放電部を形成することができる。
【００２４】
このとき、前述の第１の実施形態に係る半導体装置を製造する場合であれば、前記サージ放電部を、一端を前記素子と接続する一方、他端を接地した金属配線をエアブリッジ構造となし、このエアブリッジ構造のブリッジ部の中途を切欠開口して、対向する切欠端部同士間に放電可能な放電用空隙を形成する。
【００２５】
他方、前述の第２の実施形態に係る半導体装置を製造する場合であれば、前記サージ放電部を、一端を前記素子に接続した第１の金属配線の他端側に突起部を形成し、第２の金属配線の一端を接地するとともに、他端側に所定の間隙を保持して前記突起部を跨ぐエアブリッジ部を設け、前記突起部の先端と前記エアブリッジ部との間に放電可能な放電用空隙を形成するとよい。
【００２６】
以下、添付図面を参照しながら、上述した本発明の実施形態をより詳細に説明する。なお、本実施形態における半導体装置を、化学物半導体系の電界効果トランジスタとして説明する。
（第１の実施形態）
図１は本発明に係る半導体装置が具備する半導体保護素子としての機能を有するサージ放電部の概略断面構造を示す説明図、図２は同サージ放電部を電界効果トランジスタのゲート−ドレイン間に導入した場合を示す回路図である。なお、図２においては、サージ放電部が半導体保護素子として機能するので、ｐｎダイオードと同じ記号で示している。
【００２７】
サージ放電部は、電界効果トランジスタ１０と化合物半導体基板１上に一体的に形成されて半導体装置を構成する。
【００２８】
図１に示すように、サージ放電部はＧａＡｓ系の化合物半導体基板１上に成膜された窒化シリコン（ＳｉＮ）膜２を介して形成されたエアブリッジ構造を有するＡｕからなる金属配線３により構成される。なお、Ａｕに代えてＴｉやＰｔを用いることもできる。
【００２９】
前記金属配線３は１〜４μｍの厚みとしており、一端を前記電界効果トランジスタ１０のゲート１１側に接続する一方、他端をドレイン１２を介して接地したエアブリッジ構造としている。そして、このエアブリッジ構造のブリッジ部３０の中途を切欠開口して、対向する切欠端部３１，３１同士間に放電可能な放電用空隙３２を形成してサージ放電部としている。この等価回路を示すと、図２のようになり、ドレイン１２側から入るサージへの耐性を向上させることができる。
【００３０】
また、前記放電用空隙３２は、大気（空気）となっているため容量を可及的に抑えることができ、高周波特性を低下させるおそれがない。しかも、放電用空隙３２の長さ、すなわち切欠端部３１，３１同士間距離は電界効果トランジスタ１０の耐圧に応じて適宜変更することができるため、任意のサージへの耐圧を設定することが可能である。
【００３１】
図３〜図７はサージ放電部の製造工程を示す説明図である。
【００３２】
先ず、図３に示すように、ＧａＡｓ系の化合物半導体基板１上に、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ：化学気相成長）により窒化シリコン（ＳｉＮ）膜２を成膜する。
【００３３】
次いで、図４に示すように、ブリッジ部３０を形成するためにレジスト４を塗布した後、フォトリソグラフィによりレジスト４を所望形状にパターニングし、次いで図５に示すように、Ｔｉ、Ｐｔ、あるいはＡｕからなる金属配線３をスパッタリング法によって成膜する。
【００３４】
さらに、図６に示すように、金属配線３のブリッジ部３０に放電用空隙３２を形成するためにレジスト４を塗布した後、フォトリソグラフィによるパターニング及びエッチングを行い、その後レジスト４を剥離して図１に示した構造を得ることができる。
【００３５】
このように、サージ放電部を有する本発明に係る半導体装置は、特別な製造工程が不要であり、一般的な電界効果トランジスタ１０の製造方法をそのまま用いて同一の化合物半導体基板１上に形成することができるため、製造効率がよく、また大幅なコスト増加の心配もない。
【００３６】
また、エアブリッジ構造を用いたことにより、サージ放電部を大気開放の形状に形成しやすく、製造が容易となる。
【００３７】
（第２の実施形態）
次に他の実施形態に係るサージ放電部について説明する。
【００３８】
図７は本実施の形態に係るサージ放電部の概略断面構造を示す説明図である。なお、サージ放電部を電界効果トランジスタ１０のゲート１１−ドレイン１２間に導入した場合、サージ放電部が半導体保護素子として機能するので、本実施形態においても先に図２で示した等価回路で表すことができる。
【００３９】
本実施の形態に係るサージ放電部は、第１の実施形態と同様に、電界効果トランジスタ１０と化合物半導体基板１上に一体的に形成されて半導体装置を構成する。
【００４０】
図７に示すように、本実施形態に係るサージ放電部は、ＧａＡｓ系の化合物半導体基板１上に成膜された多層の窒化シリコン（ＳｉＮ）膜２を介して形成されたＡｕからなる第１の金属配線５と、この金属配線５を跨ぐエアブリッジ構造を有するＡｕからなる第２の金属配線６により形成されている。なお、第１、第２の金属配線はＡｕに代えてＴｉやＰｔを用いることもできる。
【００４１】
すなわち、サージ放電部は、一端を電界効果トランジスタ１０のゲート１１側に接続するとともに、他端側に複数の突起部５０，５１を形成した第１の金属配線５と、一端をドレイン１２を介して接地するとともに、他端側に所定の間隙を保持して前記突起部５０，５１を跨ぐエアブリッジ部６０を設けた第２の金属配線６とを備え、前記突起部５０，５１の先端と前記エアブリッジ部６０との間に放電可能な放電用空隙６１を形成している。この等価回路を示すと、前述したように図２のようになり、ドレイン１２側から入るサージへの耐性を向上させることができる。
【００４２】
また、前記放電用空隙６１は、大気（空気）となっているため容量を可及的に抑えることができ、高周波特性を低下させるおそれがない。しかも、放電用空隙６１の幅は電界効果トランジスタ１０の耐圧に応じて適宜変更することができるため、任意のサージへの耐圧を設定することが可能である。
【００４３】
図８〜図１３は第２の実施形態に係るサージ放電部の製造工程を示す説明図である。
【００４４】
先ず、図８に示すように、ＧａＡｓ系の化合物半導体基板１上に、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ：化学気相成長）により窒化シリコン（ＳｉＮ）膜２０を成膜するとともに、フォトリソグラフィによるパターンエッチングを行う。
【００４５】
次いで、図９に示すように、突起部５０，５１を形成するためにＴｉ、Ｐｔ若しくはＡｕからなる突起部形成用メタル７をスパッタリング法により１μｍ程度の厚みで成膜し、フォトリソグラフィによるパターンエッチングを行い、窒化シリコン（ＳｉＮ）膜２１をＣＶＤにより成膜する。
【００４６】
さらに、図１０に示すように、Ａｕからなる第１の金属配線５をスパッタリング法により成膜して突起部５０，５１を形成し、フォトリソグラフィによるパターエッチングを行い、窒化シリコン（ＳｉＮ）膜２２をＣＶＤにより成膜する。
【００４７】
次いで、図１１に示すように、エアブリッジ部６０を形成するためにレジスト４を塗布した後、フォトリソグラフィによりレジスト４を所望形状にパターニングする。
【００４８】
そして、図１２に示すように、Ａｕからなる第２の金属配線６の下地膜６’をスパッタリング法により成膜し、フォトリソグラフィによるパターニングを行う。
【００４９】
次いで、図１３に示すように、レジスト４を塗布した後にフォトリソグラフィによりレジスト４を所望形状にパターニングし、メッキ法などを用いてＡｕからなる第２の金属配線６を４μｍ程度の厚みに成膜し、その後、レジスト４を剥離して図７に示した構造を得ることができる。
【００５０】
このように、本実施形態においても、サージ放電部を有する本発明に係る半導体装置は、特別な製造工程が不要であり、一般的な電界効果トランジスタ１０の製造方法をそのまま用いて同一の化合物半導体基板１上に形成することができるため、製造効率がよく、また大幅なコスト増加の心配もない。
【００５１】
また、この場合もエアブリッジ構造を用いたことにより、サージ放電部を大気開放の形状に形成しやすく、製造が容易となる。
【００５２】
なお、上記突起部５０，５１の数は特に限定するものではない。また、必ずしも複数個にする必要もなく、単一の突起部としてもよい。
【００５３】
ところで、上述してきた第１、第２の実施形態では、サージ放電部をゲート１１−ドレイン１２間に設けたものとしたが、複数の経路へ適用することができる。例えば、ゲート１１−ドレイン１２間及びゲート１１−ソース１３間の二つの経路へ本発明を適用することができる。さらに、電界効果トランジスタ１０に適用して説明したが、他の素子に適用することもできる。
【００５４】
【発明の効果】
（１）請求項１記載の本発明によれば、半導体基板と、この半導体基板上に設けられた素子と、この素子と接続され、サージを大気を介して放電するサージ放電部とを備えることとしたことにより、高周波特性の低下を可及的に抑制しつつサージへの耐性を向上させることが可能となる。しかも、多様な半導体素子への適用が可能となり、汎用性が高い。
【００５５】
（２）請求項２記載の本発明では、前記サージ放電部は、金属配線を前記半導体基板から離間させて形成したブリッジ部を備えることとしたことにより、サージ放電部を大気開放の形状に形成しやすく、製造が容易となる。
【００５６】
（３）請求項３記載の本発明では、前記サージ放電部は、一端を前記素子と接続する一方、他端を接地した金属配線をエアブリッジ構造となし、このエアブリッジ構造のブリッジ部の中途を切欠開口して、対向する切欠端部同士間に放電可能な放電用空隙を形成した。したがって、例えば一般的な電界効果トランジスタの製造方法をそのまま用いて同一の化合物半導体基板上に形成することができるため、製造効率がよく、また大幅なコスト増加の心配もない。
【００５７】
（４）請求項４記載の本発明では、前記サージ放電部は、一端を前記素子に接続するとともに、他端側に突起部を形成した第１の金属配線と、一端を接地するとともに、他端側に所定の間隙を保持して前記突起部を跨ぐエアブリッジ部を設けた第２の金属配線とを備え、前記突起部の先端と前記エアブリッジ部との間に放電可能な放電用空隙を形成した。したがって、例えば一般的な電界効果トランジスタの製造方法をそのまま用いて同一の化合物半導体基板上に形成することができるため、製造効率がよく、また大幅なコスト増加の心配もない。
【図面の簡単な説明】
【図１】第１の実施形態に係るサージ放電部の概略断面構造を示す説明図である。
【図２】同サージ放電部を電界効果トランジスタのゲート−ドレイン間に導入した場合を示す回路図である。
【図３】第１の実施形態に係るサージ放電部の一製造工程を示す説明図である。
【図４】第１の実施形態に係るサージ放電部の一製造工程を示す説明図である。
【図５】第１の実施形態に係るサージ放電部の一製造工程を示す説明図である。
【図６】第１の実施形態に係るサージ放電部の一製造工程を示す説明図である。
【図７】第２の実施形態に係るサージ放電部の概略断面構造を示す説明図である。
【図８】第２の実施形態に係るサージ放電部の一製造工程を示す説明図である。
【図９】第２の実施形態に係るサージ放電部の一製造工程を示す説明図である。
【図１０】第２の実施形態に係るサージ放電部の一製造工程を示す説明図である。
【図１１】第２の実施形態に係るサージ放電部の一製造工程を示す説明図である。
【図１２】第２の実施形態に係るサージ放電部の一製造工程を示す説明図である。
【図１３】第２の実施形態に係るサージ放電部の一製造工程を示す説明図である。
【符号の説明】
１  化合物半導体基板
２  窒化シリコン（ＳｉＮ）膜
３  金属配線
４  レジスト
５  第１の金属配線
６  第２の金属配線
１０  電界効果トランジスタ
１１  ゲート
１２  ドレイン
３０  ブリッジ部
３２  放電用空隙
６０  エアブリッジ部
６１  放電用空隙
【図１】
2004327498.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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