(57)【要約】【課題】電力ラインのブリッジ整流を行うための半導体素子の破壊を防止した電力用集積回路装置を提供する。【解決手段】ＨＮＭＯＳトランジスタ４のドレイン電極を、ＮＭＯＳトランジスタ２１のゲート電極に接続し、ＮＭＯＳトランジスタ２１のドレイン電極には抵抗３２を介してロジック回路電圧ＶＣＣが与えられる構成とし、ＮＭＯＳトランジスタ２１のソース電極は接地電位が与えられる構成としている。そして、ＮＭＯＳトランジスタ２１のドレイン電位Ｖ２をインターフェース回路１でモニタすることで、電位ＶＳを間接的にモニタする。【選択図】        図１
2004328329.tif 000002
【特許請求の範囲】
【請求項１】
直列に接続され、高電位の主電源電位と低電位の主電源電位との間に介挿された第１および第２のスイッチングデバイスの駆動制御を行う半導体装置であって、
前記第１および第２のスイッチングデバイスのうち、高電位側スイッチングデバイスの導通／非導通を制御する制御部を含む高電位部と、
前記低電位の主電源電位を基準として動作する低電位部に配設され、外部から与えられる信号に基づいて、前記高電位側スイッチングデバイスの導通を示す第１状態および前記高電位側スイッチングデバイスの非導通を示す第２状態を有する制御信号を生成するとともに、前記制御信号に基づいて、前記第１および第２状態に対応して、第１および第２のパルス信号を発生する低電位側ロジック回路と、
前記第１および第２のパルス信号を、前記高電位部へとレベルシフトして、それぞれ第１および第２のレベルシフト済みパルス信号を得る第１および第２のレベルシフト部と、
前記第１および第２のレベルシフト部のうち、少なくとも１方の出力線の電位を検出し、当該電位に基づく論理値を前記低電位側ロジック回路に与えて、前記低電位側ロジック回路の動作を制御する前記低電位部に配設された電圧検出素子と、を備える半導体装置。
【請求項２】
直列に接続され、高電位の主電源電位と低電位の主電源電位との間に介挿された第１および第２のスイッチングデバイスの駆動制御を行う半導体装置であって、
前記第１および第２のスイッチングデバイスのうち、高電位側スイッチングデバイスの導通／非導通を制御する制御部を含む高電位部と、
前記高電位部の信号をレベルシフトして、前記低電位の主電源電位を基準として動作する低電位側ロジック回路に与える逆レベルシフト部と、
前記逆レベルシフト部の出力線の電位を検出し、当該電位に基づく論理値を前記制御部に与えて、前記高電位側スイッチングデバイスの導通／非導通を制御する前記高電位部に配設された電圧検出素子と、を備える半導体装置。
【請求項３】
直列に接続され、高電位の主電源電位と低電位の主電源電位との間に介挿された第１および第２のスイッチングデバイスの駆動制御を行う半導体装置であって、
前記第１および第２のスイッチングデバイスのうち、高電位側スイッチングデバイスの導通／非導通を制御する制御部を含む高電位部と、
前記低電位の主電源電位を基準として動作する低電位部に配設され、外部から与えられる信号に基づいて、前記高電位側スイッチングデバイスの導通を示す第１状態および前記高電位側スイッチングデバイスの非導通を示す第２状態を有する制御信号を生成するとともに、前記制御信号に基づいて、前記第１および第２状態に対応して、第１および第２のパルス信号を発生する低電位側ロジック回路と、
前記高電位部から延在し、前記高電位の主電源電位を出力する出力線の電位を検出し、当該電位に基づく論理値を前記低電位側ロジック回路に与えて、前記低電位側ロジック回路の動作を制御する前記低電位部に配設された電圧検出素子と、を備える半導体装置。
【請求項４】
前記電圧検出素子は、
前記低電位部内であって、前記低電位の主電源電位を基準として動作する半導体素子が配設されない非配設領域に配設される、請求項３記載の半導体装置。
【請求項５】
直列に接続され、高電位の主電源電位と低電位の主電源電位との間に介挿された第１および第２のスイッチングデバイスの駆動制御を行う半導体装置であって、
前記第１および第２のスイッチングデバイスのうち、高電位側スイッチングデバイスの導通／非導通を制御する制御部を含む高電位部と、
前記高電位の主電源電位と、前記第１および第２のスイッチングデバイスの接続ノードとの間に介挿され、前記第１および第２のスイッチングデバイスの接続ノードの電位を検出して、当該電位に基づく論理値を前記制御部に与えて、前記高電位側スイッチングデバイスの導通／非導通を制御する前記高電位部に配設された電圧検出素子と、を備え、
前記電圧検出素子は、前記低電位の主電源電位を出力する前記低電位部から延在する出力線の電位によって導通／非導通が制御される少なくとも１つのＭＯＳトランジスタである、半導体装置。
【請求項６】
前記電圧検出素子は、
前記高電位部内であって、前記高電位の主電源電位を基準として動作する半導体素子が配設されない非配設領域に配設される、請求項５記載の半導体装置。
【請求項７】
前記電圧検出素子は、
素子動作時にチャネル領域を形成する半導体領域の上部に配設されたフィールド酸化膜または層間絶縁膜のうち少なくとも一方をゲート絶縁膜として有し、
前記ゲート絶縁膜の上に配設された前記出力線をゲート電極として有する少なくとも１つのＭＯＳトランジスタで構成される、請求項１、２、３および５の何れかに記載の半導体装置。
【請求項８】
前記少なくとも１つのＭＯＳトランジスタは、並列に接続された３以上の奇数個のＭＯＳトランジスタを含み、
前記奇数個のＭＯＳトランジスタのそれぞれの出力のうち、過半数を越える論理値に基づいて前記制御信号を制御する、請求項７記載の半導体装置。
【請求項９】
前記少なくとも１つのＭＯＳトランジスタは、相補型ＭＯＳトランジスタを構成するＮＭＯＳトランジスタとＰＭＯＳトランジスタとを含み、
前記ＮＭＯＳトランジスタおよび前記ＰＭＯＳトランジスタは、前記出力線を共通のゲート電極として有し、
前記相補型ＭＯＳトランジスタの出力の論理値が、前記低電位側ロジック回路に与えられる、請求項７記載の半導体装置。
【請求項１０】
前記少なくとも１つのＭＯＳトランジスタは、並列に接続された複数個のＭＯＳトランジスタを含み、
前記複数個のＭＯＳトランジスタは、それぞれの閾値電圧が異なる、請求項７記載の半導体装置。
【請求項１１】
前記複数個のＭＯＳトランジスタは、それぞれの前記ゲート絶縁膜の厚さが異なる、請求項１０記載の半導体装置。
【請求項１２】
前記複数個のＭＯＳトランジスタは、それぞれの前記ゲート絶縁膜の上に配設されたそれぞれの前記ゲート電極の材質が異なる、請求項１１記載の半導体装置。
【請求項１３】
前記複数個のＭＯＳトランジスタは、それぞれの前記ゲート絶縁膜の上に配設されたそれぞれの前記ゲート電極の材質が共通で、かつ一体構造を有する、請求項１１記載の半導体装置。
【請求項１４】
前記複数個のＭＯＳトランジスタは、それぞれの前記チャネル領域の不純物濃度が異なる、請求項１０記載の半導体装置。
【請求項１５】
前記少なくとも１つのＭＯＳトランジスタは、前記チャネル領域を含む半導体領域が半導体基板とは電気的に絶縁され、
前記半導体領域にバイアス電圧を印加することで、前記半導体領域の電位を変更して前記少なくとも１つのＭＯＳトランジスタの閾値電圧を電気的に変化させる、請求項７記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置に関し、特に高耐圧の電力用集積回路装置に関する。
【０００２】
【従来の技術】
電力用集積回路装置（ＨＶＩＣ：Ｈｉｇｈ  Ｖｏｌｔａｇｅ  ＩＣ）は、モータ制御をはじめとするメカトロニクス分野で高機能化と低コスト化を図るために欠かせない装置である。
【０００３】
例えば、電力ラインのブリッジ整流を行うために使用されるＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ：Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）などの電力用トランジスタのゲートドライバー回路としてＨＶＩＣが使用される。このＨＶＩＣにおいては、高電位側（ハイサイド）および低電位側（ローサイド）のＩＧＢＴが同時にオン状態（Ｓｈｏｏｔ−ｔｈｒｏｕｇｈ現象と呼称）となると、アーム（電力ライン）間が短絡状態となって大電流がＩＧＢＴに流れて、ＩＧＢＴが破壊してしまう。
【０００４】
これを防止するために、ＨＶＩＣにおいては、高電位側のゲートドライバー出力と、低電位側のゲートドライバー出力とが相補的に出力されるように制御しているが、実際にゲートドライバー出力をモニタしているわけではないため、例えば、高電位側のゲートドライバーから出力されている状態（高電位側ＩＧＢＴがオン状態）で、負荷等の故障により高電位側ＩＧＢＴと低電位側ＩＧＢＴの接続ノードの電位（電位ＶＳと呼称）が接地電位（ＧＮＤ）と短絡（地絡）した場合、高電位側ＩＧＢＴは短絡状態となるためすぐにオフする必要があるが、ＨＶＩＣは電位ＶＳがＧＮＤになっていることが判別できないので、そのまま高電位側のゲートドライバーの出力を続けてしまう。
【０００５】
これを防止するには、単純に考えれば、この電位ＶＳをモニタすれば良いということになるが、通常ＶＳ電位は数百Ｖとなるので、この電位をＨＶＩＣ内部でモニタすることは不可能であった。
【０００６】
例えば、特許文献１には、高電位側ＩＧＢＴのエミッタ端子がＧＮＤに短絡した場合の過電流を検出し、当該検出信号に基づいて高電位側ＩＧＢＴの制御を行う構成が開示されているが、この方法では高電位側ＩＧＢＴに制御信号を与えるまでに一定時間を要し、この間は短絡状態が続くので、ＩＧＢＴを一定時間、短絡状態に耐える構造にしなければならず、製造コストが上昇する要因になっていた。
【０００７】
【特許文献１】
特開平９−１７２３５８号公報（第６欄〜第７欄、図１〜３）
【０００８】
【発明が解決しようとする課題】
本発明は上記のような問題点を解消するためになされたもので、電力ラインのブリッジ整流を行うための半導体素子の破壊を防止した電力用集積回路装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】
本発明に係る請求項１記載の半導体装置は、直列に接続され、高電位の主電源電位と低電位の主電源電位との間に介挿された第１および第２のスイッチングデバイスの駆動制御を行う半導体装置であって、前記第１および第２のスイッチングデバイスのうち、高電位側スイッチングデバイスの導通／非導通を制御する制御部を含む高電位部と、前記低電位の主電源電位を基準として動作する低電位部に配設され、外部から与えられる信号に基づいて、前記高電位側スイッチングデバイスの導通を示す第１状態および前記高電位側スイッチングデバイスの非導通を示す第２状態を有する制御信号を生成するとともに、前記制御信号に基づいて、前記第１および第２状態に対応して、第１および第２のパルス信号を発生する低電位側ロジック回路と、前記第１および第２のパルス信号を、前記高電位部へとレベルシフトして、それぞれ第１および第２のレベルシフト済みパルス信号を得る第１および第２のレベルシフト部と、前記第１および第２のレベルシフト部のうち、少なくとも１方の出力線の電位を検出し、当該電位に基づく論理値を前記低電位側ロジック回路に与えて、前記低電位側ロジック回路の動作を制御する前記低電位部に配設された電圧検出素子とを備えている。
【００１０】
本発明に係る請求項２記載の半導体装置は、直列に接続され、高電位の主電源電位と低電位の主電源電位との間に介挿された第１および第２のスイッチングデバイスの駆動制御を行う半導体装置であって、前記第１および第２のスイッチングデバイスのうち、高電位側スイッチングデバイスの導通／非導通を制御する制御部を含む高電位部と、前記高電位部の信号をレベルシフトして、前記低電位の主電源電位を基準として動作する低電位側ロジック回路に与える逆レベルシフト部と、前記逆レベルシフト部の出力線の電位を検出し、当該電位に基づく論理値を前記制御部に与えて、前記高電位側スイッチングデバイスの導通／非導通を制御する前記高電位部に配設された電圧検出素子とを備えている。
【００１１】
本発明に係る請求項３記載の半導体装置は、直列に接続され、高電位の主電源電位と低電位の主電源電位との間に介挿された第１および第２のスイッチングデバイスの駆動制御を行う半導体装置であって、前記第１および第２のスイッチングデバイスのうち、高電位側スイッチングデバイスの導通／非導通を制御する制御部を含む高電位部と、前記低電位の主電源電位を基準として動作する低電位部に配設され、外部から与えられる信号に基づいて、前記高電位側スイッチングデバイスの導通を示す第１状態および前記高電位側スイッチングデバイスの非導通を示す第２状態を有する制御信号を生成するとともに、前記制御信号に基づいて、前記第１および第２状態に対応して、第１および第２のパルス信号を発生する低電位側ロジック回路と、前記高電位部から延在し、前記高電位の主電源電位を出力する出力線の電位を検出し、当該電位に基づく論理値を前記低電位側ロジック回路に与えて、前記低電位側ロジック回路の動作を制御する前記低電位部に配設された電圧検出素子とを備えている。
【００１２】
本発明に係る請求項５記載の半導体装置は、直列に接続され、高電位の主電源電位と低電位の主電源電位との間に介挿された第１および第２のスイッチングデバイスの駆動制御を行う半導体装置であって、前記第１および第２のスイッチングデバイスのうち、高電位側スイッチングデバイスの導通／非導通を制御する制御部を含む高電位部と、前記高電位の主電源電位と、前記第１および第２のスイッチングデバイスの接続ノードとの間に介挿され、前記第１および第２のスイッチングデバイスの接続ノードの電位を検出して、当該電位に基づく論理値を前記制御部に与えて、前記高電位側スイッチングデバイスの導通／非導通を制御する前記高電位部に配設された電圧検出素子とを備え、前記電圧検出素子は、前記低電位の主電源電位を出力する前記低電位部から延在する出力線の電位によって導通／非導通が制御される少なくとも１つのＭＯＳトランジスタである。
【００１３】
【発明の実施の形態】
＜Ａ．実施の形態１＞
＜Ａ−１．装置構成＞
図１に、本発明に係る実施の形態１として、電力用集積回路装置（ＨＶＩＣ）１００の構成を示す。
【００１４】
図１において高電位（ＨＶ）側電力ラインと低電位（接地電位ＧＮＤ）側電力ラインとの間に、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）などのパワーデバイス１２および１３がトーテムポール接続され、ハーフブリッジ型パワーデバイスを構成している。また、パワーデバイス１２および１３には、それぞれ、フリーホイールダイオードＤ１およびＤ２が逆並列接続されている。そして、パワーデバイス１２とパワーデバイス１３との接続点Ｎ１には負荷（モータなどの誘導性負荷）が接続される構成となっている。
【００１５】
図１において、パワーデバイス１２はパワーデバイス１３との接続点Ｎ１の電位を基準電位として、当該基準電位と高電位側電力ライン（ＨＶ）との間でスイッチング動作するデバイスであり、高電位側パワーデバイスと呼称される。
【００１６】
また、パワーデバイス１３は接地電位を基準電位として、当該基準電位と接続点Ｎ１の電位との間でスイッチング動作するデバイスであり、低電位側パワーデバイスと呼称される。
【００１７】
従って、図１に示すＨＶＩＣ１００は、高電位側パワーデバイス駆動回路ＨＤと、低電位側パワーデバイス駆動回路ＬＤとに区別される。
【００１８】
高電位側パワーデバイスの駆動回路ＨＤは、当該駆動回路の電源となるキャパシタ１０の２つの電極にそれぞれのソース電極が接続され、相補型ＭＯＳトランジスタ（ＣＭＯＳトランジスタ）を構成するＰＭＯＳトランジスタ２４およびＮＭＯＳトランジスタ２５を有し、ＰＮＭＯＳトランジスタ２４およびＮＭＯＳトランジスタ２５を相補的にオン、オフさせることでパワーデバイス１２をスイッチングする回路である。また、ＰＭＯＳトランジスタ２４およびＮＭＯＳトランジスタ２５の接続点の電圧を高電位側出力電圧ＨＯと呼称する。
【００１９】
また、高電位側パワーデバイス駆動回路ＨＤはＰＭＯＳトランジスタ２４およびＮＭＯＳトランジスタ２５を駆動させるために、インターフェース回路１から与えられ、接地電位を基準として発生されたパルス状の制御信号Ｓ１（第１状態および第２状態の２つの電位状態を有している）の正および負のレベル遷移に応答して、パルス状のオン信号Ｓ２およびオフ信号Ｓ３を発生させるパルス発生回路３を有している。なお、インターフェース回路１は外部に設けられたマイクロコンピュータなどから与えられる高電位側制御信号（ＨＩＮ信号）および低電位側制御信号（ＬＩＮ信号）に基づいて、それぞれ制御信号Ｓ１およびＳ０を生成する。また、図示していないが、高電位側から逆レベルシフトされて送られてきた信号を受け、当該信号を外部に出力する機能も有している。また、パルス発生回路３はワンショットパルス発生回路とも呼称される。なお、インターフェース回路１およびパルス発生回路３を含めて低電位側ロジック回路と総称する場合もある。
【００２０】
パルス発生回路３の２つの出力はレベルシフトトランジスタである高耐圧Ｎチャネル型電界効果トランジスタ（ＨＮＭＯＳトランジスタと呼称）４および５のゲート電極に接続されている。そして、オン信号Ｓ２はＨＮＭＯＳトランジスタ４のゲート電極に、オフ信号Ｓ３はＨＮＭＯＳトランジスタ５のゲート電極に与えられる構成となっている。
【００２１】
ＨＮＭＯＳトランジスタ４および５のドレイン電極はそれぞれ、抵抗２９および３０の一方端に接続されるとともに、ロジックフィルタ８の入力に接続され、ロジックフィルタ８の出力は反転入力ＳＲフリップフロップ回路９のセット入力およびリセット入力に接続されている。ここで、ロジックフィルタ８は反転入力ＳＲフリップフロップ回路９の誤動作を防止するためのフィルタ回路であり、論理ゲートによって構成されている。
【００２２】
反転入力ＳＲフリップフロップ回路９のＱ出力はＰＭＯＳトランジスタ２４およびＮＭＯＳトランジスタ２５のゲート電極に接続されている。
【００２３】
なお、抵抗２９および３０の他方端はＰＭＯＳトランジスタ２４のソース電極側、すなわちキャパシタ１０の一方の電極（この電位を高電位側浮遊電源絶対電位ＶＢと呼称）に接続されている。また、ＰＭＯＳトランジスタ２４のドレイン電極、すなわちキャパシタ１０の他方の電極（この電位を高電位側浮遊電源オフセット電位ＶＳと呼称）は接続点Ｎ１に接続されている。
【００２４】
また、ＨＶＩＣ１００には、キャパシタ１０にロジック回路電圧ＶＣＣを供給するための直流電源４１が接続され、直流電源４１の正極は電流制限抵抗４３を介して高耐圧ダイオード３１のアノードに接続されている。そして、高耐圧ダイオード３１のカソードは、キャパシタ１０の一方の電極（すなわちＰＭＯＳトランジスタ２４のソース電極側）に接続されている。
【００２５】
高電位側パワーデバイス駆動回路ＨＤは、キャパシタ１０に蓄えられた電荷、すなわちロジック回路電圧ＶＣＣを利用して動作し、キャパシタ１０に蓄えられた電荷がロジック回路電圧ＶＣＣを維持できない程度にまで低下すると、高耐圧ダイオード３１を介して直流電源４１から電荷が供給され、ロジック回路電圧ＶＣＣを回復する。また、ＨＶＩＣ１００には、インターフェース回路１の動作電源電圧ＶＤＤを供給する直流電源４２も接続されている。
【００２６】
低電位側パワーデバイス駆動回路ＬＤは、当該駆動回路の電源となるキャパシタ１１の２つの電極の間に直列に接続されたＰＭＯＳトランジスタ２７およびＮＭＯＳトランジスタ２８を有し、ＰＭＯＳトランジスタ２７およびＮＭＯＳトランジスタ２８を相補的にオン、オフさせることでパワーデバイス１３をスイッチングする回路である。ここで、ＰＭＯＳトランジスタ２７およびＮＭＯＳトランジスタ２８の接続点の電圧を低電位側出力電圧ＬＯと呼称する。
【００２７】
なお、ＰＭＯＳトランジスタ２７およびＮＭＯＳトランジスタ２８は、インターフェース回路１から与えられる制御信号Ｓ０によって制御されるが、高電位側パワーデバイス駆動回路ＨＤは、上述したように複雑な経路で伝達されるため、入力に対し数十ｎｓ程度の遅れを生じてしまう。このため低電位側パワーデバイス駆動回路ＬＤには、遅延回路ＤＬを介して制御信号Ｓ０を与えることで、高電位側パワーデバイス駆動回路ＨＤと同じ入力遅れを持つように設計されている。
【００２８】
ここで、発明者は、上述したＨＶＩＣ１００において、ＨＮＭＯＳトランジスタ４および５のドレイン電極の電位Ｖ１およびＶ１１を、電位ＶＳにほぼ等しいと見なすことができることに着目し、電位Ｖ１およびＶ１１をモニタすることで電位ＶＳを検知するという技術思想に到達した。
【００２９】
すなわち、電位ＶＳは接地電位レベルから数百Ｖまで変化するのに対し、電位ＶＢは電位ＶＳ＋ＶＣＣとして、電位ＶＳに追従して変化する。ロジック回路電圧ＶＣＣは、一般に５〜２０Ｖの一定電圧に設定され、その値は電位ＶＳの変動幅に比べて小さいので、電位ＶＳと電位ＶＢ（すなわち電位Ｖ１およびＶ１１）とは、ほぼ等しく、電位Ｖ１およびＶ１１をモニタすることは、電位ＶＳをモニタすることとほぼ等価であると言うことができる。
【００３０】
本発明は上記技術思想に基づいてなされており、図１に示すＨＶＩＣ１００においては、ＨＮＭＯＳトランジスタ４のドレイン電極を、ＮＭＯＳトランジスタ２１のゲート電極に接続し、ＮＭＯＳトランジスタ２１のドレイン電極には抵抗３２を介してロジック回路電圧ＶＣＣが与えられる構成とし、ＮＭＯＳトランジスタ２１のソース電極は接地電位が与えられる構成としている。そして、ＮＭＯＳトランジスタ２１のドレイン電位Ｖ２をインターフェース回路１でモニタすることで、電位ＶＳを間接的にモニタする構成となっている。
【００３１】
＜Ａ−２．装置動作＞
次に、図２に示すタイミングチャートを用いて、ＨＶＩＣ１００の通常時の動作について説明する。なお、低電位側パワーデバイス駆動回路ＬＤの動作は、従来と同様であるので、以下においては高電位側パワーデバイス駆動回路ＨＤの動作を中心に説明を行う。
【００３２】
図２において、パルス状の制御信号Ｓ１の負（ＧＮＤ）から正（ＶＤＤ）および正（ＶＤＤ）から負（ＧＮＤ）のレベル遷移に応答して、パルス発生回路３がオン信号Ｓ２およびオフ信号Ｓ３としてワンショットパルスを順次発生させる。
【００３３】
まず、オン信号Ｓ２として“Ｈ（高電位すなわちＶＣＣ）”に遷移するパルス信号が与えられる。このときオフ信号Ｓ３は“Ｌ（低電位すなわちＧＮＤ）”状態であり、オン信号Ｓ２によって、ＨＮＭＯＳトランジスタ４がオンする。なお、ＨＮＭＯＳトランジスタ５はオフ状態である。
【００３４】
それによってＨＮＭＯＳトランジスタ４に接続された抵抗２９に電圧降下が発生し、ＨＮＭＯＳトランジスタ４のドレイン電極の電位Ｖ１が電位ＶＢから電位ＶＳに低下する。
【００３５】
一方、ＨＮＭＯＳトランジスタ５に接続された抵抗３０には電圧降下が発生しないので、ロジックフィルタ８の他方の入力には“Ｈ”信号（電位ＶＢ）が入力され続ける。
【００３６】
同様に、オフ信号Ｓ３として“Ｈ（高電位すなわちＶＣＣ）”に遷移するパルス信号が与えられると、ＨＮＭＯＳトランジスタ５がオンする。なお、ＨＮＭＯＳトランジスタ４はオフ状態である。
【００３７】
それによってＨＮＭＯＳトランジスタ５に接続された抵抗３０に電圧降下が発生し、ＨＮＭＯＳトランジスタ５のドレイン電極の電位Ｖ１１が電位ＶＢから電位ＶＳに低下する。
【００３８】
反転入力ＳＲフリップフロップ回路９の出力信号は、オン信号Ｓ２が与えられるタイミングで“Ｈ”（すなわち電位ＶＢ）に遷移し、オフ信号Ｓ３が与えられるタイミングで“Ｌ”（すなわち電位ＶＳ）に遷移する。
【００３９】
なお、ＮＭＯＳトランジスタ２４および２５を相補的にオン、オフさせることで得られる、パワーデバイス１２の制御信号ＨＯも同様の信号となる。ここで、図２にはパワーデバイス１３の制御信号ＬＯも併せて示している。
【００４０】
なお、ノードＮ１の電位は、パワーデバイス１２および１３の相補的な動作により、高電位（ＨＶ）と接地電位（ＧＮＤ）の間で変化し、その変化のタイミングは、パワーデバイス１２の制御信号ＨＯの変化のタイミングに追従している。
【００４１】
このようなＨＶＩＣ１００の通常時の動作において、ＮＭＯＳトランジスタ２１のドレイン電位Ｖ２は、ノードＮ１の電位の変化に対応した出力となる。
【００４２】
すなわち、ノードＮ１の電位が高電位（ＨＶ）になると、電圧検出素子として設けたＮＭＯＳトランジスタ２１がオン状態となり、ドレイン電位Ｖ２はＧＮＤとなる。
【００４３】
一方、ノードＮ１の電位がＧＮＤになるとＮＭＯＳトランジスタ２１がオフ状態となり、ドレイン電位Ｖ２はロジック回路電圧ＶＣＣとなる。このように、ＮＭＯＳトランジスタ２１からはノードＮ１の電位ＶＳに対応した出力が得られ、電位ＶＳの間接的なモニタが可能となる。
【００４４】
次に、図３に示すタイミングチャートを用いて、ノードＮ１が地絡状態になった場合の異常検知動作について説明する。
【００４５】
図３に示すように、正常動作状態（期間Ｔ１）からノードＮ１が地絡状態になると、ノードＮ１の電位が高電位（ＨＶ）から接地電位（ＧＮＤ）にまで低下する（期間Ｔ２）。
【００４６】
この変化により、電圧検出素子として設けたＮＭＯＳトランジスタ２１がオフ状態となり、ドレイン電位Ｖ２がロジック回路電圧ＶＣＣとなる。ドレイン電位Ｖ２はインターフェース回路１でモニタされており、これと例えばＨＩＮ信号との反転論理積（ＮＡＮＤ演算）をとることで、ノードＮ１の地絡のタイミングに合わせて制御信号Ｓ１をオフ信号にすることができる。これによって、ノードＮ１の地絡のタイミングで、パルス発生回路３からオフ信号Ｓ３を発生させることが可能となり、短絡状態にあるパワーデバイス１２の制御信号ＨＯを停止して、パワーデバイス１２をオフ状態にすることができ、ＨＶＩＣ１００は短絡保護機能を有することになる。
【００４７】
＜Ａ−３．具体的構成例＞
次に、ＨＶＩＣ１００の具体的な構成の一例について図４および図５を用いて説明する。
【００４８】
図４は、ＨＶＩＣ１００のうち、高電位側パワーデバイス駆動回路ＨＤ、ＮＭＯＳトランジスタ２１などの電圧検出素子が配設された電圧センス部ＳＰ、ＨＮＭＯＳトランジスタ４などの高耐圧のレベルシフトトランジスタＬＳＴおよび低電位側ロジック回路ＬＬの半導体基板主面上での平面配置を示す平面図である。なお、図４は模式的に示された図であり、各構成の大きさや配設間隔は現実の装置とは異なる。
【００４９】
ここで、低電位側ロジック回路ＬＬは、図１においては示していないが、高電位側パワーデバイス駆動回路ＨＤからのレベルシフト（逆レベルシフト）により低電位側に送られる信号を受け、当該信号を判定する機能を有する回路や、当該信号を外部に出力する回路を含んでいる。なお、高電位側から出力される信号には、高電位側パワーデバイス駆動回路ＨＤの動作状態等を表す信号などがある。
【００５０】
図４に示すように、高電位側パワーデバイス駆動回路ＨＤは、ＲＥＳＵＲＦ（Ｒｅｄｕｃｅｄ  Ｓｕｒｆａｃｅ  Ｆｉｅｌｄ）構造と呼称される分離構造ＲＳによって囲まれ、低電位側と電気的に分離されている。
【００５１】
このような構造においては、高電位側パワーデバイス駆動回路ＨＤのロジック回路（例えば図１に示すロジックフィルタ８）と、低電位側との信号の授受は、分離構造ＲＳ上を跨ぐように配設された高電位配線ＷＲ（出力線）を介して行われる。
【００５２】
例えば、レベルシフトトランジスタＬＳＴを、図１におけるＨＮＭＯＳトランジスタ４とすれば、ＨＮＭＯＳトランジスタ４のドレイン電極は高電位配線ＷＲを介して高電位側パワーデバイス駆動回路ＨＤ内のロジックフィルタ８に接続されることになる。
【００５３】
発明者は、この構造に着目し、高電位配線ＷＲの電位が検出すべき電位Ｖ１であることを利用して、この高電位配線ＷＲを電圧検出素子であるＭＯＳトランジスタのゲートとして機能させることで、電位Ｖ１、すなわち電位ＶＳを低電位領域で検知するという技術思想に到達した。
【００５４】
すなわち、図４に示すように、高電位配線ＷＲが電圧センス部ＳＰの上部を跨ぐように電圧センス部ＳＰを配置し、高電位配線ＷＲをゲート電極とし、その両サイドにソース・ドレイン層を設けることで電圧検出素子としてのＭＯＳトランジスタが形成されるようにした。
【００５５】
図５には、図４に示すＡ−Ａ線での断面構造の一例を示す。
【００５６】
図５において、シリコン基板等の半導体基板１０１（Ｐ型不純を比較的低濃度に含む：Ｐ−）の主面上にエピタキシャル層１０２（Ｎ型不純を比較的低濃度に含む：Ｎ−）が配設されている。そして、エピタキシャル層１０２と半導体基板１０１との境界部には、双方に跨るように、電界緩和のための埋め込み拡散領域１０４（Ｎ型不純を比較的高濃度に含む：Ｎ＋）が選択的に形成されている。
【００５７】
図５においては、高電位側パワーデバイス駆動回路ＨＤを囲む分離構造ＲＳの一部、電圧センス部ＳＰ、レベルシフトトランジスタＬＳＴおよび低電位側ロジック回路ＬＬの断面構成を示しており、まず、分離構造ＲＳの構成について説明する。
【００５８】
分離構造ＲＳは、エピタキシャル層１０２の表面に選択的に配設されたフィールド酸化膜１０７と、フィールド酸化膜１０７とは間隔を開けてエピタキシャル層１０２の表面内に配設されたＰ型拡散領域１０６（Ｐ型不純を比較的高濃度に含む：Ｐ＋）と、フィールド酸化膜１０７を間に挟んで、Ｐ型拡散領域１０６とは反対側のエピタキシャル層１０２の表面内に配設されたＮ型拡散領域１１８（Ｎ＋）と、フィールド酸化膜１０７の端縁部上からＰ型拡散領域１０６の端縁部上に渡るように配設された低電位ポリシリコンフィールドプレート１１１と、フィールド酸化膜１０７上に選択的に複数配設された浮遊電位ポリシリコンフィールドプレート１１２と、フィールド酸化膜１０７の端縁部上からＮ型拡散領域１１８の端縁部上に渡るように配設された高電位ポリシリコンフィールドプレート１１３とを有している。
【００５９】
このように、電位の異なるプレートを間隔を開けて配設するマルチフィールドプレート構造を採用することで、電界集中を緩和することができる。
【００６０】
なお、低電位ポリシリコンフィールドプレート１１１および高電位ポリシリコンフィールドプレート１１３はゲート酸化膜ＧＸ１の上に配設されている。
【００６１】
また、Ｎ型拡散領域１１８は、エピタキシャル層１０２の主面表面から埋め込み拡散領域１０４に達するように配設されたＮ型拡散領域１０５（Ｎ＋）と部分的に重なるように配設されている。なお、Ｎ型拡散領域１０５は、埋め込み拡散領域１０４の電位を固定するために設けられている。
【００６２】
電圧センス部ＳＰは、エピタキシャル層１０２の表面に選択的に配設されたフィールド酸化膜１０７と、フィールド酸化膜で覆われたエピタキシャル層１０２の表面内に配設されたＰ型ウエル領域１１４と、Ｐ型ウエル領域１１４に接してＰ型ウエル領域１１４を囲むように配設され、エピタキシャル層１０２の主面表面から半導体基板１の表面に達するＰ型拡散領域１０３（Ｐ＋）とを備えている。また、Ｐ型ウエル領域１１４より下層には埋め込み拡散領域１０４が配設されている。なお、電圧センス部ＳＰは、ソース・ドレイン領域を有するが、図５に示す断面ではソース・ドレイン領域は現れていない。なお、電圧センス部ＳＰの詳細な構成については後に説明する。
【００６３】
レベルシフトトランジスタＬＳＴは、分離構造ＲＳと同様にマルチフィールドプレート構造により電界を緩和する構成を採っている。すなわち、エピタキシャル層１０２の表面内に配設されたＮ型拡散領域１１９（Ｎ＋）をドレイン領域とし、Ｎ型拡散領域１１９とは間隔を開けて、Ｎ型拡散領域１１９を同心円状に囲むようにフィールド酸化膜１０７が配設されている。そして、同心円状のフィールド酸化膜１０７の外周のエピタキシャル層１０２の表面内にはウエル領域となるＰ型拡散領域１０６が同心円状に配設され、Ｐ型拡散領域１０６の表面内にはソース領域となるＮ型拡散領域１０５（Ｎ＋）が同心円状に配設されている。
【００６４】
そして、同心円状のフィールド酸化膜１０７の内側の端縁部上からＮ型拡散領域１１９の端縁部上に渡るように高電位ポリシリコンフィールドプレート１１３が配設され、フィールド酸化膜１０７上には浮遊電位ポリシリコンフィールドプレート１１２が同心円状に複数配設され、フィールド酸化膜１０７の内側の端縁部上からＮ型拡散領域１０５の端縁部上に渡るように同心円状のゲート電極１０９が配設されている。
【００６５】
なお、高電位ポリシリコンフィールドプレート１１３およびゲート電極１０９は、それぞれゲート酸化膜ＧＸ１およびＧＸ２の上に配設されている。
【００６６】
また、Ｎ型拡散領域１１９は、エピタキシャル層１０２の主面表面から埋め込み拡散領域１０４に達するように配設されたＮ型拡散領域１０５と部分的に重なるように配設されている。
【００６７】
レベルシフトトランジスタＬＳＴと、低電位側ロジック回路ＬＬとの間のエピタキシャル層１０２の表面には、フィールド酸化膜１０７が配設され、当該フィールド酸化膜１０７で覆われたエピタキシャル層１０２の主面表面から半導体基板１の表面に達するようにＰ型拡散領域１０３が配設されている。
【００６８】
低電位側ロジック回路ＬＬは機能に合わせて種々の構成を採り、また、その構成は本発明とは関係が薄いので、構成の説明は省略するが、例えば、図５に示すように、エピタキシャル層１０２の表面内に配設されたＰ型拡散領域１０６をソース・ドレイン領域とするようなＰＭＯＳトランジスタ等を少なくとも含むことは言うまでもない。
【００６９】
そして、エピタキシャル層１０２の主面全面を覆うように、例えばシリコン酸化膜で形成された層間絶縁膜１１７が配設されている。
【００７０】
レベルシフトトランジスタＬＳＴにおいては、Ｎ型拡散領域１１９（ドレイン領域）に達するように、層間絶縁膜１１７を貫通するドレイン電極１１９Ｄが設けられており、また、Ｎ型拡散領域１０５（ソース領域）に達するように、層間絶縁膜１１７を貫通するソース電極１０５Ｓが設けられている。
【００７１】
そして、層間絶縁膜１１７上には、一方端がドレイン電極１１９Ｄに接続され、電圧センス部ＳＰおよび分離構造ＲＳの上部を跨いで他方端が高電位側パワーデバイス駆動回路ＨＤ内にまで延在するように設けられた高電位配線ＷＲが設けられている。なお、高電位配線ＷＲは、アルミニウム等の導電体で形成される。
【００７２】
また、高電位配線ＷＲおよび層間絶縁膜１１７を覆うように表面保護膜（ガラスコート膜）１２１が配設されている。
【００７３】
次に、図６および図７を用いて、電圧センス部ＳＰに図１に示したＮＭＯＳトランジスタ２１を使用した場合の構成についてさらに説明する。
【００７４】
図６は、ＮＭＯＳトランジスタ２１の平面構成をさらに詳細に示す平面図であり、便宜的に、エピタキシャル層１０２の表面内に形成される不純物領域も示している。また、図７は、図４に示すＮＭＯＳトランジスタ２１のＢ−Ｂ線での断面構成を表す図である。
【００７５】
図６に示すように、ＮＭＯＳトランジスタ２１は、エピタキシャル層１０２の表面内に配設されたＰ型ウエル領域１１４上に設けられ、高電位配線ＷＲの両側面外方のＰ型ウエル領域１１４の表面内には、ソース・ドレイン領域としてＮ型拡散領域１１５（Ｎ＋）が選択的に配設されている。なお、Ｐ型ウエル領域１１４はＰ型拡散領域１０３で囲まれている。
【００７６】
そして、Ｎ型拡散領域１１５の上方には、Ｎ型拡散領域１１５に電気的に接続されるソース・ドレイン電極１２０が、例えばアルミニウムで形成されている。また、ソース・ドレイン電極１２０の一方は接地（ＧＮＤ）されている。
【００７７】
また、図７に示すように、Ｎ型拡散領域１１５の形成領域はフィールド酸化膜１０７で規定され、フィールド酸化膜１０７を覆うように層間絶縁膜１１７が配設されている。高電位配線ＷＲは、ゲート電極として機能するように、２つのＮ型拡散領域１１５の端縁部上方に跨るようにフィールド酸化膜１０７および層間絶縁膜１１７の上部に配設されている。
【００７８】
このような構成においては、高電位配線ＷＲの下層の層間絶縁膜１１７およびフィールド酸化膜１０７がゲート酸化膜として機能し、電圧センス部ＳＰは、いわゆるフィールドトランジスタを電圧検出素子として備えることになる。
【００７９】
すなわち、測定対象となる電位ＶＳ（電位Ｖ１に近似）は数百Ｖに達する。一方、通常のロジック回路等で使用されるＭＯＳトランジスタは、ゲート酸化膜の厚さが１００ｎｍ以下であり、電圧検出素子にこの厚さのゲート酸化膜を使用すると絶縁破壊を起こしてしまう。
【００８０】
そこで、通常のゲート酸化膜よりも遥かに厚いフィールド酸化膜１０７および層間絶縁膜１１７をゲート酸化膜として用いることで、高電位配線ＷＲに数百Ｖが印加されても絶縁破壊を起こさないフィールドトランジスタを得ることができる。
【００８１】
ここで、フィールド酸化膜１０７と層間絶縁膜１１７との合計の厚さは、１μｍに達する。なお、フィールド酸化膜１０７および層間絶縁膜１１７の一方のみで高電位配線ＷＲに印加される電圧に耐えられる厚さであれば、フィールド酸化膜１０７および層間絶縁膜１１７の一方だけをゲート酸化膜として用いる構成としても良い。
【００８２】
高電位配線ＷＲに高電圧が印加されると、フィールド酸化膜１０７の下部にあたるＰ型ウエル領域１４の表面がＮ型領域に反転し、Ｎ型拡散領域１０５の間にチャネル領域が形成され、ＮＭＯＳトランジスタがオン状態となって、ドレイン電位がＧＮＤとなり、ＨＶＩＣ１００の短絡保護動作が実行される。
【００８３】
＜Ａ−４．変形例１＞
なお、これまでの説明においては、電圧検出素子としてＮＭＯＳトランジスタを使用する例を示したが、電圧検出素子にはＰＭＯＳトランジスタを使用しても良い。この場合、図１に示した抵抗３２はＧＮＤ端子に接続し、ＰＭＯＳトランジスタのドレインを抵抗３２に、ソースをＶＣＣ端子に接続し、ドレイン電位Ｖ２とＨＩＮ信号との反転論理積（ＮＡＮＤ演算）をとることで、ノードＮ１の地絡のタイミングに合わせて制御信号Ｓ１をオフ信号にすることができる。
【００８４】
また、これまでの説明においては、電圧検出素子としてエンハンスメント型ＭＯＳトランジスタを使用する例を示したが、電圧検出素子にはデプレッション型ＭＯＳトランジスタを使用しても良い。
【００８５】
電位ＶＳが負電位になった場合、エンハンスメント型ＭＯＳトランジスタでは検出できないが、例えば、デプレッション型ＮＭＯＳトランジスタであれば、電位ＶＳが負電位になった場合にオフ状態になるので、負の電位ＶＳを検出することが可能となる。
【００８６】
＜Ａ−５．変形例２＞
また、これまでの説明においては、図１に示したように、ＨＮＭＯＳトランジスタ４のドレイン電位によりオン、オフ制御を行うＮＭＯＳトランジスタ２１を示したが、図８に示すＨＶＩＣ１００Ａのように、ＨＮＭＯＳトランジスタ５のドレイン電位によりオン、オフ制御を行うＮＭＯＳトランジスタ２２を併せて備えるようにしても良い。
【００８７】
この場合、ＮＭＯＳトランジスタ２２のドレイン電極には抵抗３３を介してロジック回路電圧ＶＣＣが与えられる構成とし、ＮＭＯＳトランジスタ２２のソース電極は接地電位が与えられる構成とする。そしてＮＭＯＳトランジスタ２２のドレイン電位Ｖ２２をインターフェース回路１でモニタすることによっても、電位ＶＳを間接的にモニタする構成とする。なお、図８において図１に示したＨＶＩＣ１００と同一の構成については同一の符号を付し、重複する説明は省略する。
【００８８】
このように、電位ＶＳの電圧検出素子を複数備えることで、冗長性を有することになり、電位ＶＳのモニタリングの失敗の可能性を低減できる。
【００８９】
また、電圧検出素子に冗長性を持たせるという意味では、図１に示した、ＨＮＭＯＳトランジスタ４のドレイン電位によりオン、オフ制御を行うＮＭＯＳトランジスタ２１と同様のＮＭＯＳトランジスタを複数並列に接続して電圧検出素子を奇数個とし、それぞれのドレイン電位を多数決回路の入力に与える。
【００９０】
ここで、多数決回路は複数の論理ゲートで構成され、入力される信号のうち、過半数を越える論理値を、その出力とする回路である。
【００９１】
図９に多数決回路の一例として、３入力多数決回路の真理値表を示す。
【００９２】
図９においては、Ａ、Ｂ、Ｃの３入力に対する出力Ｙを示しており、過半数を越える論理値が、出力Ｙの論理値となっていることが判る。
【００９３】
このような構成とすることで、複数の電圧検出素子のうち、例えば１つが誤動作を起こして誤った論理を出力したとしても、多数決回路からは正常な論理が出力されることになり、電位ＶＳのモニタリングの失敗の可能性をさらに低減できる。
【００９４】
＜Ａ−６．変形例３＞
これまでの説明においては、電圧検出素子としてＮＭＯＳトランジスタあるいはＰＭＯＳトランジスタを使用する例を示したが、図１０に示すＨＶＩＣ１００ＢのようにＣＭＯＳトランジスタを使用しても良い。なお、図１０において図１に示したＨＶＩＣ１００と同一の構成については同一の符号を付し、重複する説明は省略する。
【００９５】
図１０に示すように、ＨＮＭＯＳトランジスタ４のドレイン電極を、ＣＭＯＳトランジスタ２１０の共通ゲート電極に接続し、ＣＭＯＳトランジスタ２１０を構成するＰＭＯＳトランジスタのソース電極にはロジック回路電圧ＶＣＣが与えられる構成とし、ＣＭＯＳトランジスタ２１０を構成するＮＭＯＳトランジスタのソース電極は接地電位が与えられる構成としている。そして、ＣＭＯＳトランジスタ２１０の出力電位Ｖ２をインターフェース回路１でモニタすることで、電位ＶＳを間接的にモニタする構成となっている。
【００９６】
このような構成において、電位Ｖ１がＧＮＤ電位になった場合、ＣＭＯＳトランジスタ２１０を構成するＰＭＯＳトランジスタはオン状態となるが、ＮＭＯＳトランジスタはオフ状態であることから、ＣＭＯＳトランジスタ２１０の出力からはロジック回路電圧ＶＣＣが出力されることになり、これと例えばＨＩＮ信号との反転論理積（ＮＡＮＤ演算）をとることで、ノードＮ１の地絡のタイミングに合わせて制御信号Ｓ１をオフ信号にすることができる。
【００９７】
なお、電圧検出素子としてＣＭＯＳトランジスタを使用することで、回路電流を低減できる利点を有している。
【００９８】
次に、図１１〜図１３を用いて、ＣＭＯＳトランジスタ２１０の構成について説明する。
【００９９】
図１１は、ＣＭＯＳトランジスタ２１０の平面構成を示す平面図であり、便宜的に、エピタキシャル層１０２の表面内に形成される不純物領域も示している。また、図１２および図１３は、それぞれ図１１に示すＣＭＯＳトランジスタ２１０のＣ−Ｃ線およびＤ−Ｄ線での断面構成を表す図である。
【０１００】
図１１に示すように、ＣＭＯＳトランジスタ２１０は、Ｎ型拡散領域１２５（Ｎ＋）で囲まれたエピタキシャル層１０２上に設けられたＰＭＯＳトランジスタＰ２１０と、エピタキシャル層１０２の表面内に配設されたＰ型ウエル領域１１４上に設けられたＮＭＯＳトランジスタＮ２１０とで構成されている。
【０１０１】
ＰＭＯＳトランジスタＰ２１０において、高電位配線ＷＲの両側面外方のエピタキシャル層１０２の表面内には、ソース・ドレイン領域としてＰ型拡散領域１１６（Ｐ＋）が選択的に配設されている。そして、Ｐ型拡散領域１１６の上方には、Ｐ型拡散領域１１６に電気的に接続されるソース・ドレイン電極１２０が、例えばアルミニウムで形成されている。なお、ソース・ドレイン電極１２０の一方はＮＭＯＳトランジスタＮ２１０のソース・ドレイン領域にも接続され、ＣＭＯＳトランジスタの出力となる。
【０１０２】
なお、中央のエピタキシャル層１０２を囲むＮ型拡散領域１２５はエピタキシャル層１０２で囲まれ、エピタキシャル層１０２はＰ型拡散領域１０３で囲まれている。
【０１０３】
ＮＭＯＳトランジスタＮ２１０において、高電位配線ＷＲの両側面外方のＰ型ウエル領域１１４の表面内には、ソース・ドレイン領域としてＰ型拡散領域１１５が選択的に配設されている。そして、Ｎ型拡散領域１１５の上方には、Ｎ型拡散領域１１５に電気的に接続されるソース・ドレイン電極１２０が、例えばアルミニウムで形成されている。なお、ソース・ドレイン電極１２０の一方はＰＭＯＳトランジスタＰ２１０のＰ型拡散領域１１６にも接続されている。なお、エピタキシャル層１０２はＰ型拡散領域１０３で囲まれている。
【０１０４】
また、図１２および図１３に示すように、Ｐ型拡散領域１１６の形成領域はフィールド酸化膜１０７で規定され、フィールド酸化膜１０７を覆うように層間絶縁膜１１７が配設されている。高電位配線ＷＲは、ゲート電極として機能するように、２つのＰ型拡散領域１１６の端縁部上方に跨るようにフィールド酸化膜１０７および層間絶縁膜１１７の上部に配設されている。
【０１０５】
また、中央のエピタキシャル層１０２を囲むＮ型拡散領域１２５は、主面表面から半導体基板１０１に達するように配設されるとともに、埋め込み拡散領域１０４にも接触して、中央のエピタキシャル層１０２をＰ型不純物領域から完全に分離している。なお、ＮＭＯＳトランジスタＮ２１０の断面構造は、図７を用いて説明したＮＭＯＳトランジスタ２１と同じであるので説明は省略する。
【０１０６】
＜Ａ−７．変形例４＞
これまでの説明においては、１つのレベルの電位ＶＳを検出対象とする構成を示したが、図１４に示すＨＶＩＣ１００Ｃのように、複数のＮＭＯＳトランジスタ（ここでは、ＮＭＯＳトランジスタ２１および２１１）を並列に接続し、それぞれの閾値電圧を異なったものとすることで電位ＶＳの検出レベルを複数に設定することができる。なお、図１４において図１に示したＨＶＩＣ１００と同一の構成については同一の符号を付し、重複する説明は省略する。
【０１０７】
以下、図１５および図１６を用いて、ＮＭＯＳトランジスタ２１および２１１の構成の一例について説明する。
【０１０８】
＜Ａ−７−１．ゲート酸化膜の厚さの変更＞
図１５は、ＮＭＯＳトランジスタ２１および２１１の平面構成を示す平面図であり、便宜的に、エピタキシャル層１０２の表面内に形成される不純物領域も示している。また、図１６は、図１５に示すＮＭＯＳトランジスタ２１および２１１のＥ−Ｅ線での断面構成を表す図である。
【０１０９】
図１５に示すように、ＮＭＯＳトランジスタ２１においては、高電位配線ＷＲの両側面外方のＰ型ウエル領域１１４の表面内に、ソース・ドレイン領域としてＰ型拡散領域１１５が選択的に配設されている。そして、Ｎ型拡散領域１１５の上方には、Ｎ型拡散領域１１５に電気的に接続されるソース・ドレイン電極１２０が、例えばアルミニウムで形成されている。なお、ソース・ドレイン電極１２０の一方は接地されている。
【０１１０】
一方、ＮＭＯＳトランジスタ２１１においては、高電位配線ＷＲよりも下層に、例えばポリシリコンで形成される高電位配線ＷＲ１をゲート電極とし、高電位配線ＷＲ１の両側面外方のＰ型ウエル領域１１４の表面内に、ソース・ドレイン領域としてＰ型拡散領域１１５が選択的に配設されている。
【０１１１】
なお、形成深さの異なる高電位配線ＷＲおよびＷＲ１で、それぞれ材質を変えているが、これは、各層で使用される配線材をそれぞれ使用するという観点に立つもので、製造コストの増加を抑制できるという利点がある。
【０１１２】
そして、Ｎ型拡散領域１１５の上方には、Ｎ型拡散領域１１５に電気的に接続されるソース・ドレイン電極１２０が、例えばアルミニウムで形成されている。なお、ソース・ドレイン電極１２０の一方は接地されている。
【０１１３】
なお、高電位配線ＷＲと高電位配線ＷＲ１とはコンタクトホール等で電気的に接続され、電位的には同じ電位Ｖ１（図１４）が与えられる。
【０１１４】
具体的には、図１６に示すように、ＮＭＯＳトランジスタ２１においてはフィールド酸化膜１０７および層間絶縁膜１１７の上部に配設された高電位配線ＷＲをゲート電極として使用し、フィールド酸化膜１０７および層間絶縁膜１１７をゲート酸化膜として使用する。一方、ＮＭＯＳトランジスタ２１１においてはフィールド酸化膜１０７の上部に配設された高電位配線ＷＲ１をゲート電極として使用し、フィールド酸化膜１０７をゲート酸化膜として使用する。これにより、ＮＭＯＳトランジスタ２１と２１１とで、それぞれのゲート酸化膜の厚さを異なった厚さとすることができ、電位ＶＳの検出レベルを複数に設定することができる。
【０１１５】
すなわち、ＮＭＯＳトランジスタ２１および２１１の閾値電圧Ｖｔｈは、Ｐ型ウエル領域１１４の表面濃度が同一の場合、以下に示す数式（１）に従って異なった値となり、ゲート酸化膜が厚い高電位配線ＷＲを使用したＮＭＯＳトランジスタの閾値電圧Ｖｔｈが高くなる。
【０１１６】
Ｖｔｈ＝√（２εｓｑＮＡ（２φＢ））／Ｃｏ＋２φＢ  ・・・（１）
すなわち、単位面積あたりのゲート酸化膜の容量Ｃｏは、Ｃｏ＝εｏｘ／ｄで表される。ここで、εｏｘは酸化膜の誘電率、ｑは電子の電荷量、ｄはゲート酸化膜の膜厚であり、ゲート酸化膜の膜厚が大きくなると容量Ｃｏは小さくなり、閾値電圧Ｖｔｈが高くなる。
【０１１７】
なお、上記数式（１）においてεｓは半導体の誘電率、ＮＡはＰ型ウエル領域１１４の不純物濃度、Ｂφはフェルミポテンシャルである。
【０１１８】
ＭＯＳトランジスタは、設定した閾値電圧Ｖｔｈの前後でオン／オフ動作するため、ある電位以上または以下の判定しかできない。しかし、ＨＶＩＣ１００Ｃのように、閾値電圧Ｖｔｈの異なるＭＯＳトランジスタを電圧検出素子として使用することで、電位ＶＳの検出レベルを複数に設定することができる。
【０１１９】
ここで、図１７を用いてＨＶＩＣ１００Ｃにおける電圧検出動作を説明する。
【０１２０】
図１７においては、電位ＶＳの変動特性と、電位ＶＳの変動に対応してＮＭＯＳトランジスタ２１および２１１が動作した場合のドレイン電位Ｖ２の出力波形を示している。
【０１２１】
図１７に示すように、電位ＶＳが高電位ＨＶから接地電位ＧＮＤまで、段階的に変化するような場合、まず、電位ＶＳがＮＭＯＳトランジスタ２１の閾値電圧Ｖｔｈ１に達した時点でＮＭＯＳトランジスタ２１がオフ状態となり、ドレイン電位Ｖ２がロジック回路電圧ＶＣＣとなる。
【０１２２】
また、電位ＶＳがＮＭＯＳトランジスタ２１１の閾値電圧Ｖｔｈ２に達した時点でＮＭＯＳトランジスタ２１１がオフ状態となり、ドレイン電位Ｖ２がロジック回路電圧ＶＣＣとなる。
【０１２３】
このように、ＨＶＩＣ３００においては電位ＶＳの検出レベルを３レベルに設定することができ、電位ＶＳが過渡的に変化しているような場合でも、ＮＭＯＳトランジスタ２１および２１１の出力値の論理和や論理積をとることで、電圧検出が可能となる。
【０１２４】
なお、ＮＭＯＳトランジスタ２１と２１１とで、ゲート酸化膜の厚さを変える構成としては、図１８および図１９に示すような構成を採用しても良い。
【０１２５】
すなわち、図１８においては、ＮＭＯＳトランジスタ２１１のゲート電極の配設位置に対応する部分の層間絶縁膜１１７を異方性エッチング等で選択的に除去し、フィールド酸化膜１０７を露出させる。その後、ＮＭＯＳトランジスタ２１および２１１のゲート電極として高電位配線ＷＲを一体構造となるように配設することで、フィールド酸化膜１０７および層間絶縁膜１１７をゲート酸化膜として使用するＮＭＯＳトランジスタ２１、フィールド酸化膜１０７をゲート酸化膜として使用するＮＭＯＳトランジスタ２１１を得ることができる。
【０１２６】
また、図１９においては、層間絶縁膜１１７の形成前に、ＮＭＯＳトランジスタ２１１のゲート電極の配設位置に対応する部分のフィールド酸化膜１０７を異方性エッチング等で選択的に除去し、Ｐ型ウエル領域１１４等の活性領域を露出させる。その後、層間絶縁膜１１７を形成して露出した活性領域を含めてエピタキシャル層１０２の主面全面を覆った後、ＮＭＯＳトランジスタ２１および２１１のゲート電極として高電位配線ＷＲを一体構造となるように配設することで、フィールド酸化膜１０７および層間絶縁膜１１７をゲート酸化膜として使用するＮＭＯＳトランジスタ２１、層間絶縁膜１１７をゲート酸化膜として使用するＮＭＯＳトランジスタ２１１を得ることができる。
【０１２７】
なお、図１６および図１８に示すＮＭＯＳトランジスタ２１１の構成は、実施の形態１において説明した、フィールド酸化膜１０７だけをゲート酸化膜として用いる構成に相当し、図１９に示すＮＭＯＳトランジスタ２１１の構成は、層間絶縁膜１１７だけをゲート酸化膜として用いる構成に相当する。
【０１２８】
このように、ＮＭＯＳトランジスタ２１と２１１とで高電位配線ＷＲを一体構造とすることで、配線間の接続が不要となり、製造工程を簡略化できる。
【０１２９】
なお、上記においてはＮＭＯＳトランジスタ２１および２１１の２個のＭＯＳトランジスタを使用する例を示したが、ＭＯＳトランジスタは２個に限定されるものではなく、複数のＭＯＳトランジスタのそれぞれのゲート酸化膜の厚さを変えることで、電位ＶＳの検出レベルの値をさらに増やすことができる。
【０１３０】
＜Ａ−７−２．ウエル領域の不純物濃度の変更＞
また、ＮＭＯＳトランジスタ２１および２１１のそれぞれの閾値電圧を異なったものとするには、ゲート酸化膜の厚さを異なったものとことする以外に、それぞれのＰ型ウエル領域１１４の不純物濃度を異なったものとする構成として良い。
【０１３１】
すなわち上述した数式（１）で表されるように、閾値電圧Ｖｔｈは、Ｐ型ウエル領域１１４の不純物濃度ＮＡによって制御できるので、ＮＭＯＳトランジスタ２１および２１１のそれぞれのＰ型ウエル領域１１４の製造プロセス（チャネルドープ工程）において、ＮＭＯＳトランジスタ２１のＰ型ウエル領域１１４の表面近傍の不純物濃度を、ＮＭＯＳトランジスタ２１１よりも高くするように調整することで、いわゆるチャネル領域の不純物濃度をＮＭＯＳトランジスタ２１と２１１とで異ならせ、両者の閾値電圧を異なったものとすることができる。
【０１３２】
例えば、ＮＭＯＳトランジスタ２１および２１１のそれぞれのＰ型ウエル領域１１４に同じ濃度のボロンイオン（Ｐ型不純物）を注入した後、ＮＭＯＳトランジスタ２１１のＰ型ウエル領域１１４のみにリンイオン（Ｎ型不純物）を注入することで、表面のＰ型不純物濃度を下げることができ、ＮＭＯＳトランジスタ２１１の閾値電圧を低下させることができる。
【０１３３】
このように、不純物濃度を調整して閾値電圧を制御することで、閾値電圧を広範囲に、かつ精度良く変化させることができるので、電位ＶＳが変動する場合に、複数の検出レベルを容易に設定できる利点を有する。
【０１３４】
＜Ａ−８．変形例５＞
図７を用いて説明したＮＭＯＳトランジスタ２１の断面構成においては、埋め込み拡散領域１０４の面積がＰ型ウエル領域１１４より小さく、Ｐ型ウエル領域１１４を取り囲むＰ型拡散領域１０３が、半導体基板１の表面に達するように配設されていたので、Ｐ型ウエル領域１１４は電気的には半導体基板１０１とは分離されていなかった。これは、Ｐ型ウエル領域１１４の電位を半導体基板１０１の電位に固定するための構成であった。
【０１３５】
しかし、Ｐ型ウエル領域１１４を半導体基板１０１から電気的に分離す構成とすることで、ＮＭＯＳトランジスタ２１の閾値電圧を電気的に変化させることが可能となる。
【０１３６】
以下、図２０および図２１を用いて、ＮＭＯＳトランジスタ２１の閾値電圧を電気的に変化させる構成の一例について説明する。
【０１３７】
図２０は、ＮＭＯＳトランジスタ２１の平面構成を示す平面図であり、便宜的に、エピタキシャル層１０２の表面内に形成される不純物領域も示している。また、図２１は、図２０に示すＮＭＯＳトランジスタ２１のＦ−Ｆ線での断面構成を表す図である。なお、図２０および図２１において、図７に示すＮＭＯＳトランジスタ２１と同一の構成については同一の符号を付し、重複する説明は省略する。
【０１３８】
図２０に示すように、ＮＭＯＳトランジスタ２１は、エピタキシャル層１０２の表面内に配設されたＰ型ウエル領域１１４上に設けられ、高電位配線ＷＲの両側面外方のＰ型ウエル領域１１４の表面内には、ソース・ドレイン領域としてＮ型拡散領域１１５が選択的に配設されている。Ｐ型ウエル領域１１４はＰ型拡散領域１０３で囲まれ、Ｐ型拡散領域１０３はＮ型拡散領域１２５で囲まれ、Ｎ型拡散領域１２５はエピタキシャル層１０２で囲まれ、エピタキシャル層１０２はＰ型拡散領域１０３で囲まれている。
【０１３９】
そして、Ｎ型拡散領域１１５の上方には、Ｎ型拡散領域１１５に電気的に接続されるソース・ドレイン電極１２０が、例えばアルミニウムで形成されている。なお、ソース・ドレイン電極１２０の一方は接地（ＧＮＤ）されている。
【０１４０】
また、Ｐ型ウエル領域１１４の上方には、Ｐ型ウエル領域１１４に電気的に接続される電位制御電極１３０が例えばアルミニウムで形成されている。
【０１４１】
また、図２１に示すように、埋め込み拡散領域１０４の面積がＰ型ウエル領域１１４より大きく、Ｐ型拡散領域１０３は埋め込み拡散領域１０４の表面に達するように配設されている。そして、Ｎ型拡散領域１２５、エピタキシャル層１０２および最外周のＰ型拡散領域１０３は、何れも半導体基板１０１の表面に達するように配設されており、Ｐ型ウエル領域１１４は半導体基板１０１から電気的に完全に分離されている。
【０１４２】
このような構成を採ることで、電位制御電極１３０を介してＰ型ウエル領域１１４にバイアス電圧を印加することで、Ｐ型ウエル領域１１４の電位を任意に制御することができ、閾値電圧を電気的に変化させることが可能となる。
【０１４３】
Ｐ型ウエル領域１１４に印加するバイアス電圧ＶＢＳと閾値電圧の変化幅ΔＶｔｈとの関係を下記の数式（２）に示す。
【０１４４】
ΔＶｔｈ＝√（２εｓｑＮＡ）／Ｃｏ・（√（２φＢ＋ＶＢＳ）−√（２φＢ））・・・（２）
また、図２２には、Ｐ型ウエル領域１１４に印加するバイアス電圧ＶＢＳが異なる場合の、閾値電圧Ｖｔｈとドレイン電流Ｉｄの平方根との関係を示す。
【０１４５】
ＭＯＳトランジスタの理論式によれば、飽和電流領域のドレイン電流は、ゲート電圧の２乗に比例して増加するので、バイアス電圧ＶＢＳを所定値に固定し、飽和電圧領域のドレイン電圧を印加した状態でゲート電圧を変化させ、そのときのドレイン電流の平方根をプロットすることで図２２に示す特性の１つを得ることができる。なお、√（Ｉｄ）＝０となるゲート電圧の値が閾値電圧Ｖｔｈと定義されるので、図２２においては横軸を閾値電圧Ｖｔｈとして表示している。
【０１４６】
図２２によれば、バイアス電圧ＶＢＳを０Ｖ、−１Ｖ、−４Ｖおよび−１６Ｖに設定した場合の特性を示しており、バイアス電圧ＶＢＳを調整することで閾値電圧Ｖｔｈを制御できることが明示されている。
【０１４７】
従って、ＮＭＯＳトランジスタ２１の構成として、図２０および図２１に示す構成を採用し、Ｐ型ウエル領域１１４に印加するバイアス電圧ＶＢＳを変化させ、ＮＭＯＳトランジスタ２１がオフ動作するバイアス電圧ＶＢＳをモニタすることで、電位ＶＳに適した検出レベルを設定することができる。
【０１４８】
なお、実際に、ＮＭＯＳトランジスタ２１がオフ動作するバイアス電圧ＶＢＳを取得する作業は、ＨＶＩＣ１００のウエハレベルでの製造工程が完了し、当該ウエハの電気特性テスト時に行い、電位ＶＳに相当する電圧を外部からノードＮ１（図１）に与え、そのときにＮＭＯＳトランジスタ２１がオフ動作するバイアス電圧ＶＢＳを測定する。
【０１４９】
そして、ＨＶＩＣの動作中には、このバイアス電圧ＶＢＳが常にＰ型ウエル領域１１４に印加されるように、例えば、図２３に示すＨＶＩＣ１００Ｄのようにバイアス電圧出力回路９０を内蔵した構成とする。
【０１５０】
ここで、バイアス電圧出力回路９０の構成の一例を図２４に示す。
【０１５１】
図２４に示すように、バイアス電圧出力回路９０は、ロジック回路電圧ＶＣＣを電源として基準電圧Ｖｒｅｆを発生する基準電圧発生部３０と、基準電圧Ｖｒｅｆを抵抗分割することでバイアス電圧ＶＢＳを生成する可変抵抗Ｒ１およびＲ２と、可変抵抗Ｒ１およびＲ２の抵抗値を調整する抵抗調整回路５０と、抵抗調整回路５０の制御プログラムを記憶したＥＰＲＯＭなどのメモリデバイス部４０とを有している。
【０１５２】
メモリデバイス部４０には、バイアス電圧ＶＢＳを調整するために、可変抵抗Ｒ１およびＲ２の抵抗値とバイアス電圧ＶＢＳとの関係に基づいて抵抗調整回路５０を制御するプログラムが記憶されており、例えば、ＨＶＩＣ１００Ｄが動作を開始した情報をメモリデバイス部４０が受けると、自動的に制御プログラムが抵抗調整回路５０に与えられるように構成されている。
【０１５３】
このように、バイアス電圧ＶＢＳを調整するためのバイアス電圧出力回路９０を備えることで、電圧検出素子の製造上のバラツキに起因する閾値電圧の特性変動を調整でき、冗長性を持たせるために、複数の電圧検出素子を準備する必要がなく、装置面積を縮小できる利点を有する。
【０１５４】
また、製造条件を変えることなく電圧検出素子の閾値電圧の設定を容易に行うことができる。
【０１５５】
また複数の同一構造のＭＯＳトランジスタに対して、それぞれ異なる閾値電圧を設定できるので、図１５を用いて説明したような、電位ＶＳの検出レベルを複数に設定することができる構成を、同一構造のＭＯＳトランジスタで構成できる。
【０１５６】
＜Ｂ．実施の形態２＞
＜Ｂ−１．装置構成および動作＞
図２５に、本発明に係る実施の形態２として、ＨＶＩＣ２００の構成を示す。なお、図２５においては、図１に示したＨＶＩＣ１００と同一の構成については同一の符号を付し、重複する説明は省略する。
【０１５７】
図１を用いて説明したＨＶＩＣ１００においては、電圧検出素子が低電位領域に配設された構成を示したが、図２５に示すＨＶＩＣ２００においては、電圧検出素子を高電位側パワーデバイス駆動回路ＨＤ内に配設し、検出結果をロジックフィルタ８に与えることで、地絡により電位ＶＳが接地電位になったような場合には、高電位側のゲートドライバーの出力ＨＯを停止する構成となっている。
【０１５８】
図２５において、高電位側パワーデバイス駆動回路ＨＤ内に設けられ、高電位側パワーデバイス駆動回路ＨＤからの信号を低電位側に逆レベルシフトするＨＰＭＯＳトランジスタ５１のドレイン電極に、電圧検出素子であるＰＭＯＳトランジスタ２３のゲート電極を接続し、ＰＭＯＳトランジスタ２３のドレイン電極は抵抗３４を介してノードＮ１に接続されている。なお、ＰＭＯＳトランジスタ２３のソース電極は、ＰＭＯＳトランジスタ２４のソース電極側、すなわちキャパシタ１０の一方の電極に接続されている。
【０１５９】
ＨＰＭＯＳトランジスタ５１のソース電極は、ＰＭＯＳトランジスタ２４のソース電極側、すなわちキャパシタ１０の一方の電極に接続され、ＨＰＭＯＳトランジスタ５１のドレイン電極は、低電位側に設けられた抵抗３５を介して接地されている。従って、ＨＰＭＯＳトランジスタ５１がオン状態となると、低電位配線ＷＲ２（出力線）を通して低電位側にドレイン電流が供給される。この、低電位配線ＷＲ２に電位Ｖ３が生じるように抵抗３５が接続されており、この電位Ｖ３をインターフェース回路１に与えることで、高電位側パワーデバイス駆動回路ＨＤからの信号が低電位側に逆レベルシフトされたことになる。なお、ＨＰＭＯＳトランジスタ５１のゲート電極にはパルス発生回路ＰＧからパルス信号が与えられる構成となっており、当該パルス信号に基づいて低電位側への信号を送信している。
【０１６０】
なお、ＨＰＭＯＳトランジスタ５１などの高耐圧トランジスタを高電位側に設け、逆レベルシフトトランジスタとして使用することは従来から行われているが、発明者は、ＨＰＭＯＳトランジスタ５１のドレイン電位Ｖ３を電位ＶＳにほぼ等しいと見なすことができることに着目し、電位Ｖ３をモニタすることで電位ＶＳを検知するという技術思想に到達した。
【０１６１】
すなわち、低電位配線ＷＲ２の電位は上述したように低電位側回路に接続されるので、基本的にＧＮＤに近い電位となっている。このため高電位側パワーデバイス駆動回路ＨＤにおいてノードＮ１の電位ＶＳが、例えば地絡により接地電位になったような場合には、ＰＭＯＳトランジスタ２３はオフ状態となり、ドレイン電位Ｖ４はそのときの電位ＶＳ、すなわちＧＮＤに等しくなり、ＰＭＯＳトランジスタ２３の出力は「ＬＯＷ」となる。
【０１６２】
一方、ノードＮ１の電位ＶＳが高電位ＨＶとなると、ＰＭＯＳトランジスタ２３はオンフ状態となり、ドレイン電位Ｖ４はそのときの電位ＶＳ、すなわちＨＶに等しくなり、ＰＭＯＳトランジスタ２３の出力は「Ｈｉｇｈ」となる。
【０１６３】
このように、ＰＭＯＳトランジスタ２３を設けることで、高電位側パワーデバイス駆動回路ＨＤ内において電位ＶＳをモニタすることが可能となる。
【０１６４】
＜Ｂ−２．具体的構成例＞
次に、ＨＶＩＣ２００の具体的な構成の一例について図２６および図２７を用いて説明する。
【０１６５】
図２６は、ＨＶＩＣ２００のうち、高電位側パワーデバイス駆動回路ＨＤ、ＰＭＯＳトランジスタ２３などの電圧検出素子が配設された電圧センス部ＳＰＨ、ＨＰＭＯＳトランジスタ５１などの高耐圧のレベルシフトトランジスタＬＳＴＨ、ロジックフィルタ８などの高電位側ロジック回路ＨＬおよび低電位側ロジック回路ＬＬの半導体基板主面上での平面配置を示す平面図である。なお、図２６は模式的に示された図であり、各構成の大きさや配設間隔は現実の装置とは異なる。なお、図４に示したＨＶＩＣ１００と同一の構成については同一の符号を付し、重複する説明は省略する。
【０１６６】
図２６に示すように、高電位側パワーデバイス駆動回路ＨＤ内のレベルシフトトランジスタＬＳＴＨから低電位側ロジック回路ＬＬまで延在する低電位配線ＷＲ２が、電圧センス部ＳＰＨの上部を跨ぐように電圧センス部ＳＰＨを配置し、低電位配線ＷＲ２をゲート電極とし、その両サイドにソース・ドレイン層を設けることで電圧検出素子としてのＭＯＳトランジスタが形成されるようにした。
【０１６７】
図２７には、図２６に示すＧ−Ｇ線での断面構造の一例を示す。なお、図２７において、図５に示したＨＶＩＣ１００と同一の構成については同一の符号を付し、重複する説明は省略する。
【０１６８】
図２７においては、レベルシフトトランジスタＬＳＴＨ、電圧センス部ＳＰＨ、高電位側パワーデバイス駆動回路ＨＤを囲む分離構造ＲＳの一部、および低電位側ロジック回路ＬＬの断面構成を示しており、まず、レベルシフトトランジスタＬＳＴＨの構成について説明する。
【０１６９】
レベルシフトトランジスタＬＳＴＨは、分離構造ＲＳと同様にマルチフィールドプレート構造により電界を緩和する構成を採っている。すなわち、エピタキシャル層１０２の表面内に円環状に配設されたＰ型拡散領域１２６（Ｐ＋）をドレイン領域とし、Ｐ型拡散領域１２６は間隔を開けて、Ｐ型拡散領域１２６を同心円状に囲むようにフィールド酸化膜１０７が配設されている。そして、同心円状のフィールド酸化膜１０７の外周のエピタキシャル層１０２の表面内にはソース領域となるＰ型拡散領域１０６が同心円状に配設され、Ｐ型拡散領域１０６の外縁に接するように、同心円状にＮ型拡散領域１１８（Ｎ＋）が配設されている。なお、Ｐ型拡散領域１２６の外周端縁部からフィールド酸化膜１０７の底面全域を覆うようにＰ型不純物領域１３５が設けられている。
【０１７０】
そして、同心円状のフィールド酸化膜１０７の内側の端縁部上からＰ型拡散領域１２６の端縁部上に渡るように低電位ポリシリコンフィールドプレート１１１が配設され、フィールド酸化膜１０７上には浮遊電位ポリシリコンフィールドプレート１１２が同心円状に複数配設され、フィールド酸化膜１０７の外側の端縁部上からＰ型拡散領域１０６の端縁部上に渡るように同心円状のゲート電極１０９が配設されている。
【０１７１】
なお、低電位ポリシリコンフィールドプレート１１１およびゲート電極１０９は、それぞれゲート酸化膜ＧＸ１およびＧＸ２の上に配設されている。
【０１７２】
また、Ｎ型拡散領域１１８は、エピタキシャル層１０２の主面表面から埋め込み拡散領域１０４に達するように配設されたＮ型拡散領域１０５と部分的に重なるように配設されている。
【０１７３】
電圧センス部ＳＰＨは、エピタキシャル層１０２の表面に選択的に配設されたフィールド酸化膜１０７と、エピタキシャル層１０２の表面から埋め込み拡散領域１０４（Ｎ＋）に達するように設けられ、ＭＯＳトランジスタの活性領域を規定するＰ型拡散領域１０３（Ｐ＋）とを備えている。
【０１７４】
また、電圧センス部ＳＰＨの配設領域に対応するように、埋め込み拡散領域１０４が配設されている。
【０１７５】
分離構造ＲＳは、エピタキシャル層１０２の表面に高電位側パワーデバイス駆動回路ＨＤを囲むように配設されたフィールド酸化膜１０７と、フィールド酸化膜１０７とは間隔を開けてエピタキシャル層１０２の表面内に配設されたＰ型拡散領域１０６（Ｐ＋）と、フィールド酸化膜１０７を間に挟んで、Ｐ型拡散領域１０６とは反対側のエピタキシャル層１０２の表面内に配設されたＮ型拡散領域１１８と、フィールド酸化膜１０７の端縁部上からＰ型拡散領域１０６の端縁部上に渡るように配設された低電位ポリシリコンフィールドプレート１１１と、フィールド酸化膜１０７上に選択的に複数配設された浮遊電位ポリシリコンフィールドプレート１１２と、フィールド酸化膜１０７の端縁部上からＮ型拡散領域１１８の端縁部上に渡るように配設された高電位ポリシリコンフィールドプレート１１３とを有している。
【０１７６】
レベルシフトトランジスタＬＳＴＨと、低電位側ロジック回路ＬＬとの間のエピタキシャル層１０２の表面には、フィールド酸化膜１０７が配設され、当該フィールド酸化膜１０７で覆われたエピタキシャル層１０２の主面表面から半導体基板１の表面に達するようにＰ型拡散領域１０３が配設されている。
【０１７７】
そして、エピタキシャル層１０２の主面全面を覆うように層間絶縁膜１１７が配設されている。
【０１７８】
レベルシフトトランジスタＬＳＴＨにおいては、Ｐ型拡散領域１２６（ドレイン領域）に達するように、層間絶縁膜１１７を貫通するドレイン電極１２６Ｄが設けられており、また、Ｐ型拡散領域１０６（ソース領域）に達するように、層間絶縁膜１１７を貫通するソース電極１０６Ｓが設けられている。
【０１７９】
そして、層間絶縁膜１１７上には、一方端がドレイン電極１２６Ｄに接続され、電圧センス部ＳＰＨおよび分離構造ＲＳの上部を跨いで他方端が低電位側ロジック回路ＬＬ内にまで延在するように設けられた高電位配線ＷＲ２が設けられている。なお、高電位配線ＷＲ２は、アルミニウム等の導電体で形成される。
【０１８０】
また、高電位配線ＷＲ２および層間絶縁膜１１７を覆うように表面保護膜（ガラスコート膜）１２１が配設されている。
【０１８１】
＜Ｂ−３．特徴的効果＞
以上説明したように、ＨＶＩＣ２００においては高電位側パワーデバイス駆動回路ＨＤ内において電位ＶＳをモニタすることが可能となるので、電位ＶＳが異常であることを検出した場合には、その情報をロジックフィルタ８などの高電位側ロジック回路ＨＬに与えることで、即座にオフ信号を出力させることができ、電位ＶＳの検出から高電位側パワーデバイスの停止までの時間を短縮することができる。
【０１８２】
＜Ｃ．実施の形態３＞
＜Ｃ−１．装置構成および動作＞
図２８に、本発明に係る実施の形態３として、ＨＶＩＣ３００の構成を示す。なお、図２８においては、図１に示したＨＶＩＣ１００と同一の構成については同一の符号を付し、重複する説明は省略する。
【０１８３】
図１を用いて説明したＨＶＩＣ１００においては、電圧検出素子のゲート電極として、レベルシフトトランジスタのドレイン配線を使用する例を示したが、図２８に示すＨＶＩＣ３００においては、電圧検出素子のゲート電極として専用の高電位配線ＷＲ３（出力線）を使用する。
【０１８４】
すなわち、図２８に示すように、キャパシタ１０の一方の電極に接続され、電位ＶＢが与えられる高電位配線ＷＲ３を、高電位側パワーデバイス駆動回路ＨＤ内から低電位側まで引き出し、低電位側に設けた電圧検出素子であるＮＭＯＳトランジスタ２１のゲート電極として使用する。
【０１８５】
ここで、ＮＭＯＳトランジスタ２１のドレイン電極には、抵抗３２を介してロジック回路電圧ＶＣＣが与えられ、ＮＭＯＳトランジスタ２１のソース電極は接地（ＧＮＤ）され、ＮＭＯＳトランジスタ２１のドレイン電位Ｖ２がインターフェース回路１に与えられることはＨＶＩＣ１００と同じである。
【０１８６】
＜Ｃ−２．具体的構成例＞
次に、ＨＶＩＣ３００の具体的な構成の一例について図２９および図３０を用いて説明する。
【０１８７】
図２９は、ＨＶＩＣ３００のうち、高電位側パワーデバイス駆動回路ＨＤ、ＮＭＯＳトランジスタ２１などの電圧検出素子が配設された電圧センス部ＳＰ、および低電位側ロジック回路ＬＬの半導体基板主面上での平面配置を示す平面図である。なお、図２９は模式的に示された図であり、各構成の大きさや配設間隔は現実の装置とは異なる。
【０１８８】
図２９において、高電位配線ＷＲ３は、一方端が電位ＶＢが与えられる所定のパッドＰＤに接続され、分離構造ＲＳ上および電圧センス部ＳＰの上部を跨ぐように引き出されている。ここで、電圧センス部ＳＰは低電位側の半導体素子が配置されていない非配置領域ＮＲに配設されている。
【０１８９】
すなわち、高電圧が印加される高電位配線ＷＲ３に低電位側の半導体素子が接して配置されると、ウエハ表面で放電現象を起こし低電位側の半導体素子に不具合が発生するが、電圧センス部ＳＰを非配置領域ＮＲに配設することで、このような不具合の発生を防止できる。
【０１９０】
図３０には、図２９に示すＨ−Ｈ線での断面構造の一例を示す。なお、図３０において、図５に示したＨＶＩＣ１００と同一の構成については同一の符号を付し、重複する説明は省略する。
【０１９１】
図３０においては、高電位側パワーデバイス駆動回路ＨＤを囲む分離構造ＲＳの一部、電圧センス部ＳＰおよび低電位側ロジック回路ＬＬの断面構成を示しているが、分離構造ＲＳ、電圧センス部ＳＰおよび低電位側ロジック回路ＬＬの構造については基本的にはＨＶＩＣ１００と同一なので、同じ構成の説明は省略する。
【０１９２】
図３０に示すように、高電位配線ＷＲ３の一方端は、高電位側パワーデバイス駆動回路ＨＤ内の電位ＶＢが与えられる所定のパッドＰＤＨに接続され、電圧センス部ＳＰの上部まで延在して、ゲート電極として機能するように配設されている。
【０１９３】
なお、電圧センス部ＳＰのエピタキシャル層１０２上を覆うフィールド酸化膜１０７は非配置領域ＮＲに対応するエピタキシャル層１０２上も併せて覆っている。
【０１９４】
＜Ｃ−３．特徴的効果＞
以上説明したように、ＨＶＩＣ３００においては、ＨＶＩＣ１００と同様に低電位側において電位ＶＳをモニタすることが可能となるので、短絡状態にあるパワーデバイス１２の制御信号ＨＯを停止して、パワーデバイス１２をオフ状態にすることができ、短絡保護を行うことができる。
【０１９５】
また、電圧検出素子のゲート電極として、専用の高電位配線ＷＲ３を使用するので、電圧検出素子の配置の自由度が増すことになる。
【０１９６】
＜Ｄ．実施の形態４＞
＜Ｄ−１．装置構成および動作＞
図３１に、本発明に係る実施の形態４として、ＨＶＩＣ４００の構成を示す。なお、図３１においては、図２５に示したＨＶＩＣ２００と同一の構成については同一の符号を付し、重複する説明は省略する。
【０１９７】
実施の形態３において説明したＨＶＩＣ３００では、電圧検出素子を低電位側に設け、高電位側から専用の高電位配線ＷＲ３を引き出して電圧検出素子のゲート電極として使用する構成を示したが、図３１に示すＨＶＩＣ４００では、電圧検出素子を高電位側パワーデバイス駆動回路ＨＤ内に設け、低電位側から専用の低電位配線ＷＲ４（出力線）を引き込んで電圧検出素子のゲート電極として使用する。
【０１９８】
すなわち、図３１に示すように、接地電位に接続された低電位配線ＷＲ４を、高電位側パワーデバイス駆動回路ＨＤ内に引き込み、ＰＭＯＳトランジスタ２３のゲート電極として使用する。なお、ＰＭＯＳトランジスタ２３のドレイン電極は抵抗３４を介してノードＮ１に接続されるとともに、ドレイン電位がロジックフィルタ８に与えられる構成となっている。ＰＭＯＳトランジスタ２３のソース電極は、ＰＭＯＳトランジスタ２４のソース電極側、すなわちキャパシタ１０の一方の電極に接続され、電位ＶＢが与えられる構成となっている。
【０１９９】
このような構成において、低電位配線ＷＲ４の電位は上述したように低電位側回路に接続されるので、基本的にＧＮＤに近い電位となっている。このため高電位側パワーデバイス駆動回路ＨＤにおいてノードＮ１の電位ＶＳが、例えば地絡により接地電位になったような場合には、ＰＭＯＳトランジスタ２３はオフ状態となり、ドレイン電位Ｖ４はそのときの電位ＶＳ、すなわちＧＮＤに等しくなり、ＰＭＯＳトランジスタ２３の出力は「ＬＯＷ」となる。
【０２００】
一方、ノードＮ１の電位ＶＳが高電位ＨＶとなると、ＰＭＯＳトランジスタ２３はオン状態となり、ドレイン電位Ｖ４はそのときの電位ＶＳ、すなわちＨＶに等しくなり、ＰＭＯＳトランジスタ２３の出力は「Ｈｉｇｈ」となる。この場合、電位ＶＳと電位ＶＢとで電位差を保持するように抵抗３４の抵抗値を設定する。
【０２０１】
このように、ＰＭＯＳトランジスタ２３を設けることで、高電位側パワーデバイス駆動回路ＨＤ内において電位ＶＳをモニタすることが可能となる。
【０２０２】
＜Ｄ−２．具体的構成例＞
次に、ＨＶＩＣ４００の具体的な構成の一例について図３２および図３３を用いて説明する。
【０２０３】
図３２は、ＨＶＩＣ４００のうち、高電位側パワーデバイス駆動回路ＨＤ、ＰＭＯＳトランジスタ２３などの電圧検出素子が配設された電圧センス部ＳＰＨ、および高電位側ロジック回路ＨＬの半導体基板主面上での平面配置を示す平面図である。なお、図３２は模式的に示された図であり、各構成の大きさや配設間隔は現実の装置とは異なる。
【０２０４】
図３２において、低高電位配線ＷＲ４は、一方端が接地電位ＧＮＤが与えられる所定のパッドＰＤＬに接続され、分離構造ＲＳ上および電圧センス部ＳＰの上部を跨ぐように高電位側パワーデバイス駆動回路ＨＤ内に引き込まれている。ここで、電圧センス部ＳＰＨは高電位側の半導体素子が配置されていない非配置領域ＮＲに配設されている。
【０２０５】
すなわち、低電位配線ＷＲ４に高電位側の半導体素子が接して配置されると、ウエハ表面で放電現象を起こし高電位側の半導体素子に不具合が発生するが、電圧センス部ＳＰＨを非配置領域ＮＲに配設することで、このような不具合の発生を防止できる。
【０２０６】
図３３には、図３２に示すＩ−Ｉ線での断面構造の一例を示す。なお、図３３において、図２７に示したＨＶＩＣ２００と同一の構成については同一の符号を付し、重複する説明は省略する。
【０２０７】
図３３においては、高電位側パワーデバイス駆動回路ＨＤを囲む分離構造ＲＳの一部および電圧センス部ＳＰＨの断面構成を示しているが、分離構造ＲＳ、電圧センス部ＳＰＨの構造については基本的にはＨＶＩＣ２００と同一なので、同じ構成の説明は省略する。
【０２０８】
図３３に示すように、低電位配線ＷＲ４の一方端は、接地電位ＧＮＤが与えられる所定のパッドＰＤＬに接続され、電圧センス部ＳＰＨの上部まで延在して、ゲート電極として機能するように配設されている。
【０２０９】
なお、電圧センス部ＳＰＨのエピタキシャル層１０２上を覆うフィールド酸化膜１０７は非配置領域ＮＲに対応するエピタキシャル層１０２上も併せて覆っている。
【０２１０】
＜Ｄ−３．特徴的効果＞
以上説明したように、ＨＶＩＣ４００においては、ＨＶＩＣ２００と同様に高電位側において電位ＶＳをモニタすることが可能となるので、電位ＶＳが異常であることを検出した場合には、その情報をロジックフィルタ８などの高電位側ロジック回路ＨＬに与えることで、即座にオフ信号を出力させることができ、電位ＶＳの検出から高電位側パワーデバイスの停止までの時間を短縮することができる。
【０２１１】
また、電圧検出素子のゲート電極として、専用の低電位配線ＷＲ４を使用するので、電圧検出素子の配置の自由度が増すことになる。
【０２１２】
なお、以上説明した実施の形態２〜４で使用する電圧検出素子は、実施の形態１の変形例３〜５で説明した構成を採用しても良いことは言うまでもない。
【０２１３】
【発明の効果】
本発明に係る請求項１記載の半導体装置によれば、低電位部に配設された電圧検出素子によって第１および第２のレベルシフト部のうち、少なくとも１方の出力線の電位、すなわち高電位の主電源電位を検出することができるので、第１および第２のスイッチングデバイスの接続ノードが地絡した場合には、そのタイミングに合わせて第２のパルス信号を発生させるなどして、高電位側スイッチングデバイスを非導通状態にすることができ、高電位側スイッチングデバイスに対する短絡保護機能を低コストで実現できる。
【０２１４】
本発明に係る請求項２記載の半導体装置によれば、高電位部に配設された電圧検出素子によって逆レベルシフト部の出力線の電位、すなわち高電位の主電源電位を検出することができるので、第１および第２のスイッチングデバイスの接続ノードが地絡した場合には、そのタイミングに合わせて制御部から高電位側スイッチングデバイスを非導通状態にする制御を行うことで、即座に高電位側スイッチングデバイスを非導通状態にすることができ、高電位側スイッチングデバイスに対する効果的な短絡保護を行うことができる。
【０２１５】
本発明に係る請求項３記載の半導体装置によれば、高電位部から延在し、高電位の主電源電位を出力する出力線の電位を検出、すなわち高電位の主電源電位を検出することができるので、第１および第２のスイッチングデバイスの接続ノードが地絡した場合には、そのタイミングに合わせて第２のパルス信号を発生させるなどして、高電位側スイッチングデバイスを非導通状態にすることができ、高電位側スイッチングデバイスに対する短絡保護を行うことができる。また、高電位部から延在する出力線の電位を検出するので、電圧検出素子の配置の自由度が増すことになる。
【０２１６】
本発明に係る請求項５記載の半導体装置によれば、第１および第２のスイッチングデバイスの接続ノードの電位を検出して高電位側スイッチングデバイスの導通／非導通を制御する電圧検出素子を高電位部に備えるので、第１および第２のスイッチングデバイスの接続ノードが地絡した場合には、そのタイミングに合わせて制御部から高電位側スイッチングデバイスを非導通状態にする制御を行うことで、即座に高電位側スイッチングデバイスを非導通状態にすることができ、高電位側スイッチングデバイスに対する効果的な短絡保護を行うことができる。
【図面の簡単な説明】
【図１】本発明に係る実施の形態１のＨＶＩＣの回路構成を説明する図である。
【図２】本発明に係る実施の形態１のＨＶＩＣの動作を説明するタイミングチャートである。
【図３】本発明に係る実施の形態１のＨＶＩＣの動作を説明するタイミングチャートである。
【図４】本発明に係る実施の形態１のＨＶＩＣの構成を説明する平面図である。
【図５】本発明に係る実施の形態１のＨＶＩＣの構成を説明する断面図である。
【図６】本発明に係る実施の形態１のＨＶＩＣの電圧検出素子の構成を説明する平面図である。
【図７】本発明に係る実施の形態１のＨＶＩＣの電圧検出素子の構成を説明する断面図である。
【図８】本発明に係る実施の形態１のＨＶＩＣの変形例の回路構成を説明する図である。
【図９】多数決回路の動作を説明する図である。
【図１０】本発明に係る実施の形態１のＨＶＩＣの変形例の回路構成を説明する図である。
【図１１】本発明に係る実施の形態１のＨＶＩＣの変形例の電圧検出素子の構成を説明する平面図である。
【図１２】本発明に係る実施の形態１のＨＶＩＣの変形例の電圧検出素子の構成を説明する断面図である。
【図１３】本発明に係る実施の形態１のＨＶＩＣの変形例の電圧検出素子の構成を説明する断面図である。
【図１４】本発明に係る実施の形態１のＨＶＩＣの変形例の回路構成を説明する図である。
【図１５】本発明に係る実施の形態１のＨＶＩＣの変形例の電圧検出素子の構成を説明する平面図である。
【図１６】本発明に係る実施の形態１のＨＶＩＣの変形例の電圧検出素子の構成を説明する断面図である。
【図１７】本発明に係る実施の形態１のＨＶＩＣの変形例の電圧検出素子の動作を説明する図である。
【図１８】本発明に係る実施の形態１のＨＶＩＣの変形例の電圧検出素子の構成を説明する断面図である。
【図１９】本発明に係る実施の形態１のＨＶＩＣの変形例の電圧検出素子の構成を説明する断面図である。
【図２０】本発明に係る実施の形態１のＨＶＩＣの変形例の電圧検出素子の構成を説明する平面図である。
【図２１】本発明に係る実施の形態１のＨＶＩＣの変形例の電圧検出素子の構成を説明する断面図である。
【図２２】本発明に係る実施の形態１のＨＶＩＣの変形例の電圧検出素子の動作を説明する図である。
【図２３】本発明に係る実施の形態１のＨＶＩＣの変形例の回路構成を説明する図である。
【図２４】バイアス電圧出力回路の構成を説明する図である。
【図２５】本発明に係る実施の形態２のＨＶＩＣの回路構成を説明する図である。
【図２６】本発明に係る実施の形態２のＨＶＩＣの構成を説明する平面図である。
【図２７】本発明に係る実施の形態２のＨＶＩＣの構成を説明する断面図である。
【図２８】本発明に係る実施の形態３のＨＶＩＣの回路構成を説明する図である。
【図２９】本発明に係る実施の形態３のＨＶＩＣの構成を説明する平面図である。
【図３０】本発明に係る実施の形態３のＨＶＩＣの構成を説明する断面図である。
【図３１】本発明に係る実施の形態４のＨＶＩＣの回路構成を説明する図である。
【図３２】本発明に係る実施の形態４のＨＶＩＣの構成を説明する平面図である。
【図３３】本発明に係る実施の形態４のＨＶＩＣの構成を説明する断面図である。
【符号の説明】
ＨＤ  高電位側パワーデバイス駆動回路、ＷＲ  高電位配線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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