(57)【要約】【課題】データを動的に保持するメモリコアを有する半導体記憶装置において、スタンバイ状態から非スタンバイ状態に遷移したときのデータ衝突を防止する。【解決手段】第１のバッファ回路１は、スタンバイ状態及び非スタンバイ状態を制御するイネーブル信号を入力する。第２のバッファ回路２は、イネーブル信号に応じて、所定のロジック信号及びメモリコア５のデータの読み出し及び書き込みを制御するリード−ライト信号を出力する。第３のバッファ回路３は、イネーブル信号に応じて、ロジックを反転した反転信号及びリード−ライト信号を出力する。コントロール回路４は、第２のバッファ回路２から出力されるリード−ライト信号によって、データの読み出し及び書き込みを制御する。データ出力コントロール回路６は、第３のバッファ回路３から出力される反転信号及びリード−ライト信号によって、データの外部との入出力を制御する。【選択図】        図１
2004158081.tif 000002
【特許請求の範囲】
【請求項１】
データを動的に保持するメモリコアを有する半導体記憶装置において、
スタンバイ状態及び非スタンバイ状態を制御するイネーブル信号を入力する第１のバッファ回路と、
前記イネーブル信号に応じて、所定のロジック信号もしくはメモリコアのデータの読み出し及び書き込みを制御するリード−ライト信号を出力する第２のバッファ回路と、
前記イネーブル信号に応じて、前記ロジック信号を反転した反転信号もしくは前記リード−ライト信号を出力する第３のバッファ回路と、
前記第２のバッファ回路から出力される前記ロジック信号もしくは前記リード−ライト信号によって、前記データの読み出し及び書き込みを制御するコントロール回路と、
前記第３のバッファ回路から出力される前記反転信号もしくは前記リード−ライト信号によって、前記データの外部との入出力を制御するデータ出力コントロール回路と、
を有することを特徴とする半導体記憶装置。
【請求項２】
前記第２のバッファ回路は、前記スタンバイ状態を制御するイネーブル信号が入力されているとき、前記ロジック信号を出力することを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記第２のバッファ回路は、前記非スタンバイ状態を制御するイネーブル信号が入力されているとき、前記リード−ライト信号を出力することを特徴とする請求項１記載の半導体記憶装置。
【請求項４】
前記第３のバッファ回路は、前記スタンバイ状態を制御するイネーブル信号が入力されているとき、前記反転信号を出力すること特徴とする請求項１記載の半導体記憶装置。
【請求項５】
前記第３のバッファ回路は、前記非スタンバイ状態を制御するイネーブル信号が入力されているとき、前記リード−ライト信号を出力することを特徴とする請求項１記載の半導体記憶装置。
【請求項６】
前記第２のバッファ回路及び前記第３のバッファ回路は、隣接していることを特徴とする請求項１記載の半導体記憶装置。
【請求項７】
前記第２のバッファ回路及び前記第３のバッファ回路は、同時に活性化及び非活性化されることを特徴とする請求項１記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体記憶装置に関し、特にデータを動的に保持するメモリコアを有する半導体記憶装置に関する。
【０００２】
【従来の技術】
ＰＳＲＡＭ（Ｐｓｅｕｄｏ−ＲＡＭ）は、メモリコア（セル）にＤＲＡＭ（Ｄｙｎａｍｉｃ  ＲＡＭ）コアを用いているが、インターフェースをＳＲＡＭ（Ｓｔａｔｉｃ  ＲＡＭ）方式にした半導体メモリである。
【０００３】
ＰＳＲＡＭは、メモリコアにＤＲＡＭ構造を用いているので、ＳＲＡＭに比べ低コストで製造できる。しかし、ＤＲＡＭのメモリコアは、ＳＲＡＭのメモリコアと異なり、データ保持時間が有限であるため、リフレッシュと呼ばれるデータ再書き込み動作が必要である。また、破壊読出し方式のためＤＲＡＭメモリコアは、その制御にＳＲＡＭにはない特別な配慮が必要である。従来のＰＳＲＡＭでは、これらの配慮を全て行いつつ、ＳＲＡＭインターフェースと互換性を保つことは困難であった。従ってＰＳＲＡＭには、一般のＳＲＡＭには無い様々な動作上の制約が設けられていた。このことから、ＰＳＲＡＭは、低コストであるにも関わらず、その制約のため、使用場面が限られてしまい、ユーザ及びメーカにとって、有効なものとはいえない。従って、制約を排して、ＳＲＡＭと互換インターフェースを持つＰＳＲＡＭを実現する必要が生じてきた。
【０００４】
ＰＳＲＡＭに、ＦＣＲＡＭ（登録商標）というものがある。ＦＣＲＡＭの仕様で、一般のＳＲＡＭに無い制約の一例として以下の点がある。ＦＣＲＡＭは、スタンバイ状態（データのリード−ライトができない状態、非活性状態）にあるとき、アドレス端子や、チップイネーブル端子、リード−ライト端子などのコントロール端子に、所定の電圧を入力しなければならない。
【０００５】
これに対し、一般的なＳＲＡＭでは、チップイネーブル端子にのみ、入力すべき電圧が指定され、その他の端子に対しては、電圧が指定されない。
そこで、上記のＰＳＲＡＭの制約を排除するには、所定の信号（電圧）状態を保持して内部に出力する回路を設けることによって、スタンバイ時に、外部から電圧を入力するという制約を排除することが可能となる。図７は、従来のＰＳＲＡＭの回路構成図である。図７に示すように、ＰＳＲＡＭは、バッファ回路６１ａ〜６１ｎ、バッファ回路６２ａ〜６２ｎ、コントロール端子である端子／ＣＥ１、端子ＣＥ２、端子／ＷＥ〜端子／ＬＢ、アドレス端子である端子Ａ０〜端子Ａｎ、及びＯＲ回路Ｚ２を有している。
【０００６】
バッファ回路６１ａ，６１ｂは、端子／ＣＥ１、端子ＣＥ２に入力される信号を、ＰＳＲＡＭ内部の回路を駆動できるようにドライブ（増幅）する。
バッファ回路６１ｃ〜６１ｎは、バッファ回路６１ａ，６１ｂに入力される信号の状態に応じて（ＯＲ回路Ｚ２から出力される信号の状態に応じて）、端子／ＷＥ〜端子／ＬＢに入力される信号を、ＰＳＲＡＭ内部の回路を駆動できるようにドライブする。バッファ回路６２ａ〜６２ｎは、ＯＲ回路Ｚ２から出力される信号が‘Ｌ’状態のとき、端子Ａ０〜Ａｎに入力される信号をドライブする。
【０００７】
端子／ＣＥ１、端子ＣＥ２は、ＰＳＲＡＭをスタンバイ状態及び非スタンバイ状態（活性化、非活性化）にするための信号が入力される端子である。端子／ＣＥ１端子に‘Ｈ’状態の信号が入力される、もしくは端子ＣＥ２に‘Ｌ’状態の信号が入力されると、ＰＳＲＡＭは、スタンバイ状態となる。
【０００８】
端子／ＷＥは、データのリード、ライトを制御するための信号が入力される端子である。端子／ＷＥに‘Ｌ’状態の信号が入力されると、ＰＳＲＡＭは、データの書き込みが可能な状態となる。端子／ＷＥに‘Ｈ’状態の信号が入力されると、ＰＳＲＡＭは、記憶していたデータを出力する。
【０００９】
端子／ＬＢは、出力（リード）するデータのデータ幅を制御（バイト制御）する信号が入力される端子である。例えば、端子／ＬＢに‘Ｌ’状態の信号が入力されると、データの下位８ビットのみが出力される。
【００１０】
端子Ａ０〜端子Ａｎは、データを書き込む（ライト）アドレス、データを読み出す（リード）アドレス信号が入力される端子である。
ＯＲ回路Ｚ２は、バッファ回路６１ａ，６１ｂから出力される信号のＯＲ演算を行い、バッファ回路６１ｃ〜６１ｎ，バッファ回路６２ａ〜６２ｎに出力する。ＯＲ回路Ｚ２は、バッファ回路６１ａから‘Ｌ’状態の信号、バッファ回路６１ｂから‘Ｈ’状態の信号を入力したとき（非スタンバイ状態のとき）、‘Ｌ’状態の信号を出力する。
【００１１】
ＰＳＲＡＭは、端子／ＣＥ１に‘Ｈ’状態の信号、又は端子ＣＥ２に‘Ｌ’状態の信号が入力されるとスタンバイ状態となる。このとき、ＰＳＲＡＭは、端子／ＷＥに‘Ｈ’状態、及び‘Ｌ’状態の信号が入力されても、データのリード−ライトを行わない。これは、ＯＲ回路Ｚ２から‘Ｈ’状態の信号が出力され、バッファ回路６１ｃ〜６１ｎ、バッファ回路６２ａ〜６２ｎは、信号をドライブしないためである。
【００１２】
ＰＳＲＡＭは、端子／ＣＥ１に‘Ｌ’状態の信号、端子ＣＥ２に‘Ｈ’状態の信号が入力されると非スタンバイ状態となる。ＯＲ回路Ｚ２からは、‘Ｌ’状態の信号が出力され、バッファ回路６１ｃ〜６１ｎ、バッファ回路６２ａ〜６２ｎは、ドライブ可能状態となる。ＰＳＲＡＭは、このとき、端子／ＷＥに‘Ｈ’状態、及び‘Ｌ’状態の信号が入力されることによって、データのリード−ライトを行う。ＰＳＲＡＭは、端子Ａ０〜Ａｎに入力されているアドレス信号で示されるアドレスのデータのリード−ライトを行う。
【００１３】
図８は、バッファ回路の詳細を示した回路図である。図８に示すように、バッファ回路６１ａは、ＰチャネルのＭＯＳトランジスタであるトランジスタＱ１５，Ｑ１７、ＮチャネルのＭＯＳトランジスタであるトランジスタＱ１６，Ｑ１８を有している。トランジスタＱ１５，Ｑ１６、トランジスタＱ１７，Ｑ１８は、インバータ回路を構成している。なお、バッファ回路６１ｂは、バッファ回路６１ａと同じ構成を有しその詳細な説明は省略する。
【００１４】
バッファ回路６１ｃは、ＰチャネルのＭＯＳトランジスタであるトランジスタＱ２３，Ｑ２４，Ｑ２７、ＮチャネルのＭＯＳトランジスタであるトランジスタＱ２５，Ｑ２６，Ｑ２８を有している。トランジスタＱ２４，Ｑ２５，トランジスタＱ２７，２８は、インバータ回路を構成している。トランジスタＱ２３は、ＯＲ回路Ｚ２から、‘Ｌ’状態の信号が入力されると、トランジスタＱ２４，Ｑ２５から構成されているインバータ回路に電源Ｖｄｄを供給し、動作可能状態とする。トランジスタＱ２６は、ＯＲ回路Ｚ２から、‘Ｈ’状態の信号が入力されると、グランドの電圧（‘Ｌ’状態の信号）を、トランジスタＱ２７，Ｑ２８から構成されているインバータ回路に出力する。なお、図に示してないが、バッファ回路６１ｄ〜６１ｎ、バッファ回路６２ａ〜６２ｎは、バッファ回路６１ｃと同様の回路構成を有する。
【００１５】
すなわち、ＰＳＲＡＭがスタンバイ状態にあるとき、コントロール端子の端子／ＷＥ〜端子／ＬＢ及びアドレス端子の端子Ａ０〜端子Ａｎに入力されている信号の状態に関わらず、バッファ回路６１ｃ〜６１ｎ，バッファ回路６２ａ〜６２ｎからは、‘Ｈ’状態の固定された信号がＰＳＲＡＭの内部に出力される。これにより、ＰＳＲＡＭがスタンバイ状態時にあるとき、コントロール端子、及びアドレス端子に電圧を入力することが不要となり、制約を排した、ＳＲＡＭと互換インターフェースを持つＰＳＲＡＭを実現することができる。
【００１６】
ところで、バッファ回路を使用した半導体集積回路として、外部制御信号クロックが動作しているか否かを検知する検知回路と、外部制御信号クロックを受け取り、検知回路の検知結果によって、内部制御信号を出力する入力バッファを具備した半導体集積回路がある（例えば、特許文献１参照）。
【００１７】
【特許文献１】
特開平１１−３１７０７６号公報（第２−３頁、第１図）
【００１８】
【発明が解決しようとする課題】
ところで、端子／ＣＥ１、端子ＣＥ２に入力される信号は、バッファ回路６１ａ，６１ｂ、及びＯＲ回路Ｚ２を介して、バッファ回路６１ｃ〜６１ｎ，バッファ回路６２ａ〜６２ｎに入力される。端子／ＣＥ１，端子ＣＥ２に入力された信号は、バッファ回路６１ａ，６１ｂ、及びＯＲ回路Ｚ２によって遅延し、バッファ回路６１ｃ〜６１ｎ、バッファ回路６２ａ〜６２ｎに出力される。そのため、バッファ回路６２ｃによってドライブされ出力される、端子／ＷＥに入力されている信号は遅延される。さらには、バッファ回路６２ｃ自身によっても遅延される。なお、実際は、図に示してないが、トランジスタ以外に、信号のグリッチなどをフィルタリングするために挿入される遅延素子などによって、信号の遅延は、さらに大きくなる。
【００１９】
図９は、ＰＳＲＡＭ内部のタイミングチャートを示した図である。図９に示す波形Ｃ１は、端子／ＣＥ１に入力されている信号波形を示している。波形Ｃ２は、端子ＣＥ２に入力されている信号波形を示している。波形Ｃ３は、端子／ＷＥに入力されている信号波形を示している。波形Ｃ４は、ＯＲ回路Ｚ２から出力されている信号波形を示している。波形Ｃ５は、バッファ回路６１ｃから出力される信号波形を示している。
【００２０】
波形Ｃ１，Ｃ２に示すように、端子／ＣＥ１に、‘Ｈ’状態、端子ＣＥ２に‘Ｈ’状態の信号が入力されたとする（ＰＳＲＡＭはスタンバイ状態）。バッファ回路６１ａ，６１ｂ、及びＯＲ回路Ｚ２によって、ＯＲ回路Ｚ２から出力される信号の状態遷移は、波形Ｃ４に示すように、端子／ＣＥ１に入力される信号の状態遷移より遅延する。そして、波形Ｃ５に示すように、バッファ回路６２ｃから出力される信号の遷移は、バッファ回路６２ｃ自身によって遅延する。
【００２１】
スタンバイ状態から非スタンバイ状態に遷移したとき（端子／ＣＥ１に入力されている信号が‘Ｌ’状態に遷移したとき）、波形Ｃ３に示すように、データを書き込むための‘Ｌ’状態の信号が端子／ＷＥに入力されていると、波形Ｃ５に示すように遅れて‘Ｌ’状態の信号がＰＳＲＡＭの内部に出力される。
【００２２】
このため、スタンバイ状態から非スタンバイ状態に遷移したとき、ＰＳＲＡＭの外部では、データの書き込み動作が行われているにもかかわらず、ＰＳＲＡＭ内部では、信号の遅延によって、波形Ｃ５に示すように、リード動作をしてしまい、データ衝突が生じてしまうという問題点があった。
【００２３】
本発明はこのような点に鑑みてなされたものであり、スタンバイ状態から非スタンバイ状態に遷移したときのデータ衝突を防止する半導体記憶装置を提供することを目的とする。
【００２４】
【課題を解決するための手段】
本発明では上記課題を解決するために、図１に示すような、データを動的に保持するメモリコアを有する半導体記憶装置において、スタンバイ状態及び非スタンバイ状態を制御するイネーブル信号を入力する第１のバッファ回路１と、イネーブル信号に応じて、所定のロジック信号もしくはメモリコア５のデータの読み出し及び書き込みを制御するリード−ライト信号を出力する第２のバッファ回路２と、イネーブル信号に応じて、ロジック信号を反転した反転信号もしくはリード−ライト信号を出力する第３のバッファ回路３と、第２のバッファ回路２から出力されるリード−ライト信号によって、データの読み出し及び書き込みを制御するコントロール回路４と、第３のバッファ回路３から出力される反転信号もしくはリード−ライト信号によって、データの外部との入出力を制御するデータ出力コントロール回路６と、を有することを特徴とする半導体記憶装置が提供される。
【００２５】
このような、半導体記憶装置によれば、メモリコア５のデータの読み出し及び書き込みを制御するコントロール回路４に入力される所定のロジック信号と反転した反転信号によって、外部とのデータの入出力を制御する。これにより、外部からの書き込みデータと、メモリコア５からの読み出しデータが衝突することがない。
【００２６】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。
図１は、本発明の原理図である。図に示すように、半導体記憶装置は、第１のバッファ回路１、第２のバッファ回路２、第３のバッファ回路３、コントロール回路４、メモリコア５、データ出力コントロール回路６、端子／ＣＥ、端子／ＷＥ、及び端子Ｄ０〜Ｄｎを有している。
【００２７】
端子／ＣＥには、半導体記憶装置をスタンバイ状態、非スタンバイ状態に制御するためのイネーブル信号が入力される。端子／ＷＥには、データの読み出し、書き込みを制御するためのリード−ライト信号が入力される。端子Ｄ０〜Ｄｎには、外部から記憶すべきデータが入力され、又はメモリコア５に記憶されているデータが出力される。
【００２８】
第１のバッファ回路１は、端子／ＣＥからイネーブル信号を入力する。第１のバッファ回路１は、入力したイネーブル信号を第２のバッファ回路２、第３のバッファ回路３、及びコントロール回路４に出力する。
【００２９】
第２のバッファ回路２は、第１のバッファ回路１から出力されるイネーブル信号に応じて、所定のロジック信号もしくは端子／ＷＥに入力されるリード−ライト信号をコントロール回路４に出力する。具体的には、スタンバイ状態を制御するイネーブル信号が入力されると、第２のバッファ回路２は、そのイネーブル信号が入力されている間、‘Ｈ’状態又は‘Ｌ’状態の一定のロジック信号を出力する。非スタンバイ状態を制御するイネーブル信号が入力されると、リード−ライト信号を出力する。
【００３０】
第３のバッファ回路３は、第２のバッファ回路２が出力しているロジック信号と反転した反転信号もしくは端子／ＷＥに入力されるリード−ライト信号をデータ出力コントロール回路６に出力する。具体的には、第３のバッファ回路３は、スタンバイ状態を制御するイネーブル信号が入力されると、第２のバッファ回路２が出力しているロジック信号と反転した反転信号を出力する。非スタンバイ状態を制御するイネーブル信号が入力されると、リード−ライト信号を出力する。
【００３１】
コントロール回路４は、第１のバッファ回路１から出力されるイネーブル信号及び第２のバッファ回路から出力されるリード−ライト信号に従って、メモリコア５のデータの読み出し、書き込みを制御する。
【００３２】
メモリコア５は、データを動的に保持するＤＲＡＭ構造のメモリコアである。
データ出力コントロール回路６は、第３のバッファ回路から出力される反転信号もしくはリード−ライト信号に応じて、データの外部との入出力を制御する。例えば、データの書き込みであるライト信号を入力すると、端子Ｄ０〜Ｄｎに入力されたデータをメモリコア５に出力する。データの読み出しであるリード信号を入力するとメモリコア５のデータを端子Ｄ０〜Ｄｎに出力する。
【００３３】
以下、原理図の動作について説明する。
非スタンバイ状態のイネーブル信号が端子／ＣＥに入力されたとする。第１のバッファ回路１は、このイネーブル信号を第２のバッファ回路２、第３のバッファ回路３、及びコントロール回路４に出力する。
【００３４】
第２のバッファ回路２は、非スタンバイ状態を制御するためのイネーブル信号によって、端子／ＷＥに入力されるリード−ライト信号をコントロール回路４に出力する。
【００３５】
第３のバッファ回路３は、非スタンバイ状態を制御するためのイネーブル信号によって、端子／ＷＥに入力されているリード−ライト信号をデータ出力コントロール回路６に出力する。
【００３６】
これにより、非スタンバイ状態では、端子／ＷＥに入力されるリード−ライト信号に従って、メモリコア５からデータが入出力され、データ出力コントロール回路６によって、データの外部との入出力が制御される。
【００３７】
端子／ＣＥにスタンバイ状態を制御するためのイネーブル信号が入力されると、第２のバッファ回路２は、スタンバイ状態を制御するためのイネーブル信号によって、所定のロジック信号をコントロール回路４に出力する。これにより、スタンバイ状態時に、端子から所定の電圧を入力する必要がなく、一般のＳＲＡＭのインターフェースと同様のインターフェースを持つことができる。
【００３８】
第３のバッファ回路３は、第２のバッファ回路２から出力されているロジック信号を反転した反転信号をデータ出力コントロール回路６に出力する。
ここで、スタンバイ状態時に、第２のバッファ回路２から出力されるロジック信号が、リード信号に相当するとする。そして、半導体記憶装置外部では、非スタンバイ状態に制御が遷移し、端子／ＣＥに非スタンバイ状態を制御するイネーブル信号、端子／ＷＥにライト信号が入力されたとする。このとき、半導体記憶装置の外部では、データのライト動作が行われている。しかし、第１のバッファ回路１によるイネーブル信号の遅延によって、さらには、第２のバッファ回路２自身の遅延によって、コントロール回路４へのライト信号の出力が遅れ、コントロール回路４には、リード信号が入力される。そのため、メモリコア５からリードデータが出力され、外部のライトデータとのバスファイト（データの衝突）が生じる恐れがある。ところが、データ出力コントロール回路６に、リード信号を反転したライト信号が入力されているので、メモリコア５のリードデータは、端子Ｄ０〜Ｄｎに出力されない。これにより、信号遅延によるバスファイトを防止することができる。
【００３９】
次に、本発明の実施の形態を図面を参照して説明する。
図２は、本発明の実施の形態に係るＰＳＲＡＭの回路構成図である。図に示すように、ＰＳＲＡＭは、制御端子群Ｔ１、アドレス端子群Ｔ２、データ端子群Ｔ３、バッファ回路部１０，２０、データ出力コントロール回路３０、コントロール回路４０、メモリコア５０を有している。
【００４０】
制御端子群Ｔ１は、スタンバイ状態及び非スタンバイ状態を指定するための信号や、データのリード−ライトを制御する信号などの制御に関する制御信号が入力される端子群である。
【００４１】
アドレス端子群Ｔ２は、リード−ライトするデータのアドレスを指定するアドレスデータが入力される端子群である。
データ端子群Ｔ３は、外部からのデータを入力し及び外部にデータを出力するための端子群である。
【００４２】
バッファ回路部１０は、制御端子群Ｔ１に入力される制御信号をドライブする回路群である。
バッファ回路部２０は、アドレス端子群Ｔ２に入力されるアドレスデータをドライブする回路群である。
【００４３】
データ出力コントロール回路３０は、制御端子群Ｔ１に入力される制御信号に応じて、メモリコア５０とデータ端子群Ｔ３間のデータの通過及び遮断を制御する回路である。
【００４４】
コントロール回路４０は、制御端子群Ｔ１に入力された制御信号に応じて、メモリコア５０のデータの入出力を制御する回路である。
メモリコア５０は、データを動的に保持するＤＲＡＭ構造のメモリコアである。メモリコア５０は、コントロール回路４０の制御に従って、データを記憶し及び記憶したデータを出力する。
【００４５】
図３は、図２の制御端子群、アドレス端子群、及びバッファ回路部の一部詳細を示した回路図である。図３に示す端子／ＣＥ１、端子ＣＥ２、端子／ＷＥ、・・・及び端子／ＬＢは、図２で示した制御端子群Ｔ１に対応する。端子Ａ０〜Ａｎは、図２で示したアドレス端子群Ｔ２に対応する。バッファ回路１１ａ〜１１ｎは図２で示したバッファ回路部１０に対応する。バッファ回路２１ａ〜２１ｎは、図２で示したバッファ回路部２０に対応する。
【００４６】
端子／ＣＥ１、端子ＣＥ２は、ＰＳＲＡＭをスタンバイ状態及び非スタンバイ状態にするためのイネーブル信号が入力される端子である。端子／ＣＥ１に‘Ｈ’状態が入力される、もしくは端子ＣＥ２に‘Ｌ’状態が入力されると、ＰＳＲＡＭは、スタンバイ状態となる。
【００４７】
端子／ＷＥは、メモリコア５０に対するデータの書き込み、読み出しを制御するためのリード−ライト信号が入力される端子である。端子／ＷＥに‘Ｌ’状態が入力されると、メモリコア５０にデータが書き込まれ、‘Ｈ’状態が入力されると、メモリコア５０から記憶していたデータが出力される。
【００４８】
端子／ＬＢは、出力するデータのデータ幅を制御（バイト制御）する信号が入力される端子である。例えば、端子／ＬＢに‘Ｌ’状態の信号が入力されると、データの下位８ビットのみの信号がメモリコア５０から出力される。
【００４９】
端子Ａ０〜端子Ａｎは、メモリコア５０にデータを書き込むアドレス信号、メモリコア５０から読み出すデータのアドレス信号が入力される端子である。
バッファ回路１１ａ，１１ｂは、端子／ＣＥ１，ＣＥ２に入力されるイネーブル信号を、コントロール回路４０を駆動できるようにドライブする。バッファ回路１１ａ，１１ｂから出力される信号は、コントロール回路４０に入力される。また、バッファ回路１１ａ，１１ｂから出力される信号は、ＯＲ回路Ｚ１を介して、バッファ回路１１ｃ〜１１ｎ，２１ａ〜２１ｎに入力される。
【００５０】
ＯＲ回路Ｚ１は、バッファ回路１１ａ，１１ｂから出力される信号のＯＲ演算を行い、バッファ回路１１ｃ〜１１ｎ，２１ａ〜２１ｎに出力する。ＯＲ回路Ｚ１は、バッファ回路１１ａから‘Ｌ’状態の信号、バッファ回路１１ｂから‘Ｈ’状態の信号を入力して、Ｌ’状態の信号を出力する。すなわち、非スタンバイ状態のとき、ＯＲ回路Ｚ１は、‘Ｌ’状態の信号を出力する。スタンバイ状態のとき、ＯＲ回路Ｚ１は、‘Ｈ’状態の信号を出力する。
【００５１】
バッファ回路１１ｃ〜１１ｎ（バッファ回路１１ｄを除く）は、バッファ回路１１ａ，１１ｂに入力される信号の状態に応じて（ＯＲ回路Ｚ１から出力される信号の状態に応じて）、端子／ＷＥ〜端子／ＬＢに入力される信号を、コントロール回路４０を駆動できるようにドライブしてコントロール回路４０に出力する。バッファ回路１１ｃ〜１１ｎは（バッファ回路１１ｄを除く）、ＯＲ回路Ｚ１から‘Ｌ’状態の信号が出力されると、端子／ＷＥ〜端子／ＬＢに入力される信号をドライブして出力する。‘Ｈ’状態の信号が入力されると、端子／ＷＥ〜端子／ＬＢに入力される信号状態にかかわらず、‘Ｈ’状態の信号を出力する。
【００５２】
バッファ回路１１ｄは、ＯＲ回路Ｚ１から‘Ｌ’状態の信号が出力されると、端子／ＷＥに入力される信号をドライブしてデータ出力コントロール回路３０に出力する。‘Ｈ’状態の信号が入力されると、端子／ＷＥに入力される信号状態にかかわらず、‘Ｌ’状態の信号をデータ出力コントロール回路３０に出力する。なお、データ出力コントロール回路３０は、‘Ｈ’状態の信号を入力するとメモリコア５０から出力されているデータを端子Ｄ０〜Ｄｎに出力するが、‘Ｌ’状態の信号を入力するとメモリコア５０から出力されているデータを端子Ｄ０〜Ｄｎに出力しない。
【００５３】
バッファ回路２１ａ〜２１ｎは、バッファ回路１１ａ，１１ｂに入力される信号の状態に応じて（ＯＲ回路Ｚ１から出力される信号状態に応じて）、端子Ａ０〜端子Ａｎに入力される信号を、メモリコア５０へ出力する。バッファ回路２１ａ〜２１ｎは、ＯＲ回路Ｚ１から‘Ｌ’状態の信号が出力されると、端子Ａ０〜Ａｎに入力される信号をドライブしてメモリコア５０に出力する。ＯＲ回路Ｚ１から‘Ｈ’状態の信号が出力されると、端子Ａ０〜端子Ａｎに入力されている信号状態にかかわらず、‘Ｈ’状態の信号をメモリコア５０に出力する。
【００５４】
図４は、バッファ回路の詳細を示した回路図である。図に示すように、バッファ回路１１ｃは、ＰチャネルのＭＯＳトランジスタであるトランジスタＱ１，Ｑ２，Ｑ５を有している。ＮチャネルのＭＯＳトランジスタであるトランジスタＱ３，Ｑ４，Ｑ６を有している。なお、図に示すノードＮＤ１は、図３で示したＯＲ回路Ｚ１の出力と接続されている。
【００５５】
トランジスタＱ１のゲートは、ノードＮＤ１と接続されている。トランジスタＱ１のソースは、電源Ｖｄｄに接続されている。
トランジスタＱ２，Ｑ３は、インバータ回路を構成している。トランジスタＱ２，Ｑ３のゲートは、端子／ＷＥと接続されている。トランジスタＱ２のソースは、トランジスタＱ１のドレインと接続されている。
【００５６】
トランジスタＱ４のゲートは、ノードＮＤ１と接続されている。トランジスタＱ４のドレインは、トランジスタＱ２，Ｑ３のドレインと接続されている。トランジスタＱ４のソースは、グランドと接続されている。
【００５７】
トランジスタＱ５，Ｑ６は、インバータ回路を構成している。トランジスタＱ５，Ｑ６のゲートは、トランジスタＱ２〜Ｑ４のドレインと接続されている。トランジスタＱ５，Ｑ６のドレインは、コントロール回路４０に接続されている。
【００５８】
これにより、ノードＮＤ１が‘Ｌ’状態のとき、すなわち非スタンバイ状態のとき、トランジスタＱ１はオンし、トランジスタＱ２，Ｑ３は動作状態になる。トランジスタＱ２，Ｑ３は、端子／ＷＥに入力されている信号を反転して、トランジスタＱ５，Ｑ６に出力する。トランジスタＱ５，Ｑ６は、さらに信号を反転して、コントロール回路４０へ出力する。
【００５９】
ノードＮＤ１が‘Ｈ’状態のとき、すなわちスタンバイ状態のとき、トランジスタＱ１はオフし、トランジスタＱ２，Ｑ３は動作しない。トランジスタＱ４はオンし、トランジスタＱ５，Ｑ６のゲートは、グランドに接続される。トランジスタＱ５，Ｑ６は、‘Ｌ’状態の信号を反転して、‘Ｈ’状態の信号を出力する。
【００６０】
すなわち、非スタンバイ状態を指定するイネーブル信号が端子／ＣＥ１、端子ＣＥ２に入力されると、バッファ回路１１ｃは、端子／ＷＥに入力される信号をドライブして、コントロール回路４０に出力する。
【００６１】
逆に、スタンバイ状態を指定するイネーブル信号が端子／ＣＥ１、端子ＣＥ２に入力されると、バッファ回路１１ｃは、端子／ＷＥに入力される信号状態にかかわらず、‘Ｈ’状態の信号をコントロール回路４０に出力する。これにより、スタンバイ状態時に端子／ＷＥから電圧指定することが不要となる。
【００６２】
バッファ回路１１ｄは、ＰチャネルのＭＯＳトランジスタＱ７，Ｑ１０，Ｑ１２，Ｑ１３、ＮチャネルのＭＯＳトランジスタＱ８，Ｑ９，Ｑ１１，Ｑ１４を有している。
【００６３】
トランジスタＱ７，Ｑ８は、インバータ回路を構成している。トランジスタＱ７，Ｑ８のゲートは、ノードＮＤ１に接続されている。
トランジスタＱ９のゲートは、トランジスタＱ７，Ｑ８のドレインと接続されている。トランジスタＱ９のソースは、グランドと接続されている。
【００６４】
トランジスタＱ１０，Ｑ１１は、インバータ回路を構成している。トランジスタＱ１０，Ｑ１１のゲートは、端子／ＷＥと接続されている。トランジスタＱ１０のソースは、電源Ｖｄｄに接続されている。トランジスタＱ１１のソースは、トランジスタＱ９のドレインに接続されている。
【００６５】
トランジスタＱ１２のゲートは、トランジスタＱ７，Ｑ８のドレインと接続されている。トランジスタＱ１２のソースは、電源Ｖｄｄと接続されている。トランジスタＱ１２のドレインは、トランジスタＱ１０，Ｑ１１のドレインと接続されている。
【００６６】
トランジスタＱ１３，Ｑ１４は、インバータ回路を構成している。トランジスタＱ１３，Ｑ１４のゲートは、トランジスタＱ１０，Ｑ１１のドレインと接続されている。また、トランジスタＱ１２のドレインと接続されている。トランジスタＱ１３，Ｑ１４のドレインは、データ出力コントロール回路３０に接続されている。
【００６７】
これにより、ノードＮＤ１が‘Ｌ’状態のとき、すなわち非スタンバイ状態のとき、トランジスタＱ９はオンし、トランジスタＱ１０，Ｑ１１は動作状態になる。トランジスタＱ１０，Ｑ１１は、端子／ＷＥに入力されている信号を反転して、トランジスタＱ１３，Ｑ１４に出力する。トランジスタＱ１３，Ｑ１４は、さらに信号を反転して、データ出力コントロール回路３０へ出力する。
【００６８】
ノードＮＤ１が‘Ｈ’状態のとき、すなわちスタンバイ状態のとき、トランジスタＱ９はオフし、トランジスタＱ１０，Ｑ１１は動作しない。トランジスタＱ１２はオンし、トランジスタＱ１３，Ｑ１４のゲートは、電源Ｖｄｄに接続される。トランジスタＱ１３，Ｑ１４は、‘Ｈ’状態の信号を反転して、‘Ｌ’状態の信号を出力する。
【００６９】
すなわち、非スタンバイ状態を指定するイネーブル信号が端子／ＣＥ１、端子ＣＥ２に入力されると、バッファ回路１１ｄは、端子／ＷＥに入力される信号をドライブして、データ出力コントロール回路３０に出力する。
【００７０】
逆に、スタンバイ状態を指定するイネーブル信号が端子／ＣＥ１、端子ＣＥ２に入力されると、バッファ回路１１ｄは、端子／ＷＥに入力される信号状態にかかわらず、‘Ｌ’状態の信号をデータ出力コントロール回路３０に出力する。よって、スタンバイ状態にあるときは、バッファ回路１１ｄは、バッファ回路１１ｃが出力している信号状態と反転した‘Ｌ’状態の信号をコントロール回路４０に出力する。
【００７１】
以下、タイミングチャートを用いて、ＰＳＲＡＭの動作について説明する。
図５は、ライト時におけるＰＳＲＡＭ内部のタイミングチャートを示した図である。波形Ａ１は、端子／ＣＥ１に入力されている信号波形を示す。波形Ａ２は、端子ＣＥ２に入力されている信号波形を示す。波形Ａ３は、端子／ＷＥに入力されている信号波形を示す。波形Ａ４は、ノードＮＤ１の信号状態を示す。波形Ａ５は、バッファ回路１１ｃから出力される信号波形を示す。波形Ａ６は、バッファ回路１１ｄから出力される信号波形を示す。
【００７２】
波形Ａ１，Ａ２に示すように、端子／ＣＥ１に‘Ｌ’状態の信号、端子ＣＥ２に‘Ｈ’状態の信号が入力されていると、ＰＳＲＡＭは、非スタンバイ状態である。このとき、ノードＮＤ１（ＯＲ回路Ｚ１の出力）の信号状態は、波形Ａ４に示すように、‘Ｌ’状態となる。
【００７３】
ノードＮＤ１が‘Ｌ’状態より、バッファ回路１１ｃのトランジスタＱ１はオンし、トランジスタＱ４はオフする。よって、バッファ回路１１ｃは、端子／ＷＥに入力される信号状態を出力する。波形Ａ３に示すように、端子／ＷＥには、‘Ｌ’状態の信号が入力されているので、バッファ回路１１ｃは、波形Ａ５に示すように、‘Ｌ’状態の信号を出力する。
【００７４】
ノードＮＤ１が‘Ｌ’状態より、バッファ回路１１ｄのトランジスタＱ９はオンし、トランジスタＱ１２はオフする。よって、バッファ回路１１ｄは、端子／ＷＥに入力される信号状態を出力する。波形Ａ３に示すように、端子／ＷＥには、‘Ｌ’状態の信号が入力されているので、バッファ回路１１ｄは、波形Ａ６に示すように、‘Ｌ’状態の信号を出力する。
【００７５】
波形Ａ１に示すように、端子／ＣＥ１に入力されている信号が‘Ｈ’状態に遷移すると、ＰＳＲＡＭは、スタンバイ状態となる。このとき、ノードＮＤ１の信号状態は、波形Ａ４に示すように、‘Ｈ’状態に遷移する。なお、ノードＮＤ１の信号の‘Ｈ’状態への遷移は、バッファ回路１１ａ、ＯＲ回路Ｚ１の遅延により、端子／ＣＥ１に入力されている信号の状態遷移から遅れる。
【００７６】
ノードＮＤ１が‘Ｈ’状態より、バッファ回路１１ｃのトランジスタＱ１はオフし、トランジスタＱ４はオンする。よって、バッファ回路１１ｃは、波形Ａ５に示すように、‘Ｈ’状態の信号を出力する。なお、バッファ回路１１ｃから出力される信号の状態遷移は、バッファ回路１１ｃ自身による遅延により、ノードＮＤ１に生じている信号の状態遷移から遅れる。
【００７７】
ノードＮＤ１が‘Ｈ’状態より、バッファ回路１１ｄのトランジスタＱ９はオフし、トランジスタＱ１２はオンする。よって、バッファ回路１１ｄは、波形Ａ６に示すように、‘Ｌ’状態の信号を出力する。
【００７８】
波形Ａ１に示すように、端子／ＣＥ１に入力されている信号が‘Ｈ’状態から‘Ｌ’状態に遷移すると、ＰＳＲＡＭは、非スタンバイ状態となる。このとき、ノードＮＤ１の信号状態は、波形Ａ４に示すように、‘Ｌ’状態に遷移する。なお、ノードＮＤ１の信号の‘Ｌ’状態への遷移は、バッファ回路１１ａ、ＯＲ回路Ｚ１の遅延により、端子／ＣＥ１に入力されている信号の状態遷移から遅れる。
【００７９】
ノードＮＤ１が‘Ｌ’状態より、バッファ回路１１ｃのトランジスタＱ１はオンし、トランジスタＱ４はオフする。よって、バッファ回路１１ｃは、端子／ＷＥに入力されている信号を出力する。波形Ａ３に示すように、端子／ＷＥには、‘Ｌ’状態の信号が入力されているので、バッファ回路１１ｃは、波形Ａ５に示すように、‘Ｌ’状態の信号を出力する。なお、バッファ回路１１ｃから出力される信号の状態遷移は、バッファ回路１１ｃ自身による遅延により、ノードＮＤ１に生じている信号の状態遷移から遅れる。
【００８０】
ノードＮＤ１が‘Ｌ’状態より、バッファ回路１１ｄのトランジスタＱ９はオンし、トランジスタＱ１２はオフする。よって、バッファ回路１１ｄは、端子／ＷＥに入力されている信号を出力する。波形Ａ３に示すように、端子／ＷＥには、‘Ｌ’状態の信号が入力されているので、バッファ回路１１ｄは、波形Ａ６に示すように、‘Ｌ’状態の信号を出力する。
【００８１】
以上から、スタンバイ状態から非スタンバイ状態に遷移したとき（端子／ＣＥ１に入力されている信号が‘Ｈ’状態から‘Ｌ’状態に遷移したとき）、端子／ＷＥにライト信号（‘Ｌ’状態）が入力されているにもかかわらず、バッファ回路１１ｃは、バッファ回路１１ａ、ＯＲ回路Ｚ１、及びバッファ回路１１ｃ自身の遅延によって、‘Ｈ’状態の信号（リード信号）をコントロール回路４０に出力している。そのため、外部ではライト動作をしているにもかかわらず、メモリコア５０からはデータが出力される。しかし、バッファ回路１１ｄによって、バッファ回路１１ｃから出力されている信号と反転した‘Ｌ’状態（ライト信号）の信号がデータ出力コントロール回路３０に出力されている。そのため、メモリコア５０から出力されるリードデータは、データ出力コントロール回路３０によって外部に（データ端子群Ｔ３）出力されず、これによりバスファイトが防止される。
【００８２】
図６は、リード時におけるＰＳＲＡＭ内部のタイミングチャートを示した図である。波形Ｂ１は、端子／ＣＥ１に入力されている信号波形を示す。波形Ｂ２は、端子ＣＥ２に入力されている信号波形を示す。波形Ｂ３は、端子／ＷＥに入力されている信号波形を示す。波形Ｂ４は、ノードＮＤ１の信号状態を示す。波形Ｂ５は、バッファ回路１１ｃから出力される信号波形を示す。波形Ｂ６は、バッファ回路１１ｄから出力される信号波形を示す。
【００８３】
波形Ｂ１，Ｂ２に示すように、端子／ＣＥ１に‘Ｌ’状態の信号、端子ＣＥ２に‘Ｈ’状態の信号が入力されていると、ＰＳＲＡＭは、非スタンバイ状態である。このとき、ノードＮＤ１の信号状態は、波形Ａ４に示すように、‘Ｌ’状態となる。
【００８４】
ノードＮＤ１が‘Ｌ’状態より、バッファ回路１１ｃのトランジスタＱ１はオンし、トランジスタＱ４はオフする。よって、バッファ回路１１ｃは、端子／ＷＥに入力される信号状態を出力する。波形Ｂ３に示すように、端子／ＷＥには、‘Ｈ’状態の信号が入力されているので、バッファ回路１１ｃは、波形Ｂ５に示すように、‘Ｈ’状態の信号を出力する。
【００８５】
ノードＮＤ１が‘Ｌ’状態より、バッファ回路１１ｄのトランジスタＱ９はオンし、トランジスタＱ１２はオフする。よって、バッファ回路１１ｄは、端子／ＷＥに入力される信号状態を出力する。波形Ｂ３に示すように、端子／ＷＥには、‘Ｈ’状態の信号が入力されているので、バッファ回路１１ｄは、波形Ｂ６に示すように、‘Ｈ’状態の信号を出力する。
【００８６】
波形Ｂ１に示すように、端子／ＣＥ１に入力されている信号が‘Ｈ’状態に遷移すると、ＰＳＲＡＭは、スタンバイ状態となる。このとき、ノードＮＤ１の信号状態は、波形Ｂ４に示すように、‘Ｈ’状態に遷移する。なお、ノードＮＤ１の信号の‘Ｈ’状態への遷移は、バッファ回路１１ａ、ＯＲ回路Ｚ１の遅延により、端子／ＣＥ１に入力されている信号の状態遷移から遅れる。
【００８７】
ノードＮＤ１が‘Ｈ’状態より、バッファ回路１１ｃのトランジスタＱ１はオフし、トランジスタＱ４はオンする。よって、バッファ回路１１ｃは、波形Ｂ５に示すように、‘Ｈ’状態の信号を出力する。
【００８８】
ノードＮＤ１が‘Ｈ’状態より、バッファ回路１１ｄのトランジスタＱ９はオフし、トランジスタＱ１２はオンする。よって、バッファ回路１１ｄは、波形Ｂ６に示すように、‘Ｌ’状態の信号を出力する。なお、バッファ回路１１ｄから出力される信号の状態遷移は、バッファ回路１１ｄ自身の遅延により、ノードＮＤ１に生じている信号の状態遷移から遅れる。
【００８９】
波形Ｂ１に示すように、端子／ＣＥ１に入力されている信号が‘Ｈ’状態から‘Ｌ’状態に遷移すると、ＰＳＲＡＭは、非スタンバイ状態となる。このとき、ノードＮＤ１の信号状態は、波形Ｂ４に示すように、‘Ｌ’状態に遷移する。なお、ノードＮＤ１の信号の‘Ｌ’状態への遷移は、バッファ回路１１ａ、ＯＲ回路Ｚ１の遅延により、端子／ＣＥ１に入力されている信号の状態遷移より遅れる。
【００９０】
ノードＮＤ１が‘Ｌ’状態より、バッファ回路１１ｃのトランジスタＱ１はオンし、トランジスタＱ４はオフする。よって、バッファ回路１１ｃは、端子／ＷＥに入力されている信号を出力する。波形Ｂ３に示すように、端子／ＷＥには、‘Ｈ’状態の信号が入力されているので、バッファ回路１１ｃは、波形Ｂ５に示すように、‘Ｈ’状態の信号を出力する。
【００９１】
ノードＮＤ１が‘Ｌ’状態より、バッファ回路１１ｄのトランジスタＱ９はオンし、トランジスタＱ１２はオフする。よって、バッファ回路１１ｄは、端子／ＷＥに入力されている信号を出力する。波形Ｂ３に示すように、端子／ＷＥには、‘Ｈ’状態の信号が入力されているので、バッファ回路１１ｄは、波形Ｂ６に示すように、‘Ｈ’状態の信号を出力する。
【００９２】
以上から、スタンバイ状態から非スタンバイ状態に遷移したとき（端子／ＣＥ１に入力されている信号が‘Ｈ’状態から‘Ｌ’状態に遷移したとき）、バッファ回路１１ｃは、端子／ＷＥに入力されているリード信号（‘Ｈ’状態）と同じ‘Ｈ’状態の信号をコントロール回路４０に出力している。このとき、バッファ回路１１ｄは、バッファ回路１１ｃから出力されている信号と反転した‘Ｌ’状態（ライト信号）の信号をデータ出力コントロール回路３０に出力する。この場合は、データ出力コントロール回路３０は、ライト動作（データ端子群Ｔ３からメモリコア５０への入力）を行い、外部ではリード動作が行われているので、バスファイトが生じることがない。
【００９３】
ところで、特開平１１−３１７０７６号公報で示される入力回路及び該入力回路を有する半導体集積回路では、共通のクロックを入力して内部制御信号を出力する２つのバッファ回路が、動作モードによって切替えて使用される。ある動作モードでは、一方のバッファ回路が内部制御信号を出力し、別の動作モードでは、他方のバッファ回路が内部制御信号を出力し、同時に活性化（使用）されることはない。上記のバッファ回路１１ｃ，１１ｄは、共通のリード−ライト信号を入力するという点では、上記の入力回路及び該入力回路を有する半導体集積回路と同様であるが、一定状態の信号を出力するのに、ＯＲ回路Ｚ１から出力される信号によって同時に活性化され、又は一定状態の信号を出力停止するのに同時に非活性化される点が異なっている。
【００９４】
また、バッファ回路１１ｃとバッファ回路１１ｄは、隣接するように、又は同一のバッファ回路として形成される。バッファ回路１１ｃとバッファ回路１１ｄは、端子／ＷＥから共通の信号を入力するので、隣接して形成することにより、配線の引き回しを短くすることができる。
【００９５】
【発明の効果】
以上説明したように本発明では、メモリコアのデータの読み出し及び書き込みを制御するコントロール回路に入力されるロジック信号を反転した反転信号によって、データ出力コントロール回路を制御し、外部とのデータの入出力を制御するようにした。これにより、外部からの書き込みデータと、メモリコアからの読み出しデータとのデータ衝突を防止することができる。
【図面の簡単な説明】
【図１】本発明の原理図である。
【図２】本発明の実施の形態に係るＰＳＲＡＭの回路構成図である。
【図３】図２の制御端子群、アドレス端子群、及びバッファ回路部の一部詳細を示した回路図である。
【図４】バッファ回路の詳細を示した回路図である。
【図５】ライト時におけるＰＳＲＡＭ内部のタイミングチャートを示した図である。
【図６】リード時におけるＰＳＲＡＭ内部のタイミングチャートを示した図である。
【図７】従来のＰＳＲＡＭの回路構成図である。
【図８】バッファ回路の詳細を示した回路図である。
【図９】ＰＳＲＡＭ内部のタイミングチャートを示した図である。
【符号の説明】
１  第１のバッファ回路
２  第２のバッファ回路
３  第３のバッファ回路
１０，２０  バッファ回路部
１１ａ〜１１ｎ，２１ａ〜２１ｎ  バッファ回路
６，３０  データ出力コントロール回路
４，４０  コントロール回路
５，５０  メモリコア
Ｑ１〜Ｑ１４  トランジスタ
Ｚ１  ＯＲ回路
Ｔ１  制御端子群
Ｔ２  アドレス端子群
Ｔ３  データ端子群
／ＣＥ，Ｄ０〜Ｄｎ，／ＣＥ１，ＣＥ２，／ＷＥ，／ＬＢ，Ａ０〜Ａｎ  端子
ＮＤ１  ノード
【図１】
2004158081.tif 000003
【図２】
2004158081.tif 000004
【図３】
2004158081.tif 000005
【図４】
2004158081.tif 000006
【図５】
2004158081.tif 000007
【図６】
2004158081.tif 000008
【図７】
2004158081.tif 000009
【図８】
2004158081.tif 000010
【図９】
2004158081.tif 000011