(57)【要約】【課題】本発明は、配線の再配置を行わず短期間で消費電力の小さい集積回路を設計可能とするスタンダードセルおよびその置換方法を提供するものである。【解決手段】セル最適化手段は、セルの配置および配線済みの回路内の信号伝達遅延に余裕のある箇所において、あるスタンダードセルをそのスタンダードセルと論理機能と端子位置と端子形状とセル外形が等しく、かつ消費電力が小さいスタンダードセルに置き換えるという動作を実行する。セル一覧記憶部は、集積回路設計に用いるスタンダードセルに加えて、同一の論理機能と端子位置と端子形状とセル外形を有し消費電力の小さい適当な数のスタンダードセルを記憶している。従って消費電力の低減を行いつつスタンダードセルの再配置とそれに伴う再配線などを行う必要が発生せず短い設計期間を実現可能という効果が得られる。【選択図】　　　図１
2004126693.tif 000002
【特許請求の範囲】
【請求項１】
集積回路設計で使用される各スタンダードセルについて、同じ論理機能と同じ端子位置と同じ端子形状と同じセル外形を有するスタンダードセルを０以上まとめ、その論理機能と端子位置と端子形状とセル外形とその駆動能力とを記憶装置上に記憶する第１のステップと、
集積回路設計データに信号伝達遅延に余裕のあるスタンダードセルの検出を行う第２のステップと、
前記第２のステップで検出したスタンダードセルと同一の論理機能と端子位置と端子形状とセル外形をもつスタンダードセルを前記記憶装置から検出すると、さらに駆動能力の比較をもとに、より信号伝達遅延の余裕の少ないスタンダードセルで前記第２のステップで検出したスタンダードセルを置き換える第３のステップと、
を備えることを特徴とする集積回路設計方法。
【請求項２】
請求項１において、置き換え後の集積回路設計データを検査し信号伝達遅延またはシグナルインテグリティに関する不都合が発生した場合には、集積回路設計データをもとのスタンダードセルに戻すことを特徴とする集積回路設計方法。
【請求項３】
請求項１において、さらに信号伝達遅延の制約をスタンダードセルごとに割り当てて前記記憶装置に記憶し、集積回路設計データに信号伝達遅延に余裕のあるスタンダードセルの検出を行うと、その信号伝達遅延の割り当てられた制約に最も近くそれを超えない制約を有し、且つ前記集積回路設計データのスタンダードセルと論理機能と端子位置と端子図形とセル外形の等しいスタンダードセルで前記集積回路設計データのスタンダードセルを置き換えることを特徴とする集積回路設計方法。
【請求項４】
コンピュータに、
集積回路設計で使用される各スタンダードセルについて、同じ論理機能と同じ端子位置と同じ端子形状と同じセル外形を有するスタンダードセルを０以上まとめ、その論理機能と端子位置と端子形状とセル外形とその駆動能力とを記憶装置上に記憶する第１のステップと、
集積回路設計データに信号伝達遅延に余裕のあるスタンダードセルの検出を行う第２のステップと、
前記第２のステップで検出したスタンダードセルと同一の論理機能と端子位置と端子形状とセル外形をもつスタンダードセルを前記記憶装置から検出すると、さらに駆動能力の比較をもとに、より信号伝達遅延の余裕の少ないスタンダードセルで前記第２のステップで検出したスタンダードセルを置き換える第３のステップと、
を実行させるためのプログラム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は集積回路における同一の論理機能および端子位置および端子形状およびセル外形を有し様々な消費電力を持つセル集合を利用した回路設計手法及びそれを記憶したプログラムに関し、特に集積回路設計に要する期間および集積回路の消費電力を低減する集積回路における同一の論理機能および端子位置および端子形状およびセル外形を有し様々な消費電力を持つセル集合を利用した回路設計方法及びそのプログラムに関する。
【０００２】
【従来の技術】
本発明が関するスタンダードセルは、従来は特にチップ面積を最小化するために構成されている。このような、スタンダードセルを用いた集積回路設計は、一般的に各論理機能（例えば４入力ＮＡＮＤなど）について数種類のみの消費電力を持つスタンダードセルを用意するため、本来必要とするよりも大きな消費電力を持つスタンダードセルを用いて集積回路が設計される。しかし近年、より低消費電力の集積回路をより短期間で設計することが要求されている。
【０００３】
この要請に応えるために、消費電力が異なり、論理機能および端子位置および端子形状およびセル外形の等しいスタンダードセルを用意し、信号伝達遅延に余裕のある箇所について、消費電力の小さいスタンダードセルに置き換え、信号伝達遅延にエラー（不都合）のある箇所について、消費電力の大きいスタンダードセルに置き換える手法が開示された（例えば、特許文献１参照。）。
【０００４】
また、消費電力が小さく、論理機能および端子位置および端子形状およびセル外形の等しいスタンダードセルを用意し、信号伝達遅延に余裕のある箇所について、消費電力の小さいスタンダードセルへ置き換える手法が開示されている。これにより、デザインのエラーを引き起こすことなく、短期間に消費電力を低減できる（例えば、特許文献２参照。）。
【０００５】
さらに、すべてのスタンダードセルを集積回路チップ上に配置し、スタンダードセル間の配線を実施したあと、信号伝達遅延に余裕のある箇所についてはスタンダードセルを同論理機能かつ消費電力の小さいスタンダードセルに置き換えることにより、消費電力の低減およびチップ面積の小型化を図る手法が開示されている（例えば、非特許文献１参照。）。
【０００６】
尚、セルは複数のトランジスタを組み合わせることにより特定の論理機能を実現したもので、ファンクションブロックと呼ばれることもあるが、ここでは統一的にセルと呼称する。
【０００７】
【特許文献１】
特開平１１−０４５９４２（第７−１３頁、図１）
【特許文献２】
特許第２９１２１７４号（第３−５頁、図１）
【非特許文献１】
岡本　匠「レイアウト設計におけるバッファ挿入・ゲートサイズ同時最適化の一手法」ＤＡシンポジウム’９７論文集ｐ．１７３−１７８
【０００８】
【発明が解決しようとする課題】
前述の特許文献１に開示された手法では、一般的に消費電力の小さいスタンダードセルほど面積が小さいため、あるスタンダードセルＡについて、Ａより消費電力が大きく、論理機能および端子位置および端子形状およびセル外形が等しいスタンダードセルＢが存在することは、Ａが本来可能なものより、大きなセル外形をもつことを意味する。従って、特許文献１に開示された手法は集積回路の面積が本来必要なものより大きなものとなる欠点がある。
【０００９】
また、前述の特許文献２に開示された手法では具体的なスタンダードセルへの置き換え手法が開示されていない。
【００１０】
さらに、前述の非特許文献１に開示された手法は、図３に示されているが、本発明の第一の実施例である図１との比較から明らかなように、あるスタンダードセルをそれと等しい端子位置および端子形状およびセル外形を持つスタンダードセルに置き換えるという構成を有していない。このため、置き換えられる前のスタンダードセルに接続されていた配線は置き換え後のスタンダードセルに接続されていないため、配線処理をもう一度実施し直すという動作となる。その結果、時間のかかる配線処理を二回実行するため、集積回路設計に要する時間が大幅に増加するという欠点がある。
【００１１】
本発明の主な目的は論理と端子位置と端子形状とセル外形が等しく、かつ消費電力が小さいスタンダードセルを用意しておき、再配線に必要な時間を不要としたスタンダードセルの置き換えアルゴリズムを提供することにある。さらに、本発明ではスタンダードセルの置き換えにより発生する、デザイン以外の問題であるシグナルインテグリティについても考慮する。
【００１２】
【課題を解決するための手段】
本発明は、スタンダードセルを用いた集積回路設計における各スタンダードセルについて、論理機能および端子位置および端子形状およびセル外形が等しく、かつ駆動能力（消費電力）の小さいスタンダードセルを設け、それにより従来技術で設計するよりも消費電力を低減した集積回路を短い設計期間で設計することを特徴としている。
【００１３】
図１に、本発明による実施例を示すように、入力装置１、データ処理装置２、記憶装置３、出力装置４という構成に対し、本発明に従って、セル最適化手段２２およびセル一覧記憶部３２を設けている。このセル最適化手段２２は、セルの配置および配線済みの回路内の信号伝達遅延に余裕のある箇所において、あるスタンダードセルをそのスタンダードセルと論理機能および端子位置および端子形状およびセル外形が等しく、かつ消費電力が小さいスタンダードセルに置き換えるという動作を実行する。セル一覧記憶部３２は、一般的な集積回路設計に用いるスタンダードセルに加えて、同一の論理機能および端子位置および端子形状およびセル外形を有し、消費電力の小さい適当な数のスタンダードセルを記憶している。従って、消費電力の低減を行いつつ、スタンダードセルの再配置およびそれに伴う再配線などを行う必要が発生せず、短い設計期間を実現可能という効果が得られる。また、スタンダードセルを用いたあらゆる集積回路設計手法に対して、本発明を適用し、上記の効果を得ることができる。
【００１４】
【発明の実施の形態】
本発明の目的、特徴および利点を明確にすべく、以下添付した図面を参照しながら、本発明の実施の形態につき詳細に説明する。
【００１５】
図１を参照すると、本発明の第１の実施例の構成が示されている。
【００１６】
図１によれば、キーボード等の入力装置１と、プログラム制御により動作するコンピュータであるデータ処理装置２と、情報を記憶する磁気ディスク装置等の記憶装置３と、ディスプレイ装置や印刷装置などの出力装置４を有する。
【００１７】
データ処理装置２は、集積回路設計手段２１と、セル最適化手段２２とを備える。
【００１８】
集積回路設計手段２１は、入力装置１から与えられた集積回路データを元に、スタンダードセルを用いた一般的な集積回路設計を行い、設計データを集積回路データ記憶部３１に記憶する。
【００１９】
セル最適化手段２２は、集積回路データ記憶部３１に記憶されている設計データを解析し、集積回路内の信号伝達遅延に余裕のある箇所を検出する。さらに、信号伝達遅延に余裕のある箇所のセルを、論理機能および端子位置および端子形状およびセル外形が等しく、駆動能力（消費電力）の弱いセルに置き換える。
【００２０】
記憶装置３は、集積回路データ記憶部３１と、セル一覧記憶部３２とを備える。集積回路データ記憶部３１は、集積回路設計手段２１およびセル最適化手段２２と連携し、設計データの保存および読み込みを行う。
【００２１】
セル一覧記憶部３２は、スタンダードセルの一覧を記憶しており、セル最適化手段２２がセル最適化を行う際に参照される。一般的な集積回路設計においてはある論理機能を実現するスタンダードセルは、駆動能力（消費電力）の異なるものを複数用意する。このとき一般的に消費電力の小さいスタンダードセルほど面積が小さく、したがって消費電力が異なるスタンダードセルは端子形状および端子位置およびセル外形が異なる。
【００２２】
以下、図１と図２のフローチャートを参照して本実施例の動作につき詳細に説明する。
【００２３】
最初に、入力装置１を利用して図示しないデータ処理装置２上で動作する登録手段によって、集積回路設計において使用されるスタンダードセルについて、同一の論理機能で同一の端子位置で同一の端子形状で同一のセル外形をもち、かつ駆動能力（消費電力）の小さいスタンダードセルを０以上の適当な数用意し、その論理機能と端子位置と端子形状とセル外形とその駆動能力または消費電力とを、予めセル一覧記憶部３２に記憶させておく。
【００２４】
次に、集積回路データの設計を行い、入力装置１から与えられた集積回路データは、集積回路設計手段２１に供給される。集積回路設計手段２１は与えられた集積回路データに基づき、一般的なスタンダードセルを用いた集積回路設計を行い、設計データを集積回路データ記憶装置３１に記憶する（ステップＡ１）。ここで、一般的なスタンダードセルを用いた集積回路設計は、当業者にとってよく知られており、また本発明とは直接関係しないため、その詳細は省略する。
【００２５】
次にセル最適化手段２２は信号伝達遅延の余裕を検出する（ステップＡ２）。ここで、信号伝達遅延の余裕の検出方法は、当業者にとってよく知られており、また本発明とは直接関係しないため、その詳細は省略する。
【００２６】
（ステップＡ３）のチェックで、もし信号伝達遅延の余裕が検出されなかった場合は、集積回路設計を終了し、設計データを出力装置４より出力する。
【００２７】
（ステップＡ３）のチェックで、信号伝達遅延の余裕が検出された場合は、当該箇所のスタンダードセルをより駆動能力（消費電力）が小さく、かつ論理機能および端子位置および端子図形およびセル外形が等しいスタンダードセルをセル一覧記憶部３２より見つけ、置き換える（ステップＡ４）。
【００２８】
スタンダードセルの置き換えを行った箇所について、信号伝達遅延を解析し、不都合（エラー）の検出処理を実行する（ステップＡ５）。
【００２９】
（ステップＡ６）のチェックで、もし、信号伝達遅延のエラーが検出されなければ集積回路設計を終了し、設計データを出力装置４より出力する。
【００３０】
（ステップＡ６）のチェックで、信号伝達遅延のエラーが検出された場合は、当該箇所のスタンダードセルを（ステップＡ４）で置き換える前のスタンダードセルに戻す（図２のステップＡ７）。最後に、以上により得られた集積回路データを出力装置４より出力する。
【００３１】
次に、本発明の第２の実施例について図面を参照して詳細に説明する。
【００３２】
第２の実施例の構成は図４に示す。
【００３３】
図４によると、セル最適化手段Ａ２２は第１の実施例のセル最適化手段２２と等しい。第２の実施例ではさらにセル最適化手段Ｂ２３を設けていることが第１の実施例との相違点である。
【００３４】
本実施例の動作を図５のフローチャートを元に説明する。
【００３５】
第１の実施例と同様、セル最適化手段Ａ２２がセルの置き換えを行う（ステップＡ２〜ステップＡ４）。次にセル最適化手段Ｂは、シグナルインテグリティのエラーを検出する（ステップＢ１）。シグナルインテグリティとは、微細な集積回路において出現するデザイン上の問題である。シグナルインテグリティのエラーの検出については当業者にはよく知られており、かつ本発明とは直接的に関係しないため、詳細は省略する。
【００３６】
（ステップＢ２）のチェックで、シグナルインテグリティのエラーが検出されなかった場合は集積回路設計を終了する。
【００３７】
（ステップＢ２）のチェックで、シグナルインテグリティのエラーが検出された場合は、当該箇所に存在するセル最適化手段Ａ２２により置き換えられたスタンダードセルを、置き換える前のスタンダードセルに戻す（ステップＢ３）。
【００３８】
本実施例では、スタンダードセルの置き換えにより発生するシグナルインテグリティのエラーを素早く修正し、集積回路設計を完了するまでの時間と手間を低減できる効果が得られる。
【００３９】
次に、本発明の第３の実施例について図面を参照して詳細に説明する。
【００４０】
本実施例の構成を図６に示す。スタンダードセルを用いた集積回路設計手段２１は第１乃至第２の実施例のものと等しい。ただし、第３の実施例では第１の実施例におけるセル最適化手段２２にかわり、セル最適化手段Ｃ２４を設けている。
【００４１】
本実施例の動作を、図７のフローチャートを元に説明する。
【００４２】
本実施例では集積回路設計において使用されるスタンダードセルについて、同一の論理機能で同一の端子位置で同一の端子形状で同一のセル外形をもち、かつ駆動能力（消費電力）の小さいスタンダードセルを０以上の適当な数用意し、その論理機能と端子位置と端子形状とセル外形と駆動能力（消費電力）と、さらにその信号伝達遅延の制約とを、予めセル一覧記憶部３２に記憶させておく。
【００４３】
セル最適化手段Ｃ２４において、スタンダードセルごとに信号伝達遅延の制約を割り当てる（ステップＣ１）。これは、図８に例示するように、通常、信号伝達遅延の制約はクロック信号を受け取るスタンダードセルＡと、Ａから信号を伝達される、クロック信号を受け取るスタンダードセルＤとの間に定義される。
【００４４】
それを図９に例示するようにクロック信号を受け取るまたは受け取らないを問わず、スタンダードセルＢ、Ｃも含め、各スタンダードセルごとに信号伝達遅延の制約を割り当てることで実現される。
【００４５】
このような信号伝達遅延の制約をスタンダードセルごとに割り当てる方法は、本発明とは直接的に関係しないため、省略するが、たとえば前述した非特許文献１に公開されている。
【００４６】
設計時の信号伝達遅延の制約から回路動作時に必要とする信号伝達遅延を引いたものを信号伝達遅延の余裕と呼ぶ。もし、正の信号伝達遅延の余裕を持つスタンダードセルが存在しなければ、集積回路設計は終了する（ステップＣ２）。正の信号伝達遅延の余裕を持つスタンダードセルが存在すれば、その信号伝達遅延の余裕の大きさに従って、（ステップＣ１）で割り当てられた制約に最も近くそれを超えない制約を有し、消費電力が小さく、論理機能と端子位置と端子図形とセル外形の等しいスタンダードセルに置き換える（ステップＣ３）。
【００４７】
本実施例では、各スタンダードセルについて最適な消費電力がより正確に把握できるため、スタンダードセル置き換えにより、より大きな消費電力低減効果を得られる。
【００４８】
なお、本発明が上記各実施例に限定されず、本発明の技術思想の範囲内において、各実施例は適宜変更され得ることは明らかである。
【００４９】
【発明の効果】
以上説明したように、本願発明によれば以下の効果を得ることができる。
【００５０】
第１の効果は、集積回路の消費電力を削減できることである。その理由は、一般的に消費電力が大きいスタンダードセルほど信号伝達遅延が小さく、消費電力が大きいが、信号伝達遅延に余裕のあるスタンダードセルを消費電力が小さいスタンダードセルに置き換えることにより、消費電力が減少するからである。
【００５１】
第２の効果は、第１の効果を短時間に得るためのアルゴリズムを提供することである。その理由は、論理機能が等しく、かつ消費電力および端子位置および端子形状およびセル外形の異なるスタンダードセルに置き換えることにより、消費電力を低減する、または設計期間を短縮する概念は前述した特許文献１および特許文献２に公開されているが、それらの文献にはスタンダードセルを置き換えるアルゴリズムは公開されていないためである。
【図面の簡単な説明】
【図１】本発明の第一の実例の構成を示す模式図である。
【図２】本発明の第一の実施例の動作を説明するフローチャートである。
【図３】従来技術の実施例の構成を説明する模式図である。
【図４】本発明の第二の実施例の構成を説明する模式図である。
【図５】本発明の第二の実施例の動作を説明するフローチャートである。
【図６】本発明の第三の実施例の構成を説明する模式図である。
【図７】本発明の第三の実施例の動作を説明するフローチャートである。
【図８】従来技術による信号伝達遅延の余裕の見積もりを説明する模式図である。
【図９】本発明の第三の実施形態における信号伝達遅延の余裕の見積もりを説明する模式図である。
【符号の説明】
１　　入力装置
２　　データ処理装置
２１　　集積回路設計手段
２２　　セル最適化手段
２３　　セル最適化手段Ｂ
２４　　セル最適化手段Ｃ
３　　記憶装置
３１　　集積回路データ記憶部
３２　　セル一覧記憶部
４　　出力装置
【図１】
2004126693.tif 000003
【図２】
2004126693.tif 000004
【図３】
2004126693.tif 000005
【図４】
2004126693.tif 000006
【図５】
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【図６】
2004126693.tif 000008
【図７】
2004126693.tif 000009
【図８】
2004126693.tif 000010
【図９】
2004126693.tif 000011