(57)【要約】【課題】複雑な構成となるＪＴＡＧを用いるデバイスＩＤコードを付することができ、しかも任意のデバイスＩＤコードを設定可能とした半導体装置を提供する。【解決手段】デバイスＩＤコードを記憶するデバイスＩＤコード記憶手段を設けた半導体装置において、デバイスＩＤコード記憶手段は、第１の電位と第２の電位のいずれか一方の電位とした信号が入力される端子を一つまたは複数有し、端子の電位状態に基づいてデバイスＩＤコードを記憶すべく構成する。デバイスＩＤコード記憶手段が記憶したデバイスＩＤコードの出力は、双方向にデータ送信可能に接続した外部プロセッサによって制御すべく構成する。【選択図】    図２
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【特許請求の範囲】
【請求項１】
デバイスＩＤコードを記憶するデバイスＩＤコード記憶手段を設けた半導体装置において、
前記デバイスＩＤコード記憶手段は、第１の電位と第２の電位のいずれか一方の電位とした信号が入力される端子を一つまたは複数有し、前記端子の電位に基づいて前記デバイスＩＤコードを記憶すべく構成したことを特徴とする半導体装置。
【請求項２】
前記デバイスＩＤコード記憶手段が記憶した前記デバイスＩＤコードの出力は、双方向にデータ送信可能に接続した外部プロセッサによって制御すべく構成したことを特徴とする請求項１記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に付するデバイスＩＤコードを、同半導体装置を基板に実装することにより所要の製品を製造する製造者によって任意に設定可能とした半導体装置に関するものである。
【０００２】
【従来の技術】
従来、半導体装置の種類または機能を識別することや、半導体装置を製造したメーカーを識別すること等を目的として、半導体装置内に所要のデバイスＩＤコードをあらかじめ格納しておき、外部のプロセッサからのデバイスＩＤコードの出力要求に基づいて格納しているデバイスＩＤコードを出力し、所要の識別に利用可能とした半導体装置が知られている。
【０００３】
かかるデバイスＩＤコードの記憶手段としては、半導体装置をＩＥＥＥ  １１４９．１  ＪＴＡＧ規格に則って設計することによってデバイスＩＤコードを記憶するデータレジスタを設ける方法が一般的に知られている。
【０００４】
かかるデータレジスタに書込むデバイスＩＤコードは、ＩＥＥＥ  １１４９．１  ＪＴＡＧ規格に則った命令レジスタ群の形成時に組み込むこととなるために、半導体装置の製造者によってあらかじめ所定の値に決定されている。したがって、デバイスＩＤコードは、半導体装置の製造後において外部から書換え可能とはなっておらず、半導体装置を基板に実装して製品の製造を行う製造者（以下、「製品製造者」という）は、あらかじめ決定されたデバイスＩＤコードを利用していた。
【０００５】
ただし、あらかじめ決定されているデバイスＩＤコードは、製品製造者が諸目的のテストや用途に用いるには不便な形式であることが多いために、データレジスタに書込んだデバイスＩＤコードの他に、製品製造者が決めたデバイスＩＤコードを適宜の記憶装置に記憶させ、この記憶装置を半導体装置に接続し、外部のプロセッサからデバイスＩＤコードの出力要求が行われた場合に、データレジスタに書込まれたデバイスＩＤコードの出力を禁止して、記憶装置に記憶したデバイスＩＤコードをデータレジスタに書込まれたデバイスＩＤコードとして出力させるべく構成したものが知られている（例えば、特許文献１参照。）。
【０００６】
【特許文献１】
特開２０００−１７２６２６号公報
【０００７】
【発明が解決しようとする課題】
しかしながら、上記したように半導体装置とは別の記憶装置を用いて所要のデバイスＩＤコードを出力すべく構成した場合には、半導体装置以外にも記憶装置を設ける必要があり、小型化が要求される基板の小型化を阻害しているという問題があった。
【０００８】
しかも、半導体装置には、使用しないにもかかわらずデバイスＩＤコードを書込むためのデータレジスタが設けられており、半導体装置の小型化を阻害するとともに、データレジスタを形成するための余計な工程が存在することにより製造コストの抑制を阻害することともなっていた。
【０００９】
本発明者らはこのような現状に鑑み、デバイスＩＤコードを半導体装置の製造者が決定するのではなく、製品製造者が任意に決定して半導体装置自体に書込み可能とすべく研究開発を行い、本発明を成すに至ったものである。
【００１０】
【課題を解決するための手段】
本発明の半導体装置では、デバイスＩＤコードを記憶するデバイスＩＤコード記憶手段を設けた半導体装置において、デバイスＩＤコード記憶手段は、第１の電位と第２の電位のいずれか一方の電位とした信号が入力される端子を一つまたは複数有し、端子の電位に基づいてデバイスＩＤコードを記憶すべく構成した。
【００１１】
また、デバイスＩＤコード記憶手段が記憶したデバイスＩＤコードの出力は、双方向にデータ送信可能に接続した外部プロセッサによって制御すべく構成したことにも特徴を有するものである。
【００１２】
【発明の実施の形態】
本発明の前記半導体装置はデバイスＩＤコードを記憶するデバイスＩＤコード記憶手段を有しており、特に、デバイスＩＤコード記憶手段は第１の電位と第２の電位のいずれか一方の電位とした信号が入力される端子を一つまたは複数有して、このまたはこれらの端子における電位状態に基づいてデバイスＩＤコードを記憶すべく構成しているものである。ここで、第１の電位または第２の電位の信号は、半導体装置を基板に装着することによって、基板から供給されるものである。
【００１３】
したがって、電位を設定する信号の半導体装置への入力状態を、半導体装置を装着する基板の設計段階においてあらかじめ製品製造者が設定しておくことによって、その基板に半導体装置を実装するだけで同半導体装置にデバイスＩＤコードを記憶させることができ、デバイスＩＤコードの設定作業を容易とすることができる。
【００１４】
しかも、半導体装置には、製品製造者が利用しやすいデバイスＩＤコードを記憶させることができ、同半導体装置を実装した製品の製造管理の自由度を向上させることができるので、製造効率を向上させることができる。
【００１５】
さらに、半導体装置は外部プロセッサとデータ送信可能に接続し、同外部プロセッサによってデバイスＩＤコード記憶手段が記憶したデバイスＩＤコードの出力を制御すべく構成した場合には、半導体装置に設けるデバイスＩＤコードの出力制御を行うための機構を簡潔に構成することができ、半導体装置の製造コストを高騰させることなく半導体装置にデバイスＩＤコードを付与することができる。特に、従来のようにＪＴＡＧを用いることなくデバイスＩＤコードを付与することができることによって、デバイスＩＤコード付きの半導体装置を低コストで提供できる。
【００１６】
以下において、図面に基づいて本発明の実施形態について詳説する。図１は本実施形態の半導体装置Ａのブロック図であり、図２は本実施形態の半導体装置Ａのアーキテクチャー説明図である。
【００１７】
図１に示すように、半導体装置Ａは、所要の機能を有する半導体チップ１を内蔵している。特に、同半導体チップ１には、半導体装置Ａの外部に設けた外部プロセッサＢと双方向にデータ送信可能に接続すべく接続用インターフェイス２を設けている。図１中、３は半導体チップ１と外部プロセッサＢとを接続した接続配線であって、その一部は半導体装置Ａを実装する基板（図示せず）に設けている。なお、半導体装置Ａと外部プロセッサＢとは基板を介して接続する場合だけでなく、半導体装置Ａの半導体チップ１上面に外部プロセッサＢを電気的に導通させながら載設するチップ・オン・チップ構造による接続としてもよい。
【００１８】
半導体装置Ａには、外周縁に沿って複数の出入力端子４を設けており、各出入力端子４は、半導体チップ１の図示していない接続用端子とそれぞれ電気的に接続している。
【００１９】
さらに、半導体装置Ａには、出入力端子４とは別に、デバイスＩＤコードを設定するための信号が入力されるデバイスＩＤコード入力端子５と、半導体装置Ａにおいて記憶したデバイスＩＤコードが所定のデバイスＩＤコード出力信号として出力されるデバイスＩＤコード出力端子６を設けている。図１では、デバイスＩＤコード入力端子５及びデバイスＩＤコード出力端子６をそれぞれ１個ずつ記載しているが、デバイスＩＤコードをｍｂｉｔで設定する場合にはデバイスＩＤコード入力端子５の端子数はｍ個となり、出力するデバイスＩＤコード出力信号をｎｂｉｔで出力する場合にはデバイスＩＤコード出力端子６の端子数はｎ個となる。デバイスＩＤコードの設定に用いるｂｉｔ数、及びデバイスＩＤコード出力信号のｂｉｔ数は任意に設定してよい。
【００２０】
次に、図２のアーキテクチャー説明図を用いて、デバイスＩＤコードの記憶と出力について説明する。
【００２１】
半導体チップ１には所要の処理を行うためのコアロジック部１ａを設けており、コアロジック部１ａ以外の領域にデバイスＩＤコードの記憶と出力を行うデバイスＩＤコード記憶部１ｂを設けている。
【００２２】
コアロジック部１ａは、ファンクションＩ／Ｏを介して所要のデータの入出力を可能としており、かかるデータを用いて所要の処理を行うべく構成している。
【００２３】
デバイスＩＤコード記憶部１ｂは、第１ＭＵＸ（マルチプレクサ）１０を有するレジスタ部１１と、基板から入力された電位信号からデバイスＩＤコードを認識するデバイスＩＤコード認識部１２と、同デバイスＩＤコード認識部１２で認識したデバイスＩＤコードの読出しを制御する第２ＭＵＸ１３と、同第２ＭＵＸ１３を制御するアドレス制御部１４とから構成している。図２中、１５は半導体チップ１と接続した外部プロセッサＢから送信された信号を入力する入力端子であり、１６は半導体チップ１から外部プロセッサＢに送信する信号を出力する出力端子である。
【００２４】
レジスタ部１１には、外部プロセッサＢから送信された信号に基づいてデバイスＩＤコード記憶部１ｂの作動を制御する制御命令を記憶したシステムレジスタ１１ａ、及び、外部プロセッサＢから送信された信号に基づいてデバイスＩＤコード出力信号の生成を制御する制御命令を記憶した出力制御レジスタ１１ｂを設けている。なお、レジスタ部１１には、システムレジスタ１１ａ及び出力制御レジスタ１１ｂ以外にも所要のレジスタを設けてもよい。
【００２５】
出力制御レジスタ１１ｂはデバイスＩＤコード出力端子６と接続して、生成したデバイスＩＤコード出力信号をデバイスＩＤコード出力端子６から出力すべく構成している。
【００２６】
デバイスＩＤコード認識部１２はデバイスＩＤコード入力端子５と接続しており、半導体装置Ａを基板に実装することによって、各デバイスＩＤコード入力端子５を介して基板からデバイスＩＤコード認識部１２にそれぞれ所要の電位の信号を入力すべく構成している。
【００２７】
したがって、上記したように構成した半導体装置Ａを基板に実装することによって、実装にともなってデバイスＩＤコード認識部１２には自動的にデバイスＩＤコードを設定する信号が入力されることとなる。
【００２８】
特に、各デバイスＩＤコード入力端子５は、基板の電源ラインと接続することにより電源電位となっている第１電位信号と、基板の接地ラインと接続することにより接地電位となっている第２電位信号のいずれか一方が入力されるべく構成し、デバイスＩＤコード入力端子５は、未接続状態とならないようにしている。説明の便宜上、以下において、第１電位信号をＨｉｇｈの信号とし、第２電位信号をＬｏｗの信号とする。なお、第２電位信号は、第１電位信号と異なっていれば必ずしも接地電位である必要はなく、第１電位信号以外の電位の信号を第２電位信号として規定してもよい。また、第１電位信号も必ずしも電源電位である必要はない。
【００２９】
デバイスＩＤコード認識部１２は、所定電位の信号の入力にともなって所定電位となった各デバイスＩＤコード入力端子５の電位状態からデバイスＩＤコードを識別する。例えば、ｍ＝４として、第１のデバイスＩＤコード入力端子５からはＬｏｗの信号が入力され、第２のデバイスＩＤコード入力端子５からはＬｏｗの信号が入力され、第３のデバイスＩＤコード入力端子５からはＨｉｇｈの信号が入力され、第４のデバイスＩＤコード入力端子５からはＬｏｗの信号が入力された場合には、デバイスＩＤコード認識部１２はデバイスＩＤコードを「００１０」と認識する。
【００３０】
半導体装置Ａの基板への実装にともなって、各デバイスＩＤコード入力端子５からは常に所定電位の信号が入力されることによって、デバイスＩＤコード認識部１２は所要のデバイスＩＤコードを記憶した状態となっている。したがって、基板において各デバイスＩＤコード入力端子５に入力する信号の電位を調整することによって、半導体装置Ａには任意のデバイスＩＤコードを記憶させることができる。
【００３１】
記憶したデバイスＩＤコードを出力する場合には、まず、半導体装置Ａと接続した外部プロセッサＢが半導体装置Ａの半導体チップ１に対して入力端子１５から読出信号を入力し、この読出信号に基づいてアドレス制御部１４によって第２ＭＵＸ１３を制御して、デバイスＩＤコード認識部１２からのデバイスＩＤコードの読出しを行う。
【００３２】
読出したデバイスＩＤコードは出力端子１６から外部プロセッサＢに送信され、外部プロセッサＢは読出したデバイスＩＤコードを半導体チップ１に送信してレジスタ部１１の所要のアドレスに格納する。
【００３３】
そして、レジスタ部１１へのデバイスＩＤコードの格納にともなって第１ＭＵＸ１０が出力制御レジスタ１１ｂを作動させることにより、デバイスＩＤコードからデバイスＩＤコード出力信号を生成し、デバイスＩＤコード出力端子６から出力している。
【００３４】
デバイスＩＤコード出力端子６はデバック端子であって、デバイスＩＤコード出力信号を出力するとき以外は未接続状態として、他の半導体装置等との信号衝突による過大リークの発生を防止すべく構成している。
【００３５】
上記したようにデバイスＩＤコード記憶部１ｂを構成したことによって、デバイスＩＤコードを任意に設定可能とすることができる。しかも、半導体装置ＡにおけるデバイスＩＤコードの入出力制御を、同半導体装置Ａと接続した外部プロセッサＢによって行うべく構成したことによって、半導体装置Ａに設けるデバイスＩＤコードの記憶手段を簡潔な構成によって構築することができ、ＪＴＡＧのような複雑な構成や、デバイスＩＤコードのみを記憶した記憶装置を設ける必要がなく、デバイスＩＤコード付きの小型な半導体コストを低コストで提供することができる。
【００３６】
また、デバイスＩＤコードは、外部プロセッサＢによって認識されることにより、基板上での機能チェックにも用いることができる。
【００３７】
【発明の効果】
請求項１記載の発明によれば、デバイスＩＤコードを記憶するデバイスＩＤコード記憶手段を設けた半導体装置において、デバイスＩＤコード記憶手段は、第１の電位と第２の電位のいずれか一方の電位とした信号が入力される端子を一つまたは複数有し、端子の電位に基づいてデバイスＩＤコードを記憶すべく構成したことによって、半導体装置には、製品製造者が利用しやすいデバイスＩＤコードを任意に記憶させることができ、同半導体装置を実装した製品の製造管理の自由度を向上させることができるので、製造効率を向上させることができる。
【００３８】
請求項２記載の発明によれば、デバイスＩＤコード記憶手段が記憶したデバイスＩＤコードの出力を、双方向にデータ送信可能に接続した外部プロセッサによって制御すべく構成したことによって、半導体装置におけるデバイスＩＤコードの入出力機構を簡潔な構成とすることができ、半導体装置の製造コストを高騰させることなく半導体装置にデバイスＩＤコードを付与することができる。特に、従来のようにＪＴＡＧを設けることなくデバイスＩＤコードを付与することができることによって、デバイスＩＤコード付きの半導体装置を低コストで提供でき、かつ半導体装置を小型化することができる。
【図面の簡単な説明】
【図１】本発明にかかる半導体装置のブロック図である。
【図２】本発明にかかる半導体装置のアーキテクチャー説明図である。
【符号の説明】
Ａ  半導体装置
Ｂ  外部プロセッサ
１  半導体チップ
１ａ  コアロジック部
１ｂ  デバイスＩＤコード記憶部
２  接続用インターフェイス
３  接続配線
４  出入力端子
５  デバイスＩＤコード入力端子
６  デバイスＩＤコード出力端子
１０  第１ＭＵＸ
１１  レジスタ部
１１ａ  システムレジスタ
１１ｂ  出力制御レジスタ
１２  デバイスＩＤコード認識部
１３  第２ＭＵＸ
１４  アドレス制御部
１５  入力端子
１６  出力端子
【図１】
2004341894.tif 000003
【図２】
2004341894.tif 000004