(57)【要約】【課題】ＰＬＬ回路の基準信号と比較信号との収束位相差に拘わらず、さまざまな周波数領域において位相ロック状態であるか否かを判定することが可能な位相ロック判定回路を提供する。【解決手段】比較回路（９１，９２）がＰＬＬ回路の基準信号（１１）と該ＰＬＬ回路の比較信号（２１）との位相差を、位相が進んでいる方の信号の周期と比較し、該位相差が該周期を越えたときに、出力回路（９３）が該基準信号（１１）と該比較信号（２１）との位相ロック状態が外れたことを示す位相ロック外れ信号を発生する。【選択図】      図１
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【特許請求の範囲】
【請求項１】
ＰＬＬ回路の基準信号と該ＰＬＬ回路の比較信号との位相差を、位相が進んでいる方の信号の周期と比較する比較回路と、
該位相差が該周期を越えたときに、該基準信号と該比較信号との位相ロック状態が外れたことを示す位相ロック外れ信号を発生する出力回路と、を備えたことを特徴とした位相ロック判定回路。
【請求項２】
請求項１において、
該位相差は、該ＰＬＬ回路における周波数位相比較器によって、該基準信号及び該比較信号に基づいて検出されることを特徴とした位相ロック判定回路。
【請求項３】
請求項１または２において、
該比較回路が、該位相差と該基準信号の周期とを比較する第１の比較部と、該位相差と該比較信号の周期とを比較する第２の比較部とを有し、該出力回路が該第１の比較部又は第２の比較部の比較結果に基づき該位相ロック外れ信号を発生することを特徴とした位相ロック判定回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、位相ロック判定回路に関し、特に、ＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路の基準信号と比較信号とが位相ロック状態であるか否かを判定する位相ロック判定回路に関する。
【０００２】
【従来の技術】
従来より、ＰＬＬ回路の基準信号と比較信号が位相ロック状態であるか否かを判定する位相ロック判定回路には、アナログ方式のものとディジタル方式のものがある。
【０００３】
以下に、従来例（１）（一般的なＰＬＬ回路）、従来例（２）（アナログ方式の位相ロック判定回路）、及び従来例（３）（ディジタル方式の位相ロック判定回路）のそれぞれについて、構成及び動作を説明する。
一般的なＰＬＬ回路
図４は、一般的なＰＬＬ回路に従来のアナログ方式の位相ロック判定回路を接続した例を示したものである。
【０００４】
同図のＰＬＬ回路１００は、分周器１、周波数位相比較器３、チャージポンプ回路４、ループフィルタ５、及び電圧制御発振器（ＶＣＯ）６がこの順に接続されたもので、さらに、分周器２が電圧制御発振器６と周波数位相比較器３の分周器１とは異なる他方の入力端子との間に接続され、フィードバックループを構成している。
【０００５】
動作において、まず、分周器１が、ＰＬＬ回路１００に入力されたＰＬＬ入力信号１０を分周し、基準信号１１として周波数位相比較器３に与えると共に、分周器２が電圧制御発振器６からのフィードバック信号を分周し、比較信号２１として周波数位相比較器３に与える。
【０００６】
周波数位相比較器３は、基準信号１１と比較信号２１を比較し、基準信号１１の位相の方が比較信号２１の位相よりも進んでいるときにはポンプアップ信号３６を出力し、比較信号２１の位相の方が基準信号１１の位相よりも進んでいるときにはポンプダウン信号３７を出力してチャージポンプ回路４に与える。
【０００７】
チャージポンプ回路４は、入力されたポンプアップ信号３６及びポンプダウン信号３７のパルス幅に応じて、それぞれ、ポンプアップ及びポンプダウンを行った信号を出力し、ループフィルタ５を介して入力電圧として電圧制御発振器６に与える。
【０００８】
電圧制御発振器６は、入力電圧によって制御される出力周波数でＰＬＬ出力信号６０を出力すると共に、分周器２を介して比較信号２１として周波数位相比較器３にフィードバックされる。
上記の周波数位相比較器３の一般的な構成例を図５に示す。図示の如く、周波数位相比較器３は、２つのＤフリップフロップ３１，３２、ＮＡＮＤ回路３３、及び２つのインバータ３４，３５を用いて構成することが出来る。
【０００９】
同図のＤフリップフロップ３１及び３２の各端子Ｄにはそれぞれ固定電位ＶＤＤが与えられ、各クロック端子ＣＫには基準信号１１及び比較信号２１がそれぞれ入力されている。また、各出力端子Ｑからの出力信号は、それぞれインバータ３４及び３５を介してポンプアップ信号３６及びポンプダウン信号３７として出力されると共に、ＮＡＮＤ回路を介してリセット信号として各リセット端子Ｒにそれぞれ与えられる。
【００１０】
これにより、Ｄフリップフロップ３１の端子Ｑからの出力は、基準信号１１の立ち上がりエッジで固定電位ＶＤＤを叩くことにより固定電位ＶＤＤに対応した‘Ｈ’レベルにセットされた後、比較信号２１の立ち上がりエッジでリセットされ、Ｄフリップフロップ３２の端子Ｑからの出力は、比較信号２１の立ち上がりエッジで同様にセットされた後、基準信号１１の立ち上がりエッジでリセットされる。
【００１１】
そして、ポンプアップ信号３６は、上記のＤフリップフロップ３１の端子Ｑからの出力をインバータ３４で反転した信号であるから、基準信号１１の立ち上がりエッジでリセットされた後、比較信号２１の立ち上がりエッジでセットされる。
一方、ポンプダウン信号３７は、上記のＤフリップフロップ３２の端子Ｑからの出力をインバータ３５で反転した信号であるから、比較信号２１の立ち上がりエッジでリセットされた後、基準信号１１の立ち上がりエッジでセットされる。
【００１２】
このように、ポンプアップ信号３６及びポンプダウン信号３７は、それぞれ基準信号１１及び比較信号２１が互いに他方より進んでいる分の位相差に相当するパルス信号を負論理で表したものになる。
なお、一般的なＰＬＬ回路においては、周波数位相比較器３の代わりに、周波数の引き込みを行わずに基準信号と比較信号の位相の比較のみ行う位相比較回路を用いたものもある。このような位相比較回路の一例としては、２つの入力信号である基準信号と比較信号の位相差に拘らず、常に、２つの入力信号のいずれかと同等のパルス幅の出力信号を出力するものがある（例えば、特許文献１参照。）。
【００１３】
アナログ方式の位相ロック判定回路
図４に示したアナログ方式の位相ロック判定回路７は、上記の如く構成されたＰＬＬ回路１００の基準信号１１と比較信号２１が位相ロック状態であるか否かを、周波数位相比較器３から出力されるポンプアップ信号３６及びポンプダウン信号３７を用いて判定するものであり、ＮＡＮＤ回路７１、トランジスタ７２、抵抗７３，７４、インバータ７５、及びコンデンサ７６で構成されている。
【００１４】
動作において、ＮＡＮＤ回路７１は、ポンプアップ信号３６及びポンプダウン信号３７の否定論理積を出力する。すなわち、基準信号１１と比較信号２１に位相差があるときだけ‘Ｈ’レベルになる。トランジスタ７２は、ＮＡＮＤ回路７１からの信号が‘Ｈ’レベルであるときのみ‘ＯＮ’になり、コンデンサ７６の電荷は抵抗７３→トランジスタ７２を介して流れるため、コンデンサ７６の電位Ｖｃは抵抗７３の抵抗値Ｒ１とコンデンサ７６の容量Ｃの時定数で‘ＧＮＤ’に向かって変化する。
【００１５】
従って、インバータ７５の順方向閾値電圧を超える時間幅に相当する大きな位相差が発生した場合のみ、インバータ７５の出力である位相ロック判定信号７０は‘Ｌ’レベルから‘Ｈ’レベルに立ち上がり、位相ロック外れを検出することが出来る。逆に、小さな位相差の場合は、インバータ７５の順方向閾値電圧を超えないため、位相ロック判定信号７０は‘Ｌ’レベルのまま（すなわち、位相ロック状態）である。
【００１６】
ディジタル方式の位相ロック判定回路
図６は、一般的なＰＬＬ回路に従来のディジタル方式の位相ロック判定回路を接続した例を示したものである。
同図のＰＬＬ回路２００は、分周器１と周波数位相比較器３との間に分周器８６が接続されていることを除き、図４に示したＰＬＬ回路１００と同様の構成を有している。
【００１７】
すなわち、図６のＰＬＬ回路２００は、分周器１、分周器８６、周波数位相比較器３、チャージポンプ回路４、ループフィルタ５、及び電圧制御発振器（ＶＣＯ）６がこの順に接続され、さらに、分周器２が電圧制御発振器６と周波数位相比較器３の分周器１とは異なる他方の入力端子との間に接続され、フィードバックループを構成している。
【００１８】
同図の構成ではＰＬＬ入力信号１０を分周器１で分周した後、さらに分周器８６により１／Ｎに分周した基準信号１１と電圧制御発振器６からのＰＬＬ出力信号６０を分周器２で分周した比較信号２１とを周波数位相比較器３が比較する。
また、同図に示したディジタル方式の位相ロック判定回路８は、上記の如く構成されたＰＬＬ回路２００の基準信号１１と比較信号２１が位相ロック状態であるか否かを、周波数位相比較器３から出力されるポンプアップ信号３６及びポンプダウン信号３７、並びに分周器１の出力信号を用いて判定するものであり、ＮＡＮＤ回路８１、Ｄフリップフロップ８２、ＲＳフリップフロップ８３、タイマ８４、及びＡＮＤ回路８５で構成されている。
【００１９】
図示の如く、ＮＡＮＤ回路８１は、図４に示したアナログ方式の位相ロック判定回路７におけるＮＡＮＤ回路７１と同様に、ポンプアップ信号３６及びポンプダウン信号３７の否定論理積を出力するものであり、この出力が、Ｄフリップフロップ８２の端子Ｄに入力されている。
【００２０】
また、分周器１の出力信号は、タイマ８４の入力端子ＩＮにタイマ入力信号８４１として与えられると共に、分周器１の出力信号の立ち下りエッジでＤフリップフロップ８２を叩くために、タイマ入力信号８４１の反転信号をＤフリップフロップ８２の端子ＣＫに入力している。
【００２１】
さらに、Ｄフリップフロップ８２の出力端子ＱとＲＳフリップフロップのセット端子Ｓとが接続され、Ｄフリップフロップ８２及びＲＳフリップフロップ８３のそれぞれの反転出力端子ＸＱは、ＡＮＤ回路８５を介してタイマ８４のリセット端子Ｒに接続されている。
【００２２】
また、タイマ８４の出力端子ＯＵＴはＲＳフリップフロップ８３のリセット端子Ｒに接続されている。
分周器８６を分周器１の出力信号の立ち上がりエッジで駆動すると、分周器８６の出力である基準信号１１も分周器１の出力信号の立ち上がりエッジに同期して変化するため、Ｄフリップフロップ８２を分周器１の出力信号８４１の立ち下りエッジで動作させることにより、ＮＡＮＤ回路８１が出力する位相差信号を、分周器１の出力信号（タイマ入力信号８４１）の周期の半分を閾値として監視し、位相差が閾値を超えたときに位相ロック外れを検出することが可能となる。
【００２３】
上記の構成の位相ロック判定回路８の動作例を図７に示したタイムチャートを参照して以下に説明する。
図７のタイムチャートは、上から順に、タイマ８４の入力信号８４１、基準信号１１、比較信号２１、ＮＡＮＤ回路８１の出力、Ｄフリップフロップ８２の各出力Ｑ，ＸＱ、ＲＳフリップフロップ８３の各出力Ｑ，ＸＱ、タイマ８４の端子Ｒ、タイマ８４の出力端子ＯＵＴ、及びタイマ８４の動作をそれぞれ示している。
【００２４】
図示の例では、基準信号１１は、タイマ入力信号８４１を分周比Ｎ＝４の分周器８６で分周した信号である。また、タイマ８４は、端子Ｒに入力される信号が‘Ｌ’レベルのときに動作し、‘Ｈ’レベルのときにリセットされて動作が停止するものである。同図の例では、タイマ８４は、動作開始後、タイマ入力信号８４１の立ち上がりエッジを２カウントした時点で出力端子ＯＵＴの信号を‘Ｈ’レベルにセットするように動作し、この出力端子ＯＵＴの信号は、タイマ８４の端子Ｒの入力信号が‘Ｌ’レベルの時は保持され、‘Ｈ’レベルの時はクリアされる。
【００２５】
同図の基準信号１１及び比較信号２１に注目すると、両者の位相にズレが生じているため、ＮＡＮＤ回路８１の出力がパルス幅▲１▼→▲２▼→▲３▼の順に、次第に広がって行く。
パルス幅▲１▼は、タイマ入力信号８４１の半周期以下であるため、Ｄフリップフロップ８２の出力Ｑは‘Ｌ’レベルのままである。
【００２６】
パルス幅▲２▼及び▲３▼は、タイマ入力信号８４１の半周期以上であるため、いずれの場合も、Ｄフリップフロップ８２の出力Ｑが‘Ｈ’レベルにセットされ、次のタイマ入力信号８４１の立ち下がりエッジによってリセットされる。
この場合、ＲＳフリップフロップ８３の出力Ｑも、Ｄフリップフロップ８２の出力Ｑと同時に‘Ｈ’レベルにセットされるが、リセットはタイマ８４の出力端子ＯＵＴからの信号に基づいて行われる。
【００２７】
なお、タイマ８４は、位相ロック判定信号８０（ＲＳフリップフロップ８３の出力Ｑ）の位相ロック外れ検出時のパルス幅を調整するためのものであり、ＮＡＮＤ回路８１から出力される基準信号１１と比較信号２１との位相差のパルス幅が▲２▼と▲３▼のように異なっていても、一定のパルス幅で位相ロック外れを示すことが可能になる。
【００２８】
【特許文献１】
特開平９−１３０２３８号公報（要約、図１）
【００２９】
【発明が解決しようとする課題】
上述の如く、従来のアナログ方式及びディジタル方式の位相ロック判定回路においては、周波数位相比較器３から出力されるポンプアップ信号３６及びポンプダウン信号３７に基づく基準信号１１と比較信号２１との位相差を、一定の閾値で監視していることになる。
【００３０】
すなわち、基準信号１１と比較信号２１の立ち上がりエッジの位相差に応じて増減するパルス幅について、一定の閾値としてそれぞれ、アナログ方式の場合はインバータ７５の順方向閾値電圧を用い、ディジタル方式の場合にはタイマ入力信号８４１の半周期を用いて監視することで、位相ロック外れを検出している。
【００３１】
この場合、両方式共にロック時の基準信号と比較信号の位相を一旦一致させておく（すなわち、収束位相差をゼロにしておく）必要があった。
ところが、さまざまな周波数を扱うＰＬＬ回路においては、従来より基準信号と比較信号の位相差を全周波数領域で一致させることは困難である。
【００３２】
また、アナログ方式の位相ロック判定回路７は、抵抗、コンデンサ、トランジスタによって構成されるため、検出精度が悪いばかりでなく、ＰＬＬ回路が扱う周波数に応じて検出幅や伸長時間を切り替えることが困難であった。
一方、ディジタル方式の位相ロック判定回路８では、ＰＬＬ回路２００の周波数位相比較器３に入力する基準信号１１よりも周波数の高い信号をタイマ入力信号８４１として使用する必要があるため、分周器８６が余計に必要になり、位相ロック判定回路８を含めたＰＬＬ回路２００の回路規模が増大する。このため、高周波を扱う場合には消費電力も増加してしまう。
【００３３】
従って、本発明は、ＰＬＬ回路の基準信号と比較信号との収束位相差に拘わらず、さまざまな周波数領域において位相ロック状態であるか否かを判定することが可能な位相ロック判定回路を提供すること目的とする。
さらに、位相ロック判定回路を含むＰＬＬ回路の回路規模を増大させないこと目的とする。
【００３４】
【課題を解決するための手段】
上記の目的を達成するため、本発明に係る位相ロック判定回路は、ＰＬＬ回路の基準信号と該ＰＬＬ回路の比較信号との位相差を、位相が進んでいる方の信号の周期と比較する比較回路と、該位相差が該周期を越えたときに、該基準信号と該比較信号との位相ロック状態が外れたことを示す位相ロック外れ信号を発生する出力回路と、を備えたことを特徴としている。
【００３５】
すなわち、ＰＬＬ回路の基準信号と該ＰＬＬ回路の比較信号との位相ロック状態が保たれている間は、該基準信号と該比較信号との位相差は、位相が進んでいる方の信号の周期を越えることはないが、該位相ロック状態が外れることにより該基準信号の周波数と該比較信号の周波数との間にズレが生じると、該位相差は次第に大きくなり、やがて閾値である該周期を越えることになるため、このときに該位相ロック状態が外れたと判定する。
【００３６】
当然のこととして、該位相ロック状態が外れたと判定するまでは、該位相ロック状態を保持していると判定することになる。
このように、該基準信号と該比較信号の位相差を、位相が進んでいる方の信号の周期と比較することは、該基準信号と該比較信号のそれぞれの周波数を互いに監視し合うことに相当しているため、従来のように位相ロック状態において該基準信号と該比較信号の位相を一旦一致させておく（すなわち、収束位相差をゼロにしておく）必要は無い。
【００３７】
また、該位相ロック外れを判定するための閾値として、該基準信号及び該比較信号の内の位相が進んでいるいずれか一方の周期を使用するため、さまざまな周波数を扱うＰＬＬ回路に適用可能である。
このように、基準信号と比較信号との収束位相差の有無に拘らず、広範な周波数領域で位相ロック状態の判定を行うことが可能となる。
【００３８】
上記の位相差は、該ＰＬＬ回路における周波数位相比較器によって、該基準信号及び該比較信号に基づいて検出されるものであればよい。
また、上記の比較回路は、該位相差と該基準信号の周期とを比較する第１の比較部と、該位相差と該比較信号の周期とを比較する第２の比較部とを有してもよく、上記の出力回路は該第１の比較部又は第２の比較部の比較結果に基づき該位相ロック外れ信号を発生してもよい。
【００３９】
この場合、該第１及び第２の比較部はそれぞれＤフリップフロップであればよく、該出力回路はＡＮＤ回路であればよい。
このように、２つのＤフリップフロップ及び１つのＡＮＤ回路のみを用いた小規模な回路で位相ロック判定回路を構成することが出来る。
【００４０】
従って、特に、従来のディジタル方式の位相ロック判定回路と比較して、位相ロック状態の判定を行うための分周器を余計に必要としない分、回路規模を小さく抑えることが出来、さらには、高周波を扱うＰＬＬ回路であっても消費電力の増加を抑えることが出来る。
【００４１】
【発明の実施の形態】
図１は、本発明に係る位相ロック判定回路の実施例として、位相ロック判定回路９をＰＬＬ回路３００に接続した場合を示したものである。
同図のＰＬＬ回路３００は、図４に示した従来のアナログ方式の位相ロック判定回路７を接続した一般的なＰＬＬ回路１００と同様に、分周器１、周波数位相比較器３、チャージポンプ回路４、ループフィルタ５、及び電圧制御発振器（ＶＣＯ）６がこの順に接続されたもので、さらに、分周器２が電圧制御発振器６と周波数位相比較器３の分周器１とは異なる他方の入力端子との間に接続され、フィードバックループを構成している。
【００４２】
また、位相ロック判定回路９は、２つのＤフリップフロップ９１，９２及びＡＮＤ回路９３で構成されている。
図示の如く、Ｄフリップフロップ９１には、分周器１から出力され周波数位相比較器３に与えられる基準信号１１が端子ＣＫに入力され、周波数位相比較器３から出力されるポンプアップ信号３６が端子Ｄに入力される。
【００４３】
一方、Ｄフリップフロップ９２には、分周器２から出力され周波数位相比較器３に与えられる比較信号２１が端子ＣＫに入力され、周波数位相比較器３から出力されるポンプダウン信号３７が端子Ｄに入力される。
また、２つのＤフリップフロップ９１及び９２のそれぞれの出力端子Ｑは、ＡＮＤ回路９３に接続されている。
【００４４】
なお、図６に示した従来のディジタル方式の位相ロック判定回路８とは異なり、本実施例の位相ロック判定回路９では、基準信号１１よりも周波数の高い信号を使用していないため、図６の分周器８６に相当する分周器は不要である。
動作において、第１のＤフリップフロップ９１は、端子Ｄに入力されたポンプアップ信号３６を、端子ＣＫに入力された基準信号１１の立ち上がりエッジで叩く。
【００４５】
また、第２のＤフリップフロップ９２は、端子Ｄに入力されたポンプダウン信号３７を、端子ＣＫに入力された比較信号２１の立ち上がりエッジで叩く。
さらに、ＡＮＤ回路９３は、２つのＤフリップフロップ９１及び９２の端子Ｑの出力の論理積を求めるため、ＡＮＤ回路９３の出力である位相ロック判定信号９０が‘Ｈ’レベルの時、位相ロック状態を表し、‘Ｌ’レベルの時は位相ロック外れ状態を表す。
【００４６】
図２は、周波数位相比較器３が基準信号１１の立ち上がりエッジでポンプアップ信号３６をリセットし、比較信号２１の立ち上がりエッジでセットするような動作中、すなわち基準信号１１の位相が比較信号２１の位相に対して進むとき、基準信号１１又は比較信号２１の周波数にズレが発生した場合に、図１の位相ロック判定回路９が位相ロック外れを検出する過程をタイムチャートに示したものである。
【００４７】
同図のタイムチャートは、上から順に基準信号１１、比較信号２１、ポンプアップ信号３６、ポンプダウン信号３７、フリップフロップ９１の出力信号、フリップフロップ９２の出力信号、及び位相ロック判定信号９０を示している。
また、説明の便宜上、基準信号１１及び比較信号２１の立ち上がりエッジに合わせ、破線Ｔ１〜Ｔ９及び一点鎖線ｔ１〜ｔ８が引かれている。
【００４８】
図示の如く、基準信号１１の位相が比較信号２１の位相に対して進んでいる場合、周波数位相比較器３の出力であるポンプダウン信号３７は常に‘Ｈ’レベルとなり、ポンプアップ信号３６が‘Ｌ’レベルである時間が基準信号１１と比較信号２１との位相差に相当する。すなわち、Ｔ１とｔ１の間隔、Ｔ２とｔ２の間隔、Ｔ３とｔ３の間隔、・・・、の順に、次第に基準信号１１と比較信号２１との位相差は開いて行き、この様子が、ポンプアップ信号３６が‘Ｌ’レベルである時間として表れる。
【００４９】
Ｄフリップフロップ９１の出力信号に注目すると、基準信号１１の各立ち上がりエッジＴ１からＴ７までは、毎回、ポンプアップ信号３６が‘Ｈ’レベルのときのクロックであるため、Ｄフリップフロップ９１の出力信号も‘Ｈ’レベルのままである。
そして、基準信号１１の立ち上がりエッジＴ７の後、比較信号２１の立ち上がりエッジｔ７よりも先に、次の基準信号１１の立ち上がりエッジＴ８が来てしまうため、ポンプアップ信号３６が‘Ｌ’レベルである期間が基準信号１１の周期（立ち上がりエッジＴ７とＴ８の間隔）を越えてしまうことになる。
【００５０】
この場合、基準信号１１の立ち上がりエッジＴ８において、ポンプアップ信号３６が‘Ｌ’レベルであることから、Ｄフリップフロップ９１の出力信号は、図示の如く、‘Ｈ’レベルから‘Ｌ’レベルに反転し、ＡＮＤ回路９３の出力である位相ロック判定信号９０も同様に‘Ｈ’レベルから‘Ｌ’レベルに反転する。これにより、位相ロック外れを検出することが可能となる。
【００５１】
図３は、図２とは逆に、周波数位相比較器３が比較信号２１の立ち上がりエッジでポンプダウン信号３６をリセットし、基準信号１１の立ち上がりエッジでセットするような動作中、すなわち比較信号２１の位相が基準信号１１の位相に対して進むとき、基準信号１１又は比較信号２１の周波数にズレが発生した場合に、図１の位相ロック判定回路９が位相ロック外れを検出する過程をタイムチャートに示したものである。
【００５２】
図３においても、図２と同様に、基準信号１１及び比較信号２１の立ち上がりエッジに合わせ、破線Ｔ１〜Ｔ８及び一点鎖線ｔ１〜ｔ９が引かれている。
図３に示す如く、比較信号２１の位相が基準信号１１の位相に対して進んでいる場合、周波数位相比較器３の出力であるポンプアップ信号３６は常に‘Ｈ’レベルとなり、ポンプダウン信号３６が‘Ｌ’レベルである時間が比較信号２１と基準信号１１との位相差に相当する。すなわち、ｔ１とＴ１の間隔、ｔ２とＴ２の間隔、ｔ３とＴ３の間隔、の順に、次第に比較信号２１と基準信号１１との位相差は開いて行き、この様子が、ポンプダウン信号３７が‘Ｌ’レベルである時間として表れる。
【００５３】
従って、Ｄフリップフロップ９２の出力信号に注目すると、比較信号２１の立ち上がりエッジｔ７の後、基準信号１１の立ち上がりエッジＴ７よりも先に、次の比較信号２１の立ち上がりエッジｔ８が来てしまうため、ポンプダウン信号３７が‘Ｌ’レベルである期間が比較信号２１の周期（立ち上がりエッジｔ７とｔ８の間隔）を越えてしまうことになる。
【００５４】
この場合、比較信号２１の立ち上がりエッジｔ８において、ポンプダウン信号３７が‘Ｌ’レベルであることから、Ｄフリップフロップ９２の出力信号は、図示の如く、‘Ｈ’レベルから‘Ｌ’レベルに反転し、ＡＮＤ回路９３の出力である位相ロック判定信号９０も同様に‘Ｈ’レベルから‘Ｌ’レベルに反転する。これにより、位相ロック外れを検出することが可能となる。
（付記１）
ＰＬＬ回路の基準信号と該ＰＬＬ回路の比較信号との位相差を、位相が進んでいる方の信号の周期と比較する比較回路と、
該位相差が該周期を越えたときに、該基準信号と該比較信号との位相ロック状態が外れたことを示す位相ロック外れ信号を発生する出力回路と、を備えたことを特徴とした位相ロック判定回路。
（付記２）付記１において、
該位相差は、該ＰＬＬ回路における周波数位相比較器によって、該基準信号及び該比較信号に基づいて検出されることを特徴とした位相ロック判定回路。
（付記３）付記１または２において、
該比較回路が、該位相差と該基準信号の周期とを比較する第１の比較部と、該位相差と該比較信号の周期とを比較する第２の比較部とを有し、該出力回路が該第１の比較部又は第２の比較部の比較結果に基づき該位相ロック外れ信号を発生することを特徴とした位相ロック判定回路。
（付記４）付記３において、
該第１及び第２の比較部がそれぞれＤフリップフロップであり、該出力回路がＡＮＤ回路であることを特徴とする位相ロック判定回路。
【００５５】
【発明の効果】
以上説明したように本発明に係る位相ロック判定回路によれば、比較回路がＰＬＬ回路の基準信号と該ＰＬＬ回路の比較信号との位相差を、位相が進んでいる方の信号の周期と比較し、該位相差が該周期を越えたときに、出力回路が該基準信号と該比較信号との位相ロック状態が外れたことを示す位相ロック外れ信号を発生するように構成したので、ＰＬＬ回路の基準信号と比較信号との収束位相差に拘わらず、さまざまな周波数領域において位相ロック状態であるか否かを判定することが可能になる。
【００５６】
また、上記の比較回路を２つのＤフリップフロップで構成し、出力回路をＡＮＤ回路で構成することが可能であるため、小規模な回路で位相ロック判定回路を構成することが出来、位相ロック判定回路を含むＰＬＬ回路の回路規模を小さく抑えることができる。
【図面の簡単な説明】
【図１】本発明に係る位相ロック判定回路の実施例を示したブロック図である。
【図２】図１の本発明に係る位相ロック判定回路の実施例における動作タイムチャート（１）を示した図である。
【図３】図１の本発明に係る位相ロック判定回路の実施例における動作タイムチャート（２）を示した図である。
【図４】従来のアナログ方式による位相ロック判定回路の構成を示したブロック図である。
【図５】一般的なＰＬＬ回路に用いられる周波数位相比較器の構成を示したブロック図である。
【図６】従来のディジタル方式による位相ロック判定回路の構成を示したブロック図である。
【図７】図６の位相ロック判定回路の動作タイムチャートを示した図である。
【符号の説明】
１，２，８５  分周器
３  周波数位相比較器
４  チャージポンプ回路
５  ループフィルタ
６  電圧制御発振器（ＶＣＯ）
７，８，９  位相ロック判定回路
１０  ＰＬＬ入力信号
３１，３２，８２，９１，９２  Ｄフリップフロップ
６０  ＰＬＬ出力信号
７０，８０，９０  位相ロック判定信号
７１，８１  ＮＡＮＤ回路
８３  ＲＳフリップフロップ
８４  タイマ
８５，９３  ＡＮＤ回路
１００，２００，３００  ＰＬＬ回路
図中、同一符号は同一又は相当部分を示す。
【図１】
2004328163.tif 000003
【図２】
2004328163.tif 000004
【図３】
2004328163.tif 000005
【図４】
2004328163.tif 000006
【図５】
2004328163.tif 000007
【図６】
2004328163.tif 000008
【図７】
2004328163.tif 000009