(57)【要約】【課題】有機ＥＬ素子における残像を防止するトランジスタを効果的に駆動する。【解決手段】有機ＥＬ素子ＥＬの上側端とマイナス電源ＶＥＥを接続する放電用トランジスタＴＦＴ３と、保持容量ＳＣの上側端を電源ＰＶＤＤに接続する制御トランジスタＴＦＴ４を設ける。ＴＦＴ３を前段のゲートライン用出力ＧｅｔｅをレベルシフタＬ／Ｓ２でシフトした電圧により駆動し、ＴＦＴ４は前段のゲートラインと同じくゲートライン用出力ＧｅｔｅをレベルシフタＬ／Ｓ１でシフトした電圧により駆動する。これによって、両トランジスタＴＦＴ３，４をそれぞれに適した電圧で駆動することができる。【選択図】        図１
2004341241.tif 000002
【特許請求の範囲】
【請求項１】
有機ＥＬ画素への駆動電圧の印加を制御する有機ＥＬ画素回路において、
有機ＥＬ素子の駆動電流を制御する駆動トランジスタと、
この駆動トランジスタを制御する制御電圧を保持する保持容量と、
保持容量に保持されている制御電圧を制御して前記駆動トランジスタ介する前記駆動電流を制御する制御トランジスタと、
有機ＥＬ素子に生じる容量に蓄積される電荷を放電する放電用トランジスタと、
を有し、
前記制御トランジスタと、放電用トランジスタを制御する制御電圧を異なる電圧に設定することを特徴とする有機ＥＬ画素回路。
【請求項２】
請求項１に記載の有機ＥＬ画素回路において、
前記放電用トランジスタを制御する制御電圧を前記制御トランジスタを制御する制御電圧より低い電圧に設定することを特徴とする有機ＥＬ画素回路。
【請求項３】
請求項１または２に記載の有機ＥＬ画素回路において、
前記制御トランジスタと、放電用トランジスタを制御する制御電圧は、レベルシフト回路を使用することによって、互いに異なる電圧とすることを特徴とする有機ＥＬ画素回路。
【請求項４】
請求項１〜３のいずれか１つに記載の有機ＥＬ画素回路において、
前記有機ＥＬ画素はマトリクス配置されており、行方向の各画素は同一ゲートラインにより選択され、
前記放電用トランジスタは、自己の行が選択されるより前のタイミングで選択されるゲートラインによって、駆動されて有機ＥＬの容量に蓄積される電荷を放電することを特徴とする有機ＥＬ画素回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
有機ＥＬ画素への駆動電圧の印加を制御する有機ＥＬ画素回路に関する。
【０００２】
【従来の技術】
従来より、フラットパネルディスプレイとして、有機ＥＬパネルが知られている。この有機ＥＬパネルは各画素が自発光するため、液晶のようにバックライトなどを必要とせず、明るい表示が可能であるという利点がある。
【０００３】
図４に、従来の薄膜トランジスタ（ＴＦＴ）を利用した有機ＥＬパネルにおける画素回路の構成例を示す。有機ＥＬパネルは、このような画素をマトリクス配置して構成される。
【０００４】
行方向に伸びるゲートラインには、ゲートラインによって選択されるｎチャンネル薄膜トランジスタである選択トランジスタＴＦＴ１（以下、単にＴＦＴ１という）のゲートが接続されている。このＴＦＴ１のドレインには列方向に伸びるデータラインが接続されており、そのソースには他端が保持容量電源ラインに接続された保持容量ＳＣが接続されている。また、ＴＦＴ１のソースと保持容量ＳＣの接続点は、ｐチャンネル薄膜トランジスタである駆動トランジスタＴＦＴ２（以下、単にＴＦＴ２という）のゲートに接続されている。そして、このＴＦＴ２のソースが電源ＰＶＤＤに接続され、ドレインが有機ＥＬ素子ＥＬに接続されている。なお、有機ＥＬ素子ＥＬの他端はカソード電源ＣＶに接続されている。
【０００５】
従って、ゲートラインがＨレベルの時にＴＦＴ１がオンとなり、そのときのデータラインのデータが保持容量ＳＣに保持される。そして、この保持容量ＳＣに維持されているデータ（電位）に応じてＴＦＴ２がオンオフされ、ＴＦＴ２がオンしている場合に有機ＥＬ素子ＥＬに電流が流れ、発光する。
【０００６】
このようにして、各画素の発光が制御される。なお、保持容量ＳＣがあるため、ＴＦＴ１がオフした後も有機ＥＬ素子ＥＬの発光が可能となる。通常は、保持容量ＳＣは次のゲートラインの選択まで、ＴＦＴ２をオンまたはオフを維持する。
【０００７】
【発明が解決しようとする課題】
ここで、上述のようなＴＦＴを利用した有機ＥＬパネルにおいて、マトリクス状に配置された各画素は、有機ＥＬ素子、ＴＦＴ１、ＴＦＴ２を含め同一の基板上に積層形成されている。従って、有機ＥＬ素子ＥＬに寄生容量が発生する。
【０００８】
このため、ＴＦＴ２がオフされた状況においても、有機ＥＬ素子の持つ容量に蓄積された電荷に応じて、有機ＥＬ素子ＥＬに電流が流れ、残像が発生するという問題がある。すなわち、有機ＥＬ素子をオンする場合には高速応答で動作するが、有機ＥＬ素子のオフの際には有機ＥＬの容量の影響で応答が遅くなり残像が生じてしまうという問題があった。
（関連技術）
【０００９】
そこで、本出願人は、特願２００１−３８６４２号において、有機ＥＬ素子に生じる容量に蓄積される電荷を放電する放電用トランジスタを設けることを提案した。
【００１０】
この構成によれば、放電用トランジスタによって、有機ＥＬの容量に蓄積されている電荷を放電できる。そこで、有機ＥＬ素子がオンからオフになったときに、有機ＥＬの容量に蓄積されている電荷によってオン状態が保持され残像が生じることを防止することができる。
【００１１】
一方、各画素は、有機ＥＬ素子への駆動電流印加を制御する駆動トランジスタへの制御電圧を保持する保持容量を有している。このため、放電用トランジスタをオンする際に駆動トランジスタがオンしている場合も生じる。そして、駆動トランジスタと放電トランジスタの両方がオンしていると、放電トランジスタに大きな電流が流れる可能がある。
【００１２】
そこで、上記出願においては、保持容量に保持されている制御電圧を制御して前記駆動トランジスタをオフする制御トランジスタをさらに設けた。そして、制御トランジスタにより保持容量に充電することで、放電用トランジスタをオンする際に駆動トランジスタをオフすることができる。
【００１３】
ここで、このような放電トランジスタによる放電や制御トランジスタによる充電は、自己の画素が選択される前に行うのが好ましい。例えば、前段の画素選択のタイミングで動作させることが考えられ、その場合前段のゲートラインで制御することができる。このゲートラインは、駆動トランジスタとデータラインを接続するスイッチトランジスタのオンオフを制御するラインである。そして、制御トランジスタは、駆動トランジスタをオンオフするものであり、スイッチトランジスタと同様の電圧でオンオフすればよいが、放電トランジスタについては、必ずしも同じ電圧で動作させればよいとは限らない。
【００１４】
すなわち、放電トランジスタは、有機ＥＬの発光時には、確実にオフするとともに、駆動トランジスタが完全にオフした後に放電を開始した方がよい。また、この放電用トランジスタにかかる電圧は、制御用トランジスタとは異なるため、適切な制御電圧は異なると考えられる。
【００１５】
本発明は上記課題に鑑みなされたものであり、放電トランジスタを適切に駆動できる有機ＥＬ画素回路を提供することを目的とする。
【００１６】
【課題を解決するための手段】
本発明は、有機ＥＬ画素への駆動電圧の印加を制御する有機ＥＬ画素回路において、有機ＥＬ素子の駆動電流を制御する駆動トランジスタと、この駆動トランジスタを制御する制御電圧を保持する保持容量と、保持容量に保持されている制御電圧を制御して前記駆動トランジスタ介する前記駆動電流を制御する制御トランジスタと、有機ＥＬ素子に生じる容量に蓄積される電荷を放電する放電用トランジスタと、を有し、前記制御トランジスタと、放電用トランジスタを制御する制御電圧を異なる電圧に設定することを特徴とする。
【００１７】
このように本発明によれば、放電用トランジスタを自己の行より前のゲートラインによって、駆動することにより、予め有機ＥＬの容量の放電が行われ、確実な残像発生防止が行える。また、制御トランジスタにより前記駆動トランジスタをオフすることで、放電トランジスタによる放電を行うときに、駆動トランジスタをオフすることができる。
【００１８】
そして、２つのレベルシフタをゲートラインに対して設け、一方のレベルシフタの出力によって、対応する水平ラインのＴＦＴ１及び次の水平ラインの制御トランジスタを駆動し、他方のレベルシフタ２の出力により制御トランジスタと同じ次の水平ラインの放電トランジスタを駆動する。これによって、制御トランジスタ及び放電トランジスタの両方をそれぞれのトランジスタに適切な電圧で設定することができる。
【００１９】
また、前記放電用トランジスタを制御する制御電圧を前記制御トランジスタを制御する制御電圧より低い電圧に設定することが好適である。
【００２０】
前記制御トランジスタと、放電用トランジスタを制御する制御電圧は、レベルシフト回路を使用することによって、互いに異なる電圧とすることが好適である。これによって、タイミングを同一に保持しつつ電圧を変更することができる。
【００２１】
また、前記有機ＥＬ画素はマトリクス配置されており、行方向の各画素は同一ゲートラインにより選択され、前記放電用トランジスタは、自己の行が選択されるより前のタイミングで選択されるゲートラインによって、駆動されて有機ＥＬの容量に蓄積される電荷を放電することが好適である。
【００２２】
【発明の実施の形態】
以下、本発明の実施形態について、図面に基づいて説明する。
【００２３】
図１は、本実施形態の画素回路の６画素分の構成と一部の配線を概略的に示す図である。この中の１画素分の構成について説明する。水平方向に伸びるゲートライン（Ｇｅｔｅ１〜Ｇｅｔｅ３）には、ｎチャンネルのＴＦＴからなるＴＦＴ１が接続されている。このＴＦＴ１は、ＴＦＴを直列接続したダブルゲートＴＦＴとして形成されている。なお、必ずしもダブルゲートにすることはない。
【００２４】
そして、このＴＦＴ１の他端には、保持容量ＳＣの一端が接続されている。保持容量ＳＣの他端は、パネルのマイナス電源であるＶＥＥに接続されている。ＴＦＴ１と保持容量ＳＣの接続点には、ｐチャンネルＴＦＴからなる駆動トランジスタＴＦＴ２のゲートが接続されている。このＴＦＴ２は、２つのＴＦＴを並列接続した構成になっている。そして、ＴＦＴ２の一端がパネル電源ＰＶＤＤに接続され、他端が有機ＥＬ素子ＥＬに接続されている。なお、有機ＥＬ素子の他端は、反対側の基板に設けられているカソードに接続されている。また、有機ＥＬ素子は、通常アノード、カソード間に正孔輸送層、有機発光層、電子輸送層を有するものであり、各種の材料で構成される素子が利用できる。
【００２５】
ここで、ＴＦＴ１と保持容量ＳＣの接続点には、制御トランジスタＴＦＴ４の一端が接続され、このＴＦＴ４の他端は電源ＰＶＤＤに接続されている。そして、この制御トランジスタＴＦＴ４のゲートは、前段のゲートラインに接続されている。すなわち、各画素のＴＦＴ４においては、自己の画素のＴＦＴ１が接続されるゲートラインより１水平ライン上のゲートラインに接続されている。例えば、左側の真ん中のＧｅｔｅ２によってＴＦＴ１が制御される画素のＴＦＴ４のゲートには、垂直ドライバからの出力Ｇｅｔｅ１がレベルシフタＬ／Ｓ１で所定の電圧にレベルシフトして供給されるようになっている。
【００２６】
従って、前段のゲートラインがＨとなるタイミングでＴＦＴ４がオンして、ＴＦＴ２のゲートがＰＶＤＤに接続され、ＴＦＴ２がオフされる。
【００２７】
なお、このゲートラインは、垂直ドライバからの出力Ｇｅｔｅ（１〜３）により選択時にＨ（高レベル）、非選択時にＬ（低レベル）に設定され、この電圧は、レベルシフタＬ／Ｓ１によってＴＦＴ１を適切にできる所定の電圧に設定されている。
【００２８】
また、ＴＦＴ２と有機ＥＬ素子ＥＬとの接続点には、他端がＶＥＥに接続された放電トランジスタＴＦＴ３の一端が接続されている。そして、このＴＦＴ３のゲートは、前述のＴＦＴ４と同様に前段（１つ上）の画素についての垂直ドライバ出力Ｇｅｔｅに接続されているが、垂直ドライバの出力ＧｅｔｅがレベルシフタＬＳ２でレベルシフトされて供給される。
【００２９】
すなわち、垂直ドライバの各出力Ｇｅｔｅ１〜Ｇｅｔｅ３は、分岐され、分岐した各ラインにレベルシフタＬ／Ｓ２がそれぞれ設けられている。すなわち、レベルシフタＬ／Ｓ１の出力が該当水平ラインのゲートラインとなり、次の水平ラインの各画素のＴＦＴ４のゲートに接続され、レベルシフタＬ／Ｓ２の出力が次の水平ラインの各画素のＴＦＴ３のゲートに接続されている。
【００３０】
そして、レベルシフタＬ／Ｓ２の出力は、レベルシフタＬ／Ｓ１の出力に比べ、低電圧である。従って、ＴＦＴ３は、駆動時においてそのゲートに印加される電圧がＴＦＴ４に比べ低い。
【００３１】
なお、図においては、一部のみを示したが、レベルシフタＬ／Ｓ１、Ｌ／Ｓ２は、基本的にすべての垂直ドライバ出力に対し設ける。ただし、最下段の垂直ドライバ出力を最上段のＴＦＴ３、４のゲートへ配線するのは効率的でない。そこで、垂直ドライバの出力を１つ増やし、一番上の垂直ドライバ出力には画素を対応させず、ＴＦＴ３、ＴＦＴ４のドライブだけに利用するとよい。
【００３２】
このような有機ＥＬ画素回路において、垂直ドライバにより、ゲートラインが順次オンされる。すなわち、垂直同期信号によって規定される１画面の表示において、水平同期信号に応じて、表示を行う水平ラインに対応したゲートラインが順次オンされる。
【００３３】
また、水平ドライバによって、１つのゲートラインがオンしている１水平期間において、データラインが順次ビデオ信号ラインと接続され、各画素に応じたデータがデータライン（Ｄａｔａ１〜Ｄａｔａ３）からＴＦＴ１を介し、ＴＦＴ２のゲート及び保持容量ＳＣに供給される。従って、データの印加は基本的に点順次となる。そして、印加されたデータは保持容量ＳＣに蓄えられ、ＴＦＴ２のオンまたはオフの状態がデータの印加終了後も保持される。なお、ＴＦＴ１のゲートへ供給される電圧は、データラインのデータを保持容量ＳＣに確実に取り込めることができるような電圧にＬ／Ｓ１によってレベルシフトされている。
【００３４】
そして、このＴＦＴ２のオンの場合に、電源ＰＶＤＤからの電流が有機ＥＬ素子ＥＬに流れ、有機ＥＬ素子ＥＬが発光する。
【００３５】
なお、本実施形態では、ＴＦＴ２がｐチャンネルであり、保持容量ＳＣに電荷が保持されＨレベルとなっているときにオフ、電荷が放電されＬレベルとなっているときにオンとなる。
【００３６】
本実施形態においては、ＴＦＴ４が前段のＴＦＴ１のオンと同時にオンする。これによって、保持容量Ｃの上端電圧がＰＶＤＤに設定され、その水平ラインのＴＦＴ４がオフされる。すなわち、その水平ラインが選択される前の段階で、その水平ラインのＴＦＴ２が一旦オフされる。
【００３７】
一方、ＴＦＴ３のゲートもＴＦＴ４と同一のタイミングでＨになる。しかし、レベルシフタＬ／Ｓ２の出力ＨはレベルシフタＬ／Ｓ１に比べ低電圧である。このＴＦＴ３ゲートに供給されるＨは、ＴＦＴ４のＨに比べ低電圧である。このため、ＴＦＴ４の方がＴＦＴ３より先にオンになる。そこで、ＴＦＴ４がオンとなりＴＦＴ２がオフになって段階で、ＴＦＴ３がオンになり有機ＥＬ素子ＥＬに蓄積された電荷を効果的に放電することができる。
【００３８】
また、ＴＦＴ４のゲートに印加する制御電圧は、レベルシフタＬＳ２により任意に設定することができる。従って、１水平ラインに配置されているＴＦＴ４の数に合わせてこれらをオンできる電圧に設定することができる。従って、ＴＦＴ４について最適の電圧でオンオフ制御が行える。また、ＴＦＴ４のオフ時のゲート電圧を低い電圧とすることができ、有機ＥＬ素子ＥＬがオンしているときにおいても確実にオフすることができる。
【００３９】
このように、有機ＥＬ素子ＥＬの上側、すなわちＴＦＴ２のドレインがＴＦＴ１のオンの１水平ライン前の段階で、マイナス電源ＶＥＥに接続される。従って、有機ＥＬ素子ＥＬの容量に蓄積された電荷が放電される。そこで、自己のゲートラインが選択されて書き込まれたデータが黒であり、ＴＦＴ２がオフされたときに有機ＥＬ素子ＥＬに電流が流れることはなく、残像の発生を確実に防止することができる。
【００４０】
例えば、図２に示すように、ゲートライン１、２、３は、１垂直期間の中で、１水平期間ずつ順番にＨになる。ゲートライン１がＨの時に次段のゲートライン２によってオンするＴＦＴ１に接続されたＴＦＴ４およびＥＬに接続されているＴＦＴ３がオンする。
【００４１】
これによって、２ライン目の画素の補助容量ＳＣがＰＶＤＤにより充電されＴＦＴ２がオフする。そして、この状態で、対応するＴＦＴ３がオンして有機ＥＬ素子ＥＬの容量に蓄積された電荷が放電される。
【００４２】
以上説明したように、本実施形態では、２つのレベルシフタＬ／Ｓ１、Ｌ／Ｓ２を各ゲートラインに設けた。従って、垂直ドライバからの出力Ｇｅｔｅは、２つの電圧値の異なる信号にシフトされる。そして、レベルシフタＬ／Ｓ１の出力によって、対応する水平ラインのＴＦＴ１及び次の水平ラインのＴＦＴ４を駆動し、レベルシフタＬ／Ｓ２の出力によりＴＦＴ４と同じ次の水平ラインのＴＦＴ３を駆動する。従って、ＴＦＴ１の駆動を十分なものとしつつ、ＴＦＴ３のゲート電圧を比較的低くすることができる。図２にでは、ＴＦＴ４のゲート制御電圧を実線で示し、ＴＦＴ３のゲート制御電圧を破線で示してある。このように、ＴＦＴ４のゲート制御電圧はＴＦＴ３のゲート制御電圧に対し、高電圧側にシフトしている。
【００４３】
次に、レベルシフタＬ／Ｓ１、Ｌ／Ｓ２の構成について説明する。これらレベルシフタＬ／Ｓ１、Ｌ／Ｓ２は、基本的に同じ構成であり、出力段における正電源及び負電源の電圧が異なっているだけである。例えばＬ／Ｓ１の出力は、−２〜８Ｖ、Ｌ／Ｓ２の出力は−５〜５Ｖとなるように、正電源、負電源の電源電圧が決定される。
【００４４】
図３は、レベルシフタＬ／Ｓ１、Ｌ／Ｓ２の構成例を示す。このように、レベルシフタは、第１のｐチャネルトランジスタ１１、第２のｐチャネルトランジスタ１２、インバータ１３、第１のｎチャネルトランジスタ１４、第２のｎチャネルトランジスタ１５、第３のｎチャネルトランジスタ１６、第４のｎチャネルトランジスタ１７、正電源１８、負電源１９を有する。
【００４５】
入力信号Ｓｉｇ１を反転した反転信号＊Ｓｉｇ１が、第１のｐチャネルトランジスタ１１のゲート、第１のｎチャネルトランジスタ１４のゲートに入力されるとともに、入力信号Ｓｉｇ１が、第２のｐチャネルトランジスタ１２のゲート、第２のｎチャネルトランジスタ１５のゲートに入力される。第１のｐチャネルトランジスタ１１、第１のｎチャネルトランジスタ１４、第３のｎチャネルトランジスタ１６はこの順に互いに直列に接続され、第２のｐチャネルトランジスタ１２、第２のｎチャネルトランジスタ１５、第４のｎチャネルトランジスタ１７もこの順に互いに直列に接続されている。そして、第１のｐチャネルトランジスタ１１及び第２のｐチャネルトランジスタ１２のソースは正電源１８に接続され、第３のｎチャネルトランジスタ１６及び第４のｎチャネルトランジスタ１７のドレインは負電源１９に接続されている。第１のｐチャネルトランジスタ１１と第１のｎチャネルトランジスタ１４の接続点が第４のｎチャネルトランジスタ１７のゲートに接続され、第２のｐチャネルトランジスタ１２と第２のｎチャネルトランジスタ１５との接続点が第３のｎチャネルトランジスタ１６のゲートに接続されて相補構造を形成している。出力信号Ｓｉｇ２は第２のｐチャネルトランジスタ１２と第２のｎチャネルトランジスタ１７の接続点から出力されている。そして、最終段に、バッファとしてのインバータ１３が配置されている。
【００４６】
なお、垂直ドライバの各段出力が１つの場合には、インバータによって、反転信号を作り、垂直ドライバ出力と、その反転出力をレベルシフタＬ／Ｓ１、Ｌ／Ｓ２に入力すればよい。
【００４７】
次に、本実施形態のレベルシフタの動作について説明する。
【００４８】
まず、入力信号Ｓｉｇ１がローの時、
第１のｐチャネルトランジスタ１１：オフ
第２のｐチャネルトランジスタ１２：オン
第１のｎチャネルトランジスタ１４：オン
第２のｎチャネルトランジスタ１５：オフ
であり、第２のｐチャネルトランジスタ１２を介してインバータ３が正電源１８に接続されるので、出力信号Ｓｉｇ２はロー出力として負電源電圧Ｖ３となる。そして、第２のｐチャネルトランジスタ１２を介して第３のｎチャネルトランジスタ１６のゲートが正電源１８に接続されるため、
第３のｎチャネルトランジスタ１６：オン
となり、第１、第２のｎチャネルトランジスタ１４、１６を介して第４のｎチャネルトランジスタ１７のゲートが負電源１９に接続されるので
第４のｎチャネルトランジスタ１７：オフ
となる。
【００４９】
次に、入力信号Ｓｉｇ１がハイとなったとき、
第１のｐチャネルトランジスタ１１：オン
第２のｐチャネルトランジスタ１２：オフ
第１のｎチャネルトランジスタ１４：オフ
第２のｎチャネルトランジスタ１５：オン
である。そして、第１のｐチャネルトランジスタ１１を介して正電源１８の電圧が第４のｎチャネルトランジスタ１７のゲートに印加され、
第４のｎチャネルトランジスタ１７：オン
となり、第２、第４のｎチャネルトランジスタ１５、１７を介してインバータ１３が負電源１９に接続されるので、出力信号Ｓｉｇ２はハイ出力として正電源電圧Ｖ４となる。そして、ｎチャネルトランジスタ１５、１７を介して第３のｎチャネルトランジスタ１６のゲートが負電源１９に接続されるので、
第３のｎチャネルトランジスタ１６：オフ
となる。
【００５０】
本実施形態のレベルシフタは、反転信号＊Ｓｉｇ１が第１のｐチャネルトランジスタ１１及び第１のｎチャネルトランジスタ１４のゲートに入力されるため、Ｓｉｇ１がハイ、ローのいずれの時にも、このどちらかのトランジスタがオン、もう一方のトランジスタがオフとなる。従って、トランジスタそのものの遷移時間が等しければ、貫通電流が流れることはない。同様に、第２のｐチャネルトランジスタ１２、第２のｎチャネルトランジスタ１５のゲートに、入力信号Ｓｉｇ１が入力されるため、いずれかのトランジスタがオフとなり、貫通電流が流れない。
【００５１】
本実施形態の更なる利点として、動作速度が早いことが挙げられる。従来のレベルシフタは貫通電流が流れるため、インバータ５３を切り換えるのに充分な電荷を供給するのに時間がかかり、その結果、特に出力信号Ｓｉｇ２をローからハイに変化させるとき、規定された電圧まで出力電圧が上昇するのに時間がかかるのである。これに対し、本実施形態では、貫通電流が小さいので、インバータ１３が従来に比較して早く切り替わり、出力信号Ｓｉｇ２が早く切り替わる。
【００５２】
また、ガラスのような融点の低い絶縁性透明基板上に直接回路を作り込む、低温ポリシリコンＴＦＴの場合、個々のトランジスタの移動度が小さいため、貫通電流の問題はより顕著となる。低温ポリシリコンとは、例えばガラスのような、シリコン基板や石英基板に比較して融点の低い絶縁性透明基板上に、アモルファスシリコンを形成し、これをレーザアニールなどの基板融点（約７００℃）よりも低い温度の工程（数秒以下のごく短い時間であれば８００℃程度に加熱する場合もある）によって結晶化したポリシリコンである。低温ポリシリコンを用いると、ガラス基板上に画素とともに周辺制御回路を作り込めるため、コストが低く、表示装置を小型化できるメリットがある反面、多結晶化する温度が低いので、粒界が多く、ポリシリコンの電荷移動度が低いという短所がある。この低温ポリシリコンを活性層として用いた薄膜トランジスタ（低温ポリシリコンＴＦＴ）によって、従来のレベルシフタをガラス基板上に作り込むと、第２のｎチャネルトランジスタ１５が変化するのに要する時間がさらに長く、即ち多くの貫通電流が流れる。これに対し、本実施形態のレベルシフタであれば、貫通電流が流れる時間は、インバータ１３の出力遷移時間のみで、移動度の低い低温ポリシリコンＴＦＴであっても、貫通電流を低減することができる。従って、本発明は、低温ポリシリコンＴＦＴを用いたアクティブマトリクス型表示装置に適用してより大きな効果を奏することができる。
【００５３】
【発明の効果】
以上説明したように、本発明によれば、放電用トランジスタを自己の行より前のゲートラインによって、駆動することにより、予め有機ＥＬの容量の放電が行われ、確実な残像発生防止が行える。また、制御トランジスタにより前記駆動トランジスタをオフすることで、放電トランジスタによる放電を行うときに、駆動トランジスタをオフすることができる。
【００５４】
そして、２つのレベルシフタをゲートラインに対して設け、一方のレベルシフタの出力によって、対応する水平ラインのスイッチトランジスタ及び次の水平ラインの制御トランジスタを駆動し、他方のレベルシフタ２の出力により制御トランジスタと同じ次の水平ラインの放電トランジスタを駆動する。これによって、制御トランジスタ及び放電トランジスタの両方をそれぞれのトランジスタに適切な電圧で設定することができる。
【００５５】
また、前記制御トランジスタと、放電用トランジスタを制御する制御電圧は、レベルシフト回路を使用することによって、互いに異なる電圧とすることで、タイミングを同一に保持しつつ電圧を変更することができる。
【図面の簡単な説明】
【図１】実施形態の構成を示す図である。
【図２】実施形態の動作を示すタイミングチャートである。
【図３】レベルシフタの構成を示す図である。
【図４】従来の画素回路の構成を示す図である。
【符号の説明】
ＴＦＴ１  選択トランジスタ、ＴＦＴ２  駆動トランジスタ、ＴＦＴ３  放電用トランジスタ、ＴＦＴ４  制御トランジスタ、ＳＣ  保持容量、ＥＬ  有機ＥＬ素子。
【図１】
2004341241.tif 000003
【図２】
2004341241.tif 000004
【図３】
2004341241.tif 000005
【図４】
2004341241.tif 000006