(57)【要約】【課題】自励フライバック方式のスイッチング電源において、定格負荷時における電源効率を高めた上で、無負荷時や軽負荷時における電力損失をより一層低減することを可能にする。【解決手段】スイッチング素子６はトランス４の一次巻線５に直列に接続されており、トランス４にはスイッチング素子６を自励発振させるための正帰還巻線７が巻かれている。正帰還巻線７とスイッチング素子６との間には、インダクタ９、抵抗１０およびコンデンサ１１が直列に接続されている。インダクタ９は、直流電流４０ｍＡ時のインダクタンスＬ４０（５０ｋＨｚ）に対する直流電流０ｍＡ時のインダクタンス（５０ｋＨｚ）Ｌ０の比（Ｌ０／Ｌ４０）が５〜８０の範囲となる半飽和特性を有し、かつインダクタンスＬ４０が１０μＨ以上の特性を有している。【選択図】　　　図１
2004048889.tif 000002
【特許請求の範囲】
【請求項１】
両端が開放された中空部を有する筒状ボビンと、前記筒状ボビンの外周部に巻回された巻線とを備えるコイルと、
前記筒状ボビンの中空部に貫通配置され、厚さ４μｍ以上５０μｍ以下の単層または複数層の磁性薄帯を備え、前記磁性薄帯の両端部を磁気的に接続して形成した閉磁路構造を有するコアとを具備するインダクタンス素子であって、
直流電流Ｉｄｃ＝０ｍＡのときの５０ｋＨｚにおけるインダクタンスをＬ０、直流電流Ｉｄｃ＝４０ｍＡのときの５０ｋＨｚにおけるインダクタンスをＬ４０としたとき、これらの比（Ｌ０／Ｌ４０）が５〜８０の範囲となる半飽和特性を有することを特徴とするインダクタンス素子。
【請求項２】
請求項１記載のインダクタンス素子において、
前記インダクタンスＬ４０が１０μＨ以上であることを特徴とするインダクタンス素子。
【請求項３】
請求項１または請求項２記載のインダクタンス素子において、
前記インダクタンス素子の磁束量が５μＷｂ・ｔｕｒｎ以上であることを特徴とするインダクタンス素子。
【請求項４】
請求項１ないし請求項３のいずれか１項記載のインダクタンス素子において、
前記磁性薄帯の断面積Ｓｊに対する前記筒状ボビンを前記磁性薄帯の貫通方向に対して垂直方向に切断した際の切断面面積Ｓｗの比（Ｓｗ／Ｓｊ）が５０以上であることを特徴とするインダクタンス素子。
【請求項５】
請求項１ないし請求項４のいずれか１項記載のインダクタンス素子において、
長さ１０ｍｍあたりの前記巻線の巻数Ｎが８０以上であることを特徴とするインダクタンス素子。
【請求項６】
請求項５記載のインダクタンス素子において、
前記巻線の巻数Ｎと前記磁性薄帯の厚さｔ（単位：μｍ）との比（Ｎ／ｔ）が２〜１００の範囲であることを特徴とするインダクタンス素子。
【請求項７】
一次巻線および二次巻線を有するトランスと、前記一次巻線に直列に接続されたスイッチング素子と、前記スイッチング素子を自励発振させるために前記トランスに巻かれた正帰還巻線と、前記正帰還巻線と前記スイッチング素子との間に直列に接続されたインダクタ、抵抗およびコンデンサを有するスイッチング素子用ドライブ回路と、前記一次巻線に発生するサージ電圧を吸収するように、前記スイッチング素子と並列に接続されたスナバコンデンサと、前記二次巻線に接続された整流・平滑回路とを具備する自励フライバック方式のスイッチング電源において、
前記スイッチング素子用ドライブ回路を構成する前記インダクタは、請求項１ないし請求項６のいずれか１記載のインダクタンス素子からなり、かつ無負荷時または軽負荷時に前記スイッチング素子を定格時の動作周波数より小さい周波数で間欠発振させることを特徴とするスイッチング電源。
【請求項８】
一次巻線および二次巻線を有するトランスと、前記一次巻線に直列に接続されたスイッチング素子と、前記スイッチング素子を自励発振させるために前記トランスに巻かれた正帰還巻線と、前記正帰還巻線と前記スイッチング素子との間に直列に接続されたインダクタ、抵抗およびコンデンサを有するスイッチング素子用ドライブ回路と、前記一次巻線に発生するサージ電圧を吸収するように、前記スイッチング素子と並列に接続されたスナバコンデンサと、前記二次巻線に接続された整流・平滑回路とを具備する自励フライバック方式のスイッチング電源において、
前記スイッチング素子用ドライブ回路を構成する前記インダクタは、半飽和特性を有すると共に、直流電流Ｉｄｃ＝４０ｍＡのときの５０ｋＨｚにおけるインダクタンスＬ４０が１０μＨ以上であり、かつ無負荷時または軽負荷時に前記スイッチング素子を定格時の動作周波数より小さい周波数で間欠発振させることを特徴とするスイッチング電源。
【請求項９】
請求項７または請求項８記載のスイッチング電源において、
出力電力が３０〜１５０Ｗの範囲であることを特徴とするスイッチング電源。
【請求項１０】
請求項７ないし請求項９のいずれか１項記載のスイッチング電源において、
負荷電流が０Ａのときの電力損失が１Ｗ以下であることを特徴とするスイッチング電源。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、スイッチング電源の電流遅延素子などとして用いられるインダクタンス素子とそれを用いた自励フライバック方式のスイッチング電源に関する。
【０００２】
【従来の技術】
インダクタンス素子は各種の電気回路に用いられている。例えば、自励フライバック方式のスイッチング電源においては、スイッチング素子であるＭＯＳＦＥＴ（以下、ＦＥＴと記す）のゲート信号を遅らせる電流遅延素子として、可飽和インダクタが用いられている。これは、例えば特許第３１９０７７５号公報に記載されているように、ＦＥＴのゲート回路に可飽和インダクタを直列に接続して、ＦＥＴのスイッチのタイミングを遅らせるものである。
【０００３】
上述した自励フライバック方式のスイッチング電源では、ＦＥＴのゲート回路にオン電圧が加わっても、ゲート回路に直列接続した可飽和インダクタが飽和するまではＦＥＴに十分な電圧が加わらず、実質的にオンタイミングを遅延させることができる。このような可飽和インダクタからなる電流遅延素子を使用することによって、例えばＦＥＴへの突入電流を防いでノイズの抑制や電源効率の向上などを図ると共に、無負荷時や軽負荷時におけるスイッチング電源の電力損失を低減することができる。
【０００４】
ところで、従来の可飽和インダクタを用いた電流遅延素子は、上記したように無負荷時や軽負荷時におけるスイッチング電源の電力損失を低減する効果を有しているものの、電力損失の具体的な値としては２Ｗ程度が限界とされている。このように、現状の可飽和インダクタを用いた電流遅延素子では、無負荷時や軽負荷時の電力損失を例えば１Ｗもしくはそれ以下というように低損失化することは困難とされている。特に、３０〜１５０Ｗクラスの電源では電力損失を１Ｗ以下とすることが難しく、スイッチング素子の改良や材質変更などでは電力損失の低減に限界が生じている。
【０００５】
また、可飽和インダクタには一般的にトロイダルコアに巻線を数ターン巻いた構造のインダクタンス素子が適用されており、電圧時間積に相当する遅延効果を持たせたものでも無負荷時や軽負荷時の電力損失を１Ｗ以下とすることは困難とされている。さらに、可飽和インダクタを構成するコア材質の改良なども検討されているが、例えば自励フライバック方式のスイッチング電源における動作周波数は軽負荷になるほどオン時間が短くなり、従来の可飽和インダクタが飽和に要する時間でオンタイミングを遅延させるだけでは電力損失の低減に限界がある。
【０００６】
【発明が解決しようとする課題】
上述したように、従来の可飽和インダクタを用いた電流遅延素子では、自励フライバック式スイッチング電源の無負荷時や軽負荷時における電力損失の低減に限界が生じている。このようなことから、例えば３０〜１５０Ｗクラスのスイッチング電源において、無負荷時や軽負荷時における電力損失を１Ｗもしくはそれ以下とすると共に、定格負荷時における電源効率を高めることを可能にする技術が求められている。
【０００７】
本発明はこのような課題に対処するためになされたもので、従来の可飽和インダクタに比べて電流遅延効果をさらに高め、例えばスイッチング電源に用いた際に無負荷時や軽負荷時における電力損失の低減を図ることを可能にしたインダクタンス素子を提供することを目的としている。さらに、そのようなインダクタンス素子を用いることによって、電源回路の構成などを大幅に変更することなく、無負荷時や軽負荷時における電力損失をより一層低減すると共に、定格負荷時における電源効率を高めることを可能にした自励フライバック方式のスイッチング電源を提供することを目的としている。
【０００８】
【課題を解決するための手段】
本発明のインダクタンス素子は、請求項１に記載したように、両端が開放された中空部を有する筒状ボビンと、前記筒状ボビンの外周部に巻回された巻線とを備えるコイルと、前記筒状ボビンの中空部に貫通配置され、厚さ４μｍ以上５０μｍ以下の単層または複数層の磁性薄帯を備え、前記磁性薄帯の両端部を磁気的に接続して形成した閉磁路構造を有するコアとを具備するインダクタンス素子であって、直流電流Ｉｄｃ＝０ｍＡのときの５０ｋＨｚにおけるインダクタンスをＬ０、直流電流Ｉｄｃ＝４０ｍＡのときの５０ｋＨｚにおけるインダクタンスをＬ４０としたとき、これらの比（Ｌ０／Ｌ４０）が５〜８０の範囲となる半飽和特性を有することを特徴としている。
【０００９】
本発明のインダクタンス素子において、例えば請求項２に記載したように、インダクタンスＬ４０は１０μＨ以上であることが好ましく、さらに請求項３に記載したように、インダクタンス素子の磁束量は５μＷｂ・ｔｕｒｎ以上であることが好ましい。インダクタンス素子の形状に関しては、請求項４に記載したように、磁性薄帯の断面積Ｓｊに対する筒状ボビンを磁性薄帯の貫通方向に対して垂直方向に切断した際の切断面面積Ｓｗの比（Ｓｗ／Ｓｊ）が５０以上であることが好ましく、また請求項５に記載したように、長さ１０ｍｍあたりの巻線の巻数Ｎが８０以上であることが好ましい。
【００１０】
また、本発明のスイッチング電源は、請求項７に記載したように、一次巻線および二次巻線を有するトランスと、前記一次巻線に直列に接続されたスイッチング素子と、前記スイッチング素子を自励発振させるために前記トランスに巻かれた正帰還巻線と、前記正帰還巻線と前記スイッチング素子との間に直列に接続されたインダクタ、抵抗およびコンデンサを有するスイッチング素子用ドライブ回路と、前記一次巻線に発生するサージ電圧を吸収するように、前記スイッチング素子と並列に接続されたスナバコンデンサと、前記二次巻線に接続された整流・平滑回路とを具備する自励フライバック方式のスイッチング電源において、前記スイッチング素子用ドライブ回路を構成する前記インダクタは、上記した本発明のインダクタンス素子からなり、かつ無負荷時または軽負荷時に前記スイッチング素子を定格時の動作周波数より小さい周波数で間欠発振させることを特徴としている。
【００１１】
言い換えると、本発明のスイッチング電源は、請求項８に記載したように、一次巻線および二次巻線を有するトランスと、前記一次巻線に直列に接続されたスイッチング素子と、前記スイッチング素子を自励発振させるために前記トランスに巻かれた正帰還巻線と、前記正帰還巻線と前記スイッチング素子との間に直列に接続されたインダクタ、抵抗およびコンデンサを有するスイッチング素子用ドライブ回路と、前記一次巻線に発生するサージ電圧を吸収するように、前記スイッチング素子と並列に接続されたスナバコンデンサと、前記二次巻線に接続された整流・平滑回路とを具備する自励フライバック方式のスイッチング電源において、前記スイッチング素子用ドライブ回路を構成する前記インダクタは半飽和特性を有すると共に、直流電流Ｉｄｃ＝４０ｍＡのときの５０ｋＨｚにおけるインダクタンスＬ４０が１０μＨ以上であり、かつ無負荷時または軽負荷時に前記スイッチング素子を定格時の動作周波数より小さい周波数で間欠発振させることを特徴としている。
【００１２】
本発明のスイッチング電源においては、ドライブ回路用のインダクタに半飽和特性を有すると共に、インダクタンスＬ４０が１０μＨ以上のインダクタンス素子を用いている。これによって、スイッチング素子のオンタイミングを半飽和インダクタの磁束量に応じた時間だけ遅らせて電源効率の向上および電力損失の低減を図るだけでなく、スイッチング素子を無負荷時または軽負荷時に間欠発振させることによって、スイッチング電源の待機時における電力損失を大幅に低減することができる。
【００１３】
すなわち、上記した半飽和インダクタにより無負荷時または軽負荷時の遅れを電源動作条件で決まるオン時間より長くし、スイッチング素子のゲートが完全にオンしきれなくなる状態を作り出すことによって、スイッチング素子は定格時の動作周波数より小さい周波数で間欠発振する。これによって、自励フライバック式スイッチング電源の待機時の電力損失を大幅に小さくすることができる。具体的には、請求項１０に記載したように、負荷電流が０Ａのときの電力損失が１Ｗ以下のスイッチング電源を提供することが可能となる。
【００１４】
【発明の実施の形態】
以下、本発明を実施するための形態について説明する。
図１は本発明の一実施形態によるスイッチング電源の構成を示す回路図である。図１に示す自励フライバック方式のスイッチング電源１は、入力端子２、３間に直列に接続されたトランス４の１次巻線５とスイッチング素子としてのＦＥＴ（ＭＯＳＦＥＴ）６とを有している。トランス４には、さらにＦＥＴ６のゲート回路ドライブ用の巻線７が設けられている。すなわち、巻線７はＦＥＴ６を自励発振させるために巻かれたトランス４の正帰還巻線である。
【００１５】
ＦＥＴ６のゲート端子と正帰還巻線７との間には、正帰還巻線７の信号をＦＥＴ６に送るドライブ回路８が設けられている。このドライブ回路８はインダクタ９、抵抗１０、およびコンデンサ１１を直列に接続して構成したものであり、スナバ回路として機能するものである。抵抗１０はＦＥＴ６に適切なドライブ電流を与えるものであり、またコンデンサ１１はＦＥＴ６のドライブ特性の向上を図るために接続されたものである。
【００１６】
そして、ＦＥＴ６のドライブ回路８におけるインダクタ９は、ＦＥＴ６のゲート信号を遅らせる遅延素子として機能するものである。ここで、従来のスイッチング電源においては可飽和インダクタからなる遅延素子が用いられていたのに対して、この実施形態のスイッチング電源１では遅延素子としてのインダクタ９に半飽和特性を有するインダクタンス素子を適用している。このような半飽和インダクタ９によって、無負荷時または軽負荷時にＦＥＴ（スイッチング素子）６を定格時の動作周波数より小さい周波数で間欠発振させることを可能にしている。半飽和インダクタ９の構成については後に詳述する。
【００１７】
トランス４の１次巻線５と入力端子３との間には、トランス４の１次巻線５に発生するサージ電圧を吸収するスナバコンデンサ１２が直列に接続されている。言い換えると、スナバコンデンサ１２はＦＥＴ６と並列に接続されている。さらに、スナバコンデンサ１２と直列にスナバ抵抗１３が接続されており、充電電流ｉの変化の速度（ｄｉ／ｄｔ）を低下させている。なお、トランス４の２次巻線１４側は従来のスイッチング電源と同様であり、整流素子１５およびコンデンサ１６が出力用の整流・平滑回路として接続されている。
【００１８】
この実施形態の自励フライバック式スイッチング電源１において、ＦＥＴ６のゲート信号を遅らせる遅延素子としてのインダクタ９には、上述したように半飽和特性を有するインダクタンス素子（半飽和インダクタ）を用いている。ここで、半飽和インダクタとは図２に半飽和コアのＢ−Ｈカーブを示すように、ある程度の高角形比を有するものの、飽和後の大きい磁界においてある程度の傾きを持った飽和透磁率（インダクタンス）を持つものである。これに対して、可飽和インダクタは図３に可飽和コアのＢ−Ｈカーブを示すように角形比が高いが、飽和透磁率がほとんどない。また、非飽和インダクタは図４に非飽和コアのＢ−Ｈカーブを示すように角形比が低く、磁界に対する傾きがほぼ一定で飽和透磁率も大きい。
【００１９】
図５に半飽和インダクタ、可飽和インダクタおよび非飽和インダクタの代表的な直流重畳特性を示す。なお、図５は直流電流Ｉｄｃを印加したときの５０ｋＨｚにおけるインダクタンスＬを示している。図５から明らかなように、可飽和インダクタは微小な電流で直ぐにインダクタンスが減少して飽和する。また、非飽和インダクタは電流に対してインダクタンスが線形的に減少する。半飽和インダクタはそれらの中間に位置し、微小電流でインダクタンスが減少するものの、インダクタンスは完全に飽和せずにインダクタンスが残っている。
【００２０】
このように、半飽和特性を有するインダクタンス素子（半飽和インダクタ）とは、可飽和インダクタと非飽和インダクタとの中間的なＢ−Ｈカーブおよび特性を有し、ある程度の大きさの角形比を有することから、微小な電流でインダクタンスが減少するものの、飽和することなくインダクタンスが残留し線形的に減少していくものである。ここでは、半飽和特性を有するインダクタンス素子を、直流電流Ｉｄｃ＝４０ｍＡのときのインダクタンス（５０ｋＨｚ）Ｌ４０に対する直流電流Ｉｄｃ＝０ｍＡのときのインダクタンス（５０ｋＨｚ）Ｌ０の比（Ｌ０／Ｌ４０）が５〜８０の範囲となるものと定義する。
【００２１】
Ｌ０／Ｌ４０比が５未満であるということは、非飽和インダクタとしての特性が顕著になり、半飽和インダクタとしての特性が得られなくなる。すなわち、Ｌ０／Ｌ４０比が５未満のインダクタンス素子は非飽和インダクタである。一方、Ｌ０／Ｌ４０比が８０を超えると可飽和インダクタとしての特性が顕著になり、やはり半飽和インダクタとしての特性が得られなくなる。Ｌ０／Ｌ４０比が８０を超えるインダクタンス素子は可飽和インダクタである。半飽和インダクタとしての特性をより顕著に得るために、半飽和インダクタのＬ０／Ｌ４０比は１０〜５０の範囲であることがより好ましい。
【００２２】
上述した自励フライバック式スイッチング電源１においては、入力電圧が加わると正帰還巻線７に電圧が誘起され、スイッチング素子としてのＦＥＴ６にゲート電圧がかかる。ＦＥＴ６が持つ固有のしきい電流までゲート電流が達すると、ＦＥＴ６がオン状態になる。自励フライバック式スイッチング電源１に使われるＦＥＴ６のゲート電流のしきい値は４０ｍＡ付近である。この電流におけるインダクタ９のインダクタンスが大きいとゲート電流の傾き（ｄｉ／ｄｔ）が緩くなり、ＦＥＴ６をオンするタイミングが遅れる。
【００２３】
一方、自励フライバック式スイッチング電源１の動作周波数は軽負荷になるほど高くなり、オン時間が短くなる。このオン時間が上記したインダクタンスによる遅れ時間より短くなると、ＦＥＴ６のゲートが完全にオンしきれなくなる状態が生まれる。すなわち、ＦＥＴ６は無負荷時または軽負荷に定格時の動作周波数より小さい周波数で間欠発振するようになる。このように、スイッチング素子としてのＦＥＴ６を無負荷時または軽負荷時に間欠発振させることによって、自励フライバック式スイッチング電源１の待機時における電力損失を大幅に低減することが可能となる。
【００２４】
ここで、ＦＥＴ６の間欠発振は定格時の動作周波数より小さい周波数であればよいが、例えば定格時の動作周波数の１／８以下の周波数で発振（間欠発振）させることが好ましい。このような周波数での間欠発振によって、電力損失をより良好に低減することができる。また、無負荷時とは負荷電流が０Ａの場合であり、また軽負荷時とは負荷電流が定格負荷電流の１／５以下の電流を指すものとする。具体的には、負荷電流が０．２Ａ以下の軽負荷時または無負荷時に間欠発振させるように構成することが好ましい。負荷電流が０．２Ａ以下のときの電力損失を低減することによって、スイッチング電源１の待機時損失を大幅に抑制することが可能となる。なお、負荷が大きくなるとスイッチング電源１の動作周波数が遅くなり、オン時間はゲート電流がしきい値に達するまでの時間より長くなるため、スイッチング電源１は通常の連続発振動作をするようになる。
【００２５】
上述したような間欠発振動作をさせるために、この実施形態のスイッチング電源１では、インダクタ９に半飽和特性を有すると共に、ＦＥＴ６のゲート電流のしきい値（４０ｍＡ付近）におけるインダクタンスが１０μＨ以上のインダクタンス素子を適用している。すなわち、Ｌ０／Ｌ４０比が５〜８０の範囲であり、かつインダクタンスＬ４０の具体的な値が１０μＨ以上の半飽和インダクタ９を適用している。インダクタンスＬ４０が１０μＨ未満であると、例えば負荷電流が０．２Ａ以下の場合に、ＦＥＴ６を間欠発振させることが可能なほどにオンタイミングを遅らせることができない。
【００２６】
また、インダクタ９のＬ０／Ｌ４０比が８０を超える場合にも、微小な電流でインダクタンスが飽和してしまうため、ＦＥＴ６を間欠発振させることができない。一方、Ｌ０／Ｌ４０比が５未満の場合には間欠発振させることができたとしても、遅延素子としてのインダクタ９本来の特性を得ることができない。すなわち、インダクタ９が飽和するまでＦＥＴ６のオンタイミングを遅らせるという本来の特性が得られず、よって電源効率の低下やノイズの発生などを招くことになる。ここで、電源効率の向上および電力損失の低減を図る上で、インダクタ９の磁束量は５μＷｂ・ｔｕｒｎ以上であることが好ましい。インダクタ９の磁束量が５μＷｂ・ｔｕｒｎ以上であれば、電力損失はほぼ一定である。
【００２７】
このように、インダクタ９に半飽和特性（Ｌ０／Ｌ４０比：５〜８０）を有し、かつインダクタンスＬ４０が１０μＨ以上のインダクタンス素子を用いることによって、ＦＥＴ（スイッチング素子）６のオンタイミングを半飽和インダクタ９の磁束量に応じた時間だけ遅らせて電源効率の向上および電力損失の低減を図った上で、ＦＥＴ６を無負荷時または軽負荷時に間欠発振させて、スイッチング電源１の待機時における電力損失を大幅に低減することができる。
【００２８】
すなわち、電源効率に優れると共に、待機時の電力損失が小さい自励フライバック方式のスイッチング電源１を提供することが可能となる。この実施形態の自励フライバック式スイッチング電源１は、特に出力電力が３０〜１５０Ｗの範囲の電源に好適であり、このようなスイッチング電源１の負荷電流が０Ａのときの電力損失を例えば１Ｗ以下まで低減することができる。これは従来の可飽和インダクタを電流遅延素子として用いていたスイッチング電源では達成し得なかった値であり、各種電気・電子機器の待機電力の低減に大きく寄与するものである。
【００２９】
上述したような半飽和特性（Ｌ０／Ｌ４０比：５〜８０）は、例えば図６および図７に示すようなソレノイドタイプのインダクタンス素子２１により実現することができる。これらの図に示すインダクタンス素子２１は、両端が開放された中空部２２を有する筒状のボビン２３の外周面に、例えば８０ターン以上というような多数巻きの巻線２４を施してコイル２５を構成し、かつこのコイル２５のコアとなる磁性薄帯２６をボビン中空部２２に貫通して配置すると共に、磁性薄帯２６の両端部を磁気的に接続して閉磁路構造を形成したものである。
【００３０】
ここで、従来の可飽和インダクタとしては、例えばＣｏ系アモルファス合金薄帯をトロイダル状に巻回し、この巻回体に歪取り熱処理を施して所定の絶縁ケースに収納した後、４〜８ターンの巻線を施したものが一般的である。このようなトロイダル構造では巻数が少ないために、直流電流Ｉｄｃ＝４０ｍＡ付近で飽和領域に入るものの、インダクタンスＬ４０が低く、せいぜい１〜８μＨ程度である。巻数を大きくとっても印加磁界が増えるだけで、飽和領域の透磁率（インダクタンス）は極めて低いため、上述したような半飽和特性を得ることはできない。
【００３１】
一方、通常のソレノイドコイルでは、直流電流Ｉｄｃ＝０ｍＡでのインダクタンスがとれないと共に、磁束を稼ぐことができないため、間欠発振は可能であっても遅延効果が期待できない。従って、電源効率の向上や電力損失の低減を図ることはできない。これに対して、図６および図７に示すように、例えば８０ターン以上というような巻線２４を有するソレノイドコイル２５のコアに、Ｃｏ系アモルファス合金のような高角形比を有する磁性薄帯２６を適用し、かつ磁性薄帯２６を閉磁路構造で使用することによって、電圧時間積に相当する磁束を稼ぐことができ、上述したような特性を得ることが可能となる。
【００３２】
図６および図７に示すインダクタンス素子２１について以下に詳述する。中空部２２を有する筒状のボビン２３は絶縁体により構成されている。ボビン２３の構成材料には、絶縁性および熱強度が確保されるものであれば種々の絶縁材料を使用することができ、例えばフェノール樹脂や液晶樹脂などが用いられる。図６および図７に示すボビン２３は断面が長方形の形状を有しており、このボビン２３の形状に応じた中空部２２を有している。なお、ボビン２３の形状は楕円形や円形であってもよい。ボビン２３に設けられた中空部２２は両端部が開放されており、磁性薄帯２６を貫通させることが可能な構造とされている。
【００３３】
中空部２２は磁性薄帯２６を挿入するためのスペースがあればよく、その形状や大きさは特に限定されるものではない。中空部２２の断面形状としては、例えば磁性薄帯を中空部２２内に収容しやすい長方形スリットが好ましく用いられる。また、ボビン２３には磁性薄帯２６やコイル巻線２４を固定するための溝などをつけてもよいし、樹脂などを含浸して固定してもよい。
【００３４】
ボビン２３の外周面には巻線２４が施されており、これらによってコイル２５が構成されている。巻線２４には例えば絶縁被覆導線が用いられる。このような巻線２４は、コイル２５の長さ１０ｍｍあたりの巻数Ｎが８０以上となるように、ボビン２３の外周面に巻回することが好ましい。巻線２４の巻数Ｎが８０未満であると、インダクタンスＬ０、Ｌ４０を十分に稼ぐことができず、Ｌ０／Ｌ４０比が半飽和領域に達したとしても、間欠発振に必要なＬ４０（１０μＨ以上）を得ることができないおそれが強い。巻線２４の巻数Ｎは１００以上であることがより好ましい。ただし、巻数Ｎがあまり大きすぎると巻線密度が増大し、巻線２４間の浮遊容量が増えてインダクタンス特性が低下するおそれがある。従って、巻線２４の長さ１０ｍｍあたりの巻数Ｎは５００以下であることが好ましい。
【００３５】
巻線２４は、中空部２２を有する筒状のボビン２３の外周面に巻かれることによって、実質的に両端が開放された中空構造を有している。すなわち、ソレノイドコイル２５を構成している。このような巻線２４が施されたボビン２３の中空部２２内には、コイル２５のコアを構成する磁性薄帯２６が貫通して配置されている。そして、この磁性薄帯２６を湾曲（または屈折）させつつ、両端部をボビン２３の外側で磁気的に接続することによって、閉磁路構造が形成されている。すなわち、磁性薄帯２６は中空部２２を介して巻線２４の一部を内包する閉磁路ループを形成している。
【００３６】
磁性薄帯２６の端部同士の接続は、例えば図７に示すように、磁性薄帯２６の一端部の表面と他端部の裏面とが一部重なり合うように積層し、この積層部分を固定することにより実施する。このような接続部はボビン２３の外側に配置してもよいが、ボビン２３の中空部２２内に配置することも可能である。また、ボビン２３の上端もしくは下端の近傍位置で磁性薄帯２６の同一面（裏面）同士を重ね合せ、この部分を溶接止めして接続することもできる。
【００３７】
また、磁性薄帯２６の構成材料には、種々の軟磁性材料を適用することができる。具体的には、結晶質軟磁性合金、非晶質軟磁性合金、微結晶構造を有する軟磁性合金などが挙げられる。これらのうちでも、特に角形特性に優れるＣｏ基アモルファス合金を用いることが好ましい。磁性薄帯２６を構成するＣｏ基アモルファス合金には、従来から軟磁性材料として利用されている各種公知の組成を適用することができる。磁性薄帯２６の合金組成やその製造方法、さらにここに記載する以外のインダクタンス素子の製造方法などは、例えば特開２００１−７６９３４号公報に記載されている技術を適用することができる。
【００３８】
磁性薄帯２６は４μｍ以上５０μｍ以下の板厚を有している。磁性薄帯２６の板厚が５０μｍを超えると渦電流損などが増大して、特に高周波域での損失が増大する。磁性薄帯２６の板厚を４μｍ未満とすると製造性が低下し、表面の平滑性が劣化したり、またピンホールなどが増えるおそれがある。磁性薄帯２６の板厚はさらに１０μｍ以上３０μｍ以下とすることが好ましい。磁性薄帯２６の幅は例えば２ｍｍ以上４０ｍｍ以下とすることが好ましい。このような範囲の幅を有する磁性薄帯２６を用いることによって、例えばボビン挿入時の折れ曲がりなどの不具合が少なくなり、取扱い性に優れると共に製造効率が向上し、さらに高周波損失の少ないインダクタンス素子を得ることができる。
【００３９】
磁性薄帯２６は単層でも十分に効果を発揮するものであるが、複数の磁性薄帯２６を積層して用いることも可能である。複数層の磁性薄帯２６を用いる場合、個々の磁性薄帯２６の形状は上記した数値の範囲内とする。なお、中空部２２内に配置する磁性薄帯２６は図６に示したように、平板状のままであってもよいし、また中空部２２の形状に合わせるなどして変形させてもよい。さらに、磁性薄帯２６は、その断面積Ｓｊと筒状ボビン２３を磁性薄帯２６の貫通方向に対して垂直方向に切断した際の切断面面積Ｓｗとの比（Ｓｗ／Ｓｊ）が５０以上となるように選択することが好ましい。
【００４０】
ここで、磁性薄帯２６の断面積Ｓｊおよび筒状ボビン２３の切断面面積Ｓｗは、筒状ボビン２３の中心付近を磁性薄帯２６の貫通方向に対して垂直方向に切断し、その切断面から各面積Ｓｊ、Ｓｗを求めることが好ましい。すなわち、筒状ボビン２３を図７に示す直線Ｘに沿って切断し、その切断面（図８に示す）から各面積Ｓｊ、Ｓｗを求める。磁性薄帯２６の断面積Ｓｊは、単層の磁性薄帯２６を用いた場合にはその断面積、また複数層の磁性薄帯２６を用いた場合には各磁性薄帯２６の断面積の和とする。複数層の磁性薄帯２６間に隙間が生じていた場合、その隙間は断面積Ｓｊには含めないものとする。筒状ボビン２３の切断面面積Ｓｗは図８に示すように、中空部２２を含めた切断面（図中射線で示す）全体の面積とする。
【００４１】
上記したような面積比（Ｓｗ／Ｓｊ比）が５０未満であると、スイッチング素子の間欠発振に必要なＬ４０（１０μＨ以上）を得ることができない。磁性薄帯２６と筒状ボビン２３との面積比（Ｓｗ／Ｓｊ比）は６０以上であることがより好ましい。なお、面積比（Ｓｗ／Ｓｊ比）の上限値は、特性面からは限定されるものではないが、Ｓｗ／Ｓｊ比を大きくするということはインダクタンス素子２１の大型化を招くため、実用的には１５０以下とすることが好ましい。
【００４２】
また、コイル２４の巻数は、上述したように長さ１０ｍｍあたりの巻数Ｎが８０以上５００以下となるように設定することが好ましいが、さらにこの巻数Ｎと磁性薄帯２６の積層数ｎとの比（Ｎ／ｎ）を８０以上５００以下とすることが好ましく、加えて巻数Ｎと磁性薄帯２６の厚さｔ（単位：μｍ）との比（Ｎ／ｔ）を２以上１００以下とすることが好ましい。Ｎ／ｎ比を２０以上５００以下とすることによって、厚さ４μｍ以上５０μｍ以下というような磁性薄帯２６を例えば単層で用いた場合においても、十分なインダクタンス特性が得られる。
【００４３】
Ｎ／ｔ比に関しては、その値を２以上１００以下とすることによって、より良好な半飽和特性およびインダクタンス特性を得ることが可能となる。なお、複数層の磁性薄帯２６を積層して用いる場合、厚さｔは複数層の合計板厚とする。すなわち、Ｎ／ｔ比が２未満であると巻数Ｎと磁性薄帯２６の厚さｔがほぼ等しい関係であり、このような場合には可飽和特性を持つことになる。一方、Ｎ／ｔ比が１００を超えると巻線３の密度が大きくなって重ね巻きが必要となり、巻線３間の浮遊容量が増すために、素子のインダクタンスが低下するおそれがある。Ｎ／ｔ比は７以上４０以下とすることがさらに好ましい。
【００４４】
巻線２４が施されたボビン２３の下端部には、リード端子２７が設けられている。リード端子２７には、例えば半田メッキした導体が２本用いられる。リード端子２７のピッチは通常の電子基板に挿入できるように、例えば７．６２ｍｍとされている。リード端子２７は実装基板に固定することを考慮して、３本目のリードを有していてもよい。このような２本のリード端子２７には、巻線２４の端部がそれぞれ電気的に接続されている。巻線２４の端部はその被覆を剥がした後に、例えば半田接合によりリード端子２７に接続される。
【００４５】
上述したような構成を有するソレノイドタイプのインダクタンス素子２１によれば、半飽和特性（Ｌ０／Ｌ４０比：５〜８０）を有すると共に、インダクタンスＬ４０が１０μＨ以上の半飽和インダクタを提供することができる。このようなインダクタンス素子２１は、前述したようにスイッチング素子のオンタイミングを動作磁束量に応じて遅らせて電源効率を向上させるだけでなく、スイッチング素子を無負荷時または軽負荷時に間欠発振させて、スイッチング電源の待機時電力の損失低減に大きく寄与するものである。さらに、インダクタンス素子２１はスイッチング電源のゲート遅延素子に限らず、例えば小容量の非線形チョークなどの平滑用チョークとしても有効に機能するものである。この際、インダクタンスＬ４０は使用目的に応じて適宜設定することができる。
【００４６】
さらに、上述した実施形態のインダクタンス素子２１は、巻線２４を筒状ボビン２３の外周部に巻きつけてコイル２５を構成しているため、従来のトロイダル形状のインダクタンス素子に比べて、巻線２３に要する作業効率を大幅に向上させることができる。また、コイル２５の巻線工程を容易に自動化することが可能となる。このように、インダクタンス素子２１は低コストで提供することができるものであり、例えばスイッチング電源の製造コストの低減にも寄与する。
【００４７】
【実施例】
次に、本発明の具体的な実施例およびその評価結果について述べる。
【００４８】
実施例１
まず、図６および図７に示したボビン２３として、高さ１２ｍｍ、幅５ｍｍ、厚さ１．１ｍｍの角形形状を有し、かつ液晶樹脂からなるものを用意した。ボビン２３の底面には半田メッキした０．５ｍｍ角の導体を２本圧入し、リード端子２７とした。このようなボビン２３の外周面に、直径０．１ｍｍの被覆銅線を１００ターン（長さ１０ｍｍあたり）で巻いて巻線２４とした。
【００４９】
次に、磁性薄帯２６として板厚２０μｍ、幅４．５ｍｍのＣｏ基アモルファス合金薄帯を用意し、これを単層で用いた。このＣｏ基アモルファス合金薄帯をボビン２３の中空部２２に貫通させ、さらにＣｏ基アモルファス合金薄帯を湾曲させてループ状とした後、図７に示したように端部同士を積層して固定（溶接止め）した。このようにして、１００ターンのソレノイドコイルと閉磁路構造の磁性薄帯コアとを具備するインダクタンス素子を得た。
【００５０】
上記したインダクタンス素子において、ボビン２３の中心付近を磁性薄帯２６の貫通方向に対して垂直方向に切断した際の切断面面積Ｓｗは５．５ｍｍ２であり、また磁性薄帯２６の断面積Ｓｊは０．０９ｍｍ２である。従って、これらの比（Ｓｗ／Ｓｊ比）は６１．１となる。このようなインダクタンス素子の５０ｋＨｚにおけるインダクタンスＬ０（Ｉｄｃ＝０ｍＡ）とインダクタンスＬ４０（Ｉｄｃ＝４０ｍＡ）を測定し、さらにこれらの値からＬ０／Ｌ４０を求めた。また、インダクタンス素子の磁束量を測定した。これらの測定結果をインダクタンス素子の形状と共に表１に示す。
【００５１】
実施例２
上記した実施例１において、巻線２４の巻数Ｎを２００ターンとする以外は、実施例１と同一構成のインダクタンス素子を作製した。このインダクタンス素子についても実施例１と同様にして、インダクタンス特性と磁束量を測定、評価した。それらの結果を表１に示す。
【００５２】
実施例３
上記した実施例１において、磁性薄帯２６の幅を３ｍｍとする以外は、実施例１と同一構成のインダクタンス素子を作製した。このインダクタンス素子における磁性薄帯２６の断面積Ｓｊは０．０６ｍｍ２であり、Ｓｗ／Ｓｊ比は９１．７となる。このようなインダクタンス素子についても実施例１と同様にして、インダクタンス特性と磁束量を測定、評価した。それらの結果を表１に示す。
【００５３】
実施例４
上記した実施例１において、ボビン２３の断面形状を幅５．５ｍｍ×厚さ２ｍｍとする以外は、実施例１と同一構成のインダクタンス素子を作製した。このインダクタンス素子において、ボビン２３の中心付近を磁性薄帯２６の貫通方向に対して垂直方向に切断した際の切断面面積Ｓｗは１１ｍｍ２であり、Ｓｗ／Ｓｊ比は１２２．２となる。このインダクタンス素子についても実施例１と同様にして、インダクタンス特性と磁束量を測定、評価した。それらの結果を表１に示す。
【００５４】
比較例１〜２
上記した実施例１において、巻線２４の巻数Ｎを３０ターン（比較例１）および５０ターン（比較例１）とする以外は、それぞれ実施例１と同一構成のインダクタンス素子を作製した。これらのインダクタンス素子についても実施例１と同様にして、インダクタンス特性と磁束量を測定、評価した。それらの結果を表１に併せて示す。
【００５５】
比較例３
上記した実施例１において、ボビン２３の断面形状を幅４．７ｍｍ×厚さ０．６ｍｍとする以外は、実施例１と同一構成のインダクタンス素子を作製した。このインダクタンス素子において、ボビン２３の中心付近を磁性薄帯２６の貫通方向に対して垂直方向に切断した際の切断面面積Ｓｗは２．８２ｍｍ２であり、Ｓｗ／Ｓｊ比は３１．３となる。このインダクタンス素子のインダクタンス特性と磁束量を実施例１と同様にして、測定、評価した。それらの結果を表１に併せて示す。
【００５６】
比較例４、５
まず、幅６ｍｍのＣｏ基アモルファス合金薄帯（組成は実施例１と同一）を外径４ｍｍ、内径２ｍｍ、高さ６ｍｍに巻回し、これを絶縁樹脂ケースに収納してトロイダルコアとし、これに直径０．３ｍｍの被覆銅線を６ターン（比較例４）および８ターン（比較例５）で巻いて巻線とした。これらのインダクタンス素子についても実施例１と同様にして、インダクタンス特性と磁束量を測定、評価した。それらの結果を表１に併せて示す。
【００５７】
比較例６
上記した実施例２において、ボビンの中空部に磁性薄帯を配置しない以外は、実施例２と同一構成のインダクタンス素子を作製した。このインダクタンス素子は単なるソレノイドコイルであり、磁気コアを有しないものである。このようなインダクタンス素子についても、実施例１と同様にしてインダクタンス特性と磁束量を測定、評価した。それらの結果を表１に併せて示す。
【００５８】
比較例７
上記した比較例６において、巻線の巻数Ｎを４００ターンとする以外は比較例７と同一構成のインダクタンス素子を作製した。このインダクタンス素子も磁気コアを有しないものである。このようなインダクタンス素子についても、実施例１と同様にしてインダクタンス特性と磁束量を測定、評価した。それらの結果を表１に併せて示す。
【００５９】
比較例８
外径４ｍｍ、内径２ｍｍ、高さ５ｍｍのフェライトビーズに、直径０．３ｍｍの被覆銅線を６ターンで巻いて巻線とした。このインダクタンス素子についても実施例１と同様にして、インダクタンス特性と磁束量を測定、評価した。それらの結果を表１に併せて示す。なお、表１には各インダクタンス素子のタイプ（半飽和、可飽和、または非飽和）を併せて示す。
【００６０】
【表１】
2004048889.tif 000003
【００６１】
表１に示したように、実施例１〜４および比較例１〜３による各インダクタンス素子、すなわちソレノイドコイルと閉磁路構造の磁性薄帯コアとを具備するインダクタンス素子は、いずれも半飽和特性を有していることが分かる。これらのうち、実施例１〜４による各インダクタンス素子はＬ４０が１０μＨ以上であるのに対して、巻数Ｎが少ない（８０ターン未満）比較例１、２による各インダクタンス素子、およびＳｗ／Ｓｊ比が３１．３と小さい比較例３によるインダクタンス素子は、Ｌ４０が十分な値に達していない（１０μＨ未満）ことが分かる。
【００６２】
また、比較例４、５によるトロイダルタイプのインダクタンス素子はＬ０／Ｌ４０が大きく、典型的な可飽和インダクタである。比較例６、７による各インダクタンス素子、すなわち磁気コアを有しないソレノイドコイルからなるインダクタンス素子は、典型的な非飽和インダクタである。比較例８によるインダクタンス素子はＬ０が小さいため、非飽和特性を示していることが分かる。
【００６３】
次に、上記した実施例１〜４および比較例１〜８の各インダクタンス素子を、図１に示したスイッチング電源１のインダクタ９として用いて、スイッチング電源１の特性を測定評価した。各インダクタンス素子を用いて作製したスイッチング電源は、出力電力が７２Ｗの自励フライバック方式のスイッチング電源であり、入力電圧ＡＣ１００Ｖ、出力電圧２４Ｖ、出力電流０〜３Ａである。また、動作周波数は負荷条件により可変であり、その周波数は５０〜２００ｋＨｚの範囲である。このようなスイッチング電源を用いて、負荷電流を変えて間欠発振の有無を確認すると共に、出力電流Ｉｏが０Ａ時の電力損失と出力電流Ｉｏが３Ａ時の電源効率をそれぞれ測定した。これらの結果を表２に示す。
【００６４】
【表２】
2004048889.tif 000004
【００６５】
表２から明らかなように、実施例１〜４による各インダクタンス素子はいずれも負荷電流０．２Ａ以下で間欠発振しており、この間欠発振に基づいて０Ａ時の電力損失（待機電力）が１Ｗ以下に低減されていることが分かる。なお、間欠発振はいずれも定格時の動作周波数の１／８以下の周波数で発振していた。これに対して、比較例１〜３の各インダクタンス素子は半飽和特性を有しているものの、Ｌ４０が小さくて間欠発振が起こらないため、効果的に電力損失を低減することはできない。比較例１のインダクタンス素子の０Ａ時と０．６Ａ時の動作周波数を観測したところ、Ｉｏ＝０Ａでは２２０ｋＨｚ、Ｉｏ＝０．６Ａでは１８５ｋＨｚであった。一方、実施例１のインダクタンス素子についてはＩｏ＝０Ａで２０ｋＨｚ、Ｉｏ＝０．６Ａで１８３ｋＨｚであった。
【００６６】
また、比較例４、５による可飽和タイプのインダクタンス素子を用いた場合、電源効率は優れる（従来構造による効果）ものの、０Ａ時の電力損失（待機電力）は２Ｗを超えており、電力損失の低減が不十分である。比較例６、７による非飽和タイプのインダクタンス素子を用いた場合には、間欠発振させることは可能であるものの、磁束量を持たないためにインダクタンス素子本来の遅延効果が期待できず、負荷電流３Ａ時の電源効率が低く、また電力損失の低減も十分ではない。比較例８による非飽和タイプのインダクタンス素子を用いた場合、Ｌ４０が大きいために間欠発振させることができ、０Ａ時の電力損失は小さいものの、Ｌ０／Ｌ４０が小さい非飽和インダクタであるために、定格（３Ａ）時の電源効率が低いことが分かる。
【００６７】
以上の結果から、Ｌ４０が大きくかつ磁束量を確保することが可能な半飽和インダクタを用いた場合に、軽負荷時に間欠発振させると共に、定格負荷時に通常のスイッチング動作をさせることが可能となり、これらによって待機電力が小さく、かつ電源効率に優れるスイッチング電源を提供することができる。さらに、実施例２のインダクタンス素子のように、Ｌ４０の値をさらに大きくすることによって、間欠発振を始める最小負荷電流を大きくすることができる。
【００６８】
【発明の効果】
以上説明したように、本発明のインダクタンス素子は電流遅延効果に優れ、例えばスイッチング電源に用いた際に無負荷時や軽負荷時における電力損失の低減を図ることができる。このようなインダクタンス素子を電流遅延素子として用いた本発明のスイッチング電源によれば、電源回路の構成などを大幅に変更することなく、無負荷時や軽負荷時における電力損失をより一層低減すると共に、定格負荷時における電源効率を高めることが可能となる。
【図面の簡単な説明】
【図１】本発明の一実施形態による自励フライバック方式のスイッチング電源の構成を示す回路図である。
【図２】典型的な半飽和コアのＢ−Ｈカーブを示す図である。
【図３】典型的な可飽和コアのＢ−Ｈカーブを示す図である。
【図４】典型的な非飽和コアのＢ−Ｈカーブを示す図である。
【図５】本発明による半飽和インダクタ（実施例３）の直流重畳特性を可飽和インダクタ（比較例４）および非飽和インダクタ（比較例８）と比較して示す図である。
【図６】本発明の一実施形態による半飽和インダクタ（半飽和特性を有するインダクタンス素子）の構成を示す斜視図である。
【図７】図６に示す半飽和インダクタの断面図である。
【図８】本発明のインダクタンス素子におけるＳｗ／Ｓｊ比を説明するための図である。
【符号の説明】
１……自励フライバック式スイッチング電源、４……トランス、５……一次巻線、６……スイッチング素子としてのＦＥＴ、７……正帰還巻線、８……スイッチング素子用ドライブ回路、９……インダクタ、１０……抵抗、１１……コンデンサ、１４……二次巻線、２１……半飽和インダクタ、２２……中空部、２３……筒状ボビン、２４……巻線、２５……コイル、２６……磁性薄帯
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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