(57)【要約】【課題】半導体装置の高集積化及び微細化を容易にする。【解決手段】シリコンウェハ１の上層にＰウェル領域２とＮウェル領域３が形成され、Ｐウェル領域２とＮウェル領域３との境界近傍に深さが０．０５μｍ〜０．１μｍのトレンチ４が形成され、シリコンウェハ１全面にゲート酸化膜５が形成されている。Ｐウェル領域２のトレンチ４底部と、側壁４ａ上端に接するシリコンウェハ１表層にｎ＋拡散層８ａ，８ｂが形成され、Ｎウェル領域３のトレンチ４底部と、側壁４ｂ上端に接するシリコンウェハ１表層にｐ＋拡散層１１ａ，１１ｂが形成されている。トレンチ４の側壁４ａ，４ｂ上にゲート酸化膜５を介してゲート電極１２ａ，１２ｂが形成され、このゲート電極１２ａ，１２ｂを覆うようにシリコン酸化膜１３が形成され、このシリコン酸化膜１３を介して拡散層８，１１に接する電極１４ａ，１４ｂ，１４ｃが形成されている。【選択図】        図１
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【特許請求の範囲】
【請求項１】
深さが０．０５μｍ〜０．１μｍである浅溝が形成された基板と、
前記浅溝の側壁及び底面、並びに該側壁の上端と接する前記基板表面上に形成されたゲート絶縁膜と、
前記浅溝の両側壁にそれぞれ前記ゲート絶縁膜を介して形成されたゲート電極と、
前記浅溝の底面、及び前記浅溝の側壁の上端と接する前記基板表面上に形成された不純物拡散層と、
を備えたことを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記浅溝の幅が１μｍ〜２μｍであることを特徴とする半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置において、
前記ゲート電極の上面が、前記基板の表面よりも高いことを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に係り、特に相補型ＭＯＳトランジスタの高集積化および微細化に関するものである。
【０００２】
【従来の技術】
従来、トランジスタを高集積化するため、トランジスタを垂直構造としている（例えば、特許文献１参照）。
また、基板内に形成した溝に、相補型トランジスタのゲート電極を埋め込む構造もある（例えば、特許文献２参照）。
【０００３】
【特許文献１】
特開昭６１−９３６５６号公報  （第２頁、第１図）
【特許文献２】
特開昭６２−１６５３５６号公報  （第３−４頁、第１−２図）
【０００４】
【発明が解決しようとする課題】
しかし、従来の半導体装置およびその方法では、拡散層が多く製造工程数が増大してしまうという問題があった。
また、従来の製造方法はエピタキシャル成長工程を含んでいるため、その熱履歴により不純物濃度のプロファイルが変化してしまう問題があった。よって、プロセスコントロールが難しいという問題があった。
【０００５】
本発明は、上記従来の課題を解決するためになされたもので、半導体装置の高集積化及び微細化を容易にすることを目的とする。
【０００６】
【課題を解決するための手段】
この発明に係る半導体装置は、深さが０．０５μｍ〜０．１μｍである浅溝が形成された基板と、
前記浅溝の側壁及び底面、並びに該側壁の上端と接する前記基板表面上に形成されたゲート絶縁膜と、
前記浅溝の両側壁にそれぞれ前記ゲート絶縁膜を介して形成されたゲート電極と、
前記浅溝の底面、及び前記浅溝の側壁の上端と接する前記基板表面上に形成された不純物拡散層と、
を備えたことを特徴とするものである。
【０００７】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態について説明する。図中、同一又は相当する部分には同一の符号を付してその説明を簡略化ないし省略することがある。
図１は、本発明の実施の形態による半導体装置を説明するための断面図である。詳細には、本発明の実施の形態による相補型ＭＯＳトランジスタ（ＣＭＯＳトランジスタ）を説明するための断面図である。
【０００８】
図１に示すように、シリコンウェハ（基板）１のＮチャネルトランジスタ形成領域に第１導電型不純物領域２としてのＰウェル領域が形成され、Ｐチャネルトランジスタ形成領域に第２導電型不純物領域３としてのＮウェル領域が形成されている。Ｐウェル領域２とＮウェル領域３の境界近傍に、深さＡが例えば０．０５μｍ〜０．１μｍ程度で、幅Ｂが１μｍ〜２μｍ程度の浅溝（トレンチ）４が形成されている。この浅溝４の一方の側壁４ａにはゲート酸化膜５を介してｎチャネルトランジスタのゲート電極１２ａが形成され、側壁４ａと対向する他方の側壁４ｂにはゲート酸化膜５を介してｐチャネルトランジスタのゲート電極１２ｂが形成されている。ここで、ゲート電極１２ａ，１２ｂの上面は、シリコン基板１の表面よりも高い。すなわち、ゲート電極１２ａ，１２ｂの上部は、浅溝４よりも外部に露出している。２つのゲート電極１２ａ，１２ｂの間には、層間絶縁膜１３としてのシリコン酸化膜を介して出力端子（ＯＵＴ）１４ａが形成されている。また、ゲート酸化膜５は、浅溝４の底部および側壁４ａ，４ｂ、並びに、この側壁４ａ，４ｂ上端と接するシリコンウェハ１上面に形成されている。
【０００９】
また、Ｐウェル領域２の浅溝４底部並びに浅溝４の側壁４ａ上端に接するシリコンウェハ１表層に、第２導電型拡散層としてのｎ＋拡散層８ａ，８ｂがそれぞれ形成されている。ここで、ｎ＋拡散層８ａはｎチャネルトランジスタのソース電極として機能し、ｎ＋拡散層８ｂはｎチャネルトランジスタのドレイン電極として機能する。
また、Ｎウェル領域３の浅溝４の底部並びに浅溝４の側壁４ｂ上端に接するシリコンウェハ１表層に、第１導電型拡散層としてのｐ＋拡散層１１ａ，１１ｂがそれぞれ形成されている。ここで、ｐ＋拡散層１１ａはｐチャネルトランジスタのソース電極として機能し、ｐ＋拡散層１１ｂはｐチャネルトランジスタのドレイン電極として機能する。
また、シリコンウェハ１上層において、ｎ＋拡散層８ｂと接するようにｐ＋拡散層１１ｃが形成され、ｐ＋拡散層１１ｂと接するようにｎ＋拡散層８ｃが形成されている。さらに、ｎ＋拡散層８ｂとｐ＋拡散層１１ｃの両方に接するようにシリコン酸化膜１３を介して接地端子（ＧＮＤ）１４ｂが形成され、ｐ＋拡散層１１ｂとｎ＋拡散層８ｃの両方に接するようにシリコン酸化膜１３を介して電源端子（ＶＤＤ）１４ｃが形成されている。
また、図示しないが、２つのゲート電極１２ａ，１２ｂの両方に接する入力端子（ＩＮ）が形成されている。
【００１０】
次に、上記半導体装置の製造方法について説明する。
図２〜図１３は、本発明の実施の形態による半導体装置の製造方法を説明するための断面図である。
先ず、図２に示すように、シリコンウェハ１のＮチャネルトランジスタ形成領域にＰウェル領域２を形成する。
次に、図３に示すように、Ｐウェル領域２に隣接するＰチャネルトランジスタ形成領域にＮウェル領域３を形成する。
そして、図４に示すように、Ｐウェル領域２とＮウェル領域３の境界近傍に、浅溝（トレンチ）４を形成する。ここで、トレンチ４の深さＡは例えば０．０５μｍ〜０．１μｍであり、幅Ｂは例えば１μｍ〜２μｍである。
【００１１】
次に、図５に示すように、シリコンウェハ１の全面に、熱酸化法によりゲート酸化膜５を膜厚５ｎｍ程度で形成する。これにより、トレンチ４の両側壁４ａ，４ｂおよび底面、並びに、Ｐウェル領域２およびＮウェル領域３の表面上にゲート酸化膜５が形成される。
そして、図６に示すように、レジストパターン６を形成し、これをマスクとしてＮ型不純物（例えば、Ａｓイオン）７をイオン注入することによりｎ＋拡散層８ａ，８ｂ，８ｃ）を形成する。その後、レジストパターン６を除去する。
次に、図７に示すように、レジストパターン９を形成し、これをマスクとしてＰ型不純物（例えば、Ｂイオン）１０をイオン注入することによりｐ＋導電層１１ａ，１１ｂ，１１ｃを形成する。
そして、図８に示すように、レジストパターン９を除去する。
【００１２】
次に、図９に示すように、シリコンウェハ１全面にポリシリコン膜１２を膜厚２５０ｎｍ程度で形成する。
そして、図１０に示すように、ポリシリコン膜１２をパターニングすることにより、ゲート電極１２ａ，１２ｂを形成する。
次に、図１１に示すように、シリコン酸化膜１３をＣＶＤ法により膜厚３０ｎｍ〜４０ｎｍ程度で形成する
そして、図１２に示すように、シリコン酸化膜１３をパターニングする。
【００１３】
次に、図１３に示すように、電極（入力端子電極、出力端子電極、接地端子電極、電源端子電極）となる導電膜１４を形成する。ここで、導電膜１４としては、例えば、アルミニウム膜、アルミニウム−シリコン膜、アルミニウム−シリコン−銅膜、タングステン膜等である。
最後に、導電膜１４をパターニングすることにより、図１に示すような半導体装置が得られる。
【００１４】
以上説明したように、本実施の形態では、不純物領域２，３の境界近傍に深さが０．０５μｍ〜０．１μｍの浅溝４を形成し、この浅溝４に相補型ＭＯＳトランジスタを形成した。ここで、ゲート電極１２ａ，１２ｂの上面が、シリコンウェハ１の表面よりも高くなるように、ゲート電極１２ａ，１２ｂを形成した。このため、ゲート電極１２ａ，１２ｂの微細加工が不要である。また、浅溝４の幅は、１μｍ〜２μｍである。よって、０．３５μｍの技術を用いて、チャネル長が０．１μｍ以下である微細なトランジスタを容易に製造することができる。
また、本実施の形態では、エピタキシャル成長工程を行っておらず、従来のような複雑なプロセスコントロールが不要である。
また、従来の製造方法よりも拡散工程が少ないため、工程数や処理時間の増加を防止することができる。
【００１５】
なお、本実施の形態では、第１導電型をｐ型とし第２導電型をｎ型としたが、これを逆にして、第１導電型をｎ型とし第２導電型をｐ型としてもよい。
【００１６】
【発明の効果】
本発明によれば、半導体装置の高集積化及び微細化を容易にすることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態による半導体装置を説明するための断面図である。
【図２】本発明の実施の形態による半導体装置の製造方法を説明するための断面図である（その１）。
【図３】本発明の実施の形態による半導体装置の製造方法を説明するための断面図である（その２）。
【図４】本発明の実施の形態による半導体装置の製造方法を説明するための断面図である（その３）。
【図５】本発明の実施の形態による半導体装置の製造方法を説明するための断面図である（その４）。
【図６】本発明の実施の形態による半導体装置の製造方法を説明するための断面図である（その５）。
【図７】本発明の実施の形態による半導体装置の製造方法を説明するための断面図である（その６）。
【図８】本発明の実施の形態による半導体装置の製造方法を説明するための断面図である（その７）。
【図９】本発明の実施の形態による半導体装置の製造方法を説明するための断面図である（その８）。
【図１０】本発明の実施の形態による半導体装置の製造方法を説明するための断面図である（その９）。
【図１１】本発明の実施の形態による半導体装置の製造方法を説明するための断面図である（その１０）。
【図１２】本発明の実施の形態による半導体装置の製造方法を説明するための断面図である（その１１）。
【図１３】本発明の実施の形態による半導体装置の製造方法を説明するための断面図である（その１２）。
【符号の説明】
１  基板（シリコンウェハ）、  ２  第１導電型不純物領域（Ｐウェル領域）、  ３  第２導電型不純物領域（Ｎウェル領域）、  ４  浅溝（トレンチ）、  ５  ゲート絶縁膜（ゲート酸化膜）、  ６  レジストパターン、  ７  Ｎ型不純物（Ａｓイオン）、  ８，８ａ，８ｂ，８ｃ  第２導電型拡散層（ｎ＋拡散層）、  ９  レジストパターン、  １０  Ｐ型不純物（Ｂイオン）、  １１，１１ａ，１１ｂ，１１ｃ  第１導電型拡散層（ｐ＋拡散層）、  １２  ポリシリコン膜、  １２ａ，１２ｂ  ゲート電極、  １３  層間絶縁膜（シリコン酸化膜）、  １４  導電膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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