(57)【要約】【課題】動作安定性が高く、搭載基板の設計の自由度が大きく、かつ低消費電力で動作の高速性に優れた再配線層一体形の半導体チップを提供する。【解決手段】半導体チップ１Ａを、回路形成面に複数の回路ブロック５１〜５５が形成され、その外周部に多数の入出力端子２ａ〜２ｄが配列されたＩＣ１と、当該ＩＣ１の回路形成面上に形成された第１絶縁層９と、当該第１絶縁層９上に形成され、一端が前記入出力端子２ａ〜２ｄに接続されたパンプ設定用配線３ａ〜３ｄ及びシールド部３ｅとからなる再配線層３と、前記パンプ設定用配線３ａ〜３ｄ上に設定されたバンプ６と、前記再配線層３上を覆う第２絶縁層１１とから構成する。シールド部３ｅにて電源回路５１及び比較増幅回路５３の表面を覆い、当該シールド部３ｅを電源端子２ａに接続する。【選択図】　　　　　図１
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【特許請求の範囲】
【請求項１】
絶縁層を介して回路成形面上に再配線層が形成され、当該再配線層を介して前記回路成形面の外周部に配置された入出力端子と前記回路成形面の内周部に配置されたバンプとが電気的に接続された半導体チップにおいて、前記再配線層の一部に、前記回路成形面に形成された全ての回路ブロック又は一部の回路ブロックの表面を覆うシールド部を形成し、当該シールド部と当該シールド部により表面が覆われた回路ブロックがアクティブ状態にあるときに入出力信号の変化がないいずれかの前記入出力端子及び前記バンプとを電気的に接続したことを特徴とする半導体チップ。
【請求項２】
前記絶縁層が厚膜プロセスで形成されていることを特徴とする請求項１に記載の半導体チップ。
【請求項３】
前記再配線層が厚膜プロセスで形成されていることを特徴とする請求項１又は請求項２に記載の半導体チップ。
【請求項４】
前記再配線層の一部に８００ＭＨｚ以上の高周波信号が伝送され、当該８００ＭＨｚ以上の高周波信号が伝送される再配線層と前記シールド部とを所定のギャップを隔てて隣接に配置したことを特徴とする請求項１に記載の半導体チップ。
【請求項５】
前記再配線層が銅で形成されていることを特徴とする請求項１に記載の半導体チップ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体チップの構造に係り、特に、ＣＳＰ（チップスケールパッケージ）タイプと呼称される半導体チップにおける再配線層の構成に関する。
【０００２】
【従来の技術】
ＩＣカードなどの半導体装置に搭載される半導体チップとしては、図４及び図５に示すように、絶縁層９を介して回路成形面１ａに再配線層３が形成され、当該再配線層３を介して回路成形面１ａの外周部に配置された入出力端子２と回路成形面１ａの内周部に配置されたバンプ６とが電気的に接続されたＣＳＰタイプと呼称される半導体チップが提案されている。
【０００３】
当該ＣＳＰタイプの半導体チップは、バンプ６を回路成形面１ａ上の全面に自由にレイアウトすることができるので、外周部に沿って配置された入出力端子２にバンプ６を直接形成する場合に比べてバンプ６の配列ピッチ及びバンプサイズを大きくすることができ、入出力端子２の多端子化と半導体チップのフリップチップ実装の容易化等を図ることができる。
【０００４】
【発明が解決しようとする課題】
ところで、半導体装置に適用される半導体チップの回路成形面には、図４及び図５に示すように、電源回路５１と、演算増幅器（オペアンプ）５２と、比較増幅器（コンパレータ）５３と、ＲＦ送受信部５４と、論理部５５とがブロック分けして形成されており、より高いセキュリティ性能が要求される場合には、マイクロプロセッサが内蔵される場合もある。前記電源回路５１、演算増幅器５２、比較増幅器５３、ＲＦシンセサイザー５４は、ほとんどがアナログ回路で構成され、論理部５５は、ほとんどがデジタル回路で構成される。
【０００５】
前記電源回路５１、演算増幅器５２、比較増幅器５３及びＲＦ送受信部５４などのアナログ回路は、外来ノイズの影響を受けやすいために、外来ノイズを遮断し、動作の安定性を高めることが要求される。一方、デジタル回路部は、外来ノイズの影響を受けにくいために、外来ノイズを遮断することは必ずしも必要ではないが、電源電圧が変動すると動作が不安定になるため、電源電圧の変動を抑制し、動作の安定性を高めることが要求される。
【０００６】
また、ＣＳＰタイプの半導体チップは、搭載基板に対してフリップチップ実装され、搭載基板と半導体チップの回路形成面とが対向に配置されるため、搭載基板と半導体チップとの間で信号の相互干渉が起こらないように搭載基板の配線を制限する必要があり、搭載基板の設計の自由度が制限されるという問題もある。
【０００７】
さらに、ＬＳＩにおいては、高集積化及び多層化等により低電力化及び高速化が図られている。この場合、トランジスタの寸法や電圧を一定の割合で小さくしていくスケーリングの効果により低電力化及び高速化が可能となるが、電圧がある程度小さくなると、電源電流が大きくなって配線での電圧降下が大きくなり、ＬＳＩの性能保証が不可能となるため、スケーリング効果によって半導体チップの低電力化及び高速化を図ることが困難になる。特に、ＬＳＩの配線には、一般にアルミニウム（Ａｌ）が用いられ、薄膜プロセスで形成されるが、薄膜プロセスで形成されたＡｌ配線は微細な配線が可能であるが、抵抗値が大きいことから配線での電圧降下を生じやすい。また、所要の回路を多層に形成し、配線長を短くすれば電圧降下を抑制することができるが、回路を多層化すると、配線容量が増大するため、高周波信号の伝達特性が劣化するという別の問題を生じる。
【０００８】
本発明は、かかる従来技術の課題を解決するためになされたものであって、その目的は、動作の安定性が高く、搭載基板の設計の自由度を大きくすることができ、かつ低消費電力で動作の高速性に優れた再配線層一体形の半導体チップを提供することにある。
【０００９】
【課題を解決するための手段】
本発明は、前記の目的を達成するため、絶縁層を介して回路成形面上に再配線層が形成され、当該再配線層を介して前記回路成形面の外周部に配置された入出力端子と前記回路成形面の内周部に配置されたバンプとが電気的に接続された半導体チップにおいて、前記再配線層の一部に、前記回路成形面に形成された全ての回路ブロック又は一部の回路ブロックの表面を覆うシールド部を形成し、当該シールド部と当該シールド部により表面が覆われた回路ブロックがアクティブ状態にあるときに入出力信号の変化がないいずれかの前記入出力端子及び前記バンプとを電気的に接続するという構成にした。
【００１０】
このように、再配線層の一部にシールド部を形成して、回路成形面に形成された全ての回路ブロック又は一部の回路ブロックの表面を覆い、かつ、当該シールド部と当該シールド部により表面が覆われた回路ブロックがアクティブ状態にあるときに入出力信号の変化がないいずれかの入出力端子及びバンプとを電気的に接続すると、外来ノイズの影響を受けやすい回路ブロックについては外来ノイズの影響を遮断することができて動作の安定性を高めることができ、また、電源電圧が変動すると動作が不安定になる回路ブロックについては電源電圧の変動を抑制することができて動作の安定性を高めることができる。また、半導体チップを搭載基板にフリップチップ実装しても、搭載基板と半導体チップとの間で信号の相互干渉が起こらないので、搭載基板の配線を制限する必要がなく、搭載基板の設計の自由度を高めることができる。さらに、再配線層にて所望の入出力端子間を接続することにより、配線での電圧降下を抑制することができるので、半導体チップの動作特性を向上させることができる。
【００１１】
本発明は、前記の目的を達成するため、前記絶縁層が厚膜プロセスで形成されているという構成にした。
【００１２】
このように、絶縁層を厚膜プロセスで形成すると、絶縁層を薄膜プロセスで形成する場合に比べて、半導体チップの回路形成面と絶縁層上に形成される再配線層との距離を大きくすることができるので、クロストーク及びリンギングの増大や配線間の容量成分増大による高周波信号の劣化、並びに消費電力の増大を抑制することができ、半導体チップの動作特性を改善することができる。
【００１３】
本発明は、前記の目的を達成するため、前記再配線層が厚膜プロセスで形成されているという構成にした。
【００１４】
このように、再配線層を厚膜プロセスで形成すると、再配線層を薄膜プロセスで形成で形成する場合に比べて、導体抵抗を低減することができるので、半導体チップの動作特性を改善することができる。
【００１５】
本発明は、前記の目的を達成するため、前記再配線層の一部に８００ＭＨｚ以上の高周波信号が伝送され、当該８００ＭＨｚ以上の高周波信号が伝送される再配線層と前記シールド部とを所定のギャップを隔てて隣接に配置するという構成にした。
【００１６】
このように、高周波信号を流す配線とシールド部とを所定のギャップを隔てて隣接に配置すると、当該高周波信号を流す配線を所定のインピーダンスに設定することにより、インピーダンスの不整合による反射や損失を防ぐことができるので、半導体チップの高周波特性を改善することができる。
【００１７】
本発明は、前記の目的を達成するため、前記再配線層が銅で形成されているという構成にした。
【００１８】
銅は、一般に半導体プロセスで用いられるＡｌや厚膜プロセスで用いられるニッケル（Ｎｉ）よりも抵抗率及び非透磁率が低いので、再配線層を銅で形成することにより、配線の抵抗値の減少、高周波を用いた場合の表皮厚み増大による高周波特性の向上が可能となり、特性の優れた半導体チップを提供することが可能となる。
【００１９】
【発明の実施の形態】
以下、本発明に係る半導体装置の第１実施形態例を、図１及び図２に基づいて説明する。図１は第１実施形態例に係る半導体チップ１Ａの平面図であり、図２は図１のＡ−Ａ断面図である。
【００２０】
本例の半導体チップ１Ａは、ＣＳＰタイプの半導体チップであって、図１及び図２に示すように、回路形成面に電源回路５１、演算増幅器５２、比較増幅器５３、ＲＦ送受信部５４及び論理部５５の各回路ブロックが形成され、その外周部に多数の入出力端子２ａ，２ｂ，２ｃ，２ｄが配列されたＩＣ１と、当該ＩＣ１の回路形成面上に形成された第１絶縁層９と、当該第１絶縁層９上に形成され、一端が前記入出力端子２ａ，２ｂ，２ｃ，２ｄに接続されたパンプ設定用配線３ａ，３ｂ，３ｃ，３ｄ及びシールド部３ｅとからなる再配線層３と、前記パンプ設定用配線３ａ，３ｂ，３ｃ，３ｄ上に設定されたバンプ６と、前記再配線層３上を覆う第２絶縁層１１とから構成されている。なお、入出力端子２ａは電源端子、入出力端子２ｂはクロック端子、入出力端子２ｃはＲＦ端子、入出力端子２ｄはその他の端子を示している。
【００２１】
第１絶縁層９は、厚膜プロセスで形成される。具体的には、ＩＣ１の基になる完成ウエハの回路形成面上に感光性ポリイミドを均一な厚さに塗布した後、フォトリソグラフィにより入出力端子２ａ，２ｂ，２ｃ，２ｄと対応する部分にスルーホール１０を有する厚さ１０μｍの第１絶縁層９を形成した。
【００２２】
再配線層３も、厚膜プロセスで形成される。具体的には、まず前記スルーホール１０が開口された絶縁層９上にスパッタで給電膜を形成した後、当該給電膜上にフォトレジスト層を均一な厚さに形成する。次いで、当該フォトレジスト層の露光と現像とを行って配線部分のフォトレジストを除去し、前記給電膜の一部を露出する。次いで、前記給電膜を一方の電極として前記給電膜上に銅メッキを施す。しかる後に、前記給電膜上のフォトレジストを除去し、前記銅メッキが施されていない部分の給電膜をエッチングによって除去し、厚みが５μｍの銅配線にて所要のバンプ設定用配線３ａ，３ｂ，３ｃ，３ｄ及びシールド部３ｅを形成した。シールド部３ｅは、図１に示すように、電源回路５１及び比較増幅器５３の表面を覆うように形成される。一方、バンプ設定用配線３ａ，３ｂ，３ｃ，３ｄは、ＩＣ１における前記入出力端子２ａ，２ｂ，２ｃ，２ｄの形成部よりも内周部分に所要の配列で形成される。本例のＩＣ１においては、３個の電源端子２ａがＩＣ１の入出力端子設定部に分散して配置されており、それら３個の電源端子２ａがバンプ設定用配線３ａによって互いに接続されている。また、本例のＩＣ１においては、２個のクロック端子２ｂがＩＣ１の入出力端子設定部に分散して配置されており、それら２個のクロック端子２ｂがバンプ設定用配線３ｂによって互いに接続されている。
【００２３】
第２絶縁層１１も、前記第１絶縁層９と同様に、感光性ポリイミドを用いた厚膜プロセスで形成される。具体的には、ＩＣ１の基になる完成ウエハの前記第１絶縁層９上及び前記再配線層３上に感光性ポリイミドを均一な厚さに塗布した後、フォトリソグラフィにより前記バンプ設定用配線３ａ，３ｂ，３ｃ，３ｄ上のバンプ設定部と対応する部分にスルーホール（図示省略）を有する厚さ１０μｍの第２絶縁層１１を形成した。
【００２４】
バンプ６は、例えばハンダボールなどの金属球によって形成され、前記第２絶縁層１１に開口された図示しないスルーホールを通して、前記バンプ設定用配線３ａ，３ｂ，３ｃ，３ｄ上の所定の位置に接合される。
【００２５】
このように構成された本例の半導体チップ１Ａは、図２に示すように、搭載基板７に形成された配線８に前記バンプ６を接合することにより、搭載基板７にフリップチップ実装される。
【００２６】
本例の半導体チップ１Ａは、ＩＣ１の回路形成面に形成された電源回路５１及び比較増幅器５３の表面を銅メッキ膜からなるシールド部３ｅにて覆ったので、外来ノイズからこれら電源回路５１及び比較増幅器５３を保護することができ、半導体チップの動作安定性を向上することができる。また、搭載基板７の配線８から発生するノイズを遮断することができるため、本発明に係る半導体チップを搭載する基板７の設計の自由度を向上することができる。
【００２７】
また、ＩＣ１の入出力端子設定部に分散して配置された電源端子２ａをパンプ設定用配線３ａを介して互いに接続すると共に、ＩＣ１の入出力端子設定部に分散して配置されたクロック端子２ｂをパンプ設定用配線３ｂを介して互いに接続したので、Ａｌの薄膜プロセスで形成されたＩＣ１の内部配線でこれら電源端子２ａやクロック端子２ｂを接続する場合に比べて電圧降下による回路特性の劣化やクロック信号波形のなまりを防止することができ、半導体チップの動作特性を向上することができる。特に、再配線層３を抵抗値が低く、高周波特性に優れた銅メッキを用いたので、かかる効果を高めることができる。
【００２８】
さらに、第１絶縁層９を厚膜プロセスにて作製したので、薄膜プロセスで作製した場合に比べて層間の配線容量を低減することができ、高周波信号の伝送が容易になって、クロック信号波形等のなまりを防止することができる。また、第１絶縁層９を厚膜プロセスで作製したことから、薄膜プロセスで作製した場合に比べてＩＣ１に形成された各回路ブロックと再配線層３との間の干渉を低減でき、回路設計の煩雑さ及び干渉による特性劣化を低減することができる。
【００２９】
なお、前記第１実施形態例においては、ＩＣ１の回路形成面に形成された複数の回路ブロックのうち、電源回路５１及び比較増幅器５３の表面のみをシールド部３ｅにて覆ったが、本発明の要旨はこれに限定されるものではなく、他の回路ブロック、例えば演算増幅器５２、ＲＦ送受信部５４及び論理部５５等をシールド部３ｅにて覆うこともできる。
【００３０】
また、前記第１実施形態例においては、シールド部３ｅを電源端子２ａに接続したが、本発明の要旨はこれに限定されるものではなく、他の入出力端子、例えばＧＮＤ端子、チップセレクト端子又は送受信の切換端子など、シールド部３ｅにより表面が覆われた回路ブロックがアクティブ状態にあるときに入出力信号の変化がないいずれかの入出力端子にシールド部３ｅを接続することもできる。
【００３１】
次に、本発明に係る半導体装置の第２実施形態例を、図３に基づいて説明する。図３は第２実施形態例に係る半導体チップ１Ｂの平面図である。
【００３２】
本例の半導体チップ１Ｂは、図３に示すように、入出力端子２ｂ，２ｃ，２ｄの形成部及びバンプ設定用配線３ｂ，３ｃ，３ｄの形成部を除くＩＣ１の回路形成面のほぼ全面にバンプ設定用配線３ａを兼ねたシールド部３ｅを形成し、当該シールド部３ｅを電源端子２ａに接続したこと、及び８００ＭＨｚ以上のＲＦ信号を伝送するＲＦ端子２ｃに一端が接続されたバンプ設定用配線３ｃとシールド部３ｅとを所定のギャップを隔てて隣接に配置し、当該バンプ設定用配線３ｃが所定の特性インピーダンスとなるように、前記シールド部３ｅとトリプレート構造を形成したことを特徴とする。その他の部分については、第１実施形態例に係る半導体装置１Ａと同じであるので、対応する部分に同一の符号を付して説明を省略する。
【００３３】
本例の半導体チップ１Ｂは、シールド部３ｅをＩＣ１の回路形成面のほぼ全体に配置したので、ＩＣ１の回路形成面に形成された全ての回路ブロックについて外来ノイズの影響を抑制することができる。よって、第１実施形態例に係る半導体チップ１Ａに比べてさらに半導体チップの動作安定性を高めることができ、かつ搭載基板７の設計の自由度を高めることができる。
【００３４】
また、本例の半導体チップ１Ｂは、電源端子２ａをシールド部３ｅを介して共通に接続したので、第１実施形態例に係る半導体チップ１Ａと同様に電源部の電気抵抗の低減が可能となり、電圧降下による回路特性の劣化を防止することができる。
【００３５】
さらに、本例の半導体チップ１Ｂは、８００ＭＨｚ以上のＲＦ信号を流すバンプ設定用配線３ｃとシールド部３ｅとを所定のギャップを隔てて隣接に配置し、これらバンプ設定用配線３ｃとシールド部３ｅとの間のインピーダンスが所定の値となるようにしたので、ＩＣ内部とバンプ設定用配線３ｃ又はバンプ設定用配線３ｃと搭載基板７の間のインピーダンス不整合による反射、損失を防ぐことができ、半導体チップの高周波特性を改善することができる。
【００３６】
なお、前記第２実施形態例においては、シールド部３ｅを電源端子２ａに接続したが、本発明の要旨はこれに限定されるものではなく、他の入出力端子、例えばＧＮＤ端子、チップセレクト端子又は送受信の切換端子など、シールド部３ｅにより表面が覆われた回路ブロックがアクティブ状態にあるときに入出力信号の変化がないいずれかの入出力端子にシールド部３ｅを接続することもできる。
【００３７】
【発明の効果】
以上説明したように、本発明によると、再配線層の一部にシールド部を形成して、回路成形面に形成された全ての回路ブロック又は一部の回路ブロックの表面を覆い、かつ、当該シールド部と当該シールド部により表面が覆われた回路ブロックがアクティブ状態にあるときに入出力信号の変化がないいずれかの入出力端子及びバンプとを電気的に接続したので、外来ノイズの影響を受けやすい回路ブロックについては外来ノイズの影響を遮断することができて動作の安定性を高めることができると共に、電源電圧が変動すると動作が不安定になる回路ブロックについては電源電圧の変動を抑制することができて動作の安定性を高めることができる。また、半導体チップを搭載基板にフリップチップ実装しても、搭載基板と半導体チップとの間で信号の相互干渉が起こらないので、搭載基板の配線を制限する必要がなく、搭載基板の設計の自由度を高めることができる。さらに、再配線層にて所望の入出力端子間を接続することにより、配線での電圧降下を抑制することができるので、半導体チップの動作特性を向上させることができる。
【図面の簡単な説明】
【図１】第１実施形態例に係る半導体チップの平面図である。
【図２】図１のＡ−Ａ断面図である。
【図３】第２実施形態例に係る半導体チップの平面図である。
【図４】従来例に係る半導体チップの平面図である。
【図５】従来例に係る半導体チップの断面図である。
【符号の説明】
１　ＩＣ
２ａ　電源端子
２ｂ　クロック端子
２ｃ　ＲＦ端子
２ｄ　その他の入出力端子
３　再配線層
３ａ，３ｂ，３ｃ，３ｄ　パンプ設定用配線
３ｅ　シールド部
６　バンプ
７　搭載基板
８　配線
９　第１絶縁層
１１　第２絶縁層
５１　電源回路
５２　演算増幅器
５３　比較増幅器
５４　ＲＦ送受信部
５５　論理部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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