(57)【要約】【課題】マルチポート同時書込みに際し、優先書込みアドレスの不要な状態遷移による、メモリセル各々へのデータ入力の不要な状態遷移を抑制すること。【解決手段】例えば書込みワード線ｗｗ０  については、少なくとも２種類の書込みアドレスそれぞれのデコード結果ｄ１０  ，ｄ２０  を論理和手段７で論理和し、その論理和結果ｏｒを、クロックイネーブラー９により基準クロック信号に同期させて当該書込みワード線ｗｗ０  上に書込みワード信号として出力する一方、そのクロックイネーブラー９から書込みワード信号が出力される度に、書込みデータ選択制御信号発生手段１０によりデコード結果ｄ１０  の書込みワード信号出力開始時点での状態を書込みデータ選択制御信号として保持出力するようにした。【選択図】  図１
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【特許請求の範囲】
【請求項１】
行列状に配置され、且つラッチを内部に含むメモリセル各々に対し、少なくとも一対の書込みデータ線が列状に配置されるとともに、書込みワード線が行状に配置された上、少なくとも１つの書込みワード線上の書込みワード信号が活性化されている状態では、前記一対の書込みデータ線上のデータのうち、何れか一方のデータが書込みデータ選択制御信号に応じて、書込みデータとして当該書込みワード線に係るメモリセル各々に書込み可能とされてなるマルチポートレジスタであって、
少なくとも２種類の書込みアドレスそれぞれのデコード結果から、書込みワード線対応のデコード結果を書込みワード線毎に論理和する論理和手段と、
書込みワード線対応に、前記論理和手段からの論理和結果を基準クロック信号に同期させて当該書込みワード線上に書込みワード信号として出力するクロックイネーブラーと、
書込みワード線対応に、前記クロックイネーブラーから書込みワード信号が出力される度に、当該書込みワード線対応のデコード結果のうち、何れか一方のデコード結果の書込みワード信号出力開始時点での状態を書込みデータ選択制御信号として保持出力する書込みデータ選択制御信号発生手段と
を含んでなるマルチポートレジスタ。
【請求項２】
請求項１記載のマルチポートレジスタにおいて、
前記書込みデータ選択制御信号発生手段は、Ｄ型フリップフロップとされるマルチポートレジスタ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、プロセッサ内に内蔵されるマルチポートレジスタに係り、特に同一アドレスに対し２ポート同時書込みがあった場合に、優先書込みアドレスの不要な状態遷移に伴い、書込みデータ選択制御信号が不要に状態遷移される場合であっても、メモリセル各々へのデータ入力の不要な状態遷移が抑制されることによって、無駄な消費電力が抑制されるようにしたマルチポートレジスタに関する。
【０００２】
【従来の技術】
図５に従来技術に係る、プロセッサ内に内蔵されるマルチポートレジスタの構成を示す。図示のように、複数のメモリセル（その内部構成については後述）ｃ００  〜ｃ０Ｍ  ，…  …  …，ｃＮ０  〜ｃＮＭ  が行列状に配置されているが、これらメモリセル各々に対しては、そのメモリセルへの書込みデータ選択用にセレクタｓ００〜ｓ０Ｍ，…  …  …，ｓＮ０〜ｓＮＭが設けられている。このようにしてなるマルチポートレジスタ本体に対しては、その機能実現上、周辺回路として、書込みアドレスデコーダ１，２や読出しアドレスデコーダ３、書込み回路５，６、読出し回路４等が配置されている。
【０００３】
即ち、書込み回路６，５それぞれからの書込みデータ線ｄａ０  〜ｄａＭ  、ｄｂ０  〜ｄｂＭ  は図示の如くにマルチポートレジスタ本体内に配置された上、既述のセレクタｓ００〜ｓ０Ｍ，…  …  …，ｓＮ０〜ｓＮＭに図示の如くに接続されており、また、マルチポートレジスタ本体内に図示の如くに配置されている読出しデータ線ｘ０〜ｘＭは読出し回路４に収容される。
【０００４】
これにより、２種類の書込みデータ（データ入力１，２）のうち、何れか一方の書込みデータをメモリセル各々に書込むには、マルチポートレジスタ本体内に図示の如くに配置されている書込みワード線ｗｗ０  〜ｗｗＮ  のうち、それらメモリセルに係る書込みワード線を活性化状態においた状態で、同じく、マルチポートレジスタ本体内に図示の如くに配置されている書込みデータ選択制御信号線ｓｅｌ０〜ｓｅｌＮのうち、その書込みワード線と対とされているものを所望のデータ選択制御状態におくようにすればよい。例えばデータ入力１をメモリセルｃ００  〜ｃ０Ｍ  に書込むには、書込みワード線ｗｗ０  のみを活性化状態においた状態で、書込みデータ選択制御信号線ｓｅｌ０を、いわゆる、ハイレベル状態（  以下、このハイレベル状態を単にＨ  状態と称す）  におくようにすれば、書込みデータ線ｄａ０  〜ｄａＭ  上のデータ入力１はセレクタｓ００〜ｓ０Ｍを介しメモリセルｃ００  〜ｃ０Ｍ  に書込みされる。また、データ入力２をメモリセルｃ００  〜ｃ０Ｍ  に書込むには、書込みワード線ｗｗ０  のみを活性化状態においた状態で、書込みデータ選択制御信号線ｓｅｌ０を、いわゆる、ローレベル状態（  以下、このローレベル状態を単にＬ  状態と称す）  におくようにすれば、書込みデータ線ｄｂ０  〜ｄｂＭ  上のデータ入力２はセレクタｓ００〜ｓ０Ｍを介しメモリセルｃ００  〜ｃ０Ｍ  に書込みされる。
【０００５】
一方、例えばメモリセルｃ００  〜ｃ０Ｍ  各々からデータを読み出すには、読出しアドレスデコーダ３からの読出しワード線ｒｗ０  〜ｒｗＮ  のうち、読出しワード線ｒｗ０  のみを活性化状態におくようにすればよい。これによりメモリセルｃ００  〜ｃ０Ｍ  各々からはデータが読み出された上、読出しデータ線ｘ０〜ｘＭを介し読出し回路４からデータ出力として得られる。
【０００６】
ここで、メモリセルｃ００  〜ｃ０Ｍ  ，…  …  …，ｃＮ０  〜ｃＮＭ  は同一構成とされているが、その一例での内部構成を図６に示す。図示のように、逆並列接続されたインバータ（これらはＣＭＯＳインバータによるフリップフロップを構成）６３，６５を中心として、その周辺にはインバータ６２やトランスミッションゲート６１，６５が配置されることで、全体としてラッチが構成されている。そのラッチに書込みデータ入力（Ｄ  ）を書込むには、クロック入力（ＣＫ）はＨ状態におかれる。クロック入力（ＣＫ）がＨ状態におかれている間、トランスミッションゲート６１，６４はインバータ６２を介しそれぞれオン状態、オフ状態におかれることで、ノードＮ１でのデータ状態は書込みデータ入力（Ｄ）状態と常時一致する状態におかれるも、その後、クロック入力（ＣＫ）がＬ状態に遷移しＬ状態におかれれば、その間、トランスミッションゲート６１，６４はインバータ６２を介しそれぞれオフ状態、オン状態におかれることで、いわゆる、立下りラッチによりクロック入力（ＣＫ）がＬ状態に遷移する直前での書込みデータ入力（Ｄ）状態がラッチに安定して書込み・保存されることになる。
【０００７】
一方、そのラッチに書込みされているデータを外部に読み出すには、読出しワード線上の読出しワード信号（ＷＲ）をＨ状態におくようにすればよい。その読出しワード信号（ＷＲ）がＨ状態におかれれば、その間、インバータ６７を介しトランスミッションゲート６８はオン状態におかれることで、ノードＮ１でのデータ状態（Ｑ出力状態に相当）がインバータ６３，６６を介しトランスミッションゲート６８から読出しデータ（Ｘ）として読出しデータ線上に出力される。
【０００８】
ここで、図５に戻り説明を続行すれば、書込みアドレス１，２はそれぞれ書込みアドレスデコーダ１，２でデコードされた上、書込みワード線ｗｗ０  〜ｗｗＮ  毎に同様に処理される。例えば書込みワード線ｗｗ０  対応の処理について説明すれば、書込みアドレス「０」に対してのそれらデコード結果ｄ１０  ，ｄ２０  はОＲゲート７で論理和され、その論理和結果ｏｒは（基準）クロック信号とＡＮＤゲート８で論理積されることによって、書込みワード線ｗｗ０  への書込みワード信号（Ｈ状態）が得られている一方では、書込みアドレスデコーダ１でのデコード結果ｄ１０  は、そのままセレクタｓ００  への書込みデータ選択制御信号として得られるようになっている。このことは、同一アドレスに対し２ポート同時書込みがあった場合には、書込みデータは不定とはならず、データ入力１が書込みデータとして優先的に選択された上、メモリセルに書込まれることを意味しており、また、書込みデータ選択制御信号線の数が少なくて済まされる結果として、マルチポートレジスタ全体の面積も少なくて済まされることになる。
【０００９】
なお、この種のマルチポートメモリに関連する公知文献としては、例えば特許文献１が挙げられる。これには、２つの書込みポートを有するＳＲＡＭ上で、書込みと読出しの双方を高速に行う技術が記載されている。
【００１０】
【特許文献１】
特開２０００―４８５７１号公報
【００１１】
【発明が解決しようとする課題】
しかしながら、図５に示すマルチポートレジスタにおいては、書込みアドレスデコーダ１でのデコード結果が、そのままセレクタ各々への書込みデータ選択制御信号として得られていることから、回路動作上、新たに不具合を生じることになる。即ち、２ポート非同時書込みの場合には、何等かの要因により書込みアドレス１、又は書込みアドレス２が不要に状態遷移されたとしても、特に問題は生じない。これは、書込みアドレス１の場合、クロック信号がＨ状態にある間、書込みワード信号と書込みデータ選択制御信号とは常時同一として得られるからである。また、書込みアドレス２の場合には、データ選択制御信号は常時Ｌ状態におかれるからである。
【００１２】
しかしながら、同一アドレスに対する２ポート同時書込みの際に、書込みアドレス１が何等かの要因により不要に状態遷移される場合には、書込みワード信号が存在している間に、書込みデータ選択制御信号が不要に状態遷移されることに伴い、メモリセルでのデータラッチ状態も不要に状態遷移されることになり、この結果として、電力が無駄に消費されていたものである。因みに、その２ポート同時書込みの際に、書込みアドレス２が不要に状態遷移されたとしても、その状態遷移は論理和処理により吸収される結果、書込みワード信号に影響を与えることはない。
【００１３】
ここで、書込みデータが他の書込みデータに優先して書込みされる場合での優先側の書込みアドレス、即ち、優先書込みアドレス（本例での場合、書込みアドレス１がこれに該当）が不要に状態遷移される結果として、例えばメモリセルｃ００  上のノードＮ１でのデータ状態（ｃ００  ／Ｎ１）が如何に状態遷移されるかについての回路動作例を図７に示す。図中、ｗｗ０  、ｓｅｌ０、ｄａ０  、ｄｂ０  は、それぞれ書込みワード線ｗｗ０  上の書込みワード信号、書込みデータ選択制御信号線ｓｅｌ０上の書込みデータ選択制御信号、書込みデータ線ｄａ０  上の書込みデータ状態、書込みデータ線ｄｂ０  上の書込みデータ状態として示す。このような表示の仕方は、後述の図７でも同様である。
図示のように、書込みワード線ｗｗ０  上の書込みワード信号が存在している間に、デコード結果ｄ１０  、したがって、書込みデータ選択制御信号線ｓｅｌ０上の書込みデータ選択制御信号が不要に状態遷移される結果として、ノードＮ１でのデータ状態（ｃ００  ／Ｎ１）も不要に状態遷移されていることが判る。
【００１４】
本発明の目的は、同一アドレスに対する２ポート同時書込みに際し、優先書込みアドレスが不要に状態遷移される場合であっても、メモリセル各々へのデータ入力の不要な状態遷移が抑制されることによって、無駄な消費電力が抑制され得るマルチポートレジスタを提供することにある。
【００１５】
【課題を解決するための手段】
本発明のマルチポートレジスタは、書込みワード線対応の、少なくとも２種類の書込みアドレスそれぞれのデコード結果を論理和手段で論理和した上、その論理和結果を書込みワード線対応に、クロックイネーブラーにより基準クロック信号に同期させて当該書込みワード線上に書込みワード信号として出力する一方、書込みワード線対応に、そのクロックイネーブラーから書込みワード信号が出力される度に、書込みデータ選択制御信号発生手段により当該書込みワード線対応のデコード結果のうち、何れか一方のデコード結果の書込みワード信号出力開始時点での状態を書込みデータ選択制御信号として保持出力するようにしたものである。
【００１６】
以上のように、クロックイネーブラーから書込みワード信号が出力される際には、その書込みワード信号のパルス幅はクロック信号の１／２周期分として出力され、しかもその出力開始時点でのみ、メモリセル各々への書込みデータ選択制御信号の状態は更新可能とされていることから、たとえ、同一アドレスに対する２ポート同時書込みに際し、優先書込みアドレスが不要な状態遷移されたとしても、それによる書込みデータ選択制御信号の状態遷移は抑制可能となっている。
【００１７】
【発明の実施の形態】
以下、本発明の一実施の形態を図１から図４により説明する。
先ず本発明のマルチポートレジスタの一例での構成を図１に示す。図示のように、複数のメモリセル（その内部構成については、図６に示すものに同一）ｃ００  〜ｃ０Ｍ  ，…  …  …，ｃＮ０  〜ｃＮＭ  が行列状に配置されているが、これらメモリセル各々に対しては、そのメモリセルへの書込みデータ選択用にセレクタｓ００〜ｓ０Ｍ，…  …  …，ｓＮ０〜ｓＮＭが設けられている。このようにしてなるマルチポートレジスタ本体に対しては、その機能実現上、周辺回路として、書込みアドレスデコーダ１，２や読出しアドレスデコーダ３、書込み回路５，６、読出し回路４等が配置されている。
【００１８】
即ち、書込み回路６，５それぞれからの書込みデータ線ｄａ０  〜ｄａＭ  、ｄｂ０  〜ｄｂＭ  は図示の如くにマルチポートレジスタ本体内に配置された上、既述のセレクタｓ００〜ｓ０Ｍ，…  …  …，ｓＮ０〜ｓＮＭに図示の如くに接続されており、また、マルチポートレジスタ本体内に図示の如くに配置されている読出しデータ線ｘ０〜ｘＭは読出し回路４に収容される。
【００１９】
これにより、２種類の書込みデータ（データ入力１，２）のうち、何れか一方の書込みデータをメモリセルに書込むには、マルチポートレジスタ本体内に図示の如くに配置されている書込みワード線ｗｗ０  〜ｗｗＮ  の何れか１つのみを活性化状態においた状態で、同じく、マルチポートレジスタ本体内に図示の如くに配置されている書込みデータ選択制御信号線ｓｅｌ０〜ｓｅｌＮのうち、その活性化書込みワード線と対とされているものを所望の状態におくようにすればよい。例えばデータ入力１をメモリセルｃ００  〜ｃ０Ｍ  に書込むには、書込みワード線ｗｗ０  のみを活性化状態においた状態で、書込みデータ選択制御信号線ｓｅｌ０をＨ  状態におくようにすれば、書込みデータ線ｄａ０  〜ｄａＭ  上のデータ入力１はセレクタｓ００〜ｓ０Ｍを介しメモリセルｃ００  〜ｃ０Ｍ  に書込みされ、また、データ入力２をメモリセルｃ００  〜ｃ０Ｍ  に書込むには、書込みワード線ｗｗ０  のみを活性化状態においた状態で、書込みデータ選択制御信号線ｓｅｌ０をＬ  状態におくようにすれば、書込みデータ線ｄｂ０  〜ｄｂＭ  上のデータ入力２はセレクタｓ００〜ｓ０Ｍを介しメモリセルｃ００  〜ｃ０Ｍ  に書込みされ得る。
【００２０】
一方、例えばメモリセルｃ００  〜ｃ０Ｍ  各々からデータを読み出すには、読出しアドレスデコーダ３からの読出しワード線ｒｗ０  〜ｒｗＮ  のうち、読出しワード線ｒｗ０  のみを活性化状態におくようにすればよい。これによりメモリセルｃ００  〜ｃ０Ｍ  各々からはデータが読み出された上、読出しデータ線ｘ０〜ｘＭを介し読出し回路４からデータ出力として得られる。
【００２１】
結局、図５に示すものに比し、実質的に異なる部分は、書込みアドレスデコーダ１，２各々とマルチポートレジスタ本体との間に介在される回路部分だけである。図５に示すものにおいては、書込みワード線対応に、ОＲゲート７やＡＮＤゲート８が介在されていたが、本発明のマルチポートレジスタでは、それらに代わって、ОＲゲート（論理和手段に相当）７やクロックイネーブラー９、Ｄ型フリップフロップ（書込みデータ選択制御信号発生手段に相当）１０が介在されている。換言すれば、ＡＮＤゲート８に代わるクロックイネーブラー９により、書込みワード信号が異なる態様で発生されているものであり、また、デコード結果ｄ１０  自体を書込みデータ選択制御信号として用いることなく、そのデコード結果ｄ１０  をクロックイネーブラー９とＤ型フリップフロップ１０とにより所定に処理することで、書込みデータ選択制御信号が異なる態様を以って発生されている。因みに、本例では、最も最適であるとして、Ｄ型フリップフロップが書込みデータ選択制御信号発生手段として用いられているが、書込みデータ選択制御信号発生手段としては、他の各種フリップフロップを使用することも可能である。
【００２２】
ここで、図２にそのクロックイネーブラーの一例での構成を示す。図示のように、逆並列接続されたインバータ（これらはＣＭＯＳインバータを構成）２４，２６は、いわゆる、ラッチを構成しているが、そのラッチに書込みデータ入力（ＥＮ）を書込むには、クロック入力（ＣＫ）はＬ状態におかれる。クロック入力（ＣＫ）がＬ状態におかれている間、トランスミッションゲート２１，２５はインバータ２２，２３を介しそれぞれオン状態、オフ状態におかれることで、インバータ２４入力側でのデータ状態（Ｑ出力状態に相当）は、クロック入力（ＣＫ）がＬ状態におかれている間、書込みデータ入力（ＥＮ）状態と常時一致する状態におかれる。
【００２３】
しかしながら、その後、クロック入力（ＣＫ）がＨ状態に遷移しＨ状態におかれれば、その間、トランスミッションゲート２１，２５はインバータ２２，２３を介しそれぞれオフ状態、オン状態におかれることで、立上りラッチによりクロック入力（ＣＫ）がＨ状態に遷移する直前での書込みデータ入力（ＥＮ）状態がラッチに安定して書込み・保存されることになる。結局、その書込み・保存されている書込みデータ入力（ＥＮ）状態は、インバータ２４を介しインバータ２７出力ａ  として得られているが、これがクロック入力（ＣＫ）とＡＮＤゲート２８で論理積され、その論理積結果がクロックイネーブラー９の出力（Ｘ）として得られている。図３には、そのクロックイネーブラー９の回路動作例が示されているが、その回路動作は叙上の説明よりして明らかである。
【００２４】
図４にはまた、優先書込みアドレスが不要に状態遷移される場合での回路動作例が示されているが、これからも判るように、論理和結果ｏｒまでは、図７に示すものと同様となっている。しかしながら、その論理和結果ｏｒが（基準）クロック信号によりクロックイネーブラー９で処理されれば、クロックイネーブラー９からは書込みワード信号ｗｗ０  が出力されるが、明らかに、図７に示すものとは異なる態様で発生されていることが判る。
【００２５】
その書込みワード信号ｗｗ０  は、図７に示すものとは異なり、途中に不要な状態遷移（破線表示）を伴うことなく、そのパルス幅がクロック信号の１／２周期分として得られているからである。この相違に加え、その書込みワード信号ｗｗ０  の立上りエッジのタイミングで、デコード結果ｄ１０  がＤ型フリップフロップ１０にサンプリングセットされることで、書込みデータ制御信号ｓｅｌ０が得られているが、この書込みデータ制御信号ｓｅｌ０は、図７に示すものとは異なり、途中に不要な状態遷移（破線表示）を伴うことなく、発生されていることが判る。結局、ノードＮ１でのデータ状態（ｃ００  ／Ｎ１）では、図７に示すものでは見受けられていた不要な状態遷移（破線表示）が抑制されていることが判る。
【００２６】
因みに、以上の説明は、２ポートレジスタについてのものであるが、書込みデータ選択制御論理はより複雑化するも、３ポート以上のマルチポートレジスタにも適用可能であることは明らかである。
【００２７】
以上、本発明者によってなされた発明を実施の形態に基き具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲内で種々変更可能であることはいうまでもない。
【００２８】
【発明の効果】
マルチポート同時書込みに際し、優先書込みアドレスが不要に状態遷移される場合であっても、メモリセル各々へのデータ入力の不要な状態遷移が抑制されることによって、無駄な消費電力が抑制され得るマルチポートレジスタが提供される。
【図面の簡単な説明】
【図１】本発明のマルチポートレジスタの一例での構成を示す図である。
【図２】その１構成要素としてのクロックイネーブラーの一例での構成を示す図である。
【図３】そのクロックイネーブラーの回路動作例を示す図である。
【図４】優先書込みアドレスが不要に遷移する場合での回路動作例を示す図である。
【図５】従来技術に係るマルチポートレジスタの構成を示す図である。
【図６】そのマルチポートレジスタでのメモリセルの一例での内部構成を示す図である。
【図７】優先書込みアドレスが不要に遷移する場合での回路動作例を示す図である。
【符号の説明】
１，２…書込みアドレスデコーダ、７…ОＲゲート（論理和手段）、９…クロックイネーブラー、１０…Ｄ型フリップフロップ（書込みデータ選択制御信号発生手段）、ｃ００  〜ｃ０Ｍ  ，…  …  …，ｃＮ０  〜ｃＮＭ  …メモリセル、ｓ００〜ｓ０Ｍ，……  …，ｓＮ０〜ｓＮＭ…セレクタ（データ選択手段）、ｄａ０  〜ｄａＭ  ，ｄｂ０  〜ｄｂＭ  …書込みデータ線、ｗｗ０  〜ｗｗＮ  …書込みワード線、ｓｅｌ０〜ｓｅｌＮ…書込みデータ選択制御信号線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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