(57)【要約】      （修正有）【課題】  各ＴＦＴをＬＤＤ構造とすることによってＣＭＯＳ回路における動作を高速化し、電気的特性を個別的に最適化し、表示品質の向上などを図ること。【解決手段】  アクティブマトリクス基板１では、ドレイン端における電界強度の緩和のために、ソース領域およびドレイン領域には、ゲート電極の端部に対峙する部分が低濃度ソース領域、および低濃度ドレイン領域になっている。第２形態では、各ＴＦＴがＬＤＤ構造を有すると共に、第１導電型の画素用ＴＦＴの低濃度ソース・ドレイン領域の不純物濃度は、第１導電型の駆動回路用ＴＦＴにおける低濃度ソース・ドレイン領域の不純物濃度に比較して低い。ＬＤＤ構造による効果に加えて、画素用ＴＦＴのオフ電流の一層の低減と、駆動回路用ＴＦＴのオン電流の一層の増大とを併せて達成でき、表示むらなどが発生せず、かつ、駆動回路部の動作速度がさらに高い液晶表示装置を実現できる。【選択図】図１
2004341540.tif 000002
【特許請求の範囲】
【請求項１】
アクティブマトリクス基板上に、駆動回路部を構成する第１導電型および第２導電型の駆動回路用薄膜トランジスタと、画素領域に形成された第１導電型の画素用薄膜トランジスタとを有する液晶表示装置において、
前記駆動回路用薄膜トランジスタおよび前記画素用薄膜トランジスタは、ソース・ドレイン領域のうち、ゲート電極の端部に対してゲート絶縁膜を介して対峙する部分に低濃度ソース・ドレイン領域を備えるＬＤＤ構造を有し、
前記第１導電型の画素用薄膜トランジスタにおける前記低濃度ソース・ドレイン領域の不純物濃度は、前記第１導電型の駆動回路用薄膜トランジスタにおける前記低濃度ソース・ドレイン領域の不純物濃度に比較して低いことを特徴とする液晶表示装置。
【請求項２】
請求項１において、前記第１導電型はＮ型であり、前記第２導電型はＰ型であることを特徴とする液晶表示装置。
【請求項３】
請求項１において、前記第１導電型はＰ型であり、前記第２導電型はＮ型であることを特徴とする液晶表示装置。
【請求項４】
請求項２乃至３において、前記Ｐ型の駆動回路用薄膜トランジスタにおける前記低濃度ソース・ドレイン領域の不純物濃度は、前記Ｎ型の駆動回路用薄膜トランジスタにおける前記低濃度ソース・ドレイン領域の不純物濃度に比較して高いことを特徴とする液晶表示装置。
【請求項５】
請求項４において、前記Ｐ型の駆動回路用薄膜トランジスタにおける前記低濃度ソース・ドレイン領域の不純物濃度は、前記Ｎ型の駆動回路用薄膜トランジスタにおける前記低濃度ソース・ドレイン領域の不純物濃度に対して約６倍から約８倍までの範囲にあることを特徴とする液晶表示装置。
【請求項６】
請求項１において、前記画素用薄膜トランジスタの低濃度ソース・ドレイン領域は、前記第１導電型の駆動回路用薄膜トランジスタの低濃度ソース・ドレイン領域と同等量の第１導電型の不純物と、該不純物のドーズ量よりも少なくて前記第２導電型の駆動回路用薄膜トランジスタの低濃度ソース・ドレイン領域と同等量の第２の導電型の不純物とが導入されていることにより、前記第１導電型の駆動回路用薄膜トランジスタの低濃度ソース・ドレイン領域よりも実質的に低濃度の第１導電型領域になっていることを特徴とする液晶表示装置。
【請求項７】
請求項６において、前記第１導電型はＮ型であり、前記第２導電型はＰ型であることを特徴とする液晶表示装置。
【請求項８】
請求項６において、前記第１導電型はＰ型であり、前記第２導電型はＮ型であることを特徴とする液晶表示装置。
【請求項９】
請求項６ないし８のいずれかにおいて、前記第１導電型の駆動回路用薄膜トランジスタおよび前記第１導電型の画素用薄膜トランジスタの前記低濃度ソース・ドレイン領域における第１導電型の不純物濃度をＮI ｃｍ-3とし、前記第２導電型の駆動回路用薄膜トランジスタの前記低濃度ソース・ドレイン領域における第２導電型の不純物濃度をＮIIｃｍ-3としたときに、ＮI 、ＮIIは、下記の各式
０＜ＮII＜ＮI ＜１０×１０18 
を満たすことを特徴とする液晶表示装置。
【請求項１０】
請求項９において、
（ＮI −ＮII）≦３×１０18
を満たすことを特徴とする液晶表示装置。
【請求項１１】
請求項６ないし８のいずれかにおいて、前記第１導電型の駆動回路用薄膜トランジスタおよび前記第１導電型の画素用薄膜トランジスタの前記低濃度ソース・ドレイン領域における第１導電型の不純物濃度をＮI ｃｍ-3とし、前記第２導電型の駆動回路用薄膜トランジスタの前記低濃度ソース・ドレイン領域における第２導電型の不純物濃度をＮIIｃｍ-3としたときに、ＮI 、ＮIIは、下記の各式
０＜ＮII ≦（４×１０18）
ＮII＜ＮI ≦（ＮII＋３×１０18）
を満たすことを特徴とする液晶表示装置。
【請求項１２】
請求項６ないし８のいずれかにおいて、前記第１導電型の駆動回路用薄膜トランジスタおよび前記第１導電型の画素用薄膜トランジスタの前記低濃度ソース・ドレイン領域における第１導電型の不純物濃度をＮI ｃｍ-3とし、前記第２導電型の駆動回路用薄膜トランジスタの前記低濃度ソース・ドレイン領域における第２導電型の不純物濃度をＮIIｃｍ-3としたときに、ＮI 、ＮIIは、下記の各式
０＜ＮII＜ＮI ≦（ＮII＋３×１０18）
ＮI ≦（４×１０18）
を満たすことを特徴とする液晶表示装置。
【請求項１３】
請求項６ないし８のいずれかにおいて、前記第１導電型の駆動回路用薄膜トランジスタおよび前記第１導電型の画素用薄膜トランジスタの前記低濃度ソース・ドレイン領域における第１導電型の不純物濃度をＮI ｃｍ-3とし、前記第２導電型の駆動回路用薄膜トランジスタの前記低濃度ソース・ドレイン領域における第２導電型の不純物濃度をＮIIｃｍ-3としたときに、ＮI 、ＮIIは、下記の各式
０＜ＮII＜ＮI ≦（４×１０18）
（ＮI −３×１０18）≦ＮII≦（３×１０18）
を満たすことを特徴とする液晶表示装置。
【請求項１４】
請求項６ないし８のいずれかにおいて、前記第１導電型の駆動回路用薄膜トランジスタおよび前記第１導電型の画素用薄膜トランジスタの前記低濃度ソース・ドレイン領域における第１導電型の不純物濃度をＮI ｃｍ-3とし、前記第２導電型の駆動回路用薄膜トランジスタの前記低濃度ソース・ドレイン領域における第２導電型の不純物濃度をＮIIｃｍ-3とし、更に前記第１導電型の駆動回路用薄膜トランジスタのチャネル長ＬDr1をｘ（μｍ）とした時に（但し、０＜ｘ ≦３）、ｘとＮI 、ＮIIは下記の各式
０＜ＮII＜ＮI ≦（ｘ×１０18）
を満たすことを特徴とする液晶表示装置。
【請求項１５】
請求項７ないし１４のいずれかに規定する液晶表示装置の製造方法において、前記第２導電型の駆動回路用薄膜トランジスタの低濃度ソース・ドレイン領域を形成するための低濃度第２導電型不純物導入工程では、該ソース・ドレイン領域の形成予定領域に加えて前記画素用薄膜トランジスタの低濃度ソース・ドレイン領域の形成予定領域にも低濃度の第２導電型不純物を導入し、しかる後に、前記第１導電型の駆動回路用薄膜トランジスタの低濃度ソース・ドレイン領域を形成するための低濃度第１導電型不純物導入工程では、該ソース・ドレイン領域の形成予定領域に加えて前記画素用薄膜トランジスタの低濃度ソース・ドレイン領域の形成予定領域にも前記低濃度第２導電型不純物導入工程における第２導電型不純物のドーズ量よりも大きなドーズ量で第１導電型の不純物を導入し、前記低濃度第２導電型不純物導入工程において第２導電型として形成された前記画素用薄膜トランジスタの低濃度ソース・ドレイン領域の形成予定領域を第１導電型に反転させることによって、前記画素用薄膜トランジスタの低濃度ソース・ドレイン領域を形成することを特徴とする液晶表示装置の製造方法。
【請求項１６】
請求項７ないし１４のいずれかに規定する液晶表示装置の製造方法において、前記第１導電型の駆動回路用薄膜トランジスタの低濃度ソース・ドレイン領域を形成するための低濃度第１導電型不純物導入工程では、該ソース・ドレイン領域の形成予定領域に加えて前記画素用薄膜トランジスタの低濃度ソース・ドレイン領域の形成予定領域にも低濃度の第１導電型不純物を導入し、しかる後に、前記第２導電型の駆動回路用薄膜トランジスタの低濃度ソース・ドレイン領域を形成するための低濃度第２導電型不純物導入工程では、該ソース・ドレイン領域の形成予定領域に加えて前記画素用薄膜トランジスタの低濃度ソース・ドレイン領域の形成予定領域にも前記低濃度第１導電型不純物導入工程における第１導電型不純物のドーズ量よりも小さなドーズ量の第２導電型不純物を導入し、前記低濃度第１導電型不純物導入工程において形成された前記画素用薄膜トランジスタの低濃度ソース・ドレイン領域の形成予定領域における不純物濃度を実質的に低濃度化することによって、前記画素用薄膜トランジスタの低濃度ソース・ドレイン領域を形成することを特徴とする液晶表示装置の製造方法。
【請求項１７】
請求項１乃至１４のいずれかにに記載の液晶表示装置を備えた事を特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は薄膜トランジスタ（本願ではこれをＴＦＴと略称する）から構成されたＣＭＯＳ回路を備えた薄膜半導体装置、およびそれを備える液晶表示装置と電子機器に関するものである。更に詳しくは、各薄膜トランジスタの電気的特性をそれぞれ個別的に最適化するための技術に関するものである。
【背景技術】
【０００２】
従来液晶表示装置のアクティブマトリクス基板等に利用される薄膜半導体装置はドナー元素やアクセプター元素を高濃度に含むソース・ドレイン領域がゲート電極に対してセルフアライン的に形成されて居る構造を取るのが一般的で有る。
（本願では以下この構造をＳ／Ａと略称する。）例えばシフトレジスタ等の駆動回路をアクティブマトリクス基板上にＴＦＴにて内蔵する場合（これらのＴＦＴを本願ではＤｒ  ＴＦＴと略称する。）、これらのＤｒ  ＴＦＴをＮ型ＴＦＴとＰ型ＴＦＴにて相補的に構成するので有るが（本願ではこれをＣＭＯＳ  ＴＦＴと略称する）、通常このＣＭＯＳ  ＴＦＴはＳ／Ａ構造とされて居る。またアクティブマトリクス基板の画素領域にも各画素電極のスゥッチング素子としてＴＦＴが形成され（本願ではこれをＰｉ  ＴＦＴと略称する）、このＰｉ  ＴＦＴも多くの場Ｓ／Ａ構造とされている。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
この様に従来の技術ではいずれのＴＦＴもＳ／Ａ構造を取っている。一方、通常ＴＦＴのチャンネル領域の不純物濃度（Ｎ型ＴＦＴで有ればアクセプターイオン濃度、Ｐ型ＴＦＴで有ればドナーイオン濃度）は窮めて低い為、ＬＳＩで見られたスケーリング則が働かず、斯くして従来のＳ／Ａ  ＴＦＴではチャネル長を５μｍ程度以上と長く取らざるを得なかった。この結果ＴＦＴのオン電流を増大し得ず、例えば駆動回路ではその動作の高速化を図れないとの問題点が生じて居た。加えてＴＦＴのチャネル長を短くしえぬが故ゲート容量も減少し得ず、この点からも駆動回路動作の高速化を妨げているとの問題点もある。更に従来のＳ／Ａ  ＴＦＴより構成される回路では回路動作が時間と供に劣化し、著しきは僅か数分でその回路動作が停止して仕舞うとの問題（これを本願では回路の信頼性と略称する）が生じて居た。この回路の信頼性は回路規模が大きく成れば成る程、或いは回路構成が複雑に成れば成る程、更には動作速度が速く成れば成る程深刻と化し、それが故従来は高速動作をする高機能回路をＴＦＴにて内蔵し得ないとの課題が有った。
【０００４】
一方、画素領域においても、Ｓ／Ａ  ＴＦＴのオフ電流が大きいため、フリッカや表示むらが発生しやすいとの問題点がある。
【０００５】
そこで本発明は上述の如き諸課題の解決を目差し、その目的とする所はＴＦＴのオン電流を増大し、且つゲート容量を低減させ、もって高速動作可能な回路を構成し得る薄膜半導体装置を提供する事に有る。又本発明の別な目的は信頼性が高い高機能回路を構成し得る薄膜半導体装置を提供する事に有る。更に本発明の別な目的は高性能高機能回路をＴＦＴにて内蔵し、同時に表示品質の優れた液晶表示装置とその製造方法を提供する事に有る。
【課題を解決するための手段】
【０００６】
上記課題を解決する為に、本願ではＮ型およびＰ型のＴＦＴによりＣＭＯＳ構成が取られた薄膜半導体装置（ＣＭＯＳ  ＴＦＴ）に於いて、Ｎ型及びＰ型のＴＦＴはソース・ドレイン領域の内、ゲート電極の端部に対してゲート絶縁膜を介して対峙する部分に低濃度ソース・ドレイン領域を備える構造を取り（以下本願ではこの構造をＬＤＤと略称し、低濃度ソース・ドレイン領域の事をＬＤＤ領域と呼ぶ。又ＬＤＤ構造を取るＴＦＴをＬＤＤ  ＴＦＴと称する。）、このＬＤＤ領域のサイズや不純物濃度、更には各ＴＦＴのチャンネル長やチャンネル幅、ＴＦＴのソース・ドレイン領域やチャンネル領域を構成するシリコン等の半導体膜の膜厚とＬＤＤ領域の不純物濃度との関係などを最適化する事を特徴とする。又ＣＭＯＳ  ＴＦＴから成る駆動回路を基板上に内蔵し、画素領域のスゥッチング素子としてＴＦＴが利用されて居る、所謂アクティブマトリクス基板を用いた液晶表示装置ではＰｉ  ＴＦＴもＤｒ  ＴＦＴもいずれもＬＤＤ  ＴＦＴとし、これらのＴＦＴ間に於いても前述の関係を最適化する事を特徴とする。更には電子機器に斯様なＣＭＯＳ  ＴＦＴや液晶表示装置を用いた事を特徴とする。
【０００７】
本願発明のＬＤＤ  ＴＦＴにてＣＭＯＳ回路を組んだ場合、上述の最適化が成されて居るが故、ＬＤＤ領域のシート抵抗（ＴＦＴ全体で見た時にはＬＤＤ領域に起因する寄生抵抗）を最小とし、同時にソース・ドレイン間の降伏電圧（本願ではこれをＳ／Ｄ耐圧と略称する。）とソース・ゲート間の降伏電圧（本願ではこれをＳ／Ｇ耐圧と略称する。）の両者を高められるので有る。こうした結果チャンネル長を短くしたり、或いはゲート絶縁膜を薄くすると云ったスケーリング則のＴＦＴへの適応が可能と成り、オン電流の増大（低寄生抵抗、短チャンネル、薄ゲート絶縁膜）やゲート容量の低減（短チャンネル）が容易に実現し、高速動作する回路が得られるので有る。更にＬＤＤ構造はドレイン端での電界強度を緩和する為、トランジスタのオン状態ではインパクト・イオン化に依るトランジスタの劣化を最小限に止め、斯くして回路の信頼性を向上せしめる訳で有る。又オフ状態ではオフリーク電流を最小とする為、回路誤動作の発生を抑制すると供に回路全体の消費電流をも低減するので有る。加えて本願発明のＣＭＯＳ  ＴＦＴでは前述の最適化が成された結果、Ｎ型ＴＦＴ及びＰ型ＴＦＴの素子サイズ（チャンネル領域の面積やチャンネル幅が等しい時のチャンネル長）をほぼ等しくした状態で且つ両者のオン電流値を同等とする事が可能で有る。即ち本願発明では電子と正孔との移動度の相違をＬＤＤ領域のシート抵抗の相違で相殺してオン電流を同等とするので有る。従ってＮ型ＴＦＴとＰ型ＴＦＴのゲート容量をほぼ同一とした儘両者のオン電流を揃えられ、これが故本願発明に依るＣＭＯＳ回路はＰＮのバランス（ゲート容量のバランスとオン抵抗のバランス）が取れ、窮めて安定に且つその能力を最大限発揮して動作するので有る。
【０００８】
さて液晶表示装置のＤｒ  ＴＦＴとＰｉ  ＴＦＴとではその作用目的が異なって居る。Ｄｒ  ＴＦＴは上述の如く高機能回路が誤動作する事無く安定的に高速に働き、更に消費電流が低い事が望まれる。一方Ｐｉ  ＴＦＴはＤｒ  ＴＦＴに比較してオン電流は差程大きな値が求められない反面、オフリーク電流はより確実に低減する事が強く求められる。従って本願発明は斯くたる事情を鑑みＤｒ  ＴＦＴとＰｉ  ＴＦＴとで其々独立に前述の諸パラメーターの最適化を施す事を特徴とする。こうする事で高機能高性能回路を内蔵し、美しい画質を表示する液晶表示装置が得られるので有る。
【０００９】
こうしたＬＤＤ構造の最適化は通常製造工程を冗長煩雑として仕舞う。そこで本願は第１導電型ＴＦＴにＬＤＤ領域濃度が異なる二種類のＬＤＤ  ＴＦＴが有る場合、一方のＬＤＤ  ＴＦＴのＬＤＤ領域には第２導電型不純物を導入して実質的な第１導電型不純物濃度を低下せしめる事を特徴とする。こうする事に依り例えば液晶表示装置に於いては第１導電型および第２導電型の駆動回路用ＴＦＴの製造工程を援用しながら、第１導電型の駆動回路用ＴＦＴとは異なる電気的特性をもつ第１導電型画素用ＴＦＴを形成する事が可能と成る。即ち製造工程を増やすことなく、ＴＦＴの電気的特性を画素領域および駆動回路部毎に最適化出来るので有る。それ故画素部では表示むらやちらつきなどが発生せず、且つ信頼性の高い高速動作駆動回路を内蔵した液晶表示装置を簡便に製造出来る訳で有る。
【００１０】
本願発明は具体的には以下に記すが如き特徴を有する。
（本発明の第１参考形態）
本発明はＮ型およびＰ型の薄膜トランジスタによりＣＭＯＳ回路が構成された薄膜半導体装置において、前記Ｎ型およびＰ型の薄膜トランジスタは、ソース・ドレイン領域のうち、ゲート電極の端部に対して前記ゲート絶縁膜を介して対峙する部分に低濃度ソース・ドレイン領域を備えるとともに、前記Ｐ型の薄膜トランジスタにおける前記低濃度・ドレイン領域の不純物濃度は、前記Ｎ型の薄膜トランジスタにおける前記低濃度ソース・ドレイン領域の不純物濃度に比較して高いことを特徴とする。前記Ｐ型の薄膜トランジスタにおける前記低濃度ソース・ドレイン領域の不純物濃度は、前記Ｎ型の薄膜トランジスタにおける前記低濃度ソース・ドレイン領域の不純物濃度に対して約６倍から約８倍までの範囲にあることを特徴とする。更には前記Ｐ型の薄膜トランジスタにおける前記低濃度ソース・ドレイン領域の不純物濃度は、約１．５×１０18ｃｍ-3から約３．０×１０18ｃｍ-3までの範囲にあり、前記Ｎ型の薄膜トランジスタにおける前記低濃度ソース・ドレイン領域の不純物濃度は、約０．２×１０18ｃｍ-3から約０．５×１０18ｃｍ-3までの範囲にあることを特徴とする。
【００１１】
前記Ｎ型およびＰ型の薄膜トランジスタは低温プロセスにて製造され、前記Ｎ型およびＰ型の薄膜トランジスタの低濃度ソース・ドレイン領域を構成する半導体膜の膜厚をｔとし、更に前記Ｐ型の薄膜トランジスタにおける前記低濃度ソース・ドレイン領域の不純物濃度をＣDrPLDDとしたときに、ｔとＣDrPLDDは次式      １．２×１０12ｃｍ-2≦ＣDrPLDD・ｔ≦１．８×１０13ｃｍ-2を満たす範囲にあることを特徴とする。この時ｔは次式
１×１０-6ｃｍ≦ｔ≦４．５×１０-6ｃｍ
を満たす範囲にあることを特徴とする。
【００１２】
前記Ｎ型およびＰ型の薄膜トランジスタは低温プロセスにて製造され、前記Ｎ型およびＰ型の薄膜トランジスタの低濃度ソース・ドレイン領域を構成する半導体膜の膜厚をｔとし、更に前記Ｎ型の薄膜トランジスタにおける前記低濃度ソース・ドレイン領域の不純物濃度をＣDrNLDDとしたときに、ｔとＣDrNLDDは次式      ２．４×１０11ｃｍ-2≦ＣDrNLDD・ｔ≦６．０×１０12ｃｍ-2を満たす範囲にあることを特徴とする。この時ｔは次式
１×１０-6ｃｍ≦ｔ≦４．５×１０-6ｃｍ
を満たす範囲にあることを特徴とする。
【００１３】
前記Ｎ型およびＰ型の薄膜トランジスタは低温プロセスにて製造され、前記Ｎ型の薄膜トランジスタにおける前記低濃度ソース・ドレイン領域の不純物濃度、および前記Ｐ型の薄膜トランジスタにおける前記低濃度ソース・ドレイン領域の不純物濃度をそれぞれＣDrNLDDとＣDrPLDDにて表現した時に、ＣDrNLDDとＣDrPLDDは次式
３  ≦  ＣDrPLDD／ＣDrNLDD  ≦  ５
を満たす範囲にあることを特徴とする。この時前記Ｎ型およびＰ型の薄膜トランジスタの低濃度ソース・ドレイン領域を構成する半導体膜の膜厚をｔとしたときに、ｔは次式
１×１０-6ｃｍ≦ｔ≦４．５×１０-6ｃｍ
を満たす範囲にあることを特徴とする。
【００１４】
前記Ｎ型およびＰ型の薄膜トランジスタは低温プロセスにて製造され、前記Ｎ型およびＰ型の薄膜トランジスタの低濃度ソース・ドレイン領域を構成する半導体膜の膜厚をｔとし、更に前記Ｎ型の薄膜トランジスタにおける前記低濃度ソース・ドレイン領域の不純物濃度、および前記Ｐ型の薄膜トランジスタにおける前記低濃度ソース・ドレイン領域の不純物濃度をそれぞれＣDrNLDDとＣDrPLDDにて表現した時に、ｔ及びＣDrNLDDとＣDrPLDDは次式
１．２×１０12ｃｍ-2≦ＣDrPLDD・ｔ≦１．８×１０13ｃｍ-2      ２．４×１０11ｃｍ-2≦ＣDrNLDD・ｔ≦６．０×１０12ｃｍ-2      ３  ≦  ＣDrPLDD／ＣDrNLDD  ≦  ５
を満たす範囲にあることを特徴とする。この時ｔは次式
１×１０-6ｃｍ≦ｔ≦４．５×１０-6ｃｍ
を満たす範囲にあることを特徴とする。
【００１５】
本発明は薄膜半導体装置が形成された基板を構成要素の一部とする電子機器に於いて、該薄膜半導体装置は上述の特徴を備えている事を特徴とする。
【００１６】
（本発明の第２形態）
本発明による液晶表示装置はアクティブマトリクス基板上に、駆動回路部でＣＭＯＳ回路を構成する第１導電型および第２導電型の駆動回路用薄膜トランジスタと、画素領域に形成された第１導電型の画素用薄膜トランジスタとを有する液晶表示装置において、前記駆動回路用薄膜トランジスタおよび前記画素用薄膜トランジスタは、ソース・ドレイン領域のうち、ゲート電極の端部に対してゲート絶縁膜を介して対峙する部分に低濃度ソース・ドレイン領域を備えるＬＤＤ構造を有し、前記第１導電型の画素用薄膜トランジスタにおける前記低濃度ソース・ドレイン領域の不純物濃度は、前記第１導電型の駆動回路用薄膜トランジスタにおける前記低濃度ソース・ドレイン領域の不純物濃度に比較して低いことを特徴とする。この時前記第１導電型はＮ型であり、前記第２導電型はＰ型であることを特徴とする。或いは前記第１導電型はＰ型であり、前記第２導電型はＮ型であることを特徴とする。
【００１７】
前記Ｐ型の駆動回路用薄膜トランジスタにおける前記低濃度ソース・ドレイン領域の不純物濃度は、前記Ｎ型の駆動回路用薄膜トランジスタにおける前記低濃度ソース・ドレイン領域の不純物濃度に比較して高いことを特徴とする。この時前記Ｐ型の駆動回路用薄膜トランジスタにおける前記低濃度ソース・ドレイン領域の不純物濃度は、前記Ｎ型の駆動回路用薄膜トランジスタにおける前記低濃度ソース・ドレイン領域の不純物濃度に対して約６倍から約８倍までの範囲にあることを特徴とする。
【００１８】
前記Ｎ型の駆動回路用薄膜トランジスタのチャネル長およびチャネル幅をそれぞれＬDrN およびＷDrN とし、前記Ｐ型の駆動回路用薄膜トランジスタのチャネル長およびチャネル幅をそれぞれＬDrP 、ＷDrP としたときに、ＬDrN 、ＷDrN 、ＬDrP 、ＷDrP は、以下の式
０．８≦（ＬDrN ・ＷDrN ）／（ＬDrP ・ＷDrP ）≦１．２５を満たすことを特徴とする。
【００１９】
（本発明の第３参考形態）
本発明による液晶表示装置の製造方法はアクティブマトリクス基板上に、駆動回路部でＣＭＯＳ回路を構成する第１導電型および第２導電型の駆動回路用薄膜トランジスタと、画素領域に形成された第１導電型の画素用薄膜トランジスタとを有する液晶表示装置において、前記駆動回路用薄膜トランジスタおよび前記画素用薄膜トランジスタは、ソース・ドレイン領域のうち、ゲート電極の端部に対してゲート絶縁膜を介して対峙する部分に低濃度ソース・ドレイン領域を備えるＬＤＤ構造を有し、前記画素用薄膜トランジスタの低濃度ソース・ドレイン領域は、前記第１導電型の駆動回路用薄膜トランジスタの低濃度ソース・ドレイン領域と同等量の第１導電型の不純物と、該不純物のドーズ量よりも少なくて前記第２導電型の駆動回路用薄膜トランジスタの低濃度ソース・ドレイン領域と同等量の第２の導電型の不純物とが導入されていることにより、前記第１導電型の駆動回路用薄膜トランジスタの低濃度ソース・ドレイン領域よりも実質的に低濃度の第１導電型領域になっていることを特徴とする。この時前記第１導電型はＮ型であり、前記第２導電型はＰ型であることを特徴とする。或いは前記第１導電型はＰ型であり、前記第２導電型はＮ型であることを特徴とする。
【００２０】
前記第１導電型の駆動回路用薄膜トランジスタおよび前記第１導電型の画素用薄膜トランジスタの前記低濃度ソース・ドレイン領域における第１導電型の不純物濃度をＮI ｃｍ-3とし、前記第２導電型の駆動回路用薄膜トランジスタの前記低濃度ソース・ドレイン領域における第２導電型の不純物濃度をＮIIｃｍ-3としたときに、ＮI 、ＮIIは、下記の各式
０＜ＮII＜ＮI ＜１０×１０18 
を満たすことを特徴とする。更にこの時
（ＮI −ＮII）≦３×１０18
を満たすことを特徴とする。更にＮI 、ＮIIは、下記の各式
０＜ＮII ≦（４×１０18）
ＮII＜ＮI ≦（ＮII＋３×１０18）を満たすことを特徴とする。更にＮI 、ＮIIは、下記の各式
０＜ＮII＜ＮI ≦（ＮII＋３×１０18）        ＮI ≦（４×１０18）
を満たすことを特徴とする。更にＮI 、ＮIIは、下記の各式
０＜ＮII＜ＮI ≦（４×１０18）      （ＮI −３×１０18）≦ＮII≦（３×１０18）を満たすことを特徴とする。更に前記第１導電型の駆動回路用薄膜トランジスタのチャネル長ＬDr1をｘ（μｍ）とした時に、ｘとＮI 、ＮIIは下記の各式
０＜ＮII＜ＮI ≦（ｘ×１０18）を満たすことを特徴とする。
【００２１】
本発明は上述の液晶表示装置の製造方法において、前記第２導電型の駆動回路用薄膜トランジスタの低濃度ソース・ドレイン領域を形成するための低濃度第２導電型不純物導入工程では、該ソース・ドレイン領域の形成予定領域に加えて前記画素用薄膜トランジスタの低濃度ソース・ドレイン領域の形成予定領域にも低濃度の第２導電型不純物を導入し、しかる後に、前記第１導電型の駆動回路用薄膜トランジスタの低濃度ソース・ドレイン領域を形成するための低濃度第１導電型不純物導入工程では、該ソース・ドレイン領域の形成予定領域に加えて前記画素用薄膜トランジスタの低濃度ソース・ドレイン領域の形成予定領域にも前記低濃度第２導電型不純物導入工程における第２導電型不純物のドーズ量よりも大きなドーズ量で第１導電型の不純物を導入し、前記低濃度第２導電型不純物導入工程において第２導電型として形成された前記画素用薄膜トランジスタの低濃度ソース・ドレイン領域の形成予定領域を第１導電型に反転させることによって、前記画素用薄膜トランジスタの低濃度ソース・ドレイン領域を形成することを特徴とする。或いは前記第１導電型の駆動回路用薄膜トランジスタの低濃度ソース・ドレイン領域を形成するための低濃度第１導電型不純物導入工程では、該ソース・ドレイン領域の形成予定領域に加えて前記画素用薄膜トランジスタの低濃度ソース・ドレイン領域の形成予定領域にも低濃度の第１導電型不純物を導入し、しかる後に、前記第２導電型の駆動回路用薄膜トランジスタの低濃度ソース・ドレイン領域を形成するための低濃度第２導電型不純物導入工程では、該ソース・ドレイン領域の形成予定領域に加えて前記画素用薄膜トランジスタの低濃度ソース・ドレイン領域の形成予定領域にも前記低濃度第１導電型不純物導入工程における第１導電型不純物のドーズ量よりも小さなドーズ量の第２導電型不純物を導入し、前記低濃度第１導電型不純物導入工程において形成された前記画素用薄膜トランジスタの低濃度ソース・ドレイン領域の形成予定領域における不純物濃度を実質的に低濃度化することによって、前記画素用薄膜トランジスタの低濃度ソース・ドレイン領域を形成することを特徴とする。
【００２２】
（本発明の第４参考形態）
本発明による液晶表示装置はアクティブマトリクス基板上に、駆動回路部に形成されＣＭＯＳ回路を構成する第１導電型および第２導電型の駆動回路用薄膜トランジスタと、画素領域に形成された第１導電型の画素用薄膜トランジスタとを有する液晶表示装置において、前記第１導電型の画素用薄膜トランジスタ、前記第１導電型の駆動回路用薄膜トランジスタ、および前記第２導電型の駆動回路用薄膜トランジスタは、ソース・ドレイン領域のうち、ゲート電極の端部に対してゲート絶縁膜を介して対峙する部分に低濃度ソース・ドレイン領域を備えるＬＤＤ構造を有し、前記第１導電型の画素用薄膜トランジスタの前記低濃度ソース・ドレイン領域の長さは、前記第１導電型の駆動回路用薄膜トランジスタの前記低濃度ソース・ドレイン領域の長さより長いことを特徴とする。この時前記第１導電型はＮ型であり、前記第２導電型はＰ型であることを特徴とする。或いは前記第１導電型はＰ型であり、前記第２導電型はＮ型であることを特徴とする。
【００２３】
前記Ｐ型の駆動回路用薄膜トランジスタの前記低濃度ソース・ドレイン領域の長さは、前記Ｎ型の駆動回路用薄膜トランジスタの前記低濃度ソース・ドレイン領域の長さより短いことを特徴とする。前記Ｎ型の駆動回路用薄膜トランジスタの前記低濃度ソース・ドレイン領域の長さは、前記Ｐ型の駆動回路用薄膜トランジスタの前記低濃度ソース・ドレイン領域の長さに対して約１．５倍から約３倍までの範囲にあることを特徴とする。
【００２４】
前記Ｎ型の駆動回路用薄膜トランジスタの低濃度ソース・ドレイン領域の長さおよび幅をそれぞれＬDrNLDD、ＷDrNLDDとし、前記Ｐ型の駆動回路用薄膜トランジスタの低濃度ソース・ドレイン領域の長さおよび幅をそれぞれＬDrPLDD、ＷDrPLDDとしたときに、ＬDrNLDD、ＷDrNLDD、ＬDrPLDD、ＷDrPLDDは、以下の式    １．５＜（ＬDrNLDD／ＷDrNLDD）／（ＬDrPLDD／ＷDrPLDD）＜３．０を満たすことを特徴とする。
【００２５】
これらの液晶表示装置に於いて、前記Ｎ型の駆動回路用薄膜トランジスタのチャネル長およびチャネル幅をそれぞれＬDrN およびＷDrN とし、前記Ｐ型の駆動回路用薄膜トランジスタのチャネル長およびチャネル幅をそれぞれＬDrP 、ＷDrP としたときに、ＬDrN 、ＷDrN 、ＬDrP 、ＷDrP は、以下の式    ０．８≦（ＬDrN ・ＷDrN ）／（ＬDrP ・ＷDrP ）≦１．２５を満たすことを特徴とする。
【００２６】
（本発明の第５参考形態）
本発明による液晶表示装置はアクティブマトリクス基板上に、駆動回路部に形成されＣＭＯＳ回路を構成する第１導電型および第２導電型の駆動回路用薄膜トランジスタと、画素領域に形成された第１導電型の画素用薄膜トランジスタとを有する液晶表示装置において、前記第１導電型の画素用薄膜トランジスタ、前記第１導電型の駆動回路用薄膜トランジスタ、および前記第２導電型の駆動回路用薄膜トランジスタは、ソース・ドレイン領域のうち、ゲート電極の端部に対してゲート絶縁膜を介して対峙する部分に低濃度ソース・ドレイン領域を備えるＬＤＤ構造を有し、前記第１導電型の画素用薄膜トランジスタの前記低濃度ソース・ドレイン領域の長さは、前記第１導電型の駆動回路用薄膜トランジスタの前記低濃度ソース・ドレイン領域の長さより長く、前記第１導電型の画素用薄膜トランジスタにおける前記低濃度ソース・ドレイン領域の不純物濃度は、前記第１導電型の駆動回路用薄膜トランジスタにおける前記低濃度ソース・ドレイン領域の不純物濃度に比較して低いことを特徴とする。この時前記第１導電型はＮ型であり、前記第２導電型はＰ型であることを特徴とする。或いは前記第１導電型はＰ型であり、前記第２導電型はＮ型であることを特徴とする。
【００２７】
前記Ｐ型の駆動回路用薄膜トランジスタの前記低濃度ソース・ドレイン領域の長さは、前記Ｎ型の駆動回路用薄膜トランジスタの前記低濃度ソース・ドレイン領域の長さより短いことを特徴とする。この時前記Ｎ型の駆動回路用薄膜トランジスタの前記低濃度ソース・ドレイン領域の長さは、前記Ｐ型の駆動回路用薄膜トランジスタの前記低濃度ソース・ドレイン領域の長さに対して約１．５倍から約３倍までの範囲にあることを特徴とする。
【００２８】
前記Ｐ型の駆動回路用薄膜トランジスタにおける前記低濃度ソース・ドレイン領域の不純物濃度は、前記Ｎ型の駆動回路用薄膜トランジスタにおける前記低濃度ソース・ドレイン領域の不純物濃度に比較して高いことを特徴とする。この時前記Ｐ型の駆動回路用薄膜トランジスタにおける前記低濃度ソース・ドレイン領域の不純物濃度は、前記Ｎ型の駆動回路用薄膜トランジスタにおける前記低濃度ソース・ドレイン領域の不純物濃度に対して約６倍から約８倍までの範囲にあることを特徴とする。
【００２９】
前記Ｎ型の駆動回路用薄膜トランジスタの低濃度ソース・ドレイン領域の長さおよび幅をそれぞれＬDrNLDD、ＷDrNLDDとし、前記Ｐ型の駆動回路用薄膜トランジスタの低濃度ソース・ドレイン領域の長さおよび幅をそれぞれＬDrPLDD、ＷDrPLDDとしたときに、ＬDrNLDD、ＷDrNLDD、ＬDrPLDD、ＷDrPLDDは、以下の式    １．５＜（ＬDrNLDD／ＷDrNLDD）／（ＬDrPLDD／ＷDrPLDD）＜３．０を満たすことを特徴とする。
【００３０】
前記Ｎ型の駆動回路用薄膜トランジスタのチャネル長およびチャネル幅をそれぞれＬDrN およびＷDrN とし、前記Ｐ型の駆動回路用薄膜トランジスタのチャネル長およびチャネル幅をそれぞれＬDrP 、ＷDrP としたときに、ＬDrN 、ＷDrN 、ＬDrP 、ＷDrP は、以下の式
０．８≦（ＬDrN ・ＷDrN ）／（ＬDrP ・ＷDrP ）≦１．２５を満たすことを特徴とする。
【００３１】
（本発明の第６参考形態）
本発明はＮ型およびＰ型の薄膜トランジスタによりＣＭＯＳ回路が構成された薄膜半導体装置において、前記Ｎ型の薄膜トランジスタの低濃度ソース・ドレイン領域の長さおよび幅をそれぞれＬDrNLDD、ＷDrNLDDとし、前記Ｐ型の薄膜トランジスタの低濃度ソース・ドレイン領域の長さおよび幅をそれぞれＬDrPLDD、ＷDrPLDDとしたときに、ＬDrNLDD、ＷDrNLDD、ＬDrPLDD、ＷDrPLDDは、以下の式      （ＬDrNLDD／ＷDrNLDD）≧（ＬDrPLDD／ＷDrPLDD）を満たすことを特徴とする。或いは薄膜半導体装置が形成された基板を構成要素の一部とする電子機器に於いて、該薄膜半導体装置は前述に記載されて居る物で有る事を特徴とする。
【００３２】
本発明による液晶表示装置はアクティブマトリクス基板上に、駆動回路部でＣＭＯＳ回路を構成する第１導電型および第２導電型の駆動回路用薄膜トランジスタと、画素領域に形成された第１導電型の画素用薄膜トランジスタとを有する液晶表示装置において、前記駆動回路用薄膜トランジスタおよび前記画素用薄膜トランジスタは、ソース・ドレイン領域のうち、ゲート電極の端部に対してゲート絶縁膜を介して対峙する部分に低濃度ソース・ドレイン領域を備えるＬＤＤ構造を有し、前記第１導電型の画素用薄膜トランジスタの低濃度ソース・ドレイン領域の長さおよび幅をそれぞれＬPiILDD、ＷPiILDDとし、前記第１導電型の駆動回路用薄膜トランジスタの低濃度ソース・ドレイン領域の長さおよび幅をそれぞれＬDrILDD、ＷDrILDDとしたときに、ＬPiILDD、ＷPiILDD、ＬDrILDD、ＷDrILDDは、以下の式
（ＬPiILDD／ＷPiILDD）≧（ＬDrILDD／ＷDrILDD）を満たすことを特徴とする。
【００３３】
本発明に依る電子機器は（本発明の第２の形態）に記載の液晶表示装置を備えた事を特徴とする。
【発明の効果】
【００３４】
本発明の液晶表示装置では、各ＴＦＴがＬＤＤ構造を有しているとともに、上記（本発明の第２の形態）に記載のように、第１導電型の画素用ＴＦＴにおける低濃度ソース・ドレイン領域の不純物濃度は、第１導電型の駆動回路用ＴＦＴにおける低濃度ソース・ドレイン領域の不純物濃度に比較して低いことを特徴とする。従って、本発明では、ＬＤＤ構造による効果に加えて、画素用ＴＦＴのオフ電流の一層の低減と、駆動回路用ＴＦＴのオン電流の一層の増大とを併せて達成できる。それ故、表示むらなどが発生せず、かつ、駆動回路部の動作速度がさらに高い液晶表示装置を実現できる。
【発明を実施するための最良の形態】
【００３５】
上記（本発明の第２形態）が本発明を実施するための最良の形態である。
【００３６】
但し本発明はこれら各発明の形態に記載される構成に限定されるものでなく、各発明の形態に記載の構成同士を適宜組み合わせてもよいことは勿論である。
【００３７】
なお以下に説明する発明の形態の多くは駆動回路内蔵型のアクティブマトリクス基板を用いた液晶表示装置に関する物で有る為、各発明の形態を詳述する前にアクティブマトリクス基板の構成を簡単に説明しておく。
【００３８】
まず駆動回路内蔵型のアクティブマトリクス基板の基本構成を図２を用いて説明する。駆動回路内蔵型のアクティブマトリクス基板は表示画素領域８１とデータードライバ部８２や走査ドライバ部８３などから成る内蔵駆動回路部とから基本的に構成される。表示画素領域８１は信号線９０や走査線９１で区画形成された画素領域を有し、そこには画素用ＴＦＴ９２を介して画像信号が入力される液晶セルの液晶容量９４が存在する。データードライバ部８２は信号線９０を介して表示画素領域に接続し、例えばシフトレジスタ８４やレベルシフタ８５、ビデオライン８７、アナログスイッチ８６などから構成される。一方走査ドライバ部８３は走査線９１を介して表示画素領域に接続し、シフトレジスタ８８やレベルシフタ８９などから構成される。シフトレジスタ８４や８８と云った内蔵駆動回路の多くは図２（ｂ）に示すインバータを基本構成要素としており、これらインバータはＮ型のＴＦＴｎ１とＰ型ＴＦＴｐ１とによってＣＭＯＳ構成が取られている。結局駆動回路内蔵型アクティブマトリクス基板上には少なくとも３つタイプのＴＦＴが形成されるのが一般で有る。即ち画素ＴＦＴ９２と駆動回路に用いられるＮ型ＴＦＴと矢張り駆動回路に用いられるＰ型ＴＦＴである。これらを図１に模式的に示す。なお図１では層間絶縁膜のコンタクトホールやそこを介してソース・ドレイン領域に電気的に接続する電極などを省略してある。図１の左側に表されているのは画素用ＴＦＴ１０で有り、ここでは例としてＮ型として有る。無論これはＰ型で有っても構わないし、ＣＭＯＳ  ＴＦＴで有っても良い。中央に表されているのはＮ型の駆動回路用ＴＦＴ２０であり、右側に表されているのがＰ型の駆動回路用ＴＦＴ３０である。これらのＴＦＴのうちＮ型の駆動回路用ＴＦＴ２０とＰ型の駆動回路用ＴＦＴ３０はＣＭＯＳ構成を取り、前述の如く駆動回路のインバータなどを構成するので有る。
【００３９】
本発明のアクティブマトリクス基板１では、Ｎ型の画素用ＴＦＴ１０はソース・ドレイン領域１１、１２のうち、ゲート電極１５に対してゲート絶縁膜１４を介して対峙する部分に低濃度ソース・ドレイン領域１１１、１２１を備えるＬＤＤ構造を有している。従ってオフリーク電流が小さいため、表示むらやフリッカなどの発生を防止することができ、表示品質は可成り向上して居る。
【００４０】
更にＮ型の駆動回路用ＴＦＴ２０とＰ型の駆動回路用ＴＦＴ３０もソース・ドレイン領域２１、２２、３１、３２のうち、ゲート電極２５、３５に対してゲート絶縁膜２４、３４を介して対峙する部分に低濃度ソース・ドレイン領域２１１、２２１、３１１、３２１を備えるＬＤＤ構造を有している。
【００４１】
このようなＬＤＤ構造のＴＦＴに関し、チャネル幅Ｗが１０μｍのＴＦＴにおけるドレイン耐圧（Ｓ／Ｄ耐圧）のチャネル長依存性を図３に示す。図３（ａ）は実線Ｌ２１でＬＤＤ構造のＮ型のＴＦＴにおけるドレイン耐圧のチャネル長依存性を示し、実線Ｌ２３でセルフアライン構造のＮ型のＴＦＴにおけるドレイン耐圧のチャネル長依存性を示している。又図３（ｂ）は実線Ｌ２２でＬＤＤ構造のＰ型のＴＦＴにおけるドレイン耐圧のチャネル長依存性を示し、実線Ｌ２４でセルフアライン構造のＰ型のＴＦＴにおけるドレイン耐圧のチャネル長依存性を示している。これらの図が明瞭に示す様に、ＬＤＤ構造のＴＦＴはチャネル長をセルフアライン構造のＴＦＴの約１／２まで短くしても十分なドレイン耐圧を有するので有る。例えばＰ型のＬＤＤ  ＴＦＴでは１．５μｍ程度迄、又Ｎ型のＬＤＤ  ＴＦＴでは２．５μｍ程度まで短チャネル長化が可能である。従ってこれらのＬＤＤ  ＴＦＴで構成された駆動回路は短チャネル化に依りゲート容量を大幅に低減させ、同時にオン電流をも増大し得る。斯くして駆動周波数が上がったり、或いは電源電圧（Ｖｄｄ）を下げる事ができ、アクティブマトリクス基板の特性向上に大きく寄与するので有る。
【００４２】
（本発明の第１参考形態）
（第１参考形態に係る各ＴＦＴの構成）
ここでは単純にＮ型の駆動回路用ＴＦＴ２０とＰ型の駆動回路用ＴＦＴ３０をＬＤＤ構造にしただけでは良好なＣＭＯＳ  ＴＦＴは得られ無い事を説明した後、本発明の第１参考形態を詳述する。一般にＰ型の駆動回路用ＴＦＴ３０のオン電流はＮ型の駆動回路用ＴＦＴ２０のオン電流に比して数十パーセント程度小さい。
これは正孔の移動度が電子の移動度の凡２／３程度で有る事に起因している。この事情は当然ＣＭＯＳ  ＬＤＤ  ＴＦＴでも同様に成り立っている。即ちＣＭＯＳ回路を構成するＮ型の駆動回路用ＴＦＴ２０とＰ型の駆動回路用ＴＦＴ３０をＬＤＤ構造にて同一素子サイズおよび同一製造条件にて形成すると、図４に示すが如くＰ型のＬＤＤ  ＴＦＴのオン電流（図４に点線Ｌ２で示す。）はＮ型のＬＤＤ  ＴＦＴのオン電流（図４に実線Ｌ１で示す。）に比較して小さく成って仕舞う。この様にＰ型およびＮ型のＴＦＴの間でオン電流のバランスが悪いと、オン時またはオフ時のタイミングがずれ、回路の動作速度を抑制したり、誤動作の原因となるので有る。これに対してオン電流のバランスを取るためにチャンネル長などの素子サイズを変えると今度はＰ型およびＮ型ＴＦＴ間のゲート容量バランスが崩れ、矢張り回路の動作速度を抑制したり、或いは誤動作の原因となって仕舞い良好なＣＭＯＳ  ＴＦＴは得られないので有る。
【００４３】
そこで本発明はＮ型の駆動回路用ＴＦＴ２０とＰ型の駆動回路用ＴＦＴ３０の間でソース領域２１、３１、やドレイン領域２２、３２、およびチャネル形成領域２３、３３の長さや幅などを略同一寸法としてレイアウト上の対称性を確保し、その上で更にオン電流のバランスを向上させるので有る。これはＰ型ＬＤＤ  ＴＦＴのＬＤＤ領域に於ける不純物濃度をＮ型ＬＤＤ  ＴＦＴのそれに比較して高くする事で達成されるので有る。具体的にはＮ型の駆動回路用ＴＦＴ２０では低濃度ソース・ドレイン領域２１１、２２１の不純物濃度を約０．２×１０18ｃｍ-3から約０．５×１０18ｃｍ-3までの範囲に設定してあるのに対して、Ｐ型の駆動回路用ＴＦＴ３０では低濃度ソース・ドレイン領域３１１、３２１の不純物濃度を約１．５×１０18ｃｍ-3から約３．０×１０18ｃｍ-3までの範囲に設定してある。すなわちＰ型のＴＦＴ３０における低濃度ソース・ドレイン領域３１１、３２１の不純物濃度をＮ型の駆動回路用ＴＦＴ２０における低濃度ソース・ドレイン領域２１１、２２１の不純物濃度に対して約６倍から約８倍までの範囲に設定してある。
【００４４】
一方、Ｎ型の画素用ＴＦＴ１０は、Ｎ型の駆動回路用ＴＦＴ２０と同時に形成されるため、その低濃度ソース・ドレイン領域１１１、１２１の不純物濃度は、Ｎ型の駆動回路用ＴＦＴ２０と同じく、約０．２×１０18ｃｍ-3から約０．５×１０18ｃｍ-3までの範囲である。
【００４５】
なお、Ｎ型の画素用ＴＦＴ１０、およびＮ型の駆動回路用ＴＦＴ２０のソース領域１１、２１、およびドレイン領域１２、２２のうち、低濃度ソース・ドレイン領域１１１、１２１、２１１、２２１を除く領域は、不純物濃度が約０．５×１０20ｃｍ-3の高濃度ソース・ドレイン領域１１２、１２２、２１２、２２２である。また、Ｐ型の駆動回路用ＴＦＴ３０のソース領域３１およびドレイン領域３２のうち、低濃度ソース・ドレイン領域３１１、３２１を除く領域は、不純物濃度が約２．０×１０20ｃｍ-3の高濃度ソース・ドレイン領域３１２、３２２である。これらの高濃度領域に対して、各ＴＦＴに対する信号線や画素電極などの電極（図示せず。）が、層間絶縁膜４のコンタクトホールを介して電気的に接続している。
【００４６】
（第１参考形態に係る各ＴＦＴのオン・オフリーク電流特性）
このように構成した各ＴＦＴに関し、図５には実線Ｌ３でＮ型の画素用トランジスタ１０、およびＮ型の駆動回路用ＴＦＴ２０のオン・オフリーク電流特性を示し、点線Ｌ４でＰ型の駆動回路用ＴＦＴ３０のオン・オフリーク電流特性を示してある。図５からわかるように、Ｐ型の駆動回路用ＴＦＴ３０では、低濃度ソース・ドレイン領域３１１、３２１の不純物濃度がＮ型のＴＦＴ（Ｎ型の画素用トランジスタ１０および駆動回路用ＴＦＴ２０）のそれに比較して高いので、正孔の移動度が電子の移動度に比して小さくても、Ｐ型の駆動回路用ＴＦＴ３０のオン電流特性は、Ｎ型の駆動回路用ＴＦＴ２０と同等のレベルまで改善されている。それ故、シフトレジスタにおける動作条件に充分なマージンを確保できるので、オン電流のアンバランスに起因する誤動作が発生しない。しかも、Ｐ型のＴＦＴとＮ型のＴＦＴとの間では、素子サイズがほぼ同じであるため、ゲート容量もほぼ同等である。また、Ｎ型の駆動回路用ＴＦＴ２０、およびＮ型の駆動回路用ＴＦＴ３０では、オフリーク電流が小さいので、オフリーク電流に起因する誤動作が発生しないとともに、ＣＭＯＳ回路の電源端子間を貫通する電流が小さい。
【００４７】
また、Ｎ型の画素用ＴＦＴ１０でも、オフリーク電流が小さいので、表示むらやフリッカなどが発生しない。また、オフ電流が小さいと、保持特性が向上するので、コントラストが向上するなどの利点もある。
【００４８】
（第１参考形態に係る各ＴＦＴの製造方法）
このようなＬＤＤ構造のＴＦＴは、以下の方法により製造できる。なお、以下の説明において、不純物濃度は、いずれも活性化アニール後の不純物濃度で表してある。
【００４９】
まず、図６（ａ）に示すように、石英基板などの絶縁基板２の表面に、ＬＰＣＶＤ法またはプラズマＣＶＤ法などを用いて半導体膜３（ポリシリコン薄膜）を形成する。また、アモルファスのシリコン薄膜を形成した後、レーザアニール法または固相成長法によりポリシリコン薄膜を形成する方法もある。
【００５０】
次に、図６（ｂ）に示すように、半導体膜３をフォトリソグラフィ法によってパタニングして、それを島状の半導体膜１１ａ、２１ａ、３１ａにする。
【００５１】
次に、図６（ｃ）に示すように、島状の半導体膜１１ａ、２１ａ、３１ａに対して、熱酸化法、ＴＥＯＳ−ＣＶＤ法、ＬＰＣＶＤ法、プラズマＣＶＤ法、ＨＴＯ法などにより、厚さが約１２００オングストロームのシリコン酸化膜からなるゲート絶縁膜１４、２４、３４を形成する（ゲート絶縁膜形成工程）。
【００５２】
次に、図６（ｄ）に示すように、ゲート絶縁膜１４、２４、３４の表面に、ドープドシリコンやシリサイド膜などからなるゲート電極１５、２５、３５を形成する。
【００５３】
次に、図７（ａ）に示すように、絶縁基板２の全面を覆うようにして、ＬＰＣＶＤ法、ＡＰＣＶＤ法、プラズマＣＶＤ法、Ｏ3 ＴＥＯＳ法、Ｏ2 ＴＥＯＳ法などにより、厚さが１０００オングストローム〜３０００オングストロームのシリコン酸化膜からなる第１の層間絶縁膜４１を形成する。その結果、ゲート電極１５、２５、３５の端部では、ゲート電極１５、２５、３５の厚さに相当する分だけ、第１の層間絶縁膜４１が厚くなる。たとえば、ゲート電極１５、２５、３５の厚さが約５０００オングストローム、ゲート絶縁膜１４、２４、３４の厚さが約１２００オングストローム、第１の層間絶縁４１の厚さが約２０００オングストロームであれば、第１の層間絶縁４１のうち、ゲート電極端から１μｍ程離れた位置では厚さが３２００オングストロームであり、ゲート電極１５、２５、３５付近では、厚さが約８２００オングストロームである。かかる厚さの差を利用して、以降の工程において、ＬＤＤ構造のＴＦＴを形成する。
【００５４】
まず、図７（ｂ）に示すように、絶縁基板２の表面側のうち、画素用ＴＦＴ１０の形成予定領域と、Ｎ型の駆動回路用ＴＦＴ２０の形成予定領域をレジストマスク５１で覆う。この状態で、アクセプタ型の不純物、たとえばボロンイオンを２．０×１０15ｃｍ-2のドーズ量でイオン注入して、ゲート電極３５に対して自己整合的にソース領域３１、およびドレイン領域３２を形成する（Ｐ型の不純物導入工程）。なお、不純物導入方法としては、その他にも、イオンドーピング法、プラズマドーピング法、レーザドーピング法などがある。
【００５５】
その結果、不純物が導入されなかった部分がチャネル形成領域３３となる。但し、ソース領域３１、およびドレイン領域３２のうち、ゲート電極３５の端部に対峙する部分では、そこを覆う第１の層間絶縁膜４１が厚いため、その他の部分よりも、実際の不純物導入量が２桁ほど低い。従って、ソース領域３１およびドレイン領域３２では、ゲート電極３５の端部に対峙する部分に不純物濃度が約２．０×１０18ｃｍ-3の低濃度ソース・ドレイン領域３１１、３２１が形成される。一方、そこを除く高濃度ソース・ドレイン領域３１２、３２２の不純物濃度は、約２．０×１０20ｃｍ-3となる。このようにして、Ｐ型の駆動回路用ＴＦＴ３０が形成される。しかる後に、レジストマスク５１を除去する。
【００５６】
次に、図７（ｃ）に示すように、Ｐ型の駆動回路用ＴＦＴ３０の形成領域をレジストマスク５２で覆う。この状態で、ドナー型の不純物、たとえばリンイオンを０．５×１０15ｃｍ-2のドーズ量でイオン注入して、ゲート電極１５、２５に対して自己整合的にソース領域１１、２１、およびドレイン領域１２、２２を形成する（Ｎ型の不純物導入工程）。
【００５７】
その結果、不純物が導入されなかった部分がチャネル形成領域１３、２３となる。但し、ソース領域１１、２１、およびドレイン領域１２、２２のうち、ゲート電極１５、２５の端部に対峙する部分では、そこを覆う第１の層間絶縁膜４１が厚いため、その他の部分よりも、実際の不純物導入量が２桁ほど低い。従って、ソース領域１１、２１、およびドレイン領域１２、２２では、ゲート電極１５、２５の端部に対峙する部分に不純物濃度が約０．５×１０18ｃｍ-3の低濃度ソース・ドレイン領域１１１、１２１、２１１、２２１が形成される。一方、そこを除く高濃度ソース・ドレイン領域１１２、１２２、２１２、２２２の不純物濃度は、約０．５×１０20ｃｍ-3である。このようにして、画素用ＴＦＴ１０、およびＮ型の駆動回路用ＴＦＴ２０が形成される。しかる後に、レジストマスク５２を除去する。
【００５８】
次に、図７（ｄ）に示すように、第１の層間絶縁膜４１の表面に第２の層間絶縁膜４２を形成した後に、活性化のためのアニールを行なうと、図１に示すアクティブマトリクス基板１が形成される。ここで、第１の層間絶縁膜４１と第２の層間絶縁膜４２との総膜厚は、約１．５μｍ〜約２．０μｍである。なお、各ＴＦＴに対しては、第１および第２の層間絶縁膜４１、４２からなる層間絶縁膜４にコンタクトホールを形成した後、所定の電極（信号線および画素電極）を形成する。
【００５９】
このような方法で形成すれば、少ない工程数でＬＤＤ構造のＴＦＴを形成できるので、オフリーク電流を簡単に低減することができる。しかも、不純物導入工程で、ソース領域１１、２１、３１、およびドレイン領域１２、２２、３２を形成する際のドーズ量を制御するだけで、オン電流のバランスを確保できる。
【００６０】
（第１参考形態に係る各ＴＦＴの別の製造方法）
また、図１に示す構造のＴＦＴは、以下の方法でも製造できる。
【００６１】
なお、以下に説明する方法でも、前記の製造方法と図６（ａ）〜（ｄ）に示す工程が共通しているので、これらの工程の説明を省略し、図６（ｄ）に示す工程の後に行なう工程のみを説明する。
【００６２】
まず、図８（ａ）に示すように、ゲート電極１５、２５、３５を形成した後、Ｐ型の駆動回路用ＴＦＴ３０の形成予定領域をレジストマスク５３で覆った状態で、画素用ＴＦＴ１０およびＮ型の駆動回路用ＴＦＴ２０の形成予定領域に対して、ドナー型の不純物、たとえば、リンイオンを約０．５×１０13ｃｍ-2のドーズ量でイオン注入し、ゲート電極１５、２５に対して自己整合的に不純物濃度が約０．５×１０18ｃｍ-3の低濃度のソース・ドレイン領域１１ｂ、１２ｂ、２１ｂ、２２ｂを形成する。なお、不純物が導入されなかった部分がチャネル形成領域１３、２３となる。しかる後に、レジストマスク５３を除去する。
【００６３】
次に、図８（ｂ）に示すように、Ｐ型の駆動回路用ＴＦＴ３０の形成予定領域に加えて、画素用ＴＦＴ１０およびＮ型の駆動回路用ＴＦＴ２０のゲート電極１５、２５をも広めに覆うレジストマスク５４を形成した後、ドナー型の不純物、たとえばリンイオンを０．５×１０15ｃｍ-2のドーズ量でイオン注入する。ここで、レジストマスク５４の端部と、ゲート電極１５、２５の端部との距離は、０．５μｍ〜２．０μｍ程度が適している。その結果、低濃度のソース・ドレイン領域１１ｂ、１２ｂ、２１ｂ、２２ｂには、不純物濃度が０．５×１０20ｃｍ-3の高濃度ソース・ドレイン領域１１２、１２２、２１２、２２２が形成される。
一方、低濃度のソース・ドレイン領域１１ｂ、１２ｂ、２１ｂ、２２ｂのうち、レジストマスク５４で覆われていた部分は、そのまま不純物濃度が約０．５×１０18ｃｍ-3の低濃度ソース・ドレイン領域１１１、１２１、２１１、２２１となる。このようにして、画素用ＴＦＴ１０およびＮ型の駆動回路用ＴＦＴ２０が形成される。しかる後に、レジストマスク５４を除去する。
【００６４】
次に、図８（ｃ）に示すように、画素用ＴＦＴ１０およびＮ型の駆動回路用ＴＦＴ２０をレジストマスク５５で覆った状態で、Ｐ型の駆動回路用ＴＦＴ３０の形成予定領域に対して、アクセプター型の不純物、たとえばボロンイオンを約２．０×１０13ｃｍ-2のドーズ量でイオン注入して、ゲート電極３５に対して自己整合的に不純物濃度が約２．０×１０18ｃｍ-3の低濃度のソース・ドレイン領域３１ｂ、３２ｂを形成する。なお、不純物が導入されなかった部分がチャネル形成領域３３となる。しかる後に、レジストマスク５５を除去する。
【００６５】
次に、図８（ｄ）に示すように、画素用ＴＦＴ１０およびＮ型の駆動回路用ＴＦＴ２０に加えて、Ｐ型の駆動回路用ＴＦＴ３０のゲート電極３５をも広めに覆うレジストマスク５６を形成した後、アクセプター型の不純物、たとえばボロンイオンを２．０×１０15ｃｍ-2のドーズ量でイオン注入する。ここで、レジストマスク５６の端部と、ゲート電極３５の端部との距離は、０．５μｍ〜２．０μｍ程度が適している。その結果、低濃度のソース・ドレイン領域３１ｂ、３２ｂには、不純物濃度が２．０×１０20ｃｍ-3の高濃度ソース・ドレイン領域３１２、３２２が形成される。一方、低濃度のソース・ドレイン領域３１、３２のうち、レジストマスク５６で覆われていた部分は、そのまま不純物濃度が約２．０×１０18ｃｍ-3の低濃度ソース・ドレイン領域３１１、３２１となる。このようにして、Ｐ型の駆動回路用ＴＦＴ３０を形成する。
【００６６】
かかる製造方法の他にも、ゲート電極１５、２５、３５の側面に異方性エッチングでサイドウォールを残し、このサイドウォールを用いてＬＤＤ構造のＴＦＴを製造する方法もある。
【００６７】
（第１参考形態に於けるＬＤＤ濃度）
前述の（第１参考形態に係る各TFTの別の製造方法）ではＴＦＴをアクティブマトリクス基板１の画素用ＴＦＴおよび駆動回路用ＴＦＴとして用いたときに、素子サイズを変えることなく、オン電流のバランスの悪さに起因する誤動作の発生を確実に防止しながら、オフリーク電流に起因するフリッカーの発生や無駄な電流の消費を確実に防止するという観点から、Ｐ型の駆動回路用ＴＦＴ３０の低濃度ソース・ドレイン領域３１１、３２１の不純物濃度を約２．０×１０18ｃｍ-3に設定し、画素用ＴＦＴ１０およびＮ型の駆動回路用ＴＦＴ２０の低濃度ソース・ドレイン領域１１１、１２１、２１１、２２１の不純物濃度を約０．５×１０18ｃｍ-3に設定したが、Ｐ型のＴＦＴの低濃度ソース・ドレイン領域の不純物濃度が約１．５×１０18ｃｍ-3から約３．０×１０18ｃｍ-3までの範囲で、Ｎ型のＴＦＴの低濃度ソース・ドレイン領域の不純物濃度が約０．２×１０18ｃｍ-3から約０．５×１０18ｃｍ-3までの範囲にあればよいことを、図９および図１０を参照して説明する。
【００６８】
図９には、ＬＤＤ構造のＮ型のＴＦＴにおける低濃度ソース・ドレイン領域の不純物濃度とオン電流との関係を実線Ｌ５で示し、ＬＤＤ構造のＰ型のＴＦＴにおける低濃度ソース・ドレイン領域の不純物濃度とオン電流との関係を実線Ｌ６で示してある。ここで、チャネルは、Ｗ／Ｌが１０／１０（μｍ）であり、ドレイン−ソース電圧は、５ｖであり、ゲート電圧は、１０ｖである。これらの検討結果から、駆動回路のＴＦＴに一般的に必要とされる２×１０-5  Ａ以上のオン電流を確保するには、Ｎ型のＴＦＴでは、低濃度ソース・ドレイン領域の不純物濃度が約０．２×１０18ｃｍ-3以上であり、Ｐ型のＴＦＴでは、低濃度ソース・ドレイン領域の不純物濃度が約１．５×１０18ｃｍ-3以上である。
【００６９】
一方、図１０には、ＬＤＤ構造のＮ型のＴＦＴにおける低濃度ソース・ドレイン領域の不純物濃度とオフリーク電流との関係を実線Ｌ７で示し、ＬＤＤ構造のＰ型のＴＦＴにおける低濃度ソース・ドレイン領域の不純物濃度とオン電流との関係を実線Ｌ８で示してある。ここで、チャネルは、Ｗ／Ｌが１０／１０（μｍ）であり、ドレイン−ソース電圧は、５ｖであり、ゲート電圧は、０ｖである。
これらの検討結果から、一般的な駆動回路においてオフリーク電流をその上限とされる１×１０-13 Ａ以下のレベルとなるのは、Ｎ型のＴＦＴでは、低濃度ソース・ドレイン領域の不純物濃度が約１．３×１０19ｃｍ-3以下であり、Ｐ型のＴＦＴでは、低濃度ソース・ドレイン領域の不純物濃度が約３．０×１０18ｃｍ-3以下である。
【００７０】
従って、Ｐ型のＴＦＴでは、低濃度ソース・ドレイン領域の不純物濃度を約１．５×１０18ｃｍ-3から約３．０×１０18ｃｍ-3までの範囲とすれば、そのオン電流特性およびオフリーク特性は、駆動回路用として充分なレベルとなる。一方、Ｎ型のＴＦＴでは、低濃度ソース・ドレイン領域の不純物濃度を約１．５×１０18ｃｍ-3から約３．０×１０18ｃｍ-3までの範囲としたＰ型のＴＦＴと同じオン電流レベルとするには、低濃度ソース・ドレイン領域の不純物濃度を約０．２×１０18ｃｍ-3から約１．３×１０19ｃｍ-3までの範囲のうち、約０．２×１０18ｃｍ-3から約０．５×１０18ｃｍ-3までの範囲とすればよい。このように設定した不純物濃度範囲では、オン電流のバランスを向上できるだけでなく、Ｎ型のＴＦＴのオフリーク電流のレベルを約１×１０-14 Ａ以下にできるので、画素用ＴＦＴとして用いたときには充分な保持特性を発揮するという利点がある。
【００７１】
さらに、図９に示す検討結果からすれば、各種薄膜半導体装置におけるＣＭＯＳ回路において、ゲート容量などのバランスを崩すことなく、オン電流のバランスを確保するという観点だけからすれば、Ｐ型のＴＦＴにおける低濃度ソース・ドレイン領域の不純物濃度をＮ型のＴＦＴにおける低濃度ソース・ドレイン領域の不純物濃度に対して高くすればよく、より正確にオン電流のバランスを確保する観点からすれば、約６倍から約８倍までの範囲とすればよい。
【００７２】
なお本発明のＣＭＯＳ  ＴＦＴの応用例としては、液晶表示装置の他にも、密着型イメージセンサやＳＲＡＭ（ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｉｅｓ）など、薄膜半導体装置が形成された基板を構成要素の一部とする電子機器がある。
【００７３】
（低温プロセスＬＤＤ  ＴＦＴに於ける発明形態）
次に低温プロセスで製造された薄膜トランジスタに関する第１の発明形態を説明する。ここで低温プロセスとはＴＦＴを作成する際の工程最高温度が、レーザー照射とか急速熱処理（ＲＴＡ）と云った局所加熱を除いて６００℃程度以下であるＴＦＴの製造方法を示す。低温プロセスでは１０００℃程度の熱酸化法を使用しない為、半導体膜はレーザー照射やＲＴＡにて改質し、絶縁膜はＣＶＤ法やＰＶＤ法などで形成される。発明人がこうした低温プロセスにて製造されたＴＦＴについて繰り返し実験を行った結果によれば、各ＴＦＴの低濃度ソース・ドレイン領域の不純物濃度は、以下のように設定したときに、各ＴＦＴの電気的特性を最適化できる。
【００７４】
まず、各ＬＤＤ  ＴＦＴの低濃度ソース・ドレイン領域を構成しているシリコンなどの半導体膜の膜厚をｔ（ｃｍ）とし、Ｐ型の駆動回路用ＴＦＴ３０における低濃度ソース・ドレイン領域３１１、３２１の不純物濃度をＣDrPLDD（ｃｍ-3）としたときに、ｔ、ＣDrPLDDは、以下の各式
１×１０-6ｃｍ≦ｔ≦４．５×１０-6ｃｍ
１．２×１０12ｃｍ-2≦ＣDrPLDD・ｔ≦１．８×１０13ｃｍ-2を満たすように設定する。同様にＮ型の駆動回路用ＴＦＴ２０における低濃度ソース・ドレイン領域２１１、２２１の不純物濃度をＣDrNLDD（ｃｍ-3）としたときに、ｔ、ＣDrNLDDは、以下の各式
１×１０-6ｃｍ≦ｔ≦４．５×１０-6ｃｍ
２．４×１０11ｃｍ-2≦ＣDrNLDD・ｔ≦６．０×１０12ｃｍ-2を満たすように設定する。或いはｔ、ＣDrNLDD、ＣDrPLDDは、以下の各式      １×１０-6ｃｍ≦ｔ≦４．５×１０-6ｃｍ
３  ≦  ＣDrPLDD／ＣDrNLDD  ≦  ５
を満たすように設定する。
【００７５】
たとえば、各ＬＤＤ  ＴＦＴの半導体膜の膜厚を４０ｎｍとした場合には、Ｎ型の駆動回路用ＴＦＴ２０における低濃度ソース・ドレイン領域２１１、２２１、およびＰ型の駆動回路用ＴＦＴ３０における低濃度ソース・ドレイン領域３１１、３２１において、以下のように不純物濃度の範囲を設定する。
３．０×１０17ｃｍ-3≦ＣDrPLDD≦４．５×１０18ｃｍ-3    ６．０×１０16ｃｍ-3≦ＣDrNLDD≦１．５×１０18ｃｍ-3  このように設定すれば、低温プロセスで形成したシリコン膜からＴＦＴを形成した場合においても、Ｎ型の駆動回路用ＴＦＴ２０とＰ型の駆動回路用ＴＦＴ３０との間におけるオン電流のバランスを確保できるので有る。これは低温プロセスでは工程最高温度が６００℃程度で有る為、ＬＤＤ領域に注入したドナーやアクセプターの活性化率が低い事に起因して居る。膜厚が４５ｎｍ程度以上有れば活性化は比較的楽に成る為、
１．２×１０12ｃｍ-2≦ＣDrPLDD・ｔ≦１．８×１０13ｃｍ-2      ２．４×１０11ｃｍ-2≦ＣDrNLDD・ｔ≦６．０×１０12ｃｍ-2      ３  ≦  ＣDrPLDD／ＣDrNLDD  ≦  ５
これら各条件は膜厚に係わり無く成り立つ事と成る。
【００７６】
（本発明に係わるレイアウト）
本願の総ての発明に係わるトランジスタのレイアウトに関して説明する。
【００７７】
各ＬＤＤ  ＴＦＴのレイアウトについては、Ｎ型の駆動回路用ＴＦＴ２０とＰ型の駆動回路用ＴＦＴ３０との間におけるゲート容量のバランスを確保するという観点からは、以下のように構成すればよい。すなわち、図１１にＮ型のＴＦＴ、およびＰ型のＴＦＴの平面形状を模倣式に表し、Ｎ型のＴＦＴ（Ｎ型の駆動回路用ＴＦＴ２０）のチャネル長およびチャネル幅をそれぞれＬDrN およびＷDrN とし、前記Ｐ型の駆動回路用ＴＦＴのチャネル長およびチャネル幅をそれぞれＬDrP 、ＷDrP としたときに、ＬDrN 、ＷDrN 、ＬDrP 、ＷDrP は、以下の式    ＬDrN ・ＷDrN ＝ＬDrP ・ＷDrP を満たすのが理想で有る。こうするとＴＦＴのゲート容量は等しくなり、その上でオン電流値をＰ型ＴＦＴとＮ型ＴＦＴで同等に成る様に本願発明に従って調整すればゲート容量もオン電流も同時にバランスを取る事が出来る訳で有る。また、理想的とは言えぬがＬDrN 、ＷDrN 、ＬDrP 、ＷDrP が以下の式    ０．８≦（ＬDrN ・ＷDrN ）／（ＬDrP ・ＷDrP ）≦１．２５を満たす範囲内であれば、ゲート容量のバランスを確保できる。たとえば、レイアウト面から、ＷDrN とＷDrP とを等しくする必要がある場合には、ＬDrN とＬDrP が以下の式
０．８≦  ＬDrN／ＬDrP ≦１．２５
を満たすように設定する。
【００７８】
更に図１１に示すように、Ｎ型の画素用ＴＦＴ１０の低濃度ソース・ドレイン領域１１１、１２１の長さおよび幅をそれぞれＬPiNLDD、ＷPiNLDDとし、Ｎ型の駆動回路用ＴＦＴ２０の低濃度ソース・ドレイン領域２１１、２２１の長さおよび幅をそれぞれＬDrNLDD、ＷDrNLDDとし、Ｐ型の駆動回路用ＴＦＴ３０の低濃度ソース・ドレイン領域３１１、３２１の長さおよび幅をそれぞれＬDrPLDD、ＷDrPLDDとしたときに、ＬPiNLDD、ＷPiNLDD、ＬDrNLDD、ＷDrNLDDを、以下の式      （ＬPiNLDD／ＷPiNLDD）≧（ＬDrNLDD／ＷDrNLDD）を満たすように設定してもよい。すなわち、Ｎ型の画素用ＴＦＴ１０における低濃度ソース・ドレイン領域１１１、１２１の抵抗値を高めに設定し、Ｎ型の駆動回路用ＴＦＴ２０における低濃度ソース・ドレイン領域２１１、２２１の抵抗値を低めに設定してもよい。このように構成すれば、不純物濃度の面からＣＭＯＳ回路における電気的特性を向上しながら、レイアウトの面から、画素用ＴＦＴのオフリーク電流を低減し、かつ、駆動回路用ＴＦＴにおけるオン電流の増大を図ることができる。
【００７９】
（本発明の第２形態）
（第２形態に係る各ＴＦＴの構成）
本発明の各ＬＤＤ  ＴＦＴの基本的な構成は第１参考形態と同様であるため、図１を参照して説明するとともに、対応する機能を有する部分については同じ符合を付してそれらの詳細な説明を省略する。
【００８０】
本発明でも図１に示すように、Ｎ型の画素用ＴＦＴ１０、Ｎ型の駆動回路ＴＦＴ２０、およびＰ型の駆動回路ＴＦＴ３０では、ソース領域１１、２１、３１、およびドレイン領域１２、２２、３２において、ゲート電極１５、２５、３５の端部に対してゲート絶縁膜１４、２４、３４を介して対峙する部分に低濃度ソース・ドレイン領域１１１、１２１、２１１、２２１、３１１、３２１が形成されており、いずれのＴＦＴもＬＤＤ構造になっている。
【００８１】
本発明では図１２に実線Ｌ１１で示すように、Ｎ型の駆動回路用ＴＦＴ２０のオン電流を大きくするために、低濃度ソース・ドレイン領域２１１、２２１の不純物濃度を高濃度側にシフトさせたときに、Ｎ型の画素用ＴＦＴ１０の低濃度ソース・ドレイン領域１１１、１２１でも、不純物濃度が高濃度側にシフトし、オフリーク電流が増大してしまうことを防止することを目的としている。逆にいえば、Ｎ型の画素用ＴＦＴ１０において、図１２に一点鎖線Ｌ１２で示すように、オフリーク電流を小さくしたとき、Ｎ型の駆動回路用ＴＦＴ２０において、オン電流が小さくなることを防止することを目的とする。
【００８２】
本発明の液晶表示装置はアクティブマトリクス基板上に、駆動回路部でＣＭＯＳ回路を構成する第１導電型および第２導電型の駆動回路用薄膜トランジスタと、画素領域に形成された第１導電型の画素用薄膜トランジスタとを有し、駆動回路用薄膜トランジスタおよび前記画素用薄膜トランジスタは、ソース・ドレイン領域のうち、ゲート電極の端部に対してゲート絶縁膜を介して対峙する部分に低濃度ソース・ドレイン領域を備えるＬＤＤ構造を有し、第１導電型の画素用薄膜トランジスタにおける前記低濃度ソース・ドレイン領域の不純物濃度は、第１導電型の駆動回路用薄膜トランジスタにおける前記低濃度ソース・ドレイン領域の不純物濃度に比較して低く成っている。たとえば第１導電型をＮ型とすると、図１に示すＮ型の画素用ＴＦＴ１０における低濃度ソース・ドレイン領域１１１、１２１の不純物濃度はＮ型の駆動回路用ＴＦＴ２０における低濃度ソース・ドレイン領域２１１、２２１の不純物濃度に比較して低く設定してある。すなわち、Ｎ型の画素用ＴＦＴ１０の低濃度ソース・ドレイン領域１１１、１２１における不純物濃度は、約０．４×１０18ｃｍ-3であるのに対し、Ｎ型の駆動回路用ＴＦＴ２０の低濃度ソース・ドレイン領域２１１、２２１における不純物濃度は、約０．７×１０18ｃｍ-3である。無論第１導電型がＰ型で有っても同様で有る。
【００８３】
また、本発明ではＰ型の駆動回路用ＴＦＴ３０の低濃度ソース・ドレイン領域３１１、３２１における不純物濃度を、Ｎ型の駆動回路用ＴＦＴ２０の低濃度ソース・ドレイン領域２１１、２２１における不純物濃度に対して高く設定してある。たとえば、Ｎ型の駆動回路用ＴＦＴ２０では、低濃度ソース・ドレイン領域２１１、２２１の不純物濃度を約０．７×１０18ｃｍ-3に設定してあるのに対して、Ｐ型の駆動回路用ＴＦＴ３０では、低濃度ソース・ドレイン領域３１１、３２１の不純物濃度を約５．０×１０18ｃｍ-3に設定してある。すなわち、Ｐ型の駆動回路用ＴＦＴ３０における低濃度ソース・ドレイン領域３１１、３２１の不純物濃度をＮ型の駆動回路用ＴＦＴ２０における低濃度ソース・ドレイン領域２１１、２２１の不純物濃度に対して約６倍から約８倍までの範囲に設定してある。
【００８４】
なお、Ｎ型の画素用ＴＦＴ１０、Ｎ型の駆動回路用ＴＦＴ２０、およびＰ型の駆動回路用ＴＦＴ３０のソース領域１１、２１、３１、およびドレイン領域１２、２２、３２のうち、低濃度ソース・ドレイン領域１１１、１２１、２１１、２２１、３１１、３２１を除く領域は、不純物濃度が約１．０×１０19ｃｍ-3以上の高濃度ソース・ドレイン領域１１２、１２２、２１２、２２２、３１２、３２２である。本発明に於いても先のレイアウトの特徴は無論適応される。
【００８５】
（第２形態に係る各ＴＦＴのオン・オフリーク電流特性）
このように構成したＴＦＴのオン・オフリーク電流特性では、図９に示すように駆動回路用ＴＦＴに於いては低濃度ソース・ドレイン領域の不純物濃度を高くした分だけ、オン電流を増大させることができる。また、図１０に示すように画素用ＴＦＴでは低濃度ソース・ドレイン領域の不純物濃度を低くした分だけ、オフリーク電流を低減することができるといえる。さらに、ＣＭＯＳ回路において、ゲート容量などのバランスを崩すことなく、オン電流のバランスを確保するという観点から、Ｐ型のＴＦＴにおける低濃度ソース・ドレイン領域の不純物濃度をＮ型のＴＦＴにおける低濃度ソース・ドレイン領域の不純物濃度に対して約６倍から約８倍までの範囲設定してある。それ故本発明のアクティブマトリクス基板１では、まず、いずれのＴＦＴをもＬＤＤ構造としたことに加えて、Ｎ型の駆動回路用ＴＦＴ２０は低濃度ソース・ドレイン領域２１１、２２１の不純物濃度が約０．７×１０18ｃｍ-3まで高濃度側に設定されているので、図１２に実線Ｌ１１で示すようにオン電流が大きく、その一方Ｎ型の画素用ＴＦＴ１０は低濃度ソース領域１１１および低濃度ドレイン領域１２１の不純物濃度が約０．４×１０18ｃｍ-3まで低濃度側に設定されているので、図１２に一点鎖線Ｌ１２で示すようにオフリーク電流が小さい。しかも、Ｐ型の駆動回路用ＴＦＴ３０は、低濃度ソース領域３１１および低濃度ドレイン領域３２１における不純物濃度が約５．０×１０18ｃｍ-3までＮ型の駆動回路用ＴＦＴ２０の低濃度ソース領域２１１および低濃度ドレイン領域２２１における不純物濃度よりも高濃度側に設定してあるので、図１２に点線Ｌ１３で示すようにオン電流がＮ型の駆動回路用ＴＦＴ２０のオン電流と同等のレベルまで改善されている。それ故、シフトレジスタの動作条件に充分なマージンを確保でき、オン電流のアンバランスに起因する誤動作が発生しない。しかもＰ型のＴＦＴとＮ型のＴＦＴとの間では素子サイズを略同等としてあるため、ゲート容量も略同等である。
【実施例１】
【００８６】
：（第２形態に係るＬＤＤ  ＴＦＴの製造方法）
このような構造のＴＦＴは、たとえば、以下の方法により製造できる。なお、以下の説明において、不純物濃度は、いずれも活性化アニール後の不純物濃度で表してある。但し、半導体膜を形成してからゲート電極および層間絶縁膜を形成するまでの工程は、（第１参考形態に係る各TFTの製造方法）において、図４（ａ）〜図５（ｂ）を参照して説明した工程と同様である。また、それ以降の工程も、基本的には同じである。従って、図１３（ａ）に示すように、層間絶縁膜４１を形成した以降の工程についてのみ説明するとともに、それ以降の工程についても、詳細な説明を省略する。なお、本例でも、層間絶縁膜４１は、ゲート電極１５、２５、３５の端部では、ゲート電極１５、２５、３５の厚さに相当する分だけ厚く、かかる厚さの差を利用して、以降の工程において、ＬＤＤ構造のＴＦＴを形成する。
【００８７】
まず、図１３（ｂ）に示すように、絶縁基板２の表面側のうち、画素用ＴＦＴ１０の形成予定領域と、Ｎ型の駆動回路用ＴＦＴ２０の形成予定領域をレジストマスク５１Ａで覆う。この状態で、アクセプタ型の不純物、たとえばボロンイオンを５．０×１０15ｃｍ-2のドーズ量でイオン注入して、ゲート電極３５に対して自己整合的にソース領域３１、およびドレイン領域３２を形成する（Ｐ型の不純物導入工程）。
【００８８】
その結果、不純物が導入されなかった部分がチャネル形成領域３３となる。但し、ソース領域３１およびドレイン領域３２のうち、ゲート電極３５の端部に対峙する部分では、そこを覆う層間絶縁膜４１が厚いため、その他の部分よりも、実際の不純物導入量が２桁ほど低い。従って、ソース領域３１およびドレイン領域３２では、ゲート電極３５の端部に対峙する部分に不純物濃度が約５．０×１０18ｃｍ-3の低濃度ソース・ドレイン領域３１１、３２１が形成される一方、そこを除く部分は、不純物濃度が約５．０×１０20ｃｍ-3の高濃度ソース・ドレイン領域３１２、３２２となる。このようにして、Ｐ型の駆動回路用ＴＦＴ３０が形成される。しかる後に、レジストマスク５１Ａを除去する。
【００８９】
次に、図１３（ｃ）に示すように、Ｎ型の画素用ＴＦＴ１０の形成領域およびＰ型の駆動回路用ＴＦＴ３０の形成領域をレジストマスク５２Ａで覆う。この状態で、ドナー型の不純物、たとえばリンイオンを０．７×１０15ｃｍ-2のドーズ量でイオン注入して、ゲート電極２５に対して自己整合的にソース領域２１およびドレイン領域２２を形成する（Ｎ型の不純物導入工程）。
【００９０】
その結果、不純物が導入されなかった部分がチャネル形成領域２３となる。但し、ソース領域２１およびドレイン領域２２のうち、ゲート電極２５の端部に対峙する部分では、そこを覆う層間絶縁膜４１が厚いため、その他の部分よりも、実際の不純物導入量が２桁ほど低い。従って、ソース領域２１およびドレイン領域２２では、ゲート電極２５の端部に対峙する部分に不純物濃度が約０．７×１０18ｃｍ-3の低濃度ソース・ドレイン領域２１１、２２１が形成される一方、そこを除く部分は、不純物濃度が約０．７×１０20ｃｍ-3の高濃度ソース・ドレイン領域２１２、２２２となる。このようにして、Ｎ型の駆動回路用ＴＦＴ２０が形成される。しかる後に、レジストマスク５２Ａを除去する。
【００９１】
次に、図１３（ｄ）に示すように、Ｎ型の駆動回路用ＴＦＴ２０の形成領域およびＰ型の駆動回路用ＴＦＴ３０の形成領域をレジストマスク５３Ａで覆う。この状態で、ドナー型の不純物、たとえばリンイオンを０．４×１０15ｃｍ-2のドーズ量でイオン注入して、ゲート電極１５に対して自己整合的にソース領域１１およびドレイン領域１２を形成する（Ｎ型の不純物導入工程）。
【００９２】
その結果、不純物が導入されなかった部分がチャネル形成領域１３となる。但し、ソース領域１１およびドレイン領域１２のうち、ゲート電極１５の端部に対峙する部分では、そこを覆う層間絶縁膜４１が厚いため、その他の部分よりも、実際の不純物導入量が２桁ほど低い。従って、ソース領域１１およびドレイン領域１２では、ゲート電極１５の端部に対峙する部分に不純物濃度が約０．４×１０18ｃｍ-3の低濃度ソース・ドレイン領域１１１、１２１が形成される一方、そこを除く部分は、不純物濃度が約０．４×１０20ｃｍ-3の高濃度ソース・ドレイン領域１１２、１２２となる。このようにして、Ｎ型の画素用ＴＦＴ１０が形成される。
【００９３】
このような方法で形成すれば、最小限の工程数で、かつ、各不純物導入工程におけるドーズ量を制御するだけで、各ＴＦＴのオン電流・オフ電流特性を最適化できる。なお、上記の製造方法における工程順序は、図１３（ｂ）、（ｃ）、（ｄ）で示す工程の間で入れ換えてもよい。
【実施例２】
【００９４】
：（第２形態に係るＬＤＤ  ＴＦＴの別の製造方法）
また、本例のＴＦＴは、以下の方法でも製造できる。
【００９５】
なお、以下に説明する方法では、半導体膜を形成してからゲート電極形成するまでの工程は、（第１参考形態に係る各TFTの製造方法）において、図４（ａ）〜図４（ｄ）を参照して説明した工程と同様である。従って、図１４（ａ）に示すように、ゲート電極１５、２５、３５を形成した以降の工程について説明する。
【００９６】
まず、図１４（ａ）に示すように、ゲート電極１５、２５、３５を形成した以降、Ｐ型の駆動回路用ＴＦＴ３０の形成予定領域をレジストマスク５４Ａで覆った状態で、画素用ＴＦＴ１０およびＮ型の駆動回路用ＴＦＴ２０の形成予定領域に対して、ドナー型の不純物、たとえば、リンイオンを約０．４×１０13ｃｍ-2のドーズ量でイオン注入し、ゲート電極１５、２５に対して自己整合的に不純物濃度が約０．４×１０18ｃｍ-3の低濃度のソース・ドレイン領域１１ｂ、１２ｂ、２１ｂ、２２ｂを形成する。なお、不純物が導入されなかった部分がチャネル形成領域１３、２３となる。しかる後に、レジストマスク５４Ａを除去する。
【００９７】
次に、図１４（ｂ）に示すように、Ｎ型の画素用ＴＦＴ１０およびＰ型の駆動回路用ＴＦＴ３０の形成予定領域をレジストマスク５５Ａで覆った状態で、Ｎ型の駆動回路用ＴＦＴ２０の形成予定領域に対して、ドナー型の不純物、たとえば、リンイオンを約０．３×１０13ｃｍ-2のドーズ量でイオン注入し、Ｎ型の駆動回路用ＴＦＴ２０の低濃度のソース・ドレイン領域２１ｂ、２２ｂの不純物濃度を約０．７×１０18ｃｍ-3まで高める。しかる後に、レジストマスク５５Ａを除去する。
【００９８】
次に、図１４（ｃ）に示すように、Ｐ型の駆動回路用ＴＦＴ３０の形成予定領域に加えて、Ｎ型の画素用ＴＦＴ１０およびＮ型の駆動回路用ＴＦＴ２０のゲート電極１５、２５をも広めに覆うレジストマスク５６Ａを形成した後、ドナー型の不純物、たとえばリンイオンを１．０×１０15ｃｍ-2のドーズ量でイオン注入する。ここで、レジストマスク５４Ａの端部と、ゲート電極１５、２５の端部との距離は、０．５μｍ〜２．０μｍ程度が適している。その結果、低濃度のソース・ドレイン領域１１ｂ、１２ｂ、２１ｂ、２２ｂには、不純物濃度が１．０×１０20ｃｍ-3の高濃度ソース・ドレイン領域１１２、１２２、２１２、２２２が形成される。一方、低濃度のソース・ドレイン領域１１ｂ、１２ｂ、２１ｂ、２２ｂのうち、レジストマスク５６Ａで覆われていた部分は、そのまま不純物濃度が約０．４×１０18ｃｍ-3の低濃度ソース・ドレイン領域１１１、１２１と、不純物濃度が約０．７×１０18ｃｍ-3の低濃度ソース・ドレイン領域２１１、２２１となる。このようにして、画素用ＴＦＴ１０およびＮ型の駆動回路用ＴＦＴ２０が形成される。しかる後に、レジストマスク５６Ａを除去する。
【００９９】
次に、図１４（ｄ）に示すように、Ｎ型の画素用ＴＦＴ１０およびＮ型の駆動回路用ＴＦＴ２０をレジストマスク５７Ａで覆った状態で、Ｐ型の駆動回路用ＴＦＴ３０の形成予定領域に対して、アクセプター型の不純物、たとえばボロンイオンを約５．０×１０13ｃｍ-2のドーズ量でイオン注入して、ゲート電極３５に対して自己整合的に不純物濃度が約５．０×１０18ｃｍ-3の低濃度のソース・ドレイン領域３１ｂ、３２ｂを形成する。不純物が導入されなかった部分がチャネル形成領域３３となる。しかる後に、レジストマスク５７Ａを除去する。
【０１００】
次に、図１４（ｅ）に示すように、画素用ＴＦＴ１０およびＮ型の駆動回路用ＴＦＴ２０に加えて、Ｐ型の駆動回路用ＴＦＴ３０のゲート電極３５をも広めに覆うレジストマスク５８Ａを形成した後、アクセプター型の不純物、たとえばボロンイオンを１．０×１０15ｃｍ-2のドーズ量でイオン注入する。ここで、レジストマスク５８Ａの端部と、ゲート電極３５の端部との距離は、０．５μｍ〜２．０μｍ程度が適している。その結果、低濃度のソース・ドレイン領域３１ｂ、３２ｂには、不純物濃度が１．０×１０20ｃｍ-3の高濃度ソース・ドレイン領域３１２、３２２が形成される。一方、低濃度のソース・ドレイン領域３１ｂ、３２ｂのうち、レジストマスク５８Ａで覆われていた部分は、そのまま不純物濃度が約５．０×１０18ｃｍ-3の低濃度ソース・ドレイン領域３１１、３２１となる。このようにして、Ｐ型の駆動回路用ＴＦＴ３０を形成する。
【０１０１】
かかる製造方法の他にも、ゲート電極１５、２５、３５の側面に異方性エッチングでサイドウォールを残し、このサイドウォールを用いてＬＤＤ構造のＴＦＴを製造する方法もある。
【０１０２】
（第２形態に係わる不純物濃度）
なお、本発明のアクティブマトリクス基板では、Ｎ型の画素用ＴＦＴの低濃度ソース・ドレイン領域の不純物濃度を約０．４×１０18ｃｍ-3とし、Ｎ型の駆動回路用ＴＦＴの低濃度ソース・ドレイン領域の不純物濃度を約０．７×１０18ｃｍ-3としたが、かかる不純物濃度に限定されることなく、Ｎ型の画素用ＴＦＴの低濃度ソース・ドレイン領域における不純物濃度をＮ型の駆動回路用ＴＦＴの低濃度ソース・ドレイン領域における不純物濃度に比較して低く設定さえすれば、画素領域におけるＴＦＴのオフリーク電流の低減と、駆動回路部におけるＴＦＴのオン電流の増大とを併せて実現できる。
【０１０３】
またここではＮ型の駆動回路用ＴＦＴの低濃度ソース・ドレイン領域の不純物濃度を約０．７×１０18ｃｍ-3とし、Ｐ型の駆動回路用ＴＦＴの低濃度ソース・ドレイン領域の不純物濃度を約５．０×１０18ｃｍ-3としたが、かかる不純物濃度に限定されることなく、Ｐ型の駆動回路用ＴＦＴの低濃度ソース・ドレイン領域における不純物濃度をＮ型の駆動回路用ＴＦＴの低濃度ソース・ドレイン領域における不純物濃度に比較して高く設定さえすれば、駆動回路におけるオン電流のバランスを向上できる。特に、Ｐ型の駆動回路用ＴＦＴの低濃度ソース・ドレイン領域における不純物濃度をＮ型の駆動回路用ＴＦＴの低濃度ソース・ドレイン領域における不純物濃度に対して約６倍から約８倍までの範囲に設定すれば、それらのオン電流を略同等にすることができる。
【０１０４】
なお、本例では第１導電型をＮ型とし第２導電型をＰ型としたが、逆にしてもよく、画素用ＴＦＴをＰ型で構成してもよい。
【０１０５】
（本発明の第３参考形態）
本発明の各ＬＤＤ  ＴＦＴの基本的な構成は第１、２形態と同様であるため、図１を参照して説明するとともに、対応する機能を有する部分については同じ符合を付してそれらの詳細な説明を省略する。
【０１０６】
本発明の液晶表示装置では第１導電型の画素用薄膜トランジスタの低濃度ソース・ドレイン領域は第１導電型の駆動回路用薄膜トランジスタの低濃度ソース・ドレイン領域と同等量の第１導電型の不純物と、この不純物のドーズ量よりも少なくて第２導電型の駆動回路用薄膜トランジスタの低濃度ソース・ドレイン領域と同等量の第２の導電型の不純物とが導入されている。これにより第１導電型の画素用薄膜トランジスタの低濃度ソース・ドレイン領域の第１導電型不純物濃度は駆動回路用薄膜トランジスタの低濃度ソース・ドレイン領域よりも実質的に低くなっている。例えば第１導電型をＮ型とすると、Ｎ型の画素用ＴＦＴ１０の低濃度ソース・ドレイン領域１１１、１２１の不純物濃度は、Ｎ型の駆動回路用ＴＦＴ２０の低濃度ソース・ドレイン領域２１１、２２２における不純物濃度に比較して実質的に低く設定してある。すなわち、Ｎ型の駆動回路用ＴＦＴ２０の低濃度ソース・ドレイン領域２１１、２２１における不純物濃度は、約３．０×１０18ｃｍ-3であり、Ｐ型の駆動回路用ＴＦＴ３０の低濃度ソース・ドレイン領域３１１、３２１における不純物濃度は、約２．０×１０18ｃｍ-3であるが、Ｎ型の画素用ＴＦＴ１０の低濃度ソース・ドレイン領域１１１、１２１には、Ｎ型の駆動回路用ＴＦＴ２０の低濃度ソース・ドレイン領域２１１、２２１と同等量のＮ型の不純物（不純物濃度が約３．０×１０18ｃｍ-3のリンイオン）と、Ｐ型の駆動回路用ＴＦＴ３０の低濃度ソース・ドレイン領域３１１、３２１と同等量のＰ型の不純物（不純物濃度が約２．０×１０18ｃｍ-3のボロンイオン）とが導入されている。それ故、Ｎ型の画素用ＴＦＴ１０の低濃度ソース・ドレイン領域１１１、１２１は、実質的には不純物濃度が約１．０×１０18ｃｍ-3の低濃度Ｎ型領域である。かかる低濃度ソース・ドレイン領域１１１、１２１は不純物濃度が約１．０×１０18ｃｍ-3のリンイオンのみが打ち込まれた低濃度Ｎ型領域と電気的特性において略等価である。
【０１０７】
（第３参考形態に係る各ＬＤＤ  ＴＦＴの製造方法）
このような構造のアクティブマトリクス基板１は、たとえば、以下の方法により製造できる。なお、以下の説明において、不純物濃度は、いずれも活性化アニール後の不純物濃度で表してある。
【０１０８】
まず、図１５（ａ）に示すように、石英基板などの絶縁基板２の表面に、ＬＰＣＶＤ法またはプラズマＣＶＤ法などを用いて半導体膜を形成した後、半導体膜をフォトリソグラフィ法によってパタニングし、それを島状の半導体膜１０ａ、２０ａ、３０ａにする。なお、半導体膜は、アモルファス半導体膜を形成した後、レーザアニール法または固相成長法により半導体膜を形成する場合もある。次に、島状の半導体膜１０ａ、２０ａ、３０ａに対して、熱酸化法、ＴＥＯＳ−ＣＶＤ法、ＬＰＣＶＤ法、プラズマＣＶＤ法、ＨＴＯ法などにより、厚さが約１２００オングストロームのシリコン酸化膜からなるゲート絶縁膜１４、２４、３４を形成する。
【０１０９】
次に、図１５（ｂ）に示すように、ゲート絶縁膜１４、２４、３４の表面に、ドープドシリコンやシリサイド膜などからなるゲート電極１５、２５、３５を形成する。
【０１１０】
次に、Ｎ型の駆動回路用ＴＦＴ２０の形成予定領域をレジストマスク７１で覆う一方、Ｎ型の画素用ＴＦＴ１０の形成予定領域については開放状態とする。この状態で、Ｐ型の駆動回路用ＴＦＴ３０の形成予定領域に対して、アクセプター型の不純物、たとえばボロンイオンを約２．０×１０13ｃｍ-2のドーズ量でイオン注入し、ゲート電極３５に対して自己整合的に不純物濃度が約２．０×１０18ｃｍ-3の低濃度のソース・ドレイン領域３１ａ、３２ａを形成する（１回目の不純物導入工程／低濃度第２導電型不純物導入工程）。なお、不純物が導入されなかった部分がチャネル形成予定領域３３となる。このとき、Ｎ型の画素用ＴＦＴ１０は、開放状態にあるため、Ｎ型の画素用ＴＦＴ１０の形成予定領域においても、ゲート電極１５に対して自己整合的にボロンイオンが約２．０×１０13ｃｍ-2のドーズ量でイオン注入される。その結果、低濃度（不純物濃度が約２．０×１０18ｃｍ-3）のＰ型のソース・ドレイン領域１１ｂ、１２ｂが形成される。なお、不純物が導入されなかった部分がチャネル形成予定領域１３となる。しかる後に、レジストマスク７１を除去する。
【０１１１】
次に、図１５（ｃ）に示すように、Ｐ型の駆動回路用ＴＦＴ３０の形成予定領域をレジストマスク７２で覆った状態で、Ｎ型の画素用ＴＦＴ１０およびＮ型の駆動回路用ＴＦＴ２０の形成予定領域に対して、ドナー型の不純物、たとえば、リンイオンを約３．０×１０13ｃｍ-2のドーズ量でイオン注入する（２回目の不純物導入工程／低濃度第１導電型不純物導入工程）。その結果、Ｎ型の駆動回路用ＴＦＴ２０の形成予定領域では、低濃度のソース・ドレイン領域２１ａ、２２ａが形成される。このとき、Ｎ型の画素用ＴＦＴ１０の形成予定領域には、先の低濃度第２導電型不純物導入工程において、低濃度（不純物濃度が約２．０×１０18ｃｍ-3）のＰ型のソース・ドレイン領域１１ｂ、１２ｂが形成されていたが、今回の不純物の導入によって、ソース・ドレイン領域１１ｂ、１２ｂは、導電型がＰ型からＮ型に反転し、実質的には、低濃度Ｎ型のソース・ドレイン領域１１ａ、１２ａとなる。ここで、低濃度のソース・ドレイン領域１１ａ、１２ａのリンイオンの実質的な濃度は、先のＰ型の不純物導入量と、今回のＮ型の不純物導入量との差に相当するＮ型の不純物濃度、すなわち、約１．０×１０18ｃｍ-3とみなすことができる。しかる後に、レジストマスク７２を除去する。
【０１１２】
次に、図１５（ｄ）に示すように、Ｎ型の画素用ＴＦＴ１０およびＮ型の駆動回路用ＴＦＴ２０に加えて、Ｐ型の駆動回路用ＴＦＴ３０のゲート電極３５をも広めに覆うレジストマスク７３を形成した後、アクセプター型の不純物、たとえばボロンイオンを１．０×１０15ｃｍ-2のドーズ量でイオン注入する（３回目の不純物導入工程／高濃度第２導電型不純物導入工程）。ここで、レジストマスク７３の端部と、ゲート電極３５の端部との距離は、０．５μｍ〜２．０μｍ程度が適している。その結果、低濃度のソース・ドレイン領域３１ａ、３２ａには、不純物濃度が１．０×１０20ｃｍ-3の高濃度ソース・ドレイン領域３１２、３２２が形成される。一方、低濃度のソース・ドレイン領域３１ａ、３２ａのうち、レジストマスク７３で覆われていた部分は、そのまま不純物濃度が約２．０×１０18ｃｍ-3の低濃度ソース・ドレイン領域３１１、３２１となる。このようにして、Ｐ型の駆動回路用ＴＦＴ３０を形成する。しかる後に、レジストマスク７３を除去する。
【０１１３】
次に、図１５（ｅ）に示すように、Ｐ型の駆動回路用ＴＦＴ３０の形成領域に加えて、Ｎ型の画素用ＴＦＴ１０およびＮ型の駆動回路用ＴＦＴ２０のゲート電極１５、２５をも広めに覆うレジストマスク７４を形成した後、ドナー型の不純物、たとえばリンイオンを１．０×１０15ｃｍ-2のドーズ量でイオン注入する（４回目の不純物導入工程／高濃度第１導電型不純物導入工程）。ここで、レジストマスク７４の端部と、ゲート電極１５、２５の端部との距離は、０．５μｍ〜２．０μｍ程度が適している。その結果、低濃度のソース・ドレイン領域１１ａ、１２ａ、２１ａ、２２ａには、不純物濃度が１．０×１０20ｃｍ-3の高濃度ソース・ドレイン領域１１２、１２２、２１２、２２２が形成される。一方、低濃度のソース・ドレイン領域１１ａ、１２ａのうち、レジストマスク７４で覆われていた部分は、そのまま不純物濃度が約１．０×１０18ｃｍ-3の低濃度ソース・ドレイン領域１１１、１２１となる。また、低濃度のソース・ドレイン領域２１ａ、２２ａのうち、レジストマスク７４で覆われていた部分は、そのまま不純物濃度が約３．０×１０18ｃｍ-3の低濃度ソース・ドレイン領域２１１、２２１となる。このようにして、Ｎ型の画素用ＴＦＴ１０およびＮ型の駆動回路用ＴＦＴ２０が形成される。
【０１１４】
このように本例のアクティブマトリクス基板１の製造方法では、Ｐ型の駆動回路用ＴＦＴ３０の低濃度ソース・ドレイン領域３１１、３２１を形成するための低濃度第２導電型不純物導入工程、およびＮ型の駆動回路用ＴＦＴ２０の低濃度ソース・ドレイン領域２１１、２２１を形成するための低濃度第１導電型不純物導入工程において、Ｎ型の画素用ＴＦＴ１０の低濃度ソース・ドレイン領域１１１、１２１の形成予定領域にアクセプタ型およびドナー型の不純物をそれぞれ導入し、それらの不純物濃度の差によって、画素用ＴＦＴ１０の低濃度ソース・ドレイン領域１１１、１２１を形成する。すなわち、Ｎ型およびＰ型の駆動回路用ＴＦＴ２０、３０の製造工程を援用しながら、Ｎ型の駆動回路用ＴＦＴ２０とは異なる電気的特性をもつＮ型の画素用ＴＦＴ１０を形成できる。従って、レジストマスク７１〜７４を形成するための４回のマスク形成工程と、４回の不純物導入工程とによって、５種類（ｎ+、ｐ+、画素用ｎ-、回路用ｎ-、ｐ-）の異なったソース・ドレイン領域が形成されるので有る。斯くして製造工程を増やすことなく、ＴＦＴの電気的特性を画素領域および駆動回路部毎に最適化することが可能と成り、表示むらなどが発生しにくく、かつ、駆動回路部の動作速度が高いアクティブマトリクス基板を安価に製造することができる。
【０１１５】
（第３参考形態に係る各ＬＤＤ  ＴＦＴの別の製造方法）
本発明の第３参考形態に係わる液晶表示装置用アクティブマトリクス基板１は以下に説明する方法でも製造できる。即ち、第１導電型の駆動回路用薄膜トランジスタ（Ｄｒ１  ＴＦＴ）の低濃度ソース・ドレイン領域を形成するための低濃度第１導電型不純物導入工程では、Ｄｒ１  ＴＦＴのソース・ドレイン領域の形成予定領域に加えて画素用薄膜トランジスタの低濃度ソース・ドレイン領域の形成予定領域にも低濃度の第１導電型不純物を導入する。しかる後に第２導電型の駆動回路用薄膜トランジスタ（Ｄｒ２  ＴＦＴ）の低濃度ソース・ドレイン領域を形成するための低濃度第２導電型不純物導入工程では、Ｄｒ２  ＴＦＴのソース・ドレイン領域の形成予定領域に加えて画素用薄膜トランジスタの低濃度ソース・ドレイン領域の形成予定領域にも先の低濃度第１導電型不純物導入工程における第１導電型不純物のドーズ量よりも小さなドーズ量の第２導電型不純物を導入する。こうして先に低濃度第１導電型不純物導入工程において形成された画素用薄膜トランジスタの低濃度ソース・ドレイン領域の形成予定領域における不純物濃度を実質的に低濃度化することによって、画素用薄膜トランジスタの低濃度ソース・ドレイン領域を形成するので有る。具体的には以下の様に製造する。
【０１１６】
まず、図１６（ａ）に示すように、石英基板などの絶縁基板２の表面に、ＬＰＣＶＤ法またはプラズマＣＶＤ法などを用いて半導体膜を形成した後、半導体膜をフォトリソグラフィ法によってパタニングして、それを島状の半導体膜１０ａ、２０ａ、３０ａにする。なお、半導体膜は、アモルファス半導体膜を形成した後、レーザアニール法または固相成長法により半導体膜を形成する場合もある。
次に、島状の半導体膜１０ａ、２０ａ、３０ａに対して、熱酸化法、ＴＥＯＳ−ＣＶＤ法、ＬＰＣＶＤ法、プラズマＣＶＤ法、ＨＴＯ法などにより、厚さが約１２００オングストローム程度のシリコン酸化膜からなるゲート絶縁膜１４、２４、３４を形成する。ここで必要に応じてトランジスタの閾値電圧を調整する為のイオン注入（チャンネルドープ工程）を行っても良い。チャンネルドープの一例としては１×１０12ｃｍ-2程度のドーズ量のボロンイオン打ち込みなどが可能で有る。
【０１１７】
次に、図１６（ｂ）に示すように、ゲート絶縁膜１４、２４、３４の表面に、ドープドシリコンやシリサイド膜などからなるゲート電極１５、２５、３５を形成する。次に、Ｐ型の駆動回路用ＴＦＴ３０の形成予定領域をレジストマスク８１で覆った状態で、Ｎ型の画素用ＴＦＴ１０およびＮ型の駆動回路用ＴＦＴ２０の形成予定領域に対して、ドナー型の不純物、たとえば、リンイオンを約３．０×１０13ｃｍ-2のドーズ量でイオン注入する（１回目の不純物導入工程／低濃度第１導電型不純物導入工程）。その結果、Ｎ型の駆動回路用ＴＦＴ２０の形成予定領域では、不純物濃度が約３．０×１０18ｃｍ-3の低濃度のソース・ドレイン領域２１ａ、２２ａが形成される。なお、不純物が導入されなかった部分がチャネル形成予定領域２３となる。この時点に於いてはＮ型の画素用ＴＦＴ１０の形成予定領域も低濃度（不純物濃度が約３．０×１０18ｃｍ-3）のソース・ドレイン領域１１ａ、１２ａが形成されている。しかる後に、レジストマスク８１を除去する。
【０１１８】
次に、図１６（ｃ）に示すように、Ｎ型の駆動回路用ＴＦＴ２０の形成予定領域をレジストマスク８２で覆う一方、Ｎ型の画素用ＴＦＴ１０の形成予定領域については開放状態とする。この状態で、Ｐ型の駆動回路用ＴＦＴ３０の形成予定領域に対して、アクセプター型の不純物、たとえばボロンイオンを約２．０×１０13ｃｍ-2のドーズ量でイオン注入して、ゲート電極３５に対して自己整合的に不純物濃度が約２．０×１０18ｃｍ-3の低濃度のソース・ドレイン領域３１ａ、３２ａを形成する（２回目の不純物導入工程／低濃度第２導電型不純物導入工程）。ここでＮ型の画素用ＴＦＴ１０は開放状態にあるため、そこにもボロンイオンが約２．０×１０13ｃｍ-2のドーズ量でイオン注入される。その結果、不純物濃度が当初約３．０×１０18ｃｍ-3であったＮ型のソース・ドレイン領域１１ａ、１２ａは今回の不純物の導入によって不純物濃度が実質的に低下する。すなわち、ソース・ドレイン領域１１ａ、１２ａは、先のＮ型の不純物導入量と今回のＰ型の不純物導入量との差に相当するドナー型の不純物濃度（約１．０×１０18ｃｍ-3のリンイオン）のみが導入された低濃度Ｎ型領域と電気的特性が略等価な領域となる。しかる後に、レジストマスク８２を除去する。
【０１１９】
次に、図１６（ｄ）に示すように、Ｎ型の画素用ＴＦＴ１０およびＮ型の駆動回路用ＴＦＴ２０の形成予定領域に加えて、Ｐ型の駆動回路用ＴＦＴ３０のゲート電極３５をも広めに覆うレジストマスク８３を形成した後、アクセプター型の不純物、たとえばボロンイオンを１．０×１０15ｃｍ-2のドーズ量でイオン注入する（３回目の不純物導入工程／高濃度第２導電型不純物導入工程）。その結果、低濃度のソース・ドレイン領域３１ａ、３２ａには、不純物濃度が１．０×１０20ｃｍ-3の高濃度ソース・ドレイン領域３１２、３２２が形成される。一方、低濃度のソース・ドレイン領域３１ａ、３２ａのうち、レジストマスク８３で覆われていた部分は、そのまま不純物濃度が約２．０×１０18ｃｍ-3の低濃度ソース・ドレイン領域３１１、３２１となる。このようにして、Ｐ型の駆動回路用ＴＦＴ３０を形成する。しかる後に、レジストマスク８３を除去する。
【０１２０】
次に、図１６（ｅ）に示すように、Ｐ型の駆動回路用ＴＦＴ３０の形成予定領域に加えて、Ｎ型の画素用ＴＦＴ１０およびＮ型の駆動回路用ＴＦＴ２０のゲート電極１５、２５をも広めに覆うレジストマスク８４を形成した後、ドナー型の不純物、たとえばリンイオンを１．０×１０15ｃｍ-2のドーズ量でイオン注入する（４回目の不純物導入工程／高濃度第１導電型不純物導入工程）。その結果、低濃度のソース・ドレイン領域１１ａ、１２ａ、２１ａ、２２ａには、不純物濃度が１．０×１０20ｃｍ-3の高濃度ソース・ドレイン領域１１２、１２２、２１２、２２２が形成される。一方、低濃度のソース・ドレイン領域１１ａ、１２ａのうち、レジストマスク８４で覆われていた部分は、そのまま不純物濃度が約１．０×１０18ｃｍ-3の低濃度ソース・ドレイン領域１１１、１２１となる。また、低濃度のソース・ドレイン領域２１ａ、２２ａのうち、レジストマスク８４で覆われていた部分は、そのまま不純物濃度が約３．０×１０18ｃｍ-3の低濃度ソース・ドレイン領域２１１、２２１となる。このようにして、Ｎ型の画素用ＴＦＴ１０およびＮ型の駆動回路用ＴＦＴ２０が形成される。
【０１２１】
このような製造方法もＮ型の駆動回路用ＴＦＴ２０の低濃度ソース・ドレイン領域２１１、２２１を形成するための低濃度第１導電型不純物導入工程とＰ型の駆動回路用ＴＦＴ３０の低濃度ソース・ドレイン領域３１１、３２１を形成するための低濃度第２導電型不純物導入工程で打ち込んだ各不純物濃度の差を利用して画素用ＴＦＴ１０の低濃度ソース・ドレイン領域１１１、１２１を形成出来る。すなわち、Ｎ型およびＰ型の駆動回路用ＴＦＴ２０、３０の製造工程を援用しながら、Ｎ型の駆動回路用ＴＦＴ２０とは異なる電気的特性をもつＮ型の画素用ＴＦＴ１０が形成されるので有る。従ってレジストマスク８１〜８４を形成するための４回のマスク形成工程と４回の不純物導入工程とによって、先と同様５種類のソース・ドレインがアクティブマトリクス基板１上に製造される。それ故、製造工程を増やすことなく、ＴＦＴの電気的特性を画素領域および駆動回路部毎に最適化することが可能と成り、表示むらなどが発生しにくく、かつ、駆動回路部の動作速度が高いアクティブマトリクス基板を用いた液晶表示装置を安価に製造することができるので有る。
【０１２２】
（第３参考形態に係る各ＬＤＤ  ＴＦＴのその他の製造方法）
なお、不純物の導入方法については、イオン注入法に他に、イオンドーピング法、プラズマドーピング法、レーザドーピング法などを用いてもよい。
【０１２３】
また、低濃度ソース・ドレイン領域を形成するにあたっては、マスクを用いる方法の他にも、ゲート電極１５、２５、３５の側面に異方性エッチングでサイドウォールを残し、このサイドウォールを用いて低濃度ソース・ドレイン領域を形成してもよい。また、マスク材質についてもレジストマスクに限定されない。
【０１２４】
さらに、Ｎ型の画素用ＴＦＴ１０における低濃度ソース・ドレイン領域１１１、１２１の形成予定領域に第１導電型および第２導電型の不純物を導入し、それらの不純物濃度の差によって、画素用ＴＦＴ１０の低濃度ソース・ドレイン領域１１１、１２１をＮ型の駆動回路用ＴＦＴ２０の低濃度ソース・ドレイン領域２１１、２２１に比して実質的に低濃度に形成するのであれば、高濃度ソース・ドレイン領域を形成する工程などの順序などについては、限定がない。
【０１２５】
たとえば、表１〜表３において、チャネルドープ工程をＣ／Ｄ、ゲート電極形成工程をＧ、低濃度Ｎ型の不純物導入工程をＮ- 、高濃度Ｎ型の不純物導入工程をＮ+ 、低濃度Ｐ型の不純物導入工程をＰ- 、高濃度Ｐ型の不純物導入工程をＰ+ で表すように、チャネルドープ工程についてはゲート電極形成工程の前に行い、低濃度Ｎ型の不純物導入工程および低濃度Ｐ型の不純物導入工程をゲート電極形成工程の後に行うのであれば、いずれの工程順序であってもよい。また、チャネルドープ工程については省略してもよい。
【０１２６】
【表１】
2004341540.tif 000003
【０１２７】
【表２】
2004341540.tif 000004
【０１２８】
【表３】
2004341540.tif 000005
【０１２９】
（第３参考形態に於ける不純物濃度の関係）
本発明の第３参考形態に関し、先の例ではＮ型の画素用ＴＦＴ１０の低濃度ソース・ドレイン領域１１１、１２１の不純物濃度を約１．０×１０18ｃｍ-3とし、Ｎ型の駆動回路用ＴＦＴ２０の低濃度ソース・ドレイン領域２１１、２２１の不純物濃度を約３．０×１０18ｃｍ-3としたが、画素用ＴＦＴ１０の低濃度ソース・ドレイン領域１１１、１２１をＮ型の駆動回路用ＴＦＴ２０の低濃度ソース・ドレイン領域２１１、２２１に比して実質的に低濃度に形成して、画素領域におけるＴＦＴのオフリーク電流の低減と、駆動回路部におけるＴＦＴのオン電流の増大とを併せて実現できる条件であれば、上記実施例に記載の不純物濃度に限定されるものではない。たとえばＮ型の駆動回路用ＴＦＴ２０の低濃度ソース・ドレイン領域２１１、２２１の不純物濃度を約１．０×１０17ｃｍ-3以下とした場合にはそのオフリーク電流を１×１０-14 Ａ以下にまで確実に低減できるので、液晶表示装置における表示の品位が大幅に向上する。
【０１３０】
ここで第３参考形態に於けるＬＤＤ不純物濃度が満たすべき好ましい関係を説明しておく。まず第１導電型の駆動回路用ＴＦＴ（Ｄｒ１  ＴＦＴ）および第１導電型の画素用ＴＦＴ（Ｐｉ１  ＴＦＴ）の低濃度ソース・ドレイン領域に打ち込まれた不純物量をＮI ｃｍ-3とし、第２導電型の駆動回路用ＴＦＴ（Ｄｒ２  ＴＦＴ）の低濃度ソース・ドレイン領域に打ち込まれた第２導電型不純物量をＮIIｃｍ-3とする。この時ＮI 、ＮIIが
０＜ＮII＜ＮI ＜１０×１０18  ・・・（１）の関係を満たせばＰｉ１  ＴＦＴが第１導電型ＬＤＤ  ＴＦＴとなり、Ｄｒ１ＴＦＴもＤｒ２  ＴＦＴもＬＤＤ  ＴＦＴと成る。この条件範囲は図１７に於いて（Ａ）（Ｄ）（Ｈ）で囲まれた三角形領域に相当する。更に条件（１）を満たし且つ
（ＮI −ＮII）≦３×１０18  ・・・（２）を満たせば、Ｐｉ１  ＴＦＴのオフリーク電流は十分小さく成る。この条件範囲は図１７に於いて（Ａ）（Ｄ）（Ｃ）（Ｂ）で囲まれた四角形領域に相当する。
更にＮI 、ＮIIが
０＜ＮII ≦（４×１０18）
ＮII＜ＮI ≦（ＮII＋３×１０18）  ・・・（３）を満たせば、Ｄｒ２  ＴＦＴのチャンネル長が４μｍ程度以下と短く成ってもＤｒ２  ＴＦＴは十分高いＳ／Ｄ耐圧を有する様に成り、Ｖｄｓの違いに依りトランジスタの閾値電圧（Ｖｔｈ）が変動するとの悪要件を回避し得る。即ち、Ｄｒ２  ＴＦＴにスケーリング則を適応し得るので有る。この条件範囲は図１７に於いて（Ｆ）（Ｄ）（Ｃ）（Ｉ）で囲まれた四角形領域に相当する。更にＮI 、ＮIIが
０＜ＮII＜ＮI ≦（ＮII＋３×１０18）        ＮI ≦（４×１０18）  ・・・（４）
を満たせば、Ｄｒ１  ＴＦＴのチャンネル長が４μｍ程度以下と短く成ってもＤｒ１  ＴＦＴも十分高いＳ／Ｄ耐圧を有する様に成る。即ちＤｒ１  ＴＦＴにもＤｒ２  ＴＦＴにも両者にスケーリング則を適応し得るので有る。この条件範囲は図１７に於いて（Ｆ）（Ｄ）（Ｃ）（Ｅ）で囲まれた四角形領域に相当する。
更に第１導電型がＮ型で第２導電型がＰ型の時ＮI 、ＮIIが        ０＜ＮII＜ＮI ≦（４×１０18）        （ＮI −３×１０18）≦ＮII≦（３×１０18）  ・・・（５）を満たせば、Ｄｒ２  ＴＦＴ（Ｐ型  ＴＦＴ）のチャンネル長が３μｍ程度以下と短く成ってもＤｒ２  ＴＦＴは十分高いＳ／Ｄ耐圧を有する様に成る。即ちＤｒ２  ＴＦＴの超微細化が可能と成る。この条件範囲は図１７に於いて（Ｇ）（Ｄ）（Ｃ）（Ｅ）（Ｊ）で囲まれた五角形領域に相当する。更に第１導電型（Ｎ型）の駆動回路用薄膜トランジスタのチャネル長ＬDr1をｘ（μｍ）とした時に（但し、０＜ｘ ≦３）、ｘとＮI 、ＮIIが
０＜ＮII＜ＮI ≦（ｘ×１０18）  ・・・（６）を満たせば、Ｎ型のＤｒ１  ＴＦＴのチャンネル長が３μｍ程度以下と短く成ってもＤｒ１  ＴＦＴも十分高いＳ／Ｄ耐圧を有する様に成る。即ちこの条件下ではＤｒ１  ＴＦＴもＤｒ２  ＴＦＴも両者の超微細化が可能と成る。この条件範囲は図１７に於いて（Ｇ）（Ｄ）（Ｃ）で囲まれた三角形領域に相当する。
【０１３１】
（第３参考形態に於ける導電型）
上記の説明では第１導電型をＮ型とし第２導電型をＰ型としたが、条件式（５）と（６）を除いてこれら導電型を逆にしてもよい。すなわち第１導電型をＰ型とし第２導電型をＮ型とするので有る。この場合画素用ＴＦＴはＰ型で構成される事と成る。一般にＰ型のＴＦＴの方がオフリーク電流のゲート電圧依存性が小さいので（Ｐ型ＴＦＴのゲート電圧を正の大きな値に設定してもリーク電流は差程大きく成らない）、表示品質が著しく向上するという利点がある。加えてこの場合ＤｒＰ  ＴＦＴのＬＤＤ濃度はＤｒＮ  ＴＦＴのＬＤＤ濃度よりも高く成るので本発明の第１参考形態の条件を満たし、第１参考形態の効果をも得られる。ドーズ量の一例としてはＰ型の駆動回路ＴＦＴの低濃度ソース・ドレイン領域に６×１０18ｃｍ-3のＰ型不純物を打ち込み、Ｎ型の駆動回路ＴＦＴの低濃度ソース・ドレイン領域に１×１０18ｃｍ-3のＮ型不純物を打ち込めば、Ｐ型の画素用ＴＦＴの不純物濃度は実質的に５×１０18ｃｍ-3と成る。第１導電型と第２導電型を入れ換えた場合に於けるＬＤＤ領域の適正な不純物濃度は、図１７で横軸と縦軸とを入れ代えた条件範囲で有る。
【０１３２】
（第３参考形態に於けるレイアウト）
第３参考形態に於いても無論第１参考形態の（本発明に係わるレイアウト）の章で説明したレイアウトは適応される。それに加えて図１１に示すように、Ｎ型の画素用ＴＦＴ１０の低濃度ソース・ドレイン領域１１１、１２１の長さおよび幅をそれぞれＬPiNLDD、ＷPiNLDDとし、Ｎ型の駆動回路用ＴＦＴ２０の低濃度ソース・ドレイン領域２１１、２２１の長さおよび幅をそれぞれＬDrNLDD、ＷDrNLDDとし、Ｐ型の駆動回路用ＴＦＴ３０の低濃度ソース・ドレイン領域３１１、３２１の長さおよび幅をそれぞれＬDrPLDD、ＷDrPLDDとしたときに、ＬPiNLDD、ＷPiNLDD、ＬDrNLDD、ＷDrNLDDは
（ＬPiNLDD／ＷPiNLDD）≧（ＬDrNLDD／ＷDrNLDD）の式を満たして居る事が望ましい。こうする事でＰｉ  ＴＦＴではより確実にオフリーク電流を押さえ、Ｄｒ  ＴＦＴでは十分に高いオン電流が得られるからで有る。更にＬDrNLDD、ＷDrNLDDとＬDrPLDD、ＷDrPLDDは      （ＬDrNLDD／ＷDrNLDD）＞（ＬDrPLDD／ＷDrPLDD）の式を満たして居ることが望ましい。第３参考形態の発明で第１導電型をＮ型とすると、駆動回路用Ｐ型ＴＦＴのＬＤＤ濃度は必ず駆動回路用Ｎ型ＴＦＴのＬＤＤ濃度よりも低く成って仕舞い、本発明の第１参考形態の条件を満たし得ない。即ちＮ型に比べて移動度の低いＰ型ＬＤＤ  ＴＦＴのＬＤＤ領域に起因する寄生抵抗のほうがＮ型ＬＤＤのそれよりも高く成って仕舞う。そこでＬＤＤ領域のレイアウトを上式の様に設定すると、第１参考形態の条件を満たし得ずともＰ型ＴＦＴと型ＴＦＴのオン電流値を揃える事が可能と成る訳で有る。即ち第３参考形態に於いてもこうする事に依りゲート容量バランスが取れ、同時にオン電流のバランスも取れる様に成るので有る。
【０１３３】
（本発明の第４参考形態）
本発明の第１参考形態から第３参考形態では各ＴＦＴの特性を最適化するにあたって低濃度ソース・ドレイン領域の不純物濃度を最適化したが、本発明ではその構造によって、各ＴＦＴの特性を最適化する。但し、各ＴＦＴの基本的な構成は、第１参考形態ないし第３参考形態と同様であるため、図１を参照して説明するとともに、対応する機能を有する部分については同じ符合を付してそれらの詳細な説明を省略する。
【０１３４】
本発明の液晶表示装置はアクティブマトリクス基板上に駆動回路部に形成されＣＭＯＳ回路を構成する第１導電型および第２導電型の駆動回路用薄膜トランジスタと、画素領域に形成された第１導電型の画素用薄膜トランジスタとを少なくとも有する。これら第１導電型の画素用薄膜トランジスタ及び第１導電型の駆動回路用薄膜トランジスタ、第２導電型の駆動回路用薄膜トランジスタはいずれもソース・ドレイン領域のうちゲート電極の端部に対してゲート絶縁膜を介して対峙する部分に低濃度ソース・ドレイン領域を備えるＬＤＤ構造を有しており、第１導電型の画素用薄膜トランジスタの低濃度ソース・ドレイン領域の長さは第１導電型の駆動回路用薄膜トランジスタの低濃度ソース・ドレイン領域の長さより長く設定されて居る。これを図１を用いて具体的に説明する。なおここでは第１導電型をＮ型とし第２導電型をＰ型として説明するが、無論この反対で第１導電型をＰ型とし第２導電型をＮ型としてとしても良い。
【０１３５】
図１ではＮ型の画素用ＴＦＴ１０の低濃度ソース・ドレイン領域１１１、１２１の長さはＮ型の駆動回路用ＴＦＴ２０の低濃度ソース・ドレイン領域２１１、２２１の長さより長く設定してある。例えばＮ型の画素用ＴＦＴ１０の低濃度ソース・ドレイン領域１１１、１２１の長さが約２μｍであるのに対し、Ｎ型の駆動回路用ＴＦＴ２０の低濃度ソース・ドレイン領域２１１、２２１の長さは約１．５μｍである。
【０１３６】
更に本発明の液晶表示装置はＰ型の駆動回路用薄膜トランジスタの低濃度ソース・ドレイン領域の長さがＮ型の駆動回路用薄膜トランジスタの前記低濃度ソース・ドレイン領域の長さより短く設定されている。即ち図１のＰ型の駆動回路用ＴＦＴ３０の低濃度ソース・ドレイン領域３１１、３２１の長さをＮ型の駆動回路用ＴＦＴ２０の低濃度ソース・ドレイン領域２１１、２２１の長さに対して短く設定してある。たとえばＮ型の駆動回路用ＴＦＴ２０の低濃度ソース・ドレイン領域２１１、２２１の長さが約１．５μｍで有れば、Ｐ型の駆動回路用ＴＦＴ３０の低濃度ソース領域３１１の長さ及び低濃度ドレイン領域３２１の長さは約０．８μｍで有る。このＬＤＤ長の長さの関係は、Ｎ型の駆動回路用ＴＦＴ２０で好ましくは低濃度ソース・ドレイン領域２１１、２２１の長さを約０．８から２μｍに設定し、Ｐ型の駆動回路用ＴＦＴ３０では低濃度ソース・ドレイン領域３１１、３２１の長さを約０．５から１μｍに設定する。更にこの条件下でＮ型の駆動回路用ＴＦＴ３０における低濃度ソース・ドレイン領域３１１、３２１の長さをＰ型の駆動回路用ＴＦＴ２０における低濃度ソース・ドレイン領域２１１、２２１の長さに対して約１．５倍から約３倍までの範囲に設定するば、理想的で有る。なお第４参考形態のＣＭＯＳ  ＴＦＴでも第１参考形態の（本発明に係わるレイアウト）の章で説明した事柄が適応される。即ちＬDrN 、ＷDrN 、ＬDrP 、ＷDrP が以下の式
０．８≦（ＬDrN ・ＷDrN ）／（ＬDrP ・ＷDrP ）≦１．２５を満たす範囲内であれば、ゲート容量のバランスを確保できる。たとえば、レイアウト面から、ＷDrN とＷDrP とを等しくする必要がある場合には、ＬDrN とＬDrP が以下の式
０．８≦  ＬDrN／ＬDrP ≦１．２５
を満たすように設定する。
【０１３７】
更に図１１に示すように、Ｎ型の画素用ＴＦＴ１０の低濃度ソース・ドレイン領域１１１、１２１の長さおよび幅をそれぞれＬPiNLDD、ＷPiNLDDとし、Ｎ型の駆動回路用ＴＦＴ２０の低濃度ソース・ドレイン領域２１１、２２１の長さおよび幅をそれぞれＬDrNLDD、ＷDrNLDDとし、Ｐ型の駆動回路用ＴＦＴ３０の低濃度ソース・ドレイン領域３１１、３２１の長さおよび幅をそれぞれＬDrPLDD、ＷDrPLDDとしたときに、ＬPiNLDD、ＷPiNLDD、ＬDrNLDD、ＷDrNLDDを、以下の式      （ＬPiNLDD／ＷPiNLDD）≧（ＬDrNLDD／ＷDrNLDD）      １．５＜（ＬDrNLDD／ＷDrNLDD）／（ＬDrPLDD／ＷDrPLDD）＜３．０の式を満たして居ることが望ましい。こうする事に依りゲート容量バランスが取れ、同時にオン電流のバランスも取れるからで有る。
【０１３８】
このように構成した各ＴＦＴにおける低濃度ソース・ドレイン領域の長さと、オン、オフ電流特性との関係を、図１８および図１９に示す。まず、図１８には、ＬＤＤ構造のＮ型のＴＦＴにおける低濃度ソース・ドレイン領域の長さとオン電流との関係を実線Ｌ２８で示し、ＬＤＤ構造のＰ型のＴＦＴにおける低濃度ソース・ドレイン領域の長さとオン電流との関係を実線Ｌ２９で示してある。ここで低濃度ソース・ドレイン領域の不純物濃度はＰ型及びＮ型のいずれのＴＦＴでも約２×１０18ｃｍ-3としてある。ＴＦＴのチャネルサイズはＷ／Ｌ＝１０／１０（μｍ）であり、ソース・ドレイン電圧はＶｄｓ＝５Ｖであり、ゲート電圧はＶｇｓ＝１０Ｖである。この検討結果によれば、ＴＦＴではＰ型及びＮ型のいずれのタイプでも、低濃度ソース・ドレイン領域の長さを短くする方が、この部分における寄生抵抗値が小さくなる分だけ、大きなオン電流を得ることができるといえる。従ってＣＭＯＳ回路のゲート容量バランスを崩すことなく、同時にオン電流のバランスを確保するという観点からすれば、Ｎ型のＴＦＴにおける低濃度ソース・ドレイン領域の長さをＰ型のＴＦＴにおける低濃度ソース・ドレイン領域の長さに対して約１．５倍から約３倍までの範囲とすればよい。
【０１３９】
一方図１６にはＬＤＤ構造のＮ型のＴＦＴにおける低濃度ソース・ドレイン領域の長さとオフリーク電流との関係を実線Ｌ３０で示し、ＬＤＤ構造のＰ型のＴＦＴにおける低濃度ソース・ドレイン領域の長さとオフリーク電流との関係を実線Ｌ３１で示してある。ここで、低濃度ソース・ドレイン領域の不純物濃度は、Ｐ型及びＮ型のいずれのＴＦＴでも、約２×１０18ｃｍ-3としてある。チャネルサイズはＷ／Ｌ＝１０／１０（μｍ）であり、ソース・ドレイン電圧はＶｄｓ＝５Ｖであり、ゲート電圧Ｖｇｓ＝０Ｖである。この検討結果によれば低濃度ソース・ドレイン領域の長さを長くする方が、ドレイン端での電界緩和がより効率的に進み、それ故オフリーク電流を低減することができるといえる。
【０１４０】
この様に本発明の液晶表示装置に用いられるアクティブマトリクス基板では各ＴＦＴをＬＤＤ構造にしてあることに加えて、Ｎ型の駆動回路用ＴＦＴ２０の低濃度ソース・ドレイン領域２１１、２２１の長さをＮ型の画素用ＴＦＴ１０の低濃度ソース・ドレイン領域１１１、１２１の長さよりも短く設定して有り、その値は約０．８から２μｍ程度と成って居る。一方、Ｎ型の画素用ＴＦＴ１０の低濃度ソース・ドレイン領域１１１、１２１の長さは約１から２．５μｍ程度で有る。こうした事実を反映して、図２０に実線Ｌ４２で示すようにＮ型の駆動回路用ＴＦＴ２０のオン電流は十分大きく、その一方で一点鎖線Ｌ４３で示すようにＮ型の画素用ＴＦＴ１０のオフリーク電流は窮めて小さく成って居る。しかもＰ型の駆動回路用ＴＦＴ３０の低濃度ソース・ドレイン領域３１１、３２１の長さをＮ型の駆動回路用ＴＦＴ２０の低濃度ソース・ドレイン領域２１１、２２１の長さよりも短くして有り、その値は約０．５から１μｍ程度で有る。これにより図２０に点線Ｌ４４で示すようにＰ型の駆動回路用ＴＦＴ３０のオン電流がＮ型の駆動回路用ＴＦＴ２０のオン電流と同等のレベルまで改善されている。それ故、シフトレジスタの動作条件に充分なマージンを確保でき、更にオン電流のアンバランスに起因する誤動作も発生しない。しかもＰ型のＴＦＴとＮ型のＴＦＴとの間では素子サイズが略同じであるため、ゲート容量もほぼ同等である。
【０１４１】
（第４参考形態に於けるＬＤＤ長）
これまでの説明ではＮ型の画素用ＴＦＴの低濃度ソース・ドレイン領域の長さを２μｍとし、Ｎ型の駆動回路用ＴＦＴの低濃度ソース・ドレイン領域の長さを１．５μｍとして来たが、かかる長さに限定されることは無い。Ｎ型の画素用ＴＦＴの低濃度ソース・ドレイン領域の長さをＮ型の駆動回路用ＴＦＴの低濃度ソース・ドレイン領域の長さより長く設定さえすれば、画素領域におけるＴＦＴのオフリーク電流の低減と、駆動回路部におけるＴＦＴのオン電流の増大とを併せて実現できる。又Ｎ型の駆動回路用ＴＦＴの低濃度ソース・ドレイン領域の長さを０．８〜２．０μｍとし、Ｐ型の駆動回路用ＴＦＴの低濃度ソース・ドレイン領域の長さを０．５〜１．０μｍとして説明して来たが、矢張りかかる長さに限定される物では無い。Ｐ型の駆動回路用ＴＦＴの低濃度ソース・ドレイン領域の長さをＮ型の駆動回路用ＴＦＴの低濃度ソース・ドレイン領域の長さより短く設定しさえすれば、駆動回路におけるオン電流のバランスを向上できる。特に、Ｐ型の駆動回路用ＴＦＴの低濃度ソース・ドレイン領域の長さをＮ型の駆動回路用ＴＦＴの低濃度ソース・ドレイン領域の長さに対して約１／３から約１／１．５倍までの範囲に設定すれば、それらのオン電流を略同等にすることができる。
【０１４２】
（本発明の第５参考形態）
本発明の第５参考形態では各ＬＤＤ  ＴＦＴの特性を低濃度ソース・ドレイン領域の不純物濃度及びその構造に依りを最適化する。但し、各ＴＦＴの基本的な構成は、第１参考形態ないし第４参考形態と同様であるため、図１を参照して説明するとともに、対応する機能を有する部分については同じ符合を付してそれらの詳細な説明を省略する。
【０１４３】
本発明の液晶表示装置はアクティブマトリクス基板上に駆動回路部に形成されＣＭＯＳ回路を構成する第１導電型および第２導電型の駆動回路用薄膜トランジスタと、画素領域に形成された第１導電型の画素用薄膜トランジスタとを少なくとも有する。これら第１導電型の画素用薄膜トランジスタ及び第１導電型の駆動回路用薄膜トランジスタ、第２導電型の駆動回路用薄膜トランジスタはいずれもソース・ドレイン領域のうちゲート電極の端部に対してゲート絶縁膜を介して対峙する部分に低濃度ソース・ドレイン領域を備えるＬＤＤ構造を有しており、第１導電型の画素用薄膜トランジスタの低濃度ソース・ドレイン領域の長さは第１導電型の駆動回路用薄膜トランジスタの低濃度ソース・ドレイン領域の長さより長く設定されて居る。更に第１導電型の画素用薄膜トランジスタにおける低濃度ソース・ドレイン領域の不純物濃度は第１導電型の駆動回路用薄膜トランジスタにおける低濃度ソース・ドレイン領域の不純物濃度に比較して低く成って居る。
これを図１を用いて具体的に説明する。なおここでは第１導電型をＮ型とし第２導電型をＰ型として説明するが、無論この反対で第１導電型をＰ型とし第２導電型をＮ型としてとしても良い。
【０１４４】
図１ではＮ型の画素用ＴＦＴ１０の低濃度ソース・ドレイン領域１１１、１２１の長さはＮ型の駆動回路用ＴＦＴ２０の低濃度ソース・ドレイン領域２１１、２２１の長さより長く設定してある。例えばＮ型の画素用ＴＦＴ１０の低濃度ソース・ドレイン領域１１１、１２１の長さが約２μｍであるのに対し、Ｎ型の駆動回路用ＴＦＴ２０の低濃度ソース・ドレイン領域２１１、２２１の長さは約１．５μｍである。同時にＮ型の画素用ＴＦＴ１０における低濃度ソース・ドレイン領域１１１、１２１の不純物濃度はＮ型の駆動回路用ＴＦＴ２０における低濃度ソース・ドレイン領域２１１、２２１の不純物濃度に比較して低く設定してある。一例としてはＮ型の画素用ＴＦＴ１０の低濃度ソース・ドレイン領域１１１、１２１における不純物濃度を約０．４×１０18ｃｍ-3とし、Ｎ型の駆動回路用ＴＦＴ２０の低濃度ソース・ドレイン領域２１１、２２１における不純物濃度を約０．７×１０18ｃｍ-3とする。
【０１４５】
更に本発明の液晶表示装置はＰ型の駆動回路用薄膜トランジスタの低濃度ソース・ドレイン領域３１１、３２１の長さがＮ型の駆動回路用薄膜トランジスタの低濃度ソース・ドレイン領域２１１、２２１の長さより短く設定されている。たとえばＮ型の駆動回路用ＴＦＴ２０の低濃度ソース・ドレイン領域２１１、２２１の長さが約１．５μｍで有れば、Ｐ型の駆動回路用ＴＦＴ３０の低濃度ソース領域３１１の長さ及び低濃度ドレイン領域３２１の長さは約０．８μｍで有る。
このＬＤＤ領域の長さの関係は、Ｎ型の駆動回路用ＴＦＴ２０で好ましくは低濃度ソース・ドレイン領域２１１、２２１の長さを約０．８から２μｍに設定し、Ｐ型の駆動回路用ＴＦＴ３０では低濃度ソース・ドレイン領域３１１、３２１の長さを約０．５から１μｍに設定する。更にこの条件下でＮ型の駆動回路用ＴＦＴ３０における低濃度ソース・ドレイン領域３１１、３２１の長さをＰ型の駆動回路用ＴＦＴ２０における低濃度ソース・ドレイン領域２１１、２２１の長さに対して約１．５倍から約３倍までの範囲に設定するば、理想的で有る。又本発明ではＰ型の駆動回路用ＴＦＴ３０の低濃度ソース・ドレイン領域３１１、３２１における不純物濃度を、Ｎ型の駆動回路用ＴＦＴ２０の低濃度ソース・ドレイン領域２１１、２２１における不純物濃度に対して高く設定してある。たとえば、Ｎ型の駆動回路用ＴＦＴ２０では、低濃度ソース・ドレイン領域２１１、２２１の不純物濃度を約０．７×１０18ｃｍ-3に設定してあるのに対して、Ｐ型の駆動回路用ＴＦＴ３０では、低濃度ソース・ドレイン領域３１１、３２１の不純物濃度を約５．０×１０18ｃｍ-3に設定してある。すなわち、Ｐ型の駆動回路用ＴＦＴ３０における低濃度ソース・ドレイン領域３１１、３２１の不純物濃度をＮ型の駆動回路用ＴＦＴ２０における低濃度ソース・ドレイン領域２１１、２２１の不純物濃度に対して約６倍から約８倍までの範囲に設定してある。なお第５参考形態のＣＭＯＳ  ＴＦＴでも第１参考形態の（本発明に係わるレイアウト）の章で説明した事柄が適応される。即ちＬDrN 、ＷDrN 、ＬDrP 、ＷDrP が以下の式    ０．８≦（ＬDrN ・ＷDrN ）／（ＬDrP ・ＷDrP ）≦１．２５を満たす範囲内であれば、ゲート容量のバランスを確保できる。更にＮ型の駆動回路用薄膜トランジスタの低濃度ソース・ドレイン領域の長さおよび幅をそれぞれＬDrNLDD、ＷDrNLDDとし、Ｐ型の駆動回路用薄膜トランジスタの低濃度ソース・ドレイン領域の長さおよび幅をそれぞれＬDrPLDD、ＷDrPLDDとしたときに、ＬDrNLDD、ＷDrNLDD、ＬDrPLDD、ＷDrPLDDが    １．５＜（ＬDrNLDD／ＷDrNLDD）／（ＬDrPLDD／ＷDrPLDD）＜３．０の式を満たして居ることが望ましい。こうする事に依りオン抵抗を揃え、同時にゲート容量バランスが取れるからで有る。
【０１４６】
なお第５参考形態に於けるＬＤＤ長の関係は（第４参考形態に於けるＬＤＤ長）に準ずる。又ＬＤＤ領域に於ける不純物濃度の関係は（第２形態に係わる不純物濃度）に準ずる。
【０１４７】
（本発明の第６参考形態）
本発明の第６参考形態はＮ型およびＰ型の薄膜トランジスタによりＣＭＯＳ回路が構成された薄膜半導体装置に関する。ここでは図１１に示す様にＮ型の薄膜トランジスタの低濃度ソース・ドレイン領域の長さおよび幅をそれぞれＬDrNLDD、ＷDrNLDDとし、Ｐ型の薄膜トランジスタの低濃度ソース・ドレイン領域の長さおよび幅をそれぞれＬDrPLDD、ＷDrPLDDとしたときに、ＬDrNLDD、ＷDrNLDD、ＬDrPLDD、ＷDrPLDDは、以下の式
（ＬDrNLDD／ＷDrNLDD）≧（ＬDrPLDD／ＷDrPLDD）を満たして居る。更に本発明は斯様な薄膜半導体装置が形成された基板を構成要素の一部とする電子機器で有る。
【０１４８】
これ迄説明して来た様にＬＤＤ  ＴＦＴのオン抵抗を決めるのは移動度などに代表されるチャンネル抵抗とＬＤＤ領域に起因するＬＤＤ抵抗の両者で有る。一方Ｐ型の移動度は通常Ｎ型の移動度よりも低いから必然的にＰ型ＴＦＴのチャンネル抵抗はＮ型ＴＦＴのチャンネル抵抗よりも高く成って仕舞う。そこで本発明ではこのチャンネル抵抗の相違をＬＤＤ抵抗の相違にて相殺するので有る。Ｐ型の駆動回路用ＴＦＴ３０ではこうして低濃度ソース・ドレイン領域３１１、３２１における抵抗値がＮ型よりも小さくなる為、Ｐ型ＴＦＴのオン電流とＮ型ＴＦＴのオン電流をチャンネルサイズを両者の間でほぼ同等とした儘揃える事が出来るので有る。ゲート容量バランスを取るとの視点からはＬDrN 、ＷDrN 、ＬDrP 、ＷDrP が
０．８≦（ＬDrN ・ＷDrN ）／（ＬDrP ・ＷDrP ）≦１．２５の式を満たして居る事が望まれる。特にＷDrN＝ＷDrPで有ったり、ＬDrN＝ＬDrPで有れば複雑な回路のレイアウトも容易と成り、より高機能を備えたＣＭＯＳ薄膜半導体装置と成る。従ってこの様な薄膜半導体装置を利用して各種回路が形成され、高性能化した携帯様コンピューターなどの電子機器が実現されるので有る。なお第６参考形態の発明ではＬＤＤ領域の不純物濃度になんの制限も設けられない。即ち第１参考形態の条件を組み合わせる事も可能で有るし、或いはＬＤＤ領域の不純物濃度をチャンネル形成領域の不純物濃度と同一とした所謂オフセット構造と組み合わせる事も可能で有る。
【０１４９】
上記と同様の思想はＬＤＤ  ＴＦＴを用いた液晶表示装置に対しても適応する事が出来る。即ち本発明の液晶表示装置はアクティブマトリクス基板上に駆動回路部でＣＭＯＳ回路を構成する第１導電型および第２導電型の駆動回路用薄膜トランジスタと、画素領域に形成された第１導電型の画素用薄膜トランジスタとを有し、駆動回路用薄膜トランジスタおよび画素用薄膜トランジスタはソース・ドレイン領域のうち、ゲート電極の端部に対してゲート絶縁膜を介して対峙する部分に低濃度ソース・ドレイン領域を備えるＬＤＤ構造と成って居る。この際第１導電型の画素用薄膜トランジスタの低濃度ソース・ドレイン領域１１１、１２１の長さおよび幅をそれぞれＬPiILDD、ＷPiILDDとし、第１導電型の駆動回路用薄膜トランジスタの低濃度ソース・ドレイン領域２１１、２２１の長さおよび幅をそれぞれＬDrILDD、ＷDrILDDとすると、ＬPiILDD、ＷPiILDD、ＬDrILDD、ＷDrILDDは、
（ＬPiILDD／ＷPiILDD）≧（ＬDrILDD／ＷDrILDD）の式を満たしている。
【０１５０】
このように構成すると、Ｎ型の駆動回路用ＴＦＴ２０では低濃度ソース・ドレイン領域２１１、２２１における抵抗値が小さくなる分だけ、大きなオン電流を得ることができる。一方、Ｎ型の画素用ＴＦＴ１０では、低濃度ソース・ドレイン領域１１１、１２１に電界緩和が進む為、オフリーク電流を小さくすることができるので有る。
【０１５１】
（本願発明の構成）
第１参考形態ないし第３参考形態で説明したように、各ＴＦＴにおいて低濃度ソース・ドレイン領域の不純物濃度を最適化することによってＴＦＴの電気的特性を向上する発明と、第４参考形態及第６参考形態で説明したように、各ＴＦＴにおいて低濃度ソース・ドレイン領域のサイズを最適化することによってＴＦＴの電気的特性を向上する発明とについては、それぞれ個別に用いてもよいが、各発明形態に記載の構成をそれぞれ組み合わせてもよい。例えば第３参考形態と第６参考形態とを組み合わせれば、各領域に対する不純物導入量についての制約が有るが故各ＴＦＴにおいて低濃度ソース・ドレイン領域の不純物濃度を変えただけでは達成できないような駆動回路用ＴＦＴ同士のオン電流のバランス確保をも各ＴＦＴにおける低濃度ソース・ドレイン領域のサイズを最適化することによって達成することができる。
【０１５２】
又いずれの発明形態に於いても１画素あたり１つのＴＦＴを介して画素への書き込みを行う構成になっているが、本発明のＴＦＴを用いたＣＭＯＳ回路を介して画素への書き込みを行ってもよい。
【０１５３】
（本発明の液晶表示装置を用いた電子機器）
本発明により得られた液晶表示装置をフルカラーの携帯型パーソナルコンピューター（ノートＰＣ）の筐体に組み込んだ。クロック生成回路、シフトレジスター回路、ＮＯＲゲート、デジタル映像信号線、ラッチ回路１、ラッチパルス線、ラッチ回路２、リセット線１、ＡＮＤゲート、規準電位線、リセット線２、容量分割に依る６ビットＤ／Ａコンバーター、ＣＭＯＳアナログスウィッチなどから成る６ビットデジダルデータドライバーをアクティブマトリクス基板が内蔵して居り、これら高なの回路も総て本発明のＣＭＯＳ薄膜半導体装置から出来上がっている。この液晶表示装置ではコンピューターからのデジタル映像信号を直接液晶表示装置に入力出来る為、外部回路構成が簡素と化し、同時に消費電力も窮めて小さく成った。加えて表示ぶに用いられているＰｉ  ＴＦＴも高性能で有る為、このノートＰＣは非常に美しい表示画面を有する良好な電子機器で有る。これにより長時間使用可能で、且つ綺麗な表示画面を有する超小型軽量電子機器が作成された。
【０１５４】
以上説明したように、本発明の第１参考形態に係る薄膜半導体装置では、ＣＭＯＳ回路が構成する前記Ｎ型およびＰ型のＴＦＴは、ＬＤＤ構造を有しているとともに、Ｐ型のＴＦＴにおける低濃度・ドレイン領域の不純物濃度は、Ｎ型のＴＦＴにおける低濃度ソース・ドレイン領域の不純物濃度に比較して高いことを特徴とする。従って、本発明によれば、ゲート電極の端部に対して対峙する部分が低濃度ソース領域および低濃度ドレイン領域になっているため、ドレイン端における電界強度が緩和される。このためＳ／Ｄ耐圧やＳ／Ｇ耐圧が高くなり、ＴＦＴの短チャネル長化等の微細化が可能である。これに依りオン電流は増大し、駆動回路の高速動作が可能となる。しかも短チャネル長化によってゲート容量が小さくなるので、この点からも、駆動回路の高速動作が可能となる。また、駆動回路では、ＴＦＴのオフリーク電流が小さいので、誤動作が発生しにくいとともに、ＣＭＯＳ回路の消費電流も小さく成る。さらに、Ｐ型のＴＦＴにおける低濃度ソース・ドレイン領域の不純物濃度はＮ型のＴＦＴのそれに比して高いため、各ＴＦＴ間で素子サイズをほぼ同一、或いは同一とした儘、Ｎ型およびＰ型のＴＦＴ間におけるオン電流特性を同等にすることができ、ゲート容量のバランスも崩れず、それ故回路の誤動作も生じにくい。又、ドレイン端での電界緩和が進む結果回路の信頼性も著しく向上するので有る。
【０１５５】
本発明の第２形態に係る液晶表示装置では、各ＴＦＴがＬＤＤ構造を有しているとともに、第１導電型の画素用ＴＦＴにおける低濃度ソース・ドレイン領域の不純物濃度は、第１導電型の駆動回路用ＴＦＴにおける低濃度ソース・ドレイン領域の不純物濃度に比較して低いことを特徴とする。従って、本発明では、ＬＤＤ構造による効果に加えて、画素用ＴＦＴのオフ電流の一層の低減と、駆動回路用ＴＦＴのオン電流の一層の増大とを併せて達成できる。それ故、表示むらなどが発生せず、かつ、駆動回路部の動作速度がさらに高い液晶表示装置を実現できる。
【０１５６】
本発明の第３参考形態では、各ＴＦＴがＬＤＤ構造を有しているとともに、画素用ＴＦＴの低濃度ソース・ドレイン領域は、第１導電型および第２導電型の不純物が導入されていることにより、第１導電型の駆動回路用ＴＦＴの低濃度ソース・ドレイン領域よりも実質的に低濃度の第１導電型領域になっていることを特徴とする。従って、本発明によれば、第１導電型および第２導電型の駆動回路用ＴＦＴの製造工程を援用しながら、第１導電型の駆動回路用ＴＦＴとは異なる電気的特性をもつ画素用ＴＦＴを形成できる。それ故、製造工程を増やすことなく、ＴＦＴの電気的特性を画素領域および駆動回路部毎に最適化することによって、表示むらなどが発生しにくく、かつ、駆動回路部の動作速度が高いアクティブマトリクス基板を製造することができる。
【０１５７】
本発明の第４及び第６参考形態に係る液晶表示装置では、各ＴＦＴがＬＤＤ構造を有しているとともに、各ＴＦＴにおける低濃度ソース・ドレイン領域の面積を最適化することを特徴とする。従って、本発明によれば、ＬＤＤ構造による効果に加えて、画素用ＴＦＴのオフ電流の一層の低減と、駆動回路用ＴＦＴのオン電流の一層の増大、駆動回路用ＴＦＴのオン電流やゲート容量バランスの確保などを達成できる。それ故、表示むらなどが発生せず、かつ、駆動回路部の動作速度がさらに高い液晶表示装置を実現できる。
【０１５８】
本発明の第５参考形態に係る液晶表示装置では、各ＴＦＴがＬＤＤ構造を有しているとともに、各ＴＦＴにおける低濃度ソース・ドレイン領域の面積を最適化し更にＬＤＤ領域の不純物濃度をも最適化することを特徴とする。従って、本発明によれば、ＬＤＤ構造による効果に加えて、画素用ＴＦＴのオフ電流の一層の低減と、駆動回路用ＴＦＴのオン電流の一層の増大、駆動回路用ＴＦＴのオン電流やゲート容量バランスの確保などを達成できる。それ故、表示むらなどが発生せず、かつ、駆動回路部の動作速度がさらに高い液晶表示装置を実現できる。
【図面の簡単な説明】
【０１５９】
【図１】本発明係わる薄膜トランジスタを用いたアクティブマトリクス基板を模式的に示す断面図である。
【図２】（ａ）は、図１に示す薄膜トランジスタを用いた液晶表示装置のアクティブマトリクス基板の説明図、（ｂ）は、その駆動回路に用いたＣＭＯＳ回路の説明図である。
【図３】（ａ）、（ｂ）は、Ｎ型およびＰ型のＴＦＴにおけるドレイン耐圧のチャネル長依存性を示すグラフ図である。
【図４】従来のＮ型およびＰ型の薄膜トランジスタのオン・オフリーク電流特性を比較して示すグラフ図である。
【図５】本発明に係る液晶表示装置において、アクティブマトリクス上に形成した各ＴＦＴのオン・オフリーク電流特性を比較して示すグラフ図である。
【図６】本発明に係るアクティブマトリクス基板の製造方法のうち、ゲート電極の形成工程までを示す工程断面図である。
【図７】本発明に係るアクティブマトリクス基板の製造方法のうち、ゲート電極の形成工程以降の工程を示す工程断面図である。
【図８】本発明に係るアクティブマトリクス基板の別の製造方法のうち、ゲート電極の形成工程以降の工程を示す工程断面図である。
【図９】本発明に係る液晶表示装置において、アクティブマトリクス上に形成した各ＴＦＴにおける低濃度ソース・ドレイン領域の不純物濃度とオン電流特性との関係を示すグラフ図である。
【図１０】本発明に係る液晶表示装置において、アクティブマトリクス上に形成した各ＴＦＴにおける低濃度ソース・ドレイン領域の不純物濃度とオフリーク電流特性との関係を示すグラフ図である。
【図１１】本発明に係る液晶表示装置において、Ｎ型およびＰ型の薄膜トランジスタにおけるサイズ面での構成を説明するための説明図である。
【図１２】本発明に係る液晶表示装置において、アクティブマトリクス上に形成した各ＴＦＴのオン・オフリーク電流特性を比較して示すグラフである。
【図１３】本発明に係るアクティブマトリクス基板の製造方法のうち、ゲート電極の形成工程以降の工程を示す工程断面図である。
【図１４】本発明に係るアクティブマトリクス基板の別の製造方法のうち、ゲート電極の形成工程以降の工程を示す工程断面図である。
【図１５】本発明に係るアクティブマトリクス基板の製造方法を示す工程断面図である。
【図１６】本発明に係るアクティブマトリクス基板の別の製造方法を示す工程断面図である。
【図１７】本発明に係るアクティブマトリクス基板の各ＴＦＴの低濃度ソース・ドレイン領域への不純物導入条件を説明するためのグラフである。
【図１８】本発明に係る液晶表示装置において、アクティブマトリクス基板上に構成された各ＴＦＴのオン電流特性を示すグラフである。
【図１９】本発明に係る液晶表示装置において、アクティブマトリクス基板上に構成された各ＴＦＴのオフリーク電流特性を示すグラフである。
【図２０】本発明に係る液晶表示装置において、アクティブマトリクス上に形成した各ＴＦＴのオン・オフリーク電流特性を比較して示すグラフである。
【符号の説明】
【０１６０】
１・・・アクティブマトリクス基板
２・・・絶縁基板
１０・・・Ｎ型の画素用ＴＦＴ
２０・・・Ｎ型の駆動回路用ＴＦＴ
３０・・・Ｐ型の駆動回路用ＴＦＴ
ｎ１、ｎ２・・・Ｎ型のＴＦＴ
ｐ１、ｐ２・・・Ｐ型のＴＦＴ
１１、２１、３１・・・ソース領域
１２、２２、３２・・・ドレイン領域
１３、２３、３３・・・チャネル形成領域
１４、２４、３４・・・ゲート絶縁膜
１５、２５、３５・・・ゲート電極
８２・・・データドライバ部（駆動回路）
８３・・・走査ドライバ部（駆動回路）
８４、８８・・・シフトレジスタ
８５、８９・・・レベルシフタ
９０・・・信号線
９１・・・走査線
９２・・・画素用ＴＦＴ
９４・・・液晶セルの容量
１１１、１２１、２１１、２２１、３１１、３２１・・・低濃度ソース・ドレイン領域
１１２、１２２、２１２、２２２、３１２、３２２・・・高濃度ソース・ドレイン領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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