(57)【要約】【課題】画素アレイと一緒に多様な周辺回路を集積するための制約を軽減する。【解決手段】表示装置は複数の表示画素ＰＸおよび複数の表示画素ＰＸに接続される信号供給回路ＳＤＣを含む薄膜表示層ＤＳＰ，ＡＭＸと、信号供給回路ＳＤＣに対して電気信号を出力する周辺回路ＰＲＣを含む周辺回路基板ＳＩＧと、薄膜表示層ＤＳＰ，ＡＭＸと周辺回路基板ＳＩＧとを重ねて一体化させる異方性導電シートＡＣＦとを備える。信号供給回路ＳＤＣと周辺回路ＰＲＣとは異方性導電シートＡＦＣ内に形成される複数の導電部ＣＰを介して接続される。【選択図】    図１
2004341196.tif 000002
【特許請求の範囲】
【請求項１】
複数の表示画素および前記複数の表示画素に接続される信号供給回路を含む薄膜表示層と、前記信号供給回路に対して電気信号を出力する周辺回路を含む周辺回路基板と、前記薄膜表示層と前記周辺回路基板とを重ねて一体化させる接着層とを備え、前記信号供給回路と前記周辺回路とが前記接着層内に形成される複数の導電部を介して接続されることを特徴とする表示装置。
【請求項２】
前記信号供給回路は前記薄膜表示層の接着層側表面上に配置される複数の第１配線電極を含み、前記周辺回路は前記複数の第１配線電極に対向して前記周辺回路基板の接着層側表面上に配置される複数の第２配線電極を含み、前記接着層は各導電部が前記第１および第２配線電極間に配置される異方性導電シートであることを特徴とする請求項１に記載の表示装置。
【請求項３】
前記周辺回路は前記電気信号として画素表示信号を前記信号供給回路に出力するドライバ回路を含むことを特徴とする請求項２に記載の表示装置。
【請求項４】
前記周辺回路はさらに前記ドライバ回路の遠隔制御インターフェースとして無線通信回路を含むことを特徴とする請求項３に記載の表示装置。
【請求項５】
前記複数の表示画素は各々前記周辺回路基板に対して反対側に光を放出する自己発光素子であり、前記信号供給回路は前記複数の自己発光素子にそれぞれ接続される複数の画素駆動部を含むことを特徴とする請求項２に記載の表示装置。
【請求項６】
前記複数の第１配線電極は前記薄膜表示層の厚さ方向において前記複数の画素駆動部にそれぞれコンタクトした複数の電源端子電極を含み、前記複数の第２配線電極は前記複数の電源端子電極に対向して配置され所定の電位に設定される共通電源端子電極を含むことを特徴とする請求項５に記載の表示装置。
【請求項７】
前記複数の第１配線電極は前記薄膜表示層の厚さ方向において前記複数の画素駆動部にそれぞれコンタクトした複数の信号供給電極を含み、前記複数の第２配線電極は前記複数の信号供給電極にそれぞれ対向して配置され前記ドライバ回路に接続される複数の信号供給電極を含むことを特徴とする請求項５に記載の表示装置。
【請求項８】
前記ドライバ回路は半導体集積回路チップとして前記周辺回路基板に実装され、前記周辺回路基板を貫通する複数のビアホールを介して裏側に配置された前記複数の信号供給電極に接続されることを特徴とする請求項２に記載の表示装置。
【請求項９】
前記薄膜表示層はさらに前記周辺回路に接続される補助回路を含むことを特徴とする請求項２に記載の表示装置。
【請求項１０】
複数の表示画素および前記複数の表示画素に接続される信号供給回路を含む薄膜表示層と、前記信号供給回路に対して電気信号を出力する周辺回路を含む周辺回路基板と、前記薄膜表示層と前記周辺回路基板とを重ねて一体化させる接着層とを備え、前記信号供給回路と前記周辺回路とが前記接着層内に形成される複数の導電部を介して接続される表示装置の製造方法であって、
前記信号供給回路を含むように薄膜表示層を支持基板上に形成し、前記周辺回路の少なくとも一部を含むように周辺回路基板を形成し、前記薄膜表示層と前記周辺回路基板とを前記接着層を用いて一体化し、この後前記支持基板を前記薄膜表示層から除去して前記薄膜表示層および前記周辺回路基板に前記複数の画素電極および前記周辺回路の残り部分を形成することを特徴とする表示装置の製造方法。
【請求項１１】
前記信号供給回路は前記薄膜表示層の接着層側表面上に配置される複数の第１配線電極を含み、前記周辺回路は前記複数の第１配線電極に対向して前記周辺回路基板の接着層側表面上に配置される複数の第２配線電極を含み、前記接着層は各導電部が前記第１および第２配線電極間に配置される異方性導電シートであることを特徴とする請求項１０に記載の製造方法。
【請求項１２】
前記支持基板の除去は、前記支持基板に対して異なる熱膨張係数を有する構造体膜を前記信号供給回路の一部として前記支持基板の表面上に形成し、エネルギー光の照射により前記支持基板および前記薄膜表示層間に熱膨張係数の差に依存した歪みを生じさせて行われることを特徴とする請求項１１に記載の製造方法。
【請求項１３】
前記構造体膜は前記複数の第１配線電極と前記複数の表示画素用に設けられる複数の画素電極とのいずれか一方により構成されることを特徴とする請求項１２に記載の製造方法。
【請求項１４】
前記周辺回路は前記電気信号として画素表示信号を前記信号供給回路に出力するドライバ回路を含むことを特徴とする請求項１１に記載の製造方法。
【請求項１５】
前記周辺回路はさらに前記ドライバ回路の遠隔制御インターフェースとして無線通信回路を含むことを特徴とする請求項１４に記載の製造方法。
【請求項１６】
前記複数の表示画素は各々前記周辺回路基板に対して反対側に光を放出する自己発光素子であり、前記信号供給回路は前記複数の自己発光素子にそれぞれ接続される複数の画素駆動部を含むことを特徴とする請求項１１に記載の製造方法。
【請求項１７】
前記複数の第１配線電極は前記薄膜表示層の厚さ方向において前記複数の画素駆動部にそれぞれコンタクトした複数の電源端子電極を含み、前記複数の第２配線電極は前記複数の電源端子電極に対向して配置され所定の電位に設定される共通電源端子電極を含むことを特徴とする請求項１６に記載の製造方法。
【請求項１８】
前記複数の第１配線電極は前記薄膜表示層の厚さ方向において前記複数の画素駆動部にそれぞれコンタクトした複数の信号供給電極を含み、前記複数の第２配線電極は前記複数の信号供給電極にそれぞれ対向して配置され前記ドライバ回路に接続される複数の信号供給電極を含むことを特徴とする請求項１６に記載の製造方法。
【請求項１９】
前記ドライバ回路は半導体集積回路チップとして前記周辺回路基板に実装され、前記周辺回路基板を貫通する複数のビアホールを介して裏側に配置された前記複数の信号供給電極に接続されることを特徴とする請求項１１に記載の製造方法。
【請求項２０】
前記薄膜表示層はさらに前記周辺回路に接続される補助回路を含むことを特徴とする請求項１１に記載の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は例えば携帯型端末、パーソナルコンピュータ、あるいはＴＶにおいて文字や画像等の情報を表示する表示装置に関する。
【０００２】
【従来の技術】
平面表示装置は薄型、軽量、低消費電力という特徴から様々な分野で用いられている。なかでも、アクティブマトリクス型平面表示装置は、高解像度および高画質を必要とするＯＡ機器において広く用いられている。この方式では、複数の薄膜トランジスタ（ＴＦＴ）がマトリクス状に並ぶ複数の表示画素にそれぞれ隣接して配置され、これら表示画素に画素スイッチング素子として接続される。また、近年のマルチメディア通信技術の発展に伴い、機能集積型の平面表示装置が次世代のパーソナル用途向け平面表示装置として注目を集めている。この平面表示装置は上述の画素スイッチング素子に加えて、例えば画像表示に必要とされる信号ドライバ回路、メモリ回路、ＤＡ変換回路、画像処理回路等を含んで多様化される周辺回路を画素アレイと一緒に集積したシステムオンパネルと呼ばれる構造を有する。
【０００３】
このような平面表示装置では、周辺回路が一般に画素アレイの周囲に配置される（例えば特許文献１参照）。画素アレイは画像表示領域となるが、周辺回路は額縁と呼ばれる非画像表示領域となるため、この額縁面積が周辺回路によって増大することは好ましくない。画素スイッチング素子の薄膜トランジスタは通常４−１０μｍ程度の粗い加工ルールを適用した製造プロセスで形成され、周辺回路はこの製造プロセスで画素スイッチング素子の薄膜トランジスタと一緒に形成される。このため、この周辺回路を高密度で集積できず、平面表示装置の小型化を困難にしている。
【０００４】
上述した問題の解決方法として、例えば１μｍ以下の加工ルールで形成されるような微細なトランジスタで周辺回路を構成することが考えられるが、加工ルールの大きく異なる複数の薄膜トランジスタを共通の製造プロセスで形成することは簡単ではない。また、別の解決方法として、反射型液晶表示装置において、画像表示領域に配置される反射画素電極の下方に信号ドライバ回路を形成した構造が提案されている（例えば特許文献２参照）。
【０００５】
【特許文献１】
特開平９−２９３８７９号
【０００６】
【特許文献２】
特開２００１−１３５２５号
【０００７】
【発明が解決しようとする課題】
特許文献１のように画素アレイの周囲に周辺回路を配置する場合、加工ルールの縮小により周辺回路用の薄膜トランジスタを高密度に集積しても、高機能な周辺回路であれば、これに伴って回路規模も大きくなるため、表示装置に占める額縁面積の割合を増大させ、画像表示領域が減少するという課題があった。
【０００８】
特許文献２のように周辺回路となるドライバ回路を画像表示領域に組み込む場合には、画素スイッチ素子を含めた画素アレイとドライバ回路との配置を調整する必要がある。具体的には、これら信号線や走査線のようなマトリクス配線と、電源線やクロック線のようなドライバ配線とを表示装置上で適切にレイアウトする必要がある。また、このレイアウトのために表示画素および画素スイッチング素子の規則的な配置を乱すような回路パターンを用いる場合には、この乱れが画像表示に影響しないような対策をこうじる必要もある。従来においては、このような理由から多様な周辺回路を画素アレイと一緒に表示装置上に集積することは困難であった。
【０００９】
本発明の目的は上述した問題に鑑み、画素アレイと一緒に多様な周辺回路を集積するための制約を軽減できる表示装置およびその製造方法を提供することにある。
【００１０】
【課題を解決するための手段】
本発明によれば、複数の表示画素およびこれら複数の表示画素に接続される信号供給回路を含む薄膜表示層と、この信号供給回路に対して電気信号を出力する周辺回路を含む周辺回路基板と、薄膜表示層と周辺回路基板とを重ねて一体化させる接着層とを備え、信号供給回路と周辺回路とが接着層内に形成される複数の導電部を介して接続される表示装置が提供される。
【００１１】
また、本発明によれば、複数の表示画素およびこれら複数の表示画素に接続される信号供給回路を含む薄膜表示層と、この信号供給回路に対して電気信号を出力する周辺回路を含む周辺回路基板と、薄膜表示層と周辺回路基板とを重ねて一体化させる接着層とを備え、信号供給回路と前記周辺回路とが接着層内に形成される複数の導電部を介して接続される表示装置の製造方法であって、信号供給回路を含むように薄膜表示層を支持基板上に形成し、周辺回路の少なくとも一部を含むように周辺回路基板を形成し、薄膜表示層と周辺回路基板とを接着層を用いて一体化し、この後支持基板を薄膜表示層から除去して薄膜表示層および周辺回路基板に複数の画素電極および周辺回路の残り部分を形成する表示装置の製造方法が提供される。
【００１２】
従来のように厚いガラス基板上にアクティブマトリクス回路のような信号供給回路を形成し、例えば液晶表示素子や有機ＥＬ素子等である複数の表示画素を並べた画素アレイをこの信号供給回路の上方に形成する場合、ガラス基板が信号供給回路の下方領域を占有しているために、信号供給回路に対して電気信号を出力する信号処理回路等の周辺回路をこの領域に配置することができない。従って、画素アレイを取り囲むガラス基板の外縁部に周辺回路を配置し、この周辺回路から出力される電気信号を長い配線を介して表示画素に供給する必要が生じる。
【００１３】
これに対して、本発明の表示装置およびその製造方法では、複数の表示画素およびこれら表示画素に接続される信号供給回路を含むような薄膜表示層が接着層により薄膜表示層と一体化される周辺回路基板により支持され、信号供給回路が接着層内に形成される複数の導電部を介して周辺回路基板側に配置される周辺回路に接続される。従って、信号供給回路を多様な周辺回路に接続する配線を薄膜表示層内においてレイアウトする必要がなくなり、画素アレイと一緒に周辺回路を集積するための制約を軽減できる。
【００１４】
【発明の実施の形態】
以下、本発明の第１実施形態に係る平面表示装置について添付図面を参照して説明する。この平面表示装置は例えば有機ＥＬ（エレクトロルミネッセント）素子のような自己発光素子を表示画素として用いた表示パネルである。
【００１５】
図１はこの平面表示装置の概略的な断面構造を示し、図２はこの平面表示装置の平面構造を分解して示し、図３はこの平面表示装置の部分的な回路構造を示す。
【００１６】
この平面表示装置は、図１および図２に示すように、周辺回路基板ＳＩＧと、薄膜半導体回路層ＡＭＸと、画素アレイ層ＤＳＰとの積層構造を有する。ここで、薄膜半導体回路層ＡＭＸおよび画素アレイ層ＤＳＰは薄膜表示層を構成する。
【００１７】
周辺回路基板ＳＩＧは、所定パターンの配線を表面にプリントした柔軟なフィルム基板や多層構造で所定パターンの埋込配線を埋め込んだ硬いエポキシ基板のような配線基板１０、並びに例えば表示コントローラＣＴＲ、および例えば映像信号ドライバＬＳＩのような複数の信号ドライバ回路ＤＲＶを含む周辺回路ＰＲＣを備える。表示コントローラＣＴＲおよび複数の信号ドライバ回路ＤＲＶは例えば半導体集積回路チップとして配線基板１０に実装される。周辺回路ＰＲＣはさらに配線基板１０の上面に形成される複数の回路チップ接続端子ＰＩＣおよび複数の外部接続端子ＰＯＵＴと、配線基板１０の下面に形成される複数の配線電極１１を含む。
【００１８】
図１では、配線基板１０が所定パターンの埋込配線ＩＣＮを埋め込んだエポキシ基板で構成される。埋込配線ＩＣＮは複数の回路チップ接続端子ＰＩＣおよび複数の外部接続端子ＰＯＵＴ、並びに複数の配線電極１１を相互に配線するために設けられている。半導体集積回路チップは、配線基板１０上において半田等の接続バンプＢＭＰで複数の回路チップ接続端子ＰＩＣに接合され、モールド材ＭＬＤにより封止される。複数の外部接続端子ＰＯＵＴはパーソナルコンピュータ等の外部システムから周辺回路ＰＲＣに対して供給される同期信号、デジタル映像信号、および電源電圧等を受け取るために設けられ、複数の配線電極１１は周辺回路ＰＲＣの出力信号および電源電圧等を薄膜半導体回路層ＡＭＸに供給するために設けられている。表示コントローラＣＴＲは例えば映像信号を並び替えたり、信号ドライバ回路ＤＲＶおよび薄膜半導体回路層ＡＭＸの制御信号を同期信号に同期して生成したりする信号処理回路である。信号ドライバ回路ＤＲＶは表示コントローラＣＴＲの制御によりデジタル映像信号をアナログ形式に変換し画素表示信号として出力する。尚、周辺回路基板ＳＩＧは接着層である例えば異方性導電シートＡＣＦにより薄膜半導体回路層ＡＭＸと重ねて一体化される。
【００１９】
薄膜半導体回路層ＡＭＸは、画素アレイ層ＤＳＰに電気信号を配給する信号供給回路ＳＤＣを含む絶縁層である。この信号供給回路ＳＤＣはマトリクス状に配置される複数の画素駆動部ＰＤ、複数の画素駆動部ＰＤの行に沿ってそれぞれ配置される複数の走査線Ｙ、複数の画素駆動部ＰＤの列に沿ってそれぞれ配置される複数の信号線Ｘ、これら走査線Ｙおよび信号線Ｘを介して複数の画素駆動部ＰＤを走査する走査回路ＳＣＡＮ、走査回路ＳＣＡＮおよび画素駆動部ＰＤ用の配線群Ｗを含む。信号供給回路ＳＤＣはさらに薄膜半導体回路層ＡＭＸの上面に露出して設けられる複数の配線電極２１を含む。これら複数の配線電極２１は走査回路ＳＣＡＮおよび画素駆動部ＰＤに接続されると共に、周辺回路基板ＳＩＧの周辺回路ＰＲＣの出力信号および電源電圧等を受け取るために複数の配線電極１１に異方性導電シートＡＣＦを介してそれぞれ電気的にコンタクトする。異方性導電シートＡＣＦは周辺回路基板ＳＩＧ上に形成された複数の配線電極１１と薄膜半導体回路層ＡＭＸ上に形成された複数の配線電極２１とから加わる機械的な圧力で潰れた部分でのみそれぞれ導通しこれら部分の周囲で絶縁性となるような特性のシートである。すなわち、異方性導電シートＡＣＦは一対の配線電極１１，２１間に各々配置される複数の導電部ＣＰを内部に持つことになる。また、走査回路ＳＣＡＮは複数の走査線Ｙに順次走査信号を供給する垂直走査部ＶＣＩＲと、この走査信号によって選択される一行分の画素駆動部ＰＤに複数の信号線Ｘを介して画素表示信号を供給する水平走査部ＨＣＩＲとを有する。各画素駆動部ＰＤは画素表示信号に対応した駆動電流を出力する。
【００２０】
画素アレイ層ＤＳＰは複数の画素駆動部ＰＤに対向してマトリクス状に配置される複数の表示画素ＰＸを含む光透過性絶縁層である。各表示画素ＰＸは、発光層ＥＭが例えばアノード電極ＡＮおよびカソード電極ＣＡ間に挟持される構造の有機ＥＬ素子ＯＬＥＤからなる。ここでは、アノード電極ＡＮが対応画素駆動部ＰＸの出力電極を兼ねて薄膜半導体回路層ＡＭＸ側に設けられ、カソード電極ＣＡが光透過性電極として画素アレイ層ＤＳＰに設けられている。発光層ＥＭは赤（Ｒ）、緑（Ｇ）、および青（Ｂ）の各発光波長に適合する光を発するように適宜調整された有機材料で構成される。複数の表示画素ＰＸの有機ＥＬ素子ＯＬＥＤは遮光性絶縁膜ＢＫにより互いに区画され、透明な保護絶縁膜ＰＶによって全体的に覆われる。
【００２１】
薄膜半導体回路層ＡＭＸの信号供給回路ＳＤＣは例えば図３に示すような回路構造を有する。垂直走査部ＶＣＩＲおよび水平走査部ＨＣＩＲは例えば複数の薄膜トランジスタを組み合わせた論理回路である。各画素駆動部ＰＤは、対応走査線Ｙからの走査信号の供給に伴って対応信号線Ｘからの画素表示信号を取り込むスイッチング素子ＳＷ、このスイッチング素子ＳＷからの画素表示信号の電圧を保持する静電容量Ｃｓ、およびこの静電容量Ｃｓによって保持される電圧に対応する駆動電流を出力する画素駆動素子ＤＲで構成される。スイッチング素子ＳＷは例えばＮチャネル型薄膜トランジスタで構成される。このＮチャネル型薄膜トランジスタはシリコン半導体薄膜２３、この半導体薄膜２３上にゲート絶縁膜２４を介して形成されるゲート電極Ｇ、およびこのゲート電極Ｇの両側において半導体薄膜２３に形成されるソースおよびドレイン領域に接続されるソースおよびドレイン電極Ｓ，Ｄを有する。このＮチャネル型薄膜トランジスタについては、ゲート電極Ｇが走査線Ｙに接続され、ソース電極Ｓが信号線Ｘに接続され、ドレイン電極Ｄが画素駆動素子ＤＲに接続される。画素駆動素子ＤＲは例えばＰチャネル型薄膜トランジスタで構成される。このＰチャネル型薄膜トランジスタはシリコン半導体薄膜２３、この半導体薄膜２３上にゲート絶縁膜２４を介して形成されるゲート電極Ｇ、およびこのゲート電極Ｇの両側において半導体薄膜２３に形成されるソースおよびドレイン領域に接続されるソースおよびドレイン電極Ｓ，Ｄを有する。Ｐチャネル型薄膜トランジスタについては、さらにゲート電極Ｇがスイッチング素子ＳＷのＮチャネル型薄膜トランジスタのドレインＤに接続され、ソース電極Ｓが電源線Ｖｓｓに対して正電位に設定される電源線Ｖｄｄに接続され、ドレイン電極Ｄが有機ＥＬ素子ＯＬＥＤのアノード電極ＡＮに接続される。静電容量Ｃｓは電源線Ｖｄｄおよび画素駆動素子ＤＲのＰチャネル型薄膜トランジスタのゲート間に接続される。電源線Ｖｄｄ，Ｖｓｓはそれぞれ一対の配線電極１１を介して周辺回路ＰＲＣに接続されている。カソード電極ＣＡは、画素アレイ層ＤＳＰ側表面となる薄膜半導体回路層ＡＭＸの下面の外縁付近に設けたカソード電極用接続電極２５を介して電源線Ｖｓｓに接続される。尚、電源線Ｖｄｄ，Ｖｓｓはいずれも配線群Ｗの一部である。
【００２２】
このような構成により、有機ＥＬ素子ＯＬＥＤは対応画素駆動部ＰＤからの駆動電流の供給に伴ってアノード電極ＡＮから注入される正孔とカソード電極ＣＡから注入される電子とを発光層ＥＭの内部で再結合させることより発光層ＥＭを構成する有機分子を励起し、これにより発生される励起子が放射失活する過程で発光する。発光層ＥＭからの光はカソード電極ＣＡを介して薄膜半導体回路層ＡＭＸとは反対側に放出される。
【００２３】
次に、上述の平面表示装置の製造方法について説明する。図４〜図１２はこの平面表示装置の製造工程を示す。
【００２４】
図４に示す工程では、アノード電極ＡＮおよびカソード電極用接続電極２５が、透明で耐熱性を有する絶縁基板である無アルカリガラス基板ＧＬ上にスパッタリング法によりＧａＮ膜を形成しこれをパターニングすることにより形成される。このＧａＮ膜には、Ｍｇがドープされている。
【００２５】
図５に示す工程では、ＳｉＯ２の絶縁膜２６がプラズマＣＶＤ法等によりアノード電極ＡＮおよびガラス基板ＧＬを覆って形成される。
【００２６】
図６に示す工程では、信号供給回路ＳＤＣを構成する薄膜トランジスタが通常の半導体プロセスに準じた方法で形成される。ここでは、各薄膜トランジスタの半導体薄膜２３が、例えば非晶質シリコン膜を減圧ＣＶＤ法によりプロセス温度４５０℃で絶縁膜２６上に形成し、この後エキシマレーザを非晶質シリコン膜に照射して単結晶シリコン膜に変化させ、これをフォトリソグラフィ法によりパターニングすることにより形成される。続いて、ゲート絶縁膜２４が、プラズマＣＶＤ法によりプロセス温度３５０℃で半導体薄膜２３および絶縁膜２６上に形成される。続いて、ゲート電極Ｇが、導電膜をスパッタリング法でゲート絶縁膜２４上に形成し、これをフォトリソグラフィ法によりパターニングすることにより形成される。続いて、層間絶縁膜２７がプラズマＣＶＤ法によりプロセス温度３５０℃でゲート電極Ｇおよびゲート絶縁膜２４上に形成される。続いて、ソース電極Ｓ、ドレイン電極Ｄ、および配線群Ｗが導電膜をスパッタリング法で層間絶縁膜２７上に形成し、これをフォトリソグラフィ法によりパターニングすることにより形成される。続いて、保護絶縁膜２８がプラズマＣＶＤ法によりプロセス温度３５０℃でソース電極Ｓ、ドレイン電極Ｄ、および配線群Ｗおよび層間絶縁膜２７上に形成され、薄膜半導体回路層ＡＭＸの上面を構成する。
【００２７】
尚、図３に示すスイッチング素子ＳＷの薄膜トランジスタについては、ゲート電極Ｇが示す走査線Ｙと一体的な導電膜からなり、ソース電極Ｓが信号線Ｘと一体的な導電膜からなり、ドレイン電極Ｄがコンタクトホールを介して画素駆動素子ＤＲの薄膜トランジスタのゲート電極Ｇにコンタクトしている。画素駆動素子ＤＲの薄膜トランジスタについては、ゲート電極Ｇが上述のようにスイッチング素子ＳＷのドレイン電極Ｄにコンタクトし、ドレイン電極Ｄがコンタクトホールを介してアノード電極ＡＮにコンタクトし、ソース電極Ｓがコンタクトホールを介して配線群Ｗの一部である電源線Ｖｄｄにコンタクトする。配線群Ｗの一部である電源線Ｖｓｓはコンタクトホールを介してカソード電極用接続電極２５にコンタクトする。保護絶縁膜２８の形成後、複数のコンタクトホールが配線群Ｗを部分的に露出させるようにフォトリソグラフィ法によって形成され、各配線電極２１がコンタクトホールを介して配線群Ｗにコンタクトするように保護絶縁膜２８上に形成される。これにより、電源線Ｖｄｄ，Ｖｓｓが一対の配線電極２１にそれぞれコンタクトする。静電容量Ｃｓはスイッチング素子ＳＷおよび画素駆動素子ＤＳ間の配線と電源線Ｖｄｄとの容量結合により得られる。
【００２８】
上述の工程により、薄膜半導体回路層ＡＭＸがガラス基板ＧＬによって支持された状態で得られる。
【００２９】
図７に示す工程では、埋込配線ＩＣＮが配線基板１０としてエポキシ基板に埋め込まれ、回路チップ接続端子ＰＩＣおよび外部接続端子ＰＯＵＴがこの配線基板１０の上面に形成され、配線電極１１が配線基板１０の下面に形成される。回路チップ接続端子ＰＩＣ、外部接続端子ＰＯＵＴ、および配線電極１１は埋込配線ＩＣＮにより配線される。
【００３０】
図８に示す工程では、配線基板１０が図６に示すようにガラス基板ＧＬによって支持される薄膜半導体回路層ＡＭＸ上に異方性導電シートＡＣＦを介して載置される。この状態で、配線基板１０上に形成された複数の配線電極１１は薄膜半導体回路層ＡＭＸ上に形成された複数の配線電極２１にそれぞれ対向する。続いて、配線基板１０とガラス基板ＧＬとが一定の圧力で押圧され、この状態で２３０℃の熱処理が１分程度行われる。この結果、異方性導電シートＡＣＦは配線電極１１および２１間で部分的に導通すると共に、薄膜半導体回路層ＡＭＸと配線基板１０とを接着して一体化する。
【００３１】
図９に示す工程では、レーザ光が薄膜半導体回路層ＡＭＸに対して反対側となるガラス基板ＧＬの下面側から照射される。薄膜半導体回路層ＡＭＸはガラス基板ＧＬとの界面にアノード層ＡＮのマトリクスアレイおよびカソード電極用接続電極２５としてＧａＮ膜を有し、ガラス基板ＧＬはこのＧａＮ膜とは異なる熱膨張係数を有している。このため、ガラス基板ＧＬおよび薄膜半導体回路層ＡＭＸがこのレーザ光によって加熱されると、ガラス基板ＧＬはＧａＮ膜との熱膨張係数の違いに応じて生じる歪みによって薄膜半導体回路層ＡＭＸから剥離する。この結果、薄膜半導体回路層ＡＭＸが図１０に示すように配線基板１０によって支持された状態で残される。
【００３２】
ＧａＮ膜はガラス基板ＧＬに対する密着性がさほど高くなく、レーザ光等のエネルギー光を用いた急激な加熱によって基板材から容易に剥離させることができることから、基板転写プロセスとして好適である。
【００３３】
図１１に示す工程では、遮光性絶縁膜ＢＫが薄膜半導体回路層ＡＭＸの露出表面となるアノード電極ＡＮ、カソード電極用接続電極２５、および絶縁膜２６上にスパッタリング法により形成され、アノード電極ＡＮおよびカソード電極用接続電極２５を部分的に露出させるようにフォトリソグラフィ法によりパターニングされる。続いて、発光層ＥＭがアノード電極ＡＮ上に形成される。ここで、赤色発光層ＥＭ（Ｒ）はトリフェニルジアミン（ＴＰＤ）である正孔輸送層と、ＤＣＪＴＢとルブレンをドープしたトリス（８−ハイドロオキシキノリン）アルミニウム（Ａｌｑ３）である低分子有機膜により構成される。青色発光層ＥＭ（Ｇ）はトリフェニルジアミン（ＴＰＤ）である正孔輸送層と、ＢＣｚＶＢｉをドープしたＤＰＶＢｉである低分子有機膜により構成される。緑色発光層ＥＭ（Ｇ）はトリフェニルジアミン（ＴＰＤ）である正孔輸送層と、クマリン５４０をドープしたＡｌｑ３である低分子有機膜により構成される。発光層ＥＭの形成後、カソード電極ＣＡが発光層ＥＭ、絶縁膜ＢＫ、およびカソード電極用接続電極２５上に形成される。このカソード電極ＣＡは膜厚０．８ｎｍのフッ化リチウム膜を形成し、透明電極膜（ＩＴＯ膜）をこのフッ化リチウム膜上に形成することにより得られる。カソード電極ＣＡは最終的に保護絶縁膜ＰＶによって全体的に覆われる。この保護絶縁膜ＰＶは例えば１００℃以下の温度でスパッタリング法あるいはプラズマＣＶＤ法によりＳｉオキシナイトライド膜をカソード電極ＣＡおよび遮光性絶縁膜ＢＫ上に形成することにより得られる。
【００３４】
画素アレイ層ＤＳＰは、発光層ＥＭがアノード電極ＡＮおよびカソード電極ＣＡ間に挟持される構造の有機ＥＬ素子ＯＬＥＤを表示画素ＰＸとして上述のように形成することにより得られる。
【００３５】
図１２に示す工程では、表示コントローラＣＴＲおよび複数の信号ドライバ回路ＤＲＶの半導体集積回路チップが配線基板１０上において半田等の接続バンプＢＭＰで複数の回路チップ接続端子ＰＩＣに接合され、モールド材ＭＬＤにより封止される。
【００３６】
周辺回路基板ＳＩＧはこのように半導体集積回路チップを配線基板１０上に実装して得られる。
【００３７】
本実施形態の平面表示装置では、複数の配線電極２１が画素アレイ層ＤＳＰに対して反対側表面となる薄膜半導体回路層ＡＭＸの上面に露出して設けられる。従って、これら配線電極２１を利用して信号供給回路ＳＤＣに対して表示コントローラＣＴＲや信号ドライバ回路ＤＲＶのような周辺回路ＰＲＣを接続することが可能であり、ガラス基板ＧＬではなく、周辺回路ＰＲＣを含む周辺回路基板ＳＩＧで画素アレイ層ＤＳＰおよび薄膜半導体回路層ＡＭＸからなる薄膜表示層を支持できるようになる。これにより、周辺回路ＰＲＣの配線を薄膜半導体回路層ＡＭＸ内においてレイアウトする必要がなくなり、画素アレイと一緒に周辺回路ＰＲＣを集積するための制約を軽減できる。具体的には、周辺回路ＰＲＣが表示装置において表示画素ＰＸのアレイに対応する画像表示領域の範囲に配置できるようになるため、画像表示領域の周囲にあって非画像表示領域となる額縁の面積が周辺回路ＰＲＣによって増大することがない。
【００３８】
また、この平面表示装置の製造工程では、ＧａＮ膜が有機ＥＬ素子ＯＬＥＤの一部としてガラス基板ＧＬ上に形成され、ＧａＮ膜とガラス基板ＧＬとがレーザ光のようなエネルギー光を照射する急峻な加熱処理を受ける。このため、ガラス基板ＧＬがＧａＮ膜とガラス基板ＧＬとの熱膨張係数の差に応じて生じる歪みにより容易にＧａＮ膜から剥離する。従って、一般的な基板剥離技術で問題となるプロセスの困難さを伴うことなく、薄膜半導体回路層ＡＭＸのような機能層の両面に異なる機能部材を集積することが可能である。
【００３９】
以下、本発明の第２実施形態に係る平面表示装置について説明する。図１３はこの平面表示装置の概略的な断面構造を示し、図１４はこの平面表示装置の平面構造を分解して示す。この平面表示装置は外部からの高周波信号を処理するように構成されることを除いて第１実施形態と同様である。図１３および図１４では、第１実施形態と同様の部分を同一参照符号で表し、重複する説明を省略する。
【００４０】
この平面表示装置は、例えば図２に示す表示コントローラＣＴＲが外部に配置される場合に信号ドライバ回路ＤＲＶの遠隔制御インターフェースとして用いられる無線通信回路を備える。この無線通信回路は例えばフェーズドアレイアンテナＰＡＡやマイクロストリップ伝送路（図示せず）、およびこれらを用いてマイクロ波のような高周波信号を送受信する高周波フロントエンド回路ＨＦを含み、ドライバ回路ＤＲＶと共に周辺回路ＰＨＣとして周辺回路基板ＳＩＧに設けられる。高周波フロントエンド回路ＨＦはフェイズドアンテナＰＡＡによって受信された高周波信号に同調するインダクタおよびキャパシタ等の高周波受動回路１５、およびこの高周波受動回路から供給され高周波信号を増幅して検波する高周波信号処理回路１６により構成される。高周波信号処理回路１６はドライバ回路ＤＲＶと同様に集積回路チップとして配線基板１０に実装される。
【００４１】
尚、薄膜半導体回路層ＡＭＸは周辺回路ＰＨＣに対する補助回路を含むこともできる。ここでは、インダクタ素子ＩＮＤが高周波受動回路１５のインダクタの一部として機能する補助回路として周辺回路基板ＳＩＧ側表面となる薄膜半導体回路層ＡＭＸの上面に形成され、異方性導電シートＡＣＦを介して周辺回路ＰＲＣに接続される。
【００４２】
この平面表示装置は第１実施形態と実質的に同様であるが、上述の無線通信回路を設けるために若干異なる工程で製造される。具体的には、図６に示す製造工程でインダクタ素子ＩＮＤが保護絶縁膜２８上に形成され、図７に示す製造工程でフェーズドアレイアンテナＰＡＡがめっき法などの厚膜プロセスにより配線基板１０上に形成される。従って、配線基板１０は図１５に示すような状態でガラス基板ＧＬ上の薄膜半導体回路層ＡＭＸに接着層である異方性導電シートＡＣＦにより接着される。図１６は画素アレイ層ＤＳＰが第１実施形態と同様に形成された状態を示す。周辺回路基板ＳＩＧは、図１７に示すように、画素アレイ層ＤＳＰの形成後に高周波受動回路１５および高周波信号処理回路１６をドライバ回路ＤＲＶと一緒に配線基板１０上に実装することにより得られる。
【００４３】
本実施形態の平面表示装置では、高周波信号処理回路１６が集積回路チップとして実装され、高周波受動素子１５のインダクタ素子ＩＮＤやフェーズドアレイアンテナＰＡＡ等については、薄膜半導体回路層ＡＭＸの薄膜材料を用いてこの集積回路チップから独立して形成される。特にアンテナやインダクタなどは、高周波信号の周波数と基板材の誘電率に依存したサイズで形成され、マイクロ波帯において一般的な周波数を用いる場合に集積回路チップ内の回路に比べて大きな面積を占有する。従って、これらコンポーネントを平面表示装置の画像表示領域の周囲に配置して集積すると額縁面積が非常に大きくなってしまう。しかし、本実施形態のように、これらコンポーネントを薄膜半導体回路層ＡＭＸおよび周辺回路基板ＳＩＧに分散して配置し、周辺回路基板ＳＩＧと薄膜半導体回路層ＡＭＸとを接着させて額縁面積の増大を防止した場合、非画像表示領域の割合が画像表示領域に対して低減されたコンパクトな平面表示装置を得ることができる。
【００４４】
以下、本発明の第３実施形態に係る平面表示装置について説明する。図１８はこの平面表示装置の概略的な断面構造を示し、図１９はこの平面表示装置の平面構造を分解して示す。この平面表示装置は、複数の画素駆動部ＰＤの電源配線を薄膜半導体回路層ＡＭＸにおいてそれぞれ独立させるように構成されることを除いて第１実施形態と同様である。図１８および図１９では、第１実施形態と同様の部分を同一参照符号で表し、重複する説明を省略する。
【００４５】
この平面表示装置は、複数の画素駆動部ＰＤにそれぞれ独立な電流供給端子として割り当てられる複数の電源端子電極２９をさらに有する。これら電源端子電極２９は各々対応画素駆動部ＰＤの画素駆動素子ＤＲを構成する薄膜トランジスタのドレイン電極Ｄに直接コンタクトして薄膜半導体回路層ＡＭＸ上に形成される。具体的には、これら電源端子電極２９が薄膜半導体回路層ＡＭＸの上面を構成する保護絶縁膜２８上に複数の配線電極２１の一部として形成される。これに伴い、周辺回路基板ＳＩＧでは、単一の共通電源端子電極１３が複数の配線電極１１の１個として配線基板１０上に形成され、電源線Ｖｓｓに対して正電位である所定電位に設定されるように埋込配線ＩＣＮにより配線される。全ての電源端子電極２９は、薄膜半導体回路層ＡＭＸと周辺回路基板ＳＩＧとが異方性導電シートＡＣＦにより接着された状態で共通電源端子電極１３に対向し、異方性導電シートＡＣＦ内にそれぞれ形成される複数の導電部ＣＰを介してこの共通電源端子電極１３に電気的に接続される。
【００４６】
本実施形態の平面表示装置では、複数の画素駆動部ＰＤと複数の電源端子電極２９とが薄膜半導体回路層ＡＭＸの厚さ方向において接続されるため、これら画素駆動部ＰＤの電源配線の平面的な配置を信号線や走査線のようなマトリクス配線の存在を考慮して最適化する必要がない。
【００４７】
従来のように複数の画素駆動部ＰＤが画素アレイの外側に配置された電源端子に平面的な電源配線を介して接続される場合には、これら画素駆動部ＰＤを共通の条件で動作させることが困難である。電源配線は一般に信号線Ｘと同一の材料からなり、電源端子と各画素駆動部ＰＤとの間の配線長に依存した配線抵抗を持つ。このため、電源端子から各画素駆動部ＰＤに電流を流したときに、配線抵抗による電圧降下が生じる。電源端子に近い側の画素駆動部ＰＤに対する電圧降下は、電源端子から遠い側の画素駆動部ＰＤに対する電圧降下と相違する。このような電圧降下の差は画面サイズの大型化に伴って表示画像の均一性に関して無視できない影響を与えるようになる。
【００４８】
これに対して本実施形態のように、複数の電源端子電極２９が薄膜半導体回路層ＡＭＸの厚さ方向において複数の画素駆動部ＰＤに接続される場合、周辺回路基板ＳＩＧ側の共通電源電極１３から複数の画素駆動部ＰＤまでの配線長が極めて短い一定値に設定されるため、配線抵抗自体を低減する一方で電圧降下の差を無くすことができる。複数の画素駆動部ＰＤはこのようにして電源配線の配線抵抗による悪影響を実質的に排除した共通の条件で動作することから、表示画像の均一性が画面サイズの大型化により損なわれることを防止できる。
【００４９】
以下、本発明の第４実施形態に係る平面表示装置について説明する。図２０はこの平面表示装置の概略的な断面構造を示す。この平面表示装置は、有機ＥＬ素子ＯＬＥＤ用の駆動電流を周辺回路基板ＳＩＧから全画素駆動部ＰＤに供給するように構成されることを除いて第１実施形態と同様である。図２０では、第１実施形態と同様の部分を同一参照符号で表し、重複する説明を省略する。
【００５０】
この平面表示装置は、複数の画素駆動部ＰＤにそれぞれ割り当てられる複数の電流供給電極３０をさらに有する。これら電流供給電極３０は各々対応画素駆動部ＰＤの画素駆動素子ＤＲを構成する薄膜トランジスタのドレイン電極Ｄに直接コンタクトして薄膜半導体回路層ＡＭＸ上に形成される。具体的には、これら電流供給電極３０が薄膜半導体回路層ＡＭＸの上面を構成する保護絶縁膜２８上に複数の配線電極２１の一部として形成される。これに伴い、周辺回路基板ＳＩＧでは、複数の電流供給電極１４が配線基板１０上に形成され、配線基板１０を貫通する複数のビアホールＶＨを介して信号ドライバ回路ＤＲＶに接続される。全ての電源端子電極３０は、薄膜半導体回路層ＡＭＸと周辺回路基板ＳＩＧとが異方性導電シートＡＣＦにより接着された状態でそれぞれ複数の信号供給電極１４に対向し、異方性導電シートＡＣＦ内にそれぞれ形成される複数の導電部ＣＰを介してこれら信号供給電極１４に電気的に接続される。
【００５１】
ここでは、各信号ドライバ回路ＤＲＶが表示コントローラＣＴＲの制御によりデジタル映像信号をアナログ形式の画素表示信号に変換し、この画素表示信号に対応する駆動電流を出力するように構成される。また、薄膜半導体回路層ＡＭＸでは、水平走査部ＨＣＩＲが垂直走査部ＶＣＩＲからの走査信号によって選択される一行分の画素駆動部ＰＤに複数の信号線Ｘを介して出力イネーブル信号を供給するように構成される。各画素駆動部ＰＤでは、画素スイッチング素子が走査線Ｙからの走査信号の供給に伴って信号線Ｘからの出力イネーブル信号を画素駆動素子ＤＲに供給し、この画素駆動素子ＤＲがこの出力イネーブル信号に応答して対応信号供給電極３０からの駆動電流を表示画素ＰＸの有機ＥＬ素子ＯＬＥＤに出力するように構成される。
【００５２】
本実施形態の平面表示装置では、複数の画素駆動部ＰＤと複数の信号供給電極３０とが薄膜半導体回路層ＡＭＸの厚さ方向において接続される。さらに各画素駆動部ＰＤは有機ＥＬ素子ＯＬＥＤ用の駆動電流を生成するための電源配線を必要としない。従来のように画素表示信号が画素アレイの外側に配置された水平走査回路の出力端子から信号線Ｘを介して複数の画素駆動部ＰＤに供給される場合、第３樹脂形態と同様に配線抵抗による電圧降下が画面サイズの大型化に伴って表示画像の均一性に関して無視できない影響を与えるようになる。また、信号線Ｘと画素駆動部ＰＤの間の寄生容量によるクロストークが表示画像のシャドウイングをもたらす問題もあった。しかしながら、本実施形態ように、複数の画素駆動部ＰＤと複数の信号供給電極３０とが薄膜半導体回路層ＡＭＸの厚さ方向において接続される場合には、上述のような問題をほぼ排除でき、表示画像の均一性が画面サイズの大型化により損なわれることを防止できる。
【００５３】
また、信号ドライバ回路ＤＲＶの構成変更により従来のように線順次方式で画素表示信号を画素駆動部ＰＤに書き込む代わりにこれら画素駆動部ＰＤに直接かつ完全に並列的に有機ＥＬ素子ＯＬＥＤ用の駆動電流を供給することが可能となる。従って、行方向に並ぶ表示画素の数が水平走査回路ＨＣＩＲの電流駆動能力によって制約されない高精細な平面表示装置を得ることができる。
【００５４】
以下、本発明の第５実施形態に係る平面表示装置について説明する。図２１はこの平面表示装置の概略的な断面構造を示す。この平面表示装置は、周辺回路基板ＳＩＧと画素アレイ層ＤＳＰが薄膜半導体回路層ＡＭＸに対して逆に配置されることを除いて第３実施形態と同様である。図２１では、第３実施形態と同様の部分を同一参照符号で表し、重複する説明を省略する。
【００５５】
この平面表示装置の製造では、ＭｇをドープしたＧａＮ膜が無アルカリガラス基板ＧＬ上にスパッタリング法により配線電極２１用に形成される。信号供給回路ＳＤＣはこのＧａＮ膜をパターニングせずに形成され、さらに画素アレイ層ＤＳＰがガラス基板ＧＬよって支持された状態で薄膜半導体回路層ＡＭＸの上面に形成される。周辺回路基板ＳＩＧは、レーザ光を薄膜半導体回路層ＡＭＸに対して反対側となるガラス基板ＧＬの下面側から照射することによりガラス基板ＧＬおよび薄膜半導体回路層ＡＭＸを加熱し、ガラス基板ＧＬとＧａＮ膜との熱膨張係数の違いに応じて生じる歪みによって薄膜半導体回路層ＡＭＸからガラス基板ＧＬを剥離させ、これにより露出するＧａＮ膜を配線電極２１としてパターニングした後に異方性導電シートＡＣＦを用いて薄膜半導体回路層ＡＭＸに接着される。
【００５６】
本実施形態の平面表示装置では、周辺回路基板ＳＩＧおよび画素アレイ層ＤＳＰが薄膜半導体回路層ＡＭＸに対して逆に配置されるが、このような配置であっても第３実施形態と同様の効果を得ることができる。
【００５７】
尚、本発明は上述の実施形態に限定されず、その要旨を逸脱しない範囲で様々に変形可能である。
【００５８】
例えば上述の実施形態では、平面表示装置が有機ＥＬ素子を表示画素として用いた表示パネルであったが、例えば反射型液晶表示素子、あるいは表面伝導型電子放出素子等を表示画素として用いる表示パネルであってもよい。この場合、画素アレイ層ＤＳＰはこれら表示画素に適した材料で構成されることになる。
【００５９】
【発明の効果】
本発明によれば、画素アレイと一緒に多様な周辺回路を集積するための制約を軽減できる表示装置およびその製造方法を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係る平面表示装置の概略的な断面構造を示す図である。
【図２】図１に示す平面表示装置の平面構造を分解して示す図である。
【図３】図２に示す平面表示装置の部分的な回路構造を示す図である。
【図４】図１に示す平面表示装置の製造工程を示す図である。
【図５】図４に示す工程に続く製造工程を示す図である。
【図６】図５に示す工程に続く製造工程を示す図である。
【図７】図６に示す工程に続く製造工程を示す図である。
【図８】図７に示す工程に続く製造工程を示す図である。
【図９】図８に示す工程に続く製造工程を示す図である。
【図１０】図９に示す工程によって得られる構造を示す図である。
【図１１】図１０に示す構造が得られた後に行われる製造工程を示す図である。
【図１２】図１１に示す工程に続く製造工程を示す図である。
【図１３】本発明の第２実施形態に係る平面表示装置の概略的な断面構造を示す図である。
【図１４】図１３に示す平面表示装置の平面構造を分解して示す図である。
【図１５】図１３に示す平面表示装置の製造工程を示す図である。
【図１６】図１５に示す工程に続く製造工程を示す図である。
【図１７】図１６に示す工程に続く製造工程を示す図である。
【図１８】本発明の第３実施形態に係る平面表示装置の概略的な断面構造を示す図である。
【図１９】図１８に示す平面表示装置の平面構造を分解して示す図である。
【図２０】本発明の第４実施形態に係る平面表示装置の概略的な断面構造を示す図である。
【図２１】本発明の第５実施形態に係る平面表示装置の概略的な断面構造を示す図である。
【符号の説明】
ＤＳＰ…画素アレイ層、ＡＭＸ…薄膜半導体回路層、ＡＣＦ…異方性導電シート、ＳＩＧ…周辺回路基板、ＰＸ…表示画素、ＳＤＣ…信号供給回路、ＰＲＣ…周辺回路、ＤＲＶ…信号ドライバ回路、ＯＬＥＤ…有機ＥＬ素子、ＰＤ…画素駆動部、ＳＷ…画素スイッチング素子、ＤＲ…画素駆動素子、１３…共通電源端子電極、１１，２１…配線電極、２９…電源端子電極、３０…電流供給電極、ＶＨ…ビアホール、ＩＮＤ…インダクタ素子、ＰＡＡ…フェーズドアレイアンテナ、ＨＦ…高周波フロントエンド回路。
【図１】
2004341196.tif 000003
【図２】
2004341196.tif 000004
【図３】
2004341196.tif 000005
【図４】
2004341196.tif 000006
【図５】
2004341196.tif 000007
【図６】
2004341196.tif 000008
【図７】
2004341196.tif 000009
【図８】
2004341196.tif 000010
【図９】
2004341196.tif 000011
【図１０】
2004341196.tif 000012
【図１１】
2004341196.tif 000013
【図１２】
2004341196.tif 000014
【図１３】
2004341196.tif 000015
【図１４】
2004341196.tif 000016
【図１５】
2004341196.tif 000017
【図１６】
2004341196.tif 000018
【図１７】
2004341196.tif 000019
【図１８】
2004341196.tif 000020
【図１９】
2004341196.tif 000021
【図２０】
2004341196.tif 000022
【図２１】
2004341196.tif 000023