(57)【要約】【課題】ヒューズブロー装置を用いずに基準電圧発生回路の補正値を半導体装置内に記録し、テスト効率を大幅に向上させる。【解決手段】本発明の半導体装置１１は、識別用ＩＤを保持するＩＤ保持手段１９と、トリミングによって基準電圧１４を変更して出力する基準電圧発生手段１５と、識別用ＩＤと同じ値を持つ確認用ＩＤ２０と補正値２１とが記憶されている不揮発性メモリ部２３と、基準電圧１４をあらかじめ定められた検索手順にしたがって変更し、そのたびに不揮発性メモリ部２３から確認用ＩＤ２０を読み出し、これを識別用ＩＤと比較してこれらが一致した時に不揮発性メモリ部２３から補正値２１を読み出し、これによって基準電圧１４を所望の値に設定するよう動作する基準電圧補正手段１７と、を有する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
あらかじめ定められたビットパターンである識別用ＩＤを保持するＩＤ保持手段と、
トリミングによって基準電圧を変更して出力する基準電圧発生手段と、
前記識別用ＩＤと同じ値を持つ確認用ＩＤおよび前記基準電圧を所望の値に設定するための補正値が、複数の不揮発性メモリセルの一部に記憶され、前記基準電圧発生手段からの前記基準電圧が供給されている不揮発性メモリ部と、
前記基準電圧発生手段から出力される前記基準電圧をあらかじめ定められた検索手順に従って変更するためのトリミング値を生成し、このトリミング値によって前記基準電圧発生手段から出力される前記基準電圧が変更されるたびに前記不揮発性メモリ部から前記確認用ＩＤを読み出し、この読み出された前記確認用ＩＤを前記ＩＤ保持手段が保持する前記識別用ＩＤと比較し、これが一致した場合に前記不揮発性メモリ部から前記補正値を読み出し、この読み出された前記補正値によって前記基準電圧発生手段が前記基準電圧を所望の値に設定する基準電圧補正手段と、
を有することを特徴とする半導体装置。
【請求項２】
前記基準電圧補正手段は、
前記ＩＤ保持手段から前記識別用ＩＤを受信し一時記憶するＩＤレジスタと、
前記不揮発性メモリ部から前記確認用ＩＤを受信し一時記憶する確認用ＩＤレジスタと、
前記ＩＤレジスタおよび前記確認用ＩＤレジスタが保持する内容を比較し、その比較結果に従って判定信号を出力するコンパレータと、
前記トリミング値または前記補正値が設定され、その設定された値に基づいて、前記基準電圧発生手段へトリミング信号を出力するトリミング手段と、
前記コンパレータの前記判定信号が“不一致”の場合には、前記基準電圧発生手段から出力される前記基準電圧があらかじめ定められた検索手順に従って変更されるよう前記トリミング値を生成して前記トリミング手段に設定し、さらに、前記不揮発性メモリ部から前記確認用ＩＤを読み出して前記確認用ＩＤレジスタに設定する機能と、前記判定信号が“一致”の場合には、前記不揮発性メモリ部から前記補正値を読み出して前記トリミング手段に設定し、前記基準電圧発生手段が前記基準電圧を所望の値に設定する制御手段と、
を有することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記制御手段は、
前記トリミング値としてあらかじめ定められた値を前記トリミング手段に設定して前記基準電圧が初期出力電圧値となるよう動作する初期設定機能と、
前記基準電圧が前記初期出力電圧値より所定の検索電圧値分高くなるように前記トリミング値を生成する第１の生成機能と、
前記基準電圧が前記初期出力電圧値より所定の検索電圧値分低くなるように前記トリミング値を生成する第２の生成機能と、
前記初期設定機能を実行した後、前記第１の生成機能と前記第２の生成機能を交互に繰り返し実行し、前記第２の生成機能の実行が終了するたびに前記検索電圧値を一定の値ずつ増加させる検索機能と、
をさらに有することを特徴とする請求項２に記載の半導体装置。
【請求項４】
あらかじめ定められたビットパターンである識別用ＩＤを保持するＩＤ保持手段と、
トリミングによって第１の基準電圧を変更して出力する第１の基準電圧発生手段と、
トリミングによって第２の基準電圧を変更して出力する第２の基準電圧発生手段と、
前記識別用ＩＤと同じ値を持つ確認用ＩＤおよび前記第２の基準電圧をトリミングによって所望の値に設定するための補正値が、複数の不揮発性メモリセルの一部に記憶され、前記第１の基準電圧発生手段からの前記第１の基準電圧が供給されている不揮発性メモリ部と、
前記第１の基準電圧発生手段から出力される前記第１の基準電圧をあらかじめ定められた検索手順に従って変更するためのトリミング値を生成し、このトリミング値によって前記第１の基準電圧発生手段から出力される前記第１の基準電圧が変更されるたびに前記不揮発性メモリ部から前記確認用ＩＤを読み出し、この読み出された前記確認用ＩＤを前記ＩＤ保持手段が保持する前記識別用ＩＤと比較し、これが一致した場合に前記不揮発性メモリ部から前記補正値を読み出し、この読み出された前記補正値によって前記第２の基準電圧発生手段が前記第２の基準電圧を所望の値に設定する基準電圧補正手段と、
を有することを特徴とする半導体装置。
【請求項５】
前記第２の基準電圧発生手段の出力である前記第２の基準電圧が供給され、複数の不揮発性多値メモリセルで構成される第２の不揮発性メモリ部をさらに有することを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記基準電圧補正手段は、
前記ＩＤ保持手段から前記識別用ＩＤを受信し一時記憶するＩＤレジスタと、
前記不揮発性メモリ部から前記確認用ＩＤを受信し一時記憶する確認用ＩＤレジスタと、
前記ＩＤレジスタおよび前記確認用ＩＤレジスタが保持する内容を比較し、その比較結果に従って判定信号を出力するコンパレータと、
前記トリミング値が設定され、その設定された値に基づいて、前記第１の基準電圧発生手段へ第１のトリミング信号を出力する第１のトリミング手段と、
前記補正値が設定され、その設定された値に基づいて、前記第２の基準電圧発生手段へ第２のトリミング信号を出力する第２のトリミング手段と、
前記コンパレータの前記判定信号が“不一致”の場合には、前記第１の基準電圧発生手段から出力される前記第１の基準電圧があらかじめ定められた検索手順に従って変更されるよう前記トリミング値を生成して前記第１のトリミング手段に設定し、さらに、前記不揮発性メモリ部から前記確認用ＩＤを読み出して前記確認用ＩＤレジスタに設定する機能と、前記判定信号が“一致”の場合には、前記不揮発性メモリ部から前記補正値を読み出して前記第２のトリミング手段に設定し、前記第２の基準電圧発生手段の前記第２の基準電圧を所望の値に設定する制御手段と、
を有することを特徴とする請求項４に記載の半導体装置。
【請求項７】
前記制御手段は、
前記トリミング値としてあらかじめ定められた値を前記第１のトリミング手段に設定して前記第１の基準電圧が初期出力電圧値となるよう動作する初期設定機能と、
前記第１の基準電圧が前記初期出力電圧値より所定の検索電圧値分高くなるように前記トリミング値を生成する第１の生成機能と、
前記第１の基準電圧が前記初期出力電圧値より所定の検索電圧値分低くなるように前記トリミング値を生成する第２の生成機能と、
前記初期設定機能を実行した後、前記第１の生成機能と前記第２の生成機能を交互に繰り返し実行し、前記第２の生成機能の実行が終了するたびに前記検索電圧値を一定の値ずつ増加させる検索機能と、
をさらに有することを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記確認用ＩＤは、“０”のビットと“１”のビットを同数有するビットパターン、または、“０”もしくは“１”のビット数が１ビット多いビットパターンであることを特徴とする請求項１または請求項２または請求項４または請求項６に記載の半導体装置。
【請求項９】
前記基準電圧補正手段は、
前記確認用ＩＤレジスタに一時記憶された前記確認用ＩＤの“０”および“１”のビット数計数結果に基づいて、“１”の数より“０”の数が多い場合は第１の信号を、“０”の数より“１”の数が多い場合は第２の信号を示すＨＬ信号を前記制御手段へ出力するＨＬ判定手段をさらに有し、
前記制御手段は、
前記コンパレータの前記判定信号が不一致で、かつ、前記ＨＬ信号が第１の信号である場合には、次に前記確認用ＩＤを読み出す時に前記不揮発性メモリ部へ供給される前記基準電圧発生手段からの前記基準電圧が、現在の値より低くなるように前記トリミング値を生成し、
前記コンパレータの前記判定信号が不一致で、かつ、前記ＨＬ信号が第２の信号である場合には、次に前記確認用ＩＤを読み出す時に前記不揮発性メモリ部へ供給される前記基準電圧発生手段からの前記基準電圧が、現在の値より高くなるように前記トリミング値を生成する機能をさらに有することを特徴とする請求項２に記載の半導体装置。
【請求項１０】
前記基準電圧補正手段は、
前記確認用ＩＤレジスタに一時記憶された前記確認用ＩＤの“０”および“１”のビット数計数結果に基づいて、“１”の数より“０”の数が多い場合は第１の信号を、“０”の数より“１”の数が多い場合は第２の信号を示すＨＬ信号を前記制御手段へ出力するＨＬ判定手段をさらに有し、
前記制御手段は、
前記コンパレータの前記判定信号が不一致で、かつ、前記ＨＬ信号が第１の信号である場合には、次に前記確認用ＩＤを読み出す時に前記不揮発性メモリ部へ供給される前記第１の基準電圧発生手段からの前記第１の基準電圧が、現在の値より低くなるように前記トリミング値を生成し、
前記コンパレータの前記判定信号が不一致で、かつ、前記ＨＬ信号が第２の信号である場合には、次に前記確認用ＩＤを読み出す時に前記不揮発性メモリ部へ供給される前記第１の基準電圧発生手段からの前記第１の基準電圧が、現在の値より高くなるように前記トリミング値を生成する機能をさらに有することを特徴とする請求項６に記載の半導体装置。
【請求項１１】
前記補正値と前記確認用ＩＤは、互いに近接した領域にある前記複数の不揮発性メモリセルに記憶されていることを特徴とする請求項１または請求項４に記載の半導体装置。
【請求項１２】
あらかじめ定められたビットパターンである識別用ＩＤを保持するＩＤ保持手段と、
トリミングによって基準電圧を変更して出力する基準電圧発生手段と、
前記基準電圧発生手段からの前記基準電圧が供給され、複数の不揮発性メモリセルを備えた不揮発性メモリ部と、
を有する半導体装置のテスト方法であって、
前記基準電圧発生手段のトリミングされていない初期出力電圧値を測定する初期電圧測定ステップと、
前記初期電圧測定ステップで得られた前記初期出力電圧値と所望の基準電圧の値との差を補正するための補正値を計算によって求める補正値取得ステップと、
前記基準電圧発生手段の出力電圧の値にかかわりなく、所定の基準電圧を前記不揮発性メモリ部に外部から強制的に供給する外部電圧印加ステップと、
前記ＩＤ保持手段に保持されている前記識別用ＩＤと同じ値を持つ確認用ＩＤ、および前記補正値取得ステップで得られた前記補正値を、前記外部電圧印加ステップで前記所定の基準電圧が供給されている前記不揮発性メモリ部の前記複数の不揮発性メモリセルに書き込む書込みステップと、
を有することを特徴とする半導体装置のテスト方法。
【請求項１３】
前記基準電圧発生手段から出力される前記基準電圧をあらかじめ定められた検索手順に従って変更するためのトリミング値を生成し、このトリミング値によって前記基準電圧発生手段から出力される前記基準電圧が変更されるたびに前記不揮発性メモリ部から前記書込みステップで書き込まれた前記確認用ＩＤを読み出し、この読み出された前記確認用ＩＤを前記ＩＤ保持手段が保持する前記識別用ＩＤと比較し、これが一致した場合に前記不揮発性メモリ部から前記書込みステップで書き込まれた前記補正値を読み出し、この読み出された前記補正値によって前記基準電圧発生手段からの前記基準電圧を所望の値に設定する基準電圧補正ステップと、
をさらに有することを特徴とする請求項１２に記載の半導体装置のテスト方法。
【請求項１４】
前記基準電圧補正ステップで所望の値に補正された前記基準電圧発生手段からの前記基準電圧を測定する基準電圧測定ステップと、
前記基準電圧測定ステップで得られた前記基準電圧の値が所定の許容範囲内であるか否かに従って、当該半導体装置を良品または不良品と判定する良否判定ステップと、
をさらに有することを特徴とする請求項１３に記載の半導体装置のテスト方法。
【請求項１５】
あらかじめ定められたビットパターンである識別用ＩＤを保持するＩＤ保持手段と、
トリミングによって第１の基準電圧を変更して出力する第１の基準電圧発生手段と、
トリミングによって第２の基準電圧を変更して出力する第２の基準電圧発生手段と、
前記第１の基準電圧発生手段からの前記第１の基準電圧が供給され、複数の不揮発性メモリセルを備えた不揮発性メモリ部と、
を有する半導体装置のテスト方法であって、
前記第２の基準電圧発生手段のトリミングされていない初期出力電圧値を測定する初期電圧測定ステップと、
前記初期電圧測定ステップで得られた前記初期出力電圧値と所望の基準電圧の値との差を補正するための補正値を計算によって求める補正値取得ステップと、
前記第１の基準電圧発生手段の出力電圧の値にかかわりなく、所定の基準電圧を前記不揮発性メモリ部に外部から強制的に供給する外部電圧印加ステップと、
前記ＩＤ保持手段に保持されている前記識別用ＩＤと同じ値を持つ確認用ＩＤおよび前記補正値取得ステップで得られた前記補正値を、前記外部電圧印加ステップで前記所定の基準電圧が供給されている前記不揮発性メモリ部の前記複数の不揮発性メモリセルに書き込む書込みステップと、
を有することを特徴とする半導体装置のテスト方法。
【請求項１６】
前記第１の基準電圧発生手段から出力される前記第１の基準電圧をあらかじめ定められた検索手順に従って変更するためのトリミング値を生成し、このトリミング値によって前記第１の基準電圧発生手段から出力される前記第１の基準電圧が変更されるたびに前記不揮発性メモリ部から前記書込みステップで書き込まれた前記確認用ＩＤを読み出し、この読み出された前記確認用ＩＤを前記ＩＤ保持手段が保持する前記識別用ＩＤと比較し、これが一致した場合に前記不揮発性メモリ部から前記書込みステップで書き込まれた前記補正値を読み出し、この読み出された前記補正値によって前記第２の基準電圧発生手段からの前記第２の基準電圧を所望の値に設定する基準電圧補正ステップと、
をさらに有することを特徴とする請求項１５に記載の半導体装置のテスト方法。
【請求項１７】
前記基準電圧補正ステップで所望の値に補正された前記第２の基準電圧発生手段からの前記第２の基準電圧を測定する基準電圧測定ステップと、
前記基準電圧測定ステップで得られた前記第２の基準電圧の値が所定の許容範囲内であるか否かに従って、当該半導体装置を良品または不良品と判定する良否判定ステップと、
をさらに有することを特徴とする請求項１６に記載の半導体装置のテスト方法。
【請求項１８】
前記書込みステップで前記不揮発性メモリ部に書き込まれた前記補正値と前記確認用ＩＤとは、互いに近接した領域にある前記複数の不揮発性メモリセルに記憶されていることを特徴とする請求項１２または請求項１５に記載の半導体装置のテスト方法。
【請求項１９】
あらかじめ定められたビットパターンである識別用ＩＤを保持するＩＤ保持手段と、
トリミングによって基準電圧を変更して出力する基準電圧発生手段と、
前記識別用ＩＤと同じ値を持つ確認用ＩＤおよび前記基準電圧を所望の値に設定するための補正値が、複数の不揮発性メモリセルの一部に記憶され、前記基準電圧発生手段からの前記基準電圧が供給されている不揮発性メモリ部と、
を有する半導体装置の基準電圧補正方法であって、
前記不揮発性メモリ部から前記確認用ＩＤを読み出す確認用ＩＤ読出しステップと、
前記ＩＤ保持手段に保持されている前記識別用ＩＤと前記確認用ＩＤ読出しステップで読み出された前記確認用ＩＤとを比較判定するＩＤ判定ステップと、
前記ＩＤ判定ステップでの比較結果が“不一致”である場合に、前記基準電圧発生手段から出力される前記基準電圧をあらかじめ定められた検索手順に従って変更するためのトリミング値を生成し、このトリミング値を生成するたびに、前記確認用ＩＤ読出しステップで前記不揮発性メモリ部へ供給される前記基準電圧を前記トリミング値によって変更する検索値変更ステップと、
前記ＩＤ判定ステップでの比較結果が“一致”である場合に、前記不揮発性メモリ部から前記補正値を読み出し、読み出された前記補正値に基づいて前記基準電圧発生手段の前記基準電圧を所望の値に設定する補正値設定ステップと、
を有することを特徴とする半導体装置の基準電圧補正方法。
【請求項２０】
あらかじめ定められたビットパターンである識別用ＩＤを保持するＩＤ保持手段と、
トリミングによって第１の基準電圧を変更して出力する第１の基準電圧発生手段と、
トリミングによって第２の基準電圧を変更して出力する第２の基準電圧発生手段と、
前記識別用ＩＤと同じ値を持つ確認用ＩＤおよび前記第２の基準電圧をトリミングによって所望の値に設定するための補正値が、複数の不揮発性メモリセルの一部に記憶され、前記第１の基準電圧発生手段からの前記第１の基準電圧が供給されている不揮発性メモリ部と、
を有する半導体装置の基準電圧補正方法であって、
前記不揮発性メモリ部から前記確認用ＩＤを読み出す確認用ＩＤ読出しステップと、
前記ＩＤ保持手段に保持されている前記識別用ＩＤと前記確認用ＩＤ読出しステップで読み出された前記確認用ＩＤとを比較判定するＩＤ判定ステップと、
前記ＩＤ判定ステップでの比較結果が“不一致”である場合に、前記第１の基準電圧発生手段から出力される前記前記第１の基準電圧をあらかじめ定められた検索手順に従って変更するためのトリミング値を生成し、このトリミング値を生成するたびに、前記確認用ＩＤ読出しステップで前記不揮発性メモリ部へ供給される前記第１の基準電圧を前記トリミング値によって変更する検索値変更ステップと、
前記ＩＤ判定ステップでの比較結果が“一致”である場合に、前記不揮発性メモリ部から記補正値を読み出し、読み出された前記補正値に基づいて前記第２の基準電圧発生手段が前記第２の基準電圧を所望の値に設定する補正値設定ステップと、
を有することを特徴とする半導体装置の基準電圧補正方法。
【請求項２１】
前記基準電圧発生手段から出力される前記基準電圧を変更する前記検索手順は、
前記基準電圧が補正されていない初期出力電圧値の状態である初期ステップと、前記基準電圧が前記初期出力電圧値より所定の検索電圧値分高くなるように前記トリミング値を生成する第１のステップと、
前記基準電圧が前記初期出力電圧値より所定の検索電圧値分低くなるように前記トリミング値を生成する第２のステップとを有し、
前記初期ステップの後、前記第１のステップと前記第２のステップを交互に繰り返し、前記第２のステップが終了するたびに前記検索電圧値を一定の値ずつ増加させることを特徴とする請求項１９に記載の半導体装置の基準電圧補正方法。
【請求項２２】
前記第１の基準電圧発生手段から出力される前記第１の基準電圧を変更する前記検索手順は、
前記第１の基準電圧が補正されていない初期出力電圧値の状態である初期ステップと、
前記第１の基準電圧が前記初期出力電圧値より所定の検索電圧値分高くなるように前記トリミング値を生成する第１のステップと、
前記第１の基準電圧が前記初期出力電圧値より所定の検索電圧値分低くなるように前記トリミング値を生成する第２のステップとを有し、
前記初期ステップの後、前記第１のステップと前記第２のステップを交互に繰り返し、前記第２のステップが終了するたびに前記検索電圧値を一定の値ずつ増加させることを特徴とする請求項２０に記載の半導体装置の基準電圧補正方法。
【請求項２３】
前記検索値変更ステップで生成した前記トリミング値が所定の範囲内である場合は、前記確認用ＩＤ読出しステップを選択し、
前記トリミング値が所定の範囲内でない場合は、当該半導体装置が不良品であることを示すエラー情報を一時記憶するエラー設定ステップを選択する範囲判定ステップをさらに有することを特徴とする請求項１９または請求項２０に記載の半導体装置の基準電圧補正方法。
【請求項２４】
前記検索値変更ステップでの前記基準電圧発生手段の出力である前記基準電圧を変更するための前記トリミング値の生成が所定の回数を超えた時に、当該半導体装置が不良品であることを示すエラー情報を一時記憶するエラー設定ステップを選択する検索回数判定ステップをさらに有することを特徴とする請求項１９に記載の半導体装置の基準電圧補正方法。
【請求項２５】
前記検索値変更ステップでの前記第１の基準電圧発生手段の出力である前記第１の基準電圧を変更するための前記トリミング値の生成が所定の回数を超えた時に、当該半導体装置が不良品であることを示すエラー情報を一時記憶するエラー設定ステップを選択する検索回数判定ステップをさらに有することを特徴とする請求項２０に記載の半導体装置の基準電圧補正方法。
【請求項２６】
前記確認用ＩＤは、“０”のビットと“１”のビットを同数有するビットパターン、または、“０”もしくは“１”のビット数が１ビット多いビットパターンであって、
前記検索値変更ステップは、
前記確認用ＩＤの“０”および“１”のビット数計数結果に基づいて、“１”の数より“０”の数が多い場合は第１の信号を、“０”の数より“１”の数が多い場合は第２の信号を出力するＨＬ出力ステップと、
前記ＨＬ出力ステップが第１の信号を出力する場合に、前記確認用ＩＤ読出しステップで前記不揮発性メモリ部へ供給される前記基準電圧発生手段からの前記基準電圧が、現在の値よりあらかじめ定められた検索電圧値分低くなるように前記トリミング値を生成する下方修正ステップと、
をさらに有することを特徴とする請求項１９に記載の半導体装置の基準電圧補正方法。
【請求項２７】
前記確認用ＩＤは、“０”のビットと“１”のビットを同数有するビットパターン、または、“０”もしくは“１”のビット数が１ビットだけ多いビットパターンであって、
前記検索値変更ステップは、
前記確認用ＩＤの“０”および“１”のビット数計数結果に基づいて、“１”の数より“０”の数が多い場合は第１の信号を、“０”の数より“１”の数が多い場合は第２の信号を出力するＨＬ出力ステップと、
前記ＨＬ出力ステップが第２の信号を出力する場合に、前記確認用ＩＤ読出しステップで前記不揮発性メモリ部へ供給される前記基準電圧発生手段からの前記基準電圧が、現在の値よりあらかじめ定められた検索電圧値分高くなるように前記トリミング値を生成する上方修正ステップと、
をさらに有することを特徴とする請求項１９に記載の半導体装置の基準電圧補正方法。
【請求項２８】
前記確認用ＩＤは、“０”のビットと“１”のビットを同数有するビットパターン、または、“０”もしくは“１”のビット数が１ビット多いビットパターンであって、
前記検索値変更ステップは、
前記確認用ＩＤの“０”および“１”のビット数計数結果に基づいて、“１”の数より“０”の数が多い場合は第１の信号を、“０”の数より“１”の数が多い場合は第２の信号を出力するＨＬ出力ステップと、
前記ＨＬ出力ステップが第１の信号を出力する場合に、前記確認用ＩＤ読出しステップで前記不揮発性メモリ部へ供給される前記第１の基準電圧発生手段からの前記第１の基準電圧が、現在の値よりあらかじめ定められた検索電圧値分低くなるように前記トリミング値を生成する下方修正ステップと、
をさらに有することを特徴とする請求項２０に記載の半導体装置の基準電圧補正方法。
【請求項２９】
前記確認用ＩＤは、“０”のビットと“１”のビットを同数有するビットパターン、または、“０”もしくは“１”のビット数が１ビット多いビットパターンであって、
前記検索値変更ステップは、
前記確認用ＩＤの“０”および“１”のビット数計数結果に基づいて、“１”の数より“０”の数が多い場合は第１の信号を、“０”の数より“１”の数が多い場合は第２の信号を出力するＨＬ出力ステップと、
前記ＨＬ出力ステップが第２の信号を出力する場合に、前記確認用ＩＤ読出しステップで前記不揮発性メモリ部へ供給される前記第１の基準電圧発生手段からの前記第１の基準電圧が、現在の値よりあらかじめ定められた検索電圧値分高くなるように前記トリミング値を生成する上方修正ステップと、
をさらに有することを特徴とする請求項２０に記載の半導体装置の基準電圧補正方法。
【請求項３０】
前記あらかじめ定められた検索電圧値は、検索状況にかかわりなく一定の値であることを特徴とする請求項２５乃至請求項２８のいずれか１項に記載の半導体装置の基準電圧補正方法。
【請求項３１】
前記確認用ＩＤは、“０”のビットと“１”のビットを同数有するビットパターン、または、“０”もしくは“１”のビット数が１ビット多いビットパターンであって、
前記検索値変更ステップは、
前記確認用ＩＤの“０”および“１”のビット数計数結果に基づいて、“１”の数より“０”の数が多い場合は第１の信号を、“０”の数より“１”の数が多い場合は第２の信号を出力するＨＬ出力ステップと、
前記ＨＬ出力ステップが第１の信号を出力する場合に、前記確認用ＩＤ読出しステップで前記不揮発性メモリ部へ供給される前記基準電圧発生手段からの前記基準電圧が、現在の値よりあらかじめ定められた検索電圧値分低くなるように前記トリミング値を生成する下方修正ステップと、
前記ＨＬ出力ステップが第２の信号を出力する場合に、前記確認用ＩＤ読出しステップで前記不揮発性メモリ部へ供給される前記基準電圧発生手段からの前記基準電圧が、現在の値よりあらかじめ定められた検索電圧値分高くなるように前記トリミング値を生成する上方修正ステップと、
をさらに有し、
前記下方修正ステップ、または前記上方修正ステップを実行するたびに、前記下方修正ステップにおける検索電圧値、および前記上方修正ステップにおける検索電圧値を順次半分の値にすることを特徴とする請求項１９に記載の半導体装置の基準電圧補正方法。
【請求項３２】
前記確認用ＩＤは、“０”のビットと“１”のビットを同数有するビットパターン、または、“０”もしくは“１”のビット数が１ビット多いビットパターンであって、
前記検索値変更ステップは、
前記確認用ＩＤの“０”および“１”のビット数計数結果に基づいて、“１”の数より“０”の数が多い場合は第１の信号を、“０”の数より“１”の数が多い場合は第２の信号を出力するＨＬ出力ステップと、
前記ＨＬ出力ステップが第１の信号を出力する場合に、前記確認用ＩＤ読出しステップで前記不揮発性メモリ部へ供給される前記第１の基準電圧発生手段からの前記第１の基準電圧が、現在の値よりあらかじめ定められた検索電圧値分低くなるように前記トリミング値を生成する下方修正ステップと、
前記ＨＬ出力ステップが第２の信号を出力する場合に、前記確認用ＩＤ読出しステップで前記不揮発性メモリ部へ供給される前記第１の基準電圧発生手段からの前記第１の基準電圧が、現在の値よりあらかじめ定められた検索電圧値分高くなるように前記トリミング値を生成する上方修正ステップと、
をさらに有し、
前記下方修正ステップ、または前記上方修正ステップを実行するたびに、前記下方修正ステップにおける検索電圧値、および前記上方修正ステップにおける検索電圧値を順次半分の値にすることを特徴とする請求項２０に記載の半導体装置の基準電圧補正方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、基準電圧をトリミングにより所望の値に補正できる基準電圧発生回路を有する半導体装置、そのテスト方法、およびその基準電圧補正方法に関する。特に、精度の高い基準電圧を必要とし、基準電圧発生回路のトリミングに用いる補正値を製造時のテスト工程で半導体装置内に記憶させるメモリ混載ロジックＩＣに適用される。
【０００２】
【従来の技術】
ＥＥＰＲＯＭなどの不揮発性メモリセル領域を有する半導体装置では、メモリセルへのデータの書き込み、メモリセルからのデータの読み出しに電源電圧や動作温度に左右されない高い精度の基準電圧を必要とする。特に、近年、１つのメモリセルに２ビット分のデータを記憶させるいわゆる多値セルが登場し、基準電圧の精度向上はますます重要になっている。
【０００３】
このような目的を達成する１つの手段として、トリミングにより出力電圧を変更できる基準電圧発生回路を設け、製造時のテスト工程で、その出力電圧を測定し、所望の設計値との差を補正値としてその半導体装置内に記録しておく方法が用いられている。
【０００４】
図１３は従来の半導体装置３０１を示す回路ブロック図である。ここでは、主に、基準電圧発生回路３０５とその補正にかかわる部分を示した。
【０００５】
従来の半導体装置３０１は、外部電源が供給されるＶｃｃ端子３０２、半導体装置３０１内の各回路ブロックで必要となる電源電圧を生成する内部電源回路３０３、精度の高い基準電圧３０４を生成する基準電圧発生回路３０５、基準電圧３０４を補正するためのトリミングデータ（以下、補正値という）を保持する補正用ヒューズ３０６、基準電圧３０４を測定するための基準電圧測定用パッド３０７、任意のデータを記憶するメモリセル領域３０８を有する不揮発性メモリ部３０９、および、仕様に基づいて必要な処理を行うロジック回路部３１０を持っている。
【０００６】
内部電源回路３０３の入力はＶｃｃ端子３０２に接続され、その出力は半導体装置３０１内にあるロジック回路部３１０ねをはじめとする各回路ブロックの電源入力に接続されている。
【０００７】
補正用ヒューズ３０６の出力である補正信号３１１は基準電圧発生回路３０５の入力に接続され、基準電圧発生回路３０５の出力である基準電圧３０４は不揮発性メモリ部３０９の入力、および基準電圧測定用パッド３０７に接続されている。
【０００８】
基準電圧測定用パッド３０７には、半導体装置３０１外に置かれたテスター３１２の測定用プローブが接続されている。また、補正用ヒューズ３０６内のヒューズ素子は、半導体装置３０１外に置かれたヒューズブロー装置３１３のレーザー光によって切断される。
【０００９】
内部電源回路３０３は、Ｖｃｃ端子３０２から供給される外部電源電圧を降圧あるいは昇圧して半導体装置３０１内の各回路動作に必要な複数の電圧を作り出し、ロジック回路部３１０をはじめとする半導体装置３０１内の各回路ブロックに供給する。この内部電源回路３０３は比較的大きな電流を供給しなければならないため、回路動作に伴う負荷変動の影響を受けやすく、ここで作られる内部電圧はある程度の電圧変動が避けられない。
【００１０】
さらに、チップ製造時にプロセスパラメータがばらつき、内部電圧のそれぞれの時間平均値が設計値から数％程度ずれることも珍しくない。このため、不揮発性メモリ部３０９の読み出しや書き込みに必要な高い精度の基準電圧３０４は、別途専用の基準電圧発生回路３０５を設けて生成している。
【００１１】
基準電圧発生回路３０５には、一般的には、オペアンプを用いたバンドギャップリファレンス回路（以下、ＢＧＲという）が用いられる。基準電圧発生回路３０５は、トリミングによりＢＧＲの抵抗比を変更でき、補正用ヒューズ３０６からの補正信号３１１に基づいてこの抵抗比を変え、出力である基準電圧３０４の値を補正するよう設計されている。
【００１２】
このようにして補正された基準電圧３０４は不揮発性メモリ部３０９に供給されると同時に、テスター３１２で測定するために基準電圧測定用パッド３０７に出力される。負荷変動に伴う基準電圧３０４の変動については、これを抑えるためにいろいろな工夫がなされているが、本質的には負荷の電流変動を極力なくすようなシステム設計を行うことが基本である。
【００１３】
補正用ヒューズ３０６は、ポリシリコン、ポリサイド、またはアルミニウム（Ａｌ）からなるヒューズ素子を必要なビット数分有しており、これらヒューズ素子がそれぞれ切断されているか否かによって、そのビット数分の情報を記憶できるようになっている。半導体装置３０１の製造時のテスト工程で求められた補正値がヒューズブロー装置３１３によりここに書き込まれる。補正用ヒューズ３０６は、このヒューズデータ（補正値）に基づいて、補正信号３１１を基準電圧発生回路３０５に出力する。
【００１４】
次に、上述した半導体装置３０１のテスト方法について説明する。図１４は、従来の半導体装置３０１のテスト方法を示すフローチャートである。ここでは、主に、基準電圧３０４の補正、および補正後の基準電圧３０４に基づく半導体装置３０１の良否判定にかかわるテスト方法を示した。
【００１５】
従来の半導体装置３０１のテスト方法は、基準電圧３０４の初期値を測定する初期電圧測定ステップ３２１、基準電圧３０４の初期値と設計値との差を補正値として求める補正値取得ステップ３２２、ヒューズブロー装置３１３を用いてヒューズ素子を切断するヒューズブローステップ３２３、補正値により補正された基準電圧３０４を測定する基準電圧測定ステップ３２４、および、測定した値に基づいて良品または不良品を判定、記録する判定ステップ３２５で構成される。
【００１６】
初期電圧測定ステップ３２１では、初期状態で基準電圧発生回路３０５の出力である基準電圧３０４がテスター３１２によって測定される。ここでいう初期状態とは電源投入直後に半導体装置３０１の初期化が終了した状態と等価な状態を指し、基準電圧発生回路３０５ではトリミングによる補正は行われていない。この初期状態では、ＢＧＲの抵抗比は、各種のプロセスパラメータが理想的な値である時に基準電圧３０４が所望の設計値を出力するように設定されている。
【００１７】
実際に製造された半導体装置３０１では、プロセスパラメータが理想的な値からばらつくため、ＢＧＲの抵抗比は必ずしも設計時に想定した値にはならず、基準電圧３０４の初期値は製造された半導体装置３０１ごとに異なる値になる。このため、設計時にはプロセスパラメータのばらつきを考慮してある範囲内でＢＧＲの抵抗比をトリミングによって変更できるように回路が構成される。
【００１８】
補正値取得ステップ３２２では、初期電圧測定ステップ３２１で得られた初期値と設計時に想定された所望の設計値との差が半導体装置３０１ごとに求められ、これらがテスター３１２外部へ出力できるデータ形式に変換され、補正値として磁気媒体などに記録される。
【００１９】
初期電圧測定ステップ３２１および補正値取得ステップ３２２は、テスター３１２が接続されたウェハプローバ装置に半導体装置３０１のウェハをセットした状態で実行される。
【００２０】
ヒューズブローステップ３２３では、上述の記録媒体がセットされたヒューズブロー装置３１３を用いて補正用ヒューズ３０６にそれぞれの補正値が書き込まれる。具体的な書き込み方法としては、レーザー光によるヒューズ切断と電流によるヒューズ溶断があるが、回路構成の容易さや書き込み効率などの観点から最近ではレーザー光による方法が用いられる。
【００２１】
このヒューズブローステップ３２３は、処理するウェハをウェハプローバ装置からヒューズブロー装置３１３に移して実行されなければならない。このため、補正値取得ステップ３２２で取得した補正値を磁気媒体や通信媒体などを介してテスター３１２からヒューズブロー装置３１３へ転送する必要がある。
【００２２】
基準電圧測定ステップ３２４では、処理するウェハが再度ウェハプローバ装置に戻され、補正された基準電圧３０４がテスター３１２で測定される。上述したヒューズブローステップ３２３で補正用ヒューズ３０６がそれぞれの半導体装置３０１に合わせて書き込まれているので、このステップでは、理想的には、基準電圧発生回路３０５の出力である基準電圧３０４は設計時に想定した所望の設計値とほぼ同じ値に補正されている。
【００２３】
しかし、プロセスパラメータのばらつきが設計時に想定した範囲を越えていた場合や、チップ製造時のトラブルによって基準電圧発生回路３０５などが動作不良を起こした場合、あるいは、ヒューズブローステップ３２３でヒューズ素子が物理的にうまく切断できなかった場合などには、基準電圧３０４は正しく補正されないことがある。
【００２４】
このように基準電圧３０４が正しく補正されなかった半導体装置３０１は良否判定ステップ３２５で選別される。すなわち、基準電圧測定ステップ３２４で測定された基準電圧３０４が所望の設計値の許容誤差範囲内に入っているかが判定され、正しく補正されなかった半導体装置３０１は不良品として記録され、テスト工程終了後のアセンブリ工程で取り除かれる。
【００２５】
このようにして、補正用ヒューズ３０６を用いたトリミングによって、基準電圧発生回路３０５の出力である基準電圧３０４を高い精度で所望の値に設定することができる。しかしながら、従来の半導体装置３０１のテスト方法では、上述したように、補正用ヒューズ３０６への書き込みのたびにいったんウェハをウェハプローバ装置からヒューズブロー装置３１３へ移動しなければならず、テスト効率は著しく低いものであった。
【００２６】
さらに、テスター３１２とは別にヒューズブロー装置３１３を必要台数用意しなければならず、設備投資も必要であった。
【００２７】
この問題に対応するために、補正用ヒューズ３０６の替わりに複数の不揮発性メモリセルを半導体装置３０１内に設け、製造時のテスト工程で補正値をこの不揮発性メモリセルに記憶させ、これを用いて基準電圧発生回路３０５のトリミングを行うという方法が提案されている。すなわち、補正用ヒューズ３０６の替わりにＰＲＯＭセルを用いる方法が特許文献１に、また、データ記憶用の不揮発性メモリセル領域３０８の一部を補正値の保持に利用する方法が特許文献２に、それぞれ記載されている。
【００２８】
しかし、これらはいずれも、電源投入直後の初期状態において、その不揮発性メモリセルからの補正値の読み出しに際し、読み出しに用いる基準電圧３０４が正しく補正されていない、という本質的な欠点を持っている。すなわち、補正値が正しく読み出せず、その結果として基準電圧３０４が所望の設計値と大きく異なってしまうという可能性がある。特に、近年の半導体プロセスの微細化や、不揮発性メモリセルの多値化（いわゆる多値セル）によって、この初期状態での補正値の誤読み出しの問題は深刻になっている。場合によっては、半導体装置３０１の歩留りを大きく低下させる原因にもなっている。
【００２９】
【特許文献１】
特開平５−２６５５７９号公報（図２）
【００３０】
【特許文献２】
特開２００１−３５７６８８号公報（図１）
【００３１】
【発明が解決しようとする課題】
上述のごとく、従来の半導体装置、そのテスト方法、およびその基準電圧補正方法は、基準電圧発生回路のトリミングに用いる補正値を補正用ヒューズにヒューズブロー装置で記録するため、そのテスト効率が著しく低下するという問題があった。
【００３２】
本発明は、上記問題点を解決するためになされたもので、ヒューズブロー装置を用いずに基準電圧発生回路の補正値を半導体装置内に記録することができ、テスト効率を大幅に向上させる半導体装置、そのテスト方法、およびその基準電圧補正方法を提供することを目的とする。
【００３３】
【課題を解決するための手段】
上記目的を達成するために、本発明の半導体装置は、あらかじめ定められたビットパターンである識別用ＩＤを保持するＩＤ保持手段と、トリミングによって基準電圧を変更して出力する基準電圧発生手段と、前記識別用ＩＤと同じ値を持つ確認用ＩＤおよび前記基準電圧を所望の値に設定するための補正値が、複数の不揮発性メモリセルの一部に記憶され、前記基準電圧発生手段からの前記基準電圧が供給されている不揮発性メモリ部と、前記基準電圧発生手段から出力される前記基準電圧をあらかじめ定められた検索手順に従って変更するためのトリミング値を生成し、このトリミング値によって前記基準電圧発生手段から出力される前記基準電圧が変更されるたびに前記不揮発性メモリ部から前記確認用ＩＤを読み出し、この読み出された前記確認用ＩＤを前記ＩＤ保持手段が保持する前記識別用ＩＤと比較し、これが一致した場合に前記不揮発性メモリ部から前記補正値を読み出し、この読み出された前記補正値によって前記基準電圧発生手段が前記基準電圧を所望の値に設定する基準電圧補正手段と、を有することを特徴としている。
【００３４】
本発明によれば、ヒューズブロー装置を用いずに補正値を半導体装置内に記録でき、さらに、その補正値の読み出しおよび設定が正しく行われることを保証できるので、製造時のテスト効率を低下させずに、高い精度の基準電圧発生手段を持った半導体装置を実現することができる。
【００３５】
また、本発明の半導体装置のテスト方法は、あらかじめ定められたビットパターンである識別用ＩＤを保持するＩＤ保持手段と、トリミングによって基準電圧を変更して出力する基準電圧発生手段と、前記基準電圧発生手段からの前記基準電圧が供給され、複数の不揮発性メモリセルを備えた不揮発性メモリ部と、を有する半導体装置のテスト方法であって、前記基準電圧発生手段のトリミングされていない初期出力電圧値を測定する初期電圧測定ステップと、前記初期電圧測定ステップで得られた前記初期出力電圧値と所望の基準電圧の値との差を補正するための補正値を計算によって求める補正値取得ステップと、前記基準電圧発生手段の出力電圧の値にかかわりなく、所定の基準電圧を前記不揮発性メモリ部に外部から強制的に供給する外部電圧印加ステップと、前記ＩＤ保持手段に保持されている前記識別用ＩＤと同じ値を持つ確認用ＩＤ、および前記補正値取得ステップで得られた前記補正値を、前記外部電圧印加ステップで前記所定の基準電圧が供給されている前記不揮発性メモリ部の前記複数の不揮発性メモリセルに書き込む書込みステップと、を有することを特徴としている。
【００３６】
本発明によれば、ヒューズブロー装置を用いずに補正値を半導体装置内に記録でき、さらに、その補正値の読み出しおよび設定が正しく行われることを保証できるので、製造時のテスト効率を低下させずに、高い精度の基準電圧発生手段を持った半導体装置のテスト方法を実現することができる。
【００３７】
さらに、本発明の半導体装置の基準電圧補正方法は、あらかじめ定められたビットパターンである識別用ＩＤを保持するＩＤ保持手段と、トリミングによって基準電圧を変更して出力する基準電圧発生手段と、前記識別用ＩＤと同じ値を持つ確認用ＩＤおよび前記基準電圧を所望の値に設定するための補正値が、複数の不揮発性メモリセルの一部に記憶され、前記基準電圧発生手段からの前記基準電圧が供給されている不揮発性メモリ部と、を有する半導体装置の基準電圧補正方法であって、前記不揮発性メモリ部から前記確認用ＩＤを読み出す確認用ＩＤ読出しステップと、前記ＩＤ保持手段に保持されている前記識別用ＩＤと前記確認用ＩＤ読出しステップで読み出された前記確認用ＩＤとを比較判定するＩＤ判定ステップと、前記ＩＤ判定ステップでの比較結果が“不一致”である場合に、前記基準電圧発生手段から出力される前記基準電圧をあらかじめ定められた検索手順に従って変更するためのトリミング値を生成し、このトリミング値を生成するたびに、前記確認用ＩＤ読出しステップで前記不揮発性メモリ部へ供給される前記基準電圧を前記トリミング値によって変更する検索値変更ステップと、前記ＩＤ判定ステップでの比較結果が“一致”である場合に、前記不揮発性メモリ部から前記補正値を読み出し、読み出された前記補正値に基づいて前記基準電圧発生手段の前記基準電圧を所望の値に設定する補正値設定ステップと、を有することを特徴としている。
【００３８】
本発明によれば、ヒューズブロー装置を用いずに補正値を半導体装置内に記録でき、さらに、その補正値の読み出しおよび設定が正しく行われることを保証できるので、製造時のテスト効率を低下させずに、高い精度の基準電圧発生手段を持った半導体装置の基準電圧補正方法を実現することができる。
【００３９】
【発明の実施の形態】
以下、図面を参照しながら本発明の実施の形態（以下実施形態という）を説明する。
【００４０】
（第１の実施形態）
図１は、本発明の第１の実施形態に係わる半導体装置１１を示す回路ブロック図である。ここでは、主に、基準電圧発生回路１５とその補正にかかわる部分を示した。
【００４１】
本発明の第１の実施形態に係わる半導体装置１１は、外部電源が供給されるＶｃｃ端子１２、半導体装置１１内の各回路ブロックで必要となる電源電圧を生成する内部電源回路１３、精度の高い基準電圧１４を生成する基準電圧発生回路１５、基準電圧１４を変更するためのトリミング信号１６を生成する基準電圧補正回路１７、基準電圧１４を測定するためのテストパッド１８、あらかじめ定められたビットパターンである識別用ＩＤを保持するＩＤ保持回路１９、識別用ＩＤと同じ値を持つ確認用ＩＤ２０および基準電圧１４を所望の値に補正するための補正値２１をメモリセル領域２２に記憶している不揮発性メモリ部２３、および、外部仕様に基づいて必要な処理を行うロジック回路部２４を持っている。
【００４２】
内部電源回路１３の入力はＶｃｃ端子１２に接続され、その出力は半導体装置１１内にあるロジック回路部２４をはじめとする各回路ブロックの電源入力に接続されている。
【００４３】
ＩＤ保持回路１９の出力は基準電圧補正回路１７の一方の入力に接続され、基準電圧補正回路１７の他方の入力は不揮発性メモリ部２３の出力に接続されている。また、基準電圧補正回路１７の出力であるトリミング信号１６は基準電圧発生回路１５の入力に接続され、基準電圧補正回路１７の出力である読出し要求信号２５は不揮発性メモリ部２３の一方の入力に接続されている。
【００４４】
さらに、基準電圧発生回路１５の出力である基準電圧１４は、不揮発性メモリ部２３の他方の入力およびテストパッド１８に接続されている。
【００４５】
テストパッド１８には、半導体装置１１外に置かれたテスター２６の入出力用プローブが接続されている。
【００４６】
内部電源回路１３は、Ｖｃｃ端子１２から供給される外部電源電圧を降圧あるいは昇圧して半導体装置１１内の各回路動作に必要な複数の電圧を作り出し、ロジック回路部２４をはじめとする半導体装置１１内の各回路ブロックに供給する。ここで作り出される内部電圧は、チップ製造時のプロセスパラメータのばらつきや回路動作に伴う負荷変動などによって、数％の電圧変動が発生する。このため、不揮発性メモリ部２３の読み出し、書き込みに必要な高い精度の基準電圧１４は、別途専用の基準電圧発生回路１５を設けて生成する。
【００４７】
基準電圧発生回路１５は、オペアンプを用いたバンドギャップリファレンス回路（以下、ＢＧＲという）を基本とし、トリミングによりＢＧＲの抵抗比を変更できるように設計されている。そして、基準電圧補正回路１７からのトリミング信号１６に基づいてこの抵抗比を変え、出力である基準電圧１４の電圧値を変更するよう動作する。
【００４８】
ＩＤ保持回路１９は、半導体装置１１のチップ製造時に識別用ＩＤが書き込まれたＲＯＭ回路であり、チップ製造後のデータ変更はできないように設計されている。少なくともチップ製造時の同一ロット内では、すべての半導体装置１１が同じ識別用ＩＤを保持している。
【００４９】
識別用ＩＤは、複数の“０”または“１”のビット列であり、確認用ＩＤ２０が不揮発性メモリ部２３から正しく読み出せたかどうかを判定する基準値として使用される。このため、識別用ＩＤには、“０”と“１”がランダムに配置された１６ビット長のビットパターンが用いられている。
【００５０】
ＩＤ保持回路１９は、その保持する識別用ＩＤを基準電圧補正回路１７へ供給している。
【００５１】
不揮発性メモリ部２３は、確認用ＩＤ２０と補正値２１を記憶している複数の不揮発性メモリセルを含むメモリセル領域２２と、任意のデータをメモリセル領域２２へ書き込む書込み手段と、メモリセル領域２２からデータを読み出す読出し手段とを備えている。また、不揮発性メモリ部２３には、基準電圧発生回路１５の出力である基準電圧１４が供給されている。
【００５２】
この基準電圧１４は、メモリセル領域２２へのデータの書き込み、および、メモリセル領域２２からのデータの読み出しに使用される。
【００５３】
さらに、不揮発性メモリ部２３は、基準電圧補正回路１７からの読出し要求信号２５を受信し、それに従って、確認用ＩＤ２０または補正値２１を基準電圧補正回路１７へ出力する。
【００５４】
基準電圧補正回路１７は、後述するあらかじめ定められた検索手順に従って順次トリミング値を生成し、これに基づいてトリミング信号１６を基準電圧発生回路１５に順次出力する。さらに、このトリミング信号１６を出力するたびに、不揮発性メモリ部２３へ確認用ＩＤ２０の読出し要求信号２５を出力する。
【００５５】
そして、この読出し要求信号２５によって読み出された確認用ＩＤ２０とＩＤ保持回路１９が保持する識別用ＩＤとを比較し、これらが一致するまで、上述したトリミング信号１６の変更と不揮発性メモリ部２３からの確認用ＩＤ２０の読み出しを繰り返す。
【００５６】
確認用ＩＤ２０と識別用ＩＤが一致すれば、基準電圧補正回路１７は、次に、不揮発性メモリ部２３へ補正値２１の読出し要求信号２５を出力し、読み出された補正値２１に基づいてトリミング信号１６を基準電圧発生回路１５へ出力する。
【００５７】
つまり、基準電圧補正回路１７は、確認用ＩＤ２０と識別用ＩＤを用いて、不揮発性メモリ部２３からデータが正しく読み出せる基準電圧１４を探し出す。そして、その基準電圧１４を用いて補正値２１を読出し、最終的に基準電圧１４を補正する。
【００５８】
こうして、不揮発性メモリ部２３から補正値２１が正しく読み出されたことが保証される。この目的を確実に達成するために、確認用ＩＤ２０と補正値２１はメモリセル領域２２の互いに近接した領域に記憶されている。
【００５９】
こうすれば、半導体装置１１のチップ製造時にプロセスパラメータがばらついても、補正値２１の読み出しが正しく行われることが期待できる。
【００６０】
補正値２１に基づいて最終的に補正された基準電圧１４は、不揮発性メモリ部２３へ供給されると同時に、テスター２６で測定するためにテストパッド１８へ出力される。また、テストパッド１８は、基準電圧発生回路１５が出力する基準電圧１４の電圧値にかかわりなく、不揮発性メモリ部２３へ所望の電圧を強制的に供給する目的でも使用される。これは、不揮発性メモリ部２３への確認用ＩＤ２０および補正値２１の書き込みのために使用される。
【００６１】
図２は、本発明の第１の実施形態に係わる半導体装置１１の基準電圧補正回路１７を示す回路ブロック図である。
【００６２】
本発明の第１の実施形態に係わる半導体装置１１の基準電圧補正回路１７は、ＩＤ保持回路１９が保持する識別用ＩＤを受信しこれを一時記憶するＩＤレジスタ３１、不揮発性メモリ部２３から受信した確認用ＩＤ２０を一時記憶する確認用ＩＤレジスタ３２、識別用ＩＤと確認用ＩＤ２０を比較しその一致または不一致を判定するコンパレータ３３、設定された値に基づいてトリミング信号１６を基準電圧発生回路１５へ出力するトリミング回路３４、エラーを記憶するエラーレジスタ３５、および、基準電圧補正回路１７にある各回路プロックの動作を制御する制御回路３６を持っている。
【００６３】
ＩＤレジスタ３１の入力はＩＤ保持回路１９の出力に接続され、ＩＤレジスタ３１の出力はコンパレータ３３の一方の入力に接続されている。コンパレータ３３の他方の入力は確認用ＩＤレジスタ３２の出力に接続され、コンパレータ３３の判定信号３７出力は制御回路３６の入力に接続されている。
【００６４】
制御回路３６のエラー信号３８出力はエラーレジスタ３５の入力に接続され、制御回路３６の読出し要求信号２５出力は不揮発性メモリ部２３の入力に接続され、制御回路３６のトリミング値３９出力はトリミング回路３４の一方の入力に接続されている。
【００６５】
トリミング回路３４の他方の入力および確認用ＩＤレジスタ３２の入力は不揮発性メモリ部２３の出力に接続され、トリミング回路３４のトリミング信号１６出力は基準電圧発生回路１５の入力に接続されている。また、図２には示していないが、基準電圧補正回路１７内にある各回路プロックへ必要な処理を指示する制御信号が、制御回路３６から各回路ブロックへ供給されている。
【００６６】
ＩＤレジスタ３１と確認用ＩＤレジスタ３２は、識別用ＩＤのビット長に合わせて、それぞれ１６個のマスタースレーブ型Ｄフリップフロップ回路（以下、Ｄラッチという）で構成され、各Ｄラッチの出力は並列にコンパレータ３３に接続されている。
【００６７】
コンパレータ３３は、１６個のＥＸＮＯＲ回路（以下、ＥＸＮＯＲという）と１個の１６入力ＡＮＤ回路（以下、ＡＮＤという）から構成され、各ＥＸＮＯＲの一方の入力にはＩＤレジスタ３１の各Ｄラッチの出力が接続され、他方の入力には確認用ＩＤレジスタ３２の各Ｄラッチの出力が接続されている。
【００６８】
各ＥＸＮＯＲの出力はＡＮＤの入力にそれぞれ接続され、ＡＮＤの出力は判定信号３７として制御回路３６の入力に接続されている。
【００６９】
ＩＤレジスタ３１に一時記憶された識別用ＩＤの各ビットと、確認用ＩＤレジスタに一時記憶された確認用ＩＤ２０の各ビットとが、それぞれすべて一致すれば、コンパレータ３３は判定信号３７として“ＯＫ”（正論理で“１”）を出力し、１ビットでも異なるビットがあれば、コンパレータ３３は判定信号３７として“ＮＧ”（正論理で“０”）を出力する。
【００７０】
エラーレジスタ３５は、複数のＤラッチから構成され、不揮発性メモリ部２３から補正値２１を正しく読み出せなかった場合などに、制御回路３６からのエラー信号３８を受信し、そのエラー情報を記憶する。
【００７１】
トリミング回路３４は、制御回路３６からのトリミング値３９、または、不揮発性メモリ部２３からの補正値２１を受信し、これを基準電圧発生回路１５の抵抗比を選択するためのトリミング信号１６にデコードする論理回路である。
【００７２】
制御回路３６は、コンパレータ３３の出力である判定信号３７に基づいて、読出し要求信号２５、トリミング値３９、およびエラー信号３８を生成する専用論理回路である。
【００７３】
次に、制御回路３６の機能、すなわち、本発明の第１の実施形態に係わる半導体装置１１の基準電圧補正方法について説明する。
【００７４】
図３は、本発明の第１の実施形態に係わる半導体装置１１の基準電圧補正方法を示すフローチャートである。
【００７５】
図に示したように、本発明の第１の実施形態に係わる半導体装置１１の基準電圧補正方法は、トリミング回路３４、エラーレジスタ３５、およびＩＤレジスタ３１の初期化を行う初期設定ステップ５１、不揮発性メモリ部２３から確認用ＩＤ２０を読み出す確認用ＩＤ読出しステップ５２、読み出された確認用ＩＤ２０が正しいかを判定するＩＤ判定ステップ５３、あらかじめ定められた手順に従って基準電圧１４を変更する検索値変更ステップ５４、基準電圧１４の変更が所定の検索範囲内であるかを判定する範囲判定ステップ５５、補正値２１に基づいて最終的に基準電圧１４を補正する補正値設定ステップ５６、および、エラー情報を記憶するエラー設定ステップ５７とから構成される。
【００７６】
初期設定ステップ５１では、制御回路３６は、基準電圧発生回路１５の出力である基準電圧１４が設計時に想定されたプロセスパラメータの中心値で後述する所望の設計値Ｖｔ６０となるようにトリミング値３９を生成し、これをトリミング回路３４に出力する。また、ＩＤ保持回路１９に保持されている識別用ＩＤをＩＤレジスタ３１に設定し、エラーレジスタ３５をリセットするよう動作する。
【００７７】
次に、基準電圧補正回路１７は、読出し電圧検索５０を行いながら、不揮発性メモリ部２３から確認用ＩＤ２０を読み出し、これをＩＤレジスタ３１に一時記憶された識別用ＩＤと比較して確認用ＩＤ２０が正しく読み出されたかを判定する。
【００７８】
すなわち、まず、確認用ＩＤ読出しステップ５２で、制御回路３６は、不揮発性メモリ部２３へ確認用ＩＤ２０の読出し要求信号２５を出力する。そして、不揮発性メモリ部２３の読出し手段によってメモリセル領域２２から読み出された確認用ＩＤ２０を確認用ＩＤレジスタ３２に一時記憶するよう動作する。
【００７９】
次に、ＩＤ判定ステップ５３で、制御回路３６は、コンパレータ３３の判定信号３７に従って、これが“ＮＧ”であれば、検索値変更ステップ５４を選択し、判定信号３７が“ＯＫ”であれば、補正値設定ステップ５６を選択する。
【００８０】
検索値変更ステップ５４では、制御回路３６は、後述するあらかじめ定められた検索手順に従って新しいトリミング値３９を生成し、これをトリミング回路３４に出力する。
【００８１】
次に、範囲判定ステップ５５で、制御回路３６は、新しく生成されたトリミング値３９が所定の検索範囲を越えていないかを判定し、この判定結果が“ＯＫ”であれば、確認用ＩＤ読出しステップ５２を選択して再び読出し電圧検索５０を繰り返すよう動作する。また、範囲判定ステップ５５での判定結果が“ＮＧ”であれば、制御回３６はエラー設定ステップ５７を選択する。
【００８２】
この読出し電圧検索５０は、確認用ＩＤ２０が正しく読み出され、ＩＤ判定ステップ５３で判定結果が“ＯＫ”となり補正値設定ステップ５６が選択されるか、または、範囲判定ステップ５５で判定結果が“ＮＧ”となりエラー設定ステップ５７が選択されるまで繰り返される。
【００８３】
補正値設定ステップ５６では、制御回路３６は、不揮発性メモリ部２３へ補正値２１の読出し要求信号２５を出力する。そして、不揮発性メモリ部２３の読出し手段によってそのメモリセル領域２２から読み出された補正値２１をトリミング回路３４に設定し、基準電圧発生回路１５の出力である基準電圧１４を最終的に補正するよう動作する。
【００８４】
もし、なんらかの理由で補正値２１を読み出せなかった場合、たとえば、半導体装置１１のチップ製造時のトラブルが原因で不揮発性メモリ部２３が物理的に破壊されていたり、設計時に想定した以上にプロセスパラメータがばらつき、トリミング値３９の変更可能範囲内では確認用ＩＤ２０を正しく読み出せなかったりした場合などは、範囲判定ステップ５５で判定結果が“ＮＧ”となり、エラー設定ステップ５７が選択される。
【００８５】
エラー設定ステップ５７では、制御回路３６は、エラーレジスタ３５へエラー信号３８を出力し、エラーレジスタ３５がそのエラー情報を一時記憶するよう動作する。
【００８６】
このようにして、チップ製造時のプロセスパラメータのばらつきなどにより、電源投入直後の初期状態では、不揮発性メモリ部２３から補正値２１を正しく読み出せない場合でも、本発明の半導体装置１１の基準電圧補正回路１７は、基準電圧発生回路１５の出力である基準電圧１４を所望の設計値Ｖｔ６０に補正することができる。
【００８７】
次に、読出し電圧検索５０における検索手順について説明する。
【００８８】
図４は、本発明の第１の実施形態に係わる半導体装置１１の基準電圧補正方法における検索手順を示すイメージ図である。
【００８９】
図４（ａ）は、読出し電圧検索５０に伴う基準電圧１４の出力波形を示すイメージ図、図４（ｂ）は、電源投入直後の初期状態における基準電圧１４の電圧値（以下、これを初期電圧値Ｖｉという）の分布を示すヒストグラムである。このヒストグラムは、半導体装置１１のチップ製造時の複数ロットからサンプルを抽出して作成したものである。
【００９０】
電源投入直後の初期状態では、上述したように、制御回路３６は、基準電圧１４が設計時に想定されたプロセスパラメータの中心値で図４（ｂ）に示す所望の設計値Ｖｔ６０となるようにトリミング値３９を生成する。以下、この値を初期トリミング値という。しかし、実際の半導体装置１１の基準電圧発生回路１５では、図４（ｂ）に示したように、チップ製造時のプロセスパラメータのばらつきなどにより、電源投入直後の初期状態では基準電圧１４が所望の設計値Ｖｔ６０になっていない場合が多い。
【００９１】
設計時にはある程度のプロセスパラメータのばらつきを考慮し、基準電圧１４が読出し可能範囲ΔＶｔの範囲内でばらついても不揮発性メモリ部２３から正常にデータを読み出せるよう設計するが、実際に製造された半導体装置１１では、基準電圧１４の初期電圧値Ｖｉがこの読出し可能範囲ΔＶｔの範囲外になるものも少なからずある。
【００９２】
本発明の第１の実施形態に係わる半導体装置１１の基準電圧補正方法における検索手順は、図４（ａ）に示したように、基準電圧１４を初期電圧値Ｖｉから上下に振りながら順次電圧検索幅を広げて検索する方法である。
【００９３】
すなわち、まず、初期トリミング値で確認用ＩＤ２０の読み出し、判定を行う。この判定結果が“ＮＧ”であれば、次に、基準電圧１４が初期電圧値Ｖｉより検索電圧Ｖａ分高くなるようにトリミング値３９を生成、設定し、確認用ＩＤ２０の読み出し、判定を行う。この判定結果が“ＮＧ”であれば、さらに、基準電圧１４が初期電圧値Ｖｉより検索電圧Ｖａ分低くなるようにトリミング値３９を生成、設定し、確認用ＩＤ２０の読み出し、判定を行う。
【００９４】
この判定結果が“ＮＧ”であれば、次に、基準電圧１４が初期電圧値Ｖｉより検索電圧Ｖａの２倍、つまり、２Ｖａ分高くなるようにトリミング値３９を生成、設定し、確認用ＩＤ２０の読み出し、判定を行う。この判定結果が“ＮＧ”であれば、さらに、基準電圧１４が初期電圧値Ｖｉより検索電圧Ｖａの２倍、つまり、２Ｖａ分低くなるようにトリミング値３９を生成、設定し、確認用ＩＤ２０の読み出し、判定を行う。
【００９５】
この判定結果が“ＮＧ”であれば、次に、基準電圧１４が初期電圧値Ｖｉより検索電圧Ｖａの３倍、つまり、３Ｖａ分高くなるようにトリミング値３９を生成、設定し、確認用ＩＤ２０の読み出し、判定を行う。この判定結果が“ＮＧ”であれば、さらに、基準電圧１４が初期電圧値Ｖｉより検索電圧Ｖａの３倍、つまり、３Ｖａ分低くなるようにトリミング値３９を生成、設定し、確認用ＩＤ２０の読み出し、判定を行う。
【００９６】
このようにして、検索電圧幅を順次増やしながら、不揮発性メモリ部２３から読み出した確認用ＩＤ２０が、ＩＤレジスタ３１に一時記憶された識別用ＩＤと一致するまで、読出し電圧検索５０を繰り返す。
【００９７】
図４（ａ）では、検索電圧幅を３Ｖａに設定した段階で、つまり、Ｖｉ＋３Ｖａの読出し電圧で、確認用ＩＤ２０と識別用ＩＤが一致し、判定“ＯＫ”となっている。検索電圧Ｖａの値は、検索効率を考慮して読出し可能範囲ΔＶｔの１／２に設定してある。
【００９８】
また、半導体装置１１の製造時のトラブルが原因で不揮発性メモリ部２３が物理的に破壊されている場合などを考慮して、検索電圧幅の最大値を読出し可能範囲ΔＶｔの２倍に設定してある。つまり、検索電圧幅が２ΔＶｔを越えると、図３の範囲判定ステップ５５で判定結果が“ＮＧ”となり、エラー設定ステップ５７が選択され、読出し電圧検索５０が終了する。
【００９９】
次に、上述したような構成を持つ半導体装置１１のチップ製造後のテスト方法について説明する。
【０１００】
図５は、本発明の第１の実施形態に係わる半導体装置１１のテスト方法を示すフローチャートである。ここでは、主に、基準電圧発生回路１５の出力である基準電圧１４の補正と、その補正された基準電圧１４に基づく半導体装置１１の良否判定にかかわる部分を示した。
【０１０１】
本発明の第１の実施形態に係わる半導体装置１１のテスト方法は、初期電圧値Ｖｉを測定する初期電圧測定ステップ７１、初期電圧値Ｖｉと所望の設計値Ｖｔ６０との差を補正値２１として求める補正値取得ステップ７２、不揮発性メモリ部２３に外部から強制的に所定の基準電圧１４を供給する外部電圧印加ステップ７３、不揮発性メモリ部２３へ補正値２１と確認用ＩＤ２０を書き込む書込みステップ７４、基準電圧補正回路１７により基準電圧１４を補正する基準電圧補正ステップ７５、この補正の過程でエラーが発生したかを判定するエラー判定ステップ７６、補正された基準電圧１４を測定する基準電圧測定ステップ７７、および、測定された基準電圧１４に基づいて半導体装置１１の良否判定を行う良否判定ステップ７８とから構成される。
【０１０２】
テストパッド１８にはテスター２６の入出力用プローブが接続され、これら一連のステップが連続して実行される。
【０１０３】
テスター２６は、まず、初期電圧測定ステップ７１で、基準電圧発生回路１５の出力である基準電圧１４をテストパッド１８を介して測定し、初期電圧値Ｖｉとして記憶する。
【０１０４】
次に、補正値取得ステップ７２で、基準電圧１４の所望の設計値Ｖｔ６０とこの初期電圧値Ｖｉとの差を計算によって求め、補正値２１として記憶する。
【０１０５】
次に、テスター２６は、外部電圧印加ステップ７３で、不揮発性メモリ部２３への書き込みが正常に行えるように、テストパッド１８を介して所定の基準電圧１４を不揮発性メモリ部２３へ強制的に供給する。これは、上述した読み出し動作と同様に、電源投入直後の初期状態での書き込み動作においても不揮発性メモリ部２３へ基準電圧発生回路１５が供給する基準電圧１４の電圧値が保証されていないためである。
【０１０６】
テストパッド１８は、基準電圧発生回路１５の出力にも接続されているが、テスター２６の電流供給能力は十分に大きいので問題とはならない。
【０１０７】
次に、書込みステップ７４で、テスター２６は、補正値取得ステップ７２で求めた補正値２１とＩＤ保持回路１９に保持されている識別用ＩＤと同じ値を持った確認用ＩＤ２０とを、不揮発性メモリ部２３の書込み手段によって、メモリセル領域２２へ書き込むよう動作する。
【０１０８】
次に、基準電圧補正ステップ７５で、テスター２６は、上記書込みステップ７４で書き込まれた補正値２１に基づいて基準電圧補正回路１７が基準電圧１４を上述した基準電圧補正方法に従って補正するよう動作する。
【０１０９】
次に、エラー判定ステップ７６で、テスター２６は、制御回路３６がエラーレジスタ３５に設定したエラー情報を所定の方法で読み出し、致命的なエラーの有無を判定する。もし、基準電圧補正ステップ７５で致命的なエラーが発生していた場合（“ＮＧ”）には、テスター２６は、以降のテストステップを実行せず、当該半導体装置１１を不良品として記録し、テストを終了する。
【０１１０】
致命的なエラーがなければ（“ＯＫ”）、基準電圧測定ステップ７７で、テスター２６は、基準電圧補正ステップ７５で補正された基準電圧１４をテストパッド１８を介して測定する。
【０１１１】
最後に、良否判定ステップ７８で、テスター２６は、基準電圧測定ステップ７７で測定した基準電圧１４が所望の設計値Ｖｔ６０に対して所定の許容誤差範囲内に入っているかを判定する。もし、許容範囲内に入っていれば（“ＯＫ”）、当該半導体装置１１を良品として記録し、そうでなければ（“ＮＧ”）、その半導体装置１１を不良品として記録し、テストを終了する。
【０１１２】
許容誤差範囲はトリミング値３９の最小設定単位の２倍に相当する電圧値に設定している。これは、上述した回路構成でトリミングが離散的に行われるためである。
【０１１３】
上記第１の実施形態によれば、ヒューズブロー装置を用いずに補正値２１を半導体装置１１内に記録でき、さらに、その補正値２１の読み出しおよび設定が正しく行われることが保証されるので、製造時のテスト効率を低下させずに、高い精度の基準電圧発生回路１５を持った半導体装置１１を実現することができる。
【０１１４】
上述の第１の実施形態では、識別用ＩＤのビットパターンは、基準値としての性格を考慮して“０”と“１”のランダムな配列であるとしたが、本発明はこれに限られるものではなく、原理的にはどのようなものでも使用可能である。また、識別用ＩＤのビット長は１６ビットであるとしたが、本発明はこれに限られるものではない。
【０１１５】
また、確認用ＩＤ２０と補正値２１は、互いに近接した領域に記憶するとしたが、本発明はこれに限られるものではなく、原理的には同一の基準電圧１４が供給されている不揮発性メモリ部２３内に記憶されていれば、問題はない。
【０１１６】
さらに、ＩＤレジスタ３１と確認用ＩＤレジスタ３２は必須ではなく、コンパレータ３３がＩＤ保持回路１９および不揮発性メモリ部２３からの信号を直接受けて比較判定するように基準電圧補正回路１７を構成することもできる。
【０１１７】
さらに、制御回路３６は、専用回路として基準電圧補正回路１７内に設けるとしたが、本発明はこれに限られるものではなく、上述した制御回路３６と同一の機能を、ＣＰＵとそのマイクロコードを用いて実装することも可能である。この場合、制御回路３６ばかりでなく、基準電圧補正回路１７全体を置き換えることもできる。特に、汎用ＣＰＵを持った不揮発性メモリ混載ＩＣではその汎用ＣＰＵをこの目的で利用することができるため、本発明の半導体装置１１の回路規模縮小、製造コストの削減を実現することができる。
【０１１８】
さらに、テストパッド１８は、基準電圧１４の測定と不揮発性メモリ部２３への外部電圧強制印加とで共用するとしたが、必要に応じてスイッチング素子を設けて電気的に切り替えられるようにしてもよい。
【０１１９】
さらに、読出し電圧検索５０において、検索電圧Ｖａを読出し可能範囲ΔＶｔの１／２に、検索電圧幅の最大値をΔＶｔの２倍としたが、本発明はこれに限られるものではなく、設計時に想定される読出し可能範囲ΔＶｔと初期電圧値Ｖｉの予想される分布に基づいて最適な値に設定することができる。
【０１２０】
また、読出し電圧検索５０において、生成したトリミング値３９が検索電圧幅の最大値を越えると範囲判定ステップ５５でエラー設定ステップ５７が選択されるとしたが、本発明はこれに限られるものではなく、トリミング値３９の生成回数が所定の値を越えた時にエラー設定ステップ５７が選択されるようにしてもよい。
【０１２１】
さらに、上述の第１の実施形態では、テスト効率を向上させるため、エラー判定ステップ７６を用いているが、本発明においてこれは必須ではない。致命的なエラーが生じた場合には、基準電圧発生回路１５の出力である基準電圧１４が補正後であっても所望の設計値Ｖｔ６０から大きくはずれるので、良否判定ステップ７８で選別が可能なためである。
【０１２２】
（第２の実施形態）
図６は、本発明の第２の実施形態に係わる半導体装置１１の基準電圧補正回路１００を示す回路ブロック図である。
【０１２３】
本実施形態の基準電圧補正回路１００を用いた半導体装置１１の構成、および、本実施形態の基準電圧補正回路１００を除いた半導体装置１１内の各回路ブロックの構成、機能、および動作は、第１の実施形態と同様である。
【０１２４】
本発明の第２の実施形態に係わる半導体装置１１の基準電圧補正回路１００は、識別用ＩＤを一時記憶するＩＤレジスタ１０１、不揮発性メモリ部２３から受信した確認用ＩＤ２０を一時記憶する確認用ＩＤレジスタ１０２、識別用ＩＤと確認用ＩＤ２０を比較しその一致または不一致を判定するコンパレータ１０３、設定された値に基づいてトリミング信号１６を出力するトリミング回路１０４、エラーを記憶するエラーレジスタ１０５、基準電圧１４が所望の設計値Ｖｔ６０より高いか低いかを示すＨＬ信号１０６を出力するＨＬ判定回路１０７、基準電圧補正回路１００にある各回路プロックの動作を制御する制御回路１０８を持っている。
【０１２５】
ＩＤレジスタ１０１の入力はＩＤ保持回路１９の出力に接続され、ＩＤレジスタ１０１の出力はコンパレータ１０３の一方の入力に接続されている。コンパレータ１０３の他方の入力は確認用ＩＤレジスタ１０２の一方の出力に接続され、コンパレータ１０３の出力である判定信号１０９は制御回路１０８の一方の入力に接続されている。
【０１２６】
制御回路１０８の他方の入力は、ＨＬ判定回路１０７の出力であるＨＬ信号１０６に接続され、制御回路１０８の出力であるエラー信号１１０はエラーレジスタ１０５の入力に接続され、同じく制御回路１０８の出力である読出し要求信号２５は不揮発性メモリ部２３の入力に接続され、同じく制御回路１０８の出力であるトリミング値１１１はトリミング回路１０４の一方の入力に接続されている。
【０１２７】
トリミング回路１０４の他方の入力および確認用ＩＤレジスタ１０２の入力は不揮発性メモリ部２３の出力に接続され、トリミング回路１０４の出力であるトリミング信号１６は基準電圧発生回路１５の入力に接続されている。
【０１２８】
ＨＬ判定回路１０７の入力は、確認用ＩＤレジスタ１０２の他方の出力に接続され、ＨＬ判定回路１０７の出力であるＨＬ信号１０６は、制御回路１０８の他方の入力に接続されている。また、図６には示していないが、基準電圧補正回路１００内にある各回路プロックへ必要な処理を指示する制御信号が、制御回路１０８から各回路ブロックへ供給されている。
【０１２９】
ＩＤレジスタ１０１、コンパレータ１０３、トリミング回路１０４、およびエラーレジスタ１０５の構成、機能は、第１の実施形態と同様である。
【０１３０】
確認用ＩＤレジスタ１０２は、第１の実施形態と同様に１６個のＤラッチを持ち、さらに、これらがシフトレジスタとして機能するよう構成されている。すなわち、各Ｄラッチの入力に２入力の選択回路（以下、これをセレクタという）の出力が接続され、各セレクタの一方の入力には不揮発性メモリ部２３の出力が接続され、各セレクタの他方の入力には隣りのＤラッチの出力が接続されている。
【０１３１】
このような構成で、セレクタを隣りのＤラッチの出力を選択する状態にして、Ｄラッチのクロック入力にクロック信号を入力すれば、Ｄラッチにある１６ビットのデータを、いわゆるパラレル−シリアル変換した形で、クロック信号に同期して順次出力することができる。
【０１３２】
このようにして、確認用ＩＤレジスタ１０２はＨＬ判定回路１０７へ確認用ＩＤ２０を出力する。ただし、このＨＬ判定回路１０７への出力は、コンパレータ１０３での識別用ＩＤと確認用ＩＤ２０の比較が終了し、判定信号１０９が制御回路１０８へ出力された後に行われる。
【０１３３】
ＨＬ判定回路１０７は、確認用ＩＤレジスタ１０２から送り込まれた確認用ＩＤ２０の“０”のビット数を計数する０−カウンタと、同じく“１”のビット数を計数する１−カウンタと、これらの計数結果の大小を比較する比較器とから構成される。０−カウンタおよび１−カウンタの入力はともに確認用ＩＤレジスタ１０２の出力に接続され、それらの出力はそれぞれ比較器の入力に接続され、比較器の出力はＨＬ信号１０６として制御回路１０８に接続されている。
【０１３４】
ＨＬ判定回路１０７は、基準電圧発生回路１５の出力である基準電圧１４の電圧値が高い時には不揮発性メモリ部２３のメモリセル領域２２から読み出されるデータの“１”ビットが“０”と誤読み出しされ、逆に、基準電圧１４の電圧値が低い時には“１”ビットが“０”と誤読み出しされる確率が高くなることを利用している。
【０１３５】
すなわち、基準電圧１４はメモリセル領域２２からのデータ読み出しにおいてその“０”または“１”の判定基準として用いられ、基準電圧１４が読出し可能範囲ΔＶｔの上限より高いと、メモリセル領域２２に“１”として書き込まれたデータが基準電圧１４より低いと判定され、誤読み出しされる可能性がある。
【０１３６】
この第２の実施形態においては、識別用ＩＤおよびメモリセル領域２２に書き込まれた確認用ＩＤ２０は、“０”と“１”のビットが同数でランダムに配置された同一のビットパターンである。したがって、ＨＬ判定回路１０７で、読み出された確認用ＩＤ２０の“０”のビット数が“１”のビット数より多ければ、それは基準電圧１４が読出し可能範囲ΔＶｔの上限よりも高いためと推定できる。そして、この時ＨＬ判定回路１０７はＨＬ信号１０６として“Ｈｉｇｈ”を制御回路１０８へ出力する。
【０１３７】
逆に、基準電圧１４が読出し可能範囲ΔＶｔの下限より低いと、メモリセル領域２２に“０”として書き込まれたデータが基準電圧１４より高いと判定される可能性がある。したがって、ＨＬ判定回路１０７で、読み出された確認用ＩＤ２０の“１”のビット数が“０”のビット数より多ければ、それは基準電圧１４が読出し可能範囲ΔＶｔの下限よりも低いためと推定できる。この時ＨＬ判定回路１０７はＨＬ信号１０６として“Ｌｏｗ”を制御回路１０８へ出力する。
【０１３８】
基準電圧１４が読出し可能範囲ΔＶｔの範囲内である場合は、確認用ＩＤ２０が正しく読み出されているので、このＨＬ信号１０６は制御回路１０８では使用されない。
【０１３９】
制御回路１０８は、第１の実施形態と同様に、コンパレータ１０３の出力である判定信号１０９およびＨＬ判定回路１０７の出力であるＨＬ信号１０６に基づいて、読みだし信号２５、トリミング値１１１、およびエラー信号１１０を生成する専用論理回路である。
【０１４０】
次に、制御回路１０８の機能、すなわち、本発明の第２の実施形態に係わる半導体装置１１の基準電圧補正方法について説明する。
【０１４１】
図７は、本発明の第２の実施形態に係わる半導体装置１１の基準電圧補正方法を示すフローチャートである。
【０１４２】
第１の実施形態と異なるのは、読出し電圧検索１２０において、コンパレータ１０３の出力である判定信号１０９だけでなく、ＨＬ判定回路１０７の出力であるＨＬ信号１０６にも基づいて検索値変更を行っていることである。
【０１４３】
図に示したように、本発明の第２の実施形態に係わる半導体装置１１の基準電圧補正方法は、トリミング回路１０４、エラーレジスタ１０５、およびＩＤレジスタ１０１の初期化を行う初期設定ステップ１２１、不揮発性メモリ部２３から確認用ＩＤ２０を読み出す確認用ＩＤ読出しステップ１２２、読み出された確認用ＩＤ２０が正しいかを判定するＩＤ判定ステップ１２３、あらかじめ定められた手順に従って基準電圧１４を変更する検索値変更ステップ１２４、基準電圧１４の変更が所定の検索範囲内であるかを判定する範囲判定ステップ１２５、補正値２１に基づいて最終的に基準電圧１４を補正する補正値設定ステップ１２６、および、エラー情報を記憶するエラー設定ステップ１２７とから構成される。
【０１４４】
検索値変更ステップ１２４を除く各ステップは、第１の実施形態と同様である。
【０１４５】
検索値変更ステップ１２４は、基準電圧発生回路１５の出力である基準電圧１４が所定の電圧値より高いかまたは低いかを判定するＨＬ判定ステップ１２８、検索電圧値を現在の値より低くする下方修正ステップ１２９、および、検索電圧値を現在の値より高くする上方修正ステップ１３０とから構成される。
【０１４６】
ＨＬ判定ステップ１２８は、ＩＤ判定ステップ１２３で判定結果が“ＮＧ”であった時に選択される。ＨＬ判定ステップ１２８では、制御回路１０８は、上述したＨＬ判定回路１０７の出力であるＨＬ信号１０６が“Ｈｉｇｈ”の時に下方修正ステップ１２９を選択し、ＨＬ信号１０６が“Ｌｏｗ”の時に上方修正ステップ１３０を選択するよう動作する。
【０１４７】
下方修正ステップ１２９で、制御回路１０８は、基準電圧１４が現在の値よりあらかじめ定められた検索電圧分低くなるようトリミング値１１１を生成し、これをトリミング回路１０４へ出力する。
【０１４８】
上方修正ステップ１３０では、制御回路１０８は、基準電圧１４が現在の値よりあらかじめ定められた検索電圧分高くなるようトリミング値１１１を生成し、これをトリミング回路１０４へ出力する。
【０１４９】
下方修正ステップ１２９、または上方修正ステップ１３０が終了すると、範囲判定ステップ１２５が実行される。
【０１５０】
このようにして、ＨＬ信号１０６を利用することで読出し電圧検索１２０を効率良く行うことができる。
【０１５１】
次に、読出し電圧検索１２０における検索手順について説明する。
【０１５２】
図８および図９は、本発明の第２の実施形態に係わる半導体装置１１の基準電圧補正方法における検索手順を示すイメージ図である。
【０１５３】
図８（ａ）は、読出し電圧検索１２０の実行に伴う基準電圧１４の第１の出力波形を示すイメージ図、図８（ｂ）は、同じく基準電圧１４の第２の出力波形を示すイメージ図、図９は、同じく基準電圧１４の第３の出力波形を示すイメージ図である。
【０１５４】
図８（ａ）は、電源投入直後の初期電圧値Ｖｉが読出し可能範囲ΔＶｔの下限より低い場合の検索手順を示している。すなわち、まず、初期トリミング値で確認用ＩＤ２０の読み出し、判定を行う。図８（ａ）の場合、ＩＤ判定ステップ１２３での判定結果は“ＮＧ”、ＨＬ判定ステップ１２８での判定結果は“Ｌｏｗ”であるので、基準電圧１４が検索電圧Ｖａ分高くなるようにトリミング値１１１を生成、設定し、確認用ＩＤ読出しステップ１２２を再度実行する。
【０１５５】
検索電圧Ｖａは読出し可能範囲ΔＶｔの１／２に設定されているので、１回の検索電圧Ｖａの加算で基準電圧１４が読出し可能範囲ΔＶｔを飛び越して上昇する危険はない。したがって、図８（ａ）では、ＩＤ判定ステップ１２３での判定結果が“ＯＫ”となるまで、基準電圧１４への検索電圧Ｖａの加算を繰り返す。
【０１５６】
同様に、図８（ｂ）は、電源投入直後の初期電圧値Ｖｉが読出し可能範囲ΔＶｔの上限より高い場合の検索手順を示している。すなわち、まず、初期トリミング値で確認用ＩＤ２０の読み出し、判定を行う。図８（ｂ）の場合、ＩＤ判定ステップ１２３での判定結果は“ＮＧ”、ＨＬ判定ステップ１２８での判定結果は“Ｈｉｇｈ”であるので、基準電圧１４が検索電圧Ｖａ分低くなるようにトリミング値１１１を生成、設定し、確認用ＩＤ読出しステップ１２２を再度実行する。
【０１５７】
検索電圧Ｖａは読出し可能範囲ΔＶｔの１／２に設定されているので、ＩＤ判定ステップ１２３での判定結果が“ＯＫ”となるまで、基準電圧１４からの検索電圧Ｖａの減算を繰り返す。
【０１５８】
図９は、さらに、いわゆるバイナリーサーチの手法を読出し電圧検索１２０に取り入れた方法を示している。すなわち、まず、初期トリミング値で確認用ＩＤ２０の読み出し、判定を行う。図９の場合、ＩＤ判定ステップ１２３での判定結果は“ＮＧ”、ＨＬ判定ステップ１２８での判定結果は“Ｌｏｗ”であるので、基準電圧１４が最大電圧検索幅、つまり１６Ｖａ分高くなるようにトリミング値１１１を生成、設定し、確認用ＩＤ読出しステップ１２２を再度実行する。
【０１５９】
次に、バイナリーサーチの手法に従って、検索値変更ステップ１２４で、下方修正ステップ１２９または上方修正ステップ１３０が選択されるたびに、電圧検索幅を１／２に減らしながら、トリミング値１１１の生成、設定を繰り返す。
【０１６０】
このようにして、読出し電圧検索１２０での繰り返し回数を大幅に少なくすることができる。特に、初期電圧値Ｖｉが所望の設計値Ｖｔ６０から大きくはずれており、読出し可能範囲ΔＶｔが狭い場合に効果が大きい。
【０１６１】
上述したような構成を持つ第２の実施形態に係わる半導体装置１１のチップ製造後のテスト方法は、第１の実施形態（図５）と同様である。
【０１６２】
上記第２の実施形態によれば、第１の実施形態で述べた効果に加え、読出し電圧検索１２０での繰り返し回数を減らすことができるので、半導体装置１１製造時のテスト工程における大幅な時間短縮、コスト削減を実現することができる。
【０１６３】
上述の第２の実施形態では、識別用ＩＤのビットパターンは、“０”と“１”のランダムな配列で、さらに、“０”のビット数と“１”のビット数が同数であるとしたが、本発明はこれに限られるものではなく、原理的には“０”のビット数と“１”のビット数がどのような比率でも使用可能である。また、識別用ＩＤのビット長は１６ビットであるとしたが、本発明はこれに限られるものではない。
【０１６４】
また、第１の実施形態と同様に、ＩＤレジスタ１０１と確認用ＩＤレジスタ１０２は必須ではない。
【０１６５】
さらに、制御回路１０８は、第１の実施形態と同様に、ＣＰＵとそのマイクロコードを用いて実装することも可能で、ＨＬ判定回路１０７もこれに加えることができる。
【０１６６】
さらに、検索電圧Ｖａ、検索電圧幅の最大値についても、第１の実施形態と同様に、設計時に想定される読出し可能範囲ΔＶｔと初期電圧値Ｖｉの予想される分布に基づいて最適な値に設定することができる。
【０１６７】
（第３の実施形態）
図１０は、本発明の第３の実施形態に係わる半導体装置２０１を示す回路ブロック図である。ここでは、第１の実施形態と同様に、主に、基準電圧発生回路とその補正にかかわる部分を示した。
【０１６８】
本発明の第３の実施形態に係わる半導体装置２０１は、外部電源が供給されるＶｃｃ端子２０２、半導体装置２０１内の各回路ブロックで必要となる電源電圧を生成する内部電源回路２０３、精度の高い基準電圧Ａ２０４を生成する基準電圧発生回路Ａ２０５、精度の高い基準電圧Ｂ２０６を生成する基準電圧発生回路Ｂ２０７、基準電圧Ａ２０４を変更するためのトリミング信号Ａ２０８および基準電圧Ｂ２０６を変更するためのトリミング信号Ｂ２０９を生成する基準電圧補正回路２１０、基準電圧Ａ２０４を測定するための基準電圧測定用パッド２１１、あらかじめ定められたビットパターンである識別用ＩＤを保持するＩＤ保持回路２１２、識別用ＩＤと同じ値を持つ確認用ＩＤ２１３および基準電圧Ａ２０４を所望の値に補正するための補正値２１４をメモリセル領域Ｂ２１５に記憶している不揮発性メモリ部Ｂ２１６、複数の不揮発性多値セルからなるメモリセル領域Ａ２１７を持つ不揮発性メモリ部Ａ２１８、外部から不揮発性メモリ部Ｂ２１６へ所定の外部電圧を強制的に供給するための外部電圧印加用バッド２１９、および、外部仕様に基づいて必要な処理を行うロジック回路部２２０を持っている。
【０１６９】
内部電源回路２０３の入力はＶｃｃ端子２０２に接続され、その出力は半導体装置２０１内にあるロジック回路部２２０をはじめとする各回路ブロックの電源入力に接続されている。ＩＤ保持回路２１２の出力は基準電圧補正回路２１０の一方の入力に接続されている。
【０１７０】
基準電圧補正回路２１０の他方の入力は不揮発性メモリ部Ｂ２１６の出力に接続され、基準電圧補正回路２１０の出力であるトリミング信号Ａ２０８は基準電圧発生回路Ａ２０５の入力に接続され、同じく基準電圧補正回路２１０の出力であるトリミング信号Ｂ２０９は基準電圧発生回路Ｂ２０７の入力に接続されている。また、基準電圧補正回路２１０の出力である読出し要求信号２２１は不揮発性メモリ部Ｂ２１６の一方の入力に接続されている。
【０１７１】
基準電圧発生回路Ａ２０５の出力である基準電圧Ａ２０４は、不揮発性メモリ部Ａ２１８の入力およびテストパッド２１１に接続されている。
【０１７２】
基準電圧発生回路Ｂ２０７の出力である基準電圧Ｂ２０６は、不揮発性メモリ部Ｂ２１６の他方の入力および外部電圧印加用パッド２１９に接続されている。
【０１７３】
各回路ブロックの構成、機能、および動作は、第１の実施形態と同様である。
【０１７４】
第３の実施形態に係わる半導体装置２０１が第１の実施形態と異なるのは、通常のデータ記憶に使用する多値メモリセルからなるメモリセル領域Ａ２１７を含む不揮発性メモリ部Ａ２１８と、確認用ＩＤ２１３および補正値２１４などを記憶する初期設定値用の不揮発性メモリ部Ｂ２１６とを持ち、それぞれに対応した基準電圧発生回路Ａ２０５およびＢ２０７を持っていることである。
【０１７５】
すなわち、不揮発性メモリ部Ａ２１８は、複数の不揮発性多値メモリセルからなるメモリセル領域Ａ２１７を持ち、任意のデータをメモリセル領域Ａ２１７へ書き込む書込み手段と、メモリセル領域Ａ２１７からデータを読み出す読出し手段とを備えている。また、不揮発性メモリ部Ａ２１８には、基準電圧発生回路Ａ２０５の出力である基準電圧Ａ２０４が供給されている。
【０１７６】
基準電圧発生回路Ａ２０５には、基準電圧補正回路２１０によってトリミング信号Ａ２０８が供給されている。トリミング信号Ａ２０８は、後述する基準電圧補正方法に従って不揮発性メモリ部Ｂ２１６から読み出された補正値２１４に基づいて生成される。そして、基準電圧発生回路Ａ２０５の出力である基準電圧Ａ２０４は、メモリセル領域Ａ２１７へのデータの書き込み、および、メモリセル領域Ａ２１７からのデータの読み出しに使用される。
【０１７７】
不揮発性メモリ部Ｂ２１６は、確認用ＩＤ２１３と補正値２１４を記憶している複数の不揮発性メモリセルを含むメモリセル領域Ｂ２１５と、任意のデータをメモリセル領域Ｂ２１５へ書き込む書込み手段と、メモリセル領域Ｂ２１５からデータを読み出す読出し手段とを備えている。また、不揮発性メモリ部Ｂ２１６には、基準電圧発生回路Ｂ２０７の出力である基準電圧Ｂ２０６が供給されている。
【０１７８】
確認用ＩＤ２１３と補正値２１４は、第１の実施形態と同様に、互いに近接した領域に記憶されている。
【０１７９】
基準電圧発生回路Ｂ２０７には、基準電圧補正回路２１０によってトリミング信号Ｂ２０９が供給されている。トリミング信号Ｂ２０９は、後述する基準電圧補正方法に従って基準電圧補正回路２１０で生成される。そして、基準電圧発生回路Ｂ２０７の出力である基準電圧Ｂ２０６は、メモリセル領域Ｂ２１５へのデータの書き込み、および、メモリセル領域Ｂ２１５からのデータの読み出しに使用される。
【０１８０】
さらに、不揮発性メモリ部Ｂ２１６は、基準電圧補正回路２１０からの読出し要求信号２２１に従って、確認用ＩＤ２１３または補正値２１４を基準電圧補正回路２１０へ出力する。
【０１８１】
基準電圧補正回路２１０は、第１の実施形態と同様に、あらかじめ定められた検索手順に従って順次トリミング値を生成し、これに基づいてトリミング信号Ｂ２０９を基準電圧発生回路Ｂ２０７に順次出力する。そして、このトリミング信号Ｂ２０９を出力するたびに、不揮発性メモリ部Ｂ２１６へ確認用ＩＤ２１３の読出し要求信号２２１を出力する。
【０１８２】
さらに、この読出し要求信号２２１によって読み出された確認用ＩＤ２１３とＩＤ保持回路２１２が保持する識別用ＩＤとを比較し、これらが一致するまで、上述したトリミング信号Ｂ２０９の変更と不揮発性メモリ部Ｂ２１６からの確認用ＩＤ２１３の読み出しを繰り返す。
【０１８３】
確認用ＩＤ２１３と識別用ＩＤが一致すれば、基準電圧補正回路２１０は、次に、不揮発性メモリ部Ｂ２１６へ補正値２１４の読出し要求信号２２１を出力し、読み出された補正値２１４に基づいてトリミング信号Ａ２０８を基準電圧発生回路Ａ２０５へ出力する。
【０１８４】
このようにして補正値２１４に基づいて最終的に補正された基準電圧Ａ２０４が、不揮発性メモリ部Ａ２１８へ供給されると同時に、テスター２２２で測定するために基準電圧測定用パッド２１１へ出力される。
【０１８５】
また、基準電圧発生回路Ｂ２０７が出力する基準電圧Ｂ２０６の電圧値にかかわりなく、不揮発性メモリ部Ｂ２１６へ所定の電圧を外部から強制的に供給する目的で外部電圧印加用パッド２１９が使用される。
【０１８６】
図１１は、本発明の第３の実施形態に係わる半導体装置２０１の基準電圧補正回路２１０を示す回路ブロック図である。
【０１８７】
本発明の第３の実施形態に係わる半導体装置２０１の基準電圧補正回路２１０は、識別用ＩＤを一時記憶するＩＤレジスタ２３１、不揮発性メモリ部Ｂ２１６から受信した確認用ＩＤ２１３を一時記憶する確認用ＩＤレジスタ２３２、識別用ＩＤと確認用ＩＤ２１３を比較しその一致または不一致を判定するコンパレータ２３３、設定された値に基づいてトリミング信号Ａ２０８を出力するトリミング回路Ａ２３４、設定された値に基づいてトリミング信号Ｂ２０９を出力するトリミング回路Ｂ２３５、エラーを記憶するエラーレジスタ２３６、および、基準電圧補正回路２１０にある各回路プロックの動作を制御する制御回路２３７を持っている。
【０１８８】
ＩＤレジスタ２３１の入力はＩＤ保持回路２１２の出力に接続され、ＩＤレジスタ２３１の出力はコンパレータ２３３の一方の入力に接続されている。コンパレータ２３３の他方の入力は確認用ＩＤレジスタ２３２の出力に接続され、コンパレータ２３３の出力である判定信号２３８は制御回路２３７の入力に接続されている。
【０１８９】
制御回路２３７の出力であるエラー信号２３９はエラーレジスタ２３６の入力に接続され、同じく制御回路２３７の出力である読出し要求信号２２１は不揮発性メモリ部Ｂ２１６の入力に接続されている。
【０１９０】
さらに、制御回路２３７の出力であるトリミング値Ａ２４０はトリミング回路Ａ２３４の一方の入力に接続され、同じく制御回路２３７の出力であるトリミング値Ｂ２４１はトリミング回路Ｂ２３５の入力に接続されている。
【０１９１】
トリミング回路Ａ２３４の他方の入力および確認用ＩＤレジスタ２３２の入力は不揮発性メモリ部Ｂ２１６の出力に接続され、トリミング回路Ａ２３４の出力であるトリミング信号Ａ２０８は基準電圧発生回路Ａ２０５の入力に接続され、トリミング回路Ｂ２３５の出力であるトリミング信号Ｂ２０９は基準電圧発生回路Ｂ２０７の入力に接続されている。また、図１１には示していないが、基準電圧補正回路２１０内にある各回路プロックへ必要な処理を指示する制御信号が、制御回路２３７から各回路ブロックへ供給されている。
【０１９２】
制御回路２３７を除く各回路ブロックの構成、機能、および動作は、第１の実施形態と同様である。
【０１９３】
本実施形態が第１の実施形態と異なるのは、半導体装置２０１が２つの基準電圧発生回路Ａ２０５およびＢ２０７を持つことに対応して、基準電圧補正回路２１０が２つのトリミング回路Ａ２３４およびＢ２３５を持っていることである。
【０１９４】
トリミング回路Ａ２３４は、不揮発性メモリ部Ｂ２１６からの補正値２１４または制御回路２３７からのトリミング値Ａ２４０を受信し、これを基準電圧発生回路Ａ２０５の抵抗比を選択するためのトリミング信号Ａ２０８にデコードする論理回路である。トリミング信号Ａ２０８により不揮発性メモリ部Ａ２１８で使用される基準電圧Ａ２０４が設定される。
【０１９５】
トリミング回路Ｂ２３５は、制御回路２３７からのトリミング値Ｂ２４１を受信し、これを基準電圧発生回路Ｂ２０７の抵抗比を選択するためのトリミング信号Ｂ２０９にデコードする論理回路である。トリミング値Ｂ２４１は、制御回路２３７によりあらかじめ定められた手順に従って順次生成される。
【０１９６】
制御回路２３７の機能、すなわち、本発明の第３の実施形態に係わる半導体装置２０１の基準電圧補正方法は、第１の実施形態（図３）と同様である。
【０１９７】
第１の実施形態と異なるのは、読出し電圧検索５０がトリミング回路Ｂ２３５および基準電圧発生回路Ｂ２０７を介して不揮発性メモリ部Ｂ２１６に対して行われることと、補正値設定ステップ５６での最終的な補正がトリミング回路Ａ２３４および基準電圧発生回路Ａ２０５を介して不揮発性メモリ部Ａ２１８に対して行われることである。
【０１９８】
不揮発性メモリ部Ａ２１８は多値メモリセルを用いており、その読み出し、書き込みにはより高い精度の基準電圧Ａ２０４を必要とする。補正値２１４を持つ不揮発性メモリ部Ｂ２１６を不揮発性メモリ部Ａ２１８から分離し、不揮発性メモリ部Ｂ２１６に通常の不揮発性メモリセルを使用することで、検索回数を増やさずに基準電圧Ａ２０４をより高い精度で補正することが可能になる。
【０１９９】
半導体装置２０１の読出し電圧検索５０における検索手順は、第１の実施形態（図４）と同様である。第１の実施形態と異なるのは、上述したように、検索が不揮発性メモリ部Ｂ２１６に対して行われることである。
【０２００】
また、半導体装置２０１のチップ製造後のテスト方法は第１の実施形態（図５）と同様である。第１の実施形態と異なるのは、書込みステップ７４での確認用ＩＤ２１３と補正値２１４の書き込みが不揮発性メモリ部Ｂ２１６に対して行われること、初期電圧測定ステップ７１と基準電圧測定ステップ７７でのテスター２２２による電圧測定が基準電圧測定用パッド２１１を介して行われること、および、外部電圧印加ステップ７３での強制的な外部電圧の供給が外部電圧印加用パッド２１９を介して不揮発性メモリ部Ｂに対して行われることである。
【０２０１】
上記第３の実施形態によれば、第１の実施形態と同様な効果が得られるばかりでなく、多値メモリセルなどのより高い精度の基準電圧Ａ２０４を必要とする不揮発性メモリ部Ａ２１８に対しても効率良く基準電圧Ａ２０４を補正することができる。
【０２０２】
上述の第３の実施形態では、不揮発性メモリ部Ａ２１８は１つの回路ブロックとしたが、本発明はこれに限られるものではなく、不揮発性メモリ部Ａ２１８が複数の回路ブロックに別れていてもよい。また、その複数の不揮発性メモリ部Ａ２１８に対応してそれぞれ基準電圧発生回路Ａ２０５を設けて、別々に補正値２１４を設定することもできる。
【０２０３】
さらに、不揮発性メモリ部Ｂ２１６は、確認用ＩＤ２１３および補正値２１４などを記憶する初期設定値用であるとしたが、本発明はこれに限られるものではなく、不揮発性メモリ部Ｂ２１６に通常のデータを記憶し、補正値設定ステップ５６で基準電圧発生回路Ｂ２０７も補正するようにすることもできる。
【０２０４】
（第４の実施形態）
図１２は、本発明の第４の実施形態に係わる半導体装置２０１の基準電圧補正回路２７０を示す回路ブロック図である。
【０２０５】
本実施形態の基準電圧補正回路２７０を用いた半導体装置２０１の構成、および、本実施形態の基準電圧補正回路２７０を除いた半導体装置２０１内の各回路ブロックの機能、動作は、第３の実施形態と同様である。
【０２０６】
本発明の半導体装置２０１の基準電圧補正回路２７０は、識別用ＩＤを一時記憶するＩＤレジスタ２７１、不揮発性メモリ部Ｂ２１６から受信した確認用ＩＤ２１３を一時記憶する確認用ＩＤレジスタ２７２、識別用ＩＤと確認用ＩＤ２１３を比較しその一致または不一致を判定するコンパレータ２７３、設定された値に基づいてトリミング信号Ａ２０８を出力するトリミング回路Ａ２７４、設定された値に基づいてトリミング信号Ｂ２０９を出力するトリミング回路Ｂ２７５、エラーを記憶するエラーレジスタ２７６、基準電圧Ｂ２０６が所望の設計値Ｖｔ６０より高いか低いかを示すＨＬ信号２７７を出力するＨＬ判定回路２７８、および、基準電圧補正回路２７０にある各回路プロックの動作を制御する制御回路２７９を持っている。
【０２０７】
ＩＤレジスタ２７１の入力はＩＤ保持回路２１２の出力に接続され、ＩＤレジスタ２７１の出力はコンパレータ２７３の一方の入力に接続されている。コンパレータ２７３の他方の入力は確認用ＩＤレジスタ２７２の一方の出力に接続され、コンパレータ２７３の出力である判定信号２８０は制御回路２７９の一方の入力に接続されている。
【０２０８】
制御回路２７９の他方の入力は、ＨＬ判定回路２７８の出力であるＨＬ信号２７７に接続され、制御回路２７９の出力であるエラー信号２８１はエラーレジスタ２７６の入力に接続され、同じく制御回路２７９の出力である読出し要求信号２２１は不揮発性メモリ部Ｂ２１６の入力に接続されている。
【０２０９】
さらに、制御回路２７９の出力であるトリミング値Ａ２８２はトリミング回路Ａ２７４の一方の入力に接続され、同じく制御回路２７９の出力であるトリミング値Ｂ２８３はトリミング回路Ｂ２７５の入力に接続されている。
【０２１０】
トリミング回路Ａ２７４の他方の入力および確認用ＩＤレジスタ２７２の入力は不揮発性メモリ部Ｂ２１６の出力に接続され、トリミング回路Ａ２７４の出力であるトリミング信号Ａ２０８は基準電圧発生回路Ａ２０５の入力に接続され、トリミング回路Ｂ２７５の出力であるトリミング信号Ｂ２０９は基準電圧発生回路Ｂ２０７の入力に接続されている。
【０２１１】
ＨＬ判定回路２７８の入力は、確認用ＩＤレジスタ２７２の他方の出力に接続され、ＨＬ判定回路２７８の出力であるＨＬ信号２７７は、制御回路２７９の他方の入力に接続されている。また、図１２には示していないが、基準電圧補正回路２７０内にある各回路プロックへ必要な処理を指示する制御信号が、制御回路２７９から各回路ブロックへ供給されている。
【０２１２】
ＩＤレジスタ２７１、コンパレータ２７３、トリミング回路Ａ２７４、トリミング回路Ｂ２７５、およびエラーレジスタ２７６の構成、機能は、第３の実施形態と同様である。
【０２１３】
また、確認用ＩＤレジスタ２７３は、第２の実施形態と同様に、シフトレジスタとしても機能するように構成されており、ＨＬ判定回路２７８へその保持する確認用ＩＤ２１３を出力する。
【０２１４】
さらに、ＨＬ判定回路２７８は、第２の実施形態と同様に、基準電圧発生回路Ｂ２０７の出力である基準電圧Ｂ２０６が所望の設計値Ｖｔ６０より高いか低いかを示すＨＬ判定信号２７７を制御回路２７９へ出力する。
【０２１５】
本実施形態は、第２の実施形態と同様に、第３の実施形態の基準電圧補正回路２７０にＨＬ判定回路２７８を付加し、不揮発性メモリ部Ｂ２１６の読出し電圧検索１２０において、そのＨＬ判定信号２７７を利用するようにしたものである。
【０２１６】
制御回路２７９の機能、すなわち、半導体装置２０１の基準電圧補正方法、および読出し電圧検索１２０で用いる検索手順は、第２の実施形態（図７−９）と同様である。
【０２１７】
第２の実施形態と異なるのは、読出し電圧検索１２０がトリミング回路Ｂ２７５および基準電圧発生回路Ｂ２０７を介して不揮発性メモリ部Ｂ２１６に対して行われることと、補正値設定ステップ１２での最終的な補正がトリミング回路Ａ２７４および基準電圧発生回路Ａ２０５を介して不揮発性メモリ部Ａ２１８に対して行われることである。
【０２１８】
また、第４の実施形態に係わる半導体装置２０１のチップ製造後のテスト方法は、第３の実施形態と同様である。
【０２１９】
上記第４の実施形態によれば、第３の実施形態で述べた効果に加え、読出し電圧検索１２０での繰り返し回数を大幅に減らすことができるので、半導体装置２０１製造時のテスト工程における大幅な時間短縮、コスト削減を達成することができる。
【０２２０】
【発明の効果】
以上説明したように本発明によれば、ヒューズブロー装置を用いずに基準電圧の補正値を半導体装置内に記録でき、その補正値の読み出しおよび設定が正しく行われることが保証されるので、製造時のテスト効率を低下させずに、高い精度の基準電圧発生回路を持った半導体装置、そのテスト方法、およびその基準電圧補正方法を実現することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係わる半導体装置を示す回路ブロック図。
【図２】本発明の第１の実施形態に係わる半導体装置の基準電圧補正回路を示す回路ブロック図。
【図３】本発明の第１の実施形態に係わる半導体装置の基準電圧補正方法を示すフローチャート。
【図４】本発明の第１の実施形態に係わる半導体装置の基準電圧補正方法における検索手順を示すイメージ図。
【図５】本発明の第１の実施形態に係わる半導体装置のテスト方法を示すフローチャート。
【図６】本発明の第２の実施形態に係わる半導体装置の基準電圧補正回路を示す回路ブロック図。
【図７】本発明の第２の実施形態に係わる半導体装置の基準電圧補正方法を示すフローチャート。
【図８】本発明の第２の実施形態に係わる半導体装置の基準電圧補正方法における検索手順を示すイメージ図。
【図９】本発明の第２の実施形態に係わる半導体装置の基準電圧補正方法における検索手順を示すイメージ図。
【図１０】本発明の第３の実施形態に係わる半導体装置を示す回路ブロック図。
【図１１】本発明の第３の実施形態に係わる半導体装置の基準電圧補正回路を示す回路ブロック図。
【図１２】本発明の第４の実施形態に係わる半導体装置の基準電圧補正回路を示す回路ブロック図。
【図１３】従来の半導体装置を示す回路ブロック図。
【図１４】従来の半導体装置のテスト方法を示すフローチャート。
【符号の説明】
１１、２０１  半導体装置
１２、２０２  Ｖｃｃ端子
１３、２０３  内部電源回路
１４  基準電圧
１５  基準電圧発生回路
１６  トリミング信号
１７、１００、２１０、２７０  基準電圧補正回路
１８  テストパッド
１９、２１２  ＩＤ保持回路
２０、２１３  確認用ＩＤ
２１、２１４  補正値
２２  メモリセル領域
２３  不揮発性メモリ部
２４、２２０  ロジック回路部
２５、２２１  読出し要求信号
２６、２２２  テスター
３１、１０１、２３１、２７１  ＩＤレジスタ
３２、１０２、２３２、２７２  確認用ＩＤレジスタ
３３、１０３、２３３、２７３  コンパレータ
３４、１０４  トリミング回路
３５、１０５、２３６、２７６  エラーレジスタ
３６、１０８、２３７、２７９  制御回路
３７、１０９、２３８、２８０  判定信号
３８、１１０、２３９、２８１  エラー信号
３９、１１１  トリミング値
５０、１２０  読出し電圧検索
５１、１２１  初期設定ステップ
５２、１２２  確認用ＩＤ読出しステップ
５３、１２３  ＩＤ判定ステップ
５４、１２４  検索値変更ステップ
５５、１２５  範囲判定ステップ
５６、１２６  補正値設定ステップ
５７、１２７  エラー設定ステップ
６０  設計値Ｖｔ
７１  初期電圧測定ステップ
７２  補正値取得ステップ
７３  外部電圧印加ステップ
７４  書込みステップ
７５  基準電圧補正ステップ
７６  エラー判定ステップ
７７  基準電圧測定ステップ
７８  良否判定ステップ
１０６、２７７  ＨＬ信号
１０７、２７８  ＨＬ判定回路
１２８  ＨＬ判定ステップ
１２９  下方修正ステップ
１３０  上方修正ステップ
２０４  基準電圧Ａ
２０５  基準電圧発生回路Ａ
２０６  基準電圧Ｂ
２０７  基準電圧発生回路Ｂ
２０８  トリミング信号Ａ
２０９  トリミング信号Ｂ
２１１  基準電圧測定用パッド
２１５  メモリセル領域Ｂ
２１６  不揮発性メモリ部Ｂ
２１７  メモリセル領域Ａ
２１８  不揮発性メモリ部Ａ
２１９  外部電圧印加用パッド
２３４、２７４  トリミング回路Ａ
２３５、２７５  トリミング回路Ｂ
２４０、２８２  トリミング値Ａ
２４１、２８３  トリミング値Ｂ
【図１】
2004260032.tif 000003
【図２】
2004260032.tif 000004
【図３】
2004260032.tif 000005
【図４】
2004260032.tif 000006
【図５】
2004260032.tif 000007
【図６】
2004260032.tif 000008
【図７】
2004260032.tif 000009
【図８】
2004260032.tif 000010
【図９】
2004260032.tif 000011
【図１０】
2004260032.tif 000012
【図１１】
2004260032.tif 000013
【図１２】
2004260032.tif 000014
【図１３】
2004260032.tif 000015
【図１４】
2004260032.tif 000016