(57)【要約】【課題】ハードウェア量を減少させ、しかも変換結果のソフトウェアによるＲＡＭ退避を不要にすることができるデジタル−アナログ変換装置を提供する。【解決手段】モータのロータ位置検出に使用される第１および第２のアナログ信号をこの順に連続してそれぞれＡ／Ｄ変換器１０２で変換し、変換結果である第１および第２のデジタル信号を変換結果格納レジスタ１０５に格納する。第２のデジタル信号を変換結果格納レジスタ１０５に格納するときに同時に、変換結果格納レジスタ１０５に格納されている第１のデジタル信号を変換結果バックアップレジスタ１０６に格納する。変換開始要因のトリガと制御レジスタをそれぞれ複数にし、モータ電流のＡ／Ｄ変換と各種温度計測信号のＡ／Ｄ変換の制御情報を各々格納し、トリガを同期信号に設定することにより、ソフトウェアによるタイミング管理をすることなく、１つのＡ／Ｄ変換器でモータ制御を実現する。【選択図】        図１
2004242233.tif 000002
【特許請求の範囲】
【請求項１】
モータの制御に使用されるデジタル−アナログ変換装置であって、
前記モータのロータ位置検出に使用される第１および第２のアナログ信号をこの順に連続してそれぞれ第１および第２のデジタル信号にそれぞれ変換する単一のＡ／Ｄ変換手段と、
前記Ａ／Ｄ変換手段によって得られる前記第１および第２のデジタル信号を格納する変換結果格納レジスタと、
前記第２のデジタル信号を前記変換結果格納レジスタに格納するときに、前記変換結果格納レジスタに先に格納されている前記第１のデジタル信号を退避させる変換結果バックアップレジスタと、
前記変換結果格納レジスタから前記変換結果バックアップレジスタ間へのデータ退避を制御する変換結果制御手段とを備えたデジタル−アナログ変換装置。
【請求項２】
センサ回路が設けられたモータの制御に使用されるデジタル−アナログ変換装置であって、
前記モータのロータ位置検出に使用される第１のトリガ信号と前記センサ回路の出力信号検出に使用される第２のトリガ信号とを異なるタイミングで発生させるトリガ信号発生手段と、
前記モータのロータ位置検出に使用されるＡ／Ｄ変換制御情報を格納した第１のＡ／Ｄ変換制御レジスタと、
前記センサ回路の出力信号検出に使用されるＡ／Ｄ変換制御情報を格納した第２のＡ／Ｄ変換制御レジスタと、
前記モータのロータ位置検出に使用される第１のアナログ信号と前記センサ回路から出力される第２のアナログ信号とを入力とする単一のＡ／Ｄ変換手段と、前記第１のトリガ信号を変換開始要因として前記Ａ／Ｄ変換手段を起動させ前記第１のＡ／Ｄ変換制御レジスタのＡ／Ｄ変換制御情報を基に前記第１のアナログ信号を第１のデジタル信号に変換し、前記第２のトリガ信号変換開始要因として前記Ａ／Ｄ変換手段を起動させ前記第２のＡ／Ｄ変換制御レジスタのＡ／Ｄ変換制御情報を基に前記第２のアナログ信号を第２のデジタル信号に変換するＡ／Ｄ変換制御手段とを備えたデジタル−アナログ変換装置。
【請求項３】
請求項１記載のデジタル−アナログ変換装置を内蔵したマイクロコンピュータ。
【請求項４】
請求項２記載のデジタル−アナログ変換装置を内蔵したマイクロコンピュータ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、例えば各種温度センサ等を有するセンサ回路が設けられたモータの制御に使用され、アナログ量をデジタル量に変換するのに最適なアナログ−デジタル変換装置に関するものである。このデジタル−アナログ変換装置は、アナログ信号を入力し、複数ビットのデジタル信号に変換するものであり、モータ制御に使用される、例えばシングルチップのマイクロコンピュータに内蔵される。そして、このデジタル−アナログ変換装置を内蔵したマイクロコンピュータを用いてモータ制御用のインバータ制御システムが構成される。
【０００２】
【従来の技術】
モータを制御するシステムとしては、パルス幅変調（ＰＷＭ）インバータ制御システムが知られている。このシステムでは、モータ電流に基づいてＰＷＭ信号を生成し、ＰＷＭ信号に従ってＰＷＭインバータを制御する方式が採用されている（例えば、特許文献１参照）。
【０００３】
本方式では、モータ電流の基本波成分を検出し、この検出値に従ってＰＷＭ信号を生成する。また、各構成要素を保護するために、モータの温度などのアナログ量を検出（計測）することも必要とされる。このため、これらの制御システムでは、ＣＰＵやタイマ、Ａ／Ｄ変換モジュールなどの周辺処理モジュールを内蔵したシングルチップマイクロコンピュータが多く使用されている。アナログ量は内蔵されたＡ／Ｄ変換モジュールによってデジタル量に変換されるようになっている。
【０００４】
図４は３相モータ制御システムの構成を示すブロック図である。電流検出器４０２によって検出されたモータ４０１の２相分のモータ電流とセンサ回路４０４で計測された各種温度計測信号は、それぞれＡ／Ｄ変換モジュール４０３のアナログ入力端に入力されている。符号４２０はアナログ信号である第１相のモータ電流入力、符号４２１は同じくアナログ信号である第２相のモータ電流入力、符号４２２はアナログ信号である温度センサ入力である。
【０００５】
Ａ／Ｄ変換モジュール４０３の変換開始要因は、ＰＷＭ信号発生回路４０５より入力されるＰＷＭトリガ４２３および、ソフトウェアからの非同期の開始要求信号、つまりソフトウェア要求信号４２４である。Ａ／Ｄ変換結果は、ＰＷＭ信号発生回路４０５に入力され、モータ４０１のロータ位置検出と温度検出とが行われる。その結果に基づき、インバータ制御回路４０６がモータ４０１を制御する。
【０００６】
Ａ／Ｄ変換モジュール４０３は、ＰＷＭ信号発生回路４０５より入力されるＰＷＭトリガ４２３を要因としてモータ電流検出器４０２により検出されたモータ電流のＡ／Ｄ変換を行い、ソフトウェアからの非同期の要求信号により、センサ回路４０４からの各種温度計測信号のＡ／Ｄ変換を行う。
【０００７】
図５はＡ／Ｄ変換モジュール（アナログ−デジタル変換装置）４０３の構成を示すブロック図であり、図６はＡ／Ｄ変換モジュール４０３で行われるＡ／Ｄ変換のタイミングを示すタイミング図である。
【０００８】
Ａ／Ｄ変換モジュール４０３は、３つのＡ／Ｄ変換器４１１，４１２，４１３及び、各々に接続されているＡ／Ｄ変換制御回路４２５，４２６，４２７で構成されており、２つのＡ／Ｄ変換器４１１，４１２で２相分のモータ電流、つまりモータ電流入力４２０，４２１の変換を行い、Ａ／Ｄ変換器４１３で各種温度計測信号、つまり温度センサ入力４２２の変換を行う。また、Ａ／Ｄ変換器４１１，４１２は、ＰＷＭトリガ４２３を変換開始要因としてＡ／Ｄ変換６０１を開始する。また、Ａ／Ｄ変換器４１３は、ソフトウェアからの非同期の開始要求信号、つまりソフトウェア要求信号４２４によりＡ／Ｄ変換６０２を開始する。
【０００９】
各Ａ／Ｄ変換器の制御は前記Ａ／Ｄ変換制御回路４２５，４２６，４２７で行い、Ａ／Ｄ変換器４１１，４１２，４１３の制御情報は、Ａ／Ｄ変換制御回路４２５，４２６，４２７それぞれに１つずつ内蔵している制御レジスタ４１４，４１５，４１６に保存されている。さらに、Ａ／Ｄ変換器４１１，４１２，４１３での変換結果は、Ａ／Ｄ変換器４１１，４１２，４１３それぞれに用意されている変換結果格納レジスタ４１７，４１８，４１９に自動的に保持されており、モータ制御はこの変換結果格納レジスタ４１７，４１８，４１９を参照することにより行われる。
【００１０】
上記のＡ／Ｄ変換器４１１，４１２，４１３の制御情報には、例えば、サンプル／ホールドサイクル数、動作モード（１チャンネル１回変換、１チャンネル連続変換、複数チャンネル１回変換等）、変換チャンネル番号、外部トリガスタートイネーブル、動作クロック周波数がある。
【００１１】
以上の構成により、モータ制御を実現している。
【００１２】
【特許文献１】
特許第３１３４１０４号明細書（第６〜９頁、第１図）
【００１３】
【発明が解決しようとする課題】
従来のシステムのＡ／Ｄ変換モジュールにおいては、図５に示したように、３個のＡ／Ｄ変換器４１１，４１２，４１３が必要であり、ハードウェア量が増大してしまう。
【００１４】
また、Ａ／Ｄ変換器の数を１つにしてモータ制御システムを構成しようとした場合には、以下に述べるような不都合が生じる。
【００１５】
図７のタイミング図で示すように、ＰＷＭトリガを変換開始要因として、モータ電流のＡ／Ｄ変換７０１を２回連続で行うが、変換結果格納レジスタは１つしかないため、ソフトウェアにより変換結果格納レジスタの値をＲＡＭに退避させる制御が必要となる。
【００１６】
さらに、各種温度計測信号のＡ／Ｄ変換７０２は、非同期のソフトウェア要求信号を変換開始要因とするため、Ａ／Ｄ変換７０１とＡ／Ｄ変換７０２とが競合してしまうことがあり、ソフトウェアでのタイミング管理の制御も必要となり、ソフトウェアでの制御が煩雑となってしまう。
【００１７】
したがって、本発明の目的は、不都合が生じることなく、１つのＡ／Ｄ変換手段でモータ制御を実現できてハードウェア量を削減することができることができるデジタル−アナログ変換装置を提供することである。
【００１８】
【課題を解決するための手段】
本発明の請求項１記載のデジタル−アナログ変換装置は、モータの制御に使用されるもので、モータのロータ位置検出に使用される第１および第２のアナログ信号をこの順に連続してそれぞれ第１および第２のデジタル信号にそれぞれ変換する単一のＡ／Ｄ変換手段と、Ａ／Ｄ変換手段によって得られる第１および第２のデジタル信号を格納する変換結果格納レジスタと、第２のデジタル信号を変換結果格納レジスタに格納するときに、変換結果格納レジスタに先に格納されている第１のデジタル信号を退避させる変換結果バックアップレジスタと、変換結果格納レジスタから変換結果バックアップレジスタ間へのデータ退避を制御する変換結果制御手段とを備えている。
【００１９】
この構成によれば、連続してＡ／Ｄ変換された変換結果である第１および第２のデジタル信号が変換結果バックアップレジスタと変換結果格納レジスタとに各々格納されるので、第１および第２のデジタル信号の両方を参照することができる。よって、モータのロータ位置検出に用いる第１および第２のアナログ信号の連続したＡ／Ｄ変換を１つのＡ／Ｄ変換手段で行える。しかも、ソフトウェアによるＲＡＭ退避等の特別な制御を不要にすることができる。そのため、１つのＡ／Ｄ変換器を使用する場合であっても、連続したＡ／Ｄ変換のタイムラグを最小にし、サンプリングの精度を向上させることができる。したがって、１つのＡ／Ｄ変換手段でモータ制御を実現できてハードウェア量を削減することができ、しかもＡ／Ｄ変換手段を１つにしたことによる不都合は生じない。
【００２０】
本発明の請求項２記載のデジタル−アナログ変換装置は、センサ回路が設けられたモータの制御に使用されるもので、モータのロータ位置検出に使用される第１のトリガ信号とセンサ回路の出力信号検出に使用される第２のトリガ信号とを異なるタイミングで発生させるトリガ信号発生手段と、モータのロータ位置検出に使用されるＡ／Ｄ変換制御情報を格納した第１のＡ／Ｄ変換制御レジスタと、センサ回路の出力信号検出に使用されるＡ／Ｄ変換制御情報を格納した第２のＡ／Ｄ変換制御レジスタと、モータのロータ位置検出に使用される第１のアナログ信号とセンサ回路から出力される第２のアナログ信号とを入力とする単一のＡ／Ｄ変換手段と、第１のトリガ信号を変換開始要因としてＡ／Ｄ変換手段を起動させ第１のＡ／Ｄ変換制御レジスタのＡ／Ｄ変換制御情報を基に第１のアナログ信号を第１のデジタル信号に変換し、第２のトリガ信号を変換開始要因としてＡ／Ｄ変換手段を起動させ第２のＡ／Ｄ変換制御レジスタのＡ／Ｄ変換制御情報を基に第２のアナログ信号を第２のデジタル信号に変換するＡ／Ｄ変換制御手段とを備えている。
【００２１】
この構成によれば、第１のＡ／Ｄ変換制御レジスタにモータのロータ位置検出のための制御情報を格納し、第２のＡ／Ｄ変換制御レジスタにセンサ回路の出力信号検出のための制御情報を格納しておき、第１のトリガ信号でロータ位置検出のためにＡ／Ｄ変換手段を起動し、第１のＡ／Ｄ変換制御レジスタの制御情報を参照して第１のアナログ信号のＡ／Ｄ変換を行い、第１のトリガ信号とは異なるタイミングで発生する第２のトリガ信号でセンサ回路の出力信号検出のためにＡ／Ｄ変換手段を起動し、第２のＡ／Ｄ変換制御レジスタの制御情報を参照して第２のアナログ信号のＡ／Ｄ変換を行うので、一つのＡ／Ｄ変換手段を使用する場合において、ソフトウェアで変換要因（トリガ信号）が変わる度にＡ／Ｄ変換制御レジスタをアクセスする必要がない。
【００２２】
ここで、ソフトウェアで変換要因（トリガ信号）が変わる度にＡ／Ｄ変換制御レジスタをアクセスする必要がない理由について説明する。Ａ／Ｄ変換制御レジスタが１つしかない場合、変換要因となるトリガ信号及び、Ａ／Ｄ変換の動作モードは１つずつしか選ぶことができない。よって、複数のトリガ信号でそれぞれ別のＡ／Ｄ変換動作を行う際には、トリガ信号が入力される前にＡ／Ｄ変換制御レジスタをソフトウェアでアクセスし、動作モード等の制御情報を書き換える必要がある。Ａ／Ｄ変換制御レジスタを複数持たせることによって、各トリガ信号に対する動作モードを各々個別に設定することができ、初期設定のみでＡ／Ｄ変換を行うことが可能になる。
【００２３】
さらに、従来非同期にソフトウェア要求によって行っていたセンサ回路の出力信号のＡ／Ｄ変換に対して、本発明では、同期信号であり、かつ第１のトリガ信号とタイミングが重ならないようにした第２のトリガ信号を変換開始要因としてＡ／Ｄ変換を行うことで、ソフトウェアによる要求信号の生成およびソフトウェアによるタイミング管理を必要とすることなく、１つのＡ／Ｄ変換手段でモータ制御を実現することができる。つまり、必要なときに変換結果格納レジスタをアクセスするだけで、モータ制御に関するＡ／Ｄ変換結果を得ることができる。したがって、１つのＡ／Ｄ変換手段でモータ制御を実現できてハードウェア量を削減することができ、しかもＡ／Ｄ変換手段を１つにしたことによる不都合は生じない。
【００２４】
本発明の請求項３記載のマイクロコンピュータは、請求項１記載のデジタル−アナログ変換装置を内蔵している。
【００２５】
この構成によれば、請求項１と同様の作用を有する。
【００２６】
本発明の請求項４記載のマイクロコンピュータは、請求項２記載のデジタル−アナログ変換装置を内蔵している。
【００２７】
この構成によれば、請求項２と同様の作用を有する。
【００２８】
【発明の実施の形態】
（第１の実施の形態）
本発明の第１の実施の形態について図１を用いて説明する。図１は、Ａ／Ｄ変換モジュール（デジタル−アナログ変換装置）の構成を示すブロック図である。
図１において、Ａ／Ｄ変換モジュール１０１には、Ａ／Ｄ変換器１０２及びＡ／Ｄ変換器１０２を制御するＡ／Ｄ変換制御回路１１４がそれぞれ１つ搭載され、Ａ／Ｄ変換器には制御レジスタ１０３が内蔵されており、制御レジスタ１０３にはＡ／Ｄ変換器１０２の制御情報が格納されている。また、Ａ／Ｄ変換器１０２にはダブルバッファ１０４が接続されている。
【００２９】
Ａ／Ｄ変換制御回路１１４には、変換開始要因としてトリガ信号発生手段を構成するＰＷＭ信号発生回路（図４参照）より発生するＰＷＭトリガ１１２が接続され、ダブルバッファ１０４は、変換結果格納レジスタ１０５とデータ退避用の変換結果バックアップレジスタ１０６とで構成されている。変換結果格納レジスタ１０５には変換結果制御回路１０７が接続されている。さらに、変換結果制御回路１０７には変換結果バックアップレジスタ１０６が接続されている。
【００３０】
２相分のモータ電流入力１０９，１１０は、マルチプレクサ１０８を介してＡ／Ｄ変換器１０２に入力されている。マルチプレクサ１０８には、Ａ／Ｄ変換器１０２より、Ａ／Ｄ変換終了信号１１３が入力されており、Ａ／Ｄ変換が終了する毎に、モータ電流入力１０９とモータ電流入力１１０とを交互に切り換えている。なお、モータ電流入力１０９に関するＡ／Ｄ変換制御情報とモータ電流入力１１０に関するＡ／Ｄ変換制御情報とは同じものであるので、制御レジスタ１０３は書き換える必要はない。
ＰＷＭトリガ１１２を変換開始要因として、マルチプレクサ１０８でセレクトされたモータ電流入力１０９のアナログ信号Ａ１が入力された際には、Ａ／Ｄ変換制御回路１１４は、制御レジスタ１０３の制御情報に従い、Ａ／Ｄ変換器１０２によってデジタル信号Ｄ１に変換され、Ａ／Ｄ変換終了信号１１３が出力される。マルチプレクサ１０８の出力はＡ／Ｄ変換終了信号１１３により、モータ電流入力１１０に切り換える。変換されたデジタル信号Ｄ１は、ダブルバッファ１０４中の変換結果格納レジスタ１０５に格納される。
【００３１】
次に、ＰＷＭトリガ１１２を変換開始要因として、マルチプレクサ１０８でセレクトされたモータ電流入力１１０のアナログ信号Ａ２が入力された場合、同様にしてＡ／Ｄ変換器１０２で変換され、マルチプレクサ１０８の出力はＡ／Ｄ変換終了信号１１３により、モータ電流入力１０９に切り換える。変換されたデジタル信号Ｄ２はダブルバッファ１０４中の変換結果格納レジスタ１０５に格納される。デジタル信号Ｄ２の変換結果格納レジスタ１０５への格納と同時に、または、デジタル信号Ｄ２が変換結果格納レジスタ１０５に格納される前に、変換結果制御回路１０７によって、変換結果格納レジスタ１０５に格納されていたデジタル信号Ｄ１がダブルバッファ１０４中の変換結果バックアップレジスタ１０６に転送され、変換結果バックアップレジスタ１０６にデジタル信号Ｄ１が退避格納される。
【００３２】
変換結果制御回路１０７は、上記のように、変換結果格納レジスタ１０５から変換結果バックアップレジスタ１０６へのデジタル信号Ｄ１の退避（転送）制御を行う他、ＣＰＵからのデータアクセスに対して、変換結果格納レジスタ１０５および変換結果バックアップレジスタ１０６を制御する機能を有する。つまり、ＣＰＵからのデータアクセスは、変換結果制御回路１０７によって変換結果格納レジスタ１０５および変換結果バックアップレジスタ１０６のどちらに対してもアクセス可能である。
【００３３】
以上のような構成により、連続した２つのアナログ信号Ａ１，Ａ２のＡ／Ｄ変換を行っても、それぞれの変換結果をダブルバッファ１０４に格納することができ、さらにどちらも参照することができる。よって、モータのロータ位置検出に用いる２相分のモータ電流の連続したＡ／Ｄ変換を、ソフトウェアによるＲＡＭ退避等の特別な制御なしで、かつ１つのＡ／Ｄ変換器１０２で行える。そのため、１つのＡ／Ｄ変換器１０２で２相分のモータ電流の連続したＡ／Ｄ変換を行う場合でも、連続したＡ／Ｄ変換のタイムラグを最小にし、サンプリングの精度を向上させることができる。したがって、１つのＡ／Ｄ変換器１０２でモータ制御を実現できてハードウェア量を削減することができ、しかもＡ／Ｄ変換器１０２を１つにしたことによる不都合は生じない。
【００３４】
（第２の実施の形態）
つぎに、本発明の第２の実施の形態について、図２および図３を用いて説明する。図２は、Ａ／Ｄ変換モジュール（デジタル−アナログ変換装置）の構成を示すブロック図である。図２において、Ａ／Ｄ変換モジュール２０１には、変換開始要因としてトリガ信号発生手段を構成するＰＷＭ信号発生回路（図４参照）より発生するＰＷＭトリガ２１２および、トリガ信号発生手段を構成するタイミング発生器２０２より生成されるＥＸトリガ２１３が入力されている。さらに、Ａ／Ｄ変換モジュール２０１には２つのモータ電流入力信号２０９、２１０及び、温度センサ入力信号２１１が入力されている。モータ電流入力信号２０９、２１０はマルチプレクサ２０８に接続されている。
【００３５】
また、Ａ／Ｄ変換モジュール２０１には、Ａ／Ｄ変換器２０３及びＡ／Ｄ変換器２０３を制御するＡ／Ｄ変換制御回路２１９がそれぞれ１つ搭載されている。
Ａ／Ｄ変換制御回路２１９は制御レジスタ２０４、２０５を内蔵しており、Ａ／Ｄ変換器２０３には、２つのアナログ入力端子２１５，２１６および変換結果格納レジスタ２０６，２１７が接続されている。アナログ入力端子２１５にはマルチプレクサ２０８の出力信号が入力され、アナログ入力端子２１６には温度センサ入力信号２１１が入力されている。
【００３６】
制御レジスタ２０４，２０５は、どちらもＡ／Ｄ変換器２０３の制御情報が格納され、制御レジスタ２０４にはモータ電流用のＡ／Ｄ変換の制御情報、制御レジスタ２０５には温度センサ入力用のＡ／Ｄ変換の制御情報が設定されている。
【００３７】
制御レジスタ２０４，２０５に格納される制御情報としては、例えば、サンプル／ホールドサイクル数、動作モード（１チャンネル１回変換、１チャンネル連続変換、複数チャンネル１回変換等）、変換チャンネル番号、外部トリガスタートイネーブル、動作クロック周波数がある。
【００３８】
ＰＷＭトリガ２１２は変換開始要因としてＡ／Ｄ変換制御回路２１９に接続されており、ＥＸトリガ２１３はトリガ信号発生回路を構成するカウンタ２０７に接続されている。カウンタ２０７の出力は変換開始要因としてＡ／Ｄ変換制御回路２１９に接続されている。
【００３９】
また、Ａ／Ｄ変換器２０３のアナログ入力端子２１５から入力されたアナログ信号をＡ／Ｄ変換した変換結果は変換結果格納レジスタ２０６に保存され、アナログ入力端子２１６から入力されたアナログ信号をＡ／Ｄ変換した変換結果は変換結果格納レジスタ２１７に保存される。
【００４０】
マルチプレクサ２０８は、Ａ／Ｄ変換器２０３のＡ／Ｄ変換終了信号２１８によってＡ／Ｄ変換が終了する毎に、モータ電流入力２０９とモータ電流入力２１０とを交互に切り換えている。
【００４１】
図３は本実施の形態のＡ／Ｄ変換のタイミングを示すタイミング図である。Ａ／Ｄ変換３０１は、モータのロータ位置検出に用いられるモータ電流、つまりモータ電流入力２０９，２１０のＡ／Ｄ変換である。Ａ／Ｄ変換制御回路２１９は、ＰＷＭトリガ２１２を変換開始要因とし、制御レジスタ２０４の制御情報に基づいてマルチプレクサ２０８でセレクトされたモータ電流入力２０９のＡ／Ｄ変換を行う。Ａ／Ｄ変換器２０３はＡ／Ｄ変換終了後、Ａ／Ｄ変換終了信号２１８を出力し、マルチプレクサ２０８はモータ電流入力２０９をモータ電流入力２１０に切り換え、次のＰＷＭトリガ出力でモータ電流２１０のＡ／Ｄ変換を行う。
【００４２】
また、各種温度計測信号、つまり温度センサ入力２１１のＡ／Ｄ変換に用いられるＥＸトリガ２１３は、カウンタ２０７でトリガ回数がカウントされており、トリガ回数が予め設定された一定の値に達すると、カウンタ２０７がＡ／Ｄ変換制御回路２１９に変換開始のトリガ信号２１４を送る。Ａ／Ｄ変換制御回路２１９は、制御レジスタ２０５の制御情報に基づいて温度センサ入力２１１のＡ／Ｄ変換３０２を行う。
【００４３】
ＰＷＭトリガ２１２およびＥＸトリガ２１３はＣＰＵシステムクロックに同期しており、さらに２つのトリガ２１２，２１３が同時に変化することはないものとする。
【００４４】
以上の構成により、２つの制御レジスタ２０４，２０５にモータ電流のＡ／Ｄ変換と各種温度計測信号のＡ／Ｄ変換のそれぞれの制御情報を格納し、さらに複数のトリガ２１２，２１３によってＡ／Ｄ変換を起動することができるので、ソフトウェアで変換要因が変わる度に制御レジスタをアクセスする必要がない。さらに、従来非同期にソフトウェア要求によって行っていた各種温度計測信号のＡ／Ｄ変換に対して、本発明では、同期信号であり、かつＰＷＭトリガ２１２とタイミングが重ならないようにしたＥＸトリガ２１３を変換開始要因としてＡ／Ｄ変換を行うことで、ソフトウェアによるタイミング管理をすることなく、１つのＡ／Ｄ変換器２０３でモータ制御を実現することができる。したがって、１つのＡ／Ｄ変換器２０３でモータ制御を実現できてハードウェア量を削減することができ、しかもＡ／Ｄ変換器２０３を１つにしたことによる不都合は生じない。
【００４５】
【発明の効果】
本発明の請求項１記載のデジタル−アナログ変換装置によれば、連続してＡ／Ｄ変換された変換結果である第１および第２のデジタル信号が変換結果バックアップレジスタと変換結果格納レジスタとに各々格納されるので、第１および第２のデジタル信号の両方を参照することができる。よって、モータのロータ位置検出に用いる第１および第２のアナログ信号の連続したＡ／Ｄ変換を１つのＡ／Ｄ変換手段で行える。しかも、ソフトウェアによるＲＡＭ退避等の特別な制御を不要にすることができる。そのため、１つのＡ／Ｄ変換器を使用する場合であっても、連続したＡ／Ｄ変換のタイムラグを最小にし、サンプリングの精度を向上させることができる。したがって、１つのＡ／Ｄ変換手段でモータ制御を実現できてハードウェア量を削減することができ、しかもＡ／Ｄ変換手段を１つにしたことによる不都合は生じない。
【００４６】
本発明の請求項２記載のデジタル−アナログ変換装置によれば、第１のＡ／Ｄ変換制御レジスタにモータのロータ位置検出のための制御情報を格納し、第２のＡ／Ｄ変換制御レジスタにセンサ回路の出力信号検出のための制御情報を格納しておき、第１のトリガ信号でロータ位置検出のためにＡ／Ｄ変換手段を起動し、第１のＡ／Ｄ変換制御レジスタの制御情報を参照して第１のアナログ信号のＡ／Ｄ変換を行い、第１のトリガ信号とは異なるタイミングで発生する第２のトリガ信号でセンサ回路の出力信号検出のためにＡ／Ｄ変換手段を起動し、第２のＡ／Ｄ変換制御レジスタの制御情報を参照して第２のアナログ信号のＡ／Ｄ変換を行うので、一つのＡ／Ｄ変換手段を使用する場合において、ソフトウェアで変換要因（トリガ信号）が変わる度に制御レジスタをアクセスする必要がない。さらに、従来非同期にソフトウェア要求によって行っていたセンサ回路の出力信号のＡ／Ｄ変換に対して、本発明では、同期信号であり、かつ第１のトリガ信号とタイミングが重ならないようにした第２のトリガ信号を変換開始要因としてＡ／Ｄ変換を行うことで、ソフトウェアによる要求信号の生成およびソフトウェアによるタイミング管理を必要とすることなく、１つのＡ／Ｄ変換手段でモータ制御を実現することができる。つまり、必要なときに変換結果格納レジスタをアクセスするだけで、モータ制御に関するＡ／Ｄ変換結果を得ることができる。したがって、１つのＡ／Ｄ変換手段でモータ制御を実現できてハードウェア量を削減することができ、しかもＡ／Ｄ変換手段を１つにしたことによる不都合は生じない。
【００４７】
本発明の請求項３記載のマイクロコンピュータによれば、請求項１のデジタル−アナログ変換装置と同様の効果を奏する。
【００４８】
本発明の請求項４記載のマイクロコンピュータによれば、請求項２記載のデジタル−アナログ変換装置と同様の効果を奏する。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態におけるＡ／Ｄ変換モジュールの構成を示すブロック図である。
【図２】本発明の第２の実施の形態におけるＡ／Ｄ変換モジュールの構成を示すブロック図である。
【図３】本発明の第２の実施の形態におけるモータ制御のＡ／Ｄ変換のタイミングを示すタイミング図である。
【図４】モータのインバータ制御システムの構成を示すブロック図である。
【図５】従来のＡ／Ｄ変換モジュールの構成を示すブロック図である。
【図６】従来のモータ制御のＡ／Ｄ変換のタイミングを示すタイミング図である。
【図７】従来のモータ制御のＡ／Ｄ変換において、Ａ／Ｄ変換器を１つにした際のＡ／Ｄ変換のタイミングを示すタイミング図である。
【符号の説明】
１０１，２０１，４０３    Ａ／Ｄ変換モジュール
１０２，２０３    Ａ／Ｄ変換器
１０３，２０４，２０５    制御レジスタ
１０４    ダブルバッファ
１０５，２０６，２１７    変換結果格納レジスタ
１０６    変換結果バックアップレジスタ
１０７    変換結果制御回路
２０２    タイミング発生器
２０７    カウンタ
３０１，６０１，７０１    モータ電流のＡ／Ｄ変換
３０２，６０２，７０２    各種温度計測信号のＡ／Ｄ変換
４０１    モータ
４０２    電流検出器
４０４    センサ回路
４０５    ＰＷＭ信号発生回路
４０６    インバータ制御回路
【図１】
2004242233.tif 000003
【図２】
2004242233.tif 000004
【図３】
2004242233.tif 000005
【図４】
2004242233.tif 000006
【図５】
2004242233.tif 000007
【図６】
2004242233.tif 000008
【図７】
2004242233.tif 000009