(57)【要約】【課題】電源配線を介してクロックユニットセルから論理ユニットセルに伝搬されるノイズを低減する。【解決手段】行列状に配置されたユニットセルＵ(1,1)〜Ｕ(12,24)のうち、１行目、３〜６行目および８〜１１行目を論理ユニットセルのみで構成し、且つ、他の行をクロックユニットセルのみで構成する。論理ユニットセル行に対応する電源支線１２１−１，１２１−３〜１２１−６，１２１−８〜１２１−１１と、クロックユニットセル行に対応する電源支線１２１−２，１２１−７，１２１−１２とは互いに直接には接続されず、電源幹線１２３を介してのみ接続される。クロックユニットセルから出力されたノイズが論理ユニットセルに入力されるまでの電源配線距離が長くなり、したがって、この電源配線の抵抗や容量によるノイズ抑制効果が大きくなる。【選択図】図１ 
2004260218.tif 000002
【特許請求の範囲】
【請求項１】
行列状に配置された複数のユニットセルを有し、論理ユニットセルからなる行とクロックユニットセルからなる行とを有するユニットセルブロックを備える半導体集積回路であって、
電源電位および接地電位を前記論理ユニットセルに供給する第１電源支線を前記論理ユニットセルからなる行に設け、
電源電位および接地電位を前記クロックユニットセルに供給する第２電源支線を前記クロックユニットセルからなる行に設け、且つ、
電源パッドから直接印加された電源電位および接地電位を該第１電源支線および該第２電源支線の端部に供給する電源幹線を設けることにより、
前記論理ユニットセルおよび前記クロックユニットセルの電源入力が前記電源幹線を介して間接的に接続されるようにした、
ことを特徴とする半導体集積回路。
【請求項２】
前記論理ユニットセルのみに電源電位および接地電位を供給する第３電源支線と、前記クロックユニットセルのみに電源電位および接地電位を供給する第４電源支線とを前記ユニットセルブロックの列方向に沿って設け、
該第３電源支線および該第４電源支線の端部を前記電源幹線に接続することにより、
前記論理ユニットセルおよび前記クロックユニットセルの電源入力が前記電源幹線を介して間接的に接続されるようにした、
ことを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
行列状に配置された複数のユニットセルを有し、論理ユニットセルからなる行とクロックユニットセルからなる行とを有するユニットセルブロックを備える半導体集積回路であって、
電源電位および接地電位を前記論理ユニットセルに供給する第１電源支線を前記論理ユニットセルからなる行に設け、
電源電位および接地電位を前記クロックユニットセルに供給する第２電源支線を前記クロックユニットセルからなる行に設け、
第１電源パッドから印加された電源電位および接地電位を該第１電源支線の端部に供給する第１電源幹線を設け、且つ、
第２電源パッドから印加された電源電位（前記第１電源パッドから前記第１電源幹線に印加される電源電圧と同一電圧とする）および接地電位を該第２電源支線の端部に供給する第２電源幹線を設けることにより、
前記論理ユニットセルおよび前記クロックユニットセルの電源入力が電気的に分離されるようにした、
ことを特徴とする半導体集積回路。
【請求項４】
前記論理ユニットセルのみに電源電位および接地電位を供給する第３電源支線と、前記クロックユニットセルのみに電源電位および接地電位を供給する第４電源支線とを前記ユニットセルブロックの列方向に沿って設け、
該第３電源支線を前記第１電源幹線に接続するとともに、該第４電源支線の端部を前記第２電源幹線に接続することにより、
前記論理ユニットセルおよび前記クロックユニットセルの電源入力が電気的に分離されるようにした、
ことを特徴とする請求項３に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、例えばゲートアレイ等の半導体集積回路に関する。
【背景技術】
【０００２】
半導体集積回路では、一般に、内部動作の同期を取るためにクロックを用いている。クロックは、クロックドライバおよびクロック配線を介して、集積回路内の各論理回路等に供給される。
【０００３】
各クロックドライバおよび各回路ブロックには、電源ラインおよびグランドラインによって電源電位および接地電位が供給される。本願では、電源ラインとグランドラインとを総称して、電源配線と記す。
【０００４】
クロックドライバや電源配線に関する技術としては、例えば、以下の特許文献１、２が知られている。
【０００５】
特許文献１の半導体集積回路では、電源配線が格子状に形成され、その中央付近にクロックドライバが配置されている（同文献の図１参照）。ここで、電源配線は、縦横に交差して配置された電源支線と、集積回路の外周に沿って配置された電源幹線とを備えている。
【０００６】
特許文献２の半導体集積回路も、特許文献１と同様、電源配線が格子状に形成されている。この例でも、電源配線は、縦横に交差して配置された電源支線と、集積回路の外周に沿って配置された電源幹線とを備えている。そして、電源幹線の直下に、クロックドライバが配置されている。
【特許文献１】特開平７−２４０４６８号公報（第３〜第４頁、図１および図２）
【特許文献２】特開２００１−７２９３号公報（第５〜第６頁、図１〜図３）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上述の特許文献１、２の半導体集積回路では、クロックドライバと回路ブロックとが、同じ電源配線を使用している。また、クロックドライバを形成する領域と論理回路等を形成する領域とは、同一ではないものの、近接している。このため、従来の半導体集積回路には、クロックドライバでノイズが発生した場合に、このノイズが電源配線を介して論理回路等に伝搬されてしまうという欠点があった。このノイズは、論理回路等の誤動作の原因になる。
【０００８】
今日では半導体集積回路の動作の高速化に対する要求が増大しているが、半導体集積回路の動作速度を向上させるためには、同期用クロックの周波数を高くする必要がある。しかし、クロックの周波数が高くなるほど、クロックドライバ内でノイズが発生し易くなる。このため、従来は、クロックドライバから論理回路等に伝搬されるノイズが、半導体集積回路の高速化を妨げる原因の１つになっていた。
【０００９】
このような理由から、クロックドライバ内で発生したノイズが論理回路等に伝搬され難い半導体集積回路が嘱望されていた。
【課題を解決するための手段】
【００１０】
（１）第１の発明は、行列状に配置された複数のユニットセルを有し、論理ユニットセルからなる行とクロックユニットセルからなる行とを有するユニットセルブロックを備える半導体集積回路に関する。
【００１１】
そして、電源電位および接地電位を論理ユニットセルに供給する第１電源支線を論理ユニットセルからなる行に設け、電源電位および接地電位をクロックユニットセルに供給する第２電源支線をクロックユニットセルからなる行に設け、且つ、電源パッドから直接印加された電源電位および接地電位を該第１電源支線および該第２電源支線の端部に供給する電源幹線を設けることにより、論理ユニットセルおよびクロックユニットセルの電源入力が電源幹線を介して間接的に接続されるようにしたことを特徴とする。
【００１２】
（２）第２の発明は、行列状に配置された複数のユニットセルを有し、論理ユニットセルからなる行とクロックユニットセルからなる行とを有するユニットセルブロックを備える半導体集積回路に関する。
【００１３】
電源電位および接地電位を論理ユニットセルに供給する第１電源支線を論理ユニットセルからなる行に設け、電源電位および接地電位をクロックユニットセルに供給する第２電源支線をクロックユニットセルからなる行に設け、第１電源パッドから印加された電源電位および接地電位を該第１電源支線の端部に供給する第１電源幹線を設け、且つ、第２電源パッドから印加された電源電位（第１電源パッドから第１電源幹線に印加される電源電圧と同一電圧とする）および接地電位を該第２電源支線の端部に供給する第２電源幹線を設けることにより、論理ユニットセルおよびクロックユニットセルの電源入力が電気的に分離されるようにしたことを特徴とする。
【発明の効果】
【００１４】
第１の発明によれば、第１電源支線と第２電源支線とが電源幹線を介して間接的に接続されているので、クロックユニットセルと論理ユニットセルとの間の配線長が長くなり、したがって、配線抵抗や配線容量が大きくなる。加えて、電源幹線は電電パッドにより電源電位および接地電位が直接印加されるので、第１、第２電源支線と比較して電位が変動し難い。したがって、第１の発明では、クロックユニットセルから論理ユニットセルにノイズが伝搬され難くなる。
【００１５】
第２の発明によれば、論理ユニットセルおよびクロックユニットセルの電源入力が電気的に分離されているので、これらの電源支線を介してクロックユニットセルから論理ユニットセルにノイズが伝搬されない。
【発明を実施するための最良の形態】
【００１６】
以下、この発明の実施の形態について、図面を用いて説明する。なお、図中、各構成成分の大きさ、形状および配置関係は、本発明が理解できる程度に概略的に示してあるにすぎず、また、以下に説明する数値的条件は単なる例示にすぎない。
【００１７】
第１の実施の形態
以下、この発明の第１の実施の形態について、この発明をゲートアレイに適用した場合を例に採り、図１および図２を用いて説明する。
【００１８】
図１は、この実施の形態に係るゲートアレイのレイアウト構成を概念的に示す平面図である。また、図２は、図１の部分拡大図である。
【００１９】
図１に示されたように、この実施の形態に係るゲートアレイ１００は、ユニットセルブロック１１０と、電源配線１２０と、Ｉ／Ｏ回路１３０，・・・とを備えている。
【００２０】
ユニットセルブロック１１０は、行列状に配置された１２×２４個のユニットセルＵ(1,1)〜Ｕ(12,24)を備えている。
【００２１】
これらのユニットセルＵ(1,1)〜Ｕ(12,24)のうち、１行目、３〜６行目および８〜１１行目のユニットセルはすべて論理ユニットセルであり、他のユニットセルはクロックユニットセルである。ここで、論理ユニットセルとは、一般の論理回路等を形成するためのユニットセルである。また、クロックユニットセルとは、クロックドライバを形成するためのユニットセルである。
【００２２】
図２に示したように、各論理ユニットセル２１０は、４個のｐＭＯＳトランジスタ２１１〜２１４と、４個のｎＭＯＳトランジスタ２１５〜２１８とを備えている。これらのＭＯＳトランジスタ２１１〜２１４，２１５〜２１８を適当に配線することにより、所望の論理回路等を得ることができる。クロックユニットセル２２０の内部構造も、論理ユニットセルと同様である。上述のように、論理ユニットセル２１０内のＭＯＳトランジスタは一般の論理回路等の構成に使用され、クロックユニットセル２２０内のＭＯＳトランジスタはクロックドライバの構成に使用される。
【００２３】
論理ユニットセル２１０およびクロックユニットセル２２０の各ＭＯＳトランジスタは、設計上全く同一であってもよいし、サイズ等が異なっていてもよい。
【００２４】
電源配線１２０（図１参照）は、行方向の電源支線１２１−１〜１２１−１２と、列方向の電源支線１２２−１〜１２２−７と、電源幹線１２３とを備えている。
【００２５】
行方向の電源支線１２１−１〜１２１−１２のうち、電源支線１２１−１，１２１−３〜１２１−６，１２１−８〜１２１−１１は、論理ユニットセル（すなわち１行目、３〜６行目および８〜１１行目のユニットセル）に電源電位および接地電位を供給するための電源支線である。また、行方向の他の電源支線１２１−２，１２１−７，１２１−１２は、クロックユニットセル（すなわち２、７、１２行目のユニットセル）に電源電位および接地電位を供給するための電源支線である。図２に示したように、各電源支線は、電源ライン２３１，２４１とグランドライン２３２，２４２とを含む。
【００２６】
列方向の電源支線１２２−１〜１２２−７のうち、電源支線１２２−１，１２２−３，１２２−５，１２２−７は、論理ユニットセルに電源電位および接地電位を供給するための電源支線である。また、列方向の他の電源支線１２２−２，１２２−４，１２２−６は、クロックユニットセルに電源電位および接地電位を供給するための電源支線である。行方向の電源支線１２１−１〜１２１−１２と同様、列方向の電源支線１２２−１〜１２２−７も、電源ラインとグランドラインとを含む（図２参照）。ここで、論理ユニットセル用の電源支線１２２−１，１２２−３，１２２−５，１２２−７は、上述の電源支線１２１−１，１２１−３〜１２１−６，１２１−８〜１２１−１１と、電源ラインどうしおよびグランドラインどうしでそれぞれ接続されている。同様に、クロックユニットセル用の電源支線１２２−２，１２２−４，１２２−６は、上述の電源支線１２１−２，１２１−７，１２１−１２と、電源ラインどうしおよびグランドラインどうしでそれぞれ接続されている。
【００２７】
電源幹線１２３は、ユニットセルブロック１１０の外周に沿って形成された、リング状の電源配線である。この電源幹線１２３も、電源支線１２１−１〜１２１−１２，１２２−１〜１２２−７と同様、電源ラインとグランドラインとを含む（図２参照）。電源幹線１２３内の電源ラインおよびグランドラインには、それぞれ、図示しないパッドを介して、電源電位および接地電位が供給される。各電源支線１２１−１〜１２１−１２，１２２−１〜１２２−７のうち、電源ラインの端部はそれぞれ電源幹線１２３内の電源ラインに接続され、グランドラインの端部はそれぞれ電源幹線１２３内のグランドラインに接続される。これにより、電源幹線１２３に入力された電源電位および接地電位が、各電源支線１２１−１〜１２１−１２，１２２−１〜１２２−７に供給される。
【００２８】
Ｉ／Ｏ回路１３０，・・・は、半導体集積回路１００の外周に沿って設けられている。これらのＩ／Ｏ回路１３０，・・・は、外部の回路との間で、信号やクロックの入出力を行う。Ｉ／Ｏ回路１３０は、対応するユニットセルの信号線（図示せず）に接続される。Ｉ／Ｏ回路１３０の内部構造は、周知のゲートアレイと同様であるため、省略する。
【００２９】
図１に示したように、この実施の形態に係るゲートアレイ１００では、電源支線１２１−１〜１２１−１２，１２２−１〜１２２−７が、論理ユニットセル用のものとクロックユニットセル用のものとに分けられている。このため、以下のような理由で、ノイズの影響を抑制することができる。
【００３０】
クロックユニットセル内のクロックドライバは、ノイズを発生する場合がある。このノイズは、当該クロックユニットセルに接続された電源支線（電源ラインおよびグランドライン）に出力される。上述のように、このノイズが、電源配線１２０を介して論理ユニットセルに達すると、論理ユニットセル内の回路が誤動作するおそれがある。
【００３１】
この実施の形態では、上述のように、クロックユニットセル用の電源支線と論理ユニットセル用の電源支線とは、直接には接続されておらず、電源幹線１２３を介して接続されている。したがって、クロックユニットセル用の電源支線に出力されたノイズは、電源幹線１２３を介して論理ユニットセル用の電源支線に達し、その後論理ユニットセルに入力される。このため、クロックユニットセルから出力されたノイズが論理ユニットセルに入力されるまでの電源配線の伝搬経路が従来の場合（上記特許文献１、２参照）よりも長くなる。ここで、電源配線上を伝搬するノイズの大きさは、この電源配線の抵抗や容量のために低減される。この実施の形態のゲートアレイ１００では、従来の集積回路よりもノイズの伝搬経路が長くなる分だけ、配線抵抗や配線容量も大きくなる。したがって、この実施の形態によれば、論理ユニットセルに入力されるノイズを従来の集積回路よりも小さくすることができる。
【００３２】
加えて、この実施の形態のゲートアレイ１００では、クロックユニットセル用の電源支線を伝搬するノイズが論理ユニットセル用の電源支線に達するためには、必ず電源幹線１２３を通過する必要がある。上述のように、電源幹線１２３には、電源パッドを介して電源電位および接地電位が直接印加されている。したがって、電源幹線１２３は、電源支線と比較して、電位が変動し難い。このため、ノイズは、電源幹線１２３を通過する際に、抑制される。
【００３３】
以上説明したように、この実施の形態に係るゲートアレイ１００によれば、ノイズが伝搬する電源配線の距離が長くなるように構成されたこと、および、このノイズが電源幹線を必ず通過するように構成されたことにより、電源配線１２０を介してクロックユニットセルから論理ユニットセルに伝搬するノイズを低減することができる。したがって、論理ユニットセル内の回路が誤動作し難くなるので、ゲートアレイの動作速度を高速化することが容易になる。
【００３４】
第２の実施の形態
次に、この発明の第２の実施の形態について、この発明をゲートアレイに適用した場合を例に採り、図３を用いて説明する。
【００３５】
図３は、この実施の形態に係るゲートアレイの構成を概念的に示す平面図である。図３において、図１と同じ符号を付した構成要素は、それぞれ図１の場合と同じものを示している。
【００３６】
図３から解るように、この実施の形態に係るゲートアレイ３００は、２系統の電源幹線３１０，３２０を備えている。
【００３７】
電源幹線３１０は、論理ユニットセル用の電源支線１２１−１，１２１−３〜１２１−６，１２１−８〜１２１−１１，１２２−１，１２２−３，１２２−５，１２２−７に、電源電位および接地電位を供給する。電源幹線３１０は、リング状の電源配線であり、ユニットセルブロック１１０の外周に沿って形成されている。この電源幹線３１０は、第１の実施の形態の電源幹線１２３と同様、電源ラインとグランドラインとを含む。電源幹線３１０の電源ラインは論理ユニットセル用電源支線の電源ラインにそれぞれ接続され、また、電源幹線３１０のグランドラインは論理ユニットセル用電源支線のグランドラインにそれぞれ接続される。電源幹線３１０内の電源ラインおよびグランドラインには、それぞれ、図示しないパッドを介して、電源電位および接地電位が供給される。
【００３８】
一方、電源幹線３２０は、クロックユニットセル用の電源支線１２１−２，１２１−７，１２１−１２，１２２−２，１２２−４，１２２−６に、電源電位および接地電位を供給する。電源幹線３２０は、リング状の電源配線であり、電源幹線３１０の外周に沿って形成されている。この電源幹線３２０は、電源幹線３１０や第１の実施の形態の電源幹線１２３と同様、電源ラインとグランドラインとを含む。電源幹線３２０の電源ラインはクロックユニットセル用電源支線の電源ラインにそれぞれ接続され、また、電源幹線３２０のグランドラインはクロックユニットセル用電源支線のグランドラインにそれぞれ接続される。電源幹線３２０内の電源ラインおよびグランドラインには、それぞれ、図示しないパッドを介して、電源電位および接地電位が供給される。ここで、電源幹線３２０に供給される電源電位および接地電位は、上述の電源幹線３１０の電源電位および接地電位と同一である。
【００３９】
このように、この実施の形態に係るゲートアレイ３００では、論理ユニットセル用の電源配線と、クロックユニットセル用の電源配線とが、完全に分離している。そして、電源幹線３１０，３２０には、図示しないパッドを介して、個別に電源電位および接地電位が供給される。したがって、クロックユニットセルで発生したノイズが論理ユニットセルに伝搬するおそれがない。
【００４０】
以上説明したように、この実施の形態に係るゲートアレイ３００によれば、電源幹線３１０，３２０を設けて論理ユニットセル用の電源配線とクロックユニットセル用の電源配線とを完全に分離したので、クロックユニットセルで発生したノイズが論理ユニットセルに伝搬することがない。したがって、論理ユニットセル内の回路が誤動作し難くなるので、ゲートアレイの動作速度を高速化することが容易になる。
【００４１】
上述の第１、第２の実施の形態では、行方向および列方向の電源支線を設ける例を説明したが、行方向の電源支線のみを有するゲートアレイにも、この発明を適用することが可能である。
【図面の簡単な説明】
【００４２】
【図１】第１の実施の形態に係る半導体集積回路のレイアウト構成を概念的に示す平面図である。
【図２】図１の部分拡大図である。
【図３】第２の実施の形態に係る半導体集積回路のレイアウト構成を概念的に示す平面図である。
【符号の説明】
【００４３】
１００  ゲートアレイ
１１０  ユニットセルブロック
１２０  電源配線
１３０  Ｉ／Ｏ回路
Ｕ(1,1)〜Ｕ(12,24)  ユニットセル
１２１−１〜１２１−１２  行方向電源支線
１２２−１〜１２２−７  列方向電源支線
１２３  電源幹線
【図１】
2004260218.tif 000003
【図２】
2004260218.tif 000004
【図３】
2004260218.tif 000005