(57)【要約】【課題】プログラミング効率を向上すると共にドレーン領域での漏洩電流を防止することができる不揮発性半導体メモリ装置の製造方法を提供する。【解決手段】半導体基板１００上にＯＮＯ構造を有する誘電膜パターン１１０ａを形成後、誘電膜パターン１１０ａをカバーするポリシリコン膜１２０を形成する。ポリシリコン膜をパターニングして誘電膜パターン１１０ａの所定領域を露出させ、スプリットされた形状を有するポリシリコン膜パターン１２０ｂを形成する。ポリシリコン膜パターン１２０ｂにより露出される誘電膜パターン１１０ａをエッチングした後、ポリシリコン膜パターンをマスクとして用いて、基板に不純物をイオン注入することにより、垂直プロファイルを有するソース領域１３４ａ／ドレーン領域１３４ｂを形成する。【選択図】図１８
2004260173.tif 000002
【特許請求の範囲】
【請求項１】
基板上にＯＮＯ構造を有する誘電膜パターンを形成する段階と、
前記基板上に前記誘電膜パターンをカバーするポリシリコン膜を形成する段階と、
前記ポリシリコン膜をエッチングして前記誘電膜パターンの一部を露出させ、スプリット構造を有するポリシリコン膜パターンを形成する段階と、
前記ポリシリコン膜パターンにより露出される前記誘電膜パターンの一部をエッチングする段階と、
前記基板に不純物を注入してソース／ドレーン領域を形成する段階と、を含む不揮発性半導体メモリ装置の製造方法。
【請求項２】
前記誘電膜パターンを形成する段階は、
前記基板上に２０〜１００Åの厚さを有する第１酸化膜を形成する段階と、
前記第１酸化膜上に２０〜１００Åの厚さを有する窒化膜を形成する段階と、
前記窒化膜上に２０〜１００Åの厚さを有する第２酸化膜を形成する段階と、
前記第２酸化膜上に前記誘電膜パターンを定義するエッチングマスクを形成する段階と、
前記エッチングマスクを用いて前記第２酸化膜、前記窒化膜及び前記第１酸化膜を順次エッチングする段階と、を更に含むことを特徴とする請求項１記載の不揮発性半導体メモリ装置の製造方法。
【請求項３】
前記誘電膜パターンを形成した後、前記誘電膜パターンにより露出される前記基板を酸化させて、前記基板上にゲート酸化膜を形成する段階を更に含むことを特徴とする請求項１記載の不揮発性半導体メモリ装置の製造方法。
【請求項４】
前記ポリシリコン膜パターンを形成した後、前記ポリシリコン膜パターンの表面を酸化させる段階を更に含むことを特徴とする請求項１記載の不揮発性半導体メモリ装置の製造方法。
【請求項５】
前記露出された誘電膜パターンをエッチングする段階は、前記露出された誘電膜パターンを所定の厚さでエッチングして前記ポリシリコン膜パターンにより露出される前記誘電膜パターンを部分的に前記基板上に残留させる段階を更に含むことを特徴とする請求項１記載の不揮発性半導体メモリ装置の製造方法。
【請求項６】
前記不純物を注入する段階は、前記ポリシリコン膜パターンをマスクとして用いて垂直なプロファイル及び前記露出された誘電膜パターンとほぼ同一な幅を有するソース領域を前記基板に形成するイオン注入段階であることを特徴とする請求項１記載の不揮発性半導体メモリ装置の製造方法。
【請求項７】
前記不純物を注入する段階は、
前記ポリシリコン膜パターンを通じて露出された前記基板に予備ソース／ドレーン領域を形成する段階と、
前記ポリシリコン膜パターン及び前記基板上に窒化膜を形成する段階と、
前記窒化膜をエッチバック工程でエッチングして前記ポリシリコン膜パターンの側壁にスペーサを形成する段階と、
前記スペーサ及び前記ポリシリコン膜パターンをマスクとして用いて前記基板にＬＤＤ構造を有するソース／ドレーン領域を形成する段階と、を更に含むことを特徴とする請求項１記載の不揮発性半導体メモリ装置の製造方法。
【請求項８】
前記予備ソース／ドレーン領域は、３〜１５ｋｅＶの相対的に低いエネルギー条件下で５族不純物をイオン注入して形成され、前記ＬＤＤ構造を有するソース／ドレーン領域は、２０〜５０ｋｅＶの相対的に高いエネルギー条件下で５族不純物をイオン注入することを特徴とする請求項７記載の不揮発性半導体メモリ装置の製造方法。
【請求項９】
基板上にＯＮＯ構造を有する誘電膜パターンを形成する段階と、
前記誘電膜パターンにより露出される前記基板の表面を酸化させる段階と、
前記基板上に前記誘電膜パターンをカバーするポリシリコン膜を形成する段階と、
前記ポリシリコン膜をエッチングして前記誘電膜パターンの一部を露出させ、スプリットされた形状を有するポリシリコン膜パターンを形成する段階と、
前記ポリシリコン膜パターンにより露出される前記誘電膜パターンをエッチングする段階と、
前記基板に不純物をイオン注入して予備ソース／ドレーン領域を形成する段階と、
前記ポリシリコン膜パターンの側壁にスペーサを形成する段階と、
前記スペーサ及び前記ポリシリコン膜パターンをマスクとして用いて前記予備ソース／ドレーン領域が形成された前記基板に不純物をイオン注入して、ＬＤＤ構造を有するソース／ドレーン領域を形成する段階と、を含むことを特徴とする不揮発性半導体メモリ装置の製造方法。
【請求項１０】
前記誘電膜パターンを形成する段階は、
前記基板上に２０〜１００Åの厚さを有する第１酸化膜を形成する段階と、
前記第１酸化膜上に２０〜１００Åの厚さを有する窒化膜を形成する段階と、
前記窒化膜上に２０〜１００Åの厚さを有する第２酸化膜を形成する段階と、
前記第２酸化膜上に前記誘電膜パターンを定義するエッチングマスクを形成する段階と、
前記エッチングマスクを用いて前記第２酸化膜、前記窒化膜及び前記第１酸化膜を順次エッチングする段階と、を更に含むことを特徴とする請求項９記載の不揮発性半導体メモリ装置の製造方法。
【請求項１１】
前記ポリシリコン膜パターンを形成した後、前記ポリシリコン膜パターンの表面を酸化させる段階を更に含むことを特徴とする請求項９記載の不揮発性半導体メモリ装置の製造方法。
【請求項１２】
前記露出された誘電膜パターンをエッチングする段階は、前記露出された誘電膜パターンを所定厚さでエッチングして前記ポリシリコン膜パターンにより露出される前記誘電膜パターンを部分的に前記基板上に残留させる段階を更に含むことを特徴とする請求項９記載の不揮発性半導体メモリ装置の製造方法。
【請求項１３】
前記スペーサを形成する段階は、
前記スプリットされたポリシリコン膜パターンが形成された基板上に窒化膜を形成する段階と、
前記窒化膜をエッチバック工程でエッチングする段階と、を更に含むことを特徴とする請求項９記載の不揮発性半導体メモリ装置の製造方法。
【請求項１４】
前記予備ソース／ドレーン領域は、３〜１５ｋｅＶの相対的に低いエネルギー条件下で５族不純物をイオン注入し、前記ＬＤＤ構造を有するソース／ドレーン領域は、２０〜５０ｋｅＶの相対的に高いエネルギー条件下で５族不純物をイオン注入することを特徴とする請求項９記載の不揮発性半導体メモリ装置の製造方法。
【請求項１５】
基板上に誘電膜パターンを形成する段階と、
前記誘電膜パターンを含む基板上にゲート層を形成する段階と、
前記ゲート層をパターニングして前記誘電膜パターン上に前記誘電膜パターンの一部を露出させるスプリットされたゲート層パターンを形成する段階と、
前記露出された誘電膜パターンを部分的にエッチングして前記ポリシリコン膜パターンにより露出される前記誘電膜パターンを部分的に前記基板上に残留させる段階と、
前記基板に不純物をイオン注入する予備ソース／ドレーン領域を形成する段階と、
前記ポリシリコン膜パターンをマスクとして用いて前記基板に不純物をイオン注入して前記基板にソース領域を形成する段階と、を含む不揮発性半導体メモリ装置の製造方法。
【請求項１６】
前記不純物をイオン注入する間、前記残留する誘電膜パターンが除去されることを特徴とする請求項１５記載の不揮発性半導体メモリ装置の製造方法。
【請求項１７】
前記スプリットされたゲート層パターンを含む前記基板上に窒化膜を形成する段階と、
前記窒化膜をエッチバック工程でエッチングして前記ゲート層パターンの側壁にスペーサを形成する段階と、
前記ゲート層パターン及び前記スペーサをマスクとして用いて前記基板に不純物をイオン注入する段階と、を更に含むことを特徴とする請求項１５記載の不揮発性半導体メモリ装置の製造方法。
【請求項１８】
前記ゲート層パターンを含む前記基板上に窒化膜を形成する段階と、
前記窒化膜をエッチバック工程でエッチングして前記ゲート層パターンの側壁にスペーサを形成する段階と、
前記ゲート層パターン及び前記スペーサをマスクとして用いて前記基板に不純物をイオン注入する段階と、を更に含むことを特徴とする請求項１６記載の不揮発性半導体メモリ装置の製造方法。
【請求項１９】
前記誘電膜パターンを形成する段階は、前記基板上に第１酸化膜またはシリコン酸窒化膜、窒化膜及び第２酸化膜を形成する段階を更に含むことを特徴とする請求項１５記載の不揮発性半導体メモリ装置の製造方法。
【請求項２０】
前記露出された誘電膜パターンを部分的にエッチングする段階は、前記残留する誘電膜パターンが前記ソース領域を形成するイオン注入工程の間、バッファー膜の役割を果たすように前記第２酸化膜及び前記窒化膜のみを除去する段階を更に含むことを特徴とする請求項１９記載の不揮発性半導体メモリ装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は不揮発性半導体メモリ装置の製造方法に関し、より詳細にはスプリット構造を有するＳＯＮＯＳ（Ｓｉｌｉｃｏｎ  Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）またはＭＯＮＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）メモリセルを含む不揮発性半導体メモリ装置の製造方法に関するものである。
【背景技術】
【０００２】
一般に半導体メモリ装置は、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）装置やＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）装置のように、時間が経つにつれてデータを失う揮発性（ｖｏｌａｔｉｌｅ）メモリ装置と、データを入力するとその状態を維持できる不揮発性メモリ装置とに区分することができる。
【０００３】
このような不揮発性メモリ装置は、高速に電気的な消去が可能なＥＥＰＲＯＭの進歩された形態として、ファウラーノルドハイム（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ；以下、「Ｆ−Ｎ」という）トンネリング（ｔｕｎｎｅｌｉｎｇ）または熱電子（ｈｏｔ  ｅｌｅｃｔｒｏｎ）を用いて、電気的にデータの入出力を制御する構造を有する。
【０００４】
そして、一般的な不揮発性半導体メモリ装置のプログラム動作は、コントロールゲートに印加された正（ｐｏｓｉｔｉｖｅ）の電圧がフローティングゲート（ｆｌｏａｔｉｎｇ  ｇａｔｅ）にカップリングされＦ−Ｎトンネリング（ｔｕｎｎｅｌｉｎｇ）またはホット−キャリヤー注入（ｈｏｔ−ｃａｒｒｉｅｒ  ｉｎｊｅｃｔｉｏｎ）により基板から電子がトンネル酸化膜を通過して前記フローティングゲート内に捕獲（ｃａｐｔｕｒｅ）されることを原理とする。逆に、消去（ｅｒａｓｅ）動作は、コントロールゲートに印加された負（ｎｅｇａｔｉｖｅ）の電圧によりフローティングゲート内の電子が基板へ流れ出ることを原理とする。ここで、プログラミング動作の時、コントロールゲートに印加された電圧によりフローティングゲートにカップリングされる電圧の比率をカップリング係数（ｃｏｕｐｌｉｎｇ  ｒａｔｉｏ）と言い、前記カップリング係数が高いほど、製品の速度及び性能が向上する特性を有する。
【０００５】
現在、工程技術の側面において、不揮発性半導体メモリ装置（ｎｏｎ−ｖｏｌａｔｉｌｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｍｅｍｏｒｙ  ｄｅｖｉｃｅ）製造技術は、フローティングゲート（Ｆｌｏａｔｉｎｇ  Ｇａｔｅ）を含むフローティングゲート半導体系列と、二種類以上の誘電膜が２重、或いは３重に積層されたＭＩＳ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）系列とに区分される。
【０００６】
前記フローティングゲート半導体系列は、ポテンシャルウェル（Ｐｏｔｅｎｔｉａｌ  Ｗｅｌｌ）を用いて記憶特性を具現し、現在フラッシュＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）として最も広範囲に応用されているＥＴＯＸ（ＥＰＲＯＭ  Ｔｕｎｎｅｌ  Ｏｘｉｄｅ）構造が代表的な例である。
【０００７】
反面に、ＭＩＳ系列は誘電膜バルク、誘電膜−誘電膜界面及び誘電膜−半導体界面に存在するトラップ（ｔｒａｐ）を用いて記憶特性を具現し、現在フラッシュＥＥＰＲＯＭとして主に応用されているＭＯＮＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）またはＳＯＮＯＳ（Ｓｉｌｉｃｏｎ  Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造が代表的な例である。このようなＳＯＮＯＳメモリセルを有する不揮発性半導体メモリ装置は、特許文献１に開示されている。
【０００８】
図１は、従来の不揮発性半導体メモリ装置のＳＯＮＯＳメモリセル構造を示した断面図である。
【０００９】
図１を参照すると、前記ＳＯＮＯＳメモリセルのゲート電極は、半導体基板１０上に誘電層２０とコントロールゲートであるポリシリコン膜２２とが積層された構造を有する。又、ポリシリコン膜２２の両側部に該当する半導体基板１０の表面にはソース／ドレーン領域１２ａ，１２ｂが形成される。この際、誘電層２０は、第１酸化膜１４、窒化膜１６及び第２酸化膜１８が順次積層されたＯＮＯ（Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ）構造を有する。第１酸化膜１４はトンネリング酸化膜で利用され、第２酸化膜１６ブロッキング酸化膜で利用される。
【００１０】
前述した構造を有するＳＯＮＯＳメモリセルの構造は、単位メモリセルのサイズを小さく形成することができる長所を持っているが、前記コントロールゲートが形成された基板のチャンネル領域（図示せず）にはＯＮＯ構造を有する誘電層が存在するため、初期のしきい電圧（Ｔｈｒｅｓｈｏｌｄ  Ｖｏｌｔａｇｅ；Ｖｔｈ）及びプログラミング電流が増加される問題点を持っている。又、半導体装置の動作時、不完全なデータ消去（ｉｎｃｏｍｐｌｅｔｅ  ｅｒａｓｅ）が発生する虞があるので、データの維持特性（ｅｎｄｕｒａｎｃｅ）が劣化される可能性がある。
【００１１】
このようなＳＯＮＯＳメモリセルの問題点を解決するために、改善された構造を有するＳＯＮＯＳメモリセルを具備する不揮発性半導体メモリ装置が特許文献２に開示されており、コントロールゲートの下部に誘電膜が局部的に存在するスプリット構造を有するＳＯＮＯＳメモリセルを含む不揮発性半導体メモリ装置が特許文献３に開示されている。
【００１２】
図２乃至図７は、従来の不揮発性半導体メモリ装置のスプリット構造を有するＳＯＮＯＳメモリセルを示した工程断面図である。
【００１３】
図２及び図３を参照すると、基板５０上に第１酸化膜（Ｏｘｉｄｅ  ｆｉｌｍ）５４／窒化膜（Ｎｉｔｒｉｄｅ  ｆｉｌｍ）５６／第２酸化膜（Ｏｘｉｄｅ  ｆｉｌｍ）５８が順次積層されたＯＮＯ構造を有する誘電膜パターン６０を形成する。
【００１４】
前記誘電膜パターン６０は、不揮発性メモリセルの電子をトラップ（ｔｒａｐ）する役割を果たす。そして、前記誘電膜パターン６０が形成された基板５０上に均一な厚さを有するポリシリコン膜７０を形成する。
【００１５】
図４及び図５を参照すると、前記ポリシリコン膜７０上にスプリットされたコントロールゲート電極の形成領域を定義するエッチングマスク（図示せず）を形成した後、エッチングマスクにより露出されるポリシリコン膜７０をパターニングすることにより、前記誘電膜パターン６０の所定領域を露出させ、スプリット構造を有するポリシリコン膜パターン７０ａを形成する。ここで、前記ポリシリコン膜パターン７０ａは、スプリット構造を有する不揮発性メモリセルのコントロールゲートに該当する。
【００１６】
前記エッチングマスクを除去した後、前記ポリシリコン膜パターン７０ａをイオン注入マスクとして用いて、誘電膜パターン６０が存在する基板５０の表面の下及びドレーン領域に該当する基板５０の表面の下に不純物をイオン注入することにより、予備ソース／ドレーン領域５２ａ，５２ｂを形成する。この際、形成される予備ソース領域５２ａは前記誘電膜パターン６０を考慮したイオン注入エネルギー条件下で形成されるので、イオン注入される不純物の散布度が広く（ｂｒｏａｄ）形成される。
【００１７】
図６及び図７を参照すると、前記のような結果物が形成された基板５０上にスペーサ用窒化膜７２を均一な厚さで形成する。そして、スペーサ用窒化膜７２にエッチバック工程を行うことにより、スプリット構造を有するポリシリコン膜パターン７０ａの側壁にのみ存在する窒化膜スペーサ７２ａが形成される。ここで、ゲートスペーサ７２ａを形成するためのエッチバック工程時、前記誘電膜パターン６０を分離しなければならないので、ドレーン領域５２ｂに該当する基板がオーバーエッチングされる。このため、前記ドレーン領域５２ｂに該当する基板の表面にはリセスＲのような損傷が発生する。
【００１８】
以後に、ゲートスペーサ７２ａが形成されたポリシリコン膜パターン７０ａをイオン注入マスクとして適用して露出される予備ソース／ドレーン領域５２ａ，５２ｂが形成された基板の表面の下に高濃度の不純物をイオン注入工程によってドープし、ＬＤＤ構造を有するソース／ドレーン領域５４ａ，５４ｂを形成する。
【００１９】
しかし、前記のような方法で形成されたスプリット構造を有するＳＯＮＯＳメモリセルは、前記ソース領域のプロファイルが広く形成されるため、チャンネル領域の減少によるプログラムの効率が低下する。また、前記ドレーン領域に該当する基板のリセスＲによって不揮発性メモリ装置の漏洩電流が発生されて、半導体素子の信頼性を低下させる問題点がある。
【特許文献１】韓国公開特許第２００３−５７８９７号公報
【特許文献２】特開２０００−２０１１１５号公報
【特許文献３】米国特許第６，０１１，７２５号明細書
【発明の開示】
【発明が解決しようとする課題】
【００２０】
従って、本発明の第１目的は、ホット−キャリヤーを用いた動作時にプログラミング効率を向上させることができる不揮発性半導体メモリ装置の製造方法を提供することにある。
【００２１】
本発明の第２目的は、不揮発性半導体メモリ装置のプログラム効率を増加させると共に、ソース／ドレーン領域に該当する基板の損傷を防止することにより、漏洩電流を抑制することができる不揮発性半導体メモリ装置の製造方法を提供することにある。
【課題を解決するための手段】
【００２２】
前述した本発明の第１目的を達成するために、本発明は、基板上にＯＮＯ構造を有する誘電膜パターンを形成した後、前記基板上に前記誘電膜パターンをカバーするポリシリコン膜を形成する。前記ポリシリコン膜をエッチングして前記誘電膜パターンの一部を露出させ、スプリット構造を有するポリシリコン膜パターンを形成した後、前記ポリシリコン膜パターンにより露出される前記誘電膜パターンの一部をエッチングし、前記ポリシリコン膜パターンをマスクとして用いて前記基板に不純物を注入してソース／ドレーン領域を形成する。このとき、前記ポリシリコン膜パターンにより露出される前記誘電膜パターンとほぼ同一の幅を有し、垂直プロファイルを有するソース／ドレーン領域を形成される。
【００２３】
また、本発明においては、前記ポリシリコン膜パターンを通じて露出される前記基板に第１イオン注入工程で不純物をイオン注入して予備ソース／ドレーン領域を形成し、前記ポリシリコン膜パターン及び前記基板上に均一な厚さの窒化膜を形成した後、前記窒化膜をエッチバック工程でエッチングして前記ポリシリコン膜パターンの側壁にスペーサを形成し、前記スペーサが形成されたポリシリコン膜パターンをマスクとして用いて前記基板に第２イオン注入工程で不純物をイオン注入して、ＬＤＤ構造を有する前記ソース／ドレーン領域を形成する。望ましくは、前記第１イオン注入工程は、３〜１５ｋｅＶの相対的に低いエネルギー条件下で５族不純物をイオン注入し、前記第２イオン注入工程は、２０〜５０ｋｅＶの相対的に高いエネルギー条件下で５族不純物をイオン注入する。これによって、前記不揮発性半導体メモリ装置は、スプリット構造を有するＳＯＮＯＳまたはＭＯＮＯＳメモリセルを含むことになる。
【００２４】
前述した本発明の第２目的を達成するために、本発明は、基板上にＯＮＯ構造を有する誘電膜パターンを形成した後、前記誘電膜パターンにより露出される前記基板の表面を酸化させる。前記基板上に前記誘電膜パターンをカバーするポリシリコン膜を形成した後、前記ポリシリコン膜をエッチングして前記誘電膜パターンの一部を露出させ、スプリットされた形状を有するポリシリコン膜パターンを形成する。次いで、前記ポリシリコン膜パターンにより露出される前記誘電膜パターンを部分的にエッチングして前記基板上に前記誘電膜パターンの一部を残留させ、前記ポリシリコン膜パタ−ンをマスクとして用いて前記残留する誘電膜パターンの下の前記基板に第１イオン注入工程で不純物をイオン注入して、予備ソース／ドレーン領域を形成する。このとき形成される予備ソース／ドレーン領域は垂直プロファイルを有する。次いで、前記ポリシリコン膜パターンの側壁にスペーサを形成した後、前記スペーサを含むポリシリコン膜パターンをマスクとして用いて前記予備ソース／ドレーン領域が形成された前記基板に第２イオン注入工程で不純物をイオン注入して、ＬＤＤ構造を有するソース／ドレーン領域を形成する。このとき形成されるソース／ドレーン領域は垂直プロファイルを有する。
【００２５】
本発明によると、ポリシリコン膜パターンにより露出される誘電膜パターンの一部をエッチングした後、残留する誘電膜パターンをバッファー膜として用いてイオン注入工程を行うことにより、半導体基板に不揮発性半導体メモリ装置のプログラミング効率を向上させることができる垂直プロファイルを有するソース領域を形成することができる。
【００２６】
また、スペーサを形成する工程時に、前記誘電膜パターンを分離するための追加的なエッチング工程を行わなくても良いので、ドレーン領域に該当する基板の損失を防止することができ、前記ドレーン領域での漏洩電流を防止することができる。これにより、不揮発性半導体メモリ装置の信頼性を向上させることができる。
【発明を実施するための最良の形態】
【００２７】
以下、添付図面を参照して本発明の望ましい実施例に係る不揮発性半導体メモリ装置の製造方法を詳細に説明する。
【００２８】
図８は、本発明の一実施例に係るスプリット構造を有するＳＯＮＯＳメモリセルを含む不揮発性半導体メモリ装置の製造方法を説明するための工程順序図である。
【００２９】
図８を参照すると、まずＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）工程を行ってシリコンからなる半導体基板に素子分離膜パターンを形成する（Ｓ１００）。
【００３０】
次いで、前記半導体基板上に第１酸化膜（Ｏｘｉｄｅ  ｆｉｌｍ）、窒化膜（Ｎｉｔｒｉｄｅ  ｆｉｌｍ）及び第２酸化膜（Ｏｘｉｄｅ  ｆｉｌｍ）が順次積層されたＯＮＯ構造を有する誘電膜を形成する（Ｓ１１０）。ここで、前記第１酸化膜、窒化膜及び第２酸化膜は、それぞれ約２０〜１００Å程度の厚さを有するように形成される。望ましくは、前記第１酸化膜、窒化膜及び第２酸化膜は、約４０〜７０Å程度の厚さを有するように形成される。
【００３１】
次いで、前記誘電膜上に第１フォトレジストパターンを形成した後、第１フォトレジストパターンをエッチングマスクとして用いて前記誘電膜をパターニングすることにより、不揮発性半導体装置のメモリセルの電子をトラップ（ｔｒａｐ）する誘電膜パターンを半導体基板上に形成する（Ｓ１２０）。この場合、前記誘電膜パターンは、第１酸化膜パターン、窒化膜パターン及び第２酸化膜パターンが順次積層された構造を有する。
【００３２】
次いで、前記第１フォトレジストパターンをアッシング及びストリップ工程で除去した後、前記誘電膜パターンにより露出された基板の表面を酸化させ前記基板上にゲート酸化膜を形成する（Ｓ１３０）。
【００３３】
次いで、前記誘電膜パターン及びゲート酸化膜が形成された半導体基板上に均一な厚さを有するポリシリコン膜を形成する（Ｓ１４０）。この際、前記ポリシリコン膜は低圧化学気相蒸着（ＬＰＣＶＤ）方法を用いて、約１２００〜１８００Å程度の厚さに形成される。好ましくは、前記ポリシリコン膜は、約１５００Å程度の厚さに形成される。
【００３４】
次いで、前記ポリシリコン膜上にスプリットされたコントロールゲート電極が形成される領域を定義するエッチングマスクを形成した後、前記エッチングマスクにより露出されるポリシリコン膜をパターニングすることにより、前記誘電膜パターンの所定領域を露出させるスプリット構造を有するポリシリコン膜パターンを形成する（Ｓ１５０）。ここで、前記ポリシリコン膜パターンは、スプリット構造を有する不揮発性半導体装置のメモリセルのコントロールゲートに該当する。
【００３５】
次いで、前記エッチングマスクを除去した後、前記ポリシリコン膜パターン上に前記誘電膜パターンの下に位置する半導体基板を露出させる第２フォトレジストパターンを形成する。そして、前記ポリシリコン膜パターンをエッチングマスクとして用いて前記露出された誘電膜パターンをセルフアライン（Ｓｅｌｆ−ａｌｉｇｎ）方式で所定の厚さほどエッチングする（Ｓ１６０）。この際、前記誘電膜パターンのうち、前記ポリシリコン膜パターンにより露出される第１酸化膜パターン及び窒化膜パターンのみを除去することが好ましい。従って、誘電膜パターンが部分的に前記基板上に残留することになる。
【００３６】
本発明において、前記誘電膜パターンの一部のみを除去する理由は、第１に、垂直プロファイルを有するソース領域を形成するためのイオン注入工程時に、前記誘電膜パターンの一部が半導体基板の損傷を防止するバッファー膜の役割を果たすためである。第２に、前記ポリシリコン膜パターンにスペーサを形成すると共に、前記ソース領域に該当する半導体基板を露出させるためのエッチバック（ｅｔｃｈ  ｂａｃｋ）工程を行う時、ドレーン領域に該当する半導体基板の損失を効果的に防止することができるためである。これにより、不揮発性半導体メモリ装置の漏洩電流を抑制することができ、不揮発性半導体メモリ装置の信頼性を向上させることができる。
【００３７】
次いで、前記第２フォトレジストパターン及びポリシリコン膜パターンをイオン注入マスクとして用いて、前記第１誘電膜パターンが残留する半導体基板にボロン（Ｂ）のような３族の不純物を注入する第１イオン注入工程を行って、半導体基板にプログラミング効率を増加させることができる垂直プロファイルを有する予備ソース領域を形成する（Ｓ１７０）。この場合、約２０〜５０ｋｅＶのエネルギーで前記３族不純物を約１５〜４５°の角度に前記半導体基板に注入され前記予備ソース領域を形成する。ここで、前記予備ソース領域の不純物濃度は、約２×１０１３〜４×１０１３ａｔｏｍｓ／ｃｍ２程度になる。本発明の他の実施例によると、前記予備ソース領域は、リン（Ｐ）又はヒ素（Ａｓ）のような５族の不純物をイオン注入して形成することができる。ここで、リン（Ｐ）は、約１０〜３０ｋｅＶのエネルギーで前記半導体基板に対して約３０〜４５°の角度にイオン注入され前記予備ソース領域を形成する。この時、前記予備ソース領域の不純物濃度は約０．５×１０１３〜２×１０１３ａｔｏｍｓ／ｃｍ２程度になる。又、ヒ素（Ａｓ）は約３〜１５ｋｅＶのエネルギーで前記半導体基板に対して約０〜４５°の角度にイオン注入され前記予備ソース領域を形成する。この時、前記予備ソース領域の不純物濃度は約２×１０１５〜５×１０１５ａｔｏｍｓ／ｃｍ２程度になる。
【００３８】
本発明によると、垂直プロファイルを有する予備ソース領域は、従来の場合とは異なり、前記誘電膜パターンの第１酸化膜パターン及び窒化膜パターンが除去された状態で５族不純物を第１イオン注入する工程を通じて形成されるので、従来の半導体装置のソース領域を形成するイオン注入工程と比較して相対的に低いエネルギー条件下で第１イオン注入工程が行われる。好ましくは、前記第１イオン注入工程のエネルギー条件は、約３〜１５ｋｅＶ程度である。これにより、本発明に係る前記予備ソース領域は、前記ポリシリコン膜パターンにより露出される誘電膜パターンとほぼ同一の幅を有すると共に、垂直プロファイルを有するので、従来の不揮発性半導体メモリ装置において問題点として指摘されてきたチャンネル領域の減少を効果的に防止することができる。前記ポリシリコン膜パターンにより露出される前記誘電膜パターンの一部に該当する前記第２酸化膜パターンは、前記予備ソース領域を形成するための第１イオン注入工程時に除去される。
【００３９】
次いで、アッシング及びストリップ工程で前記第２フォトレジストパターンを除去した後、前記半導体基板上にドレーン領域が形成される半導体基板の一部を露出させる第３フォトレジストパターンを形成する。次いで、前記第３フォトレジストパターンをイオン注入マスクとして用いて、前記第３フォトレジストパターンにより露出される半導体基板に５族不純物を約３〜１５ｋｅＶ程度のエネルギーでイオン注入する第２イオン注入工程を行うことにより、スプリット構造を有する不揮発性半導体メモリ装置のメモリセルの予備ドレーン領域を形成する（Ｓ１８０）。
【００４０】
次いで、アッシング及びストリップ工程で前記第３フォトレジストパターンを除去した後、前記結果物が形成された半導体基板上にスペーサを形成するための窒化膜（ＳｉＮ）を形成する（Ｓ１９０）。ここで、前記窒化膜は、低圧化学気相蒸着（ＬＰＣＶＤ）方法を用いて約５００〜１０００Åの厚さを有するように形成する。好ましくは、前記窒化膜は、約７００Åの厚さを有するように形成する。
【００４１】
次いで、前記窒化膜をエッチバック工程でエッチングすることにより、スプリット構造を有するコントロールゲートに該当する前記ポリシリコン膜パターンの側壁に窒化物スペーサを形成する（Ｓ２００）。
【００４２】
次いで、前記スペーサが形成されたポリシリコン膜パターンをイオン注入マスクとして用いて、前記ポリシリコン膜パターンにより露出される予備ソース／ドレーン領域が形成された基板に５族不純物を注入する第３イオン注入工程を行うことにより、前記半導体基板に垂直プロファイル及びＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造を有するソース／ドレーン領域を形成する（Ｓ２１０）。この際、前記第３イオン注入工程は、約２０〜５０ｋｅＶ程度の相対的に高いエネルギー条件下で行われる。
【００４３】
前述したように、本発明に係る不揮発性半導体装置のメモリセルには、ＯＮＯ構造の誘電膜パターンがコントロールゲート下部の一部領域にのみ存在するＳＯＮＯＳまたはＭＯＮＯＳ構造のスプリットゲートが形成される。また、前記ＳＯＮＯＳまたはＭＯＮＯＳの構造を有するスプリットゲートのソース領域は、誘電膜パターンの一部をエッチングした後、従来と比較して相対的に低いイオン注入エネルギーで形成されるので、前記ゲート下部に形成されるチャンネル領域をより拡張させることができるように垂直プロファイルを有する。更に、前記スペーサを形成する工程の間、前記誘電膜パターンを分離するための別の追加的なエッチング工程が要求されないので、ドレーン領域に該当する前記半導体基板の損失を防止することができる。従って、ドレーン領域で漏洩電流が発生することを防止することができる。
【００４４】
以下、添付図面を参照して本発明の他の実施例に係る不揮発性半導体メモリ装置の製造方法を詳細に説明する。
【００４５】
図９乃至図２０は、本発明の他の実施例に係る不揮発性半導体メモリ装置のスプリット構造を有するＳＯＮＯＳメモリセルの製造方法を説明するための断面図である。
【００４６】
図９を参照すると、シリコンのような物質からなる半導体基板１００にＳＴＩ工程及びＮ−ウェル及びＰ−ウェルを形成する工程を行うことにより、半導体基板１００上に素子分離膜パターン１０１を形成し、半導体基板１００をＰ−ＭＯＳ領域、Ｎ−ＭＯＳ領域及びセル領域に区分する。
【００４７】
図１０を参照すると、半導体基板１００上に誘電膜を形成する。ここで、前記誘電膜は第１酸化膜（ｏｘｉｄｅ  ｆｉｌｍ）、窒化膜（ｎｉｔｒｉｄｅ  ｆｉｌｍ）及び第２酸化膜（ｏｘｉｄｅ  ｆｉｌｍ）が半導体基板１００上に順次積層されたＯＮＯ構造を有する。本発明の他の実施例によると、前記誘電膜は前記第１酸化膜の代わりに酸窒化膜（ｏｘｙｎｉｔｒｉｄｅ  ｆｉｌｍ）を具備することができる。
【００４８】
次いで、前記半導体基板１００のセル領域に存在する前記誘電膜上に、不揮発性半導体メモリ装置のメモリセルの電子をトラップ（ｔｒａｐ）する誘電膜パターン１１０が形成される領域を定義する第１フォトレジストパターン１３０を形成する。
【００４９】
次いで、前記第１フォトレジストパターン１３０をエッチングマスクとして用いて前記第１フォトレジストパターン１３０により露出される前記誘電膜をドライエッチング工程でエッチングすることにより、前記セル領域にのみ存在する誘電膜パターン１１０を形成する。ここで、前記誘電膜パターン１１０は、約４０Å程度の厚さを有する第１酸化膜パターン１０４ａ、約４０〜６０Å程度の厚さを有する窒化膜パターン１０６ａ、そして約５０〜１００Å程度の厚さを有する第２酸化膜パターン１０８ａを含む。
【００５０】
図１１を参照すると、アッシング及びストリップ工程を用いて前記第１フォトレジストパターンを除去した後、前記誘電膜パターン１１０により露出される半導体基板１００の表面を酸化させ、半導体基板１００上に酸化膜を成長させることにより、ロジック領域のＮ−ＭＯＳ及びＰ−ＭＯＳトランジスタのゲート酸化膜１０２を形成する。本発明の他の実施例によると、半導体基板１００上に酸窒化膜を成長させて前記Ｎ−ＭＯＳ及びＰ−ＭＯＳトランジスタのゲート酸化膜１０２を形成することもできる。
【００５１】
前記誘電膜パターン１１０及びゲート酸化膜１０２上に均一な厚さを有するポリシリコン膜１２０を形成する。この場合、ポリシリコン膜１２０は、低圧化学気相蒸着（ＬＰＣＶＤ）方法で約１５００Å程度の厚さを有するように形成される。
【００５２】
本発明の他の実施例によると、ポリシリコン膜１２０上に約７００Å程度の厚さを有する反射防止膜を形成することができる。
【００５３】
図１２を参照すると、ポリシリコン膜１２０上にＮ−ＭＯＳ領域のゲート電極１１５ａ、Ｐ−ＭＯＳ領域のゲート電極１１５ａ及びセル領域のスプリットされたコントロールゲート電極の形成領域を定義するエッチングマスク（図示せず）を形成する。
【００５４】
次いで、前記エッチングマスクにより露出されるポリシリコン膜１２０及びゲート酸化膜１０２を順次ドライエッチング工程でエッチングすることにより、前記Ｎ−ＭＯＳ領域及びＰ−ＭＯＳ領域にそれぞれゲート電極１１５ａを形成する。ここで、ゲート電極１１５ａは、それぞれ第１ポリシリコン膜パターン１２０ａ及びゲート酸化膜パターン１０２ａを含む。これと同時に、前記セル領域にスプリットされたコントロールゲート電極に該当する第２ポリシリコン膜パターン１２０ｂを形成する。この場合、第２ポリシリコン膜パターン１２０ｂは、下の誘電膜パターン１１０を露出させるスプリットされた構造を有する。従って、第２ポリシリコン膜パターン１２０ｂは、下に位置する誘電膜パターン１１０の所定部分を露出させる。
【００５５】
次に、前記エッチングマスクを除去した後、第１及び第２ポリシリコン膜パターン１２０ａ，１２０ｂの表面を酸化させることにより、第１及び第２ポリシリコン膜パターン１２０ａ，１２０ｂの表面に自然酸化膜（図示せず）を形成する。
【００５６】
図１３を参照すると、ゲート電極１１５ａ及び第２ポリシリコン膜パターン１２０ｂが形成された半導体基板１００上に誘電膜パターン１１０が位置する領域のみを露出させる第２フォトレジストパターン１４０を形成する。
【００５７】
次いで、前記セル領域の第２ポリシリコン膜パターン１２０ｂをエッチングマスクとして用いて、露出された誘電膜パターン１１０をセルフアライン（Ｓｅｌｆ−ａｌｉｇｎ）方式でエッチングする。この際、誘電膜パターン１１０ａのうち、第２酸化膜パターン１０８ａ及び窒化膜パターン１０６ａのみを除去することが好ましい。従って、誘電膜パターン１１０ａの一部である第１酸化膜パターン１０４ａは基板１００上に残留することになる。
【００５８】
前述したように、基板１００上に誘電膜パターン１１０ａを部分的に残留させることにより、後に垂直プロファイルを有する予備ソース領域１３２ａを形成するためのイオン注入工程の間、残留する誘電膜パターン１１０ａの一部が半導体基板１００の損傷を防止するバッファー膜の役割を果たす。また、誘電膜パターン１１０が部分的に基板１００上に残留するので、後に第２ポリシリコン膜パターン１２０ｂの側壁にスペーサを形成すると共に、ソース領域１３４ａ（図１８参照）に該当する基板１００を露出させるためのエッチバック工程を行う時、ドレーン領域１３２ｂに該当する基板１００の損失を効果的に防止することができる。これによって、ドレーン領域１３２ｂでの漏洩電流を抑制することができ、不揮発性半導体メモリ装置の信頼性を高めることができる。
【００５９】
以後に、第２フォトレジストパターン１４０及び第２ポリシリコン膜パターン１２０ｂをイオン注入マスクとして用いて誘電膜パターン１１０ａの一部が残留する基板１００にヒ素（Ａｓ）イオンを約３〜１５ｋｅＶ程度のエネルギーでイオン注入する第１イオン注入工程を行う。これにより、第２ポリシリコン膜パターン１２０ｂにより露出される誘電膜パターン１１０ａの一部とほぼ同一の幅を有し、プログラミング効率を高めることができる垂直プロファイルを有する予備ソース領域１３２ａが形成される。この際、第２ポリシリコンパターン１２０ｂにより露出される誘電膜パターン１１０ａの第１酸化膜パターン１０４ａは前記第１イオン注入工程を行う間に除去される。
【００６０】
図１４を参照すると、アッシング及びストリップ工程で第２フォトレジストパターン１４０を除去した後、半導体基板１００上に前記Ｎ−ＭＯＳ領域及び前記セル領域の一部に該当する半導体基板１００のみを露出させる第３フォトレジストパターン１５０を形成する。
【００６１】
次いで、前記Ｎ−ＭＯＳ領域に形成されている第３フォトレジストパターン１５０及びゲート電極１１５ａをイオン注入マスクとして用いて、半導体基板１００にリン（Ｐ）イオンを約３〜１５ｋｅＶ程度のエネルギー条件下でイオン注入する第２イオン注入工程を行うことにより、前記Ｎ−ＭＯＳ領域のゲート電極１１５ａの間の半導体基板１００上に予備ソース／ドレーン領域１３２ａ，１３２ｂを形成する。又、予備ドレーン領域１３２ｂが前記セル領域に形成される。
【００６２】
図１５を参照すると、アッシング及びストリップ工程で第３フォトレジストパターン１５０を除去した後、半導体基板１００上に前記Ｐ−ＭＯＳ領域に該当する半導体基板１００のみを露出させる第４フォトレジストパターン１６０を形成する。
【００６３】
次いで、前記Ｐ−ＭＯＳ領域に形成されているゲート電極１１５ａをイオン注入マスクとして用いて半導体基板１００にホウ素（Ｂ）イオンを約３〜１５ｋｅＶ程度のエネルギー条件下でイオン注入する第３イオン注入工程を行うことにより、前記Ｐ−ＭＯＳ領域のゲート電極１１５ｂ間の半導体基板１００上に予備ソース／ドレーン領域１３２ａ，１３２ｂを形成する。
【００６４】
図１６及び図１７を参照すると、アッシング及びストリップ工程で第４フォトレジストパターン１６０を除去した後、前記結果物が形成された基板１００上に約７００Å程度の厚さを有するスペーサ用窒化膜を形成する。この際、前記窒化膜はシリコン窒化物（ＳｉＮ）からなる。
【００６５】
次いで、前記窒化膜をエッチバック工程でエッチングして、前記Ｐ−ＭＯＳ領域及びＮ−ＭＯＳ領域のゲート電極１１５ａの側壁にそれぞれスペーサ１３５を形成する。これと同時に、前記セル領域に存在するスプリット第２ポリシリコン膜パターン１２０ｂの側壁にもスペーサ１３５を形成する。
【００６６】
本発明の他の実施例によると、スペーサ１３５を形成するためのエッチバック工程を行う時、半導体基板１００の損傷を防止するために、前記窒化膜を形成する前に約１００Å程度の厚さを有するバッファー用酸化膜が形成される。
【００６７】
図１８を参照すると、半導体基板１００上に前記Ｐ−ＭＯＳ領域に該当する半導体基板１００のみをカバーする第５フォトレジストパターン１７０を形成する。
【００６８】
次いで、前記Ｎ−ＭＯＳ領域及びセル領域に位置するスペーサ１３５を含むゲート電極１１５ａをイオン注入マスクとして用いて、予備ソース／ドレーン領域１３２ａ，１３２ｂが形成された基板１００にヒ素（ＡＳ）イオンを約２０〜５０ｋｅＶ程度のエネルギー条件下でイオン注入する第５イオン注入工程を行う。これにより、半導体基板１００上に垂直プロファイル及びＬＤＤ構造を有するソース／ドレーン領域１３４ａ，１３４ｂが形成される。
【００６９】
図１９及び図２０を参照すると、アッシング及びストリップ工程で第５フォトレジストパターン１７０を除去した後、半導体基板１００上に前記Ｎ−ＭＯＳ領域及びセル領域に該当する半導体基板１００のみをカバーする第６フォトレジストパターン１８０を形成する。
【００７０】
次いで、前記Ｐ−ＭＯＳ領域に位置するスペーサ１３５を含むゲート電極１１５ａをイオン注入マスクとして用いて、予備ソース／ドレーン領域１３２ａ，１３２ｂが形成された半導体基板１００にホウ素（Ｂ）イオンを約２０〜５０ｋｅＶ程度のエネルギー条件下でイオン注入する第６イオン注入工程を行って、高濃度のソース／ドレーン領域１３４ａ，１３４ｂを形成する。従って、前記Ｐ−ＭＯＳ領域に垂直プロファイル及びＬＤＤ構造を有するソース／ドレーン領域１３４ａ，１３４ｂが形成される。
【産業上の利用可能性】
【００７１】
前述したように本発明によると、ポリシリコン膜パターンにより露出される誘電膜パターンの一部をエッチングした後、残留する誘電膜パターンをバッファー膜として用いてイオン注入工程を行うことにより、半導体基板に不揮発性半導体メモリ装置のプログラミング効率を向上させることができるプロファイルを有するソース領域を形成することができる。
【００７２】
又、スペーサを形成する工程の時、前記誘電膜パターンを分離するための追加的なエッチング工程を行わなくても良いので、ドレーン領域に該当する基板の損失を防止することができ、前記ドレーン領域での漏洩電流を防止することができる。これにより、不揮発性半導体メモリ装置の信頼性を向上させることができる。
【００７３】
以上、本発明の実施例によって詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離れることなく、本発明を修正または変更できる。
【図面の簡単な説明】
【００７４】
【図１】従来の不揮発性半導体メモリ装置のＳＯＮＯＳメモリセル構造を示した断面図である。
【図２】従来の不揮発性半導体メモリ装置のスプリット構造を有するＳＯＮＯＳメモリセルを示した工程断面図である。
【図３】従来の不揮発性半導体メモリ装置のスプリット構造を有するＳＯＮＯＳメモリセルを示した工程断面図である。
【図４】従来の不揮発性半導体メモリ装置のスプリット構造を有するＳＯＮＯＳメモリセルを示した工程断面図である。
【図５】従来の不揮発性半導体メモリ装置のスプリット構造を有するＳＯＮＯＳメモリセルを示した工程断面図である。
【図６】従来の不揮発性半導体メモリ装置のスプリット構造を有するＳＯＮＯＳメモリセルを示した工程断面図である。
【図７】従来の不揮発性半導体メモリ装置のスプリット構造を有するＳＯＮＯＳメモリセルを示した工程断面図である。
【図８】本発明の一実施例に係る不揮発性半導体メモリ装置のスプリット構造を有するＳＯＮＯＳメモリセルの製造方法を説明するための工程順序図である。
【図９】本発明の他の実施例に係る不揮発性半導体メモリ装置のスプリット構造を有するＳＯＮＯＳメモリセルの製造方法を説明するための断面図である。
【図１０】本発明の他の実施例に係る不揮発性半導体メモリ装置のスプリット構造を有するＳＯＮＯＳメモリセルの製造方法を説明するための断面図である。
【図１１】本発明の他の実施例に係る不揮発性半導体メモリ装置のスプリット構造を有するＳＯＮＯＳメモリセルの製造方法を説明するための断面図である。
【図１２】本発明の他の実施例に係る不揮発性半導体メモリ装置のスプリット構造を有するＳＯＮＯＳメモリセルの製造方法を説明するための断面図である。
【図１３】本発明の他の実施例に係る不揮発性半導体メモリ装置のスプリット構造を有するＳＯＮＯＳメモリセルの製造方法を説明するための断面図である。
【図１４】本発明の他の実施例に係る不揮発性半導体メモリ装置のスプリット構造を有するＳＯＮＯＳメモリセルの製造方法を説明するための断面図である。
【図１５】本発明の他の実施例に係る不揮発性半導体メモリ装置のスプリット構造を有するＳＯＮＯＳメモリセルの製造方法を説明するための断面図である。
【図１６】本発明の他の実施例に係る不揮発性半導体メモリ装置のスプリット構造を有するＳＯＮＯＳメモリセルの製造方法を説明するための断面図である。
【図１７】本発明の他の実施例に係る不揮発性半導体メモリ装置のスプリット構造を有するＳＯＮＯＳメモリセルの製造方法を説明するための断面図である。
【図１８】本発明の他の実施例に係る不揮発性半導体メモリ装置のスプリット構造を有するＳＯＮＯＳメモリセルの製造方法を説明するための断面図である。
【図１９】本発明の他の実施例に係る不揮発性半導体メモリ装置のスプリット構造を有するＳＯＮＯＳメモリセルの製造方法を説明するための断面図である。
【図２０】本発明の他の実施例に係る不揮発性半導体メモリ装置のスプリット構造を有するＳＯＮＯＳメモリセルの製造方法を説明するための断面図である。
【符号の説明】
【００７５】
１００…半導体基板
１０１…素子分離膜パターン
１０２…ゲート酸化膜
１０４ａ…第１酸化膜パターン
１０６ａ…窒化膜パターン
１０８ａ…第１酸化膜パターン
１１０，１１０ａ…誘電膜パターン
１１５ａ…ゲート電極
１２０…ポリシリコン膜
１２０ａ…第１ポリシリコン膜パターン
１２０ｂ…第２ポリシリコン膜パターン
１３２ａ…予備ソース領域
１３２ｂ…予備ドレーン領域
１３４ａ…ソース領域
１３４ｂ…ドレーン領域
１３５…スペーサ
１４０…第２フォトレジストパターン
１５０…第３フォトレジストパターン
１６０…第４フォトレジストパターン
１７０…第５フォトレジストパターン
１８０…第６フォトレジストパターン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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