(57)【要約】【課題】開発ラインで新規に開発されたプロセスを工場に移管する際の作業上の負荷を低減させることが可能な半導体デバイスの製造方法および半導体プロセス処理装置を提供すること。【解決手段】特定のプロセス処理装置を用いてウエハ状の半導体基板の主面側に２次元状に配列された複数のデバイスを形成するためのプロセス処理を施す（ステップＳ１）。前記プロセス処理により形成された各デバイスに対応する所定部位の構造を該半導体基板の面内における位置の関数として評価する（ステップＳ２）。この後、残りのプロセス処理を施す（ステップＳ３）。前記所定部位に対応する領域に形成されたデバイスの電気特性を評価する（ステップＳ４）。そして、前記電気特性が所定の条件を満足するデバイスを特定し、該デバイスに対応する前記評価の結果を取得し、これを量産時のプロセス処理に反映させる。【選択図】      図１
2004158693.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）特定のプロセス処理装置を用いてウエハ状の半導体基板に２次元状に配列された複数のデバイスを形成するためのプロセス処理を施す第１のステップと、
（ｂ）前記プロセス処理により前記半導体基板に形成された各デバイスに対応する所定部位の構造を該半導体基板の面内における位置の関数として評価する第２のステップと、
（ｃ）前記所定部位に対応する前記半導体基板の領域に形成されたデバイスの電気特性を評価する第３のステップと、
（ｄ）前記半導体基板に２次元状に形成された複数のデバイスのうち、前記電気特性が所定の条件を満足するデバイスを特定し、該デバイスに対応する前記所定部位の構造に関する評価の結果を取得する第４のステップと、
（ｅ）前記所定の条件を満足するデバイスの前記所定部位の構造に関する評価の結果を量産時のプロセス処理に反映させる第５のステップと、
を含むことを特徴とする半導体デバイス製造方法。
【請求項２】
前記第２のステップでは、前記所定部位に電子ビームを照射して前記半導体基板に発生する第１基板電流を測定することにより前記所定部位の構造を評価し、
前記第５のステップでは、量産時に使用される半導体基板の前記所定部位に前記電子ビームを照射して該半導体基板に発生する第２基板電流を測定し、前記第１の基板電流を前記第２基板電流の目標値として、前記量産時のプロセス処理に関する条件を調整することを特徴とする請求項１に記載の半導体デバイス製造方法。
【請求項３】
前記第５のステップでは、前記量産時に使用される半導体基板の所定部位が、同一の半導体基板に形成される設計上同一構造を有する部位であり、前記第２の基板電流が前記第１の基板電流に等しくなるように前記量産時のプロセス処理に関する条件を調整することを特徴とする請求項２に記載の半導体デバイス製造方法。
【請求項４】
前記第５のステップでは、前記量産時に使用される半導体基板の所定部位が、お互いに別の半導体基板に形成される設計上同一構造を有する部位であり、前記第２の基板電流が前記第１の基板電流に等しくなるように前記量産時のプロセス処理に関する条件を調整することを特徴とする請求項２に記載の半導体デバイス製造方法。
【請求項５】
前記第４のステップでは、前記所定の条件を満足するデバイスとして、開発時に最も優れた特性を示したデバイスを選択することを特徴とする請求項１ないし４の何れか１項に記載の半導体デバイス製造方法。
【請求項６】
前記第１ないし第４のステップに代えて、プロセス処理が理想的に行われたときに得られると想定される構造を用いてシミュレーションを行うことにより、前記電気特性が所定の条件を満足するデバイスに対応する前記所定部位の構造に関する評価の結果を取得するステップを有することを特徴とする請求項１ないし４の何れか１項に記載の半導体デバイス製造方法。
【請求項７】
前記所定部位の構造が、前記半導体基板に形成された１または２以上のテストエレメント内の構造であることを特徴とする請求項１ないし６の何れか１項に記載の半導体デバイス製造方法。
【請求項８】
ウエハを支持するための支持台を有し、前記支持台に支持されたウエハに対して所定のプロセス処理を施すように構成された半導体プロセス処理装置において、
前記支持台の表面または内部に二次元または３次元状に設けられ、互いに独立に温度調節可能な熱源となる複数個の領域と、
半導体デバイスの構造を評価するために用いられる所定の評価指標の面内分布特性に基づき前記複数個の領域の各温度を制御する温度制御手段と、
を備えたことを特徴とする半導体プロセス処理装置。
【請求項９】
前記複数個の領域が、前記支持台の外周側に配置されたリング体上にも設けられたことを特徴とする請求項８に記載の半導体プロセス処理装置。
【請求項１０】
前記温度制御手段が、前記複数個の領域に対応づけて前記支持台の内部に形成された複数のガス通路を有し、該ガス通路のガス流量を制御することにより、前記複数個の領域の各温度を制御することを特徴とする請求項８に記載の半導体プロセス処理装置。
【請求項１１】
前記温度制御手段が、前記複数個の領域にそれぞれ配置された複数個の電熱変換素子を有し、該複数個の電熱変換素子に対する通電量を制御することにより、前記複数個の領域の各温度を制御することを特徴とする請求項８に記載の半導体プロセス処理装置。
【請求項１２】
前記温度制御手段が、
前記複数個の領域にそれぞれ配置された複数個の電熱変換素子と、
前記複数個の電熱変換素子の下層側に配置されたガス通路と、
前記複数個の電熱変換素子に対する通電量を制御することにより前記複数個の領域の温度を個別的に制御する第１の温度制御手段と、
前記ガス通路のガス流量をそれぞれ制御することにより前記複数個の領域の温度を全体的に制御する第２の温度制御手段と、
を備えたことを特徴とする請求項８に記載の半導体プロセス処理装置。
【請求項１３】
前記量産時のプロセス処理を前記半導体基板に施すための装置として請求項８ないし１２の何れかに記載された半導体プロセス処理装置を用い、該半導体プロセス処理装置により前記半導体基板の処理温度の管理を行うことを特徴とする請求項１ないし７の何れかに記載された半導体デバイス製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体デバイス製造方法と、この半導体デバイス製造方法の実施に使用する半導体プロセス処理装置に関し、特に新規に開発されたプロセスを量産工場に移管するための技術に関する。
【０００２】
【従来の技術】
半導体デバイスは、８インチ径あるいは１２インチ径のシリコンウエハの表面に多くの化学物理反応プロセスを経て製造される。各プロセスでの反応条件（プロセス条件）はレシピと呼ばれるプロセス条件設定ファイルにより指定される。開発ラインで新規なプロセスが開発されると、そのレシピが量産工場側に移管され、各プロセス条件が量産ラインの装置に設定される。
【０００３】
量産工場では、同じ特性を有する半導体デバイスを大量に製造するために、同一の装置ベンダーから複数台のプロセス処理装置を購入し、各装置に同一のレシピを指定してプロセスを並列的に実行させる。このような方法はコピーイグザクトリーと呼ばれ、工場で量産展開をスムーズに行うための手法として一般に利用されている。
【０００４】
図１８は、新規に開発されたプロセスを量産工場に移管する従来方法を説明するための図である。同図において、単位プロセス１５１，１５２，１５３は、例えば酸化膜形成工程、ホール形成工程、配線形成工程などの前処理である。ただし、これらの工程は実際の製造工程の一部を例示したものにすぎない。また、プロセス条件１５１Ｊ，１５２Ｊ，１５３Ｊは単位プロセス１５１，１５２，１５３にそれぞれ適用された処理条件である。電気テスト１５４は、後処理に相当する工程であり、ウエハに形成された半導体デバイスの電気的特性を評価する工程である。
【０００５】
図１８を参照しながら、新規なプロセスの開発から量産工場への移管までの流れを説明する。プロセスの開発は、単位プロセス１５１，１５２，１５３の開発から行われる。これら単位プロセスは、例えば酸化膜形成工程、ホール形成工程、配線形成工程であり、開発が個別に進められる。この開発段階では、プロセス条件をいろいろと変えて試行錯誤を繰り返しながらプロセス処理を行い、ウエハ上のいくつかの代表的な部位を顕微鏡で観察するなどして結果を評価する。そして、所望の構造が得られたときのものをプロセス条件１５１Ｊ，１５２Ｊ，１５３Ｊとして採用し、各単位プロセスの開発を終了する。
【０００６】
続いて、個別に開発された単位プロセス１５１，１５２，１５３を連結することにより、上述のプロセス条件１５１Ｊ，１５２Ｊ，１５３Ｊを用いて一貫した全体プロセス処理をウエハに施し、電気テスト１５４の対象となり得る半導体デバイスをウエハ上に形成する。そして、全プロセス処理が実施されたウエハを用いて電気テスト１５４を実施し、このウエハに形成された半導体デバイスの電気特性を評価する。
【０００７】
ここで、電気テスト１５４において所望の電気特性を満たす半導体デバイスが得られなかった場合は、各単位プロセスのプロセス条件１５１Ｊ，１５２Ｊ，１５３Ｊやマスクを変更するなどの対策を講じ、所望の電気特性が得られるまで全体プロセス処理を繰り返し実施する。そして、半導体デバイスのいくつかが所望の電気特性を満たしたとき、そのときに使用したレシピが開発段階での最終的なレシピとして採用され、開発ラインでのプロセス開発が終了する。
【０００８】
続いて、開発されたプロセスを量産工場に移管する。開発されたプロセスの移管は、このプロセスのレシピを移管することにより行われる。量産工場にプロセスが移管された初期状態では、図１９に示すように、同一の工程に使用される各装置には同一のプロセス条件が指定される。この例では、上述の図１９に示した単位プロセス１５１に相当するプロセスを実施するための装置１６ａ，１６ｅ，１６ｉにプロセス条件１５１Ｊが指定される。
【０００９】
同様に、単位プロセス１５２に相当するプロセスを実施するための装置１６ｂ，１６ｆ，１６ｊにはプロセス条件１５２Ｊが指定され、単位プロセス１５３に相当するプロセスを実施するための装置１６ｃ，１６ｇ，１６ｋにはプロセス条件１５３Ｊが指定される。
量産工場では、移管されたレシピを利用して試行錯誤しながら製品の試作を行い、その電気テストの結果を評価することにより、各製造装置のプロセス条件を個々に最適化する。これにより、量産ラインの装置に合った量産用のレシピが作製され、量産工場での製造に使用される。
【００１０】
【特許文献１】
特開平１０−１８９５３８号公報
【特許文献２】
特開平９−２６６３９３号公報
【００１１】
【発明が解決しようとする課題】
ところで、所望の半導体デバイスを歩留まり良く製造するためには、各プロセス処理において、同一の化学反応をウエハ全面にわたって均一に生じさせる必要がある。しかしながら、実際には、開発ラインから移管されたレシピを量産ラインの製造装置に指定してプロセスを実施しても、製造装置Ｘ１，Ｘ２，Ｘ３間の機差により、図２０に示すように装置ごとに電気特性の面内分布が異なったものになる。
【００１２】
また、図２１、図２２に示すように、同一の製造装置Ｘ１であっても、チャンバーＸ１Ａ，Ｘ１Ｂ間で面内分布に差を生じ、ウエハ全面で均一かつ同じ化学反応を実現できないのが実情である。なお、図２１は同一装置の異なるチャンバを使用した場合のウエハの面内分布を示し、図２２は上述の図２１に示す分布に対応した電気特性の測定値と累積チップ数との関係を示している。
【００１３】
そこで、量産工場では必要に応じていわゆる「号機指定」が行われ、電気特性を厳格に管理する必要のある特定の半導体デバイスを生産する場合には、使用する製造装置をわざわざ指定する場合がある。しかし、このような「号機指定」によれば、生産性を向上させるために製造装置を複数台購入しているにもかかわらず、そのうちの１部の装置しか使えないので、結果的に生産効率が著しく低下する。仮に、「号機指定」によらず、強引に他の製造装置を転用すると、同じレシピで良品が製造できる保障がなくなる。従って、本来良品が製造できる条件であるにも関わらず不良品が生産される事態を招き、無駄が生じる。
【００１４】
また、エッチング装置など製造装置は、図２３および図２４に示すように、使用時間の経過に伴って製造装置の性能が経時変化するため、同一のレシピを用いても同一プロセスによる処理結果を維持できなくなり、新規に開発されたプロセスによる電気特性を再現することが困難になる。そのため、新規に開発されたプロセスを必要とする工場では、開発ラインで得られたプロセスのレシピとは別に再度工場の量産設備を利用することにより、その都度、量産プロセス条件を出し直すことが一般的に行われている。
さらに、ウエハの面内分布の不均一性は、プロセス処理におけるウエハ面内の温度分布に起因する場合もある。
【００１５】
本発明は、上記事情に鑑みてなされたものであって、開発ラインで新規に開発されたプロセスを工場に移管する際の作業上の負荷を低減させることが可能な半導体デバイスの製造方法と、温度分布に起因する面内分布の不均一性を改善することが可能な半導体プロセス処理装置を提供することを目的とする。
【００１６】
【課題を解決するための手段】
上記課題を解決するため、この発明は以下の構成を有する。
請求項１に記載の発明に係る半導体デバイス製造方法は、（ａ）特定のプロセス処理装置を用いてウエハ状の半導体基板に２次元状に配列された複数のデバイスを形成するためのプロセス処理を施す第１のステップと、（ｂ）前記プロセス処理により前記半導体基板に形成された各デバイスに対応する所定部位の構造を該半導体基板の面内における位置の関数として評価する第２のステップと、（ｃ）前記所定部位に対応する前記半導体基板の領域に形成されたデバイスの電気特性を評価する第３のステップと、（ｄ）前記半導体基板に２次元状に形成された複数のデバイスのうち、前記電気特性が所定の条件を満足するデバイスを特定し、該デバイスに対応する前記所定部位の構造に関する評価の結果を取得する第４のステップと、（ｅ）前記所定の条件を満足するデバイスの前記所定部位の構造に関する評価の結果を量産時のプロセス処理に反映させる第５のステップと、を含む。
【００１７】
請求項２に記載の発明は、請求項１に記載の半導体デバイス製造方法において、前記第２のステップでは、前記所定部位に電子ビームを照射して前記半導体基板に発生する第１基板電流を測定することにより前記所定部位の構造を評価し、前記第５のステップでは、量産時に使用される半導体基板の前記所定部位に前記電子ビームを照射して該半導体基板に発生する第２基板電流を測定し、前記第１の基板電流を前記第２基板電流の目標値として、前記量産時のプロセス処理に関する条件を調整することを特徴とする。
【００１８】
請求項３に記載の発明は、請求項２に記載の半導体デバイス製造方法において、前記第５のステップでは、前記量産時に使用される半導体基板の所定部位が、同一の半導体基板に形成される設計上同一構造を有する部位であり、前記第２の基板電流が前記第１の基板電流に等しくなるように前記量産時のプロセス処理に関する条件を調整することを特徴とする。
請求項４に記載の発明は、請求項２に記載の半導体デバイス製造方法において、前記第５のステップでは、前記量産時に使用される半導体基板の所定部位が、お互いに別の半導体基板に形成される設計上同一構造を有する部位であり、前記第２の基板電流が前記第１の基板電流に等しくなるように前記量産時のプロセス処理に関する条件を調整することを特徴とする。
【００１９】
請求項５に記載の発明は、請求項１ないし４の何れか１項に記載の半導体デバイス製造方法において、前記第４のステップでは、前記所定の条件を満足するデバイスとして、開発時に最も優れた特性を示したデバイスを用いることを特徴とする。
請求項６に記載の発明は、請求項１ないし４の何れか１項に記載の半導体デバイス製造方法において、前記第１ないし第４のステップに代えて、プロセス処理が理想的に行われたときに得られると想定される構造を用いてシミュレーションを行うことにより、前記電気特性が所定の条件を満足するデバイスに対応する前記所定部位の構造に関する評価の結果を取得するステップを有することを特徴とする。
請求項７に記載の発明は、請求項１ないし６の何れか１項に記載の半導体デバイス製造方法において、前記所定部位の構造が、前記半導体基板に形成された１または２以上のテストエレメント内の構造であることを特徴とする。
【００２０】
請求項８に記載の発明は、ウエハを支持するための支持台を有し、前記支持台に支持されたウエハに対して所定のプロセス処理を施すように構成された半導体プロセス処理装置において、前記支持台の表面または内部に二次元または３次元状に設けられ、互いに独立に温度調節可能な熱源となる複数個の領域と、半導体デバイスの構造を評価するために用いられる所定の評価指標の面内分布特性に基づき前記複数個の領域の各温度を制御する温度制御手段と、を備えたことを特徴とする。
請求項９に記載の発明は、請求項８に記載の半導体プロセス処理装置において、前記複数個の領域が、前記支持台の外周側に配置されたリング体上にも設けられたことを特徴とする。
請求項１０に記載された発明は、請求項８に記載の半導体プロセス処理装置において、前記温度制御手段が、前記複数個の領域に対応づけて前記支持台の内部に形成された複数のガス通路を有し、該ガス通路のガス流量を制御することにより、前記複数個の領域の各温度を制御することを特徴とする。
【００２１】
請求項１１に記載の発明は、請求項８に記載の半導体プロセス処理装置において、前記温度制御手段が、前記複数個の領域にそれぞれ配置された複数個の電熱変換素子を有し、該複数個の電熱変換素子に対する通電量を制御することにより、前記複数個の領域の各温度を制御することを特徴とする。
請求項１２に記載の発明は、請求項８に記載の半導体プロセス処理装置において、前記温度制御手段が、前記複数個の領域にそれぞれ配置された複数個の電熱変換素子と、前記複数個の電熱変換素子の下層側に配置されたガス通路と、前記複数個の電熱変換素子に対する通電量を制御することにより前記複数個の領域の温度を個別的に制御する第１の温度制御手段と、前記ガス通路のガス流量をそれぞれ制御することにより前記複数個の領域の温度を全体的に制御する第２の温度制御手段と、を備えたことを特徴とする。
請求項１３に記載の発明は、請求項１ないし７の何れかに記載された半導体デバイス製造方法において、前記量産時のプロセス処理を前記半導体基板に施すための装置として請求項８ないし１２の何れかに記載された半導体プロセス処理装置を用い、該半導体プロセス処理装置により前記半導体基板の処理温度の管理を行うことを特徴とする。
【００２２】
【発明の実施の形態】
次に、本発明の実施の形態について図面を参照して詳細に説明する。
（第１の実施形態）
本実施形態では、特開２００２−８３８４９号公報に記載された半導体デバイス検査装置を用いて基板電流を測定することにより、新プロセスの開発ラインにて試作されたデバイス構造を評価し、この評価で得られたチャンピオンデバイス、即ち最も良好な特性を示すデバイスを使ってインライン管理の目標値を設定することで、新規に開発されたプロセスを最適化し、量産当初から高い歩留まりを得る方法を開示している。
【００２３】
図１は、本発明の第１の実施形態に係る半導体デバイス製造方法を示し、同図（ａ）は開発ラインでの製造工程を示し、同図（ｂ）は開発ラインでのホール形成工程でのウエハの外観を示し、同図（ｃ）は開発ラインでの配線形成工程でのウエハの外観を示している。
図１（ａ）に示すフローに沿って製造手順を説明する。まず、製品となるべきデバイスチップを作るためのフォトリソ用マスクとプロセス（図示なし）を用いて、新規に開発するプロセス（最適化がなされる前のプロセス）に対しＮ個（Ｎは自然数）のプロセス水準を設け、開発用の特定の製造装置（図示なし）を用いて各水準の条件でプロセス処理をウエハ５に施す（ステップＳ１）。
【００２４】
本実施形態では、上述のステップＳ１でのプロセス処理がなされた段階では、図１（ｂ）に示すように、ウエハ５の主面にはデバイスチップ５Ａがマトリックス状に配列されて形成され、各デバイスチップ５Ａには、配線層間を電気的に接続するためのホールが形成されるものとする。ただし、特に説明しないが、実際にはホール形成工程の前には、トランジスタのソース・ドレインやゲートなどを形成するための各種のプロセス処理が行われる。また、この例では、ホール形成工程のプロセス処理に水準を設けているが、これに限らず、完成したデバイスの電気特性の面内不均一性に顕著な影響を与える工程であればよく、水準を設けるべきプロセス処理については適切に選択すればよい。
【００２５】
ついで、上述の公知技術に係る半導体デバイス検査装置を用いて、ホール形成工程後のウエハ５上のデバイスチップ５Ａごとに電子ビームを照射し、その際に半導体基板に流れる基板電流値を測定する（ステップＳ２）。このとき、電子ビームは、パターンレイアウトの設計上、同一構造をもつ各チップの内部あるいはスクライブライン上の特定の位置（所定部位）に対して照射され、この電子ビームの照射位置に関する情報と共に基板電流値が測定され記憶される。
【００２６】
上述の基板電流値からは、電子ビームの照射を受けた領域に発生する基板電流の平均値のほか、この基板電流の波形、または数ｎｍに細く絞った電子ビームを照射した際の基板電流から画像情報等が得られる。これら基板電流の平均値や画像情報等は、上記の特定位置でのデバイス構造の出来映えを表す。従って、上述の基板電流値をウエハ面内のチップの位置の関数として測定することにより、各プロセス状態の面内分布が得られる。
【００２７】
上述の一連の基板電流値の測定を行なった後、ウエハ５はプロセス処理に戻され、その後の全てのプロセス処理が同ウエハに対し施されて、デバイスチップ５Ａの試作が完了する（ステップＳ３）。この場合も、必要に応じてプロセス処理にＭ個（Ｍは自然数）の水準を設けてもよい。完成したデバイスチップ５Ａに対しては、電気テストが実施される（ステップＳ４）。この電気テストとしては、図２に示すように、簡単な通電テストやファンクションテストあるいはトランジスタ特性のテストなど、種々の電気的特性試験が実施され、完成したデバイスチップの出来栄えが電気的に評価される。
【００２８】
ここで、図２（ａ）は、ウエハ５に形成されたデバイスチップ５Ａの配列と各デバイスチップに付されたチップ番号（１〜５６）との対応関係を示し、図２（ｂ）は、基板電流の測定値とチップ番号との対応関係を示す。この例では、電気テストで良好な特性が得られた３０番と３６番のデバイスチップについて測定された基板電流が同じ値Ａを示している。このことから、逆に基板電流から良品を把握できることが分かる。即ち、基板電流値と電気テストの結果は密接な相関を有しており、基板電流からプロセスの出来映えを評価することができる。
【００２９】
一般に、新規なプロセスの開発段階では、プロセス条件（レシピ）の最適化がなされていないので、このプロセス条件を適用して試作された多くのウエハのうち、評価に耐え得るものはごく少数のウエハに限られ、しかもそのウエハの中の出来映えの良い少数のデバイスのみが電気テストにパスする。そして、この電気テストにパスしたデバイスのうち、最も良好な特性を示すデバイス（チャンピオンデバイス）の位置を表す番号（例えば図２の３０，３６番）が記録装置（図示なし）に記録される。
【００３０】
ここで、半導体プロセスの最小加工単位はウエハであるから、同一のウエハ内のデバイスであれば同じプロセス処理を受けている。にもかかわらず、上述のように１枚のウエハから少数の良品しか取得できない理由は、実際のプロセス条件がウエハ面内で不均一となっているからである。即ち、一般には、プロセス処理装置に指定されるレシピ（プロセス条件）は、１つの反応容器の中で生じる全体的な反応を制御するためのパラメータが記述されており、局所的な反応を制御するための情報を持たない。このため、局所的にはプロセス条件は管理されておらず、プロセス状態が面内で不均一となっている。
【００３１】
従って、面内不均一性を改善し、良品として得られたデバイスを再現性良く作るためには、良品のデバイスが実際に受けた局所的なプロセス状態を特定し、且つ、このプロセス状態を与えるプロセス条件をウエハ全面にわたって再現できれば良い。そこで、本実施形態では、最終的に出来上がった良品のデバイスチップに対する実際のプロセス条件を特定するために、上述のように、ホール形成工程などの中間的なプロセス処理の結果をウエハ面内の位置の関数として測定しておくことにより、チャンピオンデバイスが取得された位置でのデバイス構造に関する測定値Ａ（ベストスコアー）を取得し、この測定値Ａを用いて良好なプロセス状態をより詳細に定義する。即ち、従来、プロセス条件は、同一プロセスにおける全ての処理装置に対し共通のレシピとして指定されていたが、本実施形態では、レシピと上述の測定値Ａとによりプロセス条件を表現する。
【００３２】
量産時には、開発時のチャンピオンテストエレメントの特定位置のデバイス構造に関する評価結果を反映させ、開発で得られたレシピで指定されるプロセス条件を初期条件としてプロセス処理を行う。そして、プロセス処理後の特定位置でのデバイス構造の測定値がウエハ全体で測定値Ａになるように、初期条件として指定されたレシピを修正する。これにより、チャンピオンデバイスが形成された特定位置での局所的なプロセス条件と同じ条件が１枚のウエハ全面にわたって均一に再現され、ウエハ上にチャンピオンデパイスに相当する良好な特性を有するデバイスを概ね均一に形成することができる。
【００３３】
（第２の実施形態）
図３は、本発明の第２の実施形態に係る半導体デバイス製造方法による製造手順を示している。
本実施形態では、テストエレメントにおけるチャンピオンデバイス、即ち、一番良い特性を有するテストエレメントが得られたときのプロセス状態を与えるプロセス条件をウエハ全体にわたって再現することで、新規に開発されたプロセスを容易に量産に適用し、量産当初から高い歩留まりを得る方法を開示している。本実施形態は、上述の第１の実施形態において、デバイスチップに代えてテストエレメントを採用して出来映えを評価するものに相当し、その他は第１の実施形態と同様である。
【００３４】
図３は、本発明の第２の実施形態に係る半導体デバイス製造方法を示し、同図（ａ）は開発ラインでの製造工程を示し、同図（ｂ）は開発ラインでのホール形成工程でのウエハの外観を示し、同図（ｃ）は開発ラインでの配線形成工程でのウエハの外観を示している。
図３（ａ）に示すフローに沿って製造手順を概略的に説明する。まず、テストエレメントを作るためのフォトリソ用マスクとプロセス（図示なし）を用いて、新規に開発するプロセスに対しＮ個のプロセス水準を設け、開発用の特定の製造装置（図示なし）を用いて各水準の条件でプロセス処理をウエハ３５に施す（ステップＳ３１）。
【００３５】
これにより、図３（ｂ）に示すように、ウエハ３５の主面にはテストエレメントチップ３５Ａがマトリックス状に配列されて形成され、各テストエレメントチップ３５Ａには、配線層間を電気的に接続するためのホールが形成される。ただし、実際にはホール形成工程の前には各種のプロセス処理が行われる。また、ホール形成工程のプロセス処理に水準を設けているが、これに限らない。
【００３６】
ついで、上述の公知技術に係る半導体デバイス検査装置を用いて、ホール形成工程後のウエハ３５上のテストエレメントチップ３５Ａごとに電子ビームを照射し、その際に半導体基板に流れる基板電流値を測定する（ステップＳ３２）。このとき、電子ビームは、パターンレイアウトの設計上、同一構造をもつ各チップの内部あるいはスクライブライン上の特定の位置（所定部位）に対して照射され、この電子ビームの照射位置に関する情報と共に基板電流値が測定され記憶される。この基板電流値から、上述の第１の実施形態と同様に、各プロセス状態の面内分布が得られる。
【００３７】
上述の一連の基板電流値の測定を行なった後、ウエハ３５はプロセス処理に戻され、テストエレメントチップ３５Ａの試作が完了する（ステップＳ３３）。この場合も、必要に応じてプロセス処理にＭ個（Ｍは自然数）の水準を設けてもよい。完成したテストエレメントチップ３５Ａに対しては、電気テストが実施される（ステップＳ３４）。この電気テストとしては、図４に示すように、簡単な通電テストやファンクションテストあるいはトランジスタ特性のテストなど、種々の電気的特性試験が実施され、完成したデバイスチップの出来栄えが電気的に評価される。
【００３８】
ここで、図４（ａ）は、ウエハ３５に形成されたテストエレメントチップ３５Ａの配列と各テストエレメントチップに付されたチップ番号（１〜５６）との対応関係を示し、図４（ｂ）は、基板電流の測定値とチップ番号との対応関係を示す。この例では、電気テストで良好な特性が得られた１３番と１６番のテストエレメントチップについて測定された基板電流が同じ値Ａを示している。このことから、基板電流値と電気テストの結果は密接な相関を有しており、基板電流からプロセスの出来映えを評価することができる。
続いて、電気テストにパスしたテストエレメントのうち、最も良好な特性を示すテストエレメント（チャンピオンテストエレメント）の位置を表す番号（例えば図３の１３，１６番）が記録装置（図示なし）に記録される。
【００３９】
ここで、プロセス状態が面内で不均一となっていると、１枚のウエハから少数の良品しか取得できない。そこで、上述の第１の実施形態と同様に、良品のテストエレメントが実際に受けた局所的なプロセス状態を特定し、且つ、このプロセス状態を与えるプロセス条件をウエハ全面にわたって再現する。そのため、上述のように、ホール形成工程などの中間的なプロセス処理の結果をウエハ面内の位置の関数として測定しておくことにより、チャンピオンテストエレメントが取得された位置でのデバイス構造に関する測定値Ａ（ベストスコアー）を取得し、この測定値Ａを用いて良好なプロセス状態をより詳細に定義する。即ち、レシピと上述の測定値Ａとによりプロセス条件を表現する。
【００４０】
量産時には、開発時のチャンピオンテストエレメントの特定位置のデバイス構造に関する評価結果を反映させ、開発で得られたレシピで指定されるプロセス条件を初期条件としてプロセス処理を行う。そして、プロセス処理後の特定位置でのデバイス構造の測定値がウエハ全体で測定値Ａになるように、初期条件として指定されたレシピを修正する。これにより、チャンピオンテストエレメントが形成された特定位置での局所的なプロセス条件と同じ条件が１枚のウエハ全面にわたって均一に再現され、ウエハ上にチャンピオンテストエレメントに相当する良好な特性を有するテストエレメントを概ね均一に形成することができる。このようにテストエレメントを用いてレシピが最適化されれば、製品に適用しても、同様の結果が得られ、量産当初から生産性を改善することができる。
【００４１】
図５は、上述の第１および第２の実施形態で得られるレシピの一例を示している。このレシピは、従来と同様のプロセス条件を定める項目（プロセスレシピ）のほかに、上述の半導体デバイス検査装置による測定データが記載された項目（インライン測定データ）を含み、これら両方の項目の情報を利用してプロセス状態を確定する。各項目の値は、１箇所あるいは１条件とは限らず、必要に応じて種々のパターンについて、あるいは種々の測定条件での値が同時に利用される。
【００４２】
（第３の実施形態）
上述の第１および第２の実施形態では、測定値Ａを開発ラインでの試作により取得したが、本実施形態では、量産展開するときの上述の基準値Ａをシミュレーションを用いて求める方法を開示している。電子ビームが物質に衝突した際にどのように散乱するかは、公知のモンテカルロシミュレーション等を用いて計算できる。この計算は玉突きのポールがどのように動くかを力学的に計算する方法と同様で、散乱原子、電子、入射エネルギー、散乱停止エネルギーを与えると物質の散乱状態を一意に決定できる。
【００４３】
図６に、本発明の第３の実施形態に係るシミュレーションモデルの一例を示す。同図において、符号６４は、半導体基板（ウエハ）上に形成された第１中間絶縁膜を示し、符号６３は第１中間絶縁膜に形成された配線層を示し、符号６１は第１中間絶縁膜６４上に形成された第２中間絶縁膜を示し、符号６２は第２中間絶縁膜６１に形成されたホールを示し、符号６５は上述の半導体デバイス検査装置から照射される電子ビームを示す。図６（ａ）は、ホール６２のエッチング不足によりホール６２の底部に第２中間絶縁膜６１の一部が残っている例を示し、図６（ｂ）は、ホール６２が理想的にエッチングされた例を示し、図６（ｃ）は、ホール６２のエッチング過剰により配線層６３の一部が浸食されている例を示す。
【００４４】
このような、エッチング不足、理想エッチング、エッチング過剰、などの水準に相当するプロセス処理結果に対応する３次元形状を、コンピュータ上に忠実に形成する。その形状には、実際にプロセスされる構成材料の特性を反映する物理物性が付与されており、コンピュータ内部に実際のデバイス構造と等価な３次元的な材料分布が忠実に再現される。
【００４５】
シミュレーションでは、電子ビーム６５として照射される１０００個から１００００個程度の電子に相当する入射粒子要素を用いて計算を行なう。また、それぞれの要素の持つ初期エネルギーを実際の測定時に用いる電子の加速エネルギーに対応した値（例えば５００から数キロＶ）に設定する。デバイス構造を構成する材料物性の違いは衝突された入射電子に対する二次電子放出の振る舞いを決定する。例えば、１つの電子の衝突に対していくつの二次電子が飛び出すか、飛び出した電子はどこに蓄積するのか、あるいは、二次電子の放出量が基板温度に与える影響などを決定する。
【００４６】
即ち、玉突きのキューで突かれた玉の初期運動エネルギーが入射電子のエネルギーに相当し、衝突される玉がデバイス構成材料に相当する。また、測定対象のもつ弾性特性が二次電子がいくつ飛び出るかを決める因子に相当し、衝突される玉が止まる原因となる摩擦に対応するのが、電子散乱の非弾性散乱成分に相当する。このような設定をシミュレーター内部で行い仮想実験を行なうと、コンピュータ内に構成されたデバイス構造に対する基板電流測定値が計算できる。
【００４７】
単にシミュレーションを行なっただけでは実際の値と一致しない場合があるが、実際のデバイス構造を用いた実験結果とシミュレーション結果との合せ込みを行なった後は、シミュレーション計算値は実際に構造を試作して測定したものと同じ結果を与えるので、実際のプロセス試作実験を行なわなくても、任意の構造に対して上述の目標値Ａに相当する量を得ることが出来るようになる。図７に、エッチング量の各水準についてシミュレーションによる計算値をプロットして得られるグラフを示す。このグラフを利用して良品が得られるプロセス条件に対する測定値の幅を決めることが出来る。
【００４８】
（第４の実施形態）
本実施形態は、上述の第１ないし３の実施形態により得られた目標値Ａを用いて量産工場に適したレシピを得る方法について開示している。図８は、本発明の第４の実施形態に係る半導体デバイス製造方法を示し、同図（ａ）は量産ラインでの製造工程を示し、同図（ｂ）は量産ラインでのホール形成工程でのウエハの外観を示し、同図（ｃ）は量産ラインでの配線形成工程でのウエハの外観を示している。
【００４９】
まず、単位プロセス１（例えばホール形成工程）において、ウエハ８５の全面で目標値Ａが得られるプロセス条件を探す。この場合、上述の第１ないし第３の実施形態に示したように、開発の際に暫定的に得られたプロセス条件（レシピ）を初期条件として採用し、その周辺に細かくパラメータを振った水準を設定して行なう（ステップＳ８１）。この段階では、図８（ｂ）に示すようにウエハ８５内の各チップ８５Ａにホールが形成されている。
【００５０】
続いて、各水準に対応したプロセス結果は、上述の公知の半導体デバイス検査装置を用いて電子ビーム対する基板電流を測定する方法等により逐次測定する（ステップＳ８２）。この後、残りのプロセス処理を施し（ステップＳ８３）、電気テストにより、条件ごとのプロセスばらつきを評価する（ステップＳ８４）。そして、水準を振った実験によって行なわれたプロセス結果の中で、ばらつきが小さくかつ最も目標値Ａに近い測定値が得られるプロセス水準を与えるプロセス条件を最適プロセス条件として採用する。
【００５１】
次に、上述の最適プロセス条件を量産ラインの装置に適用し、プロセス処置を行う（上述のステップＳ８１に対応）。最適プロセス条件で運用されている量産ラインの装置にてプロセス処理を行なった直後に、上述の半導体デバイス検査装置により基板電流を測定する（上述のステップＳ８２に対応）。この測定値と目標値Ａを随時比較して、処理された全てのウエハ面内にて測定値が目標値Ａに維持されるようにプロセス条件を随時変更する。これにより、機差によることなく、ウエハの全体にわたって良品のデバイスが形成される。
【００５２】
（第５の実施形態）
本発明の第５の実施形態を説明する。本実施形態では、上述の第４の実施形態においてプロセスばらつきを補正する方法、即ち、上述の第１ないし３の実施形態により開発ラインで得られた測定値Ａを量産時にウエハ全面にわたって得るための手法を開示する。
【００５３】
まず、上述の公知技術に係る半導体デバイス検査装置を用いて、プロセス処理装置についてウエハ面内のばらつきに関する特性情報を取得する。そして、この特性情報を反映させてマスクのパターンを補正する。図９は、マスクを補正することにより不均一性を改善する一例を示す。図９（ａ）は、通常のマスクを示し、図９（ｂ）は、通常のマスクを用いてプロセスを行なったときに得られる半導体デバイス検査装置による測定結果を示し、図９（ｃ）は、通常のマスクを用いてプロセスを行なったときに得られるプロセス結果を示している。
【００５４】
一般にウエハ面内のプロセスばらつきを、あらゆるデバイス構造に対して均一に出来るプロセス条件を見つけることは困難である。しかし、プロセスばらつきの面内の傾向は、同一装置ではプロセス条件が変化しても大きく変化しない性質が見出される場合がある。そこで、この場合、プロセスのばらつきが存在するとの前提に立ち、加工する場所ごとにプロセスばらつきを補正する機能をマスクに繰り込み、これにより、プロセス結果がウエハ全面にわたって均一とする。この補正方法は補正対象となるプロセスの特性によって異なるので、それぞれ最適な方法を利用する。
【００５５】
具体的には、もとのＣＡＤデータのそれぞれのレイアウト部分に対して、パターンのサイズを変えたり、新たなパターンを付加することで、図９（ｄ）に示すように、マスクを補正する。特定のプロセス処理装置用に得られた補正つきマスクを用いて、特定のプロセス処理装置にてプロセス処理を行なうと、図９（ｅ），（ｆ）にそれぞれ示すように、上述の公知の半導体デバイス検査装置による測定データと、プロセス結果が平坦になる。
【００５６】
図１０は、プロセス処理の直後に評価した結果（半導体デバイス検査装置による測定値と累積チップ数との相関）を示し、同図（ａ）はマスク補正前のものであり、同図（ｂ）はマスク補正後のものである。図１０から理解されるように、マスク補正後では測定値が或る値以上となっており、明らかに平坦度（均一性）が改善されていることがわかる。
【００５７】
他の補正方法として、マスクのパターンを補正せずに露光工程での露光量を調整することによりパターン寸法を制御する方法がある。即ち、マスクは同じであっても、露光条件を変更することで実効的なパターンサイズ変更を行い、引き続き行なわれるエッチング等によって起こるプロセスばらつきを補正する。例えばゲートのエッチング工程では、厳しいゲート幅の寸法精度が要求されるが、ゲートエッチング工程はウエハ面内で分布を有している。そこで、予めその分布を測定しておき、その前の露光工程での処理条件（露光量）に補正を加える。
【００５８】
露光工程は、所望のパターン寸法を有した形状を得るために、感光性樹脂に光を照射する工程である。照射する光の量を変化させることで、形成されるパターンの寸法を変化させることができる。例えば、露光時間を長くするとパターンが細くなり、短くすると太くなる。露光工程では、１枚のウエハを一括して露光するのではなく、ショットと呼ばれる２ｃｍくらいのショットと呼ばれる領域に分けて時分割的に行なうので、ウエハ面内のショットごとに露光量を所望の値に補正すれば、上述のマスクを補正する方法と同様の効果を得ることができる。一般には、エッチングプロセスの面内ばらつきは、ショットサイズ（２ｃｍ）よりも広い範囲にて顕著になるので、ショットごとに露光条件を変更すれば、エッチング処理によるばらつきを吸収することができる。
【００５９】
続いて、エッチング装置の機差に起因する特性のばらつきを、露光量を制御することにより改善する手法を開示する。一般に、あるプロセス工程に対応する装置は、生産量を確保するために１つの工場には複数台以上存在する。通常、それらの装置は同一のメーカー製でかつ同一機種であるにも関わらず、固有の面内傾向を有する。従って、その前工程での露光量の補正は各エッチング装置に対応させて行なう。
【００６０】
図１１は、エッチング装置である１号機と２号機の機差によるバラツキを改善する方法の一例を示している。ここで、同図（ａ）は１号機を使用する場合の露光条件の補正領域を示し、同図（ｂ）は１号機を使用した場合の上述の半導体デバイス検査装置による測定データの分布を示し、同図（ｃ）は１号機を使用した場合のプロセス結果を示す。また、同図（ｄ）は２号機を使用する場合の露光条件の補正領域を示し、同図（ｅ）は２号機を使用した場合の上述の半導体デバイス検査装置による測定データの分布を示し、同図（ｆ）は２号機を使用した場合のプロセス結果を示す。
【００６１】
まずはじめに、それぞれのエッチング装置ごとにエッチング特性の面内分布データを測定しておく。ついで、図１１（ａ），（ｄ）に示すように、各エッチング装置による面内分布を補正するように、各ショットの露光条件を定める。即ち、それぞれのエッチング装置の持つプロセス分布を打ち消すように露光条件を設定して露光を行なう。このようにすると、どのエッチング装置を利用してプロセスを行なっても同一のエッチング結果が得られるようになる。
【００６２】
図１２は、装置間での不均一性を改善する方法を示している。ここで、同図（ａ）は１号機を使用する場合のマスクの補正領域を示し、同図（ｂ）は１号機を使用した場合の上述の半導体デバイス検査装置による測定データの分布を示し、同図（ｃ）は１号機を使用した場合のプロセス結果を示す。また、同図（ｄ）は２号機を使用する場合のマスクの補正領域を示し、同図（ｅ）は２号機を使用した場合の上述の半導体デバイス検査装置による測定データの分布を示し、同図（ｆ）は２号機を使用した場合のプロセス結果を示す。
【００６３】
メモリなどのように大量に同一デバイスを作る場合には、同じ装置が何十台と存在し、その間のエッチング面内分布差が歩留まりに大きな影響を与える。そのような場合、この例に示す方法では、プロセス装置の面内ばらつきを吸収するために、各エッチング装置に適用されるマスクをそれぞれ変更して、エッチングばらつきを補正する。露光はショットと呼ばれる２ｃｍ各程度の領域ごとに行なわれるので、その大きさの単位でマスクを変更することが可能である。例えば、あるエッチング装置を用いて予め面内ばらつきを測定しておく。次に、そのばらつきが吸収できる補正量を算出して、何段階かに補正がされたマスクを何種も用意しておく。エッチングの面内ばらつきは装置によって異なるが、幾種類かのマスクの組み合わせによって、全ての面内ばらつきに対する補正が可能となる。
【００６４】
図１３は、面内不均一性を改善するための他の方法を示している。ここで、図１３（ａ）〜（ｆ）は、レシピ１〜６をそれぞれ適用した場合の面内の不均一性を示している。同図に示すように、レシピを変更すると、装置の面内均一性に変化を与えたり、均一性を向上できる場合がある。プロセス条件によって面内ばらつきを制御できる場合は、レシピを最適化することによって、プロセス面内のばらつきを低減することができる。この場合、量産ラインに移管されたレシピは初期値として利用されるが、移管後に均一性の向上を目的とした最適化を行ない、同図（ｂ）に示すように、特性が最も均一となるレシピ２が最終的に生成される。この場合もこのレシピを利用して得られたデバイスの測定値Ａが、プロセスレシピと共にプロセス管理や歩留まり向上に活用される。
【００６５】
以下に、上述の第１ないし第５の実施形態による効果をまとめる。
（１）本発明の実施形態によれば、多くの日数と多大な費用を掛けて新規プロセス開発で得られたプロセスレシピと同一のレシピを工場に移管して実行しても、ウエハ面内のプロセス不均一性を含めたプロセス結果の再現性に優れ、同一機種装置間およびプロセスが実行される時期によってプロセス結果が同一となる。
（２）量産工場では、これまで時間と費用のかかるプロセス条件出しを行ってきたが、その二度手間の不合理性を排除し、プロセスの開発ラインで新規に開発されたプロセスをそのまま量産工場で利用可能となる。
【００６６】
（３）従来、装置起因のプロセス面内不均一性を知る方法や補正する一般的な方法がなかったが、本実施形態によれば、公知の半導体デバイス検査装置を用いて基板電流を測定することにより、プロセス処理装置が固有にもつ面内不均一性を測定し、かつ、そのプロセス不均一性を除去することができ、量産工場にレシピとして移管されるプロセス条件が最初から有している面内不均一性という不具合を排除することができる。
【００６７】
（４）プロセス結果を一致させるという、真のコピーイグザクトリーが実現できる。つまり、プロセス処理を受ける１枚のウエハのプロセス面内分布を考慮した定量的なプロセス条件の設定が可能になる。そのため、プロセス条件が従来より厳密になり、開発ラインと量産ラインとでプロセス状態の再現性が高くなる。プロセスの再現性が高くなるので、プロセスを早期に開発することができ、量産をスムーズに開始することができる。半導体デバイスは、製品の出始めほど値段が高いので、本実施形態によれば大きな収益が得られる。
【００６８】
（５）他社よりも早く、次世代プロセスの良品率を上げることが出来るので、競争力が強化できる。また、同一形式の装置の機差を克服できるので、製造設備を一層効率的に運用することが可能になり、ＲＯＩを大きくすることが出来る。また、異なる形式の装置でも、その面内分布を正確に知ることができるので、本実施形態に係る補正方法を用いて面内分布を制御すれば、他の装置と混用することも可能になる。また、製造装置の運用期間の経過に伴って変化する特性を随時補正することが可能となり、長期間にわたって高い歩留まりや高い性能を有するデバイスを作り出すことができる。
（６）開発ラインから量産ラインに一旦移管されたレシピ（プロセス条件）は、常に上述の半導体デバイス検査装置等のインラインプロセス管理装置によって定量的に管理されるので不良品の発生が極めて少なくなる。
【００６９】
（７）従来のプロセス最適化手法で得られるプロセス条件よりも、一層均一で安定なプロセスを容易に見出すことが可能となる。そのため、回路設計において、プロセスの大きなばらつきがあることを前提として設計し、パフォーマンスに不利な設計をしても、ウエハ面内で均一のプロセスが出来る。従って、一層理想状況に近い前提条件でデバイスの設計が可能となる。よって、従来よりも同じ世代のプロセスを利用しながらも、さらに高い性能を有するデバイスを製造することが可能となる。このことは、新規の製造設備投資なしでより高い価値を持つデバイスが製造可能なことを意味するので、利益が大きくなる。
【００７０】
（第６の実施形態）
次に、上述の第１ないし第５の実施形態に係る半導体デバイス製造方法に好適な半導体プロセス処理装置を説明する。
プロセスのばらつきは、ウエハを支持している支持台の温度分布が原因となっている場合がある。そのような場合には、プロセス処理中のウエハ面内の温度分布を制御することが出来れば、より均一度の高いプロセス処理が実現できる。そのためには、プロセス処理中に温度分布の制御が可能なウエハ支持台が必要となる。本実施の形態では、開発ラインから量産ラインに移管されたレシピを使って量産する際に、面内の温度分布を制御することにより面内分布を均一化する手法を述べる。
【００７１】
第１４図に、本発明の実施形態に係る半導体プロセス処理装置が有するウエハ支持台１００を示す。ウエハ支持台１００は、本半導体プロセス処理装置による所定のプロセス処理が施されるべきウエハを支持するためのものであって、面内の温度分布を制御するための手段を備え、本半導体プロセス処理装置が有する図示しないチャンバ内に収納されている。具体的に説明すると、図１４に示すように、支持台１００は、支持台本体１１１と、この外周側に配置されたリング体１１２とからなり、これらの間には溝１１０Ａが形成されている。
【００７２】
支持台１００の表面には、熱源となる複数の領域１２０が二次元状に設けられ、これら領域１２０の温度は互いに独立に温度調節可能となっている。また、リング体１１２にも支持台本体１１１を取り囲むようにして複数の領域１２０が同心円状に設けられている。図１４では図示していないが、領域１２０の各温度を制御するための温度制御手段が設けられており、これにより、各領域の温度が、半導体デバイスの構造を評価するために用いられる評価指数の面内分布特性に基づき制御されるようになっている。
【００７３】
各領域の温度を制御するための手法としては、種々の手法を用いることができる。その第１の手法として、ヘリウムガス（Ｈｅ）を利用した手法が挙げられる。この手法を用いる場合、支持台本体１１１の内部に、複数個の領域１２０に対応づけて複数の細い管状のガス通路を形成しておき、このガス通路のガス流量を上述の温度制御手段により制御する。
【００７４】
ここで、ヘリウムガスは密度が非常に小さく、粘性が非常に小さいので、細い管でも容易に通り抜けることができる。ヘリウムを大量に流すと熱はヘリウムに乗り移るために冷却現象が強く起こり、その場所の温度が低下する。逆にヘリウムをゆっくり流すとヘリウムが温まり、その場所の温度が上昇する。ヘリウムはガス通路を介して各領域に独立に供給され、このガス通路のガス流量に応じて各領域の温度が制御される。
【００７５】
また、各ガス通路のガス流量を電気的に制御するために、各ガス通路に連結された管には弁が設けられている。例えば電圧を高くすると弁の開度が上がり、これによりガス流量が増加して温度が低下する（冷却現象）。逆に、電圧を低くすると弁の開度が下がり、これによりガス流量が減少して温度が上昇する（発熱現象）。この冷却現象および発熱現象は、各弁を操作することによりガス通路毎に制御されるので、各ガス通路が設けられた領域１２０の温度を独立に制御することができる。
【００７６】
各領域の温度を制御するための第２の手法として、電熱変換素子であるペルチエ素子を利用する手法が挙げられる。この手法ではペルチエ素子をウエハの局所的な温度上昇冷却のために利用していることが特徴であり、各ペルチエ素子は上述の複数の領域１２０に配置される。ペルチエ素子は半導体素子の１種であり、流す電流の大きさ（通電量）や電流の方向を変えることで任意の温度に上げたり下げたりできる機能を持っている。また、ペルチエ素子は小さく形成することができるので、支持台の面上に容易に配置可能であり、任意の温度分布を実現できる。
【００７７】
図１５に、上述のヘリウムガスとペルチエ素子を併用した構成を示す。この例では、ペルチエ素子の下層側にヘリウムガスによる温度調節手段を加えている。具体的に構成を説明すると、同図において、２００はウエハ７００を支持するための支持台であり、上面側から順に、第１層２１０、第２層２２０、第３層２３０、第４層２４０からなる４層構造となっている。
【００７８】
ここで、第１層２１０には、溝２１０Ａが形成され、上述のリング体と支持台本体とに分離されている。また、第１層には、上述の複数個の領域１２０に対応する位置に複数個のペルチエ素子２５０がそれぞれ配置され、各ペルチエ素子は給電線２７０を介して後述する温度制御コントローラ３００に接続されている。即ち、ガス通路２６０は、上述の複数個のペルチエ素子２５０の下層側に配置されている。第３層２３０には、ガス通路２６０が同心円状に形成されると共に、支持台２００の裏面側から第４層を貫通するようにしてガス通路２６０に連通するガス供給口２６０Ａおよびガス排出口２６０Ｂが形成されている。
【００７９】
温度制御コントローラ３００には演算装置４００が接続され、この演算装置には、データベース５００と半導体デバイス検査装置６００が接続される。半導体デバイス検査装置６００は、前述の特開２００２−８３８４９号公報に記載された装置と同一のものであり、電子ビームにより半導体基板上を走査して基板電流をモニタする機能を有する。演算装置４００は、半導体デバイス検査装置６００でモニタされた基板電流値に基づき、面内分布を均一とするための面内の温度分布を演算するものである。温度制御コントローラ３００は、演算装置４００の演算結果として得られる温度分布に基づき、複数個のペルチエ素子２５０に対する通電量を制御するものである。特に図示しないが、演算装置４００の演算結果に基づき、ガス通路２６０のガス流量を制御するためのガス流量制御コントローラも設けられている。
【００８０】
本実施形態の作用を説明する。ペルチエ素子は電気的に温度を制御可能であるが、素子の表面と裏面との距離が近いため、裏面で発生する熱を効率よく外部に排出する必要がある。そこで、ウエハ支持台２００に階層的な温度調節機能を持たせている。ウエハ全体の温度を調節するためには、ヘリウムによる温度調節機能を用い、各領域の温度を全体的に制御する（粗調整）。また、その平均値から外れた部分に関してはペルチエ素子による温度調節機能を用い、各領域の温度を個別的に制御する（微調整）。このようにすると、大きな熱量のやり取りはヘリウムによって行なわれ、小さな熱量のやり取りがペルチエ素子によって行なわれるので、ペルチエ素子に流す電流が小さくてすみ、制御系が簡単になるなどのメリットが得られる。
【００８１】
図１６は、本プロセス処理装置の適用例を示している。温度制御の目標値は温度制御を行なわなかった時に得られるプロセス面内分布データから得られる。例えば、通常の状態でエッチングを行なうと、図１６（ａ）に示したようなプロセス面内分布が生じるとする。この場合、上述のガス通路２６０のガス流用およびペルチエ素子２５０の通電量を制御することにより、図１６（ｂ）に示すように、図１６（ａ）に示した面内分布を打ち消すような温度分布をウエハ支持台２００に加える。その結果得られたのが図１６（ｃ）に示す分布である。同図に示すように、プロセスの面内分布は実質上殆ど均一となり、特性の揃ったデバイスが得られる。
【００８２】
図１７は、本実施形態に係る半導体プロセス処理装置を用いて、半導体装置に表れるチャンバー間の機差による面内分布を改善した例を示している。ここで、同図（ａ）は、温度分布を制御しない場合にチャンバーＡにより得られる面内分布を示し、同図（ｂ）は、その面内分布を打ち消すような温度分布（演算装置４００の演算結果）を示し、同図（ｃ）は、本実施形態に係るプロセス処理装置によりチャンバーＡ内の支持台の温度分布を制御した場合の面内分布を示す。同図（ｃ）〜（ｅ）はチャンバーＢに関するものであって、同図（ａ）〜（ｃ）に対応する。
【００８３】
上述した図１６に示す例と同様、図１７（ａ），（ｄ）に示すように、予め各チャンバーの分布を測定する。そして、同図（ｂ），（ｅ）に示すように、その状態でプロセス処理された結果生じる面内分布を打ち消すように、各チャンバーのウエハ支持台に温度分布を持たせる。その結果、同図（ｃ），（ｆ）に示すように、何れのチャンバーでも均一なプロセスが可能となり、結果的にチャンバー間での特性の差が解消される。
このように、上述の第１ないし第５の実施の形態において、量産時のプロセス処理を半導体基板に施すための装置として本実施形態に係る半導体プロセス処理装置を用い、本半導体プロセス処理装置により半導体基板の処理温度の管理を行うことにより、温度分布に起因した歩留まりの低下を防止できる。
【００８４】
以上、この発明の一実施形態を説明したが、この発明は、この実施の形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計変更等があっても本発明に含まれる。例えば、上述の実施形態では、説明の簡便のため、エッチングプロセスについて述べたが、他の何れのプロセスについても同様に本発明を適用することは自明である。また、基板電流の測定装置についても、電子ビームを利用したもの、光を利用したもの、電気を利用したもの等、色々あるが、何れの測定装置を使用してもよく、これらの装置を複合させて利用しても良い。
【００８５】
【発明の効果】
以上説明したように、本発明に係る半導体デバイス製造方法によれば、プロセス処理により形成された各デバイスに対応する所定部位の構造を半導体基板の面内における位置の関数として評価し、前記所定部位に対応するデバイスの電気特性を評価し、電気特性が所定の条件を満足するデバイスを特定し、該デバイスに対応する前記評価の結果を取得し、該評価の結果を量産時のプロセス処理に反映させるようにしたので、開発ラインで新規に開発されたプロセスを工場に移管する際の作業上の負荷を低減させることが可能となる。
また、本発明に係る半導体プロセス処理装置によれば、ウエハを支持する支持台の温度分布を制御するようにしたので、温度分布に起因する面内分布の不均一性を改善することが可能になる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体デバイス製造方法を示す図である。
【図２】本発明の第１の実施形態に係る電気テストを説明するための図である。
【図３】本発明の第２の実施形態に係る半導体デバイス製造方法を示す図である。
【図４】本発明の第２の実施形態に係る電気テストを説明するための図である。
【図５】本発明によるレシピの一例を示す図である。
【図６】本発明の第３の実施形態に係るシミュレーションモデルの一例を示す図である。
【図７】本発明の第３の実施形態に係るシミュレーションによる計算値をプロットして得られるグラフを示す図である。
【図８】本発明の第４の実施形態に係る半導体デバイス製造方法を示す図である。
【図９】本発明の第５の実施形態に係る半導体デバイス製造方法（マスクを補正することにより不均一性を改善する方法）を示す図である。
【図１０】本実施の形態の第５の実施形態に係るプロセス結果の一例を説明するための図である。
【図１１】本発明の実施形態に係るエッチング装置の機差によるバラツキを改善する方法の一例を説明するための図である。
【図１２】本発明の実施形態に係るマスクをエッチング装置ごとに補正してエッチング特性の不均一性を改善する方法を説明するための図である。
【図１３】本発明の実施の形態に係るレシピによりエッチング特性の不均一性を改善する他の方法を説明するための図である。
【図１４】第６の実施形態に係る半導体プロセス処置装置が有するウエハ支持台の構成を示す図である。
【図１５】第６の実施形態に係る半導体プロセス処置装置が有するウエハ支持台の断面構造と装置構成を示す図である。
【図１６】第６の実施形態に係る半導体プロセス処置装置の適用例（同一チャンバー）を説明するための図である。
【図１７】第６の実施形態に係る半導体プロセス処置装置の適用例（異なるチャンバー）を説明するための図である。
【図１８】新規に開発されたプロセスを量産工場に移管する従来方法を説明するための図である。
【図１９】量産工場において同一の工程に使用される各装置に設定されるプロセス条件を説明するための図である。
【図２０】製造装置の機差による電気特性の面内分布の不均一性を説明するための図である。
【図２１】同一の製造装置のチャンバー間で面内分布に差を生じることを説明するための図である。
【図２２】同一の製造装置のチャンバー間で面内分布に差を生じることを説明するためのグラフを表す図である。
【図２３】使用時間の経過に伴って製造装置の性能が経時変化する様子を説明するための図である。
【図２４】使用時間の経過に伴って製造装置の性能が経時変化する様子を説明するためのグラフを表す図である。
【符号の説明】
Ｓ１〜Ｓ４，Ｓ３１〜Ｓ３４，Ｓ８１〜Ｓ８４；ステップ、５，３５，８５；ウエハ、１００；支持台、１１１；支持台本体、１１２；リング体、２００；支持台、２５０；ペルチエ素子、２６０；ガス通路、３００；温度制御コントローラ、４００；演算装置、５００；データベース、６００；半導体デバイス検査装置、７００；半導体基板。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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