(57)【要約】【課題】波形等化部の出力にノイズが重畳する場合でも特性を適正に設定する。【解決手段】入力信号Ｓｉｎの波形を変化させるフィルタ回路１０１と、フィルタ回路１０１の出力信号Ｓｏｕｔを入力しその波形情報を検出する波形検出回路１０２と、波形検出回路１０２からの波形検出結果信号Ｖｔｎを入力しフィルタ回路１０１の特性制御信号Ｖｃｍを出力する特性制御回路１０３とを有する。波形検出回路１０２は、信号サンプリング回路１０４とエッジ位相検出回路１０５とを有し、信号サンプリング回路１０４は、信号Ｓｏｕｔを入力しＮ個の位相時点でその信号レベルを判定し、サンプリング結果信号Ｖｓｎ（１≦ｎ≦Ｎ）を出力する。エッジ位相検出回路１０５は、サンプリング結果信号Ｖｓｎから信号Ｓｏｕｔが切り替わるタイミングＴｅを検出し検出結果信号Ｖｔｎ（１≦ｎ≦Ｎ）を出力する。特性制御回路１０３は検出結果信号Ｖｔｎから最適な特性制御信号Ｖｃｍを生成し出力する。【選択図】  図１
2004260352.tif 000002
【特許請求の範囲】
【請求項１】
入力信号の波形を自動的に補正して信号を出力する信号波形自動補正回路であって、
前記入力信号の周波数成分毎にその増幅率を変化させることにより前記入力信号の波形を変化させて出力するとともに、フィルタ特性を外部から制御するための特性制御信号を受ける特性制御信号入力端子を有するフィルタ回路と、
該フィルタ回路の出力信号を入力し、その波形情報を検出する波形検出回路であって、検出された複数の位相時点での信号レベルをサンプリングする信号サンプリング回路と、サンプリングの結果から前記出力信号の切り替わるタイミングを検出する信号エッジ位相出力検出回路とを有する波形検出回路と、
前記信号エッジ位相検出回路による検出結果に基づいて前記フィルタ回路の特性を変化させる信号を前記特性制御信号入力端子に出力する特性制御回路と
を有する信号波形自動補正回路。
【請求項２】
前記信号サンプリング回路は、基準クロック信号に基づいてＮ相の多相クロック信号を生成する多相クロック信号生成回路と、該多相クロック信号生成回路から出力されるそれぞれのクロック信号を受けて、該クロック信号の第１のタイミングで前記出力信号をサンプリングするＮ個の第１のフリップフロップ回路と、を有しており、
前記エッジ位相検出回路は、前記サンプリングされた結果信号間の比較を行い、この比較結果が等しいか否かに基づいて異なる信号を出力するＮ個の比較回路により前記出力信号の切り替わりタイミングに関する信号を、対応する前記第１のフリップフロップ回路とは異なる第２のタイミングでラッチして出力するＮ個の第２のフリップフロップ回路と、を有していることを特徴とする
請求項１に記載の信号波形自動補正回路。
【請求項３】
前記波形検出回路は、基準クロック信号に基づいてＮ相の多相クロック信号を生成する多相クロック信号生成回路と、入力するセレクト信号により該多相クロック信号生成回路からのクロック信号のうちから１相のクロック信号を選択するＭ（Ｍ＜Ｎ）個のセレクタ回路と、前記セレクト信号により時分割されたクロック信号を受けて、前記出力信号をサンプリングするＭ個のフリップフロップ回路と、を有していることを特徴とする請求項１に記載の信号波形自動補正回路。
【請求項４】
前記特性制御回路が、前記信号エッジ位相検出回路により検出されたエッジ位相の変化量を算出し該変化量が小さくなる方向に前記フィルタ回路の特性を変化させることにより、前記出力信号の波形を自動的に補正することを特徴とする請求項１に記載の信号波形自動補正回路。
【請求項５】
さらに、前記出力信号のデータパターンを検出するパターン検出回路を有しており、
該パターン検出回路が特定のデータパターンを検出することにより前記波形検出回路と前記特性制御回路とを制御し、前期出力信号の波形を自動的に補正することを特徴とする請求項１に記載の信号波形自動補正回路。
【請求項６】
前記フィルタ回路が１又は２以上の特性制御信号を有しており、前記特性制御回路により前記それぞれの制御信号を所望の値に設定した状態で、前記波形検出回路により前記出力信号の波形検出を行い、その動作を所望の回数だけ繰り返すことにより最適な制御信号を決定する回路を有していることを特徴とする請求項１に記載の信号波形自動補正回路。
【請求項７】
前記フィルタ回路としてインピーダンス可変型のフィルタ回路又はトランスバーサル型フィルタ回路を用いることを特徴とする請求項１に記載の信号波形自動補正回路。
【請求項８】
さらに、前記信号エッジ位相検出出力回路による信号エッジ位相検出結果を複数回にわたって記憶するエッジ位相記憶回路を有していることを特徴とする請求項１に記載の信号波形自動補正回路。
【請求項９】
前記特性制御回路が、記憶したエッジ位相の変動幅を算出し、該変動幅が小さくなる方向に前記フィルタ回路の特性を変化させることにより前記出力信号の波形を自動的に補正することを特徴とする請求項８に記載の信号波形補正回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、大規模集積回路（ＬＳＩ）等の論理回路に入力される信号波形を整形し正常なデジタル信号波形に復元する技術に関し、特に、高速で動作可能な論理回路間において信号伝送を行う際に用いられる信号伝送路の伝送特性により発生する符号間干渉量に応じてそれを自動的に補正し、正常な信号伝送を実現する技術に関する。
【０００２】
【従来の技術】
電子計算機や電子交換機などに用いられる論理回路装置においては、複数の論理回路を信号伝送路により相互に接続し、デジタルデータ信号の送受信を行う。この際、例えば、上記信号伝送路に用いられる信号導体の表皮効果や絶縁体の誘電体損失等により、信号伝送路は低周波数成分の減衰量よりも高周波成分の減衰量の方が大きい伝送特性を有する。従って、符号間干渉が発生しデジタルデータ信号中の、特に論理値ローレベル（Ｌ）からハイレベル（Ｈ）への遷移波形及びハイレベル（Ｈ）からローレベル（Ｌ）への遷移波形が歪み、正常な信号伝送が困難になるという問題がある。
【０００３】
そこで、上記伝送路の伝送特性に自動的に適応するフィルタ回路を用い、その特性を補償して波形歪みを補正する方法が用いられている。このような先行技術としては、データ識別装置を用いた方法が開示されている。
【０００４】
図１３は、従来から用いられている信号波形自動補正回路の一構成例を示した図である。図１３に示す信号波形自動補正回路は、入力信号Ｓｉｎの波形を変化させるフィルタ回路を含む波形等化部１３０１と、波形等化部１３０１の出力信号の零交差点のタイミングからその位相を計算する位相計算部１３０２と、位相計算部１３０２の出力から再生クロック信号と位相誤差信号とを生成する位相同期部１３０３と、波形等化部１３０１の出力と再生クロック信号とから再生信号を生成するレベル判定部１３０４と、位相誤差信号を評価し波形等化部１３０１のタップ係数を決定するタップ係数決定部１３０５と、決定したタップ係数を保持するタップ係数記憶部１３０６と、を有している。
【０００５】
図１３に示す回路構成例では、波形等化部１３０１の等化特性を評価し最適に設定するために、上記位相誤差信号の絶対値和又は自乗和を評価値として用い、それが最小となるよう波形等化部１３０１のタップ係数を決定し、タップ係数記憶部１３０６に記憶する（例えば特許文献１参照）。
【特許文献１】
特開昭６１−２６４９２５号公報
【０００６】
【発明が解決しようとする課題】
しかしながら、上記の回路においては、位相計算部１３０２において、波形等化部１３０１の出力信号の零交差点のタイミングからその位相を計算しているため、外部からの擾乱によりその出力信号にパルス性のノイズが重畳した場合などにおいては、計算されるクロック位相信号に変動が生じてしまうという問題がある。すなわち、波形信号の差分として捉えられる電荷量に相当する差信号に相当する差信号で次の周波数を制御しているため、ノイズの影響を直接受けてしまう。
【０００７】
図１４は、図１３に示す回路の動作タイミングを説明するためのタイミングチャート図である。図１４を参照して、図１３に示す回路の問題点について、回路が正常動作を行う場合（図１４（Ａ））と、ノイズが重畳して誤った動作を行う場合（図１４（Ｂ））との例を示すことにより説明する。この際、図１３も適宜参照して説明する。
【０００８】
図１４（Ａ）において、グラフＳｏ１は波形等化部１３０１の正常な出力信号であり、グラフＳｐ１は位相計算部１３０２において計算された正常な位相信号であり、グラフＳｃ１は位相同期部１３０３において生成された再生クロック信号であり、グラフＳｄ１は同じく位相同期部１３０３において生成された正常な位相誤差信号である。図１４（Ａ）に示すように、位相信号Ｓｐ１及び位相誤差信号Ｓｄ１が正常に生成される場合は、例えば。この例では出力信号Ｓｏ１の周波数の変動がないため、位相信号Ｓｐ１はある一定の電圧レベルＶ１、位相誤差信号もある一定の電圧レベルＶ２となる。
【０００９】
次に、入力信号にパルス性のノイズが重畳し、位相誤差信号に誤った信号が生じる場合について図１４（Ｂ）を参照して説明する。図１４（Ｂ）に示すように、グラフＳｏ２は、ノイズＮｐ１が重畳した場合の波形等化部１３０１の出力信号であり、グラフＳｐ２はその結果、位相計算部１３０２で計算された誤りを含む位相信号であり、グラフＳｃ２は位相同期部１３０３において生成された再生クロック信号であり、グラフＳｄ２は、その結果として位相同期部１３０３において生成された誤り位相誤差信号である。波形等化部１３０１の出力信号にパルス状のノイズが重畳した場合に、その影響により位相信号Ｓｐ２に誤った電圧レベルＶ３が生じ、位相誤差信号Ｓｄ２にも誤った電圧レベルＶ４が生じる。その結果、タップ係数決定部１３０５での評価値に誤りが生じ、波形等化部１３０１のタップ係数として誤った値を選択してしまう可能性がある。
【００１０】
本発明の目的は、外部からの擾乱等により波形等化部１３０１の出力信号にノイズが重畳した場合においても、正しく波形等化部の特性を検出しその特性を最適に設定することができる技術を提供することである。
【００１１】
【課題を解決するための手段】
本発明の一観点によれば、入力信号の波形を自動的に補正して信号を出力する信号波形自動補正回路であって、前記入力信号の周波数成分毎にその増幅率を変化させることにより前記入力信号の波形を変化させて出力するとともに、フィルタ特性を外部から制御するための特性制御信号を受ける特性制御信号入力端子を有するフィルタ回路と、該フィルタ回路の出力信号を入力し、その波形情報を検出する波形検出回路であって、検出された複数の位相時点での信号レベルをサンプリングする信号サンプリング回路と、サンプリングの結果から前記出力信号の切り替わるタイミングを検出する信号エッジ位相出力検出回路とを有する波形検出回路と、前記信号エッジ位相検出回路による検出結果に基づいて前記フィルタ回路の特性を変化させる信号を前記特性制御信号入力端子に出力する特性制御回路とを有する信号波形自動補正回路が提供される。
【００１２】
上記信号波形自動補正回路によれば、複数の位相時点での信号レベルをサンプリングし、そのサンプリングの結果から前記出力信号の切り替わるタイミングを検出するため、信号波形を正常なデジタル信号波形に整形し復元する際の精度が良くなる。
【００１３】
さらに、前記信号エッジ位相検出出力回路による信号エッジ位相検出結果を複数回にわたって記憶するエッジ位相記憶回路を設けると良い。
上記エッジ位相記憶回路を設けると、該エッジ位相記憶回路に記憶されている前記信号エッジ位相検出結果に基づいて、前記特性制御回路が前記フィルタ回路の特性を変化させ、前記出力信号の波形を自動的に補正する際に、複数の検出結果に基づいて補正するため、補正の精度が向上するという利点がある。
【００１４】
【発明の実施の形態】
本発明に係る信号波形自動補正回路は、複数の位相時点で出力信号レベルをサンプリングし、そのサンプリング結果から出力信号の切り替わるタイミングを検出する点に特徴を有している。
【００１５】
以下、本発明の実施の形態による信号波形自動補正回路について、図面を参照して詳細に説明する。図１は、本発明の第１の実施の形態による信号波形自動補正回路の基本構成例を示すブロック図である。図１において、符号１０１は入力信号Ｓｉｎの波形を変化させるフィルタ回路であり、符号１０２はフィルタ回路１０１の出力信号Ｓｏｕｔを入力しその波形情報を検出する波形検出回路であり、符号１０３は波形検出回路１０２からの波形検出結果信号Ｖｔｎ（１≦ｎ≦Ｎ、Ｎは２以上の自然数）を入力しフィルタ回路１０１の特性制御信号Ｖｃｍ（１≦ｍ≦Ｍ、Ｍは１以上の自然数）を出力する特性制御回路である。
【００１６】
図１に示す信号波形自動波形回路の特徴的な構成である波形検出回路１０２は、信号サンプリング回路１０４と、エッジ位相検出回路１０５と、を有している。信号サンプリング回路１０４は、フィルタ回路１０１の出力信号Ｓｏｕｔを入力しＮ個（Ｎは２以上の自然数）の異なる位相時点においてその信号レベルを判定し（求め）、そのサンプリング結果信号Ｖｓｎ（１≦ｎ≦Ｎ）を出力する。エッジ位相検出回路１０５は、上記サンプリング結果信号Ｖｓｎに基づいて出力信号Ｓｏｕｔが例えばＨからＬ又はＬからＨに切り替わるタイミング（エッジ位相）Ｔｅを検出し、検出結果信号Ｖｔｎ（１≦ｎ≦Ｎ）を出力する。特性制御回路１０３は、この検出結果信号Ｖｔｎから最適な特性制御信号Ｖｃｍ（１≦ｍ≦Ｍ、Ｍは１以上の自然数）を生成し出力する。詳細な動作については後述する。
【００１７】
次に、本実施の形態による波形検出回路１０２の具体的な回路構成例について図２を参照しつつ説明する。適宜、図１も参照する。尚、図２に示す回路では、出力信号Ｓｏｕｔをサンプリングする位相の数Ｎ＝８、特性制御信号の数Ｍ＝１の場合を例にして説明するが他の場合でも同様である。図２に示すように、信号サンプリング回路１０４は、８個のフリップフロップ回路２０１〜２０８と、フリップフロップ回路２０１〜２０８にそれぞれ与えられる８相のクロック信号ＣＫ１〜ＣＫ８を基準クロック信号ＣＫＳから生成するクロック位相生成回路（多相クロック信号発生器）２０９とを有している。
【００１８】
尚、クロック位相生成回路２０９は、例えば公知のＰＬＬ回路などを用いることにより構成することができる。また、エッジ位相検出回路１０５は、８個の排他的論理和回路２１０〜２１７と、８個のフリップフロップ回路２１８〜２２５とを有している。それぞれのフリップフロップ回路２１８〜２２５には、８相のクロック信号ＣＫ２〜ＣＫ８、ＣＫ１（次のクロック信号）がそれぞれ与えられる。
【００１９】
本実施の形態による波形検出回路１０２が、信号Ｓｏｕｔの波形情報を検出する際の動作について、上記回路における動作のタイミングチャート図である図３を参照して説明する。適宜図１及び図２も参照する。図３に示すように、出力信号Ｓｏｕｔの周波数に対し基準クロック信号ＣＫＳの周波数が２倍である場合を例にして説明するが、信号Ｓｏｕｔの周波数に対し基準クロック信号ＣＫＳの周波数がそれ以上、又はそれ以下であっても構成可能である。
【００２０】
信号サンプリング回路１０４は、クロック位相生成回路２０９により基準クロック信号ＣＫＳから８相のクロック信号ＣＫ１〜ＣＫ８を生成する。この８相のクロック信号ＣＫ１〜ＣＫ８のそれぞれに同期して（立ち上がり又は立ち下がりにおいて、図３中の矢印参照）、フリップフロップ回路２０１〜２０８により信号Ｓｏｕｔの信号レベル（Ｌ，Ｈ）をサンプリングし、そのサンプリング結果信号Ｖｓ１〜Ｖｓ８を出力する。
【００２１】
また、エッジ位相検出回路１０５では、排他的論理和回路２１０、２１１、２１２、２１３、２１４、２１５、２１６、２１７のそれぞれにより、サンプリング結果信号Ｖｓ８−Ｖｓ１間、Ｖｓ１−Ｖｓ２間、Ｖｓ２−Ｖｓ３間、Ｖｓ３−Ｖｓ４間、Ｖｓ４−Ｖｓ５間、Ｖｓ５−Ｖｓ６間、Ｖｓ６−Ｖｓ７間、Ｖｓ７−Ｖｓ８間の比較を行う。それぞれの比較の結果、両者が等しい場合には論理ローレベル（Ｌ）を出力し、比較の結果として両者が異なる場合には論理ハイレベル（Ｈ）を、それぞれ検出結果信号Ｖｔ１、Ｖｔ２、Ｖｔ３、Ｖｔ４、Ｖｔ５、Ｖｔ６、Ｖｔ７、Ｖｔ８として出力する。
【００２２】
上記の動作により、信号Ｓｏｕｔの切り替わるタイミング（エッジ位相）Ｔｅ１に対応する信号Ｖｔ５のみがＨ、他の信号がＬとなる検出結果信号が得られる。以上の動作により、本実施の形態による回路を用いることにより精度良くかつ簡単にＳｏｕｔの切り替わる（立ち上がる）タイミング（エッジ位相）Ｔｅ１を検出することができるという利点がある。立ち下がりにおけるタイミング（Ｔｅ２）の検出動作についても同様である。
【００２３】
尚、上記波形検出回路１０２の説明においては、Ｎ＝８個のフリップフロップを用いて８個のサンプリング結果を同時に取得する場合を例に説明したが、フリップフロップ回路を時分割で用いることによって（すなわち、フリップフロップに与えるクロック信号の位相を順次８通りに変化させることによって）、より回路規模の少ない方法で本回路を実現することも可能である。このような変形例について、以下に、図１５を参照して波形検出回路について説明する。
【００２４】
図１５に示す波形検出回路（図２に示す波形検出出回路に対応させるために、同様の構成要素については同じ符号を付す。）は、信号サンプリング回路１０４と、エッジ位相検出回路１０５と、を含んでおり、信号サンプリング回路１０４は、３個のフリップフロップ回路１５０１〜１５０３と、８相のクロック信号ＣＫ１〜ＣＫ８を基準クロック信号ＣＫＳから生成するクロック位相生成回路１５０９と、セレクト信号ＳＥＬＸによりそれら８相のクロック信号ＣＫ１〜ＣＫ８から１相の信号を選択する４個のセレクタ回路１５１０〜１５１３と、を含んで構成される。エッジ位相検出回路１０５は、排他的論理和回路１５０４、１５０５と、フリップフロップ回路１５０６、１５０７と、を含んで構成される。
【００２５】
図１５に示す構成を有する回路を用いることにより、４個のセレクタ回路１５１０〜１５１３のいずれを選択するかを指示するセレクト信号ＳＥＬＸにより、フリップフロップ１５０１、１５０２、１５０３、及び１５０６、１５０７に与えるクロック信号の位相をＸ＝１からＸ＝８へ順次８通りに変化させ、８個のサンプリング結果を得ることが容易に可能である。尚、上記例においては、Ｘ＝０とＸ＝８とは同義である。
【００２６】
上記の本実施の形態による信号波形自動補正回路を用いることにより、外部からの擾乱により出力信号Ｓｏｕｔにパルス性のノイズが重畳した場合にも、正常に出力信号Ｓｏｕｔの切り替わるタイミング（エッジ位相）Ｔｅを検出する動作について図４を参照して説明する。図４は、出力信号Ｓｏｕｔにノイズが重畳した場合に、本実施の形態による信号波形自動補正回路が波形情報を検出する動作について説明した図である。適宜図１及び図２も参照する。
【００２７】
図３と同様に、信号サンプリング回路１０４では、８相のクロック信号ＣＫ１〜ＣＫ８の立ち上がり（又は立ち下がり）のエッジ位相に同期して、フリップフロップ回路により出力信号Ｓｏｕｔの信号レベルをサンプリングする。従って、図１３で説明した従来の回路構成例の動作（図１４）とは異なり、図４に示すように、出力信号Ｓｏｕｔの切り替わるタイミング（エッジ位相）Ｔｅ１時点においてノイズ成分Ｎｐ１が重畳する場合においても、サンプリング結果信号Ｖｓ１〜Ｖｓ８はその影響を受けずに、ノイズ成分が重畳しない図３に示す動作の場合と同様に、正常なサンプリング結果を出力することができる。従って、エッジ位相検出回路１０５では、図３と同様に正常な検出結果信号Ｖｔ１〜Ｖｔ８を出力することができる。
【００２８】
すなわち、本実施の形態による信号波形自動補正回路においては、信号Ｓｏｕｔにパルス性のノイズが重畳した場合にも、信号Ｓｏｕｔの切り替わるタイミング（エッジ位相）Ｔｅに対応する信号Ｖｔ５のみがＨ、他の信号がＬとなる検出結果信号を得ることができ、正常にＳｏｕｔの切り替わるタイミング（エッジ位相）Ｔｅを検出することができる。すなわち、図１に示す回路では、波形検出回路１０２により出力信号Ｓｏｕｔの波形情報を検出し、波形検出結果信号Ｖｔｎとして直接特性制御回路１０３に入力する構成を採っているため、出力信号Ｓｏｕｔの波形変化を直接反映させて特性制御信号Ｖｃｍを生成し、これに基づいてフィルタ回路１０１の特性を制御することができ、回路をより高速で動作させることもできる。
【００２９】
次に、図１に示す特性制御回路１０３の動作について図１〜図４までを参照して説明する。特性制御回路１０３には、出力信号Ｓｏｕｔの切り替わるタイミング（エッジ位相）Ｔｅを反映した検出結果信号Ｖｔｎ（（１≦ｎ≦Ｎ）が、基準クロック信号ＣＫＳの１サイクル毎に入力される。このため、現在の検出結果信号Ｖｔｎの値と、次のサイクルの検出結果信号Ｖｔｎの値とを比較することにより、出力信号Ｓｏｕｔの切り替わるタイミング（エッジ位相）Ｔｅの変化量を求めることができる。例えばＮ＝８の場合、現在の検出結果信号が、Ｖｔ１＝０、Ｖｔ２＝０、Ｖｔ３＝０、Ｖｔ４＝１、Ｖｔ５＝０、Ｖｔ６＝０、Ｖｔ７＝０、Ｖｔ８＝０であり、基準クロック信号ＣＫＳの次のサイクルの検出結果信号がＶｔ１＝０、Ｖｔ２＝０、Ｖｔ３＝０、Ｖｔ４＝０、Ｖｔ５＝０、Ｖｔ６＝１、Ｖｔ７＝０、Ｖｔ８＝０である例では、その８ｂｉｔの差分の絶対値を下記の式（１）に示すように求めることで、Ｔｅの変化量を求めることができる。
【００３０】
｜０００１００００  ・  ０００００１００｜  ＝  ００００１１００                                            （１）
（１）式により求められた値を、現在の特性制御信号Ｖｃｍ（１≦ｍ≦Ｍ、Ｍは１以上の自然数）に対応するＴｅの変化量検出結果として記憶する。一般に、信号Ｓｏｕｔの符号間干渉量が多くなり信号波形の歪みが大きくなると、この切り替わるタイミング（エッジ位相）Ｔｅの変化量は大きくなる。このため、Ｔｅの値が小さくなる方向に、より好ましくは最小となる方向にフィルタ回路１０１の特性を制御する特性制御信号Ｖｃｍの値を切り替えることにより、符号間干渉の補正特性を改善し、自動的に信号波形の歪みを補正することが可能となる。
【００３１】
例えば、特性制御信号Ｖｃｍを切り替えて再度Ｔｅの変化量検出を行い、その新たな検出結果を記憶している元の検出結果と比較し、値が小さい方の特性制御信号Ｖｃｍを採用することにより、より適当な補正特性を選択することができる。これを繰り返すことによって、最適な補正特性を維持することが可能となる。
【００３２】
尚、図１に示す本発明の実施の形態による信号波形自動補正回路の基本構成の説明及び図５に示す本発明の第２の実施の形態による信号波形自動補正回路の構成例の説明（後述する）において、フィルタ回路に入力されるデータパターンについて特に限定していない。すなわち、信号波形の自動補正の動作に際して特定のデータパターンを用いる必要はなく、任意のデータを伝送している任意の時点において波形情報の取得を行い、フィルタ回路の特性制御信号の切り替えを行えばよい。
【００３３】
次に、本実施の形態によるフィルタ回路の具体的な構成例について説明する。図９は、特性制御信号Ｖｃｍ（１≦ｍ≦Ｍ、Ｍは自然数）を１本だけ持つ（Ｍ＝１）、インピーダンス可変型フィルタ回路の回路構成例である。図９に示す回路において、符号Ｔｒ１〜Ｔｒ３はＭＯＳトランジスタ素子であり、Ｒ１、Ｒ２は抵抗素子であり、Ｃ１、Ｃ２は容量素子であり、Ｉ１は定電流回路である。またＩｎ１、Ｉｎ２は相補信号入力端子であり、Ｏｕｔ１、Ｏｕｔ２は相補信号出力端子であり、Ｖｃ１は特性制御信号入力端子である。さらに、ＶＤＤ、ＶＳＳは電源端子である。図９に示す回路において、Ｖｃ１が論理ローレベル（Ｌ）の場合はＴｒ３が非導通状態となるため、この回路の増幅率Ｇ１は以下の（４）式で示されるようになる。
【００３４】
Ｇ１≒Ｒｃ／Ｒｅ≒Ｒ１｛ｊｗ（２×Ｃ１）Ｒ２＋１｝／Ｒ２      （４）
また、Ｖｃ１が論理ハイレベル（Ｈ）の場合は、Ｔｒ３が導通状態となるため、この回路の増幅率Ｇ２は以下の（５）式のようになる。
【００３５】
Ｇ１≒Ｒｃ／Ｒｅ
≒Ｒ１｛ｊｗ（２×Ｃ１＋２×Ｃ２）Ｒ２＋１｝／Ｒ２              （５）
図１０は、横軸に周波数をとり、縦軸に増幅率をとり、図９に示すフィルタ回路の増幅率Ｇ１（Ｖｃ１＝Ｌ）、Ｇ２（Ｖｃ１＝Ｈ）の変化を示したグラフである。このように、本構成を取ることにより、Ｖｃ１を切り替えることでフィルタ特性を変化させることが容易に可能である。尚、ここでは、特性制御信号Ｖｃｍが１本（Ｍ＝１）の場合を例にとして示したが、本フィルタ回路のＴＲ３、Ｃ２の個数を増やすことにより、容易にＭ≧２以上の構成を取ることが可能である。上記インピーダンス可変型フィルタ回路を用いると、回路の小型化が可能であるという利点がある。
【００３６】
図１１は、特性制御信号Ｖｃｍ（１≦ｍ≦Ｍ、Ｍは自然数）を１本だけ持つ（Ｍ＝１）トランスバーサル型フィルタ回路の構成例である。図１１において、Ｉｎ１は信号入力端子、Ｏｕｔ１は信号出力端子であり、Ｄ１は遅延量Ｔ１の遅延素子、Ｄ２は遅延量Ｔ２の遅延素子である。Ｓは２入力（Ｉｓ１、Ｉｓ２）、遅延時間Ｔｓのセレクタ回路である。また、Ａは信号増幅率ａの増幅回路であり、Ｂは信号増幅率Ｂの増幅回路であり、Ｘは信号減算回路である。
【００３７】
図１１に示す回路において、特性制御信号Ｖｃ１が論理ロー・レベル（Ｌ）の場合は、セレクタ回路Ｓは入力Ｉｓ１を選択するため、入力信号Ｓｉｎは遅延素子Ｄ１を通過しＤ２をバイパスする。この場合の、このトランスバーサル型フィルタ回路の増幅率Ｇ３は、（６）式のようになる。
【００３８】
Ｇ３＝ａ＋ｂｅｘｐ｛―ｊω（Ｔ１＋Ｔｓ）｝          （６）
また、Ｖｃ１が論理ハイレベル（Ｈ）の場合は、セレクタ回路Ｓは入力Ｉｓ２を選択するため、入力信号Ｓｉｎは遅延素子Ｄ１、Ｄ２の両方を通過する。この回路の、このトランスバーサル型フィルタ回路の増幅率Ｇ４は（７）式のようになる。
【００３９】
Ｇ４＝ａ＋ｂｅｘｐ｛―ｊω（Ｔ１＋＋Ｔ２＋Ｔｓ）｝    （７）
図１２は、横軸に周波数、縦軸に増幅率を取って、図１１のフィルタ回路の増幅率Ｇ３（Ｖｃ１＝Ｌ）、Ｇ４（Ｖｃ１＝Ｈ）の変化を示したグラフである。図１１に示すように、Ｖｃ１が“Ｌ”の際の増幅率Ｇ１とＶｃ１が“Ｈ”の際の増幅率Ｇ２との周波数特性が異なっており、例えば増幅率Ｇ１は周波数１／２（Ｔ１＋Ｔｓ）において最大増幅率ａ＋ｂをとり、例えば増幅率Ｇ２は周波数１／２（Ｔ１＋Ｔ２＋Ｔｓ）において最大増幅率ａ＋ｂをとる。図１０に示す回路構成を用い、Ｖｃ１を切り替えることにより、フィルタ特性を変化させることができる。
【００４０】
尚、本実施の形態においては、特性制御信号Ｖｃｍが１本（Ｍ＝１）の場合を例にして説明したが、上記トランスバーサルフィルタ回路は、遅延回路の個数を増やすことによって、或いは、増幅回路の増幅率ａ、ｂの値の種類を増やすことによって、容易にＭ≧２以上の構成を取ることが可能である。
【００４１】
トランスバーサル型フィルタ回路を用いると、回路は大きくなりがちであるがより高周波数での動作が可能という利点がある。
尚、上記の各回路は、後述する第２の実施の形態による信号波形自動補正回路にも適用可能である。
【００４２】
次に、本発明の第２の実施の形態による信号波形自動補正回路について図面を参照しつつ説明する。本実施の形態による信号波形自動補正回路は、信号Ｓｏｕｔの波形情報を複数回に渡って記憶し、記憶された波形情報に基づいてフィルタ回路１０１の特性を制御する。この回路を用いると、動作に関しては本発明の第１の実施の形態による信号波形自動補正回路の場合よりも遅くなる方向になるが、波形情報をより精度よく検出することが可能となり、信号伝送エラー率をより低減し、安定な信号伝送が可能となるという利点がある。
【００４３】
図５は、本発明の第２の実施の形態による信号波形自動補正回路の構成例を示す機能ブロック図である。図５に示すように、本実施の形態による信号波形自動補正回路は、信号Ｓｏｕｔの波形情報を複数回に渡って記憶する機能を設けている。図５において、符号５０１はフィルタ回路、符号５０２は波形検出回路である。波形検出回路５０２は、信号サンプリング回路５０４と、エッジ位相検出回路５０５と、を有する。Ｖｓｎ（１≦ｎ≦Ｎ、Ｎは２以上の自然数）はサンプリング結果信号、Ｖｔｎ（１≦ｎ≦Ｎ）は検出結果信号である。この構成例では、波形検出回路５０２にエッジ位相記憶回路５０６を設けているが、波形検出回路５０２とは独立に設けても良い。
【００４４】
エッジ位相記憶回路５０６は、エッジ位相検出回路５０５からの波形検出結果信号Ｖｔｎ（１≦ｎ≦Ｎ）を入力し、波形記録信号Ｖｒｎ（１≦ｎ≦Ｎ）として出力する。波形記録信号Ｖｒｎは特性制御回路５０３の入力信号に用いる。特性制御回路５０３はフィルタ回路５０１の特性制御信号Ｖｃｍ（１≦ｍ≦Ｍ、Ｍは１以上の自然数）を出力する。
【００４５】
図６に、図５に示されるエッジ位相記憶回路５０６の具体的な回路構成例を示す。ここでは、信号Ｓｏｕｔをサンプリングする位相の数Ｎ＝８の場合を例にして説明する。入力される検出結果信号Ｖｔ１は、Ｌビット（Ｌは１以上の自然数）のカウンタ回路６０１の入力Ｄに入力される。カウンタ回路６０１には基準クロック信号ＣＫＳが与えられている。同様にカウンタ回路６０１に入力するリセット信号ＲＳＴは、カウント開始時にカウンタを０にリセットするための信号である。
【００４６】
図７に、図６に示すカウンタ回路６０１の真理値表を示す。基準クロック信号ＣＫＳの立ち上がりエッジ時点において入力Ｄが論理ハイレベル（Ｈ）の場合、カウンタ回路６０１のカウント値Ｑが１加算される（Ｑ＋１）。基準クロック信号ＣＫＳの立ち上がりエッジ時点において入力Ｄがローレベル（Ｌ）の場合、カウンタ回路６０１のカウント値Ｑは変化しない。従って、所定の時間の間に検出結果信号Ｖｔｎがハイレベルとなった回数をカウントする。カウント結果は、Ｌｂｉｔの波形記録信号Ｖｒ１として出力する。他の検出結果信号Ｖｔ２、Ｖｔ３、Ｖｔ４、Ｖｔ５、Ｖｔ６、Ｖｔ７、Ｖｔ８についても同様の構成を有しており、カウンタ回路６０２、６０３、６０４、６０５、６０６、６０７、６０８によりハイレベルとなった回数をカウントし、このカウント値をＬｂｉｔの波形記録信号として出力する。このＮ個×Ｌ  ｂｉｔの情報（本実施の形態ではＮ＝８）は、出力信号Ｓｏｕｔの切り替わるタイミング（エッジ位相）Ｔｅの分布を表す情報である。尚、各カウンタのビット数Ｌは、上記所望の情報を得るためのカウント値がオーバーフローしないよう設計すれば良い。
【００４７】
次に、図５の本発明の第２の構成例における特性制御回路５０３の動作について説明する。この特性制御回路５０３では、信号Ｓｏｕｔの切り替わるタイミング（エッジ位相）Ｔｅを複数回記録した波形記録信号Ｖｒｎ（１≦ｎ≦Ｎ）が入力される。この波形記録信号Ｖｒｎ（１≦ｎ≦Ｎ）は、信号Ｓｏｕｔの切り替わるタイミング（エッジ位相）Ｔｅの分布を表しているため、その統計的諸量を求めることにより、Ｔｅの変動幅を求めることが容易に可能である。例えばＮ＝８、Ｌ＝５、Ｖｔ１＝０、Ｖｔ２＝１、Ｖｔ３＝４、Ｖｔ４＝１０、Ｖｔ５＝４、Ｖｔ６＝１、Ｖｔ７＝０、Ｖｔ８＝０の場合には、その分布の平均値と分散はそれぞれ式（２）（３）のように求められる。
【００４８】
平均値        μ＝（２×１＋３×４＋４×１０＋５×４＋６×１）／（１＋４＋１０＋４＋１）                                      （２）
【００４９】
分散        σ２＝（２−４）２×１＋（３−４）２×４＋（５−４）２×４＋（６―４）２×１＝１６                                  （３）
【００５０】
これらの値を、現在の特性制御信号Ｖｃｍ（１≦ｍ≦Ｍ、Ｍは１以上の自然数）に対応するＴｅの変動幅検出結果として記憶する。
一般に、信号Ｓｏｕｔの符号間干渉量が多くなり信号波形の歪みが大きくなると、この切り替わるタイミング（エッジ位相）Ｔｅの変動幅は大きくなる。このため、エッジ位相の検出結果の分散の値が小さくなる方向、好ましくは最小となる方向にフィルタ回路５０１の特性を制御する特性制御信号Ｖｃｍの値を切り替えることにより、符号間干渉の補正特性を改善し自動的に信号波形の歪みを補正することが可能となる。例えば、特性制御信号Ｖｃｍを切り替えて再度Ｔｅの変動幅検出を行い、その新たな検出結果と、記憶している元の検出結果と、を比較し、変動幅の値が小さい方の特性制御信号Ｖｃｍを採用することにより、より適切な補正特性を選択することができる。これらの動作を繰り返すことにより、最適な補正特性を維持することが可能となる。
【００５１】
次に本発明の第３の実施の形態による信号波形自動補正回路について図面を参照して説明する。本実施の形態による信号波形自動補正回路では、フィルタ回路の出力信号のデータパターンを検出するパターン検出回路が設けられている。このパターン検出回路を設けることにより、伝送するデータが特定のパターンである時にのみ、波形検出回路または特性制御回路を動作させる構成を採ることが容易になる。パターン検出回路は、複数の位相時点において出力信号のサンプリングを行う期間として適しているか否かを検出するための回路であり、このパターン検出回路の検出結果に基づいて、サンプリングを行う期間として適していれば、サンプリングを行ってフィルタ調整を行う。
【００５２】
図８は、本実施の形態による信号波形自動補正回路の構成例を示すブロック図でありパターン検出回路を有する回路例である。図８に示すように、符号８０１は入力信号Ｓｉｎの波形を変化させるフィルタ回路であり、符号８０２はフィルタ回路８０１の出力信号Ｓｏｕｔを入力しその波形情報を検出する波形検出回路であり、符号８０３は波形検出回路８０２からの波形検出結果信号Ｖｔｎ（１≦ｎ≦Ｎ、Ｎは２以上の自然数）又は波形記録信号Ｖｒｎ（１≦ｎ≦Ｎ）を入力しフィルタ回路８０１の特性制御信号Ｖｃｍ（１≦ｍ≦Ｍ、Ｍは１以上の自然数）を出力する特性制御回路である。パターン検出回路８０７は、出力信号Ｓｏｕｔを入力し、出力信号Ｓｏｕｔと、予め記憶してあるアイドルパターンやテストパターン等のビット列と、を比較し、両者が不一致の場合には補正動作信号Ａｄｏｐｔをディスエーブル状態にし、両者が一致した場合にのみＡｄｏｐｔをイネーブル状態にする。
【００５３】
図８に示す例では、波形検出回路８０２と特性制御回路８０３との両方に補正動作信号Ａｄｏｐｔが入力される構成を有しているが、補正動作信号Ａｄｏｐｔがいずれか一方にのみ入力する構成にすることも可能である。波形検出回路８０２及び特性制御回路８０３は、補正動作信号Ａｄｏｐｔがイネーブル状態の時のみ動作し、ディスエーブル状態の時は直前の状態を保持し続ける。これにより、信号波形の自動補正動作、すなわちフィルタ回路特性の切替動作は、通常のデータ伝送時に行われることがなくなり、アイドルパターンやテストパターン等の誤りが生じても問題とならない信号を伝送している間に、自動的に信号波形の自動補正動作を行うことが可能となるとともに、正常な信号伝送を行うことができる。
【００５４】
以上説明したように、本発明の各実施の形態による信号波形自動補正回路によれば、ＬＳＩ等の論理回路に入力される信号波形を整形し正常なデジタル信号波形を復元すること、特に論理回路間で信号伝送を行う際に、用いる信号伝送路の伝送特性により発生する符号間干渉量に応じてそれを自動的に補正し、正常な信号伝送を実現することが可能である。また、外部からの擾乱等により、波形等化部の出力信号にノイズが重畳する可能性がある場合においても、正しく波形等化部の特性を検出し、その特性を最適に設定することの可能になる。
【００５５】
以上、実施の形態に沿って本発明を説明したが、本発明はこれらに制限されるものではない。その他、種々の変更、改良、組み合わせが可能なことは当業者に自明であろう。
【００５６】
【発明の効果】
以上述べたように本発明の信号波形自動補正回路によれば、信号波形を整形して正常なデジタル信号波形を復元することができる。また、外部からの擾乱等により、波形等化部の出力信号にノイズが重畳する可能性がある場合においても、正しく波形等化部の特性を検出し、その特性を最適に設定することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態による信号波形自動補正回路の基本構成例を示すブロック図である。
【図２】図１の信号波形自動補正回路に含まれる波形検出回路の具体的な回路構成例を示す図である。
【図３】図２に示す波形検出回路の動作を示すタイミングチャート図である。
【図４】図２に示す波形検出回路の入力信号にパルス状ノイズが重畳した場合の動作を示すタイミングチャート図である。
【図５】本発明の第２の実施の形態による信号波形自動補正回路の構成例を示す図である。
【図６】本発明の第２の実施の形態による信号波形自動補正回路におけるエッジ位相記憶回路の回路構成例を示す図である。
【図７】図６に示すエッジ位相記憶回路に設けられたカウンタ回路の真理値表である。
【図８】本発明の第３の実施の形態による信号波形自動補正回路であり、出力信号のデータパターンを検出する回路を設けた回路の構成例を示すブロック図である。
【図９】本発明の各実施の形態による信号波形自動補正回路におけるフィルタ回路としてインピーダンス可変型フィルタ回路を用いた場合のフィルタ回路の構成例を示す図である。
【図１０】図９のインピーダンス可変型フィルタ回路の増幅率の周波数依存性のＶｃ１による変化例を示すグラフである。
【図１１】本発明の各実施の形態による信号波形自動補正回路におけるフィルタ回路としてトランスバーサル型フィルタ回路を用いた場合のフィルタ回路の構成例を示す図である。
【図１２】図１１に示すトランスバーサル型フィルタ回路の増幅率の周波数依存性のＶｃ１による変化例を示すグラフである。
【図１３】従来の信号波形自動補正回路の一構成例である。
【図１４】図１３の信号波形自動補正回路の動作タイミングを説明する図であり、図１４（Ｂ）は図１４（Ａ）に示す動作において波形等化部の出力信号にノイズが乗った場合の誤動作の様子を示す図である。
【図１５】本発明の信号波形自動補正回路に含まれる波形検出回路の変形例による回路構成例を示す図である。
【符号の説明】
１０１，  ５０１，  ８０１    フィルタ回路
１０２，  ５０２，  ８０２    波形検出回路
１０３，  ５０３，  ８０３    特性制御回路
１０４，  ５０４    信号サンプリング回路
１０５，  ５０５    エッジ位相検出回路
５０６    エッジ位相記憶回路
８０７    パターン検出回路
Ｓｉｎ    入力信号
Ｓｏｕｔ  出力信号
Ｖｓｎ    サンプリング結果信号
Ｖｔｎ    検出結果信号
Ｖｒｎ    波形記録信号
Ｖｃｍ    特性制御信号
Ａｄｏｐｔ          補正動作信号
２０１，  ２０２，  ２０３，  ２０４，  ２０５，  ２０６，  ２０７，  ２０８    フリップフロップ回路
２０９    クロック位相生成回路
２１０，  ２１１，  ２１２，  ２１３，  ２１４，  ２１５，  ２１６，  ２１７    排他的論理和回路
２１８，  ２１９，  ２２０，  ２２１，  ２２２，  ２２３，  ２２４，  ２２５    フリップフロップ回路
ＣＫ１，  ＣＫ２，  ＣＫ３，  ＣＫ４，  ＣＫ５，  ＣＫ６，  ＣＫ７，  ＣＫ８，  ＣＫＳ    クロック信号
Ｖｓ１，  Ｖｓ２，  Ｖｓ３，  Ｖｓ４，  Ｖｓ５，  Ｖｓ６，  Ｖｓ７，  Ｖｓ８            サンプリング結果信号
Ｖｔ１，  Ｖｔ２，  Ｖｔ３，  Ｖｔ４，  Ｖｔ５，  Ｖｔ６，  Ｖｔ７，  Ｖｔ８  検出結果信号
Ｖｒ１，  Ｖｒ２，  Ｖｒ３，  Ｖｒ４，  Ｖｒ５，  Ｖｒ６，  Ｖｒ７，  Ｖｒ８    波形記録信号
Ｈ        論理ハイレベル
Ｌ        論理ローレベル
Ｔｅ      信号Ｓｏｕｔが切り替わるタイミング（エッジ位相）
Ｎｐ１    パルス性のノイズ
６０１，  ６０２，  ６０３，  ６０４，  ６０５，  ６０６，  ６０７，  ６０８    カウンタ回路
Ｄ        カウンタ回路の入力信号
ＲＳＴ    カウンタ回路のリセット信号
Ｑ        カウンタ回路の出力信号
Ｔｒ１，  Ｔｒ２，  Ｔｒ３    ＭＯＳトランジスタ素子
Ｒ１，  Ｒ２        抵抗素子
Ｃ１，  Ｃ２        容量素子
Ｉ１      定電流回路
Ｉｎ１，  Ｉｎ２    信号入力端子
Ｏｕｔ１，  Ｏｕｔ２          信号出力端子
ＶＤＤ，  ＶＳＳ    電源端子
Ｇ１，  Ｇ２，  ａ，  ｂ          増幅率
Ｄ１，  Ｄ２        遅延素子
Ｓ        セレクタ回路
Ｉｓ１，  Ｉｓ２    セレクタ回路の入力
Ｔ１，  Ｔ２，  Ｔｓ          遅延量
Ａ，  Ｂ  増幅回路
Ｘ        信号減算回路
【図１】
2004260352.tif 000003
【図２】
2004260352.tif 000004
【図３】
2004260352.tif 000005
【図４】
2004260352.tif 000006
【図５】
2004260352.tif 000007
【図６】
2004260352.tif 000008
【図７】
2004260352.tif 000009
【図８】
2004260352.tif 000010
【図９】
2004260352.tif 000011
【図１０】
2004260352.tif 000012
【図１１】
2004260352.tif 000013
【図１２】
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【図１３】
2004260352.tif 000015
【図１４】
2004260352.tif 000016
【図１５】
2004260352.tif 000017