(57)【要約】【課題】遅延プロファイル計算中における遅延プロファイルの蓄積量を低減することが可能なプリアンブルパス位置検出回路を提供する。【解決手段】逆拡散回路２は、受信信号から遅延量１〜Ｎ毎にプリアンブル遅延プロファイル、相関値を求める。各遅延量に対するアドレス１〜Ｎを生成して２分割し、スロット毎に交互に選択する書込信号を出力するアドレスデコード回路５と、書込信号により逆拡散回路２出力を格納するＮ／２ワードメモリ４と、Ｎ／２ワードメモリ４が選択されるアドレスと異なる遅延プロファイルを対象として前回の遅延プロファイルを格納するｍ×Ｌワードメモリ１１と、２つのメモリ４、１１の相関値とｍ個のシグネチャとの相関計算を行ない、シグネチャ毎に最大の相関値と最大のアドレス値を出力するシグネチャ検出回路と、前回の値より大の時、更新したパス位置情報を記億するｍワードメモリとより構成される。【選択図】      図１
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【特許請求の範囲】
【請求項１】
入力された受信信号（デジタルデータ）に対して各遅延時間毎の相関電力を算出することにより遅延プロファイルを生成してプリアンブルパス位置検出を周期的（スロット毎）に行うプリアンブルパス位置検出回路であって、前記遅延プロファイルが前記遅延時間に基づいて前半と後半とに分割され、周期毎に前半あるいは後半のいずれかを交互にプリアンブル検出し、周期毎の残りの区間は、検出区間と異なる前半あるいは後半を対象として、前回の周期で検出されたプリアンブルパス位置のみプリアンブル検出することを特徴とするプリアンブルパス位置検出回路。
【請求項２】
入力された受信信号（デジタルデータ）に対して各遅延時間毎の相関電力を算出することにより遅延プロファイルを生成してプリアンブルパス位置検出を周期的（スロット毎）に行うプリアンブルパス位置検出回路であって、前記遅延プロファイルが前記遅延時間に基づいて前半と後半とに分割され、周期毎に前半あるいは後半のいずれかを交互にプリアンブル検出し、周期毎の残りの区間は、検出区間と異なる前半あるいは後半を対象として、前回の周期より送信電力段階上げを利用して検出されたプリアンブルパス位置のみプリアンブル検出することを特徴とするプリアンブルパス位置検出回路。
【請求項３】
入力された受信信号を逆拡散してプリアンブル遅延プロファイルを測定するとともに相関値を求める逆拡散回路と、遅延量１〜Ｎ（Ｎは正の整数）のスクランブルコードを生成するスクランブルコード生成回路と、前記スクランブルコードの遅延量と同じになるアドレス１〜Ｎをスロット毎に生成する第１のアドレス生成回路と、前記アドレス１〜Ｎを２分割しスロット毎に交互に選択する書込信号を出力するアドレスデコード回路と、前記書込信号に基づいて前記遅延プロファイルを格納するＮ／２ワードメモリと、スロット毎に前記Ｎ／２ワードメモリが選択されるアドレスと異なる遅延プロファイルを対象として前記遅延プロファイルを格納するｍ×Ｌワードメモリと、前記Ｎ／２ワードメモリと前記ｍ×Ｌワードメモリとに対し前記書込信号に対応する読出信号を出力する第２のアドレス生成回路と、前記Ｎ／２ワードメモリおよび前記ｍ×Ｌワードメモリに格納された前記相関値とｍ（ｍは正の整数）個のシグネチャとの相関計算を行ない、シグネチャ毎に最大の相関値と相関値最大のアドレス値とを出力するシグネチャ検出回路と、パス位置情報（最大の相関値および相関値最大のアドレス値を含む）を入力し、前回の値より大きい時には更新したパス位置情報を記億するｍワードメモリと、より構成されることを特徴とするプリアンブルパス位置検出回路。
【請求項４】
前記逆拡散回路は、前記遅延量１〜Ｎの前記スクランブルコードを用いて、入力された受信信号に逆拡散を行い、前記プリアンブル遅延プロファイルを測定し、その遅延プロファイルから求めた前記相関値と合わせて前記Ｎ／２ワードメモリ４および前記ｍ×Ｌワードメモリに出力することを特徴とする請求項３記載のプリアンブルパス位置検出回路。
【請求項５】
前記Ｎ／２ワードメモリは、前記逆拡散回路から出力された前記遅延量１〜Ｎ（全サーチ区間）の前記プリアンブル遅延プロファイルおよび前記相関値の前半または後半のいずれかをスロット毎に交互に格納することを特徴とする請求項３又は４記載のプリアンブルパス位置検出回路。
【請求項６】
前記ｍ×Ｌワードメモリは、前記全サーチ区間の内、前記Ｎ／２ワードメモリに格納される区間を除くサーチ区間において、前記ｍワードメモリに格納された前記パス位置情報の内、前記Ｎ／２ワードメモリに格納される区間と異なるアドレスに対応するプリアンブル遅延プロファイルおよび相関値を格納することを特徴とする請求項３又は４記載のプリアンブルパス位置検出回路。
【請求項７】
前記シグネチャ検出回路は、前記Ｎ／２ワードメモリおよび前記ｍ×Ｌワードメモリに格納された相関値とｍ個のシグネチャとの相関計算を行ない、シグネチャ毎に最大の相関値と相関値最大のアドレス値とをｍワードメモリに格納することを特徴とする請求項３記載のプリアンブルパス位置検出回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、移動通信システムのランダムアクセスにおけるプリアンブルパス位置検出回路に関し、特に遅延プロファイル計算中における遅延プロファイルの蓄積量を低減することが可能なプリアンブルパス位置検出回路に関する。
【０００２】
【従来の技術】
従来のこの種のＣＤＭＡ受信機のマルチパス検出回路は、マルチパスサーチにより遅延プロファイルを測定し、第１のピークを検出する際には遅延プロファイルデータの全データブロックの最大値検索を実行し、第２位以降のピークを検出する際には、遅延プロファイルデータが更新されたデータブロックのみ最大値検索を再度行い、メモリブロック内の最大値情報を更新する。それ以外のデータブロック（メモリブロック）は一回目で検索した最大値情報を使用するため、第２位以降のピーク検出サイクル数は大幅に削減することが出来るとしている（例えば、特許文献１参照。）。
【０００３】
しかしながら、この従来の技術は、測定した遅延プロファイルを表す遅延プロファイルデータを複数のデータブロックに分割するものの、複数のデータブロックをそれぞれ対応する複数のメモリブロックに格納する、すなわちサーチ区間と同一サイズのメモリを必要とするため、回路規模が大きく集積化が困難であるという問題がある。
【０００４】
【特許文献１】
特開２００２−１６４８１５号公報
【０００５】
【発明が解決しようとする課題】
上述した従来のプリアンブルパス位置検出回路は、測定した遅延プロファイルを表す遅延プロファイルデータをメモリに格納する場合には、サーチ区間と同一サイズのメモリを必要とするため、回路規模が大きく集積化が困難であるという欠点がある。
【０００６】
本発明の目的は、このような従来の欠点を除去するため、サ−チ範囲全体を前半と後半との２区間に分け、サ−チ範囲の前半または後半のいずれかの選択区間と、残りの区間については、前回のアクセススロットにおけるパス位置情報に基づいて遅延プロファイルデータを格納するとともに、プリアンブル検出を行なうことにより、メモリの容量を減らし、回路規模を削減することができるプリアンブルパス位置検出回路を提供することにある。
【０００７】
【課題を解決するための手段】
本発明のプリアンブルパス位置検出回路は、入力された受信信号（デジタルデータ）に対して各遅延時間毎の相関電力を算出することにより遅延プロファイルを生成してプリアンブルパス位置検出を周期的（スロット毎）に行うプリアンブルパス位置検出回路であって、前記遅延プロファイルが前記遅延時間に基づいて前半と後半とに分割され、周期毎に前半あるいは後半のいずれかを交互にプリアンブル検出し、周期毎の残りの区間は、検出区間と異なる前半あるいは後半を対象として、前回の周期で検出されたプリアンブルパス位置のみプリアンブル検出することを特徴としている。
【０００８】
また、本発明のプリアンブルパス位置検出回路は、入力された受信信号（デジタルデータ）に対して各遅延時間毎の相関電力を算出することにより遅延プロファイルを生成してプリアンブルパス位置検出を周期的（スロット毎）に行うプリアンブルパス位置検出回路であって、前記遅延プロファイルが前記遅延時間に基づいて前半と後半とに分割され、周期毎に前半あるいは後半のいずれかを交互にプリアンブル検出し、周期毎の残りの区間は、検出区間と異なる前半あるいは後半を対象として、前回の周期より送信電力段階上げを利用して検出されたプリアンブルパス位置のみプリアンブル検出することを特徴としている。
【０００９】
また、本発明のプリアンブルパス位置検出回路は、入力された受信信号を逆拡散してプリアンブル遅延プロファイルを測定するとともに相関値を求める逆拡散回路と、遅延量１〜Ｎ（Ｎは正の整数）のスクランブルコードを生成するスクランブルコード生成回路と、前記スクランブルコードの遅延量と同じになるアドレス１〜Ｎをスロット毎に生成する第１のアドレス生成回路と、前記アドレス１〜Ｎを２分割しスロット毎に交互に選択する書込信号を出力するアドレスデコード回路と、前記書込信号に基づいて前記遅延プロファイルを格納するＮ／２ワードメモリと、スロット毎に前記Ｎ／２ワードメモリが選択されるアドレスと異なる遅延プロファイルを対象として前記遅延プロファイルを格納するｍ×Ｌワードメモリと、前記Ｎ／２ワードメモリと前記ｍ×Ｌワードメモリとに対し前記書込信号に対応する読出信号を出力する第２のアドレス生成回路と、前記Ｎ／２ワードメモリおよび前記ｍ×Ｌワードメモリに格納された前記相関値とｍ（ｍは正の整数）個のシグネチャとの相関計算を行ない、シグネチャ毎に最大の相関値と相関値最大のアドレス値とを出力するシグネチャ検出回路と、パス位置情報（最大の相関値および相関値最大のアドレス値を含む）を入力し、前回の値より大きい時には更新したパス位置情報を記億するｍワードメモリと、より構成されることを特徴としている。
【００１０】
また、前記逆拡散回路は、前記遅延量１〜Ｎの前記スクランブルコードを用いて、入力された受信信号に逆拡散を行い、前記プリアンブル遅延プロファイルを測定し、その遅延プロファイルから求めた前記相関値と合わせて前記Ｎ／２ワードメモリ４および前記ｍ×Ｌワードメモリに出力することを特徴としている。
【００１１】
また、前記Ｎ／２ワードメモリは、前記逆拡散回路から出力された前記遅延量１〜Ｎ（全サーチ区間）の前記プリアンブル遅延プロファイルおよび前記相関値の前半または後半のいずれかをスロット毎に交互に格納することを特徴としている。
【００１２】
また、前記ｍ×Ｌワードメモリは、前記全サーチ区間の内、前記Ｎ／２ワードメモリに格納される区間を除くサーチ区間において、前記ｍワードメモリに格納された前記パス位置情報の内、前記Ｎ／２ワードメモリに格納される区間と異なるアドレスに対応するプリアンブル遅延プロファイルおよび相関値を格納することを特徴としている。
【００１３】
また、前記シグネチャ検出回路は、前記Ｎ／２ワードメモリおよび前記ｍ×Ｌワードメモリに格納された相関値とｍ個のシグネチャとの相関計算を行ない、シグネチャ毎に最大の相関値と相関値最大のアドレス値とをｍワードメモリに格納することを特徴としている。
【００１４】
【発明の実施の形態】
次に、本発明の実施の形態について図面を参照して説明する。
【００１５】
図１は、本発明のプリアンブルパス位置検出回路の一つの実施の形態を示すブロック図である。
【００１６】
図１に示す本実施の形態は、逆拡散回路２と、スクランブルコード生成回路３と、Ｎ／２ワードメモリ４と、アドレス生成回路５と、アドレスデコード回路６と、位置情報生成回路１０と、ｍ×Ｌワードメモリ１１と、カウンタ１２とを有する遅延プロファイル生成回路１と、シグネチャ検出回路７と、ｍワードメモリ８と、アドレス生成回路９とより構成されている。
【００１７】
次に、本実施の形態のプリアンブルパス位置検出回路について図１を参照して詳細に説明する。
【００１８】
遅延プロファイル生成回路１の逆拡散回路２は、スクランブルコード生成回路３で生成されたスクランブルコードを用いて、入力された受信信号に逆拡散を行い、プリアンブル遅延プロファイルを測定し、その遅延プロファイルから求めた相関値と合わせて、Ｎ／２ワードメモリ４およびｍ×Ｌワードメモリ１１に出力する。
【００１９】
スクランブルコード生成回路３は、アドレス生成回路５で生成されるライトアドレス信号と同期して、遅延量１〜Ｎ（Ｎは正の整数）のスクランブルコードを逆拡散回路２に出力する。
【００２０】
アドレス生成回路５は、スクランブルコード生成回路３が生成するスクランブルコードの遅延量と同じになるアドレス１〜Ｎをスロット毎に生成し、ライトアドレス信号としてＮ／２ワードメモリ４、ｍ×Ｌワードメモリ１１およびアドレスデコード回路６に出力する。
【００２１】
アドレスデコード回路６は、アドレス生成回路５から出力されたライトアドレス信号が１〜Ｎ／２の時とＮ／２＋１〜Ｎの時とをスロット番号により交互に選択し、選択した区間を示すライトイネーブル信号１をＮ／２ワードメモリ４に出力する。また、ｍワードメモリ８に格納されている位置情報（アドレス値）を入力し、非選択区間の範囲の中で２つのアドレスが一致する場合に、ライトイネーブル信号２をｍ×Ｌワードメモリ１１とカウンタ１２とに出力する。
【００２２】
カウンタ１２は、ｍ×Ｌワードメモリ１１へ出力されるライトイネーブル信号２をカウントアップしたライトアドレスをｍ×Ｌワードメモリ１１に出力する。
【００２３】
Ｎ／２ワードメモリ４は、逆拡散回路２から出力された全サーチ区間Ｎのプリアンブル遅延プロファイルおよび相関値の内、アドレスデコード回路６から出力されたライトイネーブル信号１に従って、前半または後半のいずれかを格納する。
【００２４】
ｍ×Ｌワードメモリ１１は、全サーチ区間Ｎの内、Ｎ／２ワードメモリ４に格納される区間を除くサーチ区間において、アドレスデコード回路６から出力されたライトイネーブル信号２に従って、位置情報（アドレス値）と一致するアドレスにのみ、プリアンブル遅延プロファイル、相関値およびアドレス生成回路５の生成するライトアドレス信号（位置情報）とを格納する。
【００２５】
アドレス生成回路９は、シグネチャ検出回路７が、Ｎ／２ワードメモリ４およびｍ×Ｌワードメモリ１１に格納された相関値を読み出す際に、Ｎ／２ワードメモリ４とｍ×Ｌワードメモリ１１とに対し、リードアドレスおよびリードイネーブル信号を出力し、ｍワードメモリ８に対して、１〜Ｎの範囲のアドレス値（＝位置情報）を出力する。
【００２６】
シグネチャ検出回路７は、Ｎ／２ワードメモリ４およびｍ×Ｌワードメモリ１１に格納された相関値とｍ個のシグネチャとの相関計算を行ない、シグネチャ毎に最大の相関値と相関値最大のアドレス値とをｍワードメモリ８に格納する。
【００２７】
ｍワードメモリ８は、シグネチャ検出回路７よりパス位置情報（最大の相関値および相関値最大のアドレス値を含む）を入力し、前回の値より大きい時には更新したパス位置情報を記億するとともに出力する。
【００２８】
位置情報生成回路１０は、更新されたパス位置情報から次スロットのプリアンブル検出を行うためのアドレスを生成してアドレスデコード回路６に出力する。
【００２９】
次に、アドレスデコード回路の具体例について説明する。図２は、図１に示すアドレスデコード回路の構成例を示すブロック図である。
【００３０】
図２によると、アドレスデコード回路６は、デコード回路６１〜６４と、選択回路６５と、論理和回路６６と、論理積回路６７とより構成されている。
【００３１】
デコード回路６１は、アドレス生成回路５から出力されたライトアドレス信号が全アドレスＮの前半の１〜Ｎ／２の時にイネーブル信号を出力し、デコード回路６２は、全アドレスＮの後半のＮ／２＋１〜Ｎの時にイネーブル信号を出力する。
【００３２】
選択回路６５は、デコード回路６１、６２出力の２つのイネーブル信号を入力して、スロット番号により交互に選択し、Ｎ／２ワードメモリ４に対してライトイネーブル信号１をＮ／２ワードメモリ４に出力する。
【００３３】
デコード回路６３は、アドレス生成回路５から出力されたアドレスがシグネチャ１位置情報に等しい時にイネーブル信号を出力し、デコード回路６４は、同じくシグネチャｍ（ｍは正の整数）位置情報に等しい時にイネーブル信号を出力する。
【００３４】
論理和回路６６は、デコード回路６３、６４および図示しないデコード回路（シグネチャ２〜シグネチャｍ−１に対応するデコード回路）からのイネーブル信号を入力し、論理和演算より求めたイネーブル信号を論理積回路６７に出力する。
【００３５】
論理積回路６７は、選択回路６５の出力がイネーブルの時、論理和回路６６の出力をディスエーブルし、選択回路６５の出力がディスエーブルの時、論理和回路６６の出力をイネーブルした、ライトイネーブル信号２をｍ×Ｌワードメモリ１１に出力する。
【００３６】
以上の構成のアドレスデコード回路の動作について図３を参照して説明する。図３は、図１に示すアドレスデコード回路の動作を示すタイムチャートである。
【００３７】
デコード回路６１は、アドレス生成回路５からの出力が全アドレス（Ｎ＝１〜２５６とする。）の前半（Ｎ＝１〜１２８）の時では“１”であり、後半（Ｎ＝１２９〜２５６）の時では“０”となる。デコード回路６２は、アドレス生成回路５からの出力がＮ＝１〜１２８の時では“０”であり、Ｎ＝１２９〜２５６の時では“１”となる。したがって、選択回路６５はスロット番号が偶数のとき、デコード回路６１の出力を、奇数のときデコード回路６２の出力を選択したライトイネーブル信号１をＮ／２ワードメモリ４に出力する。Ｎ／２ワードメモリ４は、ライトイネーブル信号１が“１”のとき、選択され書き込みが行なわれる。結果として、Ｎ／２ワードメモリ４は、スロット２Ｋ、２Ｋ＋２、・・・・では、Ｎ＝１〜１２８の相関結果が格納され（図４）、スロット２Ｋ−１、２Ｋ＋１、・・・・ではＮ＝１２９〜２５６の相関結果が格納される（図５）。すなわち、全アドレスの１／２のメモリ容量に前半／後半が交互に格納される。
【００３８】
また、ライトイネーブル信号２は、ライトイネーブル信号１が“０”の時に、ｍワードメモリ８から出力されたシグネチャ１〜ｍの位置情報（アドレス値）に対応した位置でのみｍ×Ｌワードメモリ１１に出力される。
【００３９】
次に、アドレス生成回路の具体例について説明する。図６は、図１に示すアドレス生成回路の構成例を示すブロック図である。
【００４０】
図６によると、アドレス生成回路９は、Ｎカウンタ９１と、ｍカウンタ９２と、選択回路９３とより構成されている。
【００４１】
Ｎカウンタ９１は、スロット番号を入力し、スロット毎に生成したカウント値１〜Ｎの前半（カウント値１〜Ｎ／２）あるいは後半（カウント値Ｎ／２＋１〜Ｎ）を示すリードイネーブル信号１を生成する。また、最上位ビットをマスクしたカウント値を、リードアドレス（アドレス出力１）として、リードイネーブル信号１とともにＮ／２ワードメモリ４に出力する。
【００４２】
ｍカウンタ９２は、スロット番号により各スロットの前半あるいは後半で、カウント値１〜ｍ（アドレス出力２）とリードイネーブル信号２とを生成し、ｍ×Ｌワードメモリ１１に出力する。
【００４３】
選択回路９３は、リードイネーブル信号１によりＮ／２ワードメモリ４から読み出されるときには、Ｎカウンタ９１出力のカウント値１〜Ｎをパス位置出力として出力し、リードイネーブル信号２によりｍ×Ｌワードメモリ１１から読み出されるときには、ｍ×Ｌワードメモリ１１から読み出された位置情報（パス位置入力）を選択し、パス位置出力（プリアンブル検出の位置情報）として、ｍワードメモリ８に出力する。
【００４４】
以上の構成のアドレス生成回路の動作について図７を参照して説明する。図７は、図１に示すアドレス生成回路の動作を示すタイムチャートである。
【００４５】
図７によると、アドレス生成回路９は、スロット２Ｋ−１の前半（Ｎ＝１〜１２８）では、ｍカウンタ９２から出力されたアドレス出力２（カウント値１〜ｍ）およびリードイネーブル信号２により、ｍ×Ｌワードメモリ１１から読み出されたパス位置入力を選択しパス位置出力として出力する。このパス位置出力に基く相関値がｍ×Ｌワードメモリ１１からシグネチャ検出回路７により読み出される。また、スロット２Ｋ−１の後半（Ｎ＝１２９〜２５６）では、Ｎカウンタ９１から出力されたアドレス出力１およびリードイネーブル信号１により、Ｎ／２ワードメモリ４からパス位置１２９〜２５６の相関値として、シグネチャ検出回路７により読み出される。
【００４６】
以上の動作の結果として、スロット２Ｋ−１、２Ｋ＋１、・・・・の前半およびスロット２Ｋ、２Ｋ＋２、・・・・ｎの後半では、各スロットの前半／後半のカウント値（アドレス値）に対応して、ｍ×Ｌワードメモリ１１から読み出されたパス位置入力の位置情報が出力され、スロット２Ｋ−１、２Ｋ＋１、・・・・の後半およびスロット２Ｋ、２Ｋ＋２、・・・・ｎの前半では、それぞれの連続するカウント値（アドレス値）に当たる位置情報、すなわち後半または前半に当たるアドレス値がパス位置として、ｍワードメモリ８に対して出力される。
【００４７】
ｍワードメモリ８は、各アドレス位置において、シグネチャ検出回路７から出力される各シグネチャとの相関値およびこの位置情報が格納済みの相関値より大の場合に格納する。
【００４８】
次に、遅延量Ｎ＝２５６（サーチ範囲１〜２５６）、シグネチャｍ＝８（８種類）の場合の動作について説明する。
【００４９】
図８は、スロット２Ｋ−１におけるｍワードメモリに格納されたプリアンブル検出結果の例を示す図である。
【００５０】
図８によると、スロット２Ｋ−１において、Ｎ／２ワードメモリ４の位置１２９から２５６の連続した区間と、ｍ×Ｌワードメモリ１１の検出位置５、１０、３０、２０、１００、５０のアドレス値（位置情報）とをプリアンブル検出した結果である。シグネチャ１は検出位置＝５、相関値＝５であり、シグネチャ２は検出位置＝１０、相関値＝１２０であり、シグネチャ３は検出位置＝２００、相関値＝１９０などとなっている。これらのプリアンブル検出結果の位置情報は、位置情報生成回路１０を介して、アドレスデコード回路６に入力される。
【００５１】
図９は、スロット２Ｋの後半において、ライトイネーブル信号２とカウンタとの関係を示している。ライトイネーブル信号２は、スロット２Ｋの後半のカウント値（位置情報）において、シグネチャ３に対応する位置２００およびシグネチャ７に対応する位置２２０で“１”となり、他の位置では“０”となる。また、カウンタ１２は、位置２００では“１”を、位置２２０では“２”をアドレス信号として、ｍ×Ｌワードメモリ１１に対して出力している。
【００５２】
これより、スロット２Ｋにおけるｍ×Ｌワードメモリ１１は、図１０に示すように、アドレス１には位置情報として２００およびその位置での相関値１が格納され、アドレス２には位置情報として２２０およびその位置での相関値２が格納される。また、アドレス生成回路９では、スロット２Ｋの後半において、図７に示すように、位置情報２００、２２０がパス位置出力として出力される。
【００５３】
次に、パワーランピングステップ（送信電力段階上げ）によるプリアンブル試行を行なう場合について説明する。図１１は、シグネチャ３のプリアンブル検出結果を示す図である。
【００５４】
図１１は、横軸に検出タイミング（位置相当）を、縦軸に相関値をそれぞれ示したものである。スロット毎に１．５倍ずつ送信電力を増加させながらプリアンブル試行を行なう場合、スロット２Ｋ−１の時、相関値１９０が検出閾値２５０以下であれば、スロット２Ｋでは送信電力が１．５倍の相関値２８５になって検出される。このスロット２Ｋでは、検出閾値２５０を超えているため、ここでプリアンブル試行が完了し、スロット２Ｋ＋１には、相関値が現われない。
【００５５】
図１２は、図１１のスロット２Ｋにおける、シグネチャ検出回路とアドレス生成回路の動作の結果としての、ｍワードメモリ８の状態の内、シグネチャ３の状態が示されている。
【００５６】
以上の本発明の実施の形態によれば、サ−チ範囲全体を前半と後半との２区間に分けて交互に選択し、言い換えれば、２回のアクセススロットの期間でサ−チ範囲全体について一通りのプリアンブル検出を行なうものであって、残りの区間では、各スロットのサーチ対象から外れた前半または後半に対応するアドレスの内、シグネチャのｍ値を最大値とするプリアンブル検出結果に基づくアドレスに限定しているため、従来のサーチ区間と同一サイズのメモリ容量に対して、１／２＋シグネチャ数に低減したメモリ容量で、全区間のプリアンブル検出動作を行うことができる。
【００５７】
【発明の効果】
以上説明したように、本発明のプリアンブルパス位置検出回路によれば、サ−チ範囲全体を前半と後半との２区間に分け、サ−チ範囲の前半または後半のいずれかの選択区間と、残りの区間については、前回のアクセススロットにおけるパス位置情報に基づいて遅延プロファイルデータを格納するとともに、プリアンブル検出を行なうことにより、メモリの容量を１／２程度に減らし、回路規模を削減することができるという効果がある。
【００５８】
従って、回路規模の大幅削減により、集積化が可能となり、装置の大容量化、低コスト化を図ることができる。
【図面の簡単な説明】
【図１】本発明のプリアンブルパス位置検出回路の一つの実施の形態を示すブロック図である。
【図２】図１に示すアドレスデコード回路の構成例を示すブロック図である。
【図３】図１に示すアドレスデコード回路の動作を示すタイムチャートである。
【図４】Ｎ／２ワードメモリにスロット２Ｋ、２Ｋ＋２、・・・・におけるＮ＝１〜１２８の相関結果が格納された場合を示す図である。
【図５】Ｎ／２ワードメモリにスロット２Ｋ−１、２Ｋ＋１、・・・・におけるＮ＝１２９〜２５６の相関結果が格納された場合を示す図である。
【図６】図１に示すアドレス生成回路の構成例を示すブロック図である。
【図７】図１に示すアドレス生成回路の動作を示すタイムチャートである。
【図８】スロット２Ｋ−１におけるｍワードメモリに格納されたプリアンブル検出結果の例を示す図である。
【図９】図３に示すスロット２Ｋの後半において、ライトイネーブル信号２とカウンタとの関係を示す図である。
【図１０】スロット２Ｋにおけるｍ×Ｌワードメモリの内容を示す図である。
【図１１】シグネチャ３のプリアンブル検出結果を示す図である。
【図１２】図１１のスロット２Ｋにおける、シグネチャ検出回路とアドレス生成回路の動作の結果としての、ｍワードメモリの状態の内、シグネチャ３の状態を示す図である。
【符号の説明】
１    遅延プロファイル生成回路
２    逆拡散回路
３    スクランブルコード生成回路
４    Ｎ／２ワードメモリ
５    アドレス生成回路
６    アドレスデコード回路
７    シグネチャ検出回路
８    ｍワードメモリ
９    アドレス生成回路
１０    位置情報生成回路
１１    ｍ×Ｌワードメモリ
１２    カウンタ
６１、６２、６３、６４    デコード回路
６５、９３    選択回路
６６    論理和回路
６７    論理積回路
９１    Ｎカウンタ
９２    ｍカウンタ
９３    選択回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2004242062.tif 000009
【図８】
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【図９】
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【図１０】
2004242062.tif 000012
【図１１】
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【図１２】
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