(57)【要約】【課題】不純物拡散領域及びゲート電極のレイアウトを変更することなくトランジスタの並列接続数を変更することが可能なベーシックセルを用いた半導体装置を提供する。【解決手段】この半導体装置は、半導体基板上にゲート絶縁膜を介して平行に形成された複数のゲート電極５、６と、複数のゲート電極の両側の半導体基板内に、複数のゲート電極の長手方向に所定の間隔を空けて隣接して形成された複数のソース・ドレイン領域１〜４と、第１群のベーシックセルの各々において、層間絶縁膜に設けられた開口を通して複数のソース・ドレイン領域の一部に接続された配線７等と、第２群のベーシックセルの各々において、層間絶縁膜に設けられた開口を通して複数のソース・ドレイン領域に接続された配線７等と、層間絶縁膜に設けられた開口を通して複数のゲート電極に接続された配線１７、１９とを具備する。【選択図】  図３
2004327540.tif 000002
【特許請求の範囲】
【請求項１】
ベーシックセルタイプの半導体装置であって、
各ベーシックセルにおいて、半導体基板上にゲート絶縁膜を介して平行に形成された複数のゲート電極と、
各ベーシックセルにおいて、前記複数のゲート電極の両側の前記半導体基板内に、前記複数のゲート電極の長手方向に所定の間隔を空けて隣接して形成された複数のソース・ドレイン領域と、
第１群のベーシックセルの各々において、層間絶縁膜に設けられた開口を通して前記複数のソース・ドレイン領域の一部に接続された配線と、
第２群のベーシックセルの各々において、層間絶縁膜に設けられた開口を通して前記複数のソース・ドレイン領域に接続された配線と、
各ベーシックセルにおいて、層間絶縁膜に設けられた開口を通して前記複数のゲート電極に接続された配線と、
を具備する半導体装置。
【請求項２】
各ベーシックセルにおいて、前記複数のソース・ドレイン領域のチャネル幅が互いに等しい、請求項１記載の半導体装置。
【請求項３】
各ベーシックセルにおいて、前記複数のソース・ドレイン領域のチャネル幅が所定の比率を有する、請求項１記載の半導体装置。
【請求項４】
各ベーシックセルにおいて、前記複数のソース・ドレイン領域が、少なくとも１つのＰ型不純物拡散領域と複数のＮ型不純物拡散領域とを含む、請求項１〜３のいずれか１項記載の半導体装置。
【請求項５】
各ベーシックセルにおいて、前記少なくとも１つのＰ型不純物拡散領域のチャネル幅が、各々のＮ型不純物拡散領域のチャネル幅よりも大きい、請求項４記載の半導体装置。
【請求項６】
ベーシックセルタイプの半導体装置であって、
各ベーシックセルにおいて、半導体基板上にゲート絶縁膜を介して平行に形成された複数のゲート電極と、
各ベーシックセルにおいて、前記複数のゲート電極の両側の前記半導体基板内に、前記複数のゲート電極の長手方向に所定の間隔を空けて隣接して形成され、２つのゲート電極の間の領域において互いに連結されている複数のソース・ドレイン領域と、
第１群のベーシックセルの各々において、層間絶縁膜に設けられた開口を通して前記複数のソース・ドレイン領域のソース及びドレインの内の一方に接続された配線と、
第２群のベーシックセルの各々において、層間絶縁膜に設けられた開口を通して前記複数のソース・ドレイン領域の少なくともソースに接続された配線と、
各ベーシックセルにおいて、層間絶縁膜に設けられた開口を通して前記複数のゲート電極に接続された配線と、
を具備する半導体装置。
【請求項７】
ベーシックセルタイプの半導体装置の製造方法であって、
各ベーシックセルにおいて、半導体基板上にゲート絶縁膜を介して平行に複数のゲート電極を形成するステップと、
各ベーシックセルにおいて、前記複数のゲート電極の両側の前記半導体基板内に、前記複数のゲート電極の長手方向に所定の間隔を空けて隣接して複数のソース・ドレイン領域を形成するステップと、
第１群のベーシックセルの各々において、層間絶縁膜に設けられた開口を通して前記複数のソース・ドレイン領域の一部に配線を接続し、第２群のベーシックセルの各々において、層間絶縁膜に設けられた開口を通して前記複数のソース・ドレイン領域に配線を接続し、各ベーシックセルにおいて、層間絶縁膜に設けられた開口を通して前記複数のゲート電極に配線を接続するステップと、
を具備する製造方法。
【請求項８】
ベーシックセルタイプの半導体装置の製造方法であって、
各ベーシックセルにおいて、半導体基板上にゲート絶縁膜を介して平行に複数のゲート電極を形成するステップと、
各ベーシックセルにおいて、前記複数のゲート電極の両側の前記半導体基板内に、前記複数のゲート電極の長手方向に所定の間隔を空けて隣接し、２つのゲート電極の間の領域において互いに連結されている複数のソース・ドレイン領域を形成するステップと、
第１群のベーシックセルの各々において、前記複数のソース・ドレイン領域のソース及びドレインの内の一方に配線を接続し、第２群のベーシックセルの各々において、層間絶縁膜に設けられた開口を通して前記複数のソース・ドレイン領域の少なくともソースに配線を接続し、各ベーシックセルにおいて、層間絶縁膜に設けられた開口を通して前記複数のゲート電極に配線を接続するステップと、を具備する製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ベーシックセルを用いてレイアウト設計が行われるゲートアレイ等の半導体装置に関し、さらに、そのような半導体装置の製造方法に関する。
【０００２】
【従来の技術】
ゲートアレイにおいては、ソース・ドレイン領域上に２本のゲート電極が配置されたベーシックセルを用いてレイアウト設計が行われることがある。このようなゲートアレイは、ベーシックセルタイプと呼ばれている。ベーシックセルタイプのゲートアレイは、既に一定の工程まで製造されたウエハに追加の工程を施すだけで様々な回路を構成することができるので、用途が定められた複数種類のスタンダードセルを用いてレイアウト設計が完了してから製造を開始するスタンダードセルタイプのゲートアレイよりも、開発期間が短くて済むという特徴を有している。
【０００３】
ところで、ゲートアレイに含まれているトランジスタに要求される電流供給能力は、そのトランジスタが使用される回路によって異なる。例えば、出力回路においては、大きな電流供給能力が要求される。そこで、従来のベーシックセルタイプのレイアウト設計においては、ベーシックセルのサイズを大きな電流供給能力が要求されるトランジスタに合わせて決定するか、あるいは、大きな電流供給能力が要求される場合に、トランジスタを複数個並列に接続することにより対処していた。
【０００４】
しかしながら、ベーシックセルのサイズを大きな電流供給能力が要求されるトランジスタに合わせて決定すると、大きな電流供給能力が要求されないトランジスタにおいては無駄な電力が消費されるので、消費電力面で不利になってしまう。一方、トランジスタを複数個並列に接続すると、複数のソース同士、複数のドレイン同士、複数のゲート電極同士をそれぞれ接続しなければならいので、配線が複雑になってしまう。
【０００５】
そこで、下記の特許文献１には、Ｐ型及びＮ型不純物拡散領域のレイアウトを変更することなく、ドレイン若しくはソース電極とゲート電極のパターンレイアウトを変更することにより、多種類の論理回路を構成可能であるとともに、トランジスタサイズの変更が容易である半導体装置について述べられている。
【０００６】
この半導体装置においては、複数のＰ型不純物拡散領域と複数のＮ型不純物拡散領域とが並列に形成されている。複数のトランジスタを並列に接続する場合には、複数の不純物拡散領域を配線で接続すると共に、複数の不純物拡散領域にまたがってゲート電極が形成される。
【０００７】
しかしながら、特許文献１によれば、トランジスタのサイズを変更するために、ゲート電極を変更しなければならない。従って、予めゲート電極を形成したウエハを製造しておくことはできず、回路の仕様が決定された後で、ゲート電極のレイアウト設計を変更して、ウエハ上にゲート電極を形成する等の工程が追加されることになるので、ゲートアレイの開発期間が増大するという問題がある。
【０００８】
【特許文献１】
特開平４−１１１４４９号公報  （第３頁、第２図）
【０００９】
【発明が解決しようとする課題】
そこで、上記の点に鑑み、本発明は、不純物拡散領域及びゲート電極のレイアウトを変更することなくトランジスタの並列接続数を変更することが可能なベーシックセルを用いた半導体装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】
以上の課題を解決するため、本発明の第１の実施形態に係る半導体装置は、ベーシックセルタイプの半導体装置であって、各ベーシックセルにおいて、半導体基板上にゲート絶縁膜を介して平行に形成された複数のゲート電極と、各ベーシックセルにおいて、複数のゲート電極の両側の半導体基板内に、複数のゲート電極の長手方向に所定の間隔を空けて隣接して形成された複数のソース・ドレイン領域と、第１群のベーシックセルの各々において、層間絶縁膜に設けられた開口を通して複数のソース・ドレイン領域の一部に接続された配線と、第２群のベーシックセルの各々において、層間絶縁膜に設けられた開口を通して複数のソース・ドレイン領域に接続された配線と、各ベーシックセルにおいて、層間絶縁膜に設けられた開口を通して複数のゲート電極に接続された配線とを具備する。
【００１１】
ここで、各ベーシックセルにおいて、複数のソース・ドレイン領域のチャネル幅を、互いに等しくしても良いし、所定の比率を有するようにしても良い。さらに、各ベーシックセルにおいて、複数のソース・ドレイン領域が、少なくとも１つのＰ型不純物拡散領域と複数のＮ型不純物拡散領域とを含むようにしても良い。その場合に、少なくとも１つのＰ型不純物拡散領域のチャネル幅を、各々のＮ型不純物拡散領域のチャネル幅よりも大きくすることが望ましい。
【００１２】
また、本発明の第２の実施形態に係る半導体装置は、ベーシックセルタイプの半導体装置であって、各ベーシックセルにおいて、半導体基板上にゲート絶縁膜を介して平行に形成された複数のゲート電極と、各ベーシックセルにおいて、複数のゲート電極の両側の半導体基板内に、複数のゲート電極の長手方向に所定の間隔を空けて隣接して形成され、２つのゲート電極の間の領域において互いに連結されている複数のソース・ドレイン領域と、第１群のベーシックセルの各々において、層間絶縁膜に設けられた開口を通して複数のソース・ドレイン領域のソース及びドレインの内の一方に接続された配線と、第２群のベーシックセルの各々において、層間絶縁膜に設けられた開口を通して複数のソース・ドレイン領域の少なくともソースに接続された配線と、各ベーシックセルにおいて、層間絶縁膜に設けられた開口を通して複数のゲート電極に接続された配線とを具備する。
【００１３】
さらに、本発明の第１の実施形態に係る半導体装置の製造方法は、ベーシックセルタイプの半導体装置の製造方法であって、各ベーシックセルにおいて、半導体基板上にゲート絶縁膜を介して平行に複数のゲート電極を形成するステップと、各ベーシックセルにおいて、複数のゲート電極の両側の半導体基板内に、複数のゲート電極の長手方向に所定の間隔を空けて隣接して複数のソース・ドレイン領域を形成するステップと、第１群のベーシックセルの各々において、層間絶縁膜に設けられた開口を通して複数のソース・ドレイン領域の一部に配線を接続し、第２群のベーシックセルの各々において、層間絶縁膜に設けられた開口を通して複数のソース・ドレイン領域に配線を接続し、各ベーシックセルにおいて、層間絶縁膜に設けられた開口を通して複数のゲート電極に配線を接続するステップとを具備する。
【００１４】
また、本発明の第２の実施形態に係る半導体装置の製造方法は、ベーシックセルタイプの半導体装置の製造方法であって、各ベーシックセルにおいて、半導体基板上にゲート絶縁膜を介して平行に複数のゲート電極を形成するステップと、各ベーシックセルにおいて、複数のゲート電極の両側の半導体基板内に、複数のゲート電極の長手方向に所定の間隔を空けて隣接し、２つのゲート電極の間の領域において互いに連結されている複数のソース・ドレイン領域を形成するステップと、第１群のベーシックセルの各々において、複数のソース・ドレイン領域のソース及びドレインの内の一方に配線を接続し、第２群のベーシックセルの各々において、層間絶縁膜に設けられた開口を通して複数のソース・ドレイン領域の少なくともソースに配線を接続し、各ベーシックセルにおいて、層間絶縁膜に設けられた開口を通して複数のゲート電極に配線を接続するステップとを具備する。
【００１５】
本発明によれば、各ベーシックセルにおいて複数のゲート電極を共通に形成しておき、配線の変更のみで複数のトランジスタを並列に接続できるようにしたので、不純物拡散領域及びゲート電極のレイアウトを変更することなく、トランジスタの並列接続数を変更することが可能となる。
【００１６】
【発明の実施の形態】
以下、図面に基づいて本発明の実施の形態について説明する。なお、同一の構成要素には同一の参照番号を付して、説明を省略する。
まず、本発明の第１の実施形態に係る半導体装置について説明する。図１に、本発明の第１の実施形態に係る半導体装置における基本的なセル構造を示す。
【００１７】
図１に示すように、この半導体装置は、半導体基板上にゲート絶縁膜を介して平行に形成された複数のゲート電極５、６と、ゲート電極５、６の両側の半導体基板内に、ゲート電極５、６の長手方向に所定の間隔を空けて隣接して形成された複数のＰ型不純物拡散領域１、２及び複数のＮ型不純物拡散領域３、４とを含んでいる。ここで、不純物拡散領域１〜４は、全て同じサイズとしている。これらの不純物拡散領域とゲート電極に配線を施すことにより、複数のトランジスタを含む所望の回路が構成される。
【００１８】
そのような回路の例として、図２に、ＮＡＮＤ回路を示す。図２に示すように、このＮＡＮＤ回路は、ＰチャネルＭＯＳトランジスタＱＰ１及びＱＰ２と、ＮチャネルＭＯＳトランジスタＱＮ１及びＱＮ２とによって構成され、トランジスタＱＰ１及びＱＮ１のゲートに入力信号ＩＮ１を入力し、トランジスタＱＰ２及びＱＮ２のゲートに入力信号ＩＮ２を入力する。入力信号ＩＮ１及びＩＮ２が共にハイレベルの場合において、トランジスタＱＰ１及びＱＰ２がオフし、トランジスタＱＮ１及びＱＮ２がオンするので、出力信号ＯＵＴがローレベルとなる。それ以外の場合においては、トランジスタＱＰ１及びＱＰ２のいずれかがオンし、トランジスタＱＮ１及びＱＮ２のいずれかがオフするので、出力信号ＯＵＴがハイレベルとなる。
【００１９】
図３に、図１に示す基本的なセル構造を用いて基本サイズのトランジスタを有するＮＡＮＤ回路を構成した第１の例を示す。図３に示すように、Ｐ型不純物拡散領域１においてゲート電極５とゲート電極６との間に位置するドレイン領域と、Ｎ型不純物拡散領域４においてゲート電極６の外側に位置するドレイン領域とを、ゲート電極上に形成された層間絶縁膜に設けられたコンタクトホール８及び９を通して、層間絶縁膜上に形成された配線７によって接続する。
【００２０】
また、Ｐ型不純物拡散領域１においてゲート電極５及び６の両外側に位置するソース領域に、層間絶縁膜に設けられたコンタクトホール１２及び１３を通して、層間絶縁膜上に形成された電源電位ＶＤＤの配線１０及び１１を接続する。一方、Ｎ型不純物拡散領域４においてゲート電極５の外側に位置するソース領域に、層間絶縁膜に設けられたコンタクトホール１５を通して、層間絶縁膜上に形成された電源電位ＶＳＳの配線１４を接続する。
【００２１】
これにより、Ｐ型不純物拡散領域１において、ゲート電極５を有する基本サイズのＰチャネルＭＯＳトランジスタＱＰ１と、ゲート電極６を有する基本サイズのＰチャネルＭＯＳトランジスタＱＰ２とが形成される。また、Ｎ型不純物拡散領域４において、ゲート電極５を有する基本サイズのＮチャネルＭＯＳトランジスタＱＮ１と、ゲート電極６を有する基本サイズのＮチャネルＭＯＳトランジスタＱＮ２とが形成される。
【００２２】
さらに、層間絶縁膜上に形成された入力信号ＩＮ１の配線１７が、層間絶縁膜に設けられたコンタクトホール１６を通してゲート電極５に接続され、層間絶縁膜上に形成された入力信号ＩＮ２の配線１９が、層間絶縁膜に設けられたコンタクトホール１８を通してゲート電極６に接続される。入力信号ＩＮ１及びＩＮ２がハイレベルの場合には、ローレベルの出力信号ＯＵＴがドレイン電極（配線７）から出力され、その他の場合には、ハイレベルの出力信号ＯＵＴがドレイン電極から出力される。
【００２３】
このように、２つのＰ型不純物拡散領域の内の１つを１つのＰチャネルトランジスタを構成するために使用し、２つのＮ型不純物拡散領域の内の１つを１つのＮチャネルトランジスタを構成するために使用することにより、基本サイズのトランジスタを実現することが可能である。
【００２４】
図４に、図１に示す基本的なセル構造を用いて２倍サイズのトランジスタを有するＮＡＮＤ回路を構成した第２の例を示す。第２の例においては、基本サイズのトランジスタを２個並列に接続することにより、第１の例に対して２倍サイズのトランジスタを実現している。
【００２５】
図４に示すように、Ｐ型不純物拡散領域１においてゲート電極５とゲート電極６との間に位置するドレイン領域と、Ｐ型不純物拡散領域２においてゲート電極５とゲート電極６との間に位置するドレイン領域と、Ｎ型不純物拡散領域３においてゲート電極６の外側に位置するドレイン領域と、Ｎ型不純物拡散領域４においてゲート電極６の外側に位置するドレイン領域とを、ゲート電極上に形成された層間絶縁膜に設けられたコンタクトホール８、８’及び９’、９を通して、層間絶縁膜上に形成された配線７によって接続する。
【００２６】
また、Ｐ型不純物拡散領域１及び２においてゲート電極５及び６の両外側に位置するソース領域に、層間絶縁膜に設けられたコンタクトホール１２、１２’及び１３、１３’を通して、層間絶縁膜上に形成された電源電位ＶＤＤの配線１０及び１１を接続する。一方、Ｎ型不純物拡散領域３及び４においてゲート電極５の外側に位置するソース領域に、層間絶縁膜に設けられたコンタクトホール１５’及び１５を通して、層間絶縁膜上に形成された電源電位ＶＳＳの配線１４を接続する。
【００２７】
これにより、Ｐ型不純物拡散領域１及び２において、ゲート電極５を有する２倍サイズのＰチャネルＭＯＳトランジスタＱＰ１と、ゲート電極６を有する２倍サイズのＰチャネルＭＯＳトランジスタＱＰ２とが形成される。また、Ｎ型不純物拡散領域３及び４において、ゲート電極５を有する２倍サイズのＮチャネルＭＯＳトランジスタＱＮ１と、ゲート電極６を有する２倍サイズのＮチャネルＭＯＳトランジスタＱＮ２とが形成される。
【００２８】
ゲート電極の接続及び回路動作については、図３に示す第１の例と同様である。このように、２つのＰ型不純物拡散領域を１つのＰチャネルトランジスタを構成するために使用し、２つのＮ型不純物拡散領域を１つのＮチャネルトランジスタを構成するために使用することにより、２倍サイズのトランジスタを実現することが可能である。
【００２９】
第１及び第２の例に示したように、本実施形態に係る半導体装置によれば、不純物拡散領域やゲート電極の形状は同一としておき、配線を変更するだけで、基本サイズと２倍サイズの２種類の電流供給能力を有するトランジスタを作り分けることができる。それにより、ベーシックセルタイプの半導体装置において、スタンダードセルタイプの半導体装置と同等の小さいサイズのトランジスタを実現できるので、消費電力が削減され、電源配線の負担軽減により信頼性が向上する。
【００３０】
また、微細プロセスを用いる場合の効果としては、図３に示す第１の例において使用しない不純物拡散領域２及び３と半導体基板又はウエルとの間のＰＮ接合がダイオードとして働くため、アンテナ効果に対する破壊強度が高められるので、レイアウト設計における配線長の制約を緩和することが可能となる。その結果、より柔軟な配置・配線を可能としながら、小さいトランジスタによる低消費電力化を実現することができる。
【００３１】
次に、本発明の第２の実施形態に係る半導体装置について説明する。図５に、本発明の第２の実施形態に係る半導体装置における基本的なセル構造を示す。
【００３２】
図５に示すように、この半導体装置は、半導体基板上にゲート絶縁膜を介して平行に形成された複数のゲート電極５、６と、ゲート電極５、６の両側の半導体基板内に、ゲート電極５、６の長手方向に所定の間隔を空けて隣接して形成された複数のＰ型不純物拡散領域２１、２２及び複数のＮ型不純物拡散領域２３、２４とを含んでいる。ここで、Ｐ型不純物拡散領域２１及び２２は、１：２の比率のチャネル幅を有し、Ｎ型不純物拡散領域２４及び２３も、１：２の比率のチャネル幅を有している。これらの不純物拡散領域とゲート電極に配線を施すことにより、複数のトランジスタを含む所望の回路が構成される。
【００３３】
図６に、図５に示す基本的なセル構造を用いて基本サイズのトランジスタを有するＮＡＮＤ回路を構成した第１の例を示す。図６に示すように、Ｐ型不純物拡散領域２１においてゲート電極５とゲート電極６との間に位置するドレイン領域と、Ｎ型不純物拡散領域２４においてゲート電極６の外側に位置するドレイン領域とを、ゲート電極上に形成された層間絶縁膜に設けられたコンタクトホール８及び９を通して、層間絶縁膜上に形成された配線７によって接続する。
【００３４】
また、Ｐ型不純物拡散領域２１においてゲート電極５及び６の両外側に位置するソース領域に、層間絶縁膜に設けられたコンタクトホール１２及び１３を通して、層間絶縁膜上に形成された電源電位ＶＤＤの配線１０及び１１を接続する。一方、Ｎ型不純物拡散領域２４においてゲート電極５の外側に位置するソース領域に、層間絶縁膜に設けられたコンタクトホール１５を通して、層間絶縁膜上に形成された電源電位ＶＳＳの配線１４を接続する。
【００３５】
これにより、Ｐ型不純物拡散領域２１において、ゲート電極５を有する基本サイズのＰチャネルＭＯＳトランジスタＱＰ１と、ゲート電極６を有する基本サイズのＰチャネルＭＯＳトランジスタＱＰ２とが形成される。また、Ｎ型不純物拡散領域２４において、ゲート電極５を有する基本サイズのＮチャネルＭＯＳトランジスタＱＮ１と、ゲート電極６を有する基本サイズのＮチャネルＭＯＳトランジスタＱＮ２とが形成される。
【００３６】
このように、チャネル幅が小さいＰ型不純物拡散領域を１つのＰチャネルトランジスタを構成するために使用し、チャネル幅が小さいＮ型不純物拡散領域を１つのＮチャネルトランジスタを構成するために使用することにより、基本サイズのトランジスタを実現することが可能である。
【００３７】
図７に、図５に示す基本的なセル構造を用いて２倍サイズのトランジスタを有するＮＡＮＤ回路を構成した第２の例を示す。第２の例においては、サイズが大きい不純物拡散領域を使用することにより、第１の例に対して２倍サイズのトランジスタを実現している。
【００３８】
図７に示すように、Ｐ型不純物拡散領域２２においてゲート電極５とゲート電極６との間に位置するドレイン領域と、Ｎ型不純物拡散領域２３においてゲート電極６の外側に位置するドレイン領域とを、ゲート電極上に形成された層間絶縁膜に設けられたコンタクトホール８’及び９’を通して、層間絶縁膜上に形成された配線７によって接続する。
【００３９】
また、Ｐ型不純物拡散領域２２においてゲート電極５及び６の両外側に位置するソース領域に、層間絶縁膜に設けられたコンタクトホール１２’及び１３’を通して、層間絶縁膜上に形成された電源電位ＶＤＤの配線１０及び１１を接続する。一方、Ｎ型不純物拡散領域２３においてゲート電極５の外側に位置するソース領域に、層間絶縁膜に設けられたコンタクトホール１５’を通して、層間絶縁膜上に形成された電源電位ＶＳＳの配線１４を接続する。
【００４０】
これにより、Ｐ型不純物拡散領域２２において、ゲート電極５を有する２倍サイズのＰチャネルＭＯＳトランジスタＱＰ１と、ゲート電極６を有する２倍サイズのＰチャネルＭＯＳトランジスタＱＰ２とが形成される。また、Ｎ型不純物拡散領域２３において、ゲート電極５を有する２倍サイズのＮチャネルＭＯＳトランジスタＱＮ１と、ゲート電極６を有する２倍サイズのＮチャネルＭＯＳトランジスタＱＮ２とが形成される。
【００４１】
このように、チャネル幅が大きいＰ型不純物拡散領域を１つのＰチャネルトランジスタを構成するために使用し、チャネル幅が大きいＮ型不純物拡散領域を１つのＮチャネルトランジスタを構成するために使用することにより、２倍サイズのトランジスタを実現することが可能である。
【００４２】
図８に、図５に示す基本的なセル構造を用いて３倍サイズのトランジスタを有するＮＡＮＤ回路を構成した第３の例を示す。第３の例においては、基本サイズのトランジスタと２倍サイズのトランジスタとを並列に接続することにより、第１の例に対して３倍サイズのトランジスタを実現している。
【００４３】
図８に示すように、Ｐ型不純物拡散領域２１においてゲート電極５とゲート電極６との間に位置するドレイン領域と、Ｐ型不純物拡散領域２２においてゲート電極５とゲート電極６との間に位置するドレイン領域と、Ｎ型不純物拡散領域２３においてゲート電極６の外側に位置するドレイン領域と、Ｎ型不純物拡散領域２４においてゲート電極６の外側に位置するドレイン領域とを、ゲート電極上に形成された層間絶縁膜に設けられたコンタクトホール８、８’及び９’、９を通して、層間絶縁膜上に形成された配線７によって接続する。
【００４４】
また、Ｐ型不純物拡散領域２１及び２２においてゲート電極５及び６の両外側に位置するソース領域に、層間絶縁膜に設けられたコンタクトホール１２、１２’及び１３、１３’を通して、層間絶縁膜上に形成された電源電位ＶＤＤの配線１０及び１１を接続する。一方、Ｎ型不純物拡散領域２３及び２４においてゲート電極５の外側に位置するソース領域に、層間絶縁膜に設けられたコンタクトホール１５’及び１５を通して、層間絶縁膜上に形成された電源電位ＶＳＳの配線１４を接続する。
【００４５】
これにより、Ｐ型不純物拡散領域２１及び２２において、ゲート電極５を有する３倍サイズのＰチャネルＭＯＳトランジスタＱＰ１と、ゲート電極６を有する３倍サイズのＰチャネルＭＯＳトランジスタＱＰ２とが形成される。また、Ｎ型不純物拡散領域２３及び２４において、ゲート電極５を有する３倍サイズのＮチャネルＭＯＳトランジスタＱＮ１と、ゲート電極６を有する３倍サイズのＮチャネルＭＯＳトランジスタＱＮ２とが形成される。
【００４６】
ゲート電極の接続及び回路動作については、図７に示す第１の例と同様である。このように、２つのＰ型不純物拡散領域を１つのＰチャネルトランジスタを構成するために使用し、２つのＮ型不純物拡散領域を１つのＮチャネルトランジスタを構成するために使用することにより、３倍サイズのトランジスタを実現することが可能である。
【００４７】
第１〜第３の例に示したように、本実施形態に係る半導体装置によれば、不純物拡散領域やゲート電極の形状は同一としておき、配線を変更するだけで、基本サイズ、２倍サイズ、３倍サイズの３種類の電流供給能力を有するトランジスタを作り分けることができる。それにより、トランジスタの電流供給能力に対する多様な要求を満たすことが可能となる。
【００４８】
次に、本発明の第３の実施形態に係る半導体装置について説明する。図９に、本発明の第３の実施形態に係る半導体装置における基本的なセル構造を示す。
【００４９】
図９に示すように、この半導体装置は、半導体基板上にゲート絶縁膜を介して平行に形成された複数のゲート電極５、６と、ゲート電極５、６の両側の半導体基板内に、ゲート電極５、６の長手方向に所定の間隔を空けて隣接して形成されたＰ型不純物拡散領域３０及び複数のＮ型不純物拡散領域３３、３４とを含んでいる。ここで、Ｐ型不純物拡散領域３０、Ｎ型不純物拡散領域３４及び３３は、４：２．５：１のチャネル幅を有している。これらの不純物拡散領域とゲート電極に配線を施すことにより、複数のトランジスタを含む所望の回路が構成される。
【００５０】
図１０に、図９に示す基本的なセル構造を用いてＮＡＮＤ回路を構成した第１の例を示す。ここでは、ＰチャネルＭＯＳトランジスタのチャネル幅とＮチャネルＭＯＳトランジスタのチャネル幅との比率を、４：１としている。図１０に示すように、Ｐ型不純物拡散領域３０においてゲート電極５とゲート電極６との間に位置するドレイン領域と、Ｎ型不純物拡散領域３４においてゲート電極６の外側に位置するドレイン領域とを、ゲート電極上に形成された層間絶縁膜に設けられたコンタクトホール８及び９を通して、層間絶縁膜上に形成された配線７によって接続する。
【００５１】
また、Ｐ型不純物拡散領域３０においてゲート電極５及び６の両外側に位置するソース領域に、層間絶縁膜に設けられたコンタクトホール１２及び１３を通して、層間絶縁膜上に形成された電源電位ＶＤＤの配線１０及び１１を接続する。一方、Ｎ型不純物拡散領域３４においてゲート電極５の外側に位置するソース領域に、層間絶縁膜に設けられたコンタクトホール１５を通して、層間絶縁膜上に形成された電源電位ＶＳＳの配線１４を接続する。
【００５２】
これにより、Ｐ型不純物拡散領域３０において、ゲート電極５を有するＰチャネルＭＯＳトランジスタＱＰ１と、ゲート電極６を有するＰチャネルＭＯＳトランジスタＱＰ２とが形成される。また、Ｎ型不純物拡散領域３４において、ゲート電極５を有するＮチャネルＭＯＳトランジスタＱＮ１と、ゲート電極６を有するＮチャネルＭＯＳトランジスタＱＮ２とが形成される。
【００５３】
このように、チャネル幅の比が４：１となるＰ型不純物拡散領域３０とＮ型不純物拡散領域３４とを使用することにより、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとの特性の違いが大きい場合に、これを補正することができる。
【００５４】
図１１に、図９に示す基本的なセル構造を用いてＮＡＮＤ回路を構成した第２の例を示す。ここでは、ＰチャネルＭＯＳトランジスタのチャネル幅とＮチャネルＭＯＳトランジスタのチャネル幅との比率を、４：２．５としている。図１１に示すように、Ｐ型不純物拡散領域３０においてゲート電極５とゲート電極６との間に位置するドレイン領域と、Ｎ型不純物拡散領域３３においてゲート電極６の外側に位置するドレイン領域とを、ゲート電極上に形成された層間絶縁膜に設けられたコンタクトホール８及び９’を通して、層間絶縁膜上に形成された配線７によって接続する。
【００５５】
また、Ｐ型不純物拡散領域３０においてゲート電極５及び６の両外側に位置するソース領域に、層間絶縁膜に設けられたコンタクトホール１２及び１３を通して、層間絶縁膜上に形成された電源電位ＶＤＤの配線１０及び１１を接続する。一方、Ｎ型不純物拡散領域３３においてゲート電極５の外側に位置するソース領域に、層間絶縁膜に設けられたコンタクトホール１５’を通して、層間絶縁膜上に形成された電源電位ＶＳＳの配線１４を接続する。
【００５６】
これにより、Ｐ型不純物拡散領域３０において、ゲート電極５を有するＰチャネルＭＯＳトランジスタＱＰ１と、ゲート電極６を有するＰチャネルＭＯＳトランジスタＱＰ２とが形成される。また、Ｎ型不純物拡散領域３３において、ゲート電極５を有するＮチャネルＭＯＳトランジスタＱＮ１と、ゲート電極６を有するＮチャネルＭＯＳトランジスタＱＮ２とが形成される。
【００５７】
このように、チャネル幅の比が４：２．５となるＰ型不純物拡散領域３０とＮ型不純物拡散領域３３とを使用することにより、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとの特性の違いが中位の場合に、これを補正することができる。
【００５８】
図１２に、図９に示す基本的なセル構造を用いてＮＡＮＤ回路を構成した第３の例を示す。ここでは、ＰチャネルＭＯＳトランジスタのチャネル幅とＮチャネルＭＯＳトランジスタのチャネル幅との比率を、４：３．５としている。
【００５９】
図１２に示すように、Ｐ型不純物拡散領域３０においてゲート電極５とゲート電極６との間に位置するドレイン領域と、Ｎ型不純物拡散領域３３においてゲート電極６の外側に位置するドレイン領域と、Ｎ型不純物拡散領域３４においてゲート電極６の外側に位置するドレイン領域とを、ゲート電極上に形成された層間絶縁膜に設けられたコンタクトホール８及び９’、９を通して、層間絶縁膜上に形成された配線７によって接続する。
【００６０】
また、Ｐ型不純物拡散領域３０においてゲート電極５及び６の両外側に位置するソース領域に、層間絶縁膜に設けられたコンタクトホール１２及び１３を通して、層間絶縁膜上に形成された電源電位ＶＤＤの配線１０及び１１を接続する。一方、Ｎ型不純物拡散領域３３及び３４においてゲート電極５の外側に位置するソース領域に、層間絶縁膜に設けられたコンタクトホール１５’及び１５を通して、層間絶縁膜上に形成された電源電位ＶＳＳの配線１４を接続する。
【００６１】
これにより、Ｐ型不純物拡散領域３０において、ゲート電極５を有するＰチャネルＭＯＳトランジスタＱＰ１と、ゲート電極６を有するＰチャネルＭＯＳトランジスタＱＰ２とが形成される。また、Ｎ型不純物拡散領域３３及び３４において、ゲート電極５を有するＮチャネルＭＯＳトランジスタＱＮ１と、ゲート電極６を有する３倍サイズのＮチャネルＭＯＳトランジスタＱＮ２とが形成される。
【００６２】
このように、チャネル幅の比が４：３．５となるＰ型不純物拡散領域３０とＮ型不純物拡散領域３３及び３４とを使用することにより、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとの特性の違いが小さい場合に、これを補正することができる。
【００６３】
第１〜第３の例に示したように、本実施形態に係る半導体装置によれば、不純物拡散領域やゲート電極の形状は同一としておき、配線を変更するだけで、ＰチャネルＭＯＳトランジスタのチャネル幅とＮチャネルＭＯＳトランジスタのチャネル幅との比率を変更することができる。それにより、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとの特性を揃えて、高い品質を求められるアナログ回路においても信号のデューティ比を改善し、スタンダードセルタイプと同等の信号伝達特性を実現することが可能である。
【００６４】
次に、本発明の第４の実施形態に係る半導体装置について説明する。図１３に、本発明の第４の実施形態に係る半導体装置における基本的なセル構造を示す。
【００６５】
図１３に示すように、この半導体装置は、半導体基板上にゲート絶縁膜を介して平行に形成された複数のゲート電極５、６と、ゲート電極５、６の両側の半導体基板内に、ゲート電極５、６の長手方向に所定の間隔を空けて隣接して形成された複数のＰ型不純物拡散領域４１、４２及び複数のＮ型不純物拡散領域４３、４４とを含んでいる。ここで、不純物拡散領域４１〜４４は、全て同じ大きさとしている。
【００６６】
さらに、ゲート電極５及び６の間の領域において、Ｐ型拡張領域４１及び４２を連結するＰ型不純物拡散領域４５が形成されており、Ｎ型拡張領域４３及び４４を連結するＮ型不純物拡散領域４６が形成されている。これらの不純物拡散領域とゲート電極に配線を施すことにより、複数のトランジスタを含む所望の回路が構成される。
【００６７】
図１４に、図１３に示す基本的なセル構造を用いて最小サイズのトランジスタを有するＮＡＮＤ回路を構成した第１の例を示す。図１４に示すように、Ｐ型不純物拡散領域４２においてゲート電極５とゲート電極６との間に位置するドレイン領域と、Ｎ型不純物拡散領域４３においてゲート電極６の外側に位置するドレイン領域とを、ゲート電極上に形成された層間絶縁膜に設けられたコンタクトホール８’及び９’を通して、層間絶縁膜上に形成された配線７によって接続する。
【００６８】
また、Ｐ型不純物拡散領域４１においてゲート電極５及び６の両外側に位置するソース領域に、層間絶縁膜に設けられたコンタクトホール１２及び１３を通して、層間絶縁膜上に形成された電源電位ＶＤＤの配線１０及び１１を接続する。一方、Ｎ型不純物拡散領域４４においてゲート電極５の外側に位置するソース領域に、層間絶縁膜に設けられたコンタクトホール１５を通して、層間絶縁膜上に形成された電源電位ＶＳＳの配線１４を接続する。
【００６９】
これにより、ゲート電極５を有し、Ｐ型不純物拡散領域４５を介してＰ型不純物拡散領域４１をソースとしＰ型不純物拡散領域４２をドレインとする最小サイズのＰチャネルＭＯＳトランジスタＱＰ１と、ゲート電極６を有し、Ｐ型不純物拡散領域４５を介してＰ型不純物拡散領域４１をソースとしＰ型不純物拡散領域４２をドレインとする最小サイズのＰチャネルＭＯＳトランジスタＱＰ２とが形成される。また、ゲート電極５を有し、Ｎ型不純物拡散領域４６を介してＮ型不純物拡散領域４４をソースとしＮ型不純物拡散領域４３をドレインとする最小サイズのＮチャネルＭＯＳトランジスタＱＮ１と、ゲート電極６を有し、Ｎ型不純物拡散領域４６を介してＮ型不純物拡散領域４４をソースとしＮ型不純物拡散領域４３をドレインとする最小サイズのＮチャネルＭＯＳトランジスタＱＮ２とが形成される。
【００７０】
このように、Ｐ型不純物拡散領域４５を介してＰ型不純物拡散領域４１及び４２を斜めに使用することにより、最小サイズのＰチャネルＭＯＳトランジスタを実現することができる。また、Ｎ型不純物拡散領域４６を介してＮ型不純物拡散領域４３及び４４を斜めに使用することにより、最小サイズのＮチャネルＭＯＳトランジスタを実現することができる。
【００７１】
図１５に、図１３に示す基本的なセル構造を用いて最大サイズのトランジスタを有するＮＡＮＤ回路を構成した第２の例を示す。図１５に示すように、Ｐ型不純物拡散領域４２においてゲート電極５とゲート電極６との間に位置するドレイン領域と、Ｎ型不純物拡散領域４３においてゲート電極６の外側に位置するドレイン領域と、Ｎ型不純物拡散領域４４においてゲート電極６の外側に位置するドレイン領域とを、ゲート電極上に形成された層間絶縁膜に設けられたコンタクトホール８’及び９’、９を通して、層間絶縁膜上に形成された配線７によって接続する。
【００７２】
また、Ｐ型不純物拡散領域４１及び４２においてゲート電極５及び６の両外側に位置するソース領域に、層間絶縁膜に設けられたコンタクトホール１２、１２’及び１３、１３’を通して、層間絶縁膜上に形成された電源電位ＶＤＤの配線１０及び１１を接続する。一方、Ｎ型不純物拡散領域４３及び４４においてゲート電極５の外側に位置するソース領域に、層間絶縁膜に設けられたコンタクトホール１５’、１５を通して、層間絶縁膜上に形成された電源電位ＶＳＳの配線１４を接続する。
【００７３】
これにより、Ｐ型不純物拡散領域４１及び４２において、ゲート電極５を有する最大サイズのＰチャネルＭＯＳトランジスタＱＰ１と、ゲート電極６を有する最大サイズのＰチャネルＭＯＳトランジスタＱＰ２とが形成される。また、Ｎ型不純物拡散領域４３及び４４において、ゲート電極５を有する最大サイズのＮチャネルＭＯＳトランジスタＱＮ１と、ゲート電極６を有する最大サイズのＮチャネルＭＯＳトランジスタＱＮ２とが形成される。
【００７４】
このように、Ｐ型不純物拡散領域４１及び４２を並列に使用することにより、最大サイズのＰチャネルＭＯＳトランジスタを実現することができる。また、Ｎ型不純物拡散領域４３及び４４を並列に使用することにより、最大サイズのＮチャネルＭＯＳトランジスタを実現することができる。
【００７５】
第１〜第３の例に示したように、不純物拡散領域やゲート電極の形状は同一としておき、配線を変更するだけで、最小サイズと最大サイズの２種類の電流供給能力を有するトランジスタを作り分けることができる。最小サイズのトランジスタを構成する場合には、通常構成のベーシックセルタイプと同等の配線を実現することが可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体装置の基本的なセル構造を示す図。
【図２】ＮＡＮＤ回路の回路図。
【図３】図１に示すセル構造を用いてＮＡＮＤ回路を構成した第１の例を示す図。
【図４】図１に示すセル構造を用いてＮＡＮＤ回路を構成した第２の例を示す図。
【図５】本発明の第２の実施形態に係る半導体装置の基本的なセル構造を示す図。
【図６】図５に示すセル構造を用いてＮＡＮＤ回路を構成した第１の例を示す図。
【図７】図５に示すセル構造を用いてＮＡＮＤ回路を構成した第２の例を示す図。
【図８】図５に示すセル構造を用いてＮＡＮＤ回路を構成した第３の例を示す図。
【図９】本発明の第３の実施形態に係る半導体装置の基本的なセル構造を示す図。
【図１０】図９に示すセル構造を用いてＮＡＮＤ回路を構成した第１の例を示す図。
【図１１】図９に示すセル構造を用いてＮＡＮＤ回路を構成した第２の例を示す図。
【図１２】図９に示すセル構造を用いてＮＡＮＤ回路を構成した第３の例を示す図。
【図１３】本発明の第４の実施形態に係る半導体装置の基本的なセル構造を示す図。
【図１４】図１３に示すセル構造を用いてＮＡＮＤ回路を構成した第１の例を示す図。
【図１５】図１３に示すセル構造を用いてＮＡＮＤ回路を構成した第２の例を示す図。
【符号の説明】
１、２、２１、２２、３０、４１、４２、４５  Ｐ型不純物拡散領域
３、４、２３、２４、３３、３４、４３、４４、４６  Ｎ型不純物拡散領域
５、６  ゲート電極
７、１０、１１、１４、１７、１９  配線
８、８’、９、９’、１２、１２’、１３、１３’、１５、１５’、１６、１８  コンタクトホール
ＱＰ１、ＱＰ２  Ｐチャネルトランジスタ
ＱＮ１、ＱＮ２  Ｎチャネルトランジスタ
【図１】
2004327540.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2004327540.tif 000011
【図１０】
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【図１１】
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【図１２】
2004327540.tif 000014
【図１３】
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【図１４】
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【図１５】
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