(57)【要約】【課題】耐ノイズ性が高く、かつ回路面積の小さいデコード回路を備えた、階調表示可能な画像表示装置を提供する。【解決手段】表示信号ビットＤ０〜Ｄ５に応じて複数段階の階調電圧を選択することによって、階調表示を実行する表示装置のデコード回路７０において、各階調電圧の伝達経路を、５個のＮ型トランジスタＴ０ａ〜Ｔ５ａによる直列経路と、５個のＰ型トランジスタＴ０ｂ〜Ｔ５ｂによる直列経路とを並列接続して構成する。Ｎ型トランジスタＴ０ａ〜Ｔ５ａのゲートには、表示信号ビットＤ０〜Ｄ５またはそれらの反転ビットが入力される。Ｐ型トランジスタＴ０ｂ〜Ｔ５ｂのゲートには、表示信号ビットＤ０〜Ｄ５またはそれらの反転ビットが、Ｎ型トランジスタＴ０ａ〜Ｔ５ａとはそれぞれ逆極性で入力される。【選択図】        図２
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【特許請求の範囲】
【請求項１】
Ｎビット（Ｎ：２以上の整数）のデジタル信号に応じた階調表示を実行する表示装置であって、
印加された表示電圧に応じた輝度を表示する画素と、
段階的な２Ｎ個の階調電圧を２Ｎ個の電圧ノードのそれぞれへ生成する階調電圧生成回路と、
前記２Ｎ個の階調電圧の１つを前記デジタル信号に応じて選択し、選択した前記階調電圧を前記表示電圧として出力ノードに出力するデコード回路とを備え、前記デコード回路は、前記２Ｎ個の階調電圧にそれぞれ対応して設けられる２Ｎ個のデコードユニットを含み、
各前記デコードユニットは、
前記デジタル信号の前記Ｎビットにそれぞれ対応し、前記出力ノードと対応する前記電圧ノードとの間に直列に接続される第１導電型のＮ個の第１の電界効果型トランジスタと、
前記デジタル信号の前記Ｎビットにそれぞれ対応し、前記出力ノードと前記対応する電圧ノードと間に直列に接続される第２導電型のＮ個の第２の電界効果型トランジスタとを有し、
前記第１および第２導電型は、互いに反対の導電型であり、
前記Ｎ個の第１の電界効果型トランジスタおよび前記Ｎ個の第２の電界効果型トランジスタのうちの、前記デジタル信号の同一ビットに対応する１個ずつは、前記同一ビットおよびその反転ビットの一方ずつをそれぞれの制御電極に受ける、表示装置。
【請求項２】
各前記デコードユニットにおいて、前記Ｎ個の第１の電界効果型トランジスタ間の（Ｎ−１）個の第１接続ノードのうちの少なくとも１個の第１接続ノードは、少なくとも１個の他の前記デコードユニット中の前記Ｎ個の第１の電界効果型トランジスタ間の（Ｎ−１）個の第１接続ノードのうちの対応する少なくとも１個の第１接続ノードと電気的に結合され、
前記少なくとも１個の第１接続ノード同士の電気的な結合によって、前記出力ノードに対して互いに並列に接続される前記第１の電界効果型トランジスタのうちの前記デジタル信号の同一ビットに対応する１個ずつは、前記同一ビットまたはその反転ビットを同一の極性で各々の制御電極へ受ける、請求項１に記載の表示装置。
【請求項３】
各前記デコードユニットにおいて、複数個の前記第１接続ノードは、前記少なくとも１個の他の前記デコードユニット中の対応する第１接続ノードと電気的に結合される、請求項２に記載の表示装置。
【請求項４】
各前記デコードユニットにおいて、前記Ｎ個の第２の電界効果型トランジスタ間の（Ｎ−１）個の第２接続ノードのうちの少なくとも１個の第２接続ノードは、少なくとも１個の他の前記デコードユニット中の前記Ｎ個の第２の電界効果型トランジスタ間の（Ｎ−１）個の第２接続ノードのうちの対応する少なくとも１個の第２接続ノードと電気的に結合され、
前記少なくとも１個の第２接続ノード同士の電気的な結合によって、前記出力ノードに対して互いに並列に接続される前記第２の電界効果型トランジスタのうちの前記デジタル信号の同一ビットに対応する１個ずつは、前記同一ビットまたはその反転ビットを同一の極性で各々の制御電極へ受ける、請求項２に記載の表示装置。
【請求項５】
各前記デコードユニットにおいて、複数個ずつの前記第１および第２接続ノードは、前記少なくとも１個の他の前記デコードユニット中の対応する第１接続ノードおよび第２接続ノードとそれぞれ電気的に結合される、請求項４に記載の表示装置。
【請求項６】
各前記第１の電界効果型トランジスタおよび各前記第２の電界効果型トランジスタは、薄膜トランジスタで構成される、請求項１に記載の表示装置。
【請求項７】
前記画素は、
画素ノードの電圧に応じた輝度を表示する表示素子と、
前記表示電圧に応じた電圧が伝達されるノードと前記画素ノードとの間に接続されて所定の走査周期に応答してオンする、薄膜トランジスタで構成されたスイッチ素子とを有し、
前記スイッチ素子、各前記第１の電界効果型トランジスタおよび各前記第２の電界効果型トランジスタは、同一の絶縁体基板上に形成される、請求項６に記載の表示装置。
【請求項８】
前記画素は、
供給された通過電流に応じた輝度を表示する表示素子と、
前記表示電圧に応じた電圧が伝達されるノードと前記画素ノードとの間に接続されて所定の走査周期に応答してオンする、薄膜トランジスタで構成されたスイッチ素子と、
前記画素ノードの電圧を保持する電圧保持素子と、
前記画素ノードの電圧に応じた電流を前記表示素子へ供給する、薄膜トランジスタで構成された電流駆動素子とを有し、
前記スイッチ素子、前記電流駆動素子、各前記第１の電界効果型トランジスタおよび各前記第２の電界効果型トランジスタは、同一の絶縁体基板上に形成される、請求項６に記載の表示装置。
【請求項９】
Ｎビット（Ｎ：２以上の整数）のデジタル信号に応じた階調表示を実行する表示装置であって、
印加された表示電圧に応じた輝度を表示する画素と、
段階的な２Ｎ個の階調電圧を２Ｎ個の電圧ノードのそれぞれへ生成する階調電圧生成回路と、
前記２Ｎ個の階調電圧の１つを前記デジタル信号に応じて選択し、選択した前記階調電圧を前記表示電圧として出力ノードに出力するデコード回路とを備え、
前記デコード回路は、前記２Ｎ個の階調電圧にそれぞれ対応して設けられる２Ｎ個のデコードユニットを含み、
各前記デコードユニットは、
前記デジタル信号の前記Ｎビットにそれぞれ対応し、第１の電圧と電気的に結合された第１の制御ノードおよび第２の電圧の間に直列に接続された、第１導電型のＮ個の第１の電界効果型トランジスタと、
前記デジタル信号の前記Ｎビットにそれぞれ対応し、前記第２の電圧と電気的に結合された第２の制御ノードおよび前記第１の電圧の間に直列に接続された第２導電型のＮ個の第２の電界効果型トランジスタと、
前記出力ノードと対応する前記電圧ノードとの間に接続され、前記第２の制御ノードと接続された制御電極を有する前記第１導電型の第３の電界効果型トランジスタと、
前記出力ノードと前記対応する電圧ノードとの間に接続され、前記第１の制御ノードと接続された制御電極を有する前記第２導電型の第４の電界効果型のトランジスタとを有し、
前記第１および第２導電型は、互いに反対の導電型であり、
前記Ｎ個の第１の電界効果型トランジスタおよび前記Ｎ個の第２の電界効果型トランジスタのうちの、前記デジタル信号の同一ビットに対応する１個ずつは、前記同一ビットおよびその反転ビットの一方ずつをそれぞれの制御電極に受ける、表示装置。
【請求項１０】
各前記デコードユニットは、
前記第１の電圧および前記第１の制御ノード間に接続された第１の電流制限素子と、
前記第２の電圧および前記第２の制御ノード間に接続された第２の電流制限素子とをさらに有する、請求項９に記載の表示装置。
【請求項１１】
各前記第１の電界効果型トランジスタ、各前記第２の電界効果型トランジスタ、前記第３の電界効果型トランジスタおよび前記第４の電界効果型トランジスタは、薄膜トランジスタで構成される、請求項９に記載の表示装置。
【請求項１２】
前記画素は、
画素ノードの電圧に応じた輝度を表示する表示素子と、
前記表示電圧に応じた電圧が伝達されるノードと前記画素ノードとの間に接続されて所定の走査周期に応答してオンする、薄膜トランジスタで構成されたスイッチ素子とを有し、
前記スイッチ素子、各前記第１の電界効果型トランジスタ、各前記第２の電界効果型トランジスタ、前記第３の電界効果型トランジスタおよび前記第４の電界効果型トランジスタは、同一の絶縁体基板上に形成される、請求項１１に記載の表示装置。
【請求項１３】
前記画素は、
通過電流に応じた輝度を表示する表示素子と、
前記表示電圧に応じた電圧が伝達されるノードと前記画素ノードとの間に接続されて所定の走査周期に応答してオンする、薄膜トランジスタで構成されたスイッチ素子と、
前記画素ノードの電圧を保持する電圧保持素子と、
前記画素ノードの電圧に応じた電流を前記表示素子へ供給する、薄膜トランジスタで構成された電流駆動素子とを有し、
前記スイッチ素子、前記電流駆動素子、各前記第１の電界効果型トランジスタ、各前記第２の電界効果型トランジスタ、前記第３の電界効果型トランジスタおよび前記第４の電界効果型トランジスタは、各前記第１の電界効果型トランジスタおよび各前記第２の電界効果型トランジスタは、同一の絶縁体基板上に形成される、請求項１１に記載の表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、文字や画像等の表示装置に関し、より特定的には、デジタル信号に基づいた階調表示を実行可能である表示装置に関する。
【０００２】
【従来の技術】
パーソナルコンピュータ、テレビジョン受像機、携帯電話機および携帯情報端末機器などのディスプレイパネルとして、液晶素子やエレクトロルミネッセンス（ＥＬ）素子を表示用画素として備えた表示装置が用いられている。このような表示装置は、従来タイプのものと比較して、低消費電力化や小型軽量化の面でメリットが大きい。
【０００３】
液晶素子またはＥＬ素子を含む画素は、印加電圧（以下、画素への印加電圧を「表示電圧」とも称する）のレベルに応じてその表示輝度が変化する。したがって、これらの画素においては、表示電圧を中間的な輝度にも対応できるように段階的に設定することによって、階調表示を行なうことができる。一般的には、階調的な表示輝度を示すための複数ビットのデジタル信号のデコード結果に応答して、表示電圧が設定される構成が採用される。
【０００４】
したがって、階調表示可能な表示装置においては、デジタル信号をデコードして、指示された階調輝度を認識するためのデコード回路が必要となる。一般的に、当該デコード回路においては、デコードのために多数のトランジスタスイッチを必要とするので、その回路規模を縮小することが課題となる。
【０００５】
このような課題を解決するために、たとえば特許文献１に、いわゆるトーナメント方式と呼ばれるデコード回路の構成が開示されている。
【０００６】
この方式では、Ｎビット（Ｎ：２以上の整数）のデジタル信号によって２Ｎ段階の階調輝度を表示するにあたり、２Ｎ段階の階調電圧がそれぞれ生成されるノードと、表示電圧が生成されるノードとの間に、Ｎ個のＮ−ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタが直列接続されるデコード回路の構成および、階調電圧の伝達経路において直列接続されるＮ−ＭＯＳトランジスタの数を削減したデコード回路の構成が開示されている。
【０００７】
【特許文献１】
特開２００１−３４２３４号公報（第１０頁，第８−９図）
【０００８】
【発明が解決しようとする課題】
しかしながら、上記特許文献１の図８に示されたデコード回路の構成では、デコード回路面積は小規模化できるものの、Ｎ−ＭＯＳトランジスタのしきい値電圧に起因する電圧降下を補償する必要がある。このため、デコード回路を構成するＮ−ＭＯＳトランジスタのゲート電圧は、伝達すべき階調電圧に対して、少なくともしきい値電圧分だけ高く設定する必要がある。
【０００９】
この結果、ゲート電圧の振幅が大きくなることから、Ｎ−ＭＯＳトランジスタのゲート電極とソース電極あるいはドレイン電極との間の寄生容量を介して伝達され得るノイズ振幅も大きくなり、画素へ印加される表示電圧への影響が大きくなるという問題点が生じてしまう。
【００１０】
また、上記特許文献１の図９に示されたデコード回路においては、階調電圧の伝達経路中に含まれるＮ−ＭＯＳトランジスタの個数を削減することで、階調電圧の電圧降下が抑制されている。しかし、その反面、デコード回路全体で必要となるトランジスタ個数が増大してしまうので、回路の小型化や製造歩留りといった点で問題が生じる。
【００１１】
この発明は、このような問題点を解決するためになされたものであって、この発明の目的は、耐ノイズ性が高く、かつ回路面積の小さいデコード回路を備えた、階調表示可能な画像表示装置を提供することである。
【００１２】
【課題を解決するための手段】
本発明に従う表示装置は、Ｎビット（Ｎ：２以上の整数）のデジタル信号に応じた階調表示を実行する表示装置であって、印加された表示電圧に応じた輝度を表示する画素と、段階的な２Ｎ個の階調電圧を２Ｎ個の電圧ノードのそれぞれへ生成する階調電圧生成回路と、２Ｎ個の階調電圧の１つをデジタル信号に応じて選択し、選択した階調電圧を表示電圧として出力ノードに出力するデコード回路とを備える。デコード回路は、２Ｎ個の階調電圧にそれぞれ対応して設けられる２Ｎ個のデコードユニットを含み、各デコードユニットは、デジタル信号のＮビットにそれぞれ対応し、出力ノードと対応する電圧ノードとの間に直列に接続される第１導電型のＮ個の第１の電界効果型トランジスタと、デジタル信号のＮビットにそれぞれ対応し、出力ノードと対応する電圧ノードと間に直列に接続される第２導電型のＮ個の第２の電界効果型トランジスタとを有し、第１および第２導電型は、互いに反対の導電型であり、Ｎ個の第１の電界効果型トランジスタおよびＮ個の第２の電界効果型トランジスタのうちの、デジタル信号の同一ビットに対応する１個ずつは、同一ビットおよびその反転ビットの一方ずつをそれぞれの制御電極に受ける。
【００１３】
この発明の他の構成に従う表示装置は、Ｎビット（Ｎ：２以上の整数）のデジタル信号に応じた階調表示を実行する表示装置であって、印加された表示電圧に応じた輝度を表示する画素と、段階的な２Ｎ個の階調電圧を２Ｎ個の電圧ノードのそれぞれへ生成する階調電圧生成回路と、２Ｎ個の階調電圧の１つをデジタル信号に応じて選択し、選択した階調電圧を表示電圧として出力ノードに出力するデコード回路とを備える。デコード回路は、２Ｎ個の階調電圧にそれぞれ対応して設けられる２Ｎ個のデコードユニットを含み、各デコードユニットは、デジタル信号のＮビットにそれぞれ対応し、第１の電圧と電気的に結合された第１の制御ノードおよび第２の電圧の間に直列に接続された、第１導電型のＮ個の第１の電界効果型トランジスタと、デジタル信号のＮビットにそれぞれ対応し、第２の電圧と電気的に結合された第２の制御ノードおよび第１の電圧の間に直列に接続された第２導電型のＮ個の第２の電界効果型トランジスタと、出力ノードと対応する電圧ノードとの間に接続され、第２の制御ノードと接続された制御電極を有する第１導電型の第３の電界効果型トランジスタと、出力ノードと対応する電圧ノードとの間に接続され、第１の制御ノードと接続された制御電極を有する第２導電型の第４の電界効果型のトランジスタとを有し、第１および第２導電型は、互いに反対の導電型であり、Ｎ個の第１の電界効果型トランジスタおよびＮ個の第２の電界効果型トランジスタのうちの、デジタル信号の同一ビットに対応する１個ずつは、同一ビットおよびその反転ビットの一方ずつをそれぞれの制御電極に受ける。
【００１４】
【発明の実施の形態】
以下において、本発明の実施の形態について図面を参照して詳しく説明する。なお、図中における同一符号は、同一または相当部分を示すものとする。
【００１５】
［実施の形態１］
図１は、本発明の実施の形態に従う表示装置の代表例として示される液晶表示装置１０の全体構成を示すブロック図である。
【００１６】
図１を参照して、本発明の実施の形態に従う液晶表示装置１０は、液晶アレイ部２０と、ゲートドライバ３０と、ソースドライバ４０とを備える。
【００１７】
液晶アレイ部２０は、行列状に配された複数の画素２５を含む。画素の行（「画素行」とも以下称する）にそれぞれ対応して、ゲート線ＧＬが配置され、画素の列（「画素列」とも以下称する）にそれぞれ対応して、データ線ＤＬがそれぞれ設けられる。図１には、第１行の第１列および第２列の画素ならびにこれに対応するゲート線ＧＬ１およびデータ線ＤＬ１，ＤＬ２が代表的に示されている。
【００１８】
各画素２５は、対応するデータ線ＤＬと画素ノードＮｐとの間に設けられるスイッチ素子２６と、画素ノードＮｐおよび共通電極ノードＮｃの間に並列に接続される保持容量２７および液晶表示素子２８とを有する。画素ノードＮｐおよび共通電極ノードＮｃの間の電圧差に応じて、液晶表示素子２８中の液晶の配向性が変化し、これに応答して液晶表示素子２８の表示輝度が変化する。これにより、データ線ＤＬおよびスイッチ素子２６を介して画素ノードＮｐへ伝達される表示電圧に応じて、各画素の輝度をコントロールすることが可能となる。スイッチ素子２６は、たとえば、Ｎ型電界効果型トランジスタで構成される。
【００１９】
すなわち、最大輝度に対応する電圧差と、最小輝度に対応する電圧差との間の中間的な電圧差を画素ノードＮｐと共通電極ノードＮｃとの間に印加することによって、中間的な輝度を得ることができる。すなわち、表示電圧を段階的に設定することにより、階調的な輝度を得ることが可能となる
ゲートドライバ３０は、所定の走査周期に基づいて、ゲート線ＧＬを順に活性化する。スイッチ素子２６のゲートは対応するゲート線ＧＬと接続される。したがって、対応するゲート線ＧＬの活性化（Ｈレベル）期間中において、画素ノードＮｐは対応するデータ線ＤＬと接続される。スイッチ素子２６は、一般的には、液晶表示素子２８と同一の絶縁体基板（ガラス基板・樹脂基板等）上に形成されるＴＦＴ（Ｔｈｉｎ−Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）素子で構成される。画素ノードＮｐへ伝達された表示電圧は、保持容量２７によって保持される。
【００２０】
あるいは、図２に示されたＥＬ素子を含む画素によって、図１中の画素２５を置換することも可能である。
【００２１】
図２を参照して、画素２５♯は、スイッチ素子２６と、保持容量２７♯と、ＥＬ表示素子２８♯と、電流駆動トランジスタ２９とを含む。スイッチ素子２６は、画素２５中のと同様であり、対応するデータ線ＤＬと画素ノードＮｐとの間に設けられ、そのゲートは、対応するゲート線ＧＬと接続される。保持容量２７♯は、画素ノードＮｐおよび電圧ＶＤＤの間に接続される。ＥＬ表示素子２８♯および電流駆動トランジスタ２９は、電圧ＶＤＤおよび電圧ＶＳＳの間に直列に接続される。電流駆動トランジスタ２９は、たとえば、Ｐ型電界効果型トランジスタで構成される。スイッチ素子２６および電流駆動トランジスタ２９は、一般的には、ＥＬ表示素子２８♯と同一の絶縁体基板上に形成される。
【００２２】
スイッチ素子２６は、対応するゲート線ＧＬの活性化（Ｈレベル）期間中において、画素ノードＮｐをデータ線ＤＬと接続する。これにより、画素ノードＮｐには、データ線ＤＬ上の表示電圧が伝達される。画素ノードＮｐの電圧は、保持容量２７♯によって保持される。
【００２３】
電流駆動トランジスタ２９は、画素ノードＮｐと接続されたゲートを有し、画素ノードＮｐの電圧に応じた電流ＩｅｌをＥＬ表示素子２８♯へ供給する。ＥＬ表示素子２８♯の表示輝度は、供給された通過電流Ｉｅｌに応じて変化する。したがって、画素２５♯においても、画素へ印加される表示電圧を段階的に設定することによって、ＥＬ表示素子の輝度を階調的に設定できる。
【００２４】
以下の説明で明らかになるように、本願発明は、各画素が印加された表示電圧に応じて中間的な輝度を表示可能な表示装置における周辺回路、特にデコーダ回路の構成に向けられている。したがって、以下に説明する本発明の実施の形態で表示装置の代表例として示される液晶表示装置において、液晶表示素子を含む画素２５を、ＥＬ素子を含む画素２５♯で置換すれば、同様の構成の周辺回路を用いて、ＥＬ素子による表示を行なう本発明に従う表示装置を構成できる。
【００２５】
再び図１を参照して、ソースドライバ４０は、Ｎビットのデジタル信号である表示信号ＳＩＧによって段階的に設定される表示電圧をデータ線ＤＬへ出力する。以下、本実施例においては、Ｎ＝６の場合、すなわち、表示信号ＳＩＧが表示信号ビットＤ０〜Ｄ５からなる場合の構成について、代表的に説明する。
【００２６】
６ビットの表示信号ＳＩＧに基づいて、各画素において、２６＝６４段階の階調表示が可能となる。さらに、Ｒ（Ｒｅｄ）、Ｇ（Ｇｒｅｅｎ）およびＢ（Ｂｌｕｅ）の各１つの画素から１つのカラー表示単位を形成すれば、約２６万色のカラー表示が可能となる。
【００２７】
ソースドライバ４０は、シフトレジスタ５０と、データラッチ回路５２，５４と、階調電圧生成回路６０と、デコード回路７０と、アナログアンプ８０とを含む。
【００２８】
表示信号ＳＩＧは、画素２５ごとの表示輝度に対応してシリアルに生成される。すなわち、各タイミングにおける表示信号ビットＤ０〜Ｄ５は、液晶アレイ部２０中の１つの画素２５における表示輝度を示している。
【００２９】
シフトレジスタ５０は、表示信号ＳＩＧの設定が切換えられる所定周期に同期したタイミングで、データラッチ回路５２に対して、表示信号ビットＤ０〜Ｄ５の取込を指示する。データラッチ回路５２は、シリアルに生成される１つの画素行分の表示信号ＳＩＧを、順に取込んで保持する。
【００３０】
１つの画素行分の表示信号ＳＩＧがデータラッチ回路５２に取込まれたタイミングで、ラッチ信号ＬＴの活性化に応答して、データラッチ回路５２にラッチされた表示信号群は、データラッチ回路５４に伝達される。
【００３１】
階調電圧生成回路６０は、高電圧ＶＨおよび低電圧ＶＬの間に直列に接続された６４個の分圧抵抗で構成され、６４段階の階調電圧Ｖ１〜Ｖ６４を階調電圧ノードＮ１〜Ｎ６４にそれぞれ生成する。
【００３２】
デコード回路７０は、データラッチ回路５４にラッチされた表示信号をデコードして、当該デコードに基づいて階調電圧Ｖ１〜Ｖ６４を選択する。デコード回路７０は、選択された階調電圧（Ｖ１〜Ｖ６４のうちの１つ）を表示電圧としてデコード出力ノードＮｄに生成する。本実施の形態においては、デコード回路７０は、データラッチ回路５４にラッチされた表示信号に基づいて、１行分の表示電圧を並列に出力する。なお、図１においては、第１列目および第２列目のデータ線ＤＬ１，ＤＬ２に対応するデコード出力ノードＮｄ１，Ｎｄ２が代表的に示されている。
【００３３】
アナログアンプ８０は、デコード出力ノードＮｄ１，Ｎｄ２，…へ出力された表示電圧にそれぞれ対応したアナログ電圧をデータ線ＤＬ１，ＤＬ２，…にそれぞれ出力する。
【００３４】
なお、図１には、ゲートドライバ３０およびソースドライバ４０が液晶アレイ部２０と一体的に形成された液晶表示装置１０の構成を例示したが、ゲートドライバ３０およびソースドライバ４０については、液晶アレイ部２０の外部回路として設けることも可能である。
【００３５】
次に、デコード回路の構成について詳細に説明する。
図３は、図１に示された実施の形態１に従うデコード回路の構成を示す回路図である。
【００３６】
図３には、デコード出力ノードＮｄ１に対応する構成のうちの、階調電圧Ｖ６４およびＶ６３に対応する部分の構成のみが代表的に示される。
【００３７】
図３を参照して、実施の形態１に従うデコード回路７０は、階調電圧Ｖ６４に対応するデコードユニットＤＵ（６４）と、階調電圧Ｖ６３に対応するデコードユニットＤＵ（６３）とを含む。
【００３８】
デコードユニットＤＵ（６４）は、階調電圧ノードＮ６４およびデコード出力ノードＮｄ１の間に直列に接続されたＮ型電界効果型トランジスタＴ０ａ（６４）〜Ｔ５ａ（６４）と、階調電圧ノードＮ６４およびデコード出力ノードＮｄ１の間に直列に接続されたＰ型電界効果型トランジスタＴ０ｂ（６４）〜Ｔ５ｂ（６４）とを含む。なお、以下では、Ｎ型電界効果型トランジスタおよびＰ型電界効果型トランジスタを、単にＮ型トランジスタおよびＰ型トランジスタともそれぞれ称する。
【００３９】
Ｎ型トランジスタＴ０ａ（６４）〜Ｔ５ａ（６４）のゲートには、表示信号ビットＤ０〜Ｄ５がそれぞれ入力される。これに対して、Ｐ型トランジスタＴ０ｂ（６４）〜Ｔ５ｂ（６４）のゲートには、表示信号ビットＤ０〜Ｄ５の反転ビット／Ｄ０〜／Ｄ５がそれぞれ入力される。
【００４０】
この結果、表示信号ビット（Ｄ０，Ｄ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５）＝（１，１，１，１，１，１）のときに、デコードユニットＤＵ（６４）中のＮ型トランジスタＴ０ａ（６４）〜Ｔ５ａ（６４）およびＰ型トランジスタＴ０ｂ（６４）〜Ｔ５ｂ（６４）のすべてがオンして、階調電圧ノードＮ６４の階調電圧Ｖ６４がデコード出力ノードＮｄ１へ伝達される。
【００４１】
同様に、デコードユニットＤＵ（６３）は、階調電圧ノードＮ６３およびデコード出力ノードＮｄ１の間に直列に接続されたＮ型トランジスタＴ０ａ（６３）〜Ｔ５ａ（６３）と、階調電圧ノードＮ６３およびデコード出力ノードＮｄ１の間に直列に接続されたＰ型トランジスタＴ０ｂ（６３）〜Ｔ５ｂ（６３）とを含む。
【００４２】
Ｎ型トランジスタＴ０ａ（６３）〜Ｔ５ａ（６３）のゲートには、表示信号ビットＤ０の反転ビット／Ｄ０および表示信号ビットＤ１〜Ｄ５がそれぞれ入力される。これに対して、Ｐ型トランジスタＴ０ｂ（６３）〜Ｔ５ｂ（６３）のゲートには、表示信号ビットＤ０および表示信号ビットＤ１〜〜Ｄ５の反転ビット／Ｄ１〜／Ｄ５がそれぞれ入力される。
【００４３】
この結果、表示信号ビット（Ｄ０，Ｄ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５）＝（０，１，１，１，１，１）のときに、デコードユニットＤＵ（６３）中のＮ型トランジスタＴ０ａ（６３）〜Ｔ５ａ（６３）およびＰ型トランジスタＴ０ｂ（６３）〜Ｔ５ｂ（６３）のすべてがオンして、階調電圧ノードＮ６３の階調電圧Ｖ６３がデコード出力ノードＮｄ１へ伝達される。
【００４４】
図示しないが、階調電圧Ｖ１〜Ｖ６２に対しても、同様に構成されたデコードユニットがそれぞれ配置される。さらに、表示信号ビット（Ｄ０，Ｄ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５）＝（０，０，０，０，０，０）の状態を階調電圧Ｖ１と対応させ、（Ｄ０，Ｄ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５）＝（１，１，１，１，１，１）の状態を階調電圧Ｖ６４と対応させ、表示信号ビットＤ０〜Ｄ５のインクリメントに対応して、階調電圧をＶ１からＶ６４に向かって１段階ずつ変化させる。これにより、表示信号ビットＤ０〜Ｄ５に応じて、階調電圧Ｖ１〜Ｖ６４のうちの１つを選択的にデコード出力ノードＮｄ１に出力することができる。図示しないが、デコード回路７０において、その他のデコード出力ノードＮｄに対しても同様の構成が配置されているものとする。
【００４５】
以上説明したように、実施の形態１に従うデコード回路７０では、階調電圧Ｖ１〜Ｖ６４の各伝達経路において、同数のＮ型トランジスタおよびＰ型トランジスタが並列に接続され、かつ、表示信号ビットＤ０〜Ｄ５のうちの同一ビットに対応する１つずつのＮ型トランジスタおよびＰ型トランジスタが当該同一ビットおよびその反転ビットの一方ずつをゲートに受けて駆動される構成となっている。
【００４６】
したがって、対応するＮ型トランジスタおよびＰ型トランジスタの間で、ゲート電極とソース電極あるいはドレイン電極間の寄生容量を介して、階調電圧に重畳されるノイズは、互いに逆極性となって相殺し合う。この結果、従来の技術に従うデコード回路で問題となった、表示電圧へのノイズを抑制して、表示精度の向上を図ることが可能となる。
【００４７】
［実施の形態２］
図４は、実施の形態２に従うデコード回路７１Ａの第１の構成例を示す回路図である。実施の形態２に従う構成においては、図１に示された液晶表示装置１０において、デコード回路７０がデコード回路７１Ａ（７１Ｂ，７１Ｃ）に置換されるのみで、その他の部分の構成は同様である。
【００４８】
図４を参照して、実施の形態２の第１の構成例に従うデコード回路７１Ａにおいては、図３に示したデコード回路７０の構成に加えて、隣接するデコードユニット間において、対応する表示信号ビットを同一の極性でゲートに受けるＮ型トランジスタ群の経路を共有するために、これらのＮ型トランジスタの接続ノードの１つ同士が電気的に結合されている。
【００４９】
同様に、隣接するデコードユニット間において、対応する表示信号ビットを同じ極性でゲートに受けるＰ型トランジスタ群の経路を共有するために、これらのＰ型トランジスタの接続ノードの１つ同士についても電気的に結合されている。
【００５０】
たとえば、デコードユニットＤＵ（６４）中のＮ型トランジスタＴ０ａ（６４）およびＴ１ａ（６４）の接続ノードＮ６４ａと、デコードユニットＤＵ（６３）中のＮ型トランジスタＴ０ａ（６３）およびＴ１ａ（６３）の接続ノードＮ６３ａとが電気的に結合される。接続ノードＮ６４ａおよびデコード出力ノードＮｄ１の間に接続されたＮ型トランジスタＴ１ａ（６４）〜Ｔ５ａ（６４）のそれぞれのゲートには、表示信号ビットＤ１〜Ｄ５がそれぞれ入力され、接続ノードＮ６３ａおよびデコード出力ノードＮｄ１の間に接続されたＮ型トランジスタＴ１ａ（６３）〜Ｔ５ａ（６３）のそれぞれのゲートには、Ｎ型トランジスタＴ１ａ（６４）〜Ｔ５ａ（６４）と同じ極性の表示信号ビットＤ１〜Ｄ５がそれぞれ入力される。
【００５１】
これにより、同一極性の表示信号ビットＤ１〜Ｄ５によって、それぞれのゲートが駆動される、Ｎ型トランジスタＴ１ａ（６４）〜Ｔ５ａ（６４）およびＴ１ａ（６３）〜Ｔ５ａ（６３）によるそれぞれの経路が並列接続されて、階調電圧ノードＮ６３，Ｎ６４とデコード出力ノードＮｄ１との間の電気抵抗が低減される。
【００５２】
同様に、デコードユニットＤＵ（６４）中のＰ型トランジスタＴ０ｂ（６４）およびＴ１ｂ（６４）の接続ノードＮ６４ｂと、デコードユニットＤＵ（６３）中のＰ型トランジスタＴ０ｂ（６３）およびＴ１ｂ（６３）の接続ノードＮ６３ｂとが電気的に結合される。接続ノードＮ６４ｂおよびデコード出力ノードＮｄ１の間に接続されたＰ型トランジスタＴ１ｂ（６４）〜Ｔ５ｂ（６４）のそれぞれのゲートには、表示信号ビットＤ１〜Ｄ５の反転ビット／Ｄ０〜／Ｄ５がそれぞれ入力され、接続ノードＮ６３ｂおよびデコード出力ノードＮｄ１の間に接続されたＰ型トランジスタＴ１ｂ（６３）〜Ｔ５ｂ（６３）のそれぞれのゲートには、Ｐ型トランジスタＴ１ｂ（６４）〜Ｔ５ｂ（６４）と同じ極性の反転ビット／Ｄ１〜／Ｄ５がそれぞれ入力される。
【００５３】
これにより、同一極性の表示信号ビット（反転ビット／Ｄ１〜／Ｄ５）によって、それぞれのゲートが駆動される、Ｐ型トランジスタＴ１ｂ（６４）〜Ｔ５ｂ（６４）およびＴ１ｂ（６３）〜Ｔ５ｂ（６３）によるそれぞれの経路が並列接続されて、階調電圧ノードＮ６３，Ｎ６４とデコード出力ノードＮｄ１との間の電気抵抗が低減される。
【００５４】
図示しないが、その他の階調電圧Ｖ１〜Ｖ６２に対応するデコードユニットにおいても同様に設けられ、隣接するデコードユニット間で、同一極性の表示信号ビットによってゲートが駆動されるトランジスタ群がデコード出力ノードＮｄ１に対して並列に接続されるように、中間の接続ノード同士が電気的に結合されているものとする。
【００５５】
このような構成とすることによって、デコード回路７１Ａ中において、階調電圧の伝達経路の電気抵抗を低減して、階調電圧の伝達時間を短縮することができる。この結果、実施の形態１に従うデコード回路による効果に加えて、画素への表示電圧の書込所要時間を短縮して、高速動作化を図ることがきる。
【００５６】
なお、図４の構成例においては、同一極性の表示信号ビットでゲートが駆動されるトランジスタ群による経路の全てを並列接続する構成を示したが、当該経路の一部分のみを並列接続する構成としてもよい。たとえば図４において、接続ノードＮ６４ａおよびＮ６３ａの間に代えて、Ｎ型トランジスタＴ２ａ（６４）およびＴ３ａ（６４）の接続ノードと、Ｎ型トランジスタＴ２ａ（６３）およびＴ３ａ（６３）の接続ノードの間を電気的に結合する構成としてもよい。
【００５７】
図５は、実施の形態２に従うデコード回路の第２の構成例を示す回路図である。
【００５８】
図５を参照して、実施の形態２の第２の構成例に従うデコード回路７１Ｂは、図３に示したデコード回路７０の構成に加えて、選択時における上位の表示信号ビットＤ２〜Ｄ５のレベルが共通する４つの階調電圧にそれぞれ対応するデコードユニット間において、当該表示信号ビットＤ２〜Ｄ５に対応するＮ型トランジスタによる経路およびＰ型トランジスタによる経路のそれぞれを並列接続して、階調電圧の伝達経路を形成する。
【００５９】
すなわち、選択時における表示信号ビットＤ２〜Ｄ５が（Ｄ２，Ｄ３，Ｄ４，Ｄ５）＝（１，１，１，１）で共通する階調電圧Ｖ６１〜Ｖ６４にそれぞれ対応するデコードユニットＤＵ（６１）〜ＤＵ（６４）間において、Ｎ型トランジスタＴ１ａ（６４）およびＴ２ａ（６４）の接続ノードＮ６４ａ♯と、Ｎ型トランジスタＴ１ａ（６３）およびＴ２ａ（６３）の接続ノードＮ６３ａ♯と、Ｎ型トランジスタＴ１ａ（６２）およびＴ２ａ（６２）の接続ノードＮ６２ａ♯と、Ｎ型トランジスタＴ１ａ（６１）およびＴ２ａ（６１）の接続ノードＮ６１ａ♯とが互いに電気的に結合される。
【００６０】
同様に、Ｐ型トランジスタＴ１ｂ（６４）およびＴ２ｂ（６４）の接続ノードＮ６４ｂ♯と、Ｐ型トランジスタＴ１ｂ（６３）およびＴ２ｂ（６３）の接続ノードＮ６３ｂ♯と、Ｐ型トランジスタＴ１ｂ（６２）およびＴ２ｂ（６２）の接続ノードＮ６２ｂ♯と、Ｐ型トランジスタＴ１ｂ（６１）およびＴ２ｂ（６１）の接続ノードＮ６１ｂ♯とが互いに電気的に結合される。
【００６１】
図示しないが、その他の階調電圧Ｖ１〜Ｖ６０に対応するデコードユニットにおいても同様に、４個ずつのデコードユニット間で、同一極性の表示信号ビットによってゲートが駆動されるトランジスタ群がデコード出力ノードＮｄ１に対して並列に接続されるように、中間の接続ノード同士が電気的に結合されているものとする。
【００６２】
この結果、デコード回路７１Ｂでは、階調電圧の伝達経路の電気抵抗をさらに低減して、画素への表示電圧の書込所要時間をさらに短縮することができる。
【００６３】
このように、実施の形態２に従うデコード回路においては、各デコードユニットにおいて、同一極性の表示信号ビットによってゲートが駆動されるトランジスタ群を並列接続するように、Ｎ型トランジスタ間の接続ノードの１つおよびＰ型トランジスタ間の接続ノードの１つは、他の少なくとも１つのデコードユニット中のＮ型トランジスタ間の接続ノードのうちの対応する１つおよびＰ型トランジスタ間の接続ノードのうちの対応する１つとそれぞれ電気的に結合される。すなわち、任意の個数のデコードユニット間で、中間の接続ノード間を電気的に結合して、階調電圧の伝達経路の電気抵抗を低減する構成とすることが可能である。
【００６４】
図６は、実施の形態２に従うデコード回路の第３の構成例を示す回路図である。
【００６５】
図６を参照して、実施の形態２の第３の構成例に従うデコード回路７１Ｃは、図５に示したデコード回路７１Ｂの構成に加えて、図４に示したデコード回路７１Ａと同様に、選択時における表示信号ビットＤ０，Ｄ１のレベルが共通する隣接デコードユニット間で、表示信号ビットＤ０，Ｄ１に対応する経路が並列接続される。
【００６６】
図６に代表的に示されたデコードユニットＤＵ（６４）およびＤＵ（６３）では、接続ノードＮ６４ａおよびＮ６３ａの間ならびに接続ノードＮ６４ｂおよびＮ６３ｂの間がさらに電気的に結合されている。同様に、デコードユニットＤＵ（６２）およびＤＵ（６１）では、接続ノードＮ６２ａおよびＮ６１ａの間ならびに接続ノードＮ６２ｂおよびＮ６１ｂの間がさらに電気的に結合されている。すなわち、各デコードユニットにおいて、中間の複数個の接続ノードが少なくとも１個の他のデコードユニット内の対応する接続ノードと電気的にそれぞれ結合されている。
【００６７】
図示しないが、その他の階調電圧Ｖ１〜Ｖ６０に対応するデコードユニットにおいても同様に、４個ずつのデコードユニット間で、同一極性の表示信号ビットによってゲートが駆動されるトランジスタ群がデコード出力ノードＮｄ１に対して並列に接続され、さらに、２個ずつのデコードユニット間で、同一極性の表示信号ビットによってゲートが駆動されるトランジスタ群がデコード出力ノードＮｄ１に対して並列に接続されるように、中間の接続ノード同士が複数個所で電気的に結合されているものとする。
【００６８】
これにより、図５に示したデコード回路７１Ｂと比較して、表示信号ビットＤ０，Ｄ１に対応する経路の電気抵抗が低減されるので、画素への表示電圧の書込所要時間をさらに短縮することができる。
【００６９】
［実施の形態３］
図７は、実施の形態３に従うデコード回路７２の構成を示す回路図である。実施の形態３に従う構成においても、図１に示された液晶表示装置１０において、デコード回路７０がデコード回路７２に置換されるのみで、その他の部分の構成は同様である。
【００７０】
図７においても、デコード回路７２のうち、デコード出力ノードＮｄ１に対応する部分のうちの階調電圧Ｖ６４に対応する構成のみが代表的に示されている。
【００７１】
図７を参照して、実施の形態３に従うデコード回路７２は、電源電圧Ｖｄｄおよび制御ノード／Ｎｇ（６４）の間に接続される電流制限素子７５と、電源電圧Ｖｄｄおよび制御ノードＮｇ（６４）の間に接続される電流制限素子７６と、制御ノード／Ｎｇ（６４）および接地電圧Ｖｓｓの間に直列に接続されるＮ型トランジスタＴ０ａ（６４）〜Ｔ５ａ（６４）と、制御ノードＮｇ（６４）および電源電圧Ｖｄｄの間に直列に接続されるＰ型トランジスタＴ０ｂ（６４）〜Ｔ５ｂ（６４）と、階調電圧伝達ゲート７７とを有する。
【００７２】
図３に示したデコード回路７０と同様に、Ｎ型トランジスタＴ０ａ（６４）〜Ｔ５ａ（６４）のそれぞれのゲートには表示信号ビットＤ０〜Ｄ５が入力され、Ｐ型トランジスタＴ０ｂ（６４）〜Ｔ５ｂ（６４）のそれぞれのゲートには反転ビット／Ｄ０〜／Ｄ５が入力される。
【００７３】
階調電圧伝達ゲート７７は、階調電圧ノードＮ６４とデコード出力ノードＮｄ１の間に並列に接続されたＮ型トランジスタ７８ａおよびＰ型トランジスタ７８ｂを有する。Ｎ型トランジスタ７８ａのゲートは制御ノードＮｇ（６４）に接続され、Ｐ型トランジスタ７８ｂのゲートは制御ノード／Ｎｇ（６４）に接続される。
【００７４】
階調電圧Ｖ６４の選択時、すなわち表示信号ビット（Ｄ０，Ｄ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５）＝（１，１，１，１，１，１）であるときに、Ｎ型トランジスタＴ０ａ（６４）〜Ｔ５ａ（６４）およびＰ型トランジスタＴ０ｂ（６４）〜Ｔ５ｂ（６４）の各々がオンして、制御ノードＮｇ（６４）および／Ｎｇ（６４）は電源電圧Ｖｄｄおよび接地電圧Ｖｓｓへそれぞれ駆動される。この結果、階調電圧伝達ゲート７７を構成するＮ型トランジスタ７８ａおよびＰ型トランジスタ７８ｂの両方がオンして、デコード出力ノードＮｄ１へ階調電圧Ｖ６４が伝達される。
【００７５】
一方、階調電圧Ｖ６４の非選択時、すなわち表示信号ビット（Ｄ０，Ｄ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５）≠（１，１，１，１，１，１）であるときには、Ｎ型トランジスタＴ０ａ（６４）〜Ｔ５ａ（６４）の少なくとも１つおよびＰ型トランジスタＴ０ｂ（６４）〜Ｔ５ｂ（６４）の少なくとも１つがオフするので、制御ノードＮｇ（６４）および／Ｎｇ（６４）は接地電圧Ｖｓｓおよび電源電圧Ｖｄｄにそれぞれ設定される。この結果、階調電圧伝達ゲート７７を構成するＮ型トランジスタ７８ａおよびＰ型トランジスタ７８ｂの両方がオフするので、デコード出力ノードＮｄ１と階調電圧ノードＮ６４（階調電圧Ｖ６４）とは切離される。
【００７６】
同様の構成が、階調電圧Ｖ１〜Ｖ６３のそれぞれに対して設けられ、階調電圧Ｖｊ（ｊ：１〜６３の整数）に対応するトランジスタＴ０ａ（ｊ）〜Ｔ５ａ（ｊ）およびＰ型トランジスタＴ０ｂ（ｊ）〜Ｔ５ｂ（ｊ）のそれぞれのゲートには、対応する階調電圧Ｖｊを選択するための、表示信号ビットＤ１〜Ｄ５またはその反転ビット／Ｄ０〜／Ｄ５が入力される。階調電圧伝達ゲート７０は、階調電圧Ｖｊが生成される階調電圧ノードＮｊとデコード出力ノードＮｄ１との間に接続される。
【００７７】
次に、電流制限素子７５，７６の構成例を説明する。
図８を参照して、電流制限素子７５は、電源電圧Ｖｄｄおよび制御ノード／Ｎｇ（６４）の間に接続されたＰ型トランジスタ７９ｂと、電源電圧Ｖｄｄおよび接地電圧Ｖｓｓの間に直列に接続されたＰ型トランジスタ８０ｂおよび抵抗素子８１ｂとを有する。Ｐ型トランジスタ８０ｂおよび抵抗素子８１ｂの接続ノードは、Ｐ型トランジスタ７９ｂおよび８０ｂの各ゲートと接続される。抵抗素子８１ｂは、薄膜抵抗、トランジスタのチャネル抵抗または不純物拡散抵抗等によって形成することができる。
【００７８】
図９を参照して、電流制限素子７６は、接地電圧Ｖｓｓおよび制御ノードＮｇ（６４）の間に接続されたＮ型トランジスタ７９ａと、電源電圧Ｖｄｄおよび接地電圧Ｖｓｓの間に直列に接続されたＮ型トランジスタ８０ａおよび抵抗素子８１ａとを有する。Ｎ型トランジスタ８０ａおよび抵抗素子８１ａの接続ノードは、Ｎ型トランジスタ７９ａおよび８０ａの各ゲートと接続される。抵抗素子８１ａは、抵抗素子８１ｂと同様に、薄膜抵抗、トランジスタのチャネル抵抗または不純物拡散抵抗等によって形成することができる。
【００７９】
あるいは、図７中の電流制限素子７５，７６として、カレントミラー構成等の定電流回路を適用することも可能である。
【００８０】
このように、実施の形態３に従うデコード回路においては、階調電圧ノードとデコード出力ノードとの間に直列接続されるトランジスタの個数が少ないので、階調電圧の伝達経路の電気抵抗をさらに低減できる。さらに、階調電圧伝達ゲート７７を、Ｎ型トランジスタおよびＰ型トランジスタの対で構成しているため、階調電圧伝達ゲート７７での電圧降下が発生しない。この結果、表示電圧へのノイズ影響の抑制および画素への表示電圧の書込時間短縮を図ることができる。特に、特許文献１の図９に示されたデコード回路と比較すれば、トランジスタの配置個数を著しく増大させることなく、表示電圧（階調電圧）の電圧降下を抑制できる。
【００８１】
なお、実施の形態１から３に従うデコード回路を構成するＰ型およびＮ型トランジスタ群は、画素２５中のスイッチ素子と同様に、ＴＦＴ素子で形成することができる。このように、デコード回路等の駆動回路群を画素と同一の絶縁体基板（ガラス基板、樹脂基板）上に成形することによって、表示装置の小型化が可能となり、コスト低減を図ることができる。
【００８２】
図１０には、本発明に従うデコード回路を構成するＰ型ＴＦＴおよびＮ型ＴＦＴの構造例が示される。
【００８３】
図１０を参照して、Ｐ型ＴＦＴは、絶縁体基板９０上に形成された半導体膜９５を用いて形成され、ｐ型不純物が注入されたソース／ドレイン領域１０１，１０２と、ゲート電極１０４と、ソース／ドレイン領域１０１，１０２とそれぞれ電気的なコンタクトが確保された電極１０５，１０６とを有する。半導体膜９５とゲート電極１０４との間には、ＳｉＯ２等で形成されるゲート絶縁膜１０３が設けられる。
【００８４】
Ｎ型ＴＦＴは、ポリシリコン等の半導体膜９５を用いて形成され、ｎ型不純物が注入されたソース／ドレイン領域１５１，１５２と、ゲート電極１５４と、ソース／ドレイン領域１５１，１５２とそれぞれ電気的なコンタクトが確保された電極１５５，１５６と、ＬＤＤ（Ｌｉｇｈｔ−Ｄｏｐｅｄ−Ｄｒａｉｎ）領域１６０とを有する。半導体膜９５とゲート電極１５４との間には、Ｐ型ＴＦＴと同様にゲート絶縁膜１５３が設けられる。ＬＤＤ領域１６０を設けることによってドレイン電界が緩和されるので、Ｎ型ＴＦＴの耐圧が向上する。
【００８５】
ソースおよびドレインに対応する電極１０５，１０６および１５５，１５６は、一般的にアルミニウム等で形成され、ゲート電極１０４，１５４は、クロム等で形成される。なお、図１０に示した構造例のＴＦＴ素子は、画素を構成するＴＦＴ素子と同様の工程によって製造することが可能であるので、詳細な製造方法については記載を省略する。
【００８６】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００８７】
【発明の効果】
以上説明したように、本発明では、デジタル信号をデコードして表示電圧を生成するデコード回路内での階調電圧の各伝達経路において、互いに反対導電型である同数ずつの電界効果型トランジスタが並列に接続される。さらに、これらの反対導電型の電界効果型トランジスタのうちの１個ずつは、互いに逆極性の信号をゲート（制御電極）に受けて駆動される。したがって、これらの反対導電型の電界効果型トランジスタ間で、寄生容量を介して階調電圧に重畳されるノイズが互いに逆極性となって相殺し合う。この結果、表示電圧へのノイズを抑制して、表示精度の向上を図ることが可能となる。
【００８８】
また、デコード回路内での階調電圧の各伝達経路において、直列接続される電界効果型トランジスタの個数を少なく、かつ、互いに反対導電型である電界効果トランジスタを並列接続することにより、当該伝達経路の電気抵抗および当該伝達経路での電圧降下を減少できる。この結果、表示電圧へのノイズ影響の抑制および画素への表示電圧の書込時間短縮を図ることができる。特に、電界効果型トランジスタの配置個数を大幅に増加させることなく、表示電圧の電圧降下を抑制することが可能である。
【図面の簡単な説明】
【図１】本発明の実施の形態に従う表示装置の代表例として示される液晶表示装置の全体構成を示すブロック図である。
【図２】ＥＬ素子を含む画素の構成例を示す回路図である。
【図３】実施の形態１に従うデコード回路の構成を示す回路図である。
【図４】実施の形態２に従うデコード回路の第１の構成例を示す回路図である。
【図５】実施の形態２に従うデコード回路の第２の構成例を示す回路図である。
【図６】実施の形態２に従うデコード回路の第３の構成例を示す回路図である。
【図７】実施の形態３に従うデコード回路の構成を示す回路図である。
【図８】図７に示された電気抵抗の構成例を示す回路図である。
【図９】図７に示された電気抵抗の構成例を示す回路図である。
【図１０】本発明に従うデコード回路を構成するＰ型ＴＦＴおよびＮ型ＴＦＴの構造例を示す構造図である。
【符号の説明】
１０  液晶表示装置、２０  液晶アレイ部、２５  画素、２６  スイッチ素子、２７  保持容量、２８  液晶表示素子、３０  ゲートドライバ、４０  ソースドライバ、５０  シフトレジスタ、５２，５４  データラッチ回路、６０  階調電圧生成回路、７０，７１，７１♯，７２  デコード回路、７５，７６  電流制限素子、７７  階調電圧伝達ゲート、９０  絶縁体基板、９５  半導体膜、１０１，１０２，１５１，１５２  ドレイン領域、１０３，１５３  ゲート絶縁膜、１０４，１５４  ゲート電極、１０５，１０６，１５５，１５６  電極、Ｄ０〜Ｄ５  表示信号ビット、／Ｄ０〜／Ｄ５  反転ビット、ＤＬ，ＤＬ１，ＤＬ２  データ線、ＤＵ（６１）〜ＤＵ（６４），ＤＵ  デコードユニット、ＧＬ，ＧＬ１  ゲート線、Ｎ１〜Ｎ６４  階調電圧ノード、Ｎ６１ａ♯，Ｎ６１ｂ♯，Ｎ６２ａ♯，Ｎ６２ｂ♯，Ｎ６３ａ，Ｎ６３ｂ，Ｎ６３ａ♯，Ｎ６３ｂ♯，Ｎ６４ａ，Ｎ６４ｂ，Ｎ６４ａ♯，Ｎ６４ｂ♯  接続ノード、Ｎｄ，Ｎｄ１  デコード出力ノード、Ｎｃ  共通電極ノード、Ｎｇ（６４），／Ｎｇ（６４）  制御ノード、Ｎｐ  画素ノード、ＳＩＧ  表示信号、Ｔ０ａ（ｊ）〜Ｔ５ａ（ｊ），７８ａ，７９ａ，８０ａ  Ｎ型トランジスタ（ｊ：自然数）、Ｔ０ｂ（ｊ）〜Ｔ５ｂ（ｊ），７８ｂ，７９ｂ，８０ｂ  Ｎ型トランジスタ（ｊ：自然数）、Ｖ１〜Ｖ６４  階調電圧。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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