(57)【要約】【課題】半導体基板を貫通するスルーホール内に形成された接続プラグを有する半導体チップを含む複数のチップが積層されたマルチチップ半導体装置の信頼性を向上させる。【解決手段】半導体素子が集積形成された半導体基板１１と、この半導体基板１１表面上に形成された配線層１２と、前記半導体基板１１を貫通するスルーホール内に形成され、導電性を有する接続プラグ１６を具備し、前記接続プラグ１６は、該接続プラグ１６の上面及び下面の面積より、前記半導体基板１１の表面に平行な断面の面積が小さい部分を有することを特徴とする。【選択図】　　図１
2004128063.tif 000002
【特許請求の範囲】
【請求項１】
半導体素子が集積形成された半導体基板と、
この半導体基板表面上に形成された配線層と、
前記半導体基板を貫通するスルーホール内に形成された導電性を有する接続プラグとを具備し、
前記接続プラグは、該接続プラグの上面及び下面の面積より、前記半導体基板の表面に平行な断面の面積が小さい部分を有することを特徴とする半導体装置。
【請求項２】
半導体素子が集積形成された半導体基板と、
この半導体基板表面上に形成された配線層と、
前記半導体基板を貫通するスルーホール内に形成された導電性を有する接続プラグと、
前記半導体基板の裏面側の接続プラグ上に形成された第１の導電層とを具備し、
前記接続プラグと第１の導電層との界面と、前記界面に接続する接続プラグの側壁との角度は鋭角であることを特徴とする半導体装置。
【請求項３】
複数の半導体チップが積層された半導体装置であって、
少なくとも１つの半導体チップは、
半導体素子が集積形成された半導体基板と、
この半導体基板表面上に形成された配線層と、
前記半導体基板を貫通するスルーホール内に形成された導電性を有する接続プラグとを具備し、
前記接続プラグは、該接続プラグの上面及び下面の面積より、前記半導体基板の表面に平行な断面の面積が小さい部分を有することを特徴とする半導体装置。
【請求項４】
前記接続プラグの側壁は、
順テーパ形状の第１の側壁部と、
この第１の側壁部の下端に接続する逆テーパ形状の第２の側壁部とを具備し、
第１の側壁部と第２の側壁部との接続部の断面の面積が、前記接続プラグの上面及び下面の面積より、小さいことを特徴とする請求項１又は３に記載の半導体装置。
【請求項５】
前記接続プラグの側壁は、前記第１の側壁部と第２の側壁部との対を複数有することを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記接続プラグの側壁は、
順テーパ形状の第１の側壁部と、
この第１の側壁部の下端に接続する弧状の第２の側壁部とを具備し、
第１の側壁部と第２の側壁部との接続部の断面の面積が、前記接続プラグの上面及び下面の面積より、小さいことを特徴とする請求項１又は３に記載の半導体装置。
【請求項７】
前記接続プラグの側壁は、
前記第２の側壁部の下端に接続する弧状の第３の側壁部を更に具備することを特徴とする請求項６に記載の半導体装置。
【請求項８】
複数の半導体チップが積層された半導体装置であって、
少なくとも１つの半導体チップは、
半導体素子が集積形成された半導体基板と、
この半導体基板の表面上に形成された配線層と、
前記半導体基板を貫通するスルーホール内に形成された導電性を有する接続プラグと、
前記半導体基板の裏面側の接続プラグ上に形成された第１の導電層とを具備し、
前記接続プラグと第１の導電層との界面と、前記界面に接続する接続プラグの側壁との角度は鋭角であることを特徴とする半導体装置。
【請求項９】
前記半導体基板の表面側の接続プラグ上に形成された第２の導電層を更に具備し、
前記接続プラグと第２の導電層との界面と、この界面に接続する接続プラグの側壁との角度は鋭角であることを特徴とする請求項２又は８に記載の半導体装置。
【請求項１０】
半導体基板を表面側から選択的にエッチングし、側壁が順テーパ形状の第１のホールを形成する工程と、
第１のホールの下部に接続し、前記第１のホールに接続する部分の側壁が逆テーパ形状である第２のホールを形成する工程と、
前記第１及び第２のホール内に導電性材料を埋めこみ形成する工程と、
前記半導体基板の裏面側に前記導電性材料を露出させて、前記導電性材料からなり前記半導体基板を貫通する接続プラグを形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項１１】
前記導電性材料の埋めこみ形成を行う前に、前記第１及び第２のホール表面上に第１の絶縁膜を形成する工程を更に有することを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記接続プラグを形成する工程は、
前記半導体基板裏面側から前記半導体基板を後退させ、前記第２のホール表面に形成された第１の絶縁膜を露出させる工程と、
前記半導体基板の裏面上に、第２の絶縁膜を形成する工程と、
第１の絶縁膜及び第２の絶縁膜を除去して、前記導電性材料を露出させる工程とを含むことを特徴とする請求項１１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体基板を貫通するスルーホール内に形成されたプラグを有する半導体装置、及び半導体装置の製造方法に関する。
【０００２】
【従来の技術】
近年、コンピュータや通信機器の重要な部品として、多数のトランジスタや抵抗、容量などを電気回路を達成するように結びつけ、半導体基板上へ集積化して形成した大規模集積回路チップが多用されている。このため、機器全体の性能はチップ単体の性能と大きく結びついている。
【０００３】
一方、複数のチップを用いて、機器全体の高性能化を図ったいわゆるマルチチップ半導体装置も提案されている。近年、マルチチップ半導体装置として、次の技術が提案されている。すなわち、半導体チップに対し、層間絶縁膜と半導体基板を貫通するスルーホール内に導電性材料からなる接続プラグを形成する。この接続プラグを介して、他の半導体チップと電気的に接続するものである（例えば、特許文献１参照）。
【０００４】
【特許文献１】
特開平１０−２２３８３５号公報
【０００５】
【発明が解決しようとする課題】
ここで、上述したような接続プラグが形成された半導体チップの構成を図９に示す。図９に示される半導体チップにおいては、実際のスルーホールは通常反応性イオンエッチング法（ＲＩＥ）で形成される。この時スルーホール１０１の側壁は、図９に示すように、一般に順テーパ形状となる。しかしながら、側壁が順テーパ形状のスルーホール１０１を用いて形成された接続プラグ１０３では、その上下のバリアメタル１８，１９との接続部位１０４、１０５においてクラックや剥がれが発生し、接続不良を起こしやすいことが判ってきた。なお、図９において、１２は多層配線層、１７は保護絶縁膜、２０はパッド、１０２は側壁絶縁膜である。
【０００６】
すなわち、チップ材料（Ｓｉ、石英あるいは基板の場合は種々の樹脂など）とスルーホール１０１に埋め込まれた接続プラグ１０３の熱膨張係数、脆性、ヤング率の違いなどにより種々の応力が発生する。応力が発生した場合、半導体チップの裏面側のコーナー１０４で特に亀裂が発生しやすく断線不良を起こすおそれがあることが判明した。また、この場合上部のコーナー１０５においても不良が発生しやすいことも判った。
【０００７】
上述したように、基板を貫通する順テーパ状の貫通孔内に形成された接続プラグを有する半導体チップの場合、特にプラグとプラグ下面上に形成された電極との間に働く応力により、不良が発生しやすいと言う問題があった。
【０００８】
本発明の目的は、半導体基板を貫通するスルーホール内に形成された接続プラグを有する半導体チップを含む複数のチップが積層されたマルチチップ半導体装置の信頼性を向上させる半導体装置及び半導体装置の製造方法を提供することにある。
【０００９】
【課題を解決するための手段】
（１）本発明の一例に係わる半導体装置は、半導体素子が集積形成された半導体基板と、この半導体基板表面上に形成された配線層と、前記半導体基板を貫通するスルーホール内に形成された導電性を有する接続プラグとを具備し、前記接続プラグは、該接続プラグの上面及び下面の面積より、前記半導体基板の表面に平行な断面の面積が小さい部分を有することを特徴とする。
【００１０】
（２）本発明の一例に係わる半導体装置は、半導体素子が集積形成された半導体基板と、この半導体基板表面上に形成された配線層と、前記半導体基板を貫通するスルーホール内に形成された導電性を有する接続プラグと、前記半導体基板の裏面側の接続プラグ上に形成された第１の導電層とを具備し、前記接続プラグと第１の導電層との界面と、前記界面に接続する接続プラグの側壁との角度は鋭角であることを特徴とする。
【００１１】
（３）本発明の一例に係わる半導体装置は、複数の半導体チップが積層された半導体装置であって、少なくとも１つの半導体チップは、半導体素子が集積形成された半導体基板と、この半導体基板表面上に形成された配線層と、前記半導体基板を貫通するスルーホール内に形成された導電性を有する接続プラグとを具備し、前記接続プラグは、該接続プラグの上面及び下面の面積より、前記半導体基板の表面に平行な断面の面積が小さい部分を有することを特徴とする。
【００１２】
（４）本発明の一例に係わる半導体装置は、複数の半導体チップが積層された半導体装置であって、少なくとも１つの半導体チップは、半導体素子が集積形成された半導体基板と、この半導体基板の表面上に形成された配線層と、前記半導体基板を貫通するスルーホール内に形成された導電性を有する接続プラグと、前記半導体基板の裏面側の接続プラグ上に形成された第１の導電層とを具備し、前記接続プラグと第１の導電層との界面と、前記界面に接続する接続プラグの側壁との角度は鋭角であることを特徴とする。
【００１３】
（５）本発明の一例に係わる半導体装置の製造方法は、半導体基板を表面側から選択的にエッチングし、側壁が順テーパ形状の第１のホールを形成する工程と、第１のホールの下部に接続し、前記第１のホールに接続する部分の側壁が逆テーパ形状である第２のホールを形成する工程と、前記第１及び第２のホール内に導電性材料を埋めこみ形成する工程と、前記半導体基板の裏面側に前記導電性材料を露出させて、前記導電性材料からなり前記半導体基板を貫通する接続プラグを形成する工程とを有することを特徴とする。
【００１４】
【発明の実施の形態】
本発明の実施の形態を以下に図面を参照して説明する。
（第１の実施形態）
図１は、本発明の第１の実施形態に係わるマルチチップ半導体装置の構成を示す断面図である。また、図２は、本発明の第１の実施形態に係わるマルチチップ半導体装置を構成する半導体チップの構成を示す断面図である。
【００１５】
図１に示すように、マルチチップ半導体装置は、３つの半導体チップ１０ａ、１０ｂ、１０ｃが積層されて構成されている。それぞれの半導体チップ１０ａ、１０ｂ、１０ｃは、図２に示すように、表面に半導体素子３１が集積形成されたシリコン基板１１と、多層配線層１２と、接続プラグ１６とを具備する。
【００１６】
なお、多層配線層１２は、第１の層間絶縁膜３２、コンタクトプラグ３３、第１の配線層３４、及び上層配線層３５を具備する。第１の層間絶縁膜３２は、シリコン基板１１上に半導体素子３１を覆うように形成されている。コンタクトプラグ３３は、第１の層間絶縁膜３２に形成されたコンタクトホール内に埋め込み形成されている。第１の配線層３４は、コンタクトプラグ３３を介して、半導体素子３１と電気的に接続する。
【００１７】
上層配線層３５には、図示されないビアプラグを介して第１の配線層３４に電気的に接続される第２の配線層が形成されている。なお、配線層の数は３層以上であっても良い。半導体素子３１は、配線及びプラグにより、接続プラグ１６や上層配線層３５内に形成されたパッド２０などと所定の関係に接続される。
【００１８】
接続プラグ１６は、第１の層間絶縁膜３２及びシリコン基板１１を貫通するスルーホール１４内に形成されている。接続プラグ１６は、スルーホール１４内に側壁絶縁膜１５を介して形成されている。なお、接続プラグ１６は、シリコン基板１１のみを貫通するように形成されていても良い。接続プラグ１６は、素子形成領域の外側に形成されている。しかし、接続プラグ１６が、素子領域内に形成されていても良い。接続プラグ１６の下面にはバリアメタル１８が形成されている。接続プラグ１６の上面にはバリアメタル１９が形成されている。
【００１９】
ここで接続プラグ１６は、半導体基板表面に沿った断面積が接続プラグ１６の上面４１及び下面４２の断面積より小さい部分を有する。すなわち、図２の接続プラグ１６の上面４１と下面４２の面積が、その中央部分４３の断面積より大きい。上面４１から中央部分４３にかけて、接続プラグ１６の側壁は順テーパ形状に形成されている。そして、中央部分４３から下面４２にかけて、接続プラグ１６の側壁は逆テーパ形状に形成されている。
【００２０】
一般にチップ積層を行う場合には、最終的に積層した半導体装置の厚さを薄くするために個々のチップを数十ミクロンから数百μｍの厚さまで薄厚化する。薄厚化されたチップの両面には種々の材料が積層され素子や配線層が形成されており、これらに起因して発生する複雑な応力は場合によっては薄厚化されたチップに反りを発生させる。積層するそれぞれのチップに発生する応力は異なり、反りが発生した場合も反り方は一様ではない。
【００２１】
したがって、このようなチップ同士を積層した場合、どうしてもその接続部分、すなわち接続プラグ１６とその上下の電極および半田バンプなどの接合部材に応力集中が発生し、クラックなどを生じて接続不良の最大の原因となる。特に、接続断面積が小さくなりやすい接続プラグ１６と上下のバリアメタル１８，１９間での不良率が高い。
【００２２】
これに対し、接続プラグ１６の上面及び下面より、断面積が小さい部分を形成することで、応力により接続プラグ１６の上下方向に力が発生することを抑制し、この応力集中を緩和させ不良率を低減する効果がある。
【００２３】
また、接続プラグ１６とバリアメタル１８とが接続する部位４５において、接続プラグ１６の側壁と、接続プラグ１６とバリアメタル１８との界面とが鋭角をなしている。同様に、接続プラグ１６とバリアメタル１９とが接続する部位４４において、接続プラグ１６の側壁と、接続プラグ１６とバリアメタル１９の界面とが鋭角をなしている。このような構造とすることで、接続プラグ１６とバリアメタル１８との間、又は接続プラグ１６とバリアメタル１８との間に接合を引き剥がそうとするような応力が集中した場合においても、接合部の構造から高い耐性が得られる。なお、特に接続プラグ１６の下面とバリアメタル１８との間に応力が集中しやすいので、少なくとも接続プラグ１６とバリアメタル１８とが接続する部位４５において、接続プラグ１６の側壁と、接続プラグ１６とバリアメタル１８との界面とが鋭角をなしていればよい。
【００２４】
図３に、接続プラグ１６の断面形状の例を示す。図３（ａ）は接続プラグ１６の断面形状が円形の例である。図３（ａ）に示すように、上面４１及び下面４２の直径が該同等である。中央部分４３の断面積がこれらに比較して小さい。また、図３（ｂ）に示すのは、接続プラグ１６の断面形状が矩形の場合である。断面形状が円形の場合と同様に上下面の面積が中央部に比較して大きくなっている。また、図３（ｃ）に示すように、接続プラグ１６の断面形状は楕円形であっても良い。さらに図３（ｄ），（ｅ）に示すように、接続プラグの上面４１、中央部４３、下面４２でそれぞれ形状が異なっていても良い。接続プラグの断面形状は、任意の形状で実施可能である。
【００２５】
各チップ１０ａ、１０ｂ、１０ｃの上層配線層３５内には、それぞれパッド２０が形成されている。また、各チップ１０ａ、１０ｂ、１０ｃのパッド２０の反対側のシリコン基板１１の裏面には保護絶縁膜（ＳｉＯ２　）１７が形成されている。保護絶縁膜１７は、接続プラグ１６以外の領域に形成されている。
【００２６】
チップ１０ｂの接続プラグ１６は、はんだバンプ２１を介して、チップ１０ａの多層配線層１２に設けられたパッド２０に電気的に接続している。この電気的接続により、チップ１０ａとチップ１０ｂとが電気的に接続している。
【００２７】
同様に、チップ１０ｃの接続プラグ１６は、はんだバンプ２１を介して、チップ１０ｂの多層配線層１２に設けられたパッド２０に電気的に接続している。この電気的接続により、チップ１０ｂとチップ１０ｃとが電気的に接続している。なお、チップ間の電気的接続には、はんだバンプ以外のバンプや他の接合部材を用いてもよい。例えば、金バンプあるいはバリアメタル層を用いても良い。また、積層する他チップの接続プラグと直接接合しても良い。
【００２８】
次に、上述したプラグ形状を有する半導体チップの製造方法について説明する。図４，５，６は、本発明の第１の実施形態に係わる半導体チップの製造方法を示す断面図である。
【００２９】
先ず、図４（ａ）に示すように、図示されない半導体素子が形成されたシリコン基板１１の最表面に第１の層間絶縁膜３２が形成されたウエハを用意する。次に、第１の層間絶縁膜３２上に厚さ１μｍのシリコン酸化膜（マスク層）５１を形成する。そして、シリコン酸化膜５１をパターニングして、スループラグが形成される領域に開口を形成する。マスク層としては、エッチングレートが、第１の層間絶縁膜３２と大きく異なる材料が選択される。
【００３０】
次いで、図４（ｂ）に示すように、開口が形成されたシリコン酸化膜５１をマスクにＲＩＥ（異方性エッチング）を行い、第１の層間絶縁膜３２及びシリコン基板１１を順次エッチングし、スルーホール１４の一部となる第１のホール５２を形成する。ここで、エッチングガスとしては、ＳＦ６とＯ２の混合ガスを用いる。
【００３１】
ＲＩＥ時に、第１のホール５２の側壁が、順テーパ形状となる条件でエッチングする。第１のホール５２の形成は、最終的なスルーホール１４が形成される深さの半ば程度で一旦停止させる。
【００３２】
エッチング時、エッチング生成物と酸素との反応物（側壁保護膜）５３が、第１のホール５２の表面に形成される。側壁保護膜５３の成長に応じて、第１のホール５２の側壁が順テーパ形状に加工される。したがって、上部のテーパエッチングが終了した段階でその側壁には厚い側壁保護膜５３が形成されている。一方エッチングの進行していたスルーホール１４の底面にはもちろんシリコンが露出している。
【００３３】
次いで、図４（ｃ）に示すように、エッチング条件を変えてシリコン基板１１をエッチングし、第１のホール５２の下方に第２のホール５４を形成する。エッチング条件は、異方性エッチングが行われる条件から等方性エッチングが行われる条件に切り替える。具体的には、ＳＦ６とＯ２の混合ガスであれば、ＳＦ６の流量比を増加させ、同時にガス圧力をあげることにより達成される。
【００３４】
この等方性エッチング時、第１のホール５２の表面には側壁保護膜５３が形成されているので、順テーパ形状を保ったままである。また、第１のホール５２に接続する部位の第２のホール５４の側壁は逆テーパ形状になっている。
【００３５】
この第２のホール５４の深さは最終的なスルーホール１４の深さよりやや深く形成する。６０μｍ厚のチップを作成する場合であれば、第２のホール５４の底部を６５μｍ程度の深さに形成する。第１のホール５２及び第２のホール５４がスルーホール１４となる。
【００３６】
次いで、図４（ｄ）に示すように、全面に厚さ１００ｎｍ程度のＳｉＯ２膜、厚さ１００ｎｍ程度のＳｉ３Ｎ４膜をＬＰＣＶＤ法で順次堆積し、側壁絶縁膜１５を形成する。
【００３７】
次いで、図５（ｅ）に示すように、接続プラグとなる金属膜１６を堆積し、スルーホール１４内に金属膜１６を埋め込む。
ここで、金属膜１６としては例えば、Ｗ、Ｍｏ、Ｎｉ、Ｔｉ、あるいはこれらの金属シリサイド、又はＣｕなどが挙げられる。また金属膜１６の形成方法としては、例えばＣＶＤ法、スパッタ法、めっき法が挙げられるが、スパッタ法はホール下部の等方性に形成した部分を十分に埋め込むことは困難でありボイドが発生するため、ＣＶＤ法、めっき法が望まれる。しかし、後で裏面から接続プラグ１６を露出させた工程の後、ボイドを埋め込むことは可能である。
【００３８】
次いで、図５（ｆ）に示すように、ＣＭＰ法やエッチバック法、或いは電解研磨法などにより、第１の層間絶縁膜３２の表面が露出するまで、金属膜１６、及び第１の層間絶縁膜３２上の側壁絶縁膜１５及びシリコン酸化膜５１の表面を後退させる。この結果、ホール１４内に金属膜（接続プラグ）１６が埋め込み形成される。
【００３９】
次いで、図５（ｇ）に示すように、第１の層間絶縁膜３２上にバリアメタル材を堆積した後、パターニングし接続プラグ１６の表面を覆うバリアメタル１９を形成する。
【００４０】
次いで、図５（ｈ）に示すように、シリコン基板１１上に第１の層間絶縁膜３２とともに多層配線層を構成する上層配線層３５を形成する。上層配線層３５は金属配線（配線層）、層間絶縁膜、プラグなどから構成される。この後、上層配線層３５の表面に溝を形成し、この溝内にパッド２０を露出させる。
【００４１】
次いで、図６（ｉ）に示すように、ホール１４の形成を行った表面と反対側のシリコン基板１１裏面から、シリコン基板１１を後退させる。シリコン基板１１の後退は、ホール１４の底部の絶縁膜１５が露出するまで行う。
【００４２】
ここでシリコン基板１１の後退（薄厚化）は、例えば、ＣＭＰ、化学研磨、機械研磨、ウェットエッチング、プラズマエッチング、またはガスエッチングなどの加工技術を用いた方法、或いはこれらの加工方法を組み合わせて行えばよい。
【００４３】
この工程はシリコン基板１１と絶縁膜１５の間で選択比が取れる条件で行えば、絶縁膜１５を残して、自動的に本工程を終了することができる。また、底部に絶縁膜１５を残すことにより、プラグ１６によるシリコン基板１１の汚染が抑制される。
【００４４】
次いで、図６（ｊ）に示すようにプラズマＣＶＤ法を用いて、ホール１４の底部側のシリコン基板１１の裏面全面にＳｉＯ２膜１７を形成する。なお、低温プロセスが要求される場合には、ＳｉＯ２膜の代わりにＳＯＧ（Ｓｐｉｎ　Ｏｎ　Ｇｌａｓｓ）膜などの塗布膜を用いると良い。また、シリコン基板１１が受ける応力を小さくしたい場合には、ポリイミド膜などの有機系膜を使用すると良い。
【００４５】
次に図６（ｋ）に示すように、接続プラグ１６が露出するまで、ＣＭＰ法を用いてＳｉＯ２膜１７、側壁絶縁膜１５を研磨する。その結果、スルーホール１４内に接続プラグ１６が埋め込まれ、接続プラグ１６の周りを側壁絶縁膜１５で被覆した構造が実現される。
【００４６】
本実施形態によれば、接続プラグを基板内方向へ引き込む力の発生が緩和される。また、接続プラグと上下のバリアメタルの接合部における応力集中がおきにくくなる。その結果、チップを積層したマルチチップ半導体装置で信頼性の問題が最も発生しやすい貫通ビアと上下の電極やバンプとの接続部位において、種々の応力により発生するクラック、断線を抑制できる。
【００４７】
（第２の実施形態）
本実施形態では、第１の実施形態と異なるスルーホールの形成方法について説明する。図７は、本発明の第２の実施形態に係わる半導体チップの製造方法を示す断面図である。
【００４８】
先ず、図７（ａ）に示すように、第１の層間絶縁膜３２上に開口を有するシリコン酸化膜６１を形成する。この工程は、第１の実施形態で図４（ａ）を参照して説明した工程と同様なので詳細な説明を省略する。
【００４９】
次いで、開口から第１の層間絶縁膜３２及びシリコン基板１１を順次エッチングする。シリコン基板１１のエッチング工程では、誘導結合型プラズマ（ＩＣＰ）装置を用いた、ＢＯＳＣＨ（ボッシュ）エッチング法と呼ばれる方法で加工する。ガスとしては例えば堆積性のガスとしてＣ４Ｆ８、エッチングガスとしてＳＦ６を使用する。
【００５０】
プロセス条件の一例を以下に示す。ガス圧力；２００ｍＴｏｒｒ、ガス流量；１５０ｓｃｃｍ、ソースＲＦパワー；８００Ｗ、バイアスＲＦパワー；１５０Ｗ、電極温度；２０℃、の設定とした。なお、ソース及びバイアスのＲＦ周波数はどちらも１３．５６ＭＨｚである。ＢＯＳＣＨ法は、堆積性を有するＣ４Ｆ８プラズマとエッチング性を有するＳＦ６プラズマとを交互に照射する。ホール内部を含むウェハ表面全体に堆積膜を形成する工程とエッチングしたいホール底部の堆積膜を取り除き、続いてシリコンのエッチングを行う工程を繰り返すことで高い方向性加工を達成する。そのために、これらのガスを高速で切り替える制御バルブ及び流量制御系が必要となる。
【００５１】
また、堆積とエッチングの時間や条件を調整することで、スルーホール側壁のテーパ角度を任意に制御することが可能となる。すなわち、例えばエッチング時間を短くすれば順テーパ形状、長くすれば逆テーパ形状に変化する。堆積とエッチングを交互に繰り返すこの手法で、エッチングの時間を短くするとスルーホール全体を加工する時間が長くなり（平均的なエッチング速度が低下することに対応）生産性は低下するが、上記条件で１０μｍ／分程度以上の速度での加工が可能である。また、マスク（シリコン酸化膜６１）の上にも堆積膜が形成されるため、マスクのエッチング量が抑制され、シリコン基板に対して２００程度の選択比が得られる。したがって、比較的深いスルーホールを形成する場合でも薄いマスク厚で実現できる利点がある。
【００５２】
まず、上記の条件で、堆積時間を２秒、エッチング時間を４秒とする組み合わせを１サイクル（６秒）としてシリコン基板１１を加工する。エッチング時のエッチング速度が約１８μｍ／分である。４秒間エッチングの条件で処理するが、堆積時間中に形成されたホール底部の堆積膜の除去に約１秒を要する。したがって、３秒間の実質的なエッチング時間中での、シリコン基板１１のエッチング量は０．９μｍ程度になる。１分間の処理では、エッチングと堆積とのサイクルが１０回繰り返され、深さ９μｍ程度のホールが形成される。またこのとき、３秒間のエッチング時間では、ホール側面に堆積した膜を除去しきれずに、側面で堆積膜が徐々に成長することとなり、図７（ｂ）に示すように、この条件で形成される第１のホール６２の側壁は、順テーパ形状になる。これはホール側面に堆積した膜が底部より厚いこと、また、エッチング時に底部は若干のイオン衝撃があるが、側面はイオン衝撃はなく、Ｆラジカルだけで堆積膜をエッチングすることになるからである。この条件での第１のホール６２の側壁のテーパ角度は約８５度であり、３４サイクル（２０４秒間）の加工を行った結果、深さ約３０．６μｍの順テーパ形状の第１のホール６２が形成された。
【００５３】
次いで、図７（ｃ）に示すように、処理条件を変えて逆テーパ形状の側壁を有する第２のホール６３を形成する。処理条件は、ガスやＲＦパワーは上記と同様であり、Ｃ４Ｆ８ガスとＳＦ６ガスの切り換え時間を変化させる。例えば、堆積性を有するＣ４Ｆ８ガスプラズマでの処理時間を２秒、エッチング性を有するＳＦ６プラズマでの処理時間を６秒とする（１サイクルが８秒）。この切り換え時間の場合、ホール底部の堆積膜除去にやはり１秒が必要となり、一回の実質的なエッチング処理（５秒間）ではシリコン基板１１が約１．５μｍエッチングされる。この一連のサイクルを２０回（１６０秒間）繰り返すと、シリコン基板１１が約３０μｍエッチングされる。ここで、第２のホール６３の側壁のテーパ角度は約９６度であり、逆テーパ形状のエッチングが達成されていることが確認できた。この機構は、エッチング時間が長くなり、ホール側壁の堆積膜が６秒のエッチング時間でほぼ除去できるようになり、また下方へのエッチングではほぼ等方的な（縦方向と横方向に同じ速度でエッチングが進行する）条件であるために、徐々に横方向へホール径が広がっていくことになる。
【００５４】
このような方法で第１のホール６２が順テーパ形状、第２のホール６３が逆テーパ形状で、深さ６０μｍ程度のスルーホールを形成することができた。
【００５５】
こうしてスルーホール中央に断面積の小さい部分を有する形状を達成した後は、第１の実施形態で図４（ｄ）〜図６（ｋ）を参照して説明した工程と同様なので、説明を省略する。
【００５６】
なお、順テーパ形状の側壁が形成される条件と逆テーパ形状の側壁が形成される条件とを複数回ずつ繰り返し行って良い。繰り返し行うことによって、図８（ａ）に示すような形状のスルーホール８１及び接続プラグ８２を形成することができる。ここでは順テーパ形状の側壁が形成される条件と逆テーパ形状の側壁が形成される条件とをそれぞれ３回ずつ行っている。
【００５７】
接続プラグ８２の側壁には、順テーパ形状の側壁部（第１の側壁部）８３と、順テーパ形状の側壁部の下部に接続し、逆テーパ形状の側壁部（第２の側壁部）８４との対が複数形成されている。なお、図８（ａ）においては、スルーホール８１の側壁部に形成される絶縁膜の図示を省略している。
【００５８】
また、上述したテーパエッチング技術以外にも、等方性のエッチング技術を使用して図８（ｂ）に示すような形状のスルーホール９１及び接続プラグ９２を形成することも可能である。この接続プラグ９２の側壁部には、順テーパ形状の第１の側壁部９３と、側壁部９３の下部に接続する弧形状の第２の側壁部９４とを具備する。側壁部９４の下部にはさらに弧形状の第３の側壁部９５が形成されている。弧形状の側壁部は複数接続されて形成され、側壁は凹凸を有し、最下部の弧形状の側壁部に接続して逆テーパ形状の側壁部が形成されている。
【００５９】
この形状を形成するためには、ＢＯＳＣＨ法により、堆積性を有するプラズマと、等方性エッチング性を有するプラズマとを交互に供給することでエッチングを行うのは同様である。但し、等方性のエッチング条件では、例えばＳＦ６ガスの分圧を５００ｍＴｏｒｒとする。このような条件にすることで、方向性はないが高いエッチング速度を達成することができる。さらに、堆積性のプラズマ生成時も圧力を５００ｍＴｏｒｒまで上げることにより、堆積性プラズマ照射の時間を短縮できる利点もある。このエッチングでは、平均のエッチング速度として、約３０μｍ／分を達成することができる。
【００６０】
なお、本発明は、上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【００６１】
【発明の効果】
以上説明したように本発明によれば、チップを積層したマルチチップ半導体装置における接続プラグの接続信頼性を高めることが可能となり、積層工程、パッケージ工程における製品歩留りを著しく向上することが可能となる。
【図面の簡単な説明】
【図１】第１の実施形態に係わるマルチチップ半導体装置の構成を示す断面図。
【図２】第１の実施形態に係わる半導体チップの構成を示す断面図。
【図３】第１の実施形態に係わるマルチチップ半導体装置の接続プラグの断面形状を説明する図。
【図４】第１の実施形態に係わる半導体チップの製造工程を示す断面図。
【図５】第１の実施形態に係わる半導体チップの製造工程を示す断面図。
【図６】第１の実施形態に係わる半導体チップの製造工程を示す断面図。
【図７】第２の実施形態に係わる半導体チップの製造工程を示す断面図。
【図８】第２の実施形態に係わる半導体チップの構成を示す断面図。
【図９】従来のマルチチップ半導体装置の構成を示す断面図。
【符号の説明】
１１…シリコン基板
１２…多層配線層
１４…スルーホール
１５…側壁絶縁膜
１６…接続プラグ
１７…保護絶縁膜
１８…バリアメタル
１９…バリアメタル
２０…パッド
２１…はんだバンプ
【図１】
2004128063.tif 000003
【図２】
2004128063.tif 000004
【図３】
2004128063.tif 000005
【図４】
2004128063.tif 000006
【図５】
2004128063.tif 000007
【図６】
2004128063.tif 000008
【図７】
2004128063.tif 000009
【図８】
2004128063.tif 000010
【図９】
2004128063.tif 000011
【手続補正書】
【提出日】平成15年5月1日(2003.5.1)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体素子が集積形成された半導体基板と、
この半導体基板表面上に形成された配線層と、
前記半導体基板を貫通するスルーホール内に形成された導電性を有する接続プラグとを具備し、
前記接続プラグは、該接続プラグの上面及び下面の面積より、前記半導体基板の表面に平行な断面の面積が小さい部分を有することを特徴とする半導体装置。
【請求項２】
半導体素子が集積形成された半導体基板と、
この半導体基板表面上に形成された配線層と、
前記半導体基板を貫通するスルーホール内に形成された導電性を有する接続プラグと、
前記半導体基板の裏面側の接続プラグ上に形成された第１の導電層とを具備し、
前記接続プラグと第１の導電層との界面と、前記界面に接続する接続プラグの側壁との角度は鋭角であることを特徴とする半導体装置。
【請求項３】
複数の半導体チップが積層された半導体装置であって、
少なくとも１つの半導体チップは、
半導体素子が集積形成された半導体基板と、
この半導体基板表面上に形成された配線層と、
前記半導体基板を貫通するスルーホール内に形成された導電性を有する接続プラグとを具備し、
前記接続プラグは、該接続プラグの上面及び下面の面積より、前記半導体基板の表面に平行な断面の面積が小さい部分を有することを特徴とする半導体装置。
【請求項４】
前記接続プラグの側壁は、
順テーパ形状の第１の側壁部と、
この第１の側壁部の下端に接続する逆テーパ形状の第２の側壁部とを具備し、
第１の側壁部と第２の側壁部との接続部の断面の面積が、前記接続プラグの上面及び下面の面積より、小さいことを特徴とする請求項１又は３に記載の半導体装置。
【請求項５】
前記第１の側壁部は異方性エッチングで形成され、前記第２の側壁部は等方性エッチングで形成されたことを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記接続プラグの側壁は、前記第１の側壁部と第２の側壁部との対を複数有することを特徴とする請求項４に記載の半導体装置。
【請求項７】
前記接続プラグの側壁は、
順テーパ形状の第１の側壁部と、
この第１の側壁部の下端に接続する弧状の第２の側壁部とを具備し、
第１の側壁部と第２の側壁部との接続部の断面の面積が、前記接続プラグの上面及び下面の面積より、小さいことを特徴とする請求項１又は３に記載の半導体装置。
【請求項８】
前記第１及び第２の側壁部は、ＢＯＳＣＨ法で形成されたことを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記接続プラグの側壁は、
前記第２の側壁部の下端に接続する弧状の第３の側壁部を更に具備することを特徴とする請求項７に記載の半導体装置。
【請求項１０】
前記半導体基板の裏面側の接続プラグ上に形成された導電層をさらに具備し、
前記接続プラグと導電層との界面と、前記界面に接続する接続プラグの側壁との角度は鋭角であることを特徴とする請求項１又は３に記載の半導体装置。
【請求項１１】
複数の半導体チップが積層された半導体装置であって、
少なくとも１つの半導体チップは、
半導体素子が集積形成された半導体基板と、
この半導体基板の表面上に形成された配線層と、
前記半導体基板を貫通するスルーホール内に形成された導電性を有する接続プラグと、
前記半導体基板の裏面側の接続プラグ上に形成された第１の導電層とを具備し、
前記接続プラグと第１の導電層との界面と、前記界面に接続する接続プラグの側壁との角度は鋭角であることを特徴とする半導体装置。
【請求項１２】
前記半導体基板の表面側の接続プラグ上に形成された第２の導電層を更に具備し、
前記接続プラグと第２の導電層との界面と、この界面に接続する接続プラグの側壁との角度は鋭角であることを特徴とする請求項２又は１１に記載の半導体装置。
【請求項１３】
半導体基板を表面側から選択的にエッチングし、側壁が順テーパ形状の第１のホールを形成する工程と、
第１のホールの下部に接続し、前記第１のホールに接続する部分の側壁が逆テーパ形状である第２のホールを形成する工程と、
前記第１及び第２のホール内に導電性材料を埋めこみ形成する工程と、
前記半導体基板の裏面側に前記導電性材料を露出させて、前記導電性材料からなり前記半導体基板を貫通する接続プラグを形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項１４】
前記導電性材料の埋めこみ形成を行う前に、前記第１及び第２のホール表面上に第１の絶縁膜を形成する工程を更に有することを特徴とする請求項１３に記載の半導体装置の製造方法。
【請求項１５】
前記接続プラグを形成する工程は、
前記半導体基板裏面側から前記半導体基板を後退させ、前記第２のホール表面に形成された第１の絶縁膜を露出させる工程と、
前記半導体基板の裏面上に、第２の絶縁膜を形成する工程と、
第１の絶縁膜及び第２の絶縁膜を除去して、前記導電性材料を露出させる工程とを含むことを特徴とする請求項１４に記載の半導体装置の製造方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００４
【補正方法】変更
【補正の内容】
【０００４】
【特許文献１】
特開平１０−２２３８３３号公報