(57)【要約】【課題】  チップ面積を増加させることなくソース線を低抵抗化してソース線の浮きを低減し、その結果ランダムアクセスを高速化し得るＥＥＰＲＯＭを提供すること。【解決手段】  １個又は複数個の不揮発性メモリセルから構成されるメモリセル部と、このメモリセル部とのデータ転送を行う信号線と、前記信号線と前記メモリセル部との間に配置された選択トランジスタとを備え、書き込み禁止動作の場合には、書き込み非選択電圧が前記信号線に印加され、書き込み非選択電圧よりも高い選択ゲート電圧を前記選択トランジスタのゲートに印加することによって、書き込み非選択電圧が前記メモリセル部のチャネルに転送され、そして、書き込みゲート電圧が前記メモリセルの制御ゲートに印加されて、前記メモリセルのチャネルとその制御ゲートの容量結合によって昇圧された書き込み禁止チャネル電圧を発生する。【選択図】      図１
2004158193.tif 000002
【特許請求の範囲】
【請求項１】
１個又は複数個の不揮発性メモリセルから構成されるメモリセル部と、
このメモリセル部とのデータ転送を行う信号線と、
前記信号線と前記メモリセル部との間に配置された選択トランジスタとを備え、
書き込み禁止動作の場合には、書き込み非選択電圧が前記信号線に印加され、書き込み非選択電圧よりも高い選択ゲート電圧を前記選択トランジスタのゲートに印加することによって、書き込み非選択電圧が前記メモリセル部のチャネルに転送され、そして、書き込みゲート電圧が前記メモリセルの制御ゲートに印加されて、前記メモリセルのチャネルとその制御ゲートの容量結合によって昇圧された書き込み禁止チャネル電圧を発生することを特徴とする不揮発性半導体記憶装置。
【請求項２】
１個又は複数個の不揮発性メモリセルから構成されるメモリセル部と、
このメモリセル部とのデータ転送を行う信号線と、
前記信号線と前記メモリセル部との間に配置された選択トランジスタとを備え、
書き込み禁止動作の場合には、書き込み非選択電圧が前記信号線に印加され、書き込み非選択電圧よりも高い選択ゲート電圧を前記選択トランジスタのゲート及び前記メモリセルの制御ゲートに印加することによって、この書き込み非選択電圧が前記メモリセル部のチャネルに転送され、そして、書き込みゲート電圧が前記メモリセルの制御ゲートに印加されて、前記メモリセルのチャネルとその制御ゲートの容量結合によって昇圧された書き込み禁止チャネル電圧を発生することを特徴とする不揮発性半導体記憶装置。
【請求項３】
複数個の直列接続された不揮発性メモリセルから構成されるメモリセル部と、
このメモリセル部とのデータ転送を行う共通信号線と、
前記共通信号線と前記メモリセル部との間に配置された選択トランジスタとを備え、
書き込み禁止動作の場合には、書き込み非選択電圧が前記共通信号線に印加され、書き込み非選択電圧よりも高い選択ゲート電圧を前記選択トランジスタのゲートに印加することによって、この書き込み非選択電圧が前記メモリセル部のチャネルに転送され、
そして、パス電圧が非選択メモリセルの制御ゲートに印加され、前記パス電圧よりも高い書き込み電圧が選択メモリセルの制御ゲートに印加されて、前記複数個のメモリセルのチャネルとそられの制御ゲートの容量結合によって昇圧された書き込み禁止チャネル電圧を発生することを特徴とする不揮発性半導体記憶装置。
【請求項４】
複数個の直列接続された不揮発性メモリセルから構成されるメモリセル部と、
このメモリセル部とのデータ転送を行う共通信号線と、
前記共通信号線と前記メモリセル部との間に配置された選択トランジスタとを備え、
書き込み禁止動作の場合には、書き込み非選択電圧が前記信号線に印加され、書き込み非選択電圧よりも高い選択ゲート電圧を前記選択トランジスタのゲート及び前記メモリセルの制御ゲートに印加することによって、この書き込み非選択電圧が前記メモリセル部のチャネルに転送され、
そして、パス電圧が非選択メモリセルの制御ゲートに印加され、前記パス電圧よりも高い書き込み電圧が選択メモリセルの制御ゲートに印加されて、前記複数個のメモリセルのチャネルとそられの制御ゲートの容量結合によって昇圧された書き込み禁止チャネル電圧を発生することを特徴とする不揮発性半導体記憶装置。
【請求項５】
複数個の直列接続された不揮発性メモリセルから構成されるメモリセル部と、
このメモリセル部とのデータ転送を行う共通信号線と、
前記共通信号線と前記メモリセル部との間に配置された選択トランジスタとを備え、
書き込み選択動作の場合には、書き込み選択電圧が前記信号線に印加されることで、前記メモリセル部のチャネルに転送され、
書き込み禁止動作の場合には、書き込み非選択電圧が前記信号線に印加され、書き込み非選択電圧よりも高い選択ゲート電圧を前記選択トランジスタのゲートに印加することによって、この書き込み非選択電圧が前記メモリセル部のチャネルに転送され、
そして、パス電圧が非選択メモリセルの制御ゲートに印加され、前記パス電圧よりも高い書き込み電圧が選択メモリセルの制御ゲートに印加されて、前記複数個のメモリセルのチャネルとそられの制御ゲートの容量結合によって昇圧された書き込み禁止チャネル電圧を発生することを特徴とする不揮発性半導体記憶装置。
【請求項６】
複数個の直列接続された不揮発性メモリセルから構成されるメモリセル部と、
このメモリセル部とのデータ転送を行う共通信号線と、
前記共通信号線と前記メモリセル部との間に配置された選択トランジスタとを備え、
書き込み選択動作の場合には、書き込み選択電圧が前記信号線に印加されることで、前記メモリセル部のチャネルに転送され、
書き込み禁止動作の場合には、書き込み非選択電圧が前記信号線に印加され、書き込み非選択電圧よりも高い選択ゲート電圧を前記選択トランジスタの及び前記メモリセルの制御ゲートに印加することによって、この書き込み非選択電圧が前記メモリセル部のチャネルに転送され、
そして、パス電圧が非選択メモリセルの制御ゲートに印加され、前記パス電圧よりも高い書き込み電圧が選択メモリセルの制御ゲートに印加されて、前記複数個のメモリセルのチャネルとそられの制御ゲートの容量結合によって昇圧された書き込み禁止チャネル電圧を発生することを特徴とする不揮発性半導体記憶装置。
【請求項７】
請求項１から請求項６のいずれか１項に記載の不揮発性半導体記憶装置において、前記書き込み非選択電圧は、電源電圧、または電源電圧から降圧あるいは昇圧されたチップ内電源電圧である事を特徴とする不揮発性半導体記憶装置。
【請求項８】
請求項１から請求項７のいずれか１項に記載の不揮発性半導体記憶装置において、前記選択ゲート電圧は、少なくとも前記メモリセルや前記選択トランジスタのしきい電圧だけ、書き込み非選択電圧よりも高いことを特徴とする不揮発性半導体記憶装置。
【請求項９】
請求項５又は請求項６に記載の不揮発性半導体記憶装置において、前記書き込み選択電圧は、前記書き込み非選択電圧よりも低いことを特徴とする不揮発性半導体記憶装置。
【請求項１０】
請求項５又は請求項６に記載の不揮発性半導体記憶装置において、前記書き込み選択電圧は、０Ｖであって、電源電圧、または電源電圧から降圧あるいは昇圧されたチップ内電源電圧である事を特徴とする不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
近年、電気的書き替え可能とした不揮発性半導体装置（ＥＥＰＲＯＭ）の１つとしてＮＡＮＤセル型ＥＥＰＲＯＭが提案されている。このＥＥＰＲＯＭは、電荷蓄積層としての例えば浮遊ゲートと制御ゲートが積層されたｎチャネルＦＥＴＭＯＳ構造の複数のメモリセルを、それらのソース，ドレインを隣接するもの同士で共有する形で直列接続し、これを１単位としてビット線に接続するものである。
【０００３】
図３８（ａ）（ｂ）は、メモリセルアレイの１つのＮＡＮＤセル部分の平面図と等価回路図である。図３９（ａ）（ｂ）は、それぞれ図３８（ａ）のＡ−Ａ'及びＢ−Ｂ'断面図である。
【０００４】
素子分離酸化膜１２で囲まれたｐ型シリコン基板（又はｐ型ウエル）１１に、複数のＮＡＮＤセルからなるメモリセルアレイが形成されている。１つのＮＡＮＤセルに着目して説明すると、この実施の形態では、８個のメモリセルＭ１〜Ｍ８が直列接続されて１つのＮＡＮＤセルを構成している。メモリセルはそれぞれ、基板１１上にトンネル絶縁膜１３を介して浮遊ゲート１４（１４1 ，１４2 〜１４8 ）が形成され、その上にゲート絶縁膜１５を介して制御ゲート１６（１６1 ，１６2 〜１６8 ）が形成されて、構成されている。これらのメモリセルのソース，ドレインであるｎ型拡散層１９は隣接するもの同士共有する形で接続され、これにより複数のメモリセルが直列接続されている。
【０００５】
ＮＡＮＤセルのドレイン側，ソース側には各々、メモリセルの浮遊ゲート，制御ゲートと同時に形成された第１の選択ゲート１４9 ，１６9 及び第２の選択ゲート１４10，１６10が設けられている。素子形成された基板はＣＶＤ酸化膜１７により覆われ、この上にビット線１８が配設されている。ＮＡＮＤセルの制御ゲート１４は、共通に制御ゲートＣＧ1 ，ＣＧ2 〜ＣＧ8 として配設されている。これら制御ゲート線はワード線となる。選択ゲート１４9 ，１６9 及び１４10，１６10もそれぞれ行方向に連続的に選択ゲートＳＧ1 ，ＳＧ2 として配設されている。
【０００６】
図４０は、このようなＮＡＮＤセルがマトリクス状に配列されたメモリセルアレイの等価回路を示している。ソース線は例えば６４本のビット線毎につき１箇所、コンタクトを介してＡｌ、ポリＳｉなどの基準電位配線に接続される。この基準電位配線は周辺回路に接続される。メモリセルの制御ゲート及び第１，第２の選択ゲートは、行方向に連続的に配設される。通常、制御ゲートにつながるメモリセルの集合を１ページと呼び、１組のドレイン側（第１の選択ゲート）及びソース側（第２の選択ゲート）の選択ゲートによって挟まれたページの集合を１ＮＡＮＤブロック又は単に１ブロックと呼ぶ。
【０００７】
ＮＡＮＤセル型ＥＥＰＲＯＭの動作は、次の通りである。データ書き込みは、ビット線から遠い方のメモリセルから順に行う。選択されたメモリセルの制御ゲートには昇圧された書き込み電圧Ｖpp（＝２０Ｖ程度）を印加し、他の非選択メモリセルの制御ゲート及び第１の選択ゲートには中間電位（＝１０Ｖ程度）を印加し、ビット線にはデータに応じて０Ｖ（"０"書き込み）又は中間電位（"１"書き込み）を印加する。このとき、ビット線の電位は選択メモリセルに伝達される。データ"０"の時は、選択メモリセルの浮遊ゲートと基板間に高電圧がかかり、基板から浮遊ゲートに電子がトンネル注入されてしきい値電圧が正方向に移動する。データが"１"の時はしきい値電圧は変化しない。
【０００８】
データ消去は、ブロック単位でほぼ同時に行われる。即ち、消去するブロックの全ての制御ゲート，選択ゲートを０Ｖとし、ｐ型ウエル及びｎ型基板に昇圧された昇圧電位ＶppE （２０Ｖ程度）を印加する。消去を行わないブロックの制御ゲート，選択ゲートにもＶppE を印加する。これにより、消去するブロックのメモリセルにおいて浮遊ゲートの電子がウエルに放出され、しきい値電圧が負方向に移動する。
【０００９】
データ読み出し動作は、選択されたメモリセルの制御ゲートを０Ｖとし、それ以外のメモリセルの制御ゲートを電源電圧Ｖcc（例えば３Ｖ）として、選択メモリセルで電流が流れるか否かを検出することにより行われる。ＮＡＮＤセル型ＥＥＰＲＯＭでは、複数のメモリセルが縦列接続されているため、読み出し時のセル電流が小さい。また、メモリセルの制御ゲート及び第１，第２の選択ゲートは行方向に連続的に配設されているので、１ページ分のデータが同時にビット線に読み出される。
【００１０】
しかしながら、この種の装置にあっては次のような問題があった。
【００１１】
（問題点１）
ＮＡＮＤセル型ＥＥＰＲＯＭでは、データ読み出し時に選択されたメモリセルの制御ゲートを０Ｖ、それ以外のメモリセルの制御ゲートをＶcc（例えば３Ｖ）として、セル電流Ｉcellが流れるか否かを検出するが、セル電流の大きさは読み出すセルのしきい値電圧だけではなく、直列接続されている残り全てのセルのしきい値電圧によっても左右される。８つのメモリセルが直列接続されて１ＮＡＮＤセルを構成する場合を考えると、Ｉcellが一番大きい場合（抵抗が一番小さい場合）のＩcell(Best)は、直列接続される８個のセルのしきい値電圧が全て負（"１"状態）の場合である。"１"読み出しする際に、Ｉcellが一番小さい場合（抵抗が一番大きい場合）のＩcell(Worst) は、読み出すセルに直列接続する他の全てのセルのしきい値電圧が正（"０"状態）の時に１番ビット線コンタクト側のメモリセル（例えば図４０のＭＣ1 ）を"１"であると読み出す場合である。
【００１２】
セル電流はビット線からメモリセルを介してソース線に流れるが、従来のメモリセルアレイではソース線は同時に読み出す１ページ分のＮＡＮＤセルで共有している（図４０）。ソース線−基準電位配線間のコンタクトから最も離れたメモリセル（図４０のメモリセルＭＣ1 ）を読み出す場合に、メモリセルＭＣ1 に直列接続する他の７セルのしきい値電圧が正（つまりセル電流が最小Ｉcell(Worst) ）であり、ソース線を共有する他のＮＡＮＤ列の抵抗が最小（つまりセル電流が最大Icell(Best) ）の場合を考える。この場合、読み出し初期には抵抗が小さいＮＡＮＤ列からセル電流が流れ、またソース線の抵抗が大きいために、メモリセルＭＣ1 が属するＮＡＮＤセルのソース線の電位はＩ×Ｒ（Ｉ：読み出し初期に流れるセル電流、Ｒ：ソース線の抵抗）になる。
【００１３】
つまり、メモリセルＭＣ1 を含むＮＡＮＤ列のメモリセルのソースが接地電位Ｖssから浮くために、メモリセルのソース−ドレイン間電圧、ソース−ゲート間電圧は下がり、更にソースがＶssから浮くことにより基板バイアス効果も起こってメモリセルのしきい値が増加するために、ＭＣ1 を含むＮＡＮＤセル列のメモリセルのコンダクタンスが下がる。このように、ソース線の抵抗が大きい場合にはソース線が接地電位から浮くために、セル電流が小さいＮＡＮＤ列では更にセル電流が流れにくくなる。
【００１４】
ビット線容量はＣB 、メモリセルのしきい値電圧が負（つまり"１"状態）であると読み出すためにはビット線電位がプリチャージ電位からΔＶB だけ下がる必要があるとする。ビット線放電時間ＴRWL の最大値はセル電流が最も小さい場合で決まるが、ソース線の浮きがない場合にはＴRWL ＝ＣB ／Ｉcell(Worst) であるが、上記のように従来のメモリセルではソース線が浮くためにＴRWL は更に長くなり、ランダムアクセス時間が長くなるという問題がある。また、従来のＮＡＮＤセル型ＥＥＰＲＯＭではソース線の浮きを小さくするために、例えば１６本に１本だけソース線−基準電位配線間コンタクトを設けると、メモリセルの面積が増加するという問題がある。
【００１５】
ソース線が浮くことによってビット線放電時間が長くなることは、読み出し時間が長くなるのみでなく、メモリセルに書き込まれたしきい値のばらつきももたらす。
【００１６】
図４２は図４３のメモリセルＭＣＣ１に"０"書き込み（メモリセルのしきい値を負の値から正の値にする）を行った後に、ベリファイリードする際のビット線放電時間のＭＣＣ１のしきい値依存正を示している。なお、書き込み、ベリファイリード動作については、公知例（特開平３−３４３３６３号公報）を参照して説明する。図４３のメモリセルＭＣＣ１のベリファイリードでは、図４３のように同じページの他のメモリセルＭＣＣ２，ＭＣＣ３，ＭＣＣ４，ＭＣＣ５…が"０"書き込み不十分（つまり正のしきい値でなく、負のしきい値を持つ）のために大きなセル電流が流れ、その結果ソース線が浮き、図４２のようにビット線放電時間が長くなる。
【００１７】
その結果、ベリファイリードの際に、ビット線放電時間がＴBL1 以上であればメモリセルに"０"書き込みされたとすると、図４３のメモリセルＭＣＣ１ではソース線が浮くために、メモリセルのしきい値が図４２のＶth1 以上で"０"書き込みされたと判定される。一方、図４４のメモリセルＭＣＤ１のようにセル電流が大きく、かつソース線の浮きがない場合には、ビット線放電時間は図４２のようになる。つまり、メモリセルＭＣＤ１に書き込みを行う場合には、図４２のしきい値Ｖth1 以上で"０"書き込みされたと判定される。
【００１８】
このようにメモリセルＭＣＣ１とメモリセルＭＣＤ１ではしきい値のばらつきが回路的にＶthd1−Ｖth1 だけ生じてしまうという問題がある。ソース線の浮きをなくしてビット線放電時間を短くすることができ、メモリセルＭＣＣ１のビット線放電時間を例えば図４２のようにすることができれば、回路的に生じるしきい値ばらつきを小さく（図４２のＶthd1−Ｖth2 ）することができる。
【００１９】
また、図４３のメモリセルＭＣＣ１が１回目の書き込みパルスによって書き込みが行われ、しきい値がＶth1 （図４５）になった後に、２回目以降の書き込みパルスによって図４３のメモリセルＭＣＣ２，ＭＣＣ３，ＭＣＣ４，ＭＣＣ５…が"０"状態になったとする。メモリセルＭＣＣ１への書き込みは１回目の書き込みパルスで終了しているので、２回目以降の書き込みパルスでメモリセルＭＣＣ１は書き込まれず、しきい値はＶth1 のままである。
【００２０】
この結果、メモリセルＭＣＣ１，ＭＣＣ２，ＭＣＣ３…のページの書き込み終了後、メモリセルＭＣＣ１を読む際には、今度はメモリセルＭＣＣ２，ＭＣＣ３，ＭＣＣ４，ＭＣＣ５…はセル電流が流れないので、メモリセルＭＣＣ１を読む際に、ソース線は浮かず、ビット線放電時間は図４５のようにΔＴだけ短くなり、"１"読み出しされるという可能性がある。即ち、メモリセルＭＣＣ１書き込み後、２回目以降の書き込みパルスでメモリセルＭＣＣ１の同じページのメモリセルＭＣＣ２，ＭＣＣ３，ＭＣＣ４…のデータが変化したために、"０"書き込みしたはずのメモリセルＭＣＣ１のデータが"１"であると読み出されてしまうという問題がある。この誤読み出しが生じるのは、メモリセルを読み出す際に、ソース線を介して他のメモリセルのデータが、読み出すメモリセルの読み出し電流に影響するからである。
【００２１】
（問題点２）
従来のＮＡＮＤセル型ＥＥＰＲＯＭでは、ドレイン側の選択ゲート−ビット線間のコンタクトが図４０のように隣接して配設される。図４１（ａ）は従来のメモリセルアレイのｎ型拡散層とメモリセルのソース・ゲート・ドレイン領域及び、ｎ型拡散層とビット線（Ａｌなど）を接続するコンタクト（以下ビット線コンタクトと記す）、つまり素子領域を示している。図４１（ａ）の斜線部以外はメモリセル間の素子分離領域を表している。図４１（ａ）のＹ方向にＮＡＮＤセルが直列接続されて配列されている。図４０のＸ方向にはｎ型拡散層（ソース線）及び、メモリセルアレイ−ビット線間コンタクトが配列されている。Ｌ'はビット線コンタクト間の距離、Ｌはメモリセル−メモリセル間の素子分離幅、Ｗはメモリセルトランジスタのチャネル幅である。
【００２２】
従来のＮＡＮＤセルアレイでは、メモリセル−メモリセル間の素子分離領域幅が縮小されても、図４１（ａ）から分かるようにビット線コンタクトが隣接して配列されているために、カラム方向（Ｘ方向）のメモリセルのピッチを縮小できない。つまり、Ｘ方向の大きさはビット線コンタクト間距離Ｌ'で決まるために、メモリセルアレイ間の素子分離幅Ｌは、隣接するＮＡＮＤセル列間のフィールド反転耐圧、素子分離技術などによって決まる最小素子分離幅Ｌ0 よりも大きくなり、その結果メモリセルアレイの面積が増加するという問題がある。
【００２３】
また、図４１（ｂ）に示すようにコンタクトと素子領域の余裕ｌはメモリセルのピッチ縮小により小さくしなければならない。しかし、ｌを小さくすると合わせずれにより、コンタクトが素子分離上にずれて形成され、ビット線とメモリセルが形成されるウエル又は基板が短絡するという問題がある。
【発明の開示】
【発明が解決しようとする課題】
【００２４】
このように従来のＥＥＰＲＯＭにおいては、ソース線の抵抗が大きい場合にはソース線が接地電位から浮くために、ビット線放電時間が長くなり、ランダムアクセス時間が長くなるという問題がある。さらに、ソース線の浮きを小さくするために、例えば１６本に１本だけソース線−基準電位配線間コンタクトを設けると、メモリセルの面積が増加するという問題がある。
【００２５】
また、ビット線コンタクトが隣接して配列されているために、カラム方向のメモリセルのピッチを縮小することはできない。さらに、コンタクトと素子領域の合わせ余裕はメモリセルのピッチ縮小により小さくしなければならないが、この余裕を小さくすると合わせずれにより、コンタクトが素子分離上にずれて形成され、ビット線とメモリセルが形成されるウエル又は基板が短絡するという問題がある。
【００２６】
本発明は、上記の問題点に鑑みてなされたもので、その目的とするところは、チップ面積を増加させることなくソース線を低抵抗化してソース線の浮きを低減し、その結果ランダムアクセスを高速化し得る不揮発性半導体記憶装置を提供することにある。
【００２７】
また、本発明の他の目的は、隣接するＮＡＮＤ列でビット線コンタクトの位置をずらすことにより、カラム方向のメモリセルのピッチを縮小することができ、高密度なメモリセル構造を実現し得る不揮発性半導体記憶装置を提供することにある。
【課題を解決するための手段】
【００２８】
上記課題を解決するために本発明は、次のような構成を採用している。  
１個又は複数個の不揮発性メモリセルから構成されるメモリセル部と、このメモリセル部とのデータ転送を行う（共通）信号線と、前記信号線と前記メモリセル部との間に配置された選択トランジスタとを備え、  
（１）  書き込み禁止動作の場合には、書き込み非選択電圧が前記信号線に印加され、書き込み非選択電圧よりも高い選択ゲート電圧を前記選択トランジスタのゲートに印加することによって、書き込み非選択電圧が前記メモリセル部のチャネルに転送され、そして、書き込みゲート電圧が前記メモリセルの制御ゲートに印加されて、前記メモリセルのチャネルとその制御ゲートの容量結合によって昇圧された書き込み禁止チャネル電圧を発生すること。  
（２）  書き込み禁止動作の場合には、書き込み非選択電圧が前記信号線に印加され、書き込み非選択電圧よりも高い選択ゲート電圧を前記選択トランジスタのゲート及び前記メモリセルの制御ゲートに印加することによって、この書き込み非選択電圧が前記メモリセル部のチャネルに転送され、そして、書き込みゲート電圧が前記メモリセルの制御ゲートに印加されて、前記メモリセルのチャネルとその制御ゲートの容量結合によって昇圧された書き込み禁止チャネル電圧を発生すること。  
（３）  書き込み禁止動作の場合には、書き込み非選択電圧が前記共通信号線に印加され、書き込み非選択電圧よりも高い選択ゲート電圧を前記選択トランジスタのゲートに印加することによって、この書き込み非選択電圧が前記メモリセル部のチャネルに転送され、そして、パス電圧が非選択メモリセルの制御ゲートに印加され、前記パス電圧よりも高い書き込み電圧が選択メモリセルの制御ゲートに印加されて、前記複数個のメモリセルのチャネルとそられの制御ゲートの容量結合によって昇圧された書き込み禁止チャネル電圧を発生すること。  
（４）  書き込み禁止動作の場合には、書き込み非選択電圧が前記信号線に印加され、書き込み非選択電圧よりも高い選択ゲート電圧を前記選択トランジスタのゲート及び前記メモリセルの制御ゲートに印加することによって、この書き込み非選択電圧が前記メモリセル部のチャネルに転送され、そして、パス電圧が非選択メモリセルの制御ゲートに印加され、前記パス電圧よりも高い書き込み電圧が選択メモリセルの制御ゲートに印加されて、前記複数個のメモリセルのチャネルとそられの制御ゲートの容量結合によって昇圧された書き込み禁止チャネル電圧を発生すること。  
（５）  書き込み選択動作の場合には、書き込み選択電圧が前記信号線に印加されることで、前記メモリセル部のチャネルに転送され、書き込み禁止動作の場合には、書き込み非選択電圧が前記信号線に印加され、書き込み非選択電圧よりも高い選択ゲート電圧を前記選択トランジスタのゲートに印加することによって、この書き込み非選択電圧が前記メモリセル部のチャネルに転送され、そして、パス電圧が非選択メモリセルの制御ゲートに印加され、前記パス電圧よりも高い書き込み電圧が選択メモリセルの制御ゲートに印加されて、前記複数個のメモリセルのチャネルとそられの制御ゲートの容量結合によって昇圧された書き込み禁止チャネル電圧を発生すること。  
（６）  書き込み選択動作の場合には、書き込み選択電圧が前記信号線に印加されることで、前記メモリセル部のチャネルに転送され、書き込み禁止動作の場合には、書き込み非選択電圧が前記信号線に印加され、書き込み非選択電圧よりも高い選択ゲート電圧を前記選択トランジスタの及び前記メモリセルの制御ゲートに印加することによって、この書き込み非選択電圧が前記メモリセル部のチャネルに転送され、そして、パス電圧が非選択メモリセルの制御ゲートに印加され、前記パス電圧よりも高い書き込み電圧が選択メモリセルの制御ゲートに印加されて、前記複数個のメモリセルのチャネルとそられの制御ゲートの容量結合によって昇圧された書き込み禁止チャネル電圧を発生すること。  
を特徴とする。
【００２９】
ここで、本発明の望ましい実施態様としては、請求項で従属形式で述べたものに加えて次のものがあげられる。  
(1) 読み出し非選択電位が接地電位であること。  
(2) 書き込み非選択電位が電源電圧、又はチップ内電源電圧であること。  
(3) 非選択ゲート電圧が負の電圧であること。  
(4) メモリセル部が、電気的書き替え可能な不揮発性メモリセルで構成されること。  
(5) 不揮発性メモリセルは、半導体層上に電荷蓄積層と制御ゲートが積層形成され、複数のメモリセルが隣接するもの同士でソース，ドレインを共有する形で直列接続されていること。  
(6) 不揮発性メモリセルは、半導体層上に電荷蓄積層と制御ゲートが積層形成され、１個又は複数個のメモリセルが全てソース，ドレインを共有する形で並列接続されていること。  
(7) チャネルの不純物濃度を同じにする、或いは変えることによって第１〜第９の選択ＭＯＳトランジスタのしきい値電圧を同じにする、或いは変えること。
【発明の効果】
【００３０】
本発明によれば、メモリセルユニットの一端側及び他端側の双方がそれぞれ他のメモリセルユニットとコンタクトを共有して第１，第２の共通信号線に接続されているので、低抵抗のＡｌなどで形成するビット線を、従来の高抵抗のｎ型拡散層で形成するソース線の代わりに用いることにより、ソース線の浮きの問題を解決することができる。このため、ソース線を低抵抗化してソース線の浮きを低減し、その結果ランダムアクセスを高速化することが可能となる。
【００３１】
また、メモリセルユニットの一端側及び他端側を共通信号線に接続するための選択ＭＯＳトランジスタとしてＥタイプ，Ｉタイプを適宜選択することにより、チップ面積を増加させることなく、高速なランダムアクセスが可能な上記メモリセルアレイを実現できる。さらに、隣接するＮＡＮＤ列でビット線コンタクトの位置をずらすことによって、カラム方向のメモリセルのピッチを縮小することができ、高密度なメモリセル構造を実現することが可能となる。
【発明を実施するための最良の形態】
【００３２】
以下、本発明の実施の形態を図面を参照して説明する。
【００３３】
（実施の形態１）
図１は、本実施の形態に係わるＮＡＮＤセル型ＥＥＰＲＯＭの構成を示すブロック図である。図中の１はメモリ手段としてのメモリセルアレイであり、オープンビット線方式なので、メモリセルアレイは１Ａ，１Ｂに２分割されている。２はデータ書き込み，読み出しを行うためのラッチ手段としてのセンスアンプ回路である。３はワード線選択を行うロウデコーダ、４はビット線選択を行うカラムデコーダ、５はアドレスバッファ、６はＩ/ Ｏセンスアンプ、７はデータ入出力バッファ、８は基板電位制御回路である。
【００３４】
図２はメモリセルアレイ１Ａ、図３はメモリセルアレイ１Ｂのアレイ構造を示す図である。本実施の形態によるメモリセルアレイ（図２、３）は、従来のメモリセルアレイ（図４０）のようにソース側の選択ゲート（第２の選択ゲート）がｎ型拡散層のソース線に接続されておらず、ビット線にコンタクトされている。さらに、１つのビット線コンタクトは従来のメモリセルでは２個のＮＡＮＤセル列で共有していたが、本実施の形態のメモリセルアレイでは４つのＮＡＮＤセル列で共有しているので、メモリセルアレイ全体でのビット線コンタクトの数は従来のメモリセルアレイから増加することはない。
【００３５】
なお、複数のメモリセルユニット（ＮＡＮＤセル）からなるサブアレイは、一端側の選択ＭＯＳトランジスタＳＴn1をＩタイプとし他端側の選択ＭＯＳトランジスタＳＴn2をＥタイプとしたメモリセルユニット(1) と、一端側の選択ＭＯＳトランジスタＳＴn1をＥタイプとし他端側の選択ＭＯＳトランジスタＳＴn2をＩタイプとしたメモリセルユニット(2) とを、ワード線方向に交互に配置して構成されている。
【００３６】
図４は本実施の形態のメモリセルのｎ型拡散層、メモリセルのソース・ゲート・ドレイン領域、及びｎ型拡散層とビット線（Ａｌなど）を接続するコンタクト（ビット線コンタクト）つまり素子領域を示している。上記のように従来のメモリセルアレイでは、隣接するビット線のビット線コンタクトは図４１のように隣接して配列されているので、カラム方向（図４１のＸ方向）の縮小が困難であるという問題がある。
【００３７】
これに対し、本実施の形態のメモリセルアレイでは、隣接するビット線のビット線コンタクトは図４のように隣接して配設されていないので、ビット線コンタクト−ビット線コンタクト間の素子分離領域の大きさがメモリセルアレイのカラム方向（Ｘ方向）を縮小する際の問題点とならず、メモリセル−メモリセル間の素子分離幅は、隣接するＮＡＮＤセル列間のフィールド反転耐圧，素子分離技術などによって決まる最小素子分離領域幅Ｌ0 に縮小することができる。また、選択ＭＯＳトランジスタの数は従来と同様に、１ＮＡＮＤ列につき２個なので、選択ＭＯＳトランジスタ数が増加することによる面積増加はない。
【００３８】
本実施の形態のメモリセルアレイでは、１つのＮＡＮＤセル列とビット線を接続する２つの選択ＭＯＳトランジスタのしきい値電圧をＶth1 ，Ｖth2 （Ｖth1 ＞Ｖth2 ）の２種類設けている。高いしきい値電圧Ｖth1 （例えば２Ｖ）を持つ選択ＭＯＳトランジスタをＥタイプ、低いしきい値電圧Ｖth2 （例えば０．５Ｖ）を持つ選択ＭＯＳトランジスタをＩタイプと記す。選択ゲートに印加する電圧はＩタイプ及びＥタイプの両方のトランジスタがオンする電圧Ｖsgh （例えば３Ｖ）（Ｖsgh ＞Ｖt1，Ｖt2）、及びＩタイプのトランジスタはオンするがＥタイプのトランジスタはオフする電圧Ｖsgl （例えば１．５Ｖ）（Ｖt1＞Ｖsgl ＞Ｖt2）である。
【００３９】
このように、選択ＭＯＳトランジスタのしきい値電圧を２種類設け、選択ゲートに印加する電圧を２種類にすることによって、書き込みや読み出しに際して、隣接するＮＡＮＤセル列の一方をビット線と導通、他方を非導通にすることができる。
【００４０】
図２を用いて具体的に読み出し、書き込み方式を説明する。
【００４１】
＜読み出し＞
メモリセルユニット(1) 内のメモリセルＭＣ11，ＭＣ31，ＭＣ51…のデータをビット線ＢＬ１A ，ＢＬ３A ，ＢＬ５A …に読み出す場合には、まずビット線ＢＬ１A ，ＢＬ３A ，ＢＬ５A …をビット線読み出し電位ＶA （例えば１．８Ｖ）にプリチャージし、ＢＬ０A ，ＢＬ２A ，ＢＬ４A ，ＢＬ６A …を０Ｖに接地する。プリチャージ後、ビット線ＢＬ１A ，ＢＬ３A ，ＢＬ５A …はフローティングにする。
【００４２】
次に、制御ゲートＣＧ１は０Ｖ、ＣＧ２〜ＣＧ８はＶcc（例えば３Ｖ）にする。そして、選択ゲートＳＧ１はＶsgl 、選択ゲートＳＧ２はＶsgh にする。その他の選択ゲート，制御ゲートは０Ｖにする。この場合、ビット線ＢＬ０A ，ＢＬ２A ，ＢＬ４A …に接続する選択ＭＯＳトランジスタ（ＳＴ02，ＳＴ12，ＳＴ22，ＳＴ32，ＳＴ42，ＳＴ52…）はオンする。一方、ビット線ＢＬ１A ，ＢＬ3A，ＢＬ５A …に接続するＩタイプ選択ＭＯＳトランジスタＳＴ11，ＳＴ31，ＳＴ51…はオンするが、Ｅタイプ選択ＭＯＳトランジスタＳＴ01，ＳＴ21，ＳＴ41…はオフする。
【００４３】
従って、メモリセルＭＣ11，ＭＣ31，ＭＣ51…に書き込まれたデータが"１"ならば、プリチャージしたビット線ＢＬ１A ，ＢＬ３A ，ＢＬ５A …は接地したビット線ＢＬ２A ，ＢＬ４A ，ＢＬ６A …へ放電しプリチャージ電位から低下することにより、メモリセルユニット(1) 内のメモリセルＭＣ11，ＭＣ31，ＭＣ51…のデータがビット線ＢＬ１A ，ＢＬ３A ，ＢＬ５A …に読み出される。一方、メモリセルに書き込まれたデータが"０"ならば、ビット線ＢＬ１A ，ＢＬ３A ，ＢＬ５A …は放電を行わず、プリチャージ電位を保つ。
【００４４】
一方、メモリセルユニット(2) 内のメモリセルＭＣ01，ＭＣ21，ＭＣ41…に対しては、ビット線ＢＬ１A ，ＢＬ３A ，ＢＬ５A …に接続するＥタイプ選択ＭＯＳトランジスタＳＴ01，ＳＴ21，ＳＴ41…がオフするので、メモリセルＭＣ01，ＭＣ21，ＭＣ41…のデータはビット線ＢＬ１A ，ＢＬ３A ，ＢＬ５A …に読み出されない。
【００４５】
次に、メモリセルユニット(2) 内のメモリセルＭＣ01，ＭＣ21，ＭＣ41…のデータをビット線ＢＬ０A ，ＢＬ２A ，ＢＬ４A ，ＢＬ６A …に読み出す場合を考える。まず、ビット線ＢＬ０A ，ＢＬ２A ，ＢＬ４A ，ＢＬ６A …をビット線読み出し電位ＶA （例えば１．８Ｖ）にプリチャージし、ＢＬ１A ，ＢＬ３A ，ＢＬ５A …を０Ｖに接地する。プリチャージ後、ビット線ＢＬ０A ，ＢＬ２A ，ＢＬ４A ，ＢＬ６A …はフローティングにする。
【００４６】
次に、制御ゲートＣＧ１を０Ｖ、ＣＧ２〜ＣＧ８をＶcc（例えば３Ｖ）にする。そして、選択ゲートＳＧ１をＶsgh 、選択ゲートＳＧ２をＶsgl にする。その他の選択ゲート，制御ゲートは０Ｖにする。この場合、ビット線ＢＬ１A ，ＢＬ３A ，ＢＬ５A …に接続する選択ＭＯＳトランジスタ（ＳＴ01，ＳＴ11，ＳＴ21，ＳＴ31，ＳＴ41，ＳＴ51…）はオンする。一方、ビット線ＢＬ０A ，ＢＬ２A ，ＢＬ４A ，ＢＬ６A …に接続するＩタイプ選択ＭＯＳトランジスタＳＴ02，ＳＴ22，ＳＴ42…はオンするが、Ｅタイプ選択ＭＯＳトランジスタＳＴ12，ＳＴ32，ＳＴ52…はオフする。
【００４７】
従って、メモリセルユニット(2) 内のメモリセルＭＣ01，ＭＣ21，ＭＣ41…に書き込まれたデータが"１"ならば、プリチャージしたビット線ＢＬ０A ，ＢＬ２A ，ＢＬ４A ，ＢＬ６A …は接地したビット線ＢＬ１A ，ＢＬ３A ，ＢＬ５A …へ放電してプリチャージ電位から低下することにより、メモリセルＭＣ01，ＭＣ21，ＭＣ41…のデータがビット線ＢＬ０A ，ＢＬ２A ，ＢＬ４A …に読み出される。一方、メモリセルに書き込まれたデータが"０"ならば、ビット線ＢＬ０A ，ＢＬ２A ，ＢＬ４A …は放電を行わず、プリチャージ電位を保つ。
【００４８】
一方、メモリセルユニット(1) 内のメモリセルＭＣ11，ＭＣ31，ＭＣ51…に関しては、ビット線ＢＬ２A ，ＢＬ４A ，ＢＬ６A …に接続するＥタイプ選択ＭＯＳトランジスタＳＴ12，ＳＴ32，ＳＴ52…はオフするので、メモリセルＭＣ11，ＭＣ31，ＭＣ51…のデータはビット線ＢＬ０A ，ＢＬ２A ，ＢＬ４A …に読み出されない。
【００４９】
このように実施の形態では、従来のメモリセルアレイのソース線（ｎ型拡散層）をなくし、読み出しの際にビット線の半数が接地して従来のソース線と同様の役割を果たし、残りの半数のビット線にメモリセルのデータを読み出す。低抵抗のＡｌなどで形成するビット線を、従来の高抵抗のｎ型拡散層で形成するソース線の代わりに用いることにより、ソース線の浮きの問題を解決できる。
【００５０】
ここで、タイミング図を用いて読み出し動作をより詳細に説明する。
【００５１】
図５は、図２のメモリセルユニット(1) 内のメモリセルＭＣ11，ＭＣ31，ＭＣ51…に書き込まれたデータを読み出す場合のタイミングチャートである。
【００５２】
ビット線ＢＬ０A ，ＢＬ２A ，ＢＬ４A ，ＢＬ６A …は図６のセンスアンプＳＡ１に接続し、ビット線ＢＬ１A ，ＢＬ３A ，ＢＬ５A …は図７のセンスアンプＳＡ２に接続する。センスアンプは制御信号φP ，φN で制御されるＣＭＯＳフリップフロップで形成されている。
【００５３】
まず、プリチャージ信号ＰＲA1，ＰＲA2，ＰＲB2がＶssからＶccになり（時刻ｔ0 ）、ビット線ＢＬ１A ，ＢＬ３A ，ＢＬ５A …がＶA2（例えば１．７Ｖ）になり、（ダミー）ビット線ＢＬ１B ，ＢＬ３B ，ＢＬ５B …がＶB2（例えば１．５Ｖ）にプリチャージされる（時刻ｔ1 ）。ＶA1は０Ｖであり、ビット線ＢＬ０A ，ＢＬ２A ，ＢＬ４A ，ＢＬ６A …は接地される。
【００５４】
プリチャージが終わるとＰＲA2，ＰＲB2がＶssとなり、ビット線ＢＬ１A ，ＢＬ３A ，ＢＬ５A …はフローティング状態になる。この後、ロウデコーダ３から選択ゲート，制御ゲートに所望の電圧が印加される（時刻ｔ2 ）。制御ゲートＣＧ１が０Ｖ、ＣＧ２〜ＣＧ８はＶcc（例えば３Ｖ）、ＳＧ２は３Ｖ（Ｖsgh ）、ＳＧ１は１．５Ｖ（Ｖsgl ）となる。
【００５５】
メモリセルユニット(1) 内のメモリセルＭＣ11，ＭＣ31，ＭＣ51…に書き込まれたデータが"０"の場合はメモリセルのしきい値電圧が正なのでセル電流は流れず、ビット線ＢＬ１A ，ＢＬ３A ，ＢＬ５A …の電位は１．７Ｖのままである。データが"１"の場合は、セル電流が流れてビット線ＢＬ１A ，ＢＬ３A ，ＢＬ５A …の電位は下がり、１．５Ｖ以下になる。また選択ゲートＳＧ１が１．５Ｖなので、Ｅタイプ選択ＭＯＳトタンジスタＳＴ01，ＳＴ21，ＳＴ41はオフになり、メモリセルユニット(2) 内のメモリセルＭＣ01，ＭＣ21，ＭＣ41…のデータはビット線に転送されない。この間（ダミー）ビット線ＢＬ１B ，ＢＬ３B ，ＢＬ５B …はプリチャージ電位１．５Ｖに保たれる。
【００５６】
その後、時刻ｔ3 にφP が３Ｖ、φN が０Ｖとなり、ＣＭＯＳフリップフロップＦＦが不活性化され、時刻ｔ4 にφE が３ＶになることによりＳＡ２のＣＭＯＳフリップフロップＦＦがイコライズされてノードＮ１，Ｎ２がＶcc／２（例えば１．５Ｖ）になる。時刻ｔ5 にＳＳ2 ，ＳA ，ＳB が３Ｖになり、ビット線とセンスアンプが接続された後、φN が０Ｖから３Ｖ、φP が３Ｖから０Ｖになりビット線ＢＬ１A ，ＢＬ３A ，ＢＬ５A …とビット線ＢＬ１B ，ＢＬ３B ，ＢＬ５B …の電位差が増幅される（時刻ｔ6 ）。
【００５７】
つまり、メモリセルＭＣ11，ＭＣ31，ＭＣ51…に"０"が書き込まれていれば、ＳＡ２のノードＮ１が３Ｖ，ノードＮ２が０Ｖになり、メモリセルＭＣ11，ＭＣ31，ＭＣ51…に"１"が書き込まれていれば、ノードＮ１が０Ｖ、ノードＮ２が３Ｖになる。その後、カラム選択信号ＣＳＬが０Ｖから３Ｖとなると、ＣＭＯＳフリップフロップにラッチされていたデータがＩＯ、／ＩＯに出力される（時刻ｔ7 ）。
【００５８】
読み出し動作を通じてビット線ＢＬ０A ，ＢＬ２A ，ＢＬ４A ，ＢＬ６A …は０Ｖに接地する。つまり、ビット線は１本おきに接地されることになる。従って、読み出しビット線同士の距離はビット線を接地しない場合の２倍になり、ビット線間容量結合に起因するノイズは著しく低下する（特願平４−２７６３９３号公報）。また、読み出し動作を通じてＰＲB1をＶcc、ＶB1を０Ｖにすることによってビット線ＢＬ０B ，ＢＬ２B ，ＢＬ４B ，ＢＬ６B …を接地してもよい。これによって、ビット線電位増幅時のビット線間容量結合雑音を低減できる。
【００５９】
図８は、図２のメモリセルユニット(2) 内のメモリセルＭＣ01，ＭＣ21，ＭＣ41，ＭＣ61…に書き込まれたデータを読み出す場合のタイミングチャートである。
【００６０】
まず、プリチャージ信号ＰＲA1，ＰＲA2，ＰＲB1がＶssからＶccになり（時刻ｔ0 ）、ビット線ＢＬ０A ，ＢＬ２A ，ＢＬ４A …がＶA1（例えば１．７Ｖ）になり、（ダミー）ビット線ＢＬ０B ，ＢＬ２B ，ＢＬ４B …がＶB1（例えば１．５Ｖ）にプリチャージされる（時刻ｔ1 ）。ＶA2は０Ｖであり、ビット線ＢＬ１A ，ＢＬ３A ，ＢＬ５A …は接地される。
【００６１】
プリチャージが終わるとＰＲA1，ＰＲB1がＶssとなり、ビット線ＢＬ０A ，ＢＬ２A ，ＢＬ４A …はフローティング状態になる。この後、ロウデコーダ３から選択ゲート，制御ゲートに所望の電圧が印加される（時刻ｔ2 ）。制御ゲートＣＧ１が０Ｖ、ＣＧ２〜ＣＧ８はＶcc（例えば３Ｖ）、ＳＧ１は３Ｖ（Ｖsgh ）、ＳＧ２は１．５Ｖ（Ｖsgl ）となる。
【００６２】
メモリセルＭＣ01，ＭＣ21，ＭＣ41…に書き込まれたデータが"０"の場合は、メモリセルのしきい値電圧が正なのでセル電流は流れず、ビット線ＢＬ０A ，ＢＬ２A ，ＢＬ４A …の電位は１．７Ｖのままである。データが"１"の場合は、セル電流が流れてビット線ＢＬ０A ，ＢＬ２A ，ＢＬ４A …の電位は下がり、１．５Ｖ以下になる。また、選択ゲートＳＧ２が１．５Ｖなので、Ｅタイプ選択ＭＯＳトタンジスタＳＴ12，ＳＴ32，ＳＴ52はオフになり、メモリセルユニット(1) 内のメモリセルＭＣ11，ＭＣ31，ＭＣ51…のデータはビット線に転送されない。この間（ダミー）ビット線ＢＬ０B ，ＢＬ２B ，ＢＬ４B …はプリチャージ電位１．５Ｖに保たれる。
【００６３】
その後、時刻ｔ3 にφP が３Ｖ、φN が０Ｖとなり、ＣＭＯＳフリップフロップＦＦが不活性化され、時刻ｔ4 にφE が３ＶになることによりＳＡ１のＣＭＯＳフリップフロップＦＦがイコライズされてノードＮ１，Ｎ２がＶcc／２（例えば１．５Ｖ）になる。時刻ｔ5 にＳＳ1 ，ＳA ，ＳB が３Ｖになり、ビット線とセンスアンプが接続された後、φN が０Ｖから３Ｖ、φP が３Ｖから０Ｖになりビット線ＢＬ０A ，ＢＬ２A ，ＢＬ４A …、とビット線ＢＬ０B ，ＢＬ２B ，ＢＬ４B …の電位差が増幅される（時刻ｔ6 ）。
【００６４】
つまり、メモリセルＭＣ01，ＭＣ21，ＭＣ41…に"０"が書き込まれていれば、ＳＡ１のノードＮ１が３Ｖ，ノードＮ２が０Ｖになり、メモリセルＭＣ01，ＭＣ21，ＭＣ41…に"１"が書き込まれていれば、ノードＮ１が０Ｖ、ノードＮ２が３Ｖになる。その後、カラム選択信号ＣＳＬが０Ｖから３Ｖとなると、ＣＭＯＳフリップフロップにラッチされていたデータがＩＯ、／ＩＯに出力される（時刻ｔ7 ）。
【００６５】
読み出し動作を通じてＢＬ１A ，ＢＬ３A ，ＢＬ５A …は０Ｖに接地するので、ビット線間容量結合に起因する雑音は低減される。
【００６６】
読み出し動作のタイミングは任意性を有する。例えば図９のように時刻ｔ5 にビット線とセンスアンプを接続するトランスファゲートをオンにしてビット線，ダミービット線の電位をセンスアンプのノードＮ１，Ｎ２に転送した後、トランスファゲートをオフにしてもよい。この場合、ビット線，ダミービット線がセンスアンプから切り離されるので、センスアンプの負荷容量が減少し、センス及びデータラッチ時にノードＮ１，Ｎ２の電位は急速に決定されることになる。
【００６７】
上記実施の形態では、例えばメモリセルＭＣ11，ＭＣ31，ＭＣ51…を読み出す際にはビット線ＢＬ１A ，ＢＬ３A ，ＢＬ５A …をプリチャージ、ビット線ＢＬ０A ，ＢＬ２A ，ＢＬ４A …を接地し、メモリセルのデータをビット線ＢＬ１A ，ＢＬ３A ，ＢＬ５A …に読み出している。メモリセルユニットの両端に接続するビット線のどちらにデータを読み出すかは任意性を有する。例えば、メモリセルＭＣ11，ＭＣ31，ＭＣ51…を読み出す際に、ビット線ＢＬ２A ，ＢＬ４A ，ＢＬ６A …をプリチャージ、ビット線ＢＬ１A ，ＢＬ３A ，ＢＬ５A …を接地して、メモリセルのデータをビット線ＢＬ２A ，ＢＬ４A ，ＢＬ６A …に読み出してもよい。
【００６８】
＜書き込み＞
本実施の形態の書き込み動作を以下で説明する。
【００６９】
図２のメモリセルユニット(1) 内のメモリセルＭＣ11，ＭＣ31，ＭＣ51…に書き込みを行う場合の書き込み手順を以下で説明する。
【００７０】
選択ゲートＳＧ２は０Ｖにして、選択ゲートＳＧ２をゲート電極とする選択ＭＯＳトランジスタは全てＯＦＦにする。ＳＧ１，ＣＧ１〜ＣＧ８をＶcc、ビット線ＢＬ１A ，ＢＬ３A ，ＢＬ５A …をＶccにして書き込みを行うページのチャネルをＶcc−Ｖth（選択ＭＯＳトランジスタでのしきい値電圧落ちのためにビット線電位Ｖccよりも小さくなる。）にプリチャージする。ビット線ＢＬ０A ，ＢＬ２A ，ＢＬ４A …はＶccにしてもよいし、０Ｖにしてもよく、任意の電圧に設定すればよい。
【００７１】
その後、選択ゲートＳＧ１をＶsgl （例えば１．５Ｖ）にすると、Ｉタイプ選択ＭＯＳトランジスタＳＴ11，ＳＴ31，ＳＴ51…はオンするが、Ｅタイプ選択ＭＯＳトランジスタＳＴ01，ＳＴ21，ＳＴ41…はオフするので、書き込まないメモリセルＭＣ01，ＭＣ21，ＭＣ41…のチャネルはビット線から充電を行った電位Ｖcc−Ｖthでフローティングになる。メモリセルユニット(1) 内のメモリセルＭＣ11，ＭＣ31，ＭＣ51…に書き込むデータはビット線ＢＬ１A ，ＢＬ３A ，ＢＬ５A …から与える。
【００７２】
例えば、メモリセルＭＣ11に"０"書き込みを行う場合には、ビット線ＢＬ１A を０Ｖにすると、Ｉタイプ選択ＭＯＳトランジスタＳＴ11がオンしてメモリセルＭＣ11のチャネルは０Ｖになる。メモリセルＭＣ11に"１"書き込みを行う場合にはビット線ＢＬ１A を３Ｖにすると、Ｉタイプ選択ＭＯＳトランジスタＳＴ11はオフしメモリセルＭＣ11のチャネルはＶcc−Ｖthでフローティングになる。ビット線ＢＬ０A ，ＢＬ２A ，ＢＬ４A …はＶccにしてもよいし、０Ｖにしてもよく、任意の電圧に設定すればよい。
【００７３】
選択ゲートＳＧ１をＶccからＶsgl （Ｉタイプ選択ＭＯＳトランジスタのしきい値電圧よりも大きいが、Ｅタイプ選択ＭＯＳトランジスタよりも小さい電圧、例えば１．５Ｖ）にした後、制御ゲートＣＧ１〜ＣＧ８をＶccから中間電位ＶM （１０Ｖ程度）にする。そうすると、書き込まないメモリセルＭＣ01，ＭＣ21，ＭＣ41…及び"１"書き込みを行うメモリセルＭＣ11，ＭＣ31，ＭＣ51…のチャネルはフローティング状態なので、制御ゲート−チャネル間の容量結合によって、Ｖcc−Ｖthから中間電位（１０Ｖ程度）に上昇する。"０"書き込みを行うメモリセルＭＣ11，ＭＣ31，ＭＣ51…のチャネルはビット線が０Ｖなので０Ｖである。
【００７４】
書き込み非選択及び"１"書き込みを行うメモリセルのチャネルがＶcc−Ｖthから中間電位に昇圧した後に、制御ゲートＣＧ１を中間電位ＶM から書き込み電圧Ｖpp（２０Ｖ）に昇圧する。そうすると、書き込まないメモリセルユニット(2) 内のメモリセルＭＣ01，ＭＣ21，ＭＣ41…及び"１"書き込みを行うメモリセルＭＣ11，ＭＣ31，ＭＣ51…のチャネルは中間電位（１０Ｖ程度）、制御ゲートＣＧ１はＶpp（２０Ｖ程度）なので、これらのメモリセルは書き込まれないが、"０"書き込みを行うメモリセルＭＣ11，ＭＣ31，ＭＣ51…のチャネルは０Ｖ、制御ゲートはＶpp（２０Ｖ程度）なので、基板から浮遊ゲートに電子が注入されて"０"書き込みが行われる。
【００７５】
ここで、タイミング図を用いて本実施の形態の書き込み動作をより詳細に説明する。図１０，１１はメモリセルＭＣ11（及びメモリセルＭＣ31，ＭＣ51…）を書き込む場合のタイミング図である。
【００７６】
メモリセルユニット(1) 内のメモリセルＭＣ11，ＭＣ31，ＭＣ51…に書き込むデータはセンスアンプ回路（図７のＳＡ２）にラッチされている。つまり、"０"書き込みの場合にはノードＮ１は０Ｖ、Ｎ２は３Ｖ、"１"書き込みの場合にはノードＮ１は３Ｖ、Ｎ２は０Ｖになる。
【００７７】
書き込み動作に入ると、まず時刻ｔ1 にＳＧ１をＶss、ＳＧ２、ＣＧ１〜ＣＧ８をＶccにする。本実施の形態ではメモリセルユニット(1) 内のメモリセルＭＣ11，ＭＣ31，ＭＣ51…に書き込みを行う際には、メモリセルユニット(2) 内のメモリセルＭＣ01，ＭＣ21，ＭＣ41…には書き込みを行わない。そのためにはメモリセルＭＣ01、ＭＣ21、ＭＣ41…のチャネルをビット線ＢＬ０A ，ＢＬ２A ，ＢＬ４A …から充電する必要がある。
【００７８】
本実施の形態では、ビット線ＢＬ０A ，ＢＬ２A ，ＢＬ４A …を図６のセンスアンプＳＡ１のＶA1からＶccに充電する。その結果、メモリセルＭＣ01，ＭＣ21，ＭＣ41…のチャネルはＶcc−Ｖthに充電される。この時、書き込みを行うメモリセルＭＣ11，ＭＣ31，ＭＣ51…のチャネルもＶcc−Ｖthに充電される。このようにメモリセルユニット(2) のメモリセルのチャネルをＶcc（−Ｖth）に充電する方法としてはＢＬ０A ，ＢＬ２A ，ＢＬ４A …から充電してもよいし、ＢＬ１A ，ＢＬ３A ，ＢＬ５A から充電してもよい。
【００７９】
一方、ビット線ＢＬ１A ，ＢＬ３A ，ＢＬ５A …に対してはセンスアンプ回路ＳＡ２にラッチされたデータに応じて、ＶccかＶss（０Ｖ）の電位を与えられる。これによって、例えばメモリセルＭＣ11に"０"書き込みを行う場合には、ビット線ＢＬ１A を０ＶにしてメモリセルＭＣ11のチャネルを０Ｖにすることになる。メモリセルＭＣ11に"１"書き込みを行う場合には、ビット線ＢＬ１A をＶcc（例えば３Ｖ）にしてメモリセルＭＣ11のチャネルをＶcc−Ｖthに充電することになる。
【００８０】
ビット線充電後、選択ゲートＳＧ１をＶsgl （例えば１．５Ｖ）、ＳＧ２をＶss（例えば０Ｖ）にする。選択ゲートＳＧ２をゲート電極とする選択ＭＯＳトランジスタは全てオフになる。書き込みを行わないメモリセルＭＣ01，ＭＣ21，ＭＣ41…が接続する選択ＭＯＳトランジスタＳＴ01，ＳＴ21，ＳＴ41…はＥタイプなのでオフし、メモリセルＭＣ01，ＭＣ21，ＭＣ41…のチャネルはＶcc−Ｖthでフローティングになる。
【００８１】
"１"書き込みを行うメモリセルＭＣ11，ＭＣ31，ＭＣ51…の選択ＭＯＳトランジスタＳＴ11，ＳＴ31，ＳＴ51…のメモリセル側のドレインはＶcc−Ｖth（例えばＩタイプのトランジスタの基板バイアス効果も含めたしきい値電圧を０．８Ｖとすると、３−０．８＝２．２Ｖ）、ビット線コンタクト側のソースはＶcc（例えば３Ｖ）、選択ゲートＳＧ１はＶsgl （例えば１．５Ｖ）なので、選択ＭＯＳトランジスタＳＴ11，ＳＴ31，ＳＴ51…はオフする。その結果、書き込み非選択セルと同様に、メモリセルＭＣ11，ＭＣ31，ＭＣ51…のチャネルはフローティングになる。
【００８２】
メモリセルＭＣ11，ＭＣ31，ＭＣ51…に"０"書き込みを行う場合には、選択ＭＯＳトランジスタＳＴ11，ＳＴ31，ＳＴ51…の選択ゲートＳＧ１はＶsgl （例えば１．５Ｖ）、ソース，ドレインは０Ｖなので、選択ＭＯＳトランジスタＳＴ11，ＳＴ31，ＳＴ51…はオンして、メモリセルのチャネルは０Ｖが保たれる。
【００８３】
選択ゲートＳＧ１をＶsgl （例えば１．５Ｖ）にした後、時刻ｔ2 に制御ゲートＣＧ１〜ＣＧ８をＶccから中間電位ＶM （１０Ｖ程度）にする。そうすると、書き込まないメモリセルＭＣ01，ＭＣ21，ＭＣ41…及び"１"書き込みを行うメモリセルＭＣ11，ＭＣ31，ＭＣ51…のチャネルはフローティング状態なので、制御ゲート−チャネル間の容量結合によって、Ｖcc−Ｖthから中間電位（１０Ｖ程度）に上昇する。"０"書き込みを行うメモリセルＭＣ11，ＭＣ31，ＭＣ51…のチャネルはビット線が０Ｖなので０Ｖである。
【００８４】
書き込み非選択及び"１"書き込みを行うメモリセルのチャネルがＶcc−Ｖthから中間電位に昇圧した後に、時刻ｔ3 に制御ゲートＣＧ１を中間電位ＶM から書き込み電圧Ｖpp（２０Ｖ）に昇圧する。そうすると、書き込まないメモリセルＭＣ01，ＭＣ21，ＭＣ41…及び"１"書き込みを行うメモリセルＭＣ11，ＭＣ31，ＭＣ51…のチャネルは中間電位（１０Ｖ程度）、制御ゲートＣＧ１はＶpp（２０Ｖ程度）なのでこれらのメモリセルは書き込まれないが、"０"書き込みを行うメモリセルＭＣ11，ＭＣ31，ＭＣ51…のチャネルは０Ｖ、制御ゲートはＶpp（２０Ｖ程度）なので、基板から浮遊ゲートに電子が注入されて"０"書き込みが行われる。
【００８５】
書き込み終了後、制御ゲート，選択ゲート，ビット線が順次放電されて書き込み動作は終了する。
【００８６】
書き込み終了後は、書き込みが十分に行われたかを調べる書き込みベリファイ動作が行われる。
【００８７】
まず、プリチャージ信号ＰＲA1，ＰＲA2，ＰＲB2がＶssからＶccになり（時刻ｔ4 ）、ビット線ＢＬ１A ，ＢＬ３A ，ＢＬ５A …がＶA2（例えば１．７Ｖ）に（ダミー）ビット線ＢＬ１B ，ＢＬ３B ，ＢＬ５B …がＶB2（例えば１．５Ｖ）にプリチャージされる（時刻ｔ5 ）。ＶA1は０Ｖであり、ビット線ＢＬ０A ，ＢＬ２A ，ＢＬ４A ，ＢＬ６A …は接地される。
【００８８】
プリチャージが終わるとＰＲA2，ＰＲB2がＶssとなり、ビット線ＢＬ１A ，ＢＬ３A ，ＢＬ５A …はフローティング状態になる。この後、ロウデコーダ３から選択ゲート，制御ゲートに所望の電圧が印加される（時刻ｔ6 ）。制御ゲートＣＧ１が０Ｖ、ＣＧ２〜ＣＧ８はＶcc（例えば３Ｖ）、ＳＧ２は３Ｖ（Ｖsgh ）、ＳＧ１は１．５Ｖ（Ｖsgl ）となる。メモリセルＭＣ11，ＭＣ31，ＭＣ51…に書き込まれたデータが"０"の場合は、メモリセルのしきい値電圧が正なのでセル電流は流れず、ビット線ＢＬ１A ，ＢＬ３A ，ＢＬ５A …の電位は１．７Ｖのままである。データが"１"の場合は、セル電流が流れてビット線ＢＬ１A ，ＢＬ３A ，ＢＬ５A …の電位は下がり、１．５Ｖ以下になる。また、選択ゲートＳＧ１が１．５Ｖなので、Ｅタイプ選択ＭＯＳトタンジスタＳＴ01，ＳＴ21，ＳＴ41はオフになり、メモリセルＭＣ01，ＭＣ21，ＭＣ41…のデータはビット線に転送されない。
【００８９】
ビット線放電後、ベリファイ信号ＶＲＦＹA が３Ｖになり（時刻ｔ7 ）、メモリセルＭＣ11，ＭＣ31，ＭＣ51…に書き込まれるデータが"１"の場合には、ビット線ＢＬ１A ，ＢＬ３A ，ＢＬ５A …は３Ｖ近くに充電される。ここで、ベリファイ信号によって行われる充電の電圧レベルはビット線ＢＬjB（ｊ＝１，３，５…）のプリチャージ電圧１．５Ｖ以上であればよい。
【００９０】
この間（ダミー）ビット線ＢＬ１B ，ＢＬ３B ，ＢＬ５B …はプリチャージ電位１．５Ｖに保たれる。
【００９１】
その後、時刻ｔ8 にφP が３Ｖ、φN が０Ｖとなり、ＣＭＯＳフリップフロップＦＦが不活性化され、時刻ｔ9 にφE が３Ｖになることにより、ＳＡ２のＣＭＯＳフリップフロップＦＦがイコライズされてノードＮ１，Ｎ２がＶcc／２（例えば１．５Ｖ）になる。時刻ｔ10にＳＳ2 ，ＳA ，ＳB が３Ｖになり、ビット線とセンスアンプが接続された後、φN が０Ｖから３Ｖ、φP が３Ｖから０Ｖになりビット線ＢＬ１A ，ＢＬ３A ，ＢＬ５A …とビット線ＢＬ１B ，ＢＬ３B ，ＢＬ５B …の電位差が増幅され、再書き込みのデータがセンスアンプがラッチされる（時刻ｔ11）。
【００９２】
ベリファイ読み出し動作を通じてビット線ＢＬ０A ，ＢＬ２A ，ＢＬ４A ，ＢＬ６A …は０Ｖに接地する。つまり、ビット線は１本おきに接地されることになる。
【００９３】
上記のように本発明では、ソース線を低抵抗のビット線で代用するために、ソース線の浮きは著しく減少し、その結果（問題点１）で記したように、ランダムアクセス時間が短縮されるのみならず、回路的な要因から生じる書き込み時のしきい値ばらつきも著しく低減される。更に、隣接するＮＡＮＤセル列間で、ソース線を共有していないので、（問題点１）で記したように隣接するメモリセルのデータによってメモリセルのデータが誤読み出しされることもない。
【００９４】
上記実施の形態に記したように、書き込み時の最初にメモリセルのチャネルにはＶcc−Ｖthを充電を行う。充電の仕方は任意性を有する。上記実施の形態では、メモリセルＭＣ11，ＭＣ31，ＭＣ51…に書き込みを行う場合には、まず選択ゲートＳＧ１をＶss、ＳＧ２をＶcc、ビット線ＢＬ０A ，ＢＬ２A ，ＢＬ４A …をＶccにしてビット線ＢＬ０A ，ＢＬ２A ，ＢＬ４A …からメモリセルＭＣ01，ＭＣ21，ＭＣ31，ＭＣ41，ＭＣ51…の充電を行った。この方法以外にも、例えばビット線ＢＬ０A ，ＢＬ１A ，ＢＬ２A ，ＢＬ３A …をＶccに充電し、ＳＧ１，ＳＧ２，ＣＧ１〜ＣＧ８をＶccにすることによって、ＮＡＮＤ列が接続する両端のビット線からメモリセルＭＣ01，ＭＣ11，ＭＣ21，ＭＣ31…のチャネルにＶcc（−Ｖth）の充電を行ってもよい。
【００９５】
或いはビット線ＢＬ１A ，ＢＬ３A ，ＢＬ５A …をＶcc、ＳＧ２をＶss、ＳＧ１，ＣＧ１〜ＣＧ８をＶccにすることにより、ビット線ＢＬ１A ，ＢＬ３A ，ＢＬ５A …からメモリセルＭＣ01，ＭＣ11，ＭＣ21，ＭＣ31…のチャネルに充電してもよい。
【００９６】
更には、ＳＧ１，ＳＧ２を共にＶsgl にして、ビット線ＢＬ０A ，ＢＬ２A ，ＢＬ４A …をＶccにしてもよい。この場合、Ｉタイプ選択ＭＯＳトランジスタはオンするが、Ｅタイプ選択ＭＯＳトランジスタはオフするので、ビット線ＢＬ０A ，ＢＬ２A ，ＢＬ４A …からメモリセルユニット２に、書き込み非選択電位（Ｖcc）のビット線ＢＬ１A ，ＢＬ３A ，ＢＬ５A …からメモリセルユニット１に書き込み電位（"１"書き込みならばＶcc、"０"書き込みならばＶss）を略同時に転送することができる。
【００９７】
上記実施の形態では、１／２ページ分のメモリセルに同時に書き込みを行う。例えば、図２のメモリセルＭＣ11，ＭＣ31，ＭＣ51…に書き込みを行う場合には、ビット線ＢＬ１A ，ＢＬ３A ，ＢＬ５A …から書き込みデータを転送し、メモリセルＭＣ01，ＭＣ21，ＭＣ41…には書き込みを行わず、ビット線ＢＬ０A ，ＢＬ２A ，ＢＬ４A はＶcc，０Ｖなどの定電位に保つ。一方、メモリセルＭＣ01，ＭＣ21，ＭＣ41…に書き込みを行う場合には、ビット線ＢＬ０A ，ＢＬ２A ，ＢＬ４A …から書き込みデータを転送し、メモリセルＭＣ11，ＭＣ31，ＭＣ51…には書き込みを行わず、ビット線ＢＬ１A ，ＢＬ３A ，ＢＬ５A はＶcc，０Ｖなどの定電位に保つ。
【００９８】
このように上記実施の形態では、１／２ページ分のメモリセルにほぼ同時に書き込みを行うが、本発明によれば１ページ分のメモリセルにほぼ同時に書き込みを行うことができる。例えば、選択ゲートＳＧ１，ＳＧ２を共にＶsgl （例えば１．５Ｖ）にすればよい（図１２）。そうすると、選択ゲートＳＧ１，ＳＧ２をゲート電極とするＥタイプ選択ＭＯＳトランジスタはオフになり、Ｉタイプ選択ＭＯＳトランジスタはオンになる。メモリセルＭＣ11，ＭＣ31，ＭＣ51…の書き込みデータはビット線ＢＬ１A ，ＢＬ３A ，ＢＬ５A …から転送される。つまり、"０"書き込みの場合にはビット線と書き込むメモリセルのチャネルが０Ｖになり、"１"書き込みの場合にはビット線がＶccになり、チャネルはＶcc−Ｖthでフローティングになる。同様に、メモリセルＭＣ01，ＭＣ21，ＭＣ41…の書き込みデータは、ビット線ＢＬ０A ，ＢＬ２A ，ＢＬ４A …から転送される。
【００９９】
上記のように本実施の形態では、カラム方向に配列されたビット線の数とカラム方向のＮＡＮＤセル列の数がほぼ同数なので、それぞれのビット線にメモリセルに書き込むデータを与えることにより、１ページ分のデータをほぼ同時に書き込むことができる。書き込み動作後には書き込みが十分に行われたかを調べるベリファイリードが行われる。上記実施の形態のベリファイリード動作では、２本のビット線を用いて１つのメモリセルのデータを読み出す。つまり、１／２ページ分のデータをほぼ同時に読み出す。
【０１００】
従って、１ページ分のデータをほぼ同時に書き込む方法では、１回の書き込み動作につきベリファイリード動作は２回に分けて行えばよい。１回の書き込み動作につきベリファイリードを２回行う方法では、１ページ分のデータを書き込むトータル時間はおよそＴpr＋２Ｔvfy （Ｔpr：書き込みパルス幅、Ｔvfy ：１回のベリファイリード時間）である。一方、１／２ページ分のデータをほぼ同時に書き込む方法では１ページ分のデータを書き込むトータルの書き込み時間はおよそ２（Ｔpr＋Ｔvfy ）なので、１ページ分のデータを同時に書き込む方法の方が、書き込み動作が高速である。
【０１０１】
本発明では、ビット線コンタクトと選択ゲートを共有する２つのＮＡＮＤ列の選択ＭＯＳトランジスタ（例えば図２の選択ＭＯＳトランジスタＳＴ12とＳＴ22、ＳＴ32とＳＴ42）のしきい値電圧に差があればよく、選択ＭＯＳトランジスタのしきい値電圧の設定の仕方は任意性を有する。図２では選択ＭＯＳトランジスタＳＴ02とＳＴ03、ＳＴ12とＳＴ13、ＳＴ22とＳＴ23のしきい値電圧をほぼ同じに設定しているが、例えば図１３、図１４のように一方の選択ＭＯＳトランジスタをＩタイプ、他方の選択ＭＯＳトランジスタをＥタイプとしてもよい。
【０１０２】
上記実施の形態では毎ビット線毎にセンスアンプが接続するが、２本のビット線に１個のセンスアンプが接続する、いわゆる共有センスアンプ方式（図１５）にしてもよい。この場合の書き込み、読み出しのタイミング図は上記実施の形態（図５、図１０，１１など）とほぼ同じである。
【０１０３】
また本発明では、１本の選択ゲートを共有する選択ＭＯＳトランジスタの中で、導通状態のものと非導通状態のものを生じさせることができ、またそのような選択ゲートを２本用意することにより、同一選択ゲートを有するメモリセル内で選択状態のメモリセルと非選択状態のメモリセルを容易に実現できることを利用している。
【０１０４】
従って、選択ＭＯＳトランジスタのしきい値電圧や、選択ゲートに印加する電圧は任意性を有する。メモリセルの一端側、選択ＭＯＳトランジスタがＶtd1 ，Ｖtd2 （Ｖtd1 ＞Ｖtd2 ）の２種類のしきい値電圧を持ち、この選択ゲートに印加する電圧がＶsghd（Ｖsghd＞Ｖtd1 ），Ｖsgld（Ｖtd1 ＞Ｖsgld＞Ｖtd2 ）の２種類であり、メモリセルの他端側の選択ＭＯＳトランジスタはＶts1 ，Ｖts2 （Ｖts1 ＞Ｖts2 ）の２種類のしきい値電圧を持ち、この選択ゲートに印加する電圧はＶsghs（Ｖsghs＞Ｖts1 ），Ｖsgls（Ｖts1 ＞Ｖsgls＞Ｖts2 ）の２種類であればよく、上記実施の形態のようにＶtd1 ＝Ｖts1 ，Ｖtd2 ＝Ｖts2 ，Ｖsghd＝Ｖsghs，Ｖsgld＝Ｖsglsでなくてもよい。
【０１０５】
例えば、メモリセルの一端側の選択ＭＯＳトランジスタのしきい値電圧を２Ｖと０．５Ｖの２種類とし、メモリセルの他端側の選択ＭＯＳトランジスタのしきい値電圧を２．５Ｖと１Ｖの２種類として、メモリセルの一端側の選択ゲートに印加する電圧をVsgh＝３Ｖ，Ｖsgl ＝１．５Ｖ、メモリセルの他端側の選択ゲートに印加する電圧をＶsgh ＝３Ｖ，Ｖsgl ＝１．２Ｖとしてもよい。
【０１０６】
また、１つのＮＡＮＤ列に接続する２つの選択ＭＯＳトランジスタのしきい値電圧はほぼ同じでもよい。例えば、あるＮＡＮＤ列に接続する２つの選択ＭＯＳトランジスタのしきい値電圧を０．８Ｖ、このＮＡＮＤ列と選択ＭＯＳトランジスタのゲート電極を共有して隣接するＮＡＮＤセルの一端側の選択ＭＯＳトランジスタのしきい値電圧を０．２Ｖ、メモリセルの他端側の選択ＭＯＳトランジスタのしきい値電圧を１．４とし、ＮＡＮＤセルの一端側の選択ゲートに印加する電圧をVsgh＝３Ｖ，Ｖsgl ＝０．５Ｖ、ＮＡＮＤセルの他端側の選択ゲートに印加する電圧をＶsgh ＝３Ｖ，Ｖsgl ＝１．２Ｖとしてもよい。
【０１０７】
Ｖsgh をＶccよりも大きくすれば、選択ＭＯＳトランジスタのコンダクタンスの増加（つまり抵抗の減少）につながり、読み出しの際にＮＡＮＤセル列を流れるセル電流が増加するので、ビット線放電時間が短くなり、その結果読み出し，書き込みのベリファイ読み出しが高速化される。Ｖsgh は例えばチップ内の昇圧回路でＶccから昇圧すればよい。
【０１０８】
１本の選択ゲートを共有する選択ＭＯＳトランジスタをすべて導通状態にする、選択ゲートの電圧Ｖsgh は電源電圧Ｖcc以下が望ましい。Ｖsgh がＶccよりも大きい場合には、チップ内で昇圧回路が必要になるのでチップ面積の増加につながる。
【０１０９】
選択ＭＯＳトランジスタのしきい値電圧のうち大きい方の値Ｖt1も電源電圧Ｖcc以上の電圧（例えば３．５Ｖ）に設定してもよい。この場合、読み出しやベリファイ読み出し時にＶt1のしきい値電圧を持つ選択ＭＯＳトランジスタをオンするためには、例えばチップ内部の昇圧回路を用いて選択ゲートに例えば４Ｖを印加すればよい。
【０１１０】
しきい値電圧を変える方法としては、選択ＭＯＳトランジスタのゲート酸化膜厚を変える、選択ＭＯＳトランジスタにチャネルドープした不純物の濃度を変えるなどが考えられる。或いは選択ＭＯＳトランジスタに不純物のチャネルドープする、又はしないによってもしきい値電圧に差をつけてもよい。選択ＭＯＳトランジスタのチャネル長を変えることによってもしきい値電圧を変えることができる。つまり、チャネル長が短いトランジスタでは短チャネル効果によってしきい値電圧が小さくなるので、これをＩタイプトランジスタとしてもよい。
【０１１１】
また、ゲート酸化膜厚，チャネルの不純物濃度を変える方法としても、新たに製造工程を導入しなくても、周辺回路のチャネルドープなど、他の製造工程を利用してもよい。いずれの方法でも選択ＭＯＳトランジスタのしきい値電圧に差を付ければよく、しきい値電圧に差ができれば基板バイアスなどによって所定のしきい値電圧を得ることができる。
【０１１２】
また、書き込みブロックの一端側の選択ゲート（例えば図２のメモリセルＭＣ11，ＭＣ31，ＭＣ51…に書き込みを行う場合にはＳＧ２）に０Ｖを与えると、この選択ゲートをゲート電極とする選択ＭＯＳトランジスタがＩタイプでしきい値電圧Ｖt2が０．１Ｖ程度の場合（或いは負のしきい値電圧の場合）、この選択ＭＯＳトランジスタは完全にはカットオフせず、セル電流が流れる。その結果、書き込み非選択或いは"１"書き込みのメモリセルのチャネルがＶcc−Ｖthから中間電位ＶM に昇圧されない、或いは昇圧されてもセル電流が流れることによってＶM から電位が低下する。いずれにせよ書き込み非選択或いは"１"書き込みのメモリセルのチャネルがＶM から下がることになるので、"０"に誤書き込みされる。
【０１１３】
Ｉタイプのトランジスタのカットオフ特性を向上させるためには、書き込み時に書き込みデータを与えないビット線（図２のメモリセルＭＣ11，ＭＣ31，ＭＣ51…に書き込みを行う場合にはＢＬ０A ，ＢＬ２A ，ＢＬ４A …）に例えば０．５Ｖ程度の電圧を加えればよい。選択ＭＯＳトランジスタのソースに０．５Ｖ印加すれば、ソース−基板間の電位差が−０．５Ｖになり、基板バイアス効果でＩタイプのトランジスタのしきい値電圧が増加するのでＩタイプのトランジスタのゲートに０Ｖ印加した時のカットオフ特性が向上する。
【０１１４】
選択ＭＯＳトランジスタのしきい値電圧のうち、小さい方（Ｉタイプ）のしきい値電圧を例えば０．５Ｖと設定するために、基板濃度を薄くする方法が考えられる。基板濃度が薄いＩタイプのトランジスタでは、ゲート電圧を印加しなくてもドレイン電圧を印加するとドレイン−基板間の空乏層が広がり、その結果ドレイン−基板間の空乏層とソース−基板間の空乏層がつながりやくすなる（パンチスルー）という問題点がある。Ｉタイプの選択ＭＯＳトランジスタのパンチスルー耐圧を上げるために、Ｉタイプの選択ＭＯＳトランジスタのチャネル長Ｌを長くすればよい。
【０１１５】
（実施の形態２）
本実施の形態に係わるＮＡＮＤセル型ＥＥＰＲＯＭの構成は図１と同じである。本実施の形態のメモリセルアレイ１１Ａは図１６、メモリセルアレイ１１Ｂは図１７である。選択ＭＯＳトランジスタのしきい値電圧を２種類以上設ける点は実施の形態１と同様である。本実施の形態によるメモリセルアレイ（図１６、図１７）でも４つのＮＡＮＤセル列で１つのビット線コンタクトを共有しているので、メモリセルアレイ全体でのビット線コンタクトの数は従来のメモリセルアレイから増加しない。ビット線ＢＬ０A ，ＢＬ２A ，ＢＬ４A …に接続するセンスアンプＳＡ１は図６、ビット線ＢＬ１A ，ＢＬ３A ，ＢＬ５A …に接続するセンスアンプＳＡ２は図７である。
【０１１６】
図１８は本実施の形態のメモリセルのｎ型拡散層、メモリセルのソース・ゲート・ドレイン領域及び、ｎ型拡散層とビット線（Ａｌなど）を接続するコンタクト（ビット線コンタクト）を示している。上記のように、従来のメモリセルアレイでは隣接するビット線のビット線コンタクトは図４１のように隣接して配列されているので、カラム方向（図４１のＸ方向）の縮小が困難であるという問題がある。これに対し、本実施の形態のメモリセルアレイでは隣接するビット線のビット線コンタクトは図１８のように隣接して配設されていないので、ビット線コンタクト−ビット線コンタクト間の素子分離領域の大きさがメモリセルアレイのカラム方向（Ｘ方向）を縮小する際の問題点とならず、メモリセル−メモリセル間の素子分離幅は、隣接するＮＡＮＤセル列間のフィールド反転耐圧、素子分離技術などによって決まる最小素子分離領域幅Ｌ0 に縮小することができる。
【０１１７】
＜読み出し動作＞
ここで、タイミング図を用いて読み出し動作を説明する。
【０１１８】
図１９は図１６のメモリセルＭＣ11，ＭＣ31，ＭＣ51…に書き込まれたデータを読み出す場合のタイミングチャートである。
【０１１９】
まず、プリチャージ信号ＰＲA1，ＰＲA2，ＰＲB2がＶssからＶccになり（時刻ｔ0 ）、ビット線ＢＬ１A ，ＢＬ３A ，ＢＬ５A …がＶA2（例えば１．７Ｖ）になり、（ダミー）ビット線ＢＬ１B ，ＢＬ３B ，ＢＬ５B …がＶB2（例えば１．５Ｖ）にプリチャージされる（時刻ｔ1 ）。ＶA1は０Ｖであり、ビット線ＢＬ０A ，ＢＬ２A ，ＢＬ４A ，ＢＬ６A …は接地される。
【０１２０】
プリチャージが終わるとＰＲA2，ＰＲB2がＶssとなり、ビット線ＢＬ１A ，ＢＬ３A ，ＢＬ５A …はフローティング状態になる。この後、ロウデコーダ３から選択ゲート，制御ゲートに所望の電圧が印加される（時刻ｔ2 ）。制御ゲートＣＧ１が０Ｖ、ＣＧ２〜ＣＧ８はＶcc（例えば３Ｖ）、ＳＧ２は３Ｖ（Ｖsgh ）、ＳＧ１は１．５Ｖ（Ｖsgl ）となる。
【０１２１】
メモリセルＭＣ11，ＭＣ31，ＭＣ51…に書き込まれたデータが"０"の場合は、メモリセルのしきい値電圧が正なのでセル電流は流れず、ビット線ＢＬ１A ，ＢＬ３A ，ＢＬ５A …の電位は１．７Ｖのままである。データが"１"の場合は、セル電流が流れてビット線ＢＬ１A ，ＢＬ３A ，ＢＬ５A …の電位は下がり、１．５Ｖ以下になる。また、選択ゲートＳＧ１が１．５Ｖなので、Ｅタイプ選択ＭＯＳトランジスタＳＴ01，ＳＴ21，ＳＴ41…はオフになり、メモリセルＭＣ01，ＭＣ21，ＭＣ41…のデータはビット線に転送されない。この間（ダミー）ビット線ＢＬ１B ，ＢＬ３B ，ＢＬ５B …はプリチャージ電位１．５Ｖに保たれる。  その後、時刻ｔ3 にφP が３Ｖ、φN が０Ｖとなり、ＣＭＯＳフリップフロップＦＦが不活性化され、時刻ｔ4 にφE が３ＶになることによりＳＡ２のＣＭＯＳフリップフロップＦＦがイコライズされてノードＮ１，Ｎ２がＶcc／２（例えば１．５Ｖ）になる。時刻ｔ5 にＳＳ2 ，ＳA ，ＳB が３Ｖになり、ビット線とセンスアンプが接続された後、φN が０Ｖから３Ｖ、φP が３Ｖから０Ｖになり、ビット線ＢＬ１A ，ＢＬ３A ，ＢＬ５A …とビット線ＢＬ１B ，ＢＬ３B ，ＢＬ５B …の電位差が増幅される（時刻ｔ6 ）。
【０１２２】
つまり、メモリセルＭＣ11，ＭＣ31，ＭＣ51…に"０"が書き込まれていれば、ＳＡ２のノードＮ１が３Ｖ，ノードＮ２が０Ｖになり、メモリセルＭＣ11，ＭＣ31，ＭＣ51…に"１"が書き込まれていれば、ノードＮ１が０Ｖ、ノードＮ２が３Ｖになる。その後、カラム選択信号ＣＳＬが０Ｖから３Ｖとなると、ＣＭＯＳフリップフロップにラッチされていたデータがＩＯ，／ＩＯに出力される（時刻ｔ7 ）。
【０１２３】
読み出し動作を通じてビット線ＢＬ０A ，ＢＬ２A ，ＢＬ４A ，ＢＬ６A …は０Ｖに接地する。また、読み出し動作を通じてＰＲB1をＶcc、ＶB1を０Ｖにすることによって、ビット線ＢＬ０B ，ＢＬ２B ，ＢＬ４B ，ＢＬ６B …を接地してもよい。これによって、ビット線電位増幅時のビット線間容量結合雑音を低減できる。
【０１２４】
図２０は図１６のメモリセルＭＣ01，ＭＣ21，ＭＣ41…に書き込まれたデータをビット線ＢＬ０B ，ＢＬ２B ，ＢＬ４B ，ＢＬ６B …に読み出す場合のタイミング図である。
【０１２５】
＜書き込み動作＞
ここで、タイミング図を用いて本発明の書き込み動作を説明する。図２１、図２２はメモリセルＭＣ11（及びメモリセルＭＣ31，ＭＣ51…）を書き込む場合のタイミング図である。
【０１２６】
メモリセルＭＣ11，ＭＣ31，ＭＣ51…に書き込むデータは、センスアンプ回路（図７のＳＡ２）にラッチされている。つまり、"０"書き込みの場合にはノードＮ１は０Ｖ、Ｎ２は３Ｖ、"１"書き込みの場合にはノードＮ１は３Ｖ、Ｎ２は０Ｖになる。
【０１２７】
書き込み動作に入ると、まず時刻ｔ1 にＳＧ１をＶss、ＳＧ２，ＣＧ１〜ＣＧ８をＶccにする。本実施の形態ではメモリセルＭＣ11，ＭＣ31，ＭＣ51…に書き込みを行う際には、メモリセルＭＣ01，ＭＣ21，ＭＣ41…には書き込みを行わない。そのためにはメモリセルＭＣ01，ＭＣ21，ＭＣ41…のチャネルをビット線ＢＬ０A ，ＢＬ２A ，ＢＬ４A …から充電する必要がある。本実施の形態ではビット線ＢＬ０A ，ＢＬ２A ，ＢＬ４A …を図６のセンスアンプＳＡ１のＶA1からＶccに充電する。その結果、メモリセルＭＣ01，ＭＣ21，ＭＣ41…のチャネルはＶcc−Ｖthに充電される。この時、メモリセルＭＣ11，ＭＣ31，ＭＣ51…のチャネルもＶcc−Ｖthに充電される。
【０１２８】
ビット線ＢＬ１A ，ＢＬ３A ，ＢＬ５A …はセンスアンプ回路ＳＡ２にラッチされたデータに応じてＶccかＶss（０Ｖ）の電位を与えられる。これによって、例えばメモリセルＭＣ11に"０"書き込みを行う場合には、ビット線ＢＬ１A を０ＶにしてメモリセルＭＣ11のチャネルを０Ｖにすることになる。メモリセルＭＣ11に"１"書き込みを行う場合にはビット線ＢＬ１A をＶcc（例えば３Ｖ）にしてメモリセルＭＣ11のチャネルをＶcc−Ｖthに充電することになる。選択ゲートＳＧ２は０Ｖで、ＳＧ２をゲート電極とする選択ＭＯＳトランジスタはオフである。
【０１２９】
ビット線充電後、選択ゲートＳＧ１をＶsgl （例えば１．５Ｖ）、選択ゲートＳＧ２をＶssにする。書き込みを行わないメモリセルＭＣ01，ＭＣ21，ＭＣ41…が接続する選択ＭＯＳトランジスタＳＴ01，ＳＴ21，ＳＴ41…はＥタイプなのでオフし、メモリセルＭＣ01，ＭＣ21，ＭＣ41…のチャネルはＶcc−Ｖthでフローティングになる。
【０１３０】
"１"書き込みを行うメモリセルＭＣ11，ＭＣ31，ＭＣ51…の選択ＭＯＳトランジスタＳＴ11，ＳＴ31，ＳＴ51…のメモリセル側のドレインはＶcc−Ｖth（例えばＩタイプのトランジスタのしきい値電圧を０．８Ｖとすると、３−０．８＝２．２Ｖ）、ビット線コンタクト側のソースはＶcc（例えば３Ｖ）、選択ゲートＳＧ１はＶsgl （例えば１．５Ｖ）なので、選択ＭＯＳトランジスタＳＴ11，ＳＴ31，ＳＴ51…はオフする。その結果、書き込み非選択セルと同様に、メモリセルＭＣ11，ＭＣ31，ＭＣ51…のチャネルはフローティングになる。
【０１３１】
メモリセルＭＣ11，ＭＣ31，ＭＣ51…に"０"書き込みを行う場合には、選択ＭＯＳトランジスタＳＴ11，ＳＴ31，ＳＴ51…の選択ゲートＳＧ１はＶsgl （例えば１．５Ｖ）、ソース，ドレインは０Ｖなので、選択ＭＯＳトランジスタＳＴ11，ＳＴ31，ＳＴ51…はオンして、メモリセルのチャネルは０Ｖが保たれる。
【０１３２】
選択ゲートＳＧ１をＶsgl （例えば１．５Ｖ）にした後、時刻ｔ2 に制御ゲートＣＧ１〜ＣＧ８をＶccから中間電位ＶM （１０Ｖ程度）にする。そうすると、書き込まないメモリセルＭＣ01，ＭＣ21，ＭＣ41…、及び"１"書き込みを行うメモリセルＭＣ11，ＭＣ31，ＭＣ51…のチャネルはフローティング状態なので、制御ゲート−チャネル間の容量結合によって、Ｖcc−Ｖthから中間電位（１０Ｖ程度）に上昇する。"０"書き込みを行うメモリセルＭＣ11，ＭＣ31，ＭＣ51…のチャネルはビット線が０Ｖなので０Ｖである。
【０１３３】
書き込み非選択及び"１"書き込みを行うメモリセルのチャネルがＶcc−Ｖthから中間電位に昇圧した後に、時刻ｔ3 に制御ゲートＣＧ１を中間電位ＶM から書き込み電圧Ｖpp（２０Ｖ）に昇圧する。そうすると、書き込まないメモリセルＭＣ01，ＭＣ21，ＭＣ41…及び"１"書き込みを行うメモリセルＭＣ11，ＭＣ31，ＭＣ51…のチャネルは中間電位（１０Ｖ程度）、制御ゲートＣＧ１はＶpp（２０Ｖ程度）なので、これらのメモリセルは書き込まれないが、"０"書き込みを行うメモリセルＭＣ11，ＭＣ31，ＭＣ51…のチャネルは０Ｖ、制御ゲートはＶpp（２０Ｖ程度）なので、基板から浮遊ゲートに電子が注入されて"０"書き込みが行われる。
【０１３４】
書き込み終了後、制御ゲート，選択ゲート，ビット線が順次放電されて書き込み動作は終了する。
【０１３５】
書き込み終了後は、書き込みが十分に行われたかを調べる書き込みベリファイ動作が行われる。
【０１３６】
まず、プリチャージ信号ＰＲA1，ＰＲA2，ＰＲB2がＶssからＶccになり（時刻ｔ4 ）、ビット線ＢＬ１A ，ＢＬ３A ，ＢＬ５A …がＶA2（例えば１．７Ｖ）になり、（ダミー）ビット線ＢＬ１B ，ＢＬ３B ，ＢＬ５B …がＶB2（例えば１．５Ｖ）にプリチャージされる（時刻ｔ5 ）。ＶA1は０Ｖであり、ビット線ＢＬ０A ，ＢＬ２A ，ＢＬ４A ，ＢＬ６A …は接地される。
【０１３７】
プリチャージが終わるとＰＲA2，ＰＲB2がＶssとなり、ビット線ＢＬ１A ，ＢＬ３A ，ＢＬ５A …はフローティング状態になる。この後、ロウデコーダ３から選択ゲート，制御ゲートに所望の電圧が印加される（時刻ｔ6 ）。制御ゲートＣＧ１が０Ｖ、ＣＧ２〜ＣＧ８はＶcc（例えば３Ｖ）、ＳＧ２は３Ｖ（Ｖsgh ）、ＳＧ１は１．５Ｖ（Ｖsgl ）となる。メモリセルＭＣ11，ＭＣ31，ＭＣ51…に書き込まれたデータが"０"の場合は、メモリセルのしきい値電圧が正なのでセル電流は流れず、ビット線ＢＬ１A ，ＢＬ３A ，ＢＬ５A …の電位は１．７Ｖのままである。データが"１"の場合は、セル電流が流れてビット線ＢＬ１A ，ＢＬ３A ，ＢＬ５A …の電位は下がり、１．５Ｖ以下になる。また、選択ゲートＳＧ１が１．５Ｖなので、Ｅタイプ選択ＭＯＳトタンジスタＳＴ01，ＳＴ21，ＳＴ41はオフになり、メモリセルＭＣ01，ＭＣ21，ＭＣ41…のデータはビット線に転送されない。
【０１３８】
ビット線放電後、ベリファイ信号ＶＲＦＹA が３Ｖになり（時刻ｔ7 ）、メモリセルＭＣ11，ＭＣ31，ＭＣ51…に書き込まれるデータが"１"の場合には、ビット線ＢＬ１A ，ＢＬ３A ，ＢＬ５A …は、３Ｖ近くに充電される。ここで、ベリファイ信号によって行われる充電の電圧レベルはビット線ＢＬjB（ｊ＝０，１〜１２７）のプリチャージ電圧１．５Ｖ以上であればよい。
【０１３９】
この間（ダミー）ビット線ＢＬ１B ，ＢＬ３B ，ＢＬ５B …はプリチャージ電位１．５Ｖに保たれる。
【０１４０】
その後、時刻ｔ8 にφP が３Ｖ、φN が０Ｖとなり、ＣＭＯＳフリップフロップＦＦが不活性化され、時刻ｔ9 にφE が３ＶになることによりＳＡ２のＣＭＯＳフリップフロップＦＦがイコライズされてノードＮ１，Ｎ２がＶcc／２（例えば１．５Ｖ）になる。時刻ｔ10にＳＳ2 ，ＳA ，ＳB が３Ｖになり、ビット線とセンスアンプが接続された後、φN が０Ｖから３Ｖ、φP が３Ｖから０Ｖになりビット線ＢＬ１A ，ＢＬ３A ，ＢＬ５A …とビット線ＢＬ１B ，ＢＬ３B ，ＢＬ５B …の電位差が増幅され、再書き込みのデータがセンスアンプにラッチされる（時刻ｔ11）。
【０１４１】
読み出し動作を通じてビット線ＢＬ０A ，ＢＬ２A ，ＢＬ４A ，ＢＬ６A …は０Ｖに接地する。つまり、ビット線は１本おきに接地されることになる。
【０１４２】
本発明では、ビット線コンタクトと選択ゲートを共有する２つのＮＡＮＤ列の選択ＭＯＳトランジスタ（例えば図１６の選択ＭＯＳトランジスタＳＴ02とＳＴ12、ＳＴ22とＳＴ32）のしきい値電圧に差があればゆく、選択ＭＯＳトランジスタのしきい値電圧の設定の仕方は任意性を有する。図１６では選択ＭＯＳトランジスタＳＴ02とＳＴ03、ＳＴ12とＳＴ13、ＳＴ22とＳＴ23のしきい値電圧をほぼ同じに設定しているが、例えば図２３、図２４のように一方の選択ＭＯＳトランジスタをＩタイプ、他方の選択ＭＯＳトランジスタをＥタイプとしてもよい。
【０１４３】
上記実施の形態では毎ビット線毎にセンスアンプが接続するが、２本のビット線に１個のセンスアンプが接続するいわゆる共有センスアンプ方式（図１５）にしてもよい。この場合の書き込み，読み出しのタイミング図は上記実施の形態（図１９、図２１，２２など）とほぼ同じである。また、実施の形態１と同様に、１ページ分のデータを略同時に書き込むこともできる。
【０１４４】
（実施の形態３）
上記実施の形態では、１本の選択ゲートを共有する選択ＭＯＳトランジスタの中で、導通状態のものと非導通状態のものが生じさせることができるのを利用している。従って、選択ＭＯＳトランジスタの小さい方のしきい値電圧Ｖt2は、負のしきい値電圧（例えば−１Ｖ）であってもよい。この場合のメモリセルアレイは例えば図２５である。図２５では負のしきい値電圧を持つ選択ＭＯＳトランジスタをＤタイプと記している。上記実施の形態では、書き込み或いは読み出し時に、選択ゲートにＥタイプ選択ＭＯＳトランジスタはオフするが、Ｉタイプ選択ＭＯＳトランジスタはオンする電圧Ｖsgl （例えば１．５Ｖ）を印加することを利用していたが、本実施の形態ではＥタイプ選択ＭＯＳトランジスタとＤタイプ選択ＭＯＳトランジスタを用いているので、Ｖsgl ＝０Ｖとしてもよいし、正の電圧（例えば０．５Ｖ）でもよいし、負電圧（例えば−０．５Ｖ）でもよい。
【０１４５】
また、読み出し時或いは書き込み時に、読み出し或いは書き込みを行わない非選択ブロックの選択ゲート（例えば図２５のメモリセルＭＣ11，ＭＣ31，ＭＣ51…を書き込む場合には、選択ゲートＳＧ３，ＳＧ４，ＳＧ５，ＳＧ６…に相当する）には上記実施の形態では０Ｖを印加しているが、Ｄタイプ選択ＭＯＳトランジスタがオフするように負電圧（例えば−２Ｖ）を印加してもよい。非選択ブロックのＤタイプ選択ＭＯＳトランジスタがオフすれば、読み出し或いは書き込み時にビット線電位が選択ＭＯＳトランジスタを介してメモリセルのドレイン或いはチャネルに印加されて、メモリセルが誤消去されることはないし、ビット線の電荷が非選択ブロックにリークして、読み出し，書き込みの際のビット線プリチャージに長い時間を要することもない。
【０１４６】
（実施の形態４）
上記実施の形態では、選択ＭＯＳトランジスタのしきい値電圧を２種類設けていたが、２種類に限らない。例えば、選択ＭＯＳトランジスタが３種類のしきい値電圧を持ってもよい。図２６は選択ＭＯＳトランジスタが３種類のしきい値電圧を持つ場合の実施の形態の１つである。Ｅタイプのトランジスタのしきい値電圧をＶth1 、Ｉタイプのトランジスタのしきい値電圧をＶth2 、Ｉ' タイプのトランジスタのしきい値電圧をＶth3 とすると、Ｖth1 ＞Ｖth2 ＞Ｖth3 とすればよい。また、選択ゲートに印加する電圧も３種類、Ｖsgh （Ｖsgh ＞Ｖth1 ），Ｖsgm （Ｖth1 ＞Ｖsgm ＞Ｖth2 ），Ｖsgl （Ｖth2 ＞Ｖsgl ＞Ｖth3 ）にすればよい。選択ゲートにこれら３種類の電圧を印加することによって、図２６のメモリセルユニット(1) ，２，３のうちの１つのメモリセルユニットの両端をビット線に接続することができる。
【０１４７】
図２６のメモリセルＭＣ01，ＭＣ11，ＭＣ21に書き込まれたデータを読み出す際には、制御ゲートＣＧ１を０Ｖ、ＣＧ２〜ＣＧ８にＶccを印加する。メモリセルＭＣ01が配設されているメモリセルユニット(1) を読み出す際には、選択ゲートＳＧ１をＶsgl 、ＳＧ２をＶsgh にすれば、選択ゲートＳＧ１をゲート電極とする選択ＭＯＳトランジスタのうちメモリセルユニット(1) に属する選択ＭＯＳトランジスタ（例えばＳＴ01）のみ導通する。選択ゲートＳＧ２をゲート電極とする選択ＭＯＳトランジスタは全てオンする。従って、メモリセルユニット(1) を通じてビット線ＢＬ２A −ＢＬ３A 間を接続する電流経路ができるので、メモリセルＭＣ01を読み出すことができる。
【０１４８】
メモリセルＭＣ11が配設されているメモリセルユニット(2) を読み出す際には、選択ゲートＳＧ１をＶsgm 、ＳＧ２をＶsgm にすれば、選択ゲートＳＧ１をゲート電極とする選択ＭＯＳトランジスタと選択ゲートＳＧ２をゲート電極とする選択ＭＯＳトランジスタの両方が導通状態になるのは、メモリセルユニット(2) のみである。従って、メモリセルユニット(2) を通じてビット線ＢＬ３A −ＢＬ４A 間を接続する電流経路ができるので、メモリセルＭＣ11に書き込まれたデータを読み出すことができる。
【０１４９】
メモリセルＭＣ21が配設されているメモリセルユニット３を読み出す際には、選択ゲートＳＧ１をＶsgh 、ＳＧ２をＶsgl にすれば、選択ゲートＳＧ２をゲート電極とする選択ＭＯＳトランジスタのうちメモリセルユニット３に属する選択ＭＯＳトランジスタ（例えばＳＴ22）のみ導通する。選択ゲートＳＧ１をゲート電極とする選択ＭＯＳトランジスタは全てオンする。従ってメモリセルユニット３を通じてビット線ＢＬ３A −ＢＬ４A 間を接続する電流経路ができるので、メモリセルＭＣ21を読み出すことができる。
【０１５０】
このように選択ＭＯＳトランジスタのしきい値電圧を３種類以上にしても、選択ゲートに印加する電圧を３種類以上にすれば、３種類以上のメモリセルユニットのうちの１つを選択状態にすることができる。これによって（実施の形態１〜３）で記したように、ビット線コンタクト余裕が増加するだけでなく、ビット線自体の配線の余裕も増加させることができる。例えば、図２６の実施の形態では３本のメモリセルのピッチに２本のビット線が配設されるので、ビット線の本数は従来のメモリセルの２／３になり、ビット線の配線が容易になる。
【０１５１】
（実施の形態５）
上記実施の形態では、メモリセルが直列接続された１ＮＡＮＤセル列につき選択ＭＯＳトランジスタは２個であるが、例えば図２７のように１ＮＡＮＤセル列につき、３個の選択ＭＯＳトランジスタを設けて、１メモリセルユニットを構成してもよい。以下では、図２７のメモリセルＭＣ11が含まれるメモリセルユニット(1) とメモリセルＭＣ21が含まれるメモリセルユニット(2) とを例にとり説明を行う。
【０１５２】
ＮＡＮＤセル列の一端側は２つの選択ＭＯＳトランジスタ（例えばＳＴ13，ＳＴ14）を介してビット線（例えばビット線ＢＬ２A ）に接続され、他端側は１つの選択ＭＯＳトランジスタ（例えばＳＴ11）を介してビット線（例えばビット線ＢＬ１A ）に接続される。直列接続される２つの選択ＭＯＳトランジスタはＥタイプ（しきい値電圧Ｖth1 ＞０），Ｄタイプ（しきい値電圧Ｖth2 ＜０）の２種類である。選択ゲートＳＧ２をゲート電極とするメモリセルユニット(1) の選択ＭＯＳトランジスタ（例えばＳＴ13）はＤタイプ、メモリセルユニット(2) の選択ＭＯＳトランジスタ（例えばＳＴ23）はＥタイプである。選択ゲートＳＧ３をゲート電極とするメモリセルユニット(2) の選択ＭＯＳトランジスタ（例えばＳＴ24）はＤタイプ、メモリセルユニット(1) の選択ＭＯＳトランジスタ（例えばＳＴ14）はＥタイプである。
【０１５３】
また、ＮＡＮＤセルの他端側の選択ＭＯＳトランジスタ（例えばＳＴ11、ＳＴ21）はＥ' タイプ（しきい値電圧Ｖth3 ）である。Ｖth3 はＶth1 やＶth2 のいずれかと等しくてもよいし、Ｖth1 ，Ｖth2 と異なった値でもよい。例えばＶth3 は０．７Ｖにすればよい。
【０１５４】
以下では、本実施の形態の読み出し動作と書き込み動作の説明を行う。
【０１５５】
＜読み出し動作＞
メモリセルユニット(1) 内のメモリセルＭＣ11，ＭＣ31，ＭＣ51…のデータをビット線ＢＬ２A ，ＢＬ４A ，ＢＬ６A …に読み出す場合には、まずビット線ＢＬ２A ，ＢＬ４A ，ＢＬ６A …をビット線読み出し電位ＶA （例えば１．８Ｖ）にプリチャージし、ＢＬ１A ，ＢＬ３A ，ＢＬ５A …を０Ｖに接地する。プリチャージした後、ビット線ＢＬ２A ，ＢＬ４A ，ＢＬ６A …はフローティングにする。
【０１５６】
次に、制御ゲートＣＧ１は０Ｖ、ＣＧ２〜ＣＧ８はＶcc（例えば３Ｖ）にする。そして、選択ゲートＳＧ１，ＳＧ３はＶcc、選択ゲートＳＧ２はＶssにする。その他の選択ゲート，制御ゲートは０Ｖにする。この場合、選択ゲートＳＧ１，ＳＧ３をゲート電極とする選択ＭＯＳトランジスタ（ＳＴ01，ＳＴ11，ＳＴ21…，ＳＴ04，ＳＴ14，ＳＴ24…）は全てオンする。選択ゲートＳＧ２をゲート電極とするＤタイプ選択ＭＯＳトランジスタ（ＳＴ13，ＳＴ33，ＳＴ53…）はオンするが、Ｅタイプ選択ＭＯＳトランジスタ（ＳＴ03，ＳＴ23，ＳＴ43…）はオフする。
【０１５７】
従って、メモリセルＭＣ11，ＭＣ31，ＭＣ51…に書き込まれたデータが"１"ならば、プリチャージしたビット線ＢＬ２A ，ＢＬ４A ，ＢＬ６A …は接地したビット線ＢＬ１A ，ＢＬ３A ，ＢＬ５A …へ放電しプリチャージ電位から低下し、メモリセルユニット(1) 内のメモリセルＭＣ11，ＭＣ31，ＭＣ51…のデータがビット線ＢＬ２A ，ＢＬ４A ，ＢＬ６A …に読み出される。一方、メモリセルに書き込まれたデータが"０"ならば、ビット線ＢＬ２A ，ＢＬ４A ，ＢＬ６A …は放電を行わず、プリチャージ電位を保つ。
【０１５８】
上記実施の形態では、ビット線ＢＬ２A ，ＢＬ４A ，ＢＬ６A …をプリチャージし、ビット線ＢＬ１A ，ＢＬ３A ，ＢＬ５A …を接地したが、逆にビット線ＢＬ２A ，ＢＬ４A ，ＢＬ６A …を接地し、ビット線ＢＬ１A ，ＢＬ３A ，ＢＬ５A …をプリチャージして、メモリセルのデータをビット線ＢＬ１A ，ＢＬ３A ，ＢＬ５A …に読み出してもよい。
【０１５９】
一方、メモリセルユニット(2) 内のメモリセルＭＣ01，ＭＣ21，ＭＣ41…に対してはＳＧ２をゲート電極とするＥタイプ選択ＭＯＳトランジスタＳＴ03，ＳＴ23，ＳＴ43…はオフするので、メモリセルＭＣ01，ＭＣ21，ＭＣ41…のデータはビット線に読み出されない。
【０１６０】
メモリセルユニット(2) 内のメモリセルＭＣ01，ＭＣ21，ＭＣ41…のデータをビット線ＢＬ０A ，ＢＬ２A ，ＢＬ４A ，ＢＬ６A …に読み出す場合には、選択ゲートＳＧ１，ＳＧ２はＶcc、選択ゲートＳＧ３はＶssにする。制御ゲートＣＧ１は０Ｖ、ＣＧ２〜ＣＧ８はＶccにする。この場合、選択ゲートＳＧ１，ＳＧ２をゲート電極とする選択ＭＯＳトランジスタ（ＳＴ01，ＳＴ11，ＳＴ21，…，ＳＴ03，ＳＴ13，ＳＴ23…）は全てオンする。選択ゲートＳＧ３をゲート電極とするＤタイプ選択ＭＯＳトランジスタ（ＳＴ04，ＳＴ24，ＳＴ44…）はオンするが、Ｅタイプ選択ＭＯＳトランジスタ（ＳＴ14，ＳＴ34，ＳＴ54…）はオフする。
【０１６１】
従って、メモリセルユニット(2) 内のメモリセルとビット線を接続する選択ＭＯＳトランジスタは全てオンするので、メモリセルユニット(2) 内のメモリセルＭＣ01、ＭＣ21、ＭＣ41…のデータがビット線に読み出される。メモリセルユニット(1) 内では選択ゲートＳＧ３をゲート電極とする選択ＭＯＳトランジスタがオフするので、ビット線にデータは読み出されない。
【０１６２】
＜書き込み＞
メモリセルユニット(1) 内のメモリセルＭＣ11，ＭＣ31，ＭＣ51…に書き込みを行う場合の書き込み手順を以下で説明する。
【０１６３】
選択ゲートＳＧ１は０Ｖにして、選択ゲートＳＧ１をゲート電極とする選択ＭＯＳトランジスタは全てＯＦＦにする。ＳＧ２，ＳＧ３，ＣＧ１〜ＣＧ８をＶcc、ビット線ＢＬ０A ，ＢＬ１A ，ＢＬ２A ，ＢＬ３A …をＶccにして書き込みを行うページのブロックのメモリセルのチャネルをＶcc−Ｖth（選択ＭＯＳトランジスタでのしきい値電圧落ちのためにビット線電位Ｖccよりも小さくなる。）にプリチャージする。
【０１６４】
その後、選択ゲートＳＧ２をＶss（０Ｖ）にすると、選択ゲートＳＧ２をゲート電極とするＤタイプ選択ＭＯＳトランジスタＳＴ13，ＳＴ33，ＳＴ53…はオンするが、Ｅタイプ選択ＭＯＳトランジスタＳＴ03，ＳＴ23，ＳＴ43…はオフするので、書き込まないメモリセルＭＣ01，ＭＣ21，ＭＣ41…のチャネルはビット線から充電を行った電位Ｖcc−Ｖthでフローティングになる。この時、選択ゲートＳＧ３はＶccのままである。
【０１６５】
メモリセルユニット(1) 内のメモリセルＭＣ11，ＭＣ31，ＭＣ51…に書き込むデータはビット線ＢＬ２A ，ＢＬ４A ，ＢＬ６A …から与える。例えば、メモリセルＭＣ11に"０"書き込みを行う場合には、ビット線ＢＬ２A を０ＶにするとＳＧ３はＶccなので、Ｅタイプ選択ＭＯＳトランジスタＳＴ14がオンしてメモリセルＭＣ11のチャネルは０Ｖになる。メモリセルＭＣ11に"１"書き込みを行う場合にはビット線ＢＬ２A を３Ｖにすると、Ｅタイプ選択ＭＯＳトランジスタＳＴ14はオフしメモリセルＭＣ11のチャネルはＶcc−Ｖthでフローティングになる。ビット線ＢＬ１A ，ＢＬ３A ，ＢＬ５A …はＶccにしてもよいし、０Ｖにしてもよく、任意の電圧に設定すればよい。
【０１６６】
選択ゲートＳＧ２をＶccからＶssにした後、制御ゲートＣＧ１〜ＣＧ８をＶccから中間電位ＶM （１０Ｖ程度）にする。そうすると、書き込まないメモリセルＭＣ01，ＭＣ21，ＭＣ41…及び"１"書き込みを行うメモリセルＭＣ11，ＭＣ31，ＭＣ51…のチャネルはフローティング状態なので、制御ゲート−チャネル間の容量結合によって、Ｖcc−Ｖthから中間電位（１０Ｖ程度）に上昇する。"０"書き込みを行うメモリセルＭＣ11，ＭＣ31，ＭＣ51…のチャネルはビット線が０Ｖなので０Ｖである。
【０１６７】
書き込み非選択及び"１"書き込みを行うメモリセルのチャネルがＶcc−Ｖthから中間電位に昇圧した後に、制御ゲートＣＧ１を中間電位ＶM から書き込み電圧Ｖpp（２０Ｖ）に昇圧する。そうすると、書き込まないメモリセルユニット(2) 内のメモリセルＭＣ01，ＭＣ21，ＭＣ41…及び"１"書き込みを行うメモリセルＭＣ11，ＭＣ31，ＭＣ51…のチャネルは中間電位（１０Ｖ程度）、制御ゲートＣＧ１はＶpp（２０Ｖ程度）なのでこれらのメモリセルは書き込まれないが、"０"書き込みを行うメモリセルＭＣ11，ＭＣ31，ＭＣ51…のチャネルは０Ｖ、制御ゲートはＶpp（２０Ｖ程度）なので、基板から浮遊ゲートに電子が注入されて"０"書き込みが行われる。
【０１６８】
メモリセルユニット(2) に書き込む場合には、メモリセルユニット(1) のチャネルをＶcc−Ｖthにプリチャージした後、選択ゲートＳＧ２をＶcc、ＳＧ１，ＳＧ３をＶssにすればよい。この場合、ビット線ＢＬ０A ，ＢＬ２A ，ＢＬ４A ，ＢＬ６A …からメモリセルユニット(2) への書き込みデータが転送される。また、ＳＧ１をＶcc、ＳＧ２，ＳＧ３をＶssにして、ビット線ＢＬ１A ，ＢＬ３A ，ＢＬ５A …から書き込みを行わないメモリセルメモリセルユニット(1) へのプリチャージを行ってもよい。
【０１６９】
本実施の形態では、読み出し，書き込み時に選択ゲートにＶssを印加すると、この選択ゲートをゲート電極とする選択ＭＯＳトランジスタのうち、Ｅタイプ選択ＭＯＳトランジスタはオフするが、Ｄタイプ選択ＭＯＳトランジスタはオンすることを利用している。このＤタイプ選択ＭＯＳトランジスタはＩタイプ（しきい値電圧が正）であってもよい。この場合、選択ゲートにＶssを印加する代わりにＥタイプはオフするがＩタイプ選択ＭＯＳトランジスタはオンするＶsgl を印加すればよい。
【０１７０】
（実施の形態６）
選択ＭＯＳトランジスタは図２８のように１ＮＡＮＤセル列につき、４個の選択ＭＯＳトランジスタを設けて、１メモリセルユニットを構成してもよい。以下では図２８のメモリセルＭＣ11が含まれるメモリセルユニット(1) とメモリセルＭＣ21が含まれるメモリセルユニット(2) を例にとって説明を行う。
【０１７１】
ＮＡＮＤセル列の一端側は２つの選択ＭＯＳトランジスタ（例えばＳＴ13，ＳＴ14）を介してビット線（例えばビット線ＢＬ２A ）に接続され、他端側も２つの選択ＭＯＳトランジスタ（例えばＳＴ11，ＳＴ12）を介してビット線（例えばビット線ＢＬ１A ）に接続される。直列接続される２つの選択ＭＯＳトランジスタはＥタイプ（しきい値電圧Ｖth1 ＞０）、Ｄタイプ（しきい値電圧Ｖth2 ＜０）の２種類である。選択ゲートＳＧ１，３をゲート電極とするメモリセルユニット(1) の選択ＭＯＳトランジスタ（例えばＳＴ11，ＳＴ13）はＤタイプ、メモリセルユニット(2) の選択ＭＯＳトランジスタ（例えばＳＴ21，ＳＴ23）はＥタイプである。選択ゲートＳＧ２，４をゲート電極とするメモリセルユニット(2) の選択ＭＯＳトランジスタ（例えばＳＴ22，ＳＴ24）はＤタイプ、メモリセルユニット(1) の選択ＭＯＳトランジスタ（例えばＳＴ12，ＳＴ14）はＥタイプである。
【０１７２】
以下では、本実施の形態の読み出し動作と書き込み動作の説明を行う。
【０１７３】
＜読み出し動作＞
メモリセルユニット(1) 内のメモリセルＭＣ11，ＭＣ31，ＭＣ51…のデータをビット線ＢＬ２A ，ＢＬ４A ，ＢＬ６A …に読み出す場合には、まずビット線ＢＬ２A ，ＢＬ４A ，ＢＬ６A …をビット線読み出し電位ＶA （例えば１．８Ｖ）にプリチャージし、ＢＬ１A ，ＢＬ３A ，ＢＬ５A …を０Ｖに接地する。プリチャージした後、ビット線ＢＬ２A ，ＢＬ４A ，ＢＬ６A …はフローティングにする。
【０１７４】
次に、制御ゲートＣＧ１は０Ｖ、ＣＧ２〜ＣＧ８はＶcc（例えば３Ｖ）にする。そして、選択ゲートＳＧ２，ＳＧ４はＶcc、選択ゲートＳＧ１，ＳＧ３の一方又は両方をＶssにする。その他の選択ゲート，制御ゲートは０Ｖにする。この場合、選択ゲートＳＧ２，ＳＧ４をゲート電極とする選択ＭＯＳトランジスタは全てオンする。選択ゲートＳＧ１，３をゲート電極とするＤタイプ選択ＭＯＳトランジスタ（ＳＴ11，ＳＴ13，ＳＴ31，ＳＴ33…）はオンする。選択ゲートＳＧ１，ＳＧ３をゲート電極とするＥタイプ選択ＭＯＳトランジスタのうち、選択ゲートがＶssであるＥ-type 選択ＭＯＳトランジスタはオフする。
【０１７５】
従って、メモリセルＭＣ11，ＭＣ31，ＭＣ51…に書き込まれたデータが"１"ならば、プリチャージしたビット線ＢＬ２A ，ＢＬ４A ，ＢＬ６A …は接地したビット線ＢＬ１A ，ＢＬ３A ，ＢＬ５A へ放電しプリチャージ電位から低下し、メモリセルユニット(1) 内のメモリセルＭＣ11，ＭＣ31，ＭＣ51…のデータがビット線ＢＬ２A ，ＢＬ４A ，ＢＬ６A …に読み出される。一方、メモリセルに書き込まれたデータが"０"ならば、ビット線ＢＬ２A ，ＢＬ４A ，ＢＬ６A …は放電を行わず、プリチャージ電位を保つ。
【０１７６】
上記実施の形態では、ビット線ＢＬ２A ，ＢＬ４A ，ＢＬ６A …をプリチャージし、ビット線ＢＬ１A ，ＢＬ３A ，ＢＬ５A …を接地したが、逆にビット線ＢＬ２A ，ＢＬ４A ，ＢＬ６A …を接地し、ビット線ＢＬ１A ，ＢＬ３A ，ＢＬ５A …をプリチャージして、メモリセルのデータをビット線ＢＬ１A ，ＢＬ３A ，ＢＬ５A …に読み出してもよい。
【０１７７】
一方、メモリセルユニット(2) 内のメモリセルＭＣ01，ＭＣ21，ＭＣ41…は選択ゲートＳＧ１，ＳＧ３をゲート電極とするＥタイプ選択ＭＯＳトランジスタのどちらか（ＳＧ１，ＳＧ３の一方をＶssにする場合）、又は両方（ＳＧ１，ＳＧ３を共にＶssにする場合）がオフするので、、メモリセルＭＣ01，ＭＣ21，ＭＣ41…のデータはビット線に読み出されない。
【０１７８】
＜書き込み＞
メモリセルユニット(1) 内のメモリセルＭＣ11，ＭＣ31，ＭＣ51…に書き込みを行う場合の書き込み手順を以下で説明する。
【０１７９】
選択ゲートＳＧ１，ＳＧ２をＶssにすると、選択ゲートＳＧ１とＳＧ２をゲート電極とする選択ＭＯＳトランジスタの一方、つまりＥタイプ選択ＭＯＳトランジスタがオフする。ＳＧ３，ＳＧ４，ＣＧ１〜ＣＧ８をＶcc、ビット線ＢＬ０A ，ＢＬ１A ，ＢＬ２A ，ＢＬ３A …をＶccにして書き込みを行うブロックのチャネルをＶcc−Ｖth（選択ＭＯＳトランジスタでのしきい値電圧落ちのためにビット線電位Ｖccよりも小さくなる。）にプリチャージする。
【０１８０】
その後、選択ゲートＳＧ３をＶss（０Ｖ）にすると、選択ゲートＳＧ３をゲート電極とするＤタイプ選択ＭＯＳトランジスタＳＴ13，ＳＴ33，ＳＴ53…はオンするが、Ｅタイプ選択ＭＯＳトランジスタＳＴ03，ＳＴ23，ＳＴ43…はオフするので、書き込まないメモリセルＭＣ01，ＭＣ21，ＭＣ41…のチャネルはビット線から充電を行った電位Ｖcc−Ｖthでフローティングになる。この時、選択ゲートＳＧ４はＶccのままである。
【０１８１】
メモリセルユニット(1) 内のメモリセルＭＣ11，ＭＣ31，ＭＣ51…に書き込むデータはビット線ＢＬ２A ，ＢＬ４A ，ＢＬ６A …から与える。例えば、メモリセルＭＣ11に"０"書き込みを行う場合には、ビット線ＢＬ２A を０ＶにするとＳＧ４はＶccなので、Ｅタイプ選択ＭＯＳトランジスタＳＴ14がオンしてメモリセルＭＣ11のチャネルは０Ｖになる。メモリセルＭＣ11に"１"書き込みを行う場合には、ビット線ＢＬ１A を３Ｖにすると、Ｅタイプ選択ＭＯＳトランジスタＳＴ14はオフしメモリセルＭＣ11のチャネルはＶcc−Ｖthでフローティングになる。ビット線ＢＬ１A ，ＢＬ３A ，ＢＬ５A …はＶccにしてもよいし、０Ｖにしてもよく、任意の電圧に設定すればよい。
【０１８２】
選択ゲートＳＧ３をＶccからＶssにした後、制御ゲートＣＧ１〜ＣＧ８をＶccから中間電位ＶM （１０Ｖ程度）にする。そうすると、書き込まないメモリセルＭＣ01，ＭＣ21，ＭＣ41…及び"１"書き込みを行うメモリセルＭＣ11，ＭＣ31，ＭＣ51…のチャネルはフローティング状態なので、制御ゲート−チャネル間の容量結合によって、Ｖcc−Ｖthから中間電位（１０Ｖ程度）に上昇する。"０"書き込みを行うメモリセルＭＣ11，ＭＣ31，ＭＣ51…のチャネルは、ビット線が０Ｖなので０Ｖである。
【０１８３】
書き込み非選択及び"１"書き込みを行うメモリセルのチャネルがＶcc−Ｖthから中間電位に昇圧した後に、制御ゲートＣＧ１を中間電位ＶM から書き込み電圧Ｖpp（２０Ｖ）に昇圧する。そうすると、書き込まないメモリセルユニット(2) 内のメモリセルＭＣ01，ＭＣ，、ＭＣ41…及び"１"書き込みを行うメモリセルＭＣ11，ＭＣ31，ＭＣ51…のチャネルは中間電位（１０Ｖ程度）、制御ゲートＣＧ１はＶpp（２０Ｖ程度）なので、これらのメモリセルは書き込まれないが、"０"書き込みを行うメモリセルＭＣ11，ＭＣ31，ＭＣ51…のチャネルは０Ｖ、制御ゲートはＶpp（２０Ｖ程度）なので、基板から浮遊ゲートに電子が注入されて"０"書き込みが行われる。
【０１８４】
更には、ＳＧ１，ＳＧ４をＶcc、ＳＧ２，ＳＧ３をＶssにして、ビット線ＢＬ１A ，ＢＬ３A ，ＢＬ５A …をＶccにしてもよい。この場合、ビット線ＢＬ１A ，ＢＬ３A ，ＢＬ５A …からメモリセルユニット(2) に書き込み非選択電位（Ｖcc) 、ビット線ＢＬ２A ，ＢＬ４A ，ＢＬ５A …からメモリセルユニット(1) に書き込み電位（"１"書き込みならばＶcc、"０"書き込みならばＶss）を略同時に転送することができる。
【０１８５】
メモリセルユニット(2) に書き込む場合には、メモリセルユニット(1) のチャネルをＶcc−Ｖthにプリチャージした後、選択ゲートＳＧ３をＶcc、ＳＧ１，ＳＧ２，ＳＧ４をＶssにすればよい。この場合、ビット線ＢＬ０A ，ＢＬ２A ，ＢＬ４A ，ＢＬ６A …からメモリセルユニット(2) への書き込みデータが転送される。また、ＳＧ１をＶcc、ＳＧ２，ＳＧ３，ＳＧ４をＶssにして、ビット線ＢＬ１A ，ＢＬ３A ，ＢＬ５A …からメモリセルユニット(2) への書き込みデータを転送してもよい。
【０１８６】
また、メモリセルユニット(1) を書き込む際に、メモリセルユニット(2) にもほぼ同時に書き込みを行ってもよい。この時、ＳＧ１，ＳＧ４をＶcc、ＳＧ２，ＳＧ３をＶssにすると、メモリセルユニット(1) に書き込むデータはビット線ＢＬ２A ，ＢＬ４A ，ＢＬ６A …から転送され、メモリセルユニット(2) に書き込むデータはビット線ＢＬ１A ，ＢＬ３A ，ＢＬ５A …から転送される。
【０１８７】
選択ゲートの電圧を次のようにしても、メモリセルユニット(1)(2)にほぼ同時に書き込みを行うことができる。ＳＧ１，ＳＧ４をＶss、ＳＧ２，ＳＧ３をＶccにすると、メモリセルユニット(2) に書き込むデータはビット線ＢＬ０A ，ＢＬ２A ，ＢＬ４A ，ＢＬ６A …から転送され、メモリセルユニット(1) に書き込むデータはビット線ＢＬ１A ，ＢＬ３A ，ＢＬ５A …から転送される。
【０１８８】
本実施の形態では、読み出し，書き込み時に選択ゲートにＶssを印加すると、この選択ゲートをゲート電極とする選択ＭＯＳトランジスタのうち、Ｅタイプ選択ＭＯＳトランジスタはオフするが、Ｄタイプ選択ＭＯＳトランジスタはオンすることを利用している。このＤタイプ選択ＭＯＳトランジスタはＩタイプ（しきい値電圧が正）であってもよい。この場合、選択ゲートにＶssを印加する代わりにＥタイプはオフするがＩタイプはオンするＶsgl を印加すればよい。
【０１８９】
本実施の形態の別の書き込み方式について以下説明する。
【０１９０】
メモリセルユニット(1) 内のメモリセルＭＣ11，ＭＣ31，ＭＣ51…を書き込む場合には、選択ゲートＳＧ１，ＳＧ４を中間電位ＶM 、選択ゲートＳＧ２，ＳＧ３を０Ｖ、制御ゲートＣＧ１はＶpp、ＣＧ２〜ＣＧ８はＶM にする。選択ゲートＳＧ２，ＳＧ３をゲート電極とするＥタイプ選択ＭＯＳトランジスタＳＴ12，ＳＴ32，ＳＴ52…，ＳＴ03，ＳＴ23，ＳＴ43…はオフになる。従って、メモリセルユニット(1) はビット線ＢＬ２A ，ＢＬ４A ，ＢＬ６A …と導通、ビット線ＢＬ１A ，ＢＬ３A ，ＢＬ５A …と非導通になる。一方、メモリセルユニット(2) はビット線ＢＬ０A ，ＢＬ２A ，ＢＬ４A ，ＢＬ６A …と非導通、ビット線ＢＬ１A ，ＢＬ３A ，ＢＬ５A …と導通になる。
【０１９１】
従って、メモリセルＭＣ11，ＭＣ31，ＭＣ51…の書き込みデータはビット線ＢＬ２A ，ＢＬ４A ，ＢＬ６A …から与えればよい。即ち、"０"書き込みの場合にはビット線を０Ｖ、"１"書き込みの場合にはビット線を中間電位ＶM にする。Ｄタイプ選択ＭＯＳトランジスタのしきい値電圧が例えば−１５Ｖであれば、"１"書き込みの場合のビット線の電位ＶM をメモリセルのチャネルに転送することができる。
【０１９２】
一方、メモリセルユニット(1) のメモリセルＭＣ11，ＭＣ31，ＭＣ51…に書き込む際に、メモリセルユニット(2) のメモリセルＭＣ01，ＭＣ21，ＭＣ41…に書き込み行っても、書き込みを行わなくてもよい。メモリセルユニット(2) のメモリセルＭＣ01，ＭＣ21，ＭＣ41…に書き込みを行わない場合には、ビット線ＢＬ１A ，ＢＬ３A ，ＢＬ５A …をＶM にすればよいし、書き込みを行う場合には、書き込みデータに応じて０Ｖ（"０"書き込みの場合）、又はＶM （"１"書き込みの場合）を印加すればよい。
【０１９３】
（実施の形態１）でも記したように本発明では１本の選択ゲートを共有する選択ＭＯＳトランジスタの中で、導通状態のものと非導通状態のものを生じさせることができることを利用している。従って、（実施の形態１）でも記したように、選択ＭＯＳトランジスタのしきい値電圧や、選択ゲートに印加する電圧は任意性を有する。
【０１９４】
例えば、選択ゲートＳＧ１をゲート電極とする選択ＭＯＳトランジスタのしきい値電圧を０．７Ｖと−０．３Ｖ、ＳＧ２をゲート電極とする選択ＭＯＳトランジスタのしきい値電圧を−０．５Ｖと−１．５Ｖ、ＳＧ３をゲート電極とする選択ＭＯＳトランジスタのしきい値電圧を１．５Ｖと３．３Ｖ、ＳＧ４をゲート電極とする選択ＭＯＳトランジスタのしきい値電圧を３．１Ｖと３．６Ｖとしてもよい。この場合、読み出し，書き込み時に選択ゲートをゲート電極とする選択ＭＯＳトランジスタの半数をオン、残りの半数をオフさせる電圧として、例えばＳＧ１には０Ｖ、ＳＧ２には−１Ｖ、ＳＧ３には２Ｖ、ＳＧ４には３．３Ｖであればよい。選択ゲートをゲート電極とする選択ＭＯＳトランジスタを全てオンする電圧として、例えばＳＧ１に２．８Ｖ、ＳＧ２に−０．２Ｖ、ＳＧ３に３．６Ｖ、ＳＧ４に４Ｖであればよい。
【０１９５】
以上（実施の形態１）から（実施の形態６）で記したように本発明はメモリセル部と選択ＭＯＳトランジスタから構成されるメモリセルユニット(1) とメモリセルユニット(2) がメモリセルユニットの一端側を図２９のように共有してサブアレイを構成する。メモリセルユニット(1)(2)の一端側は例えば図３０のように、コンタクトを共有してビット線に接続する。また、メモリセルユニット(1) と(2) の両端を図３１のように共有してサブアレイを構成してもよい。この場合、例えば図３２のようにメモリセルユニットの両端はコンタクトを共有してビット線に接続する。
【０１９６】
読み出し，書き込み時などにメモリセルユニット(1) とメモリセルユニット(2) のどちらかを選択する手段として、例えば図３３に示したようにメモリセル部の両端に選択ＭＯＳトランジスタを設け、ゲート電極を共有する選択ＭＯＳトランジスタのしきい値電圧をメモリセルユニット(1) と(2) で変えることにより、一方を導通、他方を非導通にすることを利用すればよい。更に上記実施の形態で記したように選択ＭＯＳトランジスタをメモリセルユニット内に３個或いは４個設けたり、選択ＭＯＳトランジスタのしきい値電圧を３種類以上にしてもよいし、一端側に選択ＭＯＳトランジスタがなくてもよい。メモリセルユニットの一例を図３４〜図３６に示した。
【０１９７】
また、実施の形態ではメモリセル部がソース，ドレインを隣接するメモリセルで共有するいわゆるＮＡＮＤセル（図３７（ｃ））について説明したが、ＮＡＮＤ型セルに限らず本発明ではメモリセル部は不揮発性メモリセルであれば有効である。メモリセル部が例えば図３７（ａ）に示したようなＮＯＲ型ＥＥＰＲＯＭであっても有効であるし、図３７（ｂ）に示したようなＡＮＤセル型ＥＥＰＲＯＭ（H.Kume el al.;IEDM Tech.Dig.,Dec.1992,pp.991-993）でも本発明は有効であるし、いわゆるマスクＲＯＭでも有効である。
【０１９８】
（実施の形態７）
次に、実施の形態について説明する。
【０１９９】
本実施の形態では、メモリセル又は、メモリセル及び選択トランジスタから構成されるメモリセルユニットが図４６のように配設され、サブアレイを構成する。即ち、メモリセルユニットの一端側は、３個のメモリセルユニットでコンタクトを共有して共通信号線に接続される。メモリセルユニットの他端側も図４６のように３個のメモリセルユニットでコンタクトを共有して共通信号線に接続される。そして、サブアレイが連続して配設され、図４７のようにメモリセルアレイが構成される。
【０２００】
メモリセルユニットは図４８、４９のように、メモリセルから構成されるメモリセル部及び選択トランジスタから構成される。図４８、図４９のメモリセルユニットＡ，Ｂ，Ｃはそれぞれ、図４６、図４７のメモリセルユニット（１，２，，３）のいずれかに相当し、その対応の仕方は任意なので、６通りある（例えばＡ；１，Ｂ；２，Ｃ；３でもよいし、Ａ；２，Ｂ；３，Ｃ；１でもよい）。図４８でＥタイプ選択ゲートのしきい値Ｖt1がＩタイプ選択ゲートのしきい値Ｖt2よりも大きければよく、例えばＶt1＝２Ｖ，Ｖt2＝０．５Ｖとすればよい。図４９でＤタイプ選択ゲートのしきい値は例えば−０．８Ｖであればよい。
【０２０１】
図４８のメモリセルを選択する際には、選択ブロック内の選択ゲートＳＧ１，２，３に印加する電圧は２種類で、ＥタイプもＩタイプもオンする電圧Ｖsgh （例えばＶcc、３Ｖ）、及びＩタイプはオンするがＥタイプはオフする電圧Ｖsgl （例えば１．５Ｖ）である。３つのメモリセルユニットのうち、例えばメモリセルユニットＡを選択する際にはＳＧ１，ＳＧ２はＶsgh 、ＳＧ３はＶsgl 、メモリセルユニットＢを選択する際には、ＳＧ１はＶsgl 、ＳＧ２，３はＶsgh にすればよい。同様にメモリセルユニットＣを選択する際には、ＳＧ１，ＳＧ３をＶsgh 、ＳＧ２をＶsgl とすればよい。
【０２０２】
非選択ブロック内の選択ゲートには０Ｖを印加すると、非選択ブロック内の全ての選択トランジスタがオフするので、ビット線が非選択ブロックを通じてリークすることはない。
【０２０３】
メモリセルユニットが図４９である場合には、メモリセルユニットの選択方法は上記図４８の場合とほぼ同様であるが、選択ブロック内で印加するＶsgl は０Ｖでよい。これによりＥタイプ選択ゲートはオフし、Ｄタイプ選択ゲートはオンする。また、非選択ブロック内では、ビット線リークを防ぐために選択ゲートをオフにした方が望ましいので、Ｄタイプ選択ゲートをオフするために、非選択ブロック内の選択ゲートに負電圧（例えば−１Ｖ）を印加してもよい。
【０２０４】
メモリセル部の構成は様々なバリエーションがあり、前記図３６や図３７に示した例を採用することができる。さらに、本発明はＥＥＰＲＯＭに限らず、いわゆるＥＰＲＯＭやマスクＲＯＭでも有効である。
【０２０５】
以下では、ＮＡＮＤセル型ＥＥＰＲＯＭを例にとって、本実施の形態を詳細に説明する。
【０２０６】
本実施の形態に係わるＮＡＮＤセル型ＥＥＰＲＯＭの構成は前記図１と同様であるので省略する。
【０２０７】
図５０はメモリセルアレイ１Ａ、図５１はメモリセルアレイ１Ｂである。本実施の形態におけるメモリセルアレイ（図５０、５１）は、従来のメモリセルアレイ（図４０）のようにソース側の選択ゲート（第２の選択ゲート）がｎ型拡散層のソース線に接続されておらず、ビット線にコンタクトされている。即ち、読み出しの際に、低抵抗のビット線がソース線の役割を果たすので、読み出しが高速になる。また、３つのメモリセル列（３カラム）につき、２つのビット線を共有しているので、ビット線のピッチは従来の１．５倍になり、ビット線の加工が容易になる。
【０２０８】
本実施の形態のメモリセルアレイでは１つのＮＡＮＤセル列とビット線を接続する２つの選択ＭＯＳトランジスタのしきい値電圧をＶth1 ，Ｖth2 （Ｖth1 ＞Ｖth2 ）の２種類設けている。高いしきい値電圧Ｖth1 （例えば２Ｖ）を持つ選択ＭＯＳトランジスタをＥ-type 、低いしきい値電圧Ｖth2 （例えば０．５Ｖ）を持つ選択ＭＯＳトランジスタをＩ-type と記す。選択ゲートに印加する電圧はＩ-type トランジスタもＥ-type トランジスタも両方オンする電圧Ｖsgh （例えば３Ｖ）（Ｖsgh ＞Ｖt1，Ｖt2）、及びＩ-type トランジスタはオンするが、Ｅ-type トランジスタはオフする電圧Ｖsgl （例えば１．５Ｖ）（Ｖt1＞Ｖsgl ＞Ｖt2）である。
【０２０９】
このように選択ＭＯＳトランジスタのしきい値電圧を２種類設け、選択ゲートに印加する電圧を２種類にすることによって書き込みや読み出しに際して、コンタクトを共有する３つのＮＡＮＤセルユニットのうち１つのＮＡＮＤセルユニットの両端を２つのビット線と導通、他のメモリセルユニットは非導通にすることができる。
【０２１０】
以下では具体的に読み出し、書き込み方式を説明する。
【０２１１】
＜読み出し＞
図５０のメモリセルユニット(1) 内のメモリセルＭＣ11，ＭＣ41，ＭＣ71…のデータをビット線ＢＬ１A ，ＢＬ３A ，ＢＬ５A …に読み出す場合には、まずビット線ＢＬ１A ，ＢＬ３A ，ＢＬ５A …をビット線読み出し電位ＶA （例えば１．８Ｖ）にプリチャージし、ＢＬ０A 、ＢＬ２A ，ＢＬ４A ，ＢＬ６A …を０Ｖに接地する。プリチャージ後、ビット線ＢＬ１A ，ＢＬ３A ，ＢＬ５A …はフローティングにする。
【０２１２】
次に、制御ゲートＣＧ１は０Ｖ、ＣＧ２〜ＣＧ８はＶcc（例えば３Ｖ）にする。そして、選択ゲートＳＧ１はＶsgl 、選択ゲートＳＧ２，３はＶsgh にする。その他の選択ゲート，制御ゲートは０Ｖにする。この場合、ビット線ＢＬ０A ，ＢＬ２A ，ＢＬ４A …に接続する選択ＭＯＳトランジスタ（ＳＴ12，ＳＴ13，ＳＴ22，ＳＴ23，ＳＴ32，ＳＴ33，ＳＴ42，ＳＴ43，ＳＴ52，ＳＴ53…）はオンする。一方、ビット線ＢＬ１A ，ＢＬ３A ，ＢＬ５A …に接続するＩ-type 選択ＭＯＳトランジスタＳＴ11，ＳＴ41，ＳＴ71…はオンするが、Ｅ-type 選択ＭＯＳトランジスタＳＴ21，ＳＴ31，ＳＴ51，ＳＴ61，ＳＴ81…はオフする。
【０２１３】
従って、メモリセルＭＣ11，ＭＣ41，ＭＣ71…に書き込まれたデータが"１"ならばプリチャージしたビット線ＢＬ１A ，ＢＬ３A ，ＢＬ５A …は接地したビット線ＢＬ０A ，ＢＬ２A ，ＢＬ４A …へ放電しプリチャージ電位から低下することにより、メモリセルユニット(1) 内のメモリセルＭＣ11，ＭＣ41，ＭＣ71…のデータがビット線ＢＬ１A ，ＢＬ３A ，ＢＬ５A …に読み出される。一方、メモリセルに書き込まれたデータが"０"ならばビット線ＢＬ１A ，ＢＬ３A ，ＢＬ５A …は放電を行わず、プリチャージ電位を保つ。
【０２１４】
一方、メモリセルユニット(2)(3)内のメモリセルＭＣ21，ＭＣ31，ＭＣ51，ＭＣ61…に対しては、ビット線ＢＬ１A ，ＢＬ３A ，ＢＬ５A …に接続するＥ-type 選択ＭＯＳトランジスタＳＴ21，ＳＴ31，ＳＴ51，ＳＴ61…がオフするので、メモリセルＭＣ21，ＭＣ31，ＭＣ51，ＭＣ61…のデータはビット線ＢＬ１A ，ＢＬ３A ，ＢＬ５A …に読み出されない。
【０２１５】
メモリセルユニット(2) 内のメモリセルＭＣ21，ＭＣ51，ＭＣ81…のデータをビット線ＢＬ２A ，ＢＬ４A ，ＢＬ６A …に読み出す場合には、選択ゲートＳＧ１，３をＶsgh 、ＳＧ２をＶsgl にすればよい。メモリセルユニット(3) 内のメモリセルＭＣ31，ＭＣ61，ＭＣ91…のデータをビット線ＢＬ２A ，ＢＬ４A ，ＢＬ６A …に読み出す場合には、選択ゲートＳＧ１，２をＶsgh 、ＳＧ３をＶsgl にすればよい。
【０２１６】
このように本実施の形態では、従来のメモリセルアレイのソース線（ｎ型拡散層）をなくし、読み出しの際にビット線の半数が接地して従来のソース線と同様の役割を果たし、残りの半数のビット線にメモリセルのデータを読み出す。低抵抗のポリＳｉ，Ａｌなどで形成するビット線を、従来の高抵抗のｎ型拡散層で形成するソース線の代わりに用いることにより、（課題１）で記したソース線の浮きの問題を解決できる。
【０２１７】
ここで、タイミング図を用いて読み出し動作をより詳細に説明する。
【０２１８】
図５２は、図５０のメモリセルユニット(1) 内のメモリセルＭＣ11，ＭＣ41，ＭＣ71…に書き込まれたデータを読み出す場合のタイミングチャートである。
【０２１９】
ビット線ＢＬ０A ，ＢＬ２A ，ＢＬ４A ，ＢＬ６A …は前記図６のセンスアンプＳＡ１に接続し、ビット線ＢＬ１A ，ＢＬ３A ，ＢＬ５A …は前記図７のセンスアンプＳＡ２に接続する。センスアンプは制御信号φP ，φN で制御されるＣＭＯＳフリップフロップで形成されている。
【０２２０】
まず、プリチャージ信号ＰＲA1，ＰＲA2，ＰＲB2がＶssからＶccになり（時刻ｔ0 ）、ビット線ＢＬ１A ，ＢＬ３A ，ＢＬ５A …がＶA2（例えば１．７Ｖ）に、（ダミー）ビット線ＢＬ１B ，ＢＬ３B ，ＢＬ５B …がＶB2（例えば１．５Ｖ）にプリチャージされる（時刻ｔ1 ）。ＶA1は０Ｖでありビット線ＢＬ０A ，ＢＬ２A ，ＢＬ４A ，ＢＬ６A …は接地される。
【０２２１】
プリチャージが終わるとＰＲA2，ＰＲB2がＶssとなり、ビット線ＢＬ１A ，ＢＬ３A ，ＢＬ５A …はフローティング状態になる。この後、ロウデコーダ３から選択ゲート，制御ゲートに所望の電圧が印加される（時刻ｔ2 ）。制御ゲートＣＧ１が０Ｖ、ＣＧ２〜ＣＧ８はＶcc（例えば３Ｖ）、ＳＧ２，３は３Ｖ（Ｖsgh ）、ＳＧ１は１．５Ｖ（Ｖsgl ）となる。
【０２２２】
メモリセルユニット(1) 内のメモリセルＭＣ11，ＭＣ41，ＭＣ71…に書き込まれたデータが"０"の場合はメモリセルのしきい値電圧が正なのでセル電流は流れず、ビット線ＢＬ１A ，ＢＬ３A ，ＢＬ５A …の電位は１．７Ｖのままである。データが"１"の場合は、セル電流が流れてビット線ＢＬ１A ，ＢＬ３A ，ＢＬ５A …の電位は下がり、１．５Ｖ以下になる。また、選択ゲートＳＧ１が１．５Ｖなので、ＳＧ１をゲート電極とするＥ-type 選択ＭＯＳトタンジスタはオフになり、メモリセルユニット(2)(3)内のメモリセルのデータはビット線に転送されない。この間（ダミー）ビット線ＢＬ１B ，ＢＬ３B ，ＢＬ５B …はプリチャージ電位１．５Ｖに保たれる。
【０２２３】
その後、時刻ｔ3 にφP が３Ｖ、φN が０Ｖとなり、ＣＭＯＳフリップフロップＦＦが不活性化され、時刻ｔ4 にφE が３ＶになることによりＳＡ２のＣＭＯＳフリップフロップＦＦがイコライズされてノードＮ１、Ｎ２がＶcc／２（例えば１．５Ｖ）になる。時刻ｔ5 にＳＳ2 ，ＳA ，ＳB が３Ｖになり、ビット線とセンスアンプが接続された後、φN が０Ｖから３Ｖ、φP が３Ｖから０Ｖになりビット線ＢＬ１A ，ＢＬ３A ，ＢＬ５A …、とビット線ＢＬ１B ，ＢＬ３B ，ＢＬ５B …の電位差が増幅される（時刻ｔ6 ）。
【０２２４】
つまり、メモリセルＭＣ11，ＭＣ41，ＭＣ71…に"０"が書き込まれていれば、ＳＡ２のノードＮ１が３Ｖ，ノードＮ２が０Ｖになり、メモリセルＭＣ11，ＭＣ31，ＭＣ51…に"１"が書き込まれていれば、ノードＮ１が０Ｖ、ノードＮ２が３Ｖになる。その後、カラム選択信号ＣＳＬが０Ｖから３Ｖとなると、ＣＭＯＳフリップフロップにラッチされていたデータがＩＯ、／ＩＯに出力される（時刻ｔ7 ）。
【０２２５】
読み出し動作を通じてビット線ＢＬ０A ，ＢＬ２A ，ＢＬ４A ，ＢＬ６A …は０Ｖに接地する。つまり、ビット線は１本おきに接地されることになる。従って読み出しビット線同士の距離はビット線を接地しない場合の２倍になり、ビット線間容量結合に起因するノイズは著しく低下する（特願平４−２７６３９３号公報）。また、読み出し動作を通じてＰＲB1をＶcc、ＶB1を０Ｖにすることによってビット線ＢＬ０B ，ＢＬ２B ，ＢＬ４B ，ＢＬ６B …を接地しても良い。これによってビット線電位増幅時のビット線間容量結合雑音を低減できる。
【０２２６】
図５３は、図５０のメモリセルユニット(2) 内のメモリセルＭＣ21，ＭＣ51，ＭＣ81…に書き込まれたデータを読み出す場合のタイミングチャートである。
【０２２７】
まず、プリチャージ信号ＰＲA1，ＰＲA2，ＰＲB1がＶssからＶccになり（時刻ｔ0 ）、ビット線ＢＬ２A ，ＢＬ４A …がＶA1（例えば１．７Ｖ）に、（ダミー）ビット線ＢＬ２B ，ＢＬ４B …がＶB1（例えば１．５Ｖ）にプリチャージされる（時刻ｔ1 ）。ＶA2は０Ｖでありビット線ＢＬ１A ，ＢＬ３A ，ＢＬ５A …は接地される。
【０２２８】
プリチャージが終わるとＰＲA1，ＰＲB1がＶssとなり、ビット線ＢＬ２A ，ＢＬ４A …はフローティング状態になる。この後、ロウデコーダ３から選択ゲート，制御ゲートに所望の電圧が印加される（時刻ｔ2 ）。制御ゲートＣＧ１が０Ｖ、ＣＧ２〜ＣＧ８はＶcc（例えば３Ｖ）、ＳＧ１，３は３Ｖ（Ｖsgh ）、ＳＧ２は１．５Ｖ（Ｖsgl ）となる。
【０２２９】
メモリセルＭＣ21，ＭＣ51，ＭＣ81…に書き込まれたデータが"０"の場合はメモリセルのしきい値電圧が正なのでセル電流は流れず、ビット線ＢＬ２A ，ＢＬ４A …の電位は１．７Ｖのままである。データが"１"の場合は、セル電流が流れてビット線ＢＬ２A ，ＢＬ４A …の電位は下がり、１．５Ｖ以下になる。また、選択ゲートＳＧ２が１．５Ｖなので、ＳＧ２をゲート電極とするＥ-type 選択ＭＯＳトタンジスタはオフになり、メモリセルユニット(1)(3)内のメモリセルのデータはビット線に転送されない。この間（ダミー）ビット線ＢＬ２B ，ＢＬ４B …はプリチャージ電位１．５Ｖに保たれる。
【０２３０】
その後、時刻ｔ3 にφP が３Ｖ、φN が０Ｖとなり、ＣＭＯＳフリップフロップＦＦが不活性化され、時刻ｔ4 にφE が３ＶになることによりＳＡ１のＣＭＯＳフリップフロップＦＦがイコライズされてノードＮ１、Ｎ２がＶcc／２（例えば１．５Ｖ）になる。時刻ｔ5 にＳＳ1 ，ＳA ，ＳB が３Ｖになり、ビット線とセンスアンプが接続された後、φN が０Ｖから３Ｖ、φP が３Ｖから０Ｖになりビット線ＢＬ２A ，ＢＬ４A …、とビット線ＢＬ２B ，ＢＬ４B …の電位差が増幅される（時刻ｔ6 ）。
【０２３１】
つまり、メモリセルＭＣ21，ＭＣ51，ＭＣ81…に"０"が書き込まれていれば、ＳＡ１のノードＮ１が３Ｖ、ノードＮ２が０Ｖになり、"１"が書き込まれていれば、ノードＮ１が０Ｖ、ノードＮ２が３Ｖになる。その後、カラム選択信号ＣＳＬが０Ｖから３Ｖとなると、ＣＭＯＳフリップフロップにラッチされていたデータがＩＯ，／ＩＯに出力される（時刻ｔ7 ）。
【０２３２】
読み出し動作を通じてＢＬ１A ，ＢＬ３A ，ＢＬ５A …は０Ｖに接地するので、ビット線間容量結合に起因する雑音は低減される。
【０２３３】
同様に、メモリセルユニット(3) 内のメモリセルＭＣ31，ＭＣ61，ＭＣ91…のデータをビット線ＢＬ２A ，ＢＬ４A ，ＢＬ６A …に読み出す場合のタイミングを、図５４に示す。ＳＧ３をＶsgl 、ＳＧ１，２はＶsgh にすればメモリセルユニット(3) を選択、メモリセルユニット(1)(2)を非選択にすることができる。
【０２３４】
読み出し動作のタイミングは任意性を有する。例えば図５５のように時刻ｔ5 にビット線とセンスアンプを接続するトランスファゲートをオンにしてビット線、ダミービット線の電位をセンスアンプのノードＮ１，Ｎ２に転送した後、トランスファゲートをオフにしてもよい。この場合ビット線、ダミービット線がセンスアンプから切り離されるので、センスアンプの負荷容量が減少し、センス及びデータラッチ時にノードＮ１，Ｎ２の電位は急速に決定されることになる。
【０２３５】
上記実施の形態では例えばメモリセルＭＣ11，ＭＣ41，ＭＣ71…を読み出す際にはビット線ＢＬ１A ，ＢＬ３A ，ＢＬ５A …をプリチャージ、ビット線ＢＬ０A ，ＢＬ２A ，ＢＬ４A …を接地し、メモリセルのデータをビット線ＢＬ１A ，ＢＬ３A ，ＢＬ５A …に読み出している。メモリセルユニットの両端に接続するビット線のどちらにデータを読み出すかは任意性を有する。例えばメモリセルＭＣ11，ＭＣ41，ＭＣ71…を読み出す際にビット線ＢＬ０A ，ＢＬ２A ，ＢＬ４A …をプリチャージ、ビット線ＢＬ１A ，ＢＬ３A ，ＢＬ５A …を接地して、メモリセルのデータをビット線ＢＬ０A ，ＢＬ２A ，ＢＬ４A …に読み出してもよい。
【０２３６】
＜書き込み＞
本実施の形態の書き込み動作を以下で説明する。
【０２３７】
図５０のメモリセルユニット(1) 内のメモリセルＭＣ11，ＭＣ41，ＭＣ71…に書き込みを行う場合の書き込み手順を以下で説明する。
【０２３８】
選択ゲートＳＧ２，３は０Ｖにして、選択ゲートＳＧ２をゲート電極とする選択ＭＯＳトランジスタは全てＯＦＦにする。ＳＧ１，ＣＧ１〜ＣＧ８をＶcc、ビット線ＢＬ１A ，ＢＬ３A ，ＢＬ５A …をＶccにして書き込みを行うページのチャネルをＶcc−Ｖth（選択ＭＯＳトランジスタでのしきい値電圧落ちのためにビット線電位Ｖccよりも小さくなる。）にプリチャージする。ビット線ＢＬ０A ，ＢＬ２A ，ＢＬ４A …はＶccにしてもよいし、０Ｖにしてもよく、任意の電圧に設定すればよい。
【０２３９】
その後、選択ゲートＳＧ１をＶsgl （例えば１．５Ｖ）にすると、Ｉ-type 選択ＭＯＳトランジスタＳＴ11，ＳＴ41，ＳＴ71…はオンするが、Ｅ-type 選択ＭＯＳトランジスタはオフするので、書き込まないメモリセルＭＣ21，ＭＣ31，ＭＣ51，ＭＣ61…のチャネルはビット線から充電を行った電位Ｖcc−Ｖthでフローティングになる。
【０２４０】
メモリセルユニット(1) 内のメモリセルＭＣ11，ＭＣ41，ＭＣ71…に書き込むデータは、ビット線ＢＬ１A ，ＢＬ３A ，ＢＬ５A …から与える。例えば、メモリセルＭＣ11に"０"書き込みを行う場合には、ビット線ＢＬ１A を０Ｖにすると、Ｉ-type 選択ＭＯＳトランジスタＳＴ11がオンしてメモリセルＭＣ11のチャネルは０Ｖになる。メモリセルＭＣ11に"１"書き込みを行う場合にはビット線ＢＬ１A を３Ｖにすると、Ｉ-type 選択ＭＯＳトランジスタＳＴ11はオフしメモリセルＭＣ11のチャネルはＶcc−Ｖthでフローティングになる。ビット線ＢＬ０A ，ＢＬ２A ，ＢＬ４A …はＶccにしてもよいし、０Ｖにしてもよく、任意の電圧に設定すればよい。
【０２４１】
選択ゲートＳＧ１をＶccからＶsgl （Ｉ-type 選択ＭＯＳトランジスタのしきい値電圧よりも大きいが、Ｅ-type 選択ＭＯＳトランジスタよりも小さい電圧。例えば１．５Ｖ）にした後、制御ゲートＣＧ１〜ＣＧ８をＶccから中間電位ＶM （１０Ｖ程度）にする。そうすると、書き込まないメモリセルＭＣ21，ＭＣ31，ＭＣ51，ＭＣ61…、及び"１"書き込みを行うメモリセルＭＣ11，ＭＣ41，ＭＣ71…のチャネルはフローティング状態なので、制御ゲート−チャネル間の容量結合によって、Ｖcc−Ｖthから中間電位（８Ｖ程度）に上昇する。"０"書き込みを行うメモリセルＭＣ11，ＭＣ41，ＭＣ71…のチャネルはビット線が０Ｖなので０Ｖである。
【０２４２】
書き込み非選択及び"１"書き込みを行うメモリセルのチャネルがＶcc−Ｖthから中間電位に昇圧した後に、制御ゲートＣＧ１を中間電位ＶM から書き込み電圧Ｖpp（２０Ｖ）に昇圧する。そうすると、書き込まないメモリセルユニット(2)(3)内のメモリセル、及び"１"書き込みを行うメモリセルユニット(1) 内のメモリセルのチャネルは中間電位（８Ｖ程度）、制御ゲートＣＧ１はＶpp（２０Ｖ程度）なのでこれらのメモリセルは書き込まれないが、"０"書き込みを行うメモリセルのチャネルは０Ｖ、制御ゲートはＶpp（２０Ｖ程度）なので基板から浮遊ゲートに電子が注入されて"０"書き込みが行われる。
【０２４３】
ここで、タイミング図を用いて本実施の形態の書き込み動作をより詳細に説明する。図５６は、メモリセルユニット(1) 内のメモリセルＭＣ11（及びメモリセルＭＣ41，ＭＣ71…）を書き込む場合のタイミング図である。
【０２４４】
メモリセルユニット(1) 内のメモリセルＭＣ11，ＭＣ41，ＭＣ71…に書き込むデータはセンスアンプ回路（前記図７のＳＡ２）にラッチされている。つまり、"０"書き込みの場合にはノードＮ１は０Ｖ、Ｎ２は３Ｖ、"１"書き込みの場合にはノードＮ１は３Ｖ、Ｎ２は０Ｖになる。
【０２４５】
書き込み動作に入ると、まず時刻ｔ1 にＳＧ１をＶss、ＳＧ２，ＳＧ３，ＣＧ１〜ＣＧ８をＶccにする。本実施の形態ではメモリセルユニット(1) 内のメモリセルＭＣ11，ＭＣ41，ＭＣ71…に書き込みを行う際には、メモリセルユニット(2)(3)内のメモリセルには書き込みを行わない。この例では、メモリセルＭＣ21，ＭＣ31，ＭＣ51，ＭＣ61…のチャネルをビット線ＢＬ０A ，ＢＬ２A ，ＢＬ４A …から充電する。
【０２４６】
本実施の形態では、ビット線ＢＬ０A ，ＢＬ２A ，ＢＬ４A …を前記図６のセンスアンプＳＡ１のＶA1からＶccに充電する。その結果、非選択メモリセルのチャネルはＶcc−Ｖthに充電される。この時、書き込みを行うメモリセルのチャネルもＶcc−Ｖthに充電される。このようにメモリセルユニット(2)(3)のメモリセルのチャネルをＶcc（−Ｖth）に充電する方法としては、ＢＬ０A ，ＢＬ２A ，ＢＬ４A …から充電してもよいし、ＢＬ１A ，ＢＬ３A ，ＢＬ５A から充電してもよい。
【０２４７】
一方、ビット線ＢＬ１A ，ＢＬ３A ，ＢＬ５A …に対してはセンスアンプ回路ＳＡ２にラッチされたデータに応じて、ＶccかＶss（０Ｖ）の電位を与えられる。これによって、例えばメモリセルＭＣ11に"０"書き込みを行う場合には、ビット線ＢＬ１A を０ＶにしてメモリセルＭＣ11のチャネルを０Ｖにすることになる。メモリセルＭＣ11に"１"書き込みを行う場合には、ビット線ＢＬ１A をＶcc（例えば３Ｖ）にしてメモリセルＭＣ11のチャネルをＶcc−Ｖthに充電することになる。
【０２４８】
ビット線充電後、選択ゲートＳＧ１をＶsgl （例えば１．５Ｖ）、ＳＧ２，３をＶss（例えば０Ｖ）にする。選択ゲートＳＧ２，３をゲート電極とする選択ＭＯＳトランジスタは全てオフになる。書き込みを行わないメモリセルユニット(2)(3)内のＳＧ１をゲート電極とする選択ＭＯＳトランジスタはＥ-type なのでオフし、メモリセルユニット(2)(3)内のメモリセルのチャネルはＶcc−Ｖthでフローティングになる。
【０２４９】
"１"書き込みを行うメモリセルＭＣ11，ＭＣ41，ＭＣ71…の選択ＭＯＳトランジスタＳＴ11，ＳＴ41，ＳＴ71…のメモリセル側のドレインはＶcc−Ｖth（例えばＩ-type トランジスタのしきい値電圧を０．５Ｖとすると、３−０．５＝２．５Ｖ）、ビット線コンタクト側のソースはＶcc（例えば３Ｖ）、選択ゲートＳＧ１はＶsgl （例えば１．５Ｖ）なので、選択ＭＯＳトランジスタＳＴ11，ＳＴ41，ＳＴ71…はオフする。その結果、書き込み非選択セルと同様に、メモリセルＭＣ11，ＭＣ41，ＭＣ71…のチャネルはフローティングになる。
【０２５０】
メモリセルＭＣ11，ＭＣ41，ＭＣ71…に"０"書き込みを行う場合には、選択ＭＯＳトランジスタＳＴ11，ＳＴ41，ＳＴ71…の選択ゲートＳＧ１はＶsgl （例えば１．５Ｖ）、ソース，ドレインは０Ｖなので、選択ＭＯＳトランジスタＳＴ11，ＳＴ41，ＳＴ71…はオンして、メモリセルのチャネルは０Ｖが保たれる。
【０２５１】
選択ゲートＳＧ１をＶsgl （例えば１．５Ｖ）にした後、時刻ｔ2 に制御ゲートＣＧ１〜ＣＧ８をＶccから中間電位ＶM （１０Ｖ程度）にする。そうすると、書き込み非選択のメモリセル、及び"１"書き込みを行うメモリセルＭＣ11，ＭＣ41，ＭＣ71…のチャネルはフローティング状態なので、制御ゲート−チャネル間の容量結合によって、Ｖcc−Ｖthから中間電位（８Ｖ程度）に上昇する。"０"書き込みを行うメモリセルＭＣ11，ＭＣ41，ＭＣ71…のチャネルはビット線が０Ｖなので０Ｖである。
【０２５２】
書き込み非選択及び"１"書き込みを行うメモリセルのチャネルがＶcc−Ｖthから中間電位に昇圧した後に、時刻ｔ3 に制御ゲートＣＧ１を中間電位ＶM から書き込み電圧Ｖpp（２０Ｖ）に昇圧する。そうすると、書き込まないメモリセルユニット(2)(3)内のメモリセル、及び"１"書き込みを行うメモリセルＭＣ11，ＭＣ41，ＭＣ71…のチャネルは中間電位（１０Ｖ程度）、制御ゲートＣＧ１はＶpp（２０Ｖ程度）なのでこれらのメモリセルは書き込まれないが、"０"書き込みを行うメモリセルＭＣ11，ＭＣ41，ＭＣ71…のチャネルは０Ｖ、制御ゲートはＶpp（２０Ｖ程度）なので基板から浮遊ゲートに電子が注入されて"０"書き込みが行われる。
【０２５３】
書き込み終了後、制御ゲート，選択ゲート，ビット線が順次放電されて書き込み動作は終了する。
【０２５４】
メモリセルユニット(2) 内のメモリセルＭＣ21，ＭＣ51，ＭＣ81…を書き込む場合には、同様にメモリセルユニット(1)(3)のメモリセルのチャネルをＶcc（又はＶcc−Ｖth）に充電後、選択ゲートＳＧ１をＶss、ＳＧ２をＶsgl 、ＳＧ３をＶsgh にし、ビット線ＢＬ２A ，ＢＬ４A ，ＢＬ６A …をＶcc又はＶssにすることにより、メモリセルＭＣ21，ＭＣ51，ＭＣ81…にデータを転送すればよい。
【０２５５】
メモリセルユニット(3) 内のメモリセルＭＣ31，ＭＣ61，ＭＣ91…を書き込む場合には、同様にメモリセルユニット(1)(2)のメモリセルのチャネルをＶcc（又はＶcc−Ｖth）に充電後、選択ゲートＳＧ１をＶss、ＳＧ３をＶsgl 、ＳＧ２をＶsgh にし、ビット線ＢＬ２A ，ＢＬ４A ，ＢＬ６A …をＶcc又はＶssにすることにより、メモリセルＭＣ31，ＭＣ61，ＭＣ91…にデータを転送すればよい。
【０２５６】
書き込み終了後は、書き込みが十分に行われたかを調べる書き込みベリファイ動作が行われる（図５７）。メモリセルユニット(1) のベリファイ読み出しでは読み出し時と同様に、メモリセルユニット(1) のみを選択するために選択ゲートＳＧ１がＶsgl 、ＳＧ２，３がＶsgh となる。ベリファイ読み出しではプリチャージ電位からビット線を放電後、書き込みデータによってビット線の再充電が行われ、その後ビット線電位をセンスすることによって再書き込みデータがセンスアンプにラッチされる。ベリファイ動作時のセンスアンプの動作、ビット線の再充電の詳細は、例えば文献（T.Tanaka,et al., IEEE J.Solid-State Circuit,vol29,pp.1366-1373,1994 ）に記されている。
【０２５７】
上記実施の形態ではカラム方向のメモリセル数の１／３個のメモリセルに同時に書き込みを行う。つまり、３つのメモリセルユニットのうちで、同時に書き込みを行うメモリセルユニットは１つのみである。
【０２５８】
本実施の形態によれば、３つのメモリセルユニットのうち２つのメモリセルユニットにほぼ同時に書き込みを行うことができる。例えば、選択ゲートＳＧ１，ＳＧ２を共にＶsgl （例えば１．５Ｖ）、ＳＧ３をＶsgh にすればよい。そうすると選択ゲートＳＧ１，ＳＧ２をゲート電極とするＥ-type 選択ＭＯＳトランジスタはオフになり、Ｉ-type 選択ＭＯＳトランジスタはオンになる。メモリセルユニット(1) のメモリセルＭＣ11，ＭＣ41，ＭＣ71…の書き込みデータはビット線ＢＬ１A ，ＢＬ３A ，ＢＬ５A …から転送される。
【０２５９】
つまり、"０"書き込みの場合にはビット線と書き込むメモリセルのチャネルが０Ｖになり、"１"書き込みの場合にはビット線がＶccになり、チャネルはＶcc−Ｖthでフローティングになる。同様に、メモリセルユニット(2) のメモリセルＭＣ21，ＭＣ51，ＭＣ81…の書き込みデータは、ビット線ＢＬ２A ，ＢＬ４A ，ＢＬ６A …から転送される。
【０２６０】
同様に、ＳＧ１，３をＶsgl 、ＳＧ２をＶsgh にすれば、メモリセルユニット(1)(3)にほぼ同時に書き込みを行うことができる。この場合、メモリセルユニット(1) のメモリセルにはビット線ＢＬ１A ，ＢＬ３A ，ＢＬ５A …から、メモリセルユニット(3) のメモリセルにはビット線ＢＬ２A ，ＢＬ４A ，ＢＬ６A …からデータが転送される。
【０２６１】
書き込み動作後には、書き込みが十分に行われたかを調べるベリファイリードが行われる。上記実施の形態のベリファイリード動作では、２本のビット線を用いて１つのメモリセルのデータを読み出す。つまり、３つのメモリセルユニットのうち１つのメモリセルユニットのデータをほぼ同時に読み出す。従って、２つのメモリセルユニットをほぼ同時に書き込む場合では、１回の書き込み動作につきベリファイリード動作は２回に分けて行うことになる。
【０２６２】
２つのメモリセルユニットをほぼ同時に書き込む方法では、ベリファイリードを１メモリセルユニットずつ行うので、２つのメモリセルユニットを書き込むトータル時間はおよそＴpr＋２Ｔvfy （Ｔpr：書き込みパルス幅、Ｔvfy ：１回のベリファイリード時間）である。一方、１メモリセルユニットをほぼ同時に書き込む方法では２メモリセルユニット分のデータを書き込むトータルの時間はおよそ２（Ｔpr＋Ｔvfy ）なので、２メモリセルユニットのデータを同時に書き込む方法の方が、書き込み動作が高速である。
【０２６３】
上記実施の形態では毎ビット線毎にセンスアンプが接続するが、２本のビット線に１個のセンスアンプが接続するいわゆる共有センスアンプ方式（前記図１５）にしてもよい。この場合の書き込み、読み出しのタイミング図は上記実施の形態とほぼ同じである。また、メモリセルアレイ内でのメモリセルユニットの配置も、例えば図５８のように配置してもよい。
【０２６４】
本発明では、１本の選択ゲートを共有する選択ＭＯＳトランジスタの中で、導通状態のものと、非導通状態のものを生じさせることができ、またそのような選択ゲートを３本用意することにより、同一選択ゲートを有するメモリセル内で選択状態のメモリセルと非選択状態のメモリセルを容易に実現できることを利用している。
【０２６５】
従って、選択ＭＯＳトランジスタのしきい値電圧や、選択ゲートに印加する電圧は任意性を有する。メモリセルの一端側に接続する選択ＭＯＳトランジスタがＶtd1 ，Ｖtd2 （Ｖtd1 ＞Ｖtd2 ）の２種類のしきい値電圧を持ち、この選択ゲートに印加する電圧がＶsghd（Ｖsghd＞Ｖtd1 ）、Ｖsgld（Ｖtd1 ＞Ｖsgld＞Ｖtd2 ）の２種類であり、メモリセルの他端側に直列接続する選択ＭＯＳトランジスタのうちの一方はＶts1 ，Ｖts2 （Ｖts1 ＞Ｖts2 ）の２種類のしきい値電圧を持ち、この選択ゲートに印加する電圧はＶsghs（Ｖsghs＞Ｖts1 ），Ｖsgls（Ｖts1 ＞Ｖsgls＞Ｖts2 ）の２種類であり、直列接続する他方の選択ＭＯＳトランジスタはＶtp1 ，Ｖtp2 （Ｖtp1 ＞Ｖtp2 ）の２種類のしきい値電圧を持ち、この選択ゲートに印加する電圧はＶsghp（Ｖsghp＞Ｖtp1 ），Ｖsglp（Ｖtp1 ＞Ｖsglp＞Ｖtp2 ）の２種類であればよい。
【０２６６】
上記実施の形態のようにＶtd1 ＝Ｖts1 ＝Ｖtp1 ，Ｖtd2 ＝Ｖts2 ＝Ｖtp2 ，Ｖsghd＝Ｖsghs＝Ｖsghp，Ｖsgld＝Ｖsgls＝Ｖsglpでなくてもよく、しきい値電圧及び選択ゲート印加電圧の設定の仕方には大いに任意性を有する。例えば、メモリセルの一端側の選択ＭＯＳトランジスタのしきい値電圧を２Ｖと０．５Ｖの２種類とし、メモリセルの他端側の直列接続する一方の選択ＭＯＳトランジスタのしきい値電圧を２．５Ｖと１Ｖの２種類、他方のしきい値を０．８Ｖと３．５Ｖの２種類として、メモリセルの一端側の選択ゲートに印加する電圧をVsgh＝３Ｖ，Ｖsgl ＝１．５Ｖ、メモリセルの他端側の直列接続する選択ゲートの一方に印加する電圧をＶsgh ＝３Ｖ，Ｖsgl ＝１．２Ｖ、他方に印加する電圧をＶsgh ＝４Ｖ，Ｖsgl ＝３Ｖとしてもよい。
【０２６７】
また、１つのＮＡＮＤ列に接続する３つの選択ＭＯＳトランジスタのしきい値電圧はほぼ同じでもよい。例えば、あるＮＡＮＤ列に接続する３つの選択ＭＯＳトランジスタのしきい値電圧を０．８Ｖ、このＮＡＮＤ列と選択ＭＯＳトランジスタのゲート電極を共有して隣接するＮＡＮＤセルの一端側の選択ＭＯＳトランジスタのしきい値電圧を０．２Ｖ、メモリセルの他端側の直列接続する２つの選択ＭＯＳトランジスタのしきい値電圧を１．４Ｖ及び０．８Ｖ、ＮＡＮＤセルの一端側の選択ゲートに印加する電圧をVsgh＝３Ｖ，Ｖsgl ＝０．５Ｖ、ＮＡＮＤセルの他端側の直列接続する２つの選択ゲートに印加する電圧をＶsgh ＝３Ｖ，Ｖsgl ＝１．２Ｖとしてもよい。もちろん選択ゲートのしきい値が負の値であってもよく、また選択ゲート印加電圧が負電圧であってもよい。
【０２６８】
Ｖsgh をＶccよりも大きくすれば、選択ＭＯＳトランジスタのコンダクタンスの増加（つまり抵抗の減少）につながり、読み出しの際にＮＡＮＤセル列を流れるセル電流が増加するので、ビット線放電時間が短くなり、その結果読み出し、書き込みのベリファイ読み出しが高速化される。Ｖsgh は例えばチップ内の昇圧回路でＶccから昇圧すればよい。
【０２６９】
選択ＭＯＳトランジスタのしきい値電圧のうち大きい方の値も電源電圧Ｖcc以上の電圧（例えば３．５Ｖ）に設定してもよい。この場合、読み出しやベリファイ読み出し時にのしきい値電圧を持つ選択ＭＯＳトランジスタをオンするためには、例えばチップ内部の昇圧回路を用いて選択ゲートに例えば４Ｖを印加すればよい。
【０２７０】
しきい値電圧を変える方法としては、第１の実施の形態で説明した各種の方法を理容することができる。
【０２７１】
上記実施の形態ではメモリセルユニット(2) 或いはメモリセルユニット(3) を書き込む際には、ＳＧ１には０Ｖを与えているが、この選択ゲートをゲート電極とする選択ＭＯＳトランジスタがＩ-type でしきい値電圧Ｖt2が０．１Ｖ程度の場合（或いは負のしきい値電圧の場合）、この選択ＭＯＳトランジスタは完全にはカットオフせず、セル電流が流れる。その結果、書き込み非選択のメモリセルのチャネルがＶcc−Ｖthから中間電位ＶM に昇圧されない、或いは昇圧されてもセル電流が流れることによってＶM から電位が低下する。いずれにせよ書き込み非選択のメモリセルのチャネルがＶM から下がることになるので、"０"に誤書き込みされる。
【０２７２】
Ｉ-type トランジスタのカットオフ特性を向上させるためには、書き込み時に書き込みデータを与えないビット線（図５０のメモリセルユニット(2) 或いは(3) に書き込みを行う場合にはＢＬ１A ，ＢＬ３A ，ＢＬ５A …）に例えば０．５Ｖ程度の電圧を加えればよい。選択ＭＯＳトランジスタのソースに０．５Ｖ印加すれば、ソース−基板間の電位差が−０．５Ｖになり、基板バイアス効果でＩ-type トランジスタのしきい値電圧が増加するのでＩ-type トランジスタのゲートに０Ｖ印加した時のカットオフ特性が向上する。
【０２７３】
選択ＭＯＳトランジスタのしきい値電圧のうち、小さい方（Ｉ-type ）のしきい値電圧を例えば０．５Ｖと設定するために基板濃度を薄くする方法が考えられる。基板濃度が薄いＩ-type トランジスタではゲート電圧を印加しなくてもドレイン電圧を印加するとドレイン−基板間の空乏層が広がり、その結果ドレイン−基板間の空乏層とソース−基板間の空乏層がつながりやくすなる（パンチスルー）という問題点がある。Ｉ-type の選択ＭＯＳトランジスタのパンチスルー耐圧を上げるために、Ｉ-type の選択ＭＯＳトランジスタのチャネル長Ｌを長くしてもよい。
【０２７４】
（実施の形態８）
選択ＭＯＳトランジスタのしきい値は図５９のようにしてもよい。Ｅ-type のしきい値は例えば２Ｖ、Ｉ-type のしきい値は例えば０．５Ｖ、Ｄ-type のしきい値は−２Ｖにすればよい。読み出し，書き込みの方法は、第７の実施の形態とほぼ同様であるが、Ｄ-type 選択ＭＯＳトランジスタを導通させるがＥ-type はオフさせる電圧Ｖsgl は０Ｖであればよい。即ち、読み出しでメモリセルユニット(1) を選択する場合にはＳＧ１は１．５Ｖ、ＳＧ２，ＳＧ３は３Ｖ，メモリセルユニット(2) を選択する場合にはＳＧ１，ＳＧ３は３Ｖ、ＳＧ２は０Ｖ，メモリセルユニット(3) を選択する場合にはＳＧ１，ＳＧ２を３Ｖ、ＳＧ３を０Ｖにすればよい。
【０２７５】
書き込みの際も第１の実施の形態とほぼ同様に、メモリセルユニット(1) を書き込む場合にはＳＧ１は１．５Ｖ、ＳＧ２，ＳＧ３は０Ｖ、メモリセルユニット(2) を書き込む場合にはＳＧ１，ＳＧ２は０Ｖ、ＳＧ３は３Ｖ、メモリセルユニット(3) を書き込む場合にはＳＧ１，ＳＧ３は０Ｖ、ＳＧ２は３Ｖにすればよい。また、選択ＭＯＳトランジスタのしきい値を−８Ｖ程度にしておけば、メモリセルユニット(2)(3)を書き込む場合に、従来のＮＡＮＤ型ＥＥＰＲＯＭのような（書き込み非選択のメモリセルのチャネルをフローティングにしない）書き込み方法を行うことができる。
【０２７６】
例えば、メモリセルＭＣ５１を書き込む場合にはＳＧ１，ＳＧ２を０Ｖ，ＳＧ３をＶM10 （１０Ｖ程度）、ＣＧ１をＶpp、ＣＧ２〜ＣＧ８をＶM10 、"１"書き込みの場合、ＢＬ４A をＶM8（８Ｖ程度）、"０"書き込みの場合０Ｖにすればよい。そうすると、"１"書き込みのメモリセルのチャネルはビット線から中間電位（８Ｖ程度）に充電されることになる。一方、この際に書き込みを行わないメモリセルユニット(1)(3)については、第７の実施の形態で記したようにメモリセルのチャネルをＶccフローティングにし、制御ゲートとの間のカップリングでメモリセルのチャネルを書き込み非選択電位（ＶM8）にしてもよい。
【０２７７】
本発明は、上記各実施の形態に限ることなく、その他、実施段階ではその要旨を逸脱しない範囲で種々の変形を実施し得ることが可能である。さらに、上記各実施形態には、種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組合せにより種々の発明が抽出され得る。
【０２７８】
また、例えば各実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【０２７９】
【図１】第１の実施の形態に係わるＮＡＮＤセル型ＥＥＰＲＯＭの構成を示すブロック図
【図２】第１の実施の形態のメモリセルアレイの構成を示す図
【図３】第１の実施の形態のメモリセルアレイの構成を示す図
【図４】第１の実施の形態のメモリセルアレイのｎ型拡散層とメモリセルのソース・ゲート・ドレイン領域及び、ｎ型拡散層とビット線を接続するコンタクトを示す図
【図５】第１の実施の形態のデータ読み出し動作を説明するためのタイミング図
【図６】第１の実施の形態のセンスアンプ回路の回路図
【図７】第１の実施の形態のセンスアンプ回路の回路図
【図８】第１の実施の形態のデータ読み出し動作を説明するためのタイミング図
【図９】第１の実施の形態のデータ読み出し動作を説明するためのタイミング図
【図１０】第１の実施の形態のデータ書き込み動作を説明するためのタイミング図
【図１１】第１の実施の形態のデータ書き込み動作を説明するためのタイミング図
【図１２】第１の実施の形態のデータ書き込み動作を説明するためのタイミング図
【図１３】第１の実施の形態のメモリセルアレイの構成を示す図
【図１４】第１の実施の形態のメモリセルアレイの構成を示す図
【図１５】第１の実施の形態のセンスアンプ回路の回路図
【図１６】第２の実施の形態のメモリセルアレイの構成を示す図
【図１７】第２の実施の形態のメモリセルアレイの構成を示す図
【図１８】第１の実施の形態のメモリセルアレイのｎ型拡散層とメモリセルのソース・ゲート・ドレイン領域及び、ｎ型拡散層とビット線を接続するコンタクトを示す図
【図１９】第２の実施の形態のデータ読み出し動作を説明するためのタイミング図
【図２０】第２の実施の形態のデータ読み出し動作を説明するためのタイミング図
【図２１】第２の実施の形態のデータ書き込み動作を説明するためのタイミング図
【図２２】第２の実施の形態のデータ書き込み動作を説明するためのタイミング図
【図２３】第２の実施の形態のメモリセルアレイの構成を示す図
【図２４】第２の実施の形態のメモリセルアレイの構成を示す図
【図２５】第３の実施の形態のメモリセルアレイの構成を示す図
【図２６】第４の実施の形態のメモリセルアレイの構成を示す図
【図２７】第５の実施の形態のメモリセルアレイの構成を示す図
【図２８】第６の実施の形態のメモリセルアレイの構成を示す図
【図２９】本発明の請求項２を説明するためのメモリセルアレイの図
【図３０】本発明の請求項２を説明するためのメモリセルアレイの図
【図３１】本発明の請求項３を説明するためのメモリセルアレイの図
【図３２】本発明の請求項３を説明するためのメモリセルアレイの図
【図３３】本発明の請求項７を説明するためのメモリセルアレイの図
【図３４】本発明のメモリセルユニット及びメモリセル部の一実施の形態を示す図
【図３５】本発明のメモリセルユニット及びメモリセル部の一実施の形態を示す図
【図３６】本発明のメモリセルユニット及びメモリセル部の一実施の形態を示す図
【図３７】本発明のメモリセルユニット及びメモリセル部の一実施の形態を示す図
【図３８】従来のＮＡＮＤ型ＥＥＰＲＯＭのセル構成を示す平面図と等価回路図
【図３９】図３４（ａ）のＡ−Ａ'及びＢ−Ｂ'断面図
【図４０】従来のＮＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイの等価回路図
【図４１】従来のＮＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイのｎ型拡散層とメモリセルのソース・ゲート・ドレイン領域及び、ｎ型拡散層とビット線を接続するコンタクトを示す図
【図４２】従来の問題点を説明するためのもので、メモリセルのしきい値とビット線放電時間との関係を示す図
【図４３】従来の問題点を説明するためのもので、メモリセルアレイ構成を示す図
【図４４】従来の問題点を説明するためのもので、メモリセルアレイ構成を示す図
【図４５】従来の問題点を説明するためのもので、メモリセルのしきい値とビット線放電時間との関係を示す図
【図４６】第７の実施の形態に係わるサブアレイの構成を示す図
【図４７】第７の実施の形態に係わるメモリセルアレイの構成を示す図
【図４８】第７の実施の形態のメモリセルユニットの構成を示す図
【図４９】第７の実施の形態のメモリセルユニットの構成を示す図
【図５０】第７の実施の形態のメモリセル部の構成を示す図
【図５１】第７の実施の形態のメモリセル部の構成を示す図
【図５２】第７の実施の形態のデータ読み出し動作を説明するためのタイミング図
【図５３】第７の実施の形態のデータ読み出し動作を説明するためのタイミング図
【図５４】第７の実施の形態のデータ読み出し動作を説明するためのタイミング図
【図５５】第７の実施の形態のデータ読み出し動作を説明するためのタイミング図
【図５６】第７の実施の形態のデータ書き込み動作を説明するためのタイミング図
【図５７】第７の実施の形態の書き込みベリファイリード動作を説明するためのタイミング図
【図５８】第７の実施の形態に係わるメモリセルアレイの別の構成例を示す図
【図５９】第８の実施の形態に係わるメモリセルアレイの構成を示す図
【符号の説明】
【０２８０】
１…メモリセルアレイ
２…センスアンプ回路
３…ロウデコーダ
４…カラムデコーダ
５…アドレスバッファ
６…Ｉ/ Ｏセンスアンプ
７…データ入出力バッファ
８…基板電位制御回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2004158193.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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