(57)【要約】【課題】信号線に発生する高周波のノイズ除去効果を高めることのできる半導体装置を提供すること。【解決手段】デジタル信号を伝搬する信号線１９には、基板１２内に形成され、信号線１９に対してゲート容量及びジャンクション容量が作用するように設けられたディプレション型のＭＯＳトランジスタ（Ｄｅｐ−Ｔｒ１１）で構成される３端子型容量が介在される。【選択図】　　　図１
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【特許請求の範囲】
【請求項１】
半導体チップ内の配線に発生するノイズを除去するためのノイズ除去手段を備える半導体装置において、
前記ノイズ除去手段は、前記配線に介在するように前記半導体チップ内に形成されたＭＯＳトランジスタからなる３端子型容量であることを特徴とする半導体装置。
【請求項２】
前記３端子型容量は、前記半導体チップ内の各配線に少なくとも１つずつ形成されることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記３端子型容量は、ＭＯＳトランジスタのソース電極及びドレイン電極が前記配線と接続され、該配線に対してゲート容量及びジャンクション容量が作用するように設けられることを特徴とする請求項１又は２記載の半導体装置。
【請求項４】
前記３端子型容量は、ディプレション型のＭＯＳトランジスタにてなることを特徴とする請求項１乃至３の何れか一項記載の半導体装置。
【請求項５】
前記３端子型容量は、チャネルを形成するためのゲート制御電圧がゲート電極に印加されるエンハンスメント型のＭＯＳトランジスタにてなることを特徴とする請求項１乃至３の何れか一項記載の半導体装置。
【請求項６】
半導体チップ内の配線に発生するノイズを除去するためのノイズ除去手段を備える半導体装置において、
前記ノイズ除去手段は、前記配線と平行するように同一の配線層に設けられる第１の配線と、該配線層の上層に設けられ前記第１の配線とコンタクトを介して接続される第２の配線と、により構成される３端子型容量であることを特徴とする半導体装置。
【請求項７】
前記３端子型容量は、入出力データのビット数に対応して設けられる複数のバス信号線に形成されることを特徴とする請求項１乃至６の何れか一項記載の半導体装置。
【請求項８】
前記３端子型容量は、前記半導体チップ内にクロック信号を供給するためのクロック信号線に形成されることを特徴とする請求項１乃至７の何れか一項記載の半導体装置。
【請求項９】
前記３端子型容量は、電源配線に形成されることを特徴とする請求項１乃至８の何れか一項記載の半導体装置。
【請求項１０】
請求項１乃至５の何れか一項記載の半導体装置の設計方法であって、
前記半導体装置のレイアウト時に形成される各セル列内に前記３端子型容量を配置するようにしたことを特徴とする半導体装置の設計方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置及びその設計方法に係り、詳しくはデジタル信号に対するノイズの低減化に有用な半導体装置に関するものである。
【０００２】
近年、半導体装置は、複数のデータ（デジタル信号）の入出力を扱う多ビット構成品が要求されている。このような半導体装置では高密度実装化及び高速化に伴う不要輻射（輻射ノイズ）及び高周波ノイズの影響が大きくなるため、これらのノイズを低減させることが重要となっている。
【０００３】
【従来の技術】
従来、半導体装置では、不要輻射や高周波ノイズを除去する方法として、例えば以下の方法がある。
【０００４】
第１従来例：図１０に示すように、デジタル信号を伝搬する信号線に対して、該信号線（図中、Ａ点）とグランドＧＮＤとの間にコンデンサＣを接続する。
第２従来例：信号線をグランド電位（ＧＮＤ）の電源配線（以下、グランド電源配線）で囲いシールドする。詳しくは、図１１に示すように、信号線ＡＬ１と平行（図中、紙面の垂直方向）する第１のグランド電源配線ＡＬ２を酸化膜を隔てて同一の配線層に設け、その配線層の上層に設けた第２のグランド電源配線ＡＬ３を第１のグランド電源配線ＡＬ２とコンタクトを介して接続する。
【０００５】
【発明が解決しようとする課題】
ところで、上記した第１従来例において、高周波ノイズや輻射ノイズ（特に高周波側）の除去効果を高めるためにはコンデンサＣの容量を大きくする必要があった。即ち、この方法では、高周波のノイズを除去するために大容量のコンデンサＣが必要であった。しかしながら、こうした大容量のコンデンサＣを設けることは、チップ面積の増大につながることから、結果として、高周波のノイズを効果的に除去することができなかった。また、信号線ＡＬ１をグランド電源配線ＡＬ２，ＡＬ３によりシールドする第２従来例を用いた場合にも、このような高周波のノイズに対する除去効果が不十分であり、問題を解決することができなかった。
【０００６】
本発明は上記問題点を解決するためになされたものであって、その目的は信号線に発生する高周波のノイズ除去効果を高めることのできる半導体装置及びその設計方法を提供することにある。
【０００７】
【課題を解決するための手段】
上記目的を達成するため、請求項１に記載の発明によれば、半導体チップ内には、ＭＯＳトランジスタからなる３端子型容量が配線に介在するように形成される。このようなＭＯＳトランジスタを用いた３端子型容量は、２端子型容量であるコンデンサに比べ、小さなチップ面積で大きな容量を作り出すことができるため、高周波ノイズ及び輻射ノイズを効果的に除去することができる。
【０００８】
請求項２に記載の発明によれば、前記３端子型容量は、半導体チップ内の各配線に少なくとも１つずつ形成される。
請求項３に記載の発明によれば、前記３端子型容量は、ＭＯＳトランジスタのソース電極及びドレイン電極が前記配線と接続され、該配線に対してゲート容量及びジャンクション容量が作用するように設けられる。
【０００９】
請求項４に記載の発明によれば、前記３端子型容量は、ディプレション型のＭＯＳトランジスタにてなる。ディプレション型のトランジスタは、エンハンスメント型のトランジスタに比べてゲート容量を大きくすることができる。これにより、高周波ノイズの除去効果をより高めることができる。
【００１０】
請求項５に記載の発明によれば、前記３端子型容量は、チャネルを形成するためのゲート制御電圧がゲート電極に印加されるエンハンスメント型のＭＯＳトランジスタにてなる。
【００１１】
請求項６に記載の発明によれば、半導体チップ内の配線には、該配線と平行するように同一の配線層に設けられる第１の配線と、その配線層の上層に設けられ第１の配線とコンタクトを介して接続される第２の配線と、により構成される３端子型容量が形成される。この構成では、配線をほぼ全長に亘って取り囲む第１及び第２の配線が持つ配線容量により、高周波のノイズを効果的に除去することができる。
【００１２】
請求項７に記載の発明によれば、前記３端子型容量は入出力データのビット数に対応して設けられる複数のバス信号線に形成される。
請求項８に記載の発明によれば、前記３端子型容量は半導体チップ内にクロック信号を供給するためのクロック信号線に形成される。
【００１３】
請求項９に記載の発明によれば、前記３端子型容量は電源配線に形成される。請求項１０に記載の発明によれば、請求項１乃至５の何れか一項記載のＭＯＳトランジスタからなる３端子型容量は、半導体装置のレイアウト時に形成される各セル列内に配置される。即ち、一般的なＣＡＤ装置を用いて３端子型容量を自動配置可能であり、チップ内に３端子型容量を容易に形成することができる。
【００１４】
【発明の実施の形態】
（第一実施形態）
以下、本発明を具体化した第一実施形態を図１〜図５に従って説明する。
【００１５】
図１は、ノイズ除去手段としてディプレション（Ｄｅｐｌｅｔｉｏｎ）　型のＭＯＳトランジスタ（以下、Ｄｅｐ−Ｔｒ）を用いた３端子型容量の概念図である。
図１（ａ）に示すように、Ｄｅｐ−Ｔｒ１１は、例えばＰ型基板１２上に形成されるＮチャネル型ＭＯＳトランジスタであり、該Ｐ型基板１２に形成されるＮ型拡散層１３の上部にゲート酸化膜１４を介してゲート電極（ポリシリコンゲート）１５が設けられている。このＤｅｐ−Ｔｒ１１では、ゲート電極１５に電圧が印加されない（即ちゲート電圧が０ボルト（Ｖ）である）場合にも、Ｎ型拡散層１３に形成されるソース電極１６とドレイン電極１７との間には、導電性のチャネル１８が形成される。
【００１６】
このＤｅｐ−Ｔｒ１１は、半導体装置内部にてデジタル信号を伝搬する信号線１９上に介在するように形成される。具体的には、図１（ａ）に示すように、Ｄｅｐ−Ｔｒ１１のソース電極１６及びドレイン電極１７が信号線１９と接続される。
【００１７】
図１（ｂ）は、図１（ａ）に示す構成の等価回路である。Ｄｅｐ−Ｔｒ１１は、ゲート電極１５及びＮ型拡散層１３（チャネル１８）が、それらの間に信号線１９を挟むように対向して設けられる２つの電極として作用し、基板電位（グランドＧＮＤ）に対してゲート容量及びジャンクション容量を持つ３端子型容量として機能する。尚、信号線１９上に形成されるインダクタンスＬ１，Ｌ２は、デジタル信号がＤｅｐ−Ｔｒ１１のソース電極１６及びドレイン電極１７を伝搬する際に発生する寄生インダクタンスである。
【００１８】
図２は、バス信号線に３端子型容量（Ｄｅｐ−Ｔｒ１１）を挿入した場合を示す概略図である。
図２（ａ）に示すように、半導体装置内部に設けられるバス回路２１は、バス信号線１９ａを介して外部回路（図中、他回路）と接続され、その外部回路との間のデータ（デジタル信号）の入出力を制御する。例えば、バス回路２１は、外部回路から入力される信号を内部回路に供給するためのフリップフロップ回路２２と、内部回路から出力される信号を外部回路に供給するためのスリーステートバッファ回路２３とを含む。尚、同図に示す本実施形態のバス回路２１の構成は一例であり、この構成に限定されるものではない。
【００１９】
上記Ｄｅｐ−Ｔｒ１１により構成される３端子型容量は、このバス回路２１と外部回路とを接続するバス信号線１９ａ上に形成される。その際、この３端子型容量（Ｄｅｐ−Ｔｒ１１）は、図２（ｂ）に示すように、ｎビットの入出力データに対応して設けられるｎ個のバス回路２１にそれぞれ接続されているバス信号線１９ａ上に形成される。このように、多ビットの入出力データを扱う各バス回路２１のバス信号線１９ａ毎にＤｅｐ−Ｔｒ１１で構成された３端子型容量を少なくとも１つずつ設けることにより、各バス信号線１９ａに発生する双方向のノイズを除去することが可能である。
【００２０】
図３は、クロック信号線に３端子型容量（Ｄｅｐ−Ｔｒ１１）を挿入した場合を示す概略図である。
半導体装置の内部回路には、クロック制御回路３１により生成されるクロック信号が例えばインバータ回路３２，３３を介して供給される。尚、同図に示す本実施形態のクロック制御回路３１は水晶発振器３４及びコンデンサ３５，３６で構成されるが、この構成に限定されるものではない。上記３端子型容量（Ｄｅｐ−Ｔｒ１１）は、このクロック信号を伝搬するクロック信号線１９ｂ上に形成され、これによりクロック信号線１９ｂに発生するノイズを除去することが可能である。
【００２１】
図４は、電源線（電源配線）に３端子型容量（Ｄｅｐ−Ｔｒ１１）を挿入した場合を示す概略図である。
半導体装置には、チップ４１の外周に沿って多数のパッド４２が設けられ、各パッド４２は、半導体装置内部に電源を供給するための電源線１９ｃ（電源配線）と接続されている。上記３端子型容量（Ｄｅｐ−Ｔｒ１１）は、各パッド４２に接続されている電源線１９ｃ上に形成され、これにより電源線１９ｃに発生するノイズを除去することが可能である。
【００２２】
図５は、ノイズ除去手段として３端子型容量（Ｄｅｐ−Ｔｒ１１）を用いた場合と２端子型容量（コンデンサ）を用いた場合の減衰特性を比較した説明図である。
同図に示すように、Ｄｅｐ−Ｔｒ１１で構成される３端子型容量では、約１０００ＭＨｚ以上の高周波領域でもノイズを効果的に除去することができる。一方、従来のコンデンサを用いた２端子型容量では、高周波領域になるに従ってノイズの除去効果が小さくなる。即ち、本実施形態では、Ｄｅｐ−Ｔｒ１１を用いたことにより、通常のコンデンサを用いた場合に比べて、チップ面積を小さくしながら大きな容量を作り出すことができるため、高周波ノイズや輻射ノイズを効果的に除去可能である。
【００２３】
尚、このようなＤｅｐ−Ｔｒ１１にて構成される３端子型容量が各信号線１９（バス信号線１９ａ、クロック信号線１９ｂ、電源線１９ｃを含む）に形成される半導体装置のレイアウト設計は、図６に示すようなコンピュータシステムを用いて行われる。
【００２４】
コンピュータシステム５１は、一般的なＣＡＤ（Ｃｏｍｐｕｔｅｒ　Ａｉｄｅｄ　Ｄｅｓｉｇｎ）　装置からなり、中央処理装置（以下、ＣＰＵ）５２、メモリ５３、記憶装置５４、表示装置５５、入力装置５６、及びドライブ装置５７により構成され、それらはバス５８を介して相互に接続されている。
【００２５】
ＣＰＵ５２は、メモリ５３を利用してプログラムを実行し、半導体装置のレイアウト設計に必要な処理を実現する。このメモリ５３としては、通常、キャッシュ・メモリ，システム・メモリ，及びディスプレイ・メモリ等を含む。表示装置５５は、レイアウト表示、パラメータ入力画面等の表示に用いられ、これには通常、ＣＲＴ，ＬＣＤ，ＰＤＰ等が用いられる。入力装置５６は、ユーザからの要求や指示、パラメータの入力に用いられ、これにはキーボード及びマウス装置等が用いられる。
【００２６】
記憶装置５４は、通常、磁気ディスク装置，光ディスク装置，光磁気ディスク装置等を含む。この記憶装置５４には、半導体装置の設計処理のためのプログラム及びデータが格納される。ＣＰＵ５２は、入力装置５６による指示に応答してプログラム、データをメモり５３へ転送し、それを逐次実行する。ＣＰＵ５２が実行するプログラムは、記録媒体５９にて提供される。ドライブ装置５７は、記録媒体５９を駆動し、その記憶内容にアクセスする。ＣＰＵ５２は、ドライブ装置５７を介して記録媒体５９からプログラムを読み出し、それを記憶装置５４にインストールする。
【００２７】
記録媒体５９としては、磁気テープ，メモリカード，フレキシブルディスク，光ディスク（ＣＤ−ＲＯＭ，ＤＶＤ−ＲＯＭ，…　），光磁気ディスク（ＭＯ，ＭＤ，…）等、任意の記録媒体を使用することができる。そして、この記録媒体５９に、上述のプログラムを格納しておき、必要に応じて、メモリ５３にロードして使用することもできる。尚、記録媒体５９には、通信媒体を介してアップロード又はダウンロードされたプログラムを記録した媒体、ディスク装置を含む。
【００２８】
図７は、３端子型容量（Ｄｅｐ−Ｔｒ１１）を配置した半導体装置のレイアウト図である。
同図に示すように、半導体装置のレイアウト設計において、半導体チップ６１上には複数のセル列６２ａ，６２ｂ（図では２つのみ示す）が形成される。各セル列６２ａ，６２ｂは、チップ６１上に搭載される回路を構成するための種々のセル（各セル列６２ａ，６２ｂ内でそれぞれ区画される領域）を含む。このようなレイアウト設計において、上述した３端子型容量（Ｄｅｐ−Ｔｒ１１）を構成するセル６３は、各セル列６２ａ，６２ｂ内に配置される。
【００２９】
詳述すると、各信号線１９に形成される３端子型容量はＭＯＳトランジスタで構成されており、そのセル６３の形状は他のセルと同一形状をなしている。このため、セル６３を、各セル列６２ａ，６２ｂ内に配置される他のセルと同様に、任意の場所に配置することが可能である。即ち、レイアウト設計時には、図６に示すような一般的なＣＡＤ装置（コンピュータシステム５１）を用いて、セル６３を各セル列６２ａ，６２ｂ内に自動配置することが可能である。
【００３０】
以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）半導体装置内部のデジタル信号を伝搬する信号線１９上には、Ｄｅｐ−Ｔｒ１１で構成される３端子型容量が形成される。このＤｅｐ−Ｔｒ１１を用いた３端子型容量は、２端子型容量であるコンデンサに比べ、小さなチップ面積で大きな容量を作り出すことができる。これにより、高周波ノイズ及び輻射ノイズを効果的に除去することが可能である。
【００３１】
（２）ディプレション型のトランジスタ（Ｄｅｐ−Ｔｒ１１）では、そのゲート容量を（後述するエンハンスメント型のトランジスタを用いた場合に比べて）大きくすることができる。このため、高周波ノイズの除去効果をより高めることが可能である。
【００３２】
（３）Ｄｅｐ−Ｔｒ１１を用いた３端子型容量は、２端子型容量のコンデンサを用いる場合に比べ、その面積を小さくできるため、コスト削減を図ることができる。
（４）Ｄｅｐ−Ｔｒ１１を用いることで、それらを一般的なＣＡＤ装置を用いてレイアウト設計時に自動配置可能である。その結果、既存の製造プロセスを用いて（特別な製造プロセスを必要とせずに）、３端子型容量（Ｄｅｐ−Ｔｒ１１）を容易にチップ内に形成することが可能である。また、このことは、レイアウト設計後における検証作業を容易化し、コスト削減化にも貢献する。
【００３３】
（５）Ｄｅｐ−Ｔｒ１１を用いたことにより、バス信号線１９ａ、クロック信号線１９ｂ、電源線１９ｃ等のチップ内にてノイズ除去対策が必要な任意の場所に３端子容量を容易に形成することが可能である。
【００３４】
（第二実施形態）
以下、本発明を具体化した第二実施形態を図７に従って説明する。尚、本実施形態は、各信号線１９に形成する３端子型容量（Ｄｅｐ−Ｔｒ１１）の構成を一部変更した形態を説明するものである。以下、第一実施形態と同様な構成部分には同一符号を付して説明する。
【００３５】
図８は、エンハンスメント（Ｅｎｈａｎｃｅｍｅｎｔ）　型のＭＯＳトランジスタ（以下、Ｅｎｈ−Ｔｒ）を用いた４端子型容量の概念図である。
図８（ａ）に示すように、Ｅｎｈ−Ｔｒ７１は、例えばＰ型基板７２上に形成されるＮチャネル型ＭＯＳトランジスタであり、Ｐ型基板７２にはソース電極７３及びドレイン電極７４をなすＮ型拡散層が形成され、該基板７２上にはゲート酸化膜７５を隔ててゲート電極（ポリシリコンゲート）７６が形成されている。そのゲート電極７６には、ゲート制御電圧ＶＤＤが印加される。即ち、Ｅｎｈ−Ｔｒ７１は、所定の閾値電圧を超える正の電圧（ゲート制御電圧ＶＤＤ）がゲート電極７６に印加される場合に、ソース電極７３とドレイン電極７４との間に導電性のチャネル（図示略）が形成される。このＥｎｈ−Ｔｒ７１は、第一実施形態と同様に、信号線１９上に介在するように、ソース電極７３及びドレイン電極７４が信号線１９と接続されて設けられる。
【００３６】
図８（ｂ）は、図８（ａ）の等価回路である。Ｅｎｈ−Ｔｒ７１は、ゲート電極７６に印加されるゲート制御電圧ＶＤＤによって、ソース−ドレイン間にチャネルが形成されることで、ゲート電極７６及びチャネルがそれらの間に信号線１９を挟むように対向して設けられる２つの電極として作用する。これにより、Ｅｎｈ−Ｔｒ７１は、第一実施形態（Ｄｅｐ−Ｔｒ１１）と同様、基板電位（グランドＧＮＤ）に対してゲート容量及びジャンクション容量を持つ３端子型容量として実質的に機能する。尚、信号線１９上に形成されるインダクタンスＬ１１，Ｌ１２は、デジタル信号がＥｎｈ−Ｔｒ７１のソース電極７３及びドレイン電極７４を伝搬する際に発生する寄生インダクタンスである。
【００３７】
このようなＥｎｈ−Ｔｒ７１で構成される４端子型容量は、第一実施形態と同様、既存の製造プロセスを用いてチップ内に容易に形成することができ、また、通常のコンデンサを用いる場合に比べて小さな面積で大きな容量を作り出すことが可能である。従って、第一実施形態と同様の効果を奏することができる。
【００３８】
（第三実施形態）
以下、本発明を具体化した第三実施形態を図９に従って説明する。尚、本実施形態は、信号線１９に形成するノイズ除去手段として別の形態を説明するものである。以下、上記各実施形態と同様な構成部分には同一符号を付して説明する。
【００３９】
図９は、配線容量を用いた３端子型容量の概念図である。
本実施形態では、図９（ａ）に示すように、信号線１９と平行（図中、紙面の垂直方向）するように第１の配線８１が酸化膜８２を隔てて同一の配線層に設けられ、その配線層の上層に設けられる第２の配線８３が第１の配線８１とコンタクト８４を介して接続される。第１及び第２の配線８１，８３は、グランド電位（ＧＮＤ）以外の電位を持つ配線である。
【００４０】
このような構成では、図９（ｂ）に示すように、信号線１９を囲む第１及び第２の配線８１，８３が、それらの間に信号線１９を挟むように対向して設けられる両電極として作用し、基板電位（グランドＧＮＤ）に対して各配線８１，８３が持つ配線容量により実質的に３端子型容量として機能する。即ち、この構成を用いた場合は、信号線１９をほぼ全長に亘って取り囲む第１及び第２の配線８１，８３の配線容量によって、高周波のノイズを効果的に除去することが可能である。
【００４１】
尚、上記各実施形態は、以下の態様で実施してもよい。
・第一実施形態では、Ｐ型基板１２にＮ型拡散層１３を形成してＮチャネル型のＤｅｐ−Ｔｒ１１を形成したが、Ｎ型基板を用いてＰチャネル型のＤｅｐ−Ｔｒを形成してもよい。また、ウェル構造を用いて形成してもよい。即ち、ディプレション型のトランジスタを用いた３端子型容量を構成する方法は、第一実施形態で説明した図１（ａ）に限定されない。
【００４２】
・第二実施形態では、Ｐ型基板７２にＮ型拡散層（ソース電極７３，ドレイン電極７４）を形成してＮチャネル型のＥｎｈ−Ｔｒ７１を形成したが、Ｎ型基板を用いてＰチャネル型のＥｎｈ−Ｔｒを形成してもよい。また、ウェル構造を用いて形成してもよい。即ち、エンハンスメント型のトランジスタを用いた３端子型容量を構成する方法は、第二実施形態で説明した図８（ａ）に限定されない。
【００４３】
・半導体装置内部に形成するノイズ除去手段としては、それを挿入する信号線１９（バス信号線１９ａ、クロック信号線１９ｂ、電源線１９ｃ等）に応じてＤｅｐ−Ｔｒ１１、Ｅｎｈ−Ｔｒ７１、或いは配線容量を使用した３端子型容量を形成するようにしてもよい。
【００４４】
【発明の効果】
以上詳述したように、本発明によれば、信号線に発生する高周波のノイズ除去効果を高めることのできる半導体装置及び半導体装置の設計方法を提供することができる。
【図面の簡単な説明】
【図１】ディプレション型トランジスタを用いた３端子型容量の概念図である。
【図２】バス信号線に３端子型容量を挿入した場合を示す概略図である。
【図３】クロック信号線に３端子型容量を挿入した場合を示す概略図である。
【図４】電源線に３端子型容量を挿入した場合を示す概略図である。
【図５】３端子型容量と２端子型容量の減衰特性の比較を示す説明図である。
【図６】コンピュータシステムの概略構成図である。
【図７】３端子型容量を配置した半導体装置のレイアウト図である。
【図８】エンハンスメント型トランジスタを用いた４端子型容量の概念図である。
【図９】配線容量を用いた３端子型容量の概念図である。
【図１０】従来のノイズ除去方法を示す概念図である。
【図１１】従来のノイズ除去方法を示す概念図である。
【符号の説明】
１１　３端子型容量としてのディプレション型のＭＯＳトランジスタ
１９　配線としての信号線
１９ａ　バス信号線
１９ｂ　クロック信号線
１９ｃ　電源配線としての電源線
７１　３端子型容量としてのエンハンスメント型のＭＯＳトランジスタ
８１　第１の配線
８３　第２の配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2004031785.tif 000008
【図７】
2004031785.tif 000009
【図８】
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【図９】
2004031785.tif 000011
【図１０】
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【図１１】
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