(57)【要約】【課題】消費電力を低減させるために中間電位検出回路やバス電位固定回路を備えた、トライステートバスを含むＣＭＯＳ回路の、設計および評価を容易にする。【解決手段】トライステートバスのバス電位ＢＵＳが中間電位になった場合、中間電位検出回路１００から出力される中間電位検出信号ＭＩＤＶ１を受けたＤフリップフロップ１２８が、半クロックサイクル後に中間電位検出信号ＭＩＤＶ２をＡＮＤ回路１２９に出力してトライステートバッファ１３２を起動させるため、Ｄラッチ１３０は、保持しておいた半クロックサイクル前のバス電位ＢＵＳをトライステートバスに出力する。トライステートバッファ１２０，１２１，１２２とＤラッチ１３０とは半クロックサイクルずれて動作するため、トライステートバスの競合は発生しない。【選択図】　　　　図３
2004048407.tif 000002
【特許請求の範囲】
【請求項１】
入力信号端子がゲートに接続され、ソースが電源電位に接続されたＰＭＯＳトランジスタ部と、
一端が前記ＰＭＯＳトランジスタ部のドレインに接続され、他端が接地電位に接続されたプルダウン抵抗部と、
前記ＰＭＯＳトランジスタ部のドレインと前記プルダウン抵抗部の一端との接続点に接続された第１のインバータと、
入力部に前記第１のインバータの出力部が接続された第２のインバータと、
前記入力信号端子がゲートに接続され、ソースが接地電位に接続されたＮＭＯＳトランジスタ部と、
一端が前記ＮＭＯＳトランジスタ部のドレインに接続され、他端が電源電位に接続されたプルアップ抵抗部と、
前記ＮＭＯＳトランジスタ部のドレインと前記プルアップ抵抗部の一端との接続点に接続された第３のインバータと、
出力信号端子が出力部に接続され、前記第２のインバータ及び前記第３のインバータの出力部が入力部に接続されたバッファとを備える中間電位検出回路。
【請求項２】
請求項１に記載の中間電位検出回路であって、
前記ＰＭＯＳトランジスタ部は、ドレインを並列に接続された複数のＰＭＯＳトランジスタを有し、
前記プルダウン抵抗部は、ソースとドレインをそれぞれ直列に接続された複数のＮＭＯＳトランジスタを有し、
前記ＮＭＯＳトランジスタ部は、ドレインを並列に接続された複数のＮＭＯＳトランジスタを有し、
前記プルアップ抵抗部は、ソースとドレインをそれぞれ直列に接続された複数のＰＭＯＳトランジスタを有する中間電位検出回路。
【請求項３】
クロック信号に従って動作する複数のトライステートバッファが接続されたトライステートバスの電位を固定する回路であって、
前記トライステートバスに接続され、当該トライステートバスの電位が所定の中間電位になったことを検出する中間電位検出回路と、
前記中間電位検出回路と前記トライステートバスとに接続され、前記中間電位検出回路の検出出力に応答してクロック信号に従って前記トライステートバスの電位を所定の値に固定する第１の回路と、
を備え、
前記トライステートバッファと前記第１の回路とに入力される前記クロック信号が、互いに反転されている、トライステートバス電位固定回路。
【請求項４】
請求項３に記載のトライステートバス電位固定回路であって、前記第１の回路が、前記クロック信号に従って前記トライステートバスの電位を保持するラッチ回路を備える、トライステートバス電位固定回路。
【請求項５】
請求項３に記載のトライステートバス電位固定回路であって、前記第１の回路が、前記トライステートバスの電位を電源電圧レベルに固定するＰＭＯＳトランジスタを備える、トライステートバス電位固定回路。
【請求項６】
請求項３に記載のトライステートバス電位固定回路であって、前記第１の回路が、前記トライステートバスの電位を基準電圧レベルに固定するＮＭＯＳトランジスタを備える、トライステートバス電位固定回路。
【請求項７】
請求項３乃至請求項６のいずれかに記載のトライステートバス電位固定回路であって、前記中間電位検出回路は、請求項１または請求項２に記載の中間電位検出回路を備える、トライステートバス電位固定回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、複数のトライステートバッファが接続されたトライステートバスを含む、ＣＭＯＳ回路に関する。
【０００２】
【従来の技術】
複数のトライステートバッファが接続されたトライステートバスを含む、ＣＭＯＳ回路においては、トライステートバスがいずれのトライステートバッファにも接続されていないハイインピーダンスの状態では、トライステートバスの電位が中間電位となってＣＭＯＳ回路に貫通電流が流れてしまうため、ＣＭＯＳ回路の消費電力が大きくなってしまう。従って、ＣＭＯＳ回路の消費電力を低く抑えるためには、トライステートバスの電位が中間電位にならないように、ＨレベルもしくはＬレベルのいずれかに固定させる必要があった。
【０００３】
図７は、駆動能力の弱いインバータをトライステートバスに接続して、トライステートバスの電位をＨレベルもしくはＬレベルのいずれかに固定させる回路である。図７において、トライステートバッファ２０１、２０２、２０３の入力信号がそれぞれ入力信号Ｓ１１、Ｓ１２、Ｓ１３であり、制御信号がそれぞれバスドライバイネーブル信号ＤＲＶＥＮ１１、ＤＲＶＥＮ１２、ＤＲＶＥＮ１３である。トライステートバッファ２０１、２０２、２０３が接続されたトライステートバスには、インバータ２０４および、出力信号強度の小さいインバータ２０５が接続されて、ウィークラッチ２０６を構成することによりバス電位ＢＵＳを保持している。トライステートバッファ２０１、２０２、２０３のいずれかの出力信号がオン状態（ハイインピーダンスではない状態）である場合には、トライステートバッファの出力信号強度の方がウィークラッチ２０６の出力信号強度より大きいため、バス電位ＢＵＳはトライステートバッファの出力信号により決定され、ウィークラッチ２０６の保持電位はトライステートバッファの出力信号により書き換えられる。また、トライステートバッファ２０１、２０２、２０３の全てがオフ状態（ハイインピーダンス状態）である場合には、バス電位ＢＵＳはウィークラッチ２０６の保持電位により決定される。
【０００４】
また、図８の回路は、バスドライバイネーブル信号ＤＲＶＥＮ１１、ＤＲＶＥＮ１２、ＤＲＶＥＮ１３のＮＯＲをとってトライステートバスに出力することにより、バス電位ＢＵＳを固定するようにしたものである。バスドライバイネーブル信号ＤＲＶＥＮ１１、ＤＲＶＥＮ１２、ＤＲＶＥＮ１３の全てがＬレベルである場合には、トライステートバッファ２０１、２０２、２０３の全てがオフ状態（ハイインピーダンス状態）となるが、バス電位ＢＵＳはＮＯＲ回路２０７からの出力によりＨレベルに固定される。
【０００５】
また特開平６−２９８０５には、高電位検出回路と低電位検出回路とを組み合わせて中間電位を検出して、ノードに電源電圧もしくは基準電圧を接続させることによって、ノードの電位をＨレベルもしくはＬレベルに固定させる回路が開示されている。
【０００６】
また特開平１１−２５６７７には、保持された電位を用いて、ノード電位を固定する回路が開示されている。
【０００７】
また特開平２−１００４１４には、ＰＭＯＳのしきい値を用いた高電位検出回路と、ＮＭＯＳのしきい値を用いた低電位検出回路とから構成される、中間電位検出回路が開示されている。
【０００８】
【発明が解決しようとする課題】
図７に示される回路では、ウィークラッチ２０６が常にトライステートバスに接続されているため、トライステートバッファ２０１、２０２、２０３のいずれかとウィークラッチ２０６とが同時にトライステートバスに信号を出力することによる競合が発生する。このため、回路動作が遅くなってしまうという問題があった。また一般に、競合が発生する回路においては、静的タイミング検証で回路の動作速度評価を行うことができない。従って回路シミュレーション等で動作速度評価を行う必要があり、そのために回路の設計期間が長期化するという問題があった。
【０００９】
また図８に示される回路では、ＮＯＲ回路２０７や、ＮＯＲ回路２０７にバスドライバイネーブル信号ＤＲＶＥＮ１１、ＤＲＶＥＮ１２、ＤＲＶＥＮ１３を入力させるための配線が必要となる。従って回路が複雑になり配線規模も増大し、回路の設計期間が長期化するという問題があった。
【００１０】
また特開平６−２９８０５に示される回路では、入力部が、トライステートバッファを介さずノードに直接接続されている構成となっていため、入力部とノード電位固定回路との競合が発生するという問題があった。
【００１１】
また特開平１１−２５６７７に示される回路は、ノード電位を中間電位に近い値に固定することを目的としているため、トライステートバスに適用すると、かえって貫通電流による消費電力は大きくなってしまう。さらに、入力信号のタイミング操作が複雑であるため、回路が複雑になり回路の設計期間が長期化するという問題があった。
【００１２】
また特開平２−１００４１４に示される中間電位検出回路では、クロックを使用しているため、クロック入力端子が必要になる分だけ回路が複雑になり回路の設計期間が長期化するという問題があった。
【００１３】
本発明は、以上の問題点を解決するためになされたものであり、消費電力を低減させるために中間電位検出回路やバス電位固定回路を備えた、トライステートバスを含むＣＭＯＳ回路の、設計および評価を容易にするための技術を提供することを目的とする。
【００１４】
【課題を解決するための手段】
請求項１に記載の発明に係る中間電位検出回路は、入力信号端子がゲートに接続され、ソースが電源電位に接続されたＰＭＯＳトランジスタ部と、一端が前記ＰＭＯＳトランジスタ部のドレインに接続され、他端が接地電位に接続されたプルダウン抵抗部と、前記ＰＭＯＳトランジスタ部のドレインと前記プルダウン抵抗部の一端との接続点に接続された第１のインバータと、入力部に前記第１のインバータの出力部が接続された第２のインバータと、前記入力信号端子がゲートに接続され、ソースが接地電位に接続されたＮＭＯＳトランジスタ部と、一端が前記ＮＭＯＳトランジスタ部のドレインに接続され、他端が電源電位に接続されたプルアップ抵抗部と、前記ＮＭＯＳトランジスタ部のドレインと前記プルアップ抵抗部の一端との接続点に接続された第３のインバータと、出力信号端子が出力部に接続され、前記第２のインバータ及び前記第３のインバータの出力部が入力部に接続されたＡＮＤ回路とを備える。
【００１５】
請求項２に記載の発明に係る中間電位検出回路は、請求項１に記載の中間電位検出回路であって、前記ＰＭＯＳトランジスタ部は、ドレインを並列に接続された複数のＰＭＯＳトランジスタを有し、前記プルダウン抵抗部は、ソースとドレインをそれぞれ直列に接続された複数のＮＭＯＳトランジスタを有し、前記ＮＭＯＳトランジスタ部は、ドレインを並列に接続された複数のＮＭＯＳトランジスタを有し、前記プルアップ抵抗部は、ソースとドレインをそれぞれ直列に接続された複数のＰＭＯＳトランジスタを有する。
【００１６】
請求項３に記載の発明に係るトライステートバス電位固定回路は、クロック信号に従って動作する複数のトライステートバッファが接続されたトライステートバスの電位を固定する回路であって、前記トライステートバスに接続され、当該トライステートバスの電位が所定の中間電位になったことを検出する中間電位検出回路と、前記中間電位検出回路と前記トライステートバスとに接続され、前記中間電位検出回路の検出出力に応答してクロック信号に従って前記トライステートバスの電位を所定の値に固定する第１の回路とを備え、前記トライステートバッファと前記第１の回路とに入力される前記クロック信号が、互いに反転されている。
【００１７】
請求項４に記載の発明に係るトライステートバス電位固定回路は、請求項３に記載のトライステートバス電位固定回路であって、前記第１の回路が、前記クロック信号に従って前記トライステートバスの電位を保持するラッチ回路を備える。
【００１８】
請求項５に記載の発明に係るトライステートバス電位固定回路は、請求項３に記載のトライステートバス電位固定回路であって、前記第１の回路が、前記トライステートバスの電位を電源電圧レベルに固定するＰＭＯＳトランジスタを備える。
【００１９】
請求項６に記載の発明に係るトライステートバス電位固定回路は、請求項３に記載のトライステートバス電位固定回路であって、前記第１の回路が、前記トライステートバスの電位を基準電圧レベルに固定するＮＭＯＳトランジスタを備える。
【００２０】
請求項７に記載の発明に係るトライステートバス電位固定回路は、請求項３乃至請求項６のいずれかに記載のトライステートバス電位固定回路であって、前記中間電位検出回路は、請求項１または請求項２に記載の中間電位検出回路を備える。
【００２１】
【発明の実施の形態】
＜実施の形態１＞
図１は、本発明の実施の形態１に係る中間電位検出回路１００を示す図である。
【００２２】
図１において、中間電位検出回路１００は、並列に接続された複数のＰＭＯＳトランジスタ１０１からなるＰＭＯＳトランジスタ群１０５と、並列に接続された複数のＮＭＯＳトランジスタ１０２からなるＮＭＯＳトランジスタ群１０６と、直列に接続された複数のＮＭＯＳトランジスタ１０３からなるＮＭＯＳトランジスタ群１０７と、直列に接続された複数のＰＭＯＳトランジスタ１０４からなるＰＭＯＳトランジスタ群１０８と、インバータ１０９，１１０，１１１と、ＡＮＤ回路１１２と、信号入力端子１１３と、信号出力端子１１４とを備える。
【００２３】
ＰＭＯＳトランジスタ群１０５は、ゲートが、信号入力端子１１３と、ＮＭＯＳトランジスタ群１０７のゲートとに接続され、ドレインが、ＮＭＯＳトランジスタ群１０７のドレインと、インバータ１０９の入力部に接続され、ソースが、電源電圧に接続されている。また、ＮＭＯＳトランジスタ群１０７のソースは、基準電圧（接地電位）に接続されている。ＮＭＯＳトランジスタ群１０６は、ゲートが、信号入力端子１１３と、ＰＭＯＳトランジスタ群１０８のゲートとに接続され、ドレインが、ＰＭＯＳトランジスタ群１０８のドレインと、インバータ１１１の入力部に接続され、ソースが、基準電圧に接続されている。また、ＰＭＯＳトランジスタ群１０８のソースは、電源電圧に接続されている。また、インバータ１０９の出力部はインバータ１１０の入力部に接続される。インバータ１１０の出力部およびインバータ１１１の出力部は、それぞれ、ＡＮＤ回路１１２の一方入力部および他方入力部にそれぞれ接続される。ＡＮＤ回路１１２の出力部は、信号出力端子１１４に接続されている。
【００２４】
次に、中間電位検出回路１００の動作を説明する。ＰＭＯＳトランジスタ群１０５は、入力信号端子１１３から入力されたゲート電圧が電源電圧レベルに近い場合に、遮断状態となる。また、ＮＭＯＳトランジスタ群１０６は、入力信号端子１１３から入力されたゲート電圧が基準電圧レベルに近い場合、遮断状態となる。従って、入力信号端子１１３から入力されたゲート電圧が電源電圧レベルからも基準電圧レベルからも遠い場合、即ち、ゲート電圧が中間電圧レベルであった場合にのみ、ＰＭＯＳトランジスタ群１０５とＮＭＯＳトランジスタ群１０６の両方が導通状態となり、インバータ１０９への入力がＨレベルに、インバータ１１１への入力がＬレベルになる。よって、ＡＮＤ回路１１２の出力がＨレベルとなる。ここで、ＮＭＯＳトランジスタ群１０７およびＰＭＯＳトランジスタ群１０８は、プルダウン抵抗およびプルアップ抵抗としてそれぞれ動作する。
【００２５】
またＰＭＯＳトランジスタ１０１，１０４およびＮＭＯＳトランジスタ１０２，１０３の数を変化させることにより、検出する中間電位レベルを調整することができる。例えば、ＰＭＯＳトランジスタ１０４およびＮＭＯＳトランジスタ１０２の数を増やした場合には、入力端子１１３から入力されたゲート電圧が基準電圧レベルにより近い場合であっても、インバータ１１１への入力電圧を低くすることができ、中間電位として検出されることになる。
【００２６】
図２は、図１と等価な構成を示した回路図である。プルダウン抵抗１１７およびプルアップ抵抗１１８は、ＮＭＯＳトランジスタ群１０７およびＰＭＯＳトランジスタ群１０８にそれぞれ対応している。また、ＰＭＯＳトランジスタ１１５およびＮＭＯＳトランジスタ１１６の容量はそれぞれ、ＰＭＯＳトランジスタ１０１およびＮＭＯＳトランジスタ１０２の容量よりも大きく、ＰＭＯＳトランジスタ群１０５およびＮＭＯＳトランジスタ群１０６の容量に等しい。
【００２７】
図１の構成を用いると、小容量のＭＯＳトランジスタのみを組み合わせることによって、抵抗や、大容量のＭＯＳトランジスタを形成することができるため、基本ゲートをチップの有効部分全体に敷き詰めておき必要に応じて基本ゲートを無効化していく、ＳＯＧ（Ｓｅａ　ｏｆ　Ｇａｔｅ）方式を効果的に利用することができる。従って、ＣＭＯＳ回路設計において本回路を中間電位検出回路として使用することによりＣＭＯＳ回路の設計が容易となり、設計期間を短くすることができる。
【００２８】
また、本回路を含む半導体チップにおいて、半導体チップ外部への出力ピンを設けて信号出力端子１１４に接続させることにより、半導体チップ外部から内部異常の観測を行うこともできる。
【００２９】
＜実施の形態２＞
図３は、実施の形態１に係る中間電位検出回路１００を用いた、トライステートバス電位固定回路の回路図である。
【００３０】
トライステートバスには、トライステートバッファ１２０、１２１、１２２の出力部が接続される。トライステートバッファ１２０、１２１、１２２の信号入力部には、入力信号Ｓ１、Ｓ２、Ｓ３がそれぞれ入力される。トライステートバッファ１２０、１２１、１２２の制御信号入力部には、ＡＮＤ回路１２３、１２４、１２５の出力部がそれぞれ接続される。ＡＮＤ回路１２３、１２４、１２５には、バスドライバイネーブル信号ＤＲＶＥＮ１、ＤＲＶＥＮ２、ＤＲＶＥＮ３がそれぞれ入力し、また、クロック信号ＣＬＫが反転して入力する。
【００３１】
またトライステートバスには、中間電位検出回路１００の入力部が接続されている。中間電位検出回路１００からは中間電位検出信号ＭＩＤＶ１が出力され、Ｄラッチ１２６、ＡＮＤ回路１２９に入力される。また、中間電位検出信号ＭＩＤＶ１は、反転してＡＮＤ回路１３１にも入力される。
【００３２】
Ｄラッチ１２６の出力部はＤラッチ１２７の信号入力部に接続されており、Ｄラッチ１２６にはクロック信号ＣＬＫが入力され、Ｄラッチ１２７にはクロック信号ＣＬＫが反転して入力される。つまり、Ｄラッチ１２６とＤラッチ１２７とで、Ｄフリップフロップ１２８を構成する。
【００３３】
Ｄフリップフロップ１２８から出力される中間電位検出信号ＭＩＤＶ２はＡＮＤ回路１２９に入力される。ＡＮＤ回路１２９には、さらにクロック信号ＣＬＫが入力され、また、ＡＮＤ回路１２９からは、トライステートバッファ１３２の制御信号入力部に、レベル保持回路イネーブル信号ＩＤＬＤＲＶが出力される。
トライステートバッファ１３２は、信号入力部がＤラッチ１３０の出力部に、出力部がトライステートバスに接続されている。Ｄラッチ１３０は、信号入力部にはトライステートバスが接続され、クロック入力部にはＡＮＤ回路１３１の出力部が接続される。ＡＮＤ回路１３１には、上述の中間電位検出信号ＭＩＤＶ１の反転信号に加えて、クロック信号ＣＬＫが入力される。
【００３４】
次に、図４を用いて、図３のトライステートバス電位固定回路の動作を説明する。図４は、クロック信号ＣＬＫ、バスドライバイネーブル信号ＤＲＶＥＮ１、ＤＲＶＥＮ２、ＤＲＶＥＮ３のＯＲであるＤＲＶＥＮ、バス電位ＢＵＳ、中間電位検出信号ＭＩＤＶ１およびＭＩＤＶ２、レベル保持回路イネーブル信号ＩＤＬＤＲＶの、時間に対する変化を示したものである。
【００３５】
バスドライバイネーブル信号ＤＲＶＥＮ１、ＤＲＶＥＮ２、ＤＲＶＥＮ３のうちのいずれかがＨレベルであった場合、即ち、ＤＲＶＥＮがＨレベルであった場合には、トライステートバッファ１２０、１２１、１２２のうちのいずれかがオン状態（ハイインピーダンスではない状態）となるため、バス電位ＢＵＳはＨレベルもしくはＬレベルのうちいずれかに固定される。図４では、バス電位ＢＵＳはＨレベルに固定されている。
【００３６】
このとき、中間電位検出回路１００から出力される中間電位検出信号ＭＩＤＶ１はＬレベルであり、ＡＮＤ回路１３１には反転してＨレベルが入力される。従ってＤラッチ１３０には、クロック信号ＣＬＫに従い、ＨレベルもしくはＬレベルのうち、この時点におけるバス電位ＢＵＳに近い方の電位が保持される。
【００３７】
次に、バスドライバイネーブル信号ＤＲＶＥＮ１、ＤＲＶＥＮ２、ＤＲＶＥＮ３の全てがＬレベルになった場合、即ち、ＤＲＶＥＮがＬレベルになった場合には、トライステートバッファ１２０、１２１、１２２の全てがオフ状態（ハイインピーダンス状態）になるため、バス電位ＢＵＳは固定されない。従って、時間が経過するにつれてバス電位ＢＵＳの電位が変化する。
【００３８】
バス電位ＢＵＳが中間電位になった場合には、中間電位検出回路１００は、中間電位検出信号ＭＩＤＶ１をＨレベルにして、Ｄフリップフロップ１２８と、ＡＮＤ回路１２９，１３１とに出力する。Ｄフリップフロップ１２８に入力された中間電位検出信号ＭＩＤＶ１は、半クロックサイクル遅れて中間電位検出信号ＭＩＤＶ２としてＡＮＤ回路１２９に入力される。中間電位検出信号ＭＩＤＶ１は、反転してＬレベルになってからＡＮＤ回路１３１に入力されるため、バス電位ＢＵＳが中間電位になった場合には、Ｄラッチ１３０にはバス電位ＢＵＳの書き込みは行われない。
【００３９】
ＡＮＤ回路１２９は、Ｄフリップフロップ１２８から入力された中間電位検出信号ＭＩＤＶ２と、中間電位検出回路１００から入力された中間電位検出信号ＭＩＤＶ１とが両方ともＨレベルであった場合、即ち、半クロックサイクル以上の期間に渡り中間電位が連続して検出された場合に、レベル保持回路イネーブル信号ＩＤＬＤＲＶをＨレベルにしてトライステートバッファ１３２の制御信号入力部に出力する。ここでは、中間電位が連続して検出されていることを確認することにより、ノイズ等による誤動作を防いでいる。
【００４０】
トライステートバッファ１３２は、Ｈレベルのレベル保持回路イネーブル信号ＩＤＬＤＲＶを入力されると、Ｄラッチ１３０に保持されていた電位をトライステートバスに出力してバス電位ＢＵＳを固定する。このとき、ＡＮＤ回路１２９に入力されるクロック信号ＣＬＫと、ＡＮＤ回路１２３、１２４、１２５に入力されるクロック信号ＣＬＫとは、半サイクルずれているため、トライステートバッファ１２０、１２１、１２２のうちのいずれかと、Ｄラッチ１３０とが同時にトライステートバスに接続されることはない。従って、トライステートバスの競合を発生させることなく、バス電位ＢＵＳを固定させることができる。
【００４１】
よって、トライステートバスを含むＣＭＯＳ回路において、図３の回路をトライステートバス電位固定回路として使用することにより、ＣＭＯＳ回路の設計が容易となり、設計期間を短くすることができる。
【００４２】
また本実施の形態では、中間電位検出回路１００として、実施の形態１で説明した構成のものを用いたが、実施の形態１とは異なる構成の中間電位検出回路を用いても構わない。
【００４３】
＜実施の形態３＞
実施の形態２では、Ｄラッチ１３０を用いて、バス電位ＢＵＳを、半クロックサイクル前のバス電位ＢＵＳに固定させたが、Ｄラッチ１３０ではなくＰＭＯＳトランジスタを用いることによって、バス電位ＢＵＳをＨレベルに固定させることもできる。
【００４４】
図５は、中間電位検出回路１００を用いた、実施の形態３に係るトライステートバス電位固定回路の回路図である。
【００４５】
トライステートバスには、トライステートバッファ１２０、１２１、１２２の出力部が接続される。トライステートバッファ１２０、１２１、１２２の信号入力部には、入力信号Ｓ１、Ｓ２、Ｓ３がそれぞれ入力される。トライステートバッファ１２０、１２１、１２２の制御信号入力部には、ＡＮＤ回路１２３、１２４、１２５の出力部がそれぞれ接続される。ＡＮＤ回路１２３、１２４、１２５には、バスドライバイネーブル信号ＤＲＶＥＮ１、ＤＲＶＥＮ２、ＤＲＶＥＮ３がそれぞれ入力し、また、クロック信号ＣＬＫが反転して入力する。
【００４６】
またトライステートバスには、中間電位検出回路１００の入力部が接続されている。中間電位検出回路１００からは中間電位検出信号ＭＩＤＶ１が出力され、Ｄラッチ１２６、ＡＮＤ回路１２９に入力される。
【００４７】
Ｄラッチ１２６の出力部はＤラッチ１２７の信号入力部に接続されており、Ｄラッチ１２６にはクロック信号ＣＬＫが入力され、Ｄラッチ１２７にはクロック信号ＣＬＫが反転して入力される。つまり、Ｄラッチ１２６とＤラッチ１２７とで、Ｄフリップフロップ１２８を構成する。
【００４８】
Ｄフリップフロップ１２８から出力される中間電位検出信号ＭＩＤＶ２はＡＮＤ回路１２９に入力される。ＡＮＤ回路１２９には、さらにクロック信号ＣＬＫが入力され、また、ＡＮＤ回路１２９からは、ＰＭＯＳトランジスタ１３３のゲートに、レベル保持回路イネーブル信号ＩＤＬＤＲＶが出力される。ＰＭＯＳトランジスタ１３３は、ソースが電源電圧に、ドレインがトライステートバスに接続されている。
【００４９】
次に、図４を用いて、図５のトライステートバス電位固定回路の動作を説明する。
【００５０】
バスドライバイネーブル信号ＤＲＶＥＮ１、ＤＲＶＥＮ２、ＤＲＶＥＮ３のうちのいずれかがＨレベルであった場合、即ち、ＤＲＶＥＮがＨレベルであった場合には、トライステートバッファ１２０、１２１、１２２のうちのいずれかがオン状態（ハイインピーダンスではない状態）となるため、バス電位ＢＵＳはＨレベルもしくはＬレベルのうちいずれかに固定される。図４では、バス電位ＢＵＳはＨレベルに固定されている。
【００５１】
次に、バスドライバイネーブル信号ＤＲＶＥＮ１、ＤＲＶＥＮ２、ＤＲＶＥＮ３の全てがＬレベルになった場合、即ち、ＤＲＶＥＮがＬレベルになった場合には、トライステートバッファ１２０、１２１、１２２の全てがオフ状態（ハイインピーダンス状態）になるため、バス電位ＢＵＳは固定されない。従って、時間が経過するにつれてバス電位ＢＵＳの電位が変化する。
【００５２】
バス電位ＢＵＳが中間電位になった場合には、中間電位検出回路１００は、中間電位検出信号ＭＩＤＶ１をＨレベルにして、Ｄフリップフロップ１２８と、ＡＮＤ回路１２９とに出力する。Ｄフリップフロップ１２８に入力された中間電位検出信号ＭＩＤＶ１は、半クロックサイクル遅れて中間電位検出信号ＭＩＤＶ２としてＡＮＤ回路１２９に入力される。
【００５３】
ＡＮＤ回路１２９は、Ｄフリップフロップ１２８から入力された中間電位検出信号ＭＩＤＶ２と、中間電位検出回路１００から入力された中間電位検出信号ＭＩＤＶ１とが両方ともＨレベルであった場合、即ち、半クロックサイクル以上の期間に渡り中間電位が連続して検出された場合に、レベル保持回路イネーブル信号ＩＤＬＤＲＶをＨレベルにしてＰＭＯＳトランジスタ１３３のゲートに出力する。ここでは、中間電位が連続して検出されていることを確認することにより、ノイズ等による誤動作を防いでいる。
【００５４】
ＰＭＯＳトランジスタ１３３は、Ｈレベルのレベル保持回路イネーブル信号ＩＤＬＤＲＶを入力されると、電源電位をトライステートバスに出力してバス電位ＢＵＳを固定する。このとき、ＡＮＤ回路１２９に入力されるクロック信号ＣＬＫと、ＡＮＤ回路１２３、１２４、１２５に入力されるクロック信号ＣＬＫとは、半サイクルずれているため、トライステートバッファ１２０、１２１、１２２のうちのいずれかと、ＰＭＯＳトランジスタ１３３とが同時にトライステートバスに接続されることはない。従って、トライステートバスの競合を発生させることなく、バス電位ＢＵＳを固定させることができる。
【００５５】
よって、トライステートバスを含むＣＭＯＳ回路において、図５の回路をトライステートバス電位固定回路として使用することにより、ＣＭＯＳ回路の設計が容易となり、設計期間を短くすることができる。
【００５６】
また本実施の形態では、中間電位検出回路１００として、実施の形態１で説明した構成のものを用いたが、実施の形態１とは異なる構成の中間電位検出回路を用いても構わない。
【００５７】
＜実施の形態４＞
実施の形態３では、ＰＭＯＳトランジスタ１３３を用いて、バス電位ＢＵＳを電源電圧レベルに固定させたが、ＰＭＯＳトランジスタではなくＮＭＯＳトランジスタを用いることによって、バス電位ＢＵＳを基準電圧レベルに固定させることもできる。
【００５８】
図６は、図５のＰＭＯＳトランジスタ１３３の代わりにＮＭＯＳトランジスタ１３４を用いた、トライステートバス電位固定回路の回路図である。図５と同様の機能を有する要素については同一符号を付しており、バス電位ＢＵＳを電源電圧レベルではなく基準電圧レベルに固定させる点以外は、実施の形態３と同様の動作を行う。従って、ここでの詳細な説明は省略する。
【００５９】
【発明の効果】
以上、説明したように、請求項１に記載の発明にかかる中間電位検出回路は、入力信号端子がゲートに接続され、ソースが電源電位に接続されたＰＭＯＳトランジスタ部と、一端が前記ＰＭＯＳトランジスタ部のドレインに接続され、他端が接地電位に接続されたプルダウン抵抗部と、前記ＰＭＯＳトランジスタ部のドレインと前記プルダウン抵抗部の一端との接続点に接続された第１のインバータと、入力部に前記第１のインバータの出力部が接続された第２のインバータと、前記入力信号端子がゲートに接続され、ソースが接地電位に接続されたＮＭＯＳトランジスタ部と、一端が前記ＮＭＯＳトランジスタ部のドレインに接続され、他端が電源電位に接続されたプルアップ抵抗部と、前記ＮＭＯＳトランジスタ部のドレインと前記プルアップ抵抗部の一端との接続点に接続された第３のインバータと、出力信号端子が出力部に接続され、前記第２のインバータ及び前記第３のインバータの出力部が入力部に接続されたＡＮＤ回路とを備えるので、比較的簡単な構成で、中間電位を検出することができる。
【００６０】
また、請求項２に記載の発明にかかる中間電位検出回路は、請求項１に記載の中間電位検出回路であって、前記ＰＭＯＳトランジスタ部は、ドレインを並列に接続された複数のＰＭＯＳトランジスタを有し、前記プルダウン抵抗部は、ソースとドレインをそれぞれ直列に接続された複数のＮＭＯＳトランジスタを有し、前記ＮＭＯＳトランジスタ部は、ドレインを並列に接続された複数のＮＭＯＳトランジスタを有し、前記プルアップ抵抗部は、ソースとドレインをそれぞれ直列に接続された複数のＰＭＯＳトランジスタを有するので、小容量のＭＯＳトランジスタのみを組み合わせることによって、抵抗や、大容量のＭＯＳトランジスタを形成することができるため、ＳＯＧ方式を効果的に利用することにより、ＣＭＯＳ回路の設計期間および評価期間を短縮することができる。
【００６１】
また、請求項３に記載の発明にかかるトライステートバス電位固定回路は、クロック信号に従って動作する複数のトライステートバッファが接続されたトライステートバスの電位を固定する回路であって、前記トライステートバスに接続され、当該トライステートバスの電位が所定の中間電位になったことを検出する中間電位検出回路と、前記中間電位検出回路と前記トライステートバスとに接続され、前記中間電位検出回路の検出出力に応答してクロック信号に従って前記トライステートバスの電位を所定の値に固定する第１の回路とを備え、前記トライステートバッファと前記第１の回路とに入力される前記クロック信号が、互いに反転されているので、比較的簡単な構成で、前記トライステートバッファと前記第１の回路とが同時に前記トライステートバスに接続される競合状態が発生しないようにすることができる。従って、ＣＭＯＳ回路の設計期間および評価期間を短縮することができる。また、ウィークラッチ等で前記トライステートバスの電位を固定させる場合に比べて、ＣＭＯＳ回路の動作速度を速めることができる。
【００６２】
また、請求項４に記載の発明にかかるトライステートバス電位固定回路は、請求項３に記載のトライステートバス電位固定回路であって、前記第１の回路が、前記クロック信号に従って前記トライステートバスの電位を保持するラッチ回路を備えるので、比較的簡単な構成で、前記トライステートバスの電位を、中間電位になる直前の電位に固定することができる。
【００６３】
また、請求項５に記載の発明にかかるトライステートバス電位固定回路は、請求項３に記載のトライステートバス電位固定回路であって、前記第１の回路が、前記トライステートバスの電位を電源電圧レベルに固定するＰＭＯＳトランジスタを備えるので、比較的簡単な構成で、前記トライステートバスの電位を、電源電圧レベルに固定することができる。
【００６４】
また、請求項６に記載の発明にかかるトライステートバス電位固定回路は、請求項３に記載のトライステートバス電位固定回路であって、前記第１の回路が、前記トライステートバスの電位を基準電圧レベルに固定するＮＭＯＳトランジスタを備えるので、比較的簡単な構成で、前記トライステートバスの電位を、基準電圧レベルに固定することができる。
【００６５】
また、請求項７に記載の発明に係るトライステートバス電位固定回路は、請求項３乃至請求項６のいずれかに記載のトライステートバス電位固定回路であって、前記中間電位検出回路は、請求項１または請求項２に記載の中間電位検出回路を備えるので、比較的簡単な構成で、前記トライステートバッファと前記第１の回路とが同時にトライステートバスに接続される競合状態が発生しないようにすることができる。従って、ＣＭＯＳ回路の設計期間および評価期間を短縮することができる。また、ＣＭＯＳ回路の動作速度を速めることができる。
【図面の簡単な説明】
【図１】実施の形態１に係る中間電位検出回路を示す回路図である。
【図２】実施の形態１に係る中間電位検出回路を示す回路図である。
【図３】実施の形態２に係るトライステートバス電位固定回路を示す回路図である。
【図４】実施の形態２〜４に係るトライステートバス電位固定回路の動作を示すタイミング図である。
【図５】実施の形態３に係るトライステートバス電位固定回路を示す回路図である。
【図６】実施の形態４に係るトライステートバス電位固定回路を示す回路図である。
【図７】従来のトライステートバス電位固定回路を示す回路図である。
【図８】従来のトライステートバス電位固定回路を示す回路図である。
【符号の説明】
１００　中間電位検出回路、１０１，１０４，１１５，１３３　ＰＭＯＳトランジスタ、１０２，１０３，１１６，１３４　ＮＭＯＳトランジスタ、１０５，１０８　ＰＭＯＳトランジスタ群、１０６，１０７　ＮＭＯＳトランジスタ群、１１２，１２３，１２４，１２５，１２９，１３１　ＡＮＤ回路、１１３　信号入力端子、１１４　信号出力端子、１１７　プルダウン抵抗、１１８　プルアップ抵抗、１０９，１１０，１１１，２０４，２０５　インバータ、１２０，１２１，１２２，１３２，２０１，２０２，２０３　トライステートバッファ、１２６，１２７，１３０　Ｄラッチ、１２８　Ｄフリップフロップ、２０６　ウィークラッチ、２０７　ＯＲ回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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