(57)【要約】【課題】メモリの動作特性を良好にすることができるようにする。【解決手段】リセット信号発生回路は、印加された電圧の大きさを一定期間維持する電源感知部、電源電圧の変化とバイアス電圧に従いリセット信号の発生のための電源電圧のレベルを調節して電圧を出力する臨界電圧制御部、臨界電圧制御部の出力電圧に従い電源電圧が一定のレベルに到達したとき電源感知部の出力電圧をプルダウンさせるフィードバック制御部、電源感知部の出力電圧をプルアップさせ電源感知部の出力電圧の変化をリセット信号で出力するプルアップ制御部、バイアス電圧を出力し電源電圧の変化に伴い臨界電圧制御部からフィードバック制御部に供給される電流量を調節するセルフバイアス部を備え、電源電圧のパワーアップスロープに係わりなく電源電圧が一定のレベルに到達する場合にのみリセット信号が安定的に発生するようにする。【選択図】        図８
2004164814.tif 000002
【特許請求の範囲】
【請求項１】
印加された電圧の大きさを一定期間維持する電源感知部、
電源電圧の変化とバイアス電圧に従い、リセット信号の発生のための前記電源電圧のレベルを調節して電圧を出力する臨界電圧制御部、
前記臨界電圧制御部の出力電圧に従い、前記電源電圧が一定のレベルに到達したとき前記電源感知部の出力電圧をプルダウンさせるフィードバック制御部、
前記電源感知部の出力電圧をプルアップさせ、前記電源感知部の出力電圧の変化を前記リセット信号で出力するプルアップ制御部、及び
前記バイアス電圧を出力し、前記電源電圧の変化に伴い前記臨界電圧制御部から前記フィードバック制御部に供給される電流量を調節するセルフバイアス部を備えることを特徴とするリセット信号発生回路。
【請求項２】
前記臨界電圧制御部は、一定の水準まで前記電源電圧の変化に伴う電圧を出力する電圧駆動部、及び
前記電源電圧の変化と前記バイアス電圧に従い、前記電源電圧が前記バイアス電圧以上に到達したとき前記電源電圧の変化に伴う電圧を出力し、前記臨界電圧制御部の出力電圧を前記電源電圧の水準までプルアップさせる電圧プルアップ部を備えることを特徴とする請求項１に記載のリセット信号発生回路。
【請求項３】
前記電圧駆動部は、電源電圧端と前記フィードバック制御部との間に直列連結され、ゲート端子がドレイン端子と共通連結される複数のＭＯＳトランジスタ等から構成されることを特徴とする請求項２に記載のリセット信号発生回路。
【請求項４】
前記電圧プルアップ部は、電源電圧端と前記フィードバック制御部との間に直列連結され、ゲート端子が共通に前記セルフバイアス部と連結される複数のＰＭＯＳトランジスタ等から構成されることを特徴とする請求項２に記載のリセット信号発生回路。
【請求項５】
前記セルフバイアス部は、前記電圧プルアップ部と接地電圧端との間に連結され、ゲート端子がソース端子と共通連結された第１のＮＭＯＳトランジスタ又はダイオードであることを特徴とする請求項２に記載のリセット信号発生回路。
【請求項６】
前記セルフバイアス部は、前記電圧プルアップ部と接地電圧端との間に連結され、外部の制御信号に応じてオン／オフされる第１のスイッチング素子をさらに備えることを特徴とする請求項５に記載のリセット信号発生回路。
【請求項７】
前記セルフバイアス部により前記電圧プルアップ部に供給されるバイアス電圧は一定の比率（Ｒ）で上昇し、前記ＲはＲ＝ＣＳＣ／（ＣＳＣ＋ＣＳＴ）×ＶＣＣ（ＣＳＣは前記セルフバイアス部の全体キャパシタンス、ＣＳＴは前記電圧プルアップ部のカップリングキャパシタンス、ＶＣＣは電源電圧）に定義されることを特徴とする請求項２に記載のリセット信号発生回路。
【請求項８】
前記フィードバック制御部は、前記臨界電圧制御部の出力ノードと接地電圧端との間に連結され、ゲート端子が前記電源感知部の出力ノードと連結される第２のＮＭＯＳトランジスタ、
前記電源感知部の出力ノードと接地電圧端との間に連結され、ゲート端子が前記臨界電圧制御部の出力ノードに連結される第３のＮＭＯＳトランジスタ、及びドレイン端子とソース端子が前記臨界電圧制御部の出力ノードに共通連結され、ゲート端子が接地電圧端に連結される第１のＭＯＳキャパシタを備えることを特徴とする請求項１に記載のリセット信号発生回路。
【請求項９】
パワーアップスロープと係わりなく、前記電源電圧が一定のレベル以上の場合にのみリセット信号を出力するリセット信号発生部、
前記リセット信号の遷移時点を検出しリセット信号遷移検出信号を出力するリセット信号遷移検出部、
アドレスパッドを介して入力されたアドレスをチップイネーブル信号とアドレス遷移制御信号に応じてラッチするアドレスラッチ、
前記アドレスラッチから出力されるアドレスの遷移時点を検出し、アドレス遷移検出信号を出力するアドレス遷移検出部、
前記チップイネーブル信号と前記リセット信号遷移検出信号の遷移時点を検出し、チップイネーブル遷移検出信号を出力するチップイネーブル信号遷移検出部、及び
前記アドレス遷移検出信号と前記チップイネーブル信号遷移検出信号を合成して出力する合成部を備えることを特徴とする不揮発性強誘電体メモリ装置。
【請求項１０】
チップイネーブルパッドを介して前記チップイネーブル信号を受信し、前記チップイネーブル信号遷移検出部に出力するバッファをさらに備えることを特徴とする請求項９に記載の不揮発性強誘電体メモリ装置。
【請求項１１】
非揮発性プログラマブルコードレジスタ等から構成され、前記リセット信号遷移検出部からのリセット信号遷移検出信号を利用して入／出力をプログラムすることができるプログラマブル回路ブロックをさらに備えることを特徴とする請求項９に記載の不揮発性強誘電体メモリ装置。
【請求項１２】
前記リセット信号発生部は、印加された電圧の大きさを一定期間維持する電源感知部、
前記電源電圧の変化とバイアス電圧に従って出力電圧を調節し、リセット信号の発生のための前記電源電圧のレベルを調節する臨界電圧制御部、
前記臨界電圧制御部の出力電圧に従い、前記電源電圧が一定のレベルに到達したとき前記電源感知部の出力電圧をプルダウンさせるフィードバック制御部、
前記電源感知部の出力電圧をプルアップさせ、前記電源感知部の出力電圧の変化を前記リセット信号で出力するプルアップ制御部、及び
前記バイアス電圧を出力し、前記電源電圧の変化に伴い前記臨界電圧制御部から前記フィードバック制御部に供給される電流量を調節するセルフバイアス部を備えることを特徴とする請求項９に記載の不揮発性強誘電体メモリ装置。
【請求項１３】
前記リセット信号遷移検出部は、リセット動作が始まる時点でパルス形態の前記リセット信号遷移検出信号を出力することを特徴とする請求項１２に記載の不揮発性強誘電体メモリ装置。
【請求項１４】
前記アドレスラッチ部は、前記チップイネーブル信号及び前記アドレス遷移制御信号がディスエーブル状態の間にアドレスを受信して出力することを特徴とする請求項１０に記載の不揮発性強誘電体メモリ装置。
【請求項１５】
前記アドレスラッチ部は、チップイネーブル信号に応じて入力されたアドレスを選択的にラッチする第１の選択ラッチ部、
アドレス遷移制御信号に応じて前記第１の選択ラッチ部から出力された信号を選択的にラッチする第２の選択ラッチ部、及び
前記第２の選択ラッチ部から出力された信号をバッファリングして出力するバッファ部を備えることを特徴とする請求項１４に記載の不揮発性強誘電体メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、不揮発性強誘電体メモリ装置に関し、より詳しくはセルフバイアス（Ｓｅｌｆ−Ｂｉａｓ）回路を利用して電源アップスロープ（Ｐｏｗｅｒ  Ｕｐ  Ｓｌｏｐｅ）に係わりなく電源電圧が一定の電圧以上の場合にのみリセット信号を発生させるリセット回路、及びそのリセット回路を用いる不揮発性強誘電体メモリ装置に関する。
【０００２】
【従来の技術】
一般に、不揮発性強誘電体メモリ（ＦｅＲＡＭ；Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）はディラム（ＤＲＡＭ）ほどのデータ処理速度を有し、電源のオフ（ｏｆｆ）時にもデータが保存される特性のため次世代記憶素子として注目されている。
【０００３】
ＦｅＲＡＭは、ＤＲＡＭと殆ど類似する構造を有する記憶素子であり、キャパシタの材料に強誘電体を用いて強誘電体の特性である高い残留分極を利用したものである。このような残留分極特性により電界を除去してもデータが消失されない。
【０００４】
図１は、一般的な強誘電体の特性であるヒステリシスループを示す図である。
図１に示されているように、電界により誘起された分極は電界を除去しても残留分極（又は自発分極）により完全に消滅されず、一定量（ｄ、ａ状態）を保持していることになる。
不揮発性強誘電体メモリセルは、このようなｄ及びａ状態をそれぞれ１及び０に対応させて記憶素子に応用したものである。
【０００５】
図２は、一般的な不揮発性強誘電体メモリ装置に係る単位セルを示す図である。
図２に示されているように、ＦｅＲＡＭには一方向にビットラインＢ／Ｌが形成され、ビットラインと交差する方向にワードラインＷ／Ｌが形成され、ワードラインと一定の間隔を置いてワードラインと同一の方向にプレートラインＰ／Ｌが形成される。そして、ゲート端子がワードラインＷ／Ｌに連結され、ソース端子はビットラインＢ／Ｌに連結されるＮＭＯＳトランジスタ、及び２つの端子のうち第１の端子がＮＭＯＳトランジスタのドレインに連結され、第２の端子はプレートラインＰ／Ｌに連結される強誘電体キャパシタＦＣ１が形成される。
【０００６】
このような不揮発性強誘電体メモリ素子のデータ入／出力動作を次に説明する。
図３は、一般的な不揮発性強誘電体メモリ装置の書き込みモード（ｗｒｉｔｅ  ｍｏｄｅ）の動作を示すタイミング図である。図４は、読み出しモード（ｒｅａｄ  ｍｏｄｅ）の動作を示すタイミング図である。
【０００７】
先ず、図３に示した書き込みモードを説明する。外部から印加されるチップイネーブル信号ＣＳＢＰＡＤがハイ（ｈｉｇｈ）からロー（ｌｏｗ）に活性化されると共に、書き込みイネーブル信号ＷＥＢＰＡＤをハイからローに印加すると書き込みモードが始まる。
次に、アドレスディコーディングが始まると、該当ワードラインに印加されるパルスがローからハイに遷移してセルが選択される。
【０００８】
このように、ワードラインＷ／Ｌがハイ状態を保持している区間で、該当プレートラインＰ／Ｌには順次一定区間のハイ信号と一定区間のロー信号が印加される。そして、選択されたセルにロジック値「１」又は「０」を書き込むため、該当ビットラインに書き込みイネーブル信号ＷＥＢＰＡＤに同期される「ハイ」又は「ロー」信号を印加する。
【０００９】
すなわち、下記表１に示されているように、ビットラインＢ／Ｌにハイ信号を印加してワードラインＷ／Ｌに印加される信号がハイの状態で、プレートラインＰ／Ｌに印加される信号がローであれば強誘電体キャパシタＦＣ１にはロジック値「１」が書き込まれる。そして、ビットラインにロー信号を印加してプレートラインＰ／Ｌに印加される信号がハイ信号であれば、強誘電体キャパシタＦＣ１にはロジック値「０」が書き込まれる。
【００１０】
【表１】
2004164814.tif 000003
【００１１】
次に、図４に示した読み出しモードの動作を説明する。
外部でチップイネーブル信号ＣＳＢＰＡＤをハイからローに活性化させると、該当ワードラインＷ／Ｌが選択される前に全てのビットラインはイコライズ（ｅｑｕａｌｉｚｅ）信号によりロー電圧に等電位化される。
【００１２】
そして、各ビットラインを活性化させた後アドレスをディコーティングし、ディコーディングされたアドレスにより該当ワードラインＷ／Ｌにはロー信号がハイ信号に遷移されて該当セルを選択する。選択されたセルのプレートラインＰ／Ｌにハイ信号を印加し、強誘電体メモリセルに貯蔵されたロジック値「１」に相応するデータＱｓを破壊させる。
【００１３】
若し、強誘電体メモリセルにロジック値「０」が貯蔵されていれば、それに相応するデータＱｎｓは破壊されない。
【００１４】
このように破壊されたデータと破壊されていないデータは、前述のヒステリシスループの原理により互いに異なる値をビットラインに出力することになり、これを利用してセンスアンプはロジック値「１」又は「０」をセンシングすることになる。
【００１５】
すなわち、データが破壊された場合は図１のヒステリシスループでｄからｆに変更される場合であり、データが破壊されていない場合はａからｆに変更される場合である。
したがって、一定時間が経過した後センスアンプがイネーブルされると、データが破壊された場合は増幅されてロジック値「１」を出力し、データが破壊されていない場合は増幅されてロジック値「０」を出力する。
【００１６】
このように、センスアンプでデータを増幅した後は元のデータに復元しなければならないので、該当ワードラインＷ／Ｌにハイ信号が印加された状態でプレートラインＰ／Ｌをハイからローに非活性化させる。
【００１７】
不揮発性強誘電体メモリを記憶素子に用いるシステムにおいて、システムコントローラがチップイネーブル信号ＣＳＢＰＡＤを不揮発性強誘電体メモリチップに出力すると、メモリチップ内のメモリ装置はチップイネーブル信号ＣＳＢＰＡＤに応じてチップのメモリセルを動作させるためのチップ内部コントロール信号ＣＥを発生させる。データは、チップ内部コントロール信号ＣＥに応じてメモリセルに書込み又は読出しされる。読み出されたデータは、データバスを介してシステムコントローラに伝送される。
【００１８】
不揮発性強誘電体メモリを用いるシステムは、不揮発性強誘電体メモリに最初に電源印加時コードレジスタに貯蔵されたデータを読み出し再びセットアップしなければならない必要性が求められる。このようなコードレジスタ読出し動作は、パワーオンリセット信号を利用するように構成されている。
【００１９】
従来のパワーオンリセット信号発生回路は、電圧のパワーオンスロープによりリセット信号の発生が多くの影響を受けるように構成されていた。それで、リセット信号はパワーオンスロープが長くなると、低い電源電圧でも発生するという問題があった。
【００２０】
図５は、従来の技術に係るパワーオンリセット回路の構成を示す図である。
図５に示した従来のパワーオンリセット回路は、ゲート端子が接地電圧端ＶＳＳに連結されたＰＭＯＳトランジスタＴ１及びＮＭＯＳキャパシタＴ２が電源電圧端ＶＣＣと接地電圧端ＶＳＳとの間に直列連結される。そして、パワーオンリセット回路はＰＭＯＳトランジスタＴ１の出力電圧を反転させる第１のインバータＩＮＶ１、第１のインバータＩＮＶ１の出力信号を反転させる第２のインバータＩＮＶ２、第２のインバータＩＮＶ２の出力信号により制御され電源電圧端ＶＣＣと第１のインバータＩＮＶ１の出力端との間に連結されるＰＭＯＳトランジスタＴ３、及び第２のインバータＩＮＶ２の出力信号を反転させてリセット信号を出力する第３のインバータＩＮＶ３をさらに含む。
【００２１】
このようなパワーオンリセット回路の出力電圧ＲＥＳＥＴレベルは、プルアップ電流源（ｃｕｒｒｅｎｔ  ｓｏｕｒｃｅ）のＰＭＯＳトランジスタＴ１と、キャパシタ素子への機能を行うＮＭＯＳトランジスタＴ２との間のＲＣディレイ時間により決定される。
【００２２】
したがって、メモリチップが安定的に動作するためにはパワーアップが一定時間内に行われなければならない。ところが、コードレジスタで或る原因によりパワーアップ時間がこの一定の時間を超過すると、コードレジスタに貯蔵されたデータは破壊されてしまう。
【００２３】
図６及び図７は、それぞれ電源電圧が急な勾配で増加する場合と、緩い勾配で増加する場合リセット信号が発生する形状を示すタイミング図である。
【００２４】
図６に示されているように、電源電圧が急な勾配で接地電圧レベルＶＳＳから電源電圧レベルＶＣＣに急上昇すると、一定の電圧大きさ（臨界電圧）以上でリセット信号が発生することになる。
【００２５】
その反面、図７に示されているように電源電圧が接地電圧レベルＶＳＳから電源電圧レベルＶＣＣに緩い勾配で徐々に上昇すると、図６の場合より一層多い時間のあいだＮＭＯＳキャパシタＴ２がプリチャージされＮＭＯＳキャパシタＴ２のセンシングレベルが急速に高くなる。これにより、臨界電圧より低い電圧でリセット信号が発生することになる。
【００２６】
このように、従来のパワーオンリセット回路は電源の変化程度に従いパワーオンリセット信号の発生が不安定になり、正常電圧より低い電圧でリセット信号を発生させることができる。もし、コードレジスタが低い電圧で動作すると、コードレジスタに貯蔵されたデータが間違って読み出されることになるか、又は不充分な状態で再び貯蔵（ｒｅｓｔｏｒｅ）されコードレジスタに誤謬（ｆａｉｌ）を誘発することが生ずることになる。
【００２７】
よって、如何なるパワーオンスロープでも一定の電圧以上でのみパワーオンリセット信号が発生できるようにするリセット回路が切実に求められる。
その他にも、電源電圧と基準電圧を比較して電源電圧が基準電圧より大きい場合にのみリセット信号を発生させることにより、電源電圧が既に設けられた一定の水準に到達したときリセット信号を発生させる技術が開示されている（特許文献１参照。）が、これもまた前述の問題点を解決していない。
【００２８】
【特許文献１】
米国特許第５，３７６，８３５号明細書
【００２９】
【発明が解決しようとする課題】
前述の問題点を解決するための本発明の目的は、電源電圧のパワーオンスロープに係わりなく電源電圧が一定の水準以上になる場合にのみ安定的にリセット信号が発生できるようにすることにある。
【００３０】
【課題を解決するための手段】
本発明に係るリセット信号発生回路は、印加された電圧の大きさを一定期間維持する電源感知部、電源電圧の変化とバイアス電圧に従いリセット信号の発生のための電源電圧のレベルを調節して電圧を出力する臨界電圧制御部、前記臨界電圧制御部の出力電圧に従い前記電源電圧が一定のレベルに到達したとき前記電源感知部の出力電圧をプルダウンさせるフィードバック制御部、前記電源感知部の出力電圧をプルアップさせ前記電源感知部の出力電圧の変化を前記リセット信号で出力するプルアップ制御部、及び前記バイアス電圧を出力して前記電源電圧の変化に伴い前記臨界電圧制御部から前記フィードバック制御部に供給される電流量を調節するセルフバイアス部を備える。
【００３１】
前述のリセット信号発生回路において本発明に係る前記臨界電圧制御部は、一定の水準まで前記電源電圧の変化に伴う電圧を出力する電圧駆動部、及び前記電源電圧の変化と前記バイアス電圧に従って前記電源電圧が前記バイアス電圧以上に到達したとき前記電源電圧の変化に伴う電圧を出力し、前記臨界電圧制御部の出力電圧を前記電源電圧の水準までプルアップさせる電圧プルアップ部を備える。
【００３２】
前述のリセット信号発生回路において本発明に係る前記電圧駆動部は、電源電圧端と前記フィードバック制御部との間に直列連結され、ゲート端子がドレイン端子と共通連結される複数のＭＯＳトランジスタ等から構成される。
【００３３】
前述のリセット信号発生回路において本発明に係る前記電圧プルアップ部は、電源電圧端と前記フィードバック制御部との間に直列連結され、ゲート端子が共通に前記セルフバイアス部と連結される複数のＰＭＯＳトランジスタ等から構成される。
【００３４】
前述のリセット信号発生回路において本発明に係る前記セルフバイアス部は、前記電圧プルアップ部と接地電圧端との間に連結され、ゲート端子がソース端子と共通連結された第１のＮＭＯＳトランジスタ又はダイオードである。
【００３５】
前述のリセット信号発生回路において本発明に係る前記セルフバイアス部は、前記電圧プルアップ部と接地電圧端との間に連結され、外部の制御信号に応じてオン／オフされる第１のスイッチング素子をさらに備える。
【００３６】
前述のリセット信号発生回路において本発明に係る前記セルフバイアス部により、前記電圧プルアップ部に供給されるバイアス電圧は一定の比率（Ｒ）で上昇し、前記ＲはＲ＝ＣＳＣ／（ＣＳＣ＋ＣＳＴ）×ＶＣＣ（ＣＳＣは前記セルフバイアス部の全体キャパシタンス、ＣＳＴは前記電圧プルアップ部のカップリングキャパシタンス、ＶＣＣは電源電圧）に定義される。
【００３７】
前述のリセット信号発生回路において本発明に係る前記フィードバック制御部は、前記臨界電圧制御部の出力ノードと接地電圧端との間に連結され、ゲート端子が前記電源感知部の出力ノードと連結される第２のＮＭＯＳトランジスタ、前記電源感知部の出力ノードと接地電圧端との間に連結され、ゲート端子が前記臨界電圧制御部の出力ノードに連結される第３のＮＭＯＳトランジスタ、及びドレイン端子とソース端子が前記臨界電圧制御部の出力ノードに共通連結され、ゲート端子が接地電圧端に連結される第１のＭＯＳキャパシタを備える。
【００３８】
前述のリセット信号発生回路において本発明に係る前記電源感知部は、前記電源電圧を維持して出力する電源維持部、動作初期に前記電源維持部に接地電圧を供給する第２のＭＯＳキャパシタ、及び前記電源感知部の出力電圧に従い選択的に前記電源維持部に接地電圧を供給する第２のスイッチング素子を備える。
【００３９】
前述のリセット信号発生回路において本発明に係る前記プルアップ制御部は、ドレイン端子とソース端子が電源電圧端に共通連結され、ゲート端子が前記電源感知部の出力ノードと連結される第１のＰＭＯＳトランジスタ、前記電源感知部の出力ノードの信号を反転・出力する第１のインバータ、前記電源電圧端と前記電源感知部の出力ノードとの間に連結され、ゲート端子が前記第１のインバータの出力端子と連結される第２のＰＭＯＳトランジスタ、及び前記第１のインバータの出力信号を反転させてリセット信号で出力する第２のインバータを備える。
【００４０】
そして、前述のリセット信号発生回路を用いる本発明に係る不揮発性強誘電体メモリ装置は、パワーアップスロープと係わりなく電源電圧が一定のレベル以上の場合にのみリセット信号を出力するリセット信号発生部、前記リセット信号の遷移時点を検出しリセット信号遷移検出信号を出力するリセット信号遷移検出部、アドレスパッドを介して入力されたアドレスをチップイネーブル信号とアドレス遷移制御信号に応じてラッチするアドレスラッチ、前記アドレスラッチから出力されるアドレスの遷移時点を検出しアドレス遷移検出信号を出力するアドレス遷移検出部、前記チップイネーブル信号と前記リセット信号遷移検出信号の遷移時点を検出し、チップイネーブル遷移検出信号を出力するチップイネーブル信号遷移検出部、及び前記アドレス遷移検出信号と前記チップイネーブル信号遷移検出信号を合成して出力する合成部を備える。
【００４１】
前述の強誘電体メモリ装置は、チップイネーブルパッドを介して前記チップイネーブル信号を受信し、前記チップイネーブル信号遷移検出部に出力するバッファをさらに備える。
【００４２】
前述のリセット信号発生回路は非揮発性プログラマブルコードレジスタ等から構成され、前記リセット信号遷移検出部からのリセット信号遷移検出信号を利用して入／出力をプログラムすることができるプログラマブル回路ブロックをさらに備える。
【００４３】
前述のリセット信号発生回路において本発明に係る前記リセット信号発生部は、印加された電圧の大きさを一定期間維持する電源感知部、前記電源電圧の変化とバイアス電圧に従って出力電圧を調節し、リセット信号の発生のための前記電源電圧のレベルを調節する臨界電圧制御部、前記臨界電圧制御部の出力電圧に従って前記電源電圧が一定のレベルに到達したとき前記電源感知部の出力電圧をプルダウンさせるフィードバック制御部、前記電源感知部の出力電圧をプルアップさせて前記電源感知部の出力電圧の変化を前記リセット信号で出力するプルアップ制御部、及び前記バイアス電圧を出力して前記電源電圧の変化に伴い前記臨界電圧制御部から前記フィードバック制御部に供給される電流量を調節するセルフバイアス部を備える。
【００４４】
前述のリセット信号発生回路において本発明に係る前記リセット信号遷移検出部は、リセット動作が始まる時点でパルス形態の前記リセット信号遷移検出信号を出力する。
【００４５】
前述のリセット信号発生回路において本発明に係る前記アドレスラッチ部は、前記チップイネーブル信号及び前記アドレス遷移制御信号がディスエーブル状態の間にアドレスを受信して出力する。
【００４６】
前述のリセット信号発生回路において本発明に係る前記アドレスラッチ部は、チップイネーブル信号に応じて入力されたアドレスを選択的にラッチする第１の選択ラッチ部、アドレス遷移制御信号に応じて前記第１の選択ラッチ部から出力された信号を選択的にラッチする第２の選択ラッチ部、及び前記第２の選択ラッチ部から出力された信号をバッファリングして出力するバッファ部を備える。
【００４７】
【発明の実施の形態】
図８は、本発明に係る不揮発性強誘電体メモリ装置においてチップ制御信号を発生させるためのチップ駆動信号発生装置の構成を示す図である。これは、遷移検出信号ＲＴＤ、ＣＴＤ、ＡＴＤ及びＴＤＳの関係を表わす。
【００４８】
図８に示した不揮発性強誘電体メモリ装置はチップイネーブルバッファ１０、リセット信号発生部２０、リセット信号遷移検出部３０、プログラマブル回路ブロック４０、チップイネーブル信号遷移検出部５０、アドレスラッチ６０、アドレス遷移検出部７０及び合成部８０を備える。
【００４９】
チップイネーブル信号バッファ１０は、チップイネーブルパッドを介して入力された信号ＣＥＢ＿ＰＡＤを臨時貯蔵してチップイネーブル信号ＣＥＢで出力する。このとき、出力されるチップイネーブル信号ＣＥＢの位相はチップ活性化調整信号ＣＥＢ＿ＰＡＤの位相と同一である。
【００５０】
リセット信号発生部２０は、電源電圧のパワーアップスロープタイムに係わりなく電源電圧が一定のレベルになった場合にのみリセット信号を発生させる。
【００５１】
リセット信号遷移検出部３０は、リセット信号発生部２０から入力されるリセット信号ＲＥＳＥＴが遷移される時点を検出し、図１０に示されているようにリセット動作が始まる時点でリセット信号遷移検出信号ＲＴＤを発生させる。
【００５２】
プログラマブル回路ブロック４０は、非揮発性プログラマブルコードレジスタ等から構成され外部で入／出力の変更が可能であり、リセット信号遷移検出信号ＲＴＤに応じて動作する。
【００５３】
チップイネーブル信号遷移検出部５０は、チップイネーブル信号バッファ１０から出力されるチップイネーブル信号ＣＥＢと、リセット信号遷移検出部３０から出力されるリセット信号遷移検出信号ＲＴＤが入力され、２つの信号のうち少なくとも何れか１信号がハイレベルからローレベルに遷移すると、チップイネーブル遷移検出信号ＣＴＤを発生させる。
【００５４】
アドレスラッチ６０は、アドレスパッドを介して入力されたアドレスＡＤＤ＿ＰＡＤを受信し、チップイネーブル信号ＣＥＢとアドレス遷移制御信号ＡＴＤ＿ＣＯＮに応じてアドレスＡＤＤ及びラッチされたアドレスＡＤＤ＿ＬＡＴ、ＡＤＤＢ＿ＬＡＴを出力する。
【００５５】
アドレス遷移検出部７０は、アドレスラッチ６０の出力信号であるアドレスＡＤＤの遷移時点を検出してアドレス遷移検出信号ＡＴＤを出力する。
【００５６】
合成部８０は、チップイネーブル信号遷移検出部５０からのチップイネーブル遷移信号ＣＴＤと、アドレス遷移検出部７０からのアドレス遷移検出信号ＡＴＤを合成し、メモリセルのワードラインＷＬ及びプレートラインＰＬを駆動させるための遷移検出信号ＴＤＳで出力される。
【００５７】
以下、前述の本発明に係る不揮発性強誘電体メモリ装置の主な構成要素等に対する構成及び動作をより詳しく説明する。
【００５８】
図９は、本発明に係るリセット信号発生部に対する第１の実施の形態を示す回路図である。
図９に示したリセット信号発生部は電源感知部２１、臨界電圧制御部２２、フィードバック制御部２３、プルアップ制御部２４及びセルフバイアス部２５を備える。
【００５９】
電源感知部２１は、電源電圧端ＶＣＣとノードＢとの間に直列連結され各ゲート端子がノードＣと連結されるＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１、電源電圧端ＶＣＣとノードＢとの間に直列連結され各ゲート端子がノードＡと連結されるＰＭＯＳトランジスタＰ２とＮＭＯＳトランジスタＮ２、ドレイン端子とソース端子が接地電圧端ＶＳＳに共通連結されゲート端子がノードＡと連結されるＮＭＯＳトランジスタＮ３、及びノードＢと接地電圧端ＶＳＳとの間に連結されゲート端子がノードＣと連結されるＮＭＯＳトランジスタＮ４を備える。
【００６０】
臨界電圧制御部２２は、電源電圧端ＶＣＣと出力ノードのノードＤとの間に直列連結されゲート端子が共通連結される３つのＰＭＯＳトランジスタＰ５、Ｐ６、Ｐ７及び電源電圧端ＶＣＣとノードＤとの間に直列連結されゲート端子がドレイン端子と共通連結される２つのＮＭＯＳトランジスタＮ５、Ｎ６を備える。
【００６１】
ＮＭＯＳトランジスタＮ５、Ｎ６は電源電圧ＶＣＣの増加に比例してノードＤに電流を供給する。このようなＮＭＯＳトランジスタＮ５、Ｎ６はノードＤにＶＣＣ−２Ｖｔｎ（ＶｔｎはＮ５、Ｎ６の臨界電圧）大きさの電圧が形成されるようにすることにより、リセット信号が発生する電圧のレベルを調節する。ＮＭＯＳトランジスタＮ５、Ｎ６は電源電圧ＶＣＣが一定のレベルまで増加すると、電源感知部２１の出力電圧をローレベルに遷移させる電圧駆動部としての役割を果たす。このとき、ノードＤの電圧はＮＭＯＳトランジスタＮ５、Ｎ６により供給される電流だけによっては電源電圧ＶＣＣレベルまで上昇することができない。即ち、ノードＤの電圧はＮＭＯＳトランジスタＮ５、Ｎ６によりＶＣＣ−２Ｖｔｎまで上昇することになる。しかし、ノードＤの電圧はリセット信号の安定のためＶＣＣ水準まで上昇させる必要がある。よって、ノードＤの電圧を電源電圧ＶＣＣの大きさまでプルアップさせるため、電圧プルアップ部としてＰＭＯＳトランジスタＰ５、Ｐ６、Ｐ７が用いられる。しかし、このようなＰＭＯＳトランジスタＰ５、Ｐ６、Ｐ７のリーケージ（ｌｅａｋａｇｅ）電流によりリセット信号ＲＥＳＥＴの発生が不安定になることがある。
【００６２】
したがって、動作初期にリーケージ電流が発生しないようにするため、ＰＭＯＳトランジスタＰ５、Ｐ６、Ｐ７のゲート端子にバイアス電圧を印加する。これに対する説明は詳しく後述される。
【００６３】
フィードバック制御部２３は、ノードＤと接地電圧端ＶＳＳとの間に連結されゲート端子がノードＣと連結されるＮＭＯＳトランジスタＮ７、ノードＣと接地電圧端ＶＳＳとの間に連結されゲート端子がノードＤに連結されるＮＭＯＳトランジスタＮ８、及びドレイン端子とソース端子がノードＤに共通連結されゲート端子が接地電圧端ＶＳＳに連結されるＭＯＳトランジスタＮ９を備える。
【００６４】
プルアップ制御部２４は、ドレイン端子とソース端子が電源電圧端ＶＣＣに共通連結されゲート端子がノードＣと連結されるＰＭＯＳトランジスタＰ３、ノードＣの信号を反転・出力するインバータＩ１、電源電圧端ＶＣＣとノードＣとの間に連結されゲート端子がインバータＩ１の出力端子と連結されるＰＭＯＳトランジスタＰ４、及びインバータＩ１の出力信号を反転させリセット信号で出力するインバータＩ２を備える。
【００６５】
セルフバイアス部２５は、共通連結された臨界電圧制御部２２のＰＭＯＳトランジスタＰ５、Ｐ６、Ｐ７のゲート端子と接地電圧端ＶＳＳとの間に連結されゲート端子がソース端子と共通連結されるＮＭＯＳトランジスタＮ１０を備える。セルフバイアス部２５は、ＰＭＯＳトランジスタＰ５、Ｐ６、Ｐ７のゲート端子にリセット信号発生部２０の動作初期に一定の大きさのバイアス電圧（ＮＭＯＳトランジスタＮ１０の臨界電圧）を印加する。
【００６６】
本発明の特徴は、リセット信号発生部２０の動作初期に臨界電圧制御部２２のＰＭＯＳトランジスタＰ５、Ｐ６、Ｐ７によるサブリーケージ電流がノードＤに供給されないようにし、電源電圧ＶＣＣが一定のレベルに到達していない状態でリセット信号が発生しないようにすることである。
【００６７】
図１０は、図９に示したリセット信号発生部の動作波形図である。図１０を利用して図９に示したリセット信号発生部の動作をより詳しく説明する。
【００６８】
電源電圧ＶＣＣがオンされ、低電圧から正常電圧に上昇する動作初期にノードＡはＮＭＯＳトランジスタＮ３によりローレベルに固定される。電源電圧の増加に伴いＰＭＯＳトランジスタＰ２によりノードＣへの電流の流入が増加することになり、ノードＣの電圧は電源電圧に伴って上昇しながらハイレベルに維持される。
【００６９】
ノードＣの電圧が一定のレベル以上になるまでラッチイネーブルゲートのＮＭＯＳトランジスタＮ４がオンされ、ラッチ両端のノードＡ及びノードＣはラッチ回路の構成によりそれぞれロー及びハイレベルに維持される。さらに、ノードＣのハイレベルによりＮＭＯＳトランジスタＮ７もオンされ、ノードＤはより安定的にグラウンドレベルのローレベルとなる。ノードＤがローレベルになると、ノードＣのプルダウンを除去するＮＭＯＳトランジスタＮ８はオフ状態に維持される。
【００７０】
ところが、電源電圧ＶＣＣが徐々に増加すると、臨界電圧制御部２２のＰＭＯＳトランジスタＰ５、Ｐ６、Ｐ７とＮＭＯＳトランジスタＮ５、Ｎ６を介してノードＤに流入する電流レベルも増加することになる。ノードＤの電圧は、初期にはＮＭＯＳトランジスタＮ９及びＮ７によりローレベルに維持される。しかし、電源電圧ＶＣＣが徐々に増加しながらノードＤの電圧大きさはＰＭＯＳトランジスタＰ５、Ｐ６、Ｐ７とＮＭＯＳトランジスタＮ５、Ｎ６を介して流入する電流と、ＮＭＯＳトランジスタＮ７を介して流出する電流の比により決定される。
【００７１】
ノードＤの電圧が一定のレベルを超過すると、ＮＭＯＳトランジスタＮ８がオンされる。そうすると、ＮＭＯＳトランジスタＮ８を介して流出する電流がＰＭＯＳトランジスタＰ２及びＰ４によりノードＣに供給される電流より大きくなってノードＣはローレベルに遷移する。このとき、ＮＭＯＳトランジスタＮ４はオフ状態に変化することになる。ノードＣがローレベルに遷移すると、ノードＡはハイレベルにプルアップされる。これにより、ＰＭＯＳトランジスタＰ２がオフされノードＣをプルアップさせる電流が遮断される。さらに、ノードＣがローレベルになるとインバータＩ１の出力がハイレベルとなるので、ＰＭＯＳトランジスタＰ４による電流の供給も遮断される。したがって、ノードＣは安定的にローレベルを維持することが可能になる。
【００７２】
一方、ノードＣがローレベルになると、フィードバック制御部２３のＮＭＯＳトランジスタＮ７はオフ状態に変化することになる。ＮＭＯＳトランジスタによるノードＤでの電流流出が遮断されると、ノードＤはＰＭＯＳトランジスタＰ５、Ｐ６、Ｐ７による電流供給で電源電圧ＶＣＣレベルまで上昇することが可能になる。ノードＤの電圧レベルが上昇すると、ＮＭＯＳトランジスタＮ８の電流駆動能力を一層向上させることになり、ノードＣが安定したローレベルとなるよう再びフィードバックすることになる。
【００７３】
ノードＤは、電源電圧の上昇が始まる前にはロード用ＮＭＯＳキャパシタＮ９によりローレベルを維持することになる。これは、ＮＭＯＳトランジスタＮ８を動作初期状態ではオフさせるためである。
ところが、一般にＰＭＯＳトランジスタのゲート端子がソース端子より電圧が低い場合、ＰＭＯＳトランジスタのソース端子からドレイン端子へのサブリーケージ（ｓｕｂ  ｌｅａｋａｇｅ）電流が多く発生することになる。
【００７４】
即ち、電源電圧ＶＣＣが上昇し始めて臨界電圧制御部２２のＰＭＯＳトランジスタＰ５、Ｐ６、Ｐ７のソース端子がゲート端子より電圧が高くなると、ＰＭＯＳトランジスタＰ５、Ｐ６、Ｐ７でサブリーケージ電流が発生することになる。このサブリーケージ電流により、ノードＤに供給される電流がＰＭＯＳトランジスタＰ２によりノードＣに供給される電流より多くなると、動作初期に瞬間的にノードＤの電圧がノードＣの電圧より高くなることがある。
【００７５】
そうなると、ＮＭＯＳトランジスタＮ８がオンされノードＣの電圧がローレベルに変化することになる。このような状態は持続的に維持されることになり、それにより電源電圧ＶＣＣが一定のレベルより低い状態でリセット信号ＲＥＳＥＴが発生することになる。
したがって、低いレベルの電源電圧ＶＣＣでリセット信号が発生しないようにするためには、電源電圧ＶＣＣの上昇に伴うＰＭＯＳトランジスタＰ５、Ｐ６、Ｐ７のサブリーケージ電流の発生を抑制させなければならない。
【００７６】
本発明では、このためＰＭＯＳトランジスタＰ５、Ｐ６、Ｐ７のゲート端子に電源電圧ＶＣＣの上昇に伴い一定の比率で共に上昇するバイアス電圧を印加する。
即ち、ＰＭＯＳトランジスタＰ５、Ｐ６、Ｐ７のゲート端子にセルフバイアス部２５でＮＭＯＳトランジスタＮ１０を連結し、動作初期にＮＭＯＳトランジスタＮ１０の臨界電圧がＰＭＯＳトランジスタＰ５、Ｐ６、Ｐ７のゲート端子に印加されるように構成する。
【００７７】
これにより、動作初期に電源電圧ＶＣＣが上昇してもＰＭＯＳトランジスタＰ５、Ｐ６、Ｐ７のリーケージ電流が抑制される。そして、電源電圧ＶＣＣが一定のレベルまで上昇してＮＭＯＳトランジスタＮ５、Ｎ６によるノードＤへの電流の供給がＮＭＯＳトランジスタＮ７による電流の流出より多くなり、ノードＤの電圧はＮＭＯＳトランジスタＮ８の臨界電圧に到達するまでＮＭＯＳトランジスタＮ８を安定的にオフさせることになる。
【００７８】
さらに、セルフバイアス部２５の出力端子ＳＥＬＦ＿ＢＩＡＳの電圧は、電源電圧ＶＣＣの上昇時にＰＭＯＳトランジスタＰ５、Ｐ６、Ｐ７のゲートキャパシタンスによりカップリングされ、図１０に示されているように電源電圧ＶＣＣに伴って上昇することになる。これにより、ＰＭＯＳトランジスタＰ５、Ｐ６、Ｐ７のリーケージ電流によるノードＤへの電流の供給及び電圧の上昇がより安定的に遮断される。
【００７９】
したがって、ノードＣはノードＤの電圧がＮＭＯＳトランジスタＮ８をオンさせるまで電源電圧ＶＣＣに伴って上昇しながら、電源電圧ＶＣＣが一定のレベルになる時点でローレベルに遷移することになる。
このとき、出力端子ＳＥＬＦ＿ＢＩＡＳの電圧上昇比率はセルフバイアス部２５の全体キャパシタンスＣＳＴとＰＭＯＳトランジスタＰ５、Ｐ６、Ｐ７のカップリングキャパシタンスＣＳＣ比により決定される。
即ち、図１０で出力端子ＳＥＬＦ＿ＢＩＡＳの電圧上昇比率はＣＳＣ／（ＣＳＣ＋ＣＳＴ）×ＶＣＣになる。したがって、セルフバイアス部２５の全体キャパシタンスＣＳＴとＰＭＯＳトランジスタＰ５、Ｐ６、Ｐ７のカップリングキャパシタンスＣＳＣを調節すれば、出力端子ＳＥＬＦ＿ＢＩＡＳの電圧上昇程度を調節することができる。
【００８０】
電源電圧ＶＣＣの上昇が完了すると、セルフバイアス部２５の出力端子ＳＥＬＦ＿ＢＩＡＳのリーケージ電流により出力端子ＳＥＬＦ＿ＢＩＡＳの電圧は徐々に減少することになる。したがって、一定の時間が経過するとセルフバイアス部２５の出力端子ＳＥＬＦ＿ＢＩＡＳは接地電圧ＶＳＳレベルとなる。
【００８１】
このように、電源電圧ＶＣＣの上昇が完了した後は再びセルフバイアス部２５の出力端子ＳＥＬＦ＿ＢＩＡＳの電圧が接地電圧ＶＳＳレベルに遷移することにより、ＰＭＯＳトランジスタＰ５、Ｐ６、Ｐ７はオン状態に復旧し、ノードＤも電源電圧ＶＣＣレベルまで上昇することになる。
ノードＣの電圧はインバータＩ１、Ｉ２を経てリセット信号ＲＥＳＥＴで出力され、このリセット信号ＲＥＳＥＴはリセット信号遷移検出部３０に印加される。
【００８２】
図１１は、本発明に係るリセット信号発生部の第２の実施の形態を示す図である。図１２は、図１１に示したリセット信号発生部の動作波形図である。
図１１は、図９と比較してセルフバイアス部２６の構成が互いに異なる。
すなわち、セルフバイアス部２６はＮＭＯＳトランジスタＮ１０と並列連結され、外部の制御信号ＣＨＩＰ＿ＰＵＬＳＥをゲート端子に印加されるＮＭＯＳトランジスタＮ１１をさらに備える。セルフバイアス部２６は、制御信号ＣＨＩＰ＿ＰＵＬＳＥに応じて出力端子ＳＥＬＦ＿ＢＩＡＳのプルダウン速度を速め、セルフバイアス部２５より速くローレベルに安着できるように構成される。
【００８３】
図１３及び図１４は、本発明に係るリセット信号発生部の第３及び第４の実施の形態を示す図である。第３及び第４の実施の形態では、第１及び第２の実施の形態でのＮＭＯＳトランジスタＮ１０に代えてダイオードＤ１を用いる。
その外、他の動作原理は前述の第１及び第２の実施の形態と同様であるので、それに対する説明は省略する。
【００８４】
リセット信号遷移検出部３０は、リセット信号発生部２０から入力されたリセット信号ＲＥＳＥＴが遷移される時点で、パルス形態のリセット信号遷移検出信号ＲＴＤを発生させる。
【００８５】
図１５は、図８に示したリセット信号遷移検出部３０の構成を詳しく示す回路図である。
リセット信号遷移検出部３０は、リセット信号ＲＥＳＥＴを反転させて出力するインバータＩ３、３つのインバータＩ４、Ｉ５、Ｉ６が直列連結され、インバータＩ３により反転されたリセット信号を一定時間反転・遅延させる第１の反転・遅延部３１、インバータＩ３の出力信号と第１の反転・遅延部３１の出力信号をＮＡＮＤ演算するＮＡＮＤゲートＮＤ１、及びＮＡＮＤゲートＮＤ１の出力信号を反転させてリセット信号遷移検出信号ＲＴＤを出力するインバータＩ７を備える。
【００８６】
図１６は、図８に示したチップイネーブル信号遷移検出部５０の構成をより詳しく示す図である。
チップイネーブル信号遷移検出部５０は、チップイネーブル信号ＣＥＢとリセット信号遷移検出信号ＲＴＤをＮＯＲ演算するＮＯＲゲートＮＯＲ１、３つのインバータＩ８、Ｉ９、Ｉ１０が直列連結されてＮＯＲゲートＮＯＲ１の出力信号を一定時間反転・遅延させる第２の反転・遅延部５１、ＮＯＲゲートＮＯＲ１の出力信号と第２の反転・遅延部５１の出力信号をＮＡＮＤ演算するＮＡＮＤゲートＮＤ２、及びＮＡＮＤゲートＮＤ２の出力信号を反転させてチップイネーブル遷移検出信号ＣＴＤで出力するインバータＩ１１を備える。
チップイネーブル遷移検出信号ＣＴＤは、チップイネーブル信号ＣＥＢとリセット信号遷移検出信号ＲＴＤのうち少なくとも何れか１つがハイレベルからローレベルに遷移するとき発生する。
【００８７】
図１７は、図８に示したアドレスラッチ６０の構成をより詳しく示す図である。
アドレスラッチ６０は、チップイネーブル信号ＣＥＢに応じてアドレスパッドを介し入力されたアドレスＡＤＤ＿ＰＡＤを選択的にラッチする第１の選択ラッチ部６１、アドレス遷移制御信号ＡＴＤ＿ＣＯＮに応じて第１の選択ラッチ部６１から出力された信号を選択的にラッチする第２の選択ラッチ部６２、及び第２の選択ラッチ部６２から出力された信号をバッファリングしてアドレスＡＤＤとラッチされたアドレスＡＤＤ＿ＬＡＴ、ＡＤＤＢ＿ＬＡＴを出力するバッファ部６３を備える。
【００８８】
第１の選択ラッチ部６１は、チップイネーブル信号ＣＥＢとインバータＩ１４により反転された信号により制御され、アドレスパッドを介して入力されるアドレスＡＤＤ＿ＰＡＤを選択的に伝送する伝送ゲートＴＧ１、伝送ゲートＴＧ１により選択的に伝送された信号を反転・ラッチする２つのインバータＩ１２、Ｉ１３、及びチップイネーブル信号ＣＥＢとインバータＩ１４により反転された信号により制御され、インバータＩ４の出力信号をインバータＩ１２の入力端子に選択的に伝送する伝送ゲートＴＧ２を備える。
【００８９】
第２の選択ラッチ部６２は、アドレス遷移制御信号ＡＴＤ＿ＣＯＮとインバータＩ１７により反転された信号により制御され、選択ラッチ部６１の出力信号を選択的に伝送する伝送ゲートＴＧ３、伝送ゲートＴＧ３により選択的に伝送された信号を反転・ラッチする２つのインバータＩ１５、Ｉ１６、及びアドレス遷移制御信号ＡＴＤ＿ＣＯＮとインバータＩ１７により反転された信号により制御され、インバータＩ１６の出力信号をインバータＩ１５の入力端子に選択的に伝送する伝送ゲートＴＧ４を備える。
【００９０】
バッファ部６３は、第２の選択ラッチ部６２の出力信号を反転させアドレスＡＤＤを出力するインバータＩ１８、インバータＩ１８の出力信号を反転させラッチされたアドレスＡＤＤ＿ＬＡＴを出力するインバータＩ１９、及びインバータＩ１８の出力信号を順次反転させラッチされた反転アドレスＡＤＤＢ＿ＬＡＴを出力する２つのインバータＩ２０、Ｉ２１を備える。
【００９１】
ここで、アドレス遷移制御信号ＡＴＤ＿ＣＯＮがハイレベルであればメモリセル動作が進められている状態であり、ローレベルであれば次のアドレスを受信する状態である。さらに、アドレス遷移制御信号ＡＴＤ＿ＣＯＮはメモリセル動作活性化に伴い状態が決定される信号である。
【００９２】
図１８は、チップイネーブル信号ＣＥＢがローレベルを維持する場合、図１７に示したアドレス遷移制御信号ＡＴＤ＿ＣＯＮを示すタイミング図である。
アドレス遷移制御信号ＡＴＤ＿ＣＯＮは、メモリセル動作区間が始まる時点でハイレベルに遷移し、メモリセル動作区間が終る時点で自動的にローレベルに遷移される。これにより、第２の選択ラッチ部６２はアドレス遷移制御信号ＡＴＤ＿ＣＯＮがハイレベルのセル動作区間では次の動作を待機する状態となる。
【００９３】
図１９は、チップイネーブル信号ＣＥＢのレベルが遷移する場合、図１７に示したアドレス遷移制御信号ＡＴＤ＿ＣＯＮを示すタイミング図である。
アドレス遷移制御信号ＡＴＤ＿ＣＯＮは、チップイネーブル信号ＣＥＢがハイレベルの区間でもハイレベルとなる。したがて、アドレス遷移制御信号ＡＴＤ＿ＣＯＮはチップイネーブル信号ＣＥＢがハイレベルの間に新たなアドレスが入力されても、それが第２の選択ラッチ部６２に入力されないようにする。
【００９４】
次に、チップイネーブル信号ＣＥＢがローレベルとなればアドレス遷移制御信号ＡＴＤ＿ＣＯＮもローレベルとなり、第１の選択ラッチ部６１でラッチされたアドレスを受信する。
したがって、アドレス遷移制御信号ＡＴＤ＿ＣＯＮはメモリセル活性化区間及びチップイネーブル信号ＣＥＢがハイレベルの区間でハイレベルとなり、新たなアドレスが第２の選択ラッチ部６２に入力されないようにする。その残りの区間で第２の選択ラッチ部６２は、第１の選択ラッチ部６１からのアドレスを受信してバッファ部６３に出力する。
【００９５】
前述のチップイネーブル信号遷移検出部５０からのチップイネーブル遷移信号ＣＴＤとアドレス遷移検出部７０からのアドレス遷移検出信号ＡＴＤは、合成部８０で合成されメモリセルセルのワードラインＷＬ及びプレートラインＰＬを駆動させるための合成された遷移検出信号ＴＤＳで出力される。
アドレスラッチ６０から出力されるラッチされたアドレスＡＤＤ＿ＬＡＴ、ＡＤＤＢ＿ＬＡＴは、アドレスディコーダ９０によりディコーディングされてワードラインを選択するか、又はカラムラインを選択するのに用いられる。
【００９６】
【発明の効果】
前述のように、本発明に係るリセット信号発生回路はセルフバイアス回路を利用し、電源電圧のスロープタイムに係わりなく電源電圧が一定の電圧以上に上昇した場合にのみリセット信号を発生させる。これにより、本発明に係るリセット信号発生回路は短い周期で電源供給と遮断が繰り返して発生する場合も動作特性が良好であり、安定したリセット信号を発生させることができる。
【００９７】
さらに、このようなリセット信号発生回路を用いることにより不揮発性強誘電体メモリ装置を制御するための制御信号等の発生を安定化させ、メモリ装置の動作特性を向上させることができる。
【図面の簡単な説明】
【図１】一般的な強誘電体のヒステリシスループ特性図である。
【図２】一般的な不揮発性強誘電体メモリ装置に係る単位セルの構成を示す図である。
【図３】一般的な不揮発性強誘電体メモリ装置における書き込みモード（Ｗｒｉｔｅ  Ｍｏｄｅ）の動作を示すタイミング図である。
【図４】一般的な不揮発性強誘電体メモリ装置における読み出しモード（Ｒｅａｄ  Ｍｏｄｅ）の動作を示すタイミング図である。
【図５】従来の技術に係るパワーオンリセット回路の回路図である。
【図６】図５に示したパワーオンリセット回路の動作波形図である。
【図７】図５に示したパワーオンリセット回路の動作波形図である。
【図８】本発明に係るリセット信号発生回路を用いる不揮発性強誘電体メモリ装置の構成を示す図である。
【図９】本発明の第１の実施の形態に係るリセット信号発生回路の回路図である。
【図１０】図９に示したリセット信号発生回路の動作波形図である。
【図１１】本発明の第２の実施の形態に係るリセット信号発生回路の回路図である。
【図１２】図１１に示したリセット信号発生回路の動作波形図である。
【図１３】本発明の第３の実施の形態に係るリセット信号発生回路の回路図である。
【図１４】本発明の第４の実施の形態に係るリセット信号発生回路の回路図である。
【図１５】本発明に係るリセット信号遷移検出部の回路図である。
【図１６】本発明に係るチップイネーブル信号遷移検出部の回路図である。
【図１７】本発明に係るアドレスラッチの回路図である。
【図１８】チップイネーブル信号がローレベルを維持する場合、アドレス遷移制御信号を示すタイミング図である。
【図１９】チップイネーブル信号が遷移する場合、アドレス遷移制御信号を示すタイミング図である。
【符号の説明】
１０  チップイネーブルバッファ
２０  リセット信号発生部
２１  電源感知部
２２  臨界電圧制御部
２３  フィードバック制御部
２４  プルアップ制御部
２５、２６  セルフバイアス部
３０  リセット信号遷移検出部
３１  第１の反転・遅延部
４０  プログラマブル回路ブロック
５０  チップイネーブル信号遷移検出部
５１  第２の反転・遅延部
６０  アドレスラッチ
６１  第１の選択ラッチ部
６２  第２の選択ラッチ部
６３  バッファ部
７０  アドレス遷移検出部
８０  合成部
９０  アドレスディコーダ
【図１】
2004164814.tif 000004
【図２】
2004164814.tif 000005
【図３】
2004164814.tif 000006
【図４】
2004164814.tif 000007
【図５】
2004164814.tif 000008
【図６】
2004164814.tif 000009
【図７】
2004164814.tif 000010
【図８】
2004164814.tif 000011
【図９】
2004164814.tif 000012
【図１０】
2004164814.tif 000013
【図１１】
2004164814.tif 000014
【図１２】
2004164814.tif 000015
【図１３】
2004164814.tif 000016
【図１４】
2004164814.tif 000017
【図１５】
2004164814.tif 000018
【図１６】
2004164814.tif 000019
【図１７】
2004164814.tif 000020
【図１８】
2004164814.tif 000021
【図１９】
2004164814.tif 000022