(57)【要約】【課題】バリアメタルの比抵抗を低い値に維持しつつガルバニック腐食に伴うＣｕ配線の腐食を防止することができる半導体素子を提供する。【解決手段】ＷＮ中の原子比Ｎ／Ｗが０．７以上の場合は、ＷＮのイオン化が進みにくくなるために、ガルバニック腐食の抑制が可能になると考えられる。一方、原子比Ｎ／Ｗを大きくするほど比抵抗は大きくなる傾向があり、バリアメタル膜としてはその機能上、比抵抗が低いことが好ましく、この点からすると、ＷＮ膜は、ＮとＷとの原子比Ｎ／Ｗが２．０以下が好ましい。このように腐食耐性と比抵抗値とを考慮すると、ＮとＷとの原子比Ｎ／Ｗが０．７以上２．０以下の組成で形成されることで実用可能なバリアメタル膜が提供される。【選択図】　　　　図１
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【特許請求の範囲】
【請求項１】
絶縁膜に形成された配線溝パターンと、前記配線溝パターンにバリアメタル膜を介して設けられるＣｕ配線とを有し、
前記バリアメタル膜がＷＮ膜よりなり、前記ＷＮ膜は、ＮとＷとの原子比Ｎ／Ｗが０．７以上２．０以下の組成で構成されている、
ことを特徴とする半導体素子。
【請求項２】
前記配線溝パターンにはプラグ用のホールを含み、前記Ｃｕ配線にはプラグ部を含むことを特徴とする請求項１記載の半導体素子。
【請求項３】
絶縁膜に配線溝のパターンを形成する工程と、
前記配線溝の内側にバリアメタル膜を形成する工程と、
前記配線溝内にバリアメタル膜を介してＣｕ配線を形成する工程とを有し、
前記バリアメタル膜をＷＮ膜で形成し、かつ、ＮとＷとの原子比Ｎ／Ｗを０．７以上２．０以下の組成で前記ＷＮ膜を形成する、
ことを特徴とする半導体素子の製造方法。
【請求項４】
前記配線溝パターンと共にプラグ用のホールを形成し、前記Ｃｕ配線と共にプラグ部を形成することを特徴とする請求項３記載の半導体素子の製造方法。
【請求項５】
前記Ｃｕ配線は前記配線溝内にバリアメタル膜を介してＣｕシード層を成膜し、その後、電解めっきによるＣｕ膜を成膜することを特徴とする請求項３記載の半導体素子の製造方法。
【請求項６】
前記電解めっきによるＣｕ配線を成膜後、そのＣｕ配線及びバリアメタル膜をＣＭＰ法により平坦化することを特徴とする請求項５記載の半導体素子の製造方法。
【請求項７】
前記バリアメタル膜は、ＣＶＤ法あるいはＰＶＤ法により形成することを特徴とする請求項３記載の半導体素子の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、銅配線を用いた半導体素子及びその製造方法に関し、特に銅配線のバリアメタル膜に関するものである。
【０００２】
【従来の技術】
近年のＬＳＩの高集積化に伴い、配線プロセス技術の重要性が増してきている。これは、微細化によってゲート遅延時間の短縮よりも、配線遅延時間の増大の方が大きくなることが顕著になってきたためである。
そして、配線遅延を抑制するために、配線間の容量の低減、また配線抵抗の低抵抗化が必要である。また、微細化とともに電流密度が増大するため、エレクトロマイグレーション（ＥＭ）の向上も必要である。
そして、これらの課題を改善するためには、Ｃｕ配線・低誘電率層間膜を用いた多層配線技術の導入が重要であると考えられている。
【０００３】
Ｃｕ配線は、従来のＡｌ合金配線に比べて電気抵抗が約３分の２であり、配線抵抗の低減を実現できる材料である。また、Ａｌ合金配線よりも高いＥＭ耐性が期待される材料である。
そのため、既に実際のデバイスへの導入もはじめられている。Ｃｕ配線の形成方法としては、一般的にダマシン法を用いている。以下にダマシン法を用いたＣｕ配線形成の手法を述べる。
まず、層間絶縁膜にフォトリソグラフィ・エッチングを用いて配線溝（Ｔｒｅｎｃｈ）のパターンを形成し、絶縁膜中へＣｕの拡散を防止するための膜（バリアメタル膜）を成膜した後に、Ｃｕ膜を配線溝の中に埋め込み、その後に絶縁膜上の余剰Ｃｕ膜をＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ　）などを用いて除去することによって形成する。
【０００４】
上記のバリアメタル膜材料は、一般的にはスパッタ法にて成膜されたＴａ、ＴａＮが用いられている。
しかしながら、デバイスの微細化・集積化が進むに従い、配線間の接続孔（Ｖｉａ）　の内部に被覆性良くバリアメタル膜を成膜することが困難となり、次世代のデバイスにおいては、ＣＶＤ（ｃｈｅｍｉｃａｌ　ｖａｐｏｒ　ｄｅｐｏｓｉｔｉｏｎ　）法によるバリアメタル成膜が必要であると考えられ研究開発されている。
なかでも、ＣＶＤ法を用いたＷＮ膜は、次世代のバリアメタル膜として有力な候補の１つであると考えられている（例えば、非特許文献１参照）。
【０００５】
【非特許文献１】
Ｍ．　Ｈａｒａｄａ，　Ｅ．　Ｍｉｚｕｎｏ　ａｎｄ　Ｎ．　Ｇｏｎｏｈｅ，　ｏｎ　Ａｄｖａｎｃｅｄ　Ｍｅｔａｌｌｉｚａｔｉｏｎ　Ｃｏｎｆｅｒｅｎｃｅ　２０００，　ｐｐ．３９７−４０２．
【０００６】
【発明が解決しようとする課題】
しかしながら、バリアメタル材料としてＷ、ＷＮ、Ｔｉ、ＴｉＮなどを用いた場合、ＣＭＰ処理中にガルバニック腐食が発生することが報告されている。
このガルバニック腐食とは、Ｃｕとバリアメタルとの間の液中電位差から生じる局部電流によって、バリアメタルのイオン化消失が進む現象である。
図４は、このＣＭＰ処理中に生じるバリアメタルのガルバニック腐食現象を示す説明図である。
図示のように、シリコン酸化膜１０に設けた配線溝内にバリアメタル膜１２を介してＣｕ配線１４が形成され、ＣＭＰ処理用のスラリー１６内に配置されており、バリアメタル膜１２のスラリー内に露出した部分にＷＮイオン化消失が生じている。
【０００７】
特に、Ｗ、ＷＮ、Ｔｉ、ＴｉＮなどように、Ｃｕに対する電位が大きく異なる（Ｃｕに対し、卑の電位）物質については、その値に対応して腐食が悪化することが報告されている。
そして、このようなガルバニック腐食によってＷＮ膜が消失した箇所を起因として、図５に示すように、Ｃｕ配線１４の腐食１４Ａが引き起こされる現象が発生している。
一方、バリアメタル膜としてはその機能上、比抵抗値が低いことが好ましい。
【０００８】
そこで本発明の目的は、バリアメタルの比抵抗を低い値に維持しつつ上述のようなバリアメタルのガルバニック腐食に伴うＣｕ配線の腐食を防止することができる半導体素子及びその製造方法を提供することにある。
【０００９】
【課題を解決するための手段】
本発明は前記目的を達成するため、絶縁膜に形成された配線溝パターンと、前記配線溝パターンにバリアメタル膜を介して設けられるＣｕ配線とを有し、前記バリアメタル膜がＷＮ膜よりなり、前記ＷＮ膜は、ＮとＷとの原子比Ｎ／Ｗが０．７以上２．０以下の組成で構成されていることを特徴とする。
【００１０】
また本発明は、絶縁膜に配線溝のパターンを形成する工程と、前記配線溝の内側にバリアメタル膜を形成する工程と、前記配線溝内にバリアメタル膜を介してＣｕ配線を形成する工程とを有し、前記バリアメタル膜をＷＮ膜で形成し、かつ、ＮとＷとの原子比Ｎ／Ｗを０．７以上２．０以下の組成で前記ＷＮ膜を形成することを特徴とする。
【００１１】
本発明の半導体素子及びその製造方法では、Ｃｕ配線のバリアメタル膜にＷＮ膜を用い、このＷＮ膜を、ＮとＷとの原子比Ｎ／Ｗを０．７以上２．０以下の組成としたので、バリアメタルの比抵抗を低い値に維持しつつバリアメタルのガルバニック腐食に伴うＣｕ配線の腐食を防止することができる。
【００１２】
【発明の実施の形態】
以下、本発明による半導体素子及びその製造方法の実施の形態例について説明する。
本実施の形態は、Ｃｕ配線を用いた場合のバリアメタル膜におけるガルバニック腐食を防止するために、バリアメタル膜にＷＮ膜を用い、さらにこのＷＮ膜の組成を定義するものである。
【００１３】
まず、上述したガルバニック腐食を評価するために、Ｃｕ材料とバリアメタル材料をスラリー中に浸して、Ｃｕとバリアメタルとの間に流れる電流値の測定を実施した。
図２は、その実験結果を示す説明図であり、スラリー槽２０内にＣｕ電極２２とバリアメタル（ＷＮ）電極２４を含浸し、電流計２６によって電流値を測定する。
ＷＮ電極２４側では、Ｗのイオン化が進み、ＷＮ膜が消失する。その時、Ｃｕとバリアメタルとの間で流れる電流値が小さいほど、Ｃｕとバリアメタルとの間の電位差が小さくなり、ガルバニック腐食が起こりにくいことを示している。
【００１４】
図３は、Ｃｕ−バリアメタル（ＷＮ）間の電流値のＷＮ組成依存特性を示す説明図であり、縦軸が電流を示し、横軸が原子比Ｎ／Ｗを示している。
図示のように、Ｎの比率が高くなるほど電流値は低下する結果が得られる。
また、実際にＣＭＰ処理を実施して、腐食が発生したバリアメタル膜の場合の電流値及び、発生しなかった場合の電流値も図中に破線αで示している。
この結果から、ＷＮ中の原子比Ｎ／Ｗが０．７以上の場合は、ＷＮのイオン化が進みにくくなるために、ガルバニック腐食の抑制が可能になると考えられる（ただし、腐食電流値は使用するスラリーによって変化するので、電流値の絶対値は定義する必要ない）。
一方、原子比Ｎ／Ｗを大きくするほど比抵抗は大きくなる傾向があり、バリアメタル膜としてはその機能上、比抵抗が低いことが好ましく、この点からすると、ＷＮ膜は、ＮとＷとの原子比Ｎ／Ｗが２．０以下が好ましい。
それらのトレードオフを考慮してバリアメタル膜は、ＮとＷとの原子比Ｎ／Ｗが０．７以上２．０以下の組成で構成されていることが望ましい。
【００１５】
したがって、本実施の形態では、バリアメタル膜をＮとＷの原子比Ｎ／Ｗが０．７以上２．０以下の組成を有するＷＮ膜より形成することにより、バリアメタルの比抵抗を低い値に維持しつつ、Ｃｕ配線の腐食を有効に防止した半導体素子を提供するものである。
なお、Ｃｕ配線には、ビアプラグやコンタクトプラグのプラグ部を含む場合もあるものとし、例えばデュアルダマシン法やシングルダマシン法による製造方法にも適用できるものである。
【００１６】
次に、本実施の形態による半導体素子の製造方法の具体的実施例について説明する。
図１は、本実施例による半導体素子の製造方法を示す断面図である。
［工程１］
まず、図１（Ａ）においては、半導体素子基板１の上に、層間絶縁膜２を成膜する。その後、フォトリソグラフィ、エッチング工程によりトレンチ構造の配線溝パターン２Ａを形成する。
なお、図示しないが、ここでトレンチ構造の配線溝パターンによらず、デュアルダマシン構造（配線溝とプラグ用ホールを含む構造）の場合をも含むものとし、パターン形状は特に限定しないものとする。
【００１７】
［行程２］
次に、図１（Ｂ）に示すように、バリアメタル膜としてのＷＮ膜３を例えばＣＶＤ法を用いて成膜する。
例えば以下のような成膜条件とする。
（１）プロセス圧力：４０Ｐａ
（２）プロセスガス：ＷＦ６　＝３．３ｓｃｃｍ、ＳｉＨ４　＝１１６ｓｃｃｍ、ＮＨ３　＝７ｓｃｃｍ　　、Ａｒ＝８０ｓｃｃｍ
（３）基板加熱温度：３８０°Ｃ
（４）膜厚：１００Å
上記の成膜条件により、ＮとＷとの原子比Ｎ／Ｗが０．７のＷＮ膜が得られた。
【００１８】
あるいは、バリアメタル膜としてのＷＮ膜３を例えばＰＶＤ法を用いて成膜する。
例えば以下のような成膜条件とする。
（１）ターゲット：Ｗ
（２）パワー　：４ｋＷ
（３）プロセスガス：Ａｒ＝６ｓｃｃｍ　、Ｎ２＝２５ｓｃｃｍ
（４）基板加熱温度：１５０°Ｃ
（５）膜厚：１００Å
上記の成膜条件により、ＮとＷとの原子比Ｎ／Ｗが１．０６のＷＮ膜が得られた。
ただし、バリアメタルの成膜方法は以上の条件に限定する必要なく、またＣＶＤ法、ＰＶＤ法に限定する必要も無い。
その後、例えば、Ｃｕシード層成膜後に電解めっきによるＣｕ膜を成膜するなどの手法を用いて、トレンチ溝の内部にＣｕ膜４の埋め込みを行う。
【００１９】
［工程３］
次に、図１（Ｃ）に示すように、層間絶縁膜２の上のＣｕ膜４及びＷＮ膜３を、例えばＣＭＰ（ｃｈｅｍｉｃａｌ　ｍｅｃｈａｎｉｃａｌ　ｐｏｌｉｓｈｉｎｇ　）法等を用いて除去し、Ｃｕ配線を形成する。
【００２０】
以上のような本実施の形態例では、バリアメタル膜の比抵抗を低い値に維持しつつＣＭＰ処理時のガルバニック腐食を抑制することが可能になり、バリアメタル膜やＣｕ膜の消失無しにＣｕ配線を形成することができるので、ＥＭやストレスマイグレーション（ＳＭ）を耐性が向上した信頼性の高い配線を実現することが可能であると考えられる。
【００２１】
また、ＷＮの膜中のＮ組成が大きくなると、膜の比抵抗が増大する傾向であることが知られているが、図３の点βで示した、原子比Ｎ／Ｗ＝１．０６の点において比抵抗値約３５０μΩｃｍが得られており、低い値の比抵抗値が得られている。
したがって、このように比抵抗値と腐食耐性を考慮しながら、ＮとＷとの原子比Ｎ／Ｗが０．７以上２．０以下の範囲内で原子比Ｎ／Ｗを決定することで、トータルのＣｕ配線抵抗に影響が少ない実用可能なバリアメタル膜が提供される。
【００２２】
なお、以上のような本実施の形態による半導体素子の構造及び製造方法は、Ｃｕ配線（及びＣｕプラグ）を用いたＩＣ素子や固体撮像素子等、各種の半導体素子及びその製造方法に広く適用し得るものである。
【００２３】
【発明の効果】
以上説明したように本発明の半導体素子及びその製造方法によれば、Ｃｕ配線のバリアメタル膜にＷＮ膜を用い、このＷＮ膜の組成を、ＮとＷとの原子比Ｎ／Ｗを０．７以上２．０以下としたことから、バリアメタルの比抵抗を低い値に維持しつつ、バリアメタルのガルバニック腐食に伴うＣｕ配線の腐食を防止することができ、半導体素子の品質や信頼性の向上に寄与できる効果がある。
【図面の簡単な説明】
【図１】本発明の実施の形態例による半導体素子の製造方法を示す断面図である。
【図２】本発明の実施の形態例において、ガルバニック腐食を評価するために、Ｃｕ材料とバリアメタル材料をスラリー中に浸して、Ｃｕとバリアメタルとの間に流れる電流値を測定した場合の実験結果を示す説明図である。
【図３】本発明の実施の形態例で用いるＣｕ−バリアメタル（ＷＮ）間の電流値のＷＮ組成依存特性を示す説明図である。
【図４】従来のＣｕ配線形成工程においてＣＭＰ処理中に生じるバリアメタルのガルバニック腐食現象を示す説明図である。
【図５】ガルバニック腐食に伴うＣｕ配線１４の腐食現象を示す拡大断面図である。
【符号の説明】
１……半導体素子基板、２……層間絶縁膜、３……ＷＮ膜、４……Ｃｕ膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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