(57)【要約】      （修正有）【課題】  メモリセルがその製造後に、いずれの状態への書込みがなされたとしてもその事実を判定可能とする。【解決手段】  メモリセル１は、１つの非書き込み状態が含まれる少なくとも２つの検出可能状態を有しており、２つの読み出し電圧印加端子４，５間に直列に少なくとも１つの第１の分岐を備えており、第１の所定差の異なる値を有する２つの切り替え可能な抵抗を並列に備えている前置読み出し段６，７と、ポリシリコン書き込み抵抗Ｒｐ１，Ｒｐ２から形成されており、この書き込み抵抗の端子が、その値の非可逆的減少を引き起こすことが可能な書き込み回路によってアクセス可能である書き込み段とを備えている。【選択図】  図１
2004164834.tif 000002
【特許請求の範囲】
【請求項１】
非書き込み状態を含む少なくとも２つの検出可能状態を有しており、２つの読み出し電圧（Ｖｒ）印加端子（４，５）間に直列に少なくとも１つの第１の分岐（２）を備えたメモリセル（１；４０）であって、
第１の所定差（ΔＲｇ）の異なる値を有する２つの切り替え可能な抵抗（Ｒｇ１，Ｒｇ２，Ｒｇ３，Ｒｇ４；Ｒｇ，Ｒｇ＋ΔＲｇ）を並列に備えている前置読み出し段（６；４１）と、
ポリシリコン書き込み抵抗（Ｒｐ１，Ｒｐ２；Ｒｐ）から形成されており、該書き込み抵抗の端子（１４，１５；４３）が、該書き込み抵抗の値の非可逆的減少（ΔＲｐ）を引き起こすことが可能な書き込み回路によってアクセス可能である書き込み段（９；４２）と
を備えていることを特徴とするメモリセル。
【請求項２】
書き込み抵抗値（Ｒｐ１、Ｒｐ２；Ｒｐ）の前記減少（ΔＲｐ）が、あらかじめ決定されており、前記前置読み出し段（６；４１）の抵抗（Ｒｇ１，Ｒｇ２，Ｒｇ３，Ｒｇ４；Ｒｇ，Ｒｇ＋ΔＲｇ）間の前記第１の差（ΔＲｇ）よりも大きくなるように選択されていることを特徴とする請求項１に記載のメモリセル。
【請求項３】
書き込み抵抗（Ｒｐ１、Ｒｐ２；Ｒｐ）の両端に読み出し電圧（Ｖｒ）よりも大きな書き込み電圧（Ｖｐ）を印加可能であるスイッチ（Ｋ１４，Ｋ１５；Ｋｐ１）を備えていることを特徴とする請求項１に記載のメモリセル。
【請求項４】
書き込み段（９；４２）に対して前置読み出し段（６；４１）を切り離すための少なくとも１つのスイッチ（Ｋ１０，Ｋ１１；Ｋｐ２）を備えていることを特徴とする請求項１に記載のメモリセル。
【請求項５】
セル状態の読み出しが、前記前置読み出し段（６；４１）の前記切り替え可能な抵抗（Ｒｇ１，Ｒｇ２，Ｒｇ３，Ｒｇ４；Ｒｇ，Ｒｇ＋ΔＲｇ）が交互に選択される２つの連続したステップ（Ａ，Ｂ）中において実行されることを特徴とする請求項１に記載のメモリセル。
【請求項６】
書き込み抵抗（Ｒｐ）の前記端子（４３）が、書き込み抵抗が非書き込み状態である際に、２つの読み出しフェーズ（Ａ，Ｂ）における読み出し端子（４３）によって得られる電圧レベルの間の中間レベルであるように選択される少なくとも１つの参照電圧（Ｖｒｅｆ）を受け取る第２の端子を有する読み出しアンプ（５０）の第１の端子に接続可能であるセルの読み出し端子を構成していることを特徴とする請求項５に記載のメモリセル。
【請求項７】
第１の分岐（２）と同一の構造を有する第２の分岐（３）を備えており、書き込み可能な抵抗（Ｒｐ１，Ｒｐ２）の各々が、他方の分岐のトランジスタ（ＭＮ２，ＭＮ１）と共にフリップフロップとして組み立てられているトランジスタ（ＭＮ１，ＭＮ２）によって、前置読み出し段（６）とは反対側の読み出し電圧印加端子（５）に接続されていることを特徴とする請求項１に記載のメモリセル。
【請求項８】
第２の分岐（３）の切り替え可能な抵抗（Ｒｇ３，Ｒｇ４）が、各分岐において選択された抵抗のそれぞれの値が反転するように、第１の分岐（２）の切り替え可能な抵抗（Ｒｇ１，Ｒｇ２）と同時に制御可能であることを特徴とする請求項７に記載のメモリセル。
【請求項９】
書き込み抵抗（Ｒｐ１，Ｒｐ２）に適用される可能性のある非可逆的な値の減少（ΔＲｐ）が、前置読み出し抵抗（Ｒｇ１，Ｒｇ２，Ｒｇ３，Ｒｇ４）間の差（ΔＲｇ）と、非書き込み状態にある書き込み抵抗（Ｒｐ１，Ｒｐ２）間の第３の公称値差（Ｅ）との合計よりも大きくなるように選択されていることを特徴とする請求項７に記載のメモリセル。
【請求項１０】
前置読み出し段の前記切り替え可能な抵抗がそれぞれ選択される２つの連続した読み出しステップを実行することを含むことを特徴とする請求項１から９のいずれか１項に記載のメモリセルの読み出し方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路に形成されるメモリセルの分野に関する。より具体的には、本発明は、セルの（製造後の）非書き込み状態（ｕｎｐｒｏｇｒａｍｍｅｄ  ｓｔａｔｅ）が、２つの書き込まれた状態（ｐｒｏｇｒａｍｍｅｄ  ｓｔａｔｅ）から判別され得るメモリセルの製造に関し、より特定的には、メモリセルが、その製造後に、いずれの状態へ書き込みがなされた事実も判別可能であるメモリセルの製造に関する。
【背景技術】
【０００２】
近年、このような機能を実現するために、最初の書き込みを固定し又は記憶する可融性素子における２ビットのカウンタに関する、いわゆる多重レベルメモリが一般的に使用されている。２カウンタビットの解釈が、このように形成されたメモリにおいて３つの状態を得ることを可能にする。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本発明は、３つの状態を有する、又は単一ビットの結果を与えるセルの非書き込み状態の検出を少なくとも備えたメモリセルを提供することを目的とする。
【０００４】
さらに特定的には、本発明は、それぞれのセル状態を切り離すためにカウンタを使用しないことを目的とする。
【０００５】
また、本発明は、一回限り書き込みのメモリセルを提供することを目的とする。
【０００６】
さらに、本発明は、マトリックス配列と共存できるメモリセルを提供することを目的とする。
【課題を解決するための手段】
【０００７】
以上の及び他の目的を達成するために、本発明は、１つの非書き込み状態が含まれる少なくとも２つの検出可能状態を有しており、２つの読み出し電圧印加端子間に直列に少なくとも１つの第１の分岐を備えており、
第１の所定差の異なる値を有する２つの切り替え可能な抵抗を並列に備えている前置読み出し段と、
ポリシリコン書き込み抵抗から形成されており、この書き込み抵抗の端子が、その値の非可逆的減少を引き起こすことが可能な書き込み回路によってアクセス可能である書き込み段とを備えたメモリセルを提供する。
【０００８】
本発明の実施形態によれば、前述の書き込み抵抗値の減少は、あらかじめ決定されかつ前置読み出し段の抵抗間の前述の第１の差よりも大きくなるように選択される。
【０００９】
本発明の実施形態によれば、セルは、書き込み抵抗の両端間に、読み出し電圧よりも大きな書き込み電圧を印加可能なスイッチを備えている。
【００１０】
本発明の実施形態によれば、セルは、書き込み段に対して前置読み出し段を切り離すための少なくとも１つのスイッチを備えている。
【００１１】
本発明の実施形態によれば、セル状態の読み出しは、前置読み出し段の切り替え可能な抵抗が交互に選択される２つの連続したステップ中において実行される。
【００１２】
本発明の実施形態によれば、書き込み抵抗が非書き込み状態である際に、書き込み抵抗の端子が、２つの読み出しフェーズにおいて読み出し端子によって得られる電圧レベルの間の中間レベルであるように選択される少なくとも１つの参照電圧を受け取る第２の端子を有する読み出しアンプの第１の端子に接続可能なセルの読み出し端子を構成している。
【００１３】
本発明の実施形態によれば、セルは第１の分岐と同一の構造を有する第２の分岐を備えており、書き込み可能な抵抗の各々が、他の分岐のトランジスタと共にフリップフロップとして組み立てられているトランジスタによって、前置読み出し段とは反対側にある読み出し電圧印加端子に接続されている。
【００１４】
本発明の実施形態によれば、各分岐において選択された抵抗のそれぞれの値が反転するように、第２の分岐の切り替え可能な抵抗が、第１の分岐の切り替え可能な抵抗と同時に制御可能である。
【００１５】
本発明の実施形態によれば、書き込み抵抗に印加される可能性が高い非可逆的な値減少は、前置読み出し抵抗間の差と、非書き込み状態における書き込み抵抗間の第３の公称値差との合計よりも大きくなるように選択される。
【００１６】
また、本発明は、読み出し及び書き込みモードにおいて、少なくとも２つの状態を備えたメモリセルを制御する方法を提供する。
【発明を実施するための最良の形態】
【００１７】
本発明における前述の目的、特徴及び利点が、添付図面に関連した特定の実施形態についての、以下の限定されない記載において詳細に述べられる。
【００１８】
異なる図面において、同一の要素は、同一の参照番号を用いて示されている。明瞭化のため、本発明の理解に必要である構成要素のみが図面に示されており、さらに以下に記載される。特に、本発明によるメモリセルの、又はこの型の幾つかのメモリセルによるネットワークの取り得る状態を利用する回路については、詳述されていない。本発明は、検出された状態をどのように利用するものについても実施され得る。
【００１９】
図１は、非書き込み状態が含まれる少なくとも２つの検出可能な状態を備えた、本発明によるメモリセルの第１の実施形態を示す。
【００２０】
セル１は、供給電圧Ｖｒの印加端子４及び５間に、２つの同一の並列の分岐２、３を備えている。端子５は一般的にグランドを表している。分岐２、３の各々は、それぞれ、書き込み段８、９と直列の前置読み出し段６、７を備えている。前置読み出し段６、７の各々は、端子４と、対応する書き込み段８又は９（端子１０、１１のそれぞれ）との間で並列して接続されている、２つの切り替え可能な抵抗Ｒｇ１及びＲｇ２、Ｒｇ３及びＲｇ４を、それぞれ備えている。これらの抵抗の切り替えは、即ち回路中に抵抗の各々を導入することは、それぞれ、スイッチＫ１、Ｋ２、Ｋ３又はＫ４によって確保される。分岐２及び３の抵抗Ｒｇ１及びＲｇ３を切り替えるスイッチＫ１及びＫ３は、第１の前置読み出し信号Ｐｌ１によって共に制御される。抵抗Ｒｇ２及びＲｇ４を回路に導入するスイッチＫ２及びＫ４は、第２の信号Ｐｌ２によって制御される。
【００２１】
本発明によれば、抵抗Ｒｇ１、Ｒｇ２、Ｒｇ３、Ｒｇ４は、逆の制御を用いて２つずつ同じ値を有するように選択される。言い替えると、抵抗Ｒｇ１及びＲｇ４の値が同一であり、一方、抵抗Ｒｇ２及びＲｇ３の値が同一でありかつ２つの他の抵抗よりも所定値ΔＲｇだけ大きい。
【００２２】
書き込み段８、９の各々は、対応する前置読み出し段６又は７（端子１０、１１）との間に直列に接続された、書き込み段、書き込み可能な抵抗Ｒｐ１、Ｒｐ２及び読み出し確認トランジスタ（例えば、Ｎ−チャネルＭＯＳトランジスタ）ＭＮ１、ＭＮ２から前置読み出し段を切り離すためのスイッチＫ１０、Ｋ１１を備えている。トランジスタＭＮ１及びＭＮ２のそれぞれのゲートは交差しており、即ち、分岐２のトランジスタＭＮ１のゲートが、分岐３のトランジスタＭＮ２との抵抗Ｒｐ２の接合点１３に接続されており、一方、トランジスタＭＮ２のゲートが、トランジスタＭＮ１との抵抗Ｒｐ１の接合点１２に接続されている。接合点１２及び１３は、それぞれ、セル１の直接（状態Ｌ）及び反転出力端子を形成している。
【００２３】
本発明によれば、抵抗Ｒｐ１及びＲｐ２はポリシリコン抵抗であり、図３及び４と関連して以下に述べるように、その抵抗値は非可逆的減少によって書き込み可能（ｐｒｏｇｒａｍｍａｂｌｅ）である。ポリシリコン抵抗Ｒｐ１又はＲｐ２のうちの１つが、その抵抗値が最大となる電流よりも大きな電流を受けた場合、公称動作範囲内の電流に戻ったときにその抵抗値に非可逆的減少が生じることだけ、ここでは述べておかなければならない。本発明によって使用されるポリシリコン抵抗の公称動作電流範囲は数百マイクロアンペア未満であり、ほとんどの場合、数十マイクロアンペア未満である。書き込み電流の振幅は１ミリアンペアのオーダである。対応する抵抗が最大値となる電流よりも大きい、抵抗Ｒｐ１及びＲｐ２の書き込み電流は、これらの抵抗の端子１２及び１４、１５及び１３のそれぞれの間にセルの通常の供給電圧Ｖｒよりも大きな書き込み電圧Ｖｐを印加することによって得られる。変更態様として、図１に示されたように、読み出しトランジスタＭＮ１及びＭＮ２が対応する電圧に耐える条件の下に、電圧Ｖｐが端子１４、１５のそれぞれとグランド５との間に印加される。書き込み電流が流される抵抗Ｒｐ１又はＲｐ２の選択は、書き込み電圧Ｖｐの印加端子１６に抵抗Ｒｐ１及びＲｐ２の端子１４及び１５を接続するスイッチ（例えば、ＭＯＳトランジスタ）Ｋ１４、Ｋ１５のそれぞれによって実行される。
【００２４】
書き込みスイッチＫ１０及びＫ１１は、必須の機能として、抵抗Ｒｇ１〜Ｒｇ４及びスイッチＫ１〜Ｋ４をこれらを破壊可能である電圧の印加から保護するため、前置読み出し段をセルの下側段の書き込みから切り離さなければならない。
【００２５】
変更態様によれば、スイッチＫ１、Ｋ２、Ｋ３、Ｋ４が書き込み電圧Ｖｐと読み出し電圧Ｖｒとの電圧差に耐えることができるならば、スイッチＫ１０、Ｋ１１の役割は、スイッチＫ１、Ｋ２、Ｋ３、Ｋ４によって行われてもよい。
【００２６】
本発明によれば、抵抗Ｒｐ１及びＲｐ２は、Ｅだけ異なる公称値を有するように選択される。次いで、この２つの抵抗のうちの１つへの書き込み電圧Ｖｐの印加が、書き込まれた抵抗とその公称値を維持している他の抵抗との間においてＥよりも大きなΔＲｐの値の差を生じさせるように選択される。
【００２７】
本発明によれば、異なる抵抗における値とそれらのそれぞれの差との関係は、以下のように選択される。
（１）値がＲｇである前置読み出し抵抗Ｒｇ１とＲｇ３との差、値がＲｇであるＲｇ４とＲｇ２との差ΔＲｇは、書き込み抵抗Ｒｐ１とＲｐ２との間の初期の（固有の）不均衡Ｅよりも大きくなるように選択される。この関係は、抵抗間にどのような製造ばらつきがあっても留意されることが確認される。
（２）書き込み抵抗Ｒｐ１及びＲｐ２の微分ΔＲｐは、前置読み出し抵抗間の差ΔＲｇと書き込み抵抗Ｒｐ１及びＲｐ２の固有の差Ｅとの合計よりも大きくなるように選択される。
【００２８】
好ましくは、技術的な製造ばらつきを考慮した上で、差Ｅはできる限り小さくなるように選択される。言い換えれば、差Ｅは、抵抗と直列のオンとなったスイッチのばらつきを含む全ての抵抗における技術的な最大見込み製造ばらつきにおおよそ対応する。
【００２９】
図２は、抵抗Ｒｐ１及びＲｐ２の値に従う信号Ｐｌ１、Ｐｌ２、及びＬの波形例をそれぞれ表示するタイミングチャートとして、図１に示されたようなメモリセル１の動作を示す。図２は、３つの可能なセル状態、即ち、非書き込み状態、状態１への書き込み及び状態０への書き込みを示す。
【００３０】
本発明によれば、メモリセル状態の読み出しは、２つのステップにおいて実行される。
【００３１】
図２の左手部分においては、セルの非書き込み状態が想定されている。第１のステップＡにおいて、１つの信号Ｐｌ１又はＰｌ２（例えば、スイッチＫ１及びＫ３をオンにする、時刻ｔ１における信号Ｐｌ１）が作動する。このステップは読み出しであり、スイッチＫ１０及びＫ１１がオンであり、その間、スイッチＫ２及びＫ４並びにスイッチＫ１４及びＫ１５がオフであり、信号Ｐｌ２並びに信号Ｐｇ１及びＰｇ２が非作動状態であることが想定される。抵抗Ｒｇ３はＲｇ＋ΔＲｇに等しく、抵抗Ｒｐ１及びＲｐ２は製造直後の状態である（即ち、非書き込み状態であって、それぞれ値Ｒｎｏｍ及びＲｎｏｍ＋Ｅを示している）ので、分岐２の全抵抗値はＲｇ＋Ｒｎｏｍに等しく、分岐３の全抵抗値はＲｇ＋ΔＲｇ＋Ｒｎｏｍ＋Ｅに等しい。これはノード１２及び１３の電圧間の不均衡をもたらし、ノード１２の電圧がノード１３の電圧よりも大きくなる。これは、トランジスタＭＮ２のより速い導通を与え、この導通が、トランジスタＭＮ１をオフにすることによって検出される状態を安定化する。本例では、従って、状態Ｌがハイ状態（１）である。慣例上１として表されるこのハイ状態は、例えば、メモリと又は読み出し結果を利用するための回路と結合した一時レジスタ（図示なし）内に記憶される。第１の読み出しステップＡは、スイッチＫ１及びＫ３がオフとなると共に時刻ｔ２において終了する。時刻ｔ３において、各分岐の２つの抵抗が同時に導通するのを回避するためにわずかに遅れて、信号Ｐｌ２が、スイッチＫ２及びＫ４をオンにするために作動する。時刻ｔ２及びｔ３の間、スイッチＫ１及びＫ３がオフとなることにより、出力状態Ｌ（ノード１２）が（図２において×によって示されている）浮動状態となる。時刻ｔ３において、スイッチＫ２及びＫ４がオンとなることにより、分岐２の全抵抗値がＲｇ＋ΔＲｇ＋Ｒｎｏｍとなり、分岐３の全抵抗値がＲｇ＋Ｒｎｏｍ＋Ｅとなる。抵抗Ｒｇ１〜Ｒｇ４は、ΔＲｇがＥよりも大きくなるように設定されるため、分岐２の抵抗値は、この時点で分岐３の抵抗値よりも大きくなる。これは、第２の読み出しステップＢにおいてメモリセルの反転不均衡をもたらし、ノード１２における電圧がノード１３の電圧よりも小さくなる。（慣例上０として表される）このロー出力状態は、既に述べたように、トランジスタＭＮ１及びＭＮ２によって安定化される。
【００３２】
反転している信号Ｐｌ１及びＰｌ２によるセルの２つの連続した読み出しを用いて、２つの異なる連続した状態が同じ端子１２において得られる場合、これは、セル１がブランクであること、即ち製造直後のような非書き込み状態であると知ることができる。
【００３３】
ここで、１つの抵抗Ｒｐ１又はＲｐ２（例えば、抵抗Ｒｐ１）が、その抵抗値が非可逆的減少するように書き込まれていると想定する（図２の中央部）。本発明によれば、そのような書き込みは、ΔＲｐだけ抵抗値を減少させるものである。
【００３４】
２つのステップＡ及びＢから形成される読み出しサイクルを再現することによって、最初に、スイッチＫ１及びＫ３がオンとなる。分岐２の全抵抗値は、Ｒｇ＋Ｒｎｏｍ−ΔＲｐである。分岐３の抵抗値は、Ｒｇ＋ΔＲｇ＋Ｒｎｏｍ＋Ｅである。２つの分岐間の抵抗値の不均衡（分岐３においてより大きい）は、トランジスタＭＮ１及びＭＮ２によって既に確認されたように、ノード１２においてハイ状態をもたらす。第２の読み出しステップＢ（スイッチＫ２及びＫ４がオン）においては、分岐２の全抵抗値は、Ｒｇ＋ΔＲｇ＋Ｒｎｏｍ−ΔＲｐである。分岐３の抵抗値は、Ｒｇ＋Ｒｎｏｍ＋Ｅである。ΔＲｐがΔＲｇよりも大きいため、分岐３の抵抗値は分岐２の抵抗値よりも大きいままである。従って、依然として、ハイ状態はノード１２上に存在している。従って、上述したブランク状態Ｖから充分に判別可能である書き込み状態１が存在している。
【００３５】
ここで、抵抗Ｒｐ１が公称値Ｒｎｏｍのままであり、抵抗Ｒｐ２の値がΔＲｐだけ非可逆的減少するように書き込まれていると想定する（図２の右手部分）。
【００３６】
第１の読み出し状態Ａにおいて、分岐２の全抵抗値は、Ｒｇ＋Ｒｎｏｍであり、分岐３の全抵抗値は、Ｒｇ＋ΔＲｇ＋Ｒｎｏｍ＋Ｅ−ΔＲｐである。ΔＲｐは和ΔＲｇ＋Ｅよりも大きくなるように選択されるため、分岐３の抵抗値は分岐２の抵抗値よりも小さい。これは、第１の読み出しステップの間、端子１２にロー状態Ｌをもたらす。第２の読み出しステップＢにおいては、分岐２の全抵抗値は、Ｒｇ＋ΔＲｇ＋Ｒｎｏｍであり、分岐３の全抵抗値は、Ｒｇ＋Ｒｎｏｍ＋Ｅ−ΔＲｐである。ΔＲｐはＥよりも大きいため、ここでは分岐３の抵抗値は、依然として分岐２の抵抗値よりも小さい。このように、再度、ロー状態が第２の読み出しステップにおいて端子１２に出現する。このロー状態はメモリセルの書き込まれた状態０に対応する。
【００３７】
メモリセルの読み出し端子の状態が２つの読み出しステップにおいて異なっている唯一の場合は、セルがブランク、即ち1度も書き込みされていない場合であることが、前述したことから理解できる。
【００３８】
なお、前述の記載においては、オンとなったスイッチと直列の抵抗は、それら抵抗値が２つの分岐に同一に寄与しているため（Ｅの決定においては考慮され得る技術的なばらつきは無視する）、考慮されていない。
【００３９】
図１のメモリセル１が、第１の書き込みの後、限られた回数、再書き込みされ得ることに注意すべきである。実際に、第１の書き込みにおいては書き込まれなかった抵抗Ｒｐ１及びＲｐ２の抵抗値の減少が引き起こされ、ブランク状態に戻されるか、又はセルが反転状態に書き込まれる可能性がある。
【００４０】
しかしながら、本発明の好ましい、特にいわゆるセキュリティ用途に適用される実施形態においては、セルが再書き込みされる可能性がなくかつ第１の書き込み後にブランク状態に戻る可能性もないことを保証することが望まれる。この目的のため、書き込みを実行（許可）する前に、出力Ｌの読み出しがセルがブランクであると完全に示していることを確認しなければならない。
【００４１】
図３は、この目的を達成可能とする書き込み制御回路２０の実施形態を示す。図３においては、セル１は示されていない。特に、図３の回路は、信号Ｐｇがハイ状態であることによって認識された、状態ＤＡＴＡの書き込み制御において、スイッチＫ１４及びＫ１５の制御信号Ｐｇ１及びＰｇ２を生成することができる。
【００４２】
回路２０は、反転された信号Ｐｌ１及びＰｌ２をそれぞれのクロック入力端子で受け取り、データ入力端子が信号Ｌを供給するセルの出力ノード１２に接続されている２つのフリップフロップ２１及び２２を備えている。フリップフロップ２１及び２２の直接出力端子は、ＸＯＲ型ゲート２３の入力端子に接続されている。ゲート２３の出力端子はフリップフロップ２４のデータ入力端子に接続されており、そのクロック入力端子はハイ状態において作動している読み出し制御信号Ｒｄの反転信号を受け取るように構成されている。このように、フリップフロップ２４は、読み出しサイクルの終了を示している信号Ｒｄの立下がりエッジによってトリガされる。フリップフロップ２４は、２つの３値入力ＡＮＤ型ゲート２５及び２６の入力端子に接続され、これらゲートのそれぞれの出力端子はスイッチＫ１４及びＫ１５に対して信号Ｐｇ１及びＰｇ２を供給する。ゲート２５及び２６は、ゲート２６に到達する前にインバータ２７を通過し、書き込まれるべきビットの状態を提供する信号ＤＡＴＡと、書き込み要求信号Ｐｇとを受け取る。
【００４３】
スイッチＫ１４及びＫ１５のうちの１つをオンにすることによるセル１における状態０又は１の書き込みは、フリップフロップ２４がハイ状態を与える場合、ゲート２５及び２６のうちの１つによってのみ許容される。ここでは、セル１の読み出しサイクルの終了を示す信号Ｒｄの立下がりエッジにおいてフリップフロップ２１及び２２のうちの１つのみがハイ状態を与える場合にのみ、フリップフロップ２４のハイ出力状態が発生可能である。フリップフロップ２１及び２２は、信号Ｐｌ１及びＰｌ２のそれぞれの反転によって制御されているため、２つの読み出しフェーズ（図２のＡ及びＢ）の終端において、セル１の出力に現れる状態を読み出す。従って、セルがブランクである場合にのみ、ゲート２３は、読み出しサイクルの終端において、ハイ状態を提供し、書き込みを許可する。
【００４４】
このようなワイヤード論理回路の形成は、セル１の１回限りの非可逆的な書き込みを保証可能とする。
【００４５】
変更態様として、抵抗Ｒｐ１及びＲｐ２の書き込み電流は、書き込まれた抵抗によって達した値が、他の抵抗が（例えば、同じ強制電流の印加によって）、より低い値に達せないような値となるように選択される。
【００４６】
本発明の利点は、本発明は、製造後にメモリセルの第１の書き込みの非可逆的な記録を不可能にし、この書込みをセルの単一出力ビットを分析することによって検出可能とすることである。
【００４７】
本発明の他の利点は、本発明は、３つの１回限りの書き込み状態を有するメモリセルを形成することができる点である。
【００４８】
図４は、本発明のセル特性における、１つの抵抗Ｒｐ１又はＲｐ２のうちの１つを形成するポリシリコン抵抗の実施形態を示す。
【００４９】
このような（図４において３１として指定されている）抵抗は、絶縁基板３２上に堆積された層のエッチングによって得られたポリシリコンのトラック（バーとも呼ばれている）から形成される。基板３２は、集積回路基板から同じく形成されるか、又は抵抗３１のための絶縁基板若しくは同様のものを形成している絶縁層から形成される。抵抗３１は、その２つの端において、用途に応じて他の集積回路素子に抵抗バーを接続するための導電トラック（例えば、金属トラック）３３及び３４に接続されている。図４の簡略化された表示は、一般的に、集積回路を形成する様々な絶縁性及び導電性の層には言及していない。簡略化のために、絶縁基板３２上に設けられ、その上面の両端において２つの金属トラック３３及び３４と接触している抵抗バー３１のみが示されている。実際には、他の集積回路コンポーネントへの抵抗素子３１の接続は、このバー３１の両端から一直線状に伸長するより幅の広いポリシリコントラックによって得られる。言い換えれば、一般的に、抵抗素子３１はポリシリコントラックの残りの部分よりも幅の狭いトラック部分となるように形成される。
【００５０】
素子３１の抵抗値Ｒは次の公式によって与えられる。
Ｒ＝ρ（Ｌ／ｓ）
ここで、ρは、素子３１がエッチングされるトラックを形成している材料（ドーピングされているかもしれないポリシリコン）の抵抗率を表し、Ｌは素子３１の長さを表し、ｓはその断面積、即ちその厚さｅと幅ｌとの積を表す。素子３１の抵抗率ρは、特に、それを形成しているポリシリコンの想定されるドーピングに依存する。
【００５１】
ほとんどの場合、集積回路を形成する際に、抵抗は、いわゆる面抵抗値Ｒ□の概念を参照することによって与えられる。この面抵抗値は、材料の堆積された厚さによって割り算された材料の抵抗率であると規定される。素子３１の抵抗値を与える上記の関係を用いることにより、抵抗値は、次の関係によって与えられる。
Ｒ＝Ｒ□×Ｌ／ｌ
【００５２】
商Ｌ／ｌは、いわゆる、抵抗素子３１を形成する正方形の数に対応している。これは、上記から理解されるように、素子３１を形成するために並んで置かれた、製造技術に依存する与えられた寸法の正方形の数を表している。
【００５３】
従って、製造上、ポリシリコンの抵抗値は、いわゆる公称抵抗率及び抵抗値となる上述のパラメータに基づいて規定される。一般的に、ポリシリコンの厚さｅは、集積回路の他の製造パラメータによって設定される。例えば、この厚さは、集積回路のＭＯＳトランジスタのゲート用として所望される厚さに設定される。
【００５４】
本発明の特徴は、その値が非可逆的に減少することが望まれるポリシリコン抵抗（Ｒｐ）において、その抵抗値の（読み出しモードにおける）通常動作電流範囲を超過し、その抵抗値が最大値をクロスする際の電流よりも大きな書き込み電流、即ち強制電流を、一時的に強いることである。言い換えれば、動作電流範囲におけるポリシリコンの抵抗率は、対応する抵抗素子において動作電流範囲を超過する電流が流れることを一時的に強いることによって、安定的かつ非可逆的に減少する。
【００５５】
本発明の他の特徴は、抵抗値を減少させるために使用される電流は、可融性素子とは逆に、ポリシリコン素子に対して非破壊的である。
【００５６】
図５は、図４に示された素子型であるポリシリコン素子の流れる電流に対する抵抗値の曲線網を用いて、メモリセルの抵抗値の書込み設定をするための本発明の実施形態を示している。
【００５７】
抵抗素子３１（Ｒｐ）を製造するのに使用されたポリシリコンは、所定の寸法ｌ、Ｌ及びｅにおいて素子３１に抵抗値Ｒｎｏｍを与える公称抵抗率を示す。抵抗のこの公称（当初）値は、システムの動作電流範囲内において、即ち一般に１００μＡ未満の電流において、抵抗素子３１が安定状態で示す値に対応する。
【００５８】
本発明によれば、抵抗値を減少させ、非可逆的で安定した状態の例えばＲｎｏｍより小さな値Ｒ１に切り替えるために、素子３１の抵抗値Ｒが無限大ではなく最大となる電流Ｉｍよりも大きいいわゆる強制電流（例えばＩ１）が、抵抗素子３１の両端に印加される。図５に示すように、電流Ｉ１が抵抗素子３１にひとたび印加されると、集積回路の動作電流範囲Ａ１においては安定した抵抗値Ｒ１が得られる。実際、電流に対する抵抗値の曲線Ｓｎｏｍは、比較的低い（１００μＡ未満の）電流に対して安定している。この曲線は、数ミリアンペアのオーダの又はそれより大きな実質的により高い電流（範囲Ａ２）に対して、増大を開始する。この電流範囲において、曲線Ｓｎｏｍは電流値Ｉｍにおける抵抗値の最大値をクロスする。次いで、抵抗値は漸次、減少する。図５には、溶融するために一般に使用される範囲に対応している第３の電流範囲Ａ３が示されている。これらは、抵抗値が無限大に向かって急激に増大し始める１／１０アンペアのオーダの電流である。従って、本発明は、ポリシリコン素子の抵抗値、より特定的にはその抵抗率を、非可逆的に減少させるために、動作範囲Ａ１と破壊的範囲Ａ３との間の中間電流範囲Ａ２を使用するとみなすことができる。
【００５９】
実際に、電流に対する抵抗率曲線Ｓｎｏｍの最大値がひとたび通過されると、その動作電流範囲における抵抗値は、Ｒｎｏｍ未満となる。新たな値、例えばＲ１、は、非可逆的な電流フェーズの間印加されていたより高い電流値（ここではＩ１）に依存している。本発明によって実施される非可逆的な減少が、集積回路の通常読み出し動作モード（範囲Ａ１）外の、即ち抵抗の通常動作外の特定の書き込みフェーズにおいて発生することに本当に注意すべきである。
【００６０】
ポリシリコン抵抗の値が低い値（例えば、図５におけるＲ１）にひとたび低下した場合にも、この値の非可逆的な減少をさらに実施することができる。これを達成するには、電流に対する新たな抵抗値曲線Ｓ１の最大電流Ｉ１を超過すれば良い。例えば、電流値がＩ２となるように増大させてもよい。その後電流を再び減少させた際に、抵抗値Ｒ２が、通常動作範囲における抵抗に対して得られる。抵抗値Ｒ２は、抵抗値Ｒ１及び当然に抵抗値Ｒｎｏｍよりも小さい。
【００６１】
電流に対する抵抗値曲線の全ては、曲線の最大値をクロスした後、抵抗値の減少スロープにおいて合流する。従って、所定の抵抗要素（ρ、Ｌ、ｓ）に対する、より小さな抵抗値に切り替わるために到達しなければならない電流Ｉ１、Ｉ２等は、そこから減少が引き起こされる抵抗値（Ｒｎｏｍ、Ｒ１、Ｒ２）に依存していない。
【００６２】
抵抗値として以上に表現されたものは、実際には、抵抗素子を形成するポリシリコンの抵抗率の減少に対応している。本願発明者等は、ポリシリコンの結晶構造が安定した状態で改変され、材料がリフローされるという形で、到達した最大電流に依存した最終的な結晶構造が得られると考察している。実際には、強制電流は、その流れを生じさせるシリコン素子の温度上昇をもたらす。
【００６３】
当然ながら、ポリシリコン抵抗の破壊を回避するためには、（数ミリアンペアのオーダである）書き込み電流範囲Ａ２を超過しないことが確認されるであろう。ポリシリコンを用いて溶融体を形成するには、ひとたび回路が形成された場合には使用できない（１／１０アンペアのオーダの）さらに高い電流を必要とするため、この予防はいかなる問題も実際に提起することはないであろう。
【００６４】
本発明によるポリシリコン抵抗の実際の形成は、従来の抵抗の形成と同じである。絶縁基板を基にして、ポリシリコン層が堆積され、抵抗として望ましい寸法に合わせてエッチングされる。一般的に、堆積されたポリシリコンの厚さはその技術によって決まるため、調整可能な２つの寸法は、幅及び長さとなる。一般的に、絶縁体が、このように得られたポリシリコンバー上に再堆積される。直結の相互接続の場合には、より強い導電性を得るために、幅ｌは、より幅広のアクセストラックに関して変更されるであろう。図４に示すように上面からのバーの両端へのアクセスの場合には、コンタクト金属トラック３３及び３４と接続するため、ポリシリコンバーの被覆絶縁体（示されていない）内に、貫通穴が形成されるであろう。
【００６５】
実際に、最小の強制電流を用いて最高の抵抗値調整能力を得るために、最小の膜厚及び最小の幅が、抵抗素子用に使用されることが望まれるであろう。この場合、ひとたびポリシリコン構造が設定されれば、長さＬのみが公称抵抗値を条件付ける。ポリシリコンのいかなる型の想定されるドーピングも、本発明の実施を妨げるものではない。ドーピングに関連する唯一の相違点は、強制前の公称抵抗率及び所定の強制電流に対して得られる抵抗率である。言い換えれば、所定寸法の素子に対して、これは、抵抗値の開始点及びその結果として所定の強制電流に対して得られる抵抗値を条件付ける。
【００６６】
公称値をより低い抵抗値又は抵抗率値に切り替えるために、幾つかの方法が本発明において使用されてもよい。
【００６７】
第１の実施態様によれば、電流は抵抗内において漸次（段階的に）増加する。より高い電流をそれぞれに印加した後、電流は動作電流範囲に戻り、抵抗値が測定される。電流点Ｉｍに到達しない限りは、この抵抗値はＲｎｏｍに維持されるであろう。電流点Ｉｍを超過するとすぐに、曲線変化（曲線Ｓ）があり、測定値は、動作電流に戻った際に、Ｒｎｏｍよりも小さな値になる。この新たな値が満足する値であれば、工程はここで終了する。満足する値でない場合には、より高い電流が、電流曲線の新たな最大値を超過するように再印加される。この際、公称抵抗値から開始する場合のように、再度最小電流から開始する必要はない。実際に、抵抗値が再度減少するであろう電流値は、電流曲線を通過するために印加された強制電流値Ｉ１よりも必然的に大きい。印加されるべきそのピッチ（ｔｈｅ  ｐｉｔｃｈ）の決定は、当業者の能力の範囲内であり、想定される減少の数を実質的に条件付けることにおいて重要なものではない。ピッチが大きくなるほど、値間のジャンプはより大きくなる。
【００６８】
第２の好ましい実施態様によれば、異なる抵抗値Ｒｎｏｍ及びＲｎｏｍ＋Ｅからより小さな値Ｒｎｏｍ−ΔＲｐ及びＲｎｏｍ＋Ｅ−ΔＲｐに移るために印加されるべき異なる電流が、例えば測定によって、あらかじめ決定される。このあらかじめの決定は、当然ながら、優先的に考慮される面抵抗値、即ち材料の抵抗率及び堆積される厚さと、使用されるポリシリコンの性質とを考慮して行われる。実際に、図５に示された曲線が面抵抗値曲線として読み取られるかもしれないため、計算値は、抵抗部分の幅及び長さによって定義される、集積回路の異なる抵抗に入れ替え可能である。この第２の実施態様によれば、非可逆的かつ安定的にその値を減少させるために抵抗素子に印加されるべき強制電流値は、あらかじめ決定可能である。
【００６９】
２つの上述の実施態様は組み合わせられてもよい。従って、第１のステップでは、おおよその値が（テーブルから）選択され、対応する所定の電流が印加されるかもしれない。次いで、第２のステップでは、抵抗値が段階的に減少して改善される。
【００７０】
本発明によれば、抵抗値又は抵抗率の非可逆的な減少は、回路が機能できる環境内であれば、製造後に実施されてもよい。言い換えれば、図１及び２に関連して記載された制御回路４及び書き込みトランジスタは、メモリセルに集積化されてもよい。
【００７１】
曲線の変化、即ち通常動作における抵抗値の減少は、対応する強制電流が印加されるやいなやほとんど即時に行われる。「ほとんど即時」とは、ポリシリコンバーに対して対応する強制電流を印加してその抵抗値を減少させるのに充分である数十又は数百マイクロ秒の期間を意味する。この経験値はバーの（物理的な）寸法に依存する。安全のため、数ミリ秒の期間が選択される。さらに、ひとたび、最小期間が経過したならば、強制電流のいかなる追加的印加期間も、少なくとも第１のオーダにおいて、得られた抵抗値を変更しないと考えることができる。さらに、特別の適用例において強制電流の印加期間の影響は無視し得ないと考えられる場合でさえ、２つの好ましい実施態様（期間及び大きさの強制値をあらかじめ決定すること、又は所望値へ段階的に進むこと）は、強制電流の印加期間を考慮することと完全に両立する。
【００７２】
実施の特別例として、０.２２５平方マイクロメートルの断面（ｌ＝０.９μｍ、ｅ＝０.２５μｍ）及び４５マイクロメートルの長さを有する、Ｎ＋ドープされたポリシリコン抵抗が形成された。使用されたポリシリコン及び対応するドーピングによる公称抵抗値は、約６３００オームであった。これは、約１２６オームの面抵抗値（５０個の正方形）に対応する。この抵抗に３ミリアンペアよりも大きな電流を印加することによって、５００マイクロアンペアまでの範囲の電流下の動作においては安定しているその値に減少が生じた。３.１ミリアンペアの電流によって、抵抗値は約４５００オームまで低下した。抵抗に４ミリアンペアの電流を印加すると、抵抗値は約３０００オームにまで減少した。得られた抵抗値は、１００マイクロ秒から１００秒よりも大きな時間までの範囲の強制電流期間に対して同じであった。
【００７３】
当然ながら、上記の例は、異なる範囲における電流及び抵抗値の大きさの与えられたオーダと共に、現行の技術に関係する。Ａ１、Ａ２及びＡ３の電流範囲は、より進歩した技術に対しては異なっても（小さくても）よいし、電流密度に置き換えられてもよい。本発明の原理は変更されない。依然として３つの電流範囲が存在し、その中間の電流範囲は、抵抗率の減少を強制するために使用される。
【００７４】
書き込み電圧Ｖｐは、書き込み電流レベルがあらかじめ決定されているか、未知であって段階的な増加によって得られなければならないかに従って可変の電圧であってもよい。
【００７５】
変更態様によれば、抵抗Ｒｐにおいて強制される書き込み電流は、対応する書き込みトランジスタの制御（ゲート電圧）によって設定され、その際、電圧Ｖｐは固定される。
【００７６】
本発明の利点は、その値の非可逆的な減少によって書き込み可能なポリシリコン抵抗によって形成されたメモリセルが、従来のＭＯＳトランジスタ製造技術と相性が良いことである。特に、浮遊ゲートトランジスタ及びトンネル構造のいずれもＥＰＲＯＭの形成のために必要ではない。
【００７７】
本発明の他の利点は、シリコンバーの物理的劣化により書き込みが可視化してしまう溶融体として使用されるポリシリコン抵抗とは異なり、記憶素子内に蓄えられたコードが光学的に検出できないことである。
【００７８】
本発明の他の利点は、書き込まれた抵抗の値の非可逆的変更は、破壊的ではなく、回路の他の部分に損傷を与える危険がないことである。これは、特に、製造後において、さらにはその適用回路における全使用期間において、抵抗の値の減少を与えることが可能である。
【００７９】
本発明の他の利点は、応用例において、集積回路チップにおいてモニタされ形成されることが要求される動作についてこの集積回路チップを仕訳（ｊｏｕｒｎａｌｉｎｇ）可能にすることである。特に、図１に示されたようなメモリセルに、所定の動作による書き込みを行うことによって、その動作がセルの書き込みによってポジティブ又はネガティブであると判定された場合を、この動作がセルの製造以来一度も行われていない場合から判別可能である。
【００８０】
好ましくは、抵抗Ｒｇ１〜Ｒｇ４は、見込まれる技術的なばらつきと共存可能であり続ける間は可能な限り小さなΔＲｇを与え得るように固定された値の精密抵抗である。
【００８１】
図６は、本発明によるメモリセル４０の第２の実施形態を示す。この実施形態は、非差動的な構造を有する点で、図１の実施形態とは本質的に異なる。図１における２つの並列の分岐２及び３のうちのただ１つと等価な構成が、図６において見出され得る。この分岐は、読み出し電圧Ｖｒの印加端子４と書き込み段４２との間に前置読み出し段４１を備えており、書き込み段４２はさらにグランド５に接続されている。前置読み出し段４１は、これらと直列に接続されかつそれぞれ信号Ｐｌ１及びＰｌ２によって制御されるスイッチＫ１及びＫ２によって切り替え可能な抵抗Ｒｇ及び抵抗Ｒｇ＋ΔＲｇをそれぞれ含む、２つの並列な分岐を備えている。書き込み段４２の側には、書き込み信号Ｐｇによって制御されるスイッチＫｐ２によって前置読み出し段４１から切り離される場合があるポリシリコン書き込み抵抗Ｒｐが存在する。抵抗Ｒｐの書き込みは、スイッチＫｐ２に接続された抵抗Ｒｐの端子４３に、電圧Ｖｐを接続するスイッチＫｐ１によって、その間に電圧Ｖｐを印加することによる、その値の非可逆的減少によって実行される。図６の例では、信号Ｓｅｌによって制御される選択ＭＯＳトランジスタＭＮが与えられている。ここでは、このトランジスタは任意であるが、同一のセンスアンプ５０を使用する幾つかのメモリセル４０の配列において使用してもよい。信号Ｐｇによって制御されるスイッチＫｐ３は、センスアンプ５０が電圧Ｖｐに耐えられない場合にそれに損傷を与えることを回避するために、その書き込みにおいて抵抗Ｒｐからセンスアンプ５０を切り離すためのものである。このような絶縁スイッチは、既に述べた図１の実施形態においても、端子１３とその状態を判別する回路との間に設けられるかもしれない。
【００８２】
図６の実施形態によれば、ノード４３はセンスアンプ５０の（例えば、非反転の）入力端子に接続されており、この差動増幅器の反転入力端子は、参照電圧Ｖｒｅｆを受け取る。差動増幅器の出力端子は、セル４０から読み出される状態Ｌを供給する。
【００８３】
セル４０の書き込まれた状態に関する製造直後のブランク状態の検出を保証するために、アンプ５０に印加される参照電圧Ｖｒｅｆは、Ｖｒ×Ｒｎｏｍ／（Ｒｇ＋ΔＲｇ＋Ｒｎｏｍ）とＶｒ×Ｒｎｏｍ／（Ｒｇ＋Ｒｎｏｍ）との間の値でなければならない。このような閾値を用いて、信号Ｐｌ１及びＰｌ２によって制御される２つの連続した読み出しステップにおいてアンプ５０によって検出されるそれぞれの状態は、アンプ５０の出力端子においてそれぞれ１及び０の異なる状態という結果となる。
【００８４】
しかしながら、抵抗Ｒｐが、非可逆的減少によって状態Ｒｎｏｍ−ΔＲｐまで低下するように書き込みされており、ΔＲｐがΔＲｇよりも大きくなるように選択されると仮定すると、２つの読み出しステップにおいてアンプ５０の非反転入力端子に現れるそれぞれの値Ｖｒ×（Ｒｎｏｍ−ΔＲｐ）／（Ｒｇ＋Ｒｎｏｍ−ΔＲｐ）及びＶｒ×（Ｒｎｏｍ−ΔＲｐ）／（Ｒｇ＋ΔＲｇ＋Ｒｎｏｍ−ΔＲｐ）は、反転されるであろう（それぞれ０及び１）。
【００８５】
以上に記載された実施形態においては、メモリは単一の書き込まれた状態を有する。さらに、書き込みが非可逆的であり、抵抗値Ｒｐを再度減少させることによってブランク状態を見出すことができないことに注意すべきである。
【００８６】
本発明の想定できる適用例の他に、製品のライフサイクルのモニタ、非可逆性の管理、チップの寿命フェーズ（例えば、クレジットカードの有効期間）、主要な警報の記憶などの作成にも言及されなければならない。
【００８７】
当然ながら、本発明は、当業者にとっては容易にもたらされるであろう様々な変更、修正、及び改良を有する可能性がある。特に、異なる抵抗に与えられる寸法、並びに読み出し及び書き込み電圧値は、本記載において示された機能的な表示を基にした当業者の能力の範囲内にある。最後に、本発明は、１つの技術から他の技術へ容易に置換可能であることも注意すべきである。
【００８８】
このような変更、修正及び改良は、本開示の一部であり、また本発明の精神及び範囲内にある。従って、以上の記載は、単に例示的なものであり、限定的なものではない。本発明は、特許請求の範囲に規定されかつその均等範囲においてのみ制限されるものである。
【図面の簡単な説明】
【００８９】
【図１】本発明によるメモリセルの実施形態を示す。
【図２】タイミングチャートの形において、図１に示されたようなメモリセルの動作を示す。
【図３】本発明による論理書き込み制御回路の実施形態を示す。
【図４】図１のセルの各記憶素子を形成するポリシリコン抵抗の実施形態を、部分的な透視図において示す。
【図５】図４に示されたような記憶素子の書き込みを、曲線網において示す。
【図６】本発明によるメモリセルの変更実施形態を示す。
【符号の説明】
【００９０】
１、４０  メモリセル
２、３  分岐
４  供給電圧Ｖｒの印加端子
５  供給電圧Ｖｒの印加端子（グランド側）
６、７、４１  前置読み出し段
８、９、４２  書き込み段
１０、１１  端子
１２、１３、１４、１５、４３  ポリシリコン抵抗の端子
１６  書き込み電圧Ｖｐの印加端子
２０  書き込み制御回路
２１、２２、２４  フリップフロップ
２３  ＸＯＲ型ゲート
２５、２６  ３値入力ＡＮＤ型ゲート
２７  インバータ
３１  ポリシリコン抵抗
３２  絶縁基板
３３、３４  導電トラック
５０  センスアンプ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【外国語明細書】
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