(57)【要約】【課題】ＣＶＤ成膜装置の炉体内部のガスクリーニング後において、炉体内にて副生成物が生成されてしまうことを防ぐ。【解決手段】炉体内に配置されたヒーターの温度が約５００℃以下である雰囲気下で、ハロゲン系ガスとＡｒガスとを含むガスのプラズマによって炉体内部のガスクリーニングを行った後、ヒーターの温度の上昇を開始し、ハロゲン系元素のラジカルまたはイオンが活性化する温度となる前の時間Ｔ３１の間、ヒーターの温度を維持しつつ炉体内に成膜ガスを導入し、炉体の内壁およびヒーターを含む炉体内部の部材の表面に薄膜を形成する。【選択図】    図２
2004327750.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に対して成膜処理を行う成膜処理室を有し第１の温度で前記成膜処理を行う成膜装置を用い、前記半導体基板上に第１の薄膜を形成する工程を含む半導体装置の製造方法であって、
所定枚数の前記半導体基板上に前記第１の薄膜を形成後、
（ａ）前記成膜処理室内を前記第１の温度より低い第２の温度に下げる工程と、
（ｂ）前記（ａ）工程後、ハロゲン系ガスを含むガスからプラズマを形成し、前記プラズマによって前記成膜処理室内に付着した付着物を除去する工程と、
（ｃ）前記（ｂ）工程後、前記成膜処理室内を前記第１の温度に昇温する工程とを含む工程で前記成膜処理室内のクリーニングを行い、
前記成膜装置は、前記成膜処理室内にハロゲン系元素と反応して副生成物を生成してしまう第１の部材を有し、
前記（ｂ）工程において前記付着物を除去した後に同じ温度で、または前記（ｃ）工程において前記成膜処理室内が前記第１の温度となる以前に、前記成膜処理室の内壁および前記成膜処理室内に設けられた部材の表面に第２の薄膜を形成する工程を含むことを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、前記第１の部材は金属元素またはシリコンを含むことを特徴とする半導体装置の製造方法。
【請求項３】
請求項１記載の半導体装置の製造方法において、前記第１の温度は６００℃以上であり、前記第２の温度は前記ハロゲン系元素と前記第１の部材とが反応しない温度であることを特徴とする半導体装置の製造方法。
【請求項４】
請求項３記載の半導体装置の製造方法において、前記第２の温度は５００℃以下であることを特徴とする半導体装置の製造方法。
【請求項５】
請求項１記載の半導体装置の製造方法において、前記第１の薄膜および前記第２の薄膜はシリコンを含むことを特徴とする半導体装置の製造方法。
【請求項６】
請求項５記載の半導体装置の製造方法において、前記第２の薄膜は前記第１の薄膜と同種の薄膜を含むことを特徴とする半導体装置の製造方法。
【請求項７】
請求項１記載の半導体装置の製造方法において、前記成膜装置は化学的成膜方法によって成膜処理を行うことを特徴とする半導体装置の製造方法。
【請求項８】
請求項１記載の半導体装置の製造方法において、前記半導体基板は３００ｍｍ以上の径を有することを特徴とする半導体装置の製造方法。
【請求項９】
基板に対して成膜処理を行う成膜処理室を有し第１の温度で前記成膜処理を行う成膜装置を用い、前記基板上に第１の薄膜を形成する成膜方法であって、
所定枚数の前記基板上に前記第１の薄膜を形成後、
（ａ）前記成膜処理室内を前記第１の温度より低い第２の温度に下げる工程と、
（ｂ）前記（ａ）工程後、ハロゲン系ガスを含むガスからプラズマを形成し、前記プラズマによって前記成膜処理室内に付着した付着物を除去する工程と、
（ｃ）前記（ｂ）工程後、前記成膜処理室内を前記第１の温度に昇温する工程とを含む工程で前記成膜処理室内のクリーニングを行い、
前記成膜装置は、前記成膜処理室内にハロゲン系元素と反応して副生成物を生成してしまう第１の部材を有し、
前記（ｂ）工程において前記付着物を除去した後に同じ温度で、または前記（ｃ）工程において前記成膜処理室内が前記第１の温度となる以前に、前記成膜処理室の内壁および前記成膜処理室内に設けられた部材の表面に第２の薄膜を形成する工程を含むことを特徴とする成膜方法。
【請求項１０】
請求項９記載の成膜方法において、前記第１の部材は金属元素またはシリコンを含むことを特徴とする成膜方法。
【請求項１１】
請求項９記載の成膜方法において、前記第１の温度は６００℃以上であり、前記第２の温度は前記ハロゲン系元素と前記第１の部材とが反応しない温度であることを特徴とする成膜方法。
【請求項１２】
請求項１１記載の成膜方法において、前記第２の温度は５００℃以下であることを特徴とする成膜方法。
【請求項１３】
請求項９記載の成膜方法において、前記成膜装置は化学的成膜方法によって成膜処理を行うことを特徴とする成膜方法。
【請求項１４】
請求項９記載の成膜方法において、前記基板は３００ｍｍ以上の径を有することを特徴とする成膜方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造技術および成膜技術に関し、特に、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）成膜装置を用いた薄膜成膜工程に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
たとえば、ＣＶＤ成膜装置において、成膜処理を施すチャンバー内をＣｌＦ３ガスでクリーニングした後、そのチャンバー内にＡｒ（アルゴン）ガスと還元ガスとを含むプラズマを形成して、このプラズマによりチャンバー内壁および／またはチャンバー内部材の表面に付着したＡｌＦ（フッ化アルミニウム）系物質からなる付着物を除去することにより、チャンバー内部のプリコート処理時における膜剥がれを防ぐ技術がある（たとえば、特許文献１参照）。
【０００３】
【特許文献１】
特開２００２−１６７６７３号公報
【０００４】
【発明が解決しようとする課題】
本発明者らは、ＣＶＤ成膜装置を用いた半導体ウエハ（以下、単にウエハと記す）への薄膜の成膜技術について検討しており、その中で以下のような課題を見出した。
【０００５】
すなわち、ＣＶＤ成膜装置を用いてウエハに対して薄膜を成膜した後においては、ウエハ上のみばかりでなくＣＶＤ成膜装置の炉体（チャンバー）の内壁および炉体内部の部材の表面にもその薄膜は成膜されてしまう。そのため、所定枚数のウエハに対して薄膜の成膜処理を行った後は、その炉体の内壁および炉体内部の部材に付着した薄膜を除去するために、たとえばハロゲン系ガスを用いたガスクリーニングを行う。このガスクリーニングは、ハロゲン系ガスのプラズマを形成して、このプラズマにより炉体の内壁および炉体内部の部材に付着した薄膜を除去するものである。また、薄膜の成膜時における炉体内の成膜実施温度が約６００℃以上の高温の場合には、ガスクリーニングは炉体内の温度を、ハロゲン系ガスの分解によって形成されたハロゲン系元素のラジカルまたはイオンと炉体内部の部材とが化学反応を起こさない温度、たとえば約５００℃以下にまで下げてから実施する。そして、ガスクリーニング終了後、再び炉体内温度を約６００℃以上に昇温してからウエハへの成膜処理を開始する。
【０００６】
ここで、上記ハロゲン系ガスの分解によって形成されたハロゲン系元素のラジカルまたはイオンは、ガスクリーニング後においても炉体内に残留している。そのため、ガスクリーニング終了後の炉体内の昇温時において、炉体内に配置された部材（たとえばウエハが載置されるヒーター）とハロゲン系元素のラジカルまたはイオンとの化学反応が加温によって進み、その化学反応によって副生成物が生成され、この副生成物が炉体の内壁および炉体内部の部材に付着してしまうことを本発明者らは見出した。この副生成物が炉体の内壁および炉体内部の部材に付着した状況下では、たとえば炉体内に配置されたヒーターの温度低下といったＣＶＤ成膜装置の故障、ウエハ面内において成膜された薄膜の膜厚のばらつきの発生、およびその副生成物が異物となって炉体内に飛散しウエハに付着することによる薄膜の膜質の低下といった不具合の発生が懸念される。そのため、ＣＶＤ成膜装置の安定した稼動および製造される半導体装置の品質を維持できなくなってしまう課題が存在する。
【０００７】
本発明の目的は、ＣＶＤ成膜装置の炉体内部のガスクリーニング後において、炉体内における副生成物の発生を防ぐことのできる技術を提供することにある。
【０００８】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【０００９】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１０】
すなわち、本発明は、半導体基板または他の基板に対して成膜処理を行う成膜処理室を有し第１の温度で前記成膜処理を行う成膜装置を用い、前記半導体基板または前記他の基板上に第１の薄膜を形成する工程を含むものであり、
所定枚数の前記半導体基板または前記他の基板上に前記第１の薄膜を形成後、
（ａ）前記成膜処理室内を前記第１の温度より低い第２の温度に下げる工程と、
（ｂ）前記（ａ）工程後、ハロゲン系ガスを含むガスからプラズマを形成し、前記プラズマによって前記成膜処理室内に付着した付着物を除去する工程と、
（ｃ）前記（ｂ）工程後、前記成膜処理室内を前記第１の温度に昇温する工程とを含む工程で前記成膜処理室内のクリーニングを行い、
前記成膜装置は、前記成膜処理室内にハロゲン系元素と反応して副生成物を生成してしまう第１の部材を有し、
前記（ｂ）工程において前記付着物を除去した後に同じ温度で、または前記（ｃ）工程において前記成膜処理室内が前記第１の温度となる以前に、前記成膜処理室の内壁および前記成膜処理室内に設けられた部材の表面に第２の薄膜を形成する工程を含むものである。
【００１１】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【００１２】
図１は、本実施の形態で用いるＣＶＤ成膜装置の一例を示す要部断面図である。本実施の形態のＣＶＤ成膜装置は、ＣＶＤ法（化学的成膜方法）により、たとえば枚葉処理でウエハ（半導体基板）Ｗに対して成膜処理を施すものであり、Ａｌ（アルミニウム）などからなる気密構造の炉体（成膜処理室）ＦＮＣを有し、炉体ＦＮＣ内には、成膜処理が施されるウエハＷおよび炉体ＦＮＣ内雰囲気を所定の温度で加熱するヒーター（第１の部材）ＨＴが支持部材ＨＤによって支持された状態で配置されている。ヒーターＨＴは、Ａｌ系セラミックなどからなり、炉体ＦＮＣ内でウエハＷを水平に支持するサセプタとしての機能も有する。また、炉体ＦＮＣには排気機構ＥＸＨが設けられ、成膜処理中にはこの排気機構ＥＸＨを動作させることによって炉体ＦＮＣ内を所定の真空度まで減圧することを可能としている。
【００１３】
炉体ＦＮＣの天壁に配置されたシャワーヘッドＳＨＤからは、ヒーターＨＴ上に載置されたウエハＷに向かって成膜ガスが供給される。その成膜ガスは、ヒーターＨＴからの加熱によってウエハＷの表面で化学反応を起こし、その化学反応に伴う成膜ガスの解離または化合によってウエハＷ上に薄膜が堆積されていく。
【００１４】
本実施の形態において、図１に示したＣＶＤ成膜装置によって成膜される薄膜（第１の薄膜）は、炉体ＦＮＣ内の温度が約６００℃以上の高温（第１の温度）雰囲気下で成膜する薄膜であり、エピタキシャルＳｉ（シリコン）膜、非晶質（アモルファス）Ｓｉ膜、多結晶Ｓｉ膜、窒化Ｓｉ膜および酸化Ｓｉ膜などを例示することができるが、以降は、その薄膜として窒化Ｓｉ膜を例に取って説明を進める。
【００１５】
上記の本実施の形態のＣＶＤ成膜装置を用いてウエハＷに対して窒化Ｓｉ膜の成膜処理を施した後においては、ウエハＷ上のみばかりでなく炉体ＦＮＣの内壁およびヒーターＨＴなどの炉体ＦＮＣの内部の部材の表面にも窒化Ｓｉ膜は成膜されてしまう。この炉体ＦＮＣの内壁およびヒーターＨＴなどの炉体ＦＮＣの内部の部材の表面に成膜されてしまった窒化Ｓｉ膜は、たとえば他のウエハＷに対して成膜処理を施している時に剥離し、そのウエハＷに異物として付着してしまう虞がある。また、窒化Ｓｉ膜のような薄膜が炉体ＦＮＣの内壁およびヒーターＨＴなどの炉体ＦＮＣの内部の部材の表面に成膜されてしまうと、ＣＶＤ成膜装置の成膜能力が低下してしまう虞もある。そのため、所定枚数（たとえば１００枚程度）のウエハＷに対して窒化Ｓｉ膜の成膜処理を施した後は、炉体ＦＮＣの内壁および炉体ＦＮＣの内部の部材の表面に付着した窒化Ｓｉ膜（付着物）を除去するために、たとえばハロゲン系ガスを用いたガスクリーニングを行う。さらに、所定枚数（たとえば１００００枚程度）のウエハＷに対して窒化Ｓｉ膜の成膜処理を施した後には、炉体ＦＮＣ内全体のクリーニング（以降、炉体全掃と記す）を行う。ここでは、そのハロゲン系ガスを用いたガスクリーニングから、ウエハＷに対しての窒化Ｓｉ膜の成膜処理を再開するまでの工程について図２を用いて説明する。
【００１６】
図２は、炉体ＦＮＣ内部をガスクリーニングするために炉体ＦＮＣ内の温度を下げ、ガスクリーニングを実施し、再び炉体ＦＮＣ内の温度を成膜処理を実施する温度まで昇温し、成膜処理を再開するまでの炉体ＦＮＣ内の温度変化を示したものである。本実施の形態では、炉体ＦＮＣ内の温度はヒーターＨＴの温度によって変化し決定されるので、図２においては、ヒーターＨＴの温度を炉体ＦＮＣ内の温度として示している。また、以降は、ヒーターＨＴの温度を炉体ＦＮＣ内の温度として説明を続ける。
【００１７】
図２に示すように、本実施の形態では、時間Ｔ１をかけてヒーターＨＴの温度を窒化Ｓｉ膜の成膜処理実施温度である約８００℃から約５００℃以下（第２の温度）、好ましくは約４００℃（第２の温度）へ低下させる。続いて、ヒーターＨＴの温度を、たとえば約４００℃とした状況下で、時間Ｔ２をかけて炉体ＦＮＣ内部のガスクリーニングを行う。次いで、時間Ｔ３をかけてヒーターＨＴの温度を約４００℃から窒化Ｓｉ膜の成膜処理実施温度である約８００℃へ上昇させる。
【００１８】
上記のガスクリーニングは、炉体ＦＮＣ内にて、たとえばＣｌＦ３、ＣＦ４、ＣＦ３またはＮＦ３といったハロゲン系ガス（組成にＣｌ（塩素）、Ｆ（フッ素）またはその両方を含むガス）と、Ａｒ（アルゴン）ガスとを含むガスのプラズマを生成し、このプラズマにより炉体ＦＮＣの内壁および炉体ＦＮＣの内部の部材の表面に付着した薄膜をエッチングすることによって、その薄膜を除去するものである。この時、ヒーターＨＴの温度が約５００℃以上の状況下でガスクリーニングを行うと、上記ハロゲン系ガスの解離によって生成されたハロゲン系元素のラジカルまたはイオンが活性化して、たとえばヒーターＨＴ（第１の部材）を形成するＡｌ系セラミックと反応し、副生成物が生成されてしまう。この反応は、ハロゲン系ガスとしてＮＦ３ガスを用いた場合には、ＡｌＮ＋Ｆ＊→ＡｌＦ３＋Ｎ２、またはＡｌＮ＋Ｆ−→ＡｌＦ３＋Ｎ２といった化学反応式で表され、化学反応式中のＡｌＦ３がその副生成物である。なお、この化学反応式中にて、Ｆ＊はＦのラジカルを表すものである。このような副生成物が炉体ＦＮＣの内壁および炉体ＦＮＣ内部の部材に付着してしまうと、たとえばヒーターＨＴの温度低下といったＣＶＤ成膜装置の故障、ウエハＷ面内において成膜された窒化Ｓｉ膜の膜厚のばらつきの発生、およびその副生成物が異物となって炉体ＦＮＣ内に飛散しウエハＷに付着することによる窒化Ｓｉ膜の膜質の低下といった不具合の発生が懸念される。また、ハロゲン系元素のラジカルまたはイオンは、活性化すると炉体ＦＮＣの内壁（第１の部材）および炉体ＦＮＣ内部の他の部材（第１の部材）とも反応し、炉体ＦＮＣおよび炉体ＦＮＣ内部の他の部材を損傷してしまうことも懸念される。そのため、本実施の形態においては、このガスクリーニング時にヒーターＨＴの温度を約５００℃以下まで下げているのである。
【００１９】
また、上記ハロゲン系元素のラジカルまたはイオンの一部は、上記ガスクリーニング後においても炉体ＦＮＣ内に残留し、炉体ＦＮＣ内に不活性ガス（たとえばＮ２（窒素）ガス）を流入することによる除去を図っても完全には除去できないことを本発明者らは見出した。そのため、ガスクリーニング終了後の炉体ＦＮＣ内温度を昇温させる際にそのラジカルまたはイオンが活性化し、ヒーターＨＴを形成するＡｌ系セラミックと反応して副生成物が生成されてしまったり、炉体ＦＮＣの内壁および炉体ＦＮＣ内部の他の部材と反応して炉体ＦＮＣおよび炉体ＦＮＣ内部の他の部材を損傷してしまうことが懸念される。そこで、本実施の形態では、上記時間Ｔ３の間に、炉体ＦＮＣ内に成膜ガスを導入し、炉体ＦＮＣの内壁および炉体ＦＮＣ内部の部材の表面に薄膜（第２の薄膜）ＣＴ（図１参照）を形成することによって、炉体ＦＮＣの内壁および炉体ＦＮＣ内部の部材の表面をその薄膜ＣＴで覆う。それにより、炉体ＦＮＣの内壁および炉体ＦＮＣ内部の部材がハロゲン系元素のラジカルまたはイオンと反応してしまうことを防ぐことができる。この時、その薄膜ＣＴを形成するのは、ハロゲン系元素のラジカルまたはイオンの活性化が可能な限り進まないようにヒーターＨＴの温度ができるだけ低い時点が好ましく、本実施の形態では、約６００℃以下（第３の温度）とすることを例示できる。すなわち、図２に示すように、ヒーターＨＴの温度の上昇を開始し、約５４０℃となったら時間Ｔ３１の間ヒーターＨＴの温度を約５４０℃で維持しつつ炉体ＦＮＣ内にＳｉＨ４ガスを導入する。それにより、炉体ＦＮＣの内壁および炉体ＦＮＣ内部の部材（ヒーターＨＴを含む）の表面に非晶質（アモルファス）Ｓｉ膜を形成するものである。その非晶質Ｓｉ膜の形成後、再びヒーターＨＴの温度を上昇させ、約６００℃となったら時間Ｔ３２の間ヒーターＨＴの温度を約６００℃で維持し、炉体ＦＮＣ内に再びＳｉＨ４ガスを導入することによって、前記非晶質Ｓｉ膜の表面にさらに非晶質Ｓｉ膜を積層してもよい。このように、複数層の非晶質Ｓｉ膜を炉体ＦＮＣの内壁および炉体ＦＮＣ内部の部材の表面に形成することによって、１層のみの非晶質Ｓｉ膜とした場合に比べてさらに確実に炉体ＦＮＣの内壁および炉体ＦＮＣ内部の部材の表面を非晶質Ｓｉ膜で覆うことができるので、さらに効果的に炉体ＦＮＣの内壁および炉体ＦＮＣ内部の部材がハロゲン系元素のラジカルまたはイオンと反応してしまうことを防ぐことができる。また、本実施の形態では、ヒーターＨＴの温度が約６００℃以下の条件下で、炉体ＦＮＣの内壁および炉体ＦＮＣ内部の部材の表面に非晶質Ｓｉ膜を形成する場合について説明したが、約６００℃以下の条件下で成膜できる薄膜であれば非晶質Ｓｉ膜以外の薄膜を形成してもよい。
【００２０】
上記非晶質Ｓｉ膜の形成後、ヒーターＨＴの温度の上昇を再開して約６００℃から約７００℃へ昇温し、次いで、時間Ｔ３３の間ヒーターＨＴの温度を約７００℃で維持し、炉体ＦＮＣ内に再びＳｉＨ４ガスを導入することによって、前記非晶質Ｓｉ膜の表面にさらに多結晶Ｓｉ膜を積層してもよい。この時、ヒーターＨＴからの加熱により、その多結晶Ｓｉ膜の下層の非晶質Ｓｉ膜は、多結晶シリコン膜へと変化する。その後、ヒーターＨＴの温度の上昇を再開して、約７００℃からウエハＷに窒化Ｓｉ膜の成膜処理を施す温度である約８００℃に昇温し、次いで、時間Ｔ３４の間ヒーターＨＴの温度を約８００℃で維持し、炉体ＦＮＣ内にＳｉＨ４ガスおよびＮＨ３ガスを導入することによって、前記多結晶Ｓｉ膜の表面にさらに窒化Ｓｉ膜を積層してもよい。このように、ヒーターＨＴの温度の上昇に合わせて、その温度下で成膜できる種類の薄膜を順次炉体ＦＮＣの内壁および炉体ＦＮＣ内部の部材の表面に成膜していくことにより、炉体ＦＮＣの内壁および炉体ＦＮＣ内部の部材の表面をさらに確実に薄膜ＣＴで覆うことができる。それにより、炉体ＦＮＣの内壁および炉体ＦＮＣ内部の部材がハロゲン系元素のラジカルまたはイオンと反応してしまうことを確実に防ぐことが可能となる。また、炉体ＦＮＣの内壁および炉体ＦＮＣ内部の部材の表面を複数層の薄膜ＣＴで覆う場合には、それら複数層の薄膜ＣＴのうち最上層となる薄膜がウエハＷに対して成膜される薄膜（窒化Ｓｉ膜）となることが好ましい。また、炉体ＦＮＣの内壁および炉体ＦＮＣ内部の部材の表面を単層の薄膜ＣＴで覆う場合には、ヒーターＨＴの温度が約６００℃以下の条件下でその薄膜が形成できるならば、ウエハＷに対して成膜される薄膜（窒化Ｓｉ膜）と同種の薄膜であることが好ましい。
【００２１】
また、炉体ＦＮＣ内において上記副生成物が生成されてしまうことを防ぐことができるので、本実施の形態のＣＶＤ成膜装置においては、たとえばその副生成物がヒーターＨＴに付着してしまうことによってヒーターＨＴの温度が低下してしまうようなＣＶＤ成膜装置の不具合を防ぐことができる。それにより、本実施の形態のＣＶＤ成膜装置の安定した稼動を確保することができる。また、炉体ＦＮＣ内において上記副生成物が生成されてしまうことを防ぐことができるので、炉体ＦＮＣ内の汚染を防ぐことができる。それにより、炉体ＦＮＣにおいては、炉体全掃の頻度を低減することが可能となる。これらのことから、ＣＶＤ成膜装置の不具合発生によるＣＶＤ成膜装置の稼動停止時間および炉体ＦＮＣの炉体全掃によるＣＶＤ成膜装置の稼動停止時間を低減することが可能となる。さらに、炉体ＦＮＣ内の汚染を防ぐことができるので、ウエハＷへの窒化Ｓｉ膜の成膜処理中に炉体ＦＮＣ内に異物が発生して窒化Ｓｉ膜の膜質が低下してしまう不具合を防ぐことができる。それにより、ウエハＷから製造される半導体装置の品質の低下を防ぐことが可能となる。
【００２２】
ここで、図３および図４は、それぞれ上記時間Ｔ３中に炉体ＦＮＣの内壁および炉体ＦＮＣ内部の部材の表面に上記薄膜ＣＴを成膜していない場合と成膜している場合とについて、ＣＶＤ成膜装置が窒化Ｓｉ膜の成膜処理を施したウエハＷの累積枚数と、それらウエハＷに成膜された窒化Ｓｉ膜の膜厚の平均値（相対値）との関係について、本発明者らが行った実験により求めた結果を示したものである。
【００２３】
図３に示すように、時間Ｔ３中に炉体ＦＮＣの内壁および炉体ＦＮＣ内部の部材の表面に上記薄膜ＣＴを成膜していない場合には、窒化Ｓｉ膜の成膜処理が施されたウエハＷの累積枚数の増加に伴って、成膜された窒化Ｓｉ膜の平均膜厚が低下してくる。すなわち、ＣＶＤ成膜装置のウエハＷの処理枚数が増加するに従って、所定の膜厚の窒化Ｓｉ膜が成膜できなくなってくる。一方、図４に示すように、時間Ｔ３中に炉体ＦＮＣの内壁および炉体ＦＮＣ内部の部材の表面に上記薄膜ＣＴを成膜している場合には、窒化Ｓｉ膜の成膜処理が施されたウエハＷの累積枚数が増加しても、成膜された窒化Ｓｉ膜の平均膜厚はほぼ一定である。すなわち、時間Ｔ３中に炉体ＦＮＣの内壁および炉体ＦＮＣ内部の部材の表面に薄膜が形成された本実施の形態のＣＶＤ成膜装置によれば、窒化Ｓｉ膜の成膜処理を施したウエハＷの累積枚数が増加しても、所定の膜厚の窒化Ｓｉ膜を成膜することが可能となる。
【００２４】
また、本発明者らは、実験により上記時間Ｔ３中に炉体ＦＮＣの内壁および炉体ＦＮＣ内部の部材の表面に上記薄膜ＣＴを成膜していない場合と成膜している場合とについて、ＣＶＤ成膜装置が窒化Ｓｉ膜の成膜処理を施したウエハＷの累積枚数と、ウエハＷの成膜面（主面（素子形成面））内における窒化Ｓｉ膜の膜厚の均一性の変動量との関係について調べた。その結果、時間Ｔ３中に炉体ＦＮＣの内壁および炉体ＦＮＣ内部の部材の表面に薄膜ＣＴを成膜していない場合には、ウエハＷの累積枚数が約２０００枚となった時点でウエハＷに成膜された窒化Ｓｉ膜の膜厚の均一性は、ウエハＷへの成膜処理が開始された時点に比べて約１．５％変動していた。それに対して、時間Ｔ３中に炉体ＦＮＣの内壁および炉体ＦＮＣ内部の部材の表面に薄膜ＣＴを成膜している場合には、ウエハＷの累積枚数が約２０００枚となった時点でウエハＷに成膜された窒化Ｓｉ膜の膜厚の均一性は、ウエハＷへの成膜処理が開始された時点に比べてほとんど変わらない０％に近いものであった。ウエハＷの累積枚数が増加しても、ウエハＷの成膜面内における窒化Ｓｉ膜の膜厚の均一性が変動しないということは、ウエハＷの累積枚数が増加してもＣＶＤ成膜装置は一定の成膜処理条件下で窒化Ｓｉ膜の成膜処理を続けることが可能ということになる。すなわち、本実施の形態のＣＶＤ成膜装置によれば、前述の炉体ＦＮＣ内のガスクリーニングおよび炉体全掃の頻度を低減することができる。その結果、炉体ＦＮＣのガスクリーニングおよび炉体全掃によるＣＶＤ成膜装置の稼動停止時間を低減することが可能となる。また、ウエハＷの径が大きくなるに従って、ウエハＷの成膜面内における窒化Ｓｉ膜の膜厚の均一性は低下していくので、時間Ｔ３中に炉体ＦＮＣの内壁および炉体ＦＮＣ内部の部材の表面に薄膜ＣＴを成膜していないＣＶＤ成膜装置を用いて窒化Ｓｉ膜の成膜処理を行った場合には、ウエハＷの径が大きくなるに従って、その窒化Ｓｉ膜の膜厚の均一性の変動量も大きくなる。そのため、時間Ｔ３中に炉体ＦＮＣの内壁および炉体ＦＮＣ内部の部材の表面に薄膜ＣＴを成膜した本実施の形態のＣＶＤ成膜装置を用い、たとえば約３００ｍｍの大きな径を有しているウエハＷに対して窒化Ｓｉ膜の成膜処理を実施することは、その窒化Ｓｉ膜の膜厚の均一性の変動を抑制する点で特に有効である。
【００２５】
上記の本実施の形態では、ヒーターＨＴの温度が約８００℃の条件下でウエハＷに窒化Ｓｉ膜の成膜処理を施す場合を例に取って説明したが、炉体ＦＮＣ内の温度（ヒーターＨＴの温度）が約６００℃以上の高温雰囲気下で成膜する窒化Ｓｉ膜以外のエピタキシャルＳｉ膜、非晶質Ｓｉ膜、多結晶Ｓｉ膜および酸化Ｓｉ膜などの薄膜の場合においても、炉体ＦＮＣ内のガスクリーニング後にヒーターＨＴの温度を約４００℃から成膜処理実施温度（６００℃〜９００℃程度）まで上昇させる際に窒化Ｓｉ膜を成膜する場合と同様の不具合がＣＶＤ成膜装置に発生することが懸念される。そこで、そのような高温雰囲気下で窒化Ｓｉ膜以外の薄膜を成膜する場合にも、窒化Ｓｉ膜を成膜する場合と同様にヒーターＨＴの温度を約４００℃から成膜処理実施温度まで上昇させる際に、ヒーターＨＴの温度ができるだけ低い時点、たとえば約６００℃以下の時点で炉体ＦＮＣの内壁および炉体ＦＮＣ内部の部材の表面に薄膜ＣＴを形成し、炉体ＦＮＣの内壁および炉体ＦＮＣ内部の部材の表面をその薄膜ＣＴで覆う。また、ヒーターＨＴの温度がウエハＷへの成膜処理を行う温度に達するまでに、ヒーターＨＴの温度の上昇に合わせて、その温度下で成膜できる種類の薄膜を順次炉体ＦＮＣの内壁および炉体ＦＮＣ内部の部材の表面に形成していってもよい。それにより、高温雰囲気下で窒化Ｓｉ膜以外の薄膜の成膜処理をウエハＷに施す場合でも、ヒーターＨＴを形成するＡｌ系セラミックがハロゲン系元素のラジカルまたはイオンと反応して副生成物が生成されてしまったり、炉体ＦＮＣの内壁および炉体ＦＮＣ内部の他の部材と反応して炉体ＦＮＣおよび炉体ＦＮＣ内部の他の部材を損傷してしまうことを防ぐことができる。また、炉体ＦＮＣの内壁および炉体ＦＮＣ内部の部材の表面を複数層の薄膜ＣＴで覆う場合には、ウエハＷに対して窒化Ｓｉ膜の成膜処理を施す場合と同様に、それら複数層の薄膜ＣＴのうち最上層となる薄膜ＣＴがウエハＷに対して成膜される薄膜となることが好ましい。また、炉体ＦＮＣの内壁および炉体ＦＮＣ内部の部材の表面を単層の薄膜ＣＴで覆う場合には、ヒーターＨＴの温度が約６００℃以下の条件下でその薄膜が形成できるならば、ウエハＷに対して成膜される薄膜と同種の薄膜であることが好ましい。
【００２６】
次に、本実施の形態の半導体装置の製造工程について図５〜図１７を用いて説明する。本実施の形態の半導体装置の製造工程の説明に用いる図面のうち、平面図は、その製造工程を説明するための要部拡大平面図の一例である。また、断面図は、その製造工程を説明するための要部拡大断面図の一例もしくは対応する工程を説明する平面図中のＡ−Ａ線の断面を示したものである。また、本実施の形態の半導体装置の製造工程の説明に用いる図面においては、部材の構成をわかりやすくするために平面図であってもハッチングを付す場合がある。
【００２７】
本実施の形態の半導体装置は、たとえばＣＭＩＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  ＭＩＳ）トランジスタを有するものである。まず、図５に示すように、たとえば比抵抗が１０Ωｃｍ程度の単結晶Ｓｉからなる半導体基板１（ウエハＷ）を８５０℃程度で熱処理して、その主面（素子形成面）に膜厚１０ｎｍ程度の薄い酸化Ｓｉ膜（パッド酸化膜（図示は省略））を形成する。続いて、この酸化Ｓｉ膜の上に膜厚１２０ｎｍ程度の窒化Ｓｉ膜２をＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法で堆積する。この窒化Ｓｉ膜２は、前述の本実施の形態のＣＶＤ成膜装置を用いて堆積することにより、良質な膜質かつ良好に制御された膜厚で堆積することができる。
【００２８】
次に、図６に示すように、フォトレジスト膜をマスクにしたドライエッチングで素子分離領域の窒化Ｓｉ膜２と酸化Ｓｉ膜とを除去する。この酸化Ｓｉ膜は、後の工程で素子分離溝の内部に埋め込まれる酸化Ｓｉ膜をデンシファイ（焼き締め）する時などに基板に加わるストレスを緩和する目的で形成される。また、窒化Ｓｉ膜２は酸化されにくい性質を持つので、その下部（活性領域）の基板表面の酸化を防止するマスクとして利用される。続いて、窒化Ｓｉ膜２をマスクにしたドライエッチングで素子分離領域の半導体基板１に深さ３５０ｎｍ程度の溝を形成した後、エッチングでその溝の内壁に生じたダメージ層を除去するために、半導体基板１を１０００℃程度で熱処理して溝の内壁に膜厚１０ｎｍ程度の薄い酸化Ｓｉ膜（図示は省略）を形成する。次いで、たとえば絶縁膜としてＣＶＤ法にて半導体基板１上に酸化Ｓｉ膜３を堆積し、その溝を酸化Ｓｉ膜３で埋め込む。この酸化Ｓｉ膜３は、前述の本実施の形態のＣＶＤ成膜装置を用いて堆積することにより、良質な膜質かつ良好に制御された膜厚で堆積することができる。次いで、この酸化Ｓｉ膜３の膜質を改善するために、半導体基板１を熱処理して酸化Ｓｉ膜３をデンシファイ（焼き締め）する。
【００２９】
次に、図７および図８に示すように、窒化Ｓｉ膜２をストッパに用いたＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法でその酸化Ｓｉ膜３を研磨して溝の内部に残すことにより、表面が平坦化された素子分離領域を形成する。
【００３０】
次いで、半導体基板１にｐ型の導電型を有する不純物（たとえばＢ（ホウ素））およびｎ型の導電型を有する不純物（たとえばＰ（リン））をイオン打ち込みした後、半導体基板１に約１０００℃の熱処理を施すことにより上記不純物を拡散させることによって、ｐ型ウェル４およびｎ型ウェル５を形成する。半導体基板１には、ｐ型ウェル４およびｎ型ウェル５の主表面である活性領域Ａｎ、Ａｐが形成され、これらの活性領域は酸化Ｓｉ膜３が埋め込まれた素子分離領域によって囲まれている。また、これら活性領域Ａｎ、Ａｐおよび素子分離領域は、図７に示すＸ、Ｙ方向に沿って配置される。
【００３１】
次に、たとえばフッ酸系の洗浄液を用いて半導体基板１（ｐ型ウェル４およびｎ型ウェル５）の主面をウェット洗浄した後、約８００℃の熱酸化によりｐ型ウェル４およびｎ型ウェル５のそれぞれの表面に膜厚６ｎｍ程度の清浄な酸化膜からなるゲート絶縁膜６を形成する。この時、このゲート絶縁膜６を酸窒化シリコン膜（ＳｉＯＮ膜）によって形成しても良い。これにより、ゲート絶縁膜６中における界面準位の発生を抑制することができ、また、同時にゲート絶縁膜６中の電子トラップも低減することができるので、ホットキャリア耐性を向上させることが可能となる。これにより、ｐチャネル型ＭＩＳＦＥＴおよびｎチャネル型ＭＩＳＦＥＴの動作信頼性を向上させることが可能となる。
【００３２】
続いて、たとえばＣＶＤ法にて、ゲート絶縁膜６の上部に導電体膜として膜厚１００ｎｍ程度の低抵抗な多結晶Ｓｉ膜７を堆積する。この多結晶Ｓｉ膜７は、前述の本実施の形態のＣＶＤ成膜装置を用いて堆積することにより、良質な膜質かつ良好に制御された膜厚で堆積することができる。
【００３３】
次に、図９に示すように、フォトレジスト膜をマスクにしたドライエッチングによりその多結晶Ｓｉ膜７をパターニングし、ゲート電極７Ｇを形成する。このゲート電極７Ｇは、たとえばｎ型の低抵抗多結晶Ｓｉ膜上に、窒化チタン（ＴｉＮ）や窒化タングステン（ＷＮ）等のようなバリア金属膜を介してタングステン（Ｗ）等のような金属膜を下層から順に堆積することで形成する、いわゆるポリメタル構造としてもよい。このバリア金属膜は、低抵抗多結晶Ｓｉ膜上にタングステン膜を直接積み重ねた場合に、その接触部に製造プロセス中の熱処理によりシリサイドが形成されてしまうのを防止する等の機能を有している。ポリメタル構造とすることによりゲート電極７Ｇの抵抗を低減させることができ、ゲートアレイの動作速度を向上させることができる。また、ゲート電極７Ｇを低抵抗多結晶Ｓｉ膜上にタングステンシリサイド等のようなシリサイド膜を堆積させてなる、いわゆるポリサイド構造としても良い。ゲート電極７Ｇの長手方向両端部（活性領域Ａｎ、Ａｐの外周の分離領域と重なる位置）には幅広部が形成されており、ここに上層配線との接続孔が配置される。ゲート電極７Ｇは、互いに等しい寸法で同一のフォトリソグラフィ技術およびドライエッチング技術によるパターニング工程で形成されているものであり、特に限定されるものではないが、そのゲート長は、たとえば０．１３μｍ程度である。
【００３４】
次に、たとえば半導体基板１上に窒化Ｓｉ膜８を堆積する。この窒化Ｓｉ膜８は、前述の本実施の形態のＣＶＤ成膜装置を用いて堆積することにより、良質な膜質かつ良好に制御された膜厚で堆積することができる。続いて、図１０および図１１に示すように、その窒化Ｓｉ膜８を異方的にエッチングすることにより、サイドウォールスペーサ８Ａを形成する。続いて、ｐ型ウェル４にｎ型の導電型を有する不純物（たとえばＰまたはＡｓ（ヒ素））をイオン注入することによりｎ型半導体領域（ソース、ドレイン）９Ｎを形成し、ｎ型ウェル５にｐ型の導電型を有する不純物（たとえばＢ）をイオン注入することによりｐ型半導体領域（ソース、ドレイン）９Ｐを形成する。ここまでの工程により、本実施の形態１のＣＭＩＳゲートアレイを形成する基本セルＫＣと、その基本セルＫＣを形成するｐチャネル型ＭＩＳＦＥＴＱｐおよびｎチャネル型ＭＩＳＦＥＴＱｎとを形成することができる。ただし、基本セルＫＣの構成は前記したものに限定されるものではなく種々変更可能である。たとえば１個の基本セルＫＣ内に相対的にゲート幅の小さいＭＩＳＦＥＴと相対的にゲート幅の大きいＭＩＳＦＥＴとを配置する等、１個の基本セルＫＣ内にゲート電極寸法の異なるＭＩＳＦＥＴを配置しても良い。これにより、たとえば駆動電流の大きなＭＩＳＦＥＴ（ゲート幅が相対的に大きなＭＩＳＦＥＴ）で構成される論理回路の入力に駆動電流の小さなＭＩＳＦＥＴ（ゲート幅が相対的に小さなＭＩＳＦＥＴ）を接続したい場合に、それを短い配線経路で実現できる。
【００３５】
上記ｐ型半導体領域９Ｐのうち、互いに平行に隣接するゲート電極７Ｇ間の中央のｐ型半導体領域９Ｐは、２個のｐチャネル型ＭＩＳＦＥＴＱｐに共有の領域となっている。なお、ホットキャリアを抑制すべく、ｐ型半導体領域９Ｐを、そのＭＩＳＦＥＴのチャネル側に配置された低不純物濃度領域と、それに電気的に接続されチャネルから低不純物濃度領域分だけ離間した位置に、サイドウォールスペーサ８Ａをマスクとして、ｎ型の導電型を有する不純物（たとえばＰまたはＡｓ）をイオン注入することにより形成された高不純物濃度領域とで構成する、いわゆるＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造としても良い。また、ソース・ドレイン間のパンチスルーを抑制すべく、ｐ型半導体領域９Ｐのチャネル側端部近傍において半導体基板１の主面から所定の深さ位置にｐ型半導体領域９Ｐとは導電型の異なる半導体領域を設けても良い。ｐチャネル型ＭＩＳＦＥＴＱｐと同様に、ｎチャネル型ＭＩＳＦＥＴＱｎについても、基本セルＫＣの中央のｎ型半導体領域９Ｎは、２個のｎチャネル型ＭＩＳＦＥＴＱｎに共有の領域となっている。なお、ｎチャネル型ＭＩＳＦＥＴＱｎの場合もｐチャネル型ＭＩＳＦＥＴＱｐと同様に、ＬＤＤ構造としても良いし、パンチスルーを抑制するためのｐ型の半導体領域を設ける構造としても良い。
【００３６】
次に、図１２に示すように、半導体基板１上にＣＶＤ法により酸化Ｓｉ膜を堆積することによって層間絶縁膜１１を形成する。この層間絶縁膜１１となる酸化Ｓｉ膜は、前述の本実施の形態のＣＶＤ成膜装置を用いて堆積することにより、良質な膜質かつ良好に制御された膜厚で堆積することができる。続いて、その層間絶縁膜１１の表面をＣＭＰ法によって研磨し平坦化する。
【００３７】
次に、図１３および図１４に示すように、たとえば図示しないフォトレジスト膜をマスクとして層間絶縁膜１１をドライエッチングすることによって、ｎ型半導体領域（ソース、ドレイン）９Ｎ、ｐ型半導体領域（ソース、ドレイン）９Ｐおよびゲート電極７Ｇに達する接続孔１２を形成する。接続孔１２は、ゲート電極７Ｇの幅広部、ｐ型半導体領域９Ｐおよびｎ型半導体領域９Ｎに重なるように配置されている。ここには基本セルＫＣに接続可能な全ての接続孔１２を例示している。実際には製品毎に接続孔１２の配置が異なる場合がある。各接続孔１２の底部からは、ゲート電極７Ｇの幅広部、ｐ型半導体領域９Ｐまたはｎ型半導体領域９Ｎの一部が露出されている。ゲートアレイでは、上記のように複数の基本セルＫＣのパターンが共通パターンとして半導体基板１に作り込まれている。そして、この複数の基本セルＫＣ間をホールパターン（接続孔１２やビアホール）および配線によって接続することにより所望の論理回路を形成する。すなわち、ホールパターンと配線とのレイアウトの仕方によって種々の論理回路を形成することが可能になっている。
【００３８】
次いで、層間絶縁膜１１の上部に、たとえばスパッタリング法にて膜厚１０ｎｍ程度のＴｉ膜および膜厚１００ｎｍ程度のＴｉＮ膜を順次堆積する。この時、そのＴｉ膜およびＴｉＮ膜は接続孔１２の内部にも堆積される。続いて、半導体基板１に約５００℃〜７００℃で約１分間の熱処理を施すことにより、Ｔｉ膜とＴｉＮ膜との積層膜からなるバリア導体膜１４を形成する。
【００３９】
次に、バリア導体膜１４の上部に、たとえばＣＶＤ法により接続孔１２の内部を埋め込むＷ（タングステン）膜１５を堆積する。続いて、バリア導体膜１４およびＷ膜１５に対して、層間絶縁膜１１の表面が現れるまでエッチバックもしくはＣＭＰ等の研磨を施すことにより、接続孔１２の外部のバリア導体膜１４およびＷ膜１５を除去する。これにより、接続孔１２内に、バリア導体膜１４およびＷ膜１５からなるプラグ１６を形成することができる。
【００４０】
次に、図１５に示すように、層間絶縁膜１１の上部にＴｉ（チタン）膜１８、Ａｌ合金膜１９およびＴｉＮ膜２０を、たとえばスパッタリング法により順次堆積する。ここで、Ｔｉ膜１８とＴｉＮ膜２０のいずれか一方、もしくは両方において、これらの膜をＴｉ膜とＴｉＮ膜の積層膜で形成してもよい。続いて、フォトレジスト膜（図示は省略）をマスクとしたドライエッチングによりそのＴｉ膜１８、Ａｌ合金膜１９およびＴｉＮ膜２０をパターニングすることによって、ｐ型半導体領域９Ｐと電気的に接続する配線２１を形成する。なお、図示は省略するが、ｎ型半導体領域９Ｎにも同様の配線２１が電気的に接続している。
【００４１】
続いて、たとえばＣＶＤ法により、層間絶縁膜１１および配線２１上に酸化Ｓｉ膜を堆積することによって層間絶縁膜２２を形成する。この層間絶縁膜２２となる酸化Ｓｉ膜は、前述の本実施の形態のＣＶＤ成膜装置を用いて堆積することにより、良質な膜質かつ良好に制御された膜厚で堆積することができる。
【００４２】
次に、図１６に示すように、フォトレジスト膜（図示は省略）をマスクとして層間絶縁膜２２をドライエッチングすることによって、配線２１に達する接続孔２３を形成する。続いて、接続孔２３の内部を含む層間絶縁膜２２の上部に、たとえばスパッタリング法にてＴｉ膜およびＴｉＮ膜を順次堆積する。続いて、半導体基板１に熱処理を施すことにより、Ｔｉ膜とＴｉＮ膜との積層膜からなるバリア導体膜２６を形成する。続いて、バリア導体膜２６の上部に、たとえばＣＶＤ法により接続孔２３の内部を埋め込むＷ膜２８を堆積する。続いて、バリア導体膜２６およびＷ膜２８に対して、層間絶縁膜２２の表面が現れるまでエッチバックもしくはＣＭＰ等の研磨を施すことにより、接続孔２３の外部のバリア導体膜２６およびＷ膜２８を除去する。これにより、接続孔２３内に、バリア導体膜２６およびＷ膜２８からなるプラグ３０を形成することができる。
【００４３】
次に、図１７に示すように、層間絶縁膜２２の上部にＴｉ膜、Ａｌ合金膜およびＴｉＮ膜を、たとえばスパッタリング法により順次堆積する。続いて、フォトレジスト膜（図示は省略）をマスクとしたドライエッチングによりそれらＴｉ膜、Ａｌ合金膜およびＴｉＮ膜をパターニングすることによってプラグ３０に接続する配線３１を形成し、本実施の形態の半導体装置を製造する。
【００４４】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【００４５】
たとえば、前記実施の形態では、枚葉処理でウエハに対して成膜処理を行うＣＶＤ成膜装置の炉体内におけるガスクリーニング後の副生成物の生成を防ぐ場合について説明したが、一度に複数枚のウエハに対して成膜処理を施すバッチ式のＣＶＤ成膜装置についても同様の工程を経ることによって炉体内におけるガスクリーニング後の副生成物の生成を防ぐことができる。
【００４６】
また、前記実施の形態では、約６００℃以上の高温雰囲気下で成膜される非晶質Ｓｉ膜、多結晶Ｓｉ膜、窒化Ｓｉ膜および酸化Ｓｉ膜を成膜するＣＶＤ成膜装置を例に取って説明したが、約６００℃以上の高温雰囲気下で金属膜を成膜するＣＶＤ成膜装置についても同様の工程を経ることによって炉体内におけるガスクリーニング後の副生成物の生成を防ぐことができる。
【００４７】
また、前記実施の形態では、ＣＶＤ成膜装置の炉体内に配置されたヒーターがＡｌ系セラミックから形成されている場合について例示したが、ＳｉＣ（炭化シリコン）から形成されていてもよい。
【００４８】
また、前記実施の形態では、約６００℃以上の高温雰囲気下で成膜される非晶質Ｓｉ膜、多結晶Ｓｉ膜、窒化Ｓｉ膜および酸化Ｓｉ膜を半導体ウエハ上に成膜するＣＶＤ成膜装置に対して本発明を適用する場合について説明したが、たとえば液晶基板の製造工程において、ガラス基板上に窒化Ｓｉ膜を成膜するＣＶＤ成膜装置に対して適用してもよい。
【００４９】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下の通りである。
【００５０】
すなわち、成膜装置の炉体（成膜処理室）のガスクリーニング後において、炉体内にて副生成物が生成されてしまうことを防ぐことができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態である半導体装置の製造工程で用いる成膜装置を説明する要部断面図である。
【図２】本発明の一実施の形態である半導体装置の製造工程で用いる成膜装置の炉体内をガスクリーニングし成膜処理を再開するまでの炉体内の温度変化を示す説明図である。
【図３】本発明の一実施の形態である半導体装置の製造工程で用いる成膜装置と比較した成膜装置によって成膜処理が施されたウエハの累積枚数と成膜された薄膜の膜厚の平均値との関係を示す説明図である。
【図４】本発明の一実施の形態である半導体装置の製造工程で用いる成膜装置によって成膜処理が施されたウエハの累積枚数と成膜された薄膜の膜厚の平均値との関係を示す説明図である。
【図５】本発明の一実施の形態である半導体装置の製造工程を説明する要部断面図である。
【図６】図５に続く半導体装置の製造工程中の要部断面図である。
【図７】本発明の一実施の形態である半導体装置の製造工程中の要部平面図である。
【図８】図６に続く半導体装置の製造工程中の要部断面図である。
【図９】図８に続く半導体装置の製造工程中の要部断面図である。
【図１０】本発明の一実施の形態である半導体装置の製造工程中の要部平面図である。
【図１１】図９に続く半導体装置の製造工程中の要部断面図である。
【図１２】図１１に続く半導体装置の製造工程中の要部断面図である。
【図１３】本発明の一実施の形態である半導体装置の製造工程中の要部平面図である。
【図１４】図１２に続く半導体装置の製造工程中の要部断面図である。
【図１５】図１４に続く半導体装置の製造工程中の要部断面図である。
【図１６】図１５に続く半導体装置の製造工程中の要部断面図である。
【図１７】図１６に続く半導体装置の製造工程中の要部断面図である。
【符号の説明】
１  半導体基板
２  窒化Ｓｉ膜
３  酸化Ｓｉ膜
４  ｐ型ウェル
５  ｎ型ウェル
６  ゲート絶縁膜
７  多結晶Ｓｉ膜
７Ｇ  ゲート電極
８  窒化Ｓｉ膜
８Ａ  サイドウォールスペーサ
９Ｎ  ｎ型半導体領域（ソース、ドレイン）
９Ｐ  ｐ型半導体領域（ソース、ドレイン）
１１  層間絶縁膜
１２  接続孔
１４  バリア導体膜
１５  Ｗ膜
１６  プラグ
１８  Ｔｉ膜
１９  Ａｌ合金膜
２０  ＴｉＮ膜
２１  配線
２２  層間絶縁膜
２３  接続孔
２６  バリア導体膜
２８  Ｗ膜
３０  プラグ
３１  配線
ＣＴ  薄膜（第２の薄膜）
ＥＸＨ  排気機構
ＦＮＣ  炉体（成膜処理室）
ＨＤ  支持部材
ＨＴ  ヒーター（第１の部材）
ＫＣ  基本セル
Ｑｎ  ｎチャネル型ＭＩＳＦＥＴ
Ｑｐ  ｐチャネル型ＭＩＳＦＥＴ
ＳＨＤ  シャワーヘッド
Ｔ１〜Ｔ３  時間
Ｔ３１〜Ｔ３４  時間
Ｗ  ウエハ（半導体基板）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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