(57)【要約】【課題】メモリセルの読出しタイミングを精度良く擬似することができ、生産歩留率の向上を図ることができる半導体記憶装置を提供する。【解決手段】複数のメモリセルと、メモリセルを挟んで一列に配置される複数のダミーセルを含むメモリアレイと、ロウデコーダと、ダミー制御回路と、カラムセレクタと、アンプ回路と、ダミーカラムセレクタと、アンプ制御回路とを備えた半導体記憶装置であって、ダミーカラムセレクタが、ロウデコーダ側に配置される複数のダミーセルと、メモリセルを挟んでロウデコーダから最も離れた位置に配置される複数のダミーセルとに接続されており、ダミー制御回路の出力である複数の制御線が、複数のダミーセルのうち、ロウデコーダ側に配置される複数のダミーセルと、メモリセルを挟んでロウデコーダから最も離れた位置に配置される複数のダミーセルにそれぞれ接続される。【選択図】  図１
2004164772.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルと、複数のダミーセルを含むメモリアレイと、
前記メモリアレイに接続されるロウデコーダと、
前記メモリアレイに接続されるダミー制御回路と、
前記メモリアレイに接続されるカラムセレクタと、
前記カラムセレクタに接続されるアンプ回路と、
前記メモリアレイに接続されるダミーカラムセレクタと、
前記ダミーカラムセレクタと前記アンプ回路とに接続されるアンプ制御回路とを備えた半導体記憶装置であって、
前記ダミーセルが、前記ロウデコーダ側に一列に配置される複数のダミーセルと、前記メモリセルを挟んで前記ロウデコーダから最も遠く離れた位置に一列に配置される複数のダミーセルとを含み、
前記ダミーカラムセレクタが、前記ロウデコーダ側に配置される前記複数のダミーセルと、前記メモリセルを挟んで前記ロウデコーダから最も離れた位置に配置される前記複数のダミーセルとに接続されており、
前記ダミー制御回路の出力である複数の制御線が、前記複数のダミーセルのうち、前記ロウデコーダ側に配置される前記複数のダミーセルと、前記メモリセルを挟んで前記ロウデコーダから最も離れた位置に配置される前記複数のダミーセルにそれぞれ接続されることを特徴とする半導体記憶装置。
【請求項２】
前記ダミーカラムセレクタが、前記メモリアレイから入力される信号の遅延調整を行う遅延調整部を備える請求項１に記載の半導体記憶装置。
【請求項３】
前記ダミー制御回路が、前記ダミーセルに接続される前記複数の制御線のいずれかを選択し、
前記ダミーカラムセレクタが、前記ダミー制御回路からの選択信号を受けて前記ダミーセルを選択する第１の接続選択部を備える請求項１から３のいずれか一項に記載の半導体記憶装置。
【請求項４】
前記ダミー制御回路が、ダミーワードラインドライバと、ヒューズ素子と、ＰＭＯＳトランジスタと、ＮＭＯＳトランジスタと、ラッチ用ＮＭＯＳトランジスタと、出力インバータと、信号反転用インバータと、ロウデコーダ側のダミーカラムへの活性化信号を出力する第１のＡＮＤ回路と、ロウデコーダ側から最も離れたダミーカラムへの活性化信号を出力する第２のＡＮＤ回路を備え、
前記ヒューズ素子は、電源と、前記ＰＭＯＳトランジスタのソースに接続され、
前記ＰＭＯＳトランジスタのゲート及び前記ＮＭＯＳトランジスタのゲートにＲＥＳＥＴ信号が入力され、
前記ＰＭＯＳトランジスタのドレインは前記ＮＭＯＳトランジスタのドレインに接続され、
前記ＮＭＯＳトランジスタのソース及び前記ラッチ用ＮＭＯＳトランジスタのソースは接地され、
前記インバータの入力側に、前記ＰＭＯＳトランジスタのドレインと、前記ＮＭＯＳトランジスタのドレインと、前記ラッチ用ＮＭＯＳトランジスタのドレインが接続され、
前記インバータの出力側に、前記ラッチ用ＮＭＯＳトランジスタのゲートと、前記信号反転用インバータの入力と、前記第２のＡＮＤ回路と、外部のダミーカラムセレクタが接続され、
前記信号反転用インバータの出力側に、外部のダミーカラムセレクタと、前記第１のＡＮＤ回路が接続されている請求項３に記載の半導体記憶装置。
【請求項５】
前記ダミーカラムセレクタが、前記ダミー制御回路からの信号を受けて前記遅延調整部の出力を選択する第２の接続選択部を備える請求項３又は４に記載の半導体記憶装置。
【請求項６】
前記複数のダミーセルの出力が、前記ダミーカラムセレクタを介して、対応する一又は複数の前記アンプ制御回路に接続されており、
前記アンプ制御回路が、それぞれセンスアンプに接続されている請求項１に記載の半導体記憶装置。
【請求項７】
一又は複数の前記アンプ制御回路が、前記ダミー制御回路と前記アンプ回路とに接続されており、かつ前記アンプ回路に信号を出力するか否かを選択できる信号選択部を備える請求項６に記載の半導体記憶装置。
【請求項８】
一又は複数の前記アンプ制御回路が、それぞれの前記アンプ制御回路内で遅延を調整することができる遅延調整部を備える請求項６又は７に記載の半導体記憶装置。
【請求項９】
前記メモリアレイ内に前記ダミーセルの素子を用いて構成される切り替えセルを備え、
前記切り替えセルが、前記複数のダミーカラムと、前記ダミー制御回路と、前記ダミーカラムセレクタに接続され、前記ダミーセル単位で接続を切り替えることができる請求項７又は８に記載の半導体記憶装置。
【請求項１０】
複数の前記切り替えセルが並列に接続されている請求項９に記載の半導体記憶装置。
【請求項１１】
前記アンプ制御回路の出力を検査するテスト回路を備えている請求項２から５、８から１０のいずれか一項に記載の半導体記憶装置。
【請求項１２】
前記ダミー制御信号の出力である前記複数の制御線を、前記複数のダミーメモリ上と前記メモリアレイ周辺で等長配線する請求項１から１１のいずれか一項に記載の半導体記憶装置。
【請求項１３】
遅延調整時間の異なる前記遅延調整部をあらかじめ複数個用意し、メモリ容量に応じて前記遅延調整部を変更する請求項２から５及び８から１２のいずれか一項に記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、内部回路の起動タイミングを、ダミー回路を用いて生成する半導体記憶装置に関する。特にチップ面積を増加することなしにダミー回路を救済し、歩留向上をはかり、内部回路の起動タイミングの最適化を図ることができる半導体記憶装置に関する。
【０００２】
【従来の技術】
従来の半導体記憶装置において、メモリセルからの読出しデータを増幅するアンプの起動信号をダミーのメモリセルを用いて生成し、プロセスや電圧等に起因するメモリセル読出しタイミングのばらつきに対して、アンプ起動タイミングを精度良く追従させる方法が種々考えられている。
【０００３】
従来の半導体記憶装置の構成例として、図２５〜図２８に、非特許文献１及び特許文献１において開示されている回路構成の概要図を示す。
【０００４】
【非特許文献１】
「ＩＥＥＥ  半導体素子使用回路ジャーナル」、２００１年１１月、第３６巻、第１１号、ｐ．１７３８−１７４４（ＩＥＥＥ  Ｊｏｕｒｎａｌ  ｏｆ  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ，Ｖｏｌ．３６，Ｎｏ．１１，Ｎｏｖｅｎｂｅｒ２００１，ｐｐ１７３８−１７４４）
【０００５】
【特許文献１】
米国特許６２１２１１７号明細書
図２５において、５００はメモリアレイを、５０１及び５０２はメモリアレイ５００に含まれるダミーカラムを、５０４はメモリアレイ５００に複数含まれる通常カラムを、それぞれ示している。ここで、通常カラムとは、ダミーカラム以外のカラムを意味している。
【０００６】
また、５０５はメモリアレイ５００に接続されるダミー制御手段を、５０７はダミーカラム５０２の出力が入力されるアンプ制御手段を、５０８は通常カラム５０４に接続されるカラムセレクタを、５０９はカラムセレクタ５０８及びアンプ制御手段５０７に接続されるアンプを、５１０はメモリアレイ５００に接続されるロウデコーダを、それぞれ示している。
【０００７】
図２６は、図２５に示すメモリアレイ５００の部分構成図であり、図２５において、５１１は通常のメモリセルを示しており、ＳＲＡＭが良く用いられている。また、５１２はダミーカラム５０１に含まれるダミーセルを、５１３はダミーカラム５０２に含まれるダミーセルを、それぞれ示している。
【０００８】
図２７は、図２６に示すメモリセル５１１の構成図であり、図２８は、図２６に示すダミーセル５１２及び５１３の内部構成及び相互接続構成を示す図である。
【０００９】
図２８に示すように、ダミーセル５１２及び５１３を構成するトランジスタは、図２７に示すメモリセル５１１を構成するトランジスタと同サイズであり、ダミーセル５１２及び５１３に含まれるラッチ回路は一定レベルに固定されている。
【００１０】
図２７に示すように、メモリセル５１１は、行方向においてはロウデコーダ５１０と接続されているワードラインＷＬ０〜ＷＬｘに接続されており、列方向においては共通のビットラインＢＬ及びＮＢＬに接続されている。
【００１１】
図２６に示すように、複数あるダミーセル５１２のうちｎ個のダミーセル５１２が、ダミー制御手段５０５の出力側であるダミーワードラインＤＷＬに接続され、他のダミーセル５１２は、接地ラインに接続されている。ｎ個のダミーセル５１２は、アンプ５０９側に近い位置から順にｎ個配置される構成となっている。
【００１２】
複数あるダミーセル５１３のうちｎ個のダミーセル５１３は、ダミー制御手段５０５の出力側であるダミーワードラインＤＷＬに接続され、他のダミーセル５１３は、接地ラインに接続されている。また、複数あるダミーセル５１３は共通のダミービットラインＤＢＬに接続されており、ダミービットラインＤＢＬはアンプ制御手段５０７へと接続される構成となっている。ｎ個のダミーセル５１３についても、アンプ５０９側に近い位置から順にｎ個配置される構成となっている。
【００１３】
以上のように構成された従来の半導体記憶装置が動作すると、ロウデコーダ５１０と接続されているワードラインＷＬ０〜ＷＬｘのいずれかが選択され、選択されたワードラインに接続されているメモリセル５１１のデータがビットラインＢＬ及びＮＢＬに読み出される。
【００１４】
なお、ビットラインＢＬ、ＮＢＬ及びダミービットラインＤＢＬは、予めハイレベルにプリチャージされており、ワードラインＷＬ０〜ＷＬｘが選択される時点においてはフローティング状態となっている。また、通常カラム５０４は複数存在することから、選択されたワードラインに接続されている複数のメモリセル５１１のデータが、それぞれのビットラインＢＬ及びＮＢＬに読み出されるが、カラムセレクタ５０８によって特定のビットラインＢＬ及びＮＢＬのデータが選択されることになる。
【００１５】
ワードラインＷＬ０〜ＷＬｘが選択されるタイミングとほぼ同一のタイミングにおいて、ダミー制御手段５０５の出力側であるダミーワードラインＤＷＬが駆動され、ｎ個のダミーセル５１３を構成するトランジスタがダミービットラインＤＢＬをメモリセル５１１のｎ倍のスルーレートでハイレベルからロウレベルへと遷移させる。
【００１６】
そして、ダミービットラインＤＢＬの信号レベルを検出することで、アンプ制御手段５０７がアンプ起動信号ＳＡＥを生成し、アンプ５０９はアンプ起動信号ＳＡＥが入力されたタイミングで、選択された特定のビットラインＢＬ及びＮＢＬのデータを増幅することになる。
【００１７】
例えば、電源電圧１．２Ｖであって、メモリセル５１１からの読出しデータＢＬ及びＮＢＬの電位差が１００ｍＶの場合においてアンプ５０９を起動したい場合、選択するダミーセル５１３の数ｎを‘６’にしておけば、所望のアンプ起動タイミング時に、ダミービットラインＤＢＬは６００ｍＶ、すなわち電源電圧の半分の電位にまで遷移することになる。したがって、複雑な電位検出回路を用いることなく、簡単なＣＭＯＳゲートを用いるだけで、アンプ起動信号ＳＡＥを生成できるという利点がある。
【００１８】
【発明が解決しようとする課題】
しかしながら、上述したような従来の半導体記憶装置においては、メモリセル５１１に接続されるビットラインＢＬ及びＮＢＬの配線負荷はダミー回路に含まれているものの、ビットラインに接続されるカラムセレクタ５０８の負荷はダミー回路に含まれておらず、所望のアンプ起動タイミングに対して、ダミービットライン信号に基づくＳＡＥ信号の生成が遅延してしまうという問題点が生じていた。
【００１９】
また、上述したような従来の半導体記憶装置においては、ダミービットラインＤＢＬを駆動するダミーセル５１２が、メモリアレイ５００に対してアンプ５０９に近接した位置に配置されており、アンプ５０９と反対側端部に配置されるメモリセル５１１が選択された場合には、ビットラインＢＬ及びＮＢＬの配線抵抗による遅延が反映されないことから、所望のアンプ起動タイミングに対して、ダミービットライン信号に基くＳＡＥ信号生成が早まってしまうという問題点も有していた。
【００２０】
さらに、上述したような従来の半導体記憶装置においては、ダミーセル５１２は、メモリアレイ５００への読出しアクセスに対して毎回動作する構成となっているが、ダミーセル５１２自体に欠陥があった場合、アンプ起動を所望のタイミングで行うことができない、もしくはアンプ起動自体ができない不良品となってしまうおそれがあるという問題点も内包している。
【００２１】
本発明は、上記問題点を解決するために、メモリセルの読出しタイミングを精度良く擬似することができ、生産歩留率の向上を図ることができる半導体記憶装置を提供することを目的とする。
【００２２】
【課題を解決するための手段】
上記目的を達成するために本発明にかかる半導体記憶装置は、複数のメモリセルと、複数のダミーセルを含むメモリアレイと、メモリアレイに接続されるロウデコーダと、メモリアレイに接続されるダミー制御回路と、メモリアレイに接続されるカラムセレクタと、カラムセレクタに接続されるアンプ回路と、メモリアレイに接続されるダミーカラムセレクタと、ダミーカラムセレクタとアンプ回路とに接続されるアンプ制御回路とを備えた半導体記憶装置であって、ダミーセルが、ロウデコーダ側に一列に配置される複数のダミーセルと、メモリセルを挟んでロウデコーダから最も遠く離れた位置に一列に配置される複数のダミーセルとを含み、ダミーカラムセレクタが、ロウデコーダ側に配置される複数のダミーセルと、メモリセルを挟んでロウデコーダから最も離れた位置に配置される複数のダミーセルとに接続されており、ダミー制御回路の出力である複数の制御線が、複数のダミーセルのうち、ロウデコーダ側に配置される複数のダミーセルと、メモリセルを挟んでロウデコーダから最も離れた位置に配置される複数のダミーセルにそれぞれ接続されることを特徴とする。
【００２３】
かかる構成により、複数のダミーカラムをメモリセルを挟んで一列ずつ配置することによって、ダミーセルに欠陥がある場合であっても、他方のダミーカラムに存在するダミーセルに置き換えることができ、生産歩留まりを向上することが可能となる。また、ロウデコーダ１１０から最も離れた位置にダミーカラムを設けることができることから、通常カラムの露光精度を向上させることが可能となる。通常、ダミーカラムは、露光精度を向上させるためにメモリセルの両端に配置されるが、新たにロウデコーダ側にダミーカラムを隣接して複数個設ける場合に比べて、より配置面積を削減することができる。
【００２４】
また、本発明にかかる半導体記憶装置は、ダミーカラムセレクタが、メモリアレイから入力される信号の遅延調整を行う遅延調整部を備えることが好ましい。
ダミーカラムセレクタの出力の遅延を調整することができ、ダミーカラム配置の物理的な制約を排除することができるからである。
【００２５】
また、本発明にかかる半導体記憶装置は、ダミー制御回路が、ダミーセルに接続される複数の制御線のいずれかを選択し、ダミーカラムセレクタが、ダミー制御回路からの選択信号を受けてダミーセルを選択する第１の接続選択部を備えることが好ましい。制御線やダミーメモリセル、ダミーメモリセルの出力線に不良があっても、正常な出力を選択して使用することができるからである。
【００２６】
また、本発明にかかる半導体記憶装置におけるダミー制御回路の構成としては、ダミーワードラインドライバと、ヒューズ素子と、ＰＭＯＳトランジスタと、ＮＭＯＳトランジスタと、ラッチ用ＮＭＯＳトランジスタと、出力インバータと、信号反転用インバータと、ロウデコーダ側のダミーカラムへの活性化信号を出力する第１のＡＮＤ回路と、ロウデコーダ側から最も離れたダミーカラムへの活性化信号を出力する第２のＡＮＤ回路を備え、ヒューズ素子は、電源と、ＰＭＯＳトランジスタのソースに接続され、ＰＭＯＳトランジスタのゲート及びＮＭＯＳトランジスタのゲートにＲＥＳＥＴ信号が入力され、ＰＭＯＳトランジスタのドレインはＮＭＯＳトランジスタのドレインに接続され、ＮＭＯＳトランジスタのソース及びラッチ用ＮＭＯＳトランジスタのソースは接地され、インバータの入力側に、ＰＭＯＳトランジスタのドレインと、ＮＭＯＳトランジスタのドレインと、ラッチ用ＮＭＯＳトランジスタのドレインが接続され、インバータの出力側に、ラッチ用ＮＭＯＳトランジスタのゲートと、信号反転用インバータの入力と、第２のＡＮＤ回路と、外部のダミーカラムセレクタが接続され、信号反転用インバータの出力側に、外部のダミーカラムセレクタと、第１のＡＮＤ回路が接続されていることが好ましい。
【００２７】
また、本発明にかかる半導体記憶装置は、ダミーカラムセレクタが、ダミー制御回路からの信号を受けて遅延調整部の出力を選択する第２の接続選択部を備えることが好ましい。遅延調整部自体に不良が生じた場合であっても、正常な出力のみを選択することができるからである。
【００２８】
また、本発明にかかる半導体記憶装置は、複数のダミーセルの出力が、ダミーカラムセレクタを介して、対応する一又は複数のアンプ制御回路に接続されており、アンプ制御回路が、それぞれセンスアンプに接続されていることが好ましい。メモリセルアレイのサイズの差による、アンプ起動タイミングのズレを解消することができ、かつ複数のアンプ制御回路自体に不良が生じた場合であっても、正しい起動タイミングでセンスアンプを起動することができるからである。
【００２９】
また、本発明にかかる半導体記憶装置は、一又は複数のアンプ制御回路が、ダミー制御回路とアンプ回路とに接続されており、かつアンプ回路に信号を出力するか否かを選択できる信号選択部を備えることが好ましい。アンプ制御信号を適正なタイミングに調整することができるからである。
【００３０】
また、本発明にかかる半導体記憶装置は、一又は複数のアンプ制御回路が、それぞれのアンプ制御回路内で遅延を調整することができる遅延調整部を備えることが好ましい。アンプ制御信号を適正なタイミングに調整することができるからである。
【００３１】
また、本発明にかかる半導体記憶装置は、メモリアレイ内にダミーセルの素子を用いて構成される切り替えセルを備え、切り替えセルが、複数のダミーカラムと、ダミー制御回路と、ダミーカラムセレクタに接続され、ダミーセル単位で接続を切り替えることができることが好ましい。こうすることによっても、ダミーセルに不良が発生した場合に救済することができるからである。なお、複数の切り替えセルが並列に接続されていることがより好ましい。
【００３２】
また、本発明にかかる半導体記憶装置は、アンプ制御回路の出力を検査するテスト回路を備えていることが好ましい。メモリのアクセススピードを検査しなくても、アンプ制御回路の出力を測定できることから、容易にアンプ制御信号を適正なタイミングに調整することができるからである。
【００３３】
また、本発明にかかる半導体記憶装置は、ダミー制御信号の出力である複数の制御線を、複数のダミーメモリ上とメモリアレイ周辺で等長配線することが好ましい。制御線の負荷を同等にすることによって、制御線に接続される複数のダミーセルの出力遅延を同等にすることができるからである。
【００３４】
また、本発明にかかる半導体記憶装置は、遅延調整時間の異なる遅延調整部をあらかじめ複数個用意し、メモリ容量に応じて遅延調整部を変更することが好ましい。メモリ容量に応じたアンプ制御信号を発生することができるからである。
【００３５】
【発明の実施の形態】
（実施の形態１）
以下、本発明の実施の形態１にかかる半導体記憶装置について、図面を参照しながら説明する。図１は本発明の実施の形態１にかかる半導体記憶装置の全体構成図である。
【００３６】
図１において、１００はメモリアレイを、１０１はメモリアレイ１００に二列含まれているダミーカラムを、１０２はメモリアレイ１００に複数含まれる通常カラムを、それぞれ示している。ここで、通常カラムとは、メモリアレイ１００におけるダミーカラム以外のカラムを意味する。本実施の形態１においては、ダミーカラム１０１は、通常カラム１０２を挟んで一列ずつ配置されており、一列はロウデコーダ１１０に近接して、他の一列はロウデコーダ１１０から最も離れた位置に、それぞれ配置されている。
【００３７】
また、１０４はダミーカラム１０１の出力に接続されるダミーカラムセレクタを示しており、メモリアレイ１００に接続されるダミー制御手段１０３の出力信号によって、どちらのダミーカラム１０１を選択するのか制御されることになる。
【００３８】
そして、１０５はダミーカラムセレクタ１０４の出力側に接続されるアンプ制御手段を、１０６は通常カラム１０２に接続され、通常カラム１０２を選択するカラムセレクタを、それぞれ示しており、カラムセレクタ１０６及びアンプ制御手段１０５の出力信号はアンプ１０７に入力される。
【００３９】
図２は、本発明の実施の形態１にかかる半導体記憶装置におけるダミー制御手段１０３の内部構成図を示している。図２において、１４０はダミーワードラインドライバを示しており、メモリアクセス信号ＣＬＫが入力されると、それに応じてダミーワードライン駆動信号ＤＷＬ１及びＤＷＬ２を出力するものである。
なお、１４０Ａはバッファである。
【００４０】
図３は、本発明の実施の形態１にかかる半導体記憶装置におけるメモリアレイ１００の内部構成図を示している。図３において、１１１は通常カラム１０２に含まれるメモリセルを示しており、本実施の形態１においてはＳＲＡＭを想定している。また、１１２はダミーカラム１０１に含まれるダミーセルを示している。図３に示すように、メモリアレイ１００の両端に一列にダミーセル１１２が配置されたダミーカラム１０１を設けており、通常カラム１０２はダミーカラム１０１に挟まれるような形態で配置されている。
【００４１】
ここで、図４は、本発明の実施の形態１にかかる半導体記憶装置のダミー制御手段１０３におけるメモリセル１１１の内部構成図を、図５は、本発明の実施の形態１にかかる半導体記憶装置のダミー制御手段１０３におけるダミーセル１１２の内部構成図を、それぞれ示している。図４と図５を比較しても明らかなように、ダミーセル１１２を構成するトランジスタはメモリセル１１１を構成するトランジスタと同一のサイズであり、ダミーセル１１２に含まれるラッチは一定レベルに固定されている。
【００４２】
また、図６は、本発明の実施の形態１にかかる半導体記憶装置におけるダミーカラムセレクタ１０４の構成図を示している。図６において、１２０はビットラインプリチャージ回路を示しており、制御回路（図示せず）からのプリチャージ信号ＰＣＧが入力される。また、１２１はＮＡＮＤゲートを示している。
【００４３】
図７は、本発明の実施の形態１にかかる半導体記憶装置におけるアンプ１０７の構成図を示している。図７に示すように、アンプ起動信号ＳＡＥ１に応じて、複数のセンスアンプ１０７Ａの中から起動するセンスアンプを選択することになる。
【００４４】
まず、図３に示すように、通常カラム１０２に含まれるメモリセル１１１は、行方向においては、ロウデコーダ１１０の出力側であるワードラインＷＬ０〜ＷＬｘにそれぞれ接続されており、列方向においては、通常カラム１０２の共通のビットラインＢＬ及びＮＢＬに接続されている。
【００４５】
また、通常カラム１０２を挟むように配置されているダミーカラム１０１に含まれている複数のダミーセル１１２のうち、それぞれｎ個のダミーセル１１２はメモリアレイ１００上であって、ロウデコーダ１１０側とロウデコーダ１１０と反対側の端部であり、かつアンプ１０９が配置される側からカラム方向に最も遠い位置に配置されているダミーワードラインＤＷＬ１又はＤＷＬ２に接続されることになる。他のダミーセル１１２については、接地されている。
【００４６】
なお、メモリアレイ１００内のダミーワードラインＤＷＬ１及びＤＷＬ２の配線は、通常カラム１０２におけるビットライン配線に相当する配線を使用するものとする。
【００４７】
また、ｎ個のダミーセル１１２の出力はダミービットラインＤＢＬ１及びＤＢＬ２にそれぞれ接続されており、ダミービットラインＤＢＬ１及びＤＢＬ２はダミーカラムセレクタ１０４に接続されている。
【００４８】
外部よりメモリアレイ１００へのアクセスが行われると、ロウデコーダ１１０に接続されているワードラインＷＬ０〜ＷＬｘのいずれかが選択され、メモリセル１１１のデータがＢＬ及びＮＢＬに読み出される。通常カラム１０２のビットラインＢＬ及びＮＢＬ、ダミーカラム１０１のダミービットラインＤＢＬ１及びＤＢＬ２は、予めビットラインプリチャージ回路１２０によってハイレベルにプリチャージされており、ワードラインＷＬ０〜ＷＬｘが選択される時点において、フローティング状態となっている。通常カラム１０２が複数あることから、複数のデータがそれぞれのＢＬ及びＮＢＬに読み出されるが、カラムセレクタ１０６によって特定のビットラインＢＬ及びＮＢＬのデータが選択されることになる。
【００４９】
ワードラインＷＬ０〜ＷＬｘが選択されるタイミングとほぼ同一のタイミングにおいて、ダミー制御手段１０３に接続されているダミーワードラインＤＷＬ１又はＤＷＬ２が駆動され、ｎ個のダミーセル１１２を構成するトランジスタが、ダミービットラインＤＢＬ１又はダミービットラインＤＢＬ２をメモリセル１１１のｎ倍のスルーレートでハイレベルからローレベルへと遷移させる。
【００５０】
そして、ダミーカラムセレクタ１０４は、ダミービットラインＤＢＬ１あるいはＤＢＬ２のうち、ローレベルに遷移するダミービットラインを選択し、アンプ制御手段１０５へＤＢＬ信号として転送する。アンプ制御手段１０５は、ＤＢＬ信号が入力されると、アンプ起動信号ＳＡＥを発生し、アンプ１０７はアンプ起動信号ＳＡＥに基いて、カラムセレクタ１０６により選択された特定のビットラインＢＬ及びＮＢＬのデータを増幅することになる。
【００５１】
このような構成とすることで、ビットラインに接続されるカラムセレクタ１０６の負荷もダミー回路に含まれることになり、所望のアンプ起動タイミングに対するＳＡＥ信号の生成遅延を未然に回避することができる。
【００５２】
また、ダミービットラインＤＢＬを駆動するダミーセル５１２が、メモリアレイ５００に対してアンプ５０９と反対側端部に配置されることから、ビットラインＢＬ及びＮＢＬの配線抵抗による遅延も反映することができ、アンプ起動タイミングに対するＳＡＥ信号の生成が早まるという課題も解決できる。
【００５３】
さらに本実施の形態１によれば、複数のダミーカラムをメモリセルを挟んで一列ずつ配置することによって、ダミーセルに欠陥がある場合であっても、他方のダミーカラムに存在するダミーセルに置き換えることができ、生産歩留まりを向上することが可能となる。また、ロウデコーダ１１０から最も離れた位置にダミーカラムを設けることができることから、通常カラムの露光精度を向上させることが可能となる。通常、ダミーカラムは、露光精度を向上させるためにメモリセルの両端に配置されるが、新たにロウデコーダ側にダミーカラムを隣接して複数個設ける場合に比べて、より配置面積を削減することができる。
【００５４】
また、図８に示すように、ダミーカラムセレクタ１０４の内部に遅延調整部１２３を設けることも考えられる。すなわち、図８のように、ロウデコーダ１１０に近接するダミーカラム１０１と、ロウデコーダ１１０と最も離れているダミーカラム１０１との間に生じる位相遅延を、バッファ１２２を用いることによって調整することになる。
【００５５】
このように遅延調整部１２３を設けることによって、ダミーカラム１０１における出力タイミングの調整が容易となり、ダミーカラム１０１をメモリセルアレイ１００内であればどの位置に配置しても同様の効果を得ることができ、配置上の物理的な制約を排除することが可能となる。
【００５６】
（実施の形態２）
以下、本発明の実施の形態２にかかる半導体記憶装置について、図面を参照しながら説明する。図９は、本発明の実施の形態２にかかる半導体記憶装置の全体構成図を示している。
【００５７】
図９において、１３１はアンプ起動信号ＳＡＥの発生を測定するテスト端子を、２０３はダミーカラム１０１とダミーカラムセレクタ２０４とに接続されるダミー制御手段を、２０４はダミーカラム１０１の出力とダミー制御手段２０３の出力に接続されるダミーカラムセレクタを、それぞれ示している。
【００５８】
他の構成は、図１に示す実施の形態１にかかる半導体記憶装置と同様であることから、同一の符号を付することによって、詳細な説明を省略する。
【００５９】
図１０は、本発明の実施の形態２にかかる半導体記憶装置におけるダミー制御手段２０３の内部構成図である。図１０において、１４０はダミーワードラインドライバを示しており、メモリアクセス信号ＣＬＫが入力されると、ダミーワードライン駆動信号ＤＷＬを出力する。また、２４１はＲＥＳＥＴ信号が入力されると、ダミーワードラインＤＷＬ１あるいはＤＷＬ２のいずれかを選択する信号ＳＥＬ１又はＳＥＬ２を出力する選択回路を示している。
【００６０】
また、２４２はヒューズ素子を、１２９はＰＭＯＳトランジスタを、１３０はＮＭＯＳトランジスタを、１３３はラッチ用ＮＭＯＳトランジスタを、１２８はインバータを、１３２は信号反転用インバータを、１２７はＤＷＬ１あるいはＤＷＬ２を出力するＡＮＤ回路を、それぞれ示している。
【００６１】
ヒューズ素子２４２は、電源と、ＰＭＯＳトランジスタ１２９のソースに接続されており、ＰＭＯＳトランジスタ１２９のゲートからＲＥＳＥＴ信号が入力される。また、ＰＭＯＳトランジスタ１２９のドレインはＮＭＯＳトランジスタ１３０のドレインに接続され、ＮＭＯＳトランジスタ１３０のソースは接地されており、ＮＭＯＳトランジスタ１３０のゲートからＲＥＳＥＴ信号が入力される。
【００６２】
インバータ１２８の入力は、ＰＭＯＳトランジスタ１２９のドレインと、ＮＭＯＳトランジスタ１３０のドレインと、ラッチ用ＮＭＯＳトランジスタ１３３のドレインとに接続され、ラッチ用ＮＭＯＳトランジスタ１３３のソースは接地されている。
【００６３】
インバータ１２８の出力は、ラッチ用ＮＭＯＳトランジスタ１３３のゲートと、信号反転用インバータ１３２の入力と、ＤＷＬ２を出力するＡＮＤ回路１２７と、外部のダミーカラムセレクタ２０４に接続されており、信号反転用インバータ１３２の出力は、外部のダミーカラムセレクタ２０４と、ＤＷＬ１を出力するＡＮＤ回路１２７に接続されている。
【００６４】
図１１は、本発明の実施の形態２にかかる半導体記憶装置におけるダミーカラムセレクタ２０４の内部構成図である。図１１において、１２４はダミー制御手段２０３の出力信号であるＳＥＬ１あるいはＳＥＬ２を受けて、どちらのダミーカラム１０１と接続するのかを選択する第１の接続選択部を示している。なお、１２５はＮＯＲゲートを示している。
【００６５】
このように構成された半導体記憶装置において、外部よりメモリアレイ１００へのアクセスが行われると、ロウデコーダ１１０に接続されているワードラインＷＬ０〜ＷＬｘのいずれかが選択され、メモリセル１１１のデータがＢＬ及びＮＢＬに読み出される。通常カラム１０２のビットラインＢＬ及びＮＢＬ、ダミーカラム１０１のダミービットラインＤＢＬ１及びＤＢＬ２は、予めビットラインプリチャージ回路１２０によってハイレベルにプリチャージされており、ワードラインＷＬ０〜ＷＬｘを選択する時点において、フローティング状態となっている。通常カラム１０２が複数あることから、複数のデータがそれぞれのＢＬ及びＮＢＬに読み出されるが、カラムセレクタ１０６によって特定のビットラインＢＬ及びＮＢＬのデータが選択されることになる。
【００６６】
ワードラインＷＬ０〜ＷＬｘが選択されるタイミングとほぼ同一のタイミングにおいて、ＳＥＬＥＣＴ信号により選択されるダミー制御手段２０３の出力であるダミーワードラインＤＷＬ１又はＤＷＬ２が駆動され、ｎ個のダミーセル１１２を構成するトランジスタが、ダミービットラインＤＢＬ１又はダミービットラインＤＢＬ２をメモリセル１１１のｎ倍のスルーレートでハイレベルからローレベルへと遷移させる。
【００６７】
そして、ダミーカラムセレクタ２０４は、ダミー制御手段２０３により選択されるダミービットラインＤＢＬ１あるいはＤＢＬ２のうち、ローレベルに遷移するダミービットラインを選択し、アンプ制御手段１０５へＤＢＬ信号として転送する。アンプ制御手段１０５は、ＤＢＬ信号が入力されると、アンプ起動信号ＳＡＥを発生し、アンプ１０７はアンプ起動信号ＳＡＥに基づいて、カラムセレクタ１０６によって選択された特定のビットラインＢＬ及びＮＢＬのデータを増幅することになる。
【００６８】
以上の動作において、ダミーワードラインＤＷＬ１とＤＷＬ２、ダミービットラインＤＢＬ１とＤＢＬ２の選択はダミー制御手段２０３により行われている。
具体的には、テスト時において、まずＲＥＳＥＴ信号としてローレベル信号を印加し、ダミーワードラインＤＷＬ１とダミービットラインＤＢＬ１を選択してメモリアクセステストを実施する。次に、ＲＥＳＥＴ信号としてハイレベル信号を印加して、ダミーワードラインＤＷＬ２とダミービットラインＤＢＬ２を選択してメモリアクセステストを実施する。
【００６９】
そして、ダミーワードラインＤＷＬ１とダミービットラインＤＢＬ１が正常である場合には、図１０に示すヒューズ素子１４２を切断せず、ダミーワードラインＤＷＬ２とダミービットラインＤＢＬ２に切り替えたい場合に、ヒューズ素子１４２を切断し、再度メモリアクセスを測定し、許容範囲内であることを確認してから使用することになる。
【００７０】
テスト端子を設ける場合は、テスト端子１３１においてアンプ起動信号ＳＡＥの生成タイミングを測定し、予め設定されたタイミングに対して許容範囲であれば、図１０に示す選択回路１４１に含まれるヒューズ素子１４２を切断せずにダミーワードラインＤＷＬ１を選択し、図１１に示すダミーカラムセレクタ２０４内における第１の接続選択部１２４によってダミービットラインＤＢＬ１が選択される状態となる。
【００７１】
また、テスト端子１３１より測定したアンプ起動信号ＳＡＥの生成タイミングが許容範囲外であれば、ヒューズ素子１４２をレーザ等で切断してダミーワードラインＤＷＬ２を選択し、図１１に示すダミーカラムセレクタ２０４内における第１の接続選択部１２４によってダミービットラインＤＢＬ２が選択される状態となる。この状態で再度テスト端子１３１においてアンプ起動信号ＳＡＥの生成タイミングを測定し、許容範囲内であることを確認してから使用することになる。
【００７２】
以上のように本実施の形態２によれば、テスト端子を設けることによって、ダミーセルの欠陥を確実に把握することができ、ダミーセルに欠陥がある場合に、ダミーカラムを置き換えることができることから、半導体記憶装置の面積を増加させることなく生産歩留まりを向上することが可能となる。
【００７３】
また、図１２に示すように、ダミーカラムセレクタ２０４内において、接続選択部を複数個設けることも考えられる。図１２は、本発明の実施の形態２にかかる半導体記憶装置におけるダミーカラムセレクタ２０４の他の内部構成図である。
【００７４】
図１２に示すように、ダミーカラムセレクタ２０４が、ダミー制御手段２０３から選択信号ＳＥＬ１あるいはＳＥＬ２の出力に基づいてダミーカラム１０１の接続を選択する第１の接続選択部１２４に加えて、遅延調整部１２３の出力の接続を選択する第２の接続選択部１２６を備えている点に特徴を有する。
【００７５】
このような構成にすることによって、遅延調整部１２３自体に不良が発生した場合であっても、ロウデコーダ１１０に近接するダミーカラム１０１からの出力信号であるＤＢＬ１、あるいはロウデコーダ１１０と最も離れているダミーカラム１０１からの出力信号であるＤＢＬ２のいずれかを第２の接続選択部１２６によって生かすことができ、同様に生産歩留まりを向上することが可能となる。
【００７６】
また、図１３は本発明の実施の形態２にかかる半導体記憶装置の他の構成図であり、アンプ制御手段を２個有する点に特徴を有するものである。図１４は図１３に示す構成におけるダミーカラムセレクタ３０４の内部構成図であり、図１５は図１３に示す構成におけるアンプ１０９の内部構成図である。
【００７７】
ダミーカラム１０１の出力信号であるＤＢＬ１あるいはＤＢＬ２は、ダミーカラムセレクタ３０４を通して、それぞれ異なるアンプ制御手段１０５あるいは１０８に接続される。そして、それぞれのアンプ制御手段１０５あるいは１０８からアンプ起動信号ＳＡＥ１あるいはアンプ起動信号ＳＡＥ２がアンプ１０９内における異なるセンスアンプ１０７Ａに接続される。
【００７８】
このような構成にすることで、ダミーカラム１０１ごとに独立したアンプ起動信号を出力することができ、それぞれ対応するセンスアンプを起動することができることから、メモリセルアレイ１００の大きさの大小に起因するアンプ起動タイミングのズレを解消することが可能となる。
【００７９】
さらに、図１６に示すように、アンプ制御手段それぞれにテスト端子を設ける構成も考えられる。図１７は、この場合におけるアンプ制御手段１４２の内部構成図を示している。図１７に示すように、アンプ制御手段１４２は、ダミー制御手段２０３、ダミーカラム１０１に接続されており、アンプ１４１に対してアンプ起動信号ＳＡＥ１を出力するものである。そして、バッファ１２２を複数個有する遅延調整部１０５Ｂを有しており、アンプ起動信号を発生するアンプ制御信号発生部１０５Ａから出力されるＳＡＥ１の位相遅延を調整できるようになっている。なお、１４２Ａは信号選択部を、１２８はインバータを、それぞれ示している。
【００８０】
また、図１８は、この場合における他方のアンプ制御手段１４３の内部構成図を示しており、アンプ制御手段１４２と同様の構成であるが、遅延調整部１０５Ｂを有さない点において相違している。これは、アンプ制御手段１４３が、ロウデコーダ１１０から最も離れた位置に配置されているダミーカラム１０１と接続されており、位相遅延はダミーカラム１０１から出力されてくる信号をベースに調整するものだからである。
【００８１】
図１９は、この場合におけるアンプ１４１の構成図であり、アンプ制御手段１４２からのアンプ起動信号ＳＡＥ１と、アンプ制御手段１４３からのアンプ起動信号ＳＡＥ２に、それぞれ複数個のセンスアンプ１０７Ａが接続されている。また、図１７及び図１８に示しているように、アンプ制御手段１４２及び１４３は、ダミー制御手段２０３の出力信号であるＳＥＬ１あるいはＳＥＬ２を受けて、アンプ起動信号ＳＡＥ１及びＳＡＥ２を、それぞ出力するか否かを選択する信号選択部１４２Ａを有している。
【００８２】
図２０に、アンプ制御手段１４２内においてジェネレータで生成される遅延調整部の例を示す。位相遅延が小さい場合には図２０（ａ）に示すような使用されているバッファ１２２の数が少ない遅延調整部１０５Ｃを、大きい場合には図２０（ｂ）、（ｃ）に示すような使用されているバッファ１２２の数が多い遅延調整部１０５Ｄ、１０５Ｅ等が生成されることになる。このようにメモリ容量に応じて、遅延値の異なる遅延調整部を生成できる構成となっている。
【００８３】
このような構成とすることによって、アンプ制御手段１４２あるいはアンプ制御手段１４３に不良が生じた場合であっても、いずれか一方のアンプ制御手段１つを用いてセンスアンプの起動を行うことが可能となる。
【００８４】
（実施の形態３）
以下、本発明の実施の形態３にかかる半導体記憶装置について、図面を参照しながら説明する。図２１は、本発明の実施の形態３にかかる半導体記憶装置の全体構成図を示している。本実施の形態３においては、実施の形態２におけるアンプ制御手段を２個有する構成を基本としている。
【００８５】
図２１において、３００はメモリアレイを、３０１はメモリアレイ３００に二列含まれているダミーカラムを、３０３及び３０５はメモリアレイ３００に含まれるダミーロウを、それぞれ示している。本実施の形態３においても、ダミーカラム３０１は、通常カラム３０２を挟んで一列ずつ配置されており、一列はロウデコーダ３１０に近接して、他の一列はロウデコーダ３１０から最も離れた位置に、それぞれ配置されている。
【００８６】
また、３０４はダミーカラム３０１の出力に接続されるダミーカラムセレクタを示しており、メモリアレイ３００に接続されるダミー制御手段４０３の出力信号によって、どちらのダミーカラム３０１を選択するのか制御されることになる。
【００８７】
ダミー制御手段４０３の出力であるダミーワードラインＤＷＬ１、ＤＷＬ１Ａ、ＤＷＬ２、及びＤＷＬ２Ａと、ＳＥＬ１及びＳＥＬ２は、ダミーカラム３０１に入力される。通常カラム３０２を挟んで左右に配置されているダミーカラム３０１の出力であるダミービットラインＤＢＬ１及びＤＢＬ２は、ダミーカラムセレクタ３０４に接続されている。そして、アンプ制御手段１４２にはダミー制御手段４０３の出力ＳＥＬ１とダミーカラム３０１の出力が入力され、アンプ制御手段１４３にはダミー制御手段４０３の出力ＳＥＬ２とダミーカラム３０１の出力が入力される構成となっている。
【００８８】
他の構成は、図１３に示す本発明の実施の形態２にかかる半導体記憶装置と同様の構成であることから、同一の符号を付することによって詳細な説明を省略する。
【００８９】
図２２は、本実施の形態３にかかる半導体記憶装置におけるメモリアレイ３００の構成を示している。図２２において、１１６はダミーカラムに配置された複数ダミーセル１１２のうち、ダミーワードラインＤＷＬ１、ＤＷＬ１Ａ、ＤＷＬ２、ＤＷＬ２Ａによりそれぞれ選択され、ダミービットラインＤＢＬ１、ＤＢＬ２を駆動する複数のダミーセル１１２を、示している。
【００９０】
図２３は、本実施の形態３にかかる半導体記憶装置におけるダミー制御手段４０３の構成を示しており、ダミーワードラインドライバ１４０は、メモリアクセス信号ＣＬＫが入力されると、ＤＷＬ信号を出力する。そして、２４１は選択回路を示しており、ＲＥＳＥＴ１信号あるいはＲＥＳＥＴ２信号が入力されると、ダミーセル１１２の出力のいずれかを選択する信号ＳＥＬ１あるいはＳＥＬ２を出力することになる。
【００９１】
図２４は本実施の形態３にかかる半導体記憶装置における切り替えセル１１７の内部構成を示す。図２４に示すように、切り替えセル１１７はメモリセル１１１を構成するトランジスタ素子と同一のトランジスタ素子で構成されている。
【００９２】
このような構成とすることによって、ダミービットラインＤＢＬを駆動する複数のダミーセル３１６について、同一ダミーカラム３０１上で、連続して配置されている複数のグループに分類し、それぞれに切り替えセル１１７を接続することによって、ダミーカラムの数を増やすことなく、不良ダミーセルを置換することができる。したがって、メモリアレイ３００の面積を増やすことなく、生産歩留まりを向上することが可能となる。
【００９３】
また、左右のアンプ制御手段によってアンプ起動タイミングを制御することができることから、メモリセル構成の差によるアンプ起動タイミングのズレも効果的に補正することができる。
【００９４】
さらに、図２２における複数のダミーセル１１６内のダミーワードラインＤＷＬ１、ＤＷＬ１Ａ、ＤＷＬ２、ＤＷＬ２Ａによりそれぞれ選択され、ダミービットラインＤＢＬ１及びＤＢＬ２を駆動する複数のダミーセル１１２の数を同数にし、かつ切り替えセル１１７をダミーカラム内の複数のダミーセル１１６と複数のダミーセル１１６の間に配置し、図２１におけるダミー制御手段４０３の出力であるダミーワードラインＤＷＬ１及びＤＷＬ１Ａと、ＤＷＬ２及びＤＷＬ２Ａを、それぞれ図２２に示すダミーセル１１２に入力されるまで等長となるように配線することによって、さらに精度のよいダミー回路を構成することが可能である。
【００９５】
【発明の効果】
以上のように本発明にかかる半導体記憶装置によれば、複数のダミーカラムをメモリセルを挟むようにロウデーコーダ側及びロウデコーダ側から最も離れた位置に配置し、ダミーセルに欠陥がある場合に置き換えることができる構成とすることによって、半導体記憶装置の生産歩留まりを向上することが可能となる。
【００９６】
また、遅延調整部を設けることによって、メモリセルの構成の変化に対応して配線負荷を精度よく擬似することができ、より精度のよいダミー回路を構成することが可能となる。
【図面の簡単な説明】
【図１】本発明の実施の形態１にかかる半導体記憶装置の構成図
【図２】本発明の実施の形態１にかかる半導体記憶装置におけるダミー制御手段の内部構成図
【図３】本発明の実施の形態１にかかる半導体記憶装置におけるメモリアレイの内部構成図
【図４】本発明の実施の形態１にかかる半導体記憶装置における通常メモリセルの内部構成図
【図５】本発明の実施の形態１にかかる半導体記憶装置におけるダミーメモリセルの内部構成図
【図６】本発明の実施の形態１にかかる半導体記憶装置におけるダミーカラムセレクタの内部構成図
【図７】本発明の実施の形態１にかかる半導体記憶装置におけるアンプの内部構成図
【図８】本発明の実施の形態１にかかる半導体記憶装置におけるダミーカラムセレクタの内部構成図
【図９】本発明の実施の形態２にかかる半導体記憶装置の構成図
【図１０】本発明の実施の形態２にかかる半導体記憶装置におけるダミー制御手段の内部構成図
【図１１】本発明の実施の形態２にかかる半導体記憶装置におけるダミーカラムセレクタの内部構成図
【図１２】本発明の実施の形態２にかかる半導体記憶装置におけるダミーカラムセレクタの内部構成図
【図１３】本発明の実施の形態２にかかる半導体記憶装置の他の構成図
【図１４】本発明の実施の形態２にかかる半導体記憶装置におけるダミーカラムセレクタの内部構成図
【図１５】本発明の実施の形態２にかかる半導体記憶装置におけるアンプの内部構成図
【図１６】本発明の実施の形態２にかかる半導体記憶装置の他の構成図
【図１７】本発明の実施の形態２にかかる半導体記憶装置におけるアンプ制御手段の内部構成図
【図１８】本発明の実施の形態２にかかる半導体記憶装置におけるアンプ制御手段の内部構成図
【図１９】本発明の実施の形態２にかかる半導体記憶装置におけるアンプの内部構成図
【図２０】本発明の実施の形態２にかかる半導体記憶装置図における遅延調整部の例示図
【図２１】本発明の実施の形態３にかかる半導体記憶装置における半導体記憶装置の構成図
【図２２】本発明の実施の形態３にかかる半導体記憶装置におけるメモリアレイの内部構成図
【図２３】本発明の実施の形態３にかかる半導体記憶装置におけるダミー制御手段の内部構成図
【図２４】本発明の実施の形態３にかかる半導体記憶装置における切り替えセルの内部構成図
【図２５】従来の半導体記憶装置の構成図
【図２６】従来の半導体記憶装置におけるメモリアレイの内部構成図
【図２７】従来の半導体記憶装置における通常メモリセルの内部構成図
【図２８】従来の半導体記憶装置におけるダミーセルの内部構成図
【符号の説明】
１００、３００、５００  メモリアレイ
１０１、３０１、５０１、５０２  ダミーカラム
１０２、３０２、５０４  通常カラム
１０３、２０３、４０３、５０５  ダミー制御手段
１０４、２０４、３０４  ダミーカラムセレクタ
１０５、１４２、１４３、５０７  アンプ制御手段
１０５Ａ  アンプ制御信号発生部
１０５Ｂ、１０５Ｃ、１０５Ｄ、１０５Ｅ、１２３  遅延調整部
１０６、５０８  カラムセレクタ
１０７、１０９、１４１、５０９  アンプ
１０７Ａ  センスアンプ
１１０、３１０、５１０  ロウデコーダ
１１１、５１１  メモリセル
１１２、５１２、５１３  ダミーセル
１１６  ダミーメモリセル群
１１７  切り替えセル
１２０  プリチャージ回路
１２１  ＮＡＮＤゲート
１２２、１４０Ａ  バッファ
１２４  第１の接続選択部
１２５  ＮＯＲゲート
１２６  第２の接続選択部
１２７  ＡＮＤゲート
１２８  インバータ
１２９  ＰＭＯＳトランジスタ
１３０  ＮＭＯＳトランジスタ
１３１  テスト手段
１３２  信号反転用インバータ
１３３  ラッチ用ＮＭＯＳトランジスタ
１４０  ダミーワードラインドライバ
１４２Ａ  信号選択部
２４１  選択回路
２４２  ヒューズ素子
３０３、３０５  ダミーロウ
【図１】
2004164772.tif 000003
【図２】
2004164772.tif 000004
【図３】
2004164772.tif 000005
【図４】
2004164772.tif 000006
【図５】
2004164772.tif 000007
【図６】
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【図７】
2004164772.tif 000009
【図８】
2004164772.tif 000010
【図９】
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【図１０】
2004164772.tif 000012
【図１１】
2004164772.tif 000013
【図１２】
2004164772.tif 000014
【図１３】
2004164772.tif 000015
【図１４】
2004164772.tif 000016
【図１５】
2004164772.tif 000017
【図１６】
2004164772.tif 000018
【図１７】
2004164772.tif 000019
【図１８】
2004164772.tif 000020
【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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