(57)【要約】      （修正有）【課題】縦型ＣＭＯＳ構造デバイスで、チヤネル長を容易に可変形成できる構造および製造方法を提供する。【解決手段】可変チャネル長さを特徴とする縦型ＣＭＯＳデバイスを製造する方法が開発された。チャネル領域の開口部が複合的絶縁体の積重ね体に画成され、特定のデバイスのチャネル長さは、複合的絶縁体積み重ね体の厚さによって決まる。特定の領域内で複合的絶縁体積み重ね体の特定の構成要素を除去することは、チャネル開口部の長さを変更することを可能にする。その後のエピタキシャルケイ素成長法は、可変深さのチャネル開口部を充填し、縦型ＣＭＯＳデバイスに対する可変長さのチャネル領域を提供する。【選択図】  図１
2004158838.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に縦型の相補的な金属酸化物半導体（ＣＭＯＳ）を製造する方法において、
第一の型式のＣＭＯＳデバイスを受け入れ得るように前記半導体基板の第一の領域を提供し且つ、第二の型式のＣＭＯＳデバイスを受け入れ得るように前記半導体基板の第二の領域を提供する工程と、
前記半導体基板の前記第一の領域の頂部分にて第一の導電性型の厚く被覆した第一のドレーン領域を形成し且つ、前記半導体基板の前記第二の領域の頂部分にて第二の導電性型の厚く被覆した第二のドレーン領域を形成する工程と、
第一のケイ素酸化物層を堆積させる工程と、
前記半導体基板の前記第一の領域内で前記第一のケイ素酸化物層上に窒化ケイ素形状体を形成する工程と、
薄い窒化ケイ素層及び上方の第二のケイ素酸化物層を堆積させる工程と、
前記第二のケイ素酸化物層、前記薄い窒化ケイ素層、前記窒化ケイ素形状体、及び前記第一のケイ素酸化物層に第一のチャネル開口部を形成して、厚く被覆した第一のドレーン領域の上面の一部分を露出させ且つ、前記第二のケイ素酸化物層、前記薄い窒化ケイ素層、及び前記第一のケイ素酸化物層に第二のチャネル開口部を形成して、厚く被覆した前記第二のドレーン領域の上面の一部分を露出させる工程と、
前記第一のチャネル開口部内に第一のケイ素形状体を形成し且つ前記第二のチャネル開口部内に第二のケイ素形状体を形成する工程と、
第一の固有のポリシリコン層を堆積させる工程と、
前記第一の固有のポリシリコン層の第一の部分を第一の導電性型の第一の被覆したポリシリコン領域に変換し且つ、前記第一の固有のポリシリコン層の第二の部分を第二の導電性型の第二の被覆したポリシリコン領域に変換するためイオン打込み法を行う工程と、
第三のケイ素酸化物層を堆積させる工程と、
前記第三のケイ素酸化物層の露出した部分を除去し、被覆したポリシリコン領域の露出した部分を除去し、第二のケイ素酸化物層の露出した部分を除去するために使用される異方性乾式エッチング法の間、フォトレジスト形状体をマスクとして使用し、その結果、上方となるケイ素酸化物形状体を画成し、前記半導体基板の前記第一の領域内で第一の導電性型式の第一のポリシリコンソース形状体を画成し、前記半導体基板の前記第二の領域内で第二の導電性型式の第二のポリシリコンソース形状体を画成し、及び下方のケイ素酸化物スペーサを画成するようにする工程と、
前記薄い窒化ケイ素層及び前記窒化ケイ素形状体を除去し、半導体基板の前記第一の領域内で第一のチャネル領域として使用される前記第一のケイ素形状体を露出させ且つ、前記薄いケイ素層を除去し、前記半導体基板の前記第二の領域内で第二のチャネル領域として使用すべき前記第二のケイ素形状体の一部分を露出させ、前記第一のチャネル領域が前記第二のチャネル領域よりも長いチャネルの長さを有するようにするため、湿式エッチング法を行う工程と、
ポリシリコンソース形状体の露出した側部に第四のケイ素酸化物を形成する一方にて、前記第一のチャネル領域及び前記第二のチャネル領域上に二酸化ケイ素ゲート絶縁体層を成長させる工程と、
厚い第二の固有のポリシリコン層を堆積させる工程と、
前記厚い第二の固有のポリシリコン層の第一の部分を第一の導電性型式の第一の被覆した厚いポリシリコン領域に変換し且つ、前記厚い第二の固有のポリシリコン層の第二の部分を第二の導電性型式の第二の被覆した厚いポリシリコン領域に変換するためイオン打込み法を行う工程と、
被覆した厚いポリシリコン領域の露出した部分を除去するため、ハードマスクとして前記ケイ素酸化物形状体を使用して異方性の乾式エッチング法を行って、前記半導体基板の前記第一の領域内に第一の自己整合したポリシリコンゲート構造体を形成し且つ、前記半導体基板の前記第二の領域内に第二の自己整合したポリシリコンゲート構造体を形成する工程と、
を備える金属酸化物半導体（ＣＭＯＳ）デバイスを製造する方法。
【請求項２】
請求項１の方法において、前記第一の型式のＣＭＯＳデバイスが、Ｎチャネル又はＮＭＯＳデバイスである一方、前記第二の型式のＣＭＯＳデバイスがＰチャネル又はＰＭＯＳデバイスである、方法。
【請求項３】
請求項１の方法において、前記第一の厚く被覆したドレーン領域が、約４０乃至９０ＫｅＶの範囲のエネルギ及び約１Ｅ１５乃至８Ｅ１５原子／ｃｍ２の範囲の線量にてヒ素又はリン酸イオンの打込みを介して得られた、厚く被覆したＮ型ドレーン領域である、方法。
【請求項４】
請求項１の方法において、前記第二の厚く被覆したドレーン領域が、約２乃至１０ＫｅＶの範囲のエネルギ及び約１Ｅ１５乃至６Ｅ１５原子／ｃｍ２の範囲の線量にてホウ素の打込みを介して得られた、厚く被覆したＰ型ドレーン領域である、方法。
【請求項５】
請求項１の方法において、前記第一のケイ素酸化物層が、ＬＰＣＶＤ又はＰＥＣＶＤ法を介して、約５０乃至２００Åの範囲の厚さにて得られる、方法。
【請求項６】
請求項１の方法において、約３００乃至５０００Åの範囲の厚さにてＬＰＣＶＤ又はＰＥＣＶＤ法を介して得られる窒化ケイ素層に対して行われた、Ｃｌ２をエッチャントとして使用する異方性ＲＩＥ法を介して前記窒化ケイ素形状体が画成される、方法。
【請求項７】
請求項１の方法において、前記薄い窒化ケイ素層が、ＬＰＣＶＤ又はＰＥＣＶＤ法を介して、約５０乃至５００Åの範囲の厚さにて得られる、方法。
【請求項８】
請求項１の方法において、前記第一のチャネル開口部、及び前記第二のチャネル開口部が、ケイ素酸化物に対するエッチャントとしてＣＨＦ３を使用し且つ、窒化ケイ素に対するエッチャントとしてＣｌ２を使用する異方性ＲＩＥ法を介して形成される、方法。
【請求項９】
請求項１の方法において、前記第一のチャネル開口部、及び前記第二のチャネル開口部の直径が約０．５乃至２．０μｍの範囲にある、方法。
【請求項１０】
請求項１の方法において、前記第一のケイ素形状体、及び前記第二のケイ素形状体が、ケイ素の選択的なエピタキシャル成長を介して得られた固有のケイ素から成り、エピタキシャルケイ素成長法が、約８００乃至１２００℃の範囲の温度及び約１０乃至５０トルの範囲の圧力にて行われる、方法。
【請求項１１】
請求項１の方法において、前記第一の固有のポリシリコン層が、ＬＰＣＶＤを介して、約４００乃至１０００Åの範囲の厚さにて得られる、方法。
【請求項１２】
請求項１の方法において、約４０乃至７０ＫｅＶの範囲のエネルギ、及び約１Ｅ１５乃至６Ｅ１５原子／ｃｍ２の範囲の線量にてヒ素又はリン酸イオンを前記第一の固有のポリシリコン層の前記第一の領域内に打込むことを介して前記第一の被覆したポリシリコン領域が形成される、方法。
【請求項１３】
請求項１の方法において、約２乃至１０ＫｅＶの範囲のエネルギ、及び約１Ｅ１５乃至５Ｅ１５原子／ｃｍ２の範囲の線量にてホウ素を前記第二の固有のポリシリコン層の前記第一の領域内に打込むことを介して前記第二の被覆したポリシリコン領域が形成される、方法。
【請求項１４】
請求項１の方法において、前記第三のケイ素酸化物層が、ＬＰＣＶＤ又はＰＥＣＶＤ法を介して、約２００乃至５００Åの範囲の厚さにて得られる、方法。
【請求項１５】
請求項１の方法において、酸素−蒸気雰囲気中で８００乃至１２００℃の範囲の温度にて行われる熱酸化法を介して約１０乃至１００Åの範囲の厚さにて前記二酸化ケイ素ゲート絶縁体層が得られる、方法。
【請求項１６】
請求項１の方法において、前記厚い第二の固有のポリシリコン層が、ＬＰＣＶＤ法を介して、約１０００乃至２０００Åの範囲の厚さにて得られる、方法。
【請求項１７】
請求項１の方法において、約５０乃至１００ＫｅＶの範囲のエネルギ、及び約１Ｅ１５乃至６Ｅ１５原子／ｃｍ２の範囲の線量にて行われた、ヒ素又はリン酸イオンを前記厚い第二の固有のポリシリコン層の前記第一の領域内に打込むことを介して前記第一の被覆した厚いポリシリコン領域が形成される、方法。
【請求項１８】
請求項１の方法において、約２０乃至５０ＫｅＶの範囲のエネルギ、及び約１Ｅ１５乃至５Ｅ１５原子／ｃｍ２の範囲の線量にて行われた、ホウ素を前記厚い第二の固有のポリシリコン層内に打込むことを介して前記第二の被覆した厚いポリシリコン領域が形成される、方法。
【請求項１９】
請求項１の方法において、ポリシリコンに対するエッチャントとしてＣｌ２又はＳＦ６を使用し、ポリシリコン対ケイ素酸化物のエッチング量の比が約１０乃至１００対１となる選択的な異方性ＲＩＥ法を介して自己整合したポリシリコンゲート構造体が画成される、方法。
【請求項２０】
半導体基板上に可変長さを有する縦型のＣＭＯＳデバイスを製造する方法において、
Ｎチャネル（ＮＭＯＳ）デバイスを受け入れ得るように前記半導体基板の第一の領域を提供し且つ、Ｐチャネル（ＰＭＯＳ）デバイスを受け入れ得るように前記半導体基板の第二の領域を提供する工程と、
前記半導体基板の前記第一の領域の頂部分にて前記ＮＭＯＳデバイスに対するＮ型ドレーン領域を形成し且つ、前記半導体基板の前記第二の領域の頂部分にて前記ＰＭＯＳデバイスに対するＰ型ドレーン領域を形成する工程と、
第一のケイ素酸化物層を堆積させる工程と、
第一の窒化ケイ素層を堆積させる工程と、
前記半導体基板の前記第一の領域内で窒化ケイ素層の一部分を前記第一のケイ素酸化物層から除去するため、パターン化法を行う工程と、
前記記半導体基板の前記第一の領域内で前記第一のケイ素酸化物層上に且つ、前記記半導体基板の前記第二の領域内で前記第一のケイ素酸化物層上に第二の窒化ケイ素形状体を形成する工程と、
第二のケイ素酸化物層を堆積させる工程と、
前記第二のケイ素酸化物層、前記薄い窒化ケイ素層、前記第一の窒化ケイ素層、及び前記第一のケイ素酸化物層にＮＭＯＳチャネル開口部を形成して、前記Ｎ型ドレーン領域の上面の一部分を露出させ且つ、前記第二のケイ素酸化物層、前第二の窒化ケイ素層、及び前記第一のケイ素酸化物層にＰＭＯＳチャネル開口部を形成して、前記Ｐ型ドレーン領域の上面の一部分を露出させる工程と、
前記ＮＭＯＳチャネル開口部内に第一のケイ素形状体を形成し且つ前記ＰＭＯＳチャネル開口部内に第二のケイ素形状体を形成するため、選択的エピタキシャルケイ素堆積法を行う工程と、
第一の固有のポリシリコン層を堆積させる工程と、
前記第一のケイ素形状体の上方に配置された、前記第一の固有のポリシリコン層の第一の部分を第一のＮ型ポリシリコン領域に変換し且つ、前記第ニのケイ素形状体の上方に配置された、前記第一の固有のポリシリコン層の第二の部分を第一のＰ型ポリシリコン領域に変換するためイオン打込み法を行う工程と、
第三のケイ素酸化物層を堆積させる工程と、
ケイ素酸化物のハードマスク形状体を画成する前記第三のケイ素酸化物の露出部分を除去し、被覆したポリシリコン領域の露出した部分を除去し、前記半導体基板の前記第一の領域内でＮ型ポリシリコンソース形状体を画成し且つ前記半導体基板の前記第二の領域内でＰ型ポリシリコンソース形状体を画成し、第二のケイ素酸化物層の露出部分を除去してケイ素酸化物スペーサを画成するため、フォトレジスト形状体をマスクとして使用する異方性反応型イオンエッチング（ＲＩＥ）法を行う工程と、
前記第二の窒化ケイ素層及び前記第一の窒化ケイ素形状体を除去し、半導体基板の前記第一の領域内でＮＭＯＳチャネル領域として使用される前記第一のケイ素形状体を露出させ且つ、前記半導体基板の前記第二の領域内でＰＭＯＳチャネル領域として使用される前記第二のケイ素形状体の一部分を露出させ、前記ＮＭＯＳチャネル領域が前記ＰＭＯＳチャネル領域よりも長いチャネルの長さを有するようにするため、湿式エッチング法を行う工程と、
前記ＮＭＯＳチャネル領域及び前記ＰＭＯＳチャネル領域で二酸化ケイ素ゲートを絶縁層を成長させ且つＮ型ポリシリコンソース形状体の露出側部及び前記Ｐ型ポリシリコンソース形状体の露出側部にケイ素酸化物層を成長させるため、熱酸化法を行う工程と、
厚い第二の固有のポリシリコン層を堆積させる工程と、
前記厚い第二の固有のポリシリコン層の第一の部分を厚いＮ型ポリシリコン領域に変換し且つ、前記厚い第二の固有のポリシリコン層の第二の部分を厚いＰ型ポリシリコン領域に変換するためイオン打込み法を行う工程と、
前記厚いＮ型ポリシリコン領域を除去し且つ、前記厚いＰ型ポリシリコン領域を除去するため、エッチングマスクとして前記ケイ素酸化物ハードマスクを使用して異方性の乾式エッチング法を行って、前記半導体基板の前記第一の領域内にＮ型の自己整合したポリシリコンゲート構造体を形成し且つ、前記半導体基板の前記第二の領域内にＰ型の自己整合したポリシリコンゲート構造体を形成する工程と、を
備える縦型ＣＭＯＳデバイスを製造する方法。
【請求項２１】
請求項２０の方法において、前記第一のケイ素酸化物層が、ＬＰＣＶＤ又はＰＥＣＶＤ法を介して、約５０乃至２００Åの範囲の厚さにて得られる、方法。
【請求項２２】
請求項２０の方法において、前記第一の窒化ケイ素層が、ＬＰＣＶＤ又はＰＥＣＶＤ法を介して、約３００乃至５０００Åの範囲の厚さにて得られる、方法。
【請求項２３】
請求項２０の方法において、前記第二の窒化ケイ素層が、ＬＰＣＶＤ又はＰＥＣＶＤ法を介して、約５０乃至５００Åの範囲の厚さにて得られる、方法。
【請求項２４】
請求項２０の方法において、前記ＮＭＯＳチャネル開口部、及び前記ＰＭＯＳチャネル開口部が、ケイ素酸化物に対するエッチャントとしてＣＨＦ３を使用し且つ、窒化ケイ素に対するエッチャントとしてＣｌ２を使用する異方性ＲＩＥ法を介して形成される、方法。
【請求項２５】
請求項２０の方法において、前記ＮＭＯＳチャネル開口部の直径、及び前記ＰＭＯＳチャネル開口部の直径が約０．５乃至２．０μｍの範囲にある、方法。
【請求項２６】
請求項２０の方法において、前記選択的なエピタキシャル堆積法が、シラン及びジクロロシランをソースとして使用して、約８００乃至１２００℃の範囲の温度及び約１０乃至５０トルの範囲の圧力にて行われる、方法。
【請求項２７】
請求項２０の方法において、前記第一の固有のポリシリコン層が、ＬＰＣＶＤ法を介して、約４００乃至１０００Åの範囲の厚さにて得られる、方法。
【請求項２８】
請求項２０の方法において、前記第三のケイ素酸化物層が、ＬＰＣＶＤ又はＰＥＣＶＤ法を介して、約２００乃至５００Åの範囲の厚さにて得られる、方法。
【請求項２９】
請求項２０の方法において、酸素−蒸気雰囲気中で８００乃至１２００℃の範囲の温度にて行われる熱酸化法を介して約１０乃至１００Åの範囲の厚さにて前記二酸化ケイ素ゲート絶縁体層が得られる、方法。
【請求項３０】
請求項２０の方法において、前記厚い第二の固有のポリシリコン層が、ＬＰＣＶＤ法を介して、約１０００乃至２０００Åの範囲の厚さにて得られる、方法。
【請求項３１】
請求項２０の方法において、ポリシリコンに対するエッチャントとしてＣｌ２又はＳＦ６を使用し、ポリシリコン対ケイ素酸化物のエッチング量の比が約１０乃至１００対１となる選択的な異方性ＲＩＥ法を介して自己整合した前記Ｎ型ポリシリコンゲート、及び前記自己整合したＰ型ポリシリコンゲート構造体が画成される、方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイスの製造方法、より具体的には、可変のチャネル長さを特徴とする縦型トランジスタの製造に使用される方法に関する。
【背景技術】
【０００２】
極小化、すなわちサブミクロン、又は深いサブミクロンの特徴を有する半導体デバイスを製造する能力の到来に伴って、特定寸法の開始半導体基板から極めて多数の小型の半導体チップを得ることが可能となり、その結果、特定の半導体チップの処理コストが低下している。小型の半導体チップは、より大きい特徴を有するものと比べて、相手方半導体チップに等しく又はそれ以上のデバイス密度を提供する。フォトリソグラフィ法のような、特定の半導体原理の到来は、サブミクロンの特徴を日常的に実現することを可能にしている。より精緻な露光カメラを使用すること及びより敏感なフォトレジスト材料の開発は、フォトレジスト形状体に対し且つエッチングマスクとしてこれらの深いサブミクロンフォトレジスト形状体を使用して画成された特徴に対し、０．２５μｍ以下の像を分解することを許容する。しかし、現在のフォトリソグラフィック方法により提供される更なる分解能の制限は、横型半導体デバイスに利用可能な極小化の程度を制限する。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本発明は、金属酸化物半導体フィールドエフェクト（ＭＯＳＦＥＴ）デバイスのチャネル長さが制限的なフォトリソグラフィ法ではなくて、堆積させた材料の厚さによって決まる縦型半導体デバイスの製造について説明する。本発明は、また、可変長さのチャネルを形成する能力を有する、Ｐチャネル（ＰＭＯＳ）及びＮチャネル（ＮＭＯＳ）デバイスの双方を特徴とする、縦型の相補的金属酸化物半導体（ＣＭＯＳ）の独創的な製造方法についても記載する。ハッセ（Ｈａｕｓｅ）らの米国特許第６，０６９，３８４号における従来技術には、縦型トランジスタ構造体を製造する方法が記載されているが、従来の技術は、ＮＭＯＳ及びＰＭＯＳ縦型デバイスの双方が可変チャネル長さにて製造される、本発明に記載した方法は提供しない。
【０００４】
本発明の１つの目的は、半導体基板上に縦型の金属酸化物半導体フィールドエフェクトトランジスタ（ＭＯＳＦＥＴ）デバイスを製造することである。
本発明の別の目的は、特定のデバイスに対する可変チャネル長さ、特定のチャネル長さを特徴とし、縦チャネルの長さが堆積させた絶縁体、又は被覆した複合的な絶縁体層の厚さによって決まる、縦型デバイスを製造することである。
【０００５】
本発明の更に別の目的は、可変チャネル長さのデバイスからＣＭＯＳデバイス、Ｐチャネル（ＰＭＯＳ）及びＮチャネル（ＮＭＯＳ）デバイスを同一の半導体基板上に形成することである。
【課題を解決するための手段】
【０００６】
本発明によれば、可変チャネル長さを有するデバイスから成ることを特徴とする、縦型ＣＭＯＳデバイスを半導体チップ上に製造する方法が記載されている。その後の縦型ＮＭＯＳデバイスに対するドレーン領域として使用すべき厚く被覆したＮ型領域が半導体基板の第一の領域に形成され、その後、半導体基板の第二の領域内でその後の縦型ＰＭＯＳデバイスに対するドレーン領域として使用すべき厚く被覆したＰ型領域が形成される。第一のケイ素酸化物層及び第一の窒化ケイ素層を堆積させた後、パターン化法を採用して、ＰＭＯＳ領域内で下方の第一のケイ素酸化物層から第一の窒化ケイ素層を除去する。第二の窒化ケイ素層及びその上方の第二のケイ素酸化物層を堆積させる結果、ＮＭＯＳ領域内で第二のケイ素酸化物層、第二の窒化ケイ素層、第一の窒化ケイ素層、第一のケイ素酸化物層から成る第一の複合的絶縁体層が形成される一方、第二のケイ素酸化物層、第二の窒化ケイ素層及び第一のケイ素酸化物層から成る、より薄い第二の複合的絶縁体層がＰＭＯＳ領域内に位置する。次に、チャネル開口部が第一の複合的絶縁体層に形成されて、Ｎ型ドレーン領域の上面の一部分を露出させ、また、より薄い第二の複合的絶縁体層も形成されて、Ｐ型ドレーン領域の上面の一部分を露出させる。次に、エピタキシャルケイ素層を選択的に成長させて、チャネル開口部を充填する。次に、薄いポリシリコン層を堆積させ、その後、フォトリソグラフィックマスキング法を行って、ＮＭＯＳ領域内に配置された薄いポリシリコン層の部分をイオン打込み法を介して被覆したＮ型となるのを許容し、次に、ＰＭＯＳ領域内に配置された薄いポリシリコン層の部分が被覆したＰ型となるのを許容する。第三のケイ素酸化物層が堆積された後、フォトリソグラフィック法及び選択的な乾式エッチング法を使用して第三のケイ素酸化物層、Ｎ型及びＰ型の薄いポリシリコン層及び第二のケイ素酸化物層の露出部分を除去し、この選択的な乾式エッチング法は第二の窒化ケイ素層が現れるときに終了し、ソース領域として使用される薄いポリシリコン形状体を形成し、その後のＣＭＯＳデバイスに対する絶縁体スペーサとして使用される下方の第二のケイ素酸化物形状体を形成する。上記の形状体を画成するために使用されるフォトレジストマスクを除去した後、湿式エッチング法を採用してＮＭＯＳ領域内の第二及び第一の窒化ケイ素層を除去し、ＮＭＯＳチャネル領域に対して使用される選択的なエピタキシャルシリコンの第一の長さを露出させ、また、ＰＭＯＳ領域内の第二の窒化ケイ素層を除去して、ＰＭＯＳチャネル領域に対して使用される選択的なエピタキシャルシリコンのより短い長さを露出させる。チャネル領域に、Ｎ型及びＰ型ポリシリコン形状体の側部に二酸化ケイ素ゲート絶縁体層が形成される。厚いポリシリコン層を堆積させ、再度、ＮＭＯＳ領域内で被覆されたＮ型とし、また、ＰＭＯＳ領域内で被覆されたＰ型とする。選択的な異方性の乾式エッチング法により、上方の第三のケイ素酸化物−薄いポリシリコン−第二のケイ素酸化物形状体により覆われていない厚いポリシリコン層が除去され、その結果、厚いＮ型ポリシリコン形状体から成り、ゲート絶縁体層が選択的なエピタキシャルシリコンの第一の長さから成るチャネル領域の上方となる領域内で二酸化ケイ素ゲート絶縁体を取り囲む縦型ＮＭＯＳデバイスと、厚いＰ型ポリシリコン形状体から成り、ゲート絶縁体層がより短い第二の長さの選択的なエピタキシャルシリコンから成るチャネル領域の上方となる領域内で二酸化ケイ素ゲート絶縁体層を取り囲む縦型ＰＭＯＳデバイスとなる。上方の薄い被覆したポリシリコンソースと、ケイ素酸化物スペーサと、下方の厚く被覆したドレーン領域との間にチャネル領域の各々が配置されている。
【０００７】
本発明の目的及びその他の有利な効果は、添付図面を参照しつつ、好ましい実施の形態に最も良く記載されている。
【発明を実施するための最良の形態】
【０００８】
以下に、可変チャネル長さを有するデバイスを形成する能力にて、縦型ＣＭＯＳデバイスを同一の半導体チップ上に形成する方法について詳細に説明する。＜１００＞結晶学的方位を有するＰ型単結晶シリコンから成る半導体基板１が使用され且つ図１に概略図的に図示されている。浅い溝の隔離（ＳＴＩ）領域２を使用して、その後のＮチャネル（ＮＭＯＳ）デバイス用として使用される半導体基板１の領域５０をＰチャネル（ＰＭＯＳ）デバイスを受け入れるためにその後に使用される半導体基板１の領域６０から隔離する。最初に、フォトリソグラフィック及び乾式エッチング法を介して半導体基板１に浅い溝の形状体を画成し、その後、浅い溝の形状体にケイ素酸化物のような、化学的気相成長させた（ＣＶＤ）絶縁体層にて充填することにより、ＳＴＩ領域２が形成される。次に、化学機械的ポリシング（ＣＭＰ）又は選択的な反応性イオンエッチング（ＲＩＥ）法を使用して、充填する絶縁層の不要な部分を半導体基板１の上面から除去し、その結果、ＳＴＩ領域２が形成される。図面に図示しないフォトレジスト形状体をマスクとして使用し、約１Ｅ１５乃至６Ｅ１５原子／ｃｍ２の範囲の線量にて、約２乃至１０ＫｅＶのエネルギのホウ素イオンを使用する打込み方法がＰＭＯＳデバイス用として使用される半導体基板１の領域６０内に厚く被覆したＰ型領域３を形成することを可能にする。厚く被覆したＰ型領域３は、ＰＭＯＳデバイス用の厚く被覆したＰ型ドレーンとして使用される。プラズマ酸素アッシング法を介してマスキングフォトレジスト形状体を除去した後、同様に図面に図示しない別のフォトレジスト形状体をマスクとして使用し、ＰＭＯＳ領域６０を半導体基板１の領域５０内で厚く被覆したＮ型ドレーン領域４を形成する打込み法から保護し、この場合、領域５０はＮＭＯＳデバイスを受け入れるために使用される。この打込み法は、約１Ｅ１５乃至８Ｅ１５原子／ｃｍ２の範囲の打込み線量にて約４０乃至９０ＫｅＶのエネルギにてヒ素又はリンイオンを使用して行われる。これら方法の結果は、図１に概略図的に示されている。次に、低圧化学的気相成長法（ＬＰＣＶＤ）又はプラズマ増進化学的気相成長法（ＰＥＣＶＤ）を介して約５０乃至２００Åの範囲の厚さにケイ素酸化物層５を堆積させ、次に、再度、ＬＰＣＶＤ又はＰＥＣＶＤ法を介して約３００乃至５０００Å範囲の厚さに窒化シリコン層６を堆積させる。これら堆積の結果は、同様に図１に概略図的に示されている。
【０００９】
次に、フォトレジスト形状体７を画成し且つマスクとして使用し、ＮＭＯＳ領域５０をＰＭＯＳ領域６０内でケイ素酸化物層５の上面から窒化ケイ素層６を選択的に除去するために使用されるＲＩＥ法から保護する。ＲＩＥ法は、Ｃｌ２雰囲気内で窒化ケイ素対ケイ素酸化物のエッチング比率が高い状態で窒化ケイ素に対するエッチャントとしてＣｌ２を使用して行われ、ケイ素酸化物層５が現れたとき、このＲＩＥ法を選択的に終了することを許容する。この方法の結果は、図２に概略図的に示されている。プラズマ酸素アッシング法を介してフォトレジスト形状体７を除去した後、ＬＰＣＶＤ又はＰＥＣＶＤ法を介して約５０乃至５００Å範囲の厚さに窒化ケイ素層８を配座的に堆積させ、その後、再度、ＬＰＣＶＤ又はＰＥＣＶＤ法を介して約５０乃至２００Å範囲の厚さにケイ素酸化物層９を配座的に堆積させる。これら堆積の結果は、図３に概略図的に示されている。窒化ケイ素層６がＮＭＯＳ領域５０内にのみ存在することに起因するＮＭＯＳ領域５０及びＰＭＯＳ領域６０内での絶縁体積重ね体の厚さの差は、その後の双方の型式のデバイスに対するチャネル長さの差を決定することになる。
【００１０】
次に、フォトレジスト形状体１０をマスクとして使用して、ＮＭＯＳ領域５０のチャネル開口部１１及びＰＭＯＳ領域６０に配置されたチャネル開口部１２を画成することを許容する。最初に、ケイ素酸化物層９に対するエッチャントとしてＣＨＦ３を使用し、窒化ケイ素層８が現れたときに終了することで異方性ＲＩＥ法が採用される。異方性ＲＩＥ法のこの段階にて、Ｃｌ２を使用して、チャネル開口部１１に対する窒化ケイ素層８及び窒化ケイ素層６を選択的に除去し且つチャネル開口部１２に対する窒化ケイ素層８のみを除去する。エッチャントとしてＣｌ２を使用するこの選択的な乾式エッチング法は、ケイ素酸化物層５の上面にて終了し、このため、チャネル開口部１１内の双方の窒化ケイ素層を除去するために必要とされる追加的な時間がチャネル開口部１２を更にエッチングすることにはならなかった。次に、ＣＨＦ３をケイ素酸化物層５に対するエッチャントとして使用して、異方性ＲＩＥ法を続行し、その結果、ＮＭＯＳチャネル開口部１１となり、厚く被覆したＮ型ドレーン領域４の上面の一部分を露出させ、また、ＰＭＯＳチャネル開口部１２となり、厚く被覆したＰ型ソース領域３の上面の一部分を露出させた。チャネル開口部１１及びチャネル開口部１２の直径は、約０．５乃至２μｍの範囲にある。このことは、図４に概略図的に示してある。次に、プラズマ酸素アッシング法を介してフォトレジスト形状体１０を除去する。
【００１１】
次に、ＮＭＯＳチャネル開口部１１及びＰＭＯＳチャネル開口部６０内の固有のシリコンを選択的に成長させる前に緩衝したフッ化水素（ＢＨＦ）又は稀釈フッ化水素（ＤＨＦ）の予備的清浄法を行う。シラン又はジクロロシランをソースとして使用し、約８００乃至１２００℃の範囲の温度及び約１０乃至５０トルの範囲の圧力にて下方のドレーン領域上で単結晶シリコンをエピタキシャルに成長させる。露出したシリコン領域、具体的には、ドレーン領域にてのみ選択的に成長させたシリコンのエピタキシャル成長は、窒化ケイ素層８の上面上に形成されるチャネル開口部を完全に充填し、その結果、ＮＭＯＳ開口部１１内でシリコン円筒状形状体１４が得られ、また、ＰＭＯＳチャネル開口部１２内でシリコン円筒状形状体１５が得られる。このことは、図５に概略図的に示されている。可変長さのチャネル領域は、チャネル開口部の深さの差の結果として得られる。開口部１１、１２を充填した後、エピタキシャルに成長させ、未被覆の円筒状形状体が横方向に成長し、その結果、円筒状形状体１４、１５の一部分がケイ素酸化物層９の上面の一部分の上方となる。開口部１１、１２を完全に充填した後、開始する、円筒状形状体の横方向に過度に成長した部分が、円筒状形状体１４、１５の高さを開口部１１、１２の深さによってそれぞれ決定することを許容する。このことは、図５に概略図的に示されている。
【００１２】
次に、ＬＰＣＶＤ法を介して図６に概略図的に図示した、固有のポリシリコン層１６ａを約４００乃至１０００Åの範囲の厚さまで堆積させる。次に、約２乃至１０ＫｅＶの範囲のエネルギ及び約１Ｅ１５乃至５Ｅ１５原子／ｃｍ２の範囲のホウ素イオンの打込みからＮＭＯＳ領域５０を遮蔽するために図面に図示しないフォトレジスト形状体を使用し、固有のポリシリコン層１６ａの露出部分をＰ型ポリシリコン層１６ｃに変換する。ＮＭＯＳフォトレジスト遮蔽形状体を除去した後、別のフォトレジスト形状体を使用して、約４０乃至７０ＫｅＶの範囲のエネルギ及び約１Ｅ１５乃至６Ｅ１５原子／ｃｍ２の範囲の線量によるヒ素又はリンイオンの打込みからＰＭＯＳ領域６０を保護し、その結果、固有のポリシリコン層１６ａの未保護部分内でＮ型ポリシリコン層１６ｂが得られる。固有のポリシリコン層１６ａを被覆するために使用されるこの方法の結果は、図７に概略図的に示されている。プラズマ酸素アッシング法を介してＰＭＯＳフォトレジスト遮蔽形状体の除去が再度、行われる。
【００１３】
その後のパターン化法用のハードマスクとして使用されるケイ素酸化物層１７を次に、ＬＰＣＶＤ又はＰＥＣＶＤ法を介して約２００乃至５００Å範囲の厚さに堆積させる。次に、フォトレジスト形状体１８を形成し且つマスクとして使用し、ＣＨＦ３をエッチャントとして使用する異方性ＲＩＥ法がケイ素酸化物層１７内に所望のソース形状体を画成することを許容する。このことは図８に概略図的に示されている。次に、Ｃｌ２をエッチャントとして使用する異方性ＲＩＥ法を続行し、Ｎ型ポリシリコンソース形状体１６ｄを画成し且つＰ型ポリシリコンソース形状体１６ｅを画成する。異方性ＲＩＥ法の最終段階は、ＣＦＨ３をエッチャントとして使用して露出したケイ素酸化物層９の領域を除去することを介して、ケイ素酸化物スペーサ２９を画成することを特徴としている。このことは、図９に概略図的に示されている。
【００１４】
プラズマ酸素アッシング法を介してフォトレジスト形状体１８を除去した後、高温のリン酸溶液を使用して窒化ケイ素層８及び窒化ケイ素層６を選択的に除去し、その結果、ＮＭＯＳチャネル領域として見なされるシリコン円筒状形状領域１４の一部分、及びＰＭＯＳチャネル領域として使用すべきシリコン円筒状形状体１５の一部分が露出される。このことは、図１０に概略図的に図示されている次ぎに、酸素−蒸気雰囲気中で約８００乃至１２００℃の温度にて行われる熱酸化法を使用して、ＮＭＯＳチャネル領域上に二酸化ケイ素ゲート絶縁体層１９ａを形成し且つ、より狭小なＰＭＯＳチャネル領域上に二酸化ケイ素ゲート絶縁体層１９ｂを形成し、その双方の層の厚さは、約１０乃至１００Åの範囲にある。熱酸化法の結果、Ｎ型ポリシリコンソース形状体１６ｄの露出した側部及びＰ型ポリシリコンソース形状体１６ｅの露出した側部上にケイ素酸化物層１９ｃが成長する。このことは、図１１に概略的図的に図示されている。所望であるならば、約１０乃至１００Åの範囲の厚さのハフニウム酸化物（ＨｆＯ２）又はジルコニア酸化物（ＺｒＯ２）のような高ｋ誘電性層を原子層堆積法（ＡＬＤ）を介して形成し且つゲート絶縁体層として使用することができる。
【００１５】
次に、ＬＰＣＶＤ法を介して固有のケイ素層２０ａを約１０００乃至２０００Åの範囲の厚さに堆積させる。Ｃｌ２又はＳＦ６をポリシリコンに対するエッチャントとして使用する選択的なＲＩＥ法を使用して、ＰＭＯＳ領域６０内に配置されたケイ素酸化物形状体１７の上面が露出される時点まで固有のポリシリコン層２０ａの頂部分を除去する一方、ＮＭＯＳ領域５０内の固有のポリシリコン層２０ａの残りの部分の上面は、ケイ素酸化物スペーサ２９に隣接する位置にある。このことは、図１２に概略図的に図示されている。次に、図面に図示しないフォトレジスト形状体を使用して約２０乃至５０ＫｅＶのエネルギ及び約１Ｅ１５乃至５Ｅ１５原子／ｃｍ２の範囲の線量にて行われるホウ素イオンの打込みからＮＭＯＳ領域５０を遮断し、固有のポリシリコン層２０ａの露出部分をＰ型ポリシリコン層２０ｃに変換する。ＮＭＯＳフォトレジスト遮断形状体を除去した後、別のフォトレジスト形状体を使用して約５０乃至１００ＫｅＶの範囲のエネルギ及び約１Ｅ１５乃至６Ｅ１５原子／ｃｍ２の範囲の線量にて行われるヒ素又はリン酸イオンの打込みからＰＭＯＳ領域６０を保護し、その結果、固有のポリシリコン層２０ａの非保護部分内にＮ型ポリシリコン層２０ｂが得られる。固有のポリシリコン層２０ａを被覆するために使用される方法の結果は、図１３に概略図的に示されている。次に、固有のポリシリコン層２０ａをＮ型被覆する間にＰＭＯＳ領域を遮断するために使用したフォトレジスト形状体を、プラズマ酸素アッシング法を介して除去する。
【００１６】
次に、フォトレジストマスキングを行わずに実施される自己整合の乾式エッチング法を採用して、ケイ素酸化物形状体１７をハードマスクとして使用し、被覆したポリシリコンの一部分を除去する。乾式エッチング法は、ポリシリコンに対するエッチャントとしてＣｌ２又はＳＦ６を使用する、異方性の方法である。ポリシリコン対ケイ素酸化物の比が約１０乃至１００対１の範囲と大きいことは、この選択的な乾式エッチング法をケイ素酸化物層５の上面にて終えることを許容する。図１４に概略図的に示したこの方法の結果、ＮＭＯＳ領域５０内にＮ型ポリシリコンゲート構造体２０ｂが形成され、また、ＰＭＯＳ領域６０内にＰ型ポリシリコンゲート構造体２０ｃが形成される。縦型ＣＭＯＳデバイスは、今や、チャネル領域１４、１５と、二酸化ケイ素ゲート絶縁体層１９ａ、１９ｂと、被覆したポリシリコンゲート構造体２０ｂ、２０ｃと、厚く被覆したドレーン領域４、５と、被覆したポリシリコンソース形状体１６ｄ、１６ｅと、ケイ素酸化物スペーサ２９とから成っている。特定のＣＭＯＳデバイスに対するチャネル長さは、チャネル開口部が形成された複合的絶縁体層の厚さによって決定した。このため、可変チャネル長さのデバイスを得るためには、堆積法及び選択的なパターン化法のような色々な方法を採用して、所望の種類のチャネル長さを得ることができる。ＮＭＯＳデバイスのチャネル長さよりも短いチャネルを有するＰＭＯＳデバイスに関して本発明を説明したが、可変チャネル長さの任意の組み合わせは、本発明を使用することで得ることができることを理解すべきである。
【００１７】
本発明は、その好ましい実施の形態に関して特に示し且つ説明したが、当該技術分野の当業者には、本発明の精神又は範囲から逸脱せずに、形態及び細部の点にて色々な変更を為すことが可能であることが理解されよう。
【図面の簡単な説明】
【００１８】
【図１】可変チャネル長さを有するデバイスを特徴とする縦型ＣＭＯＳデバイスを同一の半導体基板上に製造するために使用される工程の重要な段階を示す図である。
【図２】可変チャネル長さを有するデバイスを特徴とする縦型ＣＭＯＳデバイスを同一の半導体基板上に製造するために使用される工程の重要な別の段階を示す図である。
【図３】可変チャネル長さを有するデバイスを特徴とする縦型ＣＭＯＳデバイスを同一の半導体基板上に製造するために使用される工程の重要な更に別の段階を示す図である。
【図４】可変チャネル長さを有するデバイスを特徴とする縦型ＣＭＯＳデバイスを同一の半導体基板上に製造するために使用される工程の重要な更に別の段階を示す図である。
【図５】可変チャネル長さを有するデバイスを特徴とする縦型ＣＭＯＳデバイスを同一の半導体基板上に製造するために使用される工程の重要な更に別の段階を示す図である。
【図６】可変チャネル長さを有するデバイスを特徴とする縦型ＣＭＯＳデバイスを同一の半導体基板上に製造するために使用される工程の重要な更に別の段階を示す図である。
【図７】可変チャネル長さを有するデバイスを特徴とする縦型ＣＭＯＳデバイスを同一の半導体基板上に製造するために使用される工程の重要な更に別の段階を示す図である。
【図８】可変チャネル長さを有するデバイスを特徴とする縦型ＣＭＯＳデバイスを同一の半導体基板上に製造するために使用される工程の重要な更に別の段階を示す図である。
【図９】可変チャネル長さを有するデバイスを特徴とする縦型ＣＭＯＳデバイスを同一の半導体基板上に製造するために使用される工程の重要な更に別の段階を示す図である。
【図１０】可変チャネル長さを有するデバイスを特徴とする縦型ＣＭＯＳデバイスを同一の半導体基板上に製造するために使用される工程の重要な更に別の段階を示す図である。
【図１１】可変チャネル長さを有するデバイスを特徴とする縦型ＣＭＯＳデバイスを同一の半導体基板上に製造するために使用される工程の重要な更に別の段階を示す図である。
【図１２】可変チャネル長さを有するデバイスを特徴とする縦型ＣＭＯＳデバイスを同一の半導体基板上に製造するために使用される工程の重要な更に別の段階を示す図である。
【図１３】可変チャネル長さを有するデバイスを特徴とする縦型ＣＭＯＳデバイスを同一の半導体基板上に製造するために使用される工程の重要な更に別の段階を示す図である。
【図１４】可変チャネル長さを有するデバイスを特徴とする縦型ＣＭＯＳデバイスを同一の半導体基板上に製造するために使用される工程の重要な更に別の段階を示す図である。
【符号の説明】
【００１９】
１    半導体基板
２    浅い溝の隔離（ＳＴＩ）領域
３    Ｐ型領域
４    Ｎ型ドレーン領域
５    ケイ素酸化物層
６    窒化シリコン層
７    フォトレジスト形状体
８    窒化ケイ素層
９    ケイ素酸化物層
１０    フォトレジスト形状体
１１    チャネル開口部
１２    チャネル開口部
１４    シリコン円筒状形状体
１５    シリコン円筒状形状体
１６ａ    固有のポリシリコン層
１６ｂ    Ｎ型ポリシリコン層
１６ｃ    Ｐ型ポリシリコン層
１６ｄ    Ｎ型ポリシリコンソース形状体
１６ｅ    Ｐ型ポリシリコンソース形状体
１７    ケイ素酸化物層
１８    フォトレジスト形状体
１９ａ    二酸化ケイ素ゲート絶縁体層
１９ｂ    二酸化ケイ素ゲート絶縁体層
１９ｃ    ケイ素酸化物層
２０ａ    固有のポリシリコン層
２０ｂ    Ｎ型ポリシリコン層
２０ｃ    Ｐ型ポリシリコン層
２９    ケイ素酸化物スペーサ
５０    ＮＭＯＳ領域
６０    ＰＭＯＳ領域
【図１】
2004158838.tif 000003
【図２】
2004158838.tif 000004
【図３】
2004158838.tif 000005
【図４】
2004158838.tif 000006
【図５】
2004158838.tif 000007
【図６】
2004158838.tif 000008
【図７】
2004158838.tif 000009
【図８】
2004158838.tif 000010
【図９】
2004158838.tif 000011
【図１０】
2004158838.tif 000012
【図１１】
2004158838.tif 000013
【図１２】
2004158838.tif 000014
【図１３】
2004158838.tif 000015
【図１４】
2004158838.tif 000016
【外国語明細書】
2004158838000001.pdf