(57)【要約】【課題】バッファメモリを管理するポインタの位置がノイズ等によりずれた場合にも、容易に復旧することが可能なＡＴＭ−Ｓｕのバッファメモリの制御方法を提供する。【解決手段】イーサネットーＡＴＭ変換装置におけるバッファメモリの制御方式であって、前記バッファメモリは、全アドレスをポインタで管理するメモリとし、前記バッファメモリに対する書き込みアドレスを制御する書き込みアドレス制御部と、前記バッファメモリに対する読み出しアドレスを制御する読み出しアドレス制御部とを設け、パケットデータの書き込みに際して、前記バッファメモリの先頭アドレスには、常にパケットの先頭を書き込むバッファメモリの制御方式。【選択図】図５
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【特許請求の範囲】
【請求項１】
イーサネットーＡＴＭ変換装置におけるバッファメモリの制御方式であって、
前記バッファメモリは、全アドレスをポインタで管理するメモリとし、
前記バッファメモリに対する書き込みアドレスを制御する書き込みアドレス制御部と、
前記バッファメモリに対する読み出しアドレスを制御する読み出しアドレス制御部と、
を設け、パケットデータの書き込みに際して、前記バッファメモリの先頭アドレスには、常にパケットの先頭を書き込むことを特徴とするバッファメモリの制御方式。
【請求項２】
前記ポインタとしては、パケット先頭ポインタ、パケットライトポインタ及びパケットリードポインタを用い、パケット先頭アドレスにはパケット長が書き込まれることを特徴とする請求項１に記載のバッファメモリの制御方式。
【請求項３】
イーサネットーＡＴＭ変換装置における全アドレスをポインタで管理するバッファメモリへのパケットデータの書き込み制御方法であって、
パケットデータの書き込みに際して、該パケットデータのパケット長とバッファメモリの空き容量とを対比するステップと、
前記パケットデータのパケット長がバッファメモリの空き容量よりも小さい場合には、該パケットデータをバッファメモリの空き容量にパケット長を先頭アドレスとして連続して書き込むステップと、
パケットのパケット長がバッファメモリの空き容量よりも大きい場合には、バッファメモリの先頭アドレスからパケット長を先頭アドレスとして書き込むステップと、
を含むことを特徴とする制御方法。
【請求項４】
イーサネットーＡＴＭ変換装置における全アドレスをポインタで管理するバッファメモリからのパケットデータの読み出し制御方法であって、
パケットデータの読み出しに際して、該パケットデータのパケット長とバッファメモリの空き容量とを対比するステップと、
前記パケットデータのパケット長がバッファメモリの空き容量よりも小さい場合には、該パケットデータをバッファメモリの空き容量にパケット長を先頭アドレスとして連続して読み出すステップと、
パケットのパケット長がバッファメモリの空き容量よりも大きい場合には、バッファメモリの先頭アドレスからパケット長を先頭アドレスとして読み出すステップと、
を含むことを特徴とする読み出し制御方法。
【請求項５】
前記ポインタとしては、パケット先頭ポインタ、パケットライトポインタ及びパケットリードポインタを用い、パケット先頭アドレスにはパケット長が書き込まれることを特徴とする請求項３又は４に記載の制御方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、イーサネット（Ｅｔｈｅｒｎｅｔ）（登録商標）インターフェースをＡＴＭ（Ａｓｙｎｃｈｒｏｎｏｕｓ−Ｔｒａｎｓｆｅｒ−Ｍｏｄｅ）ネットワークに接続する装置（ＡＴＭ−Ｓｕ）に関する。
【０００２】
【従来の技術】
従来イーサネットインタフェースをＡＴＭネットワークに接続する装置（ＡＴＭ−Ｓｕ）としては、以下のものが知られている（特許文献１参照）
【０００３】
【特許文献１】
特開平１０−１７３６９１号公報
【０００４】
上記公報には、
「ＭＩＬ規格のＭＩＬ−ＳＴＤ−１３９７ＴＹＰＥＥ規格等のインタフェース機能を有するＭＩＬ−ＳＴＤ−１３９７インタフェース部と、ＡＴＭ（ＡｓｙｎｃｈｒｏｎｏｕｓＴａｙｎｃｈｒｏｎｏｕｓＴｒｎｓｆｅｒ−Ｍｏｄｅ）規格のインタフェース機能を有するＡＴＭインタフェース部と、上記ＭＩＬ−ＳＴＤ−１３９７インタフェース部から入力するデータを格納する第１のデータ格納部と、上記ＡＴＭインタフェース部から入力するデータを格納する第２のデータ格納部と、上記第１のデータ格納部に格納したデータを制御する第１のアドレス制御部と、上記第２のデータ格納部に格納したデータを制御する第２のアドレス制御部とを具備したことを特徴とするＬＡＮ連接装置。」が記載されている。
【０００５】
従来のイーサネットインターフェースをＡＴＭネットワークに接続する装置（ＡＴＭ−Ｓｕ）のネットワーク構成（Ｌ２サービス（ＢＲＩＤＧＥＤモード）の例を図１に示す。
図１において、ＡＴＭ−Ｓｕは、例えばＥｔｈｅｒ×２を介してＵｓｅｒネットワークに接続されるとともに、ＡＴＭ２５Ｍを介してＡＴＭネットワークに接続される。
また、ＡＴＭネットワークにはＡＴＭを介して別のネットワークである例えばｅＶＬＡＮネットワークに接続されている。
ＡＴＭ−ＳｕではＥｔｈｅｒフレームをそのままセル化する。
【０００６】
次にＡＴＭ−Ｓｕの全体構成のブロックを図２に示す。
図２のＡＴＭ−Ｓｕにおける、Ｅｔｈｅｒ−ＰＨＹでＥｔｈｅｒのＰＨＹレイヤを終端する。
ＳＷ−ＬＳＩは、パケットをスイッチングするＬＳＩである。
カプセルは、ＲＦＣ１４８３、ＬＬＣカプセリングのＲＯＵＴＥＤ．ＢＲＩＤＧＥＤに準拠したマッピングを実行する。
バッファは、トラフィックシェーピング及び速度変換用メモリの制御を行うバッファメモリである。
シェーパは、ＰＣＲ設定によりシェーピングを行う。また、ＲＦＣ１４８３カプセルされたパケットをＡＡＬ５でＡＴＭセル化する。また、ＡＴＭレイヤのフィルタリング、警報検出及びＬＢセル折り返しを行う。
ＡＴＭ−ＰＨＹではＡＴＭ２５ＭのＰＨＹレイヤを終端する。
【０００７】
ＲＴＣは時計であり、ＥＩＡ２３２ＤはＥＩＡ２３２Ｄのインタフェースで監視・制御を行う。ＬＥＤは状態表示及び警報表示を行い、ＳＷは各種設定を行う。
Ｃｌｏｃｋ−Ｇｅｎｅｒａｔｏｒは内部クロックを発生し、ＰＵから装置内電源を供給する。
ＣＰＵは装置内状態を監視してＬＥＤ表示するとともにインバンドで監視装置に通知する。また、ＳＷ設定、インバンドによる制御、ＣＯＮＳＯＬＥによる制御により、各デバイスに設定するとともにＬＥＤ表示をする。更にユーザーからのＡＲＰリクエストにアドレス解決する。
【０００８】
【発明が解決しようとする課題】
上述のＡＴＭ−Ｓｕに備えれているバッファメモリではトラフィックシェーピング及び速度変換用メモリの制御を行うために、バッファメモリに書込まれたパケットデータは、ポインタによって管理されているが、そのポインタがノイズ等によりずれるとパケットの先頭位置を誤認識してしまう。
パケットの先頭位置を誤認識によって、本来の先頭アドレスの位置が判らなくなり、それ以降のアドレスがずれたまま復旧できなくなるという問題があった。
また、パケット先頭のデータ（パケット長）に誤りがあった場合にも、同様にアドレスがずれて、復旧できなくなるという問題があった。
【０００９】
本発明の課題
（目的）は、バッファメモリを管理するポインタの位置がノイズ等によりずれた場合にも、容易に復旧することが可能なＡＴＭ−Ｓｕのバッファメモリの制御方式及び制御方法を提供することにある。
【００１０】
【課題を解決するための手段】
前記課題を解決するために、イーサネットーＡＴＭ変換装置におけるバッファメモリの制御方式であって、
前記バッファメモリは、全アドレスをポインタで管理するメモリとし、前記バッファメモリに対する書き込みアドレスを制御する書き込みアドレス制御部と、前記バッファメモリに対する読み出しアドレスを制御する読み出しアドレス制御部とを設け、パケットデータの書き込みに際して、前記バッファメモリの先頭アドレスには、常にパケットの先頭を書き込む構成とする。（請求項１）
前記ポインタとしては、パケット先頭ポインタ、パケットライトポインタ及びパケットリードポインタを用い、パケット先頭アドレスにはパケット長が書き込まれる。（請求項２）
【００１１】
イーサネットーＡＴＭ変換装置における全アドレスをポインタで管理するバッファメモリへのパケットデータの書き込み制御方法であって、
パケットデータの書き込みに際して、該パケットデータのパケット長とバッファメモリの空き容量とを対比するステップと、前記パケットデータのパケット長がバッファメモリの空き容量よりも小さい場合には、該パケットデータをバッファメモリの空き容量にパケット長を先頭アドレスとして連続して書き込むステップと、パケットのパケット長がバッファメモリの空き容量よりも大きい場合には、バッファメモリの先頭アドレスからパケット長を先頭アドレスとして書き込むステップとによりバッファメモリへのパケットデータの書き込みを実行する。（請求項３）
【００１２】
イーサネットーＡＴＭ変換装置における全アドレスをポインタで管理するバッファメモリからのパケットデータの読み出し制御方法であって、
パケットデータの読み出しに際して、該パケットデータのパケット長とバッファメモリの空き容量とを対比するステップと、前記パケットデータのパケット長がバッファメモリの空き容量よりも小さい場合には、該パケットデータをバッファメモリの空き容量にパケット長を先頭アドレスとして連続して読み出すステップと、パケットのパケット長がバッファメモリの空き容量よりも大きい場合には、バッファメモリの先頭アドレスからパケット長を先頭アドレスとして読み出すステップとにより、バッファメモリからパケットデータの読み出しを実行する。（請求項４）
【００１３】
前記ポインタとしては、パケット先頭ポインタ、パケットライトポインタ及びパケットリードポインタを用い、パケット先頭アドレスにはパケット長が書き込むことによりバッファメモリへのパケットデータの書き込み又は読み出しを実行する。（請求項５）
【００１４】
【発明の実施の形態】
図３を用いて本発明における改良部であるＡＴＭ−Ｓｕのバッファメモリの構成を説明する。
図３において、１はＲＦＣ１４８３，ＬＬＣカプセリングのＲＯＵＴＥＤ．ＢＲＩＤＧＥＤに準拠したマッピングを実行するカプセル部、２はトラフィックシェーピング及び速度変換用メモリの制御を行うバッファ部（ＦＰＧＡ）、３はシェーピング及びＡＡＬ５でＡＴＭセル化を行うシェーパ部、４はデータ格納用メモリ（ＳＲＡＭ）である。
バッファ部２は、書き込み用アドレス制御部２．１、メモリ制御部２．２、読み出し用アドレス制御部が含まれている。
【００１５】
次に図４を用いてパケットメモリの記録フォーマットの説明を行う。
本発明のパケットメモリはブロックによる管理を行わず、５１２Ｋアドレス全てをポインタにより管理する。
パケットメモリリード時に必要な管理情報は、パケット先頭アドレスとパケット長（Ｌｅｎｇｔｈ）であり、図４のフォーマットでパケットをメモリに記録する。
また、使用される制御用ポインタの種類は以下のものがあり、図４の如く配置される。
▲１▼パケット先頭ポインタ（ＴＯＰＰ）
▲２▼パケットライトポインタ（ＷＲＰ）
▲３▼パケットリードポインタ（ＲＤＰ）
【００１６】
次にポインタの制御フローを図５を用いて説明する。
図５（ａ）は書き込み用ポインタ制御部の動作フローである。
・ＳＴＡＴＥ０（初期設定）でポインタの初期設定を行いＳＴＡＴＥ１に遷移する。
・ＳＴＡＴＥ１ではアイドル（データ入力待ち）でデータ入力か否かを判断してデータ入力があった（Ｙ）場合には、ＳＴＡＴＥ２へ遷移する。
データ入力が無い（Ｎ）場合には、ＳＴＡＴＥ１を繰り返す。
・ＳＴＡＴＥ２では、メモリ書き込みデータの生成及びポインタの更新を行う。
パケットが終了したか否かの判断をして、パケットの終了時にＳＴＡＴＥ３に遷移する。
・ＳＴＡＴＥ３でパケットの終了処理を行い、終了処理後にＳＴＡＴＥ１に遷移する。
メモリの空き容量が１パケット分に満たない場合には、ポインタをＴＯＰアドレスに戻す。
メモリの空き容量がある場合には、ポインタを次のアドレスに進める。
【００１７】
図５（ｂ）は読み出し用ポインタ制御部の動作フローである。
・ＳＴＡＴＥ０（初期設定）でポインタの初期設定を行いＳＴＡＴＥ１に遷移する。
・ＳＴＡＴＥ１ではアイドル（データ出力要求待ち）でデータ出力要求入力があるか否かを判断してデータ出力要求入力があった（Ｙ）場合には、ＳＴＡＴＥ２へ遷移する。
データ出力要求が無い（Ｎ）場合には、ＳＴＡＴＥ１を繰り返す。
・ＳＴＡＴＥ２では、出力データの生成及びポインタの更新を行う。
パケットの読み出しが終了したか否かの判断をして、パケットの読み出し終了時にＳＴＡＴＥ３に遷移する。
・ＳＴＡＴＥ３でパケットの終了処理を行い、終了処理後にＳＴＡＴＥ１に遷移する。
メモリの空き容量が１パケット分に満たない場合には、ポインタをＴＯＰアドレスに戻す。
メモリの空き容量がある場合には、ポインタを次のアドレスに進める。
【００１８】
【発明の効果】
請求項１に記載の発明では、イーサネットーＡＴＭ変換装置におけるバッファメモリの制御方式であって、
前記バッファメモリは、全アドレスをポインタで管理するメモリとし、前記バッファメモリに対する書き込みアドレスを制御する書き込みアドレス制御部と、前記バッファメモリに対する読み出しアドレスを制御する読み出しアドレス制御部とを設け、パケットデータの書き込みに際して、前記バッファメモリの先頭アドレスには、常にパケットの先頭を書き込む構成によって、バッファメモリを管理するポインタの位置がノイズ等によりずれた場合にも、容易に復旧することが可能なバッファメモリの制御方式を提供できる。
また、請求項２に記載の発明では、前記ポインタとしては、パケット先頭ポインタ、パケットライトポインタ及びパケットリードポインタを用い、パケット先頭アドレスにはパケット長が書き込まれるので、簡単な構成で装置を実現できる。
【００１９】
請求項３に記載の発明では、イーサネットーＡＴＭ変換装置における全アドレスをポインタで管理するバッファメモリへのパケットデータの書き込み制御方法であって、
パケットデータの書き込みに際して、該パケットデータのパケット長とバッファメモリの空き容量とを対比するステップと、前記パケットデータのパケット長がバッファメモリの空き容量よりも小さい場合には、該パケットデータをバッファメモリの空き容量にパケット長を先頭アドレスとして連続して書き込むステップと、パケットのパケット長がバッファメモリの空き容量よりも大きい場合には、バッファメモリの先頭アドレスからパケット長を先頭アドレスとして書き込むステップとによりバッファメモリへのパケットデータの書き込みを実行するので、
バッファメモリを管理するポインタの位置がノイズ等によりずれた場合にも、容易に復旧することできる。
【００２０】
請求項４に記載の発明では、イーサネットーＡＴＭ変換装置における全アドレスをポインタで管理するバッファメモリからのパケットデータの読み出し制御方法であって、
パケットデータの読み出しに際して、該パケットデータのパケット長とバッファメモリの空き容量とを対比するステップと、前記パケットデータのパケット長がバッファメモリの空き容量よりも小さい場合には、該パケットデータをバッファメモリの空き容量にパケット長を先頭アドレスとして連続して読み出すステップと、パケットのパケット長がバッファメモリの空き容量よりも大きい場合には、バッファメモリの先頭アドレスからパケット長を先頭アドレスとして読み出すステップとにより、バッファメモリからパケットデータの読み出しを実行するので、
バッファメモリを管理するポインタの位置がノイズ等によりずれた場合にも、容易に復旧することできる。
また、請求項５に記載の発明では、前記ポインタとしては、パケット先頭ポインタ、パケットライトポインタ及びパケットリードポインタを用い、パケット先頭アドレスにはパケット長が書き込むことによりバッファメモリへのパケットデータの書き込み又は読み出しを実行するので、簡単な構成で装置を実現できる。
【図面の簡単な説明】
【図１】イーサネットインターフェースをＡＴＭネットワークに接続する装置（ＡＴＭ−Ｓｕ）のネットワーク構成（Ｌ２サービス（ＢＲＩＤＧＥＤモード）の例を示す図である。
【図２】ＡＴＭ−Ｓｕの全体構成のブロックを図２に示す。
【図３】本発明における改良部であるＡＴＭ−Ｓｕのバッファメモリの構成を示す図である。
【図４】パケットメモリの記録フォーマットを示す図である。
【図５】ポインタの制御手順を示すフローチャートである。
【図６】メモリに書込まれたデータのイメージを示す図である。
【符号の説明】
１　　　カプセル部
２　　　バッファ部
２．１　　書き込み用アドレス制御部
２．２　メモリ制御部
２．３　　読み出し用アドレス制御部
３　　　シェーパ部
４　　　ＳＲＡＭ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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