(57)【要約】【課題】反射防止膜の残存等に起因する突起部の発生を防止し、設計どおりの埋め込み金属膜を安定的に形成する技術を提供する。【解決手段】層間絶縁膜１１に設けたビアホール内の反射防止膜５の膜厚をｙ、配線溝底部から下層配線層１上面（下層配線上面）までの距離をｘとしたときに、ｘ＞ｙとする。【選択図】　図５
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【特許請求の範囲】
【請求項１】
半導体基板上に下層配線を形成する工程と、
前記下層配線上に層間絶縁膜を形成する工程と、
前記層間絶縁膜を選択的にエッチングし、前記下層配線近傍に到達するビアホールを形成する工程と、
前記ビアホールの底部に反射防止膜を形成する工程と、
前記反射防止膜上に前記ビアホールの残りの部分を実質的に埋め込むように基板全面にレジスト膜を形成する工程と、
前記レジスト膜に開口部を設ける工程と、
前記レジスト膜をマスクとして前記層間絶縁膜を選択的にエッチングし、前記ビアホールと接続する配線溝を形成する工程と、
前記ビアホール内部のレジスト膜および反射防止膜を除去した後、前記下層配線の上面を露出させ、前記配線溝および前記ビアホールに金属膜を実質的に埋め込む工程と
を含み、
前記ビアホールの底部に反射防止膜を形成する工程において、ビアホール内中央部における反射防止膜の膜厚を、前記下層配線上面から前記配線溝の底面までの距離よりも薄くすることを特徴とする半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
レジスト膜に開口部を設ける前記工程と、配線溝を形成する前記工程との間に、前記ビアホールの側面に残存する反射防止膜を除去する工程をさらに含むことを特徴とする半導体装置の製造方法。
【請求項３】
請求項１または２に記載の半導体装置の製造方法において、前記層間絶縁膜をエッチングして配線溝を形成する前記工程において、前記反射防止膜のエッチング速度が、前記レジスト膜のエッチング速度よりも遅くなるように、前記反射防止膜と前記レジスト膜の材料および成膜条件を選択することを特徴とする半導体装置の製造方法。
【請求項４】
半導体基板上に下層配線を形成する工程と、
前記下層配線上に層間絶縁膜を形成する工程と、
前記層間絶縁膜を選択的にエッチングし、前記下層配線近傍に到達するビアホールを形成する工程と、
前記ビアホールの底部に反射防止膜を形成する工程と、
前記ビアホールの残りの部分を実質的に埋め込むように基板全面にレジスト膜を形成する工程と、
前記レジスト膜に開口部を設ける工程と、
前記レジスト膜をマスクとして前記層間絶縁膜を選択的にエッチングし、前記ビアホールと接続する配線溝を形成する工程と、
前記ビアホール内部のレジスト膜および反射防止膜を除去した後、前記配線溝および前記ビアホールに金属膜を実質的に埋め込む工程と
を含み、
前記層間絶縁膜をエッチングして配線溝を形成する前記工程において、前記反射防止膜のエッチング速度が、前記レジスト膜のエッチング速度よりも速くなるように、前記反射防止膜と前記レジスト膜の材料および成膜条件を選択し、
前記ビアホールの底部に反射防止膜を形成する工程において、ビアホール内中央部における反射防止膜の膜厚を、前記下層配線上面から前記配線溝の底面までの距離よりも厚くする
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、多層配線構造を形成する方法に関する。
【０００２】
【従来の技術】
近年、半導体デバイスの配線材料として、比抵抗の小さい銅が用いられることが多くなってきている。銅は反応性イオンエッチングによる加工が困難なため、銅を配線材料として用いる場合、ダマシン（Ｄａｍａｓｃｅｎｅ）法を用いた配線形成がなされる。ダマシン法としては、配線層とビアプラグとを段階的に形成していくシングルダマシン法と、配線層およびビアプラグを同時に形成するデュアルダマシン法が知られている。このうち、デュアルダマシン法は、製造工程削減の観点から有利なプロセスである（特許文献１参照）。
【０００３】
デュアルダマシンによる配線構造の形成方法としては、ビアファースト法とトレンチファースト法とがある。ビアファースト法は、ビアホール部分を先に形成し、そのパターンに重ね合わせる形で配線部分のトレンチを形成する方法である。一方、トレンチファースト法は、配線部分のトレンチ形成を先に行い、それに重ね合わせてビア部分を形成する方法である。このうち、ビアホールのコンタクト性能を確実なものにする観点からは、前者が有利である。以下、図１〜４を参照して、従来技術によるビアファースト法のデュアルダマシンプロセスを示す。
【０００４】
まず、不図示のシリコン基板上に下層配線層１を所定のパターンに形成する（図１（ａ））。次いでこの基板に対し、窒化ケイ素（ＳｉＮ）からなる銅拡散防止膜２を形成し、この上に酸化シリコン（ＳｉＯ２）からなる層間絶縁膜３を形成する（図１（ｂ））。その後、リソグラフィおよびエッチングにより、層間絶縁膜３中にビアホール４を形成する（図１（ｃ））。
つづいて、上記ビアホールを含む全面に有機物からなる反射防止膜５をスピンコート法により塗布する。この際、スピンコート時の材料たまりにより、ビアホール内においては、平坦部分の形成膜厚より厚い膜厚で反射防止膜５が塗布される（図２（ａ））。
【０００５】
次いで反射防止膜５上にレジスト膜６を塗布した後（図２（ｂ））、上層配線を規定したフォトマスクを用いた露光と、これにつづくアルカリ現像で、ビアホール４周囲に開口部を設け、レジストパターンを形成する（図２（ｃ））。このようにして開口部を設けたレジスト膜６をマスクとして利用し、その下部に露出する反射防止膜５、層間絶縁膜３を順次エッチングする。これにより、ビアホール上部に配線溝を形成する（図３（ａ）、（ｂ））。その後、ビアホールおよび配線溝に銅を埋め込み、ＣＭＰ（化学的機械的研磨）により凹部外の領域にある銅をエッチングすることにより、下層配線、上層配線およびこれらを接続するビアが形成される。
【０００６】
【特許文献１】
特開２０００−９１４２５号公報
【０００７】
【発明が解決しようとする課題】
ところが従来のプロセスでは、配線溝を形成する際、図３（ａ）、（ｂ）に示すように、配線溝内に円筒状の突起が発生することがあった。以下、この突起が発生する理由について説明する。
【０００８】
配線溝のエッチング開始時点では、ビアホール内部に反射防止膜およびレジスト膜が充填された状態となっている。これらはそれぞれ異なる材料により構成され、配線溝エッチングを行った際のエッチング速度も相違する。このエッチング速度の遅い方の膜が、エッチングの進行につれて、相対的に突出した形状となる。一般に反射防止膜はレジスト膜よりも層間絶縁膜エッチング時にエッチングされにくい材料であることが多く、この場合、図３（ａ）のように反射防止膜５が側壁にそって円筒状に残存する。
【０００９】
ここで、ビアの側壁形状はわずかにテーパ角を有しているため、円筒状の突起の陰になる箇所では層間絶縁膜３がエッチングされにくくなる。この結果、この箇所で層間絶縁膜３が残存し、突起部が発生する（図３（ｂ））。その後、アッシングによるレジスト膜６の除去を行うと、この突起部が折れ曲がり（図４（ａ））、配線材料埋め込みの際、カバレッジを阻害しバリアメタル２５の成膜不良を引き起こす（図４（ｂ））。また、銅膜をめっきにより形成する場合、めっきシード銅膜も同様の成膜不良を引き起こす。
【００１０】
本発明はこうした事情に鑑み、反射防止膜の残存等に起因する突起部の発生を防止し、設計どおりの埋め込み金属膜を安定的に形成する技術を提供することを目的とする。
【００１１】
【課題を解決するための手段】
本発明に係る第一の半導体装置の製造方法は、半導体基板上に下層配線を形成する工程と、前記下層配線上に層間絶縁膜を形成する工程と、前記層間絶縁膜を選択的にエッチングし、前記下層配線近傍に到達するビアホールを形成する工程と、前記ビアホールの底部に反射防止膜を形成する工程と、前記反射防止膜上に前記ビアホールの残りの部分を実質的に埋め込むように基板全面にレジスト膜を形成する工程と、前記レジスト膜に開口部を設ける工程と、前記レジスト膜をマスクとして前記層間絶縁膜を選択的にエッチングし、前記ビアホールと接続する配線溝を形成する工程と、前記ビアホール内部のレジスト膜および反射防止膜を除去した後、前記下層配線の上面を露出させ、前記配線溝および前記ビアホールに金属膜を実質的に埋め込む工程とを含み、前記ビアホールの底部に反射防止膜を形成する工程において、ビアホール内中央部における反射防止膜の膜厚を、前記下層配線上面から前記配線溝の底面までの距離よりも薄くすることを特徴とする。
【００１２】
一般に反射防止膜はレジスト膜よりも層間絶縁膜エッチング時にエッチングされにくい材料であることが多い。また、反射防止膜とレジスト膜との界面で変質層が発生する場合もある。このため、反射防止膜が露出した状態で配線溝形成のためのエッチングを行うと、突起部が生じやすい。この製造方法では、反射防止膜の膜厚を、配線溝底部から下層配線上面までの距離よりも薄くしているため、配線溝形成時に反射防止膜が露出することを抑制でき、突起部の発生を効果的に防止することができる。
【００１３】
この製造方法は、配線溝を形成するエッチング時の反射防止膜のエッチング速度が、レジスト膜のそれよりも小さい場合に特に有効であるが、この逆、すなわち、反射防止膜のエッチング速度が、レジスト膜のそれよりも大きい場合にも有効である。こうすることによって、ビアホールが反射防止膜によって確実に充填された状態で配線溝のエッチングが行われるので、たとえば、反射防止膜が過剰にエッチングされてビアホール底部の下層配線が露出しその表面が損傷することを防止することができる。また、反射防止膜とレジスト膜との界面に変質層が生じた場合にも、上記製造方法によれば界面自体が配線溝よりも下部に位置するため、これに起因する突起部の発生を防止することができる。
【００１４】
この製造方法において、レジスト膜に開口部を設ける工程と、配線溝を形成する工程との間に、ビアホールの側面に残存する反射防止膜を除去する工程をさらに含んでいてもよい。こうすることにより、反射防止膜の材料、成膜条件によらず、反射防止膜の形成にともなう突起部の発生を一層確実に抑制することができる。ビアホールの側面に残存する反射防止膜を除去する具体的方法としては、（ｉ）通常の異方性エッチングに代え、基板へ印可するバイアスを低くするか、またはバイアスを印可しない状態として等方性エッチングを行う、（ｉｉ）エッチング時の酸素含有量を高くする、といった方法を例示することができ、これらを適宜組み合わせて用いることもできる。
【００１５】
本発明に係る第二の製造方法は、半導体基板上に下層配線を形成する工程と、前記下層配線上に層間絶縁膜を形成する工程と、前記層間絶縁膜を選択的にエッチングし、前記下層配線近傍に到達するビアホールを形成する工程と、前記ビアホールの底部に反射防止膜を形成する工程と、前記ビアホールの残りの部分を実質的に埋め込むように基板全面にレジスト膜を形成する工程と、前記レジスト膜に開口部を設ける工程と、前記レジスト膜をマスクとして前記層間絶縁膜を選択的にエッチングし、前記ビアホールと接続する配線溝を形成する工程と、前記ビアホール内部のレジスト膜および反射防止膜を除去した後、前記配線溝および前記ビアホールに金属膜を実質的に埋め込む工程とを含み、前記層間絶縁膜をエッチングして配線溝を形成する前記工程において、前記反射防止膜のエッチング速度が、前記レジスト膜のエッチング速度よりも速くなるように、前記反射防止膜と前記レジスト膜の材料および成膜条件を選択し、前記ビアホールの底部に反射防止膜を形成する工程において、ビアホール内中央部における反射防止膜の膜厚を、前記下層配線上面から前記配線溝の底面までの距離よりも厚くすることを特徴とする。
【００１６】
この製造方法によれば、配線溝エッチングを行う際、反射防止膜のエッチング速度がレジスト膜のエッチング速度よりも速くなるように、反射防止膜を形成している。このような反射防止膜は、膜材料、成膜条件などを適宜に選択することにより形成することができる。本発明では、こうした反射防止膜を用いた上で、反射防止膜の膜厚を、前記下層配線上面から前記配線溝の底面までの距離よりも厚くしている。こうすることにより、配線溝形成過程で反射防止膜とレジスト膜の両方が残存することとなるが、配線溝形成工程の後期においては、下部に位置する反射防止膜が主として残存する形態となる。この反射防止膜は比較的エッチングされやすい膜となるように設計されているため、突起部の発生を抑制することができる。
【００１７】
レジスト膜に開口部を設ける際、反射防止膜が露出しない程度にビアホール内部のレジスト膜を除去してもよい。この段階でレジスト膜を薄くすることにより、反射防止膜あるいはレジスト膜の残存膜厚を低減でき、突起部の発生をより一層抑制することができる。
【００１８】
本発明の製造方法において、反射防止膜を構成する材料としては、ノボラック系高分子またはアクリレート系高分子を含む材料が例示される。またレジスト膜を構成する材料としては、波長１００ｎｍ以上４００ｎｍの光、電子線、Ｘ線、またはイオンビームに対して感度を有する感光性材料が例示される。これらの膜は、スピンコート法により上記材料を塗布することにより成膜することができる。
【００１９】
本発明の製造方法は、様々な配線構造に適用することができるが、特に２層以上の多層配線構造に好適に適用することができる。
【００２０】
【発明の実施の形態】
次に本発明の好ましい実施の形態について図面を参照して説明する。各実施の形態では、配線材料として銅を用い、層間絶縁膜としてＣＶＤ法により形成したＳｉＯＣ単層膜を用いている。なお、ＳｉＯＣ膜は、ＳｉＯＣＨ膜と表記されることもあり、構成元素としては、通常、Ｓｉ、Ｏ、ＣおよびＨを含む。また、この層間絶縁膜をエッチングして配線溝を形成するエッチング工程において、層間絶縁膜のエッチング速度を１としたとき、以下に示す第一および第二の実施の形態では、反射防止膜のエッチング速度は１／５、レジスト膜のエッチング速度は１／２となっている。また、第三の実施の形態では、反射防止膜のエッチング速度は１／２、レジスト膜のエッチング速度は１／４となっている。
【００２１】
第一の実施の形態
本実施形態について、図５および図６を参照して説明する。
【００２２】
まず図５（ａ）の構造まで形成する。すなわち、不図示のシリコン基板上に銅配線を含む下層配線層１を所定のパターンに形成し、この上にＳｉＣからなる銅拡散防止膜１０を形成する。次いでこの上に、ＣＶＤ法によりＳｉＯＣからなる層間絶縁膜１１（膜厚８００ｎｍ）を形成する。その後、リソグラフィおよびエッチングにより、層間絶縁膜１１中に銅拡散防止膜１０へ達するビアホールを形成する。つづいて、スピンコート法により、基板全面に反射防止膜５を形成する。反射防止膜５は次工程で溝配線パターンのフォトリソグラフィを行うに際して、乱反射による形状劣化を防止する役割を果たす。本実施形態においては、反射防止膜の膜材料として日産化学製のＤＵＶ−３０Ｊを使用し、ビアホールを形成しない平坦面において７０ｎｍの膜厚を形成するよう塗布する。このとき図中ｙの深さはホール中央部で３００ｎｍとなる。ビアホールの一部に反射防止膜５が埋め込まれた後、スピンコート法により、ホールの残りの部分を埋め込むように基板全面にＫｒＦ用レジスト材料からなるレジスト膜６を形成する。
【００２３】
つづいてレジスト膜６に配線溝エッチングのための開口を設ける（図５（ｂ））。このレジスト膜６をマスクとして、反射防止膜５、層間絶縁膜１１を順次エッチングし、ビアホール上部に配線溝を形成する（図５（ｃ））。
【００２４】
ここで、上部の配線溝底部から下層配線層１上面（下層配線上面）までの距離をｘとし、ホール中央部における反射防止膜５の厚みをｙとしたとき（図５（ｃ））、ｘ＞ｙとなるよう反射防止膜５の膜厚が制御されている。このため、配線溝内部のビアホール形成箇所には、反射防止膜５は露出せず、レジスト膜６のみが露出する形態となる。また反射防止膜が側壁に残る量が無視できるほど薄くなっている。以上のことから、配線溝およびビアホール内には、エッチングされにくい反射防止膜５が露出せず、この結果、図３に示したような突起部の発生が抑制される。
【００２５】
その後、基板平坦部およびビアホール内の反射防止膜５およびレジスト膜６を除去した後（図６（ａ））、銅拡散防止膜１０を開口させる（図６（ｂ））。つづいてビアホールおよび配線溝に銅膜１３を埋め込み、ＣＭＰにより凹部外の領域にある銅をエッチングすることにより、下層配線、上層配線およびこれらを接続するビアが同時に形成される（図６（ｃ））。
【００２６】
本実施形態で示した製造方法によれば、反射防止膜の形成によりフォトリソグラフィ工程の歩留まりを向上させつつ、反射防止膜の形成にともなう突起部の発生を抑制することができ、信頼性の高い配線構造を得ることができる。
【００２７】
第二の実施の形態
第一の実施の形態で説明したプロセスにおいて、反射防止膜の材料や成膜条件によっては、ビアホールの側壁に反射防止膜が残存する場合がある。この場合は、ｘ＞ｙの関係が保てていても、側壁の残存反射防止膜の陰となる箇所において円筒状突起を形成する場合がある。本実施形態では、こうした残存反射防止膜を除去することにより、円筒状突起の発生を抑制する。
【００２８】
図７は本実施形態に係る製造方法を示す図である。まず、第一の実施の形態と同様、下層配線１および層間絶縁膜１１を形成し、層間絶縁膜１１中にビアホールを形成した後、ホール内に反射防止膜５およびレジスト膜６を形成する（図７（ａ））。本実施形態では、反射防止膜５を形成する際の塗布溶液として第一の実施の形態と異なるものを用いており、図７（ａ）に示すようにホール側壁にせり上がった形状で反射防止膜５が形成される。
【００２９】
つづいてレジスト膜６に配線溝エッチングのための開口を設ける（図７（ｂ））。このときホール内に残存するレジスト膜６の一部も除去されるが、ホール内側壁に反射防止膜５のせり上がった部分が残存する形となる。したがって、通常の異方性エッチングで反射防止膜５をエッチングすると、反射防止膜５のせり上がった部分がエッチングされずに残り、次工程の配線溝エッチング時に、反射防止膜５のせり上がり部分の陰となる箇所で層間絶縁膜１１が残存し、円筒状突起が発生することとなる。そこで本実施形態では、図７（ｂ）の状態からレジスト膜６をマスクとして基板平坦部の反射防止膜５をエッチングする際、反射防止膜５のせり上がり部分を除去する。この除去を確実に行うためには、通常の異方性エッチングに代え、基板へ印可するバイアスを低くするか、またはバイアスを印可しない状態として等方性エッチングを行うことが有効である。また、エッチングガスの酸素含有率を高くすることも有効であり、これらの方法を組み合わせて採用することもできる。
【００３０】
この処理を行った後の状態を図７（ｃ）に示す。その後、レジスト膜６をマスクとして層間絶縁膜１１をエッチングし、配線溝を形成する（図８（ａ））。次いで反射防止膜５およびレジスト膜６を除去した後（図８（ｂ））、銅拡散防止膜１０を除去し、下層配線１の上面を露出させる（図８（ｃ））。その後、第一の実施の形態と同様にして配線溝およびビアホール内に銅膜を埋め込み、ＣＭＰを行って配線構造を完成する。
【００３１】
本実施形態で示した製造方法では、反射防止膜５の膜厚を薄くしているため、側壁部に残る反射防止膜５は図２〜図３に示す従来の場合に比べて薄膜となる。このため、反射防止膜エッチングの条件の調整によって充分に側壁の残膜を除去することができる。本実施形態の方法によれば、反射防止膜の形成にともなう突起部の発生を、より確実に抑制することができ、信頼性の高い半導体装置を得ることができる。
【００３２】
第三の実施の形態
第一および第二の実施の形態では、配線溝エッチングを行う際、反射防止膜のエッチング速度がレジスト膜のエッチング速度よりも遅い場合について述べた。通常の反射防止膜材料を選択した場合はこのようになることが多いが、反射防止膜の材料選択や成膜条件によっては、反射防止膜のエッチング速度がレジスト膜のエッチング速度よりも速くなる場合がある。このような場合でも、配線溝形成時に反射防止膜の露出を防止する第一および第二の実施の形態のプロセスは有効であるが、本実施形態では、他の有効なプロセス例を示す。
【００３３】
まず、第一の実施の形態と同様、下層配線１および層間絶縁膜１１を形成し、層間絶縁膜１１中にビアホールを形成した後、ホール内に反射防止膜５およびレジスト膜６を形成する（図９（ａ））。反射防止膜５の膜厚は、前記下層配線上面から前記配線溝の底面までの距離（図１０のｘ）よりも厚くする。
【００３４】
つづいてレジスト膜６に配線溝エッチングのための開口を設ける（図９（ｂ））。このレジスト膜６をマスクとして、反射防止膜５をエッチングした後、レジスト膜６をマスクとして層間絶縁膜１１をエッチングする。反射防止膜５の膜厚を厚くしているので、図９（ｃ）に示すように、このエッチングの後半ではレジスト膜６が消失し、反射防止膜５のみが配線溝内に露出する状態となる。反射防止膜５のエッチング速度は比較的速いため、この状態からさらにエッチングを進行させたとき、層間絶縁膜１１とともに反射防止膜５もエッチングされる。このため、突起発生の原因となる反射防止膜５の残存が抑制され、図１０のように設計通りの形状の配線溝を得ることができる。その後、第一および第二の実施の形態と同様にして配線溝およびビアホール内に銅膜を埋め込み、ＣＭＰを行って配線構造を完成する。
【００３５】
本実施形態の方法によれば、反射防止膜のエッチング速度がレジスト膜のエッチング速度よりも速い場合において、突起部の発生を抑制することができる。
【００３６】
以上、本発明を実施の形態に基づいて説明した。この実施の形態は例示であり、それらの各構成要素や各プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。
【００３７】
たとえば、上記実施形態では、ＣＶＤ法により形成したＳｉＯＣ膜の単層構造からなる層間絶縁膜とした場合を例に挙げて説明したが、これに代えて多層構造の層間絶縁膜とすることもできる。たとえば、図１１（ａ）に示すように、ＣＶＤ−ＳｉＯＣからなる層間絶縁膜１１上に保護膜１６を設けても良い。これにより、図８（ｂ）に示す銅拡散防止膜１０のエッチング工程で配線溝角部がエッチングされて形状が変化することを抑制できる。また、ＣＭＰ工程における層間絶縁膜１１の損傷を防止することができる。このような保護膜の材料としては、ＳｉＮ、ＳｉＯＮ、ＳｉＣ、ＳｉＣＮ、ＳｉＯ２等を例示することができる。また、図１１（ｂ）に示すように、保護膜１６とあわせ、上層配線２０の下面にエッチング阻止膜１４を設けても良い。こうすることにより配線溝を設計通りに制御することができる。エッチング阻止膜１４の材料としては、ＳｉＮ、ＳｉＯＮ、ＳｉＣ、ＳｉＣＮ、ＳｉＯ２等を例示することができる。なお、この配線構造では、エッチング阻止膜１４と保護膜１６との間に、ＣＶＤ−ＳｉＯＣからなる配線間絶縁膜１５を設けている。
【００３８】
【発明の効果】
以上説明したように本発明によれば、ダマシン法による配線溝エッチング時における円筒状突起の発生を抑制することができ、良好な配線材料の埋め込み形成が可能となる。
【図面の簡単な説明】
【図１】従来の半導体装置の製造方法を説明する工程断面図である。
【図２】従来の半導体装置の製造方法を説明する工程断面図である。
【図３】従来の半導体装置の製造方法を説明する工程断面図である。
【図４】従来の半導体装置の製造方法を説明する工程断面図である。
【図５】本発明に係る半導体装置の製造方法の一例を示す工程断面図である。
【図６】本発明に係る半導体装置の製造方法の一例を示す工程断面図である。
【図７】本発明に係る半導体装置の製造方法の一例を示す工程断面図である。
【図８】本発明に係る半導体装置の製造方法の一例を示す工程断面図である。
【図９】本発明に係る半導体装置の製造方法の一例を示す工程断面図である。
【図１０】本発明に係る半導体装置の製造方法の一例を示す工程断面図である。
【図１１】本発明に係る半導体装置の製造方法により作製される配線構造の一例である。
【符号の説明】
１・・・下層配線層、２・・・銅拡散防止膜、３・・・層間絶縁膜、４・・・ビアホール、５・・・反射防止膜、６・・・レジスト膜、１０・・・銅拡散防止膜、１１・・・層間絶縁膜、１３・・・銅膜、１４・・・エッチング阻止膜、１５・・・配線間絶縁膜、１６・・・保護膜、２０・・・上層配線、２５・・・バリアメタル。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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