(57)【要約】【課題】本発明は、オーバーシュートの発生を抑え、規格を満足することができるジッタ抑圧回路を提供することを目的とする。【解決手段】同期伝送路網におけるクロックのジッタ抑制回路において、主信号のデータを蓄えるバッファメモリのデータ読み出し位置がバッファメモリの中央に近い領域であることを検出して第１オフセット要求を発生すると共に、データ読み出し位置がバッファメモリの中央から離れた領域に存在することを検出して第２オフセット要求を発生するオフセット要求回路と、バッファメモリから出力される第１オフセット要求が連続して所定回数あったとき、または、第２オフセット要求があったとき、オフセット指示を行うオフセット指示部を有し構成する。【選択図】        図７
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【特許請求の範囲】
【請求項１】
同期伝送路網におけるクロックのジッタ抑制回路において、主信号のデータを蓄えるバッファメモリのデータ読み出し位置が前記バッファメモリの中央に近い領域であることを検出して第１オフセット要求を発生すると共に、前記データ読み出し位置が前記バッファメモリの中央から離れた領域に存在することを検出して第２オフセット要求を発生するオフセット要求回路と、
前記バッファメモリから出力される第１オフセット要求が連続して所定回数あったとき、または、第２オフセット要求があったとき、オフセット指示を行うオフセット指示部を
有することを特徴とするジッタ抑圧回路。
【請求項２】
同期伝送路網におけるクロックのジッタ抑制回路において、同期伝送路網から受信した信号のデータ及びクロックからオーバーヘッド信号に対応する位置のクロックをマスクし、かつ、受信したデータから得たバイトスタッフ信号によりポジティブスタッフまたはネガティブスタッフのいずれかのバイトスタッフを行い、前記受信したデータ中の主信号のみに対応するクロックを発生する書き込みクロック発生部と、
前記書き込みクロック部から出力されるクロックにしたがって主信号のデータを蓄えるバッファメモリと、
前記バッファメモリのデータ読み出し位置が前記バッファメモリの中央に近い領域であることを検出して第１オフセット要求を発生すると共に、前記データ読み出し位置が前記バッファメモリの中央から離れた領域に存在することを検出して第２オフセット要求を発生するオフセット要求回路と、
前記バッファメモリから出力される第１オフセット要求が連続して所定回数あったとき、または、第２オフセット要求があったとき、オフセット指示を行うオフセット指示部と、
前記オフセット指示部からのオフセット指示を累積部で累積し、さらに分配部で前記累積値を分配することで一定時間内の移動平均により平滑化したビットスタッフ信号を発生するバイト−ビット変換部と、
前記受信クロックからオーバーヘッドバイト位置のクロックのみをマスクしかつ、前記ビットスタッフ信号によりビットスタッフを行って前記バッファメモリの読み出しクロックを発生するビットスタッフ部と、
前記ビットスタッフ部の出力クロックを、書き込みクロックとして前記バッファメモリから読み出されたデータを書き込むと共に、前記オーバーヘッド位置のクロックの歯抜けの平滑化を行って、前記非同期伝送網データを発生する平滑化部を
有することを特徴とするジッタ抑圧回路。
【請求項３】
請求項１または２記載のジッタ抑制回路において、
前記オフセット指示部は、外部から供給されるモード信号に応じて前記所定回数を設定することを特徴とするジッタ抑圧回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ジッタ抑圧回路に関し、特に、同期伝送網における終端装置から非同期伝送網に送出するためのクロックのジッタ抑圧回路に関する。
【０００２】
【従来の技術】
同期伝送網は、非同期伝送網からのデータを、統一したクロック源ＢＩＴＳからのクロックにより転送して再び非同期伝送網に渡すものであるが、この同期伝送網においては、図１に概略的に示すＳＯＮＥＴ（Ｓｙｎｃｈｒｏｎｏｕｓ  Ｏｐｔｉｃａｌ  Ｎｅｔｗｏｒｋ）のように、非同期伝送網に接続された終端装置ＬＴＥ１−ＬＴＥ２の間にデータ分岐・挿入装置ＡＤＭ（Ａｄｄ  Ｄｒｏｐ  Ｍｕｌｔｉｐｌｅｘｅｒ）が介在しており、送り側の終端装置ＬＴＥ１では、非同期伝送網データをＳＯＮＥＴのフレームに適合した形でマッピング（Ｓｙｎｃｈｒｏｎｉｚｅ）してデータＳＰＥ（Ｓｙｎｃｈｒｏｎｏｕｓ  Ｐａｙｌｏａｄ  Ｅｎｖｅｌｏｐｅ）の形式に変換し、ポインタの初期値を付加して分岐・挿入装置ＡＤＭに送る。
【０００３】
図２（Ａ）には、ＳＯＮＥＴ等の同期伝送網で使用されるＳＴＳ−１フレームのフレームフォーマットを示す。図２（Ａ）に示すように、このフレームは、１行が９０バイトのサブフレームを９行分集めて１マルチフレームを構成したもので、各行の先頭３バイト部分（斜線で図示）がオーバーヘッドバイト（ＯＨＢ）として割り当てられており、このオーバーヘッドバイトの内の更に所定の３バイトＨ１〜Ｈ３を「ポインタ」として割り当てている。そして、各行の残りの８７バイト部分が上記のデータＳＰＥ部分に相当している。
【０００４】
このポインタは、データＳＰＥを作成したＬＴＥ１と、その他の装置（ＡＤＭ）との間に位相変動があっても誤りを生じないで正しくデータＳＰＥの授受が出来るように導入されたもので、上記位相変動は、データＳＰＥがフレーム（ＳＴＳ−１フレーム）間を自由に動き回れることにより吸収される。
【０００５】
すなわち、ポインタは、ＳＴ５−１フレーム内のデータＳＰＥの先頭位置を指しており、自装置（ＡＤＭ）のタイミングで作成されたＳＴＳ−１フレームと他装置（ＬＴＥ１）のタイミングで作成されたデータＳＰＥとの相対的位相が変動した時に、±１ずつ変化することが許される。
【０００６】
ポインタ値が＋１された場合、ポジティブスタッフと呼ばれ、その瞬間の１フレームだけ図２（Ｂ）のようにＨ３バイトの次の１バイトだけデータＳＰＥがスキップされ、データＳＰＥは、それ以後１バイトだけ後ろにずれる。ポインタ値が−１された場合は、ネガティブスタッフと呼ばれ、その瞬間の１フレームだけ図２（Ｃ）のようにＨ３バイトの位置にもデータＳＰＥが割り付けられ、データＳＰＥはそれ以後１バイトだけ前進する。
【０００７】
以下、ポジティブスタッフ及びネガティブスタッフを「バイトスタッフ」と総称することとする。なお、このバイトスタッフは、ＳＯＮＥＴの規格により、４フレーム未満の間隔では行えないようになっている。
【０００８】
受端の装置（ＬＴＥ２）にとって、データＳＰＥだけを取り出す場合、このポジティブスタッフはバイト位置Ｈ３の次のバイト位置（通常のデータが詰まっている位置）のクロックが歯抜けとなるように指示するものであり、ネガティブスタッフはバイト位置Ｈ３（通常はクロック歯抜けの位置）に８ビットクロックを挿入するように指示するものである。これを、マルチフレーム全体として示すと図２（Ｂ），（Ｃ）に示すようになる。
【０００９】
このようにして分岐・挿入装置ＡＤＭでは、終端装置ＬＴＥ１からのフレームを解いてポインタ処理を行い、自分のフレームにポインタを読み替えてデータＳＰＥを出すと共に、クロック源ＢＩＴＳから終端装置ＬＴＥ１へのクロックの周波数ｆと、分岐・挿入装置ＡＤＭへのクロックの周波数ｆ′との偏差ｆ−ｆ′が図１に示すように存在すると、分岐・挿入装置ＡＤＭでのポインタアクションは図示のようにその偏差に応じて行われ、偏差が大きくなるとポインタアクションの密度が高くなることが分かる。
【００１０】
このようにして、ポインタアクションが行われたフレームを受けた終端装置ＬＴＥ２では、図２（Ａ）に示すようなオーバーヘッドバイト（斜線で示した３バイトの部分）のクロック歯抜けがジッタの原因になるので、この歯抜け部分をＰＬＬ回路により平滑化しジッタを抑圧した形で再び非同期伝送網データとして送出する。
【００１１】
このように、終端装置ＬＴＥ２では、分岐・挿入装置ＡＤＭからのデータから、データＳＰＥだけを取出す際に、図２（Ａ）に示すようなオーバーヘッドバイトの周期的なクロックの歯抜けはその周波数が高い（７２ＫＨｚ）ため、従来技術のＰＬＬ回路のジッタ抑圧特性によって平滑化し低いジッタに薄めることができる。
【００１２】
しかしながら、図２（Ｂ），（Ｃ）に示したようなバイトスタッフを行う場合には、周期性が低いため、デマッピングでは薄めることができず、そのままジッタとして送出されてしまうこととなる。そこで、図１に示すように、終端装置ＬＴＥ２では、ジッタ抑圧回路と組み合わされたポインタ処理を行って、かかるバイトスタッフによるジッタを抑圧する必要がある（例えば、特許文献１，２，３参照。）。
【００１３】
図３は、従来のジッタ抑圧回路の一例のブロック図を示す。同図中、書き込みクロック発生部（バイトスタッフ部）１１は、同期伝送網から受信した連続クロックからオーバーヘッド信号（図２（Ａ）に示した先頭３バイト）に対する位置のクロックをマスクし、かつ、受信したバイトスタッフ信号によりポジティブスタッフまたはネガティブスタッフのいずれかのバイトスタッフを行い、受信したデータ中の主信号情報のみに対応するクロックを発生し、図２（Ｂ），（Ｃ）に斜線で示した部分を除いた部分について、クロックを発生している。
【００１４】
なお、同期伝送網データのオーバーヘッド信号中のＨ１，Ｈ２バイトにおけるポインタ値からポジティブスタッフ信号（Ｐ）またはネガティブスタッフ信号（Ｎ）のバイトスタッフ信号が生成されている。
【００１５】
また、バッファメモリ（エラスティックメモリ）１２は、書き込みクロック発生部１１からのクロックにより同期伝送網のＳＰＥデータのみを格納する。バイト−ビット変換部１３は、上記のバイトスタッフ信号を受けると、スタッフ動作のビット数を累積部１３ａで累積し、この累積値を分配部１３ｂで均等に分配することにより、平滑化したビットスタッフ信号を発生する。
【００１６】
ビットスタッフ部１４は、連続クロックからオーバーヘッドバイト位置のクロックのみをマスクし、かつ、このビットスタッフ信号によりビットスタッフを行ってバッファメモリ１２の読み出しクロックを発生する。平滑化部１５は、ビットスタッフ部１４の出力クロックを書き込みクロックとして、バッファメモリ１２から読み出されたデータを書き込むと共に、オーバーヘッドバイト位置のクロック歯抜けの平滑化を行って非同期伝送網データを出力する。
【００１７】
書き込みクロック発生部１１とバッファメモリ１２とバイト−ビット変換部１３とビットスタッフ部１４とにおいてもオーバーヘッドバイト以外のクロックについての平滑化を行っている。
【００１８】
また、図４に示すように、バッファメモリ１２を、中心のノーマル領域と、端部のアラーム領域と、この両領域に挟まれるオフセット領域に分割し、データ読み出し位置（メモリ位相）がオフセット領域に存在したとき、オフセット要求部１６は正または負のオフセットを生成して累積部１３ａに供給する。これによって、バッファメモリ１２のメモリ位相がノーマル領域に存在する方向にメモリ位相がオフセット（移相）される。
【００１９】
これは、ジッタ抑圧回路の動作開始時にバッファメモリ１２のデータ存在位置がバッファメモリ１２の中心からずれたアラーム領域やオフセット領域であっても、時間経過と共にバッファメモリ１２の中心のノーマル領域に徐々にオフセットするようにして、バッファメモリ１２を最適な状態で使用できるようにするためである。
【００２０】
【特許文献１】
特開平４−１９６９３７号公報
【００２１】
【特許文献２】
特開平７−２６４１５４号公報
【００２２】
【特許文献３】
特開平９−２４７１１８号公報
【００２３】
【発明が解決しようとする課題】
従来のジッタ抑圧回路は、ポインタアクションによるバイトスタッフを１ビット以下の複数回のスタッフに分散させ、１回あたりのスタッフで発生する変動量を小さくすることにより、ジッタ成分を抑えている。しかし、たとえバッファメモリ１２のノーマル領域にメモリ位相がある状態であっても、ポインタアクションが発生するとポインタアクションによってオフセット領域（例えば極性＋）にメモリ位相が存在する状態となるためにオフセット要求が発生し、オフセット動作がするためにメモリ位相が過度に移相して極性が逆のオフセット領域（極性−）に入ってしまい、逆のオフセット動作（オーバーシュート）が発生する場合がある。このため、入力のバイトスタッフに対して等量の分散スタッフを発生することができず、ＭＴＩＥ（Ｍａｘｉｍｕｍ  Ｔｉｍｅ  Ｉｎｔｅｒｖａｌ  Ｅｒｒｏｒ）の規格を満足させることができないという問題があった。
【００２４】
例えば、ポインタアクションが３回連続した場合のメモリ位相Ｉａと位相変動量Ｉｂの時間変化を図５に示す。図中、位相変動量Ｉｂにはオーバーシュートが発生し、ＭＴＩＥの規格を満足できていない。
【００２５】
本発明は、上記の点に鑑みなされたものであり、オーバーシュートの発生を抑え、規格を満足することができるジッタ抑圧回路を提供することを目的とする。
【００２６】
【課題を解決するための手段】
請求項１，２に記載の発明は、主信号のデータを蓄えるバッファメモリのデータ読み出し位置がバッファメモリの中央に近い領域であることを検出して第１オフセット要求を発生すると共に、データ読み出し位置がバッファメモリの中央から離れた領域に存在することを検出して第２オフセット要求を発生し、バッファメモリから出力される第１オフセット要求が連続して所定回数あったとき、または、第２オフセット要求があったとき、オフセット指示を行うことにより、
ポインタアクションによってオフセット要求が発生してもオーバーシュートの発生を最小限に抑えることができ、規格を満足することができる。
【００２７】
請求項３に記載の発明では、オフセット指示部は、外部から供給されるモード信号に応じて所定回数を設定することにより、
モード信号に応じて動作特性を変更することができ、動作環境に対応した適切な動作特性を設定できる。
【００２８】
【発明の実施の形態】
図６は本発明のジッタ抑圧回路の一実施例のブロック図、図７はその詳細なブロック図を示す。両図中、図３と同一部分には同一符号を付す。
【００２９】
図６、図７を参照して説明するに、書き込みクロック発生部（バイトスタッフ部）１１はタイミング発生器２０で構成されており、端子２１，２２からマルチフレームタイミングを示す８ｋＨｚクロック，ＳＯＮＥＴクロック（５１．８４ＭＨｚ）の３倍の１５５．５２ＭＨｚクロックを供給され、オーバーヘッド信号のＨ３バイトのタイミングを基に、バッファメモリ１２の書き込みクロックや、１／１ｒｏｗ及び７２０／１ｒｏｗ（ｒｏｗはサブフレームと同義）のフレームパルスカウンタ等の各種タイミングパルスを生成する。
【００３０】
バッファメモリ１２は、１６８段用意されており、図８に示すように、両端に１２段のアラーム領域、中央に３段のノーマル領域、中央から４段目から２７段までをオフセットダウン領域、２８段を超え７２段までをオフセットアップ領域と規定する。
【００３１】
バッファメモリ１２は、タイミング発生器２０から供給されるＳＰＥイネーブル信号を基に、端子２３から供給されるＳＴＳ−１のフレームデータからＳＰＥ部分のみを書き込んでいく。バッファメモリ１２の読み出しは、ビットスタッフ信号（ビットスタッフクロック）によって行われ、ＳＰＥデータとＳＰＥデータの先頭であるＪ１バイトのタイミングが平滑化部１５に供給される。
【００３２】
バイト−ビット変換部１３内の累積部１３ａは、アップダウンカウンタ２７とセレクタ２８とシフトレジスタ２９とアップダウンカウンタ３０とラッチ回路３１で構成されている。アップダウンカウンタ２７は端子２４，２５からポジティブスタッフ信号（Ｐ）またはネガティブスタッフ信号（Ｎ）を供給され、９０フレーム間に発生したポインタアクション回数を数える。ここでは、ポジティブスタッフ信号入力で＋１、ネガティブスタッフ信号入力で−１のカウントを行う。そして、９０フレームに１回、積算したカウント値をセレクタ２８を介して１２０段シフトレジスタ２９に渡す。ただし、渡す値は最大±３として、渡した値の分を自己のカウント値より増減する。
【００３３】
シフトレジスタ２９は、１２０段構成であり、９０フレームに１回だけアップダウンカウンタ２７から最大±３の値を取り込みシフトする。取り込んだ後、セレクタ２８を切り替えてシフトレジスタの１２０段の中身を１周させる。
【００３４】
アップダウンカウンタ３０は、バッファメモリ１２のメモリ位相を中央にするため、９０フレームに１回、モード切り替え部４１からのオフセット要求（極性付き）に応じて＋１または−１を取り込む。そして、シフトレジスタ２９の中身を合計するために、シフトレジスタ２９の中身が１周するのに合わせて、シフトレジスタ２９の出力値だけアップカウントまたはダウンカウントする。シフトレジスタ２９の中身が１周するとして終わると、このアップダウンカウンタ３０には過去９０×１２０フレーム中に発生したポインタアクションの総数（最大±３６０）がカウントされる。
【００３５】
ラッチ回路３１は、過去９０×１２０フレーム中に発生したポインタアクションの総数と極性をラッチする。この値は９０フレーム中にスタッフすべきバイト数の１２０倍の値であるＭとなる。
【００３６】
分配部１３ｂは、パルス変換回路３３，カウンタ３４，３５で構成され、カウンタ３４，３５については、ポジティブスタッフとネガティブスタッフに応じて２回路設けられている。
【００３７】
パルス変換回路３３は、９０マルチフレーム（＝８１０サブフレーム）の間にＭ（０〜３６０）個のパルス群を８１０パルス出力する。つまり、１サブフレーム毎にＭ個のパルス（実際はＭクロック分の長さのイネーブル）が出力される。そして、カウンタ３４で１／８１０分周し、分周回路３５で（１／１５）×３分周を行い（カウンタ３４，３５で１／４０５０分周）、フルカウントした次のサブフレームの先頭で１／３ビットのビットスタッフ要求信号を出力する。カウンタ３４，３５はポジティブスタッフ（＋）側とネガティブスタッフ（−）側の２つあり、極性により使い分けられる。これらの初期化はパワーオンリセット時にのみ行われる。
【００３８】
ここで、Ｍ＝１の時は、１／３ビットスタッフするのに４５０マルチフレーム（４０５０サブフレーム、５６．２５０ｍｓ）間隔で行われる。Ｍ＝２の時は、１／３ビットスタッフするのに２２５マルチフレーム（２０２５サブフレーム、２８．１２８ｍｓ）間隔で行われる。Ｍ＝３の時は、１／３ビットスタッフするのに１５０マルチフレーム（１３５０サブフレーム、１８．７５０ｍｓ）間隔で行われる。Ｍ＝３６０の時は、１．２５マルチフレーム（１１．２５サブフレーム、０．１５６２５ｍｓ）間隔で行われ、９０マルチフレーム（８１０サブフレーム）の間に２４ビットスタッフできる。
【００３９】
ビットスタッフ部１４は、イネーブル生成部３６とビットスタッフ生成部３７で構成されている。イネーブル生成部３６は、後述するオフセット要求部１７からアラーム要求を供給されていないときは分配部１３ｂからのビットスタッフ要求信号を選択し、アラーム要求を供給されるとタイミング発生器２０からのバッファメモリ１２の書き込みイネーブルを選択してビットスタッフ生成部３７に供給する。
【００４０】
ビットスタッフ生成部３７は、端子２２からの１５５．５２ＭＨｚのクロックを３分周して互いに位相が異なる３相の５１．８４ＭＨｚのクロックを生成し、この中の１つを基準クロックとし、通常は基準クロックを選択する。そして、ポジティブスタッフのビットスタッフ要求信号があると基準クロックより早い位相のクロックを選択し、ネガティブスタッフのビットスタッフ要求信号があると基準クロックより遅い位相のクロックを選択する。ビットスタッフクロックとして出力し、バッファメモリ１２及び平滑化部１５に供給する。なお、クロック切り替えはタイミング発生器２０から供給されるスイッチタイミング信号に基づきオーバーヘッド信号の歯抜けの部分で行う。
【００４１】
更に、アラーム要求があるときは、１．３５ｓｅｃかけてメモリ位相を中央に移動するためバッファメモリ１２の書き込みクロックを基本にして、サブフレームの最後で１５０フレームに１回１ビットスタッフを行い、トータル７２ビット分移動させる。
【００４２】
平滑化部１５は、ジッタバッファとアナログＰＬＬ回路を有しており、ビットスタッフ部１４の出力クロックを書き込みクロックとして、バッファメモリ１２から読み出されたデータをジッタバッファに書き込み、アナログＰＬＬ回路からのクロックを用いてジッタバッファから読み出しを行うことによってオーバーヘッドバイト位置のクロック歯抜けの平滑化を行って非同期伝送網データを出力する。
【００４３】
オフセット要求部１７は、読み出し時に、バッファメモリ１２のデータ読み出し位置（メモリ位相）がアラーム領域にあるときアラーム要求（極性付き）を発生してイネーブル生成部３６に供給する。また、メモリ位相がオフセットダウン領域にあるときオフセットダウン要求（極性付き）を発生してオフセット指示部１８内のサンプリング回路４０に供給し、メモリ位相がオフセットアップ領域にあるときオフセットアップ要求（極性付き）を発生してオフセット指示部１８内のモード切り替え部４１に供給する。更に、メモリ位相がオフセットダウン領域またはオフセットアップ領域にあるときオフセット要求（極性付き）を発生してオフセット指示部１８内のモード切り替え部４１に供給する。
【００４４】
オフセット指示部１８のサンプリング回路４０は端子４２から供給されるモード信号で連続回数５または８または１６を指定され、バッファメモリ１２のデータ読み出し時に供給されるオフセットダウン要求をシフトレジスタ２９，アップダウンカウンタ３０が動作するタイミングでサンプリングを行い、オフセットダウン要求が５回または８回または１６回連続した場合にのみモード切り替え部４１に供給する。つまり、５回または８回または１６回連続してオフセットダウン要求があったときに、１回のオフセットダウン要求をモード切り替え部４１に供給する。これによって動作特性を変更することが可能となる。
【００４５】
モード切り替え部４１は端子４２を介して外部から供給されるモード信号に応じてモードを設定し、連続回数５または８または１６を指定されているときは、オフセット要求部１７からのオフセットアップ要求があったとき、またはサンプリング回路４０からのオフセットダウン要求があったとき、この要求の極性に応じ＋１または−１をオフセット指示としてアップダウンカウンタ３０に供給する。分周比が指定されない旧モードでは、従来通りオフセット要求部１７からのオフセット要求（オフセットダウン領域とオフセットアップ領域で発生）があったとき、この要求の極性に応じて＋１または−１をオフセット指示としてアップダウンカウンタ３０に供給する。
【００４６】
このように、バッファメモリ１２の従来のオフセット領域をオフセットダウン領域とオフセットアップ領域の２つに分け、アラーム領域に近いほうのオフセットアップ領域では従来どおり１回のオフセットアップ要求が発生したらオフセット指示を出力し、バッファメモリ１２の中央に近いほうのオフセットダウン領域では連続して所定回数のオフセットダウン要求が発生したときに初めてオフセット指示を出力するようにしている。
【００４７】
このため、安定した状態で１回のポインタアクションが入力された場合にメモリ位相が中央からすこしだけずれオフセットダウン要求が発生したとしても、この状態が連続して所定回数続いたときに初めてオフセット指示が出力される。これにより、オフセット指示が従来回路より少なくなりオーバーシュートの発生を最小限に抑えることが可能になる。逆に中央から大きくずれた場合は、従来と同じようにオフセット要求が発生しメモリの中央に戻るため、特性の劣化も少なく抑えられ、ＭＴＩＥの規格を満足できる。
【００４８】
図９に、ポインタアクションがバースト状に発生したときのＭＴＩＥの時間変化を示す。図中、実線ＩＩｂで示す従来回路のＭＴＩＥは、実線ＩＩｃで示すＭＴＩＥの規格を超えて満足できない部分もあるが、実線ＩＩａで示す本発明回路のＭＴＩＥは、実線ＩＩｃで示すＭＴＩＥの規格を下回り規格を満足できている。
【００４９】
なお、オフセットダウン要求が請求項記載の第１オフセット要求に対応し、Ａオフセットアップ要求が第２オフセット要求に対応する。
【００５０】
【発明の効果】
上述の如く、請求項１，２に記載の発明によれば、主信号のデータを蓄えるバッファメモリのデータ読み出し位置がバッファメモリの中央に近い領域であることを検出して第１オフセット要求を発生すると共に、データ読み出し位置がバッファメモリの中央から離れた領域に存在することを検出して第２オフセット要求を発生し、バッファメモリから出力される第１オフセット要求が連続して所定回数あったとき、または、第２オフセット要求があったとき、オフセット指示を行うことにより、ポインタアクションによってオフセット要求が発生してもオーバーシュートの発生を最小限に抑えることができ、ＭＴＩＥ規格を満足することができる。
【００５１】
また、請求項３に記載の発明によれば、モード信号に応じて所定回数を設定することにより、モード信号に応じて動作特性を変更することができ、動作環境に対応した適切な動作特性を設定できる。
【図面の簡単な説明】
【図１】同期伝送網を説明するための図である。
【図２】同期伝送網で使用されるフレームフォーマットを示す図である。
【図３】従来のジッタ抑圧回路の一例のブロック図である。
【図４】従来回路におけるバッファメモリの領域を示す図である。
【図５】メモリ位相と位相変動量の時間変化を示す図である。
【図６】本発明のジッタ抑圧回路の一実施例のブロック図である。
【図７】本発明のジッタ抑圧回路の一実施例の詳細なブロック図である。
【図８】本発明回路におけるバッファメモリの領域を示す図である。
【図９】ポインタアクションがバースト状に発生したときのＭＴＩＥの時間変化を示す図である。
【符号の説明】
１１  書き込みクロック発生器
２０  タイミング発生器
２１〜２５，４２  端子
１２  バッファメモリ
１３  バイト−ビット変換部
１３ａ  累積部
１３ｂ  分配部
１４  ビットスタッフ部
１５  平滑化部
１７  オフセット要求部
１８  オフセット指示部
２７  アップダウンカウンタ
２８  セレクタ
２９  シフトレジスタ
３０  アップダウンカウンタ
３１  ラッチ回路
３３  パルス変換回路
３４，３５  カウンタ
３６  イネーブル生成部
３７  ビットスタッフ生成部
４０  サンプリング回路
４１  モード切り替え部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2004260448.tif 000008
【図７】
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【図８】
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【図９】
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