(57)【要約】【課題】実装基板上で外部配線の引き回しの必要がない半導体装置を提供する。【解決手段】第１側面に第１凹部を有する絶縁性の薄膜と、この薄膜の表面上に設けられ一方の配線端が第１凹部に配置された内部配線と、薄膜の表面に対向し内部配線に電気的に接続する半導体チップと、薄膜の表面に対向し半導体チップの周囲に配置され上面の高さが半導体チップの上面の高さに等しく第２側面に第２凹部を有する絶縁性の板と、第１凹部と第２凹部に設けられ第１側面と第２側面から突出し内部配線に電気的に接続し配線端に接する導電体を、半導体装置は有する。【選択図】      図７
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【特許請求の範囲】
【請求項１】
実装基板上に設けられ、前記実装基板に設けられた外部配線に電気的に接続する半導体装置において、
第１側面に第１凹部を有する絶縁性の薄膜と、
前記薄膜の表面上に設けられ、一方の配線端が前記第１凹部に配置された内部配線と、
前記薄膜の前記表面に対向し、前記内部配線に電気的に接続する半導体チップと、
前記薄膜の前記表面に対向し、前記半導体チップの周囲に配置され、上面の高さが前記半導体チップの上面の高さに等しく、第２側面に第２凹部を有する絶縁性の板と、
前記第１凹部と前記第２凹部に設けられ、前記第１側面と第２側面から突出し、前記外部配線に接し、前記内部配線と前記外部配線に電気的に接続し、前記配線端に接する導電体を有することを特徴とする半導体装置。
【請求項２】
実装基板上に設けられ、前記実装基板に設けられた外部配線に電気的に接続する半導体装置において、
第１側面に第１凹部を有する絶縁性の薄膜と、
前記薄膜の表面上に設けられ、一方の配線端が前記第１凹部に配置された内部配線と、
前記薄膜の前記表面に対向し、前記内部配線に電気的に接続する半導体チップと、
前記薄膜の前記表面に対向し、前記半導体チップの周囲に配置され、上面の高さが前記半導体チップの上面の高さに等しく、第２側面に第２凹部を有する絶縁性の板と、
前記第１凹部と前記第２凹部に設けられ、前記第１側面と第２側面から突出し、前記外部配線に接し、前記内部配線と前記外部配線に電気的に接続し、前記配線端に接する導電体を有する単体パッケージを複数有し、
前記単体パッケージの前記薄膜と他の前記単体パッケージの前記板が面接触し、前記単体パッケージの前記導電体と他の前記単体パッケージの前記導電体が電気的に接続することを特徴とする半導体装置。
【請求項３】
前記導電体の形状が柱であり、前記柱の側面が前記第１凹部と前記第２凹部に接し、前記柱の底面の高さが前記薄膜の前記表面に対向する裏面の高さに等しく、前記柱の上面の高さが前記板の前記上面の高さに等しいことを特徴とする請求項１又は請求項２に記載の半導体装置。
【請求項４】
前記薄膜の前記表面と前記柱の前記側面が斜めに交わり、前記板の前記上面と前記柱の前記側面が斜めに交わることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記薄膜と前記半導体チップの間と、前記薄膜と前記板の間に配置された熱硬化性樹脂膜をさらに有することを特徴とする請求項１乃至４のいずれか１つに記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体チップのパッケージと、このパッケージの実装基板上の実装に関わるものであり、特に、実装基板に実装される半導体装置に関する。
【０００２】
【従来の技術】
近年、半導体チップのパッケージとして、ボールグリッドアレイ（ＢＧＡ）構造のパッケージが用いられている。ＢＧＡ構造のパッケージは、極薄基板であるベースの片面にフリップチップにより、ベースと半導体素子が電気的・物理的に接続されている。ベースの他の片面には、実装基板との接続用として半田ボールが載置されている（例えば、特許文献１参照。）。
【０００３】
また、薄型の半導体素子を複数積み重ねた半導体装置が提案され、実現されている。この半導体装置と実装基板の接続は、ＢＧＡ構造のパッケージと同様に半田ボールを用いたものである。
【０００４】
近年、半導体素子の微細化に伴い、動作速度は高速になり、ＣＰＵやメモリの半導体素子自体の動作速度は向上している。このことにより、実装基板上の外部配線による動作遅延が問題化しつつある。ＢＧＡ構造のパッケージを実装基板に載置・接続するためには、実装基板上のＢＧＡ構造のパッケージの半田ボールの接続位置に合せて実装基板上の外部配線を引き回す必要があり、引き回された外部配線によりインダクタンス・キャパシタンス・レジスタンス（Ｌ・Ｃ・Ｒ）が増大し、データの交換速度が遅延する場合があった。
【０００５】
【特許文献１】
特開２００１−２０３４７０号公報（第４図）
【０００６】
【発明が解決しようとする課題】
本発明は、上記事情に鑑みてなされたものであり、その目的とするところは、実装基板上で外部配線の引き回しの必要がない半導体装置を提供することにある。
【０００７】
【課題を解決するための手段】
上記問題点を解決するための本発明の特徴は、実装基板上に設けられ、前記実装基板に設けられた外部配線に電気的に接続する半導体装置において、第１側面に第１凹部を有する絶縁性の薄膜と、この薄膜の表面上に設けられ一方の配線端が第１凹部に配置された内部配線と、薄膜の前記表面に対向し内部配線に電気的に接続する半導体チップと、薄膜の表面に対向し半導体チップの周囲に配置され上面の高さが半導体チップの上面の高さに等しく、第２側面に第２凹部を有する絶縁性の板と、第１凹部と第２凹部に設けられ第１側面と第２側面から突出し外部配線に接し内部配線と外部配線に電気的に接続し配線端に接する導電体を有する半導体装置にある。
【０００８】
【発明の実施の形態】
次に、図面を参照して、本発明の実施の形態について説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。また、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。
【０００９】
（第１の実施の形態）
本発明の第１の実施の形態に係る半導体装置であるボードは、図１乃至図３に示すように、実装基板１と、バス３と、ＣＰＵ等の半導体装置２と、単位パッケージ７ｐ乃至７ｓを積層した半導体装置を有している。
【００１０】
バス３は、実装基板１の上に設けられている。バス３は、外部配線３ａ乃至３ｆを有している。外部配線３ａ乃至３ｆは、実装基板の上に設けられている。
【００１１】
半導体装置２は、実装基板１の上に設けられている。半導体装置２は、外部配線３ａ乃至３ｆに電気的に接続している。
【００１２】
本発明の第１の実施の形態に係る単位パッケージ７ｐ乃至７ｓを積層した半導体装置は、実装基板１の上に設けられている。単位パッケージ７ｐ乃至７ｓを積層した半導体装置は、外部配線３ａ乃至３ｆに電気的に接続している。単位パッケージ７ｐ乃至７ｓを積層した半導体装置の導電体１１ａ乃至１１ｆは、実装基板１の上に設けられている。導電体１１ａ乃至１１ｆはそれぞれ、外部配線３ａ乃至３ｆの上に設けられ、外部配線３ａ乃至３ｆに電気的に接続している。
【００１３】
単位パッケージ７ｐ乃至７ｓを積層した半導体装置は、図４乃至図６に示すように、単体パッケージ７ｐ乃至７ｓを複数有している。単体パッケージ７ｑ乃至７ｓの薄膜４と、他の左隣の単体パッケージ７ｐ乃至７ｒのスペーサー板６と半導体チップ８が面接触する。単体パッケージ７ｐ乃至７ｓの導電体１１ａと、他の隣の単体パッケージ７ｐ乃至７ｓの導電体１１ａが接触する。単体パッケージ７ｐ乃至７ｓの導電体１１ａと、他の隣の単体パッケージ７ｐ乃至７ｓの導電体１１ａが電気的に接続する。同様に、単体パッケージ７ｐ乃至７ｓの導電体１１ａ乃至１１ｆと、他の単体パッケージ７ｐ乃至７ｓの導電体１１ａ乃至１１ｆが電気的に接続する。
【００１４】
本発明の第１の実施の形態に係る半導体装置である単位パッケージ７は、図７と図８に示すように、薄膜４と、内部配線１０ａ乃至１０ｆと、半導体チップ８と、スペーサー板６と、導電体１１ａ乃至１１ｆと、熱硬化性樹脂膜５と、バンプ９ａ乃至９ｆを有する。単位パッケージ７と単位パッケージ７ｐ乃至７ｓは、同じ構造を有する。
【００１５】
薄膜４は、絶縁性を有し、側面に凹部１４ａ乃至１４ｆを有する。薄膜４の表面の形状は矩形で、正方形あるいは長方形である。この矩形の一辺を有する一側面に凹部１４ａ乃至１４ｆは集約して設けられている。薄膜４は、いわゆるベースと考えることができる。薄膜４には、ガラスエポキシ基材や有機薄膜を用いることができる。
【００１６】
内部配線１０ａ乃至１０ｆは、薄膜４の表面上に設けられる。内部配線１０ａ乃至１０ｆには、銅（Ｃｕ）等の金属材料を用いればよい。内部配線１０ａ乃至１０ｆの一方の配線端が、薄膜４の凹部１４ａ乃至１４ｆに配置されている。内部配線１０ａ乃至１０ｆは、他方の配線端のそれぞれでバンプ９ａ乃至９ｆに接している。内部配線１０ａ乃至１０ｆはそれぞれ、バンプ９ａ乃至９ｆに電気的に接続している。なお、内部配線１０ａ乃至１０ｆは、薄膜４の内部に設けられていてもよい。この場合は、内部配線１０ａ乃至１０ｆの他方の配線端で、内部配線１０ａ乃至１０ｆとバンプ９ａ乃至９ｆが接するように、薄膜４に開口を設ければよい。
【００１７】
半導体チップ８は、薄膜４の表面に対向するように配置される。半導体チップ８は、バンプ９ａ乃至９ｆに電気的に接続する。半導体チップ８は、バンプ９ａ乃至９ｆを介して内部配線１０ａ乃至１０ｆに電気的に接続する。なお、半導体チップ８は、薄膜４の表面のだけでなく、裏面も含めた両面に、複数個設けてもよい。この場合、裏面に設けた半導体チップ８に対応して、スペーサー板６も新たに設ければよい。すなわち、薄膜４を面として面対称の構造を形成すればよい。
【００１８】
スペーサー板６は、絶縁性を有する。スペーサー板６は、薄膜４の表面に対向するように配置される。スペーサー板６は、半導体チップ８の周囲に配置される。スペーサー板６の上面の高さは、半導体チップ８の上面の高さに等しい。スペーサー板６は、側面に凹部１３ａ乃至１３ｆを有する。スペーサー板６の表面の外側の縁部の形状は矩形で、正方形あるいは長方形である。この矩形の一辺を有する一側面に凹部１３ａ乃至１３ｆは集約して設けられている。スペーサー板６の凹部１３ａ乃至１３ｆの設けられている一側面と、薄膜４の凹部１４ａ乃至１４ｆの設けられている一側面とは同一平面上に設けられる。そして、この同一平面に更に、実装基板１を一致させることができる。スペーサー板６の厚さは、半導体チップ８の厚さに等しい。
【００１９】
導電体１１ａ乃至１１ｆは、薄膜４の凹部１４ａ乃至１４ｆとスペーサー板６の凹部１３ａ乃至１３ｆに設けられている。導電体１１ａ乃至１１ｆは、薄膜４の側面とスペーサー板６の側面から突出している。導電体１１ａ乃至１１ｆは、内部配線１０ａ乃至１０ｆに電気的に接続し、内部配線１０ａ乃至１０ｆの一方の配線端に接している。導電体１１ａ乃至１１ｆは、実装基板１上に配置可能なように、一平面上に配置される。実装基板１が薄膜４の凹部１４ａ乃至１４ｆとスペーサー板６の凹部１３ａ乃至１３ｆに導電体１１ａ乃至１１ｆを介して対向するように、導電体１１ａ乃至１１ｆは配置される。薄膜４とスペーサー板６の表面の外側の縁部の形状は矩形であり、この矩形の一辺を有する一側面に凹部１３ａ乃至１３ｆと１４ａ乃至１４ｆは設けられている。このことにより、導電体１１ａ乃至１１ｆは、この矩形の一辺を有する一側面に設けられることになる。
【００２０】
導電体１１ａ乃至１１ｆの形状は、柱の形状である。この柱の側面は、薄膜４の凹部１４ａ乃至１４ｆとスペーサー板６の凹部１３ａ乃至１３ｆ凹部に接する。この柱の底面の高さは、薄膜４の表面に対向する裏面の高さに等しい。また、この柱の上面の高さは、スペーサー板６の上面の高さに等しい。
【００２１】
なお、この導電体１１ａ乃至１１ｆは、薄膜４からスペーサー板６までの貫通ヴィア（Ｖｉａ）を形成することによって、形成することができる。この貫通ヴィアが、導電体１１ａ乃至１１ｆとなるのである。貫通ヴィアの形成は、銅若しくは別の金属のメッキ加工によった。貫通ヴィアを形成した後、貫通ヴィアを残して、貫通ヴィアの側面が露出するように、薄膜４、熱硬化性樹脂膜５とスペーサー板６の一部を残して切断し除去する。そして、露出した貫通ヴィアの側面と上面と底面に半田１２ａ乃至１２ｆを載せる。貫通ヴィアの側面に載った半田１２ａ乃至１２ｆは、導電体１１ａ乃至１１ｆと外部配線３ａ乃至３ｆとを接着し、良好な導通を実現する。貫通ヴィアの上面と底面に載った半田は、単位パッケージ７ｐ乃至７ｓ間の導電体１１ａ乃至１１ｆの良好な導通を実現する。
【００２２】
熱硬化性樹脂膜５は、薄膜４と半導体チップ８の間と、薄膜４とスペーサー板６の間に配置されている。熱硬化性樹脂膜５は、半導体チップ８とスペーサー板６の間に配置されている。熱硬化性樹脂膜５は、バンプ９ａ乃至９ｆの周囲に配置されている。
【００２３】
バンプ９ａ乃至９ｆは、半導体チップ８と内部配線１０ａ乃至１０ｆに接し、電気的に接続している。なお、半導体チップ８と内部配線１０ａ乃至１０ｆが電気的に接続できれば、バンプ９ａ乃至９ｆに限られず、ワイヤーボンディングされたワイヤーであってもよい。また、ビームリードにより、半導体チップ８と内部配線１０ａ乃至１０ｆを電気的に接続してもよい。
【００２４】
第１の実施の形態の半導体装置によれば、図１乃至図３に示すように、半導体装置１から引き出された外部配線３ａ乃至３ｆは、直線の形状をなし、全ての外部配線３ａ乃至３ｆが、最短距離で、第１の実施の形態の半導体装置に接続することができる。このことにより、外部配線３ａ乃至３ｆの長さを極端に短縮でき、外部配線３ａ乃至３ｆによる動作遅延を低減することが出来る。また、外部配線３ａ乃至３ｆを半導体チップ８毎の端子配置に合せて引き回す必要がない。
【００２５】
（第２の実施の形態）
本発明の第２の実施の形態に係る半導体装置である単位パッケージ７は、図９と図１０に示すように、図７と図８の第１の実施の形態に係る半導体装置の単位パッケージ７と同様の構成を有している。第２の実施の形態の単位パッケージ７が、第１の実施の形態と異なる点は、薄膜４の表面と導電体１１ａ乃至１１ｆの柱の側面が斜めに交わっている点である。また、スペーサー板６の上面と導電体１１ａ乃至１１ｆの柱の側面が斜めに交わっている点である。この場合、貫通ヴィアをスペーサー板６の上面に対して斜めに形成すればよい。
【００２６】
また、本発明の第２の実施の形態に係る単位パッケージ７ｐ乃至７ｓを積層した半導体装置は、図１１と図１２に示すように、図４乃至図６の第１の実施の形態に係る単位パッケージ７ｐ乃至７ｓを積層した半導体装置と同様の構成を有している。第２の実施の形態の単位パッケージ７ｐ乃至７ｓを積層した半導体装置が、第１の実施の形態と異なる点は、薄膜４の表面と導電体１１ａ乃至１１ｆの柱の側面が斜めに交わっている点である。また、スペーサー板６の上面と導電体１１ａ乃至１１ｆの柱の側面が斜めに交わっている点である。
【００２７】
これらのことにより、第１の実施の形態での効果が得られるだけでなく、第１の実施の形態での半導体装置の高さＨ１より、第２の実施の形態の半導体装置の高さＨ２を低くすることができる。そして、実装基板１の上方に対して、高さ制限がある場合にも第２の実施の形態の半導体装置を適用でき、薄型の機器に対応できる。
【００２８】
【発明の効果】
以上説明したように、本発明によれば、実装基板上で外部配線の引き回しの必要がない半導体装置を提供できる。
【図面の簡単な説明】
【図１】第１の実施の形態に係る半導体装置であるボードの上面図である。
【図２】第１の実施の形態に係る半導体装置であるボードの図１のＩ−Ｉ方向の断面図である。
【図３】第１の実施の形態に係る半導体装置であるボードの実装基板の表面上の配置図である。
【図４】第１の実施の形態に係る単位パッケージを積層した半導体装置の側面図である。
【図５】第１の実施の形態に係る単位パッケージを積層した半導体装置の図４のＩ−Ｉ方向の断面図である。
【図６】第１の実施の形態に係る単位パッケージを積層した半導体装置の底面図である。
【図７】第１の実施の形態に係る半導体装置である単位パッケージの正面図である。
【図８】第１の実施の形態に係る半導体装置である単位パッケージの図７のＩ−Ｉ方向の断面図（ａ）と、ＩＩ−ＩＩ方向の断面図（ｂ）である。
【図９】第２の実施の形態に係る半導体装置である単位パッケージの正面図である。
【図１０】第２の実施の形態に係る半導体装置である単位パッケージの図９のＩ−Ｉ方向の断面図（ａ）と、ＩＩ−ＩＩ方向の断面図（ｂ）である。
【図１１】第２の実施の形態に係る単位パッケージを積層した半導体装置の側面図である。
【図１２】第２の実施の形態に係る単位パッケージを積層した半導体装置の図１１のＩ−Ｉ方向の断面図と、底面図（ｂ）である。
【符号の説明】
１  実装基板
２  ＣＰＵ等の半導体装置
３  バス
３ａ乃至３ｆ  外部配線
４  薄膜
５  熱硬化性樹脂膜
６  スペーサ板
７、７ｐ乃至７ｓ  単位パッケージ
８  半導体チップ
９ａ乃至９ｆ  バンプ
１０ａ乃至１０ｆ  内部配線
１１ａ乃至１１ｆ  導電体
１２ａ乃至１２ｆ  半田
１３ａ乃至１３ｆ  スペーサ板の凹部
１４ａ乃至１４ｆ  薄膜の凹部
【図１】
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【図２】
2004327478.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
2004327478.tif 000012
【図１１】
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【図１２】
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