(57)【要約】【課題】サージ電流が印加されたとき、極短時間でＳＣＲ動作をターンオンさせ、ＬＳＩ内部の回路素子にとって安全で且つ低抵抗の放電経路を形成して静電気放電電流パルスを放電させることにより、電圧のオーバーシュートをできるだけ抑制してＬＳＩを保護するＥＳＤ保護素子を提供する。【解決手段】絶縁基板に形成された、Ｐ導電型の第１Ｐウェル領域２１０１と，周囲が第１Ｐウェル領域２１０１により直接的に接して囲繞されたＮ導電型の第１Ｎウェル２２０１と，第１Ｐウェル領域２１０１の中に配置されたカソードの基準電位固定用Ｐ＋拡散２１２５並びにＮ導電型の第２Ｎ拡散領域（カソード）２２２３と，第１Ｎウェル２２０１の中に配置されたＰ導電型の第２Ｐ拡散領域（アノード）２１２３及びＮ導電型の第１Ｎ拡散領域２２２１を備えている。【選択図】      図１
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【特許請求の範囲】
【請求項１】
電気的に絶縁された絶縁基板と、
前記絶縁基板の表面上に形成された、Ｎ導電型の第１Ｎウェルと、
前記第１Ｎウェルの中に配置されたＰ導電型の第１Ｐ拡散領域と、
前記絶縁基板の表面上に形成された、Ｎ導電型の第２Ｎウェルと、
前記Ｐ導電型の第１Ｐ拡散領域をアノードとし、前記Ｎ導電型の第２ＮウェルをカソードとするＳｉｌｉｃｏｎ  Ｃｏｎｔｒｏｌｌｅｄ  Ｒｅｃｔｉｆｉｅｒ（ＳＣＲ）と、
前記アノードから前記カソードに流れる前記ＳＣＲの電流を制御し、前記ＳＣＲの第１のトリガ電流を吸収する制御領域とを備え、
前記制御領域が、少なくとも、前記アノードと前記カソードいずれか一方の近くの位置に形成されることを特徴とする静電気放電保護素子。
【請求項２】
前記絶縁基板は、シリコン・オン・インシュレータ（ｓｉｌｉｃｏｎ−ｏｎ−ｉｎｓｕｌａｔｏｒ；ＳＯＩ）の構成である請求項１に記載の静電気放電保護素子。
【請求項３】
さらに、前記ＳＣＲに形成されたラテラル（ｌａｔｅｒａｌ）ＮＰＮバイポーラトランジスタをオンさせる第１のトリガ電流を制御する第１のトリガタップ領域を備え、
前記第１のトリガタップ領域で、前記第１のトリガ電流が前記制御領域に均一に流れるように、前記第１のトリガ電流を制御する請求項２記載の静電気放電保護素子。
【請求項４】
前記アノードおよび前記カソードにシリサイドブロッキングを施す請求項１乃至３のいずれか１項に記載の静電気放電保護素子。
【請求項５】
前記アノードおよび前記カソード間に不純物を注入する請求項１乃至３のいずれか１項に記載の静電気放電保護素子。
【請求項６】
前記アノードおよび前記カソードを前記制御領域に接続する構成である請求項５記載の静電気放電保護素子。
【請求項７】
前記カソードの基準電位固定用Ｐ＋拡散層および前記アノードの基準電位固定用Ｎ＋拡散層を有し、前記カソードの基準電位固定用Ｐ＋拡散層および前記アノードの基準電位固定用Ｎ＋拡散層をそれぞれ、前記ＳＣＲを挟んだ対称の位置におく構成である請求項１記載の静電気放電保護素子。
【請求項８】
前記カソードの基準電位固定用Ｐ＋拡散層および前記アノードの基準電位固定用Ｎ＋拡散層をそれぞれ、前記ＳＣＲを挟んだ対称の位置におく代わりに、前記カソードの基準電位固定用Ｐ＋拡散層および前記アノードの基準電位固定用Ｎ＋拡散層をそれぞれ隣り合わせての位置に置く請求項７記載の静電気放電保護素子。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置（以下、ＬＳＩとする）の静電気放電保護素子に関し、特にＬＳＩチップの中に形成されて、ＬＳＩ中の各回路素子を静電気放電から保護する際にＳＣＲ型動作を用いた静電気放電保護素子に関する。
【０００２】
【従来の技術】
半導体集積回路の高性能化が進み、高速動作が要求されているが、一般に、高速動作を要求される回路の入力回路は、小さいＲＣ遅延を必要としているので、静電気放電や、過電圧に対する保護回路を付加することによる寄生容量の増大を抑制する（付加容量を低くする）必要がある。
【０００３】
また、高速動作を可能にするためには、通常の製品で一般に広く用いられている、大きな保護抵抗を用いることはできないなど、高速回路動作の性能を保障するために、保護回路に対する制約が非常に大きい。
【０００４】
又、製造コストの観点からも、保護素子のレイアウト面積を小さくすることが要求されている。
【０００５】
このような、静電気放電保護素子に対する要求にこたえられる保護素子として、サイリスタ（ＳＣＲ  ：Ｓｉｌｉｃｏｎ  Ｃｏｎｔｒｏｌｌｅｄ  Ｒｅｃｔｉｆｉｅｒ）は、広く用いられてきた。
【０００６】
このような、静電気放電保護素子に対する要求にこたえられる保護素子として、シリコン制御整流器（以下、ＳＣＲと略記する）が、広く用いられてきた。
【０００７】
特許文献１には、ＣＭＯＳ集積回路のプロセスで、寄生素子としてのＳＣＲを、ＣＭＯＳ集積回路のＥＳＤ保護素子に用いる事が開示されている。
【０００８】
この特許文献１を元に、ＳＣＲの動作に関して、説明する。図７（ｃ）に示すように、特許文献１に記載のＳＣＲは、Ｐ型半導体基板１０４４の表面に形成されたＮウエル１０３２と、この中に形成されたＳＣＲのアノードとなるＰ＋型拡散領域１０４８と、Ｎ＋型拡散領域とを有している。入力パッドは，Ｎウエル中のＰ＋型拡散領域、Ｎ＋型拡散領域に接続される。グラウンドパッドは、カソードに接続されている。
【０００９】
ＳＣＲに接続される、入力パッドに正の電流サージが加わると、１ナノ秒程度の時間で、瞬間的に、Ｎウエルの電位が上昇する。電圧が、Ｎウエル−基板間の耐電圧（通常はその値は、４０〜５０Ｖ）を超えたときに、ＰＮ接合部分が、アバランシェブレイクダウンを起こし、基板や、Ｎウエルに電流が流れ始める。
【００１０】
すなわち、基板電流によって、カソードである、Ｎ＋型拡散領域と、Ｐ型半導体基板と、Ｎ＋型拡散領域とからなる横形ＮＰＮＴｒの、Ｎ＋拡散層領域のＰＮ接合下面付近のＰ型基板の領域の電位（ベース電位）が上昇して、ＮＰＮＴｒが導通する。
【００１１】
同様に、Ｎウエル内に流れた電流によって、ＰＮＰＴｒのベースである、Ｎウェル中のＰ＋Ｎ＋型拡散領域付近の電位（ベース電位）が低下し、Ｐ型拡散層、Ｎウェル、Ｐ型半導体基板らなる縦形ＰＮＰＴｒが導通する。
【００１２】
結局、ＮＰＮＴｒとＰＮＰＴｒは互いに、コレクタ電流を強め合うように、正のフィードバックが動作し、いわゆるＳＣＲ動作の低抵抗状態に入り（ラッチアップという）、電流を流し内部回路を保護することが可能となる。
【００１３】
当初発明されたＳＣＲでは、その保護動作の開始の誘引となるのは、Ｎウエル−基板間の耐電圧を超えた入力信号が入ったときであり、通常はその値は、４０〜５０Ｖと非常に高い。すなわち、ＣＭＯＳ回路では、保護される素子の耐電圧を越えている場合が多く、使用が困難であった。そこで、さまざまな方法で、ＳＣＲを動作させる（トリガする）方式が提案されている。たとえば、特許文献２では、ＭＯＳトランジスタをもちいて、基板やＮウエルに電流を流す方式に関する記載がある。この種のＳＣＲは、低電圧トリガＳＣＲ（ＬＶＳＣＲ）と呼ばれている。
【００１４】
ＳＣＲの特性を図示した図８に示すように、低電圧トリガＳＣＲのトリガ電圧は、そのトリガ素子のＭＯＳトランジスタがスナップバックする（寄生バイポーラ動作が始まって、低インピーダンスになる）電圧にまで、低くできている。
【００１５】
ＬＶＳＣＲＳＣＲの保持電圧は、１〜３Ｖ程度である。通常のＭＯＳ型保護素子の保持電圧、４〜６Ｖに比較して低い。また、単位容量で比較すると、ダイナミック抵抗も、他保護素子に比較して、はるかに小さく、その値は、幅５０μｍの通常よく用いられているＳＣＲで、１Ω程度と極めて低い。従って、サージ電流流入時の被保護素子に加わる電圧（クランプ電圧）を低く抑えることができるという特徴を持つ。その結果、入力保護として用いる場合も、保護抵抗を低くすることができるという利点がある。
【００１６】
また、低いクランプ電圧は、消費電力（保護動作時の発熱量）を押さえることができる。ＳＣＲの構造上、素子内部での発熱が、基板内部に広がっているので、温度上昇が、ＭＯＳ型保護素子のように、局所的ではなく、サージ電流流入時に発熱で、自分自身が破壊する可能性も、低いという報告もある。
【００１７】
しかしながら、低電圧トリガＳＣＲでは、特許文献３または、非特許文献１の２８７頁〜２９５頁に指摘されているように、ＣＤＭモデルでの破壊のような非常に短時間で放電が完了する場合には、電圧のオーバーシュートが大きく、保護性能を低下させているという指摘が多い。
【００１８】
これは、ＳＣＲがターンオンする前に、トリガ素子であるＮＭＯＳトランジスタがアバランシェ接合降伏状態にさらされる。この際に、ＳＣＲデバイスによるラッチを開始するのに十分な電流が、ＮＭＯＳに流れなければならない。
【００１９】
しかし、ＳＣＲが低抵抗になるまでには，数百ｐｓから数ｎｓ程度の遷移時間がかかる。この遷移時間は、バイポーラＴｒのベース幅やキャリア分布等のパラメータによる。この時に、サージ電流の立ち上がり時間に比較して、その遷移時間が長いと，ＳＣＲがサージ電流を流す能力が十分ではなく、トリガ素子が、ほとんどの電流放電を負担する。しかしながら、トリガ素子は、十分な放電能力を備えていない（インピーダンスが高い）ので、電圧が、オーバーシュートしてしまうことが原因である。
【００２０】
この問題点に関する対策として、基板電流供給位置を再考した素子構造が、非特許文献２の２２頁〜３１頁に記載されている。
【００２１】
この方法では、図９（ａ）に示すように、ＳＣＲのカソード１２２３を、トリガ用の拡散領域１１２５を分割した間に置いている。この位置だとＳＣＲのベースに最も接近させておけるので、効率的に電流を供給できるとの説明がなされている。
【００２２】
ＳＣＲの一般的な課題として、システムレベルでのノイズで、ＳＣＲがラッチアップしてしまう危険性が指摘されている。文献などには、トリガ電流を非常に高くする、高トリガ電流ＳＣＲなどの記載がある。
【００２３】
しかし、ＳＣＲのトリガ電流の大小は、その電流が、アノードやカソードの周囲の電位をどの程度上昇させやすいかという意味なので、トリガ素子の配置などのレイアウトや、トリガ素子近傍の抵抗分布で主に決まってしまう。
【００２４】
一方、実際のシステムレベルのノイズは、さまざまであり、予見できない面もある。が、たとえば、基板に電流が、隣接するＩＯバッファから注入される場合など、あきらかに、トリガ素子が発生させる電流とは経路が異なることを考えても、トリガ電流の大小と、ノイズに対するイミュニティーとは、直接の関係はないといえる。
【００２５】
すなわち、ＳＣＲのトリガ電流を高く設定するという方式のなかで、ＳＣＲのラッチしやすさを、制御している方式ではない方法には、重大な危険性がある。
【００２６】
したがって、もっとも安全な方法は、保持電圧を電源電圧以上に高く設定することである。ＳＣＲの保持電圧は、そのターンオンした領域を外挿すれば、２つのダイオードのＶＦに相当する、１Ｖ程度の電圧になるが、素子の電位は、電流経路の抵抗と、その電流値の積で決まるので、ＳＣＲのラッチ状態を保持できる保持電流を高くすることで、その保持電流での電圧（保持電圧）が所望の値に設定できることになる。
【００２７】
ＳＣＲの等価回路を見ればわかるように、ＳＣＲの構造内部でできている抵抗素子で考えると、基板抵抗や、Ｎウエルの抵抗を小さくするような構造とすることで、保持電流を高くできることがわかる。したがって、バイポーラ素子の特性や、両者の結合状態が決まっていれば（アノード、カソードとＮウエルエッジの配置が決まっていれば）、Ｎウエル抵抗、基板抵抗と、ＳＣＲの保持電圧などの特性の関係が明確に把握して、所望の性能を得るという考えもありうる。
【００２８】
たとえば、シリコン基板の抵抗を非常に低くできるＰｏｎＰ＋基板を用いる場合は、ＥＳＤ保護素子であるＳＣＲでも、たとえば、ＳＣＲのアノード−カソード間距離を長くするなどの方法で、保持電圧の調整が比較的容易である。
【００２９】
これは、基板抵抗が、カソード下部のＰウエルと、Ｐ＋基板間の距離に関係するパラメータでのみ決まっていて、そのほかの要因に対する依存性が小さい。したがって、ＳＣＲの構造を変えることで、基板抵抗の設定が高抵抗基板に比較して、容易であることに起因する。
【００３０】
しかしながら、高抵抗シリコン基板では、ＳＣＲのアノード、カソード周辺の電位は、かなり複雑な状況になってしまう。断面図をみれば明らかなように、横型バイポーラ素子の基板抵抗は、電流が集中する、カソードのＮ＋拡散層のＮウエル側エッジからみると、Ｎ＋拡散層下面のＰウエルや、ＳＴＩ（素子分離領域）を経て、グラウンド電極であるＰ＋拡散層に至るまでの抵抗である。
【００３１】
たとえば、グラウンド電位に接続されているＰ＋拡散層に電流が流れ込む場合には、電流は、通常はカソード側に偏るために、通常の単位面積あたりの抵抗値から単純に抵抗値計算できるわけではない。さらに、素子分離領域の長さが短いので、この抵抗値も、長い距離から求めた、通常用いられる値を用いることは、大きな誤差を含むといえる。さらにまた、基板抵抗では、通常は、ＳＣＲ周囲にラッチアップ防止などのためにＰ＋ガードリングを位置しているということもあり、これらの抵抗を精度よく計算しておくことは容易ではない。
【００３２】
このように、基板抵抗は、電流の、基板深さ方向の不純物濃度分布などを考慮した、２次元的な観点からの考慮が必要であるという点を考慮しなければならない。
【００３３】
また、プロセスや、製造の観点からは、ＳＴＩ深さのばらつきが大きいために、素子分離下部分の抵抗値がウエハ面内でばらつくことがあり、素子設計のマージンを大きくとる必要があるという問題点がある。
【００３４】
さらには、工場間での半導体製造状態の差が生じている可能性もあり、素子の拡散層の配置などの設計レイアウトパターンを、変更する必要がある。この場合には、半導体製造の拡散層形成工程以降に使用される、すべてのレティクルに、修正を施さねばならない必要性が生じることがある。その修正費用の発生や、特性が合わない場合のリワーク費用を考えると、大きな障害となる。
【００３５】
これらの問題を回避するために、外部抵抗を用いてＳＣＲの特性を調整する、特許文献１の従来技術の説明や、特許文献４などにも抵抗素子を用いた保持電圧調整方法などに説明されている方式では、ＳＣＲが構造内部に持っている、基板抵抗、ウエル抵抗を、外部抵抗での特性調整が可能な程度に低くしておく必要がある。
【００３６】
しかし、高抵抗基板での、基板抵抗値は、拡散層の大きさや、その設計上の制約により、通常のレイアウト方法（従来例）では低くできない場合が多い。たとえば、ＳＣＲのカソードのＮ＋拡散層下部分の抵抗値や、素子分離領域などの抵抗値、Ｐ＋拡散層から、ＳＴＩ底面までの抵抗値などを推定して計算すると、ＳＣＲ１μｍあたり、５００Ω程度以下にするのは実際的ではない。
【００３７】
この点に関しては、非特許文献３”の１Ａ．３．１に、対策が提案されている。
【００３８】
その文献によると、基板抵抗や、Ｎウエル抵抗を低く設定するために、図に示すように、アノード・カソードを細かく分割して電流を両側面から取り出すようにして、抵抗値を低くする方法が提案されている。ＳＣＲ周辺のＰ＋拡散層は、ポリシリ抵抗１〜１０Ωを介して、グラウンド電位に接続されており、この抵抗値を調整することで、保持電流を調整できるとしている。ＳＣＲのトリガは、このＰ＋拡散層に接続されたＮ型ＭＯＳトランジスタから供給されている。
【００３９】
ＳＣＲをＳＯＩ基板上に製造する場合には，ｇｇ−ＳＣＲの構造で示したように、シリサイドブロック法を使って、素子分離するが、従来図（図１１（ａ））に示すように、部分空乏化型では、アノード、カソード下部分の抵抗が非常に高く、従来のようなＮウエルコンタクト、Ｐウエルコンタクト下部分の抵抗が極めて高くなっている。完全空乏化型トランジスタでは、不純物がボディ全体に広がっているので、この方向には電流は流れない。
【００４０】
【特許文献１】
米国特許５０１２３１７号
【特許文献２】
米国特許第５４６５１８９号
【特許文献３】
特開２００１−０８５５３４号公報
【特許文献４】
米国特許５７４７８３４号
【非特許文献１】
”Ｂｒｅａｋｄｏｗｎ  ａｎｄ  ｌａｔｅｎｔ  ｄａｍａｇｅ  ｏｆ  ｕｌｔｒａ−ｔｈｉｎ  ｇａｔｅ  ｏｘｉｄｅｓ  ｕｎｄｅｒ  ＥＳＤ  ｓｔｒｅｓｓ  ｃｏｎｄｉｔｉｏｎｓ”，  Ｅｌｅｃｔｒｉｃａｌ  Ｏｖｅｒｓｔｒｅｓｓ／Ｅｌｅｃｔｒｏｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ  Ｓｙｍｐｏｓｉｕｍ  Ｐｒｏｃｅｅｄｉｎｇｓ，  ２０００（ｐｐ２８７〜ｐｐ２９５）
【非特許文献２】
ＧＧＳＣＲｓ：ＧＧＮＭＯＳ  ｔｒｉｇｇｅｒｅｄ  Ｓｉｌｉｃｏｎ  Ｃｏｎｔｒｏｌｌｅｄ  Ｒｅｃｔｉｆｉｅｒｓ  ｆｏｒ  ＥＳＤ  Ｐｒｏｔｅｃｔｉｏｎ  ｉｎ  Ｄｅｅｐ  Ｓｕｂｍｉｃｒｏｎ  ＣＭＯＳ  Ｐｒｏｃｅｓｓ”，  Ｅｌｅｃｔｒｉｃａｌ  Ｏｖｅｒｓｔｒｅｓｓ／Ｅｌｅｃｔｒｏｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ  Ｓｙｍｐｏｓｉｕｍ  Ｐｒｏｃｅｅｄｉｎｇｓ  ２００１（ｐｐ２２〜ｐｐ３１）
【非特許文献３】
”Ｈｉｇｈ  Ｈｏｌｄｉｎｇ  Ｃｕｒｒｅｎｔ  ＳＣＲｓ  （ＨＨＩ−ＳＣＲ）  ｆｏｒ  ＥＳＤ  Ｐｒｏｔｅｃｔｉｏｎ  ａｎｄ  Ｌａｔｃｈ−ｕｐ  Ｉｍｍｕｎｅ  ｆｏｒ  ＩＣ  Ｏｐｅｒａｔｉｏｎ”，  Ｅｌｅｃｔｒｉｃａｌ  Ｏｖｅｒｓｔｒｅｓｓ／Ｅｌｅｃｔｒｏｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ  Ｓｙｍｐｏｓｉｕｍ  Ｐｒｏｃｅｅｄｉｎｇｓ  ２００２（１Ａ．３．１）
【００４１】
【発明が解決しようとする課題】
しかしながら、ＨＨＩ−ＳＣＲでは、基板抵抗を低くするために、アノード、カソード間に、電位固定用のＮウエルコンタクト、Ｐウエルコンタクトをおいている。したがって、実効的な基板抵抗およびウエル抵抗は、電流が両側に分割されるので、低くできるとある。しかし、抵抗の高い領域が、両者（アノード・カソード）の中央部分）であるので、ちょうど，中央で、両者の抵抗が高い領域が重なってしまい，そこで、保持状態では、電流が流れてしまう問題がある。
【００４２】
また、ＳＯＩ基板に製造されたＳＣＲでは、ＳＣＲ等価回路での、Ｐウエル抵抗、Ｎウエル抵抗は、通常、非常に高く、これを保持電流制御型ＳＣＲの構造を適用しても、図のように、そのままＳＯＩに適用すると，電流は、アノード、カソード下側は通過しないので、ちょうど、アノード、カソード間のあいだをつうかして、横側のＰウエルコンタクト，Ｎウエルコンタクトに到達するので，シリコン基板上に製作されたＳＣＲに比較して、非常に抵抗が高くなる．これは、保持電流制御の観点からは，非常に不利である。
【００４３】
したがって、解決すべき課題としては、Ｎウエル抵抗、Ｐウエル抵抗それぞれを、ＳＯＩトランジスタでも低くすることにある。
【００４４】
ＳＯＩトランジスタのＳＣＲ幅方向に渡って、実効的な抵抗値を低くすること、つまり、保持状態でも、局所的に電流が集中するような、抵抗分布としないことである。
【００４５】
【課題を解決するための手段】
そのため、本発明によるＥＳＤ保護素子は、電気的に絶縁された絶縁基板と、前記絶縁基板の表面上に形成された、Ｎ導電型の第１Ｎウェルと、前記第１Ｎウェルの中に配置されたＰ導電型の第１Ｐ拡散領域と、前記絶縁基板の表面上に形成された、Ｎ導電型の第２Ｎウェルと、前記Ｐ導電型の第１Ｐ拡散領域をアノードとし、前記Ｎ導電型の第２ＮウェルをカソードとするＳｉｌｉｃｏｎ  Ｃｏｎｔｒｏｌｌｅｄ  Ｒｅｃｔｉｆｉｅｒ（ＳＣＲ）と、前記アノードから前記カソードに流れる前記ＳＣＲの電流を制御し、前記ＳＣＲの第１のトリガ電流を吸収する制御領域とを備え、前記制御領域が、少なくとも、前記アノードと前記カソードいずれか一方の近くの位置に形成されることを特徴とする。
【００４６】
また、本発明によるＥＳＤ保護素子の絶縁基板は、シリコン・オン・インシュレータ（ｓｉｌｉｃｏｎ−ｏｎ−ｉｎｓｕｌａｔｏｒ；ＳＯＩ）の構成である。
【００４７】
【発明の実施の形態】
次に、本発明について図面を参照して説明する。
【００４８】
本発明のＥＳＤ保護素子は、保護動作時にＳＣＲ動作を生じるＳＣＲ型ＥＳＤ保護素子であって、特にＳＣＲ動作を生じさせるためにトリガ電流を供給する型のＳＣＲで、トリガ電流の供給部位の配置、供給方法を工夫することで、ＳＣＲ動作の開始にトリガ電流をより効率的に作用させ、ＳＣＲ動作の開始を高速化すると共に電圧のオーバーシュートを抑制している。
【００４９】
図１は、本発明の第１の実施の形態のＥＳＤ保護素子１１の平面外形形状を示す模式的な平面図である。又、以下の説明において同じ参照符号のウェル、ウェル領域、拡散領域の導電型は、同じ導電型とする。
【００５０】
また、特に断らない限り、Ｐウエルコンタクト、基板コンタクトは、そのどちらか、両方を、ポリシリ抵抗を介して基準電位に接続された、保持電圧制御型ＳＣＲについてのべている。したがって、ポリシリ抵抗経由で基準電位に接続する場合には、電極間をシリサイドブロッキングを用いて、シリサイド電極を形成しないことで、直接、メタル電極で両者が短絡することを避けている。
【００５１】
また、不純物の注入や、素子構造に関しても、説明では、アノード、Ｎウエル側の例を用いるが、カソード、Ｐウエル側でも、不純物の種類は、逆導伝型であり、素子構造も多少の差はあるが、基本的に同様の構造である。
【００５２】
次に、本発明の第１の実施の形態のＥＳＤ保護素子１１（実施例１）について、説明する。
【００５３】
本発明の第１の実施の形態のＥＳＤ保護素子１１（実施例１）は、ＳＯＩの構成で、サイリスタの側面にカソードの基準電位固定用Ｐ＋拡散層を配置する。本発明の第１の実施の形態のＥＳＤ保護素子１１（実施例１）は、ＳＯＩなので、電流は、アノード、カソード間にしか流れない。そこに一番近い位置に基準電位固定用Ｐ＋拡散層を配置して、抵抗をさげる構成である。
【００５４】
また、Ｎウエル内アノードからのホール電流も、横側から吸収させる構成である。
【００５５】
次に、本発明のＥＳＤ保護素子の第１の実施形態について説明する。図１は、本発明のＥＳＤ保護素子の第１の実施形態を説明するための図で、本実施形態のＥＳＤ保護素子１１の平面外形形状を示す模式的な平面図である。
【００５６】
図１を参照すると、本実施形態のＥＳＤ保護素子１１は、電気的に絶縁された絶縁基板層（図示せず）にそれぞれ形成された、第１Ｐウェル領域２１０１と、第２Ｐ拡散領域（アノード電極）２１２３と、第３Ｐ拡散領域（トリガタップ電極）２１２５と、それぞれが周囲を第１Ｐウェル領域２１０１により囲繞されたＮ導電型の第３Ｎウェル２２０１と、第１Ｎ拡散領域２２２１と、第２Ｎ拡散領域（カソード電極）２２２３とを備えている。
【００５７】
そして、第２Ｐ拡散領域（アノード電極）２１２３、第３Ｐ拡散領域（トリガタップ電極または基準電位固定用）２１２５、第３Ｎウェル２２０１、第２Ｎ拡散領域（カソード電極）２２２３及び第１Ｎ拡散領域２２２１の外形形状はいずれも矩形状である。
【００５８】
第３Ｐ拡散領域２１２５および第２Ｎ拡散領域２２２３は、いずれも第１Ｐウェル領域２１０１の中に配置され、第２Ｐ拡散領域（アノード電極）２１２３及び第１Ｎ拡散領域２２２１は第３Ｎウェル２２０１の中に配置されている。第３Ｐ拡散領域２１２５は、第２Ｎ拡散領域２２２３とは離間しているが、第２Ｎ拡散領域２２２３の側面側に近接して配置される。
【００５９】
第１Ｎ拡散領域２２２１及び第２Ｐ拡散領域２１２３の距離Ｌａは、第３Ｎウェル２２０１の中で第２Ｐ拡散領域２１２３が第２Ｎ拡散領域２２２３に近くなるように、側面同士、Ｘ方向に並べて配置される。同様に、第２Ｎ拡散領域（カソード電極）２２２３と第３Ｎウェル２２０１の距離Ｌｃも第２Ｐ拡散領域２１２３が第２Ｎ拡散領域２２２３に近くなるように、並べられたＸ方向面同士、Ｘ方向に並べて配置されている。
【００６０】
又、第１Ｎ拡散領域２２２１をこのＥＳＤ保護素子１１が搭載されたＬＳＩの図示されていないＶＤＤ配線に接続し、第２Ｎ拡散領域２２２３をこのＥＳＤ保護素子１１が搭載されたＬＳＩの図示されていないＧＮＤ配線に接続し、第２Ｐ拡散領域２１２３を被保護素子と接続する外部接続電極（図示せず）に接続し、第３Ｐ拡散領域２１２５をトリガ素子に接続している。また、トリガ素子の入力端は被保護素子と接続する外部接続電極に接続される。さらに、第３Ｐ拡散領域（トリガタップ電極または基準電位固定用）は、ポリシリ抵抗２２３０を介して、接地電位に接続する。
【００６１】
本実施形態のＥＳＤ保護素子１１では、図１に示すように、第３Ｎウェル２２０１の間にトリガ電流を供給するトリガタップ電極となる第３Ｐ拡散領域２１２５が配置される。その結果、トリガ電流がＳＣＲ動作時の横型ＮＰＮＴｒのベース領域である第３Ｎウェル２２０１と第２Ｎ拡散領域２２２３との間の領域全面に広がるようにできるので、保護動作時にＥＳＤ保護素子３全体に均一にトリガがかかり、被保護素子と接続する外部接続電極の電圧を高速に且つ低電圧にクランプできる。
【００６２】
次に、本発明の第２の実施の形態のＥＳＤ保護素子（実施例２）について、説明する。
【００６３】
本発明の第２の実施の形態のＥＳＤ保護素子（実施例２）は、カソードの基準電位固定用Ｐ＋拡散層３１２５とアノードの基準電位固定用Ｎ＋拡散層３１２５Ｂを、ＳＣＲを挟んだ対称の位置におく。
【００６４】
その結果、図３に示すように、Ｎウエル抵抗３５１３、Ｐウエル抵抗３５１２の位置依存性が合い打ち消しあって、従来例で見られたような、極大値をもつ抵抗分布３５０１が緩和されて，平均化する。したがって、保持電流が制御しやすい。場合によっては、極大値が低くなることもある。
【００６５】
次に、本発明のＥＳＤ保護素子の第２の実施形態について説明する。図２は、本発明のＥＳＤ保護素子の第１の実施形態を説明するための図で、本実施形態のＥＳＤ保護素子１２の平面外形形状を示す模式的な平面図である。
【００６６】
図２を参照すると、本実施形態のＥＳＤ保護素子１２は、電気的に絶縁された絶縁基板層（図示せず）にそれぞれ形成された、第１Ｐウェル領域３１０１と、第２Ｐ拡散領域（アノード電極）３１２３と、ＳＣＲを挟んだ対称の位置に置いたカソードの基準電位固定用Ｐ＋拡散層３１２５とアノードの基準電位固定用Ｎ＋拡散層３１２５Ｂと、第３Ｐ拡散領域（トリガタップ電極）３１２５と、それぞれが周囲を第１Ｐウェル領域３１０１により囲繞されたＮ導電型の第３Ｎウェル３２０１と、第１Ｎ拡散領域３２２１と、第２Ｎ拡散領域（カソード電極）３２２３とを備えている。
【００６７】
そして、第２Ｐ拡散領域（アノード電極）３１２３、第３Ｐ拡散領域（トリガタップ電極または基準電位固定用）３１２５、第３Ｎウェル３２０１、第２Ｎ拡散領域（カソード電極）３２２３及び第１Ｎ拡散領域３２２１の外形形状はいずれも矩形状である。
【００６８】
カソードの基準電位固定用Ｐ＋拡散層３１２５、アノードの基準電位固定用Ｎ＋拡散層３１２５Ｂおよび第２Ｎ拡散領域３２２３は、いずれも第１Ｐウェル領域３１０１の中に配置され、第２Ｐ拡散領域（アノード電極）３１２３及び第１Ｎ拡散領域３２２１は第３Ｎウェル３２０１の中に配置されている。
【００６９】
カソードの基準電位固定用Ｐ＋拡散層３１２５は、第１Ｐウェル領域３１０１の中に配置され、第２Ｐ拡散領域（アノード電極）３１２３及び第１Ｎ拡散領域３２２１は第３Ｎウェル３２０１の中に配置されている。
第２Ｎ拡散領域３２２３とは離間しているが、第２Ｎ拡散領域３２２３の側面側に近接して配置される。
【００７０】
一方、アノードの基準電位固定用Ｎ＋拡散層３１２５Ｂ、第１Ｎ拡散領域３２２１及び第２Ｐ拡散領域３１２３の距離Ｌａは、第３Ｎウェル３２０１の中で第２Ｐ拡散領域３１２３が第２Ｎ拡散領域３２２３に近くなるように、側面同士、Ｘ方向に並べて配置される。同様に、第２Ｎ拡散領域（カソード電極）３２２３と第３Ｎウェル３２０１の距離Ｌｃも第２Ｐ拡散領域３１２３が第２Ｎ拡散領域３２２３に近くなるように、並べられたＸ方向面同士、Ｘ方向に並べて配置されている。
【００７１】
又、第１Ｎ拡散領域３２２１をこのＥＳＤ保護素子１２が搭載されたＬＳＩの図示されていないＶＤＤ配線に接続し、第２Ｎ拡散領域３２２３をこのＥＳＤ保護素子１２が搭載されたＬＳＩの図示されていないＧＮＤ配線に接続し、第２Ｐ拡散領域３１２３を被保護素子と接続する外部接続電極（図示せず）に接続し、第３Ｐ拡散領域３１２５をトリガ素子に接続している。また、トリガ素子の入力端は被保護素子と接続する外部接続電極に接続される。さらに、第３Ｐ拡散領域（トリガタップ電極または基準電位固定用）は、ポリシリ抵抗２２３０を介して、接地電位に接続する。さらに、アノードの基準電位固定用Ｎ＋拡散層３１２５Ｂは、第１Ｎ拡散領域３２２１と共通に接続し、入力パッドに接続する。
【００７２】
本実施形態のＥＳＤ保護素子１２では、図２に示すように、第３Ｎウェル３２０１の間にトリガ電流を供給するトリガタップ電極となる第３Ｐ拡散領域３１２５が配置される。その結果、トリガ電流がＳＣＲ動作時の横型ＮＰＮＴｒのベース領域である第３Ｎウェル３２０１と第２Ｎ拡散領域３２２３との間の領域全面に広がるようにできるので、保護動作時にＥＳＤ保護素子１２全体に均一にトリガがかかり、被保護素子と接続する外部接続電極の電圧を高速に且つ低電圧にクランプできる。
【００７３】
次に、本発明の第２の実施の形態の第１の変形のＥＳＤ保護素子１３（実施例３）について、説明する。
【００７４】
本発明の第２の実施の形態の第１の変形のＥＳＤ保護素子１３（実施例３）は、本発明の第２の実施の形態のＥＳＤ保護素子１２（実施例２）のカソードの基準電位固定用Ｐ＋拡散層３１２５をさらに分割し、カソードの第１の基準電位固定用Ｐ＋拡散層４１２５とカソードの第２の基準電位固定用Ｐ＋拡散層４１２５Ｃとを有する構成である。そして、カソードの第１の基準電位固定用Ｐ＋拡散層４１２５とアノードの基準電位固定用Ｎ＋拡散層３１２５Ｂとを接続し、ポリシリ抵抗４２３０の第１の電極を介して接地する。カソードの第２の基準電位固定用Ｐ＋拡散層４１２５Ｃは、ポリシリ抵抗４２３０の第２の電極を介して接地する。
【００７５】
それ以外は、本発明の第２の実施の形態のＥＳＤ保護素子１２（実施例２）と同一である。
【００７６】
次に、本発明の第２の実施の形態の第２の変形のＥＳＤ保護素子（実施例４）について、説明する。図５は、本発明の第２の実施の形態の第２の変形のＥＳＤ保護素子（実施例４）を説明するための図で、本実施形態のＥＳＤ保護素子１２の平面外形形状を示す模式的な平面図である。
【００７７】
図５を参照すると、本実施形態のＥＳＤ保護素子１４は、電気的に絶縁された絶縁基板層（図示せず）にそれぞれ形成された、第１Ｐウェル領域５１０１と、第２Ｐ拡散領域（アノード電極）５１２３と、ＳＣＲを挟んだ対称の位置に置いたカソードの第１の基準電位固定用Ｐ＋拡散層５１２５と、カソードの第２の基準電位固定用Ｐ＋拡散層５１２５Ｂと、カソードの第３の基準電位固定用Ｐ＋拡散層５１２５Ｃとアノードの基準電位固定用Ｎ＋拡散層５１２５Ｄと、それぞれが周囲を第１Ｐウェル領域５１０１により囲繞されたＮ導電型の第３Ｎウェル５２０１と、第１Ｎ拡散領域５２２１と、第２Ｎ拡散領域（カソード電極）５２２３とを備えている。
【００７８】
そして、第２Ｐ拡散領域（アノード電極）５１２３、第２Ｎ拡散領域（カソード電極）５２２３の外形形状はいずれも矩形状である。
【００７９】
カソードの第１の基準電位固定用Ｐ＋拡散層５１２５と、カソードの第２の基準電位固定用Ｐ＋拡散層５１２５Ｂと、カソードの第３の基準電位固定用Ｐ＋拡散層５１２５Ｃと、アノードの基準電位固定用Ｎ＋拡散層５１２５Ｄおよび第２Ｎ拡散領域３２２３は、いずれも第１Ｐウェル領域５１０１の中に配置され、第２Ｐ拡散領域（アノード電極）５１２３及び第１Ｎ拡散領域５２２１は第３Ｎウェル５２０１の中に配置されている。
【００８０】
第２Ｎ拡散領域５２２３とは離間しているが、第２Ｎ拡散領域５２２３の側面側に近接して配置される。
【００８１】
一方、アノードの基準電位固定用Ｎ＋拡散層３１２５Ｄ、第１Ｎ拡散領域５３２２１及び第２Ｐ拡散領域３１２３の距離Ｌａは、第３Ｎウェル５２０１の中で第２Ｐ拡散領域５１２３が第２Ｎ拡散領域５２２３に近くなるように、側面同士、Ｘ方向に並べて配置される。同様に、第２Ｎ拡散領域（カソード電極）５２２３と第３Ｎウェル５２０１の距離Ｌｃも第２Ｐ拡散領域３１２３が第２Ｎ拡散領域３２２３に近くなるように、並べられたＸ方向面同士、Ｘ方向に並べて配置されている。
【００８２】
又、第１Ｎ拡散領域５２２１をこのＥＳＤ保護素子１４が搭載されたＬＳＩの図示されていないＶＤＤ配線に接続し、第２Ｎ拡散領域５２２３をこのＥＳＤ保護素子１４が搭載されたＬＳＩの図示されていないＧＮＤ配線に接続し、第２Ｐ拡散領域５１２３を被保護素子と接続する外部接続電極（図示せず）に接続し、第３Ｐ拡散領域５１２５をトリガ素子に接続している。また、トリガ素子の入力端は被保護素子と接続する外部接続電極に接続される。さらに、第３Ｐ拡散領域（トリガタップ電極または基準電位固定用）は、ポリシリ抵抗５２３０を介して、接地電位に接続する。さらに、アノードの基準電位固定用Ｎ＋拡散層３１２５Ｄは、第１Ｎ拡散領域５２２１と共通に接続し、入力パッドに接続する。
【００８３】
本実施形態のＥＳＤ保護素子１４では、図５に示すように、第３Ｎウェル５２０１の間にトリガ電流を供給するトリガタップ電極となる第３Ｐ拡散領域５１２５が配置される。その結果、トリガ電流がＳＣＲ動作時の横型ＮＰＮＴｒのベース領域である第３Ｎウェル５２０１と第２Ｎ拡散領域５２２３との間の領域全面に広がるようにできるので、保護動作時にＥＳＤ保護素子１２全体に均一にトリガがかかり、被保護素子と接続する外部接続電極の電圧を高速に且つ低電圧にクランプできる。
【００８４】
次に、本発明の第３の実施の形態のＥＳＤ保護素子（実施例５）について、説明する。
【００８５】
本発明の第３の実施の形態のＥＳＤ保護素子（実施例５）は、トリガタップ６１２５Ｂを別の位置において、トリガがかかりやすく以外は、本発明の第２の実施の形態のＥＳＤ保護素子（実施例２）と同じ構成である。
【００８６】
【発明の効果】
以上説明したように、本発明のＳＯＩ構成のＥＳＤ保護素子は、半導体基板で構成されるＥＳＤ保護素子と同様の効果を有する。すなわち、外部接続電極に静電気によるサージ電流が印加されても、極短時間でＥＳＤ保護素子のＳＣＲ動作をターンオンさせ、ＬＳＩ内部の回路素子にとって安全で且つ低抵抗の放電経路を形成して静電気放電電流パルスを放電させることができ、当該外部接続電極の電圧のオーバーシュートをできるだけ抑制してＬＳＩを保護することができるという効果が得られる。
【図面の簡単な説明】
【図１】本発明のＥＳＤ保護素子の第１の実施形態の平面外形形状を示す模式的な平面図である。
【図２】本発明のＥＳＤ保護素子の第２の実施形態（実施例２）の平面外形形状を示す模式的な平面図である。
【図３】本発明のＥＳＤ保護素子の第２の実施形態（実施例２）と従来技術のＥＳＤ保護素子のＰウェル抵抗とのＮウェル抵抗との比較を表し、効果を説明する図である。
【図４】本発明のＥＳＤ保護素子の第２の実施形態第１の変形（実施例３）の平面外形形状を示す模式的な平面図である。
【図５】本発明のＥＳＤ保護素子の第２の実施形態第２の変形（実施例４）の平面外形形状を示す模式的な平面図である。
【図６】本発明のＥＳＤ保護素子の第３の実施形態（実施例５）の平面外形形状を示す模式的な平面図である。
【図７】従来のＥＳＤ保護素子の例を説明する図で、（ａ）、（ｂ）は、等価回路図で、（ｃ）一般的なＥＳＤ保護素子の断面図である。
【図８】トリガ素子のＩ−Ｖ特性図である。
【図９】第２の従来のＥＳＤ保護素子の平面図で、（ａ）は、トリガ型のＥＳＤ保護素子で、（ｂ）は、ＨＨＩ−ＳＣＲの平面図である。
【図１０】第３の従来のＥＳＤ保護素子の平面外形形状を示す模式的な平面図である。
【図１１】第３の従来のＥＳＤ保護素子で（ａ）は、図１０に示す一部の模式的な平面図で、（ｂ）は（ａ）におけるＡ２−Ａ２の断面図である。
【符号の説明】
１１，１２，１３，１４，１５    ＥＳＤ保護素子
２１０１    第１Ｐウェル領域
２１２３    第２Ｐ拡散領域（アノード領域）
２１２５，３１２５    カソードの基準電位固定用Ｐ＋拡散
３１２５Ｂ    アノードの基準電位固定用Ｎ＋拡散層
２２０１    第１Ｎウェル
２２２１    第１Ｎ拡散領域
２２２３    第２Ｎ拡散領域（カソード領域）
２２３０    ポリシリ抵抗
２３１１    シリサイドブロッキング
【図１】
2004327854.tif 000003
【図２】
2004327854.tif 000004
【図３】
2004327854.tif 000005
【図４】
2004327854.tif 000006
【図５】
2004327854.tif 000007
【図６】
2004327854.tif 000008
【図７】
2004327854.tif 000009
【図８】
2004327854.tif 000010
【図９】
2004327854.tif 000011
【図１０】
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【図１１】
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