(57)【要約】【課題】より少ない工程で、より短い期間で、より小さいサイズのチップで回路を実現する。【解決手段】ステップＳ２１において、レイアウト設計プログラムは、例えば、トランジスタのゲートなどの、入力端子につながる半導体素子の端子であって、絶縁体の薄膜を介して、半導体に接続されるものの面積の総和が、半導体集積回路の配線の長さの最大値およびアンテナ比から算出された最小値以上とされた、セルなどの単位の半導体集積回路への配置を決定する。ステップＳ２２において、レイアウト設計プログラムは、単位の入力端子を接続する、最大値以下の長さの配線の配置を決定する。本発明は、半導体集積回路を設計する設計装置に適用できる。【選択図】      図８
2004158484.tif 000002
【特許請求の範囲】
【請求項１】
半導体集積回路を構成する半導体素子からなる単位を基に、前記半導体集積回路を設計する設計方法において、
入力端子につながる前記半導体素子の端子であって、絶縁体の薄膜を介して、半導体に接続されるものの面積の総和が、前記半導体集積回路の配線の長さの最大値およびアンテナ比から算出された最小値以上とされた前記単位の前記半導体集積回路への配置を決定する単位配置決定ステップと、
前記単位の前記入力端子を接続する、前記最大値以下の長さの前記配線の配置を決定する配線配置決定ステップと
を含むことを特徴とする設計方法。
【請求項２】
前記半導体素子の端子の面積の総和が前記最小値以上とされた前記単位を登録する登録ステップをさらに含み、
前記単位配置決定ステップは、登録された前記単位の前記半導体集積回路への配置を決定する
ことを特徴とする請求項１に記載の設計方法。
【請求項３】
前記半導体集積回路の前記配線の長さの前記最大値、および前記アンテナ比を基に、前記単位における、前記入力端子につながる前記半導体素子の端子の面積の総和の前記最小値を算出する算出ステップと、
前記半導体素子の端子の面積を前記最小値以上とした前記単位を生成する単位生成ステップと
をさらに含むことを特徴とする請求項１に記載の設計方法。
【請求項４】
前記単位生成ステップにおいては、前記半導体素子の大きさを調整することにより、前記単位が生成される
ことを特徴とする請求項３に記載の設計方法。
【請求項５】
前記単位生成ステップにおいては、前記半導体素子を追加することにより、前記単位が生成される
ことを特徴とする請求項３に記載の設計方法。
【請求項６】
前記半導体素子は、ＭＯＳ構造のトランジスタであり、
前記半導体素子の端子は、ゲートである
ことを特徴とする請求項１に記載の設計方法。
【請求項７】
半導体集積回路を構成する半導体素子からなる単位を基に、前記半導体集積回路を設計する設計装置において、
入力端子につながる前記半導体素子の端子であって、絶縁体の薄膜を介して、半導体に接続されるものの面積の総和が、前記半導体集積回路の配線の長さの最大値およびアンテナ比から算出された最小値以上とされた前記単位の前記半導体集積回路への配置を決定する単位配置決定手段と、
前記単位の前記入力端子を接続する、前記最大値以下の長さの前記配線の配置を決定する配線配置決定手段と
を含むことを特徴とする設計装置。
【請求項８】
半導体集積回路を構成する半導体素子からなる単位を基に、前記半導体集積回路を設計する設計処理用のプログラムであって、
入力端子につながる前記半導体素子の端子であって、絶縁体の薄膜を介して、半導体に接続されるものの面積の総和が、前記半導体集積回路の配線の長さの最大値およびアンテナ比から算出された最小値以上とされた前記単位の前記半導体集積回路への配置を決定する単位配置決定ステップと、
前記単位の前記入力端子を接続する、前記最大値以下の長さの前記配線の配置を決定する配線配置決定ステップと
を含むことを特徴とするコンピュータが読み取り可能なプログラムが記録されている記録媒体。
【請求項９】
半導体集積回路を構成する半導体素子からなる単位を基に、前記半導体集積回路を設計する設計処理を、コンピュータに行わせるプログラムにおいて、
入力端子につながる前記半導体素子の端子であって、絶縁体の薄膜を介して、半導体に接続されるものの面積の総和が、前記半導体集積回路の配線の長さの最大値およびアンテナ比から算出された最小値以上とされた前記単位の前記半導体集積回路への配置を決定する単位配置決定ステップと、
前記単位の前記入力端子を接続する、前記最大値以下の長さの前記配線の配置を決定する配線配置決定ステップと
を含むことを特徴とするプログラム。
【請求項１０】
入力端子につながる前記半導体素子の端子であって、絶縁体の薄膜を介して、半導体に接続されるものの面積の総和を、配線の長さの最大値およびアンテナ比から算出された最小値以上とした、前記半導体素子からなる単位と、
前記単位の前記入力端子を接続する、前記最大値以下の長さの前記配線と
を含むことを特徴とする半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、設計方法、設計装置、記録媒体、プログラム、および半導体集積回路に関し、特に、プラズマを利用した工程を含む半導体プロセスで製造される半導体集積回路、並びに半導体集積回路の設計に適した設計方法、設計装置、記録媒体、およびプログラムに関する。
【０００２】
【従来の技術】
近年の半導体集積回路の製造の工程、いわゆる半導体プロセスにおいて、種々のプラズマ技術が用いられている。例えば、プラズマエッチング、または薄膜形成プロセスにおけるプラズマＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）などである。
【０００３】
このようなプラズマを利用する工程において、プラズマによる電荷が、半導体集積回路に配置された配線に蓄積したとき、電荷が蓄積した配線がトランジスタのゲート酸化膜につながっている場合、電流がトランジスタのゲート酸化膜に流れ込む。この電流により、ゲート酸化膜が破壊されて、半導体集積回路が壊れたり、ゲート酸化膜の膜質が変化し、トランジスタの特性が変化したりする。
【０００４】
このような現象は、アンテナ効果と呼ばれる。
【０００５】
半導体プロセスの微細化により、半導体集積回路において、電源のような長大なパターンはもとより、信号配線においてもアンテナ効果を考慮した設計が必要となっている。
【０００６】
従来は、まず、設計時のルールとしてアンテナ比の最大値が規定される。ここで、「アンテナ比」とは、一般に、プラズマによる電荷が蓄積される配線などの導電層の面積と、ゲート酸化膜の面積との比をいう。
【０００７】
そして、配線レイアウト設計を行った後に、全ての配線についてアンテナ比が計算され、規定されたアンテナ比の最大値以上である配線について、保護用のダイオードを挿入するなどの設計上の対応が行われる。
【０００８】
また、例えば、登録手段により、セルライブラリに登録すべきセルとして、バッファまたはインバータと、バッファまたはインバータの入力ピンに接続されるアンテナダメージまたはアンテナルールエラーの発生を防止するためのｎ＋拡散層−Ｐウェル型保護ダイオードまたはｐ＋拡散層−Ｎウェル型アンテナ保護ダイオードとを具備するリピータセルを予め登録しておき、判断手段において、ゲート電極に導通する配線導体が、当該半導体装置において許容されるアンテナ比を越えるアンテナ比となるか否かを判断して、該配線導体が許容アンテナ比を越える場合には、挿入手段により、該配線導体の任意の個所にリピータセルを１個以上挿入するものがある（例えば、特許文献１参照）。
【０００９】
さらに、スタンダードセルのレイアウト方式において、自動配置の工程後のセル配置結果から第１の工程と第２の工程でゲート電極につながる配線長を見積もり、第３の行程および第４の工程においてこの配線長がアンテナ効果が発生する所定の配線長を超える場合、ゲート電極につながる配線にアンテナ効果対策用のセルを挿入し自動配線することで、所定の長さ以下の配線長を形成するものがある（例えば、特許文献２参照）。
【００１０】
さらにまた、半導体集合基板は大型のウェハを構成材料とし、ウェハの表面には分割線によって仕切られた複数の区画を設け、各区画内には通常のＩＣ製造プロセスにより表示用アクティブマトリクス回路を集積形成し、個々の表示用アクティブマトリクス回路を囲む様にガードリングパタンを設け、分割線を介して隣り合うガードリングパタンを互いに共通接続する為結線用パタンを設けるようにしたものがある。この結線用パタンは分割線の両側に夫々外部過大電流に対するオープン構造を備える（特許文献３参照）。
【００１１】
【特許文献１】
特開平１１−２９７８３６号公報
【特許文献２】
特開平１１−１８６３９４号公報
【特許文献３】
特開平６−３３２０１１号公報
【００１２】
【発明が解決しようとする課題】
しかしながら、配線についてのアンテナ比を計算するなどの余分な工程が必要になったり、また、設計変更などにより設計に要する期間が長くなるという問題があった。また、半導体集積回路の本来の機能とは無関係な保護用のダイオードを挿入するためにチップ上に無駄な面積が必要となり、チップのサイズが大きくなってしまうという問題があった。
【００１３】
本発明はこのような状況に鑑みてなされたものであり、より少ない工程で、より短い期間で、より小さいサイズのチップで回路を実現できるようにすることを目的とする。
【００１４】
【課題を解決するための手段】
本発明に係る設計方法は、入力端子につながる半導体素子の端子であって、絶縁体の薄膜を介して、半導体に接続されるものの面積の総和が、半導体集積回路の配線の長さの最大値およびアンテナ比から算出された最小値以上とされた単位の半導体集積回路への配置を決定する単位配置決定ステップと、単位の入力端子を接続する、最大値以下の長さの配線の配置を決定する配線配置決定ステップとを含むことを特徴とする。
【００１５】
設計方法は、半導体素子の端子の面積の総和が最小値以上とされた単位を登録する登録ステップをさらに設け、単位配置決定ステップは、登録された単位の半導体集積回路への配置を決定するようにすることができる。
【００１６】
設計方法は、半導体集積回路の配線の長さの最大値、およびアンテナ比を基に、単位における、入力端子につながる半導体素子の端子の面積の総和の最小値を算出する算出ステップと、半導体素子の端子の面積を最小値以上とした単位を生成する単位生成ステップとをさらに設けることができる。
【００１７】
単位生成ステップは、半導体素子の大きさを調整することにより、単位を生成するようにすることができる。
【００１８】
単位生成ステップは、半導体素子を追加することにより、単位を生成するようにすることができる。
【００１９】
半導体素子は、ＭＯＳ構造のトランジスタとし、半導体素子の端子は、ゲートとすることができる。
【００２０】
本発明の設計装置は、入力端子につながる半導体素子の端子であって、絶縁体の薄膜を介して、半導体に接続されるものの面積の総和が、半導体集積回路の配線の長さの最大値およびアンテナ比から算出された最小値以上とされた単位の半導体集積回路への配置を決定する単位配置決定手段と、単位の入力端子を接続する、最大値以下の長さの配線の配置を決定する配線配置決定手段とを含むことを特徴とする。
【００２１】
本発明の記録媒体のプログラムは、入力端子につながる半導体素子の端子であって、絶縁体の薄膜を介して、半導体に接続されるものの面積の総和が、半導体集積回路の配線の長さの最大値およびアンテナ比から算出された最小値以上とされた単位の半導体集積回路への配置を決定する単位配置決定ステップと、単位の入力端子を接続する、最大値以下の長さの配線の配置を決定する配線配置決定ステップとを含むことを特徴とする。
【００２２】
本発明のプログラムは、コンピュータに、入力端子につながる半導体素子の端子であって、絶縁体の薄膜を介して、半導体に接続されるものの面積の総和が、半導体集積回路の配線の長さの最大値およびアンテナ比から算出された最小値以上とされた単位の半導体集積回路への配置を決定する単位配置決定ステップと、単位の入力端子を接続する、最大値以下の長さの配線の配置を決定する配線配置決定ステップとを実行させることを特徴とする。
【００２３】
本発明の半導体集積回路は、入力端子につながる半導体素子の端子であって、絶縁体の薄膜を介して、半導体に接続されるものの面積の総和を、配線の長さの最大値およびアンテナ比から算出された最小値以上とした、半導体素子からなる単位と、単位の入力端子を接続する、最大値以下の長さの配線とを含むことを特徴とする。
【００２４】
本発明の設計方法、設計装置、記録媒体、およびプログラムにおいては、入力端子につながる半導体素子の端子であって、絶縁体の薄膜を介して、半導体に接続されるものの面積の総和が、半導体集積回路の配線の長さの最大値およびアンテナ比から算出された最小値以上とされた単位の半導体集積回路への配置が決定され、単位の入力端子を接続する、最大値以下の長さの配線の配置が決定される。
【００２５】
半導体は、有機半導体または無機半導体のいずれであってもよい。
【００２６】
本発明の半導体集積回路においては、入力端子につながる半導体素子の端子であって、絶縁体の薄膜を介して、半導体に接続されるものの面積の総和を、配線の長さの最大値およびアンテナ比から算出された最小値以上とした、半導体素子からなる単位の入力端子が、最大値以下の長さの配線で接続される。
【００２７】
半導体集積回路は、１チップでなるものに限らず、複数個のチップでなるものであってもよく、集積回路の一部を構成するものであってもよい。
【００２８】
半導体は、有機半導体または無機半導体のいずれであってもよい。
【００２９】
【発明の実施の形態】
図１は、本発明に係る設計装置の一実施の形態の構成を示すブロック図である。図１に構成を示す設計装置は、半導体および配線の配置を決定することにより、半導体集積回路を設計する。ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）１１は、本発明に係るプログラムの一例であるレイアウト設計プログラムなどのアプリケーションプログラムや、ＯＳ（Ｏｐｅｒａｔｉｎｇ  Ｓｙｓｔｅｍ）を実際に実行する。ＲＯＭ（Ｒｅａｄ−ｏｎｌｙ  Ｍｅｍｏｒｙ）１２は、一般的には、ＣＰＵ１１が使用するプログラムや演算用のパラメータのうちの基本的に固定のデータを格納する。ＲＡＭ（Ｒａｎｄｏｍ−Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）１３は、ＣＰＵ１１の実行において使用するプログラムや、その実行において適宜変化するパラメータを格納する。これらはＣＰＵバスなどから構成されるホストバス１４により相互に接続されている。
【００３０】
ホストバス１４は、ブリッジ１５を介して、ＰＣＩ（Ｐｅｒｉｐｈｅｒａｌ  Ｃｏｍｐｏｎｅｎｔ  Ｉｎｔｅｒｃｏｎｎｅｃｔ／Ｉｎｔｅｒｆａｃｅ）バスなどの外部バス１６に接続されている。
【００３１】
キーボード１８は、ＣＰＵ１１に各種の指令を入力するとき、使用者により操作される。ポインティングデバイス１９は、ディスプレイ２０の画面上のポイントの指示や選択を行うとき、使用者により操作される。ディスプレイ２０は、液晶表示装置またはＣＲＴ（Ｃａｔｈｏｄｅ  Ｒａｙ  Ｔｕｂｅ）などから成り、各種情報をテキストやイメージで表示する。ＨＤＤ（Ｈａｒｄ  Ｄｉｓｋ  Ｄｒｉｖｅ）２１は、内蔵されているハードディスクを駆動し、それらにＣＰＵ１１によって実行するプログラムや情報を記録または再生させる。例えば、ＨＤＤ２１に記録されているレイアウト設計プログラムは、実行が要求されたとき、ＲＡＭ１３にロードされて、ＣＰＵ１１は、ＲＡＭ１３にロードされたレイアウト設計プログラムを実行する。レイアウト設計プログラムは、半導体および配線の配置を決定することにより、半導体集積回路を設計するプログラムである。
【００３２】
ドライブ２２は、装着されている磁気ディスク４１、光ディスク４２、光磁気ディスク４３、または半導体メモリ４４に記録されているデータまたはプログラムを読み出して、そのデータまたはプログラムを、インターフェース１７、外部バス１６、ブリッジ１５、およびホストバス１４を介して接続されているＲＡＭ１３に供給する。これらのキーボード１８乃至ドライブ２２は、インターフェース１７に接続されており、インターフェース１７は、外部バス１６、ブリッジ１５、およびホストバス１４を介してＣＰＵ１１に接続されている。
【００３３】
次に、本発明に係る設計装置による、半導体集積回路の設計方法について説明する。
【００３４】
以下の説明において、半導体集積回路の設計方式の１つであるスタンダードセル方式を例に説明する。スタンダードセル方式は、セル（機能ライブラリ）を予めライブラリに登録しておき、基本的に高さのほぼそろったセルを所定の数の列に並べ、与えられた論理回路に従って配線のパターンを決定することにより所望の機能を有するＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｅｄ  ｃｉｒｃｕｉｔ）を実現する設計方式である。セルは、半導体素子からなる、半導体集積回路の設計の単位の一例である。
【００３５】
なお、本発明は、ゲートアレイ方式、マスタスライス方式、ジェネラルセル方式、またはビルディングブロック方式など、他の設計方式に適用できることは勿論である。
【００３６】
図２は、スタンダードセル方式における、セルの例を示す図である。
【００３７】
セル６１は、ライブラリに登録される機能ブロックの１つである。セル６１は、入力端子７１を有する。入力端子７１と他の機能ブロックとが配線されることにより、セル６１は、他の機能ブロックと電気的に結合される。
【００３８】
セル６１は、半導体素子の例である、トランジスタ７２およびトランジスタ７３からなる。トランジスタ７２は、ｐチャンネルＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造のトランジスタである。トランジスタ７３は、ｎチャンネルＭＯＳ構造のトランジスタである。
【００３９】
入力端子７１は、セル６１の内部の配線を介して、トランジスタ７２のゲートおよびトランジスタ７３のゲートに電気的に結合される。トランジスタ７２のゲートまたはトランジスタ７３のゲートは、絶縁体の薄膜を介して、半導体に接続される、半導体素子の端子の一例である。
【００４０】
なお、本発明において、絶縁体の薄膜を介して、半導体に接続される半導体素子の端子とは、ＭＯＳ構造のトランジスタのゲートに限定されるものではなく、他の方式の半導体素子における、絶縁体の薄膜を介して、半導体（導体でもよい）に接続される半導体素子の端子を含む。
【００４１】
以下に説明する他の実施の形態においても同様である。
【００４２】
ゲート電極７４は、セル６１内の入力端子７１に接続されている配線とトランジスタ７２のゲートとを電気的に結合する。ゲート電極７５は、セル６１内の入力端子７１に接続されている配線とトランジスタ７３のゲートとを電気的に結合する。
【００４３】
トランジスタ７２のドレインは、セル６１の内部の配線により、トランジスタ７３のドレインに電気的に結合される。
【００４４】
すなわち、セル６１は、トランジスタ７２およびトランジスタ７３により形成される、半導体素子の例である、１つのＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  ＭＯＳ）構造のデバイスであるとも言える。
【００４５】
図３は、図２に示すセル６１の回路図である。セル６１においては、入力端子７１が、ｐチャンネルのトランジスタ７２およびｎチャンネルのトランジスタ７３に接続され、トランジスタ７２とトランジスタ７３とが直列に接続されている。
【００４６】
図４は、セル６１がツインウェル構造の半導体集積回路に実現されたときの、半導体集積回路の断面構造を示す図である。
【００４７】
トランジスタ７２において、ゲート電極７４は、絶縁体の薄膜である、図示せぬゲート酸化膜を介してｎウェル上に配置される。トランジスタ７３において、ゲート電極７５は、絶縁体の薄膜である、図示せぬゲート酸化膜を介してｐウェル上に配置される。
【００４８】
すなわち、図２に示すように、トランジスタ７２のゲートの長さＬ１は、ゲート電極７４の長さに等しい。より正確には、トランジスタ７２のゲートの長さＬ１は、ｎウェルの上に設けられたゲート電極７４がゲート酸化膜を介して半導体であるｎウェルに接する長さに等しい。
【００４９】
同様に、図２に示すように、トランジスタ７３のゲートの長さＬ２は、ゲート電極７５の長さに等しい。より正確には、トランジスタ７３のゲートの長さＬ２は、ｐウェルの上に設けられたゲート電極７５がゲート酸化膜を介して半導体であるｐウェルに接する長さに等しい。
【００５０】
また、図２に示すように、トランジスタ７２のゲートの幅Ｗ１は、トランジスタ７２のｎウェルの幅に等しい。より正確には、トランジスタ７２のゲートの幅Ｗ１は、ｎウェルの上に設けられた絶縁層の開口部の中に配置されているゲート電極７４がゲート酸化膜を介してｎウェルに接する幅に等しい。
【００５１】
同様に、図２に示すように、トランジスタ７３のゲートの幅Ｗ２は、トランジスタ７３のｐウェルの幅に等しい。より正確には、トランジスタ７３のゲートの幅Ｗ２は、ｐウェルの上に設けられた絶縁層の開口部の中に配置されているゲート電極７５がゲート酸化膜を介してｐウェルに接する幅に等しい。
【００５２】
Ｌ１およびＬ２が、０．１８μｍであって、Ｗ１が、２μｍであって、Ｗ２が、１μｍであるとき、セル６１における、入力端子７１につながるゲートの面積の総和は、２μｍ×０．１８μｍ＋１μｍ×０．１８μｍ＝０．５４μｍ２である。
【００５３】
許容されるアンテナ比を１０００としたとき、このゲートに接続することができる配線の総面積は、１０００×０．５４＝５４０μｍ２である。
【００５４】
配線レイアウト設計において配置される配線の幅が０．３μｍであるとき、許容できる配線の長さ、すなわち、半導体集積回路の配線の長さの最大値は、５４０μｍ２／０．３μｍ＝１８００μｍである。
【００５５】
この場合、配線の長さを１８００μｍ以下として、配線レイアウト設計を行えば、アンテナ比は守られることになり、半導体集積回路の製造工程において、アンテナ効果による不良の発生を防止することができる。
【００５６】
配線レイアウト設計において最大配線長を規定できる機能を有する配線レイアウト設計ツール（レイアウト設計プログラム）を使用したとき、配線の長さが最大配線長以上となる場合、配線にバッファが挿入される。従って、入力端子７１に接続されるセル６１のゲート面積の最小値と許容されるアンテナ比とから計算される配線長を、最大配線長に設定することで、アンテナ比を何らケアすることなく配線レイアウト設計をすることができる。
【００５７】
次に、本発明に係る設計装置により求められた他のセルの例を説明する。
【００５８】
図５は、スタンダードセル方式における、他のセルの例を示す図である。
【００５９】
セル１０１は、単位の他の一例であり、本発明に係る設計装置により半導体素子（トランジスタ）の大きさが算出され、ライブラリに登録される機能ブロックの１つである。セル１０１は、入力端子１１１を有する。入力端子１１１と他の機能ブロックとが配線されることにより、セル１０１は、他の機能ブロックと電気的に結合される。
【００６０】
セル１０１は、半導体素子の例である、トランジスタ１１２およびトランジスタ１１３からなる。トランジスタ１１２は、ｐチャンネルＭＯＳ構造のトランジスタである。トランジスタ１１３は、ｎチャンネルＭＯＳ構造のトランジスタである。
【００６１】
入力端子１１１は、セル１０１の内部の配線を介して、トランジスタ１１２のゲートおよびトランジスタ１１３のゲートに電気的に結合される。トランジスタ１１２のゲートまたはトランジスタ１１３のゲートは、絶縁体の薄膜を介して、半導体に接続される、半導体素子の端子の一例である。
【００６２】
ゲート電極１１４は、セル１０１内の入力端子１１１に接続されている配線とトランジスタ１１２のゲートとを電気的に結合する。ゲート電極１１５は、セル１０１内の入力端子１１１に接続されている配線とトランジスタ１１３のゲートとを電気的に結合する。
【００６３】
トランジスタ１１２のドレインは、セル１０１内の配線により、トランジスタ１１３のドレインに電気的に結合される。
【００６４】
すなわち、セル１０１は、トランジスタ１１２およびトランジスタ１１３により形成される、半導体素子の例である、１つのＣＭＯＳ構造のデバイスであるとも言える。
【００６５】
図６は、図５に示すセル１０１の回路図である。セル１０１においては、入力端子１１１が、ｐチャンネルのトランジスタ１１２およびｎチャンネルのトランジスタ１１３に接続され、トランジスタ１１２とトランジスタ１１３とが直列に接続されている。
【００６６】
図５に示すセル１０１のトランジスタ１１２のゲートの幅Ｗ１およびトランジスタ１１３のゲートの幅Ｗ２は、セル１０１を用いて設計される半導体集積回路の配線の長さの最大値（最大配線長（上限））から算出され、決定される。
【００６７】
例えば、最大配線長を２０００μｍとしたい場合、設計装置は、配線の最大の面積を求める。配線レイアウト設計において配置される配線の幅が０．３μｍであるとき、配線の最大の面積は、２０００μｍ×０．３μｍ＝６００μｍ２である。
【００６８】
次に、設計装置は、アンテナ比を基に、セル１０１のゲートの必要な面積、すなわち、ゲートの面積の総和の最小値を求める。
【００６９】
許容されるアンテナ比が１０００であるとき、セル１０１のゲートの必要な面積は、６００μｍ２／１０００＝０．６０μｍ２である。
【００７０】
従って、配線の幅およびアンテナ比から、最大配線長を２０００μｍとしたい場合、半導体集積回路の設計に使用すべきセル１０１のゲートの面積が、ゲートの面積の総和の最小値である０．６０μｍ２以上であれば良いことがわかる。
【００７１】
半導体集積回路の設計に使用すべきセル１０１のゲートの面積が０．６０μｍ２であることから、セル１０１のトランジスタ１１２のゲートの長さＬ１、すなわちゲート電極１１４の長さ、およびトランジスタ１１３のゲートの長さＬ２、すなわちゲート電極１１５の長さが、それぞれ０．１８μｍであるとき、設計装置は、トランジスタ１１２のゲートの幅Ｗ１、すなわちトランジスタ１１２のｎウェルの幅を２．２μｍとし、トランジスタ１１３のゲートの幅Ｗ２、すなわちトランジスタ１１３のｐウェルの幅を、１．１μｍとする。
【００７２】
より正確には、トランジスタ１１２のｎウェルの上に設けられた絶縁層の開口部の中に配置されているゲート電極１１４がゲート酸化膜を介してｎウェルに接する幅が、２．２μｍとされ、トランジスタ１１３のｐウェルの上に設けられた絶縁層の開口部の中に配置されているゲート電極１１５がゲート酸化膜を介してｐウェルに接する幅が、１．１μｍとされる。
【００７３】
例えば、設計装置は、図２に示す基本的なセル６１のトランジスタ７２のｎウェルの幅およびトランジスタ７３のｐウェルの幅、並びに、セル６１におけるゲートの面積から、ゲートの面積の総和の最小値とセル６１のゲートの面積との比を、トランジスタ７２のｎウェルの幅およびトランジスタ７３のｐウェルの幅にそれぞれ乗算することにより、トランジスタ１１２のｎウェルの幅およびトランジスタ１１３のｐウェルの幅を算出する。
【００７４】
すなわち、ゲートの面積の総和の最小値が０．６０μｍ２であり、セル６１におけるゲートの面積が０．５４μｍ２であることから、セル１０１のゲートの面積とセル６１のゲートの面積との比は、０．６０μｍ２／０．５４μｍ２＝１．１１である。従って、トランジスタ７２のｎウェルの幅が２μｍなので、トランジスタ１１２のｎウェルの幅は、２μｍ×１．１１＝２．２μｍとされる。同様に、トランジスタ７３のｐウェルの幅が１μｍなので、トランジスタ１１３のｐウェルの幅は、１μｍ×１．１１＝１．１μｍとされる。
【００７５】
なお、この例において、小数点以下の桁は、適宜、四捨五入している。
【００７６】
このように、所望する最大配線長とアンテナ比とから計算される、最大配線長およびアンテナ比に対して最小のゲート面積のセルをスタンダードセルライブラリに用意することで、設計後にアンテナ比を何らケアすることなく、半導体集積回路を設計することができる。
【００７７】
次に、図７のフローチャートを参照して、設計装置のＣＰＵ１１がレイアウト設計プログラムを実行するときの、設計装置による、セルのゲートの面積の調整の処理を説明する。
【００７８】
ステップＳ１１において、レイアウト設計プログラムは、最大配線長、すなわち配線の長さの最大値を設定する。例えば、レイアウト設計プログラムは、予め記憶している値を配線の長さの最大値に設定するか、または、使用者による設計装置のへの操作により入力された値を配線の長さの最大値に設定する。
【００７９】
より具体的には、例えば、レイアウト設計プログラムは、デフォルトとして、予め記憶している値を配線の長さの最大値に設定する。レイアウト設計プログラムは、前回の処理で設定された値であって、予め記憶している値を配線の長さの最大値に設定する。
【００８０】
また、例えば、レイアウト設計プログラムは、ディスプレイ２０に所定のウィンドウを表示させ、使用者のキーボード１８またはポインティングデバイス１９の操作に対応して、入力された値を配線の長さの最大値に設定する。
【００８１】
ステップＳ１２において、レイアウト設計プログラムは、配線の面積の最大値を算出する。例えば、レイアウト設計プログラムは、ステップＳ１１の処理で設定された、配線の長さの最大値に、配線の幅を乗算することにより、配線の面積の最大値を算出する。配線の面積の最大値は、配線の長さの最大値に等しい長さの配線の面積を示す。
【００８２】
ステップＳ１３において、レイアウト設計プログラムは、アンテナ比を基に、ゲートの面積の最小値を算出する。ステップＳ１３の処理において算出される、ゲートの面積の最小値は、セルに含まれるトランジスタのゲートの面積の総和の最小値、すなわち、単位に含まれる半導体素子の、絶縁体の薄膜を介して、半導体に接続される端子の面積の総和の最小値である。
【００８３】
例えば、ステップＳ１３において、レイアウト設計プログラムは、ステップＳ１２の処理で算出された配線の面積の最大値を、アンテナ比で除算し、除算の結果求められた商をゲートの面積の最小値とする。
【００８４】
ここで、アンテナ比として、予め記憶している値を利用するか、または、使用者による設計装置への操作により入力された値を利用することができる。
【００８５】
ステップＳ１４において、レイアウト設計プログラムは、セルのトランジスタのゲートの面積を算出する。例えば、レイアウト設計プログラムは、すでにライブラリに登録され、選択されているセル（基準となるセル）のトランジスタのゲートの面積を、ゲートの長さとゲートの幅とを乗算することにより算出する。
【００８６】
例えば、レイアウト設計プログラムは、基準となるセルの、ゲート電極の長さとｎウェルの幅とを乗算し、ゲート電極の長さとｐウェルの幅とを乗算し、それぞれの結果を加算することにより、セルのトランジスタのゲートの面積を算出する。
【００８７】
ステップＳ１５において、レイアウト設計プログラムは、ステップＳ１４の処理で算出された、セルのトランジスタのゲートの面積が、ステップＳ１３の処理で算出された、ゲートの面積の最小値以上であるか否かを判定し、セルのトランジスタのゲートの面積が、ゲートの面積の最小値以上でないと判定された場合、アンテナ効果によりプラズマ工程において半導体集積回路が損傷する可能性があるので、ステップＳ１６に進み、ゲートの面積が最小値以上となるように、セルのトランジスタのサイズを調整することにより、セルを生成する。
【００８８】
例えば、レイアウト設計プログラムは、ステップＳ１４の処理で算出された、セルのトランジスタのゲートの面積と、ステップＳ１３の処理で算出された、ゲートの面積の最小値との比率を算出し、算出された比率を基準となるセルのトランジスタのｎウェルまたはｐウェルの幅に乗算することにより、トランジスタのサイズを調整したセルを生成する。
【００８９】
ステップＳ１７において、レイアウト設計プログラムは、ステップＳ１６の処理でトランジスタのサイズが調整されたセルを登録して、処理は終了する。
【００９０】
例えば、レイアウト設計プログラムは、トランジスタのサイズが調整されたセルを、半導体集積回路の設計に使用するセルなどの設計の単位を記憶しているライブラリに登録する。
【００９１】
ステップＳ１５において、セルのトランジスタのゲートの面積が、ゲートの面積の最小値以上であると判定された場合、すでにライブラリに登録されている基準となるセルを使用して半導体集積回路を設計しても、プラズマ工程においてアンテナ効果により半導体集積回路が損傷しないので、セルのトランジスタのサイズを調整する必要がなく、ステップＳ１６の処理およびステップＳ１７の処理をスキップし、処理は終了する。
【００９２】
図８は、設計装置のＣＰＵ１１がレイアウト設計プログラムを実行するときの、設計装置による、半導体集積回路の設計の処理を説明するフローチャートである。
【００９３】
ステップＳ２１において、レイアウト設計プログラムは、半導体集積回路へのセルの配置を決定する。例えば、レイアウト設計プログラムは、ライブラリに登録されている、ゲートの面積が最小値以上とされたセルの半導体集積回路への配置を決定する。より詳細な例を説明すれば、レイアウト設計プログラムは、ライブラリに登録されているセルを、半導体集積回路上に所定の数の列に自動的に並べることにより、セルの半導体集積回路への配置を決定する。
【００９４】
すなわち、入力端子につながる半導体素子の端子であって、絶縁体の薄膜を介して、半導体に接続されるものの面積の総和が、半導体集積回路の配線の長さの最大値およびアンテナ比から算出された最小値以上とされた単位の半導体集積回路への配置が決定される。
【００９５】
ステップＳ２２において、レイアウト設計プログラムは、配置が決定されたセルの入力端子を接続する配線の配置を決定し、処理は終了する。ステップＳ２２の処理においては、セルの入力端子を接続する配線の長さは、配線の長さの最大値以下とされる。例えば、レイアウト設計プログラムは、半導体集積回路に要求される機能に対応して、ステップＳ２１の処理で配置されたセルを接続する配線の配置を求めて、半導体集積回路上の配線を決定する。
【００９６】
すなわち、半導体集積回路への、単位の入力端子を接続する、最大値以下の長さの配線の配置が決定される。
【００９７】
次に、本発明に係る設計装置により求められたさらに他のセルの例を説明する。
【００９８】
図９は、スタンダードセル方式における、さらに他のセルの例を示す図である。
【００９９】
セル１４１は、単位のさらに他の一例であり、本発明に係る設計装置により半導体素子の数および大きさが算出され、ライブラリに登録される機能ブロックの１つである。セル１４１は、入力端子１５１を有する。入力端子１５１と他の機能ブロックとが配線されることにより、セル１４１は、他の機能ブロックと電気的に結合される。
【０１００】
セル１４１は、半導体素子の例である、トランジスタ１５２、トランジスタ１５３、およびトランジスタ１５６からなる。トランジスタ１５２は、ｐチャンネルＭＯＳ構造のトランジスタである。トランジスタ１５３は、ｎチャンネルＭＯＳ構造のトランジスタである。すなわち、セル１４１は、トランジスタ１５２およびトランジスタ１５３により形成される、ＣＭＯＳ構造のデバイスである。
【０１０１】
セル１４１においては、ｎチャンネルＭＯＳ構造のトランジスタ１５６が、トランジスタ１５３と並列に設けられる。
【０１０２】
入力端子１５１は、トランジスタ１５２のゲート、トランジスタ１５３、およびトランジスタ１５６のゲートに電気的に結合される。
【０１０３】
ゲート電極１５４は、セル１４１内の入力端子１５１に接続されている配線とトランジスタ１５２のゲートとを電気的に結合する。ゲート電極１５５は、セル１４１内の入力端子１５１に接続されている配線、トランジスタ１５３のゲート、およびトランジスタ１５６のゲートを電気的に結合する。
【０１０４】
トランジスタ１５２のソースは、セル１４１内の配線により、トランジスタ１５３のドレインに電気的に結合される。
【０１０５】
図１０は、図９に示すセル１４１の回路図である。セル１４１においては、入力端子１５１が、ｐチャンネルのトランジスタ１５２、ｎチャンネルのトランジスタ１５３、およびｎチャンネルのトランジスタ１５６に接続されている。セル１４１においては、トランジスタ１５２とトランジスタ１５３とが直列に接続され、さらに、ｎチャンネルのトランジスタ１５６が、ｎチャンネルのトランジスタ１５３に並列に接続されている。
【０１０６】
図９に示すセル１４１のトランジスタ１５６のゲートの幅Ｗ３は、トランジスタ１５６のｐウェルの幅に等しく、セル１４１を用いて設計される半導体集積回路の配線の長さの最大値（最大配線長（上限））から算出され、決定される。
【０１０７】
例えば、最大配線長を２０００μｍとしたい場合、設計装置は、配線の最大の面積を求める。配線レイアウト設計において配置される配線の幅が０．３μｍであるとき、配線の最大の面積は、２０００μｍ×０．３μｍ＝６００μｍ２である。
【０１０８】
次に、設計装置は、アンテナ比を基に、セル１４１のゲートの必要な面積、すなわち、ゲートの面積の総和の最小値を求める。
【０１０９】
許容されるアンテナ比が１０００であるとき、セル１４１のゲートの必要な面積は、６００μｍ２／１０００＝０．６０μｍ２である。
【０１１０】
従って、配線の幅およびアンテナ比から、最大配線長を２０００μｍとしたい場合、半導体集積回路の設計に使用すべきセル１４１のゲートの面積が、ゲートの面積の総和の最小値である０．６０μｍ２以上であれば良いことがわかる。
【０１１１】
半導体集積回路の設計に使用すべきセル１４１のゲートの面積が０．６０μｍ２であることから、セル１４１のトランジスタ１５２のゲートの長さＬ１およびトランジスタ１５３のゲートの長さＬ２が、それぞれ０．１８μｍであるとき、トランジスタ１５２のゲートの幅Ｗ１が２．０μｍであり、トランジスタ１５３のゲートの幅Ｗ２が１．０μｍである場合、設計装置は、トランジスタ１５６のゲートの幅Ｗ３を、すなわち、ｐウェルの幅を、０．３μｍとする。
【０１１２】
より正確には、トランジスタ１５６のｐウェルの上に設けられた絶縁層の開口部の中に配置されているゲート電極１１５がゲート酸化膜を介してｐウェルに接する幅が、０．３μｍとされる。
【０１１３】
例えば、設計装置は、半導体集積回路の設計に使用すべきゲートの面積と、図２に示す基本的なセル６１のゲートの面積とを比較する。半導体集積回路の設計に使用すべきゲートの面積が、セル６１のゲートの面積より大きい場合、設計装置は、半導体集積回路の設計に使用すべきゲートの面積から、セル６１のゲートの面積を除算し、不足しているゲートの面積を求める。そして、設計装置は、不足しているゲートの面積を、ゲート電極１５５の長さＬ２で除算することにより、トランジスタ１５６のｐウェルの幅Ｗ３を算出する。
【０１１４】
すなわち、ゲートの面積の総和の最小値が０．６０μｍ２であり、セル６１におけるゲートの面積が０．５４μｍ２であることから、ゲートの面積の総和の最小値とセル６１のゲートの面積との差は、０．６０μｍ２−０．５４μｍ２＝０．０６μｍ２である。従って、ゲート電極１５５の長さが０．１８μｍなので、トランジスタ１５６のｐウェルの幅は、０．０６μｍ２×０．１８＝０．３μｍとされる。
【０１１５】
このように、所望する最大配線長とアンテナ比とから計算される、最大配線長およびアンテナ比に対する最小のゲート面積となるように、セルにトランジスタが追加される。
【０１１６】
以上のように、所望する最大配線長とアンテナ比とから計算される、最大配線長およびアンテナ比に対して最小のゲート面積のセルをスタンダードセルライブラリに用意することで、設計後にアンテナ比を何らケアすることなく、半導体集積回路を設計することができる。
【０１１７】
なお、セルに追加するトランジスタは、Ｎチャンネル側に限らず、Ｐチャンネル側に並列に設けるようにしてもよい。さらに、セルに追加するトランジスタは、Ｎチャンネル側およびＰチャンネル側の双方に並列に設けるようにしてもよい。
【０１１８】
次に、図１１のフローチャートを参照して、設計装置のＣＰＵ１１がレイアウト設計プログラムを実行するときの、セルのゲートの面積の調整の他の処理を説明する。
【０１１９】
ステップＳ３１乃至ステップＳ３５の処理は、図７のステップＳ１１乃至ステップＳ１５の処理とそれぞれ同様なので、その説明は省略する。
【０１２０】
ステップＳ３６において、レイアウト設計プログラムは、ゲートの面積が最小値以上となるように、セルにトランジスタを追加することにより、セルを生成して、処理は終了する。
【０１２１】
例えば、レイアウト設計プログラムは、ステップＳ３４の処理で算出された、セルのトランジスタのゲートの面積と、ステップＳ３３の処理で算出された、ゲートの面積の最小値との差分を算出し、算出された差分のゲート面積のトランジスタを、Ｎチャンネルのトランジスタに並列に、セルに追加して、セルを生成する。
【０１２２】
ステップＳ３７の処理は、図７のステップＳ１７の処理と同様なので、その説明は省略する。
【０１２３】
図１１のフローチャートを参照して説明した処理によりゲートの面積が調整されたセルを利用した半導体集積回路の設計の処理は、図８のフローチャートを参照して説明した処理と同様なので、その説明は省略する。
【０１２４】
本発明に係る設計装置においては、以上の処理で求められた、ゲートの面積が最小値以上であるセルがスタンダードセルライブラリに登録され、登録されたセルを使用して半導体集積回路が設計される。本発明に係る設計装置により、登録されたセルを使用して設計された半導体集積回路においては、アンテナ効果により配線に蓄積された電荷が、損傷を受けることのない最小値の面積以上の面積のゲートから流れるので、プラズマ工程においてアンテナ効果による損傷が発生しない。
【０１２５】
従って、本発明に係る設計装置により設計された半導体集積回路は、必要な機能を実現するための設計が終了した後に、アンテナ効果による損傷を防止するために設計を変更する必要がない。
【０１２６】
本発明に係る設計装置により設計された半導体集積回路は、機能とは無関係な、アンテナ効果による損傷を防止するための保護ダイオード等の保護素子を設ける必要がないので、チップのサイズを大きくする必要がない。
【０１２７】
このように、本発明においては、より少ない工程で、より短い期間で、より小さいサイズのチップで回路を実現できるようになる。
【０１２８】
以上のように、半導体素子からなる単位を配置し、配線を決定するようにした場合には、半導体素子からなる単位を基に、半導体集積回路を設計することができる。
【０１２９】
また、入力端子につながる半導体素子の端子であって、絶縁体の薄膜を介して、半導体に接続されるものの面積の総和が、半導体集積回路の配線の長さの最大値およびアンテナ比から算出された最小値以上とされた単位の半導体集積回路への配置を決定し、単位の入力端子を接続する、最大値以下の長さの配線の配置を決定するようにした場合には、より少ない工程で、より短い期間で、より小さいサイズのチップの半導体集積回路を設計することができる。
【０１３０】
半導体素子からなる単位を、配線で接続するようにした場合には、半導体素子からなる単位を基に、回路を構成することができる。
【０１３１】
また、入力端子につながる半導体素子の端子であって、絶縁体の薄膜を介して、半導体に接続されるものの面積の総和を、配線の長さの最大値およびアンテナ比から算出された最小値以上とした、半導体素子からなる単位の入力端子を、最大値以下の長さの配線で接続するようにした場合には、より少ない工程で、より短い期間で、より小さいサイズのチップで回路を実現できる。
【０１３２】
なお、半導体集積回路は、ＣＭＯＳ構造の半導体素子からなると説明したが、ＣＭＯＳ構造の半導体素子に限らず、ＰＭＯＳ構造の半導体素子、ＮＭＯＳ構造の半導体素子、ＢｉＣＭＯＳ構造の半導体素子、またはＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｉｎｇ  ｓｕｂｓｔｒａｔｅ）素子など、絶縁体の薄膜を介して、半導体（導体）に接続される端子を有する半導体素子からなるものであれば本発明を適用することができる。
【０１３３】
上述した一連の処理は、ハードウェアにより実行させることもできるが、ソフトウェアにより実行させることもできる。一連の処理をソフトウェアにより実行させる場合には、そのソフトウェアを構成するプログラムが、専用のハードウェアに組み込まれているコンピュータ、または、各種のプログラムをインストールすることで、各種の機能を実行することが可能な、例えば汎用のパーソナルコンピュータなどに、記録媒体からインストールされる。
【０１３４】
この記録媒体は、図１に示すように、コンピュータとは別に、ユーザにプログラムを提供するために配布される、プログラムが記録されている磁気ディスク４１（フレキシブルディスクを含む）、光ディスク４２（ＣＤ−ＲＯＭ（Ｃｏｍｐａｃｔ  Ｄｉｓｃ−Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）、ＤＶＤ（Ｄｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ）を含む）、光磁気ディスク４３（ＭＤ（Ｍｉｎｉ−Ｄｉｓｃ）（商標）を含む）、若しくは半導体メモリ４４などよりなるパッケージメディアにより構成されるだけでなく、コンピュータに予め組み込まれた状態でユーザに提供される、プログラムが記録されているＲＯＭ１２や、ＨＤＤ２１などで構成される。
【０１３５】
なお、上述した一連の処理を実行させるプログラムは、必要に応じてルータ、モデムなどのインタフェースを介して、ローカルエリアネットワーク、インターネット、デジタル衛星放送といった、有線または無線の通信媒体を介してコンピュータにインストールされるようにしてもよい。
【０１３６】
また、本明細書において、記録媒体に格納されるプログラムを記述するステップは、記載された順序に沿って時系列的に行われる処理はもちろん、必ずしも時系列的に処理されなくとも、並列的あるいは個別に実行される処理をも含むものである。
【０１３７】
【発明の効果】
以上のように、第１の本発明によれば、半導体素子からなる単位を基に、半導体集積回路を設計することができる。
【０１３８】
また、第１の本発明によれば、より少ない工程で、より短い期間で、より小さいサイズのチップの半導体集積回路を設計することができる。
【０１３９】
第２の本発明によれば、半導体素子からなる単位を基に、回路を構成することができる。
【０１４０】
また、第２の本発明によれば、より少ない工程で、より短い期間で、より小さいサイズのチップで回路を実現できる。
【図面の簡単な説明】
【図１】本発明に係る設計装置の一実施の形態の構成を示すブロック図である。
【図２】スタンダードセル方式における、セルを示す図である。
【図３】セル６１の回路図である。
【図４】半導体集積回路の断面構造を示す図である。
【図５】スタンダードセル方式における、他のセルの例を示す図である。
【図６】セル１０１の回路図である。
【図７】セルのゲートの面積の調整の処理を説明するフローチャートである。
【図８】半導体集積回路の設計の処理を説明するフローチャートである。
【図９】スタンダードセル方式における、さらに他のセルの例を示す図である。
【図１０】セル１４１の回路図である。
【図１１】セルのゲートの面積の調整の他の処理を説明するフローチャートである。
【符号の説明】
１１  ＣＰＵ，  １２  ＲＯＭ，  １３  ＲＡＭ，  ２１  ＨＤＤ，  ４１  磁気ディスク，  ４２  光ディスク，  ４３  光磁気ディスク，  ４４  半導体メモリ，  ６１  セル，  ７１  入力端子，  ７２  トランジスタ，  ７３  トランジスタ，７４  ゲート電極，  ７５  ゲート電極，  １０１  セル，  １１１  入力端子，  １１２  トランジスタ，  １１３  トランジスタ，  １１４  ゲート電極，  １１５  ゲート電極，  １４１  セル，  １５１  入力端子，  １５２  トランジスタ，  １５３  トランジスタ，  １５４  ゲート電極，  １５５  ゲート電極，  １５６  トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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