(57)【要約】【課題】使用するデバイスの動作周波数による制限を受けることなく高速・高分解能でＶＣＯの出力周波数を制御できるＰＬＬ回路とそれを用いた信号発生器を提供すること。【解決手段】電圧制御発振器の出力周波数をカウントするカウント手段と、このカウント手段のカウント値と設定周波数を比較する比較手段とを有し、比較手段の比較結果に基づき電圧制御発振器の出力周波数が設定周波数帯域に入るように電圧制御発振器の制御電圧を制御するＰＬＬ回路であって、前記カウント手段はレシプロカルカウント方式を含むことを特徴とするもの。【選択図】      図１
2004158940.tif 000002
【特許請求の範囲】
【請求項１】
電圧制御発振器の出力周波数をカウントするカウント手段と、このカウント手段のカウント値と設定周波数を比較する比較手段とを有し、比較手段の比較結果に基づき電圧制御発振器の出力周波数が設定周波数帯域に入るように電圧制御発振器の制御電圧を制御するＰＬＬ回路であって、
前記カウント手段はレシプロカルカウント方式を含むことを特徴とするＰＬＬ回路。
【請求項２】
レシプロカルカウント方式のカウント手段は、電圧制御発振器の出力周波数を所定数カウントする毎に出力される分周パルスをゲート信号として、電圧制御発振器の出力周波数よりも高い基準周波数をカウントすることを特徴とする請求項１記載のＰＬＬ回路。
【請求項３】
回路デバイスとしてＦＰＧＡを用いることを特徴とする請求項１または請求項２記載のＰＬＬ回路。
【請求項４】
基準周波数信号として装置内部の他の信号を共用することを特徴とする請求項１から請求項３のいずれかに記載のＰＬＬ回路。
【請求項５】
電圧制御発振器の出力周波数をカウントするレシプロカルカウント方式のカウント手段と、このカウント手段のカウント値と設定周波数を比較する比較手段とを有し、
この比較手段の比較結果に基づき、電圧制御発振器の出力周波数が設定周波数帯域に入るように電圧制御発振器の制御電圧を制御するＰＬＬ回路を含むことを特徴とする信号発生器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＰＬＬ回路とそれを用いた信号発生器に関し、詳しくは、プリチューン回路の改良に関するものである。
【０００２】
【従来の技術】
周波数シンセサイザ方式の信号発生器として、図４に示すようなＰＬＬの同調帯域に高速に引き込むためのプリチューン回路を備えたＰＬＬ回路が一般的に用いられている。
【０００３】
図４において、発振器１の出力信号は、位相検出器２の一方の入力端子に入力されている。位相検出器２の出力信号は、ループフィルタ３を介して加算器４の一方の入力端子に入力されている。加算器４の出力信号は、電圧制御発振器（以下ＶＣＯという）５に制御信号として入力されている。ＶＣＯ５の出力信号は、発振出力信号として外部に出力されるとともに、位相検出器２の他方の入力端子およびプリチューン回路６を介して加算器４の他方の入力端子にも入力されている。
【０００４】
図５は図４のプリチューン回路６の一例を示す構成ブロック図である。プリチューン回路６は、カウンタ６１とコンパレータ６２とで構成されている。コンパレータ６２の一方の入力端子にはカウンタ６１の出力が入力され、他方の入力端子には周波数設定値を入力する設定端子６３が接続されている。コンパレータ６２の出力信号は、電流源７の出力をＶＣＯ５に選択的に入力するように接続されたスイッチ８を開閉駆動する制御信号として、スイッチ８に入力されている。ＶＣＯ５とスイッチ８の接続点はコンデンサ９を介して共通電位点に接続されている。
【０００５】
図６は図５の動作説明図である。カウンタ６１はＶＣＯ５の出力周波数をクロックとしてカウントアップし、出力周波数を計数する。コンパレータ６２はカウンタ６１の計数値と設定端子６３から入力設定された周波数値とを比較し、ＶＣＯ５の出力周波数が設定された帯域外の場合にはスイッチ８を駆動する制御パルスを出力する。プリチューン回路６の制御パルスでスイッチ８がオンになることによりＶＣＯ５の制御電圧が上昇し、ＶＣＯ５の出力周波数も高くなる。プリチューン回路６は、ＶＣＯ５の出力周波数が設定された周波数帯域内に入るまでこのようなカウントと制御を繰り返す。
【０００６】
【特許文献１】
特開２０００−４０９５９（第２頁）
【０００７】
なお、特許文献１には、周波数変更時にチャージポンプの動作を一時的に停止させることにより、周波数引き込み時間を短縮する技術が開示されている。そして、その第２頁には、プリチューン動作の概要が開示されている。
【０００８】
【発明が解決しようとする課題】
このような構成のプリチューン回路としては、周波数計数の分解能と高速制御が要求される。
しかし、図５のプリチューン回路６のようにＶＣＯ５の出力周波数をクロックとしてカウントアップするダイレクトカウント方式では、クロック周波数とカウント計数時間が比例の関係にあることから、ＶＣＯ５の出力周波数が高ければ高速・高分解能を満足するものの、使用するデバイスの動作周波数には限界がある。
【０００９】
本発明は、このような従来の問題点を解決するものであり、その目的は、使用するデバイスの動作周波数による制限を受けることなく高速・高分解能でＶＣＯの出力周波数を制御できるＰＬＬ回路とそれを用いた信号発生器を提供することにある。
【００１０】
【課題を解決するための手段】
このような目的を達成する請求項１の発明は、
電圧制御発振器の出力周波数をカウントするカウント手段と、このカウント手段のカウント値と設定周波数を比較する比較手段とを有し、比較手段の比較結果に基づき電圧制御発振器の出力周波数が設定周波数帯域に入るように電圧制御発振器の制御電圧を制御するＰＬＬ回路であって、
前記カウント手段はレシプロカルカウント方式を含むことを特徴とする。
【００１１】
請求項２の発明は、請求項１記載のＰＬＬ回路において、レシプロカルカウント方式のカウント手段は、電圧制御発振器の出力周波数を所定数カウントする毎に出力される分周パルスをゲート信号として、電圧制御発振器の出力周波数よりも高い基準周波数をカウントすることを特徴とする。
【００１２】
請求項３の発明は、請求項１または請求項２記載のＰＬＬ回路において、回路デバイスとしてＦＰＧＡを用いることを特徴とする。
【００１３】
請求項４の発明は、請求項１から請求項３のいずれかに記載のＰＬＬ回路において、基準周波数信号として装置内部の他の信号を共用することを特徴とする。
【００１４】
これらにより、高速・高分解能で電圧制御発振器の制御が行える。
【００１５】
請求項５の発明は、電圧制御発振器の出力周波数をカウントするレシプロカルカウント方式のカウント手段と、このカウント手段のカウント値と設定周波数を比較する比較手段とを有し、比較手段の比較結果に基づき電圧制御発振器の出力周波数が設定周波数帯域に入るように電圧制御発振器の制御電圧を制御するＰＬＬ回路を含むことを特徴とする信号発生器である。
【００１６】
これにより、ＰＬＬ回路の同期範囲を狭くできて周波数帯域を狭くでき、低雑音の信号発生器が実現できる。
【００１７】
【発明の実施の形態】
以下、図面を用いて本発明を詳しく説明する。
図１は本発明の実施の形態の一例を示す構成ブロック図であり、図５と共通する部分には同一の符号を付けている。
【００１８】
一般に周波数を測定するカウンタ方式は、図４のプリチューン回路６を構成するカウンタ６１のように入力周波数を直接カウントするダイレクトカウント方式と、入力周波数と基準周波数との比から入力周波数を測定するレシプロカルカウント方式に大別できる。ここで、基準周波数が入力周波数より高い場合には、レシプロカルカウント方式の方がダイレクトカウント方式よりも高速で高分解の入力周波数計数値が得られる。本発明は、このようなレシプロカルカウント方式の特性に着目したものである。
【００１９】
例えばＦＰＧＡ（Ｆｉｌｅｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅａｒｒａｙフィールド・プログラマブル・ゲートアレイ）デバイスでプリチューン回路６を構成する場合、一般に入出力ポートに対してデバイス内部の動作周波数が高いため、入力周波数に対して内部の基準周波数を高くするように実現することは可能である。
【００２０】
図１において、プリチューン回路６は、図５のカウンタ６１とコンパレータ６２の他に、レシプロカルカウント方式の基準カウンタ６４と基準周波数源６５とで構成されている。ここで、カウンタ６１はダイレクトカウント方式のものであり、一定数をカウントする毎に分周パルスを基準カウンタ６４の一方の入力端子に出力するように構成されている。基準カウンタ６４の他方の入力端子には、基準周波数源６５の周波数信号が入力されている。なおこの基準周波数源６５は、本発明を実際の装置に適用する場合には、新規に設けなくてもその装置内部で用いられている基準周波数信号系統があればそれを共用できる。
【００２１】
基準カウンタ６４は、カウンタ６１から出力される分周パルスの間に基準周波数源６５の周波数信号をカウントし、そのカウントデータをコンパレータ６２の一方の入力端子に入力する。コンパレータ６２の他方の入力端子には周波数設定値を入力する設定端子６３が接続されている。ここで、周波数設定値は、基準カウンタ６４のカウント値に対応した値に設定しておく。コンパレータ６２の出力信号は、電流源７の出力をＶＣＯ５に選択的に入力するように接続されたスイッチ８を開閉駆動する制御信号として、スイッチ８に入力されている。ＶＣＯ５とスイッチ８の接続点はコンデンサ９を介して共通電位点に接続されている。
【００２２】
このような構成において、コンパレータ６２は、ＶＣＯ５の出力周波数をカウントするカウンタ６１の計数値がある値になったときの基準カウンタ６４の値と設定周波数とを比較する。そして、比較の結果、設定周波数に対してＶＣＯ５の出力周波数がずれていれば、ＶＣＯ５の出力周波数を設定周波数に近づけるようにスイッチ８を駆動するための制御パルスを出力する。
【００２３】
例えば図２でゲート時間ｔをレシプロカルカウント方式とダイレクトカウント方式の両方式で同じと考えた場合、基準周波数が入力周波数より高ければ、基準周波数をカウントするレシプロカルカウント方式のほうが分解能が高いことは明らかである。
【００２４】
下記の条件で従来のプリチューン回路と本発明のプリチューン回路について、一定時間内の周波数分解能を比較する。
ＶＣＯ５の出力周波数：５０ＭＨｚ
カウント時間：１ｍｓｅｃ
基準周波数：３００ＭＨｚ
【００２５】
＜従来のプリチューン回路＞
５０ＭＨｚを１ｍｓｅｃカウントした数は、
カウント数（Ｍ）  ＝  ５００００
よって、周波数分解能は、
周波数分解能  ＝  ５０ＭＨｚ  ／  ５００００  ＝  １ｋＨｚ
になる。
【００２６】
＜本発明のプリチューン回路＞
５０ＭＨｚを１ｍｓｅｃカウントした数は、
カウント数（Ｍ）  ＝  ５００００
３００ＭＨｚを１ｍｓｅｃカウントした数は、
カウント数（Ｎ）  ＝  ３０００００
よって、周波数分解能は、
周波数分解能  ＝  ５０ＭＨｚ  ／  ３０００００  ＝  １６７Ｈｚ
になり、従来のプリチューン回路に比べて高くなる。
【００２７】
図３は、このような本発明に基づくプリチューン回路を含むＰＬＬ回路の応用例の一例を示す周波数シンセサイズ方式の信号発生器であり、複数のＰＬＬ回路を組み合わせて広帯域で低雑音のデジタル変調信号発生器を実現している。
【００２８】
図３において、水晶発振器１０の出力信号は高分解能ＰＬＬ１１に入力されていて、高分解能ＰＬＬ１１からは１０〜２０ＭＨｚ／０．０２５Ｈｚ  Ｓｔｅｐの出力信号が乗算器１２の一方の入力端子に出力されるとともに、６４０〜１３００ＭＨｚ／２０ＭＨｚ  Ｓｔｅｐの出力信号が乗算器１３の一方の入力端子に出力されている。乗算器１２の他方の入力端子には、ローパスフィルタ（ＬＰＦ）１４を介して乗算器１３の出力信号が入力されている。乗算器１２の他方の入力端子には、ＶＣＯ５の出力信号が入力されている。なお、ＶＣＯ５の出力信号は、周波数を１／１６に分周する分周器１５を介して本発明を適用したプリチューン回路６に入力されている。
【００２９】
従来のプリチューン回路を使った信号発生器における周波数設定分解能は例えば０．１Ｈｚ、周波数設定時間は１０ｍｓｅｃ（ｔｙｐ．）であった。これに対し、本発明のプリチューン回路を使用して周波数設定時間を同じ値にした場合、前述した本発明の具体的効果から明らかなように、従来よりもＰＬＬ回路の同期範囲内に近づけることができる。このことは、ＰＬＬ回路の同期範囲を狭くすることができることを示し、周波数帯域を狭くできることになる。したがって、従来よりも低雑音の信号発生器が実現できる。
【００３０】
このように構成される信号発生器は、デジタル放送機器の測定検査に好適な周波数シンセサイズ方式の各種のデジタル信号発生器として好適である。
【００３１】
【発明の効果】
以上説明したように、本発明によれば、使用するデバイスの動作周波数による制限を受けることなく高速・高分解能で電圧制御発振器の出力周波数を制御できるＰＬＬ回路とそれを用いた信号発生器を実現できる。
【図面の簡単な説明】
【図１】本発明の実施の形態の一例を示す構成ブロック図である。
【図２】レシプロカルカウント方式の説明図である。
【図３】本発明に基づくプリチューン回路を含むＰＬＬ回路の応用例の一例を示す周波数シンセサイズ方式の信号発生器の構成ブロック図である。
【図４】従来のプリチューン回路を備えたＰＬＬ回路の一例を示す構成ブロック図である。
【図５】従来のＰＬＬ回路の一例を示す構成ブロック図である。
【図６】図５の動作説明図である。
【符号の説明】
１  発振器
２  位相検出器
３  ループフィルタ
４  加算器
５  ＶＣＯ（電圧制御発生器）
６  プリチューン回路
６１  カウンタ
６２  コンパレータ
６３  設定端子
６４  基準カウンタ
６５  基準周波数源
７  電流源
８  スイッチ
９  コンデンサ
１０  水晶発振器
１１  高分解能ＰＬＬ
１２，１３  乗算器
１４  ローパスフィルタ（ＬＰＦ）
１５  分周器
【図１】
2004158940.tif 000003
【図２】
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【図３】
2004158940.tif 000005
【図４】
2004158940.tif 000006
【図５】
2004158940.tif 000007
【図６】
2004158940.tif 000008