(57)【要約】【課題】メモリセル密度が大きく、漏れ電流が小さい、改善されたメモリの実現。【解決手段】メモリ記憶装置（１０）は、それぞれ上端と下端とを有する第１および第２のメモリセル（１４）を含む。第１および第２の第１次元導体（１６）は、概ね同一平面をなし、かつ平行であり、第１次元内に延在する。第１の第１次元導体は第１のメモリセルの下端と交差し、第２の第１次元導体は、第２のメモリセルの上端と交差する。第１の第２次元導体（１８）は第２次元内に延在し、第１のメモリセルの上端と交差し、第２の第２次元導体は第２次元内に延在し、第２のメモリセルの下端と交差する。第１の第３次元導体（３２，３４）は第３次元内に延在し、第１のメモリセルと第２のメモリセルとの間に配置され、第１の第２次元導体を第２の第２次元導体に結合する。【選択図】図１
2004031948.tif 000002
【特許請求の範囲】
【請求項１】
メモリ記憶装置（１０）であって、
それぞれ上端および下端を有する第１および第２のメモリセル（１４）と、
第１および第２の第１次元導体（１６）であって、前記第１および第２の第１次元導体が、概ね同一平面をなし、かつ平行であり、第１次元内に延在し、前記第１の第１次元導体が前記第１のメモリセルの下端と交差し、前記第２の第１次元導体が前記第２のメモリセルの上端と交差する、第１および第２の第１次元導体と、
第２次元内に延在し、前記第１のメモリセルの上端と交差する第１の第２次元導体（１８）と、
前記第２次元内に延在し、前記第２のメモリセルの下端と交差する第２の第２次元導体（３２、３４）と、および
第３次元内に延在し、前記第１のメモリセルと前記第２のメモリセルとの間に配置され、前記第１の第２次元導体を前記第２の第２次元導体に結合する第１の第３次元導体とを備える、メモリ記憶装置。
【請求項２】
前記第２次元内に延在する第１の第２次元ベース導体（３６）と、および
前記第１の第３次元導体と前記第１の第２次元ベース導体との間に結合された第１の選択スイッチ（２８、３０）とをさらに含み、前記第１の選択スイッチが、センス電流を、前記第１のメモリセルまたは前記第２のメモリセルから前記第１の第２次元ベース導体まで流すように構成されている、請求項１のメモリ記憶装置。
【請求項３】
それぞれ上端および下端を有する第３および第４のメモリセルであって、前記第２の第１次元導体が、前記第３のメモリセルの下端と交差する、第３および第４のメモリセルと、
第１次元内に延在する第３の第１次元導体であって、前記第３の第１次元導体が、前記第２の第１次元導体に隣接し、前記第１の第１次元導体と前記第２の第１次元導体との間には存在しないように配置され、前記第３の第１次元導体が、前記第１および前記第２の第１次元導体と概ね同一平面をなし、かつ平行であり、前記第３の第１次元導体が、前記第４のメモリセルの上端と交差する、第３の第１次元導体と、
前記第２次元内に延在する第３の第２次元導体であって、前記第３の第２次元導体が、前記第１の第２次元導体と概ね同一平面をなし、前記第３のメモリセルの上端と交差する、第３の第２次元導体と、
前記第２次元内に延在する第４の第２次元導体であって、前記第４の第２次元導体が、前記第２の第２次元導体と概ね同一平面をなし、前記第４のメモリセルの下端と交差する、第４の第２次元導体と、
第３次元内に延在し、前記第３のメモリセルと前記第４のメモリセルとの間に配置され、前記第３の第２次元導体を前記第４の第２次元導体に結合する第２の第３次元導体と、および
前記第２の第３次元導体と前記第１の第２次元ベース導体との間に結合される第２の選択スイッチであって、前記第２の選択スイッチが、センス電流を、前記第３のメモリセルまたは前記第４のメモリセルから前記第１の第２次元ベース導体に流すように構成されている、第２の選択スイッチとをさらに含む、請求項２のメモリ記憶装置。
【請求項４】
各メモリセルが、制御素子（１４２）に直列に接続された記憶素子（１４１）を含む、請求項３のメモリ記憶装置。
【請求項５】
前記記憶素子が、トンネル接合素子を含む、請求項４のメモリ記憶装置。
【請求項６】
前記制御素子が、トンネル接合素子を含む、請求項４のメモリ記憶装置。
【請求項７】
前記制御素子が、ダイオードを含む、請求項４のメモリ記憶装置。
【請求項８】
プログラミングされる前の前記記憶素子が、前記記憶素子と、対応する前記制御素子とに読出し電圧が印加される際に第１の抵抗値を示すように構成され、プログラミングされた後の前記記憶素子が、前記記憶素子と、対応する前記制御素子とに前記読出し電圧が印加される際に第２の抵抗値を示すように構成される、請求項４のメモリ記憶装置。
【請求項９】
前記記憶素子が、プログラミングされる前に非導電性であるように構成され、プログラミングされた後に導電性であるように構成される、請求項４のメモリ記憶装置。
【請求項１０】
大容量記憶装置（１０）を形成する方法であって、その方法が、
選択スイッチ（２８、３０）を形成するステップと、
第２次元内に延在するベース導体（３６）を形成するステップであって、前記選択スイッチが前記ベース導体に結合される、ステップと、
前記第２次元内に延在する第２の導体セグメント（１８）を形成するステップと、
上端および下端を有する第２のメモリセル（１４）を形成するステップであって、前記第２の導体セグメントが前記第２のメモリセルの下端と交差する、ステップと、
第１および第２の導体（１６）を形成するステップであって、前記第１および第２の導体が、概ね同一平面をなし、かつ平行であり、第１次元内に延在し、前記第２の導体が前記第２のメモリセルの上端と交差する、ステップと、
上端および下端を有する第１のメモリセルを形成するステップであって、前記第１の導体が前記第１のメモリセルの下端と交差する、ステップと、
前記第２次元内に延在し、前記第１のメモリセルの上端と交差する第１の導体セグメントを形成するステップと、および
前記第１のメモリセルと前記第２のメモリセルとの間に配置され、前記第１の導体セグメントを前記第２の導体セグメントに結合するバイア（３２、３４）を形成するステップであって、前記選択スイッチは、前記選択スイッチがセンス電流を前記第１のメモリセルまたは前記第２のメモリセルから前記ベース導体に流すことができるように前記バイアに結合される、ステップとを含む、方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は集積回路メモリの分野に関する。より詳細には、本発明は、３次元交点メモリアレイのためのメモリ記憶装置および方法に関する。
【０００２】
【従来の技術】
集積回路への需要が高まり続けているので、製造業者は、各ダイ上にさらに多くのトランジスタを組み込むための努力を続けている。集積回路メモリは、他のタイプの回路よりも高いトランジスタ密度を有する場合が多く、結果として、先端技術を推し進めるための役割を果たす。メモリは通常２次元アレイに構成され、アレイ内の各メモリセルは行導体および列導体によって交差される。２次元メモリアレイでは多くの場合に、アレイを製造するために用いられる技術の最小線幅によってメモリセル密度が制限される。結果として、メモリを製造するために用いられる集積回路プロセスの最小機構サイズが縮小されるときに、メモリ密度の改善が達成される。
【０００３】
１つのよく知られているタイプのメモリは、リードオンリーメモリ（ＲＯＭ）である。２つの最も一般的なタイプのＲＯＭは、マスクＲＯＭとフィールドプログラマブルＲＯＭである。マスクＲＯＭの場合、各メモリセルに格納される情報は、製造工程において永久的にプログラミングされ、後に変更することができない。フィールドプログラマブルＲＯＭは、製造工程においてはプログラミングされず、エンドユーザが多くのアプリケーションにおいて用いることができるシングルパートタイプを格納できるようになるので、より望ましい。
【０００４】
１つのタイプのフィールドプログラマブルＲＯＭは、記憶素子と制御構成要素とを有するメモリセルを含む。その記憶素子は通常、電流に対して高い抵抗を有し、記憶素子の両端に適切な電圧を印加することにより低抵抗を有するようにプログラミングされ得る。プログラミングされた構成は、記憶素子の両端に読出し電圧を印加し、プログラミングされた記憶素子に流れる電流を、プログラミングされていない記憶素子に流れる電流と比較することにより読み取られ得る。
【０００５】
２次元ＲＯＭアレイの１つの欠点は漏れ電流であり、それによりアレイ内のメモリセルの数が増えると、正確なメモリ読み出しが難しくなる傾向があることである。たとえば、アレイ内のメモリセルと交差する行線および列線は、アレイの全長にわたって延在する。ある特定の行線および列線が選択されて、読出し電圧が印加される場合には、その行線または列線に沿って配置される他の記憶素子が漏れ電流を供給する可能性があり、それによりプログラミングされていない構成とプログラミングされた構成との差を検出するのが困難になる。漏れ電流を制限するための１つの手法は、列線を、それぞれ別個にアドレス指定可能な部分に分離することである。これを達成するためには、さらなる周辺回路を追加して、個々の列線部分に対して読出しおよび書込みを行わなければならない。この手法は、各列線部分に接続される選択されない記憶素子の数を低減することにより漏れ電流を低減することができるが、付加的な読出しおよび書込み回路のために場所をあけるために、アレイ内のメモリセルの数を減らさなければならない。
【０００６】
【発明が解決しようとする課題】
上述のことにかんがみて、メモリセル密度が大きく、漏れ電流が小さい、改善されたメモリが必要とされている。
【０００７】
【課題を解決するための手段】
本発明の一態様は、メモリ記憶装置と方法を提供する。そのメモリ記憶装置は、それぞれ上端と下端とを有する第１および第２のメモリセルを含む。第１および第２の第１次元導体は、概ね同一平面をなし、かつ平行であり、第１次元内に延在する。第１の第１次元導体は第１のメモリセルの下端と交差し、第２の第１次元導体は、第２のメモリセルの上端と交差する。第１の第２次元導体は第２次元内に延在し、第１のメモリセルの上端と交差し、第２の第２次元導体は第２次元内に延在し、第２のメモリセルの下端と交差する。第１の第３次元導体は第３次元内に延在し、第１のメモリセルと第２のメモリセルとの間に配置され、第１の第２次元導体を第２の第２次元導体に結合する。
【０００８】
【発明の実施の形態】
好ましい実施形態に関する以下の詳細な説明では、その一部を形成し、本発明が実施され得る特定の実施形態を例として示す添付図面が参照される。本発明の範囲から逸脱することなく、他の実施形態を用いてもよく、構造的または論理的変更がなされ得ることは理解されたい。したがって、以下の詳細な説明は限定する意味にとられるべきではなく、本発明の範囲は、特許請求の範囲によって規定される。
【０００９】
図１は、本発明によるメモリ記憶装置１０の１つの典型的な実施形態を示す図である。例示された実施形態では、それぞれ行線１６によって横切られる列線セグメントスタック２６のアレイが示される。例示された実施形態では、行線１６はそれぞれ、概ね同一平面をなし、かつ平行であり、矢印５０によって示されるように次元Ｘ内に延在し、列線セグメントスタック２６と交差する少なくとも２つの行線を含む。他の実施形態では、行線１６はそれぞれ、任意の適当な数の個別の行線を含むことができる。
【００１０】
例示された実施形態では、矢印５０によって示されるように、Ｘ次元に垂直なＹ次元内に延在する３つのベース列線が、３６ａ、３６ｂおよび３６ｃで示される。他の実施形態では、任意の適当な数のベース列線３６が存在することができる。各ベース列線３６は対応するセンス増幅器３８に結合され、対応するセンス増幅器３８が、対応する列線セグメントスタック２６内に配置されたメモリセルからデータを読み出すことができるようにする。
【００１１】
各列線セグメントスタック２６は、少なくとも２つのメモリセル１４を含む。メモリセル１４はそれぞれ、行線１６内の固有の行線１６によって横切られる。各列線セグメントスタック２６内のメモリセル１４は、対応する線３２か、または線３４かのいずれかに結合される。スイッチ２８および３０がそれぞれ、対応する導電性ピラー、あるいは導電性バイア３２または３４をベース列線３６に結合し、選択された列線セグメントスタック２６内のメモリセル１４が、対応するセンス増幅器３８によって読み出されることができるようにする。一実施形態では、スイッチ２８および３０はトランジスタで実現される。一実施形態では、トランジスタ２８／３０は、相補形金属酸化膜半導体（ＣＭＯＳ）トランジスタである。
【００１２】
図２は、制御素子１４２と直列に接続された記憶素子１４１とを含むメモリセル１４を有するメモリ記憶装置の１つの典型的な実施形態を示す概略図である。例示された実施形態では、各メモリセル１４は、対応するスイッチ２８または３０を介して、対応するベース列線３６およびセンス増幅器３８に結合される。スイッチ２８、またはスイッチ３０のいずれかを選択することにより、列線セグメントスタック２６内の各メモリセル１４の状態が、対応するセンス増幅器３８によって読み出され得る。
【００１３】
例示された実施形態では、メモリセル１４は、行線１６と列線セグメント１８との間に結合される。行線１６ａおよび１６ｂは、２段で示されており、ある特定の段内の各行線１６は、概ね同一平面をなし、かつ平行であり、矢印５２によって示されるようにＸ次元内に延在する。行線１６ａは、第２段の行線１６ｂの下側にある第１段に示される。例示された実施形態では、列線セグメント１８は、矢印５２によって示されるように、Ｘ次元（Ｘ方向）に垂直なＹ次元（Ｙ方向）内に延在する。列線セグメント１８ａおよび１８ｂは、行線１６の間と、行線１６の下側にある２つの段に示される。各列線セグメント１８は、少なくとも１つのメモリセル１４と交差する。列線セグメント１８ｂは、列線セグメント１８ａの上側に設けられ、列線セグメント１８ａに位置合わせされる。
【００１４】
例示された実施形態では、メモリセル１４は、２０、２２および２４において示され、矢印５２によって示される第３次元Ｚ内に画定される３つの段に設けられる。段２０に示されるメモリセル１４ａは、行線１６と列線セグメント１８ａとの間に結合される。段２２に示されるメモリセル１４ｂは、列線セグメント１８ｂと行線１６ａとの間に結合される。段２４に示されるメモリセル１４ｃは、行線１６ｂと列線セグメント１８ｂとの間に結合される。例示された実施形態では、各列線セグメント１８および行線１６は、ある特定のメモリセル１４と交差する。
【００１５】
例示された実施形態は、本発明の範囲をよりわかりやすく例示するために省略されている。当業者であれば、メモリ記憶装置１０が、Ｚ次元（Ｚ方向）内に延在する任意の適当な数の段と、層当たり任意の適当な数のメモリセル１４とを有する他の実施形態において製作され得ることは理解されよう。他の実施形態では、Ｘ次元内に延在する任意の適当な数の行線１６が存在でき、またはＹ次元内に延在する任意の適当な数の列線セグメント１８が存在することができる。
【００１６】
例示された実施形態では、ある特定の列線セグメントスタック２６内の各列線セグメント１８は、対応するスイッチ２８またはスイッチ３０に結合される。隣接する列線セグメント１８ａおよび１８ｂは、同じスイッチ２８または同じスイッチ３０には結合されず、ある特定の行線１６に結合されるメモリセル１４が、スイッチ２８またはスイッチ３０を介して個別に選択され得るようにする。
【００１７】
例示された実施形態では、各メモリセル１４は、制御素子１４２と直列に接続された記憶素子１４１を含む。一実施形態では、記憶素子１４１はアンチヒューズ素子を含む。一実施形態では、制御素子１４２はトンネル接合制御素子を含む。一実施形態では、制御素子はダイオードを含む。
【００１８】
例示された実施形態では、記憶素子１４１は、メモリセル１４の両端にプログラミング電圧を印加し、メモリセル１４の抵抗を変化させることによりプログラミングされる。一実施形態では、プログラミングされる前の記憶素子は、記憶素子１４１および制御素子１４２に読出し電圧が印加される際に第１の抵抗値を示すように構成される。プログラミングされた後の記憶素子１４１は、記憶素子１４１および制御素子１４２に読出し電圧が印加される際に第２の抵抗値を示すように構成される。一実施形態では、プログラミング電圧は１〜３Ｖである。一実施形態では、読出し電圧は１Ｖ未満である。一実施形態では、第１の抵抗値は１ＭΩまたはそれ以上である。一実施形態では、第２の抵抗値は１００ｋΩまたはそれ未満である。一実施形態では、記憶素子は、プログラミングされる前に非導電性であるように構成され、プログラミングされた後に導電性であるように構成される。一実施形態では、メモリセル１４は、メモリセル１４の両端に読出し電圧が印加される際に、ある抵抗値を示すように構成された電気的抵抗性の材料から形成される。他の実施形態では、各メモリセル１４は、制御素子と直列に接続された抵抗を含む。
【００１９】
例示された実施形態では、選択されたメモリセル１４の抵抗状態は、メモリセル１４の両端に読出し電圧を印加し、メモリセル１４に流れる電流を測定することにより判定される。選択されたメモリセル１４の状態または抵抗値を判定するための読出し動作中に、行デコーダ（図示せず）が、行線１６を、これ以降Ｖ＋と呼ばれるある電位に結合することにより、行線１６を選択する。全ての選択されていない行線１６は、これ以降Ｖａと呼ばれる仮想グランド電圧に結合される。列線セグメント１８に対応するトランジスタ２８またはトランジスタ３０のゲート、および選択されたメモリセル１４のベース列線３６は、正の電圧を印加され、対応する列線セグメント１８が対応するベース列線３６に結合される。読出し動作中に、センス増幅器３８は、ベース列線３６を電位Ｖａに保持する。選択されたメモリセル１４は、電圧Ｖａである列線セグメント１８と、電圧Ｖ＋である選択された行線１６との間に結合されるので、メモリセル１４および対応するベース導線３６を通って、対応するセンス増幅器３８までセンス電流が流れる。センス増幅器３８は、流れた電流に基づいて、選択されたメモリセル１４の状態を与えるように構成される。
【００２０】
例示された実施形態では、選択されていない行線１６、ならびに選択されたベース列線３６および列線セグメント１８は、読出し動作中に電圧Ｖａに保持され、意図されない漏れ電流が、読出し動作中にセンス増幅器３８に結合されるのを抑える。種々の実施形態において、ある特定の列線セグメントスタック２６内の列線セグメント１８の数、およびその特定の列線セグメント１８に結合されるメモリセル１４の数は、読出し動作中にセンス増幅器３８に結合される漏れ電流を制限するように最適化される。
【００２１】
図３は、列線セグメントスタック２６の１つの典型的な実施形態を示す斜視図である。図３は、２６ａ、２６ｂおよび２６ｃにおいて３つの列線セグメントスタックを示す。行線１６ａおよび１６ｂはそれぞれ、メモリセル１４の上側または下側のいずれかと交差する導電性材料から形成された導体のアレイである。列線セグメント１８ａおよび１８ｂは、それぞれ導体のアレイであり、メモリセル１４の上側または下側のいずれかと交差する導電性材料から形成される。図３は、各メモリセル１４が１つの行線１６と１つの列線セグメント１８とによって交差されることを示す。他の実施形態では、本発明の範囲内で、対応するメモリセル１４を有する、列線セグメント１８および行線１６の他の適切な構成が使用されてもよい。
【００２２】
図４Ａおよび図４Ｂは、本発明によるメモリ記憶装置において用いられるメモリセル１４の第１の実施形態を示す断面図である。図４Ａおよび図４Ｂは、各メモリセル１４が行線１６および列線セグメント１８によって横切られ、それらに電気的に結合されることを示す。種々の実施形態におけるメモリセルは、上側において列線セグメント１８に、下側において行線１６に電気的に結合されるか、または下側において列線セグメント１８に、上側において行線１６に電気的に結合される。
【００２３】
図４Ａは、電極４１を介してトンネル接合制御素子１４２に電気的に結合されたトンネル接合記憶素子１４１を示す。制御素子１４２は、電極４２を介して列線セグメント１８に電気的に結合される。記憶素子１４１は、電極４０を介して、行線１６に電気的に結合される。電極４０、４１および４２は、制御素子１４２および記憶素子１４１への低抵抗コンタクトを提供し、メモリセル１４を介して流れる電流に対する意図しない抵抗を最小限に抑える。他の実施形態では、電極４０、４１、または４２は使用されない。
【００２４】
図４Ｂは、線４Ｂ−４Ｂに沿って見た図４Ａの断面を示し、行線１６が第１次元内に延在し、列線セグメント１８が第２次元内に延在することを示す。この場合、例示された実施形態において第１次元および第２次元は垂直である。他の実施形態では、行線１６および列線セグメント１８は垂直ではない。種々の実施形態において、図４Ａと図４Ｂに示されるプロセスは繰り返されて、多数の層が積み重ねられ、列線セグメントスタック２６が形成される。
【００２５】
図５は、本発明によるメモリ記憶装置に用いられるメモリセル１４の第２の実施形態を示す断面図である。例示された実施形態では、行線１６は、アルミニウムのような導電性薄膜から形成され、堆積およびエッチングされて行線１６が画定される。行線１６上には平坦な誘電体層６２が形成される。
【００２６】
例示された実施形態では、誘電体層６２が形成された後に、エッチングステップが実施されて、エッチングされたバイア領域６４が画定される。バイア領域６４の底部に露出された行線１６が酸化され、酸化物部分６０が形成される。種々の実施形態において、酸化物部分６０は自己酸化を通して形成されるか、熱的に成長されるか、または堆積される。一実施形態では、酸化物部分６０は、１０ｎｍ（１００オングストローム）未満の厚みを有する。他の実施形態では、酸化物部分６０は、５ｎｍ（５０オングストローム）未満の厚みを有する。酸化物部分６０が形成された後に、誘電体層６２上に導電性薄膜金属層６６が堆積され、開口した、エッチングされたバイア領域６４が満たされて、誘電体層が完成する。ＣＭＰステップが実施されて、金属層６６の一部が除去され、露出された端部６８が画定される。次に、平坦化された表面上に、露出された端部６８の上に重なる部分７０を含む酸化物層７２が形成される。導電性薄膜が堆積およびエッチングされて、列線セグメント１８が画定され、列線１８上に誘電体充填物層７４が形成される。種々の実施形態において、図５に示されるプロセスが繰り返されて、多数の層が積み重ねられ、列線セグメントスタック２６が形成される。
【００２７】
種々の実施形態において、行線１６および列線セグメント１８は、アルミニウム、銅、シリサイドまたは合金、または他の適切な導電性金属または半導体材料から形成される。種々の実施形態において、酸化物層７２は、限定はしないが、酸化物−窒化物−酸化物（ＯＮＯ）、五酸化タンタル（Ｔａ２Ｏ５）、プラズマシリコン窒化物（Ｐ−ＳｉＮｘ）、酸化チタン、酸化ゲルマニウム、堆積された酸化物、成長させた酸化物を含む任意の化学気相成長（ＣＶＤ）誘電体、または任意の他の適切な誘電体材料を含む、任意の適切な絶縁性材料から形成される。種々の実施形態において、誘電体層６２および誘電体層７４は、限定はしないが、ウエットまたはドライ二酸化シリコン（ＳｉＯ２）、窒化シリコンを含む窒化物材料、テトラエチルオルソシリケート（ＴＥＯＳ：Ｓｉ（ＯＣ２Ｈ５）４）、反応器内でＴＥＯＳガスを分解することから生じる堆積物によって形成される酸化物を含むＴＥＯＳ系酸化物、ホウ素燐ケイ酸ガラス（ＢＰＳＧ）、燐ケイ酸ガラス（ＰＳＧ）、ホウケイ酸ガラス（ＢＳＧ）、ポリアミドフィルム、酸窒化物、スピンオングラス（ＳＯＧ）、堆積された酸化物または成長させた酸化物を含む任意の化学気相成長（ＣＶＤ）誘電体、任意の物理気相成長（ＰＶＤ）誘電体、またはスパッタリングされた誘電体を含む適切な絶縁性材料から形成される。
【００２８】
例示された実施形態では、行線１６、酸化物部分６０および金属層６６は、制御素子１４２を形成する。例示された実施形態では、金属層６６、酸化物部分７０および列線セグメント１８は、記憶素子１４１を形成する。記憶素子１４１は、電子トンネル現象を用いて、記憶構造を形成する。例示された実施形態では、電子トンネル現象は、直接的なトンネル現象とすることができ、それにより最小限の酸化物層の厚みを必要とする。種々の実施形態において、酸化物層の厚みは、約０．５〜５ｎｍ（５〜５０オングストローム）の範囲にある。他の実施形態では、他の適切な酸化物層の厚みを用いることができる。一実施形態では、記憶素子１４１はアンチヒューズ素子である。他の実施形態では、記憶素子１４１は、誘電体破壊の動作態様のような機構を用いて、記憶構造を形成する。
【００２９】
種々の実施形態では、メモリセルを読み出す場合のように、酸化物部分７０に低電位がかけられているとき、酸化物部分７０に流れる電流は、低いマイクロアンペアまたはナノアンペアの範囲内にすることができ、その結果として、電力散逸が低減される。酸化物部分７０を貫通するフィラメントを形成することにより記憶素子１４１がプログラミングされるとき、その電流は高いナノアンペア〜マイクロアンペアの範囲内にすることができる。この電流レベルの差は、酸化物部分７０が論理「０」状態を有するようにプログラミングされているか、または論理「１」状態を有するようにプログラミングされているかを検出するための非常に良好な信号対雑音比を生成する。例示された電流範囲は、０．１８μｍプロセス形状寸法の場合の近似的な電流範囲であるが、実際の電流範囲は、実際に用いられるプロセスの形状寸法に応じて変更することができる。
【００３０】
種々の実施形態において、記憶素子１４１をプログラミングする場合のような、より高い電位のとき、トンネル電流の結果として、酸化物部分７０には、より多くの電流が流れることができる。トンネル電流は、記憶素子１４１を局所的に加熱する電子の流れを生成し、それにより酸化物部分７０を貫通する導電性フィラメントが形成される。導電性フィラメントは、溶融場所を加熱するのに十分なエネルギーが酸化物部分７０のバリアにかけられ、結果として、酸化物部分７０の状態が永久的に変更される際に形成される。他の実施形態では、酸化物部分７０は、トンネル接合素子ではなく、誘電体破壊素子になるように処理され得る。
【００３１】
図６は、本発明によるメモリ記憶装置において用いられるメモリセル１４の第３の実施形態を示す断面図である。メモリセル１４の構成は、図５の実施形態に類似しているが、図６の例は、状態変化層７６を含む点が異なる。本発明による読出し／書込み可能な（または書込み／消去／書込み可能な）状態変化層のために、多くの適切な相変化材料を用いることができる。一実施形態では、テルル化ゲルマニウム（ＧｅＴｅ）が使用される。ＧｅＴｅは、適切な速度で加熱および冷却ステップを受けることにより、半導体（アモルファス）状態から金属（結晶）状態に可逆的に変化することができる。一実施形態では、ＧｅＴｅは、半導体状態のときにｐ形になるようにドーピングされる。ＧｅＴｅがｎ形半導体層上に堆積されるとき、金属状態のＧｅＴｅと比べると、接合を横切って動かされるキャリアの数において大きな差異が観測される。種々の実施形態において、ＧｅＴｅまたは他の適切な相変化材料を用いるとき、そのメモリセルは、読出し−書込み可能になるか、または書込み、消去および書込みを行うことができる。他の実施形態では、限定はしないが、ＧａＳｂ、ＩｎＳｂ、ＩｎＳｅ、Ｓｂ２Ｔｅ３、Ｇｅ２Ｓｂ２Ｔｅ５、ＩｎＳｂＴｅ、ＧａＳｅＴｅ、ＳｎＳｂ２Ｔｅ４、ＩｎＳｂＧｅ、ＡｇＩｎＳｂＴｅ、（ＧｅＳｎ）ＳｂＴｅ、ＧｅＳｂ（ＳｅＴｅ）、Ｔｅ８１Ｇｅ１５Ｓｂ２Ｓ２およびＧｅＳｂＴｅを含む他の相変化材料を用いることができる。
【００３２】
他の実施形態では、メモリセル１４を構成するために、代替の状態変化技術を用いることができる。これらの技術は、限定はしないが、ＬｅＣｏｍｂｅｒスイッチまたはシリサイドスイッチを含む。ＬｅＣｏｍｂｅｒスイッチは、行線１６または列線セグメント１８のような金属導体上にアモルファス真性シリコンの薄い層を堆積することにより形成される。その導体は、クロム（Ｃｒ）を含む多数の適切な材料によって形成され得る。アモルファス真性シリコンの薄い層が堆積された後、金（Ａｇ）のような別個の金属がアモルファス真性シリコンの層上に堆積される。ＬｅＣｏｍｂｅｒスイッチは、プログラミングされる前には、逆方向バイアスをかけられたトンネルダイオードとして機能する。ＬｅＣｏｍｂｅｒスイッチは、アモルファスシリコンを通る集中度の高い電界を生成し、導電性経路を形成することによりプログラミングされる。
【００３３】
シリサイドスイッチは、交互に積み重ねられた薄膜がプログラミングされるときに異なる抵抗を示すように、シリコンと遷移金属の薄い層とを交互に積み重ねることにより形成される。一般に、シリサイドスイッチのプログラミングプロセスは不可逆的である。書込みを行う前、積み重ねられたシリコンおよび遷移金属層は第１の抵抗を有する。選択されたメモリセルに電流を流すために、適切な行線および列線が選択される。選択されたメモリセルに流れる電流は、ジュール熱を生成し、それによりシリサイド化反応が誘発されて、完了する。集中した電界を印加することにより、電流が集束し、ジュール熱が小領域に集中し、それによりプログラミングが完了されるようになる。シリサイド化反応によって、選択されたメモリセルの抵抗が、より低い値に変化する。プログラミングされたメモリセルを読み出すために、そのメモリセルにわずかなセンス電流が供給され、メモリセルの両端の電圧降下が測定される。種々の実施形態において、限定はしないが、Ｎｉ２Ｓｉ、ＮｉＳｉ、ＮｉＳｉ２、Ｐｄ２Ｓｉ、ＰｄＳｉ、Ｐｔ２ＳｉおよびＰｔＳｉを含む多くの適切なシリサイド化合物を用いることができる。他の実施形態では、シリコンとの種々の化合物において、限定はしないが、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｚｒ、Ｎｂ、Ｍｏ、Ｒｈ、Ｈｆ、Ｔａ、ＷおよびＩｒを含む他の遷移金属を用いることができる。種々の実施形態において、図６に示されたプロセスは、多数の層を積み重ねるために繰り返されて、列線セグメントスタック２６が形成される。
【００３４】
図７は、列線セグメントスタック２６の第１の典型的な実施形態を示す断面図である。図７は、３６ａにおいて示されるベース導線に対応する２つの列線セグメントスタック２６ａを示す。行線１６は第１次元内に延在し、１６ａ〜１６ｃで示される。列線セグメント１８は第２次元内に延在し、１８ａ〜１８ｄで示される。メモリセルアレイ１４ａ〜１４ｆは、列線セグメント１８ａ〜１８ｄと交差し、各列線セグメント１８が少なくとも１つのメモリセル１４と交差するようにする。各メモリセル１４は、固有の行線１６によって交差される。例示された実施形態では、導電性ピラーまたは導電性バイア３２ａおよび３４ａが列線セグメント１８に結合され、各列線セグメント１８が、同じ行線１６と交差しないメモリセル１４と交差するようにする。行線１６、列線セグメント１８およびメモリセル１４の相互接続構成によって、各メモリセル１４が固有の行線１６および列線セグメント１８によって交差され、対応する選択スイッチ２８ａまたは選択スイッチ３０ａを介して選択されるようになる。
【００３５】
図８は、列線セグメントスタック２６の第２の典型的な実施形態を示す断面図である。図８は、図７の実施形態に類似した列線セグメントスタック２６ａのための相互接続構成を示すが、各列線セグメント１８が３つのメモリセル１４と交差する点が異なり、図７に示される実施形態では、各列線セグメント１８は６つのメモリセル１４と交差する。図８に示された実施形態では、読出し動作中に選択スイッチ２８ａまたは３０ａを介してセンス増幅器３８に結合される意図しない漏れ電流の量は少ない。なぜなら、各列線セグメント１８が、図７に示された６つのメモリセル１４ではなく、３つのメモリセルと交差するためである。他の実施形態では、他の適切な数の列線セグメント１８が用いられる場合もある。図７および図８に示された実施形態は、他の実施形態において１つの列線セグメント１８と交差する、それぞれ６つのメモリセル１４および３つのメモリセル１４を示すが、許容され得る漏れ電流のレベルに応じて、他の適切な数のメモリセルが各列線セグメント１８と交差することができる。
【００３６】
図９は、図８に示された第２の典型的な実施形態の平面図である。図９は、列線セグメントスタック２６ａ〜２６ｄを示しており、導電性ピラーまたは導電性バイア３４が、列線セグメント１８を、列線セグメントスタック２６間の隣接する列線セグメント１８に結合する。各列線セグメントスタック２６は、列線セグメント１８ｄに垂直な３つの行導体１６ｃを含む。列線セグメント１８ｄは、対応する列線セグメント１８ａ〜１８ｃに位置合わせされる。各メモリセル１４ｆは、行線１６と列線セグメント１８とによって交差される。
【００３７】
図１０は、先に図示され、説明された３次元メモリ記憶装置を組み込む本発明によるメモリキャリア８０の配置図である。例示された実施形態では、メモリキャリア８０は、１つまたは複数のメモリ記憶装置８２を含む。種々の実施形態において、メモリキャリア８０は、限定はしないが、ＰＣＭＣＩＡ、ＰＣカード、スマートメモリ、セキュアデジタル（ＳＤ）、マルチメディアカード（ＭＭＣ）、メモリスティック、デジタルフィルム、ＡＴＡおよびコンパクトフラッシュ（登録商標）を含む任意の適切なメモリカードフォーマットを用いることができる。例示された実施形態では、メモリキャリア８０は、メモリキャリア８０のために適したコネクタとの機械的および電気的接触の両方を提供する機械的インターフェース８４を含む。別の実施形態では、電気的インターフェース８６が機械的インターフェース８４上の電気的コンタクトと電気的に結合し、メモリ記憶装置８２のためのセキュリティ、アドレスデコーディング、電圧変換または書込み保護を含む適切な機能を提供する。種々の実施形態において、メモリキャリア８０は、メモリ記憶装置８２、電気的インターフェース８６および機械的インターフェース８４を物理的に支持するプリント回路基板またはセラミック基板とすることができる。
【００３８】
図１１は、先に図示され、説明された３次元メモリ記憶装置を組み込む本発明による電子装置のブロック図である。図１１に示される実施形態では、電子装置はコンピュータシステム９０である。例示された実施形態では、マイクロプロセッサ９２がメモリ記憶装置９４に結合される。種々の実施形態では、メモリ記憶装置９４を用いて、コンピュータ実行可能命令および／またはユーザデータが保持される。メモリ記憶装置９４のための他の応用形態は、ＢＩＯＳメモリ、ＤＲＡＭメモリ、ＲＯＭまたは種々のレベルの内部または外部キャッシュメモリを含むことができる。例示された実施形態では、マイクロプロセッサ９２は、ハードディスクドライブ、フロッピー（登録商標）ドライブ、ＣＤ／ＤＶＤドライブ、テープドライブ、または他の適切な大容量記憶装置とすることができる記憶装置９６に接続される。マイクロプロセッサ９２およびメモリ回路９４はいずれも、本発明による１つまたは複数のメモリ記憶装置を含むことができる。例示された実施形態では、マイクロプロセッサ９２は、本発明によるメモリ記憶装置を含むことができる表示装置９８に接続される。種々の実施形態では、本発明のメモリ記憶装置は、コンピュータシステム９０内の多くのメモリ記憶アプリケーション領域内に含まれ得る。
【００３９】
図１２は、先に図示され、説明された３次元メモリ記憶装置を組み込む本発明による組込み型メモリアレイ１００の部分斜視図である。例示された実施形態では、組込み型メモリアレイ１００は、ダイ面積を最小限に抑えるために、マイクロプロセッサ１０４の上側に形成される。マイクロプロセッサ１０４は、水平な基板表面を形成する。メモリアレイ１００は、組込み型メモリアレイ１００を形成するために、メモリセル１４の１つまたは複数の垂直層１０２から構成されることが好ましい。マイクロプロセッサ１０２は、ボンディングワイヤ１０８を介してパッケージ１０６に電気的に取り付けられる。他の実施形態では、テープオートメーティッドボンディング（ＴＡＢ）のような他の適切なパッケージング技術を用いることができる。
【００４０】
好ましい実施形態を説明するために、本明細書では特定の実施形態が図示および説明されてきたが、本発明の範囲から逸脱することなく、図示および説明された特定の実施形態の代わりに、種々の代替および／または等価な実施形態が用いられ得ることは当業者には理解されよう。化学、機械、電気機械、電気およびコンピュータ分野の熟練者であれば、本発明が非常に幅広い実施形態において実施され得ることは容易に理解されよう。本特許出願は、本明細書において説明された好ましい実施形態の任意の適応形態または変形形態を網羅することが意図されている。したがって、本発明は、特許請求の範囲およびその等価物によってのみ制限されることが明らかに意図されている。
【００４１】
【発明の効果】
本発明によれば、メモリセル密度が大きく、漏れ電流が小さい、改善されたメモリを実現することができる。
【図面の簡単な説明】
【図１】
本発明によるメモリ記憶装置の１つの典型的な実施形態を示す図である。
【図２】制御素子と直列に接続された記憶素子を含むメモリセルを有するメモリ記憶装置の１つの典型的な実施形態を示す概略図である。
【図３】列線セグメントスタックの１つの典型的な実施形態を示す斜視図である。
【図４Ａ】本発明によるメモリ記憶装置において用いられるメモリセルの第１の実施形態を示す断面図である。
【図４Ｂ】本発明によるメモリ記憶装置において用いられるメモリセルの第１の実施形態を示す断面図である。
【図５】本発明によるメモリ記憶装置において用いられるメモリセルの第２の実施形態を示す断面図である。
【図６】本発明によるメモリ記憶装置において用いられるメモリセルの第３の実施形態を示す断面図である。
【図７】列線セグメントスタックの第１の典型的な実施形態を示す断面図である。
【図８】列線セグメントスタックの第２の典型的な実施形態を示す断面図である。
【図９】図８に示される第２の典型的な実施形態の平面図である。
【図１０】先に図示され、説明された３次元メモリ記憶装置を組み込む本発明によるメモリキャリアの配置図である。
【図１１】先に図示され、説明された３次元メモリ記憶装置を組み込む本発明による電子装置のブロック図である。
【図１２】先に図示され、説明された３次元メモリ記憶装置を組み込む本発明による組込み型メモリアレイの部分斜視図である。
【符号の説明】
１０　メモリ記憶装置
１４　メモリセル
１６　行線
１８　列線セグメント
２８、３０　スイッチ
３２　導電性ピラー
３４　導電性バイア
３６　ベース列線
３８　センス増幅器
１４１　記憶素子
１４２　制御素子
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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