(57)【要約】      （修正有）【課題】小面積で高集積化に適した半導体記憶素子、半導体記憶装置及びその制御方法を提供する。【解決手段】ソース、ドレイン領域を有し、該ドレイン領域７７は、絶縁膜を介してソース領域７６の上あるいは下に設けられ、該ソース領域は、チャネル領域７８を介してドレイン領域と接続され、該チャネル領域は、ゲート絶縁膜８１を介してゲート電極８０と接続され、チャネル領域近傍にキャリア閉じ込め領域７９を有し、上記キャリア閉じ込め領域にキャリアを保持することにより半導体素子のしきい電圧を変化させることで記憶を行なう半導体記憶素子。【選択図】図１
2004328005.tif 000002
【特許請求の範囲】
【請求項１】
ソース、ドレイン領域を有し、
該ドレイン領域は、絶縁膜を介してソース領域の上あるいは下に設けられ、
該ソース領域は、チャネル領域を介してドレイン領域と接続され、
該チャネル領域は、ゲート絶縁膜を介してゲート電極と接続され、
チャネル領域近傍にキャリア閉じ込め領域を有し、
上記キャリア閉じ込め領域にキャリアを保持することにより半導体素子のしきい電圧を変化させることで記憶を行なうことを特徴とする半導体記憶素子。
【請求項２】
請求項１に記載の半導体素子において、
キャリア閉じ込め領域が短径の平均が１０ｎｍ以下の半導体又は金属の微小粒からなることを特徴とする半導体記憶素子。
【請求項３】
請求項１に記載の半導体素子において、
チャネル領域が厚さ平均１０ｎｍ以下の半導体薄膜からなることを特徴とする半導体記憶素子。
【請求項４】
ソース領域と、二つのドレイン領域を有し
上記ソース領域と、二つのドレイン領域は各々絶縁膜を介してドレイン領域、ソース領域、ドレイン領域の順に上下に設けられ、
該ソース領域は、チャネル領域を介して各々のドレイン領域と接続され、
該チャネル領域は、ゲート絶縁膜を介してゲート電極と接続され、
チャネル領域近傍にキャリア閉じ込め領域を有し、
上記キャリア閉じ込め領域にキャリアを保持することにより半導体素子のしきい電圧を変化させることで記憶を行なうことを特徴とする半導体記憶素子。
【請求項５】
ソース、ドレイン領域を有し、
互いに絶縁膜を介して上下に設けられた複数のゲート電極を有し、
絶縁膜を介して上記ゲート電極側面に設けられたチャネル領域を有し、
該ソース領域は、チャネル領域を介してドレイン領域と接続され、
チャネル領域近傍にキャリア閉じ込め領域を有し、
上記キャリア閉じ込め領域にキャリアを保持することにより半導体素子のしきい電圧を変化させることで記憶を行ない、
キャリア閉じ込め領域が短径の平均が１０ｎｍ以下の半導体又は金属の微小粒からなることを特徴とする半導体記憶素子。
【請求項６】
ソース、ドレイン領域を有し、
互いに絶縁膜を介して上下に設けられた複数のゲート電極を有し、
絶縁膜を介して上記ゲート電極側面に設けられたチャネル領域を有し、
該ソース領域は、チャネル領域を介してドレイン領域と接続され、
チャネル領域近傍にキャリア閉じ込め領域を有し、
上記キャリア閉じ込め領域にキャリアを保持することにより半導体素子のしきい電圧を変化させることで記憶を行ない、
チャネル領域が厚さ平均１０ｎｍ以下の半導体薄膜からなることを特徴とする半導体記憶素子。
【請求項７】
ソース、ドレイン領域を有し、
互いに絶縁膜を介して上下に設けられた複数のゲート電極を有し、
絶縁膜を介して上記ゲート電極側面に設けられたチャネル領域を有し、
該ソース領域は、チャネル領域を介してドレイン領域と接続され、
１素子で上記複数のゲート電極の数以上のビット数の情報を記憶することを特徴とする半導体記憶素子。
【請求項８】
ソース、ドレイン領域を有し、
該ドレイン領域は、絶縁膜を介してソース領域の上あるいは下に設けられ、
該ソース領域は、チャネル領域を介してドレイン領域と接続され、
該チャネル領域は、ゲート絶縁膜を介してゲート電極と接続され、
チャネル領域近傍にキャリア閉じ込め領域を有し、
上記キャリア閉じ込め領域にキャリアを保持することにより半導体素子のしきい電圧を変化させることで記憶を行ない、
上記ソース領域とドレイン領域の間の絶縁膜とは異なる材料からなる絶縁膜が上記ソース領域とドレイン領域のいずれにも接していることを特徴とする半導体記憶素子。
【請求項９】
ソース、ドレイン領域を有し、
該ドレイン領域は、絶縁膜を介してソース領域の上あるいは下に設けられ、
該ソース領域は、チャネル領域を介してドレイン領域と接続され、
該チャネル領域は、ゲート絶縁膜を介してゲート電極と接続され、
チャネル領域近傍にキャリア閉じ込め領域を有し、
上記キャリア閉じ込め領域にキャリアを保持することにより半導体素子のしきい電圧を変化させることで記憶を行なう半導体素子において、
上記ソース領域及びドレイン領域の形成後に材料の異なる少なくとも二種の絶縁膜を形成する工程を有し、
上記少なくとも二種の絶縁膜を形成する工程の後にソース領域又はドレイン領域を露出させるエッチング工程を有し、
上記エッチング工程の後にチャネル領域を形成するための堆積またはエピタキシャル成長工程を有することを特徴とする半導体記憶素子。
【請求項１０】
絶縁膜上にソース、ドレイン領域を有し、
該ドレイン領域は、絶縁膜を介してソース領域の上あるいは下に設けられ、
該ソース領域は、チャネル領域を介してドレイン領域と接続され、
該チャネル領域は、ゲート絶縁膜を介してゲート電極と接続され、
チャネル領域近傍にキャリア閉じ込め領域を有し、
上記キャリア閉じ込め領域にキャリアを保持することにより半導体素子のしきい電圧を変化させることで記憶を行ない、
上記ソース領域、ドレイン領域のうち最も下に設けられた領域が、金属を介さずに半導体基板の一部と電気的に接触していることを特徴とする半導体素子。
【請求項１１】
請求項１から４、８から１０のいずれかに記載の半導体素子において、
上記ソース領域、ドレイン領域を同じレジストパターンによって一括して加工する工程を有することを特徴とする半導体素子。
【請求項１２】
請求項１１に記載の半導体素子において、
上記ソース領域、ドレイン領域のうち最も上に設けられた領域の形成工程の前に、上記最も上に設けられた領域以外のソース領域又はドレイン領域をエッチングする工程を有することを特徴とする半導体記憶素子。
【請求項１３】
請求項５から７のいずれかに記載の半導体素子において、
上記複数のゲート電極を同じレジストパターンによって一括して加工する工程を有することを特徴とする半導体素子。
【請求項１４】
請求項１１または１２のいずれかに記載の半導体記憶素子において、
上記ソース領域及びドレイン領域の一括加工よりも前に、ソース領域及びドレイン領域のうち最も上に位置する層の上に絶縁層を形成する工程を有することを特徴とする半導体素子。
【請求項１５】
請求項１３に記載の半導体記憶素子において、
上記複数のゲート電極の一括加工よりも前に、複数のゲート電極のうち最も上に位置する層の上に絶縁層を形成する工程を有することを特徴とする半導体素子。
【請求項１６】
請求項１から１５のいずれかに記載の半導体素子において、
同じゲート電極によって制御される、互いに分離された複数のチャネル領域を有することを特徴とする半導体素子。
【請求項１７】
請求項１から１６のいずれかに記載の半導体素子において、
チャネル領域と記憶領域が一体に形成されていることを特徴とする半導体素子。
【請求項１８】
請求項１から１６のいずれかに記載の半導体素子において、
チャネルと記憶領域が別々に形成されていることを特徴とする半導体素子。
【請求項１９】
請求項３、４、６から１８のいずれかに記載の半導体素子において、
キャリア閉じ込め領域が短径の平均が１０ｎｍ以下の半導体又は金属の微小粒からなることを特徴とする半導体記憶素子。
【請求項２０】
請求項２、５、１１から１９のいずれかに記載の半導体素子において、
キャリア閉じ込め領域を形成する半導体又は金属の微小粒が複数個であることを特徴とする半導体記憶素子。
【請求項２１】
請求項１から２０のいずれかに記載の半導体記憶素子において、
上記ソース領域又はドレイン領域の少なくとも一つが半導体基板内に設けられていることを特徴とする半導体記憶素子。
【請求項２２】
請求項１から２１のいずれかに記載の半導体記憶素子において、
上記ソース領域又はドレイン領域が多結晶シリコンよりなることを特徴とする半導体記憶素子。
【請求項２３】
請求項１から２２のいずれかに記載の半導体素子において、
実効的なチャネル領域の幅の最小値が２０ｎｍ以下であることを特徴とする半導体素子。
【請求項２４】
請求項１から２３のいずれかに記載の半導体素子において、
キャリア閉じ込め領域作製のために厚さ１０ｎｍ以下の非晶質の薄膜を形成する工程を有することを特徴とする半導体素子。
【請求項２５】
請求項１から２４のいずれかに記載の半導体素子において、
チャネル領域とキャリア閉じ込め領域の間の材料と、キャリア閉じ込め領域とゲート電極との間の材料が異なることを特徴とする半導体素子。
【請求項２６】
請求項１、２、４、５、７から２５のいずれかに記載の半導体素子において、  チャネル領域が厚さ平均１０ｎｍ以下の半導体薄膜からなることを特徴とする半導体記憶素子。
【請求項２７】
請求項３、６、２６のいずれかに記載の半導体素子を複数個配置し、
上記複数個の半導体素子のチャネル領域の半導体薄膜がエッチングによって分離されていないことを特徴とする半導体記憶装置。
【請求項２８】
請求項５から７、１３、１５のいずれかに記載の半導体素子において、
上記複数のゲート電極で制御される各々のチャネル領域の半導体薄膜がエッチングによって分離されていないことを特徴とする半導体記憶素子。
【請求項２９】
請求項１から２６、２８のいずれかに記載の半導体素子を複数個配置し、
上記複数個の半導体素子をワード線とデータ線によって制御することを特徴とする半導体記憶装置。
【請求項３０】
請求項２７記載の半導体記憶装置において、
上記複数個の半導体素子をワード線とデータ線によって制御することを特徴とする半導体記憶装置。
【請求項３１】
請求項２９、３０のいずれかに記載の半導体記憶装置において、
上記複数個の半導体素子をワード線とデータ線によって制御することを特徴とする半導体記憶装置。
【請求項３２】
請求項１から２０、２２から２６、２９のいずれかに記載の半導体素子を積層状に二段以上形成することを特徴とする半導体記憶装置。
【請求項３３】
請求項１から２８、３０のいずれかに記載の半導体素子を同一面内に複数個配置し、
上記半導体素子を複数個配置した構造を積層状に二段以上形成し、
上記複数個の半導体素子をワード線とデータ線によって制御することを特徴とする半導体記憶装置。
【請求項３４】
請求項４に記載の半導体素子を複数個配置し、
上記半導体素子のゲート領域を互いに接続し、
上記半導体素子の互いに上下の位置関係にある二つのドレイン領域を各々選択トランジスタを介して同じデータ線に接続し、
上記複数の半導体素子を上記データ線と上記接続したゲート領域によって制御することを特徴とする半導体記憶装置。
【請求項３５】
請求項２９から３３のいずれかに記載の半導体記憶装置において、
上記半導体記憶装置を構成する半導体記憶素子の、互いに上下の位置関係にある少なくとも二つのドレイン領域が各々選択トランジスタを介して同じデータ線に接続されていることを特徴とする半導体記憶装置。
【請求項３６】
ソース線と二本のローカルデータ線とグローバルデータ線を有し、
上記ソース線と二本のローカルデータ線が、各々絶縁膜を挟んでローカルデータ線、ソース線、ローカルデータ線の順に上下に設けられ、
上記ソース線とローカルデータ線を隔てる絶縁膜側面にチャネル領域を有し、該ソース線は、該チャネル領域を介して上下のローカルデータ線と接続され、
上記チャネル領域近傍に周囲をポテンシャルバリアで囲まれた、キャリア閉じ込め領域を有し、
上記チャネル領域は、ゲート絶縁膜を介してワード線と接続され、
上記ローカルデータ線とワード線の交点あたり上下二つの半導体記憶素子が形成され、
上記半導体記憶素子は上記キャリア閉じ込め領域にキャリアを保持することによりしきい電圧を変化させることで記憶を行ない、
上記ローカルデータ線とワード線を複数並べることで半導体記憶素子が行列状に並べられた半導体記憶装置において、
上記上下二本のローカルデータ線が各々異なるゲート電極を有する選択トランジスタを介して同じグローバルデータ線に接続されており、
上記上下二本のローカルデータ線と選択トランジスタを接続するコンタクト孔の間に、
グローバルデータ線と選択トランジスタを接続するコンタクト孔が位置することを特徴とする半導体記憶装置。
【請求項３７】
ソース線と二本のローカルデータ線とグローバルデータ線を有し、
上記ソース線と二本のローカルデータ線が、各々絶縁膜を挟んでローカルデータ線、ソース線、ローカルデータ線の順に上下に設けられ、
上記ソース線とローカルデータ線を隔てる絶縁膜側面にチャネル領域を有し、該ソース線は、該チャネル領域を介して上下のローカルデータ線と接続され、
上記チャネル領域近傍に周囲をポテンシャルバリアで囲まれた、キャリア閉じ込め領域を有し、
上記チャネル領域は、ゲート絶縁膜を介してワード線と接続され、
上記ローカルデータ線とワード線の交点あたり上下二つの半導体記憶素子が形成され、
上記半導体記憶素子は上記キャリア閉じ込め領域にキャリアを保持することによりしきい電圧を変化させることで記憶を行ない、
上記ローカルデータ線とワード線を複数並べることで半導体記憶素子が行列状に並べられた半導体記憶装置において、
上記上下二本のローカルデータ線が各々異なるゲート電極を有し、しかも拡散層の共有構造を有する選択トランジスタを介して同じグローバルデータ線に接続されており、
上記共有する拡散層とグローバルデータ線の接続孔が、少なくとも一つのローカルデータ線を貫通することを特徴とする半導体記憶装置。
【請求項３８】
ソース線とデータ線を有し、
上記ソース線とデータ線が絶縁膜を挟んで互いに上下に設けられ、
上記ソース線とデータ線を隔てる絶縁膜側面にチャネル領域を有し、
該ソース線は、該チャネル領域を介してデータ線と接続され、
上記チャネル領域近傍に周囲をポテンシャルバリアで囲まれた、キャリア閉じ込め領域を有し、
上記チャネル領域は、ゲート絶縁膜を介してワード線と接続され、
上記データ線とワード線の交点に半導体記憶素子が形成され、
上記半導体記憶素子は上記キャリア閉じ込め領域にキャリアを保持することによりしきい電圧を変化させることで記憶を行ない、
上記データ線とワード線を複数並べることで半導体記憶素子が行列状に並べられた半導体記憶装置において、
上記データ線に平行でかつ同一の材料で形成され、
実質的にデータ線と同じ線幅を持ち、
情報の記憶に用いないダミーデータ線を有することを特徴とする半導体記憶装置。
【請求項３９】
ソース線とデータ線を有し、
上記ソース線とデータ線が絶縁膜を挟んで互いに上下に設けられ、
上記ソース線とデータ線を隔てる絶縁膜側面にチャネル領域を有し、
該ソース線は、該チャネル領域を介してデータ線と接続され、
上記チャネル領域近傍に周囲をポテンシャルバリアで囲まれた、キャリア閉じ込め領域を有し、
上記チャネル領域は、ゲート絶縁膜を介してワード線と接続され、
上記データ線とワード線の交点に半導体記憶素子が形成され、
上記半導体記憶素子は上記キャリア閉じ込め領域にキャリアを保持することによりしきい電圧を変化させることで記憶を行ない、
上記データ線とワード線を複数並べることで半導体記憶素子が行列状に並べられた半導体記憶装置において、
上記ソース線またはデータ線に対するコンタクト孔の内壁に絶縁膜が形成されていることを特徴とする半導体記憶装置。
【請求項４０】
ソース線とデータ線を有し、
上記ソース線とデータ線が絶縁膜を挟んで互いに上下に設けられ、
上記ソース線とデータ線を隔てる絶縁膜側面にチャネル領域を有し、
該ソース線は、該チャネル領域を介してデータ線と接続され、
上記チャネル領域近傍に周囲をポテンシャルバリアで囲まれた、キャリア閉じ込め領域を有し、
上記チャネル領域は、ゲート絶縁膜を介してワード線と接続され、
上記データ線とワード線の交点に半導体記憶素子が形成され、
上記半導体記憶素子は上記キャリア閉じ込め領域にキャリアを保持することによりしきい電圧を変化させることで記憶を行ない、
上記データ線とワード線を複数並べることで半導体記憶素子が行列状に並べられた半導体記憶装置において、
上記ソース線とデータ線を隔てる絶縁膜側面に、堆積された半導体が酸化された絶縁膜を有することを特徴とする半導体記憶装置。
【請求項４１】
絶縁膜上に設けられたソース線とデータ線を有し、
上記ソース線とデータ線が、絶縁膜を挟んで上下に設けられ、
上記ソース線とデータ線を隔てる絶縁膜側面にチャネル領域を有し、
該ソース線は、該チャネル領域を介してデータ線と接続され、
上記チャネル領域近傍に周囲をポテンシャルバリアで囲まれた、キャリア閉じ込め領域を有し、
上記チャネル領域は、ゲート絶縁膜を介してワード線と接続され、
上記キャリア閉じ込め領域にキャリアを保持することにより半導体記憶素子のしきい電圧を変化させることで記憶を行ない、
この他に半導体基板表面に設けられた半導体素子を有する半導体記憶装置において、
上記ソース線およびデータ線の少なくとも一方と、上記半導体基板表面に設けられた半導体素子の拡散層あるいはゲート電極へのコンタクト孔の位置が重なっている構造を有することを特徴とする半導体記憶装置。
【請求項４２】
ソース線とデータ線を有し、
上記ソース線とデータ線が絶縁膜を介して互いに上下に設けられ、
上記ソース線とデータ線を隔てる絶縁膜側面にチャネル領域を有し、
該ソース線は、該チャネル領域を介してデータ線と接続され、
上記チャネル領域近傍に周囲をポテンシャルバリアで囲まれた、キャリア閉じ込め領域を有し、
上記チャネル領域は、ゲート絶縁膜を介してワード線と接続され、
上記データ線とワード線の交点に半導体記憶素子が形成され、
上記半導体記憶素子は上記キャリア閉じ込め領域にキャリアを保持することによりしきい電圧を変化させることで記憶を行ない、
上記データ線とワード線が行列状に並べられた半導体記憶装置において、
データ線と同一材料よりなり，データ線としては用いないダミーパターンを有し，
上記ダミーパターンの上にワード線に対するコンタクト孔が位置する構造を有することを特徴とする半導体記憶装置。
【請求項４３】
ソース線とデータ線を有し、
上記ソース線とデータ線が絶縁膜を介して互いに上下に設けられ、
上記ソース線とデータ線を隔てる絶縁膜側面にチャネル領域を有し、
該ソース線は、該チャネル領域を介してデータ線と接続され、
上記チャネル領域近傍に周囲をポテンシャルバリアで囲まれた、キャリア閉じ込め領域を有し、
上記チャネル領域は、ゲート絶縁膜を介してワード線と接続され、
上記データ線とワード線の交点に半導体記憶素子が形成され、
上記半導体記憶素子は上記キャリア閉じ込め領域にキャリアを保持することによりしきい電圧を変化させることで記憶を行ない、
上記データ線とワード線が行列状に並べられた半導体記憶装置において、
データ線と同一材料よりなり，データ線としては用いないダミーパターンを有し，
上記ダミーパターンの絶縁膜側面に、ダミーパターンの長手方向に長さ１ミクロン以上に渡って半導体膜が存在することを特徴とする半導体記憶装置。
【請求項４４】
ソース線とデータ線を有し、
上記ソース線とデータ線が絶縁膜を挟んで互いに上下に設けられ、
上記ソース線とデータ線を隔てる絶縁膜側面にチャネル領域を有し、
該ソース線は、該チャネル領域を介してデータ線と接続され、
上記チャネル領域近傍に周囲をポテンシャルバリアで囲まれた、キャリア閉じ込め領域を有し、
上記チャネル領域は、ゲート絶縁膜を介してワード線と接続され、
上記データ線とワード線の交点に半導体記憶素子が形成され、
上記半導体記憶素子は上記キャリア閉じ込め領域にキャリアを保持することによりしきい電圧を変化させることで記憶を行ない、
上記データ線とワード線を複数並べることで半導体記憶素子が行列状に並べられた半導体記憶装置において、
上記半導体記憶素子の記憶情報の読み出し回路の電源線がワード線と平行であることを特徴とする半導体記憶装置。
【請求項４５】
ソース線とローカルデータ線とグローバルデータ線を有し、
上記ソース線とローカルデータ線が、絶縁膜を挟んで上下に設けられ、
上記ソース線とローカルデータ線を隔てる絶縁膜側面にチャネル領域を有し、  該ソース線は、該チャネル領域を介してローカルデータ線と接続され、
上記チャネル領域近傍に周囲をポテンシャルバリアで囲まれた、キャリア閉じ込め領域を有し、
上記チャネル領域は、ゲート絶縁膜を介してワード線と接続され、
上記半導体記憶素子は上記キャリア閉じ込め領域にキャリアを保持することによりしきい電圧を変化させることで記憶を行ない、
上記ローカルデータ線とワード線を複数並べることで半導体記憶素子が行列状に並べられた半導体記憶装置において、
上記ローカルデータ線が選択トランジスタを介してグローバルデータ線に接続されており、
上記グローバルデータ線が，下から二層目あるいはそれより上層の金属配線層を用いて行われることを特徴とする半導体記憶装置。
【請求項４６】
ソース線とローカルデータ線と金属よりなるグローバルデータ線を有し、
上記ソース線とローカルデータ線が、絶縁膜を挟んで上下に設けられ、
上記ソース線とローカルデータ線を隔てる絶縁膜側面にチャネル領域を有し、  該ソース線は、該チャネル領域を介してローカルデータ線と接続され、
上記チャネル領域近傍に周囲をポテンシャルバリアで囲まれた、キャリア閉じ込め領域を有し、
上記チャネル領域は、ゲート絶縁膜を介してワード線と接続され、
上記半導体記憶素子は上記キャリア閉じ込め領域にキャリアを保持することによりしきい電圧を変化させることで記憶を行ない、
上記ローカルデータ線とワード線を複数並べることで半導体記憶素子が行列状に並べられた半導体記憶装置において、
上記ローカルデータ線がグローバルデータ線に接続されており、
上記グローバルデータ線に接続された上記半導体記憶素子の記憶情報の読み出し回路を有し、
上記憶情報の読み出し回路の配線が、グローバルデータ線よりも下層の金属配線層を用いて行われることを特徴とする半導体記憶装置。
【請求項４７】
ソース線とローカルデータ線と金属よりなるグローバルデータ線を有し、
上記ソース線とローカルデータ線を接続するチャネル領域を有し、
該ソース線は、該チャネル領域を介してローカルデータ線と接続され、
上記チャネル領域近傍に周囲をポテンシャルバリアで囲まれた、キャリア閉じ込め領域を有し、
上記チャネル領域は、ゲート絶縁膜を介してワード線と接続され、
上記半導体記憶素子は上記キャリア閉じ込め領域にキャリアを保持することによりしきい電圧を変化させることで記憶を行ない、
上記ローカルデータ線とワード線を複数並べることで半導体記憶素子が行列状に並べられた半導体記憶装置において、
上記ローカルデータ線がMOSトランジスタを介してグローバルデータ線に接続されていることを特徴とする半導体記憶装置。
【請求項４８】
請求項４７に記載の半導体記憶装置において、
上記行列状に並べられた半導体記憶素子において、
上記ソース線とローカルデータ線が、絶縁膜を挟んで上下に設けられ、
上記ソース線とローカルデータ線を隔てる絶縁膜側面にチャネル領域を有することを特徴とする半導体記憶装置。
【請求項４９】
ソース線と二本のローカルデータ線とグローバルデータ線を有し、
上記ソース線と二本のローカルデータ線が、各々絶縁膜を挟んでローカルデータ線、ソース線、ローカルデータ線の順に上下に設けられ、
上記ソース線とローカルデータ線を隔てる絶縁膜側面にチャネル領域を有し、該ソース線は、該チャネル領域を介して上下のローカルデータ線と接続され、
上記チャネル領域近傍に周囲をポテンシャルバリアで囲まれた、キャリア閉じ込め領域を有し、
上記チャネル領域は、ゲート絶縁膜を介してワード線と接続され、
上記ローカルデータ線とワード線の交点あたり上下二つの半導体記憶素子が形成され、
上記半導体記憶素子は上記キャリア閉じ込め領域にキャリアを保持することによりしきい電圧を変化させることで記憶を行ない、
上記ローカルデータ線とワード線を複数並べることで半導体記憶素子が行列状に並べられた半導体記憶装置において、
上記上下二本のローカルデータ線が各々異なるゲート電極を有する選択トランジスタを介して同じグローバルデータ線に接続されており、
上記上下二本のローカルデータ線が接続されている異なるゲート電極に、
互いに逆の信号が入力されることを特徴とする半導体記憶装置の制御方法。
【請求項５０】
ソース線とデータ線を有し、
上記ソース線とデータ線が絶縁膜を介して互いに上下に設けられ、
上記ソース線とデータ線を隔てる絶縁膜側面にチャネル領域を有し、
該ソース線は、該チャネル領域を介してデータ線と接続され、
上記チャネル領域近傍に周囲をポテンシャルバリアで囲まれた、キャリア閉じ込め領域を有し、
上記チャネル領域は、ゲート絶縁膜を介してワード線と接続され、
上記データ線とワード線の交点に半導体記憶素子が形成され、
上記半導体記憶素子は上記キャリア閉じ込め領域にキャリアを保持することによりのしきい電圧を変化させることで記憶を行ない、
上記データ線とワード線が行列状に並べられた半導体記憶装置において、
上記ワード線の駆動回路にMOSトランジスタ回路を用い，
該MOSトランジスタ回路が三重ウエル構造のMOSトランジスタを含むことを特徴とする半導体記憶装置。
【請求項５１】
ソース領域と、ドレイン領域を有し、
上記ソース領域はチャネル領域を介して上記ドレイン領域と接続され、
上記チャネル領域は絶縁膜を介してゲート電極に接続され、
上記チャネル領域の電流経路の近傍にはキャリア閉じ込め領域を有し、
上記キャリア閉じこめ領域にキャリアを保持することによりしきい電圧を変化させることで記憶を行なう半導体記憶素子を有し、
上記半導体記憶素子を複数個行列状に並べる構造を有する半導体記憶装置において、
上記半導体記憶素子に書き込み電圧を印加する第一のステップと、
上記第一のステップ後に素子に記憶された情報の読み出しを行なう第二のステップと、
上記第二のステップでの情報書き込みが不十分な上記半導体記憶素子について再度書き込み電圧を印加する第三のステップを有することを特徴とする半導体記憶装置及びその制御方法。
【請求項５２】
ソース領域と、ドレイン領域を有し、
上記ソース領域はチャネル領域を介して上記ドレイン領域と接続され、
上記チャネル領域は絶縁膜を介してゲート電極に接続され、
上記チャネル領域の電流経路の近傍にはキャリア閉じ込め領域を有し、
上記キャリア閉じこめ領域にキャリアを保持することによりしきい電圧を変化させることで記憶を行なう半導体記憶素子を有し、
上記半導体記憶素子を複数個行列状に並べる構造を有する半導体記憶装置において、
上記半導体記憶素子外部に上記半導体記憶素子に書き込む情報（又は情報“１”または情報“０”を書き込む素子のリスト）を保持する手段を有し、
書き込み電圧印加後に上記情報保持手段に保持された情報と上記半導体記憶素子の記憶状態が一致しない場合に、再び書き込み動作を行わせる制御手段を有することを特徴とする半導体記憶装置及びその制御方法。
【請求項５３】
ソース領域と、ドレイン領域を有し、
上記ソース領域はチャネル領域を介して上記ドレイン領域と接続され、
上記チャネル領域は絶縁膜を介してゲート電極に接続され、
上記チャネル領域の電流経路の近傍にはキャリア閉じ込め領域を有し、
上記キャリア閉じこめ領域にキャリアを保持することによりしきい電圧を変化させることで記憶を行なう半導体記憶素子を有し、
上記半導体記憶素子を複数個行列状に並べる構造を有する半導体記憶装置において、
上記半導体記憶素子外部に、情報“１”または情報“０”を書き込む素子のリストを保持する手段を有し、
上記リストに従い半導体記憶素子に選択的に書き込み電圧を印加する第一のステップと、
上記第一のステップ後に素子に記憶された情報の読みだし行なう第二のステップと、
上記第二のステップでの読み出し結果によって上記リストを更新する第三のステップと、
上記第三のステップで更新されたリスト結果に基づいて再び第一のステップに戻るか書き込み動作を終了するかを決定する第四のステップを有することを特徴とする半導体記憶装置及びその制御方法。
【請求項５４】
ソース領域と、ドレイン領域を有し、
上記ソース領域はチャネル領域を介して上記ドレイン領域と接続され、
上記チャネル領域は絶縁膜を介してゲート電極に接続され、
上記チャネル領域の電流経路の近傍にはキャリア閉じ込め領域を有し、
上記キャリア閉じこめ領域にキャリアを保持することによりしきい電圧を変化させることで記憶を行なう半導体記憶素子を有し、
上記半導体記憶素子を複数個行列状に並べる構造を有する半導体記憶装置において、
上記半導体記憶素子外部に消去を行なう素子のリストを保持する手段を有し、  上記リストに従い半導体記憶素子に選択的に消去電圧を印加する第一のステップと、
上記第一のステップ後に素子の情報の読みだし行なう第二のステップと、
上記第二のステップでの読み出し結果によって上記リストを更新する第三のステップと、
上記第三のステップで更新されたリスト結果に基づいて第一のステップに戻るか消去動作を終了するかを決定する第四のステップを有することを特徴とする半導体記憶装置及びその制御方法。
【請求項５５】
ソース領域と、ドレイン領域を有し、
上記ソース領域はチャネル領域を介して上記ドレイン領域と接続され、
上記チャネル領域は絶縁膜を介してゲート電極に接続され、
上記チャネル領域の電流経路の近傍にはキャリア閉じ込め領域を有し、
上記キャリア閉じこめ領域にキャリアを保持することによりしきい電圧を変化させることで記憶を行なう半導体記憶素子を有し、
上記半導体記憶素子を複数個行列状に並べる構造を有する半導体記憶装置において、
選択された複数の半導体記憶素子に消去電圧を印加する第一のステップと、
上記第一のステップ後に素子の情報の読み出しを行なう第二のステップと、
上記第二のステップでの読み出し結果によって上記複数の記憶素子の消去が完了しているか否かを判定する第三のステップと、
上記第三のステップの結果に応じて第一のステップに戻るか消去動作を終了するかを行う第四のステップを有することを特徴とする半導体記憶装置の制御方法。
【請求項５６】
ソース領域と、ドレイン領域を有し、
上記ソース領域はチャネル領域を介して上記ドレイン領域と接続され、
上記チャネル領域は絶縁膜を介してゲート電極に接続され、
上記チャネル領域の電流経路の近傍にはキャリア閉じ込め領域を有し、
上記キャリア閉じこめ領域にキャリアを保持することによりしきい電圧を変化させることで記憶を行なう半導体記憶素子を有し、
上記半導体記憶素子を複数個行列状に並べる構造を有する半導体記憶装置において、
データ線及びワード線によって上記行列状の半導体記憶素子を制御し、
定期的に上記ワード線に順次読み出し電圧を印加する手段を有し、
上記電圧が印加されたワード線で制御される上記半導体記憶素子の記憶情報の読み出し結果に応じて同じ情報を再び上記半導体記憶素子に書き込む手段を有することを特徴とする半導体記憶装置。
【請求項５７】
ソース領域と、ドレイン領域を有し、
上記ソース領域はチャネル領域を介して上記ドレイン領域と接続され、
上記チャネル領域は絶縁膜を介してゲート電極に接続され、
上記チャネル領域の電流経路の近傍にはキャリア閉じ込め領域を有し、
上記キャリア閉じこめ領域にキャリアを保持することによりしきい電圧を変化させることで記憶を行なう半導体記憶素子を有し、
上記半導体記憶素子を複数個行列状に並べる構造を有し、
データ線及びワード線によって上記行列状の半導体記憶素子を制御する半導体記憶装置において、
上記ワード線を選択し、選択された上記ワード線で制御される上記半導体記憶素子に読み出し電圧を印加する第一のステップと、
上記第一のステップでの読み出した結果を保持する第二のステップと、
上記第二のステップで保持した情報を上記半導体記憶素子に再び書き込む第三のステップを有し、
この第一から第三のステップを選択する上記ワード線を順次移しながら繰り返すをことを特徴とする半導体記憶装置の制御方法。
【請求項５８】
請求項５７記載の半導体記憶装置の制御方法において、
上記順次移しながら行う上記ワード線選択において、
異なるワード線が選択される時間差が一定であることを特徴とする半導体記憶装置の制御方法
【請求項５９】
ソース領域と、ドレイン領域を有し、
上記ソース領域はチャネル領域を介して上記ドレイン領域と接続され、
上記チャネル領域は絶縁膜を介してゲート電極に接続され、
上記チャネル領域の電流経路の近傍にはキャリア閉じ込め領域を有し、
上記キャリア閉じこめ領域にキャリアを保持することによりしきい電圧を変化させることで記憶を行なう半導体記憶素子を有し、
上記半導体記憶素子を複数個行列状に並べる構造を有し、
データ線及びワード線によって上記行列状の半導体記憶素子を制御する半導体記憶装置において、
同一の上記ワード線によって制御される上記半導体記憶素子に読み出し電圧を印加する第一のステップと、
上記第一のステップでの読み出した結果を保持する第二のステップと、
上記第二のステップで保持した情報を上記半導体記憶素子に書き込む第三のステップを有することを特徴とする半導体記憶装置の制御方法。
【請求項６０】
ソース領域と、ドレイン領域を有し、
上記ソース領域はチャネル領域を介して上記ドレイン領域と接続され、
上記チャネル領域は絶縁膜を介してゲート電極に接続され、
上記チャネル領域の電流経路の近傍にはキャリア閉じ込め領域を有し、
上記キャリア閉じこめ領域にキャリアを保持することによりしきい電圧を変化させることで記憶を行なう半導体記憶素子を有し、
上記半導体記憶素子を複数個行列状に並べる構造を有する半導体記憶装置において、
データ線及びワード線によって上記行列状の半導体記憶素子を制御し、
上記ワード線に印加する書き込み電圧に複数の値を用いることで一つの上記半導体記憶素子に２ビット以上の記憶を行なうことを特徴とする半導体記憶装置。
【請求項６１】
請求項６０に記載の半導体記憶装置において、
上記複数の書き込み電圧値に等差的な値を用いることを特徴とする半導体記憶装置。
【請求項６２】
ソース領域と、ドレイン領域を有し、
上記ソース領域はチャネル領域を介して上記ドレイン領域と接続され、
上記チャネル領域は絶縁膜を介してゲート電極に接続され、
上記チャネル領域の電流経路の近傍にはキャリア閉じ込め領域を有し、
上記キャリア閉じこめ領域にキャリアを保持することによりしきい電圧を変化させることで記憶を行なう半導体記憶素子を有し、
上記半導体記憶素子を複数個行列状に並べる構造を有し、
データ線及びワード線によって上記行列状の半導体記憶素子を制御し、
上記ワード線に印加する書き込みパルス幅に複数の値を用いることで一つの上記半導体記憶素子に２ビット以上の記憶を行なうことを特徴とする半導体記憶装置。
【請求項６３】
請求項６２に記載の半導体記憶装置において、
上記複数の書き込みパルス幅に等比的な値を用いることを特徴とする半導体記憶装置。
【請求項６４】
請求項５４、請求項５５のいずれかに記載の半導体記憶装置の制御方法において、
上記第一のステップの前に、
上記記憶情報を消去する半導体記憶素子に書き込み電圧を印加するステップを有することを特徴とする半導体記憶装置の制御方法。
【請求項６５】
請求項５７から請求項５９のいずれかに記載の半導体記憶装置の制御方法において、
上記第二のステップの後、上記第三のステップの前に上記ワード線によって制御される上記半導体記憶素子に対して消去動作を行なうステップを有することを特徴とする半導体記憶装置の制御方法。
【請求項６６】
請求項５１、請求項５３のいずれかに記載の半導体記憶装置の制御方法において、
上記請求項の制御方法の他に、
請求項５４、請求項５５、請求項６４のいずれかに記載の半導体記憶装置の制御方法を用いることを特徴とする半導体記憶装置の制御方法。
【請求項６７】
請求項６５に記載の半導体記憶装置の制御方法において、
上記消去動作に請求項５４記載の制御方法を用い、
上記請求項６５記載の制御方法における読み出し結果を保持する記憶保持手段と、
上記請求項５４記載の制御方法における消去するセルリストを保持する記憶保持手段が異なることを特徴とする半導体記憶装置及びその制御方法。
【請求項６８】
請求項６５に記載の半導体記憶装置の制御方法において、
上記消去動作に請求項５４記載の制御方法を用い、
上記請求項５４記載の制御方法の第３のステップに相当するステップの前に、  上記請求項６５記載の制御方法において読み出し結果を保持した記憶保持手段の内容を他の記憶保持手段に移すことを特徴とする半導体記憶装置及びその制御方法。
【請求項６９】
請求項５１、請求項５３から請求項５５、請求項６４、請求項６６のいずれかに記載の半導体記憶装置の制御方法において、
上記請求項の制御方法の他に、
請求項５７から請求項５９、請求項６５、請求項６７、請求項６８のいずれかに記載の半導体記憶装置の制御方法を用いることを特徴とする半導体記憶装置の制御方法。
【請求項７０】
請求項５１、請求項５３から請求項５、請求項６４、請求項６６、請求項６９のいずれかに記載の半導体記憶装置の制御方法において、
上記請求項の制御方法の他に、
請求項６０から請求項６４のいずれかに記載の半導体記憶装置の制御方法を用いることを特徴とする半導体記憶装置の制御方法。
【請求項７１】
請求項５１から請求項７０のいずれかに記載の半導体記憶装置または半導体記憶装置の制御方法において、
上記半導体記憶素子の上記ソース領域及び上記ドレイン領域が平均膜厚８ｎｍ以下の半導体を介して互いに接続されていることを特徴とする半導体記憶装置またはその制御方法。
【請求項７２】
請求項７１に記載の半導体記憶装置または半導体記憶装置の制御方法において、
上記半導体記憶素子の上記ソース領域及び上記ドレイン領域を接続する半導体が多結晶シリコンよりなることを特徴とする半導体記憶装置またはその制御方法。
【請求項７３】
請求項５１から請求項７１のいずれかに記載の半導体記憶装置または半導体記憶装置の制御方法において、
上記半導体記憶素子の上記記憶領域と、
上記半導体記憶素子の上記ソース領域及び上記ドレイン領域間をつなぐ半導体が一体に形成されていることを特徴とする半導体記憶装置またはその制御方法。
【請求項７４】
第１のソース領域と、第１のドレイン領域を有し、
上記第１のソース領域は第１のチャネル領域を介して上記第１のドレイン領域と接続され、
上記第１のチャネル領域は絶縁膜を介して第１のゲート電極に接続され、
上記第１のチャネル領域の電流経路の近傍には第１のキャリア閉じ込め領域を有し、
上記第１のキャリア閉じこめ領域にキャリアを保持することによりしきい電圧を変化させることで記憶を行なう第１の半導体記憶素子と、
第２のソース領域と、第２のドレイン領域を有し、
上記第２のソース領域は第２のチャネル領域を介して上記第２のドレイン領域と接続され、
上記第２のチャネル領域は絶縁膜を介して第２のゲート電極に接続され、
上記第２のチャネル領域の電流経路の近傍には第２のキャリア閉じ込め領域を有し、
上記第２のキャリア閉じこめ領域にキャリアを保持することによりしきい電圧を変化させることで記憶を行なう第２の半導体記憶素子を有し、
上記第１の半導体記憶素子の上記第１のドレイン領域が第１のローカルデータ線に接続され、
上記第２の半導体記憶素子の上記第２のドレイン領域が第２のローカルデータ線に接続され、
上記第１の半導体記憶素子の上記第１のゲート電極と、上記第２の半導体記憶素子の上記第２のゲート電極とが同じワード線に接続された半導体記憶装置において、
上記第１と第２のローカルデータ線が各々異なるゲート電極を有する選択トランジスタを介して共通のグローバルデータ線に接続され、上記選択トランジスタを順次または同時に選択することによって上記第１と第２の半導体記憶素子を駆動することを特徴とする半導体記憶装置。
【請求項７５】
請求項７４に記載の半導体記憶装置において、上記第１と第２のローカルデータ線が上下方向に積層されていることを特徴とする半導体記憶装置。
【請求項７６】
請求項７４に記載の半導体記憶装置において、上記第１と第２のローカルデータ線が平面に並べられていることを特徴とする半導体記憶装置。
【請求項７７】
第１のソース領域と、第１のドレイン領域を有し、
上記第１のソース領域は第１のチャネル領域を介して上記第１のドレイン領域と接続され、
上記第１のチャネル領域は絶縁膜を介して第１のゲート電極に接続され、
上記第１のチャネル領域の電流経路の近傍には第１のキャリア閉じ込め領域を有し、
上記第１のキャリア閉じこめ領域にキャリアを保持することによりしきい電圧を変化させることで記憶を行なう第１の半導体記憶素子と、
第２のソース領域と、第２のドレイン領域を有し、
上記第２のソース領域は第２のチャネル領域を介して上記第２のドレイン領域と接続され、
上記第２のチャネル領域は絶縁膜を介して第２のゲート電極に接続され、
上記第２のチャネル領域の電流経路の近傍には第２のキャリア閉じ込め領域を有し、
上記第２のキャリア閉じこめ領域にキャリアを保持することによりしきい電圧を変化させることで記憶を行なう第２の半導体記憶素子と、
差動増幅器を有し、
上記第１の半導体記憶素子の上記第１のドレイン領域が第１のローカルデータ線に接続され、
上記第２の半導体記憶素子の上記第２のドレイン領域が第２のローカルデータ線に接続され、
上記第１のローカルデータ線が第１の選択トランジスタを介して第１のグローバルデータ線に接続され、
上記第２のローカルデータ線が第２の選択トランジスタを介して第２のグローバルデータ線に接続され、
上記第１のグローバルデータ線が上記差動増幅器の第１の入力端子を駆動し、  上記第２のグローバルデータ線が上記差動増幅器の第２の入力端子を駆動し、  上記差動増幅器の出力信号を読み出すことにより上記半導体記憶素子の情報を読み出す半導体記憶装置において、
上記第１の半導体記憶素子の上記第１のゲート電極と上記第２の半導体記憶素子の上記第２のゲート電極が同じワード線に接続され、上記第１と第２の選択トランジスタを順次または同時に選択することによって上記第１と第２の半導体記憶素子を駆動することを特徴とする半導体記憶装置。
【請求項７８】
第１のソース領域と、第１のドレイン領域を有し、
上記第１のソース領域は第１のチャネル領域を介して上記第１のドレイン領域と接続され、
上記第１のチャネル領域は絶縁膜を介して第１のゲート電極に接続され、
上記第１のチャネル領域の電流経路の近傍には第１のキャリア閉じ込め領域を有し、
上記第１のキャリア閉じこめ領域にキャリアを保持することによりしきい電圧を変化させることで記憶を行なう半導体記憶素子と、
第２のソース領域と、第２のドレイン領域を有し、
上記第２のソース領域は第２のチャネル領域を介して上記第２のドレイン領域と接続され、
上記第２のチャネル領域は絶縁膜を介して第２のゲート電極に接続され、
上記第２のチャネル領域の電流経路の近傍には第２のキャリア閉じ込め領域を有し、
上記第２のキャリア閉じこめ領域にキャリアを保持することによりしきい電圧を変化させることで記憶を行なうダミー半導体記憶素子と、
差動増幅器を有し、
上記第１のドレイン領域が第１のデータ線に接続され、
上記第２のドレイン領域が第２のデータ線に接続され、
上記第１のデータ線が上記差動増幅器の第１の入力端子を駆動し、
上記第２のデータ線が上記差動増幅器の第２の入力端子を駆動し、
上記差動増幅器の出力信号を読み出すことにより上記半導体記憶素子の情報を読み出す半導体記憶装置において、
上記半導体記憶素子の情報を読み出す場合と、
上記半導体記憶素子に書き込み動作を行った後に書き込みが完了したか否かを判定する場合と、
上記半導体記憶素子に消去動作を行った後に消去が完了したか否かを判定する場合のいずれにも、上記ダミー半導体記憶素子のしきい電圧を基準とすることを特徴とする半導体記憶装置。
【請求項７９】
ソース領域と、ドレイン領域を有し、
上記ソース領域はチャネル領域を介して上記ドレイン領域と接続され、
上記チャネル領域は絶縁膜を介してゲート電極に接続され、
上記チャネル領域の電流経路の近傍にはキャリア閉じ込め領域を有し、
上記キャリア閉じこめ領域にキャリアを保持することによりしきい電圧を変化させることで記憶を行なう半導体記憶素子を複数有し、
上記半導体記憶素子に記憶されている情報を消去する第１の動作と、
上記第１の動作の後に消去が不十分な上記半導体素子に対して再度消去を行う第２の動作と、
上記半導体記憶素子に情報“１”または情報“０”を書き込む第３の動作と、  上記第３の動作の後に書き込みが不十分な上記半導体素子に対して再度書き込みを行う第４の動作と、
上記半導体素子に記憶されている情報を読み出す第５の動作を有する半導体記憶装置において、
上記半導体記憶装置の外部に情報“１”または情報“０”を保持するレジスタを有し、
上記第１の動作後に消去が不十分な上記半導体記憶素子のリストまたは消去が終了した上記半導体記憶素子のリストを保持する手段と、
上記第３の動作の際に上記半導体記憶素子に書き込む情報を保持する手段と、  上記第３の動作後に書き込みが不十分な上記半導体記憶素子のリストまたは書き込みが終了した上記半導体記憶素子のリストを保持する手段と、
上記第５の動作の際に上記半導体記憶素子から読み出した情報を保持する手段に同一の上記レジスタを使用することを特徴とする半導体記憶装置。
【請求項８０】
ソース領域と、ドレイン領域を有し、
上記ソース領域はチャネル領域を介して上記ドレイン領域と接続され、
上記チャネル領域は絶縁膜を介してゲート電極に接続され、
上記チャネル領域の電流経路の近傍にはキャリア閉じ込め領域を有し、
上記キャリア閉じこめ領域にキャリアを保持することによりしきい電圧を変化させることで記憶を行なう半導体記憶素子を複数有し、
上記半導体記憶素子に情報“１”または情報“０”を書き込む第１の動作と、  上記第１の動作の後に書き込みが不十分な上記半導体素子に対して再度書き込みを行う第２の動作を有し、
上記第１の動作後に書き込みが不十分な上記半導体記憶素子のリストまたは書き込みが終了した上記半導体記憶素子のリストを保持するレジスタを有する半導体記憶装置について、
書き込みが終了した上記半導体記憶素子について上記レジスタの値を更新する手段を有することを特徴とする半導体記憶回路。
【請求項８１】
請求項８０に記載の半導体記憶装置において、
上記書き込みが終了したことを示す情報を高レベルの電圧で表すとき、
上記レジスタの値を更新する手段が１個のｐ型ＭＯＳトランジスタと１個のｎ型ＭＯＳトランジスタからなり、
上記ｐ型ＭＯＳトランジスタのソースが高レベルの電源に接続され、
上記ｐ型ＭＯＳトランジスタのドレインが上記ｎ型ＭＯＳトランジスタのドレインに接続され、
上記ｎ型ＭＯＳトランジスタのゲートに上記書き込みが終了したことを示す情報が入力され、
上記ｎ型ＭＯＳトランジスタのソースが上記書き込みが終了したことを示す情報を保持するレジスタの入力端子に接続され、
上記ｐ型ＭＯＳトランジスタのゲートに制御信号が入力されていることを特徴とした半導体記憶装置。
【請求項８２】
請求項８０に記載の半導体記憶装置において、
上記書き込みが終了したことを示す情報を低レベルの電圧で表すとき、
上記レジスタの値を更新する手段が１個のｎ型ＭＯＳトランジスタと１個のｐ型ＭＯＳトランジスタからなり、
上記ｎ型ＭＯＳトランジスタのソースが低レベルの電源に接続され、
上記ｎ型ＭＯＳトランジスタのドレインが上記ｐ型ＭＯＳトランジスタのドレインに接続され、
上記ｐ型ＭＯＳトランジスタのゲートに上記書き込みが終了したことを示す情報が入力され、
上記ｐ型ＭＯＳトランジスタのソースが上記書き込みが終了したことを示す情報を保持するレジスタの入力端子に接続され、
上記ｎ型ＭＯＳトランジスタのゲートに制御信号が入力されていることを特徴とした半導体記憶装置。
【請求項８３】
請求項７４から請求項８２に記載の半導体記憶装置において、上記キャリアを閉じ込める領域が１０ｎｍ以下の半導体または金属の微粒子からなることを特徴とする半導体記憶装置。
【請求項８４】
電荷を蓄積または放出することにより情報を記憶するメモリセルを複数備え、基板上に形成された半導体記憶装置であって、上記メモリセルは上記基板に垂直方向に２個組になって配置され、上記複数のメモリセルはそれぞれデータ線及びワード線に接続され、複数のメモリセルの少なくとも一つを選択する際には、アドレス信号をアドレスプリデコーダとローカルデータ線デコーダに入力し、アドレスプリデコーダからの信号により１本のワード線が選択され、ローカルデータ線デコーダからの信号によりデータ線が選択され、該データ線の選択は、垂直方向に２個組になって配置されるメモリセルのデータ線を同時に選択する場合と、別々に選択する場合があることを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶素子、半導体記憶装置およびその制御方法に関する。
【背景技術】
【０００２】
従来、浮遊ゲートと制御ゲートとを有するＭＯＳＦＥＴを用いることによって、フラッシュＥＥＰＲＯＭのような不揮発性記憶装置が実現されている。浮遊ゲートにキャリアを蓄積することによりＭＯＳＦＥＴのしきい電圧が変化することを利用し、情報の記憶、読出しを行うものである。浮遊ゲ−トには通常多結晶シリコンが用いられる。この浮遊ゲート付きＭＯＳＦＥＴを用いることにより、１トランジスタのみで１ビットの情報を長期間にわたって記憶できる。フラッシュＥＥＰＲＯＭのメモリセル構造として、Nikkei Electronics no.444 pp151-157, 1988年に記載されている従来構造及びコンタクトレスセル構造を挙げる。
【０００３】
本発明に関連した他の従来技術として、K. Yano et al, IEEE International Electron Devices Meeting pp541-544, 1993年、及びK. Yano et al, IEEE International Solid-State Circuits Conference pp266-267, 1996年に記載されている多結晶シリコンを用いた単一電子メモリをあげる。この技術においては多結晶シリコン薄膜によって電流経路であるチャネル及び電子を捕獲する記憶領域を同時形成する。記憶領域に電子が捕獲されるとしきい電圧が変化することを利用し、情報の記憶を行なう。電子一個の蓄積で１ビットの記憶を行なう所に特徴がある。多結晶シリコンの結晶粒の利用によって加工した寸法より実効的に小さい構造が実現され、室温においても動作が可能となる。
【０００４】
フラッシュＥＥＰＲＯＭにおいては、浮遊ゲートへのキャリアの注入、引き抜き動作（書き込み、消去動作）において所望のしきい値変化を実現するため、高電圧（又は低電圧）印加後に記憶状態をモニタし、所望のしきい値変化が実現されていないセルに対して再度電圧を印加してしきい値調整を行なうベリファイ動作を行なっている。
【０００５】
従来技術として、T. Tanaka et al, IEEE J. Solid-State Circuits, vol. 29, no. 11 pp. 1366-1372, 1994年、及び K. Kimura et al, IEICE Trans. Electron., Vol. E78-C No.7 pp832-837, 1995年に記載されているベリファイ動作を挙げる。
【０００６】
【非特許文献１】T. Tanaka et al, IEEE J. Solid-State Circuits, vol. 29, no. 11 pp. 1366-1372, 1994年
【発明の開示】
【発明が解決しようとする課題】
【０００７】
微細構造の進歩によってＤＲＡＭ、ＳＲＡＭ、フラッシュメモリ等各種メモリのメモリセルは小面積化が進んでいる。小面積でメモリセルを構成できれば、チップ面積が減るため歩留まりが向上し、同一ウエハで多くのチップがとれるためコスト面で有利であり、配線長も短くて済むので高速動作可能等多くの利点がある。
【０００８】
メモリ方式によって加工寸法とセル面積の対応は概ね決まっている。例えば、加工寸法をFとして、折り返しビット線方式のＤＲＡＭは8F2、AND型のフラッシュメモリは６F2で単位セルを形成する。現状では１トランジスタで１セルのフラッシュメモリが最も小さい面積のセルを実現できることになるが、基板表面にＭＯＳ構造を形成するメモリではこれがほぼ限界である。これより小さいメモリセルを構成しようとすると、立体的な構造が不可欠になる。さらに、立体構造を利用してメモリセルが小さくなったとして、データ線ピッチあるいはワード線ピッチを最小の２Fより小さくした場合に、データ線やワード線をいかに配線し、周辺回路と接続するか、あるいは周辺回路によっていかにこのセルアレイを制御するのかが重要な課題となる。
【０００９】
一方、金属又は半導体の微小なドット内に電子を出し入れする場合にクーロン反発力が有効に働くことを利用し、電子を一個単位で制御する単一電子素子は、原理的に１０ｎｍ程度の非常に小さい構造で動作が可能であること、低消費電力であること等の利点を持つ。単一電子素子の一つである単一電子メモリは、小数の蓄積電子で情報の記憶が可能なメモリで、一素子で１ビット以上の情報記憶が行うことができ、蓄積電荷を一個単位で制御可能なためナノメータレベルになっても動作できる可能性も有する。又、蓄積電子数が少ないことから書き替え時間、書き替え回数において飛躍的な向上が期待できる。しかし、実際の素子作製においては、加工寸法はリソグラフィー技術等の制限を受ける。さらに、従来素子ではソース領域、ドレイン領域等の引き出し部分の大きさが大きく、集積化して小さくできる利点が活かされた素子構造は提案されていない。
【００１０】
また、発明者らは室温で動作する単一電子メモリを試作し、評価を行なってきたが、その過程で、同じ素子に同じ書き込み電圧を同じ時間印加しても電子を蓄積するのに要する時間がまちまちであることが観測された。逆に同じ書き込み電圧を同じ時間印加した場合蓄積される電子の数がその時々で異なってしまう現象が見出された。これは、単一電子素子は動作に用いる電子数が少ないため、トンネル又は熱励起のような現象の確率的な振る舞いがそのまま表に出てしまうためであると解釈できる。
【００１１】
半導体メモリは微細化を推し進める事で記憶密度を向上させ大容量化を達成してきたが、微細化が進む程製造設備のコストが増大している。１セルで２ビット以上を記憶する多値記憶を行なうことで、微細化を行なわずにより高密度の記憶が可能となる。多値記憶においては書き込み、消去、読み出しにおいて多くの記憶状態を明確に区別できることが最重要である。
【００１２】
また、単一電子メモリは扱う電荷量が少なく、周辺回路も低雑音であることが要求される。半導体メモリのセンスアンプとしては差動増幅器が広く用い用いられている。ここで、センスアンプとデータ線との位置関係としては、対となるデータ線をセンスアンプの両側に配置する解放形と、同一の方向に配置する折り返し形が知られている。解放形はデータ線とワード線の全ての交点にメモリセルを配置でき、集積度が高いという利点がある一方、ワード線駆動による雑音が大きいという欠点がある。折り返し形では逆にワード線駆動による雑音が小さいという利点があるが、データ線とワード線の全ての交点にメモリセルを配置できず集積度が低いと言う問題がある。
【００１３】
センスアンプ以外に面積の大きな周辺回路としては、書き込みの際にメモリセルに書き込むデータを一時的に保持するレジスタと、書き込みベリファイの際に書き込みが終了したことを示すフラグを保持するレジスタ、及び書き込み動作後にメモリセルから読み出された値と書き込み終了フラグの値とを比較してフラグの書き換えを行なう回路がある。
【００１４】
そこで、本発明の目的は従来の限界を打ち破るような、小面積で高集積化に適した単一電子メモリセルと、確率現象による動作のばらつきに強い半導体記憶装置とその制御方法を提供すこと、及び多値記憶に適した半導体記憶装置とその制御方法を提供すること、さらに小面積で高集積な単一電子メモリセルの特長を損なうことのない小面積の周辺回路、及び扱う電荷量が少なく、雑音に弱い単一電子メモリに適した雑音が小さい周辺回路とその制御方法を提供することにある。
【課題を解決するための手段】
【００１５】
本発明は、ソース領域、ドレイン領域を上下に設け、チャネルを上下方向に走らせることにより、小さい面積で作製可能であることを特徴とする。
【００１６】
詳しく述べると、本発明の代表的な実施形態による半導体素子は、ソース、ドレイン領域を有し、ドレイン領域は、絶縁膜を介してソース領域の上あるいは下に設けられ、ソース領域は、チャネル領域を介してドレイン領域と接続され、チャネル領域は、ゲート絶縁膜を介してゲート電極と接続され、チャネル領域近傍にキャリア閉じ込め領域を有している。キャリア閉じ込め領域にキャリアを保持することにより半導体素子のしきい電圧を変化させることで記憶を行なう。
【００１７】
また、ゲート電極を上下方向に複数設け、その段差側面にチャネルを設けることによって小さい面積で作製することが可能である実施形態は、ソース、ドレイン領域を有し、互いに絶縁膜を介して上下に設けられた複数のゲート電極を有し、絶縁膜を介して上記ゲート電極側面に設けられたチャネル領域を有し、ソース領域は、チャネル領域を介してドレイン領域と接続され、チャネル領域近傍にキャリア閉じ込め領域を有し、キャリア閉じ込め領域にキャリアを保持することにより半導体素子のしきい電圧を変化させることで記憶を行ない、キャリア閉じ込め領域が短径の平均が１０ｎｍ以下の半導体又は金属の微小粒からなることを特徴とする。
【００１８】
また、本発明は、ベリファイ動作を行なうことによって、単一電子素子のように確率現象があらわに特性に現れる記憶素子を用いた記憶装置の正確な記憶動作を実現することを特徴とする。
【００１９】
詳しく述べると、本発明の代表的な実施形態による半導体装置の制御方法は、ソース領域と、ドレイン領域を有し、ソース領域はチャネル領域を介して上記ドレイン領域と接続され、チャネル領域は絶縁膜を介してゲート電極に接続され、チャネル領域の電流経路の近傍にはキャリア閉じ込め領域を有し、キャリア閉じこめ領域にキャリアを保持することによりしきい電圧を変化させることで記憶を行なう半導体記憶素子を有し、この半導体記憶素子を複数個行列状に並べる構造を有する半導体記憶装置において、半導体記憶素子に書き込み電圧を印加する第一のステップと、第一のステップ後に素子に記憶された情報の読み出しを行なう第二のステップと、第二のステップでの情報書き込みが不十分な上記半導体記憶素子について再度書き込み電圧を印加する第三のステップを有する。
【００２０】
また、多値記憶について発明者らは独自に検討し、特性がフラッシュメモリのように蓄積電子数に対し連続的にかわる素子ではなく、ステップ状に特性が変わる素子を用いる事が状態の区別の点から有利であることに着目し、実測から階段的な特性を持つことがわかっていた単一電子メモリを用いることに思い至った。
つまり、本発明は、単一電子素子の特性を利用する事によって記憶状態の明確な区別が可能である多値記憶素子、又は多値記憶素子を用いた記憶装置を実現することを特徴とする。
【００２１】
この特徴を持った実施形態による半導体装置は、ソース領域と、ドレイン領域を有し、ソース領域はチャネル領域を介して上記ドレイン領域と接続され、チャネル領域は絶縁膜を介してゲート電極に接続され、チャネル領域の電流経路の近傍にはキャリア閉じ込め領域を有し、キャリア閉じこめ領域にキャリアを保持することによりしきい電圧を変化させることで記憶を行なう半導体記憶素子を有し、半導体記憶素子を複数個行列状に並べる構造を有する半導体記憶装置において、データ線及びワード線によって行列状の半導体記憶素子を制御し、ワード線に印加する書き込み電圧に複数の値を用いることで一つの上記半導体記憶素子に２ビット以上の記憶を行なう。
【００２２】
さらに小面積で雑音に強い周辺回路としては、上下に積層化されたメモリセルの各々のローカルデータ線を、別々の選択ＭＯＳを介してグローバルデータ線に接続し、時間的マルチプレクスで読み出し、書き込みを行うことにより、グローバルデータ線、センスアンプなどの周辺回路を共有し面積の増大を防ぐ。また、階層化されたデータ線と、メモリセル（浮遊電極セル）が読み出しに対して非破壊であることを利用して、折り返しデータ線構造でありながらワード線とデータ線の全ての交点にメモリセルを配置することを可能にする。具体的には、センスアンプに対して対となるグローバルデータ線の一方を読み出すときは、もう一方のグローバルデータ線につながるローカルデータ線の選択ＭＯＳをオフにすることにより、その影響をなくすことができる。これにより積層化されたメモリセルの高集積性を犠牲にすることなく、かつ低雑音の読み出しを行なうことができる。
【００２３】
さらに、読み出し、書き込みベリファイ、消去ベリファイのいずれの動作においても同一のダミーセルをしきい電圧の基準として用いることにより、雑音に対する余裕度を向上する。
【００２４】
周辺回路のさらなる小面積化の方法として、書き込みの際にメモリセルに書き込むデータを一時的に保持するレジスタと、書き込みベリファイの際に書き込みが終了したことを示すフラグを保持するレジスタを兼ねる。以下に具体的な動作を説明する。なお、この説明では、メモリセルのしきい電圧が高い場合を“１”、低い場合を“０”とする。また論理は正論理で高レベルを“１”、低レベルを“０”とする。また、書き込みは一旦全てのメモリセルのしきい電圧を下げ（消去）、次いでワード線に高電圧を印加し、メモリセルのしきい値を上げることで行なう。このとき“０”を書き込みたいメモリセルはデータ線とソース線の電圧を上げ、相対的にワード線との電圧差を小さくしてしきい電圧の上昇を抑圧する。もちろんこれらの極性は逆でも構わない。
【００２５】
書き込みの際にメモリセルに書き込むデータを一時的に保持するレジスタには“１”と“０”を反転したデータを入力しておく。そしてこれをそのまま書き込み終了フラグとみなす。すなわち、“１”を書き込みたい場合はレジスタの値は“０”であり、これは“１”書き込みが終了していないことを示し、“０”を書き込みたい場合はレジスタの値は“１”であり、これは“１”書き込みが終了もしくは最初から必要ないことを示す。したがって書き込み動作後メモリセルの値が“１”の場合のみ、レジスタに“１”をそのまま書き込めばよい。
【００２６】
こうすれば書き込むデータを一時的に保持するレジスタと書き込み終了フラグを両方用意し各々の値を比較してから書き込み終了フラグの値を書き換えるという必要はなくなる。この「“１”のみ通過回路」としては１個のｎＭＯＳを使用する。グローバルデータ線をｎＭＯＳのゲートに、ドレインを電源の高レベル側に、ソースをレジスタの入力に接続する。するとグローバルデータ線の値が“１”の場合はｎＭＯＳがオンし、レジスタの入力に“１”が入力され、グローバルデータ線の値が“０”の場合はｎＭＯＳはオフしたままでレジスタは変化しない。この「“１”のみ通過回路」によれば、ｎＭＯＳ１つで（制御用のｐＭＯＳをｎＭＯＳと電源の高レベルの間に入れても２つのＭＯＳで）書き込み終了フラグを書き換えることができる。
【発明の効果】
【００２７】
本発明によれば、小面積で高集積化に適した半導体記憶装置及びその制御方法を提供することができる。
【００２８】
本発明の他の手段、目的と特徴は、以下の実施の形態から明らかになろう。
【発明を実施するための最良の形態】
【００２９】
実施例１
以下には、本発明の具体的な実施例による記憶素子、記憶装置及びその制御方法を説明する。説明のため半導体記憶装置の一部分から説明して行くが、実際にはコンタクト、周辺回路を含めた形で記憶装置としての機能を果たす。
【００３０】
図１は本実施例による記憶素子の構造図を示す。図１（ａ）が鳥瞰図、図１（ｂ）が断面図である。ソース(76)、およびドレイン(77)は、高不純物濃度ｎ型の多結晶シリコンからなる領域であり、 間にＳｉＯ2絶縁膜(82)がある。このＳｉＯ2絶縁膜(82)側面にＰ型の多結晶シリコンからなる厚さ２０ｎｍ、幅１５０ｎｍのチャネル部(78)が形成されており、薄い絶縁膜(87)を隔てて多結晶シリコンからなるキャリア閉じ込め領域(79)が形成されている。チャネル部(78)及びキャリア閉じ込め領域(79)はＳｉＯ2絶縁膜(81)を介してゲート電極(80)に接続されている。ゲート電極(80)とキャリア閉じ込め領域(79)の間の距離は３０ｎｍとする。
【００３１】
チャネル部(78)とキャリア閉じ込め領域(79)を別々に設けることにより、後に実施例３で述べるチャネル部とキャリア閉じ込め領域を一括して形成する構造と比べ、各々別に設計、形成が可能となるため自由度が多いという特徴がある。特にチャネル部(78)とキャリア閉じ込め領域(79)の間の絶縁膜(87)の材料、膜厚を選ぶことによってポテンシャルバリアの高さ、幅を人工的に決められる利点がある。本実施例ではソースをおよびドレインよりも下にしているが、これは逆でも構わない。さらに、本実施例ではキャリアを電子とし、以下の実施例でも電子とするが、キャリアは正孔でも構わない。
【００３２】
本実施例の記憶素子はソース(76)、およびドレイン(77)領域が上下に重なっており、その分の面積を小さくする事ができる。さらにチャネル領域(78)についても縦に走る構造をとることで素子面積が小さくなっている。本実施例の記憶素子を繰り返し並べてより多くの記憶を行うことができる。これは以下の実施例の記憶素子においても同様である。
【００３３】
本実施例の記憶素子の動作を説明する。書き込み、消去はゲート電極(80)の電位を変えることで行なう。ソース(76)ドレイン(77)間に一定の電圧を加え、ゲート電圧を印加して行くと、チャネル(78)の多結晶シリコン薄膜に電子が誘起され、電流が流れ始める。ゲート電圧を大きく印加すると、チャネル領域(78) とキャリア閉じ込め領域(79)の間のポテンシャル差が大きくなり、ついには電子がトンネルまたは熱励起によって間の絶縁膜(87)のポテンシャルバリアを越えてキャリア閉じ込め領域(79)に注入される。この結果、しきい値が大きい方にシフトし、同じゲート電圧においても電流値が小さくなる。情報の読み出しはこの電流値の大小を見ることで行なう。消去はゲート電圧を逆方向に振ることで行なう。
【００３４】
図１６により、次に本実施例の製造工程を説明する。Ｐ型基板(86)表面を酸化してＳｉＯ2膜(84)を形成した後ｎ型多結晶シリコン膜、 ＳｉＯ2膜、ｎ型多結晶シリコン膜、ＳｉＯ2膜の順に堆積し、堆積した計四層をホトレジストをマスクとして一括してエッチングすることでソース(76)、ドレイン(77)領域、 ＳｉＯ2膜(82) (83)を形成する（図１６（ａ））。このように一括して形成するため、積層構造にしてもリソグラフィー工程の増加が少ない。次に２０nmのａ(アモルファス)−Ｓｉを堆積した後、熱処理により結晶化を行なう。この多結晶シリコンをホトレジストをマスクとしてエッチングし、ソース(76)、ドレイン(77)領域を結ぶ線状に加工することでチャネル部(78)が形成される（図１６（ｂ））。
このエッチング工程において、ソース(76)、ドレイン(77)領域の上に設けたＳｉＯ2膜(83)がドレイン(77)領域上部の余分な削れを防ぐ。この後薄いＳｉＯ2膜(87)を堆積した後、キャリア閉じ込め領域(79) の多結晶シリコンを堆積し、エッチングを行なう。 その後ＳｉＯ2膜(81)を堆積した後にｎ型多結晶シリコン膜を堆積し、ホトレジストをマスクとしてエッチングしてゲート電極(80)を形成する。
【００３５】
実施例２
図１５は本発明の別の実施例による記憶素子の構造図を示す。ソース(1)、およびドレイン(2)は、高不純物濃度ｎ型の多結晶シリコンからなる領域であり、間にＳｉＯ2絶縁膜(7)がある。このＳｉＯ2絶縁膜(7)側面にノンドープの多結晶シリコンからなる厚さ１０ｎｍ、幅２０ｎｍのチャネル部(3)が形成されており、薄い絶縁膜を隔てて直径の平均が６ｎｍの複数のシリコン結晶粒からなるキャリア閉じ込め領域(4)が形成されている。チャネル部(3)及びキャリア閉じ込め領域(4)はＳｉＯ2絶縁膜(6)を介してゲート電極(4)に接続されている。ゲート電極とキャリア閉じ込め領域(4)の間の距離は３０ｎｍとする。素子はＳｉＯ2絶縁膜(8)上に設けられている。素子が絶縁膜上に設けられる点は、特にことわりのない限り以下の実施例でも同様である。本実施例ではチャネル(3)及びキャリア閉じ込め領域(4)を別々に形成したが、一体に形成する方法もあり、この方法を採用しても構わない。これは以下の実施例でも同様である。又、ドレイン(2)上部の、ソース(1)およびドレイン(2)と同じ幅に加工されたＳｉＯ2膜(18)は実施例１で述べたＳｉＯ2膜(83)と同様ドレイン(2)の余分な削れを防ぐ。
【００３６】
本実施例の記憶素子の動作について実施例１と異なる部分を説明する。本実施例ではキャリア閉じ込め領域(4)にキャリアを捕獲した際、チャネル(3)が細い為、ゲート電極(5)とチャネル(3)の間の容量が小さくなり、少ない電荷蓄積の影響を読み出せる。本実施例においては３個の電子蓄積を約１Ｖのしきい電圧シフトとして読みだすことができる。ただし、チャネル幅をより大きくとり、キャリア閉じ込め領域のシリコン結晶粒を多く用意することで蓄積電子数を増やし、所望のしきい電圧シフトを実現してもよい。チャネル幅を大きくすれば大きな電流を流すことができ、リソグラフィー工程も容易である。キャリア閉じ込め領域の大きさは１０ｎｍ以下であり、周りとの全容量は３ａＦ以下となる。従って室温を仮定し、熱的な擾乱を考慮に入れた場合でもキャリア閉じ込め領域内の安定なキャリア数は一個単位で決まる。このため過剰なキャリアが入る、蓄積したキャリアが抜ける等の現象が起こりにくくなる。消去はゲート電圧を逆方向に振ることで行なう。
【００３７】
実施例３
図２は、本発明の第３の実施例を示す。本実施例においてはチャネル部及びキャリア閉じ込め領域(11)が一体に形成されている点、チャネル部(11)をソース(9)、およびドレイン(10)の両側に設ける点においてのみ実施例２と異なる。チャネル部及びキャリア閉じ込め領域(11)の材料はノンドープの多結晶シリコン薄膜で厚さの平均は約３ｎｍである。本実施例では厚さの平均が５ｎｍ以下という多結晶シリコン薄膜内のポテンシャルの起伏が激しいことを利用して薄膜(11)内にチャネルとキャリア閉じ込め領域が自然に形成されることを利用しており、簡単な製造工程で室温動作に適した小さい構造を実効的に実現できる利点がある。本実施例では結晶粒の大きさは、厚さが約３ｎｍであることから横方向にも１０ｎｍ程度に抑えられており、個々のキャリア閉じ込め領域の大きさもこの程度となる。
【００３８】
チャネル部とキャリア閉じ込め領域(11)をソース(9)、およびドレイン(10)の両側に設け、同じゲート電極(12)で制御することにより、チャネル幅が実効的に二倍となり、チャネル電流を大きくとれるという特徴がある。チャネル線幅を増やして電流値を大きくとると一般に面積が増大するが、本構造では面積の増加はない。特にチャネル部及びキャリア閉じ込め領域を一体に設ける構造においては、単純なチャネル線幅の増加はキャリア捕獲によるしきい電圧変動を縮小する方向に働くという課題を抱えるが、本構造のように互いに分離したチャネルを複数用意する場合にはこの問題が起こらない。
【００３９】
実施例４
図３は、本発明の第４の実施例を示す。
【００４０】
ドレイン領域を二つ持ち、ドレイン１(13)、ソース(14)、ドレイン２(15)の三層構造をとっている点において実施例３と異なる。本実施例の構造では、面積を増やさずに実施例１の構造の２倍の記憶容量を実現できる。ソース(14)を共通に用い、ソース(14) 、ドレイン１(13)とこれをつなぐチャネル部及びキャリア閉じ込め領域(16)で記憶を行なうのに加えソース(14)、ドレイン２(15) とこれをつなぐチャネル部及びキャリア閉じ込め領域(88)でも記憶を行なう。二つのチャネル部及びキャリア閉じ込め領域(16) (88)は同時に堆積、形成したものであり、ソース、ドレインとの位置関係で役割が異なるだけである。これらはゲート電極(17)は共通であるがドレイン１(13) 、ドレイン２(15)の電圧を変える事により片方のみの書き込み、消去が可能である。又、ソース(14)、およびドレイン１(13)、ドレイン２(15)が一括して加工できること、チャネル部及びキャリア閉じ込め領域(16) (88)についても一括加工が可能なことから工程数の増加も少なくてよいという利点がある。本実施例ではチャネル部及びキャリア閉じ込め領域を一体形成したが、これは別に形成しても構わない。
【００４１】
実施例５
図４は、本発明の第５の実施例を示す。
【００４２】
本実施例においては、ソース、ドレインを積層構造とした実施例１から４とは異なり、ゲート電極を積層構造としている点に特徴がある。積層状のゲート電極１(19)、ゲート電極２(20)の外側にＳｉＯ2絶縁膜(26)を隔ててソース(21)、ドレイン(22)領域が設けられ、 ＳｉＯ2絶縁膜(26)側面にソース(21)、ドレイン(22)をつなぐ形状に厚さ約３ｎｍのノンドープの多結晶シリコン薄膜(23)が設けられている。薄膜(23)がチャネル部及びキャリア閉じ込め領域の機能を果たす。多結晶シリコン薄膜(23)は非常に薄く結晶粒が島状になっており、しきい電圧が高い。
【００４３】
そこでゲート電圧印加時にゲート電極横の薄膜部分しか導電性を示さず、ゲート電極１(19)側面の薄膜部(24)とゲート電極２(20)の側面の薄膜部(25)とはエッチングによって分離されていないにも関らず各々独立のチャネル部及びキャリア閉じ込め領域となる。従って本素子においては２ビット以上の記憶を行なうことができる。本実施例ではゲート電極を二層のみ積んだが、より多く積んでもよい。実施例３のようにソース、ドレインを積層化する構造では、通常ドレインを共通化することは動作上困難であるために４層以上のソース、ドレインを積んで一括形成する構造を採る事は困難であるが、本構造ではゲート電極を積層した数だけ記憶容量を増やすことが可能であるという利点がある。
【００４４】
実施例６
図５は本発明の第６の実施例を示す。
【００４５】
本実施例は２ビット以上の情報の記憶を行なう記憶素子である。本実施例の素子構造、動作は基本的に実施例３の素子を二個形成した場合と同様であり、この構造を実現する製造方法においてのみ異なる。
【００４６】
本実施例の製造工程を説明する。Ｐ型基板表面を酸化した後ｎ型多結晶シリコン膜、ＳｉＯ2膜、ｎ型多結晶シリコン膜の順に堆積し、ホトレジストをマスクとしてエッチングすることでソース(27)、ドレイン(28)、及び間のＳｉＯ2(31)を形成する。次に１５nmの薄いＳｉ３Ｎ４膜を堆積し、さらにＳｉＯ２膜(32)を堆積する。その後ドレイン(27)領域端の段差部分を含む形の穴パターンのホトレジストをマスクに、 ＳｉＯ２膜及びＳｉ３Ｎ４膜をエッチングする（図５（a））。この時Ｓｉ３Ｎ４膜側面(30)が現れている。次にこのＳｉ３Ｎ４膜表面(30)にａ−Ｓｉを３ｎｍ堆積する。この時下地がＳｉＯ２である場合には下地がＳｉ3Ｎ4である場合と比べ、ガスソースを流し始めてから実際にＳｉがウエハ表面につきはじめるまでの時間が長いため、ＳｉＯ２膜表面にはａ−Ｓｉはほとんど堆積しない。従って Ｓｉ３Ｎ４膜表面(30)上に、ソース(27)とドレイン(28)を繋ぐ形状に幅が１５ｎｍ程度のａ−Ｓｉ細線ができる。 ａ−Ｓｉを熱処理により結晶化し、チャネル部及びキャリア閉じ込め領域を一体に形成する。ＳｉＯ２膜(33)を堆積した後にｎ型多結晶シリコン膜を堆積し、ホトレジストをマスクとしてエッチングしてゲート電極１(29)、ゲート電極２(34)を形成する（図５（b））。
【００４７】
本実施例では二つのゲート電極(29) (34)で各々別個の記憶が出来、最低２ビットの記憶ができる。多値記憶を行なえばより多くのビット数の記憶が可能である。本実施例では制御性良く細線が形成できるという特徴がある。素子間ばらつきが低減できるとともに少ない蓄積電子数で大きなしきい電圧シフトをさせることができる。本実施例ではドレイン(28)領域端の片方の段差部分を含む形で穴を開けたが、両側に穴を開け、二本のチャネル部及びキャリア閉じ込め領域を設け、同じゲート電極で制御する形としてもよい。この構造ではチャネル電流を大きくとれるという特徴がある。さらに、本実施例ではソース(27)、ドレイン(28)の二層のみ積んだが、実施例４のようにドレイン１、ソース、ドレイン２の三層構造をとってもよく、より高密度の記憶が可能となる。
【００４８】
実施例７
図６は本発明の第７の実施例を示す。
【００４９】
本実施例は、チャネル部とキャリア閉じ込め領域を別々に設けること、同じ穴パターン内に形成した二本のチャネル部が同じゲート電極(35)で制御されることの二点においてのみ実施例６と異なる。チャネル部とキャリア閉じ込め領域を別々に設ける利点は実施例１と同様である。さらに同じ穴パターン内に形成した二本のチャネル部を一つのゲート電極(35)で制御する構造をとることにより、ゲート電極(35)の加工が容易であるという特徴を持つ。実施例６との製造工程の違いは、チャネル堆積直後に薄いＳｉＯ2膜を堆積しキャリア閉じ込め領域のシリコン結晶粒を形成する工程が入る点である。
【００５０】
実施例８
図７は本発明の第８の実施例を示す。
【００５１】
本実施例は、製造工程とチャネル部とキャリア閉じ込め領域の位置関係が実施例７と異なる。実施例６と製造工程の異なる点を述べる。ソース(36)、ドレイン(37)領域を形成後１５nmの薄いＳｉ３Ｎ４膜(38)を堆積した後、 ＳｉＯ２膜(40)を５nm堆積し、さらにＳｉ３Ｎ４膜(39)を１０nm堆積する点が異なる。この後ＳｉＯ２膜(41)を堆積し、ドレイン(37)領域端の段差部分を含む形の穴パターンホトレジストをマスクにＳｉＯ２膜及びＳｉ３Ｎ４膜をエッチングする工程以後は実施例６と同じ工程である。 ａ−Ｓｉの堆積膜厚は５nmとする。この構造では、ａ−Ｓｉを堆積する工程において、Ｓｉ３Ｎ４膜(38)側面にソース(36)とドレイン(37)を繋ぐ形にできるチャネル部の横に、他方のＳｉ３Ｎ４膜(39)側面にキャリア閉じ込め領域が形成される。本構造ではチャネルとキャリア閉じ込め領域の間の距離の制御性がよいという特徴がある。
【００５２】
実施例９
図８は本発明の第９の実施例を示す。
【００５３】
実施例１の記憶素子を４個行列状に並べ、二つずつの素子でソース 、ドレインを共有化し、二つずつの素子でゲート電極を共有化したものである。二本のドレイン(42) (43) をデータ線、二本のゲート(46) (47)をワード線とすることで行と列の制御が可能である。ソース、ドレインを共有化する素子の数を増やし、言い換えれば同じデータ線で制御される素子の数を増やしてもよい。又、ゲート電極を共有化する素子の数を増やし、言い換えれば同じワード線で制御される素子の数を増やしてもよい。これらは他の実施例についても同様である。尚、データ線の抵抗を下げる為に金属材料（例えばＡl、Ｗ、ＴｉＮ、ＷＳｉ２、ＭｏＳｉ、ＴｉＳｉ等が考えられる）で裏打ちする方法があり、この方法を採用してもよい。ワード線についても、抵抗低減のため金属材料で裏打ちしてもよい。これも他の実施例について同様である。
【００５４】
実施例１０
図９は本発明の第１０の実施例を示す。
【００５５】
実施例４の記憶素子を４個行列状に並べ、二つずつの素子でソース、ドレイン１、ドレイン２を共有化し、二つずつの素子でゲート電極を共有化したものである。共有化したドレイン及びゲートの多結晶シリコンはそのままデータ線及びワード線として用いることができる。本実施例では計四本のデータ線１〜４(48) 〜(51)とワード線１(54)、２(55)によって制御され、８ビット以上の情報を記憶することができる。ここでデータ線１〜４と図面の(48) 〜(51)は番号の若い順に対応するものとし、以下でもこの意味で記述する。本実施例においては三層積まれたｎ型多結晶シリコンの一番下層がデータ線１(48)、３(50)、その上の層がソース線１(52)、２(53)、そして一番上の層がデータ線２(49)、４(51)である。
【００５６】
本実施例においてはコンタクト部分まで含めて図示している。コンタクト工程について説明する。まずデータ線１(48)、３(50)形成の為のｎ型多結晶シリコン膜、 ＳｉＯ2膜、ソース線１(52)、２(53) 形成の為のｎ型多結晶シリコン膜を各々堆積する。ここでソース線１(52)、２(53) 形成の為のｎ型多結晶シリコン膜を第一の穴パターン(56)によって削り穴をあけておく。次にＳｉＯ2膜、データ線２(49)、４(51)形成の為のｎ型多結晶シリコン膜を堆積後さらに第二の穴パターン(57)によってこのデータ線２(49)、４(51)形成の為の多結晶シリコンも削っておく。その後ＳｉＯ2膜を堆積後データ線、ソース線を一括形成する際、コンタクト部では各コンタクト用パターンをつないだ形状（(58)、(59)、(60)を併せたパターン）に加工する。この結果、(60)においてはデータ線２が最上層の多結晶シリコンとなっているが、(59)においてはデータ線２の多結晶シリコンが削れてなくなっておりソース線の多結晶シリコンが最上層となっている。さらに(58)においてはデータ線２の多結晶シリコン及びソース線の多結晶シリコンがともになくなっており、データ線１の多結晶シリコンが最上層となっている。従って上記各層へのコンタクト穴形成において各々別の工程を用意する必要がない。本コンタクト工程は他の積層構造についても有効であり、例えば実施例５のようなゲート電極を積層化した構造に用いてもよい。勿論本方法以外のコンタクト工程を用いてもよく、これは他の実施例でも同様である。
【００５７】
実施例１１
図１０〜１２、１７は本発明の第１１の実施例を示す。
【００５８】
実施例４の記憶素子を８個、４×２の行列状に並べ、四つずつの素子でソース、ドレイン１、ドレイン２を共有化し、二つずつの素子でゲート電極を共有化したものである。実施例１０と同様に共有化したドレイン及びゲートの多結晶シリコンはそのままデータ線及びワード線として用いることができる。一括エッチする三層積みの多結晶シリコンは下の層からデータ線１、ソース線、データ線２の順に積み重なっている。本実施例においてはデータ線の選択トランジスタ部分まで含めて示している。セル部分は点線で囲んだ部分(61)である。本実施例では四本のデータ線(62)と四本の選択トランジスタゲート(63)、及びワード線(64)によって制御され、１６ビット以上の情報を記憶することができる。メモリセルが小さくなるに従い、コンタクトや周辺回路部分の面積を小さくする必要がある。特に本発明のようにソース、ドレイン又はゲートを積層構造とする場合には、コンタクトや周辺回路部分が大きくてはレイアウトが不可能になることも考えられる。
【００５９】
製造工程と同時に構造を説明する。まずシリコン基板上に選択トランジスタを形成する（図１０(ａ)）。図の(66) 、(67) 及び(68)が拡散層である。同時に他の周辺回路も形成するが、ここではデータ線を選択するトランジスタのみ示す。
選択トランジスタのゲート電極(63)形成後に酸化膜を堆積し、フィールド酸化膜(69)上にメモリセルを形成する。セル部分の形成法は実施例４とほぼ同様であり、以下では異なる部分を述べる。下層のデータ線１のｎ型多結晶シリコン膜の堆積前に酸化膜をホトレジストをマスクにエッチングし、選択トランジスタの拡散層(66)の一部を露出させる(70)（図１０(b)）。
【００６０】
図１１は製造工程の続きを示す。下層のデータ線１のｎ型多結晶シリコン膜を堆積後、ソース線のｎ型多結晶シリコン膜堆積前にホトレジストをマスクにデータ線１の多結晶シリコンをエッチングしておく(71) （図１１(ａ)）。さらにＳｉＯ2膜、ソース線のｎ型多結晶シリコン膜、ＳｉＯ2膜、データ線２のｎ型多結晶シリコン膜を堆積後、データとソース線の一括エッチング前に図に示した穴パターン(72)でデータ線２の多結晶シリコン膜をエッチングしておく。従ってデータ、ソース線の一括エッチング時には、(71)で示されるパターンより外側ではデータ線１の多結晶シリコンがなく、(72) で示されるパターン部分ではデータ線２の多結晶シリコンがなくなっている。
【００６１】
以上の工程を行なうことによりデータ、ソース線一括エッチング後（図１１(b)）にはデータ線１は金属を介さず直接選択トランジスタの拡散層(66)に接続されるため、コンタクト工程、配線工程を別に行なう必要がなく、工程が簡単であると同時に面積が小さくてすむ。又、共通のソース線は多結晶シリコンで互いにつながり、しかもその一部分(65)は上のデータ線２の多結晶シリコンが除去されている。よってコンタクト、配線はこの部分でのみ行なえばよく、やはり面積が小さくてすむ。
【００６２】
図１２は製造工程の続きを示す。酸化膜堆積、多結晶シリコン堆積、ワード線加工後、酸化膜堆積、平坦化工程を行ない、コンタクト穴をあけたのち一層目の金属配線(75)を図のように行なう（図１２(a)）。これによりデータ線２(73)と選択トランジスタの拡散層(68)が接続される。
【００６３】
図１７は図１２(a)のＡ−Ｂ部の断面図を示す。ただし、図１２においては図の繁雑さを避ける為選択トランジスタのゲート(63)及びワード線(64)についての金属配線を省略している。さらに選択トランジスタの拡散層(67)へのコンタクト穴をあけ、二層目の金属配線(62)を図のように行なう。この結果選択トランジスタ二つのゲート電極への印加電圧を選択することで、金属のデータ線(62)がデータ線１とデータ線２の一方のみと電気的に接続される。
【００６４】
本実施例では構造を簡単に示す為に小規模の記憶としているが、実際に記憶装置を実現する場合にはデータ線、ワード線の本数はもっと多い。例えば積層のデータ線、ソース線組を１０００本、ワード線を１６本持つ行列状に記憶素子を配置し、本実施例のように選択トランジスタを各データ線に設ける。この構造を便宜上ブロックと呼ぶ。複数のブロックをワード線に垂直な方向に繰り返し並べて記憶装置を実現する。積層化されているデータ線１、２の組は選択トランジスタを用いて、ブロックの外側では一本のデータ線で制御できる。複数のブロックの金属データ線を互いに接続する。この結果１ブロックのデータ線の数の金属のデータ線があればよい。このようにブロック単位に分けて配置する構造では、多結晶シリコンのデータ線部分が短くてすみ、抵抗が大きくならないという特徴がある。
【００６５】
実施例１２
図１３は本発明の第１２の実施例を示す。
【００６６】
本実施例は、ソース線(74)を多結晶シリコンでなく、基板の拡散層を用いる点においてのみ実施例５と異なる。ソース線は各セルに共通で良く、基板表面を利用する。本実施例はソース線(74)の抵抗が小さいこと、多結晶シリコンが一層少なくてよいため工程が短いという特徴を持つ。このようにソース線を基板の拡散層とする構造は、実施例１の素子でも用いることができる。
【００６７】
実施例１３
図１４は本発明の第１３の実施例を示す。
【００６８】
本実施例は、実施例１の記憶素子を並べ、さらに二層に積み重ねた構造である。図１４はデータ線断面での断面図を示している。本発明の記憶素子、記憶装置は絶縁膜上に形成することができるため、基板表面に形成する記憶素子と異なり積み重ねることが可能である。積み重ね構造をとることによってさらに高集積化が実現できるという特徴を持つ。又、このように積み重ねた構造を採った場合本発明の記憶素子、記憶装置はチャネルが縦に走っているため、平面的な構造と比べて上段、又は下段のセルのゲート電極の影響を受けにくいという特徴をもっている。
【００６９】
実施例１４
図１８から２９は、本発明の第１４の実施例を示す。
【００７０】
図１８に本実施例の記憶装置を構成するメモリセルアレイの一部分の構造図を示す。図１８（ａ）はチャネル形成後、図１８（ｂ）はワード線形成後の図である。データ線１(Ａ1)、ソース線(Ａ３) 、データ線２(Ａ２)は高不純物濃度ｎ型の多結晶シリコンからなり、間にＳｉＯ2絶縁膜(Ａ４) (Ａ５)を挟んで下から順に積み重ねられている。このＳｉＯ2絶縁膜(Ａ４) (Ａ５)側面にノンドープの多結晶シリコン薄膜からなる厚さ２．５ｎｍ、幅５０ｎｍのチャネル部(Ａ６) (Ａ７)が形成されており、２５ｎｍの膜厚のゲート絶縁膜(Ａ８)を隔てて多結晶シリコンからなる上下共通のワード線(Ａ９)が形成されている。ここでは積層化したデータ線構造を二本、ワード線を二本用意してアレイの基本構造を示しているが、実際にはより多くのデータ線、ワード線を並べてメモリセルアレイを構成する。４個の交点に各々上下二段のメモリセルが形成されており、多ビット記憶を用いない場合でも８ビットの記憶が可能である。
【００７１】
図１９にこの構造を上面から見た図を示す。データ線１(Ａ1)、ソース線(Ａ3)、データ線２(Ａ2)が上下に重なっており(Ａ10)、その分の面積を小さくする事ができる。単位構造(Ａ11)は４F2であり、この構造に２セル入っているため１セルあたり２F2の面積である。
【００７２】
図２０でこの記憶素子の動作を説明する（図２０）。多結晶シリコン薄膜の膜厚が非常に薄く膜内のポテンシャルの起伏が激しいため、連続した低ポテンシャル領域の道である電流経路(Ａ12)と孤立した低ポテンシャル領域であるキャリア閉じ込め領域(Ａ13)が薄膜内に自然に形成される。この膜の結晶粒の大きさは、厚さが約２．５ｎｍであることから横方向にも１０ｎｍ程度に抑えられており、個々のキャリア閉じ込め領域(Ａ13)の大きさもこの程度となる。簡単な製造工程で室温動作に適した小さい構造を実効的に実現できる利点がある。もちろんキャリア閉じ込め領域と電流経路を独立の工程で設けてもよい。
【００７３】
この場合キャリア閉じ込め領域には直径１０ｎｍ以下の微粒子を用いれば室温においてもクーロンブロケイドの効果を得ることができる。書き込み、消去はワード線(Ａ９)の電位を変えることで行なう。ソース線(Ａ３) 、データ線１(Ａ1)間に一定の電圧を加え、ワード線電圧を印加して行くと、チャネル部(Ａ６)の多結晶シリコン薄膜に電子が誘起され、電流が流れ始める。ゲート電圧を大きく印加すると、電流経路(Ａ12)とキャリア閉じ込め領域(Ａ13)の間のポテンシャル差が大きくなり、ついには電子がトンネルまたは熱励起によって間の高ポテンシャル部分のバリアを越えてキャリア閉じ込め領域(Ａ13)に注入される。この結果、しきい値が大きい方にシフトし、同じゲート電圧においても電流値が小さくなる。情報の読み出しはこの電流値の大小を見ることで行なう。消去はゲート電圧を逆方向に振ることで行なう。
【００７４】
次に上述したメモリセルを用いて大規模なセルアレイを構成する基本単位であるメモリマットの構造を述べる。
【００７５】
図２１、図２２、図２３、図２４、図２５、図２６、図２７にはメモリマットのレイアウト図を示す。これらは同じ部分の異なる製造工程段階の図である。製造工程については後で説明する。
【００７６】
上述したメモリセルは行列状に並べるのに適した形をしており、このまま大規模に並べることも可能である。しかし、長い多結晶シリコンのデータ線を用いることになり、抵抗が大きくなりすぎる。そこである程度の規模でコンタクトをとり、金属等の低抵抗材料で長い距離を配線する。この小規模単位をメモリマットと呼ぶ。本実施例ではデータ線、ワード線をともに８本ずつ並べ、６４個の交点に各々２セルずつ、合計１２８セルで単位メモリマットを構成する。
【００７７】
また、区別のため、単位マット内配線を行う多結晶シリコンのデータ線１、データ線２をローカルデータ線、マット間配線を行う低抵抗のデータ線をグローバルデータ線と呼ぶ。１ピッチにデータ線１とデータ線２の二本の線が重なっているため、マット単位で上下を選択するためのMOSトランジスタを基板表面に設ける。これによりマットの外では一本のグローバルデータ線で済むためピッチの困難が回避できる。 素子分離領域を考えると選択トランジスタピッチがデータ線ピッチより大きくなるため、隣り合うローカルデータ線の選択トランジスタはメモリマットの上下に分けて行う。
【００７８】
次に本実施例のレイアウトを製造工程とともに説明する（図２１〜２７）。図中で点線で囲んだ領域(Ａ２２)が単位メモリマットとなる。まず選択用ｎ型トランジスタをＰ型基板表面に形成する。平行に並んだアクティブ領域(Ａ１６)にゲート電極(Ａ１５)が共通に走る形のレイアウトを採る。この時同時にメモリセルアレイの外側に周辺回路のCMOSの形成も行う。数種の電圧を用いるため、MOSトランジスタには三重ウエル構造を採用する。また、ワード駆動回路用高耐圧トランジスタとデコーダやセンスアンプ等のトランジスタでは耐圧が異なってよいため、少なくとも二種のゲート長のMOSトランジスタを形成する。本実施例ではSOI基板を用いなかったが、薄膜のSOI基板を用いた場合必ずしも三重ウエル構造は必要ない。この後、ＳｉＯ2膜を堆積した後、レジストをマスクとしてＳｉＯ2膜をエッチングし、選択MOSの拡散層の一部(Ａ１４)を露出させる。 厚さ５０nmのｎ型多結晶シリコン膜を堆積した後、レジストパターン(Ａ３３)をマスクとして多結晶シリコンをエッチングする（図２１）。この工程により、ローカルデータ線１(Ａ１)と選択MOSの拡散層が直接接続されるため、後にローカルデータ線１(Ａ１)へのコンタクトと取る工程が不要になるという利点がある。さらにＳｉＯ2膜（ 厚さ１００nm） 、ｎ型多結晶シリコン膜（ 厚さ５０nm）、 ＳｉＯ2膜（ 厚さ１００nm）、ｎ型多結晶シリコン膜（ 厚さ５０nm）、ＳｉＯ2膜（ 厚さ３０nm）の順に堆積し、堆積した計六層をレジストをマスクとして一括してエッチングすることでソース線(Ａ３)、ローカルデータ線１(Ａ１)、 ローカルデータ線２(Ａ２)の積層構造(Ａ１７)を形成する（図２２）。
【００７９】
このように一括して形成するため、単に一層のメモリ構造を二回積層状に作製するのと比べリソグラフィー工程が少なくてすむ。また、メモリマット間の境界部分にはダミーのデータ線パターン(Ａ１８)を形成している。これは、データ線のリソグラフィー工程において、同程度の大きさのパターンの繰り返し構造である方が露光（EB工程なら描画）の最適条件が見出し易いためである。さらに、各ローカルデータ線の両隣りの構造を同じにすることによって、ローカルデータ線と周りとの静電容量を各々のローカルデータ線で同じにすることが出来、メモリの安定動作の観点からも利点がある。次に厚さ２．５ nmのａ(アモルファス)−Ｓｉを堆積した後、熱処理により結晶化を行なう。この後厚さ１５nmのＳｉＯ2膜を堆積し、この後データ線に対し直角の方向に走る線幅０．１ミクロンのレジストパターン(Ａ１９)を形成する（図２３）。
【００８０】
このレジストパターン(Ａ１９)をマスクとしてウエットエッチングし、ローカルデータ線１(Ａ１)とソース線(Ａ３)の間のＳｉＯ2膜(Ａ６)、及びローカルデータ線２(Ａ２)とソース線(Ａ３)の間のＳｉＯ2膜(Ａ７)の側面に基板に垂直に走るＳｉＯ2の細線を形成する。ここでダミーのパターンパターン(Ａ２０)を用意することにより、線幅の細いレジストパターンが倒れるのを防ぐ工夫を行っている。次に異方性のドライエッチングにより基板に平行に形成されたＳｉＯ2パターンを削る。この工程を行うことにより、隣り合うローカルデータ線間が多結晶シリコン薄膜でつながることを防ぐことがことができる。次に O2プラズマ雰囲気中で多結晶シリコン薄膜を酸化する。このとき酸化は１０nm程度までしか進まないため、先に形成したＳｉＯ2の細線の下の多結晶シリコン薄膜は酸化されず、極薄多結晶シリコン薄膜の細線パターンが形成できる。この方法はドライエッチによる細線加工と比べて以下の点で優れている。一つは、ウエットエッチにおけるサイドエッチ効果と酸化の効果によってレジストより細いパターンが形成できることである。発明者らは、予備検討段階で極薄多結晶シリコン薄膜のチャネル細線の幅と長さの比が２以上ある時に書き込みの前後で十分なしきい値シフトが得られることを見出しており、本実施例のようにローカルデータ線１(Ａ１)とソース線(Ａ３)の間のＳｉＯ2膜(Ａ４)の膜厚が１００nmの場合０．０５ミクロン程度のパターンを形成する必要がある。発明者らの試作においては、０．１ミクロン幅のレジストパターンを用い、ウエットエッチ終了時点で０．０７ミクロンのＳｉＯ2細線が形成されていた。これに側面からの酸化の効果が加わって、酸化後には０．０５ミクロン程度幅の極薄多結晶シリコン薄膜の細線が形成されていると思われる。第二の利点は、 O2プラズマによる酸化が１０nm程度で止まることから、チャネル加工時にデータ線が余分に削れる恐れがないことである。チャネル加工の後、ゲート絶縁膜の役割の薄いＳｉＯ2膜(Ａ８)を堆積した後、ｎ型多結晶シリコン膜を堆積し、ホトレジストをマスクとしてエッチングしてワード線(Ａ２１)を形成する（図２４）。
【００８１】
この時データ線間の幅の半分よりも厚いｎ型多結晶シリコン膜を堆積すれば、データ線形成によって作られた高段差を埋め込むことができ、レジストパターン形成が容易になる。先のデータ線のダミーパターンの存在により、データ線間の溝幅はほぼ一定になっており、メモリマット境界部分においてもこの埋め込み効果が得られる。また、 ｎ型多結晶シリコン膜堆積後エッチバックを行い、膜厚を薄くした後シリサイドを堆積することにより、より低抵抗のワード線が形成可能である。ワード線形成後に絶縁膜を堆積し、平坦化を行った後コンタクト工程を行う（図２５）。このとき、ローカルデータ２(Ａ２)へのコンタクト(Ａ２６)、選択MOSの拡散層(Ａ１６)のコンタクト(Ａ２７)、選択MOSのゲート電極(Ａ１５)へのコンタクト(Ａ２５)、ワード線(Ａ２１)へのコンタクト(Ａ３４)は上部に堆積された絶縁膜のエッチングをすればとることができる。これに対し、ソース線(Ａ３)はローカルデータ線２(Ａ２)の下にあるため、ソース線(Ａ３)へのコンタクト孔(Ａ２３)はローカルデータ線２(Ａ２)を貫通して取る。さらに、ピッチに律則されて選択トランジスタのアクティブ領域幅を広く取れないため、グローバルデータ線と選択トランジスタの接続のためのコンタクト孔(Ａ２４)は、ローカルデータ線２(Ａ２)とソース線(Ａ３)の両方を貫通させる。この構造によってコンタクト孔とデータが重なるレイアウトが可能となる。ここであらかじめローカルデータ線１(Ａ１)を堆積後に削っているために、このコンタクト領域にローカルデータ線１(Ａ１)は存在しない。貫通途中の層とのショートを避けるため、コンタクト孔形成後に絶縁膜の堆積と異方性ドライエッチによるエッチバックにより孔内部に絶縁膜の側壁を形成する。
【００８２】
図２９には側壁形成後の選択MOS部分のコンタクトの断面図を示す。
【００８３】
図２８にはメモリアレイ端部でのワード線に対するコンタクト(Ａ３４)を示している。積層データ線と同じ材料からなり、ダミーデータ線とも異なる大きなダミーパターン(Ａ３５)を設け、この上でコンタクト(Ａ３４)をとる。データ線パターンの外側では、ワード線加工の所で述べた多結晶シリコン堆積によるデータ線による溝の埋め込み効果が得られないため、これを回避する手段である。この後金属を堆積し、ホトレジストをマスクとしてエッチングして一層目の金属配線M1を形成する（図２６）。
【００８４】
M1配線(Ａ２９)で多結晶シリコンのゲート電極(Ａ１５)を裏打ちすることで抵抗を下げることができる。また、ソース線(Ａ３)への配線(Ａ２８)もM1で行う。
他にローカルデータ線２(Ａ２)と選択MOSの拡散層との接続(Ａ３０)も行う。さらに層間絶縁膜堆積後、コンタクト孔を開け、金属を堆積し、ホトレジストをマスクとしてエッチングして二層目の金属配線M２を形成する（図２７）。グローバルデータ線(Ａ３１)はM2で形成する。狭いピッチでメモリマット一面を走ることになるため、M1でグローバルデータ線を形成すると他の配線ができなくなってしまう。従ってグローバルデータ線(Ａ３１)にはM2あるいはそれより上の配線を用いる必要がある。これはメモリセルアレイの外側に接続される読み出し回路についても言えることで、グローバルデータ線より下の層、例えばM1で読み出し回路を接続する必要がある。グローバルデータ線においてもメモリマット境界部にダミーのパターンを配置してローカルデータ線の場合と同様の効果を得ることができる。
【００８５】
実施例１５
図３０、図３２には本発明の第１５の実施例を示す。
【００８６】
図３０は本実施例の記憶装置を構成するメモリセルアレイの一部分の構造図を示す。図３０（ａ）はチャネル形成後、図３０（ｂ）はワード線形成後の図である。第１４の実施例の記憶素子では上下２セルが縦に積まれた構造であったが、本実施例では１セルである点がことなるが、他の構造、動作原理は同様である。
【００８７】
ローカルデータ線(Ａ３７)、ソース線(Ａ３６)を縦に繋ぐ形でチャネル(Ａ３８)が走り、チャネルの電位をワード線(Ａ４７)で制御する。実施例１４の構造より集積度は落ちるが、加工時の段差が小さく、プロセスマージンが大きいという特徴がある。
【００８８】
図３２にはメモリマットの上面図を示す。コンタクト工程までの図であり、実施例１４では図２５に対応する。やはりマット単位でローカルデータ線をMOSトランジスタを介してグローバルデータ線に接続するのであるが、実施例１４では上下セルの選択の目的でトランジスタを介していたが、本実施例では、動作時にグローバルデータ線に電気的につながるローカルデータ線の容量を低減するのが目的である。グローバルデータ線の容量を小さくできれば、同じ電流でより早く、より大きく電位を変動させることができ、高速動作が可能となる。このような効果は、本実施例や実施例１４のように、基板にチャネルが垂直に走る構造に限ったことではなく、図３１に示すような基板に平行にチャネルが走る構造でも共通である。
【００８９】
図３１はセルアレイの基本となる、６セルのアレイ構造を示した上面図で、図３１（ａ）はチャネル形成後、図３１（ｂ）はワード線形成後の図である。ソース線(Ａ４０)を共通として、ローカルデータ線１(Ａ３９)、ローカルデータ線２(Ａ４１)を有する。チャネルの電位をワード線(Ａ４３)で制御する。単位セル構造は加工寸法Fに対し６Ｆ２であり、本実施例のような立体構造と比べ作製が容易であるという特徴がある。図３２の説明に戻る。ソース線(Ａ３６)へのコンタクト孔(Ａ４６)、MOSのゲート電極へのコンタクト孔(Ａ４７)、 MOSの拡散層をグローバルデータ線と接続するためのコンタクト孔(Ａ４８)はすべて同一工程であけることが出来、実施例１４の場合よりも工程数が少なくてすむという特徴がある。ローカルデータ線(Ａ３７)へのコンタクト工程は実施例１４と同様である。
【００９０】
以下、実施例１６から実施例２２ではセルアレイの書き込み、消去、書き込みベリファイ、消去ベリファイ、リフレッシュ、多値記憶を行うための実施例を示す。
【００９１】
図３３にはセルアレイの代表的なものを示し、これを用いて説明する。もちろんこれまでに示した他のメモリセル構造を用いてもよい。
【００９２】
実施例１６
図３４にセルアレイの読み出し、書き込み、消去動作の動作シーケンスを示す。読み出し条件はセル１、セル２の情報を読みだす条件、消去条件はセル１、セル２の情報を消去する条件であり、書き込み条件はセル１に情報“１”を、セル２に情報“０”を書き込む条件である。読みだし動作はまずプリチャージを行い（ステップ１）、続けてソース、データ線とワード線の間に所定の読みだし電圧を印加する（ステップ２）。セル１に保持している情報をデータ線１に流れる電流で、セル２に保持している情報をデータ線２に流れる電流で読みだす。ワード線１の電位は情報“０”保持時に流れる電流が“１”保持時に流れる電流より十分大きく、二つの状態が区別しやすように設定する。
【００９３】
ワード線２の電位を情報“０”保持時のしきい電圧より小さく設定することにより、保持情報に関わらずセル３、セル４にはほとんど電流が流れない。より多くのセルをならべた場合でも同様で、読み出すセルを制御するワード線のみ読み出し電圧を印加し、同じデータ線につながる他のワード線を低電位に設定する。
次に消去動作について述べる。消去動作はセル１、セル２について一括して行う。又、消去のビット毎ベリファイ動作の為に消去を行うべきセルのリストに対応する記憶部が必要である。まず消去のための電圧の印加前に書き込み電圧を印加する（ステップ１）。
【００９４】
この動作を行うことにより、この消去動作以前の消去動作の後に書き込み動作の行われていなかったセルに対し、連続して消去電圧がかかることを防ぎ、望ましくない特性変動を抑えることができる。次にセルリストに対応させてデータ線の電位を設定する（ステップ２）。
【００９５】
消去の終わっていないセルに接続されたデータ線に与える電位（例えば５Ｖ）は消去の終わったデータ線に与える電位（例えば０Ｖ）よりも高く設定し、ワード線との電位差を大きくする。ワード線に消去のための低い電圧（例えば−１０Ｖ）を与えた（ステップ３）後セルの状態を確認するため、所定の電圧（例えば０.５Ｖ）をワード線に印加しデータ線の電位変動をセンスする（ステップ４、５）。
【００９６】
この結果セルのしきい値が所定の値より低くなっていればそのセルをリストから削除する。この後リストが空になっていれば消去動作を完了するが、そうでなければ再びステップ２に戻る。このステップ２においてリストから削除されたセルのデータ線に与える電圧は低く（ここでは０Ｖ）、ワード線との電位差（ここでは１０Ｖ）が小さいため過剰な消去が行われない。このループを繰り返すことによって消去を行うすべてのセルについて、所定の値以下のしきい電圧を実現する。
【００９７】
書き込み動作においては、セル１、セル２に各々情報“０”と“１”を書き込む動作を示している。書き込み動作においては、まず情報“１”を書き込むセルのリストに対応させてデータ線の電位を設定する（ステップ１）。
【００９８】
“１”書き込みの終わっていないセルのデータ線に与える電位（例えば０Ｖ）は“１”書き込み又は“０”書き込みの終わったデータ線に与える電位（例えば５Ｖ）よりも低く設定し、ワード線との電位差を大きくする。次にワード線に書き込みのための高い電圧（例えば１５Ｖ）を与えた（ステップ２）後セルの状態を確認するため、所定の電圧（例えば２.５Ｖ）をワード線に印加しデータ線の電位変動をセンスする（ステップ３、４）。
【００９９】
この結果セルのしきい値が所定の値より高くなっていればそのセルをリストから削除する。この後リストが空になっていれば書き込み動作を完了するが、そうでなければ再びステップ２に戻る。このステップ２においてリストから削除されたセルのデータ線に与える電圧は高く（ここでは５Ｖ）、ワード線との電位差（ここでは１０Ｖ）が小さいため過剰なしきい値変動を防ぐことができる。ここではリストを“１”を書き込むセルとしたが、“１”書き込みの終わったセル又は“０”を書き込むセルでリストを構成し、ベリファイ動作を行いながらリストを増やしていき、すべてのセルがリストに加わった時点で書き込み動作終了としてもよい。消去動作におけるリストの内容についても同様である。以下では簡単のためここで述べた定義で統一して述べる。
【０１００】
本実施例ではデータ線、ソース線、ワード線、チャネルに多結晶シリコンを用いたが、これらが同じ材料からなる必要はなく、他の半導体を用いてもよいし、金属を用いてもよい。又、ＳＯＩ基板を用い、データ線、ソース線やチャネルにバルクのシリコンを用いてもよい。バルクのシリコンを用いると抵抗が小さくなり、メモリの高速化が可能である。チャネルにはノンドープの多結晶シリコンを用いたが、不純物が入ってもよい。さらに、本実施例ではチャネルの多結晶シリコン薄膜部(1)が電流経路と同時に記憶を行う電荷蓄積の機能を兼ねているが、薄膜部に低抵抗領域間の電流経路の機能のみ持たせ、他に記憶を行う電荷蓄積部を設けてもよい。この際、電荷蓄積部の材料は半導体でもよいし、金属を用いてもよい。この際、素子の動作原理説明で述べたように、電荷蓄積部を高ポテンシャルで囲まれた小さい構造とすることが本質的である。この構造の場合電流経路と電荷蓄積部を別々に設計できるため、大きさ、材料等の自由度が増えるという特徴がある。
【０１０１】
実施例１７
図３５、図３６は、本発明の第１7の実施例を示す。
【０１０２】
図３５、図３６は実施例１６の図３４で説明したセルリストのレジスタを用いた実現例を示している。図３５が動作シーケンス、図３６は記憶装置の構成を示す。シフトレジスタを用いて外部とのデータのやりとりを順次行うことで出力、入力線の数を少なく抑えることができる。メモリセルの構造、原理は実施例１６と同様である。レジスタの各々のビットを各データ線に対応させる。本実施例ではセル１（及びセル３）がレジスタの最初のビットに、セル２（及びセル４）がレジスタの次のビットに対応する。消去動作においては消去の終了していない状態を１、消去終了の状態が０としている。つまり、セル１、セル２の消去動作においてレジスタが｛１，０｝であるということはセル２の消去が終了しているがセル１の消去は終了していないことを示す。この後ステップ２に戻った場合そのデータ線に対応するレジスタのビットが１の場合には消去条件の電位（例えば５Ｖ）をデータ線に与え、０の場合にはより低電位（例えば０Ｖ）を与える。レジスタの各ビットが全て０になると消去ベリファイのループが終了する。
【０１０３】
書き込み動作においては、ステップ１でデータをロードする際にはレジスタの各ビットの値は対応するデータ線に接続されたセルに書き込む情報のビット反転の情報を表している。つまり、ステップ１においてレジスタが｛０，１｝であることはセル１に情報“１”を、セル２に情報“０”を書き込むことを意味する。
この後ステップ２以降においてはセルに情報“１”書き込みが終わると対応するレジスタのビットに０を入れていく。ステップ１おいて対応するレジスタのビットが１の場合には消去条件の電位（例えば０Ｖ）をデータ線に与え、０の場合にはより高電位（例えば５Ｖ）を与える。レジスタの各ビットが全て０になると書き込みベリファイのループが終了する。
【０１０４】
実施例１８
図３７は、本発明の第１8の実施例を示す。
【０１０５】
本実施例は、消去ベリファイをビット毎に行わず、消去しようとする全てのセルが所定のしきい値より小さくなることで消去ループの終点を判定する。本方法では消去シーケンスのステップ２において選択された全てのセルに消去電圧が印加される。本方法はビット毎に制御を行う必要がないため、動作が簡単であるという特徴がある。過剰な消去をしない為に余分な消去電圧印加時間に対する状態の安定性が必要であり、セル特性によっては、電子注入を消去と定義し、消去しようとする全てのセルが所定のしきい値より大きくなることで消去ループの終点を判定する方法を採ってもよい。この方法ではしきい値が上がったセルが消去済みセルであるのでループを繰り返した場合ほとんどのセルに電流が流れず、従って消去動作の消費電力が小さくできる。
【０１０６】
実施例１９
図３８、図３９は、本発明の第１9の実施例を示す。
【０１０７】
メモリセル部分の構造は実施例１７と同様である。本実施例は書き込み、消去においてベリファイを行う他に、記憶保持においてリフレッシュ動作を行うという点に特徴がある。蓄積する電子数が少ない為、熱励起又はトンネルという本質的に確率的な現象が書き込み時に顕に現れてしまうということを実施例１で述べた。同様なことが記憶保持においてもあてはまり、記憶保持の不安定性の原因となる。しかし、蓄積電荷の供給部分と電荷蓄積部分との間の絶縁膜を厚く（またはポテンシャルバリア幅を大きく）して保持を安定させる手段は、同時に書き込み時間をも長くしてしまうことになり望ましくない。本発明のメモリはフラッシュメモリと比べもともと高速の書き込み、消去が可能であるという特徴を持つが、記憶保持時にリフレッシュ動作を行う制御方法を用いれば高速の書き込み、消去と安定した記憶保持の両立が可能である。又、揮発性のメモリとして高集積が可能なＤＲＡＭが広く用いられているが、本発明のメモリセルは１トランジスタの面積で１セルが構成でき、またメモリセル構造も簡単であるためより高集積のメモリが実現できる。
【０１０８】
図３８に本実施例の記憶装置の構成図を示す。実施例１７と異なりレジスタを二種類用意しているところに特徴がある。図３９にリフレッシュ動作のシーケンスを示す。実施例１６と同様に隣接した４セルについて説明する。実施例１７の読みだし、消去、書き込み動作のシーケンスをこの順に行い、これらをワード線を順次選択しながら繰り返す内容である。まず選択したワード線のデータを読みだし、レジスタ１に内容を蓄える。ここではレジスタ１の各ビットの情報はセルの情報の反転情報としている。次に実施例１７で述べた消去動作を行う。消去動作でレジスタ１をそのまま用いては先に読みだされたデータが失われてしまうため、レジスタ１とは異なるレジスタ２を用意する。次にレジスタ１のデータを再びメモリセルに書き込む。この一連の動作を順次選択するワード線を移動しながら行う。メモリセルの記憶が失われる平均的な時間より十分短い周期でリフレッシュを行うことにより記憶の安定保持が実現される。レジスタ１又はレジスタ２は書き込み、消去動作のベリファイで用いる。ここで、レジスタ１の情報を一旦レジスタ２に移した後、レジスタ１を消去動作で用いる方法を用いてもよい。この場合消去動作後レジスタ２の情報をレジスタ１に移してから書き込み動作を行うことになる。情報の書き込み、消去、読み出し動作は実施例１７と同様でよい。ただし、より高速の書き込み、消去を実現するため電荷蓄積部と外部の間のポテンシャルバリア幅又はポテンシャルバリア高さを小さくした場合読み出し動作にも変更が必要である。この場合には読みだし動作によって記憶情報が失われるのを防ぐため、読みだした情報の再書き込みを行う。動作シーケンスはリフレッシュ動作と同じであり、読みした情報を外部に送る点でのみ異なる。これは他のリフレッシュ動作を行う実施例でも同様である。
【０１０９】
実施例２０
図４０、図４１は、本発明の第２０の実施例を示す。図４０がメモリの構成図、図４１がリフレッシュ動作のシーケンスである。
【０１１０】
本実施例は、消去ベリファイをビット毎に行わず、消去しようとする全てのセルが所定のしきい値より小さくなることで消去ループの終点を判定する点で実施例１９と異なる。その他の点では実施例１９と同様であるが、消去ベリファイをビット毎に行わないため、消去動作でデータ線毎にレジスタを用意する必要がなくなり、第二のレジスタが不要であるという特徴を持つ。
【０１１１】
実施例２１
図４２は本発明の第２１の実施例の構成図を示す。
【０１１２】
本実施例は１セルで１ビットより多い情報を記憶を行う（多値記憶）点に特徴がある。
【０１１３】
メモリセル部分の構造は実施例１６と同様である。
【０１１４】
図４３に単位セル特性についての実験結果を示す。ソース線を０Ｖ、データ線を２Ｖ、ワード線を９Ｖに設定し、データ線に流れる電流の時間変化を示したものである。ワード線の電位をあまり大きくせず、電子注入を遅くして電流変化を観察しやすくした。図よりわかるように電子が記憶領域に一個一個蓄積されるとしきい値が離散的にシフトすることに対応して電流が階段状に変化している。この離散的なしきい値の一つ一つを情報に対応させ、多値記憶が可能である。例えば電子が一個蓄積された状態を情報“０，０”、二個蓄積された状態を情報“０，１”、三個蓄積された状態を情報“１，０”、四個蓄積された状態を情報“１，１”に対応させることにより２ビットの記憶が可能である。連続的な特性を区分けして多値記憶を行った場合と比べて状態の区別が容易であるという特徴がある。記憶装置の構成は実施例１９と同様であるが、各ワード線に対応させるレジスタが多ビットになる点、書き込み動作の電圧や時間設定、読みだし動作において異なる。本実施例では一電子を一つの情報に対応させるが、繰り返し述べているように電子の注入、放出の確率現象が特性に現れてしまい、記憶保持、書き込み、消去特性のばらつきが大きくなる。安定した記憶を実現するためには書き込み、消去におけるベリファイ動作、記憶保持におけるリフレッシュ動作を行うことが有効である。多値の情報の書き分けは情報によって書き込み時間（書き込みパルス幅又は書き込みパルス幅の和）を変えることで行う。この書き込み時間は等比的な値を用いる。実施例１６で述べたように、記憶領域が小さいため電子一個の注入で次の電子が注入される確率が影響を受けるのであるが、この変化が注入電子数に対し指数関数的な依存性を持つからである。尚、情報の書き分けを書き込み時間ではなく書き込み電圧に複数の値を用いることで実現してもよい。この書き込み電圧は等比的な値を用いる。電子注入による記憶領域のポテンシャル変化を打ち消すだけの電圧を外部より印加して初めて次の電子が注入される確率が同程度になるためである。勿論これらを組み合わせ、異なる電圧と異なる時間を併用しても構わない。読みだし動作においては複数の状態を読み出すための参照電位発生回路が必要である。又、多値記憶においてベリファイ動作やリフレッシュ動作を行うためには多値の情報の保持手段が必要になる。
【０１１５】
情報に対応させる蓄積電子数を１個でなく、複数（例えば電子５個を情報に対応させる。）とすることでより安定な記憶が実現できる。メモリの構成、動作シーケンスは同様である。より多くの電子で記憶を行うため、電子一個の記憶と比べ確率現象の影響が相対的に小さく、より安定した記憶が実現できるという特徴がある。従ってリフレッシュ動作のサイクルを長くすることが可能で、より低消費電力にできるという特徴もある。
【０１１６】
実施例２２
図４４は本発明の第２２の実施例のリフレッシュ動作を示す。
【０１１７】
本実施例は記憶保持時にリフレッシュ動作を行うが書き込み消去におけるベリファイを行わないという特徴がある。メモリセルには実施例２２と同じ構造を用いるが、記憶領域のシリコン結晶粒の直径は４ｎｍ程度のものを用いる。例として書き込み動作をとりあげ、結晶粒の一つに着目する。電子が一個注入されると二個目の電子が注入される確率が著しく減少する。言い換えれば二個目の電子が注入されるまでの時間が一個目の電子の場合と比べて著しく長くなる。従って確率的なゆらぎを考慮に入れて一個の電子が注入される平均時間より十分長い時間書き込み電圧を印加し、しかもその時間が二個目の電子が注入される平均時間より十分短いという時間設定が可能となる。このため１セル１ビットの記憶においても１セル多ビットの多値記憶においてもベリファイ動作なしで安定した記憶動作が実現できる。
【０１１８】
以降、実施例２３から実施例２５ではこれまでに述べた小面積で高集積なメモリセルの特長を損なうことのない小面積の周辺回路、及び扱う電荷量が少なく、雑音に弱い単一電子メモリに適した雑音が小さい周辺回路とその制御方法の具体例を示す。
【０１１９】
図４５は記号の定義を示す。以降の説明では、本発明における半導体記憶素子を図４５のようにキャリア閉じ込め領域を黒丸の記号で示し、通常のＦＥＴと区別する。
【０１２０】
実施例２３
第２３の実施例では半導体記憶装置の読み出し、消去及び書き込み回路の構成を、図４６〜図４９を用いて説明する。
【０１２１】
図４６は本実施例の回路図である。
【０１２２】
図４７はメモリセル部分の回路図である。図４６では簡単のため１対のデータ線のみを示しているが、実際の半導体記憶装置ではこれと同じものが横方向に多数並んでいる。図４６において、メモリセル(ＭＭ１)、(ＭＭ２)、(ＭＭ３)、(ＭＭ４)は上下に積層されたメモリセルアレイであり、ＭＯＳ(Ｍ３)、(Ｍ４)はローカルデータ線選択ＭＯＳである。ＭＭ１、ＭＭ３が下層のメモリセルで、下層のローカルデータ線(ＬＤＬ)につながっている。ＭＭ２、ＭＭ４が上層のメモリセルで、上層のローカルデータ線(ＬＤＵ)につながっている。ソース線は上下のセルで共通である。ＬＤＬはＭ３を通じてグローバルデータ線Ｄ１に接続されている。ＬＤＵはＭ４を通じてＤ１に接続されている。以降このメモリセルアレイとローカルデータ線選択ＭＯＳを組をブロックと呼ぶ。また、Ｄ１と対になるグローバルデータ線(Ｄ２)があり、これにはダミーメモリセルアレイ(ＤＭＭ１)、(ＤＭＭ２)、(ＤＭＭ３)、(ＤＭＭ４)及びローカルデータ線選択ＭＯＳ(Ｍ１)、(Ｍ２)からなるダミーメモリセルのブロックがメモリセルのブロックと同様に接続されている。
【０１２３】
図４８、図４９は回路の動作を説明する図である。Ｄ１、Ｄ２には、これを充放電するための、プリ／ディスチャージＭＯＳ(Ｍ５)、(Ｍ６)が接続されている。さらにＤ１、Ｄ２は、トランスファＭＯＳ(Ｍ７)、(Ｍ８)を介してＭ１３、Ｍ１４、Ｍ１５、Ｍ１６からなるセンスアンプ（差動増幅器）に接続されている。
【０１２４】
センスアンプには、これを活性化するための電源ＭＯＳ(Ｍ１１)、(Ｍ１２)が接続されている。センスアンプの両入出力線(Ｄ３)、(Ｄ４)にはこれを放電するためのセンスアンプディスチャージＭＯＳ(Ｍ９)、(Ｍ１０)が設けられている。
【０１２５】
次に本実施例の読み出し、消去及び書き込み動作を説明する。本実施例では、読み出し、書き込みは上下のメモリセルを切り替えて行うことを特徴とする。ただし消去は上下のメモリセルを同時に行う。また、以下の説明では、メモリセルのしきい電圧が高い場合を“１”、低い場合を“０”とする。また論理は正論理で高レベルを“１”、低レベルを“０”とする。もちろんこれらは逆でもかまわない。
【０１２６】
図４７に回路の具体的な動作を説明する前に、読み出し、消去、書き込みの各場合にメモリセルに与える電圧の例を示す。
【０１２７】
読み出しは、読み出したいメモリセル（この場合はＭＭ１）とそれに対応するダミーメモリセル（この場合はＤＭＭ１）のローカルデータ線をプリチャージ（例えば２．５Ｖ）し、ワード線(Ｗ１)とダミーワード線(ＤＷ１)に読み出し電圧（例えば２．５Ｖ）をかけてＭＭ１、ＭＭ２をオンし、ローカルデータ線(ＬＤＬ)とダミーローカルデータ線(ＤＬＤＬ)を放電することで行う。あらかじめダミーメモリセルＤＭＭ１のしきい電圧は“１”と“０”の中間の値に設定しておく。するとＭＭ１のデータが“０”のときは、ＬＤＬの電圧が速く下がり、“１”のときはＤＬＤＬの方が速く下がり、ＬＤＬの電圧は高いまま保たれる。
【０１２８】
消去は上下のローカルデータ線(ＬＤＬ)(ＬＤＵ)とソース線(Ｓ)を高レベル（例えば５Ｖ）にし、ワード線(Ｗ１)に消去電圧（例えば−１０Ｖ）を印加し、全てのメモリセルのしきい電圧を下げることで行う。
【０１２９】
書き込みはソース線(Ｓ)を高レベル（例えば５Ｖ）、“１”を書き込みたいメモリセル（この場合はＭＭ１）のローカルデータ線(ＬＤＬ)を０Ｖ、“０”を書き込みたいメモリセル（この場合はＭＭ２）のローカルデータ線(ＬＤＵ)を高レベル（例えば５Ｖ）とし、ワード線(Ｗ１)に書き込み電圧（例えば１５Ｖ）を印加する。ＭＭ１のデータ線−ワード線間には１５Ｖかかっているのでしきい電圧が上昇する。これを“１”書き込みと呼ぶ。ＭＭ２ではデータ線−ワード線間もソース線−ワード線間にも１０Ｖしかかからないので、しきい電圧の上昇が抑圧される。これを“０”書き込みと呼ぶ。
【０１３０】
以上の説明における電圧値は一例である。書き込み電圧はメモリセルのしきい電圧が十分短い時間に上がりかつ破壊しない程度に高く、消去電圧はメモリセルのしきい電圧が十分短い時間に下がりかつ破壊しない程低く、“０”書き込みをするメモリセルのローカルデータ線とソース線の電圧は、“１”書き込みのメモリセルに対してしきい電圧の上昇を抑圧できるだけ高く、読み出し時のワード線電圧とローカルデータ線電圧は不必要なしきい電圧の上昇が起こらない程度に低いことが本質である。
【０１３１】
メモリセル(ＭＭ１)、(ＭＭ２)、ダミーメモリセル(ＤＭＭ１)(ＤＭＭ２)を用いて具体的な読み出し動作の説明をする。ここで、下のメモリセル(ＭＭ１)には“０”が、上のメモリセル(ＭＭ２)には“１”が書き込まれているとする。
【０１３２】
図４８は読み出しを行うためのタイミングチャートである。まず、ＬＤ１、ＤＬＤ１を高レベルにし、ローカルデータ線選択ＭＯＳ(Ｍ３)、ダミーローカルデータ線選択ＭＯＳ(Ｍ１)をオンし、ローカルデータ線(ＬＤＬ)とグローバルデータ線(Ｄ１)、ダミーローカルデータ線(ＤＬＤＬ)とグローバルデータ線(Ｄ２)を接続する。次にＰＤＧを高レベルにし、プリチャージＭＯＳ(Ｍ５)、(Ｍ６)をオンし、ＬＤＬ、ＤＬＤＬ、Ｄ１、Ｄ２をプリチャージする。また、ＳＡＤＧを高レベルにし、センスアンプディスチャージＭＯＳ(Ｍ９)、(Ｍ１０)をオンし、センスアンプの両端(Ｄ３)、(Ｄ４)の電圧を接地レベルに落とす。次に、ワード線(Ｗ１)とダミーワード線(ＤＷ１)をオンし、データ線の放電を始める。この際メモリセル(ＭＭ１)には“０”が書き込まれているのでダミーメモリセル(ＤＭＭ１)よりしきい値が低く、放電は速く行われるためＤ１のほうがＤ２よりも電圧が低くなる。次にＴ１Ｇを高レベルにし、トランスファＭＯＳ(Ｍ７)、(Ｍ８)をオンし、グローバルデータ線(Ｄ１)、(Ｄ２)の電圧をセンスアンプに転送する。
続いてＳＡＰを低レベルに、ＳＡＮを高レベルにしてセンスアンプ活性化ＭＯＳトランジスタ(Ｍ１１)、(Ｍ１２)をオンし、センスアンプを活性化し、２本の入出力線(Ｄ３)、(Ｄ４)の電圧差を電源電圧まで増幅する。これにより下側のメモリセル(ＭＭ１)のデータが読み出せる。同様に上側のメモリセル(ＭＭ２)を読み出す。ただしこのときはローカルデータ線選択ＭＯＳとしてはＭ２、Ｍ４（信号線はＬＤ２、ＤＬＤ２）を用いる。ワード線(Ｗ１)とダミーワード線(ＤＷ１)をオンし、データ線の放電を始めると、今度はＭＭ２のしきい電圧の方がＤＭＭ４のしきい電圧より高いので、Ｄ１の方がＤ２よりも放電が遅く高い電圧に保たれる。
【０１３３】
次に消去動作を説明する。消去の前には一旦全てのセルに書き込みを行う。これは連続して“０”を書き続けられた（しきい電圧が上がることがない）セルが過剰に消去されるのを防ぐために必要である。ＬＤ１、ＬＤ２を高レベルにし、ローカルデータ線選択ＭＯＳ(Ｍ１)、(Ｍ２)をオンし、上下のローカルデータ線(ＬＤＬ)、(ＬＤＵ)をグローバルデータ線(Ｄ１)に接続する。ＰＤＤを低電圧にしＰＤＧを項電圧にして、データ線プリ／ディスチャージＭＯＳ(Ｍ５)、(Ｍ６)をオンする。ＬＤＬ、ＬＤＵの電圧が低レベルになったところで、ワード線(Ｗ１)に書き込み電圧を印可する。Ｍ１、Ｍ２、Ｍ５をオンしたままＰＤＤを高電圧にする。上下のローカルデータ線(ＬＤＬ)、(ＬＤＵ)の電圧は高レベルになったところで、ワード線(Ｗ１)に消去電圧を印可する。これにより上下のセルを同時に消去できる。
【０１３４】
次に書き込み動作を説明する。下のメモリセル(ＭＭ１)に“０”を、上のメモリセル(ＭＭ２)に“１”を書き込む場合について説明する。書き込み時は上下のロールデータ線を別々の電圧にしなければならない。しかも書き込み時にはメモリセルが強いオン状態となるので、ローカルデータ線の電圧はスタティックに与えなければならない。従って書き込みは上下のセルで別々に行う。ただし、一方のセルを書き込むときに、他方のセルに悪影響を与えないように、ダイナミックにではあるがローカルデータ線の電圧を与えておく。センスアンプの入出力線(Ｄ３)を低レベルにし、ＬＤ２を高レベルにしてローカルデータ線選択ＭＯＳ(Ｍ４)をオンし、上側のローカルデータ線(ＬＤＵ)を低レベルにする。次にＬＤ２を低レベルにしてＭ４をオフすることにより電圧がダイナミックに与えられる。
次にＤ３を高レベルにし、ＬＤ１を高レベルにしてローカルデータ線選択ＭＯＳ(Ｍ３)をオンし、下側のローカルデータ線(ＬＤＬ)を高レベルにする。続いてＭ３をオンしたままワード線(Ｗ１)に書き込み電圧を印可する。これによりＭＭ１に“０”が書き込まれる。この際ＭＭ２は強くオンするので、ＬＤＵの電圧は上がり、ＭＭ２の“１”書き込みは不十分である。
【０１３５】
次にＬＤ１を低レベルにしてＭ３をオフすることでＬＤＬの電圧がダイナミックに与えられる。次にＤ３を低レベルにし、ＬＤ２を高レベルにしてＭ４をオンしＬＤＵを低レベルにする。続いてＷ１に書き込み電圧を印可する。これによりＭＭ２に“１”が書き込まれる。この際ＭＭ１は強くオンするが、ＬＤＬの電圧は変わらず、ＭＭ１は“０”書き込みが行なわれる。
【０１３６】
本実施例の特徴は、上下に積み重ねられたメモリセルそれぞれのローカルデータ線が選択ＭＯＳトランジスタを介して一本のグローバルデータ線に接続され、読み出し、書き込みを行う際に、順次切り替えて行うことで、メモリセルが積層化されてもグローバルデータ線やセンスアンプの数を増やすことがなく、周辺回路の面積の増大を防ぐことができることである。
【０１３７】
本実施例ではメモリセルが２層であるが、これは３層以上でもよい。また、積層型でなくローカルデータ線を平面上に並べてもよい。さらに両者を組み合わせて積層されたローカルデータ線の組を平面上に並べてもよい。
実施例２４
図５０を用いて第２４の実施例では半導体記憶装置の読み出し、消去及び書き込み回路の別の構成を、説明する。図５０は対となるデータ線とワード線の全ての交点にメモリセルが配置されている点で図４６と異なる。
【０１３８】
データ線とセンスアンプの位置関係としては、対となるデータ線をセンスアンプの両側に配置する解放形と、同一の方向に配置する折り返し形が知られている。解放形はデータ線とワード線の全ての交点にメモリセルを配置でき、集積度が高いという利点がある一方、ワード線駆動による雑音が大きいという欠点がある。折り返し形では逆にデータ線とワード線の全ての交点にメモリセルを配置できないが、ワード線駆動による雑音が小さいという利点がある。本実施例では折り返しデータ線構造にもかかわらず、データ線とワード線の全ての交点にメモリセルを置いている。メモリセルＭＭ１を読み出す場合、ＭＭ７、ＭＭ８のセルも活性化する。しかし、ローカルデータ線選択ＭＯＳトランジスタＭ７、Ｍ８がオフしているのでグローバルデータ線Ｄ２には影響を与えない。メモリセルは読み出しに対して非破壊なので、ＭＭ７、ＭＭ８に書き込まれたデータも変化することはない。単一電子メモリは微細化には有利であるが、扱う電流が少なく雑音に弱いという欠点があった。これによりメモリセルの高集積性を犠牲にすることなく、雑音に強い折り返し形のデータ線構造とすることができる。
【０１３９】
なお、本実施例では、同一ワード線上にある全てのメモリセルを読み出すには４回の動作を行うことになる。ただし書き込みはグローバルデータ線ごとに独立しているので実施例２３と同様２回、消去は１回でよい。
【０１４０】
本実施例ではメモリセルが２層であるが、これは３層以上でもよい。また、積層型でなくローカルデータ線を平面上に並べてもよい。さらに両者を組み合わせて積層されたローカルデータ線の組を平面上に並べてもよい。また、ローカルデータ線は１本でもよい。対となるグローバルデータ線とワード線の全ての交点にメモリセルが配置されていることが本質である。
【０１４１】
また本実施例では単一電子メモリについて説明したが、これはメモリセルの読み出しが非破壊ならよく、他の浮遊ゲート型のメモリ、フラッシュメモリ等にも適用できる。
【０１４２】
実施例２５
図５１を用いて第２５の実施例では半導体記憶装置の入出力及びベリファイ回路の構成を説明する。入出力及びベリファイ回路はセンスアンプからのデータをシフトレジスタへ転送するためのトランスファ部、読み出しデータが全て“０”であるかどうかを調べるためのＡｌｌ“０”判定回路、読み出しデータが全て“１”であるかどうかを調べるためのＡｌｌ“１”判定回路、センスアンプからのデータを一時的に蓄え、外部に順次出力するためのシフトレジスタからなる。シフトレジスタは外部から書き込みデータ入力し、メモリセルへと転送するのにも使用される。また、書き込みベリファイ時の書き込み終了フラグの記憶場所にも使用される。シフトレジスタは上下のメモリセルに対応し、各グローバルデータ線に２列づつ、計４列設ける。
【０１４３】
図５１ではシフトレジスタ（２）、（３）、（４）の回路は省略し、信号線のみ示した。また、メモリセルアレイとしては実施例２４に示したものを用いているが。もちろんこれは他のものでもよい。
【０１４４】
以下、読み出し、書き込み、消去ベリファイ、書き込みベリファイの順に説明する。
【０１４５】
最初に読み出し動作について説明する。実施例２３、４に示した手順により、メモリセルＭＭ１のデータを読み出すとセンスアンプの入出力線Ｄ３にデータが現れる。次にトランスファ回路のＰ０を高レベル、Ｐ１を低レベルにしてＭ２１、Ｍ２２をオンする。Ｄ３のデータが“０”ならばＭ２３がオンし、Ｍ２１、Ｍ２３を通して“０”がシフトレジスタの入出力線Ｄ５に現れる。Ｄ３のデータが“１”ならばＭ２４がオンし、Ｍ２２、Ｍ２４を通して“１”がシフトレジスタの入出力線Ｄ５に現れる。次に、ＳＲＭＦ１を低レベルにし、シフトレジスタ（１）のマスタ部のフィードバックを切り、ＳＲＩ１を高レベルにしてＭ３９をオンし、シフトレジスタ（１）にデータを入力する。その後ＳＲＭＦ１を高レベルにしてＭ４１をオンし、シフトレジスタ（１）のマスタ部のフィードバックをかけることによりデータが保持される。同様の手順をＭＭ２、ＭＭ７、ＭＭ８について繰り返し、それぞれのデータをシフトレジスタ（２）、（３）、（４）に入力する。最後に、ＳＲＭＦとＳＲＳＦ１、ＳＲＳＦ２、ＳＲＳＦ３、ＳＲＳＦ４を交互に反転して、４本のシフトレジスタを同時に動作させ、データを外部に出力する。
【０１４６】
次に書き込み動作を説明する。シフトレジスタに入力するデータをＤＩ１、ＤＩ２、ＤＩ３、ＤＩ４に用意し、ＳＲＭＦとＳＲＳＦ１、ＳＲＳＦ２、ＳＲＳＦ３、ＳＲＳＦ４を交互に反転して、４本のシフトレジスタを同時に動作させ、データを所定のデータ線まで転送する。転送の終了時にはＳＲＳＦが低レベル、ＳＲＭＦ１、ＳＲＳＦ２、ＳＲＳＦ３、ＳＲＳＦ４が高レベルでマスタ部にのみフィードバックがかかった状態にしておく。あとは実施例２で示したタイミングでＳＲＯ１、ＳＲＩ１、Ｔ２Ｇを高レベルにし、Ｍ４４、Ｍ３９、Ｍ２５をオンしてセンスアンプの入出力線Ｄ３にデータを転送し、書き込みを行う。
【０１４７】
次に消去ベリファイの動作について説明する。消去ベリファイとは一度消去したメモリセルに対して読み出しを行い、正常に消去ができているかを確認し、消去が不十分なメモリセルに対してのみ再度消去を行うことを言う。最初の消去は実施例２で示したように、上下のメモリセルについて同時にできるが、消去ベリファイ時の消去は上下のメモリセルで別々に行わなければならない。まず、読み出しを行い、データをシフトレジスタに入力する。次にＡ０Ｇを高レベルにしてＭ３１、Ｍ３３をオンしシフトレジスタの入出力線Ｄ５、Ｄ６を接地レベルにする。次にＡＬ０を高レベルにした後ハイインピーダンス状態にする。次にＳＲＯ１を高レベルにしてＭ４４をオンし、シフトレジスタ（１）のデータを出力する。同様にシフトレジスタ（２）から（４）のデータも順次出力する。もし、出力したデータ全て“０”ならばＭ３２、Ｍ３４はオンせず、ＡＬ０の電圧は高いまま保たれる。もし、出力したデータが１つでも“１”ならばＭ３２はオンし、ＡＬ０の電圧は下がる。従ってＡＬ０の電圧を監視し、もし下がったら消去が不完全であるとわかる。
【０１４８】
次に書き込みベリファイの動作について説明する。消去ベリファイの場合は全ての読み出しデータが“０”であることを調べればよかったが、書き込みベリファイの場合はメモリセルごとに書き込むデータが違うので、メモリセルごとに書き込み終了を示すフラグが必要である。本実施例ではこのフラグをシフトレジスタと兼用する。最初の書き込みの時、シフトレジスタには書き込むデータを反転したデータを入れておく（シフトレジスタの値とローカルデータ線の電圧を一致させるためにもこのほうが都合がよい）。これを“１”書き込みの終了フラグとみなす。すなわち“０”の場合は“１”書き込みが終了しておらず、“１”の場合は“１”書き込みが終了した、もしくは最初からする必要がない（“０”書き込み）ことを示す。従って書き込みを行ったあと読み出しを行い、読み出しデータが“１”の場合のみシフトレジスタのデータを“１”に書き換え、シフトレジスタのデータが全て“１”であるかどうかを調べればよい。読み出しデータが“１”の場合のみシフトレジスタのデータを“１”に書き換えるには次のようにする。書き込み後の読み出しの際、通常の読み出しと違い、Ｐ１は低レベルにするが、Ｐ０は高レベルにしない。すると読み出しデータが“１”の場合のみＭ２２、Ｍ２４を介して高レベルが伝達され、読み出しデータが“０”の場合はＭ２１、Ｍ２４のいずれもオンしないのでシフトレジスタのデータは保持される。書き込み終了フラグの更新が終わったら、全てが“１”であるかどうかを確認する。
まず、Ａ１Ｇを低レベルにしてＭ３５、Ｍ３７をオンし、シフトレジスタの入出力線Ｄ５、Ｄ６をプリチャージする。次にＡＬ１を低レベルにした後ハイインピーダンス状態にする。次にＳＲＯ１を高レベルにしてシフトレジスタのデータを出力する。同様にシフトレジスタ（２）から（４）のデータも順次出力する。もし、出力したデータ全て“１”ならばＭ３６、Ｍ３８はオンせず、ＡＬ１の電圧は低いまま保たれる。もし、出力したデータのうちどれか１つでも“０”ならばＭ３６、Ｍ３８はオンし、ＡＬ１の電圧は上がる。従ってＡＬ１の電圧を監視し、上がったら書き込みが不完全であるとわかる。
【０１４９】
本実施例によれば、書き込みベリファイ時に読み出しデータが“１”の場合のみ書き込み終了フラグを書き換えるという論理をトランスファ回路の片側を使うことにより実現でき、また、書き込み終了フラグをデータ入出力用のシフトレジスタと兼用することにより、周辺回路の面積の増大を抑えることができる。また、読み出し、書き込みベリファイ、消去ベリファイのいずれの動作においても同一のダミーセルをしきい電圧の基準として用いている。このことにより、雑音に対する余裕度が向上する。
【０１５０】
シフトレジスタは図５１に示したものでなくとも、スタティック動作ができるものなら何でもよい。また、メモリセルにデータを転送するためのラッチを別に設ければ、シフトレジスタはダイナミック動作のものも使用できる。
【０１５１】
実施例２６
図５２に第２６の実施例を示す。本実施例は実施例２６にデコーダ、駆動回路、制御回路を付加した半導体記憶装置である。中央には複数のメモリセルのブロックがあり、そのうちの一つがダミーメモリブロックである。以下、動作を説明する。まず、読み出し、消去、書き込み等を示すコマンドをコマンドプリデコーダに入力する。すると電圧切り替え回路によって、各コマンドに応じた電源電圧が各駆動回路に供給される。次にアドレスデコーダにアドレス信号を入力し、メモリセルを選択する。その状態で、実施例２５で示したようなタイミングで各信号を入力すれば、所望のメモリセルに対する読み出し、消去、書き込みが行われる。
【０１５２】
メモリセルの選択方法をさらに詳しく述べる。アドレス信号はアドレスプリデコーダとローカルデータ線デコーダに入力する。アドレスプリデコーダからの信号は２つに別れ、ブロックデコーダとワード線デコーダに入力される。これによりある１つのブロックのある１本のワード線が選択される。
【０１５３】
上下のローカルデータ線の選択はローカルデータ線デコーダからの信号によって行う。ローカルデータ線は上下別々に選択される場合と、同時に選択される場合があるが、その区別はコマンドプリデコーダが行う。本実施例により、大規模な半導体記憶装置が実現できる。
【０１５４】
実施例２７
図５３に第２７の実施例を示す。本実施例は実施例２７のシフトレジスタの他にもう１組のレジスタを設けたもので、リフレッシュ動作を可能とする。
【図面の簡単な説明】
【０１５５】
【図１】本発明の実施例１の半導体素子の構造図である。(a)が鳥瞰図、(b)が断面図である。
【図２】本発明の実施例３の半導体素子の構造図である。(a)が鳥瞰図、(b)が断面図である。
【図３】本発明の実施例４の半導体素子の構造図である。(a)が鳥瞰図、(b)が断面図である。
【図４】本発明の実施例５の半導体素子の構造図である。(a)が鳥瞰図、(b)がチャネル部を含む断面での断面図、(c)がソースを含む断面での断面図である。
【図５】本発明の実施例６の半導体素子の構造図である。(a)がチャネル形成時の鳥瞰図、(b)がゲート形成後の鳥瞰図である。
【図６】本発明の実施例７の半導体素子の構造図である。
【図７】本発明の実施例８の半導体素子の構造図である。(a)がチャネル形成時の鳥瞰図、(b)がゲート形成後の鳥瞰図である。
【図８】本発明の実施例９の半導体装置を示す図である。(a)鳥瞰図、(b)が上面図である。
【図９】本発明の実施例１０の半導体装置を示す図である。(a)鳥瞰図、(b)が上面図である。
【図１０】本発明の実施例１１の半導体装置の製造工程を示す上面図である。
【図１１】本発明の実施例１１の半導体装置の製造工程を示す上面図である。
【図１２】本発明の実施例１１の半導体装置及びその製造工程を示す上面図である。
【図１３】本発明の実施例１２の半導体素子の構造図である。
【図１４】本発明の実施例１３の半導体装置を示す図である。
【図１５】本発明の実施例２の半導体装置を示す図である。(a)が鳥瞰図、(b)が断面図である。
【図１６】本発明の実施例１の半導体装置の製造工程を示す鳥瞰図である。
【図１７】本発明の実施例１１の半導体装置のコンタクト部分の構造示す断面図である。
【図１８】本発明の実施例１４の半導体装置の構成要素である半導体記憶素子の構造図である。(a)がチャネル形成後、(b)がワード線形成後の鳥瞰図である。
【図１９】本発明の実施例１４の半導体装置の構成要素である半導体記憶素子の上面図である。
【図２０】本発明の実施例１４の半導体装置の構成要素である半導体記憶素子の動作原理を説明するモデル図である。
【図２１】本発明の実施例１４の半導体装置の構成要素であるメモリマットの上面図である。メモリセル形成前の図である。
【図２２】本発明の実施例１４の半導体装置の構成要素であるメモリマットの上面図である。データ線形成後の図である。
【図２３】本発明の実施例１４の半導体装置の構成要素であるメモリマットの上面図である。チャネル形成のためのレジスト形成後の図である。
【図２４】本発明の実施例１４の半導体装置の構成要素であるメモリマットの上面図である。ワード線形成後の図である。
【図２５】本発明の実施例１４の半導体装置の構成要素であるメモリマットの上面図である。コンタクト孔形成後の図である。
【図２６】本発明の実施例１４の半導体装置の構成要素であるメモリマットの上面図である。一層目の配線形成後の図である。
【図２７】発明の実施例１４の半導体装置の構成要素であるメモリマットの上面図である。二層目の配線形成後の図である。
【図２８】本発明の実施例１４の半導体装置の構成要素であるメモリマットの上面図である。コンタクト孔形成後の図である。特にセルアレイ端部でのワード線に対するコンタクトパターンを示す図である。
【図２９】本発明の実施例１４の半導体装置の構成要素であるメモリマットの選択MOSのコンタクト構造を説明する断面図である。
【図３０】本発明の実施例１５の半導体装置の構成要素である半導体記憶素子の構造図である。(a)がチャネル形成後、(b)がワード線形成後の鳥瞰図である。
【図３１】本発明の実施例１５の半導体装置の構成要素である半導体記憶素子の、異なる形状の半導体記憶素子の構造図である。(a)がチャネル形成後、(b)がワード線形成後の鳥瞰図である。
【図３２】本発明の実施例１５の半導体装置の構成要素であるメモリマットの上面図である。コンタクト孔形成後の図である。
【図３３】本発明の実施例１６から実施例２２の説明に用いるセルアレイを示した図である。
【図３４】本発明の実施例１６の半導体記憶装置の読みだし、消去、書き込みの動作シーケンスを示した図である。
【図３５】本発明の実施例１７の半導体記憶装置の読みだし、消去、書き込みの動作シーケンスを示した図である。
【図３６】本発明の実施例１７の半導体記憶装置の構成図である。
【図３７】本発明の実施例１８の半導体記憶装置の読みだし、消去、書き込みの動作シーケンスを示した図である。
【図３８】本発明の実施例１９の半導体記憶装置の構成図である。
【図３９】本発明の実施例１９の半導体記憶装置のリフレッシュ動作のシーケンスを示した図である。
【図４０】本発明の実施例２０の半導体記憶装置の構成図である。
【図４１】本発明の実施例２０の半導体記憶装置のリフレッシュ動作のシーケンスを示した図である。
【図４２】本発明の実施例２１の半導体記憶装置の構成図である。
【図４３】本発明の実施例２１の半導体記憶装置のメモリセルのドレイン電流の時間変化である。
【図４４】本発明の実施例２２の半導体記憶装置のリフレッシュ動作のシーケンスを示した図である。
【図４５】浮遊ゲートを有するメモリセルを表わす記号を定義する図面である。
【図４６】本発明の第２３の実施例を示す図面である。積層型メモリセルを時間的マルチプレクスで読み出し、書き込みを行なう回路を示す。
【図４７】本発明の第２３の実施例の読み出し、消去、書き込み時のメモリセルに印加する電圧の例を示した図面である。
【図４８】本発明の第２３の実施例の読み出しのタイミングチャートを示す図面である。
【図４９】本発明の第２３の実施例の消去、書き込みのタイミングチャートを示す図面である。
【図５０】本発明の第２４の実施例を示す図面である。折り返しデータ線構造ながら、ワード線とデータ線の全ての交点にメモリセルを配置することができる回路を示す図面である。
【図５１】本発明の第２５の実施例を示す図面である。本発明における入出力回路、及びベリファイ回路を示す図面である。
【図５２】本発明の実施例２６の半導体記憶装置の構成図である。
【図５３】本発明の実施例２７の半導体記憶装置の構成図である。
【図１】
2004328005.tif 000003
【図２】
2004328005.tif 000004
【図３】
2004328005.tif 000005
【図４】
2004328005.tif 000006
【図５】
2004328005.tif 000007
【図６】
2004328005.tif 000008
【図７】
2004328005.tif 000009
【図８】
2004328005.tif 000010
【図９】
2004328005.tif 000011
【図１０】
2004328005.tif 000012
【図１１】
2004328005.tif 000013
【図１２】
2004328005.tif 000014
【図１３】
2004328005.tif 000015
【図１４】
2004328005.tif 000016
【図１５】
2004328005.tif 000017
【図１６】
2004328005.tif 000018
【図１７】
2004328005.tif 000019
【図１８】
2004328005.tif 000020
【図１９】
2004328005.tif 000021
【図２０】
2004328005.tif 000022
【図２１】
2004328005.tif 000023
【図２２】
2004328005.tif 000024
【図２３】
2004328005.tif 000025
【図２４】
2004328005.tif 000026
【図２５】
2004328005.tif 000027
【図２６】
2004328005.tif 000028
【図２７】
2004328005.tif 000029
【図２８】
2004328005.tif 000030
【図２９】
2004328005.tif 000031
【図３０】
2004328005.tif 000032
【図３１】
2004328005.tif 000033
【図３２】
2004328005.tif 000034
【図３３】
2004328005.tif 000035
【図３４】
2004328005.tif 000036
【図３５】
2004328005.tif 000037
【図３６】
2004328005.tif 000038
【図３７】
2004328005.tif 000039
【図３８】
2004328005.tif 000040
【図３９】
2004328005.tif 000041
【図４０】
2004328005.tif 000042
【図４１】
2004328005.tif 000043
【図４２】
2004328005.tif 000044
【図４３】
2004328005.tif 000045
【図４４】
2004328005.tif 000046
【図４５】
2004328005.tif 000047
【図４６】
2004328005.tif 000048
【図４７】
2004328005.tif 000049
【図４８】
2004328005.tif 000050
【図４９】
2004328005.tif 000051
【図５０】
2004328005.tif 000052
【図５１】
2004328005.tif 000053
【図５２】
2004328005.tif 000054
【図５３】
2004328005.tif 000055
【手続補正書】
【提出日】平成16年6月2日(2004.6.2)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ソース線とローカルデータ線とグローバルデータ線を有し、
上記ソース線とローカルデータ線が、絶縁膜を挟んで上下に設けられ、
上記ソース線とローカルデータ線を隔てる絶縁膜側面にチャネル領域を有し、
該ソース線は、該チャネル領域を介してローカルデータ線と接続され、
上記チャネル領域近傍に周囲をポテンシャルバリアで囲まれた、キャリア閉じ込め領域を有し、
上記チャネル領域は、ゲート絶縁膜を介してワード線と接続され、
上記半導体記憶素子は上記キャリア閉じ込め領域にキャリアを保持することによりしきい電圧を変化させることで記憶を行ない、
上記ローカルデータ線とワード線を複数並べることで半導体記憶素子が行列状に並べられた半導体記憶装置において、
上記ローカルデータ線が選択トランジスタを介してグローバルデータ線に接続されており、
上記グローバルデータ線が，少なくとも配線層の下から二層目あるいはそれより上層の金属配線層を用いて行われることを特徴とする半導体記憶装置。
【請求項２】
ソース線とローカルデータ線と金属よりなるグローバルデータ線を有し、
上記ソース線とローカルデータ線が、絶縁膜を挟んで上下に設けられ、
上記ソース線とローカルデータ線を隔てる絶縁膜側面にチャネル領域を有し、
該ソース線は、該チャネル領域を介してローカルデータ線と接続され、
上記チャネル領域近傍に周囲をポテンシャルバリアで囲まれた、キャリア閉じ込め領域を有し、
上記チャネル領域は、ゲート絶縁膜を介してワード線と接続され、
上記半導体記憶素子は上記キャリア閉じ込め領域にキャリアを保持することによりしきい電圧を変化させることで記憶を行ない、
上記ローカルデータ線とワード線を複数並べることで半導体記憶素子が行列状に並べられた半導体記憶装置において、
上記ローカルデータ線がグローバルデータ線に接続されており、
上記グローバルデータ線に接続された上記半導体記憶素子の記憶情報の読み出し回路を有し、
上記憶情報の読み出し回路の配線が、グローバルデータ線よりも下層の金属配線層を用いて行われることを特徴とする半導体記憶装置。
【請求項３】
ソース線とローカルデータ線と金属よりなるグローバルデータ線を有し、
上記ソース線とローカルデータ線を接続するチャネル領域を有し、
該ソース線は、該チャネル領域を介してローカルデータ線と接続され、
上記チャネル領域近傍に周囲をポテンシャルバリアで囲まれた、キャリア閉じ込め領域を有し、
上記チャネル領域は、ゲート絶縁膜を介してワード線と接続され、
上記半導体記憶素子は上記キャリア閉じ込め領域にキャリアを保持することによりしきい電圧を変化させることで記憶を行ない、
上記ローカルデータ線とワード線を複数並べることで半導体記憶素子が行列状に並べられた半導体記憶装置において、
上記ローカルデータ線がMOSトランジスタを介してグローバルデータ線に接続されている半導体記憶装置において、上記ソース線とローカルデータ線が、絶縁膜を挟んで上下に設けられ、
上記ソース線とローカルデータ線を隔てる絶縁膜側面にチャネル領域を有することを特徴とする半導体記憶装置。
【請求項４】
ソース線と二本のローカルデータ線とグローバルデータ線を有し、
上記ソース線と二本のローカルデータ線が、各々絶縁膜を挟んでローカルデータ線、ソース線、ローカルデータ線の順に上下に設けられ、
上記ソース線とローカルデータ線を隔てる絶縁膜側面にチャネル領域を有し、該ソース線は、該チャネル領域を介して上下のローカルデータ線と接続され、
上記チャネル領域近傍に周囲をポテンシャルバリアで囲まれた、キャリア閉じ込め領域を有し、
上記チャネル領域は、ゲート絶縁膜を介してワード線と接続され、
上記ローカルデータ線とワード線の交点近傍に上下二つの半導体記憶素子が形成され、
上記半導体記憶素子は上記キャリア閉じ込め領域にキャリアを保持することによりしきい電圧を変化させることで記憶を行ない、
上記ローカルデータ線とワード線を複数並べることで半導体記憶素子が行列状に並べられた半導体記憶装置において、
上記上下二本のローカルデータ線が各々異なるゲート電極を有する選択トランジスタを介して同じグローバルデータ線に接続されており、
上記上下二本のローカルデータ線が接続されている異なるゲート電極に、互いに逆の信号が入力されることを特徴とする半導体記憶装置。