(57)【要約】【課題】ＳＤＬＣ通信において、中継の際にプリフレームが短くなるのを防止できる双方向リピータ回路を提供する。【解決手段】差動伝送路１００からラインレシーバ１０を経由してシフトレジスタ３０に入力されたデータをＣＰ７周期分だけ遅延させて、ラインドライバ２０から差動伝送路１００に送出する。ラインドライバ２０は、シフトレジスタ３０に“ＨＨＨＨ”が入力されるのを契機にイネーブルとなり、そこからカウンタ４０がカウントを始める。カウンタ４０はフルカウント値までカウントすると、ラインドライバ２０をディセーブルにするが、データが当該回路に入力されている間はイネーブル状態を保つように初期値が設定される。両伝送方向用に同じ回路が設けられ、一方にデータが入力されている間は、もう一方のラインドライバ２０はディセーブルになるように構成されている。【選択図】  図１
2004260516.tif 000002
【特許請求の範囲】
【請求項１】
双方向にデータ通信を行う伝送路の中継器として用いる双方向リピータ回路において、
前記伝送路から受信手段を経由して入力されたデータを所定時間だけ遅延させて、送信手段から前記伝送路に送出する遅延手段を有することを特徴とする双方向リピータ回路。
【請求項２】
双方向にデータ通信を行う伝送路の中継器として用いる双方向リピータ回路において、
前記伝送路から受信手段を経由して入力されたデータの所定部分をとらえることを契機に送信手段をオンにするトリガー手段を有することを特徴とする双方向リピータ回路。
【請求項３】
双方向にデータ通信を行う伝送路の中継器として用いる双方向リピータ回路において、
前記伝送路から受信手段を経由して入力されたデータを所定時間だけ遅延させて、送信手段から前記伝送路に送出する遅延手段と、
前記データの所定部分をとらえることを契機に送信手段をオンにするトリガー手段を有することを特徴とする双方向リピータ回路。
【請求項４】
前記遅延手段および／または前記トリガー手段はシストレジスタを含む、請求項１から３のいずれか１項に記載の双方向リピータ回路。
【請求項５】
前記トリガー手段が前記所定部分をとらえることを契機にカウントを開始し、フルカウント値になると前記送信手段をオフにするタイマー手段をさらに有する、請求項２から４のいずれか１項に記載の双方向リピータ回路。
【請求項６】
前記タイマー手段のカウント初期値とフルカウント値が、前記データが当該双方向リピータ回路を経由している間はフルカウント値にならないように設定される、請求項５に記載の双方向リピータ回路。
【請求項７】
一方の伝送方向用の前記タイマー手段がカウントしている間は、もう一方の伝送方向用の前記トリガー手段へのデータ入力を阻止するインターロック手段をさらに有する、請求項５または６に記載の双方向リピータ回路。
【請求項８】
前記遅延手段と前記トリガー手段と前記タイマー手段と前記インターロック手段は同一基板において集積化される、請求項１から７のいずれか１項に記載の双方向リピータ回路。
【請求項９】
一方の伝送方向用の前記受信手段は光−電気変換手段を含み、もう一方の伝送方向用の前記送信手段は電気−光変換手段を含む、請求項１から８のいずれか１項に記載の双方向リピータ回路。
【請求項１０】
前記データはマンチェスターコードを構成し、前記トリガー手段は、当該マンチェスターコードのプリフレームの先頭部分をとらえる、請求項１から９のいずれか１項に記載の双方向リピータ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、双方向にデータ通信を行う伝送路の中継器として用いる双方向リピータ回路に関する。
【０００２】
【従来の技術】
従来技術の双方向リピータ回路は、一方の伝送方向からの入力信号により単安定回路を駆動し、単安定回路からの出力により、もう一方の伝送方向のゲート回路をオフにすることで、双方向性を維持していた（例えば、特許文献１参照）。
【０００３】
【特許文献１】
特開平１−９３２２９号公報
【０００４】
【発明が解決しようとする課題】
ＳＤＬＣ（Ｓｙｎｃｈｒｏｎｏｕｓ  Ｄａｔａ  Ｌｉｎｋ  Ｃｏｎｔｒｏｌ）通信においては、伝送されるマンチェスターコードを受信器側においてデコードするために、伝送されているマンチェスターコードの先頭に付された２バイトの５５５５Ｈのパターンのプリフレームを用いて、当該マンチェスターコードと同期されたクロックを生成する。
【０００５】
上記従来技術の双方向リピータ回路は、中継の際にデータの伝送を遅延させる手段を有していないので、クロック抽出用のプリフレームが中継ごとに少しずつ短くなるという問題があった。
【０００６】
たしかに、プリフレームは２バイトもあるのが普通であり、通常は短くなってもクロック抽出のうえで大きな問題はない。
【０００７】
しかし、エンコーダ通信のようにプリフレームを必要最小限にして伝送することもあり、この場合、プリフレームが中継のたびに短くなると、クロックの抽出に失敗するおそれがある。
【０００８】
本発明の目的は、中継の際にプリフレームが短くなるのを防止できる双方向リピータ回路を提供することにある。
【０００９】
【課題を解決するための手段】
上記目的を達成するために、本発明は、伝送路から受信部を経由して入力されたデータを所定時間だけ遅延させて、送信部から伝送路に送出するようにする。遅延素子としてはシフトレジスタを用いる。
【００１０】
【発明の実施の形態】
次に、本発明の実施の形態について、図面を参照して説明する。
【００１１】
図１を参照すると、本発明の一実施形態の双方向リピータ回路は、差動伝送路１００を流れるデータを受信する、受信部となるラインレシーバ１０ａおよび１０ｂと、データを差動伝送路１００に送出する、送信部となるラインドライバ２０ａおよび２０ｂと、８ビットのシフトレジスタ（ＨＣ１６４）３０ａおよび３０ｂと、４ビットのカウンタ（ＨＣ１６１）４０ａおよび４０ｂと、ＮＯＴ回路５０ａおよび５０ｂと、ＮＡＮＤ回路６０ａおよび６０ｂから構成される。各構成要素はａとｂの対になっており、同じ回路を構成する。ａは差動伝送路１００を左から右へ流れるデータ用、ｂは差動伝送路１００を右から左へ流れるデータ用である。
【００１２】
ラインレシーバ１０ａおよび１０ｂは、減衰した差動入力をＴＴＬレベルに変換して、シフトレジスタ３０ａおよび３０ｂに出力する。イネーブル端子には常に“Ｌ”が入力されており、常にゲートが開いている。
【００１３】
ラインドライバ１０ａおよび１０ｂは、ＴＴＬ信号を差動出力に変換する。イネーブル端子は、ＮＯＴ回路５０ａおよび５０ｂを介して、カウンタ４０ａおよび４０ｂのＲＩＰＰＬＥ  ＣＡＲＲＹ（ＲＣ）と接続し、入力が“Ｈ”のとき（すなわち、ＲＣ出力が“Ｌ”のとき、換言すれば、カウンタ４０ａおよび４０ｂがカウントを行っているとき）に、シフトレジスタ３０ａおよび３０ｂの出力８を差動伝送路１００に出力する。
【００１４】
シフトレジスタ３０ａおよび３０ｂは、入力Ａ、Ｂと、ＣＬＯＣＫと、ＣＬＥＡＲと、出力１〜８の端子を有する。入力Ａ、Ｂはともにラインレシーバ１０ａおよび１０ｂの出力に接続されているので、ラインレシーバ１０ａおよび１０ｂの出力がそのまま順次、ＣＬＯＣＫの立ち上がり時に出力１〜８をシフトしていく。ＣＬＥＡＲは“Ｌ”が入力されたときに出力１〜８をすべて“Ｌ”にリセットする。出力１〜４はＮＡＮＤ回路６０ａおよび６０ｂの入力となっている。
【００１５】
カウンタ４０ａおよび４０ｂは、入力Ａ〜Ｄ（Ａが最小桁とする）と、出力１〜４（開放されている）と、ＬＯＡＤと、ＣＬＥＡＲと、ＣＬＯＣＫと、ＲＩＰＰＬＥ  ＣＡＲＲＹ（ＲＣ）と、ＥＮＡＢＬＥ  ＰおよびＴの端子を有する。ＣＬＥＡＲには＋５Ｖが接続され、常にデータクリアを行わない設定になっている。ＬＯＡＤは、ＮＡＮＤ回路６０ａおよび６０ｂの出力と接続され、その出力が“Ｌ”のとき（すなわち、シフトレジスタ３０ａおよび３０ｂの出力１〜４が“ＨＨＨＨ”のとき）、“ＬＬＬＨ”（１０進数表示で１）がロードされる。ＲＣは、フルカウント“ＨＨＨＨ”（１０進数表示で１５）のときに“Ｈ”を出力する。ＥＮＡＢＬＥ  ＰおよびＴはそれぞれ、ＮＯＴ回路５０ａおよび５０ｂを介したＲＣ、＋５Ｖに接続され、ＲＣが“Ｌ”のときのみ（すなわち、まだフルカウントになっていないときのみ）カウントを行う設定になっている。
【００１６】
カウンタ４０ａのＲＣは、シフトレジスタ３０ｂのＣＬＥＡＲに接続され、ＲＣが“Ｌ”のとき（すなわち、ラインドライバ２０ａがイネーブル状態のとき）、シフトレジスタ３０ｂのデータをすべて“Ｌ”にリセットする。この場合、ＮＡＮＤ回路６０ｂの出力、すなわち、カウンタ４０ｂのＬＯＡＤは“Ｈ”なので、データ（“ＬＬＬＨ”、すなわち、１０進数表示で１）のロードは行われず、ほとんどの場合、カウンタ４０ｂはフルカウントで停止している。この場合、カウンタ４０ｂのＲＣは“Ｈ”となり、ラインドライバ２０ｂは常にディセーブルとなる。同様に、カウンタ４０ｂのＲＣはシフトレジスタ３０ａのＣＬＥＡＲに接続される。以上により、双方向からのデータの入力を防止する。
【００１７】
次に、本発明の双方向リピータ回路の動作を、図２のタイミングチャートを参照して説明する。図２は、本発明の双方向リピータ回路の動作を示すタイミングチャートであり、プリフレームが入力されたときのものである。なお、入力データは、ＳＤＬＣ（Ｓｙｎｃｈｒｏｎｏｕｓ  Ｄａｔａ  Ｌｉｎｋ  Ｃｏｎｔｒｏｌ）通信で用いられるマンチェスターコードである。
【００１８】
（ａ）は本発明の双方向リピータ回路のクロックパルスＣＰである。
【００１９】
（ｂ）はラインレシーバ１０ａおよび１０ｂが受信するマンチェスターコードである。マンチェスターコードの１ビットの周期はＣＰの８周期分に相当するものとする。マンチェスターコードは、データが“Ｈ”から“Ｌ”になるときを“１”、“Ｌ”から“Ｈ”になるときを“０”とする。ＳＤＬＣ通信においては、伝送されるマンチェスターコードを受信器側においてデコードするために、伝送されているマンチェスターコードの先頭に付された２バイトの５５５５Ｈ（すなわち、１０１０１０１０１０１０１０１０）のパターンのプリフレームを用いて、当該マンチェスターコードと同期されたクロックを生成する。
【００２０】
（ｃ）はシフトレジスタ３０ａおよび３０ｂの出力１をモニターしたものである。シフトレジスタは、ラインレシーバ１０ａおよび１０ｂによりＴＴＬレベルに変換されたマンチェスターコードのデータを、ＣＰの立ち上がり時にサンプリングし、出力１→出力２、出力２→出力３、出力３→出力４とラッチされたデータをシフトしていく。
【００２１】
（ｄ）はカウンタ４０ａおよび４０ｂのＬＯＡＤ信号をモニターしたものである。ＬＯＡＤ信号は、シフトレジスタ３０ａおよび３０ｂの出力１〜４を入力とするＮＡＮＤ回路６０ａおよび６０ｂの出力であるので、シフトレジスタ３０ａおよび３０ｂの出力１〜４が“Ｈ”になったとき、ＬＯＡＤ信号が“Ｌ”になる。
【００２２】
（ｅ）はカウンタ４０ａおよび４０ｂのカウント値である。最初はフルカウント値（１５）で停止していたが、ＬＯＡＤ信号が“Ｌ”になると、カウンタ４０ａおよび４０ｂに１がロードされ、カウントを始める。マンチェスターコードの１周期はＣＰ８周期分であるので、次にシフトレジスタ３０ａおよび３０ｂの出力１〜４が“Ｈ”になるまでに、１２までカウントされる。したがって、フルカウント値（１５）にはならないため、プリフレームが入力されている間は、ラインドライバ２０ａおよび２０ｂはずっとイネーブルである。
【００２３】
（ｆ）はラインドライバ２０ａおよび２０ｂのイネーブル信号をモニターしたものである。イネーブル信号は、カウンタ４０ａおよび４０ｂのＲＣを反転したものなので、カウンタ４０ａおよび４０ｂに１がロードされたときにイネーブルとなり、以降は前述のようにプリフレームが入力されている間はずっとイネーブル状態を維持する。
【００２４】
（ｇ）と（ｈ）はそれぞれ、ラインドライバ２０ａおよび２０ｂからの出力データおよび出力マンチェスターコードであり、ラインドライバ２０ａおよび２０ｂのイネーブル信号が“Ｈ”になってから、入力のマンチェスターコードからＣＰの７周期分遅れて出力されることになる。
【００２５】
また、図３は、図２と同様に本発明の双方向リピータ回路の動作を示すタイミングチャートであり、プリフレーム以外のフレームが入力されたときのものである。図３を参照すると、プリフレーム以外のフレームでは、マンチェスターコードが００または１１となる箇所がある。この場合、データが“Ｌ”または“Ｈ”になっている状態は、（ｃ）に示すように、ＣＰの４周期分である。したがって、マンチェスターコードが００または１１となる場合においても、カウンタ４０ａおよび４０ｂがフルカウントまでカウントして、ラインドライバ２０ａおよび２０ｂをディセーブルにはしない。結局、プリフレームを含むすべてのフレームが入力されている間、ラインドライバ２０ａおよび２０ｂはイネーブル状態となる。
【００２６】
以上のように、マンチェスターコードの１周期がＣＰの８周期に対応しているもとでは、カウンタ４０ａおよび４０ｂは、正味１２カウントできるように、カウント初期値と、カウンタ４０ａおよび４０ｂのビット数が定められる必要がある。
【００２７】
図４は、本発明の第２の実施形態の双方向リピータ回路の回路図である。図４を参照すると、ラインレシーバ１０ａのかわりに、光−電気変換器を含むラインレシーバ７０が用いられ、ラインドライバ２０ｂのかわりに、電気−光変換器を含むラインドライバ８０が用いられている。ラインドライバ８０にはイネーブル端子が無いため、ＮＯＴ回路５０ｂを介したカウンタ４０ｂのＲＣと、シフトレジスタ３０ｂの出力８を入力とするＡＮＤ回路９０の出力をラインドライバ８０の入力とすることで、同様の機能を持たすことができる。光−電気変換器としてはフォトダイオード、電気−光変換器としては発光ダイオードを含む。その他の構成は、図１の双方向リピータ回路と同じである。
【００２８】
図５は、本発明の第２の実施形態の双方向リピータ回路を、光ファイバを介して２つ接続したときの概要図である。図５を参照すると、２つの図４の双方向リピータ回路のラインレシーバ７０とラインドライバ８０が光ファイバで接続されている。このような光ファイバによる伝送を利用することにより、より遠方までデータを伝送することが可能になる。
【００２９】
【発明の効果】
以上説明したように、本発明によれば、入力データを遅延させることにより、プリフレームが短くなるのを防止できる。
【００３０】
また、シフトレジスタに一定のデータパターンが入力されることを契機にラインドライバをイネーブルにするので、細かいノイズに対しても誤動作せず、ノイズに強い。
【００３１】
また、ディジタル回路であるシフトレジスタとカウンタが主な構成であることから集積化に適し、特に、カスタムオーダで制作できるＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）に最適である。
【図面の簡単な説明】
【図１】本発明の一実施形態の双方向リピータ回路の回路図である。
【図２】本発明の双方向リピータ回路の動作を示すタイミングチャートであり、プリフレームが入力されたときのものである。
【図３】本発明の双方向リピータ回路の動作を示すタイミングチャートであり、プリフレーム以外のフレームが入力されたときのものである。
【図４】本発明の第２の実施形態の双方向リピータ回路の回路図である。
【図５】本発明の第２の実施形態の双方向リピータ回路を、光ファイバを介して２つ接続して用いるときの概要図である。
【符号の説明】
１０  ラインレシーバ
２０  ラインドライバ
３０  シフトレジスタ
４０  カウンタ
５０  ＮＯＴ回路
６０  ＮＡＮＤ回路
７０  ラインレシーバ（光−電気変換器を含む）
８０  ラインドライバ（電気―光変換器を含む）
９０  ＡＮＤ回路
１００  差動伝送路
【図１】
2004260516.tif 000003
【図２】
2004260516.tif 000004
【図３】
2004260516.tif 000005
【図４】
2004260516.tif 000006
【図５】
2004260516.tif 000007