(57)【要約】【課題】パッケージ品での良品率を向上させ、低製造コストの半導体集積回路を提供すること。【解決手段】ウエハに形成された単位プッシュプル回路１０のｐチャネルＭＯＳＦＥＴ１１とｎチャネルＭＯＳＦＥＴのチャネル幅に対してテスト用プッシュプル回路３０のテスト用ｐチャネルＭＯＳＦＥＴ３１とテスト用ｎチャネルＭＯＳＦＥＴ３２のチャネル幅をある比率で短くし、仕様電流に対してその比率で小さくした電流をテスト電流としてテスト用ｐチャネルＭＯＳＦＥＴ３１とテスト用のｎチャネルＭＯＳＦＥＴ３２に流し、そのときのオン電圧が仕様電圧規格内に入るものを良品チップと判定することで、仕様電流を流したときに確実に仕様電圧規格に入るようにして、パッケージ品の良品率を向上させ、製造コストを低減する。【選択図】        図１
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【特許請求の範囲】
【請求項１】
第１ＭＯＳトランジスタと、該第１ＭＯＳトランジスタを駆動する第１駆動回路と、第２ＭＯＳトランジスタと、該第２ＭＯＳトランジスタを駆動する第２駆動回路とを有する半導体集積回路において、
前記第１ＭＯＳトランジスタの第１チャネル幅に対して前記第２ＭＯＳトランジスタのチャネル幅が縮小されたものであることを特徴とする半導体集積回路。
【請求項２】
第１ＭＯＳトランジスタと第２ＭＯＳトランジスタが直列接続し、該接続点が出力点となる第１出力回路と、該第１出力回路の第１ＭＯＳトランジスタと第２ＭＯＳトランジスタを駆動する第１駆動回路とを有する半導体集積回路において、
第３ＭＯＳトランジスタと第４ＭＯＳトランジスタが直列接続し、該接続点が出力点となる第２出力回路と、該第２出力回路の第３ＭＯＳトランジスタと第４ＭＯＳトランジスタを駆動する第２駆動回路とをそれぞれ形成し、前記第１出力回路を構成する前記第１ＭＯＳトランジスタの第１チャネル幅と前記第２ＭＯＳトランジスタの第２チャネル幅に対して前記第２出力回路を構成する前記第３ＭＯＳトランジスタと前記第４ＭＯＳトランジスタのそれぞれのチャネル幅を縮小されたものであることを特徴とする半導体集積回路。
【請求項３】
前記第２駆動回路が前記第１駆動回路と同一の回路構成であることを特徴とする請求項２に記載の半導体集積回路。
【請求項４】
前記ＭＯＳトランジスタが、ＭＯＳＦＥＴであることを特徴とする請求項２に記載の半導体集積回路。
【請求項５】
前記出力回路が、プッシュプル回路もしくはトーテムポール回路であることを特徴とする請求項２に記載の半導体集積回路。
【請求項６】
前記出力回路がプッシュプル回路であって、前記第１、第３ＭＯＳトランジスタがｐチャネルＭＯＳＦＥＴ、前記第２、第４ＭＯＳトランジスタがｎチャネルＭＯＳＦＥＴであることを特徴とする請求項２に記載の半導体集積回路。
【請求項７】
前記出力回路がプッシュプル回路であって、前記第１、第２駆動回路にそれぞれレベルシフト回路を付加し、該レベルシフト回路を介して前記第１、第３出力回路のｐチャネルＭＯＳＦＥＴを駆動することを特徴とする請求項６に記載の半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は，出力回路（例えば、プッシュプル回路やトーテムポール回路）を多数個有する半導体集積回路であって、特にプラズマディスプレイパネル（ＰＤＰ）用のドライバＩＣのように比較的高い電圧で比較的大きな電流を多数出力する半導体集積回路に関する。
【０００２】
【従来の技術】
図３は、従来のＰＤＰのドライバＩＣの要部回路図である。ドライバＩＣは単位主回路１０１が６４個または１２８個集合した主回路で構成され、単位主回路１０１は１個のｐチャネルＭＯＳＦＥ１１と１個のｎチャネルＭＯＳＦＥＴ１２で構成される単位プッシュプル回路１０と、この単位プッシュプル回路１０を駆動する１個の制御回路２１と１個のレベルシフト回路２２で構成される単位駆動回路２０で構成される。
各単位プッシュプル回路１０には各１個の出力端子１３が接続し、各出力端子１３からそれぞれ１個の出力が出力される。また各単位プッシュプル回路１０のｐチャネルＭＯＳＦＥＴ１１のソースは電源の高電位側ＶＤＤと接続し、ｎチャネルＭＯＳＦＥＴ１２のソースは電源の低電位側（グランドＧＮＤ）と接続し、これらのＭＯＳＦＥＴ１１、１２のドレイン同士は互いに接続（直列接続）し、この接続点１３に出力端子１３が接続する。
【０００３】
このＰＤＰを駆動するドライバＩＣの場合、図３のように、複数の出力があり、それぞれの単位プッシュプル回路１０を制御する単位駆動回路２０が個々に（各ビットごとに）設けられている。出力の仕様として、出力電圧／出力電流（＝オン抵抗値）が決められており、これを保証するために出荷する全ドライバＩＣを決められた条件でテストしている。顧客と取り交わす仕様の条件としては、顧客が実際に使用する条件（例えば、決められた出力電流を流した時、出力電圧の範囲が所定範囲内にあること等の条件）に合わせたものになる。しかし、これをテストしようとした場合、ＩＣテスターに搭載されている電源の能力によっては、仕様の条件の電流が流せないことがあったり、特にドライバＩＣのパットに針（プローブ）を立ててウエハを測定する場合、針に通電できる電流容量をオーバーすると、針は溶断する場合がある。また、電流容量を大きくするために針を太くすると、２つのパッドに跨がって針が接触するので、あまり太くできない。
【０００４】
また針を太くして、１つのパッドに接触できたとしても、針先とパッドとの接触面積は小さいため、大きな電流を流すと針先にダメージを与え、針の寿命を短縮することになる。そのため、ウエハ状態で針で接触させてテストする場合は、通電できる電流は１００ｍＡ程度に決められている。
従来は、実使用時の電流（仕様電流）に対して、ドライバＩＣの出力回路（単位プッシュプル回路１０）を構成するＭＯＳＦＥＴの通電能力が大きく、仕様電流を大きく上回っていたため、図４のような出力電流／電圧依存性（出力特性）の直線性を利用して、仕様電流より小さな電流をテスト電流（合否を判定するために判定電流）として流し、それに対応する電圧（オン電圧）をテスト電圧規格（判定電圧）として設定し、このテスト電圧規格を満足するか否かで仕様電圧規格を満足するか否かを決めて保証していた。
【０００５】
具体的には、例えば、ＭＯＳＦＥＴのドレイン電流が飽和する電流の大きい方からＡ１、Ａ２、Ａ３とする。またこれらのＭＯＳＦＥＴの仕様電流Ｉ１が飽和電流の例えば半分程度である場合は、この仕様電流Ｉ１は直線性の良好な領域に決められる。仕様電流をＩ１、仕様電圧規格をＶ１としたとき、テスト電流をＩ２とした場合、合否を判定するテスト電圧規格をＶ２＝Ｖ１×（Ｉ２／Ｉ１）とすると、Ａ１、Ａ２のソース・ドレイン電圧（オン電圧）がＶ２以下となり良品に判定され、Ａ３のソース・ドレイン電圧（オン電圧）はＶ２より大きくなり不良判定される。直線性が成り立つ領域なため、仕様電流Ｉ１を流したときのＡ１、Ａ２のソース・ドレイン電圧（オン電圧）は確実にＶ１以下となり良品となる。またＡ３のソース・ドレイン電圧（オン電圧）は確実にＶ１より大きくなり不良となる。
【０００６】
しかし、図４のように、仕様電流Ｉ１に対してＭＯＳＦＥＴの通電能力を大きくすると、チップサイズが大きくなり、コスト高となる。そのため、必要以上のマージンを確保しないで仕様電流と通電能力をほぼ等しいレベルまで通電能力を小さくしてチップサイズを小型化し、コストダウンを図っている。
【０００７】
【発明が解決しようとする課題】
しかし、この場合は、図５に示すように、仕様電流Ｉ１は前記の直線性の範囲から外れて飽和領域近傍になるため、前記の方法では保証できない。例えば、製造プロセスの揺らぎなどで図５のＢ２のように飽和電流が低下した場合、テスト電流Ｉ２ではソース・ドレイン電圧がＶ２２となりテスト電圧規格Ｖ２を満足しても、仕様電流Ｉ１ではソース・ドレイン電圧はＶ１２となり仕様電圧規格Ｖ１を満足しない場合も出てくる。
これを補うため、さらに追加して、１ウエハに５点設けられているモニター部に出力回路を厚生するＭＯＳＦＥＴと同じＭＯＳＦＥＴを形成し、このＭＯＳＦＥＴに仕様電流Ｉ１を流しオン電圧を測定し、これが仕様電圧規格Ｖ１内に入っていればテストしたウエハ（正確にはウエハに形成したチップ部）は合格ということで運用していた。最終的にウエハテストを合格したドライバＩＣ（チップ）はパッケージに組み込まれ最終製品テストを実施する。
【０００８】
このパッケージ品のテストでは、ウエハテスト時とは異なり仕様電流Ｉ１を流して行う。そのため、ウエハ（チップ部）で良品判定されたものも、パッケージ品のテストでは不良判定される場合が生じ、パッケージ品のテストでの良品率は必ずしも高くない。このパッケージ品のテストで不良判定されると、パッケージごと捨てることになり、また使用した部材も無駄になり、製造コストは高くなる。
この発明の目的は、前記の課題を解決して、パッケージ品での良品率を向上させて低製造コストの半導体集積回路を提供することにある。
【０００９】
【課題を解決するための手段】
前記の目的を達成するために、第１ＭＯＳトランジスタと、該第１ＭＯＳトランジスタを駆動する第１駆動回路と、第２ＭＯＳトランジスタと、該第２ＭＯＳトランジスタを駆動する第２駆動回路とを有する半導体集積回路において、前記第１ＭＯＳトランジスタの第１チャネル幅に対して前記第２ＭＯＳトランジスタのチャネル幅を縮小した構成とする。
また、第１ＭＯＳトランジスタと第２ＭＯＳトランジスタが直列接続し、該接続点が出力点となる第１出力回路と、該第１出力回路の第１ＭＯＳトランジスタと第２ＭＯＳトランジスタを駆動する第１駆動回路とを有する半導体集積回路において、第３ＭＯＳトランジスタと第４ＭＯＳトランジスタが直列接続し、該接続点が出力点となる第２出力回路と、該第２出力回路の第３ＭＯＳトランジスタと第４ＭＯＳトランジスタを駆動する第２駆動回路とをそれぞれ形成し、前記第１出力回路を構成する前記第１ＭＯＳトランジスタの第１チャネル幅と前記第２ＭＯＳトランジスタの第２チャネル幅に対して前記第２出力回路を構成する前記第３ＭＯＳトランジスタと前記第４ＭＯＳトランジスタのそれぞれのチャネル幅を縮小した構成とする。
【００１０】
この構成において、前記第２出力回路からの出力電流を前記第１出力回路からの出力電流に対して前記のチャネル幅の比で小さくし、前記第１出力回路に仕様電流を通電したときに前記第１出力回路を構成する第１ＭＯＳトランジスタと第２ＭＯＳトランジスタのそれぞれのオン電圧が仕様電圧規格内に入るか否かの判定を、前記第２出力回路の第３ＭＯＳトランジスタと第４ＭＯＳトランジスタに前記仕様電流に対して前記のチャネル幅の比で小さくした電流を通電し、該第３ＭＯＳトタンジスタと第４ＭＯＳトランジスタのそれぞれのオン電圧が前記仕様電圧規格内に入るか否かで行う。
【００１１】
また、前記第２駆動回路が前記第１駆動回路と同一の回路構成であってもよい。
また、前記ＭＯＳトランジスタが、ＭＯＳＦＥＴであるとよい。
また、前記出力回路が、プッシュプル回路もしくはトーテムポール回路であるとよい。
また、前記出力回路がプッシュプル回路であって、前記第１、第３ＭＯＳトランジスタがｐチャネルＭＯＳＦＥＴ、前記第２、第４ＭＯＳトランジスタがｎチャネルＭＯＳＦＥＴであるとよい。
【００１２】
また、前記出力回路がプッシュプル回路であって、前記第１、第２駆動回路にそれぞれレベルシフト回路を付加し、該レベルシフト回路を介して前記第１、第３出力回路のｐチャネルＭＯＳＦＥＴを駆動するとよい。
【００１３】
【発明の実施の形態】
図１は、この発明の第１実施例の半導体集積回路の要部回路図である。この半導体集積回路はＰＤＰのドライバＩＣの場合であり、ドライバＩＣは単位主回路１０１が６４個または１２８個集合した主回路と１個のテスト用回路１０２で構成され、単位主回路１０１は１個のｐチャネルＭＯＳＦＥ１１と１個のｎチャネルＭＯＳＦＥＴ１２で構成される単位出力回路である単位プッシュプル回路１０と、１個の制御回路２１と１個のレベルシフト回路２２で構成される単位駆動回路２０で構成され、テスト用回路１０２は１個のテスト用ｐチャネルＭＯＳＦＥＴ３１と１個のテスト用ｎチャネルＭＯＳＦＥＴ３２で構成される１個のテスト用プッシュプル回路３０と、１個のテスト用制御回路４１と１個のテスト用レベルシフト回路４２で構成される１個のテスト用駆動回路４０とで構成される。
【００１４】
各単位プッシュプル回路１０とテスト用プッシュプル回路３０には各１個の出力端子１３、３３が接続し、各出力端子１３、３３からそれぞれ１個の出力が出力される。また各単位プッシュプル回路１０およびテスト用プッシュプル回路３０のｐチャネルＭＯＳＦＥＴ１１、３１のソースは電源の高電位側ＶＤＤと接続し、ｎチャネルＭＯＳＦＥＴ１２、３２のソースは電源の低電位側（グランドＧＮＤ）と接続し、これらのＭＯＳＦＥＴ１１、３１、１２、３２のドレイン同士は互いに接続（直列接続）し、この接続点１４、３４（出力点）に出力端子１３、３３が接続する。前記のテスト用駆動回路４０は前記単位駆動回路２０と同一設計で製作する。
【００１５】
つぎに、合否判定をする方法について説明する。動作させる回路はテスト回路１０２である。単位駆動回路１０から出力されるゲート電圧信号と同一のゲート電圧信号をテスト用駆動回路４０からテスト用ｐチャネルＭＯＳＦＥＴ３１とテスト用ｎチャネルＭＯＳＦＥＴに与える。ＶＤＤ端子にプラス、出力端子３３にマイナスの電圧を印加する。この電圧はテスト用ｐチャネルＭＯＳＦＥＴ３１に印加される。この印加電圧を徐々に増大させると後述する図２の３１の出力特性に沿ってドレイン電流が増大する。ドレイン電流がテスト電流となったところでソース・ドレイン電圧を測定し、この値が仕様電圧規格以内にあるか否かで合否を判定する。つぎに、出力端子３３にプラス、ＧＮＤ端子にマイナスの電圧を印加する。この電圧はテスト用ｎチャネルＭＯＳＦＥＴ３２に印加する。この印加電圧を徐々に増大させると後述する図２の３２の出力特性に沿ってドレイン電流が増大する。ドレイン電流がテスト電流となったところでソース・ドレイン電圧を測定し、この値が仕様電圧規格以内にあるか否かで合否を判定する。
【００１６】
また、出力端子３３とＧＮＤ端子の間にコンデンサを接続し、実動作時の電圧をＶＤＤ端子とＧＮＤ端子に印加してテスト用回路１０２を動作させ、出力端子３３から出力される電圧・電流波形を測定することで、実動作時の主回路の動作状態を把握することができる。つまり、主回路の動作異常の有無をテスト用回路１０２を動作させることで判定することができる。前記のコンデンサは単位プッシュプル回路１０の出力端子１３に接続するコンデンサより後述するチャネル幅比（例えば１／２など）で小さい容量とする。
ここで、単位プッシュプル回路１０のｐチャネルＭＯＳＦＥＴ１１のチャネル幅をａとし、ｎチャネルＭＯＳＦＥＴ１２のチャネル幅をｂとする。テスト用プッシュプル回路３０のテスト用ｐチャネルＭＯＳＦＥＴ３１のチャネル幅をｃ、テスト用ｎチャネルＭＯＳＦＥＴ３２のチャネル幅ｄとした場合、ｃ＝ａ／ｍ、ｄ＝ｂ／ｎとする。これはテスト用ｐチャネルＭＯＳＦＥＴ３１のチャネル幅が単位プッシュプル回路１０のｐチャネルＭＯＳＦＥＴ１１の１／ｍであり、テスト用ｎチャネルＭＯＳＦＥＴ３２のチャネル幅が単位プッシュプル回路１０のｎチャネルＭＯＳＦＥＴ１２の１／ｎであることを示している。
【００１７】
また、これはテスト用ｐチャネルＭＯＳＦＥＴ３１の出力特性のドレイン電流が単位プッシュプル回路１０のｐチャネルＭＯＳＦＥＴ１１の１／ｍ、テスト用ｎチャネルＭＯＳＦＥＴ３２の出力特性のドレイン電流が単位プッシュプル回路１０のｎチャネルＭＯＳＦＥＴ１２の１／ｎとなることを意味する。それぞれの仕様電流が単位プッシュプル回路１０のｐチャネルＭＯＳＦＥＴ１１およびｎチャネルＭＯＳＦＥＴ１２のそれぞれのドレイン電流の飽和領域付近にある場合は、テスト電流もまたテスト用プッシュプル回路３０のテスト用ｐチャネルＭＯＳＦＥＴ３１およびテスト用ｎチャネルＭＯＳＦＥＴ３２のそれぞれのドレイン電流の飽和領域近傍に決められる。合否の判定精度を上げるために、テスト用ｐチャネルＭＯＳＦＥＴ３１に流すテスト電流は単位プッシュプル回路１０のｐチャネルＭＯＳＦＥＴ３１に流す仕様電流の１／ｍ、テスト用ｎチャネルＭＯＳＦＥＴ３２に流すテスト電流は単位プッシュプル回路１０のｎチャネルＭＯＳＦＥＴ１２に流す仕様電流の１／ｎとする。これらのテスト電流は前記した測定用の針の電流容量より小さい値に決める。
【００１８】
これらのテスト電流を流してテスト用ｐチャネルＭＯＳＦＥＴ３１、テスト用ｎチャネルＭＯＳＦＥＴ３２のそれぞれのオン電圧が単位プッシュプル回路１０のｐチャネルＭＯＳＦＥＴ１１、ｎチャネルＭＯＳＦＥＴ１２のそれぞれの仕様電圧規格以下になるとそれぞれが合格となり、この単位プッシュプル回路１０を形成したチップ部は合格判定される。
この合格判定されたチップをパッケージに組み込み、それぞれの仕様電流を単位プッシュプル回路１０のｐチャネルＭＯＳＦＥＴ１１とｎチャネルＭＯＳＦＥＴ１２に流してそれぞれのオン電圧を測定し、それぞれの仕様電圧規格以下となるとパッケージ品が合格と判定される。前記したようにウエハ段階にあるテスト用プッシュプル回路３０で確度の高い合否が判定されているので、パッケージ品の良品率が大幅に向上する。また、パッケージ品で不良となる割合が大幅に減ることで、これらに使用された部材が無駄になることが防止される。その結果、製造コストを大幅に低減することができる。
【００１９】
また、テスト電流を小さくできるために、ウエハと接する測定用の針の損傷が防止されて、針の使用寿命を延ばすことができる。また、針を細くすることも可能となり、パッド間が狭い微細化されたドライバＩＣにも対応できる。
尚、前記のテスト用駆動回路４０は前記単位駆動回路２０とを必ずしも同一設計で製作しなくてもよい。
つぎに、合否判定する方法について概説する。動作させる回路はテスト回路１０２である。単位駆動回路１０から出力されるゲート電圧信号（後述する図２の出力特性が得られる繰り返しのパルス電圧信号）と同一のゲート電圧信号をテスト用駆動回路４０からテスト用ｐチャネルＭＯＳＦＥＴ３１とテスト用ｎチャネルＭＯＳＦＥＴに与える。ＶＤＤ端子にプラス、出力端子３３にマイナスの電圧を印加する。この電圧はテスト用ｐチャネルＭＯＳＦＥＴ３１に印加される。この印加電圧を徐々に増大させると予めゲート電圧信号が入力されているので、後述する図２の３１の出力特性に沿ってドレイン電流が増大する。ドレイン電流がテスト電流となったところでソース・ドレイン電圧を測定し、この値が仕様電圧規格以内にあるか否かで合否を判定する。つぎに、出力端子３３にプラス、ＧＮＤ端子にマイナスの電圧を印加する。この電圧はテスト用ｎチャネルＭＯＳＦＥＴ３２に印加する。この印加電圧を徐々に増大させると後述する図２の３２の出力特性に沿ってドレイン電流が増大する。ドレイン電流がテスト電流となったところでソース・ドレイン電圧を測定し、この値が仕様電圧規格以内にあるか否かで合否を判定する。
【００２０】
また、出力端子３３とＧＮＤ端子の間にコンデンサを接続し、実動作時の電圧をＶＤＤ端子とＧＮＤ端子に印加し、テスト用駆動回路４０からのゲート電圧信号でテスト用回路１０２を動作させる。テスト用プッシュプル回路３０の出力端子３３から出力される電圧・電流波形を測定することで、実動作時の主回路の動作状態を把握することができる。つまり、主回路の動作異常（電圧電流の立ち上がり時間、立ち下がり時間および電圧電流波形の異常など）の有無をテスト用回路１０２を動作させることで予め判定できる。尚、出力端子３３に接続するコンデンサの容量は単位プッシュプル回路１０の出力端子１３に接続するコンデンサの容量に比べて、前記のチャネル幅比で小さくする。
【００２１】
さらに詳細に合否を判定する方法について図２を用いて説明する。
図２は、合否判定を行う方法を説明した図である。例えば、ここでは単位プッシュプル回路を構成するｐチャネルＭＯＳＦＥＴ１１、ｎチャネルＭＯＳＦＥＴ１２とテスト用プッシュプル回路を構成するテスト用ｐチャネルＭＯＳＦＥＴ３１、テスト用ｎチャネルＭＯＳＦＥＴ３２の出力特性を示す。横軸はソース・ドレイン電圧、縦軸はドレイン電流を示す。
ここでは、ｍ＝２、ｎ＝２とすると、テスト用ｐチャネルＭＯＳＦＥＴ３１、テスト用ｎチャネルＭＯＳＦＥＴ３２のそれぞれのドレイン電流は単位プッシュプル回路を構成するｐチャネルＭＯＳＦＥＴ１１、ｎチャネルＭＯＳＦＥＴ１２のそれぞれのドレイン電流の１／２で、それぞれ同一のソース・ドレイン電圧（オン電圧）となる。
【００２２】
それぞれの仕様電流Ｉ１ｐ、Ｉ１ｎは単位プッシュプル回路のｐチャネルＭＯＳＦＥＴ１１、ｎチャネルＭＯＳＦＥＴ１２の出力特性のそれぞれのドレイン電流が直線性から外れて飽和領域近傍の電流とした場合であり、チップサイズを極力小さく設計して、仕様電流に対する裕度を少なくした場合である。
仕様電流Ｉ１ｐ、Ｉ１ｎを単位プッシュプル回路を構成するｐチャネルＭＯＳＦＥＴ１１とｎチャネルＭＯＳＦＥＴ１２のそれぞれの出力特性でそれぞれのドレイン電流の飽和領域付近に設定すると、この仕様電流の１／２に定めたテスト電流Ｉ２ｐ、Ｉ２ｎもまたテスト用プッシュプル回路を構成するテスト用ｐチャネルＭＯＳＦＥＴ３１とテスト用ｎチャネルＭＯＳＦＥＴ３２のそれぞれの出力特性でそれぞれのドレイン電流の飽和領域付近となる。
【００２３】
このテスト電流Ｉ２ｐ、Ｉ２ｎをテスト用プッシュプル回路のテスト用ｐチャネルＭＯＳＦＥＴ３１とテスト用ｎチャネルＭＯＳＦＥＴ３２にそれぞれ流し、それぞれのソース・ドレイン電圧（オン電圧）を測定し、このオン電圧がそれぞれの仕様電圧規格Ｖ１ｐ、Ｖ１ｎ以内であることが確認されると、それぞれの仕様電流Ｉ１ｐ、Ｉ１ｎをパッケージに組み込んだ単位プッシュプル回路のｐチャネルＭＯＳＦＥＴ１１、ｎチャネルＭＯＳＦＥＴ１２にそれぞれ流した場合にそれぞれの仕様電圧規格Ｖ１ｐ、Ｖ１ｎ以内に正確に入る。そのため、前記したように、各チップ部にテスト用回路１０２を追加形成することで、不良となるチップをパッケージに組み込むことがなくなり、パッケージ品の良品率を向上させることができる。また、追加形成されるテスト用回路１０２は、テスト用駆動回路４０を備えているため、テスト用に別途駆動回路を用意する必要がなく、またテスト用駆動回路４０を単位駆動回路と同一の構成とすれば、新たに回路を設計する必要もなく容易に形成できる。
【００２４】
さらに、本実施例のような表示装置の駆動回路のように、６４個または１２８個などの多数の単位駆動回路１０を１つのチップに集積したものにおいては、テスト用回路１０２の１つのチップに占める専有面積は１／６４または１／１２８と極めて小さく無視することができる。
尚、前記の説明では出力回路をプッシュプル回路で説明したが、トーテムポール回路であっても構わない。また、前記はＭＯＳトランジスタとしてＭＯＳＦＥＴを例に挙げたが、伝導度変調の程度が低く、オン電圧がチャネル抵抗に大きく依存するようなＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）にもこの発明は適用可能である。
【００２５】
【発明の効果】
この発明によれば、ウエハの各チップ部にテスト用出力回路（テスト用プッシュプル回路）を追加形成し、仕様電流より小さなテスト電流を流してテスト用出力回路のＭＯＳＦＥＴのオン電圧を測定し、このオン電圧が仕様電圧規格以下であることを確認したチップをパッケージに組み込むことで、パッケージの良品率を向上させ、製造コストの低減を図ることができる。
また、前記のテスト電流が小さいため、ウエハと接する測定用の針の損傷を防止し、針の使用寿命を延ばすことができる。また、半導体集積回路の微細化にも対応できる。
【図面の簡単な説明】
【図１】この発明の第１実施例の半導体集積回路の要部回路図
【図２】合否判定を行う方法を説明した図
【図３】従来のＰＤＰのドライバＩＣの要部回路図
【図４】従来のチップでの合否判定を行う方法を説明した図
【図５】出力特性の飽和電流領域近傍で合否判定を行う場合の問題点を説明する図
【符号の説明】
１０    単位プッシプル回路
１１    ｐチャネルＭＯＳＦＥＴ
１２    ｎチャネルＭＯＳＦＥＴ
１３、３３  出力端子
１４、３４  接続点
２０    単位駆動回路
２１    制御回路
２２    レベルシフト回路
３０    テスト用プッシュプル回路
３１    テスト用ｐチャネルＭＯＳＦＥＴ
３２    テスト用ｎチャネルＭＯＳＦＥＴ
４０    テスト用駆動回路
４１    テスト用制御回路
４２    テスト用レベルシフト回路
１０１    単位主回路
１０２    テスト用回路
【図１】
2004328328.tif 000003
【図２】
2004328328.tif 000004
【図３】
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【図４】
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【図５】
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