(57)【要約】【課題】集積回路の高速化，低消費電力化を図り、設計者の回路設計の負担軽減を図る。【解決手段】複数の機能グループごとに分割され複数の回路素子からなる論理回路群と、各論理回路群にクロック信号と制御信号とを供給するクロック供給回路とを備え、各論理回路群が、前記制御信号の値に基づいてクロック信号の供給の可および不可を制御するためのゲート回路を備え、前記制御信号と、制御信号の極性を反転させた反転信号とが基板電圧制御信号として論理回路群の各回路素子の基板電圧端子に入力されるように構成されたことを特徴とする。【選択図】  図１
2004327827.tif 000002
【特許請求の範囲】
【請求項１】
複数の機能グループごとに分割され複数の回路素子からなる論理回路群と、各論理回路群にクロック信号と制御信号とを供給するクロック供給回路とを備え、各論理回路群が、前記制御信号の値に基づいてクロック信号の供給の可および不可を制御するためのゲート回路を備え、前記制御信号と、制御信号の極性を反転させた反転信号とが基板電圧制御信号として論理回路群の各回路素子の基板電圧端子に入力されるように構成されたことを特徴とする集積回路。
【請求項２】
前記制御信号は、各論理回路群ごとに独立して与えられ、前記１つの論理回路群の制御信号が第１の論理値のときのみその論理回路群の回路素子にクロック信号が供給され、第２の論理値のときは、その論理回路群の回路素子にはクロック信号は供給されないことを特徴とする請求項１の集積回路。
【請求項３】
前記論理回路群の回路素子は、ｐチャネル素子とｎチャネル素子によって構成され、前記制御信号がｎチャネル素子の基板電圧制御信号として与えられ、前記反転信号がｐチャネル素子の基板電圧制御信号として与えられることを特徴とする請求項１の集積回路。
【請求項４】
前記請求項１の集積回路の回路構成方法において、前記各論理回路群のネットリスト情報に、前記ゲート回路情報を含み、かつ前記クロック信号が前記制御信号により制御されるような回路構成情報を加え、
回路構成情報が加えられたネットリスト情報を前記制御信号ごとに複数のグループに分割し、
前記分割されたネットリスト情報に、各グループごとに前記基板電圧制御信号がそのグループ内の各回路素子に供給されるような接続情報を加え、
さらに各グループごとに、そのグループ内の各回路素子に対して電源電圧および接地電圧を供給するような配線情報を加え、
前記回路構成情報，接続情報および配線情報を加えたネットリスト情報を基にして、基板上へ論理回路群をレイアウトすることを特徴とする集積回路の回路構成方法。
【請求項５】
前記回路構成情報は、ネットリスト情報に対してクロックゲーティング処理により自動的に生成されることを特徴とする請求項４の集積回路の回路構成方法。
【請求項６】
コンピュータに、前記請求項４の集積回路構成方法の各処理を実行させるためのプログラム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、集積回路に関し、特に低消費電力，高速動作，低電圧動作余裕の向上を実現するための集積回路とその回路構成方法に関する。
【０００２】
【従来の技術】
従来から、集積回路（ＬＳＩ）の高速動作あるいは低消費電力化のための１手法として、ＬＳＩの基板電圧制御技術がある。これは、トランジスタレベルで集積回路を見たときに、ｎチャネルＭＯＳトランジスタ、ｐチャネルＭＯＳトランジスタのそれぞれのゲート電圧と同じ電圧を基板にも印加すると、ソース、ドレイン間が導通する際に閾値電圧が下がり、電流が増加する性質を利用したものであり、これにより低消費電力化が実現されている。
【０００３】
図１０にｎチャネルトランジスタと基板に関する従来の接続方法の一例を示す。
電圧Ｖｇはトランジスタのゲートに印加される電圧，電圧Ｖｓはトランジスタのソースに印加される電圧，電圧Ｖｂは基板に印加される電圧を示している。
図１０（ａ）は、ｎチャネルＭＯＳトランジスタの基板電圧Ｖｂを接地した従来の一般的な接続方法を示している。この場合、基板電圧Ｖｂが接地レベル（０Ｖ）に固定されているので、ベース電圧Ｖｇにハイレベル（Ｈ）電圧（たとえば＋５Ｖ）が印加されると、トランジスタのソース／ドレイン間がオン状態となる。また、このような接続方法では、トランジスタの閾値電圧はプロセス固有の値となり、製造のばらつき等を無視すれば固定値と考えることができる。
【０００４】
一方、図１０（ｂ）は、基板電圧Ｖｂをゲート電圧Ｖｇで制御する接続方法を示している。
この接続方法ではｎチャネルＭＯＳトランジスタのゲート電圧Ｖｇに印加する電圧と同電位を基板に対しても印加する（Ｖｂ＝Ｖｇ）。ゲート電圧ＶｇにＨレベルが印加されることによりトランジスタのソース／ドレイン間がオン状態となることに変わりはないが、基板にもＨレベルが印加されているため、閾値電圧を大幅に低くすることができる。そのため同じ電圧印加状態であっても、閾値電圧低下による電流の増幅が見込まれ、高速動作、あるいは低電圧での動作が可能となる。
【０００５】
またｎチャネルＭＯＳトランジスタのゲート電圧ＶｇがＬレベルのとき、つまりトランジスタのオフ状態を考えると、図１０（ｂ）の場合は基板にもＬレベルが印加される。このとき閾値電圧は大きくなり、オフ状態のソース／ドレイン間のサブスレッショルド電流が低減できる。
【０００６】
図１１に、ＰチャネルＭＯＳトランジスタと基板に関する従来の接続方法の一例を示す。
図１１（ａ）は、基板電圧Ｖｂを電源電圧（Ｖｃｃ）に固定した場合であり、図１１（ｂ）は基板電圧Ｖｂをゲート電圧Ｖｇで制御する場合を示している。
これらの場合、図１０に示したｎチャネルＭＯＳトランジスタとは基板に印加する電圧（Ｖｂ）が異なるが、ｎチャネルＭＯＳトランジスタと同様に、基板に印加する電圧とともに閾値電圧を変化させることができるので、集積回路の高速動作および低消費電力化が可能となる。
【０００７】
また、基板に印加する電圧Ｖｂを制御するための専用の回路（基板電位制御回路，基板電位変換回路）を設けて、サブスレッショルドリーク電流を抑え、高速動作と低消費電力化を実現した半導体集積回路装置が提案されている（特許文献１参照）。
また、ＳＯＩ（シリコン・オン・インシュレータ）構造のＭＯＳ型半導体装置の高速動作と低消費電力化を図る技術が提案されている（特許文献２参照）。
【０００８】
これはＳＯＩプロセスが素子分離可能であることに注目したものであり、トランジスタ単位でゲート入力と基板入力を短絡し、トランジスタがオン状態になるようなゲート入力のときは閾値電圧を降下させ、電流駆動量を増加させることで高速動作を実現している。またトランジスタがオフ状態になるようなゲート入力のときは閾値電圧を上昇させ、オフ時のサブスレッショルド電流によるリーク電流を抑制し、消費電力の低下を図っている。しかしＳＯＩプロセスは、通常のプロセスに比べて高価であることもあり、まだ普及しているとは言い難い。
【０００９】
また、基板上の主回路を、ＰＭＯＳ基板バイアススイッチおよびＮＭＯＳ基板バイアススイッチを用いて複数の基板制御ブロックに分割し、そのブロック単位で基板バイアスを独立して制御して低消費電力化を測る半導体集積回路装置が提案されている（特許文献３参照）。
【００１０】
また、集積回路の低消費電力化の技術として、従来からクロックゲーティングという技術が利用されている。クロックゲーティング技術とは、集積回路の中で必要な部分だけを動作させるために、その必要な部分のみにクロックを供給する技術であり、非動作部にはクロックが供給されないので、消費電力を低減することができる。
【００１１】
【特許文献１】
特開２０００−３３９０４７号公報
【特許文献２】
特開２００１−１７７０９８号公報
【特許文献３】
特開平１０−１９０４４４号公報
【００１２】
【発明が解決しようとする課題】
一般的に集積回路は機能ごとに多数の回路ブロックに分けることができ、同時にすべてのブロックが動作していることは少ない。
集積回路を非常に小さなブロック単位で考えると、通常動作時において実際に動作している動作部は一部のブロックであり、他の多くのブロックは非動作状態になっている場合が多い。
【００１３】
また最近の集積回路の大規模化に従い、回路の中の動作部、非動作部の分割が、非常に細かい単位になってきている。さらに近年のような低電圧、低閾値のトランジスタで構成される回路では、低消費電力化のためには停止状態であってもトランジスタオフ時に流れるサブスレッショルド電流が問題となる。今後、電源電圧の低電圧化に伴う低閾値化が進めば、回路全体に流れる電流のうち、サブスレッショルド電流の占める割合はますます顕著となる。
【００１４】
一方、回路を細かい単位で考えると、同時に動作する回路の動作部は少ないことが予めわかっているので、回路設計者が設計時に細かく指定をすれば、高速動作や低消費電力化が可能である。しかしながら、設計者が回路の動作部分や非動作部分を設計時に各々指定することは、現在の集積回路の規模からいって、非常に困難であり、設計者の負担が大きい。
【００１５】
ただし、前記したクロックゲーティング技術は、現在回路設計時に自動的に実行できるような技術レベルにある。そこで、集積回路の設計時において、クロックゲートの単位ごとに集積回路をグループ分けできれば回路設計者の負担を軽減できる可能性がある。
【００１６】
この発明は、以上のような事情を考慮してなされたものであり、クロックゲーティング技術を用いて生成されたネットリストに対して、特有のグループ化処理を実行することにより、消費電力の低減，高速動作可能な回路設計を容易に実現し、回路設計者の負担を軽減することを課題とする。
【００１７】
【課題を解決するための手段】
この発明は、複数の機能グループごとに分割され複数の回路素子からなる論理回路群と、各論理回路群にクロック信号と制御信号とを供給するクロック供給回路とを備え、各論理回路群が、前記制御信号の値に基づいてクロック信号の供給の可および不可を制御するためのゲート回路を備え、前記制御信号と、制御信号の極性を反転させた反転信号とが基板電圧制御信号として論理回路群の各回路素子の基板電圧端子に入力されるように構成されたことを特徴とする集積回路を提供するものである。
【００１８】
このように構成された集積回路は、論理回路群へ与えるクロック信号の供給を制御信号により制御することにより、真に動作が必要な機能グループのみ作動するように制御し、さらに各回路素子の基板電圧端子に入力される信号を制御信号で制御するようにしているので、動作の高速化および低消費電力化を図ることができる。
【００１９】
一般に、基板上には、基本要素となる多数の回路素子が形成されており、これらの回路素子をいくつか組合せて接続することにより、１つの論理機能が実現される。たとえば、記憶機能は、いくつかのトランジスタを組合せて構成された論理回路群により実現される。
機能グループとは、たとえば、記憶機能，組合せ機能，加算機能，カウンタ機能，選択機能などを意味し、１つの機能グループは、１つの論理回路群によって構成され、１つの論理回路群は複数の回路素子によって構成される。
【００２０】
また、各論理回路群には、その動作の基本的なタイミングを与えるクロック信号（ＣＫ）が供給されるが、その論理回路群の各回路素子は所定の論理値のクロック信号が与えられているときのみ、動作できる。
制御信号は、クロック信号とは別に与えられる信号であるが、後述する「ゲーティッドクロック用制御信号」に相当する信号である。
ゲート回路には、各種論理回路を用いることができるが、たとえば、ＡＮＤ回路を用いることができる。このＡＮＤ回路には、クロック信号と制御信号とが入力信号として与えられ、両信号のＡＮＤをとった信号が論理回路群に与えられるようにしてもよい。
【００２１】
反転信号は、制御信号をインバータに入力することによって生成できる。基板電圧制御信号とは、各回路素子に設けられた基板電圧端子に与えられる信号であり、ＭＯＳトランジスタの閾値電圧を制御する基板バイアス制御に用いられる信号である。
【００２２】
また、この発明は、前記制御信号が、各論理回路群ごとに独立して与えられ、前記１つの論理回路群の制御信号が第１の論理値のときのみその論理回路群の回路素子にクロック信号が供給され、第２の論理値のときは、その論理回路群の回路素子にはクロック信号は供給されないことを特徴とする集積回路を提供するものである。
【００２３】
さらに、前記論理回路群の回路素子が、ｐチャネル素子とｎチャネル素子によって構成され、前記制御信号がｎチャネル素子の基板電圧制御信号として与えられ、前記反転信号がｐチャネル素子の基板電圧制御信号として与えられることを特徴とする集積回路を提供するものである。
【００２４】
ここで、たとえば第１の論理値とはいわゆる“Ｈ”レベルであり、第２の論理値とは“Ｌ”レベルを意味する。
また、ｐチャネル素子とは、ｐチャネルＭＯＳトランジスタをいい、ｎチャネル素子とはｎチャネルＭＯＳトランジスタをいう。
この発明では、このような構成を持つ集積回路を設計する際に、次のような設計手順を実行するプログラムを用いることができる。
【００２５】
この発明は、前記の集積回路の回路構成方法において、前記各論理回路群のネットリスト情報に、前記ゲート回路情報を含み、かつ前記クロック信号が前記制御信号により制御されるような回路構成情報を加え、回路構成情報が加えられたネットリスト情報を前記制御信号ごとに複数のグループに分割し、前記分割されたネットリスト情報に、各グループごとに前記基板電圧制御信号がそのグループ内の各回路素子に供給されるような接続情報を加え、さらに各グループごとに、そのグループ内の各回路素子に対して電源電圧および接地電圧を供給するような配線情報を加え、前記回路構成情報，接続情報および配線情報を加えたネットリスト情報を基にして、基板上へ論理回路群をレイアウトすることを特徴とする集積回路の回路構成方法を提供するものである。
【００２６】
ネットリスト情報とは、集積回路に含まれる各回路素子と、その素子間の接続関係を定義した回路設計データである。
この発明において回路構成情報とは、クロック信号を制御するための回路素子と、各素子間の接続関係を定義した情報を意味する。この情報は、たとえばネットリスト情報に対していわゆるクロックゲーティング処理を適用することにより自動的に生成できる。
【００２７】
パソコン，ワークステーションなどのコンピュータは、上記の回路構成方法に示した各処理を記述したプログラムを記憶装置に組込むことにより、この発明の集積回路の設計処理を行うように構成される。
【００２８】
【発明の実施の形態】
以下、図面に示す実施の形態に基づいてこの発明を詳述する。なお、これによってこの発明が限定されるものではない。
この発明において適用対象となる集積回路は、半導体基板上に多数のトランジスタが形成されるものであれば特にその種類は限定されるものではないが、たとえば、マイクロプロセッサ，ＡＳＩＣなどの同期式回路などがあげられる。
以下の実施例では、一般的な回路設計で用いられている同期式回路を用いて本願の回路設計方法を説明する。
【００２９】
まず、この発明で利用するクロックゲーティング処理について説明する。
図１２に、一般的な従来の同期式回路の概略構成図を示す。
この同期式回路は、３つの記憶素子（Ｍ１，Ｍ２，Ｍ３）と、２つの組合せ回路（Ａ１，Ａ２）とから構成され、各記憶素子には、それぞれ互いに独立したクロック（ＣＫ１，ＣＫ２，ＣＫ３）が供給され、そのクロックを基準にして読み出し又は書き込みが行われる。また、この回路ではクロックゲーティングによる設計は行われていないものとする。
【００３０】
たとえば、クロックＣＫ１に同期して記憶素子Ｍ１の中の値が更新され、その値を利用して、組み合わせ回路Ａ１で新たな演算が行われ、クロックＣＫ２に同期したタイミングで次の記憶素子Ｍ２にその演算結果が保持される。
また、記憶素子Ｍ１の値が変化しない場合は、この記憶素子に接続されている組合せ回路は動作しないことを意味するが、この場合はクロックＣＫ１およびクロックＣＫ２を供給する必要はない。
【００３１】
しかし、従来のように、クロックゲーティングを実施しない場合はクロックＣＫ１は常に供給されているので、記憶素子Ｍ１の値が変化しない場合でも、同じ値をそのまま用いて更新処理が実行されることになり、この更新処理は論理的に無駄な処理をしたことになる。
この無駄な処理を回避するためには、回路設計時にクロックゲーティング処理をすることが考えられる。
【００３２】
図１３に、図１２の同期式回路に対して、クロックゲーティング処理を適用して設計した同期式回路の概略構成図を示す。
クロックゲーティング処理は、図１２で記憶素子（Ｍ１，Ｍ２，Ｍ３）に直接供給していたクロックを、ＡＮＤゲート（ＡＮＤ１，ＡＮＤ２，ＡＮＤ３）を介して各記憶素子に供給するように設計するものである。
ＡＮＤゲートには、２つの入力信号としてクロック（ＣＫ１，ＣＫ２，ＣＫ３）と、クロック制御信号（ＣＮ１，ＣＮ２，ＣＮ３）とが入力される。
クロック制御信号（ＣＮ１，ＣＮ２，ＣＮ３）は、クロック（ＣＫ１，ＣＫ２，ＣＫ３）を記憶素子（Ｍ１，Ｍ２，Ｍ３）に与えるタイミングを制御する信号であり、図示していないクロック供給回路、あるいは外部クロック端子から供給される信号である。
【００３３】
図１３において、記憶素子Ｍ１には、クロックＣＫ１とクロック制御信号ＣＮ１とのＡＮＤがとられた信号がクロックとして供給されることになる。すなわち、クロック制御信号ＣＮ１が“Ｈ”のときのみ、クロックＣＫ１が記憶素子Ｍ１に供給されることを意味し、このクロック制御信号ＣＮ１が“Ｈ”となるタイミングで記憶素子Ｍ１の値を更新するように制御される。
【００３４】
また、図示はしていないが、図１３の記憶素子Ｍ１に接続されている組合せ回路Ａ１も、クロック制御信号ＣＮ１が“Ｈ”のときのみ動作するように設計することもできる。
一方、クロック制御信号ＣＮ１が“Ｌ”の場合、クロックＣＫ１は記憶素子Ｍ１および組合せ回路Ａ１には供給されないことになり、記憶素子Ｍ１等は非動作状態となるが、このときはわずかな漏れ電流のみが記憶素子Ｍ１および組合せ回路Ａ１に流れ、消費電力は、図３の場合よりもかなり低減できる。
【００３５】
図１３の他の記憶素子Ｍ２，Ｍ３およびクロックＣＫ２，ＣＫ３についても同様に必要なときのみ動作および供給されるように制御できるので、低消費電力化が可能となる。このように、ＡＮＤゲートとクロック制御信号を同期式回路に追加することにより、記憶素子の値が変化するタイミングでのみ、記憶素子にクロックを供給することができるようになり、図１２の回路のような無駄な処理および無駄な電力消費を避けることができる。
【００３６】
クロックゲーティング処理は、たとえば、図１２に示したような回路構成情報が回路設計をする装置に入力された場合に、図１３に示した回路構成の情報を生成する処理であり、手動的操作により実行することもできるが、特別なコンピュータプログラムにより自動的に実行することもできる。
【００３７】
図１に、この発明の集積回路の設計処理の主要フローチャートを示す。
この集積回路の設計処理は、パソコンやワークステーションなどのハードウェアに、図１のフローを実行するプログラムを組み込んで行う。ハードウェアとしては、プログラムやデータを記憶する機能，プログラムを実行する機能，データや命令を入力する機能，設計データや処理実行時に得られた情報を表示する機能，設計結果を出力する機能などを備えた装置が利用される。
具体的には、ハードウェアは、ＲＯＭ，ＲＡＭ，Ｉ／Ｏコントローラ，タイマーなどからなるＣＰＵ，ＨＤＤなどの記憶装置、ＣＲＴ，ＬＣＤなどの表示装置，キーボード，マウスなどの入力装置，プリンタ等から構成される。
【００３８】
また、この発明の回路設計処理は、ＨＤＤなどの記憶装置に格納されたプログラムに基いて、ＣＰＵが各ハードウェアを動作させることにより実行される。このプログラムは、ＣＤ−ＲＯＭ，ＩＣメモリカード，ＦＤなどの記憶媒体に格納して提供される場合もあり、さらに、ネットワークを介してダウンロードすることにより提供される場合もある。
【００３９】
図１において、まず回路設計に必要な情報を入力する必要があるが、ステップＳ１において、ＨＤＬ（Ｈａｒｄｗａｒｅ  Ｄｅｓｃｒｉｐｔｉｏｎ  Ｌａｎｇｕａｇｅ）により、ＲＴＬ（Ｒｅｇｉｓｔｅｒ  Ｔｒａｎｓｆｅｒ  Ｌｅｖｅｌ記述）を記述作成する。
この処理により回路のＨＤＬ記述が作成される。
【００４０】
次に、ステップＳ２において、作成されたＲＴＬに対して、論理合成を行う。すなわち、いわゆるクロックゲーティング処理により、ＲＴＬで記述された回路に対するネットリストを生成する。この処理により、図１３で説明したようなクロック制御信号を含む回路が追加され、クロックのＯＮ／ＯＦＦを制御するゲート回路が挿入されたネットリストが生成される。
ネットリストは、たとえば、回路を構成するゲートやトランジスタの接続情報からなり、ＨＤＤなどの記憶装置に格納される。
以上のステップＳ１およびＳ２の処理は、すでに、市販のプログラムにより自動化処理が実現されているので、このプログラムを利用してもよい。
【００４１】
また、フルカスタムの高速ＬＳＩを設計する場合には、図１に示したような自動的な論理合成は難しいので、上記ステップＳ１およびＳ２の代わりに、回路設計の専門家によりネットリストの生成、およびクロックゲーティング処理を行ってもよい。この場合も、図１３に示したようなクロックを制御するゲート回路が挿入されたネットリストが生成される。
【００４２】
図２に、このステップＳ２の処理の後作成されたネットリストによる回路構成図の一実施例を示す。
この回路は８つの記憶回路（Ｍ１〜Ｍ８）と組合せ回路（Ａ１〜Ａ８）とからなり、ステップＳ２のクロックゲーティング処理により、８つのＡＮＤ回路からなるクロックゲート（Ｇ１〜Ｇ８）が追加され、クロックＣＫ１が各ゲーティットクロック用制御信号（ＣＮ１〜ＣＮ８）により制御されるように構成されている。
図示していないが、これらの制御信号（ＣＮ１〜ＣＮ８）により、各組合せ回路（Ａ１〜Ａ８）も制御され、記憶回路と組合せ回路は、対応する制御信号（ＣＮ１〜ＣＮ８）が“Ｈ”のときのみ動作できるようになる。
【００４３】
次に、ステップＳ３において、この発明の特徴となるネットリストのグループ化処理が行われる。このグループ化処理は主として次の３つの処理からなる。
ステップＳ３１：回路分割処理
ゲーティッドクロック用制御信号（ＣＮ）ごとにネットリストの回路を分割する。
ステップＳ３２：信号接続処理
分割された回路の一まとまりごとに、基板電圧制御信号の接続情報を作成する。
ステップＳ３３：基板電源作成処理
分割された回路の一まとまりごとに、基板接続用電源ラインの接続情報を作成する。
【００４４】
このようなグループ化処理をプログラムに基づいて自動的に実行することにより、動作の高速化と低消費電力化が可能な集積回路を設計することができ、また、設計者の設計負担を軽減できる。
以下に、３つの各処理について説明する。
【００４５】
＜Ｓ３１：回路分割処理＞
図２に示したステップＳ２で生成されたネットリストの回路に対して、回路分割を行う。ここで、回路分割は、ゲーティッドクロック用制御信号（ＣＮ１〜ＣＮ８）で制御される単位ごとに行う。
図３に、この発明の回路分割処理により分割された回路構成図を示す。
図３では、図２に示した回路を８つのグループに分割したものを示しているが、点線が各グループの境界を示している。
【００４６】
たとえば、制御信号ＣＮ１で制御される記憶回路Ｍ１，組合せ回路Ａ１，クロックゲートＧ１とが１つのグループ（ＧＰ１）を構成する。
グループＧＰ１において、制御信号ＣＮ１が“Ｈ”となった場合、クロックＣＫ１が、クロックゲートＧ１を介して、記憶回路Ｍ１と組合せ回路Ａ１に供給され、これらの回路（Ｍ１，Ａ１）は同じタイミングで動作する。
逆に、クロックＣＫ１が“Ｌ”のときは、記憶回路Ｍ１と組合せ回路Ａ１は動作しない。
また、この回路分割処理では、ステップＳ２で生成されていたネットリストの各要素情報の中に、グループの識別番号や要素のグループへの所属情報が追加される。
【００４７】
＜Ｓ３２：信号接続処理＞
ここでは、分割された回路の各グループ（ＧＰ１〜ＧＰ８）内において、基板電圧制御信号を記憶回路および組合せ回路に接続するための構成情報を作成する。
基板電圧制御信号は、前記した図１０の電圧Ｖｂをトランジスタに与えるものであり、制御信号（ＣＮ１〜ＣＮ８）から作られる。
図４に、この発明の１つのグループにおける基板電圧制御信号の接続構成図を示す。
ここでは、グループＧＰ１を例にとって示すが、他のグループも同様である。基板電圧制御信号は２つの信号（ＢＣ１，ＢＣ２）とからなり、いずれも、記憶回路Ｍ１と組合せ回路Ａ１に与えられる。信号ＢＣ１は、制御信号ＣＮ１をインバータＩＶ１で反転した信号であり、信号ＢＣ２は制御信号ＣＮ１そのものである。
【００４８】
このように２つの基板電圧制御信号を用いるのは、記憶回路等を構成する要素として、ｎチャネルトランジスタとｐチャネルトランジスタの双方が存在するからである。基板電圧制御信号のうち制御信号ＣＮ１の反転信号である信号ＢＣ１はｐチャネルトランジスタの基板電圧端子に与えられ、制御信号ＣＮ１に等しい信号ＢＣ２はｎチャネルトランジスタの基板電圧端子に与えられる。
【００４９】
このような基板電圧制御信号を設けた構成は、図１０（ｂ），図１１（ｂ）に示したものと同様に、記憶回路等の動作を高速化できる。すなわち、制御信号ＣＮ１が“Ｈ”のときにｎチャネルトランジスタおよびｐチャネルトランジスタに与えられる基板電圧制御信号（ＢＣ１，ＢＣ２）によって、両トランジスタの閾値を低下させることができるので、動作速度を高速化できる。
【００５０】
また、特に非動作時には、両トランジスタの閾値は上昇するので、漏れ電流を低減させることができ、低消費電力化に加え、低電圧動作での動作余裕を向上できる。
このステップＳ３２の信号接続処理では、回路分割された各グループごとのネットリストに対して、インバータＩＶ１と、基板電圧制御信号（ＢＣ１，ＢＣ２）の接続関係を示す情報が追加されることになる。
【００５１】
＜Ｓ３３：基板電源作成処理＞
図５に、この発明の１つのグループ内の具体的な回路構成図の一実施例を示す。
図５では、記憶回路Ｍ１および組合せ回路Ａ１の内部回路の一例としていくつかのｐチャネルトランジスタとｎチャネルトランジスタで構成されるものを示しているが、２つの基板電圧制御信号（ＢＣ１，ＢＣ２）が各トランジスタの基板電圧端子に接続される様子を示している。
【００５２】
ステップＳ３３では、各グループごとに、基板接続用の電源電圧の接続情報を作成する。具体的には、図５に示すような、記憶回路等に供給する電源電圧配線Ｌ１と接地電圧配線Ｌ２の情報を生成する。
たとえば記憶回路Ｍ１のｐチャネルトランジスタのソース端子に電源電圧を加えるための配線Ｌ１の情報をグループＧＰ１のネットリストに追加し、ｎチャネルトランジスタのドレイン端子を接地するための配線Ｌ２の情報をグループＧＰ１のネットリストに追加する。
【００５３】
図６に、図５に示した回路構成のトランジスタ部分の接続の説明図を示す。
ここで、ｐチャネルトランジスタＴｒ１には、電源電圧ラインＬ１と、基板電圧制御信号ＢＣ１が接続され、ｎチャネルトランジスタＴｒ２には、接地ラインＬ２と、基板電圧制御信号ＢＣ２が接続される。
以上の処理により、この発明の回路設計で特徴的な部分であるネットリストのグループ化処理が終了する。
【００５４】
このようなグループ化処理が実行された後、ステップＳ２で作成されたネットリストを構成する各要素に対してグループ識別番号が付与され、各グループ内の各要素に対して基板電圧制御信号に関する接続情報、各グループ内における基板接続用電源ラインと接地ラインの接続情報が追加されることになる。
【００５５】
次に、図１のステップＳ４において、レイアウト処理を実行する。
ステップＳ３のグループ化処理により、ネットリストに表現された回路は、図７に示すようなグループ分割されたレイアウトで構成できる。すなわち、与えられるクロック信号ＣＫ１だけが共通で、基板上に各グループごとの回路を分離したような配置のレイアウトをすることができる。
ただし、一般にグループごとにｎチャネルトランジスタおよびｐチャネルトランジスタに与える基板電圧は異なるので、これらのトランジスタに与える電源ラインＬ１と接地ラインＬ２の配線を考慮して各グループのレイアウトを考える必要がある。
【００５６】
たとえば、図８に、上記配線を考慮した各グループごとに分離したレイアウトの構成図を示す。
このようなレイアウトは、たとえば具体的には、グルーピング処理，グルーピング処理に基づくレイアウト処理を実行することにより実現できる。ここでグルーピング処理とは、具体的にはレイアウトする上で物理的な位置情報を決定する際に回路の結線情報を陽に考慮をするものである。
【００５７】
図９に基板上に形成される１つのグループ内の素子および配線のレイアウトの概略構成図の一実施例を示す。
通常のバルクＣＭＯＳプロセスでは、１つの素子（たとえばトランジスタ）ごとに、基板電圧制御信号や電源−接地ラインを分離することはできず、分離可能な回路の最小単位はウェル（拡散領域）と呼ばれる回路ブロックである。
そこで、このような素子単位での分離が不可能な場合には、回路素子を形成するための拡散領域（Ｋ１，Ｋ２）を、配線ライン（Ｌ１，Ｌ２，ＢＣ１，ＢＣ２）の内側に配置するようにすればよい。
【００５８】
ただし、ＳＯＩ基板のように１つのトランジスタごとに素子分離可能なプロセスで作成できる場合は、１つの素子ごとに基板電圧制御信号を分離して印加できるようにレイアウトしてもよい。
図１において、最後に、ステップＳ４のレイアウト処理によって作成されたレイアウト情報を、ステップＳ３で作成されたネットリストに付加することにより、設計回路データが作成され、表示装置またはプリンタに出力される（ステップＳ５）。
【００５９】
【発明の効果】
この発明によれば、集積回路を設計する際に、回路のネットリストを機能グループの論理回路群ごとにグループ化して、クロック信号を供給する回路を分割して構成しているので、その集積回路の動作時における動作速度の向上、低消費電力化および低電圧動作時の動作余裕の向上を図ることができる。また、回路設計者の負担を軽減できる。
【図面の簡単な説明】
【図１】この発明の集積回路の設計処理の主要フローチャートである。
【図２】この発明で作成されたネットリストによる回路の構成図の一実施例である。
【図３】この発明の回路分割処理により分割された回路の構成図である。
【図４】この発明の信号接続処理後の１つのグループ内の接続の説明図である。
【図５】この発明の基板電源配線を作成した後の接続の説明図である。
【図６】この発明の基板電源配線の一部分の説明図である。
【図７】この発明の集積回路をグループ化処理した後のレイアウト状態の説明図である。
【図８】この発明のレイアウト処理後の基板上の回路配置の説明図である。
【図９】この発明において、素子分離不可能な場合の１つのグループ内のレイアウトの一実施例の説明図である。
【図１０】従来のｎチャネルトランジスタと基板との接続方法の説明図である。
【図１１】従来のｐチャネルトランジスタと基板との接続方法の説明図である。
【図１２】従来の同期式回路の概略構成図である。
【図１３】従来の同期式回路に対して、クロックゲーティング処理をした後の概略構成図である。
【符号の説明】
Ａ１    組合せ回路
Ｍ１    記憶回路
ＣＮ１  制御信号
ＣＫ１  クロック信号
Ｇ１    クロックゲート
ＩＶ１  インバータ
ＢＣ１  基板電圧制御信号
ＢＣ２  基板電圧制御信号
Ｌ１    電源電圧配線（ライン）
Ｌ２    接地配線（ライン）
Ｔｒ１  ｐチャネルトランジスタ
Ｔｒ２  ｎチャネルトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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