(57)【要約】　　　（修正有）【課題】チップ面積を最小化させる半導体メモリ装置を提供する。【解決手段】ＰＭＯＳセンスアンプ回路３２０、ＰＭＯＳセンスアンプ駆動回路３２５，３２５−１、伝送ゲート回路３３０、ＮＭＯＳセンスアンプ回路３３５、及びＮＭＯＳセンスアンプ駆動回路３４５，３４５−１等を備えるメモリコアと、ローカル入出力ラインＬＩＯ，ＬＩＯＢと、グローバル入出力ラインＧＩＯ，ＧＩＯＢと、を備える半導体メモリ装置３００において、前記ローカル入出力ラインＬＩＯ，ＬＩＯＢと前記グローバル入出力ラインＧＩＯ，ＧＩＯＢとを連結する第１及び第２トランジスタ３４０，３４１、前記ＰＭＯＳセンスアンプ駆動回路３２５，３２５−１に存在する第１駆動トランジスタ３２５，３２５−１及び前記ＮＭＯＳセンスアンプ駆動回路３４５，３４５−１に存在する第２駆動トランジスタ３４５，３４５−１は隣接したビットライン間に配置される。【選択図】　図３
2004031908.tif 000002
【特許請求の範囲】
【請求項１】
ローカル入出力ラインと、
グローバル入出力ラインと、
ビットラインと相補ビットラインとの間に連結されたメモリセルアレイ、ビットラインイコライザ回路、ＰＭＯＳセンスアンプ回路、前記ＰＭＯＳセンスアンプ回路を駆動するＰＭＯＳセンスアンプ駆動回路、伝送ゲート回路、ＮＭＯＳセンスアンプ回路、及び前記ＮＭＯＳセンスアンプ回路を駆動するＮＭＯＳセンスアンプ駆動回路を備えるメモリコアと、
を備えるチップを有する半導体メモリ装置において、
前記ローカル入出力ラインと前記グローバル入出力ラインとを連結して前記隣接したビットライン間に配置されて装着される第１及び第２トランジスタを備え、
前記ＰＭＯＳセンスアンプ駆動回路及び前記ＮＭＯＳセンスアンプ駆動回路は前記隣接したビットライン間に配置されることを特徴とする半導体メモリ装置。
【請求項２】
前記ＰＭＯＳセンスアンプ駆動回路は第１駆動トランジスタであり、前記ＮＭＯＳセンスアンプ駆動回路は第２駆動トランジスタであることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
前記第１及び第２トランジスタ、前記ＰＭＯＳセンスアンプ駆動回路、及び前記ＮＭＯＳセンスアンプ駆動回路では、
前記第１及び第２トランジスタのゲートと、前記ＰＭＯＳセンスアンプ駆動回路及び前記ＮＭＯＳセンスアンプ駆動回路のゲートとが、前記隣接したビットラインと垂直ではない状態で前記隣接したビットライン間に配置されることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項４】
前記ローカル入出力ラインのうち第１ローカル入出力ラインは、
ビットラインに一端が連結された前記伝送ゲート回路の第１伝送トランジスタの他端に連結され、
前記ローカル入出力ラインのうち第２ローカル入出力ラインは、
相補ビットラインに一端が連結された前記伝送ゲート回路の第２伝送トランジスタの他端に連結されることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項５】
前記グローバル入出力ラインのうち第１グローバル入出力ラインは、
前記第１ローカル入出力ラインに一端が連結された前記第１トランジスタの他端に連結され、
前記グローバル入出力ラインのうち第２グローバル入出力ラインは、
前記第２ローカル入出力ラインに一端が連結された前記第２トランジスタの他端に連結されることを特徴とする請求項４に記載の半導体メモリ装置。
【請求項６】
前記第１駆動トランジスタは、
第１及び第２ＰＭＯＳトランジスタがクロスカップリングされた前記ＰＭＯＳセンスアンプ回路の前記第１及び第２ＰＭＯＳトランジスタの連結ノードに第１端が連結され、
電源電圧に第２端が連結され、
前記ＰＭＯＳセンスアンプ回路の駆動信号にゲートが連結されることを特徴とする請求項２に記載の半導体メモリ装置。
【請求項７】
前記第２駆動トランジスタは、
第１及び第２ＮＭＯＳトランジスタがクロスカップリングされた前記ＮＭＯＳセンスアンプ回路の前記第１及び第２ＮＭＯＳトランジスタの連結ノードに第１端が連結され、
接地電圧に第２端が連結され、
前記ＮＭＯＳセンスアンプ回路の駆動信号にゲートが連結されることを特徴とする請求項２に記載の半導体メモリ装置。
【請求項８】
ローカル入出力ラインと、
グローバル入出力ラインと、
ビットラインと相補ビットラインとの間に連結されたメモリセルアレイ、ビットラインイコライザ回路、ＰＭＯＳセンスアンプ回路、前記ＰＭＯＳセンスアンプ回路を駆動するＰＭＯＳセンスアンプ駆動回路、伝送ゲート回路、ＮＭＯＳセンスアンプ回路、及び前記ＮＭＯＳセンスアンプ回路を駆動するＮＭＯＳセンスアンプ駆動回路を備えるメモリコアと、
を備えるチップを有する半導体メモリ装置において、
前記ローカル入出力ラインと前記グローバル入出力ラインとを連結するスイッチ機能を果たす第１及び第２トランジスタのゲートはそれぞれ、
隣接したビットライン間にビットラインと平行な部分を含むことを特徴とする半導体メモリ装置。
【請求項９】
前記第１及び第２トランジスタは、
前記隣接したビットライン間に連続して装着されるか、あるいは互いに離れて装着されることを特徴とする請求項８に記載の半導体メモリ装置。
【請求項１０】
ローカル入出力ラインと、
グローバル入出力ラインと、
ビットラインと相補ビットラインとの間に連結されたメモリセルアレイ、ビットラインイコライザ回路、ＰＭＯＳセンスアンプ回路、前記ＰＭＯＳセンスアンプ回路を駆動するＰＭＯＳセンスアンプ駆動回路、伝送ゲート回路、ＮＭＯＳセンスアンプ回路、及び前記ＮＭＯＳセンスアンプ回路を駆動するＮＭＯＳセンスアンプ駆動回路を備えるメモリコアと、
を備えるチップを有する半導体メモリ装置において、
前記ＰＭＯＳセンスアンプ駆動回路及び前記ＮＭＯＳセンスアンプ駆動回路のゲートはそれぞれ、
隣接したビットライン間にビットラインと平行な部分を含むことを特徴とする半導体メモリ装置。
【請求項１１】
前記ＰＭＯＳセンスアンプ駆動回路は第１駆動トランジスタであり、前記ＮＭＯＳセンスアンプ駆動回路は第２駆動トランジスタであることを特徴とする請求項１０に記載の半導体メモリ装置。
【請求項１２】
ローカル入出力ラインと、
グローバル入出力ラインと、
ビットラインと相補ビットラインとの間に連結されたメモリセルアレイ、ビットラインイコライザ回路、ＰＭＯＳセンスアンプ回路、前記ＰＭＯＳセンスアンプ回路を駆動するＰＭＯＳセンスアンプ駆動回路、伝送ゲート回路、ＮＭＯＳセンスアンプ回路、及び前記ＮＭＯＳセンスアンプ回路を駆動するＮＭＯＳセンスアンプ駆動回路を備えるメモリコアと、
を備えるチップを有する半導体メモリ装置において、
前記ローカル入出力ラインと前記グローバル入出力ラインとを連結する第１及び第２トランジスタのそれぞれと、前記ＰＭＯＳセンスアンプ駆動回路に存在する第１駆動トランジスタ及び前記ＮＭＯＳセンスアンプ駆動回路に存在する第２駆動トランジスタのそれぞれのゲートは、
隣接したビットライン間にビットラインと平行な部分を含むことを特徴とする半導体メモリ装置。
【請求項１３】
ローカル入出力ラインと、
グローバル入出力ラインと、
ビットラインと相補ビットラインとの間に連結されたメモリセルアレイ、ビットラインイコライザ回路、ＰＭＯＳセンスアンプ回路、前記ＰＭＯＳセンスアンプ回路を駆動するＰＭＯＳセンスアンプ駆動回路、伝送ゲート回路、ＮＭＯＳセンスアンプ回路、及び前記ＮＭＯＳセンスアンプ回路を駆動するＮＭＯＳセンスアンプ駆動回路を備えるメモリコアと、
を備えるチップを有する半導体メモリ装置において、
前記ローカル入出力ラインと前記グローバル入出力ラインとを連結する第１及び第２トランジスタのそれぞれのゲートは、
隣接したビットライン間にビットラインと平行な部分を含み、
前記ＰＭＯＳセンスアンプ駆動回路及び前記ＮＭＯＳセンスアンプ駆動回路のそれぞれのゲートは、
前記第１及び第２トランジスタが配置されるビットラインと同じビットライン間に前記第１及び第２トランジスタと隣接してビットラインと平行な部分を含むことを特徴とする半導体メモリ装置。
【請求項１４】
前記ＰＭＯＳセンスアンプ駆動回路は第１駆動トランジスタであり、前記ＮＭＯＳセンスアンプ駆動回路は第２駆動トランジスタであることを特徴とする請求項１３に記載の半導体メモリ装置。
【請求項１５】
前記第１トランジスタと前記第１駆動トランジスタとはビットライン対間に配置され、前記第２トランジスタと前記第２駆動トランジスタとは他のビットライン対間に配置されることを特徴とする請求項１４に記載の半導体メモリ装置。
【請求項１６】
前記第１トランジスタは前記第２トランジスタとビットラインとを挟んで対向して配置され、前記第１駆動トランジスタは前記第２駆動トランジスタとビットラインとを挟んで対向して配置されることを特徴とする請求項１５に記載の半導体メモリ装置。
【請求項１７】
前記第１トランジスタと前記第２駆動トランジスタとはビットライン対間に配置され、前記第２トランジスタと前記第１駆動トランジスタとは他のビットライン対間に配置されることを特徴とする請求項１４に記載の半導体メモリ装置。
【請求項１８】
ローカル入出力ラインと、
グローバル入出力ラインと、
前記ローカル入出力ラインと前記グローバル入出力ラインとを連結するＮ（Ｎは自然数）個の第１サブトランジスタ及びＭ（Ｍは自然数）個の第２サブトランジスタと、
ビットラインと相補ビットラインとの間に連結されたメモリセルアレイ、ビットラインイコライザ回路、ＰＭＯＳセンスアンプ回路、前記ＰＭＯＳセンスアンプ回路を駆動するＰＭＯＳセンスアンプ駆動回路、伝送ゲート回路、ＮＭＯＳセンスアンプ回路、及び前記ＮＭＯＳセンスアンプ回路を駆動するＮＭＯＳセンスアンプ駆動回路を備えるメモリコアと、
を備えるチップを有する半導体メモリ装置において、
前記第１サブトランジスタ及び前記第２サブトランジスタは、
隣接したビットライン間にビットラインと垂直にゲートが配置されることを特徴とする半導体メモリ装置。
【請求項１９】
前記第１及び第２サブトランジスタは、
それぞれの幅が隣接した２つのビットライン間の幅より狭いことを特徴とする請求項１８に記載の半導体メモリ装置。
【請求項２０】
前記Ｎ個の第１サブトランジスタは、
それぞれのゲートとゲート、ソースとソース及びドレーンとドレーンが互いに連結されて一つのトランジスタの機能を果たし、
前記Ｍ個の第２サブトランジスタは、
それぞれのゲートとゲート、ソースとソース及びドレーンとドレーンが互いに連結されて一つのトランジスタの機能を果たすことを特徴とする請求項１８に記載の半導体メモリ装置。
【請求項２１】
ローカル入出力ラインと、
グローバル入出力ラインと、
ビットラインと相補ビットラインとの間に連結されたメモリセルアレイ、ビットラインイコライザ回路、ＰＭＯＳセンスアンプ回路、前記ＰＭＯＳセンスアンプ回路を駆動するＰＭＯＳセンスアンプ駆動回路、伝送ゲート回路、ＮＭＯＳセンスアンプ回路、及び前記ＮＭＯＳセンスアンプ回路を駆動するＮＭＯＳセンスアンプ駆動回路を備えるメモリコアと、
を備えるチップを有する半導体メモリ装置において、
前記ＰＭＯＳセンスアンプ駆動回路に存在するＬ（Ｌは自然数）個の第１サブ駆動トランジスタ及び前記ＮＭＯＳセンスアンプ駆動回路に存在するＰ（Ｐは自然数）個の第２サブ駆動トランジスタを備え、
前記第１サブ駆動トランジスタ及び前記第２サブ駆動トランジスタは、
隣接したビットライン間にビットラインと垂直にゲートが配置されることを特徴とする半導体メモリ装置。
【請求項２２】
前記第１及び第２サブ駆動トランジスタは、
その幅が隣接した２つのビットライン間の幅より狭いことを特徴とする請求項２１に記載の半導体メモリ装置。
【請求項２３】
前記Ｌ個の第１サブ駆動トランジスタは、
それぞれのゲートとゲート、ソースとソース及びドレーンとドレーンが互いに連結されて一つのトランジスタの機能を果たし、
前記Ｍ個の第２サブ駆動トランジスタは、
それぞれのゲートとゲート、ソースとソース及びドレーンとドレーンが互いに連結されて一つのトランジスタの機能を果たすことを特徴とする請求項２１に記載の半導体メモリ装置。
【請求項２４】
ローカル入出力ラインと、
グローバル入出力ラインと、
前記ローカル入出力ラインと前記グローバル入出力ラインとを連結するＮ（Ｎは自然数）個の第１サブトランジスタ及びＭ（Ｍは自然数）個の第２サブトランジスタと、
ビットラインと相補ビットラインとの間に連結されたメモリセルアレイ、ビットラインイコライザ回路、ＰＭＯＳセンスアンプ回路、前記ＰＭＯＳセンスアンプ回路を駆動するＰＭＯＳセンスアンプ駆動回路、伝送ゲート回路、ＮＭＯＳセンスアンプ回路、及び前記ＮＭＯＳセンスアンプ回路を駆動するＮＭＯＳセンスアンプ駆動回路を備えるメモリコアと、
を備えるチップを有する半導体メモリ装置において、
前記ＰＭＯＳセンスアンプ駆動回路に存在するＬ（Ｌは自然数）個の第１サブ駆動トランジスタ及び前記ＮＭＯＳセンスアンプ駆動回路に存在するＰ（Ｐは自然数）個の第２サブ駆動トランジスタを備え、
前記第１及び第２サブトランジスタ及び前記第１及び第２サブ駆動トランジスタはそれぞれ、
隣接したビットライン間にビットラインと垂直にゲートが配置されることを特徴とする半導体メモリ装置。
【請求項２５】
前記第１及び第２サブトランジスタ、前記第１及び第２サブ駆動トランジスタは、
その幅が隣接した２つのビットライン間の幅より狭いことを特徴とする請求項２４に記載の半導体メモリ装置。
【請求項２６】
前記Ｎ個の第１サブトランジスタは、
それぞれのゲートとゲート、ソースとソース及びドレーンとドレーンが互いに連結されて一つのトランジスタの機能を果たし、
前記Ｍ個の第２サブトランジスタは、
それぞれのゲートとゲート、ソースとソース及びドレーンとドレーンが互いに連結されて一つのトランジスタの機能を果たし、
前記Ｌ個の第１サブ駆動トランジスタは、
それぞれのゲートとゲート、ソースとソース及びドレーンとドレーンが互いに連結されて一つのトランジスタの機能を果たし、
前記Ｍ個の第２サブ駆動トランジスタは、
それぞれのゲートとゲート、ソースとソース及びドレーンとドレーンが互いに連結されて一つのトランジスタの機能を果たすことを特徴とする請求項２１に記載の半導体メモリ装置。
【請求項２７】
ローカル入出力ラインと、
グローバル入出力ラインと、
前記ローカル入出力ラインと前記グローバル入出力ラインとを連結するＮ（Ｎは自然数）個の第１サブトランジスタ及びＭ（Ｍは自然数）個の第２サブトランジスタと、
ビットラインと相補ビットラインとの間に連結されたメモリセルアレイ、ビットラインイコライザ回路、ＰＭＯＳセンスアンプ回路、前記ＰＭＯＳセンスアンプ回路を駆動するＰＭＯＳセンスアンプ駆動回路、伝送ゲート回路、ＮＭＯＳセンスアンプ回路、及び前記ＮＭＯＳセンスアンプ回路を駆動するＮＭＯＳセンスアンプ駆動回路を備えるメモリコアと、
を備えるチップを有する半導体メモリ装置において、
前記ＰＭＯＳセンスアンプ駆動回路に存在するＬ（Ｌは自然数）個の第１サブ駆動トランジスタ及び前記ＮＭＯＳセンスアンプ駆動回路に存在するＰ（Ｐは自然数）個の第２サブ駆動トランジスタを備え、
前記第１サブトランジスタ及び前記第２サブトランジスタのそれぞれは、
隣接したビットライン間にビットラインと垂直にゲートが配置され、
前記第１サブ駆動トランジスタ及び前記第２サブ駆動トランジスタのそれぞれは、
前記第１及び第２サブトランジスタが配置されるビットラインと同じビットライン間に前記第１及び第２サブトランジスタと隣接してビットラインと垂直にゲートが配置されることを特徴とする半導体メモリ装置。
【請求項２８】
前記第１及び第２サブトランジスタ及び前記第１及び第２サブ駆動トランジスタは、
その幅が隣接した２つのビットライン間の幅より狭いことを特徴とする請求項２７に記載の半導体メモリ装置。
【請求項２９】
前記Ｎ個の第１サブトランジスタは、
それぞれのゲートとゲート、ソースとソース及びドレーンとドレーンが互いに連結されて一つのトランジスタの機能を果たし、
前記Ｍ個の第２サブトランジスタは、
それぞれのゲートとゲート、ソースとソース及びドレーンとドレーンが互いに連結されて一つのトランジスタの機能を果たし、
前記Ｌ個の第１サブ駆動トランジスタは、
それぞれのゲートとゲート、ソースとソース及びドレーンとドレーンが互いに連結されて一つのトランジスタの機能を果たし、
前記Ｍ個の第２サブ駆動トランジスタは、
それぞれのゲートとゲート、ソースとソース及びドレーンとドレーンが互いに連結されて一つのトランジスタの機能を果たすことを特徴とする請求項２７に記載の半導体メモリ装置。
【請求項３０】
ローカル入出力ラインと、
グローバル入出力ラインと、
第１及び第２駆動回路を備えるメモリコアと、
前記ローカル入出力ラインと前記グローバル入出力ラインとを連結する第１トランジスタ及び第２トランジスタを備え、
前記第１及び第２駆動回路と前記第１及び第２トランジスタのうち少なくとも一つは隣接したビットライン間に配置されることを特徴とする半導体メモリ装置。
【請求項３１】
前記第１及び第２駆動回路と前記第１及び第２トランジスタは隣接したビットライン間に配置されることを特徴とする請求項３０に記載の半導体メモリ装置。
【請求項３２】
前記第１及び第２駆動回路と前記第１及び第２トランジスタのうち少なくとも一つのゲートは隣接したビットライン間にビットラインと平行な部分を含むことを特徴とする請求項３０に記載の半導体メモリ装置。
【請求項３３】
前記第１及び第２トランジスタのゲートは前記隣接したビットライン間にビットラインと平行な部分を含み、
前記第１及び第２駆動回路のゲートは、
前記隣接したビットライン間にビットラインと平行な部分を含むことを特徴とする請求項３０に記載の半導体メモリ装置。
【請求項３４】
前記第１及び第２駆動回路は前記隣接したビットライン間、そして前記第１及び第２トランジスタの横に配置され、前記第１及び第２トランジスタと前記第１及び第２駆動回路のゲートは前記隣接したビットライン間にビットラインと平行な部分を含むことを特徴とする請求項３０に記載の半導体メモリ装置。
【請求項３５】
前記第１トランジスタ及び前記第１駆動回路はビットライン対間に配置され、前記第２トランジスタ及び前記第２駆動回路は他のビットライン対間に配置されることを特徴とする請求項３４に記載の半導体メモリ装置。
【請求項３６】
前記第１トランジスタは前記第２トランジスタとビットラインとを挟んで対向して配置され、前記第１駆動回路は前記第２駆動回路とビットラインとを挟んで対向して配置されることを特徴とする請求項３５に記載の半導体メモリ装置。
【請求項３７】
前記第１トランジスタ及び前記第２駆動回路はビットライン対間に配置され、前記第２トランジスタ及び前記第１駆動回路は他のビットライン対間に配置されることを特徴とする請求項３０に記載のメモリ装置。
【請求項３８】
前記メモリコアは、
メモリセルアレイ、ビットラインイコライザ回路、ＰＭＯＳセンスアンプ回路、伝送ゲート回路、ＮＭＯＳセンスアンプ回路をさらに備えることを特徴とする請求項３０に記載の半導体メモリ装置。
【請求項３９】
前記第１及び第２駆動回路と前記第１及び第２トランジスタのうち少なくとも一つは、隣接したビットライン間に配置され、前記第１及び第２駆動回路と前記第１及び第２トランジスタのゲートは前記隣接したビットラインと垂直ではないことを特徴とする請求項３０に記載の半導体メモリ装置。
【請求項４０】
ローカル入出力ラインと、
グローバル入出力ラインと、
Ｌ（Ｌは自然数）個の第１サブ駆動トランジスタ及びＰ（Ｐは自然数）個の第２サブ駆動トランジスタを備えるメモリコアと、
Ｎ（Ｎは自然数）個の第１サブトランジスタ及びＭ（Ｍは自然数）個の第２サブトランジスタとを備え、
前記第１及び第２サブトランジスタ及び前記第１及び第２サブ駆動トランジスタのうち一つは、
隣接したビットライン間にビットラインと垂直にゲートが配置されることを特徴とする半導体メモリ装置。
【請求項４１】
前記第１及び第２サブトランジスタ、前記第１及び第２サブ駆動トランジスタは、
その幅が隣接した２つのビットライン間の幅より狭いことを特徴とする請求項４０に記載の半導体メモリ装置。
【請求項４２】
前記Ｎ個の第１サブトランジスタは、
それぞれのゲートとゲート、ソースとソース及びドレーンとドレーンが互いに連結されて一つのトランジスタの機能を果たし、
前記Ｍ個の第２サブトランジスタは、
それぞれのゲートとゲート、ソースとソース及びドレーンとドレーンが互いに連結されて一つのトランジスタの機能を果たし、
前記Ｌ個の第１サブ駆動トランジスタは、
それぞれのゲートとゲート、ソースとソース及びドレーンとドレーンが互いに連結されて一つのトランジスタの機能を果たし、
前記Ｍ個の第２サブ駆動トランジスタは、
それぞれのゲートとゲート、ソースとソース及びドレーンとドレーンが互いに連結されて一つのトランジスタの機能を果たすことを特徴とする請求項４０に記載の半導体メモリ装置。
【請求項４３】
前記第１及び第２サブトランジスタ及び前記第１及び第２サブ駆動トランジスタは、
隣接したビットライン間にビットラインと垂直にゲートが配置されることを特徴とする請求項４０に記載の半導体メモリ装置。
【請求項４４】
前記第１及び第２サブトランジスタは隣接したビットライン間にビットラインと垂直にゲートが配置されて前記第１サブトランジスタは前記第２サブトランジスタとビットラインとを挟んで対向して配置され、
前記第１及び第２サブ駆動トランジスタは前記第１及び第２サブトランジスタが配置されたビットラインと同じビットライン対間、そして前記第１及び第２サブトランジスタの横に配置され、前記第１及び第２サブ駆動トランジスタのゲートは前記ビットラインと垂直に配置され、
前記第１サブ駆動トランジスタは前記第２サブ駆動トランジスタとビットラインとに挟まれて向かい側に配置されることを特徴とする請求項４０に記載の半導体メモリ装置。
【請求項４５】
前記第１及び第２サブトランジスタは相異なる隣接したビットライン間にゲートが前記ビットラインと垂直に配置されることを特徴とする請求項４０に記載の半導体メモリ装置。
【請求項４６】
前記第１サブ駆動トランジスタは前記第１サブトランジスタが配置される同じビットライン間に配置され、前記第２サブ駆動トランジスタは前記第２サブトランジスタが配置される同じビットライン間に配置されることを特徴とする請求項４５に記載の半導体メモリ装置。
【請求項４７】
前記第１サブ駆動トランジスタは前記第２サブトランジスタが配置される同じビットライン間に配置され、前記第２サブ駆動トランジスタは前記第１サブトランジスタが配置される同じビットライン間に配置されることを特徴とする請求項４５に記載の半導体メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置に係り、特にローカル入出力ラインとグローバル入出力ラインとを備える半導体メモリ装置に使われる回路を効果的に配置してチップの面積を狭める半導体メモリ装置に関する。
【０００２】
【従来の技術】
半導体メモリ装置が高性能化、高集積化されるとともに、チップの面積を狭めるための努力が半導体メモリ装置の製造工程や回路だけでなく回路の配置法、すなわちレイアウトの分野でもなされている。
【０００３】
メモリコアに使われる回路はほとんど同じ回路が反復して使われるので、ある一定の回路のレイアウトが大きい場合には全体チップサイズに影響を及ぼす。
【０００４】
通常のＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）においては、多重入出力を具現するためにローカル入出力ラインとグローバル入出力ラインとを使用する。ところで、ローカル入出力ラインとグローバル入出力ラインとを使用する場合、ローカル入出力ラインとグローバル入出力ラインとを互いに連結するゲーティング回路が必要である。ゲーティング回路はローカル入出力ラインとグローバル入出力ラインとを連結するトランジスタより構成されるため、かかるトランジスタによるレイアウト増加によりチップ面積が広がるという問題がある。
【０００５】
図１（ａ）は一般的なローカル入出力ラインとグローバル入出力ラインとを備える半導体メモリ装置を示すブロック図である。
【０００６】
図１（ｂ）は図１（ａ）に対応するローカル入出力ラインとグローバル入出力ラインとを備える半導体メモリ装置を示す回路図である。
【０００７】
図２は図１のゲーティング回路とＮＭＯＳ及びＰＭＯＳセンスアンプ駆動回路のトランジスタ配置を示すブロック図である。
【０００８】
図１及び図２を参照すると、一般的な半導体メモリ装置１００は、ビットラインＢＬと相補ビットラインＢＬＢとの間に連結されたメモリセルアレイ１０５、ビットラインイコライザ回路１１０、アイソレーショントランジスタ１１５、ＰＭＯＳセンスアンプ回路１２０、ＰＭＯＳセンスアンプ回路１２０を駆動するＰＭＯＳセンスアンプ駆動回路１２５、伝送ゲート回路１３０、ＮＭＯＳセンスアンプ回路１３５、及びＮＭＯＳセンスアンプ回路１３５を駆動するＮＭＯＳセンスアンプ駆動回路１４５を備えるメモリコアと、ローカル入出力ラインＬＩＯ、ＬＩＯＢ及びグローバル入出力ラインＧＩＯ、ＧＩＯＢを連結するゲーティング回路１４０とを備える。
【０００９】
メモリセルアレイ１０５の横にビットラインイコライザ回路１１０が配置され、ビットラインイコライザ回路１１０の横にアイソレーショントランジスタ１１５とＰＭＯＳセンスアンプ回路１２０とが配置される。ＰＭＯＳセンスアンプ回路１２０の横にＰＭＯＳセンスアンプ駆動回路１２５が配置される。ＰＭＯＳセンスアンプ駆動回路１２５はＰＭＯＳセンスアンプ回路１２０と電源電圧ＶＣＣとの間に連結されるＰＭＯＳトランジスタで構成される。ＰＭＯＳセンスアンプ駆動回路１２５の横に伝送ゲート回路１３０が配置される。伝送ゲート回路１３０の横にローカル入出力ラインＬＩＯ、ＬＩＯＢ及びグローバル入出力ラインＧＩＯ、ＧＩＯＢを連結するゲーティング回路１４０が配置される。ゲーティング回路１４０はローカル入出力ラインＬＩＯ、ＬＩＯＢ及びグローバル入出力ラインＧＩＯ、ＧＩＯＢを連結する２つのトランジスタＭＮ１、ＭＮ２を備える。ゲーティング回路１４０の横にＮＭＯＳセンスアンプ駆動回路１４５とＮＭＯＳセンスアンプ回路１３５とが配置される。ＮＭＯＳセンスアンプ駆動回路１４５はＮＭＯＳセンスアンプ回路１３５とグラウンドとに連結されるＮＭＯＳトランジスタで構成される。ＮＭＯＳセンスアンプ回路１３５の横にアイソレーショントランジスタ１１５とビットラインイコライザ回路１１０とが配置される。
【００１０】
それぞれの回路部の構成及び動作は一般的な半導体メモリ装置の動作と同様であり、当業者であればその動作を理解できるので、ここではそれぞれの回路部の動作に関する詳細な説明は省略する。
【００１１】
図１を参照すると、一般的な半導体メモリ装置１００はゲーティング回路１４０のトランジスタＭＮ１、ＭＮ２によりメモリセルアレイ１０５が位置する方向にレイアウト面積が広がることが分かる。また、ＰＭＯＳセンスアンプ駆動回路１２５とＮＭＯＳセンスアンプ駆動回路１４５とによりメモリセルアレイ１０５が位置する方向にレイアウト面積が広がることが分かる。これは図２に示されたようにゲーティング回路１４０のトランジスタＭＮ１、ＭＮ２やＰＭＯＳセンスアンプ駆動回路１２５とＮＭＯＳセンスアンプ駆動回路１４５のトランジスタがビットラインＢＬと垂直に配置されるためである。さらに正確に説明すると、ゲーティング回路１４０のトランジスタＭＮ１、ＭＮ２やＰＭＯＳセンスアンプ駆動回路１２５とＮＭＯＳセンスアンプ駆動回路１４５のトランジスタのゲートがビットラインＢＬと垂直に配置されるためである。ゲーティング回路１４０のトランジスタＭＮ１、ＭＮ２、ＰＭＯＳセンスアンプ駆動回路１２５とＮＭＯＳセンスアンプ駆動回路１４５のトランジスタによりチップ面積が数％広がるという問題がある。
【００１２】
【発明が解決しようとする課題】
本発明がなそうとする技術的課題は、ローカル入出力ライン及びグローバル入出力ラインを連結するゲーティング回路とＰＭＯＳセンスアンプ駆動回路及びＮＭＯＳセンスアンプ駆動回路によるチップ面積の広がらない半導体メモリ装置を提供するところにある。
【００１３】
【課題を解決するための手段】
前記技術的課題を達成するための本発明の第１実施形態による半導体メモリ装置は、ビットラインと相補ビットライン間に連結されたメモリセルアレイ、ビットラインイコライザ回路、ＰＭＯＳセンスアンプ回路、前記ＰＭＯＳセンスアンプ回路を駆動するＰＭＯＳセンスアンプ駆動回路、伝送ゲート回路、ＮＭＯＳセンスアンプ回路及び前記ＮＭＯＳセンスアンプ回路を駆動するＮＭＯＳセンスアンプ駆動回路を備えるメモリコアとローカル入出力ライン及びグローバル入出力ラインを備える半導体メモリ装置において、前記ローカル入出力ラインと前記グローバル入出力ラインとを連結する第１及び第２トランジスタ、前記ＰＭＯＳセンスアンプ駆動回路に存在する第１駆動トランジスタ及び前記ＮＭＯＳセンスアンプ駆動回路に存在する第２駆動トランジスタは隣接したビットライン間に配置されることを特徴とする。
【００１４】
前記ローカル入出力ラインのうち、第１ローカル入出力ラインはビットラインに一端が連結された前記伝送ゲート回路の第１伝送トランジスタの他端に連結され、前記ローカル入出力ラインのうち、第２ローカル入出力ラインは相補ビットラインに一端が連結された前記伝送ゲート回路の第２伝送トランジスタの他端に連結されることを特徴とする。
【００１５】
前記グローバル入出力ラインのうち、第１グローバル入出力ラインは前記第１ローカル入出力ラインに一端が連結された前記第１トランジスタの他端に連結され、前記グローバル入出力ラインのうち、第２グローバル入出力ラインは前記第２ローカル入出力ラインに一端が連結された前記第２トランジスタの他端に連結されることを特徴とする。
【００１６】
前記第１駆動トランジスタは第１及び第２ＰＭＯＳトランジスタがクロスカップリングされた前記ＰＭＯＳセンスアンプ回路の前記第１及び第２ＰＭＯＳトランジスタの連結ノードに第１端が連結され、電源電圧に第２端が連結され、ＰＭＯＳセンスアンプ回路の駆動信号にゲートが連結される。
【００１７】
前記第２駆動トランジスタは第１及び第２ＮＭＯＳトランジスタがクロスカップリングされた前記ＮＭＯＳセンスアンプ回路の前記第１及び第２ＮＭＯＳトランジスタの連結ノードに第１端が連結されて接地電圧に第２端が連結され、ＮＭＯＳセンスアンプ回路の駆動信号にゲートが連結される。
【００１８】
前記技術的課題を達成するための本発明の第２実施形態による半導体メモリ装置は、ビットラインと相補ビットライン間に連結されたメモリセルアレイ、ビットラインイコライザ回路、ＰＭＯＳセンスアンプ回路、前記ＰＭＯＳセンスアンプ回路を駆動するＰＭＯＳセンスアンプ駆動回路、伝送ゲート回路、ＮＭＯＳセンスアンプ回路及び前記ＮＭＯＳセンスアンプ回路を駆動するＮＭＯＳセンスアンプ駆動回路を備えるメモリコアとローカル入出力ライン及びグローバル入出力ラインを備える半導体メモリ装置において、前記ローカル入出力ラインと前記グローバル入出力ラインとを連結する第１及び第２トランジスタのゲートはそれぞれ隣接したビットライン間にビットラインと平行な部分を含むことを特徴とする。
【００１９】
前記技術的課題を達成するための本発明の第３実施形態による半導体メモリ装置は、ビットラインと相補ビットライン間に連結されたメモリセルアレイ、ビットラインイコライザ回路、ＰＭＯＳセンスアンプ回路、前記ＰＭＯＳセンスアンプ回路を駆動するＰＭＯＳセンスアンプ駆動回路、伝送ゲート回路、ＮＭＯＳセンスアンプ回路及び前記ＮＭＯＳセンスアンプ回路を駆動するＮＭＯＳセンスアンプ駆動回路を備えるメモリコアとローカル入出力ライン及びグローバル入出力ラインを備える半導体メモリ装置において、前記ＰＭＯＳセンスアンプ駆動回路に存在する第１駆動トランジスタ及び前記ＮＭＯＳセンスアンプ駆動回路に存在する第２駆動トランジスタのゲートはそれぞれ、隣接したビットライン間にビットラインと平行な部分を含むことを特徴とする。
【００２０】
前記技術的課題を達成するための本発明の第４実施形態による半導体メモリ装置は、ビットラインと相補ビットライン間に連結されたメモリセルアレイ、ビットラインイコライザ回路、ＰＭＯＳセンスアンプ回路、前記ＰＭＯＳセンスアンプ回路を駆動するＰＭＯＳセンスアンプ駆動回路、伝送ゲート回路、ＮＭＯＳセンスアンプ回路及び前記ＮＭＯＳセンスアンプ回路を駆動するＮＭＯＳセンスアンプ駆動回路を備えるメモリコアとローカル入出力ライン及びグローバル入出力ラインを備える半導体メモリ装置において、前記ローカル入出力ラインと前記グローバル入出力ラインとを連結するスイッチ機能を果たす第１及び第２トランジスタのそれぞれと、前記ＰＭＯＳセンスアンプ駆動回路に存在する第１駆動トランジスタ及び前記ＮＭＯＳセンスアンプ駆動回路に存在する第２駆動トランジスタのそれぞれのゲートは隣接したビットライン間にビットラインと平行な部分を含むことを特徴とする。
【００２１】
前記技術的課題を達成するための本発明の第５実施形態による半導体メモリ装置は、ビットラインと相補ビットライン間に連結されたメモリセルアレイ、ビットラインイコライザ回路、ＰＭＯＳセンスアンプ回路、前記ＰＭＯＳセンスアンプ回路を駆動するＰＭＯＳセンスアンプ駆動回路、伝送ゲート回路、ＮＭＯＳセンスアンプ回路及び前記ＮＭＯＳセンスアンプ回路を駆動するＮＭＯＳセンスアンプ駆動回路を備えるメモリコアとローカル入出力ライン及びグローバル入出力ラインを備える半導体メモリ装置において、前記ローカル入出力ラインと前記グローバル入出力ラインとを連結するスイッチ機能を果たす第１及び第２トランジスタのそれぞれのゲートは、隣接したビットライン間にビットラインと平行な部分を含み、前記ＰＭＯＳセンスアンプ駆動回路に存在する第１駆動トランジスタ及び前記ＮＭＯＳセンスアンプ駆動回路に存在する第２駆動トランジスタのそれぞれのゲートは、前記第１及び第２トランジスタが配置されるビットラインと同じビットライン間に前記第１及び第２トランジスタと隣接してビットラインと平行な部分を含むことを特徴とする。
【００２２】
前記技術的課題を達成するための本発明の第６実施形態による半導体メモリ装置は、ビットラインと相補ビットライン間に連結されたメモリセルアレイ、ビットラインイコライザ回路、ＰＭＯＳセンスアンプ回路、前記ＰＭＯＳセンスアンプ回路を駆動するＰＭＯＳセンスアンプ駆動回路、伝送ゲート回路、ＮＭＯＳセンスアンプ回路及び前記ＮＭＯＳセンスアンプ回路を駆動するＮＭＯＳセンスアンプ駆動回路を備えるメモリコアとローカル入出力ライン及びグローバル入出力ラインを備える半導体メモリ装置において、前記ローカル入出力ラインと前記グローバル入出力ラインとを連結するスイッチ機能を果たすＮ（Ｎは自然数）個の第１サブトランジスタ及びＭ（Ｍは自然数）個の第２サブトランジスタを備え、前記第１サブトランジスタ及び前記第２サブトランジスタは隣接したビットライン間にビットラインと垂直にゲートが配置されることを特徴とする。前記第１及び第２サブトランジスタはそれぞれの幅が隣接した２つのビットライン間の幅より狭いことを特徴とする。また、前記Ｎ個の第１サブトランジスタはそれぞれのゲートとゲート、ソースとソース及びドレーンとドレーンが互いに連結され、前記Ｍ個の第２サブトランジスタはそれぞれのゲートとゲート、ソースとソース及びドレーンとドレーンが互いに連結されることを特徴とする。
【００２３】
前記技術的課題を達成するための本発明の第７実施形態による半導体メモリ装置は、ビットラインと相補ビットライン間に連結されたメモリセルアレイ、ビットラインイコライザ回路、ＰＭＯＳセンスアンプ回路、前記ＰＭＯＳセンスアンプ回路を駆動するＰＭＯＳセンスアンプ駆動回路、伝送ゲート回路、ＮＭＯＳセンスアンプ回路及び前記ＮＭＯＳセンスアンプ回路を駆動するＮＭＯＳセンスアンプ駆動回路を備えるメモリコアとローカル入出力ライン及びグローバル入出力ラインを備える半導体メモリ装置において、前記ＰＭＯＳセンスアンプ駆動回路に存在するＬ（Ｌは自然数）個の第１サブ駆動トランジスタ及び前記ＮＭＯＳセンスアンプ駆動回路に存在するＰ（Ｐは自然数）個の第２サブ駆動トランジスタを備え、前記第１サブ駆動トランジスタ及び前記第２サブ駆動トランジスタは隣接したビットライン間にビットラインと垂直にゲートが配置されることを特徴とする。
【００２４】
前記第１及び第２サブ駆動トランジスタはその幅が隣接した２つのビットライン間の幅より狭いことを特徴とする。前記Ｌ個の第１サブ駆動トランジスタはそれぞれのゲートとゲート、ソースとソース及びドレーンとドレーンが互いに連結され、前記Ｍ個の第２サブ駆動トランジスタはそれぞれのゲートとゲート、ソースとソース及びドレーンとドレーンが互いに連結されることを特徴とする。
【００２５】
前記技術的課題を達成するための本発明の第８実施形態による半導体メモリ装置は、ビットラインと相補ビットライン間に連結されたメモリセルアレイ、ビットラインイコライザ回路、ＰＭＯＳセンスアンプ回路、前記ＰＭＯＳセンスアンプ回路を駆動するＰＭＯＳセンスアンプ駆動回路、伝送ゲート回路、ＮＭＯＳセンスアンプ回路及び前記ＮＭＯＳセンスアンプ回路を駆動するＮＭＯＳセンスアンプ駆動回路を備えるメモリコアとローカル入出力ライン及びグローバル入出力ラインを備える半導体メモリ装置において、前記ローカル入出力ラインと前記グローバル入出力ラインとを連結するスイッチ機能を果たすＮ（Ｎは自然数）個の第１サブトランジスタ、Ｍ（Ｍは自然数）個の第２サブトランジスタ、前記ＰＭＯＳセンスアンプ駆動回路に存在するＬ（Ｌは自然数）個の第１サブ駆動トランジスタ及び前記ＮＭＯＳセンスアンプ駆動回路に存在するＰ（Ｐは自然数）個の第２サブ駆動トランジスタを備え、前記第１及び第２サブトランジスタ及び前記第１及び第２サブ駆動トランジスタはそれぞれ隣接したビットライン間にビットラインと垂直にゲートが配置されることを特徴とする。
【００２６】
前記技術的課題を達成するための本発明の第９実施形態による半導体メモリ装置は、ビットラインと相補ビットライン間に連結されたメモリセルアレイ、ビットラインイコライザ回路、ＰＭＯＳセンスアンプ回路、前記ＰＭＯＳセンスアンプ回路を駆動するＰＭＯＳセンスアンプ駆動回路、伝送ゲート回路、ＮＭＯＳセンスアンプ回路及び前記ＮＭＯＳセンスアンプ回路を駆動するＮＭＯＳセンスアンプ駆動回路を備えるメモリコアとローカル入出力ライン及びグローバル入出力ラインを備える半導体メモリ装置において、前記ローカル入出力ラインと前記グローバル入出力ラインとを連結するスイッチ機能を果たすＮ（Ｎは自然数）個の第１サブトランジスタ、Ｍ（Ｍは自然数）個の第２サブトランジスタ、前記ＰＭＯＳセンスアンプ駆動回路に存在するＬ（Ｌは自然数）個の第１サブ駆動トランジスタ及び前記ＮＭＯＳセンスアンプ駆動回路に存在するＰ（Ｐは自然数）個の第２サブ駆動トランジスタを備え、前記第１サブトランジスタ及び前記第２サブトランジスタのそれぞれは隣接したビットライン間にビットラインと垂直にゲートが配置され、前記第１サブ駆動トランジスタ及び前記第２サブ駆動トランジスタのそれぞれは、前記第１及び第２サブトランジスタが配置されるビットラインと同じビットライン間に前記第１及び第２サブトランジスタと隣接してビットラインと垂直にゲートが配置されることを特徴とする。
【００２７】
前記第１及び第２サブトランジスタ及び前記第１及び第２サブ駆動トランジスタは、その幅が隣接した２つのビットライン間の幅より狭いことを特徴とする。また、前記Ｎ個の第１サブトランジスタはそれぞれのゲートとゲート、ソースとソース及びドレーンとドレーンが互いに連結され、前記Ｍ個の第２サブトランジスタはそれぞれのゲートとゲート、ソースとソース及びドレーンとドレーンが互いに連結され、前記Ｌ個の第１サブ駆動トランジスタはそれぞれのゲートとゲート、ソースとソース及びドレーンとドレーンが互いに連結され、前記Ｍ個の第２サブ駆動トランジスタはそれぞれのゲートとゲート、ソースとソース及びドレーンとドレーンが互いに連結されることを特徴とする。
【００２８】
よって、本発明による半導体メモリ装置はローカル入出力ライン及びグローバル入出力ラインを連結するゲーティング回路とＰＭＯＳセンスアンプ駆動回路及びＮＭＯＳセンスアンプ駆動回路をビットライン間に配置することによりチップ面積を狭められる長所がある。
【００２９】
前記技術的課題を達成するための半導体メモリ装置は、ローカル入出力ライン、グローバル入出力ライン、前記ローカル入出力ラインと前記グローバル入出力ラインとを連結するＮ（Ｎは自然数）個の第１サブトランジスタ及びＭ（Ｍは自然数）個の第２サブトランジスタ及びビットラインと相補ビットライン間に連結されたメモリセルアレイ、ビットラインイコライザ回路、ＰＭＯＳセンスアンプ回路、前記ＰＭＯＳセンスアンプ回路を駆動するＰＭＯＳセンスアンプ駆動回路、伝送ゲート回路、ＮＭＯＳセンスアンプ回路及び前記ＮＭＯＳセンスアンプ回路を駆動するＮＭＯＳセンスアンプ駆動回路を備えるメモリコアを備えるチップが小型化された半導体メモリ装置において、前記ＰＭＯＳセンスアンプ駆動回路に存在するＬ（Ｌは自然数）個の第１サブ駆動トランジスタ及び前記ＮＭＯＳセンスアンプ駆動回路に存在するＰ（Ｐは自然数）個の第２サブ駆動トランジスタを備え、前記第１サブトランジスタ及び前記第２サブトランジスタのそれぞれは隣接したビットライン間にビットラインと垂直にゲートが配置され、前記第１サブ駆動トランジスタ及び前記第２サブ駆動トランジスタのそれぞれは前記第１及び第２サブトランジスタが配置されるビットラインと同じビットライン間に前記第１及び第２サブトランジスタと隣接してビットラインと垂直にゲートが配置されることを特徴とする。
【００３０】
前記技術的課題を達成するための半導体メモリ装置は、ローカル入出力ライン、グローバル入出力ライン、第１及び第２駆動回路を備えるメモリコア及び前記ローカル入出力ラインと前記グローバル入出力ラインとを連結する第１トランジスタ及び第２トランジスタを備え、前記第１及び第２駆動回路と前記第１及び第２トランジスタのうち少なくとも一つは隣接したビットライン間に配置されることを特徴とする。
【００３１】
前記技術的課題を達成するための半導体メモリ装置は、ローカル入出力ライン、グローバル入出力ライン、Ｌ（Ｌは自然数）個の第１サブ駆動トランジスタ及びＰ（Ｐは自然数）個の第２サブ駆動トランジスタを備えるメモリコア及びＮ（Ｎは自然数）個の第１サブトランジスタ及びＭ（Ｍは自然数）個の第２サブトランジスタを備え、前記第１及び第２サブトランジスタ及び前記第１及び第２サブ駆動トランジスタのうち一つは、隣接したビットライン間にビットラインと垂直にゲートが配置されることを特徴とする。
【００３２】
【発明の実施の形態】
本発明と本発明の動作上のメリット及び本発明の実施により達成される目的を十分に理解するためには本発明の望ましい実施形態を例示する添付図面及び図面に記載された内容を参照せねばならない。
【００３３】
以下、添付された図面を参照して本発明の望ましい実施形態を説明することにより、本発明を詳細に説明する。各図面に提示された同じ参照符号は同様の構成要素を示す。
【００３４】
本発明の第１実施形態による半導体メモリ装置は、ビットラインと相補ビットライン間に連結されたメモリセルアレイ、ビットラインイコライザ回路、ＰＭＯＳセンスアンプ回路、前記ＰＭＯＳセンスアンプ回路を駆動するＰＭＯＳセンスアンプ駆動回路、伝送ゲート回路、ＮＭＯＳセンスアンプ回路、前記ＮＭＯＳセンスアンプ回路を駆動するＮＭＯＳセンスアンプ駆動回路を備えるメモリコアと、ローカル入出力ラインと、グローバル入出力ラインと、を備える半導体メモリ装置において、前記ローカル入出力ラインと前記グローバル入出力ラインとを連結するスイッチ機能を果たす第１及び第２トランジスタ、前記ＰＭＯＳセンスアンプ駆動回路に存在する第１駆動トランジスタ、及び前記ＮＭＯＳセンスアンプ駆動回路に存在する第２駆動トランジスタは、隣接したビットライン間に配置されることを特徴とする。
【００３５】
図１（ｂ）を参照すると、従来には第１及び第２トランジスタＭＮ１、ＭＮ２と第１駆動トランジスタ１２５、第２駆動トランジスタ１４５とはビットラインと垂直に配置された。しかし、本発明の第１実施形態ではトランジスタＭＮ１、ＭＮ２、１２５、１４５はビットライン間に配置されることによりレイアウト面積の拡大を防止できる。すなわち、従来には第１及び第２トランジスタＭＮ１、ＭＮ２と第１駆動トランジスタ１２５、第２駆動トランジスタ１４５のゲートがビットラインと垂直に配置されることにより、既存のレイアウト可能な面積を活用できずに全体的なレイアウトが増加するという問題が生じた。しかし、本発明の第１実施形態では第１及び第２トランジスタＭＮ１、ＭＮ２と第１駆動トランジスタ１２５、第２駆動トランジスタ１４５のゲートをビットライン間に配置し、既存のレイアウト可能な面積を活用して追加的な面積の拡大要因を除去した。ビットライン間にトランジスタＭＮ１、ＭＮ２、１２５、１４５を配置する方法としては、トランジスタＭＮ１、ＭＮ２、１２５、１４５のゲートをビットラインと平行に配置する方法とトランジスタＭＮ１、ＭＮ２、１２５、１４５の幅をビットライン間の幅より小さく設計して配置する方法とがある。
【００３６】
以下、トランジスタＭＮ１、ＭＮ２、１２５、１４５の連結関係を説明する。
【００３７】
ローカル入出力ラインのうち、第１ローカル入出力ラインＬＩＯはビットラインＢＬに一端が連結された伝送ゲート回路１３０の第１伝送トランジスタＴＭＮ１の他端に連結され、ローカル入出力ラインのうち、第２ローカル入出力ラインＬＩＯＢは相補ビットラインＢＬＢに一端が連結された伝送ゲート回路の第２伝送トランジスタＴＭＮ２の他端に連結されることを特徴とする。
【００３８】
グローバル入出力ラインのうち、第１グローバル入出力ラインＧＩＯは第１ローカル入出力ラインＬＩＯに一端が連結された第１トランジスタＭＮ１の他端に連結され、グローバル入出力ラインのうち、第２グローバル入出力ラインＧＩＯＢは第２ローカル入出力ラインＬＩＯＢに一端が連結された第２トランジスタＭＮ２の他端に連結されることを特徴とする。
【００３９】
第１駆動トランジスタ１２５は第１及び第２ＰＭＯＳトランジスタＳＭＰ１、ＳＭＰ２がクロスカップリングされたＰＭＯＳセンスアンプ回路１２０の第１及び第２ＰＭＯＳトランジスタＳＭＰ１、ＳＭＰ２の連結ノードに第１端が連結され、電源電圧ＶＣＣに第２端が連結され、ＰＭＯＳセンスアンプ回路の駆動信号ＬＡＰＧにゲートが連結される。
【００４０】
第２駆動トランジスタ１４５は第１及び第２ＮＭＯＳトランジスタＳＭＮ１、ＳＭＮ２がクロスカップリングされたＮＭＯＳセンスアンプ回路１３５の第１及び第２ＮＭＯＳトランジスタＳＭＮ１、ＳＭＮ２の連結ノードに第１端が連結され、接地電圧に第２端が連結され、ＮＭＯＳセンスアンプ回路の駆動信号ＬＡＮＧにゲートが連結される。
【００４１】
かようにビットライン間に第１及び第２トランジスタＭＮ１、ＭＮ２と第１駆動トランジスタ１２５、第２駆動トランジスタ１４５のゲートとを配置してチップ面積の拡大を抑制できる。
【００４２】
図３は本発明の実施形態による半導体メモリ装置のブロック図である。
【００４３】
図４は図３の実施形態のトランジスタを詳細に示した図面である。
【００４４】
図３を参照すると、本発明の第２実施形態による半導体メモリ装置３００は、ビットラインＢＬと相補ビットラインＢＬＢとの間に連結されたメモリセルアレイ３０５、ビットラインイコライザ回路３１０、ＰＭＯＳセンスアンプ回路３２０、ＰＭＯＳセンスアンプ回路３２０を駆動するＰＭＯＳセンスアンプ駆動回路３２５、３２５−１、伝送ゲート回路３３０、ＮＭＯＳセンスアンプ回路３３５、及びＮＭＯＳセンスアンプ回路３３５を駆動するＮＭＯＳセンスアンプ駆動回路３４５、３４５−１を備えるメモリコアと、ローカル入出力ラインＬＩＯ、ＬＩＯＢと、グローバル入出力ラインＧＩＯ、ＧＩＯＢとを、備える半導体メモリ装置３００において、ローカル入出力ラインＬＩＯ、ＬＩＯＢとグローバル入出力ラインＧＩＯ、ＧＩＯＢとを連結するスイッチ機能を果たす第１及び第２トランジスタ３４０、３４１のゲートはそれぞれ隣接したビットライン間にビットラインと平行な部分を含むことを特徴とする。
【００４５】
ローカル入出力ラインＬＩＯ、ＬＩＯＢとグローバル入出力ラインＧＩＯ、ＧＩＯＢとを連結する第１及び第２トランジスタ３４０、３４１のゲートがビットライン間に配置されるビットラインと水平に配置されることによりレイアウト面積の拡大を防ぐことができる。
【００４６】
第１及び第２トランジスタ３４０、３４１は図３のように一本のビットラインを挟んで連続的にビットライン間に水平に配置され、また互いに離れてビットライン間に水平に配置されうる。すなわち第１及び第２トランジスタ３４０、３４１のゲートがビットラインと水平に配置されるのであれば、その配置される位置はいかなるビットラインの間にも配置されうる。
【００４７】
図４を参照すると、ビットライン間に水平に配置されるトランジスタをさらに具体的に示す。すなわち、第１及び第２トランジスタ３４０、３４１のゲート（斜線部分）がビットラインと水平な部分を含む。第１及び第２トランジスタ３４０、３４１のゲートはビットラインと水平な部分を含むのであれば、図４の（ａ）、（ｂ）、（ｃ）のようにさまざまな形態を有しうる。
【００４８】
本発明の第３実施形態による半導体メモリ装置を説明する。
【００４９】
第３実施形態による半導体メモリ装置はＰＭＯＳセンスアンプ駆動回路に存在する第１駆動トランジスタ３２５、３２５−１及びＮＭＯＳセンスアンプ駆動回路に存在する第２駆動トランジスタ３４５、３４５−１のゲートはそれぞれ、隣接したビットライン間にビットラインと平行な部分を含むことを特徴とする。
【００５０】
第１駆動トランジスタを図３にて３２５と３２５−１とで示した理由は第１駆動トランジスタが２ヶ所のうちいずれの所にも配置されうることを示す。同様に、第２駆動トランジスタを図３にて３４５と３４５−１とで示した理由は第２駆動トランジスタが２ヵ所のうちいずれの所にも配置されうることを示す。すなわち、第１及び第２駆動トランジスタ３２５、３２５−１、３４５、３４５−１のゲートがビットラインと水平に配置されるならばその配置される位置はいかなるビットラインの間にも配置されうる。
【００５１】
また、図４の（ａ）、（ｂ）、（ｃ）に示したのと同様に、第１及び第２駆動トランジスタ３２５、３２５−１、３４５、３４５−１のゲートはビットラインと水平に配置されるのであれば多様な形態を有しうる。
【００５２】
本発明の第４実施形態による半導体メモリ装置を説明する。
【００５３】
図３を参照すると、本発明の第４実施形態による半導体メモリ装置は、ローカル入出力ラインＬＩＯ、ＬＩＯＢとグローバル入出力ラインＧＩＯ、ＧＩＯＢとを連結するスイッチ機能を果たす第１及び第２トランジスタ３４０、３４１のそれぞれと、ＰＭＯＳセンスアンプ駆動回路に存在する第１駆動トランジスタ３２５、３２５−１及びＮＭＯＳセンスアンプ駆動回路に存在する第２駆動トランジスタ３４５、３４５−１のそれぞれのゲートは、隣接したビットライン間にビットラインと平行な部分を含むことを特徴とする。
【００５４】
第４実施形態による半導体メモリ装置は、第１及び第２トランジスタ３４０、３４１、第１及び第２駆動トランジスタ３２５、３２５−１、３４５、３４５−１のゲートがビットラインと水平に配置されるのであればその配置される位置はいかなるビットラインの間にも配置され、またゲートの形態も図４の（ａ）、（ｂ）及び（ｃ）に示されたように多様な形態を有しうる。
【００５５】
図５は本発明の実施形態による半導体メモリ装置のブロック図である。
【００５６】
図６は図５の実施形態のトランジスタを詳細に示した図面である。
【００５７】
図５及び図６を参照すると、本発明の第５実施形態による半導体メモリ装置５００は、ビットラインと相補ビットラインとの間に連結されたメモリセルアレイ５０５、ビットラインイコライザ回路５１０、ＰＭＯＳセンスアンプ回路５２０、ＰＭＯＳセンスアンプ回路５２０を駆動するＰＭＯＳセンスアンプ駆動回路５２５、伝送ゲート回路５３０、ＮＭＯＳセンスアンプ回路５３５、及びＮＭＯＳセンスアンプ回路５３５を駆動するＮＭＯＳセンスアンプ駆動回路５４５を備えるメモリコアと、ローカル入出力ラインＬＩＯ、ＬＩＯＢと、グローバル入出力ラインＧＩＯ、ＧＩＯＢと、を備える半導体メモリ装置において、ローカル入出力ラインＬＩＯ、ＬＩＯＢとグローバル入出力ラインＧＩＯ、ＧＩＯＢとを連結するスイッチ機能を果たす第１及び第２トランジスタ５４０、５４１のそれぞれのゲートは、隣接したビットライン間にビットラインと平行な部分を含み、前記ＰＭＯＳセンスアンプ駆動回路に存在する第１駆動トランジスタ５２５及びＮＭＯＳセンスアンプ駆動回路に存在する第２駆動トランジスタ５４５のそれぞれのゲートは、第１及び第２トランジスタ５４０、５４１が配置されるビットラインと同じビットライン間に第１及び第２トランジスタ５４０、５４１と隣接してビットラインと平行な部分を含むことを特徴とする。
【００５８】
第５実施形態による半導体装置５００は図５に示されているように、第１及び第２トランジスタ５４０、５４１と第１及び第２駆動トランジスタ５２５、５４５とが共にビットライン間に配置される。第１トランジスタ５４０が第１駆動トランジスタ５２５と共に配置されるか、または第２駆動トランジスタ５４５と共に配置されうる。また、第２トランジスタ５４１が第１駆動トランジスタ５２５と共に配置されるか、または第２駆動トランジスタ５４５と共に配置されうる。
【００５９】
第２ないし第４実施形態の場合のように、第１及び第２トランジスタ５４０、５４１と第１及び第２駆動トランジスタ５２５、５４５をそれぞれ互いに離してビットライン間に配置すると、ビットライン間の間隔が狭くなるという問題が発生しうる。従って、第５実施形態のように第１及び第２トランジスタ５４０、５４１と第１及び第２駆動トランジスタ５２５、５４５とが隣接するように配置されれば、ビットライン間の間隔が狭くなるという問題を解決できる。
【００６０】
第１及び第２トランジスタ５４０、５４１と第１及び第２駆動トランジスタ５２５、５４５とがビットライン間にて隣接するように配置されるのであれば、その位置は図５に示された位置以外のどこに配置されてもよい。
【００６１】
図６を参照すると、第１トランジスタ５４０と第１駆動トランジスタ５２５とがビットラインＢＬと相補ビットラインＢＬＢとの間に水平に隣接して配置される形態が示されている。また、第１及び第２トランジスタ５４０、５４１と第１及び第２駆動トランジスタ５２５、５４５とは図４の（ａ）、（ｂ）及び（ｃ）のように多様なゲート形態をとりうる。
【００６２】
図７はビットライン間にビットラインと垂直にゲートが配置される形態を示す図面である。
【００６３】
図７を参照して本発明の第６実施形態による半導体メモリ装置を説明する。
【００６４】
第６実施形態による半導体メモリ装置は、ローカル入出力ラインと前記グローバル入出力ラインとを連結するスイッチ機能を果たすＮ（Ｎは自然数）個の第１サブトランジスタ及びＭ（Ｍは自然数）個の第２サブトランジスタを備え、前記第１サブトランジスタ及び前記第２サブトランジスタは隣接したビットライン間にビットラインと垂直にゲートが配置されることを特徴とする。
【００６５】
Ｎ個の第１サブトランジスタは第２ないし第５実施形態での第１トランジスタの幅をＮ等分したものである。すなわち、第１サブトランジスタをＮ個接続すると、一つの第１トランジスタと同様になる。また、Ｍ個の第２サブトランジスタは第２ないし第５実施形態での第２トランジスタの幅をＭ等分したものである。すなわち、第２サブトランジスタをＭ個接続すると、一つの第２トランジスタと同様になる。従って、第１サブトランジスタ及び第２サブトランジスタを隣接した２つのビットライン間の幅より小さく設計して従来の半導体メモリ装置のようにビットライン間に垂直に配置するのであれば、第２ないし第５実施形態のようにトランジスタをビットライン間に水平に配置しなくてもメモリセルアレイ方向への面積拡大を防ぐことができる。
【００６６】
もちろん、Ｎ個の第１サブトランジスタはそれぞれのゲートとゲート、ソースとソース及びドレーンとドレーンが互いに連結され、前記Ｍ個の第２サブトランジスタはそれぞれのゲートとゲート、ソースとソース及びドレーンとドレーンが互いに連結されて一つの第１及び第２トランジスタと同じ機能を果たさねばならない。これは図７に一例が示されている。
【００６７】
第６実施形態の半導体メモリ装置は、第２実施形態の第１トランジスタ３４０と第２トランジスタ３４１の幅をビットライン間の幅より小さく設計してビットライン間に配置する点が異なり、他の配置法は第２実施形態と同様である。すなわち、ビットライン間のどこに配置されてもよい。
【００６８】
本発明の第７実施形態による半導体メモリ装置を説明する。
【００６９】
本発明の第７実施形態による半導体メモリ装置は、ＰＭＯＳセンスアンプ駆動回路に存在するＬ（Ｌは自然数）個の第１サブ駆動トランジスタ及びＮＭＯＳセンスアンプ駆動回路に存在するＰ（Ｐは自然数）個の第２サブ駆動トランジスタを備え、前記第１サブ駆動トランジスタ及び前記第２サブ駆動トランジスタは隣接したビットライン間にビットラインと垂直にゲートが配置されることを特徴とする。
【００７０】
Ｌ個の第１サブ駆動トランジスタは第２ないし第５実施形態での第１駆動トランジスタの幅をＬ等分したものである。すなわち、第１サブ駆動トランジスタをＬ個接続すると、一つの第１駆動トランジスタと同様になる。また、Ｐ個の第２サブ駆動トランジスタは第２ないし第５実施形態での第２駆動トランジスタの幅をＰ等分したものである。すなわち、第２サブ駆動トランジスタをＰ個接続すると、一つの第２駆動トランジスタと同様になる。従って、第１サブ駆動トランジスタ及び第２サブ駆動トランジスタを隣接した２つのビットライン間の幅より小さく設計して従来の半導体メモリ装置のようにビットライン間に垂直に配置するならば、第２ないし第５実施形態のようにトランジスタをビットライン間に水平に配置しなくてもメモリセルアレイ方向への面積拡大を防げる。
【００７１】
もちろん、Ｌ個の第１サブ駆動トランジスタはそれぞれのゲートとゲート、ソースとソース及びドレーンとドレーンが互いに連結され、前記Ｐ個の第２サブ駆動トランジスタはそれぞれのゲートとゲート、ソースとソース及びドレーンとドレーンが互いに連結されて一つの第１及び第２駆動トランジスタと同様の機能を果たさねばならない。
【００７２】
第７実施形態の半導体メモリ装置は第３実施形態の第１駆動トランジスタ３２５、３２５−１と第２駆動トランジスタ３４５、３４５−１の幅をビットライン間の幅より小さく設計してビットライン間に配置する点が異なり、他の配置法は第３実施形態と同一である。すなわち、ビットライン間のどこに配置されてもよい。
【００７３】
本発明の第８実施形態による半導体メモリ装置を説明する。
【００７４】
本発明の第８実施形態による半導体メモリ装置は、前記ローカル入出力ラインと前記グローバル入出力ラインとを連結するスイッチ機能を果たすＮ（Ｎは自然数）個の第１サブトランジスタ、Ｍ（Ｍは自然数）個の第２サブトランジスタ、前記ＰＭＯＳセンスアンプ駆動回路に存在するＬ（Ｌは自然数）個の第１サブ駆動トランジスタ及び前記ＮＭＯＳセンスアンプ駆動回路に存在するＰ（Ｐは自然数）個の第２サブ駆動トランジスタを備え、前記第１及び第２サブトランジスタ及び前記第１及び第２サブ駆動トランジスタはそれぞれ隣接したビットライン間にビットラインと垂直にゲートが配置されることを特徴とする。
【００７５】
第８実施形態による半導体メモリ装置は、第６実施形態及び第７実施形態の特徴を複合したものと同様である。すなわち、前記第１及び第２サブトランジスタ及び前記第１及び第２サブ駆動トランジスタを隣接したビットライン間に配置する。また、第８実施形態による半導体メモリ装置は第４実施形態による半導体メモリ装置と配置法が同様である。すなわち、ビットライン間のどこに配置されてもよい。
【００７６】
本発明の第９実施形態による半導体メモリ装置を説明する。
【００７７】
本発明の第９実施形態による半導体メモリ装置は、前記ローカル入出力ラインと前記グローバル入出力ラインとを連結するスイッチ機能を果たすＮ（Ｎは自然数）個の第１サブトランジスタ、Ｍ（Ｍは自然数）個の第２サブトランジスタ、前記ＰＭＯＳセンスアンプ駆動回路に存在するＬ（Ｌは自然数）個の第１サブ駆動トランジスタ及び前記ＮＭＯＳセンスアンプ駆動回路に存在するＰ（Ｐは自然数）個の第２サブ駆動トランジスタを備え、前記第１サブトランジスタ及び前記第２サブトランジスタのそれぞれは隣接したビットライン間にビットラインと垂直にゲートが配置され、前記第１サブ駆動トランジスタ及び前記第２サブ駆動トランジスタのそれぞれは前記第１及び第２サブトランジスタが配置されるビットラインと同じビットライン間に前記第１及び第２サブトランジスタと隣接してビットラインと垂直にゲートが配置されることを特徴とする。
【００７８】
第９実施形態による半導体メモリ装置は、第５実施形態による半導体装置５００の第１及び第２トランジスタ５４０、５４１と第１及び第２駆動トランジスタ５２５、５４５とが共にビットライン間に配置されるように、第１サブトランジスタが第１サブ駆動トランジスタと共に配置され、または第２サブ駆動トランジスタと共に配置されもする。また、第２サブトランジスタが第１サブ駆動トランジスタと共に配置され、または第２サブ駆動トランジスタと共に配置されもする。
【００７９】
第６ないし第８実施形態の場合のように、第１及び第２サブトランジスタと第１及び第２サブ駆動トランジスタをそれぞれ互いに離してビットライン間に配置するとビットライン間の間隔が狭くなるという問題が発生しうる。従って、第９実施形態の通りに第１及び第２サブトランジスタと第１及び第２サブ駆動トランジスタとが隣接するように配置されれば、ビットライン間の間隔が狭くなるという問題を解決できる。
【００８０】
第１及び第２サブトランジスタと第１及び第２サブ駆動トランジスタとがビットライン間にて隣接するように配置されるならば、その位置は図５に示された位置以外のどこに配置されてもよい。
【００８１】
図６を参照すると、第１トランジスタ５４０と第１駆動トランジスタ５２５とがビットラインＢＬと相補ビットラインＢＬＢ間に水平に隣接して配置される形態が示されている。また、第１及び第２トランジスタ５４０、５４１と第１及び第２駆動トランジスタ５２５、５４５とは図４の（ａ）、（ｂ）及び（ｃ）のように多様なゲートの形態をとりうる。
【００８２】
以上のように図面と明細書とにおいて好適な実施形態が開示された。ここで、特定の用語が用いられたが、それらは単に本発明を説明するための目的に使われたものであり、意味の限定や特許請求の範囲上に記載された本発明の範囲を制限するために使われたものではない。従って、当業者であればこれらから多様な変形及び均等な他の実施形態が可能であるという点が理解できるであろう。従って、本発明の真の技術的保護範囲は特許請求範囲上の技術的思想により決定されなけばならない。
【００８３】
【発明の効果】
前述のように、本発明による半導体メモリ装置はローカル入出力ライン及びグローバル入出力ラインを連結するゲーティング回路とＰＭＯＳセンスアンプ駆動回路及びＮＭＯＳセンスアンプ駆動回路とをビットライン間に配置することによりチップ面積を狭められる長所がある。
【図面の簡単な説明】
【図１】（ａ）は一般的なローカル入出力ラインとグローバル入出力ラインとを備える半導体メモリ装置を示すブロック図であり、（ｂ）は（ａ）に対応するローカル入出力ラインとグローバル入出力ラインとを備える半導体メモリ装置を示す回路図である。
【図２】図１のゲーティング回路とＮＭＯＳ及びＰＭＯＳセンスアンプ駆動回路のトランジスタの配置を示すブロック図である。
【図３】本発明の実施形態による半導体メモリ装置のブロック図である。
【図４】図３の実施形態のトランジスタを詳細に示した図面である。
【図５】本発明の実施形態による半導体メモリ装置のブロック図である。
【図６】図５の実施形態のトランジスタを詳細に示した図面である。
【図７】ビットライン間にビットラインと垂直にゲートが配置される形態を示す図面である。
【符号の説明】
３００　半導体メモリ装置
３０５　メモリセルアレイ
３１０　ビットラインイコライザ
３１５　アイソレーショントランジスタ
３２０　ＰＭＯＳセンスアンプ回路
３２５、３２５−１　ＰＭＯＳセンスアンプ駆動回路
３３０　伝送ゲート回路
３３５　ＮＭＯＳセンスアンプ回路
３４０、３４０−１　第１、２トランジスタ
３４５、３４５−１　ＮＭＯＳセンスアンプ駆動回路
【図１】
2004031908.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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