(57)【要約】　　　（修正有）【課題】ドライエッチングプロセス等の除去プロセスにおいて除去量のばらつきを減少することができる半導体装置の製造方法及びその方法を実現する半導体製造システムを提供する。【解決手段】半導体装置１の製造方法において、半導体基板２上のゲート電極層４Ａにおいて第１の除去処理を開始し、この第１の除去処理の終点を検出し、この終点時間に基づき、第１の除去処理に対して処理条件が異なる次段の第２の除去処理の時間を決定する。また、半導体製造システムは、処理室と、膜厚測定ユニットと、終点検出ユニットと、データベースと、中央演算処理ユニットとを少なくとも備えている。【選択図】　　　図１
2004128094.tif 000002
【特許請求の範囲】
【請求項１】
基板上の薄膜に対し第１の除去処理を開始し、この第１の除去処理の終点を検出する工程と、
前記第１の除去処理の開始から終点までに要した時間に基づき、第１の除去処理とは処理条件が異なる次段の第２の除去処理の時間を決定する工程と
を備えたことを特徴とする半導体装置の製造方法。
【請求項２】
前記第２の除去処理の時間は、第１の除去処理に要した時間に基づき補正されることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１の除去処理に要した時間に対応した、第２の除去処理の時間が、データベースに蓄積された情報から決定されることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記第２の除去処理は、前記薄膜の残査の除去処理又は前記基板の少なくとも表面の一部の除去処理であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項５】
第１の基板上の第１の薄膜に対し第１の除去処理を開始し、この第１の除去処理の終点を検出する工程と、
前記第１の除去処理の開始から終点までに要した時間に基づき、第１の除去処理とは処理条件が異なる次段の第２の除去処理の時間を決定する工程と、
第２の基板上の第２の薄膜に対し第３の除去処理を開始し、この第３の除去処理の終点を検出する工程と、
前記第３の除去処理の開始から終点までに要した時間に基づき、第３の除去処理とは処理条件が異なる次段の第４の除去処理の時間を決定する工程と、を備え、
前記第２の除去処理の時間と第４の除去処理の時間とが異なることを特徴とする半導体装置の製造方法。
【請求項６】
少なくとも基板上の薄膜の第１の除去処理を行う処理室と、
前記薄膜の膜厚を測定する膜厚測定ユニットと、
前記薄膜の第１の除去処理の終点を検出する終点検出ユニットと、
処理条件が異なる次段の第２の除去処理の、前記薄膜の膜厚及び前記第１の除去処理の時間に対応した時間情報を格納するデータベースと、
前記膜厚測定ユニットにより測定された前記薄膜の膜厚と、前記終点検出ユニットにより検出された第１の除去処理の終点に要した時間とに基づき、前記データベースに格納された時間情報を参照して第２の除去処理の時間を算出し決定する中央演算処理ユニットと
を備えたことを特徴とする半導体製造システム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法及び半導体製造システムに関し、特に処理条件が異なる複数の除去処理を有する半導体装置の製造方法及びこの半導体装置の製造方法に好適な半導体製造システムに関する。
【０００２】
【従来の技術】
ＭＯＳＦＥＴを備えた半導体装置の製造方法において、ゲート電極のドライエッチングプロセスを図１０及び図１１に示す。
【０００３】
まず最初に、シリコン単結晶基板１００の表面上の全域に、シリコン酸化膜（ＳｉＯ２）からなるゲート絶縁膜１０１を形成する。引き続き、ゲート絶縁膜１０１の表面上の全域に、シリコン多結晶膜からなるゲート電極層１０２を形成する。図１０に示すように、ゲート電極層１０２上に、ゲート電極以外の領域が開口されたエッチングマスク１０３を形成する。エッチングマスク１０３には、フォトリソグラフィ技術により形成されたフォトレジスト膜が使用されている。
【０００４】
次に、反応性イオンエッチング（ＲＩＥ）装置にシリコン単結晶基板１００を搬送し、ゲート電極層１０２に第１回目のドライエッチング工程を行う。ドライエッチングにおいては、例えば臭化水素（ＨＢｒ）、塩素（Ｃｌ２）等のハロゲン系のエッチングガスが使用される。エッチングマスク１０３の開口部分において、ゲート電極層１０２のエッチングが開始されると、ゲート電極層１０２の表面からその膜厚方向に向かって薄膜除去（エッチング）が行われる。そして、図１１に示すように、下地のゲート絶縁膜１０１の表面が露出される。
【０００５】
この時、理想的にはゲート絶縁膜１０１の表面の全域においてエッチングを停止しなくてはならない。しかしながら、ゲート絶縁膜１０１の膜厚は非常に薄く、かつハロゲン系のエッチングガスはゲート絶縁膜１０１に対するエッチング選択比を充分に確保できないので、ゲート絶縁膜１０１をオーバーエッチングし、ゲート絶縁膜１０１を突き破る恐れがある。
【０００６】
そこで、一般的には、ゲート電極層１０２のエッチングを開始し、ゲート絶縁膜１０１の表面の一部が露出した段階において、エッチングガスを切り替え、第２回目のドライエッチング工程を行い、ゲート電極層１０２の残査を除去する方法が採用されている。ここでは、ゲート絶縁膜１０１に対して充分なエッチング選択比を有する、例えばＨＢｒガスに酸素（Ｏ２）を添加したエッチングガスが使用されている。
【０００７】
第２回目のドライエッチング工程の開始点、すなわち第１回目のドライエッチング工程の終点は、ゲート電極層１０２のシリコン（Ｓｉ）系反応生成物の発光強度をモニタし、発光強度が減少した時点において決定されている。
【０００８】
第２回目のドライエッチング工程が終了すると、ゲート電極層１０２からＭＯＳＦＥＴのゲート電極１０２Ｇが形成され、同時に各ゲート電極１０２Ｇ間のＳｉ残査がなくなり電気的な短絡を防止することができる。
【０００９】
第２回目のドライエッチング工程においては、エッチング量をその場においてモニタする手法はなく、一般的には既知のエッチングレートと経験的に求めたシリコン残査量とに基づいた、一義的な一定時間のドライエッチング加工である。
【００１０】
ところで、このようなドライエッチングプロセスにおいて、ドライエッチングプロセスが何枚ものシリコン単結晶基板（シリコンウェハ）１００にわたり継続して実施されると、反応性イオンエッチング装置の処理室（チャンバ）内壁の状態に変化が生じる。つまり、処理室内壁においては稼働初期と比較して反応生成物の堆積又は減少が進み、ドライエッチングに対して除々に処理室内部のエッチングガス雰囲気が変化してしまうので、エッチングレートの変動が誘発される。
【００１１】
なお、半導体の製造工程ラインにおいて、所定の製造工程での処理室の経時変化をモニタして、処理室の状態の変化に起因する不良の発生を予測する技術が、例えば特許文献１に開示されている。
【００１２】
【特許文献１】
特開２０００−２６９１０８号公報
【００１３】
【発明が解決しようとする課題】
前述のドライエッチングプロセスにおいては、以下の点について配慮がなされていなかった。
【００１４】
すなわち、第１回目のドライエッチング工程の場合は、ドライエッチング量をモニタし、エッチング終点を検出することにより、処理室内部のエッチングガス雰囲気の変化に伴うエッチングレートの変動を補正可能である。従って、エッチングレートの変動を防止することができる安定なドライエッチングプロセスが実現できる。
【００１５】
しかしながら、第２回目のドライエッチング工程の場合は、第１回目のドライエッチング工程のようにエッチング終点の検出は難しく、一定時間のドライエッチング加工であるため、処理室内部のエッチングガス雰囲気の変化に伴うエッチングレートの変動に影響され、ドライエッチング加工毎にエッチング量に変化を生じる。すなわち、エッチング量が多い場合にはゲート絶縁膜１０１の突き抜けが生じ、エッチング量が少ない場合には、ゲート絶縁膜１０１上にＳｉ残査が存在し、ＭＯＳＦＥＴの電気的特性劣化や電気的特性のばらつきが生じる。
【００１６】
本発明は上記課題を解決するためになされたものであり、ドライエッチングプロセス等の除去プロセスにおいて除去量のばらつきを減少することができる半導体装置の製造方法を提供することを目的としている。
【００１７】
さらに、本発明の目的は、上記半導体装置の製造方法を実現可能な半導体製造システムを提供することである。
【００１８】
【課題を解決するための手段】
上記課題を解決するために、本発明の第１の特徴は、基板上の薄膜に対し第１の除去処理を開始し、この第１の除去処理の終点を検出する工程と、第１の除去処理の開始から終点までに要した時間に基づき、第１の除去処理とは処理条件が異なる次段の第２の除去処理の時間を決定する工程とを備えた半導体装置の製造方法としたことである。
【００１９】
本発明の第２の特徴は、少なくとも基板上の薄膜の第１の除去処理を行う処理室と、薄膜の膜厚を測定する膜厚測定ユニットと、薄膜の第１の除去処理の終点を検出する終点検出ユニットと、処理条件が異なる次段の第２の除去処理の、薄膜の膜厚及び第１の除去処理の時間に対応した時間情報を格納するデータベースと、膜厚測定ユニットにより測定された薄膜の膜厚と、終点検出ユニットにより検出された第１の除去処理の終点に要した時間とに基づき、データベースに格納された時間情報を参照して第２の除去処理の時間を算出し決定する中央演算処理ユニットとを備えた半導体製造システムとしたことである。
【００２０】
【発明の実施の形態】
次に、図面を参照して、本発明の実施の形態に係る半導体装置の製造方法及び半導体製造システムを説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。
【００２１】
（第１の実施の形態）
本発明の第１の実施の形態は、半導体装置の製造方法として、絶縁ゲート型電界効果トランジスタ（ＩＧＦＥＴ）のゲート電極のドライエッチングプロセスへの適用例を説明するものである。なお、ここでＩＧＦＥＴとは、金属−絶縁体−半導体型電界効果トランジスタ（ＭＩＳＦＥＴ）、金属−酸化膜−半導体型電界効果トランジスタ（ＭＯＳＦＥＴ）を少なくとも含む意味において使用されている。
【００２２】
［半導体製造システムの構成］
図２に示すように、本発明の第１の実施の形態に係る半導体製造システム３０は、少なくとも基板上の薄膜の第１の除去処理を行う処理室（チャンバ）３１と、薄膜の膜厚を測定する膜厚測定ユニット３２と、薄膜の第１の除去処理の終点を検出する終点検出ユニット３３と、処理条件が異なる次段の第２の除去処理の、薄膜の膜厚及び第１の除去処理の時間に対応した時間情報を格納するデータベース３４と、膜厚測定ユニット３２により測定された薄膜の膜厚と終点検出ユニット３３により検出された第１の除去処理の終点に要した時間とに基づき、データベース３４に格納された時間情報を参照して第２の除去処理の時間を算出し決定する中央演算処理ユニット（ＣＰＵ）３５とを備えている。
【００２３】
本発明の第１の実施の形態において、半導体製造システム３０は反応性イオンエッチングシステム（ドライエッチングシステム）である。必ずしもここで説明する材料に限定されるものではないが、基板にはシリコン単結晶基板からなる半導体基板（図１（Ａ）〜図１（Ｂ）中、符号２を参照。）を実用的に使用することができる。また、薄膜にはシリコン多結晶膜からなるゲート電極層（図１（Ａ）中、符号４Ａを参照。）を実用的に使用することができる。
【００２４】
処理室３１内部においては、反応性イオンエッチングによるゲート電極層４Ａのパターニングが実施される。
【００２５】
膜厚測定ユニット３２はゲート電極層４Ａの膜厚を測定し、この測定された膜厚情報は中央演算処理ユニット３５に出力される。
【００２６】
終点検出ユニット３３は、第１の除去処理（第１回目のドライエッチング工程）においてゲート電極層４Ａをエッチングし、ゲート絶縁膜３の表面の一部が露出する、ゲート電極層４Ａのエッチング終点を検出する。エッチング終点は、図３に示すように、ドライエッチング工程中のゲート電極層４Ａ（シリコン多結晶膜）の発光強度をモニタリングし、ゲート電極層４Ａの下地（ゲート絶縁膜３）が露出した時点における発光強度の変化Ａに相当する。つまり、この発光強度の変化を検出することにより、エッチング終点を検出することができる。終点検出ユニット３３は、第１の除去処理の開始からエッチング終点までに要した終点時間を計測し、この終点時間を中央演算処理ユニット３５に出力する。
【００２７】
データベース３４には、以下のように求められた第２の除去処理の時間情報が格納されている。図４において、横軸は基板処理枚数（ウェハ処理枚数）、縦軸左側は第１の除去処理におけるエッチング終点時間（秒）、縦軸右側は第２の除去処理におけるシリコン酸化膜（ＳｉＯ２）のエッチングレート（ｎｍ／分）である。ここで、第１の除去処理の開始前には、ＨＢｒとＣｌ２とＯ２との混合ガスを使用したシーズニングが行われ、処理室３１内壁には堆積物を付着させている。また、第２の除去処理に使用されるエッチングガスは、第１の除去処理に使用されるエッチングガスに比べて、シリコン酸化膜に対して高いエッチング選択比を有する。なお、エッチングレートの測定にはエッチングレート測定用のシリコン酸化膜を堆積させた別サンプルが使用されている。
【００２８】
図４に示すように、第１の除去処理において、エッチング終点時間は基板処理枚数の増加に伴い増加する傾向にある。第２の除去処理において、シリコン酸化膜のエッチングレートは、エッチング終点時間の増加と同様に、基板処理枚数の増加に伴い増加する傾向にある。結果として、第１の除去処理のエッチング終点時間の変化と、第２の除去処理のシリコン酸化膜のエッチングレートの変化との間に相関関係を見出すことができる。エッチング終点時間の変動及びエッチングレートの変動は、基板処理枚数の増加に伴う、処理室３１内部の雰囲気の変化に起因するものであると推察することができる。一般的には、第２回目のドライエッチング工程は、基板処理枚数が増加しても一定時間のエッチング処理しか実施していなかったので、基板毎にシリコン酸化膜のエッチング量は異なり、シリコン酸化膜の残膜値にばらつきが生じていた。
【００２９】
上記のように、第１の除去処理のエッチング終点時間の変化と第２の除去処理のシリコン酸化膜のエッチングレートの変化との間に相関関係が存在することから、エッチング終点時間の変化量に応じて、第２の除去処理のエッチング時間を、略一定のエッチング量になるように補正することができる。
【００３０】
図５において、横軸は基板処理枚数（ウェハ処理枚数）、縦軸左側は第２の除去処理におけるエッチング補正時間（秒）、縦軸右側は第２の除去処理におけるシリコン酸化膜のエッチング量（ｎｍ）である。
【００３１】
前述の図４に示すように、処理枚数１枚目の基板において、第１の除去処理のエッチング終点時間は１９秒であり、この時の第２の除去処理におけるシリコン酸化膜は１分間に０．６０７ｎｍエッチングされる。例えば、この処理枚数１枚目の基板のエッチング状態を基準とする。図４に示すように、処理枚数１０枚目の基板においては、エッチング終点時間が２３．５秒に増加し、エッチングレートが０．８ｎｍ／分に増加する。従って、処理枚数１枚目の基板のエッチング量と同等にするには、図５に示すように、第２の除去処理のエッチング時間を６０秒から４６秒に補正する。また、処理枚数２０枚目の基板においては、エッチング終点時間が２４秒に増加し、エッチングレートが０．８２ｎｍ／分に増加する。従って、処理枚数１枚目の基板のエッチング量と同等にするには、図５に示すように、第２の除去処理のエッチング時間を４４秒に補正する。
【００３２】
このように、処理枚数毎に第１の除去処理のエッチング終点時間を検出し、このエッチング終点時間に応じて第２の除去処理のエッチング時間を補正することにより、第２の除去処理においてばらつきのない略一定のエッチング量を得ることができる。そして、データベース３４においては、エッチング終点時間の情報と、このエッチング終点時間に応じたエッチング補正時間の情報とが少なくとも格納されている。
【００３３】
中央演算処理ユニット３５は、膜厚測定ユニット３２から出力された膜厚情報と、終点検出ユニット３３から出力された終点時間情報とに基づき、データベース３４に格納されているエッチング終点時間の情報にアクセスし、このエッチング終点時間の情報に対応するエッチング補正時間の情報を取り出す。さらに、中央演算処理ユニット３５は、この取り出されたエッチング補正時間の情報に基づき、処理室３１内部における基板の第２の除去処理のエッチング時間を制御するようになっている。
【００３４】
半導体製造システム３０には、さらに第１の除去処理及び第２の除去処理を行うガスを処理室３１に供給するガス供給源４０と、このガス供給源４０から処理室３１内部に供給されるガスの供給を制御するガス制御ユニット４１とを備えている。ガス制御ユニット４１においては、中央演算処理ユニット３５からの制御命令により、ガスの供給、停止及び流量調節が行える。なお、ガス供給源４０及びガス制御ユニット４１は、半導体製造システム３０の外部ユニットとして構築してもよい。
【００３５】
［半導体装置の製造方法］
次に、図１（Ａ）乃至図１（Ｃ）を用いて、ＩＧＦＥＴを備えた半導体装置の製造方法、さらに詳細にはゲート電極のドライエッチングプロセスを含むＩＧＦＥＴの製造方法を説明する。
【００３６】
（１）まず最初に、シリコン単結晶基板からなる半導体基板２を準備する（図１（Ａ）参照。）。ここで、半導体基板２はダイシング工程前の半導体ウェハの状態にある。
【００３７】
（２）半導体基板２の表面上の全域にゲート絶縁膜３を形成する。ゲート絶縁膜３には、例えば熱酸化法により成膜したシリコン酸化膜を実用的に使用することができる（図１（Ａ）参照。）。また、ゲート絶縁膜３には、シリコン窒化膜（Ｓｉ３Ｎ４）、オキシナイトライド膜等の単層膜、又はシリコン酸化膜、シリコン窒化膜、オキシナイトライド膜の少なくともいずれかを組み合わせた複合膜を使用することができる。
【００３８】
（３）ゲート絶縁膜３の表面上の全域にゲート電極層４Ａを成膜する（図１（Ａ）参照。）。ゲート電極層４Ａには、例えば化学的気相反応（ＣＶＤ）法により成膜したシリコン多結晶膜を実用的に使用することができる。ゲート電極層４Ａの膜厚は、膜厚測定ユニット３２に膜厚情報として格納される。また、ゲート電極層４Ａには、高融点金属膜、高融点金属シリサイド膜等の単層膜、又はシリコン多結晶膜上に高融点金属膜若しくは高融点金属シリサイド膜を積層した複合膜を使用することができる。
【００３９】
（４）図１（Ａ）に示すように、ゲート電極層４Ａの表面上に、ゲート電極形成領域以外の領域に開口を有するエッチングマスク５を形成する。エッチングマスク５には、フォトリソグラフィ技術により形成したフォトレジスト膜を実用的に使用することができる。
【００４０】
（５）図２に示す半導体製造システム３０の反応室３１内部に半導体基板２を搬送する。この反応室３１内部において第１の除去処理、すなわちゲート電極層（シリコン多結晶膜）４Ａの第１回目のドライエッチングを行う。第１の除去処理は、エッチングマスク５を使用し、ＨＢｒガスとＣｌ２ガスとの混合ガスによる反応性イオンエッチングにより、ゲート電極層４Ａの表面からその膜厚方向に向かってエッチングを行う（図１（Ｂ）参照。）。ここで、混合ガスはガス供給源４０からガス制御ユニット４１を通して処理室３１内部に供給される。また、図３に示すように、ゲート電極層４Ａの発光強度はリアルタイムでモニタリングされ、このモニタリングされた情報は終点検出ユニット３３に連続的に出力されている。
【００４１】
（６）ゲート電極層４Ａのエッチングが進行し、下地のゲート絶縁膜３の表面の一部が露出した段階において、図３に示すようにゲート電極層４Ａの発光強度が変化する。この発光強度の変化は終点検出ユニット３３においてエッチング終点として検出される。
【００４２】
終点検出ユニット３３は、エッチング終点が検出されると、中央演算処理ユニット３５を通してガス制御ユニット４１を制御し、混合ガスのＣｌ２の供給を停止し、第１の除去処理を終了させる。
【００４３】
さらに、終点検出ユニット３３は、第１の除去処理のエッチング終点時間を計測し、このエッチング終点時間の情報を中央演算処理ユニット３５に出力する。中央演算処理ユニット３５においては、エッチング終点時間の情報と膜厚測定ユニット３２に予め格納された膜厚情報とに基づきデータベース３４にアクセスし、エッチング終点時間に応じた、第２の除去処理のエッチング補正時間を算出する。
【００４４】
（７）上記第１の除去処理の終了直後に、中央演算処理ユニット３５からの命令により、ガス制御ユニット４１はＯ２ガス及びＮ２ガスの供給を行い、ＨＢｒガスとＯ２ガスとＮ２ガスとの混合ガスを使用した第２の除去処理すなわち第２回目のドライエッチングが開始される。この第２の除去処理により、ゲート絶縁膜３に対して高いエッチング選択比を確保した状態において、ゲート電極層４Ａの残査を取り除くことができる。
【００４５】
（８）前述の算出されたエッチング補正時間に基づき、中央演算処理ユニット３５はガス制御ユニット４１を制御し、すべてのガス供給を停止し、第２の除去処理を終了させる。この第２の除去処理の終了に伴い、ゲート電極層４Ａの残査はすべて取り除かれ、図１（Ｂ）に示すようにゲート電極４を形成することができる。さらに、エッチング補正時間に基づきゲート電極層４Ａの残査を取り除くようにしているので、ゲート絶縁膜３を必要以上にエッチングすることなく、ゲート絶縁膜３の膜厚を基板処理枚数に関係なく略均一にすることができる。
【００４６】
（９）エッチングマスク５を除去し、半導体製造システム３０を使用したゲート電極４のドライエッチングプロセスが終了した後、図１（Ｃ）に示すようにソース領域及びドレイン領域として使用される一対の半導体領域６を形成する。この半導体領域６の形成により、ＩＧＦＥＴを完成させることができる。そして、図示しないが、この後、電極、配線、保護膜等を形成することにより、本発明の第１の実施の形態に係る半導体装置１が完成する。
【００４７】
このような本発明の第１の実施の形態に係る半導体装置１の製造方法においては、第１の除去処理のエッチング終点を検出し、このエッチング終点時間に基づき第２の除去処理のエッチング時間を算出し決定している。この結果、第２の除去処理において、基板処理枚数の増加に伴う、ゲート絶縁膜３のエッチングレートの変動に影響されることなく、ゲート絶縁膜３の膜厚のばらつきを防止することができる。さらに、ゲート絶縁膜３の膜厚のばらつきを防止することができる結果、安定な電気的特性を有するＩＧＦＥＴを製作することができ、半導体装置１の製造上の歩留まりを向上することができる。
【００４８】
そして、本発明の第１の実施の形態に係る半導体製造システム３０においては、上記半導体装置１の製造方法を実現することができる。
【００４９】
（第２の実施の形態）
本発明の第２の実施の形態は、半導体装置の製造方法として、微細な素子分離構造を構築するシャロートレンチアイソレーション（ＳＴＩ）のドライエッチングプロセスへの適用例を説明するものである。なお、ドライエッチングプロセスにおいては、前述の図２に示す本発明の第１の実施の形態に係る半導体製造システム３０が使用される。
【００５０】
（１）まず最初に、シリコン単結晶基板からなる半導体基板１２を準備する（図６参照。）。
【００５１】
（２）引き続き、半導体基板１２の表面上の全域にシリコン酸化膜からなるゲート絶縁膜１３、シリコン非晶質（アモルファスシリコン）膜からなるゲート電極層１４Ａのそれぞれを順次成膜する。ここで、半導体製造システム３０の膜厚測定ユニット３２には、予めゲート電極層１４Ａの膜厚情報が格納される。
【００５２】
（３）図６に示すように、ゲート電極層１４Ａの表面上に、素子分離領域が開口されたエッチングマスク１５を形成する。エッチングマスク１５には、例えばフォトリソグラフィ技術及び反応性イオンエッチングを利用して開口パターンを形成したシリコン酸化膜を実用的に使用することができる。
【００５３】
（４）図２に示す半導体製造システム３０の処理室３１内部に半導体基板１２を搬送する。この反応室３１内部において第１の除去処理、すなわちゲート電極層１４Ａの第１回目のドライエッチングを行う。図７に示すように、第１の除去処理は、エッチングマスク１５を使用し、ＨＢｒ系ガスによる反応性イオンエッチングにより、ゲート電極層１４Ａの表面からその膜厚方向に向かってエッチングを行う。ここで、ＨＢｒ系ガスは半導体製造システム３０のガス供給源４０からガス制御ユニット４１を通して処理室３１内部に供給される。また、ゲート電極層１４Ａの発光強度はリアルタイムでモニタリングされ、このモニタリングされた情報は終点検出ユニット３３に連続的に出力されている。
【００５４】
（５）ゲート電極層１４Ａのエッチングが進行し、下地のゲート絶縁膜１３の表面の一部が露出した段階において、前述の図３に示すようにゲート電極層１４Ａの発光強度が変化する。この発光強度の変化は終点検出ユニット３３においてエッチング終点として検出される。
【００５５】
終点検出ユニット３３は、エッチング終点が検出されると、中央演算処理ユニット３５を通してガス制御ユニット４１を制御し、ＨＢｒ系ガスの供給を停止し、第１の除去処理を終了させる。
【００５６】
さらに、終点検出ユニット３３は、第１の除去処理のエッチング終点時間を計測し、このエッチング終点時間の情報を中央演算処理ユニット３５に出力する。中央演算処理ユニット３５においては、エッチング終点時間の情報と膜厚測定ユニット３２に予め格納された膜厚情報とに基づきデータベース３４にアクセスし、エッチング終点時間に応じた、第２の除去処理のエッチング補正時間を算出する。
【００５７】
（６）上記第１の除去処理の終了直後に、中央演算処理ユニット３５からの命令により、ガス制御ユニット４１は処理室３１にＣＦ４ガスの供給を行う。このＣＦ４ガスの供給により、図８に示すように、ゲート電極層１４Ａをエッチングマスクとして下地のゲート絶縁膜１３がドライエッチングにより除去される。ゲート絶縁膜１３は、ゲート電極層１４Ａに比べて薄い膜厚を有し、かつＩＧＦＥＴ等の素子特性に及ぼす影響が小さいので、一定の時間により取り除くことができる。
【００５８】
（７）ゲート絶縁膜１３を除去した後、中央演算処理ユニット３５からの命令により、ガス制御ユニット４１はＨＢｒガス、Ｏ２ガス及びＮ２ガスの供給を行い、この混合ガスを使用した第２の除去処理すなわち第２回目のドライエッチングが開始される。この第２の除去処理により、エッチングマスク１５、ゲート電極層１４Ａ、ゲート絶縁膜１３をエッチングマスクとして使用し、図９に示すように、半導体基板１２の表面からその深さ方向に伸びるトレンチ１６を形成することができる。
【００５９】
前述の算出されたエッチング補正時間に基づき、中央演算処理ユニット３５はガス制御ユニット４１を制御し、すべてのガス供給を停止し、第２の除去処理を終了させる。この第２の除去処理の終了に伴い、トレンチ１６を完成させることができる。トレンチ１６は、ゲート電極層１４Ａのエッチング終点時間に対応したエッチング補正時間により形成されているので、基板処理枚数に関係なくエッチング量が略一定で、略均一な深さで形成される。
【００６０】
（８）エッチングマスク１５を除去し、半導体製造システム３０を使用したシャロートレンチアイソレーションのドライエッチングプロセスが終了した後、図示しないが、トレンチ１６内部に絶縁体を埋設することによりシャロートレンチアイソレーションを完成させることができる。そして、図示しないが、この後、ＩＧＦＥＴ等の素子、電極、配線、保護膜等を形成することにより、本発明の第２の実施の形態に係る半導体装置が完成する。
【００６１】
このような本発明の第２の実施の形態に係る半導体装置の製造方法においては、第１の除去処理のエッチング終点を検出し、このエッチング終点時間に基づき第２の除去処理のエッチング時間を算出し決定している。この結果、第２の除去処理において、基板処理枚数の増加に伴う、半導体基板１２のエッチングレートの変動に影響されることなく、トレンチ１６の深さのばらつきを防止することができる。さらに、トレンチ１６の深さのばらつきを防止することができる結果、安定な電気的特性を有するシャロートレンチアイソレーションを製作することができ、半導体装置の製造上の歩留まりを向上することができる。
【００６２】
そして、半導体製造システム３０においては、上記半導体装置の製造方法を実現することができる。
【００６３】
（その他の実施の形態）
本発明は上記複数の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【００６４】
例えば、前述の第１及び第２の実施の形態において、第１及び第２の除去処理はいずれもドライエッチングプロセスであるが、第１、第２の除去処理の少なくともいずれか一方をケミカルメカニカルポリッシング（ＣＭＰ）プロセスにすることができる。具体的には、被研磨膜が溝内に埋め込まれた埋込構造を形成する際に、第１の除去処理により、溝外に堆積された被研磨膜が概ね除去されて下地が露出するジャストポリッシュとなるまで研磨を行い、この時の終点を検出して終点時間を計測する。次いで、この終点時間に応じて第２の除去処理としての被研磨膜のオーバーポリッシュの時間を決定し、第１の除去処理の場合とは組成の異なる研磨液或いは洗浄液等を使用し、被研磨面を処理することで溝外の下地上における被研磨膜の残査を完全に取り除き、溝内のみに被研磨膜が選択的に残置された埋込構造を得ることができる。すなわち、この場合も、被研磨膜がジャストポリッシュとなるまでの時間に基づき、被研磨膜のオーバーポリッシュの時間を算出し決定しているので、基板処理枚数の増加に伴う、研磨パッドの表面状態の変化等に起因した研磨レートの補正が可能となる。
【００６５】
さらに、例えばＣｕ等の配線材料を絶縁膜に形成した孔と配線溝に埋め込むデュアルダマシンプロセスのドライエッチングプロセスへの適用も可能である。具体的には、絶縁膜に対するヴィアプラグ用の孔の形成を第１の除去処理により行い、この時のエッチング終点を検出し、この終点時間に応じて第２の除去処理のエッチング時間を算出し決定する。なお、第１の除去処理の後、基板は、一旦、処理室から搬出され、第１の除去処理で使用されたエッチングマスクに代えて第２の除去処理のためのエッチングマスクを形成した上で、再度、処理室内部に搬入されてもよい。第２の除去処理においては、第１の除去処理の時とはエッチングガス組成を代えてヴィアプラグ用の孔が形成された絶縁膜の表面から膜厚方向の一部をエッチングにより除去し、配線を絶縁膜内に埋設するための配線溝をヴィアプラグ用の孔と接続するように形成する。このようにして形成された配線溝は基板処理枚数に関係なく略一定の深さを備え、結果的に配線の膜厚ばらつきを防止することができる。
【００６６】
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。従って、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【００６７】
【発明の効果】
本発明によれば、ドライエッチングプロセス等の除去プロセスにおいて除去量のばらつきを減少することができる半導体装置の製造方法を提供することができる。
【００６８】
さらに、本発明によれば、上記半導体装置の製造方法を実現可能な半導体製造システムを提供することができる。
【図面の簡単な説明】
【図１】（Ａ）乃至（Ｃ）は本発明の第１の実施の形態に係る半導体装置の工程断面図である。
【図２】本発明の第１の実施の形態に係る半導体製造システムの構成図である。
【図３】本発明の第１の実施の形態に係るエッチング時間と発光強度との関係を示す図である。
【図４】本発明の第１の実施の形態に係る基板処理枚数と終点時間とエッチングレートとの関係を示す図である。
【図５】本発明の第１の実施の形態に係る基板処理枚数と補正時間とエッチング量との関係を示す図である。
【図６】本発明の第２の実施の形態に係る半導体装置の工程断面図である。
【図７】図６に続く、半導体装置の工程断面図である。
【図８】図７に続く、半導体装置の工程断面図である。
【図９】図８に続く、半導体装置の工程断面図である。
【図１０】本発明の先行技術に係る半導体装置の第１の工程断面図である。
【図１１】図１０に続く、第２の工程断面図である。
【符号の説明】
１　半導体装置
２，１２　半導体基板
３，１３　ゲート絶縁膜
４　ゲート電極
４Ａ，１４Ａ　ゲート電極層
５，１５　エッチングマスク
６　半導体領域
１６　トレンチ
３０　半導体製造システム
３１　処理室
３２　膜厚測定ユニット
３３　終点検出ユニット
３４　データベース
３５　中央演算処理ユニット（ＣＰＵ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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