(57)【要約】【課題】ビットラインの駆動負荷を減少させ、駆動速度を向上させる。【解決手段】強誘電体メモリ装置が、階層化されたビットラインを含むメインセルアレイ、メインセルアレイとメインビットラインを共有する配置のローリダンダンシーセルアレイ、メインセルアレイとワードライン及びプレートラインを共有する配置の第１カラムリダンダンシーセルアレイ、ローリダンダンシーセルアレイとリダンダンシーワードライン及びリダンダンシープレートラインを共有し第１カラムリダンダンシーセルアレイとメインビットラインを共有する配置の第２カラムリダンダンシーセルアレイ、メインビットライン及びリダンダンシーメインビットラインをプルアップさせるメインビットラインプルアップ制御部並びにメインビットライン及びリダンダンシーメインビットラインをデータバスラインと連結させるカラム選択制御部を含む。【選択図】図５
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【特許請求の範囲】
【請求項１】
メインビットラインとサブビットラインに階層化された構造のビットラインを含むメインセルアレイ、
前記メインセルアレイと前記メインビットラインを共有するよう配置されたローリダンダンシーセルアレイ、
前記メインセルアレイとワードライン、及びプレートラインを共有するよう配置された第１カラムリダンダンシーセルアレイ、
前記ローリダンダンシーセルアレイとリダンダンシーワードライン、及びリダンダンシープレートラインを共有し、前記第１カラムリダンダンシーセルアレイとメインビットラインを共有するよう配置された第２カラムリダンダンシーセルアレイ、
第１制御信号によりメインビットライン、及び前記リダンダンシーメインビットラインをプルアップさせるメインビットラインプルアップ制御部、並びに
カラム選択信号により前記メインビットライン、及び前記リダンダンシーメインビットラインをデータバスラインと連結させるカラム選択制御部を含むことを特徴とする強誘電体メモリ装置。
【請求項２】
前記リダンダンシーメインビットラインはリダンダンシーバスラインを経てリダンダンシーセンスアンプと連結され、前記メインビットラインはメインバスラインを経てメインセンスアンプと連結されることを特徴とする請求項１に記載の強誘電体メモリ装置。
【請求項３】
前記メインセルアレイは
陽の電源と前記メインビットラインの間に連結され、第２制御信号により電流の流れを制御するメインビットライン負荷制御部、及び
前記メインビットラインプルアップ制御部と前記カラム選択制御部の間に一列に配列され、各々の両端で前記メインビットラインと連結される複数個のメインサブセルブロックを含むことを特徴とする請求項１に記載の強誘電体メモリ装置。
【請求項４】
前記メインサブセルブロックは、各々ワードライン及びプレートラインと連結された複数個の単位メモリセルが共通に連結されたサブビットライン、
ゲートに前記サブビットラインの第１端が連結され、ドレインに前記メインビットラインが連結された電流調節用の第１ＮＭＯＳトランジスタ、
ゲートに第３制御信号が連結され、ドレインに前記電流調節用のＮＭＯＳトランジスタのソースが連結されてソースに接地されている第２ＮＭＯＳトランジスタ、
ゲートに第４制御信号が連結され、ドレインに前記サブビットラインの第２端が連結されてソースに接地されている第３ＮＭＯＳトランジスタ、
ゲートに第５制御信号が連結され、ソースに前記サブビットラインの第２端が連結されてドレインに第６制御信号に連結される第４ＮＭＯＳトランジスタ、及び
ゲートに第７制御信号が連結され、ドレインに前記メインビットラインが連結されてソースが前記サブビットラインの第２端に連結される第５ＮＭＯＳトランジスタを含むことを特徴とする請求項３に記載の強誘電体メモリ装置。
【請求項５】
前記ローリダンダンシーセルアレイは、複数個のローリダンダンシーサブセルブロックを含むものであり、
前記ローリダンダンシーサブセルブロックは、各々の両端で前記メインビットラインと連結されることを特徴とする請求項４に記載の強誘電体メモリ装置。
【請求項６】
前記各々のローリダンダンシーサブセルブロックは前記メインサブセルブロックと同様の構造であり、前記メインサブセルブロックと同一の数の単位メモリセルを含み、所定の前記単位メモリセルに連結されたリダンダンシーワードライン及びリダンダンシープレートラインは接地されたことを特徴とする請求項５に記載の強誘電体メモリ装置。
【請求項７】
前記ローリダンダンシーサブセルブロックは、前記メインサブセルブロックと同様の構造であり、前記メインサブセルブロックに含まれた単位メモリセルの個数より少ない数の単位メモリセルを含み、前記ローリダンダンシーサブセルブロックに含まれたサブビットラインとグラウンドの間に連結されたキャパシタをさらに含むことを特徴とする請求項５に記載の強誘電体メモリ装置。
【請求項８】
前記第１カラムリダンダンシーセルアレイは、各々のリダンダンシーメインビットラインを含む複数個の第１単位セルアレイを含み、前記各々の第１単位セルアレイの構造は対応する前記メインセルアレイの構造と同様であることを特徴とする請求項７に記載の強誘電体メモリ装置。
【請求項９】
前記第２カラムリダンダンシーセルアレイは、各々前記第１単位セルアレイと前記リダンダンシーメインビットラインを共有する第２単位セルアレイを含み、前記各々の第２単位セルアレイの構造は対応する前記ローリダンダンシーセルアレイの構造と同様であることを特徴とする請求項７に記載の強誘電体メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、強誘電体メモリ装置に関し、特に、新しい構造のメモリセル及び前記新しいセル構造に適するよう設計されたリダンダンシー回路に関する。
【０００２】
【従来の技術】
一般に、強誘電体メモリ装置、すなわち、ＦＲＡＭはＤＲＡＭ程度のデータ処理速度を有し、電源のオフ時にもデータが保存される特性のため次世代記憶素子として注目されている（例えば、特許文献１、特許文献２、特許文献３、特許文献４、特許文献５及び特許文献６参照。）。
【０００３】
ＦＲＡＭは、ＤＲＡＭと殆ど類似の構造を有する記憶素子であり、キャパシタの材料に強誘電体を用いて強誘電体の特性である高い残留分極を利用したものである。このような残留分極特性により電界を除去してもデータが消滅しないのである。
【０００４】
図１は、一般的な強誘電体の特性のヒステリシスループを示すものである。図１に示されているように、電界により誘起された分極は電界を除去しても残留分極（又は自活分極）の存在により消滅せず、一定量（ｄ、ａ状態）を維持していることが分かる。強誘電体メモリセルは、ｄ、ａ状態をそれぞれ１、０に対応させて記憶素子に応用したものである。
【０００５】
図２は、強誘電体メモリの単位セルを示すものである。図２に示されているように、一方向にビットラインＢＬが形成され、ビットラインと交差する方向にワードラインＷＬが形成され、ワードラインに一定の間隔を置いてワードラインと同一の方向にプレートラインＰＬが形成され、ゲートはワードラインに連結され、ソースはビットラインに連結されるようトランジスタＴ１が形成され、２つの端子のうち第１の端子がトランジスタＴ１のドレインに連結され、第２の端子はプレートラインに連結されるよう強誘電体キャパシタＦＣ１が形成される。
【０００６】
図３は、図２に示された強誘電体メモリ素子のライトモードの動作を示すタイミング図であり、図４はリードモードの動作を示すタイミング図である。
先ず、図３に示されているライトモードの動作を説明する。外部から印加されるチップイネーブル信号ＣＳＢｐａｄがハイからローに活性化され、同時にライトイネーブル信号ＷＥＢｐａｄをハイからローに印加するとライトモードが開始される。次いで、ライトモードでアドレスディコーディングが開始されると、該当ワードラインに印加されるパルスが“ロー”から“ハイ”に遷移してセルが選択される。
選択されたセルにロジック値“１”を書き込むためには、ビットラインに“ハイ”信号を印加してプレートラインには“ロー”信号を印加し、セルにロジック値“０”を書き込むためには、ビットラインに“ロー”信号を印加してプレートラインには“ハイ”信号を印加する。
【０００７】
次に、図４に示されているリード動作を説明する。外部でチップイネーブル信号ＣＳＢｐａｄを“ハイ”から“ロー”に活性化させると、該当ワードラインが選択される前に全てのビットラインはイコライズ信号により“ロー”電圧に等電位化される。
そして、各ビットラインを非活性化させた後アドレスをディコーティングし、ディコーディングされたアドレスにより該当ワードラインには“ロー”信号が“ハイ”信号に遷移されて該当セルを選択する。選択されたセルのプレートラインに“ハイ”信号を印加し、強誘電体メモリに貯蔵されたロジック値“１”に相応するデータＱｓを破壊する。若し、強誘電体メモリにロジック値“０”が貯蔵されていれば、それに相応するデータＱｎｓは破壊されない。
【０００８】
このように破壊されたデータと破壊されないデータは、前述のヒステリシスループの原理により互いに異なる値を出力することになり、センスアンプはロジック値“１”又は“０”を感知することになる。すなわち、データが破壊された場合は図１のヒステリシスループでのようにｄからｆに変化する場合に該当し、データが破壊されない場合はａからｆに変化する場合に該当する。
【０００９】
したがって、一定時間が経過した後センスアンプがイネーブルされると、データが破壊された場合は増幅されてロジック値“１”を出力し、データが破壊されない場合は増幅されてロジック値“０”を出力する。このように、センスアンプでデータを増幅した後は元のデータに復元しなければならないので、該当ワードラインに“ハイ”信号を印加した状態でプレートラインを“ハイ”から“ロー”に非活性化させる。
【００１０】
【特許文献１】
米国特許第６，３７７，４９８号明細書
【特許文献２】
米国特許第６，３１７，３５５号明細書
【特許文献３】
米国特許第６，２０１，７４４号明細書
【特許文献４】
米国特許第６，２４０，００７号明細書
【特許文献５】
米国特許第６，０８４，８０７号明細書
【特許文献６】
米国特許第６，０５８，０５３号明細書
【００１１】
【発明が解決しようとする課題】
本発明では、強誘電体メモリ装置のビットラインをメインビットライン（ＭＢＬ）とサブビットライン（ＳＢＬ）に階層化し、メインビットライン（ＭＢＬ）に複数個のサブビットライン（ＳＢＬ）をスイッチを介して連結することにより、ビットラインの駆動負荷を一つのサブビットライン（ＳＢＬ）に該当する程度の負荷水準に減少させ、駆動速度を向上させることを目的とする。
さらに、本発明は前記のようなセル構造のメモリ装置のためのリダンダンシー回路を提供することを目的とする。
【００１２】
【課題を解決するための手段】
本発明による強誘電体メモリ装置（ＦＲＡＭ）は、メインセルアレイ、ローリダンダンシーセルアレイ、第１カラムリダンダンシーセルアレイ、第２カラムリダンダンシーセルアレイ、メインビットラインプルアップ制御部、及びカラム選択制御部を含む。
メインセルアレイは、メインビットラインとサブビットラインに階層化された構造のビットラインを含むメインセルアレイを含む。ローリダンダンシーセルアレイは、前記メインセルアレイと前記メインビットラインを共有するよう配置される。第１カラムリダンダンシーセルアレイは、前記メインセルアレイとワードライン及びプレートラインを共有するよう配置される。第２カラムリダンダンシーセルアレイは、前記ローリダンダンシーセルアレイとリダンダンシーワードライン、及びリダンダンシープレートラインを共有し、前記カラムリダンダンシーセルアレイとリダンダンシーメインビットラインを共有するよう配置される。メインビットラインプルアップ制御部は、第１制御信号によりメインビットライン、及び前記リダンダンシーメインビットラインをプルアップさせる。カラム選択制御部は、カラム選択信号により前記メインビットライン、及び前記リダンダンシーメインビットラインをデータバスと連結させる。
【００１３】
前記リダンダンシーメインビットラインは、リダンダンシーバスラインを経てリダンダンシーセンスアンプと連結され、前記メインビットラインはメインバスラインを経てメインセンスアンプと連結される。
【００１４】
前記メインセルアレイは陽の電源と前記メインビットラインの間に連結され、第２制御信号により電流の流れを制御するメインビットライン負荷制御部、及び前記メインビットラインプルアップ制御部と前記カラム選択制御部の間に一列に配列され、各々の両端で前記メインビットラインと連結される複数個のメインサブセルブロックを含んで構成される。
【００１５】
前記メインビットライン負荷制御部は、前記メインビットラインごとに一つずつ連結されるか、複数個が連結される。メインビットライン負荷制御部の複数個が連結される場合は、前記所定の個数のメインサブセルブロックごとに均一に配置される。
【００１６】
前記メインビットラインプルアップ制御部はゲートに前記第１の制御信号が入力され、ソースが陽の電源と連結されてドレインが前記メインビットラインに連結されたＰＭＯＳトランジスタで構成される。
【００１７】
前記カラム選択制御部はゲートに前記カラム選択制御信号が入力され、両端にそれぞれ前記データバスと前記メインビットラインが連結されたトランスミッションゲートで構成される。
【００１８】
前記メインビットライン負荷制御部はゲートに前記第２の制御信号が入力され、ソースが陽の電源と連結されてドレインが前記メインビットラインと連結されたＰＭＯＳトランジスタで構成される。
【００１９】
前記メインサブセルブロックは、それぞれワードライン及びプレートラインと連結された複数個の単位メモリセルが共通に連結されたサブビットライン、ゲートに前記サブビットラインの第１端が連結され、ドレインに前記メインビットラインが連結された電流調節用の第１のＮＭＯＳトランジスタ、ゲートに第３の制御信号が連結され、ドレインに前記電流調節用ＮＭＯＳトランジスタのソースが連結され、ソースが接地されている第２ＮＭＯＳトランジスタ、ゲートに第４の制御信号が連結され、ドレインに前記サブビットラインの第２端に連結され、ソースが接地されている第３のＮＭＯＳトランジスタ、ゲートに第５の制御信号が連結され、ソースに前記サブビットラインの第２端に連結され、ドレインに第６の制御信号に連結される第４のＮＭＯＳトランジスタ、及びゲートに第７の制御信号が連結され、ドレインに前記メインビットラインに連結され、ソースが前記サブビットラインの第２端に連結される第５のＮＭＯＳトランジスタを含んで構成される。
【００２０】
前記ローリダンダンシーセルアレイは複数個のローリダンダンシーサブセルブロックを含むものであり、前記ローリダンダンシーサブセルブロックは各々の両端で前記メインビットラインと連結されることを特徴とする。
【００２１】
前記各々のローリダンダンシーサブセルブロックは前記メインサブセルブロックと同様の構造であり、前記メインサブセルブロックと同一の数の単位メモリセルを含み、前記単位メモリセルに連結されたリダンダンシーワードライン及びリダンダンシープレートラインは接地される。
【００２２】
前記ローリダンダンシーサブセルブロックは、前記メインサブセルブロックと同様の構造であり、前記メインサブセルブロックに含まれた単位メモリセルの個数より少ない数の単位メモリセルを含み、前記ローリダンダンシーサブセルブロックに含まれたサブビットラインとグラウンドの間に連結されたキャパシタをさらに含む。
【００２３】
前記キャパシタはゲートが前記サブビットラインに連結され、ドレインとソースが接地されたＮＭＯＳトランジスタ、または前記キャパシタはゲートに接地され、ドレインとソースが前記サブビットラインに連結されたＮＭＯＳトランジスタ、または前記キャパシタはＰ電極が接地されＮ電極が前記サブビットラインに連結されたダイオード、または前記キャパシタは強誘電体キャパシタで構成される。
【００２４】
前記第１カラムリダンダンシーセルアレイは、各々のリダンダンシーメインビットラインを含む複数個の第１単位セルアレイを含み、前記各々の第１単位セルアレイの構造は対応する前記メインセルアレイの構造と同様であることを特徴とする。
【００２５】
前記第２カラムリダンダンシーセルアレイは、各々前記第１単位セルアレイと前記リダンダンシーメインビットラインを共有する第２単位セルアレイを含み、前記各々の第２単位セルアレイの構造は対応する前記ローリダンダンシーセルアレイの構造と同様であることを特徴とする。
【００２６】
【発明の実施の形態】
以下、図面を参考に本発明に係る実施の形態に対して詳しく説明する。
図５は、本発明による強誘電体メモリ（ＦＲＡＭ）に含まれた各構成要素等を示したブロック図である。本発明によりＦＲＡＭは、メインセルアレイ１２０、カラムリダンダンシーセルアレイ１３０、１４０、ローリダンダンシーセルアレイ１５０、メインビットラインプルアップ制御部１１０、及びカラム選択制御部１６０を含む。
【００２７】
カラムリダンダンシーセルアレイ１３０、１４０は、カラム選択制御部１６０、及びリダンダンシーカラム２１０を経てデータバス部２００と連結され、メインセルアレイ１２０はカラム選択制御部１６０、メインカラム２２０を経てデータバス２００と連結される。リダンダンシーカラム２１０は、データバス部２００及びリダンダンシーバス２４０を経てリダンダンシーセンスアンプアレイ部３１０と連結され、メインカラム２２０はデータバス部２００及びメインバス２３０を経て共通センスアンプアレイ部３００と連結される。
【００２８】
図６は、図５に示されたメインセルアレイ１２０とリダンダンシーセルアレイ１３０、１４０、１５０を詳しく示したブロック図である。メインセルアレイ１２０は、一つまたはそれ以上のメインビットライン負荷制御部１７０、及び複数個のメインサブセルブロック１８０を含む。
【００２９】
ローリダンダンシーセルアレイ１５０は、メインセルアレイ１２０とメインビットラインを共有するよう配置される。ローリダンダンシーセルアレイには、所定個数のリダンダンシーメモリセルが存在してメインセルアレイ１２０に含まれたセルが、ワードラインのフェイルにより正常的に動作しない場合これを取り替えることになる。
【００３０】
カラムリダンダンシーセルアレイは、メインセルアレイ１２０とワードライン及びプレートラインを共有する第１カラムリダンダンシーセルアレイ１３０と、ローリダンダンシーセルアレイ１５０とリダンダンシーワードライン、及びリダンダンシープレートラインを共有する第２カラムリダンダンシーセルアレイ１４０を含む。さらに、第２カラムリダンダンシーセルアレイ１４０は、第１カラムリダンダンシーセルアレイ１３０とリダンダンシーメインビットラインを共有する。
【００３１】
第１カラムリダンダンシーセルアレイ１３０は、メインセルアレイ１２０に含まれたセルがビットラインのフェイルのため動作しない場合これを救済する。第２カラムリダンダンシーセルアレイ１４０は、ローリダンダンシーセルに含まれたセルがビットラインのフェイルにより動作しない場合これを救済することになる。
【００３２】
図７は、図５に示されたメインビットラインプルアップ制御部１１０を示す図である。
メインビットラインプルアップ制御部１１０は、ゲートに制御信号（ＭＢＰＵＣ）が連結されてソースにＶｐｐまたはＶｃｃが連結され、ドレインがメインビットラインまたはリダンダンシーメインビットラインと連結されるＰＭＳＯトラインジスタで構成される。メインビットラインプルアップ制御部１１０は、プリチャージ動作でメインビットラインまたはリダンダンシーメインビットラインを“ハイ”レベルにプルアップする役割を果たす。
【００３３】
図８は、図５に示されたカラム選択制御部１６０を示す。カラム選択制御部１６０は、制御信号（ＣＳＮ、ＣＳＰ）によりメインビットライン（ＭＢＬ）及びリダンダンシーメインビットラインを、各々メインカラムライン及びリダンダンシーカラムラインと連結するトランスミッションゲートで構成される。
【００３４】
図９は、図６に示されたメインサブセルブロック１８０とメインビットライン負荷制御部１７０の回路図である。便宜上、メインサブセルブロック１８０は一つのみ示す。メインビットライン負荷制御部１７０は、ゲートに制御信号（ＭＢＬＣ）が連結されてソースは電源（ＶｐｐまたはＶｃｃ）と連結され、ドレインはメインビットライン１０と連結されるＰＭＯＳトランジスタで構成される。
【００３５】
制御信号（ＭＢＬＣ）が活性化された場合、メインビットライン負荷制御部１７０はメインビットライン１０の負荷役割を行う。メインビットライン１０の感知電圧は、メインビットライン負荷制御部１７０の負荷と電流レベルにより決定される。電流レベルは、トランジスタＮ１により決定される。メインビットライン負荷制御部１７０は、メインビットライン１０ごとに一つずつ連結される。しかし、実施形態によっては複数個のメインビットラインである負荷制御部１７０が、一つのメインビットラインと連結することができる。この時、各々のメインビットライン負荷制御部１７０は、一定の個数のメインサブセルブロック１８０ごとに一つずつ配置して駆動負荷を減少させる。
【００３６】
各々のメインサブセルブロック１８０は、サブビットライン２０、各々前記サブビットライン２０とワードライン（ＷＬ＜ｍ＞）、及びプレートライン（ＰＬ＜ｍ＞）に連結された複数個の単位メモリセル、ゲートにサブビットライン２０の第１端が連結されドレインがメインビットライン１０に連結された電流調節用ＮＭＯＳトランジスタＮ１、ゲートに制御信号（ＭＢＰＤ）が連結されてドレインが電流調節用ＮＭＯＳトランジスタＮ１のソースに連結され、ソースが接地されているＮＭＯＳトランジスタＮ２、ゲートに制御信号（ＳＢＰＤ）が連結されてドレインがサブビットライン２０の第２端に連結され、ソースが接地されているＮＭＳＯトランジスタＮ３、ゲートに制御信号（ＳＢＳＷ２）が連結されてソースがサブビットライン（ＳＢＬ）の第２端に連結され、ドレインが制御信号（ＳＢＰＵ）に連結されるＮＭＯＳトランジスタＮ４；及びゲートに制御信号（ＳＢＳＷ１）が連結されてドレインがメインビットライン１０に連結され、ソースがサブビットライン２０の第２端に連結されるＮＭＯＳトランジスタＮ５で構成される。
【００３７】
メインビットライン１０に含まれた複数個のサブビットライン２０は一時点に一つのみ活性化されるので、メインビットラインの駆動負荷は一つのサブビットライン２０を駆動する水準に減少することになる。サブビットライン２０は、ＳＢＳＷ１によりメインビットライン１０と連結される。
【００３８】
プルダウンＮＭＯＳトランジスタＮ３の調整信号であるＳＢＰＤ信号が活性化すると、サブビットライン２０の電位はグラウンドレベルに調整される。ＳＢＰＵ信号は、サブビットライン２０に供給する電源電圧を調整する信号である。ＳＢＳＷ１はメインビットラインＭＢＬとサブビットラインＳＢＬの間の信号流れを制御し、ＳＢＳＷ２はＳＢＰＵとサブビットラインＳＢＬの間の信号流れを制御する。サブビットラインＳＢＬには、複数個の単位セル等が連結されている。サブビットライン２０には、複数個の単位セル等が連結されている。サブビットライン２０はＮＭＯＳトランジスタＮ１のゲートに連結され、メインビットライン１０の感知電圧を調節するようになっている。
【００３９】
図１０は、図９に示されたＦＲＡＭのライト動作時のタイミング図である。
ｔ２、ｔ３区間は感知区間であり、ｔ４区間はセルフブースティングのための準備期間である。セルフブースティングに対しては以下で説明する。ｔ５区間は“ハイ”を用いる区間であり、ｔ６区間は“ロー”レベルを用いる区間である。“ハイ”を用いる場合は、ｔ６区間は不要になる。
【００４０】
セルに記録された信号のレベルを感知する原理は次の通りである。セルのデータが“ハイ”であれば、サブビットライン２０、ＳＢＬの電圧も“ハイ”レベルになるので、ＮＭＯＳトランジスタＮ１に流れる電流が大きくなってレファレンスレベルよりメインビットライン１０、ＭＢＬの電圧が低くなる。逆に、セルのデータが“ロー”であればサブビットライン２０の電圧も“ロー”レベルになるので、ＮＭＯＳトランジスタＮ１に流れる電流が小さくなってレファレンスレベルよりメインビットライン１０の電圧が高くなる。このようにして、セルに貯蔵されたデータを感知することができるようになる。
【００４１】
ｔ４区間は、セルフブースティングのための準備期間である。ＳＢＰＵが“ロー”に維持される状態でＳＢＳＷ２を“ハイ”に作ると、トランジスタＮ４のゲートとソース、またはドレインの間の寄生キャパシタに電荷が充電される。この時ｔ５区間でＳＢＰＵを“ハイ”にすると、前記充電された電荷による電位差ほどＳＢＳＷ２、サブビットライン２０、及びワードライン（ＷＬ＜ｉ＞）の電位が一般の“ハイ”レベルより上位の電位にブースティングされる。ｔ５区間では、セルに“１”が自動に貯蔵される。
【００４２】
もし、入出力バァファを介しメインビットライン１０に提供された値が“０”であればＳＢＳＷ１を活性化し、ＳＢＳＷ２を非活性化した後プレートライン（ＰＬ＜ｉ＞）の電位をハイにすればサブビットライン２０の電位も“０”となるので、セルに貯蔵されていた電荷がサブビットラインに移動しながらセルに“０”が書き込まれる（区間ｔ６）。
【００４３】
図１１は、図９に示されたメインサブセルブロックのリード動作を示すタイミング図である。
ｔ２、ｔ３区間は感知区間であり、ｔ５区間は“１”レベルを用いる区間である。ｔ６区間は、“０”レベルをリストアする区間である。若し、元来セルに書き込まれたデータが“１”であれば、“０”レベルをリストアする区間は不要になる。
【００４４】
ｔ２〜ｔ４区間の動作は、図１０に対する説明と同様である。但し、リード動作後にはリスタア動作が行わなければならないが、ｔ５、ｔ６区間がリストアを行う。ところが、ｔ５区間では元来貯蔵されていた値が“１”であるか“０”であるかに係らず、“１”をリストアする。“０”は、ｔ６区間でリストアされる。リストア動作とは、臨時に貯蔵されたリードデータをメモリセルに再び書き込む動作を意味する。リストア動作は実質的に書き込み動作と同様なので、詳細な説明は省略する。
【００４５】
図１２は、本発明による強誘電体メモリ装置においてフェイルビットセルの救済方法を示す図面である。フェイルローが発生すると、ローリダンダンシーセルアレイ１５０を利用してフェイルローを救済する。フェイルカラムが発生すると、カラムリダンダンシーセルアレイ１３０、１４０を利用してフェイルカラムを救済する。
【００４６】
図１３は、フォールディッドビットライン構造の第１カラムリダンダンシーセルアレイ１３０、１３０’の部分を示したものである。フォールディッドビットライン構造では、一対のリダンダンシーメインビットライン１０、１０’が一つのカラムアドレスに対応する。各々のリダンダンシーメインビットライン１０、１０’には、同様のカラムアドレスを有するセル等の半数に該当するセル等がプレートラインを共通にして互いにジグザグ形態に配置される。具体的には、ワードラインＷＬ＜０＞とワードラインＷＬ＜１＞の各々には、プレートラインＰＬ＜０＞を共通にするメモリセルが一つずつ連結される。二つのメモリセルのうち一つは、リダンダンシーメインビットライン１０’に連結されたリダンダンシーサブビットライン２０’と連結され、残りの一つはリダンダンシーメインビットライン１０に連結されたリダンダンシーサブビットライン２０と連結される。残りのセル等も類似な方式に連結される。従って、プレートラインの個数は、ワードライン数の半となる。
【００４７】
第１カラムリダンダンシーセルアレイ１３０、１３０’は、救済対象であるメインセルアレイ１２０と同一の構造を有することになる。リダンダンシーセルはメインセルと同時に動作するが、フェイルに判明されたセルに対してはリダンダンシーセルとデータを交換し、そうではない場合にはメインセルとデータを交換する。従って、図１３に示したように、救済対象のメインセルとリダンダンシーセルは制御信号（ＭＢＰＤ，ＳＢＳＷ１，ＳＢＳＷ２）を共有することになる。但し、フォールディッドビットライン構造では左側及び右側二つのリダンダンシーメインビットライン１０、１０’が一対を成すので、メインセルで利用するＳＢＳＷ２＿ＬとＳＢＳＷ２＿Ｒは各々リダンダンシーセルで利用するＳＢＳＷ２＿ＬとＳＢＳＷ２＿Ｒに対応する。
【００４８】
図１４は、オープンビットライン構造の第１カラムリダンダンシーセルアレイ１３０、１３０’を示す。オープンビットライン構造では、一つのカラムアドレスに一つのメインビットラインが対応する。従って、同一のカラムアドレスを有する全てのセル等は、一つのメインビットラインに連結される。フォールディッドビットライン構造と比較すると、オープンビットライン構造で一つのメインビットラインは、フォールディッドビットライン構造で二つのメインビットラインに該当する。フォールディッドビットライン構造と同様に、第１カラムリダンダンシーセルアレイ１３０、１３０’は、メインセルアレイ１２０と制御信号ＳＢＳＷ１、ＳＢＳＷ２、ＭＢＰＤを共有する。
【００４９】
本実施の形態で第１カラムリダンダンシーセルアレイ１３０、１３０’はメインセルアレイ１２０の構造と同様であり、第２カラムリダンダンシーセルアレイ１４０は対応するローリダンダンシーセルアレイ１５０の構造と同様である。
【００５０】
図１５及び図１６は、図５に示されたローリダンダンシーセルアレイ１５０、１５０’の構造の第１実施形態を示す。図１５はフォールディッドビットライン構造のセルアレイであり、図１６はオープンビットライン構造のセルアレイを示す。
本実施形態で基本的にローリダンダンシーセルアレイ１５０、１５０’に含まれたサブセルブロックの構造は、メインサブセルブロックの構造と完全に同様である。ローリダンダンシーセルアレイ１５０、１５０’も、複数個のサブセルブロックで構成することができる。本実施形態ではリダンダンシーセル内で用いないワードライン及びプレートライン等は、すべてグラウンドに接地させる。
本実施形態のようにリダンダンシーセルアレイの構造をメインセルアレイの構造と同様にすることにより、駆動負荷の影響が同様になり制御動作が簡単になる。本実施形態では、有効なローリダンダンシーセルが多いときに効率的な方法である。
【００５１】
図１７及び図１８は、図５に示されたローリダンダンシーセルアレイ１５０、１５０’の構造の第２実施形態を示す。図１７はフォールディッドビットライン構造のセルアレイであり、図１８はオープンビットライン構造のセルアレイを示す。
本実施形態でローリダンダンシーセルアレイ１５０、１５０’に含まれたセルブロックの構造は、メインセルアレイ１２０に含まれたメインサブセルブロックの構造と完全に同様である。但し、本実施形態では第１実施形態と別に、用いないセルの代りに等価容量のキャパシタ１９０を用いる。本実施形態では、キャパシタとしてＮＭＯＳトランジスタを用いてメインセルと同様の負荷を有するよう調節する。ＮＭＳＯトランジスタのゲートは単位面積当りキャパシタンスが大きいので、リダンダンシーセルアレイの面積を減らすことができる効果がある。この時、ＮＭＯＳトランジスタのゲートはサブビットライン２０、２０’に連結され、ドレインとサースは接地する。
【００５２】
図１９及び図２０は、図５に示されたローリダンダンシーセルアレイ１５０、１５０’の構造の第３実施形態を示す。図１９はフォールディッドビットライン構造のセルアレイであり、図２０はオープンビットライン構造のセルアレイを示す。
本実施形態は第２実施形態と同様であるが、ＮＭＯＳトランジスタ１９０の連結方式及び作用において差がある。ＮＭＯＳトランジスタ１９０のドレイン及びソースはサブビットライン２０、２０’に連結され、ゲートは接地される。メインセルアレイの単位セルに含まれたＮＭＯＳトランジスタ１９０のドレインは、サブビットライン２０と連結される。本実施形態でキャパシタに用いられる
ＮＭＯＳトランジスタ１９０のドレインは、メインサブセルブロックに含まれて単位セルに含まれたＮＭＯＳトランジスタ（図示省略）のようにサブビットライン２０、２０’と連結されるので、サブビットライン２０、２０’の電圧に対するキャパシタンスの依存性がメインセルアレイのサブビットライン２０の場合と類似になる。
【００５３】
図２１及び図２２は、図５に示されたローリダンダンシーセルアレイ１５０、１５０’の構造の第４実施形態を示す。図２１はフォールディッドビットライン構造のセルアレイであり、図２２はオープンビットライン構造のセルアレイを示す。
本実施形態で基本的にローリダンダンシーセルアレイ１５０、１５０’に含まれたサブセルブロックの構造は、メインセルアレイ１２０に含まれたメインサブセルブロックの構造と完全に同様である。但し、本実施形態では第１実施形態とは別に用いないセルの代りに等価容量を有するダイオード１９０を用いる。ダイオードのＮ＋（ｃａｔｈｏｄｅ）端は単位面積当りキャパシタンスが大きいので、これを利用すればリダンダンシーセルアレイの大きさを減らすことができる。ダイオードのＰ＋（ａｎｏｄｅ）端は接地させる。
【００５４】
図２３及び図２４は、図５に示されたローリダンダンシーセルアレイ１５０、１５０’の構造の第５実施形態を示す。図２３はフォールディッドビットライン構造のセルアレイであり、図２４はオープンビットライン構造のセルアレイを示す。
本実施形態で基本的にローリダンダンシーセルアレイ１５０に含まれたサブセルブロックの構造は、メインセルアレイ１２０に含まれたメインサブセルブロックの構造と完全に同様である。但し、本実施形態では第１実施形態とは別に、用いないセルの代りに等価容量の強誘電体キャパシタ１９０を用いる。強誘電体キャパシタは単位面積当りキャパシタンスが非常に大きいので、これを利用すればリダンダンシーセルアレイの大きさを減らすことができる。
【００５５】
さらに、第２カラムリダンダンシーセルアレイ１４０とローリダンダンシーセルアレイ１５０の関係は、第１カラムリダンダンシーセルアレイ１３０とメインセルアレイ１２０の関係と同様である。従って、第２カラムリダンダンシーセルアレイに関する詳細な説明は省略する。
【００５６】
【発明の効果】
本発明によりメインセルアレイと駆動特性が同様のリダンダンシーセルアレイを提供することができる。さらに、リダンダンシーセルアレイの大きさを減らすことにより、全体メモリのレイアウト面積を減らすことができる。
【図面の簡単な説明】
【図１】強誘電体物質の特性を示すヒステリシス曲線である。
【図２】基本的なＦＲＡＭセルの構成図である。
【図３】図２に示されたＦＲＡＭセルのリードライトタイミング図である。
【図４】図２に示されたＦＲＡＭセルのリードライトタイミング図である。
【図５】本発明に係るＦＲＡＭの構成を示すブロック図である。
【図６】図５に示されたメモリセルブロックの詳細構成図である。
【図７】図５に示されたメモリセルのビットラインプルアップ制御部である。
【図８】図５に示されたメモリセルのカラム選択制御部である。
【図９】図６に示されたメインビットライン負荷制御部、及びメインサブセルブロックの詳細構成図である。
【図１０】図９に示されたメインサブセルブロックのライトタイミング図である。
【図１１】図９に示されたメインサブセルブロックのリードタイミング図である。
【図１２】図６に示されたＦＲＡＭでリダンダンシーセルアレイを利用する救済方法を示す図面である。
【図１３】フォールディッドビットライン（ｆｏｌｄｅｄ  ｂｉｔ  ｌｉｎｅ）方式で構成した図５に示される第１カラムリダンダンシーセルアレイの構成図である。
【図１４】オープンビットライン（ｏｐｅｎ  ｂｉｔ  ｌｉｎｅ）方式で構成した図５に示される第１カラムリダンダンシーセルアレイの構成図である。
【図１５】図５に示されたローリダンダンシーセルアレイの第１実施形態である。
【図１６】図５に示されたローリダンダンシーセルアレイの第１実施形態である。
【図１７】図５に示されたローリダンダンシーセルアレイの第２実施形態である。
【図１８】図５に示されたローリダンダンシーセルアレイの第２実施形態である。
【図１９】図５に示されたローリダンダンシーセルアレイの第３実施形態を示す構成図である。
【図２０】図５に示されたローリダンダンシーセルアレイの第３実施形態を示す構成図である。
【図２１】図５に示されたローリダンダンシーセルアレイの第４実施形態を示す構成図である。
【図２２】図５に示されたローリダンダンシーセルアレイの第４実施形態を示す構成図である。
【図２３】図５に示されたローリダンダンシーセルアレイの第５実施形態を示す構成図である。
【図２４】図５に示されたローリダンダンシーセルアレイの第５実施形態を示す構成図である。
【符号の説明】
１０  メインビットライン
２０  サブビットライン
１１０  メインビットラインプルアップ制御部
１２０  メインセルアレイ
１３０  第１カラムリダンダンシーセルアレイ
１４０  第２カラムリダンダンシーセルアレイ
１５０  ローリダンダンシーセルアレイ
１６０  カラム選択制御部
１７０  メインビットライン負荷制御部
１８０  メインサブセルブロック
１９０  キャパシタ
Ｎ１  第１ＮＭＯＳトランジスタ
Ｎ２  第２ＮＭＯＳトランジスタ
Ｎ３  第３ＮＭＯＳトランジスタ
Ｎ４  第４ＮＭＯＳトランジスタ
Ｎ５  第５ＮＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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