(57)【要約】【課題】低電圧駆動の半導体素子への高電圧部の影響を効果的に緩和することができ、低電圧駆動の半導体素子の動作不良の発生を防止することができる半導体装置を提供する。【解決手段】１つのＩＣチップ１に高電圧駆動の半導体素子と低電圧駆動の半導体素子とが形成されている半導体装置において、上記ＩＣチップにおける上記高電圧駆動の半導体素子が形成された高電圧回路部２から上記ＩＣチップにおける上記低電圧駆動の半導体素子が形成された低電圧回路部３ヘ至る電気力線を抑制する電界抑制部７１ａ，７１ｂを、上記高電圧回路部上、上記低電圧回路部上、または少なくとも一部が上記ＩＣチップから離間した位置に存在するように配置した。【選択図】　　　　図１
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【特許請求の範囲】
【請求項１】
１つのＩＣチップに高電圧駆動の半導体素子と低電圧駆動の半導体素子とが形成されている半導体装置において、上記ＩＣチップにおける上記高電圧駆動の半導体素子が形成された高電圧回路部から上記ＩＣチップにおける上記低電圧駆動の半導体素子が形成された低電圧回路部ヘ至る電気力線を抑制する電界抑制部を、上記高電圧回路部上、上記低電圧回路部上、または少なくとも一部が上記ＩＣチップから離間した位置に存在するように配置したことを特徴とする半導体装置。
【請求項２】
上記電界抑制部は、接地電位あるいは上記高電圧回路部電位より低い電位に保持された導電体、または接地電位あるいは上記高電圧回路部電位より低い電位に保持された半導電体で構成されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
上記導電体で構成される電界抑制部をボンディングワイヤとし、高電圧回路部と低電圧回路部との境界に沿い、かつ、その少なくとも一部がＩＣチップから離間した位置に存在するように配置したことを特徴とする請求項２記載の半導体装置。
【請求項４】
上記導電体で構成される電界抑制部をボンディングワイヤとし、高電圧回路部または低電圧回路部を覆うように配置したことを特徴とする請求項２記載の半導体装置。
【請求項５】
上記導電体で構成される電界抑制部をボンディングワイヤとし、高電圧回路部と他の高電圧回路とを接続する高電圧導入用ボンディングワイヤに沿って配置したことを特徴とする請求項２記載の半導体装置。
【請求項６】
上記導電体で構成される電界抑制部をフレームとし、高電圧回路部と低電圧回路部との境界に沿い、かつ、その少なくとも一部がＩＣチップから離間した位置に存在するように配置したことを特徴とする請求項２記載の半導体装置。
【請求項７】
上記導電体で構成される電界抑制部をフレームとし、高電圧回路部または低電圧回路部を覆うように配置したことを特徴とする請求項２記載の半導体装置。
【請求項８】
上記導電体または半導電体で構成される電界抑制部を、高電圧回路部と低電圧回路部との境界に沿って壁状に配置したことを特徴とする請求項２記載の半導体装置。
【請求項９】
上記電界抑制部は、ＩＣチップにおける高電圧回路部および低電圧回路部をそれぞれ覆う誘電体で構成され、上記低電圧回路部を覆う誘電体の誘電率を上記高電圧回路部を覆う誘電体の誘電率よりも大きな値としたことを特徴とする請求項１記載の半導体装置。
【請求項１０】
上記低電圧回路部を覆う誘電体および上記高電圧回路部を覆う誘電体の何れか一方が封止材であることを特徴とする請求項９記載の半導体装置。
【請求項１１】
上記電界抑制部は、ＩＣチップと封止材間に配置されてＩＣチップにおける高電圧回路部および低電圧回路部をそれぞれ覆う誘電体で構成され、上記高電圧回路部および低電圧回路部を覆う誘電体の誘電率を上記封止材の誘電率よりも大きな値としたことを特徴とする請求項１記載の半導体装置。
【請求項１２】
高電圧回路部と他の高電圧回路とを接続する高電圧導入用ボンディングワイヤは、電気絶縁性の被膜で覆われていることを特徴とする請求項１ないし１０の何れかに記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関するものであり、特に、１つのＩＣチップに高電圧駆動の半導体素子と低電圧駆動の半導体素子とが形成された半導体装置に関するものである。
【０００２】
【従来の技術】
１つのＩＣチップに高電圧駆動の半導体素子と低電圧駆動の半導体素子とが形成されている場合、高電圧駆動の半導体素子に高電圧が印加されると、その周辺の低電圧駆動の半導体素子に高電界が印加されることになり、その影響で低電圧駆動の半導体素子が動作不良を起こすことがあるという問題点があった。
【０００３】
このような問題点を解決するための従来の半導体装置として、例えば、図２２（ａ）、（ｂ）に示されるものが有った（例えば、特許文献１参照）。図２２（ａ）はチップの平面図、（ｂ）は（ａ）のＢ−Ｂ’線断面図である。
図２２において、１はシリコンチップであり、このシリコンチップ１にはソース、ドレイン、ゲート電極およびソース、ドレインからのびる配線が形成され、その上面は絶縁膜で覆われている。破線で示すチップ周辺部の領域２に高電圧駆動の半導体素子が、また、その他の領域３に低電圧駆動の半導体素子がそれぞれ形成されている。４ａ〜４ｋは高電圧駆動の半導体素子が形成された高耐圧部のアルミニウムボンディングパッド、５ａ〜５ｆは低電圧駆動の半導体素子が形成された低耐圧部のアルミニウムボンディングパッド、６ａ〜６ｃはアルミニウム接地ライン（配線）である。
【０００４】
７はアルミニウム配線であり、上記高耐圧部の領域２と低耐圧部の領域３との境界部に沿うようにかつ少なくとも一方の領域を実質的に取り囲むように形成されており、それ自体アルミニウム接地ライン６ａ〜６ｃとも接続され、しかもその一端は接地されるべきパッド５ｅに接続されている。８はアルミニウムボンディングパッド４ａ〜４ｋ，５ａ〜５ｆおよびアルミニウム配線６ａ〜６ｃ，７を含むシリコンチップ１の上面を覆う絶縁保護膜であり、この絶縁保護膜８の上面がレジン９で覆われる。アルミニウムボンディングパッド４ａ〜４ｋ，５ａ〜５ｆ上が開口されているのはもちろんであるが、ここでは、アルミニウム配線６ａ〜６ｃ，７上も開口されている。
１０ａ，１０ｂはボンディングワイヤである。
【０００５】
このように、シリコンチップ１上の絶縁保護膜８下に、高電圧駆動の半導体素子と低電圧駆動の半導体素子との境界部に沿って導電層７を設けると共に、この導電層７を半導体素子の接地ライン６ａ〜６ｃと接続し、さらにこの導電層７および接地ライン６ａ〜６ｃ上の絶縁保護膜８を開口することにより、高耐圧部のパッド４ａ〜４ｋの高電圧が、低耐圧部のパッド５ａ〜５ｆに影響しないようにしている。
【０００６】
【特許文献１】
特開昭５２−１０４０６１号公報（第１−３頁、第３図および第４図）
【０００７】
【発明が解決しようとする課題】
しかしながら，本発明者らが更なる研究を重ねた結果、上記従来例のようにＩＣチップ１上の配線パターンとして高電圧領域と低電圧領域との間に接地帯（導電層７）を設けただけでは、低電圧駆動の半導体素子への高電圧部の影響を緩和する効果はあまり期待できず、特に、高電圧駆動の半導体素子に例えば５００Ｖ〜１２００Ｖというような高電圧が印加される場合には、低電圧駆動の半導体素子への高電圧部の影響は避け難いということが分かった。
【０００８】
本発明は、上記のような従来のものの問題点を解決するためになされたものであり、１つのＩＣチップに高電圧駆動の半導体素子と低電圧駆動の半導体素子とが形成されている場合に、低電圧駆動の半導体素子への高電圧部の影響を効果的に緩和することができ、低電圧駆動の半導体素子の動作不良の発生を防止することができる半導体装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】
本発明に係る半導体装置は、１つのＩＣチップに高電圧駆動の半導体素子と低電圧駆動の半導体素子とが形成され、上記ＩＣチップが電気絶縁性の封止材により覆われている半導体装置において、上記ＩＣチップにおける上記高電圧駆動の半導体素子が形成された高電圧回路部から上記ＩＣチップにおける上記低電圧駆動の半導体素子が形成された低電圧回路部ヘ至る電気力線を抑制する電界抑制部を、上記高電圧回路部上、上記低電圧回路部上、または少なくとも一部が上記ＩＣチップから離間した位置に存在するように配置したものである。
【００１０】
【発明の実施の形態】
実施の形態１．
図１は本発明の実施の形態１による半導体装置の要部の構成を示す図であり、（ａ）は平面図、（ｂ）は（ａ）のＢ−Ｂ線断面図である。なお、断面図におけるハッチングは省略している。図１において、１はＩＣチップである。２は高電圧駆動の半導体素子が形成された高電圧回路部（高電圧領域）であり、その他の領域３に低電圧駆動の半導体素子が形成されており、低電圧回路部（低電圧領域）となっている。このように、１つのＩＣチップ１に、高電圧駆動の半導体素子と低電圧駆動の半導体素子とが形成されている。
なお、本発明で言う高電圧とは、例えば特許文献１に６０〜７０Ｖと記載されているように６０Ｖ以上の電圧であり、近年更なる高電圧化が進んでおり、６００〜１２００Ｖ、さらには１７００Ｖ以上である場合もある。また、低電圧とは、例えば特許文献１に十数Ｖと記載されているように２０Ｖよりも小さい電圧であり、例えば５〜１２Ｖ程度であるが、高電圧の程度によっては２０Ｖ以上のこともある。
【００１１】
４は高電圧回路部２とは異なる他の高電圧回路である外部高電圧回路（図示せず）に接続された高電圧導入用リードフレーム、５ａ，５ｂは接地された接地リードフレーム、６１，６２はＩＣチップ１の表面にボンディングワイヤを接続し固定するためのパッドである。
７１ａ，７１ｂは接地電位に保持された導電体に相当する電界緩和用ボンディングワイヤであり、高電圧回路部２から低電圧回路部３ヘ至る電気力線を抑制する電界抑制部を構成している。電界緩和用ボンディングワイヤ７１ａ，７１ｂは、高電圧回路部２と低電圧回路部３との境界、すなわち高電圧駆動の半導体素子と低電圧駆動の半導体素子との境界に沿い、かつその少なくとも一部がＩＣチップ１から離間した位置に存在するように、ＩＣチップ１に対して３次元的に配置され、リードフレーム５ａ，５ｂを介して接地されている。１０はリードフレーム４とパッド６１とを接続し、外部高電圧回路と高電圧回路部２とを接続する高電圧導入用ボンディングワイヤである。１５はダイパッドである。
【００１２】
なお、図１は本発明を説明するのに必要な部材のみを記載しており、その他の部材は記載を省略している。これは以下の各実施の形態においても特に断らないが同様である。
一般的には、例えば、ＩＣチップ１はダイパッド１５に載置され固定されており、高電圧回路部２および低電圧回路部３のそれぞれに高電圧導入用ボンディングワイヤ１０および低電圧導入用ボンディングワイヤを介して高電圧導入用リードフレーム４および低電圧導入用リードフレームが接続されている。また、ＩＣチップ１（高電圧回路部２および低電圧回路部３のパッド６１，６２、電界緩和用ボンディングワイヤ７１ａ，７１ｂ、高電圧導入用ボンディングワイヤ１０、低電圧導入用ボンディングワイヤなどを含む。）はモールド樹脂やゲルなどの電気絶縁性の封止材で覆われている。また、例えば、１つのＩＣチップに高電圧駆動の半導体素子と低電圧駆動の半導体素子とが形成される場合には、高電圧回路部２の周囲には低電圧回路部３との素子分離のためのガードリングを設けるのが一般的であるが、ここでは記載を省略している。しかしながら、例えばＩＣチップ１が封止材で覆われている場合に限定される実施の形態のように、特定の実施の形態を除き、必ずしもこれらの部材が揃っていなくても本発明は実施可能である。
【００１３】
外部高電圧回路からの高電圧信号は高電圧導入用ボンディングワイヤ１０とパッド６１を伝わり高電圧回路部２に入力される。この際、高電圧回路部２（高電圧導入用ボンディングワイヤ１０も含む。）周辺部分には高電圧印加による高電界が発生し、低電圧回路部３内の半導体素子の動作に悪影響を及ぼす場合がある。
【００１４】
本実施の形態では、このような高電圧部からその周辺の低電圧回路部３に達する高電界を低減させる目的で、電界緩和用ボンディングワイヤ７１ａ，７１ｂを、パッド６２と接地されたリードフレーム５ａ，５ｂ間にそれぞれ設置することにより、接地電位に保持された電界緩和用ボンディングワイヤ７１ａ，７１ｂが高電圧部と低電圧駆動の半導体素子との境界に沿い、かつその少なくとも一部がＩＣチップ１から離間した位置（ＩＣチップ１から所定の高さ）に存在するように配置している。
【００１５】
これにより、以下で図３および４を基に詳細に説明するように、高電圧回路部２から発生し低電圧回路部３に向かう電気力線を、接地電位に保持された電界緩和用ボンディングワイヤ７１ａ，７１ｂで効果的に集束させることができるため、低電圧回路部３において高電圧回路部２の影響で高電界となるのを緩和できる。従って、低電圧回路部３内の半導体素子動作への悪影響を防ぎ、低電圧回路部３内の半導体素子を保護することができる。
【００１６】
以下、上記のように配置された電界緩和用ボンディングワイヤ７１ａ，７１ｂの作用について詳細に説明する。図２に平面図で示すような、高電圧駆動の半導体素子と低電圧駆動の半導体素子とが１つのＩＣチップ１に形成されている半導体装置をモデルとして、ＩＣチップ１上の直線ＡＢ上での電界強度を計算した結果の一例を図３に示す。
図３は、本発明者らが、ＩＣチップ１上のある直線（直線ＡＢ）上での電界強度を、電界緩和用ボンディングワイヤ７１ａ，７１ｂの高さすなわち電界緩和用ボンディングワイヤ７１ａ，７１ｂとＩＣチップ１表面との距離が０．２ｍｍ、０．１ｍｍ、０ｍｍ（ＩＣチップ１面上）の場合、および電界緩和用ボンディングワイヤ７１ａ，７１ｂが無い場合についてそれぞれ計算した結果を示している。図３の縦軸は電界強度を表し、横軸は直線ＡＢをｘ軸上の線とし、Ａ点（ＩＣチップ１の端部）を原点とした場合の距離を表している。計算結果は、高電圧回路部２に６００Ｖを印加し、低電圧回路部３の表面の境界条件を接地とした場合の３次元静電場シミュレーションによるものである。
【００１７】
図３より、電界緩和用ボンディングワイヤ７１ａ，７１ｂが無い場合に比べて電界緩和用ボンディングワイヤ７１ａ，７１ｂが有る場合の方が電界強度は小さくなることが分かる。
これは、図４（ａ），（ｂ）にそれぞれ電界緩和用ボンディングワイヤ７１ａが無い場合と有る（電界緩和用ボンディングワイヤ７１ａとＩＣチップ１表面との距離：０．１ｍｍ）場合での３０Ｖの等電位線を示したように、高電圧回路部２から発生し低電圧回路部３に向かう電界（電気力線）を、接地電位に保持された電界緩和用ボンディングワイヤ７１ａに集束させることができるため、例えば３０Ｖの等電位線は接地電位に保持された電界緩和用ボンディングワイヤ７１ａが入るとＩＣチップ１における低電圧回路部３表面から遠ざかる、すなわち表面電界が低下するようになるためであると考えられる。
【００１８】
また、図３に示したように、接地電位に保持された電界緩和用ボンディングワイヤ７１ａ，７１ｂが有る場合ではその高さによって影響度が変化し、ＩＣチップ１面上の直線ＡＢ上における電界強度は、電界緩和用ボンディングワイヤ７１ａ，７１ｂの高さを０．２ｍｍから０．１ｍｍにすると電界緩和効果が増して直線ＡＢ上での電界値が減少するが、電界緩和用ボンディングワイヤ７１ａ，７１ｂをＩＣチップ１面上（高さ：０ｍｍ）に設定すると電界強度は逆に強くなり、電界緩和効果は低くなることが分かった。
これは、従来例のようなＩＣチップ１面上に２次元的に設置した接地配線パターンでは、高電圧領域２から発生している電気力線は接地電位に保持された配線の上を飛び越して低電圧領域３に到達しているためであり、これを防ぐためには、本実施の形態のように、接地電位に保持された電界緩和用ボンディングワイヤ７１ａ，７１ｂのような電界（電気力線）を集束させる部材を高電圧駆動の半導体素子と低電圧駆動の半導体素子との境界（高電圧回路部と低電圧回路部との境界）に沿って、かつ少なくとも一部がこれらの半導体素子が形成されたＩＣチップ１から離間した位置に存在するように、ＩＣチップ１に対して３次元的に設置すると効果的であるということが分かる。
【００１９】
なお、電界緩和用ボンディングワイヤ７１ａ，７１ｂの高さは、高電圧導入用ボンディングワイヤ１０の太さやチップ表面から一定の高さを保って張れる長さ（ワイヤボンディング機の能力）、樹脂封止を行うなら封止時の樹脂流動によるワイヤの変形との兼ね合いや、高電圧導入用ボンディングワイヤ１０及び高電圧回路部２と保護したい低電圧回路部３までの幾何学的距離関係等々の種々の条件に依存するが、概ねＩＣチップ１面よりの高さは０．４ｍｍ〜１ｍｍより低いのが望ましく、かつ０．０５ｍｍ程度以上であるのが望ましい。さらに、０．１ｍｍ以上であるのがより望ましい。電界緩和用ボンディングワイヤ７１ａ，７１ｂがＩＣチップ１面に接する程低くすると電気力線抑制効果は弱くなる。
また、電界緩和用ボンディングワイヤ７１ａ，７１ｂの直径は実現可能な限り太いものの方が、電気力線抑制効果が高くなるため望ましい。
【００２０】
また、図１では電界緩和用ボンディングワイヤ７１ａ，７１ｂを各々１本の線で描いているが、各々ＩＣチップ１面からの高さを変えて複数本ずつ設置すれば電気力線抑制効果はより高くなる。
【００２１】
また、図１ではリードフレーム５ａ，５ｂが接地されたリードフレームであるとして記載しているが、電界緩和用ボンディングワイヤ７１ａ，７１ｂが接地電位になるためには、例えばリードフレーム５ａ，５ｂが接地されていなくとも電界緩和用ボンディングワイヤ７１ａ，７１ｂのもう一端である低電圧回路部３内のパッド６２がＩＣチップ１内の配線パターンにて接地されていれば同様の効果を発揮する。
【００２２】
また、電界緩和用ボンディングワイヤ７１ａ，７１ｂは接地電位でなくても、高電圧導入用ボンディングワイヤ１０にかかる例えば６００Ｖ〜１２００Ｖといった高電圧に対して十分低い例えば５Ｖ〜１２Ｖといった低電位に保持されていても同様な効果が期待できる。
【００２３】
以上説明したように、本実施の形態によれば、導電体で構成される電界抑制部をボンディングワイヤ（電界緩和用ボンディングワイヤ７１ａ、７１ｂ）とし、高電圧回路部２と低電圧回路部３との境界に沿い、かつ、その少なくとも一部がＩＣチップ１から離間した位置に存在するように配置したので、高電圧回路部２から発生し低電圧回路部３に向かう電気力線を、接地電位に保持された電界緩和用ボンディングワイヤ７１ａ，７１ｂで効果的に集束させることができるため、低電圧回路部３において高電圧部の影響で高電界となるのを緩和することができる。従って、低電圧回路部３内の半導体素子動作への悪影響を防ぎ、低電圧回路部３内の半導体素子を保護することができる。
【００２４】
さらに、導電体で構成される電界抑制部を、ＩＣチップ１内の回路に接続されたパッド６２とリードフレーム５ａ間を接続する電界緩和用ボンディングワイヤ７１ａ、７１ｂとしたので、半導体装置製造工程におけるＩＣチップ１内の回路に接続されたパッドとリードフレーム間とを接続するワイヤボンディング工程において、その同一製造工程内で電界抑制部を形成することができるため、高電圧回路部２の高電界による低電圧回路部３への悪影響を、製造上わずかな工程数の増加のみで効率的に防止できる。また、電界抑制部形成のために新たに設置するパッドは数個のみ（実施の形態１では１個）であるのでＩＣチップ１の回路形成に使用できる有効面積を大きく減らすことがない。
【００２５】
また、高電圧回路部２から低電圧回路部３ヘ至る電気力線を抑制する電界抑制部を、接地電位あるいは高電圧回路部２電位より低い電位に保持された導電体で構成したので、簡単な構成で、高電圧回路部２から発生し低電圧回路部３に向かう電界（電気力線）を集束させることができる。
【００２６】
実施の形態２．
図５は本発明の実施の形態２による半導体装置の要部の構成を示す図であり、（ａ）は平面図、（ｂ）は（ａ）のＢ−Ｂ線断面図である。なお、断面図におけるハッチングは省略している。図５において、６２ａ〜６２ｉはパッド、７１は電界緩和用ボンディングワイヤである。
本実施の形態では、電界緩和用ボンディングワイヤ７１を複数本に分割して各パッド６２ａ〜６２ｉ間に取り付けている。
接地電位に保持された電界緩和用ボンディングワイヤ７１を、高電圧駆動の半導体素子と低電圧駆動の半導体素子との境界に沿い、かつその少なくとも一部がＩＣチップ１から離間した位置に存在するように設置する場合、図５に示す本実施の形態のように、複数のパッド６２ａ〜６２ｉを介してＩＣチップ１に取り付けてもよく、上記実施の形態１と同様の効果が得られる。
【００２７】
なお、電界緩和用ボンディングワイヤ７１の設置方法として、図６に断面図で示すように、数パッド毎にずらして分割された電界緩和用ボンディングワイヤ７１が一部ずつ重なるように複数本張り巡らす、といった変形例が考えられる。この構成によれば、高電圧駆動の半導体素子と低電圧駆動の半導体素子との境界に沿って、ＩＣチップ１からの高さの異なる複数の電界緩和用ボンディングワイヤを張り巡らすことができるので、より電界の遮蔽効果が高くなる。
【００２８】
なお、電界緩和用ボンディングワイヤ７１は、図１で示したのと同様にリードフレーム５ａ，５ｂに接続して接地電位または上記実施の形態１で説明した低電位に保持してもよいし、パッド６２ａ〜６２ｉを介してＩＣチップ１内の接地電位または上記低電位に接続してもよい。
【００２９】
実施の形態３．
図７は本発明の実施の形態３による半導体装置の要部の構成を示す図であり、（ａ）は平面図、（ｂ）は（ａ）のＢ−Ｂ線断面図である。なお、断面図におけるハッチングは省略している。図７において、５ａ〜５ｄは接地リードフレームである。
本実施の形態では、電界緩和用ボンディングワイヤ７１ａを接地リードフレーム５ａと５ｃで固定し、電界緩和用ボンディングワイヤ７１ｂを接地リードフレーム５ｂと５ｄで固定している。
【００３０】
電界緩和用ボンディングワイヤ７１ａ，７１ｂを、高電圧駆動の半導体素子と低電圧駆動の半導体素子との境界に沿って、かつその少なくとも一部がＩＣチップ１から離間した位置に存在するように設置する場合、図７に示す本実施の形態のように、電界緩和用ボンディングワイヤ７１ａを接地リードフレーム５ａと５ｃに接続し、電界緩和用ボンディングワイヤ７１ｂを接地リードフレーム５ｂと５ｄに接続してＩＣチップ１の上方に設置してもよく、上記実施の形態１と同様の効果に加えて、ＩＣチップ１上に電界緩和用ボンディングワイヤ７１ａ，７１ｂをボンディングするためのパッド（図１のパッド６２）を設けなくてよいので、このパッドのためにＩＣチップ１上の回路面積を減らさなくてよいという利点がある。
【００３１】
なお、各電界緩和用ボンディングワイヤ７１ａ，７１ｂの両端を固定するリードフレーム５ａ〜５ｄは、少なくともリードフレーム５ａと５ｃのいずれか一方およびリードフレーム５ｂと５ｄのいずれか一方が接地または低電位に接続されていればよい。
【００３２】
実施の形態４．
図８は本発明の実施の形態４による半導体装置の要部の構成を示す図であり、（ａ）は平面図、（ｂ）は（ａ）のＢ−Ｂ線断面図である。なお、断面図におけるハッチングは省略している。図８において、１５はダイパッドであり、接地されている。
本実施の形態では、電界緩和用ボンディングワイヤ７１ａと７１ｂをダイパッド１５上で固定している。
【００３３】
電界緩和用ボンディングワイヤ７１ａ，７１ｂを、高電圧駆動の半導体素子と低電圧駆動の半導体素子との境界に沿い、かつ少なくともその一部がＩＣチップ１から離間した位置に存在するように設置する場合、図８に示す本実施の形態のように、電界緩和用ボンディングワイヤ７１ａと７１ｂをダイパッド１５に接続してＩＣチップ１の上方に設置してもよく、上記実施の形態１と同様の効果に加えて、ＩＣチップ１上に電界緩和用ボンディングワイヤ７１ａ，７１ｂをボンディングするためのパッド（図１のパッド６２）を設けなくてよいので、このパッドのためにＩＣチップ１上の回路面積を減らさなくてよいという利点がある。
【００３４】
実施の形態５．
図９は本発明の実施の形態５による半導体装置の要部の構成を示す平面図で有る。図９において、７１ａ〜７１ｅは接地電位に保持された導電体に相当する電界緩和用ボンディングワイヤであり、上記各実施の形態と同様に、高電圧回路部２から低電圧回路部３ヘ至る電気力線を抑制制御する電界抑制部を構成している。
本実施の形態では、接地電位に保持された複数本の電界緩和用ボンディングワイヤ７１ａ〜７１ｅで、高電圧回路部２を覆っている。
【００３５】
このように構成されたものにおいて、高電圧回路部２を覆う接地電位に保持された電界緩和用ボンディングワイヤ７１ａ〜７１ｅは、高電圧回路部２から発生する電気力線を集束させる。このため、低電圧回路部３において高電圧回路部２の影響で高電界となるのを緩和できる。従って、低電圧回路部３内の半導体素子動作への悪影響を防ぎ、低電圧回路部３内の半導体素子を保護することができる。
【００３６】
なお、図１０に平面図で示すように、接地電位に保持された電界緩和用ボンディングワイヤ７１ａ〜７１ｈを網状に設置すれば電界の抑制効果はより高くなる。
【００３７】
また、接地電位に保持された電界緩和用ボンディングワイヤ７１ａ〜７１ｈを、高電圧回路部２を覆うように配置するのに、高電圧回路部２上ではＩＣチップ１から離間して配置してもよいし、ＩＣチップ１と電気絶縁性の膜を介して接するように配置してもよい。ＩＣチップ１から離間して配置する場合、電界緩和用ボンディングワイヤ７１ａ〜７１ｈのＩＣチップ１面よりの高さは、ボンディングワイヤの太さやＩＣチップ１表面から一定の高さを保って張れる長さ（ワイヤボンディング機の能力）、樹脂封止を行うなら封止時の樹脂流動によるワイヤの変形との兼ね合いや、高電圧回路部２と保護したい低電圧回路部３までの幾何学的距離関係等々の種々の条件に依存するが、概ね１ｍｍより低いのが望ましい。もちろん、ＩＣチップ１から離間して配置した場合にも、ＩＣチップ１と電界緩和用ボンディングワイヤ７１ａ〜７１ｈとの間にモールド樹脂などの封止材が介在してもよい。
【００３８】
なお、各電界緩和用ボンディングワイヤ７１ａ〜７１ｈは、図１で示したのと同様に接地リードフレームに接続して接地してもよいし、パッド６２ａ〜６２ｅを介してＩＣチップ１内の接地電位に接続してもよい。
また、接地電位に接続する代わりに、上記実施の形態１で説明したのと同様の低電位に接続してもよい。
【００３９】
実施の形態６．
図１１は本発明の実施の形態６による半導体装置の要部の構成を示す平面図である。図１１において、６２ａ〜６２ｇはパッド、７１ａ〜７１ｇは電界緩和用ボンディングワイヤである。
本実施の形態では、接地電位に保持された複数本の電界緩和用ボンディングワイヤ７１ａ〜７１ｇで、低電圧回路部３を覆っている。
【００４０】
このように構成されたものにおいて、低電圧回路部３を覆う接地電位に保持された電界緩和用ボンディングワイヤ７１ａ〜７１ｇは、高電圧回路部２から発生して低電圧回路部３へ向かう電気力線を集束させる。このため、低電圧回路部３において高電圧回路部２の影響で高電界となるのを緩和できる。従って、低電圧回路部３内の半導体素子動作への悪影響を防ぎ、低電圧回路部３内の半導体素子を保護することができる。
【００４１】
なお、各電界緩和用ボンディングワイヤ７１ａ〜７１ｇは、図１で示したのと同様に接地リードフレームに接続して接地してもよいし、パッド６２ａ〜６２ｇを介してＩＣチップ１内の接地電位に接続してもよい。
また、接地電位に接続する代わりに、上記実施の形態１で説明したのと同様の低電位に接続してもよい。
【００４２】
また、図１０に示したのと同様に、複数本の電界緩和用ボンディングワイヤを網状に設置すれば電界の抑制効果はより高くなるため、低電圧駆動の半導体素子の保護効果もより高くなる。
【００４３】
また、接地電位または低電位に保持された電界緩和用ボンディングワイヤ７１ａ〜７１ｇを、低電圧回路部３を覆うように配置するのに、低電圧回路部３上では、ＩＣチップ１から離間して配置してもよいし、ＩＣチップ１と電気絶縁性の膜を介して接するように配置してもよいのは、実施の形態５の場合と同様である。また、ＩＣチップ１から離間して配置する場合、電界緩和用ボンディングワイヤ７１ａ〜７１ｈのＩＣチップ１面よりの高さは、図１０の場合と同様に概ね１ｍｍより低いのが望ましい。
【００４４】
なお、上記実施の形態５および６では、接地電位または低電位に保持された複数本の電界緩和用ボンディングワイヤ７１ａ〜７１ｈで、高電圧回路部２および低電圧回路部３の何れか一方を覆ったが、高電圧回路部２と低電圧回路部３との両方を覆ってもよく、この場合にも、電界緩和用ボンディングワイヤ７１ａ〜７１ｈは、高電圧回路部２から発生した電気力線を集束させたり、集束させられずに低電圧回路部３へ向かう電気力線を変歪して低電圧回路部３へ到達する電気力線の量を低減したりする。このため、低電圧回路部３において高電圧回路部２の影響で高電界となるのを緩和できる。従って、低電圧回路部３内の半導体素子動作への悪影響を防ぎ、低電圧回路部３内の半導体素子を保護することができる。
【００４５】
なお、接地電位または低電位に保持された複数本の電界緩和用ボンディングワイヤ７１ａ〜７１ｈで、高電圧回路部２と低電圧回路部３との両方を覆う場合に、実施の形態３または実施の形態４で説明したのと同様に、電界緩和用ボンディングワイヤ７１ａ〜７１ｈを、接地または低電位に接続されたリードフレームまたはダイパッド１５に接続すれば、ＩＣチップ１上に電界緩和用ボンディングワイヤ７１ａ〜７１ｈをボンディングするためのパッド（図１のパッド６２）を設けなくてよいので、このパッドのためにＩＣチップ１上の回路面積を減らさなくてよいという利点がある。
【００４６】
なお、上記実施の形態５および６では何れも、複数本の電界緩和用ボンディングワイヤ７１ａ〜７１ｈを設置した例を示したが、電界緩和用ボンディングワイヤは最低１本のみでもよく、その下部にある低電圧駆動の半導体素子の保護効果はある。
【００４７】
実施の形態７．
図１２は本発明の実施の形態７による半導体装置の要部の構成を示す平面図である。
本実施の形態では、導電体で構成される電界抑制部をボンディングワイヤ（電界緩和用ボンディングワイヤ）７１とし、この電界緩和用ボンディングワイヤ７１を、高電圧回路部２と他の高電圧回路（外部高電圧回路）とを接続する高電圧導入用ボンディングワイヤ１０の低電位回路部３側で、高電圧導入用ボンディングワイヤ１０に沿って配置している。
なお、電界緩和用ボンディングワイヤ７１は、図１で示したのと同様に接地リードフレームに接続して接地してもよいし、パッド６２を介してＩＣチップ１内の接地電位に接続してもよい。また、接地電位に接続する代わりに、上記実施の形態１で説明したのと同様の低電位に接続してもよい。
【００４８】
このように構成されたものにおいて、高電圧導入用ボンディングワイヤ１０の低電位回路部３側で、高電圧導入用ボンディングワイヤ１０に沿って配置された電界緩和用ボンディングワイヤ７１は、高電圧導入用ボンディングワイヤ１０から発生して低電位回路部３に向かう電気力線を集束させる。このため、低電圧回路部３において高電圧導入用ボンディングワイヤ１０（高電圧部）の影響で高電界となるのを緩和できる。
【００４９】
一般に、高電圧導入用ボンディングワイヤ１０の直径は例えば、０．０３８ｍｍと細く、この部分に高電圧が印加されるため、高電圧導入用ボンディングワイヤ１０は特に高電界になる部材の１つである。そこで、上記各実施の形態で示したように、高電圧回路部２全体からの電気力線を抑制するのではなく、高電圧導入用ボンディングワイヤ１０からの電気力線を抑制するだけでも、低電圧回路部３への電気力線抑制効果が充分に得られる場合もある。
【００５０】
なお、本実施の形態の場合、高電圧導入用ボンディングワイヤ１０から発生する電気力線を電界緩和用ボンディングワイヤ７１側に向ける目的で、電界緩和用ボンディングワイヤ７１と高電圧導入用ボンディングワイヤ１０間の距離は、ＩＣチップ１から高電圧導入用ボンディングワイヤ１０までの高さより、高電圧導入用ボンディングワイヤ１０と電界緩和用ボンディングワイヤ７１間で絶縁破壊しない程度に短くした方が良い。
【００５１】
また、図１２のように、パッド６１と６２の位置を揃える（ＩＣチップ１端からパッド６１までの距離とマッド６２までの距離とを揃える）等の幾何学的配置の工夫により、低電圧回路部３での電界緩和効果はより大きくなる。
【００５２】
なお、図１２では、電界緩和用ボンディングワイヤ７１を、高電圧導入用ボンディングワイヤ１０に沿って配置するのに、高電圧回路部２と外部高電圧回路とを接続する高電圧導入用ボンディングワイヤ１０の低電位回路部３側に配置したが、これに限るものではなく、例えば高電圧導入用ボンディングワイヤ１０の反低電位回路部３側（低電位回路部３側と反対の側）や反ＩＣチップ１側（高電圧導入用ボンディングワイヤ１０の上方）など、他の位置に配置してもよい。この場合には、電界緩和用ボンディングワイヤ７１は、高電圧導入用ボンディングワイヤ１０から発生して低電位回路部３に向かう電気力線を集束させることにより歪めて低電圧回路部３へ到達する電気力線の量を低減する。このため、低電圧回路部３において高電圧導入用ボンディングワイヤ１０の影響で高電界となるのを緩和できる。
なお、電界緩和用ボンディングワイヤ７１は、高電圧導入用ボンディングワイヤ１０の低電位回路部３側または反低電位回路部３側に配置する場合には、高電圧導入用ボンディングワイヤ１０と平行かつＩＣチップ１面より同じ高さを保って相似形に設置するのが望ましい。高電圧導入用ボンディングワイヤ１０の上方に配置する場合には、電界緩和用ボンディングワイヤ７１のＩＣチップ１面よりの高さは、概ね１ｍｍより低いのが望ましい。
【００５３】
実施の形態８．
図１３は本発明の実施の形態８による半導体装置の要部の構成を示す図であり、（ａ）は平面図、（ｂ）は（ａ）のＢ−Ｂ線断面図である。なお、断面図におけるハッチングは省略している。図１３において、１６は接地電位に保持された導電体に相当するフレームであり、高電圧回路部２から低電圧回路部３ヘ至る電気力線を抑制する電界抑制部を構成している。フレーム１６は、高電圧回路部２と低電圧回路部３との境界、すなわち高電圧駆動の半導体素子と低電圧駆動の半導体素子との境界に沿い、かつＩＣチップ１から離間して、ＩＣチップ１に対して３次元的に配置され、リードフレーム５ａ，５ｂを介して接地されている。なお、フレーム１６とＩＣチップ１との間にはモールド樹脂などの封止材が介在することもある。
【００５４】
このように構成されたものにおいて、実施の形態１で説明したのと同様に、高電圧回路部２（高電圧導入用ボンディングワイヤも含む。）から発生し低電圧回路部３に向かう電気力線を、接地電位に保持された電界緩和用ボンディングワイヤ７１ａ，７１ｂで効果的に集束させることができるため、低電圧回路部３において高電圧部の影響で高電界となるのを緩和することができる。従って、低電圧回路部３内の半導体素子動作への悪影響を防ぎ、低電圧回路部３内の半導体素子を保護することができる。
【００５５】
さらに、本実施の形態では、フレーム１６を接地リードフレーム５ａと５ｂに接続してＩＣチップ１の上方に設置しているので、実施の形態１のように、ＩＣチップ１上に電界緩和用ボンディングワイヤ７１ａ，７１ｂをボンディングするためのパッド（図１のパッド６２）を設けなくてもよく、このパッドのためにＩＣチップ１上の回路面積を減らさなくてよいという利点がある。
【００５６】
なお、フレーム１６は接地電位に限らず実施の形態１で説明したのと同様の低電位に保持されていてもよく、したがって、フレーム１６の両端を固定するリードフレーム５ａと５ｂは、少なくともいずれか一方が接地または低電位に接続されていればよい。
なお、フレーム１６のＩＣチップ１面よりの高さは、実施の形態１で説明したのと同様に、概ね１ｍｍより低いのが望ましい。
【００５７】
実施の形態９．
図１４は本発明の実施の形態９による半導体装置の要部の構成を示す平面図であり、図１４において、５は接地リードフレームである。
本実施の形態では、接地電位に保持されたフレーム１６で高電圧回路部２の一部を覆っている。
【００５８】
このように構成されたものにおいて、高電圧回路部２を覆う接地電位に保持されたフレーム１６は、高電圧回路部２から発生する電気力線を吸収したり、高電圧回路部２から発生して低電圧回路部３へ向かう電気力線を集束させることにより歪めて低電圧回路部３へ到達する電気力線の量を低減したりする。このため、低電圧回路部３において高電圧回路部２の影響で高電界となるのを緩和できる。従って、低電圧回路部３内の半導体素子動作への悪影響を防ぎ、低電圧回路部３内の半導体素子を保護することができる。
【００５９】
さらに、本実施の形態では、フレーム１６を接地リードフレーム５に接続して高電圧回路部２を覆うように設置しているので、実施の形態１のように、ＩＣチップ１上に電界緩和用ボンディングワイヤ７１ａ，７１ｂをボンディングするためのパッド（図１のパッド６２）を設けなくてもよく、このパッドのためにＩＣチップ１上の回路面積を減らさなくてよいという利点がある。
【００６０】
なお、接地電位に保持されたフレーム１６を、高電圧回路部２を覆うように配置するのに、高電圧回路部２上ではＩＣチップ１から離間して配置してもよいし、ＩＣチップ１と電気絶縁性の被膜を介して接するように配置してもよい。ＩＣチップ１から離間して配置する場合、フレーム１６のＩＣチップ１面よりの高さは、概ね１ｍｍより低いのが望ましい。もちろん、ＩＣチップ１から離間して配置した場合にも、ＩＣチップ１とフレーム１６との間にモールド樹脂などの封止材が介在してもよい。
【００６１】
なお、フレーム１６は接地電位に限らず実施の形態１で説明したのと同様の低電位に保持されていてもよい。
【００６２】
なお、実施の形態９では、フレーム１６で高電圧回路部２の一部を覆う場合について示したが、高電圧回路部２の全部を覆ってもよいのは言うまでもない。
【００６３】
実施の形態１０．
図１５は本発明の実施の形態１０による半導体装置の要部の構成を示す平面図である。
実施の形態９では、接地電位または低電位に保持されたフレーム１６で高電圧回路部２を覆ったが、本実施の形態では、接地電位または低電位に保持されたフレーム１６で低電圧回路部３を覆っている。他の構成は実施の形態９と同様である。
【００６４】
このように構成されたものにおいて、低電圧回路部３を覆う接地電位または低電位に保持されたフレーム１６は、高電圧回路部２から発生して低電圧回路部３へ向かう電気力線を集束させたり、変歪させることにより低電圧回路部３へ到達する電気力線の量を低減したりする。このため、低電圧回路部３において高電圧回路部２の影響で高電界となるのを緩和できる。従って、低電圧回路部３内の半導体素子動作への悪影響を防ぎ、低電圧回路部３内の半導体素子を保護することができる。
【００６５】
さらに、本実施の形態では、フレーム１６を接地リードフレーム５に接続して低電圧回路部２を覆うように設置しているので、実施の形態９の場合と同様に、フレーム１６を接続するためにＩＣチップ１上の回路面積を減らさなくてよいという利点がある。
【００６６】
なお、図１５では、フレーム１６で低電圧回路部３の一部を覆う場合について示したが、低電圧回路部３の全部を覆ってもよいのは言うまでもない。
【００６７】
実施の形態１１．
図１６は本発明の実施の形態１１による半導体装置の要部の構成を示す図であり、（ａ）は平面図、（ｂ）は（ａ）のＢ−Ｂ線断面図である。なお、断面図におけるハッチングは省略している。図１６において、８は接地電位または実施の形態１で説明した低電位に保持された導電体に相当する壁であり、高電圧回路部２から低電圧回路部３ヘ至る電気力線を抑制する電界抑制部を構成している。壁８は、高電圧回路部２と低電圧回路部３との境界、すなわち高電圧駆動の半導体素子と低電圧駆動の半導体素子との境界に沿い、かつその一部がＩＣチップ１から離間した位置に存在するように、ＩＣチップ１に対して３次元的に配置され、パッド、リードフレーム（共に図示せず）等を介して接地または低電位に接続されている。
【００６８】
このように構成されたものにおいて、高電圧回路部２から発生し低電圧回路部３に向かう電気力線を、接地電位または低電位に保持された壁８で効果的に集束させることができるため、低電圧回路部３において高電圧回路部２の影響で高電界となるのを緩和できる。従って、低電圧回路部３内の半導体素子動作への悪影響を防ぎ、低電圧回路部３内の半導体素子を保護することができる。
【００６９】
また、壁８は、ワイヤボンディング工程以外の半導体プロセスにて形成することができるので、半導体工程の後工程であるＩＣチップ実装工程以降でのプロセスを変更する必要がない。
【００７０】
なお、壁８を構成する導電体としては、例えばアルミニウム等の金属の積層膜などが用いられるが、導電体に限らず、例えばポリシリコンなどの半導電体を用いてもよい。
なお、壁８のＩＣチップ１面よりの高さは、もちろん壁８の成膜条件やエッチング条件等のプロセス上の制約は受けるが、できるだけ高くする程、壁８を飛び越して低電圧回路部３に到達する電気力線が減るため電界の遮蔽効果があり、理想的には実施の形態１で説明した例から概ね０．０５ｍｍより高いのが望ましく、より望ましくは０．１ｍｍより高いのが望ましい。
【００７１】
実施の形態１２．
図１７は本発明の実施の形態１２による半導体装置の要部の構成を示す図であり、（ａ）は平面図、（ｂ）は（ａ）のＢ−Ｂ線断面図である。図１７において、９はモールド樹脂やゲルなどの電気絶縁体からなり、ＩＣチップ１を覆う封止材であり、パッケージを構成している。なお、平面図では、封止材９は省略している。
【００７２】
本実施の形態において、壁８は、封止材９からなるパッケージに埋め込まれ、高電圧回路部２と低電圧回路部３との境界、すなわち高電圧駆動の半導体素子と低電圧駆動の半導体素子との境界に沿い、かつＩＣチップ１から離間した位置に存在するように、ＩＣチップ１に対して３次元的に配置され、例えば接地端子（図示せず）等を介して接地電位に保持されている。
【００７３】
このように構成されたものにおいて、壁８は、高電圧回路部２から発生した電気力線を吸収したり、吸収されずに低電圧回路部３へ向かう電気力線を集束させることにより歪めて低電圧回路部３へ到達する電気力線の量を低減したりする。このため、低電圧回路部３において高電圧回路部２の影響で高電界となるのを緩和できる。従って、低電圧回路部３内の半導体素子動作への悪影響を防ぎ、低電圧回路部３内の半導体素子を保護することができる。
【００７４】
また、このような接地電位に保持された壁８を作製するのに、例えば、封止材９からなるパッケージに高電圧回路部２と低電圧回路部３との境界に沿った溝を作り、その溝の中に例えば銀ペーストのような導電体を流し込んで壁８を作製し、壁８の端部を例えば接地端子に接触させればよいので、電界抑制部を設けるために追加する製造工程が、後半の封止工程（樹脂モールド工程）以降で実施でき、半導体プロセスやボンディングプロセスを変更しなくてもよいという利点がある。
【００７５】
なお、壁８は接地電位ではなく、実施の形態１で説明した低電位に保持されてもよく、さらに、導電体ではく、例えばポリシリコンなどの半導電体で形成されてもよい。
なお、壁８とＩＣチップ１面との距離は、実施の形態１で説明した例から垂れ壁の下を潜り抜けて高電圧回路から低電圧回路部に到達する電気力線を少なくするために概ね１ｍｍより低いのが望ましい。
【００７６】
実施の形態１３．
図１８は本発明の実施の形態１３による半導体装置の要部の構成を示す平面図である。図１８において、９１は低電圧回路部３を覆う誘電体である。図示していないが、ＩＣチップ１ははモールド樹脂やゲルなどの電気絶縁性すなわち誘電体からなる封止材で覆われており、高電圧回路部２はこの封止材で覆われている。
【００７７】
本実施の形態では、高電圧回路部２から低電圧回路部３ヘ至る電気力線を抑制する電界抑制部は、ＩＣチップ１における高電圧回路部２および低電圧回路部３をそれぞれ覆う誘電体（封止材および誘電体９１）で構成され、低電圧回路３を覆う誘電体９１の誘電率を、高電圧回路部２を覆う誘電体（封止材）の誘電率よりも大きな値としている。
【００７８】
なお、高電圧回路部２を覆う封止材および低電圧回路部３を覆う誘電体９１の具体的材料としては、例えば封止材がモールド樹脂である場合、モールド樹脂としては一般的にフィラーを含んだエポキシ樹脂が広く使われ、誘電体９１にはこのフィラーを含んだエポキシ樹脂よりも誘電率が大きい材料を使う必要がある。誘電率を大きくするには、１つには不純物濃度を高くすることが考えられ、例えばモールド樹脂として用いられるフィラーを含んだエポキシ樹脂よりもフィラーに含まれる不純物濃度が高い、あるいはエポキシ樹脂そのものの不純物濃度が高い材料を用いることができる。また、モールド樹脂が触媒としてりん系を使用したエポキシ樹脂よりもアミン系を使用したエポキシ樹脂は誘電率が大きくなるので、モールド樹脂が触媒としてりん系を使用したエポキシ樹脂である場合は、誘電体９１には触媒としてアミン系を使用したエポキシ樹脂を用いることができる。
【００７９】
このように構成されたものにおいて、概説的には複合誘電体中の電界は各誘電率の逆数に比例するため、高電圧回路部２を覆う誘電体（モールド樹脂）よりも誘電率の大きな誘電体９１で覆われている低電圧回路３の電界は小さくなる。このため、低電圧回路部３において高電圧回路部２の影響で高電界となるのを緩和できる。従って、低電圧回路部３内の半導体素子動作への悪影響を防ぎ、低電圧回路部３内の半導体素子を保護することができる。
【００８０】
より具体的な例として、２次元静電場解析を実施した結果を図１９に示しており、図１９（ａ）は誘電体９１を配置しないで高電圧回路部２と低電圧回路部３の両方をモールド樹脂９で覆った場合、（ｂ）は高電圧回路部２をモールド樹脂９で覆い、低電圧回路部３をモールド樹脂９よりも誘電率の大きな誘電体９１で覆った場合の結果を示している。解析条件として、モールド樹脂９の誘電率をε１＝４．３、誘電体９１の誘電率をε２＝１０とし、高電圧回路部２の電圧を１２００Ｖ、低電圧回路部３の電圧を０Ｖ（シミュレーションでの境界条件として低電圧回路部３表面を接地とおいた）とした。図１９より、誘電体９１を配置しない場合における低電圧回路部中央の表面電界は０．３９ｋＶ／ｍｍであるのに対し、誘電体９１を配置した場合には０．１６ｋＶ／ｍｍにまで電界値を低減することができることが分かる。
【００８１】
なお、高電圧回路部２を覆う誘電体は封止材であり、低電圧回路部３を覆う誘電体９１は、樹脂コーティング工程を加えるだけで形成できるので、本実施の形態によれば、半導体装置の製造工程で電界抑制対策として簡単な工程を追加するだけですむ。
【００８２】
実施の形態１４．
図２０は本発明の実施の形態１４による半導体装置の要部の構成を示す平面図である。図２０において、９２は高電圧回路部２を覆う誘電体である。図示していないが、ＩＣチップ１ははモールド樹脂やゲルなどの電気絶縁性すなわち誘電体からなる封止材で覆われており、低電圧回路部３はこの封止材で覆われている。高電圧回路部２を覆う誘電体９２および低電圧回路部３を覆う封止材は高電圧回路部２から低電圧回路部３ヘ至る電気力線を抑制する電界抑制部を構成している。
【００８３】
本実施の形態では、高電圧回路部２から低電圧回路部３ヘ至る電気力線を抑制する電界抑制部は、ＩＣチップ１における高電圧回路部２および低電圧回路部３をそれぞれ覆う誘電体（誘電体９２および封止材）で構成され、低電圧回路３を覆う誘電体（封止材）の誘電率を、高電圧回路部２を覆う誘電体９２の誘電率よりも大きな値としている。
【００８４】
なお、高電圧回路部２を覆う誘電体９２の具体的材料としては、例えば封止材がフィラーを含んだエポキシ樹脂からなるモールド樹脂である場合、これより誘電率が低い材料であるシリコーンゲル、ポリイミド等が挙げられる。
【００８５】
このように構成されたものにおいても、実施の形態１３の場合と同様の効果が得られる。
【００８６】
なお、上記実施の形態１３および１４では高電圧回路部２を覆う誘電体および低電圧回路部３を覆う誘電体の何れか一方が封止材である場合について説明したが、何れもが封止材とは別の誘電体であってもよい。
【００８７】
実施の形態１５．
図２１は本発明の実施の形態１５による半導体装置の構成および誘電体の作用を説明するための図であり、図２１において、９３は高電圧回路部２および低電圧回路部３を覆う誘電体である。
上記実施の形態１３および１４では、高電圧回路部２および低電圧回路部３をそれぞれ誘電率が異なる誘電体で覆ったが、本実施の形態では、高電圧回路部２および低電圧回路部３を同じ誘電体９３で覆い、かつ高電圧回路部２および低電圧回路部３を覆う誘電体９３の誘電率を封止材９の誘電率よりも大きな値とした。
【００８８】
このように構成されたものにおいて、複合誘電体中の電界は概説的には各誘電率の逆数に比例するため、高電圧回路部２および低電圧回路３を封止材単独で覆った場合よりも、封止材より誘電率の大きな誘電体９３で覆った方が誘電体９３中での電界は弱められるため、低電圧回路３の電界は小さくなる。このため、低電圧回路部３において高電圧回路部２の影響で高電界となるのを緩和できる。従って、低電圧回路部３内の半導体素子動作への悪影響を防ぎ、低電圧回路部３内の半導体素子を保護することができる。
【００８９】
より具体的な例として、２次元静電場解析を実施した結果を図２１に示している。解析条件として、モールド樹脂９の誘電率をε１＝４．３、誘電体９３の誘電率をε２＝１０とし、高電圧回路部２の電圧を１２００Ｖ、低電圧回路部３の電圧を０Ｖ（シミュレーションでの境界条件として低電圧回路部３表面を接地とおいた）とした。誘電体９３を配置しない場合における低電圧回路部中央の表面電界は、図１９（ａ）に示したように０．３９ｋＶ／ｍｍであるのに対し、誘電体９３を配置した場合には、図２０に示したように０．１９ｋＶ／ｍｍにまで電界値を低減することができることが分かる。実施の形態１３の図１９（ｂ）では０．１６ｋＶ／ｍｍであったが、これとほぼ同程度まで低減できた。
【００９０】
なお、高電圧回路部２および低電圧回路部３を覆う誘電体９３は、樹脂コーティング工程を加えるだけで形成できるので、本実施の形態によれば、半導体装置の製造工程で電界抑制対策として簡単な工程を追加するだけですむ。
【００９１】
実施の形態１６．
上記各実施の形態において、高電圧回路部２と他の高電圧回路（外部高電圧回路）とを接続する高電圧導入用ボンディングワイヤを、電気絶縁性の被膜で覆ってもよい。
【００９２】
外部高電圧回路からの高電圧信号は高電圧導入用ボンディングワイヤとパッドを伝わり高電圧回路部２に入力される。この際、高電圧回路部２（高電圧導入用ボンディングワイヤ１０も含む。）周辺部分には高電圧印加による高電界が発生し、低電圧回路部３内の半導体素子の動作に悪影響を及ぼす場合があることは実施の形態１で説明した。その悪影響のメカニズムは種々のモデルをその候補として挙げられるが、一例として、高電圧導入用ボンディングワイヤ１０からリーク電流が発生し、ワイヤやリーク電流経路近傍の封止材の品質劣化を加速して樹脂分極を発生させ、そこで発生したイオンの電荷がＩＣチップ１表面に集積して局所的に高電界化した結果、その個所に存在する半導体素子の閾値電圧を狂わせて素子のリーク電流を大きくすることが考えられる。
【００９３】
本実施の形態では、高電圧導入用ボンディングワイヤ１０を電気絶縁性の被膜で覆ったので、高電圧導入用ボンディングワイヤ１０から周囲の封止材へのリーク電流が低減する結果、封止材の分極を抑制できる。したがって、分極した電荷によりＩＣチップ１表面の電界が強められて低電圧回路部３内の半導体素子の誤動作が発生するのを防ぐことができる。
【００９４】
【発明の効果】
以上のように、本発明によれば、１つのＩＣチップに高電圧駆動の半導体素子と低電圧駆動の半導体素子とが形成されている半導体装置において、上記ＩＣチップにおける上記高電圧駆動の半導体素子が形成された高電圧回路部から上記ＩＣチップにおける上記低電圧駆動の半導体素子が形成された低電圧回路部ヘ至る電気力線を抑制する電界抑制部を、上記高電圧回路部上、上記低電圧回路部上、または少なくとも一部が上記ＩＣチップから離間した位置に存在するように配置したので、低電圧駆動の半導体素子への高電圧回路部の影響を効果的に緩和することができ、低電圧駆動の半導体素子の動作不良の発生を防止することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１による半導体装置の要部の構成を示す図であり、（ａ）は平面図、（ｂ）は（ａ）のＢ−Ｂ線断面図である。
【図２】本発明の実施の形態１に係わり電界緩和用ボンディングワイヤの作用を説明するための図である。
【図３】本発明の実施の形態１に係わり電界緩和用ボンディングワイヤの作用を説明するための図である。
【図４】本発明の実施の形態１に係わり電界緩和用ボンディングワイヤの作用を説明するための図である。
【図５】本発明の実施の形態２による半導体装置の要部の構成を示す図であり、（ａ）は平面図、（ｂ）は（ａ）のＢ−Ｂ線断面図である。
【図６】本発明の実施の形態２による半導体装置の要部の別の構成を示す断面図である。
【図７】本発明の実施の形態３による半導体装置の要部の構成を示す図であり、（ａ）は平面図、（ｂ）は（ａ）のＢ−Ｂ線断面図である。
【図８】本発明の実施の形態４による半導体装置の要部の構成を示す図であり、（ａ）は平面図、（ｂ）は（ａ）のＢ−Ｂ線断面図である。
【図９】本発明の実施の形態５による半導体装置の要部の構成を示す平面図である。
【図１０】本発明の実施の形態５による半導体装置の要部の別の構成を示す断面図である。
【図１１】本発明の実施の形態６による半導体装置の要部の構成を示す平面図である。
【図１２】本発明の実施の形態７による半導体装置の要部の構成を示す平面図である。
【図１３】本発明の実施の形態８による半導体装置の要部の構成を示す図であり、（ａ）は平面図、（ｂ）は（ａ）のＢ−Ｂ線断面図である。
【図１４】本発明の実施の形態９による半導体装置の要部の構成を示す平面図である。
【図１５】本発明の実施の形態１０による半導体装置の要部の構成を示す平面図である。
【図１６】本発明の実施の形態１１による半導体装置の要部の構成を示す図であり、（ａ）は平面図、（ｂ）は（ａ）のＢ−Ｂ線断面図である。
【図１７】本発明の実施の形態１２による半導体装置の要部の構成を示す図であり、（ａ）は平面図、（ｂ）は（ａ）のＢ−Ｂ線断面図である。
【図１８】本発明の実施の形態１３による半導体装置の要部の構成を示す平面図である。
【図１９】本発明の実施の形態１３に係わり誘電体の作用を説明するための図である。
【図２０】本発明の実施の形態１４による半導体装置の要部の構成を示す平面図である。
【図２１】本発明の実施の形態１５による半導体装置の構成および誘電体の作用を説明するための図である。
【図２２】従来の半導体装置の要部の構成を示す図であり、（ａ）は平面図、（ｂ）は（ａ）のＢ−Ｂ’線断面図である。
【符号の説明】
１　ＩＣチップ、２　高電圧回路部、３　低電圧回路部、４　高電圧導入用リードフレーム、５，５ａ〜５ｄ　接地リードフレーム、６１，６２，６２ａ〜６２ｈ　パッド、７１，７１ａ〜７１ｈ　電界緩和用ボンディングワイヤ、８　壁、９　封止材、９１，９２　誘電体、１０　高電圧導入用ボンディングワイヤ、１５　ダイパッド、１６　フレーム。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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