(57)【要約】      （修正有）【課題】容易な工程にてトレンチ分離溝内におけるボイドの発生を防止することができる半導体装置の製造方法を提供する。【解決手段】シリコン基板１０１上全面に第１のシリコン酸化膜１０２、第１のシリコン窒化膜１０３を素子領域上のみに残存させ、第１のシリコン窒化膜１０３をマスクとし、シリコン基板１０１にトレンチ分離溝２００を形成し、ＣＶＤ法により第２のシリコン窒化膜４０１をシリコン基板１０１全面に成膜し、第２のシリコン窒化膜４０１をトレンチ分離溝２００の側壁部分のみに残存させ側壁シリコン窒化膜３０１を形成し、トレンチ分離溝２００内を埋め込むように、第２のシリコン酸化膜４００を形成し、ＣＭＰ法により第１のシリコン窒化膜１０３の表面が露出するまでシリコン基板１０１全面を平坦化し埋め込みシリコン酸化膜を形成し、第１のシリコン窒化膜１０３、第１のシリコン酸化膜１０２を除去する。【選択図】        図３
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【特許請求の範囲】
【請求項１】
半導体基板上の全面に第１のシリコン酸化膜、および、第１のシリコン窒化膜を順次成膜してパターニングを行い素子領域上のみに残存させる工程と、上記第１のシリコン窒化膜をマスクとして、上記半導体基板をエッチングしてトレンチ分離溝を形成する工程と、ＣＶＤ法により第２のシリコン窒化膜を上記半導体基板全面に成膜する工程と、上記第２のシリコン窒化膜をエッチバックして上記トレンチ分離溝の側壁部分のみに残存させ側壁シリコン窒化膜を形成する工程と、上記トレンチ分離溝内を埋め込むように、第２のシリコン酸化膜を形成し、ＣＭＰ法により上記第１のシリコン窒化膜の表面が露出するまで上記半導体基板全面を平坦化することで埋め込みシリコン酸化膜を形成する工程と、上記第１のシリコン窒化膜及び第１のシリコン酸化膜を除去する工程とを備えたことを特徴とする半導体装置の製造方法。
【請求項２】
上記側壁シリコン窒化膜を形成した後で、上記埋め込みシリコン酸化膜を形成する前に、窒素イオンを注入する工程を備えたことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
上記側壁シリコン窒化膜を形成した後で、上記埋め込みシリコン酸化膜を形成する前に、酸素イオンを注入する工程を備えたことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
上記窒素イオンまたは酸素イオンの注入工程の注入条件を、上記トレンチ分離溝の側壁の半導体基板表面上に上記窒素イオンまたは酸素イオンが達する条件としたことを特徴とする請求項２または請求項３に記載の半導体装置の製造方法。
【請求項５】
上記半導体基板の素子領域上および素子分離領域上にまたがるゲート電極を形成する工程を備えたことを特徴とする請求項１ないし請求項４のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、トレンチ分離溝内におけるボイドの発生を簡単な工程にて防止することができる半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
従来の半導体装置としては、素子分離領域として、半導体基板にトレンチを形成し、トレンチの内壁表面をシリコン窒化膜で覆い、トレンチを、不純物がドーピングされた第１のシリコン酸化膜と、第１のシリコン酸化膜上に形成された不純物がドーピングされていない第２のシリコン酸化膜とで埋め込んだものがある（例えば、特許文献１参照）。
【０００３】
【特許文献１】
特開２０００−３３２０９０号公報（段落００１２、図１）
【０００４】
【発明が解決しようとする課題】
従来の半導体装置は以上のように、トレンチの内壁表面にシリコン窒化膜を形成し、トレンチ内を第１のシリコン酸化膜および第２のシリコン酸化膜で埋め込むことにより、トレンチ内におけるボイドの発生を防止しているが、そのために工程が増えて製造方法が煩雑になるという問題点があった。
【０００５】
この発明は上記のような問題点を解消するためになされたもので、工程数を極力削減しかつボイドの形成を防止することができる半導体装置の製造方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】
この発明に係る半導体装置の製造方法は、半導体基板上の全面に第１のシリコン酸化膜、および、第１のシリコン窒化膜を順次成膜してパターニングを行い素子領域上のみに残存させ、第１のシリコン窒化膜をマスクとして、半導体基板をエッチングしてトレンチ分離溝を形成し、ＣＶＤ法により第２のシリコン窒化膜を半導体基板全面に成膜し、第２のシリコン窒化膜をエッチバックしてトレンチ分離溝の側壁部分のみに残存させ側壁シリコン窒化膜を形成し、トレンチ分離溝内を埋め込むように、第２のシリコン酸化膜を形成し、ＣＭＰ法により第１のシリコン窒化膜の表面が露出するまで半導体基板全面を平坦化することで埋め込みシリコン酸化膜を形成し、第１のシリコン窒化膜及び第１のシリコン酸化膜を除去するものである。
【０００７】
【発明の実施の形態】
実施の形態１．
図１はこの発明の実施の形態１の半導体装置の構成を示す断面図、図２、図３、図４は図１に示した実施の形態１の半導体装置の製造方法を示す断面図である。図１において、シリコン基板１０１において、素子分離領域にトレンチ分離溝２００が形成されている。このトレンチ分離溝２００の側壁領域において、側壁シリコン窒化膜３０１が形成され、トレンチ分離溝２００内を埋め込むように埋め込みシリコン酸化膜１０５が形成されている。そして、シリコン基板１０１および埋め込みシリコン酸化膜１０５上において、シリコン基板１０１上にはゲート絶縁膜１０６を介してゲート電極１０７が形成されている。
【０００８】
次に上記のように構成された実施の形態１の半導体装置の製造方法について図２ないし図４を交えて説明する。まず、図２（ａ）に示すように、シリコン基板１０１上の全面に第１のシリコン酸化膜１０２、および、第１のシリコン窒化膜１０３を成膜形成する。次に図２（ｂ）に示すように、レジストを塗布して写真製版にてパターニングを行い、レジスト膜１０４を形成する。
【０００９】
次に、レジスト膜１０４をマスクとして、第１のシリコン酸化膜１０２、第２のシリコン酸化膜１０３をエッチングしてパターニングを行う。次に、図２（ｃ）に示すように、レジスト膜１０４を除去した後、第１のシリコン窒化膜１０３をマスクとして、シリコン基板１０１をエッチングしてトレンチ分離溝２００を形成する。次に、図３（ａ）に示すように、第２のシリコン窒化膜４０１をＣＶＤ法により全面に成膜する。
【００１０】
次に、図３（ｂ）に示すように、エッチバックにより第２のシリコン窒化膜４０１のエッチングを行い、トレンチ分離溝２００の側壁部分に側壁シリコン窒化膜３０１として残存させる。また、一部の第１のシリコン窒化膜１０３は側壁シリコン窒化膜３０１と同様に残存させる。次に、図３（ｃ）に示すように、スパッタやＣＶＤ法などにより第２のシリコン酸化膜４００をトレンチ分離溝２００内に埋め込むように積層する。
【００１１】
次に、図４（ａ）に示すように、ＣＭＰ法等により平坦化を行い第２のシリコン酸化膜４００の平坦化を行い、トレンチ分離溝２００内を埋め込む埋め込みシリコン酸化膜１０５として形成する。尚、このＣＭＰ法の平坦化を行う工程の前に、写真製版技術により第２のシリコン酸化膜４００のエッチングを行った後、ＣＭＰ法により平坦化を行うようにしてもよいことは言うまでもない。
【００１２】
次に、図４（ｂ）に示すように、素子領域上の第１のシリコン窒化膜１０３及び第１のシリコン酸化膜１０２をエッチングする。次に、図４（ｃ）に示すように、例えばシリコン酸化膜、シリコン窒化膜等にて成るゲート絶縁膜１０６を素子領域上のシリコン基板１０１上に形成する。次に、例えばポリシリコン膜、タングステン膜などの電極１０７ａを形成する。次に、図１に示すように電極１０７ａのパターニングを行い素子分離領域および素子領域をまたがるゲート電極１０７を形成する。
【００１３】
上記のように構成された実施の形態１の半導体装置は、トレンチ分離溝内の側壁部分に側壁シリコン窒化膜を有し、この側壁シリコン窒化膜を介して埋め込みシリコン酸化膜を備えた素子分離構造を形成しているので、埋め込みシリコン酸化膜の埋め込み形成過程において、成膜のアスペクト比を改善する効果を得ることが可能となりボイドの発生を防止することができる。
【００１４】
それに加え本願発明においては以下のことが可能と成る。すなわち、側壁シリコン窒化膜の膜厚は、トレンチ分離溝の深さの距離によって厚くなって形成されている。このことより以下の現象が導かれる。シリコン窒化膜の誘電率はシリコン酸化膜の誘電率と比較して高い誘電率を有する。よって、実効的な素子分離構造を埋め込みシリコン酸化膜に換算して考慮すると、シリコン基板の表面から深くなるにつれて分離幅が小さくなる構造に成ることに相当する。
【００１５】
この構造は、素子分離領域および素子領域をまたがるゲート電極を有するＭＯＳトランジスタを考えた場合、素子分離領域と活性領域との境界部分において発生する空乏層の電荷密度に影響を与え、ＭＯＳトランジスタにおける狭チャネル特性を改善する機能を備えることとなる。
【００１６】
実施の形態２．
図５はこの発明の実施の形態２の半導体装置の構成を示す断面図、図６は図５に示した半導体装置の製造方法を示す断面図である。図において、トレンチ分離溝２００の側壁に形成された窒素イオンが添加された側壁シリコン窒化膜３０２と、トレンチ分離溝２００の側壁のシリコン基板１０１表面上に形成されたイオン注入層３０３とを備えている。尚、このイオン注入層３０３は図面上においては理解しやすいように示しているが、実際にはシリコン基板１０１の表面のほんのわずか数μｍ以下の範囲にて形成されているものである。
【００１７】
次に、上記のように構成された実施の形態２の半導体装置の製造方法において説明する。まず、上記実施の形態１と同様の工程を経て図３（ｂ）に示すように、トレンチ分離溝２００の側壁に側壁シリコン窒化膜３０１を形成する。次に、図６（ａ）に示すように、スパッタリングにより窒素イオン５０１を、注入条件として、トレンチ分離溝２００の側壁に注入されるように、シリコン基板１０１に対して所望の角度で注入を行い、かつ、トレンチ分離溝２００の側壁のシリコン基板１０１表面上に達する条件にて行われる。
【００１８】
そして、窒素イオン５０１が添加された側壁シリコン窒化膜３０２と、トレンチ分離溝２００の側壁のシリコン基板１０１表面上にイオン注入層３０３が形成される。次に、上記実施の形態１と同様の工程を経て、スパッタやＣＶＤ法などにより第２のシリコン酸化膜をトレンチ分離溝２００内に埋め込むように積層する。次に、図６（ｂ）に示すように、ＣＭＰ法等により平坦化を行い第２のシリコン酸化膜１０５の平坦化を行う。
【００１９】
次に、図６（ｃ）に示すように、素子領域上の第１のシリコン窒化膜１０３及び第１のシリコン酸化膜１０２をエッチングする。次に、例えばシリコン酸化膜、シリコン窒化膜等にて成るゲート絶縁膜１０６を素子領域上のシリコン基板１０１上に形成する。次に、図５に示すように、例えばポリシリコン膜、あるいはタングステン膜などの金属膜を形成する。次に、この電極のパターニングを行い素子分離領域および素子領域をまたがるゲート電極１０７を形成する。
【００２０】
上記のように構成された実施の形態２の半導体装置は、上記実施の形態１と同様の効果を奏することに加えイオン注入層３０３が形成されているため、図５のＡにて囲む、素子分離領域と素子領域とゲート電極との交差点において確実に窒素イオンが存在することにより、より容易に制御が可能となる。
【００２１】
尚、上記実施の形態２においては、窒素イオンを注入する例を示したが、他に酸素イオンを注入する例も考えられる。その場合も上記実施の形態２と同様に、スパッタリングにより酸素イオンを、注入条件として、トレンチ分離溝の側壁に注入されるように、シリコン基板に対して所望の角度で注入を行い、かつ、トレンチ分離溝の側壁のシリコン基板表面上に達する条件にて行われる。
【００２２】
そして、イオン注入層を同様に形成することができ、狭チャネル特性の改善に関して上記実施の形態２と同様の効果を奏することができる。さらに、側壁シリコン窒化膜に酸素イオンが添加されるため、その上部に積層される埋め込みシリコン酸化膜との整合性がよくなる。
【００２３】
【発明の効果】
以上のようにこの発明によれば、半導体基板上の全面に第１のシリコン酸化膜、および、第１のシリコン窒化膜を順次成膜してパターニングを行い素子領域上のみに残存させ、第１のシリコン窒化膜をマスクとして、半導体基板をエッチングしてトレンチ分離溝を形成し、ＣＶＤ法により第２のシリコン窒化膜を半導体基板全面に成膜し、第２のシリコン窒化膜をエッチバックしてトレンチ分離溝の側壁部分のみに残存させ側壁シリコン窒化膜を形成し、トレンチ分離溝内を埋め込むように、第２のシリコン酸化膜を形成し、ＣＭＰ法により第１のシリコン窒化膜の表面が露出するまで半導体基板全面を平坦化することで埋め込みシリコン酸化膜を形成し、第１のシリコン窒化膜及び第１のシリコン酸化膜を除去するので、容易な工程にてトレンチ分離溝内におけるボイドの発生を防止することができる半導体装置の製造方法を提供することができる。
【図面の簡単な説明】
【図１】この発明の実施の形態１による半導体装置の構成を示す断面図である。
【図２】図１に示した半導体装置の製造方法を示す断面図である。
【図３】図１に示した半導体装置の製造方法を示す断面図である。
【図４】図１に示した半導体装置の製造方法を示す断面図である。
【図５】この発明の実施の形態２による半導体装置の構成を示す断面図である。
【図６】図５に示した半導体装置の製造方法を示す断面図である。
【符号の説明】
１０１  シリコン基板、１０２  第１のシリコン酸化膜、
１０３  第１のシリコン窒化膜、１０４  レジスト膜、
１０５  埋め込みシリコン酸化膜、１０７  ゲート電極、
２００  トレンチ分離溝、３０１  側壁シリコン窒化膜、
４０１  第２のシリコン窒化膜、５０１  窒素イオン。
【図１】
2004327656.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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