(57)【要約】【課題】半導体装置の製造工程における汚染物質の低減を図り、また、ＭＩＳＦＥＴのゲート絶縁膜の耐圧を向上させる。【解決手段】溝上部に酸化シリコン膜９が堆積された半導体基板１の酸化シリコン膜９側を下側とし、枚葉式のＣＶＤ装置を用いて半導体基板の裏面に酸化シリコン膜１００を形成し、酸化シリコン膜９よりなる素子分離を形成した後、ＭＩＳＦＥＴを形成する。その結果、枚葉処理を主とした製造工程であって、半導体基板の裏面に膜が形成されない、もしくは、形成され難い製造工程においても、ゲート電極形成やレジスト膜のアッシング時等のプラズマ処理時に生じる半導体基板１のチャージアップによるゲート絶縁膜１７の劣化を防止し、また、半導体基板１の裏面の汚染を防止し、酸化シリコン膜１００をわずかにエッチングするリフトオフ的な洗浄を行うことで洗浄効率を向上させることができる。【選択図】　図１３
2004128037.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）素子が形成される第１主面と、前記第１主面に対向する第２主面とを有する半導体ウエハを準備する工程と、
（ｂ）前記半導体ウエハの前記第２主面側にのみ保護膜を形成する工程と、
（ｃ）前記（ｂ）工程の後、前記第１主面にゲート絶縁膜を形成する工程と、
（ｄ）前記ゲート絶縁膜上に導体層を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記（ｃ）工程の前記ゲート絶縁膜は、前記半導体ウエハを前記ゲート絶縁膜が第１装置の支持台上に搭載された状態で、前記第１主面に対して熱酸化を施すことにより形成されることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記（ｄ）工程は、
（ｄ１）第２装置の支持台に対し、前記保護膜が形成された前記第２主面が接するようにその支持台上に前記半導体ウエハを載置し、気相化学成長法を用いて前記ゲート絶縁膜上に導体膜を形成する工程と、
（ｄ２）前記導体膜を所定のパターンにエッチング加工する工程と、
を有することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項４】
前記エッチング加工は、プラズマ雰囲気下で行われることを特徴とする請求項３記載の半導体装置の製造方法。
【請求項５】
前記（ｂ）工程の後、前記半導体ウエハを洗浄する工程を有することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項６】
前記（ｂ）工程の後であって、前記（ｃ）工程の前に、前記半導体ウエハの前記第１主面上にフォトレジスト膜パターンを形成する工程と、
前記フォトレジスト膜パターンをマスクとして前記第１主面に素子分離用の溝を形成する工程と、
前記フォトレジスト膜パターンをプラズマ雰囲気下で除去する工程と、を有することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項７】
前記（ｂ）工程に先立って、前記第１主面内に素子分離用の溝を形成する工程と、
前記溝内に絶縁膜を埋め込む工程と、
を有することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項８】
前記半導体ウエハは、その直径が３００ｍｍ近傍であることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項９】
前記（ａ）工程における前記半導体ウエハの前記第１主面および前記第２主面は、鏡面加工が施されていることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項１０】
（ａ）素子が形成される第１主面と、前記第１主面に対向する第２主面とを有する半導体ウエハを準備する工程と、
（ｂ）前記第１主面にゲート絶縁膜を形成する工程と、
（ｃ）前記第１絶縁膜上に導体膜を形成する工程と、
（ｄ）前記（ｃ）工程の後、前記半導体ウエハを前記第１主面側が第１装置の支持台上に搭載された状態で、前記半導体ウエハの前記第２主面上に保護膜を形成する工程と、
（ｅ）前記導体膜をエッチングし、ゲート電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項１１】
前記（ｂ）工程の前記ゲート絶縁膜は、前記第１主面に対して熱酸化を施すことにより形成することを特徴とする請求項１０記載の半導体装置の製造方法。
【請求項１２】
前記（ｃ）工程の後、プラズマ雰囲気下で前記導体膜を選択的にエッチングし、前記ゲート電極を形成することを特徴とする請求項１０記載の半導体装置の製造方法。
【請求項１３】
前記（ｂ）工程の後、前記半導体ウエハを洗浄する工程を有することを特徴とする請求項１０記載の半導体装置の製造方法。
【請求項１４】
前記保護膜を形成する前に、前記半導体ウエハの前記第１主面上にフォトレジスト膜パターンを形成する工程と、
前記フォトレジスト膜パターンをマスクとして前記第１主面に素子分離用の溝を形成する工程と、
前記フォトレジスト膜パターンをプラズマ雰囲気下で除去する工程と、を有することを特徴とする請求項１０記載の半導体装置の製造方法。
【請求項１５】
前記（ｂ）工程の前記ゲート絶縁膜は、前記第１主面に対して熱酸化を施した後、酸窒化を施すことにより形成されることを特徴とする請求項１１記載の半導体装置の製造方法。
【請求項１６】
前記半導体ウエハは、その直径が３００ｍｍ以上であることを特徴とする請求項１０記載の半導体装置の製造方法。
【請求項１７】
前記半導体ウエハの前記第１主面および前記第２主面は、鏡面加工が施されていることを特徴とする請求項１０記載の半導体装置の製造方法。
【請求項１８】
（ａ）素子が形成される第１主面と、前記第１主面に対向する第２主面とを有する半導体ウエハを準備する工程と、
（ｂ）前記半導体ウエハを前記第１主面側が第１装置の支持台上に搭載された状態で、前記半導体ウエハの前記第２主面上に保護膜を形成する工程と、
（ｃ）前記（ｂ）工程の後、前記第１主面上に金属もしくは金属化合物を形成する工程と、
（ｄ）前記（ｃ）工程の後、前記半導体ウエハの前記第２主面を洗浄する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項１９】
前記（ｃ）工程は、前記第１主面上に銅膜を形成する工程であることを特徴とする請求項１８記載の半導体装置の製造方法。
【請求項２０】
前記銅膜は、メッキ法により形成されることを特徴とする請求項１９記載の半導体装置の製造方法。
【請求項２１】
（ａ）素子が形成される第１主面と、前記第１主面に対向する第２主面とを有し、直径が３００ｍｍ近傍もしくは３００ｍｍ以上の半導体ウエハを準備する工程と、
（ｂ）前記半導体ウエハの前記第２主面を覆うように膜を被着する工程と、
（ｃ）枚葉処理装置のサセプタに対し、前記第２主面の膜が接するように前記半導体ウエハを載置する工程と、
（ｄ）前記半導体ウエハの前記第１主面を前記枚葉処理装置で加工する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２２】
前記第１および第２主面は鏡面加工が施されていることを特徴とする請求項２１記載の半導体装置の製造方法。
【請求項２３】
前記鏡面加工された前記第１および第２主面の光沢度が８０％以上であることを特徴とする請求項２２記載の半導体装置の製造方法。
【請求項２４】
前記鏡面加工された前記第１および第２主面の光沢度が６０％以上１００％以下であることを特徴とする請求項２２記載の半導体装置の製造方法。
【請求項２５】
前記鏡面加工された前記第２主面が前記第１主面よりも粗いことを特徴とする請求項２２記載の半導体装置の製造方法。
【請求項２６】
前記膜はＣＶＤ法により形成された絶縁膜であることを特徴とする請求項２１記載の半導体装置の製造方法。
【請求項２７】
前記絶縁膜は酸化膜を含むことを特徴とする請求項２６記載の半導体装置の製造方法。
【請求項２８】
（ａ）第１主面と、前記第１主面に対向する第２主面とを有し、直径が３００ｍｍ近傍もしくは３００ｍｍ以上の半導体ウエハを準備する工程と、
（ｂ）前記半導体ウエハの前記第２主面を覆うように絶縁膜を被着する工程と、
（ｃ）第１の枚葉処理装置のサセプタに対し、前記第２主面の絶縁膜が接するように前記半導体ウエハを載置する工程と、
（ｄ）前記第１の枚葉処理装置内で前記第１の主面にゲート絶縁膜を形成する工程と、
（ｅ）第２の枚葉処理装置のサセプタに対し、前記第２主面の絶縁膜が接するように前記ゲート絶縁膜が形成された半導体ウエハを載置する工程と、
（ｆ）前記第２の枚葉処理装置内で前記ゲート絶縁膜上に金属もしくは半導体を形成する工程と、
（ｇ）第３の枚葉処理装置のサセプタに対し、前記第２主面の絶縁膜が接するように前記金属もしくは半導体が形成された半導体ウエハを載置する工程と、
（ｈ）前記第３の枚葉処理装置内で前記金属もしくは半導体を選択的にエッチングし、ゲート電極を形成する工程と、
（ｉ）第４の枚葉処理装置内において、前記ゲート電極が形成された半導体ウエハを保持させる工程と、
（ｊ）前記第４の枚葉処理装置内で前記半導体ウエハを洗浄する工程と、
を有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造技術に関し、特に、枚葉処理により形成される半導体装置に適用して有効な技術に関する。
【０００２】
【従来の技術】
汎用ＤＲＡＭ等で代表される少品種多量生産の場合、その生産性を高めるため複数の半導体ウエハを一括処理するバッチ処理方法が半導体装置の製造工程中で大きな割合を占めている。このバッチ処理が行われる代表的な工程には、熱処理工程、成膜工程および洗浄工程があげられる。これらの工程では、複数枚の半導体ウエハが同時に処理できる装置が用いられる。
【０００３】
一方、処理の均一性や制御性が重要視される半導体装置の製造工程では、一枚の半導体ウエハ単位で処理を行う、いわゆる枚葉処理が行われる。この枚葉処理の代表的な例として、コンタクトホールやスルーホール形成のためのドライエッチング工程があげられる。
【０００４】
このように、半導体装置の一連の製造工程には、枚葉式とバッチ式の処理のそれぞれの利点を生かし、これらの処理を混在させている。
【０００５】
ところで、半導体装置の製造に用いられる半導体ウエハにおいて素子が形成されている側の面（表面）に対して対向する面（裏面）を処理する場合がある。例えば、以下に示す特許文献１〜４によって知られている。
【０００６】
下記特許文献１（特開昭５９−２７５２９号公報）には、半導体ウエハの表面を鏡面仕上げする前に、裏面に窒化膜を設ける半導体装置用のウエハの製造方法が開示されている。
【０００７】
また、下記特許文献２（特開平６−２７５５３６号公報）には、ウエハ１１の気相成長面１２の裏面１３に酸化膜１５を形成し、その後に前記気相成長面１２に金属膜１７を形成することにより、パーティクルの発生によるウエハ１１や装置等の汚染を防止しながら気相成長面１２に膜質および膜厚等の均一な金属膜１７を形成する技術が開示されている。
【０００８】
また、下記特許文献３（特開平８−１１１４０９号公報）には、半導体ウエハ１の表面に少なくとも最初のＣＶＤ法による成膜を行う前に半導体ウエハの裏面に該半導体ウエハ材料の酸化膜１ａを形成し、この酸化膜を少なくとも最後のＣＶＤ法による成膜工程の後までそのまま残存させることにより、ＣＶＤ工程など半導体ウエハの加熱プロセスにおいて半導体ウエハの反りを極力抑え、均一な成膜や処理を行うといった技術が開示されている。
【０００９】
そして、下記特許文献４（特開２０００−２１７７８号公報）には、シリコンウエハの裏面に酸化膜を付けてエピタキシャル成長を行う方法において、裏面ウエハ縁より酸化膜を僅かに除去して、エピタキシャル成長を行う技術が開示されている。
【００１０】
但し、これらの文献によれば、半導体装置の一連の製造工程において、以下に述べる、枚葉式の処理での問題点は言及されていない。
【００１１】
【特許技術文献１】
特開昭５９−２７５２９号公報
【００１２】
【特許技術文献２】
特開平６−２７５５３６号公報
【００１３】
【特許技術文献３】
特開平８−１１１４０９号公報
【００１４】
【特許技術文献４】
特開２０００−２１７７８号公報
【００１５】
【発明が解決しようとする課題】
マルチメディア、情報通信などの先端技術分野においては、マイクロコンピュータ、ＤＲＡＭ、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ　Ｓｐｅｃｉｆｉｃ　Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ）、フラッシュメモリなどをワンチップ内に混載したシステムオンチップ構造のＬＳＩ（システムＬＳＩ）を実現することによって、データ転送速度の高速化、省スペース（実装密度向上）、低消費電力化が進められている。
【００１６】
そして、このようなシステムＬＳＩの生産には、大口径のウエハ、具体的には、直径３００ｍｍφ（直径３００ｍｍ±０．２ｍｍ）の半導体ウエハ（Ｓｉウエハ）が採用された。
【００１７】
このような３００ｍｍφの半導体ウエハを用いた半導体装置の製造ラインにおいても、枚葉式とバッチ式の装置を混在させることは可能である。
【００１８】
しかしながら、システムＬＳＩのような多品種少量生産の場合、大口径のウエハを用いて製造プロセスの全工程を枚葉式で処理するのが、ＴＡＴ（ｔｕｒｎ　ａｒｏｕｎｄ　ｔｉｍｅ）を短縮できるので有効である。ＴＡＴとは、受注してから工場で生産し、製品を顧客に届けるまでの期間を言う。
【００１９】
例えば、大口径のウエハを複数枚収容するには、その処理室も大きくならざるを得ず、その内部温度や圧力などを処理に適した状態にするまでに時間を要する。
【００２０】
また、１ロット（単位枚数）を処理する場合も、２〜３枚程度の少数枚を処理する場合にも同じ時間を要し、その生産性が低下する。
【００２１】
特に、需要の多様化に伴い、システムＬＳＩのような多品種少量生産の場合に、枚葉式とバッチ式の処理装置を各処理ごとに準備することは、装置スペースの確保や設備投資の点からも有効ではない。
【００２２】
そこで、本発明者らは、３００ｍｍφの半導体ウエハを、全工程（特に、熱処理、ＣＶＤ、洗浄工程）を枚葉式とした製造ラインにおいて処理することを検討した。
【００２３】
しかしながら、全枚葉プロセスを用いて半導体素子を形成した際、半導体ウエハの裏面汚染、また、ＭＩＳＦＥＴ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）のゲート絶縁膜の耐圧の劣化の問題が明らかとなった。
【００２４】
すなわち、枚葉プロセスの場合、製造プロセス過程において半導体ウエハの裏面には種々の膜が形成されず、その裏面（Ｓｉ）が露出されることになる。特に、３００ｍｍφの半導体ウエハは、平坦度向上のために、両面研磨を行っている。そして、製造プロセス過程において、ウエハは、各種半導体製造装置の支持台（サセプタ）に、そのウエハ裏面がサセプタの上面に対して接するように載置される。具体的には、サセプタには静電チャック機構が設けられ、そのサセプタの上面にウエハが保持される。従って、ウエハ裏面には絶縁膜等が形成されず、その裏面（Ｓｉ）が露出されることになる。このＳｉ面は疎水性であるために、異物（パーティクル）は付着しやすく、除去し難い問題がある。この異物がウエハの表面（素子が形成される主面）への汚染源となり、ＬＳＩ製造の歩留まり低下をきたす原因となる。
【００２５】
また、システムＬＳＩにおいては、ＭＩＳＦＥＴのゲート絶縁膜は、２種または３種の膜厚で構成され、薄いゲート絶縁膜の膜厚は２〜３ｎｍ程度である。このような薄いゲート絶縁膜が製造プロセス過程において半導体ウエハに蓄積された電荷により破壊される問題がある。
【００２６】
本発明の目的は、半導体装置の製造工程における汚染物質の低減を図ることにある。
【００２７】
さらに、本発明の他の目的は、ＭＩＳＦＥＴのゲート絶縁膜の耐圧を向上させることにある。
【００２８】
本発明の他の目的は、半導体装置、特に、大口径の半導体ウエハを用いて製造される半導体装置、もしくは枚葉処理を主体とした製造工程で形成させる半導体装置の特性の向上を図ることにある。
【００２９】
本発明の前記目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００３０】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００３１】
本発明の半導体装置の製造方法は、（ａ）素子が形成される第１主面と、前記第１主面に対向する第２主面とを有する半導体ウエハを準備する工程と、（ｂ）前記半導体ウエハの前記第２主面側にのみ保護膜を形成する工程と、（ｃ）前記（ｂ）工程の後、前記第１主面にゲート絶縁膜を形成する工程と、（ｄ）前記ゲート絶縁膜上に導体層を形成する工程と、を有するものである。
【００３２】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【００３３】
（実施の形態１）
図１〜図１８は、本実施の形態の半導体装置の製造方法を示す半導体基板の要部断面図である。また、図５３は、本実施の形態の半導体装置の製造方法に用いられる半導体ウエハを示す斜視図である。また、図５４および図５５は、本実施の形態の半導体装置の製造方法に用いられる装置および処理方法を模式的に表した断面図である。
【００３４】
以下、本実施の形態の半導体装置の製造方法を工程順に説明する。
【００３５】
まず、図５４に示す直径３００ｍｍ近傍（３００±０．２ｍｍ（以下、これを「３００ｍｍφ」と示す））の半導体ウエハを準備する。この半導体ウエハＷは、例えば、ｐ型の単結晶シリコンよりなり、その表面および裏面は鏡面仕上げされている。
【００３６】
この鏡面仕上げは、例えば回転する半導体ウエハの両面（表面および裏面）に研磨剤を供給し、その上下から研磨パッドを押し当てて行う（ダブルサイドポリッシング）。このように、表面および裏面を同時に研磨することにより、研磨プレートにウエハを貼り付け片面のみを研磨する場合に生じるウエハの傾きがなく、平坦性を向上できる。
【００３７】
この半導体ウエハの表面および裏面の光沢度（Ｂｒｉｇｈｔｎｅｓｓ）は、６０％〜１００％程度であり、少なくとも半導体ウエハの表面は、８０％以上とするのが好ましい。例えば、光沢度とは、ウエハ平面に入射角６０度で光を入射させた場合の反射率の割合をいう。
【００３８】
なお、半導体ウエハをダブルサイドポリッシングによりある程度研磨し、その後、表面（半導体素子が形成される側）のみをさらに研磨し、光沢度や平坦性を向上させてもよい。このように、２段階の研磨を行うことにより半導体ウエハの製造のスループットを向上させ、また、そのコストを低減することが可能となる。
【００３９】
このようにその両面が鏡面仕上げされたｐ型の単結晶シリコンからなる半導体ウエハＷ（半導体基板１）を準備し、以下の工程に従ってＭＩＳＦＥＴ等の半導体素子を製造する。なお、本実施の形態においては、全工程（熱処理、ＣＶＤ、洗浄、スパッタおよびエッチング工程）を枚葉式とした製造ラインを用いて半導体素子を形成する。
【００４０】
まず、素子分離を形成する。この素子分離を形成するには、例えば、図１に示すように、半導体基板１上に熱酸化によりパッド酸化膜３を形成し、次いで、このパッド酸化膜３の上部にＣＶＤ法（気相化学成長法：Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）で窒化シリコン膜５を堆積する。
【００４１】
ここで、熱酸化は、図５４の上図に示すように、枚葉式の熱酸化装置４００を用いて行う。枚葉式とは、半導体ウエハを１枚ずつ処理する方式をいう。このような枚葉式の処理においては、図示するように、半導体ウエハＷは、装置内のサセプタ４０１上に搭載され、その裏面全体がサセプタと接触した状態で処理を行うものが多い。従って、パッド酸化膜３は、半導体ウエハＷの表面（第１主面）にしか形成されない。
【００４２】
また、ＣＶＤ法による窒化シリコン膜５の成膜も、図５４の下図に示すように、枚葉式のＣＶＤ装置５００を用いて行う。図示するように、半導体ウエハＷは、装置内のサセプタ５０１上に搭載され、その裏面（第２主面）全体がサセプタと接触している。従って、窒化シリコン膜５は、半導体ウエハＷの表面にしか形成されない。
【００４３】
このように枚葉式の処理装置においては、その裏面に膜が形成されない、もしくは、形成され難いといった特徴がある。なお、半導体ウエハの裏面全体がサセプタと接触していても、ガスがわずかな隙間に回り込むことによって薄い膜や部分的な膜が半導体ウエハの裏面に形成されることはある。本発明は、このような場合を除外するものではない。
【００４４】
これに対して、図５６に示すようなバッチ式の処理装置６０１においては、ウエハホルダ６０２ａ〜６０２ｃによって半導体ウエハＷを複数枚保持でき、半導体ウエハＷの表面のみならず、その裏面もＣＶＤの原料ガスや酸素雰囲気中にさらされるため、裏面にも膜６０３が形成される。なお、図５６の左図は、装置６０１の要部の縦断面図であり、右図は、その要部の横断面図である。
【００４５】
次いで、図２に示すように、窒化シリコン膜５の上部にフォトレジスト膜（以下、単に「レジスト膜」という）７を塗布し、フォトリソグラフィーによって素子分離領域を開口する。次いで、このレジスト膜７をマスクに窒化シリコン膜５およびパッド酸化膜３をエッチングする。
【００４６】
次いで、図３に示すように、レジスト膜７をマスクに半導体基板１をエッチングし、その後、レジスト膜７をアッシング（灰化処理）によって除去し、素子分離用の溝を形成する。
【００４７】
次いで、図４に示すように、熱酸化により溝の表面に薄い酸化膜を形成した後、溝の内部を含む半導体基板１上に高密度プラズマＣＶＤ法で酸化シリコン膜９を溝を埋め込む程度の厚さ堆積する。なお、前記熱酸化により溝のコーナー部がラウンド化される。
【００４８】
次いで、図５に示すように、半導体基板１の裏面に保護膜として例えば酸化シリコン膜の如き絶縁膜１００をＣＶＤ法で形成する。
【００４９】
この酸化シリコン膜１００は、半導体ウエハの表面（酸化シリコン膜９）を下側とし、図５４の下図に示した枚葉式のＣＶＤ装置５００を用いて形成する。
【００５０】
この酸化シリコン膜１００は、この後形成されるゲート絶縁膜の耐圧劣化の防止のために形成される。
【００５１】
即ち、ゲート絶縁膜は、例えば、１）ＣＶＤ法で形成される絶縁膜等の堆積や、２）ゲート電極となる導電性膜のエッチング、３）前記エッチングの際マスクとなったレジスト膜のアッシング等、の際にプラズマ雰囲気下に晒される。
【００５２】
このようにＣＶＤ、エッチングおよびアッシングには、プラズマを用いた処理が多くあり、この際、半導体ウエハの表面に電荷が蓄積し易い。言い換えれば、半導体ウエハの表面がチャージアップし易い。前述した通り、枚葉処理では、半導体ウエハの裏面に膜が形成され難いため、半導体基板１が直接処理装置のサセプタと接触することとなる。
【００５３】
従って、ゲート絶縁膜は、ゲート電極となる導電成膜と半導体基板との間に直列に接続されることとなる。特に、ゲート絶縁膜は、薄く形成されるため、電荷の影響を受けやすく、その耐圧が劣化する。
【００５４】
これに対し、本実施の形態のように、半導体基板の裏面に酸化シリコン膜１００を形成した場合には、ゲート電極となる導電成膜と半導体基板との間には、ゲート絶縁膜と酸化シリコン膜１００が直列に接続されることとなり、ゲート絶縁膜に対する電荷の影響を低減できる。即ち、ゲート絶縁膜に印加される電圧が緩和される。その結果、ゲート絶縁膜の耐圧を向上させることができる。
【００５５】
また、酸化シリコン膜１００を裏面に形成することにより、半導体ウエハの異物除去率が向上する。
【００５６】
例えば、半導体装置の製造工程で生じる異物が、各種装置のサセプタ上に付着すると、複数枚の半導体ウエハを順次処理する際、処理単位のすべての半導体ウエハの裏面に汚染が広がる。さらに、この後、裏面が汚染された半導体ウエハを次工程の装置に搬入し処理を行うと、処理装置内を汚染し、汚染物質が半導体ウエハ上に付着してしまう。
【００５７】
このように汚染物質を残存させたままその後の処理を続けると、半導体素子中に汚染物質が拡散し、その特性を劣化させる。
【００５８】
従って、このような汚染を避けるため半導体ウエハの表面や裏面の洗浄が適宜行われる。
【００５９】
この際、半導体ウエハの裏面に絶縁膜が存在すると半導体ウエハの異物除去率が向上する。
【００６０】
即ち、シリコンよりなる半導体基板は疎水性であるため、異物が付着しやすく、また、付着した異物（特に、金属系の異物）が除去されにくい。これに対し、半導体基板の裏面に形成された酸化シリコン膜等の絶縁膜は親水性の膜が多く、異物が除去されやすい。
【００６１】
また、フッ酸系の洗浄液を用いることにより、半導体基板の裏面に形成された酸化シリコン膜がわずかにエッチングされ、リフトオフ的に異物を除去することが可能となる。
【００６２】
また、酸化シリコン膜１００を裏面に形成することにより、異物を構成する金属原子が半導体基板中に拡散することを防止することができる。
【００６３】
ここで、半導体基板の裏面に形成する保護膜としては、前記酸化シリコン膜１００の他、窒化シリコン膜等を用いてもよい。また、これらの積層膜を用いてもよい。また、この保護膜は、半導体ウエハの反りを増加させず、また、それを形成することによる異物の増加をできるだけ抑えられる程度の膜厚とすべきである。また、電荷の蓄積等による半導体基板のダメージを低減し、異物の侵入防止や除去（洗浄）効果を奏するに充分な膜厚とすべきである。例えば、２０〜５００ｎｍ程度が好ましいと考えられる。また、窒化シリコン膜より酸化シリコン膜の方が膜応力が小さいため、酸化シリコン膜を用いることにより半導体ウエハの反りをより小さくすることができる。
【００６４】
次いで、図６に示すように、化学的機械研磨（ＣＭＰ；Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）法で溝の上部の酸化シリコン膜９を窒化シリコン膜５が露出するまで研磨する。次いで、図７に示すように、窒化シリコン膜５を除去する。
【００６５】
次に、フッ酸を用いたウェットエッチングで半導体基板１の表面を洗浄し、パッド酸化膜３を除去した後、図８に示すように、熱酸化により半導体基板１の表面に膜厚１１ｎｍ程度の犠牲酸化膜１１を形成する。
【００６６】
次いで、図９に示すように、ｐチャネル型ＭＩＳＦＥＴの形成領域をレジスト膜（図示せず）で覆い、半導体基板１にｐ型不純物をイオン打ち込みを行う。また、この際、後述するｐ型ウエル１３の表面にしきい値調整用のイオンを打ち込む。次いで、前記レジスト膜をアッシングによって除去した後、ｎチャネル型ＭＩＳＦＥＴの形成領域をレジスト膜（図示せず）でマスクし、半導体基板１にｎ型不純物をイオン打ち込みを行う。また、この際、後述するｎ型ウエル１５の表面にしきい値調整用のイオンを打ち込む。
【００６７】
次いで、前記レジスト膜をアッシングによって除去した後、その後の熱処理により前記不純物を拡散させることによってｐ型ウエル１３およびｎ型ウエル１５を形成する。
【００６８】
次いで、フッ酸を用いたウェットエッチングで半導体基板１の表面を洗浄した後、図１０に示すように熱酸化によって、半導体基板１の表面に厚さ２〜３ｎｍのゲート絶縁膜１７を形成する。このゲート絶縁膜１７は、図５５（ａ）に示すように、枚葉式の熱酸化装置４００を用いて行い、半導体ウエハＷは、装置内のサセプタ４０１上に搭載され、例えば、その裏面全体（酸化シリコン膜１００）がサセプタと接触した状態で処理を行う。従って、ゲート絶縁膜１７は、半導体ウエハＷの表面にしか形成されない。なお、半導体基板１の表面に対して熱酸化を施した後、ＮＯ（一酸化窒素）雰囲気中で酸窒化処理を行うことによりゲート絶縁膜１７を形成してもよい。酸窒化処理によりホットキャリア耐性が向上する。
【００６９】
次に、ゲート絶縁膜１７上に、ＣＶＤ法により多結晶シリコン膜１９を堆積する。この多結晶シリコン膜１９は、図５５（ｂ）に示すように、枚葉式のＣＶＤ装置５００を用いて行い、半導体ウエハＷは、装置内のサセプタ５０１上に搭載され、例えば、その裏面全体がサセプタと接触した状態で処理を行う。従って、多結晶シリコン膜１９は、半導体ウエハＷの表面にしか形成されない。
【００７０】
次いで、図示しないレジスト膜をマスクに、ｐ型ウエル１３上の多結晶シリコン膜１９中にリン等のｎ型不純物を注入し、前記レジスト膜をアッシングにより除去した後、図示しないレジスト膜をマスクに、ｎ型ウエル１５上の多結晶シリコン膜１９中にホウ素等のｐ型不純物を注入する。
【００７１】
次いで、前記レジスト膜をアッシングにより除去した後、図１１に示すように、多結晶シリコン膜１９を図示しない膜をマスクにプラズマエッチングすることによりゲート電極２１を形成する。このプラズマエッチングは、例えば、図５５（ｃ）に示すように、枚葉式のエッチング装置７００を用いて行い、半導体ウエハＷは、装置内のサセプタ７０１上に搭載され、例えば、その裏面全体がサセプタと接触した状態で処理を行う。なお、７０２は、電極である。
【００７２】
この際、エッチング装置７００の内部には、プラズマが発生している。しかしながら、本実施の形態によれば、半導体基板の裏面に酸化シリコン膜１００を形成したので、多結晶シリコン膜１９のプラズマエッチングの際に、半導体基板に電荷が蓄積されても、ゲート絶縁膜１７に対する電荷の影響を低減でき、ゲート絶縁膜の耐圧を向上させることができる。
【００７３】
次に、ｐチャネル型ＭＩＳＦＥＴの形成領域をレジスト膜（図示せず）で覆い、ｐ型ウエル１３上のゲート電極２１の両側の半導体基板１にｐ型不純物をイオン打ち込みする。また、ゲート電極２１の両側のｐ型ウエル１３にｎ型不純物をイオン打ち込みする。次いで、前記レジスト膜をアッシングにより除去した後、熱処理により前記不純物を拡散させることによってｐ型のポケットイオン領域ＰＫｐおよびｎ−型半導体領域２２ｎを形成する。
【００７４】
次いで、ｎチャネル型ＭＩＳＦＥＴの形成領域をレジスト膜（図示せず）で覆い、ｎ型ウエル１５上のゲート電極２１の両側の半導体基板１にｎ型不純物をイオン打ち込みする。また、ゲート電極２１の両側のｎ型ウエル１５にｐ型不純物をイオン打ち込みする。次いで、前記レジスト膜をアッシングにより除去した後、熱処理により不純物を拡散させることによってｎ型のポケットイオン領域ＰＫｎおよびｐ−型半導体領域２２ｐを形成する。なお、ポケットイオン領域ＰＫｐ、ＰＫｎは、ソースおよびドレインからの空乏層の広がりを抑え、パンチスルー現象によるリーク電流の低減を図るために形成する。
【００７５】
次いで、半導体基板１上にＣＶＤ法で窒化シリコン膜２３を堆積した後、異方的にエッチングすることによって、ゲート電極２１の側壁にサイドウォールスペーサを形成する。
【００７６】
次に、ｐチャネル型ＭＩＳＦＥＴの形成領域をレジスト膜（図示せず）で覆い、図１２に示すように、ｐ型ウエル１３にｎ型不純物をイオン打ち込みする。次いで、前記レジスト膜をアッシングにより除去した後、ｎチャネル型ＭＩＳＦＥＴの形成領域をレジスト膜（図示せず）で覆い、ｎ型ウエル１５にｐ型不純物をイオン打ち込みする。次いで、前記レジスト膜をアッシングにより除去した後、熱処理により前記不純物を拡散させることによってｎ＋型半導体領域２５（ソース、ドレイン）およびｐ＋型半導体領域２７（ソース、ドレイン）を形成する。
【００７７】
ここで、不純物のイオン打ち込みやレジスト膜のアッシングの際にも半導体ウエハ表面がチャージアップするが、本実施の形態によれば、ゲート絶縁膜１７に対する電荷の影響を低減できる。
【００７８】
次いで、図１３に示すように、半導体基板１上に、スパッタ法によりＣｏ（コバルト）膜を堆積し、５００℃程度の熱処理を施すことにより、半導体基板１（ｎ＋型半導体領域２５、ｐ＋型半導体領域２７等）とＣｏ膜との接触部およびゲート電極２１とＣｏ膜との接触部においてシリサイド化反応をおこさせ、半導体基板１およびゲート電極２１上に、コバルトシリサイド層２９を形成する。
【００７９】
次いで、未反応のＣｏ膜をエッチングにより除去し、さらに、７００℃程度の熱処理を施し、半導体基板１およびゲート電極２１上にコバルトシリサイド層２９を残存させる。このコバルトシリサイド層２９は、ｎ＋型半導体領域２５、ｐ＋型半導体領域２７およびゲート電極Ｇの低抵抗化、もしくは接続抵抗の低減のために形成される。
【００８０】
ここまでの工程で、ＬＤＤ（Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ）構造のソース、ドレインを備えたｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐが形成される。
【００８１】
次いで、図１４に示すように、ＭＩＳＦＥＴＱｎおよびＱｐ上に層間絶縁膜として酸化シリコン膜３１をＣＶＤ法で堆積する。かかる工程も、枚葉式のＣＶＤ装置を用いて行う（図５４の下図参照）。ここで、酸化シリコン膜３１の成膜を高密度プラズマＣＶＤ法により形成することができる。この方法によれば、膜の堆積の他に、プラズマによる堆積膜のエッチングが同時に起こり、微細な凹凸を有する半導体基板上にも埋め込み特性良く膜を形成することができる。また、その上部の平坦性を良くできる。
【００８２】
次に、酸化シリコン膜３１上にレジスト膜（図示せず）を形成し、このレジスト膜をマスクに酸化シリコン膜３１をエッチングすることによりｎ＋型半導体領域２５、ｐ＋型半導体領域２７およびゲート電極２１上にコンタクトホール３３を形成する。
【００８３】
次いで、前記レジスト膜をアッシングにより除去した後、図１５に示すようにコンタクトホール３３内を含む酸化シリコン膜３１上に、スパッタ法により薄いＴｉＮ（窒化チタン）膜３５ａを堆積する。このＴｉＮ膜は、後述するＷ（タングステン）とＳｉ（シリコン基板）とが接触することにより不所望な反応層を形成することを防止するバリアメタル膜の役割を果たす。このスパッタ法による成膜には、枚葉式の装置が用いられる。
【００８４】
例えば、このＴｉＮ膜３５ａの成膜後、半導体基板の表面および裏面を洗浄する。この洗浄は、例えば、図５５（ｄ）に示すように、枚葉式の洗浄装置８００を用いて行い、半導体ウエハＷは、その外周部が留め具８０１によって固定され、この留め具が図示しない回転機構により回転する。従って、半導体ウエハの表面のみならずその裏面も露出状態となり、その上下に位置するノズル８０２から、洗浄液を噴射することにより、半導体ウエハＷの表面および裏面を同時に洗浄することが可能となる。もちろん、半導体ウエハをプレート状のサセプタに搭載する形式の洗浄装置等を使用し、その表面および裏面を別々に洗浄してもよい。
【００８５】
ここで、本実施の形態によれば、半導体基板の裏面に酸化シリコン膜１００を形成したので、半導体基板１の裏面が親水性となり、付着した異物（特に、金属系の異物）が除去されやすい。また、半導体基板の裏面に形成された酸化シリコン膜１００をわずかにエッチングする洗浄液を用いることで、リフトオフ的に異物を除去することが可能となり、洗浄効率が向上する。
【００８６】
これに対し、その裏面から疎水性の基板（Ｓｉ）が露出している場合には、異物が付きやすく、また、除去し難い。
【００８７】
次いで、ＴｉＮ膜３５ａの上部に導電性膜として例えばＷ膜３５ｂをスパッタ法により堆積する。
【００８８】
次いで、図１６に示すように、Ｗ膜３５ｂ等を酸化シリコン膜３１が露出するまでＣＭＰ法により研磨することによってコンタクトホール３３内にＴｉＮ膜３５ａとＷ膜３５ｂよりなるプラグ３５を形成する。
【００８９】
次いで、図１７に示すように、酸化シリコン膜３１およびプラグ３５上に、スパッタ法により薄いＴｉＮ膜３９ａを堆積する。次いで、導電性膜として例えばＷ膜３９ｂをスパッタ法で堆積する。次いで、Ｗ膜３９ｂ等を所望の形状にパターニングすることにより、第１層配線３９を形成する。なお、ＴｉＮ膜３９ａの成膜後に、前述の洗浄を適宜行ってもよい。
【００９０】
この後、第１層配線３９上に酸化シリコン膜等の絶縁膜、プラグおよび配線の形成工程を繰り返すことによって多層の配線を形成することが可能であるが、これらの形成工程については、実施の形態２において詳細に説明する。
【００９１】
このように、本実施の形態においては、半導体基板の裏面に酸化シリコン膜１００を形成したので、プラズマ等の影響により半導体基板に電荷が蓄積されても、ゲート絶縁膜の膜質が劣化することを防止することができる。
【００９２】
なお、本実施の形態においては、プラズマが発生する処理として、特に、プラズマエッチングを例に詳細に説明したが、この他、プラズマＣＶＤやアッシング等もプラズマ下で行われる。また、イオン（不純物）の打ち込みの際にも半導体ウエハ表面に電荷が蓄積され得る。また、Ｃｏ膜等のスパッタ法による膜の堆積の際にも半導体ウエハ表面に電荷が蓄積され得る。
【００９３】
このような半導体ウエハ表面に電荷が蓄積される処理時にゲート絶縁膜がチャージアップすることを防止でき、ゲート絶縁膜の耐圧を維持することができる。
【００９４】
また、本実施の形態によれば半導体基板の裏面に酸化シリコン膜１００を形成したので、半導体基板の裏面が親水性となり、また、リフトオフ的に異物を除去することが可能となり、洗浄効率が向上する。
【００９５】
なお、本実施の形態においては、プラグを構成するＴｉＮ膜の洗浄を例に詳細に説明したが、この他、多結晶シリコン膜１９の成膜後に洗浄を行ってもよく、また、このような導電性膜のみならず、酸化シリコン膜等の絶縁膜の成膜後に洗浄を行っても良い。
【００９６】
また、本実施の形態においては、素子分離用の酸化シリコン膜９を堆積した後、半導体基板の裏面に酸化シリコン膜１００を形成したが、酸化シリコン膜１００の形成工程は、かかる時期（タイミング）に限られず、かかる工程より前もしくは後であってもよい。例えば、図１８に示すように、多結晶シリコン膜１９の堆積後に、半導体基板の裏面に酸化シリコン膜１００を形成してもよい。特に、デュアルゲート構造とする場合には、多結晶シリコン膜１９中に２種の不純物を打ち込むため、レジスト膜のアッシング工程が多くなる。従って、その後のアッシング工程等によるチャージアップの影響を低減できる。
【００９７】
また、ゲート絶縁膜の耐圧劣化防止を目的とする場合には、ゲート絶縁膜の形成前もしくはゲート絶縁膜の形成工程と半導体基板がチャージアップする恐れのある工程との間に酸化シリコン膜１００を形成するのが効果的である。また、洗浄効率の向上を目的とする場合には、異物の発生しやすい膜の形成前に酸化シリコン膜１００を形成するのが好ましい。
【００９８】
但し、半導体素子の製造工程のできるだけ早い段階で酸化シリコン膜１００を形成しておけば、双方の目的を達成することができる。
【００９９】
従って、例えば、窒化シリコン膜５の堆積後（図１）に、酸化シリコン膜１００を形成してもよい。但し、この窒化シリコン膜５は、半導体素子の形成領域を定める重要な膜であるため、その表面を裏面とし酸化シリコン膜１００を堆積するには、装置内やサセプタのクリーン度を高く維持し、また、窒化シリコン膜５の表面に傷がつかないような対策を講じる必要がある。
【０１００】
これに対し、前述した素子分離用の酸化シリコン膜９を堆積した後（図９）であれば、半導体素子の形成領域はすでに規定されており、さらに、酸化シリコン膜９の表面は、その後ＣＭＰで除去されるため、その表面汚染対策を講じる必要がない。
【０１０１】
従って、かかる時期に酸化シリコン膜１００を形成することはより効果的であると考えられる。
【０１０２】
（実施の形態２）
図１９および図２０は、本実施の形態の半導体装置の製造方法を示す半導体基板の要部断面図である。
【０１０３】
図１９に示すように、ＬＤＤ（Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ）構造のソース、ドレインを備えたｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐが形成された半導体基板１を準備し、この上部に酸化シリコン膜３１、プラグ３５および第１層配線３９を形成する。
【０１０４】
この半導体基板１は、図５３を参照しながら説明したように、直径が約３００ｍｍであり、その表面および裏面は鏡面仕上げされている。また、ｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐ、酸化シリコン膜３１、プラグ３５および第１層配線３９は、実施の形態１と同様に形成することが可能であるため、ここではその詳細な説明を省略する。
【０１０５】
次いで、第１層配線３９上を含む酸化シリコン膜３１上に層間絶縁膜４１を形成する。この層間絶縁膜４１は、例えば、下から第１の窒化シリコン膜、第１の酸化シリコン膜、第２の窒化シリコン膜および第２の酸化シリコン膜の積層膜よりなる。
【０１０６】
次いで、半導体基板の裏面に絶縁膜として例えば酸化シリコン膜２００をＣＶＤ法で形成する。実施の形態１において説明したように、この酸化シリコン膜２００は、半導体ウエハの表面を下側とし、枚葉式のＣＶＤ装置で形成する（図５４の下図参照）。
【０１０７】
次いで、例えば、第２の酸化シリコン膜上に、第２層配線形成領域を開口したハードマスク（図示せず）を形成し、このハードマスク上にコンタクトホール形成領域を開口したレジスト膜（図示せず）を形成し、このレジスト膜をマスクに層間絶縁膜４１をエッチングすることによりコンタクトホールＣ２を形成する。次いで、前記レジスト膜をアッシングにより除去し、さらに、前記ハードマスクをマスクに第２の酸化シリコン膜および第２の窒化シリコン膜を除去することにより配線溝ＭＧ２を形成する。なお、第１、第２の窒化シリコン膜は、エッチングストッパーの役割を果たす。
【０１０８】
次いで、層間絶縁膜４１上に、バリア膜として例えばＴｉＮ膜をスパッタ法で薄く堆積し、さらに、その上部に、シード膜としてＣｕ（銅）膜をスパッタ法で薄く堆積する。
【０１０９】
次に、配線溝ＭＧ２およびコンタクトホールＣ２内を含む半導体基板１上に電解メッキ法でＣｕ膜を形成する。Ｃｕ膜を形成するには、基板１をＣｕ用のメッキ液に浸漬してシード膜をマイナス（−）電極に固定し、配線溝ＭＧ２を埋め込む程度のＣｕ膜を析出させる。
【０１１０】
次いで、配線溝ＭＧ２およびコンタクトホールＣ２外部のＣｕ膜等を層間絶縁膜４１が露出するまでＣＭＰ法により研磨することによってコンタクトホールＣ２内にプラグＰ２を形成し、配線溝ＭＧ２内に第２層配線Ｍ２を形成する。
【０１１１】
ここで、本実施の形態によれば、Ｃｕ膜を形成する前に、半導体基板の裏面に酸化シリコン膜２００を形成したので、半導体基板の裏面が銅で汚染されることを防止することができる。また、半導体基板中にＣｕが拡散することを防止することができる。特に、Ｃｕは、半導体基板（Ｓｉ）中に拡散しやすく、半導体素子等の特性の劣化を引き起こす。
【０１１２】
また、このようなメッキ処理の後には、実施の形態１で説明した半導体ウエハの裏面洗浄が行われるが、酸化シリコン膜２００をわずかにエッチングする洗浄液を用いれば、酸化シリコン膜２００上に銅が析出していても、かかる銅をリフトオフで除去することが可能となる。このように洗浄効率を向上させることができる。
【０１１３】
この後、第２層配線Ｍ２上に絶縁膜４７を形成し、さらに、プラグおよび配線の形成工程を繰り返すことによって多層の配線を形成することが可能であるが、これらの形成工程の説明および図示は省略する。
【０１１４】
また、最上層配線上には、酸化シリコン膜と窒化シリコン膜との積層膜よりなるパッシベーション膜が形成され、かかる膜を選択的に除去することによりパッド部を露出させる。次いで、ウエハ状の半導体基板をダイシングし、個々のチップのパッド部と実装基板の外部端子とをバンプや金線等を用いて接続する。次いで、チップの周囲を必要に応じて樹脂等で封止することにより半導体装置が完成するが、これらの形成工程の詳細な説明および図示は省略する。
【０１１５】
また、ウエハ状態の半導体基板をダイシングする前に半導体基板の裏面を研磨することにより基板を薄くしてもよい。
【０１１６】
なお、本実施の形態においては、半導体素子としてＭＩＳＦＥＴを形成したが、バイポーラトランジスタ等、他の素子を形成してもよい。また、銅配線を例に説明したが、他の導電性膜、例えばＳｉを含有するＡｌ（アルミニウム）膜などを用いて配線を形成しても良い。但し、銅は抵抗が低く、銅配線を用いることで半導体装置の高速動作が可能となる。また、銅は、前述した通り半導体基板や絶縁物中を拡散し易いため、銅配線に本実施の形態を用いて効果的である。
【０１１７】
また、実施の形態１で説明した通り、例えば、素子分離用の酸化シリコン膜９を堆積した後、半導体基板の裏面に酸化シリコン膜２００を形成しておけば、その後、本実施の形態で説明したＣｕ膜の形成工程があっても、半導体基板の裏面の銅汚染を防止でき、また、半導体基板中へのＣｕの拡散を防止することができる。
【０１１８】
（実施の形態３）
実施の形態１においては、全工程（熱処理、ＣＶＤ、洗浄、スパッタおよびエッチング工程）を枚葉式とした製造ラインを用いて半導体素子を形成したが、以下に示すように、バッチ式の熱処理装置やバッチ式のＣＶＤ装置を使用して半導体素子を形成してもよい。即ち、バッチ式の装置と枚葉式の装置が混在した製造ラインを用いて半導体素子を形成してもよい。
【０１１９】
図２１〜図３８は、本実施の形態の半導体装置の製造方法を示す半導体基板の要部断面図である。以下、本実施の形態の半導体装置の製造方法を工程順に説明する。なお、実施の形態１と同様の工程についてはその詳細な説明を省略する。
【０１２０】
図２１に示すように、半導体基板１上に熱酸化によりパッド酸化膜３を形成し、次いで、このパッド酸化膜３の上部にＣＶＤ法で窒化シリコン膜５を堆積する。
【０１２１】
この際、パッド酸化膜３をバッチ式の熱酸化装置を用い、半導体基板の裏面も酸素雰囲気に晒される装置で形成する。その結果、パッド酸化膜３は、半導体ウエハ（半導体基板１）Ｗの表面および裏面に形成される。
【０１２２】
また、窒化シリコン膜５の成膜も、バッチ式のＣＶＤ装置を用い、半導体基板の裏面も原料ガスに晒される装置で形成する。その結果、窒化シリコン膜５は、半導体ウエハＷの表面および裏面に形成される。
【０１２３】
次いで、図２２に示すように、窒化シリコン膜５の上部の素子分離領域を開口したレジスト膜７をマスクに窒化シリコン膜５およびパッド酸化膜３をエッチングする。
【０１２４】
次いで、図２３に示すように、素子分離溝を形成し、次いで、図２４に示すように、溝の表面を熱酸化した後、溝の内部を含む半導体基板１上に酸化シリコン膜９を堆積する。
【０１２５】
次いで、図２５に示すように、半導体基板１の裏面の窒化シリコン膜５を除去し、半導体基板の裏面に絶縁膜として例えば酸化シリコン膜１００をＣＶＤ法で形成する。窒化シリコン膜５を除去することにより膜応力が低減される。また、酸化シリコン膜１００は、半導体ウエハの表面を下側とし、枚葉式の高密度プラズマＣＶＤ装置で形成する。
【０１２６】
次いで、図２６に示すように、ＣＭＰ法で溝の上部の酸化シリコン膜９を研磨除去し、次いで、図２７に示すように、窒化シリコン膜５を除去する。
【０１２７】
次に、図２８に示すように、パッド酸化膜３を除去した後、熱酸化により半導体基板１の表面に膜厚１１ｎｍ程度の犠牲酸化膜１１を形成する。
【０１２８】
次いで、図２９に示すように、しきい値調整用のイオン打ち込みを行い、さらに、ｐ型ウエル１３およびｎ型ウエル１５を形成する。
【０１２９】
次いで、半導体基板１の表面を洗浄し、その後、図３０に示すように熱酸化によって、半導体基板１の表面にゲート絶縁膜１７を形成する。このゲート絶縁膜１７は、バッチ式の熱酸化装置を用いて行う。
【０１３０】
次に、ゲート絶縁膜１７上に、ＣＶＤ法により多結晶シリコン膜１９を堆積する。この多結晶シリコン膜１９は、バッチ式のＣＶＤ装置を用い、その裏面も原料ガス雰囲気に晒される装置で形成する。その結果、多結晶シリコン膜１９は、半導体ウエハＷの表面および裏面に形成される。
【０１３１】
次いで、ｐ型ウエル１３上の多結晶シリコン膜１９中にリン等のｎ型不純物を注入し、ｎ型ウエル１５上の多結晶シリコン膜１９中にホウ素等のｐ型不純物を注入する。
【０１３２】
次いで、図３１に示すように、多結晶シリコン膜１９をプラズマエッチングすることによりゲート電極２１を形成する。このプラズマエッチングは、枚葉式のエッチング装置を用いて行う。
【０１３３】
この際、エッチング装置の内部には、プラズマが発生している。しかしながら、本実施の形態によれば、半導体基板の裏面に酸化シリコン膜１００を形成したので、ゲート絶縁膜に対する電荷の影響を低減でき、ゲート絶縁膜の耐圧を向上させることができる。
【０１３４】
次に、図３２に示すように、ｐ型のポケットイオン領域ＰＫｐおよびｎ−型半導体領域２２ｎを形成する。次いで、ｎ型のポケットイオン領域ＰＫｎおよびｐ−型半導体領域２２ｐを形成する。
【０１３５】
次いで、ゲート電極２１の側壁に窒化シリコン膜２３よりなるサイドウォールスペーサを形成する。
【０１３６】
次に、図３３に示すように、ｎ＋型半導体領域２５（ソース、ドレイン）およびｐ＋型半導体領域２７（ソース、ドレイン）を形成する。次いで、半導体基板１およびゲート電極２１上に、コバルトシリサイド層２９を形成する。
【０１３７】
ここまでの工程で、ＬＤＤ（Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ）構造のソース、ドレインを備えたｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐが形成される。
【０１３８】
次いで、図３４に示すように、ＭＩＳＦＥＴＱｎおよびＱｐ上に層間絶縁膜として酸化シリコン膜３１を例えば高密度プラズマＣＶＤ法で堆積する。
【０１３９】
次に、酸化シリコン膜３１をエッチングすることによりコンタクトホール３３を形成する。
【０１４０】
次いで、図３５に示すように薄いＴｉＮ膜３５ａを堆積し、半導体基板の表面および裏面を洗浄する。次いで、ＴｉＮ膜３５ａの上部にＷ膜３５ｂをスパッタ法により堆積する。
【０１４１】
次いで、図３６に示すように、Ｗ膜３５ｂ等を酸化シリコン膜３１が露出するまでＣＭＰ法により研磨することによってコンタクトホール３３内にプラグ３５を形成する。
【０１４２】
次いで、図３７に示すように、ＴｉＮ膜３９ａおよびＷ膜３９ｂよりなる第１層配線３９を形成する。
【０１４３】
この後、第１層配線３９上を含む酸化シリコン膜３１上に層間絶縁膜４１を形成し、実施の形態２で説明したように、配線溝ＭＧ２およびコンタクトホールＣ２を形成する。
【０１４４】
次いで、図３８に示すように、半導体基板上にバリア膜として例えばＴｉＮ膜、シード膜としてＣｕ（銅）膜を形成し、さらに、電解メッキ法によりＣｕ膜を形成する。次いで、配線溝ＭＧ２およびコンタクトホールＣ２外部のＣｕ膜等をＣＭＰ法により研磨することによってプラグＰ２および第２層配線Ｍ２を形成する。
【０１４５】
この後、第２層配線Ｍ２上に絶縁膜４７を形成し、さらに、プラグおよび配線の形成工程を繰り返すことによって多層の配線を形成することが可能であるが、これらの形成工程や実装工程の説明および図示は省略する。
【０１４６】
このように、本実施の形態によれば、半導体基板の裏面に酸化シリコン膜１００を形成したので、その後の処理（例えば、多結晶シリコン膜１９のプラズマエッチング）の際に、半導体基板に電荷が蓄積されても、ゲート絶縁膜に対する電荷の影響を低減でき、ゲート絶縁膜の耐圧を向上させることができる。また、Ｃｕ膜の形成時に、半導体基板の裏面が酸化シリコン膜１００および多結晶シリコン膜１９で覆われているため、半導体基板の裏面の銅汚染を防止でき、また、半導体基板中へのＣｕの拡散を防止することができる。
【０１４７】
（実施の形態４）
実施の形態３においては、素子分離用の酸化シリコン膜９を堆積した後、半導体基板の裏面に酸化シリコン膜１００を形成したが、以下に示すように、多結晶シリコン膜１９を堆積した後に、酸化シリコン膜２００を形成してもよい。
【０１４８】
図３９〜図５２は、本実施の形態の半導体装置の製造方法を示す半導体基板の要部断面図である。以下、本実施の形態の半導体装置の製造方法を工程順に説明する。なお、実施の形態１もしくは３と同様の工程についてはその詳細な説明を省略する。
【０１４９】
図３９に示すように、半導体基板１上にパッド酸化膜３および窒化シリコン膜５を堆積する。この際、パッド酸化膜３および窒化シリコン膜５は、バッチ式の装置を用いて形成され、半導体ウエハＷの表面および裏面に形成される。
【０１５０】
次いで、加工された窒化シリコン膜５およびパッド酸化膜３をマスクに、素子分離溝を形成し、溝の表面に薄い酸化膜を形成した後、酸化シリコン膜９を堆積する。次いで、ＣＭＰ法で溝の上部の酸化シリコン膜９を窒化シリコン膜５が露出するまで研磨する。
【０１５１】
次いで、図４０に示すように、半導体基板１の表面および裏面の窒化シリコン膜５を除去する。
【０１５２】
次に、図４１に示すように、パッド酸化膜３を除去した後、熱酸化により半導体基板１の表面に膜厚１１ｎｍ程度の犠牲酸化膜１１を形成する。この犠牲酸化膜１１は、バッチ式の熱酸化装置を用いて形成され、半導体ウエハＷの表面および裏面に形成される。
【０１５３】
次いで、図４２に示すように、しきい値調整用のイオン打ち込みを行い、さらに、ｐ型ウエル１３およびｎ型ウエル１５を形成する。
【０１５４】
次いで、半導体基板１の表面を洗浄し、半導体基板１の表面および裏面の犠牲酸化膜１１を除去した後、図４３に示すように熱酸化によって、半導体基板１の表面にゲート絶縁膜１７を形成する。このゲート絶縁膜１７は、バッチ式の熱処理装置を用いて形成する。
【０１５５】
次に、ゲート絶縁膜１７上に、ＣＶＤ法により多結晶シリコン膜１９を堆積する。この多結晶シリコン膜１９は、バッチ式のＣＶＤ装置を用い、その裏面も原料ガス雰囲気に晒される装置で形成する。その結果、多結晶シリコン膜１９は、半導体ウエハＷの表面および裏面に形成される。
【０１５６】
なお、ゲート絶縁膜１７の形成を枚葉式の熱処理装置を用い、続く多結晶シリコン膜１９の形成をバッチ式の成膜装置を用いる方法であってもよい。この場合、ゲート絶縁膜１７形成時にはウエハ裏面側には絶縁膜が形成されない。そして、多結晶シリコン膜１９形成時に、ウエハ裏面側に多結晶シリコン膜が直接形成されることとなる。この多結晶シリコン膜により後述したようなゲッタリング強化を図ることが可能となる。このため、予めウエハ裏面に、ゲッタリング強化のための多結晶シリコンを形成する必要がなく、ウエハのコスト低減が図れる。
【０１５７】
次いで、図４４に示すように、半導体基板１の裏面に絶縁膜として例えば酸化シリコン膜２００をＣＶＤ法で形成する。この酸化シリコン膜２００は、半導体ウエハの表面を下側とし、枚葉式のＣＶＤ装置で形成する。
【０１５８】
次いで、ｐ型ウエル１３上の多結晶シリコン膜１９中にリン等のｎ型不純物を注入し、ｎ型ウエル１５上の多結晶シリコン膜１９中にホウ素等のｐ型不純物を注入する。
【０１５９】
次いで、図４５に示すように、多結晶シリコン膜１９をプラズマエッチングすることによりゲート電極２１を形成する。このプラズマエッチングは、枚葉式のエッチング装置を用いて行う。
【０１６０】
この際、エッチング装置の内部には、プラズマが発生している。しかしながら、本実施の形態によれば、半導体基板の裏面に酸化シリコン膜２００を形成したので、ゲート絶縁膜１７に対する電荷の影響を低減でき、ゲート絶縁膜の耐圧を向上させることができる。
【０１６１】
次に、図４６に示すように、ｐ型のポケットイオン領域ＰＫｐおよびｎ−型半導体領域２２ｎを形成する。次いで、ｎ型のポケットイオン領域ＰＫｎおよびｐ−型半導体領域２２ｐを形成する。
【０１６２】
次いで、ゲート電極２１の側壁に窒化シリコン膜２３よりなるサイドウォールスペーサを形成し、ｎ＋型半導体領域２５（ソース、ドレイン）およびｐ＋型半導体領域２７（ソース、ドレイン）を形成する。
【０１６３】
次いで、図４７に示すように、半導体基板１およびゲート電極２１上に、コバルトシリサイド層２９を形成する。
【０１６４】
ここまでの工程で、ＬＤＤ（Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ）構造のソース、ドレインを備えたｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐが形成される。
【０１６５】
次いで、図４８に示すように、ＭＩＳＦＥＴＱｎおよびＱｐ上に層間絶縁膜として酸化シリコン膜３１を例えば高密度プラズマＣＶＤ法で堆積する。
【０１６６】
次に、酸化シリコン膜３１をエッチングすることによりコンタクトホール３３を形成する。
【０１６７】
次いで、図４９に示すように薄いＴｉＮ膜３５ａを堆積し、半導体基板の表面および裏面を洗浄する。次いで、ＴｉＮ膜３５ａの上部にＷ膜３５ｂをスパッタ法により堆積する。
【０１６８】
次いで、図５０に示すように、Ｗ膜３５ｂ等を酸化シリコン膜３１が露出するまでＣＭＰ法により研磨することによってコンタクトホール３３内にプラグ３５を形成する。
【０１６９】
次いで、図５１に示すように、ＴｉＮ膜３９ａおよびＷ膜３９ｂよりなる第１層配線３９を形成する。
【０１７０】
この後、第１層配線３９上を含む酸化シリコン膜３１上に層間絶縁膜４１を形成し、実施の形態２で説明したように、配線溝ＭＧ２およびコンタクトホールＣ２を形成する。
【０１７１】
次いで、図５２に示すように、バリア膜として例えばＴｉＮ膜、シード膜としてＣｕ（銅）膜を形成し、さらに、電解メッキ法によりＣｕ膜を形成する。次いで、配線溝ＭＧ２およびコンタクトホールＣ２外部のＣｕ膜等をＣＭＰ法により研磨することによってプラグＰ２および第２層配線Ｍ２を形成する。
【０１７２】
この後、第２層配線Ｍ２上に絶縁膜４７を形成し、さらに、プラグおよび配線の形成工程を繰り返すことによって多層の配線を形成することが可能であるが、これらの形成工程および実装工程の説明および図示は省略する。
【０１７３】
このように、本実施の形態によれば、半導体基板の裏面に酸化シリコン膜２００を形成したので、その後の処理（例えば、多結晶シリコン膜１９のプラズマエッチング）の際に、半導体基板に電荷が蓄積されても、ゲート絶縁膜に対する電荷の影響を低減でき、ゲート絶縁膜の耐圧を向上させることができる。
【０１７４】
また、半導体基板の裏面に酸化シリコン膜２００を形成したので、半導体基板の裏面が親水性となり、付着した異物（特に、金属系の異物）が除去されやすい。また、半導体基板の裏面に形成された酸化シリコン膜をわずかにエッチングする洗浄液を用いることで、リフトオフ的に異物を除去することが可能となり、洗浄効率が向上する。
【０１７５】
また、Ｃｕ膜の形成時に２、半導体基板の裏面が多結晶シリコン膜１９および酸化シリコン膜２００で覆われているため、半導体基板の裏面の銅汚染を防止でき、また、半導体基板中へのＣｕの拡散を防止することができる。
【０１７６】
なお、酸化シリコン膜（１００、２００）の形成工程は、実施の形態３および４で示す時期（タイミング）に限られないことは、実施の形態１で説明した通りである。
【０１７７】
また、前記酸化シリコン膜の他、窒化シリコン膜やこれらの積層膜を用いてもよく、その膜厚は、例えば、２０〜５００ｎｍ程度が好ましい点も実施の形態１で説明した通りである。
【０１７８】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１７９】
特に、前記実施の形態においては、種々の製造ラインで半導体装置を形成する工程について説明したが、かかる製造工程に限定されず、半導体基板の裏面にゲート絶縁膜の耐圧や洗浄効率を向上させるに足る充分な膜厚の絶縁膜が形成されないラインに広く適用可能である。
【０１８０】
また、半導体装置の製造工程においてゲッタリング強化のため、その裏面に多結晶シリコンを形成する場合がある。このゲッタリングとは、半導体基板中に侵入した不所望な原子等を捕獲する機能をいい、例えば、単結晶のシリコン基板と多結晶のシリコン膜との界面の歪みを利用するものがある。
【０１８１】
従って、このような多結晶シリコン膜の形成後においても前記実施の形態の絶縁膜（１００、２００）を形成することにより前記効果を奏することができる。
【０１８２】
さらに、このゲッタリング用の多結晶シリコンは前記絶縁膜で覆われているため、半導体基板の裏面の多結晶シリコンが酸化され、また、その酸化膜や多結晶シリコン自身がエッチングされることにより、除々にその膜厚が低減され、もしくは消失するのを防止することができる。
【０１８３】
本発明は、直径３００ｍｍ近傍（３００±０．２ｍｍ）もしくは３００ｍｍ以上の半導体ウエハを用いた枚葉処理の半導体製造プロセスに有効である。
【０１８４】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
【０１８５】
枚葉処理を主とした半導体装置の製造方法のゲート絶縁膜の形成の前もしくは後に、半導体基板の裏面に絶縁膜を形成することにより、ゲート絶縁膜の耐圧の劣化を防止することができる。また、半導体ウエハの洗浄効率を向上させることができる。このように、半導体装置の特性の向上を図ることができる。
【０１８６】
また、金属膜形成後に行われる半導体ウエハの洗浄工程の前に、半導体基板の裏面に絶縁膜を形成することにより、半導体ウエハの洗浄効率を向上させることができる。その結果、半導体装置の特性の向上を図ることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１である半導体装置の製造方法を示す半導体基板の要部断面図である。
【図２】本発明の実施の形態１である半導体装置の製造方法を示す半導体基板の要部断面図である。
【図３】本発明の実施の形態１である半導体装置の製造方法を示す半導体基板の要部断面図である。
【図４】本発明の実施の形態１である半導体装置の製造方法を示す半導体基板の要部断面図である。
【図５】本発明の実施の形態１である半導体装置の製造方法を示す半導体基板の要部断面図である。
【図６】本発明の実施の形態１である半導体装置の製造方法を示す半導体基板の要部断面図である。
【図７】本発明の実施の形態１である半導体装置の製造方法を示す半導体基板の要部断面図である。
【図８】本発明の実施の形態１である半導体装置の製造方法を示す半導体基板の要部断面図である。
【図９】本発明の実施の形態１である半導体装置の製造方法を示す半導体基板の要部断面図である。
【図１０】本発明の実施の形態１である半導体装置の製造方法を示す半導体基板の要部断面図である。
【図１１】本発明の実施の形態１である半導体装置の製造方法を示す半導体基板の要部断面図である。
【図１２】本発明の実施の形態１である半導体装置の製造方法を示す半導体基板の要部断面図である。
【図１３】本発明の実施の形態１である半導体装置の製造方法を示す半導体基板の要部断面図である。
【図１４】本発明の実施の形態１である半導体装置の製造方法を示す半導体基板の要部断面図である。
【図１５】本発明の実施の形態１である半導体装置の製造方法を示す半導体基板の要部断面図である。
【図１６】本発明の実施の形態１である半導体装置の製造方法を示す半導体基板の要部断面図である。
【図１７】本発明の実施の形態１である半導体装置の製造方法を示す半導体基板の要部断面図である。
【図１８】本発明の実施の形態１である他の半導体装置の製造方法を示す半導体基板の要部断面図である。
【図１９】本発明の実施の形態２である半導体装置の製造方法を示す半導体基板の要部断面図である。
【図２０】本発明の実施の形態２である半導体装置の製造方法を示す半導体基板の要部断面図である。
【図２１】本発明の実施の形態３である半導体装置の製造方法を示す半導体基板の要部断面図である。
【図２２】本発明の実施の形態３である半導体装置の製造方法を示す半導体基板の要部断面図である。
【図２３】本発明の実施の形態３である半導体装置の製造方法を示す半導体基板の要部断面図である。
【図２４】本発明の実施の形態３である半導体装置の製造方法を示す半導体基板の要部断面図である。
【図２５】本発明の実施の形態３である半導体装置の製造方法を示す半導体基板の要部断面図である。
【図２６】本発明の実施の形態３である半導体装置の製造方法を示す半導体基板の要部断面図である。
【図２７】本発明の実施の形態３である半導体装置の製造方法を示す半導体基板の要部断面図である。
【図２８】本発明の実施の形態３である半導体装置の製造方法を示す半導体基板の要部断面図である。
【図２９】本発明の実施の形態３である半導体装置の製造方法を示す半導体基板の要部断面図である。
【図３０】本発明の実施の形態３である半導体装置の製造方法を示す半導体基板の要部断面図である。
【図３１】本発明の実施の形態３である半導体装置の製造方法を示す半導体基板の要部断面図である。
【図３２】本発明の実施の形態３である半導体装置の製造方法を示す半導体基板の要部断面図である。
【図３３】本発明の実施の形態３である半導体装置の製造方法を示す半導体基板の要部断面図である。
【図３４】本発明の実施の形態３である半導体装置の製造方法を示す半導体基板の要部断面図である。
【図３５】本発明の実施の形態３である半導体装置の製造方法を示す半導体基板の要部断面図である。
【図３６】本発明の実施の形態３である半導体装置の製造方法を示す半導体基板の要部断面図である。
【図３７】本発明の実施の形態３である半導体装置の製造方法を示す半導体基板の要部断面図である。
【図３８】本発明の実施の形態３である半導体装置の製造方法を示す半導体基板の要部断面図である。
【図３９】本発明の実施の形態４である半導体装置の製造方法を示す半導体基板の要部断面図である。
【図４０】本発明の実施の形態４である半導体装置の製造方法を示す半導体基板の要部断面図である。
【図４１】本発明の実施の形態４である半導体装置の製造方法を示す半導体基板の要部断面図である。
【図４２】本発明の実施の形態４である半導体装置の製造方法を示す半導体基板の要部断面図である。
【図４３】本発明の実施の形態４である半導体装置の製造方法を示す半導体基板の要部断面図である。
【図４４】本発明の実施の形態４である半導体装置の製造方法を示す半導体基板の要部断面図である。
【図４５】本発明の実施の形態４である半導体装置の製造方法を示す半導体基板の要部断面図である。
【図４６】本発明の実施の形態４である半導体装置の製造方法を示す半導体基板の要部断面図である。
【図４７】本発明の実施の形態４である半導体装置の製造方法を示す半導体基板の要部断面図である。
【図４８】本発明の実施の形態４である半導体装置の製造方法を示す半導体基板の要部断面図である。
【図４９】本発明の実施の形態４である半導体装置の製造方法を示す半導体基板の要部断面図である。
【図５０】本発明の実施の形態４である半導体装置の製造方法を示す半導体基板の要部断面図である。
【図５１】本発明の実施の形態４である半導体装置の製造方法を示す半導体基板の要部断面図である。
【図５２】本発明の実施の形態４である半導体装置の製造方法を示す半導体基板の要部断面図である。
【図５３】本発明の実施の形態の半導体装置の製造方法に用いられる半導体ウエハを示す斜視図である。
【図５４】本発明の実施の形態の半導体装置の製造方法に用いられる装置および処理方法を模式的に表した断面図である。
【図５５】本発明の実施の形態の半導体装置の製造方法に用いられる装置および処理方法を模式的に表した断面図である。
【図５６】バッチ式の処理装置および処理方法を模式的に表した断面図である。
【符号の説明】
１　　半導体基板（半導体ウエハ）
３　　パッド酸化膜
５　　窒化シリコン膜
７　　レジスト膜
９　　酸化シリコン膜
１１　　犠牲酸化膜
１３　　ｐ型ウエル
１５　　ｎ型ウエル
１７　　ゲート絶縁膜
１９　　多結晶シリコン膜
２１　　ゲート電極
２２ｎ　　ｎ−型半導体領域
２２ｐ　　ｐ−型半導体領域
２３　　窒化シリコン膜
２５　　ｎ＋型半導体領域
２７　　ｐ＋型半導体領域
２９　　コバルトシリサイド層
３１　　酸化シリコン膜
３３　　コンタクトホール
３５　　プラグ
３５ａ　　ＴｉＮ膜
３５ｂ　　Ｗ膜
３９　　第１層配線
３９ａ　　ＴｉＮ膜
３９ｂ　　Ｗ膜
４１　　層間絶縁膜
４７　　絶縁膜
１００　　酸化シリコン膜
２００　　酸化シリコン膜
４００　　熱酸化装置
４０１　　サセプタ
５００　　ＣＶＤ装置
５０１　　サセプタ
６０１　　処理装置
６０１　　バッチ式の処理装置
６０２　　ウエハホルダ
６０３　　膜
７００　　エッチング装置
７０１　　サセプタ
７０２　　電極
８００　　洗浄装置
８０１　　留め具
８０２　　ノズル
Ｃ２　　コンタクトホール
Ｇ　　ゲート電極
Ｍ２　　第２層配線
ＭＧ２　　配線溝
Ｐ２　　プラグ
ＰＫｎ　　ｎ型のポケットイオン領域
ＰＫｐ　　ｐ型のポケットイオン領域
Ｑｎ　　ｎチャネル型ＭＩＳＦＥＴ
Ｑｐ　　ｐチャネル型ＭＩＳＦＥＴ
Ｗ　　半導体ウエハ（ウエハ、半導体基板）
【図１】
2004128037.tif 000003
【図２】
2004128037.tif 000004
【図３】
2004128037.tif 000005
【図４】
2004128037.tif 000006
【図５】
2004128037.tif 000007
【図６】
2004128037.tif 000008
【図７】
2004128037.tif 000009
【図８】
2004128037.tif 000010
【図９】
2004128037.tif 000011
【図１０】
2004128037.tif 000012
【図１１】
2004128037.tif 000013
【図１２】
2004128037.tif 000014
【図１３】
2004128037.tif 000015
【図１４】
2004128037.tif 000016
【図１５】
2004128037.tif 000017
【図１６】
2004128037.tif 000018
【図１７】
2004128037.tif 000019
【図１８】
2004128037.tif 000020
【図１９】
2004128037.tif 000021
【図２０】
2004128037.tif 000022
【図２１】
2004128037.tif 000023
【図２２】
2004128037.tif 000024
【図２３】
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【図２４】
2004128037.tif 000026
【図２５】
2004128037.tif 000027
【図２６】
2004128037.tif 000028
【図２７】
2004128037.tif 000029
【図２８】
2004128037.tif 000030
【図２９】
2004128037.tif 000031
【図３０】
2004128037.tif 000032
【図３１】
2004128037.tif 000033
【図３２】
2004128037.tif 000034
【図３３】
2004128037.tif 000035
【図３４】
2004128037.tif 000036
【図３５】
2004128037.tif 000037
【図３６】
2004128037.tif 000038
【図３７】
2004128037.tif 000039
【図３８】
2004128037.tif 000040
【図３９】
2004128037.tif 000041
【図４０】
2004128037.tif 000042
【図４１】
2004128037.tif 000043
【図４２】
2004128037.tif 000044
【図４３】
2004128037.tif 000045
【図４４】
2004128037.tif 000046
【図４５】
2004128037.tif 000047
【図４６】
2004128037.tif 000048
【図４７】
2004128037.tif 000049
【図４８】
2004128037.tif 000050
【図４９】
2004128037.tif 000051
【図５０】
2004128037.tif 000052
【図５１】
2004128037.tif 000053
【図５２】
2004128037.tif 000054
【図５３】
2004128037.tif 000055
【図５４】
2004128037.tif 000056
【図５５】
2004128037.tif 000057
【図５６】
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