(57)【要約】【課題】高速で動作可能なチャネル領域のキャリアが移動する方向に作りつけ電界が形成された電界効果トランジスタを制御性良く作製する。【解決手段】（００１）表面を有するＳｉ基板にドライエッチングによって開孔部１０４を作製する。この時、側壁は一組の向かい合う（１００）面と（１￣００）面と、（１１￣０）面と（１￣１０）面と（１１０）面と（１￣１￣０）面から形成される様に選ぶ。その後、ウエットエッチングによって、（１￣１１￣）面と（１１１￣）面と（１￣１￣１￣）面と（１１￣１￣）面から形成されるような底部を作る。そして（１００）面と（１￣００）面上にほぼ選択的にＳｉバッファ層１１０とＳｉＧｅ層１１１とＳｉ層１１５を形成する。その後、ゲート酸化膜１１８とゲート１２０を形成し、層間絶縁膜１２１を堆積して、ソース電極１２３とドレイン電極１２４を形成する。【選択図】  図１４
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【特許請求の範囲】
【請求項１】
最上層がシリコンからなる基板の表面をエッチングすることによって形成された、少なくとも一対の対面する｛１００｝面とを有する側壁をもつ開孔部内部において、前記対面する｛１００｝面上にエピタキシャル成長した結晶層をチャネルとする電界効果トランジスタであって、キャリアが前記エピタキシャル成長した結晶層中を、前記対面する｛１００｝面のうち一方の｛１００｝面から対面する｛１００｝面の方向に向かって流れることを特徴とする半導体装置。
【請求項２】
前記基板の最表面は｛１００｝面であることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記基板の最表面は｛１１０｝面であることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記基板はＳＯＩ基板であることを特徴とする請求項１記載の半導体装置。
【請求項５】
前記開孔部の側壁のうち｛１００｝面を除く側壁の面方位は、｛１１０｝面と｛１１１｝面からなる群から選んだ結晶面で形成されていることを特徴とする請求項１から４に記載の半導体装置。
【請求項６】
前記｛１００｝側面上にエピタキシャル成長した結晶層の少なくとも一部には、シリコン結晶とシリコンゲルマニウム結晶とシリコンゲルマニウムカーボン結晶とシリコンカーボン結晶とからなる群から選ばれた少なくとも１つの結晶からなる結晶層が堆積されていることを特徴とする請求項１から５記載の半導体装置。
【請求項７】
前記｛１００｝側面上に形成された半導体層少なくとも一部には、シリコンゲルマニウム結晶とシリコンゲルマニウムカーボン結晶とシリコンカーボン結晶からなる群から選ばれた少なくとも１種類の結晶層が形成されており、前記結晶層の組成に傾斜がついていることを特徴とする請求項１から５記載の半導体装置。
【請求項８】
最上層がシリコンからなる基板上の少なくとも一部に一対の対面する｛１００｝面を有する側壁をもつ開孔を形成する工程と、前記開口部内の｛１００｝面に化学気相成長法によってエピタキシャル結晶層を成長する工程と、前記エピタキシャル結晶層の側壁のうち、前記シリコン基板上の開孔部内に存在する｛１００｝面に平行な面を除く側壁の少なくとも一部にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程を具備することを特徴とする半導体装置の製造方法。
【請求項９】
｛１００｝面を最表面に持つシリコン基板を用いることを特徴とする請求項８記載の半導体装置の製造方法。
【請求項１０】
｛１１０｝面を最表面に持つシリコン基板を用いることを特徴とする請求項８記載の半導体装置の製造方法。
【請求項１１】
ＳＯＩ基板を用いる事を特徴とする請求項８記載の半導体装置の製造方法。
【請求項１２】
前記シリコン基板上の開孔部に存在する｛１００｝面を除く側壁が｛１１０｝面と｛１１１｝面からなる群から選んだ結晶面であることを特徴とする請求項８記載の半導体装置の製造方法。
【請求項１３】
前記エピタキシャル結晶層は、シリコンとシリコンゲルマニウムとシリコンゲルマニウムカーボンと、シリコンカーボンとゲルマニウムからなる群から選ばれた少なくとも１つの結晶層からなっていることを特徴とする請求項８から１１記載の半導体デバイスの製造方法。
【請求項１４】
前記エピタキシャル結晶層は、シリコンゲルマニウムとシリコンゲルマニウムカーボンと、シリコンカーボンからなる群から選ばれた少なくとも１つの結晶層からなっており、この結晶層の組成に傾斜をつけることを特徴とする請求項８から１１記載の半導体デバイスの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電界効果トランジスタの構造と製造方法に関する。
【０００２】
【従来の技術】
近年、超高速で動作するデバイスとして、ヘテロ接合を利用した半導体デバイスが注目を集めている。特に、シリコンゲルマニウム（ＳｉＧｅ）やシリコンゲルマニウムカーボン（ＳｉＧｅＣ）などの、いわゆるＩＶ族混晶を用いた電界効果トランジスタを高周波回路に応用する研究が盛んになされている。
【０００３】
図４６は、ＳｉＧｅやＳｉＧｅＣをチャネルとして用いた従来の一般的な電界効果トランジスタ（ＭＯＳＦＥＴ）の断面図である。同図に示すように、従来のＭＯＳＦＥＴは、Ｓｉ基板１１０１と、Ｓｉ基板１１０１上に設けられたチャネル層１１０２と、チャネル層１１０２上に設けられたＳｉキャップ層１１０３と、Ｓｉキャップ層１１０３上に設けられたゲート酸化膜層１１０４と、ゲート酸化膜層１１０４上に設けられたゲート１１０５と、高濃度にドーピングされたソース領域１１０６とドレイン領域１１０７とを備えている。さらに基板上に堆積された層間絶縁膜１１０８を貫通して、ソース電極１１０９とドレイン電極１１１０が設けられている。
【０００４】
従来の一般的なＭＯＳＦＥＴでは、チャネル層１１０２には少なくともキャリアの進行方向に対して均一な組成を持つＳｉＧｅやＳｉＧｅＣ等のＩＶ族元素混晶が使用されてきた。このような構造では、確かに、チャネル領域にＳｉよりも移動度が早いＩＶ族元素混晶を用いているので、Ｓｉだけから構成されたデバイスに比較すると高速化することができる。しかしながら、このような従来の一般的なデバイスでは、さらに、その動作速度を向上させるには、ＧｅやＣの濃度、つまり、混晶のＳｉ以外の組成を増加させる必要がある（ＧｅやＣ濃度の高いＩＶ族結晶は一般的に移動度が高い）。一方、結晶成長の立場から考えると、Ｇｅ濃度の高いＳｉＧｅやＳｉＧｅＣは、Ｓｉ上に堆積すると、非常に欠陥が発生しやすい好ましくない性質がある。さらに、例え、Ｇｅ濃度の高いＳｉＧｅやＳｉＧｅＣをＳｉ上に欠陥なく堆積できたとしても、半導体デバイス作製工程に不可欠な熱処理を行った場合に欠陥が発生しやすい、つまり熱的耐性が低いという、デバイス作製という観点から見ると、好ましからぬ性質も持っている。また、Ｃについては、そもそも結晶中の格子位置に入れること自体が難しく、Ｃ濃度の向上とともに結晶性が崩れる傾向がある。さらに、一般に２ａｔ．％以上の濃度のＣ原子を含む欠陥のないＩＶ族混晶は作製が非常に困難である。
【０００５】
そこで、比較的低いＧｅやＣ濃度を持つ混晶をチャネルに使ったデバイスで、より高速動作可能なとして、キャリアの進行方向に向けて混晶の組成を変調させたような構造のデバイスが考えられる。
【０００６】
ここで、なぜ、これによりキャリアの進行方向に向けてＩＶ族元素混晶の組成を変調させたような構造で高速で動作するＭＯＳＦＥＴが実現できるかをＳｉＧｅＣ結晶をチャネルに使った場合について簡単に説明する。
【０００７】
図４７（ａ）は、ｎ型のＳｉＧｅＣチャネルＭＯＳＦＥＴの断面図である。ここでは、図４７（ａ）を見て分かる通り、  この場合、ソース１２０２とドレイン１２０３はｎ型にドープされており、ＳｉＧｅＣチャネル１２０１の中でＧｅ濃度をソース１２０２からドレイン１２０３に向かって増加させている。図４７（ｂ）は、電圧を印加していない熱平衡状態の伝導帯の底のポテンシャルを、ソースからドレインに向かって示した模式図で縦軸はポテンシャルに相当する。図４７（ｃ）はＭＯＳＦＥＴに電圧を印加した動作時の伝導帯の底のポテンシャルを、ソースからドレインに向かって示したも模式図であり、ここでも縦軸はポテンシャルに相当する。また、図４７（ｂ）と（ｃ）の破線は、従来の一般的な均一組成ＳｉＧｅＣチャネルの場合、実線はＳｉＧｅＣチャネルのＧｅ濃度をソース領域からドレインに向かって増加させた傾斜組成の場合である。まず図４７（ｂ）の熱平衡時のポテンシャルを見る。均一組成では、ゲート内で伝導帯の底のトップは平坦になっている。しかし、傾斜組成の場合は、ゲートからドレインに向かって伝導帯の底のポテンシャルが下降している。これは、組成の傾斜によるバンドギャップの変化に対応するものである。ここで仮にゲート内に電子を注入すると、ソースとドレインに電圧を印加しなくても、電子は伝導帯の底の下向きの曲がりにそって、あたかも電界がかかっているかのようにドレインに流れてゆく。つまり、傾斜組成ＳｉＧｅＣでは、外部電界をかけなくても内部に作りつけの内部電界が常に存在すると考えてよい。次に、ＭＯＳＦＥＴが動作している時の状態について述べる。この場合、電子はソースからドレインに向かって流れてゆくのであるが、均一組成チャネルの場合と傾斜組成チャネルでは伝導帯の底の曲がり具合が異なる。これは均一組成の場合では、外部から印加された電界だけによって伝導帯の底が曲がっているのに対し、傾斜組成の場合は外部から印加された電界に加え、作りつけ電界の効果が加わるからである。この場合、ポテンシャルに急激な曲がりを持っている（電子にかかる電界が大きいことに相当）傾斜組成ＳｉＧｅＣチャネルの場合の方が電子はすばやくチャネル領域を通過する。すなわち、高速で動作するのである。
【０００８】
次に、図４８を参照してｐ型のＳｉＧｅＣチャネルＭＯＳＦＥＴについて同様に考える。図４８（ａ）は、ｐ型のＳｉＧｅＣチャネルＭＯＳＦＥＴの断面図である。この場合、ソース１３０２とドレイン１３０３はｐ型にドープされており、ＳｉＧｅＣチャネル１３０１の中でＧｅ濃度をソース１３０２からドレイン１３０３に向かって増加させた場合について示す。図４８（ｂ）は、電圧を印加していない熱平衡状態の価電子帯のトップのポテンシャルを、図４８（ｃ）はＭＯＳＦＥＴに電圧を印加した動作時の価電子帯のトップのポテンシャルを、ソースからドレインに向かって示したも模式図であり、いずれも縦軸はポテンシャルに相当する。また、図４８（ｂ）と（ｃ）の破線は、従来の一般的な均一組成ＳｉＧｅＣチャネルの場合、実線はＳｉＧｅＣチャネルのＧｅ濃度をソース領域からドレインに向かって増加させた傾斜組成の場合である。まず熱平衡時の状態を見ると、均一組成では、ゲート内で価電子帯のトップは平坦になっている。一方、傾斜組成の場合は、ゲートからドレインに向かって組成変調によるバンドギャップの変化に応じて価電子帯のトップ曲がっている。すなわち、作りつけの内部電界が存在するのである。次に、ＭＯＳＦＥＴが動作している時であるが、この場合も均一組成チャネルの場合と傾斜組成チャネルではバンドの曲がり具合が異なる。結果としてホールは、急激な曲がりを持っている傾斜組成ＳｉＧｅＣチャネルにおいてよりすばやくチャネル領域を通過し、ＭＯＳＦＥＴは高速で動作するのである。
【０００９】
以上のような考えに基づいて、キャリアの進行方向に対して組成が傾斜しているチャネルを持つデバイスが提案されている。
【００１０】
この提案に係るｐ型ＳｉＧｅチャネルＭＯＳＦＥＴ構造と製造方法について図４９と図５０を使って説明する。なお図４９と５０において（ｂ）は作製した構造を基板法線方向から見た図であり、（ａ）は図（ｂ）の破線部分の断面構造である。まず、Ｓｉ基板１４０１上にＳｉＯ２を埋め込んだトレンチ分離層１４０２を形成する。そしてこの状態で結晶成長装置に基板を導入し、内部Ｓｉ層１４０３を成長する。この時、選択成長技術を使って、Ｓｉ基板１４０１のトレンチ分離層１４０２上以外のＳｉ原子が基板表面に露出している部分のみに結晶成長を行う。すると、図４９に示すように、ファセット１４０４が現れて内部Ｓｉ層１４０３の成長が起こる。なおこのファセットは｛１１１｝面である。引き続きＳｉＧｅ層１４０５を成長する。この時Ｇｅ濃度を徐々に増加させるように結晶成長を行う。すると、図４９（ａ）に示すように、内部Ｓｉ層１４０３から外に向かってＧｅ濃度が高いような結晶成長が起こる。なお、この場合も｛１１１｝ファセット成長が起こる。そして最後に、外部Ｓｉ層１４０６層を成長させる。すると結果的に、四角錘の構造が成長し、基盤の法線方向から見ると図４９（ｂ）のように｛１１１｝面で囲まれた構造が出来上がる。
【００１１】
次に図４９の構造を化学機械研磨（ＣＭＰ）によって研磨を行う。すると、図５０のような状態となる。このような構造に電極等を取り付け、内部Ｓｉ層１４０３をソースに、ＳｉＧｅ層１４０５をチャネルに、外部Ｓｉ層１４０６付近をドレインとするのである。これによりキャリアの進行方向に向けてＩＶ族元素混晶の組成を変調させたような構造が実現できるのである。
【００１２】
【特許文献１】
特開２００１−１６８１８４号公報
【００１３】
【発明が解決しようとする課題】
しかしながら、上記の図４６〜図５０の提案内容には、３つの大きな問題点が存在する。
【００１４】
まず第１は、上記の提案内容では、｛１１１｝面の成長が不可欠である事である。しかしながら、そもそも｛１１１｝面の成長は成長速度が｛１００｝に比べてかなり遅く、図４９のような構造を作製するのに多くの時間を要する事である。第２点目は、図４９に示した成長した結晶とトレンチ分離層の重なり部分１４０７である。上記の提案内容の製造方法では、選択成長技術を使っているため、この部分は、ファセット面の横方向の成長だけで形成する必要があるが（つまり、トレンチ分離１４０２から垂直に上への成長は起こらない）、ＳｉＯ２でできたトレンチ分離層１４０２と、内部Ｓｉ層１４０３やＳｉＧｅ層１４０５や外部Ｓｉ層１４０６の接触面である図４９に示した重なり部分１４０７では単結晶成長せず、ポリ化する可能性が高い。最後に第３点目として図４９の構造から図５０の構造に加工する場合、ＣＭＰによる研磨は困難である。ＣＭＰの研磨を実際に行う場合を考えると、図４９のように先が尖った構造では、先端部に大きな圧力がかかり、想定どおりの研磨を行うことは難しい。
【００１５】
以上のことから、上記の提案内容以外の方法で、キャリアの進行方向に組成が変調したようなＭＯＳＦＥＴの構造や製造方法を検討する必要がある。
【００１６】
【課題を解決するための手段】
そこで、本発明では、Ｓｉ基板に、基板表面に対して垂直に存在する｛１００｝面を含む開孔部を作製し、開孔部の露出している面の面方位等を工夫して、前記側壁｛１００｝上にＳｉＧｅやＳｉＧｅＣ結晶を選択的に横方向に成長を行い、これをチャネルとして用いるＭＯＳＦＥＴの構造と製造方法を提案する。
【００１７】
【発明の実施の形態】
（第１の実施形態）
第１の実施の形態として、図１から図２６を参照して、表面が｛１００｝面のＳｉ基板を用いて電解効果トランジスタトランジスタを作製する場合について述べる。便宜上、基板表面を（００１）面と定義する（つまり、基板表面の法線ベクトルは［００１］）。なお、各図にいおいて（ａ）は、（ｂ）の破線部の断面を示し、（ｂ）は基板最上面の平面状態を示す。また、図２以降の図面では、（ａ）（ｂ）の符号を付与していないが、左側の図面が（ａ）であり、右側の図面が（ｂ）である。また、図１（ａ）（ｂ）にそれぞれ示すミラー指数は、図２〜図４５の図面においても共通である。なお、図１５〜図２０、図２８〜図３３、図４０〜図４５は、それぞれ（ａ）に対応する図面である。
【００１８】
まず、図１に示すようにＳｉ基板１０１を熱酸化して、熱酸化膜１０２を形成する。この時、熱酸化膜１０２の膜厚は１００ｎｍ程度とする（膜厚については特に留意する必要はない）。次に、イオン注入によって、砒素を４×１０１５／ｃｍ２程度のドーズ量で注入し、あらかじめｎ型にしておく。次に図２に示すようにフォトリソグラフィーを使ってレジスト１０３でパターンニングする。この時、図２（ｂ）に示すように基板表面上では、この後のドライエッチングを行った時に開口部１０４の側壁が（１００）面、（１１￣０）面、（１￣１￣０）面、（１￣００）面、（１￣１０）面、（１１０）面で囲まれるようにパターンニングする。ここで対向する｛１００｝である、（１００）面と（１￣００）面の間隔を例えば１μｍになるようにしておく。そしてこの状態でドライエッチングによって開口部１０４を作製する（図３）。この時、開口部１０４の深さは、例えば１μｍ程度にする。
【００１９】
次に、図４に示すように基板の全面に酸化膜１０５を例えば２００ｎｍ程度堆積する。次に図５のように酸化膜１０５をドライエッチングによって削り、側壁堆積酸化膜１０６を形成する。図５の状態では、開口部１０４の底面以外は側壁堆積酸化膜１０６に覆われた状態になっている。この状態でＳｉ基板１０１をＫＯＨ溶液に浸す。すると、図６に示すように、開口部１０４の底部に｛１１１｝面に囲まれた底部エッチング面１０８が露出する。本実施例のように面方位を規定した場合は、開口部１０４底面は、（１￣１１￣）面、（１１１￣）面、（１￣１￣１￣）面、（１１￣１￣）面からなる。なお、エッチング溶液はＫＯＨだけでなく、ＮａＯＨや、エチレンジアミン・ピレカテコール、ＴＭＡＨ等の強アルカリ溶液を用いても良い。
【００２０】
この状態で側壁堆積酸化膜１０６をフッ硝酸エッチングによって除去する（図７）。この時同時に熱酸化膜１０２も同時にエッチングされるが、熱酸化膜１０２は側壁堆積酸化膜１０６よりもエッチング速度が遅く、膜厚を厚くしていたので、図７の熱酸化膜１０９に模式的に示したように若干薄くなるがＳｉ基板１０１上に残る。
【００２１】
そして次に、結晶成長装置に基板を導入し、図８に示すように開口部１０４の側壁にＳｉバッファ層１１０を例えば約１５０ｎｍ、引き続いてＳｉＧｅＣ層１１１を例えば２００ｎｍ成長する。ここでＳｉＧｅＣ層１１１はＧｅ濃度を側壁から開口部１０４の中心に向かって低濃度から高濃度に変化させる。組成は、例えばＣ濃度を１ａｔ．％、Ｇｅ濃度を０ａｔ．％から２０ａｔ．％へ均一に変化させる。ここで結晶成長装置としては超高真空化学気相堆積装置を用いるのが望ましく、Ｓｉの原料ガスとしてはＳｉＨ２Ｃｌ２をＧｅの原料ガスとしてはＧｅＨ４ガスを用いるのが望ましい。
【００２２】
ここで本実施例のような構造においてどのような結晶成長が起こるかについて説明する。まず、熱酸化膜１０９上への結晶の堆積であるが、上述のようにＳｉの原料ガスとしてＳｉＨ２Ｃｌ２を用いており、ＳｉＯ２上への結晶の堆積を阻止する塩素が含まれているので結晶の成長は非常に起こりにくい。次に、本実施例の場合は、開口部１０４で露出している面が｛１００｝と｛１１０｝と｛１１１｝である。これらの面への結晶の成長速度を考えると、｛１１０｝と｛１１１｝面への成長速度は｛１００｝面の結晶成長の約１／５程度である。従って図８の底部堆積層１１２と側壁堆積層１１４の膜厚は、本実施例の場合、｛１００｝面での結晶合計膜厚３５０ｎｍの１／５、すなわち７０ｎｍとなる。つまり、本実施例のような構造に結晶成長を施すと、図８のように、ほぼ｛１００｝面のみに選択的に成長したような構造となる。すなわち、対向する｛１００｝である（１００）面と（１￣００）面以外の結晶面から成長したＳｉやＳｉＧｅＣ結晶の成長は、（１００）面と（１￣００）面上に成長した結晶層とは、Ｓｉバッファ層１１０とは一部で接触するが、ＳｉＧｅＣ層１１１とは接触しないと考えてよい。なお、この｛１００｝面の結晶成長もファセット面をもって成長する。通常、限定された領域に結晶成長を行うと、｛１１１｝面が露出しやすい。本実施例の場合も、ファセット面１１３は｛１１１｝面となる。
【００２３】
なお、上述では、Ｓｉの原料ガスとしてはＳｉＨ２Ｃｌ２を用いた場合について述べたが、ＳｉＨ４やＳｉ２Ｈ６ガスを用いても良い。但しこの場合、連続的もしくは間欠的にＣｌ２ガスを結晶成長装置に供給すれば、ＳｉＯ２以外の面に選択的に結晶成長が起こる。
【００２４】
また、本実施例では、ＳｉＧｅＣ層のＧｅ濃度を均一に変化させたが、ソース側で急激に組成変調を加えても良い。さらに、Ｃ濃度もＧｅ濃度と同時に変調を加えても良い。
【００２５】
上述のようにＳｉＧｅ層１１１を形成した後、連続的に約１５０ｎｍのＳｉエピタキシャル層１１５を形成する（図９）。ここでも底部堆積層１１６と側壁堆積層１１７も同時に形成される。しかしここでも、対向する｛１００｝である（１００）面と（１￣００）面以外の結晶面から成長したＳｉやＳｉＧｅＣ結晶の成長は、（１００）面と（１￣００）面上に成長した結晶層とは、Ｓｉバッファ層１１０とは接触するが、ＳｉＧｅＣ層１１１とは接触しない。この工程によって、（１００）面と（１￣００）面の側壁から成長してきた結晶層がつながる。次に図１０のように熱酸化膜１１８を形成する。ここで熱酸化は、ＳｉＧｅＣ層１１１に欠陥が発生しないように、例えば７００から８００℃程度の低温で形成するのが望ましい。その後、ポリシリコン層１１９を例えば２００ｎｍ堆積後（図１１）、フォトリソグラフィーによってゲート形成部をマスクし、ドライエッチングを行う。これによってポリシリコンゲート１２０が形成される（図１２）。そしてこのポリシリコンゲート１２０をマスクとして砒素を注入する。この注入によってポリシリコンゲート１２０の直下以外の領域をｎ型にすることができる。
【００２６】
そして図１３のように堆積酸化膜１２１を例えば５００ｎｍ程度堆積し、最後にソース電極１２３、ドレイン電極１２４、ゲート電極１２５を形成する。これによって、図１４のように、ＳｉＧｅ層の上部をチャネル１２２とするｎ型の電界効果トランジスタが形成できる。
【００２７】
以上のように、Ｓｉ基板１０１の上の側壁や底面の面方位を適切に選んだ開口部１０４を利用することによってチャネル１１２となるＳｉＧｅＣ層１１１の組成が変調されているような、ＭＯＳＦＥＴが形成できる。
【００２８】
なお、上記の実施の形態では、図１４のように一つのトランジスタを一つの開口部１０４に形成したが、図１５のように、一つの開口部１０４に２つの向かい合ったトランジスタを形成することにより、ＣＭＯＳを形成することも可能となる。
【００２９】
また、上記の実施の形態では、ファセット面１１３を残したまま、デバイス作製を進めた。これにより、チャネルや電極が平坦ではないトランジスタが形成されることとなる。そこで、図９の工程の後に基板を平坦化する工程を加えても良い。この場合のトランジスタ作製の工程を図１６から図１９に示す。まず図９のように結晶成長を行ったのち、ＣＭＰによって研磨を行う。これによって図１６のような状態になる。その後、図１７に示すように、Ｓｉエピタキシャル層３０１、熱酸化膜３０２、ポリシリコン層３０３を形成する。次に図１８のようにポリシリコン層３０３をフォトリソグラフィーによってマスクし、ポリシリコンゲート３０４を形成後、堆積酸化膜３０５を堆積する。そしてソース電極３０６ａ、ドレイン電極３０６ｂを形成して電解効果トランジスタが形成される。
【００３０】
なお、この場合も、図２０のように、一つの開口部１０４に２つの向かい合ったトランジスタを形成することにより、ＣＭＯＳを形成することも可能となる。
【００３１】
なお、上記の第一の実施の形態では、チャネル層材料として、ＳｉＧｅＣ結晶を用いたが、これ以外にもＳｉＧｅ結晶やＳｉ：Ｃ結晶でもキャリアの進行方向に組成変調したＭＯＳＦＥＴが形成可能である。
【００３２】
（第２の実施形態）
第２の実施の形態として図２１から図２７を参照してＳＯＩ基板を用いてＭＯＳＦＥＴを作製する場合について述べる。ここで用いるのはＳＯＩ層の面方位を（００１）面であるＳＯＩ基板である。なお、各図において（ａ）は、（ｂ）の破線部の断面を示し、（ｂ）は基板最上面の平面状態を示す。
【００３３】
まず図２１のように、ＳＯＩ基板５０１のＳＯＩ層５０４の全面にわたって酸化を行う。この時、熱酸化膜５０５の膜厚は例えば１００ｎｍ程度とする。次に、イオン注入によって、砒素を４×１０１５／ｃｍ２程度のドーズ量で注入し、あらかじめｎ型にしておく。次に図２２に示すようにフォトリソグラフィーを使ってレジスト５０６でパターンニングする。この時、図２２（ｂ）に示すように基板表面上では、この後のドライエッチングを行った時に開口部５０７の側壁が（１００）面、（１１￣０）面、（１￣１￣０）面、（１￣００）面、（１￣１０）面、（１１０）面で囲まれるようにパターンニングする。（１００）面と（１￣００）面の間隔を例えば１μｍになるようにしておく。そしてこの状態でドライエッチングによって開口部５０７を作製する（図２３）。この時、開口部５０７の深さは、埋め込み酸化膜に達するまでとする。埋め込み酸化膜の一部に到達する開孔を行っても良い。
【００３４】
次に、結晶成長装置に基板を導入し、図２４に示すように開口部５０７の側面にＳｉバッファ層５０８を例えば約１５０ｎｍ、引き続いてＳｉＧｅＣ層５０９を例えば２００ｎｍ成長する。さらに、Ｓｉエピタキシャル層５１０を例えば１５０ｎｍ成長する。この工程によって、（１００）面と（１￣００）面の側壁から成長してきた結晶層がつながる。ここでもＳｉＧｅＣ層５０９はＧｅ濃度を側壁から開口部５０７中心に向かって低濃度から高濃度に変化させる。例えばＧｅ濃度を０ａｔ．％から２０ａｔ．％へ均一に変化させる。ここで結晶成長装置としては超高真空化学気相堆積装置を用いるのが望ましく、Ｓｉの原料ガスとしてはＳｉＨ２Ｃｌ２をＧｅの原料ガスとしてはＧｅＨ４ガスを用いるのが望ましい。
【００３５】
ここで本実施の形態に示すような開口部５０７を有するＳＯＩ基板５０１上でどのような結晶成長が起こるかについて説明する。まず、熱酸化膜１０９上への結晶の堆積であるが、上述のようにＳｉの原料ガスとしてＳｉＨ２Ｃｌ２を用いており、ＳｉＯ２上への成長は起こらない。次に、本実施例の場合は、開口部５０７の側壁で露出している面が｛１００｝と｛１１０｝であり、｛１１０｝面での成長速度は｛１００｝面の結晶成長の約１／５であるため、側壁への堆積層５１２の膜厚は非常に薄く、今回の場合、｛１００｝面へ合計膜厚５００ｎｍの結晶を堆積しているので、およそ、１００ｎｍとなる。本実施例では、Ｓｉバッファ層５０８の膜厚を、１５０ｎｍとしたので、｛１００｝側壁へ成長した結晶層が、ＳｉＧｅＣ層５０９と接触することはない。一方開口部５０７の底面は本実施の形態の場合ＳｉＯ２なので、結晶成長はおこらない。以上の事からＳｉＧｅＣ層５０９は、電気的にはＳｉバッファ層５０８だけと接触している事となる。なお｛１００｝面へ成長した結晶はファセット面５１１を有する。このファセット面５１１は｛１１１｝面である。
【００３６】
なお、上述では、Ｓｉの原料ガスとしてはＳｉＨ２Ｃｌ２を用いた場合について述べたが、ＳｉＨ４やＳｉ２Ｈ６ガスを用いても良い。但しこの場合、連続的もしくは間欠的にＣｌ２ガスを結晶成長装置に供給すれば、ＳｉＯ２以外の面に選択的に結晶成長が起こる。
【００３７】
次に図２５のように熱酸化膜５１３を形成する。ここで熱酸化は、ＳｉＧｅＣ層５０９に欠陥が発生しないように、例えば７００から８００℃程度の低温で形成するのが望ましい。次に、ポリシリコン層を例えば２００ｎｍ堆積後、フォトリソグラフィーによってゲート形成部をマスクし、ドライエッチングを行う。これによってポリシリコンゲート５１４が形成される（図２６）。そしてこのポリシリコンゲート５１４をマスクとして砒素を注入する。この注入によってポリシリコンゲート５１４の直下以外の領域をｎ型にすることができる。
【００３８】
そして図２７のように堆積酸化膜５１５を例えば５００ｎｍ程度堆積し、最後にソース電極５１６、ドレイン電極５１７、ゲート電極５１８を形成する。これによって、ＳｉＧｅＣ層５０９の上部をチャネル５１９とするｎ型の電界効果トランジスタが形成できる。
【００３９】
以上のように、Ｓｉ基板上の側壁や底面の面方位を適切に選んだ開口部５０７を利用することによってチャネル５１９となるＳｉＧｅＣ層５０９の組成が変調されているような、ＭＯＳＦＥＴが形成できる。
【００４０】
なお、上記の実施の形態では、図２７のように一つのトランジスタを一つの開口部５０７に形成したが、図２８のように、一つの開口部５０７に２つの向かい合ったトランジスタを形成することにより、ＣＭＯＳを形成することも可能となる。
【００４１】
また、上記の実施の形態では、ファセット面５１１を残したまま、デバイス作製を進めた。これにより、チャネルや電極が平坦ではないトランジスタが形成されることとなる。そこで、図２４の工程の後に基板を平坦化する工程を加えても良い。この場合のトランジスタ作製の工程を図２９から図３３に示す。まず図２４のように結晶成長を行ったのち、化学機械研磨（ＣＭＰ）によって研磨を行う。これによって図２９のような状態になる。その後、図３０に示すように、Ｓｉエピタキシャル層７０１、熱酸化膜７０２、ポリシリコン層７０３を形成する。次に図３１のようにポリシリコンからなるゲート７０４を形成後、堆積酸化膜７０５を堆積する。そしてソース電極７０６ａ、ドレイン電極７０６ｂを形成して電解効果トランジスタが形成される。
【００４２】
なお、この場合も、図３３のように、一つの開口部５０７に２つの向かい合ったトランジスタを形成することにより、ＣＭＯＳを形成することも可能となる。
【００４３】
なお、上記の第２の実施の形態では、チャネル層材料として、ＳｉＧｅＣ結晶を用いたが、これ以外にもＳｉＧｅ結晶やＳｉ：Ｃ結晶でもキャリアの進行方向に組成変調したＭＯＳＦＥＴが形成可能である。
【００４４】
（第３の実施形態）
第３の実施の形態として図３４から図３９を参照して、（０１１）面を有するＳｉ基板を用いて電解効果トランジスタトランジスタを作製する場合について述べる。なお、各図において（ａ）は、（ｂ）の破線部の断面を示し、（ｂ）は基板最上面の平面状態を示す。
【００４５】
まず図３４のように、Ｓｉ基板８０１の表面全面にわたって酸化を行う。この時、熱酸化膜８０２の膜厚は例えば１００ｎｍ程度とする。次に、イオン注入によって、砒素を４×１０１５／ｃｍ２程度のドーズ量で注入し、あらかじめｎ型にしておく。次に図３５に示すようにフォトリソグラフィーを使ってレジスト８０３でパターンニングする。この時、パターンニングはドライエッチングで熱酸化膜８０２とその下のＳｉ基板の一部を開孔したとき、側壁が（１００）面、（０１１￣）面、（１￣００）面、（０１￣１）面で囲まれるように行う。（１００）面と（１￣００）面の間隔が例えば１μｍになるようにしておく。そしてこの状態でドライエッチングによって開口部８０４を作製する（図３６）。
【００４６】
次に、結晶成長装置に基板を導入し、図３７に示すようにＳｉバッファ層８０５を例えば約１５０ｎｍ、引き続いてＳｉＧｅＣ層８０６を例えば２００ｎｍ成長する。さらに、Ｓｉ層８０７を例えば１５０ｎｍ成長する。この工程によって、（１００）面と（１￣００）面の側壁から成長してきた結晶層がつながる。ここでもＳｉＧｅＣ層８０６はＧｅ濃度を側壁から開口部８０４中心に向かって低濃度から高濃度に変化させる。例えばＧｅ濃度を０ａｔ．％から２０ａｔ．％へ均一に変化させる。ここでも結晶成長装置としては超高真空化学気相堆積装置を用いるのが望ましく、Ｓｉの原料ガスとしてはＳｉＨ２Ｃｌ２をＧｅの原料ガスとしてはＧｅＨ４ガスを用いるのが望ましい。
【００４７】
本実施の形態の場合、熱酸化膜８０２上への結晶の堆積であるが、上述のようにＳｉの原料ガスとしてＳｉＨ２Ｃｌ２を用いており、ＳｉＯ２上への成長は起こらない。また、主として結晶成長を行いたい（１００）面と（１￣００）面以外は全て｛１１０｝で囲まれている。上述のように｛１１０｝面での成長速度は｛１００｝面の結晶成長の約１／５であるため、開口部８０４の底部への底部堆積層８０９や側壁への側壁堆積層８１０の膜厚はおよそ１００ｎｍとなる。本実施例でも、Ｓｉバッファ層８０５の膜厚を１５０ｎｍとしたので、｛１１０｝側壁へ成長した結晶層が、ＳｉＧｅＣ層８０６と接触することはない。
【００４８】
なお、上述では、Ｓｉの原料ガスとしてはＳｉＨ２Ｃｌ２を用いた場合について述べたが、ＳｉＨ４やＳｉ２Ｈ６ガスを用いても良い。但しこの場合、連続的もしくは間欠的にＣｌ２ガスを結晶成長装置に供給すれば、ＳｉＯ２以外の面に選択的に結晶成長が起こる。
【００４９】
次に図３８のように熱酸化膜８１１を形成する。ここでも熱酸化は、ＳｉＧｅＣ層８０６に欠陥が発生しないように、例えば７００から８００℃程度の低温で形成するのが望ましい。次に、ポリシリコン層８１２を例えば２００ｎｍ堆積する。そして、フォトリソグラフィーによってゲート形成部をマスクし、ドライエッチングを行う。これによってポリシリコンからなるゲート８１３が形成され、そしてこのポリシリコンからなるゲート８１３をマスクとして砒素を注入下後、堆積酸化膜８１４を例えば５００ｎｍ程度堆積し、最後にソース電極８１５、ドレイン電極８１６、ゲート電極８１７を形成する。これによって、ｎ型の電界効果トランジスタが形成できる。
【００５０】
以上のように、Ｓｉ基板８０１上の側壁や底面の面方位を適切に選んだ開口部８０４を利用することによってチャネルとなるＳｉＧｅＣ層８０６の組成が変調されているような、ＭＯＳＦＥＴが形成できる。
【００５１】
なお、上記の実施の形態では、図３９のように一つのトランジスタを一つの開口部８０４に形成したが、図４０のように、一つの開口部８０４に２つの向かい合ったトランジスタを形成することにより、ＣＭＯＳを形成することも可能となる。
【００５２】
また、上記の実施の形態では、ファセット面８０８を残したまま、デバイス作製を進めた。これにより、チャネルや電極が平坦ではないトランジスタが形成されることとなる。そこで、図２４の工程の後に基板を平坦化する工程を加えても良い。この場合のトランジスタ作製の工程を図４１から図４５に示す。まず図３７のように結晶成長を行ったのち、化学機械研磨（ＣＭＰ）によって研磨を行う。これによって図４１のような状態になる。その後、図４２に示すように、Ｓｉエピタキシャル層１００１、熱酸化膜１００２、ポリシリコン層１００３を形成する。次に図４３のようにポリシリコンゲート１００４を形成後、堆積酸化膜層１００５を堆積する。そしてソース電極１００６、ドレイン電極１００６を形成して電解効果トランジスタが形成される。
【００５３】
なお、この場合も、図４５のように、一つの開口部８０４に２つの向かい合ったトランジスタを形成することにより、ＣＭＯＳを形成することも可能となる。
【００５４】
なお、上記の第３の実施の形態では、チャネル層材料として、ＳｉＧｅＣ結晶を用いたが、これ以外にもＳｉＧｅ結晶やＳｉ：Ｃ結晶でもキャリアの進行方向に組成変調したＭＯＳＦＥＴが形成可能である。
【００５５】
【発明の効果】
本発明の半導体装置では、チャネルに使用するＳｉＧｅやＳｉＧｅＣがキャリアの進行方向に変化しており、作りつけ電界によってキャリアが加速されるので、高速動作が可能となる。
【図面の簡単な説明】
【図１】第１の実施形態においてＭＯＳ構造の製造方法を説明するための図
【図２】第１の実施形態においてＭＯＳ構造の製造方法を説明するための図
【図３】第１の実施形態においてＭＯＳ構造の製造方法を説明するための図
【図４】第１の実施形態においてＭＯＳ構造の製造方法を説明するための図
【図５】第１の実施形態においてＭＯＳ構造の製造方法を説明するための図
【図６】第１の実施形態においてＭＯＳ構造の製造方法を説明するための図
【図７】第１の実施形態においてＭＯＳ構造の製造方法を説明するための図
【図８】第１の実施形態においてＭＯＳ構造の製造方法を説明するための図
【図９】第１の実施形態においてＭＯＳ構造の製造方法を説明するための図
【図１０】第１の実施形態においてＭＯＳ構造の製造方法を説明するための図
【図１１】第１の実施形態においてＭＯＳ構造の製造方法を説明するための図
【図１２】第１の実施形態においてＭＯＳ構造の製造方法を説明するための図
【図１３】第１の実施形態においてＭＯＳ構造の製造方法を説明するための図
【図１４】第１の実施形態においてＭＯＳ構造の製造方法を説明するための図
【図１５】第１の実施形態においてＣＭＯＳ構造を説明するための図
【図１６】第１の実施形態において表面が平坦なＭＯＳ構造の製造方法を説明するための図
【図１７】第１の実施形態において表面が平坦なＭＯＳ構造の製造方法を説明するための図
【図１８】第１の実施形態において表面が平坦なＭＯＳ構造の製造方法を説明するための図
【図１９】第１の実施形態において表面が平坦なＭＯＳ構造の製造方法を説明するための図
【図２０】第１の実施形態において表面が平坦なＣＭＯＳ構造を説明するための図
【図２１】第２の実施形態においてＭＯＳ構造の製造方法を説明するための図
【図２２】第２の実施形態においてＭＯＳ構造の製造方法を説明するための図
【図２３】第２の実施形態においてＭＯＳ構造の製造方法を説明するための図
【図２４】第２の実施形態においてＭＯＳ構造の製造方法を説明するための図
【図２５】第２の実施形態においてＭＯＳ構造の製造方法を説明するための図
【図２６】第２の実施形態においてＭＯＳ構造の製造方法を説明するための図
【図２７】第２の実施形態においてＭＯＳ構造の製造方法を説明するための図
【図２８】第２の実施形態においてＣＭＯＳ構造を説明するための図
【図２９】第２の実施形態において表面が平坦なＭＯＳ構造の製造方法を説明するための図
【図３０】第２の実施形態において表面が平坦なＭＯＳ構造の製造方法を説明するための図
【図３１】第２の実施形態において表面が平坦なＭＯＳ構造の製造方法を説明するための図
【図３２】第２の実施形態において表面が平坦なＭＯＳ構造の製造方法を説明するための図
【図３３】第２の実施形態において表面が平坦なＣＭＯＳ構造を説明するための図
【図３４】第３の実施形態においてＭＯＳ構造の製造方法を説明するための図
【図３５】第３の実施形態においてＭＯＳ構造の製造方法を説明するための図
【図３６】第３の実施形態においてＭＯＳ構造の製造方法を説明するための図
【図３７】第３の実施形態においてＭＯＳ構造の製造方法を説明するための図
【図３８】第３の実施形態においてＭＯＳ構造の製造方法を説明するための図
【図３９】第３の実施形態においてＭＯＳ構造の製造方法を説明するための図
【図４０】第３の実施形態においてＣＭＯＳ構造を説明するための図
【図４１】第３の実施形態において表面が平坦なＭＯＳ構造の製造方法を説明するための図
【図４２】第３の実施形態において表面が平坦なＭＯＳ構造の製造方法を説明するための図
【図４３】第３の実施形態において表面が平坦なＭＯＳ構造の製造方法を説明するための図
【図４４】第３の実施形態において表面が平坦なＭＯＳ構造の製造方法を説明するための図
【図４５】第３の実施形態において表面が平坦なＣＭＯＳ構造を説明するための図
【図４６】従来の均一組成チャネルＭＯＳＦＥＴを説明するための図
【図４７】従来の組成変調チャネルＭＯＳＦＥＴを説明するための図
【図４８】従来の組成変調チャネルＭＯＳＦＥＴを説明するための図
【図４９】ＭＯＳＦＥＴにおける価電子帯のトップの状況を説明する図
【図５０】ＭＯＳＦＥＴにおける伝導帯の底の状況を説明する図
【符号の説明】
１０１：Ｓｉ基板
１０２：熱酸化膜
１０３：レジスト
１０４：開口部
１０５：酸化膜
１０６：側壁堆積酸化膜
１０８：底部エッチング面
１０９：熱酸化膜
１１０：Ｓｉバッファ層
１１１：ＳｉＧｅＣ層
１１２：底部堆積層
１１３：ファセット面
１１４：側壁堆積層
１１５：Ｓｉエピタキシャル層
１１６：底部堆積層
１１７：側壁堆積層
１１８：熱酸化膜
１１９：ポリシリコン層
１２０：ポリシリコンゲート
１２１：堆積酸化膜
１２２：チャネル
１２３：ソース電極
１２４：ドレイン電極
１２５：ゲート電極
３０１：Ｓｉエピタキシャル層
３０２：熱酸化膜
３０３：ポリシリコン層
３０４：ポリシリコンゲート
３０５：堆積酸化膜３０５
３０６ａ：ソース電極
３０６ｂ：ドレイン電極
５０１：ＳＯＩ基板
５０４：ＳＯＩ層
５０５：熱酸化膜
５０６：レジスト
５０７：開口部
５０８：Ｓｉバッファ層
５０９：ＳｉＧｅＣ層
５１０：Ｓｉエピタキシャル層５１０
５１１：ファセット面
５１３：熱酸化膜
５１４：ポリシリコンゲート
５１５：堆積酸化膜
５１６：ソース電極
５１７：ドレイン電極
５１８：ゲート電極
５１９：チャネル
７０１：Ｓｉエピタキシャル層
７０２：熱酸化膜
７０３：ポリシリコン層
７０４：ゲート
７０５：堆積酸化膜
７０６ａ：ソース電極
７０６ｂ：ドレイン電極
８０１：Ｓｉ基板
８０２：熱酸化膜
８０３：レジスト
８０４：開口部
８０５：Ｓｉバッファ層
８０６：ＳｉＧｅＣ層
８０７：Ｓｉ層
８０８：ファセット面
８０９：底部堆積層
８１０：側壁堆積層
８１２：ポリシリコン層
８１３：ゲート
８１４：堆積酸化膜
８１５：ソース電極
８１６：ドレイン電極
８１７：ゲート電極
１００１：Ｓｉエピタキシャル層
１００２：熱酸化膜
１００３：ポリシリコン層
１００４：ポリシリコンゲート
１００５：堆積酸化膜
１００６：ソース電極・ドレイン電極
【図１】
2004327926.tif 000003
【図２】
2004327926.tif 000004
【図３】
2004327926.tif 000005
【図４】
2004327926.tif 000006
【図５】
2004327926.tif 000007
【図６】
2004327926.tif 000008
【図７】
2004327926.tif 000009
【図８】
2004327926.tif 000010
【図９】
2004327926.tif 000011
【図１０】
2004327926.tif 000012
【図１１】
2004327926.tif 000013
【図１２】
2004327926.tif 000014
【図１３】
2004327926.tif 000015
【図１４】
2004327926.tif 000016
【図１５】
2004327926.tif 000017
【図１６】
2004327926.tif 000018
【図１７】
2004327926.tif 000019
【図１８】
2004327926.tif 000020
【図１９】
2004327926.tif 000021
【図２０】
2004327926.tif 000022
【図２１】
2004327926.tif 000023
【図２２】
2004327926.tif 000024
【図２３】
2004327926.tif 000025
【図２４】
2004327926.tif 000026
【図２５】
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【図２６】
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【図２７】
2004327926.tif 000029
【図２８】
2004327926.tif 000030
【図２９】
2004327926.tif 000031
【図３０】
2004327926.tif 000032
【図３１】
2004327926.tif 000033
【図３２】
2004327926.tif 000034
【図３３】
2004327926.tif 000035
【図３４】
2004327926.tif 000036
【図３５】
2004327926.tif 000037
【図３６】
2004327926.tif 000038
【図３７】
2004327926.tif 000039
【図３８】
2004327926.tif 000040
【図３９】
2004327926.tif 000041
【図４０】
2004327926.tif 000042
【図４１】
2004327926.tif 000043
【図４２】
2004327926.tif 000044
【図４３】
2004327926.tif 000045
【図４４】
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【図４５】
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【図４６】
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【図４７】
2004327926.tif 000049
【図４８】
2004327926.tif 000050
【図４９】
2004327926.tif 000051
【図５０】
2004327926.tif 000052