(57)【要約】【課題】スキャン方式の故障検出テスト回路を備えた半導体集積回路装置において、テスト時の動作周波数の制限を緩和してスキャンテストを高速化する。【解決手段】テストデータの入力パッド５とスキャンチェーン上の初段フリップフロップ８との間に配線遅延を減少させるためのスキャン専用フリップフロップ１０，１１を、スキャンチェーン上の最終段フリップフロップ９とテスト結果の出力パッド６との間に配線遅延を減少させるためのスキャン専用フリップフロップ１２をそれぞれ挿入する。【選択図】        図１
2004317267.tif 000002
【特許請求の範囲】
【請求項１】
スキャン方式の故障検出テスト回路を備えた半導体集積回路装置であって、
検査対象ブロック内のスキャンチェーン上の初段フリップフロップとテストデータの入力パッドとの間、又は前記スキャンチェーン上の最終段フリップフロップとテスト結果の出力パッドとの間に、配線遅延を減少させるための少なくとも１つのスキャン専用フリップフロップ又はバッファを挿入したことを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置の検査技術分野に関するものである。
【０００２】
【従来の技術】
近年、半導体集積回路装置の高集積化、微細化が進んでいる。これにより、単機能ＬＳＩを複合化した多機能な１チップＬＳＩなどにおいて、検査項目数と、それに伴う検査時間とが増大してきている。そのため、信頼性を落とすことなく検査時間を短縮し、検査コストを削減することが急務となっている。
【０００３】
スキャン方式の故障検出テスト回路（スキャンテスト回路）が一般に知られている。これは、検査対象ブロック内の複数のフリップフロップでシフトレジスタ（スキャンチェーン）を構成し、外部からシリアルに各フリップフロップへテストデータを設定し、その設定されたテストデータによる検査対象ロジック回路（組み合わせ回路）の出力、つまりテスト結果をシフトレジスタ（スキャンチェーン）でラッチし、そのラッチしたテスト結果をシリアルに外部へ出力することにより、ＬＳＩ内部を観測可能にしたものである（特許文献１参照）。
【０００４】
【特許文献１】
特開平１０−９０３６８号公報
【０００５】
【発明が解決しようとする課題】
スキャンテスト回路が同期回路構成を採っており、またＬＳＩ内部のフリップフロップ間の配線遅延に比べて、入出力パッドからそれに繋がるフリップフロップまでの配線遅延が大きいことに起因して、ＬＳＩのスキャンテストを行う場合のテスト動作周波数は制限を受ける。そのため、従来はＬＳＩのスキャンテスト時の動作周波数を、当該ＬＳＩの実使用時の動作周波数に比べて下げざるを得なかった。また、テストデータのパターン長はＬＳＩが大規模化すればするほど大きくなるため、検査時間とそれに伴う検査コストとが増大していくという課題があった。
【０００６】
本発明の目的は、スキャン方式の故障検出テスト回路を備えた半導体集積回路装置において、テスト時の動作周波数の制限を緩和し、以てスキャンテストを高速化することにある。
【０００７】
【課題を解決するための手段】
上記課題を解決するため、本発明は、検査対象ブロック内のスキャンチェーン上の初段フリップフロップとテストデータの入力パッドとの間、又は前記スキャンチェーン上の最終段フリップフロップとテスト結果の出力パッドとの間に、配線遅延を減少させるための少なくとも１つのスキャン専用フリップフロップ又はバッファを挿入することとしたものである。
【０００８】
本発明によれば、入出力パッドからスキャンチェーン上のフリップフロップまでの間に少なくとも１つのスキャン専用フリップフロップ又はバッファを挿入することにより、入出力パッドに繋がる配線上の信号遅延を減少させ、その結果内部のフリップフロップ間の配線遅延と同等にすることにより、上述したテスト動作周波数の制限を緩和し、以てスキャンテストを高速化するのである。
【０００９】
【発明の実施の形態】
以下、添付図面を参照しながら本発明の実施の形態を詳しく説明する。
【００１０】
図１は、本発明に係るスキャン方式の故障検出テスト回路を備えた半導体集積回路装置の構成例を示している。図１の半導体集積回路装置（ＬＳＩ）１は、任意の機能ブロック２，３を検査対象ブロックとするものであって、通常データの入力パッド４と、テストデータの入力パッド５と、テスト結果の出力パッド６とを備えている。７は検査対象ロジック回路であり、その周囲に検査対象ブロック２，３内の複数のフリップフロップでシフトレジスタ（スキャンチェーン）を構成する。８は当該スキャンチェーン上の初段フリップフロップ（スキャンレジスタ）であり、９は当該スキャンチェーン上の最終段フリップフロップ（スキャンレジスタ）である。図１において、各フリップフロップに繋がる実線は通常動作時に使用するデータ配線を、点線はスキャンシフト時に使用するデータ配線をそれぞれ表している。ただし、クロック配線は図示を省略する。
【００１１】
図１によれば、テストデータの入力パッド５とスキャンチェーン上の初段フリップフロップ８との間に配線遅延を減少させるための２つのスキャン専用フリップフロップ１０，１１が挿入され、かつスキャンチェーン上の最終段フリップフロップ９とテスト結果の出力パッド６との間に配線遅延を減少させるための１つのスキャン専用フリップフロップ１２が挿入されている。
【００１２】
図２は、図１の構成の変形例を示している。図２によれば、図１中のスキャン専用フリップフロップ１２が、これよりもレイアウト面積の小さいバッファ１３に置き換えられる。スキャンチェーン上の最終段フリップフロップ９とテスト結果の出力パッド６との間に挿入されたバッファ１３もまた、その配線遅延を減少させる働きをする。
【００１３】
図１及び図２に示したスキャンテスト回路は同期回路構成を採っているため、スキャン専用フリップフロップ１０，１１，１２及びバッファ１３のいずれをも挿入しない状態では、入力パッド５からそれに繋がるスキャンチェーン上の初段フリップフロップ８までの配線上の信号遅延や、スキャンチェーン上の最終段フリップフロップ９から出力パッド４までの配線上の信号遅延により、スキャンテストの動作周波数が制限を受ける。
【００１４】
ここで、スキャンテストの動作周波数が配線遅延により制限されることを、図３及び図４を用いて説明する。
【００１５】
図３は、前段フリップフロップＦＦ１と後段フリップフロップＦＦ２との間の配線長が小さい場合にＦＦ２が正常なラッチ動作を行えることを示している。Ｔ１〜Ｔ８はタイミングエッジ、Ｔは動作周期である。ΔＴ１は、ＦＦ１のＴ１タイミングエッジでラッチされたデータの出力遅延を示しており、ＦＦ１とＦＦ２との間の配線長に比例して大きくなる。
【００１６】
図４は、ＦＦ１とＦＦ２との間の配線長が大きくなった場合にクロック周波数を下げざるを得なくなることを示している。図４（ａ）に示すように、ＦＦ１とＦＦ２との間の配線長が大きくなり、ＦＦ１の出力遅延が増大してΔＴ２（＞ΔＴ１）となると、ＦＦ１にてＴ１でラッチされたデータをＦＦ２によりＴ２でラッチすることができなくなる。その結果、動作周期を図４（ｂ）にＴ＋αで示すように大きく確保する必要が生じ、スキャンテストの動作周波数を下げざるを得なくなる。入出力パッドからスキャンチェーン上のフリップフロップまでの間の配線長が大きい場合にも、同様のことが言える。
【００１７】
そこで、図１及び図２では、入出力パッド５，６に繋がる配線上にスキャン専用フリップフロップ１０，１１，１２やバッファ１３を挿入している。これにより、配線を分割して配線遅延を削減できるために、テスト動作周波数の制限が緩和され、スキャンテストの高速動作が実現可能となる。なお、スキャン専用フリップフロップかバッファかのいずれを挿入するか、またそれらの数をいくつにするかは、入出力パッドからスキャンチェーン上のフリップフロップまでの間の配線長に応じて決めればよい。スキャン専用フリップフロップに代えてバッファを採用すれば、レイアウト面積の増大を最小限に抑えつつ、高速のスキャンテストを実現することができる。
【００１８】
【発明の効果】
以上説明してきたとおり、本発明によれば、入出力パッドからスキャンチェーン上のフリップフロップまでの間に少なくとも１つのスキャン専用フリップフロップ又はバッファを挿入することとしたので、スキャンテストを高速（実使用周波数）で実施でき、その結果スキャンテストの検査時間を短縮できるため、検査コストを削減できる。また、スキャンテストを高速化できるため、低速のスキャンテストでは不可能なタイミングチェックも可能であり、従来はスキャンテストとは別に設けていた実動作周波数用のパターン数も削減可能である。
【図面の簡単な説明】
【図１】本発明に係る半導体集積回路装置の構成例を示すブロック図である。
【図２】本発明に係る半導体集積回路装置の他の構成例を示すブロック図である。
【図３】前段フリップフロップと後段フリップフロップとの間の配線長が小さい場合の後段フリップフロップの正常なラッチ動作を示すタイミング図である。
【図４】（ａ）及び（ｂ）は前段フリップフロップと後段フリップフロップとの間の配線長が大きくなった場合にクロック周波数を下げざるを得なくなることを示すタイミング図である。
【符号の説明】
１  半導体集積回路装置（ＬＳＩ）
２，３  機能ブロック（検査対象ブロック）
４  通常データの入力パッド
５  テストデータの入力パッド
６  テスト結果の出力パッド
７  検査対象ロジック回路
８  スキャンチェーン上の初段フリップフロップ（スキャンレジスタ）
９  スキャンチェーン上の最終段フリップフロップ（スキャンレジスタ）
１０，１１，１２  挿入されたスキャン専用フリップフロップ
１３  挿入されたバッファ
【図１】
2004317267.tif 000003
【図２】
2004317267.tif 000004
【図３】
2004317267.tif 000005
【図４】
2004317267.tif 000006