(57)【要約】【課題】位相整合回路において、基板上の回路面積の縮小化を図り、適切な位相補正を行うための位相補正量の調整を可能にし、さらに低消費電力化を図る。【解決手段】位相整合回路において、第１のＭＯＳトランジスタ１０は、インバータ２ａの入力端子とインバータ２ｂの出力端子との間に接続される。第１のＭＯＳトランジスタ１０のゲート端子は、インバータ２ａの出力端子に接続される。一方、第２のＭＯＳトランジスタ２０は、インバータ２ｂの入力端子とインバータ２ａの出力端子との間に接続される。第２のＭＯＳトランジスタ２０は、インバータ２ａの出力端子に接続される。第１のＭＯＳトランジスタ１０および第２のＭＯＳトランジスタ２０に対して並列に、インピーダンス素子として機能する第１のトランスミッションゲート１１および第２のトランスミッションゲート２１がそれぞれ接続される。【選択図】        図１
2004242060.tif 000002
【特許請求の範囲】
【請求項１】
第１および第２の信号間の位相を揃える位相整合回路であって、
前記第１の信号が入力される第１のインバータと、
前記第２の信号が入力される第２のインバータと、
前記第１のインバータの入力端子と前記第２のインバータの出力端子との間に接続され、前記第１のインバータの出力端子の電圧レベルに応じて導通または非導通に制御される第１のスイッチング素子と、
前記第１のスイッチング素子に並列に接続された第１のトランスミッションゲートと、
前記第２のインバータの入力端子と前記第１のインバータの出力端子との間に接続され、前記第２のインバータの出力端子の電圧レベルに応じて導通または非導通に制御される第２のスイッチング素子と、
前記第２のスイッチング素子に並列に接続された第２のトランスミッションゲートとを備える
ことを特徴とする位相整合回路。
【請求項２】
請求項１に記載の位相整合回路であって、
前記第１および第２のトランスミッションゲートのゲート端子に所定の電圧を印加する可変電圧源をさらに備える
ことを特徴とする位相整合回路。
【請求項３】
請求項１または請求項２に記載の位相整合回路であって、
前記第１の信号および前記第２の信号は二値信号であり、
前記第１のインバータの入力端子と前記第２のインバータの出力端子との間に、前記第１のスイッチング素子に直列に接続された第３のスイッチング素子と、
前記第２のインバータの入力端子と前記第１のインバータの出力端子との間に、前記第２のスイッチング素子に直列に接続された第４のスイッチング素子とを備え、
前記第３のスイッチング素子および前記第４のスイッチング素子は、前記第１の信号レベルと前記第２の信号レベルとが共に同じ値をとる場合に非導通状態となるように制御される
ことを特徴とする位相整合回路。
【請求項４】
第１および第２の信号間の位相を揃える位相整合回路であって、
前記第１の信号および前記第２の信号は二値信号であり、
前記第１の信号が入力される第１のインバータと、
前記第２の信号が入力される第２のインバータと、
前記第１のインバータの入力端子と前記第２のインバータの出力端子との間に、互いに直列に接続された第１および第２のスイッチング素子と、
前記第１のスイッチング素子に並列に接続された第１のインピーダンス素子と、
前記第２のインバータの入力端子と前記第１のインバータの出力端子との間に、互いに直列に接続された第３および第４のスイッチング素子と、
前記第３のスイッチング素子に並列に接続された第２のインピーダンス素子とを備え、
前記第１のスイッチング素子は、前記第１のインバータの出力端子の電圧レベルに応じて導通または非導通に制御され、
前記第３のスイッチング素子は、前記第２のインバータの出力端子の電圧レベルに応じて導通または非導通に制御され、
前記第２のスイッチング素子および前記第４のスイッチング素子は、前記第１の信号レベルと前記第２の信号レベルとが共に同じ値をとる場合に非導通状態となるように制御される
ことを特徴とする位相整合回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、２つの信号の位相を揃える位相整合回路に関するものである。
【０００２】
【従来の技術】
差動対のデータ信号や１対の反転クロック等、互いに反転関係（正相と逆相の関係）にある２つの信号（以下「相補信号」と称する）が、回路の動作に用いられることがしばしばある（例えば両相型ＣＭＯＳ回路等）。そのような回路を高速に動作させるためには、その相補信号の位相を揃えておくことが重要である。しかし、例えば回路を構成する各素子が有する伝搬遅延により、相補信号のうちの片方の位相が遅延すると、当該相補信号の位相がずれてしまう。
【０００３】
その問題を解消するために、相補信号を構成する２つの信号間の位相を揃える位相整合回路（「フェーズマッチング回路」「位相差補正回路」とも言う）が設けられる（例えば、特許文献１および非特許文献１）。
【０００４】
例えば、非特許文献１の位相整合回路においては、正相および逆相の信号が入力される１対のインバータの出力端子は、それぞれ他方のインバータの入力端子に抵抗を介して接続している。それにより、位相が進んでいる側のインバータの入力端子には電圧の遷移を遅らせるように帰還がかかると共に、位相が遅れている側のインバータの出力端子の電位の遷移は早められる。また、上記１対のインバータの出力端子は、それぞれ他方のインバータの入力端子に例えばトランスミッションゲート等のスイッチング素子によっても接続している。当該スイッチング素子は、位相が進んでいる側のインバータの反転が完了するとオンし、他方の遷移をさらに加速する。このようにして位相の揃った相補信号が得られる。
【０００５】
【特許文献１】
特開平１１−２８２３９７号公報（第６−７頁、第２−４図）
【非特許文献１】
安田，「ＣＭＯＳによる高速位相整合回路」，電子情報通信学会，１９９４年電子情報通信学会秋季大会，ｐ．１５２（Ｃ−４７４）
【０００６】
【発明が解決しようとする課題】
ところで、上記の位相整合回路において、一方のインバータの出力端子と他方のインバータの入力端子とを接続する抵抗のインピーダンスは、位相整合回路の感度および位相補正量を決定するパラメータである。例えば、当該抵抗のインピーダンスを適切な値でない場合、入力される相補信号間の位相差を高い精度で揃えることができなくなる。従来、この抵抗としては、拡散抵抗が使用されていた。拡散抵抗は、その製造プロセス条件のばらつきによりインピーダンスがばらつくケースがあるが、一般に拡散抵抗形成後にそのインピーダンスを変えることは困難である。そのため、位相整合回路の感度および位相補正量を調整することは困難であった。また、拡散抵抗は半導体基板上での面積が比較的大きくなるため、位相補正回路全体の回路面積も大きくなり、半導体装置の高集積化の妨げの要因となっていた。
【０００７】
さらに、例えば差動対のデータ信号を扱う回路では、常に相補信号が入力されるとは限らない。例えば、１対の信号が共にＨレベルあるいはＬレベルになるような信号が入力される場合もある。そのような信号対が上記の位相整合回路に入力された場合、一方のインバータの出力端子と他方のインバータの入力端子とを接続するスイッチング素子を介して、電源からグランドへ貫通電流が流れ、半導体装置の消費電力が大きくなってしまう。
【０００８】
本発明は以上のような課題を解決するためになされたものであり、位相整合回路において、基板上の回路面積の縮小化を図り、適切な位相補正を行うための位相補正量の調整を可能にし、さらに低消費電力化を図ることを目的とする。
【０００９】
【課題を解決するための手段】
本発明の第１の局面によれば、第１および第２の信号間の位相を揃える位相整合回路は、前記第１の信号が入力される第１のインバータと、前記第２の信号が入力される第２のインバータと、前記第１のインバータの入力端子と前記第２のインバータの出力端子との間に接続され、前記第１のインバータの出力端子の電圧レベルに応じて導通または非導通に制御される第１のスイッチング素子と、前記第１のスイッチング素子に並列に接続された第１のトランスミッションゲートと、前記第２のインバータの入力端子と前記第１のインバータの出力端子との間に接続され、前記第２のインバータの出力端子の電圧レベルに応じて導通または非導通に制御される第２のスイッチング素子と、前記第２のスイッチング素子に並列に接続された第２のトランスミッションゲートとを備える。
【００１０】
また、本発明の第２の局面によれば、第１および第２の信号間の位相を揃える位相整合回路であって、前記第１の信号および前記第２の信号は二値信号であり、前記第１の信号が入力される第１のインバータと、前記第２の信号が入力される第２のインバータと、前記第１のインバータの入力端子と前記第２のインバータの出力端子との間に、互いに直列に接続された第１および第２のスイッチング素子と、前記第１のスイッチング素子に並列に接続された第１のインピーダンス素子と、前記第２のインバータの入力端子と前記第１のインバータの出力端子との間に、互いに直列に接続された第３および第４のスイッチング素子と、前記第３のスイッチング素子に並列に接続された第２のインピーダンス素子とを備え、前記第１のスイッチング素子は、前記第１のインバータの出力端子の電圧レベルに応じて導通または非導通に制御され、前記第３のスイッチング素子は、前記第２のインバータの出力端子の電圧レベルに応じて導通または非導通に制御され、前記第２のスイッチング素子および前記第４のスイッチング素子は、前記第１の信号レベルと前記第２の信号レベルとが共に同じ値をとる場合に非導通状態となるように制御される。
【００１１】
【発明の実施の形態】
＜実施の形態１＞
図１は、実施の形態１に係る位相整合回路の構成を示す図である。位相整合回路は、インバータ１ａ〜４ａ、同じくインバータ１ｂ〜４ｂ、第１のＭＯＳトランジスタ１０、第２のＭＯＳトランジスタ２０、第１のトランスミッションゲート１１、第２のトランスミッションゲート２１を有する。
【００１２】
同図に示すように、インバータ１ａ〜４ａは直列に接続され、インバータ１ｂ〜４ｂも同様に直列に接続される。インバータ１ａおよびインバータ１ｂには、相補信号を構成する第１の入力信号ＩＮａと第２の入力信号ＩＮｂがそれぞれ入力される。なお、以下の説明においては、相補信号を構成する第１の入力信号ＩＮａと第２の入力信号ＩＮｂはそれぞれ、所定の閾値電圧を基準としてＨ（Ｈｉｇｈｔ）レベルあるいはＬ（Ｌｏｗ）レベルの値をとる二値信号（ディジタル信号）であると仮定する。
【００１３】
第１のＭＯＳトランジスタ１０は、インバータ２ａの入力端子とインバータ２ｂの出力端子との間に接続される。また、第１のＭＯＳトランジスタ１０のゲート端子は、インバータ２ａの出力端子に接続される。つまり、第１のＭＯＳトランジスタ１０は、インバータ２ａの出力端子の電圧レベルに応じて導通（オン）または非導通（オフ）に制御される。一方、第２のＭＯＳトランジスタ２０は、インバータ２ｂの入力端子とインバータ２ａの出力端子との間に接続される。また、第２のＭＯＳトランジスタ２０のゲート端子は、インバータ２ｂの出力端子に接続される。つまり、第２のＭＯＳトランジスタ２０は、インバータ２ｂの出力端子の電圧レベルに応じて導通または非導通に制御される。
【００１４】
また、第１のＭＯＳトランジスタ１０には、第１のトランスミッションゲート１１が並列に接続され、第２のＭＯＳトランジスタ２０には、第２のトランスミッションゲート２１が並列に接続される。第１のトランスミッションゲート１１および第２のトランスミッションゲート２１は、それぞれｐ型ＭＯＳトランジスタとｎ型ＭＯＳトランジスタとによって構成される。そして、第１のトランスミッションゲート１１および第２のトランスミッションゲート２１それぞれのｐ型ＭＯＳトランジスタのゲート電極はグランドに、ｎ型ＭＯＳトランジスタのゲート電極は電源に接続される。
【００１５】
第１のトランスミッションゲート１１および第２のトランスミッションゲート２１は、各々が有する２つのゲート電極（ｐ型ＭＯＳトランジスタおよびｎ型ＭＯＳトランジスタのゲート電極）に印加される電圧によってそのインピーダンスが定まる。本実施の形態において第１のトランスミッションゲート１１および第２のトランスミッションゲート２１は、インピーダンス素子として機能している。
【００１６】
インバータ２ａの出力端子はインバータ２ｂの入力端子に、インバータ２ｂの出力端子はインバータ２ａの入力端子に、それぞれ第１のトランスミッションゲート１１および第２のトランスミッションゲート２１を介して接続している。それにより、インバータ２ａ，２ｂのうち位相が進んでいる側のインバータの入力端子には電圧の遷移を遅らせるように帰還がかかると共に、位相が遅れている側のインバータの出力端子の電位の遷移は早められる。また、第１のＭＯＳトランジスタ１０および第２のＭＯＳトランジスタ２０は、位相が進んでいる側のインバータの反転が完了するとオンし、他方の遷移をさらに加速する。
【００１７】
そのため、第１の入力信号ＩＮａと第２の入力信号ＩＮｂとの間に位相差が生じたとしても、その位相差は補正され、位相が揃った相補信号として第１の出力信号ＯＵＴａおよび第２の出力信号ＯＵＴｂが得られる。
【００１８】
トランスミッションゲートは拡散抵抗よりも小さい面積で半導体基板上に形成可能であるので、本実施の形態によれば、位相整合回路の回路面積の縮小に寄与できる。
【００１９】
＜実施の形態２＞
図２は、実施の形態２に係る位相整合回路の構成を示す図である。同図において図１に示したものと同様の要素には同一符号を付してある。
【００２０】
本実施の形態においては、位相整合回路の第１のトランスミッションゲート１１および第２のトランスミッションゲート２１を構成するｐ型ＭＯＳトランジスタおよびｎ型ＭＯＳトランジスタのゲート電極は、可変電圧源３０に接続される。可変電圧源３０は、ｐ型ＭＯＳトランジスタのゲート電極には電圧Ｖｐを、ｎ型ＭＯＳトランジスタのゲート電極には電圧Ｖｎをそれぞれ印加する。この電圧Ｖｐおよび電圧Ｖｎの値は、可変電圧源３０により調整可能である。
【００２１】
第１のトランスミッションゲート１１および第２のトランスミッションゲート２１のインピーダンスは、それぞれが有する２つのゲート電極に印加される電圧によって定まる。つまり、そのインピーダンスは、可変電圧源３０により調整可能である。
【００２２】
よって、本実施の形態によれば、可変電圧源３０が発生する電圧ＶｐおよびＶｎを調整することで、位相整合回路の感度および位相補正量の調整を容易に行うことができる。
【００２３】
＜実施の形態３＞
上記実施の形態１および２の位相整合回路において、例えば、第１の入力信号ＩＮａおよび第２の入力信号ＩＮｂが共にＨレベルあるいはＬレベルになるような信号が入力される場合、電源からグランドへ貫通電流が流れ、半導体装置の消費電力が大きくなってしまう。
【００２４】
例えば図１において、第１の入力信号ＩＮａと第２の入力信号ＩＮｂの両方がＨレベルのとき、インバータ１ａのｎ型ＭＯＳトランジスタ、インバータ２ｂのｐ型ＭＯＳトランジスタおよび第１のＭＯＳトランジスタ１０はオン状態になる。そのため、それらを介して電源からグランドへ貫通電流が流れる。さらにそのとき、インバータ１ｂのｎ型ＭＯＳトランジスタ、インバータ２ａのｐ型ＭＯＳトランジスタおよび第２のＭＯＳトランジスタ２０もオン状態になり、それらを介しても貫通電流が流れる。
【００２５】
逆に、第１の入力信号ＩＮａおよび第２の入力信号ＩＮｂの両方がＬレベルのときは、インバータ１ａのｐ型ＭＯＳトランジスタ、インバータ２ａのｎ型ＭＯＳトランジスタ、インバータ１ｂのｐ型ＭＯＳトランジスタおよびインバータ２ｂのｎ型ＭＯＳトランジスタがそれぞれオン状態になり、それらと第１のトランスミッションゲート１１，第２のトランスミッションゲート２１を介して貫通電流が流れる。
【００２６】
図３は、実施の形態３に係る位相整合回路の構成を示す図である。同図において図２に示したものと同様の要素には同一符号を付してある。インバータ２ａの入力端子とインバータ２ｂの出力端子間には、第１のＭＯＳトランジスタ１０と直列に第３のトランスミッションゲート１２が接続される。また、インバータ２ｂの入力端子とインバータ２ａの出力端子間には、第２のＭＯＳトランジスタ２０と直列に第４のトランスミッションゲート２２が接続される。
【００２７】
また、制御回路４０は、第１の入力信号ＩＮａと第２の入力信号ＩＮｂとが同じレベルをとる間は電源電位、それ以外はグランド電位になる制御信号ＣＮＴを出力する。当該制御信号は、第３のトランスミッションゲート１２および第４のトランスミッションゲート２２のｎ型ＭＯＳトランジスタのゲート電極に直接入力されると共に、ＮＯＴゲート４１を介して第３のトランスミッションゲート１２および第４のトランスミッションゲート２２のｐ型ＭＯＳトランジスタのゲート電極に入力される。即ち、第３のトランスミッションゲート１２および第４のトランスミッションゲート２２は、制御回路４０からの制御信号ＣＮＴに基づき導通／非導通に制御されており、第１の入力信号ＩＮａと第２の入力信号ＩＮｂとが同じレベルをとる間は非導通状態になる。
【００２８】
つまり、本実施の形態において、第３のトランスミッションゲート１２および第４のトランスミッションゲート２２は、スイッチング素子として機能し、第１の入力信号ＩＮａと第２の入力信号ＩＮｂとが同じレベルになったときの貫通電流の経路を遮断する。よって、位相整合回路における低消費電力化に寄与できる。
【００２９】
なお、以上の説明および図３においては、制御回路４０は、第１の入力信号ＩＮａおよび第２の入力信号ＩＮｂとは独立して動作するものとして説明したが、例えば、例えば第１の入力信号ＩＮａおよび第２の入力信号ＩＮｂが入力され、それらの遷移をモニタして動作するものであってもよい。
【００３０】
＜実施の形態４＞
実施の形態３においては、第３のトランスミッションゲート１２および第４のトランスミッションゲート２２の制御を、第１の入力信号ＩＮａおよび第２の入力信号ＩＮｂとは独立して動作する制御回路４０によって行う構成を示したが、例えば第１の入力信号ＩＮａおよび第２の入力信号ＩＮｂの遷移をモニタし、両者が同じレベルになるのを自動的に検出して制御を行ってもよい。
【００３１】
図４は、実施の形態４に係る位相整合回路の構成を示す図である。同図において図３に示したものと同様の要素には同一符号を付してある。本実施の形態においては、第１の入力信号ＩＮａおよび第２の入力信号ＩＮｂは、ＥＸＯＲゲート４０ａにも入力される。ＥＸＯＲゲート４０ａは、第１の入力信号ＩＮａと第２の入力信号ＩＮｂとが同じレベルの場合は電源電位、それ以外はグランド電位になる制御信号ＣＮＴを出力する。ＥＸＯＲゲート４０ａの出力（制御信号ＣＮＴ）は、第３のトランスミッションゲート１２および第４のトランスミッションゲート２２のｎ型ＭＯＳトランジスタのゲート電極に入力されると共に、ＮＯＴゲート４１を介して第３のトランスミッションゲート１２および第４のトランスミッションゲート２２のｐ型ＭＯＳトランジスタのゲート電極にも入力される。
【００３２】
本実施の形態によれば、第１の入力信号ＩＮａおよび第２の入力信号ＩＮｂの両方が同じレベルになるのを自動的に検出して、第３のトランスミッションゲート１２および第４のトランスミッションゲート２２の制御を行うことができる。それにより、実施の形態３と同様に、第３のトランスミッションゲート１２および第４のトランスミッションゲート２２は、第１の入力信号ＩＮａと第２の入力信号ＩＮｂとが同じレベルになったときの貫通電流の経路を遮断する。よって、位相整合回路における低消費電力化に寄与できる。
【００３３】
＜実施の形態５＞
本実施の形態に係る位相整合回路の構成は、図３および図４の回路における第１のトランスミッションゲート１１および第２のトランスミッションゲート２１を拡散抵抗に置き換えたものである。
【００３４】
上記した実施の形態３、４では、インピーダンス素子として第１のトランスミッションゲート１１および第２のトランスミッションゲート２１を用いた構成を示した。しかし、これらインピーダンス素子は、例えば従来の拡散抵抗のような任意のインピーダンス素子であってもよい。その場合でも、上記実施の形態３、４と同様に位相整合回路における低消費電力化を図ることができることは明らかである。
【００３５】
【発明の効果】
以上説明したように、本発明に係る位相整合回路によれば、位相整合回路の回路面積の縮小に寄与できる。
【００３６】
また、第１の信号レベルと第２の信号レベルとが共に同じ値をとる場合に、電源とグランドとの間の貫通電流を低減できるので、位相整合回路における低消費電力化に寄与できる。
【図面の簡単な説明】
【図１】実施の形態１に係る位相整合回路の構成を示す図である。
【図２】実施の形態２に係る位相整合回路の構成を示す図である。
【図３】実施の形態３に係る位相整合回路の構成を示す図である。
【図４】実施の形態４に係る位相整合回路の構成を示す図である。
【符号の説明】
１ａ〜４ａ，１ｂ〜４ｂ  インバータ、１０  第１のＭＯＳトランジスタ、１１  第１のトランスミッションゲート、１２  第３のトランスミッションゲート、２０  第２のＭＯＳトランジスタ、２１  第２のトランスミッションゲート、２２  第４のトランスミッションゲート、３０  可変電圧源、４０  制御回路、４０ａ  ＥＸＯＲゲート、４１  ＮＯＴゲート。
【図１】
2004242060.tif 000003
【図２】
2004242060.tif 000004
【図３】
2004242060.tif 000005
【図４】
2004242060.tif 000006