(57)【要約】【課題】トラップ絶縁膜のデータ保持能力が高く、データの信頼性が高い不揮発性半導体メモリを提供する。【解決手段】単ゲート型不揮発性半導体メモリにおいて、基板２０とゲート電極４２との間のゲート絶縁膜４１を、基板２０側からシリコン酸化膜４１ａ（トンネル絶縁膜）、Ａｌ２  Ｏ２  膜４１ｂ（トラップ絶縁膜）及びシリコン酸化膜４１ｃ（トップ絶縁膜）の３層構造とする。トラップ絶縁膜は、Ａｌ，Ｈｆ、Ｚｒ又はＬｎ（ランタノイド元素）を含む酸化物を主成分とする絶縁膜により形成すればよい。トンネル絶縁膜は、シリコン酸化膜よりもバリアハイトが低い材料により形成してもよい。トップ絶縁膜は、シリコン酸化膜よりも比誘電率が高い材料により形成してもよい。【選択図】  図５
2004158810.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板に形成された一対の不純物拡散領域と、
前記一対の不純物拡散領域の間の領域上に形成されたトンネル絶縁膜と、
Ａｌ２  Ｏ３  、ＨｆＯ２  、ＺｒＯ２  及びＬｎ２  Ｏ３  （但し、Ｌｎはランタノイド元素）からなる群から選択された少なくとも１種の酸化物により前記トンネル絶縁膜上に形成されたトラップ絶縁膜と、
前記トラップ絶縁膜の上に形成されたトップ絶縁膜と、
前記トップ絶縁膜上に形成されたゲート電極と
を有することを特徴とする不揮発性半導体メモリ。
【請求項２】
半導体基板と、
前記半導体基板に形成された一対の不純物拡散領域と、
前記一対の不純物拡散領域の間の領域上に形成されたトンネル絶縁膜と、
Ａｌ、Ｈｆ、Ｚｒ及びＬｎ（但し、Ｌｎはランタノイド元素）からなる群から選択された１種の元素を主成分とする酸化物により前記トンネル絶縁膜上に形成されたトラップ絶縁膜と、
前記トラップ絶縁膜の上に形成されたトップ絶縁膜と、
前記トップ絶縁膜上に形成されたゲート電極と
を有することを特徴とする不揮発性半導体メモリ。
【請求項３】
前記トンネル絶縁膜のバリアハイトが、同じ膜厚のシリコン酸化膜のバリアハイトよりも低いことを特徴とする請求項１又は２に記載の不揮発性半導体メモリ。
【請求項４】
前記トップ絶縁膜の比誘電率が、シリコン酸化膜の比誘電率よりも高いことを特徴とする請求項１又は２に記載の不揮発性半導体メモリ。
【請求項５】
前記トンネル絶縁膜が、組成が異なる複数の膜により構成されていることを特徴とする請求項１又は２に記載の不揮発性半導体メモリ。
【請求項６】
前記トラップ絶縁膜が、組成が異なる複数の膜により構成されていることを特徴とする請求項１又は２に記載の不揮発性半導体メモリ。
【請求項７】
前記トップ絶縁膜が、組成が異なる複数の膜により構成されていることを特徴とする請求項１又は２に記載の不揮発性半導体メモリ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、トンネル絶縁膜、トラップ絶縁膜及びトップ絶縁膜を積層して構成されたゲート絶縁膜を有し、トンネル絶縁膜を介してトラップ絶縁膜に電荷を出し入れすることによりデータの書き込み及び消去を行う不揮発性半導体メモリに関する。
【０００２】
【従来の技術】
従来の不揮発性半導体メモリでは、フローティングゲート及びコントロールゲートの２つのゲート電極を有する二重ゲート構造のフローティングゲート型メモリが一般的であった（例えば、特開平２−２６０７２号）。しかし、近年、二重ゲート構造の複雑な製造プロセスが微細化の障害として顕著になってきた。
【０００３】
そのため、ゲート電極が１つの単ゲート型不揮発性半導体メモリが注目されている。単ゲート型不揮発性半導体メモリでは、半導体基板とゲート電極との間のゲート絶縁膜に電荷を蓄積可能な材料を使用しており、ゲート絶縁膜に蓄積された電荷によりしきい値電圧が変化することを利用してデータを記憶する。このような単ゲート型不揮発性半導体メモリには、ＳＯＮＯＳ（Ｓｉｌｉｃｏｎ  Ｏｘｉｄｅ  Ｎｉｔｒｉｄｅ  Ｏｘｉｄｅ  Ｓｉｌｉｃｏｎ  ）型メモリ及びＭＯＮＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｎｉｔｒｉｄｅ  Ｏｘｉｄｅ  Ｓｉｌｉｃｏｎ  ）型メモリがある。
【０００４】
図１は、従来のＳＯＮＯＳ型メモリのメモリセル構造を示す模式的断面図である（特開２００１−３５８２３７号）。ＳＯＮＯＳ型メモリでは、一つのメモリセルは一つのＦＥＴ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ  ）により構成される。
【０００５】
シリコン半導体基板１０には、ソース／ドレインとなる一対の不純物拡散領域１１が相互に離隔して形成されている。これらの一対の不純物拡散領域１１の間の領域上にはゲート絶縁膜１２が形成されている。このゲート絶縁膜１２は、基板１０側からシリコン酸化（ＳｉＯ２  ）膜１２ａ、シリコン窒化（ＳｉＮ）膜１２ｂ及びシリコン酸化膜１２ｃを順に積層して形成されている。そして、ゲート絶縁膜１２の上には、ポリシリコンからなるゲート電極１３が形成されている。
更に、ゲート電極１３及びゲート絶縁膜１２の両側にはシリコン酸化膜からなるサイドウォール１４が形成されている。
【０００６】
このように構成されたＳＯＮＯＳ型メモリにおいて、データを書き込むときは、ゲート電極１３に十分に高い電圧を印加するとともに、一対の不純物拡散領域１１間に所定の電圧を印加する。これにより、ドレイン側の不純物拡散領域１１の近傍に発生したホットエレクトロンがシリコン酸化膜１２ａをトンネリングしてシリコン窒化層１２ｂに注入され、その結果メモリセル（ＦＥＴ）のしきい値電圧が変化する。なお、シリコン窒化膜１２ｂの上にはシリコン酸化膜１２ｃが形成されているため、シリコン窒化膜１２ｂに注入された電子がゲート電極１３に流れることが防止される。
【０００７】
一方、メモリセルに書き込まれたデータを消去するときには、一対の不純物拡散領域１１にいずれも正の電圧を印加し、ゲート電極１３に負の電圧を印加する。これにより、シリコン窒化膜１２ｂに蓄積されていた電子がシリコン酸化膜１２ａをトンネリングして基板１０側に排除される。
【０００８】
シリコン窒化膜１２ｂのように、電荷をトラップする絶縁膜をトラップ絶縁膜と呼び、半導体基板とトラップ絶縁膜との間の絶縁膜をトンネル絶縁膜と呼び、トラップ絶縁膜とゲート電極との間の絶縁膜をトップ絶縁膜と呼んでいる。
【０００９】
なお、Ｂｏａｚ  Ｅｉｔａｎ氏等の文献（“Ｃａｎ  ＮＲＯＭ，  ａ  ２  Ｂｉｔ，  Ｔｒａｐｐｉｎｇ  Ｓｔｏｒａｇｅ  ＮＶＭ  Ｃｅｌｌ，  Ｇｉｖｅ  ａ  Ｒｅａｌ  Ｃｈａｌｌｅｎｇｅ  ｔｏ  Ｆｌｏａｔｉｎｇ  Ｇａｔｅ  Ｃｅｌｌｓ  ？”，Ｅｘｔｅｎｄｅｄ  Ａｂｓｔｒａｃｔｓ  ｏｆ  ｔｈｅ  １９９９  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｃｏｎｆｅｒｅｎｃｅ  ｏｎ  Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｄｅｖｉｃｅｓ  ａｎｄ  Ｍａｔｅｒｉａｌｓ，  Ｔｏｋｙｏ，１９９９  ）には、ＳＯＮＯＳ型のＮＲＯＭの構造が記載されている。また、特開２０００−５８８３１号には、トラップ絶縁膜をチタン酸化膜で構成した不揮発性半導体メモリが記載されている。
【００１０】
【特許文献１】
特開平２−２６０７２号公報
【特許文献２】
特開２００１−３５８２３７号公報（図２）
【特許文献３】
特開２０００−５８８３１号公報（図３１）
【非特許文献１】
Ｂｏａｚ  Ｅｉｔａｎ  ｅｔ  ａｌ．  “Ｃａｎ  ＮＲＯＭ，  ａ  ２  Ｂｉｔ，  Ｔｒａｐｐｉｎｇ  Ｓｔｏｒａｇｅ  ＮＶＭ  Ｃｅｌｌ，  Ｇｉｖｅａ  Ｒｅａｌ  Ｃｈａｌｌｅｎｇｅ  ｔｏ  Ｆｌｏａｔｉｎｇ  Ｇａｔｅ  Ｃｅｌｌｓ  ？  ”，Ｅｘｔｅｎｄｅｄ  Ａｂｓｔｒａｃｔｓ  ｏｆ  ｔｈｅ  １９９９  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｃｏｎｆｅｒｅｎｃｅ  ｏｎ  Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｄｅｖｉｃｅｓ  ａｎｄ  Ｍａｔｅｒｉａｌｓ，  Ｔｏｋｙｏ，１９９９．
【００１１】
【発明が解決しようとする課題】
しかしながら、本願発明者等は、上述した従来のＳＯＮＯＳ型メモリには以下に示す問題点があると考えている。すなわち、従来のＳＯＮＯＳ型メモリではトラップ絶縁膜としてシリコン窒化膜を使用している。しかし、シリコン窒化膜の電荷保持能力は十分ではなく、データの信頼性が十分に確保されているとはいえない。
【００１２】
また、従来のＳＯＮＯＳ型メモリでは、トップ絶縁膜としてシリコン酸化膜を使用している。しかし、シリコン酸化膜の誘電率が低いため、カップリングレシオの関係から、ゲート電極からの電界がトンネル絶縁膜に作用する割合が少ない。そのため、ゲート電極に印加する電圧を高くしないとデータの書き込み／消去に要する時間が長くなる。ゲート電極に印加する電圧を高くするためにはメモリセル及び周辺回路の素子サイズを大きくして耐圧を高くする必要があり、半導体装置の高集積化が阻害される。
【００１３】
更に、従来のＳＯＮＯＳ型メモリでは、トンネル絶縁膜としてシリコン酸化膜を使用しているのでバリアハイトが高く、データの書き込み／消去に要する時間が長くなる。
【００１４】
以上から、本発明の目的は、トラップ絶縁膜のデータ保持能力が高く、データの信頼性が高い不揮発性半導体メモリを提供することである。
【００１５】
また、本発明の他の目的は、データの書き込み／消去を短時間で行うことができる不揮発性半導体メモリを提供することである。
【００１６】
【課題を解決するための手段】
上記した課題は、半導体基板と、前記半導体基板に形成された一対の不純物拡散領域と、前記一対の不純物拡散領域の間の領域上に形成されたトンネル絶縁膜と、Ａｌ２  Ｏ３  、ＨｆＯ２  、ＺｒＯ２  及びＬｎ２  Ｏ３  （但し、Ｌｎはランタノイド元素）からなる群から選択された少なくとも１種の酸化物により前記トンネル絶縁膜上に形成されたトラップ絶縁膜と、前記トラップ絶縁膜の上に形成されたトップ絶縁膜と、前記トップ絶縁膜上に形成されたゲート電極とを有することを特徴とする不揮発性半導体メモリにより解決する。
【００１７】
また、上記した課題は、半導体基板と、前記半導体基板に形成された一対の不純物拡散領域と、前記一対の不純物拡散領域の間の領域上に形成されたトンネル絶縁膜と、Ａｌ、Ｈｆ、Ｚｒ及びＬｎ（但し、Ｌｎはランタノイド元素）からなる群から選択された１種の元素を主成分とする酸化物により前記トンネル絶縁膜上に形成されたトラップ絶縁膜と、前記トラップ絶縁膜の上に形成されたトップ絶縁膜と、前記トップ絶縁膜上に形成されたゲート電極とを有することを特徴とする不揮発性半導体メモリにより解決する。
【００１８】
なお、ランタノイド元素とは、原子番号が５７のＬａ（ランタン）から原子番号が７１のＬｕ（ルテチウム）までの１５元素をいう。
【００１９】
また、本願において、例えばＡｌを主成分とする酸化物と記載した場合、Ａｌ原子が最も多いか、又は酸素に次いで多いことを意味する。Ｈｆを主成分とする酸化物、Ｚｒを主成分とする酸化物及びＬｎを主成分とする酸化物と記載した場合も同様である。更に、ＡｌＨｆＯ２  と記載した場合はＡｌを主成分とする酸化物であり、ＨｆＡｌＯ２  と記載した場合はＨｆを主成分とする酸化物であることを意味する。
【００２０】
本願発明者等は、単ゲート型不揮発性半導体メモリのデータの信頼性を向上させるために種々実験検討を行った結果、トラップ絶縁膜を、アルミナ（Ａｌ２  Ｏ３  ）又はその他のＡｌ（アルミニウム）を含む酸化物により形成すると、データ保持能力が著しく向上するとの知見を得た。本願発明は、このような実験結果に基づいてなされたものである。
【００２１】
トラップ絶縁膜をアルミナ（Ａｌ２  Ｏ３  ）又はその他のアルミニウムを含む酸化物により形成するとデータ保持能力が向上する理由は明らかではないものの、これらの酸化物のトラップ準位がシリコン窒化膜のトラップ準位よりも深いところにあり、トラップされた電荷が逃げにくいためと考えられる。
【００２２】
従って、本願発明においては、トラップ絶縁膜を、アルミニウムを含む酸化物を主成分とする絶縁物により形成する。アルミニウムを含む酸化物には、例えば、Ａｌ２  Ｏ３  、ＡｌＨｆＯ、ＡｌＺｒＯ、ＡｌＴａＯ、ＡｌＴｉＯ及びＺｒＡｌＯがある。また、Ａｌ２  Ｏ３  、ＡｌＨｆＯ、ＡｌＺｒＯ、ＡｌＴａＯ、ＡｌＴｉＯ及びＺｒＡｌＯのうちの少なくとも１種の化合物のシリケート又はアルミネートによりトラップ絶縁膜を形成してもよい。
【００２３】
また、本願発明者等の実験により、ＨｆＯ２  及びＨｆを主成分とする酸化物、ＺｒＯ２  及びＺｒを主成分とする酸化物、並びにＬｎ２  Ｏ３  及びＬｎを主成分とする酸化物のうちのいずれか１種の化合物をトラップ絶縁膜として使用した場合も、データの保持能力を向上できるとの知見を得た。従って、これらの化合物によりトラップ絶縁膜を形成してもよい。
【００２４】
Ａｌ２  Ｏ３  は、トラップ準位が深く、電荷を安定してトラップできる。一方、ＨｆＯ２  やＬｎ２  Ｏ３  のトラップ準位はそれほど深くないため、ＨｆＯ２  やＬｎ２  Ｏ３  はＡｌ２  Ｏ３  に比べて電荷を同じ場所（トラップ）に保持しづらいと考えられる。しかし、Ａｌ２  Ｏ３  はバリアハイトが高く、酸化膜との差が０．５〜０．８ｅＶ程度と小さいため、電子を同じトラップに保持できれば問題ないが、電荷がトラップから離れると、上下の酸化膜からリークしやすい。これに対し、ＨｆＯ２  やＬｎ２  Ｏ３  はバリアハイトが低く、酸化膜との差が２〜２．５ｅＶと大きいため、電荷がある一つのトラップから逃げても、上下の酸化膜のバリアが高いために電荷がリークすることは少ない。
【００２５】
ＭＯＮＯＳ型メモリには、絶縁膜全体に電荷をトラップさせる方式と、絶縁膜中の局所的な部分に選択的に電荷をトラップさせる方式との２種類がある。本発明をＭＯＮＯＳ型メモリに適用する場合は、上記した性質から、Ａｌ２  Ｏ３  （又はＡｌを主成分とする酸化物）は局所的トラップ方式に使用することが好ましく、ＨｆＯ２  やＬｎ２  Ｏ３  （又は、Ｈｆ若しくはＬｎを主成分とする酸化物）は絶縁膜全体にトラップさせる方式に使用することが好ましい。
【００２６】
トンネル絶縁膜を、従来使用されているシリコン酸化膜よりもバリアハイトが低い材料により形成すると、トラップ絶縁膜へのホットエレクトロンの注入効率が向上し、データの読み出し／書き込み時間が短縮される。従って、トンネル絶縁膜は、シリコン酸化膜よりもバリアハイトが低い材料により形成することが好ましい。シリコン酸化膜よりもバリアハイトが低い材料には、例えば、ＳｉＮ、Ａｌ２  Ｏ３  、ＨｆＯ２  、ＺｒＯ２  、Ｌａ２  Ｏ３  、Ｐｒ２  Ｏ３  、ＳｒＴｉＯ２  、ＢａＳｒＴｉＯ３  、ＴｉＯ２  、ＡｌＮ、Ｔａ２  Ｏ５  、ＴａＮ、ＨｆＡｌＯ及びＺｒＡｌＯがある。また、ＳｉＮ、Ａｌ２  Ｏ３  、ＨｆＯ２  、ＺｒＯ２  、Ｌａ２  Ｏ３  、Ｐｒ２  Ｏ３  、ＳｒＴｉＯ２  、ＢａＳｒＴｉＯ３  、ＴｉＯ２  、ＡｌＮ、Ｔａ２  Ｏ５  、ＴａＮ、ＨｆＡｌＯ及びＺｒＡｌＯのうちのいずれか１種の化合物のシリケート又はアルミネートによりトンネル絶縁膜を形成してもよい。
【００２７】
トップ絶縁膜を、従来使用されているシリコン酸化膜よりも比誘電率が高い材料により形成すると、ゲート電極からの電界をトンネル絶縁膜に有効に作用させることができ、その結果、駆動電圧を高くすることなくデータの書き込み／消去時間を短縮することができる。従って、トップ絶縁膜は、シリコン酸化膜よりも比誘電率が高い材料により形成することが好ましい。シリコン酸化膜の比誘電率は通常４以下であり、それよりも比誘電率が高い材料には、例えば、ＳｉＮ、Ａｌ２  Ｏ３  、ＨｆＯ２  、ＺｒＯ２  、Ｌａ２  Ｏ３  、Ｐｒ２  Ｏ３  、ＳｒＴｉＯ２  、ＢａＳｒＴｉＯ３  、ＴｉＯ２  、ＡｌＮ、Ｔａ２  Ｏ５  、ＴａＮ、ＨｆＡｌＯ及びＺｒＡｌＯがある。また、ＳｉＮ、Ａｌ２  Ｏ３  、ＨｆＯ２  、ＺｒＯ２  、Ｌａ２  Ｏ３  、Ｐｒ２  Ｏ３  、ＳｒＴｉＯ２  、ＢａＳｒＴｉＯ３  、ＴｉＯ２  、ＡｌＮ、Ｔａ２  Ｏ５  、ＴａＮ、ＨｆＡｌＯ及びＺｒＡｌＯのうちのいずれか１種の化合物のシリケート又はアルミネートによりトップ絶縁膜を形成してもよい。
【００２８】
【発明の実施の形態】
以下、本発明の実施の形態について、添付の図面を参照して説明する。
【００２９】
（不揮発性半導体メモリ）
図２は本発明を適用した不揮発性半導体メモリの平面図、図３（ａ）は図２のＩ−Ｉ線による断面図、図３（ｂ）は図２のＩＩ−ＩＩ線による断面図、図３（ｃ）は図２のＩＩＩ  −ＩＩＩ  線による断面図である。
【００３０】
ｐ型シリコン半導体基板２０の表面には活性領域を確定する局所絶縁膜２２が形成されている。この局所絶縁膜２２は、図３（ａ）の紙面に垂直な方向に延在している。シリコン半導体基板２０の活性領域上には、積層ゲート絶縁膜２３が形成されている。この積層ゲート絶縁膜２３は、基板２０側からトンネル絶縁膜２３ａ、トラップ絶縁膜２３ｂ及びトップ絶縁膜２３ｃを順に積層した３層構造を有する。
【００３１】
局所絶縁膜２２の下には、シリコン半導体基板２０にＡｓ（ヒ素）を導入して形成された不純物拡散領域からなるビットライン２１が配置されている。局所絶縁膜２２及び積層ゲート絶縁膜２３の上には、図３（ａ）の横方向に延在するワードライン２４が形成されている。このワードライン２４は、例えばポリシリコン又はアモルファスシリコンにより形成されている。
【００３２】
ビットライン２１とワードライン２４とは、その交差個所において、両者の間に存在する局所絶縁膜２２により絶縁されている。但し、この構造において局所絶縁膜２２は必須ではなく、必要に応じて設ければよい。メモリセル（ＦＥＴ）２５は、相互に隣り合う一対のビットライン２１と１本のワードライン２４とが交差する部分に形成され、一対のビットライン２１をそれぞれソース及びドレインとし、ワードライン２４をゲート電極として構成される。
【００３３】
ビットライン２１の延在する方向に隣り合う２つのメモリセル２５のチャネル領域の間には、シリコン半導体基板２０にｐ型不純物を導入して形成されたチャネルストッパ領域２６が設けられている。
【００３４】
図４は、本発明の不揮発性半導体メモリの回路構成の例を示すブロック図である。メモリセル２５のソース及びドレインが、隣り合う２本のビットライン２１にそれぞれ接続され、ゲート電極がワードライン２４に接続されている。
【００３５】
複数のメモリセル２５が行列状に配置されてメモリセルアレイを構成する。各メモリセル２５にはそれぞれ固有のアドレスが割り当てられる。メモリセルアレイは複数のブロックに分割されており、各メモリセル２５はいずれかの１つのブロックに属している。
【００３６】
ビットライン２１がセンスアンプ部３１に接続され、ワードライン２４がワードラインドライバ３２に接続されている。制御回路３０がセンスアンプ部２１及びワードラインドライバ３２を制御する。ここでは、ビットライン２１を、図４の左側から順番にＢＬ１，ＢＬ２、ＢＬ３，ＢＬ４…で表わし、ワードライン２４を、図４の上側から順番にＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４…で表わす。
【００３７】
制御回路３０はアドレスカウンタ（図示せず）を有する。アドレスカウンタに設定されたアドレスに基づいて特定のビットライン２１及びワードライン２４が選択され、所望のメモリセル２５にアクセスすることができる。
【００３８】
制御回路３０は、外部のＣＰＵ３３によって制御される。ＣＰＵ３３にはＲＡＭ３４が接続されている。このＲＡＭ３４には、メモリセル２５に書き込むべきデータが一時的に記憶される。
【００３９】
以下、上述した不揮発性半導体メモリの動作について説明する。以下に説明する動作は、ＣＰＵ３０からの指示により制御回路２０が実行する。
【００４０】
（データ書き込み動作）
データ書き込み時には、選択したメモリセルのドレインに接続されたビットライン２１に書き込み電圧Ｖｄｐ（例えば、６Ｖ）を印加し、ソースに接続されたビットライン２１を０Ｖとし、ワードライン２４に電圧Ｖｗｐ（例えば、１０Ｖ）を印加する。このとき、非選択セルのビットライン２１とワードライン２４は浮遊させておき、データの書き込みを回避する。
【００４１】
上記のデータ書き込み動作が行われたとき、選択されたメモリセルではドレイン近傍でホットエレクトロンが発生する。ホットエレクトロンはトンネル絶縁膜２３ａの障壁を越えて、トラップ絶縁膜２３ｂ中にトラップされる。これにより、選択されたメモリセル（ＦＥＴ）２５のしきい値電圧が正方向にシフトする。この状態をデータが書き込まれた状態、すなわち“０”とする。
【００４２】
（データ消去動作）
データ消去動作は、選択されたブロックの全てのメモリセルに対し一括して行う。データ消去時には、選択されたブロックのワードライン２４の全てに電圧Ｖｗｅ（例えば、−６Ｖ）を印加し、ビットライン２１の全てに電圧Ｖｂｅ（例えば、６Ｖ）を印加する。これにより、トラップ絶縁膜２３ｂ中にトラップされていた電子が基板２０側に排除され、メモリセル（ＦＥＴ）２５のしきい値電圧が負方向にシフトする。この状態をデータが消去された状態、すなわち“１”とする。
【００４３】
（データ読出動作）
データの読み出し時には、選択されたメモリセルにつながるワードライン２４に電圧Ｖｗｒ（例えば、４Ｖ）を印加し、ドレインに接続されたビットライン２１に読み出し電圧Ｖｂｒ（例えば、１．４Ｖ）を印加し、ソースに接続されたビットライン２１に０Ｖとする。そして、メモリセル（ＦＥＴ）２５に流れる電流を基準電流と比較して、“１”か“０”かを判定する。
【００４４】
但し、読み出し時には、データ書き込み時にソースとした不純物拡散層をドレインとし、データ書き込み時にドレインとした不純物拡散層をソースとする。これは、データ書き込みの際にドレインとした不純物拡散領域の近傍には電子がトラップされているため、読み出しの際にはドレインとソースとを反転させたほうがしきい値のシフトが大きくとれるためである。
【００４５】
（第１の実施の形態）
図５は本発明の第１の実施の形態の不揮発性半導体メモリの積層ゲート絶縁膜の構成を示す模式図である。
【００４６】
本実施の形態の不揮発性半導体メモリのメモリセルは、ｐ型シリコン半導体基板２０の上に形成された積層ゲート絶縁膜４１と、積層ゲート絶縁膜４１の上に形成されたポリシリコンからなるゲート電極４２とにより構成されている。積層ゲート絶縁膜４１は、基板２０側から順にシリコン酸化膜４１ａ、アルミナ（Ａｌ２  Ｏ３  ）膜４１ｂ、シリコン酸化膜４１ｃを積層して形成されている。ゲート電極４２、シリコン酸化膜４１ａ、アルミナ膜４１ｂ及びシリコン酸化膜４１ｃが図３のワードライン２４、トンネル絶縁膜２３ａ、トラップ絶縁膜２３ｂ及びトップ絶縁膜２３ｃにそれぞれ対応している。なお、アルミナ（Ａｌ２  Ｏ３  ）の比誘電率は９〜１０程度である。
【００４７】
以下、本実施の形態の不揮発性半導体メモリの製造方法について説明する。
【００４８】
トンネル絶縁膜であるシリコン酸化膜４１ａは、熱酸化法により形成する。例えば、シリコン半導体基板２０の表面にシリコン窒化膜のマスクを所定のパターンで形成した後、ドライ雰囲気中でシリコン半導体基板２０の表面を１０００℃の温度で熱酸化させて、厚さが約７ｎｍのシリコン酸化膜４１ａを形成する。その後、シリコン窒化膜を除去する。シリコン酸化膜４１ａは２〜１０ｎｍの厚さとすればよく、熱酸化法以外の方法で形成してもよい。
【００４９】
トラップ絶縁膜であるアルミナ膜４１ｂは、ＡＬＣＶＤ（Ａｔｏｍｉｃ  Ｌａｙｒｅ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により形成する。例えば、原料溶液としてＡｌ（ＣＨ３  ）３  を使用し、窒素バブリングにより原料溶液を気化して原料ガスとし、３００℃に加熱した基板上にＡｌ（ＣＨ３  ）３  とオゾン（Ｏ３  ）とを交互に供給して、アルミナ膜４１ｂを１０ｎｍの厚さに形成する。アルミナ膜４１ｂは、ＭＯＣＶＤ（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ  ）法又はＰＶＤ（Ｐｈｙｓｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ  ）法により形成してもよい。また、アルミナ膜４１ｂは、１〜４０ｎｍの厚さに形成すればよい。
【００５０】
トップ絶縁膜であるシリコン酸化膜４１ｃは、ＬＰＣＶＤ（Ｌｏｗ  Ｐｒｅｓｓｕｒｅ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により形成する。例えば、ＬＰＣＶＤ装置のチャンバ内の圧力を１３３Ｐａ、基板温度を８００℃とし、ＳｉＨ４  とＮ２  Ｏとを反応させることによりシリコン酸化膜（ＨＴＯ：高温酸化膜）を１０ｎｍの厚さに形成する。シリコン酸化膜４１ｃは、ＴＥＯＳソースを用いたＣＶＤ法、ＭＯＣＶＤ法又はプラズマＣＶＤ法により形成してもよい。また、シリコン酸化膜４１ｃは３〜２０ｎｍの厚さに形成すればよい。
【００５１】
ゲート電極４２は、リン又はボロン等の不純物をドープしたポリシリコン又はアモルファスシリコンにより形成する。例えばＬＰＣＶＤ法により、チャンバ内の圧力を２６Ｐａ、基板温度を６００℃としてシリコン膜を１００ｎｍの厚さに形成し、このシリコン膜をフォトリソグラフィ法によりパターニングしてゲート電極４２を形成する。ゲート電極４２は、５０〜２００ｎｍの厚さに形成すればよい。また、ノンドープのシリコン膜を形成した後、リン又はボロン等の不純物をドープしてもよく、ＣＶＤ法によりリン又はボロン等の不純物がドープされたシリコン膜をゲート絶縁膜上に直接形成してもよい。
【００５２】
本実施の形態では、トラップ絶縁膜として、シリコン窒化膜よりも電荷保持能力が高いアルミナ膜を使用している。これにより、従来のＳＯＮＯＳ型メモリに比べてデータの信頼性が向上する。
【００５３】
なお、シリコン酸化膜４１ａ、アルミナ膜４１ｂ及びシリコン酸化膜４１ｃを成膜した後に、６００〜１０００℃の温度でアニール処理することが好ましい。
このアニール処理によって各膜の膜質が緻密になり、良好な電気特性になることが期待できる。これらの膜４１ａ，４１ｂ，４１ｃの１つを形成する毎にアニール処理を実施してもよく、３つの膜４１ａ，４１ｂ，４１ｃを全て形成した後にアニール処理を１回だけ実施してもよい。
【００５４】
また、アルミナ膜４１ｂに替えて、ＡｌＨｆＯ膜を形成してもよい。ＡｌＨｆＯ膜は、原料溶液としてＡｌ（ＣＨ３  ）３  及びＨｆ（Ｃ２  Ｈ５  ）３  を使用し、ＡＬＣＶＤ法により形成することができる。この場合も、ＡｌＨｆＯ膜はシリコン窒化膜よりも電荷保持能力が高いので、従来のＳＯＮＯＳ型メモリに比べてデータの信頼性が向上するという効果が得られる。
【００５５】
以下、本実施の形態の不揮発性半導体メモリを実際に製造し、その特性を調べた結果について説明する。
【００５６】
図２５（ａ）に示すように、ｐ型シリコン半導体基板２０上に、トンネル絶縁膜として厚さが７ｎｍのシリコン酸化膜４１ａ、トラップ絶縁膜として厚さが１０ｎｍのアルミナ（Ａｌ２  Ｏ３  ）膜４１ｂ、トップ絶縁膜として厚さが１０ｎｍのシリコン酸化膜４１ｃを順番に形成した。そして、これらのシリコン酸化膜４１ａ、アルミナ膜４１ｂ及びシリコン酸化膜４１ｃの３層構造の積層ゲート絶縁膜４１の上に、ポリシリコンからなるゲート電極４２を形成した。その後、ゲート電極４２をマスクとしてシリコン半導体基板２０にｎ型不純物を導入して、ソース／ドレインとなる不純物拡散領域４０ａ，４０ｂを形成した。なお、この不揮発性半導体メモリ（ＦＥＴ）のゲート長Ｌは０．３５μｍである。
【００５７】
このようにして製造された不揮発性半導体メモリに対し、ドレイン電圧Ｖｄを５Ｖとし、ゲート電圧Ｖｇを９Ｖ、１０Ｖ、１２Ｖとしてデータを書き込んだ。
【００５８】
図２５（ｂ）は横軸に書き込み時間をとり、縦軸にしきい値電圧Ｖｔｈをとって、ゲート電圧Ｖｇが９Ｖ、１０Ｖ及び１２Ｖのときの書き込み時間としきい値電圧との関係（書き込み特性）を示す図である。但し、データ読み出し時にはドレイン電圧Ｖｄを１．２Ｖとしている。この図２５（ｂ）から、本実施の形態の不揮発性半導体メモリにデータが正常に書き込まれていることが明らかであり、トラップ絶縁膜（アルミナ膜４１ｂ）に電荷が保持されていることがわかる。
【００５９】
図２６（ａ）は、横軸に時間をとり、縦軸にしきい値電圧をとって、図２５（ａ）のＢｉｔ１側にのみ電荷を注入したときのしきい値電圧Ｖｔｈの時間変化を調べた結果（データ保持特性）を示す図である。また、図２６（ｂ）は、図２５（ａ）のＢｉｔ１側及びＢｉｔ２側の両方に電荷を注入したときのしきい値電圧Ｖｔｈの時間変化を調べた結果（データ保持特性）を示す図である。但し、Ｂｉｔ１側にデータを書き込むときには不純物拡散領域４０ａをドレイン、不純物拡散領域４０ｂをソースとし、Ｂｉｔ２側にデータを書き込むときには不純物拡散領域４０ｂをドレイン、不純物拡散領域４０ａをソースとしている。また、データの読み出すときには、ソース及びドレインがそれぞれデータ書き込み時とは逆になる。
【００６０】
この図２６（ａ），（ｂ）から、本実施の形態の不揮発性半導体メモリでは、Ｂｉｔ１側及びＢｉｔ２側にそれぞれ個別のデータを記録できることがわかる。
【００６１】
図２７は、横軸に消去時間をとり、縦軸にしきい値電圧Ｖｔｈをとって、ゲート電圧を−７Ｖ、ドレイン電圧を６Ｖとしたときの消去特性を示す図である。この図から、０．３秒程度で書き込んだデータが完全に消去されていることがわかる。
【００６２】
これらの結果から、本実施の形態の不揮発性半導体メモリは、良好なデータ書き込み、保持及び消去特性を有していることが確認された。また、本実施の形態の不揮発性半導体メモリは、Ｂｉｔ１側及びＢｉｔ２側にそれぞれ異なるデータを記憶することが可能であり、半導体装置のより一層の高集積化が可能となる。
【００６３】
（第２の実施の形態）
図６は本発明の第２の実施の形態の不揮発性半導体メモリの積層ゲート絶縁膜の構成を示す模式図である。
【００６４】
本実施の形態の不揮発性半導体メモリのメモリセルは、ｐ型シリコン半導体基板２０の上に形成された積層ゲート絶縁膜５１と、積層ゲート絶縁膜５１の上に形成されたポリシリコン又はアモルファスシリコンからなるゲート電極５２とにより構成されている、積層ゲート絶縁膜５１は、基板２０側からシリコン窒化膜５１ａ、ＡｌＨｆＯ膜５１ｂ及びシリコン酸化膜５１ｃを順に積層して形成されている。ゲート電極５２、シリコン窒化膜５１ａ、ＡｌＨｆＯ膜５１ｂ、シリコン酸化膜５１ｃが図３のワードライン２４、トンネル絶縁膜２３ａ、トラップ絶縁膜２３ｂ及びトップ絶縁膜２３ｃにそれぞれ対応している。
【００６５】
以下、本実施の形態の不揮発性半導体メモリの製造方法について説明する。
【００６６】
トンネル絶縁膜であるシリコン窒化膜５１ａは、ＬＰＣＶＤ法により形成する。例えば、ＬＰＣＶＤ装置のチャンバ内の圧力を２５Ｐａ、基板温度を７８０℃としてシリコン窒化膜５１ａを１０ｎｍの厚さに形成する。シリコン窒化膜５１ａは、ＭＯＣＶＤ法又はプラズマＣＶＤ法により形成してもよい。また、シリコン窒化膜５１ａは２〜１５ｎｍの厚さに形成すればよい。
【００６７】
トラップ絶縁膜であるＡｌＨｆＯ膜５１ｂは、ＡＬＣＶＤ法により形成する。
例えば、原料溶液としてＡｌ（ＣＨ３  ）３  及びＨｆ（Ｃ２  Ｈ５  ）３  を使用し、窒素バブリングにより原料溶液を気化して原料ガスとし、３００℃に加熱した基板２０の上に原料ガスとオゾンガスとを交互に供給して、ＡｌＨｆＯ膜５１ｂを１０ｎｍの厚さに形成する。ＡｌＨｆＯ膜５１ｂは、ＭＯＣＶＤ法又はＰＶＤ法により形成してもよい。また、ＡｌＨｆＯ膜５１ｂは、１〜４０ｎｍの厚さに形成すればよい。
【００６８】
トップ絶縁膜であるシリコン酸化膜５１ｃは、ＬＰＣＶＤ法により形成する。
例えば、ＬＰＣＶＤ装置のチャンバ内の圧力を１３３Ｐａ、基板温度を８００℃とし、ＳｉＨ４  とＮ２  Ｏとを反応させることにより、高温酸化（ＨＴＯ）膜を１０ｎｍの厚さに形成する。シリコン酸化膜５１ｃは、ＴＥＯＳソースを用いたＣＶＤ法、ＭＯＣＶＤ法又はプラズマＣＶＤ法により形成することもできる。また、シリコン酸化膜４１ｃは３〜２０ｎｍの厚さに形成すればよい。
【００６９】
なお、シリコン窒化膜５１ａ、ＡｌＨｆＯ膜５１ｂ及びシリコン酸化膜５１ｃを成膜した後に、６００〜１０００℃の温度でアニール処理することが好ましい。このアニール処理により各膜の膜質が緻密になり、良好な電気特性になることが期待できる。
【００７０】
ゲート電極５２の形成方法は第１の実施の形態と同じであるので、ここでは説明を省略する。
【００７１】
本実施の形態においては、トラップ絶縁膜としてシリコン窒化膜よりも電荷保持能力が高いＡｌＨｆＯ膜を使用している。これにより、従来のＳＯＮＯＳ型メモリに比してデータの信頼性が向上する。
【００７２】
また、本発明においては、トンネル絶縁膜としてシリコン酸化膜よりもバリアハイトが低いシリコン窒化膜を使用している。これにより、従来のＳＯＮＯＳ型メモリに比べてトラップ絶縁膜へのホットエレクトロンの注入効率が向上し、データの書き込み／消去時間を短縮することができる。
【００７３】
（第３の実施の形態）
図７は本発明の第３の実施の形態の不揮発性半導体メモリの積層ゲート絶縁膜の構成を示す模式図である。
【００７４】
本実施の形態の不揮発性半導体メモリのメモリセルは、ｐ型シリコン半導体基板２０の上に形成された積層ゲート絶縁膜６１と、積層ゲート絶縁膜６１の上に形成されたポリシリコン又はアモルファスシリコンからなるゲート電極６２とにより構成されている、積層ゲート絶縁膜６１は、基板２０側からシリコン酸化膜６１ａ、ＡｌＨｆＯ膜６１ｂ及びシリコン窒化膜６１ｃを順に積層して形成されている。ゲート電極６２、シリコン酸化膜６１ａ、ＡｌＨｆＯ膜６１ｂ及びシリコン窒化膜６１ｃが図３のワードライン２４、トンネル絶縁膜２３ａ、トラップ絶縁膜２３ｂ及びトップ絶縁膜２３ｃにそれぞれ対応している。
【００７５】
以下、本実施の形態の不揮発性半導体メモリの製造方法について説明する。
【００７６】
トンネル絶縁膜であるシリコン酸化膜６１ａは、熱酸化法により形成する。例えば、シリコン半導体基板２０の表面にシリコン窒化膜のマスクを所定のパターンで形成した後、ドライ雰囲気中でシリコン半導体基板２０の表面を１０００℃の温度で熱酸化させて、厚さが約７ｎｍのシリコン酸化膜６１ａを形成する。その後、シリコン窒化膜を除去する。シリコン酸化膜６１ａは２〜１０ｎｍの厚さに形成すればよく、熱酸化法以外の方法で形成してもよい。
【００７７】
トラップ絶縁膜であるＡｌＨｆＯ膜６１ｂは、ＡＬＣＶＤ法により形成する。
例えば、原料溶液としてＡｌ（ＣＨ３  ）３  及びＨｆ（Ｃ２  Ｈ５  ）３  を使用し、窒素バブリングにより原料溶液を気化して原料ガスとし、温度が３００℃の基板の上に原料ガスとオゾンガスとを交互に供給して、ＡｌＨｆＯ膜６１ｂを１０ｎｍの厚さに形成する。ＡｌＨｆＯ膜６１ｂは、ＭＯＣＶＤ法又はＰＶＤ法により形成してもよい。また、ＡｌＨｆＯ膜６１ｂは、１〜４０ｎｍの厚さに形成すればよい。
【００７８】
トップ絶縁膜であるシリコン窒化膜６１ｃはＬＰＣＶＤ法により形成する。例えば、ＬＰＣＶＤ装置のチャンバ内の圧力を２５Ｐａ，基板温度を７８０℃として、シリコン窒化膜６１ｃを１０ｎｍの厚さに形成する。シリコン窒化膜の誘電率は成膜条件に変化するが、通常の成膜条件の範囲ではシリコン酸化膜よりも誘電率が高くなり、上記の条件によって形成されたシリコン窒化膜も、通常の成膜条件で形成されたシリコン酸化膜より誘電率が高くなる。シリコン窒化膜６１ｃは、ＭＯＣＶＤ法又はプラズマＣＶＤ法により形成してもよい。また、シリコン窒化膜６１ｃは、２〜１５ｎｍの厚さに形成すればよい。
【００７９】
なお、シリコン酸化膜６１ａ、ＡｌＨｆＯ膜６１ｂ及びシリコン窒化膜６１ｃを成膜した後に、６００〜１０００℃の温度でアニール処理することが好ましい。このアニール処理により各膜の膜質が緻密になり、良好な電気特性になることが期待できる。
【００８０】
ゲート電極６２の形成方法は第１の実施の形態と同じであるので、ここでは説明を省略する。
【００８１】
本実施の形態においては、トラップ絶縁膜がシリコン窒化膜に比べて電荷保持能力が高いＡｌＨｆＯ膜により構成されているので、従来のＳＯＮＯＳ型メモリに比べてデータの信頼性が向上する。
【００８２】
また、本実施の形態においては、トップ絶縁膜としてシリコン酸化膜よりも誘電率が高いシリコン窒化膜を使用しているので、ゲート電極からの電界をトンネル絶縁膜に有効に作用させることができ、その結果、駆動電圧を高くすることなくデータの書き込み／消去時間を短縮することができる。
【００８３】
（第４の実施の形態）
図８は本発明の第４の実施の形態の不揮発性半導体メモリの積層ゲート絶縁膜の構成を示す模式図である。
【００８４】
本実施の形態の不揮発性半導体メモリのメモリセルは、ｐ型シリコン半導体基板２０の上に形成された積層ゲート絶縁膜７１と、積層ゲート絶縁膜７１の上に形成されたポリシリコン又はアモルファスシリコンからなるゲート電極７２とにより構成されている、積層ゲート絶縁膜７１は、基板２０側からシリコン窒化膜７１ａ、ＡｌＨｆＯ膜７１ｂ及びＨｆＯ２  膜７１ｃを順に積層して形成されている。ゲート電極７２、シリコン窒化膜７１ａ、ＡｌＨｆＯ膜７１ｂ及びＨｆＯ２  膜７１ｃが図３のワードライン２４、トンネル絶縁膜２３ａ、トラップ絶縁膜２３ｂ及びトップ絶縁膜２３ｃにそれぞれ対応している。
【００８５】
以下、本実施の形態の不揮発性半導体メモリの製造方法について説明する。
【００８６】
トンネル絶縁膜であるシリコン窒化膜７１ａは、ＬＰＣＶＤ法により形成する。例えば、ＬＰＣＶＤ装置のチャンバ内の圧力を２５Ｐａ、基板温度を７８０℃として、シリコン窒化膜７１ａを１０ｎｍの厚さに形成する。シリコン窒化膜７１ａは、ＭＯＣＶＤ法又はプラズマＣＶＤ法により形成してもよい。また、シリコン窒化膜７１ａは、２〜１５ｎｍの厚さに形成すればよい。
【００８７】
トラップ絶縁膜であるＡｌＨｆＯ膜７１ｂは、ＡＬＣＶＤ法により形成する。
例えば、原料溶液としてＡｌ（ＣＨ３  ）３  及びＨｆ（Ｃ２  Ｈ５  ）３  を使用し、窒素バブリングにより原料溶液を気化して原料ガスとし、３００℃に加熱された基板の上に原料ガスとオゾンガスとを交互に供給して、ＡｌＨｆＯ膜７１ｂを１０ｎｍの厚さに形成する。ＡｌＨｆＯ膜７１ｂは、ＭＯＣＶＤ法又はＰＶＤ法により形成してもよい。また、ＡｌＨｆＯ膜７１ｂは、１〜４０ｎｍの厚さに形成すればよい。
【００８８】
トップ絶縁膜であるＨｆＯ２  膜７１ｃは、ＣＶＤ法により形成する。例えば、ＣＶＤ装置のチャンバ内の圧力を６５Ｐａ，温度を５００℃としてＨｆＯ２  膜７１ｃを１０ｎｍの厚さに形成する。ＨｆＯ２  膜の誘電率は成膜条件により変化するが、通常の成膜条件の範囲ではシリコン酸化膜よりも誘電率が高くなり、上記の条件によって形成されたＨｆＯ２  膜も、通常の成膜条件で形成されたシリコン酸化膜より誘電率が高くなる。ＨｆＯ２  膜７１ｃは、ＡＬＣＶＤ法、ＭＯＣＶＤ法、ＡＬＤ法、ＭＢＥ法又はＰＶＤ法により形成してもよい。また、ＨｆＯ２  膜７１ｃは、１〜２０ｎｍの厚さに形成すればよい。
【００８９】
なお、シリコン窒化膜７１ａ、ＡｌＨｆＯ膜７１ｂ及びＨｆＯ２  膜７１ｃを成膜した後に、６００〜１０００℃の温度でアニール処理することが好ましい。このアニール処理により各膜の膜質が緻密になり、良好な電気特性になることが期待できる。
【００９０】
ゲート電極の形成方法は第１の実施の形態で同じであるので、ここでは説明を省略する。
【００９１】
本実施の形態においては、トラップ絶縁膜がシリコン窒化膜に比べて電荷保持能力が高いＡｌＨｆＯ膜により形成されているので、従来のＳＯＮＯＳ型メモリに比べてデータの信頼性が向上する。
【００９２】
また、本実施の形態においては、トンネル絶縁膜としてシリコン酸化膜よりもバリアハイトが低いシリコン窒化膜を使用している。これにより、従来のＳＯＮＯＳ型メモリに比べてトラップ絶縁膜へのホットエレクトロンの注入効率が向上し、データの書き込み／消去時間を短縮することができる。
【００９３】
更に、本実施の形態においては、トップ絶縁膜としてシリコン酸化膜よりも誘電率が高いＨｆＯ２  膜を使用しているので、ゲート電極からの電界をトンネル絶縁膜に有効に作用させることができ、その結果、駆動電圧を高くすることなくデータの書き込み／消去時間を短縮することができる。
【００９４】
（第５の実施の形態）
図９は本発明の第５の実施の形態の不揮発性半導体メモリの積層ゲート絶縁膜の構成を示す模式図である。
【００９５】
本実施の形態では、トンネル絶縁膜８１を、シリコン酸化膜８１ａとＬａ２  Ｏ５  膜８１ｂとを積層して構成している。また、トラップ絶縁膜８２を、シリコン窒化膜８２ａとアルミナ膜８２ｂとを積層して構成している。更に、トップ絶縁膜８３を、ＨｆＯ２  膜８３ａとアルミナ膜８３ｂとを積層して構成している。
【００９６】
このように、トンネル絶縁膜８１、トラップ絶縁膜８２及びトップ絶縁膜８３のうちのいずれか１以上の膜を、組成が異なる複数の層の積層構造としても、第１〜第４の実施の形態と同様の効果を得ることができる。
【００９７】
（第６の実施の形態）
図１０は本発明の第６の実施の形態の不揮発性半導体メモリの積層ゲート絶縁膜の構成を示す模式図である。
【００９８】
本実施の形態の不揮発性半導体メモリのメモリセルは、ｐ型シリコン半導体基板２０の上に形成された積層ゲート絶縁膜１０１と、積層ゲート絶縁膜１０４の上に形成されたポリシリコンからなるゲート電極１０２とにより構成されている。積層ゲート絶縁膜１０１は、基板２０側から順にシリコン酸化膜１０１ａ、ＨｆＯ２  膜１０１ｂ、シリコン酸化膜１０１ｃを積層して形成されている。ゲート電極１０２、シリコン酸化膜１０１ａ、ＨｆＯ２  膜１０１ｂ及びシリコン酸化膜１０１ｃが図３のワードライン２４、トンネル絶縁膜２３ａ、トラップ絶縁膜２３ｂ及びトップ絶縁膜２３ｃにそれぞれ対応している。
【００９９】
以下、本実施の形態の不揮発性半導体メモリの製造方法について説明する。
【０１００】
トンネル絶縁膜であるシリコン酸化膜１０１ａは、熱酸化法により形成する。
例えば、シリコン半導体基板２０の表面にシリコン窒化膜のマスクを所定のパターンで形成した後、ドライ雰囲気中でシリコン半導体基板２０の表面を１０００℃の温度で熱酸化させて、厚さが約７ｎｍのシリコン酸化膜１０１ａを形成する。その後、シリコン窒化膜を除去する。シリコン酸化膜１０１ａは２〜１０ｎｍの厚さとすればよく、熱酸化法以外の方法で形成してもよい。
【０１０１】
トラップ絶縁膜であるＨｆＯ２  膜１０１ｂは、ＡＬＣＶＤ法により形成する。例えば、原料溶液としてＨｆ（Ｃ２  Ｈ５  ）３  を使用し、窒素バブリングにより原料溶液を気化して原料ガスとし、３００℃に加熱した基板上にＨｆ（Ｃ２  Ｈ５  ）３  とオゾン（Ｏ３  ）とを交互に供給して、ＨｆＯ２  膜１０１ｂを１０ｎｍの厚さに形成する。ＨｆＯ２  膜１０１ｂは、ＭＯＣＶＤ法又はＰＶＤ法により形成してもよい。また、ＨｆＯ２  膜１０１ｂは、１〜４０ｎｍの厚さに形成すればよい。
【０１０２】
トップ絶縁膜であるシリコン酸化膜１０１ｃは、ＬＰＣＶＤ法により形成する。例えば、ＬＰＣＶＤ装置のチャンバ内の圧力を１３３Ｐａ、基板温度を８００℃とし、ＳｉＨ４  とＮ２  Ｏとを反応させることによりシリコン酸化膜（ＨＴＯ：高温酸化膜）を１０ｎｍの厚さに形成する。シリコン酸化膜１０１ｃは、ＴＥＯＳソースを用いたＣＶＤ法、ＭＯＣＶＤ法又はプラズマＣＶＤ法により形成してもよい。また、シリコン酸化膜１０１ｃは３〜２０ｎｍの厚さに形成すればよい。
【０１０３】
なお、シリコン酸化膜１０１ａ、ＨｆＯ２  膜１０１ｂ及びシリコン酸化膜１０１ｃを成膜した後に、６００〜１０００℃の温度でアニール処理することが好ましい。このアニール処理によって各膜の膜質が緻密になり、良好な電気特性になることが期待できる。これらの膜１０１ａ，１０１ｂ，１０１ｃの１つを形成する毎にアニール処理を実施してもよく、３つの膜１０１ａ，１０１ｂ，１０１ｃを全て形成した後にアニール処理を１回だけ実施してもよい。
【０１０４】
ゲート電極１０２の形成方法は第１の実施の形態と同じであるので、ここでは説明を省略する。
【０１０５】
本実施の形態では、トラップ絶縁膜として、シリコン窒化膜よりも電荷保持能力が高いＨｆＯ２  膜を使用している。これにより、従来のＳＯＮＯＳ型メモリに比べてデータの信頼性が向上する。
【０１０６】
以下、本実施の形態の不揮発性半導体メモリを実際に製造し、その特性を調べた結果について説明する。
【０１０７】
図２８（ａ）に示すように、ｐ型シリコン半導体基板２０上に、トンネル絶縁膜として厚さが７ｎｍのシリコン酸化膜１０１ａ、トラップ絶縁膜として厚さが１０ｎｍのＨｆＯ２  膜１０１ｂ、トップ絶縁膜として厚さが１０ｎｍのシリコン酸化膜１０１ｃを順番に形成した。そして、これらのシリコン酸化膜１０１ａ、ＨｆＯ２  膜１０１ｂ及びシリコン酸化膜１０１ｃの３層構造の積層ゲート絶縁膜１０１の上に、ポリシリコンからなるゲート電極１０２を形成した。その後、ゲート電極１０２をマスクとしてシリコン半導体基板２０にｎ型不純物を導入して、ソース／ドレインとなる不純物拡散層１００ａ，１００ｂを形成した。なお、この不揮発性半導体メモリ（ＦＥＴ）のゲート長Ｌは０．３５μｍである。
【０１０８】
このようにして製造された不揮発性半導体メモリに対し、ドレイン電圧Ｖｄを５．５Ｖとし、ゲート電圧Ｖｇを１１Ｖとしてデータを書き込んだ。
【０１０９】
図２８（ｂ）は横軸に書き込み時間をとり、縦軸にしきい値電圧Ｖｔｈをとって、書き込み時間としきい値電圧との関係（書き込み特性）を示す図である。但し、データ読み出し時にはドレイン電圧Ｖｄを１．２Ｖとしている。この図２８（ｂ）から、本実施の形態の不揮発性半導体メモリにデータが正常に書き込まれていることが明らかであり、トラップ絶縁膜（ＨｆＯ２  膜１０１ｂ）に電荷が保持されていることがわかる。
【０１１０】
図２９は、横軸に時間をとり、縦軸にしきい値電圧をとって、図２８（ａ）のＢｉｔ１側にのみ電荷を注入したときのしきい値電圧Ｖｔｈの時間変化（データ保持特性）を調べた結果を示す図である。但し、Ｂｉｔ１側にデータを書き込むときには不純物拡散領域１００ａをソース、不純物拡散領域１００ｂをドレインとしている。
【０１１１】
この図２９から、本実施の形態の不揮発性メモリでは、書き込まれたデータを確実に保持していることが確認された。
【０１１２】
図３０は、横軸に消去時間をとり、縦軸にしきい値電圧Ｖｔｈをとって、ゲート電圧を−７Ｖ、ドレイン電圧を５Ｖとしたときの消去特性を示す図である。この図から、書き込んだデータを消去できることがわかる。
【０１１３】
これらの結果から、本実施の形態の不揮発性半導体メモリは、良好なデータ書き込み、保持及び消去特性を有していることが確認された。また、本実施の形態の不揮発性半導体メモリは、Ｂｉｔ１側及びＢｉｔ２側にそれぞれ異なるデータを記憶することが可能であり、半導体装置のより一層の高集積化が可能となる。
【０１１４】
（第７の実施の形態）
図１１は本発明の第７の実施の形態の不揮発性半導体メモリの積層ゲート絶縁膜の構成を示す模式図である。
【０１１５】
本実施の形態の不揮発性半導体メモリのメモリセルは、ｐ型シリコン半導体基板２０の上に形成された積層ゲート絶縁膜１１１と、積層ゲート絶縁膜１１１の上に形成されたポリシリコン又はアモルファスシリコンからなるゲート電極１１２とにより構成されている。積層ゲート絶縁膜１１１は、基板２０側から順にシリコン酸化膜１１１ａ、ＨｆＡｌＯ膜１１１ｂ及びシリコン酸化膜１１１ｃを積層して形成されている。ゲート電極１１２、シリコン酸化膜１１１ａ、ＨｆＡｌＯ膜１１１ｂ及びシリコン酸化膜１１１ｃが図３のワードライン２４、トンネル絶縁膜２３ａ、トラップ絶縁膜２３ｂ及びトップ絶縁膜２３ｃにそれぞれ対応している。
【０１１６】
以下、本実施の形態の不揮発性半導体メモリの製造方法について説明する。
【０１１７】
トンネル絶縁膜であるシリコン酸化膜１１１ａは、熱酸化法により形成する。
例えば、シリコン半導体基板２０の表面にシリコン窒化膜のマスクを所定のパターンで形成した後、ドライ雰囲気中でシリコン半導体基板２０の表面を１０００℃の温度で熱酸化させて、厚さが約７ｎｍのシリコン酸化膜１１１ａを形成する。その後、シリコン窒化膜を除去する。シリコン酸化膜１１１ａは２〜１０ｎｍの厚さとすればよく、熱酸化法以外の方法で形成してもよい。
【０１１８】
トラップ絶縁膜であるＨｆＡｌＯ膜１１１ｂは、ＡＬＣＶＤ法により形成する。例えば、原料溶液としてＡｌ（ＣＨ３  ）３  及びＨｆ（Ｃ２  Ｈ５  ）３  を使用し、窒素バブリングにより原料溶液を気化して原料ガスとし、３００℃に加熱した基板上に原料ガスとオゾンガスとを交互に供給して、ＨｆＡｌＯ膜１１１ｂを１０ｎｍの厚さに形成する。ＨｆＡｌＯ膜１１１ｂは、ＭＯＣＶＤ法又はＰＶＤ法により形成してもよい。また、ＨｆＡｌＯ膜１１１ｂは、１〜４０ｎｍの厚さに形成すればよい。
【０１１９】
トップ絶縁膜であるシリコン酸化膜１１１ｃは、ＬＰＣＶＤ法により形成する。例えば、ＬＰＣＶＤ装置のチャンバ内の圧力を１３３Ｐａ、基板温度を８００℃とし、ＳｉＨ４  とＮ２  Ｏとを反応させることによりシリコン酸化膜（ＨＴＯ）を１０ｎｍの厚さに形成する。シリコン酸化膜１１１ｃは、ＴＥＯＳソースを用いたＣＶＤ法、ＭＯＣＶＤ法又はプラズマＣＶＤ法により形成してもよい。また、シリコン酸化膜１１１ｃは３〜２０ｎｍの厚さに形成すればよい。
【０１２０】
なお、シリコン酸化膜１１１ａ、ＨｆＡｌＯ膜１１１ｂ及びシリコン酸化膜１１１ｃを成膜した後に、６００〜１０００℃の温度でアニール処理することが好ましい。このアニール処理によって各膜の膜質が緻密になり、良好な電気特性になることが期待できる。
【０１２１】
ゲート電極１１２の形成方法は第１の実施の形態と同じであるので、ここでは説明を省略する。
【０１２２】
本実施の形態では、トラップ絶縁膜として、シリコン窒化膜よりも電荷保持能力が高いＨｆＡｌＯ膜を使用している。これにより、従来のＳＯＮＯＳ型メモリに比べてデータの信頼性が向上する。
【０１２３】
（第８の実施の形態）
図１２は本発明の第８の実施の形態の不揮発性半導体メモリの積層ゲート絶縁膜の構成を示す模式図である。
【０１２４】
本実施の形態の不揮発性半導体メモリのメモリセルは、ｐ型シリコン半導体基板２０の上に形成された積層ゲート絶縁膜１２１と、積層ゲート絶縁膜１２１の上に形成されたポリシリコン又はアモルファスシリコンからなるゲート電極１２２とにより構成されている。積層ゲート絶縁膜１２１は、基板２０側から順にシリコン窒化膜１２１ａ、ＨｆＯ２  膜１２１ｂ及びシリコン酸化膜１２１ｃを積層して形成されている。ゲート電極１２２、シリコン窒化膜１２１ａ、ＨｆＯ２  膜１２１ｂ及びシリコン酸化膜１２１ｃが図３のワードライン２４、トンネル絶縁膜２３ａ、トラップ絶縁膜２３ｂ及びトップ絶縁膜２３ｃにそれぞれ対応している。
【０１２５】
以下、本実施の形態の不揮発性半導体メモリの製造方法について説明する。
【０１２６】
トンネル絶縁膜であるシリコン窒化膜１２１ａは、ＬＰＣＶＤ法により形成する。例えば、ＬＰＣＶＤ装置のチャンバ内の圧力を２５Ｐａ、基板温度を７８０℃としてシリコン半導体基板２０の上にシリコン窒化膜１２１ａを１０ｎｍの厚さに形成する。シリコン窒化膜１２１ａは、ＭＯＣＶＤ法又はプラズマＣＶＤ法により形成してもよい。また、シリコン窒化膜１２１ａは２〜１５ｎｍの厚さに形成すればよい。
【０１２７】
トラップ絶縁膜であるＨｆＯ２  膜１２１ｂは、ＡＬＣＶＤ法により形成する。
例えば、原料溶液としてＡｌ（ＣＨ３  ）３  及びＨｆ（Ｃ２  Ｈ５  ）３  を使用し、窒素バブリングにより原料溶液を気化して原料ガスとし、３００℃に加熱した基板上に原料ガスとオゾンガスとを交互に供給して、ＨｆＯ２  膜１２１ｂを１０ｎｍの厚さに形成する。ＨｆＯ２  膜１２１ｂは、ＭＯＣＶＤ法又はＰＶＤ法により形成してもよい。また、ＨｆＯ２  膜１２１ｂは、１〜４０ｎｍの厚さに形成すればよい。
【０１２８】
トップ絶縁膜であるシリコン酸化膜１２１ｃは、ＬＰＣＶＤ法により形成する。例えば、ＬＰＣＶＤ装置のチャンバ内の圧力を１３３Ｐａ、基板温度を８００℃とし、ＳｉＨ４  とＮ２  Ｏとを反応させることによりシリコン酸化膜（ＨＴＯ）を１０ｎｍの厚さに形成する。シリコン酸化膜１２１ｃは、ＴＥＯＳソースを用いたＣＶＤ法、ＭＯＣＶＤ法又はプラズマＣＶＤ法により形成してもよい。また、シリコン酸化膜１２１ｃは３〜２０ｎｍの厚さに形成すればよい。
【０１２９】
なお、シリコン窒化膜１２１ａ、ＨｆＯ２  膜１２１ｂ及びシリコン酸化膜１２１ｃを成膜した後に、６００〜１０００℃の温度でアニール処理することが好ましい。このアニール処理により各膜の膜質が緻密になり、良好な電気特性になることが期待できる。
【０１３０】
ゲート電極１２２の形成方法は第１の実施の形態と同じであるので、ここでは説明を省略する。
【０１３１】
本実施の形態においては、トラップ絶縁膜として、シリコン窒化膜よりも電荷保持能力が高いＨｆＯ２  膜を使用している。これにより、従来のＳＯＮＯＳ型メモリに比べてデータの信頼性が向上する。
【０１３２】
また、本発明においては、トンネル絶縁膜としてシリコン酸化膜よりもバリアハイトが低いシリコン窒化膜を使用している。これにより、従来のＳＯＮＯＳ型メモリに比べてトラップ絶縁膜へのホットエレクトロンの注入効率が向上し、データの書き込み／消去時間を短縮することができる。
【０１３３】
（第９の実施の形態）
図１３は本発明の第９の実施の形態の不揮発性半導体メモリの積層ゲート絶縁膜の構成を示す模式図である。
【０１３４】
本実施の形態の不揮発性半導体メモリのメモリセルは、ｐ型シリコン半導体基板２０の上に形成された積層ゲート絶縁膜１３１と、積層ゲート絶縁膜１３１の上に形成されたポリシリコン又はアモルファスシリコンからなるゲート電極１３２とにより構成されている。積層ゲート絶縁膜１３１は、基板２０側から順にシリコン酸化膜１３１ａ、ＨｆＯ２  膜１３１ｂ及びシリコン窒化膜１３１ｃを積層して形成されている。ゲート電極１３２、シリコン酸化膜１３１ａ、ＨｆＯ２  膜１３１ｂ及びシリコン窒化膜１３１ｃが図３のワードライン２４、トンネル絶縁膜２３ａ、トラップ絶縁膜２３ｂ及びトップ絶縁膜２３ｃにそれぞれ対応している。
【０１３５】
以下、本実施の形態の不揮発性半導体メモリの製造方法について説明する。
【０１３６】
トンネル絶縁膜であるシリコン酸化膜１３１ａは、熱酸化法により形成する。
例えば、シリコン半導体基板２０の表面にシリコン窒化膜のマスクを所定のパターンで形成した後、ドライ雰囲気中でシリコン半導体基板２０の表面を１０００℃の温度で熱酸化させて、厚さが約７ｎｍのシリコン酸化膜１３１ａを形成する。その後、シリコン窒化膜を除去する。シリコン酸化膜１３１ａは２〜１０ｎｍの厚さに形成すればよく、熱酸化法以外の方法で形成してもよい。
【０１３７】
トラップ絶縁膜であるＨｆＯ２  膜１３１ｂは、ＡＬＣＶＤ法により形成する。
例えば、原料溶液としてＨｆ（Ｃ２  Ｈ５  ）３  を使用し、窒素バブリングにより原料溶液を気化して原料ガスとし、３００℃に加熱した基板上に原料ガスとオゾンガスとを交互に供給して、ＨｆＯ２  膜１３１ｂを１０ｎｍの厚さに形成する。ＨｆＯ２  膜１３１ｂは、ＭＯＣＶＤ法又はＰＶＤ法により形成してもよい。また、ＨｆＯ２  膜１３１ｂは、１〜４０ｎｍの厚さに形成すればよい。
【０１３８】
トップ絶縁膜であるシリコン窒化膜１３１ｃはＬＰＣＶＤ法により形成する。
例えば、ＬＰＣＶＤ装置のチャンバ内の圧力を２５Ｐａ、基板温度を７８０℃としてシリコン窒化膜１３１ｃを１０ｎｍの厚さに形成する。シリコン窒化膜１３１ｃは、ＭＯＣＶＤ法又はプラズマＣＶＤ法により形成してもよい。また、シリコン窒化膜１３１ｃは２〜１５ｎｍの厚さに形成すればよい。
【０１３９】
なお、シリコン酸化膜１３１ａ、ＨｆＯ２  膜１３１ｂ及びシリコン窒化膜１３１ｃを成膜した後に、６００〜１０００℃の温度でアニール処理することが好ましい。このアニール処理により各膜の膜質が緻密になり、良好な電気特性になることが期待できる。
【０１４０】
ゲート電極１３２の形成方法は第１の実施の形態と同じであるので、ここでは説明を省略する。
【０１４１】
本実施の形態においては、トラップ絶縁膜として、シリコン窒化膜よりも電荷保持能力が高いＨｆＯ２  膜を使用している。これにより、従来のＳＯＮＯＳ型メモリに比べてデータの信頼性が向上する。
【０１４２】
また、本発明においては、トップ絶縁膜としてシリコン酸化膜よりも誘電率が高いシリコン窒化膜を使用しているので、ゲート電極からの電界をトンネル絶縁膜に有効に作用させることができ、その結果、駆動電圧を高くすることなくデータデータの書き込み／消去時間を短縮することができる。
【０１４３】
（第１０の実施の形態）
図１４は本発明の第１０の実施の形態の不揮発性半導体メモリの積層ゲート絶縁膜の構成を示す模式図である。
【０１４４】
本実施の形態の不揮発性半導体メモリのメモリセルは、ｐ型シリコン半導体基板２０の上に形成された積層ゲート絶縁膜１４１と、積層ゲート絶縁膜１４１の上に形成されたポリシリコン又はアモルファスシリコンからなるゲート電極１４２とにより構成されている。積層ゲート絶縁膜１４１は、基板２０側から順にシリコン窒化膜１４１ａ、ＨｆＡｌＯ膜１４１ｂ、ＨｆＯ２  膜１４１ｃを積層して形成されている。ゲート電極１４２、シリコン窒化膜１４１ａ、ＨｆＡｌＯ膜１４１ｂ及びＨｆＯ２  膜１４１ｃが図３のワードライン２４、トンネル絶縁膜２３ａ、トラップ絶縁膜２３ｂ及びトップ絶縁膜２３ｃにそれぞれ対応している。
【０１４５】
以下、本実施の形態の不揮発性半導体メモリの製造方法について説明する。
【０１４６】
トンネル絶縁膜であるシリコン窒化膜１４１ａは、ＬＰＣＶＤ法により形成する。例えば、ＬＰＣＶＤ装置のチャンバ内の圧力を２５Ｐａ、基板温度を７８０℃としてシリコン半導体基板２０の上にシリコン窒化膜１４１ａを１０ｎｍの厚さに形成する。シリコン窒化膜１４１ａは、ＭＯＣＶＤ法又はプラズマＣＶＤ法により形成してもよい。また、シリコン窒化膜１４１ａは２〜１５ｎｍの厚さに形成すればよい。
【０１４７】
トラップ絶縁膜であるＨｆＡｌＯ膜１４１ｂは、ＡＬＣＶＤ法により形成する。例えば、原料溶液としてＡｌ（ＣＨ３  ）３  及びＨｆ（Ｃ２  Ｈ５  ）３  を使用し、窒素バブリングにより原料溶液を気化して原料ガスとし、３００℃に加熱した基板上に原料ガスとオゾンガスとを交互に供給して、ＨｆＡｌＯ膜１４１ｂを１０ｎｍの厚さに形成する。ＨｆＡｌＯ膜１４１ｂは、ＭＯＣＶＤ法又はＰＶＤ法により形成してもよい。また、ＨｆＡｌＯ膜１４１ｂは、１〜４０ｎｍの厚さに形成すればよい。
【０１４８】
トップ絶縁膜であるＨｆＯ２  膜１４１ｃは、ＡＬＣＶＤ法により形成する。例えば、原料溶液としてＨｆ（Ｃ２  Ｈ５  ）３  を使用し、窒素バブリングにより原料溶液を気化して原料ガスとし、３００℃に加熱した基板上に原料ガスとオゾンガスとを交互に供給して、ＨｆＯ２  膜１４１ｃを１０ｎｍの厚さに形成する。ＨｆＯ２  膜１４１ｃは、ＭＯＣＶＤ法又はＰＶＤ法により形成してもよい。また、ＨｆＯ２  膜１４１ｃは、１〜４０ｎｍの厚さに形成すればよい。
【０１４９】
ゲート電極１４２の形成方法は第１の実施の形態と同じであるので、ここでは説明を省略する。
【０１５０】
なお、シリコン窒化膜１４１ａ、ＨｆＡｌＯ膜１４１ｂ及びＨｆＯ２  膜１４１ｃを成膜した後に、６００〜１０００℃の温度でアニール処理することが好ましい。このアニール処理により各膜の膜質が緻密になり、良好な電気特性になることが期待できる。
【０１５１】
本実施の形態においては、トラップ絶縁膜として、シリコン窒化膜よりも電荷保持能力が高いＨｆＡｌＯ膜を使用している。これにより、従来のＳＯＮＯＳ型メモリに比べてデータの信頼性が向上する。
【０１５２】
また、本発明においては、トンネル絶縁膜としてシリコン酸化膜よりもバリアハイトが低いシリコン窒化膜を使用している。これにより、従来のＳＯＮＯＳ型メモリに比べてトラップ絶縁膜へのホットエレクトロンの注入効率が向上し、データの書き込み／消去時間を短縮することができる。
【０１５３】
更に、本発明においては、トップ絶縁膜としてシリコン酸化膜よりも誘電率が高いＨｆＯ２  膜を使用しているので、ゲート電極からの電界をトンネル絶縁膜に有効に作用させることができ、その結果、駆動電圧を高くすることなくデータデータの書き込み／消去時間を短縮することができる。
【０１５４】
上記第６〜第１０の実施の形態において、図９に示すように、トンネル絶縁膜、トラップ絶縁膜及びトップ絶縁膜のうちの少なくとも１つを多層構造としてもよい。
【０１５５】
（第１１の実施の形態）
図１５は本発明の第１１の実施の形態の不揮発性半導体メモリの積層ゲート絶縁膜の構成を示す模式図である。
【０１５６】
本実施の形態の不揮発性半導体メモリのメモリセルは、ｐ型シリコン半導体基板２０の上に形成された積層ゲート絶縁膜１５１と、積層ゲート絶縁膜１５１の上に形成されたポリシリコン又はアモルファスシリコンからなるゲート電極１５２とにより構成されている。積層ゲート絶縁膜１５１は、基板２０側から順にシリコン酸化膜１５１ａ、ＺｒＯ２  膜１５１ｂ及びシリコン酸化膜１５１ｃを積層して形成されている。ゲート電極１５２、シリコン酸化膜１５１ａ、ＺｒＯ２  膜１５１ｂ及びシリコン酸化膜１５１ｃが図３のワードライン２４、トンネル絶縁膜２３ａ、トラップ絶縁膜２３ｂ及びトップ絶縁膜２３ｃにそれぞれ対応している。
【０１５７】
以下、本実施の形態の不揮発性半導体メモリの製造方法について説明する。
【０１５８】
トンネル絶縁膜であるシリコン酸化膜１５１ａは、熱酸化法により形成する。
例えば、シリコン半導体基板２０の表面にシリコン窒化膜のマスクを所定のパターンで形成した後、ドライ雰囲気中でシリコン半導体基板２０の表面を１０００℃の温度で熱酸化させて、厚さが約７ｎｍのシリコン酸化膜１５１ａを形成する。その後、シリコン窒化膜を除去する。シリコン酸化膜１５１ａは２〜１０ｎｍの厚さとすればよく、熱酸化法以外の方法で形成してもよい。
【０１５９】
トラップ絶縁膜であるＺｒＯ２  膜１５１ｂは、ＡＬＣＶＤ法により形成する。
例えば、原料溶液としてＺｒ（Ｃ２  Ｈ５  ）４  を使用し、窒素バブリングにより原料溶液を気化して原料ガスとし、３００℃に加熱した基板上に原料ガスとオゾンガスとを交互に供給して、ＺｒＯ２  膜１５１ｂを１０ｎｍの厚さに形成する。ＺｒＯ２  膜１５１ｂは、ＭＯＣＶＤ法又はＰＶＤ法により形成してもよい。また、ＺｒＯ２  膜１５１ｂは、１〜４０ｎｍの厚さに形成すればよい。
【０１６０】
トップ絶縁膜であるシリコン酸化膜１５１ｃは、ＬＰＣＶＤ法により形成する。例えば、ＬＰＣＶＤ装置のチャンバ内の圧力を１３３Ｐａ、基板温度を８００℃とし、ＳｉＨ４  とＮ２  Ｏとを反応させることによりシリコン酸化膜（ＨＴＯ）を１０ｎｍの厚さに形成する。シリコン酸化膜１５１ｃは、ＴＥＯＳソースを用いたＣＶＤ法、ＭＯＣＶＤ法又はプラズマＣＶＤ法により形成してもよい。また、シリコン酸化膜１５１ｃは３〜２０ｎｍの厚さに形成すればよい。
【０１６１】
なお、シリコン酸化膜１５１ａ、ＺｒＯ２  膜１５１ｂ及びシリコン酸化膜１５１ｃを成膜した後に、６００〜１０００℃の温度でアニール処理することが好ましい。このアニール処理によって各膜の膜質が緻密になり、良好な電気特性になることが期待できる。
【０１６２】
ゲート電極１５２の形成方法は第１の実施の形態と同じであるので、ここでは説明を省略する。
【０１６３】
本実施の形態では、トラップ絶縁膜として、シリコン窒化膜よりも電荷保持能力が高いＺｒＯ２  膜を使用している。これにより、従来のＳＯＮＯＳ型メモリに比べてデータの信頼性が向上する。
【０１６４】
（第１２の実施の形態）
図１６は本発明の第１２の実施の形態の不揮発性半導体メモリの積層ゲート絶縁膜の構成を示す模式図である。
【０１６５】
本実施の形態の不揮発性半導体メモリのメモリセルは、ｐ型シリコン半導体基板２０の上に形成された積層ゲート絶縁膜１６１と、積層ゲート絶縁膜１６１の上に形成されたポリシリコン又はアモルファスシリコンからなるゲート電極１６２とにより構成されている。積層ゲート絶縁膜１６１は、基板２０側から順にシリコン酸化膜１６１ａ、ＺｒＡｌＯ膜１６１ｂ、シリコン酸化膜１６１ｃを積層して形成されている。ゲート電極１６２、シリコン酸化膜１６１ａ、ＺｒＡｌＯ膜１６１ｂ及びシリコン酸化膜１６１ｃが図３のワードライン２４、トンネル絶縁膜２３ａ、トラップ絶縁膜２３ｂ及びトップ絶縁膜２３ｃにそれぞれ対応している。
【０１６６】
以下、本実施の形態の不揮発性半導体メモリの製造方法について説明する。
【０１６７】
トンネル絶縁膜であるシリコン酸化膜１６１ａは、熱酸化法により形成する。
例えば、シリコン半導体基板２０の表面にシリコン窒化膜のマスクを所定のパターンで形成した後、ドライ雰囲気中でシリコン半導体基板２０の表面を１０００℃の温度で熱酸化させて、厚さが約７ｎｍのシリコン酸化膜４１ａを形成する。
その後、シリコン窒化膜を除去する。シリコン酸化膜１６１ａは２〜１０ｎｍの厚さとすればよく、熱酸化法以外の方法で形成してもよい。
【０１６８】
トラップ絶縁膜であるＺｒＡｌＯ膜１６１ｂは、ＡＬＣＶＤ法により形成する。例えば、原料溶液としてＡｌ（ＣＨ３  ）３  及びＺｒ（Ｃ２  Ｈ５  ）４  を使用し、窒素バブリングにより原料溶液を気化して原料ガスとし、３００℃に加熱した基板上に原料ガスとオゾンガスとを交互に供給して、ＺｒＡｌＯ膜１６１ｂを１０ｎｍの厚さに形成する。ＺｒＡｌＯ膜１６１ｂは、ＭＯＣＶＤ法又はＰＶＤ法により形成してもよい。また、ＺｒＡｌＯ膜１６１ｂは、１〜４０ｎｍの厚さに形成すればよい。
【０１６９】
トップ絶縁膜であるシリコン酸化膜１６１ｃは、ＬＰＣＶＤ法により形成する。例えば、ＬＰＣＶＤ装置のチャンバ内の圧力を１３３Ｐａ、基板温度を８００℃とし、ＳｉＨ４  とＮ２  Ｏとを反応させることによりシリコン酸化膜（ＨＴＯ）を１０ｎｍの厚さに形成する。シリコン酸化膜１６１ｃは、ＴＥＯＳソースを用いたＣＶＤ法、ＭＯＣＶＤ法又はプラズマＣＶＤ法により形成してもよい。また、シリコン酸化膜１６１ｃは３〜２０ｎｍの厚さに形成すればよい。
【０１７０】
なお、シリコン酸化膜１６１ａ、ＺｒＡｌＯ膜１６１ｂ及びシリコン酸化膜１６１ｃを成膜した後に、６００〜１０００℃の温度でアニール処理することが好ましい。このアニール処理によって各膜の膜質が緻密になり、良好な電気特性になることが期待できる。
【０１７１】
ゲート電極１６２の形成方法は第１の実施の形態と同じであるので、ここでは説明を省略する。
【０１７２】
本実施の形態では、トラップ絶縁膜として、シリコン窒化膜よりも電荷保持能力が高いＺｒＡｌＯ膜を使用している。これにより、従来のＳＯＮＯＳ型メモリに比べてデータの信頼性が向上する。
【０１７３】
（第１３の実施の形態）
図１７は本発明の第１３の実施の形態の不揮発性半導体メモリの積層ゲート絶縁膜の構成を示す模式図である。
【０１７４】
本実施の形態の不揮発性半導体メモリのメモリセルは、ｐ型シリコン半導体基板２０の上に形成された積層ゲート絶縁膜１７１と、積層ゲート絶縁膜１７１の上に形成されたポリシリコン又はアモルファスシリコンからなるゲート電極１７２とにより構成されている。積層ゲート絶縁膜１７１は、基板２０側から順にシリコン窒化膜１７１ａ、ＺｒＯ２  膜１７１ｂ及びシリコン酸化膜１７１ｃを積層して形成されている。ゲート電極１７２、シリコン窒化膜１７１ａ、ＺｒＯ２  膜１７１ｂ及びシリコン酸化膜１７１ｃが図３のワードライン２４、トンネル絶縁膜２３ａ、トラップ絶縁膜２３ｂ及びトップ絶縁膜２３ｃにそれぞれ対応している。
【０１７５】
以下、本実施の形態の不揮発性半導体メモリの製造方法について説明する。
【０１７６】
トンネル絶縁膜であるシリコン窒化膜１７１ａは、ＬＰＣＶＤ法により形成する。例えば、ＬＰＣＶＤ装置のチャンバ内の圧力を２５Ｐａ、基板温度を７８０℃としてシリコン半導体基板２０の上にシリコン窒化膜１７１ａを１０ｎｍの厚さに形成する。シリコン窒化膜１７１ａは、ＭＯＣＶＤ法又はプラズマＣＶＤ法により形成してもよい。また、シリコン窒化膜１７１ａは２〜１５ｎｍの厚さに形成すればよい。
【０１７７】
トラップ絶縁膜であるＺｒＯ２  膜１７１ｂは、ＡＬＣＶＤ法により形成する。
例えば、原料溶液としてＺｒ（Ｃ２  Ｈ５  ）４  を使用し、窒素バブリングにより原料溶液を気化して原料ガスとし、３００℃に加熱した基板上に原料ガスとオゾンガスとを交互に供給して、ＺｒＯ２  膜１７１ｂを１０ｎｍの厚さに形成する。ＺｒＯ２  膜１７１ｂは、ＭＯＣＶＤ法又はＰＶＤ法により形成してもよい。また、ＺｒＯ２  膜１７１ｂは、１〜４０ｎｍの厚さに形成すればよい。
【０１７８】
トップ絶縁膜であるシリコン酸化膜１７１ｃは、ＬＰＣＶＤ法により形成する。例えば、ＬＰＣＶＤ装置のチャンバ内の圧力を１３３Ｐａ、基板温度を８００℃とし、ＳｉＨ４  とＮ２  Ｏとを反応させることによりシリコン酸化膜（ＨＴＯ）を１０ｎｍの厚さに形成する。シリコン酸化膜１７１ｃは、ＴＥＯＳソースを用いたＣＶＤ法、ＭＯＣＶＤ法又はプラズマＣＶＤ法により形成してもよい。また、シリコン酸化膜１７１ｃは３〜２０ｎｍの厚さに形成すればよい。
【０１７９】
なお、シリコン窒化膜１７１ａ、ＺｒＯ２  膜１７１ｂ及びシリコン酸化膜１７１ｃを成膜した後に、６００〜１０００℃の温度でアニール処理することが好ましい。このアニール処理により各膜の膜質が緻密になり、良好な電気特性になることが期待できる。
【０１８０】
ゲート電極１７２の形成方法は第１の実施の形態と同じであるので、ここでは説明を省略する。
【０１８１】
本実施の形態においては、トラップ絶縁膜として、シリコン窒化膜よりも電荷保持能力が高いＺｒＯ２  膜を使用している。これにより、従来のＳＯＮＯＳ型メモリに比べてデータの信頼性が向上する。
【０１８２】
また、本発明においては、トンネル絶縁膜としてシリコン酸化膜よりもバリアハイトが低いシリコン窒化膜を使用している。これにより、従来のＳＯＮＯＳ型メモリに比べてトラップ絶縁膜へのホットエレクトロンの注入効率が向上し、データの書き込み／消去時間を短縮することができる。
【０１８３】
（第１４の実施の形態）
図１８は本発明の第１４の実施の形態の不揮発性半導体メモリの積層ゲート絶縁膜の構成を示す模式図である。
【０１８４】
本実施の形態の不揮発性半導体メモリのメモリセルは、ｐ型シリコン半導体基板２０の上に形成された積層ゲート絶縁膜１８１と、積層ゲート絶縁膜１８１の上に形成されたポリシリコン又はアモルファスシリコンからなるゲート電極１８２とにより構成されている。積層ゲート絶縁膜１８１は、基板２０側から順にシリコン酸化膜１８１ａ、ＺｒＯ２  膜１８１ｂ及びシリコン窒化膜１８１ｃを積層して形成されている。ゲート電極１８２、シリコン酸化膜１８１ａ、ＺｒＯ２  膜１８１ｂ及びシリコン窒化膜１８１ｃが図３のワードライン２４、トンネル絶縁膜２３ａ、トラップ絶縁膜２３ｂ及びトップ絶縁膜２３ｃにそれぞれ対応している。
【０１８５】
以下、本実施の形態の不揮発性半導体メモリの製造方法について説明する。
【０１８６】
トンネル絶縁膜であるシリコン酸化膜１８１ａは、熱酸化法により形成する。
例えば、シリコン半導体基板２０の表面にシリコン窒化膜のマスクを所定のパターンで形成した後、ドライ雰囲気中でシリコン半導体基板２０の表面を１０００℃の温度で熱酸化させて、厚さが約７ｎｍのシリコン酸化膜１８１ａを形成する。その後、シリコン窒化膜を除去する。シリコン酸化膜１８１ａは２〜１０ｎｍの厚さに形成すればよく、熱酸化法以外の方法で形成してもよい。
【０１８７】
トラップ絶縁膜であるＺｒＯ２  膜１８１ｂは、ＡＬＣＶＤ法により形成する。
例えば、原料溶液としてＺｒ（Ｃ２  Ｈ５  ）４  を使用し、窒素バブリングにより原料溶液を気化して原料ガスとし、３００℃に加熱した基板上に原料ガスとオゾンガスとを交互に供給して、ＺｒＯ２  膜１８１ｂを１０ｎｍの厚さに形成する。ＺｒＯ２  膜１８１ｂは、ＭＯＣＶＤ法又はＰＶＤ法により形成してもよい。また、ＺｒＯ２  膜１８１ｂは、１〜４０ｎｍの厚さに形成すればよい。
【０１８８】
トップ絶縁膜であるシリコン窒化膜１８１ｃはＬＰＣＶＤ法により形成する。
例えば、ＬＰＣＶＤ装置のチャンバ内の圧力を２５Ｐａ、基板温度を７８０℃としてシリコン窒化膜１８１ｃを１０ｎｍの厚さに形成する。シリコン窒化膜１８１ｃは、ＭＯＣＶＤ法又はプラズマＣＶＤ法により形成してもよい。また、シリコン窒化膜１８１ｃは２〜１５ｎｍの厚さに形成すればよい。
【０１８９】
なお、シリコン酸化膜１８１ａ、ＺｒＯ２  膜１８１ｂ及びシリコン窒化膜１８１ｃを成膜した後に、６００〜１０００℃の温度でアニール処理することが好ましい。このアニール処理により各膜の膜質が緻密になり、良好な電気特性になることが期待できる。
【０１９０】
ゲート電極１８２の形成方法は第１の実施の形態と同じであるので、ここでは説明を省略する。
【０１９１】
本実施の形態においては、トラップ絶縁膜として、シリコン窒化膜よりも電荷保持能力が高いＺｒＯ２  膜を使用している。これにより、従来のＳＯＮＯＳ型メモリに比べてデータの信頼性が向上する。
【０１９２】
また、本発明においては、トップ絶縁膜としてシリコン酸化膜よりも誘電率が高いシリコン窒化膜を使用しているので、ゲート電極からの電界をトンネル絶縁膜に有効に作用させることができ、その結果、駆動電圧を高くすることなくデータデータの書き込み／消去時間を短縮することができる。
【０１９３】
（第１５の実施の形態）
図１９は本発明の第１５の実施の形態の不揮発性半導体メモリの積層ゲート絶縁膜の構成を示す模式図である。
【０１９４】
本実施の形態の不揮発性半導体メモリのメモリセルは、ｐ型シリコン半導体基板２０の上に形成された積層ゲート絶縁膜１９１と、積層ゲート絶縁膜１９１の上に形成されたポリシリコン又はアモルファスシリコンからなるゲート電極１９２とにより構成されている。積層ゲート絶縁膜１９１は、基板２０側から順にシリコン窒化膜１９１ａ、ＺｒＡｌＯ膜１９１ｂ、ＨｆＯ２  膜１９１ｃを積層して形成されている。ゲート電極１９２、シリコン窒化膜１９１ａ、ＺｒＡｌＯ膜１９１ｂ及びＨｆＯ２  膜１９１ｃが図３のワードライン２４、トンネル絶縁膜２３ａ、トラップ絶縁膜２３ｂ及びトップ絶縁膜２３ｃにそれぞれ対応している。
【０１９５】
以下、本実施の形態の不揮発性半導体メモリの製造方法について説明する。
【０１９６】
トンネル絶縁膜であるシリコン窒化膜１９１ａは、ＬＰＣＶＤ法により形成する。例えば、ＬＰＣＶＤ装置のチャンバ内の圧力を２５Ｐａ、基板温度を７８０℃としてシリコン半導体基板２０の上にシリコン窒化膜１９１ａを１０ｎｍの厚さに形成する。シリコン窒化膜１９１ａは、ＭＯＣＶＤ法又はプラズマＣＶＤ法により形成してもよい。また、シリコン窒化膜１９１ａは２〜１５ｎｍの厚さに形成すればよい。
【０１９７】
トラップ絶縁膜であるＺｒＡｌＯ膜１９１ｂは、ＡＬＣＶＤ法により形成する。例えば、原料溶液としてＡｌ（ＣＨ３  ）３  及びＺｒ（Ｃ２  Ｈ５  ）４  を使用し、窒素バブリングにより原料溶液を気化して原料ガスとし、３００℃に加熱した基板上に原料ガスとオゾンガスとを交互に供給して、ＺｒＡｌＯ膜１９１ｂを１０ｎｍの厚さに形成する。ＺｒＡｌＯ膜１９１ｂは、ＭＯＣＶＤ法又はＰＶＤ法により形成してもよい。また、ＺｒＡｌＯ膜１９１ｂは、１〜４０ｎｍの厚さに形成すればよい。
【０１９８】
トップ絶縁膜であるＨｆＯ２  膜１９１ｃは、ＡＬＣＶＤ法により形成する。例えば、原料溶液としてＨｆ（Ｃ２  Ｈ５  ）３  を使用し、窒素バブリングにより原料溶液を気化して原料ガスとし、３００℃に加熱した基板上に原料ガスとオゾンガスとを交互に供給して、ＨｆＯ２  膜１９１ｃを１０ｎｍの厚さに形成する。ＨｆＯ２  膜１９１ｃは、ＭＯＣＶＤ法又はＰＶＤ法により形成してもよい。また、ＨｆＯ２  膜１９１ｃは、１〜４０ｎｍの厚さに形成すればよい。
【０１９９】
ゲート電極１９２の形成方法は第１の実施の形態と同じであるので、ここでは説明を省略する。
【０２００】
なお、シリコン窒化膜１９１ａ、ＺｒＡｌＯ膜１９１ｂ及びＨｆＯ２  膜１９１ｃを成膜した後に、６００〜１０００℃の温度でアニール処理することが好ましい。このアニール処理により各膜の膜質が緻密になり、良好な電気特性になることが期待できる。
【０２０１】
本実施の形態においては、トラップ絶縁膜として、シリコン窒化膜よりも電荷保持能力が高いＺｒＡｌＯ膜を使用している。これにより、従来のＳＯＮＯＳ型メモリに比べてデータの信頼性が向上する。
【０２０２】
また、本発明においては、トンネル絶縁膜としてシリコン酸化膜よりもバリアハイトが低いシリコン窒化膜を使用している。これにより、従来のＳＯＮＯＳ型メモリに比べてトラップ絶縁膜へのホットエレクトロンの注入効率が向上し、データの書き込み／消去時間を短縮することができる。
【０２０３】
更に、本発明においては、トップ絶縁膜としてシリコン酸化膜よりも誘電率が高いＨｆＯ２  膜を使用しているので、ゲート電極からの電界をトンネル絶縁膜に有効に作用させることができ、その結果、駆動電圧を高くすることなくデータデータの書き込み／消去時間を短縮することができる。
【０２０４】
上記第１１〜第１５の実施の形態において、図９に示すように、トンネル絶縁膜、トラップ絶縁膜及びトップ絶縁膜のうちの少なくとも１つを多層構造としてもよい。
【０２０５】
（第１６の実施の形態）
図２０は本発明の第１６の実施の形態の不揮発性半導体メモリの積層ゲート絶縁膜の構成を示す模式図である。
【０２０６】
本実施の形態の不揮発性半導体メモリのメモリセルは、ｐ型シリコン半導体基板２０の上に形成された積層ゲート絶縁膜２０１と、積層ゲート絶縁膜２０１の上に形成されたポリシリコン又はアモルファスシリコンからなるゲート電極２０２とにより構成されている。積層ゲート絶縁膜２０１は、基板２０側から順にシリコン酸化膜２０１ａ、Ｌａ２  Ｏ３  膜２０１ｂ、シリコン酸化膜２０１ｃを積層して形成されている。ゲート電極２０２２、シリコン酸化膜２０１ａ、Ｌａ２  Ｏ３  膜２０１ｂ及びシリコン酸化膜２０１ｃが図３のワードライン２４、トンネル絶縁膜２３ａ、トラップ絶縁膜２３ｂ及びトップ絶縁膜２３ｃにそれぞれ対応している。
【０２０７】
以下、本実施の形態の不揮発性半導体メモリの製造方法について説明する。
【０２０８】
トンネル絶縁膜であるシリコン酸化膜２０１ａは、熱酸化法により形成する。
例えば、シリコン半導体基板２０の表面にシリコン窒化膜のマスクを所定のパターンで形成した後、ドライ雰囲気中でシリコン半導体基板２０の表面を１０００℃の温度で熱酸化させて、厚さが約７ｎｍのシリコン酸化膜２０１ａを形成する。その後、シリコン窒化膜を除去する。シリコン酸化膜２０１ａは２〜１０ｎｍの厚さとすればよく、熱酸化法以外の方法で形成してもよい。
【０２０９】
トラップ絶縁膜であるＬａ２  Ｏ３  膜２０１ｂは、ＡＬＣＶＤ法により形成する。例えば、原料溶液としてＬａ（Ｃ２  Ｈ５  ）３  を使用し、窒素バブリングにより原料溶液を気化して原料ガスとし、３００℃に加熱した基板上に原料ガスとオゾンガスとを交互に供給して、Ｌａ２  Ｏ３  膜２０１ｂを１０ｎｍの厚さに形成する。Ｌａ２  Ｏ３  膜２０１ｂは、ＭＯＣＶＤ法又はＰＶＤ法により形成してもよい。また、Ｌａ２  Ｏ３  膜２０１ｂは、１〜４０ｎｍの厚さに形成すればよい。
【０２１０】
トップ絶縁膜であるシリコン酸化膜２０１ｃは、ＬＰＣＶＤ法により形成する。例えば、ＬＰＣＶＤ装置のチャンバ内の圧力を１３３Ｐａ、基板温度を８００℃とし、ＳｉＨ４  とＮ２  Ｏとを反応させることによりシリコン酸化膜（ＨＴＯ）を１０ｎｍの厚さに形成する。シリコン酸化膜２０１ｃは、ＴＥＯＳソースを用いたＣＶＤ法、ＭＯＣＶＤ法又はプラズマＣＶＤ法により形成してもよい。また、シリコン酸化膜２０１ｃは３〜２０ｎｍの厚さに形成すればよい。
【０２１１】
なお、シリコン酸化膜２０１ａ、Ｌａ２  Ｏ３  膜２０１ｂ及びシリコン酸化膜２０１ｃを成膜した後に、６００〜１０００℃の温度でアニール処理することが好ましい。このアニール処理によって各膜の膜質が緻密になり、良好な電気特性になることが期待できる。
【０２１２】
ゲート電極２０２の形成方法は第１の実施の形態と同じであるので、ここでは説明を省略する。
【０２１３】
本実施の形態では、トラップ絶縁膜として、シリコン窒化膜よりも電荷保持能力が高いＬａ２  Ｏ３  膜を使用している。これにより、従来のＳＯＮＯＳ型メモリに比べてデータの信頼性が向上する。
【０２１４】
（第１７の実施の形態）
図２１は本発明の第１７の実施の形態の不揮発性半導体メモリの積層ゲート絶縁膜の構成を示す模式図である。
【０２１５】
本実施の形態の不揮発性半導体メモリのメモリセルは、ｐ型シリコン半導体基板２０の上に形成された積層ゲート絶縁膜２１１と、積層ゲート絶縁膜２１１の上に形成されたポリシリコン又はアモルファスシリコンからなるゲート電極２１２とにより構成されている。積層ゲート絶縁膜２１１は、基板２０側から順にシリコン酸化膜２１１ａ、ＬａＡｌＯ膜２１１ｂ及びシリコン酸化膜２１１ｃを積層して形成されている。ゲート電極２１２、シリコン酸化膜２１１ａ、ＬａＡｌＯ膜２１１ｂ及びシリコン酸化膜２１１ｃが図３のワードライン２４、トンネル絶縁膜２３ａ、トラップ絶縁膜２３ｂ及びトップ絶縁膜２３ｃにそれぞれ対応している。
【０２１６】
以下、本実施の形態の不揮発性半導体メモリの製造方法について説明する。
【０２１７】
トンネル絶縁膜であるシリコン酸化膜２１１ａは、熱酸化法により形成する。
例えば、シリコン半導体基板２０の表面にシリコン窒化膜のマスクを所定のパターンで形成した後、ドライ雰囲気中でシリコン半導体基板２０の表面を１０００℃の温度で熱酸化させて、厚さが約７ｎｍのシリコン酸化膜２１１ａを形成する。その後、シリコン窒化膜を除去する。シリコン酸化膜２１１ａは２〜１０ｎｍの厚さとすればよく、熱酸化法以外の方法で形成してもよい。
【０２１８】
トラップ絶縁膜であるＬａＡｌＯ膜２１１ｂは、ＡＬＣＶＤ法により形成する。例えば、原料溶液としてＡｌ（ＣＨ３  ）３  及びＬａ（Ｃ２  Ｈ５  ）３  を使用し、窒素バブリングにより原料溶液を気化して原料ガスとし、３００℃に加熱した基板上に原料ガスとオゾンガスとを交互に供給して、ＬａＡｌＯ膜２１１ｂを１０ｎｍの厚さに形成する。ＬａＡｌＯ膜２１１ｂは、ＭＯＣＶＤ法又はＰＶＤ法により形成してもよい。また、ＬａＡｌＯ膜２１１ｂは、１〜４０ｎｍの厚さに形成すればよい。
【０２１９】
トップ絶縁膜であるシリコン酸化膜２１１ｃは、ＬＰＣＶＤ法により形成する。例えば、ＬＰＣＶＤ装置のチャンバ内の圧力を１３３Ｐａ、基板温度を８００℃とし、ＳｉＨ４  とＮ２  Ｏとを反応させることによりシリコン酸化膜（ＨＴＯ）を１０ｎｍの厚さに形成する。シリコン酸化膜２１１ｃは、ＴＥＯＳソースを用いたＣＶＤ法、ＭＯＣＶＤ法又はプラズマＣＶＤ法により形成してもよい。また、シリコン酸化膜２１１ｃは３〜２０ｎｍの厚さに形成すればよい。
【０２２０】
なお、シリコン酸化膜２１１ａ、ＬａＡｌＯ膜２１１ｂ及びシリコン酸化膜２１１ｃを成膜した後に、６００〜１０００℃の温度でアニール処理することが好ましい。このアニール処理によって各膜の膜質が緻密になり、良好な電気特性になることが期待できる。
【０２２１】
ゲート電極２１２の形成方法は第１の実施の形態と同じであるので、ここでは説明を省略する。
【０２２２】
本実施の形態では、トラップ絶縁膜として、シリコン窒化膜よりも電荷保持能力が高いＬａＡｌＯ膜を使用している。これにより、従来のＳＯＮＯＳ型メモリに比べてデータの信頼性が向上する。
【０２２３】
（第１８の実施の形態）
図２２は本発明の第１８の実施の形態の不揮発性半導体メモリの積層ゲート絶縁膜の構成を示す模式図である。
【０２２４】
本実施の形態の不揮発性半導体メモリのメモリセルは、ｐ型シリコン半導体基板２０の上に形成された積層ゲート絶縁膜２２１と、積層ゲート絶縁膜２２１の上に形成されたポリシリコン又はアモルファスシリコンからなるゲート電極２２２とにより構成されている。積層ゲート絶縁膜２２１は、基板２０側から順にシリコン窒化膜２２１ａ、Ｌａ２  Ｏ３  膜２２１ｂ、シリコン酸化膜２２１ｃを積層して形成されている。ゲート電極２２２、シリコン窒化膜２２１ａ、Ｌａ２  Ｏ３  膜２２１ｂ及びシリコン酸化膜２２１ｃが図３のワードライン２４、トンネル絶縁膜２３ａ、トラップ絶縁膜２３ｂ及びトップ絶縁膜２３ｃにそれぞれ対応している。
【０２２５】
以下、本実施の形態の不揮発性半導体メモリの製造方法について説明する。
【０２２６】
トンネル絶縁膜であるシリコン窒化膜２２１ａは、ＬＰＣＶＤ法により形成する。例えば、ＬＰＣＶＤ装置のチャンバ内の圧力を２５Ｐａ、基板温度を７８０℃としてシリコン半導体基板２０の上にシリコン窒化膜２２１ａを１０ｎｍの厚さに形成する。シリコン窒化膜２２１ａは、ＭＯＣＶＤ法又はプラズマＣＶＤ法により形成してもよい。また、シリコン窒化膜２２１ａは２〜１５ｎｍの厚さに形成すればよい。
【０２２７】
トラップ絶縁膜であるＬａ２  Ｏ３  膜２２１ｂは、ＡＬＣＶＤ法により形成する。例えば、原料溶液としてＬａ（Ｃ２  Ｈ５  ）４  を使用し、窒素バブリングにより原料溶液を気化して原料ガスとし、３００℃に加熱した基板上に原料ガスとオゾンガスとを交互に供給して、Ｌａ２  Ｏ３  膜２２１ｂを１０ｎｍの厚さに形成する。Ｌａ２  Ｏ３  膜２２１ｂは、ＭＯＣＶＤ法又はＰＶＤ法により形成してもよい。
また、Ｌａ２  Ｏ３  膜２２１ｂは、１〜４０ｎｍの厚さに形成すればよい。
【０２２８】
トップ絶縁膜であるシリコン酸化膜２２１ｃは、ＬＰＣＶＤ法により形成する。例えば、ＬＰＣＶＤ装置のチャンバ内の圧力を１３３Ｐａ、基板温度を８００℃とし、ＳｉＨ４  とＮ２  Ｏとを反応させることによりシリコン酸化膜（ＨＴＯ）を１０ｎｍの厚さに形成する。シリコン酸化膜２２１ｃは、ＴＥＯＳソースを用いたＣＶＤ法、ＭＯＣＶＤ法又はプラズマＣＶＤ法により形成してもよい。また、シリコン酸化膜２２１ｃは３〜２０ｎｍの厚さに形成すればよい。
【０２２９】
なお、シリコン窒化膜２２１ａ、Ｌａ２  Ｏ３  膜２２１ｂ及びシリコン酸化膜２２１ｃを成膜した後に、６００〜１０００℃の温度でアニール処理することが好ましい。このアニール処理により各膜の膜質が緻密になり、良好な電気特性になることが期待できる。
【０２３０】
ゲート電極２２２の形成方法は第１の実施の形態と同じであるので、ここでは説明を省略する。
【０２３１】
本実施の形態においては、トラップ絶縁膜として、シリコン窒化膜よりも電荷保持能力が高いＬａ２  Ｏ３  膜を使用している。これにより、従来のＳＯＮＯＳ型メモリに比べてデータの信頼性が向上する。
【０２３２】
また、本発明においては、トンネル絶縁膜としてシリコン酸化膜よりもバリアハイトが低いシリコン窒化膜を使用している。これにより、従来のＳＯＮＯＳ型メモリに比べてトラップ絶縁膜へのホットエレクトロンの注入効率が向上し、データの書き込み／消去時間を短縮することができる。
【０２３３】
（第１９の実施の形態）
図２３は本発明の第１９の実施の形態の不揮発性半導体メモリの積層ゲート絶縁膜の構成を示す模式図である。
【０２３４】
本実施の形態の不揮発性半導体メモリのメモリセルは、ｐ型シリコン半導体基板２０の上に形成された積層ゲート絶縁膜２３１と、積層ゲート絶縁膜２３１の上に形成されたポリシリコン又はアモルファスシリコンからなるゲート電極２３２とにより構成されている。積層ゲート絶縁膜２３１は、基板２０側から順にシリコン酸化膜２３１ａ、Ｌａ２  Ｏ３  膜２３１ｂ、シリコン窒化膜２３１ｃを積層して形成されている。ゲート電極２３２、シリコン酸化膜２３１ａ、Ｌａ２  Ｏ３  膜２３１ｂ及びシリコン窒化膜２３１ｃが図３のワードライン２４、トンネル絶縁膜２３ａ、トラップ絶縁膜２３ｂ及びトップ絶縁膜２３ｃにそれぞれ対応している。
【０２３５】
以下、本実施の形態の不揮発性半導体メモリの製造方法について説明する。
【０２３６】
トンネル絶縁膜であるシリコン酸化膜２３１ａは、熱酸化法により形成する。
例えば、シリコン半導体基板２０の表面にシリコン窒化膜のマスクを所定のパターンで形成した後、ドライ雰囲気中でシリコン半導体基板２０の表面を１０００℃の温度で熱酸化させて、厚さが約７ｎｍのシリコン酸化膜２３１ａを形成する。その後、シリコン窒化膜を除去する。シリコン酸化膜２３１ａは２〜１０ｎｍの厚さに形成すればよく、熱酸化法以外の方法で形成してもよい。
【０２３７】
トラップ絶縁膜であるＬａ２  Ｏ３  膜２３１ｂは、ＡＬＣＶＤ法により形成する。例えば、原料溶液としてＬａ（Ｃ２  Ｈ５  ）３  を使用し、窒素バブリングにより原料溶液を気化して原料ガスとし、３００℃に加熱した基板上に原料ガスとオゾンガスとを交互に供給して、Ｌａ２  Ｏ３  膜２３１ｂを１０ｎｍの厚さに形成する。Ｌａ２  Ｏ３  膜２３１ｂは、ＭＯＣＶＤ法又はＰＶＤ法により形成してもよい。
また、Ｌａ２  Ｏ３  膜２３１ｂは、１〜４０ｎｍの厚さに形成すればよい。
【０２３８】
トップ絶縁膜であるシリコン窒化膜２３１ｃはＬＰＣＶＤ法により形成する。
例えば、ＬＰＣＶＤ装置のチャンバ内の圧力を２５Ｐａ、基板温度を７８０℃としてシリコン窒化膜２３１ｃを１０ｎｍの厚さに形成する。シリコン窒化膜２３１ｃは、ＭＯＣＶＤ法又はプラズマＣＶＤ法により形成してもよい。また、シリコン窒化膜２３１ｃは２〜１５ｎｍの厚さに形成すればよい。
【０２３９】
なお、シリコン酸化膜２３１ａ、Ｌａ２  Ｏ３  膜２３１ｂ及びシリコン窒化膜２３１ｃを成膜した後に、６００〜１０００℃の温度でアニール処理することが好ましい。このアニール処理により各膜の膜質が緻密になり、良好な電気特性になることが期待できる。
【０２４０】
ゲート電極２３２の形成方法は第１の実施の形態と同じであるので、ここでは説明を省略する。
【０２４１】
本実施の形態においては、トラップ絶縁膜として、シリコン窒化膜よりも電荷保持能力が高いＬａ２  Ｏ３  膜を使用している。これにより、従来のＳＯＮＯＳ型メモリに比べてデータの信頼性が向上する。
【０２４２】
また、本発明においては、トップ絶縁膜としてシリコン酸化膜よりも誘電率が高いシリコン窒化膜を使用しているので、ゲート電極からの電界をトンネル絶縁膜に有効に作用させることができ、その結果、駆動電圧を高くすることなくデータデータの書き込み／消去時間を短縮することができる。
【０２４３】
（第２０の実施の形態）
図２４は本発明の第２０の実施の形態の不揮発性半導体メモリの積層ゲート絶縁膜の構成を示す模式図である。
【０２４４】
本実施の形態の不揮発性半導体メモリのメモリセルは、ｐ型シリコン半導体基板２０の上に形成された積層ゲート絶縁膜２４１と、積層ゲート絶縁膜２４１の上に形成されたポリシリコン又はアモルファスシリコンからなるゲート電極２４２とにより構成されている。積層ゲート絶縁膜２４１は、基板２０側から順にシリコン窒化膜２４１ａ、ＬａＡｌＯ膜２４１ｂ、ＨｆＯ２  膜２４１ｃを積層して形成されている。ゲート電極２４２、シリコン窒化膜２４１ａ、ＬａＡｌＯ膜２４１ｂ及びＨｆＯ２  膜２４１ｃが図３のワードライン２４、トンネル絶縁膜２３ａ、トラップ絶縁膜２３ｂ及びトップ絶縁膜２３ｃにそれぞれ対応している。
【０２４５】
以下、本実施の形態の不揮発性半導体メモリの製造方法について説明する。
【０２４６】
トンネル絶縁膜であるシリコン窒化膜２４１ａは、ＬＰＣＶＤ法により形成する。例えば、ＬＰＣＶＤ装置のチャンバ内の圧力を２５Ｐａ、基板温度を７８０℃としてシリコン半導体基板２０の上にシリコン窒化膜２４１ａを１０ｎｍの厚さに形成する。シリコン窒化膜２４１ａは、ＭＯＣＶＤ法又はプラズマＣＶＤ法により形成してもよい。また、シリコン窒化膜２４１ａは２〜１５ｎｍの厚さに形成すればよい。
【０２４７】
トラップ絶縁膜であるＬａＡｌＯ膜２４１ｂは、ＡＬＣＶＤ法により形成する。例えば、原料溶液としてＡｌ（ＣＨ３  ）３  及びＬａ（Ｃ２  Ｈ５  ）３  を使用し、窒素バブリングにより原料溶液を気化して原料ガスとし、３００℃に加熱した基板上に原料ガスとオゾンガスとを交互に供給して、ＬａＡｌＯ膜２４１ｂを１０ｎｍの厚さに形成する。ＬａＡｌＯ膜２４１ｂは、ＭＯＣＶＤ法又はＰＶＤ法により形成してもよい。また、ＬａＡｌＯ膜２４１ｂは、１〜４０ｎｍの厚さに形成すればよい。
【０２４８】
トップ絶縁膜であるＨｆＯ２  膜２４１ｃは、ＡＬＣＶＤ法により形成する。例えば、原料溶液としてＨｆ（Ｃ２  Ｈ５  ）３  を使用し、窒素バブリングにより原料溶液を気化して原料ガスとし、３００℃に加熱した基板上に原料ガスとオゾンガスとを交互に供給して、ＨｆＯ２  膜２４１ｃを１０ｎｍの厚さに形成する。ＨｆＯ２  膜２４１ｃは、ＭＯＣＶＤ法又はＰＶＤ法により形成してもよい。また、ＨｆＯ２  膜２４１ｃは、１〜４０ｎｍの厚さに形成すればよい。
【０２４９】
ゲート電極２４２の形成方法は第１の実施の形態と同じであるので、ここでは説明を省略する。
【０２５０】
なお、シリコン窒化膜２４１ａ、ＬａＡｌＯ膜２４１ｂ及びＨｆＯ２  膜２４１ｃを成膜した後に、６００〜１０００℃の温度でアニール処理することが好ましい。このアニール処理により各膜の膜質が緻密になり、良好な電気特性になることが期待できる。
【０２５１】
本実施の形態においては、トラップ絶縁膜として、シリコン窒化膜よりも電荷保持能力が高いＬａＡｌＯ膜を使用している。これにより、従来のＳＯＮＯＳ型メモリに比べてデータの信頼性が向上する。
【０２５２】
また、本発明においては、トンネル絶縁膜としてシリコン酸化膜よりもバリアハイトが低いシリコン窒化膜を使用している。これにより、従来のＳＯＮＯＳ型メモリに比べてトラップ絶縁膜へのホットエレクトロンの注入効率が向上し、データの書き込み／消去時間を短縮することができる。
【０２５３】
更に、本発明においては、トップ絶縁膜としてシリコン酸化膜よりも誘電率が高いＨｆＯ２  膜を使用しているので、ゲート電極からの電界をトンネル絶縁膜に有効に作用させることができ、その結果、駆動電圧を高くすることなくデータデータの書き込み／消去時間を短縮することができる。
【０２５４】
上記第１６〜第２０の実施の形態において、図９に示すように、トンネル絶縁膜、トラップ絶縁膜及びトップ絶縁膜のうちの少なくとも１つを多層構造としてもよい。
【０２５５】
また、第１６〜第２０の実施の形態では、ランタノイド（Ｌｎ）がＬａ（ランタン）の場合について説明しているが、その他のランタノイド元素を使用しても同様の効果を得ることができる。
【０２５６】
更に、上記第１〜第２０の実施の形態では、いずれも本発明をワードラインとソース／ドレインとが直交する方向に形成されたＮＲＯＭに適用した場合について説明しているが、本発明は他の構造の単ゲート型不揮発性半導体メモリにも適用することが可能であり、例えば図１に示すような構造の単ゲート型不揮発性半導体メモリに適用することもできる。
【０２５７】
（付記１）半導体基板と、前記半導体基板に形成された一対の不純物拡散領域と、前記一対の不純物拡散領域の間の領域上に形成されたトンネル絶縁膜と、Ａｌ２  Ｏ３  、ＨｆＯ２  、ＺｒＯ２  及びＬｎ２  Ｏ３  （但し、Ｌｎはランタノイド元素）からなる群から選択された少なくとも１種の酸化物により前記トンネル絶縁膜上に形成されたトラップ絶縁膜と、前記トラップ絶縁膜の上に形成されたトップ絶縁膜と、前記トップ絶縁膜上に形成されたゲート電極とを有することを特徴とする不揮発性半導体メモリ。
【０２５８】
（付記２）半導体基板と、前記半導体基板に形成された一対の不純物拡散領域と、前記一対の不純物拡散領域の間の領域上に形成されたトンネル絶縁膜と、Ａｌ、Ｈｆ、Ｚｒ及びＬｎ（但し、Ｌｎはランタノイド元素）からなる群から選択された１種の元素を主成分とする酸化物により前記トンネル絶縁膜上に形成されたトラップ絶縁膜と、前記トラップ絶縁膜の上に形成されたトップ絶縁膜と、前記トップ絶縁膜上に形成されたゲート電極とを有することを特徴とする不揮発性半導体メモリ。
【０２５９】
（付記３）前記トンネル絶縁膜のバリアハイトが、同じ膜厚のシリコン酸化膜のバリアハイトよりも低いことを特徴とする請求項１又は２に記載の不揮発性半導体メモリ。
【０２６０】
（付記４）前記トップ絶縁膜の比誘電率が、シリコン酸化膜の比誘電率よりも高いことを特徴とする請求項１又は２に記載の不揮発性半導体メモリ。
【０２６１】
（付記５）前記トラップ絶縁膜が、ＡｌＨｆＯ、ＡｌＺｒＯ、ＡｌＴａＯ、ＡｌＴｉＯ及びＺｒＡｌＯからなる群から選択された少なくとも１種の化合物により形成されていることを特徴とする請求項２に記載の不揮発性半導体メモリ。
【０２６２】
（付記６）前記トラップ絶縁膜が、Ａｌ２  Ｏ３  、ＡｌＨｆＯ、ＡｌＺｒＯ、ＡｌＴａＯ、ＡｌＴｉＯ及びＺｒＡｌＯからなる群から選択された少なくとも１種の化合物のシリケート又はアルミネートにより形成されていることを特徴とする請求項２に記載の不揮発性半導体メモリ。
【０２６３】
（付記７）前記トンネル絶縁膜が、ＳｉＮ、Ａｌ２  Ｏ３  、ＨｆＯ２  、ＺｒＯ２  、Ｌａ２  Ｏ３  、Ｐｒ２  Ｏ３  、ＳｒＴｉＯ２  、ＢａＳｒＴｉＯ３  、ＴｉＯ２  、ＡｌＮ、Ｔａ２  Ｏ５  、ＴａＮ、ＨｆＡｌＯ及びＺｒＡｌＯからなる群から選択された少なくとも１種の化合物により形成されていることを特徴とする請求項１又は２に記載の不揮発性半導体メモリ。
【０２６４】
（付記８）前記トンネル絶縁膜が、ＳｉＮ、Ａｌ２  Ｏ３  、ＨｆＯ２  、ＺｒＯ２  、Ｌａ２  Ｏ３  、Ｐｒ２  Ｏ３  、ＳｒＴｉＯ２  、ＢａＳｒＴｉＯ３  、ＴｉＯ２  、ＡｌＮ、Ｔａ２  Ｏ５  、ＴａＮ、ＨｆＡｌＯ及びＺｒＡｌＯからなる群から選択された少なくとも１種の化合物のシリケート又はアルミネートにより形成されていることを特徴とする請求項１又は２に記載の不揮発性半導体メモリ。
【０２６５】
（付記９）前記トップ絶縁膜が、ＳｉＮ、Ａｌ２  Ｏ３  、ＨｆＯ２  、ＺｒＯ２  、Ｌａ２  Ｏ３  、Ｐｒ２  Ｏ３  、ＳｒＴｉＯ２  、ＢａＳｒＴｉＯ３  、ＴｉＯ２  、ＡｌＮ、Ｔａ２  Ｏ５  、ＴａＮ、ＨｆＡｌＯ及びＺｒＡｌＯからなる群から選択された少なくとも１種の化合物により形成されていることを特徴とする請求項１又は２に記載の不揮発性半導体メモリ。
【０２６６】
（付記１０）前記トップ絶縁膜が、ＳｉＮ、Ａｌ２  Ｏ３  、ＨｆＯ２  、ＺｒＯ２  、Ｌａ２  Ｏ３  、Ｐｒ２  Ｏ３  、ＳｒＴｉＯ２  、ＢａＳｒＴｉＯ３  、ＴｉＯ２  、ＡｌＮ、Ｔａ２  Ｏ５  、ＴａＮ、ＨｆＡｌＯ及びＺｒＡｌＯからなる群から選択された少なくとも１種の化合物のシリケート又はアルミネートにより形成されていることを特徴とする請求項１又は２に記載の不揮発性半導体メモリ。
【０２６７】
（付記１１）前記トンネル絶縁膜が、組成が異なる複数の膜により構成されていることを特徴とする請求項１又は２に記載の不揮発性半導体メモリ。
【０２６８】
（付記１２）前記トラップ絶縁膜が、組成が異なる複数の膜により構成されていることを特徴とする請求項１又は２に記載の不揮発性半導体メモリ。
【０２６９】
（付記１３）前記トップ絶縁膜が、組成が異なる複数の膜により構成されていることを特徴とする請求項１又は２に記載の不揮発性半導体メモリ。
【０２７０】
【発明の効果】
以上説明したように、本発明によれば、トラップ絶縁膜を、Ａｌ２  Ｏ３  、ＨｆＯ２  、ＺｒＯ２  及びＬｎ２  Ｏ３  のうちのいずれか１種の酸化物、又はＡｌ、Ｈｆ、Ｚｒ及びＬｎのうちのいずれか１種の元素を主成分をする酸化物により形成しているので、単ゲート型不揮発性半導体メモリのデータの保持能力が向上する。
【０２７１】
また、トンネル絶縁膜を、シリコン酸化膜よりもバリアハイトが低い材料により形成することにより、トラップ絶縁膜へのホットエレクトロンの注入効率が向上し、データの読み出し／書き込み時間が短縮される。
【０２７２】
更に、トップ絶縁膜を、シリコン酸化膜よりも比誘電率が高い材料により形成すると、ゲート電極からの電界をトンネル絶縁膜に有効に作用させることができ、その結果、駆動電圧を高くすることなくデータの書き込み／消去時間を短縮することができる。
【図面の簡単な説明】
【図１】図１は、従来のＳＯＮＯＳ型メモリのメモリセル構造を示す模式的断面図である。
【図２】図２は本発明を適用した不揮発性半導体メモリの平面図である。
【図３】図３（ａ）は図２のＩ−Ｉ線による断面図、図３（ｂ）は図２のＩＩ−ＩＩ線による断面図、図３（ｃ）は図２のＩＩＩ  −ＩＩＩ  線による断面図である。
【図４】図４は、本発明の不揮発性半導体メモリの回路構成の例を示すブロック図である。
【図５】図５は本発明の第１の実施の形態の不揮発性半導体メモリの積層ゲート絶縁膜の構成を示す模式図である。
【図６】図６は本発明の第２の実施の形態の不揮発性半導体メモリの積層ゲート絶縁膜の構成を示す模式図である。
【図７】図７は本発明の第３の実施の形態の不揮発性半導体メモリの積層ゲート絶縁膜の構成を示す模式図である。
【図８】図８は本発明の第４の実施の形態の不揮発性半導体メモリの積層ゲート絶縁膜の構成を示す模式図である。
【図９】図９は本発明の第５の実施の形態の不揮発性半導体メモリの積層ゲート絶縁膜の構成を示す模式図である。
【図１０】図１０は本発明の第６の実施の形態の不揮発性半導体メモリの積層ゲート絶縁膜の構成を示す模式図である。
【図１１】図１１は本発明の第７の実施の形態の不揮発性半導体メモリの積層ゲート絶縁膜の構成を示す模式図である。
【図１２】図１２は本発明の第８の実施の形態の不揮発性半導体メモリの積層ゲート絶縁膜の構成を示す模式図である。
【図１３】図１３は本発明の第９の実施の形態の不揮発性半導体メモリの積層ゲート絶縁膜の構成を示す模式図である。
【図１４】図１４は本発明の第１０の実施の形態の不揮発性半導体メモリの積層ゲート絶縁膜の構成を示す模式図である。
【図１５】図１５は本発明の第１１の実施の形態の不揮発性半導体メモリの積層ゲート絶縁膜の構成を示す模式図である。
【図１６】図１６は本発明の第１２の実施の形態の不揮発性半導体メモリの積層ゲート絶縁膜の構成を示す模式図である。
【図１７】図１７は本発明の第１３の実施の形態の不揮発性半導体メモリの積層ゲート絶縁膜の構成を示す模式図である。
【図１８】図１８は本発明の第１４の実施の形態の不揮発性半導体メモリの積層ゲート絶縁膜の構成を示す模式図である。
【図１９】図１９は本発明の第１５の実施の形態の不揮発性半導体メモリの積層ゲート絶縁膜の構成を示す模式図である。
【図２０】図２０は本発明の第１６の実施の形態の不揮発性半導体メモリの積層ゲート絶縁膜の構成を示す模式図である。
【図２１】図２１は本発明の第１７の実施の形態の不揮発性半導体メモリの積層ゲート絶縁膜の構成を示す模式図である。
【図２２】図２２は本発明の第１８の実施の形態の不揮発性半導体メモリの積層ゲート絶縁膜の構成を示す模式図である。
【図２３】図２３は本発明の第１９の実施の形態の不揮発性半導体メモリの積層ゲート絶縁膜の構成を示す模式図である。
【図２４】図２４は本発明の第２０の実施の形態の不揮発性半導体メモリの積層ゲート絶縁膜の構成を示す模式図である。
【図２５】図２５（ａ）は第１の実施の形態の不揮発性半導体メモリを示す模式図、図２５（ｂ）は同じくその不揮発性半導体メモリの書き込み特性を示す図である。
【図２６】図２６（ａ）は第１の実施の形態の不揮発性半導体メモリのＢｉｔ１側にのみ電荷を注入したときのデータ保持特性を調べた結果を示す図、図２６（ｂ）は同じくそのＢｉｔ１側及びＢｉｔ２側の両方に電荷を注入したときのデータ保持特性を調べた結果を示す図である。
【図２７】図２７は、第１の実施の形態の不揮発性半導体メモリの消去特性を示す図である。
【図２８】図２８（ａ）は第６の実施の形態の不揮発性半導体メモリを示す模式図、図２８（ｂ）は同じくその不揮発性半導体メモリの書き込み特性を示す図である。
【図２９】図２９は、第６の実施の形態の不揮発性半導体メモリのＢｉｔ１側にのみ電荷を注入したときのデータ保持特性を調べた結果を示す図である。
【図３０】図３０は、第６の実施の形態の不揮発性半導体メモリの消去特性を示す図である。
【符号の説明】
１０，２０…半導体基板、
１１…不純物拡散領域、
１２，２３，４，５１，６１，７１…ゲート絶縁膜、
１２ａ，１２ｃ，４１ａ，４１ｃ，５１ｃ，６１ａ，８１ａ，１０１ａ，１０１ｃ，１１１ａ，１１１ｃ，１２１ｃ，１３１ａ，１５１ａ，１５１ｃ，１６１ａ，１６１ｂ，１７１ｃ，１８１ａ，２０１ａ，２０１ｃ，２１１ａ，２１１ｃ，２２１ｃ，２３１ａ…シリコン酸化膜、
１２ｂ，５１ａ，６１ｃ，７１ａ，８２ａ，１２１ａ，１３１ｃ，１４１ａ，１７１ａ，１８１ｃ，１９１ａ，２２１ａ，２３１ｃ，２４１ａ…シリコン窒化膜、
１３，４２，５２，６２，７２…ゲート電極、
２１…ビットライン、
２２…局所絶縁膜、
２３ａ，８１…トンネル絶縁膜、
２３ｂ，８２…トラップ絶縁膜、
２３ｃ，８３…トップ絶縁膜、
２４…ワードライン、
２５…メモリセル、
３０…制御回路、
３１…センスアンプ部、
３２…ワードラインドライバ、
３３…ＣＰＵ、
４１ｂ，８２ｂ，８３ｂ…アルミナ膜、
５１ｂ，６１ｂ，７１ｂ…ＡｌＨｆＯ膜、
７１ｃ，８３ａ，１０１ｂ，１２１ｂ，１３１ｂ，１４１ｃ，１９１ｃ…ＨｆＯ２  膜、
８１ｂ…Ｌａ２  Ｏ５  膜、
１１１ｂ，１４１ｂ，２４１ｃ…ＨｆＡｌＯ膜、
１５２ｂ，１７１ｂ，１８１ｂ…ＺｒＯ２  膜、
１６１ｂ，１９１ｂ…ＺｒＡｌＯ膜、
２０１ｂ，２２１ｂ，２３１ｂ…Ｌａ２  Ｏ３  膜、
２１１ｂ，２４１ｂ…ＬａＡｌＯ膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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