(57)【要約】【課題】応答速度の高速化が可能であるとともに、暗電流の増大が抑制される光検出素子を提供する。【解決手段】面方位が（１００）のＮ＋型低比抵抗Ｓｉ基板１０の面１０ａ上に、面方位がＳｉ基板１０とは異なる（１１１）のＮ−型高比抵抗Ｓｉ基板２０の一方の面２０ｂを貼り合わせて、Ｓｉ貼合基板を構成する。また、Ｎ−型Ｓｉ基板２０のＳｉ基板１０とは反対側の面２０ａ側の所定領域に、所定の不純物が添加されたＰ型半導体層３０を設けて、Ｎ−型Ｓｉ基板２０とＰ型半導体層３０とによるＰＮ接合を有するフォトダイオード１を構成する。このような構造により、基板１０、２０の貼り合わせ界面Ｓ１の平坦度が改善され、暗電流の増大が抑制される。【選択図】  図１
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【特許請求の範囲】
【請求項１】
第１導電型の第１半導体基板と、
前記第１半導体基板とは面方位が異なるとともに前記第１半導体基板よりも高い比抵抗を有し、一方の面が前記第１半導体基板に貼り合わされた第２半導体基板と、
前記第２半導体基板の他方の面側に設けられた第２導電型の不純物半導体層とを備えることを特徴とする光検出素子。
【請求項２】
前記第２半導体基板の厚さは、前記不純物半導体層の底面から前記第２半導体基板の底面までが逆バイアス電圧印加時に拡がる空乏層により全て空乏化するように設定されていることを特徴とする請求項１記載の光検出素子。
【請求項３】
前記第２半導体基板の厚さは、前記不純物半導体層の底面から前記第２半導体基板の底面までの厚さが逆バイアス電圧印加時に拡がる空乏層の幅と等しくなるように設定されていることを特徴とする請求項１または２記載の光検出素子。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体光検出素子に関するものである。
【０００２】
【従来の技術】
半導体光検出素子であるフォトダイオードは、現在様々な用途に広く用いられている。また、高出力化や応答速度の高速化などのため、ＰＩＮフォトダイオード（ＰＩＮ−ＰＤ）やアバランシェフォトダイオード（ＡＰＤ）など様々な構造のフォトダイオードが提案されている（例えば、特許文献１参照）。
【０００３】
例えば、ＰＩＮフォトダイオードの構造としては、Ｎ型の低比抵抗半導体基板上にＮ型の高比抵抗半導体層をエピタキシャル成長させ、その高比抵抗エピタキシャル層の表面にＰ型半導体層を形成する。そして、カソード側のＮ型半導体基板とアノード側のＰ型半導体層との間に逆バイアス電圧を印加し、高比抵抗エピタキシャル層を光吸収層とすることにより、高速応答が可能なフォトダイオードが得られる。
【０００４】
【特許文献１】
特開平４−２４２９８０号公報
【０００５】
【発明が解決しようとする課題】
ここで、上記した構造のＰＩＮフォトダイオードでは、カソードとなるＮ型半導体層の高比抵抗部分としてエピタキシャル層を用いている。しかしながら、このような構造では、高比抵抗半導体層の高比抵抗化に３００Ωｃｍ程度の限界がある。このため、ＰＮ接合の接合容量を充分に低減することができないという問題がある。このことは、ＣＲ時定数を充分に小さくできずに応答速度の高速化が妨げられる要因となる。
【０００６】
また、エピタキシャル成長時の高温熱処理等により、不純物濃度が高いＮ型半導体基板からエピタキシャル層へとＮ型の不純物が這い上がってしまう。このとき、エピタキシャル層のうちで不純物が這い上がってＮ型の不純物濃度が上がることにより、逆バイアス印加時に空乏層化しなくなった領域で発生したキャリアが拡散によってゆっくりと空乏層に到達し、応答速度の高速化が妨げられる。
【０００７】
これに対して、特許文献１に記載されたフォトダイオードでは、Ｎ型低比抵抗半導体基板上に基板接着法によってＮ型高比抵抗半導体基板を貼り合わせる構造が用いられている。この構造では、Ｎ型半導体層の高比抵抗部分として高比抵抗半導体基板を用いることにより、例えば１０００Ωｃｍ程度の高比抵抗半導体層が得られる。
【０００８】
このような構造では、ＰＮ接合の接合容量を低減してＣＲ時定数を小さくできる。また、低比抵抗半導体基板から高比抵抗半導体層への不純物の這い上がりが抑制される。しかしながら、このようなフォトダイオードにおいても、エピタキシャル層を用いた場合と同様に、空乏層を拡大するため印加する逆バイアス電圧を上げていくと暗電流が増大してしまうという問題がある。
【０００９】
本発明は、以上の問題点を解決するためになされたものであり、応答速度の高速化が可能であるとともに、暗電流の増大が抑制される光検出素子を提供することを目的とする。
【００１０】
【課題を解決するための手段】
このような目的を達成するために、本発明による光検出素子は、（１）第１導電型の第１半導体基板（低比抵抗半導体基板）と、（２）第１半導体基板とは面方位が異なるとともに第１半導体基板よりも高い比抵抗を有し、一方の面が第１半導体基板に貼り合わされた第２半導体基板（高比抵抗半導体基板）と、（３）第２半導体基板の他方の面側に設けられた第２導電型の不純物半導体層とを備えることを特徴とする。
【００１１】
本願発明者は、低比抵抗半導体基板と高比抵抗半導体基板とを貼り合わせた構造のフォトダイオードの特性について検討を行った。その結果、面方位が等しい半導体基板を貼り合わせる従来の構造では、半導体基板の貼り合わせ界面に凹凸が生じており、この界面の凹凸形状が暗電流の増大に影響していることを見出した。
【００１２】
これに対して、上記のように互いに面方位が異なる低比抵抗半導体基板と高比抵抗半導体基板とを貼り合わせる構造によれば、貼り合わせ界面の平坦度が良好な貼合基板が得られる。そして、このような貼合基板を用いて光検出素子を構成することにより、応答速度の高速化が可能であり、かつ、逆バイアス電圧を上げたときの暗電流の増大が抑制される半導体光検出素子が実現される。
【００１３】
ここで、第２半導体基板の厚さは、不純物半導体層の底面から第２半導体基板の底面までの厚さが逆バイアス電圧印加時に拡がる空乏層の幅と等しくなるように設定されていることが好ましい。これにより、光検出素子における応答速度の高速化を好適に実現することができる。
【００１４】
また、第２半導体基板の厚さは、不純物半導体層の底面から第２半導体基板の底面までが逆バイアス電圧印加時に拡がる空乏層により全て空乏化するように設定されていても良い。これによっても、光検出素子における応答速度の高速化を好適に実現することができる。
【００１５】
【発明の実施の形態】
以下、図面とともに本発明による光検出素子の好適な実施形態について詳細に説明する。なお、図面の説明においては同一要素には同一符号を付し、重複する説明を省略する。また、図面の寸法比率は、説明のものと必ずしも一致していない。
【００１６】
図１は、本発明による半導体光検出素子の一実施形態の構成を概略的に示す側面断面図である。この光検出素子１は、第１半導体基板１０と、第２半導体基板２０と、不純物半導体層３０とを備えて構成されたＰＩＮフォトダイオードである。以下においては、基板１０、２０の半導体材料としてシリコン（Ｓｉ）を用いた場合について説明する。
【００１７】
第１半導体基板１０は、面方位が（１００）で導電型（第１導電型）がＮ型、低比抵抗（高不純物濃度）のＮ＋型Ｓｉ基板である。一方、第２半導体基板２０は、面方位がＳｉ基板１０とは異なる（１１１）で導電型がＮ型、高比抵抗（低不純物濃度）のＮ−型Ｓｉ基板である。このＮ−型Ｓｉ基板２０は、Ｎ＋型Ｓｉ基板１０よりも高い比抵抗を有する。また、Ｎ−型Ｓｉ（１１１）基板２０は、その底面２０ｂがＮ＋型Ｓｉ（１００）基板１０の表面１０ａに貼り合わされており、これによってＳｉ基板１０、２０からなるＳｉ貼合基板が構成されている。
【００１８】
また、Ｎ−型Ｓｉ基板２０のＳｉ基板１０とは反対側の表面２０ａ側の所定領域には、導電型（第２導電型）がＰ型となるように所定の不純物が添加された半導体層３０が設けられている。このような構成において、Ｎ−型Ｓｉ基板２０とＰ型半導体層３０とによってＰＮ接合が形成されている。
【００１９】
この光検出素子１は、カソード側のＮ＋型Ｓｉ基板１０と、アノード側のＰ型半導体層３０との間に逆バイアス電圧を印加したときに、ＰＮ接合界面から低不純物濃度で高比抵抗のＮ−型Ｓｉ基板２０側に空乏層が拡がることにより、ＰＩＮフォトダイオードとして機能する。なお、図１においては、アノード及びカソードの電極等については図示を省略している。
【００２０】
本実施形態による光検出素子の効果について説明する。
【００２１】
図１に示した光検出素子１においては、基板接着法によってＳｉ基板１０、２０を貼り合わせる構造が用いられている。これにより、Ｎ型半導体層の各部分として、例えば、１０００Ωｃｍ（＝１０Ωｍ）程度の高比抵抗Ｓｉ基板２０と、０．００１Ωｃｍ程度の低比抵抗Ｓｉ基板１０を用いることが可能となる。このような構造では、ＰＮ接合の接合容量を低減してＣＲ時定数を小さくできる。
【００２２】
また、１１００℃程度のウエハ貼り合わせ温度では、低比抵抗半導体基板から高比抵抗半導体層への不純物の這い上がりが１μｍ以下に抑制されるので、不純物濃度プロファイルを急峻に保つことができる。このとき、光検出素子に印加される逆バイアス電圧によって拡がる空乏層以外の領域での不純物濃度プロファイルが急峻となるので、不純物の這い上がりが抑制されることで不純物濃度の低下のない空乏層外で発生したキャリアの寿命が、不純物の這い上がりが起きている場合と比べると短くなり、そのようなキャリアの光電流への寄与が抑制される。したがって、応答速度の高速化の妨げとなる、エピタキシャル層のうちで不純物が這い上がってＮ型の不純物濃度が上がることにより、逆バイアス印加時に空乏層化しなくなった領域で発生したキャリアのゆっくりと流れる拡散電流成分の寄与が抑制され、時定数の小さい優れた特性の光検出素子が得られる。
【００２３】
特に、上記した光検出素子１では、互いに面方位が異なる低比抵抗Ｓｉ基板１０と高比抵抗Ｓｉ基板２０とを貼り合わせたＳｉ貼合基板が用いられている。このような構造によれば、Ｓｉ基板１０、２０の貼り合わせ界面Ｓ１（図１参照）の平坦度が良好な貼合基板が得られる。
【００２４】
図２は、図１に示した光検出素子でのＳｉ基板の貼り合わせ界面Ｓ１を示す断面イオンエッチングＴＥＭ写真である。また、図３は、従来の光検出素子（特許文献１参照）でのＳｉ基板の貼り合わせ界面Ｓ２を示すＴＥＭ写真である。具体的には、図２は、上記したように面方位が異なる（１１１）（１００）貼り合わせ界面Ｓ１を示している。一方、図３は、面方位が等しい（１００）（１００）貼り合わせ界面Ｓ２を示している。
【００２５】
また、図４は、光検出素子に発生する暗電流の逆バイアス電圧依存性を示すグラフである。このグラフにおいて、横軸は光検出素子に印加する逆バイアス電圧を示し、縦軸は発生する暗電流量を示している。また、グラフＧ１は、図２に対応する本発明による光検出素子の暗電流特性を示し、グラフＧ２は、図３に対応する従来の光検出素子の暗電流特性を示している。
【００２６】
図４に示されている特性は、受光部が１ｃｍ角の光検出素子の特性であり、グラフＧ１は４０００Ωｃｍ程度のＮ−（１１１）Ｓｉ基板と０．００１Ωｃｍ程度のＮ＋（１００）Ｓｉ基板を貼り合わせて作成した素子の特性である。また、グラフＧ２は４０００Ωｃｍ程度のＮ−（１００）Ｓｉ基板と０．００１Ωｃｍ程度のＮ＋（１００）Ｓｉ基板を貼り合わせて作成した素子の特性である。
【００２７】
面方位が等しいＳｉ基板を貼り合わせる従来構造の光検出素子では、図３に示すように、その貼り合わせ界面Ｓ２に凹凸が生じる。この界面Ｓ２の凹凸形状は光検出素子に発生する暗電流の増大に影響し、図４のグラフＧ２に示すように、逆バイアス電圧の増加に伴って暗電流が増大する要因となる。
【００２８】
これに対して、面方位が異なるＳｉ基板を貼り合わせる図１に示した構造の光検出素子では、図２に示すように、その貼り合わせ界面Ｓ１に凹凸を生じることがなく、界面Ｓ１の平坦度が大幅に改善される。このとき、図４のグラフＧ１に示すように、逆バイアス電圧を増加させても、所定の電圧以上では暗電流が増大しなくなる。したがって、上記構成の貼合基板を用いて光検出素子を構成することにより、応答速度の高速化が可能であり、かつ、暗電流の増大が抑制された半導体光検出素子が実現される。
【００２９】
図５は、Ｓｉ（１１１）（１００）貼合基板を用いた、図１に示したＰＩＮフォトダイオードでの暗電流の逆バイアス電圧依存性を示すグラフである。また、図６〜図８は、それぞれ従来構造のＰＩＮフォトダイオードでの暗電流の逆バイアス電圧依存性を示すグラフである。具体的には、図６は、Ｓｉ（１００）拡散基板を用いた場合の暗電流特性を示し、図７は、Ｓｉ（１１１）（１１１）貼合基板を用いた場合の暗電流特性を示し、図８は、Ｓｉ（１００）（１００）貼合基板を用いた場合の暗電流特性を示している。ただし、図６〜図８のグラフにおいては、フォトダイオードの基本構造としては、図５でのＰＩＮフォトダイオードと同様の構造を用いているが、受光部の面積、高比抵抗Ｓｉ基板の厚みや比抵抗は統一されていない。
【００３０】
従来構造のＰＩＮフォトダイオードでは、図６〜図８に示すグラフのいずれの場合においても、逆バイアス電圧の増加に伴って暗電流が増大している。これに対して、図１に示した構造のＰＩＮフォトダイオードの特性を示す図５のグラフでは、逆バイアス電圧が５Ｖ以上となると、逆バイアス電圧を増加させても暗電流が増大していないことがわかる。このように、面方位が異なる半導体基板による貼合基板を用いることにより、暗電流の増大を抑制することが可能である。
【００３１】
ここで、光検出素子を構成する貼合基板としては、図１においては低比抵抗のＮ＋型Ｓｉ（１００）基板を第１半導体基板１０に用い、高比抵抗のＮ−型Ｓｉ（１１１）基板を第２半導体基板２０に用いた構成を示したが、これ以外にも様々な構成の貼合基板を用いて良い。例えば、第１半導体基板１０の導電型はＰ型であっても良い。また、第２半導体基板２０の導電型は第１半導体基板１０とは異なる導電型であっても良い。また、半導体基板１０、２０のそれぞれの面方位についても、互いに異なる面方位であれば上記した面方位に限られない。
【００３２】
なお、図１に示した光検出素子を製造する際のＳｉ基板１０、２０の貼り合わせにおいては、貼り合わせる両面１０ａ、２０ｂがともに平坦であれば、圧力を加えなくても重ねて加熱するだけで自然に貼り合わせることができる。また、Ｐ型半導体層３０が形成されるＮ−型Ｓｉ基板２０については、所望の厚さとするために表面２０ａ側を研磨しても良い。一般に、Ｎ型半導体層の高比抵抗部分として高比抵抗半導体基板を用いる構造は、高比抵抗半導体層の厚さを自在に制御できる点で有利である。
【００３３】
また、第２半導体基板であるＮ−型Ｓｉ基板２０の厚さについては、その表面２０ａ側に形成されたＰ型半導体層３０の底面からＮ−型Ｓｉ基板２０の底面２０ｂまでの厚さが、光検出素子１に印加される逆バイアス電圧によって拡がる空乏層の幅と等しくなるように設定することが好ましい。これにより、光検出素子における応答速度の高速化を好適に実現することができる。
【００３４】
あるいは、第２半導体基板であるＮ−型Ｓｉ基板２０の厚さについては、その表面２０ａ側に形成されたＰ型半導体層３０の底面からＮ−型Ｓｉ基板２０の底面２０ｂまでが光検出素子１に印加される逆バイアス電圧によって拡がる空乏層により全て空乏化するように設定しても良い。これによっても、光検出素子における応答速度の高速化を好適に実現することができる。
【００３５】
図１に示した光検出素子であるフォトダイオードの構成について、具体的な実施例とともにさらに説明する。
【００３６】
図９は、フォトダイオードの第１実施例の構成を示す側面断面図である。本実施例によるフォトダイオード１Ａは、Ｎ／Ｎ＋貼合基板を用いたＰＩＮフォトダイオードである。
【００３７】
フォトダイオード１Ａは、低比抵抗半導体基板であるＮ＋型Ｓｉ（１００）基板１１と、Ｓｉ基板１１上に貼り合わされた高比抵抗半導体基板であるＮ型Ｓｉ（１１１）基板２１と、Ｓｉ基板２１の表面側に形成されたＰ＋型半導体層３１とを備える。また、Ｎ型Ｓｉ基板２１の表面側でＰ＋型半導体層３１を囲む周縁部には、Ｓｉ基板２１内の所定の深さまで達するＮ＋型半導体層４１が設けられている。このＮ＋型半導体層４１は、単一の光検出素子でのガードリング、または光検出素子アレイでのチャンネルストッパとなる不純物半導体層である。
【００３８】
Ｎ型Ｓｉ基板２１の表面上には、ＳｉＯ２からなる絶縁層５１が形成されている。この絶縁層５１には、Ｐ＋型半導体層３１に臨む所定位置に、スルーホール５１ａが設けられている。また、絶縁層５１上には、スルーホール５１ａを介してＰ＋型半導体層３１と電気的に接続されたアノード電極３１ａが形成されている。また、Ｎ＋型Ｓｉ基板１１の基板２１とは反対側の面上には、Ｎ＋型Ｓｉ基板１１と電気的に接続されたカソード電極１１ａが全面に形成されている。これらの電極１１ａ、３１ａには、例えばＡｌなどの金属が用いられる。
【００３９】
低比抵抗のＮ＋型Ｓｉ基板１１としては、Ａｓドープで比抵抗０．００１〜０．００４ΩｃｍのＣＺ−Ｓｉ（１００）基板を用いることができる。あるいは、Ｓｂドープで比抵抗０．００８〜０．０１８ΩｃｍのＣＺ−Ｓｉ（１００）基板を用いることができる。また、Ｎ＋型Ｓｉ基板１１の厚さｔは、任意に設定できる。
【００４０】
高比抵抗のＮ型Ｓｉ基板２１としては、Ｐドープで比抵抗４０００〜８０００ΩｃｍのＦＺ−Ｓｉ（１１１）基板を用いることができる。あるいは、比抵抗を１０００Ωｃｍ、５００Ωｃｍ等としても良い。また、Ｎ型Ｓｉ基板２１の厚さｔは、ｔ＝１０μｍ、１００μｍ、３００μｍ、５００μｍなどの所定の厚さに設定される。
【００４１】
図１０は、フォトダイオードの第２実施例の構成を示す側面断面図である。本実施例によるフォトダイオード１Ｂは、Ｐ／Ｐ＋貼合基板を用いたＰＩＮフォトダイオードである。
【００４２】
フォトダイオード１Ｂは、Ｐ＋型Ｓｉ（１００）基板１２と、Ｓｉ基板１２上に貼り合わされたＰ型Ｓｉ（１１１）基板２２と、Ｓｉ基板２２の表面側に形成されたＮ＋型半導体層３２とを備える。また、Ｐ型Ｓｉ基板２２の表面側でＮ＋型半導体層３２を囲む周縁部には、Ｓｉ基板２２内の所定の深さまで達し、ガードリングまたはチャンネルストッパとして機能するＰ＋型半導体層４２が設けられている。
【００４３】
Ｐ型Ｓｉ基板２２の表面上には、絶縁層５２が形成されている。この絶縁層５２には、Ｎ＋型半導体層３２に臨む所定位置に、スルーホール５２ａが設けられている。また、絶縁層５２上には、スルーホール５２ａを介してＮ＋型半導体層３２と電気的に接続されたカソード電極３２ａが形成されている。また、Ｐ＋型Ｓｉ基板１２の基板２２とは反対側の面上には、Ｐ＋型Ｓｉ基板１２と電気的に接続されたアノード電極１２ａが全面に形成されている。
【００４４】
低比抵抗のＰ＋型Ｓｉ基板１２としては、Ｂドープで比抵抗０．００１〜０．００６ΩｃｍのＣＺ−Ｓｉ（１００）基板を用いることができる。また、Ｐ＋型Ｓｉ基板１２の厚さｔは、例えばｔ＝３１５μｍ程度の厚さに設定される。
【００４５】
高比抵抗のＰ型Ｓｉ基板２２としては、Ｂドープで比抵抗１０００〜１５００ΩｃｍのＦＺ−Ｓｉ（１１１）基板を用いることができる。また、Ｐ型Ｓｉ基板２２の厚さｔは、ｔ＝３０μｍ、５０μｍ、８０μｍ、１００μｍなどの所定の厚さに設定される。
【００４６】
図１１は、フォトダイオードの第３実施例の構成を示す側面断面図である。本実施例によるフォトダイオード１Ｃは、Ｐ／Ｎ＋貼合基板を用いたアバランシェフォトダイオードである。
【００４７】
フォトダイオード１Ｃは、Ｎ＋型Ｓｉ（１００）基板１３と、Ｓｉ基板１３上に貼り合わされたＰ型Ｓｉ（１１１）基板２３と、Ｓｉ基板２３の表面側に形成されたＰ＋型半導体層３３とを備える。また、Ｐ型Ｓｉ基板２３の表面側でＰ＋型半導体層３３を囲む周縁部には、Ｓｉ基板２３を貫通してＳｉ基板１３内の所定の深さまで達し、ガードリングまたはチャンネルストッパとして機能するＮ＋型半導体層４３が設けられている。
【００４８】
Ｐ型Ｓｉ基板２３の表面上には、絶縁層５３が形成されている。この絶縁層５３には、Ｐ＋型半導体層３３に臨む所定位置に、スルーホール５３ａが設けられている。また、絶縁層５３上には、スルーホール５３ａを介してＰ＋型半導体層３３と電気的に接続されたアノード電極３３ａが形成されている。また、Ｎ＋型Ｓｉ基板１３の基板２３とは反対側の面上には、Ｎ＋型Ｓｉ基板１３と電気的に接続されたカソード電極１３ａが全面に形成されている。
【００４９】
図１２は、フォトダイオードの第４実施例の構成を示す側面断面図である。本実施例によるフォトダイオード１Ｄは、Ｐ／Ｐ＋貼合基板を用いたアバランシェフォトダイオードである。
【００５０】
フォトダイオード１Ｄは、Ｐ＋型Ｓｉ（１００）基板１４と、Ｓｉ基板１４上に貼り合わされたＰ型Ｓｉ（１１１）基板２４と、Ｓｉ基板２４の表面側に形成されたＮ＋型半導体層３４と、Ｎ＋型半導体層３４のさらにＳｉ基板１４側に形成されたＰ＋型半導体層３５とを備える。また、Ｐ型Ｓｉ基板２４の表面側でＮ＋型半導体層３４を囲む周縁部には、Ｓｉ基板２４内の所定の深さまで達し、ガードリングまたはチャンネルストッパとして機能するＰ＋型半導体層４４が設けられている。
【００５１】
Ｐ型Ｓｉ基板２４の表面上には、絶縁層５４が形成されている。この絶縁層５４には、Ｎ＋型半導体層３４に臨む所定位置に、スルーホール５４ａが設けられている。また、絶縁層５４上には、スルーホール５４ａを介してＮ＋型半導体層３４と電気的に接続されたカソード電極３４ａが形成されている。また、Ｐ＋型Ｓｉ基板１４の基板２４とは反対側の面上には、Ｐ＋型Ｓｉ基板１４と電気的に接続されたアノード電極１４ａが全面に形成されている。
【００５２】
本発明による半導体光検出素子の具体的な構成としては、例えば、これらの図９〜図１２に例示した構成を用いることができる。また、これら以外にも様々な構成とすることが可能である。
【００５３】
【発明の効果】
本発明による光検出素子は、以上詳細に説明したように、次のような効果を得る。すなわち、低比抵抗の第１半導体基板と、第１半導体基板とは面方位が異なる高比抵抗の第２半導体基板とを貼り合わせた構造によれば、半導体基板の貼り合わせ界面の平坦度が良好な貼合基板が得られる。そして、このような貼合基板を用いて光検出素子を構成することにより、応答速度の高速化が可能であり、かつ、逆バイアス電圧を上げたときの暗電流の増大が抑制される半導体光検出素子が実現される。
【図面の簡単な説明】
【図１】光検出素子の一実施形態の構成を概略的に示す側面断面図である。
【図２】図１に示した光検出素子でのＳｉ基板の貼り合わせ界面を示すＴＥＭ写真である。
【図３】従来の光検出素子でのＳｉ基板の貼り合わせ界面を示すＴＥＭ写真である。
【図４】光検出素子に発生する暗電流の逆バイアス電圧依存性を示すグラフである。
【図５】Ｓｉ（１１１）（１００）貼合基板を用いた光検出素子での暗電流特性を示すグラフである。
【図６】Ｓｉ（１００）拡散基板を用いた光検出素子での暗電流特性を示すグラフである。
【図７】Ｓｉ（１１１）（１１１）貼合基板を用いた光検出素子での暗電流特性を示すグラフである。
【図８】Ｓｉ（１００）（１００）貼合基板を用いた光検出素子での暗電流特性を示すグラフである。
【図９】フォトダイオードの第１実施例の構成を示す側面断面図である。
【図１０】フォトダイオードの第２実施例の構成を示す側面断面図である。
【図１１】フォトダイオードの第３実施例の構成を示す側面断面図である。
【図１２】フォトダイオードの第４実施例の構成を示す側面断面図である。
【符号の説明】
１０…Ｎ＋型低比抵抗Ｓｉ（１００）基板、２０…Ｎ−型高比抵抗Ｓｉ（１１１）基板、３０…Ｐ型半導体層、１１…Ｎ＋型低比抵抗Ｓｉ（１００）基板、１１ａ…カソード電極、２１…Ｎ型高比抵抗Ｓｉ（１１１）基板、３１…Ｐ＋型半導体層、３１ａ…アノード電極、４１…Ｎ＋型半導体層、５１…絶縁層、５１ａ…スルーホール、１２…Ｐ＋型低比抵抗Ｓｉ（１００）基板、１２ａ…アノード電極、２２…Ｐ型高比抵抗Ｓｉ（１１１）基板、３２…Ｎ＋型半導体層、３２ａ…カソード電極、４２…Ｐ＋型半導体層、５２…絶縁層、５２ａ…スルーホール、１３…Ｎ＋型低比抵抗Ｓｉ（１００）基板、１３ａ…カソード電極、２３…Ｐ型高比抵抗Ｓｉ（１１１）基板、３３…Ｐ＋型半導体層、３３ａ…アノード電極、４３…Ｎ＋型半導体層、５３…絶縁層、５３ａ…スルーホール、１４…Ｐ＋型低比抵抗Ｓｉ（１００）基板、１４ａ…アノード電極、２４…Ｐ型高比抵抗Ｓｉ（１１１）基板、３４…Ｎ＋型半導体層、３４ａ…カソード電極、３５…Ｐ＋型半導体層、４４…Ｐ＋型半導体層、５４…絶縁層、５４ａ…スルーホール。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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