(57)【要約】【課題】ベアチップのフリップチップ搭載が可能であり、然も従来よりも小型の積層モジュールを提供する。【解決手段】本発明の積層モジュールは、第１積層基板１と第２積層基板２とを接合して構成され、第１積層基板１の表面には、キャビティ１１が凹設されると共に、該キャビティ１１を包囲して、封止パターン６が形成されている。一方、第２積層基板２の裏面には、ベアチップ４がフリップチップ搭載されている。又、第２積層基板２の裏面には、第１積層基板１の封止パターン６と対応する位置に、封止パターン６１が形成されている。第１積層基板１と第２積層基板２とは、封止パターン６、６１どうしが半田接合されて、一体化されている。【選択図】　　　図１
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【特許請求の範囲】
【請求項１】
積層構造を有して回路パターンが内蔵されると共に表面にキャビティが凹設された第１基板と、第１基板の表面に接合された第２基板とを具え、第２基板の第１基板との対向面には、チップ部品が搭載され、該チップ部品は第１基板のキャビティに収容されている積層モジュール。
【請求項２】
第２基板は積層構造を有して回路パターンが内蔵されている請求項１に記載の積層モジュール。
【請求項３】
第１基板と第２基板の対向面にはそれぞれ、前記キャビティを包囲する封止パターンが形成され、両基板の封止パターンが互いに接合されて、前記キャビティが封止されている請求項２に記載の積層モジュール。
【請求項４】
第１基板と第２基板の対向面にはそれぞれ、信号端子が設けられ、両基板の信号端子が互いに接触することによって、両基板が互いに電気的に接続されている請求項３に記載の積層モジュール。
【請求項５】
第１基板と第２基板にはそれぞれ信号端子が内蔵され、両基板の信号端子が互いに対向して、両信号端子の電界的若しくは磁界的な結合によって、両基板が互いに電気的に接続されている請求項３に記載の積層モジュール。
【請求項６】
両基板の対向面間には、両基板の互いに接触する封止パターンと信号端子との間に、絶縁性樹脂層が形成されている請求項４に記載の積層モジュール。
【請求項７】
両基板の対向面間には、両基板の互いに対向する信号端子の間に、絶縁性樹脂層が介在している請求項５に記載の積層モジュール。
【請求項８】
第１基板と第２基板の対向面にはそれぞれ、信号端子が設けられ、該信号端子の表面を覆うと共に該信号端子と封止パターンとの間に介在する絶縁性樹脂層が形成され、両基板の信号端子が絶縁性樹脂層を介して互いに対向し、両信号端子の電界的若しくは磁界的な結合によって、両基板が互いに電気的に接続されている請求項３に記載の積層モジュール。
【請求項９】
外側に露出する第１基板と第２基板の表面にはそれぞれ、信号端子が設けられ、両基板の信号端子がワイヤーにより互いに連結されて、両基板が互いに電気的に接続されている請求項３に記載の積層モジュール。
【請求項１０】
第１基板と第２基板の同一方向に露出する面に跨って、チップ部品が搭載され、該チップ部品の一対の端子が両基板に設けられた端子部にそれぞれ接合されて、両基板が互いに電気的に接続されている請求項３に記載の積層モジュール。
【請求項１１】
第１基板と第２基板の内、少なくとも何れか一方の基板には、他方の基板とは反対側に露出する面に、１或いは複数の電子部品が搭載されている請求項１乃至請求項１０の何れかに記載の積層モジュール。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、携帯電話機などの電子機器に装備される電子部品としての積層モジュールに関するものである。
【０００２】
【従来の技術】
従来、携帯電話機などの小型の電子機器においては、複数の回路素子を１チップの積層モジュールに集積化して、該積層モジュールを回路基板上に実装することが行なわれている。
積層モジュールにおいては、図１３に示す如く、複数のセラミックス層が積層されて積層基板（９）が構成され、該積層基板（９）中に、コンデンサやインダクターを構成すべき内蔵回路パターン（５４）を作り込み、積層基板（９）の表面には、基板中に作り込むことが出来ない大型パッケージ部品（３４）や小型部品（３５）を実装する（非特許文献１参照）。
【０００３】
しかしながら、近年、携帯電話機などの電子機器の小型化に伴って、積層モジュールに対する小型化の要求が高まっており、この様な要求に応じて、図１４に示す如く、大型パッケージ部品に内蔵されていたベアチップ（４１）を積層基板（９）に埋め込んだ積層モジュールが開発されている。
【０００４】
該積層モジュールにおいては、積層基板（９）の表面に第１キャビティ部（９２）及び第２キャビティ部（９３）からなる段付きのキャビティ（９１）が凹設されており、第１キャビティ部（９２）の底面にベアチップ（４１）が設置されると共に、第２キャビティ部（９３）の底面には、複数の信号端子（９５）が設けられており、ベアチップ（４）と信号端子（９５）（９５）とがワイヤー（９６）によって互いに接続されている。
積層基板（９）の表面には、キャビティ（９１）を包囲して、金などからなる封止パターン（９４）が形成されており、該封止パターン（９４）にリッド（９７）の外周部を半田によって接合することにより、キャビティ（９１）を気密状態に封止している。又、積層基板（９）の表面には、小型部品（３６）が実装されている。
【０００５】
しかしながら、図１４に示す積層モジュールにおいては、リッド（９７）が積層基板（９）の表面を大きく覆うために、実装面積が減少するばかりでなく、段付きのキャビティ（９１）が積層基板（９）内で大きなスペースを占めるため、内蔵回路パターン（５４）を形成するためのスペースが減少する問題があった。
【０００６】
そこで、図１５に示す如く、積層基板（９）のキャビティ（９１）にベアチップ（４１）を設置し、該ベアチップ（４１）を端子（９８）（９８）に直接にフリップチップ搭載することが考えられる。該構造によれば、キャビティ（９１）を段付き形状とする必要がないため、リッド（９７）の小型化、キャビティ（９１）の小容積化を図ることが出来る。
【０００７】
【特許文献１】
特許第３０４８５９２号公報
【特許文献２】
特許第３０６７６１２号公報
【非特許文献１】
「日経エレクトロニクス」１９９９年７月２６日（ｎｏ．７４８）、ｐ．１４０−１５２
【０００８】
【発明が解決しようとする課題】
ところが、図１５に示す積層モジュールにおいては、キャビティ（９１）の底面を精度の高い平面に仕上げることが困難であるために、ベアチップ（４１）のフリップチップ搭載が困難である問題があった。
【０００９】
そこで本発明の目的は、上記の問題を一挙に解決して、ベアチップのフリップチップ搭載が可能であり、然も従来よりも小型の積層モジュールを提供することである。
【００１０】
【課題を解決する為の手段】
本発明に係る積層モジュールは、積層構造を有して回路パターンが内蔵されると共に表面にキャビティが凹設された第１基板と、第１基板の表面に接合された第２基板とを具え、第２基板の第１基板との対向面には、チップ部品が搭載され、該チップ部品は第１基板のキャビティに収容されている。
【００１１】
具体的構成において、第２基板は積層構造を有して回路パターンが内蔵されている。
又、第１基板と第２基板の内、少なくとも何れか一方の基板には、他方の基板とは反対側に露出する面に、１或いは複数の電子部品が搭載されている。
【００１２】
上記本発明の積層モジュールにおいては、第２基板の第１基板との対向面が平面に形成されており、該対向面にチップ部品が搭載されているので、該対向面を高い平面度に仕上げることは容易であり、これによってチップ部品のフリップチップ搭載が可能となる。
【００１３】
具体的構成において、第１基板と第２基板の対向面にはそれぞれ、前記キャビティを包囲する封止パターンが形成され、両基板の封止パターンが互いに接合されて、前記キャビティが封止されている。
これによって、キャビティ内は外部雰囲気と完全に遮断されるので、チップ部品をベアチップとした場合の外部雰囲気によるチップの劣化が防止される。
【００１４】
又、具体的構成において、第１基板と第２基板の対向面にはそれぞれ、信号端子が設けられ、両基板の信号端子が互いに接触することによって、両基板が互いに電気的に接続されている。
ここで、両基板の対向面間には、両基板の互いに接触する封止パターンと信号端子との間に、絶縁性樹脂層が形成されている。これによって、封止パターンと信号端子の間の短絡が防止される。
【００１５】
或いは、第１基板と第２基板にはそれぞれ信号端子が内蔵され、両基板の信号端子が互いに対向して、両信号端子の電界的若しくは磁界的な結合によって、両基板が互いに電気的に接続されている。
ここで、両基板の対向面間には、両基板の互いに対向する信号端子の間に、絶縁性樹脂層が介在している。これによって、封止パターンどうしを半田接合する場合の半田の拡がりが防止され、この結果、信号端子どうしの電界的若しくは磁界的な結合が確保される。
【００１６】
又、具体的構成において、第１基板と第２基板の対向面にはそれぞれ、信号端子が設けられ、該信号端子の表面を覆うと共に該信号端子と封止パターンとの間に介在する絶縁性樹脂層が形成され、両基板の信号端子が絶縁性樹脂層を介して互いに対向し、両信号端子の電界的若しくは磁界的な結合によって、両基板が互いに電気的に接続されている。
これによって、封止パターンどうしを半田接合する場合の半田の拡がりが防止され、この結果、信号端子どうしの電界的若しくは磁界的な結合が確保されると共に、封止パターンと信号端子の間の短絡が防止される。
【００１７】
又、具体的構成において、外側に露出する第１基板と第２基板の表面にはそれぞれ、信号端子が設けられ、両基板の信号端子がワイヤーにより互いに連結されて、両基板が互いに電気的に接続されている。
或いは、第１基板と第２基板の同一方向に露出する面に跨って、チップ部品が搭載され、該チップ部品の一対の端子が両基板に設けられた端子部にそれぞれ接合されて、両基板が互いに電気的に接続されている。
【００１８】
【発明の効果】
本発明に係る積層モジュールによれば、第２基板の平坦な面にチップ部品が搭載されているので、該チップ部品のフリップチップ搭載が可能であると共に、第１基板のキャビティを段付きに形成する必要がないので、従来の積層モジュールよりも小型化が可能である。
【００１９】
【発明の実施の形態】
以下、本発明の実施の形態につき、図面に沿って具体的に説明する。
図１及び図２に示す本発明の積層モジュールは、複数のセラミックス層からなる第１積層基板（１）と、複数のセラミックス層からなる第２積層基板（２）とを接合して構成され、両基板（１）（２）中に、コンデンサやインダクター等を構成すべき内蔵回路パターン（５）（５１）が作り込まれている。
【００２０】
第１積層基板（１）の表面には、段差部を有しないキャビティ（１１）が凹設されると共に、該キャビティ（１１）を包囲して、表面に金メッキを施した封止パターン（６）が形成されている。又、第１積層基板（１）の表面には、内蔵回路パターン（５）に繋がる信号端子（７）が形成されている。
【００２１】
一方、第２積層基板（２）の第１積層基板（１）との対向面（裏面）には、ベアチップ（４）がフリップチップ搭載され、表面には、複数の小型部品（３）が実装されている。又、第２積層基板（２）の裏面には、第１積層基板（１）の封止パターン（６）と対応する位置に、表面に金メッキを施した封止パターン（６１）が形成されている。更に、第２積層基板（２）の裏面には、第１積層基板（１）の信号端子（７）と対向する位置に、内蔵回路パターン（５１）に繋がる信号端子（７１）が形成されている。
又、第２積層基板（２）の表面には、複数の小型部品（３）が実装されている。
【００２２】
上記第１積層基板（１）と第２積層基板（２）とを図１の如く互いに対向せしめ、封止パターン（６）（６１）どうし並びに信号端子（７）（７１）どうしを半田によって接合することにより、積層モジュールが組み立てられる。この結果、キャビティ（１１）が気密状態に封止され、該キャビティ（１１）内に、第２積層基板（２）のベアチップ（４）が収容されることになる。又、第１積層基板（１）の信号端子（７）と第２積層基板（２）の信号端子（７１）とが互いに接続されて、第１積層基板（１）と第２積層基板（２）とが電気的に接続されることになる。
【００２３】
上記積層モジュールにおいては、平板状を呈する第２積層基板（２）の裏面にベアチップ（４）が搭載されており、該裏面は高い平面度を有しているので、ベアチップ（４）をフリップチップ搭載することに問題はない。
又、該ベアチップ（４）は、キャビティ（１１）内に収容されて、外部雰囲気に晒されることはないので、長期間に亘って高い信頼性を維持する。
【００２４】
又、上記積層モジュールにおいては、第２積層基板（２）の全表面を小型部品（３）の実装に利用することが出来るので、広い実装面積を確保することが出来る。
更に、第１積層基板（１）には、段差部のないキャビティ（１１）が凹設されているので、キャビティ（１１）の容積を必要最小限の大きさとすることが出来、これによって、第１積層基板（１）内には内蔵回路パターン（５）を形成するための大きなスペースを確保することが出来る。
【００２５】
図３及び図４に示す積層モジュールは、基本的には図１及び図２に示す積層モジュールと同一構造であるが、第１積層基板（１）と第２積層基板（２）の間の電気的接続の構造が異なっている。
即ち、第１積層基板（１）には内蔵回路パターン（５）に繋がる信号端子（５２）が内蔵されると共に、第２積層基板（２）には内蔵回路パターン（５１）に繋がる信号端子（５３）が内蔵されており、両信号端子（５２）（５３）が互いに対向して、両信号端子（５２）（５３）の電界的若しくは磁界的な結合により、コンデンサ若しくはトランスが構成されて、両基板（１）（２）が互いに電気的に接続されている。
【００２６】
図５及び図６に示す積層モジュールは、図１及び図２に示す積層モジュールと同一構造を有し、更に図５及び図６に示す如く、第１積層基板（１）の表面には、信号端子（７）と封止パターン（６）の間にレジスト層（８）が形成され、第２積層基板（２）の裏面には、信号端子（７１）と封止パターン（６１）の間にレジスト層（８１）が形成されている。
これによって、信号端子（７）（７１）と封止パターン（６）（６１）の間の短絡が防止される。
【００２７】
図７及び図８に示す積層モジュールは、図３及び図４に示す積層モジュールと同一構造を有し、更に図７及び図８に示す如く、第１積層基板（１）の表面には、信号端子（５２）と対応する位置にレジスト層（８２）が形成されると共に、第２積層基板（２）の裏面には、信号端子（５３）と対応する位置にレジスト層（８３）が形成されている。
従って、両基板（１）（２）の互いに対向する信号端子（５２）（５３）の間に、レジスト層（８２）（８３）が介在することとなって、封止パターン（６）（６１）どうしを半田接合する際に半田が信号端子（５２）（５３）の間に拡がることが防止され、この結果、信号端子（５２）（５３）どうしの電気的な結合が遮られることはない。
【００２８】
図９及び図１０に示す積層モジュールにおいては、第１積層基板（１）の表面と第２積層基板（２）の裏面に、互いに対向する信号端子（７）（７１）が設けられている。そして、第１積層基板（１）の信号端子（７）と封止パターン（６）の間にレジスト層（８）が形成されると共に、信号端子（７）を覆ってレジスト層（８４）が形成されている。又、第２積層基板（２）の信号端子（７１）と封止パターン（６１）の間にレジスト層（８１）が形成されると共に、信号端子（７１）を覆ってレジスト層（８５）が形成されている。
該積層モジュールにおいては、両基板（１）（２）の信号端子（７）（７１）がレジスト層（８４）（８５）を介して互いに対向し、両信号端子（７）（７１）の電界的若しくは磁界的な結合により、コンデンサ若しくはトランスが構成されて、両基板（１）（２）が互いに電気的に接続されている。
【００２９】
該積層モジュールによれば、封止パターン（６）（６１）どうしを半田接合する場合に半田が信号端子（７）（７１）の間に拡がることが防止され、この結果、信号端子（７）（７１）どうしの電気的な結合が遮られることが防止されると共に、信号端子（７）（７１）と封止パターン（６）（６１）の間の短絡が防止される。
【００３０】
図１１に示す積層モジュールにおいては、第１積層基板（１）の表面に信号端子（７４）が設けられると共に、第２積層基板（２）の表面に信号端子（７５）が設けられ、両信号端子（７４）（７５）がワイヤー（７６）により互いに連結されて、両基板（１）（２）が互いに電気的に接続されている。
【００３１】
更に図１２に示す積層モジュールにおいては、第１積層基板（１）の表面と第２積層基板（２）の表面とが同一面に揃えられ、両表面に跨って、小型部品（３１）が搭載され、該小型部品（３１）の一対の端子（３２）（３３）が、両基板（１）（２）上のパッドにそれぞれ接合されて、両基板（１）（２）が互いに電気的に接続されている。
【００３２】
上記の何れの積層モジュールにおいても、第１積層基板（１）のキャビティ（１１）を段付きに形成する必要がなく、然もキャビティ（１１）は第２積層基板（２）によって覆われ、該第２積層基板（２）の表面に複数の電子部品を搭載することが出来るので、従来の積層モジュールよりも大幅な小型化が可能である。
【図面の簡単な説明】
【図１】本発明に係る積層モジュールの断面図である。
【図２】該積層モジュールを分解して示す断面図である。
【図３】本発明に係る他の積層モジュールの断面図である。
【図４】該積層モジュールを分解して示す断面図である。
【図５】本発明に係る更に他の積層モジュールの断面図である。
【図６】該積層モジュールを分解して示す断面図である。
【図７】本発明に係る更に他の積層モジュールの断面図である。
【図８】該積層モジュールを分解して示す断面図である。
【図９】本発明に係る更に他の積層モジュールの断面図である。
【図１０】該積層モジュールを分解して示す断面図である。
【図１１】本発明に係る更に他の積層モジュールの断面図である。
【図１２】本発明に係る更に他の積層モジュールの断面図である。
【図１３】従来の積層モジュールの断面図である。
【図１４】従来の他の積層モジュールを分解して示す断面図である。
【図１５】従来の更に他の積層モジュールを分解して示す断面図である。
【符号の説明】
（１）　第１積層基板
（１１）　キャビティ
（２）　第２積層基板
（３）　小型部品
（３１）　小型部品
（４）　ベアチップ
（５）　内蔵回路パターン
（５１）　内蔵回路パターン
（５２）　信号端子
（５３）　信号端子
（６）　封止パターン
（６１）　封止パターン
（７）　信号端子
（７１）　信号端子
（７６）　ワイヤー
（８）　レジスト層
（８１）　レジスト層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2004128192.tif 000009
【図８】
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【図９】
2004128192.tif 000011
【図１０】
2004128192.tif 000012
【図１１】
2004128192.tif 000013
【図１２】
2004128192.tif 000014
【図１３】
2004128192.tif 000015
【図１４】
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【図１５】
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