(57)【要約】【課題】デジタル回路部の貫通電流により、チャンネル電位が過渡的に接地電位よりも低い、あるいは電源電位よりも高い電位になる場合でも、同一半導体基板（半導体チップ）に配置されているアナログ回路部の回路特性が劣化することを防止し、しかもチップサイズを増大させることなく実現可能な半導体集積回路装置ならびにそれを備えたＣＣＤカメラを提供すること。【解決手段】同一半導体基板１の表面に形成されたデジタル回路部２とアナログ回路部３と、デジタル回路部２とアナログ回路部３との間に、トランジスタのゲートを構成するポリシリコンのダミーレイヤ４を配置する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
同一半導体基板（半導体チップ）の表面に形成されたデジタル回路部と、アナログ回路部と、前記デジタル回路部と前記アナログ回路部との間に配置された、トランジスタのゲートを構成するポリシリコンのダミーレイヤとを備えたことを特徴とする半導体集積回路装置。
【請求項２】
請求項１記載の半導体集積回路装置において、前記デジタル回路部と前記アナログ回路部との間にダミー領域を設け、前記ダミー領域に電源電位を印加したことを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、特にＣＣＤ（Ｃｈａｒｇｅ  Ｃｏｕｐｌｅｄ  Ｄｅｖｉｃｅｓ）エリアセンサー、ＣＣＤリニアセンサー、ＣＭＯＳセンサー、の駆動デジタル回路と前記センサーの出力信号をアナログ処理する回路ならびにそれらを具備した映像機器に関するものである。
【０００２】
【従来の技術】
ＣＭＯＳデジタル回路は、信号がＨｉｇｈからＬｏｗ、ＬｏｗからＨｉｇｈに切り替わる際、貫通電流が流れ、チャンネルの電位が過渡的に接地電位よりも低い、あるいは電源電位よりも高い電位になる場合があることが知られている。半導体集積回路にこのような現象が起こると、半導体集積回路内で寄生トランジスタが発生して寄生電流が流れる。同一半導体基板（半導体チップ）の表面に形成されたデジタル回路部とアナログ回路部とを接近して配置した場合、前記寄生電流の影響でアナログ回路部の回路特性の劣化を引き起こす。
【０００３】
図５、図６は係る従来の半導体集積回路装置を示す平面図とＡＡ線の断面図である。すなわち、同一半導体基板（半導体チップ）１の表面にデジタル回路部２とアナログ回路部３を接近して配置し、両者が隣り合わない側にＣＭＯＳトランジスタのゲートを構成するＰＳ（ポリシリコン）を形成する半導体製造工程中のエッチング処理時間を一定にするため、チップ上におけるＰＳ（ポリシリコン）面積率を一定にするべく配置するダミーのポリシリコンレイヤ４を配置する。デジタル回路部２はバックゲートを形成するＮ−ＷＥＬＬ領域６の中に存在する１組のＰ＋型チャンネル埋め込み層７とゲート電極のＰＳ（ポリシリコン）層８から構成される少なくとも１つ以上のＰ型ＭＯＳトランジスタと、バックゲートを形成するＰ−ＷＥＬＬ領域９の中に存在する１組のＮ＋型チャンネル埋め込み層１０とゲート電極のＰＳ（ポリシリコン）層１１から構成される少なくとも１つ以上のＮ型ＭＯＳトランジスタとから構成される。アナログ回路部３はバックゲートを形成するＮ−ＷＥＬＬ領域１２の中に存在する１組のＰ＋型チャンネル埋め込み層１３とゲート電極のＰＳ（ポリシリコン）層１４から構成される少なくとも１つ以上のＰ型ＭＯＳトランジスタと、バックゲートを形成するＰ−ＷＥＬＬ領域１５の中に存在する１組のＮ＋型チャンネル埋め込み層１６とゲート電極のＰＳ（ポリシリコン）層１７から構成される少なくとも１つ以上のＮ型ＭＯＳトランジスタとから構成される。
【０００４】
尚、そのほかの本発明に係る従来の技術に関する先行文献としては、下記記載の文献（特許文献１および２参照）がある。
【０００５】
【特許文献１】
特開昭５６−９８８３９号公報
【特許文献２】
特開平７−１３５２９９号公報
【０００６】
【発明が解決しようとする課題】
すると図６に示すように、基板１をベースとする寄生トランジスタ１８のエミッタとなるデジタル回路部２のバックゲートを形成するＮ−ＷＥＬＬ領域６と寄生トランジスタ１８のコレクタとなるアナログ回路部３のバックゲートを形成するＮ−ＷＥＬＬ領域１２との距離が比較的近く、その間の基板１の抵抗成分が小さいため、寄生トランジスタ１８の逆ｈＦＥが比較的大きくなり、アナログ回路部のバックゲートを形成するＮ−ＷＥＬＬ領域１２から引き込まれる寄生電流ｉｃが比較的大きくなる。この寄生電流ｉｃが大きくなるとアナログ回路部３のバックゲートを形成するＮ−ＷＥＬＬ領域１２の電位変動が比較的大きくなり、従って係るアナログ回路部３の回路特性の劣化が顕著となる問題を有する。
【０００７】
寄生トランジスタ１８の逆ｈＦＥの大きさは、デジタル回路部２とアナログ回路部３との距離で定められ、距離の大きいほうが基板１の抵抗成分により逆ｈＦＥが小さくなるので、寄生電流ｉｃも小さくなる。この寄生電流ｉｃが小さくなれば、アナログ回路部３のバックゲートを形成するＮ−ＷＥＬＬ領域１２の電位変動を小さくできるので、アナログ回路部３の回路特性の劣化も防止できる。そこで図７に示すようなデジタル回路部２とアナログ回路部３との距離を単純に大きくすることも考えられるが、それだけチップサイズを増大させる問題を有する。
【０００８】
本発明は、この様な問題を解決するもので、その目的とするところはデジタル回路部の貫通電流により、チャンネル電位が過渡的に接地電位よりも低い、あるいは電源電位よりも高い電位になる場合でも、同一半導体基板（半導体チップ）に配置されているアナログ回路部の回路特性が劣化することを防止し、しかもチップサイズを増大させることなく実現可能な半導体集積回路装置ならびにそれを備えたＣＣＤカメラを提供するものである。
【０００９】
【課題を解決するための手段】
上記課題を解決するために本発明は、ＣＭＯＳトランジスタのゲートを構成するＰＳ（ポリシリコン）を形成する半導体製造工程中のエッチング処理時間を一定にするため、チップ上におけるＰＳ（ポリシリコン）面積率を一定にするべく配置するダミーのポリシリコンレイヤを、ロジック回路部とアナログ回路部との間に配置することを特徴とする。
【００１０】
寄生トランジスタのエミッタとなるデジタル回路部のバックゲートを形成するＮ−ＷＥＬＬ領域と、寄生トランジスタのコレクタとなるアナログ回路部のバックゲートを形成するＮ−ＷＥＬＬ領域との距離が極めて遠くなるので、基板の抵抗成分が極めて大になり、寄生トランジスタの逆ｈＦＥが極めて小さくなる。従って、アナログ回路部のバックゲートから引き込まれる寄生電流が極めて小さく、あるいは皆無となる。
【００１１】
【発明の実施の形態】
本発明の一実施形態について図面を参照して説明する。
【００１２】
図１は本発明にかかる半導体集積回路装置を示すための平面図である。例としてＣＣＤエリアセンサーの駆動タイミングジェネレータ回路とアナログ前処理回路とを集積した回路装置を挙げる。同図においてＰ型半導体基板（半導体チップ）１の表面にはＣＣＤエリアセンサーの水平走査・垂直走査の駆動タイミング、水平駆動回路、またアナログ前処理用高速パルスタイミング等を司るデジタル回路部２と、ＣＣＤエリアセンサーから出力される映像信号からノイズを除去する回路、信号振幅を調整する回路、デジタルに変換するＡＤコンバータ回路等が搭載されるアナログ回路部３とが配置される。前記デジタル回路部２とアナログ回路部３との間にはＣＭＯＳトランジスタのゲートを構成するＰＳ（ポリシリコン）を形成する半導体製造工程中のエッチング処理時間を一定にするため、チップ上におけるＰＳ（ポリシリコン）面積率を一定にするべく配置するダミーのポリシリコンレイヤ４を配置する。図２は図１のＡＡ線断面図である。同図において、デジタル回路部２はバックゲートを形成するＮ−ＷＥＬＬ領域６の中に存在する１組のＰ＋型チャンネル埋め込み層７とゲート電極のＰＳ（ポリシリコン）層８から構成される少なくとも１つ以上のＰ型ＭＯＳトランジスタをアナログ回路部３から遠ざけるように配置したものと、バックゲートを形成するＰ−ＷＥＬＬ領域９の中に存在する１組のＮ＋型チャンネル埋め込み層１０とゲート電極のＰＳ（ポリシリコン）層１１から構成される少なくとも１つ以上のＮ型ＭＯＳトランジスタとから構成される。アナログ回路部３はバックゲートを形成するＮ−ＷＥＬＬ領域１２の中に存在する１組のＰ＋型チャンネル埋め込み層１３とゲート電極のＰＳ（ポリシリコン）層１４から構成される少なくとも１つ以上のＰ型ＭＯＳトランジスタをデジタル回路部２から遠ざけるように配置したものと、バックゲートを形成するＰ−ＷＥＬＬ領域１５の中に存在する１組のＮ＋型チャンネル埋め込み層１６とゲート電極のＰＳ（ポリシリコン）層１７から構成される少なくとも１つ以上のＮ型ＭＯＳトランジスタとから構成される。
【００１３】
以上の配置によれば、寄生トランジスタ１８のエミッタとなるデジタル回路部２におけるＰ型ＭＯＳトランジスタのバックゲートを形成するＮ−ＷＥＬＬ領域６と、寄生トランジスタ１８のコレクタとなるアナログ回路部３におけるＰ型ＭＯＳトランジスタのバックゲートを形成するＮ−ＷＥＬＬ領域１２との距離が極めて遠くなるので、基板の抵抗成分が極めて大になり、寄生トランジスタ１８の逆ｈＦＥが極めて小さくなる。従って、アナログ回路部３のバックゲートから引き込まれる寄生電流ｉｃが極めて小さく、あるいは皆無となり、アナログ回路部３におけるＰ型ＭＯＳトランジスタのバックゲートを形成するＮ−ＷＥＬＬ領域１２の電位変動が極めて小さくなるので、アナログ回路部３における回路特性の劣化を防止することができる。
【００１４】
また、図３の平面図と図３のＡＡ線断面図である図４とに示す別の実施形態として、ダミーのポリシリコンレイヤ４とアナログ回路部３との間に更にＮ−ＷＥＬＬのダミー領域５を配置し、このダミー領域５に電源電位２０を印加する。すると寄生トランジスタ１８のコレクタ電流の大部分をこのダミー領域５から供給する（図示ｉｄ）ことになり、かつデジタル回路部２とアナログ回路部３との距離が更に離れることになるので、アナログ回路部３のバックゲートから引き込まれる寄生電流ｉｃが更に小さくなり、アナログ回路部３におけるＰ型ＭＯＳトランジスタのバックゲートを形成するＮ−ＷＥＬＬ領域１２の電位変動も更に小さくなるので、アナログ回路部３における回路特性劣化の防止が更に強固なものになる。
【００１５】
【発明の効果】
以上説明したように本発明の半導体集積回路装置では、アナログ回路部３のバックゲートから引き込まれる寄生電流ｉｃが極めて小さく、あるいは皆無となり、アナログ回路部３におけるＰ型ＭＯＳトランジスタのバックゲートを形成するＮ−ＷＥＬＬ領域１２の電位変動が極めて小さくなるので、アナログ回路部３における回路特性の劣化を防止することができ、係るアナログ回路部の回路特性劣化に起因するＣＣＤカメラにおける画像劣化を防止することができる高性能な半導体集積回路装置を提供する効果を有する。
【００１６】
更に、面積率を一定にすべく配置するダミーのポリシリコンレイヤ４を半導体基板（半導体チップ）１上の他の領域に配置する必要が無くなるので、その分だけチップサイズを縮小でき、コストダウンを図れる効果を有する。
【図面の簡単な説明】
【図１】本発明の実施形態を示す平面図
【図２】本発明の実施形態を示す断面図
【図３】他の実施形態を示す平面図
【図４】他の実施形態を示す断面図
【図５】従来例を示す平面図
【図６】従来例を示す断面図
【図７】他の従来例を示す平面図
【符号の説明】
１  半導体基板（半導体チップ）
２  デジタル回路部
３  アナログ回路部
４  面積率を一定にすべく配置するダミーのポリシリコンレイヤ
５  Ｎ−ＷＥＬＬダミー領域
６  デジタル回路部におけるＰ型ＭＯＳトランジスタのバックゲートを形成するＮ−ＷＥＬＬ領域
７  デジタル回路部におけるＰ型ＭＯＳトランジスタのチャンネルを形成するＰ＋埋め込み層
８  デジタル回路部におけるＰ型ＭＯＳトランジスタのゲート電極ポリシリコン層
９  デジタル回路部におけるＮ型ＭＯＳトランジスタのバックゲートを形成するＰ−ＷＥＬＬ領域
１０  デジタル回路部におけるＮ型ＭＯＳトランジスタのチャンネルを形成するＮ＋埋め込み層
１１  デジタル回路部におけるＮ型ＭＯＳトランジスタのゲート電極ポリシリコン層
１２  アナログ回路部におけるＰ型ＭＯＳトランジスタのバックゲートを形成するＮ−ＷＥＬＬ領域
１３  アナログ回路部におけるＰ型ＭＯＳトランジスタのチャンネルを形成するＰ＋埋め込み層
１４  アナログ回路部におけるＰ型ＭＯＳトランジスタのゲート電極ポリシリコン層
１５  アナログ回路部におけるＮ型ＭＯＳトランジスタのバックゲートを形成するＰ−ＷＥＬＬ領域
１６  アナログ回路部におけるＮ型ＭＯＳトランジスタのチャンネルを形成するＮ＋埋め込み層
１７  アナログ回路部におけるＮ型ＭＯＳトランジスタのゲート電極ポリシリコン層
１８  寄生トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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