(57)【要約】【課題】ディジタル信号処理プロセッサ装置おいて、ビット演算をハードウェア的に行う機能を持たせることにより、ビット単位のデータ処理時間が短縮でき、且つデータ処理の効率化が図れるデータ変換回路を実現する。【解決手段】送信元アドレスに対応して読み出されたデータから、抽出ビット情報によって指定されたビット位置のみ有効にした第１データを生成し、宛先アドレスに対応して読み出されたデータにおいて、マスクビット情報によって指定されたビット位置に該第１データ中の有効にしたビットが付加された第２データを生成して宛先アドレスに格納する。【選択図】図１
2004164422.tif 000002
【特許請求の範囲】
【請求項１】
多種のタイミング信号を生成して各部に与えるカウンタ部と、
該送信元アドレス及び該宛先アドレス並びに抽出ビット情報及びマスクビット情報を生成するテーブル部と、
該送信元アドレス及び該宛先アドレスに対応してデータを読み出すメモリ部と、
該送信元アドレスに対応して該メモリ部から読み出されたデータから、該抽出ビット情報によって指定されたビット位置のみ有効にした第１データを生成し、該宛先アドレスに対応して該メモリ部から読み出されたデータにおいて、該マスクビット情報によって指定されたビット位置に該第１データ中の有効にしたビットが付加された第２データを生成して該メモリ部の該宛先アドレスに格納するビット転送処理部と、
を備えたことを特徴とするデータ変換回路。
【請求項２】
請求項１において、
外部メモリ部をさらに備え、該テーブル部が該外部メモリの書込用アドレスを発生し、該ビット転送処理部は、該第２データを該メモリ部に格納すると共に該外部メモリの該書込用アドレスにも格納することを特徴としたデータ変換回路。
【請求項３】
請求項１において、
該カウンタ部及び該テーブル部の代わりにディップスイッチを用いて、該送信元アドレス及び該宛先アドレス並びに該抽出ビット情報及び該マスクビット情報を設定することを特徴としたデータ変換回路。
【請求項４】
請求項１から３のいずれかに記載のデータ変換回路と、
該データ変換回路の機能を除去したディジタル信号処理回路と、
両回路の内、イネーブル信号により一方を選択するセレクタと、両回路の出力信号を入力して該データ変換回路の機能を除去する前のディジタル信号処理回路による処理データとして記憶するメモリと、
を備えたことを特徴とするＤＳＰ装置。
【請求項５】
請求項４において、
該セレクタの代わりに、調停回路を用いて、該ディジタル信号処理回路と該データ変換回路の監視を行い、両回路の択一的な動作を行わせることを特徴としたＤＳＰ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はデータ変換回路に関し、特にＡＴＭセル等のパケットの組立及び分解、データフォーマット変換、ビット結合等のビット演算処理を行うディジタル信号処理プロセッサ（以下、ＤＳＰ装置と称する。）に用いられるデータ変換回路に関するものである。
【０００２】
近年、ＤＳＰ装置に要求される演算処理の内容が複雑化して来ている。すなわち、或る信号処理を複数の入力データに対して同時に行う多重チャネル処理等により、ＤＳＰ装置が本来行うべきディジタル信号処理よりビット演算処理の負荷が大きくなって来ている。
【０００３】
従って、このようなＤＳＰ装置においてビット演算処理を行うためのデータ変換回路が必要になって来ている。
【０００４】
【従来の技術】
図２０及び図２１には、従来から知られているＤＳＰ装置におけるデータ変換回路（データ変換機能部）が示されており、特に図２０はその動作フローを示し、図２１はデータフローを示している。なお、これらの図において、符号Ｓ１〜Ｓ１３は互いに対応する部分を示している。
【０００５】
以下、各ステップについてそれぞれの動作を説明する。
ステップＳ１
まず、レジスタＲ１（図示せず）により送信元アドレスＳＡが設定される。
ステップＳ２
レジスタＲ１によって設定された送信元（ソース）アドレスＳＡを読出アドレスとして受けたメモリ４は、この送信元アドレスＳＡに対応するデータを読み出してアキュムレータＡ１へロードする。このときのデータを、図２１に示すように“０１０１０１０１”とする。
【０００６】
ステップＳ３
レジスタＲ３（図示せず）により抽出ビット情報の読出アドレスが設定される。
ステップＳ４
この抽出ビット情報の読出アドレスをレジスタＲ３から受けた抽出ビット情報ルックアップ（格納）テーブル３２は、このアドレスに対応する抽出ビット情報をアキュムレータＡ２にロードする。このときのデータを、図示のとおり“０００００１１０”とする。
【０００７】
ステップＳ５
アキュムレータＡ１のデータにおいて、アキュムレータＡ２が“１”となっているビット位置のみを有効にし、その他を無効“０”にしてアキュムレータＡ１にセーブ（上書）する。この結果、セーブされたデータは、図示のとおり“０００００１００”となる。
【０００８】
ステップＳ６
レジスタＲ２（図示せず）によって宛先アドレスＤＡが設定される。
ステップＳ７
レジスタＲ２から宛先アドレスＤＡが読出アドレスとしてメモリ４に与えられることにより、メモリ４からは、これに対応したデータが読み出されてアキュムレータＡ３へロードされる。このときのデータを、図示のとおり“１００１０１１０”とする。
【０００９】
ステップＳ８
レジスタＲ４（図示せず）によりマスクビット情報の読出アドレスが設定される。
ステップＳ９
レジスタＲ４によって設定された読出アドレスを受けたマスクビット情報ルックアップテーブル３４は、これに対応したデータを読み出してアキュムレータＡ４へロードする。このときのデータを、図示のとおり“１１００１１１１”とする。
【００１０】
ステップＳ１０
アキュムレータＡ３にロードされているデータにおいて、アキュムレータＡ４のデータが“０”となっているマスクビット位置のみ“０”として、アキュムレータＡ３へセーブする。この結果、アキュムレータＡ３のデータは、図示のとおり“１００００１１０”となる。
【００１１】
ステップＳ１１
アキュムレータＡ１におけるデータを、アキュムレータＡ４のデータが“０”となっているマスクビット位置に、ステップＳ５においてビット抽出したデータ“１０”が現れる（付加される）ようにアキュムレータＡ１のデータをアキュムレータＡ４のデータによってシフトしたデータをセーブする。この結果、アキュムレータＡ１にセーブされるデータは、図示のとおり“００１０００００”となる。
【００１２】
ステップＳ１２
アキュムレータＡ１とアキュムレータＡ３のデータの論理和（ＯＲ）を演算し、その結果をアキュムレータＡ３へセーブする。この結果、アキュムレータＡ３のデータは図示のとおり“１０１００１１０”となる。
【００１３】
ステップＳ１３
アキュムレータＡ３のデータを、メモリ４における書込アドレスである宛先アドレスＤＡへセーブする。
このようにして、送信元アドレスＳＡに対応してメモリから読み出されたデータの一部を、宛先アドレスＤＡに対応してメモリから読み出されたデータの所定位置に付加することによりビット転送処理を実現したデータ変換回路となっている。
【００１４】
【発明が解決しようとする課題】
図２２（１）には、上述した従来例におけるＤＳＰ装置の１フレーム処理時間内でディジタル信号処理が占める時間が示されている。
すなわち、一つのフレーム処理時間において、この従来技術においては、図２０及び図２１に示した動作によるビット演算は、図２０に示したようなファームウェア動作を順次直列的に実行して行かなければならないため、ビット演算処理に掛かる時間が長くなり、その分だけディジタル信号処理に費やす時間が短くなってしまうことを示している。
【００１５】
従って本発明は、ＤＳＰ装置において、ビット演算をハードウェア的に行う機能を持たせることにより、ビット単位のデータ処理時間が短縮でき、且つデータ処理の効率化が図れるデータ変換回路を実現することを目的とする。
【００１６】
【課題を解決するための手段】
［１］上記の目的を達成するため、本発明に係るデータ変換回路は、図１に概念的に示すように、多種のタイミング信号を生成して各部に与えるカウンタ部２と、該送信元アドレス及び該宛先アドレス並びに抽出ビット情報及びマスクビット情報を生成するテーブル部３と、送信元アドレス及び宛先アドレスに対応してデータを読み出すメモリ部４と、該送信元アドレスに対応して該メモリ部から読み出されたデータから、該抽出ビット情報によって指定されたビット位置のみ有効にした第１データを生成し、該宛先アドレスに対応して該メモリ部から読み出されたデータにおいて、該マスクビット情報によって指定されたビット位置に該第１データ中の有効にしたビットが付加された第２データを生成して該メモリ部の該宛先アドレスに格納するビット転送処理部５と、を備えたことを特徴としている。
【００１７】
すなわち、本発明に係るデータ変換回路１においては、カウンタ部２によって生成された多種のタイミング信号を入力し、これに基づいて送信元アドレス及び宛先アドレス並びに抽出ビット情報及びマスクビット情報をテーブル部３からメモリ部４に与える。
【００１８】
メモリ部４においては、送信元アドレス及び宛先アドレスに対応してそれぞれデータを読み出してビット転送処理部５に与える。ビット転送処理部５においては、送信元アドレスに対応してメモリ部４から読み出されたデータから、上記の抽出ビット情報によって指定されたビット位置のみ有効にした第１データを生成する。
【００１９】
そしてビット転送処理部５は、上記の宛先アドレスに対応してメモリ部４から読み出されたデータにおいて、上記のマスクビット情報によって指定されたビット位置に上記の第１データ中の有効にしたビットが挿入された第２データを生成する。そして、この第２データをメモリ部の宛先アドレスに格納している。
【００２０】
この結果、本発明では、送信元アドレスに対応して読み出されたデータから、抽出ビット情報によって指定されたビット位置のみデータを抽出し、このデータを、宛先アドレスに対応して読み出されたデータにおいてマスクビット情報によって指定されたビット位置に付加する処理を行うことができるので、図２０及び図２１に示した従来例のように、シフト動作とマスク動作と論理和動作とを順次行わなければならないビット演算処理に比べて時間を短縮することができる。
【００２１】
この結果、図２２（２）に示すように、１フレーム処理時間内のビット演算時間が短縮され、以ってディジタル信号処理に割くことのできる時間を増大させることが可能となる。
［２］上記の本発明において、図２に概念的に示すように、外部メモリ６をさらに備え、テーブル部３の書込用アドレスを発生し、該ビット転送処理部５は、該第２データをメモリ部４に格納すると共に外部メモリ６にも格納することができる。
【００２２】
すなわち、送信元アドレスより読み出したデータの所定ビットと、宛先アドレスより読み出したデータの所定ビットとを組み合わせたデータを外部のメモリ６に書き込むことにより、メモリ部４を中間バッファとして機能させ、外部メモリ６とは異なったアドレスのデータを書き換えることが可能となる。
【００２３】
［３］上記の本発明において、図３に概念的に示すように、該カウンタ部及び該テーブル部の代わりにディップスイッチ７を用いて、該送信元アドレス及び該宛先アドレス並びに該抽出ビット情報及び該マスクビット情報を設定することができる。
【００２４】
すなわち、上記のカウンタ部及びテーブル部の代わりにディップスイッチ（ＤＩＰ・Ｓ／Ｗ）７を用いることにより、メモリ部やテーブル部を必要とすることなく、メモリ部４に対して上記と同様に宛先アドレス及び送信元アドレス並びに抽出ビット情報及びマスクビット情報を設定して与えることが可能となる。
【００２５】
［４］上記の各データ変換回路を用いることにより、本発明では改良されたＤＳＰ装置を実現することができる。
すなわち、図４に概念的に示すように、上記のデータ変換回路１と、該データ変換回路１の機能を除去したディジタル信号処理回路９と、両回路１及び９の内、イネーブル信号により一方を選択するセレクタ８と、両回路１及び９の出力信号を入力して該データ変換回路１の機能を除去する前のディジタル信号処理回路による処理データとして記憶する共通メモリ４０と、を備えることができる。
【００２６】
すなわち、セレクタ８がイネーブル信号によりディジタル信号処理回路９と上記のデータ変換回路１とを切り替えて動作させることにより、データ変換回路１において行うビット演算処理時間が短縮される結果、データ変換回路１の処理部分を除いた構成を有するディジタル信号処理回路９に共通のメモリ６０上で割り当てられるディジタル信号処理時間は、図２２（２）に示したように増大することとなる。
【００２７】
［５］上記のＤＳＰ装置において、図５に概念的に示すように、該セレクタの代わりに、調停回路１１を用いて、該ディジタル信号処理回路と該データ変換回路の監視を行い、両回路の択一的な動作を行わせてもよい。
すなわち、セレクタの代わりに調停回路１１を用い、調停回路１１が常にディジタル信号処理回路９とデータ変換回路とを監視し、それぞれの機能を分担させて動作させ、且つ共通のメモリ６０にアクセスすることによって、図２２（２）に示したようなビット演算時間を短縮したディジタル信号処理が実現できることとなる。
【００２８】
［６］上記の本発明によるデータ変換回路において、該ビット転送処理部は、該第１データを生成するビット抽出部と、該宛先アドレスに対応して該メモリ部から読み出されたデータから、該マスクビット情報によって指定されたビット位置のみ無効にした第３データを生成するマスク部と、該マスク部との動作と同時に該第３データ中の無効にしたビット位置に該第１データ中の有効にしたビットが位置するように該第１データをシフトするシフト部と、該マスク部及び該シフト部の各出力データの論理和を取って該第２データを生成する多重部とで構成することができる。
【００２９】
［７］また、上記の本発明によるＤＳＰ装置において、該調停回路を用いずに、両回路間で動作の調停を行うことも可能である。
【００３０】
【発明の実施の形態】
図６は、図１に概念的に示した本発明［１］に係るデータ変換回路の一実施例を示したものである。この実施例においては、カウンタ部２は、ルックアップ数発生部２１と、カウンタ２２と、開始合図発生部２３と、タイミング生成部２４とで構成されており、カウンタ２２は、ルックアップ数発生部２１からのルックアップ数と開始合図発生部２３からの開始合図によってカウンタ２２の動作を開始させ、これによりタイミング生成部２４から図７に示すような多種のタイミング信号▲１▼〜▲６▼が発生される。
【００３１】
また、テーブル部３は、送信元アドレスルックアップテーブル３１と、抽出ビット情報ルックアップテーブル３２と、宛先アドレスルックアップテーブル３３と、マスクビット情報ルックアップテーブル３４とを含み、更にセレクタ（ＳＥＬ）３５を含んでいる。
【００３２】
そして、各ルックアップテーブル３１〜３４には、カウンタ２２からタイミング信号▲１▼が与えられ、ルックアップテーブル３１からの送信元アドレスＳＡと、宛先アドレスルックアップテーブル３３からの宛先アドレスＤＡとがセレクタ３５において、タイミング信号▲２▼によって選択されてメモリ部４を構成するメモリ４に与えられるようになっている。この場合のメモリ４はタイミング信号▲３▼によって読出／書込（Ｒ／Ｗ）動作が行われるようになっている。
【００３３】
更にビット転送処理部５は、メモリ４から読み出された送信元アドレスＳＡのデータをタイミング信号▲４▼によってラッチするラッチ回路５１と、このラッチ回路５１から出力された送信元アドレスＳＡとルックアップテーブル３２からの抽出ビット情報とによりビット抽出を行うビット抽出部５２と、ビット抽出部５２でビット抽出されたデータをルックアップテーブル３４からのマスクビット情報によってシフトするシフト部５３と、メモリ４から読み出された宛先アドレスＤＡのデータをタイミング信号▲５▼によってラッチするラッチ回路５４と、このラッチ回路５４から出力された宛先アドレスＤＡのデータをルックアップテーブル３４からのマスクビット情報によってマスクするマスク部５５と、シフト部５３によってシフトしたデータとマスク部５５によってマスクしたデータとを入力して論理和を取るＭＵＸ部５６と、このＭＵＸ部５６のデータをタイミング信号▲６▼によってメモリ４の宛先アドレスＤＡに格納（上書）するゲート５７とで構成している。
【００３４】
次にこのような本発明［１］の実施例の動作を図７に示すタイムチャートを参照して以下に説明する。
まず、カウンタ２２に対し、ルックアップ数発生部２１からカウンタ値（０〜ルックアップ数−１）がセットされ、開始合図発生部２３からの開始合図によりカウンタ値が出力されると同時に各種タイミング信号▲１▼〜▲６▼が発生される。
【００３５】
この内、タイミング信号▲１▼がルックアップテーブル３１〜３４に与えられるが、この内、ルックアップテーブル３１からは送信元アドレスＳＡがセレクタ３５に与えられ、ルックアップテーブル３３からは宛先アドレスＤＡがセレクタ３５に与えられると共に、ルックアップテーブル３２からは抽出ビット情報がビット抽出部５２に与えられ、ルックアップテーブル３４からはシフト部５３に対してマスクビット情報が与えられる。
【００３６】
そして、タイミング信号▲２▼がＬレベルのとき、送信元アドレスＳＡが選択されてメモリ４に与えられる。これにより、メモリ４からは送信元アドレスＳＡのデータが読み出されてラッチ回路５１に与えられる。なお、タイミング信号▲３▼は、メモリ４に対する読出／書込信号であり、Ｌレベルで書込、Ｈレベルで読出動作を行う。
【００３７】
ラッチ回路５１は、タイミング信号▲４▼がＨレベルになったとき、送信元アドレスＳＡのデータをビット抽出部５２に与える。このビット抽出部５２では、ルックアップテーブル３２から抽出ビット情報が与えられているので、図２１において説明したように、この抽出ビットが“１”となっているビット位置のみが有効なものとして抽出され、その他のデータを無効“０”としてシフト部５３に与えられる。
【００３８】
一方、タイミング信号▲２▼がＨレベルになると、今度はルックアップテーブル３３からの宛先アドレスＤＡが選択されてメモリ４に与えられるので、タイミング信号▲３▼により、宛先アドレスＤＡのデータが読み出されてラッチ回路５４に与えられる。ラッチ回路５４では、タイミング信号▲５▼を受けて、宛先アドレスＤＡのデータをマスク部５５に与える。
【００３９】
シフト部５３とマスク部５５はルックアップテーブル３４からマスクビット情報を同時に受けているので、シフト部５３では、図２１に示したように、ビット抽出部５２から出力された送信元アドレスＳＡにおいて、ルックアップテーブル３４からのマスクビット情報が“０”となっているビット位置において、ビット抽出部５２から出力されたデータにおけるビット抽出されたデータが挿入されるようにシフトを行う。
【００４０】
また、マスク部５５においては、やはりルックアップテーブル３４からのマスクビット情報により、このマスクビット情報が“０”となっているビット位置のみを“０”とし、その他のデータをそのまま出力するマスク動作をラッチ回路５４からの宛先アドレスＤＡのデータに対して行う。
【００４１】
そして、シフト部５３とマスク部５５の出力データをＭＵＸ部５６において論理和を取りゲート５７に与えると、ゲート５７はタイミング信号▲６▼がＬレベルになった状態で論理和データをメモリ４の宛先アドレスＤＡに格納する。
従って、この実施例によるビット転送処理部５においては、ビット抽出した後、マスク処理とシフト処理を同時に行うことができ、以って図２２（２）に示すようにビット演算処理時間を短縮することが可能となる。
【００４２】
図８は、図２に概念的に示した本発明［２］に係るデータ変換回路の一実施例を示したものである。この実施例と図６に示した本発明［１］の実施例との違いは、メモリ４の他に、外部メモリ６を設け、この外部メモリ６に対してカウンタ２２からのタイミング信号▲１▼によって宛先アドレスＤＡの書込アドレスを生成するアドレスルックアップテーブル３６をテーブル部３内に設け、ゲート５７からのデータをメモリ４を中間バッファとしてそのアドレスＩＡに格納すると共に、外部メモリ６においてはメモリ４のアドレスとは異なる宛先アドレスＤＡに格納する点である。
【００４３】
この実施例におけるタイムチャートが図９に示されており、上述したように、ゲート５７においてタイミング信号▲６▼がＬレベルになったときに発生される中間バッファアドレスのデータＩＡを上書きすると同時に、タイミング信号▲３▼による読出／書込信号のＬレベルによって示される書込タイミングによってルックアップテーブル３６が示す書込アドレスである宛先アドレスＤＡに書き込むようにしている。
【００４４】
このようにすることにより、ＤＳＰ装置内におけるメモリ４だけでなく、この装置の外部メモリ６においても宛先アドレスＤＡにデータを格納することができ、この格納アドレスを種々変更することが可能となる。
図１０は、図３に概念的に示した本発明［３］の一実施例を示したものである。この実施例では、図６に示した本発明［１］の実施例において、カウンタ部２及びテーブル部３を用いず、その代わりにディップスイッチ（ＤＩＰ・Ｓ／Ｗ）７を用いている点が異なっている。
【００４５】
このディップスイッチ７は、送信元アドレス設定用ディップスイッチ７１と、宛先アドレス設定用ディップスイッチ７２と、送信元アドレス抽出ビット情報用ディップスイッチ７３と、宛先アドレスマスクビット情報用ディップスイッチ７４とを含んでおり、ディップスイッチ７１による送信元アドレスとディップスイッチ７２による宛先アドレスは図６の実施例と同様にセレクタ３５に与えられ、ディップスイッチ７３による抽出ビット情報は図６の実施例と同様にビット抽出部５２に与えられ、更にディップスイッチ７４によるマスクビット情報はマスク部５５とシフト部５３とに与えられている。
【００４６】
図１１には、図１０に示した実施例の動作タイムチャートが示されており、タイミング信号▲２▼〜▲６▼はそれぞれ図６に示した実施例におけるタイミング信号▲２▼〜▲６▼と対応しており、図７においてタイミング信号▲１▼が不必要なため除かれていること以外は図７のタイムチャートと同様である。
【００４７】
図１２は、図４に概念的に示した本発明［４］の一実施例を示したものである。この実施例において、データ変換回路１は図６に示したデータ変換回路が用いられており、ディジタル信号処理回路９は、ＤＳＰ装置において、データ変換回路１の機能のみを除いた部分に対応する回路構成となっている。なお、データ変換回路１は、図８又は図１０に示したものでもよい。
【００４８】
このような実施例の動作タイムチャートが図１３に示されており、タイミング信号▲１▼〜▲６▼は上述したタイミング信号▲１▼〜▲６▼にそれぞれ対応しており、この実施例では新たに図示の如くタイミング信号▲７▼がイネーブル信号として用いられ、セレクタ８に与えられている。
【００４９】
すなわち、このイネーブル信号▲７▼がＨレベルのときにはディジタル信号処理を行うためディジタル信号処理回路９をイネーブル状態にし、イネーブル信号▲７▼がＬレベルの場合にはデータ変換回路１をイネーブル状態に選択する。
そして、ディジタル信号処理回路９が動作することによって生成されたデータと、データ変換回路１が動作して生成されたデータ（メモリ４の宛先アドレスＤＡに格納されたデータ。）とが共通のメモリ４０に選択的に格納されることとなる。
【００５０】
図１４は、図５に概念的に示した本発明［５］の一実施例を示したものである。この実施例では、図１２に示した実施例におけるセレクタ８の代わりに調停回路１１を用いている点が異なっており、この調停回路１１はディジタル信号処理回路９とデータ変換回路とを常に監視しその動作を切り替えるものである。
【００５１】
すなわち、図１５にその動作タイムチャートを示すように、調停回路１１から出力されるタイミング信号▲８▼は、Ｈレベルの場合にディジタル信号処理回路９を選択し、Ｌレベルの場合にデータ変換回路１を選択するように常にこれらの回路９及び１の動作を監視しており、ディジタル信号処理回路９の動作が終了した後にデータ変換回路１の動作を実行させるという調停動作を実現している。その他のタイミング信号▲１▼〜▲６▼及び動作は図１２の実施例と同様である。
【００５２】
図１６は、本発明の応用例（１）を示している。この応用例（１）は特に、図１２及び図１４に示した実施例を組み合わせて応用したものであり、これらの実施例において更に図８に示した実施例のように外部メモリ▲６▼を用いたものである。なお、シリアルデータ入出力部１２は、データのみから成るシリアル入力データを入出力するものである。
【００５３】
また、メモリ部４はメモリ４ａと設定情報ルックアップテーブル４ｂとで構成され、設定情報ルックアップテーブル４ｂは図８に示したルックアップテーブル３１〜３４を含むものであり、このテーブルフォーマットが図１７に示されている。
すなわち、例えば送信元アドレス１の場合には抽出ビット情報１を用い、シフト情報１とマスクビット情報１とにより宛先アドレス１のデータを変換させる組合せとなっており、これらの送信元アドレスと抽出ビット情報とシフト情報と宛先アドレスとマスクビット情報の組合せは順次実行されるようにテーブル４ｂに格納されている。
【００５４】
この応用例（１）の動作においては、絶えずディジタル信号処理回路９とデータ変換回路とがお互いの動作を監視している。従って、図１２に示したセレクタや図１４に示した調停回路１１は用いられていない。
この結果、例えばディジタル信号処理回路９が動作すべき状態の場合には、ディジタル信号処理回路９はシリアルデータ入出力部１２からのシリアル入力データを入力し、一定のディジタル信号処理を行った後にメモリ４ａに格納するか或いは必要に応じて外部メモリ６に格納する。
【００５５】
一方、ディジタル信号処理回路９が動作しない間、データ変換回路１は、メモリ４ａに予め格納したデータにおいて、テーブル４ｂに格納した設定情報、すなわち抽出ビット情報とシフト情報とマスクビット情報とをデータ変換回路１に与えることにより、データ変換回路１は上述した各実施例の動作を実行し、その結果、メモリ４ａにおける宛先アドレスＤＡにデータ変換したデータを格納すると共に、図８の実施例と同様に外部メモリ６にも格納する。
【００５６】
図１８は、本発明の応用例（２）を示したものである。この応用例では、図１６に示した応用例（１）とは異なり、ディジタル信号処理回路９とデータ変換回路１との動作調停を行うための調停回路１１を用いている。
また、メモリ部４においては設定情報ルックアップテーブルを持っておらず、外部メモリ６における設定領域６ｂ内に同様の設定情報を格納しているものである。
【００５７】
更に、外部メモリ６とメモリ部４とはディジタル信号処理回路９の処理の制御によりお互いにデータのやり取りが可能なように相互接続されている。
このような応用例（２）の動作においては、まず図１９に示すような一般によく知られたデータフォーマットのパケットが外部メモリ６に入力されると、この内のパケットを形成するデータ部分（ペイロード部分）は外部メモリ６のデータ領域６ａに格納され、それ以外のヘッダ情報はディジタル信号処理回路９の制御の元に内部のメモリ部４に格納される。
【００５８】
そして、ディジタル信号処理回路９が動作すべきであることを調停回路１１によって制御されたとき、入力パケットデータは一定のディジタル信号処理が施された後、そのデータをシリアルデータ入出力部１２に送り、内部に取り込む等の動作を行う。
【００５９】
逆に、シリアル入力データはシリアルデータ入出力部１２からディジタル信号処理回路９に送られ、ここで一定の処理が施された後、データ領域６ａに送られる。一方、データ変換回路１が動作すべきであることを調停回路１１が指示したとき、データ変換回路１は、予めメモリ部４に格納されているデータに対し、外部メモリ６の設定領域６ｂに格納されている図１７に示すような設定情報を用いてメモリ部４からデータを読み出し、上述した各実施例と同様のデータ変換処理を行った後、メモリ部４に書き込むと共に外部メモリ６のデータ領域６ａにも書き込む。
【００６０】
従ってこのようにデータ領域６ａに格納されたヘッダ情報は、既にデータ領域６ａに記憶されて待機しているデータと共にパケットを構成しパケット出力データになる。
（付記１）
多種のタイミング信号を生成して各部に与えるカウンタ部と、
該送信元アドレス及び該宛先アドレス並びに抽出ビット情報及びマスクビット情報を生成するテーブル部と、
該送信元アドレス及び該宛先アドレスに対応してデータを読み出すメモリ部と、
該送信元アドレスに対応して該メモリ部から読み出されたデータから、該抽出ビット情報によって指定されたビット位置のみ有効にした第１データを生成し、該宛先アドレスに対応して該メモリ部から読み出されたデータにおいて、該マスクビット情報によって指定されたビット位置に該第１データ中の有効にしたビットが付加された第２データを生成して該メモリ部の該宛先アドレスに格納するビット転送処理部と、
を備えたことを特徴とするデータ変換回路。
（付記２）付記１において、
外部メモリ部をさらに備え、該テーブル部が該外部メモリの書込用アドレスを発生し、該ビット転送処理部は、該第２データを該メモリ部に格納すると共に該外部メモリの該書込用アドレスにも格納することを特徴としたデータ変換回路。
（付記３）付記１において、
該カウンタ部及び該テーブル部の代わりにディップスイッチを用いて、該送信元アドレス及び該宛先アドレス並びに該抽出ビット情報及び該マスクビット情報を設定することを特徴としたデータ変換回路。
（付記４）付記１から３のいずれかに記載のデータ変換回路と、
該データ変換回路の機能を除去したディジタル信号処理回路と、
両回路の内、イネーブル信号により一方を選択するセレクタと、両回路の出力信号を入力して該データ変換回路の機能を除去する前のディジタル信号処理回路による処理データとして記憶するメモリと、
を備えたことを特徴とするＤＳＰ装置。
（付記５）付記４において、
該セレクタの代わりに、調停回路を用いて、該ディジタル信号処理回路と該データ変換回路の監視を行い、両回路の択一的な動作を行わせることを特徴としたＤＳＰ装置。
（付記６）付記１において、
該ビット転送処理部が、該第１データを生成するビット抽出部と、該宛先アドレスに対応して該メモリ部から読み出されたデータから、該マスクビット情報によって指定されたビット位置のみ無効にした第３データを生成するマスク部と、該マスク部の動作と同時に該第３データ中の無効にしたビット位置に該第１データ中の有効にしたビットが位置するように該第１データをシフトするシフト部と、該マスク部及び該シフト部の各出力データの論理和を取って該第２データを生成する多重部とで構成されていることを特徴としたデータ変換回路。
（付記７）付記５において、
該調停回路を用いずに、両回路間で動作の調停を行うことを特徴としたＤＳＰ装置。
【００６１】
【発明の効果】
以上説明したように本発明に係るデータ変換回路によれば、送信元アドレスに対応して読み出されたデータから、抽出ビット情報によって指定されたビット位置のみ有効にした第１データを生成し、宛先アドレスに対応して読み出されたデータにおいて、マスクビット情報によって指定されたビット位置に該第１データ中の有効にしたビットが付加された第２データを生成して宛先アドレスに格納するように構成したので、従来のように一連の直列的な動作ではなく、ビット演算処理動作を同時に行うことが可能となるので、図２２（２）に示したようなビット演算処理が短時間で済むこととなり、ビット単位のデータ処理を自動化することによりデータ転送処理の効率化が図られ、ＤＳＰ装置本来のディジタル信号処理を行う時間を多く確保することが可能となる。
【図面の簡単な説明】
【図１】本発明［１］に係るデータ変換回路を概念的に示したブロック図である。
【図２】本発明［２］に係るデータ変換回路を概念的に示したブロック図である。
【図３】本発明［３］に係るデータ変換回路を概念的に示したブロック図である。
【図４】本発明［４］に係るＤＳＰ装置を概念的に示したブロック図である。
【図５】本発明［５］に係るＤＳＰ装置を概念的に示したブロック図である。
【図６】本発明［１］に係るデータ変換回路の一実施例を示したブロック図である。
【図７】本発明［１］の実施例における動作タイムチャート図である。
【図８】本発明［２］に係るデータ変換回路の一実施例を示したブロック図である。
【図９】本発明［２］の実施例における動作タイムチャート図である。
【図１０】本発明［３］に係るデータ変換回路の一実施例を示したブロック図である。
【図１１】本発明［３］の実施例における動作タイムチャート図である。
【図１２】本発明［４］に係るＤＳＰ装置の一実施例を示したブロック図である。
【図１３】本発明［４］の実施例における動作タイムチャート図である。
【図１４】本発明［５］に係るＤＳＰ装置の一実施例を示したブロック図である。
【図１５】本発明［５］の実施例における動作タイムチャート図である。
【図１６】本発明の応用例（１）を示したブロック図である。
【図１７】本発明の応用例（１）で使用される設定情報ルックアップテーブルのフォーマットを示した図である。
【図１８】本発明の応用例（２）を示したブロック図である。
【図１９】図１８の応用例（２）で使用されるパケット入出力データのフォーマット図である。
【図２０】従来例の動作フローチャート図である。
【図２１】図２０に示したフローチャートをデータのフローとして示した図である。
【図２２】ディジタル信号処理時間を従来例と本発明において比較した図である。
【符号の説明】
１  データ変換回路
２  カウンタ部
３  テーブル部
４  メモリ部
５  ビット転送処理部
６  外部メモリ部
７  ディップスイッチ（ＤＩＰ・Ｓ／Ｗ）
８  セレクタ
９  ディジタル信号処理回路
１０  ディジタル信号処理プロセッサ（ＤＳＰ）装置
１１  調停回路
２２  カウンタ
３１〜３４，３６  ルックアップテーブル
３５  セレクタ（ＳＥＬ）
４０  メモリ
５１，５４  ラッチ回路
５２  ビット抽出部
５３  シフト部
５５  マスク部
５６  ＭＵＸ部
５７  ゲート
図中、同一符号は同一又は相当部分を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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