(57)【要約】【課題】トランジスタのしきい値のばらつきによる影響を回避でき、ＲＣ遅延素子を用いたレプリカ回路によって所望の遅延特性を実現できる半導体回路を提供する。【解決手段】導電層に形成された配線によってＲＣ遅延素子１０が構成され、入力信号Ｓｉｎのレベル変化に応じて、ＲＣ遅延素子１０からスロープ信号Ｓａ　，Ｓｂ　，Ｓｃ　及びＳｄ　が順次出力され、ＡＮＤゲート３１〜３４の一方の入力端子に入力され、ＡＮＤゲートの他方の入力端子に前段のＡＮＤゲートの出力信号が入力され、選択回路２０によってＡＮＤゲート３１〜３４の何れかの出力が選択されるので、ＲＣ遅延素子の入力信号Ｓｉｎが立ち上がったとき、ＡＮＤゲート３１〜３４の出力信号のレベル変化が順次に行われ、選択回路を構成するトランジスタのしきい値電圧のばらつきに影響されず、遅延時間が単調に増加遅延信号が得られる。【選択図】　　図１
2004048348.tif 000002
【特許請求の範囲】
【請求項１】
導電層に形成された配線によって構成され、入力信号に応じて順次第１と第２の信号を出力する遅延素子と、
上記遅延素子から出力される上記第１の信号を一方の端子に入力し、他方の入力端子に所定の論理レベルに保持されている信号を入力する第１の論理ゲートと、
上記遅延素子から出力される上記第２の信号を一方の入力端子に入力し、他方の入力端子に上記第１の論理ゲートの出力信号を入力する第２の論理ゲートと、
上記第１と第２の論理ゲートの何れかの出力を選択して出力する選択回路と
を有する半導体回路。
【請求項２】
上記選択回路は、ターゲットとなる半導体装置のクリティカルパスに応じて、上記第１と第２の論理ゲートの出力信号から何れか一つを選択する
請求項１記載の半導体回路。
【請求項３】
上記第１と第２の論理ゲートはＡＮＤゲートによって構成され、上記第１の論理ゲートの他方の入力端子にハイレベルの信号が入力される
請求項１記載の半導体回路。
【請求項４】
導電層に形成された配線によって構成され、入力信号に応じて複数の信号を順次出力する遅延素子と、
上記遅延素子から出力される上記複数の信号をそれぞれ一方の端子に入力する複数の論理ゲートと、
上記複数の論理ゲートの出力信号から何れか一つを選択して出力する選択回路とを有し、
上記遅延素子の出力信号を順次入力する複数の論理ゲートの他方の入力端子に、前段の論理ゲートの出力信号が入力される
半導体回路。
【請求項５】
上記遅延素子の最初の出力信号を一方の入力端子に入力する初段の論理ゲートの他方の入力端子に、所定の論理レベルの信号が入力される
請求項４記載の半導体回路。
【請求項６】
上記複数の論理ゲートはＡＮＤゲートによって構成されている
請求項４記載の半導体回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置内のクリティカルパスの遅延特性をモニタするためのレプリカ回路を含む半導体回路に関するものである。
【０００２】
【従来の技術】
近年、ＬＳＩ（Ｌａｒｇｅ　ｓｃａｌｅ　ｉｎｔｅｇｒａｔｅｄ　ｃｉｒｃｕｉｔ）などの半導体装置では、低消費電力化のために、電源電圧を下げる方法が一般的に用いられている。これは、ＬＳＩなどの半導体装置の消費電力が電源電圧の二乗に比例するからであり、消費電力を削減するためには、電源電圧を低減させるのが最も効果的であるからである。
【０００３】
このような観点から、ＬＳＩ内部にその遅延特性をモニタするレプリカ回路を設け、このレプリカ回路から得た遅延情報を基に最小限の供給電圧を決定する手法がある。
レプリカ回路は、モニタの対象となる半導体装置（以下、ターゲットと称する）のクリティカルパスの遅延特性を正確に再現することによって、当該レプリカ回路から得た遅延情報より、ターゲットのクリティカルパスの遅延特性を得ることができる。
【０００４】
通常のレプリカ回路は、ターゲットのクリティカルパスと同じ構成であり、同じ遅延特性を持つ論理ゲート回路、ＲＣ遅延回路またはこれらの組み合わせによって構成されている。
【０００５】
【発明が解決しようとする課題】
ところで、トランジスタの微細化が進むにつれて、個々のトランジスタの特性のばらつきが大きくなると、個々のトランジスタ及びトランジスタからなる論理ゲートの論理しきい値のばらつきも大きくなる。このため、上述した従来のレプリカ回路では、トランジスタのしきい値のばらつきによって、レプリカ回路が所望の遅延特性を得ることができなくなり、ターゲットのクリティカルパスの遅延特性を正確に再現することができなくなるという不利益がある。
【０００６】
図７は、ＲＣ遅延回路を含む一般的なレプリカ回路の一構成例を示している。図示のように、このレプリカ回路は、ＲＣ遅延素子１０とＲＣ遅延素子の出力信号を選択する選択回路２０によって構成されている。
【０００７】
ＲＣ遅延素子１０において、入力信号Ｓｉｎのレベル変化に応じて、ノードＮａ，Ｎｂ　，Ｎｃ　及びＮｄ　の信号レベルも変化する。ノードＮａ　，Ｎｂ　，Ｎｃ　及びＮｄ　から取り出した信号Ｓａ　，Ｓｂ　，Ｓｃ　及びＳｄ　が選択回路２０に入力され、選択回路２０によって、何れかの信号が選択され、それに応じた遅延信号が出力される。
【０００８】
図８は、ＲＣ遅延素子１０の出力信号Ｓａ　，Ｓｂ　，Ｓｃ　及びＳｄ　の波形を示し、それぞれの信号が選択される場合の遅延時間を示している。なお、選択回路２０には、例えば、それぞれの入力信号に対応してトランジスタによって論理ゲートが構成され、信号Ｓａ　，Ｓｂ　，Ｓｃ　及びＳｄ　の何れかが選択されるとき、選択された信号のレベルが選択回路の論理ゲートの論理しきい値電圧を超えたとき、選択出力信号のレベルが変化する。
図８に示すように、信号Ｓａ　，Ｓｂ　，Ｓｃ　及びＳｄ　を入力する論理ゲートのしきい値電圧が等しく、例えば、ともにＶｔｈ１　のとき、選択出力信号に遅延時間τａ　，τｂ　，τｃ　またはτｄ　が得られる。
【０００９】
しかし、選択回路において論理ゲートを構成するトランジスタのしきい値電圧がばらつくと、論理ゲートの論理しきい値電圧もばらつく。図８に示すように、例えば、信号Ｓｄ　を入力する論理ゲートのしきい値電圧がＶｔｈ２　にずれた場合、信号Ｓｄ　を選択したとき、遅延時間τｄ　’が得られる。図示のように、τ’ｄ　＜τｃ
となり、本来信号Ｓｃ　を選択したときより長い遅延時間を得るはずだが、トランジスタのしきい値電圧のばらつきにより、遅延時間が変化してしまう。これによって、ＲＣ遅延素子の出力を適宜選択しても、単調に増加する遅延時間を実現できなくなり、ターゲットのクリティカルパスの遅延特性を正しく再現することがでなくなる。
【００１０】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、トランジスタのしきい値のばらつきによる影響を回避でき、ＲＣ遅延素子を用いたレプリカ回路によって所望の遅延特性を実現できる半導体回路を提供することにある。
【００１１】
【課題を解決するための手段】
上記目的を達成するため、本発明の半導体回路は、導電層に形成された配線によって構成され、入力信号に応じて順次第１と第２の信号を出力する遅延素子と、上記遅延素子から出力される上記第１の信号を一方の端子に入力し、他方の入力端子に所定の論理レベルに保持されている信号を入力する第１の論理ゲートと、上記遅延素子から出力される上記第２の信号を一方の入力端子に入力し、他方の入力端子に上記第１の論理ゲートの出力信号を入力する第２の論理ゲートと、上記第１と第２の論理ゲートの何れかの出力を選択して出力する選択回路とを有する。
【００１２】
また、本発明では、好適には、上記選択回路は、ターゲットとなる半導体装置のクリティカルパスに応じて、上記第１と第２の論理ゲートの出力信号から何れか一つを選択する。
【００１３】
また、本発明では、好適には、上記第１と第２の論理ゲートはＡＮＤゲートによって構成され、上記第１の論理ゲートの他方の入力端子にハイレベルの信号が入力される。
【００１４】
また、本発明の半導体回路は、導電層に形成された配線によって構成され、入力信号に応じて複数の信号を順次出力する遅延素子と、上記遅延素子から出力される上記複数の信号をそれぞれ一方の端子に入力する複数の論理ゲートと、上記複数の論理ゲートの出力信号から何れか一つを選択して出力する選択回路とを有し、上記遅延素子の出力信号を順次入力する複数の論理ゲートの他方の入力端子に、前段の論理ゲートの出力信号が入力される。
【００１５】
また、本発明では、好適には、上記遅延素子の最初の出力信号を一方の入力端子に入力する初段の論理ゲートの他方の入力端子に、所定の論理レベルの信号が入力される。
【００１６】
さらに、本発明では、好適には、上記複数の論理ゲートはＡＮＤゲートによって構成されている。
【００１７】
本発明によれば、導電層に形成された所定の長さを持つ配線によって遅延素子が構成され、当該遅延素子から入力信号のレベル変化に応じて、レベルが変化する複数の信号が順次出力される。遅延素子の出力がそれぞれ論理ゲートの一方の端子に入力され、論理ゲートの他方の入力端子に、前段の論理ゲートの出力信号が入力される。こうして構成された半導体回路において、後段の論理ゲートの出力信号のレベル変化が、かならず前段の論理ゲートのレベル変化のあとに行われるので、選択回路によって何れかの論理ゲートの出力を選択することによって、遅延時間が単調に増加する遅延信号が出力される。
【００１８】
本発明の半導体回路によれば、後段の論理ゲートの出力信号のレベル変化が、かならず前段の論理ゲートの出力信号のレベル変化に追従して起きるので、選択回路において論理ゲートの出力信号を入力するトランジスタの論理しきい値電圧にばらつきがあっても、選択出力信号の遅延時間が単調に増加し、トランジスタの論理しきい値電圧のばらつきによる影響が最小限に抑制される。
【００１９】
【発明の実施の形態】
第１実施形態
図１は本発明に係る半導体回路の第１の実施形態を示す回路図である。
図示のように、本実施形態の半導体回路は、ＲＣ遅延素子１０、選択回路２０及び複数の論理ゲート、例えば、ＡＮＤゲート３１，３２，３３，３４によって構成されている。
【００２０】
以下、本実施形態の半導体回路の各構成部分について説明する。
ＲＣ遅延素子１０は、例えば、半導体装置に形成されている所定の長さ、形状を持つ配線によって構成されている。この配線は、例えば、金属配線層、またはポリシリコン層などの導電層に形成される。
【００２１】
図２は、ＲＣ遅延素子１０の等価回路を示している。図示のように、ＲＣ遅延素子１０は、等価的に直列接続されている複数の抵抗Ｒ及び各抵抗素子の端子と基準電位ＶＳＳ間の容量Ｃによって表すことができる。
ＲＣ遅延素子１０において、所定の間隔毎に遅延信号が取り出される。図１に示すように、ＲＣ遅延素子１０のノードＮａ　，Ｎｂ　，Ｎｃ　及びＮｄ　からそれぞれ信号Ｓａ　，Ｓｂ　，Ｓｃ　及びＳｄ　が取り出される。
【００２２】
ＲＣ遅延素子１０の各ノードＮａ　，Ｎｂ　，Ｎｃ　及びＮｄ　から取り出した信号は、入力信号Ｓｉｎに対して、抵抗Ｒ及び容量Ｃによって決められた時定数で緩やかに立ち上がるスロープ信号である。このため、所定のしきい値電圧を基準値として、信号Ｓａ　，Ｓｂ　，Ｓｃ　及びＳｄ　と比較することにより、遅延時間がそれぞれτａ　，τｂ　，τｃ　及びτｄ　となる遅延信号を得ることができる。それぞれの信号の遅延時間は、当該信号が取り出されるＲＣ遅延素子１０のノードにおける等価抵抗、等価容量で決められた時定数及び比較の基準値によって決定される。
【００２３】
ＡＮＤゲート３１〜３４は、それぞれ一つ前のＡＮＤゲートの出力信号とＲＣ遅延素子１０から得た出力信号Ｓａ　，Ｓｂ　，Ｓｃ　及びＳｄ　との論理演算結果を出力する。ただし、ＡＮＤゲート３１は、電源電圧ＶＤＤ（論理１を表す）と信号Ｓａ　との論理積を出力する。
即ち、ＡＮＤゲート３１の一方の入力端子が電源電圧ＶＤＤに保持され、他方の入力端子にＲＣ遅延素子の出力信号Ｓａ　が入力される。このため、ＡＮＤゲート３１から、出力信号Ｓａ　よりさらにＡＮＤゲート３１のゲート遅延時間だけ遅らせた信号ＳＧａ　が出力される。
【００２４】
ＡＮＤゲート３２の一方の入力端子にＡＮＤゲート３１の出力信号ＳＧａ　が印加され、他方の入力端子にＲＣ遅延素子１０の出力信号Ｓｂ　が入力される。ＡＮＤゲート３２によって、２つの入力信号の論理積である信号ＳＧｂ　が出力される。
【００２５】
ＡＮＤゲート３３の一方の入力端子にＡＮＤゲート３２の出力信号ＳＧｂ　が印加され、他方の入力端子にＲＣ遅延素子１０の出力信号Ｓｃ　が入力される。ＡＮＤゲート３３によって、２つの入力信号の論理積である信号ＳＧｃ　が出力される。
【００２６】
ＡＮＤゲート３４の一方の入力端子にＡＮＤゲート３３の出力信号ＳＧｃ　が印加され、他方の入力端子にＲＣ遅延素子１０の出力信号Ｓｄ　が入力される。ＡＮＤゲート３４によって、２つの入力信号の論理積である信号ＳＧｄ　が出力される。
【００２７】
選択回路２０は、外部から入力される選択信号ＳＡ，ＳＢ，ＳＣ及びＳＤに応じて、ＡＮＤゲート３１〜３４から出力される信号ＳＧａ　，ＳＧｂ　，ＳＧｃ　またはＳＧｄ　のうち、何れか一つを選択して出力する。
【００２８】
図３は、選択回路２０の一部分、例えば信号ＳＧａ　を選択する部分回路２０ａの一構成例を示している。図３に示すように、部分回路２０ａは、例えば、ｐＭＯＳトランジスタＰ１とｎＭＯＳトランジスタＮ１からなるインバータＩＮＶ１、ｐＭＯＳトランジスタＰ２とｎＭＯＳトランジスタＮ２からなるインバータＩＮＶ２、及びｎＭＯＳトランジスタＮ３からなる選択スイッチによって構成されている。
インバータＩＮＶ１の入力端子は、ＡＮＤゲート３１の出力端子に接続されている。即ち、インバータＩＮＶ１の入力端子に、信号ＳＧａ　が入力される。
選択スイッチを構成するトランジスタＮ３は、インバータＩＮＶ１の出力端子とインバータＩＮＶ２の入力端子との間に接続されている。なお、選択スイッチは、ｎＭＯＳトランジスタの他に、ｐＭＯＳトランジスタ、またはｎＭＯＳトランジスタとｐＭＯＳトランジスタを並列に接続してなる、いわゆるトランスファゲートで構成することもできる。
【００２９】
このように構成されている部分回路２０ａにおいて、インバータＩＮＶ１の論理しきい値電圧Ｖｔｈ１　は、トランジスタＰ１とＮ１のしきい値電圧によって決められる。入力信号ＳＧａ　が立ち上がるとき、信号レベルがインバータＩＮＶ１の論理しきい値電圧Ｖｔｈ１　を超えるとき、インバータＩＮＶ１の出力信号レベルが変化する。
【００３０】
信号ＳＧａ　の選択は、選択スイッチＮ３のゲートに印加される選択信号ＳＡによって行われる。図３に示す例では、信号ＳＡがハイレベルのとき、選択スイッチＮ３が導通し、インバータＩＮＶ１の出力信号がインバータＩＮＶ２の入力側に転送される。即ち、選択信号ＳＡがハイレベルのとき、信号ＳＧａ　が選択され、逆に、選択信号ＳＡがローレベルのとき、選択スイッチＮ３が遮断するので、信号ＳＧａ　は選択されない。
【００３１】
図１に示す選択回路２０は、上述した部分回路２０ａと同じ構成を有する複数の部分回路で構成される。各部分回路は、それぞれ選択信号ＳＡ，ＳＢ，ＳＣ及びＳＤに応じて、ＡＮＤゲート３１〜３４の出力信号ＳＧａ　，ＳＧｂ　，ＳＧｃ　及びＳＧｄ　のうち、何れか一つを選択して出力する。
【００３２】
上述したように、選択回路２０の各部分回路において、例えば、インバータＩＮＶ１を構成するｐＭＯＳトランジスタＰ１及びｎＭＯＳトランジスタＮ１のしきい値電圧にばらつきがあると、インバータＩＮＶ１の論理しきい値電圧Ｖｔｈ１もばらつく。本実施形態において、ＲＣ遅延素子１０の出力信号が論理ゲート、例えば、図１に示すようにＡＮＤゲート３１〜３４を介して選択回路２０に入力するので、ＡＮＤゲートの出力信号の立ち上がりエッジが急峻になり、選択回路２０を構成するインバータなどの論理しきい値電圧のばらつきによる影響を低減する。
【００３３】
次に、本実施形態の半導体回路の動作について説明する。
ＲＣ遅延素子１０の入力端子に入力信号Ｓｉｎが入力される。なお、ここで、入力信号Ｓｉｎの立ち上がりエッジについて注目する。
図４は、入力信号Ｓｉｎ、ＲＣ遅延素子１０から得られる出力信号Ｓａ　，Ｓｂ　，Ｓｃ　及びＳｄ　の波形及びＡＮＤゲート３１〜３４の出力信号の波形を示す波形図である。図４（ａ）は、入力信号Ｓｉｎの波形、図４（ｂ）〜（ｅ）は、それぞれ出力信号Ｓａ　，Ｓｂ　，Ｓｃ　及びＳｄ　の波形、さらに、同図（ｆ）〜（ｉ）は、ＡＮＤゲート３１〜３４の出力信号であるＳＧａ　〜ＳＧｄ　の波形を示している。
【００３４】
図示のように、入力信号Ｓｉｎの立ち上がりに従って、ＲＣ遅延素子１０の各ノードにおいて、それぞれのノードの等価抵抗と等価容量によって決まった時定数で信号Ｓａ　〜Ｓｄ　のレベルが変化する。
図４（ｆ）に示すように、ＡＮＤゲート３１において、信号Ｓａ　のレベルがＡＮＤゲートの論理しきい値Ｖｔｈａ　を超えたとき、ＡＮＤゲート３１の出力信号レベルが変化し、ローレベルからハイレベルに切り換わる。
同様に、図４（ｇ），（ｈ）及び（ｉ）に示すように、ＲＣ遅延素子１０の出力信号Ｓｂ　がＡＮＤゲート３２の論理しきい値Ｖｔｈｂ　を超えたとき、ＡＮＤゲート３２の出力信号レベルが反転する。ＲＣ遅延素子１０の出力信号Ｓｃ　がＡＮＤゲート３３の論理しきい値Ｖｔｈｃ　を超えたとき、ＡＮＤゲート３３の出力信号レベルが反転する。さらに、ＲＣ遅延素子１０の出力信号Ｓｃ　がＡＮＤゲート３４の論理しきい値Ｖｔｈｄ　を超えたとき、ＡＮＤゲート３４の出力信号レベルが反転する。
【００３５】
本実施形態の半導体回路において、ＲＣ遅延素子１０の出力信号を論理ゲート、例えば、ＡＮＤゲートを介して選択回路２０に出力することによって、選択ゲートの回路素子のばらつき、例えば、選択ゲートを構成するトランジスタなどの論理しきい値のばらつきによる影響が回避される。次に、これについてさらに詳しく説明する。
【００３６】
図５は、ＡＮＤゲートの出力信号及びＲＣ遅延素子の出力信号の波形例を示し、本実施形態の半導体回路におけるトランジスタのばらつきの抑制効果を示す図である。
図５において、ＳＧはＡＮＤゲートの出力信号の波形を示し、ＳＲは、ＲＣ遅延素子１０の出力信号の波形を示している。即ち、図５において、信号ＳＧは、図１に示す本実施形態の半導体回路におけるＡＮＤゲート３１〜３４の出力信号ＳＧａ　，ＳＧｂ　，ＳＧｃ　またはＳＧｄ　の何れかを示し、信号ＳＲは、ＲＣ遅延素子１０の出力信号Ｓａ　，Ｓｂ　，Ｓｃ　及びＳｄ　の何れかを示している。
【００３７】
なお、実際の信号波形は、例えば、図４に示すように、ＲＣ遅延素子１０の出力信号ＳＲがＡＮＤゲートのしきい値電圧に達してから、ＡＮＤゲートの出力信号ＳＧが立ち上がる。図５では、便宜上ＡＮＤゲートの出力信号ＳＧとＲＣ遅延素子１０の出力信号ＳＲが同じ時刻ｔ＝０から、レベルが変化するように表記している。
【００３８】
図５に示すように、ＡＮＤゲートなどの論理ゲートの出力レベルの変化がＲＣ遅延素子の出力信号のレベルの変化より速い。即ち、ＡＮＤゲートの出力信号ＳＧの立ち上がりが急峻である。これに対して、ＲＣ遅延素子１０の出力信号ＳＲの立ち上がりが緩やかである。
【００３９】
図５において、しきい値電圧Ｖｔｈ１　とＶｔｈ２　は、例えば、選択回路２０を構成するインバータなどの論理ゲートの論理しきい値であり、その差であるΔＶｔｈは、論理ゲートのしきい値電圧のばらつきである。
図示のように、選択回路２０を構成するトランジスタなどの論理しきい値電圧のばらつきΔＶｔｈにより、ＡＮＤゲートの出力信号を選択する場合、選択回路２０の出力信号にΔｔ１のばらつきが発生する。これに対して、ＡＮＤゲートを介さず、直列ＲＣ遅延素子１０の出力信号を選択回路２０によって選択する場合、選択回路の出力信号にΔｔ２のばらつきが発生する。
【００４０】
図５から分かるように、Δｔ１＜Δｔ２、即ち、ＡＮＤゲートの出力信号を選択する場合、選択回路２０の出力信号の立ち上がりのばらつきが小さくなり、逆に、ＡＮＤゲートを介さずにＲＣ遅延素子１０の出力信号を選択する場合、選択回路２０の出力信号の立ち上がりのばらつきが大きくなる。即ち、信号の立ち上がりの急峻さによって、選択回路２０の出力信号のばらつきも異なる。
【００４１】
本実施形態の半導体回路において、ＲＣ遅延素子１０の出力信号Ｓａ　，Ｓｂ　，Ｓｃ　及びＳｄ　が論理ゲート、例えば、ＡＮＤゲートを介して選択回路２０に入力することによって、選択回路２０への入力信号の立ち上がりが急峻になり、これによって、選択回路２０の出力信号の立ち上がりのばらつきを低減できる。
さらに、本実施形態の半導体回路において、ＲＣ遅延素子１０の複数の出力信号に対して、複数のＡＮＤゲートが設けられ、前段のＡＮＤゲートの出力が後段のＡＮＤゲートの入力側に入力する。これによって、後段のＡＮＤゲートの出力信号レベルの変換は、かならず前段のＡＮＤゲートの出力信号のレベル変化のあとに起きるので、ＡＮＤゲートの出力信号ＳＧａ　，ＳＧｂ　，ＳＧｃ　及びＳＧｄ　の立ち上がりが順次行われ、ＡＮＤゲートのしきい値電圧のばらつきにより、前後入れ替わることがない。このため、選択回路２０から複数のＡＮＤゲートの出力信号から所望の信号を選択することによって、入力信号Ｓｉｎに対して、所望の遅延特性を持つ信号を得ることができる。
【００４２】
このため、本実施形態の半導体回路をレプリカ回路として用い、ターゲットとなる半導体装置のクリティカルパスに応じて、選択回路２０によってＡＮＤゲート３１〜３４の出力信号を適宜選択することによって、ターゲットのクリティカルパスの遅延特性をより正確に再現することができる。
なお、上述した本実施形態の半導体回路において、ＲＣ遅延素子１０からの４つの信号Ｓａ　〜Ｓｄ　が出力され、４つのＡＮＤゲートを通して選択回路２０に入力され、そして選択回路２０によってこれら４つのＡＮＤゲートの出力信号のうち、何れか一つを選択する。本実施形態は、この構成に限定されず、例えば、ＲＣ遅延素子１０からさらに多くの信号を出力し、それに応じてＡＮＤゲートの数もさらに多くし、選択回路２０により、複数のＡＮＤゲートの出力信号から何れか一つを選択する。
【００４３】
第２実施形態
図６は本発明に係る半導体回路の第２の実施形態を示す回路図である。
図示のように、本実施形態の半導体回路は、図１に示す第１の実施形態の半導体回路（以下、これを遅延回路という）を２段縦続接続して構成されている。
【００４４】
図６に示すように、遅延回路１００は、ＲＣ遅延素子１０、ＡＮＤゲート３１〜３４及び選択回路２０によって構成され、遅延回路１１０は、ＲＣ遅延素子５０、ＡＮＤゲート７１〜７４及び選択回路６０によって構成されている。
【００４５】
遅延回路１００において、ＲＣ遅延素子１０のノードＮａ１，Ｎｂ１，Ｎｃ１及びＮｄ１からそれぞれ信号Ｓａ１，Ｓｂ１，Ｓｃ１及びＳｄ１が取り出される。これらの信号がそれぞれＡＮＤゲート３１〜３４の一方の入力端子に入力される。ＡＮＤゲート３１の他方の入力端子に、電源電圧ＶＤＤが入力され、ＡＮＤゲート３２〜３４の他方の入力端子に、それぞれ前段のＡＮＤゲートからの出力信号が入力される。選択回路２０により、ＡＮＤゲート３１〜３４から出力信号ＳＧａ１，ＳＧｂ１，ＳＧｃ１またはＳＧｄ１のうち、何れか一つを選択して出力する。
【００４６】
遅延回路１１０は、遅延回路１００とほぼ同じ構成を有する。ただし、遅延回路１１０のＲＣ遅延素子５０の入力端子に、遅延回路１００のＲＣ遅延素子１０の出力信号Ｓｄ１が入力される。また、ＡＮＤゲート７１一方の入力端子に、遅延回路１００の選択回路２０の出力信号ＳＸ１が入力される。
遅延回路１１０において、選択回路６０は、ＡＮＤゲート７１〜７４の出力信号ＳＧａ２，ＳＧｂ２，ＳＧｃ２またはＳＧｄ２のうち、何れか一つを選択して出力する。
【００４７】
以下、本実施形態の半導体回路の動作について説明する。
遅延回路１００において、入力信号Ｓｉｎが立ち上がると、これに応じてＲＣ遅延素子１０の出力信号Ｓａ１，Ｓｂ１，Ｓｃ１及びＳｄ１もそれぞれ立ち上がる。そして、ＡＮＤゲート３１〜３４によって、所定の遅延時間で信号ＳＧａ１，ＳＧｂ１，ＳＧｃ１及びＳＧｄ１が出力される。選択回路２０によって、何れかのＡＮＤゲートの出力信号が選択され、信号ＳＸ１として出力される。
遅延回路１１０において、ＲＣ遅延素子５０に、遅延回路１００のＲＣ遅延素子１０の出力信号Ｓｄ１が入力されるので、信号Ｓｄ１の立ち上がりに応じて、出力信号Ｓａ２，Ｓｂ２，Ｓｃ２及びＳｄ２がそれぞれ立ち上がる。そして、ＡＮＤゲート７１〜７４によって、ＲＣ遅延素子５０の出力信号に応じた遅延信号ＳＧａ２，ＳＧｂ２，ＳＧｃ２またはＳＧｄ２が出力される。選択回路６０により、ＡＮＤゲート７１〜７４の出力信号のうち、何れか一つが選択され、信号ＳＸ２として出力される。
【００４８】
本実施形態の半導体回路は、第１の実施形態の半導体回路に較べて、さらに長いクリティカルパスの遅延特性を再現するために用いられる。
それぞれの遅延回路１００及び１１０において、ＡＮＤゲートを設けることによって、入力信号の立ち上がりエッジに従って、それぞれのＡＮＤゲートの出力信号が順次立ち上がる。さらに、遅延回路１１０の最初のＡＮＤゲート７１の一方の入力端子に遅延回路１００の選択回路２０の出力信号ＳＸ１が入力されるので、ＡＮＤゲート７１の出力ＳＧａ２が選択回路２０の出力信号ＳＸ１が立ち上がったあとに立ち上がる。
【００４９】
上述したように、本実施形態の半導体回路によれば、長いＲＣ遅延素子に対して、複数の論理ゲート及び選択回路からなる遅延回路を設けて遅延信号を出力する。これらの遅延回路が直列に接続され、後段の遅延回路において、最初の論理ゲートに前段の遅延回路の出力信号が入力される。このため、後段の遅延回路の出力信号のレベル変化がかならず前段の遅延回路の出力信号のレベル変化より遅れて発生する。本実施形態の半導体回路によれば、長いクリティカルパスを持つターゲットの遅延特性を正確に再現することができる。
【００５０】
なお、上述した本発明の第１及び第２の実施形態の半導体回路では、論理ゲートとして、ＡＮＤゲートを用いているが、本発明はこれに限定されることなく、他の論理ゲートを用いてＲＣ遅延素子の出力信号の遅延時間を調整することもできる。例えば、信号の立ち下がりに注目する場合、ＯＲゲートを用いてＲＣ遅延素子の出力信号の立ち下がりの遅延時間を整えて選択回路に供給することも可能である。また、上述した本発明の第２の実施形態の半導体回路では、２段縦続接続して構成されているが、本発明はこれに限定されることなく、さらに長いクリティカルパスを持つターゲットの遅延特性を再現するには、複数段縦続接続して構成される。
【００５１】
【発明の効果】
以上説明したように、本発明の半導体回路によれば、トランジスタのばらつきによる遅延時間のばらつきを最小限抑制できるレプリカ回路を提供することができる。また、本発明によれば、ＲＣ遅延素子の出力を論理ゲートを介して選択回路に入力することで、選択回路の出力信号の遅延時間を単調に増加させることができる。これによって、ターゲットの半導体装置にあるクリティカルパスに応じて、選択回路によって論理ゲートの出力を適宜選択することによって、クリティカルパスの遅延特性を十分に再現することができる利点がある。
【図面の簡単な説明】
【図１】本発明に係る半導体回路の第１の実施形態を示す回路図である。
【図２】ＲＣ遅延素子１０の等価回路を示す回路図である。
【図３】選択回路の部分回路の一構成例を示す回路図である。
【図４】ＲＣ遅延素子の入力、出力信号及び論理ゲートの出力信号を示す波形図である。
【図５】論理ゲートの出力信号及びＲＣ遅延素子の出力信号の波形を示す図である。
【図６】本発明に係る半導体回路の第２の実施形態を示す回路図である。
【図７】従来のレプリカ回路の一例を示す回路図である。
【図８】従来のレプリカ回路の信号波形を示す図である。
【符号の説明】
１０…ＲＣ遅延素子、２０…選択回路、３１，３２，３３，３４…ＡＮＤゲート、５０…ＲＣ遅延素子、６０…選択回路、７１，７２，７３，７４…ＡＮＤゲート、ＶＤＤ…電源電圧、ＶＳＳ…基準電位。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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