(57)【要約】【課題】　底部電極に対して自己整合された、分離ＰＣＭＯセルピラーを有する高密度クロスポイント抵抗体メモリアレイを提供すること。【解決手段】　本発明による自己整合クロスポイントメモリアレイの製造方法は、深いＮ＋領域を形成する工程と、Ｎ＋領域上に浅いＰ＋領域を形成して、Ｐ＋／Ｎ接合を形成する工程と、Ｐ＋領域上に障壁金属層を堆積する工程と、障壁金属層上に底部電極層を堆積する工程と、底部電極層上に犠牲層を堆積する工程と、上記工程によって得られた構造体をパターニングし、エッチングして、犠牲層、底部電極層、障壁金属層、Ｐ＋領域およびＮ＋領域の一部を取り除いて、トレンチを形成する工程と、酸化物を堆積して、トレンチを充填する工程と、犠牲層をパターニングし、エッチングする工程と、底部電極層の残りの部分と自己整合されたＰＣＭＯ層を堆積する工程とを包含する。【選択図】　なし【特許請求の範囲】
【請求項１】
　（ａ）任意のサポート電子部品構造体を形成する工程を含む、基板を準備する工程と、
　（ｂ）該基板上にｐ−ウェル領域を形成する工程と、
　（ｃ）イオンを注入して、深いＮ＋領域を形成する工程と、
　（ｄ）イオンを注入して、該Ｎ＋領域上に浅いＰ＋領域を形成して、Ｐ＋／Ｎ接合を形成する工程と、
　（ｅ）該Ｐ＋領域上に障壁金属層を堆積する工程と、
　（ｆ）該障壁金属層上に底部電極層を堆積する工程と、
　（ｇ）該底部電極層上に犠牲層を堆積する工程と、
　（ｈ）上記工程（ａ）から（ｇ）によって得られた構造体をパターニングし、エッチングして、該犠牲層、該底部電極層、該障壁金属層、該Ｐ＋領域および該Ｎ＋領域の一部を取り除いて、トレンチを形成する工程と、
　（ｉ）酸化物を堆積して、該トレンチを充填する工程と、
　（ｊ）該犠牲層をパターニングし、エッチングする工程と、
　（ｋ）該底部電極層の残りの部分と自己整合されたＰＣＭＯ層を堆積する工程と、
　（ｌ）上部電極層を堆積する工程と、
　（ｍ）該上部電極層をパターニングし、エッチングする工程と、
　（ｎ）メモリアレイ構造体を完成させる工程と
　を包含する、自己整合クロスポイントメモリアレイの製造方法。
【請求項２】
　（ｏ）前記上部電極層のパターニングおよびエッチング後にさらなる電子構造体の形成と、メタライゼーションとを包含する、請求項１に記載の方法。
【請求項３】
　前記（ｃ）イオンを注入して、深いＮ＋領域を形成する工程は、約６０ｋｅＶ〜２００ｋｅＶの間のエネルギーで、約５・１０１４イオン／ｃｍ２〜２・１０１５イオン／ｃｍ２の間のイオン量の燐イオンを注入する工程を含む、請求項１に記載の方法。
【請求項４】
　前記（ｃ）イオンを注入して、深いＮ＋領域を形成する工程は、約１００ｋｅＶ〜２５０ｋｅＶのエネルギーレベルで、約１・１０１４イオン／ｃｍ２〜２・１０１５イオン／ｃｍ２の間のイオン量のマルチエネルギーの燐を注入して、該Ｎ＋領域の抵抗を低減させる工程を含む、請求項３に記載の方法。
【請求項５】
　前記（ｄ）イオンを注入して、浅いＰ＋領域を形成する工程は、約２０ｋｅＶ〜６０ｋｅＶのエネルギーレベルで、約１・１０１５イオン／ｃｍ２〜５・１０１５イオン／ｃｍ２の間の量のＢＦ２イオンを注入する工程を含む、請求項１に記載の方法。
【請求項６】
　前記（ｅ）障壁金属層を堆積する工程は、ＴａＮ、ＴｉＮ、ＷＮおよびＴｉＴａＮからなる障壁金属の群から選択された、約１０ｎｍ〜５０ｎｍの厚さの障壁金属の層を堆積する工程を含む、請求項１に記載の方法。
【請求項７】
　前記（ｆ）底部電極層を堆積する工程は、ＰｔおよびＩｒからなる電極材料の群から選択された、約５０ｎｍ〜３００ｎｍの厚さの底部電極材料の層を堆積する工程を含む、請求項１に記載の方法。
【請求項８】
　前記（ｇ）犠牲層を堆積する工程は、ポリシリコンおよび窒化シリコンからなる材料の群から選択された、約２００ｎｍ〜４００ｎｍの厚さの材料の層を堆積する工程を含む、請求項１に記載の方法。
【請求項９】
　前記（ｌ）上部電極層を堆積する工程は、ＰｔおよびＩｒからなる電極材料の群から選択された、約５０ｎｍ〜３００ｎｍの厚さの上部電極材料の層を堆積する工程を含む、請求項１に記載の方法。
【請求項１０】
　（ａ）任意のサポート電子部品構造体を形成する工程を含む、基板を準備する工程と、
　（ｂ）該基板上にｐ−ウェル領域を形成する工程と、
　（ｃ）イオンを注入して、深いＮ＋領域を形成する工程と、
　（ｄ）イオンを注入して、該Ｎ＋領域上に浅いＰ＋領域を形成して、Ｐ＋／Ｎ接合を形成する工程と、
　（ｅ）該Ｐ＋領域上に障壁金属層を堆積する工程と、
　（ｆ）該障壁金属層上に底部電極層を堆積する工程と、
　（ｇ）該底部電極層上に犠牲層を堆積する工程であって、ポリシリコンおよび窒化シリコンからなる材料の群から選択された材料の層を堆積する工程を含む、工程と、
　（ｈ）上記工程（ａ）から（ｇ）によって得られた構造体をパターニングし、エッチングして、該犠牲層、該底部電極層、該障壁金属層、該Ｐ＋領域および該Ｎ＋領域の一部を取り除いて、トレンチを形成する工程と、
　（ｉ）酸化物を堆積して、該トレンチを充填する工程と、
　（ｊ）該犠牲層をパターニングし、エッチングする工程と、
　（ｋ）該底部電極層の残りの部分と自己整合されたＰＣＭＯ層を堆積する工程と、
　（ｌ）上部電極層を堆積する工程と、
　（ｍ）該上部電極層をパターニングし、エッチングする工程と、
　（ｎ）メモリアレイ構造体を完成させる工程と
　を包含する、部分的に整合されたＰＣＭＯ抵抗体ピラーを有する、自己整合クロスポイントメモリアレイの製造方法。
【請求項１１】
　（ｏ）前記上部電極層のパターニングおよびエッチング後にさらなる電子構造体の形成と、メタライゼーションとを包含する、請求項１０に記載の方法。
【請求項１２】
　前記（ｃ）イオンを注入して、深いＮ＋領域を形成する工程は、約６０ｋｅＶ〜２００ｋｅＶの間のエネルギーで、約５・１０１４イオン／ｃｍ２〜２・１０１５イオン／ｃｍ２の間のイオン量の燐イオンを注入する工程を含む、請求項１０に記載の方法。
【請求項１３】
　前記（ｃ）イオンを注入して、深いＮ＋領域を形成する工程は、約１００ｋｅＶ〜２５０ｋｅＶのエネルギーレベルで、約１・１０１４イオン／ｃｍ２〜２・１０１５イオン／ｃｍ２の間のイオン量のマルチエネルギーの燐を注入して、該Ｎ＋領域の抵抗を低減させる工程を含む、請求項１２に記載の方法。
【請求項１４】
　前記（ｄ）イオンを注入して浅いＰ＋領域を形成する工程は、約２０ｋｅＶ〜６０ｋｅＶのエネルギーレベルで、約１・１０１５イオン／ｃｍ２〜５・１０１５イオン／ｃｍ２の間の量のＢＦ２イオンを注入する工程を含む、請求項１０に記載の方法。
【請求項１５】
　前記（ｅ）障壁金属層を堆積する工程は、ＴａＮ、ＴｉＮ、ＷＮおよびＴｉＴａＮからなる障壁金属の群から選択された、約１０ｎｍ〜５０ｎｍの厚さの障壁金属の層を堆積する工程を含む、請求項１０に記載の方法。
【請求項１６】
　前記（ｆ）底部電極層を堆積する工程は、ＰｔおよびＩｒからなる電極材料の群から選択された、約５０ｎｍ〜３００ｎｍの厚さの底部電極材料の層を堆積する工程を含む、請求項１０に記載の方法。
【請求項１７】
　前記（ｇ）犠牲層を堆積する工程は、約２００ｎｍ〜４００ｎｍの厚さの犠牲材料の層を堆積する工程を含む、請求項１０に記載の方法。
【請求項１８】
　前記（ｌ）上部電極層を堆積する工程は、ＰｔおよびＩｒからなる電極材料の群から選択された、約５０ｎｍ〜３００ｎｍの厚さの上部電極材料の層を堆積する工程を含む、請求項１０に記載の方法。
【請求項１９】
　（ａ）任意のサポート電子部品構造体を形成する工程を含む、基板を準備する工程と、
　（ｂ）該基板上にｐ−ウェル領域を形成する工程と、
　（ｃ）イオンを注入して、深いＮ＋領域を形成する工程であって、約６０ｋｅＶ〜２００ｋｅＶの間のエネルギーで、約５・１０１４イオン／ｃｍ２〜２・１０１５イオン／ｃｍ２の間のイオン量の燐イオンを注入する工程を含む、工程と、
　（ｄ）イオンを注入して、該Ｎ＋領域上に浅いＰ＋領域を形成して、Ｐ＋／Ｎ接合を形成する工程であって、約２０ｋｅＶ〜６０ｋｅＶのエネルギーレベルで、約１・１０１５イオン／ｃｍ２〜５・１０１５イオン／ｃｍ２の間の量のＢＦ２イオンを注入する工程を含む、工程と、
　（ｅ）該Ｐ＋領域上に障壁金属層を堆積する工程であって、ＴａＮ、ＴｉＮ、ＷＮおよびＴｉＴａＮからなる障壁金属の群から選択された、約１０ｎｍ〜５０ｎｍの厚さの障壁金属の層を堆積する工程を含む、工程と、
　（ｆ）該障壁金属層上に底部電極層を堆積する工程であって、ＰｔおよびＩｒからなる電極材料の群から選択された、約５０ｎｍ〜３００ｎｍの厚さの底部電極材料の層を堆積する工程を含む、工程と、
　（ｇ）該底部電極層上に犠牲層を堆積する工程であって、ポリシリコンおよび窒化シリコンからなる材料の群から選択された、約２００ｎｍ〜４００ｎｍの厚さの材料の層を堆積する工程を含む、工程と、
　（ｈ）上記工程（ａ）から（ｇ）によって得られた構造体をパターニングし、エッチングして、該犠牲層、該底部電極層、該障壁金属層、該Ｐ＋領域および該Ｎ＋領域の一部を取り除いて、トレンチを形成する工程と、
　（ｉ）酸化物を堆積して、該トレンチを充填する工程と、
　（ｊ）該犠牲層をパターニングし、エッチングする工程と、
　（ｋ）該底部電極層の残りの部分と自己整合されたＰＣＭＯ層を堆積する工程と、
　（ｌ）上部電極層を堆積する工程と、
　（ｍ）該上部電極層をパターニングし、エッチングする工程と、
　（ｎ）メモリアレイ構造体を完成させる工程と
　を包含する、自己整合クロスポイントメモリアレイの製造方法。
【請求項２０】
　（ｏ）前記上部電極層のパターニングおよびエッチング後にさらなる電子構造体の形成と、メタライゼーションとを包含する、請求項１９に記載の方法。
【請求項２１】
　前記（ｃ）イオンを注入して、深いＮ＋領域を形成する工程は、約１００ｋｅＶ〜２５０ｋｅＶのエネルギーレベルで、約１・１０１４イオン／ｃｍ２〜２・１０１５イオン／ｃｍ２の間のイオン量のマルチエネルギーの燐を注入して、該Ｎ＋領域の抵抗を低減させる工程を含む、請求項１９に記載の方法。
【請求項２２】
　前記（ｌ）上部電極層を堆積する工程は、ＰｔおよびＩｒからなる電極材料の群から選択された、約５０ｎｍ〜３００ｎｍの厚さの上部電極材料の層を堆積する工程を含む、請求項１９に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
　本発明は、高密度クロスポイントレジスタメモリアレイＵＬＳＩメモリチップおよび埋め込み型メモリアプリケーションに関する。
【背景技術】
【０００２】
　ペロブスカイト酸化金属薄膜、例えば、Ｐｒ０．７Ｃａ０．３ＭｎＯ３（ＰＣＭＯ）薄膜は、可逆性抵抗変化特性を有し、情報格納のための不揮発性メモリデバイスにおいて用い得られる。この抵抗変化を誘発させる公知の方法には、書き込み用に短い電気パルスを印加し、リセット用に長い電気パルスを印加することが含まれる。この場合、電気パルスは両方とも同じ極性を有する。
ＰＣＭＯ薄膜は、電気パルスが印加される場合、可逆性の抵抗変化を示す。ＰＣＭＯ薄膜は、パルスレーザ研磨（ＰＬＡ）技術によって、エピタキシャルＹＢａ２Ｃｕ３Ｏ７（ＹＢＣＯ）および部分エピタキシャル白金基板の両方の上で成長する。このことは、非特許文献１およびＬｉｕらに、２００１年３月２０日に付与された、「Ｍｅｔｈｏｄ　ｏｆ　ｓｗｉｔｃｈｉｎｇ　ｔｈｅ　ｐｒｏｐｅｒｔｉｅｓ　ｏｆ　ｐｅｒｏｖｓｋｉｔｅ　ｍａｔｅｒｉａｌｓ　ｕｓｅｄ　ｉｎ　ｔｈｉｎ　ｆｉｌｍ　ｒｅｓｉｓｔｏｒｓ」という名称の特許文献１に記載されている。Ｘ線回折（ＸＲＤ）極性図により、ＰＣＭＯ薄膜のエピタキシャル特性が確認される。
【０００３】
　特許文献１は、電気パルスが室温で、ＰＣＭＯ薄膜に印加される場合に起きる抵抗変化を記載する。ＰＣＭＯ薄膜は、パルスレーザ蒸着（ＰＬＤ）によって、エピタキシャルＹＢａ２Ｃｕ３Ｏ７（ＹＢＣＯ）および部分エピタキシャル白金基板の両方の上で成長する。電気パルスの極性は、抵抗変化の特性、すなわち、増大するか、または低減するかを決定する。
【非特許文献１】リューら（Ｌｉｕ　ｅｔ　ａｌ．）、「エレクトロニック　パルス　インデュースド　リバーシブル　レジスタンス　チェンジ　エフェクト　イン　マグネットレジスティブ　フィルム（Ｅｌｅｃｔｒｉｃ−ｐｕｌｓｅ−ｉｎｄｕｃｅｄ　ｒｅｖｅｒｓｉｂｌｅ　ｒｅｓｉｓｔａｎｃｅ　ｃｈａｎｇｅ　ｅｆｆｅｃｔ　ｉｎ　ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ　ｆｉｌｍｓ）」、アプライド　フィジクス　レター（Ａｐｐｌｉｅｄ　Ｐｈｙｓｉｃｓ　Ｌｅｔｔｅｒｓ）、７６、２７４９、２０００）
【特許文献１】米国特許第６，２０４，１３９号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００４】
　室温で動作可能な、電気的にプログラム可能抵抗不揮発性メモリデバイスは、Ｌｉｕらによって公開されているように、ＬａＡｌＯ３上のＹＢＣＯ上でエピタキシャル成長したＰＣＭＯから製造される。しかし、サンプルサイズは、百ミクロン立方のオーダーであり、商業的な製造において実用的ではない。このタイプのメモリは、逆の短い電気パルスによって、可逆的にプログラムされ得る。メモリセルは、１ビットの情報または複数ビットの情報のいずれも生成することができる。しかし、ＰＣＭＯは、結晶の形態である必要がある。このことは、ＰＣＭＯが特定の底部電極、例えば、ＹＢＣＯの上で成長することを必要とし、これは、最新のシリコン集積回路技術に適合しない。成長または結晶化温度は、比較的高く（例えば、７００℃を超える温度）、最新技術の集積回路にそのデバイスを組み込むことは、非常に複雑になる。さらに、ＰＣＭＯの単一の粒子で、回路面積全体を覆うことは、可能ではない。単一粒子ＰＣＭＯ結晶の上に製造されるメモリセルの性質と、粒界領域を覆う多粒子ＰＣＭＯ結晶の上に製造されるメモリセルの性質とは同じではなく、回路の歩留まりおよびメモリ性能において問題が生じる。Ｌｉｕらのサンプルについては、ΔＲ／Ｒ比が低いことが報告されている。Ｌｉｕらの技術が、商業的に製造される不揮発性メモリデバイスに適用できるとは考えられない。
【０００５】
　高密度メモリデバイス、例えば、ＤＲＡＭおよびフラッシュメモリは、セルのサイズが小さく、より高い密度の集積が可能である。しかし、従来のＤＲＡＭは、複雑な製造プロセスを必要とし、従来のフラッシュメモリは、高電圧プログラミングを必要とし、サブミクロンセルサイズに縮小することは困難だった。
【課題を解決するための手段】
【０００６】
　本発明の自己整合クロスポイントメモリアレイの製造方法は、（ａ）任意のサポート電子部品構造体を形成する工程を含む、基板を準備する工程と、（ｂ）該基板上にｐ−ウェル領域を形成する工程と、（ｃ）イオンを注入して、深いＮ＋領域を形成する工程と、（ｄ）イオンを注入して、該Ｎ＋領域上に浅いＰ＋領域を形成して、Ｐ＋／Ｎ接合を形成する工程と、（ｅ）該Ｐ＋領域上に障壁金属層を堆積する工程と、（ｆ）該障壁金属層上に底部電極層を堆積する工程と、（ｇ）該底部電極層上に犠牲層を堆積する工程と、（ｈ）上記工程（ａ）から（ｇ）によって得られた構造体をパターニングし、エッチングして、該犠牲層、該底部電極層、該障壁金属層、該Ｐ＋領域および該Ｎ＋領域の一部を取り除いて、トレンチを形成する工程と、（ｉ）酸化物を堆積して、該トレンチを充填する工程と、（ｊ）該犠牲層をパターニングし、エッチングする工程と、（ｋ）該底部電極層の残りの部分と自己整合されたＰＣＭＯ層を堆積する工程と、（ｌ）上部電極層を堆積する工程と、（ｍ）該上部電極層をパターニングし、エッチングする工程と、（ｎ）メモリアレイ構造体を完成させる工程とを包含する。
【０００７】
　（ｏ）前記上部電極層のパターニングおよびエッチング後にさらなる電子構造体の形成と、メタライゼーションとを包含してもよい。
【０００８】
　前記（ｃ）イオンを注入して、深いＮ＋領域を形成する工程は、約６０ｋｅＶ〜２００ｋｅＶの間のエネルギーで、約５・１０１４イオン／ｃｍ２〜２・１０１５イオン／ｃｍ２の間のイオン量の燐イオンを注入する工程を含んでもよい。
【０００９】
　前記（ｃ）イオンを注入して、深いＮ＋領域を形成する工程は、約１００ｋｅＶ〜２５０ｋｅＶのエネルギーレベルで、約１・１０１４イオン／ｃｍ２〜２・１０１５イオン／ｃｍ２の間のイオン量のマルチエネルギーの燐を注入して、該Ｎ＋領域の抵抗を低減させる工程を含んでもよい。
【００１０】
　前記（ｄ）イオンを注入して、浅いＰ＋領域を形成する工程は、約２０ｋｅＶ〜６０ｋｅＶのエネルギーレベルで、約１・１０１５イオン／ｃｍ２〜５・１０１５イオン／ｃｍ２の間の量のＢＦ２イオンを注入する工程を含んでもよい。
【００１１】
　前記（ｅ）障壁金属層を堆積する工程は、ＴａＮ、ＴｉＮ、ＷＮおよびＴｉＴａＮからなる障壁金属の群から選択された、約１０ｎｍ〜５０ｎｍの厚さの障壁金属の層を堆積する工程を含んでもよい。
【００１２】
　前記（ｆ）底部電極層を堆積する工程は、ＰｔおよびＩｒからなる電極材料の群から選択された、約５０ｎｍ〜３００ｎｍの厚さの底部電極材料の層を堆積する工程を含んでもよい。
【００１３】
　前記（ｇ）犠牲層を堆積する工程は、ポリシリコンおよび窒化シリコンからなる材料の群から選択された、約２００ｎｍ〜４００ｎｍの厚さの材料の層を堆積する工程を含んでもよい。
【００１４】
　前記（ｌ）上部電極層を堆積する工程は、ＰｔおよびＩｒからなる電極材料の群から選択された、約５０ｎｍ〜３００ｎｍの厚さの上部電極材料の層を堆積する工程を含んでもよい。
【００１５】
　本発明の部分的に整合されたＰＣＭＯ抵抗体ピラーを有する、自己整合クロスポイントメモリアレイの製造方法は、（ａ）任意のサポート電子部品構造体を形成する工程を含む、基板を準備する工程と、（ｂ）該基板上にｐ−ウェル領域を形成する工程と、（ｃ）イオンを注入して、深いＮ＋領域を形成する工程と、（ｄ）イオンを注入して、該Ｎ＋領域上に浅いＰ＋領域を形成して、Ｐ＋／Ｎ接合を形成する工程と、（ｅ）該Ｐ＋領域上に障壁金属層を堆積する工程と、（ｆ）該障壁金属層上に底部電極層を堆積する工程と、（ｇ）該底部電極層上に犠牲層を堆積する工程であって、ポリシリコンおよび窒化シリコンからなる材料の群から選択された材料の層を堆積する工程を含む、工程と、（ｈ）上記工程（ａ）から（ｇ）によって得られた構造体をパターニングし、エッチングして、該犠牲層、該底部電極層、該障壁金属層、該Ｐ＋領域および該Ｎ＋領域の一部を取り除いて、トレンチを形成する工程と、（ｉ）酸化物を堆積して、該トレンチを充填する工程と、（ｊ）該犠牲層をパターニングし、エッチングする工程と、（ｋ）該底部電極層の残りの部分と自己整合されたＰＣＭＯ層を堆積する工程と、（ｌ）上部電極層を堆積する工程と、（ｍ）該上部電極層をパターニングし、エッチングする工程と、（ｎ）メモリアレイ構造体を完成させる工程とを包含する。
【００１６】
　（ｏ）前記上部電極層のパターニングおよびエッチング後にさらなる電子構造体の形成と、メタライゼーションとを包含してもよい。
【００１７】
　前記（ｃ）イオンを注入して、深いＮ＋領域を形成する工程は、約６０ｋｅＶ〜２００ｋｅＶの間のエネルギーで、約５・１０１４イオン／ｃｍ２〜２・１０１５イオン／ｃｍ２の間のイオン量の燐イオンを注入する工程を含んでもよい。
【００１８】
　前記（ｃ）イオンを注入して、深いＮ＋領域を形成する工程は、約１００ｋｅＶ〜２５０ｋｅＶのエネルギーレベルで、約１・１０１４イオン／ｃｍ２〜２・１０１５イオン／ｃｍ２の間のイオン量のマルチエネルギーの燐を注入して、該Ｎ＋領域の抵抗を低減させる工程を含んでもよい。
【００１９】
　前記（ｄ）イオンを注入して浅いＰ＋領域を形成する工程は、約２０ｋｅＶ〜６０ｋｅＶのエネルギーレベルで、約１・１０１５イオン／ｃｍ２〜５・１０１５イオン／ｃｍ２の間の量のＢＦ２イオンを注入する工程を含んでもよい。
【００２０】
　前記（ｅ）障壁金属層を堆積する工程は、ＴａＮ、ＴｉＮ、ＷＮおよびＴｉＴａＮからなる障壁金属の群から選択された、約１０ｎｍ〜５０ｎｍの厚さの障壁金属の層を堆積する工程を含んでもよい。
【００２１】
　前記（ｆ）底部電極層を堆積する工程は、ＰｔおよびＩｒからなる電極材料の群から選択された、約５０ｎｍ〜３００ｎｍの厚さの底部電極材料の層を堆積する工程を含んでもよい。
【００２２】
　前記（ｇ）犠牲層を堆積する工程は、約２００ｎｍ〜４００ｎｍの厚さの犠牲材料の層を堆積する工程を含んでもよい。
【００２３】
　前記（ｌ）上部電極層を堆積する工程は、ＰｔおよびＩｒからなる電極材料の群から選択された、約５０ｎｍ〜３００ｎｍの厚さの上部電極材料の層を堆積する工程を含んでもよい。
【００２４】
　本発明による自己整合クロスポイントメモリアレイの製造方法は、（ａ）任意のサポート電子部品構造体を形成する工程を含む、基板を準備する工程と、（ｂ）該基板上にｐ−ウェル領域を形成する工程と、（ｃ）イオンを注入して、深いＮ＋領域を形成する工程であって、約６０ｋｅＶ〜２００ｋｅＶの間のエネルギーで、約５・１０１４イオン／ｃｍ２〜２・１０１５イオン／ｃｍ２の間のイオン量の燐イオンを注入する工程を含む、工程と、（ｄ）イオンを注入して、該Ｎ＋領域上に浅いＰ＋領域を形成して、Ｐ＋／Ｎ接合を形成する工程であって、約２０ｋｅＶ〜６０ｋｅＶのエネルギーレベルで、約１・１０１５イオン／ｃｍ２〜５・１０１５イオン／ｃｍ２の間の量のＢＦ２イオンを注入する工程を含む、工程と、（ｅ）該Ｐ＋領域上に障壁金属層を堆積する工程であって、ＴａＮ、ＴｉＮ、ＷＮおよびＴｉＴａＮからなる障壁金属の群から選択された、約１０ｎｍ〜５０ｎｍの厚さの障壁金属の層を堆積する工程を含む、工程と、（ｆ）該障壁金属層上に底部電極層を堆積する工程であって、ＰｔおよびＩｒからなる電極材料の群から選択された、約５０ｎｍ〜３００ｎｍの厚さの底部電極材料の層を堆積する工程を含む、工程と、（ｇ）該底部電極層上に犠牲層を堆積する工程であって、ポリシリコンおよび窒化シリコンからなる材料の群から選択された、約２００ｎｍ〜４００ｎｍの厚さの材料の層を堆積する工程を含む、工程と、（ｈ）上記工程（ａ）から（ｇ）によって得られた構造体をパターニングし、エッチングして、該犠牲層、該底部電極層、該障壁金属層、該Ｐ＋領域および該Ｎ＋領域の一部を取り除いて、トレンチを形成する工程と、（ｉ）酸化物を堆積して、該トレンチを充填する工程と、（ｊ）該犠牲層をパターニングし、エッチングする工程と、（ｋ）該底部電極層の残りの部分と自己整合されたＰＣＭＯ層を堆積する工程と、（ｌ）上部電極層を堆積する工程と、（ｍ）該上部電極層をパターニングし、エッチングする工程と、（ｎ）メモリアレイ構造体を完成させる工程とを包含する。
【００２５】
　（ｏ）前記上部電極層のパターニングおよびエッチング後にさらなる電子構造体の形成と、メタライゼーションとを包含してもよい。
【００２６】
　前記（ｃ）イオンを注入して、深いＮ＋領域を形成する工程は、約１００ｋｅＶ〜２５０ｋｅＶのエネルギーレベルで、約１・１０１４イオン／ｃｍ２〜２・１０１５イオン／ｃｍ２の間のイオン量のマルチエネルギーの燐を注入して、該Ｎ＋領域の抵抗を低減させる工程を含んでもよい。
【００２７】
　前記（ｌ）上部電極層を堆積する工程は、ＰｔおよびＩｒからなる電極材料の群から選択された、約５０ｎｍ〜３００ｎｍの厚さの上部電極材料の層を堆積する工程を含んでもよい。
【００２８】
　自己整合クロスポイントメモリアレイの製造方法は、任意のサポート電子部品構造体を形成する工程を含む、基板を準備する工程と、該基板上にｐ−ウェル領域を形成する工程と、イオンを注入して、深いＮ＋領域を形成する工程と、イオンを注入して、該Ｎ＋領域上に浅いＰ＋領域を形成して、Ｐ＋／Ｎ接合を形成する工程と、該Ｐ＋領域上に障壁金属層を堆積する工程と、該障壁金属層上に底部電極層を堆積する工程と、該底部電極層上にポリシリコンまたは窒化シリコンの犠牲層を堆積する工程と、構造体をパターニングし、エッチングして、該ポリシリコン層、該底部電極層、該障壁金属層、該Ｐ＋領域および該Ｎ＋領域の一部を取り除いて、トレンチを形成する工程と、酸化物を堆積して、該トレンチを充填する工程と、該ポリシリコンをパターニングし、エッチングする工程と、該底部電極層の残りの部分と自己整合されたＰＣＭＯ層を堆積する工程と、上部電極層を堆積する工程と、該上部電極層をパターニングし、エッチングする工程と、メモリアレイ構造体を完成させる工程とを包含する。
【００２９】
　本発明の目的は、底部電極に対して自己整合された、分離ＰＣＭＯセルピラーを有する高密度クロスポイント抵抗体メモリアレイを提供することである。
【００３０】
　本発明の他の目的は、セルサイズが小さく、漏れ電流が低く、メモリセル間のクロストークが低いアレイを提供することである。
【００３１】
　この要旨および発明の目的は、本発明の本質を素早く理解することを可能にするために提供される。本発明は、図面とともに、以下の本発明の好適な実施形態の詳細な説明を参照することによって、より良く理解され得る。
【発明の効果】
【００３２】
　本発明による自己整合クロスポイントメモリアレイの製造方法は、任意のサポート電子部品構造体を形成する工程を含む、基板を準備する工程と、該基板上にｐ−ウェル領域を形成する工程と、イオンを注入して、深いＮ＋領域を形成する工程と、イオンを注入して、該Ｎ＋領域上に浅いＰ＋領域を形成して、Ｐ＋／Ｎ接合を形成する工程と、該Ｐ＋領域上に障壁金属層を堆積する工程と、該障壁金属層上に底部電極層を堆積する工程と、該底部電極層上に犠牲層または窒化シリコン層を堆積する工程と、構造体をパターニングし、エッチングして、該犠牲層、該底部電極層、該障壁金属層、該Ｐ＋領域および該Ｎ＋領域の一部を取り除いて、トレンチを形成する工程と、酸化物を堆積して、該トレンチを充填する工程と、該犠牲層をパターニングし、エッチングする工程と、該底部電極層の残りの部分と自己整合されたＰＣＭＯ層を堆積する工程と、上部電極層を堆積する工程と、該上部電極層をパターニングし、エッチングする工程と、メモリアレイ構造体を完成させる工程とを含む。
【００３３】
　これにより、底部電極に対して自己整合された、分離ＰＣＭＯセルピラーを有する高密度クロスポイント抵抗体メモリアレイを提供することができる。
【発明を実施するための最良の形態】
【００３４】
　（関連出願）
　本出願は、２００２年２月７日に出願された、「Ｄｅｖｉｃｅ　ａｎｄ　ｍｅｔｈｏｄ　ｆｏｒ　ｒｅｖｅｒｓｉｂｌｅ　ｒｅｓｉｓｔａｎｃｅ　ｃｈａｎｇｅ　ｉｎｄｕｃｅｄ　ｂｙ　ｅｌｅｃｔｒｉｃ　ｐｕｌｓｅｓ　ｉｎ　ｎｏｎ−ｃｒｙｓｔａｌｌｉｎｅ　ｐｅｒｏｖｓｋｉｔｅ　ｕｎｉｐｏｌａｒ　ｐｒｏｇｒａｍｍａｂｌｅ　ｍｅｍｏｒｙ」という名称の米国特許出願第１０／０７２，２２５号、２００２年９月２６日に出願された、「Ｍｅｔｈｏｄ　ｆｏｒ　ｒｅｓｉｓｔａｎｃｅ　ｓｗｉｔｃｈ　ｕｓｉｎｇ　ｓｈｏｒｔ　ｅｌｅｃｔｒｉｃ　ｐｕｌｓｅｓ」という名称の米国特許第１０／２５６，３５８号、２００３年３月１７日に出願された、「Ｃｒｏｓｓ−ｐｏｉｎｔ　ｒｅｓｉｓｔｏｒ　ｍｅｍｏｒｙ　ａｒｒａｙ　ａｎｄ　ｍｅｔｈｏｄ　ｏｆ　ｆａｂｒｉｃａｔｉｏｎ　ｔｈｅ　ｓａｍｅ」という名称の米国特許第１０／３９１，２９２号および２００３年３月１７日に出願された、「Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｅｄ　Ｃｒｏｓｓ−ｐｏｉｎｔ　Ｍｅｍｏｒｙ　Ａｒｒａｙ　ａｎｄ　Ｍｅｔｈｏｄ　ｏｆ　Ｆａｂｒｉｃａｔｉｏｎ　ｔｈｅ　Ｓａｍｅ」という名称の米国特許第１０，３９１，２９０号に記載されている。
【００３５】
　本発明は、分離巨大磁気抵抗酸化物（ＣＭＲ）セル抵抗体ピラーを有する、トレンチ分離タイプのクロスポイントメモリアレイの製造方法である。巨大磁気抵抗酸化物（ＣＭＲ）セル抵抗体ピラーは、好適な実施形態においては、ペロブスカイト材料、例えば、Ｐｒ０．７Ｃａ０．３ＭｎＯ３（ＰＣＭＯ）から形成される。この構造体は、高いデバイス密度を達成することができ、最新のＵＬＳＩ技術に適合するプロセスによって製造され得る。
【００３６】
　図１を参照すると、本発明の製造方法は、ＰＣＭＯピラーの製造の前に、任意の最新技術のプロセスによる、適切な基板の準備および不揮発性メモリデバイスの製造を含む。これらの不揮発性メモリは、「サポート電子部品」と呼ばれる。このメモリアレイは、ｐ−ウェル領域１１を有する基板１０上に製造される。メモリアレイ領域全体には、燐が注入されて、深いＮ＋領域１２が形成される。注入する燐イオンのエネルギーは、約６０ｋｅＶ〜２００ｋｅＶの間であり、イオンの量は、約５・１０１４イオン／ｃｍ２〜２・１０１５イオン／ｃｍ２の間である。さらなるイオン注入として、マルチエネルギーの燐は、Ｎ＋層の抵抗を低減するために用いられ、約１００ｋｅＶ〜２５０ｋｅＶのエネルギーレベルで、約１・１０１４イオン／ｃｍ２〜２・１０１５イオン／ｃｍ２の間の量の燐イオンの注入を必要とする。浅いＰ＋層１４が注入されて、Ｐ＋／Ｎ接合を形成する。浅いＰ＋層には、約２０ｋｅＶ〜６０ｋｅＶのエネルギーレベルで、約１・１０１５イオン／ｃｍ２〜５・１０１５イオン／ｃｍ２の間の量のＢＦ２イオンが注入される。
【００３７】
　図１は、約１０ｎｍ〜５０ｎｍの間の障壁金属１６（例えば、ＴａＮ、ＴｉＮ、ＷＮおよびＴｉＴａＮ）および約５０ｎｍ〜３００ｎｍの間の底部電極材料１８（例えば、ＰｔおよびＩｒ）の堆積に続いて、酸化物を取り除くようにメモリ領域の表面がクリーニングされた後の初期構造体を示す。その後、約２００ｎｍ〜４００ｎｍの間の厚さの犠牲層２０（好適な実施形態においては、ポリシリコン、または窒化シリコン）が、その構造体上に堆積される。
【００３８】
　次に、図２を参照すると、アクティブ領域をパターニングするために、フォトレジストが堆積される。その構造体は、エッチングされて、犠牲層２０の一部、底部電極１８の一部、障壁金属１６の一部、ならびに、Ｐ＋シリコン１４およびＮ＋シリコン１２の一部が取り除かれる。その後、フォトレジストが取り除かれる。エッチングプロセスは、Ｎ＋シリコン１２を通り、Ｐ−ウェル１１の少なくとも１０ｎｍの深さまで、エッチングする。任意のエッチングダメージは、クリーニングされ、エッチングされたトレンチは、酸化物で充填され、その後、ＣＭＰによって滑らかにされる。図３は、構造体に上記の工程を行った、図２の断面を示す。
【００３９】
　次に、図３を参照すると、フォトレジストは、メモリセル領域を保護するために堆積される。犠牲層２０、底部電極１８、障壁金属１６およびＰ＋層１４は、エッチングされて、Ｎ＋領域１２までわずかにエッチングされ得る。フォトレジストは取り除かれ、酸化物２２の層が堆積され、ＣＭＰによって滑らかにされる。この段階の構造体の平面図を、図４に示し、図４の線５−５での断面を図５に示す。図４の線６−６での断面を図６に示す。図７は、ＰＣＭＯによって置き換えられていない犠牲層２０を示し、図４の線７−７での断面図である。
【００４０】
　犠牲層２０は、再度、エッチングされ、ＰＣＭＯメモリ抵抗材料２８は、堆積され、ＣＭＰによって滑らかにされる。上部電極３０が堆積され、フォトレジストを用いてパターニングされる。上部電極がエッチングされ、フォトレジストが取り除かれ、図８〜１０の構造体が得られる。図８は、一部の金属層およびオーバーコーティングが示されていないクロスポイントメモリアレイ構造体の平面図である。酸化物素子２２は、２４のようなＰＣＭＯ抵抗体ピラーになる部分を囲んでいる。図示されるように、障壁金属層１６が示される。上部電極３０は、ＰＣＭＯ抵抗体ピラー２４を覆う。上部電極３０は、約５０ｎｍ〜３００ｎｍの間の材料（例えば、ＰｔおよびＩｒ）を堆積される。図９は、図８の線９−９での断面図であり、酸化物素子２２、本発明のＰＣＭＯ抵抗体ピラー２４、ｐ−ウェル１１、Ｎ＋層１２、Ｐ＋層１４、障壁金属層１６、底部電極１８、ＰＣＭＯ層２８および上部電極３０を表す。図１０は、図８の線１０−１０での断面図である。図に示すように、各メモリセルのＣＭＲメモリピラーは、分離され、底部電極に対して自己整合されている。しかし、上部電極とＣＭＲピラーとは、自己整合されておらず、ＣＭＲ抵抗ピラーは、構造体の他の要素と部分的に自己整合されている。デバイスは、さらなるサポート電子部品の製造およびメタライゼーションによって完成する。
【００４１】
　上記のように、自己整合クロスポイントメモリアレイの製造方法が開示されてきた。添付の特許請求の範囲に記載の本発明の範囲内で、さらなる変更および改良が行われ得ることが理解される。
【図面の簡単な説明】
【００４２】
【図１】図１は、本発明のアレイの製造における最初の工程の断面図である。
【図２】図２は、図１のアレイの平面図である。
【図３】図３は、図２のアレイの線３−３での断面図である。
【図４】図４は、明瞭にするために金属の相互配線を示していない、図２のアレイの平面図である。
【図５】図５は、図４のアレイの線５−５での断面図である。
【図６】図６は、図４のアレイの線６−６での断面図である。
【図７】図７は、図４のアレイの線７−７での断面図である。
【図８】図８は、細部を示すために一部を省略している、本発明に従って構成されているメモリアレイの平面図である。
【図９】図９は、図８のアレイの線９−９での断面図である。
【図１０】図１０は、図８のアレイの線１０−１０での断面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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