(57)【要約】【課題】半田耐熱性が十分で、かつ表層電極とＮｉめっき界面の密着強度が大きい積層電子部品を得ることを目的とした。【解決手段】導電ペーストで形成した電極とセラミックスとを同時焼成する積層電子部品であって、積層電子部品の表層に形成した第１の電極と、積層電子部品の内部に形成し配線を構成する第２の電極と、更に表層の第１の電極と内部の第２の電極とを接続するように形成したビアホール電極を有し、第１の電極と直接接続するビアホール電極の組成を、実質的に同一とすることを特徴とした。【選択図】      図１
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【特許請求の範囲】
【請求項１】
導電ペーストで形成された電極とセラミックスとを同時焼成する積層電子部品であって、
前記積層電子部品の表層に形成された第１の電極と、前記積層電子部品の内部に形成され配線を構成する第２の電極と、更に前記表層の第１の電極と前記内部の第２の電極とを接続するように形成されたビアホール電極を有し、
前記第１の電極と直接接続される前記ビアホール電極の組成が、実質的に同一であることを特徴とする積層電子部品。
【請求項２】
前記第１の電極と直接接続される前記ビアホール電極は、金属材料としてＡｇまたはＣｕを主成分とすることを特徴とする請求項１に記載の積層電子部品。
【請求項３】
前記第１の電極はガラス成分を含まないことを特徴とする請求項１又は２に記載の積層電子部品。
【請求項４】
前記第１の電極の表面に無電解ＮｉめっきおよびＡｕめっきが施されていることを特徴とする請求項１乃至３のいずれかに記載の積層電子部品。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、導電ペーストで形成された電極とセラミックスとを同時焼成する積層電子部品に関する。
【０００２】
【従来の技術】
従来の積層電子部品では、電子部品では表面に露出している表層電極、部品内部の配線やコンデンサーやグランドを形成する内部電極があり、前記内部電極にはラインパターン用とコンデンサーやグランドパターン用で、それぞれ導電ペーストの組成が異なるものを使用していた（例えば特許文献１）。
通常、表層電極は、通常半田付けなどによる端子として使用するため、半田耐熱性および半田濡れ性を確保する必要がある。従って、表層電極上には、電解めっきでＮｉめっき及びＳｎめっきや半田めっき、または、無電解めっきでＮｉめっきおよびＡｕめっきを行うことが一般的である。また、表層電極とセラミックス界面には、部品が搭載される電子機器の落下衝撃に対しても耐えられるように、ある程度以上の密着強度が必要とされる。このため、表層電極には、主成分以外の金属粉や、積層体のセラミックス粉やガラスフリット、更には金属酸化物などを添加することで界面の強度向上を達成していることが多い。
他方、内部電極の内、ラインパターン用導電ペーストでは、比較的大きな電流を流すため、または、電気抵抗をなるべく低くするため、比較的、導電金属の含有率は多くし、焼成後１０〜１５μｍ前後の厚さとしているのが通常である。また、コンデンサーやグランド用の導電ペーストでは、コンデンサー層間同士、またはコンデンサーとグランド間でコンデンサーを形成し、なるべくコンデンサー容量のばらつきを小さくするため、焼成後厚さ５μｍ以下でかつ厚さばらつきを抑えるような構造をとっている。従って、前記ラインパターン用導電ペーストとは逆に、導電金属の含有率は低くし、また、導電金属の粒径も比較的小さいものが使用される。
更に、ビアホール用導電ペーストには、穴埋め充填性の良い、高めの粘度特性とされていることが多い。
以上の様に、使用する導電ペーストの仕様としては、表層用、ライン用、コンデンサー・グランド用、ビアホール用と、それぞれの機能にあわせて仕様の異なる導電ペーストが使用されるのが通常であった。
【０００３】
【特許文献１】特開平９−１２９４７９号
【０００４】
【発明が解決しようとする課題】
これらの導電ペーストは、仕様が異なるため、当然、セラミックスと同時焼成時、収縮挙動が異なる。特に、ビアホールが表層に達して、かつ、その表面に表層電極が形成される場合、前述したように、焼成時の収縮挙動が異なるため、下地にビアホールが存在する表層電極の表面における状態と、下地がセラミックスの表層電極の表面の状態では、その形態が異なっている。
一般に、表層電極の下地がセラミックスの場合に比べて、下地にビアホールがある場合は、導伝ペーストの収縮率の差により表面に凹凸が発生したり、表層電極用の導電ペーストとビアホール用の導電ペーストは、それぞれの金属含有率が異なるため、表層電極がポーラスであったりする現象が発生した。
【０００５】
表層電極に無電解ＮｉめっきおよびＡｕめっきを施す場合には、その前処理としてＰｄ処理を行う。Ｐｄを含む溶液中に部品を浸漬させ、前記表層電極上にＰｄを分散させて、その触媒反応で、Ｎｉを析出させるものである。
ここで、このＰｄ処理の時間の長短で時間が短いと、前記ポーラスの部分はＮｉめっきが薄く、この後Ａｕめっき後、半田付けした場合、Ｎｉ膜厚が薄いため半田耐熱性が低下しており、半田付けの際、下地の表層電極が半田に食われる、いわゆる「半田食われ」が発生し、セラミック表面が露出してしまうという不具合が生じる場合があった。場合によってはＮｉめっき、Ａｕめっきが付かず、半田付け自体できないことさえも起こる。
逆に、Ｐｄ処理時間が長いと、表層電極の平滑な面、即ち下地がセラミックスの表層電極の表面がＰｄの極薄い膜により覆われてしまい、表層電極とＮｉめっき面の界面に薄い膜として存在することとなる。このＰｄ膜は表層電極およびＮｉめっき膜と接着力を阻害するものである。従って、Ａｕめっき後、リード線等を半田付けして引っ張り試験をすると、この表層電極とＮｉめっき界面（正確にはＰｄ膜内部）から表層電極が容易に剥がれてしまい、所望の端子強度密着強度が得られないと言った問題もあった。
このように表層電極において、表面が平滑な部分と、表面が凸凹やポーラスの電極が混在するような場合には、積層電子部品として、半田耐熱性が十分で、かつ、表層電極とＮｉめっき界面の密着強度が大きいＮｉめっきを形成することが非常に困難であるという課題があった。
【０００６】
そこで本発明の目的は、表層電極において、下地がセラミックスであっても、ビアホールであっても、いずれの電極においても、平滑な表面にすることにより、表層電極とＮｉめっき界面にＰｄが膜として存在することなく、安定かつ十分な膜厚のＮｉめっき膜を形成出来、半田耐熱性に優れ、かつ表層電極とＮｉめっき界面の密着強度が大きい積層電子部品を提供することである。
【０００７】
【課題を解決するための手段】
本発明の積層電子部品は、導電ペーストで形成された電極とセラミックスとを同時焼成する積層電子部品であって、前記積層電子部品の表層に形成された第１の電極と、前記積層電子部品の内部に形成され配線を構成する第２の電極と、更に前記表層の第１の電極と前記内部の第２の電極とを接続するように形成されたビアホール電極を有し、前記第１の電極と直接接続される前記ビアホール電極の組成が、実質的に同一であることを特徴とする。
本発明においては、前記第１の電極と直接接続される前記ビアホール電極は、金属材料としてＡｇまたはＣｕを主成分とするのが好ましく、前記第１の電極はガラス成分を含まない様に構成するのも好ましい。そして、前記第１の電極の表面に無電解ＮｉめっきおよびＡｕめっきが施すのがより好ましい。
【０００８】
【発明の実施の形態】
本発明では、表層電極に接する層に形成されているビアホールの組成を、表面電極の断面の組成と実質的に同一とすることにより、ビアホールが下地に有る場合、無い場合での表層電極表面の形態の差異を小さくさせている。
以下本発明の一実施例の説明を行う。
セラミックスを構成する低温焼成材料としては、重量％でＡｌ２Ｏ３：５０、ＳｉＯ２：３６、ＳｒＯ：１０、ＴｉＯ２：４、Ｂｉ２Ｏ３：２．５、Ｎａ２Ｏ：２、Ｋ２Ｏ：０．５、ＣｕＯ：０．３、ＭｎＯ２：０．５に換算される誘電体材料を使用した。
前記、組成の材料を作製するため、Ａｌ２Ｏ３、ＳｉＯ２、ＴｉＯ２、Ｂｉ２Ｏ３、ＣｕＯ、ＭｎＯ２およびＳｒＣＯ３、Ｎａ２ＣＯ３、Ｋ２ＣＯ３の原料粉を秤量し、純水と一緒に、ボールミルで混合し、混合スラリーを得た。前記スラリーにＰＶＡをスラリー重量に対して１ｗｔ％添加した後、スプレードライヤーにて乾燥し、平均粒径が約０．１ｍｍの顆粒状の乾燥粉を得た。そして前記顆粒粉を、連続炉にて最高温度８００℃にて仮焼し、目的とする組成である仮焼粉を得た。
【０００９】
次に、仮焼粉を、エタノール中に分散させてボールミルで平均粒径１．２μｍまで粉砕し、更に、シート成形用のバインダーであるＰＶＢ（ポリビニルブチラール）を仮焼粉重量に対して１２ｗｔ％、および可塑剤であるＢＰＢＧ（ブチルフタリルブチルグリコレート）７．５ｗｔ％を添加し、同一のボールミルにて、溶解・分散を行い、シート成形用のスラリーを得た。前期スラリーを減圧下で、脱泡および一部の溶剤の蒸発を行い、約１００００ｍＰａ・ｓの粘度になるように調整した。粘度調整後、ドクターブレードにて、シート成形を行い、乾燥後約２００μｍの厚さのセラミックグリーンシートを得た。後工程のハンドリングのため、約２００ｍｍ角の大きさに裁断した。
【００１０】
積層電子部品とするため、セラミックグリーンシートに先ず、直径０．２φのビアホールをレーザー穴あけ装置により、所定の位置に形成した。次に、最上層のセラミックグリーンシートのビアホールを表１に示す表層電極用のＡｇペーストを印刷により埋め込んだ。更に、その表面に前記表層電極用Ａｇペーストと同じＡｇペーストを用いて１ｍｍ角のパッド状のパターンを形成した。第２層目の最上層と積層方向に重なる位置に形成されたビアホールに表１のビアホール用の導電ペーストを印刷による埋め込んだ。第３層目にも、第２層目と同様にビアホール形成、印刷を行った。第４層目には、前記第３層目のビアホールと接続するように内部配線パターンを印刷した。第５層目以降は、ビアホール加工や印刷されていないグリーンシートを使用して、合計で１０層になるようにし、最上層から第３層までは画像処理による位置合わせを行って、積層体断面が図１に示す積層体断面の積層体を作製した。
【００１１】
【表１】
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【００１２】
この積層体を焼成後（焼成での収縮率２０％）７ｍｍ×５ｍｍになるようにチップサイズに切断した後、焼成セッターに配置し、連続炉で脱バインダー及び焼成を行った。焼成は大気雰囲気で行い、９００℃で１．５時間保持した。焼成後、表面のパッド状の端子（焼成後０．８ｍｍ）の表面をＳＥＭ観察した。観察結果を図２に示す。表面の形態は従来のものと比べて平滑であることがわかる。
また、ビアホールの断面を研磨し、表層電極と表層電極に接する層（最上層）のビアホールの組成をＥＰＭＡで分析したが、当然同一の組成であり、Ａｇ１００ｗｔ％であった。なおＲｈが０．０２ｗｔ％含まれているはずであるが、測定限界以下のため検出されなかった。また、断面における最上層と第２層のビアホールとの接続部をＳＥＭ観察したが、剥離などの不具合は無かった。表層用の導電ペーストとビアホール用の導電ペーストの仕様の差が比較的小さい場合、即ち、同一の金属粉で、導電ペースト中の金属含有率の差が近い場合は、表層電極に接する最上層のビアホールを表層用の導電ペーストに替えてもビアホール同士が接合される境界において、剥離などの不具合は発生しない。
次に焼成体を無電解めっきにて、焼成後のＡｇ表面に、ＮｉめっきおよびＡｕめっきを行った。無電界めっきは、１０％の硫酸に室温で３０秒浸漬し、室温でＰｄ処理を１分行い、Ｎｉ−Ｐ無電解めっき液にて、８８℃、２０分の処理で厚さ３μｍのＮｉめっきを行った。更に、置換Ａｕめっき液にて、７０℃、１０分の処理で厚さ０．０５μｍのＡｕめっきを行った。
めっき後の表面のパッド状端子に０．５φのコバールピンを半田付けし、引っ張り試験を行った。部品１ヶ当たり４端子、５ヶで計２０端子の評価したところ、４０〜６０Ｎ／ｍｍ２の強度が得られた。この引っ張り強度は、下地がセラミックスである表層電極とほぼ同等の強度である。
【００１３】
（実施例２）
実施例１と同一の低温焼成材料を用いて、電極材料として表２に示すＣｕ導電ペーストを使用して、積層電子部品を作製した。金属材料がＣｕのため、Ｃｕを酸化させること無く、脱バインダー及び焼成を行うため、焼成雰囲気は窒素ガス中に酸素を１０ｐｐｍ添加したガスを使用し、焼成は１０００℃で１時間保持により行った。他の工程については、実施例１と同様に行った。
【００１４】
【表２】
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【００１５】
作製した積層電子部品について、実施例１と同様の評価を行った。
表面のパッド状の端子（焼成後０．８ｍｍ角）の表面をＳＥＭ観察したが、実施例１と同様で、表面の形態は平滑であった。また、ビアホールの断面を研磨し、断面における最上層と第２層のビアホールとの接続部をＳＥＭ観察したが、剥離などの不具合は無かった。
実施例１と同条件でめっきを行い、めっき後の表面のパッド状端子に０．５φのコバールピンを半田付けし、同様の引っ張り試験を行い、４０〜５０Ｎ／ｍｍ２の強度が得られた。
【００１６】
（比較例１）
実施例１と同様にセラミックグリーンシートを作製した。積層電子部品とするため、セラミックグリーンシートに先ず、直径０．２φのビアホールをレーザー穴あけ装置により、所定の位置に形成した。次に、最上層のセラミックグリーンシートのビアホールを表１に示すビアホール用Ａｇペーストを印刷により埋め込んだ。更に、表面に表１に示す表層用Ａｇペーストにて１ｍｍ角のパッド状のパターンを形成した。第２層目、第３層目にも、最上層と同様の位置に形成されたビアホールにビアホール用のＡｇペーストを印刷による埋め込んだ。第４層目には、前記第３層目のビアホールと接続するように内部配線パターンを印刷した。第５層目以降は、ビアホール加工や印刷されていないグリーンシートを使用して、合計で１０層になるようにし、最上層から第３層までは画像処理による位置合わせを行って、積層体を作製した。積層体断面の構造図を図３に示す。その後の工程は、実施例１と同様に行った。
【００１７】
焼成後、表面のパッド状の端子（焼成後０．８ｍｍ角）の表面をＳＥＭで観察した。表層電極の表面のＳＥＭ写真を図４に示す。また図５には図４の電極表面のスケッチを示す。図４において、比較的白く観察される部分が表層電極であり、そのなかで黒く観察される部分は空孔である。前記ＳＥＭ写真によれば、下地にビアホールが存在する部分は、ポーラスであることがわかる。
【００１８】
表層電極と表層電極に接する層のビアホールの組成をＥＰＭＡで分析した。表層電極の組成はＡｇ１００ｗｔ％であったが（Ｒｈは測定限界以下）。一方ビアホール用電極の組成は、Ａｇが９９ｗｔ％、ＳｉＯ２換算でが０．８ｗｔ％、Ｂ２Ｏ３換算でが０．２ｗｔ％であった。
【００１９】
次に焼成体を無電解めっきにて、焼成後のＡｇ表面に、ＮｉめっきおよびＡｕめっきを行った。無電界めっきは、１０％の硫酸に室温で３０秒浸漬し、室温でＰｄ処理を５分行った。実施例１の１分に対して、長時間化したのは、ポーラスなＡｇ表面にもめっきを析出させるためである。Ｎｉ−Ｐ無電解めっき液にて、８８℃、２０分の処理で厚さ３μｍのＮｉめっきを行った。更に、置換Ａｕめっき液にて、７０℃、１０分の処理で厚さ０．０５μｍのＡｕめっきを行った。
めっき後の表面のパッド状端子に０．５φのコバールピンを半田付けし、引っ張り試験を行った。作製した積層電子部品の端子に、０．５φのコバールピンを半田付けし、実施例１と同様な引っ張り試験を行った。下地がセラミックスの端子では、１０〜１５Ｎ／ｍｍ２の強度しか得ることができず、また破壊界面は、ＡｇとＮｉめっき膜であった。また下地がビアホールの端子では、３０〜４０Ｎ／ｍｍ２の強度であり、実施例のものよりも小さな強度しか得られなかった。
【００２０】
（比較例２）
焼成工程までは、比較例１と同様に行った。無電解めっきは、実施例１と同様に行ったところ、下地にビアホールが存在する端子では、Ｎｉめっきが正常に析出しなかった。即ち金属光沢を得ることができなかった。置換Ａｕめっきを行った後、前記端子では半田が濡れず、半田付けできなかった。
【００２１】
以上本発明について実施例に基づいて説明したが、これに限定されるわけではない。例えば、表層用の導電ペーストとビアホール用の導電ペーストの仕様が大きく異なる場合、例えば、金属粉の粒径や形状が異なったり、また、それぞれの添加物の種類や量が異なったりする場合は、当然ながら焼成時の収縮挙動や収縮率が異なってくる。このような場合では、前述の仕様が近い場合と異なり、第２層からビアホール用の導電ペーストを使用した場合、最悪の場合、最上層と第２層のビアホールの接合界面で、剥離が生じて断線する危険性がある。断線に到らなくとも、電気抵抗が大きくなり品質の低下が避けられない可能性がある。前記の弊害を防ぐために、表層用とビアホール用を直接接合させるのではなくて、表層用とビアホール用の導電ペーストを混合した導電ペーストを適用した層を、表層用１００％の層とビアホール用１００％の層の間に設けることが有効である。
【００２２】
両者の導電ペーストの仕様が著しく異なる場合、混合比を段階的に混合した導電ペーストをそれぞれの層に適用することで、隣接するビアホールの接合界面での焼成時の挙動、および収縮率の差を低減することができ、前述の不具合を回避することが可能となる。
例えば、連続してビアホールを形成する必要性があって、２種類の導電ペーストの仕様の差が比較的大きい場合、表層用とビアホール用の導電ペーストの混合比（重量比）で、第２層を３：１、第３層を２：１、第４層を１：１、第５層を１：２、第６層を１：３、第７層をビア用にすることで、前記の不具合の危険性を著しく低減することが可能となる。
【００２３】
【発明の効果】
前記実施例に示したように、本発明によれば、表層電極において、平滑な表面にすることにより、表層電極上に安定かつ十分な膜厚のＮｉめっき膜を形成することで、半田耐熱性が十分で、かつ、表層電極とＮｉめっき界面の密着強度が大きい積層電子部品を得ることができる。
【図面の簡単な説明】
【図１】本発明の一実施例に係る積層電子部品の断面図である。
【図２】本発明の一実施例に係る積層電子部品に形成した表層電極の顕微鏡写真である。
【図３】従来の積層電子部品の断面図である。
【図４】従来の積層電子部品に形成した表層電極の顕微鏡写真である。
【図５】図４の顕微鏡写真のスケッチである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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