(57)【要約】【課題】半導体装置の製造方法及び半導体装置に関し、基板上に強誘電体キャパシタを形成する工程で生じるデバイス特性の劣化を防ぐことを目的とする。【解決手段】絶縁膜６に形成された開口部１にその一部が埋め込まれたシリンダ形状を有する下部電極膜９を形成する工程と、該絶縁膜６と該下部電極膜９が形成された基板の全面に強誘電体膜１０を堆積する工程と、ウェットエッチングにより該下部電極膜９の表面の強誘電体膜１０を残して該絶縁膜６の表面の強誘電体膜１０を選択的に除去する工程と、その上に上部電極膜１１を堆積しパターニングする工程を含むように構成する。【選択図】　　　図３
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【特許請求の範囲】
【請求項１】
絶縁膜に形成された開口部にその一部が埋め込まれたシリンダ形状の下部電極膜を形成する工程と、
該絶縁膜と該下部電極膜が形成された基板の全面に強誘電体膜を堆積する工程と、
ウェットエッチングにより該下部電極膜の表面の強誘電体膜を残して該絶縁膜の表面の強誘電体膜を選択的に除去する工程と、
全面に上部電極膜を堆積しパターニングする工程を含むことを特徴とする半導体装置の製造方法。
【請求項２】
該ウェットエッチングは、ＨＦ、ＢＨＦ、ＤＨＦ、Ｈ２　ＳＯ４　、ＨＣｌ又はＨＮＯ３　のいずれかを含む水溶液によって行うことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
絶縁膜に形成された開口部にその一部が埋め込まれたシリンダ形状の下部電極膜と、
該下部電極膜の表面を覆うように形成された強誘電体膜と、
該強誘電体膜の表面を覆うように形成された上部電極膜からなるキャパシタを有し、
該強誘電体膜は該下部電極膜の表面にのみ形成されており該絶縁膜の表面には形成されていないことを特徴とする半導体装置。
【請求項４】
該強誘電体膜は、ＳＴＯ、ＢＳＴ、ＢＴＯ、ＳＢＴ、ＰＺＴ、ＰＬＺＴのいずれかであることを特徴とする請求項３記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置の製造方法及び半導体装置に係り、特に強誘電体膜から成るキャパシタを用いたＤＲＡＭあるいはＤＲＡＭ混載論理ＬＳＩの製造方法に関する。
【０００２】
【従来の技術】
近年、半導体ＩＣの高集積化の進展に伴って素子面積縮小への要求が大きくなっており、ＤＲＡＭ、ＤＲＡＭ混載論理ＬＳＩ等の半導体ＩＣではメモリセル面積のより一層の縮小が求められている。特に、１トランジスタ１キャパシタ構成のメモリセルの面積は、実質上キャパシタの占める面積によって決まるためキャパシタ面積を縮小することが必要である。しかし、単なるキャパシタ面積の縮小は蓄積電荷の減少をもたらしメモリ動作を不安定にして半導体ＩＣの信頼性を低下させる。
【０００３】
そこで、蓄積電荷を減少させることなくメモリセル面積を縮小するため様々なセル構造がこれまでに提案されており、たとえば、キャパシタ絶縁膜として従来用いられてきたＳｉＯ２　、ＳｉＮをＳＴＯ、ＢＳＴ等の高誘電体膜で置き換える方法、キャパシタを柱状あるいはシリンダ形状にしてキャパシタの実効面積を大きくする方法等が知られている。これらの方法は、いずれも原理的には基板上の同一投影面積に対してキャパシタ容量を大きくする上で有効であるが、従来とは異なる材料や製造工程を用いるためざまざまな問題が生じ、これらの方法を用いたメモリセルを実用化する上での障害となっている。
【０００４】
以下、ＤＲＡＭあるいはＤＲＡＭ混載論理ＬＳＩにおけるシリンダ形状を有する強誘電体キャパシタの従来の製造方法について、図４に示した素子断面図を参照して説明する。同図に見られるように、シリコン基板（図示せず）上のメモリセル領域Ａと周辺回路領域Ｂにはトランジスタのソース／ドレインあるいはゲート電極（図示せず）に接続されたＷ等の高融点金属からなるプラグ２１、２２が形成されている。そして、その上に堆積されたＳｉＮ膜２４、ＳｉＯ２　膜２５　、ＳｉＮ膜２６にコンタトクホ−ルを形成してプラグ２１の表面を露出させた後、コンタクトホール内にプラグ２１と接してＲｕ膜からなるシリンダ形状の下部電極膜２７を形成する。さらに、全面にＳＴＯ膜からなる強誘電体膜２８を堆積する。強誘電体膜２８はシリンダ形状の下部電極膜２７の内壁と外壁に一様に堆積されるため、基板上の同一投影面積に対して実効的に大きなキャパシタ面積が得られることになる。
【０００５】
続いて、その上にＲｕ膜からなる上部電極膜２９を堆積した後、強誘電体膜２８と上部電極膜２９をパターニングし、この上にＳｉＯ２　膜からなる層間絶縁膜３０を堆積する。その後、層間絶縁膜３０にプラグ３１を形成し、このプラグ３１を介して上部電極膜２９と配線電極３２を接続する。
また、周辺回路領域Ｂでは、同様に層間絶縁膜３０にプラグ３３を形成し、プラグ３２、３３を介して周辺回路用トランジスタ（図示せず）と上層電極３４を接続する。
【０００６】
上述した強誘電体キャパシタの製造に際して、上部電極膜と強誘電体膜のパターニングは加工精度に優れたドライエッチング加工、通常はリアクティブイオンエッチング（ＲＩＥ）加工によって行う。
ＲＩＥ加工では、Ａｒ＋　等のイオンにより被加工物をスパッタエッチングするため、加工の際に被加工物の構成原子あるいはそのクラスターからなる微粒子が周囲に飛散し、その一部はシリコン基板の裏面に不純物として被着する。被着した不純物は後の熱処理工程によってシリコン基板内部に拡散してデバイス特性を劣化させることになる。ＲＩＥ加工に起因するこのにようなデバイス特性の劣化を防ぐため、通常、ＲＩＥ加工後にシリコン基板裏面をＨＦ系のエッチング液を用いて洗浄し不純物を除去するようにしていた。
【０００７】
強誘電体膜２８となるＳＴＯ膜と上部電極膜２９となるＲｕ膜のパターニングをＲＩＥ加工によって行った場合においても、従来は、不純物除去のためシリコン基板の裏面洗浄を行っていた。
【０００８】
【発明が解決しようとする課題】
ところが、本発明者等は、ＳＴＯ膜とＲｕ膜を同時にＲＩＥ加工した場合、上述した通常のウェットエッチングでは基板裏面に被着した不純物を充分には除去できないことを見いだした。一方、Ｒｕ膜のみをＲＩＥ加工した場合には通常のウェットエッチングにより不純物を除去することができる。これはシリコン基板の裏面洗浄による不純物の除去効果が被加工物材料に依存することを示している。
【０００９】
表１は以上の現象を確認するために本発明者等の行った実験結果をまとめて示したものである。この実験では、シリコン基板上にＳｉＮ膜を堆積しこの上にＲｕ膜を堆積したサンプル１と、シリコン基板上にＳｉＮ膜を形成し、続けてＳＴＯ膜とＲｕ膜を堆積したサンプル２を作成する。そして、ＲＩＥ加工によりサンプル１についてはＲｕ膜を除去し、サンプル２についてはＲｕ膜とＳＴＯ膜を除去する。その後、それぞれのサンプルのシリコン基板裏面をＨＦ系の水溶液で洗浄した場合と洗浄しなかった場合についてシリコン基板の裏面に残留するＲｕ量をＩＣＰ−ＭＳ分析により調べた。表１はその結果を示している。
【００１０】
【表　１】
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表１から明らかなように、Ｒｕ膜のみをＲＩＥ加工したサンプル１は基板洗浄により基板裏面のＲｕ被着量が４桁程度低下しているのに対し、Ｒｕ膜とＳＴＯ膜を同時に加工したサンプル２は基板洗浄によるＲｕ被着量の低下が１桁程度に留まっていることがわかる。
【００１１】
Ｒｕ以外にＩｒ、Ｐｔ、ＲｕＯ２　、ＩｒＯ２　、ＳｒＲｕＯ３　等の金属、ＳＴＯ外にＢＳＴ、ＢＴＯ、ＳＢＴ、ＰＺＴ等の強誘電体を用いた場合にも同様な結果が得られた。
上部電極膜のみをＲＩＥ加工した場合には、加工時に飛散するのは上部電極膜を構成する金属粒子のみであるのに対し、強誘電体膜と上部電極膜を同時にＲＩＥ加工した場合、上部電極膜から発生する金属粒子とともに強誘電体膜から発生する強誘電体粒子が飛散することになる。上述の実験結果は、強誘電体粒子が金属粒子と結合して不溶性を呈しエッチング耐性が高くなるため通常のウェットエッチングでは除去が困難になることを示していると考えられる。
【００１２】
以上のように、上部電極膜と強誘電体膜を同時にＲＩＥ加工する従来の製造方法では、シリコン基板裏面に被着した不純物を充分には除去することができず、デバイスの信頼性を低下させるという問題があった。
そこで、本発明は基板上に強誘電体キャパシタを形成する工程で生じるデバイス特性の劣化を防ぐことを目的とする。
【００１３】
【課題を解決するための手段】
上記課題の解決は、絶縁膜に形成された開口部にその一部が埋め込まれたシリンダ形状の下部電極膜を形成する工程と、該絶縁膜と該下部電極膜が形成された基板の全面に強誘電体膜を堆積する工程と、ウェットエッチングにより該下部電極膜の表面の強誘電体膜を残して該絶縁膜の表面の強誘電体膜を選択的に除去する工程と、全面に上部電極膜を堆積しパターニングする工程を含むことを特徴とする半導体装置の製造方法、
あるいは、該ウェットエッチングは、ＨＦ、ＢＨＦ、ＤＨＦ、Ｈ２　ＳＯ４　、ＨＣｌ又はＨＮＯ３　のいずれかを含む水溶液によって行うことを特徴とする上記半導体装置の製造方法、
あるいは、絶縁膜に形成された開口部にその一部が埋め込まれたシリンダ形状の下部電極膜と、該下部電極膜の表面を覆うように形成された強誘電体膜と、該強誘電体膜の表面を覆うように形成された上部電極膜からなるキャパシタを有し、該強誘電体膜は該下部電極膜の表面にのみ形成されており該絶縁膜の表面には形成されていないことを特徴とする半導体装置、
あるいは、該強誘電体膜は、ＳＴＯ、ＢＳＴ、ＢＴＯ、ＳＢＴ、ＰＺＴ、ＰＬＺＴのいずれかであることを特徴とする上記半導体装置によって達成される。
【００１４】
一般に、下部電極膜として用いられるＲｕ等の金属膜は多結晶性を有し、また、層間絶縁膜として用いられるＳｉＯ２　、ＳｉＮ等の絶縁膜は非晶質性を有している。そして、強誘電体膜の結晶性は下地材料とその結晶性に大きく影響され、下地が絶縁膜の場合には非晶質性、多結晶金属の場合には多結晶性を呈することが知られている。そのため、絶縁膜と下部電極膜が形成された基板の全面に強誘電体膜を堆積したとき、下部電極膜表面に堆積された強誘電体膜は多結晶となり、絶縁膜表面に堆積された強誘電体膜は非晶質となる。
【００１５】
一方、多結晶性の強誘電体膜は非晶質性の強誘電体膜に比べてウェットエッチングに対する耐性が高いことが知られている。従って、下部電極膜と絶縁膜の表面に強誘電体膜を堆積した後ウェットエッチングを行うことにより絶縁膜表面に堆積された非晶質性の強誘電体膜を除去し、下部電極膜表面に堆積された多結晶性の強誘電体膜のみを選択的に残すことが可能となる。
【００１６】
従って、ウェットエッチングした後には強誘電体膜は下部電極膜の表面にのみ残され絶縁膜の表面には存在しないので、上部電極膜のＲＩＥ加工時に強誘電体膜をＲＩＥ加工する必要はなくなり、従って、上部電極膜を構成する原子からなる不純物がシリコン基板裏面に被着したとしても通常の基板洗浄により容易に除去することができデバイス特性の劣化を防ぐことが可能となる。
【００１７】
【発明の実施の形態】
図１〜図３は本発明の実施例を説明する工程断面図である。以下、図１〜図３を参照してＤＲＡＭ製造に際してシリンダ形状を有する強誘電体キャパシタを形成する工程に本発明を適用した例を述べる。
図１（ａ）　において、１、２はＷ等の高融点金属からなるプラグであり、それぞれシリコン基板上のメモリセル領域Ａと周辺回路領域Ｂに形成されたトランジスタのソース／ドレインあるいはゲート電極（図示せず）と同図の下方で接続されている。３はＳｉＯ２　等からなる層間絶縁膜である。同図はプラグ１、２と層間絶縁膜３の表面がＣＭＰ法等を用いて平坦化された状態を示したものである。プラグ１、２と層間絶縁膜３を形成するまでの工程、即ち、シリコン基板上での素子分離工程、トランジタ形成工程等については省略する。
【００１８】
次に、図１（ｂ）　に示したように、ＣＶＤ法を用いて膜厚４０ｎｍのＳｉＮ膜４を堆積し、続いて、膜厚１００ｎｍのＳｉＯ２　膜５、膜厚４０ｎｍのＳｉＮ膜６を堆積する。さらに、プラズマＣＶＤ法を用いて膜厚６００　ｎｍ　のＳｉＯ２　膜７を堆積する。そして、フォトレジスト法により、ＳｉＮ膜４／ＳｉＯ２　膜５／ＳｉＮ膜６／ＳｉＯ２　膜７からなる多層の層間絶縁膜をパターニングすることによりコンタクトホール８を形成し、これによりプラグ１の表面を露出させる。
【００１９】
ついで、ＰＶＤ法とＣＶＤ法により全面に下部電極膜となる膜厚４０ｎｍのＲｕ膜９を堆積する。この工程では、図１（ｃ）　に示したように、コンタクトホール８の底面と側壁にＲｕ膜９が均一に堆積される。
なお、プラグ１の表面に対するＲｕ膜９の密着性を改善するため、Ｒｕ膜９を堆積する前に膜厚８ｎｍのＴｉＮ膜がＣＶＤ法により堆積されるが、同図では省略してある。また、膜厚４０ｎｍのＲｕ膜９の堆積は、最初にシード用としてＰＶＤ法により膜厚１０ｎｍのＲｕ膜を堆積し、続けてＣＶＤ法により膜厚３０ｎｍのＲｕ膜を堆積することによって行う。
【００２０】
ついで、図２（ａ）　に示したように、全面にフォトレジストを塗布してコンンタクトホール８内にフォトレジストを埋め込んだ後ＣＭＰ法によりＳｉＯ２　膜７が露出するまで表面を研摩する。これによりコンタクトホール８の側壁と底面にＲｕ膜９が残され、コンタクトホール８の表面に露出していたＲｕ膜は除去される。
【００２１】
ついで、図２（ｂ）　に示したように、ＳｉＮ膜６をエッチングストッパーとして用いＨＦ系エッチング液によりＳｉＯ２　膜７を除去し、さらに、コンタクトホール８内に埋め込まれているレジストをアッシングにより除去すると、下部電極膜として用いられるシリンダ形状のＲｕ膜９が得られる。
なお、上記工程において、ＳｉＯ２　膜７を除去したとき、シリンダ形状のＲｕ膜９の外壁には密着性改善のために堆積したＴｉＮ膜が残されているが、このＴｉＮ膜は硫酸過酸化水素溶液を用いて除去しＲｕ膜９の表面を露出させる。
【００２２】
ついで、図２（ｃ）　に示したように、シリンダ形状のＲｕ膜９とＳｉＮ膜６が形成された基板の全面に膜厚１５ｎｍのＳＴＯ膜１０をＣＶＤ法により堆積する。Ｒｕ膜９は多結晶、ＳｉＮ膜９は非晶質となっている。そのため、ＳＴＯ膜１０はＲｕ膜９の表面では多結晶となり、ＳｉＮ膜６の表面では非晶質となる。
ついで、ＨＦを含む水溶液によりウェットエッチングを行うと、ＳＴＯ膜１０のうち非晶質となっている部分は容易にエッチングされるものの多結晶性となっている部分はエッチングされ難く、そのため、図３（ａ）　に示したように、Ｒｕ膜９の表面にのみＳＴＯ膜１０を残しＳｉＮ膜６の表面に堆積されているＳＴＯ膜１０を選択的に除去することができる。
【００２３】
ＨＦ以外にＢＨＦ、ＤＨＦ等を含む水溶液、あるいは、Ｈ２　ＳＯ４　、ＨＣｌ又はＨＮＯ３　等を含む水溶液を用いてエッチングを行った場合にも同様な結果が得られる。
ついで、ＰＶＤ法とＣＶＤ法により膜厚４０ｎｍのＲｕ膜１１を堆積して上部電極膜とする。通常は、Ｒｕ膜に続けて膜厚５０ｎｍ程度のＴｉＮ膜を堆積することにより上部電極膜を２層膜とするが、同図では省略してある。そして、図３（ｂ）　に示したように、このＲｕ膜１１をＲＩＥ加工によりパターニングする。このＲＩＥ加工の際にシリコン基板裏面に被着する不純物にはＳＴＯ膜の構成原子が含まれていない。そのため、ＲＩＥ加工後にＨＦ系水溶液を用いたシリコン基板の裏面洗浄を行うことにより不純物を容易に除去することができる。以上のように、本実施例では、ＳＴＯ膜１０は下部電極となるＲｕ膜９の表面にのみ形成されＳｉＮ膜６の表面には形成されていないため、ＳＴＯ膜１０をＲＩＥ加工する必要がなくなる。
【００２４】
その後、図３（ｃ）　に示したように、ＳｉＯ２　膜１２を堆積し表面をＣＭＰ法により平坦化する。そして、ＳｉＯ２　膜１２にプラグ１３を形成し上部電極膜となるＲｕ膜１１を上層電極１４と接続する。また、必要に応じて周辺回路領域で、ＳｉＮ膜４、ＳｉＯ２　膜５、ＳｉＮ膜６、ＳｉＯ２　膜１２にコンタクトホールを形成してプラグ１５を設け、周辺回路用トランジスタのソース／ドレインあるいはゲート電極（図示せず）を上層電極１６と接続する。
【００２５】
本実施例では、上部電極膜としてＲｕ膜を用いた例について述べたが、強誘電体キャパシタの電極材料として用いられる導電性材料であって多結晶あるいは単結晶性を有するものであれば足り、たとえば、Ｉｒ、Ｐｔ、ＲｕＯ２　、ＩｒＯ２　、ＳｒＲｕＯ３　、ＴｉＮ、ＴｉＯＮを用いることができる。また、強誘電体膜材料としてＳＴＯ膜に限らず、ＢＳＴ、ＢＴＯ、ＳＢＴ、ＰＺＴ等を用いることができる。
【００２６】
【発明の効果】
本発明によれば、強誘電体キャパシタの形成工程において強誘電体膜のドライ加工を行う必要がなくなるため、ドライ加工に起因して生じるシリコン基板の裏面汚染の問題を回避することが可能となり強誘電体キャパシタを有する半導体ＩＣの信頼性を向上させる上で有益である。
【図面の簡単な説明】
【図１】（ａ）　、（ｂ）　、（ｃ）　は本発明の実施例を説明する工程断面図（その１）である。
【図２】（ａ）　、（ｂ）　、（ｃ）　は本発明の実施例を説明する工程断面図（その２）である。
【図３】（ａ）　、（ｂ）　、（ｃ）　は本発明の実施例を説明する工程断面図（その３）である。
【図４】従来例に係る素子断面図である。
【符号の説明】
１、２、２１、２２　プラグ
３、２３　層間絶縁膜
４、６　ＳｉＮ膜
５、７、１２、３０　ＳｉＯ２　膜
８　　コンタクトホール
９、１１　Ｒｕ膜
１０　　ＳＴＯ膜
２７　　下部電極膜
２８　　強誘電体膜
２９　　上部電極膜
【図１】
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【図２】
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【図３】
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【図４】
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