(57)【要約】【課題】高速なランダムアクセスを実現しつつ、常に正常なデータ読出しが可能な半導体記憶装置を提供する。【解決手段】読出しゲート回路３３は、ＮチャネルＭＯＳトランジスタ２７，２８のソースが、接地ノードではなくセンスアンプ１３のセンスアンプ活性化線ＳＮＬに接続されている。センスアンプ１３が活性化される前にリードコラム選択線ＣＳＬＲを選択することにより、センスアンプ１３の活性化と同時に読出しデータ線対ＧＩＯＲ，／ＧＩＯＲが駆動される。【選択図】        図４
2004158050.tif 000002
【特許請求の範囲】
【請求項１】
行列状に配置される複数のメモリセル、前記複数のメモリセルの各行に対応して配置される複数のワード線、および前記複数のメモリセルの各列に対応して配置される複数のビット線対を含むメモリセルアレイと、
前記複数のビット線対の各々に対応して設けられるセンスアンプと、
前記複数のビット線対の各々に対応して設けられ、データを読み出すための読出しデータ線対に接続される読出しゲート回路とを備え、
前記読出しゲート回路は、
ゲートが前記ビット線対の一方に接続され、ソースが前記センスアンプの活性／非活性に応じて動的に変化する第１のトランジスタと、
ゲートが前記ビット線対の他方に接続され、ソースが前記センスアンプの活性／非活性に応じて動的に変化する第２のトランジスタとを含む、半導体記憶装置。
【請求項２】
センスアンプ活性化信号に応じて接地ノードに接続される第１のセンスアンプ活性化線と、
前記センスアンプ活性化信号に相補な信号に応じて電源ノードに接続される第２のセンスアンプ活性化線とをさらに備え、
前記第１および第２のトランジスタは、ソースが共に前記第１のセンスアンプ活性化線に接続される、請求項１に記載の半導体記憶装置。
【請求項３】
センスアンプ活性化信号に応じて接地ノードに接続される第１のセンスアンプ活性化線と、
前記センスアンプ活性化信号に相補な信号に応じて電源ノードに接続される第２のセンスアンプ活性化線とをさらに備え、
前記第１および第２のトランジスタは、ソースが共に、前記センスアンプ活性化信号を与えるノードに接続される、請求項１に記載の半導体記憶装置。
【請求項４】
前記読出しデータ線対に対応して設けられるクロスカップル回路をさらに備える、請求項１から３のいずれかに記載の半導体記憶装置。
【請求項５】
前記クロスカップル回路は、
ゲートが前記読出しデータ線対の一方に接続され、ソースが電源ノードに接続され、ドレインが前記ビット線対の一方に接続される第３のトランジスタと、
ゲートが前記読出しデータ線対の他方に接続され、ソースが電源ノードに接続され、ドレインが前記ビット線対の他方に接続される第４のトランジスタとを含む、請求項４に記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体記憶装置に関し、より特定的には、高速なランダムアクセスが可能な半導体記憶装置に関する。
【０００２】
【従来の技術】
従来の半導体記憶装置は、センスアンプによってビット線対の電位変化の増幅が行なわれるまでの期間に先行してリードコラム選択信号が立ち上がることにより、高速なデータ読出しが実現される（たとえば、特許文献１参照）。
【０００３】
【特許文献１】
特開２０００−２６８５７０号公報
【０００４】
【発明が解決しようとする課題】
従来の半導体記憶装置は、データ読み出し用トランジスタのソースを固定電位としている。
【０００５】
そのため、センスアンプによってビット線対の電位変化の増幅が行なわれるまでの期間に先行してリードコラム選択信号を立ち上げると、プリチャージされた読出しデータ線対の電荷が共にグランドに向けて引き抜かれ、プリアンプの入力が共にＬレベル（論理ロー）となるため、場合によっては正常なデータ読出しができなくなる可能性があった。
【０００６】
それゆえに、この発明の目的は、高速なランダムアクセスを実現しつつ、常に正常なデータ読出しが可能な半導体記憶装置を提供することである。
【０００７】
【課題を解決するための手段】
この発明の半導体記憶装置は、行列状に配置される複数のメモリセル、複数のメモリセルの各行に対応して配置される複数のワード線、および複数のメモリセルの各列に対応して配置される複数のビット線対を含むメモリセルアレイと、複数のビット線対の各々に対応して設けられるセンスアンプと、複数のビット線対の各々に対応して設けられ、データを読み出すための読出しデータ線対に接続される読出しゲート回路とを備える。読出しゲート回路は、ゲートがビット線対の一方に接続され、ソースがセンスアンプの活性／非活性に応じて動的に変化する第１のトランジスタと、ゲートがビット線対の他方に接続され、ソースがセンスアンプの活性／非活性に応じて動的に変化する第２のトランジスタとを含む。
【０００８】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して詳しく説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【０００９】
［実施の形態１］
図１は、半導体記憶装置の一例であるＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）の概略的な構成を示す概略ブロック図である。
【００１０】
まず、ＤＲＡＭ全体の概略的な構成および動作について説明する。
図１を参照して、このＤＲＡＭは、内部電源電位発生回路１と、コマンドデコーダ＋クロック発生回路２と、行及び列アドレスバッファ３と、行デコーダ４と、冗長行デコーダ５と、列デコーダ６と、メモリマット７と、入力バッファ１１と、出力バッファ１２とを備える。メモリマット７は、メモリアレイ８と、冗長メモリアレイ９と、センスアンプ＋入出力制御回路１０とを含む。
【００１１】
内部電源電位発生回路１は、外部電源電位ｅｘｔＶＣＣおよび接地電位ＧＮＤを受け、外部電源電位ｅｘｔＶＣＣよりも低い内部電源電位ＶＣＣ（以下、単に電源電位ＶＣＣと称する）を生成してＤＲＡＭ全体に与える。電源電位ＶＣＣは、内部電源電位発生回路１内に設けられたヒューズ群によってチューニング可能となっている。
【００１２】
コマンドデコーダ＋クロック発生回路２は、外部から与えられる信号ＣＬＫ，／ＲＡＳ，／ＣＡＳ，／ＷＥ等に基づいて、内部クロックを発生させると同時に所定の動作モードを選択し、ＤＲＡＭ全体を制御する。
【００１３】
行及び列アドレスバッファ３は、外部から与えられるアドレス信号Ａ０〜Ａｉ（ただし、ｉは０以上の整数）に基づいて行アドレス信号ＲＡ０〜ＲＡｉおよび列アドレス信号ＣＡ０〜ＣＡｉを生成し、生成した信号ＲＡ０〜ＲＡｉおよびＣＡ０〜ＣＡｉをそれぞれ行デコーダ４，５および列デコーダ６に与える。
【００１４】
メモリアレイ８は、行列状に配列され、それぞれが１ビットのデータを記憶する複数のメモリセルを含む。各メモリセルは、行アドレスおよび列アドレスによって決定される所定のアドレスに配置される。
【００１５】
行デコーダ４は、行及び列アドレスバッファ３から与えられた行アドレス信号ＲＡ０〜ＲＡｉに応答して、メモリアレイ８の行アドレスを指定する。
【００１６】
冗長行デコーダ５内には、メモリアレイ８のうちの不良なメモリセルを含む行アドレス、およびその行アドレスと置換される冗長メモリアレイ９の行アドレスをプログラムするためのヒューズ群が設けられている。ヒューズ群によってプログラムされた不良な行アドレスに対応する行アドレス信号ＲＡ０〜ＲＡｉが入力された場合は、行デコーダ４はその行アドレスを指定せず、冗長行デコーダ５はその行アドレスの代わりにプログラムされた冗長メモリアレイ９の行アドレスを指定する。すなわち、メモリアレイ８内の不良メモリセルを含む不良メモリセル行は、冗長メモリアレイ９の正常なメモリセル行と置換される。
【００１７】
列デコーダ６は、行及び列アドレスバッファ３から与えられた列アドレス信号ＣＡ０〜ＣＡｉに応答して、メモリアレイ８の列アドレスを指定する。
【００１８】
センスアンプ＋入出力制御回路１０は、行デコーダ４（または冗長行デコーダ５）および列デコーダ６によって指定されたアドレスのメモリセルを、書込み用データ入出力線対ＩＯＷまたは読込み用データ入出力線対ＩＯＲの一方端に接続する。書込み用データ入出力線対ＩＯＷの他方端は、入力バッファ１１に接続される。読込み用データ入出力線対ＩＯＲの他方端は、出力用バッファ１２に接続される。
【００１９】
入力バッファ１１は、書込みモード時に、外部から与えられる信号ＣＬＫ，／ＲＡＳ，／ＣＡＳ，／ＷＥ等の論理組み合わせに応じて、外部からＤｊ端子（ただし、ｊは自然数）を通じて入力されたデータＤｊを書込みデータ入出力線対ＩＯＷを介して選択されたメモリセルに与える。
【００２０】
出力バッファ１２は、読出しモード時に、外部から与えられる信号ＣＬＫ，／ＲＡＳ，／ＣＡＳ，／ＷＥ等の論理組み合わせに応じて、選択されたメモリセルから読込みデータ入出力線対ＩＯＲを介して読込まれた読出しデータＱｊをＱｊ端子を通じて外部に出力する。
【００２１】
図２は、図１に示したＤＲＡＭにおけるメモリマット７の、この発明を説明する背景としての一部回路構成を示した回路図である。
【００２２】
図２に示すように、この発明を説明する背景としてのメモリマット７は、センスアンプ１３と、ＰチャネルＭＯＳトランジスタ１８と、ＮチャネルＭＯＳトランジスタ１９と、ビット線分離制御回路２０と、メモリセル２３と、読出しゲート回路２６と、プリアンプ３１と、メインアンプ３２とを備える。
【００２３】
センスアンプ１３は、ビット線対ＢＬ，／ＢＬの間に接続される。センスアンプ１３は、センスアンプ活性化線ＳＰＬ側に接続されたＰチャネルＭＯＳトランジスタ１４，１５と、センスアンプ活性化線ＳＮＬ側に接続されたＮチャネルＭＯＳトランジスタ１６，１７とを含む。センスアンプ活性化線ＳＰＬは、ＰチャネルＭＯＳトランジスタ１８に入力されるセンスアンプ活性化信号／Ｓ０Ｐによって電源電位ＶＣＣに駆動される。センスアンプ活性化線ＳＮＬは、ＮチャネルＭＯＳトランジスタ１９に入力されるセンスアンプ活性化信号Ｓ０Ｎによって接地電位ＧＮＤに駆動される。
【００２４】
ビット線分離制御回路２０は、ＮチャネルＭＯＳトランジスタ２１，２２を含み、ビット線分離信号ＢＬＩに応じて、ビット線対ＢＬ，／ＢＬのセンスアンプ１３側とメモリセル２３側とを電気的に接続／分離する。
【００２５】
メモリセル２３は、ゲートがワード線ＷＬに、ドレインがビット線／ＢＬにそれぞれ接続されたＮチャネルＭＯＳトランジスタ２４と、一方の端子がＮチャネルＭＯＳトランジスタ２４のソースに接続され、他方の端子が所定の電位に固定されたキャパシタ２５とを含む。このメモリセル２３は、メモリマット７に含まれる複数のメモリセルの１つを代表して示したものである。
【００２６】
読出しゲート回路２６は、ビット線対ＢＬ，／ＢＬの間に接続される。読出しゲート回路２６は、ゲートがビット線対ＢＬ，／ＢＬにそれぞれ接続され、ソースがともに接地ノードに接続されたＮチャネルＭＯＳトランジスタ２７，２８と、ソースがＮチャネルＭＯＳトランジスタ２７，２８のドレインにそれぞれ接続され、ドレインが読出しデータ線対ＧＩＯＲ，／ＧＩＯＲにそれぞれ接続されたＮチャネルＭＯＳトランジスタ２９，３０とを含む。ＮチャネルＭＯＳトランジスタ２９，３０は、コラム選択線ＣＳＬＲの活性化／非活性化に応じてオン／オフする。
【００２７】
プリアンプ３１は，読出しデータ線対ＧＩＯＲ，／ＧＩＯＲに接続され、読出しデータ線対に読み出されたデータを受けてシングルエンド出力を得る。
【００２８】
メインアンプ３２は、プリアンプ３１からシングルエンド出力されたデータをバッファリングして、データ出力ピンＱにデータを出力する。
【００２９】
図３は、図２に示した、この発明を説明する背景としてのメモリマット７の一部動作を説明するための動作波形図である。
【００３０】
時刻ｔ１において、ＡＣＴコマンド（アクティベートコマンド）が発行され、ロウアドレスが入力される。
【００３１】
ロウアドレスの入力を受けて、時刻ｔ２において、ワード線ＷＬが活性化される。ワード線ＷＬが活性化されることによって、メモリセル２３中のＮチャネルＭＯＳトランジスタ２４がオンし、キャパシタ２５からビット線／ＢＬに電荷が流れ込む。その結果、共に予めＶＣＣａ／２にイコライズされていたビット線対ＢＬ，／ＢＬに微小な電位差が生じる。なお、ＶＣＣａは、ＤＲＡＭのメモリセルアレイにおける振幅電圧を表わす。
【００３２】
また、ロウアドレスが入力されることにより、共に予めＶＣＣａ／２にイコライズされていたセンスアンプ活性化線ＳＰＬ，ＳＮＬが、電源電位ＶＣＣ，接地電位ＧＮＤにそれぞれ駆動される。これにより、ビット線対ＢＬ，／ＢＬの微小電位差が、電源電位ＶＣＣと接地電位ＧＮＤとの電位差にまで増幅される。
【００３３】
時刻ｔ３において、ＲＤコマンド（リードコマンド）が発行され、コラムアドレスが入力される。
【００３４】
コラムアドレスの入力を受けて、時刻ｔ４において、リードコラム選択線ＣＳＬＲが活性化される。リードコラム選択線ＣＳＬＲが活性化されることによって、共に予めＨレベル（論理ハイ）にプリチャージされていた相補の読出しデータ線対ＧＩＯＲ，／ＧＩＯＲは、ビット線対ＢＬ，／ＢＬに読出されたデータに基づいて、Ｈレベル，Ｌレベルにそれぞれ駆動される。
【００３５】
読出しデータ線対ＧＩＯＲ，／ＧＩＯＲに出力されたデータは、プリアンプ３１，メインアンプ３２を介して、データ出力ピンＱに出力される。
【００３６】
時刻ｔ５において、ＰＲＥコマンド（プリチャージコマンド）が発行され、ロウアドレスが入力される。ロウアドレスの入力を受けて、ワード線ＷＬが非活性化される。
【００３７】
また、ロウアドレスが入力されることにより、時刻ｔ６において、センスアンプ活性化線ＳＰＬ，ＳＮＬが共にＶＣＣａ／２にイコライズされる。これにより、ビット線対ＢＬ，／ＢＬが共にＶＣＣａ／２にイコライズされる。
【００３８】
以上のように、図２に示したこの発明を説明する背景としてのメモリマット７の回路構成では、読出しゲート回路２６中のＮチャネルＭＯＳトランジスタ２７，２８のソースが共に接地ノードに接続されていて、かつセンスアンプ１３が活性化される前のビット線対ＢＬ，／ＢＬは共にＶＣＣａ／２にイコライズされているので、センスアンプ１３が活性化するまではＮチャネルＭＯＳトランジスタ２７，２８は共にオンの状態となる。
【００３９】
よって、センスアンプ１３が活性化される前にリードコラム選択線ＣＳＬＲを選択すると、ＮチャネルＭＯＳトランジスタ２７，２８が共にオンの状態でＮチャネルＭＯＳトランジスタ２９，３０がオンとなるため、プリチャージされた読出しデータ線対ＧＩＯＲ，／ＧＩＯＲの電荷が共にグランドに向けて引き抜かれ、プリアンプの入力が共にＬレベルとなるため、場合によっては正常なデータ読出しができなくなる可能性がある。この問題を解消するメモリマット７の回路構成を次に示す。
【００４０】
図４は、図１に示したＤＲＡＭにおけるメモリマット７の実施の形態１の一部回路構成を示した回路図である。
【００４１】
図４に示した実施の形態１のメモリマット７は、図２に示したこの発明を説明する背景としてのメモリマット７中の読出しゲート回路２６が、読出しゲート回路３３に置き換わった構成となっている。読出しゲート回路２６と読出しゲート回路３３とは、ＮチャネルＭＯＳトランジスタ２７，２８のソースが、接地ノードではなくセンスアンプ１３のセンスアンプ活性化線ＳＮＬに接続されている点で異なる。なお、ＰチャネルＭＯＳトランジスタ１８，ＮチャネルＭＯＳトランジスタ１９に入力されるセンスアンプ活性化信号は、それぞれ／ＳＡＥ，ＳＡＥと表わされる。
【００４２】
図５は、図４に示した実施の形態１のメモリマット７の一部動作を説明するための動作波形図である。
【００４３】
時刻ｔ１において、ＲＤコマンド（リードコマンド）が発行され、ロウアドレスおよびコラムアドレスが同時に入力される。
【００４４】
ロウアドレスの入力を受けて、ワード線ＷＬが活性化される。ワード線ＷＬが活性化されることによって、メモリセル２３中のＮチャネルＭＯＳトランジスタ２４がオンし、キャパシタ２５からビット線／ＢＬに電荷が流れ込む。その結果、共に予めＶＣＣａ／２にイコライズされていたビット線対ＢＬ，／ＢＬに微小な電位差が生じる。
【００４５】
一方、ロウアドレスと同時に入力されたコラムアドレスの入力を受けて、センスアンプ１３が活性化される前にリードコラム選択線ＣＳＬＲが活性化される。
【００４６】
リードコラム選択線ＣＳＬＲが活性化された後、ロウアドレスの入力を受けて、共に予めＶＣＣａ／２にイコライズされていたセンスアンプ活性化線ＳＰＬ，ＳＮＬが電源電位ＶＣＣ，接地電位ＧＮＤにそれぞれ駆動される。これにより、ビット線対ＢＬ，／ＢＬの微小電位差が、電源電位ＶＣＣと接地電位ＧＮＤとの電位差にまで増幅される。
【００４７】
ビット線対ＢＬ，／ＢＬの微小電位差が、電源電位ＶＣＣと接地電位ＧＮＤとの電位差にまで増幅されることにより、共に予めＨレベル（論理ハイ）にプリチャージされていた相補の読出しデータ線対ＧＩＯＲ，／ＧＩＯＲは、ビット線対ＢＬ，／ＢＬに読出されたデータに基づいて、Ｈレベル，Ｌレベルにそれぞれ駆動される。
【００４８】
読出しデータ線対ＧＩＯＲ，／ＧＩＯＲに出力されたデータは、プリアンプ３１，メインアンプ３２を介して、データ出力ピンＱに出力される。
【００４９】
このように、図４に示した実施の形態１のメモリマット７の回路構成では、ＮチャネルＭＯＳトランジスタ２７，２８のソースがセンスアンプ活性化線ＳＮＬに接続されているので、センスアンプ１３が活性化するまではＮチャネルＭＯＳトランジスタ２７，２８は共にオフの状態となる。
【００５０】
よって、センスアンプ１３が活性化される前にリードコラム選択線ＣＳＬＲを選択しても、ＮチャネルＭＯＳトランジスタ２７，２８が共にオフの状態のため、プリチャージされた読出しデータ線対ＧＩＯＲ，／ＧＩＯＲの電荷が共にグランドに向けて引き抜かれることはなく、プリアンプの入力が共にＬレベルとはならないので、正常なデータ読出しが可能である。
【００５１】
したがって、ＮチャネルＭＯＳトランジスタ２７，２８のソースがセンスアンプ活性化線ＳＮＬに接続されることによって、センスアンプ１３が活性化される前にリードコラム選択線ＣＳＬＲを選択しておくことが可能となる。これにより、従来のＤＲＡＭにおいて必要だった、ＡＣＴコマンド発行からＲＤコマンド発行までの待ち時間をなくすことが可能となった。
【００５２】
ゆえに、実施の形態１のＤＲＡＭは、従来のＤＲＡＭのように、センスアンプが活性化されてビット線間の電圧が十分増幅されるのを待ってからコラム選択線を活性化するのに比べて、データを高速に読み出すことができる。同じことは、データを高速に書き込む際にも言える。
【００５３】
なお、センスアンプでの増幅が十分行なわれてからコラム選択線の活性化を行なうようにするためのタイミング調整には、一般に遅延素子が用いられる。しかしながら、遅延素子の遅延値は、プロセスばらつきや電源電圧および周囲温度の変動などにより大きくばらつく場合がある。従来のＤＲＡＭにおけるメモリマット７では、このばらつきをマージンに含めてタイミング調整を行なわねばならず、データ出力が遅くなる要因の一つとなっていた。
【００５４】
これに対して、実施の形態１のＤＲＡＭにおけるメモリマット７では、コラム選択線の動作タイミングを細かく調整する必要がないので、プロセスばらつきや電源電圧および周囲温度の変動などによる影響を受けにくい。そのため、プロセスばらつきがワーストに振れた場合や電圧下限および高温状態など一般にＤＲＡＭの動作が遅れる条件下でも、従来のＤＲＡＭに比べて動作の遅れを小さくできる。
【００５５】
以上のように、実施の形態１によれば、ＮチャネルＭＯＳトランジスタ２７，２８のソースがセンスアンプ活性化線ＳＮＬに接続されることによって、高速なランダムアクセスを実現しつつ、常に正常なデータ読出しが可能となる。
【００５６】
また、コラム選択線の動作タイミングを細かく調整する必要がないので、プロセスばらつきや電源電圧および周囲温度の変動などによる影響を受けにくい。
【００５７】
［実施の形態２］
図６は、図１に示したＤＲＡＭにおけるメモリマット７の実施の形態２の一部回路構成を示した回路図である。
【００５８】
図６に示した実施の形態２のメモリマット７は、図２に示したこの発明を説明する背景としてのメモリマット７中の読出しゲート回路２６が、読出しゲート回路３４に置き換わった構成となっている。読出しゲート回路２６と読出しゲート回路３４とは、ＮチャネルＭＯＳトランジスタ２７，２８のソースが、接地ノードではなくセンスアンプ活性化信号／ＳＡＥを与えるノードに接続されている点で異なる。なお、ＰチャネルＭＯＳトランジスタ１８，ＮチャネルＭＯＳトランジスタ１９に入力されるセンスアンプ活性化信号は、それぞれ／ＳＡＥ，ＳＡＥと表わされる。
【００５９】
実施の形態２のメモリマット７の一部動作を説明するための動作波形図は、図５の実施の形態１のメモリマット７の一部動作を説明するための動作波形図と同様なのでここでは繰り返さない。センスアンプ活性化信号／ＳＡＥは、センスアンプ活性化線ＳＮＬと同じく、センスアンプ１３の活性化期間中はＬレベルで、その他の期間ではＨレベルとなる。
【００６０】
このように、ＮチャネルＭＯＳトランジスタ２７，２８のソースがセンスアンプ活性化信号／ＳＡＥのノードに接続されることによって、センスアンプ１３が活性化される前にリードコラム選択線ＣＳＬＲを選択しておくことが可能となる。これにより、実施の形態１の場合と同じく、従来のＤＲＡＭにおいて必要だった、ＡＣＴコマンド発行からＲＤコマンド発行までの待ち時間をなくすことが可能となった。
【００６１】
以上のように、実施の形態２によれば、ＮチャネルＭＯＳトランジスタ２７，２８のソースがセンスアンプ活性化信号／ＳＡＥのノードに接続されることによって、高速なランダムアクセスを実現しつつ、常に正常なデータ読出しが可能となる。
【００６２】
［実施の形態３］
実施の形態１，２のメモリマット７における読出しデータ線対ＧＩＯＲ，／ＧＩＯＲは、Ｈレベルにプリチャージされてから読出しゲート回路３３によって駆動されるまでの期間、フローティング状態となる。この期間中にノイズ等の影響で、データ線対ＧＩＯＲ，／ＧＩＯＲが共に、過渡的にＬレベルに陥る可能性がある。この問題を解消するメモリマット７の回路構成を次に示す。
【００６３】
図７は、図１に示したＤＲＡＭにおけるメモリマット７の実施の形態３の一部回路構成を示した回路図である。
【００６４】
図７に示した実施の形態３のメモリマット７は、読出しデータ線対ＧＩＯＲ，／ＧＩＯＲとプリアンプ３１との間にクロスカップル回路３５を接続することで、図４に示した実施の形態１のメモリマット７をさらに改良した回路構成となっている。
【００６５】
クロスカップル回路３５は、ＰチャネルＭＯＳトランジスタ３６，３７を含む。ＰチャネルＭＯＳトランジスタ３６は、ゲートが読出しデータ線／ＧＩＯＲに、ソースが電源ノードに、ドレインが読出しデータ線ＧＩＯＲにそれぞれ接続される。ＰチャネルＭＯＳトランジスタ３７は、ゲートが読出しデータ線ＧＩＯＲに、ソースが電源ノードに、ドレインが読出しデータ線／ＧＩＯＲにそれぞれ接続される。
【００６６】
クロスカップル回路３５は、読出しデータ線ＧＩＯＲがＬレベルになるとＰチャネルＭＯＳトランジスタ３６がオンし、読出しデータ線／ＧＩＯＲがＨレベルとなる。逆に、読出しデータ線／ＧＩＯＲがＬレベルになるとＰチャネルＭＯＳトランジスタ３７がオンし、読出しデータ線ＧＩＯＲがＨレベルとなる。よって、データ線対ＧＩＯＲ，／ＧＩＯＲが共にＬレベルとなることはない。
【００６７】
このように、実施の形態３のメモリマット７では、読出しデータ線対ＧＩＯＲ，／ＧＩＯＲとプリアンプ３１との間にクロスカップル回路３５を接続することにより、データ線対ＧＩＯＲ，／ＧＩＯＲが共に、過渡的にＬレベルとなるのを防ぐことができる。
【００６８】
実施の形態３のメモリマット７の一部動作を説明するための動作波形図は、図５の実施の形態１のメモリマット７の一部動作を説明するための動作波形図と同様なのでここでは繰り返さない。
【００６９】
以上のように、実施の形態３によれば、ＮチャネルＭＯＳトランジスタ２７，２８のソースがセンスアンプ活性化線ＳＮＬに接続されることによって、高速なランダムアクセスを実現しつつ、常に正常なデータ読出しが可能となる。
【００７０】
また、読出しデータ線対ＧＩＯＲ，／ＧＩＯＲとプリアンプ３１との間にクロスカップル回路３５を接続することにより、データ線対ＧＩＯＲ，／ＧＩＯＲが共に、過渡的にＬレベルとなるのを防ぐことができる。
【００７１】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００７２】
【発明の効果】
以上のように、この発明によれば、読出しゲート回路中のトランジスタのソースをセンスアンプの活性／非活性に応じて動的に変化させることにより、高速なランダムアクセスを実現しつつ、常に正常なデータ読出しが可能となる。
【図面の簡単な説明】
【図１】半導体記憶装置の一例であるＤＲＡＭの概略的な構成を示す概略ブロック図である。
【図２】図１に示したＤＲＡＭにおけるメモリマット７のこの発明を説明する背景としての一部回路構成を示した回路図である。
【図３】図２に示したこの発明を説明する背景としてのメモリマット７の一部動作を説明するための動作波形図である。
【図４】図１に示したＤＲＡＭにおけるメモリマット７の実施の形態１の一部回路構成を示した回路図である。
【図５】図４に示した実施の形態１のメモリマット７の一部動作を説明するための動作波形図である。
【図６】図１に示したＤＲＡＭにおけるメモリマット７の実施の形態２の一部回路構成を示した回路図である。
【図７】図１に示したＤＲＡＭにおけるメモリマット７の実施の形態３の一部回路構成を示した回路図である。
【符号の説明】
１  内部電源電位発生回路、２  クロック発生回路、３  行及び列アドレスバッファ、４  行デコーダ、５  冗長行デコーダ、６  列デコーダ、７  メモリマット、８  メモリアレイ、９  冗長メモリアレイ、１０  センスアンプ＋入出力制御回路、１１  入力バッファ、１２  出力バッファ、１３  センスアンプ、１４，１５，１８，３６，３７  ＰチャネルＭＯＳトランジスタ、１６，１７，１９，２１，２２，２４，２７，２８，２９，３０  ＮチャネルＭＯＳトランジスタ、２０  ビット線分離制御回路、２３  メモリセル、２５  キャパシタ、２６，３３，３４  読出しゲート回路、３１  プリアンプ、３２  メインアンプ、３５  クロスカップル回路。
【図１】
2004158050.tif 000003
【図２】
2004158050.tif 000004
【図３】
2004158050.tif 000005
【図４】
2004158050.tif 000006
【図５】
2004158050.tif 000007
【図６】
2004158050.tif 000008
【図７】
2004158050.tif 000009