(57)【要約】【課題】電源電圧分割回路、基準電圧回路、比較回路とで構成されている電源検出回路において、基準電圧回路がその構成により一定時間遅れて比較回路に基準電圧が入力される。このため速い立ち上がり速度を持つ電圧が印加された場合、電源未検出信号Ｌが出力せず、電源未検出信号Ｌによる後段の回路のリセットが不能となる課題がある。【解決手段】本発明では、電圧分割回路と比較回路の間にＮまたはＰＭＯＳトランジスタを配置し、そのゲート電圧を基準電圧回路に接続された閾値素子により供給する。基準電圧が閾値素子の閾値電圧以下の時はオフ状態で、閾値を超えるとオン状態になる。比較回路の入力側にコンデンサを有し、前記トランジスタがオンすると、電圧分割回路内の抵抗とコンデンサが積分回路を構成して確実に電源検出信号Ｈを出力する。さらにオフ期間にコンデンサ内の電荷を逃がすためダイオードを挿入し安定動作を行う対策をとっている。【選択図】図１
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【特許請求の範囲】
【請求項１】
電源電圧を線形分割して出力する電源分割回路、基準電圧を出力する基準電圧回路および前記電源分割回路からの出力電圧信号と前記基準電圧回路からの出力とを比較する比較回路を備え、前記電源電圧が所定の電圧に達したことを検出して電源検出信号を出力する電源検出回路において、前記電源分割回路の出力と前記比較回路の第１の入力端子の間にＭＯＳトランジスタを接続し、該ＭＯＳトランジスタのゲート端子には閾値素子を介して前記基準電圧の出力が接続されており、前記比較回路の前記第１の入力端子とグランド間にコンデンサを有することを特徴とする電源検出回路。
【請求項２】
前記ＭＯＳトランジスタがＮＭＯＳトランジスタであり、前記閾値素子が偶数段直列接続されたインバータであることを特徴とする請求項１に記載の電源検出回路。
【請求項３】
前記ＭＯＳトランジスタがＰＭＯＳトランジスタであり、前記閾値素子が奇数段直列接続されたインバータであることを特徴とする請求項１に記載の電源検出回路。
【請求項４】
前記電源端子と前記比較回路の前記第１の入力端子間にダイオードを接続した事を特徴とする請求項１ないし３のいずれかに記載の電源検出回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、所定の電源電圧を検出して信号を出力する電源検出回路において、急峻な電源電圧立ち上がり時に誤動作による電源検出信号の出力を防止することに関するものである。
【０００２】
【従来の技術】
図４は電源検出回路の一般的な使用例を示す図である。図４に示すように、半導体集積回路１１内に電源検出回路１２と共に例えば論理演算回路１３やスイッチング電源の制御回路１４等を内蔵している。電源検出回路１２が、電源端子１の電源電圧を検出し、電源電圧が所定の電圧より高い場合は電源検出信号Ｈを出力して、論理演算回路１３やスイッチング電源の制御回路１４を動作させる。一方電源電圧が所定電圧以下である時には電源未検出信号Ｌを出力して、論理演算回路１３やスイッチング電源の制御回路１４を停止させる機能を持っている。このような機能を利用して例えば半導体集積回路１１内の論理演算回路１３やスイッチング電源の制御回路１４に対するリセット信号やＵＶＬＯ（Ｕｎｄｅｒ  Ｖｏｌｔａｇｅ  Ｌｏｃｋ  Ｏｕｔ）信号生成回路として用いられている。
【０００３】
図５は、従来の電源検出回路１２の構成例を示す図である。電源検出回路は、電源分割回路１５、基準電圧回路１６ならびに比較回路１７とで構成されている。電源分割回路１５は、電源端子１とグランド２間に直列に接続された抵抗２１、２２により電源電圧を分割した出力電圧Ａを出力する。その出力電圧Ａと基準電圧回路の出力電圧Ｂが比較回路１７に入力され、電源電圧が所定の電圧より低い場合、すなわち出力電圧Ａが出力電圧Ｂより低い場合には、電源未検出信号Ｌが、電源電圧が所定の電圧より高い場合、すなわち出力電圧Ａが出力電圧Ｂより高い場合には、電源検出信号Ｈが、電源検出回路の出力端子３０に出力される。
【０００４】
図６は、図５に示す電源検出回路１２の各部分の電圧の時間推移と電源検出回路の出力端子３０の出力電圧の時間推移を示す。図６（ａ）は、通常の状態における電源検出回路１２の各部分の電圧の時間推移を示す。電源がオン状態になった後、図６（ａ）に示すように、電源端子１の電圧が立ち上がり、それに伴って電源分割回路１５内の抵抗２１，２２によって分割された出力Ａが立ち上がる。しかし、基準電圧回路の出力Ｂは、基準電圧回路１６の構成によって定められる一定時間遅れて確立する。
電源分割回路１５の出力Ａの立ち上がりが、基準電圧の確立より遅い場合、電源分割回路１５の出力電圧Ａと基準電圧回路１６の出力電圧Ｂが比較回路１７に入力され、６（ｂ）に示すように、電源分割回路１５の出力電圧Ａと基準電圧回路１６の出力電圧Ｂがクロスする時間以前は電源未検出信号Ｌが、クロスする時間以降は電源検出信号Ｈが、電源検出回路の出力端子３０に出力される。
【０００５】
一方図６（ｃ）に示すように電源分割回路１５の出力電圧Ａが、基準電圧が確立する時間より急峻に立ち上がると両電圧出力ＡとＢがクロスしないため図６（ｄ）に示すように電源未検出信号Ｌを出力しなくなってしまう。この場合、論理演算回路１３やスイッチング電源の制御回路１４のリセットがかからず、これらの正常な動作が保証されなくなってしまう。
従来この問題を解決する方法としては、電源分割回路の出力端子と比較回路の入力端子間にＰＭＯＳトランジスタを接続し、該ＰＭＯＳトランジスタのゲート端子をグランドに接地し、電源分割回路の出力端子とゲート端子間の電位差がＰＭＯＳトランジスタの閾値電圧を超えるまではＰＭＯＳトランジスタがオフ（遮断）するようにして、その期間信号を無効化する方法（例えば特許文献１）やスイッチを電源分割回路の出力端子とグランド間に接続し、基準電圧をダイオードによって決まる閾値電圧と比較して、基準電圧が大きい場合は安定状態、小さい場合は不安定状態と判断して、不安定状態の時に、このスイッチをオン（導通）させ、電源分割回路の出力端子をグランドにショートさせる方法（例えば特許文献１）や電源端子と電源分割回路との間にスイッチを接続し、不安定状態の時に、このスイッチを動作させオフさせる方法（例えば特許文献１）などがある。
【０００６】
しかし、ゲート端子を、予め設定された電圧値に対応させて信号を無効化する方法においては電源分割回路の出力電圧Ａだけで動作が決まり、基準電圧とは無関係になっているため、電源電圧の立ち上がり速度が速く、基準電圧の確立が遅い場合には電源未検出信号Ｌを出力しなくなってしまう問題が残る。
この問題に対しては、電源分割回路の出力端子とグランド間にスイッチを接続し、基準電圧判別回路の判別結果によりショートさせる方法や、電源端子と電源分割回路の間にスイッチを接続し、基準電圧判別回路の判別結果によりオフさせる方法は対応可能であるが、不安定状態から安定状態になった時に上記ＰＭＯＳトランジスタのスイッチングに伴うスイッチングノイズ等により、比較回路１７の出力が不安定になり、誤動作を起こす可能性がある。このためため、より安定した動作をする電源検出回路が求められている。
【０００７】
【特許文献１】
特開２００２−２２８６９０号公報
【０００８】
【発明が解決しようとする課題】
アナログ信号値を判定しようとする回路に単純にスイッチングデバイスを挿入するとスイッチオン／オフ時スイッチングノイズによる誤動作が発生する可能性があり、好ましくない。そこで、本発明の目的はスイッチングデバイスと比較回路の入力端子間を結ぶ配線とアース間にコンデンサを有し、スイッチングデバイスがオンしたとき、積分回路機能を持たせ急峻な立ち上がりを持つ電圧による誤動作を防止し安定した動作の電源検出回路を提供することにある。
【０００９】
【課題を解決するための手段】
そこで、上記課題を解決するために、請求項１に係る発明において、電源電圧を線形分割して出力する電源分割回路、基準電圧を出力する基準電圧回路および前記電源分割回路からの出力電圧信号と基準電圧回路からの出力とを比較する比較回路を備え、電源電圧が所定の電圧に達したことを検出して電源検出信号を出力する電源検出回路において、電源分割回路の出力と比較回路の第１の入力端子の間にＭＯＳトランジスタを接続し、該ＭＯＳトランジスタのゲート端子には閾値素子を介して基準電圧の出力が接続されており、比較回路の第１の入力端子とグランド間にコンデンサを有することを特徴とする。
【００１０】
請求項２に係る発明は、請求項１に係る発明において、ＭＯＳトランジスタがＮＭＯＳトランジスタであり、閾値素子が偶数段直列接続されたインバータであることを特徴とする。
請求項３に係る発明は、請求項１に係る発明において、ＭＯＳトランジスタがＰＭＯＳトランジスタであり、閾値素子が奇数段直列接続されたインバータであることを特徴とする。
請求項４に係る発明は、請求項１ないし３のいずれかに係る発明において、電源端子と比較回路の第１の入力端子間にダイオードを接続した事を特徴とする。
【００１１】
【発明の実施の形態】
以下本発明の実施の形態について図面を用いて詳細に説明する。図１は本発明の第１の実施例を示し、電源検出回路全体の図である。電源検出回路は、電源端子１の電源電圧を分割する電源分割回路１５、基準電圧回路１６、比較回路１７、比較回路１７の入力端子とアース間に接続したコンデンサ２０および比較回路１７の入力端子と電源端子１間に配置したダイオード２３より構成されている。さらに、電源分割回路１５の出力電圧ＡはＮＭＯＳトランジスタ２８を経由して比較回路１７に入力されており、このＮＭＯＳトランジスタ２８のゲート端子には、基準電圧回路１６の出力が２段のインバータ２５、２６を経由して接続されている。
【００１２】
図３に本発明における電源検出回路の各部分の電圧および電源検出回路の出力端子３０の出力電圧の時間推移を示す。図３（ａ）は、電源検出回路の各部分の電圧の時間推移を示す。電源がオン状態になった後、基準電圧回路１６の出力Ｂは基準電圧回路構成によって定められる一定の時間遅れて確立する。電源端子１の電圧が立ち上がるに伴って電源分割回路１５内の抵抗２１，２２によって分割された出力Ａが立ち上がるが、基準電圧回路１６の出力Ｂが、インバータ２５、２６の閾値電圧Ｄよりも低い間、ＮＭＯＳトランジスタのソース−ドレイン間はオフ状態であるため電源分割回路１５の出力電圧の信号Ａは比較回路１７に伝わらない。
【００１３】
本発明が適用される通常の半導体集積回路においては、ＮＭＯＳトランジスタ２８のソースまたはドレインのＰＮ接合から電源オフ時に比較回路１７の非反転入力部の電荷が放電されゲートの電位がグランドの電位になるため、電源検出回路の出力端子３０に、図３（ｂ）に示すような電源未検出信号Ｌが出力される。一方、基準電圧回路１６の電圧がインバータ２５、２６の閾値電圧Ｄより高くなるとＮＭＯＳトランジスタ２８がオン状態となり、電源分割回路１５の出力電圧の信号Ａは信号入力Ｃとして比較回路１７に伝わるようになる。ＮＭＯＳトランジスタ２８がオン状態になると、抵抗２１、２２とコンデンサ２０からなる積分回路（＝ローパスフィルタ）が動作をはじめ、比較回路１７の入力電圧Ｃは信号Ａに対しローパスフィルタを介した形で上昇をはじめ、基準電圧に到達した時点で、電源検出回路の出力端子３０に図３（ｂ）に示すような電源検出信号Ｈが出力される。
【００１４】
これにより電源電圧の立ち上がりが急峻であっても確実に電源未検出信号Ｌが出力され、また回路内に挿入したスイッチングデバイスをオン／オフする時にスイッチングノイズが発生しても、積分回路（＝ローパスフィルタ）で無効化するため、電源検出回路の出力信号は誤動作なく確実に出力されるようになる。
また、電源がオンした直後は、ＮＭＯＳトランジスタ２８はオフされているため、比較回路の非反転入力は不定となる。上記のように、通常の半導体集積回路では、電源オフ時にＮＭＯＳトランジスタ２８のドレインのＰＮ接合を経由して放電回路が形成されるが、この動作をより確実にするために、比較回路１７の入力端子と電源端子１間に、電源がオフした時に、蓄積した電荷が放電する方向に接続されたダイオード２３によって、コンデンサ２０に蓄積した電荷を放電させる。このダイオードを入れることにより、電源オフの間に非反転入力部は確実にグランドの電位と同電位となるため、次のスイッチオン時安定動作を保つことができる。
【００１５】
図２は本発明の第２の実施例を示し、電源検出回路全体の図である。電源検出回路の構成ならびに動作原理は第１の実施例と同一であるが、ゲート端子に基準電圧回路１６の出力が１段のインバータ２７を経由して接続されておりＰＭＯＳトランジスタ２９を介し信号Ａが比較回路１７に入力される構成となっている。動作状況は第１の実施例と同一であるが、ＰＭＯＳトタンジスタを使用することによってインバータを一段にすることができる。
さらに、上記複数の実施例においてコンデンサの値を変更することによって、積分回路の定数を変更し、遅れ時間をコントロールすることができる。
【００１６】
【発明の効果】
以上説明したように、本発明によれば、電源分割回路と比較回路の入力間にＭＯＳトランジスタを挿入するとともに、該入力とグランド間に容量を接続し、さらに基準電圧の出力電圧を比較回路の他方の入力に接続するとともに閾値素子を介してＭＯＳトランジスタのゲートに接続するという構成により、急峻な電源電圧の立ち上がりに対しても確実に電源未検出信号を検出して他の回路の確実なリセットを保証し、前記ＭＯＳトランジスタのスイッチングノイズにも影響されることのない電源検出回路を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例を示し、電源検出回路全体の図である。
【図２】本発明の第２の実施例を示し、電源検出回路全体の図である。
【図３】電源検出回路各部分の電圧の時間推移を示す。（ａ）は電源検出回路の各部分の電圧の時間推移を示す図である。（ｂ）は電源検出回路の出力電圧の時間推移を示す図である。
【図４】電源検出回路の一般的な使用例を示す図である。
【図５】従来の電源検出回路の例を示す図である。
【図６】従来の電源検出回路各部分の電圧の時間推移を示す。（ａ）は通常動作状態における電源検出回路の各部分の電圧の時間推移を示す。（ｂ）は電源検出回路の出力電圧の時間推移を示す。（ｃ）は急峻な電源電圧が印加された場合の電源検出回路の各部分の電圧の時間推移を示す。（ｄ）は電源検出回路の出力電圧の時間推移を示す。
【符号の説明】
１  電源端子
２  グランド
１１  半導体集積回路
１２  電源検出回路
１３  論理演算回路
１４  スイッチング電源制御回路
１５  電源分割回路
１６  基準電圧回路
１７  比較回路
２０  コンデンサ
２１、２２  抵抗
２３  ダイオード
２５、２６、２７  インバータ
２８  ＮＭＯＳトランジスタ
２９  ＰＭＯＳトランジスタ
３０  電源検出回路の出力端子
Ａ  電源分割回路の出力電圧
Ｂ  基準電圧回路の出力電圧
Ｃ  比較回路の入力電圧
Ｄ  インバータの閾値電圧
Ｌ  電源未検出信号
Ｈ  電源検出信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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