(57)【要約】【課題】高速で回路規模を増大させず、かつ消費電力を増加させることのない、逆量子化回路を提供する。【解決手段】入力信号を、符号および絶対値からなる表示形式とし、入力信号の絶対値部分と制御信号１０１ａとを入力とし、０または１を出力するＳｉｇｎ（）演算回路１０１と、入力信号の絶対値部分とＳｉｇｎ（）演算回路の出力と逆量子化係数１０２ａとを入力とし、入力信号の絶対値部分とＳｉｇｎ（）演算回路１０１の出力との結合データと、逆量子化係数との乗算を行う乗算器１０２と、入力信号の符号部分と乗算器１０２の出力と制御信号１０３ａとを入力とし、以降のデータ処理のために行う２の補数表示への変換に必要な加算処理と、ＭＰＥＧ１用ＩＤＣＴミスマッチ制御に必要な加算処理とを１つの加算器で実行するＭＰＥＧ１用ＩＤＣＴミスマッチ制御回路１０３とを備えた。【選択図】      図１
2004328480.tif 000002
【特許請求の範囲】
【請求項１】
逆量子化演算処理と、これに対する付加的なデータ処理であるＩＤＣＴミスマッチ制御を行う逆量子化回路において、
入力信号は、符号および絶対値からなる表示形式をとり、
入力信号の絶対値部分と、第１の制御信号とを入力とし、前記第１の制御信号がイネーブル状態を示し、かつ、前記入力信号が非零である場合、“１”を、それ以外の場合、“０”を出力する第１の演算回路と、
前記入力信号の絶対値部分と、前記第１の演算回路の出力と、逆量子化係数とを入力とし、前記入力信号の絶対値部分を上位側ビットとし、前記第１の演算回路の出力を下位側ビットとして結合した第１の整数データと、逆量子化係数との乗算を行い、前記乗算結果を、２のべき乗である正の整数の占めるビット数より１少ないビット数だけ右にシフトして出力する乗算器と、
前記入力信号の符号部分と、前記乗算器の出力と、第２の制御信号とを入力とし、前記入力信号の符号部分を符号とし、前記乗算器の出力を絶対値として符号および絶対値からなる表示形式をとる第２の整数データを構成し、前記第２の制御信号がイネーブル状態を示す場合において、前記第２の整数データが零または正の奇数である場合、前記乗算器の出力に対して何も加算せず、前記第２の整数データが正の偶数である場合、前記乗算器の出力に−１を加算し、前記第２の整数データが負の偶数である場合、前記乗算器の出力をビット反転した後に＋２を加算し、前記第２の整数データが負の奇数である場合、前記乗算器の出力をビット反転した後に＋１を加算し、前記第２の制御信号がイネーブル状態を示さない場合において、前記第２の整数データが零または正である場合、前記乗算器の出力に対して何も加算せず、前記第２の整数データが負である場合、前記乗算器の出力をビット反転した後に＋１を加算し、前記加算結果を下位側ビットとし、前記入力信号の符号部分を上位側ビットとして結合した第３の整数データを出力する第２の演算回路とを備えた、
ことを特徴とする逆量子化回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、逆量子化回路に関し、特に、ビデオＣＤ、ＤＶＤおよびＣＳ／ＢＳデジタル放送などで採用されている、画像圧縮／伸長方式のＭＰＥＧ１およびＭＰＥＧ２の復号過程における逆量子化回路に関するものである。
【０００２】
【従来の技術】
一般的なビデオＣＤ、ＤＶＤおよびＣＳ／ＢＳデジタル放送などで採用されている、画像情報の圧縮／伸長方式ＭＰＥＧ１およびＭＰＥＧ２の逆量子化回路は、それぞれの規格書において、Ｉｎｖｅｒｓｅ  Ｑｕａｎｔｉｚａｔｉｏｎ  Ａｒｉｔｈｍｅｔｉｃと呼ばれる純粋な逆量子化演算処理回路と、これに対する付加的なデータ処理であるＩＤＣＴミスマッチ制御回路およびオーバーフロー処理回路とから構成されている。
【０００３】
ＭＰＥＧ１においては、逆量子化演算処理回路→ＭＰＥＧ１用ＩＤＣＴミスマッチ制御回路→オーバーフロー処理回路の順で、ＭＰＥＧ２においては、逆量子化演算処理回路→オーバーフロー処理回路→ＭＰＥＧ２用ＩＤＣＴミスマッチ制御回路の順で逆量子化がそれぞれ実行される。
【０００４】
図２は、従来のＭＰＥＧ１およびＭＰＥＧ２における逆量子化回路の構成を示すブロック図である。
図２に示されるように、従来の逆量子化回路は、Ｓｉｇｎ（）演算回路２０１および乗算器２０２からなる逆量子化演算処理回路２００と、ＭＰＥＧ１用ＩＤＣＴミスマッチ制御回路２０３と、オーバーフロー処理回路２０４と、ＭＰＥＧ２用ＩＤＣＴミスマッチ制御回路２０５とから構成される。
【０００５】
以上のように構成された従来の逆量子化回路の動作について説明する。
図２において、逆量子化演算処理回路２００内のＳｉｇｎ（）演算回路２０１は、零または正、負の整数を取りうる入力信号ＱＦ［ｖ］［ｕ］と、制御信号２０１ａとを入力とし、制御信号２０１ａがイネーブル状態を示す場合は、入力信号ＱＦ［ｖ］［ｕ］を２倍した結果に、Ｓｉｇｎ（ＱＦ［ｖ］［ｕ］）を加える演算を行い、その演算結果を出力する。制御信号２０１ａがイネーブル状態を示さない場合は、入力信号ＱＦ［ｖ］［ｕ］を２倍した結果を出力する。前者がノンイントラマクロブロックのデータを処理する場合であり、後者がイントラマクロブロックのデータを処理する場合に対応する。なお、Ｓｉｇｎ（ＱＦ［ｖ］［ｕ］）は、入力信号ＱＦ［ｖ］［ｕ］が正の場合は＋１、零の場合は０、負の場合は−１、と定義された関数である。
【０００６】
次に、逆量子化演算処理回路２００内の乗算器２０２は、Ｓｉｇｎ（）演算回路２０１の出力データと、逆量子化係数２０２ａとを入力とし、Ｓｉｇｎ（）演算回路２０１の出力データと、逆量子化係数２０２ａとの乗算を行い、前記乗算結果に対し、零方向への切捨てを伴う整数値１６または３２による除算を行い、その演算結果を逆量子化後の画素信号Ｆ［ｖ］［ｕ］として出力する。ここで、前記乗算に用いる逆量子化係数２０２ａには、入力信号がイントラマクロブロックのＱＦ［０］［０］の場合のみ、１，２，４，８のいずれかの値をとるイントラＤＣ係数を使用し、それ以外の場合は正の整数である量子化スケール値を使用する。
【０００７】
以上に説明した逆量子化演算処理の内容は以下の式に集約される。
（数１）
Ｆ［０］［０］＝ＱＦ［０］［０］＊イントラＤＣ係数
Ｆ［ｖ］［ｕ］＝（２＊ＱＦ［ｖ］［ｕ］）＊量子化スケール値／１６（ＭＰＥＧ１，ｖ＝ｕ＝０以外）
Ｆ［ｖ］［ｕ］＝（２＊ＱＦ［ｖ］［ｕ］）＊量子化スケール値／３２（ＭＰＥＧ２，ｖ＝ｕ＝０以外）
【０００８】
（数２）
Ｆ［ｖ］［ｕ］＝（２＊ＱＦ［ｖ］［ｕ］＋Ｓｉｇｎ（ＱＦ［ｖ］［ｕ］））＊量子化スケール値／１６（ＭＰＥＧ１）
Ｆ［ｖ］［ｕ］＝（２＊ＱＦ［ｖ］［ｕ］＋Ｓｉｇｎ（ＱＦ［ｖ］［ｕ］））＊量子化スケール値／３２（ＭＰＥＧ２）
数１がイントラマクロブロックのデータを処理する場合であり、数２がノンイントラマクロブロックのデータを処理する場合に対応する。
【０００９】
次に、ＭＰＥＧ１用ＩＤＣＴミスマッチ制御回路２０３は、乗算器２０２の出力データと、制御信号２０３ａとを入力とし、制御信号２０３ａがイネーブル状態を示す場合に、ＭＰＥＧ１用ＩＤＣＴミスマッチ制御を実行する。すなわち、イントラマクロブロックの画素信号Ｆ［０］［０］を除き、全てのデータを奇数化する。具体的には、乗算器２０２の出力信号Ｆ［ｖ］［ｕ］が、零または奇数である場合は何も行わず、正の偶数の場合は−１を加え、負の偶数の場合は＋１を加え、その演算結果を出力する。制御信号２０３ａがイネーブル状態を示さない場合には、ＭＰＥＧ１用ＩＤＣＴミスマッチ制御を実行せず、乗算器２０２の出力信号Ｆ［ｖ］［ｕ］を、そのままＭＰＥＧ１用ＩＤＣＴミスマッチ制御回路２０３の出力とする。
【００１０】
次に、オーバーフロー処理回路２０４は、ＭＰＥＧ１用ＩＤＣＴミスマッチ制御回路２０３の出力データを入力とし、ＭＰＥＧ１用ＩＤＣＴミスマッチ制御回路２０３の出力データを、−２０４８〜＋２０４７の範囲に制限して出力する。すなわち、−２０４８より小さい値は全て−２０４８とし、＋２０４７より大きい値は全て＋２０４７として出力する。
【００１１】
次に、ＭＰＥＧ２用ＩＤＣＴミスマッチ制御回路２０５は、オーバーフロー処理回路２０４の出力データと、制御信号２０５ａとを入力とし、制御信号２０５ａがイネーブル状態を示す場合に、ＭＰＥＧ２用ＩＤＣＴミスマッチ制御を実行する。すなわち、逆量子化演算処理後の出力信号Ｆ［ｖ］［ｕ］の総和をブロック単位で計算し、計算結果が偶数である場合のみ、Ｆ［７］［７］が偶数の場合はＦ［７］［７］に＋１を加え、Ｆ［７］［７］が奇数の場合はＦ［７］［７］に−１を加える演算を行い、その演算結果を出力する。制御信号２０５ａがイネーブル状態を示さない場合には、ＭＰＥＧ２用ＩＤＣＴミスマッチ制御を実行せず、オーバーフロー処理回路２０４の出力データを、そのままＭＰＥＧ２用ＩＤＣＴミスマッチ制御回路２０５の出力とする。
【００１２】
ここで、ＭＰＥＧ２の規格書に記述されているように、ＭＰＥＧ２のＩＤＣＴミスマッチ制御の計算式を実現するにあたり、データの表現方法として２の補数表示を使用すると、±１の部分が最下位ビットの処理だけで完結し、桁上げ等の他のビットへの影響がない。そこで、従来例においても、逆量子化回路を２の補数表示により実現した場合について説明する。
【００１３】
図２において、逆量子化演算処理回路２００内のＳｉｇｎ（）演算回路２０１は、零または正、負の整数を取りうる入力信号ＱＦ［ｖ］［ｕ］と、制御信号２０１ａとを入力とし、制御信号２０１ａがイネーブル状態を示す場合は、入力信号ＱＦ［ｖ］［ｕ］を左１ビットシフトし、最下位ビットを０としたデータにＳｉｇｎ（ＱＦ［ｖ］［ｕ］）を加える演算を行い、その演算結果を出力する。制御信号２０１ａがイネーブル状態を示さない場合は、入力信号ＱＦ［ｖ］［ｕ］を左１ビットシフトした結果を出力する。前者がノンイントラマクロブロックのデータを処理する場合であり、後者がイントラマクロブロックのデータを処理する場合に対応する。
【００１４】
次に、逆量子化演算処理回路２００内の乗算器２０２は、Ｓｉｇｎ（）演算回路２０１の出力データと、逆量子化係数２０２ａとを入力とし、Ｓｉｇｎ（）演算回路２０１の出力データと、逆量子化係数２０２ａとの乗算を行い、前記乗算結果に対し、零方向への切捨てを伴う整数値１６または３２による除算を行い、その演算結果を逆量子化後の画素信号Ｆ［ｖ］［ｕ］として出力する。Ｓｉｇｎ（）演算回路２０１の出力データが２の補数表示であるため、乗算も２の補数表示で行われる。ここで、前記乗算に用いる逆量子化係数２０２ａには、入力信号がイントラマクロブロックのＱＦ［０］［０］の場合のみ、１，２，４，８のいずれかの値をとるイントラＤＣ係数を使用し、それ以外の場合は正の整数である量子化スケール値を使用する。逆量子化係数２０２ａにイントラＤＣ係数を使用する場合は、Ｓｉｇｎ（）演算回路２０１での左１ビットシフトと、乗算器２０２での零方向への切捨てを伴う整数値１６または３２による除算とを考慮して、実際にはイントラＤＣ係数の８倍または１６倍、すなわち、左３ビットまたは４ビットシフトした値を与える。
【００１５】
次に、ＭＰＥＧ１用ＩＤＣＴミスマッチ制御回路２０３は、乗算器２０２の出力データと、制御信号２０３ａとを入力とし、制御信号２０３ａがイネーブル状態を示す場合に、ＭＰＥＧ１用ＩＤＣＴミスマッチ制御を実行する。制御信号２０３ａがイネーブル状態を示さない場合には、ＭＰＥＧ１用ＩＤＣＴミスマッチ制御を実行せず、乗算器２０２の出力信号Ｆ［ｖ］［ｕ］を、そのままＭＰＥＧ１用ＩＤＣＴミスマッチ制御回路２０３の出力とする。
【００１６】
次に、オーバーフロー処理回路２０４は、ＭＰＥＧ１用ＩＤＣＴミスマッチ制御回路２０３の出力データを入力とし、ＭＰＥＧ１用ＩＤＣＴミスマッチ制御回路２０３の出力データを、−２０４８〜＋２０４８の範囲に制限して出力する。
【００１７】
次に、ＭＰＥＧ２用ＩＤＣＴミスマッチ制御回路２０５は、オーバーフロー処理回路２０４の出力データと、制御信号２０５ａとを入力とし、制御信号２０５ａがイネーブル状態を示す場合に、ＭＰＥＧ２用ＩＤＣＴミスマッチ制御を実行する。制御信号２０５ａがイネーブル状態を示さない場合には、ＭＰＥＧ２用ＩＤＣＴミスマッチ制御を実行せず、オーバーフロー処理回路２０４の出力データを、そのままＭＰＥＧ２用ＩＤＣＴミスマッチ制御回路２０５の出力とする。
【００１８】
【特許文献１】
特開平８−３４０５３２号公報
【００１９】
【発明が解決しようとする課題】
しかしながら、上記従来の逆量子化回路において、２の補数表示のデータを扱う場合、Ｓｉｇｎ（）演算回路２０１におけるＳｉｇｎ（）を加える演算は、符号が正である場合はデータが偶数であるため、最下位ビットに１を立てるだけであるが、符号が負である場合に桁上げが発生する。ビットの桁上げが発生すると、遅延時間が長くなるため、高速動作を行わせるためには、ＣＬＡ加算器などの高速対応型を採用したり、パイプラインレジスタを追加する必要があるなど回路規模が増大する。
【００２０】
また、乗算器２０２における零方向への切捨てを伴う整数除算においても、一般に乗算結果に対する補正が必要となる。すなわち、乗算結果の符号が負である場合は、切捨て対象ビットの最上位に１を加えた後に切捨て操作を行うため、ビットの桁上げが発生する。このため、高速動作を行わせるためには、別途加算器を設けるか、乗算器内部の部分積加算回路に追加回路とともに新たに加算器を組込むなどの対処が必要となり、やはり回路規模が増大する。
【００２１】
さらに、ＭＰＥＧ特有の問題として、情報圧縮のためフレーム間予測誤差のみを符号化したデータを多く扱うため、零付近の値の出現確率が一般に高くなる。２の補数表示によるデータは、正数および零と負数との間で多くのビットが一度に反転するため、回路内部の動作頻度が増加する。この結果、一般に消費電力が増加する方向に寄与する。
【００２２】
本発明は、上記従来の問題点を解決するためになされたものであり、２の補数表示にて逆量子化を行った結果を出力する場合において、高速で回路規模を増大せず、なおかつ消費電力を増加させることのない逆量子化回路を提供することを目的とする。
【００２３】
【課題を解決するための手段】
本発明の請求項１に係る逆量子化回路は、逆量子化演算処理と、これに対する付加的なデータ処理であるＩＤＣＴミスマッチ制御とを行う逆量子化回路において、入力信号は、符号および絶対値からなる表示形式をとり、入力信号の絶対値部分と、第１の制御信号とを入力とし、前記第１の制御信号がイネーブル状態を示し、かつ、前記入力信号が非零である場合、“１”を、それ以外の場合、“０”を出力する第１の演算回路と、前記入力信号の絶対値部分と、前記第１の演算回路の出力と、逆量子化係数とを入力とし、前記入力信号の絶対値部分を上位側ビットとし、前記第１の演算回路の出力を下位側ビットとして結合した第１の整数データと、逆量子化係数との乗算を行い、前記乗算結果を、２のべき乗である正の整数の占めるビット数より１少ないビット数だけ右にシフトして出力する乗算器と、前記入力信号の符号部分と、前記乗算器の出力と、第２の制御信号とを入力とし、前記入力信号の符号部分を符号とし、前記乗算器の出力を絶対値として符号および絶対値からなる表示形式をとる第２の整数データを構成し、前記第２の制御信号がイネーブル状態を示す場合において、前記第２の整数データが零または正の奇数である場合、前記乗算器の出力に対して何も加算せず、前記第２の整数データが正の偶数である場合、前記乗算器の出力に−１を加算し、前記第２の整数データが負の偶数である場合、前記乗算器の出力をビット反転した後に＋２を加算し、前記第２の整数データが負の奇数である場合、前記乗算器の出力をビット反転した後に＋１を加算し、前記第２の制御信号がイネーブル状態を示さない場合において、前記第２の整数データが零または正である場合、前記乗算器の出力に対して何も加算せず、前記第２の整数データが負である場合、前記乗算器の出力をビット反転した後に＋１を加算し、前記加算結果を下位側ビットとし、前記入力信号の符号部分を上位側ビットとして結合した第３の整数データを出力する第２の演算回路とを備えたことを特徴とするものである。
【００２４】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しながら説明する。
（実施の形態１）
図１は、本発明の実施の形態１によるＭＰＥＧ１およびＭＰＥＧ２における逆量子化回路の構成を示すブロック図である。
【００２５】
図１に示されるように、本発明の実施の形態１による逆量子化回路は、Ｓｉｇｎ（）演算回路１０１および乗算器１０２からなる逆量子化演算処理回路１００と、ＭＰＥＧ１用ＩＤＣＴミスマッチ制御回路１０３と、オーバーフロー処理回路１０４と、ＭＰＥＧ２用ＩＤＣＴミスマッチ制御回路１０５と、から構成される。
【００２６】
以上のように構成された本発明の実施の形態１による逆量子化回路の動作について説明する。
図１において、逆量子化演算処理回路１００内のＳｉｇｎ（）演算回路１０１は、入力信号ＱＦ［ｖ］［ｕ］の絶対値部分と、制御信号１０１ａとを入力とし、制御信号１０１ａがイネーブル状態を示し、かつ、入力信号ＱＦ［ｖ］［ｕ］が非零である場合のみ１を出力し、それ以外の場合は０を出力する。前者がノンイントラマクロブロックのデータを処理する場合であり、後者がイントラマクロブロックのデータを処理する場合に対応する。
【００２７】
次に、逆量子化演算処理回路１００内の乗算器１０２は、入力信号ＱＦ［ｖ］［ｕ］の絶対値部分と、Ｓｉｇｎ（）演算回路１０１の出力データと、逆量子化係数１０２ａとを入力とし、入力信号ＱＦ［ｖ］［ｕ］の絶対値部分を上位側ビットとし、Ｓｉｇｎ（）演算回路１０１の出力データを下位側ビットとして結合した整数データと、逆量子化係数１０２ａとの乗算を行い、前記乗算結果に対し、零方向への切捨てを伴う整数値１６または３２による除算を行い、その演算結果を逆量子化後の画素信号Ｆ［ｖ］［ｕ］の絶対値成分として出力する。前記乗算に使用されるデータは０または正の整数であるため、乗算器１０２は符号なしの乗算を行い、結果も０または正の整数となる。したがって、乗算器１０２において行われる零方向への切捨てを伴う整数値１６または３２による除算は、乗算結果を右へ４ビットまたは５ビットシフトすることで実現できる。ここで、前記乗算に用いる逆量子化係数１０２ａには、入力信号がイントラマクロブロックのＱＦ［０］［０］の場合のみ、１，２，４，８のいずれかの値をとるイントラＤＣ係数を使用し、それ以外の場合は正の整数である量子化スケール値を使用する。逆量子化係数１０２ａにイントラＤＣ係数を使用する場合は、入力信号ＱＦ［ｖ］［ｕ］を左１ビットシフトして使用している点と、乗算器１０２における右４ビットまたは５ビットシフトとを考慮して、実際にはイントラＤＣ係数の８倍または１６倍、すなわち、左３ビットまたは４ビットシフトした値を与える。
【００２８】
なお、ここではＭＰＥＧ１，ＭＰＥＧ２で除数の違いに応じて右ビットシフト量を可変としたが、別の構成も可能である。すなわち、右ビットシフト量を５に固定し、ＭＰＥＧ１の場合はイントラＤＣ係数を１６倍、量子化スケール値を２倍して与えるという構成でもよい。
【００２９】
次に、ＭＰＥＧ１用ＩＤＣＴミスマッチ制御回路１０３は、以降のデータ処理のために符号および絶対値からなる表示形式を２の補数表示に変換する機能を併有しており、入力信号ＱＦ［ｖ］［ｕ］の符号部分と、乗算器１０２の出力データと、制御信号１０３ａとを入力とし、制御信号１０３ａがイネーブル状態を示す場合に、符号および絶対値からなる表示形式から２の補数表示への変換とＭＰＥＧ１用ＩＤＣＴミスマッチ制御を同時に実行する。すなわち、入力信号ＱＦ［ｖ］［ｕ］の符号部分と乗算器１０２の出力信号Ｆ［ｖ］［ｕ］から構成される整数データが、零または正の奇数の場合は乗算器１０２の出力信号Ｆ［ｖ］［ｕ］に対して何も加算せず、正の偶数の場合は乗算器１０２の出力信号Ｆ［ｖ］［ｕ］に−１を加え、負の偶数の場合は乗算器１０２の出力信号Ｆ［ｖ］［ｕ］をビット反転した後に＋２を加え、負の奇数の場合は乗算器１０２の出力信号Ｆ［ｖ］［ｕ］をビット反転した後に＋１を加える演算を行い、その演算結果を下位側ビットとし、入力信号ＱＦ［ｖ］［ｕ］の符号部分を上位側ビットとして結合した整数データを出力する。制御信号１０３ａがイネーブル状態を示さない場合には、ＭＰＥＧ１用ＩＤＣＴミスマッチ制御を実行せず、符号および絶対値からなる表示形式から２の補数表示への変換のみ行なう。すなわち、入力信号ＱＦ［ｖ］［ｕ］の符号部分と乗算器１０２の出力信号Ｆ［ｖ］［ｕ］から構成された整数データが、零または正の場合は乗算器１０２の出力信号Ｆ［ｖ］［ｕ］に対して何も加算せず、負の場合は乗算器１０２の出力信号Ｆ［ｖ］［ｕ］をビット反転した後に＋１を加える演算を行い、その演算結果を下位側ビットとし、入力信号ＱＦ［ｖ］［ｕ］の符号部分を上位側ビットとして結合した整数データを出力する。
【００３０】
次に、オーバーフロー処理回路１０４は、ＭＰＥＧ１用ＩＤＣＴミスマッチ制御回路１０３の出力データを入力とし、ＭＰＥＧ１用ＩＤＣＴミスマッチ制御回路１０３の出力データを、−２０４８〜＋２０４７の範囲に制限して出力する。
【００３１】
次に、ＭＰＥＧ２用ＩＤＣＴミスマッチ制御回路１０５は、オーバーフロー処理回路１０４の出力データと、制御信号１０５ａとを入力とし、制御信号１０５ａがイネーブル状態を示す場合に、ＭＰＥＧ２用ＩＤＣＴミスマッチ制御を実行する。すなわち、逆量子化演算処理後の出力信号Ｆ［ｖ］［ｕ］の総和をブロック単位で計算し、計算結果が偶数である場合のみ、Ｆ［７］［７］が偶数の場合はＦ［７］［７］に＋１を加え、Ｆ［７］［７］が奇数の場合はＦ［７］［７］に−１を加える演算を行い、その演算結果を出力する。制御信号１０５ａがイネーブル状態を示さない場合には、ＭＰＥＧ２用ＩＤＣＴミスマッチ制御を実行せず、オーバーフロー処理回路１０４の出力データを、そのままＭＰＥＧ２用ＩＤＣＴミスマッチ制御回路１０５の出力とする。
【００３２】
このように、本実施の形態１の逆量子化回路によれば、入力信号は、符号および絶対値からなる表示形式をとり、入力信号の絶対値部分と、第１の制御信号とを入力とし、前記第１の制御信号がイネーブル状態を示し、かつ、前記入力信号が非零である場合、“１”を、それ以外の場合、“０”を出力する第１の演算回路と、前記入力信号の絶対値部分と、前記第１の演算回路の出力と、逆量子化係数とを入力とし、前記入力信号の絶対値部分を上位側ビットとし、前記第１の演算回路の出力を下位側ビットとして結合した第１の整数データと、逆量子化係数との乗算を行い、前記乗算結果を、２のべき乗である正の整数の占めるビット数より１少ないビット数だけ右にシフトして出力する乗算器と、前記入力信号の符号部分と、前記乗算器の出力と、第２の制御信号とを入力とし、前記入力信号の符号部分を符号とし、前記乗算器の出力を絶対値として符号および絶対値からなる表示形式をとる第２の整数データを構成し、前記第２の制御信号がイネーブル状態を示す場合において、前記第２の整数データが零または正の奇数である場合、前記乗算器の出力に対して何も加算せず、前記第２の整数データが正の偶数である場合、前記乗算器の出力に−１を加算し、前記第２の整数データが負の偶数である場合、前記乗算器の出力をビット反転した後に＋２を加算し、前記第２の整数データが負の奇数である場合、前記乗算器の出力をビット反転した後に＋１を加算し、前記第２の制御信号がイネーブル状態を示さない場合において、前記第２の整数データが零または正である場合、前記乗算器の出力に対して何も加算せず、前記第２の整数データが負である場合、前記乗算器の出力をビット反転した後に＋１を加算し、前記加算結果を下位側ビットとし、前記入力信号の符号部分を上位側ビットとして結合した第３の整数データを出力する第２の演算回路とを備えたので、符号および絶対値からなる表示形式にてデータ入力を行ない、逆量子化を行った結果を２の補数表示にて出力する回路を得ることができる。その結果、以下に示すように逆量子化演算における加算器の個数を減らすことが可能となり、高速動作も可能となる。
【００３３】
まず、逆量子化演算処理回路１００におけるＳｉｇｎ（）演算回路１０１において、入力信号として符号および絶対値からなる表示形式を採用したため、Ｓｉｇｎ（）を加える演算が最下位ビットに１を立てるだけの操作で済む。このため、Ｓｉｇｎ（）演算回路において加算回路自体が不要となり、パイプラインレジスタを追加する必要もなく、回路規模を増大することなく高速動作を行わせることができる。また、逆量子化演算処理回路１００における乗算器１０２においても絶対値だけの演算を行なうため、零方向への切捨てを伴う整数除算が、右ビットシフトだけで実現できる。このため、乗算器内部に別途加算器を設けたり、乗算器内部の部分積加算回路に追加回路とともに新たな加算器を組み込む必要がなく、回路規模を増大することなく高速動作を行わせることができる。
【００３４】
さらに、絶対値による演算を採用することにより、ＭＰＥＧのような零付近の値の出現確率が高いデータ列の演算処理において、回路内部の動作頻度を抑制し、消費電力を抑えることができる。
【００３５】
【発明の効果】
以上のように、本発明の請求項１の逆量子化回路によれば、入力信号は、符号および絶対値からなる表示形式をとり、入力信号の絶対値部分と、第１の制御信号とを入力とし、前記第１の制御信号がイネーブル状態を示し、かつ、前記入力信号が非零である場合、“１”を、それ以外の場合、“０”を出力する第１の演算回路と、前記入力信号の絶対値部分と、前記第１の演算回路の出力と、逆量子化係数とを入力とし、前記入力信号の絶対値部分を上位側ビットとし、前記第１の演算回路の出力を下位側ビットとして結合した第１の整数データと、逆量子化係数との乗算を行い、前記乗算結果を、２のべき乗である正の整数の占めるビット数より１少ないビット数だけ右にシフトして出力する乗算器と、前記入力信号の符号部分と、前記乗算器の出力と、第２の制御信号とを入力とし、前記入力信号の符号部分を符号とし、前記乗算器の出力を絶対値として符号および絶対値からなる表示形式をとる第２の整数データを構成し、前記第２の制御信号がイネーブル状態を示す場合において、前記第２の整数データが零または正の奇数である場合、前記乗算器の出力に対して何も加算せず、前記第２の整数データが正の偶数である場合、前記乗算器の出力に−１を加算し、前記第２の整数データが負の偶数である場合、前記乗算器の出力をビット反転した後に＋２を加算し、前記第２の整数データが負の奇数である場合、前記乗算器の出力をビット反転した後に＋１を加算し、前記第２の制御信号がイネーブル状態を示さない場合において、前記第２の整数データが零または正である場合、前記乗算器の出力に対して何も加算せず、前記第２の整数データが負である場合、前記乗算器の出力をビット反転した後に＋１を加算し、前記加算結果を下位側ビットとし、前記入力信号の符号部分を上位側ビットとして結合した第３の整数データを出力する第２の演算回路とを備えたので、以下に示すように逆量子化演算における加算器の個数を減らすことが可能となり、高速動作も可能となる。
【００３６】
まず、逆量子化演算処理回路１００におけるＳｉｇｎ（）演算回路１０１において、入力信号として符号および絶対値からなる表示形式を採用したため、Ｓｉｇｎ（）を加える演算が最下位ビットに１を立てるだけの操作で済む。このため、Ｓｉｇｎ（）演算回路において加算回路自体が不要となり、パイプラインレジスタを追加する必要もなく、回路規模を増大することなく高速動作を行わせることができる。また、逆量子化演算処理回路１００における乗算器１０２においても絶対値だけの演算を行なうため、零方向への切捨てを伴う整数除算が右ビットシフトだけで実現できる。このため、乗算器内部に別途加算器を設けたり、乗算器内部の部分積加算回路に追加回路とともに新たな加算器を組み込む必要がなく、回路規模を増大することなく高速動作を行わせることができる。
【００３７】
さらに、絶対値による演算を採用することにより、ＭＰＥＧのような零付近の値の出現確率が高いデータ列の演算処理において、回路内部の動作頻度を抑制し、消費電力を抑えることができる。
【００３８】
なお、本回路にてＭＰＥＧ１用、ＭＰＥＧ２用のＩＤＣＴミスマッチ制御回路を同時に動作させることにより、ＭＰＥＧ４の逆量子化演算にも対応可能である。
【図面の簡単な説明】
【図１】本発明の実施の形態１における逆量子化回路の構成を示すブロック図である。
【図２】従来の逆量子化回路の構成を示すブロック図である。
【符号の説明】
１００  逆量子化演算処理回路
１０１  Ｓｉｇｎ（）演算回路
１０２  乗算器
１０３  ＭＰＥＧ１用ＩＤＣＴミスマッチ制御回路
１０４  オーバーフロー処理回路
１０５  ＭＰＥＧ２用ＩＤＣＴミスマッチ制御回路
２００  逆量子化演算処理回路
２０１  Ｓｉｇｎ（）加算回路
２０２  乗算器
２０３  ＭＰＥＧ１用ＩＤＣＴミスマッチ制御回路
２０４  オーバーフロー処理回路
２０５  ＭＰＥＧ２用ＩＤＣＴミスマッチ制御回路
【図１】
2004328480.tif 000003
【図２】
2004328480.tif 000004