(57)【要約】【課題】チップサイズに依らずに複数のチップを積層可能とし、パッケージ内における配線効率を向上することのできる半導体装置を提供すること。【解決手段】上チップ１３は下チップ１４における各パッド１５の形成領域を確保するように平面位置をずらして積層され、下チップ１４の縁辺から突出される上チップ１３の下には、該上チップ１３における各パッド１８の形成領域に対応してスペーサ１９が配置される。【選択図】      図１
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【特許請求の範囲】
【請求項１】
複数のチップを積層して実装した半導体装置であって、
上層のチップを下層のチップに対して平面位置をずらして積層し、各チップには、それぞれのチップ同士の互いに重なり合わない領域となる辺に沿ってパッドが形成され、該パッドの形成領域に対応する前記上層のチップの下には、前記下層のチップと略同厚のスペーサが配置されることを特徴とする半導体装置。
【請求項２】
前記スペーサは、該スペーサの上面及び下面のうち少なくとも何れか一方の面に、その面に対向するチップのパッドと接触して電気的に接続される配線パターンが形成されてなる配線フィルムであることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記複数のチップは３層以上のチップであって、
前記上層のチップに形成されたパッドは、そのチップを挟む上層又は下層のチップと同層の位置に配置される前記配線フィルムに形成した配線パターンと接続されることを特徴とする請求項２記載の半導体装置。
【請求項４】
前記複数のチップは３層以上のチップであって、
それぞれ上層のチップは、下層のチップに対して対称的に平面位置を交互にずらして積層されることを特徴とする請求項１乃至３の何れか一項記載の半導体装置。
【請求項５】
複数のチップを積層して実装する半導体装置の製造方法であって、
上層のチップを下層のチップに対してそれぞれのチップの縁辺に形成されたパッドの形成領域を確保するように平面位置をずらして積層し、前記パッドが形成された面と対向する位置に該パッドに接触して電気的に接続される配線パターンを有した配線フィルムを配置するようにしたことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置及び半導体装置の製造方法に関するものである。
近年、半導体装置は高集積化及び多機能化が要求され、一つのパッケージ内に複数のチップを積層して搭載するスタック型マルチチップパッケージ（スタックＭＣＰ）技術が開発されている。
【０００２】
【従来の技術】
従来、スタックＭＣＰとして、サイズの異なる複数のチップをそれらの外形寸法の大きさにしたがって下層から上層にかけて順次ピラミッド状に積層し、各チップの端子電極（パッド）をワイヤボンディングによって基板上の端子と接続する構成がある（例えば特許文献１，特許文献２参照）。
【０００３】
また、他のスタックＭＣＰとして、サイズの如何にかかわらず複数のチップを積層することのできるパッケージ構造が提案されている（例えば特許文献３参照）。同文献に開示されたスタックＭＣＰでは、上層のチップを下層のチップに対して平面位置をずらして積層することによって、チップサイズに影響されずに同一パッケージ内に複数のチップを積層することが可能となっている。
【０００４】
【特許文献１】
実開昭６２−１５８８４０号公報
【特許文献２】
特開平６−３７２５０号公報
【特許文献３】
特開２００１−１９６５２６号公報
【０００５】
【発明が解決しようとする課題】
ところで、上記した従来技術のスタックＭＣＰでは、以下の問題があった。
特許文献１，２に開示されたパッケージ構造では、上層にあるチップが下層にあるチップよりもサイズが小さくなければならず、同一サイズのチップは積層することができない。すなわち、下層のチップにおいてパッドが形成されている領域は、その上層のチップに対して必ず露出されている必要があり、積層する順位によってチップ形状が制約されるため、設計自由度が極めて小さいという問題があった。
【０００６】
特許文献３に開示されたパッケージ構造では、チップをずらして積層することにより、同一サイズのチップであっても実装することは可能である。しかしながら、この従来構造では、上層のチップに設けられるパッドは、上下のチップが互いに重なる領域となる縁辺に配置される（同文献３、図１参照）。このため、各チップの同一辺に配線が集中し、パッケージ内における配線を効率的に行うことができないという問題があった。また、このような構造を用いた３段以上のチップの積層は技術的にも困難であった。
【０００７】
本発明は上記問題点を解決するためになされたものであって、その目的はチップサイズに依らずに複数のチップを積層可能とし、パッケージ内における配線効率を向上することのできる半導体装置及び半導体装置の製造方法を提供することにある。
【０００８】
【課題を解決するための手段】
上記目的を達成するため、請求項１に記載の発明によれば、複数のチップを積層して実装した半導体装置において、上層のチップは下層のチップに対して平面位置をずらして積層され、各チップには、それぞれのチップ同士の互いに重なり合わない領域となる辺に沿ってパッドが形成されている。そして、パッドの形成領域に対応する前記上層のチップの下には、前記下層のチップと略同厚のスペーサが配置される。
【０００９】
この構成では、各チップのパッドが同一辺に集中してパッケージ配線の効率が低下することが抑止される。また、前記スペーサが配置されることにより、前記上層のチップのワイヤボンディング時に、該上層のチップはスペーサによって支持される。このため、ワイヤボンディング時の押圧力により、上層のチップが損傷を受けるのを防止することができる。従って、パッケージ内の配線効率を向上させながら、３層以上の複数段のチップを積層可能である。
【００１０】
請求項２，５に記載の発明によれば、前記スペーサは、該スペーサの上面及び下面のうち少なくとも何れか一方の面に、その面に対向するチップのパッドと接触して電気的に接続される配線パターンが形成されてなる配線フィルムとした。
【００１１】
これによれば、配線パターンを形成した配線フィルムを前記スペーサとして用いることにより、各チップを積層すると同時に、それらのパッケージ配線を並行して行うことができる。これにより、アセンブリ工程の工程数を削減してコストダウンを図ることができる。
【００１２】
請求項３に記載の発明によれば、３層以上の複数段のチップを積層する際において、前記上層のチップに形成されたパッドは、そのチップを挟む上層又は下層のチップと同層の位置に配置される前記配線フィルムに形成した配線パターンと接続される。
【００１３】
この構成では、各層のチップのパッドはその上層又は下層に配置された配線フィルムの配線パターンと接続される。その際、配線パターンを両面に形成した配線フィルムを用いることによって、該配線フィルムを設ける数を減らすことができるため、コストダウンを図ることができる。
【００１４】
請求項４に記載の発明によれば、３層以上の複数段のチップを積層する際において、それぞれ上層のチップは、下層のチップに対して対称的に平面位置を交互にずらして積層される。その際、各チップのパッドは、前記それぞれのチップ同士の互いに重なり合わない領域となる辺に形成されることから、各層のチップにおいてパッド数が制限されることはない。
【００１５】
【発明の実施の形態】
（第一実施形態）
以下、本発明を具体化した第一実施形態を図１に従って説明する。
【００１６】
図１は、本実施形態のスタックＭＣＰの構造を示す概略斜視図である。
このスタックＭＣＰ１１は、基板１２上に２つのチップ１３，１４が上下に積層して実装された半導体装置である。下層のチップ（以下、下チップ）１４は基板１２と接着剤により接合され、上層のチップ（以下、上チップ）１３は下チップ１４と接着剤により接合されている。
【００１７】
上チップ１３と下チップ１４は、本実施形態では同一サイズであり、上チップ１３は下チップ１４に対して平面位置を対角線方向（図において右上４５°）にずらして積層されている。尚、上チップ１３と下チップ１４は異なるサイズであっても構わない。
【００１８】
詳述すると、下チップ１４には、互いに隣り合ういずれかの２辺（図において左側及び下側の辺）に沿って複数のパッド１５が形成されており、各パッド１５は、基板１２上に設けられた端子１６とワイヤ１７を介して配線されている。従って、上チップ１３は、前記下チップ１４における各パッド１５の形成領域が確保（露出）されるように平面位置をずらして積層される。
【００１９】
尚、上記のように、各パッド１５が下チップ１４の互いに隣り合ういずれかの２辺に形成される場合においては、上チップ１３は対角線方向にずらして積層されるが、勿論、各パッド１５は下チップ１４のいずれか１辺のみに形成されていてもよい。この場合、上チップ１３は下チップ１４に対して横方向もしくは縦方向にずらして積層される。
【００２０】
反対に、上チップ１３には、前記下チップ１４にて各パッド１５が形成される辺と対向する辺（図において右側及び上側の辺）に沿って複数のパッド１８が形成されており、各パッド１８は、前記と同様、基板１２上に設けられた端子１６とワイヤ１７を介して配線されている。すなわち、上チップ１３の各パッド１８は、上下のチップ１３，１４同士が互いに重なり合わない領域となる辺に配置されている。
【００２１】
そして、前記各パッド１８が形成される領域に対応する該上チップ１３の直下には、スペーサ１９が配置されている。
詳述すると、このスペーサ１９は、例えばポリイミド等の材質よりなるプラスチックフィルムで構成され、前記下チップ１４のチップ厚と略同じ厚さで形成されている。また、スペーサ１９は、本実施形態では、チップ１３をずらすことにより該上チップ１３が下チップ１４の縁辺から突出される領域に対応する幅で形成されている。
【００２２】
このようなスペーサ１９は、前記上チップ１３が下チップ１４の縁辺から突出される領域をあらかじめ見越して、各パッド１８の形成位置に対応するように下チップ１４と同層の位置に配置される。尚、スペーサ１９としては、時間経過とともに硬化する充填材でもよい。
【００２３】
上記のように構成されたスタックＭＣＰ１１では、基板１２に実装した下チップ１４に対して、それと同一サイズの上チップ１３を実装することができる。
また、このスタックＭＣＰ１１では、上チップ１３の各パッド１８と基板１２の端子１６とをワイヤ１７を介して配線する際、上チップ１３はスペーサ１９によって支持される。これにより、ワイヤボンディング時に上チップ１３が受ける押圧力による衝撃を緩和して、上チップ１３を保護することができる。
【００２４】
尚、本実施形態では、２つのチップ１３，１４を上下に積層する２層構造のスタックＭＣＰ１１を例として説明したが、勿論、３層以上であっても積層することは可能である。
【００２５】
例えば、３層構造の場合は、最上位の３層目のチップを、２層目のチップ（図１における上チップ１３）に対して、１層目のチップ（図１における下チップ１４）と同じ位置になるように対称的にずらして配置する。また、４層構造の場合は、最上位の４層目のチップを、上記３層目のチップに対して２層目のチップと同じ位置になるように対称的にずらして配置する。
【００２６】
以下同様にして、上層のチップを下層のチップに対して上記のように対称的に交互にずらしながら積層することにより複数段での実装が可能である。尚、このように３層以上でチップを積層する場合、２層目以上に配置するスペーサとしては、上記したような充填材を用いる。
【００２７】
以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）上チップ１３は、下チップ１４における各パッド１５の形成領域が確保されるように平面位置をずらして積層され、それによって下チップ１４の縁辺から突出される上チップ１３の直下には、該上チップ１３における各パッド１８の形成領域に対応してスペーサ１９が配置される。このスタックＭＣＰ１１では、上チップ１３がワイヤボンディング時に受ける衝撃をスペーサ１９により緩和することができる。換言すれば、上チップ１３の各パッド１８を、下チップ１４にて各パッド１５が形成される辺と対向する辺に形成することができる。これにより、各チップ１３，１４の同一辺に配線が集中することが抑止され、パッケージ内における配線効率を向上させることができる。
【００２８】
（２）本実施形態では、上層のチップ１３の各パッド１８は、それぞれのチップ１３，１４同士が互いに重なり合わない領域となる辺に沿って配置され、上層のチップ１３は、下層のチップ１４とスペーサ１９とによりほぼチップ全体にわたって支持される。その結果、チップサイズの如何にかかわらず、３層以上の複数段のチップを積層可能とするスタックＭＣＰを実現できるとともに、また、その際に各チップにおけるパッケージ配線を各辺に分散させることができるため、配線効率を向上させることができる。
【００２９】
（３）本実施形態では、３層以上の複数段のチップを積層する場合であっても各チップにそれぞれ同数のパッドを形成することが可能である。このため、上層のチップにおいてパッド数が制限されることもない。
【００３０】
（第二実施形態）
以下、本発明を具体化した第二実施形態を図２に従って説明する。
図２は、第二実施形態のスタックＭＣＰの構造を示す概略斜視図である。
【００３１】
このスタックＭＣＰ２１は、基板２２上に２つのチップ２３，２４が上下に積層して実装された半導体装置である。上層のチップ（以下、上チップ）２３及び下層のチップ（以下、下チップ）２４は、本実施形態ではそれぞれ素子形成面を下にして基板２２に対して裏向き（フリップ）に実装されている。
【００３２】
上チップ２３と下チップ２４は、本実施形態では同一サイズであり、上チップ２３は下チップ２４に対して平面位置を対角線方向（図において右上４５°）にずらして積層されている。尚、上チップ２３と下チップ２４は異なるサイズであっても構わない。
【００３３】
詳述すると、下チップ２４の素子形成面（図において裏面）には、互いに隣り合ういずれかの２辺（図において左側及び下側の辺）に沿って複数のパッド２５が形成されており、各パッド２５は、基板２２上に例えば銅箔にて形成される外部接続用の配線パターン２６と接触して電気的に接続されている。
【００３４】
反対に、上チップ２３の素子形成面（図において裏面）には、前記下チップ２４にて各パッド２５が形成される辺と対向する辺（図において右側及び上側の辺）に沿って複数のパッド２７が形成されている。
【００３５】
すなわち、上チップ２３の各パッド２７は、上チップ２３をずらすことにより該上チップ２３が下チップ２４の縁辺から突出する領域、換言すれば、上下のチップ２３，２４同士が互いに重なり合わない領域となる辺に沿って配置されている。従って、上チップ２３は、各パッド２７の形成領域が確保（露出）されるように平面位置をずらして積層される。
【００３６】
尚、第一実施形態と同様、下チップ２４の各パッド２５は、該下チップ２４のいずれか１辺のみに形成されていてもよい。この場合、上チップ２３は下チップ２４に対して横方向もしくは縦方向にずらして積層される。
【００３７】
前記各パッド２７が形成される領域に対応する上チップ２３の下には、配線フィルム２８が配置されている。
詳述すると、この配線フィルム２８は、第一実施形態と同様、例えばポリイミド等の材質よりなるプラスチックフィルムで構成され、前記下チップ２４のチップ厚と同じ厚さあるいはそれよりも若干薄い厚さで形成されている。また、この配線フィルム２８の上面には、例えば銅箔にてなる外部接続用の配線パターン２９が形成されており、この配線パターン２９に前記上チップ２３の各パッド２７が接触して電気的に接続されている。
【００３８】
このような配線フィルム２８は、上チップ２３をずらすことにより該上チップ２３が下チップ２４の縁辺から突出される領域を見越して、各パッド２７の形成位置に対応するように下チップ２４と同層の位置に配置される。
【００３９】
上記のように構成されたスタックＭＣＰ２１では、第一実施形態と同様、基板２２に実装した下チップ２４に対して、それと同一サイズの上チップ２３を実装することができる。
【００４０】
また、このスタックＭＣＰ２１では、上チップ２３の各パッド２７と接続される配線パターン２９を有した配線フィルム２８が、あらかじめ下チップ２４と同層の位置に配置される。これにより、上チップ２３を下チップ２４に対して積層する際には、それと並行して上チップ２３のパッケージ配線をも同時に行うことができる。
【００４１】
尚、本実施形態では、２つのチップ２３，２４を上下に積層する２層構造のスタックＭＣＰ２１を例として説明したが、勿論、３層以上であっても実装することは可能である。すなわち、３層以上の場合には、２層目以上のチップと同層の位置に、前記と同様の配線フィルム２８をそれぞれ配置し、上層のチップを下層のチップに対して、第一実施形態と同様に対称的に交互にずらしながら積層することによって実装する。
【００４２】
以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）上チップ２３は、各パッド２７の形成領域が確保されるように下チップ２４に対して平面位置をずらして裏向き（フリップ）に積層され、下チップ２４の縁辺から突出される上チップ２３の下には、前記各パッド２７と接続される配線パターン２９を有した配線フィルム２８が配置される。これにより、上チップ２３を積層する際に、それと並行して上チップ２３のパッケージ配線を同時に行うことができるため、工程数を減らすことができる。その結果、アセンブリ工程におけるコストダウンを図ることができる。
【００４３】
（２）本実施形態では、上層のチップ２３の各パッド２７は、それぞれのチップ２３，２４同士が互いに重なり合わない領域となる辺に沿って配置されるため、パッケージ配線が同一辺に集中することもない。また、第一実施形態と同様、３層以上の複数段のチップを積層する場合であっても、各チップにそれぞれ同数のパッドを形成することが可能である。
【００４４】
（３）本実施形態では、下層のチップ２４に対して積層される上層のチップ２３は、下層のチップ２４とそれと同層に配置される配線フィルム２８とによりほぼチップ全体にわたって支持される。これによって、チップサイズの如何にかかわらず３層以上の複数段のチップであっても積層可能なスタックＭＣＰを実現することができる。また、その際には、３層目以上のチップに対するパッケージ配線を、前記と同様にして各々のチップを積層するのと同時に行うことができるため、パッケージ配線の効率化を図ることができる。
【００４５】
（第三実施形態）
以下、本発明を具体化した第三実施形態を図３及び図４に従って説明する。
図３は、第三実施形態のスタックＭＣＰの構造を示す概略斜視図である。尚、本実施形態は、第二実施形態の配線フィルム２８の構成を一部変更したものを使用し、３層以上の複数段のチップを実装する場合について説明するものである。
【００４６】
このスタックＭＣＰ３１は、基板３２上に３つのチップ３３〜３５が積層して実装された半導体装置である。以下では、便宜上、基板３２に対してチップ３３〜３５を積層する順にしたがって第１層〜第３層チップ３３〜３５と記す。
【００４７】
第１層チップ３３は、素子形成面を上にして基板３２に実装され、第２層チップ３４及び第３層チップ３５は、それぞれ素子形成面を下にして裏向き（フリップ）に実装される。
【００４８】
各チップ３３〜３５は、本実施形態ではそれぞれ同一サイズであり、第２層チップ３４は、第１層チップ３３に対して平面位置を対角線方向（図において右上４５°）にずらして積層されている。そして、第３層チップ３５は、その第２層チップ３４に対して平面位置を逆の対角線方向（図において第２層チップ３４の積層位置から左下４５°）に対称的にずらして積層されている。つまり、第３層チップ３５は、第１層チップ３３と同じ位置になるように第２層チップ３４に積層されている。尚、各チップ３３〜３５はそれぞれ異なるサイズであっても構わない。
【００４９】
前記各チップ３３〜３５の素子形成面には、上記各実施形態と同様にして、各チップ３３〜３５同士が互いに重なり合わない領域となる辺に沿ってそれぞれ複数のパッド３６〜３８（図４参照）が形成されている。尚、図３では、第３層チップ３５に形成される各パッド３８のみを示している。
【００５０】
第１層チップ３３と同層の位置には、該第１層チップ３３と略同厚であり、第一実施形態と同様な形状の配線フィルム４１が配置される。図４に示すように、この配線フィルム４１の上面には、第２層チップ３４に形成された各パッド３７と接触して電気的に接続される配線パターン４２が形成されている。
【００５１】
すなわち、第２層チップ３４の各パッド３７は、該第２層チップ３４が第１層チップ３３の縁辺から突出される領域に形成されており、前記第１層チップ３３に積層するのと同時に配線フィルム４１上の配線パターン４２と接続される。
【００５２】
第２層チップ３４と同層の位置には、上記各実施形態と同様、例えばポリイミド等のプラスチックフィルムよりなる第２層チップ３４と略同厚の配線フィルム４３が配置される。図４に示すように、この配線フィルム４３には、その両面に例えば銅箔にてなる配線パターン４４，４５が形成されている。
【００５３】
詳述すると、配線フィルム４３の下面に形成された配線パターン４４は、第１層チップ３３に形成された各パッド３６と接触して電気的に接続される。すなわち、第１層チップ３３の各パッド３６は、第２層チップ３４をずらすことによってチップ表面が確保（露出）される領域に形成されており、その形成領域に対応するように配線フィルム４３を配置することにより該配線フィルム４３の下面の配線パターン４４と接続される。
【００５４】
反対に、配線フィルム４３の上面に形成された配線パターン４５は、第３層チップ３５に形成された各パッド３８と接触して電気的に接続される。すなわち、第３層チップ３５の各パッド３８は、該第３層チップ３５が第２層チップ３４の縁辺から突出される領域に形成されており、前記第２層チップ３４に積層するのと同時に配線フィルム４３の上面の配線パターン４５と接続される。
【００５５】
尚、上記各実施形態と同様、第１層〜第３層チップ３３〜３５の各パッド３６〜３８は、それぞれのチップ３３〜３５の互いに重なり合わない領域において、いずれか１辺のみに形成されていてもよい。この場合、上層のチップはそれぞれ下層のチップに対して横方向もしくは縦方向にずらして積層される。
【００５６】
上記のように構成されたスタックＭＣＰ３１では、上記各実施形態と同様、基板３２に実装した第１層チップ３３に対して、それと同一サイズの第２層チップ３４と第３層チップ３５を実装することができる。
【００５７】
また、このスタックＭＣＰ３１では、両面に配線パターン４４，４５を有した配線フィルム４３が第２層チップ３４と同層の位置に配置される。これにより、第２層チップ３４に対して第３層チップ３５を積層する際には、それと並行して該第３層チップ３５のパッケージ配線をも同時に行うことができる。
【００５８】
また、このように両面に配線パターン４４，４５を形成することにより、第１層チップ３３と第３層チップ３５におけるパッケージ配線を、１枚の配線フィルム４３によって行うことが可能である。
【００５９】
尚、本実施形態では、３つのチップ３３〜３５を積層する３層構造のスタックＭＣＰ３１を例として説明したが、勿論、４層以上であっても同様にして実装することは可能である。この場合、上記のような両面に配線パターンを有する配線フィルムを用いることによって、配線フィルムの数を減らすことができる。
【００６０】
以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）両面に配線パターン４４，４５が形成された配線フィルム４３を用いることによって、第１層チップ３３と第３層チップ３５におけるパッケージ配線を行うことができる。すなわち、１枚の配線フィルム４３によって２チップ分のパッケージ配線を行うことが可能となる。このため、３層以上の複数段のチップを積層する場合において、第二実施形態に比べて配線フィルムの数を減らすことができるとともに、工程数をさらに減らすことができる。その結果、アセンブリ工程におけるコストダウンをさらに図ることができる。
【００６１】
尚、上記各実施形態は、以下の態様で実施してもよい。
・上記各実施形態では、各チップ間を接続するようにしてもよい。
・第二及び第三実施形態において、裏向き（フリップ）に実装されているチップを、それぞれ配線パターンの形成面を考慮して配線フィルムの配置を適宜変更することによって上向きに実装してもよい。
【００６２】
・第三実施形態において、両面に配線パターンを形成した配線フィルムを用いることにより該配線フィルムが不要となる層には、第一実施形態で用いたスペーサを併用しながら複数のチップの積層を行うようにしてもよい。
【００６３】
・上記各実施形態では、パッケージ基板を用いてパッケージを構成する代わりに装置のプリント基板に直付けする、いわゆるマルチベアチップ実装体に適用してもよい。
【００６４】
上記各実施形態の特徴をまとめると以下のようになる。
（付記１）  複数のチップを積層して実装した半導体装置であって、
上層のチップを下層のチップに対して平面位置をずらして積層し、各チップには、それぞれのチップ同士の互いに重なり合わない領域となる辺に沿ってパッドが形成され、該パッドの形成領域に対応する前記上層のチップの下には、前記下層のチップと略同厚のスペーサが配置されることを特徴とする半導体装置。
（付記２）  前記スペーサは、該スペーサの上面及び下面のうち少なくとも何れか一方の面に、その面に対向するチップのパッドと接触して電気的に接続される配線パターンが形成されてなる配線フィルムであることを特徴とする付記１記載の半導体装置。
（付記３）  前記複数のチップは３層以上のチップであって、
前記上層のチップに形成されたパッドは、そのチップを挟む上層又は下層のチップと同層の位置に配置される前記配線フィルムに形成した配線パターンと接続されることを特徴とする付記２記載の半導体装置。
（付記４）  前記複数のチップは３層以上のチップであって、
それぞれ上層のチップは、下層のチップに対して対称的に平面位置を交互にずらして積層されることを特徴とする付記１乃至３の何れか一記載の半導体装置。
（付記５）  前記上層のチップに形成されるパッドは、前記下層のチップにてパッドが形成される辺と対向する辺に配置されてなることを特徴とする付記１乃至４の何れか一記載の半導体装置。
（付記６）  前記スペーサは、ポリイミドよりなるプラスティックフィルムにて構成されることを特徴とする付記１乃至５の何れか一記載の半導体装置。
（付記７）  複数のチップを積層して実装する半導体装置の製造方法であって、上層のチップを下層のチップに対してそれぞれのチップの縁辺に形成されたパッドの形成領域を確保するように平面位置をずらして積層し、前記パッドが形成された面と対向する位置には該パッドに接触して電気的に接続される配線パターンを有した配線フィルムを配置するようにしたことを特徴とする半導体装置の製造方法。
【００６５】
【発明の効果】
以上詳述したように、本発明によれば、チップサイズに依らずに複数のチップを積層可能とし、パッケージ内における配線効率を向上することのできる半導体装置及び半導体装置の製造方法を提供することができる。
【図面の簡単な説明】
【図１】第一実施形態のスタックＭＣＰの構造を示す概略斜視図である。
【図２】第二実施形態のスタックＭＣＰの構造を示す概略斜視図である。
【図３】第三実施形態のスタックＭＣＰの構造を示す概略斜視図である。
【図４】配線フィルムの構造を示す一部断面図である。
【符号の説明】
１３，１４  複数のチップとしての上チップ及び下チップ
２３，２４  複数のチップとしての上チップ及び下チップ
３３〜３５  複数のチップとしての第１層〜第３層チップ
１９  スペーサ
２８，４１，４３  配線フィルム
２９，４２，４４，４５  配線パターン
【図１】
2004158536.tif 000003
【図２】
2004158536.tif 000004
【図３】
2004158536.tif 000005
【図４】
2004158536.tif 000006