(57)【要約】【課題】表示パネルの放電セルに残留した電荷の影響による誤動作を防止し得る表示パネル駆動装置を提供する。【解決手段】表示パネルの各電極を基準電位に接続するスイッチング素子と並列に、各電極を電流制限素子を介して基準電位に接続する並列スイッチング素子を行電極駆動回路及び列電極駆動回路の少なくとも１つに設ける。装置電源投入直後の所定期間内において、かかる並列スイッチング素子による迂回路を介して表示パネル上の放電セルの残留電荷を放電させる。【選択図】  図４
2004341386.tif 000002
【特許請求の範囲】
【請求項１】
複数の行電極対と、前記複数の行電極対に交叉して配列された複数の列電極と、前記行電極対と前記列電極との交点の各々に配置された容量性発光素子からなる表示パネルと、
前記行電極対を構成する各々の行電極を基準電位に選択的に接続するスイッチング回路を含む行電極駆動回路と、
前記列電極を前記基準電位に選択的に接続するスイッチング回路を含む列電極駆動回路と、を有する表示パネル駆動装置であって、
前記行電極駆動回路及び前記列電極駆動回路の少なくとも１つは、前記スイッチング回路と並列に接続されて、電流制限素子を介して前記スイッチング回路の迂回路を選択的に形成する迂回スイッチング回路を含むことを特徴とする表示パネル駆動装置。
【請求項２】
前記迂回スイッチング回路は、表示パネル駆動装置における電源投入時の所定期間内に前記迂回路を形成することを特徴とする請求項１に記載の表示パネル駆動装置。
【請求項３】
前記基準電位は、アース電位であることを特徴とする請求項１に記載の表示パネル駆動装置。
【請求項４】
前記電流制限素子は、抵抗素子であることを特徴とする請求項１に記載の表示パネル駆動装置。
【請求項５】
前記行電極駆動回路及び前記列電極駆動回路の各々は、共振に基づく電位遷移回路を構成していることを特徴とする請求項１に記載の表示パネル駆動装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、プラズマディスプレイパネル（以下、“ＰＤＰ”と称する）や、エレクトロルミネセンス（以下、“ＥＬ”と称する）パネル等の表示パネルを駆動する表示パネルの駆動装置等に関する。
【０００２】
【従来の技術】
現在、いわゆる壁掛型テレビとして、ＰＤＰ、ＥＬ等の如き自発光型の平面表示パネルを用いた薄型ディスプレイ装置が製品化されており、例えば、ＰＤＰを用いた薄型ディスプレイ装置における表示パネル駆動装置として特許文献１に示すような技術が開示されている。ここで、特許文献１に開示された表示パネル駆動装置の概略構成を図１のブロック図に示す。
【０００３】
同図において、表示パネルであるＰＤＰ１０は、Ｘ電極及びＹ電極の１対にて１画面の各行（第１行〜第ｎ行）に対応した行電極対を為す行電極Ｘ１〜Ｘｎ及び行電極Ｙ１〜Ｙｎを備えている。更に、ＰＤＰ１０には、上記行電極対に直交し、かつ図示せぬ誘電体層及び放電空間層を挟んで、１画面の各列（第１列〜第ｍ列）に対応した列電極Ｚ１〜Ｚｍが形成されている。尚、１対の行電極対（Ｘｉ，Ｙｉ）と１つの列電極Ｚｊとの交差部には１つの放電セルＣ（ｉ，ｊ）が形成されている。
【０００４】
ＰＤＰ１０の各々の電極は、列電極駆動回路２０、行電極駆動回路３０又は４０に接続されており、これらの電極駆動回路は、駆動制御回路５０からの指令によって駆動制御される。
図１に示される表示パネル駆動装置の概略動作を説明すれば次のようになる。
先ず、行電極駆動回路３０は、図２に示されるが如き正電圧のリセットパルスＲＰｙを発生してこれを行電極Ｙ１〜Ｙｎの各々に同時に印加する。これと同時に、行電極駆動回路４０は、負電圧のリセットパルスＲＰｘを発生してこれを全ての行電極Ｘ１〜Ｘｎに同時に印加する。
【０００５】
これらのリセットパルスＲＰｘ及びＲＰｙの同時印加により、ＰＤＰ１０の全ての放電セルが放電励起され荷電粒子が発生する。この放電の終息後、全放電セルの誘電体層には一様に、所定量の壁電荷が形成されることになる。因みに、かかる処理行程をリセット行程と称する。
リセット行程の終了後、列電極駆動回路２０は、画面の第１行〜第ｎ行の各々に対応した画素データに応じた画素データパルスＤＰ１〜ＤＰｎを生成する。そして、これらの画素データパルスを図２に示されるが如く順次列電極Ｚ１〜Ｚｍに印加して行く。一方、行電極駆動回路３０は、画素データパルスＤＰ１〜ＤＰｎ各々の印加タイミングに応じて負電圧の走査パルスＳＰを生成する。そして、これを図２に示されるタイミングで、順次行電極Ｙ１〜Ｙｎへと印加して行く。
【０００６】
上記の走査パルスＳＰが印加された行電極に属する放電セルの内、更に、正電圧の画素データパルスＤＰが同時に印加された放電セルにおいて放電が生じ、その壁電荷の大半が失われる。一方、走査パルスＳＰが印加されたものの正電圧の画素データパルスＤＰが印加されなかった放電セルでは放電が生じないので、上記壁電荷が残留したままとなる。このとき、壁電荷が残留したままとなった放電セルは発光放電セル、壁電荷が消滅してしまった放電セルは非発光放電セルとなる。因みに、かかる処理行程をアドレス行程と称する。
【０００７】
アドレス行程が終了すると、行電極駆動回路３０は、図２に示されるが如く、正電圧のサスティンパルスＩＰＹを連続して行電極Ｙ１〜Ｙｎ  の各々に印加する。これと共に、行電極駆動回路４０は、かかるサスティンパルスＩＰＹの印加タイミングとずれたタイミングで、正電圧のサスティンパルスＩＰＸを連続して行電極Ｘ１〜Ｘｎの各々に印加する。かかるサスティンパルスＩＰＸ及びＩＰＹが交互に印加されている期間に亘り、上記壁電荷が残留したままとなっている発光放電セルは、放電発光を繰り返してその発光状態を維持する。因みに、かかる処理行程をサスティン行程と称する。
【０００８】
そして、図１に示された表示パネル駆動装置においては、以上に説明した一連の処理行程が、表示映像のサブフィルード毎に繰り返される。
なお、図１の駆動制御回路５０は、同装置に供給される映像信号に含まれる同期タイミングに基づいて、図２に示されるが如き各種の駆動パルスを生成する為の各種スイッチング信号を生成する。そして、これらスイッチング信号を列電極駆動回路２０、行電極駆動回路３０及び４０の各々に供給する。即ち、列電極駆動回路２０、行電極駆動回路３０及び４０の各々は、駆動制御回路５０から供給されるスイッチング信号に応じて、図２に示される各種駆動パルスを生成するのである。
【０００９】
以上説明した各々の電極駆動回路の内部には、リセットパルスＲＰＹや、サスティンパルスＩＰＸ、ＩＰＹなど各種の駆動パルスを生成するパルス生成回路が、各行乃至各列の各々の電極毎に設けられている。そして、これらのパルス生成回路は、何れも、インダクタＬとキャパシタＣから成るＬＣ共振回路によるキャパシタの充放電を利用して、上記の各種駆動パルスを生成する。
【００１０】
すなわち、ＰＤＰ１０上に形成される放電セルＣ（ｉ，ｊ）が容量性の負荷であることに注目して、これに誘導性素子であるインダクタ、及び電力回収用のキャパシタを組み合わせて共振回路を形成するのである。そして、ＦＥＴ等のスイッチング素子を上記の駆動制御回路５０から供給されるスイッチング信号に応じて開閉して、かかる共振回路を所定のタイミングで励振することにより所望の駆動パルスを発生させる。
【００１１】
以上説明した如く、従来の表示パネル駆動装置では、１フィルード或いは１サブフィルードの映像表示を開始するリセット処理行程において、表示画面の全面書込み放電、或いは、全面消去放電などのリセット放電処理が為される。すなわち、かかるリセット放電によって、パネル上の全ての放電セルにおける壁電荷の状態が初期化され、それ以降のアドレス行程におけるデータの書込みに備える訳である。
【００１２】
しかしながら、表示パネル駆動装置の電源が切断される際などの過渡時においては、装置内各部の回路に供給される電圧値が低下して、以上説明した各種放電状態の制御が困難となる場合が発生する。例えば、サブフィールド・シーケンスの途中で装置電源が切断され、駆動シーケンスが中断された場合、パネル上の放電セル内に多くの電荷が残留したまま装置が放置される事態も発生し得る。このような場合、次に装置の電源を投入すると、放電セルに残留していた多量の電荷が、各々の電極駆動回路に流入して各電極駆動回路の動作を不安定にさせるおそれがある。
【００１３】
【特許文献１】
特開２０００−１５５５５７号公報
【００１４】
【発明が解決しようとする課題】
本発明は、かかる問題を解決するために為されたものであり、本発明が解決しようとする課題には、例えば、放電セルに残留した電荷によって生じる電源投入時の誤動作を防止し得る表示パネル駆動装置を提供することが一例として挙げられる。
【００１５】
【課題を解決するための手段】
本発明は、複数の行電極対と、前記複数の行電極対に交叉して配列された複数の列電極と、前記行電極対と前記列電極との交点の各々に配置された容量性発光素子からなる表示パネルと、前記行電極対を構成する各々の行電極を基準電位に選択的に接続するスイッチング回路を含む行電極駆動回路と、前記列電極を前記基準電位に選択的に接続するスイッチング回路を含む列電極駆動回路と、を有する表示パネル駆動装置であって、前記行電極駆動回路及び前記列電極駆動回路の少なくとも１つは、前記スイッチング回路と並列に接続されて、電流制限素子を介して前記スイッチング回路の迂回路を選択的に形成する迂回スイッチング回路を含むことを特徴とする。
【００１６】
【発明の実施の形態】
図３は、本発明に基づく表示パネル駆動装置の構成を示すブロック図である。
同図において、表示パネルであるＰＤＰ１０は、Ｘ電極及びＹ電極の１対にて１画面の各行（第１行〜第ｎ行）に対応した行電極対を為す行電極Ｘ１〜Ｘｎ、及び行電極Ｙ１〜Ｙｎを備えている。更に、ＰＤＰ１０には、上記行電極対に直交し、かつ図示せぬ誘電体層及び放電空間層を挟んで１画面の各列（第１列〜第ｍ列）に対応した列電極Ｚ１〜Ｚｍが形成されている。なお、１対の行電極対（Ｘｉ，Ｙｉ）と１つの列電極Ｚｊとの交差部には１つの放電セルＣ（ｉ，ｊ）が形成されている。
【００１７】
ＰＤＰ１０における電極の各々は、列電極駆動回路２１、行電極駆動回路３１又は４１に接続されており、これらの電極駆動回路は、駆動制御回路５０からの指令によって駆動制御される。
行電極駆動回路３１は、前述のリセットパルスやサスティンパルス等の種々の駆動パルスを生成して、これらのパルスを所定のタイミングで行電極Ｙ１〜Ｙｎの各々に印加する。同様に、行電極駆動回路４１も種々の駆動パルスを生成して、これらのパルスを所定のタイミングで行電極Ｘ１〜Ｘｎの各々に印加する。また、列電極駆動回路２１は、画面の第１行〜第ｎ行の各々に対応した画素データに応じた画素データパルを生成し、これらの画素データパルスを順次列電極Ｚ１〜Ｚｍに印加する。
【００１８】
そして、行電極駆動回路３１及び４１、列電極駆動回路２１の各々の内部には、各種の駆動パルスを生成するパルス生成回路が各行及び各列の電極毎に設けられている。
駆動制御回路５０は、表示パネル駆動装置に供給された映像信号の同期タイミングに基づいて、上記の各種駆動パルスを制御する為の各種のスイッチング信号を生成する。そして、これらのスイッチング信号を列電極駆動回路２１、行電極駆動回路３１及び４１の各々の内部に設けられているパルス生成回路に供給する。
【００１９】
次に、本発明に基づく表示パネル駆動装置の原理について説明する。
列電極駆動回路２１、行電極駆動回路３１及び４１の各々の内部において、ＰＤＰ１０の列電極Ｚ１〜Ｚｍ毎、或いは、行電極Ｘ１〜Ｘｎ及び行電極Ｙ１〜Ｙｎ毎に設けられているパルス生成回路の出力部の概略構成を図４に示す。
同図に示される如く、何れの電極駆動回路に内蔵されるパルス生成回路においても、当該回路に接続されている各電極を基準電位のアース電位（０［Ｖ］）に接続するスイッチング素子ＦＥＴ１が必ず具備されている。本発明は、かかるＦＥＴ１と並列に、スイッチング素子ＦＥＴ２と電流制限素子ＩＬＩＭの直列回路を設けたことを特徴としている。
【００２０】
例えば、表示パネル駆動装置における電源切断によって表示パネルの駆動シーケンスが中断され、ＰＤＰ１０の放電セルＣ（ｉ，ｊ）に電荷Ｑ０が帯電残留したままであると仮定する。その後、電源の再投入が為されると表示パネルの駆動シーケンスが再び実行されるが、電源投入直後に実行されるリセット行程において、例えば、図５Ａのタイムチャートに示されるようなタイミングでＦＥＴ１がオンになる場合を想定する。
【００２１】
このとき、残留電荷Ｑ０によって、放電セルＣ（ｉ，ｊ）からＦＥＴ１には、
ｉ１＝｛Ｑ０／Ｃ（ｉ，ｊ）｝／ｒ
なる放電電流が流れることになる。因みに、上式において、Ｑ０／Ｃ（ｉ，ｊ）は、残留電荷Ｑ０によって放電セルＣ（ｉ，ｊ）に誘起される電圧であり、ｒは、ＦＥＴ１のオン時の直流抵抗を表している。
【００２２】
一般に、ＦＥＴをはじめとして半導体によるスイッチング素子のオン時の直流抵抗は極めて低い値を示す。このため、放電電流ｉ１の値が過大となり、ＦＥＴ１に許容される電流値を超えるおそれが生じる。
そこで、ＦＥＴ１と並列に、スイッチング素子ＦＥＴ２と電流制限素子ＩＬＩＭを直列にした回路を設け、ＦＥＴ１をオンにする直前に、図５Ｂに示されるようなタイミングでＦＥＴ２のオン／オフ制御を行うのである。
【００２３】
この場合、放電セルＣ（ｉ，ｊ）の残留電荷Ｑ０によってＦＥＴ２に流れる放電電流ｉ２は、
ｉ２＝｛Ｑ０／Ｃ（ｉ，ｊ）｝／（Ｒ＋ｒ）
となる。
上式においてＲは、電流制限素子ＩＬＩＭの直流抵抗値を示すものとする。そして、かかるＲの値を自在に調整し得るものと仮定すれば、
Ｒ  ≫  ｒ
となるように、その値を予め設定することによって、ＦＥＴ２に流れる放電電流ｉ２の値は、
ｉ２  ≪  ｉ１
となる。即ち、これによってｉ２の値をＦＥＴ２における所定の許容電流値以下に制限することができるのである。
【００２４】
ＦＥＴ２とＩＬＩＭの直列回路によって、放電セルＣ（ｉ，ｊ）からの残留電荷の放電が開始されると、放電セルの端子電圧は、残留電荷の喪失に伴って急速に低下する。それ故、図５Ｂのタイムチャートに示される如く、放電セルの残量電荷が十分に小さくなると推定される時間Ｔの経過後に、ＦＥＴ２に代わりＦＥＴ１をオンにしても、その時の放電電流ｉ１の値を所定値以下に抑えることができる。
【００２５】
すなわち、以上説明した構成を用いることによって、放電セルに残留した電荷の影響を除去することが可能となり、表示パネル駆動装置の電源投入時における誤動作等の障害を防止することができる。
なお、図４における電流制限素子ＩＬＩＭは、抵抗素子に限定されるものではなく、例えば、バリスタやサーミスタ等の半導体素子を用いても良い。
【００２６】
次に、図３に示される行電極駆動回路３１及び４１、列電極駆動回路２１の各々の内部に設けられているパルス生成回路の具体的な構成を、図６に示される回路図を参照しつつ説明する。
なお、図６に示される回路は、本発明の１つの実施例を示すものであって、本発明の実施の形態がかかる回路構成に限定されるものでないことは言うまでもない。
【００２７】
また、図６に示される回路は、ＰＤＰ１０上の１つの放電セル、即ち、１の行電極対と１の列電極に関するパルス生成回路の構成を表すものである。従って、行電極駆動回路３１及び４１、列電極駆動回路２１の各々の内部には、図６に示されるパルス生成回路が、ＰＤＰ１０における第１行〜第ｎ行の各行毎、及び第１列〜第ｍ列の各列毎に設けられているものとする。
【００２８】
先ず、図６の行電極駆動回路３１（Ｙ電極駆動回路）に含まれるパルス生成回路の構成について説明を行う。
同図において、直流電源＋Ｖｓの正側端子は、スイッチＳＹＢの一端に接続されており、その負側端子は、アース電位（０［Ｖ］）に接続されている。
一方、スイッチＳＹＢの他端は、スイッチＳＹＧ、スイッチＳＹＫ、抵抗Ｒ４とスイッチＳＹＴの直列枝、抵抗Ｒ２とスイッチＳＹＲ及び直流電源＋Ｖｒの直列枝のそれぞれの一端、及び直列枝Ｕ３Ｙと直列枝Ｄ４Ｙ各々の一端に接続されている。因みに、直列枝Ｕ３Ｙとは、インダクタＬ３、ダイオードＤ３、及びスイッチＳＹＵから成る直列回路をいう。同様に、直列枝Ｄ４Ｙとは、インダクタＬ４、ダイオードＤ４、及びスイッチＳＹＤから成る直列回路をいう。
【００２９】
一方、スイッチＳＹＧの他端、抵抗Ｒ４とスイッチＳＹＴの直列枝の他端、抵抗Ｒ２とスイッチＳＹＲ及び直流電源＋Ｖｒの直列枝の他端は、それぞれアース電位に接続されている。
また、直列枝Ｕ３Ｙ、直列枝Ｄ４Ｙ各々の他端は共にキャパシタＣ２の一端に接続されており、キャパシタＣ２の他端は、アース電位に接続されている。因みに、直列枝Ｕ３Ｙ、直列枝Ｄ４Ｙ、及びキャパシタＣ２からなる部分が、行電極駆動回路３１に含まれるパルス生成回路において共振回路を構成している。
【００３０】
一方、スイッチＳＹＫの他端は、抵抗Ｒ３とスイッチＳＹＯ及び直流電源−Ｖｏｆｓの直列枝の一端、直流電源＋Ｖｈの負側端子、及びスイッチＳＬの一端に接続されている。そして、直流電源＋Ｖｈの正側端子は、スイッチＳＨの一端に接続されており、直流電源−Ｖｏｆｓの正側端子はアース電位に接続されている。
【００３１】
また、スイッチＳＬの他端、及びスイッチＳＨの他端は、ともに接続ラインＹ１１に接続されている。なお、接続ラインＹ１１は、ＰＤＰ１０のＹ行電極に至るパルス信号の出力端子であり、Ｙ行電極を介して、ＰＤＰ１０における放電セルＣ（ｉ，ｊ）の容量成分が接続されることになる。
次に、図６の行電極駆動回路４１（Ｘ電極駆動回路）に含まれるパルス生成回路の構成について説明を行う。
【００３２】
同図において、直流電源＋Ｖｓの正側端子は、スイッチＳＸＢの一端に接続されており、その負側端子は、アース電位（０［Ｖ］）に接続されている。
一方、スイッチＳＸＢの他端は、スイッチＳＸＧ、スイッチＳＸＫ、及び直列枝Ｕ１Ｘと直列枝Ｄ２Ｘ各々の一端に接続されている。因みに、直列枝Ｕ１Ｘとは、インダクタＬ１、ダイオードＤ１、及びスイッチＳＸＵから成る直列回路をいう。同様に、直列枝Ｄ２Ｘとは、インダクタＬ２、ダイオードＤ２、及びスイッチＳＸＤから成る直列回路をいう。なお、直列枝Ｕ１Ｘ、直列枝Ｄ２Ｘ各々の他端は共にキャパシタＣ１の一端に接続されており、キャパシタＣ１の他端は、アース電位に接続されている。因みに、直列枝Ｕ１Ｘ、直列枝Ｄ２Ｘ、及びキャパシタＣ１からなる部分が、行電極駆動回路３１に含まれるパルス生成回路において共振回路を構成している。
【００３３】
一方、スイッチＳＸＧの他端はアース電位に接続されており、スイッチＳＸＫの他端は、抵抗Ｒ１とスイッチＳＸＲ及び直流電源−Ｖｒの直列枝、及び接続ラインＸ１１に接続されている。なお、直流電源−Ｖｒの正側端子は、アース電位に接続されている。
接続ラインＸ１１は、ＰＤＰ１０のＸ行電極に至るパルス信号の出力端子であり、Ｘ行電極を介してＰＤＰ１０における放電セルＣ（ｉ，ｊ）の容量成分が接続される。
【００３４】
次に、図６の列電極駆動回路２１（Ｚ電極駆動回路）に含まれるパルス生成回路の構成について説明を行う。
同図において、直流電源＋Ｖａの正側端子は、スイッチＳＡＢの一端に接続されており、その負側端子は、アース電位（０［Ｖ］）に接続されている。
一方、スイッチＳＡＢの他端は、スイッチＳＢの一端、及び直列枝Ｕ５Ａと直列枝Ｄ６Ａ各々の一端に接続されている。因みに、直列枝Ｕ５Ａとは、インダクタＬ５、ダイオードＤ５、及びスイッチＳＡＵから成る直列回路をいう。同様に、直列枝Ｄ６Ａとは、インダクタＬ６、ダイオードＤ６、及びスイッチＳＡＤから成る直列回路をいう。なお、直列枝Ｕ５Ａ、直列枝Ｄ６Ａ各々の他端は共にキャパシタＣ３の一端に接続されており、キャパシタＣ３の他端は、アース電位に接続されている。因みに、直列枝Ｕ５Ａ、直列枝Ｄ６Ａ、及びキャパシタＣ３からなる部分が、列電極駆動回路２１に含まれるパルス生成回路において共振回路を構成している。
【００３５】
一方、スイッチＳＢの他端は、スイッチＳＧの一端、及び接続ラインＺ１１に接続されており、スイッチＳＧの他端は、アース電位に接続されている。
なお、接続ラインＺ１１は、ＰＤＰ１０の列電極（Ｚ電極）に至るパルス信号の出力端子であり、列電極を介してＰＤＰ１０における放電セルＣ（ｉ，ｊ）の容量成分が接続されている。
【００３６】
また、ＰＤＰ１０の放電セルにおけるＸ、Ｙ、Ｚの各電極間に形成される静電容量については、それぞれＸ−Ｙ電極間をＣｘｙ、Ｚ−Ｘ電極間をＣｚｘ、Ｚ−Ｙ電極間をＣｚｙと定めるものとする。
次に、図６に示されるパルス生成回路の動作について、図７のタイムチャートを参照しつつ説明を行う。
【００３７】
なお、図６の各回路に含まれるスイッチング素子は、例えば、ＦＥＴのドレイン端子とソース端子間を利用して構成しても良いし、その他の半導体素子を用いて構成しても良い。因みに、ＦＥＴを用いた場合は、ＦＥＴのゲート端子に印加される制御信号によって、当該スイッチング素子のオン／オフ制御が為されるものとする。
【００３８】
また、図６に示されるスイッチング素子は、全て図３の駆動制御回路５０から供給される制御信号によって、そのオン／オフ状態が制御されるものとする。しかしながら、図７のタイムチャートにおいては、説明を簡明にすべく、駆動制御回路５０から供給される各種制御信号の記載は省略し、単に各スイッチング素子のオン／オフ状態の変化のみを時系列的に示すものとする。
【００３９】
なお、以下の説明において、各スイッチング素子の名称は全て、例えば、ＳＹＫのようにその符号名のみを表記するものとし、同様に、他のキャパシタやインダクタ等の素子についても、例えばＣ２、Ｌ３のようにその符号のみをもって表すものとする。
図７のタイムチャートに示されるｔ０なる時点で表示パネル駆動装置の電源が投入されたものと想定する。表示パネル駆動装置の動作シーケンスは、先ず、リセット行程に入り、電源投入から所定時間経過後の時点ｔ１において、行電極駆動回路３１（Ｙ電極駆動回路）のＳＹＫ、ＳＹＴ、及び行電極駆動回路４１（Ｘ電極駆動回路）のＳＸＫがオンとなる。なお、行電極駆動回路３１のＳＬは、時点ｔ１までに既にオンとなっているものと仮定する。
【００４０】
ＳＹＫとＳＸＫがオンとなることにより、行電極駆動回路３１及び４１の各々が、それぞれ接続ラインＸ１１及びＹ１１を介して、Ｘ行電極とＹ行電極の各々に接続される。つまり、ＰＤＰ１０の放電セルの電極間容量Ｃｘｙが行電極駆動回路３１及び４１に接続されることになる。これと同時に、行電極駆動回路３１のＳＹＴもオンになるので、電極間容量Ｃｘｙに電荷が残留していた場合、かかる残留電荷は、Ｒ４とＳＹＴの直列回路を介してアースに放電される。因みに、この場合の放電電流の値は、Ｒ４の抵抗値を予め調整することによって所定の許容範囲内に収めることが可能である。
【００４１】
その後、時点ｔ２において、行電極駆動回路３１のＳＹＴがオフ、ＳＹＧがオン、行電極駆動回路４１のＳＸＧがオンとなって、ＳＸＧ及びＳＹＧを介してＸ行電極及びＹ行電極が直接にアース電位に接続される。なお、ｔ２の時点においては、既に、放電セルの大部分の残留電荷がＲ４とＳＹＴの直列回路を介して放電済みであるので、ＳＸＧとＳＹＧには、その許容値を超えた放電電流が流れるおそれはない。
【００４２】
以上の説明では、電源投入直後におけるシーケンスのみを述べたが、例えば、行電極駆動回路３１から出力されるリセットパルスＲＰｙの立ち下がり時において、ＳＹＴを一時的にオンにする制御を行うようにしてもよい。これによって、Ｒ４とＳＹＴの直列回路を、リセットパルスＲＰｙの立ち下がりを緩やかにする、いわゆるソフトダウン回路として利用することも可能である。
【００４３】
次に、本発明による表示パネル駆動装置の第２の実施例を図８に示す。
第２の実施例は、第１の実施例における行電極駆動回路３１（Ｙ行電極駆動回路）のＳＹＧと並列に設けたＳＹＴとＲ４との直列回路に相当する回路を、行電極駆動回路４１（Ｘ行電極駆動回路）側に設けたものである。即ち、行電極駆動回路４１のＳＸＧと並列に、ＳＸＴとＲ５との直列回路を設け、この直列回路をもって、前述したＳＹＴとＲ４との直列回路と同様の動作を行わせるものである。
【００４４】
従って、かかる相違点を除けば、本実施例の回路構成、及び回路動作は、第１の実施例と同様であるので、その回路構成、及び回路動作に関する説明は割愛する。
次に、本発明による表示パネル駆動装置の第３の実施例を図９に示す。
第３の実施例は、第１の実施例、又は第２の実施例に加えて、列電極駆動回路２１（Ｚ電極駆動回路）のＳＧと並列に、ＳＡＴとＲ６からなる直列回路を設けたものである。
【００４５】
すなわち、第１及び第２の実施例では、Ｙ行電極若しくはＸ行電極の駆動回路側に、Ｘ−Ｙ電極間容量の残留電荷をバイパスさせるスイッチング素子と電流制限素子の直列回路を設けたが、本実施例では、更に、列電極駆動回路側にも電極間容量の残留電荷をバイパスさせる回路を設けたものである。
従って、かかる相違点を除けば、本実施例の回路構成、及び回路動作は、第１の実施例と同様であるので、その回路構成、及び回路動作に関する説明は割愛する。
【図面の簡単な説明】
【図１】図１は、従来のＰＤＰによる表示パネル駆動装置の概要構成を示すブロック図である。
【図２】図２は、図１の装置における各種駆動パルスの印加タイミングを示すタイムチャートである。
【図３】図３は、本発明による表示パネル駆動装置の概要構成を示すブロック図である。
【図４】図４は、本発明の原理を説明する回路概略図である。
【図５】図５は、本発明の原理を説明するタイムチャートである。
【図６】図６は、本発明の第１の実施例を示す回路図である。
【図７】図７は、図６の回路における動作の概略を示すタイムチャートである。
【図８】図８は、本発明の第２の実施例を示す回路図である。
【図９】図９は、本発明の第３の実施例を示す回路図である。
【符号の説明】
１０  …  ＰＤＰ表示パネル、又はパネル上の放電セル
２０，２１  …  列電極駆動回路
３０，３１  …  行電極駆動回路（Ｙ行電極）
４０，４１  …  行電極駆動回路（Ｘ行電極）
５０  …  駆動制御回路
【図１】
2004341386.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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