(57)【要約】【課題】ソース拡散層とウェル領域（半導体基板）との電位を同電位とする半導体装置の微細化を促進させる。【解決手段】ゲート電極６を、ソース領域４とドレイン領域５との間の領域及び該ソース領域４を囲む領域に形成し、ソース領域４表面にサリサイド法によるソースシリサイド層７ａを形成する際の熱処理時に、ゲート電極６からの熱輻射によりソースシリサイド層７ａを局所的に下方に成長させ、該局所シリサイド７ｃによりソース領域４とその下方のウェル領域３との接合を破壊して導通させ、ソース領域４とウェル領域３とを同電位とする。【選択図】　　　　図１
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【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、該半導体基板に形成された第２導電型の拡散層と、該拡散層表面にサリサイド形成されたシリサイド層とを備え、上記シリサイド層を局所的に下方に成長させて上記拡散層とその下方の半導体基板との接合を破壊して導通させ、該拡散層と該半導体基板とを同電位としたことを特徴とする半導体装置。
【請求項２】
上記拡散層の周囲に該拡散層を囲むように配線パターンを形成したことを特徴とする請求項１記載の半導体装置。
【請求項３】
上記拡散層表面のシリサイド層上、あるいは上記半導体基板上のいずれか一方にコンタクトホールを介して電極層を接続形成し、該電極層を上記拡散層及び上記半導体基板の双方の電極層としたことを特徴とする請求項１または２記載の半導体装置。
【請求項４】
第１導電型の半導体基板と、該半導体基板にゲート酸化膜を介して形成されたゲート電極と、上記半導体基板に形成された第２導電型の拡散層から成るソース領域及びドレイン領域と、該ソース領域及びドレイン領域表面にサリサイド形成されたシリサイド層とを備え、上記ゲート電極を、上記ソース領域とドレイン領域との間の領域及び該ソース領域を囲む領域に形成し、上記ソース領域表面のシリサイド層を局所的に下方に成長させて上記ソース領域とその下方の半導体基板との接合を破壊して導通させ、該ソース領域と該半導体基板とを同電位としたことを特徴とする半導体装置。
【請求項５】
上記ソース領域表面のシリサイド層上にコンタクトホールを介して接続されたソース電極層を備え、該ソース電極層が上記半導体基板の電極層を共用することを特徴とする請求項４記載の半導体装置。
【請求項６】
上記半導体基板の所定領域に形成された第１導電型の高濃度拡散層と、該拡散層上にコンタクトホールを介して接続された基板電極層とを備え、該基板電極層が上記ソース領域の電極層を共用することを特徴とする請求項４記載の半導体装置。
【請求項７】
上記ソース領域を局所的に幅の狭い部分を有した形状とし、該幅の狭い部分にて、上記シリサイド層が下方に成長して上記ソース領域とその下方の半導体基板との接合を破壊して導通させたことを特徴とする請求項４〜６のいずれかに記載の半導体装置。
【請求項８】
第１導電型の半導体基板にイオン注入により第２導電型の拡散層を形成する工程と、サリサイド法により上記拡散層上にシリサイド層を形成する工程とを備え、上記シリサイド層形成時に上記拡散層領域内の所定領域を局所的に高温にすることにより、該所定領域で上記シリサイド層を下方に成長させ上記拡散層とその下方の半導体基板との接合を破壊して導通させることを特徴とする半導体装置の製造方法。
【請求項９】
上記拡散層の周囲に環状の配線パターンを形成し、その後上記シリサイド形成時のサリサイド法による熱処理において、上記配線パターンからの熱輻射により該配線パターンに囲まれた上記拡散層領域内の所定領域を局所的に高温とすることを特徴とする請求項８記載の半導体装置の製造方法。
【請求項１０】
上記シリサイド層を形成するためのサリサイド法による熱処理に加えて、上記拡散層領域内の所定領域を局所的にレーザ照射により高温とすることを特徴とする請求項８記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体装置に関し、特に拡散層上にサリサイド法によりシリサイド層を形成した半導体装置に関するものである。
【０００２】
【従来の技術】
従来の半導体装置でソース拡散層が半導体基板の電位と同電位であるものの例を以下に示す。例えば、Ｎウェル領域の表面部のドレイン領域に対応する部位には、Ｎウェル領域の電位と異電位になるＰ＋型ドレイン拡散層が形成され、またＮウェル領域の表面部のソース領域に対応する部位には、Ｎウェル領域の電位と同電位になるＰ＋型ソース拡散層およびＮ＋型基板拡散層が、それぞれ形成される。また、Ｎ＋型基板拡散層はＰ＋型ソース拡散層に隣接して設けられており、Ｐ＋型ドレイン拡散層、Ｐ＋型ソース拡散層、およびＮ＋型基板拡散層の表面には、それぞれＴｉシリサイド膜またはＣｏシリサイド膜などからなるサリサイド層が設けられている。そして、このサリサイド層を介して、Ｐ＋型ドレイン拡散層には、上層の配線層に接続するためのドレインコンタクトが、また、Ｐ＋型ソース拡散層およびＮ＋型基板拡散層には、上層の配線層を接続するためのソースコンタクトがそれぞれ接続される（例えば、特許文献１参照）。
【０００３】
【特許文献１】
特開２０００−３１２９３号公報（第４，５頁、第１図）
【０００４】
【発明が解決しようとする課題】
従来の半導体装置は以上のように構成されているため、ソース拡散層とウェル領域（半導体基板）との電位を同電位とするために、ウェル領域の電極取り出し層となる基板拡散層をソース拡散層に隣接して設けて上層にサリサイド層を形成することで、同電位とできるものであるが、基板拡散層の領域がソース拡散層に隣接した位置に必要であり、チップサイズを増大させ、微細化の促進には限界があった。また、ソース・ドレイン拡散層と逆導電型の拡散層である基板拡散層をイオン注入により形成する必要があり、さらに互いに異なる導電型の拡散層を隣接して形成するために、自己整合的に選択注入することができず、製造工程の簡略化も困難であった。
【０００５】
この発明は、上記のような問題点を解消するために成されたものであって、半導体基板表面の拡散層と半導体基板とを同電位とする半導体装置のレイアウト面積を低減して微細化、集積化を促進させることを目的とする。さらにそのような半導体装置を容易に製造することを目的とする。
【０００６】
【課題を解決するための手段】
この発明に係る半導体装置は、第１導電型の半導体基板と、該半導体基板に形成された第２導電型の拡散層と、該拡散層表面にサリサイド形成されたシリサイド層とを備え、上記シリサイド層を局所的に下方に成長させて上記拡散層とその下方の半導体基板との接合を破壊して導通させ、該拡散層と該半導体基板とを同電位としたものである。
【０００７】
また、この発明に係る半導体装置は、第１導電型の半導体基板と、該半導体基板にゲート酸化膜を介して形成されたゲート電極と、上記半導体基板に形成された第２導電型の拡散層から成るソース領域及びドレイン領域と、該ソース領域及びドレイン領域表面にサリサイド形成されたシリサイド層とを備える。そして、上記ゲート電極を、上記ソース領域とドレイン領域との間の領域及び該ソース領域を囲む領域に形成し、上記ソース領域表面のシリサイド層を局所的に下方に成長させて上記ソース領域とその下方の半導体基板との接合を破壊して導通させ、該ソース領域と該半導体基板とを同電位としたものである。
【０００８】
また、この発明の半導体装置の製造方法は、第１導電型の半導体基板にイオン注入により第２導電型の拡散層を形成し、その後、サリサイド法により上記拡散層上にシリサイド層を形成する時に、上記拡散層領域内の所定領域を局所的に高温にする。これにより、該所定領域で上記シリサイド層を下方に成長させ上記拡散層とその下方の半導体基板との接合を破壊して導通させるものである。
【０００９】
【発明の実施の形態】
実施の形態１．
以下、この発明の実施の形態１による半導体装置について説明する。
図１は、この発明の実施の形態１による半導体装置の構造を、Ｐｃｈトランジスタについて示した断面図である。
図に示すように、半導体基板１（以下、基板１と称す）に素子分離領域となる分離酸化膜２及び第１導電型の半導体基板としてのＰｗｅｌｌ３が形成されている。このＰｗｅｌｌ３内の分離酸化膜２に囲まれた活性領域に、Ｎ＋型拡散層から成るソース領域４（以下、Ｎ＋ソース４と称す）、ドレイン領域５（以下、Ｎ＋ドレイン５と称す）が形成され、さらに該Ｎ＋ソース４とＮ＋ドレイン５との間に第１のゲート電極６ａがゲート酸化膜（図示せず）を介して基板１上に形成されてトランジスタを構成する。この第１のゲート電極６ａは、Ｎ＋ソース４を囲むように形成された第２のゲート電極６ｂと共に、ポリシリコンからなるゲート電極６として一体的に同時形成される。
【００１０】
また、Ｎ＋ソース４及びＮ＋ドレイン５の表面には、それぞれサリサイド法により形成された、Ｔｉシリサイド膜またはＣｏシリサイド膜などからなるソースシリサイド層７ａおよびドレインシリサイド層７ｂが形成され、Ｎ＋ソース４においては、表面のソースシリサイド層７ａの一部が局所的に下方に成長し、下層のＰｗｅｌｌ３との接合を破壊してＰｗｅｌｌ３内までシリサイド層７ｃ（以下、局所シリサイド７ｃと称す）が達している。このため、局所シリサイド７ｃを介してＮ＋ソース４とＰｗｅｌｌ３とは導通し、同電位となる。
さらに、基板１上の全体を覆うように層間絶縁膜８が形成され、該層間絶縁膜８に設けられたコンタクトホール９ａ、９ｂを介してソース電極層１０ａ、ドレイン電極層１０ｂがそれぞれ、ソースシリサイド層７ａ、ドレインシリサイド層７ｂ上に接続形成される。ここで、ソース電極層１０ａはソースシリサイド層７ａ及び局所シリサイド７ｃを介して、Ｎ＋ソース４およびＰｗｅｌｌ３と接続される。なお、図中の矢印は、Ｐｃｈトランジスタ動作時の電流方向を示す。
【００１１】
このように構成される半導体装置の製造方法について以下に説明する。
まず、シリコン単結晶等から成る基板１にＰｗｅｌｌ３を選択的に形成し、次いで素子分離用の分離酸化膜２を所定の領域に形成して、分離酸化膜２に囲まれる活性領域を形成する。
次いで、基板１上に図示しないゲート酸化膜を介してゲート電極６となるポリシリコン膜を成膜し、レジストマスクを用いてパターニングして、第１のゲート電極６ａを、分離酸化膜２の内央部でソース形成予定領域とドレイン形成予定領域との間に形成すると共に、第２のゲート電極６ｂをソース形成予定領域を囲むように分離酸化膜２上に形成する。
次いで、ゲート電極６（６ａ、６ｂ）をマスクとして、基板１上からのＮ型不純物のイオン注入及び拡散により、自己整合的にＮ＋ソース４およびＮ＋ドレイン５を形成する。
【００１２】
次いで、以下に詳述するようにサリサイド法によるシリサイド層の形成を行う。
まず、全面に例えば、Ｃｏ膜などの金属膜（図示せず）を成膜し、ランプアニールなどの第１の熱処理によりシリコン上のＣｏ膜を下地シリコン層と反応させてＣｏＳｉ層（図示せず）に変成させる。次いで、未反応のＣｏ膜を除去し、続いてランプアニールなどの第２の熱処理により上記ＣｏＳｉ層をさらに下地のシリコンと反応させてＣｏＳｉ２層に変成させて、Ｎ＋ソース４、Ｎ＋ドレイン５上にＣｏシリサイド膜（ＣｏＳｉ２層）からなるソースシリサイド層７ａ、ドレインシリサイド層７ｂが形成される。このサリサイド法によるシリサイド層７ａ、７ｂの形成の際、上記２回の熱処理時において、Ｎ＋ソース４がゲート電極６に囲まれて配設されているため、Ｎ＋ソース４の中央領域で周囲のゲート電極６からの熱輻射のために他の領域よりも高い温度となり、局所的に高温となる領域が生じる。この高温領域でソースシリサイド層７ａが下方に異常成長して下層のＰｗｅｌｌ３内に達するまで成長し、この局所シリサイド７ｃによりＮ＋ソース４とＰｗｅｌｌ３との接合を破壊して、Ｎ＋ソース４とＰｗｅｌｌ３とを導通させる。
【００１３】
次いで、全面に層間絶縁膜８を形成し、所定領域を開口してソースシリサイド層７ａ、ドレインシリサイド層７ｂ上にコンタクトホール９ａ、９ｂを形成する。続いて、アルミなどから成る金属電極膜をコンタクトホール９ａ、９ｂを埋め込むように全面に成膜し、この金属電極膜をパターニングすることにより、ソース電極層１０ａをソースシリサイド層７ａ上に、ドレイン電極層１０ｂをドレインシリサイド層７ｂ上にそれぞれ接続形成する。
この後、所定の処理を施して、半導体装置を完成する。
【００１４】
上述したようにこの実施の形態では、Ｎ＋ソース４がゲート電極６に囲まれて配設されているため、サリサイド法によるソースシリサイド層７ａ、ドレインシリサイド層７ｂの形成時に、周囲のゲート電極６からの熱輻射のためにＮ＋ソース４領域の中央部で局所的に高温となる領域が生じる。これによりシリサイドが下方に異常成長した局所シリサイド７ｃによりＮ＋ソース４とＰｗｅｌｌ３との接合が破壊されて導通し、Ｎ＋ソース４とＰｗｅｌｌ３とは同電位となる。
このため、Ｐｗｅｌｌ３の電極取り出し層となる拡散層を形成する必要が無く、また、ソース電極層１０ａがＰｗｅｌｌ３の電極層を兼用でき、占有面積を低減でき微細化を促進できる。また、Ｐｗｅｌｌ３の電極取り出し層となる拡散層を形成する必要が無いため、その為の工程が削減できると共に、Ｎ＋ソース４、Ｎ＋ドレイン５の形成もゲート電極６をマスクとしたイオン注入により自己整合的に行え、さらにサリサイド法の熱処理を用いてＮ＋ソース４とＰｗｅｌｌ３とを容易に導通させることができるため、製造工程が簡略化され容易に製造できる。
【００１５】
なお、サリサイド法によるソースシリサイド層７ａ形成時に、シリサイドを局所的に下方に成長させてＰｗｅｌｌ３内に達するまで局所シリサイド７ｃを形成するが、Ｎ＋ソース４内に結晶欠陥があれば、その部分がサリサイド法での熱処理時に高温になるとシリサイド成長が促進して局所シリサイド７ｃの形成が容易になる。このため、Ｎ＋ソース・ドレイン４、５形成のためのイオン注入後、レジスト除去する前に、基板表面にアッシング処理等を施すことにより、Ｎ＋ソース４内に結晶欠陥を誘起しておくと、局所シリサイド７ｃが効果的に形成できる。
【００１６】
また、Ｎ＋ソース４の平面形状を、局所的に幅の狭い部分を有した形状とすることにより、その部分でストレスを受けやすいようにして結晶欠陥を誘起しても良い。例えば、ゲート酸化膜形成のための熱処理時に、ストレスにより上記局所的に幅の狭い部分で結晶欠陥が誘起され、その部分がサリサイド法での熱処理時に高温になるとシリサイド成長が促進して局所シリサイド７ｃの形成が容易になる。
【００１７】
実施の形態２．
上記実施の形態１では、Ｐｃｈトランジスタについて示したが、同様にＮｃｈトランジスタについても適用でき、ＰｃｈトランジスタとＮｃｈトランジスタとを備えたＣＭＯＳ半導体装置について、図２に示す平面図に基づいて以下に説明する。なお、上記実施の形態１で示した図１は、図２のＡ線による断面図に相当する。
図に示すように、Ｐｗｅｌｌ３に形成されるＮｃｈトランジスタは、Ｎ＋型拡散層から成るＮ＋ソース４、Ｎ＋ドレイン５、および該Ｎ＋ソース４とＮ＋ドレイン５との間に配された第１のゲート電極６ａにより構成される。また、Ｎｗｅｌｌ１３に形成されるＰｃｈトランジスタは、Ｐ＋型拡散層から成るＰ＋ソース１４、Ｐ＋ドレイン１５、および該Ｐ＋ソース１４とＰ＋ドレイン１５との間に配された第１のゲート電極６ａにより構成される。またゲート電極６は、Ｎ＋ソース４とＮ＋ドレイン５との間、およびＰ＋ソース１４とＰ＋ドレイン１５との間に連続して形成された上記第１のゲート電極６ａと、Ｎ＋ソース４、Ｐ＋ソース１４をそれぞれ囲むように形成された第２のゲート電極６ｂとで構成される。
【００１８】
また、ソース領域４、１４およびドレイン領域５、１５の表面には、それぞれサリサイド法により形成された、Ｃｏシリサイド膜などからなるソースシリサイド層７ａ、１７ａおよびドレインシリサイド層７ｂ、１７ｂが形成される。またソース領域４、１４においては、その中央部で表面のソースシリサイド層７ａ、１７ａの一部が局所的に下方に成長し、下層のウェル領域（Ｐｗｅｌｌ３、Ｎｗｅｌｌ１３）との接合を破壊してウェル領域３、１３内まで達した局所シリサイド７ｃ、１７ｃを介してソース領域４、１４とウェル領域３、１３とは導通し、同電位となる。
また、Ｎ＋ソース４には、コンタクトホール９ａを介してグランド線となるソース電極層１０ａが接続形成され、Ｐ＋ソース１４には、コンタクトホール１９ａを介して電源線となるソース電極層２０ａが接続形成される。またドレイン領域５、１５には、コンタクトホール９ｂ、１９ｂを介して共通のドレイン電極層１０ｂが形成される。なお、図中の矢印は、トランジスタ動作時の電流方向を示す。
【００１９】
この実施の形態においても、ソース領域４、１４がゲート電極６にそれぞれ囲まれて配設されているため、サリサイド法によるソースシリサイド層７ａ、１７ａ、ドレインシリサイド層７ｂ、１７ｂの形成時に、周囲のゲート電極６からの熱輻射のためにソース領域４、１４の中央部で局所的に高温となる領域が生じる。これによりシリサイドが下方に異常成長した局所シリサイド７ｃ、１７ｃによりソース領域４、１４とウェル領域３、１３との接合が破壊されて導通し、ソース領域４、１４とウェル領域３、１３とは同電位となる。
このため、ウェル領域３、１３の電極取り出し層となる拡散層を形成する必要が無く、また、ソース電極層１０ａ、２０ａがウェル領域３、１３の電極層を兼用でき、占有面積を低減でき微細化を促進できる。また、ウェル領域３、１３の電極取り出し層となる拡散層を形成する必要が無いため、Ｎ＋ソース・ドレイン４、５およびＰ＋ソース・ドレイン１４、１５の形成もゲート電極６をマスクとしたイオン注入により自己整合的に行え、さらにサリサイド法の熱処理を用いてソース領域４、１４とウェル領域３、１３とを容易に導通させることができるため、製造工程が簡略化され容易に製造できる。
また、ＣＭＯＳ半導体装置で問題となるラッチアップ現象において、ウェル領域３、１３の抵抗がソース領域４、１４に付随することにより、ラッチアップ現象を抑制することができる。
【００２０】
実施の形態３．
次に、この発明の実施の形態３によるＣＭＯＳ半導体装置について、図３に示す平面図に基づいて以下に説明する。
上記実施の形態２と同様に、Ｐｗｅｌｌ３に、Ｎ＋ソース４、Ｎ＋ドレイン５、および第１のゲート電極６ａから成るＮｃｈトランジスタが形成され、Ｎｗｅｌｌ１３に、Ｐ＋ソース１４、Ｐ＋ドレイン１５、および第１のゲート電極６ａから成るＰｃｈトランジスタが形成され、またゲート電極６は、Ｎ＋ソース４とＮ＋ドレイン５との間、およびＰ＋ソース１４とＰ＋ドレイン１５との間に連続して形成された上記第１のゲート電極６ａと、Ｎ＋ソース４、Ｐ＋ソース１４をそれぞれ囲むように形成された第２のゲート電極６ｂとで構成される。
また、Ｐｗｅｌｌ３には、自身の電極取り出し層となるＰ＋拡散層２１が形成され、同様に、Ｎｗｅｌｌ１３にはＮ＋拡散層２４が形成される。
【００２１】
また、ソース領域４、１４およびドレイン領域５、１５の表面には、それぞれサリサイド法により形成された、Ｃｏシリサイド膜などからなるソースシリサイド層７ａ、１７ａおよびドレインシリサイド層７ｂ、１７ｂが形成される。またソース領域４、１４においては、その中央部で表面のソースシリサイド層７ａ、１７ａの一部が局所的に下方に成長し、下層のウェル領域（Ｐｗｅｌｌ３、Ｎｗｅｌｌ１３）との接合を破壊してウェル領域３、１３内まで達した局所シリサイド７ｃ、１７ｃを介してソース領域４、１４とウェル領域３、１３とは導通し、同電位となる。
また、Ｐ＋拡散層２１には、コンタクトホール２２を介してグランド線となる基板電極層としてのＰｗｅｌｌ電極層２３が接続形成され、Ｎ＋拡散層２４には、コンタクトホール２５を介して電源線となる基板電極層としてのＮｗｅｌｌ電極層２６が接続形成される。またドレイン領域５、１５には、コンタクトホール９ｂ、１９ｂを介して共通のドレイン電極層１０ｂが形成される。なお、図中の矢印は、トランジスタ動作時の電流方向を示す。
【００２２】
この実施の形態においても、ソース領域４、１４がゲート電極６にそれぞれ囲まれて配設され、シリサイド形成時に下方に異常成長した局所シリサイド７ｃ、１７ｃによりソース領域４、１４とウェル領域３、１３との接合が破壊されて導通し、ソース領域４、１４とウェル領域３、１３とは同電位となる。また、サリサイド法の熱処理を用いてソース領域４、１４とウェル領域３、１３とを容易に導通させて同電位にできるため、製造工程が簡略化され容易に製造できる。
またこれにより、ソース領域４、１４とウェル領域３、１３との双方に別々に電極層を形成する必要がなく、高濃度拡散層２１、２４に接続形成されるウェル電極層２３、２６で、ソース領域４、１４の電極層を兼用でき、ソース領域４、１４上にはコンタクトホールの形成も必要ない。
【００２３】
なお、上記実施の形態２、３は、例えば図４に示すような、ソース領域４、１４の両側にドレイン領域５、１５が配置され、即ち１つのソース領域４、１４に対してそれぞれ２つのドレイン領域５、１５がある場合にも、同様に適用でき、同様の効果が得られる。
【００２４】
なお、上記実施の形態１〜３では、トランジスタ構造で説明したが、局所シリサイド７ｃ、１７ｃの形成は、トランジスタ内のソース領域以外にも、例えば抵抗素子などに用いられる、基板表面に形成される拡散層で、該拡散層と下層の基板層とを同電位に構成するものであれば、同様に適用できる。この場合、拡散層の周囲を囲むように配線パターンを形成し、拡散層表面にサリサイド法によりシリサイド層を形成する際に、局所シリサイドを上記実施の形態１と同様に形成して拡散層と下層の基板層とを導通させる。これにより、容易に拡散層と下層の基板層とを同電位にできると共に、拡散層の電極層と基板層の電極層とを兼用でき、微細化、集積化が促進できる。
【００２５】
また、上記実施の形態では、ソース領域４、１４などの拡散層をゲート電極６等の配線パターンに囲まれるように配設して、周囲の配線パターンからの熱輻射により該拡散層の中央部で局所的に高温となる領域を生じさせて局所シリサイドを形成したが、該拡散層の所定領域を局所的にレーザ照射するなど、直接加熱して高温にすることにより、局所シリサイドを形成しても良い。この場合、サリサイド法による通常の熱処理に加えて、レーザ照射などの熱処理が必要であるが、配線パターン（ゲート電極６）を拡散層（ソース領域４、１４）の周囲に形成する必要はなく、微細化、集積化がさらに促進できる。
【００２６】
【発明の効果】
以上のようにこの発明に係る半導体装置は、第１導電型の半導体基板と、該半導体基板に形成された第２導電型の拡散層と、該拡散層表面にサリサイド形成されたシリサイド層とを備え、上記シリサイド層を局所的に下方に成長させて上記拡散層とその下方の半導体基板との接合を破壊して導通させ、該拡散層と該半導体基板とを同電位としたため、拡散層と半導体基板とを容易に同電位にでき、微細化、集積化が促進できる。
【００２７】
また、この発明に係る半導体装置は、ゲート電極を、ソース領域とドレイン領域との間の領域及び該ソース領域を囲む領域に形成し、上記ソース領域表面のシリサイド層を局所的に下方に成長させて上記ソース領域とその下方の半導体基板との接合を破壊して導通させ、該ソース領域と該半導体基板とを同電位としたため、半導体装置の微細化、集積化が促進できると共に、そのような半導体装置を容易に得られる。
【００２８】
また、この発明の半導体装置の製造方法は、第１導電型の半導体基板にイオン注入により第２導電型の拡散層を形成し、その後、サリサイド法により上記拡散層上にシリサイド層を形成する時に、上記拡散層領域内の所定領域を局所的に高温にする。これにより、該所定領域で上記シリサイド層を下方に成長させ上記拡散層とその下方の半導体基板との接合を破壊して導通させるため、拡散層と半導体基板とを容易に同電位にでき、微細化、集積化が促進した半導体装置を容易に製造できる。
【図面の簡単な説明】
【図１】この発明の実施の形態１による半導体装置の構造を示す断面図である。
【図２】この発明の実施の形態２による半導体装置の構造を示す断面図である。
【図３】この発明の実施の形態３による半導体装置の構造を示す断面図である。
【図４】この発明の実施の形態３の別例による半導体装置の構造を示す断面図である。
【符号の説明】
３　半導体基板としてのＰｗｅｌｌ、４　Ｎ＋ソース、５　Ｎ＋ドレイン、
６　ゲート電極、６ａ　第１のゲート電極、６ｂ　第２のゲート電極、
７ａ　ソースシリサイド層、７ｂ　ドレインシリサイド層、
７ｃ　局所シリサイド、９ａ　コンタクトホール、１０ａ　ソース電極層、
１３　半導体基板としてのＮｗｅｌｌ、１４　Ｐ＋ソース、１５　Ｐ＋ドレイン、
１７ａ　ソースシリサイド層、１７ｂ　ドレインシリサイド層、
１７ｃ　局所シリサイド、１９ａ　コンタクトホール、２０ａ　ソース電極層、
２１　Ｐ＋拡散層、２２　コンタクトホール、
２３　基板電極層としてのＰｗｅｌｌ電極層、２４　Ｎ＋拡散層、
２５　コンタクトホール、２６　基板電極層としてのＮｗｅｌｌ電極層。
【図１】
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【図２】
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【図３】
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【図４】
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