(57)【要約】【課題】メモリセルの書き換え耐性の向上、およびデータ読み出しの信頼性を大幅に向上する。【解決手段】フラッシュメモリには、ベリファイセンスアンプ回路７が設けられている。ベリファイセンスアンプ回路７は、電圧発生回路が生成したゲート電圧Ｖｇｉに応じてベリファイ時の判定電流を生成する。この判定電流は、読み出し動作時電流が流れたと判定できるメモリセルＳのメモリ電流、および読み出し動作時電流が流れないと判定できるメモリセルＳのメモリ電流とそれぞれ同じ程度の電流レベルである。それにより、読み出しに必要なメモリ電流をベリファイ動作において確保することにより、データ書き換えにより劣化したメモリセルＳであってもデータ読み出しの信頼性を向上させることができる。【選択図】      図２
2004164700.tif 000002
【特許請求の範囲】
【請求項１】
ベリファイ時に、不揮発性メモリセルのしきい値電圧を判定する判定電流を生成するセンスアンプ部を備え、
前記センスアンプ部が生成する判定電流は、２つの電流レベルからなることを特徴とする不揮発性半導体記憶装置。
【請求項２】
請求項１記載の不揮発性半導体記憶装置において、
前記センスアンプ部が生成する一方のレベルの判定電流は、読み出し動作時電流が流れたと判定できる前記不揮発性メモリセルにおけるメモリ電流と同じ程度であり、前記センスアンプ部が生成する他方のレベルの判定電流は、読み出し動作時電流が流れないと判定できる前記不揮発性メモリにおけるメモリ電流と同じ程度であることを特徴とする不揮発性半導体記憶装置。
【請求項３】
請求項１または２記載の不揮発性半導体記憶装置において、前記センスアンプ部に、温度に依存して前記２つのレベルの判定電流をそれぞれ変化させる温度補償回路を備えたことを特徴とする不揮発性半導体記憶装置。
【請求項４】
請求項１または２記載の不揮発性半導体記憶装置において、ベリファイ時に、前記不揮発性メモリセルのメモリゲート電圧を温度に依存して変化させるベリファイ用電源発生回路を備えたことを特徴とする不揮発性半導体記憶装置。
【請求項５】
不揮発性記憶部と、中央処理装置とを有し、前記中央処理装置は、所定の処理を実行し、前記不揮発性記憶部に動作指示を行うことが可能であり、前記不揮発性記憶部は、情報を格納する複数の不揮発性メモリセルを有する半導体集積回路装置であって、
前記不揮発性記憶部に、ベリファイ時に前記不揮発性メモリセルのしきい値電圧を判定する２つのレベルの判定電流を生成するセンスアンプ部を備えたことを特徴とする半導体集積回路装置。
【請求項６】
請求項５記載の半導体集積回路装置において、
前記センスアンプ部が生成する一方のレベルの判定電流は、読み出し動作時電流が流れたと判定できる前記不揮発性メモリセルにおけるメモリ電流と同じ程度であり、前記センスアンプ部が生成する他方のレベルの判定電流は、読み出し動作時電流が流れないと判定できる前記不揮発性メモリにおけるメモリ電流と同じ程度であることを特徴とする半導体集積回路装置。
【請求項７】
請求項５または６記載の半導体集積回路装置において、前記センスアンプ部に、温度に依存して前記２つのレベルの判定電流をそれぞれ変化させる温度補償回路を備えたことを特徴とする半導体集積回路装置。
【請求項８】
請求項５または６記載の半導体集積回路装置において、前記不揮発性記憶部は、ベリファイ時に、前記不揮発性メモリセルのメモリゲート電圧を温度に依存して変化させるベリファイ用電源発生回路を備えたことを特徴とする半導体集積回路装置。
【請求項９】
選択ＭＯＳトランジスタと電荷蓄積ＭＯＳトランジスタとの２つのトランジスタで１つのメモリセルを構成し、
前記選択ＭＯＳトランジスタと電荷蓄積ＭＯＳトランジスタは共通のチャネル領域上に構成され、
前記選択ＭＯＳトランジスタ側に第１の拡散領域を有し、
前記電荷蓄積ＭＯＳトランジスタ側に第２の拡散領域を有する構造からなる不揮発性メモリセルを複数有する不揮発性半導体記憶装置において、
前記電荷蓄積ＭＯＳトランジスタは複数のトラップ領域を有する窒化膜を電荷蓄積領域として有し、
前記不揮発性メモリセルへ書き込みを行う際、書き込みベリファイ動作を行うことを特徴とする不揮発性半導体記憶装置。
【請求項１０】
請求項９記載の不揮発性半導体記憶装置において、複数の前記不揮発性メモリセルへの書き込み動作を並行して行い、前記書き込みベリファイ動作により書き込み完了を検出した不揮発性メモリセルは、その前記不揮発性メモリセルへの書き込みが行われないことを特徴とする不揮発性半導体記憶装置。
【請求項１１】
請求項１０記載の不揮発性半導体記憶装置において、
前記不揮発性メモリセルへの書き込みは前記電荷蓄積ＭＯＳトランジスタのゲート電極に書き込み電圧を印加し、前記チャネル領域を流れる電流により発生するホットエレクトロンを前記電荷蓄積領域へトラップすることにより行い、
前記書き込みベリファイ動作により書き込み完了を検出したメモリセルへは、前記チャネル領域に電流を流さないようにされることにより前記メモリセルへの書き込みを行わないようにすることを特徴とする不揮発性半導体記憶装置。
【請求項１２】
請求項１１記載の不揮発性半導体記憶装置において、前記第１の拡散領域と第２の拡散領域間の電位差を小さくすることにより前記チャネル領域に電流を流さないようにされることを特徴とする不揮発性半導体記憶装置。
【請求項１３】
請求項１２記載の不揮発性半導体記憶装置において、所定の複数の前記メモリセルへ格納された情報を消去する消去動作が可能であり、前記消去動作においてメモリセルへ格納された情報が消去されたか否かを判定する消去ベリファイ動作を行うことを特徴とする不揮発性半導体記憶装置。
【請求項１４】
不揮発性記憶部と、中央処理装置とを有し、
前記中央処理装置は、所定の処理を実行し、前記不揮発性記憶部に動作指示を行うことが可能であり、
前記不揮発性記憶部は、選択ＭＯＳトランジスタと電荷蓄積ＭＯＳトランジスタとの２つのトランジスタで１つのメモリセルを構成し、
前記選択ＭＯＳトランジスタと電荷蓄積ＭＯＳトランジスタは共通のチャネル領域上に構成され、
前記選択ＭＯＳトランジスタ側に第１の拡散領域を有し、
前記電荷蓄積ＭＯＳトランジスタ側に第２の拡散領域を有する構造からなる不揮発性メモリセルを複数有する半導体集積回路装置において、
前記電荷蓄積ＭＯＳトランジスタは複数のトラップ領域を有する窒化膜を電荷蓄積領域として有し、
前記メモリセルへ書き込みを行う際、書き込みベリファイ動作を行うことを特徴とする半導体集積回路装置。
【請求項１５】
請求項１４記載の半導体集積回路装置において、複数の前記メモリセルへの書き込み動作を並行して行い、前記書き込みベリファイ動作により書き込み完了を検出したメモリセルは、その前記メモリセルへの書き込みが行われないことを特徴とする半導体集積回路装置。
【請求項１６】
請求項１５記載の半導体集積回路装置において、
前記メモリセルへの書き込みは前記電荷蓄積ＭＯＳトランジスタのゲート電極に書き込み電圧を印加し、前記チャネル領域を流れる電流により発生するホットエレクトロンを前記電荷蓄積領域へトラップすることにより行い、
前記書き込みベリファイ動作により書き込み完了を検出したメモリセルへは、前記チャネル領域に電流を流さないようにされることにより前記メモリセルへの書き込みを行わないようにすることを特徴とする半導体集積回路装置。
【請求項１７】
請求項１６記載の半導体集積回路装置において、前記第１の拡散領域と第２の拡散領域間の電位差を小さくすることにより前記チャネル領域に電流を流さないようにされることを特徴とする半導体集積回路装置。
【請求項１８】
請求項１７記載の半導体集積回路装置において、所定の複数の前記メモリセルへ格納された情報を消去する消去動作が可能であり、前記消去動作においてメモリセルへ格納された情報が消去されたか否かを判定する消去ベリファイ動作を行うことを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、不揮発性メモリのベリファイ技術に関し、特に、データ書き換えによって生じるメモリセルの劣化によるデータ読み出しの信頼性の確保に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
従来より電気的に書換可能な不揮発性メモリとして、ＥＥＰＲＯＭとフラッシュメモリが知られている。
【０００３】
ＥＥＰＲＯＭは絶縁領域中に局所的な電荷トラップ領域を複数有する窒化膜を電荷蓄積層として有し、データを書き換えるために書き込み／消去を行う。このＥＥＰＲＯＭは電荷トラップ領域に電荷をトラップすることによりしきい値電圧の変化を生じ、データの格納を可能とするのであるが、電荷トラップ領域の数は有限であることからしきい値電圧の変化もある程度有限の範囲内になることから、メモリセルへの書き込み／消去では電荷蓄積層へ電子を注入し又はホットホール書き込みを行う高電圧をメモリセルに印可し、所定時間高電圧を印可することで書き込み／消去は終了する。ＥＥＰＲＯＭにおける書き換え動作については特許文献１に記載されている。
【０００４】
フラッシュメモリは、導体性のフローティングゲートを電荷蓄積層として有し、フローティングゲートに電荷を注入し又は引き抜くことで電気的に書き換え可能な不揮発性メモリであり、データを書き換えるために書き込み／消去を行う。フラッシュメモリではフローティングゲートが導体性であることから、メモリセルのしきい値電圧はＥＥＰＲＯＭと比べて広く変化する。このフラッシュメモリの書き込み／消去の手順を以下に示す。
【０００５】
まず、書き込み／消去動作を起こす高電圧を所定の時間、メモリアレイなどに印加する。次に、ベリファイを行い、書き込み／消去レベルが所定の値に達していたら書き込み／消去を終了する。
【０００６】
書き込み／消去レベルが所定の値に達していなかったら、再び書き込み／消去動作を起こす高電圧を所定の時間印加、ベリファイし、所定の書き込み／消去レベルに達するまでその動作を繰り返す。このように、ベリファイは書き込み／消去のレベルを所定の値にするために実施される。
【０００７】
このベリファイにおいては、たとえば、メモリセルのドレイン電圧を約１Ｖ程度にした時のドレイン電流が約１μＡ程度流れる場合のコントロールゲート（以下、メモリゲートという）に印加される電圧をしきい値電圧とし、ベリファイは、前記しきい値電圧を検出することにより行うものがある（たとえば、特許文献１参照）。すなわち、しきい値電圧検出のベリファイで書き込み／消去のレベルを制御する。
【０００８】
図１７は、本発明者が検討したフラッシュメモリにおけるベリファイの概念を表すメモリ電流特性図である。この図１７においては、縦軸がメモリ電流、横軸がメモリゲート電圧をそれぞれ示しており、メモリセルのＩ（電流）−Ｖ（電圧）特性を示している。
【０００９】
図中のＩ−Ｖ特性は、フラッシュメモリセルのしきい値電圧が「ｌｏｗ  ｌｅｖｅｌ」と「ｈｉｇｈ  ｌｅｖｅｌ」との２種類であり、さらに初期状態とデータ書き換え後（たとえば、１万回程度）との場合をそれぞれ示している。
【００１０】
図より、読み出し時のメモリゲート電圧は電圧Ｖｒであり、読み出し可能なメモリ電流はｌｏｗ  ｌｅｖｅｌ時で電流Ｉｒｌ以上、ｈｉｇｈ  ｌｅｖｅｌ時が電流Ｉｒｌ以下である。
【００１１】
フラッシュメモリのベリファイ動作は、しきい値電圧管理であるために、メモリゲート電圧はｌｏｗ  ｌｅｖｅｌ時には、メモリゲート電圧Ｖｖｌ、ｈｉｇｈｌｅｖｅｌ時にはメモリゲート電圧Ｖｖｈ、ベリファイ判定電流は、ｌｏｗ  ｌｅｖｅｌ時、ｈｉｇｈ  ｌｅｖｅｌ時ともに電流Ｉｖである。すなわち、ベリファイ判定電流と読み出しに必要なメモリ電流とは異なることになる。
【００１２】
また、書き込み、および消去時と読み出し時とで温度が異なる場合、しきい値電圧分布が変化することによる誤読み出しを防止するためにベリファイ時のメモリゲート電圧に温度依存を行うものがある（たとえば、特許文献２参照）。
【００１３】
【特許文献１】
特開昭６２−９９９９６号公報
【００１４】
【特許文献２】
特開平８−３３９６９３号公報
【００１５】
【発明が解決しようとする課題】
ところが、上記のような半導体集積回路装置によるベリファイ技術では、次のような問題点があることが本発明者により見い出された。
【００１６】
すなわち、図１７に示すデータの書き換え後のメモリセルのように、Ｉ−Ｖ特性が劣化（メモリの飽和電流の減少、しきい値電圧の上昇）した場合、データの読み出し時、ｌｏｗ  ｌｅｖｅｌではメモリ電流が電流Ｉｒｌ以下となり、ｈｉｇｈ  ｌｅｖｅｌでは電流Ｉｒｈ以上となるので、読み出しができないことになる。
【００１７】
すなわち、データ書き換えによってメモリセル特性が劣化する場合、しきい値電圧を検出して行うベリファイでは、しきい値電圧は所定の値に達しているが、読み出しに必要なメモリ電流を必ずしも確保することができないことになり、誤読み出しなどが生じる恐れがある。
【００１８】
本発明の目的は、不揮発性メモリセルの書き換え耐性の向上、およびデータ読み出しの信頼性を大幅に向上することのできる不揮発性半導体記憶装置および半導体集積回路装置を提供することにある。
【００１９】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００２０】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
（１）本発明の不揮発性半導体記憶装置は、ベリファイ時に、不揮発性メモリセルのしきい値電圧を判定する２つの電流レベルの判定電流を生成するセンスアンプ部を備えたものである。
【００２１】
また、本願のその他の発明の概要を簡単に示す。
【００２２】
センスアンプ部が生成する一方のレベルの判定電流は、読み出し動作時電流が流れたと判定できる前記不揮発性メモリにおけるメモリ電流と同じ程度であり、センスアンプ部が生成する他方のレベルの判定電流は、読み出し動作時電流が流れないと判定できる不揮発性メモリにおけるメモリ電流と同じ程度である。
【００２３】
不揮発性半導体記憶装置は、温度に依存して前記２つのレベルの判定電流をそれぞれ変化させる温度補償回路、あるいはベリファイ時に、不揮発性メモリセルのメモリゲート電圧を温度に依存して変化させるベリファイ用電源発生回路を備えたものである。
（２）不揮発性記憶部と、中央処理装置とを有し、該中央処理装置は、所定の処理を実行し、不揮発性記憶部に動作指示を行うことが可能であり、不揮発性記憶部は、情報を格納する複数の不揮発性メモリセルを有する半導体集積回路装置であって、該不揮発性記憶部に、ベリファイ時に前記不揮発性メモリセルのしきい値電圧を判定する２つのレベルの判定電流を生成するセンスアンプ部を備えたものである。
（３）絶縁領域中に局所的な電荷トラップ領域を複数有する窒化膜を電荷蓄積層として有し、データを書き換えるために書き込み／消去が可能な不揮発性メモリにおいて、書き込み動作時にしきい値電圧を検出するベリファイ動作を行うものである。
【００２４】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００２５】
図１は、本発明の一実施の形態によるフラッシュメモリのブロック図、図２は、図１のフラッシュメモリに設けられたベリファイセンスアンプ回路の回路図、図３は、ベリファイの概念を表すメモリセルの電流特性図、図４は、図３のベリファイ時における問題点を示したメモリセルの電流特性図、図５は、ベリファイの判定電流に温度勾配を設けた場合のメモリセルの電流特性図、図６は、ベリファイの判定電流に温度勾配を設けた場合の他の例を示したメモリセルの電流特性図、図７は、ベリファイ時のメモリゲート電圧に温度勾配を設けた際のメモリセルの電流特性図、図８は、ベリファイ時のメモリゲート電圧に温度勾配を設けた際の他の例を示したメモリセルの電流特性図、図９は、図１のフラッシュメモリに設けられたメモリセルにおける書き込み、消去動作の説明図、図１０は、図１のフラッシュメモリに設けられたベリファイセンスアンプ回路（センスアンプ部）の他の構成例を示した回路図、図１１は、判定電流に温度勾配を設けるための一例を示した説明図、図１２は、図１１の温度補償回路の回路構成の一例を示した回路図、図１３は、メモリゲート電圧に温度勾配を設ける電圧発生回路の回路構成の一例を示す回路図、図１４は、本発明の一実施の形態によるフラッシュメモリ内蔵シングルチップのマイクロコンピュータのブロック図、図１５は、本発明の一実施の形態によるメモリセルの他の構成例を示す説明図、図１６は、図１５のメモリセルにおける書き込み、消去動作の説明図である。
【００２６】
本実施の形態において、フラッシュメモリ（不揮発性半導体記憶装置）１は、図１に示すように、制御回路２、入出力回路３、アドレスバッファ４、行デコーダ５、列デコーダ６、ベリファイセンスアンプ回路７、高速リードセンスアンプ回路８、書き込みラッチ９、フラッシュメモリアレイ１０、および電源回路１１などから構成されている。
【００２７】
制御回路２は、接続先のマイクロコンピュータなどホストから入力される制御用信号を一時的に格納し、動作ロジックの制御を行う。入出力回路３には、フラッシュメモリアレイ１０を読み出したデータ、プログラムデータなどの各種信号が入出力される。アドレスバッファ４は、外部から入力されたアドレスを一時的に格納する。
【００２８】
アドレスバッファ４には、行デコーダ５、ならびに列デコーダ６がそれぞれ接続されている。行デコーダ５は、アドレスバッファ４から出力されたカラム（行）アドレスに基づいてデコードを行い、列デコーダ６は、該アドレスバッファ４から出力されたロウ（列）アドレスに基づいてデコードを行う。
【００２９】
ベリファイセンスアンプ回路７は、消去／書き込みベリファイ用のセンスアンプであり、高速リードセンスアンプ回路８は、データリード時に用いられるリード用センスアンプである。書き込みラッチ９は、入出力回路３を介して入力された書き込みデータをラッチする。
【００３０】
フラッシュメモリアレイ１０は、記憶の最小単位であるメモリセルが規則正しくアレイ状に並べられている。このフラッシュメモリアレイ１０に設けられたメモリセルは、電気的にデータの書き換えが可能であり、データの保存に電源が不要となっている。
【００３１】
電源回路１１は、データ書き込みや消去、ベリファイ時などに用いられる様々な電圧を生成する電圧発生回路などから構成される。
【００３２】
また、ベリファイセンスアンプ回路７の回路構成について、図２を用いて説明する。
【００３３】
ベリファイセンスアンプ回路７は、アンプ１２、比較器１３、およびトランジスタＭ１〜Ｍ３などから構成されている。トランジスタＭ１はＮチャネルＭＯＳであり、トランジスタＭ２，Ｍ３はＰチャネルＭＯＳからなる。
【００３４】
トランジスタＭ２のゲートには、アンプ１２の出力部とトランジスタＭ３のゲート、ドレインには、正側入力端子（＋）、およびトランジスタＭ１の一方の接続部がそれぞれ接続されている。
【００３５】
また、アンプ１２、比較器１３の負側入力端子（−）には、ある基準電圧である入力電圧ｖｉｎがそれぞれ入力されるように接続されており、トランジスタＭ１のゲートには電源回路１１が生成したゲート電圧ｖｇｉが入力されるように接続されている。
【００３６】
トランジスタＭ１は電流源となるＭＯＳトランジスタであり、アンプ１２は、図中のノードＮ１の電位を入力電圧Ｖｉｎと等しくするようにトランジスタＭ２のゲート、すなわち図中のノードＮ２の電位を制御する。
【００３７】
また、トランジスタＭ３の一方の接続部には電源電圧が接続されており、該トランジスタＭ３の他方の接続部には、比較器１３の正側入力端子が接続されており、さらに、ビット線ｙｄ＜ｍ＞を介してフラッシュメモリアレイ１０に設けられたメモリセル（不揮発性メモリセル）Ｓが接続されている。そして、比較器１３の出力部からは、比較結果の信号ｏｕｔｖ＜ｍ＞が出力される。
【００３８】
このように、カレントミラー回路を構成するトランジスタＭ１，Ｍ３に流れる電流とメモリセルＳに流れる電流とを比較器１３によって比較することにより、メモリセルＳのベリファイを行う。
【００３９】
なお、前記に説明したベリファイセンスアンプ部７は、ベリファイ使用に限定されるものでなく、読み出しに使用してもよい。その場合、高速リードセンスアンプ８はフラッシュメモリ１になくてもよい。
【００４０】
次に、本実施の形態におけるフラッシュメモリ１の作用について説明する。
【００４１】
まず、フラッシュメモリ１における書き込み、消去、読み出し動作について、図１を用いて説明する。
【００４２】
始めに書き込み動作について以下に説明する。
【００４３】
アドレスがアドレスバッファ４に入力されると、行デコーダ５、および列デコーダ６がフラッシュメモリアレイ１０の中から少なくとも１つのメモリセルＳを選択する。
【００４４】
そして、入出力回路３にデータが入力されると、そのデータは書き込みラッチ９に格納され書き込むべきメモリセルＳに接続される。その後、電源回路１１が生成した高電圧の書き込みパルスを選択したメモリセルＳに印加することによって該メモリセルＳの電流を小さくする。
【００４５】
また、消去動作においては、アドレスがアドレスバッファ４に入力されると、行デコーダ５、ならびに列デコーダ６がフラッシュメモリアレイ１０の中から複数のメモリセルＳを選択する。その後、電源回路１１が生成した消去パルスを選択したメモリセルＳに印加することによって該メモリセルＳの電流を大きくする。
【００４６】
さらに、読み出し動作では、アドレスがアドレスバッファ４に入力されると、行デコーダ５、および列デコーダ６がフラッシュメモリアレイ１０の中から少なくとも１つのメモリセルＳを選択する。
【００４７】
選択されたメモリセルＳの電流値の大小をベリファイセンスアンプ回路７、ならびに高速リードセンスアンプ回路８によって検出し、その結果を入出力回路３を介して出力する。
【００４８】
ここで、本発明におけるベリファイの概念を表すメモリセルの電流特性について、図３〜図８を用いて説明する。
【００４９】
図３〜図８においては、たとえば、しきい値電圧がｌｏｗ  ｌｅｖｅｌの場合は消去動作時、しきい値電圧がｈｉｇｈ  ｌｅｖｅｌの場合はデータ書き込み時とするが、これらは特に制限はされず、その逆であってもよい。
【００５０】
図３においては、縦軸がメモリ電流、横軸がメモリゲート電圧であり、メモリセルＳのＩ−Ｖ特性を示している。図中の左側のカーブはメモリセルＳのしきい値電圧がｌｏｗ  ｌｅｖｅｌのＩ−Ｖ特性であり、右側のカーブはメモリセルＳのしきい値電圧がｈｉｇｈ  ｌｅｖｅｌのＩ−Ｖ特性である。また、各々のしきい値電圧において、初期状態と書き換え後（たとえば１万回程度）とのメモリセルＳのＩ−Ｖ特性をそれぞれ示している。
【００５１】
さらに、メモリゲート電圧は、読み出し時ではメモリゲート電圧Ｖｒ、しきい値電圧がｌｏｗ  ｌｅｖｅｌにおけるベリファイ時はメモリゲート電圧Ｖｖｌ、しきい値電圧がｈｉｇｈ  ｌｅｖｅｌにおけるベリファイ時ではメモリゲート電圧Ｖｖｈとしてそれぞれ示している。
【００５２】
また、読み出しに必要なメモリ電流は、しきい値電圧がｌｏｗ  ｌｅｖｅｌではメモリ電流Ｉｒｌであり、しきい値電圧がｈｉｇｈ  ｌｅｖｅｌの場合メモリ電流Ｉｒｈとして示す。
【００５３】
ベリファイの判定電流は、しきい値電圧がｌｏｗ  ｌｅｖｅｌの場合、判定電流Ｉｖｌであり、しきい値電圧がｈｉｇｈ  ｌｅｖｅｌでは判定電流Ｉｖｈとしてそれぞれ示す。
【００５４】
本発明は、ベリファイの判定電流を読み出しに必要なメモリ電流Ｉｒｌ，Ｉｒｈと同じ程度にするものである（判定電流Ｉｖｌ≒メモリ電流Ｉｒｌ、判定電流Ｉｖｈ≒メモリ電流Ｉｒｈ。ただし、メモリ電流Ｉｒｌ≦判定電流Ｉｖｌ、メモリ電流Ｉｒｈ≧判定電流Ｉｖｈ）。
【００５５】
すなわち、しきい値電圧がｌｏｗ  ｌｅｖｅｌ時には判定電流Ｉｖｌにして読み出し時のメモリ電流Ｉｒｌを確保する。しきい値電圧がｈｉｇｈ  ｌｅｖｅｌ時には判定電流Ｉｖｈにして読み出し時のメモリ電流Ｉｒｈを確保する。
【００５６】
また、読み出し時のメモリゲート電圧Ｖｒとベリファイ時のメモリゲート電圧Ｖｖｌ，Ｖｖｈの関係は、読み出しの信頼性を確保するため、メモリゲート電圧Ｖｖｌ≦メモリゲート電圧Ｖｒ≦メモリゲート電圧Ｖｖｈに設定する。
【００５７】
ここで、本発明者が検討したベリファイの判定電流を読み出しに必要なメモリ電流Ｉｒｌ，Ｉｒｈと同じ程度にするベリファイ方式を採用した際に起こりうる問題点を図４に示す。
【００５８】
図４においては、縦軸がメモリ電流、横軸がメモリゲート電圧であり、メモリセルのＩ−Ｖ特性を示した図である。図中の左側のカーブは、メモリセルのしきい値電圧がｌｏｗ  ｌｅｖｅｌの場合のＩ−Ｖ特性であり、右側のカーブは、メモリセルのしきい値電圧がｈｉｇｈ  ｌｅｖｅｌの場合のＩ−Ｖ特性である。さらに、左右のカーブにおいては、温度Ｔａ、および温度ＴｂでのＩ−Ｖ特性をそれぞれ示している。ここで、温度Ｔａ＜温度Ｔｂとする。
【００５９】
図４において、たとえば、温度Ｔａでベリファイを行い、温度Ｔｂで読み出しする場合（ただし、読み出しのメモリゲート電圧は全温度でメモリゲート電圧Ｖｒを使用するものとする）、しきい値電圧がｌｏｗ  ｌｅｖｅｌ時、メモリゲート電圧Ｖｖｌでベリファイを行うと、温度Ｔｂでの読み出し時ではメモリ電流Ｉｒｌ以下となるために読み出しが不可能となる。
【００６０】
そこで、図４に示した問題点をベリファイの判定電流に温度勾配を設けることにより解決する技術について、図５を用いて説明する。
【００６１】
この図５においても、縦軸はメモリ電流、横軸はメモリゲート電圧であり、メモリセルのＩ−Ｖ特性を示した図である。図中の左側のカーブは、メモリセルのしきい値電圧がｌｏｗ  ｌｅｖｅｌの場合のＩ−Ｖ特性であり、右側のカーブは、メモリセルのしきい値電圧がｈｉｇｈ  ｌｅｖｅｌの場合のＩ−Ｖ特性である。これら左右のカーブにおいては、温度Ｔａ、および温度ＴｂでのＩ−Ｖ特性をそれぞれ示している。
【００６２】
図示するように、しきい値電圧がｌｏｗ  ｌｅｖｅｌ時において、温度Ｔａでは、判定電流を判定電流Ｉｖｌｔａにしてベリファイを実施し、温度Ｔｂでは判定電流Ｉｖｌｔｂによりベリファイを行う。
【００６３】
しきい値電圧がｈｉｇｈ  ｌｅｖｅｌの場合、温度Ｔａでは判定電流Ｉｖｈｔａによりベリファイを行い、温度Ｔｂでは判定電流Ｉｖｈｔｂによりベリファイを行う。
【００６４】
図５では、ベリファイ時のメモリゲート電圧Ｖｖｌ，Ｖｖｈを読み出し時のメモリゲート電圧Ｖｒと同じにしたが、図３に示したようにベリファイ時のメモリゲート電圧Ｖｖｌ，Ｖｖｈと読み出し時のメモリゲート電圧Ｖｒとは異なっていてもよい。ただし、これら３つの電圧は、読み出しの信頼性を確保するため、メモリゲート電圧Ｖｖｌ≦メモリゲート電圧Ｖｒ≦メモリゲート電圧Ｖｒｈに設定する。
【００６５】
また、図６は、図５に示したベリファイの判定電流に温度勾配を設けることにより解決する技術において、メモリセルの温度によるＩ−Ｖ特性の他の例を示した図である。図６では、図５に示したＩ−Ｖ特性と異なり、該Ｉ−Ｖ特性が上方で交わっている。
【００６６】
この場合、しきい値電圧がｌｏｗ  ｌｅｖｅｌ時において、温度Ｔａでは、判定電流Ｉｖｌｔａによりベリファイを実施し、温度Ｔｂでは判定電流Ｉｖｌｔｂによりベリファイを行うことになるが、図示するように判定電流Ｉｖｌｔｂよりも判定電流Ｉｖｌｔｂが大きい電流値となる。
【００６７】
しきい値電圧がｈｉｇｈ  ｌｅｖｅｌの場合、温度Ｔａでは判定電流Ｉｖｈｔａによりベリファイを行い、温度Ｔｂでは判定電流Ｉｖｈｔｂによりベリファイを行う。
【００６８】
また、図７は、ベリファイ時のメモリゲート電圧に温度勾配を設けることにより、図４に示した問題点を解決する場合のメモリ電流特性を示す図である。
【００６９】
この図７においても、縦軸はメモリ電流、横軸はメモリゲート電圧であり、図中の左側のカーブは、メモリセルのしきい値電圧がｌｏｗ  ｌｅｖｅｌの場合のＩ−Ｖ特性であり、右側のカーブは、メモリセルのしきい値電圧がｈｉｇｈ  ｌｅｖｅｌの場合のＩ−Ｖ特性である。これら左右のカーブにおいては、温度Ｔａ、および温度ＴｂでのＩ−Ｖ特性をそれぞれ示している。
【００７０】
この場合、しきい値電圧がｌｏｗ  ｌｅｖｅｌ時の温度Ｔａでは、メモリゲート電圧をメモリゲート電圧Ｖｖｌｔａにしてベリファイを行い、温度Ｔｂではメモリゲート電圧をメモリゲート電圧Ｖｖｌｔｂにしてベリファイを実施する。
【００７１】
一方、しきい値電圧がｈｉｇｈ  ｌｅｖｅｌ時の温度Ｔａでは、メモリゲート電圧をメモリゲート電圧Ｖｖｈｔａにしてベリファイを行い、温度Ｔｂではメモリゲート電圧をメモリゲート電圧Ｖｖｈｔｂにしてベリファイを実施する。
【００７２】
また、図８は、図７に示したベリファイ時のメモリゲート電圧に温度勾配を設ける技術において、メモリセルの温度によるＩ−Ｖ特性の他の例を示した図である。この図８においても、図７に示したＩ−Ｖ特性と異なり、該Ｉ−Ｖ特性が上方で交わっている。
【００７３】
しきい値電圧がｌｏｗ  ｌｅｖｅｌ時の温度Ｔａでは、メモリゲート電圧Ｖｖｌｔａによりベリファイを行い、温度Ｔｂではメモリゲート電圧Ｖｖｌｔｂによってベリファイを実施する。
【００７４】
一方、しきい値電圧がｈｉｇｈ  ｌｅｖｅｌ時の温度Ｔａでは、メモリゲート電圧Ｖｖｈｔａによってベリファイを行い、温度Ｔｂではメモリゲート電圧Ｖｖｈｔｂによりベリファイを実施する。
【００７５】
この場合、図示するように、メモリゲート電圧Ｖｖｌｔａはメモリゲート電圧Ｖｖｌｔｂより高い電圧となる。
【００７６】
次に、上記したベリファイを行うベリファイセンスアンプ回路７の動作について説明する。
【００７７】
まず、フラッシュメモリアレイ１０のメモリセルＳにおける書き込み、消去動作について説明する。
【００７８】
メモリセルＳは、たとえば、２層ポリシリコン構造の１トランジスタ方式のスタックゲート型からなる。メモリセルＳは、図９に示すように、ソースＳＣ、ドレインＤからなる拡散層と、それらソースＳＣ−ドレインＤ間の半導体基板Ｗ上にゲート酸化膜を介してフローティングゲートＦＧ、およびメモリゲートＭＧがスタックド構造に構成されている。
【００７９】
図９（ａ）は、メモリセルＳにおける書き込み動作を示した図である。
【００８０】
メモリゲートＭＧにたとえば約１０Ｖ程度、ドレインＤにたとえば約５Ｖ程度、ソースＳＣ、ならびに半導体基板Ｗにたとえば、０Ｖ程度を印加すると、ドレインＤ−ソースＳＣ間に電流が流れてホットエレクトロン注入が起こる。その結果、フローティングゲートＦＧに電荷が蓄積され、メモリセルＳの電流が小さくなる。
【００８１】
また、図９（ｂ）は、メモリセルＳの消去動作を示した図である。
【００８２】
メモリゲートＭＧにたとえば約−１０Ｖ程度、ソースＳＣ、および半導体基板Ｗにたとえば約−１０Ｖ程度を印加し、さらにドレインＤをオープンにすると、フローティングゲートＦＧに蓄積された電子が半導体基板Ｗに放出され、メモリセルＳの電流が大きくなる。
【００８３】
図２のベリファイセンスアンプ回路７において、メモリセルＳを読み出す場合、判定電流となるトランジスタＭ３を流れる電流とメモリセルＳを流れる電流との大小関係でビット線ｙｄ＜ｍ＞（図２）の電位が決定され、その電位を比較器１３が検出し、その検出した信号ｏｕｔｖ＜ｍ＞を出力することにより、メモリセルＳの電流値が所望の値になっているかをベリファイする。
【００８４】
比較器１３から出力される信号ｏｕｔｖ＜ｍ＞が、ＬｏレベルからＨｉレベルに遷移する境界条件では、トランジスタＭ２とトランジスタＭ３とのゲート電圧がそれぞれ同じであるため、トランジスタＭ１に流れる電流＝トランジスタＭ２に流れる電流＝トランジスタＭ３に流れる電流＝メモリセルＳに流れる電流の関係が成り立つ。
【００８５】
したがって、トランジスタＭ３の電流値は、トランジスタＭ１の電流値で決定される。よって、トランジスタＭ１のゲートに印加されるゲート電圧ｖｇｉを可変することにより、トランジスタＭ１に流れる電流値を、前述した判定電流Ｉｖｌ，Ｉｖｈに設定することが可能になる。
【００８６】
この電流源用トランジスタ（Ｍ１）に流れる電流値は、ゲート電圧ｖｇｉによって調整するのでなく、たとえば、２つの電流源用トランジスタを用意し、モードによってそれぞれを切り替えるように構成してもよい。これは判定電流が２つ以上ある場合でも同様である。
【００８７】
さらに、図１０は、ベリファイセンスアンプ回路７の他の構成例を示した回路図である。
【００８８】
図１０のベリファイセンスアンプ回路７は、図２に示す回路構成に対して、カレントミラー回路１５，１６、切り替え用のトランジスタＭ４、Ｍ５、およびトランジスタＭ６が新たに追加されている。
【００８９】
カレントミラー回路１５は、ＰチャネルＭＯＳのトランジスタＭ１１，Ｍ１２、ならびにＮチャネルＭＯＳのトランジスタＭ１０，Ｍ１３，Ｍ１４から構成されている。
【００９０】
カレントミラー回路１６は、ＰチャネルＭＯＳのトランジスタＭ２１，Ｍ２２、およびＮチャネルＭＯＳのトランジスタＭ２０，Ｍ２３，Ｍ２４から構成されている。
【００９１】
そして、トランジスタＭ１０，Ｍ２０には、ゲート電圧ｖｇｉがそれぞれ印加されるように接続されている。トランジスタＭ１０とトランジスタＭ２０とは、トランジスタサイズのほぼ等しい電流源用のトランジスタであり、ゲート電圧Ｖｇｉに応じて基準電流が流れる。そして、この基準電流から、カレントミラーによりベリファイの判定電流Ｉｖｌ，Ｉｖｈが生成される。
【００９２】
すなわち、カレントミラー回路１５，１６の電流比（トランジスタＭ１１とトランジスタＭ１２とのトランジスタサイズ比、トランジスタＭ２１とトランジスタＭ２２とのトランジスタサイズ比）をカレントミラー回路１５，１６の出力電流（トランジスタＭ１３，Ｍ１、およびトランジスタＭ２３，Ｍ６に流れる電流値）が判定電流Ｉｖｌ，Ｉｖｈになるように設定する。
【００９３】
これら判定電流Ｉｖｌ，Ｉｖｈは、たとえば、制御回路２（図１）から出力される制御信号ｓｅｌ０，ｓｅｌ１に基づいてトランジスタＭ４，Ｍ５によりそれぞれ切り替えられる。
【００９４】
この構成にすることにより、２つの判定電流Ｉｖｌ，Ｉｖｈではなく、１つの基準電流値を調整すればよいことになり、判定電流の調整時間を短縮することができる。
【００９５】
また、ベリファイセンスアンプ回路の回路構成の一例について、図２、ならびに図１０に示したが、該ベリファイセンスアンプ回路の回路構成はこれに限定されるものではない。
【００９６】
図１１は、判定電流に温度勾配を設けるための一例を示した図である。図示した温度補償回路２０は、温度に依存した電圧を出力する回路である。この温度補償回路２０は、たとえば、電源回路１１（図１）に設けられており、ベリファイセンスアンプ回路７（図２、図１０）に接続される。
【００９７】
温度補償回路２０の入力部に、ある基準電圧からなる電圧ｖｇを入力すると、出力部から温度勾配のある電圧ｖｇｉが出力される。
【００９８】
この温度補償回路２０が生成した電圧ｖｇｉをベリファイセンスアンプ回路７に入力することにより、電流源用のトランジスタを流れる電流、すなわち、判定電流Ｉｖｌｔａ，Ｉｖｌｔｂ，Ｉｖｈｔａ，Ｉｖｈｔｂは温度に依存することになる。
【００９９】
また、温度補償回路２０は、ベリファイセンスアンプ回路７内に設けるようにしてもよい。
【０１００】
図１２は、図１１の温度補償回路２０の回路構成の一例を示した図である。
【０１０１】
温度補償回路２０は、トランジスタＭ３０〜Ｍ３４から構成されている。トランジスタＭ３０，Ｍ３１、Ｍ３４はＮチャネルＭＯＳからなり、トランジスタＭ３２，Ｍ３３はＰチャネルＭＯＳからなる。
【０１０２】
トランジスタＭ３２，Ｍ３３の一方の接続部には、電源電圧がそれぞれ接続されており、トランジスタＭ３２の他方の接続部には、トランジスタＭ３０の一方の接続部が接続されている。
【０１０３】
トランジスタＭ３３の他方の接続部には、トランジスタＭ３１の一方の接続部、およびゲートがそれぞれ接続されている。トランジスタＭ３０，Ｍ３１の他方の接続部には、トランジスタＭ３４の一方の接続部が接続されており、該トランジスタＭ３４の他方の接続部には基準電位が接続されいる。
【０１０４】
また、トランジスタＭ３３のゲートには、トランジスタＭ３２のゲート、ならびに他方の接続部が接続されている。そして、トランジスタＭ３０のゲートには電圧Ｖｇが入力されるように接続されており、トランジスタＭ３１のゲートから、ゲート電圧Ｖｇｉが出力される。
【０１０５】
このような構成の温度補償回路２０では、入力側のトランジスタＭ３０と出力側のトランジスタＭ３１とをサブスレッショルド領域でともに等しい電流が流れるように制御することにより、出力電位にα（ΔＴ）ｌｏｇ（トランジスタＭ３０のチャネル幅／トランジスタＭ３１のチャネル幅）の温度勾配を持たせることができる。ただし、ΔＴ：依存性を持たせる温度範囲。
【０１０６】
図１３は、ワード線ｘ＜ｎ＞に印加する電圧（メモリゲート電圧）に温度勾配を設ける電圧発生回路３０の回路構成の一例を示す図である。メモリゲート電圧に温度勾配を設ける電圧発生回路３０は、たとえば、電源回路１１（図１）に設けられており、出力電圧ｖｏｕｔを出力する。
【０１０７】
あるワード線ｘ＜ｎ＞は、アドレスに従って行デコーダ５（図１）により選択される。図１３における選択状態は、該行デコーダ５のドライバｄｒｖを構成するＣＭＯＳインバータ構成のＰチャネルＭＯＳトランジスタが導通した状態であり、そのときのワード線ｘ＜ｎ＞の電圧値は該ドライバｄｒｖの電源、すなわち出力電圧ｖｏｕｔである。
【０１０８】
電圧発生回路３０は、チャージポンプ３１、、温度補償回路３３、比較器３４、およびラダー抵抗３５などから構成されている。
【０１０９】
温度補償回路３３の入力部には電源回路１１が生成した基準電圧ｖｒｅｆ１が入力されるように接続されており、該温度補償回路３３の出力部には比較器３４の負側入力端子に接続されている。
【０１１０】
比較器３４の出力部にはチャージポンプ３１の入力部が接続されており、該チャージポンプ３１の出力部と基準電位との間にはラダー抵抗３５が接続されている。ラダー抵抗３５の分圧電圧の出力部である中間タップには比較器３４の正側入力端子が接続されている。
【０１１１】
また、チャージポンプ３１の出力部には、切り替え回路３２が接続されている。この切り替え回路３２は、制御回路２（図１）から出力される制御信号に基づいて、電圧発生回路３０、あるいは電圧発生回路４０などの複数の電圧発生回路から出力される電圧の出力切り替えを行う。
【０１１２】
電圧発生回路４０などは、たとえば、データ書き込み時の電圧、データ消去時の電圧などを生成し、内部の回路構成の一例は、チャージポンプ４１、温度補償回路４３、比較器４４、およびラダー抵抗４５などから構成されており、電圧発生回路３０と同じであるので説明を省略する。さらに、電圧発生回路４０においては、温度補償回路４３を省略してもよい。また、電圧発生回路３０、電圧発生回路４０はチャージポンプに限定されるものではなく、降圧電源回路などの電圧を発生する回路であればよい。
【０１１３】
電圧発生回路３０において、チャージポンプ３１により昇圧された電圧は、ラダー抵抗３５によって分圧されて、比較器３４の正側入力端子に入力される。一方、基準電圧ｖｒｅｆ１は、温度補償回路３３によって温度勾配のある基準電圧に変換され、比較器３４の負側入力端子に入力される。ここで、温度補償回路３３は、たとえば、図１２に示す温度補償回路２０と同じ回路構成である。
【０１１４】
比較器３４は、ラダー抵抗３５が分圧した電圧と温度補償回路３３から出力された温度勾配のある基準電圧とを比較し、その比較結果に応じてチャージポンプ３１をＯＮ／ＯＦＦ制御することにより、出力電圧ｖｏｕｔを生成する。これにより、チャージポンプ３１の出力電圧ｖｏｕｔに温度勾配を設けることができる。
【０１１５】
また、メモリゲート電圧に温度勾配を設ける電圧発生回路は、これに限定されるものではなく、たとえば、電圧発生回路３０をドライバｄｒｖのＰチャネルＭＯＳトランジスタに接続したり、あるいは２つの電圧発生回路３０を設け、ドライバｄｒｖのＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとにそれぞれ接続するようにしてもよい。
【０１１６】
図１４は、本発明にかかる半導体集積回路装置の一例であるフラッシュメモリ内蔵シングルチップのマイクロコンピュータ（半導体集積回路装置）ＭＣのブロック図である。
【０１１７】
このマイクロコンピュータＭＣは、前記したフラッシュメモリ１（図１）と同じ構成からなるフラッシュメモリ（不揮発性記憶部）１ａをオンチップで備えたシステムＬＳＩであり、その他にＣＰＵ（中央情報処理装置）５０、ＣＰＧ５１、ＤＭＡＣ５２、タイマ５３、ＳＣＩ５４、ＲＯＭ５５、ＢＳＣ５６、ＲＡＭ５７、入出力ポートＩＯＰ１〜ＩＯＰ９などから構成されている。
【０１１８】
ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）は、ＲＯＭ５５に格納されたプログラムなどに基づいてマイクロコンピュータＭＣのすべての制御を司る。
【０１１９】
ＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）５５は、ＣＰＵ５０が実行すべきプログラムや固定データなどを記憶する。ＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）５７は、ＣＰＵ５０による演算結果を記憶したり、該ＣＰＵ５０の作業領域を提供する。
【０１２０】
ＤＭＡＣ（Ｄｉｒｅｃｔ  Ｍｅｍｏｒｙ  Ａｃｃｅｓｓ  Ｃｏｎｔｒｏｌｅｒ）５２は、ＲＯＭ５６、ならびにＲＡＭ５７と外部接続された主メモリとの間のデータを所定のブロック単位で転送する制御を司る。
【０１２１】
ＳＣＩ（Ｓｅｒｉａｌ  Ｃｏｍｍｕｎｉｃａｔｉｏｎ  Ｉｎｔｅｒｆａｃｅ）５４は、外部装置との間でシリアル通信を行う。タイマ５３は、設定された時間をカウントし、設定時間に達したらフラグをセットしたり、割り込み要求を発生する。
【０１２２】
ＣＰＧ（Ｃｌｏｃｋ  Ｐｕｌｓｅ  Ｇｅｎｅｒａｔｏｒ）５１は、ある周波数のクロック信号を生成し、動作クロックとしてシステムクロックを供給する。入出力ポートＩＯＰ１〜ＩＯＰ９は、マクロコンピュータを外部接続する際の入出力端子である。
【０１２３】
また、マイクロコンピュータＭＣは、ＣＰＵ５０、フラッシュメモリ１、ＲＯＭ５５、ＲＡＭ５７、ＤＭＡＣ５２、および一部の入出力ポートＩＯＰ１〜ＩＯＰ５がメインアドレスバスＩＡＢ、メインデータバスＩＤＢによってそれぞれ相互に接続されている。
【０１２４】
さらに、タイマ５３やＳＣＩ５４などの周辺回路と入出力ポートＩＯＰ１〜ＩＯＰ９とは、周辺アドレスバスＰＡＢ、ならびに周辺データバスＰＤＢとによって相互に接続されている。
【０１２５】
ＢＳＣ５６は、上記したメインアドレスバスＩＡＢ、およびメインデータバスＩＤＢと周辺アドレスバスＰＡＢ、ならびに周辺データバスＰＤＢとの間で信号の転送を制御するとともに、各々のバスの状態を制御する。
【０１２６】
また、本実施の形態においては、メモリセルＳ（図９）がスタックゲート型からなる場合について記載したが、メモリセルはそれに限定されるものではなく、たとえば、図１５に示すようなＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  ＲＯＭ）などに用いられるメモリセル（不揮発性メモリセル）Ｓ１などであってもよい。
【０１２７】
このメモリセルＳ１は、図示するように、選択ＭＯＳトランジスタと電荷蓄積ＭＯＳトランジスタとの２つのトランジスタで１つのメモリセルを構成する構造からなる。
【０１２８】
メモリセルＳ１にはビット線ｙｄ＜ｍ＞が接続されており、該メモリセルＳ１の一方のゲート（コントロールゲート）にはワード線ｘｃ＜ｎ＞が接続されており、他方のゲート（メモリゲート）にはワード線ｘ＜ｎ＞が接続されている。
【０１２９】
そして、メモリセルＳ１において、コントロールゲートにはワード線ｘｃ＜ｎ＞を介してコントロールゲート電圧が印加され、メモリゲートにはワード線ｘ＜ｎ＞を介してメモリゲート電圧が印加される。
【０１３０】
メモリセルＳ１は、図１６に示すように、ソースＳＣ、ドレインＤからなる拡散層が形成されている。これらソースＳＣ−ドレインＤ間の半導体基板Ｗ上にはゲート酸化膜を介して、電荷蓄積層ＤＣ、およびメモリゲートＭＧがスタックド構造によって形成されており、そのとなり側にはコントロールゲートＣＧが形成された２トランジスタ構成になっている。
【０１３１】
図１６（ａ）は、メモリセルＳ１における書き込み動作を示した図である。
【０１３２】
このメモリセルＳ１は、絶縁領域中に局所的な電荷トラップ領域を複数有する窒化膜を電荷蓄積層ＤＣとしている。
【０１３３】
メモリゲートＭＧに、たとえば、８Ｖ程度、コントロールゲートＣＧに約１．５Ｖ程度、ソースＳＣに約５Ｖ程度、ドレインＤに約０Ｖ程度、半導体基板Ｗに約０Ｖ程度を印加すると、ドレインＤ−ソースＳＣ間に電流が流れ発生したホットエレクトロンが、ソースサイドインジェクションにより、電荷蓄積層ＤＣに電子が蓄積されて、メモリセルＳ１の電流が小さくなる。
【０１３４】
また、図１６（ｂ）は、メモリセルＳ１の消去動作を示した図である。
【０１３５】
メモリゲートＭＧに、たとえば、約１０Ｖ程度、コントロールゲートＣＧにたとえば、１．５Ｖ程度、ソースＳＣ、ドレインＤ、および半導体基板Ｗに、たとえば約０Ｖ程度を印加すると、電荷蓄積層ＤＣに蓄積された電子がメモリゲートＭＧに放出され、メモリセルＳ１の電流が大きくなる。
【０１３６】
このメモリセルＳ１においても、温度勾配を設けたベリファイ時のメモリゲート電圧は、メモリゲートＭＧに印加される。この温度勾配を設けたメモリゲート電圧の印加は、特に限定されることはなく、該メモリゲート電圧をコントロールゲートＣＧに印加するようにしてもよい。
【０１３７】
それにより、本実施の形態によれば、フラッシュメモリ１のデータ読み出し時において、読み出しに必要なメモリ電流をベリファイ動作において確保することにより、データ書き換えにより劣化したメモリセルＳであってもデータ読み出しの信頼性を向上させることができる。
【０１３８】
さらには絶縁領域中に局所的な電荷トラップ領域を複数有する窒化膜を電荷蓄積層として有するメモリセルにおいても、書き込み動作／消去動作のそれぞれにおいてベリファイ動作を行うことにより、しきい値電圧の変化が完了したか否かを把握することが可能となり、メモリセルのしきい値電圧の変化が完了したにもかかわらず書き込み電圧／消去電圧を印可され続けることが無くなり、メモリセルへの書き込み動作／消去動作を高速化することができ、メモリセルの電荷蓄積領域に電圧が印可され続けることによるストレスを低減でき、また消費電力を低減させることができる。
【０１３９】
また複数のメモリセルに対して並列に書き込み動作／消去動作を行う場合、ベリファイ動作を行うことにより、しきい値電圧の変化が完了したメモリセルに対してはソース・ドレイン間の電位差を小さくし、メモリセル電流を流さないようにすることで、消費電力を低減させることができる。
【０１４０】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１４１】
たとえば、前記実施の形態では、フラッシュメモリのメモリセルが、１トランジスタ、および２トランジスタによってメモリセルを構成するスタックゲート型の場合について記載したが、該メモリセルの構成はこれに限定されるものではなく、不揮発性メモリであればどのような構成であってもよい。
【０１４２】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【０１４３】
（１）読み出し可能なメモリ電流をベリファイ動作において確保することにより、データ読み出しの信頼性を向上させることができるとともに、データの書き換え回数を大幅に向上することができる。
【０１４４】
（２）また、上記（１）により、不揮発性半導体記憶装置、ならびにそれを用いた半導体集積回路装置の信頼性を向上することができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態によるフラッシュメモリのブロック図である。
【図２】図１のフラッシュメモリに設けられたベリファイセンスアンプ回路の回路図である。
【図３】ベリファイの概念を表すメモリセルの電流特性図である。
【図４】図３のベリファイ時における問題点を示したメモリセルの電流特性図である。
【図５】ベリファイの判定電流に温度勾配を設けた場合のメモリセルの電流特性図である。
【図６】ベリファイの判定電流に温度勾配を設けた場合の他の例を示したメモリセルの電流特性図である。
【図７】ベリファイ時のメモリゲート電圧に温度勾配を設けた際のメモリセルの電流特性図である。
【図８】ベリファイ時のメモリゲート電圧に温度勾配を設けた際の他の例を示したメモリセルの電流特性図である。
【図９】図１のフラッシュメモリに設けられたメモリセルにおける書き込み、消去動作の説明図である。
【図１０】図１のフラッシュメモリに設けられたベリファイセンスアンプ回路の他の構成例を示した回路図である。
【図１１】判定電流に温度勾配を設けるための一例を示した説明図である。
【図１２】図１１の温度補償回路の回路構成の一例を示した回路図である。
【図１３】メモリゲート電圧に温度勾配を設ける電圧発生回路の回路構成の一例を示す回路図である。
【図１４】本発明の一実施の形態によるフラッシュメモリ内蔵シングルチップのマイクロコンピュータのブロック図である。
【図１５】本発明の一実施の形態によるメモリセルの他の構成例を示す説明図である。
【図１６】図１５のメモリセルにおける書き込み、消去動作の説明図である。
【図１７】本発明者が検討したフラッシュメモリにおけるベリファイの概念を表すメモリ電流特性図である。
【符号の説明】
１  フラッシュメモリ（不揮発性半導体記憶装置）
１ａ  フラッシュメモリ（不揮発性記憶部）
２  制御回路
３  入出力回路
４  アドレスバッファ
５  行デコーダ
６  列デコーダ
７  ベリファイセンスアンプ回路
８  高速リードセンスアンプ回路
９  書き込みラッチ
１０  フラッシュメモリアレイ
１１  電源回路
１２  アンプ
１３  比較器
１５，１６    カレントミラー回路
２０  温度補償回路
３０  電圧発生回路
３１  チャージポンプ
３２  切り替え回路
３３  温度補償回路
３４  比較器
３５  ラダー抵抗
４０  電圧発生回路
４１  チャージポンプ
４３  温度補償回路
４４  比較器
４５  ラダー抵抗
Ｍ１〜Ｍ３    トランジスタ
Ｓ，Ｓ１  メモリセル（不揮発性メモリセル）
Ｖｒ  メモリゲート電圧
Ｖｖｌ    メモリゲート電圧
Ｖｖｈ    メモリゲート電圧
Ｉｒｌ    メモリ電流
Ｉｒｈ    メモリ電流
Ｉｖ    判定電流
Ｉｖｌ    判定電流
Ｉｖｈ    判定電流
Ｉｖｌｔａ    判定電流
Ｉｖｌｔｂ    判定電流
Ｉｖｈｔａ    判定電流
Ｉｖｈｔｂ    判定電流
Ｖｖｌｔａ  メモリゲート電圧
Ｖｖｌｔｂ  メモリゲート電圧
Ｖｖｈｔａ  メモリゲート電圧
Ｖｖｈｔｂ  メモリゲート電圧
ＳＣ  ソース
Ｄ  ドレイン
ＤＣ  電荷蓄積層
Ｗ  半導体基板
ＭＧ  メモリゲート
ＦＧ  フローティングゲート
ＣＧ  コントロールゲート
Ｔａ，Ｔｂ  温度
Ｎ１，Ｎ２  ノード
ｖｇ，ｖｇｉ  電圧
ｖｉｎ  入力電圧
ｓｅｌ０，ｓｅｌ１  制御信号
ｖｒｅｆ１，ｖｒｅｆ２  基準電圧
ｙｄ＜ｍ＞  ビット線
Ｘ＜ｎ＞，ｘｃ＜ｎ＞  ワード線
ｄｒｖ  ドライバ
ｖｏｕｔ  出力電圧
Ｍ４〜Ｍ６  トランジスタ
Ｍ１０〜Ｍ１４  トランジスタ
Ｍ２０〜Ｍ２４  トランジスタ
Ｍ３０〜Ｍ３４  トランジスタ
ＭＣ  マイクロコンピュータ（半導体集積回路装置）
５０  ＣＰＵ（中央情報処理装置）
５１  ＣＰＧ
５２  ＤＭＡＣ
５３  タイマ
５４  ＳＣＩ
５５  ＲＯＭ
５６  ＢＳＣ
５７  ＲＡＭ
ＩＯＰ１〜ＩＯＰ９  入出力ポート
ＩＡＢ  メインアドレスバス
ＩＤＢ  メインデータバス
ＰＡＢ  周辺アドレスバス
ＰＤＢ  周辺データバス
ＣＫ  クロックライン
【図１】
2004164700.tif 000003
【図２】
2004164700.tif 000004
【図３】
2004164700.tif 000005
【図４】
2004164700.tif 000006
【図５】
2004164700.tif 000007
【図６】
2004164700.tif 000008
【図７】
2004164700.tif 000009
【図８】
2004164700.tif 000010
【図９】
2004164700.tif 000011
【図１０】
2004164700.tif 000012
【図１１】
2004164700.tif 000013
【図１２】
2004164700.tif 000014
【図１３】
2004164700.tif 000015
【図１４】
2004164700.tif 000016
【図１５】
2004164700.tif 000017
【図１６】
2004164700.tif 000018
【図１７】
2004164700.tif 000019