(57)【要約】【課題】高速動作が可能なＴＦＴを実現するために、ゲート絶縁膜を薄く形成するという手段を採用した場合、ゲート電極の形成のためのエッチングを行う際に半導体層の消失や膜減りの問題が発生する。この問題を解決し、高速動作が可能であるＴＦＴを提供することを課題とする。【手段】半導体層の消失及び膜減りを防止するため、半導体層の消失や膜減りが予想される部分に、あらかじめ下地半導体層を敷いておくことで半導体層の消失や膜減りを予防する。【選択図】　図１
2004128217.tif 000002
【特許請求の範囲】
【請求項１】
絶縁表面上に複数の部分からなる第１の非晶質半導体層を形成し、
前記第１の非晶質半導体層を覆って第２の非晶質半導体層を形成し、
前記第１の非晶質半導体層と前記第２の非晶質半導体層を結晶化し第１の結晶質半導体層と第２の結晶質半導体層とし、
前記第２の結晶質半導体層を覆ってゲート絶縁膜を形成し、
前記ゲート絶縁膜上に金属膜を形成し、
前記金属膜をパターニングしてからエッチングによってゲート電極を形成し、
前記エッチングにより、前記ゲート絶縁膜の前記ゲート電極に覆われていない部分を除去し、かつ前記除去されたゲート絶縁膜の下部に位置していた前記第２結晶質の半導体層の一部又は全部を除去すること、
を特徴とする薄膜トランジスタの作製方法。
【請求項２】
請求項１において、前記除去されたゲート絶縁膜の下部に位置していた前記第２の結晶質半導体層の全部が除去された後、前記除去されたゲート絶縁膜の下部に位置していた前記第１の結晶質半導体層の一部が除去されること、を特徴とする薄膜トランジスタの作製方法。
【請求項３】
請求項１又は請求項２のいずれか一において、前記エッチングは一回または複数回行われることを特徴とする薄膜トランジスタの作製方法。
【請求項４】
絶縁表面上の半導体層と、
前記ゲート絶縁膜上の第１のゲート電極と、
前記第１のゲート電極の少なくとも一部を覆う第２のゲート電極と
前記半導体層と前記第１のゲート電極の間のみに位置するゲート絶縁膜と、
を有する薄膜トランジスタであって、
前記第１のゲート電極下部に位置する半導体層の少なくとも一部の厚さが、前記ゲート電極に覆われていない部分の半導体層の厚さより厚いことを特徴とする半導体装置。
【請求項５】
請求項４において、前記半導体層は前記第１のゲート電極と重なっていない部分に不純物領域を有することを特徴とする薄膜トランジスタ。
【請求項６】
請求項５において、前記半導体層は前記第１のゲート電極と重なっていない部分に高濃度不純物領域を有することを特徴とする薄膜トランジスタ。
【請求項７】
請求項５または請求項６において、前記半導体層のうち前記第１のゲート電極の下部に位置しており、且つ前記第２の電極の下部に位置していない部分に低濃度不純物領域を有することを特徴とする薄膜トランジスタ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、薄膜トランジスタ（Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ、以下ＴＦＴと記す）、それを用いた電子機器、表示装置、及びそれらの作製方法に関する。特にゲート絶縁膜を薄く形成したＴＦＴ及びその作製方法に関する。
【０００２】
【従来の技術】
近年、情報の大容量化、処理の高速化の必要性から、高速動作が可能な薄膜トランジスタ（ＴＦＴ）への要望が大きくなっている。そのため、寄生容量の低下や、ソース領域やドレイン領域の低抵抗化、シリコン結晶の歪みを利用したキャリア移動速度の向上により、高速動作を行うＴＦＴの開発が進められている。
【０００３】
また、微細化の実現に起因して、高速動作を行うＴＦＴの開発も活発に進められている。微細化によりチャネル長を短くしたＴＦＴは、キャリアが移動する距離を短くすることができるため、高速動作が可能となる。
【０００４】
チャネル長の縮小による高速化は、単にチャネル長を短くすれば可能になるというわけではなく、スケーリング則に基づいて微細化を行うことが必要である。例えば、ある構成のＴＦＴのチャネル長を１／２にしたとする。しかし、単にチャネル長のみを１／２にしたのでは元のＴＦＴと同様の容量は得られない。ＴＦＴを構成する他の要素についてもスケーリング則に基づいて膜厚を薄くする等の、縮小が必要となる。
【０００５】
また、高速動作を可能にするためには、応答速度を向上させることも有効である。ゲート電極に高い電圧をかければチャネル形成領域にかかる電界が大きくなり応答速度は速くなるが、駆動電圧が高くなり消費電力が大きくなるという弊害が発生する。
【０００６】
ここで、ゲート絶縁膜を薄く形成すれば、チャネル形成領域にキャリアをより集めやすくなり、応答速度の向上が期待できる。そのため、ゲート絶縁膜を薄くすることで、低電圧駆動が可能であると共に、高い周波数の応答性の良い絶縁ゲート型電界効果半導体装置を提供することが提案されている（特許文献１参照）。
【０００７】
【特許文献１】
特開平６−１８８４２１公報　（第２頁）
【０００８】
【発明が解決しようとする課題】
ところが、このような微細化やゲート絶縁膜の薄膜化を進めていくと、製造工程におけるエッチング処理の精度の問題が出てくる。特に、ゲート電極をエッチングする際の影響が著しい。すなわち、応答速度を向上させる目的や微細化に伴ってゲート絶縁膜が薄膜化しているため、下層の半導体層までエッチングが及んでしまい、素子が全く動作しなくなってしまう場合がある。高速動作が可能なＴＦＴを実現するためには、ゲート絶縁膜が薄膜化していても歩留まり良くＴＦＴが作製できるようにすることが急務である。以下にゲート絶縁膜が薄い場合の問題について図１０を用いて説明する。
【０００９】
図１０（Ａ）はゲート絶縁膜を半導体層がエッチングにより消失する恐れの無い膜厚（１１５ｎｍ程度）で作製したＴＦＴの一例である。図１０（Ｂ）は、ガラス上にトップゲート型ＴＦＴを作製する際、ゲート絶縁膜を薄く（１０ｎｍ程度）形成するよう設計した場合の一例である。図１０（Ａ）（Ｂ）は共に基板１００１、下地絶縁膜１００２、半導体層１００３、ゲート絶縁膜１００７、第１のゲート電極１００８、第２のゲート電極１００９、パッシベーション膜１０１０、第１の層間絶縁膜、配線１０１２を有している。
【００１０】
図１０（Ａ）において半導体層１００３ａは高濃度不純物領域１００４、低濃度不純物領域１００５、チャネル形成領域１００６を有している。図１０（Ａ）のゲート絶縁膜１００７ａはゲート電極をエッチングする際、ゲート電極と重なっていない部分がエッチングされて薄くなっている。しかし、この場合、ゲート絶縁膜１００７ａは半導体層上に残存し、エッチングは半導体層にまで及んでいない。但し、図１０（Ａ）におけるゲート絶縁膜１００７ａの厚さでは、応答速度の向上は期待できない。
【００１１】
一方、図１０（Ｂ）に示したように、高速動作を可能にするためゲート絶縁膜１００７ｂを薄く形成した場合、ゲート電極１００８、１００９のエッチングを行う際、エッチングが半導体層１００３ｂまで及んでしまう。そのため、１０１３に示すようにゲート電極の下部以外の半導体層が消失してしまうという問題が起こる。もしくは消失まで行かなくても膜減りしてしまう。
【００１２】
図１０（Ｂ）に示すように、ゲート電極の下部以外の半導体層が消失してしまうと、ＴＦＴとして全く機能しなくなってしまう。あるいは極度に膜減りしてしまうと、ソース及びドレイン領域の高抵抗化を招き、動作速度が遅くなってしまう。
【００１３】
前記問題は、現在用いられている加工法においての、エッチングの位置や深さなどの制御技術が、目的とする膜厚や微細度に応じ要求される正確さに、対応しきれていないために起きることである。
【００１４】
また、前記問題は、図１０（Ａ）の様にゲート絶縁膜１００７ａが通常の膜厚であれば、エッチングをゲート絶縁膜の途中で止めることはそれほど困難なことではなく、あまり問題にならない。
【００１５】
一方、半導体層の消失を防ぐために、初めから半導体層の膜厚を半導体層全体にわたって厚く形成することも考えられる。しかし、この方法は、動作速度の速い完全空乏型モードで動作する半導体層の厚さに限界（〜５０ｎｍ程度、条件による）があるうえ、微細化の目的に反することになるため、採用は難しい。
【００１６】
以上のようにゲート絶縁膜が薄いために起こる半導体層層の消失、もしくは膜減りによる歩留まり低さが、ＴＦＴの応答速度の向上及び微細化を目指す上で大きな障害となっている。そこで本発明は、高速動作を可能にするための微細化及び応答速度の向上を目的としたゲート絶縁膜の薄膜化に伴う半導体層へのオーバーエッチングの問題を解消することを課題とする。
【００１７】
【課題を解決するための手段】
そこで本発明は、ゲート絶縁膜を薄く形成したＴＦＴの作製方法において、半導体層の膜減りを想定し、あらかじめ少なくとも膜減りする部分に厚く半導体層を形成しておくことで、半導体層の消失を予防した薄膜ＴＦＴ及びその作製方法を提供する。
【００１８】
本明細書で開示する発明の一つは、絶縁表面上に複数の部分からなる第１の非晶質半導体層を形成し、前記第１の非晶質半導体層を覆って第２の非晶質半導体層を形成し、前記第１の非晶質半導体層と前記第２の非晶質半導体層を結晶化し第１の結晶質半導体層と第２の結晶質半導体層とし、前記第２の結晶質半導体層を覆ってゲート絶縁膜を形成し、前記ゲート絶縁膜上に金属膜を形成し、前記金属膜をパターニングしてからエッチングによってゲート電極を形成し、前記エッチングにより、前記ゲート絶縁膜の前記ゲート電極に覆われていない部分を除去し、かつ前記除去されたゲート絶縁膜の下部に位置していた前記第２結晶質の半導体層の一部又は全部を除去することを特徴とする。
【００１９】
また、前記構成において、前記除去されたゲート絶縁膜の下部に位置していた前記第２の結晶質半導体層の全部が除去された後、前記除去されたゲート絶縁膜の下部に位置していた前記第１の結晶質半導体層の一部が除去されること、を特徴とする。
【００２０】
また、前記エッチングは一回または複数回行われることを特徴とする。
【００２１】
これらの方法によってＴＦＴを作製すれば、従来、ゲート電極が薄いことにより消失してしまっていた半導体層の部分が厚く形成されているために消失せず残り、ゲート絶縁膜を薄く形成しても歩留まり良く生産を行うことができるようになる。
【００２２】
また、本明細書で開示する発明の一つは、絶縁表面上の半導体層と、前記ゲート絶縁膜上の第１のゲート電極と、前記第１のゲート電極の少なくとも一部を覆う第２のゲート電極と、前記半導体層と前記第１のゲート電極の間のみに位置するゲート絶縁膜とを有する薄膜トランジスタであって、前記第１のゲート電極下部に位置する半導体層の少なくとも一部の厚さが、前記ゲート電極に覆われていない部分の半導体層の厚さより厚いことを特徴とする薄膜トランジスタである。
【００２３】
上記構成を有する本発明は、ゲート絶縁膜が薄く形成されているため、チャネルにキャリアを集めやすく、しきい値の点で有利であり、駆動電圧が低く、高速動作が可能な薄膜トランジスタ及びその作製方法を提供することができる。
【００２４】
【実施の形態】
（実施の形態１）
本発明実施の形態について図２、図３を用いて説明する。
【００２５】
基板２０１上に下地絶縁膜２０２を形成する。基板としては、ガラス基板、石英基板、結晶性ガラスなどの絶縁性基板や、セラミック基板、ステンレス基板、金属基板（タンタル、タングステン、モリブデン等）、半導体基板、プラスチック基板（ポリイミド、アクリル、ポリエチレンテレフタレート、ポリカーボネート、ポリアリレート、ポリエーテルスルホン等）等を用いることができる。これらの中より、プロセスの最高温度や、用途などを考慮して適したものを選ぶ。（図２（Ａ））
【００２６】
そして、前記基板２０１上に下地絶縁膜２０２ａ、２０２ｂを形成する。下地絶縁膜２０２ａ、２０２ｂは酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜などの絶縁膜を単層又は２以上の複数層形成して形成する。これらはスパッタ法や減圧ＣＶＤ法、プラズマＣＶＤ法等公知の方法を用いて形成する。本実施の形態では２層の積層構造としているが、もちろん単層でも３層以上の複数層でも構わない。
【００２７】
続いて、チャネルの長さ以上、ゲート電極の幅以下の距離だけ離して下地半導体層２０３ａ〜２０３ｄを形成する。下地半導体層２０３ａ〜２０３ｄはシリコンまたはシリコンを主成分とする材料（例えばＳｉｘＧｅ１−ｘ等）で２５〜８０ｎｍ（好ましくは３０〜６０ｎｍ）の厚さに形成すればよい。作製方法としては、公知の方法、例えばスパッタ法、減圧ＣＶＤ法、またはプラズマＣＶＤ法等が使用できる。本実施の形態では、アモルファスシリコンにより、膜厚５５ｎｍで形成した。
【００２８】
次いで、半導体膜２０４を形成する。下地半導体層２０３ａ〜２０３ｄと同様に、シリコンまたはシリコンを主成分とする材料（例えばＳｉｘＧｅ１−ｘ等）で２５〜８０ｎｍ（好ましくは３０〜６０ｎｍ）の厚さに形成すればよい。作製方法としては、公知の方法、例えばスパッタ法、減圧ＣＶＤ法、またはプラズマＣＶＤ法等が使用できる。本実施の形態では、アモルファスシリコンにより膜厚５０ｎｍで形成した。
【００２９】
続いて、下地半導体層２０３ａ〜２０３ｄ、半導体膜２０４の結晶化を行った。結晶化は公知の結晶化処理（レーザ結晶化法、熱結晶化法等）または触媒元素を添加して加熱処理を施す結晶化方法を用いて行えばよい。また、これらの結晶化方法を組み合わせて適用してもよい。本実施の形態では、触媒元素を用いた加熱による結晶化を行った。
【００３０】
重量換算で１０ｐｐｍのニッケルを含む酢酸ニッケル塩溶液をスピナーで塗布し、半導体膜表面にニッケル溶液の薄い膜２０５を形成した（図２（Ｂ））。塗布に代えてスパッタ法でニッケル元素を全面に散布する方法を用いてもよい。触媒元素としては、ニッケル（Ｎｉ）以外に、鉄（Ｆｅ）、パラジウム（Ｐｄ）、スズ（Ｓｎ）、鉛（Ｐｂ）、コバルト（Ｃｏ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、といった元素などから選んだ一種または複数種を使用してもよい。
【００３１】
次いで、加熱処理を行い、下地半導体層２０３ａ〜２０３ｄと半導体膜２０４を結晶化させる。触媒元素を用いているため、５００℃〜６５０℃で４〜２４時間程度行えばよい。この結晶化処理により、下地半導体層２０３ａ〜２０３ｄと半導体膜２０４は結晶質の半導体膜となる。
【００３２】
また、加熱による結晶化と合わせてレーザによる結晶化を行い、結晶性を向上させても良い。レーザ結晶化法を適用する場合には、レーザ発振装置として、パルス発振型、または連続発振型の気体または固体及び金属レーザ発振装置を用いれば良い。気体レーザとしては、エキシマレーザ、Ａｒレーザ、Ｋｒレーザ等があり、固体レーザとしては、ＹＡＧレーザ、ＹＶＯ４レーザ、ＹＬＦレーザ、ＹＡｌＯ３レーザ、ガラスレーザ、ルビーレーザ、アレキサンドライドレーザ、サファイアレーザ、金属レーザとしては、ヘリウムカドミウムレーザ、銅蒸気レーザ、金蒸気レーザが挙げられるなどがある。固体レーザのレーザ媒質である結晶には、Ｃｒ３＋、Ｃｒ４＋、Ｎｄ３＋、Ｅｒ３＋、Ｃｅ３＋、Ｃｏ２＋、Ｔｉ３＋、Ｙｂ３＋又は、Ｖ３＋をから選択される一種又は複数種が不純物としてドープされている。
【００３３】
レーザによる結晶化を行う場合には、レーザ発振装置により発振されたレーザは光学系を用いて線状にして照射を行うとよい。線状レーザは通常用いられるシリンドリカルレンズや凹型を有するミラーなどを用いることで得ることができる。照射条件としてはエネルギー密度は０．０１〜１００ＭＷ／ｃｍ２程度（好ましくは０．１〜１０ＭＷ／ｃｍ２）、レーザの相対的な移動速度０．５〜２０００ｃｍ／ｓ程度が挙げられる。また、パルス発振のレーザを用いる場合には、周波数３００Ｈｚとし、レーザーエネルギー密度を１００〜１５００ｍＪ／ｃｍ２（代表的には２００〜１０００ｍＪ／ｃｍ２）とするのが望ましい。このとき、レーザ光を５０〜９８％オーバーラップさせても良い。
【００３４】
結晶化処理の後、半導体膜２０４をエッチングにより所望の形状の半導体層２０６ａ〜２０６ｄとする（図２（Ｃ））。その際、半導体層の下部、少なくともゲート電極の下部に位置しない所には下地半導体層２０３ａ〜２０３ｄが位置するように設定する。また、下地半導体層２０３ａ〜２０３ｄはチャネル形成領域の幅以上ゲート電極の幅以下の距離程度離して作られているため、チャネル形成領域の下には下地半導体層は位置しないようにする。これにより、下地半導体層２０３と半導体層２０６とのセットで形成された半導体層Ａ〜Ｄが形成された。
【００３５】
なお、半導体膜２０４を所望の形状にエッチングして半導体層２０６ａ〜２０６ｄとしてから、前記結晶化処理を行っても構わない。また、結晶化後に結晶化のために使用したニッケルのゲッタリングを行っても良い。さらに、ＴＦＴのしきい値を制御するために、半導体層中に微量のリンまたはボロンをチャネルドープしてもよい。
【００３６】
ゲッタリングを行う場合は、表面をオゾン水で処理し、１〜５ｎｍ程度のバリア膜を形成してから、該バリア層上にスパッタ法にてゲッタリングサイトを形成する。ゲッタリングサイトはアルゴン元素を含む非晶質シリコン膜を膜厚１５０ｎｍ堆積することで形成する。成膜条件は、成膜圧力：０．３Ｐａ、ガス（Ａｒ）流量：５０（ｓｃｃｍ）、成膜パワー：３ｋＷ、基板温度：１５０℃とした。なお、上記条件での非晶質シリコン膜に含まれるアルゴン元素の原子濃度は、３×１０２０／ｃｍ３〜６×１０２０／ｃｍ３、酸素の原子濃度は１×１０１９／ｃｍ３〜３×１０１９／ｃｍ３程度である。その後、ランプアニール装置を用いて６５０℃、３分の熱処理を行いゲッタリングする。
【００３７】
続いて、ゲート絶縁膜２０７を形成する。（図２（Ｄ））膜厚は５〜１０ｎｍ程度とし、減圧ＣＶＤ法またはプラズマＣＶＤ法、スパッタ法などでシリコンを含む絶縁膜を形成すれば良い。本実施の形態では酸化シリコン膜を１０ｎｍの厚さで用いる。この場合、プラズマＣＶＤ法でＴＥＯＳ（Ｔｅｔｒａｅｔｈｙｌ　Ｏｒｔｈｏ　Ｓｉｌｉｃａｔｅ）とＯ２とを混合し、反応圧力４０Ｐａ、基板温度３００〜４００℃の条件下で、高周波（１３．５６ＭＨｚ）電力密度０．５〜０．８Ｗ／ｃｍ２で放電させて形成することができる。このようにして作製される酸化シリコン膜は、その後４００〜５００℃の加熱処理によりゲート絶縁膜として良好な特性を得ることができる。また、この絶縁膜の厚さは通常より薄く形成しており、必要とする低いしきい値、低い駆動電圧、高い応答速度が期待できる。
【００３８】
次いで、ゲート絶縁膜上に膜厚２０〜１００ｎｍの第１の導電膜２０８と第１の導電膜２０８上に膜厚１００〜４００ｎｍの第２の導電膜２０９を形成する。本実施の形態では第１の導電膜２０８としてＴａＮを３０ｎｍ、第２の導電層２０９としてＷを３７０ｎｍで形成した。ＴａＮ膜、Ｗ膜共スパッタ法で形成すればよく、ＴａＮ膜はＴａのターゲットを用いて窒素雰囲気中で、Ｗ膜はＷのターゲットを用いて成膜すれば良い。ゲート電極として使用するには抵抗が低いことが要求され、特にＷ膜の抵抗率は２０μΩｃｍ以下であることが望ましいため、Ｗのターゲットは高純度（９９．９９９９％）のターゲットを用いることが望ましく、成膜時の不純物混入にも注意をはらわなければならない。こうして形成されたＷ膜の低効率は９〜２０μΩｃｍとすることが可能である。
【００３９】
なお、本実施の形態では第１の導電層２０８をＴａＮ、第２の導電層２０９をＷとしたが、これに限定されず、第１の導電層２０８と第２の導電層２０９は共にＴａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕ、Ｃｒ、Ｎｄから選ばれた元素、または前記元素を主成分とする合金材料若しくは化合物材料で形成してもよい。また、リン等の不純物元素をドーピングした多結晶珪素膜に代表される半導体膜を用いてもよい。また、ＡｇＰｄＣｕ合金を用いてもよい。さらに、その組み合わせも適宜選択すればよい。また、本実施の形態では、２層の積層構造としたが、１層としてもよいし、もしくは３層以上の積層構造としてもよい。
【００４０】
次に、前記導電層をエッチングして電極及び配線を形成するため、フォトリソグラフィーにより露光工程を経てレジストからなるマスクを形成する。本発明では、半導体層Ａ〜Ｄはチャネル形成領域となる場所が凹形状を呈しており、マスクはエッチング終了後、第１のゲート電極となる部分が凹形状部分を全て覆う程度に残存するように形成する。
【００４１】
第１のエッチング処理では第１のエッチング条件と第２のエッチング条件でエッチングを行う。レジストによるマスク２１０を用い、エッチングし、ゲート電極２１１ａ〜２１１ｄ及び配線２１２を形成する。エッチング条件は適宜選択すれば良いが、本法では半導体層が消失しないようにあらかじめ下地半導体層を半導体層の下部に敷いているため、オーバーエッチングによる半導体層の消失は起こりにくい（図２（Ｅ））。
【００４２】
本法では、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ　Ｃｏｕｐｌｅｄ　Ｐｌａｓｍａ：誘導結合プラズマ）エッチング法を使用した。第１のエッチング条件として、エッチング用ガスにＣＦ４、Ｃｌ２とＯ２を用い、それぞれのガス流量比を２５／２５／１０（ｓｃｃｍ）とし、１．０Ｐａの圧力でコイル型電極に５００ＷのＲＦ（１３．５６ＭＨｚ）電力を投入してプラズマを生成してエッチングを行う。基板側（試料ステージ）にも１５０ＷのＲＦ（１３．５６ＭＨｚ）電力を投入し、実質的に負の自己バイアス電圧を印加する。この第１のエッチング条件によりＷ膜をエッチングして第１の導電層の端部をテーパー形状とする。第１のエッチング条件でのＷ膜に対するエッチング速度は２００．３９ｎｍ／ｍｉｎ、ＴａＮに対するエッチング速度は８０．３２ｎｍ／ｍｉｎ、でありＴａＮに対するＷの選択比は約２．５である。また、この第１のエッチング条件によって、Ｗ膜のテーパー角度は約２６°となる。
【００４３】
続いて、第２のエッチング条件に移ってエッチングを行う。レジストからなるマスク２１０を除去せず、のこしたまま、エッチング用ガスにＣＦ４とＣｌ２を用い、それぞれのガス流量比を３０／３０（ｓｃｃｍ）、圧力１．０Ｐａでコイル型の電極に５００ＷのＲＦ（１３．５６ＭＨｚ）電力を投入してプラズマを生成して約１５秒程度のエッチングを行う。基板側（試料ステージ）にも２０ＷのＲＦ（１３．５６ＭＨｚ）電力を投入し、実質的に負の自己バイアス電圧を印加する。ＣＦ４とＣｌ２を混合した第２のエッチング条件ではＷ膜及びＴａＮ膜とも同程度にエッチングされる。
【００４４】
第２のエッチング条件でのＷに対するエッチング速度は５８．９７ｎｍ／ｍｉｎ、ＴａＮに対するエッチング速度は６６．４３ｎｍ／ｍｉｎである。なお、ゲート絶縁膜上に残渣を残すことなくエッチングするためには、１０〜２０％程度の割合でエッチング時間を増加させると良い。
【００４５】
この第１のエッチング処理において、電極に覆われていないゲート絶縁膜は２０ｎｍ〜５０ｎｍ程度エッチングされる。ゲート絶縁膜を５〜１０ｎｍ程度に薄く形成すると、この第１のエッチングにおいて、既にゲート絶縁膜が消失して半導体層もほとんど消失した状態となってしまうことが容易に予想できる。しかし、本法においてはゲート絶縁膜は薄いものの、あらかじめ、ゲート電極に覆われていない部分の半導体層の下部に下地半導体層を設けているため、ゲート絶縁膜がエッチングにより消失しても、まだ十分な厚さの半導体層が残っている。本実施の形態では、パターニングされたゲート電極に覆われていないゲート絶縁膜２０７が全てエッチングで除去されており、半導体層２０６ａ〜ｄもその一部がエッチングで除去されて薄くなっているが、下地半導体層２０３ａ〜２０３ｄが存在により、半導体層は消失せずに残っている。
【００４６】
上記の第１のエッチング処理においては、基板側に印加されたバイアス電圧の効果により第１の導電層２１１ａ−１〜２１１ｄ−１及び第２の導電層２１１ａ−２〜２１１ｄ−２の端部はテーパー状となる。このように第１のエッチング処理においては、第１の導電層と第２の導電層からなる第１形状の導電層２１１ａ〜２１１ｄが形成される。
【００４７】
次いで、レジストからなるマスク２１０を除去せずに第２のエッチング処理を行う（図３（Ａ））。第２のエッチング処理では、エッチング用のガスにＳＦ６とＣｌ２とＯ２を用い、それぞれのガス流量比を２４／１２／２４（ｓｃｃｍ）とし、１．３Ｐａの圧力でコイル側の電力に７００ＷのＲＦ（１３．５６ＭＨｚ）電力を投入してプラズマを発生して２５秒程度エッチングを行う。基板側（試料ステージ）にも１０ＷのＲＦ（１３．５６ＭＨｚ）電力を投入し、実質的に負の自己バイアス電圧を印加した。このエッチング条件ではＷ膜が選択的にエッチングされ、第２形状の導電層２１３ａ〜２１３ｄを形成した。このとき第１の導電層２１３ａ−１〜２１３ｄ−１はほとんどエッチングされない。
【００４８】
そして、レジストからなるマスク２１０を除去せず、第１のドーピング処理を行う。これにより、半導体層２０６ａ〜２０６ｄにＮ型を付与する不純物が低濃度に添加される。第１のドーピング処理はイオンドープ法又はイオン注入法で行えば良い。イオンドープ法の条件はドーズ量が１×１０１３〜５×１０１４ａｔｏｍｓ／ｃｍ２、加速電圧が４０〜８０ｋＶで行えばよい。本実施の形態では加速電圧を５０ｋＶとして行った。Ｎ型を付与する不純物元素としては１５族に属する元素を用いることができ、代表的にはリン（Ｐ）または砒素（Ａｓ）が用いられる。本実施の形態ではリン（Ｐ）を使用した。その際、第１の導電層２１３ａ−１〜２１３ｄ−１をマスクとして、自己整合的に低濃度の不純物が添加されている第１の不純物領域（Ｎ−−領域）２１４〜２１７を形成した。
【００４９】
続き、レジストからなるマスク２１０を除去する。そして新たにレジストからなるマスク２１８を形成して第１のドーピング処理よりも高い加速電圧で、第２のドーピング処理を行う。第２のドーピング処理もＮ型を付与する不純物を添加する。イオンドープ法の条件はドーズ量を１×１０１３〜３×１０１５ａｔｏｍｓ／ｃｍ２、加速電圧を６０〜１２０ｋＶとすれば良い。本実施の形態ではドーズ量を３．０×１０１５ａｔｏｍｓ／ｃｍ２とし、加速電圧を６５ｋＶとして行った。第２のドーピング処理は第２の導電層２１３ａ−２〜２１３ｄ−２を不純物元素に対するマスクとして用い、第１の導電層２１３ａ−１〜２１３ｄ−１の下方に位置する半導体層にも不純物元素が添加されるようにドーピングを行う。
【００５０】
第２のドーピングを行うと、半導体層２０６ａ〜２０６ｄの第１の導電層２１３ａ−１〜２１３ｄ−１と重なっている部分のうち、第２の導電層２１３ａ−２〜２１３ｄ−２に重なっていない部分もしくはマスク２１８に覆われていない部分に、第２の不純物領域（Ｎ−領域、Ｌｏｖ領域）２１９が形成される。第２の不純物領域２１９には１×１０１８〜５×１０１９ａｔｏｍｓ／ｃｍ３の濃度範囲でＮ型を付与する不純物が添加される。また、半導体層２０６ａ〜２０６ｄのうち、第１形状の導電層２１３ａ−１〜２１３ｄ−１にもマスク２１９にも覆われておらず、露出している部分（第３の不純物領域：Ｎ＋領域）２２０、２２１には１×１０１９〜５×１０２１ａｔｏｍ／ｃｍ３の範囲で高濃度にＮ型を付与する不純物が添加される。また、半導体層２０６ｃにはＮ＋領域が存在するが、一部マスクのみに覆われている部分２２２がある。この部分のＮ型を付与する不純物の濃度は、第１のドーピング処理で添加された不純物濃度のままであるので、引き続き第１の不純物領域（Ｎ−−領域）２２２と呼ぶことにする。
【００５１】
なお、本実施の形態では２回のドーピング処理により各不純物領域を形成したが、これに限定されることは無く、適宜条件を設定して、一回もしくは複数回のドーピングによって所望の不純物濃度を有する不純物領域を形成すれば良い。
【００５２】
次いで、図３（Ｃ）に示すように、レジストからなるマスク２１８を除去した後、新たにレジストからなるマスク２２７を形成し、第３のドーピング処理を行う。第３のドーピング処理により、Ｐチャネル型ＴＦＴとなる半導体層に前記第１の導電型及び前記第２の導電型とは逆の導電型を付与する不純物元素が添加された第４の不純物領域（Ｐ＋領域）２２３、２２４及び第５の不純物領域（Ｐ−領域）２２５、２２６が形成される。
【００５３】
第３のドーピング処理では、レジストからなるマスクに覆われておらず、更に第１の導電層とも重なっていない部分２２３、２２４に、第４の不純物領域（Ｐ＋領域）が形成され、レジストからなるマスクに覆われておらず、且つ第１の導電層と重なっており、第２の導電層と重なっていない部分２２５、２２６に第５の不純物領域（Ｐ−領域）が形成される。Ｐ型を付与する不純物元素としては、ホウ素（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）など周期律表第１３族の元素が知られている。
【００５４】
本実施の形態では、第４の不純物領域及び第５の不純物領域を形成するＰ型の不純物元素としてはホウ素（Ｂ）を選択し、ジボラン（Ｂ２Ｈ６）を用いたイオンドープ法で形成した。イオンドープ法の条件としては、ドーズ量を１×１０１６ａｔｏｍｓ／ｃｍ２とし、加速電圧を８０ｋＶとした。
【００５５】
なお、第３のドーピング処理の際には、Ｎチャネル型ＴＦＴを形成する半導体層Ａ，Ｃはレジストからなるマスク２２７に覆われている。
【００５６】
ここで、第１及び第２のドーピング処理によって、第４の不純物領域（Ｐ＋領域）２２３、２２４及び第５の不純物領域（Ｐ−領域）２２５、２２６にはそれぞれ異なる濃度でリンが添加されている。しかし、第４の不純物領域（Ｐ＋領域）２２３、２２４及び第５の不純物領域（Ｐ−領域）２２５、２２６のいずれの領域においても、第３のドーピング処理によって、Ｐ型を付与する不純物元素の濃度が１×１０１９〜５×１０２１ａｔｏｍｓ／ｃｍ２となるようにドーピング処理される。そのため、第４の不純物領域（Ｐ＋領域）２２３、２２４及び第５の不純物領域（Ｐ−領域）２２５、２２６は、Ｐチャネル型ＴＦＴのソース領域及びドレイン領域として問題無く機能する。
【００５７】
なお、本実施の形態では、第３のドーピング一回で、第４の不純物領域（Ｐ＋領域）２２３、２２４及び第５の不純物領域（Ｐ−領域）２２５、２２６を形成したが、これに限定はされない。ドーピング処理の条件によって適宜複数回のドーピング処理により第４の不純物領域（Ｐ＋領域）２２３、２２４及び第５の不純物領域（Ｐ−領域）２２５、２２６を形成してもよい。
【００５８】
次いで、図３（Ｄ）に示すように、レジストからなるマスク２２７を除去して第１のパッシベーション膜２２８を形成する。この第１のパッシベーション膜としてはシリコンを含む絶縁膜を１００〜２００ｎｍの厚さに形成する。成膜法としてはプラズマＣＶＤ法や、スパッタ法を用いればよい。本実施の形態では、プラズマＣＶＤ法により膜厚１００ｎｍの酸化窒化珪素膜を形成した。酸化窒化シリコン膜を用いる場合には、プラズマＣＶＤ法でＳｉＨ４、Ｎ２Ｏ、ＮＨ３から作製される酸化窒化シリコン膜、またはＳｉＨ４、Ｎ２Ｏから作製される酸化窒化シリコン膜を形成すれば良い。この場合の作製条件は反応圧力２０〜２００Ｐａ、基板温度３００〜４００℃とし、高周波（６０ＭＨｚ）電力密度０．１〜１．０Ｗ／ｃｍ２である。また、第１のパッシベーション膜２２８としてＳｉＨ４、Ｎ２Ｏ、Ｈ２から作製される酸化窒化水素化シリコン膜を適用しても良い。もちろん、第１のパッシベーション膜２２８は、本実施の形態のような酸化窒化シリコン膜の単層構造に限定されるものではなく、他のシリコンを含む絶縁膜を単層構造、もしくは積層構造として用いても良い。
【００５９】
その後、加熱処理（熱処理）を行って、半導体層の結晶性の回復、半導体層に添加された不純物元素の活性化を行う。熱アニール法としては、酸素濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下の窒素雰囲気中で４００〜７００℃で行えば良く、本実施の形態では４１０℃、１時間の熱処理で活性化処理を行った。なお、熱アニール法の他に、レーザーアニール法、又はラピッドサーマルアニール法（ＲＴＡ法）を適用することができる。
【００６０】
また、第１のパッシベーション膜２２８を形成した後で熱処理を行うことで、活性化処理と同時に半導体層の水素化も行うことができる。水素化は、第１のパッシベーション膜２２８に含まれる水素によって、半導体層のダングリングボンドを終端するものである。
【００６１】
また、第１のパッシベーション膜２２８を形成する前に加熱処理を行ってもよい。但し、第１の導電層２１３ａ−１〜２１３ｄ−１及び第２の導電層２１３ａ−２〜２１３ｄ−２を構成する材料が熱に弱い場合には、本実施の形態のように配線などを保護するため、第１のパッシベーション膜２２８を形成した後で熱処理を行うことが望ましい。さらに、この場合、第１のパッシベーション膜２２８がないため、当然パッシベーション膜に含まれる水素を利用しての水素化は行うことができない。
【００６２】
この場合は、プラズマにより励起された水素を用いる手段（プラズマ水素化）を用いての水素化や、３〜１００％の水素を含む雰囲気中において、３００〜４５０℃で１〜１２時間の加熱処理による水素化を用いれば良い。
【００６３】
次いで、図１に示すように、第１のパッシベーション膜２２８上に、第１の層間絶縁膜２２９を形成する。第１の層間絶縁膜２２９としては、無機絶縁膜や有機絶縁膜を用いることができる。無機絶縁膜としては、ＣＶＤ法により形成された酸化シリコン膜や、ＳＯＧ（Ｓｐｉｎ　Ｏｎ　Ｇｌａｓｓ）法により塗布された酸化シリコン膜などを用いることができ、有機絶縁膜としてはポリイミド、ポリアミド、ＢＣＢ（ベンゾシクロブテン）、アクリルまたはポジ型感光性有機樹脂、ネガ型感光性有機樹脂等の膜を用いることができる。また、アクリル膜と酸化窒化シリコン膜の積層構造を用いても良い。
【００６４】
本実施の形態では、膜厚１．６μｍの非感光性アクリル膜を形成した。第１の層間絶縁膜２２９によって、基板２０１上に形成されたＴＦＴによる凹凸を緩和し、平坦化することができる。とくに、第１の層間絶縁膜２２９は平坦化の意味合いが強いので、平坦化されやすい材質の絶縁膜を用いることが好ましい。
【００６５】
その後、第１の層間絶縁膜２２９上に窒化酸化シリコン膜等からなる第２のパッシベーション膜２３０を形成する。膜厚は１０〜２００ｎｍ程度で形成すれば良く、第２のパッシベーション膜によって第１の層間絶縁膜２２９へ水分が出入りすることを抑制することができる。また、第２のパッシベーション膜には、窒化シリコン膜、窒化アルミニウム膜、酸化窒化アルミニウム膜、ダイヤモンドライクカーボン（ＤＬＣ）膜やカーボンナイトライド（ＣＮ）膜も同様に使用できる。
【００６６】
またＲＦスパッタ法を用いて成膜された膜は緻密性が高く、バリア性に優れている。ＲＦスパッタの条件は、例えば酸化窒化珪素膜を成膜する場合、Ｓｉターゲットで、Ｎ２、Ａｒ、Ｎ２Ｏをガスの流量比が３１：５：４となるように流し、圧力０．４Ｐａ、電力３０００Ｗとして成膜する。また、例えば窒化珪素膜を成膜する場合、Ｓｉターゲットで、チャンバー内のＮ２、Ａｒをガスの流量比が２０：２０となるように流し、圧力０．８Ｐａ、電力３０００Ｗ、成膜温度を２１５℃として成膜する。本実施の形態では、ＲＦスパッタ法を用いて、酸化窒化シリコン膜を７０ｎｍの膜厚で形成した。
【００６７】
次いで、エッチングにより第２のパッシベーション膜２３０、第１の層間絶縁膜２２９及び第１のパッシベーション膜２２８をエッチングし、第３の不純物領域２２０、２２１及び第４の不純物領域２２３、２２４に達するコンタクトホールを形成する。
【００６８】
続いて、各不純物領域とそれぞれ電気的に接続する配線２３１〜２３６及び電極２３７を形成する。なお、これらの配線は、膜厚５０ｎｍのＴｉ膜と膜厚５００ｎｍの合金膜（ＡｌとＴｉ）との積層膜をパターニングして形成する。もちろん、に２層構造に限らず、単層構造でも良いし、３層以上の積層構造にしても良い。また、配線材料としては、ＡｌとＴｉに限らない。例えばＴａＮ膜上にＡｌ膜やＣｕ膜を形成し、更にＴｉ膜を形成した積層膜をパターニングして配線を形成しても良い。
【００６９】
本発明はこのようにして、図１の形態を得ることができ、ゲート絶縁膜の薄い、高速動作が可能なＴＦＴを作製することができる。
【００７０】
（実施の形態２）
本実施の形態では、本発明のＴＦＴにより表示装置を作製する例について図４、図５及び図６を用いて説明する。
【００７１】
図１に示した本発明のＴＦＴを作成後、ＴＦＴの配線２５３と一部重なるように、透明導電膜からなる第１の電極２５４を形成する。透明導電膜としては仕事関数の大きい材質を用いて作製することが望ましく、酸化インジウムと酸化スズの化合物（ＩＴＯ）、酸化インジウムと酸化亜鉛の化合物、酸化亜鉛、酸化スズ、酸化インジウム、窒化チタンなどを用いることができる。また、前記透明導電膜にガリウムを添加したものを用いても良い。この第１の電極２５４が発光素子の陽極となる。本実施の形態では第１の電極２５４にはＩＴＯを使用した。ＩＴＯは０．１μｍの厚みにスパッタ法により形成した。
【００７２】
また、この透明導電膜を形成する方法は、本実施の形態で示したようにＴＦＴの配線２５３を形成した後に形成する方法の他、図６（ｉ）に示したように配線２５３を形成する前に形成する方法（図６（ｉ）Ｂ）、配線２５３形成後、絶縁物を形成してからコンタクトホールを開口して形成する方法（図６（ｉ）Ｃ）などの方法で形成してもよい。図６（ｉ）Ａは本法の形態である。
【００７３】
次いで、電極の端面を覆うように絶縁物２５５を形成する。絶縁物２５５は無機または有機の材料で形成することができるが、感光性の有機物を使用して形成すると、開口部の形状が発光層を蒸着する際に段切れなどが起こりにくいものとなり好適である。例えば、絶縁物２５５の材料としてネガ型の感光性アクリルを用いた場合、図６（ｉｉ）Ａのように、絶縁物２５５の上端部に第１の曲率半径を有する曲面を有し、前記絶縁物の下端部に第２の曲率半径を有する曲面を有するように形成することができる。前記第１の曲率半径及び前記第２の曲率半径は、０．２μｍ〜３μｍ、また前記開口部の壁面のＩＴＯに対する角度は３５°以上とすることが好ましい。また、感光性はネガ型に限らずポジ型を用いることができる。その際、ポジ型を用いた場合の開口部の形状は図６（ｉｉ）Ｂのように絶縁物の上端部は曲率半径を有する曲面となる。感光性の有機物を用いず、絶縁物２５５の開口部をドライエッチングで作製した場合は図６（ｉｉ）Ｃのような形状となる。
【００７４】
その後、ＰＶＡ（ポリビニルアルコール）系の多孔質体を用いて拭い、ゴミ等の除去を行う。なお本実施の形態では、ＰＶＡの多孔質体を用いた拭浄により、ＩＴＯや絶縁膜をエッチングしたときに発生する微粉（ゴミ）の除去を行った。
【００７５】
次いで発光層の蒸着前処理に、全体にＰＥＤＯＴを塗布し、ベークを行ってもよい。このとき、ＰＥＤＯＴはＩＴＯとの濡れ性が良くないため、一旦ＰＥＤＯＴを塗布後、水洗し、再度ＰＥＤＯＴを塗布することが好ましい。その後、常圧で加熱を行って水分を飛ばしてから、減圧雰囲気で加熱を行う。なお、本実施の形態では、ＰＥＤＯＴを塗布後、１７０℃の減圧雰囲気で４時間加熱し、その後３０分かけて自然冷却を行う。
【００７６】
そして、蒸着装置を用いて、蒸着源を移動させながら蒸着を行う。例えば、真空度が５×１０−３Ｔｏｒｒ（０．６６５Ｐａ）以下、好ましくは１０−４〜１０−６Ｔｏｒｒまで真空排気された成膜室で蒸着を行う。蒸着の際、抵抗加熱により、予め有機化合物は気化されており、蒸着時にシャッターが開くことにより基板の方向へ飛散する。気化された有機化合物は、上方に飛散し、メタルマスクに設けられた開口部を通って基板に蒸着され、発光層２５６（正孔輸送層、正孔注入層、電子輸送層、電子注入層を含む）が形成される。
【００７７】
ここでは蒸着法により発光層２５６を形成した例を示したが、特に限定されず、塗布法（スピンコート法、インクジェット法など）により高分子からなる発光層を形成してもよい。また、本実施の形態では、有機化合物層として低分子材料からなる層を積層した例を示したが、高分子材料からなる層と、低分子材料からなる層とを積層してもよい。また、ＲＧＢの発光層を形成してフルカラー表示を行っても、単色の発光層を形成し、色変換層やカラーフィルターを用いて、フルカラー表示を行ってもよい。また、無機の材料を用いても良い。
【００７８】
発光素子の発光機構は、一対の電極間に有機化合物層を挟んで電圧を印加することにより、陰極から注入された電子および陽極から注入された正孔が有機化合物層中の発光中心で再結合して分子励起子を形成し、その分子励起子が基底状態に戻る際にエネルギーを放出して発光するといわれている。励起状態には一重項励起と三重項励起が知られ、発光はどちらの励起状態を経ても可能であると考えられている。
【００７９】
発光層は通常、積層構造となっており、この積層構造はコダック・イーストマン・カンパニーのＴａｎｇらが提案した「正孔輸送層／電界発光層／電子輸送層」という構成が代表的である。この構造は非常に発光効率が高いため、現在研究開発が進められている発光装置はほとんどこの構造が採用されている。また、他にも陽極上に正孔注入層／正孔輸送層／電界発光層／電子輸送層、または正孔注入層／正孔輸送層／電界発光層／電子輸送層／電子注入層の順に積層する構造も良い。電界発光層に対して蛍光性色素等をドーピングしても良い。
【００８０】
なお、本明細書において、陰極と陽極との間に設けられる全ての層を総称して発光層という。したがって、上述した正孔注入層、正孔輸送層、電界発光層、電子輸送層及び電子注入層は、全て発光層に含まれるものとする。これらは、低分子系有機化合物材料、中分子系有機化合物材料、又は高分子系有機化合物材料のいずれか、或いは、両者を適宣組み合わせて形成することが可能である。また、電子輸送性材料と正孔輸送性材料を適宜混合させた混合層、又はそれぞれの接合界面に混合領域を形成した混合接合を形成しても良い。又、有機系の材料のほかに無機系の発光材料を使用しても良い。
【００８１】
次いで、上記発光層上に、第２の電極２５７を陰極として形成する。第２の電極２５７は、仕事関数の小さい金属（Ｌｉ、Ｍｇ、Ｃｓ）を含む薄膜を用いて形成すればよい。また更に、Ｌｉ、Ｍｇ、Ｃｓ等を含む薄膜上に積層した透明導電膜（ＩＴＯ（酸化インジウム酸化スズ合金）、酸化インジウム酸化亜鉛合金（Ｉｎ２Ｏ３―ＺｎＯ）、酸化亜鉛（ＺｎＯ）等）との積層膜で形成すると好ましい。膜厚は陰極として作用するように適宜設定すればよいが、０．０１〜１μｍ程度の厚さに電子ビーム蒸着法で形成すればよい。
【００８２】
ここで、電子ビーム蒸着法を用いると、加速電圧が高すぎた場合放射線を発生し、ＴＦＴにダメージを与えてしまう。しかし、加速電圧が低すぎても成膜速度が下がり、生産性が低下するため対策として、第２の電極２５７を陰極として作用しうる膜厚より過剰には成膜しないようにする。陰極が薄ければ成膜速度が遅くても生産性にさほどの影響は現れない。この場合陰極の膜厚が薄いことで高抵抗化してしまう問題も発生するが、陰極上に低抵抗金属であるＡｌなどを抵抗加熱蒸着やスパッタ法などで形成し、積層構造とすることで解決できる。
【００８３】
次に、絶縁物２５５及び第２の電極２５７上に、第３のパッシベーション膜２５８を成膜した。第２のパッシベーション膜２３０と第３のパッシベーション膜２５８は、共に水分や酸素などの発光素子の劣化を促進させる原因となる物質を、他の絶縁膜と比較して透過させにくい膜を用いる。代表的には、例えばＤＬＣ膜、窒化炭素膜、ＲＦスパッタ法で形成された窒化珪素膜等を用いるのが望ましい。またその膜厚は、１０〜２００ｎｍ程度とするのが望ましい。
【００８４】
こうして図４（Ａ）に示すような発光素子を得ることができる。図７で詳しく説明するが、その上にシーリング材としてプラスチックフィルムを設け、間の空間に不活性気体を充填する。そして異方性導電膜を用いてＦＰＣ（フレキシブルプリントサーキット）により外部端子と接続することで発光表示装置（表示モジュール）が完成する。
【００８５】
また、図５に発光表示装置の画素部の上面図を示した。図４中のＡ−Ａ’、Ｂ−Ｂは図５のＡ−Ａ’、Ｂ−Ｂ’に対応し、図４には断面図が示されている。
【００８６】
画素部は、ソース信号先５０１、ゲート信号線５０２、電流供給線５０３、スイッチング用ＴＦＴ５０４、駆動用ＴＦＴ５０５、画素電極５０６、発光素子５０７、保持容量５０８を有している。
【００８７】
本実施の形態は基板側（底面）から光を取り出す例を示したが、上面から光を取り出すようにするには、積層構造を図４（Ｂ）に示すようにする。その際は、第２の電極は透光性を有する材料で形成すれば良い。
【００８８】
本発明を使用すると、ＴＦＴのゲート絶縁膜が薄いために高速動作が可能となり、より表示能力に優れた表示装置を提供することが可能となる。また、歩留まりも向上し、生産性も良くなる。
【００８９】
（実施の形態３）
半導体装置の全体の構成について、図７を用いて説明する。図７は、ＴＦＴが形成された素子基板をシーリング材によって封止することによって形成された半導体装置の上面図であり、図７（Ｂ）は図７（Ａ）のＢ−Ｂ’における断面図、図７（Ｃ）は図７（Ａ）のＡ−Ａ’における断面図である。
【００９０】
図７（Ａ）〜図７（Ｃ）において、基板４０１上には、画素部（表示部）４０２、該画素部４０２を囲むように設けられた信号線駆動回路４０３、走査線駆動回路４０４ａ、４０４ｂ及び保護手段４０５が配置され、これらを囲むようにしてシール材４０６が設けられている。画素部４０２の構造については、上述の実施の形態及びその説明を参照すれば良い。シール材４０６としては、ガラス材、金属材（代表的にはステンレス材）、セラミックス材、プラスチック材（プラスチックフィルムも含む）が用いられる。
【００９１】
このシール材４０６は、信号線駆動回路４０３、走査線駆動回路４０４ａ、４０４ｂ及び保護手段４０５の一部に重畳させて設けても良い。そして、該シール材４０６を用いてシーリング材４０７が設けられ、基板４０１、シール材４０６及びシーリング材４０７によって密閉空間４０８が形成される。シーリング材４０７には予め凹部の中に吸湿剤（酸化バリウムもしくは酸化カルシウム等）４０９が設けられ、上記密閉空間４０８の内部において、水分や酸素等を吸着して清浄な雰囲気に保ち、発光素子の劣化を抑制する役割を果たす。この凹部は目の細かいメッシュ状のカバー材４１０で覆われており、該カバー材４１０は、空気や水分は通し、吸湿剤４０９は通さない。なお、密閉空間４０８は、窒素もしくはアルゴン等の希ガスで充填しておけばよく、不活性であれば樹脂もしくは液体で充填することも可能である。
【００９２】
また、基板４０１上には、信号線駆動回路４０３及び走査線駆動回路４０４ａ、４０４ｂに信号を伝達するための入力端子部４１１が設けられ、該入力端子部４１１へはＦＰＣ４１２を介してビデオ信号等のデータ信号が伝達される。入力端子部４１１の断面は、図７（Ｂ）の通りであり、走査線もしくは信号線と同時に形成された配線からなる入力配線４１３とＦＰＣ４１２側に設けられた配線４１５とを、導電体４１６を分散させた樹脂４１７を用いて電気的に接続してある。なお、導電体４１６としては、球状の高分子化合物に金もしくは銀といったメッキ処理を施したものを用いれば良い。
【００９３】
本実施の形態において、保護手段４０５は、画素部２０２及び入力端子部４１１と信号線駆動回路４０３との間に設けられている。入力端子部４１１と信号線駆動回路４０３との間に設けられた保護手段４０５は、両者の間に突発的なパルス信号等の静電気が入った際に、該パルス信号を外部へ逃がす役割を果たす。勿論、保護手段４０５は、他の場所、例えば画素部４０２と信号線駆動回路４０３との間や画素部４０２と走査線駆動回路４０４ａ、４０４ｂの間などに設けても構わない。
【００９４】
（実施の形態４）
本発明が適用される電子機器として、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）、記録媒体を備えた画像再生装置（具体的にはＤｉｇｉｔａｌ　Ｖｅｒｓａｔｉｌｅ　Ｄｉｓｃ（ＤＶＤ）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げられる。それらの電子機器の具体例を図８に示す。
【００９５】
図８（Ａ）は発光装置であり、筐体２００１、支持台２００２、表示部２００３、スピーカー部２００４、ビデオ入力端子２００５等を含む。本発明は表示部２００３に適用することができる。発光装置は自発光型であるためバックライトが必要なく、液晶ディスプレイよりも薄い表示部とすることができる。なお、発光装置は、パソコン用、ＴＶ放送受信用、広告表示用などの全ての情報表示用表示装置が含まれる。
【００９６】
図８（Ｂ）はデジタルスチルカメラであり、本体２１０１、表示部２１０２、受像部２１０３、操作キー２１０４、外部接続ポート２１０５、シャッター２１０６等を含む。本発明は、表示部２１０２に適用することができる。
【００９７】
図８（Ｃ）はノート型パーソナルコンピュータであり、本体２２０１、筐体２２０２、表示部２２０３、キーボード２２０４、外部接続ポート２２０５、ポインティングマウス２２０６等を含む。本発明は、表示部２２０３に適用することができる。
【００９８】
図８（Ｄ）はモバイルコンピュータであり、本体２３０１、表示部２３０２、スイッチ２３０３、操作キー２３０４、赤外線ポート２３０５等を含む。本発明は、表示部２３０２に適用することができる。
【００９９】
図８（Ｅ）は記録媒体を備えた携帯型の画像再生装置（具体的にはＤＶＤ再生装置）であり、本体２４０１、筐体２４０２、表示部Ａ２４０３、表示部Ｂ２４０４、記録媒体（ＤＶＤ等）読み込み部２４０５、操作キー２４０６、スピーカー部２４０７等を含む。表示部Ａ２４０３は主として画像情報を表示し、表示部Ｂ２４０４は主として文字情報を表示するが、本発明は表示部Ａ、Ｂ２４０３、２４０４に適用することができる。なお、記録媒体を備えた画像再生装置には家庭用ゲーム機器なども含まれる。
【０１００】
図８（Ｆ）はゴーグル型ディスプレイ（ヘッドマウントディスプレイ）であり、本体２５０１、表示部２５０２、アーム部２５０３を含む。本発明は、表示部２５０２に適用することができる。
【０１０１】
図８（Ｇ）はビデオカメラであり、本体２６０１、表示部２６０２、筐体２６０３、外部接続ポート２６０４、リモコン受信部２６０５、受像部２６０６、バッテリー２６０７、音声入力部２６０８、操作キー２６０９等を含む。本発明は、表示部２６０２に適用することができる。
【０１０２】
図８（Ｈ）は携帯電話であり、本体２７０１、筐体２７０２、表示部２７０３、音声入力部２７０４、音声出力部２７０５、操作キー２７０６、外部接続ポート２７０７、アンテナ２７０８等を含む。本発明は、表示部２７０３に適用することができる。なお、表示部２７０３は黒色の背景に白色の文字を表示することで携帯電話の消費電流を抑えることができる。
【０１０３】
なお、将来的に発光材料の発光輝度が高くなれば、出力した画像情報を含む光をレンズ等で拡大投影してフロント型若しくはリア型のプロジェクターに用いることも可能となる。
【０１０４】
また、上記電子機器はインターネットやＣＡＴＶ（ケーブルテレビ）などの電子通信回線を通じて配信された情報を表示することが多くなり、特に動画情報を表示する機会が増してきている。発光材料の応答速度は非常に高いため、発光装置は動画表示に好ましい。
【０１０５】
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に用いることが可能である。また、高速動作が可能であるため表示性能が向上し、より高品質な画像を提供することが可能となる。また、スループットも向上するため、低価格化の実現にも貢献する。
【０１０６】
（実施の形態５）
実施の形態４において示した電子機器には、発光素子又は液晶素子が封止された状態にあるパネルに、コントローラ、電源回路等を含むＩＣが実装された状態にあるモジュールが搭載されている。モジュールとパネルは、共に表示装置の一形態に相当する。本実施の形態では、モジュールの具体的な構成について説明する。
【０１０７】
図９（Ａ）に、コントローラ８０１及び電源回路８０２がパネル８００に実装されたモジュールの外観図を示す。パネル８００には、発光素子が各画素に設けられた画素部８０３と、前記画素部８０３が有する画素を選択する走査線駆動回路８０４と、選択された画素に信号を供給する信号線駆動回路８０５とが設けられている。
【０１０８】
またプリント基板８０６にはコントローラ８０１、電源回路８０２が設けられており、コントローラ８０１または電源回路８０２から出力された各種信号及び電源電圧は、ＦＰＣ８０７を介してパネル８００の画素部８０３、走査線駆動回路８０４、信号線駆動回路８０５に供給される。
【０１０９】
プリント基板８０６への電源電圧及び各種信号は、複数の入力端子が配置されたインターフェース（Ｉ／Ｆ）部８０８を介して供給される。
【０１１０】
なお、本実施の形態ではパネル８００にプリント基板８０６がＦＰＣを用いて実装されているが、必ずしもこの構成に限定されない。ＣＯＧ（Ｃｈｉｐ　ｏｎ　Ｇｌａｓｓ）方式を用い、コントローラ８０１、電源回路８０２をパネル８００に直接実装させるようにしても良い。
【０１１１】
また、プリント基板８０６において、引きまわしの配線間に形成される容量や配線自体が有する抵抗等によって、電源電圧や信号にノイズがのったり、信号の立ち上がりが鈍ったりすることがある。そこで、プリント基板８０６にコンデンサ、バッファ等の各種素子を設けて、電源電圧や信号にノイズがのったり、信号の立ち上がりが鈍ったりするのを防ぐようにしても良い。
【０１１２】
図９（Ｂ）に、プリント基板８０６の構成をブロック図で示す。インターフェース８０８に供給された各種信号と電源電圧は、コントローラ８０１と、電源電圧８０２に供給される。
【０１１３】
コントローラ８０１は、位相ロックドループ（ＰＬＬ：Ｐｈａｓｅ　Ｌｏｃｋｅｄ　Ｌｏｏｐ）８１０と、制御信号生成部８１１と、必要に応じてＡ／Ｄコンバータ８０９及びＳＲＡＭ（Ｓｔａｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）８１２、８１３とを備えている。なお、必要に応じて備えるとは、入力される信号がアナログ信号又はデジタル信号の場合や、パネルの画素構成がアナログ信号又はデジタル信号のいずれかにより制御させる場合によって適宜設けるためである。なお、ＳＲＡＭの代わりに、ＳＤＲＡＭや、高速でデータの書き込みや読み出しが可能であるならばＤＲＡＭ（Ｄｙｎａｍｉｃ　　Ｒａｎｄｏｍ　　Ａｃｃｅｓｓ　　Ｍｅｍｏｒｙ）も用いることが可能である。
【０１１４】
インターフェース８０８を介して供給されたビデオ信号は、Ａ／Ｄコンバータ８０９においてパラレル−シリアル変換され、Ｒ、Ｇ、Ｂの各色に対応するビデオ信号として制御信号生成部８１１に入力される。また、インターフェース８０８を介して供給された各種信号をもとに、Ａ／Ｄコンバータ８０９においてＨｓｙｎｃ信号、Ｖｓｙｎｃ信号、クロック信号ＣＬＫ、交流電圧（ＡＣ　Ｃｏｎｔ）が生成され、制御信号生成部８１１に入力される
【０１１５】
位相ロックドループ８１０では、インターフェース８０８を介して供給される各種信号の周波数と、制御信号生成部８１１の動作周波数の位相とを合わせる機能を有している。制御信号生成部８１１の動作周波数は、インターフェース８０８を介して供給された各種信号の周波数と必ずしも同じではないが、互いに同期するように制御信号生成部８１１の動作周波数を位相ロックドループ８１０において調整する。
【０１１６】
制御信号生成部８１１に入力された信号がビデオ信号の場合、一旦ＳＲＡＭ８１２、８１３に書き込まれ、保持される。制御信号生成部８１１では、ＳＲＡＭ８１２に保持されている全ビットのビデオ信号のうち、全画素に対応するビデオ信号を１ビット分づつ読み出し、パネル８００の信号線駆動回路８０５に供給する。
【０１１７】
また制御信号生成部８１１では、各ビットの、発光素子が発光する期間に関する情報を、パネル８００の走査線駆動回路８０４に供給する。
【０１１８】
また電源回路８０２は所定の電源電圧を、パネル８００の信号線駆動回路８０５、走査線駆動回路８０４及び画素部８０３に供給する。
【０１１９】
【発明の効果】
本発明により、高速動作を可能にするための微細化及び応答速度の向上を目的としたゲート絶縁膜の薄膜化に伴う半導体層へのオーバーエッチングの問題が解消される。そのために、高速動作が可能なＴＦＴ、応答速度の速いＴＦＴが歩留まり良く作製できるようになる。
【０１２０】
本発明により、ゲート絶縁膜が薄く形成することができるため、チャネルにキャリアを集めやすく、しきい値の点で有利であり、駆動電圧が低く、高速動作が可能となるＴＦＴ及びその作製方法を提供することができる。
【図面の簡単な説明】
【図１】本発明を用いて作製したＴＦＴの図。
【図２】本発明を用いてＴＦＴを作製する際のプロセスを示す図。
【図３】本発明を用いてＴＦＴを作製する際のプロセスを示す図。
【図４】本発明の実施の一例を示す図。
【図５】本発明の実施の一例を示す図。
【図６】本発明の実施の一例を示す図。
【図７】本発明の実施の一例を示す図。
【図８】本発明の実施の一例を示す図。
【図９】本発明の実施の一例を示す図。
【図１０】従来の問題点を示す図。
【図１】
2004128217.tif 000003
【図２】
2004128217.tif 000004
【図３】
2004128217.tif 000005
【図４】
2004128217.tif 000006
【図５】
2004128217.tif 000007
【図６】
2004128217.tif 000008
【図７】
2004128217.tif 000009
【図８】
2004128217.tif 000010
【図９】
2004128217.tif 000011
【図１０】
2004128217.tif 000012