(57)【要約】【課題】各種プログラムを格納するＲＯＭのメモリ容量を圧縮することのできるＤＳＰ装置例えばＦＩＲフィルタを提供する。【解決手段】入力側に配置される入力段ＤＳＰ２と、出力側に配置される出力段ＤＳＰ４と、入力段ＤＳＰ２と出力段ＤＳＰ４との間に介在する中間段ＤＳＰ３と、をこの順にカスケード接続してなり、これらのＤＳＰの各々は、それぞれに固有の固有プログラムＰ１，Ｐ２，Ｐ３と、これらのＤＳＰに共有される同一の共通プログラムＰｃとを格納するように構成する。【選択図】　　　図１
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【特許請求の範囲】
【請求項１】
処理すべきデータの入力側に配置される入力段ＤＳＰと、
処理済みデータの出力側に配置される出力段ＤＳＰと、
前記入力段ＤＳＰと前記出力段ＤＳＰとの間に介在する少なくとも一段の中間段ＤＳＰと、
を有し、かつ、前記入力段ＤＳＰと前記中間段ＤＳＰと前記出力段ＤＳＰとをこの順にカスケード接続してなり、ここに
前記入力段ＤＳＰ、中間段ＤＳＰおよび出力段ＤＳＰの各々は、それぞれに固有の固有プログラムと、これらのＤＳＰに共有される同一の共通プログラムとを格納することを特徴とするＤＳＰ装置。
【請求項２】
前記固有プログラムは、前記入力段ＤＳＰ、中間段ＤＳＰおよび出力段ＤＳＰの各々におけるデータの入力処理およびデータの出力処理を実行するためのプログラムであり、前記共通プログラムは、前記入力段ＤＳＰ、中間段ＤＳＰおよび出力段ＤＳＰの各々におけるデータの演算処理を実行するためのプログラムである請求項１に記載のＤＳＰ装置。
【請求項３】
マイコンをさらに備えて、前記共通プログラムと全ての前記固有プログラムとを該マイコンから前記入力段ＤＳＰ、中間段ＤＳＰおよび出力段ＤＳＰに転送し、各該入力段ＤＳＰ、中間段ＤＳＰおよび出力段ＤＳＰは、前記共通プログラムと、それぞれに対応して選択された前記固有プログラムと、により駆動される請求項１に記載のＤＳＰ装置。
【請求項４】
前記入力段ＤＳＰ、中間段ＤＳＰおよび出力段ＤＳＰはそれぞれＩ／Ｏ部を具備し、外部から該Ｉ／Ｏ部に対して設定される識別情報に基づいて、これらＤＳＰにそれぞれ対応する前記固有プログラムを自律的に選択する請求項３に記載のＤＳＰ装置。
【請求項５】
前記Ｉ／Ｏ部に対して外部のハードウェアを介して印加される電圧レベルに応じて前記識別情報を設定する請求項４に記載のＤＳＰ装置。
【請求項６】
前記Ｉ／Ｏ部に対して前記マイコンからソフトウェアにより前記識別情報を設定する請求項４に記載のＤＳＰ装置。
【請求項７】
前記入力段ＤＳＰ、中間段ＤＳＰおよび出力段ＤＳＰはそれぞれ、前記の設定された識別情報を保持する識別レジスタを備える請求項５または６に記載のＤＳＰ装置。
【請求項８】
前記入力段ＤＳＰ、中間段ＤＳＰおよび出力段ＤＳＰが、前記演算処理をフィルタリング処理とするＦＩＲ型ディジタルフィルタを構成する請求項２に記載のＤＳＰ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はＤＳＰ（Ｄｉｇｉｔａｌ　Ｓｉｇｎａｌ　Ｐｒｏｃｅｓｓｏｒ）装置、例えばオーディオ再生機器などに組み込まれるディジタルフィルタに応用して好適なＤＳＰ装置に関する。
【０００２】
【従来の技術】
以下、上記オーディオ再生機器に組み込まれたディジタルフィルタに適用したＤＳＰ装置を具体例として説明する。
【０００３】
従来、オーディオ再生機器を構成する重要機能部分の１つであるローパスフィルタやハイパスフィルタをディジタルフィルタによって実現する場合、その回路規模をできるだけ小さくするために、ＩＩＲ（Ｉｎｆｉｎｉｔｅ　Ｉｍｐｕｌｓｅ　Ｒｅｓｐｏｎｓｅ　）型のディジタルフィルタを採用する場合が殆どであった。
【０００４】
ところが近年、半導体デバイスの高速化ならびに高集積化によって回路規模の小形化が容易になったことから、従前ならば回路規模が必然的に大きくなってしまうという理由が採用されなかったＦＩＲ（Ｆｉｎｉｔｅ　Ｉｍｐｕｌｓｅ　Ｒｅｓｐｏｎｓｅ　）型のディジタルフィルタがここに注目され始め、このＦＩＲ型ディジタルフィルタ（以下、ＦＩＲフィルタとも称す）を搭載したオーディオ再生機器が市場に出まわり始めている。下記の特許文献１もその１つである。
【０００５】
しかし実際には、そのＦＩＲフィルタをＤＳＰで実現するとき、せいぜい１チップのＤＳＰで可能な範囲に止まっている。これは、コスト増やプログラム設計の複雑化を避けるべく、意図的に精度を落としてＦＩＲフィルタのタップ数を減らしているからである。つまり、このようにタップ数を減らし、１チップのＤＳＰで所要のフィルタ機能を得ている。
【０００６】
【特許文献１】
特開平８−７９８７９
【０００７】
【発明が解決しようとする課題】
市場に出まわっている上記オーディオ再生機器について見ると、その機能は一層高度化し、最近はいわゆる「タイムドメイン理論」に基づくオーディオ再生機器も出現している。この理論のもとでは、周波数特性のみならず時間特性も重視しており、時間軸に忠実な再生が可能となる。
【０００８】
このためには直線位相特性を実現する高精度なＦＩＲフィルタが不可欠である。さらにかかるＦＩＲフィルタの実現には、上述した１チップのＤＳＰでは不十分であり、複数チップのＤＳＰがどうしても必要になる。
【０００９】
通常、ＤＳＰにより構成されるディジタルフィルタを動作させる場合、該ＤＳＰ駆動用のプログラムを当該オーディオ再生機器内のマイコンから供給する。このマイコンはこれと協働するＲＯＭ（Ｒｅａｄ　Ｏｎｌｙ　Ｍｅｍｏｒｙ）を備えており、このＲＯＭ内に予め所要の各種プログラムを格納している。
【００１０】
そうすると、１つのＤＳＰを駆動するだけでも大きなＲＯＭ容量を必要とするところ、さらに２以上あるいは３以上のＤＳＰを駆動するとなると、相当大容量のＲＯＭを備えなければならない、という問題がある。
【００１１】
したがって本発明は、上記問題点に鑑み、ＤＳＰ駆動用のプログラムを最小限にし、上記ＲＯＭ容量の圧縮を可能とするＤＳＰ装置を提供することを目的とするものである。
【００１２】
【課題を解決するための手段】
図１は本発明に係るＤＳＰ装置の基本構成を示す図である。
【００１３】
本図において、参照番号１はＤＳＰ装置を示し、少なくとも３つのブロック（２，３，４）からなる。すなわち、処理すべきデータの入力側（Ｄｉｎ）に配置される入力段ＤＳＰ２と、処理済みデータの出力側（Ｄｏｕｔ）に配置される出力段ＤＳＰ４と、入力段ＤＳＰ２と出力段ＤＳＰ４との間に介在する少なくとも一段の中間段ＤＳＰ３である。そして、入力段ＤＳＰ２と中間段ＤＳＰ３と出力段ＤＳＰ４とをこの順にカスケード接続して構成される。
【００１４】
ここに入力段ＤＳＰ２、中間段ＤＳＰ３および出力段ＤＳＰ４の各々は、それぞれに固有の固有プログラム（Ｐ１，Ｐ２，Ｐ３）と、これらのＤＳＰに共有される同一の共通プログラムＰｃとを格納する。
【００１５】
さらに詳しくは、上述の固有プログラム（Ｐ１，Ｐ２，Ｐ３）は、入力段ＤＳＰ２、中間段ＤＳＰ３および出力段ＤＳＰ４の各々におけるデータの入力処理およびデータの出力処理を実行するためのプログラムであり、また上述の共通プログラムＰｃは、入力段ＤＳＰ２、中間段ＤＳＰ３および出力段ＤＳＰ４の各々におけるデータの演算処理を実行するためのプログラムである。
【００１６】
かかる構成のＤＳＰ装置１、好適にはＦＩＲフィルタ、は複数の周波数帯域毎にＦＩＲフィルタを設けることとした上記特許文献１のオーディオ信号処理装置とは根本的に異なる。
【００１７】
図１に示すＤＳＰ装置１は、マイコン５をさらに備えて、これに協働するＲＯＭ６内の共通プログラムＰｃと全ての固有プログラム（Ｐ１，Ｐ２，Ｐ３）とを該マイコン５から入力段ＤＳＰ２、中間段ＤＳＰ３および出力段ＤＳＰ４に転送し、入力段ＤＳＰ２、中間段ＤＳＰ３および出力段ＤＳＰ４の各々は、共通プログラムＰｃと、それぞれに対応して選択された固有プログラム（Ｐ１，Ｐ２，Ｐ３）と、により駆動される。
【００１８】
さらに具体的には、入力段ＤＳＰ２、中間段ＤＳＰ３および出力段ＤＳＰ４はそれぞれＩ／Ｏ部（７，８，９）を具備し、外部からこれらのＩ／Ｏ部に対して設定される識別情報Ｉｄに基づいて、これらＤＳＰにそれぞれ対応する固有プログラム（Ｐ１，Ｐ２，Ｐ３）を自律的に選択する。
【００１９】
この場合、これらのＩ／Ｏ部に対して外部のハードウェア（後述）を介して印加される電圧レベルに応じて上記の識別情報Ｉｄを設定することができ、あるいは、これらのＩ／Ｏ部に対してマイコン５からソフトウェア（後述）によりその識別情報を設定することもできる。
【００２０】
そして好ましくは、入力段ＤＳＰ２、中間段ＤＳＰ３および出力段ＤＳＰ４はそれぞれ、上述した設定識別情報Ｉｄを保持するための識別レジスタ（後述）を自内に備える。
【００２１】
本発明による好適例としてのＤＳＰ装置１は、入力段ＤＳＰ２、中間段ＤＳＰ３および出力段ＤＳＰ４が、前述の演算処理としてフィルタリング処理を行うＦＩＲフィルタ（ＦＩＲ型ディジタルフィルタ）を構成する。以下、このＦＩＲフィルタについて詳細に説明する。
【００２２】
【発明の実施の形態】
図２は本発明を適用し得るオーディオ再生機器の概要を示す図である。
【００２３】
本図の例は、ＣＤプレーヤ（ＣＤＰ）からの出力をアンプ（ＡＭＰ）にて増幅し、スピーカ（ＳＰ）に出力する構成を示している。
【００２４】
この中のアンプ（ＡＭＰ）をもう少し具体的に表すと、ＰＲＥ段とＰＯＷＥＲ段とからなる。このうち本発明はＰＲＥ段に適用される。このＰＲＥ段の中にはＦＩＲフィルタがある。
【００２５】
図３は図２中のＰＲＥ段内におけるＦＩＲフィルタユニットを示す図である。なお、全図を通じて同様の構成要素には同一の参照番号または記号を付して示す。
【００２６】
図３において、参照番号１０はＦＩＲフィルタユニットを示し、その〔入力〕側は図２のＣＤＰ側に相当し、その〔出力〕側は図２のＲＯＷＥＲ段側に相当する。また、図１において既に説明した構成要素は、ＤＳＰ装置１と、マイコン５と、例えばフラッシュメモリからなるＲＯＭ６である。このＤＳＰ装置１の入力側にはアナログ／ディジタル変換器（Ａ／Ｄ）１１が、その出力側にはディジタル／アナログ変換機器（Ｄ／Ａ）１２が設けられている。これらの変換器１１および１２とＤＩＲ（Ｄｉｇｉｔａｌ　Ｉｎｔｅｒｆａｃｅ　Ｒｅｃｅｉｖｅｒ）とを含めてコーデック１３を構成する。このＤＩＲは、内蔵ＤＩＴ（Ｄｉｇｉｔａｌ　Ｉｎｔｅｒｆａｃｅ　Ｔｒａｎｓｍｉｔｔｅｒ　）と連係する。
【００２７】
さてここで本発明の主要部に入る。この本発明の主要部は、図３に示すＦＩＲフィルタ（ＤＳＰ装置１）にある。
【００２８】
図４は図３におけるＤＳＰ装置１（ＦＩＲフィルタ）をさらに詳しく示すブロック図である。
【００２９】
本図において、参照番号２１はＦＩＲフィルタを示し、入力段ＤＳＰ２２と、少なくとも一段の中間段ＤＳＰ２３と、出力段ＤＳＰ２４とからなる。これらのＤＳＰはそれぞれ図１に示すＤＳＰ２，３および４に相当する。そしてこれらのＤＳＰ２２，２３および２４を駆動するためのプログラムについて見てみると、次のようになっている。
【００３０】
図５は図４の各ＤＳＰを駆動するために用いる各種のプログラムを示す図である。
【００３１】
本図において、ＦＩＲフィルタ２１をなす３つのＤＳＰ２２，２３および２４が必要とするプログラムは（ａ）〜（ｇ）である。
【００３２】
（ａ）は、入力段ＤＳＰ２２が入力データＤｉｎの処理（入力処理）のために用いる固有プログラム（Ｐ１）である。
【００３３】
（ｂ）は、出力段ＤＳＰ２４が入力データの処理（入力処理）のために用いる固有プログラム（Ｐ３）である。
【００３４】
（ｃ）は、中間段ＤＳＰ２３が入力データの処理（入力処理）のために用いる固有プログラム（Ｐ２）である。
【００３５】
（ｄ）は、いずれのＤＳＰも共通に用いる入力データの演算処理のための共通プログラム（Ｐｃ）である。
【００３６】
（ｅ）は、入力段ＤＳＰ２２が出力データの処理（出力処理）のために用いる固有プログラム（Ｐ１）である。
【００３７】
（ｆ）は、出力段ＤＳＰ２４が出力データＤｏｕｔの処理（出力処理）のために用いる固有プログラム（Ｐ３）である。
【００３８】
（ｇ）は、中間段ＤＳＰ２３が出力データの処理（出力処理）のために用いる固有プログラム（Ｐ２）である。
【００３９】
以上をまとめると、「各ＤＳＰと所要プログラムの関係」は下記のとおりになる。
【００４０】
ＤＳＰ２２…（ａ）＋（ｄ）＋（ｅ）
ＤＳＰ２４…（ｂ）＋（ｄ）＋（ｆ）
ＤＳＰ２３…（ｃ）＋（ｄ）＋（ｇ）
上記のプログラムのうち共通プログラム（ｄ）（前述のＰｃと同じ）に着目してみる。この共通プログラム（ｄ）は、ＦＩＲフィルタ２１における演算処理すなわちフィルタリング処理を担うプログラムである。ここで図６を参照する。
【００４１】
図６は一般的なＦＩＲフィルタの典型構成例を示す図である。
【００４２】
本図の構成から理解されるように、このＦＩＲフィルタの中ではたたみ込み積和演算処理が行われる。この演算処理にはかなりのプログラム量を要する上、ＤＳＰの個数分だけ必要となる。なお、Ｚ−１は単位遅延、Ｋ１，Ｋ２…Ｋｎはフィルタ係数、ＡＣＣはアキュムレータである。
【００４３】
そうすると、上記の「各ＤＳＰと所要プログラムの関係」に示す全プログラム量は膨大なものとなる。したがってこれを格納するＲＯＭ６の容量も相当大きくなり、これを圧縮することが重要になる。これが前述した本発明の課題である。
【００４４】
そこでＲＯＭ６に格納すべきＤＳＰ駆動用のプログラムを次のようにレイアウトする。
【００４５】
図７はＲＯＭ６上に展開されるＤＳＰ駆動用の各種プログラムのレイアウトを示す図である。
【００４６】
本図のように構成された一群のプログラムを、図３のマイコン５から全てのＤＳＰ２２，２３および２４に転送し、それぞれに格納する。そして各ＤＳＰを起動するに際しては、その一群のプログラムの中から
ＤＳＰ２２はプログラム（ａ）と（ｄ）と（ｅ）を選択し、
ＤＳＰ２４はプログラム（ｂ）と（ｄ）と（ｆ）を選択し、
ＤＳＰ２３はプログラム（ｃ）と（ｄ）と（ｇ）を選択して
自らを駆動する。この場合、上記の選択を各ＤＳＰ（２２，２３，２４）が自律的に行うことが望ましい。そのための構成例を以下に説明する。
【００４７】
図８は各ＤＳＰとマイコンとの間の通信接続構成を示す図（その１）であり、
図９は同図（その２）である。なおデータの転送ラインについては記載を省略している。
【００４８】
まず図８を参照すると、マイコン５から転送される一群のプログラム（図７）は、ＤＳＰ２２，２３および２４内のメモリ（ＭＥＭ）３２，３３および３４に格納される。
【００４９】
ＤＳＰ２２，２３および２４内のＣＰＵ４２，４３および４４は、それぞれのメモリ（ＭＥＭ）に格納された一群のプログラムの中から、それぞれに対応するプログラム、例えばＤＳＰ２２ならば前述したように（ａ）と（ｄ）と（ｅ）、を選択し、処理を開始する。このときいずれのプログラムを選択すべきかは、Ｉ／Ｏ部（Ｉ／Ｏポート）７，８および９においてそれぞれ設定された識別情報Ｉｄ２，Ｉｄ３およびＩｄ４によって決定する。本図では、例えば５ＶのＶＤＤとグランドの電圧レベルにて決定する。すなわち、外部のハードウェアにより決定する。なおＲはプルアップ抵抗である。本図の例によれば、
Ｉｄ２＝（１，０）
Ｉｄ３＝（０，０）
Ｉｄ４＝（０，１）
となる。ＤＳＰ２２，２３および２４は、それぞれ、（１，０）であるからプログラム（ａ）＋（ｄ）＋（ｅ）を、（０，０）であるからプログラム（ｃ）＋（ｄ）＋（ｇ）を、（０，１）であるからプログラム（ｂ）＋（ｄ）＋（ｆ）を、自律的に選択する。
【００５０】
この場合、ＣＰＵ４２，４３および４４による識別情報（Ｉｄ２，Ｉｄ３，Ｉｄ４）の読み取りを容易にするため、それぞれに識別レジスタ（ＲＥＧ）５２，５３および５４を設け、ここにそれぞれの識別情報を保持するのが好ましい。
【００５１】
一方図９を参照すると、この構成例では、マイコン５からソフトウェアにより、Ｉ／Ｏ部（Ｉ／Ｏポート）７，８および９を介し、それぞれの識別情報Ｉｄ２，Ｉｄ３およびＩｄ４を設定する。具体的な動作については、以下に説明する。
【００５２】
図１０は図８の構成における動作例を表すフローチャート（その１）であり、
図１１は同フローチャート（その２）である。また
図１２は図９の構成における動作例を表すフローチャート（その１）であり、
図１３は同フローチャート（その２）である。
【００５３】
まず図１０を参照すると、各ステップは次のとおりである。
【００５４】
ステップＳ１１：マイコン５から、プログラム（図７）を転送する。
【００５５】
ステップＳ１２：ＤＳＰ２２はその転送されたプログラムを受信する。
【００５６】
ステップＳ１３：上記のプログラムが正常に受信されたならば、図１１のステップＳ１４に進む。
【００５７】
ステップＳ１４：マイコン５は所要のフィルタ係数をＤＳＰ２２に転送する。このフィルタ係数は、例えば図３を参照すると、同図の左下に示すフィルタ制御情報としてマイコン５に与えられる。例えばユーザ設定によりカットオフ周波数が変更されたような場合には、それに応じてフィルタ係数を変更する。
【００５８】
ステップＳ１５：ＤＳＰ２２は上記のフィルタ係数をマイコン５から受信すると、その受信のＯＫ／ＮＧをマイコン５に返す。
【００５９】
ステップＳ１６：受信がＯＫであれば、マイコン５は処理を終了し、受信がＮＧであればステップＳ１４の処理を再実行する。
【００６０】
ステップＳ１７：ステップＳ１５でフィルタ係数を正常に受信したＤＳＰ２２は、ＤＳＰ２２のＩ／Ｏ部（Ｉ／Ｏポート）７において、設定された識別情報Ｉｄ２を確認する。
【００６１】
ステップＳ１８：さらにその識別情報を自内の識別レジスタ（ＲＥＧ）５２に保持する。
【００６２】
このあとＤＳＰ２２は、自己に対応するプログラム（ａ）＋（ｄ）＋（ｅ）に従って、本来のフィルタリング処理の開始に備える。
【００６３】
一方、上記のステップＳ１６のＯＫにて終了したマイコン５は、次のＤＳＰ２３に対して、上記と全く同様のステップ（Ｓ１１〜Ｓ１８）を繰り返し、これが終了すると、最後にＤＳＰ２４に対して上記と全く同様のステップを繰り返す。
【００６４】
以上により、ＤＳＰ２２，ＤＳＰ２３およびＤＳＰ２４がそれぞれの動作を開始可能となると、ＦＩＲフィルタ２１としての本来のフィルタリング処理が始まる。
【００６５】
次に図１２と図１３を参照すると、前述した図１０および図１１での動作と同様の動作が行われる。ただし図１２と図１３は、図９に示すソフトウェアに基づく識別情報の設定が行われることから、
ステップＳ２１：Ｉ／Ｏポートの設定内容すなわちＤＳＰ２２に対して指定すべき識別情報Ｉｄ２を、マイコン５から送信する。
【００６６】
ステップＳ２２：ＤＳＰ２２がＩ／Ｏ部７においてその識別情報を正常に受信したか（ＯＫ）、否か（ＮＧ）をマイコン５に返す。
【００６７】
ステップＳ２３：受信ＯＫをマイコン５が確認するとステップＳ２４に移り、ＮＧであればステップＳ２１の処理を再実行する。
【００６８】
ステップＳ２４：ＤＳＰ２２に対する識別情報Ｉｄ２の設定が完了する。
【００６９】
その後、図１０および図１１のステップＳ１１〜Ｓ１８と同様の一連のステップが実行される。さらに、ＤＳＰ２３とＤＳＰ２４に対して順次繰り返される。
【００７０】
【発明の効果】
以上説明したように本発明によれば、３チップ以上のＤＳＰによりＦＩＲフィルタを実現する場合に、格納すべきプログラムのメモリ容量を大幅に圧縮することができる。
【図面の簡単な説明】
【図１】本発明に係るＤＳＰ装置の基本構成を示す図である。
【図２】本発明を適用し得るオーディオ再生機器の概要を示す図である。
【図３】図２中のＰＲＥ段内におけるＦＩＲフィルタユニットを示す図である。
【図４】図３におけるＤＳＰ装置１（ＦＩＲフィルタ）をさらに詳しく示すブロック図である。
【図５】図４の各ＤＳＰを駆動するために用いる各種のプログラムを示す図である。
【図６】一般的なＦＩＲフィルタの典型構成例を示す図である。
【図７】ＲＯＭ６上に展開されるＤＳＰ駆動用の各種プログラムのレイアウトを示す図である。
【図８】各ＤＳＰとマイコンとの間の通信接続構成を示す図（その１）である。
【図９】各ＤＳＰとマイコンとの間の通信接続構成を示す図（その２）である。
【図１０】図８の構成における動作例を表すフローチャート（その１）である。
【図１１】図８の構成における動作例を表すフローチャート（その２）である。
【図１２】図９の構成における動作例を表すフローチャート（その１）である。
【図１３】図９の構成における動作例を表すフローチャート（その２）である。
【符号の説明】
１…ＤＳＰ装置
２…入力段ＤＳＰ
３…中間段ＤＳＰ
４…出力段ＤＳＰ
５…マイコン
６…ＲＯＭ
７，８，９…Ｉ／Ｏ部
１０…ＦＩＲフィルタユニット
１３…コーデック
２１…ＦＩＲフィルタ
２２…入力段ＤＳＰ
２３…中間段ＤＳＰ
２４…出力段ＤＳＰ
３２…掛算器
３４…加算器
５２，５３，５４…識別レジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
2004128650.tif 000013
【図１２】
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【図１３】
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