(57)【要約】【課題】内部ロジックを動作させることなく、任意の値をバウンダリスキャンレジスタに設定可能とすることにより、テストを容易にする。【解決手段】内部ロジックから出力される信号Ｓ１、Ｓ２が、第１、第２のセレクタ１３、１４を介して第１、第２のバウンダリスキャンレジスタ１６、１７に接続される。ＴＡＰコントローラ１５から出力されるモード信号により第１、第２のセレクタが切り替えられ、第２のバウンダリスキャンレジスタの出力により双方向端子・トライステート端子の状態を制御し、第１のバウンダリスキャンレジスタからの出力信号を双方向端子・トライステート端子に出力する。ＬＳＩテスト時に任意にＬとＨを設定できるテスト用入力信号生成回路２３を更に備え、その信号と出力信号Ｓ１を第３のセレクタ１９により切り替えて、第１のバウンダリスキャンレジスタの入力に接続する。【選択図】  図２
2004163230.tif 000002
【特許請求の範囲】
【請求項１】
内部ロジックから出力される双方向端子・トライステート端子に出力するための第１の信号が入力される第１のセレクタと、双方向端子・トライステート端子の状態を制御するための第２の信号が入力される第２のセレクタと、前記第１および第２のセレクタの出力がそれぞれ入力される第１および第２のバウンダリスキャンレジスタとを備え、ＴＡＰコントローラから出力されるバウンダリスキャンのモード信号により前記第１および第２のセレクタが切り替えられて、前記第１および第２の信号が前記第１および第２のバウンダリスキャンレジスタにそれぞれ入力され、前記第２のバウンダリスキャンレジスタの出力により前記双方向端子・トライステート端子の状態を制御し、その制御状態に応じて前記第１のバウンダリスキャンレジスタからの出力信号を、前記双方向端子・トライステート端子に出力するように構成された半導体集積回路装置において、ＬＳＩテスト時に任意にＬとＨを設定できるテスト用入力信号生成回路と、内部ロジックからの前記第１の出力信号と前記テスト用入力信号生成回路からの出力を切り替える第３のセレクタとを更に備え、前記第３のセレクタの出力を前記第１のバウンダリスキャンレジスタの入力に接続することにより、前記第１のバウンダリスキャンレジスタの入力として任意の値が設定可能であることを特徴とする半導体集積回路装置。
【請求項２】
ＬＳＩテスト時に双方向端子・トライステート端子の状態を任意に設定するための制御信号生成回路と、前記内部ロジックからの前記第２の信号と前記制御信号生成回路からの出力を切り替える第４のセレクタを更に備え、前記第４のセレクタの出力を前記第２のバウンダリスキャンレジスタの入力に接続し、前記双方向端子・トライステート端子の状態を任意に設定可能としたことを特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】
ＬＳＩテスト時に前記ＴＡＰコントローラから出力されるバウンダリスキャンレジスタの制御信号が供給されるテスト用入力端子を備え、前記バウンダリスキャンレジスタの制御信号をモニタ出力可能としたことを特徴とする請求項１に記載の半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、バウンダリスキャンレジスタを備えた半導体集積回路装置のテストに関連する構成の改良に関する。
【０００２】
【従来の技術】
従来、半導体集積回路装置に内蔵されているバウンダリスキャンのＳＡＭＰＬＥ／ＰＲＥＬＯＡＤ命令におけるテストの方法においては、内部ロジックを動作させて双方向端子およびトライステートの状態を出力状態にし、かつ出力バッファあるいは双方向端子・トライステート端子の出力バッファへの信号をＬまたはＨに設定していた（例えば、特許文献１参照）。
【０００３】
以下、従来のバウンダリスキャンのＳＡＭＰＬＥ／ＰＲＥＬＯＡＤ命令におけるテスト方法について説明する。図１は、従来のバウンダリスキャンレジスタを備えた半導体集積回路装置１を示す。内部ロジック２に対して、バウンダリスキャンのための回路として、セレクタ４、５、ＴＡＰコントローラ６、バウンダリスキャンレジスタ７、８、出力バッファ９、および双方向端子３が配置されている。
【０００４】
内部ロジック２からは、双方向端子・トライステート端子または出力端子に出力するための信号Ｓ１、および双方向端子・トライステート端子を制御するコントロール信号Ｓ２が出力され、各々セレクタ４、５に入力される。ＴＡＰコントローラ６からはバウンダリスキャンのモード信号Ｓ３が出力され、セレクタ４、５を切り替えるための信号として入力される。セレクタ４、５の出力は、それぞれ、バウンダリスキャンレジスタ７、８に入力される。バウンダリスキャンレジスタ７からの出力信号は、出力バッファ９を介して、双方向端子３に出力される。バウンダリスキャンレジスタ８からの出力信号は、出力バッファ９の制御信号として入力される。
【０００５】
このテスト回路の動作は、以下のとおりである。まず、内部ロジック２を動作させることによって、信号Ｓ１としてＬまたはＨを設定する。また、同様に内部ロジック２を動作させることによって、コントロール信号Ｓ２として、ＬまたはＨを設定する。
【０００６】
次にバウンダリスキャン回路がＳＡＭＰＬＥ／ＰＲＥＬＯＡＤ命令の動作を行うために、ＴＡＰコントローラ６からセレクタ４、５を切り替えるモード信号Ｓ３が出力される。それにより、バウンダリスキャンレジスタ８は、内部ロジック２を動作させて設定したコントロール信号Ｓ２に対応するＬまたはＨの信号を取り込み、双方向端子・トライステート端子の状態を設定する。また、バウンダリスキャンレジスタ７は、内部ロジック２を動作させて設定した信号Ｓ１に対応するＬまたはＨの信号を取り込み、双方向端子・トライステート端子が出力状態の場合は、ＰＲＥＬＯＡＤのテスト、入力状態の場合は、ＳＡＭＰＬＥ命令のテストを実施する。
【０００７】
【特許文献１】
特開平１１−２８１７１０号公報
【０００８】
【発明が解決しようとする課題】
しかしながら、上記従来のテスト方法を実施するための構成では、内部ロジックを制御してレジスタにＬまたはＨの任意の値を設定するのが非常に困難で、かつ全端子を同時にテストすることが困難であった。また、ＴＡＰコントローラの故障検出率の低下要因になるという欠点を有していた。
【０００９】
本発明は、上記従来の問題を解決するために、内部ロジックを動作させることなく、任意の値をバウンダリスキャンレジスタに設定することにより、容易にバウンダリスキャン回路のテストを可能にした半導体集積回路装置を提供することを目的とする。
【００１０】
また、バウンダリスキャンレジスタを動作させることなく、ＴＡＰコントローラからの出力をモニタすることにより、ＴＡＰコントローラの故障検出率を容易に向上させることが可能な半導体集積回路装置を提供することを目的とする。
【００１１】
【課題を解決するための手段】
本発明の半導体集積回路装置は、内部ロジックから出力される双方向端子・トライステート端子に出力するための第１の信号が入力される第１のセレクタと、双方向端子・トライステート端子の状態を制御するための第２の信号が入力される第２のセレクタと、前記第１および第２のセレクタの出力がそれぞれ入力される第１および第２のバウンダリスキャンレジスタとを備え、ＴＡＰコントローラから出力されるバウンダリスキャンのモード信号により前記第１および第２のセレクタが切り替えられて、前記第１および第２の信号が前記第１および第２のバウンダリスキャンレジスタにそれぞれ入力され、前記第２のバウンダリスキャンレジスタの出力により前記双方向端子・トライステート端子の状態を制御し、その制御状態に応じて前記第１のバウンダリスキャンレジスタからの出力信号を、前記双方向端子・トライステート端子に出力するように構成される。上記課題を解決するために、ＬＳＩテスト時に任意にＬとＨを設定できるテスト用入力信号生成回路と、内部ロジックからの前記第１の出力信号と前記テスト用入力信号生成回路からの出力を切り替える第３のセレクタとを更に備え、前記第３のセレクタの出力を前記第１のバウンダリスキャンレジスタの入力に接続することにより、前記第１のバウンダリスキャンレジスタの入力として任意の値が設定可能である。
【００１２】
この構成において好ましくは、ＬＳＩテスト時に双方向端子・トライステート端子の状態を任意に設定するための制御信号生成回路と、前記内部ロジックからの前記第２の信号と前記制御信号生成回路からの出力を切り替える第４のセレクタを更に備え、前記第４のセレクタの出力を前記第２のバウンダリスキャンレジスタの入力に接続し、前記双方向端子・トライステート端子の状態を任意に設定可能とする。
【００１３】
また上記の構成において好ましくは、ＬＳＩテスト時に前記ＴＡＰコントローラから出力されるバウンダリスキャンレジスタの制御信号が供給されるテスト用入力端子を備え、前記バウンダリスキャンレジスタの制御信号をモニタ出力可能とする。
【００１４】
【発明の実施の形態】
図２を参照しながら、本発明の実施の形態における半導体集積回路装置１０について説明する。
【００１５】
内部ロジック１１および双方向端子１２に対して、セレクタ１３、１４、ＴＡＰコントローラ１５、バウンダリスキャンレジスタ１６、１７、出力バッファ１８が、図１の従来例と同様に設けられている。但し、内部ロジック１１とセレクタ１３、１４の間には、それぞれセレクタ１９、２０が挿入されている。また、テスト用出力端子２１が設けられ、ＴＡＰコントローラ１５から出力されるバウンダリスキャンのモード信号Ｓ３がセレクタ２２を介して出力される。
【００１６】
内部ロジック１１から出力される、双方向端子・トライステート端子あるいは出力端子に出力される信号Ｓ１、および双方向端子・トライステート端子のコントロール信号Ｓ２は、各々セレクタ１９、２０に入力される。
【００１７】
更に、テスト用入力信号生成回路２３、制御信号生成回路２４、テストモードデコーダ２５が設けられ、それぞれテスト端子２６に接続されている。テスト用入力信号生成回路２３が生成するテスト用入力信号Ｓ１１は、セレクタ１９に入力される。制御信号生成回路２４が生成する双方向端子・トライステート端子制御信号Ｓ１２は、セレクタ２０に入力される。テストモードデコーダ２５が出力するＪＴＡＧテストモード信号Ｓ１３は、セレクタ１９、２０、２２を切り替える信号として入力される。
【００１８】
以上のように構成されたバウンダリスキャン回路の動作は、以下のとおりである。なお、図１に示した回路と同様の動作については、説明を省略し、テスト用入力信号生成回路２３、制御信号生成回路２４、テストモードデコーダ２５、セレクタ１９、２０、２２、およびテスト用出力端子２１に関連する動作を中心に説明する。
【００１９】
ＪＴＡＧテストモード時にテストモードデコーダ２５からＪＴＡＧテストモード信号Ｓ１３としてＨを出力し、セレクタ１９、２０、２２を切り替える。セレクタ２０は、制御信号生成回路２４からの双方向端子・トライステート端子制御信号Ｓ１２を出力して、セレクタ１４に入力する。セレクタ１９は、テスト用入力信号生成回路２３からのテスト用入力信号Ｓ１１を出力して、セレクタ１３に入力する。
【００２０】
ＳＡＭＰＬＥ／ＰＲＥＬＯＡＤ命令時には、ＴＡＰコントローラ１５からのバウンダリスキャンのモード信号Ｓ３に応じてセレクタ１４が切り替えられる。モード信号Ｓ３がＨのとき、セレクタ２０からの出力信号がセレクタ１４を通ってバウンダリスキャンレジスタ１７の入力信号となる。従って、バウンダリスキャンレジスタ１７には、制御信号生成回路２４からの信号が取り込まれ、双方向端子・トライステート端子の状態は、制御信号生成回路２４からの双方向端子・トライステート端子制御信号Ｓ１２がＨの時は入力状態に、Ｌの時は出力状態に制御される。
【００２１】
また、ＳＡＭＰＬＥ／ＰＲＥＬＯＡＤ命令時に、ＴＡＰコントローラ１５からのバウンダリスキャンのモード信号Ｓ３に応じてセレクタ１３が切り替えられる。モード信号Ｓ３がＨのとき、セレクタ１９からの出力信号がセレクタ１３を通って、バウンダリスキャンレジスタ１６の入力信号となる。従って、バウンダリスキャンレジスタ１６には、テスト用入力信号生成回路２３からのテスト用入力信号Ｓ１１が取り込まれ、テスト用入力信号Ｓ１１がＨのときは、出力バッファ１８からＨが、テスト用入力信号Ｓ１１がＬのときは、出力バッファ１８からＬが出力される。
【００２２】
以上の動作における真理値表を（表１）に示す。
【００２３】
【表１】
2004163230.tif 000003
【００２４】
以上のように、本実施の形態によれば、端子制御信号生成回路２４、テスト用入力信号生成回路２３により生成されるデジタル信号の理論値を活用することにより、内部ロジック１１を動作させることなく、任意の値をバウンダリスキャンレジスタ１６、１７に設定することができる。
【００２５】
また、この半導体集積回路装置においては、ＳＡＭＰＬＥ／ＰＲＥＬＯＡＤ命令時に、ＴＡＰコントローラ１５から出力されるバウンダリスキャンのモード信号Ｓ３を、ＪＴＡＧテストモード時にセレクタ２２で切り替え、出力端子２１から出力してモニタすることができる。それにより、バウンダリスキャンレジスタ１６、１７を動作させることなく、ＴＡＰコントローラ１５からの出力をモニタすることができ、ＴＡＰコントローラの故障検出率を容易に向上させることができる。
【００２６】
なお、本発明の構成に基づくテスト方法は、バウンダリスキャン回路を内蔵する半導体集積回路装置の製造工程の一工程である検査工程においても適用可能である。
【００２７】
【発明の効果】
本発明の半導体集積回路装置によれば、双方向端子・トライステート端子用の制御信号生成回路、あるいはテスト用入力信号生成回路により生成されるデジタル信号の理論値を活用することにより、内部ロジックを動作させることなく、任意の値をバウンダリスキャンレジスタに設定することにより、容易にバウンダリスキャン回路のテストが可能となる。
【００２８】
また、バウンダリスキャンレジスタを動作させることなく、ＴＡＰコントローラからの出力をモニタすることにより、ＴＡＰコントローラの故障検出率を容易に向上させることが可能となる。
【図面の簡単な説明】
【図１】従来例のバウンダリスキャン回路図を内蔵した半導体集積回路装置を示すブロック回路図
【図２】本発明の実施の形態におけるバウンダリスキャン回路を内蔵した半導体集積回路装置を示すブロック回路図
【符号の説明】
１  半導体集積回路装置
２  内部ロジック
３  双方向端子
４、５  セレクタ
６  ＴＡＰコントローラ
７、８  バウンダリスキャンレジスタ
９  出力バッファ
１０  半導体集積回路装置
１１  内部ロジック
１２  双方向端子
１３、１４、１９、２０、２２  セレクタ
１５  ＴＡＰコントローラ
１６、１７  バウンダリスキャンレジスタ
１８  出力バッファ
２１  テスト用出力端子
２３  テスト用入力信号生成回路
２４  制御信号生成回路
２５  テストモードデコーダ
Ｓ１  内部ロジックから出力される信号
Ｓ２  内部ロジックから出力されるコントロール信号
Ｓ３  バウンダリスキャンのモード信号
Ｓ１１  テスト用入力信号
Ｓ１２  双方向端子・トライステート端子制御信号
Ｓ１３  ＪＴＡＧテストモード信号
【図１】
2004163230.tif 000004
【図２】
2004163230.tif 000005