(57)【要約】　【課題】サージ保護の必要な素子とその保護回路とを有しながら、実質的な集積度を向上できる半導体装置を提供する。　【解決手段】親チップ１の表面１１に子チップ２１を接合してチップ・オン・チップ構造の半導体装置が構成されている。インダクタンス性の負荷Ｌを駆動するための駆動回路を構成するＮＰＮトランジスタＱ１〜Ｑ４は、親チップ１に形成され、ＮＰＮトランジスタＱ１〜Ｑ４のサージ保護のためのダイオードＤ１〜Ｄ４は、子チップ２に形成されている。【選択図】　　　　図２
2004048053.tif 000002
【特許請求の範囲】
【請求項１】
　インダクタンス性の負荷を駆動するための駆動回路を構成する素子が形成された第１の半導体チップと、
　この第１の半導体チップの表面に重ねて接合され、上記素子の保護回路が形成された第２の半導体チップとを含むことを特徴とする半導体装置。
【請求項２】
　上記第１の半導体チップは、バイポーラＩＣであることを特徴とする請求項１記載の半導体装置。
【請求項３】
　単一の素子が形成された単一素子チップである第１の半導体チップと、
　この第１の半導体チップより大きく、この第１の半導体チップの表面に重ねて接合され、上記素子の保護回路を含む回路が形成された第２の半導体チップとを含むことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
　この発明は、トランジスタやレーザダイオードなどの素子とこれらの素子の保護回路とを有する半導体装置に関する。
【背景技術】
【０００２】
　図４は、モータ等のインダクタンス性の負荷Ｌを駆動するための駆動回路の構成を示す電気回路図である。この駆動回路は、４つのＮＰＮトランジスタＱ１，Ｑ２，Ｑ３，Ｑ４をブリッジ接続して構成されており、一対のＮＰＮトランジスタＱ１，Ｑ２の直列回路と、他の一対のＮＰＮトランジスタＱ３，Ｑ４の直列回路とを含む。そして、ＮＰＮトランジスタＱ１，Ｑ２の接続点と、ＮＰＮトランジスタＱ３，Ｑ４の接続点との間に負荷Ｌが接続されるようになっている。
【０００３】
　各トランジスタＱ１，Ｑ２，Ｑ３，Ｑ４には、サージ保護回路を形成するダイオードＤ１，Ｄ２，Ｄ３，Ｄ４が逆方向に接続されている。
　インダクタンス性の負荷Ｌの両端子間には、その逆起電力のために、電源電圧を超えるサージ電圧が発生する。このようなサージ電圧が発生したときに、ダイオードＤ１，Ｄ２，Ｄ３，Ｄ４を介して、サージ電圧を電源線（Ｖcc，ＧＮＤ）に導くことにより、トランジスタＱ１，Ｑ２，Ｑ３，Ｑ４にサージ電圧がそのまま印加されて破壊してしまうのを防止するようになっている。
【０００４】
　同様な保護回路は、レーザダイオードなどにも設けられており、レーザダイオードの端子間にダイオードを接続してサージを吸収するようになっている。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
　図４に示された駆動回路を半導体チップに形成してバイポーラＩＣを構成する場合、ＮＰＮトランジスタと保護回路を形成するダイオードとは、Ｐ形分離領域を各素子形成領域間に設けて、いわゆるＰＮ分離構造によって電気的に分離されるのが通常の構成である。この場合、Ｐ形分離領域は、最低電位が与えられるのであるが、インダクタンス性の負荷Ｌからのサージにより、当該Ｐ形分離領域が終始最低電位であることを保証することができず、ＰＮ分離構造による素子間の分離が良好に機能しない場合がある。すなわち、Ｐ形分離領域の近傍に形成される寄生トランジスタが導通し、異なる素子形成領域に形成されたＮＰＮトランジスタが互いに影響しあう、クロストークが生じる。したがって、サージ保護回路付きの駆動回路をバイポーラＩＣで構成することは困難であった。
【０００６】
　また、レーザダイオードなどの単体の素子は通常の構成とは異なるので、そのサージ保護回路まで含めて単一チップのＩＣを構成することもまた、困難であった。
　したがって、サージ保護の必要な素子とこれらの保護回路とを別々のＩＣとして構成せざるを得ず、そのために、集積度の向上が妨げられていた。
　そこで、この発明の目的は、上述の技術的課題を解決し、サージ保護の必要な素子とその保護回路とを有しながら、実質的な集積度を向上できる半導体装置を提供することである。
【課題を解決するための手段】
【０００７】
　上記の目的を達成するための請求項１記載の発明は、インダクタンス性の負荷を駆動するための駆動回路を構成する素子が形成された第１の半導体チップと、この第１の半導体チップの表面に重ねて接合され、上記素子の保護回路が形成された第２の半導体チップとを含むことを特徴とする半導体装置である。
　上記の構成によれば、インダクタンス性の負荷を駆動するための駆動回路を構成する素子とその保護回路とが別の半導体チップに形成され、これらが重ね合わされて接合されることにより、いわゆるチップ・オン・チップ構造の半導体装置が構成されている。そのため、素子と保護回路とを同一チップに形成する場合の困難性を回避しつつ、実質的な集積度を高めることができる。
【０００８】
　インダクタンス性の負荷を駆動するための駆動回路では、寄生素子による悪影響により、保護回路を駆動回路と同一チップに形成することが困難であるが、この発明によれば、チップ・オン・チップ形式で接合される別の半導体チップに保護回路が設けられるので、寄生効果を生じさせることのない保護回路を設けることができ、併せて、実質的な集積度を高めることができる。
【０００９】
　上記第１の半導体チップは、請求項２記載のように、バイポーラＩＣであってもよい。
　請求項３記載の発明は、単一の素子が形成された単一素子チップである第１の半導体チップと、この第１の半導体チップより大きく、この第１の半導体チップの表面に重ねて接合され、上記素子の保護回路を含む回路が形成された第２の半導体チップとを含むことを特徴とする半導体装置である。
【００１０】
　単一素子チップは、構造が異なるために保護回路を同一チップ内に形成することが困難であるが、この発明によれば、チップ・オン・チップ形式で接合される別の半導体チップに保護回路が設けられるので、保護回路の形成の困難性を回避でき、かつ、十分な集積度を得ることができる。
　なお、単一素子チップとしては、レーザダイオード素子チップを例示することができる。
【発明を実施するための最良の形態】
【００１１】
　以下では、この発明の実施の形態を、添付図面を参照して詳細に説明する。
　図１は、この発明の一実施形態に係る半導体装置の分解斜視図である。この半導体装置は、第１の半導体チップとしての親チップ１の表面１１に、第２の半導体チップとしての子チップ２を重ね合わせて接合した、いわゆるチップ・オン・チップ（Chip-On-Chip）構造を有している。
【００１２】
　親チップ１は、たとえばシリコンチップからなっている。表面１１は、親チップ１の基体をなす半導体基板においてトランジスタなどの機能素子が形成された活性表層領域側の表面であり、最表面は、絶縁物の保護膜で覆われている。この保護膜上には、所定の位置において、外部接続用の複数のパッド１２が、ほぼ矩形の平面形状を有する親チップ１の表面１１の周縁付近に露出して配置されている。この外部接続用パッド１２は、ボンディングワイヤ１３によってリードフレーム１４に接続されるべきパッドである。
【００１３】
　親チップ１の内方の領域には、子チップ２の接合領域１５が設定されており、この接合領域１５には、子チップ２との接続のためのチップ間接続用パッドＰＭが、複数個配置されている。
　子チップ２は、たとえばシリコンチップからなる。この子チップ２の基体をなす半導体基板においてダイオードなどの機能素子が形成された活性表層領域側の表面である表面２１の最表面は、絶縁物の保護膜で覆われている。この保護膜上には、親チップ１のチップ間接続用パッドＰＭに対応する位置に、複数個のパッドＰＤが露出して形成されている。各パッドＰＤ上には、耐酸化性の金属、たとえば、金、鉛、プラチナ、銀またはイリジウムからなるバンプＢがそれぞれ形成されている。
【００１４】
　子チップ２は、表面２１を親チップ１の表面１１に対向させた状態で親チップ１に接合される。この接合は、バンプＢを接合領域１５のチップ間接続用パッドＰＭにそれぞれ当接させた状態で、親チップ１と子チップ２とを相互に圧着することにより達成される。この圧着の際、必要に応じて親チップ１および／または子チップ２に超音波振動を与えることにより、バンプＢとチップ間接続用パッドＰＭとの確実な接合が達成される。
【００１５】
　図２は、この半導体装置の電気的な構成を示す図解的な回路図である。この半導体装置は、全体として、上述の図４に示す駆動回路を構成している。具体的には、親チップ１には、ＮＰＮトランジスタＱ１，Ｑ２，Ｑ３，Ｑ４のブリッジ回路が形成されており、子チップ２には、これらのトランジスタＱ１〜Ｑ４の保護回路を形成するダイオードＤ１，Ｄ２，Ｄ３，Ｄ４がブリッジ状に接続されて形成されている。
【００１６】
　親チップ１の表面１１には、トランジスタＱ１，Ｑ３のコレクタに共通に接続されたパッドＰＭ１と、トランジスタＱ１のエミッタおよびトランジスタＱ２のコレクタに共通に接続されたパッドＰＭ２と、トランジスタＱ２，Ｑ４のエミッタに共通に接続されたパッドＰＭ３と、トランジスタＱ３のエミッタおよびトランジスタＱ４のコレクタに共通に接続されたパッドＰＭ４とが形成されている。これらは、いずれもチップ間接続用パッドＰＤに含まれる。
【００１７】
　トランジスタＱ１，Ｑ２の接続点には、リードフレーム１４（図１参照）に接続されるべき外部接続パッド１２１が接続されており、トランジスタＱ３，Ｑ４の接続点には、別のリードフレーム１４に接続されるべき外部接続パッド１２２が接続されている。これらの外部接続パッド１２１，１２２は、いずれも外部接続用パッド１２に含まれる。
　一方、子チップ２の表面２１に形成されたパッドＰＤは、ダイオードＤ１，Ｄ３のカソードに共通に接続されたパッドＰＤ１と、ダイオードＤ１のアノードおよびダイオードＤ２のカソードに共通に接続されたパッドＰＤ２と、ダイオードＤ２，Ｄ４のアノードに共通に接続されたパッドＰＤ３と、ダイオードＤ３のアノードおよびダイオードＤ４のカソードに共通に接続されたパッドＰＤ４とを含む。これらのパッドＰＤ１〜ＰＤ４は、親チップ１のパッドＰＭ１〜ＰＭ４にそれぞれ対向することができる位置関係で形成されていて、親チップ１の表面１１に子チップ２１を重ね合わせて接合したときには、パッドＰＭ１〜ＰＭ４とパッドＰＤ１〜ＰＤ４上のバンプＢとがそれぞれ接合されることになる。その結果、図４の回路図に示されたサージ保護回路付きの駆動回路が形成されることになる。
【００１８】
　この構成によれば、トランジスタＱ１〜Ｑ４の形成されたチップとこれらのサージ保護回路を形成するダイオードＤ１〜Ｄ４の形成されたチップとは、それぞれ別々に形成されるので、保護素子と内部回路との間の寄生素子による悪影響が生じないですむようになる。しかも、親チップ１および子チップ２を重ね合わせて接合したチップ・オン・チップ構造であるので、これらは、実質的に１チップと同等に取り扱うことができ、親チップ１と子チップ２とをまとめて樹脂封止することができる。これにより、実質的な集積度を向上することができる。
【００１９】
　図３は、この発明の他の実施形態を示す図解的な回路図である。この実施形態の半導体装置も、親チップ１の表面に子チップ２を接合したチップ・オン・チップ構造を有している。そこで、この実施形態の説明においても、上述の図１を再び参照する。
　この実施形態では、子チップ２（第１の半導体チップ）は、親チップ１（第２の半導体チップ）よりも小さな単一素子チップであるレーザダイオード素子チップであり、親チップ１は、このレーザダイオードを駆動する駆動回路を構成している。親チップ１には駆動信号ライン５１，５２が形成されており、また、その表面１１に形成されたチップ間接続用パッドＰＭは、これらの駆動信号ライン５１，５２にそれぞれ接続されたパッドＰＭ１１，ＰＭ１２を含む。また、パッドＰＭ１１，ＰＭ１２の近傍において、駆動信号ライン５１，５２の間には、サージ保護用のダイオードＤ（保護回路）が形成されている。
【００２０】
　子チップ２には、その内部にレーザダイオード素子ＬＤが形成されており、表面２１に形成されたパッドＰＤは、このレーザダイオード素子の両端子部としてのパッドＰＤ１１，ＰＤ１２を含む。これらのパッドＰＤ１１，ＰＤ１２は、親チップ１側のパッドＰＭ１１，ＰＭ１２と整合した配置で形成されており、これらのパッドＰＭ１１，ＰＭ１２とパッドＰＤ１１，ＰＤ１２上に形成されたバンプＢとを接合するようにして、子チップ２が親チップ１の表面１１に重ね合わせて接合される。
【００２１】
　この構成では、微小な単体素子チップである子チップ２側にはレーザダイオード素子ＬＤのための保護回路を子チップ２内に形成できず、別チップである親チップ１側にサージ保護用のダイオードＤを形成している。これにより、単体素子チップへの保護回路の形成の困難性の問題を回避しつつ、実質的に１チップとして扱うことができるチップ・オン・チップ構造の半導体装置により、レーザダイオードに保護回路を付加しているので、集積度を向上することができる。
【００２２】
　この発明の２つの実施形態について説明したが、この発明は他の形態でも実施することが可能である。たとえば、上記の実施形態では、子チップ２にバンプＢを設けているが、親チップ１側に同様のバンプを設けてもよく、親チップ１および子チップ２の両方にバンプを設けて、バンプ同士を接合することによって親チップ１および子チップ２のチップ・オン・チップ接合を達成してもよい。
【００２３】
　また、バンプのように高く隆起した金属隆起部の代わりに、金属蒸着膜などを適用してもよい。
　さらに、上記の実施形態では、親チップ１の表面１１に１つの子チップ２が接合される場合について説明したが、親チップ１の表面１１に２つ以上の子チップを接合するようにしてもよい。
【００２４】
　さらに、上記の実施形態では、親チップ１および子チップ２は、いずれもシリコンからなるチップであることとしたが、シリコンの他にも、ガリウム砒素半導体やゲルマニウム半導体などの他の任意の半導体材料を用いた半導体チップをこの発明の半導体装置に適用することができる。この場合に、第１の半導体チップと第２の半導体チップとの半導体材料は、同じでもよいし異なっていてもよい。
【００２５】
　その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【図面の簡単な説明】
【００２６】
【図１】この発明の一実施形態に係る半導体装置の分解斜視図である。
【図２】上記半導体装置の電気的な構成を示す図解的な回路図である。
【図３】この発明の他の実施形態を示す図解的な回路図である。
【図４】モータ等のインダクタンス性の負荷を駆動するための駆動回路の構成を示す電気回路図である。
【符号の説明】
【００２７】
　１　　　親チップ（第１または第２の半導体チップ）
　２　　　子チップ（第２または第１の半導体チップ）
　１２　　外部接続用パッド
　ＰＭ　　チップ間接続用パッド
　ＰＭ１，ＰＭ２，ＰＭ３，ＰＭ４　　パッド
　ＰＤ　　パッド
　ＰＤ１，ＰＤ２，ＰＤ３，ＰＤ４　　パッド
　Ｂ　　　バンプ
　Ｑ１，Ｑ２，Ｑ３，Ｑ４　　ＮＰＮトランジスタ（素子）
　Ｄ１，Ｄ２，Ｄ３，Ｄ４　　ダイオード（保護回路）
　ＬＤ　　レーザダイオード素子（素子）
　Ｄ　　　ダイオード（保護回路）
　ＰＭ１１，ＰＭ１２　　パッド
　ＰＤ１１，ＰＤ１２　　パッド
【図１】
2004048053.tif 000003
【図２】
2004048053.tif 000004
【図３】
2004048053.tif 000005
【図４】
2004048053.tif 000006