(57)【要約】【課題】基板の溝に多結晶シリコンを埋め込むことにより素子分離を行う際に、埋め込まれた多結晶シリコン層の表面凹凸による不具合を解消することができる半導体装置の製造方法を提供する。【解決手段】基板１０の溝１７の内部に多結晶シリコンを埋め込んだ場合に、多結晶シリコン層１９の表面には、ポリシリコングレインによる凹凸２０が存在している。多結晶シリコン層１９の形成後、主として物理的なスパッタリング作用をもつドライエッチングを施すことにより、物理的なスパッタリング作用により表面の凸部が削られて凹部へと埋め込まれて、多結晶シリコン層１９の表面が平滑化される。【選択図】図５
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【特許請求の範囲】
【請求項１】
基板の溝に多結晶シリコンを埋め込むことにより素子分離を行う半導体装置の製造方法であって、
前記基板に前記溝を形成する工程と、
前記溝の内部に前記多結晶シリコンを埋め込み多結晶シリコン層を形成する工程と、
主として物理的なスパッタリング作用をもつドライエッチングにより、前記多結晶シリコン層の表面を平滑化する工程と
を有する半導体装置の製造方法。
【請求項２】
前記多結晶シリコンを埋め込む工程において、前記溝の上部への窪みの発生を抑止し得る膜厚で前記多結晶シリコンを埋め込む
請求項１記載の半導体装置の製造方法。
【請求項３】
基板の溝に多結晶シリコンを埋め込むことにより素子分離を行う半導体装置の製造方法であって、
基板にマスク層を形成する工程と、
前記マスク層をエッチングマスクとして、前記基板をエッチングすることにより、前記基板に前記溝を形成する工程と、
前記溝の内部を埋め込んで、前記マスク層上に前記多結晶シリコンを堆積させて多結晶シリコン層を形成する工程と、
主として物理的なスパッタリング作用をもつドライエッチングにより、前記多結晶シリコン層の表面を平滑化する工程と
を有する半導体装置の製造方法。
【請求項４】
前記多結晶シリコンを埋め込む工程において、前記溝の上部への窪みの発生を抑止し得る膜厚で前記多結晶シリコンを埋め込む
請求項３記載の半導体装置の製造方法。
【請求項５】
前記多結晶シリコン層の表面を平滑化する工程の後に、
前記マスク層が露出するまで余剰の前記多結晶シリコン層をエッチバックする工程と、
前記マスク層を除去する工程と
を有する請求項３記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、例えば素子分離のためにディープトレンチアイソレーション（ＤＴＩ：Ｄｅｅｐ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）を採用する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
従来、半導体素子においては、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法によりウェル内部を分離し、ウェル間ではイオンを注入することによって素子を分離していた。しかし、半導体素子の集積度が高くなるに従い、素子サイズが縮小することから、上記した方法では、ラッチアップの発生を抑制することができなくなってきている。そこで、ウェル間を深い溝（Ｄｅｅｐ  ｔｒｅｎｃｈ）により素子分離する方法が採用されはじめている（特許文献１参照）。
【０００３】
【特許文献１】
特開２００１−３２６２７３号公報
【０００４】
【発明が解決しようとする課題】
ディープトレンチアイソレーションは、例えば図７（ａ）に示すように、ｐウェル１１１とｎウェル１１２が形成された半導体基板１１０に、ｐウェル１１１とｎウェル１１２の間を分離すべく、基板深くに形成した溝１１７にポリシリコンを埋めるものである。なお、ウェル１１１，１１２内は、ＬＯＣＯＳ法により形成されたウェル内素子分離膜１１３により分離されており、溝１１７はハードマスクである窒化シリコン膜１１４と酸化シリコン膜１１５をエッチングマスクとして形成される。溝１１７の内壁には、酸化シリコン膜１１８が形成されている。
【０００５】
特許文献１に記載のように、溝１１７を埋め込むポリシリコンの膜厚は、ポリシリコンの成膜カバレッジが１００％の場合には、溝１１７の幅の半分で良いが、この場合には、埋め込み後の溝上部のポリシリコン層１１９に窪みが発生してしまう。窪みを無くすには、ポリシリコンの埋め込み膜厚を、溝の幅と同程度にする必要がある。例えば、溝の幅を１．２μｍとした場合には、ポリシリコンの埋め込み膜厚も１．２μｍ程度にする必要がある。
【０００６】
ポリシリコンの膜厚が１．２μｍ程度と大きくなると、結晶性をもつポリシリコンの成膜においては、ポリシリコングレインが大きくなる。この結果、図７（ａ）に示すように、グレイン間の凹部と、グレインの凸部の段差である表面凹凸１２０が１００ｎｍ以上となってしまい、ポリシリコン層１１９の表面平坦性が悪化する。
【０００７】
このようにポリシリコン層１１９の表面に凹凸１２０が形成された状態で、溝１１７の内部以外の余剰のポリシリコン層１１９をドライエッチングにより全面エッチバックしても、図７（ｂ）に示すように、最終的に溝１１７に埋め込まれたポリシリコン層１１９の表面の凹凸１２０は残ってしまい、その段差も軽減されない。
【０００８】
溝１１７を埋め込むポリシリコン層１１９の表面に凹凸１２０が存在すると、以下に示す問題が発生する。
例えば、図８（ａ）に示すように、ディープトレンチアイソレーションにより素子分離されたｎウェル１１２に接続するベースとなるｐ型のポリシリコン層１２２およびエミッタとなるｎ型のポリシリコン層１２４を形成してバイポーラトランジスタを作製する場合を想定する。
【０００９】
図８（ａ）のＡ部に相当する拡大工程断面図である図８（ｂ）に示すように、ポリシリコン層１１９の上層に存在する絶縁膜１２１およびｐ型のポリシリコン層１２２の表面にも、その表面をなぞるように凹凸が形成されてしまう。そして、ポリシリコン層１１９の直上に、エッチングにより層間絶縁膜１２５にコンタクトホールを形成した場合、層間絶縁膜１２５の下地であるベースポリシリコン層１２２の凹部に絶縁膜の残り１２５ａが発生してしまい、コンタクトホールの開口不良等を引き起してしまう。コンタクトホールの開口不良は、図８（ｃ）に示すように、層間絶縁膜１２５に形成されるコンタクト１２６と下地のポリシリコン層１２２との接続不良の原因となる。
【００１０】
従って、トランジスタの信頼性、安定性の悪化が懸念され、この改善のためには、半導体基板１１０に形成する溝１１７をコンタクト１２６の外側にレイアイトする方法が挙げられるが、トランジスタの拡大にも繋がり、微細化には適応できない。
【００１１】
本発明は上記の事情に鑑みてなされたものであり、その目的は、基板の溝に多結晶シリコンを埋め込むことにより素子分離を行う際に、埋め込まれた多結晶シリコン層の表面凹凸による不具合を解消することができる半導体装置の製造方法を提供することにある。
【００１２】
【課題を解決するための手段】
上記の目的を達成するため、本発明は、基板の溝に多結晶シリコンを埋め込むことにより素子分離を行う半導体装置の製造方法であって、前記基板に前記溝を形成する工程と、前記溝の内部に前記多結晶シリコンを埋め込み多結晶シリコン層を形成する工程と、主として物理的なスパッタリング作用をもつドライエッチングにより、前記多結晶シリコン層の表面を平滑化する工程とを有する。
【００１３】
上記の本発明の半導体装置の製造方法では、基板の溝の内部に多結晶シリコンを埋め込んで多結晶シリコン層を形成している。この基板の溝を埋め込んだ多結晶シリコン層の表面には、凹凸が存在している。
多結晶シリコン層の形成後、主として物理的なスパッタリング作用をもつドライエッチングを施すことにより、物理的なスパッタリング作用により表面の凸部が削られて凹部へと埋め込まれて、多結晶シリコン層の表面が平滑化される。
【００１４】
上記の目的を達成するため、本発明は、基板の溝に多結晶シリコンを埋め込むことにより素子分離を行う半導体装置の製造方法であって、基板にマスク層を形成する工程と、前記マスク層をエッチングマスクとして、前記基板をエッチングすることにより、前記基板に前記溝を形成する工程と、前記溝の内部を埋め込んで、前記マスク層上に前記多結晶シリコンを堆積させて多結晶シリコン層を形成する工程と、主として物理的なスパッタリング作用をもつドライエッチングにより、前記多結晶シリコン層の表面を平滑化する工程とを有する。
【００１５】
上記の本発明の半導体装置の製造方法では、マスク層をエッチングマスクとして、基板をエッチングすることにより溝を形成し、溝の内部を埋め込んで、マスク層上に多結晶シリコンを堆積させて多結晶シリコン層を形成している。この基板の溝を埋め込んだ多結晶シリコン層の表面には、凹凸が存在している。
多結晶シリコン層の形成後、主として物理的なスパッタリング作用をもつドライエッチングを施すことにより、物理的なスパッタリング作用により表面の凸部が削られて凹部へと埋め込まれて、多結晶シリコン層の表面が平滑化される。
【００１６】
【発明の実施の形態】
以下に、本発明の半導体装置の製造方法の実施の形態について、図面を参照して説明する。
【００１７】
図１は、本実施形態に係る半導体装置の製造方法により製造される半導体装置の一例を示す断面図である。
図１に示す半導体装置は、例えばシリコンからなる半導体基板１０にｐウェル１１およびｎウェル１２が形成されており、ウェル１１，１２の内部は、ＬＯＣＯＳ法により形成されたウェル内素子分離膜１１３により分離されている。ウェル１１，１２の間は、基板に形成された深い溝１７に埋め込まれたポリシリコン層１９により素子分離されている。溝１７の内壁には、例えば酸化シリコン膜１８が形成されている。
【００１８】
ウェル内素子分離膜１３により規定された活性領域におけるｎウェル１２上には、ｎウェル１２の一部を露出する開口が形成された絶縁膜２１を介してベースとなるｐ型のポリシリコン層２２が形成されている。ポリシリコン層２２上には、開口が形成された絶縁膜２３を介して、ｐ型のポリシリコン層２２と接続されたエミッタとなるｎ型のポリシリコン層２４が形成されている。コレクタとなるｎウェル１２、ベースとなるｐ型のポリシリコン層２２およびエミッタとなるｎ型のポリシリコン層２４によりバイポーラトランジスタが構成される。
【００１９】
上記のバイポーラトランジスタを被覆して全面に、層間絶縁膜２５が形成されており、層間絶縁膜２５には、ｎウェル１２、ポリシリコン層２２，２４に接続するコンタクト２６が形成されている。層間絶縁膜２５上には、各コンタクト２６に接続する配線２７が形成されている。
【００２０】
次に、本実施形態に係る半導体装置の製造方法について、図２〜図６を参照して説明する。
【００２１】
まず、図２（ａ）に示すように、シリコン等からなる半導体基板１０に、イオン注入法によりｐウェル１１およびｎウェル１２を形成し、ＬＯＣＯＳ法により、ウェル内の素子分離を行うウェル内素子分離膜１３を形成する。
【００２２】
次に、図２（ｂ）に示すように、深い溝を形成するためのハードマスクとなる窒化シリコン膜（Ｓｉ３  Ｎ４  ）１４および酸化シリコン膜１５をＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により形成する。酸化シリコン膜１５の形成には、例えばＴＥＯＳを原料とした減圧ＣＶＤ法を用いる。その後、８００〜９００℃の熱処理を行い、酸化シリコン膜１５を緻密化する。
【００２３】
次に、図３（ａ）に示すように、リソグラフィ技術により、ハードマスク上に、ウェル間素子分離領域に開口１６ａをもつレジストマスク１６を形成する。
【００２４】
次に、図３（ｂ）に示すように、レジストマスク１６をマスクとした異方性のドライエッチングにより、ハードマスクである酸化シリコン膜１５および窒化シリコン膜１４、さらにはウェル内素子分離膜１３を連続して除去する。例えば、エッチングガスとして、ＣＨＦ３  、ＣＦ４  およびＡｒを用いて、圧力を２２７Ｐａ、ＲＦパワーを１０００Ｗにして行う。
【００２５】
続いて、図３（ｂ）に示すように、別装置による異方性のドライエッチングにより、半導体基板１０をエッチングして深い溝１７を形成する。ここでのドライエッチングでは、例えば、エッチングガスとして、ＳＦ６  、ＨＢｒ、Ｏ２  を用い、圧力を３．３Ｐａ（２５ｍＴｏｒｒ）、ＲＦパワーを８００Ｗ、バイアスを１５Ｗにして行う。この深い溝の形成のためのドライエッチングでは、実質的にマスクは、酸化シリコン膜１５と窒化シリコン膜１６からなるハードマスクであり、先に形成されたレジストマスク１６は、エッチングの過程で除去される。
【００２６】
次に、図４（ａ）に示すように、熱酸化法により、ウェル間を分離する溝１７の内壁に酸化シリコン膜１８を形成した後に、全面にポリシリコンを堆積させて、溝１７を埋めるポリシリコン層１９を形成する。ポリシリコン層１９としては、ノンドープポリシリコンの他、砒素、ボロン、リン、ＢＦ２  等の不純物がドープされたポリシリコンが挙げられる。ポリシリコンを堆積した後に、７００℃以上８００℃以下の熱処理を施し、ポリシリコン層を緻密化することが好ましい。ポリシリコンの電気的特性の向上のためである。
【００２７】
このポリシリコンの埋め込み工程では、溝１７を埋め込むポリシリコンの膜厚は、ポリシリコンの成膜カバレッジが１００％の場合には、溝１７の幅の半分で良いが、この場合には、図４（ｂ）に示すように、埋め込み後の溝上部のポリシリコン層１９に窪みが発生してしまう。図４（ｃ）に示すように、窪みを無くすには、ポリシリコンの埋め込み膜厚を、溝の幅と同程度にする必要がある。例えば、溝の幅を１．２μｍとした場合には、ポリシリコンの埋め込み膜厚も１．２μｍ程度にする必要がある。
【００２８】
ポリシリコンの膜厚が１．２μｍ程度と大きくなると、結晶性をもつポリシリコンの成膜においては、ポリシリコングレインが大きくなることから、当該工程では、図４（ｃ）に示すように、グレイン間の凹部と、グレインの凸部の段差である表面の凹凸２０が１００ｎｍ以上となっている。
【００２９】
本実施形態では、ポリシリコン層１９の表面を平滑化するために、ポリシリコン層１９の形成後、図５（ａ）に示すように、主として物理的なスパッタリング作用をもつドライエッチングを行う。主として物理的なスパッタリング作用をもつドライエッチングとしては、プラズマ中のプラズマ粒子を利用したエッチングや、イオンビームによるイオンを利用したエッチングがある。例えば最もスパッタリング作用をもつ希ガスプラズマからのイオン衝撃でスパッタするスパッタエッチングの他、高真空下でハロゲンのイオンビームを照射してエッチングを行う反応性イオンビームエッチング（ＲＩＢＥ）が採用可能である。
【００３０】
詳細な平滑化処理の一例としては、例えば、無磁場平行平板型ドライエッチング装置を用いて、下記条件で行う場合が挙げられる。例えば、エッチングガスとしてＡｒを流量３００ｓｃｃｍで流し、圧力を４６．０Ｐａ、ＲＦバイアスを４．９Ｗ／ｃｍ２  、処理時間を６０秒程度にして行う。
【００３１】
このように、希ガスを用いてプラズマ中のＡｒイオンをポリシリコン層１９の表面近傍の凹凸２０に衝突させる物理的なスパッタリング作用により、ポリシリコン層２０の表面の凹凸２０が緩和され、結晶粒界に凸部からエッチングされたポリシリコン粒子が埋め込まれ、ポリシリコン層１９の表面が平滑化される。当該エッチングでは、表面近傍の凹凸部分のエッチングであることから、ポリシリコン層１９の膜厚が大きく変わることはない。
【００３２】
なお、このポリシリコン層１９の平滑化処理のためのエッチングにおいて、ポリシリコン層１９の膜厚が大きく変わっても、溝１７の内部が埋め込まれている限りにおいて影響はないことから、下記条件のようにハロゲン系ガスを用いることも可能である。このような条件としては、例えばエッチングガスとしてＡｒ／ＣＨＦ３  ／ＣＦ４  をそれぞれ３００ｓｃｃｍ／２０ｓｃｃｍ／２０ｓｃｃｍの流量で流し、圧力を４６Ｐａとし、ＲＦバイアスを４．９Ｗ／ｃｍ２  とし、処理時間を６０秒とする条件が挙げられる。
【００３３】
従って、ドライエッチング装置を用いる平滑化の処理においては、Ａｒをベースに用いてハロゲン系ガスを追加しても同様な効果があり、Ａｒによるスパッタエッチングを主とするエッチング条件させ確率できれば、ラフな条件で平滑化処理を行うことが可能である。
【００３４】
ところで、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）でも、同様に平滑化は可能であるが、ランニングコストとしては高く、ポリシリコン層１９の平滑化処理を行うには、専用の研磨材である研磨パッドを固定しなければならず、汎用性に乏しい。これに対して、ドライエッチングでは、希ガスさえ装置に接続されていれば、平滑化処理が可能となる。
【００３５】
図５（ｂ）に示すように、ポリシリコン層１９の表面の平滑化処理を行った後、溝１７の内部に堆積された不要なポリシリコン層１９を除去する。
このため、まず、図５（ｃ）に示すように、ドライエッチングによりポリシリコン層１９の全面エッチバックを行い、ハードマスク上に堆積したポリシリコン層１９を除去する。ドライエッチングは、例えばエッチングガスとしてＣｌ２  、Ｏ２  を用いて、圧力を３．９９Ｐａ、ＲＦパワーを５００Ｗとして行う。
続いて、図５（ｄ）に示すように、溝加工の際にハードマスクとして使用した酸化シリコン膜１５をウェットエッチングにより除去する。このウェットエッチングは、フッ酸（ＨＦ）とフッ化アンモニウム（ＮＨ４  Ｆ）の混合液を用いて行う。続いて、図５（ｅ）に示すように、突出したポリシリコン層１９に対し、先のドライエッチングと同様の条件により、溝内部のウェル内素子分離膜１３部分までエッチバックを行う。
【００３６】
その後、ハードマスクとして使用した窒化シリコン膜１４をホットリン酸を用いてエッチング除去することにより、図６（ａ）に示すように、ウェル内素子分離膜１３と同じ高さの平坦な表面をもつポリシリコン層１９が得られる。
【００３７】
以降の工程は、デバイスの種類により様々な工程が想定されるが、図１に示した半導体装置を製造する場合には、ＴＥＯＳを原料としたＣＶＤ法により酸化シリコンからなる絶縁膜２１を形成し、当該絶縁膜２１にエッチングにより開口を形成する。同様に、ＣＶＤによる成膜およびエッチングによるパターニングにより、ベースとなるｐ型のポリシリコン層２２、酸化シリコンよりなる絶縁膜２３およびエミッタとなるｎ型のポリシリコン層２４を形成する。これにより、図６（ｂ）に示すように、コレクタとなるｎウェル１２、ベースとなるｐ型のポリシリコン層２２およびエミッタとなるｎ型のポリシリコン層２４からなるバイポーラトランジスタが形成される。
【００３８】
そして、例えばＴＥＯＳを原料としたＣＶＤ法により層間絶縁膜２５を形成し、エッチングにより、層間絶縁膜２５にｎウェル１２、ポリシリコン層２２，２４を開口するコンタクトホールを形成する。続いて、コンタクトホール内にアルミニウムやタングステン等の導電材料を埋め込むことにより、コンタクト２６を形成する。その後、層間絶縁膜２５上に、各コンタクト２６に接続する配線２７をパターニング形成することにより、図１に示す半導体装置が製造される。
【００３９】
上記の本実施形態に係る半導体装置の製造方法では、ディープトレンチアイソレーションの形成において、溝１７に埋め込むポリシリコン層１９の表面に対し、主として物理的なスパッタリング作用をもつドライエッチングを施してポリシリコン層１９の表面を平滑化する工程を加えている。これにより、溝１７に埋め込まれたポリシリコン層１９の表面の凹凸を低減することができ、例えば、図１に示すように、その上にトランジスタを形成した場合においても、コンタクト２６の接続不良を起こすことがなく、信頼性のある高集積化した半導体装置の製造を実現することができる。
【００４０】
また、図４（ａ）〜図４（ｃ）を参照して説明したように、溝１７の内部をポリシリコン層１９で埋め込む工程において、ポリシリコン層１９の膜厚を厚膜化することで、溝１７に対応する位置におけるポリシリコン層１９の表面に形成される窪みを無くすことができ、平坦度を高めることができる。このように窪みを無くすために、ポリシリコン層１９の膜厚を厚膜化すると、ポリシリコン層１９の表面にはポリシリコングレインによる凹凸２０が発生するが、この凹凸２０は本実施形態では後の平滑化処理において除去可能である。
【００４１】
本発明は、上記の実施形態の説明に限定されない。
例えば、本実施形態では、溝１７の内部をポリシリコン層１９のみで埋め込むこととしたが、多層構造としてもよい。例えば、溝１７の大部分をアモルファスシリコンで埋め込んだ後に、ポリシリコンを堆積させることが挙げられる。この場合においても、上層のポリシリコン層の表面に対し上述した平滑化処理を適用することは有効である。
また、本実施形態では、平滑化処理を施した後に、ポリシリコン層１９をエッチバックする例について説明したが、ある程度エッチバックした後に、平滑化処理を施すことも可能である。
上記の本実施形態で挙げた材料や数値は一例であり、これに限定されるものではない。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【００４２】
【発明の効果】
本発明によれば、基板の溝に多結晶シリコンを埋め込むことにより素子分離を行う際に、埋め込まれた多結晶シリコン層の表面凹凸による不具合を解消することができ、信頼性のある高集積化した半導体装置を製造することができる。
【図面の簡単な説明】
【図１】本実施形態に係る半導体装置の製造方法により製造される半導体装置の一例を示す断面図である。
【図２】本実施形態に係る半導体装置の製造における工程断面図である。
【図３】本実施形態に係る半導体装置の製造における工程断面図である。
【図４】本実施形態に係る半導体装置の製造における工程断面図である。
【図５】本実施形態に係る半導体装置の製造における工程断面図である。
【図６】本実施形態に係る半導体装置の製造における工程断面図である。
【図７】従来のディープトレンチアイソレーションの形成における問題点を説明するための工程断面図である。
【図８】従来のディープトレンチアイソレーションの形成における問題点を説明するための工程断面図である。
【符号の説明】
１０…半導体基板、１１…ｐウェル、１２…ｎウェル、１３…ウェル内素子分離膜、１４…窒化シリコン膜、１５…酸化シリコン膜、１６…レジストマスク、１６ａ…開口、１７…溝、１８…酸化シリコン膜、１９…ポリシリコン層、２０…凹凸、２１…酸化シリコン膜、２２…ｐ型のポリシリコン層、２３…絶縁膜、２４…ｎ型のポリシリコン層、２５…層間絶縁膜、２６…コンタクト、２７…配線、１１０…半導体基板、１１１…ｐウェル、１１２…ｎウェル、１１３…ウェル内素子分離膜、１１４…窒化シリコン膜、１１５…酸化シリコン膜、１１７…溝、１１８…酸化シリコン膜、１１９…ポリシリコン層、１２０…凹凸、１２１…酸化シリコン膜、１２２…ｐ型のポリシリコン層、１２３…絶縁膜、１２４…ｎ型のポリシリコン層、１２５…層間絶縁膜、１２６…コンタクト、１２７…配線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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