(57)【要約】【課題】乗算器および加算器の回路規模を小さくし、全体の回路規模を大幅に削減することができるＦＩＲデジタルフィルタを提供する。【解決手段】本発明のＦＩＲデジタルフィルタは、直列に接続され、所定の動作周波数の第１クロック信号に同期して入力信号を順次シフトするｎ段の遅延素子と、入力信号がｎ段の遅延素子内をシフトされる毎に、第１クロック信号のｎ倍以上の動作周波数の第２クロック信号に同期して、ｎ段の遅延素子の各々の出力信号を順次選択的に出力する第１のマルチプレクサおよびｎ段の遅延素子の各々に対応するフィルタ定数を順次選択的に出力する第２のマルチプレクサと、第１のマルチプレクサの出力信号と第２のマルチプレクサの出力信号とを順次乗算する乗算器と、乗算器の出力信号を順次累積加算する累積加算器とを備える。【選択図】図１
2004128858.tif 000002
【特許請求の範囲】
【請求項１】
直列に接続され、所定の動作周波数の第１クロック信号に同期して入力信号を順次シフトするｎ段の遅延素子と、前記入力信号が前記ｎ段の遅延素子内をシフトされる毎に、前記第１クロック信号のｎ倍以上の動作周波数の第２クロック信号に同期して、前記ｎ段の遅延素子の各々の出力信号を順次選択的に出力する第１のマルチプレクサおよび前記ｎ段の遅延素子の各々に対応するフィルタ定数を順次選択的に出力する第２のマルチプレクサと、前記第１のマルチプレクサの出力信号と前記第２のマルチプレクサの出力信号とを順次乗算する乗算器と、前記乗算器の出力信号を順次累積加算する累積加算器とを備えることを特徴とするＦＩＲデジタルフィルタ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、入力信号に対して所定のフィルタリング処理を行うＦＩＲ（有限インパルス応答）デジタルフィルタに関するものである。
【０００２】
【従来の技術】
図３は、従来のＦＩＲデジタルフィルタの一例の構成概念図である。同図に示すＦＩＲデジタルフィルタ３０は、直列に接続されたｎ段の遅延素子（ＴＡＰ１，ＴＡＰ２，…，ＴＡＰｎ）３２と、各々の遅延素子ＴＡＰ１，ＴＡＰ２，…，ＴＡＰｎに１対１に対応して設けられたｎ個の乗算器３４と、ｎ入力の加算器３６とを備えている。
【０００３】
このＦＩＲデジタルフィルタ３０では、初段の遅延素子ＴＡＰ１に入力される入力信号が、図示していない所定の動作周波数のクロック信号に同期して、ｎ段の遅延素子３２からなるシフトレジスタ内を順次シフトされる。
【０００４】
図４のタイミングチャートに示すように、クロック信号に同期して、初段の遅延素子ＴＡＰ１には信号ｉ，ｉ＋１，ｉ＋２，…の順にデータが順次保持される。また、２段目の遅延素子ＴＡＰ２には信号ｉ−１，ｉ，ｉ＋１，…の順にデータが順次保持される。３段目の遅延素子ＴＡＰ３には信号ｉ−２，ｉ−１，ｉ，…の順にデータが順次保持される。以下同様に、クロック信号に同期して、前段の遅延素子に保持されたデータが次段の遅延素子に順次シフトされる。
【０００５】
続いて、ｎ個の乗算器３４により、各々の遅延素子ＴＡＰ１，ＴＡＰ２，…，ＴＡＰｎの出力信号とこれらに各々対応するフィルタ定数Ｈ１，Ｈ２，…，Ｈｎとがそれぞれ乗算される。そして、ｎ入力の加算器３６により、ｎ個の乗算器３４の出力信号の全てが加算され、フィルタリング処理された出力信号ＯＵＴｉ，ｉ＋１，ｉ＋２，…が順次出力される。
【０００６】
図３に示す従来のＦＩＲデジタルフィルタ３０では、比較的回路規模の大きい乗算器３４がｎ段の遅延素子３２のタップ数分必要になるので、その全体の回路規模は必然的に大きくなる。また、ｎ入力の加算器３６も、ｎ段の遅延素子３２のタップ数分の加算が必要になるため、その回路規模は大きい。このため、従来のＦＩＲデジタルフィルタ３０は、その回路規模が非常に大きいという問題があった。
【０００７】
【発明が解決しようとする課題】
本発明の目的は、前記従来技術に基づく問題点を解消し、乗算器および加算器の回路規模を小さくし、全体の回路規模を大幅に削減することができるＦＩＲデジタルフィルタを提供することにある。
【０００８】
【課題を解決するための手段】
上記目的を達成するために、本発明は、直列に接続され、所定の動作周波数の第１クロック信号に同期して入力信号を順次シフトするｎ段の遅延素子と、前記入力信号が前記ｎ段の遅延素子内をシフトされる毎に、前記第１クロック信号のｎ倍以上の動作周波数の第２クロック信号に同期して、前記ｎ段の遅延素子の各々の出力信号を順次選択的に出力する第１のマルチプレクサおよび前記ｎ段の遅延素子の各々に対応するフィルタ定数を順次選択的に出力する第２のマルチプレクサと、前記第１のマルチプレクサの出力信号と前記第２のマルチプレクサの出力信号とを順次乗算する乗算器と、前記乗算器の出力信号を順次累積加算する累積加算器とを備えることを特徴とするＦＩＲデジタルフィルタを提供するものである。
【０００９】
【発明の実施の形態】
以下に、添付の図面に示す好適実施形態に基づいて、本発明のＦＩＲデジタルフィルタを詳細に説明する。
【００１０】
図１は、本発明のＦＩＲデジタルフィルタの一実施形態の構成概念図である。同図に示すＦＩＲデジタルフィルタ１０は、入力信号に対して所定のフィルタリング処理を行うものであり、ｎ段の遅延素子（ＴＡＰ１，ＴＡＰ２，…，ＴＡＰｎ）１２と、２つのマルチプレクサ１４，１６と、乗算器１８と、累積加算器２０とを備えている。
【００１１】
ｎ段の遅延素子１２は、入力信号を順次シフトするシフトレジスタを構成する。遅延素子ＴＡＰ１，ＴＡＰ２，…，ＴＡＰｎは直列に接続され、その初段の遅延素子ＴＡＰ１には入力信号が入力されている。入力信号は、図示していない所定の動作周波数の第１クロック信号に同期して、直列に接続されたｎ段の遅延素子１２からなるシフトレジスタ内を順次シフトされる。
【００１２】
マルチプレクサ１４は、入力信号がｎ段の遅延素子１２内を順次シフトされる毎に、上記第１クロック信号のｎ倍の動作周波数の第２クロック信号に同期して、ｎ段の遅延素子１２の各々の出力信号を順次選択的に出力する。マルチプレクサ１４のデータ入力端子には、ｎ段の遅延素子１２の各々の出力信号が入力され、その選択入力端子にはコントロール信号が入力されている。
【００１３】
また、マルチプレクサ１６は、同様に、入力信号がｎ段の遅延素子１２内を順次シフトされる毎に、上記第２クロック信号に同期して、ｎ段の遅延素子１２の各々に対応するフィルタ定数Ｈ１，Ｈ２，…，Ｈｎを順次選択的に出力する。マルチプレクサ１６のデータ入力端子には、ｎ段の遅延素子１２の各々に対応するフィルタ定数Ｈ１，Ｈ２，…，Ｈｎが入力されている。また、マルチプレクサ１６の選択入力端子にもコントロール信号が入力されている。
【００１４】
すなわち、第２クロック信号に同期して、コントロール信号の状態が変化し、コントロール信号の状態に従って、マルチプレクサ１４，１６の出力信号は変化する。
【００１５】
乗算器１８は、マルチプレクサ１４の出力信号とマルチプレクサ１６の出力信号とを、すなわち遅延素子ＴＡＰ１の出力信号とこれに対応するフィルタ定数Ｈ１、遅延素子ＴＡＰ２の出力信号とこれに対応するフィルタ定数Ｈ２、…、遅延素子ＴＡＰｎの出力信号とこれに対応するフィルタ定数Ｈｎとを順次乗算する。乗算器１８にはマルチプレクサ１４，１６の出力信号が入力され、乗算器１８の出力信号は累積加算器２０に入力されている。
【００１６】
累積加算器２０は、乗算器１８の出力信号を順次累積加算するものであり、２入力の加算器２２と、記憶素子２４とを備えている。加算器２２には、乗算器１８の出力信号および記憶素子２４の出力信号が入力され、加算器２２の出力信号は記憶素子２４に入力されている。また、記憶素子２４の出力信号は、フィルタリング処理された出力信号として、ＦＩＲデジタルフィルタ１０から出力されている。
【００１７】
このＦＩＲデジタルフィルタ１０では、第１クロック信号に同期して、初段の遅延素子ＴＡＰ１に入力される入力信号がｎ段の遅延素子１２からなるシフトレジスタ内を順次シフトされる。
【００１８】
図２のタイミングチャートに示すように、第１クロック信号に同期して、初段の遅延素子ＴＡＰ１には信号ｉ，ｉ＋１，ｉ＋２，…の順にデータが順次保持される。また、２段目の遅延素子ＴＡＰ２には信号ｉ−１，ｉ，ｉ＋１，…の順にデータが順次保持される。３段目の遅延素子ＴＡＰ３には信号ｉ−２，ｉ−１，ｉ，…の順にデータが順次保持される。以下同様に、第１クロック信号に同期して、前段の遅延素子に保持されたデータが次段の遅延素子に順次シフトされる。
【００１９】
ここで、入力信号がｎ段の遅延素子１２内を順次シフトされる毎に、マルチプレクサ１４からは、第２クロック信号に同期してその状態が変化するコントロール信号に従って、遅延素子ＴＡＰ１の出力信号、遅延素子ＴＡＰ２の出力信号、…、遅延素子ＴＡＰｎの出力信号の順に順次遅延素子１２の出力信号が出力される。
【００２０】
また、マルチプレクサ１６からは、入力信号がｎ段の遅延素子１２内を順次シフトされる毎に、同じくコントロール信号の状態に従って、フィルタ定数Ｈ１、フィルタ定数Ｈ２、…、フィルタ定数Ｈｎの順に順次フィルタ定数が出力される。
【００２１】
マルチプレクサ１４から順次出力される遅延素子ＴＡＰ１，ＴＡＰ２，…，ＴＡＰｎの出力信号と、マルチプレクサ１６から順次出力されるフィルタ定数Ｈ１，Ｈ２，…，Ｈｎとは乗算器１８によって順次乗算される。すなわち、乗算器１８により、遅延素子ＴＡＰ１の出力信号とフィルタ定数Ｈ１が乗算され、続いて、遅延素子ＴＡＰ２の出力信号とフィルタ定数Ｈ２が乗算され、…、遅延素子ＴＡＰｎの出力信号とフィルタ定数Ｈｎが乗算される。
【００２２】
そして、累積加算器２０により、乗算器１８から順次出力される出力信号が順次累積加算される。すなわち、遅延素子ＴＡＰ１の出力信号とフィルタ定数Ｈ１との乗算値、遅延素子ＴＡＰ２の出力信号とフィルタ定数Ｈ２の乗算値、…、遅延素子ＴＡＰｎの出力信号とフィルタ定数Ｈｎの乗算値が順次累積加算され、フィルタリングされた出力信号ＯＵＴｉ，ＯＵＴｉ＋１，ＯＵＴｉ＋２，…が順次出力される。
【００２３】
なお、図２のタイミングチャートに示すように、最終的な出力信号ＯＵＴｉ，ＯＵＴｉ＋１，ＯＵＴｉ＋２，…が得られるまでに、累積加算器２０による途中の累積加算結果が出力される。
【００２４】
このように、ＦＩＲデジタルフィルタ１０では、ｎ個の遅延素子１２で乗算器１８および累積加算器２０を共通に時分割で使用するため、その回路規模を大幅に削減することができる。
【００２５】
なお、第２クロック信号の周波数は、第１クロック信号の周波数のｎ倍に限定されず、ｎ倍以上の周波数であればよい。すなわち、第１クロック信号の１周期の間に、乗算器１８および累積加算器２０による時分割の演算処理が完了すればよい。ただし、第２クロック信号の周波数が第１クロック信号の周波数のｎ倍に近くなるほど、図２のタイミングチャートに示すように、最終的な出力信号が得られるまでに長い時間が必要となる。
【００２６】
本発明は、基本的に以上のようなものである。
以上、本発明のＦＩＲデジタルフィルタについて詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
【００２７】
【発明の効果】
以上詳細に説明した様に、本発明のＦＩＲデジタルフィルタは、所定の動作周波数の第１クロック信号に同期して、入力信号がｎ段の遅延素子内を１段シフトされる間に、乗算器および累積加算器を時分割で使用し、第１クロック信号のｎ倍以上の動作周波数の第２クロック信号に同期して、各々の遅延素子の出力信号とこれに対応するフィルタ定数とを順次乗算し、その乗算値を順次累積加算することにより、フィルタリングされた出力信号を得るものである。
これにより、本発明のＦＩＲデジタルフィルタによれば、１つの乗算器と１つの累積加算器だけで構成されているため、その回路規模を大幅に削減することができる。
【図面の簡単な説明】
【図１】本発明のＦＩＲデジタルフィルタの一実施形態の構成概念図である。
【図２】図１に示すＦＩＲデジタルフィルタの動作を表す一実施形態のタイミングチャートである。
【図３】従来のＦＩＲデジタルフィルタの一例の構成概念図である。
【図４】図３に示すＦＩＲデジタルフィルタの動作を表す一例のタイミングチャートである。
【符号の説明】
１０，３０　ＦＩＲデジタルフィルタ
１２，３２　遅延素子
１４，１６　マルチプレクサ
１８，３４　乗算器
２０　累積加算器
２２，３６　加算器
２４　記憶素子
【図１】
2004128858.tif 000003
【図２】
2004128858.tif 000004
【図３】
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【図４】
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