(57)【要約】【課題】電源電位が低下した場合に、再度リセット信号を出力することができ、かつ製造プロセスのばらつきによるリセット信号への影響が少ないパワーオンリセット回路を提供する。【解決手段】抵抗５を介して接地電位ＧＮＤに接続されるＮＭＯＳ４は、直接接地電位ＧＮＤに接続されるＮＭＯＳ２よりも小さいオン抵抗を有している。これにより、電源電位ＶＤＤが低いときは、抵抗５の影響によって、ＮＭＯＳ４に流れる電流がＮＭＯＳ２に流れる電流よりも小さくなる。電源電位ＶＤＤが一定の電位を越えると、オン抵抗の影響により、ＮＭＯＳ４，２に流れる電流の大きさが逆転する。この電流の大小関係がＮＭＯＳ６，７及びＰＭＯＳ８，９で構成される出力回路で比較され、その比較結果がノードＮ１に出力され、更に、インバータ１０を介してリセット信号ＰＯＲとして出力される。【選択図】　　　図１
2004128950.tif 000002
【特許請求の範囲】
【請求項１】
第１と第２の電位間に接続され、該電位間の電圧に応じて第１の電流が流れる第１のトランジスタを有する第１のトランジスタ回路と、
前記第１と第２の電位間に接続され、前記第１のトランジスタよりもオン抵抗の小さい第２のトランジスタ及びこれに直列に接続された抵抗を有し、該電位間の電圧に応じて第２の電流が流れる第２のトランジスタ回路と、
前記第１及び第２の電流を比較して該第１の電流が該第２の電流よりも大きいときにリセット信号を出力する出力回路とを、
備えたことを特徴とするパワーオンリセット回路。
【請求項２】
前記第１のトランジスタ回路は、
ソースが前記第２の電位に接続され、ゲートがドレインに接続された第１導電型の前記第１のトランジスタと、
ソース及びゲートがそれぞれ前記第１及び第２の電位に接続され、ドレインが前記第１のトランジスタのドレインに接続された第２導電型の第３のトランジスタとで構成され、
前記第２のトランジスタ回路は、
ゲートがドレインに接続された第１導電型の前記第２のトランジスタと、
前記第２のトランジスタのソースと前記第２の電位との間に接続された前記抵抗と、
ソース及びゲートがそれぞれ前記第１及び第２の電位に接続され、ドレインが前記第２のトランジスタのドレインに接続された第２導電型の第４のトランジスタとで構成され、
前記出力回路は、
ゲートが前記第１のトランジスタのゲートに接続され、ソースが前記第２の電位に接続された第１導電型の第５のトランジスタと、
ゲートが前記第２のトランジスタのゲートに接続され、ソースが前記第２の電位に接続され、ドレインが前記リセット信号を出力するためのノードに接続された第１導電型の第６のトランジスタと、
ソースが前記第１の電位に接続され、ゲート及びドレインが前記第５のトランジスタのドレインに接続された第２導電型の第７のトランジスタと、
ソースが前記第１の電位に接続され、ゲートが前記第５のトランジスタのドレインに接続され、ドレインが前記ノードに接続された第２導電型の第８のトランジスタとで構成された、
ことを特徴とする請求項１記載のパワーオンリセット回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
【０００２】
本発明は、電源投入時に半導体集積回路等のシステムを初期状態に設定するためのパワーオンリセット回路に関するものである。
【０００３】
【従来の技術】
【０００４】
【特許文献１】
特開平０７−２４０６７７号公報
【特許文献２】
特開平０６−２９８０７号公報
【特許文献３】
特開平１０−３１３２４０号公報
【特許文献４】
特開平１１−６８５３９号公報
【特許文献５】
特開２００１−１６０８５号公報
【０００５】
従来から、パワーオンリセット回路として、抵抗を介して電源電圧をキャパシタに印加し、このキャパシタの充電時間を利用してリセット信号を発生するものが広く用いられている。しかし、このようなパワーオンリセット回路では、電源投入時の電源電圧の上昇速度がキャパシタの充電時間より遅いと、例えば電源電圧が１Ｖ以下の時にでもリセット信号の出力が停止されていまい、有効なリセット信号を出力することができないという不具合があった。このような不具合を避けるために、例えば特開平１１−６８５３９号公報に開示されるパワーオンリセット回路が提案されている。
【０００６】
図２は、前記公報に記載された従来のパワーオンリセット回路の回路図である。
このパワーオンリセット回路は、電源電圧検知回路６０と、コンデンサ充電時定数回路７０と、出力回路であるインバータ７５とで構成されている。電源電圧検知回路６０は、電源電位ＶＣＣにソースが接続されたＰＭＯＳ６１と、このＰＭＯＳ６１のドレインと接地電位ＧＮＤとの間に直列に接続されて整流素子を形成するＰＭＯＳ６２，６３を備えている。ＰＭＯＳ６１のドレインはノードＮ６０に接続され、このノードＮ６０にＰＭＯＳ６２のソースが接続されている。ＰＭＯＳ６２のゲートとドレインは、ＰＭＯＳ６３のソースに接続され、このＰＭＯＳ６３のゲートとドレインが接地電位ＧＮＤに接続されている。
【０００７】
コンデンサ充電時定数回路７０は、ゲートがノードＮ６０に接続されたＰＭＯＳ７１と、ゲートが電源電位ＶＣＣに接続されたＰＭＯＳ７２を備えている。ＰＭＯＳ７１のソースは電源電位ＶＣＣに接続され、ＰＭＯＳ７２のドレインは接地電位ＧＮＤに接続されている。ＰＭＯＳ７１のドレインとＰＭＯＳ７２のソースは、ノードＮ７０に接続され、このノードＮ７０にＰＭＯＳ６１のゲートが接続されている。更に、ノードＮ７０と接地電位ＧＮＤ間には、コンデンサ７３が接続されている。そして、ノードＮ７０の電位が、インバータ７５によってレベル“Ｈ”，“Ｌ”の２値信号に変換され、リセット信号として出力されるようになっている。
【０００８】
次に動作を説明する。
【０００９】
電源電位ＶＣＣが接地電位ＧＮＤと同じ０Ｖのとき、ＰＭＯＳ７２はダイオード接続の状態となりコンデンサ７３に充電されていた電荷が、このＰＭＯＳ７２を介して放電される。これにより、ノードＮ７０の電位はＰＭＯＳ７２の閾値電圧以下となり、帰還電圧としてＰＭＯＳ６１のゲートに与えられる。
【００１０】
この状態から電源電位ＶＣＣが上昇すると、インバータ７５は“Ｈ”を出力するが、その電位は電源電位ＶＣＣと共に上昇する。電源電位ＶＣＣがＰＭＯＳ７２の閾値電圧とＰＭＯＳ６１の閾値電圧の合計以上になると、ＰＭＯＳ７２はオフとなり、ＰＭＯＳ６１はオン可能状態になる。
【００１１】
ここで、ＰＭＯＳ６２，６３の閾値電圧の合計を、ＰＭＯＳ６１，７２の閾値電圧の合計よりも大きく設定しておけば、ノードＮ６０の電位は、このノードＮ６０に接続された２個のＰＭＯＳ６２，６３によるダイオード電圧でクランプされた状態のままである。つまり、各ＰＭＯＳ６２，６３がオンにならず、ノードＮ６０の電位は、ほぼ電源電位ＶＣＣの上昇に伴った電位になる。この状態は、電源電位ＶＣＣがＰＭＯＳ６１，７２の閾値電圧の合計に達してから、ＰＭＯＳ６２，６３の閾値電圧の合計を越えるまで続く。これにより、ＰＭＯＳ７１のゲートの電位はほぼ電源電位ＶＣＣに等しく、オフ状態に維持される。
【００１２】
電源電位ＶＣＣが更に上昇して、ＰＭＯＳ６２，６３の閾値電圧の合計を越えると、これらのＰＭＯＳ６２，６３がオンとなり、ＰＭＯＳ６１に電流が流れる。これにより、ＰＭＯＳ７１のソース・ゲート間に電圧が印加される。更に、電源電圧ＶＣＣが上昇して、その値がＰＭＯＳ６２，６３，７１の閾値電圧の合計以上になると、ＰＭＯＳ７１は完全にオンとなる。
【００１３】
ＰＭＯＳ７１がオンになると、コンデンサ７３の充電が始まり、ノードＮ７０の電位が、このＰＭＯＳ７１のオン抵抗とコンデンサ７３の容量で決まる時定数に従って上昇する。ノードＮ７０の電位がインバータ７５の閾値に達すると、このインバータ７５から出力されるリセット信号は、“Ｈ”から“Ｌ”に変化する。これにより、インバータ７５から出力されるワンショットのリセット信号が解除される。
【００１４】
コンデンサ７３の充電が進行してノードＮ７０の電位が更に上昇すると、ＰＯＳ６１のゲート電位が上昇し、そのゲート・ソース間電圧が小さくなり、最終的にＰＭＯＳ６１はオフとなる。ＰＭＯＳ６１がオフになると、ノードＮ６０に電位も低下し、これに伴ってＰＭＯＳ７１もオフとなり、ノードＮ７０のレベルは“Ｈ”のまま維持される。
【００１５】
以上のように、このパワーオンリセット回路では、電源電圧検知回路６０によって、電源電位ＶＣＣがＰＭＯＳ６２，６３，７１の閾値電圧を越えたときに、コンデンサ充電時定数回路７０内のコンデンサ７３の充電を開始させるように構成しているので、電源電位ＶＣＣの立ち上がりが遅い場合でも、確実にリセット信号を発生させることができる。
【００１６】
【発明が解決しようとする課題】
【００１７】
しかしながら、従来のパワーオンリセット回路では、次のような課題があった。
【００１８】
電源電位ＶＣＣが上昇してリセット信号が一旦解除されると、その後、電源電位ＶＣＣが低下しても、この電源電位ＶＣＣが十分低くなってコンデンサ７３の電荷が放電されない限り、再びリセット信号が出力されることがない。このため、電源電位ＶＣＣが単調に上昇せずに、上下しながら上昇するような場合、有効なリセット信号を出力することができなくなるおそれがあった。
【００１９】
また、コンデンサ７３の充電を開始のタイミングが、ＰＭＯＳ６２，６３，７１の閾値電圧で決まるため、リセット信号の解除電圧が製造プロセスのばらつきによって大きく変動するという問題があった。
【００２０】
本発明は、前記従来技術が持っていた課題を解決し、電源電位が低下した場合に、再度リセット信号を出力することが可能で、かつ、製造プロセスのばらつきによるリセット信号への影響が少ないパワーオンリセット回路を提供するものである。
【００２１】
【課題を解決するための手段】
【００２２】
前記課題を解決するために、本発明の内の第１の発明は、パワーオンリセット回路において、第１と第２の電位間に接続され、該電位間の電圧に応じて第１の電流が流れる第１のトランジスタを有する第１のトランジスタ回路と、前記第１と第２の電位間に接続され、前記第１のトランジスタよりもオン抵抗の小さい第２のトランジスタ及びこれに直列に接続された抵抗を有し、該電位間の電圧に応じて第２の電流が流れる第２のトランジスタ回路と、前記第１及び第２の電流を比較して該第１の電流が該第２の電流よりも大きいときにリセット信号を出力する出力回路とを備えている。
【００２３】
第２の発明は、第１の発明における第１のトランジスタ回路を、ソースが前記第２の電位に接続され、ゲートがドレインに接続された第１導電型の前記第１のトランジスタと、ソース及びゲートがそれぞれ前記第１及び第２の電位に接続され、ドレインが前記第１のトランジスタのドレインに接続された第２導電型の第３のトランジスタとで構成している。
【００２４】
また、第２のトランジスタ回路を、ゲートがドレインに接続された第１導電型の前記第２のトランジスタと、前記第２のトランジスタのソースと前記第２の電位との間に接続された前記抵抗と、ソース及びゲートがそれぞれ前記第１及び第２の電位に接続され、ドレインが前記第２のトランジスタのドレインに接続された第２導電型の第４のトランジスタとで構成している。
【００２５】
更に出力回路を、ゲートが前記第１のトランジスタのゲートに接続され、ソースが前記第２の電位に接続された第１導電型の第５のトランジスタと、ゲートが前記第２のトランジスタのゲートに接続され、ソースが前記第２の電位に接続され、ドレインが前記リセット信号を出力するためのノードに接続された第１導電型の第６のトランジスタと、ソースが前記第１の電位に接続され、ゲート及びドレインが前記第５のトランジスタのドレインに接続された第２導電型の第７のトランジスタと、ソースが前記第１の電位に接続され、ゲートが前記第５のトランジスタのドレインに接続され、ドレインが前記ノードに接続された第２導電型の第８のトランジスタとで構成している。
【００２６】
本発明によれば、以上のようにパワーオンリセット回路を構成したので、次のような作用が行われる。
【００２７】
第１と第２の電位間の電圧が小さいときには、第２のトランジスタに直列に接続された抵抗の影響により、この第２のトランジスタに流れる第２の電流の値は、第１のトランジスタに流れる第１の電流よりも小さくなる。これにより、出力回路から、リセット信号が出力される。
【００２８】
第１と第２の電位間の電圧が増加して所定の値を越えると、第２のトランジスタの小さなオン抵抗の影響が現れ、この第２のトランジスタに流れる第２の電流の値が、第１のトランジスタに流れる第１の電流の大きさを越えて逆転する。これにより、出力回路から出力されていたリセット信号が解除される。
【００２９】
【発明の実施の形態】
【００３０】
図１は、本発明の実施形態を示すパワーオンリセット回路の回路図である。
【００３１】
このパワーオンリセット回路は、電源電位ＶＤＤに応じてそれぞれ第１及び第２の電流が流れる第１及び第２のトランジスタ回路と、これらの第１及び第２の電流に基づいてリセット信号を出力するための出力回路を備えている。
【００３２】
第１のトランジスタ回路は、例えば、ＰＭＯＳ１とＮＭＯＳ２で構成され、このＰＭＯＳ１のソースが電源電位ＶＤＤに接続され、ゲートが接地電位ＧＮＤに接続されている。ＰＭＯＳ１のドレインは、ＮＭＯＳ２のドレインとゲートに接続され、このＮＭＯＳ２のソースが接地電位ＧＮＤに接続されている。
【００３３】
第２のトランジスタ回路は、例えば、ＰＭＯＳ３と、ＮＭＯＳ４と、抵抗５で構成され、このＰＭＯＳ３のソースが電源電位ＶＤＤに接続され、ゲートが接地電位ＧＮＤに接続されている。ＰＭＯＳ３のドレインは、ＮＭＯＳ４のドレインとゲートに接続され、このＮＭＯＳ４のソースは、抵抗５を介して接地電位ＧＮＤに接続されている。
【００３４】
ここで、ＰＭＯＳ１，３のディメンジョン（＝ゲート幅Ｗ／ゲート長Ｌ）は同じ値に設定されている。また、ＮＭＯＳ４のディメンジョンは、ＮＭＯＳ２のディメンジョンよりも大きく（例えば、１０倍）設定されている。ディメンジョンはトランジスタの駆動能力に対応し、その値が大きいほどオン抵抗が低くなり、電流供給能力が大きくなることを意味している。
【００３５】
出力回路は、ＮＭＯＳ６，７と、ＰＭＯＳ８，９で構成され、これらのＮＭＯＳ６，７のゲートが、それぞれＮＭＯＳ２，４のゲートに接続されて電流ミラー回路を構成している。ＮＭＯＳ６，７のソースは接地電位ＧＮＤに接続され、これらのＮＭＯＳ６，７のドレインは、それぞれＰＭＯＳ８，９を介して電源電位ＶＤＤに接続されている。また、ＰＭＯＳ８，９のゲートは、このＰＭＯＳ８のドレインに接続されている。なお、ＮＭＯＳ６，７、及びＰＭＯＳ８，９のディメンジョンは、それぞれ同じ値に設定されている。
【００３６】
ＮＭＯＳ７とＰＭＯＳ９のドレインの接続点であるノードＮには、電源電位ＶＤＤで駆動されるインバータ１０が接続され、このインバータ１０の出力側からリセット信号ＰＯＲが出力されるようになっている。
【００３７】
図３は、図１中の電圧電流を示す動作波形図である。
【００３８】
この図３では、電源電位ＶＤＤを０Ｖから３Ｖまで１０秒間で直線的に増加させ、更に１０秒間で再び０Ｖまで直線的に降下させた場合の、電源電位ＶＤＤ、ノードＮの電位ＶＮ、及びリセット信号ＰＯＲの各電圧波形と、ＮＭＯＳ６，７に流れる電流Ｉ６，Ｉ７の各電流波形を示している。以下、この図３を参照しつつ、図１の動作を説明する。
【００３９】
電源電位ＶＤＤが０Ｖから徐々に上昇して、ＭＯＳトランジスタの閾値電圧以上になると、ＰＭＯＳ１，３がオン状態となり、電流がＮＭＯＳ２，４に流れる。これにより、電流ミラー回路を構成するＮＭＯＳ６，７にも電流が流れる。電源電位ＶＤＤが低い間は、ＮＭＯＳ４と接地電位ＧＮＤの間に挿入された抵抗５の影響により、ＮＭＯＳ４に流れる電流は、ＮＭＯＳ２に流れる電流よりも小さい。
【００４０】
ＮＭＯＳ２，４には、電流ミラー回路を構成するＮＭＯＳ６，７が接続されているので、ＮＭＯＳ７に流れる電流Ｉ７は、ＮＭＯＳ６に流れる電流Ｉ６よりも小さくなる。ここで、ＰＭＯＳ８，９のディメンジョンが同じ値に設定されているので、ＮＭＯＳ６に流れる電流とＰＭＯＳ９に流れる電流はほぼ同じである。これにより、ＮＭＯＳ７に流れる電流よりＰＭＯＳ９に流れる電流の方が大きくなり、ノードＮの電位ＶＮは電源電位ＶＤＤになる。従って、リセット信号ＰＯＲはレベル“Ｌ”となり、リセット状態が出力される。
【００４１】
電源電位ＶＤＤが上昇するにつれて、ＮＭＯＳ２，４のディメンジョン（オン抵抗）の相違の影響が現れ、ＮＭＯＳ７に流れる電流Ｉ７の方が、ＮＭＯＳ６に流れる電流Ｉ６よりも急激に増加する。そして、電源電位ＶＤＤがある電位に達すると、電流Ｉ６，Ｉ７が等しくなり、更に、電源電位ＶＤＤが上昇すると、電流Ｉ７の方が電流Ｉ６よりも大きくなる。これにより、ノードＮの電位ＶＮは電源電位ＶＤＤから接地電位ＧＮＤに反転し、リセット信号ＰＯＲはレベル“Ｈ”となり、リセット状態が解除される。
【００４２】
その後、更に電源電位ＶＤＤは３Ｖまで上昇するが、電流Ｉ７が電流Ｉ６よりも大きい状態が続くので、リセット信号ＰＯＲは“Ｈ”のままで変化しない。
【００４３】
次に、電源電位ＶＤＤが３Ｖから徐々に降下すると、電流Ｉ７の方が電流Ｉ６よりも大きい間は、ノードＮの電位ＶＮは接地電位ＧＮＤとなり、リセット信号ＰＯＲは“Ｈ”のままで変化しない。
【００４４】
電源電位ＶＤＤが更に降下して、電流Ｉ６，Ｉ７の関係が逆転し、電流Ｉ６の方が電流Ｉ７よりも大きくなると、ノードＮの電位ＶＮは電源電位ＶＤＤに反転する。これにより、リセット信号ＰＯＲは、再び反転して“Ｌ”となり、リセット状態が出力される。
【００４５】
なお、電源電位ＶＤＤの上昇や降下に伴って、電流Ｉ６，Ｉ７の大きさが逆転するときの電源電位ＶＤＤは、ＮＭＯＳ２，４のディメンジョン比と、抵抗４の値によって定まり、この電源電位ＶＤＤの変化の速度には無関係である。
【００４６】
このように、本実施形態のパワーオンリセット回路は、電源電位ＶＤＤに応じた電流が流れるＮＭＯＳ２と、このＮＭＯＳ２よりも大きなディメンジョンを有し直列に接続された抵抗５を介して電源電位ＶＤＤに応じた電流が流れるＮＭＯＳ４を備え、これらのＮＭＯＳ２，４に流れる電流の比較結果に基づいてリセット信号ＰＯＲを出力するようにしている。これにより、電源投入後、リセット状態が解除された後でも、電源電位ＶＤＤが低下した場合に、再度リセット信号ＰＯＲを出力することが可能である。
【００４７】
また、ＮＭＯＳ６，７は同一プロセスで形成されるので、プロセスのばらつきによる影響が相殺され、製造プロセスのばらつきによるリセット信号への影響が少ないパワーオンリセット回路が得られるという利点がある。
【００４８】
なお、本発明は、上記実施形態に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
【００４９】
（ａ）　ＰＭＯＳ１，３に代えて、抵抗やダイオードを用いても良い。
【００５０】
（ｂ）　ＰＭＯＳとＮＭＯＳを入れ替えると共に、電源電位ＶＤＤと接地電位ＧＮＤを入れ替えた回路に構成しても良い。
【００５１】
（ｃ）　ＮＭＯＳ４のディメンジョンを、ＮＭＯＳ２のディメンジョンよりも大きく設定しているが、ＮＭＯＳ２と同一サイズのトランジスタを複数個並列に接続してＮＭＯＳ４を構成しても良い。
【００５２】
【発明の効果】
【００５３】
以上詳細に説明したように、第１の発明によれば、電位間の電圧に応じて第１の電流が流れる第１のトランジスタと、この第１のトランジスタよりもディメンジョンが大きくかつ抵抗が直列に接続された第２のトランジスタと、これらの第１及び第２の電流を比較して該第１の電流が該第２の電流よりも大きいときにリセット信号を出力する出力回路を備えている。これにより、電源投入時に電源電位が低下した場合でも、再度リセット信号を出力することができる。
【００５４】
第２の発明によれば、第１の発明における出力回路を、第１及び第２のトランジスタに対して電流ミラー回路を構成する第６及び第７のトランジスタを有する構成にしている。これにより、第１〜第８のトランジスタが同一のプロセスで製造され、かつ第６及び第７のトランジスタに流れる電流の大小関係によってリセット信号が出力される。これにより、第１の効果に加えて、製造プロセスのばらつきによるリセット信号への影響が少なくできるという効果がある。
【図面の簡単な説明】
【図１】本発明の実施形態を示すパワーオンリセット回路の回路図である。
【図２】従来のパワーオンリセット回路の回路図である。
【図３】図１中の電圧電流を示す動作波形図である。
【符号の説明】
１，３，８，９　　ＰＭＯＳ（ＰチャネルＭＯＳトランジスタ）
２，４，６，７　　ＮＭＯＳ（ＮチャネルＭＯＳトランジスタ）
５　　抵抗
１０　　インバータ
【図１】
2004128950.tif 000003
【図２】
2004128950.tif 000004
【図３】
2004128950.tif 000005