(57)【要約】【課題】コンタクト孔を形成する際のプラズマによる誘電体膜の静電破壊を防止して、高い信頼性を有する容量素子をもつ半導体装置およびその製造方法を提供する。【解決手段】上部電極配線と下部電極配線を形成するまで、上部電極となる第１導電膜５と下部電極３とを電気的に短絡させている。この結果、コンタクト孔６ａの方がコンタクト孔６ｂよりも先に第１導電膜５に達しても、上部電極となる第１導電膜５と下部電極３とは電気的に短絡されており同電位に保たれる。従って、上部電極となる第１導電膜５から下部電極３へ誘電体膜４を介して流れる電流は低減されることから、誘電体膜４の静電破壊を防止することができ、信頼性のある容量素子をもつ半導体装置を製造することができる。【選択図】図５
2004128280.tif 000002
【特許請求の範囲】
【請求項１】
基板に第１電極を形成する工程と、
前記第１電極上に、前記第１電極の一部を露出する誘電体膜を形成する工程と、
前記第１電極に接続するように、前記誘電体膜および露出した前記第１電極上に第１導電膜を形成する工程と、
前記第１導電膜上に層間絶縁膜を形成する工程と、
前記層間絶縁膜に前記第１導電膜を露出する複数のコンタクト孔をプラズマを用いたドライエッチングにより形成する工程と、
前記コンタクト孔に第２導電膜を埋め込む工程と、
前記層間絶縁膜および前記第１導電膜の一部を除去して、前記第１電極に対し前記誘電体膜上の前記第１導電膜を電気的に絶縁して第２電極を形成する工程と
を有する半導体装置の製造方法。
【請求項２】
前記層間絶縁膜を形成する工程の後、前記コンタクト孔を形成する工程の前に、前記層間絶縁膜を平滑化する工程をさらに有する
請求項１記載の半導体装置の製造方法。
【請求項３】
前記第１導電膜を形成する工程において、後に当該第１導電膜を除去する部分が他の部分に比して幅が小さくなるように形成する
請求項１記載の半導体装置の製造方法。
【請求項４】
前記層間絶縁膜および前記第１導電膜の一部を除去する工程において、前記誘電体膜上における前記層間絶縁膜および前記第１導電膜の一部を除去する
請求項１記載の半導体装置の製造方法。
【請求項５】
前記第１導電膜を露出する複数のコンタクト孔を形成する工程において、前記誘電体膜が形成された領域および前記第１電極が露出した領域における前記第１導電膜をそれぞれ露出する複数の前記コンタクト孔を形成する
請求項１記載の半導体装置の製造方法。
【請求項６】
第１電極と、
前記第１電極の一部を露出して、前記第１電極上に形成された誘電体膜と、
前記誘電体膜および露出した前記第１電極上に形成された導電膜とを有し、
前記導電膜の部分的な欠損により、前記第１電極に対し電気的に絶縁された前記誘電体膜上の前記導電膜により第２電極が形成され、
前記第１電極と前記第２電極との間の電気容量を利用した容量素子を有する
半導体装置。
【請求項７】
前記導電膜は、欠損部の近傍が他の領域に比して幅が小さく形成されている
請求項６記載の半導体装置。
【請求項８】
前記誘電体膜および前記導電膜上に形成された層間絶縁膜と、
前記層間絶縁膜に埋め込まれて形成され、前記第２電極および前記第１電極に電気的に接続する接続電極とをさらに有する
請求項６記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置およびその製造方法に関し、特に容量素子を有する半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
バイポーラ集積回路やＢｉＣＭＯＳ集積回路等のアナログ回路では容量素子は不可欠であり、容量素子の一つとして、ＭＩＳ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型容量素子がある（例えば、特許文献１参照。）。
【０００３】
従来の容量素子の製造方法として、例えば、ＭＩＳ型容量素子の製造方法について図面を参照して説明する。
【０００４】
まず、図１１（ａ）に示すように、ｐ型の半導体基板１０１上に、例えば選択酸化（ＬＯＣＯＳ：Ｌｏｃａｌ　Ｏｘｉｄａｔｉｏｎ　ｏｆ　Ｓｉｌｉｃｏｎ　）により、素子分離のための素子分離絶縁膜１０２を形成し、例えば基板全体を熱酸化して酸化珪素からなるバッファ膜１０９を形成する。
【０００５】
次に、図１１（ｂ）に示すように、フォトリソグラフィおよびイオン注入により、ｎ型不純物を半導体基板１０１に導入して、高濃度のｎ型半導体層からなる下部電極１０３を形成する。
【０００６】
次に、図１２（ｃ）に示すように、バッファ膜１０９を除去した後、例えばＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法により半導体基板１０１の全面に窒化珪素を堆積し、フォトリソグラフィおよびドライエッチングにより窒化珪素を容量形成領域に残すようにパターニングして、誘電体膜１０４を形成する。
【０００７】
次に、図１２（ｄ）に示すように、半導体基板１０１の全面に、例えば高濃度にリンがドープされた多結晶シリコンを堆積し、例えばフォトリソグラフィおよびドライエッチングにより、多結晶シリコンをパターニングして、容量素子の上部電極１０５を形成する。
【０００８】
次に、図１３（ｅ）に示すように、半導体基板１０１の全面に、例えばＣＶＤ法により酸化珪素を堆積し、ＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）により平滑化して、層間絶縁膜１０６を形成する。続いて、フォトリソグラフィとドライエッチングにより、層間絶縁膜１０６の一部を除去して、上部電極および下部電極の各コンタクト孔１０６ａ，１０６ｂを形成する。
【０００９】
次に、図１３（ｆ）に示すように、各コンタクト孔１０６ａ，１０６ｂに導電膜を埋め込んでコンタクト孔１０６ａに上部電極接続プラグ１０７ａを形成し、コンタクト孔１０６ｂに下部電極接続プラグ１０７ｂを形成する。
続いて、上部電極接続プラグ１０７ａに接続する上部電極配線１０８ａ、および下部電極接続プラグ１０７ｂに接続する下部電極配線１０８ｂを形成する。なお、以降の工程としては、さらに上層配線やパッシベーション膜を形成するが、図示は省略している。
【００１０】
【特許文献１】
特開平６−３３８５８８号公報
【００１１】
【発明が解決しようとする課題】
従来、図１３（ｅ）に示す工程において、層間絶縁膜１０６を平滑化しているために、上部電極１０５の膜厚分だけ上部電極１０５上の層間絶縁膜１０６の膜厚に比べて、下部電極１０３上の層間絶縁膜１０６の膜厚の方が大きい。
【００１２】
層間絶縁膜１０６の膜厚の違いにより、各コンタクト孔１０６ａ，１０６ｂを形成する際に、コンタクト孔１０６ｂが下部電極１０３に達するよりも先に、コンタクト孔１０６ａが上部電極１０５に達する。
【００１３】
従って、コンタクト孔１０６ａ，１０６ｂをドライエッチングにより形成する場合は、エッチング中に上部電極１０５と下部電極１０３との間にプラズマチャージによる電位差が生じる。これにより、上部電極１０５と下部電極１０３との間の誘電体膜１０４に大きな電流が流れてしまい、いわゆるプラズマ照射損傷（ＰＩＤ：Ｐｌａｓｍａ　Ｉｎｄｕｃｅｄ　Ｄａｍａｇｅ）により、容量素子の信頼性の低下、リーク電流の増大、歩留りの低下を招いていた。
【００１４】
一方、容量素子の高容量化に応えるため、誘電体膜１０４の膜厚を薄くする必要があるが、プラズマ照射損傷の影響により誘電体膜１０４の薄膜化には限界がある。特に、Ｓｕｂ−ｈａｌｆμｍ世代以降で使用する高密度プラズマエッチング装置では、コンタクト孔形成時のプラズマ照射損傷が大きく、容量素子の信頼性が問題となっている。
【００１５】
本発明は上記の事情に鑑みてなされたものであり、その目的は、コンタクト孔を形成する際のプラズマによる誘電体膜の静電破壊を防止して、高い信頼性を有する容量素子をもつ半導体装置およびその製造方法を提供することにある。
【００１６】
【課題を解決するための手段】
上記の目的を達成するため、本発明の半導体装置の製造方法は、基板に第１電極を形成する工程と、前記第１電極上に、前記第１電極の一部を露出する誘電体膜を形成する工程と、前記第１電極に接続するように、前記誘電体膜および露出した前記第１電極上に第１導電膜を形成する工程と、前記第１導電膜上に層間絶縁膜を形成する工程と、前記層間絶縁膜に前記第１導電膜を露出する複数のコンタクト孔をプラズマを用いたドライエッチングにより形成する工程と、前記コンタクト孔に第２導電膜を埋め込む工程と、前記層間絶縁膜および前記第１導電膜の一部を除去して、前記第１電極に対し前記誘電体膜上の前記第１導電膜を電気的に絶縁して第２電極を形成する工程とを有する。
【００１７】
上記の本発明の半導体装置の製造方法では、第２導電膜を埋め込む工程まで、第２電極となる誘電体膜上の第１導電膜と第１電極とが電気的に接続されている。この結果、層間絶縁膜に第１導電膜を露出する複数のコンタクト孔をプラズマンを用いたドライエッチングにより形成する際に、プラズマにより第１導電膜が帯電しても、第１導電膜と第１電極とが同電位に保たれる。従って、第１導電膜から第１電極へ誘電体膜を介して流れる電流は低減される。
【００１８】
さらに、上記の目的を達成するため、本発明の半導体装置は、第１電極と、前記第１電極の一部を露出して、前記第１電極上に形成された誘電体膜と、前記誘電体膜および露出した前記第１電極上に形成された導電膜とを有し、前記導電膜の部分的な欠損により、前記第１電極に対し電気的に絶縁された前記誘電体膜上の前記導電膜により第２電極が形成され、前記第１電極と前記第２電極との間の電気容量を利用した容量素子を有する。
【００１９】
上記の本発明の半導体装置では、誘電体膜および露出した第１電極上に導電膜が形成されている。そして、導電膜の部分的な欠損により、第１電極に対し電気的に絶縁された誘電体膜上の導電膜により第２電極が形成され、第１電極と第２電極との間の電気容量を利用した容量素子が形成されている。
【００２０】
【発明の実施の形態】
以下に、本発明の半導体装置およびその製造方法の実施の形態について、図面を参照して説明する。本実施形態に係る半導体装置は、容量素子をもつ半導体装置である。
【００２１】
第１実施形態
図１は本実施形態に係る半導体装置の断面図である。なお、図示しないが、他の領域において、トランジスタ等の能動素子が形成されている。図２は、下部電極３、誘電体膜４、第１導電膜５ａ，５ｂの配置を示す平面図である。なお、図１は、図２のＡ−Ａ’線における断面図に相当する。
【００２２】
図１に示すように、ｐ型のシリコンからなる半導体基板１には、素子分離のための酸化珪素からなる素子分離絶縁膜２が形成されている。素子分離絶縁膜２により規定される活性領域における半導体基板１には、高濃度のｎ型半導体層からなる容量素子の下部電極（第１電極）３が形成されている。
【００２３】
下部電極３上には、下部電極３の一部を露出するように、例えば窒化珪素からなる容量素子の誘電体膜４が形成されている。誘電体膜４の膜厚は、例えば３０ｎｍ程度である。
【００２４】
誘電体膜４および露出した下部電極３上には、例えば高濃度にｎ型不純物が導入された多結晶シリコンからなる第１導電膜５ａ，５ｂが形成されている。誘電体膜４上の第１導電膜５ａは容量素子の上部電極（第２電極）を構成し、第１導電膜５ｂとは絶縁した状態にある。
【００２５】
第１導電膜５ａ，５ｂを被覆して全面に、酸化珪素等からなる層間絶縁膜６が形成されている。層間絶縁膜６の膜厚は、例えば１．２μｍ程度である。層間絶縁膜６には、第１導電膜５ａ，５ｂ間を分離して電気的に絶縁するための絶縁用孔Ｃが形成されている。絶縁用孔Ｃは、誘電体膜４が形成された領域に設けられている。
【００２６】
また、層間絶縁膜６を埋め込んで第２導電膜７ａ，７ｂが形成されている。第２導電膜７ａは、上部電極となる導電膜５ａに接続されており上部電極接続プラグとなる。第２導電膜７ａからなる上部電極接続プラグは、抵抗を低減するため複数設けられている。第２導電膜７ｂは、第１導電膜５ｂを介して下部電極３に接続されており下部電極接続プラグとなる。第２導電膜７ａ，７ｂは、例えば、ＴｉとＴｉＮの積層膜上にタングステンが成膜されて形成されている。
【００２７】
層間絶縁膜６上には、第２導電膜７ａに接続する上部電極配線８ａと、第２導電膜７ｂに接続する下部電極配線８ｂが形成されている。各電極配線８ａ，８ｂは、例えば、チタンを含むバリアメタルと、アルミニウムまたはアルミニウム合金との積層膜により形成されている。
【００２８】
次に、上記の本実施形態に係る半導体装置の製造方法について、図３〜図７を参照して説明する。
【００２９】
まず、図３（ａ）に示すように、ｐ型のシリコンからなる半導体基板１上に、例えば選択酸化（ＬＯＣＯＳ：Ｌｏｃａｌ　Ｏｘｉｄａｔｉｏｎ　ｏｆ　Ｓｉｌｉｃｏｎ　）により、素子分離のための素子分離絶縁膜２を形成する。続いて、例えば基板全体を熱酸化して酸化珪素からなるバッファ膜９を形成する。ｐ型の半導体基板１は、ｐ型不純物として、例えばホウ素を１×１０１５／ｃｍ３　程度含む。素子分離絶縁膜２は、例えば４００ｎｍ程度の膜厚で形成する。
【００３０】
次に、図３（ｂ）に示すように、フォトリソグラフィおよびイオン注入により、素子分離絶縁膜２により規定される活性領域の半導体基板１に、ｎ型不純物を導入して、高濃度のｎ型半導体層からなる下部電極３を形成する。例えば、ｎ型不純物としてリンを７０ｋｅＶの注入エネルギー、５×１０１５〜１×１０１６／ｃｍ３　のドーズ量でイオン注入する。好ましくは、ドーズ量は、５×１０１５〜７×１０１５／ｃｍ３　とする。
【００３１】
次に、図４（ｃ）に示すように、例えば基板全体をフッ酸溶液に浸してバッファ膜９を除去する。続いて、例えばＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法により半導体基板１の全面に窒化珪素を堆積し、フォトリソグラフィおよびドライエッチングにより窒化珪素を容量形成領域に残すようにパターニングして、誘電体膜４を形成する。このとき、取り出し領域における下部電極３の表面が露出するように窒化珪素をパターニングする。誘電体膜４の膜厚は、例えば３０ｎｍ程度とする。
【００３２】
次に、図４（ｄ）に示すように、半導体基板１の全面に、例えば高濃度にｎ型不純物のリンがドープされた多結晶シリコンを堆積し、例えばフォトリソグラフィおよびドライエッチングにより、多結晶シリコンをパターニングして、容量素子の上部電極となる第１導電膜５を形成する。多結晶シリコンは、例えば２００ｎｍ程度堆積する。図７の平面図にも示すように、第１導電膜５は、誘電体膜４上および露出した下部電極３上を被覆するようにパターニング形成することにより、上部電極となる第１導電膜５と下部電極３とは電気的に短絡された状態となる。
【００３３】
次に、図５（ｅ）に示すように、半導体基板１の全面に、例えばＣＶＤ法により酸化珪素を１．２μｍ程度堆積し、ＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）により平滑化して、層間絶縁膜６を形成する。
【００３４】
次に、図５（ｆ）に示すように、フォトリソグラフィとドライエッチングにより、層間絶縁膜６の一部を除去して、上部電極および下部電極の各コンタクト孔６ａ，６ｂを形成する。コンタクト孔６ｂは、下部電極３が露出した領域に形成された第１導電膜５を露出するように形成する。後の導電膜の埋め込み性を考慮して、コンタクト孔６ａ，６ｂの径は、１．２μｍ以下とし、好ましくは０．４μｍ程度とする。
【００３５】
ここで、ドライエッチングとは、プラズマにより分解生成された化学的に活性な分子（ラジカルという）の化学的効果と、質量が大きく動きの遅いイオンが形成する空間電荷による電界により活性な分子やイオンが基板垂直方向に加速されることによる物理的効果とによりエッチングする方法をいう。すなわち、ドライエッチングとは、ＲＩＥ（Ｒｅａｃｔｉｖｅ　Ｉｏｎ　Ｅｔｃｈｉｎｇ）　等を含むプラズマを用いたエッチングの総称である。
【００３６】
次に、図６（ｇ）に示すように、各コンタクト孔６ａ，６ｂ内に第２導電膜７ａ，７ｂを埋め込む。例えばスパッタリングにより３０ｎｍ程度のチタンと、７０ｎｍ程度の窒化チタンを順に堆積し、さらに例えばＣＶＤ法によりタングステンを６００ｎｍ程度堆積した後、例えば、基板全面をドライエッチングすることにより、タングステン、窒化チタン、チタンを順にエッチバックする。これにより、層間絶縁膜６のコンタクト孔６ａ，６ｂ以外の部位に堆積した不要な第２導電膜が除去され、各コンタクト孔６ａ，６ｂのみに第２導電膜７ａ，７ｂが残る。コンタクト孔６ａに埋め込まれた第２導電膜７ａは、上部電極接続プラグとなり、コンタクト孔６ｂに埋め込まれた第２導電膜７ｂは、下部電極接続プラグとなる。
【００３７】
次に、図６（ｈ）に示すように、上部電極接続プラグとなる第２導電膜７ａに接続する上部電極配線８ａ、および下部電極接続プラグとなる第２導電膜７ｂに接続する下部電極配線８ｂを形成する。これは、例えば、スパッタリング法により層間絶縁膜６および第２導電膜７ａ，７ｂ上の全面に、チタンを含むバリアメタルを１００ｎｍ程度堆積し、アルミニウムまたはアルミニウム合金を５００ｎｍ程度堆積し、例えばフォトリソグラフィとドライエッチングにより、パターニングすることにより形成する。
【００３８】
次に、例えば、フォトリソグラフィとドライエッチングにより、層間絶縁膜６および第１導電膜５の一部を順に除去して絶縁用孔Ｃを形成することにより（図１参照）、下部電極３に対し電気的に絶縁された第１導電膜５ａを上部電極とする。例えば、図７に示すように、誘電体膜４上のうち下部電極３と誘電体膜４との境界付近に、絶縁用開口Ｃを形成することが好ましい。
【００３９】
なお、以降の工程としては、さらに上層配線やパッシベーション膜を形成するが、図示は省略する。以上のようにして、本実施形態に係る容量素子をもつ半導体装置が製造される。
【００４０】
本実施形態に係る半導体装置の製造方法では、上部電極配線８ａと下部電極配線８ｂを形成するまで、上部電極となる第１導電膜５と下部電極３とを電気的に短絡させている。この結果、図５（ｆ）に示す工程において、コンタクト孔６ａの方がコンタクト孔６ｂよりも先に第１導電膜５に達しても、上部電極となる第１導電膜５と下部電極３とは電気的に短絡されており同電位に保たれる。
従って、上部電極となる第１導電膜５から下部電極３へ誘電体膜４を介して流れる電流は低減されることから、誘電体膜４の静電破壊を防止することができ、信頼性のある容量素子をもつ半導体装置を製造することができる。
【００４１】
このように、コンタクト孔６ａ，６ｂをプラズマを用いたドライエッチングで形成することによる誘電体膜４のプラズマ照射損傷を防止することができることから、誘電体膜４の膜厚を薄膜化することができ、高容量の容量素子をもつ半導体装置を製造することができる。
【００４２】
また、本実施形態では、第１導電膜５ａ，５ｂを分離して絶縁するための絶縁用孔Ｃを形成する領域を誘電体膜４上に設けることにより、半導体基板１へプラズマ照射損傷を与えることもない。また、誘電体膜４に対して高いエッチング選択比で第１導電膜５を除去することができる。
【００４３】
また、本実施形態では、第２導電膜７ｂにより形成される下部電極接続プラグを、誘電体膜４から露出した下部電極３の領域の直上に設けることにより、下部電極接続プラグと下部電極３との間に第１導電膜５ｂが残ることによる抵抗の上昇を低減することができる。
【００４４】
第２実施形態
図８は本実施形態に係る半導体装置の断面図である。なお、図示しないが、他の領域において、トランジスタ等の能動素子が形成されている。図９は、下部電極３、誘電体膜４、第１導電膜５ａ，５ｂの配置を示す平面図である。なお、図８は、図９のＡ−Ａ’線における断面図に相当する。
【００４５】
本実施形態に係る容量素子を有する半導体装置の断面は、第１実施形態と同様であるが、第１導電膜５ａ，５ｂの平面形状が異なる。なお、第１実施形態と同様の構成要素には、同一の符号を付しており、その説明は省略する。
【００４６】
図９に示すように、本実施形態においては、層間絶縁膜６へ絶縁用孔Ｃを形成する領域の近傍において、誘電体膜４上から下部電極３上に延びる第１導電膜５ａ，５ｂの線幅が他の領域に比して小さくなるように形成されている。
【００４７】
次に、上記の本実施形態に係る半導体装置の製造方法について、図１０を参照して説明する。
【００４８】
まず、第１実施形態と同様にして、図３（ａ）〜図４（ｃ）に示すように、下部電極３および誘電体膜４を形成する。
【００４９】
そして、図４（ｄ）に示す上部電極となる第１導電膜５を形成する工程において、図１０に示すように、後に絶縁用孔Ｃの形成により欠損することとなる部分５ｃの線幅が小さい第１導電膜５を形成する。この線幅の小さい部分５ｃは、誘電体膜４上に形成することが好ましい。
【００５０】
その後、第１実施形態と同様にして、図５（ｅ）〜図６（ｈ）に示す工程を経ることにより、層間絶縁膜６、コンタクト孔６ａ，６ｂ、電極接続プラグとなる第２導電膜７ａ，７ｂ、および電極配線８ａ，８ｂを形成する。
【００５１】
次に、例えば、フォトリソグラフィとドライエッチングにより、層間絶縁膜６および第１導電膜５の線幅の小さい部分５ｃを順に除去して絶縁用孔Ｃを形成する（図８参照）。これにより、下部電極３に対し電気的に絶縁された第１導電膜５ａからなる上部電極が形成される。当該工程においては、図１０に示すように、線幅が小さい部分５ｃにおける導電膜５を除去するように絶縁用開口Ｃを形成する。
【００５２】
なお、以降の工程としては、さらに上層配線やパッシベーション膜を形成するが、図示は省略する。以上のようにして、本実施形態に係る容量素子をもつ半導体装置が製造される。
【００５３】
本実施形態に係る半導体装置の製造方法では、上部電極配線８ａと下部電極配線８ｂを形成するまで、上部電極となる第１導電膜５と下部電極３とを電気的に短絡させている。この結果、図５（ｆ）に示す工程において、コンタクト孔６ａの方がコンタクト孔６ｂよりも先に第１導電膜５に達しても、上部電極となる第１導電膜５と下部電極３とは電気的に短絡されており同電位に保たれる。
従って、上部電極となる第１導電膜５から下部電極３へ誘電体膜４を介して流れる電流は低減されることから、誘電体膜４の静電破壊を防止することができ、信頼性のある容量素子をもつ半導体装置を製造することができる。
そして、さらに第１導電膜５に線幅の小さい部分５ｃを設けておき、第１導電膜の部分５ｃを除去することにより第１導電膜５ａ，５ｂを絶縁している。従って、第１導電膜５ａ，５ｂを絶縁する際にドライエッチングにより除去される領域の面積が小さくなる。この結果、第１導電膜５ａ，５ｂを絶縁する際のドライエッチングによるプラズマ照射損傷を第１実施形態に比して抑制できると考えられる。
【００５４】
このように、コンタクト孔６ａ，６ｂをプラズマを用いたドライエッチングで形成することによる誘電体膜４のプラズマ照射損傷を防止することができることから、誘電体膜４の膜厚を薄膜化することができ、高容量の容量素子をもつ半導体装置を製造することができる。
【００５５】
また、第１導電膜５ａ，５ｂを絶縁分離するために除去する部分５ｃを誘電体膜４上に設けることにより、半導体基板１へプラズマ照射損傷を与えることもない。また、誘電体膜４に対して高いエッチング選択比で第１導電膜５の部分５ｃを除去することができる。
【００５６】
また、第１実施形態と同様に、第２導電膜７ｂにより形成される下部電極接続プラグを形成する領域を、誘電体膜４から露出した下部電極３の領域の直上に設けることにより、下部電極接続プラグと下部電極３との間に第１導電膜５ｂが残ることによる抵抗の上昇を低減することができる。
【００５７】
本発明は、上記の実施形態の説明に限定されない。
本実施形態では、ＭＩＳ型容量素子について説明したが、これに限られるものでなく、ＭＯＳ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型容量素子や、ＭＩＭ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｍｅｔａｌ）等にも適用可能である。すなわち、誘電体膜４として酸化シリコン膜等のその他の誘電体膜を用いてもよい。また、上部電極となる第１導電膜５として、多結晶シリコンを用いる例について説明したが、これに限るものでなく、シリサイド膜や金属膜を採用することもできる。
【００５８】
同様に、本実施形態では、基板に半導体層からなる下部電極を形成する例について説明したが、層間絶縁膜上に多結晶シリコンや金属膜を形成することで下部電極を形成し、当該下部電極上に誘電体膜および上部電極が形成された容量素子にも適用可能である。
【００５９】
また、層間絶縁膜６をＣＭＰにより平滑化する例について説明したが、これに限られるものでなく、層間絶縁膜６として流動性のあるＢＰＳＧ（Ｂｏｒｏｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ　ｇｌａｓｓ）等を使用し、リフローすることにより平滑化してもよい。
【００６０】
また、電極接続プラグとなる第２導電膜７ａ，７ｂは、ＴｉとＴｉＮとＷの積層膜に限られず、例えば、Ｗ、ＷＳｉ、ＴｉＮ、Ｔｉを種々組み合わせて形成してもよい。同様に、電極配線８ａ，８ｂの材料にも特に限定はない。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【００６１】
【発明の効果】
本発明の半導体装置の製造方法によれば、コンタクト孔を形成する際のプラズマによる誘電体膜の静電破壊を防止することができ、高い信頼性を有する容量素子をもつ半導体装置を製造することができる。
また、本発明の半導体装置によれば、容量素子を構成する誘電体膜の静電破壊が防止され、信頼性の高い容量素子をもつ半導体装置を実現することができる。また、容量素子の誘電体膜の膜厚を薄くでき、高容量化を実現することができる。
【図面の簡単な説明】
【図１】第１実施形態に係る容量素子をもつ半導体装置の断面図である。
【図２】図１に示す下部電極、誘電体膜、第１導電膜の配置を示す平面図である。
【図３】第１実施形態に係る半導体装置の製造において、下部電極形成までの工程断面図である。
【図４】第１実施形態に係る半導体装置の製造において、上部電極となる第１導電膜の形成までの工程断面図である。
【図５】第１実施形態に係る半導体装置の製造において、層間絶縁膜へのコンタクト孔の形成までの工程断面図である。
【図６】第１実施形態に係る半導体装置の製造において、電極配線の形成までの工程断面図である。
【図７】第１実施形態に係る半導体装置の製造において、層間絶縁膜へ絶縁用孔を形成する工程を説明するための平面図である。
【図８】第２実施形態に係る容量素子をもつ半導体装置の断面図である。
【図９】図８に示す下部電極、誘電体膜、第１導電膜の配置を示す平面図である。
【図１０】第２実施形態に係る半導体装置の製造において、層間絶縁膜へ絶縁用孔を形成する工程を説明するための平面図である。
【図１１】従来例の容量素子の製造において、下部電極の形成までの工程断面図である。
【図１２】従来例の容量素子の製造において、上部電極の形成までの工程断面図である。
【図１３】従来例の容量素子の製造において、電極配線の形成までの工程断面図である。
【符号の説明】
１…半導体基板、２…素子分離絶縁膜、３…下部電極、４…誘電体膜、５，５ａ，５ｂ…第１導電膜、６…層間絶縁膜、６ａ，６ｂ…コンタクト孔、７ａ，７ｂ…第２導電膜、８ａ…上部電極配線、８ｂ…下部電極配線、９…バッファ膜、１０１…半導体基板、１０２…素子分離絶縁膜、１０３…下部電極、１０４…誘電体膜、１０５…上部電極、１０６ａ，１０６ｂ…コンタクト孔、１０７ａ…上部電極接続プラグ、１０７ｂ…下部電極接続プラグ、１０８ａ…上部電極配線、１０８ｂ…下部電極配線、１０９…バッファ膜、Ｃ…絶縁用孔。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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