(57)【要約】【課題】半導体装置の狭スペース素子と広スペース素子にそれぞれソース・ドレイン領域のイオン注入に最適な膜厚のゲート側壁を形成する。【解決手段】狭スペース素子と広スペース素子を有する半導体装置を製造する際、狭スペース素子のゲート電極間を埋めてしまうことなくゲート電極に薄いゲート側壁８を形成し、これをマスク材として狭スペース素子に最適なソース・ドレイン領域を形成するためのイオン注入を行った後に薄いゲート側壁８を除去する。この後、薄い絶縁膜７の上にさらに厚いゲート側壁９を形成し、これをマスク材として広スペース素子に最適なソース・ドレイン領域を形成するためのイオン注入を行う。この後、厚いゲート側壁９を除去する際に、狭スペース素子のゲート電極間に埋まっているゲート側壁材形成用の絶縁膜も同時に除去する。【選択図】    図８
2004158502.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上にゲート絶縁膜を介して狭いゲート電極間隔を有する複数のＭＯＳ素子のゲート電極および広いゲート電極間隔を有する複数のＭＯＳ素子のゲート電極を形成する工程と、
前記ＭＯＳ素子を含む半導体基板上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に第２の絶縁膜を堆積した後に異方性エッチングを行って前記ＭＯＳ素子のゲート電極の側壁に第１のゲート側壁を形成する工程と、
前記第１のゲート側壁形成後の半導体基板上の全面に第３の絶縁膜を薄く堆積する工程と、
前記第３の絶縁膜上に第４の絶縁膜を堆積した後に異方性エッチングを行って前記ＭＯＳ素子のゲート電極の側壁に第２のゲート側壁を形成する工程と、
前記ＭＯＳ素子群のうちの一部に対応する前記第２のゲート側壁をマスクとして自己整合的にイオン注入を行い、当該ＭＯＳ素子のソース・ドレイン領域となる不純物拡散層を形成する工程と、
前記第２のゲート側壁をエッチング除去した後、前記第３の絶縁膜上に第５の絶縁膜を堆積した後に異方性エッチングを行って前記ゲート電極間隔が広いＭＯＳ素子のゲート電極の側壁に第３のゲート側壁を形成する工程と、
前記第３のゲート側壁をマスクとして自己整合的に拡散層領域にイオン注入を行ってゲート電極間隔が広いＭＯＳ素子のソース・ドレイン領域となる不純物拡散層を形成する工程と、
前記第３のゲート側壁をエッチング除去するとともに、狭いゲート電極間隔を有する複数のＭＯＳ素子のゲート電極間に埋まっている前記第５の絶縁膜を同時にエッチング除去する工程と、
この後、前記第３の絶縁膜上に第６の絶縁膜を堆積する工程と、
前記第６の絶縁膜上に第１の層間絶縁膜を堆積した後に平坦化する工程と、
前記平坦化後の前記半導体基板上の全面に第２の層間絶縁膜を堆積する工程と、  前記第２の層間絶縁膜および第１の層間絶縁膜を前記ＭＯＳ素子のソース領域またはドレイン領域の一部に対向して選択的にエッチング除去して開口し、さらにその開口底部の前記第６の絶縁膜、第３の絶縁膜および第１の絶縁膜をエッチング除去してコンタクトホールを開口する工程
とを具備することを特徴とする半導体装置の製造方法。
【請求項２】
前記第１のゲート側壁、第２のゲート側壁および第３のゲート側壁のうち、少なくとも１つのゲート側壁の膜厚を他のゲート側壁の膜厚とは異なるように形成することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記ゲート電極間隔が狭い素子に対して前記第２のゲート側壁をマスクとして自己整合的にイオン注入を行う工程を実施し、
前記第３のゲート側壁を形成する際、その膜厚を第２のゲート側壁の膜厚より厚く形成し、
前記ゲート電極間隔が広い素子に対して前記第３のゲート側壁をマスクとして自己整合的にイオン注入を行う工程を実施する
ことを特徴とする請求項２記載の半導体装置の製造方法。
【請求項４】
前記ゲート電極間隔が狭い素子および一部のゲート電極間隔が広い素子に対して前記第２のゲート側壁をマスクとして自己整合的にイオン注入を行う工程を実施し、
前記第３のゲート側壁を形成する際、その膜厚を第２のゲート側壁の膜厚より厚く形成し、
前記ゲート電極間隔が広い素子の一部に対して前記第３のゲート側壁をマスクとして自己整合的にイオン注入を工程を実施する
ことを特徴とする請求項２記載の半導体装置の製造方法。
【請求項５】
前記ゲート電極間隔が狭いＭＯＳ素子のソース・ドレイン領域の一部に対応してコンタクトホールを開口する際、前記第６の絶縁膜、第３の絶縁膜および第１のゲート側壁をエッチングストッパーとして自己整合的にコンタクトホールを開口することを特徴とする請求項１乃至４のいずれか１つに記載の半導体装置の製造方法。
【請求項６】
前記第１の層間絶縁膜を平坦化する際、前記第６の絶縁膜および第３の絶縁膜をエッチングストッパーとして行うことを特徴とする請求項１乃至５のいずれか１つに記載の半導体装置の製造方法。
【請求項７】
前記第３の絶縁膜は、前記第２のゲート側壁を形成するための第４の絶縁膜に対してエッチングの選択比が大きく、
前記第３の絶縁膜は、前記第３のゲート側壁を形成するための第５の絶縁膜に対してエッチングの選択比が大きい
ことを特徴とする請求項１乃至６のいずれか１つに記載の半導体装置の製造方法。
【請求項８】
前記第１のゲート側壁、第３の絶縁膜および第６の絶縁膜はそれぞれシリコン窒化膜であり、前記第２のゲート側壁および第３のゲート側壁の絶縁膜はそれぞれシリコン酸化膜であるることを特徴とする請求項１乃至７のいずれか１つに記載の半導体装置の製造方法。
【請求項９】
前記複数のＭＯＳ素子のうちでＬＤＤ構造を持たせるＭＯＳ素子がある場合には、当該ＭＯＳ素子のゲート電極をマスクとして自己整合的にイオン注入を行って当該ＭＯＳ素子のソース・ドレイン領域に対応して不純物濃度が薄い拡散層を形成する工程
をさらに具備することを特徴とする請求項１乃至８のいずれか１つに記載の半導体装置の製造方法。
【請求項１０】
前記広いゲート電極間隔を有する複数のＭＯＳ素子を形成する工程は、ゲート電極間隔が異なる複数種類のＭＯＳ素子を形成し、
前記第３のゲート側壁を形成してからそれをエッチング除去するまでの工程は、前記広いゲート電極間隔を有する複数種類のＭＯＳ素子に対応して複数回実施し、  前記複数回の実施で形成される複数種類の前記第３のゲート側壁の膜厚はそれぞれ異なることを特徴とする請求項１乃至９のいずれか１つに記載の半導体装置の製造方法。
【請求項１１】
半導体基板上にゲート絶縁膜を介して形成され、狭いゲート電極間隔を有する複数のＭＯＳ素子のゲート電極および広いゲート電極間隔を有する複数のＭＯＳ素子のゲート電極と、
前記ゲート電極を含む半導体基板上に薄く形成された第１の絶縁膜と、
前記ゲート電極の側壁に形成された第１のゲート側壁と、
前記第１のゲート側壁を含むゲート電極上に形成された第３の絶縁膜と、
前記半導体基板の表層部で前記狭いゲート電極間隔を有するＭＯＳ素子のゲート電極下の領域を挟んで形成された不純物拡散層からなる第１のソース・ドレイン領域と、
前記半導体基板の表層部で前記広いゲート電極間隔を有するＭＯＳ素子のゲート電極下の領域を挟んで形成された不純物拡散層からなる第２のソース・ドレイン領域と、
前記第３の絶縁膜を含む半導体基板上に堆積された第６の絶縁膜と、
前記第６の絶縁膜上に堆積された後に平坦化された第１の層間絶縁膜と、
前記第１の層間絶縁膜を含む半導体基板上に堆積された第２の層間絶縁膜と、
を具備し、前記第２の層間絶縁膜、第１の層間絶縁膜、第６の絶縁膜、第３の絶縁膜および第１の絶縁膜には、前記第１のソース・ドレイン領域の一部に対応して前記狭いゲート電極間隔を有するＭＯＳ素子のゲート電極間にコンタクトホールが開口されるとともに、前記第２のソース・ドレイン領域の一部に対応してコンタクトホールが開口されていることを特徴とする半導体装置。
【請求項１２】
前記第６の絶縁膜の膜厚は、前記第３の絶縁膜の膜厚より厚く形成されていることを特徴とする請求項１１記載の半導体装置。
【請求項１３】
前記狭いゲート電極間隔を有する複数のＭＯＳ素子は不揮発性半導体装置におけるメモリセルトランジスタであり、前記広いゲート電極間隔を有する複数のＭＯＳ素子は不揮発性半導体装置における周辺回路トランジスタであることを特徴とする請求項１１または１２記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置およびその製造方法に係り、特に半導体装置のゲート電極側壁に自己整合的にイオン注入を行ってソース・ドレイン拡散層を形成する方法とゲート電極側壁に自己整合的に微細なコンタクトホールを形成する方法およびその方法を実現するための構造に関するもので、例えばＮＯＲ型不揮発性メモリに使用されるものである。
【０００２】
【従来の技術】
半導体装置において、ゲート電極間隔が狭いＭＯＳ素子（以下、狭スペース素子）と広いＭＯＳ素子（以下、広スペース素子）が混在するものがある。その一例として、狭スペース素子として低電圧系のＭＯＳトランジスタ、広スペース素子として高電圧系のＭＯＳトランジスタが混在するものとか、メモリセル用の狭スペースのセルトランジスタと周辺回路用の広スペースのＭＯＳトランジスタとが混在する不揮発性半導体メモリがある。
【０００３】
図２７は、従来の半導体装置の製造途中における断面構造を示している。
【０００４】
図２７中、１´は半導体基板、２´はゲート酸化膜、３´はゲート電極、５´はゲート電極表面保護用の薄い酸化膜、６´はゲート側壁、１０´は絶縁膜、１１´は第１の層間絶縁膜、１２´は第２の層間絶縁膜、１５´はコンタクトホールである。
【０００５】
前記絶縁膜１０´は、前記第１の層間絶縁膜１１´の平坦化をＣＭＰ法で行う場合のＣＭＰストッパー材になるとともに、ゲート側壁６´に対して自己整合的に微細なコンタクトホールを開口する時の際のエッチングストッパー材となるものであり、例えばＣＶＤ法によりシリコン窒化膜を堆積したものである。
【０００６】
ソース・ドレイン領域（図示せず）は、前記ゲート側壁６´の形成後にゲート側壁６´に自己整合的にイオン注入を行うことによって半導体基板１´の表層部に選択的に形成する。
【０００７】
この際、従来の製造工程では、ゲート側壁６´の膜厚が単一であったので、ゲート側壁６´を狭スペース素子に最適な膜厚で形成した場合には、上記側壁膜厚が広スペース素子には必ずしも最適ではないという問題があった。
【０００８】
上記とは逆に、ゲート側壁６´を広スペース素子に最適な膜厚で形成した場合には、上記側壁膜厚が必ずしも狭スペース素子には最適ではなく、かつ、狭スペース素子のゲート電極間がゲート側壁６´形成用の側壁材によって埋まってしまい、ソース・ドレイン領域を形成するためのイオン注入を妨げてしまうという問題があった。
【０００９】
また、狭スペース素子のゲート電極間を埋めたゲート側壁６´とＣＭＰ・エッチングストッパー用絶縁膜１０´により、狭スペース素子間に形成するコンタクトホールの開口が不完全になってしまうことがあり、微細なコンタクトホールを自己整合的に開口することができないという問題があった。もし、狭スペース素子間のコンタクトホールを完全に開口しようとした場合、広スペース素子のためのコンタクトホールの底部が多大にオーバーエッチングされ、そのダメージにより接合リークを起こすことがある。
【００１０】
なお、特許文献１には、電界効果トランジスタにおいて、第１のサイドウォールを形成し、その上に第２のサイドウォールを形成し、イオン注入によってソース・ドレイン領域を形成し、コバルトシリサイドを形成する。その後、第２のサイドウォールを除去する点が開示されている。
【００１１】
【特許文献１】
特開２０００−２３６０９０号公報
【００１２】
【発明が解決しようとする課題】
上記したようにＭＯＳトランジスタの狭スペース素子と広スペース素子が混在する半導体装置の従来の製造方法は、ゲート側壁に自己整合的にイオン注入を行うことによってソース・ドレイン領域を形成する際、その前に形成されるゲート側壁の膜厚が単一であることに起因して前記したような不都合が生じていた。
【００１３】
本発明は上記の問題点を解決すべくなされたもので、狭スペースのＭＯＳ素子と広スペースのＭＯＳ素子にそれぞれ最適な膜厚のゲート側壁を形成してそれぞれのソース・ドレイン領域のイオン注入を行い得る半導体装置およびその製造方法を提供することを目的とする。
【００１４】
また、本発明の他の目的は、狭スペースのＭＯＳ素子と広スペースのＭＯＳ素子を有する半導体装置の製造に際して狭スペース素子に対する微細なコンタクトホールの開口を容易に行い得る半導体装置およびその製造方法を提供することにある。
【００１５】
【課題を解決するための手段】
本発明の半導体装置の製造方法は、半導体基板上にゲート絶縁膜を介して狭いゲート電極間隔を有する複数のＭＯＳ素子のゲート電極および広いゲート電極間隔を有する複数のＭＯＳ素子のゲート電極を形成を形成する工程と、前記ＭＯＳ素子を含む半導体基板上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に含む半導体基板上に第２の絶縁膜を堆積した後に異方性エッチングを行って前記ＭＯＳ素子のゲート電極の側壁に第１のゲート側壁を形成する工程と、前記第１のゲート側壁形成後の半導体基板上の全面に第３の絶縁膜を薄く堆積する工程と、前記第３の絶縁膜上に第４の絶縁膜を堆積した後に異方性エッチングを行って前記ＭＯＳ素子のゲート電極の側壁に第２のゲート側壁を形成する工程と、前記ＭＯＳ素子群のうちの一部に対応する前記第２のゲート側壁をマスクとして自己整合的にイオン注入を行い、当該ＭＯＳ素子のソース・ドレイン領域となる不純物拡散層を形成する工程と、前記第２のゲート側壁をエッチング除去した後、前記第３の絶縁膜上に第５の絶縁膜を堆積した後に異方性エッチングを行って前記ゲート電極間隔が広いＭＯＳ素子のゲート電極の側壁に第３のゲート側壁を形成する工程と、前記第３のゲート側壁をマスクとして自己整合的に拡散層領域にイオン注入を行ってゲート電極間隔が広いＭＯＳ素子のソース・ドレイン領域となる不純物拡散層を形成する工程と、前記第３のゲート側壁をエッチング除去するとともに、前記狭いゲート電極間隔を有する複数のＭＯＳ素子のゲート電極間に埋まっている前記第５の絶縁膜を同時にエッチング除去する工程と、この後、前記第３の絶縁膜上に第６の絶縁膜を堆積する工程と、前記第６の絶縁膜上に第１の層間絶縁膜を堆積した後に平坦化する工程と、前記平坦化後の前記半導体基板上の全面に第２の層間絶縁膜を堆積する工程と、前記第２の層間絶縁膜および第１の層間絶縁膜を前記ＭＯＳ素子のソース領域またはドレイン領域の一部に対向して選択的にエッチング除去して開口し、さらにその開口底部の前記第６の絶縁膜、第３の絶縁膜および第１の絶縁膜をエッチング除去してコンタクトホールを開口する工程とを具備することを特徴とする。
【００１６】
本発明の半導体装置は、半導体基板上にゲート絶縁膜を介して形成され、狭いゲート電極間隔を有する複数のＭＯＳ素子のゲート電極および広いゲート電極間隔を有する複数のＭＯＳ素子のゲート電極と、前記ゲート電極を含む半導体基板上に薄く形成された第１の絶縁膜と、前記ゲート電極の側壁に形成された第１のゲート側壁と、前記第１のゲート側壁を含むゲート電極上に形成された第３の絶縁膜と、前記半導体基板の表層部で前記狭いゲート電極間隔を有するＭＯＳ素子のゲート電極下の領域を挟んで形成された不純物拡散層からなる第１のソース・ドレイン領域と、前記半導体基板の表層部で前記広いゲート電極間隔を有するＭＯＳ素子のゲート電極下の領域を挟んで形成された不純物拡散層からなる第２のソース・ドレイン領域と、前記第３の絶縁膜を含む半導体基板上に堆積された第６の絶縁膜と、前記第６の絶縁膜上に堆積された後に平坦化された第１の層間絶縁膜と、前記第１の層間絶縁膜を含む半導体基板上に堆積された第２の層間絶縁膜とを具備し、前記第２の層間絶縁膜、第１の層間絶縁膜、第６の絶縁膜、第３の絶縁膜および第１の絶縁膜には、前記第１のソース・ドレイン領域の一部に対応して前記狭いゲート電極間隔を有するＭＯＳ素子のゲート電極間にコンタクトホールが開口されるとともに、前記第２のソース・ドレイン領域の一部に対応してコンタクトホールが開口されていることを特徴とする。
【００１７】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００１８】
＜第１の実施形態＞
図１乃至図１４は、本発明の第１の実施形態に係る半導体装置の製造方法の主要な工程における断面構造を示している。ここで、図１〜図１０において、（ａ）は狭スペースのＭＯＳ素子領域、（ｂ）  および（ｃ）  はそれぞれ異なる広スペースのＭＯＳ素子領域１、広スペースのＭＯＳ素子領域２を示している。また、図１１〜図１４において、（ａ）  は狭スペースのＭＯＳ素子領域、（ｂ）  は広スペースのＭＯＳ素子領域を１、２を纏めて示している。
【００１９】
まず、図１に示すように、半導体基板１上にゲート酸化膜２を形成する。
【００２０】
次に、図２に示すように、前記ゲート酸化膜２上にゲート電極材３をＣＶＤ法により堆積し、フォトレジスト４をパターニングする。
【００２１】
次に、図３に示すように、レジストパターンをマスクとして異方性エッチング、例えばＲＩＥ（反応性イオンエッチング）法によりゲート電極材およびゲート酸化膜２をエッチングすることによってゲート電極３を形成する。この後、エッチングダメージ除去のための酸化を行い、ゲート電極３を含む基板上の全面に薄い酸化膜（第１の絶縁膜）５を形成する。
【００２２】
なお、この段階でイオン注入を必要とするＭＯＳ素子に対しては、前記酸化膜５で覆われたゲート電極３をマスクとして自己整合的にイオン注入を行う。これによって、本例では、ライトリー・ドープト・ドレイン（ＬＤＤ）構造を必要とするＭＯＳ素子の低不純物濃度のソース・ドレイン領域（図１４中のＳ１，Ｄ１  ）を形成する。
【００２３】
次に、図４に示すように、薄い第２の絶縁膜（例えばシリコン窒化膜）をＣＶＤ法で堆積し、ＲＩＥ法でエッチバックして第１のゲート側壁６を形成する。この後、図５に示すように、第３の絶縁膜７（例えばシリコン窒化膜）をＣＶＤ法で堆積する。
【００２４】
次に、図６に示すように、第４の絶縁膜（例えばシリコン酸化膜）をＣＶＤ法により堆積し、第３の絶縁膜７に対して選択比のあるＲＩＥ法によりエッチバックして第２のゲート側壁８を形成する。この際、第１のゲート側壁６上に第３の絶縁膜７が斜めに存在するので、ゲート側壁上に第４の絶縁膜を堆積し易く、結果として、第２のゲート側壁８を形成し易い。
【００２５】
この段階でイオン注入を必要とする素子に対しては、第２のゲート側壁８をマスクとして自己整合的にイオン注入を行う。これによって、本例では、図６（ａ）に示すように、狭スペース素子の高不純物濃度のソース・ドレイン領域（図１４中のＳ２，Ｄ２  ）を形成する。この時、イオン注入を行わない図６（ｂ），（ｃ）  に示す広スペース素子領域はフォトレジスト（図示せず）によりカバーしておき、前記イオン注入後に前記フォトレジストを除去する。
【００２６】
次に、図７に示すように、ウェットエッチングにより第２のゲート側壁８を除去した後、図８に示すように、第２のゲート側壁８とは異なる膜厚の第５の絶縁膜（例えばシリコン酸化膜）をＣＶＤ法により堆積し、第３の絶縁膜７に対して選択比のあるＲＩＥ法によりエッチバックし、第２のゲート側壁８とは異なる膜厚の第３のゲート側壁９を形成する。この時、図８（ａ）  に示すように、狭スペース素子間は、前記第３のゲート側壁９を形成するために堆積した第５の絶縁膜で埋まってしまうが、後工程で第３のゲート側壁９を除去する際に同時に取り除かれるので、さらに後工程において微細なコンタクトホールを開口する際の妨げにはならない。
【００２７】
この段階でイオン注入を必要とする素子に対しては、第３のゲート側壁９をマスクとして自己整合的にイオン注入を行う。これによって、本例では、図８（ｂ），（ｃ）  に示すように広スペース素子の高不純物濃度のソース・ドレイン領域（図１４中のＳ２，Ｄ２  ）を形成する。この時、図８（ａ）  に示すようにイオン注入を行わない狭スペースＭＯＳ素子領域はフォトレジスト（図示せず）によりカバーしておき、前記イオン注入後に前記フォトレジストを除去する。
【００２８】
次に、図９に示すように、ウェットエッチングにより第３のゲート側壁９を除去すると同時に、前記第３のゲート側壁９を形成するための第５の絶縁膜を堆積した際に前記狭スペース素子間に埋まっている第５の絶縁膜を除去する。
【００２９】
次に、図１０に示すように第６の絶縁膜１０を堆積する。この絶縁膜１０は、後工程で形成される第１の層間絶縁膜１１の平坦化をＣＭＰ法で行う場合のＣＭＰストッパー材、および、狭スペース素子のゲート電極に自己整合的に微細なコンタクトホールを開口する際のエッチングストッパー材として用いるものであり、例えばＣＶＤ法によりシリコン窒化膜を堆積する。
【００３０】
次に、図１１に示すように、第１の層間絶縁膜１１を堆積し、前記絶縁膜１０をストッパーとしてＣＭＰ法により平坦化を行う。そして、図１２に示すように、第２の層間絶縁膜１２を堆積した後、フォトレジスト１３を塗布してパターニングし、コンタクトホール開口用の開口１４を形成する。
【００３１】
次に、図１３に示すように、第６の絶縁膜１０および第１のゲート側壁６に対して選択比の高いＲＩＥ法により、第２の層間絶縁膜１２および第１の層間絶縁膜１１をエッチングして開口１５を形成する。
【００３２】
次に、前記フォトレジスト１３を除去した後、図１４に示すように、第１の層間絶縁膜１１の開口底面部の絶縁膜１０、７および５に対して選択比の低いＲＩＥ法により、それらをエッチング除去してコンタクトホールを形成する。その後、コンタクトホールを通じて前記ソース・ドレイン領域の一部にコンタクトするコンタクト導電部（図示せず）が形成される。
【００３３】
以上説明したように第１の実施形態の製造工程では、狭スペース素子と広スペース素子を有する半導体装置を製造する際、狭スペース素子のゲート電極間を埋めてしまうことなくゲート電極に薄い第２のゲート側壁８を形成し、これをマスクとして狭スペース素子に最適なソース・ドレイン領域を形成するためのイオン注入を行った後に第２のゲート側壁８を除去する。
【００３４】
この後、薄い絶縁膜７の上に厚い第３のゲート側壁９を形成し、これをマスクとして広スペース素子に最適なソース・ドレイン領域を形成するためのイオン注入を行う。この後、第３のゲート側壁９を除去する際、狭スペース素子のゲート電極間に埋まっている第５の絶縁膜（ゲート側壁材）も同時に除去する。
【００３５】
上記した第１の実施形態の製造工程によれば、ゲート側壁８、９の膜厚を変えているので、狭スペース素子および広スペース素子のそれぞれに最適なソース・ドレイン領域を形成するためのイオン注入をゲート側壁に自己整合的に行うことができる。
【００３６】
しかも、第３のゲート側壁９を除去する際、狭スペース素子のゲート電極間に埋まっている第５の絶縁膜（ゲート側壁材）も同時に除去するので、狭スペース素子のゲート電極に自己整合的に微細なコンタクトホール１５を開口することが可能になる。
【００３７】
また、図６に示したように第２のゲート側壁８を形成するための第４の絶縁膜を堆積する際、第１のゲート側壁６上に第３の絶縁膜７が斜めに存在するので、ゲート側壁上に第４の絶縁膜を堆積し易く、結果として、第２のゲート側壁８を形成し易いという利点がある。
【００３８】
しかも、上記第３の絶縁膜７の膜厚を選択的に設定することにより、第２のゲート側壁８をマスクとしてイオン注入する領域のゲート電極からの距離を任意に設定することが可能になる。
【００３９】
上記した第１の実施形態の製造工程により形成された図１４の半導体装置は、第１のゲート側壁６を含むゲート電極上に形成された第３の絶縁膜７が存在している点に特徴があり、この第３の絶縁膜７の存在により、前述したようにゲート側壁上に第４の絶縁膜を堆積し易く、結果として、第２のゲート側壁８を形成し易いという利点がある。
【００４０】
即ち、図１４に示した半導体装置は、半導体基板１上にゲート絶縁膜２を介して形成され、狭いゲート電極間隔を有する複数のＭＯＳ素子のゲート電極３および広いゲート電極間隔を有する複数のＭＯＳ素子のゲート電極３と、前記ゲート電極上に薄く形成された第１のゲート絶縁膜５と、前記ゲート電極の側壁に形成された第１のゲート側壁６と、前記第１のゲート側壁を含む半導体基板上に薄く形成された第３の絶縁膜７と、前記半導体基板の表層部で前記狭いゲート電極間隔を有するＭＯＳ素子のゲート電極下の領域を挟んで形成された不純物拡散層からなる第１のソース・ドレイン領域Ｓ２，Ｄ２  と、前記半導体基板の表層部で前記広いゲート電極間隔を有するＭＯＳ素子のゲート電極下の領域を挟んで形成された不純物拡散層からなる第２のソース・ドレイン領域Ｓ２，Ｄ２  と、前記第３の絶縁膜を含む半導体基板上に堆積された第６の絶縁膜１０と、前記第６の絶縁膜１０上に堆積された後に平坦化された第１の層間絶縁膜１１と、前記第１の層間絶縁膜を含む半導体基板上に堆積された第２の層間絶縁膜１２とを具備し、前記第２の層間絶縁膜１２、第１の層間絶縁膜１１、第６の絶縁膜１０、第３の絶縁膜７および第１の絶縁膜５には、前記第１のソース・ドレイン領域Ｓ２，Ｄ２  の一部に対応して前記狭いゲート電極間隔を有するＭＯＳ素子のゲート電極間にコンタクトホール１５が開口されるとともに、前記第２のソース・ドレイン領域Ｓ２，Ｄ２  の一部に対応してコンタクトホール１５が開口されていることを特徴とするものである。この場合、第３の絶縁膜７上に堆積されたＣＭＰストッパー材およびエッチングストッパー材としての第６の絶縁膜１０の膜厚は、その役割を果たすために第３の絶縁膜７の膜厚より厚く形成されていることが望ましい。
【００４１】
なお、第１の実施形態では、３種類の膜厚のゲート側壁６、８、９を形成した場合について説明したが、３種類以上の膜厚のゲート側壁を形成する場合でも同様に考えることができることは明らかである。この場合、前記広いゲート電極間隔を有する複数のＭＯＳ素子を形成する工程は、ゲート電極間隔が異なる複数種類のＭＯＳ素子を形成し、前記第３のゲート側壁９を形成してからそれをエッチング除去するまでの工程は、広いゲート電極間隔を有する複数種類のＭＯＳ素子に対応して複数回実施し、この複数回の実施で形成される複数種類の第３のゲート側壁９の膜厚をそれぞれ異ならせればよい。
【００４２】
＜第２の実施形態＞
図１５乃至図２６は、本発明の第２の実施形態として、ＮＯＲ型不揮発性メモリの製造方法の主要な工程における断面構造を示している。ここで、図１５〜図２２において、（ａ）  は狭スペース素子としてセルトランジスタが形成されたメモリセル領域、（ｂ）  は広スペース素子として例えばＮＭＯＳトランジスタが形成された第１の周辺回路領域、（ｃ）  は広スペース素子として例えばＰＭＯＳトランジスタが形成された第２の周辺回路領域を示している。図２３〜図２６において、（ａ）  はメモリセル領域、（ｂ）  は周辺回路領域を１つに纏めて示している。
【００４３】
まず、図１５（ａ）  に示すように、メモリセル領域には、半導体基板１００上に第１のゲート酸化膜１０１を形成し、その上に浮遊ゲート１０２、ゲート間絶縁膜１０３、制御ゲート電極１０４およびその低抵抗化のための電極材１０５を形成する。この際、ゲート加工のマスク材として絶縁膜１０６を形成する。
【００４４】
また、第１の周辺回路領域には、半導体基板１００上にはゲート酸化膜１０７を形成し、その上にゲート電極１０８およびその低抵抗化のための電極材１０５を形成する。この際、ゲート加工のマスク材として絶縁膜１０６を形成する。
【００４５】
また、第２の周辺回路領域においても、第１の周辺回路領域（例えばＮＭＯＳ領域）と同様の構造を形成する。
【００４６】
次に、メモリセル領域と第１の周辺回路領域にＬＤＤ構造のソース・ドレインを形成するために、その領域におけるゲート電極をマスクとして自己整合的にイオン注入を行い、低不純物濃度のソース・ドレイン領域を形成する。この時、イオン注入を行わない第２の周辺回路領域などの領域はフォトレジスト１１７によりカバーしておく。
【００４７】
次に、前記フォトレジスト１１７を除去し、図１６に示すように、薄い絶縁膜、例えばシリコン酸化膜１０９をＣＶＤ法により堆積した後、薄い第２の絶縁膜（例えばシリコン窒化膜）をＣＶＤ（化学気相成長）法により堆積し、それをＲＩＥ法によりエッチバックして第１のゲート側壁１１０を形成する。
【００４８】
次に、図１７に示すように、第３の絶縁膜１１１（例えばシリコン窒化膜）をＣＶＤ法により堆積した後、さらに、第４の絶縁膜（例えばシリコン酸化膜）をＣＶＤ法により堆積し、これを第３の絶縁膜１１１に対して選択比の高いＲＩＥ法によりエッチバックして第２のゲート側壁１１２を形成する。
【００４９】
次に、図１８に示すように、メモリセル領域および第１の周辺回路領域をフォトレジスト１１７によりカバーし、第２の周辺回路領域にＬＤＤ構造のソース・ドレインを形成するために、その領域における第２のゲート側壁１１２をマスクとして自己整合的にイオン注入を行い、低不純物濃度のソース・ドレイン領域を形成する。
【００５０】
次に、図１９に示すように、前記フォトレジスト１１７を除去した後、今度は第２の周辺回路領域を新たなフォトレジスト１１７によりカバーし、メモリセル領域および第１の周辺回路領域における第２のゲート側壁１１２をマスクとして自己整合的にイオン注入を行い、高不純物濃度のソース・ドレイン領域
を形成する。この後、前記フォトレジスト１１７を除去する。
【００５１】
次に、前記第２のゲート側壁１１２をウェットエッチングにより除去した後、図２０に示すように、第５の絶縁膜（例えばシリコン酸化膜）１１３をＣＶＤ法により堆積し、これを前記第３の絶縁膜１１１に対して選択比の高いＲＩＥ法によりエッチバックし、第２のゲート側壁１１２の膜厚とは異なる膜厚の第３のゲート側壁１１３を形成する。
【００５２】
この時、セルトランジスタのゲート間は前記第５の絶縁膜１１３により埋まってしまうが、後工程で図２２に示すように、第３のゲート側壁１１３を除去する際に同時に取り除かれるので、後工程で微細なコンタクトホールを開口する際に妨げにはならない。
【００５３】
次に、図２１に示すように、メモリセル領域および第１の周辺回路領域をフォトレジスト１１７によりカバーし、第２の周辺回路領域における第３のゲート側壁１１３をマスクとして自己整合的にイオン注入を行い、高不純物濃度のソース・ドレイン領域を形成する。この後、前記フォトレジスト１１７を除去する。
【００５４】
次に、前記第３のゲート側壁１１３をウェットエッチングにより除去した後、図２２に示すように、後工程で堆積される第１の層間絶縁膜１１６の平坦化をＣＭＰ法で行う場合のＣＭＰストッパー材になるとともに、メモリセル領域および第１の周辺回路領域のゲート間に自己整合的に微細なコンタクトホールを開口する場合のエッチングストッパー材になる第６の絶縁膜１１４（例えばシリコン窒化膜）をＣＶＤ法により堆積する。
【００５５】
このように、ゲート側壁１１２、１１３の膜厚を変えることにより、ゲート間スペースの狭いメモリセル間を側壁材で埋めてしまうことなく、メモリセル領域のセルトランジスタ、第１の周辺回路領域のＮＭＯＳトランジスタ、第２の周辺回路領域のＰＭＯＳトランジスタにそれぞれ最適なソース・ドレインを形成するためのイオン注入を各側壁に自己整合的に行うことができる。
【００５６】
次に、図２３に示すように、第１の層間絶縁膜１１５を堆積し、前記第６の絶縁膜１１４をストッパーとしてＣＭＰ法により平坦化を行った後、第２の層間絶縁膜１１６を堆積する。
【００５７】
次に、図２４に示すように、フォトレジスト１１７を塗布し、コンタクトホール開口部１１８をパターニングする。
【００５８】
次に、図２５に示すように、第２の層間絶縁膜１１６および第１の層間絶縁膜１１５とメモリセルのゲート間の第３のゲート側壁１１３にホール１１９を開口するために、第３の絶縁膜１１１および第１のゲート側壁１１０に対して選択比の高いＲＩＥ法によりエッチングを行う。
【００５９】
次に、図２６に示すように、前記フォトレジスト１１７を除去した後、ホール１１９の底面部（基板上）の第６の絶縁膜１１４、第３の絶縁膜１１１および酸化膜１０９に対して選択比の低いＲＩＥ法によりそれらをエッチング除去し、コンタクトホール１２０を形成する。
【００６０】
以上説明したように第２の実施形態によれば、狭スペース素子（例えばセルトランジスタ）と広スペース素子（例えば周辺回路トランジスタ）を有する半導体装置を製造する際、ゲート電極に薄いゲート側壁を形成した後、薄い絶縁膜を堆積し、その絶縁膜上にさらに厚いゲート側壁を形成し、この厚いゲート側壁をマスク材として広スペース素子に最適なソース・ドレイン領域を形成するためのイオン注入を行った後に除去する。これにより、狭スペース素子間をゲート側壁材で埋めることなく、広スペース素子に最適な厚いゲート膜厚の側壁を形成し、ソース・ドレイン領域を形成するためのイオン注入を行うことができる。
【００６１】
また、狭スペース素子間に微細なコンタクトホールを開口する時のエッチングストッパーとして、前述した薄いゲート側壁と堆積した薄い絶縁膜を使用することができる。
【００６２】
【発明の効果】
上述したように本発明の半導体装置およびその製造方法によれば、狭スペースのＭＯＳ素子と広スペースのＭＯＳ素子にそれぞれ最適な膜厚のゲート側壁を形成してそれぞれのソース・ドレイン領域のイオン注入を行うことができる。
【００６３】
また、狭スペースのＭＯＳ素子と広スペースのＭＯＳ素子を有する半導体装置の製造に際して狭スペース素子のゲート側壁に自己整合的に微細なコンタクトホールの開口を容易に行うことができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体装置の製造工程の一部を示す断面図。
【図２】図１に続く工程を示す断面図。
【図３】図２に続く工程を示す断面図。
【図４】図３に続く工程を示す断面図。
【図５】図４に続く工程を示す断面図。
【図６】図５に続く工程を示す断面図。
【図７】図６に続く工程を示す断面図。
【図８】図７に続く工程を示す断面図。
【図９】図８に続く工程を示す断面図。
【図１０】図９に続く工程を示す断面図。
【図１１】図１０に続く工程を示す断面図。
【図１２】図１１に続く工程を示す断面図。
【図１３】図１２に続く工程を示す断面図。
【図１４】図１３に続く工程を示す断面図。
【図１５】本発明の第２の実施形態に係る半導体装置の製造工程の一部を示す断面図。
【図１６】図１５に続く工程を示す断面図。
【図１７】図１６に続く工程を示す断面図。
【図１８】図１７に続く工程を示す断面図。
【図１９】図１８に続く工程を示す断面図。
【図２０】図１９に続く工程を示す断面図。
【図２１】図２０に続く工程を示す断面図。
【図２２】図２１に続く工程を示す断面図。
【図２３】図２２に続く工程を示す断面図。
【図２４】図２３に続く工程を示す断面図。
【図２５】図２４に続く工程を示す断面図。
【図２６】図２５に続く工程を示す断面図。
【図２７】従来の半導体装置の製造途中を示す断面図。
【符号の説明】
１…半導体基板、
２…ゲート酸化膜、
３…ゲート電極、
５…薄い酸化膜（第１の絶縁膜）、
６…第１のゲート側壁（第２の絶縁膜）、
７…第３の絶縁膜、
８…第２のゲート側壁（第４の絶縁膜）、
９…第３のゲート側壁（第５の絶縁膜）、
１０…第６の絶縁膜、
１１…第１の層間絶縁膜、
１２…第２の層間絶縁膜、
１５…コンタクトホール、
Ｓ１，Ｄ１  …ＭＯＳ素子の低不純物濃度のソース・ドレイン領域、
Ｓ２，Ｄ２  …ＭＯＳ素子の高不純物濃度のソース・ドレイン領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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