(57)【要約】【課題】高速に動作し、スイッチングノイズが発生せず所望の分周比を得る周波数分周回路、ＰＬＬ回路及び半導体集積回路を提供する。【解決手段】入力信号を分周し、第１の高周波信号ｆ1を出力する第１の分周回路２１、  第３の高周波信号ｆ3を生成する第３の分周回路２３、第１の高周波信号ｆ1及び第３の高周波信号ｆ3を演算処理し、第２の高周波信号ｆ2を出力するミキサ回路２７、第２の高周波信号を分周して出力信号を生成する第２の分周回路を備える。【選択図】    図１
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【特許請求の範囲】
【請求項１】
入力信号を分周し、第１の高周波信号を出力する第１の分周回路と、
第３の高周波信号を生成する第３の分周回路と、
前記第１の高周波信号及び前記第３の高周波信号を演算処理し、第２の高周波信号を出力するミキサ回路と、
前記第２の高周波信号を分周して出力信号を生成する第２の分周回路
とを備えることを特徴とする周波数分周回路。
【請求項２】
前記第３の分周回路は、前記出力信号を分周して前記第３の高周波信号を生成することを特徴とする請求項１に記載の周波数分周回路。
【請求項３】
前記第３の分周回路は、外部からの基準クロックを分周して前記第３の高周波信号を生成することを特徴とする請求項１に記載の周波数分周回路。
【請求項４】
前記第１の分周回路の分周比と前記第３の分周回路の分周比とは等しいことを特徴とする請求項２に記載の周波数分周回路。
【請求項５】
前記ミキサ回路は、前記演算処理として前記第１の高周波信号と前記第３の高周波信号とに減算処理を施すことを特徴とする請求項２又は３に記載の周波数分周回路。
【請求項６】
前記ミキサ回路は、前記演算処理として前記第１の高周波信号と前記第３の高周波信号とに加算処理及び減算処理を施すことを特徴とする請求項２又は３に記載の周波数分周回路。
【請求項７】
前記第３の分周回路と前記ミキサ回路との間に接続されたフィルタ回路を更に備えることを特徴とする請求項２又は３に記載の周波数分周回路。
【請求項８】
前記ミキサ回路と前記第３の分周回路との間に接続されたスイッチ回路を更に備えることを特徴とする請求項２又は３に記載の周波数分周回路。
【請求項９】
前記第２の分周回路と前記第３の分周回路との間に接続されたスイッチ回路を更に備えることを特徴とする請求項２又は３に記載の周波数分周回路。
【請求項１０】
前記第２の分周回路の分周比又は前記第３の分周回路の分周比は可変であることを特徴とする請求項２又は３に記載の周波数分周回路。
【請求項１１】
前記第２の分周回路の分周比と前記第３の分周回路の分周比とはそれぞれ可変であることを特徴とする請求項２又は３に記載の周波数分周回路。
【請求項１２】
前記ミキサ回路は、
高位電源に接続される第１及び第２の負荷抵抗と、
前記第１及び第２の負荷抵抗と低位電源との間に接続され、第１入力ポート及び第３入力ポートが接続された第１のダブルバランスミキサと、
前記第１及び第２の負荷抵抗と前記低位電源との間に接続され、第２入力ポート及び第４入力ポートが接続された第２のダブルバランスミキサ
とを備えることを特徴とする請求項２又は３に記載の周波数分周回路。
【請求項１３】
前記第３の分周回路は第４の高周波信号を更に生成することを特徴とする請求項２又は３に記載の周波数分周回路。
【請求項１４】
前記出力信号及び前記第４の高周波信号を演算処理する第１の出力用ミキサ回路を更に備えることを特徴とする請求項１３に記載の周波数分周回路。
【請求項１５】
前記第１、第２、及び第３の分周回路は、それぞれ複数段直列接続された第１、第２、及び第３の１／２分周器をそれぞれ備えることを特徴とする請求項２又は３に記載の周波数分周回路。
【請求項１６】
前記第１の１／２分周器の段数と前記第３の１／２分周器の段数とは等しいことを特徴とする請求項１５に記載の周波数分周回路。
【請求項１７】
前記第１の１／２分周器は、
第１の入力端子に接続されるクロック入力端子、第２の出力端子に接続されるデータ入力端子、第１の出力端子に接続される反転データ入力端子を有する第１のラッチ回路と、
第２の入力端子に接続される反転クロック入力端子、前記第１のラッチ回路のデータ出力端子に接続されるデータ入力端子、前記第１のラッチ回路の反転データ出力端子に接続される反転データ入力端子、前記第１の出力端子に接続されるデータ出力端子、前記第２の出力端子に接続される反転データ出力端子を有する第２のラッチ回路
とを備えることを特徴とする請求項１５に記載の周波数分周回路。
【請求項１８】
前記第３の分周回路の動作を停止させる切り替え信号が前記第３の１／２分周器に入力されることを特徴とする請求項１５に記載の周波数分周回路。
【請求項１９】
前記第３の１／２分周器は、
前記切り替え信号が入力されるリセット端子、第１の入力端子に接続されるクロック入力端子、第２の出力端子に接続されるデータ入力端子、第１の出力端子に接続される反転データ入力端子を有する第１のラッチ回路と、
前記切り替え信号が入力されるリセット端子、第２の入力端子に接続される反転クロック入力端子、前記第１のラッチ回路のデータ出力端子に接続されるデータ入力端子、前記第１のラッチ回路の反転データ出力端子に接続される反転データ入力端子、前記第１の出力端子に接続されるデータ出力端子、前記第２の出力端子に接続される反転データ出力端子を有する第２のラッチ回路
とを備えることを特徴とする請求項１８に記載の周波数分周回路。
【請求項２０】
半導体チップ上に集積化され、入力信号を分周し、第１の高周波信号を出力する第１の分周回路と、
前記半導体チップ上に集積化され、第３の高周波信号を生成する第３の分周回路と、
前記半導体チップ上に集積化され、前記第１の高周波信号及び前記第３の高周波信号を演算処理し、第２の高周波信号を出力するミキサ回路と、
前記半導体チップ上に集積化され、前記第２の高周波信号を分周して出力信号を生成する第２の分周回路
とを備えることを特徴とする半導体集積回路。
【請求項２１】
基準クロックと比較クロックとの位相差に応じた周波数の発振信号を供給する比較発振回路と、
前記発振信号を分周して第１の高周波信号を生成し、第３の高周波信号を生成し、前記第１の高周波信号及び前記第３の高周波信号を演算処理して第２の高周波信号を生成し、前記第２の高周波信号を分周して出力信号を生成する周波数分周回路
とを備えることを特徴とするＰＬＬ回路。
【請求項２２】
前記周波数分周回路は、
ａ、ｂ、ｃをそれぞれ２以上の整数として、前記発振信号を１／ａ分周して前記第１の高周波信号を生成する第１の分周回路と、
前記出力信号を１／ｃ分周して前記第３の高周波信号を生成する第３の分周回路と、
前記第２の高周波信号を生成するミキサ回路と、
前記第２の高周波信号を１／ｂ分周して前記出力信号を生成する第２の分周回路
とを備えることを特徴とする請求項２１に記載のＰＬＬ回路。
【請求項２３】
前記周波数分周回路は、
ａ、ｂ、ｃをそれぞれ２以上の整数として、前記発振信号を１／ａ分周して前記第１の高周波信号を生成する第１の分周回路と、
前記基準クロックを１／ｃ分周して前記第３の高周波信号を生成する第３の分周回路と、
前記第２の高周波信号を生成するミキサ回路と、
前記第２の高周波信号を１／ｂ分周して前記出力信号を生成する第２の分周回路
とを備えることを特徴とする請求項２１に記載のＰＬＬ回路。
【請求項２４】
前記出力信号に基づいて切り替え信号及び前記比較クロックを生成する切り替え信号生成回路を更に備えることを特徴とする請求項２１に記載のＰＬＬ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＰＬＬ回路に関し、特に、ＰＬＬ回路に用いられる周波数分周回路及びこの周波数分周回路を同一半導体チップ上に集積化した半導体集積回路に関する。
【背景技術】
【０００２】
移動体通信機器においては、使用チャネル数が非常に多く、高精度な周波数発生回路が必要とされる。高精度な周波数発生回路としては、パルススワロー方式の位相同期ループ（ＰＬＬ）回路を用いたＰＬＬ周波数シンセサイザが知られている。ＰＬＬ回路は、低周波の基準クロックを逓倍し、高周波信号を出力する。ＰＬＬ回路内で、最も高速に動作するのが電圧制御発振器及び電圧制御発振器に接続されるデュアルモジュラス分周器である。デュアルモジュラス分周器は、周波数分周回路の一種である。デュアルモジュラス分周器は、電圧制御発振器の発振周波数を分周するので、電圧制御発振器の発振周波数の増加と比例して高速動作させなければならない。尚、５０［ＧＨｚ］程度の周波数で発振する電圧制御発振器が実現されている。
【０００３】
パルススワロー方式のＰＬＬ回路には、１／Ｎ分周器及び（１／Ｎ＋１）分周器（Ｎ：整数）の２系統の分周器を内蔵するデュアルモジュラス分周器が使用される。即ち、図１８（ａ）に示す１／Ｎ分周器としての１／２分周器と、図１８（ｂ）に示す（１／Ｎ＋１）分周器としての１／３分周器が内蔵される。１／２分周器は、図１８（ａ）に示すように、フリップフロップ１１１、１１２からなる。１／３分周器は、図１８（ｂ）に示すように、フリップフロップ１１３、１１４、１１６、１１７とＡＮＤ回路１１５とにより構成される。ここで、パルススワロー方式等の分数分周が実行できない周波数分周回路をＰＬＬ回路に用いる場合、基準クロックの周波数は、電圧制御発振器が生成する発振信号の周波数の公約数であることが必要である。
【０００４】
また、１／Ｎ分周器と（１／Ｎ＋１）分周器（Ｎ：整数）とを高速に切り替える「切り替え方式」により、所望の分周比を有する分周器が提案されている（例えば、非特許文献１参照）。
【特許文献１】特開平８−３０７２６２号公報
【非特許文献１】岡田真一、入谷忠光、玉井良尚  共著「分数分周器を用いた高速切り替え周波数シンセサイザ」電子情報通信学会無線通信システム研究会、１９９７年９月２５日、p.８５−９０
【発明の開示】
【発明が解決しようとする課題】
【０００５】
図１８（ａ）に示す１／２分周器は、信号伝達時に発生する遅延が微小であり、高速動作可能である。一方、図１８（ｂ）に示す１／３分周器は、信号経路の回路数が多く、遅延時間が大きいため高速動作は不可能である。この結果、電圧制御発振器と同等の動作周波数を有する周波数分周回路は実現困難であった。
【０００６】
更に、分数分周が実行できない周波数分周回路においては、通常、基準クロックの周波数が低く設計される為、位相比較器の後に用いられるローパスフィルタの時定数を増加させる必要がある。この場合、セットアップ時間が長くなるだけでなく、ローパスフィルタに備えられるキャパシタのサイズを増大させる必要があり、半導体チップ上に集積化することが困難になる。
【０００７】
また、上述した切り替え方式においては、基準クロックの周波数が高周波の場合に利用可能であるが、１／Ｎ分周器と（１／Ｎ＋１）分周器を高速に切り替え、実効的に１／Ｎと（１／Ｎ＋１）の中間の分周比で分周を行なっている。したがって、切り替え方式を採用したデュアルモジュラス分周器においてはスイッチングノイズが発生する。スイッチングノイズを除去するためには、ローパスフィルタの次数を増加させる等の設計変更が必要となり、回路規模及び消費電力の増大を招くことになる。
【０００８】
上記問題点を鑑み、本発明は、高速に動作し、スイッチングノイズが発生せず所望の分周比を得る周波数分周回路、ＰＬＬ回路及び半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成する為に、本発明の第１の特徴は、（イ）入力信号を分周し、第１の高周波信号を出力する第１の分周回路；（ロ）第３の高周波信号を生成する第３の分周回路；（ハ）第１の高周波信号及び第３の高周波信号を演算処理し、第２の高周波信号を出力するミキサ回路；（ニ）第２の高周波信号を分周して出力信号を生成する第２の分周回路を備える周波数分周回路であることを要旨とする。
【００１０】
本発明の第１の特徴に係る周波数分周回路によると、ミキサ回路を用いた演算処理により分周比が設定されるので、スイッチングノイズが発生しない。更に、第１、第２、及び第３の分周回路をそれぞれ高速動作させることにより周波数分周回路全体の高速化が実現できる。
【００１１】
本発明の第２の特徴は、（イ）半導体チップ上に集積化され、入力信号を分周し、第１の高周波信号を出力する第１の分周回路；（ロ）半導体チップ上に集積化され、第３の高周波信号を生成する第３の分周回路；（ハ）半導体チップ上に集積化され、第１の高周波信号及び第３の高周波信号を演算処理し、第２の高周波信号を出力するミキサ回路；（ニ）半導体チップ上に集積化され、第２の高周波信号を分周して出力信号を生成する第２の分周回路を備える半導体集積回路であることを要旨とする。
【００１２】
本発明の第２の特徴に係る半導体集積回路によれば、配線長の短縮、浮遊容量及びインダクタンスの低減が可能となる。
【００１３】
本発明の第３の特徴は、（イ）基準クロックと比較クロックとの位相差に応じた周波数の発振信号を供給する比較発振回路；（ロ）発振信号を分周して第１の高周波信号を生成し、第３の高周波信号を生成し、第１の高周波信号及び第３の高周波信号を演算処理して第２の高周波信号を生成し、第２の高周波信号を分周して出力信号を生成する周波数分周回路を備えるＰＬＬ回路であることを要旨とする。
【００１４】
本発明の第３の特徴に係るＰＬＬ回路によれば、演算処理により分数分周動作を実現している。したがって、スイッチングノイズは発生しない。
【発明の効果】
【００１５】
本発明によれば、高速に動作し、スイッチングノイズが発生せず所望の分周比を得る周波数分周回路、ＰＬＬ回路及び半導体集積回路を提供出来る。
【発明を実施するための最良の形態】
【００１６】
次に、図面を参照して、本発明の第１〜第３の実施の形態を説明する。この第１〜第３の実施の形態における図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。
【００１７】
（第１の実施の形態）
本発明の実施の形態に係るＰＬＬ回路１は、図１に示すように、基準クロック発生器５に接続される比較発振回路１０、比較発振回路１０に接続される周波数分周回路２ａ、周波数分周回路２ａ及び比較発振回路１０に接続される切り替え信号生成回路３を備える。基準クロック発生器５としては、例えば、水晶発振器が利用できる。比較発振回路１０は、基準クロックｆｒと比較クロックｆｐとの位相差に応じた周波数の発振信号ｆVCOを供給する。周波数分周回路２ａは、発振信号ｆVCOを分周して第１の高周波信号ｆ1を生成する。また周波数分周回路２ａは、第３の高周波信号ｆ3を生成し、第１の高周波信号ｆ1及び第３の高周波信号ｆ3を演算処理して第２の高周波信号ｆ2を生成する。更に周波数分周回路２ａは、第２の高周波信号ｆ2を分周して出力信号ｆoutを生成する。
【００１８】
第１の実施の形態に係る周波数分周回路２ａは、発振信号ｆVCOを順に１／ａ、１／ｂ、及び１／ｃに分周する（ａ，ｂ，ｃ：２以上の整数）。次に、１／ａ分周された発振信号ｆVCOの周波数と１／ｃ分周された発振信号ｆVCOの周波数とを互いに減算する。そして、１／ｂ分周された発振信号ｆVCOを出力信号ｆoutとして出力する。また、周波数分周回路２ａは、切り替え信号ＳＣに基づいて、１／ａ分周された発振信号ｆVCOと１／ｃ分周された発振信号ｆVCOとを互いに減算するか否か判断する。
【００１９】
図１に示すディアルモジュラス分周器２ａの入力端子２５には、電圧制御発振器１４が供給する発振信号ｆVCOが入力信号として入力される。本発明の第１の実施の形態に係る周波数分周回路２ａは、図１に示すように、入力端子２５に接続される第１の分周回路２１、第１の分周回路２１に接続されるミキサ回路２７、ミキサ回路２７と出力端子２６との間に接続される第２の分周回路２２、出力端子２６に入力側が接続され、ミキサ回路２７に出力側が接続される第３の分周回路２３を備える。
【００２０】
更に、第１の分周回路２１、第２の分周回路２２、及び第３の分周回路２３は、それぞれ１／ａ、１／ｂ、及び１／ｃの分周比を有している。ミキサ回路２７は、２つの入力信号の差信号成分を出力する。また、第１の分周回路２１は、入力信号を分周し、第１の高周波信号ｆ1を出力する。第３の分周回路２３は、出力信号ｆoutを分周し、第３の高周波信号ｆ3を出力する。ミキサ回路２７は、第１の高周波信号ｆ1と第３の高周波信号ｆ3とに減算処理を施し、第２の高周波信号ｆ2を出力する。第２の分周回路２２は、第２の高周波信号ｆ2を分周し、出力信号ｆoutを出力する。
【００２１】
図１に示す周波数分周回路２ａは、ミキサ回路２７と第３の分周回路２３との間に接続されるスイッチ回路２４ａを更に備えている。スイッチ回路２４ａとしては、例えば、ｎチャネルのＭＯＳトランジスタを使用できる。スイッチ回路２４ａは、切り替え信号ＳＣに応じて、ミキサ回路２７と第３の分周回路２３との接続を切り替える。
【００２２】
切り替え信号生成回路３は、周波数分周回路２ａの出力端子２６に接続されるプログラマブルカウンタ３１及びスワローカウンタ３２、プログラマブルカウンタ３１及びスワローカウンタ３２に接続される出力制御回路３３を備える。出力制御回路３３は、プログラマブルカウンタ３１及びスワローカウンタ３２のいずれかの出力信号を切り替え信号ＳＣとして周波数分周回路２ａに出力する。
【００２３】
比較発振回路１０は、基準クロック発生器５及びプログラマブルカウンタ３１に入力側が接続される位相比較器１１、位相比較器１１の出力側に接続されるチャージポンプ１２、チャージポンプ１２に接続されるローパスフィルタ１３、ローパスフィルタ１３に入力側が接続され、周波数分周回路２ａの入力端子２５に出力側が接続される電圧制御発振器１４を備える。
【００２４】
位相比較器１１は、基準クロック発生器５が発生させる基準クロックｆｒとプログラマブルカウンタ３１が出力する比較クロックｆｐとの位相差に基づいて位相差信号φdifを出力する。次に、チャージポンプ１２は、位相差信号φdifに応じたパルス幅のパルス出力信号ＳＣＰを出力する。ローパスフィルタ１３は、パルス出力信号ＳＣＰを直流電圧成分に変換し、直流電圧ＳＬＰＦを出力する。電圧制御発振器１４は、直流電圧ＳＬＰＦに応じた周波数で発振し、発振信号ｆVCOを出力する。
【００２５】
次に、図１を用いて、本発明の第１の実施の形態に係る周波数分周回路２ａの動作を説明する。第１の分周回路２１は、電圧制御発振器１４から入力端子２５を介して伝達される発振信号ｆVCOの周波数を分周する。ここで、第１の分周回路２１の分周比を１／ａとすると、第１の分周回路２１が出力する第１の高周波信号ｆ1の周波数は：
ｆ1＝ｆVCO／ａ                          ・・・・・（１）
となる。ミキサ回路２７が出力する第２の高周波信号ｆ2は、第２の分周回路２２を介して出力端子２６に伝達される。第３の分周回路２３は、第２の分周回路２２が出力する出力信号ｆoutの周波数を分周する。第３の分周回路２３の分周比を１／ｃとすると、第３の分周回路２３が出力する第３の高周波信号ｆ3の周波数は：
ｆ3＝ｆout／ｃ                           ・・・・・（２）  
となる。ミキサ回路２７は、第１の分周回路２１が出力する第１の高周波信号ｆ1と第３の分周回路２３が出力する第３の高周波信号ｆ3とに減算処理を施す。よって、ｆVCO＞ｆoutとすると、ミキサ回路２７の出力信号の周波数ｆ2は：
ｆ2＝ｆ1−ｆ3                             ・・・・・（３）
となる。式（１）及び（２）を式（３）に代入すると：
ｆ2＝ｆVCO／ａ−ｆout／ｃ                ・・・・・（４）
が成り立つ。ここで、第２の分周回路２２の分周比を１／ｂとすると、第２の分周回路２２が出力する出力信号ｆoutの周波数は：
ｆout＝（ｆVCO／ａ−ｆout／ｃ）／ｂ        ・・・・・（５）
となる。式（５）をｆoutについて解くと：
ｆout＝ｆVCO／（ａｂ＋ａ／ｃ）            ・・・・・（６）
が成り立つ。第２の分周回路２２が出力する出力信号ｆoutは、周波数分周回路２ａの出力端子２６を介してプログラマブルカウンタ３１及びスワローカウンタ３２に伝達される。また、式（６）より、例えばａ＝２，ｂ＝２，ｃ＝４とした場合：
ｆout＝ｆVCO／４．５                      ・・・・・（７）
が成り立つ。
【００２６】
一方、スイッチ回路２４ａがオフ状態の場合は、式（７）にｃ＝０を代入して：
ｆout＝ｆVCO／ａｂ                        ・・・・・（８）
が成り立つ。式（８）から分かる様に、発振信号ｆVCOは、先ず第１の分周回路２１により１／ａ分周され、その後第２の分周回路２２により１／ｂ分周されている。式（８）より、例えばａ＝２，ｂ＝２とした場合：
ｆout＝ｆVCO／４                          ・・・・・（９）
が成り立つ。
【００２７】
このように、第１の実施の形態に係る周波数分周回路２ａによれば、式（７）に示すように、切り替え方式によらず所望の分周比を得ることができる。また、演算処理により分周比を設定しているので、スイッチングノイズも発生しない。また、第１の分周回路２１、第２の分周回路２２、及び第３の分周回路２３に遅延時間の小さい構成にすることにより、周波数分周回路２ａ全体の高速化を実現できる。したがって、第１の実施の形態に係る周波数分周回路２ａをＰＬＬ回路１に用いることにより、ミリ波帯等といった高周波動作が可能なＰＬＬ回路１を提供出来る。
【００２８】
図１に示す基準クロック発生器５、位相比較器１１、チャージポンプ１２、ローパスフィルタ１３、電圧制御発振器１４、第１の分周回路２１、第２の分周回路２２、第３の分周回路２３、スイッチ回路２４ａ、プログラマブルカウンタ３１、スワローカウンタ３２は、図２に示すように、同一の半導体チップ９１上にモノリシックに集積化し、半導体集積回路（チップ状態）９５を形成することが可能である。更に、半導体チップ９１上にボンディングパッド９２が形成される。ボンディングパッド９２は、電圧制御発振器１４からの発振信号ｆＶＣＯを外部に出力する為の内部端子である。具体的には、ボンディングパッド９２は、例えば、半導体チップ９１上に形成された１×１０18ｃｍ-3〜１×１０21ｃｍ-2程度のドナー若しくはアクセプタがドープされた複数の高不純物密度領域（ソース領域／ドレイン領域、若しくはエミッタ領域／コレクタ領域等）等にそれぞれ接続される。そして、この複数の高不純物密度領域にオーミック接触するように、アルミニウム（Ａｌ）、若しくはアルミニウム合金（Ａｌ−Ｓｉ，Ａｌ−Ｃｕ−Ｓｉ）等の金属から成る複数の電極層が形成される。そしてこの複数の電極層の上部には、酸化膜（ＳｉＯ2)、ＰＳＧ膜、ＢＰＳＧ膜、窒化膜（Ｓｉ3Ｎ4)、或いはポリイミド膜等から成るパッシベーション膜が形成される。そして、パッシベーション膜の一部に複数の電極層を露出するように複数の開口部（窓部）を設け、複数のボンディングパッド９２が構成される。或いは、複数の電極層と金属配線で接続された他の金属パターンとして、ボンディングパッド９２を形成してもかまわない。又、ＭＯＳＦＥＴ等であれば、ポリシリコンゲート電極にアルミニウム（Ａｌ）、若しくはアルミニウム合金（Ａｌ−Ｓｉ，Ａｌ−Ｃｕ−Ｓｉ）等の金属からなる複数のボンディングパッド９２を形成することが可能である。或いは、複数のポリシリコンゲート電極に接続されたゲート配線等の複数の信号線を介して、他の複数のボンディングパッドを設けても良い。ポリシリコンから成るゲート電極の代わりに、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）等の高融点金属、これらのシリサイド（ＷＳｉ2，ＴｉＳｉ2，ＭｏＳｉ2）等、或いはこれらのシリサイドを用いたポリサイド等から成るゲート電極でもかまわない。
【００２９】
（第１の実施の形態の変形例）
本発明の第１の実施の形態の変形例に係る周波数分周回路２ｂとして、図３に示すように、スイッチ回路２４ｂを第２の分周回路２２と第３の分周回路２３との間に接続してもよい。図３に示すスイッチ回路２４ｂは、切り替え信号ＳＣに応じて第２の分周回路２２と第３の分周回路２３との接続を切り替えている。図３に示す周波数分周回路２ｂは、図１に示す周波数分周回路３ａと同様に動作する。
【００３０】
（第２の実施の形態）
図４に示す周波数分周回路２ｃは、図１のＰＬＬ回路１の一部として用いられる。本発明の第２の実施の形態に係る周波数分周回路２ｃは、図４に示すように、第１の分周回路２１０、第２の分周回路２２０、及び第３の分周回路２３０が、それぞれ複数段直列接続された第１の１／２分周器２１０ａ〜２１０ｎ、第２の１／２分周器２２０ａ〜２２０ｍ、第３の１／２分周器２３０ａ〜２３０ｎを備える点が図１と異なる。また、第１の分周回路２１０に備えられる１／２分周器２１０ａ〜２１０ｎの段数と第３の分周回路２３０に備えられる１／２分周器２３０ａ〜２３０ｎの段数とは等しい。更に、図４に示すディアルモジュラス分周器２ｃは、図２と同様に同一の半導体基板上にモノリシックに集積化し、半導体集積回路として構成することが可能である。
【００３１】
図４に示す第１の１／２分周器２１０ａ〜２１０ｎ、第２の１／２分周器２２０ａ〜２２０ｍ、第３の１／２分周器２３０ａ〜２３０ｎは、図５（ａ）に示すように、第１のラッチ回路５１及び第２のラッチ回路５２を備える。尚、図５（ａ）においては、一例として図４に示す第１の分周回路２１０の最終段の第１の１／２分周器２１０ｎを図示している。第１のラッチ回路５１は、第１の入力端子５３に接続されるクロック入力端子ＣＫ、第２の出力端子５６に接続されるデータ入力端子Ｄ、第１の出力端子５５に接続される反転データ入力端子Ｄバーを有する。第２のラッチ回路５２は、第２の入力端子５４に接続される反転クロック入力端子ＣＫバー、第１のラッチ回路５１のデータ出力端子Ｑに接続されるデータ入力端子Ｄ、第１のラッチ回路５１の反転データ出力端子Ｑバーに接続される反転データ入力端子Ｄバー、第１の出力端子５５に接続されるデータ出力端子Ｑ、第２の出力端子５６に接続される反転データ出力端子Ｑバーを有する。第１の入力端子５３と第２の入力端子５４とにより、入力ポート５７が構成される。第１の出力端子５５と第２の出力端子５６とにより、第１出力ポート５８が構成されている。
【００３２】
第１のラッチ回路５１のクロック入力端子ＣＫと第２のラッチ回路５２の反転クロック入力端子ＣＫバーには、図４に示す第１の１／２分周器２１０（ｎ−１）の出力クロックが入力される。尚、第１の１／２分周器２１０（ｎ−１）は、互いに逆相のクロック信号を出力する。第１のラッチ回路５１は、マスターラッチとして機能する。一方、第２のラッチ回路５２は、スレーブラッチとして機能する。即ち、第１のラッチ回路５１及び第２のラッチ回路５２の内部を信号が２周する。この結果、第１出力ポート５８からは、入力ポート５７に入力される入力信号の周期を２倍、即ち周波数を１／２分周した出力信号ＯＵＴ１、ＯＵＴ２が出力される。
【００３３】
第１のラッチ回路５１のデータ出力端子Ｑと第２のラッチ回路５２のデータ入力端子Ｄとの接続点Ｐ1には第３の出力端子５９ａが接続される。また、第１のラッチ回路５１の反転データ出力端子Ｑバーと第２のラッチ回路５２の反転データ入力端子Ｄバーとの接続点Ｐ2には第４の出力端子５９ｂが接続される。第３の出力端子５９ａ及び第４の出力端子５９ｂにより第２出力ポート５９を構成している。尚、図５（ａ）に示す第１の１／２分周器２１０ｎよりも前段の第１の１／２分周器２１０ａ〜２１０（ｎ−１）は、図５の第２出力ポート５９を備えていない。更に、図５（ｂ）に示す第３の１／２分周器２３０ｎは、図５（ａ）に示す第１の１／２分周器２１０ｎと同様に構成されている。
【００３４】
ミキサ回路２７０は、図６に示すように、高位電源ＶＤＤに接続される第１の負荷抵抗ＺL1及び第２の負荷抵抗ＺL2、第１の負荷抵抗ＺL1及び第２の負荷抵抗ＺL2と低位電源ＶＳＳとの間に接続され、第１入力ポート７３及び第３入力ポート７５に接続された第１のダブルバランスミキサ２７０ａ、第１の負荷抵抗ＺL1及び第２の負荷抵抗ＺL2と低位電源ＶＳＳとの間に接続され、第２入力ポート７４及び第４入力ポート７６に接続された第２のダブルバランスミキサ２７０ｂを備える。
【００３５】
更に、図５（ａ）の第１の１／２分周器２１０ｎの第１出力ポート５８は、図６に示すミキサ回路２７０の第４入力ポート７６に接続される。また、第１の１／２分周器２１０ｎの第２出力ポート５９は、ミキサ回路２７０の第３入力ポート７５に接続される。図５（ｂ）の第３の１／２分周器２３０ｎの第１出力ポート１５８は、図６に示すミキサ回路２７０の第２入力ポート７４に接続される。第３の１／２分周器２３０ｎの第２出力ポート１５９は、ミキサ回路２７０の第１入力ポート７３に接続される。
【００３６】
第１のダブルバランスミキサ２７０ａは、第１及び第２の差動対８１、８２、第１の差動対８１にドレインが接続され、第３入力ポート７５にゲートが接続され、低位電源ＶＳＳにソースが接続される第１の電流源トランジスタＴｒ９、第２の差動対８２にドレインが接続され、第３入力ポート７５にゲートが接続され、低位電源ＶＳＳにソースが接続される第１の電流源トランジスタＴｒ１０を備える。第１の差動対８１は、出力ポート７７にドレインが接続され、第１入力ポート７３にゲートが接続され、第１の電流源トランジスタＴｒ１のドレインにソースが接続される第１の差動トランジスタＴｒ１及び第２の差動トランジスタＴｒ２を備える。第２の差動対８２は、出力ポート７７にドレインが接続され、第１入力ポート７３にゲートが接続され、第２の電流源トランジスタＴｒ１０のドレインにソースが接続される第３の差動トランジスタＴｒ３及び第４の差動トランジスタＴｒ４を備える。
【００３７】
一方、第２のダブルバランスミキサ２７０ｂは、第３及び第４の差動対８３、８４、第３の差動対８３にドレインが接続され、第４入力ポート７６にゲートが接続され、低位電源ＶＳＳにソースが接続される第３の電流源トランジスタＴｒ１１、第４の差動対８４にドレインが接続され、第４入力ポート７６にゲートが接続され、低位電源ＶＳＳにソースが接続される第４の電流源トランジスタＴｒ１２を備える。第３の差動対８３は、出力ポート７７にドレインが接続され、第２入力ポート７４にゲートが接続され、第３の電流源トランジスタＴｒ１１のドレインにソースが接続される第５の差動トランジスタＴｒ５、第６の差動トランジスタＴｒ６を備える。第４の差動対８４は、出力ポート７７にドレインが接続され、第２入力ポート７４にゲートが接続され、第４の電流源トランジスタＴｒ１２のドレインにソースが接続される第７の差動トランジスタＴｒ７、第８の差動トランジスタＴｒ８を備える。
【００３８】
また、ミキサ回路２７０の出力ポート７７は、図４に示す第２の分周回路２２０の１／２分周器２２０ａに接続される。第１、第２、第３、及び第４の電流源トランジスタＴｒ９、Ｔｒ１０、Ｔｒ１１、Ｔｒ１２、第１〜第８の差動トランジスタＴｒ１、Ｔｒ２、Ｔｒ３、Ｔｒ４、Ｔｒ５、Ｔｒ６、Ｔｒ７、Ｔｒ８としては、例えばｎＭＯＳトランジスタが利用できる。
【００３９】
ミキサ回路２７０には、第１の高周波信号ｆ1と第３の高周波信号ｆ3とが入力される。第１のダブルバランスミキサ２７０ａは、第２分周信号ｆO2と第４分周信号ｆO2とをアナログ演算により乗算する。一方、第２のダブルバランスミキサ２７０ｂは、第１分周信号ｆO1と第３分周信号ｆO3とをアナログ演算により乗算する。この結果、ミキサ回路２７０の出力信号ｆ2は：
ｆ2=ｆO1・ｆO3＋ｆO2・ｆO4           ・・・・・（１０）
となる。図５（ａ）の第１分周信号ｆO1の位相と第２分周信号ｆO2の位相とは、互いに９０度ずれている。同様に、図５（ｂ）に示す第３分周信号ｆO3の位相と第４分周信号ｆO4の位相とは、互いに９０度ずれている。したがって、第１分周信号ｆO1をcosω1、第２分周信号ｆO2をsinω1、第３分周信号ｆO3をcosω2、第４分周信号ｆO4をsinω2とおくと、式（１０）より、ミキサ回路２７０の出力信号ｆ2は：
ｆ2=cosω1・cosω2+sinω1・sinω2
=cos(ω1-ω2)                        ・・・・・（１１）
となる。ミキサ回路２７０は、式（１１）から分かる様に、周波数の差信号成分だけを取り出している。
【００４０】
次に、図４〜図６を用いて、本発明の第２の実施の形態に係る周波数分周回路２ｃの動作を説明する。但し、第１の実施の形態に係る周波数分周回路２ａの動作と重複する説明は省略する。図４に示す第１の分周回路２１０は、図１の電圧制御発振器１４から入力端子２５を介して伝達される発振信号ｆVCOの周波数を分周する。ここで、第１の分周回路２１０の分周比を１／２nとすると、第１高周波信号ｆ1の周波数は：
ｆ1＝ｆVCO／２n                       ・・・・・（１２）
となる。また、第３の分周回路２３０は、出力信号ｆoutを分周する。ここで、第３の分周回路２３０の分周比を１／２nとすると、第３高周波信号ｆ3の周波数は：
ｆ3＝ｆout／２n                        ・・・・・（１３）
となる。したがって、ｆVCO＞ｆoutとすると、第２の高周波信号ｆ2の周波数は：
ｆ2＝（ｆVCO−ｆout）／２n               ・・・・・（１４）
となる。第２の高周波信号ｆ2は第２の分周回路２２０により更に１／２m分周される。この結果出力信号ｆoutは：
ｆout＝（（ｆVCO−ｆout）／２n）／２m
＝（ｆVCO−ｆout）２n+m              ・・・・・（１５）
となる。式（１５）をｆoutについて解くと：
ｆout＝ｆVCO／（２n+m＋１）             ・・・・・（１６）
が成り立つ。
【００４１】
一方、スイッチ回路２４ａがオフ状態の場合、周波数分周回路２ｃの出力信号ｆoutの周波数は：
ｆout＝ｆVCO／２n+m                      ・・・・・（１７）
となる。
【００４２】
このように、第２の実施の形態によれば、第１の分周回路２１０、第２の分周回路２２０、及び第３の分周回路２３０の内部にそれぞれ第１の１／２分周器２１０ａ〜２１０ｎ、第２の１／２分周器２２０ａ〜２２０ｎ、及び第３の１／２分周器２３０ａ〜２３０ｎを備えることにより、遅延時間が小さく高速動作可能な周波数分周回路２ｃを構成している。また、図１に示す周波数分周回路２ａと同様にスイッチングノイズが発生しない。
【００４３】
（第２の実施の形態の変形例）
本発明の第２の実施の形態の変形例に係る周波数分周回路２ｄとして、図７に示すように、切り替え信号ＳＣを第３の第３の分周回路２３１の第３の１／２分周器３３０に入力するようにしても良い。即ち、第３の１／２分周器３３０は、図８に示すように、切り替え信号端子６９に接続されるリセット端子Ｒ、第１の入力端子６３に接続されるクロック入力端子ＣＫ、第２の出力端子６６に接続されるデータ入力端子Ｄ、第１の出力端子６５に接続される反転データ入力端子Ｄバーを有する第１のラッチ回路６１と、切り替え信号端子６９に接続されるリセット端子Ｒ、第２の入力端子６４に接続される反転クロック入力端子ＣＫバー、第１のラッチ回路６１のデータ出力端子Ｑに接続されるデータ入力端子Ｄ、第１のラッチ回路６１の反転データ出力端子Ｑバーに接続される反転データ入力端子Ｄバー、第１の出力端子６５に接続されるデータ出力端子Ｑ、第２の出力端子６６に接続される反転データ出力端子Ｑバーを有する第２のラッチ回路６２とを備える。切り替え信号ＳＣは、切り替え信号端子６９を介して第１のラッチ回路６１及び第２のラッチ回路６２のリセット端子Ｒに伝達される。そして、第１のラッチ回路６１及び第２のラッチ回路６２は、切り替え信号ＳＣに応じて、ラッチ動作を停止する。この結果、図１に示すスワローカウンタ３２からの切り替え信号ＳＣに基づいて直接分周比を切り替えることが可能な周波数分周回路２ｄを構成できる。したがって、図１に示すスイッチ回路２４ａが不要となる。
【００４４】
（第３の実施の形態）
本発明の第３の実施の形態に係るＰＬＬ回路１００は、図９に示すように、切り替え信号生成回路３を備えていない点が図１に示したＰＬＬ回路１と異なる。その他の構成については、図１に示したＰＬＬ回路１の構成と同様である。また、図９に示すＰＬＬ回路１００は、図２と同様に半導体集積回路で構成することが可能である。
【００４５】
更に、図９に示す周波数分周回路２ｅの第２の分周回路２５１及び第３の分周回路２５３の分周比は可変である点が図１に示した周波数分周回路２ａと異なる。即ち、第２の分周回路２５２及び第３の分周回路２５３として、プログラマブル分周器を使用している。これに対して、第１の分周回路２５１の分周比は不変である。一般的に、プログラマブル分周器の最大動作周波数は、分周比不変の分周器の最大動作周波数と比して低い。よって、第２の分周回路２５２及び第３の分周回路２５３の動作周波数は第１の分周回路２５１の動作周波数よりも低くなる。第２の分周回路２５２及び第３の分周回路２５３のそれぞれの分周比をプログラムすることにより、図１に示した切り替え信号生成回路３及びスイッチ回路２４ａを不要としている。
【００４６】
また、周波数分周回路２ｅのミキサ回路２７１は、減算処理に限らず加算処理も実行可能である点が図１に示した周波数分周回路２ａと異なる。ミキサ回路２７１は、詳しくは図１０に示すように、図６に示したミキサ回路２７０の第１の差動対８１及び第２の差動対８２と第１の電流源トランジスタＴｒ９及び第２の電流源トランジスタＴｒ１０との間に接続され、第５入力ポート７８に接続された第１の交換回路８５を備える。更に、ミキサ回路２７１は、第３の差動対８３及び第４の差動対８４と第３の電流源トランジスタＴｒ１１及び第４の電流源トランジスタＴｒ１２と間に接続され、第５入力ポート７８に接続された第２の交換回路８６を備える。第５入力ポート７８には外部からの交換信号Ｓ及びＳバーが入力される。第１の交換回路８５は、交換信号Ｓ及びＳバーに基づいて、第１の差動対８１及び第２の差動対８２と第１の電流源トランジスタＴｒ９及び第２の電流源トランジスタＴｒ１０との接続を交換する。第２の交換回路８６は、交換信号Ｓ及びＳバーに基づいて、第３の差動対８３及び第４の差動対８４と第３の電流源トランジスタＴｒ１１及び第４の電流源トランジスタＴｒ１２との接続を交換する。この結果、ミキサ回路２７１は、交換信号Ｓに応じて減算動作と加算動作とを切り替えることが可能となる。交換信号Ｓは、例えば図９に示したＰＬＬ回路１００の外部のＣＰＵにより供給される。或いは、シグマ・デルタ（ΣΔ）変調の施されたディジタル信号がＰＬＬ回路１００に入力される場合、ΣΔ変調回路が交換信号Ｓ及びＳバーを供給する。
【００４７】
図１０に示す第１の交換回路８５は、第１の差動対８１にドレインが接続され、第５入力ポート７８にゲートが接続され、第１の電流源トランジスタＴｒ９にソースが接続された第１のスイッチングトランジスタＴｒ１３、第２の差動対８２にドレインが接続され、第５入力ポート７８にゲートが接続され、第２の電流源トランジスタＴｒ１０にソースが接続された第２のスイッチングトランジスタＴｒ１４、第２の差動対８２にドレインが接続され、第５入力ポート７８にゲートが接続され、第１の電流源トランジスタＴｒ９にソースが接続された第３のスイッチングトランジスタＴｒ１５、第１の差動対８１にドレインが接続され、第５入力ポート７８にゲートが接続され、第２の電流源トランジスタＴｒ１０にソースが接続された第４のスイッチングトランジスタＴｒ１６を備える。
【００４８】
一方、第２の交換回路８６は、第３の差動対８３にドレインが接続され、第５入力ポート７８にゲートが接続され、第３の電流源トランジスタＴｒ１１にソースが接続された第５のスイッチングトランジスタＴｒ１７、第４の差動対８４にドレインが接続され、第５入力ポート７８にゲートが接続され、第４の電流源トランジスタＴｒ１２にソースが接続された第６のスイッチングトランジスタＴｒ１８、第３の差動対８３にドレインが接続され、第５入力ポート７８にゲートが接続され、第４の電流源トランジスタＴｒ１２にソースが接続された第７のスイッチングトランジスタＴｒ１９、第４の差動対８４にドレインが接続され、第５入力ポート７８にゲートが接続され、第３の電流源トランジスタＴｒ１１にソースが接続された第８のスイッチングトランジスタＴｒ２０を備える。
【００４９】
次に、図９を用いて、本発明の第３の実施の形態に係る周波数分周回路２ｅの動作を説明する。但し、本発明の第１の実施の形態に係る周波数分周回路２ａと同様の動作については、重複する説明を省略する。第１の分周回路２５１が出力する第１の高周波信号ｆ1の周波数は式（１）に示すように：
ｆ1＝ｆVCO／ａ                        ・・・・・（１８）
である。また、第３の分周回路２５３が出力する第３の高周波信号ｆ3の周波数は式（２）に示すように：
ｆ3＝ｆout／ｃ                         ・・・・・（１９）  
である。ミキサ回路２７１は、第１の分周回路２５１が出力する第１の高周波信号ｆ１と第３の分周回路２５３が出力する第３の高周波信号ｆ３とに減算処理又は加算処理を施す。よって、ｆVCO＞ｆoutとすると、ミキサ回路２７１の出力信号の周波数ｆ2は：
ｆ2＝ｆ1±ｆ3                           ・・・・・（２０）
となる。式（１８）及び（１９）を式（２０）に代入すると：
ｆ2＝ｆVCO／ａ±ｆout／ｃ               ・・・・・（２１）
が成り立つ。ここで、第２の分周回路２５２の分周比を１／ｂとすると、第２の分周回路２２が出力する出力信号ｆoutの周波数は：
ｆout＝（ｆVCO／ａ±ｆout／ｃ）／ｂ      ・・・・・（２２）
となる。式（２２）をｆoutについて解くと：
ｆout＝ｆVCO／（ａｂ±ａ／ｃ）          ・・・・・（２３）
が成り立つ。式（２３）より、例えばａ＝４，ｂ＝可変，ｃ＝∞、２、４とした場合（∞：第３の分周回路２５３の出力が一定となるように固定）：
ｆout＝ｆVCO／（４ｂ±｛０，１，２｝）  ・・・・・（２４）
が成り立つ。式（２４）より、ｂ＝１の場合、周波数分周回路２ｅは、１／２，１／３，１／４，１／５，・・・・・の分周比を具備する。また、ｂ＝２の場合、周波数分周回路２ｅは、１／６，１／７，１／８，１／９，・・・・・の分周比を具備する。
【００５０】
この様に、第３の実施の形態によれば、第２の分周回路２５２及び第３の分周回路２５３のいずれか、或いは両方にプログラマブル分周器を用い、ミキサ回路２７１に加算処理も実行させることにより、所望の分周比を得る周波数分周回路２ｅを構成できる。更に、図１に示す切り替え信号生成回路３を不要とすることが出来る。
【００５１】
（第３の実施の形態の第１の変形例）
本発明の第３の実施の形態の第１の変形例として、図１１に示すように、ＰＬＬ回路１０００の周波数分周回路２ｆが、第３の分周回路２５３とミキサ回路２７１との間に接続されたフィルタ回路３００を更に備えるとしてもよい。フィルタ回路３００としては、例えばポリフェーズフィルタが使用できる。フィルタ回路３００は、第３の高周波信号ｆ３の高調波成分を除去する。
【００５２】
図９の第３の分周回路２５３にディジタル回路を用いると、第３の高周波信号ｆ３は方形波に近い信号となる。しかし、基本波だけでなく、第３の高周波信号ｆ３には高調波が多数含まれることとなる。よって、ミキサ回路２７１において、基本波だけでなく、高調波成分に対しても演算処理が行なわれる。この結果、ミキサ回路２７１が出力する第２の高周波信号ｆ２は、目的の周波数帯域の周辺に多くのスプリアスが含まれる。例えば、第１、第２、及び第３の分周回路２５１、２５２、２５３の分周比をそれぞれ１／２，１／４，１／２とし、発振信号ｆVCOを９［ＧＨｚ］とすると、第１の高周波信号ｆ1＝４．５［ＧＨｚ］，第２の高周波信号ｆ2＝４［ＧＨｚ］，第３の高周波信号ｆ3＝０．５［ＧＨｚ］，出力信号ｆout＝１［ＧＨｚ］となる。ここで、第３の高周波信号ｆ3に高調波が含まれるとすると、出力信号ｆout＝１，１．５，２，・・・・・［ＧＨｚ］となる。すると、第２の高周波信号ｆ2＝４，３．５，３・・・・・［ＧＨｚ］の周波数が出力されることになる。ｆ2では、目的の周波数４［ＧＨｚ］のすぐ近く３．５［ＧＨｚ］にスプリアスが現れる。このスプリアスを取り除くにはｆ3の高調波を取り除く必要がある。
【００５３】
なお、フィルタ回路３００としてポリフェーズフィルタを用いた場合、実数信号に相当するｆ3（Ｉ）及び虚数信号に相当するｆ3（Ｑ）のネガティブ周波数とポジティブ周波数に対しそれぞれ異なる処理を施す。即ち、ネガティブ周波数だけを除去し、ポジティブ周波数については、そのまま通過させる。よって、方形波に近いディジタル信号に強く含まれる第３次高調波を効果的に取り除くことができる。この結果、第３の分周回路２５３が出力する第３の高周波信号ｆ3のポジティブ信号成分だけを選択的に取り出すことができる。
【００５４】
（第３の実施の形態の第２の変形例）
本発明の第３の実施の形態の第２の変形例に係るＰＬＬ回路１００１として図１２に示すように、第３の分周回路２３００に対し、出力信号ｆoutに代えて基準クロックｆｒを供給する構成でも良い。ミキサ回路２７１は図１０と同様に構成されている。即ちミキサ回路２７１は、加算及び減算のいずれの処理も実行可能である。更に第３の分周回路２３００は、図１３に示すように、第３の１／２分周器２３０ａ〜２３０ｋを備える（ｋ；２以上の整数）。尚、初段を構成する第３の分周器２３０ａの入力に基準クロック入力端子２５００が接続される。最終段を構成する第３の分周器２３０ｋの出力にミキサ回路２７１が接続される。これに対して第１及び第２の分周回路２１０及び２２０は、図４と同様にそれぞれ構成されている。
【００５５】
既に述べた周波数分周回路２ａ〜２ｆは、複数個の周波数分周回路により分周された発振信号ｆVCOをフィードバックすることで第３の高周波信号ｆ3を生成する。この場合、第３の高周波信号ｆ3の周波数が安定するまでに長時間を要する可能性がある。或いは、第３の高周波信号ｆ3の周波数が安定せずに振動する可能性がある。
【００５６】
一方、第３の実施の形態の第２の変形例に係る周波数分周回路２ｇは、発振信号ｆVCOに代えて基準クロックｆｒから第３の高周波信号ｆ3を生成するので、第３の高周波信号ｆ3を安定して生成できる。したがって、整数に限ることの無い任意の分周比を安定して生成可能な周波数分周回路２ｇを実現できる。更に、第１、第２、及び第３の分周器２１０、２２０、及び２３００は、１／２分周器の多段接続によりそれぞれ構成されるため、高速且つ低消費電力動作可能な周波数分周回路２ｇ及びＰＬＬ回路１００１を提供できる。
【００５７】
（第３の実施の形態の第３の変形例）
本発明の第３の実施の形態の第３の変形例に係る周波数分周回路２ｈとして図１４に示すように、図１２の構成に加え、第２の分周回路２２０及び第３の分周回路２３０１のそれぞれの出力に入力が接続され、出力端子２６に出力が接続された第１の出力用ミキサ回路２７００を備える構成でも良い。第１の出力用ミキサ回路２７００は、例えば図６と同様に構成されている。即ち第１の出力用ミキサ回路２７００は、減算処理のみを実行可能な構成である。また、第３の分周器２３０１は、第１の出力用ミキサ回路２７００に第４の高周波信号ｆ4を供給する。
【００５８】
例えば、自動料金収受（ＥＴＣ）システムにおいては、５７９５［ＭＨｚ］、５８０５［ＭＨｚ］、５８３５［ＭＨｚ］、及び５８４５［ＭＨｚ］のそれぞれの周波数が必要とされる。即ち、ＰＬＬ回路１００２をＥＴＣシステムに応用する場合、電圧制御発振器１４は、チャネルに応じて５７９５［ＭＨｚ］、５８０５［ＭＨｚ］、５８３５［ＭＨｚ］、及び５８４５［ＭＨｚ］のいずれかの周波数で発振する。ここで、第１及び第２の分周回路２１０及び２２０のそれぞれ分周比を１／４とすると、第１の高周波信号ｆ1は、１４６８．２５［ＭＨｚ］、１４５８．７５［ＭＨｚ］、１４５１．２５［ＭＨｚ］、及び１４４８．７５［ＭＨｚ］のいずれかの周波数となる。また、基準クロックｆｒの周波数を３６０［ＭＨｚ］とする。
【００５９】
更に、第３の分周回路２３０１は、基準クロックｆｒを１／２８８分周して１．２５［ＭＨｚ］の周波数を有する第３の高周波信号ｆ3を生成する。ミキサ回路２７１は、第１の高周波信号ｆ1の周波数が１４６８．２５［ＭＨｚ］の場合、第１の高周波信号ｆ1及び第３の高周波信号ｆ3を減算処理する。この結果、第２の高周波信号ｆ2の周波数は１４６０［ＭＨｚ］となる。これに対して、ミキサ回路２７１は第１の高周波信号ｆ1の周波数が１４５８．７５［ＭＨｚ］の場合、第１の高周波信号ｆ1及び第３の高周波信号ｆ3を加算処理する。よって第２の高周波信号ｆ2の周波数は１４６０［ＭＨｚ］となる。尚、ミキサ回路２７１における加算及び減算処理の切り換えは、例えば図１０に示す交換信号Ｓ及びＳバーにより制御される。
【００６０】
また、ミキサ回路２７１は第１の高周波信号ｆ1の周波数が１４５１．２５［ＭＨｚ］の場合、第１の高周波信号ｆ1及び第３の高周波信号ｆ3を減算処理する。よって、第２の高周波信号ｆ2の周波数は１４５０［ＭＨｚ］となる。更に、ミキサ回路２７１は第１の高周波信号ｆ1の周波数が１４４８．７５［ＭＨｚ］の場合、第１の高周波信号ｆ1及び第３の高周波信号ｆ3を加算処理する。この場合、第２の高周波信号ｆ2の周波数は１４５０［ＭＨｚ］となる。したがって、第２の高周波信号ｆ2の周波数は１４６０［ＭＨｚ］及び１４５０［ＭＨｚ］のいずれかとなる。第２の分周回路２２０は、第２の高周波信号ｆ2を１／４分周し、３６５［ＭＨｚ］及び３６２．５［ＭＨｚ］のいずれかの周波数を有する出力信号ｆoutを生成する。
【００６１】
一方、第３の分周回路２３０１は、チャネルに応じて第４の高周波信号ｆ4の周波数を例えば５［ＭＨｚ］及び２．５［ＭＨｚ］のいずれかに設定する。基準クロックｆｒの周波数が３６０［ＭＨｚ］の場合、第３の分周回路２３０１は、基準クロックｆｒを１／７２及び１／１４４にそれぞれ分周して５［ＭＨｚ］及び２．５［ＭＨｚ］の周波数を有する第４の高周波信号ｆ4を生成する。
【００６２】
即ち、出力信号ｆoutの周波数が３６５［ＭＨｚ］の場合、第４の高周波信号ｆ4の周波数は５［ＭＨｚ］に設定される。これに対して出力信号ｆoutの周波数が３６２．５［ＭＨｚ］の場合、第４の高周波信号ｆ4の周波数は２．５［ＭＨｚ］に設定される。この結果、４つのいずれのチャネルの周波数が電圧制御発振器１４で生成されている場合においても、第１の出力用ミキサ回路２７００の出力周波数を３６０［ＭＨｚ］に保つことができる。
【００６３】
上述した分数分周を実行できない周波数分周回路においては、電圧制御発振器１４が５７９５［ＭＨｚ］、５８０５［ＭＨｚ］、５８３５［ＭＨｚ］、及び５８４５［ＭＨｚ］のいずれかの周波数で発振する場合、基準周波クロックｆｒの周波数は５［ＭＨｚ］となる。一方、第３の実施の形態の第３の変形例に係る周波数分周回路２ｈは、基準クロックｆｒの周波数が高周波の場合にも使用できる。更に、基準クロックｆｒの周波数と電圧制御発振器１４が生成する発振信号ｆVCOの周波数との比が整数でなくても、高速なスイッチングを要しない。したがって、切り換え方式の分数分周回路で生じる雑音は発生しない。
【００６４】
（第３の実施の形態の第４の変形例）
また、本発明の第３の実施の形態の第４の変形例に係る周波数分周回路２ｉとして図１５に示すように、図１４の構成に加え、第１の出力用ミキサ回路２７００に接続された第４の分周回路２４０、第４の分周回路２４０に接続された第２の出力用ミキサ回路２７０１、第２の出力用ミキサ回路２７０１と出力端子２６との間に接続された第５の分周回路２５０を備える構成でも良い。第２の出力用ミキサ回路２７０１は、例えば図６と同様に構成されている。
【００６５】
第４の分周回路２４０は、第１の出力用ミキサ回路２７００からの第５の高周波信号ｆ5を分周し、第６の高周波信号ｆ6を生成する。ここで、第５の高周波信号ｆ5の周波数を３６０［ＭＨｚ］とし、第４の分周回路２４０の分周比を１／４とすると、第６の高周波信号ｆ6の周波数は９０［ＭＨｚ］となる。
【００６６】
更に、第５の分周回路２５０は、第２の出力用ミキサ回路２７０１からの第７の高周波信号ｆ7を分周する。第３の分周回路２３０２は、第２の出力用ミキサ回路２７０１に第８の高周波信号ｆ8を供給する。第８の高周波信号ｆ8の周波数を１０［ＭＨｚ］とすると、第７の高周波信号ｆ7の周波数は８０［ＭＨｚ］となる。また、第５の分周回路２５０の分周比を１／２とすると、第５の分周回路２５０の出力周波数は４０［ＭＨｚ］となる。
【００６７】
このように、第３の分周回路２３０２は、１．２５［ＭＨｚ］、２．５［ＭＨｚ］、５［ＭＨｚ］、及び１０［ＭＨｚ］のそれぞれの周波数を生成する。基準クロックｆｒの周波数が４０［ＭＨｚ］である場合、第３の分周回路２３０２を例えば図１６に示す構成とすることにより１．２５［ＭＨｚ］、２．５［ＭＨｚ］、５［ＭＨｚ］、及び１０［ＭＨｚ］のそれぞれの周波数を生成できる。図１６に示す第３の分周回路２３０２は、５段カスケード接続された第３の１／２分周器２３０ａ〜２３０ｅを備える。２段目を構成する第３の１／２分周器２３０ｂは、第８の高周波信号ｆ8を生成して図１５に示す第２の出力用ミキサ回路２７０１に供給する。３段目及び４段目を構成する第３の１／２分周器２３０ｃ及び２３０ｄは、第４の高周波信号ｆ4を生成して第１の出力用ミキサ回路２７００に供給する。最終段を構成する第３の１／２分周器２３０ｅは、第３の高周波信号ｆ3を生成してミキサ回路２７１に供給する。
【００６８】
（その他の実施の形態）
上記のように、本発明は第１〜第３の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【００６９】
その他の実施の形態に係る周波数分周回路２ｊとして、図１７に示すようにスイッチ回路２４ａとミキサ回路２７との間にフィルタ回路３０１を接続してもよい。この結果、スイッチ回路２４ａが発生させる微小なノイズを除去することが可能となる。同様に、第１の実施の形態の変形例に係る周波数分周回路２ｂにフィルタ回路を備えることも可能である。この場合、フィルタ回路は、図３に示すスイッチ回路２４ｂと第３の分周回路２３との間に接続される。
【００７０】
既に述べた第１〜第３の実施の形態においては、ＰＬＬ回路１、１００、及び１０００〜１００３に入力される基準クロックｆｒは、基準クロック発生器５が発生させている。しかし、基準クロックｆｒは必ずしも基準クロック発生器５が発生させる必要は無い。即ち、第１〜第３の実施の形態に係るＰＬＬ回路１、１００、１０００は、周波数シンセサイザとして利用する以外に様々な用途に利用可能である。
【００７１】
上述した第２の実施の形態においては、第３の分周回路と２３０とミキサ回路２７０との間にスイッチ回路２４ａを備える一例を説明した。第１の実施の形態の変形例に係る周波数分周回路２ｂと同様に、出力端子２６と第３の分周回路２３０との間にスイッチ回路２４ｂを備えるとしてもよい。また、第２の実施の形態においては、１／２分周器としてマスタ・スレーブ型の１／２分周器を用いるとして説明した。しかし、マスタ・スレーブ型の１／２分周器に限らず、例えばＬＣ共振を利用した１／２分周器を用いることができる。
【００７２】
更に、第２の実施の形態の変形例として、第３の分周回路２３１の初段の第３の１／２分周器３３０に切り替え信号ＳＣが入力される構成の周波数分周回路２ｄについて説明した。しかし、切り替え信号ＳＣは、第３の１／２分周器２３０ａ〜２３０ｎのいずれに入力される構成でも良い。
【００７３】
また、第１及び第２の実施の形態においては、スイッチ回路２４ａ、２４ｂ及び第１〜第４の電流源トランジスタＴｒ９、Ｔｒ１０、Ｔｒ１１、Ｔｒ１２、第１〜第８の差動トランジスタＴｒ１、Ｔｒ２、Ｔｒ３、Ｔｒ４、Ｔｒ５、Ｔｒ６、Ｔｒ７、Ｔｒ８としてｎＭＯＳトランジスタを用いている。しかし、バイポーラトランジスタ（ＢＪＴ）、接合型電界効果トランジスタ（ＪＦＥＴ）を始め、ショットキーバリア型電界効果トランジスタ（ＭＥＳＦＥＴ）、静電誘導トランジスタ（ＳＩＴ）、高電子移動度トランジスタ（ＨＥＭＴ）等の様々なトランジスタが使用可能であることは勿論である。なお、ｎＭＯＳトランジスタに限らずｐＭＯＳトランジスタを用いても良い。
【００７４】
上述した第３の実施の形態においては、ミキサ回路２７１の内部に第１の交換回路８５及び第２の交換回路８６を備える一例を説明した。しかし、第１の分周回路２５１とミキサ回路２７１との間に交換回路を備えることによりミキサ回路２７１に加算処理を実行させることが可能となる。或いは、第３の分周回路２５３とミキサ回路２７１との間に交換回路を備えてもよい。
【００７５】
更に、第３の実施の形態の変形例においては、第３の分周回路２５３とミキサ回路２７１との間にフィルタ回路３００を接続することにより、第３の高周波信号ｆ３の高調波成分を除去する一例を説明した。しかし、第３の分周回路２５３の動作速度を遅くし、第３の高周波信号ｆ３の波形の立ち上がり及び立下り速度を遅くする、即ち電圧の時間変化を遅くするすることにより、第３の高周波信号ｆ３の高調波成分を除去することも可能である。具体的には、第３の分周回路２５３の内部のトランジスタの負荷容量及び駆動抵抗を調節すればよい。第３の高周波信号ｆ３の波形の立ち上がり及び立ち下がりの時間変化は、トランジスタの負荷容量と駆動抵抗の積、即ち時定数に反比例して決定される。したがって、第３の分周回路２５３に容量を付加する、或いは内部トランジスタのゲート長を長くする又は電流制限回路を付加する等の手法を用いれば良い。
【００７６】
既に述べた第１〜第３の実施の形態においては、ミキサ回路２７、２７０、２７１としてギルバートセルミキサを使用する一例を説明したが、ギルバートセルミキサとは異なるミキサを用いても良いことは勿論である。また、第３の実施の形態の変形例に係るフィルタ回路３００としてポリフェーズフィルタを用いるとしたが、高調波を除去するフィルタであればフィルタ回路３００として使用できる。
【００７７】
更に、第３の実施の形態の第３の変形例及び第４の変形例においては、ＰＬＬ回路１００２及び１００３をＥＴＣシステムに応用する一例を説明した。しかしながら、分周回路の個数及び分周比、及びミキサ回路の構成を変更することにより、基準クロックｆｒ及び発振信号ｆVCOの周波数を任意に変更できる。
【００７８】
このように、本発明はここでは記載していない様々な実施の形態等を包含するということを理解すべきである。したがって、本発明はこの開示から妥当な特許請求の範囲の発明特定事項によってのみ限定されるものである。
【図面の簡単な説明】
【００７９】
【図１】本発明の第１の実施の形態に係るＰＬＬ回路の構成を示すブロック図である。
【図２】本発明の第１の実施の形態に係るＰＬＬ回路を同一半導体基板上にモノリシックに集積化した構成を示すブロック図である。
【図３】本発明の第１の実施の形態の変形例に係るＰＬＬ回路の構成を示すブロック図である。
【図４】本発明の第２の実施の形態に係る周波数分周回路の構成を示すブロック図である。
【図５】図５（ａ）は、本発明の第２の実施の形態に係る周波数分周回路に用いられる第１の分周回路の１／２分周器の構成の一例を示す回路図で、図５（ｂ）は、本発明の第２の実施の形態に係る周波数分周回路に用いられる第３の分周回路の１／２分周器の構成の一例を示す回路図である。
【図６】本発明の第２の実施の形態に係る周波数分周回路に用いられるミキサ回路の構成を示す回路図である。
【図７】本発明の第２の実施の形態の変形例に係る周波数分周回路の構成を示すブロック図である。
【図８】本発明の第２の実施の形態の変形例に係る周波数分周回路に用いられる１／２分周器の構成を示す回路図である。
【図９】本発明の第３の実施の形態に係るＰＬＬ回路の構成を示すブロック図である。
【図１０】本発明の第３の実施の形態に係るミキサ回路の構成を示すブロック図である。
【図１１】本発明の第３の実施の形態の第１の変形例に係るＰＬＬ回路の構成を示すブロック図である。
【図１２】本発明の第３の実施の形態の第２の変形例に係るＰＬＬ回路の構成を示すブロック図である。
【図１３】本発明の第３の実施の形態の第２の変形例に係る周波数分周回路の構成を示すブロック図である。
【図１４】本発明の第３の実施の形態の第３の変形例に係るＰＬＬ回路の構成を示すブロック図である。
【図１５】本発明の第３の実施の形態の第４の変形例に係るＰＬＬ回路の構成を示すブロック図である。
【図１６】本発明の第３の実施の形態の第４の変形例に係る第３の分周回路の構成を示すブロック図である。
【図１７】本発明のその他の実施の形態に係るＰＬＬ回路の構成を示すブロック図である。
【図１８】図１８（ａ）は、従来の１／２分周器の構成を示す回路図であり、図１８（ｂ）は、従来の１／３分周器の構成を示す回路図である。
【符号の説明】
【００８０】
１、１００、１０００〜１００３…ＰＬＬ回路
２ａ〜２ｊ…周波数分周回路
３…切り替え信号生成回路
５…基準クロック発生器
１０…比較発振回路
１１…位相比較器
１２…チャージポンプ
１３…ローパスフィルタ
１４…電圧制御発振器
２１、２１０、２５１…第１の分周回路
２２、２２０、２５２…第２の分周回路
２３、２３０、２３１、２５３、２３００〜２３０２…第３の分周回路
２４ａ、２４ｂ…スイッチ回路
２５…入力端子
２６…出力端子
２７、２７０、２７１…ミキサ回路
３１…プログラマブルカウンタ
３２…スワローカウンタ
３３…出力制御回路
５１、６１…第１のラッチ回路
５２、６２…第２のラッチ回路
５３、６３…第１の入力端子
５４、６４…第２の入力端子
５５、６５…第１の出力端子
５６、６６…第２の出力端子
５７…入力ポート
５８、１５８…第１出力ポート
５９、１５９…第２出力ポート
５９ａ…第３の出力端子
５９ｂ…第４の出力端子
６９…切り替え信号端子
７３…第１入力ポート
７４…第２入力ポート
７５…第３入力ポート
７６…第４入力ポート
７７…出力ポート
７８…第５入力ポート
８１…第１の差動対
８２…第２の差動対
８３…第３の差動対
８４…第４の差動対
８５…第１の交換回路
８６…第２の交換回路
９１…半導体チップ
９２…ボンディングパッド
９５…半導体集積回路
１１１、１１２、１１３、１１４、１１６、１１７…フリップフロップ
１１５…ＡＮＤ回路
２１０ａ〜２１０ｎ…第１の１／２分周器
２２０ａ〜２２０ｍ…第２の１／２分周器
２３０ａ〜２３０ｍ、３３０…第３の１／２分周器
２４０…第４の分周回路
２５０…第５の分周回路
２７０ａ…第１のダブルバランスミキサ
２７０ｂ…第２のダブルバランスミキサ
３００、３０１…フィルタ回路
２５００…基準クロック入力端子
２７００…第１の出力用ミキサ回路
２７０１…第２の出力用ミキサ回路
Ｔｒ１…第１の差動トランジスタ
Ｔｒ２…第２の差動トランジスタ
Ｔｒ３…第３の差動トランジスタ
Ｔｒ４…第４の差動トランジスタ
Ｔｒ５…第５の差動トランジスタ
Ｔｒ６…第６の差動トランジスタ
Ｔｒ７…第７の差動トランジスタ
Ｔｒ８…第８の差動トランジスタ
Ｔｒ９…第１の電流源トランジスタ
Ｔｒ１０…第２の電流源トランジスタ
Ｔｒ１１…第３の電流源トランジスタ
Ｔｒ１２…第４の電流源トランジスタ
Ｔｒ１３…第１のスイッチングトランジスタ
Ｔｒ１４…第２のスイッチングトランジスタ
Ｔｒ１５…第３のスイッチングトランジスタ
Ｔｒ１６…第４のスイッチングトランジスタ
Ｔｒ１７…第５のスイッチングトランジスタ
Ｔｒ１８…第６のスイッチングトランジスタ
Ｔｒ１９…第７のスイッチングトランジスタ
Ｔｒ２０…第８のスイッチングトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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