(57)【要約】【課題】安定的な高速動作が可能となる可変分周器を提供する。【解決手段】プリスケーラ１０は、スワロカウンタ３０から出力される分周比制御信号ＰＣＴＲのレベルに応じて分周比を切り換える。マスタカウンタ２０は、分周クロック信号ＰＣＬＫに同期して初期値Ｍからのカウントダウン動作を繰り返し、カウント値が“０”のときにロード信号ＬＯＡＤを出力する。スワロカウンタ３０は、分周クロック信号ＰＣＬＫに同期してカウント動作を行い、ロード信号ＬＯＡＤの入力タイミングで初期値Ｓをロードし、カウントダウン動作を開始するとともに、分周比制御信号ＰＣＴＲをＨレベルにする。また、カウント値が“０”になると、分周比制御信号ＰＣＴＲをＬレベルにする。そして、次のロード信号ＬＯＡＤの入力タイミングで、初期値Ｓをロードしてカウントダウン動作を再開するとともに、分周比制御信号ＰＣＴＲをＨレベルにする。【選択図】        図１
2004328300.tif 000002
【特許請求の範囲】
【請求項１】
入力された信号を任意の分周比で分周する可変分周器において、
入力される分周比制御信号のレベルに応じて、入力クロック信号を異なる分周比で分周する分周手段と、
前記分周手段により生成された分周クロック信号に対して第１の設定値分の計数を繰り返し行う第１の計数手段と、
前記分周クロック信号に対して前記第１の設定値より小さい第２の設定値分の計数を繰り返し行って、前記第２の設定値分の計数が終了したとき、第１のレベルを有する分周比制御信号を前記分周手段へ供給し、前記第１の計数手段による前記第１の設定値分の計数が終了したとき、第２のレベルを有する前記分周比制御信号を前記分周手段に供給するとともに前記第２の設定値分の計数をリセットして再開する第２の計数手段と、
を有することを特徴とする可変分周器。
【請求項２】
前記第２の計数手段は、
入力データ端子に入力された計数値を前記分周クロック信号に応じてラッチして出力するラッチ手段と、
前記ラッチ手段から出力された計数値を１だけ減算して前記入力データ端子に供給する減算手段と、
を含み、前記ラッチ手段から出力された計数値が０のとき前記分周比制御信号を前記第１のレベルとすることを特徴とする請求項１記載の可変分周器。
【請求項３】
前記減算手段と、前記ラッチ手段の前記入力データ端子との間に、
前記ラッチ手段から出力された計数値が０以外のとき、前記減算手段からの出力値を出力し、前記計数値が０のとき、前記計数値をそのまま出力する第１の出力選択手段と、
前記第１の計数手段が前記第１の設定値分の計数を終了したとき、前記第２の設定値を前記入力データ端子に出力し、前記第１の設定値分の計数終了時以外では、前記第１の出力選択手段の出力値を前記入力データ端子に出力する第２の出力選択手段と、
がさらに設けられたことを特徴とする請求項２記載の可変分周器。
【請求項４】
前記分周手段における分周比が２ｎ、および（２ｎ＋１）（ただし、ｎは１以上の整数）である場合に、
前記可変分周器における前記入力クロック信号に対する最終的な分周比Ｎ（ただし、Ｎは１以上の整数）を示す信号を受けて、Ｎ／２ｎの整数部Ｍを前記第２の設定値として出力し、（Ｎ−（２ｎ＊Ｍ））を前記第１の設定値として出力する計数値設定手段をさらに有することを特徴とする請求項１記載の可変分周器。
【請求項５】
前記計数値設定手段は、（ｎ＋２）ビット以上の２進データとして前記分周比Ｎの入力を受けて、前記分周比Ｎの上位から（ｎ＋１）ビット目以下の下位ビットの値を前記第２の設定値として出力し、前記第２の設定値の下位側にさらにｎビット分だけ０を付加した値を前記分周比Ｎから減算した値を前記第１の設定値として出力することを特徴とする請求項４記載の可変分周器。
【請求項６】
プリスケーラ、マスタカウンタおよびスワロカウンタを具備するパルススワロ方式の可変分周器において入力信号を任意の分周比で分周するための分周制御方法であって、
入力クロック信号が前記プリスケーラによって分周されることにより生成された分周クロック信号に応じて第１の設定値分の計数を前記マスタカウンタに繰り返し実行させ、
前記分周クロック信号に応じて前記第１の設定値より小さい第２の設定値分の計数を前記スワロカウンタに実行させ、
前記スワロカウンタによる前記第２の設定値分の計数が終了したとき、前記プリスケーラの分周比を第１の値に切り換え、次に前記マスタカウンタによる前記第１の設定値分の計数が終了したとき、前記プリスケーラの分周比を第２の値に切り換えるとともに前記スワロカウンタによる前記第２の設定値分の計数をリセットして再開させる、
ことを特徴とする分周制御方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、入力された信号を任意の分周比で分周する可変分周器およびその分周制御方法に関し、特に、プリスケーラ、マスタカウンタおよびスワロカウンタを具備するパルススワロ方式の可変分周器およびその分周制御方法に関する。
【０００２】
【従来の技術】
近年、高周波クロックを任意の分周比で分周するニーズがますます高まっている。特に、ＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）を用いたクロック合成のように、ＶＣＯ（Ｖｏｌｔａｇｅ  Ｃｏｎｔｒｏｌｌｅｄ  Ｏｓｃｉｌｌａｔｏｒｓ）の出力クロックを任意の分周比でフィードバックして、基準クロックと位相比較する回路の需要が高まっており、この回路に使用される可変分周器に対して、高速化および低消費電力化が要求されている。
【０００３】
このような可変分周器としては、前段の２係数を有するプリスケーラ（デュアルモデュラスプリスケーラ：ＤＭＰＳ）と、後段の中低速プログラマブル分周器との２段構成とされて、全体の分周比を１ステップ刻みに設定可能なパルススワロ方式といわれる可変分周器が、一般的に知られている。
【０００４】
図８は、従来のパルススワロ方式の可変分周器の第１の構成例を示す図である。
従来の一般的なパルススワロ方式の可変分周器は、例えば図８に示すように、分周比を切り換え可能なプリスケーラ１１０と、６ビットの値をカウントダウンするマスタカウンタ１２０と、３ビットの値をカウントダウンするスワロカウンタ１３０と、スワロカウンタ１３０へのクロック入力を停止するためのクロック禁止回路１４０とを具備する。クロック禁止回路１４０は、２つのＡＮＤ（論理積）ゲート１４１および１４２を具備する。
【０００５】
プリスケーラ１１０による分周比は、分周比制御信号のレベルに応じて切り換えられる。プリスケーラ１１０は、例えば、図示しないＶＣＯからのクロック信号に対して、分周比制御信号がＬレベルのときに１／６分周、Ｈレベルのときに１／５分周を行う。
【０００６】
マスタカウンタ１２０およびスワロカウンタ１３０は、それぞれ分周比を示すカウント初期値ＭおよびＳ（だだし、Ｍ、Ｓは１以上の整数で、Ｍ＞Ｓ）からのカウントダウンを行う。マスタカウンタ１２０は、プリスケーラ１１０によって分周された信号の入力を受けて動作する。マスタカウンタ１２０からのキャリー信号は、マスタカウンタ１２０自身の初期値ロードタイミングを与えるとともに、スワロカウンタ１３０の初期値ロードタイミングを与える。一方、スワロカウンタ１３０からのキャリア信号は、分周比制御信号としてプリスケーラ１１０に入力される。また、マスタカウンタ１２０およびスワロカウンタ１３０からのキャリア信号は、ともにクロック禁止回路１４０にも供給される。
【０００７】
クロック禁止回路１４０では、ＡＮＤゲート１４１の一方の入力端子に、スワロカウンタ１３０からのキャリー信号が、他方の入力端子にマスタカウンタ１２０からのキャリー信号を反転した信号が入力される。また、ＡＮＤゲート１４２の一方の入力端子には、ＡＮＤゲート１４１の出力信号を反転した信号が、他方の入力端子にはプリスケーラ１１０によって分周された信号がそれぞれ入力され、スワロカウンタ１３０は、ＡＮＤゲート１４２からの出力信号を受けて動作するようになっている。
【０００８】
このような可変分周器では、入力されたクロック信号が、プリスケーラ１１０により、後段のマスタカウンタ１２０およびスワロカウンタ１３０が動作し得る周波数に分周される。また、マスタカウンタ１２０およびスワロカウンタ１３０は同時にカウント動作を開始し、スワロカウンタ１３０のカウント終了までの間、プリスケーラ１１０の分周比が“６”に設定される。
【０００９】
この後、スワロカウンタ１３０のカウント動作が終了してキャリア信号が出力されると、プリスケーラ１１０の分周比が“５”に切り換えられるとともに、クロック禁止回路１４０により、スワロカウンタ１３０へのクロック供給が停止される。これにより、マスタカウンタ１２０のカウント動作が終了してキャリア信号が出力されるまでの間、プリスケーラ１１０への分周比制御信号がＨレベルに保持される。
【００１０】
そして、マスタカウンタ１２０からキャリー信号が出力されると、プリスケーラ１１０の分周比が切り換えられるとともに、スワロカウンタ１３０へのクロック供給が再開され、このとき、可変分周器によって分周されたクロック信号の１周期が終了する。
【００１１】
しかし、このような構成の可変分周器では、スワロカウンタ１３０およびマスタカウンタ１２０からのキャリー信号の出力に同期して、それぞれスワロカウンタ１３０に対するクロック供給の禁止および禁止解除が行われる。このため、動作周波数が高速化するにつれ、マスタカウンタ１２０からのキャリー信号に生じる遅延が増大すると、スワロカウンタ１３０へ供給されるクロック信号のパルス幅が短くなり、分周比の切り換え動作が誤作動してしまう等の問題が生じる可能性があった。
【００１２】
これに対し、プリスケーラから出力されたクロック信号をそのままマスタカウンタおよびスワロカウンタに入力させるとともに、各カウンタからのキャリー信号およびプリスケーラからのクロック信号に基づいて分周比制御信号を発生させる分周比制御回路を設けた可変分周器があった（例えば、特許文献１参照）。
【００１３】
図９は、このような構成を有する従来のパルススワロ方式の可変分周器の第２の構成例を示す図である。なお、図９では、図８に対応するブロックに対しては同じ符号を付して示しており、これらについての説明は省略する。
【００１４】
図９に示す可変分周器では、マスタカウンタ１２０およびスワロカウンタ１３０は、プリスケーラ１１０によって分周された信号の入力を直接受けて動作する。また、図８の場合と同様に、マスタカウンタ１２０からのキャリー信号は、マスタカウンタ１２０とともにスワロカウンタ１３０に対しても、初期値ロードタイミングを与える。
【００１５】
分周比制御回路１５０において、Ｄ−ＦＦ（ディレイ−フリップフロップ）１５１はプリスケーラ１１０によって分周された信号に同期して動作する。ＯＲゲート１５２および１５３には、スワロカウンタ１３０からのキャリー信号と、Ｄ−ＦＦ１５１の出力信号とがともに入力される。ＡＮＤゲート１５４および１５５の一方の入力端子には、マスタカウンタ１２０からのキャリー信号が入力され、他方の入力端子には、それぞれＯＲゲート１５２および１５３の出力信号が入力される。また、ＡＮＤゲート１５４の出力信号はＤ−ＦＦ１５１のデータ入力端子に入力され、ＡＮＤゲート１５５の出力信号は、分周比制御信号としてプリスケーラ１１０に入力される。
【００１６】
このような可変分周器では、マスタカウンタ１２０およびスワロカウンタ１３０で同時にカウントダウンが開始され、このとき、ＡＮＤゲート１５５の出力信号がＬレベルとなって、プリスケーラ１１０の分周比が“６”に設定される。また、カウント開始後には、Ｄ−ＦＦ１５１のＬレベルの出力信号がＯＲゲート１５２にフィードバックされることにより、ＡＮＤゲート１５５の出力信号がＬレベルに保持される。
【００１７】
この後、スワロカウンタ１３０のキャリー信号が出力されると、ＡＮＤゲート１５５の出力信号がＨレベルとなって、プリスケーラ１１０の分周比が“５”に変更される。さらに、マスタカウンタ１２０のキャリー信号が出力されるまでの間、Ｄ−ＦＦ１５１からのＨレベルの出力信号のフィードバックにより、ＡＮＤゲート１５５の出力信号がＨレベルに保持される。
【００１８】
このような構成の可変分周器では、Ｄ−ＦＦ１５１において、スワロカウンタ１３０のキャリー信号がプリスケーラによって分周された信号にラッチされることにより、分周比制御信号が生成されるので、スワロカウンタ１３０を停止させる必要がなく、図８に示した可変分周器と比較して安定的に動作させることができる。
【００１９】
【特許文献１】
特開平５−１８３４２９号公報（段落番号〔００１５〕〜〔００１７〕、第１図）
【００２０】
【発明が解決しようとする課題】
しかし、上記の図９に示した可変分周器では、分周比制御回路１５０がスワロカウンタ１３０とプリスケーラ１１０との間に設けられることから、プリスケーラ１１０からの信号の出力タイミングに対して、プリスケーラ１１０に戻ってくる分周比制御信号に遅延が生じ、プリスケーラ１１０における分周比の切り換えタイミングに誤差が生じる可能性があることが問題となる。
【００２１】
ここで、図１０は、図９に示した可変分周器における出力信号波形を示すタイムチャートである。
図１０では例として、プリスケーラ１１０における分周比が“２”の場合について示している。この図では、プリスケーラ１１０に入力されるクロック信号の立ち上がりタイミングに対して、２分周した出力クロック信号の立ち上がりタイミングに遅延が生じている。この遅延は、分周比制御回路１５０から戻される分周比制御信号に生じた遅延に起因するものである。
【００２２】
ここで、プリスケーラ１１０からの出力信号の周期をＴｃｋ、プリスケーラ１１０から信号が出力されてから分周比制御信号がプリスケーラ１１０に戻るまでの遅延時間をＴｐｄ、分周切り換えのためのセットアップ時間をＴｓｔとすると、Ｔｃｋ≧Ｔｐｄ＋Ｔｓｔの関係を満たす必要がある。このことから、分周比制御信号の遅延時間Ｔｐｄが増大すると、プリスケーラ１１０の出力可能な周波数（１／Ｔｃｋ）が制限されてしまい、可変分周器全体の動作速度が制限されてしまう。従って、さらなる高速化のためには、分周比制御信号に生じる遅延時間Ｔｐｄを抑制する必要があり、部品コストの上昇を招く。
【００２３】
また、図９に示した可変分周器は、スワロカウンタ１３０が常時カウント動作を行っているため、図８に示した可変分周器と比較して、消費電力が上昇してしまうことも問題であった。
【００２４】
本発明はこのような課題に鑑みてなされたものであり、安定的な高速動作が可能となる可変分周器を提供することを目的とする。
また、本発明の他の目的は、可変分周器を安定的に高速動作させることが可能な分周制御方法を提供することである。
【００２５】
【課題を解決するための手段】
本発明では上記課題を解決するために、入力された信号を任意の分周比で分周する可変分周器において、入力される分周比制御信号のレベルに応じて、入力クロック信号を異なる分周比で分周する分周手段と、前記分周手段により生成された分周クロック信号に対して第１の設定値分の計数を繰り返し行う第１の計数手段と、前記分周クロック信号に対して前記第１の設定値より小さい第２の設定値分の計数を繰り返し行って、前記第２の設定値分の計数が終了したとき、第１のレベルを有する分周比制御信号を前記分周手段へ供給し、前記第１の計数手段による前記第１の設定値分の計数が終了したとき、第２のレベルを有する前記分周比制御信号を前記分周手段に供給するとともに前記第２の設定値分の計数をリセットして再開する第２の計数手段とを有することを特徴とする可変分周器が提供される。
【００２６】
このような可変分周器では、入力クロック信号が分周手段により異なる分周比で分周される。この分周手段の分周比は、第２の計数手段からの分周制御信号のレベルに応じて切り換えられる。また、第１の計数手段により、分周手段によって生成された分周クロックに対して第１の設定値分の計数が繰り返し行われる。さらに、第２の計数手段により、分周クロックに対して第１の設定値より小さい第２の設定値分の計数が繰り返し行われ、第２の設定値分の計数が終了したとき、第１のレベルの分周比制御信号が分周手段に出力され、第１の計数手段による第１の設定値分の計数が終了したとき、第２のレベルの分周比制御信号が分周手段に出力される。従って、第１および第２の計数手段はともに分周クロックに同期して計数を行い、分周比制御信号は第２の計数手段から分周手段へ直接的に伝送されるので、分周手段が受信する分周比制御信号に発生する遅延量が抑制される。
【００２７】
また、本発明では、プリスケーラ、マスタカウンタおよびスワロカウンタを具備するパルススワロ方式の可変分周器において入力信号を任意の分周比で分周するための分周制御方法であって、入力クロック信号が前記プリスケーラによって分周されることにより生成された分周クロック信号に応じて第１の設定値分の計数を前記マスタカウンタに繰り返し実行させ、前記分周クロック信号に応じて前記第１の設定値より小さい第２の設定値分の計数を前記スワロカウンタに実行させ、前記スワロカウンタによる前記第２の設定値分の計数が終了したとき、前記プリスケーラの分周比を第１の値に切り換え、次に前記マスタカウンタによる前記第１の設定値分の計数が終了したとき、前記プリスケーラの分周比を第２の値に切り換えるとともに前記スワロカウンタによる前記第２の設定値分の計数をリセットして再開させることを特徴とする分周制御方法が提供される。
【００２８】
このような分周制御方法では、マスタカウンタにおいて、プリスケーラによって分周されることにより生成された分周クロックに応じて第１の設定値分の計数が繰り返し行われ、スワロカウンタにおいて、分周クロックに応じて第１の設定値より小さい第２の設定値分の計数が行われる。また、スワロカウンタによる第２の設定値分の計数が終了したとき、プリスケーラの分周比が第１の値に切り換えられ、次にマスタカウンタによる第１の設定値分の計数が終了したときに、プリスケーラの分周比が第２の値に切り換えられるとともに、スワロカウンタによる第２の設定値分の計数がリセットされて再開される。従って、マスタカウンタおよびスワロカウンタはともに分周クロックに同期して動作し、プリスケーラの分周比はスワロカウンタの計数値によって直接的に制御されるので、プリスケーラの分周比制御時に発生する遅延量が抑制される。
【００２９】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。
図１は、本発明の第１の実施の形態に係る可変分周器の全体構成を示すブロック図である。
【００３０】
図１に示す可変分周器は、入力されたクロック信号ＣＬＫＩＮを任意の分周比で分周する装置であり、プリスケーラ１０、マスタカウンタ２０およびスワロカウンタ３０とを具備するパルススワロ方式の可変分周器となっている。
【００３１】
プリスケーラ１０は、２つの分周比を設定可能な、いわゆるデュアルモデュラスプリスケーラであり、クロック入力端子１０ａに入力されたクロック信号ＣＬＫＩＮを分周して、クロック出力端子１０ｂから出力する。このプリスケーラ１０の分周比は、分周比制御端子１０ｃから入力される分周比制御信号ＰＣＴＲのレベルに応じて切り換えられる。本実施の形態では、分周比制御信号ＰＣＴＲがＨレベルのとき分周比“５”、Ｌレベルのとき分周比“４”と設定される。
【００３２】
マスタカウンタ２０は、クロック入力端子２０ａにおいて、プリスケーラ１０によって分周された分周クロック信号ＰＬＣＫの入力を受け、この信号に同期してカウント動作を行って、クロック出力端子２０ｂから最終的なクロック信号ＣＬＫＯＵＴを出力する。本実施の形態では、初期値入力端子２０ｃから６ビットの２進データとして与えられる初期値Ｍからのカウントダウン動作を行う。また、キャリー出力は、マスタカウンタ２０およびスワロカウンタ３０におけるカウント初期値のロードタイミングを与えるロード信号ＬＯＡＤとされて、キャリー出力端子２０ｄからスワロカウンタ３０に対して出力される。
【００３３】
スワロカウンタ３０は、クロック入力端子３０ａにおいて、プリスケーラ１０からの分周クロック信号ＰＬＣＫの入力を受け、この信号に同期してカウント動作を行う。そして、そのカウント値に応じた分周比制御信号ＰＣＴＲを、制御信号出力端子３０ｂからプリスケーラ１０に出力する。本実施の形態では、初期値入力端子３０ｃから２ビットの２進データとして与えられる初期値Ｓからのカウントダウン動作を行う。また、マスタカウンタ２０からのロード信号ＬＯＡＤをロード端子３０ｄにおいて受信し、これによりカウント初期値のロードタイミングが与えられる。
【００３４】
なお、リセット信号ＲＳＴは、プリスケーラ１０、マスタカウンタ２０およびスワロカウンタ３０の各リセット端子１０ｄ、２０ｅおよび３０ｅに入力され、このリセット信号ＲＳＴにより各部の動作がリセットされる。
【００３５】
このような可変分周器において、本発明の特徴的な点は、マスタカウンタ２０およびスワロカウンタ３０が、ともにプリスケーラ１０からの分周クロック信号ＰＣＬＫに同期してカウント動作を行うとともに、スワロカウンタ３０におけるカウント値に応じたレベルをとる分周比制御信号ＰＣＴＲが、プリスケーラ１０に対して直接的に供給されることである。
【００３６】
このために、スワロカウンタ３０は、以下のように動作する。まず、ロード信号ＬＯＡＤの受信に基づき、マスタカウンタ２０のキャリー出力タイミングで初期値Ｓをロードして、カウントダウン動作を開始する。このとき、分周比制御信号ＰＣＴＲはＨレベルとされる。そして、カウント値が“０”となったときに、分周比制御信号ＰＣＴＲがＬレベルとされ、この後に再びロード信号ＬＯＡＤを受信すると、分周比制御信号ＰＣＴＲがＨレベルとされるとともに、初期値Ｍからのカウントダウン動作が再開される。
【００３７】
このようなスワロカウンタ３０の動作により、マスタカウンタ２０における初期値Ｍ分のカウント期間のうち、スワロカウンタ３０による初期値Ｓ分のカウント期間でプリスケーラ１０の分周比が“５”とされ、残りの（Ｍ−Ｓ）分のカウント期間でプリスケーラ１０の分周比が“４”とされる。従って、入力されたクロック信号ＣＬＫＩＮを、初期値ＭおよびＳに応じた任意の分周比Ｎで分周したクロック信号ＣＬＫＯＵＴが出力される。分周比Ｎは、以下の式（１）によって表される。
【００３８】
【数１】
Ｎ＝（４＊Ｍ）＋Ｓ                                          ………（１）
次に、各ブロックにおける具体的な回路構成例について説明する。
【００３９】
図２は、プリスケーラ１０の回路構成例を示す図である。
図２に示すように、プリスケーラ１０は、３段のＤ−ＦＦ（ディレイ−フリップフロップ）１１、１２および１３と、ＮＯＲ（否定的論理和）ゲート１４と、ＡＮＤ（論理積）ゲート１５とを具備する。
【００４０】
Ｄ−ＦＦ１１、１２および１３は、それぞれ入力されるクロック信号ＣＬＫＩＮに同期して動作し、Ｄ−ＦＦ１１の出力信号はＤ−ＦＦ１２のデータ入力端子に入力され、Ｄ−ＦＦ１２の出力信号はＤ−ＦＦ１３のデータ入力端子に入力される。また、Ｄ−ＦＦ１１の出力信号は、クロック出力端子１０ｂより分周クロック信号ＰＣＬＫとして出力される。
【００４１】
ＮＯＲゲート１４の一方の入力端子にはＤ−ＦＦ１２からの出力信号が入力され、他方の入力端子にはＡＮＤゲート１５からの出力信号が入力される。また、ＮＯＲゲート１４の出力信号は、Ｄ−ＦＦ１１のデータ入力端子に入力される。ＡＮＤゲート１５の一方の入力端子にはＤ−ＦＦ１３からの出力信号が入力され、他方の入力端子には分周比制御端子１０ｃからの分周比制御信号ＰＣＴＲが入力される。
【００４２】
このようなプリスケーラ１０では、分周比制御信号ＰＣＴＲがＬレベルのとき、ＡＮＤゲート１５によってＤ−ＦＦ１３からの出力信号がマスクされ、Ｄ−ＦＦ１１のデータ入力端子には、Ｄ−ＦＦ１２からの出力信号がＮＯＲゲート１４で反転されて入力される。従って、Ｄ−ＦＦ１１の出力信号がクロック信号ＣＬＫＩＮの２周期ごとに交互に反転するので、４分周された分周クロック信号ＰＣＬＫが得られる。一方、分周比制御信号ＰＣＴＲがＨレベルのときは、ＡＮＤゲート１５を介してＤ−ＦＦ１３からの出力信号のフィードバックが加わることにより、Ｄ−ＦＦ１１の出力信号のデューティ比が２：３となり、５分周された分周クロック信号ＰＣＬＫが得られる。
【００４３】
次に、図３は、マスタカウンタ２０の回路構成例を示す図である。
図３に示すように、マスタカウンタ２０は、Ｄ−ＦＦ２１および２２と、デコード回路２３と、減算回路２４と、セレクタ２５とを具備する。
【００４４】
Ｄ−ＦＦ２１は、セレクタ２５から出力された６ビットデータを、分周クロック信号ＰＣＬＫでラッチして出力する。Ｄ−ＦＦ２２は、デコード回路２３から出力されたロード信号ＬＯＡＤを分周クロック信号ＰＣＬＫでラッチし、Ｎ分周されたクロック信号ＣＬＫＯＵＴとしてクロック出力端子２０ｂを通じて出力する。
【００４５】
デコード回路２３は、Ｄ−ＦＦ２１から出力された６ビットデータをデコードして、ロード信号ＬＯＡＤを出力する。具体的には、Ｄ−ＦＦ２１からの出力値が“０”の場合はロード信号ＬＯＡＤをＨレベルにし、それ以外の場合はロード信号ＬＯＡＤをＬレベルにする。減算回路２４は、Ｄ−ＦＦ２１からの出力値を“１”だけ減算して出力する。セレクタ２５は、デコード回路２３からのロード信号ＬＯＡＤのレベルに応じて入力信号を選択して、Ｄ−ＦＦ２１のデータ入力端子に出力する。具体的には、ロード信号ＬＯＡＤがＨレベルの場合に、初期値入力端子２０ｃから６ビットデータとして入力される初期値Ｍを選択して出力し、ロード信号ＬＯＡＤがＬレベルの場合に、減算回路２４の出力値を選択して出力する。
【００４６】
このマスタカウンタ２０では、Ｄ−ＦＦ２１の出力値が減算回路２４により“１”だけ減算されて、Ｄ−ＦＦ２１のデータ入力端子に入力される。これにより、Ｄ−ＦＦ２１の出力値が分周クロック信号ＰＣＬＫに同期して順次カウントダウンされる。そして、Ｄ−ＦＦ２１の出力値が“０”になったときにロード信号ＬＯＡＤがＨレベルとなり、セレクタ２５における選択信号が切り換えられて、初期値ＭがＤ−ＦＦ２１にロードされる。このように、マスタカウンタ２０は、初期値Ｍから“０”までのカウント動作を繰り返し行うダウンカウンタとして機能する。また、デコード回路２３からのロード信号ＬＯＡＤは、キャリー出力端子２０ｄからスワロカウンタ３０に対して出力される。
【００４７】
なお、以上の図２および図３に示した回路構成はあくまで一例であり、本発明では上記以外の一般的な回路構成を有するプリスケーラ１０およびマスタカウンタ２０を使用することが可能である。この場合、マスタカウンタ２０からは、分周クロック信号ＰＣＬＫのＭ周期分のカウント動作によるキャリー信号が、スワロカウンタ３０のロード端子３０ｄに対して出力されればよい。
【００４８】
次に、図４は、スワロカウンタ３０の回路構成例を示す図である。
図４に示すように、スワロカウンタ３０は、Ｄ−ＦＦ３１と、デコード回路３２と、減算回路３３と、セレクタ３４および３５とを具備する。
【００４９】
Ｄ−ＦＦ３１は、セレクタ３５からの２ビットデータを、分周クロック信号ＰＣＬＫでラッチして出力する。デコード回路３２は、Ｄ−ＦＦ３１からの出力値をデコードして、セレクタ３４に対するイネーブル信号ＥＮを出力する。具体的には、Ｄ−ＦＦ３１からの出力値が“０”の場合はイネーブル信号ＥＮをＬレベルにし、それ以外の場合はイネーブル信号ＥＮをＨレベルにする。また、このイネーブル信号ＥＮは、制御信号出力端子３０ｂを通じて、分周比制御信号ＰＣＴＲとしてプリスケーラ１０に対して出力される。
【００５０】
減算回路３３は、Ｄ−ＦＦ３１からの出力値を“１”だけ減算する。セレクタ３４は、デコード回路３２からのイネーブル信号ＥＮのレベルに応じて入力信号を選択して、セレクタ３５の一方の入力端子に出力する。具体的には、イネーブル信号ＥＮがＨレベルの場合に、減算回路３３により減算された値を選択して出力し、イネーブル信号ＥＮがＬレベルの場合に、Ｄ−ＦＦ３１から直接出力された値を選択して出力する。
【００５１】
セレクタ３５は、ロード端子３０ｄからのロード信号ＬＯＡＤのレベルに応じて入力信号を選択して、Ｄ−ＦＦ３１のデータ入力端子に出力する。具体的には、ロード信号ＬＯＡＤがＨレベルの場合に、初期値入力端子３０ｃから２ビットデータとして入力される初期値Ｓを選択して出力し、ロード信号ＬＯＡＤがＬレベルの場合に、セレクタ３４からの出力値を選択して出力する。
【００５２】
このスワロカウンタ３０は、ロード信号ＬＯＡＤおよびイネーブル信号ＥＮの各レベルに応じて、３つの動作モードで動作する。まず、マスタカウンタ２０からのロード信号ＬＯＡＤがＨレベルのとき、カウント動作の初期値Ｓを設定する動作モードとなる。ロード信号ＬＯＡＤがＨレベルとなるタイミングでは、初期値Ｓがセレクタ３５で選択されてＤ−ＦＦ３１にロードされる。
【００５３】
これにより、Ｄ−ＦＦ３１の出力値が初期値Ｓとなって、イネーブル信号ＥＮがＨレベルとなる。ロード信号ＬＯＡＤがＬレベルになってからは、Ｄ−ＦＦ３１の出力値が減算回路３３により“１”だけ減算されて、セレクタ３４および３５を介してＤ−ＦＦ３１のデータ入力端子に入力される。これにより、Ｄ−ＦＦ３１の出力値が、初期値Ｓから分周クロック信号ＰＣＬＫに同期して順次カウントダウンされ、ダウンカウンタとして動作する動作モードとなる。
【００５４】
そして、Ｄ−ＦＦ３１の出力値が“０”になると、イネーブル信号ＥＮがＬレベルとなってセレクタ３４における選択信号が切り換えられ、Ｄ−ＦＦ３１の出力値がそのままＤ−ＦＦ３１に入力される。これにより、Ｄ−ＦＦ３１から出力されるカウント値が“０”のまま保持される動作モードとなる。この後、ロード信号ＬＯＡＤがＨレベルとなったタイミングで再び初期値Ｓがロードされ、イネーブル信号ＥＮがＨレベルとなって、カウントダウン動作が再開される。
【００５５】
ここで、図５は、マスタカウンタ２０およびスワロカウンタ３０における出力信号を示すタイムチャートである。以下、この図５を用いて、可変分周器の動作について説明する。
【００５６】
図５において、マスタカウンタ２０のカウント値はＤ−ＦＦ２１の出力値に対応し、スワロカウンタ３０のカウント値はＤ−ＦＦ３１の出力値に対応している。マスタカウンタ２０のカウント値が“０”になるとロード信号ＬＯＡＤがＨレベルとなり、これによりタイミングＴ５０１において、マスタカウンタ２０およびスワロカウンタ３０のカウントダウン動作がともに開始される。このとき、スワロカウンタ３０では、イネーブル信号ＥＮとともに分周比制御信号ＰＣＴＲがＨレベルとなって、プリスケーラ１０の分周比が“５”に設定される。
【００５７】
次に、タイミングＴ５０２において、スワロカウンタ３０のカウント値が“０”になると、イネーブル信号ＥＮとともに分周比制御信号ＰＣＴＲがＬレベルに変化し、プリスケーラ１０の分周比が“４”に切り換えられる。この後、スワロカウンタ３０のカウント値は“０”のまま保持され、分周比制御信号ＰＣＴＲもＬレベルのままになる。
【００５８】
その後、タイミングＴ５０３において、マスタカウンタ２０のカウント値が“０”となり、マスタカウンタ２０およびスワロカウンタ３０においてそれぞれ初期値ＭおよびＳがロードされる。そして、タイミングＴ５０４において、マスタカウンタ２０およびスワロカウンタ３０が、それぞれ初期値ＭおよびＳからのカウントダウン動作を再開し、分周比制御信号ＰＣＴＲがＨレベルとなって、プリスケーラ１０の分周比が“５”に切り換えられる。以上のタイミングＴ５０１〜Ｔ５０４までの動作を１周期として、所望の分周比Ｎで分周されたクロック信号ＣＬＫＯＵＴが出力される。
【００５９】
以上のような可変分周器では、マスタカウンタ２０およびスワロカウンタ３０の双方が、プリスケーラ１０からの分周クロック信号ＰＣＬＫの入力を直接的に受けて、これに同期してカウント動作を行う。このため、各カウンタへの分周クロック信号ＰＣＬＫの入力状態の差に起因する誤動作が防止される。また、分周比制御信号ＰＣＴＲが、スワロカウンタ３０とプリスケーラ１０との間に分周比制御回路等が設けられず、分周比制御信号ＰＣＴＲが直接的に伝達される構成のため、プリスケーラ１０によるクロック分周動作のタイミングに対して、スワロカウンタ３０から供給される分周比制御信号ＰＣＴＲに生じる遅延量が抑制される。このため、入力されるクロック信号ＣＬＫＩＮが高速化された場合にも、プリスケーラ１０における分周比の切り換え制御に誤動作が発生することが防止され、安定的な分周動作が実現される。
【００６０】
さらに、スワロカウンタ３０では、分周比制御信号ＰＣＴＲをＬレベルとしている間はカウント値が“０”のまま保持されるので、カウント動作が常時実行される構成（例えば、図９に示した従来の可変分周器）と比較して消費電力が低減される。
【００６１】
また、同期式デジタル回路として構成されることにより、例えばハードウェア記述言語を用いたＣＡＤ（Ｃｏｍｐｕｔｅｒ  Ａｉｄｅｄ  Ｄｅｓｉｇｎ）による論理合成や自動レイアウトによる設計処理等を効率化することができる。また、静的タイミング検証によって最高動作周波数等に対する事前の性能検証を行うことが可能となることから、試作回数を大幅に削減し、開発費の削減や市場投入期間の短縮化等の効果が期待できる。
【００６２】
ところで、上記の可変分周器では、入力されたクロック信号ＣＬＫＩＮを任意の分周比Ｎで分周することが可能であるが、この分周比Ｎは、マスタカウンタ２０およびスワロカウンタ３０に設定する初期値ＭおよびＳを用いて、上記の式（１）によって表された。しかし、式（１）は２次方程式であるので、この分周比Ｎを実現するために設定すべき初期値ＭおよびＳは、一義的に求めることができない。従って、分周比Ｎに応じて初期値ＭおよびＳの値をオペレータが設定する作業は手間がかかり、計算ミスによる誤作動を引き起こす原因ともなる。
【００６３】
このような問題を解決する１つの方法として、分周比Ｎに対応する初期値ＭおよびＳの値をテーブルにおいてあらかじめ設定しておくことが考えられる。しかし、この方法では、例えば設定テーブルを記憶しておくＲＯＭ等の記憶素子が必要となる。あるいは、設定データをマイクロプロセッサを用いてソフトウェアにより発生させる必要がある。このため、回路資源を多大に使用してしまい、設置面積の増加や製造コストの上昇にもつながる。
【００６４】
そこで、以下の第２の実施の形態では、分周比Ｎに応じた初期値ＭおよびＳを、簡易な演算を行う単純な構成のデコード回路を用いて出力するようにした可変分周器について説明する。
【００６５】
図６は、本発明の第２の実施の形態に係る可変分周器の構成例を示すブロック図である。なお、図６では、図１に対応するブロックについては同じ符号を付して示しており、それらの説明は省略する。
【００６６】
図６に示す可変分周器は、図１で示した可変分周器に、初期値ＭおよびＳを出力するデコード回路４０を付加した構成を有している。このデコード回路４０は、可変分周器全体での分周比Ｎが８ビットの２進データとして与えられると、この分周比Ｎに応じた初期値ＭおよびＳをマスタカウンタ２０およびスワロカウンタ３０のそれぞれに出力する。
【００６７】
ここで、式（１）を参照すると、初期値Ｍは分周比Ｎを４で除算したときの商であり、初期値Ｓはそのときの剰余であると考えられる。従って、分周比Ｎがあらかじめ与えられた場合に、初期値ＭおよびＳは以下の式（２）および（３）で算出することができる。
【００６８】
【数２】
Ｍ＝ｉｎｔ（Ｎ／４）                                        ………（２）
Ｓ＝Ｎ−（４＊Ｍ）                                          ………（３）
ただし、ｉｎｔ（ｘ）はｘの整数部を示す。以下、このような演算を実行するデコード回路４０の構成例について説明する。
【００６９】
図７は、デコード回路４０の内部構成を示す図である。
図７に示すように、デコード回路４０は、分周比Ｎから（４＊Ｍ）の値を減算する減算回路４１を具備する。ここで、式（２）を参照すると、初期値Ｍは、入力される８ビットデータの分周比Ｎを下位側に２ビット分だけシフトした６ビットデータとして求められる。従って、デコード回路４０からは、この６ビットデータが初期値Ｍとしてマスタカウンタ２０に対して出力される。この値は、入力された８ビットデータの上位６ビット分の伝送線のみをマスタカウンタ２０側に接続することで容易に実現される。
【００７０】
また、減算回路４１の一方の入力端子に入力すべき（４＊Ｍ）の値は、６ビットデータの初期値Ｍの下位側にさらに“０”を２ビット分付加することで得られる。従って、入力された８ビットデータの上位ビット分の伝送線と、下位側２ビット分のための例えば一端を接地した伝送線とを、減算回路４１の一方の入力端子に接続して、これらの入力値を分周比Ｎから減算させることにより、初期値Ｓが得られる。
【００７１】
以上のデコード回路４０を設けたことにより、分周比Ｎを指定することで、マスタカウンタ２０およびスワロカウンタ３０におけるカウント動作の初期値ＭおよびＳが自動的に設定されるので、これらの設定ミスを防止して、正確な分周動作を実行させることが可能となる。また、デコード回路４０は、必要な信号の伝送線の分岐と減算回路４１とを具備する単純な構成で実現されるので、回路の設置面積や製造コストが小さくて済む。
【００７２】
なお、以上の第２の実施の形態では、プリスケーラの分周比が“４”および“５”の場合について説明したが、プリスケーラの分周比が２ｎ、および（２ｎ＋１）（ただし、ｎは１以上の整数）である場合にも適用することができる。この場合、デコード回路は、（ｎ＋２）ビット以上の２進データとして分周比Ｎの入力を受けて、分周比Ｎの上位から（ｎ＋１）ビット目以下の下位ビットの値を初期値Ｓとして出力する。そして、初期値Ｓの下位側にさらにｎビット分だけ“０”を付加した値を分周比Ｎから減算した値を、初期値Ｍとして出力する。
【００７３】
例えば、プリスケーラの分周比が“８”および“９”の場合、デコード回路では、入力された分周比Ｎの上位側から４ビット目以下の値が初期値Ｓとして設定される。また、この初期値Ｓの下位側にさらに３ビット分だけ“０”を付加した値を減算回路に入力し、この値を分周比Ｎから減算した値が初期値Ｍとして設定される。このように、プリスケーラの分周比が２ｎ、および（２ｎ＋１）の場合にも、簡易な構成のデコード回路を用いて初期値ＭおよびＳを自動設定することができる。
【００７４】
【発明の効果】
以上説明したように、本発明の可変分周器では、第１および第２の計数手段がともに分周クロックに同期して計数を行い、分周比制御信号は第２の計数手段から分周手段へ直接的に伝送される構成としたことで、分周手段が受信する分周比制御信号に発生する遅延量が抑制される。従って、入力クロック信号が高速化された場合にも、安定的に動作させることが可能となる。
【００７５】
また、本発明の分周制御方法では、マスタカウンタおよびスワロカウンタがともに分周クロックに同期して動作し、プリスケーラの分周比がスワロカウンタの計数値によって直接的に制御されるので、プリスケーラの分周比制御時に発生する遅延量が抑制される。従って、入力クロック信号が高速化された場合にも、安定的に動作させることが可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る可変分周器の全体構成を示すブロック図である。
【図２】プリスケーラの回路構成例を示す図である。
【図３】マスタカウンタの回路構成例を示す図である。
【図４】スワロカウンタの回路構成例を示す図である。
【図５】マスタカウンタおよびスワロカウンタにおける出力信号を示すタイムチャートである。
【図６】本発明の第２の実施の形態に係る可変分周器の構成例を示すブロック図である。
【図７】デコード回路の内部構成を示す図である。
【図８】従来のパルススワロ方式の可変分周器の第１の構成例を示す図である。
【図９】従来のパルススワロ方式の可変分周器の第２の構成例を示す図である。
【図１０】従来の可変分周器における出力信号波形を示すタイムチャートである。
【符号の説明】
１０……プリスケーラ、１０ａ……クロック入力端子、１０ｂ……クロック出力端子、１０ｃ……分周比制御端子、１０ｄ……リセット端子、２０……マスタカウンタ、２０ａ……クロック入力端子、２０ｂ……クロック出力端子、２０ｃ……初期値入力端子、２０ｄ……キャリー出力端子、２０ｅ……リセット端子、３０……スワロカウンタ、３０ａ……クロック入力端子、３０ｂ……制御信号出力端子、３０ｃ……初期値入力端子、３０ｄ……ロード端子、３０ｅ……リセット端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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