(57)【要約】【課題】再結晶化が抑制された高誘電率ゲート絶縁膜を有する半導体装置及びその製造方法を提供する。【解決手段】ｐ型のＳｉ基板１００の活性領域上に、ゲート電極及びサイドウォールを形成しようとする領域を覆うダミー部材１０３，１０４を形成する。ダミーゲート電極１０４を注入マスクとしてＡｓの注入を行なって、高濃度ソース・ドレイン領域１０２を形成する。次に、ゲート用開口部を有する第１の層間絶縁膜１０５を形成し、ゲート用開口部Ｒｇの側面上に高濃度ドープサイドウォール１０６ａを形成した後、高濃度ドープサイドウォール１０６ａから不純物を拡散させてエクステンション領域１０７を形成する。その後、シリケート膜からなるゲート絶縁膜１０８と、ゲート電極１０９とを形成する。【選択図】　　図１
2004031529.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも上部が半導体層である基板と、
上記半導体層の上に設けられ、開口部を有する層間絶縁膜と、
上記半導体層のうち上記層間絶縁膜の開口部の底面に位置する領域を覆い、シリコン酸化膜よりも高い比誘電率を有する誘電体からなるゲート絶縁膜と、
上記層間絶縁膜の開口部の側面に形成され、不純物を含む絶縁体サイドウォールと、
上記半導体層のうち上記サイドウォールの下方に位置する領域に形成され、上記サイドウォールからの拡散によって導入された第１導電型不純物を含む低濃度ソース・ドレイン領域と、
上記半導体層のうち上記サイドウォールの外方に位置する領域に形成され、上記低濃度ソース・ドレイン領域よりも高濃度の第１導電型不純物を含む高濃度ソース・ドレイン領域と、
上記ゲート絶縁膜の上で上記各低濃度ソース・ドレイン領域とオーバーラップするように形成されたゲート電極と
を備えている半導体装置。
【請求項２】
請求項１記載の半導体装置において、
上記ゲート絶縁膜は、Ｈｆ（ハフニウム），Ｚｒ（ジルコニウム）及びＡｌ（アルミニウム）のうちから選ばれる少なくとも１つの金属を含む金属酸化膜であることを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置において、
上記酸化物はシリケートであることを特徴とする半導体装置。
【請求項４】
請求項２又は３記載の半導体装置において、
上記ゲート絶縁膜は、上記金属酸化膜とシリコン酸化膜との積層膜であることを特徴とする半導体装置。
【請求項５】
請求項１〜４のうちいずれか１つに記載の半導体装置において、
上記高濃度ドレイン領域の上部は、第１のシリサイド層であり、
上記ゲート電極はポリシリコンからなり、かつ、その上部が上記第１のシリサイド層よりも低温の熱処理を経て形成された第２のシリサイド層であることを特徴とする半導体装置。
【請求項６】
基板の半導体層の上に、ゲート電極及びサイドウォールを形成しようとする領域を覆うダミー部材を形成する工程（ａ）と、
上記ダミー部材をマスクとして上記半導体層に第１導電型不純物を注入して、ソース・ドレイン領域を形成する工程（ｂ）と、
上記ダミー部材を除去した後、上記半導体層の上に、ゲート電極及びサイドウォールを形成しようとする領域に開口部を有する層間絶縁膜を形成する工程（ｃ）と、
上記層間絶縁膜の上記開口部の側面上に、第１導電型不純物を含む絶縁体からなるサイドウォールを形成する工程（ｄ）と、
上記サイドウォールから上記半導体層内に上記第１導電型不純物を拡散させて、低濃度ソース・ドレイン領域を形成する工程（ｅ）と、
上記工程（ｅ）の後で、少なくとも上記半導体層のうち露出した領域の上に、シリコン酸化膜よりも高い比誘電率を有する誘電体膜からなるゲート絶縁膜を形成する工程（ｆ）と、
上記工程（ｆ）の後で、基板上に導体膜を堆積した後、該導体膜をパターニングしてゲート電極を形成する工程（ｇ）と
を含む半導体装置の製造方法。
【請求項７】
請求項６記載の半導体装置の製造方法において、
上記（ｂ）の後で、上記工程（ｃ）の前に、上記高濃度ソース・ドレイン領域の上部に第１のシリサイド層を形成する工程をさらに含み、
上記工程（ｇ）では、上記導体膜としてポリシリコン膜を堆積した後、その上部に第２のシリサイド層を形成し、
上記第２のシリサイド層を形成する際には、上記第１のシリサイド層を形成する工程よりも高温の熱処理を行なうことを特徴とする半導体装置の製造方法。
【請求項８】
基板の半導体層の上に、ゲート電極及びサイドウォールを形成しようとする領域を覆うダミー部材を形成する工程（ａ）と、
上記ダミー部材をマスクとして上記半導体層に第１導電型不純物を注入して、ソース・ドレイン領域を形成する工程（ｂ）と、
上記ダミー部材を残したままで、上記半導体層の上に、層間絶縁膜を堆積した後、上記ダミー部材と上記層間絶縁膜とを平坦化する工程（ｃ）と、
上記ダミー部材を除去して、上記層間絶縁膜にゲート電極及びサイドウォールを形成しようとする領域に開口部を形成する工程（ｄ）と、
上記層間絶縁膜の上記開口部の側面上に、第１導電型不純物を含む絶縁体からなるサイドウォールを形成する工程（ｅ）と、
上記サイドウォールから上記半導体層内に上記第１導電型不純物を拡散させて、低濃度ソース・ドレイン領域を形成する工程（ｆ）と、
上記工程（ｆ）の後で、少なくとも上記半導体層のうち露出した領域の上に、シリコン酸化膜よりも高い比誘電率を有する誘電体膜からなるゲート絶縁膜を形成する工程（ｇ）と、
上記工程（ｇ）の後で、基板上に導体膜を堆積した後、該導体膜をパターニングしてゲート電極を形成する工程（ｈ）と
を含む半導体装置の製造方法。
【請求項９】
請求項８記載の半導体装置の製造方法において、
上記（ｂ）の後で、上記工程（ｃ）の前に、上記高濃度ソース・ドレイン領域の上部に第１のシリサイド層を形成する工程をさらに含み、
上記工程（ｈ）では、上記導体膜としてポリシリコン膜を堆積した後、その上部に第２のシリサイド層を形成し、
上記第２のシリサイド層を形成する際には、上記第１のシリサイド層を形成する工程よりも高温の熱処理を行なうことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、高誘電率ゲート絶縁膜を有するＭＩＳトランジスタとして機能する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
近年、半導体集積回路の高集積化が大きく進展してきており、ＭＩＳ型半導体装置においても、トランジスタ素子の微細化・高性能化が図られているが、特に、トランジスタ素子の微細化に伴って、信頼性の高いＭＩＳデバイスの実現が必要となってきた。ＭＩＳデバイスの信頼性向上のためには、ＭＩＳデバイスを構成する各部が高い信頼性を有することが必要である。特に、ＭＩＳデバイスに用いられるゲート絶縁膜に関しては、その薄膜化が急速に進み、２１世紀には、２ｎｍ以下の非常に薄い絶縁膜が用いられることが予想されている。この絶縁膜の特性が、ＭＩＳトランジスタ特性、さらには半導体集積回路の電気特性を決定するといわれる程、良好な特性を有する絶縁膜の実現が重要視されている。現在、ゲート絶縁膜としてＳｉＯ２　膜が用いられているが、ＳｉＯ２　膜が極薄化されて２ｎｍ以下になると、その信頼性の低下とともに、直接トンネル現象によるゲートリーク電流の増大が大くきなる。低消費電力のＬＳＩ実現には、このゲートリーク電流を抑制することが必須となっている。
【０００３】
しかしながら、ゲート絶縁膜に印加される電圧やゲート絶縁膜の材質が定まると、トンネル現象はゲート絶縁膜の厚みが薄くなるほど発生する確率が高まる現象である。そして、もはやゲート絶縁膜としてＳｉＯ２　膜を用いていたのでは、ゲートリーク電流を抑制して低消費電力のＬＳＩを実現することは極めて困難になってきた。そこで、ＳｉＯ２　膜よりも誘電率の高い膜を採用することで、リーク電流を抑えつつ、ＳｉＯ２　膜に換算して１．５ｎｍ以下の電気特性（容量）を実現する動きが高まってきた。例えば、参考文献（Ｌｅｅら、ＩＥＥＥ／Ｉｎｔｅｒｎａｔｉｏｎａｌ　Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅ　Ｍｅｅｔｉｎｇ９９，　ｐ．１３３）に開示されるように、ゲート絶縁膜として高誘電率のＨｆＯ２　膜を用いることにより、ＳｉＯ２　膜に換算して厚み２ｎｍ以下に相当する容量を有しつつ、リーク電流がＳｉＯ２　膜と比較して３桁近く低減することが可能になっている。
【０００４】
以上のように、２１世紀のＬＳＩ実現のためには、新しいゲート絶縁膜材料及びその製法の導入が望まれている。
【０００５】
【発明が解決しようとする課題】
ところで、高誘電率ゲート絶縁膜であるＨｆＯ２　膜やＺｒＯ２　膜は、ＳｉＯ２　膜に比べＳｉ基板との界面特性が悪く、ＭＩＳトランジスタ特性の向上が望めないという指摘もあった。そのため、ＨｆＯ２　膜やＺｒＯ２　膜ではなく、ＨｆＳｉＯ膜あるいはＺｒＳｉＯ膜などのいわゆるシリケート系材料膜を導入する動きも盛んになってきた。しかしながら、ゲート絶縁膜としてシリケート系材料膜を用いた場合、界面特性は改善されるものの、その膜特性の熱的安定性が従来のＳｉＯ２　膜と比較して低いという不具合がある。そのため、シリケート系材料膜などの高誘電率膜を成膜した後のプロセスにおける熱履歴によって再結晶化が発生することがあり、その結果、粒界に沿ったリークパスを介してゲートリークが発生するおそれがある。そして、これを防止するために、プロセスフローの見直しをする必要があった。
【０００６】
一方、高誘電率膜からなるゲート絶縁膜形成後の熱履歴をできるだけ抑制するために、ダミーゲートを用いたリプレイスメントゲートプロセスが提案されている。このプロセスは、いったんダミーゲート電極を形成して、これを注入マスクとしてソース・ドレイン領域へのドーパントのイオン注入とドーパントの活性化とを行なってから、ダミーゲート電極を除去して、高誘電率膜からなるゲート絶縁膜及びゲート電極を形成することにより、ゲート絶縁膜形成後の高温の熱処理をなくそうとするものである。
【０００７】
しかしながら、リプレイスメントゲートプロセスにおいても、ゲート寸法の微細化とともにダミーゲート除去時の電極部のアスペクト比が大きくなってくるので、除去工程そのものが困難化してきている。そのために、ゲート電極の微細化には不向きとなってきた。
【０００８】
本発明の目的は、ゲート絶縁膜として高誘電率膜を用いながら、熱履歴による特性劣化の少ない半導体装置及びその製造方法を提供することにある。
【０００９】
【課題を解決するための手段】
本発明の半導体装置は、少なくとも上部が半導体層である基板と、上記半導体層の上に設けられ、開口部を有する層間絶縁膜と、上記半導体層のうち上記層間絶縁膜の開口部の底面に位置する領域を覆い、シリコン酸化膜よりも高い比誘電率を有する誘電体からなるゲート絶縁膜と、上記層間絶縁膜の開口部の側面に形成され、不純物を含む絶縁体サイドウォールと、上記半導体層のうち上記サイドウォールの下方に位置する領域に形成され、上記サイドウォールからの拡散によって導入された第１導電型不純物を含む低濃度ソース・ドレイン領域と、上記半導体層のうち上記サイドウォールの外方に位置する領域に形成され、上記低濃度ソース・ドレイン領域よりも高濃度の第１導電型不純物を含む高濃度ソース・ドレイン領域と、上記ゲート絶縁膜の上で上記各低濃度ソース・ドレイン領域とオーバーラップするように形成されたゲート電極とを備えている。
【００１０】
これにより、高誘電率材料からなるゲート絶縁膜を有しつつ、ゲート絶縁膜形成後の熱履歴を緩和しうる構造となるので、ＭＩＳトランジスタの微細化に対応してゲートリークの低減と電流駆動力の向上とを実現しうる半導体装置が得られることになる。
【００１１】
上記ゲート絶縁膜は、Ｈｆ（ハフニウム），Ｚｒ（ジルコニウム）及びＡｌ（アルミニウム）のうちから選ばれる少なくとも１つの金属を含む金属酸化膜であることが好ましく、上記酸化物はシリケートであることがより好ましい。
【００１２】
上記ゲート絶縁膜は、上記金属酸化膜とシリコン酸化膜との積層膜であってもよい。
【００１３】
上記高濃度ドレイン領域の上部は、第１のシリサイド層であり、上記ゲート電極はポリシリコンからなり、かつ、その上部が上記第１のシリサイド層よりも低温の熱処理を経て形成された第２のシリサイド層であることにより、高濃度ソース・ドレイン領域を介する接合リークの発生の抑制と、ゲート電極の線抵抗の低減とを実現することができる。
【００１４】
本発明の第１の半導体装置の製造方法は、基板の半導体層の上に、ゲート電極及びサイドウォールを形成しようとする領域を覆うダミー部材を形成する工程（ａ）と、上記ダミー部材をマスクとして上記半導体層に第１導電型不純物を注入して、ソース・ドレイン領域を形成する工程（ｂ）と、上記ダミー部材を除去した後、上記半導体層の上に、ゲート電極及びサイドウォールを形成しようとする領域に開口部を有する層間絶縁膜を形成する工程（ｃ）と、上記層間絶縁膜の上記開口部の側面上に、第１導電型不純物を含む絶縁体からなるサイドウォールを形成する工程（ｄ）と、上記サイドウォールから上記半導体層内に上記第１導電型不純物を拡散させて、低濃度ソース・ドレイン領域を形成する工程（ｅ）と、上記工程（ｅ）の後で、少なくとも上記半導体層のうち露出した領域の上に、シリコン酸化膜よりも高い比誘電率を有する誘電体膜からなるゲート絶縁膜を形成する工程（ｆ）と、上記工程（ｆ）の後で、基板上に導体膜を堆積した後、該導体膜をパターニングしてゲート電極を形成する工程（ｇ）とを含んでいる。
【００１５】
この方法により、高誘電率材料からなるゲート絶縁膜を形成した後には、例えばソース・ドレイン領域中の不純物の活性化のための熱処理のような高温の加熱処理を行なう必要がなくなるので、高誘電率膜の再結晶化に起因するゲートリークの発生を抑制することができる。したがって、ＭＩＳトランジスタの微細化に対応してゲートリークの低減と電流駆動力の向上とを実現しうる半導体装置が得られることになる。
【００１６】
上記（ｂ）の後で、上記工程（ｃ）の前に、上記高濃度ソース・ドレイン領域の上部に第１のシリサイド層を形成する工程をさらに含み、上記工程（ｇ）では、上記導体膜としてポリシリコン膜を堆積した後、その上部に第２のシリサイド層を形成し、上記第２のシリサイド層を形成する際には、上記第１のシリサイド層を形成する工程よりも高温の熱処理を行なうことにより、高濃度ソース・ドレイン領域を介する接合リークの発生の抑制と、ゲート電極の線抵抗の低減とを図ることができる。
【００１７】
本発明の第２の半導体装置の製造方法は、基板の半導体層の上に、ゲート電極及びサイドウォールを形成しようとする領域を覆うダミー部材を形成する工程（ａ）と、上記ダミー部材をマスクとして上記半導体層に第１導電型不純物を注入して、ソース・ドレイン領域を形成する工程（ｂ）と、上記ダミー部材を残したままで、上記半導体層の上に、層間絶縁膜を堆積した後、上記ダミー部材と上記層間絶縁膜とを平坦化する工程（ｃ）と、上記ダミー部材を除去して、上記層間絶縁膜にゲート電極及びサイドウォールを形成しようとする領域に開口部を形成する工程（ｄ）と、上記層間絶縁膜の上記開口部の側面上に、第１導電型不純物を含む絶縁体からなるサイドウォールを形成する工程（ｅ）と、上記サイドウォールから上記半導体層内に上記第１導電型不純物を拡散させて、低濃度ソース・ドレイン領域を形成する工程（ｆ）と、上記工程（ｆ）の後で、少なくとも上記半導体層のうち露出した領域の上に、シリコン酸化膜よりも高い比誘電率を有する誘電体膜からなるゲート絶縁膜を形成する工程（ｇ）と、上記工程（ｇ）の後で、基板上に導体膜を堆積した後、該導体膜をパターニングしてゲート電極を形成する工程（ｈ）とを含んでいる。
【００１８】
この方法によっても、第１の半導体装置の製造方法と同じ効果を発揮することができる。
【００１９】
【発明の実施の形態】
（第１の実施形態）
図１（ａ）〜（ｆ）は、第１の実施形態に係るＭＩＳトランジスタである半導体装置の製造方法を示す断面図である。
【００２０】
まず、図１（ａ）に示す工程において、ｐ型のＳｉ基板１００の表面領域に、活性領域を囲むシリコン酸化膜からなるトレンチ分離１０１を形成する。そして、活性領域上に、厚み１０ｎｍの熱酸化膜と、厚み１５０ｎｍのポリシリコン膜と厚み１００ｎｍのＣＶＤ酸化膜とを順次堆積した後、フォトリソグラフィー及びドライエッチングにより、ＣＶＤ酸化膜，ポリシリコン膜及び熱酸化膜をパターニングして、高濃度ソース・ドレイン領域を形成しようとする領域を開口し、ゲート電極及びサイドウォールを形成しようとする領域を覆うダミー酸化膜１０３，ダミーゲート電極１０４及びダミー保護膜２０１を形成する。このダミー酸化膜１０３，ダミーゲート電極１０４及びダミー保護膜２０１は、ソース・ドレイン領域形成のための注入マスクとなるダミー部材として機能する。その後、ダミーゲート電極１０４を注入マスクとして用いて、注入エネルギー４５ｋｅＶ，ドーズ量５×１０１５ｃｍ−２の条件でヒ素イオン（Ａｓ＋　）の注入を行なって、高濃度ソース・ドレイン領域１０２を形成する。
【００２１】
次に、図１（ｂ）に示す工程において、ダミーゲート電極１０４を除去した後、基板上にＣｏ膜を堆積し、Ｃｏと活性領域のシリコンとの反応により、高濃度ソース・ドレイン領域１０２の上に、厚み３０ｎｍのＣｏＳｉ２　膜１１０（シリサイド膜）を形成する。このシリサイド化工程においては、９００℃の熱処理を施している。
【００２２】
次に、図１（ｃ）に示す工程において、ダミー酸化膜１０３を除去した後、基板上にシリコン酸化膜からなる厚み１００ｎｍの第１の層間絶縁膜１０５を堆積した後、ゲート電極用マスクの反転マスク（拡大したもの）を用いて、層間絶縁膜１０５をパターニングして、サイドウォール及びゲート電極を形成しようとする領域にゲート用開口部Ｒｇを形成する。
【００２３】
次に、図１（ｄ）に示す工程において、基板上に、厚み４０ｎｍのサイドウォール用シリコン酸化膜１０６を堆積した後、不純物濃度が１×１０２０ｃｍ−３になるように、サイドウォール用シリコン酸化膜１０６にヒ素（Ａｓ）又はリン（Ｐ）をドープする。この不純物は、イオン注入によりドープしてもよいし、シリコン酸化膜の堆積と同時にｉｎ−ｓｉｔｕ　ドープにより行なってもよい。
【００２４】
次に、図１（ｅ）に示す工程で、サイドウォール用シリコン酸化膜１０６の等方性エッチングを行なって、第１の層間絶縁膜１０５のゲート用開口部Ｒｇの側面上に高濃度ドープサイドウォール１０６ａを形成する。さらに、１０００℃，１０ｓｅｃ　のＲＴＡを行なって、高濃度ドープサイドウォール１０６ａから不純物であるＡｓ又はＰをＳｉ基板１００内に拡散させて、低濃度ソース・ドレイン領域であるエクステンション領域１０７を形成する。このとき、高濃度ソース・ドレイン領域１０２内の不純物が活性化される。
【００２５】
その後、基板上に、ＤＣマグネトロンスパッタ法により、Ｈｆを含む厚み４ｎｍのシリケート膜（例えばＨｆＳｉＯ膜）（高誘電率膜）を堆積する。このとき、スパッタリング条件は、Ａｒガスの流量が８０ｍｌ／ｍｉｎで、チャンバ内圧力が１００ｍＴｏｒｒ（≒１３Ｐａ）で、バイアス１ｋＶ，処理時間６０ｓｅｃ　である。引き続いて、シリケート膜の上にポリシリコン膜を堆積した後、フォトリソグラフィー及びドライエッチングにより、パターニングして、ゲート絶縁膜１０８と、ゲート電極とを形成する。さらに、ゲート電極及び第１の層間絶縁膜１０５の上にＣｏ膜を堆積した後、Ｃｏとポリシリコンとを反応させて、ＣｏＳｉ２　膜を形成する。これにより、ポリシリコンゲート部１１９とシリサイドゲート部１１１とを形成する。このシリサイド化工程においては、８００℃の熱処理を施している。
【００２６】
このようにして、ゲート絶縁膜，ゲート電極，ｎ型エクステンション領域（ｎ型低濃度ソース・ドレイン領域）及びｎ型高濃度ソース・ドレイン領域を備えたｎチャネル型ＭＩＳトランジスタが形成される。
【００２７】
このとき、ゲート電極を形成するためのパターニング工程においては、ゲート電極の上部における横方向寸法を十分大きくすれば、２つのエクステンション領域１０７に跨るゲート電極を確実に形成するだけのアライメントマージンを確保することができる。したがって、ＭＩＳトランジスタの動作の不具合を招くことはない。
【００２８】
図２は、第１，第２の実施形態におけるゲート絶縁膜のバイアスに対する容量の依存性（Ｃ−Ｖ特性）を示す図である。同図に示すように、本実施形態のシリケート膜からなるゲート絶縁膜は、酸化膜に換算した厚み（電気膜厚）１．２ｎｍを有しており、高い容量特性を示している。
【００２９】
図３は、第１，第２の実施形態におけるＭＩＳトランジスタのゲートバイアスに対するゲート電流の依存性（Ｉｇ−Ｖｇ特性）を示す図である。同図に示すように、本実施形態のＭＩＳトランジスタのゲート電流値は、ゲートバイアスが−１Ｖのときにおいて約１ｍＡ／ｃｍ２　であり、このＭＩＳトランジスタは非常に良好なリーク特性を有している。すなわち、本実施形態のシリケート膜からなるゲート絶縁膜の物理的厚みは４ｎｍと十分大きいことから、ゲート絶縁膜に直接トンネリングが生じる確率は小さいからである。
【００３０】
図４は、第１の実施形態におけるＭＩＳトランジスタのドレイン電流（Ｉｄ）のゲート電圧（Ｖｇ）に対する依存性（Ｉｄ−Ｖｇ特性）を示す図である。同図に示すデータは、ゲート幅Ｗ／ゲート長Ｌｇが１５０（μｍ）／５（μｍ）のサンプルについてのデータである。同図に示すように、本実施形態のｎチャネル型ＭＩＳトランジスタにより、高いＩｄ値４０μＡ／μｍが得られている。
【００３１】
本実施形態のＭＩＳトランジスタによると、ゲート絶縁膜は、高い容量を有していることから、ゲートバイアスが低電圧化されても高い電流駆動力を発揮することができるとともに、ゲート絶縁膜の物理的厚みは厚く維持しうるので、ゲートリークを効果的に抑制することができる。
【００３２】
特に、図１（ａ）〜（ｆ）に示す製造方法では、シリサイド形成工程は、高濃度ソース・ドレイン領域とゲート電極とに分けて、２回にわたって行われている。つまり、高濃度ソース・ドレイン領域の上部のシリサイド化工程は、ゲート絶縁膜となるシリケート膜（高誘電率膜）の形成前に、９００℃と十分高い温度で行なうことにより、高濃度ソース・ドレイン領域とその下方の基板領域との間の接合リークの発生を抑制することができる。
【００３３】
一方、ゲート電極の上部におけるシリサイド化工程は、８００℃と十分低い温度で行なうことにより、シリサイド層の線低抵抗を十分小さくすることができる。このように、シリケート膜を形成した後は、シリケート膜の再結晶化を招くほどの高温の熱処理を行なわないので、ゲート絶縁膜の再結晶化に起因するゲートリークの発生を抑制することができる。
【００３４】
よって、第１の実施形態の半導体装置及びその製造方法により、ゲートバイアスが低電圧化されても高い電流駆動力を発揮することができるとともに、ゲート絶縁膜の物理的厚みは厚く維持しうるので、ゲートリークを効果的に抑制することができ、かつ、ゲート絶縁膜の再結晶化に起因するゲートリークの発生を抑制することができる。
【００３５】
なお、本実施形態の図１（ｆ）に示す工程において、ゲート絶縁膜となるシリケート膜（高誘電率膜）の形成には、ＤＣマグネトロンスパッタ法を用いたが、本発明における高誘電率膜の形成方法として、他のスパッタ法、あるいはスパッタ法以外の方法を用いても、本実施形態と同様の効果を発揮することができる。
【００３６】
また、本実施形態の図１（ｆ）に示す工程においては、ゲート電極をポリシリコンにより構成したが、Ｗ，Ｔａなどの金属（特にリフラクトリ金属）によりゲート電極を構成してもよい。ただし、金属材料を用いる場合、ゲート絶縁膜となる高誘電率膜の堆積後のアニールは、金属膜の堆積前に行なうことが好ましい。
【００３７】
（第２の実施形態）
図５（ａ）〜（ｃ）は、第２の実施形態に係るＭＩＳトランジスタである半導体装置の製造方法の一部の工程を示す断面図である。
【００３８】
まず、図５（ａ）に示す工程において、第１の実施形態における図１（ａ）に示す工程と同様に、ｐ型のＳｉ基板１００の表面領域に、活性領域を囲むシリコン酸化膜からなるトレンチ分離１０１を形成する。そして、活性領域上に、厚み１０ｎｍの熱酸化膜と、厚み２００ｎｍのポリシリコン膜と厚み１００ｎｍのＣＶＤ酸化膜とを順次堆積した後、フォトリソグラフィー及びドライエッチングにより、ＣＶＤ酸化膜，ポリシリコン膜及び熱酸化膜をパターニングして、高濃度ソース・ドレイン領域を形成しようとする領域を開口し、ゲート電極及びサイドウォールを形成しようとする領域を覆うダミー酸化膜１０３，ダミーゲート電極１０４及びダミー保護膜２０１を形成する。その後、基板上にＣｏ膜を堆積し、Ｃｏと活性領域のシリコンとの反応により、高濃度ソース・ドレイン領域１０２の上に、厚み３０ｎｍのＣｏＳｉ２　膜（シリサイド膜）を形成する。このシリサイド化工程においては、９００℃の熱処理を施している。このとき、ダミーゲート電極１０４の側面にもシリサイド膜が形成されるが、その図示を省略している。その後、ダミーゲート電極１０４及びその側面上のシリサイド膜を注入マスクとして用いて、注入エネルギー４５ｋｅＶ，ドーズ量５×１０１５ｃｍ−２の条件でヒ素イオン（Ａｓ＋　）の注入を行なって、高濃度ソース・ドレイン領域１０２を形成する。
【００３９】
次に、図５（ｂ）に示す工程において、基板上にシリコン酸化膜からなる厚み８００ｎｍの第１の層間絶縁膜１２１を堆積した後、ダミーゲート電極１０４が露出するまでＣＭＰを行なって、第１の層間絶縁膜１２１及びダミーゲート電極１０４の上面を平坦化する。つまり、この時点で、第１の層間絶縁膜１２１及びダミーゲート電極１０４の厚みは、約２００ｎｍである。
【００４０】
次に、図５（ｃ）に示す工程において、ダミーゲート電極１０４及び第１の層間絶縁膜１２１を同時にドライエッチングする。このとき、エッチング速度比が、ポリシリコンとＳｉＯ２　とのエッチング速度比が４：１になるように、エッチング条件を設定する。例えば、ＣｌとＨＢｒとの流量を、それぞれ５０ｍｌ／ｍｉｎ，５ｍｌ／ｍｉｎに、チャンバ内圧力を５０ｍＴｏｒｒ（≒６．６５Ｐａ）に設定する。すると、ダミーゲート電極１０４が先に除去されて、ダミー酸化膜１０３が露出した時点で、エッチングを停止する。このとき、第１の層間絶縁膜１２１の厚みは、約１５０ｎｍである。そして、第１の層間絶縁膜１２１のサイドウォール及びゲート電極を形成しようとする領域には、ゲート用開口部Ｒｇが形成される。
【００４１】
その後の工程の図示は省略するが、ダミー酸化膜１０３を除去した後、第１の実施形態における図１（ｄ）〜（ｆ）に示す工程と同じ工程を行なって、ＭＩＳトランジスタを形成する。
【００４２】
本実施形態においても、第１の実施形態と同じ材質からなるゲート絶縁膜を形成しているので、ゲート絶縁膜のＣ−Ｖ特性や、ＭＩＳトランジスタのＩｇ−Ｖｇ特性は、図２，図３に示す通りである。
【００４３】
図６は、第２の実施形態におけるＭＩＳトランジスタのドレイン電流（Ｉｄ）のゲート電圧（Ｖｇ）に対する依存性（Ｉｄ−Ｖｇ特性）を示す図である。同図に示すデータは、ゲート幅Ｗ／ゲート長Ｌｇが５０（μｍ）／１０（μｍ）のサンプルについてのデータである。同図に示すように、本実施形態のｎチャネル型ＭＩＳトランジスタにより、高いＩｄ値２０μＡ／μｍが得られている。
【００４４】
本実施形態においても、シリサイド形成工程は、高濃度ソース・ドレイン領域とゲート電極とに分けて、２回にわたって行われている。つまり、高濃度ソース・ドレイン領域の上部のシリサイド化工程は、ゲート絶縁膜となるシリケート膜（高誘電率膜）の形成前に、９００℃と十分高い温度で行なうことにより、高濃度ソース・ドレイン領域とその下方の基板領域との間の接合リークの発生を抑制することができる。
【００４５】
一方、ゲート電極の上部におけるシリサイド化工程は、８００℃と十分低い温度で行なうことにより、シリサイド層の線低抵抗を十分小さくすることができる。このように、シリケート膜を形成した後は、シリケート膜の再結晶化を招くほどの高温の熱処理を行なわないので、ゲート絶縁膜の再結晶化に起因するゲートリークの発生を抑制することができる。
【００４６】
すなわち、第２の実施形態の半導体装置及びその製造方法によっても、第１の実施形態と同様に、ゲートバイアスが低電圧化されても高い電流駆動力を発揮することができるとともに、ゲート絶縁膜の物理的厚みは厚く維持しうるので、ゲートリークを効果的に抑制することができ、かつ、ゲート絶縁膜の再結晶化に起因するゲートリークの発生を抑制することができる。
【００４７】
上記各実施形態においては、バルクのＳｉ基板を用いたが、それに代えてＳＯＩ基板を用いてもよい。
【００４８】
上記各実施形態においては、ゲート絶縁膜をシリケート膜としたが、それに代えたシリコン酸化膜とシリケート膜との積層膜を用いてもよい。また、本実施形態のゲート絶縁膜としては、Ｈｆ，Ｚｒ，Ａｌのうち少なくともいずれか１つの金属を含む金属酸化膜、又はＨｆ，Ｚｒ，Ａｌのうち少なくともいずれか１つの金属を含むシリケート膜であることが好ましい。
【００４９】
上記各実施形態では、半導体装置としてｎチャネル型ＭＩＳトランジスタを形成する場合について説明したが、ｐチャネル型ＭＩＳトランジスタ、あるいはｎチャネル型ＭＩＳトランジスタとｐチャネル型ＭＩＳトランジスタとを含むＣＭＩＳデバイスを形成する場合についても、同様に適用することができ、かつ、同じ効果を発揮することができる。
【００５０】
【発明の効果】
本発明によれば、ダミーゲート電極を用いて高濃度ソース・ドレイン領域を形成し、その後、ダミーゲートを除去してから、不純物を含むサイドウォールからの固相拡散により低濃度ソース・ドレイン領域を形成した後、高誘電率材料からなるゲート絶縁膜を堆積するようにしたので、安定したプロセスを提供できる。
【図面の簡単な説明】
【図１】（ａ）〜（ｆ）は、第１の実施形態に係るＭＩＳトランジスタである半導体装置の製造方法を示す断面図である。
【図２】第１，第２の実施形態におけるゲート絶縁膜のバイアスに対する容量の依存性（Ｃ−Ｖ特性）を示す図である。
【図３】第１，第２の実施形態におけるＭＩＳトランジスタのゲートバイアスに対するゲート電流の依存性（Ｉｇ−Ｖｇ特性）を示す図である。
【図４】第１の実施形態におけるＭＩＳトランジスタのドレイン電流のゲート電圧に対する依存性（Ｉｄ−Ｖｇ特性）を示す図である。
【図５】（ａ）〜（ｃ）は、第２の実施形態に係るＭＩＳトランジスタである半導体装置の製造方法の一部の工程を示す断面図である。
【図６】第２の実施形態におけるＭＩＳトランジスタのドレイン電流（Ｉｄ）のゲート電圧（Ｖｇ）に対する依存性を示す図である。
【符号の説明】
１００　シリコン基板
１０１　素子分離
１０２　ソース・ドレイン領域
１０３　ダミー酸化膜
１０４　ダミーゲート電極
１０５　第１の層間絶縁膜
１０６　酸化膜サイドウォール
１０７　エクステンション領域
１０８　ゲート絶縁膜
１０９　ゲート電極
１１０　ＣｏＳｉ２　層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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