(57)【要約】【課題】本発明は容易な設計により作られる安価な半導体装置と，少ない追加端子で簡単な導通試験を可能とする導通試験方法を提供する。【解決手段】主たる機能を有する集積回路からなる主集積回路部２１０と，上記主集積回路部２１０の主入出力信号をオンオフする主入出力信号オンオフ手段２２０と，外部接続端子と上記外部接続端子を実装する実装部との導通を試験するための試験信号をオンオフする試験信号オンオフ手段２３０とを備え，動作モードを切り替えるため外部から入力されるモード切替信号により，上記主入出力信号オンオフ手段２２０および上記試験信号オンオフ手段２３０を制御することを特徴とする，半導体装置１１０を提供される。かかる構成により，容易な設計で作られる安価な半導体装置を提供でき，少ない追加端子で簡単な導通試験が可能となる。【選択図】  図２
2004325291.tif 000002
【特許請求の範囲】
【請求項１】
主たる機能を有する集積回路からなる主集積回路部と；
前記主集積回路部の主入出力信号をオンオフする主入出力信号オンオフ手段と；
外部接続端子と前記外部接続端子を実装する実装部との導通を試験するための試験信号をオンオフする試験信号オンオフ手段とを備え；
通常モードと試験モードからなる動作モードを切り替えるため外部から入力されるモード切替信号により，前記主入出力信号オンオフ手段および前記試験信号オンオフ手段を制御することを特徴とする，半導体装置。
【請求項２】
前記主入出力信号オンオフ手段は，３ステートバッファからなる回路素子を備えることを特徴とする，請求項１に記載の半導体装置。
【請求項３】
前記試験信号オンオフ手段は，３ステートバッファからなる回路素子を備えることを特徴とする，請求項１に記載の半導体装置。
【請求項４】
前記試験信号は，外部から供給されることを特徴とする，請求項１に記載の半導体装置。
【請求項５】
前記試験信号は，前記主集積回路部を動作させるクロック信号であることを特徴とする，請求項１に記載の半導体装置。
【請求項６】
前記試験信号を生成する試験信号生成手段をさらに備えており，前記試験信号は，前記試験信号生成手段が生成した矩形波であることを特徴とする，請求項１に記載の半導体装置。
【請求項７】
グランドに接続されたプルダウン抵抗をさらに備えることを特徴とする，請求項１に記載の半導体装置。
【請求項８】
設計した回路をプログラムすることによりハードウェアとして実現できるプログラマブル装置をして，請求項１から７のいずれかに記載の半導体装置として機能させることを特徴とする，コンピュータプログラム。
【請求項９】
前記主入出力信号オンオフ手段の回路素子を共通にすることにより標準化されることを特徴とする，請求項８に記載のコンピュータプログラム。
【請求項１０】
半導体装置の外部接続端子と前記外部接続端子を実装する実装部との導通を試験する導通試験方法であって：
動作モードを切り替えるため外部から入力されるモード切替信号を判断するモード判断工程と；
前記モード判断工程で判断された結果から主集積回路部の主入出力信号および前記導通を試験するための試験信号のオンオフが切り替えられるオンオフ切替工程と；
からなり，
前記オンオフ切替工程において，前記結果が導通試験を行う試験モードであれば，主入出力信号がオフされると共に試験信号がオンされ；
前記結果が主集積回路部の動作を行う通常モードであれば，前記主出力信号がオンされると共に前記試験信号がオフされることを特徴とする，導通試験方法。
【請求項１１】
前記試験信号は，外部から供給されることを特徴とする，請求項１０に記載の導通試験方法。
【請求項１２】
前記試験信号は，前記主集積回路部を動作させるクロック信号であることを特徴とする，請求項１０に記載の導通試験方法。
【請求項１３】
前記試験信号を生成する試験信号生成工程をさらに備えており，前記試験信号は，前記試験信号生成工程で生成した矩形波であることを特徴とする，請求項１０に記載の導通試験方法。
【請求項１４】
前記モード判断工程は，前記モード切替信号が入力されない場合に，通常モードと判断することを特徴とする，請求項１０に記載の導通試験方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置，導通試験方法，およびコンピュータプログラムにかかり，特に外部接続端子と実装部との導通試験に関する。
【０００２】
【従来の技術】
集積回路を有する半導体装置には様々な形状をしたものが市販されている。例えば，ＤＩＰ（Ｄｕａｌ  Ｉｎｌｉｎｅ  Ｐａｃｋａｇｅ），ＰＱＦＰ（Ｐｌａｓｔｉｃ  Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋ），ＰＬＣＣ（Ｐｌａｓｔｉｃ  Ｌｅａｄｅｄ  Ｃｈｉｐ  Ｃａｒｒｉｅｒ），ＢＧＡＰ（Ｂａｌｌ  Ｇｒｉｄ  Ａｒｒａｙ  Ｐａｃｋａｇｅ）などであり，近年においては集積回路を構成するゲートの数が増大し，併せて外部に接続するための端子も増加，高密度化の傾向にある。
【０００３】
従来の集積回路を有する半導体装置は，回路規模も小さく，半導体装置端子間の距離も確保されていた。従ってこの半導体装置の端子における接触不良を確認するのは容易であった。近年の高密度化された端子においては，半導体装置実装部との接触不良を確認する導通試験は困難を極めている。
【０００４】
従来，このような大規模な集積回路を有する半導体装置を基板に実装した場合，
従来半導体装置と基板との接触確認（導通試験）をするには，目視による確認，導通テスタによる確認，Ｘ線撮影による確認，ＪＴＡＧ（Ｊｏｉｎｔ  ＴｅｓｔＡｃｔｉｏｎ  Ｇｒｏｕｐ）による確認，および，半導体装置の通常動作による確認という確認方法があった。
【０００５】
上記目視による確認では，物理的に接触しているように見えるが実際には電気的に接触していない場合があった。また，半導体装置のパッケージ形状によっては目視困難な位置に端子が設けられているものもあり，目視による確認を行えない場合もあった。例えば，上記ＢＧＡＰは，実装面にボール形状をした端子が等間隔で配列され，基板に実装した後では上記端子は基板との間に挟まれて見えなくなってしまう。このような状況下では目視による確認は有効でない。
【０００６】
上記導通テスタによる確認では，半導体装置の端子と基板の双方に導通テスタを当てる必要がある。この確認方法において，半導体装置の端子間距離が確保されていない場合は，導通テスタのプローブが隣に設けられた端子に触れてしまうなどの問題があった。また，上記のように半導体装置のパッケージ形状によっては，半導体装置の端子に導通テスタのプローブを当てることが困難な場合もあり，導通テスタでは確認ができなかった。
【０００７】
上記Ｘ線撮影による確認では，目視困難な位置に端子があったとしても，Ｘ線による撮影で接触確認ができる。しかし，上記目視による確認と同様に物理的に接触しているように見えても電気的に接触していない場合があった。また，Ｘ線を使用するので測定装置が高価になるという問題点もあった。
【０００８】
上記ＪＴＡＧによる確認では，ＪＴＡＧによる半導体装置の物理的接続確認方法であるＥＸＴＥＳＴ（Ｅｘｔｅｒｎａｌ  Ｔｅｓｔ）命令により各外部接続端子から試験信号を出力して基板との接触を確認することができる。しかし，導通試験をするために高価な試験装置が必要であり，測定者には高度な専門知識が要求されていた。
【０００９】
上記半導体装置の通常動作による確認では，半導体装置の実際の動作に即して試験するため，上記のように高価な測定装置は必要ない。しかし，半導体装置からいかなる信号が出力されるかを予め考慮する必要があった。また，入力端子など実際の動作において測定不能な端子も存在する。さらに，想定した信号が測定されない場合には，原因が接触不良なのか他の部分（例えば半導体装置自体の問題）なのかの特定が困難であった。
【００１０】
【特許文献１】
特願平７−１７６５７９号公報
【発明が解決しようとする課題】
上述したように目視による確認や導通テスタによる確認では，導通試験自体が不可能な場合がある。また，Ｘ線撮影による確認やＪＴＡＧによる確認では，高価な試験，測定装置，および，高度な専門知識を必要としていた。さらに，半導体装置の通常動作による確認では，想定した動作をしない場合の不具合箇所の特定が困難であった。
【００１１】
本発明は，従来の半導体装置が有する上記問題点に鑑みてなされたものであり，本発明の目的は，容易な設計により作られる，安価な，新規かつ改良された半導体装置を提供することである。
【００１２】
さらに，本発明の別の目的は，少ない追加端子で，簡単な導通試験を可能とする，新規かつ改良された導通試験方法を提供することである。
【００１３】
【課題を解決するための手段】
上記課題を解決するため，本発明の第１の観点によれば，主たる機能を有する集積回路からなる主集積回路部と，上記主集積回路部の外部との接続信号である主入出力信号をオンオフする主入出力信号オンオフ手段と，外部接続端子と上記外部接続端子を実装する実装部との導通を試験するための試験信号をオンオフする試験信号オンオフ手段とを備え，通常モードと試験モードからなる動作モードを切り替えるため外部から入力されるモード切替信号により，上記主入出力信号オンオフ手段および上記試験信号オンオフ手段を制御することを特徴とする，半導体装置が提供される。ここで主集積回路部は本来の半導体装置が有すべき集積回路を表し，上記動作モードが通常モードの時には，この主集積回路部の機能が上記半導体装置の機能と等しくなる。
【００１４】
かかる半導体装置では，既存の半導体装置と同機能を備える主集積回路部に上記のような構成を付加するだけで，半導体装置の外部接続端子と上記外部接続端子を実装する実装部との導通試験が実施可能になる。この追加された部分は簡単な回路素子と数本の追加端子を用いて形成されるため，回路設計が容易で，優れたコストパフォーマンスを提供できる。さらに，ＪＴＡＧ等による試験回路と比較すると回路規模が小さく，このような導通試験を可能とする半導体装置としてはパッケージの面積を小さく形成することができる。
【００１５】
また，上記主入出力信号オンオフ手段は，３ステートバッファからなる回路素子を備えることができる。この主入出力信号オンオフ手段は，半導体装置の１信号端子あたり１個（入力端子もしくは出力端子の場合）または２個（双方向端子の場合）の３ステートバッファで構成することもできる。
【００１６】
かかる構成により，より回路設計が容易になり，さらに優れたコストパフォーマンスを提供できる。
【００１７】
また，上記試験信号オンオフ手段も，３ステートバッファからなる回路素子を備えることができる。この試験信号オンオフ手段は，半導体装置の１信号端子あたり１個の３ステートバッファで構成することもできる。このことから上記主入出力信号オンオフ手段と合わせて半導体装置の１信号端子あたり２個または３個の３ステートバッファによって構成することも可能になる。
【００１８】
かかる構成により，より回路設計が容易になり，さらに優れたコストパフォーマンスを提供できる。
【００１９】
また，上記試験信号は，外部から供給されるとしてもよいし，上記主集積回路部を動作させるクロック信号であってもよいし，もしくは，上記試験信号を生成する試験信号生成手段をさらに備え，上記試験信号生成手段が生成した矩形波であってもよい。
【００２０】
かかる構成により，本発明による半導体装置の追加端子は２端子または１端子とすることができる。試験信号を外部から供給するような構成では，上記モード切替信号が入力されるモード切替端子と，試験信号が入力される試験信号入力端子との２端子を必要とし，外部からのクロック信号や内部で生成される矩形波を使用する構成では，試験信号入力端子を必要とせず，モード切替端子１端子のみの追加で本発明の実施が可能である。
【００２１】
また，グランドに接続されたプルダウン抵抗をさらに備えることが可能である。
【００２２】
かかる構成により，上記モード切替端子に電気的に何も接続されていない状態であっても，動作モードを固定でき，安定した動作を見込める。また，この固定された動作モードは，通常モードとすることもできる。
【００２３】
また，上記課題を解決するため，本発明の別の観点によれば，設計した回路をプログラムすることによりハードウェアとして実現できるプログラマブル装置をして，本発明にかかる半導体装置として機能させることを特徴とする，コンピュータプログラムを提供する。
【００２４】
かかるコンピュータプログラムは，プログラマブル装置に書き込まれることにより，本発明の実施が可能である。ここでは，主たる機能をプログラムした後に，導通試験を行うための上記プログラムを簡単に設計，追加できる。
【００２５】
また，上記主入出力信号オンオフ手段の回路素子を共通にすることにより標準化されたコンピュータプログラムも提供できる。
【００２６】
かかるコンピュータプログラムでは，導通試験を実施するプログラムをプログラマーがその都度設計するのではなく，自動的に生成されるように構成することもできる。これは，上記主入出力信号オンオフ手段の回路素子の全てを共通する双方向（入力および出力）３ステートバッファで形成することにより可能となる。このような標準化により導通試験部分を設計する煩わしさがなくなり設計の効率化を図れる。
【００２７】
また，上記課題を解決するため，本発明の別の観点によれば，半導体装置の外部接続端子と上記外部接続端子を実装する実装部との導通を試験する導通試験方法であって，
動作モードを切り替えるため外部から入力されるモード切替信号を判断するモード判断工程と，上記モード判断工程で判断された結果から主集積回路部の主入出力信号および上記導通を試験するための試験信号のオンオフが切り替えられるオンオフ切替工程とからなり，上記オンオフ切替工程において，上記結果が導通試験を行う試験モードであれば主入出力信号がオフされると共に試験信号がオンされ，上記結果が主集積回路部の動作を行う通常モードであれば上記主出力信号がオンされると共に上記試験信号がオフされることを特徴とする，導通試験方法が提供される。
【００２８】
かかる構成により，半導体装置の外部接続端子と上記外部接続端子を実装する実装部との導通試験が容易に行われる。上記半導体装置の試験信号入力端子に入力された試験信号がそのまま外部接続端子から出力されていることを確認するだけで上記導通試験を行える。従って，高度な専門知識を持った人でなくても導通試験が可能であり，導通試験時間を短縮することもできる。
【００２９】
この導通試験方法は，半導体装置の外部接続端子に直接触れたり，目視したりすることが困難なパッケージに対して有効である。また，基板上でテストパターンを形成することが可能であれば，どのようなパッケージにおいても導通試験が可能となる。
【００３０】
また，上記試験信号は，外部から供給されるとしてもよいし，上記主集積回路部を動作させるクロック信号であってもよいし，もしくは，上記試験信号を生成する試験信号生成手段をさらに備え，上記試験信号生成手段が生成した矩形波であってもよい。
【００３１】
かかる構成により，本発明による半導体装置の追加端子は２端子または１端子とすることができる。試験信号を外部から供給するような構成では，上記モード切替信号が入力されるモード切替端子と，試験信号が入力される試験信号入力端子との２端子を必要とし，外部からのクロック信号や内部で生成される矩形波を使用する構成では，試験信号入力端子を必要とせず，モード切替端子１端子のみの追加で本発明の実施が可能である。
【００３２】
また，上記モード判断工程は，上記モード切替信号が入力されない場合に，通常モードと判断するとしてもよい。
【００３３】
かかる構成により，上記モード切替信号が入力されていない場合においても，動作モードを通常モードに固定でき，安定した動作を見込める。
【００３４】
【発明の実施の形態】
以下に添付図面を参照しながら，本発明の好適な実施の形態について詳細に説明する。なお，本明細書及び図面において，実質的に同一の機能構成を有する構成要素については，同一の符号を付することにより重複説明を省略する。
【００３５】
（導通試験の第１の実施形態）
図１は，本実施形態における導通試験の接続図である。この図１では，基板に実装された半導体装置の外部接続端子とこの外部接続端子を実装する実装部との導通を試験する手順を説明する。
【００３６】
半導体装置１１０は，直接ハンダ付けにより基板１１２に実装されている。この実装は半導体装置１１０を脱着できるＩＣソケットを介して実装されてもよい。上記半導体装置１１０の外部接続端子から基板１１２上のパターンを経由して同基板１１２上に設けられたテストピンまたはテストランドと接続されている。本実施形態では，代表される４本のテストピンを記載する。テストピンとしては，モード切替入力ピン１１４と，試験信号入力ピン１１６と，信号出力ピン１１８と，信号入力ピン１２０とが備えられる。
【００３７】
上記モード切替入力ピン１１４は，半導体装置１１０に備わる外部接続端子のうちモード切替信号の入力端子と電気的に接続される。また，プローブ等電気的な配線によりモード切替装置１３０とも接続されている。モード切替装置１３０には，モード切替を行うスイッチ１３２が設けられている。図１においてこのスイッチ１３２と接続されている接点は，基板１１２における電源電圧（例えばＤＣ＋５Ｖ）と同じ電位のプラス（＋）電原１３４と接続されている。また，図１においてスイッチ１３２が接続されていない接点は，基板１１２におけるグランドと同電位であるマイナス（−）電源１３６と接続されている。このスイッチ１３２をプラス電源１３４側またはマイナス電源１３６側に切り替えることで，試験モードか通常モードかを選択することができる。
【００３８】
上記試験信号入力ピン１１６は，半導体装置１１０に備わる外部接続端子のうち試験信号の入力端子と電気的に接続される。また，プローブ等電気的な配線により信号発生装置１４０とも接続されている。この信号発生装置１４０は，「１」と「０」で表されるデジタル信号を発生することができ，周波数や「１」と「０」のパルス幅比も調整することができる。本実施形態では，この信号発生装置１４０で出力される信号を試験信号とする。
【００３９】
上記信号出力ピン１１８は，半導体装置１１０に備わる外部接続端子のうち信号の出力端子と電気的に接続される。また，プローブ等電気的な配線により信号測定装置１５０とも接続されている。この信号測定装置１５０としては，オシロスコープやデジタルアナライザ等が想定される。また，簡易的に電圧テスタなどでも代用できる。この電圧テスタを使用する場合は，信号発生装置１４０で発生する試験信号の周波数を例えば１Ｈｚ以下に設定して，視覚的に電圧の変化を読み取ることができる。
【００４０】
上記信号入力ピン１２０は，半導体装置１１０に備わる外部接続端子のうち信号の入力端子と電気的に接続される。この信号入力ピン１２０では，通常モードにおいて信号測定装置１５０による信号の測定はできない。しかし，試験モードにおいては，信号出力ピン１１８同様，信号入力ピン１２０にも試験信号が出力され，信号測定装置１５０による信号測定が可能となる。
【００４１】
基板１１２上に実装された半導体装置１１０は，大規模な集積回路が想定される。ＢＧＡＰの例では，基板１１２にハンダ付けまたはＩＣソケットにより実装した後は，各外部接続端子に触れることは困難である。すなわち直接導通を確認することができない。本実施形態による導通試験では，信号発生装置１４０で出力される試験信号の波形１４２と信号測定装置１５０で測定される電圧波形１５２を比較することで導通があるかないかを確認する。試験信号は上記に示すように「１」，「０」で表されるデジタル信号からなり，波形１４２と電圧波形１５２の両者がおおよそ同じ形状や周期をしていれば，導通と見なすことができる。このような導通試験の場合，両者が完全に一致している必要はない。
【００４２】
以下導通試験についての詳細な手順を説明する。最初に上記導通試験を行うため試験モードに変更する。これはモード切替装置１３０において，図１に示すようにスイッチ１３２をプラス電源１３４に接続された接点と接続することによって実現する。通常モードに変更する場合は，スイッチ１３２をマイナス電源１３６に接続された接点と接続するか，または，接続を切断して電気的にオープンにする。この時，信号発生装置１４０から発生された試験信号は，試験信号入力ピン１１６を介して半導体装置１１０に入力される。半導体装置１１０の内部において，所定の回路素子を経由し，導通試験の目的とする各外部接続端子のすべてに出力される。この出力は，入力される試験信号と比べ，バッファとしての回路素子分だけ遅延するが，ほぼ同期して出力される。この各外部接続端子に接触しているであろう実装部と接続された信号出力ピン１１８を介して試験信号は信号測定装置１５０に送られる。
【００４３】
また，上記テストピンは，ピンが設けられていないランドからなるテストランドであってもよいし，テストコネクタのコネクタピンであってもよい。
【００４４】
（半導体装置１１０の第１の実施形態）
図２は，本実施形態における導通試験を行うことが可能な半導体装置１１０の回路図を示す。この半導体装置１１０は，多数の外部接続端子を有することが通常であるが，本実施形態の理解を容易にするため，図２では入力，出力，双方向に代表される外部接続端子である，入力端子２４０，出力端子２４２，双方向端子２４４のみを取りあげて説明する。
【００４５】
上記半導体装置１１０は，主集積回路部２１０と，主入出力信号オンオフ手段２２０と，試験信号オンオフ手段２３０とから構成される。
【００４６】
上記主集積回路部２１０は，半導体装置１１０の主たる機能を有する集積回路からなっていて，当該主集積回路部２１０の入出力端子は，半導体装置１１０の外部接続端子と１対１に対応している。ただし，後述するように半導体装置１１０には，追加外部接続端子として，２端子もしくは１端子余分に備わっている。
【００４７】
半導体装置１１０の通常モードでは，主集積回路部２１０の機能がそのまま半導体装置１１０の機能となり，違和感なく主集積回路部２１０の機能を利用できる。これは，従来において半導体装置だった集積回路部分（本実施形態における主集積回路部２１０）に対して，主入出力信号オンオフ手段２２０と，試験信号オンオフ手段２３０とを新たに設けて本実施形態にかかる半導体装置１１０としているからである。この半導体装置１１０を試験モードとして使用しない場合は，従来の半導体装置として使用できる。
【００４８】
例えば，半導体装置１１０の入力端子２４０は，主集積回路部２１０の入力端子２１２と同じ扱いが可能で，半導体装置１１０の入力端子２４０に入力された信号は主集積回路２１０の回路素子２５０に供給される。同様に，半導体装置１１０の出力端子２４２は，主集積回路部２１０の出力端子２１４と同じ扱いが可能で，主集積回路２１０の回路素子２５２から供給された信号は，半導体装置１１０の出力端子２４２から出力される。さらに，半導体装置１１０の双方向端子２４４は，主集積回路部２１０の双方向端子２１６と同じ扱いが可能で，半導体装置１１０の双方向端子２４４に入力された信号は回路素子２５４に供給され，回路素子２５４から出力された信号は，半導体装置１１０の双方向端子２４４から出力される。
【００４９】
上記主入出力信号オンオフ手段２２０は，通常モードにおいては，上記主集積回路部２１０を使用するため上述のような入出力を維持し，また，試験モードにおいては，試験信号と相互に影響を及ぼさないように主集積回路部２１０の主入力信号と半導体装置１１０の外部接続端子を切り離す機能を有する。このような機能を実現するために３ステートバッファが設けられている。試験モードにおいて３ステートバッファから構成される第１回路素子２２２は入力信号を切り離し，３ステートバッファから構成される第２回路素子２２４は出力を切り離し，また，３ステートバッファを組み合わせて構成される第３回路素子２２６は双方向信号を切り離す。
【００５０】
このように主集積回路部２１０の主入出力信号と半導体装置１１０の外部接続端子との接続を維持するかまたは切り離すか，すなわち通常モードか試験モードかの判断は，モード切替端子２４８に入力されるモード切替信号によりなされる。
【００５１】
上記試験信号オンオフ手段２３０は，試験モードにおいては，試験信号入力端子２４６からの試験信号を半導体装置１１０の外部接続端子に出力し，また，通常モードにおいては，主入出力信号と相互に影響を及ぼさないように試験信号入力端子２４６と半導体装置１１０の外部接続端子を切り離す機能を有する。上記主入出力信号オンオフ手段２２０と同様，このような機能を実現するために３ステートバッファが設けられている。３ステートバッファから構成される第４回路素子２３２，第５回路素子２３４，および，第６回路素子２３６は，試験信号の出力を切り離す。また，試験信号入力端子２４６と半導体装置１１０の外部接続端子を接続するか切り離すかは，上記主入出力信号オンオフ手段２２０と同様，モード切替端子２４８に入力されるモード切替信号によりなされる。
【００５２】
また，上記半導体装置１１０は，グランド２６２に接続されるプルダウン抵抗２６０も備える。このプルダウン抵抗２６０によって，モード切替端子２４８に何も接続されていない状態であっても，動作モードを固定でき，安定した動作を見込める。
【００５３】
（入力端子２４０の動作モード切替）
図３を参照して，半導体装置１１０の入力端子２４０にかかるモード切替動作を説明する。
【００５４】
本実施形態においては，動作モードの切り替えは，モード切替端子２４８に入力されるモード切替信号によってなされる。モード切替信号は，ハイレベル（デジタル的に「１」）またはローレベル（デジタル的に「０」）のデジタル信号によって表され，ハイレベルの入力は試験モードと，ローレベルの信号は通常モードと判断される。また，半導体装置１１０は，グランド２６２に接続されるプルダウン抵抗２６０も備えている。従って，モード切替端子２４８に何も接続されていない状態であっても，ローレベルすなわち通常モードと見なされる。
【００５５】
通常モードでは，主集積回路部２１０の機能そのものが半導体装置１１０の機能となる。上記のようにモード切替端子２４８がローレベルまたはオープンに設定されると，第１回路素子２２２のゲート端子３０２および第４回路素子２３２のゲート端子３０４が共にローレベルになる。ゲート端子３０２がローレベルの時，第１回路素子２２２はオン（接続）状態となり，入力端子３０６に入力された信号は出力端子３０８に出力される。この信号が主集積回路部２１０の入力端子２１２を介して回路素子２５０に供給される。この時ゲート端子３０４もローレベルであるが，第１回路素子２２２とは逆に第４回路素子２３２はオフ（未接続）状態となる。ここで，第４回路素子２３２の出力端子３１２はハイインピーダンスとなる。従って，試験信号入力端子２４６から入力され第４回路素子２３２の入力端子３１０に供給される試験信号が半導体装置１１０の入力端子２４０に影響することはない。
【００５６】
また，試験モードでは，半導体装置１１０の外部接続端子から試験信号が出力される。試験モードにかかりモード切替端子２４８がハイレベルになると，第１回路素子２２２のゲート端子３０２および第４回路素子２３２のゲート端子３０４が共にハイレベルになる。ゲート端子３０２がハイレベルの時，第１回路素子２２２はオフ状態となる。ここでは，第１回路素子２２２の出力端子３０８はハイインピーダンスとなる。従って，第１回路素子２２２の入力端子３０６に供給される信号は，主集積回路部２１０の回路素子２５０には影響しない。この時ゲート端子３０４もハイレベルになり，第１回路素子２２２とは逆に第４回路素子２３２はオン状態となる。試験信号入力端子２４６を介して第４回路素子２３２の入力端子３１０に入力された試験信号は，出力端子３１２に出力される。よって，半導体装置１１０の入力端子２４０には，上記の試験信号が出力されることになる。
【００５７】
（出力端子２４２の動作モード切替）
図４を参照して，半導体装置１１０の出力端子２４２にかかるモード切替動作を説明する。
【００５８】
本実施形態においては，動作モードの切り替えは，上記入力端子２４０の動作モード切替同様，モード切替端子２４８に入力されるモード切替信号によって行われる。
【００５９】
通常モードは，モード切替端子２４８をローレベルまたはオープンにすることでなされる。このようにして，第２回路素子２２４のゲート端子３２２および第５回路素子２３４のゲート端子３２４が共にローレベルになる。ゲート端子３２２がローレベルの時，第２回路素子２２４はオン状態となり，入力端子３２８に入力される，主集積回路部２１０の出力端子２１４を介した回路素子２５２の出力信号は出力端子３２６に出力される。さらにこの信号が半導体装置１１０の出力端子２４２から出力される。この時ゲート端子３２４もローレベルであるが，第２回路素子２２４とは逆に第５回路素子２３４はオフ状態となる。ここで，第５回路素子２３４の出力端子３３２はハイインピーダンスとなる。従って，試験信号入力端子２４６から入力され第５回路素子２３４の入力端子３３０に供給される試験信号が半導体装置１１０の出力端子２４２に影響することはない。
【００６０】
また，試験モードでは，半導体装置１１０の外部接続端子から試験信号が出力される。モード切替端子２４８がハイレベルになると，第２回路素子２２４のゲート端子３２２および第５回路素子２３４のゲート端子３２４が共にハイレベルになる。ゲート端子３２２がハイレベルの時，第２回路素子２２４はオフ状態となる。ここでは，第２回路素子２２４の出力端子３２６はハイインピーダンスとなる。従って主集積回路部２１０の出力端子２１４からの出力信号は半導体装置１１０の出力端子２４２に影響しない。この時ゲート端子３２４もハイレベルになる。従って，第２回路素子２２４とは逆に第５回路素子２３４はオン状態となる。試験信号入力端子２４６を介して第５回路素子２３４の入力端子３３０に入力された試験信号は，出力端子３３２に出力される。よって，半導体装置１１０の出力端子２４２には，上記の試験信号が出力されることになる。
【００６１】
（双方向端子２４４の動作モード切替）
図５を参照して，半導体装置１１０の双方向端子２４４にかかるモード切替動作を説明する。
【００６２】
本実施形態においては，動作モードの切り替えは，上記入力端子２４０の動作モード切替や出力端子２４２の動作モード切替同様，モード切替端子２４８に入力されるモード切替信号によって行われる。
【００６３】
通常モードは，モード切替端子２４８をローレベルまたはオープンにすることでなされる。このようにして，第３回路素子２２６のゲート端子３４２および第６回路素子２３６のゲート端子３４４が共にローレベルになる。ゲート端子３４２がローレベルの時，第３回路素子２２６はオン状態となり，入力端子３４８に入力される，主集積回路部２１０の双方向端子２１６を介した回路素子２５４の出力信号は出力端子３４６に出力される。さらにこの信号が半導体装置１１０の双方向端子２４４から出力される。また，第３回路素子２２６の入力端子３６６に入力された信号は出力端子３６８に出力される。この信号が主集積回路部２１０の双方向端子２１６を介して回路素子２５４に供給される。この時ゲート端子３４４もローレベルであるが，第３回路素子２２６とは逆に第６回路素子２３６はオフ状態となる。ここで，第６回路素子２３６の出力端子３５２はハイインピーダンスとなる。従って，試験信号入力端子２４６から入力され第６回路素子２３６の入力端子３５０に供給される試験信号が半導体装置１１０の双方向端子２４４に影響することはない。
【００６４】
また，試験モードでは，半導体装置１１０の外部接続端子から試験信号が出力される。モード切替端子２４８がハイレベルになると，第３回路素子２２６のゲート端子３４２および第６回路素子２３６のゲート端子３４４が共にハイレベルになる。ゲート端子３４２がハイレベルの時，第３回路素子２２６はオフ状態となる。ここでは，第３回路素子２２６の出力端子３４６はハイインピーダンスとなる。従って，主集積回路部２１０の双方向端子２１６からの出力信号は半導体装置１１０の双方向端子２４４に影響しない。また，第３回路素子２２６の出力端子３６８はハイインピーダンスとなり，第３回路素子２２６の入力端子３６６に供給される信号は，主集積回路部２１０の回路素子２５４には影響しない。この時ゲート端子３４４もハイレベルになり，第３回路素子２２６とは逆に第６回路素子２３６はオン状態となる。試験信号入力端子２４６を介して第６回路素子２３６の入力端子３５０に入力された試験信号は，出力端子３５２に出力される。よって，半導体装置１１０の双方向端子２４４には，上記の試験信号が出力されることになる。
【００６５】
また，入力端子２４０に対する試験モードにおいて，主集積回路部２１０の入力端子２１２は，ハイインピーダンスになっているので，特定の場合を除き主集積回路２１０の入力端子２１２に対する主入出力信号オンオフ手段２２０の回路素子２２２を設けないことも可能である。また，上記特定の場合とは，主集積回路部２１０が，デジタル信号の保持が可能な状態変位素子を含んでいる場合で，かつ入力信号によっては主集積回路部２１０の初期状態が変更される可能性がある場合である。このとき，上記回路素子２２２を設けていないと，試験信号がそのまま主集積回路部２１０に入力され，通常モードに変更しても想定する動作が行われないことがある。
【００６６】
（半導体装置１１０の第２の実施形態）
図６は他の実施形態における導通試験を行うことが可能な半導体装置１１０の回路図を示す。ここでも本実施形態の理解を容易にするため，入力，出力，双方向およびクロック（ＣＬＫ；ｃｌｏｃｋ）入力に代表される外部接続端子のみを取りあげて説明する。
【００６７】
上記半導体装置１１０は，主集積回路部２１０と，主入出力信号オンオフ手段２２０と，試験信号オンオフ手段２３０と，プルダウン抵抗２６０とから構成される。
【００６８】
さらに，上記半導体装置１１０の外部接続端子は，上記主集積回路部２１０においてクロック信号が必要とされる場合に設けられるクロック入力端子４１０を備える。
【００６９】
上記クロック入力端子４１０は，ロジック信号を扱うほとんどの集積回路に設けられ，ここに入力されるクロックは，集積回路のカウンタ周期，信号のラッチタイミングなどに使用される。本実施形態においては，第１の実施形態で説明した試験信号入力端子２４６から入力される試験信号の代わりに既存のクロック信号を利用し，さらに簡単な構成で導通試験を可能にするものである。
【００７０】
本実施形態においても，動作モードの切り替えは，モード切替端子２４８に入力されるモード切替信号によって行われる。
【００７１】
通常モードは，モード切替端子２４８をローレベルまたはオープンにすることでなされる。このモードでは主入出力信号オンオフ手段２２０に備わる回路素子がオン状態となり，主集積回路部２１０の機能そのものが半導体装置１１０の機能となる。本実施形態に備わるクロック入力端子４１０においても，第７回路素子４２０がオン状態となり，外部から入力されたクロック信号は主集積回路部２１０のクロック端子４３０を介して回路素子４４０に供給される。その間，試験信号オンオフ手段２３０に備わる回路素子はオフ状態となり半導体装置１１０の外部接続端子に影響は与えない。
【００７２】
また，試験モードは，モード切替端子２４８をハイレベルにすることでなされる。このモードでは主入出力信号オンオフ手段２２０に備わる回路素子がオフ状態となり，主集積回路部２１０の周辺端子は半導体装置１１０の外部接続端子と切り離される。本実施形態に備わるクロック入力端子４１０においても，第７回路素子４２０がオフ状態となり，外部から入力されたクロック信号は主集積回路部２１０の回路素子４４０には影響を及ぼさない。この時，試験信号オンオフ手段２３０に備わる回路素子はオン状態となり，クロック入力端子４１０から入力されたクロック信号は試験信号として試験信号オンオフ手段２３０の回路素子から出力される。よって，半導体装置１１０の外部接続端子には，上記の試験信号が出力されることになる。
【００７３】
ただし，本実施形態で導通試験を行う場合には，基板１１２の外部または内部でクロックを発生させる必要がある。このように既存のクロック入力端子を使用することで，導通試験のために１端子しか追加する必要がなくなり設計もより簡単になる。
【００７４】
（半導体装置１１０の第３の実施形態）
図７は他の実施形態における導通試験を行うことが可能な半導体装置１１０の回路図を示す。ここでも本実施形態の理解を容易にするため，入力，出力，双方向に代表される外部接続端子のみを取りあげて説明する。
【００７５】
上記半導体装置１１０は，主集積回路部２１０と，主入出力信号オンオフ手段２２０と，試験信号オンオフ手段２３０と，プルダウン抵抗２６０とを備え，さらに，試験信号を生成する試験信号生成手段５１０を備える。
【００７６】
上記試験信号生成手段５１０は，後述する発振回路で形成され，デジタル的な矩形波を生成する。本実施形態においては，第１の実施形態で説明した試験信号入力端子２４６から入力される試験信号，また，第２の実施形態で説明した既存のクロック入力端子４１０から入力されるクロック信号の代わりに内部で自発的に生成される試験信号を利用し，さらに簡単な構成で導通試験を可能にするものである。
【００７７】
本実施形態においても，動作モードの切り替えは，モード切替端子２４８に入力されるモード切替信号に行われる。
【００７８】
通常モードは，モード切替端子２４８をローレベルまたはオープンにすることでなされる。このモードでは主入出力信号オンオフ手段２２０に備わる回路素子がオン状態となり，主集積回路部２１０の機能そのものが半導体装置１１０の機能となる。その間，試験信号オンオフ手段２３０に備わる回路素子はオフ状態となり半導体装置１１０の外部接続端子に影響は与えない。
【００７９】
また，試験モードは，モード切替端子２４８をハイレベルにすることでなされる。このモードでは主入出力信号オンオフ手段２２０に備わる回路素子がオフ状態となり，主集積回路部２１０の周辺端子は半導体装置１１０の外部接続端子と切り離される。この時，試験信号オンオフ手段２３０に備わる回路素子はオン状態となり，試験信号生成手段５１０で生成された試験信号は試験信号オンオフ手段２３０の回路素子から出力される。よって，半導体装置１１０の外部接続端子には，上記の試験信号が出力されることになる。
【００８０】
ここでは，簡単な発振回路である試験信号生成手段５１０を追加することにより，第２の実施形態と同様に，導通試験を行うための１端子しか追加する必要がなくなり設計もより簡単になる。また，クロック入力端子４１０が設けられている必要もない。
【００８１】
（試験信号生成装置５１０）
図８は，半導体装置１１０の第３の実施形態における試験信号生成装置５１０を示す発振回路，特にリング発振器（Ｒｉｎｇ  Ｏｓｃｉｌｌａｔｏｒ）の回路図である。
【００８２】
この発振器は３段以上かつ奇数段の反転素子（インバータ）で構成され，ループを組むように接続した単純な回路になっている。図８の例では反転素子を３段で構成する。この発振回路はゲートの遅延時間を利用したもので，ゲートの遅延時間に依存した周波数を有する矩形波が生成される。
【００８３】
図９は上記発振回路の発振原理を説明するタイムチャートである。第８回路素子５２０の出力端子５３４がハイレベル５５０になった時，第９回路素子５２２の入力端子５３６もハイレベルとなり，回路素子分遅延して出力端子５３８にローレベル５５２が出力される。この時，第１０回路素子５２４の入力端子５４０もローレベルになるので，回路素子分遅延して出力端子５４２にハイレベル５５４が出力される。この信号は，起点である第８回路素子５２０の入力端子５３２に帰還し，出力端子５３４には，さらにゲート遅延分遅れてローレベル５５６が出力される。このようにして，ゲート遅延時間と回路素子段数を乗じたパルス幅５５８の矩形波が形成される。
【００８４】
（半導体装置１１０の第４の実施形態）
以上のように，半導体装置１１０においては２端子または１端子の追加端子により本実施の形態をとることができる。実際に端子を追加する場合は，半導体装置１１０の端子数を増やして対応することも可能であるが，従来において半導体としての装置であったものの空き端子（ＮＣ；Ｎｏｔ  Ｃｏｎｎｅｃｔｅｄ）を利用することも可能である。上記追加される２端子はいずれも入力端子なので，既存の基板に実装された上記従来装置の代わりに，空き端子を利用した本実施形態における半導体装置１１０を実装しても既存の基板には影響を及ぼさない。また，半導体装置１１０も，上記追加端子の１端子であるモード切替端子２４８がオープンまたはローレベル固定であれば，影響されることはない。
【００８５】
このことにより，既存の基板に主な端子配列（ピンアサイン）を代えることなく本実施形態の半導体装置１１０を実装することが可能となる。
【００８６】
（導通試験の第２の実施形態）
また，本実施形態の導通試験はプログラマブル装置をして，本実施形態における半導体装置１１０として機能させるコンピュータプログラムを考慮できる。
【００８７】
上記プログラマブル装置は，ＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ  ＬｏｇｉｃＤｅｖｉｃｅ）やＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）などを含み，多数のゲート素子をプログラムすることにより様々な機能を有する半導体としての装置を形成することができる。このプログラマブル装置において本実施形態の導通試験を実施するプログラムを構成することが可能で，主たる機能をプログラムした後に，このような導通試験実施プログラムを追加できる。
【００８８】
さらに，上記導通試験実施プログラムをプログラマーがその都度設計するのではなく，自動的に生成されるように構成することもできる。これは，上記主入出力信号オンオフ手段２２０の回路素子の全てを共通する双方向３ステートバッファで形成することにより可能となる。このように標準化された導通試験実施プログラムを図１０に示す。
【００８９】
図１０を参照すると，プログラマブル装置６００は，プログラミングされた主集積回路部２１０と導通試験実施プログラム部６１０を有する。
【００９０】
上記導通試験実施プログラム部６１０は，主入出力信号オンオフ手段２２０と，試験信号オンオフ手段２３０と，試験信号入力端子２４６の機能と，モード切替端子２４８の機能とを備えている。この主入出力信号オンオフ手段２２０では，全ての入出力回路を双方向３ステートバッファで構成し，入力端子，出力端子，および，双方向端子に対応できる。このような標準化により導通試験部分を設計する煩わしさがなくなり設計の効率化を図れる。
【００９１】
また，上記半導体装置１１０の第２，第３の実施形態のように，さらに試験信号を外部または内部クロックに置き換えることにより，試験信号入力端子２４６の機能を除いて，上記導通試験実施プログラム部６１０を構成することもできる。
【００９２】
以上，添付図面を参照しながら本発明の好適な実施形態について説明したが，本発明はかかる例に限定されない。当業者であれば，特許請求の範囲に記載された技術的思想の範疇内において各種の変更例または修正例に想到し得ることは明らかであり，それらについても当然に本発明の技術的範囲に属するものと了解される。
【００９３】
例えば，半導体装置１１０の第２の実施形態（図６参照）におけるクロック入力端子４１０と試験信号オンオフ手段２３０の回路素子の間に信号増幅のためバッファを挿入することが考えられる。これは，クロック信号発生回路における駆動能力であるファンアウトが少ない場合等，試験信号オンオフ手段２３０の回路素子数によっては，主集積回路２１０が正常動作しない可能性があるからである。このようにバッファを挿入することで上記の問題は回避できる。
【００９４】
また，試験信号生成装置５１０として図８に示すリング発振器の代わりに図１１に示すコルピッツの変形発振器等，様々な発振回路を使用することも可能である。このコルピッツの変形発振器はデジタル機器の中で数多く使用される発振器である。発振子７００を必要とするが，発振子７００に準じた周波数の矩形波を得ることができるので，上記リング発振器より安定した導通試験を試みることができる。
【００９５】
【発明の効果】
以上説明したように，本発明によれば，簡単な回路構成により設計が容易で，安価な，半導体装置が提供される。また，回路が簡単なので安定した動作を見込める。
【００９６】
さらには，上記半導体装置に２端子または１端子の少ない端子を追加することにより導通試験を実施することが可能であり，専門知識を必要としない簡単な導通試験も可能となる。また，導通試験に際して高価な試験装置を必要としない。
【図面の簡単な説明】
【図１】本実施形態における導通試験の接続図である。
【図２】第１の実施形態における導通試験を行うことが可能な半導体装置の回路図を示す。
【図３】半導体装置の入力端子におけるモード切替動作を説明する回路図である。
【図４】半導体装置の出力端子におけるモード切替動作を説明する回路図である。
【図５】半導体装置の双方向端子におけるモード切替動作を説明する回路図である。
【図６】第２の実施形態における半導体装置の回路図を示す。
【図７】第３の実施形態における半導体装置の回路図を示す。
【図８】試験信号生成装置，特にリング発振器の回路図である。
【図９】発振回路の発振原理を説明するタイムチャートである。
【図１０】プログラマブル装置上で標準化された導通試験実施プログラムの回路図を示す。
【図１１】試験信号生成装置，特にコルピッツの変形発振器の回路図である。
【符号の説明】
１１０  半導体装置
１１２  基板
１３０  モード切替装置
１４０  信号発生装置
１５０  信号測定装置
２１０  主集積回路部
２２０  主入出力信号オンオフ手段
２２２  第１回路素子
２２４  第２回路素子
２２６  第３回路素子
２３０  試験信号オンオフ手段
２３２  第４回路素子
２３４  第５回路素子
２３６  第６回路素子
２４０  入力端子
２４２  出力端子
２４４  双方向端子
２４６  試験信号入力端子
２４８  モード切替端子
４１０  クロック入力端子
４２０  第７回路素子
５１０  試験信号生成手段
５２０  第８回路素子
５２２  第９回路素子
５２４  第１０回路素子
６００  プログラマブル装置
６１０  導通試験実施プログラム部
【図１】
2004325291.tif 000003
【図２】
2004325291.tif 000004
【図３】
2004325291.tif 000005
【図４】
2004325291.tif 000006
【図５】
2004325291.tif 000007
【図６】
2004325291.tif 000008
【図７】
2004325291.tif 000009
【図８】
2004325291.tif 000010
【図９】
2004325291.tif 000011
【図１０】
2004325291.tif 000012
【図１１】
2004325291.tif 000013