(57)【要約】【課題】高耐圧で、ｐｎ接合での電圧降下が小さく、電極との接触抵抗が低く、リーク電流が小さい半導体装置を実現する。【課題を解決するための手段】面状電極２８とＳｉＧｅ層２６とＳｉ層２４，２２がその順に積層された半導体装置であり、ＳｉＧｅ層２６は第１導電型であり、ＳｉＧｅ層側のＳｉ層２４は第１導電型であり、反対側のＳｉ層２２は第２導電型であり、Ｓｉ層２４とＳｉ層２２の間にｐｎ接合が形成されている。ＳｉＧｅ層はＳｉ１−ｘＧｅｘで構成されており、Ｓｉ層に接する部分でｘは実質的に０．０であり、面状電極に接する部分でｘは実質的に１．０であり、ｘはその間において連続的に変化している。【選択図】　図１
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【特許請求の範囲】
【請求項１】
面状電極と第１半導体材料層と第２半導体材料層がその順に積層された半導体装置であり、第１半導体材料層は第１導電型であり、第２半導体材料層の第１半導体材料層側は第１導電型であるとともに反対側は第２導電型であって両者間にｐｎ接合が形成されており、第１半導体材料は第２半導体材料のバンドギャップよりも小さなバンドギャップを持つ材料と第２半導体材料の複合材料であり、小さなバンドギャップを持つ材料の存在比率が第２半導体材料層側で小さく面状電極側で大きいことを特徴とする半導体装置。
【請求項２】
面状電極とＳｉＧｅ層とＳｉ層がその順に積層された半導体装置であり、ＳｉＧｅ層は第１導電型であり、Ｓｉ層のＳｉＧｅ層側は第１導電型であるとともに反対側は第２導電型であって両者間にｐｎ接合が形成されており、ＳｉＧｅ層はＳｉ１−ｘＧｅｘで構成されており、Ｓｉ層に接する部分でｘは実質的に０．０であり、面状電極に接する部分でｘは実質的に１．０であり、ｘはその間において連続的に変化していることを特徴とする半導体装置。
【請求項３】
Ｓｉ１−ｘＧｅｘ層に代えてＳｉ１−ｘＧｅｘＣ層を用いる請求項２の半導体装置。
【請求項４】
ｐｎ接合を構成するＳｉ層の不純物濃度よりもＳｉＧｅ層またはＳｉＧｅＣ層の不純物濃度が高いことを特徴とする請求項２または３の半導体装置。
【請求項５】
第２導電型のＳｉ層の不純物濃度よりも第１導電型のＳｉ層の不純物濃度が高く、第１導電型のＳｉ層の不純物濃度よりもＳｉＧｅ層またはＳｉＧｅＣ層の不純物濃度が高いことを特徴とする請求項２または３の半導体装置。
【請求項６】
Ｓｉ層に接するＳｉＧｅ層またはＳｉＧｅＣ層が、ＣＶＤで形成された層であることを特徴とする請求項２から５のいずれかの半導体装置。
【請求項７】
Ｓｉ層に接するＳｉＧｅ層またはＳｉＧｅＣ層が、Ｓｉ層表面に堆積されたＧｅ層またはＧｅＣ層がＳｉ層に固溶した層であることを特徴とする請求項２から５のいずれかの半導体装置。
【請求項８】
第２導電型のＳｉ基板の表面から第１導電型のイオンを深く注入してから拡散する工程と、イオン注入した面から第１導電型のイオンを浅く注入する工程と、イオン注入した面にＧｅ層を堆積する工程と、堆積したＧｅ層を加熱処理して第１導電型のＳｉ１−ｘＧｅｘ層を形成する工程を備え、Ｓｉ基板内にｐｎ接合が形成されており、Ｓｉ１−ｘＧｅｘ層のｘがＳｉ基板側で小さくて表面側で大きな半導体装置を生産する方法。
【請求項９】
Ｇｅ層に代えてＧｅＣ層を堆積する請求項８の生産方法。
【請求項１０】
イオンを注入した後に６００℃以下の温度で熱処理する工程を有する請求項８または９の生産方法。
【請求項１１】
堆積したＧｅ層またはＧｅＣ層の表面を融点以上に加熱するとともにＳｉ層の温度を６００℃以下に維持することを特徴とする請求項８から１０のいずれかの生産方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はヘテロ接合を利用した半導体装置に関する。特にヘテロ接合部に生じることが避けられない各種の欠陥に起因するリーク電流を低減する技術に関する。
【０００２】
【従来の技術】半導体装置のオン電圧の低下やスイッチング損失の低減等のために、ヘテロ接合を利用する技術が提案されている。
【０００３】
例えば特開平８−３７２９４号公報には、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ　Ｇａｔｅ　ＢｉｐｏｌａｒＴｒａｎｓｉｓｔｏｒ）が開示されており、ｐｎ接合を実現するために第１導電型（ｐ＋）の第１半導体層上に第２導電型（ｎ−）の第２半導体層を積層するにあたって、第１半導体層よりも大きい（広い）バンドギャップを有する半導体材料を用いて積層する技術を示している。具体的には、バンドギャップの狭いゲルマニウムの上にバンドギャップの広いシリコンを積層するとともに、ゲルマニウムを第１導電型（ｐ＋）としてシリコンを第２導電型（ｎ−）とする。ヘテロ接合を利用することでＩＧＢＴのオン電圧を低下させる技術を開示している。
ｐｎ接合をヘテロ接合で構成すると、ヘテロ接合部に生じることが避けられない各種の欠陥に起因して半導体装置の特性が低下する。特開平８−３７２９４号公報には、第１導電型（ｐ＋）のバンドギャップの狭い第１半導体材料の層と、第２導電型（ｎ−）のバンドギャップの狭い第１半導体材料の層と、第２導電型（ｎ−）のバンドギャップの広い第２半導体材料の層とを積層した半導体装置も開示している。この構造を利用すると、ｐｎ接合とヘテロ接合を分離することができ、ヘテロ接合部に生じることが避けられない各種の欠陥に起因して半導体装置の特性が低下することを防止することができる。同種の構造が、特開２０００−５８８１９号公報にも記載されている。
【０００４】
特開平８−３７２９４号公報に記載の技術では、バンドギャップの狭い半導体材料を用いてｐｎ接合を構成する。この場合、リーク電流が大きくなりやすい。そこで、特開２０００−３５７８０１号公報には、ｐｎ接合とヘテロ接合を分離するとともに、バンドギャップの広い半導体材料を用いてｐｎ接合を構成する技術が開示されている。具体的には、第１導電型（ｐ＋）のバンドギャップの狭い第１半導体材料の層と、第１導電型（ｐ＋）のバンドギャップの広い第２半導体材料の層と、第２導電型（ｎ−）のバンドギャップの広い第２半導体材料の層とを積層した半導体装置が開示されている。この場合、バンドギャップの広い第２半導体材料を利用してｐｎ接合が形成されるために、リーク電流が抑制される。
特開２０００−３５７８０１号公報に記載の技術では、ヘテロ接合を利用するためにオン電圧を低下させることができ、バンドギャップの広い半導体材料を用いてｐｎ接合を構成するためにリーク電流を抑制することができ、ｐｎ接合とヘテロ接合を分離するためにヘテロ接合部に生じることが避けられない各種の欠陥に起因して半導体装置の特性が低下することを防止することができる。ｐｎ接合部に欠陥が存在するとリーク電流が増大するために、ｐｎ接合とヘテロ接合を分離することによってリーク電流を抑制することができる。
【０００５】
【発明が解決しようとする課題】特開２０００−３５７８０１号公報に記載の技術によって、オン電圧を低下させることができ、リーク電流を抑制することができる。しかしながら、リーク電流をさらに抑制することが求められている。
【０００６】
【課題を解決するための手段】特開２０００−３５７８０１号公報に記載の技術では、バンドギャップの広い半導体材料を用いてｐｎ接合を構成することと、ｐｎ接合とヘテロ接合を分離することによってリーク電流を抑制する。本発明者らの研究によって後者の技術要素にはさらに改善の余地があることが判明した。本発明者らの研究によって、ｐｎ接合とヘテロ接合を分離しても、ヘテロ接合部に生じることが避けられない各種の欠陥がｐｎ接合部にまで分布することが分かってきた。ヘテロ接合部に生じる各種の欠陥がｐｎ接合にまで分布しないようにすることができれば、リーク電流をさらに効果的に抑制することができる。
【０００７】
本発明で創作された半導体装置は、面状電極と第１半導体材料層と第２半導体材料層がその順に積層された半導体装置であり、第１半導体材料層と第２半導体材料層によってヘテロ接合が構成される。第１半導体材料層は第１導電型であり、第２半導体材料層の第１半導体材料層側は第１導電型である。ヘテロ接合の両側が第１導電型であり、ｐｎ接合からは分離されている。第２半導体材料層の反対側は第２導電型であって、第１導電型の第２半導体材料層と第２導電型の第２半導体材料層の間にｐｎ接合が形成されている。ｐｎ接合はホモ接合で構成されている。第１半導体材料は第２半導体材料のバンドギャップよりも小さなバンドギャップを持つ材料と第２半導体材料の複合材料であり、小さなバンドギャップを持つ材料の存在比率が第２半導体材料層側で小さく面状電極側で大きい。
【０００８】
上記の半導体装置のｐｎ接合は、第１半導体材料よりも大きなバンドギャップを持つ第２半導体材料層内に形成されており、リーク電流が抑制される。
ｐｎ接合は第２半導体材料層内に形成されており、第１半導体材料層と第２半導体材料層の界面に形成されるヘテロ接合から分離されている。しかも第１半導体材料は複合材料であり、第２半導体材料層側では第２半導体材料に等しいか近似し、面状電極側ではバンドギャップが小さな半導体材料が主体となっている。
バンドギャップが小さな第１半導体材料層を利用するためにオン電圧が小さく押さえられる。複合材料で構成される第１半導体材料の組成比が除変しているために、格子歪が小さく押さえられ、欠陥の発生が抑制されている。欠陥の発生密度が低く押さえられており、しかもｐｎ接合がヘテロ接合から分離されているために、ｐｎ接合部での欠陥密度が低く押さえられている。このためにｐｎ接合部に欠陥が存在すると発生するリーク電流が小さく押さえられている。
本発明の半導体装置は、ヘテロ接合を利用してオン電圧を低下させ、バンドギャップが広い半導体材料内にｐｎ接合を形成することでリーク電流を抑制し、ヘテロ接合を構成する材料の組成比を除変させることで欠陥の発生を抑制し、ｐｎ接合をヘテロ接合から分離することでｐｎ接合部での欠陥の発生をさらに抑制しており、ｐｎ接合部の欠陥に起因して生じるリーク電流を効果的に抑制する。
【０００９】
シリコンを基板とする半導体装置の場合、シリコンよりもバンドギャップが小さな半導体材料にＳｉＧｅを用いることが好ましい。
この場合の半導体装置は、面状電極とＳｉＧｅ層とＳｉ層がその順に積層された半導体装置となる。ＳｉＧｅ層は第１導電型であり、Ｓｉ層のＳｉＧｅ層側は第１導電型であるとともに反対側は第２導電型であって両者間にｐｎ接合が形成されている。ＳｉＧｅ層はＳｉ１−ｘＧｅｘで構成されており、Ｓｉ層に接する部分でｘは実質的に０．０であり、面状電極に接する部分では実質的に１．０であり、ｘはその間において連続的に変化している。ここでいう連続的に変化する態様には階段状に変化することを含む。
【００１０】
上記の半導体装置の場合、バンドギャップが大きなシリコン層内にｐｎ接合が形成されていることから、バンドギャップが小さなＳｉＧｅ層内にｐｎ接合が形成される場合に比してリーク電流が小さい。またｐｎ接合はヘテロ接合から分離されており、さらにＳｉＧｅ層はＳｉ１−ｘＧｅｘで構成されており、Ｓｉ層に接する部分でｘは実質的に０．０である（即ち、Ｓｉが主体である）ことから、ヘテロ接合の格子不整合率は小さく押さえられ、ｐｎ接合部での欠陥は極く少ない。ｐｎ接合部に存在する欠陥に起因するリーク電流は小さく押さえられる。また、Ｓｉ１−ｘＧｅｘ層の電極に接する部分でのｘは実質的に１．０である（即ち、Ｇｅが主体である）ことから、バンドギャップが小さな層を介して電極に接続されることになり、接触抵抗が押さえられてオン電圧が低く押さえられる。またターンオフ時に電子がｐｎ接合部から容易に抜けることができ、ターンオフ損失も小さい。
【００１１】
Ｓｉ１−ｘＧｅｘ層に代えてＳｉ１−ｘＧｅｘＣ層を用いることもできる。この場合にも、段落００１０に記載した利点を享受することができる。
【００１２】
ｐｎ接合を構成するＳｉ層の不純物濃度よりもＳｉＧｅ層の不純物濃度が高いことが好ましい。特に、ＳｉＧｅ層の不純物濃度を１×１０１８ｃｍ−１８以上にすることが好ましい。
この場合、ＳｉＧｅ層の不純物濃度を十分に高めて抵抗を十分に下げることができる。また面状電極との接触抵抗を十分に下げることができる。
【００１３】
第２導電型のＳｉ層の不純物濃度よりも第１導電型のＳｉ層の不純物濃度が高く、第１導電型のＳｉ層の不純物濃度よりも第１導電型のＳｉＧｅ層の不純物濃度が高いことが好ましい。
この場合、第２導電型の不純物濃度が低いＳｉ層によって十分な耐圧を確保することができる。第１導電型の不純物濃度が中間のＳｉ層と、それよりも不純物濃度が高いＳｉＧｅ層の間でバンドオフセットができないようにすることができる。バンドオフセットができないために、この半導体層を導通させるのに必要なオン電圧を小さく押さえることができる。
【００１４】
Ｓｉ層に接するＳｉＧｅ層またはＳｉＧｅＣ層をＣＶＤで形成することもできる。あるいは、分子線エピタキシー（ＭＢＥ：　Ｍｏｌｅｃｕｌａｒ　Ｂｅａｍ　Ｅｐｉ−ｔａｘｙ）や原子層エピタキシー（ＡＬＥ：　Ａｔｏｍｉｃ　ｌａｙｅｒ　Ｅｐｉ−ｔａｘｙ）を利用することもできる。さらにＳｉ層表面にＧｅ層またはＧｅＣ層を堆積し、その堆積されたＧｅ層またはＧｅＣ層を溶融させてから冷却することによってＧｅ層またはＧｅＣ層がＳｉ層に固溶した層によってＳｉＧｅ層またはＳｉＧｅＣ層を形成することができる。
【００１５】
第２導電型のＳｉ基板の表面から第１導電型のイオンを深く注入してから拡散する工程と、イオン注入した面から第１導電型のイオンを浅く注入する工程と、イオン注入した面にＧｅを堆積する工程と、堆積したＧｅを加熱処理して第１導電型のＳｉ１−ｘＧｅｘを形成する工程を実行して本発明の半導体装置を生産することができる。
この場合、Ｓｉ基板内にｐｎ接合が形成されており、Ｓｉ１−ｘＧｅｘのｘがＳｉ基板側で小さくて表面側で大きな半導体装置を比較的に簡単に生産することができる。
【００１６】
Ｇｅ層に代えてＧｅＣ層を堆積して上記の方法を実施すると、ＳｉＧｅＣ層を持つ半導体装置が生産される。
【００１７】
イオンを注入した後に６００℃以下の温度で熱処理することが好ましい。あるいは、堆積したＧｅ層またはＧｅＣ層の表面を融点以上に加熱するとともに、その間においてＳｉ層の温度を６００℃以下に維持することが好ましい。
この場合、Ｓｉ層の特性を劣化させることなく半導体装置を生産することができる。
【００１８】
【発明の実施の形態】以下に説明する実施例の主要な特徴を最初に列記する。（形態１）Ｓｉ１−ｘＧｅｘで構成されるｐ＋コレクタ領域またはｐ＋アノード領域のｘが実質的に０．０の状態から実質的に１．０である状態に５．５ｎｍ以上かけて変化していることを特徴とする半導体装置。
この場合、原子層毎に階段状にｘの値を変化させるにあたって変化幅を０．１以下に抑制することができ、歪の影響を実質的に低下させることができる。
（形態２）Ｓｉ１−ｘＧｅｘのｘが階段的に変化しており、ｘ＝１．０に隣接してｘ＝０．９９の層が位置している場合、ｘ＝１．０の層の厚さが１μｍ以下であることを特徴とする半導体装置。
ｘ＝１．０の層の厚さが１μｍ以下であれば、ｘ＝０．９９の層に隣接するＧｅ層に転位が発生するのを防止することができる。
（形態３）Ｓｉ１−ｘＧｅｘのｘが階段的に変化しており、ｘ＝１．０に隣接してｘ＝０．９の層が位置している場合、ｘ＝１．０の層の厚さが０．１μｍ以下であることを特徴とする半導体装置。
ｘ＝１．０の層の厚さが０．１μｍ以下であれば、ｘ＝０．９の層に隣接するＧｅ層に転位が発生するのを防止することができる。
【００１９】
【実施例】以下、図面に基づき本発明の実施例について説明する。
図１には、本発明をＩＧＢＴに適用した場合の構成が示されている。ｐ＋コレクタ領域２６上にｐ＋コレクタ領域２６よりも不純物濃度の低いｐ−コレクタ領域２４が形成され、ｐ−コレクタ領域２４上にｎ−ドリフト領域２２が形成されている。ｎ−ドリフト領域２２上にはｐベース領域１６が形成され、ｐベース領域１６内には、ｎ＋エミッタ領域１２とｐ＋ボディ領域１４が形成されている。また、ｎ＋エミッタ領域１２とｐベース領域１６を貫通するように、ゲート酸化膜２０を介してトレンチ型のゲート電極１８が形成されている。ｎ＋エミッタ領域１２とｐ＋ボディ領域１４にはエミッタ電極１０が接続されている。エミッタ電極１０とゲート電極１８間はシリコン酸化膜８で絶縁されている。ゲート電極１８は図示しない断面において、半導体装置の表面に形成されているゲートパッドに接続されている。ｐ＋コレクタ領域２６にはコレクタ電極２８が面的に接触している。
【００２０】
ｐ＋コレクタ領域２６はＳｉＧｅで形成され、ｐ−コレクタ領域２４、ｎ−ドリフト領域２２、ｐベース領域１６、ｎ＋エミッタ領域１２、ｐ＋ボディ領域１４はＳｉで形成されている。ｐ＋コレクタ領域２６は、ｐ−コレクタ領域２４やｎ−ドリフト領域２２よりもバンドギャップの小さい半導体材料を用いており、ターンオフ時にコレクタ電極に流れ込む電子の障壁を小さくしてスイッチング損失を低下させることができる。
ｐ＋コレクタ領域２６はＳｉ１−ｘＧｅｘで形成されている。Ｓｉで形成されているｐ−コレクタ領域２４に接する部分ではｘは実質的に０．０であり、コレクタ電極２８に接する部分ではｘは実質的に１．０であり、ｘはその間において連続的に変化している。ｐ−コレクタ領域２４に接する面ではＳｉであり、コレクタ電極２８に近づくにつれてＧｅがリッチとなり、コレクタ電極２８に接する面ではＧｅとなっている。
【００２１】
ｐ＋コレクタ領域２６は第１半導体材料層であり、ｐ−コレクタ領域２４やｎ−ドリフト領域２２は第２半導体材料層であり、第１半導体材料層は第１導電型（この場合ｐ型）であり、第２半導体材料層の第１半導体材料層側の領域、即ちｐ−コレクタ領域２４は第１導電型（ｐ）であり、反対側（ｐベース領域１６側）の領域、即ちｎ−ドリフト領域２２は第２導電型（ｎ型）であり、ｐ−コレクタ領域２４とｎ−ドリフト領域２２間にｐｎ接合が形成されている。第１半導体材料（この場合ＳｉＧｅ）は、第２半導体材料（この場合Ｓｉ）のバンドギャップよりも小さなバンドギャップを持つ材料（Ｇｅ）と第２半導体材料（Ｓｉ）の複合材料であり、小さなバンドギャップを持つ材料（Ｇｅ）の存在比率が第２半導体材料層（ｐ−コレクタ領域２４）側で小さくて面状電極（コレクタ電極２８）側で大きい。
【００２２】
ｐ−コレクタ領域２４を形成することで、ｐ＋コレクタ領域２６とｐ−コレクタ領域２４との界面でヘテロ接合部を形成し、このヘテロ接合部以外の場所、すなわちｐ−コレクタ領域２４とｎ−ドリフト領域２２との界面でｐｎ接合部を形成しているので、ヘテロ接合界面の準位密度及びそのばらつきが半導体装置の特性に与える影響を小さくできる。厚いｐ＋コレクタ領域２６と薄いｐ−コレクタ領域２４を形成することによって、低いコレクタ抵抗と低いｐｎ接合電圧を両立することができる。このＩＧＢＴにおいても、ｐｎ接合はｐ＋コレクタ領域２６のＳｉＧｅよりもバンドギャップの大きなＳｉで形成されているため、高耐圧を得ることができる。ｐ−コレクタ領域２４が存在するために正孔注入量を抑制することができる。また、ヘテロ接合が存在するためにターンオフ時に電子がコレクタ電極に抜けやすくターンオフ損失が小さい。ｐ＋コレクタ領域２６の不純物濃度を１×１０１８ｃｍ−１８以上にすることができ、コレクタ抵抗を十分に下げることができ、コレクタ電極との接触抵抗を十分に下げることができる。
【００２３】
このように、本実施形態のＩＧＢＴでは、ｐ＋コレクタ領域２６とｎ−ドリフト領域２２との間に低濃度のｐ−コレクタ領域２４を設けることで、ヘテロ接合部とｐｎ接合部を分離させるとともに、コレクタ領域の低抵抗化を図ることができる。
【００２４】
図２には、図１に示されたＩＧＢＴの製造方法が示されている。ｎ−シリコン基板２２の上面からイオンを注入して熱拡散させてｐベース領域２６を形成する（Ａ）。その後にフォトリソグラフィ技術を用いてレジストマスクを形成し、このレジストマスクを用いてイオンを注入して熱拡散させてｎ＋エミッタ領域１２とｐ＋ボディ領域１４をｐベース領域１６内に形成する（Ｂ）。ｎ＋エミッタ領域１２を形成した後、再びフォトリソグラフィ技術を用いてレジストマスクを形成し、このレジストマスクを用いてＳｉをドライエッチング（例えば３μｍ程度）してトレンチ６を形成する（Ｃ）。そして、トレンチの側壁を熱酸化させて酸化膜２０を形成し、ＣＶＤ法により多結晶Ｓｉでトレンチ６を埋めてゲート電極１８を形成する（Ｄ）。その後に、フォトリソグラフィ技術とドライエッチングを用いてエミッタ電極１０を形成し、さらに酸化膜８を形成する（Ｅ）。
【００２５】
次にｎ−シリコン基板２２の下面を研磨して所定の厚みに調整し、下面からイオンを深く注入して熱拡散させてｐ−コレクタ領域２４を形成する（Ｆ）。次にｐ−コレクタ領域２４の下面からイオンを浅く注入してｐ＋シリコン領域２６ａを形成する。次にｐ＋シリコン領域２６ａの下面にＧｅ層２６ｂを堆積させる（Ｈ）。次にＧｅ層２６ｂの下面にレーザを照射してＧｅ層２６を急速加熱する。このときにＧｅ層２６は溶融して冷却される。溶融したＧｅはｐ＋シリコン領域２６ａに浸入して拡散してｐ＋のＳｉ１−ｘＧｅｘ層２６を形成する。Ｇｅ層２６が急速に加熱して冷却される間、Ｓｉ層２４は６００℃以下に維持され、Ｓｉの特性は劣化しない。最後にＳｉ１−ｘＧｅｘ層２６の下面にコレクタ電極２８を形成する。
上記ではＧｅを溶融させてＳｉ内に浸入させてＳｉＧｅ層を形成した。これに代えてＧｅイオンを注入してＳｉＧｅ層を形成することができる。Ｇｅイオンの注入エネルギーを調整することによって、ｘが０から１の間で変化するＳｉ１−ｘＧｅｘ層を形成することができる。
Ｓｉ１−ｘＧｅｘ層２６の上側でｐ−コレクタ領域２４（Ｓｉ層）に接する部分ではｘは実質的に０．０であり、下側でコレクタ電極２８に接する部分でｘは実質的に１．０であり、ｘはその間において連続的に変化している。
なお、ｐ−コレクタ領域２４（Ｓｉ層）の下面に、分子線エピタキシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ　Ｂｅａｍ　Ｅｐｉ−ｔａｘｙ）や原子層エピタキシー（ＡＬＥ：　Ａｔｏｍｉｃ　ｌａｙｅｒ　Ｅｐｉ−ｔａｘｙ）を利用して、ｘが０．０から１．０の間で徐々に変化するＳｉ１−ｘＧｅｘ層２６を堆積させることもできる。あるいはＣＶＤ法で堆積させることもできる。
【００２６】
本実施例では、ＳｉとＳｉ１−ｘＧｅｘでヘテロ接合を実現しているが、他の半導体材料で形成することも可能である。その条件は、ｐ＋コレクタ領域２６の方がｐ−コレクタ領域２４よりもバンドギャップが小さいことであり、例えば、Ｓｉ／ＳｉＧｅＣを用いることができる。ＳｉＧｅＣの方がＳｉよりもバンドギャップは狭い。
Ｓｉ層にＧｅＣ層を堆積しておいて急速加熱することでＳｉ層にＧｅＣを浸入させる方法、Ｓｉ層にＧｅイオンとＣイオンを注入する方法によって、ｘが０から１の間で変化するＳｉ１−ｘＧｅｘＣ層を形成することができる。
本実施形態では第１導電型をｐ型、第２導電型をｎ型としたが、ｐとｎを入れ替えて構成することも可能である。
【００２７】
図３には、本発明をヘテロ接合ダイオードに適用した場合の構成が示されている。ｎ＋カソード領域３０の下にｎ−カソード領域３２が設けられ、ｎ−カソード領域３２の下にｐ−アノード領域３４が設けられている。ｐ−アノード領域３４の下にはｐ＋アノード領域３６が設けられる。そして、ｎ＋カソード領域３０にはカソード電極２９が接続され、ｐ＋アノード領域３６にはアノード電極３８が接続される。ｐ＋アノード領域３６はＳｉ１−ｘＧｅｘ層で形成され、上側でｐ−アノード領域３４（Ｓｉ層）に接する部分では実質的に０．０であり、下側でアノード電極３８に接する部分でｘは実質的に１．０であり、ｘはその間において連続的に変化している。ｐ−アノード領域３４と、ｎ−カソード領域３２はＳｉで形成されている。
ｐ＋アノード領域３６は、ｐ−アノード領域３４やｎ−カソード領域３２よりもバンドギャップの小さい半導体材料で形成され、ｐ＋アノード領域３６とｐ−アノード領域３４の界面にヘテロ接合部が形成される。一方、ｐ＋アノード領域３６に隣接してｐ−アノード領域３４が形成され、このｐ−アノード領域３４にｎ−カソード領域３２が接するため、ｐｎ接合部はヘテロ接合部ではなく、それ以外の場所、すなわち、バンドギャップの大きいｐ−アノード領域３４とｎ−カソード領域３２との界面に形成されている。
ｐ＋アノード領域３６は第１導電型（ここではｐ型）の第１半導体材料層に相当し、ｐ−アノード領域３４は第１導電型の第２半導体材料層に相当し、ｎ−カソード領域１２は第２導電型（ここではｎ型）の第２半導体材料層に相当する。
【００２８】
ｐｎ接合部がｐ＋アノード領域３６とｎ−カソード領域３２との界面に形成されるのではなく、ｐ＋アノード領域３６よりも不純物濃度の低いｐ−アノード領域３４を設け、このｐ−アノード領域３４とｎ−カソード領域３２との界面に形成することで、ｐｎ接合部の電位差（Ｖｂｉ）を小さくすることができる。またｐｎ接合部がバンドギャップの小さい半導体に形成されるのではなく、バンドギャップの大きいＳｉ同士の界面に形成されているため、最大破壊電界が高くなり高耐圧化できる。さらに、ｐｎ接合部がホモ接合であるｐ−アノード領域（Ｓｉ）３４とｎ−カソード領域（Ｓｉ）３２との界面に形成されているため、ヘテロ接合部に形成する場合に比べて格子整合が良く、逆バイアス時の接合リーク電流が低減されて高耐圧化を図ることができる。
本実施例では、ｐ＋アノード領域３６を、単結晶、多結晶、あるいはアモルファスとすることができる。
【００２９】
【発明の効果】本発明によれば、ヘテロ接合とｐｎ接合を分離させ、かつ、ｐｎ接合をバンドギャップの大きな半導体材料で形成することにより、ヘテロ接合界面における準位密度ばらつきによる影響を低減し、リーク電流を抑制することができるとともに、最大破壊電界を大きくして高耐圧を得ることができる。さらにヘテロ接合に構成する一方の材料を、他方の材料とそれよりもバンドギャップの小さいな半導体材料の複合材料とし、バンドギャップの小さいな半導体材料の存在比率を除変する構成としたことから、ヘテロ接合界面での格子不整合率を下げて欠陥の発生密度を下げるでき、リーク電流をさらに抑制することができる。
【図面の簡単な説明】
【図１】本発明の第一実施例に係るＩＧＢＴの断面図。
【図２】本発明の第一実施例に係るＩＧＢＴの製造工程を説明する図。
【図３】本発明の第二実施例に係るダイオードの断面図。
【符号の説明】
１６、２０：第１導電型の第１半導体材料層、ｐ＋Ｓｉ１−ｘＧｅｘ層
１４、２２：第１導電型の第２半導体材料層、ｐ−Ｓｉ層
１２、２４：第２導電型の第２半導体材料層、ｎ−Ｓｉ層
【図１】
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【図２】
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【図３】
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