(57)【要約】【課題】メモリテスト時にメモリテスト用入力信号やメモリの出力信号の経路がクリチカルな経路となることを回避してメモリテストを高速に行い、さらにメモリテスト時の端子数を削減する【解決手段】メモリ３０４のテスト時に、外部から入力されるメモリテスト用入力信号３０１〜３０３をロジック回路に備えられたスキャンチェーン３１１〜３１３を経由してメモリ３０４に供給し、メモリ３０４の出力信号３０５を圧縮したデータ圧縮回路３０６のデータ圧縮信号３０７をロジック回路に備えられたスキャンチェーン３１４を経由して比較回路３０８の一方に入力し、外部から入力される期待値信号３０９をロジック回路に備えられたスキャンチェーン３１５を経由して比較回路３０８の他方に入力し、比較回路３０８から出力される比較判定結果信号３１０を外部に出力する。【選択図】  図３
2004220640.tif 000002
【特許請求の範囲】
【請求項１】
ロジック回路とテスト対象となるメモリとを搭載する半導体集積回路におけるメモリテスト回路において、
前記メモリのテスト時に、外部から入力されるメモリテスト信号を前記ロジック回路に備えられたスキャンチェーンを経由して前記メモリに供給し、前記メモリの出力信号を前記ロジック回路に備えられたスキャンチェーンを経由して外部に出力するように構成したことを特徴とするメモリテスト回路。
【請求項２】
前記スキャンチェーンを経由した前記メモリの出力信号を一方の入力とし、前記ロジック回路に備えられたスキャンチェーンを経由して外部から入力される期待値信号を他方の入力とし、前記メモリの出力信号と前記期待値信号との比較結果を外部に出力する比較手段を備えたことを特徴とする請求項１記載のメモリテスト回路。
【請求項３】
前記メモリの出力信号を圧縮した信号を前記比較回路の一方の入力へ供給する圧縮手段を備えたことを特徴とする請求項２記載のメモリテスト回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ロジック回路とメモリとを搭載する半導体集積回路におけるメモリテスト回路に関するものである。
【０００２】
【従来の技術】
ロジック回路とメモリとを搭載する半導体集積回路におけるメモリテストの従来例として、期待値判定を行う際に、半導体集積回路の外部でテスト判定を行うもの（従来例１）と、半導体集積回路の内部でテスト判定を行うもの（従来例２（特許文献１参照））とが挙げられる。
【０００３】
図４はメモリに対してダイレクトアクセステストを行う従来例１のメモリテスト回路の構成を示すブロック図である。図４において、４０１はメモリ、４０２〜４０４はメモリテスト用入力信号、４０５〜４０７は通常動作時のメモリ入力信号、４０８〜４１０および４１２はセレクタ、４１１はメモリ４０１の出力信号である。
【０００４】
メモリをテストする際は、セレクタ４０８〜４１０はそれぞれメモリテスト用入力信号４０２〜４０４を選択し、セレクタ４１２はメモリ４０１の出力信号を選択する。これにより、Ｉ／Ｏパッドより入力したメモリテスト用入力信号４０２〜４０４がメモリ４０１に供給され、メモリ４０１の出力信号４１１がＩ／Ｏパッドより出力される。
【０００５】
このように、ロジック回路とメモリを搭載する半導体集積回路のテストにおいては、従来はメモリのテストをロジック回路のテストと分離し、メモリについてはダイレクトにメモリへの入出力を行うことによりテストを実施していた。
【０００６】
また、従来例１において問題となる出力同時変化における電源グランドノイズ発生や、出力バッファ回路の動作後の不安定状態を回避するために、従来例２においては、Ｉ／Ｏパッドより期待値を入力し、半導体集積回路の内部で期待値判定を行うことで高速テストを可能にしている。
【０００７】
図５は半導体集積回路の内部で期待値判定を行う従来例２のメモリテスト回路の構成を示すブロック図である。図５において、５０１はメモリ、５０２はデータ保持回路、５０３は比較回路、５０４はメモリの出力信号、５０５は期待値信号、５０６は比較判定結果信号である。
【０００８】
メモリをテストする際は、電源グランドノイズを回避するためにメモリからの出力信号５０４を一旦データ保持回路５０２にて保持し、その出力をＩ／Ｏパッドから入力される期待値信号５０５と比較回路５０３において比較し、比較回路５０３の判定結果を比較判定結果信号５０６としてＩ／Ｏパッドより出力することによりメモリテストを実施していた。
【０００９】
【特許文献１】
特開平９−５３９６号公報  （第１−５頁、第１図）
【００１０】
【発明が解決しようとする課題】
上記従来例の場合、Ｉ／Ｏパッドからメモリ、メモリからＩ／Ｏパッドの経路にはテスト回路等の組合せ回路が存在しており、レイアウト配置によってはクリチカルな経路となる可能性がある。したがって、動作速度が高速になるとテストが困難になることがあり、また、メモリテスト時の端子数も必然的に多くなるという問題を有していた。
【００１１】
本発明は上記従来の問題点を解決するもので、ロジック回路とメモリとを搭載する半導体集積回路において、メモリテスト時にメモリテスト用入力信号やメモリの出力信号の経路がクリチカルな経路となることを回避して高速なメモリテストを可能にするメモリテスト回路を提供することを目的とする。
【００１２】
さらに本発明は、前記クリチカルな経路の発生を回避するとともに、メモリテスト時の端子数を削減することが可能なメモリテスト回路を提供することを目的とする。
【００１３】
【課題を解決するための手段】
上記従来の課題を解決するために、本発明の請求項１のメモリテスト回路は、ロジック回路とテスト対象となるメモリとを搭載する半導体集積回路におけるメモリテスト回路において、前記メモリのテスト時に、外部から入力されるメモリテスト信号を前記ロジック回路に備えられたスキャンチェーンを経由して前記メモリに供給し、前記メモリの出力信号を前記ロジック回路に備えられたスキャンチェーンを経由して外部に出力するように構成する。
【００１４】
上記構成によれば、従来クリチカルな経路であったＩ／Ｏパッドからメモリの経路やメモリからＩ／Ｏパッドの経路がロジック回路に備えられた既存のスキャンチェーンで置き換えられることにより、メモリの入出力において高速に信号を伝達でき高速なメモリテストが可能となる。
【００１５】
本発明の請求項２のメモリテスト回路は、請求項１記載のメモリテスト回路において、前記スキャンチェーンを経由した前記メモリの出力信号を一方の入力とし、前記ロジック回路に備えられたスキャンチェーンを経由して外部から入力される期待値信号を他方の入力とし、前記メモリの出力信号と前記期待値信号との比較結果を外部に出力する比較手段を備える。
【００１６】
上記構成によれば、比較手段を備えて期待値判定を半導体内部で行うことにより、さらに高速なメモリテストを実施することが可能となる。
【００１７】
本発明の請求項３のメモリテスト回路は、請求項２記載のメモリテスト回路において、前記メモリの出力信号を圧縮した信号を前記比較回路の一方の入力へ供給する圧縮手段を備える。
【００１８】
上記構成によれば、メモリより出力される出力信号を圧縮手段により圧縮し出力信号数を削減することにより、メモリテスト時に必要となる期待値信号の入力端子数を削減することができる。
【００１９】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照しながら説明する。
図１は本発明の第１の実施形態におけるメモリテスト回路の構成を示すブロック図である。図１において、１０１〜１０３はメモリテスト用入力信号、１０４はメモリ、１０５はメモリの出力信号、１０６〜１０９はスキャンチェーンである。
【００２０】
メモリをテストする際は、Ｉ／Ｏパッドより入力したメモリテスト用入力信号１０１〜１０３をスキャンチェーン１０６〜１０８を経由してメモリ１０４に供給し、その結果としてメモリ１０４から出力される出力信号１０５をスキャンチェーン１０９を経由してＩ／Ｏパッドより出力することによりメモリテストを実施する。
【００２１】
このように、従来クリチカルであったＩ／Ｏパッドからメモリ、メモリからＩ／Ｏパッドの経路に既存のスキャンチェーンを利用することにより、メモリの入出力において高速に信号を伝達できるようになるため、高速なメモリテストが可能となる。
【００２２】
図２は本発明の第２の実施形態におけるメモリテスト回路の構成を示すブロック図である。図２において、２０１〜２０３はメモリテスト用入力信号、２０４はメモリ、２０５はメモリの出力信号、２０６は期待値信号、２０７は比較回路、２０８は比較判定結果信号、２０９〜２１３はスキャンチェーンである。
【００２３】
メモリをテストする際は、Ｉ／Ｏパッドより入力したメモリテスト用入力信号２０１〜２０３をスキャンチェーン２０９〜２１１を経由してメモリ２０４に供給し、その結果としてメモリ２０４から出力される出力信号２０５をスキャンチェーン２１２を経由して比較回路２０７に供給する。
【００２４】
一方、Ｉ／Ｏパッドより入力した期待値信号２０６をスキャンチェーン２１３を経由して比較回路２０７に入力する。そして、比較回路２０７にてメモリの出力信号と期待値信号の値を比較し、その判定結果を比較判定結果信号２０８としてＩ／Ｏパッドより出力してメモリテストを実施する。
【００２５】
このように、各信号を既存のスキャンチェーンを利用して伝達するとともに、期待値判定を半導体内部で行うことにより、第１の実施形態のメモリテスト回路に比べて、さらに高速なメモリテストを実施することが可能となる。
【００２６】
図３は本発明の第３の実施形態におけるメモリテスト回路の構成を示すブロック図である。図３において、３０１〜３０３はメモリテスト用入力信号、３０４はメモリ、３０５はメモリの出力信号、３０６はデータ圧縮回路、３０７はデータ圧縮信号、３０８は比較回路、３０９は期待値信号、３１０は比較判定結果信号、３１１〜３１５はスキャンチェーンである。
【００２７】
ここで、データ圧縮回路３０６はメモリの出力信号３０５をａビットからｂビット（ａ＞ｂ）へデータ圧縮する回路である。データ圧縮のアルゴリズムは各種のものがあるが、例えば、ビット毎の排他的論理和をとる論理演算であってもよい。
【００２８】
メモリをテストする際は、Ｉ／Ｏパッドより入力したメモリテスト用入力信号３０１〜３０３をスキャンチェーン３１１〜３１３を経由してメモリ３０４に供給し、その結果としてメモリ３０４から出力される出力信号３０５をデータ圧縮回路３０６に供給する。
【００２９】
さらに、データ圧縮回路３０６より得られるデータ圧縮信号３０７をスキャンチェーン３１４を経由して比較回路３０８に供給する。一方、Ｉ／Ｏパッドより入力した期待値信号３０９をスキャンチェーン３１５を経由して比較回路３０８に入力する。そして、比較回路３０８にてデータ圧縮信号と期待値信号の値を比較し、その判定結果を比較判定結果信号３１０としてＩ／Ｏパッドより出力してメモリテストを実施する。
【００３０】
このように、メモリより出力される出力信号をデータ圧縮回路によりａビットからｂビット（ａ＞ｂ）にデータ圧縮することにより、メモリテスト時に必要となる期待値信号を入力する端子数を削減することが可能になるため、テスト端子数に制限がある場合には有効な手段となる。
【００３１】
【発明の効果】
以上説明したように、本発明によれば、従来のクリチカルな経路が既存のスキャンチェーンで置き換えられることにより、メモリの入出力において高速に信号を伝達できるようになるため、高速なメモリテストが可能となる。
【００３２】
さらに本発明によれば、メモリより出力される出力信号を圧縮して半導体内部で期待値判定を行うことで、メモリテスト時に必要となる期待値信号の入力端子数を削減することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態におけるメモリテスト回路の構成を示すブロック図。
【図２】本発明の第２の実施形態におけるメモリテスト回路の構成を示すブロック図。
【図３】本発明の第３の実施形態におけるメモリテスト回路の構成を示すブロック図。
【図４】メモリに対してダイレクトアクセステストを行う従来のメモリテスト回路の構成を示すブロック図。
【図５】半導体集積回路の内部で期待値判定を行う従来のメモリテスト回路の構成を示すブロック図。
【符号の説明】
１０１〜１０３、２０１〜２０３、３０１〜３０３  メモリテスト用入力信号
１０４、２０４、３０４  メモリ
１０５、２０５、３０５  メモリの出力信号
１０６〜１０９、２０９〜２１３、３１１〜３１５  スキャンチェーン
２０６、３０９  期待値信号
２０７、３０８  比較回路
２０８、３１０  比較判定結果信号
３０６  データ圧縮回路
３０７  データ圧縮信号
４０１、５０１  メモリ
４０２〜４０４  メモリテスト用入力信号
４０５〜４０７  通常動作時のメモリ入力信号
４０８〜４１０、４１２  セレクタ
４１１、５０４  メモリの出力信号
５０２  データ保持回路
５０３  比較回路
５０５  期待値信号
５０６  比較判定結果信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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