(57)【要約】【課題】キャパシタとトランジスタの不純物拡散領域との間の電気抵抗を低く安定化し得て、工程数を削減し得る半導体装置の製造方法の提供。【解決手段】ＤＲＡＭ形成領域とロジック形成領域とにおけるシリコン基板１０の上に、ゲート構造１６ａ，１６ｂとサイドウォールスペーサ２２ａ，…を有するゲート電極が形成されている。その上に堆積した第１層間絶縁膜３０に、ＤＲＡＭ形成領域のシリコン基板１０の上面に到達するコンタクトホールが形成される。それらコンタクトホールはゲート電極の一部であるサイドウォールスペーサ２２ａと重なるように開口される。またそれらコンタクトホールの内壁に沿って、下部電極４０，高誘電体膜４１および上部電極４２からなるキャパシタ４３が形成される。これにより、下部電極４０と、不純物拡散領域２１ａの表面のサリサイド膜２３ａとの接触面積のバラツキが大幅に低減し、両者間の電気抵抗が低く安定化する。【選択図】　　　　図６
2004039714.tif 000002
【特許請求の範囲】
【請求項１】
ロジックデバイスとメモリデバイスとを混載した半導体装置の製造方法であって、
（ａ）前記メモリデバイスが形成される第１領域と前記ロジックデバイスが形成される第２領域とを有する半導体基板を用意する工程と、
（ｂ）前記第１領域および前記第２領域における前記半導体基板の主面上にゲート電極を形成する工程と、
（ｃ）前記ゲート電極を形成した前記第１領域および前記第２領域の上に層間絶縁膜を形成する工程と、
（ｄ）前記層間絶縁膜に、前記第１領域における前記半導体基板の前記主面に到達するコンタクトホールを、少なくとも前記ゲート電極の一部と重なるように開口する工程と、
（ｅ）前記コンタクトホールの内壁に沿ってキャパシタを形成する工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法であって、
前記工程（ｂ）において、前記ゲート電極を、当該ゲート電極の側面を形成するサイドウォールスペーサを有するように形成し、
前記工程（ｄ）において、前記コンタクトホールを、前記サイドウォールスペーサの一部と重なるように形成する、
半導体装置の製造方法。
【請求項３】
ロジックデバイスとメモリデバイスとを混載した半導体装置であって、
前記メモリデバイスが形成される第１領域と前記ロジックデバイスが形成される第２領域とを有する半導体基板と、
前記第１領域および前記第２領域における前記半導体基板の主面上に形成されたゲート電極と、
前記ゲート電極を形成した前記第１領域および前記第２領域の上に形成された層間絶縁膜と、
前記第１領域における前記半導体基板の前記主面に到達し且つ少なくとも前記ゲート電極の一部と重なるように前記層間絶縁膜に開口されたコンタクトホールと、
前記コンタクトホールの内壁に沿って形成されたキャパシタと、
を備えることを特徴とする半導体装置。
【請求項４】
請求項３記載の半導体装置であって、前記ゲート電極は、当該ゲート電極の側面を形成するサイドウォールスペーサを備え、前記コンタクトホールは、前記サイドウォールスペーサの一部と重なるように形成されている、半導体装置。
【請求項５】
請求項３または４記載の半導体装置であって、前記ゲート電極の両側方における前記半導体基板の前記主面上に、高融点金属をシリサイド化したサリサイド膜が形成されている、半導体装置。
【請求項６】
請求項５記載の半導体装置であって、前記高融点金属はコバルトである、半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法および半導体装置の構造に関し、特に、メモリデバイスとロジックデバイスとを混載した半導体装置の製造方法および半導体装置の構造に関する。
【０００２】
【従来の技術】
従来から、ロジックデバイスやメモリデバイス、アナログデバイスなどを１チップに混載させるシステム・オン・チップ（ＳＯＣ）技術が知られている。特に、大規模なメモリデバイスとロジックデバイスとを混載することで、装置の小型化、外部バス駆動用ドライバなどの不要による低消費電力化、そして信号伝達時間の短縮化による高速処理が可能である。そこで、メモリデバイスとロジックデバイスとの製造工程の共通化を図り、製造工程数の削減によって工期短縮と低コスト化を実現し得る製造技術が期待されている。
【０００３】
【発明が解決しようとする課題】
図８は、ＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）デバイスとロジックデバイスとを混載したＤＲＡＭ／ロジック混載型の半導体装置１００の一部を示す概略断面図である。図８において、ＤＲＡＭデバイスを含むＤＲＡＭ形成領域とロジックデバイスを含むロジック形成領域とが一点鎖線Ｍの両側にそれぞれ形成されている。この図８を参照しつつ、半導体装置１００の構造と製造方法を以下に概説する。
【０００４】
ＤＲＡＭ形成領域とロジック形成領域の双方において、シリコン基板１０１には素子間分離絶縁膜１０２，１０２，１０２，…が、公知のトレンチ分離技術や選択酸化技術（ＬＯＣＯＳ；ＬＯＣａｌ　Ｏｘｉｄａｔｉｏｎ　ｏｆ　Ｓｉｌｉｃｏｎ）によって形成されている。各素子間分離絶縁膜１０２，１０２間のシリコン基板１０１の面上には、ゲート構造１０７ａ，…，１０７ｂ，…を有するゲート電極が形成されている。ＤＲＡＭ形成領域側のゲート構造１０７ａは、シリコン基板１０１の面上に、ゲート絶縁膜１０３ａ，ポリシリコン膜１０４ａ，高融点金属膜１０５ａおよび窒化膜１０６ａを順次積層して構成される。各ゲート構造１０７ａの両側面にはサイドウォールスペーサ１０８ａ，１０８ａが形成されている。また、ゲート構造１０７ａの両側方のシリコン基板１０１には不純物がドープされて、ｐ−形またはｎ−形の不純物拡散領域１０９ａ，１０９ａが形成されている。また、サイドウォールスペーサ１０８ａ，１０８ａの直下のシリコン基板１０１には不純物がドープされて、短チャンネル効果を抑制するエクステンション領域１１０ａ，１１０ａが形成されている。そして、不純物拡散領域１０９ａ，１０９ａ，１０９ａの表面には、それぞれ、高融点金属をシリサイド化したサリサイド膜１２５ａ，１２５ａ，１２５ａが形成されている。
【０００５】
他方のロジック形成領域におけるゲート構造１０７ｂ，…、サイドウォールスペーサ１０８ｂ，１０８ｂ，…、不純物拡散領域１０９ｂ，１０９ｂ，…、エクステンション領域１１０ｂ，１１０ｂ，…およびサリサイド膜１２５ｂ，…は、前述のＤＲＡＭ形成領域の製造工程と同様の工程で形成される。尚、ゲート構造１０７ｂは、ゲート絶縁膜１０３ｂ，ポリシリコン膜１０４ｂ，高融点金属膜１０５ｂおよび窒化膜１０６ｂを順次積層して構成されるものである。
【０００６】
更に、ＤＲＡＭ形成領域とロジック形成領域との双方において、全面に亘って、第１層間絶縁膜１１１および第２層間絶縁膜１１４がこの順で積層されている。
【０００７】
ＤＲＡＭ形成領域においては、第２層間絶縁膜１１４に開口した凹部１１５ａには、下部電極１１６ａ，高誘電体膜１１７ａおよび上部電極１１８ａからなるキャパシタ（容量素子）１１９ａが形成されている。また、第１層間絶縁膜１１１に開口したコンタクトホール１１２ａに導電性のプラグ１１３ａが埋設されており、このプラグ１１３ａを介して、不純物拡散領域１０９ａの上面のサリサイド膜１２５ａとキャパシタ１１９ａの下部電極１１６ａとが導通する。
【０００８】
また、ＤＲＡＭ形成領域とロジック形成領域の双方において、全面に亘って、第２層間絶縁膜１１４の上に第３層間絶縁膜１２０が形成されている。また、双方の領域で共通の製造工程によって、第１層間絶縁膜１１１、第２層間絶縁膜１１４および第３層間絶縁膜１２０を貫通し、サリサイド膜１２５ａ，１２５ｂ，…に到達するコンタクトホール１２１ａ，１２１ｂ，…が開口されている。また、これらコンタクトホール１２１ａ，１２１ｂ，…の側壁と底面（サリサイド膜１２５ａ，１２５ｂ，…の上面）にはＴｉ／ＴｉＮ膜１２２ａが被着形成され、次いで導電性のプラグ１２３ａ，１２３ｂ，…が埋設され、更にその上に、それらプラグ１２３ａ，１２３ｂ，…にそれぞれ導通する配線金属膜１２４ａ，１２４ｂ，…が形成されている。
【０００９】
以上の構造を有する半導体装置１００において、ＤＲＡＭ形成領域のコンタクトホール１１２ａと凹部１１５ａとキャパシタ１１９ａとは、ロジック形成領域の製造工程とは異なる工程で形成される。このため、この工程では、両領域の製造工程の共通化が難しいという問題がある。具体的には、第１層間絶縁膜１１１の膜材料を全面に亘って堆積した後に、レジスト（有機感光樹脂）を塗布し、このレジストにパターンを露光して焼き付けて現像するというフォトリソグラフィ工程と、現像して残ったレジストをマスクに利用したエッチング工程とにより、ＤＲＡＭ形成領域にコンタクトホール１１２ａ，１１２ａが形成される。次に、レジストを除去し、コンタクトホール１１２ａ，１１２ａにプラグ１１３ａ，１１３ａを埋め込んだ後に、第２層間絶縁膜１１４の膜材料を全面に堆積し、フォトリソグラフィ工程とエッチング工程で凹部１１５ａ，１１５ａが形成される。その後、所定の手順で、各凹部１１５ａにキャパシタ１１９ａが形成される。
【００１０】
他の問題として、キャパシタ１１９ａの下部電極１１６ａに導通するプラグ１１３ａとサリサイド膜１２５ａとの接触抵抗がコンタクトホール１１２ａの位置精度に依存して、接触抵抗のバラツキが生じるという問題もある。これは、主に、前述のフォトリソグラフィ工程におけるマスクの位置合わせ（マスク・アラインメント）に起因する問題である。これにより、下部電極１１６ａと活性化領域の不純物拡散領域１０９ａとの間の電気抵抗の上昇が懸念される。
【００１１】
以上の問題などに鑑みて本発明が課題とするところは、キャパシタ１１９ａの下部電極１１６ａと活性化領域の不純物拡散領域１０９ａとの間の電気抵抗を低く安定化し得て、工程数を削減し得る半導体装置の製造方法および半導体装置を提供する点にある。
【００１２】
【課題を解決するための手段】
上記課題を解決するため、請求項１に係る発明は、ロジックデバイスとメモリデバイスとを混載した半導体装置の製造方法であって、（ａ）前記メモリデバイスが形成される第１領域と前記ロジックデバイスが形成される第２領域とを有する半導体基板を用意する工程と、（ｂ）前記第１領域および前記第２領域における前記半導体基板の主面上にゲート電極を形成する工程と、（ｃ）前記ゲート電極を形成した前記第１領域および前記第２領域の上に層間絶縁膜を形成する工程と、（ｄ）前記層間絶縁膜に、前記第１領域における前記半導体基板の前記主面に到達するコンタクトホールを、少なくとも前記ゲート電極の一部と重なるように開口する工程と、（ｅ）前記コンタクトホールの内壁に沿ってキャパシタを形成する工程と、を備えることを特徴としている。
【００１３】
そして、請求項２に係る発明は、請求項１記載の半導体装置の製造方法であって、前記工程（ｂ）において、前記ゲート電極を、当該ゲート電極の側面を形成するサイドウォールスペーサを有するように形成し、前記工程（ｄ）において、前記コンタクトホールを、前記サイドウォールスペーサの一部と重なるように形成するものである。
【００１４】
次に、請求項３に係る発明は、ロジックデバイスとメモリデバイスとを混載した半導体装置であって、前記メモリデバイスが形成される第１領域と前記ロジックデバイスが形成される第２領域とを有する半導体基板と、前記第１領域および前記第２領域における前記半導体基板の主面上に形成されたゲート電極と、前記ゲート電極を形成した前記第１領域および前記第２領域の上に形成された層間絶縁膜と、前記第１領域における前記半導体基板の前記主面に到達し且つ少なくとも前記ゲート電極の一部と重なるように前記層間絶縁膜に開口されたコンタクトホールと、前記コンタクトホールの内壁に沿って形成されたキャパシタと、を備えることを特徴としている。
【００１５】
請求項４に係る発明は、請求項３記載の半導体装置であって、前記ゲート電極は、当該ゲート電極の側面を形成するサイドウォールスペーサを備え、前記コンタクトホールは、前記サイドウォールスペーサの一部と重なるように形成されたものである。
【００１６】
請求項５に係る発明は、請求項３または４記載の半導体装置であって、前記ゲート電極の両側方における前記半導体基板の前記主面上に、高融点金属をシリサイド化したサリサイド膜が形成されたものである。
【００１７】
そして、請求項６に係る発明は、請求項５記載の半導体装置であって、前記高融点金属をコバルトとするものである。
【００１８】
【発明の実施の形態】
以下、本発明の実施の形態に係る半導体装置とその製造方法について説明する。図１〜図６は、本実施の形態に係る半導体装置１の製造工程を順番に示すための概略断面図であり、最終的に図６に示す半導体装置１が完成する。
【００１９】
先ず、図１に示すように、ＤＲＡＭデバイスが形成されるＤＲＡＭ形成領域（第１領域）と、ロジックデバイスが形成されるロジック形成領域（第２領域）とを有するシリコン基板１０が用意される。このシリコン基板１０の内部にはｐ形ウェルまたはｎ形ウェルが形成されている。
【００２０】
このシリコン基板１０には、公知のトレンチ分離技術や選択酸化技術によって、当該シリコン基板１０内に形成される活性化領域を囲むようにシリコン酸化物からなる素子間分離絶縁膜１１，１１，１１が形成される。次に、熱酸化法によって、シリコン基板１０の上面に、ゲート酸化膜になるシリコン酸化膜１２を形成する。ここで、説明の便宜上、符号１２ａをＤＲＡＭ形成領域のシリコン酸化膜、符号１２ｂをロジック形成領域のシリコン酸化膜の符号をそれぞれ示すものとする。
【００２１】
次に、ＤＲＡＭ形成領域およびロジック形成領域の双方にゲート構造１６ａ，１６ａ，１６ｂ，１６ｂを形成する。具体的には、減圧ＣＶＤ（Ｃｈｅｍｉｃａｌ　ＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ；化学蒸着）法によってシリコン酸化膜１２の上にポリシリコン膜を堆積し、イオン注入技術や熱拡散法によってそのポリシリコン膜に、リンなどの不純物を導入する。更に、不純物を導入したポリシリコン膜の上に、ＣＶＤ法またはスパッタ法によって、モリブデンやタングステンやチタンなどの高融点金属を堆積し、その上に窒化膜を堆積する。次いで、フォトリソグラフィ工程と異方性エッチング工程を実行する。この結果、図１に示すようにＤＲＡＭ形成領域には、シリコン酸化膜１２ａ，ポリシリコン膜１３ａ，高融点金属膜１４ａおよび窒化膜１５ａからなるゲート構造１６ａが形成され、ロジック形成領域には、シリコン酸化膜１２ｂ，ポリシリコン膜１３ｂ，高融点金属膜１４ｂおよび窒化膜１５ｂからなるゲート構造１６ｂが形成される。
【００２２】
次に、前記ＤＲＡＭ形成領域および前記ロジック形成領域において、ゲート構造１６ａ，１６ｂと素子間分離絶縁膜１１を注入マスクとして、シリコン基板１０の中に不純物をドーピングし、イオン注入領域（図示せず）を自己整合的に形成する。これらイオン注入領域は、後工程の熱処理で活性化されて、図２に示すエクステンション領域２０ａ，２０ｂを形成するものである。
【００２３】
更に、シリコン基板１０とゲート構造１６ａ，…，１６ｂ，…の上に、ノンドープ酸化膜を１００〜２００オングストロームの膜厚で成長させ、その上に窒化膜を５００〜１０００オングストロームの膜厚で成長させる。その後、ドライエッチングを用いたエッチバック技術により、図２に示すように、ゲート構造１６ａ，１６ａ，１６ｂ，１６ｂの各々の側壁にサイドウォールスペーサ２２ａ，２２ａ，２２ｂ，２２ｂを形成する。本発明では、ＤＲＡＭ形成領域のゲート電極は、ゲート構造１６ａとその両側面を形成するサイドウォールスペーサ２２ａ，２２ａとで構成され、ロジック形成領域のゲート電極は、ゲート構造１６ｂとその両側面を形成するサイドウォールスペーサ２２ｂ，２２ｂとで構成されるものとする。
【００２４】
次に、ＤＲＡＭ形成領域とロジック形成領域において、それぞれ、図２に示すゲート電極および素子間分離絶縁膜１１を注入マスクとして、シリコン基板１０の中にリンやヒ素などの不純物を比較的高濃度でイオン注入する。その後、イオン注入した不純物を、１０００℃もしくはそれ以上の温度で熱処理を施して活性化させる。この結果、ゲート電極間、或いは、ゲート電極と素子間分離絶縁膜１１との間のシリコン基板１０の上面に、不純物拡散領域（ソース・ドレイン領域）２１ａ，２１ｂが自己整合的に形成される。また、サイドウォールスペーサ２２ａ，２２ａ，２２ｂ，２２ｂの直下方の不純物拡散領域２１ａ，２１ｂの先に、エクステンション領域２０ａ，２０ｂが形成される。これらエクステンション領域２０ａ，２０ｂは、主として短チャンネル効果を抑制する効果をもつ。
【００２５】
次に、ＤＲＡＭ形成領域とロジック形成領域の双方において全面に亘って、コバルトやチタンやニッケルなどの高融点金属をスパッタ法で堆積し、熱処理を施す。これにより、露出していたシリコン基板１０の表面（不純物拡散領域２１ａ，２１ｂの表面）に、高融点金属をシリサイド化したサリサイド膜２３ａ，２３ｂが自己整合的に形成される。続いて、熱処理で反応せずに残った高融点金属がウェットエッチングで除去される。更に、熱処理を加えることで、サリサイド膜２３ａ，２３ｂの結晶構造が安定化し、不純物拡散領域２１ａ，２１ｂを低抵抗化することができる。
【００２６】
尚、本実施の形態では、サリサイド膜２３ａ，２３ｂを構成する高融点金属の中でも、特にコバルトを採用するのが好ましい。コバルト・サリサイド（ＣｏＳｉ２）には、チタン・サリサイド（ＴｉＳｉ２）と比較すると、高抵抗相を持たないため細線効果が発生し難いことや形成プロセスが安定していることなどから、不純物拡散領域２１ａ，２１ｂを低抵抗化し易いという利点がある。
【００２７】
次に、図３に示すように、ＤＲＡＭ形成領域とロジック形成領域の双方において全面に亘って、第１層間絶縁膜３０を堆積する。この第１層間絶縁膜３０の膜厚は、キャパシタ（蓄積電極）を形成し得る厚み、すなわちセル容量として必要な容量値を確保し得る厚みに調整される。この第１層間絶縁膜３０の膜材料としては、リンとホウ素を添加したガラスであるＢＰＳＧ（Ｂｏｒｏｎ　Ｐｈｏｓｐｈｏ　ＳｉｌｉｃａｔｅＧｌａｓｓ）、或いはリンを添加したガラスであるＰＳＧ（Ｐｈｏｓｐｈｏ　Ｓｉｌｉｃａｔｅ　Ｇｌａｓｓ）を採用すればよい。
【００２８】
続けて、所定の開口パターンを有するマスクを形成するフォトリソグラフィ工程と異方性ドライエッチング工程とにより、ＤＲＡＭ形成領域のシリコン基板１０の上面（サリサイド膜２３ａ，２３ａの上面）に到達するコンタクトホール３１，３１を形成する。ここで、これらコンタクトホール３１，３１は、ゲート電極の一部であるサイドウォールスペーサ２２ａ，２２ａの一部と素子間分離絶縁膜１１，１１の一部とに重なるように自己整合的（セルフ・アライン）に開口される。尚、コンタクトホール３１，３１はゲート電極と不純物拡散領域２１ａとが短絡しないように形成されればよい。
【００２９】
次に、図４に示すように、コンタクトホール３１，３１の内壁に沿って、下部電極４０，高誘電体膜４１および上部電極４２からなるキャパシタ４３が形成される。キャパシタ４３の製造プロセスは以下の通りである。先ず、前記コンタクトホール３１，３１の内壁を含む第１層間絶縁膜３０の上に、スパッタ法でチタンなどの高融点金属を全面に堆積させ成長させる。次に、コンタクトホール３１，３１にレジスト材料を埋設し、その後、ドライエッチングを実行する。これにより、コンタクトホール３１，３１を除く第１層間絶縁膜３０上の高融点金属が除去される。同時に、コンタクトホール３１，３１の内壁、すなわち、コンタクトホール３１，３１の側壁およびサリサイド膜２３ａ，２３ａの上面にのみ、高融点金属が残置される。この結果、残置された高融点金属からなる下部電極４０が形成される。
【００３０】
続けて、高誘電率材料からなる高誘電体膜４１と、チタンなどの高融点金属からなる上部電極４２とを形成する。高誘電率材料としては、五酸化タンタル（Ｔａ２Ｏ５）や、ペロブスカイト型酸化物（ＢＳＴ（ＢａＴｉＯ３とＳｒＴｉＯ３の混晶），ＰＺＴ（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３））などを用いればよい。五酸化タンタルからなる高誘電体膜４１を形成する場合、コンタクトホール３１，３１に埋設した前記レジスト材料を除去した後に、ＣＶＤ法などによってタンタル膜を全面上に堆積し、その後、ＲＴＡ（高温短時間アニール；Ｒａｐｉｄ　Ｔｈｅｒｍａｌ　Ａｎｎｅａｌ）によってタンタル膜を酸化させることで、五酸化タンタル膜が形成される。更に、この五酸化タンタル膜の上に、スパッタ法によって高融点金属膜を堆積させる。次いで、マスクを形成しエッチングを施すことで、図４に示すように、下部電極４０，高誘電体膜４１および上部電極４２からなるキャパシタ４３が形成される。
【００３１】
尚、本実施の形態では、金属−絶縁体−金属構造のキャパシタ４３を採用したが、その他のキャパシタ構造を採用してもよい。例えば、上記下部電極４０として、多結晶シリコン或いはアモルファスシリコンを堆積し、ＨＳＧ（Ｈｅｍ−Ｓｐｈｅｒｉｃａｌ　−Ｇｒａｉｎ）化したものの採用が可能である。かかる場合、金属−絶縁体−半導体（シリコン）構造のキャパシタが形成される。またＨＳＧ化した下部電極４０の上面には多数の半球状の凹凸が形成されるため、広いキャパシタ面積と大きな容量を得ることができる。
【００３２】
次に、図５に示すように、ＤＲＡＭ形成領域とロジック形成領域の双方において全面に亘って、ノンドープ酸化膜またはＢＰＳＧなどからなる第２層間絶縁膜５０を堆積する。そして、フォトリソグラフィ工程とエッチング工程によって、この第２層間絶縁膜５０に、シリコン基板１０の上面（サリサイド膜２３ａ，２３ｂ）に到達するコンタクトホール５１ａ，５１ｂ，５１ｂ，５１ｂを開口する。
【００３３】
次に、前記コンタクトホール５１ａ，５１ｂ，…の内壁を含む第２層間絶縁膜５０の上に、ＣＶＤ法或いはスパッタ法でチタン（Ｔｉ）と窒化チタン（ＴｉＮ）とを順次堆積する。次いで、コンタクトホール５１ａ，５１ｂ，…にレジスト材料を埋設してドライエッチングを施す。これにより、図６に示すように、コンタクトホール５１ａ，５１ｂ，…の内壁、すなわち、コンタクトホール５１ａ，５１ｂ，…の側壁とサリサイド膜２３ａ，２３ｂの上面とに、Ｔｉ／ＴｉＮ膜６０ａ，６０ｂ，６０ｂ，６０ｂが形成される。
【００３４】
次に、コンタクトホール５１ａ，５１ｂ，…に埋設した前記レジスト材料を除去した後、コンタクトホール５１ａ，５１ｂ，…にタングステンなどの高融点金属を埋め込むことで、導電性のプラグ６１ａ，６１ｂ，…を形成する。
【００３５】
次に、前記プラグ６１ａ，６１ｂ，…にそれぞれ導通する配線金属膜６２ａ，６２ｂ，…が形成される。具体的には、ＤＲＡＭ形成領域とロジック形成領域の双方において全面に亘って、ＣＶＤ法或いはスパッタ法で窒化チタン膜などのバリアメタル層を成膜し、その上に、アルミニウムに銅を添加したＡｌ−Ｃｕ膜を成膜する。そして、フォトリソグラフィ工程とエッチング工程でパターニングを行うことにより、配線金属膜６２ａ，６２ｂ，…が形成される。尚、本実施の形態のように、配線金属膜６２ａ，６２ｂ，…をエッチングでパターニングして形成する代わりに、第２層間絶縁膜５０に溝を形成し、その溝に銅などの配線材料を埋め込んだ後に、ＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈ；化学機械研磨）法で余分な配線材料を除去して形成される溝配線構造を採用してもよい。
【００３６】
以上で、本実施の形態に係る半導体装置１が完成した。図７は、ＤＲＡＭ形成領域を上方から見た場合の半導体装置１の模式図である。図７中、符号７０は活性化領域、４２ｃは上部電極４２の内側の周縁部をそれぞれ表している。ＤＲＡＭ／ロジック混載型のデバイスを形成するためには、図６に示した構造の上に、更に、多層配線を形成し、その多層配線を介して素子間を接続することが必要である。
【００３７】
このように本実施の形態に係る半導体装置１の製造方法によれば、ＤＲＡＭ形成領域において、シリコン基板１０の活性化領域のサリサイド膜２３ａ，２３ａに到達するコンタクトホール３１，３１が、自己整合的に開口されており、これらコンタクトホール３１，３１の内壁に沿ってキャパシタ４３，４３が形成されている。よって、キャパシタ４３と活性化領域との接触面積のバラツキが大幅に低減し、キャパシタ４３と活性化領域間の電気抵抗を低く安定化させることが可能となる。
【００３８】
また、図８に示したような、キャパシタ１１９ａの下部電極１１６ａと、活性化領域のサリサイド膜１２５ａとの間を導通させるためのコンタクトホール１１２ａを形成するリソグラフィ工程やエッチング工程も不要であり、マスク形成も不要である。従って、図８に示した構造と比べると、ＤＲＡＭデバイスとロジックデバイスとの製造工程の共通化が進み、ＤＲＡＭ／ロジック混載デバイスの製造工程数の削減と工期短縮を実現することが可能となる。
【００３９】
【発明の効果】
以上の如く、本発明の請求項１，２に係る半導体装置の製造方法および請求項３，４に係る半導体装置によれば、半導体基板の主面に到達するコンタクトホールをゲート電極の一部と重なるように自己整合的に形成することができ、このコンタクトホールの内壁に沿ってキャパシタが形成される。よって、キャパシタと当該主面との接触面積のバラツキが大幅に低減し、キャパシタと当該主面間の電気抵抗を低く安定化できる。また、図８に示すような、キャパシタと当該主面とを導通させるためのコンタクトホールを形成する工程は不要となり、当該工程で必要になるマスクも不要となることから、メモリデバイスとロジックデバイスとの製造工程の共通化を図り、製造工程数の削減と工期短縮を実現することが可能となる。
【００４０】
また、請求項５によれば、サリサイド膜を介して半導体基板の主面とキャパシタとを低抵抗で導通させることが可能となる。
【００４１】
そして、請求項６によれば、半導体基板の主面とキャパシタとの間の一層の低抵抗化が可能となる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係る半導体装置の一工程を示すための概略断面図である。
【図２】本実施の形態に係る半導体装置の一工程を示すための概略断面図である。
【図３】本実施の形態に係る半導体装置の一工程を示すための概略断面図である。
【図４】本実施の形態に係る半導体装置の一工程を示すための概略断面図である。
【図５】本実施の形態に係る半導体装置の一工程を示すための概略断面図である。
【図６】本実施の形態に係る半導体装置の一工程を示すための概略断面図である。
【図７】ＤＲＡＭ形成領域を上方から見た場合の本実施の形態に係る半導体装置の模式図である。
【図８】半導体装置の概略断面図である。
【符号の説明】
１　半導体装置、１０　シリコン基板、１１　素子間分離絶縁膜、１６ａ，１６ｂ　ゲート構造、３０　第１層間絶縁膜、３１　コンタクトホール、４０　下部電極、４１　高誘電体膜、４２　上部電極、４３　キャパシタ、５０　第２層間絶縁膜、５１ａ，５１ｂ　コンタクトホール、６１ａ，６１ｂ　プラグ、６２ａ，６２ｂ　配線金属膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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