(57)【要約】【課題】  出力応答時間の短縮化を図ることができる電圧選択回路を提供すること。【解決手段】  電圧選択回路１４は、配線の長さが長い経路に設けた２段目のスイッチＳＷ2-1 ，ＳＷ2-2 にそれぞれ２つの１段目のスイッチＳＷ1-1 ，ＳＷ1-2 、スイッチＳＷ1-3 ，ＳＷ1-4 を接続した。これにより、２段目のスイッチＳＷ2-1 ，ＳＷ2-2 をオンした場合に出力端子１６にかかるドレイン容量は、他の２段目のスイッチＳＷ2-3 〜ＳＷ2-5 をオンした場合に出力端子１６にかかるドレイン容量に比べて小さいため、配線の長い経路における出力応答時間が短くなる。【選択図】      図１
2004357342.tif 000002
【特許請求の範囲】
【請求項１】
スイッチを複数段備え、各段のスイッチを選択信号で制御することにより互いに異なる複数の電圧のうちの１つを選択して、該選択した電圧を出力信号として出力する電圧選択回路において、
前記出力信号を出力する経路では、少なくとも１つの後段のスイッチに接続する前段のスイッチの数を、前記後段までのスイッチの数が同数である他の経路にある後段のスイッチに接続した前段のスイッチの数よりも少なくしたこと
を特徴とする電圧選択回路。
【請求項２】
スイッチを複数段備え、各段のスイッチを選択信号で制御することにより互いに異なる複数の電圧のうちの１つを選択して、該選択した電圧を出力信号として出力する電圧選択回路において、
前記出力信号を出力する経路では、γ補正を行なった場合の経路における後段のスイッチに接続する前段のスイッチの数を、前記後段までのスイッチの数が同数である他の経路にある後段のスイッチに接続した前段のスイッチの数よりも少なくしたこと
を特徴とする電圧選択回路。
【請求項３】
入力される基準電源の電圧を分圧した複数の分圧電圧を出力する電圧生成回路と、
入力されるデジタル信号をデコードした選択信号を出力するデコーダと、
前記選択信号に基づいて制御され、入力される前記複数の分圧電圧の１つをアナログ信号として出力する複数段のスイッチを備えた電圧選択回路と
を備え、
前記電圧選択回路は、前記各分圧電圧を出力するための経路において、少なくとも１つの後段のスイッチに接続する前段のスイッチの数を、前記後段までのスイッチの数が同数である他の経路にある後段のスイッチに接続した前段のスイッチの数よりも少なくしたこと
を特徴とするＤ／Ａ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電圧選択回路に関し、特にデジタル信号をアナログ信号に変換するＤ／Ａ変換器に好適なものである。
【背景技術】
【０００２】
近年、デジタル技術の発展に伴い、オーディオ機器やビデオ機器等を始めとする種々の電気機器のデジタル化が進んでいる。そして、Ｄ／Ａ変換器の動作速度の高速化及び動作速度の安定化が求められている。
【０００３】
図１１は、従来のＤ／Ａ変換器を示す。Ｄ／Ａ変換器は、電圧生成回路５１、電圧選択回路５３、及びデコーダ５４を備えている。各回路５１〜５４は、１つの半導体チップ上に形成されている。
【０００４】
電圧生成回路５１は、１５個の抵抗Ｒによるラダー抵抗で構成され、その両端に電源電圧ＶDD，ＶSSが供給される。各抵抗Ｒの接続点、即ちノードＮ１〜Ｎ１６からは、電源電圧（ＶDD−ＶSS）を１６分割した電圧Ｖ1 〜Ｖ16がそれぞれ出力される。
【０００５】
電圧選択回路５３は、１段目に配置される１６個のスイッチＳＷ1-1 〜ＳＷ1-16と、２段目に配置される４個のスイッチＳＷ2-1 〜ＳＷ2-4 を備えている。これら各スイッチＳＷ1-1 〜ＳＷ1-16，ＳＷ2-1 〜ＳＷ2-4 は、ＭＯＳトランジスタで構成されている。スイッチＳＷ1-1 〜ＳＷ1-16は、それぞれノードＮ１〜Ｎ１６に接続される。
【０００６】
各スイッチＳＷ1-1 〜ＳＷ1-4 の出力端子はノードＮ１７にて接続され、スイッチＳＷ1-5 〜ＳＷ1-8 の出力端子はノードＮ１８にて接続される。又、スイッチＳＷ1-9 〜ＳＷ1-12の出力端子はノードＮ１９にて接続され、スイッチＳＷ1-13〜ＳＷ1-16の出力端子はノードＮ２０にて接続される。
【０００７】
スイッチＳＷ2-1 〜ＳＷ2-4 は、ノードＮ１７〜Ｎ２０にそれぞれ接続される。各スイッチＳＷ2-1 〜ＳＷ2-4 の出力端子はノードＮ２１にて接続される。ノードＮ２１は、出力端子５５に接続されている。
【０００８】
デコーダ５４には、外部から入力される４ビットのデジタル信号Ｄ３〜Ｄ０が入力される。デコーダ５４は、下位２ビットのデジタル信号Ｄ１，Ｄ０に基づく第１制御信号を出力する。スイッチＳＷ1-1 〜ＳＷ1-4 、スイッチＳＷ1-5 〜ＳＷ1-8 、スイッチＳＷ1-9 〜ＳＷ1-12、及びスイッチＳＷ1-13〜ＳＷ1-16の各スイッチ群毎においていずれか１つのスイッチが第１制御信号に応答してオンする。
【０００９】
デコーダ５４は、上位２ビットのデジタル信号Ｄ３，Ｄ２に基づく第２制御信号を出力する。スイッチＳＷ2-1 〜ＳＷ2-4 のうち、いずれか１つのスイッチが第２制御信号に応答してオンする。
【００１０】
このようにして、出力端子５５には、オンした第１，第２段目のスイッチを介して電圧生成回路５１のノードＮ１〜Ｎ１６のうちのいずれか１つが接続される。そして、ノードＮ２１の電圧は、接続されたノードＮ１〜Ｎ１６における電圧Ｖ１〜Ｖ１６に変化する。このようにして、Ｄ／Ａ変換器は、デジタル信号Ｄ３〜Ｄ０に対応する電圧Ｖ１〜Ｖ１６のアナログ信号Ａｏｕｔを出力する。
【００１１】
電圧選択回路５３は、スイッチＳＷ1-1 〜ＳＷ1-16と、スイッチＳＷ2-1 〜ＳＷ2-4 の２段構成のため、ノードＮ２１（出力端子）に接続される総配線の寄生容量（ドレイン容量）が１段構成の電圧選択回路に比べて小さい。これにより、デジタル信号Ｄ３〜Ｄ０の値が変化してから所望の電圧のアナログ信号Ａout が出力されるまでの時間、所謂Ｄ／Ａ変換器の出力応答時間の短縮がなされている。
【発明の開示】
【発明が解決しようとする課題】
【００１２】
ところが、電圧選択回路５３では、レイアウト的な制約によりノードＮ１〜Ｎ１６とノードＮ２１間をそれぞれ結ぶ配線の長さが異なる。この配線長の違いは、各ノードＮ１〜Ｎ１６とノードＮ２１の間に介在する寄生素子の値を相違させる。寄生素子の値は、各ノードＮ１〜Ｎ１６とを結ぶ配線容量及び配線抵抗が異なってしまう。従って、各電圧Ｖ1 〜Ｖ16の出力電圧Ａout が出力されるまでの出力応答時間に差が生じてしまうことになる。このように、出力応答時間に差が生じると、結果的にＤ／Ａ変換にかかる時間が長くなるという問題がある。
【００１３】
本発明は上記問題点を解決するためになされたものであって、その目的は出力応答時間の短縮化を図ることができる電圧選択回路、ＬＣＤ駆動回路及びＤ／Ａ変換器を提供することにある。
【課題を解決するための手段】
【００１４】
上記目的を達成するため、請求項１に記載の発明は、スイッチを複数段備え、各段のスイッチを選択信号で制御することにより互いに異なる複数の電圧のうちの１つを選択して、該選択した電圧を出力信号として出力する電圧選択回路において、前記出力信号を出力する経路では、少なくとも１つの後段のスイッチに接続する前段のスイッチの数を、前記後段までのスイッチの数が同数である他の経路にある後段のスイッチに接続した前段のスイッチの数よりも少なくした。
【００１５】
請求項２に記載の発明は、スイッチを複数段備え、各段のスイッチを選択信号で制御することにより互いに異なる複数の電圧のうちの１つを選択して、該選択した電圧を出力信号として出力する電圧選択回路において、前記出力信号を出力する経路では、γ補正を行なった場合の経路における後段のスイッチに接続する前段のスイッチの数を、前記後段までのスイッチの数が同数である他の経路にある後段のスイッチに接続した前段のスイッチの数よりも少なくした。
【００１６】
請求項３に記載の発明は、入力される基準電源の電圧を分圧した複数の分圧電圧を出力する電圧生成回路と、入力されるデジタル信号をデコードした選択信号を出力するデコーダと、前記選択信号に基づいて制御され、入力される前記複数の分圧電圧の１つをアナログ信号として出力する複数段のスイッチを備えた電圧選択回路とを備え、前記電圧選択回路は、前記各分圧電圧を出力するための経路において、少なくとも１つの後段のスイッチに接続する前段のスイッチの数を、前記後段までのスイッチの数が同数である他の経路にある後段のスイッチに接続した前段のスイッチの数よりも少なくした。
【発明の効果】
【００１７】
請求項１及び請求項２に記載の発明によれば、出力応答時間の短縮化を図ることが可能な電圧選択回路を提供することができる。
請求項３に記載の発明によれば、出力応答時間の短縮化を図ることが可能なＤ／Ａ変換器を提供することができる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明を具体化した一実施の形態を図１及び図２に従って説明する。
図１は、本実施の形態のＤ／Ａ変換器を示す。Ｄ／Ａ変換器１１は、電圧生成回路１２、電圧選択回路１４、及びデコーダ１５を備えている。各回路１２，１４，１５は、１つのチップ上に形成されている。
【００１９】
電圧生成回路１２は、１５個の抵抗Ｒによるラダー抵抗で構成され、その両端に高電位電源ＶDDと低電位電源ＶSSが供給される。各抵抗Ｒの接続点、即ちノードＮ１〜Ｎ１６からは、両電源の差電圧（ＶDD−ＶSS）を１６分割した電圧Ｖ1 〜Ｖ16がそれぞれ出力される。
【００２０】
電圧選択回路１４は、１段目に配置される１６個のスイッチＳＷ1-1 〜ＳＷ1-16と、２段目に配置される５個のスイッチＳＷ2-1 〜ＳＷ2-5 を備えている。これら各スイッチＳＷ1-1 〜ＳＷ1-16，ＳＷ2-1 〜ＳＷ2-5 は、ＭＯＳトランジスタで構成され、転送ゲートとして作用する。スイッチＳＷ1-1 〜ＳＷ1-16は、それぞれノードＮ１〜Ｎ１６に接続される。
【００２１】
各スイッチＳＷ1-1 ，ＳＷ1-2 の出力端子はノードＮ１７にて接続され、各スイッチＳＷ1-3 ，ＳＷ1-4 の出力端子はノードＮ１８にて接続される。又、スイッチＳＷ1-5 〜ＳＷ1-8 の出力端子はノードＮ１９にて接続される。又、スイッチＳＷ1-9 〜ＳＷ1-12の出力端子はノードＮ２０にて接続され、スイッチＳＷ1-13〜ＳＷ1-16の出力端子はノードＮ２１にて接続される。
【００２２】
スイッチＳＷ2-1 〜ＳＷ2-5 は、ノードＮ１７〜Ｎ２１にそれぞれ接続される。各スイッチＳＷ2-1 〜ＳＷ2-4 の出力端子はノードＮ２２にて接続される。ノードＮ２２は出力端子１６に接続されている。そして、Ｄ／Ａ変換器１１は、出力端子１６からノードＮ２２における電圧のアナログ信号Ａout を出力する。
【００２３】
図２に示すように、デコーダ１５は、外部から入力される４ビットのデジタル信号のうち、下位１ビットのデジタル信号に基づいて、スイッチＳＷ1-1 ，ＳＷ1-2 、及びスイッチＳＷ1-3 ，ＳＷ1-4 の各スイッチ群毎において、いずれか１つをオンさせる。又、上位３ビットのデジタル信号に基づいて、デコーダ１５はスイッチＳＷ2-1 ，ＳＷ2-2 のうち、いずれか１つをオンさせる。
【００２４】
又、デコーダ１５は、外部から入力される４ビットのデジタル信号のうち、下位２ビットのデジタル信号に基づいて、スイッチＳＷ1-5 〜ＳＷ1-8 、スイッチＳＷ1-9 〜ＳＷ1-12、及びスイッチＳＷ1-13〜ＳＷ1-16の各スイッチ群毎において、いずれか１つをオンさせる。又、上位２ビットのデジタル信号に基づいて、デコーダ１５はスイッチＳＷ2-3 〜ＳＷ2-5 のうち、いずれか１つをオンさせる。
【００２５】
このように構成されたＤ／Ａ変換器では、デコーダ１５は、デジタル信号が入力されると、１段目の各スイッチ群毎において、いずれか１つをオンさせ、２段目の各スイッチＳＷ2-1 〜ＳＷ2-5 のうち、いずれか１つをオンさせる。そして、ノードＮ２２がノードＮ１〜Ｎ１６のいずれか１つと導通状態となり、電圧Ｖ1 〜Ｖ16のうち１つが出力電圧Ａout として出力される。
【００２６】
次に、上記のように構成されたＤ／Ａ変換器の作用を説明する。
今、ノードＮ１〜Ｎ４と出力端子１６間の配線の長さは、レイアウト上、その他のノードＮ５〜Ｎ１６と出力端子１６間の配線の長さに比べて長い。配線が長くなると、その配線に対する寄生素子（寄生抵抗、寄生容量）の値は大きくなる。即ち、ノードＮ１〜Ｎ４と出力端子１６間の配線に対する寄生素子の値は、ノードＮ５〜Ｎ１６と出力端子１６間の配線に対する寄生素子の値よりも大きい。このことは、スイッチＳＷ1-1 〜ＳＷ1-4 からなるスイッチ群に入力される分圧電圧Ｖ１〜Ｖ４の電圧のアナログ信号Ａout の出力時間を他のスイッチ群におけるそれに比べて遅くする。
【００２７】
しかしながら、本実施の形態では、配線の長さに対応して、出力端子１６にかかるドレイン容量が変わるように２段目のスイッチに接続する１段目のスイッチの数を変更してある。出力端子１６にかかるドレイン容量は、２段目のスイッチＳＷ2-1 〜ＳＷ2-5 の何れがオンするかにより変化する。
【００２８】
詳述すれば、配線の長い経路にある２段目のスイッチＳＷ2-1 には２つの１段目スイッチＳＷ1-1 ，ＳＷ1-2 が、２段目のスイッチＳＷ2-2 には２つの１段目のスイッチＳＷ1-3 ，ＳＷ1-4 が接続されている。それに対し、配線の短い経路にある２段目のスイッチＳＷ2-3 〜ＳＷ2-5 には、それぞれ４つの１段目スイッチＳＷ1-5 〜ＳＷ1-8 、スイッチＳＷ1-9 〜ＳＷ1-12、スイッチＳＷ1-13〜ＳＷ1-16が接続されている。
【００２９】
従って、２段目のスイッチＳＷ2-1 ，ＳＷ2-2 がオンした場合、出力端子１６には、オンしたスイッチＳＷ2-1 ，ＳＷ2-2 にそれぞれ接続される１段目の２つのスイッチＳＷ1-1 ，ＳＷ1-2 又はスイッチＳＷ1-3 ，ＳＷ1-4 のドレイン容量がかかることになる。一方、２段目のスイッチＳＷ2-3 〜ＳＷ2-5 がオンした場合、出力端子１６には、オンしたスイッチＳＷ2-3 〜ＳＷ2-5 にそれぞれ接続されている４つのスイッチＳＷ1-5 〜ＳＷ1-8 、スイッチＳＷ1-9 〜ＳＷ1-12、スイッチＳＷ1-13〜ＳＷ1-16のドレイン容量がかかることになる。
【００３０】
即ち、出力端子１６にかかるドレイン容量は、配線の長い経路に設けられたスイッチＳＷ2-1 ，ＳＷ2-2 がオンした場合、他のスイッチＳＷ2-3 〜ＳＷ2-5 がオンした場合に比べて２つのスイッチ分だけドレイン容量が少なくなる。このドレイン容量の差は、応答時間に影響を与える。応答時間は、ドレイン容量が少なくなると短くなる。従って、各配線の経路において、配線が長い経路に対して、他の配線の経路よりも出力端子１６にかかるドレイン容量を少なくすることにより、各配線の経路における応答時間の差が少なくなる。
【００３１】
次に、ノードＮ１〜Ｎ１６と出力端子１６間の配線の長さがほぼ等しい場合について説明する。この場合、各ノードＮ１〜Ｎ１６と出力端子１６間の配線に対する寄生素子の値はほぼ等しくなる。従って、各ノードＮ１〜Ｎ１６と出力端子１６間の配線における出力応答時間はほぼ等しい。
【００３２】
それに対し、ノードＮ１〜Ｎ４と出力端子１６間にせつぞくされた２段目のスイッチＳＷ2-1 ，ＳＷ2-2 には、それぞれ２つの１段目のスイッチＳＷ1-1 ，ＳＷ1-2 、スイッチＳＷ1-3 ，ＳＷ1-4 が接続されている。従って、各２段目のスイッチＳＷ2-1 ，ＳＷ2-2 に対する負荷が他の２段目のスイッチＳＷ2-3 〜ＳＷ2-5 に比べて少ない。
【００３３】
このことは、ノードＮ１〜Ｎ４における分圧電圧Ｖ１〜Ｖ４のアナログ信号Ａout の出力応答時間を、他のノードＮ５〜Ｎ１６における分圧電圧Ｖ５〜Ｖ１６のアナログ信号Ａout の出力応答時間に比べて短くする。これにより、Ｄ／Ａ変換器１１は、任意の電圧のアナログ信号Ａout における応答時間を速くすることができる。
【００３４】
以上記述したように、本実施の形態によれば、以下の効果を奏する。
（１）電圧選択回路１４は、配線の長さが長い経路に設けた２段目のスイッチＳＷ2-1 ，ＳＷ2-2 にそれぞれ２つの１段目のスイッチＳＷ1-1 ，ＳＷ1-2 、スイッチＳＷ1-3 ，ＳＷ1-4 を接続した。これにより、２段目のスイッチＳＷ2-1 ，ＳＷ2-2 をオンした場合に出力端子１６にかかるドレイン容量は、他の２段目のスイッチＳＷ2-3 〜ＳＷ2-5 をオンした場合に出力端子１６にかかるドレイン容量に比べて小さい。その結果、配線の長い経路において出力応答時間の短縮が図られるため、各配線の経路における出力応答時間の差が小さくなり、Ｄ／Ａ変換器１１の出力応答時間を速くすることができる。
（２）各転送ゲートにはＮチャネルトランジスタが用いられるため、素子数を少なくすることができる。また、入力信号の電圧は、制御信号の電圧範囲よりも高電位側においてトランジスタのしきい値電圧以下の電圧であるため、入力信号の電圧と同じ電圧の出力信号が出力される。よって、出力応答時間の短縮を図ることができる。
（３）各転送ゲートにはＰチャネルトランジスタが用いられるため、素子数を少なくすることができる。また、入力信号の電圧は、制御信号の電圧範囲よりも低電位側においてトランジスタのしきい値電圧以上の電圧であるため、入力信号の電圧と同じ電圧の出力信号が出力される。よって、出力応答時間の短縮を図ることができる。
【００３５】
尚、本発明は前記実施の形態の他、以下の態様で実施してもよい。
○上記実施の形態では、出力応答時間が長いスイッチ群（スイッチＳＷ1-1 〜ＳＷ1-4 ）に対して２つの２段目のスイッチＳＷ2-1 ，ＳＷ2-2 を設けて他のスイッチ群の出力応答時間との差を少なくするようにした。これを、複数のスイッチ群に対して２段目のスイッチに接続される１段目のスイッチの数を他のスイッチ群に比べて少なくして出力端子１６にかかるドレイン容量を少なくしても良い。例えば、図３に示すように、上記実施の形態と同様に１段目のスイッチＳＷ1-13〜ＳＷ1-16からなるスイッチ群における応答時間が長い場合、そのスイッチ群に対して２つの２段目のスイッチＳＷ2-5 ，ＳＷ2-6 を設ける。そして、それらスイッチＳＷ2-5 ，ＳＷ2-6 にそれぞれ２つの１段目のスイッチＳＷ1-13，ＳＷ1-14、スイッチＳＷ1-15，ＳＷ1-16を接続する。これにより、任意のスイッチ群において出力端子１６にかかるドレイン容量を少なくし、上記と同様に各スイッチ群における出力応答時間の差を少なくすることができる。
【００３６】
○上記実施の形態において、ノードＮ１〜Ｎ１６と出力端子１６間の経路のうちの１つの経路における配線の長さが他の経路の配線の長さに比べて長い場合に、その経路における１段目のスイッチを出力端子１６に直接接続してドレイン容量を少なくするようにしてもよい。例えば、図４に示すように、ノードＮ４と出力端子１６の間の経路における配線の長さが他の経路のそれよりも長い場合、ノードＮ４に接続された１段目のスイッチＳＷ1-4 を出力端子１６に直接接続する。これにより、スイッチＳＷ1-4 をオンに制御した場合に出力端子１６にかかるドレイン容量が少なくなる。そのため、ノードＮ４における分圧電圧Ｖ４のアナログ信号Ａout を出力する時の応答時間は、他の分圧電圧Ｖ１〜Ｖ３，Ｖ５〜Ｖ１６のアナログ信号Ａout を出力する時の応答時間に近くなり、各配線の経路における応答時間の差を少なくすることができる。
【００３７】
また、図１，３に示す接続形態と図４に示す接続形態を組み合わせて実施してもよい。即ち、図５に示すように、１段目のスイッチＳＷ1-1 〜ＳＷ1-4 からなるスイッチ群に対して２つの２段目のスイッチＳＷ2- 1 ，ＳＷ2-2 が設けられ、出力端子１６に対するドレイン容量をスイッチＳＷ1-5 〜ＳＷ1-8 、スイッチＳＷ1-9 〜ＳＷ1-12からなるスイッチ群のそれに対して小さくする。更に、１段目のスイッチＳＷ1-13〜ＳＷ1-16からなるスイッチ群を出力端子１６に直接接続し、出力端子１６に対するドレイン容量を上記のスイッチ群のそれよりも小さくする。このように構成することにより、各スイッチ群が接続されたノードＮ１〜Ｎ１６と出力端子１６間の配線に寄生する素子の値に応じてドレイン容量を少なくし、各経路における出力応答時間の差を小さくすることができる。
【００３８】
○上記実施の形態では、電圧選択回路１４ではスイッチを２段構成としたが、スイッチを３段以上の構成として実施してもよい。そして、配線の長さに応じて１段目又は２段目のスイッチを出力端子１６に直接接続する、又は２段目のスイッチに接続する１段目のスイッチの数を変更する。これにより、長い配線に寄生する素子の値が大きい経路に対してスイッチの数を少なくして出力端子にかかるドレイン容量を少なくし、各経路における応答時間の差を少なくするようにしてもよい。例えば、図６に示すＤ／Ａ変換器１１ａの場合、電圧選択回路１４ａは、３段目のスイッチＳＷ3-1 を含む。スイッチＳＷ3-1 には、２段目のスイッチＳＷ2-2 ，ＳＷ2-3 が接続されている。４つの１段目のスイッチＳＷ1-1 〜ＳＷ1-4 が接続されたスイッチＳＷ2-1 は、出力端子１６に直接接続されている。また、２つの１段目のスイッチＳＷ1-13，ＳＷ1-14が接続された２段目のスイッチＳＷ2-4 は出力端子１６に直接接続されている。更に、１段目のスイッチＳＷ1-15，ＳＷ1-16は出力端子１６に直接接続されている。即ち、電圧選択回路１４ａは、各ノードＮ１〜Ｎ１６と出力端子１６との間の配線が、ノードＮ５〜Ｎ１２、ノードＮ１〜Ｎ４、ノードＮ１３，Ｎ１４、ノードＮ１５，Ｎ１６の順番で長くなる。その配線の長さに伴い、２段目のスイッチに接続する１段目のスイッチの数、１段目又は２段目のスイッチを出力端子１６に直接接続することにより、各経路において出力端子１６にかかるドレイン容量を小さくする。これにより、上記各実施の形態と同様に、各経路における出力応答時間の差を短くすることができる。
【００３９】
○上記各実施の形態では、電圧生成回路１２に高電位電源ＶDDと低電位電源ＶSSを供給し、両電源ＶDD，ＶSS間をラダー抵抗により分圧した分圧電圧Ｖ１〜Ｖ１６を生成するようにしたが、電圧生成回路１２に任意の範囲の電圧を供給するようにしても良い。例えば、図７に示すように、デジタル信号Ｄ３〜Ｄ０に基づく値（例えばＤ３〜Ｄ０が全て「０」）から値（例えばＤ３〜Ｄ０が全て「１」）の範囲に対して、Ｄ／Ａ変換器は低電位電源ＶSSから第１基準電源ＶＡ１の間の電圧範囲のアナログ信号Ａout を出力するようにする。
【００４０】
即ち、第１基準電源ＶＡ１を図１のノードＮ１に供給し、電圧生成回路１２は、第１基準電源ＶＡ１と低電位電源ＶSSの間の電圧範囲にて分圧電圧Ｖ１〜Ｖ１６を生成する。この場合、図１のデコーダ１５は、高電位電源ＶDDと低電位電源ＶSSにて動作する。そして、デコーダ１５は、デジタル信号Ｄ３〜Ｄ０にデコードし、Ｈレベル（高電位電源ＶDDの電圧）又はＬレベル（低電位電源ＶSSの電圧）の選択信号を出力する。
【００４１】
一般に、ＭＯＳ型トランジスタよりなるスイッチＳＷ1-1 〜ＳＷ1-16，ＳＷ2-1 〜ＳＷ2-5 は、図８（ｃ）に示すように、並列接続された一対のＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタという）とＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタという）により構成される。ＰＭＯＳトランジスタのゲートにはＮＭＯＳトランジスタのゲートに入力される制御信号が図示しないインバータ回路により反転され入力される。逆に、ＮＭＯＳトランジスタのゲートにＰＭＯＳトランジスタのゲートに入力される制御信号を図示しないインバータ回路により反転して入力する構成であってもよい。即ち、図８（ｃ）に示すスイッチ以外に、インバータ回路を必要とする。
【００４２】
ＮＭＯＳトランジスタよりなるスイッチは、入力端子にゲート電圧と同じ電圧が入力されても、ゲート電圧よりもしきい値電圧分だけ低い電圧までしか出力端子の電圧を上昇させることができない。従って、高電位電源ＶDDの電圧のアナログ信号Ａout を出力するＤ／Ａ変換器では、電圧選択回路１４に図８（ｃ）に示すＣＭＯＳ型のスイッチを用いなければならない。
【００４３】
しかし、図７に示す第１基準電源ＶＡ１と低電位電源ＶSSの間の電圧範囲にて分圧電圧Ｖ１〜Ｖ１６を生成し、且つ第１基準電源ＶＡ１の電圧が高電位電源ＶDDの電圧よりもＮＭＯＳトランジスタのしきい値電圧以下の電圧の場合、電圧選択回路１４には図８（ａ）に示すＮＭＯＳトランジスタのみからなるスイッチＳＷ1-1 を用いることができる。しかも、制御信号を反転するためのインバータ回路が不要となる。これにより、電圧選択回路１４の面積は、高電位電源ＶDDと低電位電源ＶSSの電圧範囲のアナログ信号Ａout を出力するＤ／Ａ変換器の電圧選択回路に比べて小さくなる。このことは、Ｄ／Ａ変換器１１のチップ面積を小さくし、Ｄ／Ａ変換器１１のコストを低減する。
【００４４】
同様に、図７に示す高電位電源ＶDDと第２基準電源ＶＡ２を図１の電圧生成回路１２に供給するようにする。電圧生成回路１２は、高電位電源ＶDDと第２基準電源ＶＡ２の間の電圧範囲にて分圧電圧Ｖ１〜Ｖ１６を生成する。そして、第２基準電源ＶＡ２の電圧が低電位電源ＶSSよりもＰＭＯＳトランジスタのしきい値電圧以上の電圧の場合、図８（ｂ）に示すＰＭＯＳトランジスタのみからなるスイッチＳＷ1-1 を用いることができる。これにより、ＮＭＯＳトランジスタのみを用いた場合と同様に、電圧選択回路１４の面積が小さくなり、Ｄ／Ａ変換器１１のチップ面積を小さくしてコストの低減を図ることができる。
【００４５】
更に、上記各実施の形態において、高電位電源ＶDDの電圧に近い分圧電圧（例えば、図１に示す分圧電圧Ｖ１〜Ｖ８）が入力されるスイッチＳＷ1-1 〜ＳＷ1-8 ，ＳＷ2-1 〜ＳＷ2-3 をＰＭＯＳトランジスタのみから構成する。そして、低電位電源ＶSSの電圧に近い分圧電圧（図１の分圧電圧Ｖ９〜Ｖ１６）が入力されるスイッチＳＷ1-9 〜ＳＷ1-16，ＳＷ2-4 ，ＳＷ2-5 をＮＭＯＳトランジスタのみから構成して実施しても良い。
【００４６】
○上記実施の形態では、配線の長さに起因する出力応答時間の差を小さくするために後段のスイッチに接続する前段のスイッチの数を少なくしたが、電圧生成回路１２におけるラダー抵抗の抵抗値に起因する出力応答時間の差を小さくするようにしてもよい。即ち、上記実施の形態のＤ／Ａ変換器１１をＬＣＤ等の駆動回路に用いた場合、電圧生成回路１２のラダー抵抗の値は、図１０に示すようにデジタル信号に対してアナログ信号Ａout が出力されるように行われるγ（ガンマ）補正に応じて設定される。詳述すれば、デジタル信号に対するアナログ信号Ａout の最大値，最小値付近では、デジタル信号の変化に対してアナログ信号Ａout の変化が大きく、中間部分ではアナログ信号Ａout の変化が小さくなるようにラダー抵抗の抵抗値と基準電源の電圧が設定される。図９に示すように、Ｄ／Ａ変換器１１ｂの電圧生成回路１２ａを例にとれば、ノードＮ１〜Ｎ４，Ｎ１３〜Ｎ１６間の抵抗Ｒ２の値（＝３Ｒ２）が、ノードＮ４〜Ｎ１３の間の抵抗Ｒ１の値（＝９Ｒ１）よりも大きい。これにより、ノードＮ２，Ｎ３，Ｎ１４，Ｎ１５の分圧電圧Ｖ２，Ｖ３，Ｖ１４，Ｖ１５のアナログ信号Ａout における出力応答時間は、それ以外の電圧のアナログ信号Ａout における出力応答時間に比べて長くなる。これに対し、図９に示すように、ノードＮ１〜Ｎ４，Ｎ１３〜Ｎ１６と出力端子１６の間の経路にある２段目のスイッチＳＷ2-1 ，ＳＷ2-2 ，ＳＷ2-5 ，ＳＷ2-6 にそれぞれ２つの１段目のスイッチを接続することにより、出力端子１６にかかるドレイン容量を少なくする。これにより、γ補正を行った場合の経路における出力応答時間の差を少なくし、Ｄ／Ａ変換器の出力応答時間を速くすることができる。
【００４７】
○上記実施の形態において、入力数を適宜変更する。その場合、後段のスイッチに接続する前段のスイッチの数を適宜変更する。また、入力数に応じてデジタル信号のビット数を変更することはいうまでもない。
【図面の簡単な説明】
【００４８】
【図１】一実施の形態のＤ／Ａ変換器のブロック回路図。
【図２】一実施の形態のデコーダの回路図。
【図３】別のＤ／Ａ変換器のブロック回路図。
【図４】別のＤ／Ａ変換器のブロック回路図。
【図５】別のＤ／Ａ変換器のブロック回路図。
【図６】別のＤ／Ａ変換器のブロック回路図。
【図７】別の電源電圧範囲を示す出力特性図。
【図８】（ａ）〜（ｃ）は、スイッチの回路図。
【図９】γ補正を用いたＤ／Ａ変換器のブロック回路図。
【図１０】γ補正を説明するための出力特性図。
【図１１】従来のＤ／Ａ変換器のブロック回路図。
【符号の説明】
【００４９】
ＳＷ1-1 〜ＳＷ1-16  前段の転送ゲートとしての１段目のスイッチ
ＳＷ2-1 〜ＳＷ2-6   後段の転送ゲートとしての２段目のスイッチ
Ｖ１〜Ｖ１６        入力信号としての分圧電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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