(57)【要約】【課題】テスト時間を短くでき、ＥＭＩノイズに対して有利な液晶表示装置のデータ側ドライバＩＣを提供する【解決手段】カスケード接続によりスタート信号が転送されて各段よりデータ取込制御信号を出力する複数段のフリップフロップ２１からなるシフトレジスタ２０と、データ取込制御信号によりデータ信号を取り込む複数段のレジスタ３１からなるデータレジスタ回路３０とを有するデータ側ドライバにおいて、フリップフロップ２１の各隣合う２段の前段側のフリップフロップ２１のデータ信号出力端が各入力端ａに接続されるとともに、後段側のフリップフロップ２１のデータ信号入力端が各出力端に接続され、スタート信号入力が各入力端ｂに共通接続された複数のセレクタ６１からなるセレクタ回路６０を有し、各段のレジスタ３１間で取り込まれるデータ信号が同一のとき、各セレクタ６１の入力端ｂが選択され、そのデータ信号が同時に各段のレジスタに取り込まれる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
カスケード接続によりスタート信号が転送されて各段よりデータ取込制御信号を出力する複数段のフリップフロップからなるシフトレジスタと、データ取込制御信号によりデータ信号を取り込む複数段のレジスタからなるデータレジスタ回路とを有する液晶駆動用半導体集積回路装置において、
前記フリップフロップの各隣合う２段の前段側のフリップフロップのデータ信号出力端が各一方の入力端に接続されるとともに、後段側のフリップフロップのデータ信号入力端が各出力端に接続され、スタート信号入力が各他方の入力端に共通接続された複数のセレクタからなるセレクタ回路を有し、
前記各段のレジスタ間で取り込まれるデータ信号が同一のとき、前記各セレクタの他方の入力端が選択され、そのデータ信号が同時に各段のレジスタに取り込まれることを特徴とする液晶駆動用半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は液晶パネルのデータ線を駆動するのに用いられる液晶駆動用半導体集積回路装置に関する。
【０００２】
【従来の技術】
ドットマトリックス型表示装置として、液晶表示装置が、薄型、軽量、低電力という特長から、パソコンなど様々な装置に用いられ、特に画質を高精細に制御するのに有利であるアクティブマトリックス方式のカラー液晶表示装置が主流を占めている。
【０００３】
以下、特許文献１に記載の従来の液晶表示装置について、図４を参照して説明する。この液晶表示装置は、液晶パネル（ＬＣＤパネル）１１と、半導体集積回路装置（以下、ＩＣという）からなる制御回路（以下、コントローラという）１２と、ＩＣからなる複数個の走査側駆動回路（以下、走査側ドライバという）１３およびデータ側駆動回路（以下、データ側ドライバという）１４とを具備している。液晶パネル１１は、詳細を図示しないが、透明な画素電極および薄膜トランジスタ（ＴＦＴ）を配置した半導体基板と、面全体に１つの透明な電極を形成した対向基板と、これら２枚の基板を対向させて間に液晶を封入した構造からなり、スイッチング機能を持つＴＦＴを制御することにより各画素電極に所定の電圧を印加し、各画素電極と対向基板電極との間の電位差により液晶の透過率を変化させて画像を表示するものである。半導体基板上には、各画素電極へ印加する階調電圧を送るデータ線と、ＴＦＴのスイッチング制御信号（走査信号）を送る走査線とが配線されている。
【０００４】
コントローラ１２は、入力側がＰＣ（パソコン）１５に接続され、出力側が走査側ドライバ１３およびデータ側ドライバ１４に接続されている。走査側ドライバ１３およびデータ側ドライバ１４の出力側は、液晶パネル１１の走査線およびデータ線にそれぞれ接続されている。走査側ドライバ１３およびデータ側ドライバ１４は、製造上の制限よりチップサイズが制限され、従って、ＩＣ１個で出力できる走査線およびデータ線に対応する出力数も制限され、液晶パネル１１のサイズが大きい場合、それぞれ複数個を液晶パネル１１の外周に配置する必要がある。例えばＸＧＡ（１０２４×７６８画素）カラー表示の液晶パネルの場合の各ドライバ１３，１４のモジュールへの実装は、
▲１▼走査側ドライバ１３は、７６８本のゲート線を駆動する必要があり、例えば１９２本分の駆動能力を有する場合、４個必要とし、液晶パネル１１の左側外周にカスケード接続で片側配置される。
▲２▼データ側ドライバ１４は、１画素をカラー表示するためにデータ線はＲ（赤）、Ｇ（緑）、Ｂ（青）用の３本が必要なため、１０２４×３＝３０７２本のデータ線を駆動する必要があり、例えば、３８４本分の駆動能力を有する場合、液晶パネル１１の上側外周にカスケード接続の８個（Ａ，Ｂ，…，Ｈ）で片側配置される。
【０００５】
ＰＣ１５から画像データが液晶表示モジュールのコントローラ１２に送られ、コントローラ１２から走査側ドライバ１３には、クロック信号ＣＬＫ等が各走査側ドライバ１３に並列に送られ、垂直同期用のスタート信号ＳＴＶが初段の走査側ドライバ１３に送られ、カスケード接続された次段以降の走査側ドライバ１３に順次転送されていく。また、コントローラ１２からデータ側ドライバ１４には、クロック信号ＣＬＫ等のタイミング信号や階調を示す所定ビットのデータ信号ＤＡが各データ側ドライバ１４に並列に送られ、水平同期用のスタート信号ＳＴＨが初段のデータ側ドライバＡに送られ、カスケード接続された次段以降のデータ側ドライバＢ，Ｃ，…，Ｈに順次転送されていく。そして、走査側ドライバ１３から各走査線にはパルス状の走査信号が送られ、走査線に印加された走査信号がハイレベルのとき、その走査線につながるＴＦＴが全てオンとなり、そのときデータ側ドライバ１４からデータ線に送られた階調電圧が、オンとなったＴＦＴを介して画素電極に印加される。そして、走査信号がローレベルとなり、ＴＦＴがオフ状態に変化すると、画素電極と対向基板電極との電位差は、次の階調電圧が画素電極に印加されるまでの間保持される。そして、各走査線に順次走査信号を送ることにより、全ての画素電極に所定の階調電圧が印加され、フレーム周期で階調電圧の書き替えを行うことにより画像を表示することができる。
【０００６】
次にデータ側ドライバ１４の従来例について、特許文献２を参考にして、図５を参照して説明する。尚、説明を簡明にするため、水平方向の画素４×１（Ｒ）分を駆動するものとして説明する。図において、２０はシフトレジスタで、カスケード接続された４段のフリップフロップ２１を有している。各フリップフロップ２１のデータ信号出力端は各１つ後段のフリップフロップ２１のデータ信号入力端に接続されてカスケード接続されている。各フリップフロップ２１のクロック入力端はクロック信号入力端子１に共通接続されている。初段のフリップフロップ２１のデータ信号入力端はスタート信号入力端子２に接続され、最終段のフリップフロップ２１のデータ信号出力端はスタート信号出力端子３に接続されている。さらに、各フリップフロップ２１のデータ信号出力端は各フリップフロップ２１に対応してデータレジスタ回路３０の４段の各レジスタ３１にそれぞれ接続されている。各レジスタ３１はデータ信号入力端がデータ信号入力端子４に共通接続されるとともに、データ信号出力端が各レジスタ３１に対応してラッチ回路４０の各ラッチ（図示せず）に接続されている。ラッチ回路４０はラッチ信号入力端子５に接続されるとともに、データ信号出力端がドライバ回路５０に接続されている。ドライバ回路５０は各フリップフロップ２１に対応してレベルシフタ，Ｄ／Ａコンバータ及び出力増幅器（図示せず）を含んでおり、データ信号出力端が各フリップフロップ２１に対応してドライバ出力端子６に接続されている。
【０００７】
以上の構成のデータ側ドライバの動作を図６を併用して説明する。尚、以降の説明を簡明にするため、液晶表示パネルの水平方向の画素数を４×１（Ｒ）としてデータ側ドライバ１個での動作とする。端子４のデータ信号ＤＡの伝送タイミングに同期したクロック信号ＣＬＫがクロック信号入力端子１から各フリップフロップ２１に共通入力され、スタート信号ＳＴＨが１水平駆動期間毎のタイミングでスタート信号入力端子２から初段目のフリップフロップ２１に入力されると、スタート信号ＳＴＨがクロック信号ＣＬＫの立ち上がりで読み込まれて各フリップフロップ２１を転送され、各フリップフロップ２１のデータ信号出力端から対応するレジスタ３１にデータ信号ＤＡを取り込むデータ取込制御信号Ｃ１，Ｃ２，Ｃ３，Ｃ４が順次出力されるとともに、最終段のフリップフロップ２１から次段にデータ側ドライバがカスケード接続された場合のスタート信号ＳＴＨがスタート信号出力端子３に出力される。データレジスタ回路３０に入力されたデータ取込制御信号Ｃ１，Ｃ２，Ｃ３，Ｃ４の立ち上がりでデータ信号入力端子４から各レジスタ３１にデータ信号ＤＡが順次取り込まれ、各レジスタ３１の出力端Ｒ１，Ｒ２，Ｒ３，Ｒ４から出力されていく。（以下、図６において図示せず）全てのレジスタ３１に取り込まれたデータ信号ＤＡは端子５に１水平駆動期間毎のタイミングで与えられたラッチ信号ＳＴＢに同期してラッチ回路４０でラッチされドライバ回路５０に出力される。ドライバ回路５０で各データ信号ＤＡに対応して階調電圧生成回路（図示せず）から階調電圧が選択され各ドライバ出力端子６から出力される。
【０００８】
【特許文献１】
特願２００２−１５３８５４号公報（段落番号「０００２」−「０００５」、第４図）
【特許文献２】
特開平１０−２１４０６１号公報（段落番号「０００３」−「０００４」、第６、７図）
【０００９】
【発明が解決しようとする課題】
ところで、液晶パネル１１がＸＧＡからＳＸＧＡ（１２８０×１０２４）、ＵＸＧＡ（１６００×１２００）と更に大型化し、画素数が増加してくると、カスケード接続するデータ側ドライバの個数を、例えば、ＳＸＧＡの場合、８個、ＵＸＧＡの場合、１０個とすると、データ側ドライバ１個当たりの出力数は４８０出力が必要となり、ＸＧＡでの出力例の３８４出力より増加するため、データ取込制御信号の数も増加する。上述のデータ側ドライバにおいて、データ取込制御信号Ｃ１，Ｃ２，Ｃ３，Ｃ４は、スタート信号入力端子２からのスタート信号ＳＴＨを各フリップフロップ２１を転送させることにより、各レジスタ３１にシフトして入力されるため、データ取込制御信号の数が増加すれば、クロック信号の周期が同一の場合、それに応じてデータ取り込み時間が増加する。また、データ取り込み時間の増加を抑えようとすると、クロック信号の周期を短くする必要がある。そのため、上述のデータ側ドライバには、次のような問題がある。
【００１０】
▲１▼上述のデータ側ドライバは、製造工程のウェーハ最終段階または製品最終段階において、機能試験として、データ信号入力端子４にデジタルのデータ信号ＤＡを入力して、各ドライバ出力端子６から出力されるアナログの階調電圧をテスタで測定して良否判定することが行われる。この試験は、例えば、６４階調表示の場合、６４階調分の階調を示す６ビットのデータ信号ＤＡが１階調分ずつ端子４から各レジスタ３１にデータ取込制御信号Ｃ１，Ｃ２，Ｃ３，Ｃ４により同一のデータ信号ＤＡで取り込まれ、各端子６から同時に同一の階調電圧を出力することで行われる。従って、データ取込制御信号の数が増加すれば、クロック信号の周期が同一の場合、それに応じてテスト時間も増加するという問題がある。また、テスト時間の増加を抑えようとすると、クロック信号の周期が短くなり、ＥＭＩ（Ｅｌｅｃｔｒｏ  Ｍａｇｎｅｔｉｃ  Ｉｎｔｅｒｆｅｒｅｎｃｅ）ノイズの問題が生じる。
【００１１】
▲２▼上述のデータ側ドライバで液晶パネル１１を駆動する場合、液晶パネル１１の画素数が増加すると、一水平期間の長さが短くなり、その時間内に一水平期間分のデータを取り込むために、クロック信号の周期が短くなり、ＥＭＩノイズの問題が生じる。
【００１２】
従って、本発明の目的は、テスト時間を短くでき、ＥＭＩノイズに対して有利な液晶駆動用半導体集積回路装置を提供することである。
【００１３】
【課題を解決するための手段】
本発明の液晶駆動用半導体集積回路装置は、カスケード接続によりスタート信号が転送されて各段よりデータ取込制御信号を出力する複数段のフリップフロップからなるシフトレジスタと、データ取込制御信号によりデータ信号を取り込む複数段のレジスタからなるデータレジスタ回路とを有する液晶駆動用半導体集積回路装置において、前記フリップフロップの各隣合う２段の前段側のフリップフロップのデータ信号出力端が各一方の入力端に接続されるとともに、後段側のフリップフロップのデータ信号入力端が各出力端に接続され、スタート信号入力が各他方の入力端に共通接続された複数のセレクタからなるセレクタ回路を有し、前記各段のレジスタ間で取り込まれるデータ信号が同一のとき、前記各セレクタの他方の入力端が選択され、そのデータ信号が同時に各段のレジスタに取り込まれることを特徴とする。
【００１４】
【発明の実施の形態】
以下に説明する本発明の一実施例のデータ側ドライバは、例えば、ＳＸＧＡ（１２８０×１０２４）、ＵＸＧＡ（１６００×１２００）のカラー表示の液晶パネルに用いられ、データ線４８０本分の駆動能力を有する。尚、説明を簡明にするため、水平方向の画素４×１（Ｒ）分を駆動するものとして説明し、図５と同一のものは同一符号を付して、その説明を省略する。図５と異なる点は、シフトレジスタ２０、データレジスタ回路３０、ラッチ回路４０、ドライバ回路５０の他に、セレクタ回路６０を有している点である。尚、図では、データ信号入力端子４を、１つの端子で示しているが、パラレルに入力されるデータ信号のビット数に対応する端子を有し、そのビット数分の配線に接続されている。例えば、６４階調表示の６ビット×Ｒ，Ｇ，Ｂ＝１８ビットのデータ信号がパラレルに入力される場合、１８個の端子と１８本の配線を有する。
【００１５】
セレクタ回路６０は、最終段を除く各フリップフロップ２１のデータ信号出力端が各ａ入力端に接続され、各１つ後段のフリップフロップ２１のデータ信号入力端が各出力端に接続されたセレクタ６１を有している。各セレクタ６１のｂ入力端はスタート信号入力端子２に共通接続されている。各セレクタ６１の制御信号入力端は、制御信号入力端子７に接続されている。
【００１６】
以上の構成のデータ側ドライバの動作について説明する。尚、以降の説明を簡明にするため、液晶表示パネルの水平方向の画素数を４×１（Ｒ）としてデータ側ドライバ１個での動作とする。また、６４階調表示の場合を例として説明する。
まず、データ側ドライバのデータ信号入力端子４にデジタルのデータ信号ＤＡを入力して、各ドライバ出力端子６から出力されるアナログの階調電圧をテスタで測定して良否判定する機能試験における動作を図２を併用して説明する。テストのとき、制御信号ＳＥＬが入力される端子７は“Ｈ”レベルに固定され、各セレクタ６１は、入力端ｂが選択されて、各フリップフロップ２１のデータ信号出力端と各１つ後段のフリップフロップ２１のデータ信号入力端との接続が切り離され、２段目以降のフリップフロップ２１のデータ信号入力端に端子２が共通接続される。端子４には、６４階調分の階調を示す６ビットのデータ信号ＤＡが、ＤＡ（１）、（２）、（３）、…、（６４）の順に入力される。
【００１７】
時刻ｔ１において、第１の階調のデータ信号ＤＡ（１）が端子４に入力される。このとき、端子２からスタート信号ＳＴＨの“Ｈ”レベルが各フリップフロック２１に共通入力される。
【００１８】
時刻ｔ２において、各フリップフロップ２１に入力されたスタート信号ＳＴＨの“Ｈ”レベルがクロック信号ＣＬＫ（１）の立ち上がりで読み込まれて、各フリップフロップ２１のデータ信号出力端から対応する各レジスタ３１にデータ信号ＤＡ（１）を取り込むデータ取込制御信号Ｃ１，Ｃ２，Ｃ３，Ｃ４が同時に出力される。そして、データレジスタ回路３０に入力されたデータ取込制御信号Ｃ１，Ｃ２，Ｃ３，Ｃ４の立ち上がりでデータ信号入力端子４から各レジスタ３１に、データ信号ＤＡ（１）が同時に取り込まれ、各レジスタ３１の出力端Ｒ１，Ｒ２，Ｒ３，Ｒ４から同時に出力される。
【００１９】
時刻ｔ３において、各フリップフロップ２１に入力されたスタート信号ＳＴＨの“Ｌ”レベルがクロック信号ＣＬＫ（２）の立ち上がりで読み込まれて、各フリップフロップ２１のデータ信号出力端からのデータ取込制御信号Ｃ１，Ｃ２，Ｃ３，Ｃ４が同時に立ち下がる。以下、図示しないが、時刻ｔ３の後、ラッチ信号ＳＴＢに同期してラッチ回路４０でラッチされドライバ回路５０に出力される。ドライバ回路５０でデータ信号ＤＡ（１）に対応して階調電圧生成回路（図示せず）から階調電圧が選択され各ドライバ出力端子６から出力され、テスタで測定されて良否判定が行われる。
【００２０】
以下、同様に、データ信号ＤＡが、ＤＡ（２）、（３）、…、（６４）と端子４から取り込まれ、端子６から各データ信号に対応した階調電圧が選択され各ドライバ出力端子６から出力され、テスタで測定されて良否判定が行われる。
【００２１】
次に、データ側ドライバで液晶パネル１１を駆動する場合の動作について説明する。
（１）データレジスタ回路の各段のレジスタ間で取り込まれるデータ信号が同一でない場合：データレジスタ回路３０の各段のレジスタ３１間で取り込まれるデータ信号が同一でないとき、データ側ドライバにデータ信号を送出するコントローラ１２において、予めデータ信号が同一でないことを判定し、そのデータ信号をデータ信号ＤＡ（１）、（２）、（３）、（４）として送出する。このとき同時に端子７に制御信号ＳＥＬの“Ｌ”レベルが入力され、各セレクタ６１は、入力端ａが選択されて、各フリップフロップ２１のデータ信号出力端と各１つ後段のフリップフロップ２１のデータ信号入力端とが接続され、図５に示すデータ側ドライバと同様に動作する。
【００２２】
（２）データレジスタ回路の各段のレジスタ間で取り込まれるデータ信号が同一のとき：図３を併用して説明する。時刻ｔ１において、データ信号ＤＡ（１）が端子４に入力される。データレジスタ回路３０の各段のレジスタ３１間で取り込まれるデータ信号が同一のとき、データ側ドライバにデータ信号を送出するコントローラ１２において、予めデータ信号が同一であることを判定し、その同一データ信号を１つのデータに圧縮してデータ信号ＤＡ（１）として送出する。このとき同時に端子７に制御信号ＳＥＬの“Ｈ”レベルが入力され、各セレクタ６１は、入力端ｂが選択されて、各フリップフロップ２１のデータ信号出力端と各１つ後段のフリップフロップ２１のデータ信号入力端との接続が切り離され、２段目以降のフリップフロップ２１のデータ信号入力端に端子２が共通接続される。このとき、端子２からスタート信号ＳＴＨの“Ｈ”レベルが各フリップフロック２１に共通入力される。
【００２３】
時刻ｔ２において、各フリップフロップ２１に入力されたスタート信号ＳＴＨの“Ｈ”レベルがクロック信号ＣＬＫ（１）の立ち上がりで読み込まれて、各フリップフロップ２１のデータ信号出力端から対応する各レジスタ３１にデータ信号ＤＡを取り込むデータ取込制御信号Ｃ１，Ｃ２，Ｃ３，Ｃ４が同時に出力される。そして、データレジスタ回路３０に入力されたデータ取込制御信号Ｃ１，Ｃ２，Ｃ３，Ｃ４の立ち上がりでデータ信号入力端子４から各レジスタ３１に、データ信号ＤＡ（１）が同時に取り込まれ、各レジスタ３１の出力端Ｒ１，Ｒ２，Ｒ３，Ｒ４から同時に出力される。
【００２４】
時刻ｔ３において、各フリップフロップ２１に入力されたスタート信号ＳＴＨの“Ｌ”レベルがクロック信号ＣＬＫ（２）の立ち上がりで読み込まれて、各フリップフロップ２１のデータ信号出力端からのデータ取込制御信号Ｃ１，Ｃ２，Ｃ３，Ｃ４が同時に立ち下がる。そして、その立ち下がりより後の時刻ｔ４に制御信号ＳＥＬが立ち下がる。以下、図示しないが、ラッチ信号ＳＴＢに同期してラッチ回路４０でラッチされドライバ回路５０に出力される。ドライバ回路５０でデータ信号ＤＡ（１）に対応して階調電圧生成回路（図示せず）から階調電圧が選択され各ドライバ出力端子６から出力される。
【００２５】
以上に説明したように、データ側ドライバの階調の機能試験において、データ取込制御信号Ｃ１，Ｃ２，Ｃ３，Ｃ４により同時にレジスタ３１にデータ信号を取り込むため、クロック信号の周期を短くしなくても、テスト時間を短縮できる。
また、データ側ドライバで液晶パネル１１を駆動する場合において、各段のレジスタ３１間で取り込まれるデータ信号が同一のとき、データ取込制御信号Ｃ１，Ｃ２，Ｃ３，Ｃ４により同時にレジスタ３１にデータ信号を取り込むため、クロック信号の周期を短くしなくても、データ信号の取り込み時間を短縮できる。
【００２６】
尚、上記実施例では、セレクタ回路６０に選択信号ＳＥＬをデータ側ドライバの外部から供給して、フリップフロップ２１間のカスケード接続、または各フリップフロップ２１のスタート信号入力端子２への共通接続を選択する例で説明したが、データ側ドライバの外部からの２値信号に基づきデータ側ドライバ内部で生成した選択信号ＳＥＬをセレクタ回路６０に供給して、フリップフロップ２１間のカスケード接続が選択される場合は、スタート信号入力端子２からのスタート信号を用い、各フリップフロップ２１へスタート信号を共通入力する場合は、データ側ドライバの外部からの２値信号に基づきデータ側ドライバ内部で生成したスタート信号を用いてもよい。また、データ側ドライバにおいて、データレジスタ回路のレジスタを各フリップフロップに１出力分で対応する例で説明したが、複数出力分、例えば、Ｒ、Ｇ、Ｂの３出力分で対応してもよい。
【００２７】
【発明の効果】
本発明によれば、データ側ドライバの階調の機能試験において、クロック信号の周期を短くしなくても、テスト時間を短縮できる。また、データ側ドライバで液晶パネルを駆動する場合においても、データ信号の取り込み時間を短縮できる。
【図面の簡単な説明】
【図１】本発明の一実施例の液晶表示装置のデータ側ドライバの回路図。
【図２】図１に示すデータ側ドライバの機能試験における動作を説明する波形図。
【図３】図１に示すデータ側ドライバで液晶パネルを駆動する場合の動作を説明する波形図。
【図４】従来の液晶表示装置の構成を示すブロック図。
【図５】図４に示す液晶表示装置に用いられる従来のデータ側ドライバの回路図。
【図６】図５に示すデータ側ドライバの動作を説明する波形図。
【符号の説明】
２０  シフトレジスタ
２１  フリップフロップ
３０  データレジスタ回路
３１  レジスタ
６０  セレクタ回路
６１  セレクタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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