(57)【要約】【課題】遅延回路の遅延量校正中に発生する遅延時間変動に起因する誤差を低減して、高精度な遅延回路の校正方法を可能とし、この高精度に発生されたエッジクロックを用いた試験波形、および判定タイミングによる試験を実現した半導体試験装置を提供する。【解決手段】半導体試験装置に用いられるタイミング回路１００であって、遅延回路１２の校正中の内部遅延時間変動を内蔵した遅延時間変動検出用のリングオシレータ５１を設けて、校正対象の遅延回路１２の遅延時間の変動割合を計測・算出する変動割合演算回路５３と、校正対象の遅延回路１２を系に含んだ発振経路により発振させた発振周期を計測し、その測定した周期に対して前記変動割合との間で補正演算処理を行う遅延量校正回路６を設けて、その遅延量校正回路６により得られた遅延量設定データを校正の真の遅延量設定データとする。【選択図】        図１
2004219097.tif 000002
【特許請求の範囲】
【請求項１】
原振と、試験波形に関する情報を含んだパターンデータを生成するパターン生成回路と、前記原振と前記パターンデータを受け取り、試験波形の生成および被試験デバイスからの応答波形の判定を行うタイミング回路と、前記試験波形を前記被試験デバイスに印加するドライバと、前記被試験デバイスからの応答波形の所定の電圧との比較を行う比較回路と、前記タイミング回路内の判定回路で判定された結果を記憶するフェイルメモリとを有する半導体試験装置であって、
前記タイミング回路は、前記原振の周期刻みで遅延を発生するカウンタと、前記原振に基づき所定の遅延を発生する遅延回路と、前記カウンタと前記遅延回路での遅延量を演算するデータ演算回路と、前記遅延回路から出力されたエッジクロックのタイミングに基づき試験波形を生成する波形生成回路と、前記エッジクロックにより前記被試験デバイスからの応答信号の判定を行う判定回路と、前記遅延回路の遅延変動を検出する検出回路と、前記遅延回路の遅延量の校正中に前記遅延変動を補正する遅延量校正回路とを備えていることを特徴とする半導体試験装置。
【請求項２】
請求項１記載の半導体試験装置において、
前記遅延量校正回路は、前記遅延回路の遅延量の校正時に、校正対象の遅延回路に対して所望の遅延時間を得るための遅延量設定データを測定し、前記遅延量設定データを測定する度に所定の基準状態時からの遅延時間変動を取得し、前記遅延量設定データおよび前記取得した遅延時間変動のデータを用いて遅延量の校正を行う機能を有することを特徴とする半導体試験装置。
【請求項３】
請求項１記載の半導体試験装置において、
前記遅延量校正回路は、前記遅延回路の遅延量の校正時に、校正対象の遅延回路に対して所望の遅延時間を得るための遅延量設定データを測定し、前記遅延量設定データを測定する度に所定の基準状態時からの遅延時間の変動割合を算出して、前記遅延量設定データの補正を行う機能を有することを特徴とする半導体試験装置。
【請求項４】
請求項１記載の半導体試験装置において、
前記遅延量校正回路は、前記遅延回路の遅延量の校正時に、校正対象の遅延回路に対して所望の遅延時間を得るための遅延量設定データを測定し、前記遅延量設定データを測定する度に校正開始時の基準状態からの遅延時間の変動割合を算出して、前記遅延量設定データの補正を行う機能を有することを特徴とする半導体試験装置。
【請求項５】
請求項２、３または４記載の半導体試験装置において、
前記遅延量校正回路により校正された遅延回路を用いて発生されたエッジクロックにより生成された試験波形、および判定タイミングを用いて半導体装置を試験することを特徴とする半導体試験装置。
【請求項６】
原振と、試験波形に関する情報を含んだパターンデータを生成するパターン生成回路と、前記原振と前記パターンデータを受け取り、試験波形の生成および被試験デバイスからの応答波形の判定を行うタイミング回路と、前記試験波形を前記被試験デバイスに印加するドライバと、前記被試験デバイスからの応答波形の所定の電圧との比較を行う比較回路と、前記タイミング回路内の判定回路で判定された結果を記憶するフェイルメモリとを有する半導体試験装置であって、
前記タイミング回路は、前記原振の周期刻みで遅延を発生するカウンタと、前記原振に基づき所定の遅延を発生する遅延回路と、前記カウンタと前記遅延回路での遅延量を演算するデータ演算回路と、前記遅延回路の遅延変動を検出し、所定の基準状態からの変動割合を演算する変動割合演算回路と、前記データ演算回路により演算されたデータの内、遅延変動を来す遅延量設定データのみに前記変動割合により演算処理を行い、得られた遅延時間を前記カウンタおよび前記遅延回路に設定する補正演算回路と、前記遅延回路から出力されたエッジクロックのタイミングに基づき試験波形を生成する波形生成回路と、前記エッジクロックにより前記被試験デバイスからの応答信号の判定を行う判定回路と、前記遅延回路の遅延変動を検出する検出回路と、前記遅延回路の遅延量の校正中に前記遅延変動を補正する遅延量校正回路とを備えていることを特徴とする半導体試験装置。
【請求項７】
請求項６記載の半導体試験装置において、
前記遅延量校正回路は、前記遅延回路の遅延量の校正時に、校正対象の遅延回路に対して所望の遅延時間を得るための遅延量設定データを測定し、前記遅延量設定データを測定する度に所定の基準状態時からの遅延時間変動を取得し、前記遅延量設定データおよび前記取得した遅延時間変動のデータを用いて遅延量の校正を行う機能を有することを特徴とする半導体試験装置。
【請求項８】
請求項６記載の半導体試験装置において、
前記遅延量校正回路は、前記遅延回路の遅延量の校正時に、校正対象の遅延回路に対して所望の遅延時間を得るための遅延量設定データを測定し、前記遅延量設定データを測定する度に所定の基準状態時からの遅延時間の変動割合を算出して、前記遅延量設定データの補正を行う機能を有することを特徴とする半導体試験装置。
【請求項９】
請求項６記載の半導体試験装置において、
前記遅延量校正回路は、前記遅延回路の遅延量の校正時に、校正対象の遅延回路に対して所望の遅延時間を得るための遅延量設定データを測定し、前記遅延量設定データを測定する度に校正開始時の基準状態からの遅延時間の変動割合を算出して、前記遅延量設定データの補正を行う機能を有することを特徴とする半導体試験装置。
【請求項１０】
請求項７、８または９記載の半導体試験装置において、
前記遅延量校正回路により校正された遅延回路を用いて発生されたエッジクロックにより生成された試験波形、および判定タイミングを用いて半導体装置を試験することを特徴とする半導体試験装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体試験装置に関し、特に半導体試験装置に用いられる可変遅延回路の校正方法、およびその校正後の遅延回路を用いた半導体試験装置、ならびに半導体試験方法および半導体製造方法に適用して有効な技術に関する。
【０００２】
【従来の技術】
一般に、被試験対象としてのＩＣの機能試験は、各基本（試験）周期内で、ＩＣ試験装置からは被試験ＩＣに各種の試験信号が印加され、その被試験ＩＣからの各種の応答信号各々はＩＣ試験装置内に取り込まれ、各々についての判定タイミング下にその良否判定が行われることによって、ＩＣとしての機能が正常であるか否かが試験されるものとなっている。
【０００３】
ところで、近年、ＩＣ類一般の高速動作化に伴い、それらＩＣ類を試験する半導体試験装置では、試験波形の発生時間（タイミング）の精度が試験性能を左右する。特に、半導体試験装置に備えられているタイミング回路が発生するエッジクロックには、非常に高い時間精度が要求される。このため、ＣＭＯＳ等の温度、電源電圧の変動に伴い、エッジ発生タイミングが変わるデバイスをタイミング回路に採用した場合、従来技術では、その遅延変動を検出・補正する機構を設けてタイミング精度劣化を低減している。
【０００４】
ここで、本発明者が本発明の前提として検討した、半導体試験装置のタイミング回路の概要、エッジ発生回路の動作、エッジ発生回路に用いた遅延回路の校正方法、テーブルメモリの格納例をそれぞれ、図９、図１０、図１１、図１２を用いて説明する。
【０００５】
図９に示すように、本発明の前提として検討したタイミング回路１００は、エッジ発生回路１、波形生成回路２、判定回路３、選択回路４、変動量演算回路５、および遅延量校正回路８を備える。エッジ発生回路１は、カウンタ１１、データ演算回路１３、補正演算回路１４、および遅延回路１５から構成し、ｎ個から成る。
【０００６】
波形生成回路２は、パターン生成回路（図示せず）からの波形生成用のデータ１１２に基づいて試験波形１１０を生成する。また、判定回路３は、被試験ＬＳＩからの応答信号１１１の良否の判定を行う。変動量演算回路５は、エッジ発生回路１より発生されたエッジクロックの遅延時間変動を内蔵したリングオシレータ５１の発振周期の変動量から検知するための周期測定回路５２、およびその発振周期の計測から変動割合（ｋ）を演算する変動割合演算回路５３から成り、常に遅延回路１５の遅延時間変動を所定の基準状態からの変動割合を演算する。
【０００７】
次に、エッジ発生回路１は、パターン発生回路（図示せず）からのタイミング制御データをデータ演算回路１３でエッジクロックの発生時間（Ｔｃ’、Ｔｄ’）を演算し、そのデータを補正演算回路１４で変動量演算回路５からの変動割合（ｋ）との間で変動した時間を補正したタイミングデータ（Ｔｃ、Ｔｄ）を演算後、原振（マスタクロック）以上の遅延を行うカウンタ１１および原振周期未満の遅延を行う遅延回路１５に設定し、エッジクロックを発生する。選択回路４は、複数のエッジ発生回路１から出力されるエッジクロックを選択する機能を有しており、本例において遅延量校正回路８での遅延量の校正は、所望の１つの遅延回路１５の校正を順次行うものとしたために設けた。
【０００８】
ここで、変動割合（ｋ）算出の一例は、所望の時点で測定したリングオシレータ５１の発振周期（ここでは、ＲＥＦＲＯＳＣとする）を測定しておき、次に現時点でのリングオシレータ５１の発振周期（ここでは、ＭＥＳＲＯＳＣとする）を測定し、次に測定したＲＥＦＲＯＳＣ、ＭＥＳＲＯＳＣより、（ＭＥＳＲＯＳＣ−ＲＥＦＲＯＳＣ）／ＲＥＦＲＯＳＣを演算する。本例では、この演算結果を変動割合ｋとした。
【０００９】
図１０に示す、エッジ発生回路１の動作におけるタイミングチャート例では、２ｎｓ周期の原振１０１の出力１０１ｏｕｔ、カウンタ１１および遅延回路１５への設定データ（Ｔｃ、Ｔｄ）として５ｎｓを遅延するための遅延データ、およびカウンタ１１および遅延回路１５の出力タイミング例を示した。遅延回路１５の出力１５ｏｕｔは、３つの例（ｃａｓｅ１〜３）を示す。ｃａｓｅ１では、遅延回路１５の遅延量校正後に遅延量変動が生じていない場合を示し、ｃａｓｅ２では遅延変動が生じた場合、およびｃａｓｅ３では遅延変動を補正演算回路１４により補正した場合を示した。
【００１０】
ｃａｓｅ１での遅延回路出力１５ｏｕｔは、カウンタ１１で２ｎｓ周期原振の２カウント分の遅延、つまり４ｎｓ遅延後に遅延回路１５で１ｎｓ分の遅延を行ったものである。
【００１１】
次に、ｃａｓｅ２では、遅延回路１５で遅延変動があった場合を例に挙げたものであり、ここでは変動量演算回路５で同時にリングオシレータ５１の発振周期を測定して、その結果の変動割合ｋが算出されている。このため、遅延回路１５での遅延量においてもＴｄ×ｋだけの遅延変動が生じた例である。
【００１２】
また、ｃａｓｅ３では、この遅延変動を補正演算回路１４にて変動した遅延時間分（Ｔｄ×ｋ）を補正した遅延設定値（Ｔｃ，Ｔｄ）を設定して出力されたエッジクロックを示す。以上、説明したような本発明の前提として検討した技術でエッジクロックを発生していた。
【００１３】
次に、上述したようなエッジ発生回路に用いた遅延回路の校正方法について説明する。図１１に、１つの遅延回路１５とその遅延回路１５の遅延量を校正するための遅延量校正回路８の構成例を示す。
【００１４】
図１１に示す遅延回路１５は、遅延素子１５１、テーブルメモリ１５５、カウンタ１１からのパルス入力経路を発振制御回路１５４の経路に切り替える選択器１５２、テーブルメモリ１５５からのデータとレジスタ１５６からのデータを切り替えるための選択器１５３、およびＣＰＵ（図示せず）からの命令により発振を開始するための制御を行う発振制御回路１５４から構成する。また、遅延量校正回路８は、遅延回路１５から出力させた発振信号の発振周期を測定する発振周期測定回路８１と、発振周期測定回路８１が所定の周期か否かを判定する校正制御回路８２から成る。
【００１５】
遅延回路１５の遅延素子１５１は、入力されたパルスをテーブルメモリ１５５からの遅延データに従い所定の遅延量のパルス遅延を行い、さらに、テーブルメモリ１５５は遅延データＴｄだけの遅延時間を遅延素子１５１で遅延される設定データに変換するための変換メモリである。
【００１６】
図１２に示すテーブルメモリ１５５の格納例では、遅延回路１５の可変幅が１９６８．７５ｎｓ、遅延分解能が３１．２５ｐｓの場合を示す。テーブルメモリ１５５のアドレスは、０〜１２７であり、アドレス”０”は０ｐｓ、アドレス”１”は３１．２５ｐｓ、…、アドレス”６３”は１９６８．７５ｐｓを割り当て、各アドレスに格納されたデータがその遅延時間を生み出すデータである。遅延量校正回路８では、このテーブルメモリ１５５に設定するデータを取得するために用いる。
【００１７】
次に、遅延量校正回路８を用いた校正手順について説明する。まず、校正対象の遅延回路１５を経路に含んだ発振経路を構成し、遅延回路１５に”０”設定を行い、発振周期を測定する。これが、遅延量０ｐｓ時の発振周期（ｔｒｅｆ）である。
【００１８】
次に、アドレス”１”の遅延量３１．２５ｐｓとなる遅延設定値を検出する場合は、このときの発振周期の期待値がｔｒｅｆ＋３１．２５ｐｓであり、本期待値に最も近い遅延設定値を遅延量制御回路８２にて検出する。
【００１９】
同様にして、アドレス”６３”までの遅延設定値を取得し、取得終了後にテーブルメモリに設定し、遅延回路１５の遅延量校正が終了する。さらに、この手順により複数（ｎ個）ある遅延回路１５の校正を行う。
【００２０】
なお、上述したような、本発明の前提として検討した半導体試験装置に関する技術については、例えば特許文献１等に記載されている。すなわち、特許文献１には、半導体装置の試験中に遅延回路の変動割合を測定・演算することにより、変動した遅延時間分を補正する方法が開示されている。
【００２１】
さらに、このような半導体試験装置に類似する技術として、半導体装置の試験中に校正対象の遅延回路を系に含めて発振させ、その発振周期を測定する遅延回路の遅延量校正方法を採用し、さらに温度変動等による遅延量変動を低減するための保温回路等を具備した技術（例えば特許文献２，３参照）、半導体装置の試験中における遅延時間変動を補正する技術（例えば特許文献４参照）、校正時と試験時とで遅延回路の消費電力を同じにする技術（例えば特許文献５，６参照）、高速、低速の２種類の基準クロックを用いてクロックの周期を可変単位とする可変遅延回路を形成して、温度変動や電圧変動の影響を受けにくい遅延回路の技術（例えば特許文献７参照）等が開示されている。
【００２２】
【特許文献１】
特開平６−５１０２７号公報（第１頁の要約など）
【００２３】
【特許文献２】
特開平９−３０４４８８号公報（第１頁の要約など）
【００２４】
【特許文献３】
特開平１０−１９７９１１号公報（第１頁の要約など）
【００２５】
【特許文献４】
特開平８−２２６９５７号公報（第１頁の要約など）
【００２６】
【特許文献５】
特開平８−２９２２４２号公報（第１頁の要約など）
【００２７】
【特許文献６】
特開平９−２０３７７２号公報（第１頁の要約など）
【００２８】
【特許文献７】
特開２０００−２４９７４７号公報（第１頁の要約など）
【００２９】
【発明が解決しようとする課題】
ところで、前記のような半導体試験装置の技術について、本発明者が検討した結果、以下のようなことが明らかとなった。ここで、上述した遅延量の校正方法における問題点について説明する。
【００３０】
例えば、前述した図９等に示したようなタイミング回路において、遅延回路１５の校正は、校正中の周囲条件等の変動に起因して校正対象の遅延回路の遅延時間変動が生じる。具体的には、前述したテーブルメモリ１５５のアドレス”６３”までの遅延設定値の取得中に変動するため、校正後のエッジクロックの設定遅延量に誤差を生じる点である。
【００３１】
図１３に、本発明の前提として検討した技術での遅延量校正後の遅延量設定誤差を測定した結果を示す。図１３の横軸は遅延設定値、縦軸は遅延設定値に対する誤差を示しており、測定は６２．５ｐｓステップに行った結果である。図１３に示すように校正後の遅延特性は、徐々に遅延誤差が＋の方向に大きくなる傾向である。この原因は、ＣＭＯＳを本遅延回路に適用した場合、校正中に発振周期が徐々に大きくなっていくため、消費電力が徐々に減り、自己発熱量も減るためにｔｒｅｆが測定開始時点より小さくなったためであり、取得した遅延設定値が徐々に大きめの誤差が生じることは容易に推察される。
【００３２】
近年、半導体試験装置では、タイミング回路に温度、電源電圧の変動に対して遅延変動の大きいＣＭＯＳデバイスを用いることが一般的になってきているが、同時に試験対象デバイスの高性能化、高速化に伴い、試験波形の発生精度が試験性能を左右するため、エッジ発生回路のエッジクロック発生精度には、非常に高い精度が要求されるようになっている。
【００３３】
しかしながら、従来技術（特許文献１〜７の技術を含む）では、校正中の校正対象の遅延回路の遅延量変動を低減する方法の開示はあるが、変動が発生した場合の誤差を補正する手段はなく、校正中の遅延量変動に関わる誤差は全てエッジクロックの設定誤差となる問題点がある。この問題点を抑制するため、従来技術では、校正中の周囲環境（温度、電源電圧）ができるだけ変動しないようにするため、遅延回路を恒温状態に保つ回路、または、半導体試験装置全体の温度、電源電圧を一定に保つための回路・設備等を設けており、装置コストが増大する問題点があった。
【００３４】
そこで、本発明は、校正中の遅延量変動に起因する誤差を、遅延回路の周囲条件安定のための高価な恒温回路等を用いることなく低減して、高精度な遅延回路の校正方法を可能とし、この高精度に発生されたエッジクロックを用いた試験波形、および判定タイミングによる試験を実現した半導体試験装置を提供することを目的とするものである。
【００３５】
さらに、タイミング（時間）が高精度に制御された試験波形を用いて、半導体装置（ＬＳＩ）を検査する半導体検査方法および半導体製造方法を提供することも可能とするものである。
【００３６】
【課題を解決するための手段】
本願において開示される発明の内、代表的なものの概要を説明すれば次の通りである。
【００３７】
本発明は、前記目的を達成するために、遅延量の校正を必要とする遅延回路の遅延量校正において、校正中の校正経路のパルスが通過する伝搬遅延時間の変動割合を算出する手段を設け、校正中に取得した遅延量設定データと前記の変動割合との間で演算処理を行った新たな遅延量設定データを算出し、その算出結果により得られたデータを正規の遅延量設定データとする遅延回路の遅延量設定データの取得方法を特徴とするものである。
【００３８】
具体的には、第１の遅延回路の校正方法として、遅延量の校正を必要とする遅延回路の遅延量校正において、遅延回路の遅延変動を検出する検出回路を有し、校正対象の遅延回路に対して所望の遅延時間を得るための遅延量設定データを測定し、その設定データを測定する度に所定の基準状態時からの遅延時間変動を取得し、それらデータを用いて遅延量の校正を行うようにしたものである。
【００３９】
また、第２の遅延回路の校正方法として、遅延量の校正を必要とする遅延回路の遅延量校正において、遅延回路の遅延変動を検出する検出回路を有し、校正対象の遅延回路に対して所望の遅延時間を得るための遅延量設定データを測定し、その遅延量設定データを測定する度に所定の基準状態時からの遅延時間の変動割合を算出して、前記遅延量設定データの補正を行うようにしたものである。
【００４０】
また、第３の遅延回路の校正方法として、遅延量の校正を必要とする遅延回路の遅延量校正において、遅延回路の遅延変動を検出する検出回路を有し、校正対象の遅延回路に対して所望の遅延時間を得るための遅延量設定データを測定し、その遅延量設定データを測定する度に校正開始時の基準状態からの遅延時間の変動割合を算出して、前記遅延量設定データの補正を行うようにしたものである。
【００４１】
以上の第１〜第３の遅延回路の校正方法を実現するために、本発明においては、遅延回路校正中の内部遅延時間変動を内蔵した遅延時間変動検出回路（リングオシレータ）を設けて、校正対象の遅延回路の遅延時間の変動割合を計測・算出する手段（変動割合演算回路）と、校正対象の遅延回路を系に含んだ発振経路を形成する発振制御手段（発振制御回路）と、その発振制御手段により発振させた発振周期を計測する計測手段（周期測定回路）と、その計測手段により測定した周期に対して前記変動割合との間で補正演算処理を行う補正手段（補正演算回路）とを設けて、その補正手段により得られた遅延量設定データを校正の真の遅延量設定データとするものである。
【００４２】
さらに、本発明において、上記第１〜第３のいずれかの遅延回路の校正方法を用いた第１のタイミング回路は、原振（マスタクロック）と、原振周期刻みで遅延を発生するカウンタと、原振以下の遅延を発生する遅延回路と、カウンタと遅延回路での遅延量を演算するデータ演算回路と、遅延回路から出力されたエッジクロックのタイミングに基づき試験波形を生成する波形生成回路と、エッジクロックにより被試験デバイスからの応答信号の判定を行う判定回路を備えているものである。
【００４３】
また、上記第１〜第３のいずれかの遅延回路の校正方法を用いた第２のタイミング回路は、原振（マスタクロック）と、原振周期刻みで遅延を発生するカウンタと、原振以下の遅延を発生する遅延回路と、カウンタと遅延回路での遅延量を演算するデータ演算回路と、遅延回路の遅延変動を検出し、所定の基準状態からの変動割合を演算する変動割合演算回路と、データ演算回路により演算されたデータの内、遅延変動を来す遅延量設定データのみに変動割合により演算処理を行い、得られた遅延時間をカウンタおよび遅延回路に設定する補正演算回路と、遅延回路から出力されたエッジクロックのタイミングに基づき試験波形を生成する波形生成回路と、エッジクロックにより被試験デバイスからの応答信号の判定を行う判定回路を備えているものである。
【００４４】
さらに、本発明において、上記第１、第２のいずれかのタイミング回路を備えた半導体試験装置は、原振（マスタクロック）と、試験波形に関する情報を含んだパターンデータを生成するパターン生成回路と、原振とパターンデータを受け取り、試験波形の生成および被試験デバイスからの応答波形の判定を行うタイミング回路と、試験波形を被試験デバイスに印加するドライバと、被試験デバイスからの応答波形の所定の電圧との比較を行う比較回路と、タイミング回路内の判定回路で判定された結果を記憶するフェイルメモリを有するものである。
【００４５】
さらに、本発明における半導体検査方法は、上記第１〜第３のいずれかの遅延回路の校正方法により構成された遅延回路を用いて発生されたエッジクロックにより生成された試験波形および判定タイミングを用いて半導体装置を検査することを特徴とするものである。
【００４６】
【発明の実施の形態】
以下、発明の実施の形態を、図面を用いて詳しく説明する。なお、発明の実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
【００４７】
（実施の形態１）
まず、図１により、本発明の実施の形態１の半導体試験装置に用いられるタイミング回路の構成の一例を説明する。図１はタイミング回路の構成図を示す。
【００４８】
本実施の形態におけるタイミング回路１００は、波形生成回路２、判定回路３、変動量演算回路５は本発明の前提として検討した技術の前記図９に示した各回路と同じ機能であり、エッジ発生回路１、遅延量校正回路６が本発明の実施の形態における新規の機能を有するものである。但し、エッジ発生回路１においては、遅延回路１２のみが新規の機能を有するものである。
【００４９】
すなわち、本実施の形態におけるタイミング回路１００は、エッジ発生回路１、波形生成回路２、判定回路３、選択回路４、変動量演算回路５、および遅延量校正回路６を備える。エッジ発生回路１は、カウンタ１１、遅延回路１２、タイミングデータ演算回路１３、および補正演算回路１４から構成し、ｎ個から成る。例えば一例として、エッジ発生回路１は６個備えられ、１〜４個のクロックエッジは波形生成回路２に対して試験波形の生成用に印加され、５〜６個のクロックエッジは判定回路３に対して応答信号の判定タイミング用に印加される。変動量演算回路５は、リングオシレータ５１、周期測定回路５２、および変動割合演算回路５３から成る。
【００５０】
次に、図２を用いて、前記図１で示した遅延回路および遅延量校正回路の構成の一例を説明する。図２は遅延回路および遅延量校正回路の構成図を示す。
【００５１】
遅延回路１２は、カウンタ１１からの原振（マスタクロック）１０１の単位毎に遅延されたクロックをさらに所定の遅延分解能でパルスを遅延する遅延素子１２２と、その遅延素子を系に含んで発振経路を実現するための発振制御回路１２１と、本発明の前提として検討した技術で説明したテーブルメモリ１２４、および遅延素子１２２に設定する遅延量設定データをテーブルメモリ１２４および遅延量校正回路６からの遅延量設定データのいずれかを選択するための選択器１２３より構成される。
【００５２】
また、遅延量校正回路６は、遅延素子１２２を系に含む発振経路の周期を測定する周期測定回路６１と、周期測定回路６１で測定した周期と変動量演算回路５で測定・算出された変動割合ｋａとの間で乗算処理した周期データを算出する補正演算回路６２と、その算出された周期データが取得期待値との間で所定の範囲内で一致したか否かの判定を行う校正制御回路６３から成る。
【００５３】
本実施の形態における変動割合ｋａの算出は、所望の時点で測定したリングオシレータ５１の発振周期（ここでは、ＲＥＦＲＯＳＣとする）を測定しておき、次に現時点でのリングオシレータ５１の発振周期（ここでは、ＭＥＳＲＯＳＣとする）を測定し、次に測定したＲＥＦＲＯＳＣ、ＭＥＳＲＯＳＣより、ＲＥＦＲＯＳＣ／ＭＥＳＲＯＳＣを変動割合演算回路５３にて行う。
【００５４】
次に、図３のフローチャートを用いて、前記図２の遅延量校正方法の動作の一例を説明する。図３は遅延量校正方法の動作のフローチャートを示す。
【００５５】
ステップＳ１の処理では、変数Ａが遅延回路１２に設定する遅延量設定データの遅延時間の取得期待値、変数Ｂがその遅延量設定データであり、それぞれの初期値は“０”である。
【００５６】
ステップＳ２の処理では、変動量演算回路内のリングオシレータ５１と、校正対象の遅延素子１２２を経路に含む発振経路の発振を開始する。
【００５７】
ステップＳ３の処理では、周期測定回路６１において遅延回路１２からの出力信号の発振周期（ｔｄｔ’）を測定し、同時にその際の変動割合（ｋａ）も計測・算出する。
【００５８】
ステップＳ４の処理では、測定した発振周期の補正演算（ｔｄｔ’×ｋａ）を行い、ｔｄｔを算出する。
【００５９】
ステップＳ５の処理では、Ｂが“０”か否かを判定する。初回のステップＳ５の処理では変数Ｂの値が“０”なので（ＹＥＳ）、ステップＳ６の処理においてｔｄｔをｔｒｅｆとする（ｔｄｔ→ｔｒｅｆ）。これは、遅延量０ｐｓ時の発振周期である。
【００６０】
次のステップＳ８の処理では、取得終了か否かを判定する。初回のステップＳ８の処理では、遅延量設定データの取得は完了していないので（ＮＯ）、ステップＳ９の処理に進み、取得期待値の変数Ａを次の取得期待値である３１．２５ｐｓにする処理を行う。
【００６１】
次に、ステップＳ１０の処理において、遅延回路１２への遅延量設定データである変数Ｂも次の値に更新し、ステップＳ１１の処理で遅延回路１２に次の遅延量設定データを設定する。
【００６２】
続いて、ステップＳ３、Ｓ４の処理を行い、測定した発振周期（ｔｄｔ）を算出する。この時点での、ステップＳ５の処理における変数Ｂの値は“１”であるので（ＮＯ）、ステップＳ７の処理に進む。
【００６３】
ステップＳ７の処理では、先に取得したｔｒｅｆ＋Ａ（３１．２５ｐｓ）の演算値と取得値（ｔｄｔ）が所定の範囲内で一致しているかを判断する。一致していれば（ＯＫ）、ステップＳ８の処理に進み、変数Ａを更新させて次の遅延量設定データの取得に進む。一致していなければ（ＮＧ）、遅延量設定データだけを更新して次の遅延量設定データでの測定（ステップＳ３、Ｓ４の処理）を行う。
【００６４】
以下同様にして、所定の遅延回路の可変幅（本例では１９６８．７５ｐｓ）までの遅延量を取得して行く。
【００６５】
また、遅延素子の遅延特性は、設定する遅延量設定データが増加すれば、所定の分解能以下で遅延が増加するものを例にして説明した。
【００６６】
ここで、図２の構成図と図３のフローチャートの関係について、詳細な具体例を説明すると、ステップＳ１、Ｓ２、Ｓ１０、Ｓ１１の処理はＣＰＵ、ステップＳ３の処理の周期測定は周期測定回路６１で行い、変動割合ｋａの測定は変動量演算回路５が行う。また、ステップＳ４の処理は補正演算回路６２が行い、ステップＳ５、Ｓ６、Ｓ７、Ｓ１０、Ｓ１１の処理は校正制御回路６３が行う。これは、所望の１つの取得期待値における遅延量設定データの取得は、校正制御回路６３が主に制御して測定するものであり、取得期待値の初期設定、その更新および取得の終了処理は、ＣＰＵの制御により行うものである。このようにして取得された遅延量設定データは、本発明の前提として検討した技術でも説明したようにテーブルメモリ１２４に設定する。
【００６７】
次に、上述した例に準じてテーブルメモリ１２４に設定された遅延量設定データに基づいて、半導体試験装置の実試験時におけるエッジクロックの発生方法について、前記図１を用いて説明する。
【００６８】
本発明の前提として検討した技術でも説明したように、まずタイミングデータ演算回路１３においてパターンデータ１１２の示すタイミング情報に従い、カウンタ１１、遅延回路１２で遅延すべきデータを演算する。この際に変動量演算回路５では変動割合ｋａを常に計測・算出する。補正演算回路１４では変動した遅延時間を補正した遅延時間（Ｔｄ，Ｔｃ）を演算し、カウンタ１１、遅延回路１２に設定する。カウンタ１１、および遅延回路１２では設定されたデータに従いエッジクロックを発生する。
【００６９】
次に、図４に本実施の形態における効果を示す。横軸に３１．２５ｐｓ刻みで１９６８．７５ｐｓ分の遅延設定値、縦軸にその遅延設定に対する遅延量誤差を示す。本実施の形態の測定における誤差の範囲は遅延期待値に対して±５ｐｓ以内であり、本発明の前提として検討した技術で問題点であった校正中の遅延変動に起因する誤差は殆ど無くなった。
【００７０】
（実施の形態２）
次に、図５を用いて、前記実施の形態１の図１で説明したエッジ発生回路１内の補正演算回路１４を用いない場合の実施の形態について説明する。図５はタイミング回路の構成図を示す。
【００７１】
本実施の形態では、半導体試験装置内で試験実施中の遅延変動をタイミング演算を行って補正を行うのではなく、周囲温度、自己発熱、電源電圧、自己消費電流等の遅延変動を生じる要因を抑制して試験中のタイミング誤差となる遅延変動を低減するようなタイミング回路の一例について説明する。
【００７２】
図５に示すタイミング回路１００は、前記図１の構成図から補正演算回路１４を取り除いた構成となっており、従って、タイミングデータ演算回路１３で演算されたエッジクロック発生用の設定データ（Ｔｃ、Ｔｄ）は、そのままカウンタ１１と遅延回路１２に設定されるものである。
【００７３】
本実施の形態における遅延回路１２の校正を行うための実現手段は、前記図２で説明した遅延回路１２および遅延量校正回路６を用いて行う。しかしながら、遅延回路校正時の各構成要素の運用方法は異なるので、図６に遅延量校正方法の動作フローチャートを示し、以下においてその説明を行う。
【００７４】
ステップＳ２１の処理の変数Ａは、遅延回路１２における遅延量設定データの遅延時間の取得期待値、変数Ｂはその遅延量設定データであり、それぞれの初期値は共に“０”である。
【００７５】
ステップＳ２２の処理では、変動量演算回路内のリングオシレータ５１と、校正対象の遅延素子１２２を経路に含む発振経路の発振を開始する。
【００７６】
ステップＳ２３の処理は、周期測定回路６１において遅延回路からの出力信号の発振周期（ｔｒｅｆ）を測定し、同時にその際のリングオシレータ５１の発振周期（ＲＥＦＲＯＳＣ）を測定する。本処理において、遅延時間の変動補正演算時の基準となるリングオシレータ５１の発振周期（ＲＥＦＲＯＳＣ）を測定したこととなる。
【００７７】
次に、ステップＳ２４の処理では、変数Ａに次の取得遅延期待値である３１．２５ｐｓを設定し、変数Ｂも次の遅延量設定データである”１”を設定する。
【００７８】
ステップＳ２５の処理では、周期測定回路６１において、遅延回路１２からの出力信号の発振周期（ｔｄｔ’）を測定し、同時にその際の変動割合ｋａも計測・算出する。変動割合ｋａはＭＥＳＲＯＳＣ／ＲＥＦＲＯＳＣを演算した値であり、ＭＥＳＲＯＳＣはその際のリングオシレータ５１の発振周期である。
【００７９】
ステップＳ２６の処理では、その測定した発振周期の補正演算（ｔｄｔ’×ｋａ）を行う。
【００８０】
ステップＳ２７の処理では、先に取得したｔｒｅｆ＋Ａの値と遅延量設定データｔｄｔが所定の範囲内で一致するかを判断する。一致していれば（ＯＫ）、ステップＳ２８の処理に進み、変数Ａを更新して次の遅延量設定データ取得に進む。一致していなければ（ＮＧ）、ステップＳ３０、Ｓ３１の処理に進み、遅延量設定データだけを増加させて次の遅延量設定データの発振周期の取得を行う。
【００８１】
このようにして、所定の遅延回路の可変幅（本例では１９６８．７５ｐｓ）までの遅延量を取得して行く。
【００８２】
ここで、図２の構成図と図６のフローチャートの関係についてさらに詳細に説明すると、ステップＳ２１、Ｓ２２、Ｓ２４、Ｓ２９の処理はＣＰＵ、ステップＳ２３の処理の周期測定は周期測定回路６１で行い、ＲＥＦＲＯＳＣの測定は変動量演算回路５で行う。ステップＳ２６、Ｓ２７、Ｓ３０、Ｓ３１の処理は校正制御回路６３が行う。これは、所望の１つの取得期待値における遅延量設定データの取得は、遅延素子に設定する遅延量設定データを校正制御回路６３が主に制御して測定するものであり、また、取得期待値の初期設定、その更新および取得の終了処理は、ＣＰＵの制御により行うものである。このようにして取得された遅延量設定データをテーブルメモリ１２４に設定する。
【００８３】
半導体試験装置の実使用時の運用であるエッジ発生回路１からのエッジクロックの発生時は、変動量演算回路を使用せずに、遅延回路１２を所定の恒温状態にするような手段を用いてエッジクロック発生時間の遅延変動を抑制する。
【００８４】
また、遅延素子の遅延特性は、設定する遅延量設定データが増加すれば、所定の分解能以下で遅延が増加するものを例にして説明した。
【００８５】
（実施の形態３）
次に、図７により、本発明の実施の形態３として、半導体試験装置１０８の動作、すなわち半導体装置の試験（検査）方法について説明する。図７は半導体試験装置の構成図を示す。
【００８６】
本実施の形態では、前記実施の形態１で挙げたタイミング回路１００を用いた半導体試験装置１０８について説明する。
【００８７】
図７に示した半導体試験装置１０８は、被試験ＬＳＩ１０７に試験波形１１０を与え、被試験ＬＳＩ１０７から戻ってくる応答波形１１１と、あらかじめ用意されている期待値との比較・良否判定を行うことで被試験ＬＳＩ１０７の動作試験を行う装置である。
【００８８】
図示した半導体試験装置１０８は、主に、試験波形や期待値のテストパターンデータ１１２を生成するパターン生成回路１０２と、そのテストパターンデータ１１２に基づいて試験波形１１０および応答信号１１１のタイミングを生成するタイミング回路１００と、試験波形１１０を被試験ＬＳＩ１０７に印加するためのドライバ１０５と、被試験ＬＳＩ１０７からの応答波形１１１を所定の電圧と比較してＬｏｗ、またはＨｉｇｈレベルの判定を行うアナログ比較回路１０６と、アナログ比較回路１０６の出力信号をタイミング回路１００内の判定回路にて、高精度化がなされたエッジクロックを使用した判定タイミングにて論理値の判定を行い、さらにパターン発生回路より生成された期待値と論理値比較を行い良否の判定を行う判定回路と、その判定回路からの判定結果に関連する情報を記憶するフェイルメモリ１０３と、これらの各回路を制御するＣＰＵ１０４と、半導体試験装置１０８の動作の時間基準となる原振１０１で構成される。このような構成で本発明での校正方法を使用した遅延回路を使用した半導体試験装置を実現することが容易に可能となる。
【００８９】
例えば、半導体試験装置１０８において、タイミング回路１００の遅延設定精度（タイミング回路の分解能単位でのタイミング調整）を使用してテスタのピン間・エッジ間のスキュー調整を行う場合は、スキュー調整の時間基準であるエッジクロックの設定精度が高いので、テスタのスキュー調整精度が向上する効果がある。
【００９０】
さらに、例えば、半導体試験装置１０８として、高精度な遅延設定が可能なエッジクロックを実現できるので、本遅延回路の遅延精度を利用して高確度な数１０ｐｓ単位の時間測定が可能となる。
【００９１】
その代表的な例としては、高い設定精度が要求される被試験ＬＳＩのスピードグレートを決定するような半導体試験装置の限界性能を使用するようなタイミング試験を行うことも可能になる。
【００９２】
（実施の形態４）
最後に、図８により、前記実施の形態３で説明した半導体試験装置からの試験波形を用いた半導体装置の試験方法および半導体装置の製造方法について説明する。図８は、前記実施の形態３によって形成された試験波形により検査され、出荷される半導体装置の製造方法のフローチャートを示す。
【００９３】
図８において、ステップＳ４１の工程において製造された製品ウエハは、ステップＳ４２において、Ｐ検（Ｐｅｌｌｅｔ検査）により初期の不良選別が行われる。そして、選別された良品のウエハは、ステップＳ４３またはＳ４５に進む。ステップＳ４３に進むか、ステップＳ４５に進むかの選択は、製造設備等の関係から選択される。
【００９４】
ステップＳ４３においては、製品ウエハのダイシングを行い、良品チップのみがステップＳ４４において、ＣＳＰ（Ｃｈｉｐ  Ｓｉｚｅ  Ｐａｃｋａｇｅ）やＢＧＡ（Ｂａｌｌ  Ｇｒｉｄ  Ａｒｒａｙ）等に個々にパッケージングされる。そして、ステップＳ４７に進む。
【００９５】
また、ステップＳ４５においては、ウエハ上でさらに一括で配線パターンや保護膜の形成、さらに、半田ボール付けまでを行う。続いて、ステップＳ４６において、配線パターン等が形成されたウエハが、ダイシングにより個々に分割される。そして、ステップＳ４７に進む。
【００９６】
ステップＳ４７においては、半導体装置の検査方法が実施される。つまり、個々に分割された最終形状の製品は、バーンイン試験にかけられ最終選別がなされる。そして、最終的に良品となったものがステップＳ４８において出荷される。
【００９７】
本実施の形態では、前記実施の形態で説明した半導体試験装置からの試験波形を用いて、図８のステップＳ４２、Ｓ４７の検査工程を行う。これにより、タイミング（時間）が高精度に制御された試験波形を用いて、高性能な（高速動作する）半導体装置（ＬＳＩ）を検査し、半導体装置を製造することができる。
【００９８】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００９９】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【０１００】
本発明によれば、遅延回路の遅延量校正中に生じる遅延時間変動が発生しても、校正中の誤差を抑制することができるので、遅延回路の高い遅延量設定精度を実現することができる。
【０１０１】
さらに、本発明を用いて校正された遅延回路を用いれば、高精度な試験波形の印加、および、高精度な試験対象デバイスからの応答信号の判定タイミングを実現できる半導体試験装置を提供することができる。
【０１０２】
さらに、本発明を用いて校正された遅延回路を用いれば、高精度な試験波形、判定タイミングで検査された半導体装置を製造することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１の半導体試験装置に用いられるタイミング回路を示す構成図である。
【図２】本発明の実施の形態１において、タイミング回路の遅延回路および遅延量校正回路を示す構成図である。
【図３】本発明の実施の形態１において、遅延量校正方法の動作を示すフローチャートである。
【図４】本発明の実施の形態１において、遅延設定値に対する遅延量誤差の効果を示す特性図である。
【図５】本発明の実施の形態２の半導体試験装置に用いられるタイミング回路を示す構成図である。
【図６】本発明の実施の形態２において、遅延量校正方法の動作を示すフローチャートである。
【図７】本発明の実施の形態３の半導体試験装置を示す構成図である。
【図８】本発明の実施の形態４において、半導体装置の製造方法を示すフローチャートである。
【図９】本発明の前提として検討した半導体試験装置に用いられるタイミング回路を示す構成図である。
【図１０】本発明の前提として検討した半導体試験装置において、エッジクロック発生の動作を示すタイミングチャートである。
【図１１】本発明の前提として検討した半導体試験装置において、タイミング回路の遅延回路および校正回路を示す構成図である。
【図１２】本発明の前提として検討した半導体試験装置において、遅延回路のテーブルメモリを示す説明図である。
【図１３】本発明の前提として検討した半導体試験装置において、遅延設定値に対する遅延量誤差を示す特性図である。
【符号の説明】
１…エッジ発生回路、１１…カウンタ、１２…遅延回路、１２１…発振制御回路、１２２…遅延素子、１２３…選択器、１２４…テーブルメモリ、１３…データ演算回路、１４…補正演算回路、１５…遅延回路、１５１…遅延素子、１５２，１５３…選択器、１５４…発振制御回路、１５５…テーブルメモリ、２…波形生成回路、３…判定回路、４…選択回路、５…変動量演算回路、５１…リングオシレータ、５２…周期測定回路、５３…変動割合演算回路、６…遅延量校正回路、６１…周期測定回路、６２…補正演算回路、６３…校正制御回路、８…遅延量校正回路、１００…タイミング回路、１０１…原振、１０２…パターン生成回路、１０３…フェイルメモリ、１０４…ＣＰＵ、１０５…ドライバ、１０６…アナログ比較回路、１０７…被試験ＬＳＩ、１０８…半導体試験装置。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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