(57)【要約】【課題】ＣＡＳ  Ｌａｔｅｎｃｙ  の範囲が広く規定されている場合でも、各ＣＡＳ  Ｌａｔｅｎｃｙ  においてデータ出力に必要となる時間までに内部クロック信号を同期させることが可能になるクロック同期回路を搭載した半導体メモリを提供する。【解決手段】外部から入力されたクロック信号と同期した内部クロック信号を生成するクロック同期回路１ａを有する半導体メモリにおいて、クロック同期回路の内部動作を制御するクロック信号として、入力クロック信号に対する分周倍率を選択的に切り替えたクロック信号を使用する。【選択図】    図１
2004258888.tif 000002
【特許請求の範囲】
【請求項１】
外部から入力されたクロック信号に対する分周倍率を選択的に切り替えたクロック信号を内部動作に使用し、前記外部から入力されたクロック信号に同期した内部クロック信号を生成するクロック同期回路と、
前記クロック同期回路で生成された内部クロック信号が供給される内部回路とを具備することを特徴とする半導体集積回路。
【請求項２】
前記クロック同期回路は、前記外部から入力されたクロック信号に対して所定の倍率で分周するかしないかが制御される分周・非分周切替回路を具備することを特徴とする請求項１記載の半導体集積回路。
【請求項３】
前記分周・非分周切替回路は、前段回路からのクロック信号入力を所定の倍率で分周する分周回路と、前記分周回路のクロック信号出力または前記クロック信号入力を切り替え選択し、前記クロック同期回路の内部動作に使用するクロック信号を選択する選択回路とを具備することを特徴とする請求項２記載の半導体集積回路。
【請求項４】
前記選択回路は、前記分周回路のクロック信号出力が入力する第１のクロックド・インバータ回路と、前記クロック信号入力が入力する第２のクロックド・インバータ回路と、切替信号に基づいて前記２個のクロックド・インバータ回路を相補的に活性／非活性状態に制御し、一方のクロックド・インバータ回路の出力を取り出す回路とを具備することを特徴とする請求項３記載の半導体集積回路。
【請求項５】
前記クロック同期回路は、
外部から入力された周期τを有するクロック信号を受け、第１の遅延量を持つ入力レシーバと、
前記入力レシーバから出力されるクロック信号が入力し、第２の遅延量を持つ遅延モニタ回路と、
前記遅延モニタ回路から出力されるクロック信号が入力し、所定の倍率で分周するかしないかが切替信号に基づいて制御される第１の分周・非分周切替回路と、
前記入力レシーバから出力されるクロック信号が入力し、所定の倍率で分周するかしないかが前記切替信号に基づいて制御される第２の分周・非分周切替回路と、
前記第１の分周・非分周切替回路から出力されるクロック信号の周期から前記第１の遅延量と前記第２の遅延量との和の遅延量を差し引いた遅延量をモニタする前進パルス遅延回路と、
前記前進パルス遅延回路でモニタされた遅延量情報を保持する状態保持回路と、
前記状態保持回路に保持していた遅延量情報と同じ遅延量を生成する後退パルス遅延回路と、
前記第１の分周・非分周切替回路から出力されるクロック信号および第２の分周・非分周切替回路から出力されるクロック信号を受け、前記前進パルス遅延回路および状態保持回路を制御する制御パルス生成回路と、
前記後退パルス遅延回路から出力されるクロック信号を受け、前記第２の遅延量を持つ出力ドライバとを具備することを特徴とする請求項１記載の半導体集積回路。
【請求項６】
前記切替信号は、外部から与えられるコマンドに基づいて内部回路で生成されることを特徴とする請求項４または５記載の半導体集積回路。
【請求項７】
前記コマンドは、クロック同期型の半導体メモリのＣＡＳ  Ｌａｔｅｎｃｙ  を指定する情報であることを特徴とする請求項６記載の半導体集積回路。
【請求項８】
前記クロック同期回路は、クロック同期型の半導体メモリに内蔵されており、前記分周倍率の切り替えは前記半導体メモリのＣＡＳ  Ｌａｔｅｎｃｙ  を指定する情報によって制御されることを特徴とする請求項１記載の半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路（ＬＳＩ）  に係り、特に外部から入力するクロック信号に高精度で同期した内部クロック信号を生成するクロック同期回路に関するもので、例えばシンクロナスＤＲＡＭ（ＳＤＲＡＭ）  、ダブルデータレイト（ＤＤＲ）  タイプＤＲＡＭ、ファーストサイクルＤＲＡＭなどのクロック同期型の半導体メモリに使用される。
【０００２】
【従来の技術】
図５は、従来のＬＳＩ  メモリのクロック同期回路のブロック構成を示す。
【０００３】
図６は、図５のクロック同期回路の動作例を示すタイミング図である。
【０００４】
以下、図５および図６を参照しながら従来のクロック同期回路を説明する。
【０００５】
図５および図６において、ＣＬＫ  はＬＳＩ  外部から入力されるクロック信号（入力クロック信号）であり、ＣＬＫＯＵＴはクロック同期回路１  で生成されて内部回路２  へ出力されるクロック信号（内部クロック信号）である。
【０００６】
入力レシーバ（Ｉｎｐｕｔ  Ｒｅｃｅｉｖｅｒ）１１は、入力クロック信号ＣＬＫ  に対して遅延量Ｔｒｃ  を与えるとともにＣＭＯＳレベルに増幅する回路である。分周回路１２は、入力レシーバ１１の出力信号が入力し、２倍の周期の信号に分周する回路である。
【０００７】
遅延モニタ回路（Ｄｅｌａｙ  Ｍｏｎｉｔｏｒ）  １３は、後述する出力ドライバ１８を模擬した回路であり、分周回路１２の出力信号に対して遅延量Ｔｄｒ  を与える。
【０００８】
制御パルス生成回路１４は、分周回路１２の出力信号および遅延モニタ回路１３の出力信号が入力し、後述する前進パルス遅延回路１５および状態保持回路１６を制御する回路である。
【０００９】
前進パルス遅延回路１５は、複数の前進遅延ユニット（Ｆｏｒｗａｒｄ  Ｄｅｌａｙ  Ｕｎｉｔ）が直列接続されて構成され、制御パルス生成回路１４からの制御パルス信号により制御され、入力クロック信号ＣＬＫ  の周期Ｔｃｙｃから入力レシーバ１１の遅延量Ｔｒｃ  と遅延モニタ回路１３の遅延量Ｔｄｒ  との和（Ｔｒｃ  ＋  Ｔｄｒ）  を差し引いた遅延量をモニタする回路である。
【００１０】
状態保持回路１６は、前進パルス遅延回路１５の各前進遅延ユニットに対応して配置された複数の状態保持ユニット（Ｓｔａｔｅ  Ｈｏｌｄ  Ｕｎｉｔ）  から構成され、前進パルス遅延回路１５でモニタされた遅延量を記憶する回路である。各状態保持ユニットは、制御パルス生成回路１４からの制御パルス信号によってリセット状態に初期化され、対応する前進遅延ユニットから前進パルスが入力するとセット状態になる。
前進パルス遅延回路１５および状態保持回路１６は、入力クロック信号ＣＬＫ  と内部クロック信号ＣＬＫＯＵＴの同期をとるために必要な遅延時間をモニタすることを目的としている。
【００１１】
後退パルス遅延回路１７は、状態保持回路１６の各状態保持ユニットに対応して配置された複数の後退遅延ユニット（Ｂａｃｋｗａｒｄ  Ｄｅｌａｙ  Ｕｎｉｔ）  が直列接続されて構成されており、状態保持回路１６に保持していた遅延量情報と同じ遅延量を生成する（つまり、前進パルス遅延回路１５によりモニタされた遅延時間を正確にコピーする）ことを目的とする回路である。
【００１２】
出力ドライバ（Ｏｕｔｐｕｔ  Ｄｒｉｖｅｒ）  １８は、後退パルス遅延回路１７の出力信号を所定時間Ｔｄｒ  遅延させて内部クロック信号ＣＬＫＯＵＴを生成し、内部回路２  へ供給する回路である。
【００１３】
上記構成のクロック同期回路１  で生成される遅延量Ｔｄｅｌａｙは、次式（１）で表される。
【００１４】
Ｔｄｅｌａｙ  ＝  Ｔｒｃ  ＋  （  Ｔｃｙｃ  −  （  Ｔｒｃ  ＋  Ｔｄｒ  ））  ＋  Ｔｄｒ  ＝  Ｔｃｙｃ      …（１）
ここで、Ｔｒｃ  は入力レシーバ１１の遅延量、ＴｃｙｃはＬＳＩ  外部から入力される入力クロック信号ＣＬＫ  の周期、Ｔｄｒ  は出力ドライバ１８の遅延量を表わす。
【００１５】
上式（１）から分かるように、上記構成のクロック同期回路１  はＬＳＩ  外部から入力される入力クロック信号ＣＬＫ  と全く同じタイミングの内部クロック信号ＣＬＫＯＵＴを生成することになる。
【００１６】
しかし、昨今のように、ＬＳＩ  メモリの高速化によりＬＳＩ  外部から入力されるクロック信号ＣＬＫ  が高速化され、その周期Ｔｃｙｃが短くなってくると、前式（１）で示されたクロック同期回路１  で生成される遅延量Ｔｄｅｌａｙの内、入力レシーバ１１の遅延量Ｔｒｃ  と出力ドライバ１８の遅延量Ｔｄｒ  の割合が大きくなり、遅延量Ｔｄｅｌａｙが正しく生成されない場合も考えられる。
【００１７】
この誤動作を防止するために、分周回路１２でＬＳＩ  外部から入力される入力クロック信号ＣＬＫ  の周期τを２倍し、見かけ上、前式（１）中のＴｃｙｃを大きくして誤動作を防いでいる。つまり、入力クロック信号ＣＬＫ  の周波数とクロック同期回路１  で生成される内部クロック信号の周波数は一致していない。
【００１８】
次に、図５中のクロック同期回路１  の問題点について図６を参照しながら説明する。
【００１９】
入力クロック信号ＣＬＫ  がタイミングｔ１で入力レシーバ１１に入力されると、入力レシーバ１１の遅延量Ｔｒｃ  だけ遅れた遅延信号Ｓ１が出力される。ここで、タイミングｔ１から入力クロック信号ＣＬＫ  の周期τだけ遅れたタイミングをｔ２で表わしている。
【００２０】
上記入力レシーバ１１の出力信号は分周回路１２に入力されて分周される。遅延モニタ回路１３は、分周回路１２の出力信号Ｓ２が入力され、遅延量Ｔｄｒ  を与え、入力クロック信号ＣＬＫ  よりも入力レシーバ１１の遅延量Ｔｒｃ  と遅延モニタ回路１３の遅延量Ｔｄｒとの和（Ｔｒｃ  ＋  Ｔｄｒ）  だけ遅れた信号Ｓ３を出力する。ここで、分周回路１２の出力信号Ｓ２および遅延モニタ回路１３の出力信号Ｓ３は、入力クロック信号ＣＬＫ  の周期τの２倍の周期（２×τ）になる。
【００２１】
前記遅延モニタ回路１３の出力信号Ｓ３は、制御パルス生成回路１４を経て前進パルス遅延回路１５に入力される。この前進パルス遅延回路１５では、入力クロック信号ＣＬＫの周期τの２倍の周期（２×τ）から、入力レシーバ１１の遅延量Ｔｒｃ  と遅延モニタ回路１３の遅延量Ｔｄｒ  との和（Ｔｒｃ  ＋  Ｔｄｒ）  を差し引いた遅延量量をモニタし、その遅延量情報を状態保持回路１６に転送する。
【００２２】
後退パルス遅延回路１７は、状態保持回路１６に保持していた遅延量情報と同じ遅延量を生成する。つまり、状態保持回路１６に保持していた遅延量情報である（２×τ）から（Ｔｒｃ  ＋  Ｔｄｒ）  を差し引いた遅延量を生成する。
【００２３】
後退パルス遅延回路１７の出力信号Ｓ４は出力ドライバ１８に入力され、遅延量Ｔｄｒだけ遅延されて内部クロック信号ＣＬＫＯＵＴとなる。この内部クロック信号ＣＬＫＯＵＴは、入力クロック信号ＣＬＫ  の周期τの２倍の周期２τを有し、タイミングｔ４で出力される。
【００２４】
上記した従来のクロック同期回路は、タイミングｔ１から動作を開始する場合を考えると、タイミングｔ１から前進パルス遅延回路１５が動作を開始し、入力クロック信号ＣＬＫ  の１周期τ後のタイミングｔ２で動作を終了する。この際、クロック同期回路の内部では、入力クロック信号ＣＬＫ  の２倍の周期で動作しているので、タイミングｔ３で動作を終了することになる。
【００２５】
また、後退パルス遅延回路１７は、前進パルス遅延回路１５の動作開始から入力クロック信号ＣＬＫ  の１周期τ分遅れたタイミングｔ２から動作を開始し、タイミングｔ３で動作を終了する。この際、クロック同期回路の内部では、入力クロック信号ＣＬＫ  の２倍の周期で動作しているので、タイミングｔ４で動作を終了する。
【００２６】
したがって、上記クロック同期回路は、タイミングｔ１から動作を開始すると、タイミングｔ４で動作を終了し、内部クロック信号ＣＬＫＯＵＴは同期している。
【００２７】
ところで、クロック同期回路を搭載したＬＳＩ  メモリの機能の１つとして、読み出しコマンドの入力から読み出しデータを出力するために必要な時間をクロック数で規定するＣＡＳ  Ｌａｔｅｎｃｙ  がある。このＣＡＳ  Ｌａｔｅｎｃｙ  の範囲は２〜５のように拡大する傾向があるが、図５中のクロック同期回路１  で内部クロック信号ＣＬＫＯＵＴの同期完了タイミングｔ４をＣＡＳ  Ｌａｔｅｎｃｙ  が最大の場合の同期動作に合わせて設計すると、ＣＡＳ  Ｌａｔｅｎｃｙ  が小さい場合に同期動作が間に合わなくなる。
【００２８】
図６中、ＤＱＳＣＬ２はＣＡＳ  Ｌａｔｅｎｃｙ＝２  の場合におけるデータ出力ＤＱＳ  の信号波形、ＤＱＳＣＬ３はＣＡＳ  Ｌａｔｅｎｃｙ＝３  の場合におけるデータ出力ＤＱＳ  の信号波形を示す。
【００２９】
ＣＡＳ  Ｌａｔｅｎｃｙ＝３  の場合は、タイミングｔ４からプリアンブル（Ｐｒｅａｍｂｌｅ）が始まるが、それまでに図５中のクロック同期回路１  で同期を完了しているので問題はない。これに対して、ＣＡＳ  Ｌａｔｅｎｃｙ＝２  の場合は、タイミングｔ３からプリアンブルが始まるので、それまでに図５中のクロック同期回路１  で同期を完了させておく必要があるにも拘らず、同期動作が間に合わない。つまり、上記したようにクロック同期回路の内部を入力クロック信号ＣＬＫ  の２倍の周期で動作させる場合、ＣＡＳ  Ｌａｔｅｎｃｙ  の値によっては、内部クロックＣＬＫＯＵＴの同期が間に合わない事態が生じるという問題がある。
【００３０】
なお、特許文献１には、外部入力クロック信号を分周器で分周した信号に基づいて制御パルスおよび前進パルスを生成することによって消費電力を削減する技術が開示されている。
【００３１】
【特許文献１】
特開２００２−２５１２２８号公報
【００３２】
【発明が解決しようとする課題】
上記したように従来のＬＳＩ  メモリに搭載されているクロック同期回路は、ＣＡＳ  Ｌａｔｅｎｃｙ  の値によっては、内部クロック信号の同期が間に合わない事態が生じるという問題があった。
【００３３】
本発明は上記の問題点を解決すべくなされたもので、ＣＡＳ  Ｌａｔｅｎｃｙ  の範囲が広く規定されている場合でも、各ＣＡＳ  Ｌａｔｅｎｃｙ  においてデータ出力に必要となる時間までに内部クロック信号を同期させることが可能になるクロック同期回路を搭載した半導体集積回路を提供することを目的とする。
【００３４】
【課題を解決するための手段】
本発明の半導体集積回路は、外部から入力されたクロック信号に対する分周倍率を選択的に切り替えたクロック信号を内部動作に使用し、前記外部から入力されたクロック信号に同期した内部クロック信号を生成するクロック同期回路と、前記クロック同期回路で生成された内部クロック信号が供給される内部回路とを具備することを特徴とする。
【００３５】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００３６】
＜第１の実施形態＞
図１は、本発明の第１の実施形態に係るＬＳＩ  メモリに形成されたクロック同期回路のブロック構成を示す。
【００３７】
図１において、ＣＬＫ  はＬＳＩ  外部から入力されるクロック信号（入力クロック信号）であり、ＣＬＫＯＵＴはクロック同期回路１ａで生成されて内部回路２  へ出力されるクロック信号（内部クロック信号）である。上記クロック同期回路１ａは、図５を参照して前述したクロック同期回路１  と比べて、分周回路の機能および挿入位置が異なり、その他は同じである。
【００３８】
即ち、クロック同期回路１ａにおいて、入力レシーバ（Ｉｎｐｕｔ  Ｒｅｃｅｉｖｅｒ）１１は、入力クロック信号ＣＬＫ  に対して遅延量Ｔｒｃ  を与えるとともにＣＭＯＳレベルに増幅する回路である。遅延モニタ回路（Ｄｅｌａｙ  Ｍｏｎｉｔｏｒ）  １３は、後述する出力ドライバ１８を模擬した回路であり、入力レシーバ１１の出力信号に対して遅延量Ｔｄｒ  を与える。
【００３９】
第１の分周・非分周切替回路（１）１２１  は、遅延モニタ回路１３の出力信号を２倍以上の周期の信号に分周し、または分周しないで出力するように切替信号ＣＬにより制御する回路である。第２の分周・非分周切替回路（２）１２２  は、入力レシーバ１１の出力信号を２倍以上の周期の信号に分周し、または分周しないで出力するように切替信号ＣＬにより制御する回路である。上記切替信号ＣＬは、ＬＳＩ  メモリの例えばコマンドデコーダ（図示せず）で発生されるものである。
【００４０】
制御パルス生成回路１４は、分周・非分周切替回路（１）１２１  の出力信号および分周・非分周切替回路（２）１２２  の出力信号が入力し、後述する前進パルス遅延回路１５および状態保持回路１６を制御する回路である。
【００４１】
前進パルス遅延回路１５は、複数の前進遅延ユニット（Ｆｏｒｗａｒｄ  Ｄｅｌａｙ  Ｕｎｉｔ）が直列接続されて構成され、制御パルス生成回路１４からの制御パルス信号により制御され、入力クロック信号ＣＬＫ  の周期Ｔｃｙｃから入力レシーバの遅延量Ｔｒｃ  と遅延モニタ回路の遅延量Ｔｄｒ  との和（Ｔｒｃ  ＋  Ｔｄｒ）  を差し引いた遅延量をモニタする回路である。
【００４２】
状態保持回路１６は、前進パルス遅延回路１５の各前進遅延ユニットに対応して配置された複数の状態保持ユニット（Ｓｔａｔｅ  Ｈｏｌｄ  Ｕｎｉｔ）  から構成され、前進パルス遅延回路１５でモニタされた遅延量を記憶する回路である。各状態保持ユニットは、制御パルス生成回路１４からの制御パルス信号によってリセット状態に初期化され、対応する前進遅延ユニットから前進パルスが入力するとセット状態になる。
前進パルス遅延回路１５および状態保持回路１６は、入力クロック信号ＣＬＫ  と内部クロック信号ＣＬＫＯＵＴの同期をとるために必要な遅延時間をモニタすることを目的としている。
【００４３】
後退パルス遅延回路１７は、状態保持回路１６の各状態保持ユニットに対応して配置された複数の後退遅延ユニット（Ｂａｃｋｗａｒｄ  Ｄｅｌａｙ  Ｕｎｉｔ）  が直列接続されて構成されており、状態保持回路１６に保持していた遅延量情報と同じ遅延量を生成する（つまり、前進パルス遅延回路１５によりモニタされた遅延時間を正確にコピーする）ことを目的とする回路である。
【００４４】
出力ドライバ（Ｏｕｔｐｕｔ  Ｄｒｉｖｅｒ）  １８は、後退パルス遅延回路１７の出力信号を所定時間Ｔｄｒ  遅延させて内部クロック信号ＣＬＫＯＵＴを生成し、内部回路２  へ供給する回路である。
【００４５】
図２は、図１中の２つの分周・非分周切替回路１２１  ，１２２のうちの一方を代表的に取り出して構成例を示す回路図である。
【００４６】
この分周・非分周切替回路は、入力信号ｉｎを２倍以上の周期の信号に分周する分周回路２１と、切替信号ＣＬの状態（パルス信号の論理レベル）に応じて入力信号または分周回路２１の出力信号を通過させるように切替選択する選択回路２２とを有する。
【００４７】
上記選択回路２２は、分周回路２１の出力信号が入力する第１のクロックド・インバータ回路２３と、前記入力信号ｉｎがそのまま入力する第２のクロックド・インバータ回路２４と、切替信号ＣＬを反転させて反転切替信号ＢＣＬ  を生成するインバータ回路２５からなる。上記２個のクロックド・インバータ回路２３，２４  の各出力ノードがワイヤードオア接続されており、切替信号ＣＬに基づいて２個のクロックド・インバータ回路２３，２４  が相補的に活性／非活性状態に制御され、一方のクロックド・インバータ回路の出力信号を出力ｏｕｔ  する。
【００４８】
ここで、第１のクロックド・インバータ回路２３は、信号ＣＬが”Ｈ”  、信号ＢＣＬ  が”Ｌ”  の時に分周回路２３の出力信号を出力する。第２のクロックド・インバータ回路２４は、信号ＣＬが”Ｌ”  、信号ＢＣＬ  が”Ｈ”  の時に入力信号ｉｎを出力する。
【００４９】
上記構成のクロック同期回路を搭載したＬＳＩ  メモリは、読み出しコマンドの入力から読み出しデータを出力するために必要な時間をクロック数で規定するＣＡＳ  Ｌａｔｅｎｃｙ  として、ＣＡＳ  Ｌａｔｅｎｃｙ＝２  〜５  の機能を有するものとする。そして、図３および図４を参照して後述するように、分周・非分周切替回路１２１，１２２  を分周モードまたは非分周モードに切り替え制御することにより、ＣＡＳ  Ｌａｔｅｎｃｙ  の全範囲に対応して内部クロック信号ＣＬＫＯＵＴの同期動作を間に合わせることが可能になる。
【００５０】
以下、図１のクロック同期回路１ａの動作について図３および図４を参照して説明する。
【００５１】
図３は、ＣＡＳ  Ｌａｔｅｎｃｙ  が最大（例えばＣＡＳ  Ｌａｔｅｎｃｙ＝３  ）の時の図１のクロック同期回路１ａの動作例を示すタイミング図である。ＣＡＳ  Ｌａｔｅｎｃｙ＝３  の時は、切替信号ＣＬは”Ｈ”  になり、分周・非分周切替回路１２１，１２２  は分周モードに設定される。
本例では、分周・非分周切替回路１２１，１２２  はそれぞれの入力信号を２倍の周期の信号に分周し、クロック同期回路１ａの内部を入力クロック信号ＣＬＫ  の周期τの２倍の周期（２×τ）で動作させる。
【００５２】
入力クロック信号ＣＬＫ  がタイミングｔ１で入力レシーバ１１に入力されると、入力レシーバ１１の遅延量Ｔｒｃ  だけ遅れた遅延信号Ｓ１１  が出力される。ここで、タイミングｔ１から入力クロック信号ＣＬＫ  の周期τだけ遅れたタイミングをｔ２で表わしている。
【００５３】
遅延モニタ回路１３は、前記遅延信号Ｓ１１  が入力されると、遅延量Ｔｄｒ  を与え、入力クロック信号ＣＬＫ  よりも入力レシーバ１１の遅延量Ｔｒｃ  と遅延モニタ回路１３の遅延量Ｔｄｒ  との和（Ｔｒｃ  ＋  Ｔｄｒ）  だけ遅れた遅延信号Ｓ１２  を出力する。
【００５４】
分周・非分周切替回路１２１，１２２  は、それぞれ対応して遅延モニタ回路１３の出力信号Ｓ１２  と入力レシーバ１１の出力信号Ｓ１１  が入力する。この場合、切替信号ＣＬは”Ｈ”  であるので、入力クロック信号ＣＬＫ  の周期τの２倍の周期（２×τ）を有する信号Ｓ１３，Ｓ１４  を生成する。
【００５５】
分周・非分周切替回路（１）１２１  の出力信号Ｓ１３  は制御パルス生成回路１４を経て前進パルス遅延回路１５に入力される。この前進パルス遅延回路１５では、入力クロック信号ＣＬＫ  の周期τの２倍の周期（２×τ）から、入力レシーバ１１の遅延量Ｔｒｃ  と遅延モニタ回路１３の遅延量Ｔｄｒ  との和（Ｔｒｃ  ＋  Ｔｄｒ）  を差し引いた遅延量をモニタし、その遅延量情報を状態保持回路１６に転送する。
【００５６】
分周・非分周切替回路（２）１２２  の出力信号Ｓ１４  は、制御パルス生成回路１４を経て後退パルス遅延回路１７に入力される。この後退パルス遅延回路１７は、状態保持回路１６に保持していた遅延量情報と同じ遅延量を生成する。つまり、状態保持回路１６に保持していた遅延量情報である（２×τ）から（Ｔｒｃ  ＋  Ｔｄｒ）  を差し引いた遅延量を生成する。
【００５７】
この後退パルス遅延回路１７の出力信号Ｓ１５  は出力ドライバ１８に入力され、遅延量Ｔｄｒ  だけ遅延されて内部クロック信号ＣＬＫＯＵＴとなる。この内部クロック信号ＣＬＫＯＵＴは、入力クロック信号ＣＬＫ  の周期τの２倍の周期（２×τ）を有し、タイミングｔ４で出力される。
【００５８】
図３中、ＤＱＳＣＬ３はＣＡＳ  Ｌａｔｅｎｃｙ＝３  の場合におけるデータ出力の信号波形を示す。ＣＡＳ  Ｌａｔｅｎｃｙ＝３  の場合は、タイミングｔ４からプリアンブルが始まるが、それまでに図１のクロック同期回路１ａで同期を完了しているので問題はない。
【００５９】
即ち、上記クロック同期回路１ａがタイミングｔ１から動作を開始する場合を考えると、タイミングｔ１から前進パルス遅延回路１５が動作を開始し、入力クロック信号ＣＬＫ  の１周期τで動作を終了する。この際、クロック同期回路１ａの内部では、入力クロック信号ＣＬＫ  の２倍の周期で動作し、タイミングｔ３で動作を終了する。また、後退パルス遅延回路１７は、前進パルス遅延回路１５の動作開始から入力クロック信号ＣＬＫの１周期τ分遅れたタイミングｔ２から動作を開始し、タイミングｔ３で動作を終了する。この際、クロック同期回路の内部では、入力クロック信号ＣＬＫ  の２倍の周期で動作し、タイミングｔ４で動作を終了する。したがって、上記クロック同期回路１ａがタイミングｔ１から動作を開始する場合は、タイミングｔ４で動作を終了し、内部クロック信号ＣＬＫＯＵＴは同期している。
【００６０】
図４は、ＣＡＳ  Ｌａｔｅｎｃｙ  が最小（例えばＣＡＳ  Ｌａｔｅｎｃｙ＝２  ）の時の図１中のクロック同期回路１ａの動作例を示すタイミング図である。ＣＡＳ  Ｌａｔｅｎｃｙ＝２  の時は、切替信号ＣＬは”Ｌ”  であり、分周・非分周切替回路１２１，１２２  は非分周モードに設定される。
【００６１】
入力クロック信号ＣＬＫ  がタイミングｔ１で入力レシーバ１１に入力されると、入力レシーバ１１の遅延量Ｔｒｃ  だけ遅れた遅延信号Ｓ１１  が出力される。ここで、タイミングｔ１から入力クロック信号ＣＬＫ  の周期τだけ遅れたタイミングをｔ２で表わしている。
【００６２】
遅延モニタ回路１３は、入力レシーバ１１の出力信号Ｓ１１  が入力されると、遅延量Ｔｄｒ  を与え、入力クロック信号ＣＬＫ  より入力レシーバ１１の遅延量Ｔｒｃ  と遅延モニタ回路１３の遅延量Ｔｄｒ  との和（Ｔｒｃ  ＋  Ｔｄｒ）  だけ遅れた遅延信号Ｓ１２  を出力する。
【００６３】
分周・非分周切替回路１２１，１２２  には、それぞれ対応して遅延モニタ回路１３の出力信号Ｓ１２  と入力レシーバ１１の出力信号Ｓ１１  が入力する。この場合、切替信号ＣＬは”Ｌ”  であるので、入力クロック信号ＣＬＫ  の周期τと同じ周期τを有する信号Ｓ１，Ｓ２  を生成する。
【００６４】
分周・非分周切替回路（１）１２１  の出力信号Ｓ１１  は制御パルス生成回路１４を経て前進パルス遅延回路１５に入力される。この前進パルス遅延回路１５では、入力クロック信号ＣＬＫ  の周期τと同じ周期τから、入力レシーバ１１の遅延量Ｔｒｃ  と遅延モニタ回路１３の遅延量Ｔｄｒ  との和（Ｔｒｃ  ＋  Ｔｄｒ）  を差し引いた遅延量だけ入力を遅延させ、その情報を状態保持回路１６に転送する。
【００６５】
一方、分周・非分周切替回路（２）１２２  の出力信号Ｓ１２  は、制御パルス生成回路１４を経て後退パルス遅延回路１７に入力される。この後退パルス遅延回路１７は、状態保持回路１６に保持していた入力クロック信号ＣＬＫ  の周期τと同じ周期τから（Ｔｒｃ  ＋  Ｔｄｒ）  を差し引いた遅延量を入力に与えて信号を出力する。この後退パルス遅延回路１７の出力信号Ｓ１５  は出力ドライバ１８に入力され、遅延量Ｔｄｒ  だけ遅延されて内部クロック信号ＣＬＫＯＵＴとなる。この内部クロック信号ＣＬＫＯＵＴは、入力クロック信号ＣＬＫ  の周期τと同じ周期τを有し、タイミングｔ３で出力される。
【００６６】
図４中、ＤＱＳＣＬ２はＣＡＳ  Ｌａｔｅｎｃｙ＝２  の場合におけるデータ出力の信号波形を示す。ＣＡＳ  Ｌａｔｅｎｃｙ＝２  の場合は、タイミングｔ３からプリアンブルが始まるが、それまでに図１中のクロック同期回路１ａで同期を完了しているので問題はない。
【００６７】
即ち、上記クロック同期回路１ａがタイミングｔ１から動作を開始する場合を考えると、タイミングｔ１から前進パルス遅延回路１５が動作を開始し、入力クロック信号ＣＬＫ  の１周期τ後のタイミングｔ２で動作を終了する。また、後退パルス遅延回路１７は、前進パルス遅延回路１５の動作開始から入力クロック信号ＣＬＫ  の１周期τ分遅れたタイミングｔ２から動作を開始し、タイミングｔ３で動作を終了する。したがって、上記クロック同期回路１ａは、タイミングｔ１から動作を開始する場合は、タイミングｔ３で動作を終了し、内部クロック信号ＣＬＫＯＵＴは同期していることになる。
【００６８】
なお、本発明に係るクロック同期回路は、上記実施形態に限らず、ＣＡＳ  Ｌａｔｅｎｃｙ  の値に応じて入力クロック信号に対する分周倍率を選択的に切り替えたクロック信号を内部動作に使用して入力クロック信号に同期した内部クロック信号を生成することにより、幅広いＣＡＳ  Ｌａｔｅｎｃｙ  に対して、データを出力するのに必要な時間までに内部クロック信号を同期させることができる。
【００６９】
【発明の効果】
上述したように本発明の半導体集積回路に搭載したクロック同期回路によれば、ＣＡＳ  Ｌａｔｅｎｃｙ  の範囲が広く規定されている場合でも、各ＣＡＳ  Ｌａｔｅｎｃｙ  においてデータ出力に必要となる時間までに内部クロック信号を同期させることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るＬＳＩ  メモリに形成されたクロック同期回路を示すブロック図。
【図２】図１中の２つの分周・非分周切替回路のうちの一方を取り出して構成例を示す回路図。
【図３】図１のクロック同期回路のＣＡＳ  Ｌａｔｅｎｃｙ＝３  の時の動作例を示すタイミング図。
【図４】図１のクロック同期回路のＣＡＳ  Ｌａｔｅｎｃｙ＝２  の時の動作例を示すタイミング図。
【図５】従来のＬＳＩ  メモリのクロック同期回路を示すブロック図。
【図６】図５のクロック同期回路の動作例を示すタイミング図。
【符号の説明】
１ａ…クロック同期回路、２  …内部回路、１１…入力レシーバ（Ｉｎｐｕｔ  Ｒｅｃｅｉｖｅｒ）、１２１  …第１の分周・非分周切替回路、１２２  …第２の分周・非分周切替回路、１３…遅延モニタ回路（Ｄｅｌａｙ  Ｍｏｎｉｔｏｒ）  、１４…制御パルス生成回路、１５…前進パルス遅延回路、１６…状態保持回路、１７…後退パルス遅延回路、１８…出力ドライバ（Ｏｕｔｐｕｔ  Ｄｒｉｖｅｒ）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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