(57)【要約】【課題】液晶（ＬＣＤ）パネルの信号線の配線遅延によって発生する、同一画面内の輝度差を最小にし、高品質の表示画面を得る。【解決手段】液晶パネル４を構成する互いに直交配置された複数のゲートライン６および複数のドレインライン５をそれぞれゲートドライバ３およびドレインドライバ２により駆動して前記液晶パネル４の表示を行う液晶表示装置において、駆動される前記ゲートライン６のドレインドライバ２からの幾何学的距離に応じて、前記ゲートライン６に対応するラインの書き込み時間（ラッチ信号ＤＬＰ２２とゲートシフトクロック信号ＶＣＫ２３ａとの間隔）を１フレーム期間内でゲートライン順に順次増大させるクロック制御手段を有することを特徴とする。【選択図】      図１
2004325808.tif 000002
【特許請求の範囲】
【請求項１】
液晶パネルを構成する互いに直交配置された複数のゲートラインおよび複数のドレインラインをそれぞれゲートドライバおよびソースドライバにより駆動して前記液晶パネルの表示を行う液晶表示装置において、駆動される前記ゲートラインの前記ソースドライバからの幾何学的距離に応じて、前記ゲートラインに対応するラインの書き込み時間を１フレーム期間内で順次増大させるクロック制御手段を有することを特徴とする液晶表示装置。
【請求項２】
各ラインの書き込み時間の総和が、入力信号の１フレーム時間を超えないようにした請求項１記載の液晶表示装置。
【請求項３】
ゲートドライバを駆動するゲートドライバシフトクロックの周期を、１フレーム期間内で最初のゲートラインの周期から順次増大させることにより、各ゲートラインに対応するラインの書き込み時間が制御されるようにした請求項１または２記載の液晶表示装置。
【請求項４】
ゲートドライバの動作をオン・オフ制御するゲートドライバ出力イネーブル信号として、１フレーム期間内で所定の最大書込み時間が最終ゲートラインに対応するラインの書込み時間となるようにして、その前段のゲートラインに対応するラインの書込み時間が順次減少するよう制御されるようにした請求項１または２記載の液晶表示装置。
【請求項５】
ゲートドライバを駆動するゲートドライバシフトクロックの周期を、１フレーム期間内で途中のゲートラインの周期から順次増大させて、各ゲートラインに対応するラインの書き込み時間を制御し、かつゲートドライバ出力イネーブル信号として、１フレーム期間内で所定の最大書込み時間が前記途中のゲートラインに対応するラインの書込み時間となるようにして、それから前段のゲートラインに対応するラインの書込み時間が順次減少するよう制御されるようにした請求項１または２記載の液晶表示装置。
【請求項６】
液晶パネルを構成する互いに直交配置された複数のゲートラインおよび複数のドレインラインをそれぞれゲートドライバおよびソースドライバにより駆動して前記液晶パネルの表示を行う液晶表示装置の駆動方法において、前記ゲートラインに対応するラインの書き込み時間を、入力信号の無効期間（非表示期間）まで使用して、信号線の配線遅延によって発生する遅延時間の差を相殺するように、駆動される前記ゲートラインの前記ソースドライバからの幾何学的距離に応じて、前記ゲートラインに対応するラインの書き込み時間を１フレーム期間内で順次増大させることにより、前記ゲートライン間の書き込み不足による同一画面内輝度差を少なくしたことを特徴とする液晶表示装置の駆動方法。
【請求項７】
各ラインの書き込み時間の総和が、入力信号の１フレーム時間を超えないようにした請求項６記載の液晶表示装置の駆動方法。
【請求項８】
ゲートドライバを駆動するゲートドライバシフトクロックの周期を、１フレーム期間内で最初のゲートラインの周期から順次増大させることにより、各ゲートラインに対応するラインの書き込み時間を制御する請求項または７記載の液晶表示装置の駆動方法。
【請求項９】
ゲートドライバの動作をオン・オフ制御するゲートドライバ出力イネーブル信号として、１フレーム期間内で最大書込み時間が最終ゲートラインに対応するラインの書込み時間となるようにして、その前段のゲートラインに対応するラインの書込み時間を順次減少するよう制御する請求項６または７記載の液晶表示装置の駆動方法。
【請求項１０】
ゲートドライバを駆動するゲートドライバシフトクロックの周期を、１フレーム期間内で途中のゲートラインの周期から順次増大させて、各ゲートラインに対応するラインの書き込み時間を制御し、かつゲートドライバ出力イネーブル信号として、１フレーム期間内で所定の最大書込み時間が前記途中のゲートラインに対応するラインの書込み時間となるようにして、それから前段のゲートラインに対応するラインの書込み時間を順次減少するよう制御する請求項６または７記載の液晶表示装置の駆動方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、液晶表示装置およびその駆動方法に関し、特にその画面表示の明るさを均一にした液晶表示装置およびその駆動方法に関する。
【０００２】
【従来の技術】
一般に薄型の画像表示装置としては、液晶表示装置がある。この液晶表示装置は、液晶間に電圧を印加し、液晶分子の向きを変え、光の透過率を制御することにより階調表現を行っている。
【０００３】
図８は従来例の液晶表示装置のブロック図である。この液晶表示装置９は、信号処理回路となるタイミング回路１ａ、ソースドライバ２、ゲートドライバ３、ＬＣＤパネル４から構成されている。タイミング回路１ａは、画像データやタイミング信号をソースドライバ２、ゲートドライバ３が駆動できるように処理を行う。ソースドライバ２は、タイミング回路１ａから入力されたデータを変換し、ＬＣＤパネル４を駆動するに画像データ電圧を出力する。
【０００４】
ゲートドライバ３は、ＬＣＤパネル４のＴＦＴ（後述）をＯＮ／ＯＦＦするための制御信号を出力する。ドレインライン５とゲートライン６は、ＬＣＤパネル４を構成する一つであり、ドレインライン５はソースドライバ２の出力と接続され、ゲートライン６はゲートドライバ３の出力と接続される。ソースドライバから最も近いゲートラインを１ライン目ゲートライン７、ソースドライバから最も遠いゲートラインをＮライン目ゲートライン８とする。タイミング回路１ａにはＤＥ（データイネーブル）２１等の同期信号等が入力され、タイミング回路１ａからはソースドライバ２、ゲートドライバ３を制御するためのＤＬＰ（データラッチパルス）信号２２、ＶＣＫ（ゲートドライバクロック）信号２３、等が出力される。ＶＣＫ信号２３はゲートドライバ３のクロック信号であり、ＤＬＰ信号２２はソースドライバ２を制御する信号の１つである。
【０００５】
ＬＣＤパネル４の液晶に電圧を印加する時間（＝書き込み時間）は、液晶表示装置９の解像度、フレーム周波数（一秒間当りのリフレッシュ回数）、ライン周波数により決定される。
【０００６】
図９は図８の動作タイミングを説明する波形図である。図９において、ＤＥ信号２１は液晶表示装置９に入力される同期信号であり、その期間Ａは１ライン期間であり、その出力がハイレベル（Ｈ）となる”Ｈ”期間はラインの有効期間（表示期間）であり、その出力がロウレベル（Ｌ）となる”Ｌ”期間はラインの無効期間（非表示期間）である。また、期間Ｂは１フレーム期間の有効期間であり、期間Ｃはフレームの無効期間である。ＤＬＰ信号２２は信号処理回路１ａより出力され、ソースドライバ２を制御するための信号の一つであり、立下りエッジで出力を行うソースドライバ２を使用した場合の信号である。ＶＣＫ信号２３はタイミング回路１ａより出力されるゲートドライバ３用のクロックであり、立ち上がりエッジでゲートＯＮ，ＯＦＦを行うゲートドライバを使用した場合の信号である。
【０００７】
ＬＣＤパネルへ４の書き込み時間は、ＤＬＰ信号２２の立下り（書き込み開始）からＶＣＫ信号２３の立ち上がり（ゲートＯＦＦ）までである。この時、書き込み時間Ｘはライン期間Ａより短く、書き込み時間Ｘを一定としているためフレームの無効期間（非表示期間）Ｃには書き込み動作は行われない。
【０００８】
一般に、画面のフリッカ（ちらつき）防止のために、解像度に関係なくフレーム周波数をある値以上にするためにライン周波数を変化させている。つまり、解像度が上がれば上がる程、ライン周波数は上がり、書き込み時間は短くなる（フレーム周波数はほ固定）。また、ソースドライバ２からドレインライン５への出力波形はドレインラインの配線負荷の影響やパネルの大型化により、ソースドライバ側から離れる程鈍ってしまう。
【０００９】
図１０は図９における各ゲートライン（１ライン目からＮライン目）の画素電極電位と書き込み時間の関係を示す特性図であり、横軸は１ラインの書き込み時間（Ｘ＝一定）を示し、縦軸はあるラインにおける画素電極電位を示す。すなわち、ソースドライバ２に最も近い１ライン目ゲートライン７では、その立上り時間が早いが、ソースドライバ２に最も遠いＮライン目ゲートライン８では、その立上り時間が遅くなるため、１ラインの書込み時間Ｘが一定の場合には、ソースドライバ２から遠いゲートラインで書込み電位が低くなる。
【００１０】
従って、ある条件下では、図１１（ｂ）の電位図に示す様に、書き込み時間内に所望の画素電位まで到達することができなくなる画素が発生することになり、この場合には、画素電位はソースドライバ２から離れる程、所望の電位まで到達しなくなる。従って、図１１（ａ）の表示イメージ図に示す様に、ソースドライバ２の側からの間隔が離れる程、ＬＣＤパネル４の画面が暗くなる現象を生ずることになる。
【００１１】
図１２は図８の動作を補足説明する類似の液晶表示装置のブロック図であり、図１３はその動作波形図である。この液晶表示装置は、走査線間の輝度差により発生する横縞をなくすために工夫したもので、技術内容は異なるが、タイミング信号等の説明が本発明に関係があるものである（例えば、特許文献１参照）。
【００１２】
図１２において、行方向に走るゲートライン６は，ゲート６ｎ＋１，…，６ｎ＋ｍおよび列方向に走るドレインライン５がそれぞれ配線されている。このうち各ゲートライン６はそれぞれ走査線に対応し、また、ドレインライン５には液晶パネル４上で画面表示を行うための映像データが供給される。このため、ドレインライン５はデータ線とも呼ばれる。そしてゲートライン６及びドレインライン５が互いに交差する位置には画素がマトリクス状に配置されている。
【００１３】
これらの各画素はＴＦＴ１１および液晶セル１２によって構成され、このうちＴＦＴ１１のゲート端子，ドレイン端子，ソース端子はそれぞれゲートライン６，ドレインライン５，液晶セル１２の一端に接続されている。一方、液晶セル１２はその一端がＴＦＴ１１のソース端子に接続され、その他端がコモン電極１３に接続されている。この液晶セル１２は１ドット分の表示を行うほか、ソースドライバ２からドレインライン５を通じて供給される書き込み電圧を保持するための容量を構成している。
【００１４】
ここで液晶セル１２を通過する光の透過率は印加される書き込み電圧のレベルに応じて変化するため、この性質を利用して書き込み電圧のレベルを適宜変えてやれば、画素の輝度を所望の状態に設定することができる。また、コモン電極１３には一定電圧として例えば７Ｖが印加されており、この一定電圧を基準にして液晶セル１２に対する書き込み電圧の極性（正極性または負極性）が定まる。例えば、正極性の書き込み電圧を８〜１３Ｖ，負極性の書き込み電圧を１〜６Ｖとしており、各極性においてコモン電極１３の電位７Ｖからの差電圧（１Ｖ〜６Ｖ）の範囲内で画素の輝度を変えられる。
【００１５】
そして何れかのゲートライン６に駆動電圧を印加してこれに接続されたＴＦＴ１１をオンさせれば、ドレインライン５を通じて供給される映像データの書き込み電圧が、各ＴＦＴ１１に接続された液晶セル１２の容量に印加されて該容量に電荷が書き込まれてゆく。また、ゲートラインに駆動電圧が印加されなくなってＴＦＴ１１がオフしても、液晶セル１２は再び書き込みが行われるまでの１フレームの期間中は書き込み電圧を保持しており、この保持電圧によって液晶パネル４上の表示が継続的に行われる。
【００１６】
なお、液晶パネル４は対向する２枚のガラス基板を備えており、これらガラス基板の間に液晶が封入されている。そして一方のガラス基板には、ＴＦＴ１１が配置されるとともにゲートライン６ｎ等およびドレインライン５が配線されている。また、他方のガラス基板にはフィルタとコモン電極６が配置され、液晶表示装置がカラーであればフィルタとしてＲＧＢの３原色のカラーフィルタが設けられる。
【００１７】
ゲートドライバ３は走査線方向の駆動を受け持っており、信号処理回路１ａから供給されるゲートドライバクロック信号ＶＣＫ２３に同期して駆動されるシフトレジスタにより、パルス状の駆動電圧（以下「ゲートパルス信号」という）をゲートライン６ｎ等に順番に供給してこれらゲートラインを線順次駆動する。従って、ゲートドライバ３が各ゲートラインにゲートパルス信号を印加している期間（つまり、ゲートパルス信号のパルス幅）が、液晶セル１２に対する書き込み期間となる。
【００１８】
また、ゲートドライバ３はタイミング回路１ａから供給される出力イネーブル信号ＶＯＥ２４ａに応じて、ゲートライン６へゲートパルス信号を供給するかどうかを制御している。すなわち、出力イネーブル信号ＶＯＥ２４ａが“Ｌ”であればゲートドライバ３はゲートライン６へゲートパルス信号を印加し、出力イネーブル信号ＶＯＥ２４ａが“Ｈ”であればゲートパルス信号を印加しない。
【００１９】
次にタイミング回路１ａはラッチパルス信号ＤＬＰ２２，クロック信号ＶＣＫ２３，出力イネーブル信号ＶＯＥ２４ａ，映像データをそれぞれ生成し、これらをクロック信号と共にゲートドライバ３及びソースドライバ２に送出することによって液晶パネル４上における画面表示を制御するようにしている。
【００２０】
次に、ソースドライバ２はシフトレジスタ，ラッチ及びドライバ回路（いずれも図示を省略）を内蔵し、これらシフトレジスタ等は何れも１走査線分の映像データ（例えば、１２８０ドット分）に対応した構成となっている。そしてソースドライバ２は、タイミング回路１ａから供給されるスタートパルス信号ＳＰ及びドットクロック信号ＤＣＫに基づいて、スタートパルス信号ＳＰに与えられたパルスの立ち上がり時点からドットクロック信号ＤＣＫに従って映像データを１画素ずつ順次シフトレジスタに取り込んでゆく。
【００２１】
そしてソースドライバ２は１走査線分の映像データを取り込んだ時点でシフトレジスタへの取り込みを停止させる。また、ソースドライバ２は信号処理回路１ａからラッチパルス信号ＤＬＰのパルスが供給された場合に、その立ち上がりに同期してシフトレジスタに取り込んでおいた全ての映像データを同時にラッチへ転送する。さらに、ソースドライバ２をラッチパルス信号ＤＬＰの立ち下がりに同期して、ラッチに転送された映像データを液晶セル１２に対する書き込み電圧に変換してドレインライン５へ同時に送出する。
【００２２】
この液晶表示装置の動作は、図１３のタイミング図のようになる。また、図１３ではドレインライン波形の図示を簡単にするために画面上でベタ表示を行った場合について示している。この回路においても、直前のフレームではｎライン及びｎ＋１ラインの何れもが負極性の書き込み電圧で駆動されており、図１３に示したタイミングのフレームではこれら両ラインが何れも正極性の書き込み電圧で駆動されるものとする。
【００２３】
図１３において、「ドライバ入力データ」はタイミング回路１ａからソースドライバ２に供給される映像データであって、１水平期間に相当する時間Ｔ（例えば，６０Ｈｚの場合では１５．６μｓ）を周期として１走査線分の映像データが供給される。この１水平期間は有効期間および無効期間から構成され、例えば有効期間は１１．９μｓ，無効期間は３．７μｓである。この有効期間は実際に映像データが供給される期間であり、また、１走査線上にある１２８０ドットの映像データをこの有効期間内に取り込むために、上述したドットクロックＤＣＫの周波数は約１０８ＭＨｚに設定してある。
【００２４】
一方、無効期間はＣＲＴディスプレイ等で用いられている水平帰線消去期間に相当するものであって、液晶表示装置では本来必要のない期間ではあるが、ＣＲＴディスプレイとの互換性をとるために設けてある。そして、スタートパルス信号ＳＰに与えられたパルスの立ち上がりが有効期間の始まりで、この有効期間が終了した時点から無効期間が始まる。また、スタートパルス信号ＳＰの立ち上がりから時間Ｔだけ経過して再びスタートパルス信号ＳＰにパルスが与えられるようになると新たな有効期間が始まる。
【００２５】
まず時刻ｔ１以前ではソースドライバ２がｎラインの映像データをドットクロック信号に従って取り込んでいる。そして時刻ｔ１になるとタイミング回路１ａはゲートドライバクロック信号ＶＣＫにパルスを発生させる。すると、ゲートドライバ７はクロック信号ＶＣＫの立ち上がりに同期してゲートパルス信号をシフトさせる。
【００２６】
これによって、本来であればゲートドライバ３はゲートライン６ｎに供給する駆動電圧を立ち上げることになる。ところがこの場合、タイミング回路１ａは出力イネーブル信号／ＶＯＥ２４ａとして時間Ｅの幅を持ったパルスを同時刻ｔ１から発生させている。このため、ゲートドライバ３はゲートライン６ｎに対するゲートパルス信号の供給を停止して、図１３に示したようにｎラインゲート波形を“Ｌ”のまま維持する。
【００２７】
次に時刻ｔ２でタイミング回路１ａはラッチパルス信号ＤＬＰ２２にパルスを発生させる。このときタイミング回路１ａからソースドライバ２に供給される映像データは有効期間から無効期間に移行するため、ソースドライバ２は映像データをシフトレジスタへ取り込むのを止めて、これらｎライン上の映像データをシフトレジスタからラッチへ転送する。なお、クロック信号ＶＣＫ２３が立ち上がってからゲートライン波形が立ち下がりきるまでにはある程度の時間を要する（例えば、時刻ｔ６以降のｎラインゲート波形を参照）。このためクロック信号ＶＣＫ２３の立ち上がりをＤＬＰ信号２２の立ち下がりよりも前にしておかないと、次のラインの映像データを取り込んでしまう。そのため図１３では若干の余裕を持たせて、クロック信号ＶＣＫ２３の立ち下りをＤＬＰ信号２２の立ち上がりよりも一定時間だけ前にしている。
【００２８】
次に時刻ｔ３で  タイミング回路１ａがラッチパルス信号ＤＬＰ２２を立ち下げると、この立ち下がりに同期して、ソースドライバ２内のドライバ回路はラッチ内の映像データに対応した正極性の書き込み電圧をドレインライン５ヘ送出する。ここで、この時点までドレインライン５は負極性の書き込み電圧になっていたため、正極性の書き込み電圧が新たに印加されることでドレインライン５の持つ容量に対する充電が始まる。この結果、図に示したようにドレインライン波形が時刻ｔ３から徐々に立ち上がってゆき、時刻ｔ４になるとドレインライン５の電圧がソースドライバ２から出力された書き込み電圧に達する。
【００２９】
一方、タイミング回路１ａは、時刻ｔ１から予め決めておいた時間Ｅが経過するのを監視しており、これに対応した時刻ｔ４で出力イネーブル信号／ＶＯＥ２４ａのレベルを“Ｌ”に戻す。これにより、ゲートドライバ３のゲートライン６ｎに対するゲートパルス信号の印加を開始させるため、「ｎラインゲート波形」が立ち上がる。その結果、ゲートライン６ｎに接続されたＴＦＴ１１が何れもオンとなって、これらＴＦＴに接続された液晶セル１２に対してドレインライン５から供給される正極性の書き込み電圧で書き込みが行われる。ここでの時間Ｅは本発明とは関係ないため説明を省略する（例えば、特許文献１参照）。
【００３０】
なお、単純マトリックス駆動方式の液晶表示装置では、走査電極に対して一方の端部から走査電圧が印加されるために、表示画面の大型化にともなって走査電極が長くなると、１本の走査電圧に印加される電圧がその長手方向にそって順次低下し、各信号電極と交差する部分において液晶層に印加される電圧に差が発生し、その結果、１本の走査電極にて駆動される液晶部分には、走査側駆動回路から離れるにつれて、輝度差が発生するグラデーション現象を生じる。このグラデーション現象の発生を抑制した液晶表示装置として、非表示期間において、各信号電極Ｘ１〜ＸＮが各走査電極Ｙ１〜ＹＭの一方端から他方端に向かって順番に交差する各信号電極Ｘ１〜ＸＮに対して補正電圧を、印加時間が順次長くなるように、それぞれ印加するようにしたものもある（例えば、特許文献２参照）。
【００３１】
【特許文献１】
特願２００１―２１５４６９号
【特許文献２】
特願２００２―１８２６１６号
【００３２】
【発明が解決しようとする課題】
上述した従来例のように、液晶表示装置の解像度が上がれば上がる程、ライン周波数は上がり、書き込み時間は短くなる（フレーム周波数はほ固定）。また、ソースドライバ２からドレインライン５への出力波形はドレインラインの配線負荷の影響により、ソースドライバ側から離れる程鈍ってしまう。この画素電位は、ソースドライバ２から離れる程、所望の電位まで到達しなくなる。従って、図１１の表示イメージ図に示す様に、ソースドライバ２側からの間隔が離れる程、ＬＣＤパネル４の画面が暗くなる現象を生ずることになる。
【００３３】
また、他の従来例では、アナログ的な補正電圧を印加する回路であっるため、その回路調整が容易ではないという問題がある。
【００３４】
本発明の目的は、これらの問題を解決し、液晶パネルの信号線の配線遅延によって発生する、同一画面内の輝度差を最小にし、高品質の表示画面を得る液晶表示装置およびその駆動方法を提供することにある。
【００３５】
【課題を解決するための手段】
本発明の構成は、液晶パネルを構成する互いに直交配置された複数のゲートラインおよび複数のドレインラインをそれぞれゲートドライバおよびソースドライバにより駆動して前記液晶パネルの表示を行う液晶表示装置において、駆動される前記ゲートラインの前記ソースドライバからの幾何学的距離に応じて、前記ゲートラインに対応するラインの書き込み時間を１フレーム期間内で順次増大させるクロック制御手段を有することを特徴とする。
【００３６】
また、本発明の駆動方法の構成は、液晶パネルを構成する互いに直交配置された複数のゲートラインおよび複数のドレインラインをそれぞれゲートドライバおよびソースドライバにより駆動して前記液晶パネルの表示を行う液晶表示装置の駆動方法において、前記ゲートラインに対応するラインの書き込み時間を、入力信号の無効期間（非表示期間）まで使用して、信号線の配線遅延によって発生する遅延時間の差を相殺するように、駆動される前記ゲートラインの前記ソースドライバからの幾何学的距離に応じて、前記ゲートラインに対応するラインの書き込み時間を１フレーム期間内で順次増大させることにより、前記ゲートライン間の書き込み不足による同一画面内輝度差を少なくしたことを特徴とする。
【００３７】
本発明において、各ラインの書き込み時間の総和が、入力信号の１フレーム時間を超えないようにすることができ、また、ゲートドライバを駆動するゲートドライバシフトクロックの周期を、１フレーム期間内で最初のゲートラインの周期から順次増大させることにより、各ゲートラインに対応するラインの書き込み時間が制御されるようにし、また、ゲートドライバの動作をオン・オフ制御するゲートドライバ出力イネーブル信号として、１フレーム期間内で所定の最大書込み時間が最終ゲートラインに対応するラインの書込み時間となるようにして、その前段のゲートラインに対応するラインの書込み時間が順次減少するよう制御することができる。
【００３８】
さらに、本発明において、ゲートドライバを駆動するゲートドライバシフトクロックの周期を、１フレーム期間内で途中のゲートラインの周期から順次増大させて、各ゲートラインに対応するラインの書き込み時間を制御し、かつゲートドライバ出力イネーブル信号として、１フレーム期間内で所定の最大書込み時間が前記途中のゲートラインに対応するラインの書込み時間となるようにして、それから前段のゲートラインに対応するラインの書込み時間が順次減少するよう制御するようにすることができる。
【００３９】
本発明の構成によれば、書き込み時間として入力信号の無効期間（非表示期間）まで使用して、ライン毎の書き込み時間を、信号線の配線遅延によって発生する遅延時間の差を相殺するように変化させることにより、ライン間の書き込み不足による同一画面内輝度差を最小にしたことを特徴とする。
【００４０】
【発明の実施の形態】
図１は本発明の第１の実施形態のアクティブマトリクス型液晶表示装置の動作を説明する波形タイミング図、図２は図１の第１の実施形態の概略的な構成を示すブロック図、図３は図１のゲートライン６の数がＮライン時の各ラインの画素電極電位と書き込み時間との関係を説明する波形図である。図２に示す本実施形態の液晶表示装置９は、従来例の図８または図１２と同様に、信号処理回路１、ソースドライバ２、ゲートドライバ３、ＬＣＤパネル４から構成され、信号処理回路１により、画像データやタイミング信号をソースドライバ２、ゲートドライバ３が駆動される。この信号処理回路１は、従来例と同様のタイミング回路１ａに対し、ＶＣＫ（ゲートドライバクロック）信号２３のタイミングが調整されたＶＣＫ回路１ｂが追加され構成される。
【００４１】
ソースドライバ２は、信号処理回路１から入力されたデータを変換し、ＬＣＤパネル４を駆動する画像データ電圧を出力する。ゲートドライバ３は、ＬＣＤパネル４のＴＦＴ（図示せず）をＯＮ／ＯＦＦするための制御信号を出力する。ドレインライン５とゲートライン６はＬＣＤパネル４を構成する一つであり、ドレインライン５はソースドライバ２の出力と接続され、ゲートライン６はゲートドライバ３の出力と接続される。
【００４２】
本実施形態では、ソースドライバ２から最も近いゲートライン６を１ライン目ゲートライン７、ソースドライバ６から最も遠いゲートラインをＮライン目ゲートライン８とする。信号処理回路１にはＤＥ信号２１等の同期信号が入力され、信号処理回路１からはソースドライバ２、ゲートドライバ３を制御するためのＶＣＫ信号２３ａ、ＤＬＰ（データラッチパルス）信号２２が出力される。ＶＣＫ信号２３ａはゲートドライバ３のクロック信号であり、ＤＬＰ信号２２はソースドライバ２を制御する信号の１つである。
【００４３】
本実施形態の動作タイミングの説明をする。図１のタイミング図において、ＤＥ信号２１は、液晶表示装置９に入力される同期信号で、このＤＥ信号２１において、期間Ａは１ライン期間を示し、”Ｈ”期間はラインの有効期間（表示期間）であり、”Ｌ”期間はラインの無効期間（非表示期間）である。また、期間Ｂは１フレーム期間の有効期間であり、期間Ｃはフレームの無効期間である。ＤＬＰ信号２２は信号処理回路１より出力され、ソースドライバ２を制御するための信号の一つであり、立下りエッジで出力を行うソースドライバ２を使用した場合の信号である。ＶＣＫ信号２３ａは信号処理回路１より出力されるゲートドライバ３用のクロックであり、その立ち上がりエッジでゲートＯＮ，ＯＦＦを行うゲートドライバを使用した場合の信号である。
【００４４】
ＬＣＤパネル４への書き込み時間はＤＬＰ信号２２の立下り（書き込み開始）からＶＣＫ信号２３ａの立ち上がり（ゲートＯＦＦ）までである。本実施形態のＶＣＫ信号２３ａは、従来例のＶＣＫ信号２３の書き込み時間Ｘが一定であるのに対して、１ライン目の書き込み時間をＸ、２ライン目の書き込み時間をＸ＋α１、Ｎライン目の書き込み時間をＸ＋αＮ−１  とし、フレームの無効期間Ｃまで使用することにより、書き込み時間（Ｘ＋αｎ：α１≦α２≦…αＮ−２  ≦αＮ−１  ）がソースドライバ２から遠くなるに従って長くなるようにする。また、１フレームの書き込み時間の総和を１フレーム期間（Ｂ＋Ｃ）内に収めるようにするものである。
【００４５】
この場合、例えば、１ライン期間ＡがＧクロック（ｃｌｋ）あり、１フレーム期間がＭラインあったとすると、無効期間Ｃは（Ｍ−Ｎ）ライン分ということになる。従って、（Ｍ−Ｎ）×Ｇが無効期間Ｃの総ｃｌｋ数となる。これを
Σαｎ−１  ＝（Ｍ−Ｎ）×Ｇとなるように割り振ればよい。
【００４６】
すなわち、図３の電極電位と書き込み時間との関係に示す波形図のように、ソースドライバ２に最も近いラインを１ライン目（７）、ソースドライバ２から最も遠いラインをＮライン目（８）とし、１ライン目の書き込み時間をＸ、２ライン目の書き込み時間をＸ＋α１  、Ｎライン目の書き込み時間をＸ＋αＮ−１  とし、書き込み時間をＸ≦Ｘ＋α１  ≦…≦Ｘ＋αＮ−１  となるようにする。また、１ライン目〜Ｎライン目の書き込み時間の総和は１フレーム期間内に収めるようにする。
【００４７】
このようなＶＣＫ信号２３ａをつくるＶＣＫ回路１ｂは、ＶＣＫ信号２３に対して、例えばαを１クロックとして、１フレーム内の書き込み時間を１ライン目Ｘ、２ライン目Ｘ＋１，Ｘ＋２……と、ディジタル的に順次増加する書き込み時間を作ることは、クロックを計数したりして容易に作ることができる。このＶＣＫ信号２３ａは、一般には、各ラインに接続する画素電極の書き込み電圧に差が発生しないような、補正された書き込み時間となるように、ライン毎の書き込み時間をディジタル的処理して所定量を順次増加させながら作ることは出来る。
【００４８】
本実施形態によれば、補正された書き込み時間により、各ラインに接続する画素電極の書き込み電圧に差が発生しないように出来るので、画面表示の明るさが均一になり、品質の良好な表示を得ることが出来る。特に、本実施形態では、図１のように、１フレーム期間の無効期間Ｃいっぱいまで、全ゲートラインの書き込み時間を輝度補正のために使用できるので、表示画質を有効に改善することが出来る。
【００４９】
図４は本発明の第２の実施形態を説明するタイミング図、図５は図４の実施形態の概略的な構成を示すブロック図である。第２の実施形態は、１ライン周期内で書き込み時間を変化させる場合である。図４に示す様に、本実施形態は、ゲートドライバ３の出力ＯＮ／ＯＦＦを一括して制御するＶＯＥ（ゲートドライバ出力イネーブル）信号２４を使用することにより、ソースドライバ２に近い方の画素の書込み時間を削り、ソースドライバ２から遠くなるに従って削る時間を短くなるよう、書き込み時間（Ｘ−βｎ：β１  ≦β２  ≦…βＮ−２  ≦βＮ−１  ）を制御することによって、書き込み電圧の差により発生する輝度差の均一化を図るものである。
【００５０】
すなわち、Ｎライン目のゲートライン８の書き込み時間Ｘを基準にして、順次短かくなる書き込み時間をつくり、１ライン目のゲートライン７の書き込み時間Ｘ−βＮ−１  ，２ライン目のゲートライン（６）の書き込み時間Ｘ−βＮ−２  ，……，Ｎ−１ライン目のゲートライン（６）の書き込み時間Ｘ−β１  ，Ｎライン目のゲートライン８の書き込み時間Ｘとなる。
【００５１】
この場合も、ライン毎の書き込み時間をディジタル的処理して所定量を順次増加させている。例えば、１ライン目ではＤＬＰ信号２２の立ち下がりから１００ＣＬＫ（クロック）前にＶＯＥ信号２４を立ち上げ、２ライン目ではＤＬＰ信号２２の立ち下がりから９９ＣＬＫ前にＶＯＥ信号２４を立ち上げると言った様に、することができる。
【００５２】
本実施形態は、図５のように、信号処理回路１ｄとして、従来例と同様のタイミング回路１ａに対し、Ｎ番目の書込み時間Ｘに対して前の書込み時間が減少していくＶＣＫ信号２３をつくり、これをゲートドライバ出力イネーブルとなるＶＯＥ信号２４のタイミングとするＶＯＥ回路１ｃが追加されて構成される。
【００５３】
本実施形態では、ＤＬＰ信号２２の周期は変更せずに、ゲートドライバ３の出力イネーブル機能を使って、書き込み時間を可変にするので、フレームの無効期間Ｃにおいて映像データを保管する必要がないので、ラインメモリが不要になるため、第１の実施形態に比べ、安価に実現できるという効果もある。ただし、この場合は、書込み時間が最大書込み時間Ｘであるため、その効果は限定されてしまう。
【００５４】
例えば、無効期間が２０ライン分あったとすると、この場合、第１の実施形態で最終ラインのデータを書き込む時には、２０ライン時間前に入力されたデータを書き込まなくてはならなくなるので、少なくとも２０ライン分のデータをメモリしておくラインメモリが必要となる。しかし、本実施形態ではこれが不要である。
【００５５】
図６は本発明の第３の実施形態説明するタイミング図、図７は図６の実施形態の概略的な構成を示すブロック図である。第３の実施形態は、第１の実施形態と第２の実施形態とを組み合わせたものであり、これら実施形態を折衷した効果が期待できる。
【００５６】
図６に示すように、ソースドライバ２に近い画素の書込み時間をＶＯＥ信号２４ｂを用いて削り、ソースドライバ２から遠くなるに従って削る時間を短くし、あるゲートライン（書込み時間Ｘ）６からはＶＯＥ信号による書込み時間の削除を無くし、それ以降からの書込みは、第１の実施形態で示した方法を用いて、書き込み時間がソースドライバから遠くなるに従い長くしたＶＣＫ信号２３ｂを用いている。
【００５７】
すなわち、図６のように、書込み時間ＸとなるＭ番目のゲートライン６（但し、Ｍ＜Ｎとする）とすると、１ライン目の書込み時間Ｘ−β１、２ライン目の書込み時間Ｘ−β２、……Ｍ−１ライン目の書込み時間Ｘ−βＭ−１、Ｍ番目のゲートライン書込み時間Ｘ、Ｍ＋１ライン目の書込み時間Ｘ＋α１  、……、Ｎ−１ライン目の書込み時間Ｘ＋αＮ−２  、Ｎライン目の書込み時間Ｘ＋αＮ−１となるように組み合わせる。
【００５８】
本実施形態は、図７のように、信号処理回路１ｅとして、従来例と同様のタイミング回路１ａに対し、ＶＣＫ信号２３のタイミングを調整してＶＣＫ信号２３ｂをつくるＶＣＫ回路１ｂと、ＶＣＫ信号２３からゲートドライバ出力イネーブルとなるＶＯＥ信号２４ａのタイミングをつくるＶＯＥ回路１ｃとが追加され構成される。これら各信号２３ｂ，２４ａは、第１、第２の実施形態で説明した方法によりつくられる。
【００５９】
これら実施形態において、第１の実施形態では画質重視の場合、第２の実施形態ではコスト重視の場合、第３の実施形態は第１、対２の実施形態の折衷案の場合に用いられる。
【００６０】
【発明の効果】
以上説明したように、本発明の構成によれば、ドレイン線の分布寄生容量・抵抗に依存して発生するドレイン電圧波形の鈍りを、ゲートライン毎の書き込み時間を変えることにより、各ゲートラインに接続する画素電極の書き込み電圧に差が発生しないように設定できるため、１画面内の輝度差を最小限にすることができ、ＬＣＤパネルの画面が暗くなる現象をなくし、高品質の表示画面を得ることができるという効果がある。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を説明する各タイミング信号の波形図。
【図２】図１の実施形態を説明するブロック図。
【図３】図１の実施形態を説明する各ライン毎の画素電極電位と書き込み時間の関係の波形図。
【図４】本発明の第２の実施形態を説明する信号タイミング図。
【図５】図４の実施形態を説明するブロック図。
【図６】本発明の第３の実施形態を説明する信号タイミング図。
【図７】図６の実施形態を説明するブロック図。
【図８】従来例のアクティブマトリクス型液晶表示装置の概略ブロック図。
【図９】図８の従来例を説明する各タイミング信号の波形図。
【図１０】図８の各ライン毎の画素電極電位と書き込み時間の関係の波形図。
【図１１】（ａ）（ｂ）は図８の同一階調でのライン毎の輝度変化イメージ図およびその電圧特性図。
【図１２】他の従来例のアクティブマトリクス型液晶表示装置の概略ブロック図。
【図１３】図１２を説明する各タイミング信号の波形図。
【符号の説明】
１，１ｄ，１ｅ    信号処理回路
１ａ，１ｆ    タイミング回路
１ｂ    ＶＣＫ回路
１ｃ    ＶＯＥ回路
２    ソースドライバ
３    ゲートドライバ
４，４ａ    ＬＣＤ（液晶）パネル
５    ドレインライン
６    ゲートライン
７    １ライン目ゲートライン
８    Ｎライン目ゲートライン
９    液晶表示装置
１１    ＴＦＴ
１２    液晶セル
１３    コモン電極
２１    ＤＥ（データイネーブル）信号
２２    ＤＬＰ（データラッチパルス）信号
２３，２３ａ，２３ｂ    ＶＣＫ（ゲートドライバクロック）信号
２４，２４ａ，２４ｂ    ＶＯＥ（ゲートドライバ出力イネーブル）信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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