(57)【要約】【課題】第１と第２のＰＣＩバスに接続され、ＰＣＩデバイス間のデータ転送を行うＰＣＩブリッジ回路において、データバッファの容量を少なくし、転送効率を低下しない。【解決手段】データバッファ（７７）と、コントローラ（７０）とを有し、コントローラ（７０）が、第１のＰＣＩバス（３１）を介する第１のＰＣＩデバイス（１８）とのデータ転送状態確立前は、第２のＰＣＩデバイス（８）から第２のＰＣＩバス（９）を介するデータバッファの受け入れにウェイトを挿入する。このため、データバッファ（７７）の容量を少なくしながら、転送性能に影響を与えないＰＣＩデバイス間のデータ転送が可能となる。【選択図】図５
2004220198.tif 000002
【特許請求の範囲】
【請求項１】
第２のデバイスからの第２のバスを介するデータを、第１のバスを介し第１のデバイスに転送するバスブリッジ回路において、
前記第２のバスのデータを格納するデータバッファと、
前記第１のバスを介する前記第１のデバイスとのデータ転送状態確立前は、前記第２のデバイスからの前記第２のバスを介するデータを、ウェイトを挿入して、前記データバッファに受け入れ、前記第１のバスを介する前記第１のデバイスとのデータ転送状態確立後は、前記第２のデバイスからの第２のバスを介するデータを、ウェイトを挿入せずに、前記データバッファに受け入れるコントローラとを有する
ことを特徴とするバスブリッジ回路。
【請求項２】
前記コントローラは、前記データ転送状態確立前は、前記第２のデバイスからのイニシエータレデイ信号に対し、ウェイトを挿入したターゲットレデイ信号を前記第２のデバイスに返し、前記データ転送状態確立後は、ウェイトを挿入しないターゲットレデイ信号を前記第２のデバイスに送信する
ことを特徴とする請求項１のバスブリッジ回路。
【請求項３】
前記コントローラは、前記第１のバスを介する前記第１のデバイスとのデータ転送状態確立後に、前記データバッファのデータを、前記第１のバスを介し前記第１のデバイスに転送する
ことを特徴とする請求項１のバスブリッジ回路。
【請求項４】
第２のデバイスと、
第１のデバイスと、
前記第２のデバイスと第２のバスで接続され、前記第１のデバイスと第１のバスで接続され、前記第２のデバイスからの前記第２のバスを介するデータを、前記第１のバスを介し前記第１のデバイスに転送するバスブリッジ回路とを有し、
前記バスブリッジ回路は、
前記第２のバスのデータを格納するデータバッファと、
前記第１のバスを介する前記第１のデバイスとのデータ転送状態確立前は、前記第２のデバイスからの前記第２のバスを介するデータを、ウェイトを挿入して、前記データバッファに受け入れ、前記第１のバスを介する前記第１のデバイスとのデータ転送状態確立後は、前記第２のデバイスからの第２のバスを介するデータを、ウェイトを挿入せずに、前記データバッファに受け入れるコントローラとを有する
ことを特徴とするバス接続システム。
【請求項５】
第２のデバイスからの第２のバスを介するデータを、データバッファに格納後、第１のバスを介し第１のデバイスに転送するバスブリッジ回路のバッファ制御方法において、
前記第１のバスを介する前記第１のデバイスとのデータ転送状態確立前は、前記第２のデバイスからの前記第２のバスを介するデータを、ウェイトを挿入して、前記データバッファに受け入れる第１のステップと、
前記第１のバスを介する前記第１のデバイスとのデータ転送状態確立後は、前記第２のデバイスからの前記第２のバスを介するデータを、ウェイトを挿入せずに、前記データバッファに受け入れる第２のステップとを有する
ことを特徴とするバスブリッジ回路のバッファ制御方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、２つのＰＣＩバス等のバスを接続し、その間のデータ転送を行うバスブリッジ回路、バス接続システム、及びバスブリッジ回路のバッファ制御方法に関し、特に、２つのバス間の転送データを格納するバッファを制御するバスブリッジ回路、バス接続システム、及びバスブリッジ回路のバッファ制御方法に関する。
【０００２】
【従来の技術】
コンピュータシステムでは、各機能デバイスをバスで接続し、種々の機能を実現する。近年のパーソナルコンピュータの普及に伴い、コントローラ等も、パーソナルコンピュータ用に開発された機能デバイスを、ペリフェラル・コンポーネント・インターコネクトバス（ＰＣＩバス）で接続して、構築することが行われている。
【０００３】
一方、異なる機能のデバイスをバス接続する場合に、デバイスとデバイスとの間のバスにブリッジ回路を設けることが有効である。図６は、従来のＰＣＩバスに接続されたブリッジ回路（ＰＣＩブリッジ回路）の構成図、図７は、その転送動作のタイムチャート図である。
【０００４】
ＰＣＩブリッジ回路１０４は、２つのＰＣＩバス２００、３００に接続し、ＰＣＩバス２００に接続されたＰＣＩデバイス１００と、ＰＣＩバス３００に接続されたＰＣＩデバイス１０２とのデータ転送を行う。ＰＣＩブリッジ回路１０４は、転送データを格納するＦＩＦＯ（Ｆａｓｔ  Ｉｎ  Ｆａｓｔ  Ｏｕｔ）バッファ１１４と、ＰＣＩデバイスから見て、ターゲットとしての制御を行うターゲット制御回路１１０と、ＰＣＩデバイスから見て、マスタとしての制御を行うマスタ制御回路１１２とから構成される。
【０００５】
ここで、ＰＣＩデバイス１００からＰＣＩデバイス３００に、データを転送する場合（ライトという）には、ＰＣＩデバイス１００からＰＣＩブリッジ回路１０４にライトリクエストを発行し、その後、ＰＣＩブリッジ回路１０４からＰＣＩデバイス３００にライトリクエストを発行する。ＰＣＩブリッジ回路１０４は、１次側ＰＣＩバス２００を介しＰＣＩデバイス１００から受け取ったデータを、ＦＩＦＯバッファ１０４に一時的に書込み、２次側ＰＣＩバス３００を介しＰＣＩデバイス１０２へ転送する。
【０００６】
図７により、詳細に説明する。先ず、ＰＣＩデバイス１００は、ＰＣＩブリッジ回路１０４にライトリクエストを発行した後、＊ＩＲＤＹ（Ｉｎｉｔｉａｔｏｒ    Ｒｅａｄｙ）２をロー（レデイ状態）にする。これにより、ＰＣＩブリッジ回路１０４は、データを受け入れる状態になると、ＰＣＩデバイス１００への＊ＴＲＤＹ（Ｔａｒｇｅｔ  Ｒｅａｄｙ）２をロー（レデイ状態）とする。
【０００７】
ＰＣＩデバイス１００は、両レデイ信号＊ＩＲＤＹ２、＊ＴＲＤＹ２がローであることを確認して、転送データを一次側ＰＣＩバス２００に出力する。ＰＣＩブリッジ回路１０４では、この転送データを順次、ＦＩＦＯバッファ１１４に書き込む。
【０００８】
一方、ＰＣＩブリッジ回路１０４は、ＰＣＩバスプロトコルに従い、内部処理を行い、バス使用権を獲得し、ＰＣＩデバイス１０２とデータ転送状態を確立した後、ＰＣＩブリッジ回路１０４は、ＰＣＩデバイス１０２にライトリクエストを発行し、＊ＩＲＤＹ（Ｉｎｉｔｉａｔｏｒ    Ｒｅａｄｙ）１をロー（レデイ状態）にする。これにより、ＰＣＩデバイス１０２が、データを受け入れる状態になると、ＰＣＩブリッジ回路１０４への＊ＴＲＤＹ（Ｔａｒｇｅｔ  Ｒｅａｄｙ）１をロー（レデイ状態）とする。
【０００９】
ＰＣＩブリッジ回路１０４は、両レデイ信号＊ＩＲＤＹ１、＊ＴＲＤＹ１がローであることを確認して、ＦＩＦＯバッファ１１４の転送データを２次側ＰＣＩバス３００に出力する。ＰＣＩデバイス１０２では、この転送データを順次、受信する。
【００１０】
このようにして、ＰＣＩブリッジ回路１０４を介し、ＰＣＩデバイス１００、１０２間のデータ転送を行っていた。
【００１１】
【発明が解決しようとする課題】
前述の従来技術では、１次側バス２００と２次側バス３００のデータ転送レートが同じ場合に、両側のバス２００、３００でデータ転送状態が確立した後は、ＦＩＦＯバッファ１１４に入るデータ量と、出て行くデータ量とは同じになるので、ＦＩＦＯバッファ１１４内のデータ量は一定状態を保つ。
【００１２】
しかしながら、図７に示すように、１次側バス２００からデータ転送が開始されてから、２次側バス３００でのデータ転送が開始するまで、データ転送状態の確定待ちが生じ、ＦＩＦＯバッファ１１４には、この間にＰＣＩブリッジ回路１０４が受け取るデータを蓄えるだけのサイズが必要となる。
【００１３】
このデータ転送状態の確定待ちの時間は、図６及び図７の例では、ターゲット制御回路１１０が、ＰＣＩデバイス１００からのライトリクエストを受け、これをマスタ制御回路１１２に伝え、マスタ制御回路１１２が、ＰＣＩバスプロトコルに従い、ＰＣＩデバイス３００のコマンド生成処理を行う内部処理時間と、２次側ＰＣＩバス３００の使用権の獲得制御を行い、実際に使用権を獲得し、ＰＣＩデバイス１０２と接続する使用権獲得処理時間との２つで決定される。又、この使用権獲得処理時間は、ＰＣＩバス３００に複数のＰＣＩデバイスが接続されている場合には、ＰＣＩバス３００のトラフィック量により左右される。
【００１４】
このため、ＰＣＩブリッジ回路１０４のＦＩＦＯバッファ１１４のサイズ（容量）を、大きくする必要があり、ＰＣＩブリッジ回路１０４のチップ面積の増大を招き、小型化が困難であるという問題があり、且つＰＣＩブリッジ回路１０４のコスト増大を招くという問題も生じる。
【００１５】
従って、本発明の目的は、バスブリッジ回路のデータバッファのサイズを小さくするためのバスブリッジ回路、バス接続システム及びバスブリッジ回路のバッファ制御方法を提供することにある。
【００１６】
又、本発明の他の目的は、バスプロトコルを変更せずに、バスブリッジ回路のデータバッファのサイズを小さくするためのバスブリッジ回路、バス接続システム及びバスブリッジ回路のバッファ制御方法を提供することにある。
【００１７】
更に、本発明の他の目的は、デバイス間のデータ転送時間を変更せずに、バスブリッジ回路のデータバッファのサイズを小さくするためのバスブリッジ回路、バス接続システム及びバスブリッジ回路のバッファ制御方法を提供することにある。
【００１８】
【課題を解決するための手段】
この目的の達成のため、本発明のバスブリッジ回路及びバス接続システムは、第２のデバイスからの第２のバスを介するデータを、第１のバスを介し第１のデバイスに転送するバスブリッジ回路を有し、このバスブリッジ回路は、前記第２のバスのデータを格納するデータバッファと、前記第１のバスを介する前記第１のデバイスとのデータ転送状態確立前は、前記第２のデバイスからの第２のバスを介するデータを、ウェイトを挿入して、前記データバッファに受け入れ、前記第１のバスを介する前記第１のデバイスとのデータ転送状態確立後は、前記第２のデバイスからの第２のバスを介するデータを、ウェイトを挿入せずに、前記データバッファに受け入れるコントローラとを有する。
【００１９】
又、本発明のバスブリッジ回路のバッファ制御方法は、第２のデバイスからの第２のバスを介するデータを、データバッファに格納後、第１のバスを介し第１のデバイスに転送するバスブリッジ回路のバッファ制御方法であって、前記第１のバスを介する前記第１のデバイスとのデータ転送状態確立前は、前記第２のデバイスからの第２のバスを介するデータを、ウェイトを挿入して、前記データバッファに受け入れる第１のステップと、前記第１のバスを介する前記第１のデバイスとのデータ転送状態確立後は、前記第２のデバイスからの第２のバスを介するデータを、ウェイトを挿入せずに、前記データバッファに受け入れる第２のステップとを有する。
【００２０】
本発明では、第１のバスを介する第１のデバイスとのデータ転送状態確立前は、第２のデバイスから第２のバスを介するデータバッファの受け入れにウェイトを挿入するため、データバッファの容量を少なくしながら、転送性能に影響を与えないデバイス間のデータ転送が可能となる。
【００２１】
又、本発明では、好ましくは、前記コントローラは、前記データ転送状態確立前は、前記第２のデバイスからのイニシエータレデイ信号に対し、ウェイトを挿入したターゲットレデイ信号を前記第２のデバイスに返し、前記データ転送状態確立後は、ウェイトを挿入しないターゲットレデイ信号を前記第２のデバイスに送信する。レデイ信号を制御して、ウェイト制御するため、バスプロトコルを変更せずに、容易に実現できる。
【００２２】
又、本発明では、好ましくは、前記コントローラは、前記第１のバスを介する前記第１のデバイスとのデータ転送状態確立後に、前記データバッファのデータを、前記第１のバスを介し前記第１のデバイスに転送する。このため、データ転送状態確立後に、データバッファのデータの入り、出しを同一にできる。
【００２３】
又、本発明は、好ましくは、前記コントローラは、前記第１のバスを介する前記第１のデバイスとのデータ転送状態確立により、前記第１のデバイスにイニシエータレデイ信号を送信し、前記第１のデバイスからのターゲットレデイ信号を受け、前記データバッファのデータを、前記第１のバスを介し前記第１のデバイスに転送する。このため、データ転送状態確立を、バスプロトコルを利用して、判定できる。
【００２４】
又、本発明は、好ましくは、前記データバッファが、ＦＩＦＯバッファで構成されたことにより、容易にデータ転送制御できる。
【００２５】
又、本発明は、好ましくは、前記コントローラは、前記第１のデバイスとのイニシエータレデイ信号とターゲットレデイ信号に応じて、前記第２のデバイスからのイニシエータレデイ信号に対する前記第２のデバイスへのターゲットレデイ信号へのウェイトの挿入を制御する生成回路を有する。このため、簡単な回路の追加で実現できる。
【００２６】
又、本発明は、好ましくは、前記コントローラは、前記データ転送状態前と前記データ転送状態後に応じて、前記第２のデバイスからのイニシエータレデイ信号に対する前記第２のデバイスへのターゲットレデイ信号へのウェイトの挿入を制御するレデイ信号生成回路を有する。このため、簡単な回路の追加で実現できる。
【００２７】
又、本発明は、好ましくは、前記レデイ信号生成回路は、前記第１のデバイスとのイニシエータレデイ信号とターゲットレデイ信号に応じて、前記第２のデバイスからのイニシエータレデイ信号に対する前記第２のデバイスへのターゲットレデイ信号のウェイト挿入を制御する生成回路からなる。このため、更に、簡単な回路の追加で実現できる。
【００２８】
【発明の実施の形態】
以下、本発明の実施の形態を、ＰＣＩバス接続システム、ＰＣＩブリッジ回路、他の実施の形態の順で説明する。
【００２９】
［ＰＣＩバス接続システム］
図１は、本発明の一実施の形態のＰＣＩバス接続システムの構成図であり、図２は、図１のＰＣＩ接続システムをコントローラに使用したストレージシステムの構成図である。図２は、磁気デイスクを使用したＲＡＩＤ（Ｒｅｄｕｎｄａｎｔ  Ａｒｒａｙｓ  ｏｆ  Ｉｎｅｘｐｅｎｓｉｖｅ  Ｄｉｓｋ）システムを示す。
【００３０】
図２に示すように、ストレージシステムは、一対の磁気デイスクコントローラ（以下、コントローラという）１、２と、この一対のコントローラ１、２にラインｌ１，ｌ２で接続された多数の磁気デイスク装置５０−１〜５０−ｍ、５２−１〜５２−ｎとからなる。
【００３１】
コントローラ１、２は、直接又はネットワーク機器を介し、ホストやサーバーに接続され、ホストやサーバーの大量のデータを、ＲＡＩＤデイスクドライブ（磁気デイスク装置）へ高速かつ、ランダムに読み書きが出来るシステムである。一対のコントローラ１、２は、同一の構成を有し、ＣＡ（Ｃｈａｎｎｅｌ  Ａｄａｐｔｅｒ）１１、１２、２１、２２と、ＣＭ（Ｃｅｎｔｒａｌｉｚｅｄ  Ｍｏｄｕｌｅ）１０、１５〜１９、２０、２５〜２９と、ＤＡ（Ｄｅｖｉｃｅ  Ａｄａｐｔｅｒ）１３、１４、２３、２４のファンクションモジュールによって構成されている。
【００３２】
ＣＡ（Ｃｈａｎｎｅｌ  Ａｄａｐｔｅｒ）１１、１２、２１、２２は、ホストを結ぶホスト・インタフェースの制御をつかさどる回路であり、後述するように、ファイバーチャネルコントローラ等で構成される。ＤＡ（Ｄｅｖｉｃｅ  Ａｄａｐｔｅｒ）１３、１４、２３、２４は、デイスクデバイス５０−１〜５０−ｍ、５２−１〜５２−ｍを制御するため、デイスクデバイスとコマンド、データのやり取りを行う回路であり、例えば、ファイバーチャネル回路（ＦＣ）とＤＭＡ回路等で構成される。
ＣＭ（Ｃｅｎｔｒａｌｉｚｅｄ  Ｍｏｄｕｌｅ）は、ＣＰＵ１０，２０と、ブリッジ回路１７、２７と、メモリ（ＲＡＭ）１５、２５と、コンパクトフラッシュメモリ１６，２６と、ＩＯブリッジ回路１８，２８と、一対のＢＩＯＳフラッシュメモリ３２，３３，４２，４３とを有する。
【００３３】
更に、ＣＭは、ＲＳＰ（Ｒｅｍｏｔｅ  Ｓｅｒｖｉｃｅ  Ｐｒｏｃｅｓｓｏｒ）３４，４４と、外部接続用ＬＡＮポート３６，４６とを有する。メモリ１５，２５は、バッテリーでバックアップされ、主記憶として使用される。
【００３４】
ＣＰＵ１０，２０は、ブリッジ回路１７，２７を介し、メモリ１５，２５、コンパクトフラッシュメモリ１６，２６、ＩＯブリッジ回路１８，２８に接続される。このメモリ１５，２５は、ＣＰＵ１０，２０のワーク領域やキャッシュ領域に使用され、コンパクトフラッシュメモリ１９，２９は、ＣＰＵ１０，２０が実行するプログラムを格納する。このプログラムとして、カーネル，ファイルアクセスプログラム（リード／ライトプログラム）、ＲＡＩＤ管理プログラム等を格納する。
【００３５】
ＢＩＯＳフラッシュメモリ３２，３３，４２，４３は、冗長構成のため、一対設けられ、一方が稼動、他方が待機に使用され、ＢＩＯＳを格納する。ＣＰＵ１０，２０は、このプログラムを実行し、リード／ライト処理、ＲＡＩＤ管理処理等を実行する。
【００３６】
ＰＣＩバス３５、４５は、ブリッジ回路１７，２７を介し、ＣＰＵ１０，２０と、コンパクトフラッシュメモリ１５，２５、一対のＢＩＯＳフラッシュメモリ３２，３３，４２，４３、ＲＳＰ３４，４４，ＬＡＮポート３６，４６とを接続する。
【００３７】
ＲＳＰ３４，４４は、各種の状態管理やリモートサービスを行うプロセッサで構成される。ＬＡＮポート３６，４６は、外部のＬＡＮ（Ｌｏｃａｌ  Ａｒｅａ  Ｎｅｔｗｏｒｋ）と接続するためのものである。
【００３８】
ＰＣＩ（Ｐｅｒｉｐｈｅｒａｌ  Ｃｏｍｐｏｎｅｎｔ  Ｉｎｔｅｒｃｏｎｎｅｃｔ）バス３１は、ＣＡ１１，１２，２１，２２と、ＤＡ１３，１４，２３，２４とを接続するとともに、ＩＯブリッジ回路１８，２８を介し、ＣＰＵ１０，２０、メモリ１５，２５を接続する。更に、ＰＣＩバス３１には、ＰＣＩ−ノードリンクブリッジ（ＰＮＢ）回路３０，４０が接続される。
【００３９】
コントローラ１のＰＣＩ−ノードリンクブリッジ回路３０は、コントローラ２のＰＣＩ−ノードリンクブリッジ回路４０と接続され、コントローラ１，２間のコマンド、データの交信を行う。
【００４０】
コントローラ１は、例えば、デイスク装置５０−１〜５０−ｍを担当し、コントローラ２は、例えば、デイスク装置５２−１〜５２−ｎを担当する。図２では、デイスク装置５０−１〜５０−ｍと、５２−１〜５２−ｎとが、ＲＡＩＤ５の構成を有する。
【００４１】
図１は、コントローラ１の構成のみを詳細に示し、図２で示したものと同一のものは、同一の記号で示してある。尚、コントローラ２も同一の構成である。図１において、ＣＡ１１，１２は、各々ＰＣＩブリッジ回路７と、ＰＣＩバス９と、ＰＣＩデバイスであるＦＣＣ（ファイバーチャネルコントローラ）８で構成される。
【００４２】
即ち、ＣＡ１１，１２は、ＩＯブリッジ回路（ＰＣＩデバイス）１８と第１のＰＣＩバス３１を介し接続されるＰＣＩブリッジ回路７と、ＦＣＣ（ＰＣＩデバイス）８と、ＰＣＩブリッジ回路７とＦＣＣ８を接続する第２のＰＣＩバス９とで構成される。この第１のＰＣＩバス３１には、前述のＰＮＢ３０，ＤＡ１３，１４が接続される。
【００４３】
即ち、入出力系システムのバスとなり、ＩＯブリッジ回路１８で、データ処理系システム（ＣＰＵ１０，メモリ１５、３２，３３，１６等）と入出力系システムとを接続する。このＰＣＩブリッジ回路７は、図３以下にて後述するように、ストレージシステムのデータには、ＣＲＣ（Ｃｙｃｌｉｃ    Ｒｅｄｕｎｄａｎｃｙ    Ｃｏｄｅ）が付加され、ホストからのデータにＣＲＣが付加されないため、ホストからのデータには、ＣＲＣを付加し、ホストへのデータには、ＣＲＣを削除するものである。尚、ブリッジ回路３７は、ＰＣＩバス３５に、異なる性質のメモリであるフラッシュメモリ３２，３３と、コンパクトフラッシュメモリ１６とを接続するブリッジである。
【００４４】
［ＰＣＩブリッジ回路］
次に、ＰＣＩブリッジ回路を説明する。図３は、ＰＣＩブリッジ回路のブロック図、図４は、図３のレデイ信号生成回路の回路図、図５は、ＰＣＩブリッジ回路を介するデータ転送動作のタイムチャート図である。
【００４５】
図３に示すように、ＩＯブリッジ回路（ＰＣＩデバイス）１８は、第１のＰＣＩバス３１によりＰＣＩブリッジ回路７に接続し、ＰＣＩブリッジ回路７は、第２のＰＣＩバス９によりＦＣＣ（ＰＣＩデバイス）８に接続する。ＦＣＣ８には、一対のＦＣトランシーバー８０，８２が設けられる。ＦＣトランシーバー８０，８２に、ＦＣ（ファイバーチャネル）ループが接続され、ホストやネットワークと接続する。
【００４６】
ＰＣＩブリッジ回路７は、ＰＣＩデバイス８からの第２のＰＣＩバス９のホストデータ（転送データ）を格納し、ＰＣＩデバイス１８に転送するＳ−Ｐ（Ｓｅｃｏｎｄａｒｙ−Ｐｒｉｍａｒｙ）ＦＩＦＯ（Ｆａｓｔ  Ｉｎ  Ｆａｓｔ  Ｏｕｔ）７７と、ＰＣＩデバイス１８からの第１のＰＣＩバス３１の記憶データ（転送データ）を格納し、ＰＣＩデバイス８に転送するＰ−Ｓ（Ｐｒｉｍａｒｙ−Ｓｅｃｏｎｄａｒｙ）ＦＩＦＯ７８を有する。
【００４７】
ＰＣＩブリッジ回路７は、更に、第２のＰＣＩバス９のホストデータを受け、ＣＲＣを作成し、ホストデータに付加するＣＲＣ生成回路７４と、Ｐ−ＳＦＩＦＯ７８から第２のＰＣＩバス９へ出力する記憶データのＣＲＣチエックを行い、ＣＲＣを削除するＣＲＣチエック回路７６と、レデイ信号に応じて、ＦＩＦＯ７７，７８、ＣＲＣ生成回路７４、ＣＲＣチエック回路７６を制御するコントローラ７０とを有する。
【００４８】
コントローラ７０は、図４で説明するレデイ信号生成回路７２を有する。コントローラ７０への及びからのレデイ信号は、ＰＣＩデバイス８からＰＣＩデバイス１８に、Ｓ−ＰＦＩＦＯ７７を介しデータを転送する場合（ライトという）のもののみを示している。即ち、コントローラ７０は、ＰＣＩデバイス８から＊ＩＲＤＹ（Ｉｎｉｔｉａｔｏｒ    Ｒｅａｄｙ）２を受け、ＰＣＩデバイス８へ＊ＴＲＤＹ（ＴａｒｇｅｔＲｅａｄｙ）２を返す。
【００４９】
同様に、コントローラ７０は、ＰＣＩデバイス１８へ＊ＩＲＤＹ（Ｉｎｉｔｉａｔｏｒ  Ｒｅａｄｙ）１を送信し、ＰＣＩデバイス１８から＊ＴＲＤＹ（Ｔａｒｇｅｔ  Ｒｅａｄｙ）１を受ける。
【００５０】
コントローラ７０のレデイ信号生成回路７２は、第１のＰＣＩバス３１側の＊ＩＲＤＹ１，＊ＴＲＤＹ１により、第２のＰＣＩバス９側の＊ＩＲＤＹ２で生成する＊ＴＲＤＹ２を制御する。
【００５１】
即ち、図４に示すように、レデイ信号生成回路７２は、第１のＰＣＩバス３１側の＊ＩＲＤＹ１，＊ＴＲＤＹ１のＡＮＤをとるＡＮＤゲート７００と、ＡＮＤゲート７００の出力で、１クロック毎に、間欠ゲート信号を生成するトグル回路７０２と、第２のＰＣＩバス９の＊ＩＲＤＹ２から＊ＴＲＤＹ２を生成するＴＲＤＹ生成回路７０４と、この出力を反転するインバータ回路７０６と、インバータ回路７０６の出力とトグル回路７０２の出力のアンドをとるＡＮＤゲート７０８と、ＡＮＤゲート７０８の出力を反転し、出力用＊ＴＲＤＹ２を生成するインバータ回路７１０とを有する。
【００５２】
図５により、図３及び図４の構成の動作を説明する。ＰＣＩデバイス８は、ＰＣＩブリッジ回路７にライトリクエストを発行した後、＊ＩＲＤＹ（Ｉｎｉｔｉａｔｏｒ  Ｒｅａｄｙ）２をロー（レデイ状態）にする。これにより、ＰＣＩブリッジ回路７は、データを受け入れる状態になると、ＰＣＩデバイス８への＊ＴＲＤＹ（ＴａｒｇｅｔＲｅａｄｙ）２をロー（レデイ状態）とする。
【００５３】
一方、ＰＣＩブリッジ回路７は、ＰＣＩバスプロトコルに従い、内部処理を行い、バス使用権を獲得し、ＰＣＩデバイス１８とデータ転送状態を確立する。データ転送状態を確立する前は、ＰＣＩデバイス１８との＊ＩＲＤＹ１，＊ＴＲＤＹ１は、ハイ（ノットレデイ状態）であるため、トグル回路７０２から１クロック毎にハイ／ローを繰り返す間欠ゲート信号が発生する。
【００５４】
このため、ＡＮＤゲート７０８、インバータ回路７１０より発生する＊ＴＲＤＹ２は、１クロック毎に、ロー／ハイを繰り返す。ＰＣＩデバイス８は、両レデイ信号＊ＩＲＤＹ２、＊ＴＲＤＹ２がローである時に、転送データを第２のＰＣＩバス９に出力する。ＰＣＩブリッジ回路７では、この転送データを順次、ＦＩＦＯバッファ７７に書き込む。
【００５５】
従って、第１のＰＣＩバス３１のデータ転送状態が確立する前は、第２のＰＣＩバス９に、１クロック毎にＷＡＩＴを挿入しながら、第２のＰＣＩバス９のデータを受け付けることになる。即ち、ＦＩＦＯ７７に蓄積されるデータは、１クロック毎のウェイトにより、従来の半分となる。
【００５６】
一方、ＰＣＩブリッジ回路７が、ＰＣＩバスプロトコルに従い、内部処理を行い、バス使用権を獲得し、ＰＣＩデバイス１８とデータ転送状態を確立した後は、ＰＣＩブリッジ回路１８は、ＰＣＩデバイス１８にライトリクエストを発行し、＊ＩＲＤＹ（Ｉｎｉｔｉａｔｏｒ    Ｒｅａｄｙ）１をロー（レデイ状態）にする。これにより、ＰＣＩデバイス１８が、データを受け入れる状態になると、ＰＣＩブリッジ回路７への＊ＴＲＤＹ（Ｔａｒｇｅｔ  Ｒｅａｄｙ）１をロー（レデイ状態）とする。
【００５７】
このため、トグル回路７０２から１クロック毎にハイ／ローを繰り返す間欠ゲート信号の発生が停止し、ＡＮＤゲート７０８、インバータ回路７１０より発生する＊ＴＲＤＹ２は、ローを継続する。前述のように、ＰＣＩデバイス８は、両レデイ信号＊ＩＲＤＹ２、＊ＴＲＤＹ２がローである時に、転送データを第２のＰＣＩバス９に出力するから、クロックに同期して、ウェイト無しに、データをＰＣＩバス９に出力する。ＰＣＩブリッジ回路７では、この転送データを順次、ＦＩＦＯバッファ７７に書き込む。
【００５８】
又、ＰＣＩブリッジ回路７は、両レデイ信号＊ＩＲＤＹ１、＊ＴＲＤＹ１がローであることを確認して、ＦＩＦＯバッファ７７の転送データを２次側ＰＣＩバス３１に出力し、ＰＣＩデバイス１８では、この転送データを順次、受信する。
【００５９】
この制御により、バッファ７７の容量を少なくしながら、転送性能に影響を与えないＰＣＩデバイス間のデータ転送が可能となる。又、＊ＴＲＤＹ２を制御して、ウェイト制御するため、ＰＣＩプロトコルに影響せずに、実現できる。
【００６０】
［他の実施の形態］
前述の実施の形態では、図２のような冗長構成のＲＡＩＤストレージシステムのコントローラで説明したが、他のコントローラやデータ処理装置のＰＣＩバス接続システムに適用でき、ストレージシステムの物理デイスクは、磁気デイスク、光デイスク、光磁気デイスク、各種のストレージデバイスを適用できる。
【００６１】
又、１クロック毎のウェイト制御で説明したが、２クロック以上毎のウェイト制御でも良い。更に、ＰＣＩデバイス８からＰＣＩデバイス１８へのライト転送で説明したが、逆に、ＰＣＩデバイス１８からＰＣＩデバイス８へのデータ転送でも適用でき、ＰＣＩデバイス１８は、ＩＯブリッジ回路に限らず、他のＰＣＩデバイスであっても良い。尚、ＰＣＩバスとは、ペリフェラル・コンポーネント・インターコネクトバスの他に、他のコンピュータバスを含む。
【００６２】
以上、本発明を実施の形態により説明したが、本発明の趣旨の範囲内において、本発明は、種々の変形が可能であり、本発明の範囲からこれらを排除するものではない。
【００６３】
（付記１）第２のデバイスからの第２のバスを介するデータを、第１のバスを介し第１のデバイスに転送するバスブリッジ回路において、第２のバスのデータを格納するデータバッファと、前記第１のバスを介する前記第１のデバイスとのデータ転送状態確立前は、前記第２のデバイスからの第２のバスを介するデータを、ウェイトを挿入して、前記データバッファに受け入れ、前記第１のバスを介する前記第１のデバイスとのデータ転送状態確立後は、前記第２のデバイスからの第２のバスを介するデータを、ウェイトを挿入せずに、前記データバッファに受け入れるコントローラとを有することを特徴とするバスブリッジ回路。
【００６４】
（付記２）前記コントローラは、前記データ転送状態確立前は、前記第２のデバイスからのイニシエータレデイ信号に対し、ウェイトを挿入したターゲットレデイ信号を前記第２のデバイスに返し、前記データ転送状態確立後は、ウェイトを挿入しないターゲットレデイ信号を前記第２のデバイスに送信することを特徴とする付記１のバスブリッジ回路。
【００６５】
（付記３）前記コントローラは、前記第１のバスを介する前記第１のデバイスとのデータ転送状態確立後に、前記データバッファのデータを、前記第１のバスを介し前記第１のデバイスに転送することを特徴とする付記１のバスブリッジ回路。
【００６６】
（付記４）前記コントローラは、前記第１のバスを介する前記第１のデバイスとのデータ転送状態確立により、前記第１のデバイスにイニシエータレデイ信号を送信し、前記第１のデバイスからのターゲットレデイ信号を受け、前記データバッファのデータを、前記第１のバスを介し前記第１のデバイスに転送することを特徴とする付記３のバスブリッジ回路。
【００６７】
（付記５）前記データバッファが、ＦＩＦＯバッファで構成されたことを特徴とする付記１のバスブリッジ回路。
【００６８】
（付記６）前記コントローラは、前記第１のデバイスとのイニシエータレデイ信号とターゲットレデイ信号に応じて、前記第２のデバイスからのイニシエータレデイ信号に対する前記第２のデバイスへのターゲットレデイ信号へのウェイトの挿入を制御する生成回路を有することを特徴とする付記４のバスブリッジ回路。
【００６９】
（付記７）前記コントローラは、前記データ転送状態前と前記データ転送状態後に応じて、前記第２のデバイスからのイニシエータレデイ信号に対する前記第２のデバイスへのターゲットレデイ信号へのウェイトの挿入を制御するレデイ信号生成回路を有することを特徴とする付記２のバスブリッジ回路。
【００７０】
（付記８）前記レデイ信号生成回路は、前記第１のデバイスとのイニシエータレデイ信号とターゲットレデイ信号に応じて、前記第２のデバイスからのイニシエータレデイ信号に対する前記第２のデバイスへのターゲットレデイ信号のウェイト挿入を制御する生成回路からなることを特徴とする付記７のバスブリッジ回路。
【００７１】
（付記９）第２のデバイスと、第１のデバイスと、前記第２のデバイスと第２のバスで接続され、前記第１のデバイスと第１のバスで接続され、前記第２のデバイスからの前記第２のバスを介するデータを、前記第１のバスを介し前記第１のデバイスに転送するバスブリッジ回路とを有し、前記バスブリッジ回路は、前記第２のバスのデータを格納するデータバッファと、前記第１のバスを介する前記第１のデバイスとのデータ転送状態確立前は、前記第２のデバイスからの第２のバスを介するデータを、ウェイトを挿入して、前記データバッファに受け入れ、前記第１のバスを介する前記第１のデバイスとのデータ転送状態確立後は、前記第２のデバイスからの第２のバスを介するデータを、ウェイトを挿入せずに、前記データバッファに受け入れるコントローラとを有することを特徴とするバス接続システム。
【００７２】
（付記１０）前記コントローラは、前記データ転送状態確立前は、前記第２のデバイスからのイニシエータレデイ信号に対し、ウェイトを挿入したターゲットレデイ信号を前記第２のデバイスに返し、前記データ転送状態確立後は、ウェイトを挿入しないターゲットレデイ信号を前記第２のデバイスに送信することを特徴とする付記９のバス接続システム。
【００７３】
（付記１１）前記コントローラは、前記第１のバスを介する前記第１のデバイスとのデータ転送状態確立後に、前記データバッファのデータを、前記第１のバスを介し前記第１のデバイスに転送することを特徴とする付記９のバス接続システム。
【００７４】
（付記１２）前記コントローラは、前記第１のバスを介する前記第１のデバイスとのデータ転送状態確立により、前記第１のデバイスにイニシエータレデイ信号を送信し、前記第１のデバイスからのターゲットレデイ信号を受け、前記データバッファのデータを、前記第１のバスを介し前記第１のデバイスに転送することを特徴とする付記１１のバス接続システム。
【００７５】
（付記１３）前記データバッファが、ＦＩＦＯバッファで構成されたことを特徴とする付記９のバス接続システム。
【００７６】
（付記１４）前記コントローラは、前記第１のデバイスとのイニシエータレデイ信号とターゲットレデイ信号に応じて、前記第２のデバイスからのイニシエータレデイ信号に対する前記第２のデバイスへのターゲットレデイ信号へのウェイトの挿入を制御する生成回路を有することを特徴とする付記１２のバス接続システム。
【００７７】
（付記１５）前記コントローラは、前記データ転送状態前と前記データ転送状態後に応じて、前記第２のデバイスからのイニシエータレデイ信号に対する前記第２のデバイスへのターゲットレデイ信号へのウェイトの挿入を制御するレデイ信号生成回路を有することを特徴とする付記１０のバス接続システム。
【００７８】
（付記１６）前記レデイ信号生成回路は、前記第１のデバイスとのイニシエータレデイ信号とターゲットレデイ信号に応じて、前記第２のデバイスからのイニシエータレデイ信号に対する前記第２のデバイスへのターゲットレデイ信号のウェイト挿入を制御する生成回路からなることを特徴とする付記１５のバス接続システム。
【００７９】
（付記１７）第２のデバイスからの第２のバスを介するデータを、データバッファに格納後、第１のバスを介し第１のデバイスに転送するバスブリッジ回路のバッファ制御方法において、前記第１のバスを介する前記第１のデバイスとのデータ転送状態確立前は、前記第２のデバイスからの第２のバスを介するデータを、ウェイトを挿入して、前記データバッファに受け入れる第１のステップと、前記第１のバスを介する前記第１のデバイスとのデータ転送状態確立後は、前記第２のデバイスからの第２のバスを介するデータを、ウェイトを挿入せずに、前記データバッファに受け入れる第２のステップとを有することを特徴とするバスブリッジ回路のバッファ制御方法。
【００８０】
（付記１８）前記第１のステップは、前記第２のデバイスからのイニシエータレデイ信号に対し、ウェイトを挿入したターゲットレデイ信号を前記第２のデバイスに返すステップを有し、前記第２のステップは、前記ウェイトを挿入しないターゲットレデイ信号を前記第２のデバイスに送信するステップを有することを特徴とする付記１７のバスブリッジ回路のバッファ制御方法。
【００８１】
（付記１９）前記第２のステップは、前記第１のバスを介する前記第１のデバイスとのデータ転送状態確立後に、前記データバッファのデータを、前記第１のバスを介し前記第１のデバイスに転送するステップを有することを特徴とする付記１７のバスブリッジ回路のバッファ制御方法。
【００８２】
（付記２０）前記第２のステップは、前記第１のバスを介する前記第１のデバイスとのデータ転送状態確立により、前記第１のデバイスにイニシエータレデイ信号を送信し、前記第１のデバイスからのターゲットレデイ信号を受け、前記データバッファのデータを、前記第１のバスを介し前記第１のデバイスに転送するステップを有することを特徴とする付記１９のバスブリッジ回路のバッファ制御方法。
【００８３】
（付記２１）前記データ転送状態前と前記データ転送状態後に応じて、前記第２のデバイスからのイニシエータレデイ信号に対する前記第２のデバイスへのターゲットレデイ信号へのウェイトの挿入を制御するステップを更に有することを特徴とする付記１８のバスブリッジ回路のバッファ制御方法。
【００８４】
（付記２２）前記制御ステップは、前記第１のデバイスとのイニシエータレデイ信号とターゲットレデイ信号に応じて、前記第２のデバイスからのイニシエータレデイ信号に対する前記第２のデバイスへのターゲットレデイ信号のウェイト挿入を制御するステップからなることを特徴とする付記２１のバスブリッジ回路のバッファ制御方法。
【００８５】
【発明の効果】
このように、本発明では、第１のバスを介する第１のデバイスとのデータ転送状態確立前は、第２のデバイスから第２のバスを介するデータバッファの受け入れにウェイトを挿入するため、データバッファの容量を少なくしながら、転送性能に影響を与えないデバイス間のデータ転送が可能となる。
【図面の簡単な説明】
【図１】本発明の一実施の形態のＰＣＩバス接続システムのブロック図である。
【図２】図１の構成を適用したストレージシステムの構成図である。
【図３】図１のＰＣＩブリッジ回路の構成図である。
【図４】図３のレデイ信号生成回路の回路図である。
【図５】図３のＰＣＩブリッジ回路のデータ転送動作のタイムチャート図である。
【図６】従来のＰＣＩブリッジ回路の構成図である。
【図７】従来のＰＣＩブリッジ回路のデータ転送動作の説明図である。
【符号の説明】
１、２  ストレージコントローラ
７  ＰＣＩブリッジ回路
８  ＰＣＩデバイス（ＦＣＣ）
９  第２のＰＣＩバス
１１、１２、２１、２３  チャネルアダプター
１３、１４、２３、２４  デバイスアダプター
１０、２０  ＣＰＵ
１５，２５  メモリ
１６、２６  プログラムメモリ
１８，２８  第１のＰＣＩデバイス（ＩＯブリッジ回路）
３０、４０  ＰＣＩ−ノードブリッジ回路
３１、４１  第１のＰＣＩバス
７０  コントローラ
７２  レデイ信号生成回路
７７，７８  ＦＩＦＯバッファ
５０−１〜５０−ｍ、５２−１〜５２−ｎ  物理デイスク装置（ストレージ装置）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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