(57)【要約】【課題】回路の誤動作や素子の破壊を確実に防止する。【解決手段】正のサージ電圧印加時は、寄生ＰＮＰトランジスタＱ２をオンさせることによりＮＰＮトランジスタＱ１をオンさせ、その正のサージ電流をトランジスタＱ１経由で外部端子１５から接地に逃がす。負のサージ電圧印加時は、寄生ダイオードＤ１経由でその負のサージ電流を接地から外部端子１５に逃がす。【選択図】　図１
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【特許請求の範囲】
【請求項１】
コレクタが半導体集積回路の外部端子に接続され、エミッタが接地され、接地されたＰ型分離領域で囲まれたＮ型エピタキシャル層を有する第１の島内に形成されたＮＰＮトランジスタと、
一端が前記外部端子に接続され、他端が内部回路に接続され、接地されたＰ型分離領域で囲まれたＮ型エピタキシャル層を有する第２の島内に形成された第１のＰ型拡散抵抗と、
一端が前記ＮＰＮトランジスタのべースに接続され、前記第２の島内に形成された第２のＰ型拡散抵抗と、
を具備することを特徴とするサージ保護回路。
【請求項２】
前記第１のＰ型拡散抵抗をエミッタ、前記第２のＰ型拡散抵抗をコレクタ、前記第２の島の前記Ｎ型エピタキシャル層をベースとする寄生ＰＮＰトランジスタが形成されるようにしたことを特徴とする請求項１に記載のサージ保護回路。
【請求項３】
前記ＮＰＮトランジスタのコレクタをカソード、前記第１の島を囲む前記Ｐ型分離領域をアノードとする寄生ダイオードが形成されるようにしたことを特徴とする請求項１に記載のサージ保護回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体集積回路のサージ保護回路に関するものであり、特に、Ｉ２Ｃバスの端子等のように半導体集積回路の電源のオン，オフにかかわらずデータ信号やクロック信号等の信号が印加される外部端子に対して効果的なサージ保護回路に関するものである。
【０００２】
【従来の技術】
一般に、半導体集積回路においては、外部端子に入力するサージ電圧に対して内部回路を保護するために、各外部端子にサージ保護回路が設けられている。図３は、従来の一般的なサージ保護回路の構成を示す図である。このサージ保護回路は、半導体集積回路２１の外部端子２２と接地（ＧＮＤ）との間に設けられたダイオード２３と、同外部端子２２と電源（電源電圧Ｖｃｃ）との間に設けられたダイオード２４とを備えている。これらのダイオード２３，２４は、半導体集積回路２１内に形成されるトランジスタのベース・エミッタ間のダイオード（べース・エミッタ間電圧Ｖｂｅ）を利用するものである。２５は保護抵抗、２６は内部回路である。
【０００３】
このサージ保護回路では、外部端子２２に負のサージ電圧が印加されたときは、−Ｖｂｅ（Ｖ）以下でリミットがかかる。すなわち、外部端子２２の電圧が接地電位に対して−Ｖｂｅ（Ｖ）以下になると、接地からダイオード２３を介して外部端子２２側にサージ電流が流れるが、外部端子２２の電圧が−Ｖｂｅ（Ｖ）にクランプされ、内部回路２６が保護される。
【０００４】
一方、外部端子２２に正のサージ電圧が印加されたときは、「Ｖｃｃ＋Ｖｂｅ」（Ｖ）を越える電圧でリミットがかかる。すなわち、外部端子２２の電圧が「Ｖｃｃ＋Ｖｂｅ」（Ｖ）以上になると、外部端子２２側からダイオード２４を介して電源側にサージ電流が流れるが、外部端子２２の電圧が「Ｖｃｃ＋Ｖｂｅ」（Ｖ）にクランプされ、内部回路２６が保護される。
【０００５】
【発明が解決しようとする課題】
しかし、マイクロコンピュータにおけるＩ２Ｃバスに接続される端子等のように、当該半導体集積回路の電源のオン，オフにかかわらずデータ信号やクロック信号等の信号が印加される外部端子に対して上記のようなサージ保護回路を設けると、当該半導体集積回路の電源がオフ状態のとき問題が起こる。すなわち、このときは当該半導体集積回路の電源側が接地レベルとなるので、外部端子に印加される信号によって、電源と外部端子との間のダイオード２４を介して電源側に電流が流れ、Ｉ２Ｃバスに接続された他の回路に悪影響を与え、誤動作を引き起こす恐れがある。そのため、通常は、外部端子と電源間のダイオード２４を外すことによって上記のような事態が起らないようにしているが、それによって、サージ耐量が弱くなってしまう。
【０００６】
本発明の目的は、上記した問題を解決し、回路の誤動作や素子の破壊を確実に防止し、Ｉ２Ｃバスに接続した半導体集積回路に好適なサージ保護回路を提供することである。
【０００７】
【課題を解決するための手段】
請求項１にかかる発明は、コレクタが半導体集積回路の外部端子に接続され、エミッタが接地され、接地されたＰ型分離領域で囲まれたＮ型エピタキシャル層を有する第１の島内に形成されたＮＰＮトランジスタと、一端が前記外部端子に接続され、他端が内部回路に接続され、接地されたＰ型分離領域で囲まれたＮ型エピタキシャル層を有する第２の島内に形成された第１のＰ型拡散抵抗と、一端が前記ＮＰＮトランジスタのべースに接続され、前記第２の島内に形成された第２のＰ型拡散抵抗と、を具備することを特徴とするサージ保護回路とした。
【０００８】
請求項２にかかる発明は、請求項１に記載のサージ保護回路において、前記第１のＰ型拡散抵抗をエミッタ、前記第２のＰ型拡散抵抗をコレクタ、前記第２の島の前記Ｎ型エピタキシャル層をベースとする寄生ＰＮＰトランジスタが形成されるようにしたことを特徴とするサージ保護回路とした。
【０００９】
請求項３にかかる発明は、請求項１に記載のサージ保護回路において、前記ＮＰＮトランジスタのコレクタをカソード、前記第１の島を囲む前記Ｐ型分離領域をアノードとする寄生ダイオードが形成されるようにしたことを特徴とするサージ保護回路とした。
【００１０】
【発明の実施の形態】
図１は本発明の１つの実施形態を示す図で、半導体集積回路のサージ保護回路を構成する部分の構造の説明図である。図１において、１はＩ２Ｃバスに対応した半導体集積回路、２はＰ型基板、３、４、５は接地されたＰ型分離領域、６，７はＮ型埋込層、８はＰ型分離領域３，４に囲まれ第１の島を形成するＮ型エピタキシャル層、９はＰ型分離領域４，５に囲まれ第２の島を形成するＮ型エピタキシャル層である。
【００１１】
Ｑ１は第１の島内に形成されたサージ保護用のＮＰＮトランジスタであり、接地されたエミッタ１０、ベース１１、外部端子１５に接続されたコレクタ１２から成る。１３は第２の島内に形成されたベース電流制御用のＰ型拡散抵抗であり、一端が前記トランジスタＱ１のベースに接続され、他端が接地されている。１４は第２の島内に形成されたサージ保護用のＰ型拡散抵抗であり、一端が前記外部端子１５に接続され、他端が内部回路１６に接続されている。
【００１２】
Ｑ２はＰ型拡散抵抗１４をエミッタ、Ｎ型エピタキシャル層８をベース、Ｐ型拡散抵抗１３とＮＰＮトランジスタＱ１のべース１１をコレクタとする制御用の寄生ＰＮＰトランジスタである。Ｃ１はＮ型エピタキシャル層８とＰ型基板２との間に生じた寄生容量、Ｃ２はＮ型エピタキシャル層８とＰ型分離領域４との間に生じた寄生容量、Ｃ３はＮ型エピタキシャル層８とＰ型分離領域５との間に生じた寄生容量である。図２にこのサージ保護回路の等価回路を示した。
【００１３】
以上の構造において、半導体集積回路１の外部端子１５に正のサージ電圧が印加すると、寄生容量Ｃ１〜Ｃ３を介して寄生ＰＮＰトランジスタＱ２のベースに電流が流れてその寄生ＰＮＰトランジスタＱ２がオン状態になり、コレクタ・エミッタ間に電流が流れる。この電流はＮＰＮトランジスタＱ１のベース１１に流れ込み、これによって、そのＮＰＮトランジスタＱ１が導通する。この結果、外部端子１５から内部回路１６に流れ込もうとしているサージ電流を、そのコレクタ１２から引き込み、エミッタ１０から接地へ逃がす。
【００１４】
このような一連の動作によって、正のサージ電圧に対する耐量の向上を図ることができる。そして、Ｉ２Ｃバスに対応した半導体集積回路１の入力回路に、マイクロコンピュータ内の別の半導体集積回路の出力回路が接続されている場合において、半導体集積回路１の電源がオフになっても、前記別の半導体集積回路の出力回路から出力するデータ信号やクロック信号がサージ保護回路を通じて電源側に流れるという事態が生ずることはなく、回路の誤動作や素子の破壊は起らない。
【００１５】
一方、外部端子１５に負のサージ電圧が印加されたときは、Ｐ型分離領域３とＮＰＮトランジスタＱ１のコレクタ１２との間に生成する寄生ダイオードＤ１によって、接地から外部端子１５に向けてサージ電流が流れ、内部回路１６が保護される。
【００１６】
このように、本実施の形態では、外部端子１５に正のサージが印加するときはＮＰＮトランジスタＱ１と寄生ＰＮＰトランジスタＱ２とによってサージ保護動作が行なわれ、負のサージが印加するときは寄生ダイオードＤ１によって同様にサージ保護動作が行なわれる。また、半導体集積回路１が電源オフのときに外部端子１５にクロック信号やデータ信号が印加しても、サージ保護回路による支障が生じることはない。
【００１７】
なお、上記説明では、Ｐ型拡散抵抗１３の他端を接地した場合について説明したが、本発明はこれに限定されるものではない。すなわち、Ｐ型拡散抵抗１３の他端を接地しない場合においても、接地した場合と同様の効果を得ることができる。
【００１８】
【発明の効果】
以上から本発明によれば、サージ電圧に対して素子の破壊を確実に防止することができる。また、Ｉ２Ｃバスに対応した半導体集積回路に適用したときでも、他の回路の誤動作を確実に防止することができる。さらに、既存のＰ型拡散抵抗を利用して寄生ＰＮＰトランジスタを生成し、また既存のＰ型分離領域により寄生ダイオードを生成して、それぞれサージ保護動作を行うので、半導体集積回路のチップ面積を縮小することが出来る。
【図面の簡単な説明】
【図１】本発明の実施形態の半導体集積回路のサージ保護回路部分の構造の説明図である。
【図２】図１のサージ保護回路の等価回路の回路図である。
【図３】従来のサージ保護回路の回路図である。
【符号の説明】
１：Ｉ２Ｃバスに対応した半導体集積回路
２：Ｐ型基板
３，４，５：Ｐ型分離領域
６，７：Ｎ型埋込層
８，９：Ｎ型エピタキシャル層
１０：エミッタ
１１：ベース
１２：コレクタ
１３，１４：Ｐ型拡散抵抗
Ｃ１，Ｃ２，Ｃ３：寄生容量
Ｑ１：サージ保護用のＮＰＮトランジスタ
Ｑ２：制御用の寄生ＰＮＰトランジスタ
Ｄ１：寄生ダイオード
【図１】
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【図２】
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【図３】
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