(57)【要約】【課題】温度補償と電源電圧補償された約１．２Ｖ以下の基準電圧を発生し、回路素子数の少ない基準電圧発生回路を提供する。【解決手段】基準電圧発生回路は、バンドギャップ部（ＢＧＰ）の一対の接合型負荷素子（１１，１２）に流れる電流差に基いて生成される第１の電圧（Ｖ１）と第２の電圧（Ｖ２）を一致させる制御信号（Ｖｃ）によって、前記バンドギャップ部とは別の電流径路である出力再生部（ＲＧＮ）に、バンドギャップ部の電流に比例する所定の電流を流す。出力再生部の電流径路は接合型負荷素子（１３）と抵抗（２５）の直列回路とそれに並列された抵抗（２６）を含み、前記直列回路と並列抵抗の結合ノードの電圧は前記並列抵抗を配置しない場合に比べて低くすることができる。【選択図】        図１
2004206633.tif 000002
【特許請求の範囲】
【請求項１】
電流源を介し一対の接合型負荷素子に流れる電流差に基いて第１の電圧と第２の電圧を生成するバンドギャップ部と、前記第１の電圧と第２の電圧を一致させるように前記電流源を介して前記一対の接合型負荷素子に流れる電流を制御するのに利用される制御信号を生成する比較部と、接合型負荷素子と抵抗の直列回路を有し前記制御信号に基いてその直列回路に前記バンドギャップ部の接合型負荷素子に流れる電流に比例する電流を再生する出力再生部とから成り、前記出力再生部の前記直列回路に抵抗が並列接続され、前記出力再生部から基準電圧が取り出されるようにされた基準電圧発生回路を有することを特徴とする半導体集積回路。
【請求項２】
前記バンドギャップ部は電流源として前記制御信号をゲートに受けて制御される電流源ＭＯＳトランジスタを有し、
前記出力再生部は前記制御信号をゲートに受けて制御される電流源ＭＯＳトランジスタを有することを特徴とする請求項１記載の半導体集積回路。
【請求項３】
前記出力再生部は前記制御信号をゲートに受けて制御される電流制御ＭＯＳトランジスタとこれに直列されたダイオード接続形態の電流源ＭＯＳトランジスタを有し、
前記バンドギャップ部は前記電流制御ＭＯＳトランジスタとカレントミラー形態で接続された電流源ＭＯＳトランジスタを有することを特徴とする請求項１記載の半導体集積回路。
【請求項４】
第１の接合型負荷素子に第１の電流源を直列接続した接続ノードの第１の電圧と、第２の接合型負荷素子と第１の抵抗の直列径路に第２の電流源を直列接続した接続ノードの第２の電圧とを一致させるように前記第１の電流源と第２の電流源を制御する制御電圧を生成する第１回路と、
第３の接合型負荷素子と第２の抵抗の直列径路に前記制御電圧で制御される第３の電流源を直列接続し、前記第３の接合型負荷素子と前記第２の抵抗の直列径路に第３の抵抗を並列接続した第２回路とから成り、第２回路から基準電圧が取り出される基準電圧発生回路を有することを特徴とする半導体集積回路。
【請求項５】
前記第１乃至第３の接合型負荷素子はＰＮ接合ダイオードであることを特徴とする請求項４記載の半導体集積回路。
【請求項６】
前記第１乃至第３の接合型負荷素子はダイオード接続されたバイポーラトランジスタであることを特徴とする請求項４記載の半導体集積回路。
【請求項７】
前記第１乃至第３の電流源はｐチャンネル型ＭＯＳトランジスタ又はｎチャンネル型ＭＯＳトランジスタであることを特徴とする請求項４記載の半導体集積回路。
【請求項８】
前記基準電圧は、前記第３の接合型負荷素子と第２の抵抗の直列径路に第３の電流源を直列接続した接続ノードの電圧であることを特徴とする請求項４乃至７の何れか１項記載の半導体集積回路。
【請求項９】
前記基準電圧は、前記第３の抵抗の所定の分圧ノードの電圧であることを特徴とする請求項４乃至７の何れか１項記載の半導体集積回路。
【請求項１０】
所定の電流値比の第１の電流源、第２電流源及び第３の電流源と、
所定の面積比の第１のＰＮ接合ダイオード、第２のＰＮ接合ダイオード及び第３のＰＮ接合ダイオードと、
所定の抵抗比の第１の抵抗、第２の抵抗及び第３の抵抗と、
前記第１乃至第３の電流源を共通に制御する比較回路とから成る基準電圧発生回路を有し、
前記第１の電流源は、前記第１のＰＮ接合ダイオードを負荷回路として第１の電圧を発生し、
前記第２の定電流源は、前記第２のＰＮ接合ダイオードと第１の抵抗が直列に接続された第１の直列接続回路を負荷回路として第２の電圧を発生し、
前記比較回路は、前記第１の電圧と前記第２の電圧を比較して、前記第１の電圧と前記第２の電圧を同一にするように前記第１乃至第３の電流源を共通に制御し、
前記第３の電流源は、前記第３のＰＮ接合ダイオードと第２の抵抗が直列に接続された第２の直列接続回路と、かつ前記第２の直列接続回路と並列に第３の抵抗が接続された負荷回路に接続され、
前記基準電圧発生回路は基準電圧として前記第３の電圧を出力することを特徴とする半導体集積回路。
【請求項１１】
所定の電流値比の第１の電流源、第２の電流源及び第３の電流源と、
所定の面積比の第１のダイオード接続されたバイポーラトランジスタ、第２のダイオード接続されたバイポーラトランジスタ及び第３のダイオード接続されたバイポーラトランジスタと、
所定の抵抗比の第１の抵抗、第２の抵抗及び第３の抵抗と、
前記第１乃至第３の電流源を共通に制御する比較回路とから成る基準電圧発生回路を有し、
前記第１の電流源は、前記第１のダイオード接続されたバイポーラトランジスタを負荷回路として第１の電圧を発生し、
前記第２の定電流源は、前記第２のダイオード接続されたバイポーラトランジスタと第１の抵抗が直列に接続された第１の直列接続回路を負荷回路として第２の電圧を発生し、
前記比較回路は、前記第１の電圧と前記第２の電圧を比較して、前記第１の電圧と前記第２の電圧を同一にするように前記第１乃至第３の電流源を共通に制御し、
前記第３の電流源は、前記第３のダイオード接続されたバイポーラトランジスタと第２の抵抗が直列に接続された第２の直列接続回路と、かつ前記第２の直列接続回路と並列に第３の抵抗が接続された負荷回路に接続され、
前記基準電圧発生回路は基準電圧として前記第３の電圧を出力することを特徴とする半導体集積回路。
【請求項１２】
所定の電流値比の第１の電流源、第２の電流源及び第３の電流源と、
所定の面積比の第１のバイポーラトランジスタ、第２のバイポーラトランジスタ及び第３のバイポーラトランジスタと、
所定の抵抗比の第１の抵抗、第２の抵抗及び第３の抵抗と、
前記３つの電流源を共通に制御する比較回路とから成る基準電圧発生回路を有し、
前記第１の電流源は、前記第１のバイポーラトランジスタを負荷回路として第１の電圧を発生し、
前記第２の定電流源は、前記第２のバイポーラトランジスタと第１の抵抗が直列に接続された第１の直列接続回路を負荷回路として第２の電圧を発生し、
前記比較回路は、前記第１の電圧と前記第２の電圧を比較して、前記第１の電圧と前記第２の電圧を同一にするように前記第１乃至第３の電流源を共通に制御し、
前記第３の電流源は、前記第３のバイポーラトランジスタと第２の抵抗が直列に接続された第２の直列接続回路と、かつ前記第２の直列接続回路と並列に第３の抵抗が接続された負荷回路に接続され、
前記第１と第２のバイポーラトランジスタのベース電位は共通の第４の電位にバイアスされ、
前記第３のバイポーラトランジスタのベース電位ならびに前記第３の抵抗は前記第４の電位と異なる電位にバイアスされ、
前記基準電圧発生回路は基準電圧として前記第３の電圧を出力することを特徴とする半導体集積回路。
【請求項１３】
第１のＰＮ接合ダイオードと第２のＰＮ接合ダイオードは共通の第４の電位に接続され、
前記第３のＰＮ接合ダイオード及び前記第３の抵抗は前記第４の電位と異なる電位にバイアスされることを特徴とする請求項１０記載の半導体集積回路。
【請求項１４】
第１のダイオード接続されたバイポーラトランジスタと第２のダイオード接続されたバイポーラトランジスタは共通の第４の電位に接続され、
前記第３のダイオード接続されたバイポーラトランジスタ及び前記第３の抵抗は前記第４の電位と異なる電位にバイアスされることを特徴とする請求項１１記載の半導体集積回路。
【請求項１５】
前記第３の抵抗は所定の分圧比で２分割され、２分割点の結合ノードから基準電圧を取り出すことを特徴とする請求項１０乃至１４の何れか１項記載の半導体集積回路。
【請求項１６】
前記基準電圧発生回路の基準電圧を入力する回路モジュールを有することを特徴とする請求項１乃至１５の何れか１項記載の半導体集積回路。
【請求項１７】
実装基板に請求項１６記載の半導体集積回路と別の単数又は複数の半導体集積回路が実装されて成ることを特徴とする電子回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路の基準電圧発生技術、特に、バンドギャップ型の低基準電圧発生回路に関し、例えばパワーオンリセット機能や電気的に消去及び書き込み可能な不揮発性メモリなどを備え低電圧動作されるマイクロコンピュータに適用して有効な技術に関する。
【０００２】
【従来の技術】
基準電圧を必要とする半導体集積回路の機能には、例えばディジタル回路のイニシャライズ動作いわゆるパワーオンリセット機能、Ａ−Ｄ変換（アナログ・ディジタル変換）機能や、Ｄ−Ａ変換（ディジタル・アナログ変換）機能、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃ  Ｅｒａｓａｂｌｅ  Ｐｒｏｇｒａｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）等書き込みのための高電圧をチャージポンプで生成する回路、電圧レギュレータ等がある。
【０００３】
回路のパワーオンリセット機能とは、電源電圧投入時に所定の電源電圧になった場合に、所定の回路出力状態を所定の状態にリセットする機能で、該リセット信号を発生するためには電源電圧を監視するための基準電圧を必要とする。パワーオンリセット機能が必要な具体的な半導体集積回路としては、マイクロコンピュータ、映像信号・音声信号をディジタル処理するディジタル回路やアナログ・ディジタル混在回路、携帯機器・パーソナルコンピュータ等で代表される通信・情報機器での信号処理のためのディジタル回路やアナログ・ディジタル混在回路等である。
【０００４】
Ａ−Ｄ変換回路やＤ−Ａ変換回路では、アナログ信号量を検量するためや規定されたアナログ量に変換するするために基準電圧が必要である。また、ＥＥＰＲＯＭ等のメモリに書き込むために必要な高電圧をチャージポンプで生成するとき昇圧電圧を所定の範囲の電圧に制御するために基準電圧が必要である。
【０００５】
従来の基準電圧発生回路には、温度依存性と電源電圧依存性を低減するために、ＰＮ接合ダイオードもしくはバイポーラトランジスタのＰＮ接合を用いたバンドギャップ型の例がある。
【０００６】
特許文献１は、ＰＮ接合ダイオードと電流源との直列接続ノード電圧と、ダイオードに抵抗を接続した回路と電流源との直列接続ノード電圧とが一致するように双方の電流源を制御すると共に別の電流源を制御し、その電流源を用いて、前記ダイオードと電流源との直列径路に流れる電流と相関を持つ電流を再生すると共にダイオードの負の温度特性を相殺するのに当該直列径路に抵抗を挿入した回路構成を開示する。
【０００７】
特許文献２は、基準電圧の低電圧化に対応した基準電圧発生回路を開示する。即ち、ダイオード接続されたバイポーラトランジスタを用いてバイアス電圧を形成し、このバイアス電圧で制御される電流源バイポーラトランジスタを夫々持つ電流径路の一方にダイオード接続されたバイポーラトランジスタを挿入し、双方の電流源バイポーラトランジスタのコレクタ間に抵抗の直列接続体を挿入し、当該直列接続体の接続点から低電圧の基準電圧を得る構成を開示する。
【０００８】
特許文献３は、ダイオードのＰＮ接合における順方向電圧及びその差を電流変換した後、加算することで、温度依存性を無くしながら任意の値の基準電圧や基準電流を発生させる構成を開示する。
【０００９】
【特許文献１】
特開２０００−２４２３４９号公報
【特許文献２】
特開平８−３６４３５号公報
【特許文献３】
特開平１１−４５１２５号公報
【００１０】
【発明が解決しようとする課題】
本発明者は基準電圧の低電圧化について検討した。すなわち、これまでの０．５μｍプロセスや０．３５μｍプロセスの半導体デバイスは、電源電圧が５Ｖや３Ｖであり、バンドギャップ型基準電圧発生回路が発生する約１．２Ｖ近傍の電圧は、基準電圧として回路的に使いやすいものであった。しかしながら、半導体集積回路では微細プロセス化が図られ、０．２μｍ以下の微細プロセスに進むと、デバイスの耐圧が下がり、供給可能な電源電圧も１．５V以下に下がり、結果的に上述の約１．２Ｖ近傍の電圧を発生するバンドギャップ型基準電圧発生回路では、低電圧での動作つまり動作開始最小電源電圧の確保が困難になるという問題点のあることが明らかにされた。具体的には、例えば特許文献１において、ＰＮ接合ダイオードと電流源との直列接続ノード電圧と、ダイオードに抵抗を接続した回路と電流源との直列接続ノード電圧とを比較する差動アンプの動作特性にリニアリティがあること、動作電源電圧が基準電圧より十分大きいことが必須であり、微細プロセスでの電源電圧が例えば１．５Ｖ以下に下がり、約１．２Ｖの基準電圧と同等の電源電圧では温度補償された基準電圧を発生させることができなくなる。前記特許文献２，３記載の技術は基準電圧の低電圧化に資することができるが、回路素子数が多く、チップ占有面積が大きくなる。
【００１１】
本発明の目的は、温度補償と電源電圧補償された約１．２Ｖ以下の基準電圧を発生することが可能であり、回路素子数も少なくすることが可能な基準電圧発生回路を備えた半導体集積回路、更には当該半導体集積回路を適用した電子回路を提供することにある。
【００１２】
本発明の別の目的は、約１．２Ｖの基準電圧を発生するバンドギャップ型基準電圧発生回路の電源電圧以下の供給電源電圧で、温度補償と電源電圧補償された基準電圧を発生することが可能であり、回路素子数も少なくすることが可能な基準電圧発生回路を備えた半導体集積回路、更には当該半導体集積回路を適用した電子回路を提供することにある。
【００１３】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【００１４】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１５】
〔１〕半導体集積回路は基準電圧発生回路を備え、この基準電圧発生回路は、電流源を介し一対の接合型負荷素子に流れる電流差に基いて第１の電圧と第２の電圧を生成するバンドギャップ部と、前記第１の電圧と第２の電圧を一致させるように前記電流源を介して前記一対の接合型負荷素子に流れる電流を制御するのに利用される制御信号を生成する比較部と、接合型負荷素子と抵抗の直列回路を有し前記制御信号に基いてその直列回路に前記バンドギャップ部の接合型負荷素子に流れる電流に比例する電流を再生する出力再生部とから成る。前記出力再生部の前記直列回路に抵抗が並列接続され、前記出力再生部から基準電圧が取り出されるようにされる。
【００１６】
上記基準電圧発生回路は、前記バンドギャップ部の一対の接合型負荷素子に流れる電流差に基いて生成される第１の電圧と第２の電圧を一致させる制御信号によって、前記バンドギャップ部とは別の電流径路である出力再生部に、バンドギャップ部の電流に比例する所定の電流を流す。出力再生部の電流径路は接合型負荷素子と抵抗の直列回路とそれに並列された抵抗を含み、前記直列回路と並列抵抗の結合ノードの電圧は前記並列抵抗を配置しない場合に比べて低くすることができる。出力再生部の電流径路における接合型負荷素子は負の温度特性を有し、抵抗は前記負の温度特性を相殺しようとする正の温度特性を持ち、また、バンドギャップ部における一対の接合型負荷素子に流れる電流差は電源電圧に依存しないようにしようとされる。したがって、温度補償と電源電圧補償された約１．２Ｖ以下の基準電圧を発生することが可能である。もしくは、約１．２Ｖの基準電圧を発生するバンドギャップ型基準電圧発生回路の電源電圧以下の供給電源電圧で、温度補償と電源電圧補償された基準電圧を発生することが可能である。また、基準電圧発生回路はバンドギャップ部に２つの電流源径路を持ち、出力再生部に１つの電流源径路を持てば充分であるから、回路素子数も少なくすることが可能である。
【００１７】
本発明の具体的な形態では、前記バンドギャップ部は電流源として前記第１信号をゲートに受けて制御される電流源ＭＯＳトランジスタを有する。前記出力再生部は前記第１信号をゲートに受けて制御される電流源ＭＯＳトランジスタを有する。また、別の具体的な形態では、前記出力再生部は前記第１信号をゲートに受けて制御される電流制御ＭＯＳトランジスタとこれに直列されたダイオード接続形態の電流源ＭＯＳトランジスタを有する。前記バンドギャップ部は前記電流制御ＭＯＳトランジスタとカレントミラー形態で接続された電流源ＭＯＳトランジスタを有する。
【００１８】
〔２〕本発明の更に別の観点による半導体集積回路の基準電圧発生回路は、第１の接合型負荷素子に第１の電流源を直列接続した接続ノードの第１の電圧と、第２の接合型負荷素子と第１の抵抗の直列径路に第２の電流源を直列接続した接続ノードの第２の電圧とを一致させるように前記第１の電流源と第２の電流源を制御する制御電圧を生成する第１回路と、第３の接合型負荷素子と第２の抵抗の直列径路に前記制御電圧で制御される第３の電流源を直列接続し、前記第３の接合型負荷素子と前記第２の抵抗の直列径路に第３の抵抗を並列接続した第２回路とから成り、第２回路から基準電圧が取り出される基準電圧発生回路を有する。
【００１９】
上記基準電圧発生回路は、第１の電圧と第２の電圧を一致させるように電流源を制御する制御電圧によって、別の電流径路である第２回路に、前記第２の接合型負荷素子、第１の抵抗及び第２の電流源に流れる電流に比例する所定の電流を流す。第２の回路の電流径路は第３の接合型負荷素子と第２の抵抗の直列回路とそれに並列された第３の抵抗を含み、前記直列回路と第３の抵抗の結合ノードの電圧は前記第３の抵抗を配置しない場合に比べて低くすることができる。第２回路の電流径路における第３の接合型負荷素子は負の温度特性を有し、第２及び第３の抵抗は前記負の温度特性を相殺しようとする正の温度特性を持ち、また、前記第１の接合型負荷素子及び第１の電流源にの直列回路に流れる電流と前記第２の接合型負荷素子、第１の抵抗及び第２の電流源の直列回路に流れる電流との差は電源電圧に依存しないようにしようとされる。したがって、温度補償と電源電圧補償された約１．２Ｖ以下の基準電圧を発生することが可能である。もしくは、約１．２Ｖの基準電圧を発生するバンドギャップ型基準電圧発生回路の電源電圧以下の供給電源電圧で、温度補償と電源電圧補償された基準電圧を発生することが可能である。また、基準電圧発生回路は第１及び第２の電圧を形成するのに２つの電流源径路を持ち、第２の回路に１つの電流源径路を持てば充分であるから、回路素子数も少なくすることが可能である。
【００２０】
前記第１乃至第３の接合型負荷素子は例えば、ＰＮ接合ダイオード、或は、ダイオード接続されたバイポーラトランジスタである。前記第１乃至第３の電流源は例えばｐチャンネル型ＭＯＳトランジスタ又はｎチャンネル型ＭＯＳトランジスタである。
【００２１】
前記基準電圧は、前記第３の接合型負荷素子と第２の抵抗の直列径路に第３の電流源を直列接続した接続ノードの電圧である。また、前記基準電圧は、前記第３の抵抗の所定の分圧ノードの電圧である。生成される基準電圧は前者に比べ後者の方を低くすることができる。
【００２２】
〔３〕本発明の更に具体的な形態による半導体集積回路の基準電圧発生回路を説明する。
【００２３】
第１例として、接合型負荷素子にＰＮ接合ダイオードを用いる。即ち、基準電圧発生回路は、所定の電流値比の第１の電流源、第２電流源及び第３の電流源と、所定の面積比の第１のＰＮ接合ダイオード、第２のＰＮ接合ダイオード及び第３のＰＮ接合ダイオードと、所定の抵抗比の第１の抵抗、第２の抵抗及び第３の抵抗と、前記第１乃至第３の電流源を共通に制御する比較回路とから成る。前記第１の電流源は、前記第１のＰＮ接合ダイオードを負荷回路として第１の電圧を発生し、前記第２の定電流源は、前記第２のＰＮ接合ダイオードと第１の抵抗が直列に接続された第１の直列接続回路を負荷回路として第２の電圧を発生し、前記比較回路は、前記第１の電圧と前記第２の電圧を比較して、前記第１の電圧と前記第２の電圧を同一にするように前記第１乃至第３の電流源を共通に制御する。前記第３の電流源は、前記第３のＰＮ接合ダイオードと第２の抵抗が直列に接続された第２の直列接続回路と、かつ前記第２の直列接続回路と並列に第３の抵抗が接続された負荷回路に接続される。前記基準電圧発生回路は基準電圧として前記第３の電圧を出力する。
【００２４】
第２例として、接合型負荷素子にダイオード接続されたバイポーラトランジスタを用いる。即ち、基準電圧発生回路は、所定の電流値比の第１の電流源、第２の電流源及び第３の電流源と、所定の面積比の第１のダイオード接続されたバイポーラトランジスタ、第２のダイオード接続されたバイポーラトランジスタ及び第３のダイオード接続されたバイポーラトランジスタと、所定の抵抗比の第１の抵抗、第２の抵抗及び第３の抵抗と、前記第１乃至第３の電流源を共通に制御する比較回路とから成る。前記第１の電流源は、前記第１のダイオード接続されたバイポーラトランジスタを負荷回路として第１の電圧を発生する。前記第２の定電流源は、前記第２のダイオード接続されたバイポーラトランジスタと第１の抵抗が直列に接続された第１の直列接続回路を負荷回路として第２の電圧を発生する。前記比較回路は、前記第１の電圧と前記第２の電圧を比較して、前記第１の電圧と前記第２の電圧を同一にするように前記第１乃至第３の電流源を共通に制御する。前記第３の電流源は、前記第３のダイオード接続されたバイポーラトランジスタと第２の抵抗が直列に接続された第２の直列接続回路と、かつ前記第２の直列接続回路と並列に第３の抵抗が接続された負荷回路に接続される。前記基準電圧発生回路は基準電圧として前記第３の電圧を出力する。
【００２５】
第３の例として、回路の接地電位とは異なるアナロググランドのような電位を用いて規準電圧を発生させる。即ち、基準電圧発生回路は、所定の電流値比の第１の電流源、第２の電流源及び第３の電流源と、所定の面積比の第１のバイポーラトランジスタ、第２のバイポーラトランジスタ及び第３のバイポーラトランジスタと、所定の抵抗比の第１の抵抗、第２の抵抗及び第３の抵抗と、前記３つの電流源を共通に制御する比較回路とから成る。前記第１の電流源は、前記第１のバイポーラトランジスタを負荷回路として第１の電圧を発生する。前記第２の定電流源は、前記第２のバイポーラトランジスタと第１の抵抗が直列に接続された第１の直列接続回路を負荷回路として第２の電圧を発生する。前記比較回路は、前記第１の電圧と前記第２の電圧を比較して、前記第１の電圧と前記第２の電圧を同一にするように前記第１乃至第３の電流源を共通に制御する。前記第３の電流源は、前記第３のバイポーラトランジスタと第２の抵抗が直列に接続された第２の直列接続回路と、かつ前記第２の直列接続回路と並列に第３の抵抗が接続された負荷回路に接続される。前記第１と第２のバイポーラトランジスタのベース電位は共通の第４の電位にバイアスされる。前記第３のバイポーラトランジスタのベース電位ならびに前記第３の抵抗は前記第４の電位と異なる電位にバイアスされる。前記基準電圧発生回路は基準電圧として前記第３の電圧を出力する。
【００２６】
同様に、上記第1の例において第１のＰＮ接合ダイオードと第２のＰＮ接合ダイオードを共通の第４の電位に接続し、前記第３のＰＮ接合ダイオード及び前記第３の抵抗を前記第４の電位と異なる電位にバイアスしてよい。また、上記第２の例において、第１のダイオード接続されたバイポーラトランジスタと第２のダイオード接続されたバイポーラトランジスタを共通の第４の電位に接続し、前記第３のダイオード接続されたバイポーラトランジスタ及び前記第３の抵抗を前記第４の電位と異なる電位にバイアスしてよい。
【００２７】
上記第１乃至第３の例において、前記第３の抵抗を所定の分圧比で２分割し、２分割点の結合ノードから基準電圧を取り出してもよい。
【００２８】
半導体集積回路は前記基準電圧発生回路の基準電圧を入力する回路モジュール、例えばＡ−Ｄ変換モジュール、Ｄ−Ａ変換モジュール、電圧レギュレータ、パワーオンリセット回路、又はフラッシュメモリ等の高電圧発生用チャージポンプ回路を有する。電子回路は、実装基板にそのような半導体集積回路と別の単数又は複数の半導体集積回路が実装されて構成される。
【００２９】
【発明の実施の形態】
図１には本発明に係る半導体集積回路が保有する基準電圧発生回路の第１の例が示される。
【００３０】
同図に示される基準電圧発生回路は、電源端子３２側に所定の電流値比の電流源としてｐチャンネル型の電流源ＭＯＳトランジスタ１，２，３が配置され、回路の接地端子３５側には所定の面積比のＰＮ接合型負荷素子としてＰＮ接合ダイオード１１，１２，１３、が配置される。電流源ＭＯＳトランジスタ２による電流径路には抵抗２１が配置され、電流源ＭＯＳトランジスタ３による電流径路には抵抗２５，２６が配置される。抵抗２５はＰＮ接合ダイオード１３に直列され、抵抗２６は前記抵抗２５はＰＮ接合ダイオード１３の直列径路に並列される。電源端子３２には電源電圧ＶＤＤが供給され、接地端子３５には回路の接地電圧ＶＳＳが供給される。
【００３１】
前記電流源ＭＯＳトランジスタ１は前記ＰＮ接合ダイオード１１を負荷回路として第１の電圧Ｖ１を発生する。前記電流源ＭＯＳトランジスタ２は前記ＰＮ接合ダイオード１２と抵抗２１が直列に接続された第１の直列接続回路を負荷回路として第２の電圧Ｖ２を発生する。前記比較回路３１は、前記第１の電圧と前記第２の電圧を比較して制御電圧Ｖｃを生成し、前記第１の電圧Ｖ１と前記第２の電圧Ｖ２を同一にするように前記電流源ＭＯＳトランジスタ１，２，３を共通に制御する。比較回路３１は差動アンプによって構成される。出力端子３３には電流源ＭＯＳトランジスタ３のドレイン電圧が出力電圧Ｖｂｇｏｕｔ’として出力され、この電圧Ｖｂｇｏｕｔ’が基準電圧として利用される。
【００３２】
前記電流源ＭＯＳトランジスタ１，２、抵抗２１、ＰＮ接合ダイオード１１，１２から成る前記第１の電圧と第２の電圧Ｖ２を生成する回路はバンドギャップ部ＢＧＰの一例である。比較回路３１は比較部ＣＭＰの一例を成す。前記電流源ＭＯＳトランジスタ３、抵抗２５，２６、ＰＮ接合ダイオード１３から成る回路は前記バンドギャップ部の接合型負荷素子に流れる電流に比例する電流を再生する出力再生部ＲＧＮの一例を成す。
【００３３】
基準電圧発生回路の作用を概略的に説明する。上記基準電圧発生回路は、前記バンドギャップ部ＢＧＰの一対のＰＮ接合ダイオード１１，１２に流れる電流Ｉ４１，Ｉ４２の電流差に基いて生成される第１電圧Ｖ１と第２電圧Ｖ２を一致させる制御電圧Ｖｃによって、前記バンドギャップ部ＢＧＰとは別の電流径路である出力再生部ＲＧＮに、バンドギャップ部の電流Ｉ４２に比例する所定の電流Ｉ４４を流す。出力再生部ＲＧＮの電流径路はＰＮ接合ダイオード１３と抵抗２５の直列回路とそれに並列された抵抗２６を含み、前記直列回路と並列抵抗の結合ノードの電圧Ｖｂｇｏｕｔ’は前記並列抵抗を配置しない場合に比べて低くすることができる。出力再生部ＲＧＮの電流径路におけるＰＮ接合ダイオード１３は負の温度特性を有し、抵抗２５，２６は前記負の温度特性を相殺しようとする正の温度特性を持ち、また、バンドギャップ部ＢＧＰにおける一対のＰＮ接合ダイオード１１，１２に流れる電流差は電源電圧ＶＤＤに依存しないようにしようとされる。したがって、温度補償と電源電圧補償された約１．２Ｖ以下の基準電圧を発生することが可能である。もしくは、約１．２Ｖの基準電圧を発生するバンドギャップ型基準電圧発生回路の電源電圧以下の供給電源電圧で、温度補償と電源電圧補償された基準電圧を発生することが可能である。また、基準電圧発生回路はバンドギャップ部ＢＧＰに２つの電流源径路を持ち、出力再生部ＲＧＮに１つの電流源径路を持てば充分であるから、回路素子数も少なくて済む。
【００３４】
図１の基準電圧発生回路の作用を更に詳細に説明する。その説明に当たっては理解を容易化するために、本発明の基本となる２種類の基準電圧発生回路を図２、図３に提示してその作用から説明していく。
【００３５】
図２にはバンドギャップ型基準電圧発生回路の基本型を示す。図２において、抵抗２３（抵抗値＝Ｒ２３）に流れる電流Ｉ４１による降下電圧と抵抗２２（抵抗値＝Ｒ２２）流れるＩ４２による降下電圧が一致するように端子３３の出力電圧Ｖｂｇｏｕｔが制御される。すなわち、電流Ｉ４１によるＰＮ接合ダイオード１１の順方向電圧が、電流Ｉ４２によるダイオード１２の順方向電圧と抵抗２１（抵抗値＝Ｒ２１）による降下電圧とを加えた電圧に一致するように制御される。
【００３６】
ＰＮ接合ダイオード１１と１２の順方向電圧ＶＦ１とＶＦ２と、バイアス電流値Ｉ４１とＩ４２との関係は、
Ｉ４１＝Ｓ１１＊ＩＳ０＊ＥＸＰ｛ｑ＊ＶＦ１／（ｋ＊Ｔ）−１}…（１）
Ｉ４２＝Ｓ１２＊ＩＳ０＊ＥＸＰ｛ｑ＊ＶＦ２／（ｋ＊Ｔ）−１}…（２）
のように示される。
【００３７】
ここで、上記式に用いられている記号について、ＩＳ０はダイオードの単位面積あたりの飽和電流、ｋはボルツマン定数、ｑは電子の単位電荷、Ｔは絶対温度を意味する。また、ダイオード１１、１２のそれぞれの面積をＳ１１とＳ１２としている。＊は乗算器号、／は除算記号である。
【００３８】
ダイオード１１と１２の順方向電圧差ΔＶＦ＝ＶＦ１−ＶＦ２は式（１）、式（２）を簡略化して、
ΔＶＦ＝（ｋ＊Ｔ／ｑ）＊ｌｎ｛Ｉ４１／Ｉ４２｝…（３）
で示される。一方Ｉ４１／Ｉ４２＝Ｒ２２／Ｒ２３＝Ｍ（Ｍは正の実数）で示されるので、Ｓ１２／Ｓ１１＝Ｎ（Ｎは、正の実数）とすると、
（Ｉ４１／Ｉ４２）＊（Ｓ１２／Ｓ１１）＝Ｍ＊Ｎ…（４）
と置きかえられ、また、Ｒ２２／Ｒ２１＝Ｌ（Ｌは、正の実数）と設定される。これにより、出力電圧Ｖｂｇｏｕｔは、
Ｖｂｇｏｕｔ＝ＶＦ１＋Ｌ＊（ｋ＊Ｔ／ｑ）＊ｌｎ（Ｍ＊Ｎ）…（５）
と記述される。式（５）の第２項は、回路デバイスの物理的定数比で制御されることを意味し、かつ正の温度特性を得ることを示している。また式（５）の第１項は、上述したようにダイオードの順方向電圧を示しており、式（３）からの簡略化で
ＶＦ１＝（ｋ＊Ｔ／ｑ）＊ｌｎ｛Ｉ４１／（Ｓ１１＊ＩＳ０）｝…（６）
と示されるが、実際のデバイスはＩＳ０の温度特性が主であるため、ＶＦ１としては例えば約−２ｍＶ／℃という物理的定数から決定される負の温度特性を有している。
【００３９】
従って、式（５）で示される出力電圧Ｖｂｇｏｕｔは
δ（ＶＦ１）／δＴ＝−Ｌ＊（ｋ／ｑ）＊ｌｎ（Ｍ＊Ｎ）…（７）
となる条件のもとで、ほぼ温度依存性のない状態を得て、約１．２Ｖの電圧を発生し得る。要するに、ΔＶＦ＝ＶＦ１−ＶＦ２は物理定数だけで決まり、抵抗２２の端子間電圧はＲ２２＊Ｉ４１＝Ｒ２２＊ΔＶＦ／Ｒ２１となって抵抗２１，２２による正の温度特性を持ち、ＶＦ１はＰＮ接合の負の温度特性を持ち、前記正の温度特性と負の温度特性がほぼ相殺されて、ほぼ温度依存性のない状態で約１．２Ｖの基準電圧を発生する。
【００４０】
図２の回路から図１の回路に至る前の回路として図３の基準電圧発生回路を検討した。図３の回路において図２の回路構成と異なるところは、第１に、電流Ｉ４１とＩ４２の発生に抵抗を用いるかわりにＭＯＳ（Ｍｅｔａｌ  ＯｘｃｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタの電流源ペアのＰＭＯＳトランジスタ１とＰＭＯＳトランジスタ２を用い、第２に、電圧比較用ダイオード１１、１２と異なるペアダイオード１３と、前述のＰＭＯＳトランジスタ１，２と異なるｐチャンネル型ペア電流源ＭＯＳトランジスタ３と、抵抗２４を別回路系に設けて出力電圧Ｖｂｇｏｕｔを得る点である。電流源ＭＯＳトランジスタ１，２，３を用いることで比較回路３１の動作レンジを有利にしている。要するに、図２よりも電源電圧ＶＤＤが低くても比較回路３１の動作を保証することができる。
【００４１】
図３の基準電圧発生回路の作用を説明する。図３において、ダイオード１１、１２、１３の面積比が１：Ｎ：Ｋ１（Ｋ１は正の実数）であって、電流源ＭＯＳトランジスタ１、２、３のそれぞれの電流Ｉ４１、Ｉ４２とＩ４３には、
Ｉ４１：Ｉ４２：Ｉ１３＝Ｍ：１：（Ｍ＊Ｋ２）
の関係（Ｋ２は正の実数）があり、比較回路３１によるフィードバック制御がかかることによって、抵抗２１（抵抗値＝Ｒ２１）には、上述の図２と同様な考え方に基き、
ΔＶ＝（ｋ＊Ｔ／ｑ）＊ｌｎ（Ｍ＊Ｎ）…（８）
の電圧差が発生し、
Ｉ４２＝（ｋ＊Ｔ／ｑ）＊ｌｎ（Ｍ＊Ｎ）／Ｒ２１…（９）
が流れる。すると
Ｉ４１＝Ｍ＊（ｋ＊Ｔ／ｑ）＊ｌｎ（Ｍ＊Ｎ）／Ｒ２１…（１０）
Ｉ４３＝（Ｍ＊Ｋ２）＊（ｋ＊Ｔ／ｑ）＊ｌｎ（Ｍ＊Ｎ）／Ｒ２１…（１１）
という電流が供給され、ダイオード１１と１３の順方向電圧ＶＦ１、ＶＦ３は単位面積あたりの電流密度が異なる分だけ、以下の
ＶＦ１＝ＶＦ３＋（ｋ＊Ｔ／ｑ）＊ｌｎ（Ｋ１／Ｋ２）…（１２）
というずれが発生する。このとき、抵抗２１と抵抗２４（抵抗値＝Ｒ２４）が
Ｒ２４＝Ｌ／（Ｍ＊Ｋ２）＊Ｒ２１…（１３）
で設定されていると、その結果、
Ｖｂｇｏｕｔ＝ＶＦ３＋Ｌ＊（ｋ＊Ｔ／ｑ）＊ｌｎ（Ｍ＊Ｎ）…（１４）
が出力される。この場合、
δ（Ｖｂｇｏｕｔ）／δＴ＝δＶＦ３／δＴ＋Ｌ＊（ｋ／ｑ）＊ｌｎ（Ｍ＊Ｎ）＝０…（１５）
となり、これにより、
δＶＦ３／δＴ＝−Ｌ＊（ｋ／ｑ）＊ｌｎ（Ｍ＊Ｎ）…（１６）
という設定で温度依存のない基準電圧Ｖｂｇｏｕｔが発生される。
【００４２】
具体的に、Ｋ１＝１、Ｋ２＝１では、式（１２）からＶＦ１＝ＶＦ３であり、式（１４）（１６）は図２で説明した式（５）（７）と同一の結果が得られる。
【００４３】
半導体集積回路では微細プロセス化が図られ、０．２μｍ以下の微細プロセスに進むと、デバイスの耐圧が下がり、供給可能な電源電圧も１．５V以下に下がり、結果的に上述の図２、図３の約１．２Ｖ近傍の電圧を発生するバンドギャップ型基準電圧発生回路では、低電圧での動作つまり動作開始最小電源電圧の確保が困難になるという問題点がある。具体的には、上述した図２および図３で示した基準電圧発生方式においては、比較回路３０，３１の動作特性にリニアリティを保証できる範囲の動作電源を用いることが条件であり、供給電源電圧ＶＤＤがＶｂｇｏｕｔより十分大きいことも必須であり、微細プロセスでの電源電圧が例えば１．５Ｖ以下に下がり、Ｖｂｇｏｕｔ＝約１．２Ｖと同等の電源電圧では温度補償された基準電圧を供給することが出来なくなる。これを解消するのが図１の回路である。
【００４４】
図１に示す回路動作について詳述する。ダイオード１１、１２、１３があって、それらのの面積比が１：Ｎ：Ｋ１であって、それぞれに接続されたｐチャンネル型電流源ＭＯＳトランジスタ１、２、３のそれぞれの電流Ｉ４１、Ｉ４２とＩ４４には、
Ｉ４１：Ｉ４２：Ｉ４４＝Ｍ：１：（Ｍ＊Ｋ２）
の関係（Ｍ＊Ｋ２＞１）があり、比較回路３１によるフィードバック制御がかかることによって、抵抗２１（抵抗値＝Ｒ２１）には、式（８）に示される、
ΔＶ＝（ｋ＊Ｔ／ｑ）＊ｌｎ（Ｍ＊Ｎ）
の電圧差ΔＶが発生し、かつ同じく式（９）、（１０）に示される
Ｉ４２＝（ｋ＊Ｔ／ｑ）＊ｌｎ（Ｍ＊Ｎ）／Ｒ２１
Ｉ４１＝Ｍ＊（ｋ＊Ｔ／ｑ）＊ｌｎ（Ｍ＊Ｎ）／Ｒ２１
による電流Ｉ４２、Ｉ４１が流れる。また、Ｉ４４として
Ｉ４４＝（Ｍ＊Ｋ２）＊（ｋ＊Ｔ／ｑ）＊ｌｎ（Ｍ＊Ｎ）／Ｒ２１…（１７）
という電流が供給される。電流Ｉ４４の負荷回路として、抵抗２５とダイオード１３の直列接続回路と、抵抗２６があって、これらから仮の出力電圧Ｖｂｇｏｕｔ’を求めると、
Ｖｂｇｏｕｔ’＝（Ｍ＊Ｋ２）＊（Ｒ２６／Ｒ２１）＊（ｋ＊Ｔ／ｑ）＊ｌｎ（Ｍ＊Ｎ）＊Ｒ２５／（Ｒ２６＋Ｒ２５）＋ＶＦ３＊Ｒ２６／（Ｒ２６＋Ｒ２５）…（１８）
となる。これに温度微分を施すと、
δ（Ｖｂｇｏｕｔ’）／δＴ＝（Ｍ＊Ｋ２）＊（Ｒ２６／Ｒ２１）＊（ｋ／ｑ）＊ｌｎ（Ｍ＊Ｎ）＊Ｒ２５／（Ｒ２６＋Ｒ２５）−Ｌ＊（ｋ／ｑ）＊ｌｎ（Ｍ＊Ｎ）＊Ｒ２６／（Ｒ２６＋Ｒ２５）…（１９）
となる。式（１９）で示された温度係数がゼロとなる条件を求めると、
（Ｍ＊Ｋ２）＊Ｒ２５＝Ｌ＊Ｒ２１…（２０）
となる。これを式（１８）に代入すると、
Ｖｂｇｏｕｔ’＝Ｒ２６／（Ｒ２６＋Ｌ＊Ｒ２１／（Ｍ＊Ｋ２））＊{（ｋ＊Ｔ／ｑ）＊ｌｎ（Ｍ＊Ｎ）＊Ｌ＋ＶＦ３}…（２１）
と示される。これをさらに式（１４）の関係を用いて表わすと、
Ｖｂｇｏｕｔ’＝Ｒ２６／（Ｒ２６＋Ｌ＊Ｒ２１／（Ｍ＊Ｋ２））＊Ｖｂｇｏｕｔ…（２２）
となる。つまり、
Ｒ２６／（Ｒ２６＋Ｌ＊Ｒ２１／（Ｍ＊Ｋ２））＜１
であるから、
Ｖｂｇｏｕｔ'＜Ｖｂｇｏｕｔ
となる温度依存のない出力電圧を得ることが出来ることを意味する。
【００４５】
なお、ダイオード１３にＩ４２同等のレベルの電流Ｉ４５を流すには、
Ｉ４２＊Ｒ２５＋ＶＦ３（Ｉ４２）≒Ｉ４２＊（Ｍ＊Ｋ２―１）＊Ｒ２６
である必要がある。即ち、
ＶＦ３（Ｉ４２）≒Ｉ４２＊｛（Ｍ＊Ｋ２―１）＊Ｒ２６−Ｒ２５｝
であることが必要である。従って、少なくとも、Ｍ＊Ｋ２＞１、Ｒ２６＞Ｒ２５が必要とされる。
【００４６】
図１の回路特性を具体的数値例で示す。例えば、
Ｍ＊Ｋ２＝２、
Ｒ２５＝Ｌ＊Ｒ２１／２
Ｒ２６＝１．５＊Ｌ＊Ｒ２１
とすると、
Ｖｂｇｏｕｔ’＝Ｒ２６／（Ｒ２６＋Ｌ＊Ｒ２１／（Ｍ＊Ｋ２））＊Ｖｂｇｏｕｔ
Ｖｂｇｏｕｔ’＝{１．５／（１．５＋０．５）}＊Ｖｂｇｏｕｔ
Ｖｂｇｏｕｔ’＝０．７５＊Ｖｂｇｏｕｔ
Ｖｂｇｏｕｔ’≒０．９Ｖ
が得られることになる。また、別の例では、
Ｍ＊Ｋ２＝３／２
Ｒ２５＝２＊Ｌ＊Ｒ２１／３
Ｒ２６＝（４／３）＊Ｌ＊Ｒ２１
とすると、
Ｖｂｇｏｕｔ’＝{（４／３）／（４／３＋２／３）}＊Ｖｂｇｏｕｔ
Ｖｂｇｏｕｔ’＝２／３＊Ｖｂｇｏｕｔ
Ｖｂｇｏｕｔ’≒０．８Ｖ
が得られ、１．２Ｖよりも低い基準電圧が得られることが示される。
【００４７】
図１の回路構成では、３つの抵抗２１，２５，２６のペア性と、３つのダイオード１１，１２，１３のペア性と、３つのＭＯＳトランジスタ１，２，３のペア性により、出力電圧Ｖｂｇｏｕｔのバラツキが決定されるが、本回路をマイクロアンペアのオーダの低電流で実現する場合、抵抗２６は５００ｋΩ以上の抵抗になり、他の抵抗２１、２５とのペア性を確保する必要があるが、これらは抵抗２６よりも小さい抵抗でありペア性が採り易いというメリットがある。
【００４８】
図４には本発明に係る半導体集積回路が保有する基準電圧発生回路の第２の例が示される。図４では、図１に示したダイオード１１、１２、１３の代わりにダイオード接続されたＮＰＮバイポーラトランジスタ５１、５２、５３を採用する。それらのＰＮ接合の面積比は、同様に１：Ｎ：Ｋ１で、同様な条件で低電圧の基準電圧を発生することができる。
【００４９】
図５には本発明に係る半導体集積回路が保有する基準電圧発生回路の第３の例が示される。図５では、図１に示したダイオード１１、１２、１３の代わりに、ダイオード接続されたＰＮＰバイポーラトランジスタ６１、６２、６３を採用する。それらのＰＮ接合の面積比は、同様に１：Ｎ：Ｋ１で、同様な条件で低電圧の基準電圧を発生することができる。
【００５０】
図６には本発明に係る半導体集積回路が保有する基準電圧発生回路の第４の例が示される。図６の構成は、図１のｐチャンネル型電流源ＭＯＳトランジスタをそれとコンプリメンタリなｎチャンネル型電流源ＭＯＳトランジスタ８１，８２，８３で構成し、電流源ＭＯＳトランジスタ８１，８２，８３は比較回路３４の出力によってコンダクタンス制御され、ダイオード７１，７２，７３は電源端子３２側に配置される。この基準電圧発生回路は、電源端子３２の電源電圧ＶＤＤに対して端子３３に基準電圧を出力する回路形式とされる。
【００５１】
図７には本発明に係る半導体集積回路が保有する基準電圧発生回路の第５の例が示される。図７の構成は、図１に示したｐチャンネル型電流源ＭＯＳトランジスタ１，２，３の他に、ｐチャンネル型ＭＯＳトランジスタ４、５、６とバイアス端子３５を設けて、電流源をカスコード接続にして、電源端子３２の電源電圧ＶＤＤが大きく変化しても各ＭＯＳトランジスタの耐圧電圧を越さないようにする一方、電源電圧依存性を低減させる構成としている。
【００５２】
図８には本発明に係る半導体集積回路が保有する基準電圧発生回路の第６の例が示される。図８の構成は、図１に示した出力端子３３から出力を得るよりも更に低電圧を発生可能にするものである。即ち、図１の抵抗２６を分割して２６ａと２６ｂの抵抗で分割電圧を分圧端子３６に発生する。この分圧端子３６の分割電圧も上述した端子３３の出力電圧と同様の温度特性や電源電圧依存特性を持つ。要するに、温度依存性や電源電圧依存性が低減され、更にレベルの低い基準電圧を生成することができる。
【００５３】
図９には本発明に係る半導体集積回路が保有する基準電圧発生回路の第７の例が示される。図９の構成は、図１の構成に対し、出力再生部ＲＧＮの抵抗２６とダイオード１３に回路の接地電圧ＶＳＳとは異なる別の電圧Ｖｂｉｓを印加するようにしたものである。例えば電圧Ｖｂｉｓをアナロググランドとして動作するアナログ回路に端子３３の電圧を基準電圧として用いるような場合に好適である。
【００５４】
図１０には本発明に係る半導体集積回路が保有する基準電圧発生回路の第８の例が示される。図１０の構成は、図４の構成に対し、図９と同じく出力再生部ＲＧＮの抵抗２６とダイオード１３に回路の接地電圧ＶＳＳとは異なる別の電圧Ｖｂｉｓを印加するようにしたものである。例えば電圧Ｖｂｉｓをアナロググランドとして動作するアナログ回路に端子３３の電圧を基準電圧として用いるような場合に好適である。
【００５５】
図１１には本発明に係る半導体集積回路が保有する基準電圧発生回路の第９の例が示される。図１１の構成では、前記出力再生部ＲＧＮは前記制御電圧Ｖｃをゲートに受けて制御される電流制御ＭＯＳトランジスタ７とこれに直列されたダイオード接続形態の電流源ＭＯＳトランジスタ８を有する。前記バンドギャップ部ＢＧＰは前記電流源ＭＯＳトランジスタ８とカレントミラー形態で接続された電流源ＭＯＳトランジスタ１，２を有する。特に図示はしないが、比較回路３１の反転入力端子（−）と反転入力端子（＋）を入れ替え、電流制御ＭＯＳトランジスタ７をｎチャンネル型に変更してもよい。
【００５６】
図１２には本発明に係る半導体集積回路の一例であるマイクロコンピュータが例示される。同図に示されるマイクロコンピュータ１０１は、特に制限されないが、単結晶シリコンなどの１個の半導体基板若しくは半導体チップにＣＭＯＳなどの半導体集積回路製造技術によって形成される。
【００５７】
マイクロコンピュータ１０１は、ＣＰＵ１０２、ワークＲＡＭとしてのＲＡＭ（ランダム・アクセス・メモリ）１０４、タイマ１０５、フラッシュメモリ１０６、クロック生成回路１０９、マスクＲＯＭ（リード・オンリ・メモリ）１１０、システムコントロールロジック１１１、入出力ポート（Ｉ／Ｏポート）１１２、データバス１１３、アドレスバス１１４、基準電圧発生回路１１５、及びその他周辺回路ユニット１０７を有する。
【００５８】
前記マスクＲＯＭ１１０はＣＰＵ１０２の動作プログラム（インタフェース制御プログラム等）及びデータを格納するのに利用される。前記ＲＡＭ１０４はＣＰＵ１０２のワーク領域又はデータの一時記憶領域とされ、例えばＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）若しくはＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）から成る。前記ＣＰＵ１０２は、マスクＲＯＭ１１０から命令をフェッチし、フェッチした命令をデコードし、デコード結果に基づいてオペランドフェッチやデータ演算を行う。その他集権回路ユニット１０７は、Ａ−Ｄ変換器１２０、Ｄ−Ａ変換器１２１、及びパワーオンリセット回路１２２を有する。Ｉ／Ｏポート１１２はデータの入出力と外部割り込み信号の入力等に利用される。Ｉ／Ｏポート１１２はデータバス１１３に結合され、データバス１１３には前記ＣＰＵ１０２、ＲＡＭ１０４、タイマ１０５、フラッシュメモリ１０６、及びその他周辺回路ユニット１０７等が接続される。マイクロコンピュータ１０１においてＣＰＵ１０２がバスマスタモジュールとされ、前記ＲＡＭ１０４、タイマ１０５、フラッシュメモリ１０６、マスクＲＯＭ１１０及びその他周辺回路ユニット１０７に接続されるアドレスバス１１４にアドレス信号を出力可能にされる。システムコントロールロジック１１１はマイクロコンピュータ１０１の動作モードの制御及び割り込み制御を行う。マイクロコンピュータ１はリセット動作が指示されると、内部が初期化され、ＣＰＵ１０２はフラッシュメモリ１０６のプログラムの先頭番地から命令実行を開始する。クロック生成回路１０９は外部クロック信号ＣＬＫを受けて内部クロック信号ＣＫを生成する。マイクロコンピュータ１０１は内部クロック信号ＣＫに同期動作される。
【００５９】
前記フラッシュメモリ１０６は、記憶情報を電気的に消去処理及び書込み可能にされる。フラッシュメモリ１０６に代えてＥＥＰＲＯＭ（エレクトリカリ・イレーザブル・アンド・プログラマブル・リード・オンリ・メモリ）或は高誘電体メモリなどの不揮発性メモリを採用してもよい。
【００６０】
前記基準電圧発生回路１１５は図１、図４乃至図１１で説明した回路構成を備え、これによって生成される基準電圧Ｖｂｇｏｕｔ’は、例えば、Ａ−Ｄ変換器１２０、Ｄ−Ａ変換器１２１に供給されて変換の基準電圧に利用され、パワーオンリセット回路１２２に供給されてパワーオン電圧検出基準にされ、また、フラッシュメモリ１０６に供給されて消去・書き込み用高電圧を生成するチャージポンプ回路の昇圧制御電圧に利用される。基準電圧Ｖｂｇｏｕｔ’は、電源電圧ＶＤＤが１．５Ｖ程度であっても０．８Ｖのような電圧である。これにより、マイクロコンピュータ１０１は低基準電圧を生成可能という点において低電圧動作もしくは微細プロセスに好適である。
【００６１】
図１３には前記マイクロコンピュータ１０１を適用した電子回路としてプロセッサボード１３９の概略的な構成が例示される。プロセッサボード１３９はプリント配線基板に種々の半導体集積回路チップや回路モジュールが実装されて構成される。このプロセッサボード１３９に実装されたマイクロコンピュータ１０１には、ノースブリッジ（North Bridge）と呼ばれるチップセット等のブリッジチップ１４１が接続され、このブリッジチップ１４１にグラフィックチップ１４２、ＳＤＲＡＭ（シンクロナス・ダイナミック・ランダム・アクセス・メモリ）等から成るメインメモリ１４３、ＰＣＩ（ペリフェラル・コンポーネント・インターコネクト）バス１４４が接続される。グラフィックチップ１４２には図示を省略する液晶ディスプレイが接続される。ＰＣＩバス１４４にはサウスブリッジ（South Bridge）と呼ばれるチップセット等のブリッジチップ１４５、モデムユニット１４６等が接続される。ブリッジチップ１４５はＩＤＥ（インテグレーテッド・デバイス・エレクトロニクス）ポート１４８、ＩＳＡ（インダストリー・スタンダード・アーキテクチャ）バス１４９、ＵＳＢバス１５０に接続される。前記ＩＤＥポート１４８にはそれぞれ図示を省略するＣＤ−ＲＯＭ（コンパクト・ディスク−リード・オンリ・メモリ）やＨＤＤ（ハード・ディスク・ドライブ）等が接続される。ＩＳＡバス（又はＬＰＣ）１４９にはサウンドユニット１５２などが接続される。ＵＳＢバス１５０にはＵＳＢインタフェース回路１５３接続され、メモリカード等が着脱可能にされる。
【００６２】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。例えば、電流源はトランジスタと他のデバイス例えば抵抗を組み合わせて構成してもよい。比較回路を構成する差動アンプの構成については適宜選択可能である。本明細書においてＭＯＳトランジスタは絶縁ゲート電界効果型トランジスタを総称する。本発明は、基準電圧発生回路を備えた半導体集積回路、ならびに当該当該半導体集積回路を適用した電子回路に広く利用することができる。
【００６３】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００６４】
すなわち、基準電圧発生回路の出力再生部を構成する接合型負荷素子と抵抗の直列径路に並列に抵抗を設けたから、温度補償と電源電圧補償された約１．２Ｖ以下の基準電圧を発生することが可能である。もしくは、約１．２Ｖの基準電圧を発生するバンドギャップ型基準電圧発生回路の電源電圧以下の供給電源電圧で、温度補償と電源電圧補償された基準電圧を発生することが可能である。更に、基準電圧発生回路はバンドギャップ部に２つの電流源径路を持ち、出力再生部に１つの電流源径路を持てば充分であるから、回路素子数も少なくすることが可能である。
【図面の簡単な説明】
【図１】本発明に係る半導体集積回路が保有する基準電圧発生回路にＰＮ接合ダイオードを用いた第１の例を示す回路図である。
【図２】バンドギャップ型基準電圧発生回路の基本型を例示する回路図である。
【図３】図１の回路構成を発展させて図１の回路に至る前の基準電圧発生回路を例示する回路図である。
【図４】本発明に係る半導体集積回路が保有する基準電圧発生回路にＮＰＮバイポーラトランジスタを用いた第２の例を示す回路図である。
【図５】本発明に係る半導体集積回路が保有する基準電圧発生回路にＰＮＰバイポーラトランジスタを用いた第３の例を示す回路図である。
【図６】本発明に係る半導体集積回路が保有する基準電圧発生回路に図１とは導電型の異なる電流源ＭＯＳトランジスタをを用いた第４の例を示す回路図である。
【図７】本発明に係る半導体集積回路が保有する基準電圧発生回路にカスコード接続形態の電流源を用いた第５の例を示す回路図である。
【図８】本発明に係る半導体集積回路が保有する基準電圧発生回路に並列抵抗の分圧電圧出力形式を採用した第６の例を示す回路図である。
【図９】本発明に係る半導体集積回路が保有する基準電圧発生回路の第７の例を示す回路図である。
【図１０】本発明に係る半導体集積回路が保有する基準電圧発生回路の第８の例を示す回路図である。
【図１１】本発明に係る半導体集積回路が保有する基準電圧発生回路の第９の例を示す回路図である。
【図１２】本発明に係る半導体集積回路の一例であるマイクロコンピュータを例示するブロック図である。
【図１３】図１２の前記マイクロコンピュータを適用した電子回路としてプロセッサボード３９の概略的な構成を例示するブロック図である。
【符号の説明】
１、２、３、４、５、６、７、８  ｐチャンネル型ＭＯＳトランジスタ
１１、１２、１３、７１、７２、７３  ＰＮ接合ダイオード
２１、２２、２３、２４、２５、 ２６、２６ａ，２６ｂ  抵抗
３０、３１、３４  比較回路
３２  電源端子
３３  基準電圧出力端子
３５  バイアス端子
３６  分圧端子
５１、５２、５３  ＮＰＮバイポーラトランジスタ
６１，６２、６３  ＰＮＰバイポーラトランジスタ
８１、８２、８３  ｎチャンネル型ＭＯＳトランジスタ
１０１  マイクロコンピュータ
１０２  ＣＰＵ
１３９  プロセッサボード
【図１】
2004206633.tif 000003
【図２】
2004206633.tif 000004
【図３】
2004206633.tif 000005
【図４】
2004206633.tif 000006
【図５】
2004206633.tif 000007
【図６】
2004206633.tif 000008
【図７】
2004206633.tif 000009
【図８】
2004206633.tif 000010
【図９】
2004206633.tif 000011
【図１０】
2004206633.tif 000012
【図１１】
2004206633.tif 000013
【図１２】
2004206633.tif 000014
【図１３】
2004206633.tif 000015