(57)【要約】【課題】セルの大きさが小さい、生産コストが安い、チャージ電圧が少ない、スタンバイ電流が少ない２個トランジスタのＳＲＡＭセルを提供する。【解決手段】２個トランジスタＳＲＡＭおよびその駆動方法であって、ＳＲＡＭセルには第一トランジスタ、第二トランジスタ、第一キャパシタ、第二キャパシタがある。第一トランジスタには第一端子、第二端子、ゲート端子がある。第一トランジスタの第一端子は第一ビット線に接続しており、第一トランジスタのゲート端子はワード線に接続している。第一キャパシタには第一電極端子と第二電極端子がある。第一キャパシタの第二電極端子はセル基板電圧に接続している。第二トランジスタには第一端子、第二端子、ゲート端子がある。第二トランジスタの第一端子は第二ビット線と接続しており、第二トランジスタのゲート端子はワード線に接続している。第二キャパシタには第一端子と第二端子がある。第二キャパシタの第一端子は第二トランジスタの第二端子と接続しており、第一キャパシタの第二端子はセル基板電圧に接続している。【選択図】　図１
2004039208.tif 000002
【特許請求の範囲】
【請求項１】
第一端子、第二端子およびゲート端子を有し、第一端子が第一ビット線と接続し、ゲート端子がワード線と接続している第一トランジスタと、
第一端子と第二端子を有し、第一端子が第一トランジスタの第二端子と接続し、第二端子がＳＲＡＭセルのセル基板電圧に接続している第一キャパシタと、
第一端子、第二端子およびゲート端子を有し、第一端子が第二ビット線と接続し、ゲート端子がワード線と接続している第二トランジスタと、
第一端子と第二端子を有し、第一端子が第二トランジスタの第二端子と接続し、第二端子がセル基板電圧と接続している第二キャパシタと、
を有する２個トランジスタのスタティックランダムアクセスメモリー（ＳＲＡＭ）セル。
【請求項２】
第一トランジスタがＮＭＯＳトランジスタであることを特徴とする請求項１に記載の２個トランジスタＳＲＡＭセル。
【請求項３】
第二トランジスタがＮＭＯＳトランジスタであることを特徴とする請求項１に記載の２個トランジスタＳＲＡＭセル。
【請求項４】
第一ＤＲＡＭセルと第二ＤＲＡＭセルを含んでおり、第一ＤＲＡＭセルと第二ＤＲＡＭセルにはコモンワード線とコモンセル基板電圧があり、第一と第二ＤＲＡＭセルのそれぞれに第一ビット線と第二ビット線がある２個トランジスタＳＲＡＭセルを駆動する方法であって、
データをＳＲＡＭセルに書き込むときに、ワード線電圧をセル基板電圧から電源電圧に切り替え、
データの値に基づいて、それぞれ、セル基板電圧を第一ビット線に供給し、電源電圧を第二ビット線に供給し、
ワード線電圧を電源電圧からセル基板電圧に切り替える
方法を有する２個トランジスタのスタティックランダムアクセスメモリー（ＳＲＡＭ）セルを駆動する方法。
【請求項５】
セル基板電圧がグラウンド電圧であることを特徴とする請求項４に記載の２個トランジスタのＳＲＡＭセルの駆動方法。
【請求項６】
書き込むデータが１のとき、第一ビット線の電圧をセル基板電圧から電源電圧に引き上げ、第二ビット線の電圧を電源電圧からセル基板電圧に引き下げることを特徴とする請求項４に記載の２個トランジスタのＳＲＡＭセルの駆動方法。
【請求項７】
書き込むデータが０のとき、第一ビット線の電圧をセル電源電圧からセル基板電圧に引き下げ、第二ビット線の電圧をセル基板電圧から電源電圧に引き上げることを特徴とする請求項４に記載の２個トランジスタのＳＲＡＭセルの駆動方法。
【請求項８】
第一ＤＲＡＭセルの第一キャパシタに蓄えられた電圧が、電源電圧マイナス第一ＤＲＡＭセルの第一トランジスタのスレッショルド電圧であることを特徴とする請求項６に記載の２個トランジスタのＳＲＡＭセルの駆動方法。
【請求項９】
第二ＤＲＡＭセルの第二キャパシタに蓄えられた電圧がセル基板電圧であることを特徴とする請求項６に記載の２個トランジスタのＳＲＡＭセルの駆動方法。
【請求項１０】
セル基板電圧がグラウンド電圧であることを特徴とする請求項９に記載の２個トランジスタのＳＲＡＭセルの駆動方法。
【請求項１１】
第一ダイナミックランダムアクセスメモリー（ＤＲＡＭ）セルと第二ＤＲＡＭセルを含んでおり、第一ＤＲＡＭセルと第二ＤＲＡＭセルにはコモンワード線とコモンセル基板電圧があり、第一ＤＲＡＭセルには第一ビット線が、第二ＤＲＡＭセルには第二ビット線がある２個トランジスタのスタティックランダムアクセスメモリー（ＳＲＡＭ）を駆動する方法において、
ＳＲＡＭセルに蓄えられたデータの値を読み取るとき、第一ビット線の電圧と第二ビット線の電圧を電源電圧に前チャージし、
ワード線の電圧をセル基板電圧から電源電圧に切り替え、
第一ビット線の電圧と第二ビット線の電圧のいずれかが設定レベルに引き下げられたかどうかによりＳＲＡＭ内のデータの値を判断し、
データの値を判断するステップの後に、第一ビット線の電圧と第二ビット線の電圧をセル基板電圧に引き下げ、
ワード線の電圧を電源電圧からセル基板電圧に切り替える
工程を有する２個トランジスタのＳＲＡＭセルの駆動方法。
【請求項１２】
セル基板電圧がグラウンド電圧であることを特徴とする請求項１１に記載の２個トランジスタのＳＲＡＭセルの駆動方法。
【請求項１３】
第一のダイナミックランダムアクセスメモリー（ＤＲＡＭ）セルと第二のＤＲＡＭがあり、第一のＤＲＡＭセルと第二のＤＲＡＭセルにはコモンワード線とコモンセル基板電圧があり、第一ＤＲＡＭセルには第一ビット線があり第二ＤＲＡＭには第二ビット線がある２個トランジスタのスタティックランダムアクセスメモリー（ＳＲＡＭ）セルの駆動方法において、
ＳＲＡＭセルにデータが書き込まれるときには、
ワード線の電圧をセル基板電圧から電源電圧に切り替え、
データの値により、セル基板電圧を第一ビット線に供給すると共に電源電圧を第二ビット線に供給し、
ワード線の電圧を電源電圧からセル基板電圧に切り替え、
ＳＲＡＭセルが書き込みデータを読み取られるときには、
第一ビット線の電圧と第二ビット線の電圧を前チャージして、電源電圧のレベルにバランスするようにし、
ワード線の電圧をセル基板電圧から電源電圧に切り替え、
第一ビット線の電圧および第二ビット線の電圧のいずれかが設定レベルに引き下げられるかどうかにより、ＳＲＡＭセル内に蓄えられたデータの値を判断し、
データを判断するステップの後、第一ビット線の電圧と第二ビット線の電圧をセル基板電圧に引き下げ、
ワード線の電圧を電源電圧からセル基板電圧に切り替える
工程を有する２個トランジスタのＳＲＡＭセルの駆動方法。
【発明の詳細な説明】
【発明の属する技術分野】
【０００１】この申請は、２００２年４月３０日に申請の台湾申請番号９１１０８９４９の優先権を求める。
本発明は、スタティックランダムアクセスメモリー（ＳＲＡＭ）セルとその駆動方法に関するものであり、さらに詳しくは２個トランジスタのＳＲＡＭセルとその駆動方法に関するものである。
【従来の技術とその課題】
【０００２】ランダムアクセスメモリー（ＲＡＭ）は電源を切ると消滅するメモリーである。ＲＡＭメモリーには２種類がある。一つはスタティックランダムアクセスメモリー（ＳＲＡＭ）であり、メモリーセルにあるトランジスタの誘電状態によりデータを蓄える。別のタイプはダイナミックランダムアクセスメモリー（ＤＲＡＭ）であり、メモリーセルにあるキャパシタの充電状態によりデジタル信号を蓄える。本発明はスタティックランダムアクセスメモリー（ＳＲＡＭ）に関するものである。
【０００３】従来のＳＲＡＭセルには、通常、６個のトランジスタがある。“０”と“１”によるデータの読み取りと書き込みは次のように行う。書き込み状態において、６個のトランジスタに対する誘電状態のオンまたはオフが書き込みデータの“０”または“１”を判断する。上記二つの書き込みトランジスタを個々に接続した二つのビット線は、二つの書き込みトランジスタ誘電状態により、それぞれの間にポテンシャルの差がある。そこで読みとり時に、このポテンシャルの差を用いて“０”と“１”を区別する。さらに、“０”と“１”を読み取ったり書き込んだりするためにＳＲＡＭセルを駆動する従来の方法では、ＤＲＡＭの一つのキャパシタと一つのトランジスタ（１−Ｔ）を使ってトランジスタが誘電されるかどうかをチェックし、キャパシタに蓄えられている充電量を決めることもある。結果として、“０”または“１”のデータは、トランジスタの誘電状態によって決まるキャパシタの充電量により、ＤＲＡＭセルに書き込まれ読み取られる。
【０００４】しかしながら、従来タイプの二つのＳＲＡＭにはいずれも欠点がある。６個トランジスタを持つメモリーセルの場合、メモリーセル自体、明らかに集積度が低い。現在の生産技術では、この６個トランジスタＳＲＡＭセルのセルの大きさは、ＤＲＡＭセルの１０〜１６倍にもなり、その結果、占有面積が大きくなり、また製造コストも高い。加えて、生産技術が常に改善されて、単位面積あたりのデバイスの数が増加している。これが、全体でのリーク電流Ｉｏｆｆ（スタンバイ電流に類似）により、６個トランジスタＳＲＡＭではキャンノットターンオフ問題（ｃａｎ−ｎｏｔ−ｔｕｒｎ−ｏｆｆ　ｐｒｏｂｌｅｍ）を引き起こす場合がある。対照的に、１トランジスタＳＲＡＭセルを用いる時にはセルの大きさを遙かに小さくできる。しかし、従来の１トランジスタＳＲＡＭセルの欠点は、キャパシタがより多くチャージ可能な場合、キャパシタは蓄えられた電荷のリーク問題が発生するのを防止する能力が高いからデータを安全に保持可能であり、このためより高いチャージ電圧（電源電圧にトランジスタのスレッショルド電圧を加えた電圧）を使わねばならないことである。
【問題を解決するための手段】
【０００５】本発明では２個トランジスタのＳＲＡＭセルを提供する。従来のＳＲＡＭセルやＤＲＡＭを使うＳＲＡＭセルと比べて、この２個トランジスタＳＲＡＭセルは、セルの大きさが小さい、生産コストが安い、チャージ電圧が少ない、スタンバイ電流が少ないという長所がある。それ故に、本発明による２個トランジスタＳＲＡＭセルは、現在、業界で使われているＳＲＡＭセルに置き換えることが出来る。
【０００６】本発明が提供する２個トランジスタＳＲＡＭセルは、第一トランジスタ、第二トランジスタ、第一キャパシタ、第二キャパシタを有している。第一トランジスタには、第一端子、第二端子、ゲート端子があり、第一端子は第一ビット線と接続し、ゲート端子はワード線と接続している。第一キャパシタには第一電極端子と第二電極端子があり、第一電極端子は第一トランジスタの第二端子と接続しており、第二電極端子はＳＲＡＭセルの基板電圧と接続している。第二トランジスタにも第一端子、第二端子、ゲート端子があり、ゲート端子はワード線と接続している。同様に、第二キャパシタにも第一電極端子と第二電極端子があり、第一電極端子は第二トランジスタの第二端子と接続し、第二電極端子は基板電圧と接続している。
【０００７】本発明では、２個トランジスタＳＲＡＭセルを駆動する方法も提供している。この場合には、ＳＲＡＭセルには第一ＤＲＡＭセルと第二ＤＲＡＭセルがあり、第一ＤＲＡＭセルと第二ＤＲＡＭセルにはコモンワード線とコモンセル基板電圧がある。二つのＤＲＡＭセルのいずれにも第一ビット線と第二ビット線がある。駆動方法にはデータの読み書きが含まれる。ビットデータをセルに書き込む時、ワード線の電圧はセル基板電圧から電源電圧に変わる。データの値に基づいて、セル基板電圧は第一ビット線に印加され、電源電圧は第二ビット線に印加される。その後、ビット線の電圧は電源電圧からセル基板電圧に変わり、書き込み動作が完了する。データを読み取るとき、第一ビット線と第二ビット線は前チャージされて電源電圧状態になり、そしてワード線電圧はセル基板電圧から電源電圧に変わる。そして、ＳＲＡＭセルにより蓄えられたデータは、第一ビット線と第二ビット線の電圧が降下したかどうかに基づき判断される。ＳＲＡＭに蓄えられたデータを検知した後、電圧降下したビット線はセル基板電圧まで下がる。最後に、ワード線電圧は電源電圧からセル基板電圧に変わり、ＳＲＡＭセルを読み取り前の状態に戻す。
【０００８】要約すると、本発明では二つのＤＲＡＭを用いて“書き込み”値は二つのＤＲＡＭセルの二つのキャパシタのチャージ電圧差に基づいており、“読み取り”値はビット線が前チャージされた後に、キャパシタのチャージ電圧により、一対のビット線のうちの一つが引き下げられるかどうかに基づいて判断される。それ故に本発明により、小さなサイズ、低いチャージ電圧、少ないスタンバイ電流、安価な生産コスト、その他の長所を備えたＳＲＡＭセルを提供する。そして、この２個トランジスタＳＲＡＭセルは、従来から利用されているＳＲＡＭセルに置き換えることができる。
【発明の実施の形態】
【０００９】図１は本発明の好ましい実施例に基づくＳＲＡＭセルの簡単な回路図である。このＳＲＡＭセル１００にはＮＭＯＳトランジスタ１０１、１０５とキャパシタ１０３、１０７がある。ＮＭＯＳトランジスタ１０１、１０５のゲート端子はいずれもワード線ＷＬと接続している。ＮＭＯＳトランジスタ１０１、１０５の第一端子はそれぞれ、第一ビット線ＢＬおよび第二ビット線ＢＬＢと接続している。ＮＭＯＳトランジスタ１０１、１０５の第二端子は共にＳＲＡＭのセル基板と接続している。さらに、第一ビット線ＢＬの一端および第二ビット線ＢＬＢの一端はセンス増幅器に繋がっている。
【００１０】この好ましい実施例において、セル１００の書き込みと読み取りの方法を以下に記述する。セル１００が書き込みモードにあるとき、ワード線電圧はグラウンド電圧ＧＮＤからＳＲＡＭの電源であるＶＤＤに変わる（ＤＲＡＭをベースに設計されているなら、ワード線をＶＤＤプラスＤＲＡＭトランジスタのスレッショルド電圧に変えねばならない）。そして、第一ビット線ＢＬと第二ビット線ＢＬＢの電圧は、書き込む“０”または“１”のデータに基づきＶＤＤまたはＧＮＤで供給される。例えば図１と図２を同時に参照すると、図２は本発明によるＳＲＡＭセルに基づく書き込みモードでのタイミングダイアグラムを示している。書き込むデータが“１”の時、ＷＬ電圧はＧＮＤからＶＤＤに引き上げられ、ＢＬ電圧がＧＮＤからＶＤＤに引き上げられて、ＢＬＢ電圧はＶＤＤからＧＮＤに引き下げられる。この状態において、ＮＭＯＳトランジスタ１０１が誘電状態（オン）にありキャパシタ１０３が充電を始めることは、この分野の当業者には明白である。第一ビット線ＢＬの電圧変化に基づき、キャパシタ１０３の充電電圧（第一ストレージノードＳＮ１の電圧）はグラウンド電圧から電源電圧ＶＤＤマイナスＮＭＯＳ１０１の初期電圧ＶＴＮ（ＶＤＤ−ＶＴＮ）に増加する。ＮＭＯＳトランジスタ１０５についても切り替わり、第二ビット線ＢＬＢの電圧変化に基づいて、キャパシタ１０７の充電電圧（第二ストレージノードＳＮ２の電圧）は、ＶＤＤ−ＶＴＮからグラウンド電圧に引き下げられる。ワード線に関しては、ＷＬ電圧がしばらくの間電源電圧ＶＤＤに引き上げられた後、その後ふたたびＶＤＤからグラウンド電圧ＧＮＤに引き下げられ、ＮＭＯＳトランジスタ１０１、１０５を遮断して、キャパシタ１０３、１０７に蓄えられたチャージを保護する。この時点で上述のセル１００の書き込み動作は完了する。同様に、セル１００に関する読み取り動作も分かる。
【００１１】セル１００が読み取りモードのとき、第一ビット線ＢＬと第二ビット線ＢＬＢの電圧は、両方とも電源電圧と等しくなるように前チャージされる。ワード線ＷＬの電圧はグラウンド電圧ＧＮＤから電源電圧ＶＤＤに切り替えられる。図１と図２に関して、図３は本発明によるＳＲＡＭが“１”を読み取っている時のタイミングダイアグラムを示している。読み取るデータが“１”の時、第一ビット線ＢＬと第二ビット線ＢＬＢの電圧はセンス増幅器によりコントロールされる。センス増幅器が働いていると（検知可能電圧はグラウンド電圧ＧＮＤ）、ＢＬとＢＬＢの電圧のいずれもが前チャージされ、電源電圧ＶＤＤでバランスする。引き続いて、ワード線ＷＬの電圧はグラウンド電圧ＧＮＤから電源電圧ＶＤＤに切り替えられる。この時点で、ＮＭＯＳトランジスタ１０１と１０５はすべて“オン”であり、第一ビット線ＢＬの電圧は、第一ストレージノードＳＮ１の電圧がＶＤＤ−ＶＴＮであるので、依然として電源電圧ＶＤＤである。他方、第二ストレージノードＳＮ２の電圧はグラウンド電圧ＧＮＤであり、第二ビット線ＢＬＢは一様に分配されたチャージを有するので、キャパシタ１０７がチャージ過程中に第二ビット線ＢＬＢからチャージを受け始めると、第二ビット線ＢＬＢの電圧はＶＤＤより僅かに低く引き下げられる。最後に、第二ストレージノードＳＮ２に蓄えられる最終電圧は、第二ストレージノードＳＮ２が充分に前チャージされないので、ＶＤＤ−ＶＴＮより僅かに下に留まる。
【００１２】第一ストレージノードＳＮ１の電圧がＶＤＤ−ＶＴＮで、第二ストレージノードＳＮ２の電圧がＶＤＤ−ＶＴＮより僅かに低い間、センス増幅器は第一ビット線ＢＬと第二ビット線ＢＬＢの電圧を検知することができる。第一ビット線ＢＬの電圧（電源電圧）と第二ビット線ＢＬＢ電圧（電源電圧より僅かに低い）の差を読み取ることにより、セル１００で蓄えたデータが“１”であるかをセンス増幅器が判断する。セル１００に蓄えたデータが“１”であるとセンス増幅器が判断した後、センス増幅器は働かないようになる。検知可能電圧はグラウンド電圧ＧＮＤから電源電圧ＶＤＤに変わる。同時に、第一ビット線の電圧は電源電圧ＶＤＤに維持され、第二ビット線の電圧はグラウンド電圧ＧＮＤに引き下げられる。よって、キャパシタ１０３に蓄えられたチャージ電圧はＶＤＤ−ＶＴＮに維持され、キャパシタ１０７に蓄えられたチャージ電圧はグラウンド電圧ＧＮＤに引き下げられる。即ち、第一ストレージノードＳＮ１と第二ストレージノードＳＮ２の電圧は、読み取り前に元の電圧に戻される。最後に、ワード線ＷＬの電圧は電源電圧ＶＤＤからグラウンド電圧ＧＮＤに切り替えられる。そして、ＮＭＯＳトランジスタ１０１と１０５は遮断され、キャパシタ１０３、１０７に蓄えられたチャージは維持されて、第一ストレージノードＳＮ１と第二ストレージノードＳＮ２の電圧は読み取り前と同じように保たれる。上述のようにセル１００で“１”を読み取る動作が完了する。セル１００の“０”を読み取る動作が同様に理解される。加えて、ワード線ＷＬの電圧がグラウンド電圧ＧＮＤに切り替えられると、センス増幅器が働く。これに続いて、第一ビット線ＢＬと第二ビット線ＢＬＢの電圧が前チャージされ電源電圧ＶＤＤでバランスして、次の時点でセル１００に蓄えられたデータを読み取る。
【００１３】結論として云えば、本発明では２つのＤＲＡＭを用いるＳＲＡＭセルとその駆動方法を提供する。本発明において、セルのキャパシタに蓄えられたチャージ電圧の差を、データを書き込み読み取る間の基準として用いる。それ故に、従来のＳＲＡＭデバイスとは異なった２個トランジスタＳＲＡＭセルとその駆動方法を提供する。これは、セルのサイズが小さくチャージ電圧が低いという長所があり、さらにセル内のデバイス数が少なく、全体としてのリーク電流が少なく、スタンバイ電流が少なく、生産コストも安い。よって、本発明によるＳＲＡＭは、業界で現在使われているものと置き換えることができる。
【００１４】本発明の範囲や精神から離れることなく、本発明の構造に種々の修正や変更を加えられることは、この分野の当業者には明らかである。このことから、本発明の修正や変更が請求範囲や同等のものである場合には、本発明がそれらをもカバーすることも意図している。
【００１５】以上の実施例についての詳細な説明を読むことにより、本発明を充分に理解することができる。添付の図面に番号を付けており、図は以下のようになっている。
【図面の簡単な説明】
【図１】本発明による好ましい実施例に基づくＳＲＡＭセルの簡単な回路図。
【図２】本発明による好ましい実施例のＳＲＡＭセルに基づいて“１”を書き込む時のタイミングダイアグラム。
【図３】本発明による好ましい実施例のＳＲＡＭセルに基づいて“１”を読み取る時のタイミングダイアグラム。
【符号の説明】
１００　　　　ＳＲＡＭセル
１０１　　　　ＮＭＯＳトランジスタ
１０３　　　　キャパシタ
１０５　　　　ＮＭＯＳトランジスタ
１０７　　　　キャパシタ
ＢＬ　　　第一ビット線
ＢＬＢ　第二ビット線
Ｉｏｆｆ　　リーク電流
ＳＮ１　第一ストレージノード
ＳＮ２　第二ストレージノード
ＶＤＤ　電源電圧
ＶＴＮ　初期電圧
ＷＬ　　　ワード線
【図１】
2004039208.tif 000003
【図２】
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【図３】
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【外国語明細書】
2004039208.tif 000006
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