(57)【要約】【課題】製造プロセスの簡略化が図れ、導電膜パターンの断面形状に起因するカバレッジ不良が生じることのない半導体装置およびその製造方法を提供する。【解決手段】本発明の半導体装置の製造方法は、ゲート絶縁膜６上にＡｌＮｄ膜１１を形成する工程と、その上にレジスト現像液およびレジスト剥離液に対する耐性を有するＴｉＮ膜１２を積層する工程と、この積層膜を塩素系エッチングガスを用いてドライエッチングすることによりゲート電極を形成する工程と、複数のＴＦＴ形成領域のうちの一部においてゲート電極を露出させた状態でイオン注入を行うことにより、ＴＦＴのソース領域およびドレイン領域をなす不純物拡散領域を形成する工程とを有する。【選択図】　　　　図２
2004119923.tif 000002
【特許請求の範囲】
【請求項１】
アルミニウム・ネオジウム合金膜を形成する工程と、
前記アルミニウム・ネオジウム合金膜上にレジスト現像液およびレジスト剥離液に対する耐性を有する導電膜を形成する工程と、
前記導電膜上にレジスト膜を形成し、所定の露光を行った後、前記レジスト現像液で現像処理を行ってレジストマスクを形成する工程と、
前記レジストマスクをマスクとし、塩素元素を含むエッチングガスを用いて、前記アルミニウム・ネオジウム合金膜と前記導電膜とを有する積層膜をドライエッチングする工程と、
前記レジストマスクを、前記レジスト剥離液により除去する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項２】
薄膜トランジスタを含む半導体装置を製造する方法であって、基板上に島状の半導体層を形成する工程と、
前記半導体層を覆うゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にアルミニウム・ネオジウム合金膜を形成する工程と、
前記アルミニウム・ネオジウム合金膜上にレジスト現像液およびレジスト剥離液に対する耐性を有する導電膜を形成する工程と、
前記導電膜上にレジスト膜を形成し、所定の露光を行った後、前記レジスト現像液で現像処理を行ってレジストマスクを形成する工程と、
前記レジストマスクをマスクとし、塩素元素を含むエッチングガスを用いて、前記アルミニウム・ネオジウム合金膜と前記導電膜とを有する積層膜をドライエッチングすることによりゲート電極を形成する工程と、
前記レジストマスクを、前記レジスト剥離液により除去する工程と、
複数の薄膜トランジスタ形成領域のうちの一部において、前記半導体層に、前記ゲート電極をマスクとして不純物のイオン注入を行うことにより、そのイオン注入領域に対応する半導体層に、前記薄膜トランジスタのソース領域およびドレイン領域をなす不純物拡散領域を形成する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項３】
前記導電膜として、チタンもしくは窒化チタンを用いることを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項４】
アルミニウム・ネオジウム合金膜の上層にレジスト現像液およびレジスト剥離液に対する耐性を有する導電膜が積層され、前記アルミニウム・ネオジウム合金膜の側壁にレジスト現像液およびレジスト剥離液に対する耐性を有する反応生成物が形成された構造の導電層パターンを有することを特徴とする半導体装置。
【請求項５】
前記導電層パターンがゲート電極であることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記ゲート電極がソース領域およびドレイン領域をなす半導体層の上層側に位置してなるトップゲート型薄膜トランジスタを有することを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記導電膜が、チタンもしくは窒化チタンからなることを特徴とする請求項４ないし６のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置およびその製造方法に関し、特にアルミニウム・ネオジウム合金膜を含む導電層パターンを有する半導体装置およびその製造方法に関するものである。
【０００２】
【従来の技術】
液晶表示装置等の電気光学装置を構成するアクティブマトリクス基板には、スイッチング素子として薄膜トランジスタ（Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ，　以下、ＴＦＴと略記する）が従来から多用されている。ＴＦＴの製造プロセスの一つである低温ポリＳｉＴＦＴの製造プロセスにおいては、ゲート電極材料として例えばＴｉＮ（窒化チタン）／ＡｌＣｕ（アルミニウム・銅合金）／Ｔｉ（チタン）の積層膜が用いられている。この場合、上層側のＴｉＮはキャップメタル層として用いられ、ゲート電極材料の本体であるＡｌＣｕの腐食やヒロックを防止する一方、下層側のＴｉはバリアメタル層として用いられ、ＡｌＣｕと下地膜材料との相互拡散を防止する役目を果たしている。
【０００３】
図７は、上記のゲート電極材料を用いたＴＦＴの従来の製造プロセスを示すものである。これは、ＰチャネルＴＦＴとＮチャネルＴＦＴが混載され、ＮチャネルＴＦＴがＬＤＤ（Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ）構造を有するアクティブマトリクス基板の製造プロセスの例である。
まず、図７（ａ）に示すように、絶縁基板７０上に島状のポリシリコン層７１，７２を形成し、これを覆うようにゲート絶縁膜７３を形成する。その後、ＮチャネルＴＦＴのチャネル領域および低濃度ソース・ドレイン領域とＰチャネルＴＦＴの形成領域を覆うレジストパターン７４を形成し、これをマスクとしてリン等のＮ型不純物イオンを高濃度で注入する。これにより、ＮチャネルＴＦＴのソース・ドレイン領域のうち、高濃度ソース領域７１ａ、高濃度ドレイン領域７１ｂが形成される。
【０００４】
レジストパターン７４を除去した後、図７（ｂ）に示すように、Ｔｉ膜７５、ＡｌＣｕ膜７６、ＴｉＮ膜７７を順次成膜して積層膜とし、これを周知のフォトリソグラフィー技術を用いてパターニングすることにより、ＴｉＮ／ＡｌＣｕ／Ｔｉの積層膜からなるＮチャネルＴＦＴ用のゲート電極７８ｎ、ＰチャネルＴＦＴ用のゲート電極７８ｐをそれぞれ形成する。
【０００５】
次に、図７（ｃ）に示すように、全面にＮ型不純物イオンを低濃度で注入することにより、ＮチャネルＴＦＴの低濃度ソース領域７１ｃ、低濃度ドレイン領域７１ｄが形成される。このとき、レジストパターンは用いずにゲート電極７８ｎ，７８ｐをマスクとしてイオン注入を行う。また、ＰチャネルＴＦＴ側にもＮ型不純物イオンが注入されることになるが、低濃度のため特に支障はない。
【０００６】
次に、図７（ｄ）に示すように、シリコン酸化膜等からなるカバー絶縁膜７９を全面に形成する。このカバー絶縁膜７９を形成する意味については後述する。
【０００７】
次に、図７（ｅ）に示すように、ＮチャネルＴＦＴの形成領域を覆うレジストパターン８０を形成し、これをマスクとしてボロン等のＰ型不純物イオンを注入する。これにより、ＰチャネルＴＦＴのソース領域７２ａ、ドレイン領域７２ｂが形成され、ＰチャネルＴＦＴ、ＮチャネルＴＦＴが完成する。
【０００８】
ところで、この種のゲート電極材料の加工技術について、例えば非特許文献１には、ＡｌＣｕを塩素系ガスを用いてドライエッチングした場合、Ｃｕの塩化物によって側壁に保護膜が形成されるとの記述がある。
【０００９】
【非特許文献１】
徳山　巍　編著、「半導体ドライエッチング技術」、産業図書株式会社、ｐ．６４−６６
【００１０】
【発明が解決しようとする課題】
以上の製造プロセスのうち、ＰチャネルＴＦＴのソース・ドレイン形成工程においては、ＮチャネルＴＦＴの形成領域はレジストパターンで覆う一方、ＰチャネルＴＦＴ側はゲート電極をマスクとしてセルフアラインでソース領域、ドレイン領域を形成している。カバー絶縁膜を形成せずにこの工程を行ったとすると、フォトレジストを現像する際、ＰチャネルＴＦＴのゲート電極がレジスト現像液に直接晒されることになる。ゲート電極の構成材料のうち、ＴｉＮやＴｉはレジスト現像液に対する耐性が高いが、ＡｌＣｕはレジスト現像液に対する耐性が低いため、ＡｌＣｕ膜のみがエッチングされ、図８に示すように、ＴｉＮ膜７７やＴｉ膜７５の側壁に対してＡｌＣｕ膜７６の側壁がえぐれた形状となる。このように、ゲート電極の上部にひさし状の部分ができるため、この上に形成する膜のカバレッジ不良が生じるという問題がある。さらに、これらの膜構成では、レジスト剥離液に対してもレジスト現像液と同様の作用が生じるため、エッチング後のレジスト剥離工程でも同様の不良が生じる要因を抱えている。そのため、カバー絶縁膜でゲート電極を覆うことによってゲート電極がレジスト現像液やレジスト剥離液に直接接触しないようにすることで、上記の問題を対策している。
このように、従来の低温ポリＳｉＴＦＴの製造プロセスにおいては、ゲート電極の断面形状に起因するカバレッジ不良を解決するためにカバー絶縁膜の形成工程が必要とされていた。ところが、そのために工程数が増加するという問題があり、この部分のプロセスの簡略化が望まれていた。
【００１１】
また、本発明者らが確認したところ、上記の非特許文献１の記載に反して、実際にはＡｌＣｕでは保護膜は形成されず、ＡｌＮｄでは保護膜が形成されることがわかった。そのため、ＴｉＮ／ＡｌＣｕ／Ｔｉの積層膜ではゲート電極の加工時に塩素系ガスによるドライエッチングを行っても保護膜が形成されず、ＡｌＣｕの側壁がレジスト現像液に侵されることでえぐれが生じていたのである。これに対して、ＡｌＮｄの側壁には、エッチング反応時の反応生成物による保護膜が形成されることを確認した。
【００１２】
しかしながら、ＡｌＮｄ膜を用いようとすると、また新たな問題が生じた。
すなわち、ＡｌＮｄ膜を塩素系ガスでドライエッチングすると確かに側壁保護膜が形成されるが、ドライエッチング時にレジストパターンで覆われているＡｌＮｄ膜の上面には保護膜が形成されない。しかも、ＡｌＮｄ膜自身はレジスト現像液に対する耐性が低いので、現像工程を経た後は、図７に示すように、ＡｌＮｄ膜９０の膜減りが生じ、ＡｌＮｄ膜９０の側壁に保護膜９１による突起９１ｔが形成された。このため、このＡｌＮｄ膜をゲート電極として用いた場合、この上に層間絶縁膜を介して積層される導電層、例えばソース線とゲート電極との間でリーク電流が生じることが問題となった。
【００１３】
本発明は、上記の課題を解決するためになされたものであって、カバー絶縁膜形成工程等を必要とすることなく製造プロセスの簡略化が図れ、導電膜パターンの断面形状に起因するカバレッジ不良およびリーク不良が生じることのない半導体装置およびその製造方法を提供することを目的とする。
【００１４】
【課題を解決するための手段】
上記の目的を達成するために、本発明の半導体装置の製造方法は、アルミニウム・ネオジウム合金膜を形成する工程と、前記アルミニウム・ネオジウム合金膜上にレジスト現像液およびレジスト剥離液に対する耐性を有する導電膜を形成する工程と、前記導電膜上にレジスト膜を形成し、所定の露光を行った後、前記レジスト現像液で現像処理を行ってレジストマスクを形成する工程と、前記レジストマスクをマスクとし、塩素元素を含むエッチングガスを用いて、前記アルミニウム・ネオジウム合金膜と前記導電膜とを有する積層膜をドライエッチングする工程と、前記レジストマスクを、前記レジスト剥離液により除去する工程とを含むことを特徴とする。
【００１５】
本発明者らは、製造プロセスの簡略化を図ることを目的として、アモルファスＳｉＴＦＴでよく用いられているＡｌＮｄ（アルミニウム・ネオジウム合金）単層膜をゲート電極材料に用いることを考えた。ＡｌＮｄ膜は元来ヒロックが発生しにくく、下地膜材料との相互拡散も生じにくいという特性を有しているため、キャップメタル層やバリアメタル層が不要であり、単層膜の形態で用いることができるからである。
【００１６】
そこで、本発明の半導体装置の製造方法においては、ＡｌＮｄ膜上にレジスト現像液およびレジスト剥離液に対する耐性を有する導電膜を形成した後、この積層膜を塩素系ガスを用いてドライエッチングするので、ＡｌＮｄ膜の側壁には反応生成物による保護膜が形成される。この保護膜は一般にレジスト現像液やレジスト剥離液に対する耐性が高いものであるから、レジスト現像時にＡｌＮｄ膜の側壁を確実に保護し、側壁がえぐれるようなことがない。また、ＡｌＮｄ膜の上面は導電膜で覆われているので、レジスト剥離時にＡｌＮｄ膜の膜減りが生じることもない。また当然ながら、導電膜自身も膜減りがないため、側壁保護膜による突起が形成されることがなく、リーク電流の問題も解決することができる。このように、本発明の方法では積層構造とその加工方法を工夫したことによってこれを覆うカバー絶縁膜を形成する必要がなくなり、上記の効果を得ながら、製造プロセスの簡略化を図ることができる。
【００１７】
また上記のように、ＡｌＮｄ膜の上にレジスト現像液およびレジスト剥離液に対する耐性の高い導電膜を積層した構造を採り、そのエッチングを塩素元素を含むエッチングガスを用いて行うことにより、積層膜がレジスト現像液やレジスト剥離液に晒された際の膜減りやサイドエッチングをなくすことができる。その結果、加工精度がドライエッチングの加工精度のみで決まるようになり、加工精度を向上させることができる。また、膜減りがなくなるため、膜減りを見越して厚めに成膜する必要もなく、成膜工程の負担を軽減することができる。
【００１８】
本発明の他の半導体装置の製造方法は、ＴＦＴを含む半導体装置を製造する方法であって、基板上に島状の半導体層を形成する工程と、前記半導体層を覆うゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にアルミニウム・ネオジウム合金膜を形成する工程と、前記アルミニウム・ネオジウム合金膜上にレジスト現像液およびレジスト剥離液に対する耐性を有する導電膜を形成する工程と、前記導電膜上にレジスト膜を形成し、所定の露光を行った後、前記レジスト現像液で現像処理を行ってレジストマスクを形成する工程と、前記レジストマスクをマスクとし、塩素元素を含むエッチングガスを用いて、前記アルミニウム・ネオジウム合金膜と前記導電膜とを有する積層膜をドライエッチングすることによりゲート電極を形成する工程と、前記レジストマスクを、前記レジスト剥離液により除去する工程と、複数のＴＦＴ形成領域のうちの一部において、前記半導体層に、前記ゲート電極をマスクとして不純物のイオン注入を行うことにより、そのイオン注入領域に対応する半導体層に、前記ＴＦＴのソース領域およびドレイン領域をなす不純物拡散領域を形成する工程とを含むことを特徴とする。
【００１９】
上記本発明の他の半導体装置の製造方法は、［従来の技術］の項で例示したようなＴＦＴの製造プロセスに本発明を適用したものである。この方法によれば、ゲート電極を形成した後、ゲート電極を覆うカバー絶縁膜を形成する必要がないため、ゲート電極部分のカバレッジ不良やリーク不良を確実に防止しつつ、製造プロセスの簡略化を図ることができる。
【００２０】
本発明の半導体装置は、アルミニウム・ネオジウム合金膜の上層にレジスト現像液およびレジスト剥離液に対する耐性を有する導電膜が積層され、前記アルミニウム・ネオジウム合金膜の側壁にレジスト現像液およびレジスト剥離液に対する耐性を有する反応生成物が形成された構造の導電層パターンを有することを特徴とする。前記導電層パターンは、任意の配線であっても良いし、ゲート電極であっても良い。ゲート電極である場合、特にそのゲート電極がソース領域およびドレイン領域をなす半導体層の上層側に位置する、いわゆるトップゲート型ＴＦＴに用いると好適である。
【００２１】
本発明の半導体装置は、上記本発明の半導体装置の製造方法によって得られるものである。よって、本発明の半導体装置によれば、リーク電流不良やカバレッジ不良が少なく、電気的特性および信頼性に優れた半導体装置を実現することができる。また、トップゲート型ＴＦＴの場合、ゲート電極をマスクとしてソース・ドレイン領域形成用のイオン注入を行う工程があるため、ゲート電極に本発明特有の構造を採用すると、特に有効である。
【００２２】
【発明の実施の形態】
以下、本発明の一実施の形態を図１〜図３を参照して説明する。
本実施の形態では、アクティブマトリクス型液晶装置を構成するＴＦＴアレイ基板を、本発明の半導体装置の例として説明する。また、ＴＦＴ製造プロセスとして、低温ポリＳｉＴＦＴの例を挙げる。
図１および図２は本実施の形態の半導体装置の製造方法を順を追って示す工程断面図である。図５はＴＦＴアレイ基板をその上に形成された各構成要素とともに対向基板の側から見た平面図であり、図６は図５のＨ−Ｈ’線に沿う断面図である。なお、各図においては、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材毎に縮尺を異ならせてある。
【００２３】
本実施の形態の液晶装置においては、図５、図６に示すように、ＴＦＴアレイ基板１０上に、シール材５２がその縁に沿って設けられており、その内側に並行して画像表示領域の周辺を規定する額縁としての遮光膜５３が設けられている。シール材５２の外側の領域には、データ線６ａに画像信号を所定タイミングで供給することによりデータ線６ａを駆動するデータ線駆動回路２０１および外部回路接続端子２０２がＴＦＴアレイ基板１０の一辺に沿って設けられており、走査線３ａに走査信号を所定タイミングで供給することにより走査線３ａを駆動する走査線駆動回路１０４が、この一辺に隣接する２辺に沿って設けられている。走査線３ａに供給される走査信号遅延が問題にならないのならば、走査線駆動回路１０４は片側だけでも良いことは言うまでもない。また、データ線駆動回路２０１を画像表示領域１０ａの辺に沿って両側に配列してもよい。さらにＴＦＴアレイ基板１０Ｃの残る一辺には、画像表示領域の両側に設けられた走査線駆動回路１０４間をつなぐための複数の配線１０５が設けられている。
【００２４】
また、対向基板２０は、上述した第１の実施の形態において説明した対向基板であり、対向基板２０のコーナー部の少なくとも１箇所においては、ＴＦＴアレイ基板１０と対向基板２０との間で電気的に導通をとるための導通材１０６が設けられている。そして、図５に示すように、図６に示したシール材５２とほぼ同じ輪郭を持つ対向基板２０が当該シール材５２によりＴＦＴアレイ基板１０に固着されている。
【００２５】
次に、本実施の形態のＴＦＴアレイ基板の製造方法について説明する。
図１および図２においては、表示領域内の画素スイッチング用のＴＦＴ（ＮチャネルＴＦＴ）および蓄積容量の製造工程のみならず、当該製造工程と同時に並行して形成される周辺領域（上記のデータ線駆動回路２０１、走査線駆動回路１０４等の形成領域）内で用いられるＴＦＴ（相補型のＮチャネルＴＦＴおよびＰチャネルＴＦＴ）の製造工程も併せて説明するものである。
【００２６】
図１（ａ）に示すように、ガラス等の透明基板１上に絶縁層２を形成し、その上にアモルファスシリコン層３を成膜する。その後、アモルファスシリコン層３に対してレーザアニール処理等の加熱処理を施すことによって、アモルファスシリコン層３を再結晶させ、ポリシリコン層４（膜厚は例えば５０ｎｍ）に変換する。この第１工程は、表示領域、周辺領域ともに同様である。
【００２７】
次に、図１（ｂ）に示すように、周知のフォトリソグラフィー、エッチング技術を用いてポリシリコン層４をパターニングして島状の半導体層５とし、その上にＣＶＤ法等によりゲート絶縁層６を形成する。ゲート絶縁層６の膜厚は、例えば１００〜１５０ｎｍ程度である。この第２工程は、表示領域、周辺領域ともに同様である。
【００２８】
次に、図１（ｃ）に示すように、周知のフォトリソグラフィー技術を用いて、表示領域のうち、ＮチャネルＴＦＴと蓄積容量との接続部および蓄積容量の下部電極となるべき領域が開口したレジストパターン７を形成する。このとき、周辺領域は、全面がレジストパターン７で覆われている。その後、例えばＰＨ３／Ｈ２イオン等のＮ型不純物イオンをゲート絶縁層６を介して上記接続部および下部電極となるべき個所の半導体層５に注入する。このときのイオン注入条件は、例えば３１Ｐのドーズ量が３×１０１４〜５×１０１４／ｃｍ２程度であり、加速エネルギーは８０ｋｅＶ程度が必要とされる。この第３工程により、上記接続部８および蓄積容量の下部電極９が形成される。
【００２９】
次に、レジストパターン７を剥離した後、図２（ｄ）に示すように、ＮチャネルＴＦＴの高濃度ソース・ドレイン領域となるべき領域が開口したレジストパターン１０を形成する。このとき、ＮチャネルＴＦＴのチャネル領域および低濃度ソース・ドレイン領域となるべき領域、ＰチャネルＴＦＴとなるべき領域、上記接続部および蓄積容量の下部電極を形成した領域はレジストパターン１０で覆われている。その後、例えばＰＨ３／Ｈ２イオン等のＮ型不純物イオンをゲート絶縁層６を介してＮチャネルＴＦＴの高濃度ソース・ドレイン領域となるべき個所のポリシリコン層５に注入する。このときのイオン注入条件は、例えば３１Ｐのドーズ量が１×１０１５〜３×１０１５／ｃｍ２程度であり、加速エネルギーは８０ｋｅＶ程度が必要とされる。この第４工程により、ＮチャネルＴＦＴの高濃度ソース領域５ａ、高濃度ドレイン領域５ｂが形成される。
【００３０】
レジストパターン１０を除去した後、図２（ｅ）に示すように、例えば４００ｎｍ程度の膜厚を有するＡｌＮｄ膜１１、例えば１００ｎｍ程度の膜厚を有するＴｉＮ膜１２を順次成膜して積層膜とし、この上にレジストパターン（図示せず）を形成する。そして、レジストパターンをマスクとして、塩素元素を含むエッチングガス、例えばＣＣｌ４／Ｃｌ２等を用いて積層膜をドライエッチングする。この第５工程により、ＴｉＮ膜／ＡｌＮｄ膜の積層膜からなるＮチャネルＴＦＴ用ゲート電極１３，１４、ＰチャネルＴＦＴ用ゲート電極１５、蓄積容量の上部電極１６がそれぞれ形成される。その後、レジストパターンを除去する。
【００３１】
このＴｉＮ膜１２／ＡｌＮｄ膜１１の積層膜をパターニングする第５工程において、上層側のＴｉＮ膜１２はレジスト現像液に晒されることになるが、ＴｉＮ膜１２はレジスト現像液に対する耐性が高いため、特に膜減りが生じるようなことはない。また、塩素元素を含むＣＣｌ４／Ｃｌ２等のガスを用いてエッチングを行った際に、図３に示すように、ＡｌＮｄ膜１１の側壁にエッチング反応時の反応生成物からなる保護膜１７が形成される。なお、ＴｉＮ膜１２の側壁には保護膜１７がほとんど形成されない。この保護膜１７の存在により、レジスト剥離工程において、レジスト剥離液に対する耐性が低いＡｌＮｄ膜１１の側壁がエッチングされることはない。
【００３２】
次に、図２（ｆ）に示すように、レジストパターンを用いずに基板全面に例えばＰＨ３／Ｈ２イオン等のＮ型不純物イオンを低濃度で注入する。このときのイオン注入条件は、例えば３１Ｐのドーズ量が１×１０１３〜３×１０１３／ｃｍ２程度であり、加速エネルギーは８０ｋｅＶ程度が必要とされる。この第６工程により、ＮチャネルＴＦＴの低濃度ソース領域５ｃ、低濃度ドレイン領域５ｄが形成される。このとき、ゲート電極のみをマスクとしてイオン注入を行うため、ＰチャネルＴＦＴ側にもＮ型不純物イオンが注入されることになるが、低濃度のため特に支障はない。
【００３３】
次に、図２（ｇ）に示すように、ＰチャネルＴＦＴの形成領域が開口し、ＮチャネルＴＦＴおよび蓄積容量の形成領域が覆われたレジストパターン１８を形成する。そして、レジストパターン１８をマスクとして例えばＢ２Ｈ６／Ｈ２イオン等のＰ型不純物イオンを注入する。このときのイオン注入条件は、例えば１１Ｂのドーズ量が５×１０１４／ｃｍ２以上必要であり、加速エネルギーは２５〜３０ｋｅＶ程度が必要とされる。この第７工程により、ＰチャネルＴＦＴのソース領域５ｊ、ドレイン領域５ｋが形成される。
【００３４】
ＰチャネルＴＦＴのソース・ドレイン領域形成のためのイオン注入用のレジストパターン１８を形成する第７工程において、ＰチャネルＴＦＴ側のゲート電極１５はレジスト現像液に晒されるが、既にこのとき、ＡｌＮｄ膜１１の側壁に図３に示したようなレジスト現像液に対する耐性の高い保護膜１７が形成されているので、ＡｌＮｄ膜１１がエッチングされてえぐれるようなことはなく、ＴｉＮ膜１２もレジスト現像液に対する耐性が高いため、エッチングされることはない。また、レジスト剥離工程においても、保護膜１７の持つ作用によってレジスト剥離液に対する耐性が低いＡｌＮｄ膜１１の側壁がエッチングされることはないし、ＴｉＮ膜１２の膜減りが生じることもない。
【００３５】
レジストパターン１８を剥離した後、図２（ｈ）に示すように、第１層間絶縁膜２０を形成し、その後、第１層間絶縁膜２０を貫通して各ＴＦＴのソース領域、ドレイン領域に達するコンタクトホール２１をそれぞれ形成する。次いで、アルミニウム等の金属膜を全面に形成した後、フォトリソグラフィー技術を用いてパターニングすることによりデータ線２２、ソース電極２３、ドレイン電極２４、ソース領域−ドレイン領域間を相互に接続する配線２５等を形成する。次いで、第２層間絶縁膜２６を形成し、その後、第２層間絶縁膜２６を貫通して表示領域のＮチャネルＴＦＴのドレイン電極２４に達するコンタクトホール２７を形成する。次いで、インジウム錫酸化物（Ｉｎｄｉｕｍ　Ｔｉｎ　Ｏｘｉｄｅ，ＩＴＯ）等の透明導電膜を全面に形成した後、フォトリソグラフィー技術を用いてパターニングすることにより、ドレイン電極２４を介してＮチャネルＴＦＴの高濃度ドレイン領域５ｂに接続された画素電極２８を形成する。以上の工程により、ＴＦＴアレイ基板が完成する。
【００３６】
以降の工程は図示を省略するが、液晶装置に用いるＴＦＴアレイ基板とする場合には画素電極２８上を含む基板全面に、例えばラビング処理が施されたポリイミド等からなる配向膜を形成する。一方、対向基板側には共通電極、配向膜等を形成する。そして、これらＴＦＴアレイ基板と対向基板とを貼り合わせ、これらの基板間に液晶を封入することによって、本実施の形態の液晶装置が完成する。
【００３７】
本実施の形態のＴＦＴアレイ基板の製造方法の特徴的なところは、ＡｌＮｄ膜１１上にレジスト現像液やレジスト剥離液に対する耐性を有するＴｉＮ膜１２を積層した後、この積層膜を塩素系ガスを用いてドライエッチングするようにしたことである。これにより、ＡｌＮｄ膜１１の側壁にレジスト現像液やレジスト剥離液に対する耐性が高い保護膜１７が形成され、上面もレジスト現像液やレジスト剥離液に対する耐性が高いＴｉＮ膜１２で覆われる構成となる。その結果、レジスト現像時もしくは剥離時にＡｌＮｄ膜１１の側壁がエッチングされてえぐれることがないので、カバレッジ不良が発生することがなく、また、ＴｉＮ膜１２の膜減りが生じないため、保護膜１７による突起が形成されることがなく、リーク電流の問題も解決することができる。
【００３８】
また、積層膜がレジスト現像液やレジスト剥離液に晒された際の膜減りやサイドエッチングをなくすことができるため、加工精度がドライエッチングの加工精度のみで決まるようになり、加工精度を向上させることができる。また、膜減りがなくなるため、膜減りを見越して厚めに成膜する必要もなく、成膜工程の負担を軽減することができる。このように、本実施の形態の方法では積層構造を工夫したことによってこれを覆うカバー絶縁膜を形成する必要がないため、上記の効果を得ながら、製造プロセスの簡略化を図ることができる。
【００３９】
なお、本発明の技術範囲は上記実施の形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。例えば上記実施の形態ではＡｌＮｄ膜の上層側にのみレジスト現像液やレジスト剥離液に対する耐性の高い導電膜を設けた例を挙げたが、この構成に代えて、図４に示すように、ＡｌＮｄ膜１１の上層側に上記実施の形態と同様のＴｉＮ膜１２を設けるとともに、下層側にもレジスト現像液やレジスト剥離液に対する耐性の高い導電膜、例えばＴｉ膜３０を設けた構成としても良い。この構成とした場合、例えばＡｌＮｄ膜から酸化膜側にヒロックが成長したとき、酸化膜に食い込んで電界の集中を生じるのを防ぐことが可能である。また、成膜後の加熱温度によっては酸化膜と反応する可能性があるが、それも防ぐことが可能になる、といった更なる効果が期待できる。
【００４０】
また、上記実施の形態では本発明の積層膜をゲート電極に用いた例を示したが、ゲート電極以外の導電膜パターンや配線に用いることも可能である。また、液晶装置に用いる以外の他の用途のアクティブマトリクス基板に本発明を適用しても良いし、さらにはアクティブマトリクス基板以外の他の半導体装置に本発明を適用することも勿論可能である。
【００４１】
【発明の効果】
以上、詳細に説明したように、本発明によれば、カバー絶縁膜形成工程等を必要とすることなく製造プロセスの簡略化が図れ、製造過程における導電膜パターンの断面形状に起因するカバレッジ不良やリーク電流不良が生じることのない半導体装置およびその製造方法を提供することができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態の半導体装置の製造方法を順を追って示す工程断面図である。
【図２】同、工程断面図の続きである。
【図３】同、半導体装置に用いるゲート電極の積層構造を示す断面図である。
【図４】同、積層構造の変形例を示す断面図である。
【図５】同、実施の形態の液晶装置の平面図である。
【図６】図５のＨ−Ｈ’線に沿う断面図である。
【図７】従来の半導体装置（低温ポリＳｉＴＦＴ）の製造方法の一例を順を追って示す工程断面図である。
【図８】ゲート電極材料としてＴｉＮ／ＡｌＣｕ／Ｔｉを用いたときの問題点を説明するための図である。
【図９】ゲート電極材料としてＡｌＮｄを用いたときの問題点を説明するための図である。
【符号の説明】
５　半導体層
６　ゲート絶縁層
７，１０，１８　レジストパターン
１１　ＡｌＮｄ膜
１２　ＴｉＮ膜（レジスト現像液およびレジスト剥離液に対する耐性を有する導電膜）
１３，１４　ＮチャネルＴＦＴ用ゲート電極
１５　ＰチャネルＴＦＴ用ゲート電極
１７　保護膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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