(57)【要約】【課題】バス資源を有効に活用して、データ転送速度を落すことなく小面積化および低消費電力化できるバス調停回路を提供する。【解決手段】２系統のパラレルデータバス１１と、１系統のシリアルデータバス１２とを有する。バス調停部１０は、バス使用要求元マスタ１５−１、１５−２のバス使用優先度レベルがレベル１のときは、シリアルデータバス１２を使用するように制御する。レベル２のときは、パラレルデータバス１１を１系統使用するように制御し、クロック周波数を通常の２倍にしてパラレル・シリアル混合転送方式でデータ転送を行う。レベル３、４のときは、パラレルデータバス１１を２系統使用するように制御する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
パラレルデータバスと、シリアルデータバスと、各種デバイスによるバスの使用を制御するバス調停部とを備え、
前記バス調停部は、
バス使用要求元デバイスからのデータ転送量やデータ転送要求速度に応じて、当該バス使用要求元デバイスに前記パラレルデータバスまたは前記シリアルデータバスの使用権を与えることを特徴とするバス調停回路。
【請求項２】
前記パラレルデータバスは２系統、前記シリアルデータバスは１系統あり、
前記バス調停部は、
高速デバイスにデータ転送を行う場合は、前記２系統のパラレルデータバスの使用権をバス使用要求元デバイスに与えることにより、前記２系統のパラレルデータバスを使用した高速パラレルデータ転送方式によるデータ転送を可能とし、
低速デバイスにデータ転送を行う場合は、前記シリアルデータバスの使用権をバス使用要求元デバイスに与えることにより、前記シリアルデータバスを使用したシリアルデータ転送方式によるデータ転送を可能とし、
高速デバイスにデータ転送を行うとともに低速デバイスにデータ転送を行う場合は、前記２系統のパラレルデータバスの使用権を当該高速デバイスにデータ転送を行うバス使用要求元デバイスに与えるとともに、前記シリアルデータバスの使用権を当該低速デバイスにデータ転送を行うバス使用要求元デバイスに与えることにより、前記２系統のパラレルデータバスを使用した高速パラレルデータ転送方式によるデータ転送と、前記シリアルデータバスを使用したシリアルデータ転送方式によるデータ転送とを同時に可能とすることを特徴とする請求項１記載のバス調停回路。
【請求項３】
前記パラレルデータバスのバス幅がｍ（ｍは正数）ビットの場合、
前記バス調停部は、
前記パラレルデータバスを使用してｎ（ｎは正数）ビットシリアル転送を行うとともに通常のｎ倍のクロック周波数でｍｘｎビット転送を行うパラレル・シリアル混合転送方式によるデータ転送を可能とする機能を有していることを特徴とする請求項１記載のバス調停回路。
【請求項４】
前記バス調停部は、
バス使用要求元デバイスからのデータ転送量やデータ転送要求速度に応じて、当該バス使用要求元デバイスの使用するバス幅を変更する機能を有していることを特徴とする請求項３記載のバス調停回路。
【請求項５】
前記バス調停部は、
前記高速パラレルデータ転送方式によるデータ転送を行っている途中で前記パラレルデータバスの新たなバス使用要求が発生した場合、必要に応じて、前記パラレル・シリアル混合転送方式によるデータ転送に切り替える機能を有していることを特徴とする請求項３記載のバス調停回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、バス資源を有効に活用して各種デバイス間でデータ転送を行えるように制御するバス調停技術に関する。
【０００２】
【従来の技術】
従来のバス調停回路の構成を図９に示す。このバス調停回路９０は、３２ｂｉｔの高速パラレルバス９１を複数系統備えているため、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）、ＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ＤＭＡＣ（ｄｉｒｅｃｔ  ｍｅｍｏｒｙ  ａｃｃｅｓｓ  ｃｏｎｔｒｏｌｌｅｒ）、ＬＣＤ（Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ  Ｄｉｓｐｌａｙ）などの複数のデバイス間で高速にデータ転送することが可能である。（たとえば、特許文献１等参照）
【０００３】
【特許文献１】
特開平７−２３０４２０号公報（第１頁、図３）
【０００４】
【発明が解決しようとする課題】
しかし、上述した従来のバス調停回路では、ＬＣＤやＨＤＤ（Ｈａｒｄ  Ｄｉｓｋ  Ｄｒｉｖｅ）などの低速デバイスがバスを使用する際、バスがオーバースペックになってしまう。すなわち、低速デバイスへのデータ転送速度がたとえば８ｂｉｔの場合、バス幅３２ｂｉｔの１／４しか使用されないことになる。また、スレーブデバイスの増加に伴いバスを増やす必要があるため、バス調停回路の面積が大幅に増大するという問題がある。
【０００５】
本発明は、上述した従来の技術の問題を解決するためになされたもので、バス資源を有効に活用して、データ転送速度を落すことなく小面積化および低消費電力化できるバス調停回路を提供することを目的とする。
【０００６】
【課題を解決するための手段】
上記目的を達成するために、本発明のバス調停回路は、パラレルデータバスと、シリアルデータバスと、各種デバイスによるバスの使用を制御するバス調停部とを備え、前記バス調停部は、バス使用要求元デバイスからのデータ転送量やデータ転送要求速度に応じて、当該バス使用要求元デバイスに前記パラレルデータバスまたは前記シリアルデータバスの使用権を与える。
【０００７】
この構成により、バス資源を有効に活用して、データ転送速度を落すことなく小面積化および低消費電力化できる。
【０００８】
また、本発明のバス調停回路において、前記パラレルデータバスは２系統、前記シリアルデータバスは１系統あり、前記バス調停部は、高速デバイスにデータ転送を行う場合は、前記２系統のパラレルデータバスの使用権をバス使用要求元デバイスに与えることにより、前記２系統のパラレルデータバスを使用した高速パラレルデータ転送方式によるデータ転送を可能とし、低速デバイスにデータ転送を行う場合は、前記シリアルデータバスの使用権をバス使用要求元デバイスに与えることにより、前記シリアルデータバスを使用したシリアルデータ転送方式によるデータ転送を可能とし、高速デバイスにデータ転送を行うとともに低速デバイスにデータ転送を行う場合は、前記２系統のパラレルデータバスの使用権を当該高速デバイスにデータ転送を行うバス使用要求元デバイスに与えるとともに、前記シリアルデータバスの使用権を当該低速デバイスにデータ転送を行うバス使用要求元デバイスに与えることにより、前記２系統のパラレルデータバスを使用した高速パラレルデータ転送方式によるデータ転送と、前記シリアルデータバスを使用したシリアルデータ転送方式によるデータ転送とを同時に可能とする。
【０００９】
この構成により、高速パラレルデータ転送方式、シリアルデータ転送方式、または両転送方式を同時に用いたデータ転送を行うことができる。
【００１０】
また、本発明のバス調停回路において、前記パラレルデータバスのバス幅がｍ（ｍは正数）ビットの場合、前記バス調停部は、前記パラレルデータバスを使用してｎ（ｎは正数）ビットシリアル転送を行うとともに通常のｎ倍のクロック周波数でｍｘｎビット転送を行うパラレル・シリアル混合転送方式によるデータ転送を可能とする機能を有していることが望ましい。
【００１１】
この構成によれば、パラレルデータバスのバス幅を有効に活用してパラレル・シリアル混合転送方式によるデータ転送を行うことができる。
【００１２】
また、本発明のバス調停回路において、前記バス調停部は、前記バス使用優先度レベルに応じて、各バス使用要求元デバイスの使用するバス幅を変更する機能を有していることが望ましい。
【００１３】
この構成によれば、複数のデバイス間で同時にデータ転送を行う場合等に、パラレルデータバスのバス幅を更に有効に活用してパラレル・シリアル混合転送方式によるデータ転送を行うことができる。
【００１４】
また、本発明のバス調停回路において、前記バス調停部は、前記高速パラレルデータ転送方式によるデータ転送を行っている途中で前記パラレルデータバスの新たなバス使用要求が発生した場合に、必要に応じて、前記パラレル・シリアル混合転送方式によるデータ転送に切り替える機能を有していることが望ましい。
【００１５】
この構成によれば、高速パラレルデータ転送方式によってパラレルデータバスを２系統とも使用している時に、必要に応じて、パラレル・シリアル混合転送方式によるデータ転送に切り替えることにより、データ転送途中のデータ転送と新たなバス使用要求が発生したデータ転送とをパラレル・シリアル混合転送方式により同時に行うことができる。
【００１６】
【発明の実施の形態】
以下に本発明の実施の形態について図面を用い説明する。
【００１７】
図１は本発明のバス調停回路の実施の形態の一例を示す回路図である。このバス調停回路１は、２系統のパラレルデータバス１１と、１系統のシリアルデータバス１２と、これらのバス１１、１２と各種デバイス（ＣＰＵ１５−１、ＤＭＡＣ１５−２、ＲＡＭ１６−１、ＬＣＤ１６−２、・・・）との接続を制御するバス調停部１０とを有している。
【００１８】
ＲＡＭ１６−１、ＬＣＤ１６−２などのスレーブデバイス（以下、単にスレーブと記す）は、自デバイスの状態を示すビジー信号１３をＣＰＵ１５−１、ＤＭＡＣ１５−２などのマスタデバイス（以下、単にマスタと記す）に出力する。
【００１９】
各マスタは、データ転送を行う際、データ転送先スレーブのＩＤ信号２１をバス調停部１０に出力する。
【００２０】
バス調停部１０は、ＩＤ信号２１をバス要求信号として認識する。そして、バス要求信号を出したマスタと転送先スレーブを接続し、バス使用許可信号２２を出力することにより、バス要求元マスタにバス使用権を与える。
【００２１】
また、各マスタは、ＩＤ信号２１と同時にバス使用優先度信号を出力する機能を有している。バス使用優先度信号は、レベル１〜４のうちの何れかのバス使用優先度レベルを示す。バス使用優先度レベルは、各マスタからのデータ転送量やデータ転送要求速度により決定される。
【００２２】
バス調停部１０は、バス使用優先度レベルがレベル１のときは、低速データ転送と判断し、シリアルデータバス１２を使用するように制御する。レベル２のときは、中速データ転送と判断し、パラレルデータバス１１を１系統使用するように制御する。そして、クロック（ＣＬＫ）周波数を通常の２倍にして３２ビット（ｂｉｔ）転送するパラレル・シリアル混合転送方式でデータ転送を行う。レベル３、４のときは、高速データ転送と判断し、パラレルデータバス１１を２系統使用するように制御する。ただし、レベル４のときに限り、そのとき既に実行中の他のパラレルデータ転送をすべて停止し、最優先で２系統のパラレルデータバス１１を確保し、転送が完了するまで他のパラレルデータ転送を拒否する制御を行う。
【００２３】
次に、上記バス調停回路１の動作例について図２〜図５を用いて具体的に説明する。なお、各パラレルデータバス１１のバス幅は１６ビット、ＣＰＵ１５−１、ＤＭＡＣ１５−２、およびＲＡＭ１６−１の使用可能なバス幅は最大３２ビットとする。
【００２４】
図２はＣＰＵ１５−１とＲＡＭ１６−１間で高速データ転送（３２ｂｉｔ高速パラレルデータ転送）を行う場合の動作説明図である。この場合、ＣＰＵ１５−１は、ＲＡＭ１６−１のビジー信号１３により、ＲＡＭ１６−１がビジー状態でないことを確認した後、ＲＡＭ１６−１のＩＤ信号２１をバス調停部１０（図１）に出力してバスリクエストを行う。バス調停部１０は、他にバス１１が使用されていないことを確認し、２系統のパラレルバス１１の使用権をＣＰＵ１５−１およびＲＡＭ１６−１に与え、ＣＰＵ１５−１とＲＡＭ１６−１間で３２ｂｉｔ高速パラレルデータ転送を行える状態にする。このときのバス使用優先度信号レベルは、レベル３またはレベル４である。
【００２５】
図３はＤＭＡＣ１５−２とＬＣＤ１６−２間で低速データ転送（８ｂｉｔシリアルデータ転送）を行う場合の動作説明図である。この場合、ＤＭＡＣ１５−２は、ＬＣＤ１６−２のビジー信号１３により、ＬＣＤ１６−２がビジー状態でないことを確認した後、ＬＣＤ１６−２のＩＤ信号２１をバス調停部１０（図１）に出力してバスリクエストを行う。バス調停部１０は、シリアルデータバス１２が使用されていないことを確認し、シリアルデータバス１２の使用権をＤＭＡＣ１５−２およびＬＣＤ１６−２に与え、ＤＭＡＣ１５−２とＬＣＤ１６−２間でシリアルデータ転送を行える状態にする。このときのバス使用優先度信号レベルは、レベル１である。
【００２６】
図４はＣＰＵ１５−１とＲＡＭ１６−１間の高速データ転送とＤＭＡＣ１５−２とＬＣＤ１６−２間の低速データ転送が同時に発生する場合の動作説明図である。この場合、ＣＰＵ１５−１は、ＲＡＭ１６−１がビジー状態でないことを確認した後、ＲＡＭ１６−１のＩＤ信号２１をバス調停部１０（図１）に出力してバスリクエストを行う。また、ＤＭＡＣ１５−２も同様に、ＬＣＤ１６−２がビジー状態でないことを確認し、ＬＣＤ１６−２のＩＤ信号２１をバス調停部１０に出力してバスリクエストを行う。バス調停部１０は、ＣＰＵ１５−１には２系統のパラレルバス１１の使用権を与え、ＤＭＡＣ１５−２にはシリアルデータバス１２の使用権を与えることで、高速データ転送と低速データ転送を同時に行える状態にする。
【００２７】
図５はＲＡＭ１６−１がデュアルポートＳＲＡＭである場合に、このデュアルポートＳＲＡＭに対して、ＣＰＵ１５−１とＤＭＡＣ１５−２によるデータ転送要求が同時に発生する場合の動作説明図である。この場合、ＣＰＵ１５−１とＤＭＡＣ１５−２各々が、ＲＡＭ１６−１がビジー状態でないことを確認し、ＲＡＭ１６−１のＩＤ信号２１をバス調停部１０（図１）に出力してバスリクエストを行う。バス調停部１０は、ＣＰＵ１５−１とＤＭＡＣ１５−２に対し、パラレルバス１１の使用権を１系統づつ与え、パラレル・シリアル混合転送方式で転送を行うように制御する。このときのバス使用優先度信号レベルは、レベル２である。
する
【００２８】
つぎに、図５のパラレル・シリアル混合転送方式の詳細について図６を用いて説明する。図６において、マスタ１５がバス調停部１０に対してスレーブ１６のＩＤ信号２１を発してバスリクエストを行うと、バス調停部１０は、パラレルバス１１の空きを確認し、パラレルバス１１のバス使用許可信号２２をマスタ１５およびスレーブ１６に出力する。その際、バス使用許可信号２２により、ｎビットパラレル・シリアル混合転送を行うように指定する。バス使用許可信号２２を受けたマスタ１５およびスレーブ１６は、各々のパラレル・シリアル変換器（送信側）６１、７１およびシリアル・パラレル変換器（受信側）６２、７２を用いて、ｎビットパラレル・シリアル混合転送を行う。転送終了後、マスタ１５がバスリクエストを取り下げる。バス調停部１０は、パラレルバス１１を開放する。
【００２９】
図７はパラレル・シリアル混合転送方式におけるデータ変換方法についての説明図である。図７は８ビットのパラレル転送データを２ビットパラレル・シリアル混合転送データに変換する場合を例示しており、パラレル転送データＤ０、Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５、Ｄ６、Ｄ７を、２ビットずつシリアルデータに変換することにより、シリアル混合転送データＤ０１、Ｄ２３、Ｄ４５、Ｄ６７を生成している。このようにすることにより、データ線の使用本数（使用バス幅）を１／ｎ（この場合１／２）に削減することができる。
【００３０】
しかし、ｎビットパラレル・シリアル混合転送方式によるデータ転送を、パラレル転送方式の場合と同じクロック周波数で行ったのでは、パラレル転送方式に対してｎ倍の転送時間がかかってしまうため、高速転送を実現できない。そこで、高速データ転送を行う場合には、クロック周波数を通常のｎ倍にする必要がある。クロック周波数の変更は、マスタおよびスレーブ内のクロックジェネレータが行う。ただし、携帯機器用のシステムでは、消費電力の面から常にクロック周波数を通常のｎ倍にすることは望ましくないため、バス使用優先度信号レベルがレベル４の場合のみ、高速データ転送を行う構成とする。
【００３１】
つぎに、高速データ転送を行っている途中で２系統のパラレルデータバスの新たな使用要求が発生した場合におけるバス調停部１０の動作について、図８の流れ図を用いて説明する。
【００３２】
図８の例では、ＣＰＵ１５−１とデュアルポートＲＡＭ１６−１間（以下、▲１▼と記す）でパラレルデータバス１１が２系統とも使用した高速データ転送が行われている時に（ステップＳ１）、ＤＭＡＣ１５−２とデュアルポートＲＡＭ１６−１間（以下▲２▼と記すのバスリクエスト（３２ビット高速パラレルデータ転送要求）が発生している（ステップＳ２）。
【００３３】
バス調停部１０は、▲１▼のバス使用優先度信号レベルがレベル４の場合（ステップＳ３でレベル４）、▲２▼のバス使用優先度信号レベルを調べる（ステップＳ４）。その結果、▲２▼のバス使用優先度信号レベルがレベル３であれば（ステップＳ４でレベル３）、▲２▼の新たなバスリクエストを拒否し、▲１▼の高速データ転送を優先させる。
【００３４】
ステップＳ４において、▲２▼のバス使用優先度信号レベルがレベル４であれば、▲１▼および▲２▼にパラレルデータバス１１を１系統ずつ割り当て、パラレル・シリアル混合転送方式によりデータ転送を行うように制御する（Ｓ５）。そして、▲１▼、▲２▼のいずれかのデータ転送が完了したら（Ｓ６）、未完了のデータ転送にパラレルデータバス１１を２系統割り当て、高速パラレル転送に切り替える（Ｓ７）。
【００３５】
ステップＳ３において、▲１▼のバス使用優先度信号レベルがレベル３であれば、▲１▼のデータ転送を一時停止する（Ｓ８）。▲２▼のバス使用優先度信号レベルがレベル４であれば（Ｓ９でレベル４）、▲２▼にパラレルデータバス１１を２系統割り当て、高速パラレル転送を開始する（Ｓ１０）。そして、▲２▼のデータ転送が完了したら（Ｓ１１）、▲１▼のデータ転送を再開する（Ｓ１２）。
【００３６】
ステップＳ９において、▲２▼のバス使用優先度信号レベルがレベル３であれば、▲１▼および▲２▼にパラレルデータバス１１を１系統ずつ割り当て、パラレル・シリアル混合転送方式によりデータ転送を行うように制御する（Ｓ１３）。そして、この場合は、▲１▼、▲２▼のいずれかのデータ転送が完了した後も（Ｓ１４）、未完了のデータ転送を、１系統のパラレルデータバス１１を使用したパラレル・シリアル混合転送方式により継続する（Ｓ１５）。
【００３７】
以上説明したように、この実施の形態のバス調停回路１によれば、データ転送量やデータ転送要求速度により決定されるバス使用優先度レベルに応じた適切な転送方式でデータ転送を行うことができるので、バス資源を有効に活用して、データ転送速度を落すことなく各種デバイス間でデータ転送を行うことができる。また、各種デバイスがバスを共有できるため、小面積化および低消費電力化が可能である。また、データ転送するデバイス数が増加しても、バス調停回路１の面積（チップ面積）の増大する度合いは小さいので、製造コストを抑えることができる。
【００３８】
また、パラレルデータバス１１の他に、ＬＣＤ１６−２等の低速デバイス用にシリアルデータバス１２を用意し、低速デバイスへのデータ転送にはシリアルデータバス１２を使用するようにしたことにより、低速デバイスによるバス資源の無駄な使用を防ぎ、より少ないバス資源で高効率データ転送が可能となる。
【００３９】
また、パラレルデータ転送時に、パラレルデータバスの各データ線に、パラレル転送データを複数ビットずつシリアル変換したデータを乗せて転送するパラレル・シリアル混合転送方式をとることにより、バス資源の利用効率を高めることができる。したがって、トータルのデータ線数（バス幅）を削減し、バス調停回路１の面積の縮小を図ることができる。
【００４０】
なお、上記の実施の形態では、デュアルポートの高速デバイスとして、デュアルポートＳＲＡＭを例示したが、これに限るものではない。また、上記の実施の形態では、２系統のパラレルデータバスと１系統のシリアルデータバスを備えた回路構成について説明したが、３系統以上のパラレルデータバスを備えた回路構成や、２系統以上のシリアルデータバスを備えた回路構成としてもよい。
【００４１】
【発明の効果】
以上説明したように、本発明によれば、バス資源を有効に活用して、データ転送速度を落すことなく小面積化および低消費電力化できるバス調停回路を実現できる。
【図面の簡単な説明】
【図１】本発明のバス調停回路の実施の形態の一例を示す回路図である。
【図２】図１のＣＰＵとＲＡＭ間で高速データ転送を行う場合の動作説明図である。
【図３】図１のＤＭＡＣとＬＣＤ間で低速データ転送を行う場合の動作説明図である。
【図４】ＣＰＵとＲＡＭ間の高速データ転送とＤＭＡＣとＬＣＤ間の低速データ転送が同時に発生する場合の動作説明図である。
【図５】デュアルポートＳＲＡＭに対して、ＣＰＵとＤＭＡＣによるデータ転送要求が同時に発生する場合の動作説明図である。
【図６】パラレル・シリアル混合転送方式の説明に用いたブロック図である。
【図７】パラレル・シリアル混合転送方式におけるデータ変換方法についての説明図である。
【図８】高速データ転送を行っている途中で２系統のパラレルデータバスの新たな使用要求が発生した場合におけるバス調停部の動作内容を示す流れ図である。
【図９】従来のバス調停回路の構成図である。
【符号の説明】
１：バス調停回路
１０：バス調停部
１１：パラレルデータバス
１２：シリアルデータバス
１５−１：ＣＰＵ（マスタデバイス）
１５−２：ＤＭＡＣ（マスタデバイス）
１６−１：ＲＡＭ（スレーブデバイス）
１６−２：ＬＣＤ（スレーブデバイス）
２１：ＩＤ信号（バス要求信号）
２２：バス使用許可信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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