(57)【要約】【課題】低電圧電源でアクティブ時の高速動作とスリープ時の低消費電力を実現する半導体集積回路を提供する。【解決手段】低閾値電圧のトランジスタで構成される論理回路への電源供給は、スリープ制御信号ＳＬ１で制御されるＰＭＯＳ５ａとＮＭＯＳ６ａによってスリープ時に停止される。一方、スリープ直前の論理回路の信号を保持するＦＦ１０Ａ等に対する電源供給は、スリープ制御信号ＳＬ２で制御されるＰＭＯＳ５ｂとＮＭＯＳ６ｂによってアクティブ時に停止される。また、アクティブからスリープへ移行するスリープイン時と、スリープからアクティブへ移行するスリープアウト時には、論理回路とＦＦ１０Ａ等に電源が供給され、アクティブ時に必要な信号の保持と出力が行われる。【選択図】      図１
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【特許請求の範囲】
【請求項１】
アクティブ時、アクティブからスリープに移行するスリープイン時、スリープ時及びスリープからアクティブに移行するスリープアウト時に電源電圧を供給する電源線と、
前記スリープアウト時、前記アクティブ時及び前記スリープイン時にオン状態となって前記電源線を第１の仮想電源線に接続し、前記スリープ時にはオフ状態となる第１のＭＯＳトランジスタと、
前記スリープイン時、前記スリープ時及び前記スリープアウト時にオン状態となって前記電源線を第２の仮想電源線に接続し、前記アクティブ時にはオフ状態となる第２のＭＯＳトランジスタと、
前記第１及び第２のＭＯＳトランジスタの閾値電圧よりも低い閾値電圧を有するＭＯＳトランジスタで構成され、前記第１の仮想電源線から電源を供給されて所定の論理動作を行う論理回路と、
前記第１及び第２のＭＯＳトランジスタの閾値電圧と同程度の閾値電圧を有するＭＯＳトランジスタで構成され、前記第２の仮想電源線から電源を供給されて前記論理回路中の所定ノードにおける信号のレベルを保持して出力する記憶部とを、
備えたことを特徴とする半導体集積回路。
【請求項２】
前記論理回路は、クロック信号に従ってデータを保持するデータ保持部を有することを特徴とする請求項１記載の半導体集積回路。
【請求項３】
前記論理回路中の所定ノードにおける信号は、前記クロック信号であることを特徴とする請求項２記載の半導体集積回路。
【請求項４】
前記論理回路中の所定ノードにおける信号は、前記クロック信号及び前記データ保持部の入出力信号であることを特徴とする請求項２記載の半導体集積回路。
【請求項５】
アクティブ時、アクティブからスリープに移行するスリープイン時、スリープ時及びスリープからアクティブに移行するスリープアウト時に電源電圧を供給する電源線と、
前記スリープアウト時、前記アクティブ時及び前記スリープイン時にオン状態となって前記電源線を第１の仮想電源線に接続し、前記スリープ時にはオフ状態となる第１のＭＯＳトランジスタと、
前記スリープイン時、前記スリープ時及び前記スリープアウト時にオン状態となって前記電源線を第２の仮想電源線に接続し、前記アクティブ時にはオフ状態となる第２のＭＯＳトランジスタと、
前記第１及び第２のＭＯＳトランジスタの閾値電圧よりも低い閾値電圧を有するＭＯＳトランジスタで構成され、前記第１の仮想電源線から供給される電源によって所定の論理動作を行う論理動作部及び動作中のデータをクロック信号に従って保持するデータ保持部を有する論理回路と、
前記第１及び第２のＭＯＳトランジスタの閾値電圧と同程度の閾値電圧を有するＭＯＳトランジスタで構成され、前記第２の仮想電源線から供給される電源によって前記論理回路中の前記クロック信号のレベルを保持して出力する第１の記憶部と、
前記第１及び第２のＭＯＳトランジスタの閾値電圧と同程度の閾値電圧を有するＭＯＳトランジスタで構成され、前記電源線から供給される電源によって前記論理回路中の前記データ保持部の入出力信号のレベルを保持して出力する第２の記憶部とを、
備えたことを特徴とする半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路、特に低電圧電源でアクティブ時の高速動作とスリープ時の低消費電力を実現する半導体集積回路に関するものである。
【０００２】
【従来の技術】
【０００３】
【特許文献１】
特開平１１−１１２２９７号公報
【非特許文献１】
Ｓ．Ｓｈｉｇｅｍａｔｓｕ  ｅｔ  ａｌ．，“Ａ  １−Ｖ  Ｈｉｇｈ−Ｓｐｅｅｄ  Ｃｉｒｃｕｉｔ  Ｓｃｈｅｍｅ  ｆｏｒ  Ｐｏｗｅｒ−Ｄｏｗｎ  Ａｐｐｌｉｃａｔｉｏｎ  Ｃｉｒｃｕｉｔｓ”，ＩＥＥＥ  Ｊ．Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ，Ｊｕｎｅ１９９７，Ｖｏｌ．３２，Ｎｏ．６，ｐｐ８６１−８６９
【０００４】
近年、半導体集積回路の高集積化と高性能化が進展し、その応用分野が広範囲に展開されることに伴い、その消費電力の低減が重要な課題となってきた。ＣＭＯＳＬＳＩでは、消費電力は電源電圧の２乗に比例するため、電源電圧を下げることが低消費電力化の最も有効な方法である。しかし、電源電圧を下げると、ＭＯＳトランジスタ（以下、単に「ＭＯＳ」という）の動作速度が遅くなるため、アクティブ（動作）時での閾値電圧を下げる必要がある。
【０００５】
閾値電圧の低下は、スリープ（待機）時において、ＭＯＳのサブスレッショルドによる漏れ電流の増加が生ずるという問題があり、この問題を解決するものとして、ＭＴＣＭＯＳ（Ｍｕｌｔｉ−Ｔｈｒｅｓｈｏｌｄ  ＣＭＯＳ）技術がある。
【０００６】
図２（ａ）〜（ｄ）は、前記非特許文献１に記載された従来のＭＴＣＭＯＳ技術による半導体集積回路の説明図である。
【０００７】
この半導体集積回路は、図２（ａ）に示すように、実際の電源回路から電源電圧ＶＤＤが与えられる電源線１と接地電圧ＧＮＤが与えられる接地線２の間に、仮想電源電圧ＶＶＤＤと仮想接地電圧ＶＧＮＤを供給するための仮想電源線３と仮想接地線４を設けている。
【０００８】
電源線１と仮想電源線３の間、及び接地線２と仮想接地線４の間は、それぞれ高い閾値電圧を有するスリープ制御用のＰチャネル型ＭＯＳ（以下、「ＰＭＯＳ」という）５及びＮチャネル型ＭＯＳ（以下、「ＮＭＯＳ」という）６で接続されている。ＮＭＯＳ６のゲートには、スリープ制御信号ＳＬが与えられ、ＰＭＯＳ５のゲートには、このスリープ制御信号ＳＬがインバータ７で反転されて与えられるようになっている。
【０００９】
仮想電源線３と仮想接地線４の間には、低い閾値電圧を有するＭＯＳで構成された論理回路が接続され、アクティブ時には、スリープ制御信号ＳＬによってＰＭＯＳ５とＮＭＯＳ６がオン状態にされて、仮想電源線３と仮想接地線４から供給される電源によって論理回路による高速動作が行われる。また、スリープ時には、スリープ制御信号ＳＬによってＰＭＯＳ５とＮＭＯＳ６がオフ状態にされ、論理回路への電源供給が停止されて漏れ電流が遮断されるようになっている。
【００１０】
この場合、論理回路の中にフリップフロップ（以下、「ＦＦ」という）のようにデータを保持する回路が含まれていると、スリープ時にＦＦへの電源供給が停止されることにより、保持していたデータが消失する。この対策として、図２（ｂ），（ｃ）のようなメモリ回路が用いられている。
【００１１】
図２（ｂ）は、クロック信号ＣＫＩの状態を保持する回路で、クロック信号ＣＫＩが与えられるトランスファゲート（以下、「ＴＧ」という）１１を有し、このＴＧ１１の出力側がノードＮ１１に接続されている。ノードＮ１１にはインバータ１２が接続され、このインバータ１２の出力側にはインバータ１３が接続されている。インバータ１３，１２からクロック信号ＣＫ，／ＣＫ（但し、「／」は反転を意味する）が出力されるようになっている。ノードＮ１１は、更にＴＧ１４を介してノードＮ１２に接続され、このノードＮ１２に、インバータ１５，１６とＴＧ１７をループ状に接続して構成したＦＦ１０が接続されている。
【００１２】
インバータ１２，１３は低閾値電圧のＭＯＳで構成され、仮想電源線３と仮想接地線４から電源が供給されている。インバータ１５，１６は高閾値電圧のＭＯＳで構成され、電源線１と接地線２から電源が供給されている。また、ＴＧ１４は高閾値電圧のＭＯＳで構成され、メモリ制御信号Ｂ１，／Ｂ１によってオン／オフ制御され、ＴＧ１１，１７は低閾値電圧のＭＯＳで構成され、メモリ制御信号Ｂ２，／Ｂ２でオン／オフ制御されるようになっている。
【００１３】
図２（ｃ）は、内部のデータを保持する回路で、入力データＩＮが与えられるＴＧ２１を有し、このＴＧ２１の出力側がノードＮ２１に接続されている。ノードＮ２１には、インバータ２２，２３とＴＧ２４，２５をループ状に接続して構成したＦＦにおけるインバータ２２の入力側が接続され、このインバータ２２の出力側がノードＮ２２に接続されている。
【００１４】
ノードＮ２２は、ＴＧ２６を介してノードＮ２３に接続されている。ノードＮ２３には、インバータ２７，２８とＴＧ２９，３０をループ状に接続して構成したＦＦにおけるインバータ２７の入力側が接続され、このインバータ２７の出力側から出力データＯＵＴが出力されるようになっている。
【００１５】
ノードＮ２１，２３は、それぞれ直列接続されたＴＧ３１，３２、及びＴＧ３３，３４を介してノードＮ２４に接続されている。ノードＮ２４には、インバータ３５，３６とＴＧ３７をループ状に接続して構成したＦＦ２０が接続されている。
【００１６】
インバータ２２，２３，２７，２８は低閾値電圧のＭＯＳで構成され、仮想電源線３と仮想接地線４から電源が供給されている。インバータ３５，３６は高閾値電圧のＭＯＳで構成され、電源線１と接地線２から電源が供給されている。また、ＴＧ２１，２４〜２６，２９，３０，３７は低閾値電圧のＭＯＳで構成され、ＴＧ３１〜３４は高閾値電圧のＭＯＳで構成されている。
【００１７】
ＴＧ２１，２５，２６，３０，３２，３４はクロック信号ＣＫ，／ＣＫで、ＴＧ２４，２９，３７はメモリ制御信号Ｂ２，／Ｂ２で、ＴＧ３１，３３はメモリ制御信号Ｂ１，／Ｂ１で、それぞれオン／オフ制御されるようになっている。
【００１８】
次に、図２（ｄ）に従って回路動作を説明する。
【００１９】
アクティブ時には、スリープ制御信号ＳＬとメモリ制御信号Ｂ１，Ｂ２は、それぞれレベル“Ｈ”，“Ｌ”に設定される。スリープ制御信号ＳＬが“Ｈ”であるので、ＰＭＯＳ５とＮＭＯＳ６はオンとなり、仮想電源線３と仮想接地線４に、仮想電源電圧ＶＶＤＤと仮想接地電圧ＶＧＮＤがそれぞれ供給され、すべての論理回路が動作状態となる。メモリ制御信号Ｂ１，Ｂ２が“Ｌ”であるので、ＴＧ１４，１７，３１，３３，３７はオフ、ＴＧ２４，２９はオンとなる。これにより、ＦＦ１０はノードＮ１１から切り離され、ＦＦ２０はノードＮ２１，Ｎ２３から切り離され、低閾値電圧のＭＯＳで構成された論理回路による低消費電力で高速度の動作が行われる。
【００２０】
アクティブからスリープに移行するスリープイン時には、メモリ制御信号Ｂ１のみが“Ｌ”から“Ｈ”に変更される。これにより、ＴＧ１４，３１，３３がオンとなり、ノードＮ１１の信号がＦＦ１０のインバータ１５に与えられる。また、クロック信号ＣＫの状態に応じて、ノードＮ２１またはノードＮ２３の信号がＦＦ２０のインバータ３５に与えられる。
【００２１】
スリープ時には、スリープ制御信号ＳＬとメモリ制御信号Ｂ１が“Ｌ”に、メモリ制御信号Ｂ２が“Ｈ”に設定される。これにより、ＴＧ１７がオンとなってインバータ１５，１６によるＦＦ１０が構成され、ＴＧ１４がオフとなってノードＮ１１，Ｎ１２間が切断されて、スリープ直前のノードＮ１１の信号がＦＦ１０に保持される。同様に、ＴＧ３７がオンとなってインバータ３５，３６によるＦＦ２０が構成され、ＴＧ３１，３３がオフとなってノードＮ２４とノードＮ２１，２３の間が切断されて、スリープ直前のノードＮ２４の信号がＦＦ２０に保持される。
【００２２】
一方、ＰＭＯＳ５とＮＭＯＳ６はオフとなり、仮想電源線３と仮想接地線４は、それぞれ電源線１と接地線２から切り離される。これにより、低閾値電圧のＭＯＳで構成された論理回路への電源供給が停止され、電源線１と接地線２から電源が供給されるＦＦ１０，２０を除き、論理回路はスリープ状態となる。
【００２３】
スリープからアクティブに移行するスリープアウト時には、スリープ制御信号ＳＬとメモリ制御信号Ｂ１，Ｂ２が、すべて“Ｈ”に設定される。これにより、ＰＭＯＳ５とＮＭＯＳ６はオンとなり、仮想電源線３と仮想接地線４に、仮想電源電圧ＶＶＤＤと仮想接地電圧ＶＧＮＤがそれぞれ供給され、すべての論理回路が動作状態となる。更に、ＴＧ１７，３７に加えて、ＴＧ１４，３１，３３がオンになり、ＦＦ１０に保持されていたクロック信号ＣＫがノードＮ１１に出力されると共に、ＦＦ２０に保持されていたデータが、このクロック信号ＣＫに応じてノードＮ２１またはノードＮ２３に出力される。
【００２４】
その後、メモリ制御信号Ｂ１，Ｂ２が“Ｌ”に設定され、アクティブ状態に移行する。このように、仮想電源電圧ＶＶＤＤと仮想接地電圧ＶＧＮＤが停止されたときにでも、電源電圧ＶＤＤと接地電圧ＧＮＤで駆動されてアクティブ時のデータを保持するＦＦ１０，２０を設けることにより、スリープ時の漏れ電流の防止とアクティブ時の高速動作の両立が図られている。
【００２５】
【発明が解決しようとする課題】
しかしながら、従来の半導体集積回路では、次のような課題があった。
【００２６】
即ち、スリープ期間中にスリープ直前のクロック信号やデータを保持するために、常時電源電圧ＶＤＤと接地電圧ＧＮＤで駆動されるＦＦ１０，２０を設けている。このため、スリープ期間中に保持しなければならないデータが多数ある場合には、多数のＦＦ１０，２０を常時動作させるために、アクティブ時の消費電力が増大するという課題があった。
【００２７】
【課題を解決するための手段】
前記課題を解決するために、本発明は、半導体集積回路において、アクティブ時、スリープイン時、スリープ時及びスリープアウト時に電源電圧を供給する電源線と、前記スリープアウト時、前記アクティブ時及び前記スリープイン時にオン状態となって前記電源線を第１の仮想電源線に接続する第１のＭＯＳと、前記スリープイン時、前記スリープ時及び前記スリープアウト時にオン状態となって前記電源線を第２の仮想電源線に接続する第２のＭＯＳと、前記第１及び第２のＭＯＳの閾値電圧よりも低い閾値電圧を有するＭＯＳで構成され、前記第１の仮想電源線から電源を供給されて所定の論理動作を行う論理回路と、前記第１及び第２のＭＯＳの閾値電圧と同程度の閾値電圧を有するＭＯＳで構成され、前記第２の仮想電源線から電源を供給されて前記論理回路中の所定ノードにおける信号のレベルを保持して出力する記憶部とを備えている。
【００２８】
本発明によれば、以上のように半導体集積回路を構成したので、次のような作用が行われる。
【００２９】
アクティブ時には、第１のＭＯＳがオン状態となって第１の仮想電源線から論理回路に電源が供給されて所定の論理動作が行われる。この時、第２のＭＯＳはオフ状態で記憶部には電源が供給されない。スリープイン時には、第１と第２のＭＯＳがオン状態となって論理回路と記憶部が共に動作する。これにより、論理回路中の所定ノードの信号のレベルが記憶部に保持される。
【００３０】
スリープ時には、第１のＭＯＳがオフ状態となって論理回路の動作が停止するが、第２のＭＯＳはオン状態となっているので、記憶部の動作は継続される。これにより、記憶部には、スリープ直前の論理回路中の所定ノードの信号のレベルがそのまま保持される。スリープアウト時には、第１のＭＯＳがオン状態となって論理回路に電源が供給される。これにより、記憶部に保持されて所定ノードに出力されているスリープ直前のレベルに基づいて、論理回路の動作が再開される。この後、アクティブとなり、記憶部に対する電源の供給が停止される。
【００３１】
【発明の実施の形態】
（第１の実施形態）
図１（ａ）〜（ｃ）は、本発明の第１の実施形態を示す半導体集積回路の構成図であり、図２中の要素と共通の要素には共通の符号が付されている。
【００３２】
この半導体集積回路は、図１（ａ）に示すように、実際の電源回路から電源電圧ＶＤＤが与えられる電源線１と接地電圧ＧＮＤが与えられる接地線２の間に、仮想電源電圧ＶＶＤＤ１と仮想接地電圧ＶＧＮＤ１を供給するための仮想電源線３ａと仮想接地線４ａを設けると共に、仮想電源電圧ＶＶＤＤ２と仮想接地電圧ＶＧＮＤ２を供給するための仮想電源線３ｂと仮想接地線４ｂを設けている。
【００３３】
電源線１と仮想電源線３ａの間、及び接地線２と仮想接地線４ａの間は、それぞれ高い閾値電圧を有するスリープ制御用のＰＭＯＳ５ａ及びＮＭＯＳ６ａで接続されている。ＮＭＯＳ６ａのゲートには、スリープ制御信号ＳＬ１が与えられ、ＰＭＯＳ５ａのゲートには、このスリープ制御信号ＳＬ１がインバータ７ａで反転されて与えられるようになっている。
【００３４】
また、電源線１と仮想電源線３ｂの間、及び接地線２と仮想接地線４ｂの間は、それぞれ高い閾値電圧を有するスリープ制御用のＰＭＯＳ５ｂ及びＮＭＯＳ６ｂで接続されている。ＮＭＯＳ６ｂのゲートには、論理和ゲート（以下、「ＯＲ」という）８で生成されたメモリ制御信号Ｂ１，Ｂ２の論理和によるスリープ制御信号ＳＬ２が与えられ、ＰＭＯＳ５ｂのゲートには、このスリープ制御信号ＳＬ２がインバータ７ｂで反転されて与えられるようになっている。
【００３５】
図１（ｂ）は、クロック信号ＣＫＩの状態を保持するメモリ回路で、クロック信号ＣＫＩが与えられるＴＧ１１を有し、このＴＧ１１の出力側がノードＮ１１に接続されている。ノードＮ１１にはインバータ１２が接続され、このインバータ１２の出力側にはインバータ１３が接続されている。インバータ１３，１２からクロック信号ＣＫ，／ＣＫが出力されるようになっている。ノードＮ１１は、ＴＧ１４を介してノードＮ１２に接続され、このノードＮ１２に、インバータ１５Ａ，１６ＡとＴＧ１７をループ状に接続して構成したＦＦ１０Ａが接続されている。
【００３６】
インバータ１２，１３は低閾値電圧のＭＯＳで構成され、仮想電源線３ａと仮想接地線４ａから電源が供給され、インバータ１５Ａ，１６Ａは高閾値電圧のＭＯＳで構成され、仮想電源線３ｂと仮想接地線４ｂから電源が供給されている。ＴＧ１４は高閾値電圧のＭＯＳで構成され、メモリ制御信号Ｂ１，／Ｂ１によってオン／オフ制御され、ＴＧ１１，１７は低閾値電圧のＭＯＳで構成され、メモリ制御信号Ｂ２，／Ｂ２によってオン／オフ制御されるようになっている。
【００３７】
なお、有効な消費電力低減のために、スリープ制御用のＰＭＯＳ５ｂ及びＮＭＯＳ６ｂの漏れ電流は、インバータ１５Ａ，１６Ａの漏れ電流よりも小さくする必要がある。このため、ＰＭＯＳ５ｂ及びＮＭＯＳ６ｂのゲート幅をインバータ１５Ａ，１６Ａを構成するＭＯＳのゲート幅よりも小さくしたり、ゲート長を大きくしたり、閾値電圧を高くする等の対策が施されている。
【００３８】
図１（ｃ）は、内部のデータを保持するメモリ回路で、入力データＩＮが与えられるＴＧ２１を有し、このＴＧ２１の出力側がノードＮ２１に接続されている。ノードＮ２１には、インバータ２２，２３とＴＧ２４，２５をループ状に接続して構成したＦＦにおけるインバータ２２の入力側が接続され、このインバータ２２の出力側はノードＮ２２に接続されている。
【００３９】
また、ノードＮ２２にはＴＧ２６が接続され、このＴＧ２６の出力側がノードＮ２３に接続されている。ノードＮ２３には、インバータ２７，２８とＴＧ２９，３０をループ状に接続して構成したＦＦにおけるインバータ２７の入力側が接続され、このインバータ２７の出力側から出力データＯＵＴが出力されるようになっている。
【００４０】
更に、ノードＮ２１，Ｎ２３は、それぞれ直列接続されたＴＧ３１，３２、及びＴＧ３３，３４を介して，ノードＮ２４に接続されている。ノードＮ２４には、インバータ３５，３６とＴＧ３７をループ状に接続して構成したＦＦ２０が接続されている。
【００４１】
インバータ２２，２３，２７，２８は低閾値電圧のＭＯＳで構成され、仮想電源線３ａと仮想接地線４ａから電源が供給されている。インバータ３５，３６は高閾値電圧のＭＯＳで構成され、電源線１と接地線２から電源が供給されている。また、ＴＧ２１，２４〜２６，２９，３０，３７は低閾値電圧のＭＯＳで構成され、ＴＧ３１〜３４は高閾値電圧のＭＯＳで構成されている。
【００４２】
更に、ＴＧ２１，２５，２６，３０，３２，３４はクロック信号ＣＫ，／ＣＫで、ＴＧ２４，２９，３７はメモリ制御信号Ｂ２，／Ｂ２で、ＴＧ３１，３３はメモリ制御信号Ｂ１，／Ｂ１で、それぞれオン／オフ制御されるようになっている。
【００４３】
図３は、図１の動作原理を説明するための概略のシーケンス図である。以下、この図３を参照しつつ、図１の動作を説明する。
【００４４】
アクティブ時には、スリープ制御信号ＳＬ１とメモリ制御信号Ｂ１，Ｂ２は、それぞれ“Ｈ”，“Ｌ”に設定される。これにより、ＯＲ８から出力されるスリープ制御信号ＳＬ２は“Ｌ”となる。
【００４５】
スリープ制御信号ＳＬ１が“Ｈ”であるので、ＰＭＯＳ５ａとＮＭＯＳ６ａはオンとなり、仮想電源線３ａと仮想接地線４ａに、仮想電源電圧ＶＶＤＤ１と仮想接地電圧ＶＧＮＤ１がそれぞれ供給される。スリープ制御信号ＳＬ２は“Ｌ”であるので、ＰＭＯＳ５ｂとＮＭＯＳ６ｂはオフとなり、仮想電源線３ｂと仮想接地線４ｂは、電源線１と接地線２から切り離される。これにより、ＦＦ１０Ａへの電源供給は停止され、その他の論理回路はすべて動作状態となる。
【００４６】
また、メモリ制御信号Ｂ１，Ｂ２は“Ｌ”であるので、ＴＧ１４，１７，３１，３３，３７はオフ、ＴＧ２４，２９はオンとなる。これにより、ＦＦ２０はノードＮ２１，Ｎ２３から切り離され、低閾値電圧のＭＯＳで構成された論理回路による低消費電力で高速度の動作が行われる。
【００４７】
アクティブからスリープに移行するスリープイン時には、スリープ制御信号ＳＬ１とメモリ制御信号Ｂ２はそのままで、メモリ制御信号Ｂ１のみが“Ｌ”から“Ｈ”に変更される。これにより、ＯＲ８から出力されるスリープ制御信号ＳＬ２は“Ｈ”となり、ＰＭＯＳ５ｂとＮＭＯＳ６ｂはオンとなって、ＦＦ１０Ａに仮想電源電圧ＶＶＤＤ２と仮想接地電圧ＶＧＮＤ２の供給が開始される。
【００４８】
メモリ制御信号Ｂ１が“Ｈ”になると、ＴＧ１４，３１，３３がオンとなる。これにより、ノードＮ１１の信号がＦＦ１０Ａのインバータ１５Ａに与えられる。また、クロック信号ＣＫの状態に応じて、ノードＮ２１，Ｎ２３の信号がＦＦ２０のインバータ３５に与えられる。
【００４９】
スリープ時には、スリープ制御信号ＳＬ１とメモリ制御信号Ｂ１が“Ｌ”に、メモリ制御信号Ｂ２が“Ｈ”に設定される。従って、ＯＲ８から出力されるスリープ制御信号ＳＬ２は“Ｈ”のままである。これにより、ＴＧ１７がオンとなってＦＦ１５，１６によるＦＦ１０Ａが構成されると共に、ＴＧ１４がオフとなってノードＮ１１，Ｎ１２間が切断される。そして、スリープ直前のノードＮ１１の信号がＦＦ１０Ａに保持される。なお、ＦＦ１０Ａにスリープ直前のノードＮ１１の信号を確実に保持するために、まずＴＧ１７がオンとなり、次にＴＧ１４がオフとなり、その後に仮想電源線３ａと仮想接地線４ａが切り離されるようなシーケンスが実行される。
【００５０】
同様に、ＦＦ２０では、ＴＧ３７がオンとなってＦＦ３５，３６によるフープが構成されると共に、ＴＧ３１，３３がオフとなってノードＮ２４とノードＮ２１，２３の間が切断される。そして、スリープ直前のノードＮ２４の信号がＦＦ２０に保持される。ここでも、ＦＦ２０にスリープ直前のノードＮ２４の信号を確実に保持するために、まずＴＧ３７がオンとなり、次にＴＧ３１、３３がオフとなり、その後に仮想電源線３ａと仮想接地線４ａが切り離されるようなシーケンスが実行される。
【００５１】
一方、ＰＭＯＳ５とＮＭＯＳ６はオフとなり、仮想電源線３ａと仮想接地線４ａは、電源線１と接地線２から切り離される。これにより、低閾値電圧のＭＯＳで構成された論理回路への電源供給が停止され、論理回路はスリープ状態となる。これに対し、電源線１と接地線２から電源が供給されるＦＦ２０と、仮想電源線３ｂと仮想接地線４ｂから電源が供給されるＦＦ１０Ａでは、スリープ直前の信号が保持される。
【００５２】
スリープからアクティブに移行するスリープアウト時には、スリープ制御信号ＳＬ１とメモリ制御信号Ｂ１，Ｂ２が、すべて“Ｈ”に設定される。これにより、ＰＭＯＳ５ａとＮＭＯＳ６ａはオンとなり、仮想電源線３ａと仮想接地線４ａに、仮想電源電圧ＶＶＤＤ１と仮想接地電圧ＶＧＮＤ１がそれぞれ供給される。また、ＯＲ８から出力されるスリープ制御信号ＳＬ２は“Ｈ”のままで、仮想電源線３ｂと仮想接地線４ｂには、仮想電源電圧ＶＶＤＤ２と仮想接地電圧ＶＧＮＤ２が継続して供給される。従って、すべての論理回路が動作状態となる。
【００５３】
更に、ＴＧ１７，３７に加えて、ＴＧ１４，３１，３３がオンになり、ＦＦ１０Ａに保持されていたクロック信号ＣＫがノードＮ１１に出力されると共に、ＦＦ２０に保持されていたデータが、このクロック信号ＣＫに応じてノードＮ２１またはノードＮ２３に出力される。
【００５４】
その後、メモリ制御信号Ｂ１，Ｂ２が“Ｌ”に設定され、アクティブ状態に移行する。なお、スリープアウト状態からアクティブ状態に移行するとき、ＦＦ１０Ａに保持されている信号を確実にノードＮ１１に出力するために、まずＴＧ１１がオンとなり、その後にＴＧ１４がオフになると共に仮想電源線３ｂと仮想接地線４ｂが切り離されるようなシーケンスが実行される。
【００５５】
以上のように、この第１の実施形態の半導体集積回路は、スリープ時に仮想電源電圧ＶＶＤＤ１と仮想接地電圧ＶＧＮＤ１が停止されたときにでも、電源電圧ＶＤＤと接地電圧ＧＮＤで駆動されてアクティブ時のデータを保持する高閾値電圧のＦＦ２０と、スリープインからスリープアウトまでの間供給される仮想電源電圧ＶＶＤＤ２と仮想接地電圧ＶＧＮＤ２で駆動されてアクティブ時のデータを保持する高閾値電圧のＦＦ１０Ａを設けている。これにより、スリープ時の漏れ電流の防止とアクティブ時の高速動作の両立が図られるという利点に加えて、アクティブ時にＦＦ１０Ａへの電源供給が停止されるので、消費電力が低減できるという利点がある。
【００５６】
（第２の実施形態）
図４は、本発明の第２の実施形態を示す半導体集積回路の構成図であり、図１中の要素と共通の要素には共通の符号が付されている。
【００５７】
この半導体集積回路は、図１の半導体集積回路におけるＦＦ２０に代えて、ＦＦ１０Ａと同様に、仮想電源電圧ＶＶＤＤ２と仮想接地電圧ＶＧＮＤ２で駆動されてアクティブ時のデータを保持するＦＦ２０Ａを設けている。その他の構成は、図１と同様である。
【００５８】
このＦＦ２０Ａは、アクティブ時には仮想電源電圧ＶＶＤＤ２と仮想接地電圧ＶＧＮＤ２の供給が停止されるので、その動作は停止される。そして、スリープインの時に、仮想電源電圧ＶＶＤＤ２と仮想接地電圧ＶＧＮＤ２の供給が開始されて駆動され、スリープ時にはその直前のデータが保持される。そして、スリープアウトの時に保持していたデータを出力し、アクティブ時には、再び停止状態となる。
【００５９】
以上のように、この第２の実施形態の半導体集積回路は、スリープ時に仮想電源電圧ＶＶＤＤ１と仮想接地電圧ＶＧＮＤ１が停止されたときにでも、スリープインからスリープアウトまでの間供給される仮想電源電圧ＶＶＤＤ２と仮想接地電圧ＶＧＮＤ２で駆動されてアクティブ時のデータを保持するＦＦ１０Ａ，２０Ａを設けている。これにより、第１の実施形態と同様にスリープ時の漏れ電流の防止とアクティブ時の高速動作の両立が図られるという利点に加えて、アクティブ時にＦＦ１０Ａ，２０Ａへの電源供給が停止されるので、消費電力を更に低減することができるという利点がある。
【００６０】
なお、本発明は、上記実施形態に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
【００６１】
（ａ）  半導体集積回路に含まれる論理回路は、例示したものに限定されず各種の回路を含むことができる。その場合、スリープ時に保持しておきたい信号やデータ毎に、スリープ時に供給される電源によってそれらの信号やデータを保持するために高い閾値電圧を有するＭＯＳで構成されるＦＦを設けるようにすれば良い。
【００６２】
（ｂ）  仮想電源線３と対になる仮想接地線４を設けることによって、半導体集積回路のスタンバイ電流の低減を図っているが、この仮想接地線４とＮＭＯＳ６を削除して接地線２に直接接続する回路構成とすることも可能である。これにより、より小さなスペースで本発明を実現することができる。
【００６３】
【発明の効果】
以上詳細に説明したように、本発明によれば、低閾値電圧のＭＯＳで構成される論理回路中の信号レベルを、スリープ時に保持する記憶部に対して、アクティブ時にオフ状態となる第２のＭＯＳトランジスタを介して電源を供給するようにしている。これにより、スリープ時のデータ保持に使用される記憶部に対して、アクティブ時の電源供給を停止することが可能になり、アクティブ時に低電圧電源かつ低消費電力で論理回路の高速動作を行い、スリープ時には論理回路への電源供給を停止して更に低消費電力を実現することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示す半導体集積回路の構成図である。
【図２】従来のＭＴＣＭＯＳ技術による半導体集積回路の説明図である。
【図３】図１の動作原理を説明するための概略のシーケンス図である。
【図４】本発明の第２の実施形態を示す半導体集積回路の構成図である。
【符号の説明】
１    電源線
２    接地線
３ａ，３ｂ    仮想電源線
４ａ，４ｂ    仮想接地線
５ａ，５ｂ    ＰＭＯＳ
６ａ，６ｂ    ＮＭＯＳ
７ａ，７ｂ    インバータ
８    ＯＲ
１０Ａ，２０，２０Ａ    ＦＦ
１１，１４，１７，２１，２４〜２６，２９，３０〜３４，３７    ＴＧ
１２，１３，１５Ａ，１６Ａ，２２，２３，２７，２８，３５，３５Ａ，３６，３６Ａ    インバータ
【図１】
2004187198.tif 000003
【図２】
2004187198.tif 000004
【図３】
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【図４】
2004187198.tif 000006