(57)【要約】　【課題】　強誘電体ゲート電界効果トランジスタ・デバイス、およびこのデバイスを使用する不揮発性メモリ・アーキテクチャを形成するための技術を提供する。　【解決手段】　垂直強誘電体ゲート電界効果トランジスタ（ＦｅＧＦＥＴ）は、基板と該基板の上面上に形成された第１のドレーン／ソース電極とを備える。導電性チャネル領域が、第１のドレーン／ソース電極の上面上に形成され、第１のドレーン／ソース電極と電気的に接触している。ＦｅＧＦＥＴデバイスは、さらに、チャネル領域の少なくとも１つの側壁上に形成された強誘電体ゲート領域、該強誘電体ゲート領域と電気的に接触している少なくとも１つのゲート電極、およびチャネル領域の上面上に形成され、チャネル領域と電気的に接触している第２のドレーン／ソース電極を備える。強誘電体ゲート領域は、ゲート電極と第１および第２のドレーン／ソース電極のうちの少なくとも一方との間に供給される電位に応じて選択的に分極することができる。複数のＦｅＧＦＥＴデバイスを備える不揮発性メモリアレイを形成することができる。【選択図】　　　図４
2004119970.tif 000002
【特許請求の範囲】
【請求項１】
半導体デバイスであって、
　シリコン基板上に形成される、ドレーン領域およびソース領域を含む電界効果トランジスタ（ＦＥＴ）と、
　前記半導体デバイスの論理状態を記憶するための強誘電体ゲート電界効果トランジスタ（ＦｅＧＦＥＴ）とを備え、該ＦｅＧＦＥＴが、
　前記基板の上面上に形成され、前記ＦＥＴの前記ドレーン領域および前記ソース領域のうちの一方に電気的に接触しているゲート電極と、
　前記ゲート電極の上面上に形成される強誘電体ゲート誘電体層と、
　前記強誘電体ゲート誘電体層の上面上に形成される導電性チャネル層と、
　前記チャネル層上に形成され、前記チャネル層の横方向の対向端部のところで前記チャネル層と電気的に接触する第１および第２のドレーン／ソース電極とを備え、
　前記強誘電体ゲート誘電体層が、前記ゲート電極と前記第１および第２のドレーン／ソース電極のうちの少なくとも一方との間に掛けられる電位に応じて選択的に分極することができる半導体デバイス。
【請求項２】
前記ＦｅＧＦＥＴが、前記半導体デバイスの少なくとも２つの相互接続層間に形成される、請求項１に記載の半導体デバイス。
【請求項３】
前記ＦＥＴの前記ドレーン領域および前記ソース領域のうちの一方の上面上に形成される導電性バイアを備え、該バイアが、前記ＦＥＴの前記ドレーン領域および前記ソース領域のうちの一方に、前記ＦｅＧＦＥＴの前記ゲート電極を電気的に結合する、請求項１に記載の半導体デバイス。
【請求項４】
垂直強誘電体ゲート電界効果トランジスタ（ＦｅＧＦＥＴ）デバイスであって、
　基板と、
　前記基板の上面上に形成される第１のドレーン／ソース電極と、
　前記第１のドレーン／ソース電極の上面上に形成され、前記第１のドレーン／ソース電極に電気的に接触する導電性チャネル領域と、
　前記チャネル領域の少なくとも１つの側壁上に形成される強誘電体ゲート領域と、
　前記強誘電体ゲート領域と電気的に接触する少なくとも１つのゲート電極と、
　前記チャネル領域の上面上に形成され、前記チャネル領域と電気的に接触する第２のドレーン／ソース電極とを備え、前記強誘電体ゲート領域が、前記ゲート電極と前記第１および第２のドレーン／ソース電極のうちの少なくとも一方との間に掛けられる電位に応じて選択的に分極することができる垂直ＦｅＧＦＥＴデバイス。
【請求項５】
さらに、前記第１のドレーン／ソース電極の下の基板内に形成される電界効果トランジスタ（ＦＥＴ）を備え、該ＦＥＴが、ドレーン端子とソース端子とを含み、該ドレーン端子および前記ソース端子のうちの少なくとも一方が、前記第１のドレーン／ソース電極に電気的に結合する、請求項４に記載の垂直ＦｅＧＦＥＴデバイス。
【請求項６】
前記チャネル領域がほぼシリンダ状であり、前記強誘電体ゲート領域が、前記チャネル領域の外部側壁をほぼ囲むリングの少なくとも一部を形成する、請求項４に記載の垂直ＦｅＧＦＥＴデバイス。
【請求項７】
さらに、
　前記第１および第２のドレーン／ソース端子の間に形成されるプラグを備え、
　前記チャネル領域が、前記プラグをほぼ囲むリングの少なくとも一部として形成される、請求項４に記載の垂直ＦｅＧＦＥＴデバイス。
【請求項８】
前記プラグが、実質的に非導電材料で形成される、請求項７に記載の垂直ＦｅＧＦＥＴデバイス。
【請求項９】
プラグをほぼ囲むＵ字形断面を有する前記チャネル領域を形成する、請求項４に記載の垂直ＦｅＧＦＥＴデバイス。
【請求項１０】
前記ＦｅＧＦＥＴが、前記基板上に形成される第１の相互接続層と第２の相互接続層との間に配置される、請求項４に記載の垂直ＦｅＧＦＥＴデバイス。
【請求項１１】
不揮発性メモリセルであって、
　第１の電界効果トランジスタ（ＦＥＴ）と、
　少なくとも１つの第２のＦＥＴと、
　前記メモリセルの論理状態を記憶するための強誘電体ゲート電界効果トランジスタ（ＦｅＧＦＥＴ）とを備え、該ＦｅＧＦＥＴが、前記第１および第２のＦＥＴに動作できるように結合し、前記第１および第２の各ＦＥＴが、それに供給される制御信号に応じて前記ＦｅＧＦＥＴに選択的にアクセスするための制御入力を含む不揮発性メモリセル。
【請求項１２】
前記ＦｅＧＦＥＴが、読み出しモードおよび書き込みモードのうちの少なくとも一方で動作することができ、読み出しモード中、前記ＦｅＧＦＥＴに関連する導電性チャネルの抵抗を測定することができ、また書き込みモード中、前記メモリセルの論理状態を書き込むために、ある電位が、前記ＦｅＧＦＥＴのゲート端子と前記導電性チャネルとの間に供給される、請求項１１に記載のメモリセル。
【請求項１３】
読み出しモード中、前記メモリセルが、前記導電性チャネルの第１および第２の端部が、それぞれ、前記メモリセルに関連する第１および第２のビット線に動作できるように結合し、それにより、前記導電性チャネルの抵抗が、前記第１および第２のビット線間で測定することができるように構成される、請求項１２に記載のメモリセル。
【請求項１４】
書き込みモード中、前記メモリセルが、前記ＦｅＧＦＥＴの前記ゲート端子が、前記第１のビット線に結合し、前記導電性チャネルから電気的に切り離され、前記導電性チャネルの第１および第２の端部のうちの少なくとも一方が、前記第２のビット線に動作できるように結合し、それにより、前記メモリセル前記論理状態が、前記第１および第２のビット線の両端に前記電位を供給することにより前記ＦｅＧＦＥＴに記憶されるように構成される、請求項１２に記載のメモリセル。
【請求項１５】
前記メモリセルが、さらに、スタンバイ・モードで動作することができ、前記導電性チャネルの前記第１の端部が、前記ＦｅＧＦＥＴの前記ゲート端子に電気的に結合し、前記導電性チャネルの前記第２の端部が電気的に開回路状態になる、請求項１２に記載のメモリセル。
【請求項１６】
不揮発性メモリアレイであって、
　複数のメモリセルを備え、該メモリセルのうちの少なくとも１つが、
　該メモリセルの論理状態を記憶するための、第１のドレーン／ソース端子および第２のドレーン／ソース端子を含む強誘電体ゲート電界効果トランジスタ（ＦｅＧＦＥＴ）と、
　前記ＦｅＧＦＥＴの前記第１のドレーン／ソース端子に動作できるように結合する第１のスイッチと、
　前記ＦｅＧＦＥＴの前記第２のドレーン／ソース端子に動作できるように結合する少なくとも１つの第２のスイッチとを備え、さらに、
　前記メモリアレイ内の１つまたはそれ以上のメモリセルを選択的に読み出しおよび書き込みを行うために、前記メモリセルに動作できるように結合する複数のビット線およびワード線を備える不揮発性メモリアレイ。
【請求項１７】
前記第１のスイッチが第１の電界効果トランジスタ（ＦＥＴ）を備え、前記第２のスイッチが第２のＦＥＴを備える、請求項１６に記載のメモリアレイ。
【請求項１８】
前記少なくとも１つのメモリセルが、前記ＦｅＧＦＥＴのゲート端子が、前記第１のＦＥＴの第１のドレーン／ソース端子および第１のビット線に結合し、前記ＦｅＧＦＥＴの前記第１のドレーン／ソース端子が、前記第１のＦＥＴの第２のドレーン／ソース端子に結合し、前記ＦｅＧＦＥＴの第２のドレーン／ソース端子が、前記第２のＦＥＴの第１のドレーン／ソース端子に結合し、前記第２のＦＥＴの第２のドレーン／ソース端子が、第２のビット線に結合し、前記第１のＦＥＴのゲート端子が、第１のワード線に結合し、前記第２のＦＥＴのゲート端子が、第２のワード線に結合するように構成される、請求項１７に記載のメモリアレイ。
【請求項１９】
前記少なくとも１つのメモリセルが、少なくとも、
　前記ＦｅＧＦＥＴの前記第１および第２のドレーン／ソース端子が、それぞれ、第１および第２のビット線に動作できるように結合し、前記ＦｅＧＦＥＴのゲート端子が、前記ＦｅＧＦＥＴの前記第１および第２のドレーン／ソース端子のうちの一方に動作できるように結合する第１のモードと、
　前記ＦｅＧＦＥＴの前記ゲート端子が、前記第１のビット線に結合し、前記ＦｅＧＦＥＴの前記第１および第２のドレーン／ソース端子から電気的に切り離され、前記ＦｅＧＦＥＴの前記第１および第２のドレーン／ソース端子のうちの少なくとも一方が、前記第２のビット線に動作できるように結合する第２のモードで選択的に動作することができる、請求項１６に記載のメモリアレイ。
【請求項２０】
前記第１のモードが前記ＦｅＧＦＥＴのチャネル領域のコンダクタンスの決定を含み、該コンダクタンスが前記少なくとも１つのメモリセルの論理状態を表す、請求項１９に記載のメモリアレイ。
【請求項２１】
第１の動作モード中、前記ＦｅＧＦＥＴの前記チャネル領域のコンダクタンスが、
　前記ＦｅＧＦＥＴに結合する前記第１および第２のビット線の両端に所定の電位を供給し、ほぼ同時に、前記ＦｅＧＦＥＴの前記チャネル領域を通して流れる電流を測定するステップと、
　前記ＦｅＧＦＥＴの前記チャネル領域を通して所定の電流を供給し、ほぼ同時に、前記ＦｅＧＦＥＴに結合する前記第１および第２のビット線の両端の電圧を測定するステップのうちの少なくとも一方を実行することにより決定される、請求項２０に記載のメモリアレイ。
【請求項２２】
前記第２のモードが、前記ＦｅＧＦＥＴの論理状態を書き込むステップを含む、請求項１９に記載のメモリアレイ。
【請求項２３】
前記第２の動作モード中、前記ＦｅＧＦＥＴの論理状態が、前記チャネル領域の抗電界に少なくとも等しい電界が、前記ＦｅＧＦＥＴのチャネル領域の両端に発生し、それにより、前記メモリセルの論理状態が前記ＦｅＧＦＥＴに記憶され、前記論理状態の少なくとも一部が、供給した電界の向きにより決定されるように、前記第１および第２のビット線の両端にある電位を供給することにより書き込まれる、請求項２２に記載のメモリアレイ。
【請求項２４】
前記少なくとも１つのメモリセルが、さらに、少なくとも１つの第３のモードで選択的に動作することができ、前記ＦｅＧＦＥＴの前記ゲート端子および前記第１および第２のドレーン／ソース端子のところの電位がほぼ等しく、それにより前記ＦｅＧＦＥＴの論理状態を維持する、請求項１９に記載のメモリアレイ。
【請求項２５】
不揮発性メモリアレイであって、
　複数のメモリセルを備え、該メモリセルのうちの少なくとも一部が、少なくとも１つのグループ内に配置されていて、該少なくとも１つのグループが、第１の端子のところで前記グループ内の対応するメモリセルに動作できるように結合するスイッチング回路を含み、該スイッチング回路が、該スイッチング回路に供給される制御信号に応じて、前記グループ内の前記対応するメモリセルに選択的にアクセスし、さらに、
　前記スイッチング回路に結合する、前記制御信号を運ぶ少なくとも１つの選択線と、
　前記メモリアレイ内の１つまたはそれ以上のメモリセルを選択的に読み出したり書き込んだりするために、前記メモリセルに動作できるように結合する複数のビット線およびワード線とを備え、
　前記メモリセルのうちの少なくとも１つが、
　前記メモリセルの論理状態を記憶するための強誘電体ゲート電界効果トランジスタ（ＦｅＧＦＥＴ）と、
　前記ＦｅＧＦＥＴに動作できるように結合する電界効果トランジスタ（ＦＥＴ）とを備えるメモリアレイ。
【請求項２６】
少なくとも１つのメモリセルが、該少なくとも１つのメモリセルの前記ＦｅＧＦＥＴの第１のドレーン／ソース端子が、前記対応するグループ内の前記スイッチング回路の前記第１の端子に結合し、前記ＦｅＧＦＥＴの第２のドレーン／ソース端子が、前記ＦＥＴの第１のドレーン／ソース端子に結合していて、前記ＦｅＧＦＥＴのゲート端子が、前記ＦＥＴの第２のドレーン／ソース端子および第１のビット線に結合し、前記ＦＥＴのゲート端子が、第１のワード線に結合し、前記スイッチング回路の第２の端子が、第２のビット線に結合するように構成される、請求項２５に記載のメモリアレイ。
【請求項２７】
前記スイッチング回路が、少なくとも１つのＦＥＴを備える、請求項２５に記載のメモリアレイ。
【請求項２８】
前記少なくとも１つのメモリセルが、少なくとも、
　前記ＦｅＧＦＥＴの前記第１および第２のドレーン／ソース端子が、それぞれ、第１および第２のビット線に動作できるように結合し、前記ＦｅＧＦＥＴのゲート端子が、前記ＦｅＧＦＥＴの前記第１および第２のドレーン／ソース端子のうちの一方に動作できるように結合する第１のモードと、
　前記ＦｅＧＦＥＴの前記ゲート端子が、前記第１のビット線に結合し、前記ＦｅＧＦＥＴの前記第１および第２のドレーン／ソース端子から電気的に切り離され、前記ＦｅＧＦＥＴの前記第１および第２のドレーン／ソース端子のうちの少なくとも一方が、前記第２のビット線に動作できるように結合する第２のモードで選択的に動作することができる、請求項２５に記載のメモリアレイ。
【請求項２９】
前記第１のモードが、前記ＦｅＧＦＥＴのチャネル領域のコンダクタンスの決定を含み、該コンダクタンスが、前記ＦｅＧＦＥＴの論理状態を表す、請求項２８に記載のメモリアレイ。
【請求項３０】
第１の動作モード中、前記ＦｅＧＦＥＴの前記チャネル領域のコンダクタンスが、
　前記ＦｅＧＦＥＴに結合する前記第１および第２のビット線の両端に所定の電位を供給し、ほぼ同時に、前記ＦｅＧＦＥＴの前記チャネル領域を通して流れる電流を測定するステップと、
　前記ＦｅＧＦＥＴの前記チャネル領域を通して所定の電流を供給し、ほぼ同時に、前記ＦｅＧＦＥＴに結合する前記第１および第２のビット線の両端の電圧を測定するステップのうちの少なくとも一方を実行することにより決定される、請求項２９に記載のメモリアレイ。
【請求項３１】
前記第２のモードが、前記ＦｅＧＦＥＴの論理状態を書き込むステップを含む、請求項２８に記載のメモリアレイ。
【請求項３２】
第２の動作モード中、前記ＦｅＧＦＥＴの論理状態が、前記チャネル領域の抗電界に少なくとも等しい電界が、前記ＦｅＧＦＥＴのチャネル領域の両端に発生し、それにより、前記メモリセルの論理状態が、前記ＦｅＧＦＥＴに記憶され、前記論理状態が供給した電界の向きを表すように、前記第１および第２のビット線の両端にある電位を供給することにより書き込まれる、請求項３１に記載のメモリアレイ。
【請求項３３】
不揮発性メモリアレイであって、
　複数のメモリセルを備え、該メモリセルのうちの少なくとも１つが、
　ゲート端子および第１および第２のドレーン／ソース端子を含む、前記メモリセルの論理状態を記憶する強誘電体ゲート電界効果トランジスタ（ＦｅＧＦＥＴ）と、
　ゲート端子および第１および第２のドレーン／ソース端子を含む電界効果トランジスタ（ＦＥＴ）とを備え、該ＦＥＴの第１のドレーン／ソース端子が前記ＦｅＧＦＥＴの前記ゲート端子に結合し、さらに、
　前記メモリアレイ内の１つまたはそれ以上のメモリセルに選択的に読み出しおよび書き込みを行うために、前記メモリセルに動作できるように結合する複数のビット線およびワード線を備える不揮発性メモリアレイ。
【請求項３４】
前記少なくとも１つのメモリセルが、
　前記ＦｅＧＦＥＴの前記第１のドレーン／ソース端子が、第１のビット線に結合し、前記ＦＥＴの前記ゲート端子が、第１のワード線に結合し、前記ＦＥＴの前記第２のドレーン／ソース端子が、第２のビット線に結合し、前記ＦｅＧＦＥＴの前記第２のドレーン／ソース端子が、第２のワード線に結合するように構成される、請求項３３に記載のメモリアレイ。
【請求項３５】
前記少なくとも１つのメモリセルが、少なくとも、
　前記ＦｅＧＦＥＴの前記ゲート端子が、実質的に開回路状態で、前記ＦｅＧＦＥＴのチャネル領域のコンダクタンスが決定され、前記コンダクタンスが前記少なくとも１つのメモリセルの論理状態を表す第１のモードと、
　前記ＦｅＧＦＥＴの前記第１および第２のドレーン／ソース端子が、ほぼ同じ電位に保持され、前記ＦｅＧＦＥＴの前記ゲート端子が前記第２のビット線に動作できるように結合する第２のモードのうちの一方のモードで動作できるように構成される、請求項３４に記載のメモリアレイ。
【請求項３６】
第２の動作モード中、前記ＦｅＧＦＥＴの論理状態が、前記チャネル領域の抗電界に少なくとも等しい電界が、前記ＦｅＧＦＥＴの前記チャネル領域の両端に発生し、それにより、前記メモリセルの論理状態が前記ＦｅＧＦＥＴに記憶され、前記論理状態が供給した電界の向きを表すように、前記第２のビット線と、前記第１のビット線および前記第２のワード線のうちの少なくとも一方との間にある電位を供給することにより書き込まれる、請求項３５に記載のメモリアレイ。
【請求項３７】
第１の動作モード中、前記ＦｅＧＦＥＴの前記チャネル領域のコンダクタンスが、
　前記ＦｅＧＦＥＴの前記第１のビット線と前記第２のワード線との間に結合するチャネル領域の両端に所定の電位を供給し、ほぼ同時に、前記チャネル領域を通して流れる電流を測定するステップと、
　前記ＦｅＧＦＥＴの前記チャネル領域を通して所定の電流を供給し、ほぼ同時に、前記チャネル領域の両端の電圧を測定するステップのうちの少なくとも一方を実行することにより決定される、請求項３５に記載のメモリアレイ。
【請求項３８】
強誘電体ゲート電界効果トランジスタ（ＦｅＧＦＥＴ）およびシリコン基板上の電界効果トランジスタ（ＦＥＴ）を備える不揮発性メモリセルを形成する方法であって、前記ＦＥＴがソース領域とドレーン領域とを含み、該方法が、
　前記ＦＥＴの前記ドレーン領域および前記ソース領域のうちの一方の上面上に相互接続バイアを形成するステップと、
　前記相互接続バイアの上面上に前記ＦｅＧＦＥＴのゲート電極を形成するステップと、
　前記ゲート電極の上面上に強誘電体ゲート領域を形成するステップと、
　前記強誘電体ゲート領域の上面上に導電性チャネル層を形成するステップと、
　前記チャネル層の上面上に第１および第２のドレーン／ソース電極を形成するステップとを含み、
　前記強誘電体ゲート領域が、前記ゲート電極と、前記第１および第２のドレーン／ソース電極のうちの少なくとも一方との間に供給された電位に応じて選択的に分極することができる方法。
【請求項３９】
前記第１および第２のドレーン／ソース電極が、前記チャネル層の横方向の対向端部のところで前記チャネル層上に形成され、前記チャネル層と電気的に接触する、請求項３８に記載の方法。
【請求項４０】
垂直強誘電体ゲート電界効果トランジスタ（ＦｅＧＦＥＴ）を形成する方法であって、
　基板の上面上に第１の電極を形成するステップと、
　前記第１の電極の上面上に酸化物層を形成するステップと、
　前記酸化物層の上面上に、少なくとも一部が前記第１の電極を越えて延びる第２の電極を形成するステップと、
　前記第１の電極の少なくとも一部が露出するように、前記第２の電極および酸化物層を貫通する開孔部を形成するステップと、
　前記第２の電極を通して前記開孔部の少なくとも側壁上に強誘電性酸化物層を蒸着するステップと、
　前記第１の電極の少なくとも一部が露出するように、前記強誘電性酸化物層を貫通する開孔部を形成するステップと、
　前記強誘電性酸化物層を貫通する前記開孔部内に、前記第１の電極の上面と電気的に接触している導電性チャネル領域を形成するステップと、
　前記チャネル領域の上面上に第３の電極を形成し、前記チャネル領域と電気的に接触させるステップとを含む方法。
【請求項４１】
前記チャネル領域がほぼシリンダ状に形成され、前記強誘電性酸化物層が前記チャネル領域の外部側壁をほぼ囲むリングの少なくとも一部として形成される、請求項４０に記載の方法。
【請求項４２】
前記チャネル領域の少なくとも一部を通して開孔部を形成するステップと、
　前記チャネル領域の前記開孔部内にプラグを形成するステップとをさらに含む、請求項４０に記載の方法。
【請求項４３】
前記チャネル領域が前記プラグを実質的に囲むリングの少なくとも一部を形成する、請求項４２に記載の方法。
【請求項４４】
前記チャネル領域が、前記プラグを実質的に囲むＵ字形の層として形成される、請求項４２に記載の方法。
【請求項４５】
前記プラグが誘電体を含む、請求項４２に記載の方法。
【請求項４６】
前記基板の上面上に電界効果トランジスタ（ＦＥＴ）を形成するステップをさらに含み、前記ＦＥＴがドレーン領域とソース領域とを含み、前記ＦｅＧＦＥＴの前記第１の電極が前記ＦＥＴの前記ドレーン領域および前記ソース領域のうちの少なくとも一方上に形成され、前記ＦＥＴの前記ドレーン領域および前記ソース領域のうちの少なくとも一方と電気的に接触している、請求項４０に記載の方法。
【請求項４７】
前記ＦｅＧＦＥＴが半導体デバイスの少なくとも２つの相互接続層間に形成される、請求項４０に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
　本発明は、概して、不揮発性メモリ回路に関し、特に強誘電体ゲート電界効果トランジスタ（ＦｅＧＦＥＴ）を含む複数のメモリセルを備える不揮発性メモリ回路およびＦｅＧＦＥＴデバイスを製造するための技術に関する。
【背景技術】
【０００２】
（関連出願への相互参照）
　本願は、弁理士整理番号ＹＯＲ９２００２０１９５ＵＳ１により識別される、本願と同時に出願された、「単一３端子不揮発性記憶素子を使用するメモリアレイ」（Ｍｅｍｏｒｙ　Ａｒｒａｙ　Ｅｍｐｌｏｙｉｎｇ　Ｓｉｎｇｌｅ　Ｔｈｒｅｅ−ｔｅｒｍｉｎａｌ　Ｎｏｎ−ｖｏｌａｔｉｌｅ　Ｓｔｏｒａｇｅ　Ｅｌｅｍｅｎｔｓ）という名称の米国特許出願に関連する。上記米国特許出願は、引用によって本明細書の記載に援用する。
【０００３】
　不揮発性メモリを製造する際に、強誘電物質を使用する方法はすでに確立されている。例えば、Ｗｕ他の米国特許第３，８３２，７００号に、記憶機構として強誘電体フィルムの残留分極を使用する強誘電体メモリ素子が記載されている。この構造は、従来のＥＥＰＲＯＭ（電気的に消去できるプログラム可能な読み出し専用メモリ）類似の構造と見なすことができる。Ｅａｔｏｎ，Ｊｒ．の米国特許第４，８７３，６６４号に、従来のＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）に非常によく似ているトランジスタを通してビット線に結合している強誘電体コンデンサを有するメモリセルを使用する半導体メモリ素子が記載されている。
【０００４】
　ＤＲＡＭ類似のメモリセル構造およびＥＥＰＲＯＭ類似のセル構造の両方が、強誘電体メモリ製品での使用のために提案されてきた。現在の強誘電体メモリ製品は、ＤＲＡＭタイプのセル構造をほとんど開発しつくしている。このような構造は、シリコン・デバイス領域から記憶コンデンサを分離することによる集積の複雑性の最低限度までの低減という利点と、シリコン・デバイスの頂部上に強誘電体コンデンサを積み重ねることによるセル密度の改善という利点の両方を有している。
【０００５】
　このタイプのメモリは容易に製造することができるが、ＤＲＡＭ類似のセル構造は、結合ノイズ感度、結合ノイズ発生、消費電力が大きいこと、および全体性能が低いことを含めていくつかの欠点を持つ。メモリ素子の密度が従来のＤＲＡＭと比較すると低くなっている少なくともその一部の理由は、強誘電体コンデンサ・プレート電極を使用しなければならないこと、および特殊なドライバ回路が必要であることである。さらに、ドライバ回路は、読み出しおよび書き込み動作中に、大きな負荷が掛かっているワイヤを駆動しなければならないので動作が非常に遅い。さらに、読み出しおよび書き込み動作の両方に対して、ブーストした高電圧信号が必要である。そのため、信号線間に有意のノイズ結合が起こり消費電力も大きくなる。密度、消費電力および材料関連の問題の点では最近少し進歩が見られたが、ＤＲＡＭタイプのセル構造を使用している強誘電体メモリの開発の場合にはいくつかの基本的問題が未解決のままであり、そのため、このタイプの従来のメモリは、高密度、高速および／または低電力用途に使用することができない。
【０００６】
　すでに説明したように、ＥＥＰＲＯＭ類似のメモリセル構造は、１９７４年頃から不揮発性メモリ素子を製造する際に使用するためのものとして示唆されてきた。しかし、シリコン上に強誘電体ゲートの誘電体を製造すると、例えば、ダイポールが不安定になるという問題を含めて、いくつかの材料に関連する問題および電気的問題が生じる。何故なら、シリコン・チャネルは、一般的に、強誘電性保持を低下させる減極フィールドを中和するのに十分なキャリヤ密度を供給できないからである（例えば、（１９７３年）Ｐｈｙｓ　Ｒｅｖ　Ｂ　第８巻、５１２６ページの、Ｐ．ＷｕｒｆｅｌおよびＩ．Ｂ．Ｂａｔｒａの論文を参照されたい）。さらに、従来の強誘電体メモリ構造の場合には、メモリセルの分極の向きを反対にするための書き込み動作を行うのが困難である。
【特許文献１】引用によって本明細書の記載に援用する、同時出願の「単一３端子不揮発性記憶素子を使用するメモリアレイ」（Ｍｅｍｏｒｙ　Ａｒｒａｙ　Ｅｍｐｌｏｙｉｎｇ　Ｓｉｎｇｌｅ　Ｔｈｒｅｅ−ｔｅｒｍｉｎａｌ　Ｎｏｎ−ｖｏｌａｔｉｌｅ　Ｓｔｏｒａｇｅ　Ｅｌｅｍｅｎｔｓ）（弁理士整理番号ＹＯＲ９２００２０１９５ＵＳ１）
【特許文献２】米国特許第４，８７３，６６４号
【特許文献３】米国特許第６，１９１，９８９号
【特許文献４】米国特許第６，２６９，０４０号
【特許文献５】米国特許第４，８７３，６６４号
【非特許文献１】（１９７３年）Ｐｈｙｓ　Ｒｅｖ　Ｂ　第８巻、５１２６ページの、Ｐ．ＷｕｒｆｅｌおよびＩ．Ｂ．Ｂａｔｒａの論文
【非特許文献２】（１９９７年）Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．７０巻、２０６ページ掲載の、Ｃ．Ｈ．Ａｈｎ、Ｒ．Ｈ．Ｈａｍｍｏｎｄ、Ｔ．Ｈ．Ｇｅｂａｌｌｅ、およびＭ．Ｒ．Ｂｅａｓｌｅｙ、Ｊ．Ｍ．Ｔｒｉｓｃｏｎｅ、Ｍ．Ｄｅｃｒｏｕｘ、Ｆ．Ｆｉｓｈｅｒ、Ａ　ＡｎｔｏｇｎａｚｚａおよびＫ．Ｃｈａｒの論文
【非特許文献３】（１９９９年）Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．７５巻、４０９ページ掲載の、Ｃ．Ｓ．Ｇａｎｐｕｌｅ、Ａ　Ｓｔａｎｉｓｈｅｖｓｋｙ、Ｑ．Ｓｕ，Ｓ．Ａｇｇａｒｗａｌ，Ｊ．Ｍｅｉｎｇａｉｌｉｓ、Ｅ．Ｗｉｌｌｉａｍｓ、およびＲ．Ｒａｍｅｓｈの論文
【非特許文献４】（１９９９年）Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．７５巻、３８７４ページ掲載の、Ｃ．Ｓ．Ｇａｎｐｕｌｅ、Ａ　Ｓｔａｎｉｓｈｅｖｓｋｙ、Ｓ．Ａｇｇａｒｗａｌ、Ｊ．Ｍｅｉｎｇａｉｌｉｓ、Ｅ．Ｗｉｌｌｉａｍｓ、Ｒ．Ｒａｍｅｓｈ、Ｖ．Ｊｏｓｈｉ、およびＣａｒｌｏｓ　Ｐａｚ　ｄｅ　Ａｒａｕｊｏの論文
【発明の開示】
【発明が解決しようとする課題】
【０００７】
　それ故、従来の強誘電体メモリ素子の上記欠点を持たない不揮発性メモリ素子を製造するために使用することができる改良形強誘電体構造の開発が待望されている。
【課題を解決するための手段】
【０００８】
　本発明は、強誘電体ゲート電界効果トランジスタ・デバイス、およびこのデバイスを使用する不揮発性メモリ・アーキテクチャを形成するための技術を提供する。
【０００９】
　本発明の１つの態様によれば、半導体デバイスは、シリコン基板上に形成される電界効果トランジスタ（ＦＥＴ）を備え、該ＦＥＴは、ドレーン領域およびソース領域を含む。半導体デバイスは、さらに、半導体デバイスの論理状態を記憶するための強誘電体ゲート電界効果トランジスタ（ＦｅＧＦＥＴ）を備える。ＦｅＧＦＥＴは、基板の上面上に形成され、ＦＥＴのドレーン領域およびソース領域のうちの一方に電気的に接触しているゲート電極と、ゲート電極の上面上に形成される強誘電体ゲート誘電体層と、強誘電体ゲート誘電体層の上面上に形成される導電性チャネル層と、第１および第２のドレーン／ソース電極とを備える。該第１および第２のドレーン／ソース電極は、チャネル層上に形成され、チャネル層の横方向の対向端部のところでチャネル層と電気的に接触する。強誘電体ゲート誘電体層は、ゲート電極と第１および第２のドレーン／ソース電極のうちの少なくとも一方との間に掛けられる電位に応じて選択的に分極することができる。
【００１０】
　本発明の他の態様によれば、垂直ＦｅＧＦＥＴデバイスは、基板およびこの基板の上面上に形成される第１のドレーン／ソース電極を備える。導電性チャネル領域は、第１のドレーン／ソース電極の上面上に形成され、第１のドレーン／ソース電極に電気的に接触する。ＦｅＧＦＥＴデバイスは、さらに、チャネル領域の少なくとも一つの側壁上に形成される強誘電体ゲート領域と、強誘電体ゲート領域と電気的に接触する少なくとも１つのゲート電極と、チャネル領域の上面上に形成され、チャネル領域と電気的に接触する第２のドレーン／ソース電極とを備える。強誘電体ゲート領域は、ゲート電極と第１および第２のドレーン／ソース電極のうちの少なくとも一方との間に掛けられる電位に応じて選択的に分極することができる。
【００１１】
　本発明の一実施形態により形成される不揮発性メモリセルは、第１のＦＥＴと、少なくとも１つの第２のＦＥＴと、メモリセルの論理状態を記憶するためのＦｅＧＦＥＴとを備える。ＦｅＧＦＥＴは、第１および第２のＦＥＴに動作できるように結合する。第１および第２の各ＦＥＴは、それに供給される制御信号に応じてＦｅＧＦＥＴに選択的にアクセスするための制御入力を含む。
【００１２】
　本発明の他の実施形態により形成される不揮発性メモリアレイは、複数のメモリセルを含む。メモリセルのうちの少なくとも１つは、メモリセルの論理状態を記憶するためのＦｅＧＦＥＴを含み、ＦｅＧＦＥＴは、第１のドレーン／ソース端子および第２のドレーン／ソース端子を有する。メモリセルは、さらに、ＦｅＧＦＥＴの第１のドレーン／ソース端子に動作できるように結合している第１のスイッチ、およびＦｅＧＦＥＴの第２のドレーン／ソース端子に動作できるように結合している少なくとも１つの第２のスイッチを含む。複数のビット線およびワード線は、メモリアレイ内の１つまたはそれ以上のメモリセルを選択的に読み出しおよび書き込みを行うために、メモリセルに動作できるように結合する。
【００１３】
　本発明の上記および他の目的、機能および利点は、添付の図面を参照しながら、本発明の例示としての実施形態の以下の詳細な説明を読めば理解することができるだろう。
【発明を実施するための最良の形態】
【００１４】
　本発明は、強誘電体デバイスに関し、特に強誘電体ゲート電界効果トランジスタ（ＦｅＧＦＥＴ）およびその製造技術に関する。本発明の１つの態様によるこのようなＦｅＧＦＥＴデバイスは、改良形不揮発性メモリ素子を形成する際に使用することができる。本明細書においては、相補金属酸化膜半導体（ＣＭＯＳ）の製造プロセスを参照しながらＦｅＧＦＥＴデバイスについて説明する。しかし、本発明は、この製造プロセスまたは任意の特定の製造プロセスに限定されないことを理解されたい。それどころか、本発明は、もっと一般的に、例えば、バイポーラ集積回路製造プロセスのような任意の製造プロセスに適用することができる。本明細書においては、不揮発性メモリ・アーキテクチャに関連してＦｅＧＦＥＴデバイスの実施について説明するが、本発明は、このようなアーキテクチャおよび／または用途に制限されるものではなく、当業者であれば理解することができると思うが、本発明のメモリ・アーキテクチャに対して種々の変更を行うことができる。さらに、本明細書においては、複数のＦｅＧＦＥＴデバイスを使用する本発明のメモリアレイについて説明する。しかし、掛けられた電界による可変抵抗の変化を示す任意の３端子記憶素子も、本発明と一緒に使用することができることを理解されたい。その場合、抵抗の変化は電界を取り除いた後でもそのまま残る。
【００１５】
　図１は、複数のメモリセル１３２を使用する従来のメモリ・アーキテクチャ１３０を示す。各メモリセルは、強誘電体電界効果トランジスタ（ＦＥＴ）１３６、およびＦＥＴパス・トランジスタ１３４を含む。強誘電体ＦＥＴは、不揮発性データ記憶装置用に使用され、一方、ＦＥＴパス・トランジスタは、それに供給されるワード線信号に応じて、強誘電体ＦＥＴからの読み出しおよび強誘電体ＦＥＴへの書き込みを制御する。しかし、この従来のメモリセルに対する書き込み動作は、強誘電体ＦＥＴ１３６のゲートとソース・ノードとの間が直接接続しているのでうまく行えない。
【００１６】
　図２は、例えば、不揮発性メモリセルで使用することができる、本発明の１つの態様により形成した例示としてのＦｅＧＦＥＴ２３０である。ＦｅＧＦＥＴは、酸化物チャネル２３４の比較的近くに形成された強誘電体ゲート２３６を備える。図を見れば分かるように、チャネル２３４は、好適には、基板２３２上に蒸着させるかまたは成長させることが好ましい。基板２３２を形成するために使用する材料としては、例えば、酸化チタン酸ストロンチウム（ＳＴＯ）を使用することができる。しかし、当業者であれば周知のように、他の材料も使用することができる。強誘電体ゲートは、好適には、それに供給される電位に応じて酸化物チャネルの導電率を変更することができることが好ましい。大部分の強誘電体ＦＥＴは、非破壊的読み出し動作の利点を持つメモリセルを形成するのに使用することができるが、本発明のＦｅＧＦＥＴの場合には、従来のＣＭＯＳ技術によりもっと簡単に集積することができる。何故なら、そのチャネルが、強誘電体ゲートを簡単に集積することができることは周知であるからである。ＦｅＧＦＥＴデバイス２３０は、図の特定の構造に制限されないことを理解されたい。
【００１７】
　例示としてのＦｅＧＦＥＴデバイス２３０のチャネル２３４は、その比較的近くに電界を掛けると、それに応じて測定可能な抵抗率の変化を起す材料からできている。このような特性を持つ適当な材料は、好適には、ＳｒＴｉ０．５０Ｒｕ０．５０Ｏ３からＳｒＴｉ０．１０Ｒｕ０．９０Ｏ３までの範囲内の酸化ルテニウム酸ストロンチウム（ＳＲＯ）およびＳＴＯの所定の百分率の混合物を含むことが好ましい。チャネル層を形成するために使用することができる他の材料としては、ＬａｘＳｒ１−ｘＣｏｙＴＭ１−ｙＯ３があるがこれに限定されない。この場合、ＴＭは特定の遷移金属ＬａＮｉｘＴＭ１−ｘＯ３、ＳｎドーピングしていないＩｎ２Ｏ３等である。ＳＲＯ／ＳＴＯチャネル層２３４は、例えば、パルスレーザ蒸着（ＰＬＤ）、スパッタリング、化学蒸着（ＣＶＤ）、化学溶液蒸着等のような従来の手段により蒸着することができる。ＳＲＯ／ＳＴＯチャネル層は、単結晶フィルムでなくてもよい。好適には、掛けられる電界に応じたチャネル内の電気抵抗の変化の大きさは、チャネル層２３４の１つまたはそれ以上の特性を変更することにより選択的に制御できるものであることが好ましい。このような特性としては、例えば、チャネル層の厚さ、およびチャネル層を形成するために使用する材料のタイプ等がある。
【００１８】
　強誘電体ゲート誘電体層２３６は、チャネル２３４上に蒸着または成長させる。強誘電体ゲート誘電体は、ジルコン酸チタン酸鉛（ＰｂＺｒｘＴｉ１−ｘＯ３、ここで、ｘは、０．１０〜０．５５の範囲またはＰＺＴ）から形成することができる。しかし、Ｂｉ３Ｔｉ４Ｏ１２およびＰｂ１−ｘＬａｘ（Ｔｉ１−ｙＺｒｙ）Ｏ３（すなわち、ＰＬＺＴ）のような、しかしこれらに限定されない他の材料も同様に使用することができる。ここで、ｘ＝０〜０．２；ｙ＝０．１〜０．５５である。強誘電体ゲート誘電体層の厚さは、デバイスの強誘電性特性を最適化するために変化させることができる。強誘電体ゲート誘電体層の分極は、好適には、比較的小さな電界を掛けた場合に飽和することが好ましいので、満足な抗電界が得られる場合には、できれば最も薄い強誘電体ゲート誘電体層を使用することが好ましい。しかし、強誘電体ゲート誘電体層が薄すぎると、過度の漏洩電流を発生したり、強誘電性特性を失わせる恐れがある。この点に関して、好適には、１００ナノメートル（ｎｍ）〜３００ｎｍ程度の厚さの強誘電体ゲート誘電体層を使用することが好ましい。
【００１９】
　導電層２４２は、強誘電体ゲート誘電体層に電気接続を行うために、強誘電体ゲート誘電体層２３６上に形成される。導電層２４２は、例えば、ＰｔまたはＩｒにより形成することができ、ＦｅＧＦＥＴデバイスのゲート端子を形成する。ＦｅＧＦＥＴデバイスは、また、ドレーン端子２３８およびソース端子２４０を含む。ドレーン端子およびソース端子は、好適には、例えば、ＰｔまたはＩｒまたはＡｕまたはＰｄのような導電材料から形成することが好ましく、好適には、図に示すように、チャネルの対向端部のところのチャネル層２３４へ電気接続を行うために使用される。従来のＦＥＴデバイスのように、ＦｅＧＦＥＴは、本来二方向性のものであるので、ドレーン端子およびソース端子の定義は任意に選択することができ、実際逆にすることもできることを理解されたい。
【００２０】
　ＦｅＧＦＥＴデバイスは、本質的には、従来の電界効果デバイスとして機能するが、残留磁気というもう１つの利点も持つ。残留磁気は、印加ゲート電圧を除去するか、ゼロにした後に残る分極状態と定義することができる。すでに説明したように、ＦｅＧＦＥＴデバイスのチャネル層２３４は、好適には、ＳＲＯ／ＳＴＯの固溶体からなることが好ましい。ＳＲＯは、ペロブスカイト強誘電物質用の電極材料としてよく使用される酸化物材料である。ＳＲＯは、比較的高い導電率を有し、一般的に、約５×１０３〜１０４（Ω−ｃｍ）−１の範囲の金属的挙動を示すので、より金属的な特性を示す。
【００２１】
　チャネル材料を形成するために、一般的に、約１０−４〜３×１０３（Ω−ｃｍ）−１の範囲内にある材料の導電率を低減するような方法で、ＳＲＯは、固溶体でＳＴＯと結合することができ、そのため、材料は半導体的特性ももっと強く示すようになる。しかし、ＳＲＯ／ＳＴＯ溶液は、好適には、印加ゲート電界によりチャネルの導電率を適当に調整する目的で、強誘電体ダイポールの安定性と半導体的挙動とをバランスさせる十分な電荷を供給するために、オフ状態での十分高い自由キャリヤ濃度（例えば、約１０２２キャリヤ／ｃｍ３）を有することが好ましい。
【００２２】
　引き続き図２を参照しながら、ＦｅＧＦＥＴデバイスの不揮発性特性について説明する。ソース端子２４０は、アースであってもよい負の電圧源電位にあり、ドレーン端子２３８は、ソース端子（例えば、アース）とほぼ同じ電位かフローティング状態にあるものと考えよう。強誘電体ゲート誘電体の抗電界より強い電界を発生するのに十分な負の電位がゲート端子２４２に掛けられた場合には、強誘電体ゲート誘電体層２３６は、チャネル材料内に正孔（正の電荷のキャリヤ）を引き寄せるような方法で分極される。ＳＲＯはｎ型の材料であるので、材料内に追加の正孔が存在するとチャネル２３４の導電率が低減する。強誘電体ゲート誘電体層２３６内の強誘電物質の残留分極により、デバイスからゲート電位が取り除かれた後でも、または、ゲート／ソース−ドレーン電位がゼロになった後でも、チャネル２３４は低導電率状態のままである。本明細書においては、ＦｅＧＦＥＴデバイスのこの低導電率状態は、「状態１」として定義され、ゲート・フィールドが除去された後でも、この状態が維持されるので不揮発性状態にあるものと見なされる。
【００２３】
　他の方法としては、ソースおよびドレーンがアース電位に近い場合には、強誘電体ゲート誘電体の抗電界より強い電界を生成するのに十分な正の電位をゲート端子２４２に掛けることもできる。この場合、強誘電体ゲート誘電体層２３６は、チャネル２３４内に電子（すなわち、負電荷のキャリヤ）を引き付けるように分極される。ここでもまた、ＳＲＯはｎ型の材料であるので、材料内に追加の電子が存在するとチャネルの導電率が増大する。すでに説明したように、強誘電体ゲート誘電体層の強誘電物質の残留分極により、ゲート電界が除去された後でも、またはゲート／ソース・ドレーン電位がゼロになっても、チャネルは高い導電率状態のままである。本明細書においては、ＦｅＧＦＥＴデバイスのこの高導電率状態は、「状態２」として定義される。
【００２４】
　どちらかの状態（例えば、状態１または状態２）にある導電率は、ＦｅＧＦＥＴデバイスのドレーン／ソースの導電率を評価することにより決定することができる。この決定が強誘電体ゲート誘電体の抗電界より低い電位で行われる限りは、読み出しは非破壊的に行われる（すなわち、チャネルの状態は維持される）。本発明は、チャネル材料が、好適には、２ミリオーム−センチメートル（ｍΩ−ｃｍ）より低い使いやすい抵抗率を持つことが好ましいという少なくとも１つの点で従来のデバイスとは異なる。
【００２５】
　本発明の他の態様によれば、他の方法としては、ＦｅＧＦＥＴデバイスのチャネル層２３４を、最後に、強誘電体ゲート誘電体層２３６の頂部上に形成することができ、それ故、すでに説明し、図２に示したように、チャネル／ＰＺＴ／ゲートＦｅＧＦＥＴとして最初にチャネル層２３４を蒸着しないで、ゲート／ＰＺＴ／チャネルＦｅＧＦＥＴ（図示せず）を生成することができる。使用する製造プロセスにより、都合のよいことに、この別の処理方法は、相互接続処理ステップ、および／または複数のＦｅＧＦＥＴメモリセルおよび周辺メモリ回路を備える不揮発性メモリを形成するために必要な場合がある他の処理ステップによりＦｅＧＦＥＴデバイスの集積を簡単にすることができる。この転倒型ＦｅＧＦＥＴ（ゲート／ＰＺＴ／チャネル）の動作は、本質的には、上記ＦｅＧＦＥＴデバイスの動作と同じである（すなわち、その各導電率により区別される２つの不揮発性状態を含むデバイスは、適当なゲート電位を掛けることにより書き込むことができ、両方とも、デバイスの状態を破壊しないで読み出すことができる）。
【００２６】
　例示としての実施形態の場合には、バッファ層を含まないＳＴＯ基板上に蒸着したＳＲＯを含むチャネル層を含むＦｅＧＦＥＴデバイスを製造した。チャネル層内のＳＲＯをＳＴＯ基板との界面に近いＳＴＯと混合するために、デバイスを１０時間の間酸素（Ｏ２）の存在下で６５０℃でアニールした。かなり薄い（例えば、５ｎｍ）ＳＲＯ／ＳＴＯ層が画定されるまで、チャネル領域をイオン・ミリングすることによりチャネル層を形成した。イオン・ミリングしなかったＳＲＯの一部を、図２に示すように、ＦｅＧＦＥＴデバイスのソース端子およびドレーン端子を形成する金属電極またはバイアを固定するための台座として使用した。ジルコン酸チタン酸鉛（ＰＺＴ）強誘電体ゲートをＳＲＯ／ＳＴＯチャネル層の頂部上に蒸着した。次に、第１の金属化（Ｍ１）、その後の第２の金属化（Ｍ２）およびその後のプラチナ（Ｐｔ）による第３の金属化（Ｍ３）により形成したバイアを開くために、標準リソグラフィおよびウェット・エッチング技術を使用した。
【００２７】
　非破壊的読み出しを行う不揮発性メモリセルとしてのＦｅＧＦＥＴデバイスの性能を実験により確認した。図３は、上記例示としてのＦｅＧＦＥＴデバイスのヒステリシス曲線である。チャネル導電率（ｙ軸）を、図のｘ軸に示すように、正の電位と負の電位をデバイスのゲート端子にパルスの形で供給した後で測定した。この結果は室温で入手したものである。図を見れば分かるように、デバイスは、２つの安定状態、すなわち、ゲート端子に負電圧（例えば、約２．５ボルト以下）をパルスの形で供給した後に測定した約３０００オームの抵抗を持つ低導電率状態と、ゲート端子に正電圧（例えば、約３ボルト以上）をパルスの形で供給した後で測定した約１７００オームの抵抗を持つ高導電率状態を示した。図のデバイスは、３日以上の長い期間不揮発状態を維持し、デバイスは、１０１０サイクル後も疲労を示さなかった。
【００２８】
　すでに説明したように、従来の不揮発性強誘電体メモリセルは、強誘電体コンデンサまたはＦｅＧＦＥＴデバイスに基づいている。メモリセルの状態を記憶する強誘電体コンデンサは、コンデンサの２枚のプレート間に誘電体として強誘電物質を使用する。対照的に、ＦｅＧＦＥＴデバイスは、ＦｅＧＦＥＴデバイスのゲート端子とチャネルとの間に誘電体（すなわち、絶縁）材料として強誘電物質を使用する。強誘電体コンデンサに基づくメモリセルは、読み出し動作が破壊的読み出しであるという欠点がある。本発明のデバイスと比較すると、従来のＦｅＧＦＥＴデバイスは製造がかなり難しい。
【００２９】
　従来のＦｅＧＦＥＴデバイスとは対照的に、本発明のＦｅＧＦＥＴデバイスは、チャネル材料として比較的高い導電性の酸化物チャネル（例えば、ＳＲＯ）を使用している構造をベースとしている。この材料を使用すると重要な利点が得られる。第１の利点は、強誘電体ゲートの誘電体をチャネル層材料（例えば、ＳＲＯ）上に成長させることができ、同様に、チャネル層材料を強誘電体ゲートの誘電体上に成長させることができることである。それ故、本発明によれば、ゲート／ＰＺＴ／チャネルＦｅＧＦＥＴデバイスおよびチャネル／ＰＺＴ／ゲートＦｅＧＦＥＴの両方を容易に製造することができる。
【００３０】
　第２の利点は、ＳＲＯチャネルは、ＦｅＧＦＥＴデバイスとシリコン・チャネル・デバイスとの集積の問題を解決することである。シリコン・チャネル・デバイス上に強誘電体ゲートを集積するために種々の試みが行われてきた。このシリコン・チャネル構造についての１つの問題は、シリコンの頂部上に高品質の強誘電体ゲート誘電体層を成長させる際に起こる。通常、強誘電体ゲート層は、酸化環境内で成長させなければならないので、結果として、酸化シリコン誘電体層は強誘電体ゲート層に直列に形成される。シリコン酸化物の誘電率は、通常、強誘電体ゲート材料の誘電率より遥かに低い。それ故、ゲートにある電圧を掛けると発生する結果としての電界は、主として酸化シリコン誘電体上に集中し、そのため、強誘電体ゲート層の分極状態を切り替えるのに十分なフィールドを強誘電体ゲート層内に発生させるのは難しい。
【００３１】
　シリコン上に強誘電体ゲートを集積する際のもう１つの問題は、シリコン材料と強誘電物質との間の相互拡散であり、この相互拡散により強誘電物質およびシリコン材料のいくつかの特性が劣化する恐れがある。ペロブスカイト強誘電物質と集積されているのが分かっている導電性酸化物チャネルを使用することにより、本発明のＦｅＧＦＥＴデバイスは、有意に改善された製造歩留まりを提供する。さらに、シリコン・チャネルとは対照的に、酸化物（ＳＴＯ／ＳＲＯ）チャネルは、減極フィールドを中和するのに十分なキャリヤ濃度を供給し、それにより、強誘電性保持力を向上する（（１９７３年）Ｐｈｙｓ　Ｒｅｖ　Ｂ　８巻、５１２６ページの、Ｐ．ＷｕｒｆｅｌおよびＩ．Ｂ．Ｂａｔｒａの論文を参照されたい）。
【００３２】
　別の不揮発性メモリの中、通常、強誘電体デバイスは、かなり小さくても双安定性を示すという点で、強誘電体をベースとする不揮発性メモリ素子は、例えば、磁気トンネル接合（ＭＴＪ）デバイスのような強磁性体をベースとする不揮発性デバイスよりも優れた利点を持つ（例えば、（１９９７年）Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．７０巻、２０６ページ掲載の、Ｃ．Ｈ．Ａｈｎ、Ｒ．Ｈ．Ｈａｍｍｏｎｄ、Ｔ．Ｈ．Ｇｅｂａｌｌｅ、およびＭ．Ｒ．Ｂｅａｓｌｅｙ、Ｊ．Ｍ．Ｔｒｉｓｃｏｎｅ、Ｍ．Ｄｅｃｒｏｕｘ、Ｆ．Ｆｉｓｈｅｒ、Ａ　ＡｎｔｏｇｎａｚｚａおよびＫ．Ｃｈａｒの論文；（１９９９年）Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．７５巻、４０９ページ掲載の、Ｃ．Ｓ．Ｇａｎｐｕｌｅ、Ａ　Ｓｔａｎｉｓｈｅｖｓｋｙ、Ｑ．Ｓｕ，Ｓ．Ａｇｇａｒｗａｌ，Ｊ．Ｍｅｉｎｇａｉｌｉｓ、Ｅ．Ｗｉｌｌｉａｍｓ、およびＲ．Ｒａｍｅｓｈの論文；（１９９９年）Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．７５巻、３８７４ページ掲載の、Ｃ．Ｓ．Ｇａｎｐｕｌｅ、Ａ　Ｓｔａｎｉｓｈｅｖｓｋｙ、Ｓ．Ａｇｇａｒｗａｌ、Ｊ．Ｍｅｉｎｇａｉｌｉｓ、Ｅ．Ｗｉｌｌｉａｍｓ、Ｒ．Ｒａｍｅｓｈ、Ｖ．Ｊｏｓｈｉ、およびＣａｒｌｏｓ　Ｐａｚ　ｄｅ　Ａｒａｕｊｏの論文参照）。この寸法を自由にスケーリングできる機能は、それ以下では小さな磁気領域が温度の変動に非常に敏感になる超常磁性限界があるために小さくするのが難しい強磁性体デバイスと比較すると１つの利点である。
【００３３】
　酸化物をベースとするＦｅＧＦＥＴの物理特性は、例えば、（ｉ）導体ドーパントであるＳＲＯおよび絶縁体であるＳＴＯを混合できるために、チャネル領域内のＳＲＯとＳＴＯとの各比率を変化させることにより、広い範囲でＦｅＧＦＥＴデバイスの抵抗を調整することができること、（ｉｉ）強誘電体ゲート誘電体層（例えば、ＰＺＴ）の厚さを薄くすることにより、抗電圧（個々のＦｅＧＦＥＴデバイスに対しては約４ボルト）を低くすることができることを含むいくつかの理由により低電圧メモリ技術に向いている。強誘電体ゲート誘電体層（すなわち、整合したすべてのダイポール・モーメント）の両端の線形電界の場合、抗電圧は、強誘電体ゲート誘電体層の厚さに比例してほぼ直線になる。それ故、本発明のＦｅＧＦＥＴデバイスの抗電圧、すなわち、書き込み電圧は、単に強誘電体ゲート誘電体層の厚さを薄くするだけで、１ボルトまたはそれ以下に調整することができる。１ボルト以下の抗電圧を有するＦｅＧＦＥＴデバイスは、ＣＭＯＳデバイスも１ボルト以下に調整されるという点で非常に望ましいものである。従来の不揮発性メモリ素子の場合には、フラッシュ技術の書き込み電圧を高くするには、通常、電荷ポンプを必要とする。このような電荷ポンプは、広いダイ／チップ面積を占めるし、かなりの量の電力を消費する。都合のよいことに、本発明の技術を使用すれば、このような電荷ポンプを使用しなくてもすむ。
【００３４】
　図４は、本発明の他の態様により形成した、対応するシリコンＦＥＴデバイスを含むプレーナ（すなわち、水平）ＦｅＧＦＥＴデバイスの例示としての集積である。シリコンＦＥＴデバイスとのＦｅＧＦＥＴデバイスのこのような集積は、例えば、不揮発性メモリセルで使用することができる。プレーナＦｅＧＦＥＴデバイスの構造は、図２のところで説明した構造に類似していてもよい。最初に、例えば、従来の集積回路（ＩＣ）製造技術により、シリコン基板３３３上にシリコンＦＥＴデバイス３３０が形成される。好適には、接点３３１は、シリコンＦＥＴデバイスのドレーン領域（または、ソース領域）３３２上に、電気的に接続している状態で形成するのが好ましい。ＦＥＴは、二方向デバイスであるので、デバイスのドレーン領域およびソース領域という呼び方は、本質的には便宜的なものである。それ故、本明細書においては、個々のドレーン端子またはソース端子と呼ぶ代わりに、これらの端子を第１および第２のドレーン／ソース端子と呼ぶことにする。ＦｅＧＦＥＴデバイスのゲート３３４は、好適には、接点を充填した後で、接点３３１上に蒸着するのが好ましい。ゲート３３４を形成するために使用する材料は、例えば、プラチナ（Ｐｔ）、イリジウム（Ｉｒ）または酸化イリジウムのような金属であることが好ましいが、他の導電性材料も使用することができる。
【００３５】
　所定の厚さ（例えば、約１００ｎｍ〜３００ｎｍ）の強誘電体ゲート誘電体層３３５は、好適には、ゲート３３４の上面上に蒸着または成長させることが好ましい。すでに説明したように、強誘電体ゲート誘電体層は、ＰＺＴまたは適当な別の材料から作ることができる。次に、チャネル層３３６が、強誘電体ゲート誘電体層３３５の上面上に蒸着されるかまたは成長する。強誘電体ゲート誘電体層３３５とチャネル層３３６の両方は、例えば、ＰＬＤ、スパッタリング、化学溶液蒸着（ＣＳＤ）またはＣＶＤにより蒸着することができる。次に、３つの層３３４、３３５、３３６を、当業者であれば周知のように、ドライおよびウェット・リソグラフィ処理の組合わせによりパターン形成することができる。図２のＦｅＧＦＥＴ構造と比較すると、図４のＦｅＧＦＥＴデバイスを含む層の少なくとも一部は、逆の順序で形成されることを理解されたい。このような方法でＦｅＧＦＥＴデバイスを形成すると、ＦｅＧＦＥＴデバイスをもっと容易にシリコンＦＥＴデバイスに集積することができる。
【００３６】
　誘電体の層３３８は、好適には、チャネル層３３６上に蒸着または成長させることが好ましい。従来のリソグラフィ・プロセスにより、誘電体層３３８は、所定のエリアを形成するためにパターン形成され、次に、このエリアは従来の方法（例えば、化学エッチング等）でエッチングされ、好適には、結果として得られる開口部に、図に示すように、例えば、ワード線３３７およびトランスファ・ペデスタル３３９を形成するために金属を充填することが好ましい。このステップにより、ワード線とトランスファ・ペデスタルとの間で測定するチャネル長さが画定される。他の方法としては、例えば、誘電体層３３８を蒸着する前に、イオン・ミリングまたは反応性イオン・エッチング（ＲＩＥ）によりチャネル領域を薄くすることによりチャネル長さを画定することができる。
【００３７】
　誘電体のもう１つの層３４０は、好適には、誘電体層３３９の上面上に蒸着または成長させることが好ましい。好適には、次に、例えば、読み出しビット線３４２のような金属相互接続を形成する目的で、ほぼ水平な表面を形成するために誘電体層３４０を平面化することが好ましい。導電性バイア３４１を生成するために、誘電体層３４０内に開口部が形成される。バイア３４１は、誘電体層３４０内の開口部に、例えば、金属（例えば、アルミニウム等）を充填することにより形成される。バイア３４１は、トランスファ・ペデスタル３３９により、読み出しビット線３４２をチャネル層３３６に電気的に接続している。
【００３８】
　図５は、密度を改善するための、本発明の１つの態様による、シリコンＦＥＴデバイスと垂直ＦｅＧＦＥＴデバイスとの例示としての集積を示す。この構造４００は、例えば、不揮発性メモリセルで使用することができる。図を見れば分かるように、この実施形態の例示としてのＦｅＧＦＥＴデバイスは、垂直方向の２つの相互接続レベル間に形成することができる。相互に非常に接近している隣接するデバイス間に隙間を形成することができるように、ＦｅＧＦＥＴデバイスが、それに関連する水平方向の長さを短くすることができるという点で、このような方法でＦｅＧＦＥＴデバイスを形成するのは望ましいことである。
【００３９】
　例示としてのメモリセル４００は、好適には、シリコン基板４８０上に形成された従来のシリコンＦＥＴ４６０を備えることが好ましい。誘電体絶縁層４０２（例えば、二酸化シリコン）は、好適には、ＦｅＧＦＥＴデバイスを支持するためのほぼ平らな面を有する基板を形成するために、全ＦＥＴデバイス上に成長または蒸着させることが好ましい。好適には、図４のところで説明したプレーナＦｅＧＦＥＴセルの製造と同じ方法で、垂直ＦｅＧＦＥＴデバイスを、直接、対応するシリコンＦＥＴデバイス上に形成することが好ましい。垂直ＦｅＧＦＥＴは、チャネル領域４１０、強誘電体ゲートの誘電領域４４０、およびゲート端子４３０を含む。チャネル４１０のソース領域（例えば、底面）は、相互接続バイア４５０を通してシリコンＦＥＴのドレーン領域４７０に接続している。好適には、チャネル４１０のドレーン領域（例えば、頂面）は、ＦｅＧＦＥＴデバイスの頂面上に形成された金属相互接続４２０に接続していることが好ましい。それ故、垂直ＦｅＧＦＥＴデバイスは、これら２つの金属相互接続レベル４５０，４２０間に形成され、導通は、強誘電体ゲートの誘電体４４０を含むゲート端子４３０により制御される。本発明の垂直ＦｅＧＦＥＴデバイスは、図５の構造そのものに制限されないことを理解されたい。
【００４０】
　図６は、複数の垂直ＦｅＧＦＥＴメモリセルを含むメモリアレイの少なくとも一部を示す平面図である。図６に示すように、ゲート端子４３０および強誘電体ゲートの誘電体４４０の両方は、好適には、垂直ＦｅＧＦＥＴデバイスのチャネル領域４１０をほぼ囲むリングの少なくとも一部として形成することが好ましい。リング構造は、最短の水平方向のチャネル長さを最適化しようとする。しかし、垂直ＦｅＧＦＥＴデバイスは、図の構造そのものに限定されないで、当業者であれば理解できると思うが、他の装置内に形成することもできることを理解されたい。図を見れば分かるように、各ＦｅＧＦＥＴデバイスのゲート端子４３０は、好適には、ワード線が複数のメモリセルを接続するのに使用されるのと非常によく似た方法で、共通のゲート導体５２０（例えば、Ｐｔまたは、Ｉｒ）から形成することが好ましい。共通のゲート導体は、ゲート接点５１０または別の手段により他の導体に接続することができる。各垂直ＦｅＧＦＥＴデバイスに結合している複数のプログラム・ビット線導体５３０（例えば、アルミニウム）も、ＦｅＧＦＥＴデバイスの状態を読み出したり書き込んだりするために設置されている。これらのビット線導体５３０は、本質的には、図５の金属相互接続４２０と同じものである。すでに説明したように、垂直ＦｅＧＦＥＴデバイスは、相互接続のバイア内に形成されるので、このセル構造を使用するメモリアレイの密度は有意に改善される。高密度のＤＲＡＭアレイと競合するために、最小の金属ピッチをメモリアレイ内のビット線として使用することができる。
【００４１】
　図７〜図１２は、図５のところで説明した集積垂直ＦｅＧＦＥＴ／シリコンＦＥＴセルを製造するための例示としての処理ステップである。図７について説明すると、従来のシリコンＦＥＴデバイス４６０は、シリコンＦＥＴのドレーン領域４７０上に形成されていて、このドレーン領域と電気的に接続している相互接続バイア４５０を含む。相互接続バイア４５０は、誘電体絶縁層４０２内に開孔部を生成し、以降のプロセス中に、この開孔部を金属（例えば、アルミニウム）により充填することにより平面状のレベル間誘電体絶縁層４０２内に形成することができる。
【００４２】
　図８に示すように、Ｐｔ、ＩｒまたはＰｔ−Ｉｒ合金の、しかしこれらに限定されない層４３０は、好適には、相互接続バイア４５０上に形成することが好ましい。対応するＦｅＧＦＥＴデバイスのゲート端子を形成するこの層４３０は、すでに説明したように、蒸着され、パターン形成され、次に、例えば、ドライ・エッチング・プロセスによりエッチングされる。レベル間誘電絶縁のために共通して使用される誘電体４９０（例えば、二酸化シリコン）の層は、好適には、平面化ステップ中に構造体の上面上に蒸着または成長させることが好ましい。
【００４３】
　図９に示すように、開孔部４２５は、好適には、誘電体層４９０および、Ｐｔ、ＩｒまたはＰｔ−Ｉｒ層４３０を貫通して形成することが好ましい。開孔部は、例えば、従来のリソグラフィ・ステップにより誘電体層４９０をパターン形成し、次に、エッチング・ステップ（例えば、ウェット・エッチング、ドライ・エッチング、ＲＩＥ等）を実行することにより形成することができる。エッチングは、好適には、相互接続バイア４５０の上面が露出した時点でストップすることが好ましい。その後で、所定の厚さの強誘電性酸化物層４４０が、構造体の表面上に蒸着され、次に、リソグラフィ・マスクを通してエッチングされる。エッチングは、当業者であれば理解することができると思うが、指向性ドライ・エッチング・プロセスであってもよい。強誘電性酸化物側壁４４０は、垂直ＦｅＧＦＥＴデバイスのゲートを形成する。
【００４４】
　図１０の場合には、例えば、ＳＲＯ／ＳＴＯのような酸化物チャネル材料は、例えば、ＣＶＤ、エピタキシャル蒸着、プラズマ蒸着等のような蒸着ステップにより開孔部４２５内に蒸着される。図１１の他の実施形態の場合には、主な導通が、チャネル領域４１０とゲート誘電体４４０、すなわち、強誘電体ダイポールの電界が貫通し、そのためチャネルの導電率に影響を与える領域との間の界面のところで行われるように、酸化物チャネル領域の中央部が（例えば、エッチング・プロセスにより）除去され、プラグ４１４が充填される。プラグ４１４は、好適には、例えば、酸化物のような誘電体からできていることが好ましい。このようにして形成したデバイスの場合には、チャネル領域４１０の中央部は、強誘電体ダイポールの電界から遮蔽され、そのため、その抵抗は、強誘電体ダイポールの実質的な影響を受けない。（図１０の場合のように）中央領域を除去しなかった場合には、チャネルの中央部のコンダクタンスが一定であるために、（すなわち、チャネル４１０と強誘電体ゲート４４０間の界面のところの一定の抵抗に平行なチャネルの中央部の抵抗が一定であるために）、チャネル領域の抵抗の変化は最も少なくなる。
【００４５】
　すでに説明したように、図１１の構造は、例えば、チャネル領域４１０を完全に貫通するドライまたはウェット・エッチング・プロセスにより、チャネル領域４１０の中央部を薄くし、次に、蒸着ステップ中に、残った孔部に誘電性のプラグ４１４を充填することにより形成することができる。蒸着ステップの後で、好適には、例えば、構造体のほぼ平らな上面を形成するために、化学的または機械的研磨のような研磨ステップを行うことが好ましい。次に、金属層が、図５に示す相互接続４２０を形成するために、例えば、従来の金属化技術により構造体の上面上に蒸着され、パターン形成される。
【００４６】
　図１２は、本発明による垂直ＦｅＧＦＥＴデバイスの好ましい実施形態である。この実施形態の場合には、好適には、酸化物（例えば、ＳＴＯ／ＳＲＯ）の薄い層の等角蒸着（ｃｏｎｆｏｒｍａｌ　ｄｅｐｏｓｉｔｉｏｎ）により、ＦｅＧＦＥＴをデバイスの表面上に形成することが好ましい。これはＵ字形チャネル領域４１０になる。この等角蒸着ステップは、当業者であれば理解することができると思うが、誘電体層４９０の厚さよりも薄い平均的な層の厚さに無指向性蒸着（ｎｏｎ−ｄｉｒｅｃｔｉｏｎａｌ　ｄｅｐｏｓｉｔｉｏｎ）を行うか、または、他の方法としては、適当な回転速度で化学的溶液を蒸着することにより実行することができる。好適には、後者のステップの後で、最終的には、Ｕ字形チャネル４１０の中央の絶縁プラグ４１２となる酸化物の表面上に厚い絶縁層を等角蒸着することが好ましい。図を見れば分かるように、この実施形態の場合には、プラグ４１２は、チャネル領域４１０を完全に貫通していない。蒸着ステップの後で、好適には、開孔部４２５内だけに絶縁層および酸化物層を残して、表面から絶縁層および酸化物層を除去し、追加の相互接続層を形成することができるほぼ平らな上面を生成するために、例えば、化学的または機械的研磨のような研磨ステップを実行することが好ましい。次に、図５の相互接続４２０を形成するために、金属層が、構造体の上面上に蒸着され、例えば従来の金属化技術によりパターン形成される。
【００４７】
　当業者であれば理解することができると思うが、本発明によれば、種々の別の構成の垂直ＦｅＧＦＥＴデバイスを使用することができることを理解されたい。例えば、図１３は、ＦｅＧＦＥＴのゲート４３０を一方の端部のところで延長し、導電性バイア４５０により従来のシリコンＦＥＴ４６０のドレーン／ソース端子４７０に動作できるように接続させることができる垂直ＦｅＧＦＥＴデバイスを示す。ＦｅＧＦＥＴチャネル４１０の一方（例えば、ドレーン領域またはソース領域）の端部は、金属相互接続４２０に接続され、ＦｅＧＦＥＴチャネル４１０の他方の端部は、金属導体５３０に接続される。金属相互接続４２０および金属導体５３０は、メモリアレイ内でそれぞれワード線およびビット線として機能する。
【００４８】
　図１４は、相互接続バイア４５０を通して、上部金属相互接続４２０と下部金属相互接続８１０との間に接続している垂直ＦｅＧＦＥＴデバイス８００の他の実施形態である。本発明は、さらに、ＦｅＧＦＥＴデバイスのチャネル４１０を任意の２つの平らな相互接続ワイヤ（例えば、４２０および８１０）間にサンドイッチ状に挿み、電気的に接続することもできるし、相互接続バイア（例えば、４５０）を、それぞれ、ＦｅＧＦＥＴチャネル４１０のドレーン端部およびソース端部に平らな相互接続ワイヤを接続するために使用することもできる。
【００４９】
　例示としての不揮発性メモリアレイ内での、上記の本発明のＦｅＧＦＥＴデバイスの実行について以下に説明する。図１５は、本発明の１つの態様により形成した、例示としてのメモリアレイの少なくとも一部を示す。メモリアレイ１７０は、１つまたはそれ以上のメモリセルの論理状態を選択的に書き込んだりおよび／または読み出したりするために、図に示すように、対応するワード線１１０，１１２，１１４および１１６、書き込みビット線１２０および１２４、および読み出し／書き込みビット線１２２および１２６に動作できるように結合している複数のメモリセル１５０ａ，１５０ｂ，１５０ｃおよび１５０ｄを含む。各メモリセル１５０ａ，１５０ｂ，１５０ｃおよび１５０ｄは、好適には、それぞれ、対応するＦｅＧＦＥＴデバイス１０１ａ，１０１ｂ，１０１ｃおよび１０１ｄ、および対応するＦＥＴデバイス１０２ａおよび１０３ａ，１０２ｂおよび１０３ｂ，１０２ｃおよび１０３ｃ、および１０２ｄおよび１０３ｄのペアを含むことが好ましい。各メモリセルのＦｅＧＦＥＴデバイスは、不揮発性メモリ素子として機能し、エネルギーを消費しないで所与のセルの論理状態を保持する。各メモリセルのＦＥＴデバイスは、セルに関連する対応するＦｅＧＦＥＴデバイスに動作できるように結合していて、独立にＦｅＧＦＥＴデバイスに読み出しアクセスおよび書込アクセスを行う。各ＦＥＴデバイスは、通常、パス・ゲートとして機能し、実際には、例えば、マルチプレクサのような別の切替え回路により実行することができることを理解されたい。
【００５０】
　メモリアレイ１７０に関連するワード線１１０，１１２，１１４および１１６、およびビット線１２０，１２２，１２４および１２６は、好適には、アレイ内の１つまたはそれ以上のメモリセルの状態を選択的に読み出したりおよび／または書き込んだりするために、それぞれ、対応するワード・ドライバおよびビット・ドライバ／マルチプレクサ（図示せず）に動作できるように結合していることが好ましい。従来の方法で実行することができるこれらのワード・ドライバおよびビット・ドライバは、さらに、当業者であれば理解することができると思うが、例えば、デコーダ、書き込み回路および／または読み出し回路（例えば、センス増幅器）のような他の周辺回路に接続することができる。
【００５１】
　図を見れば分かるように、所与のメモリセル１５０ａに対して、好適には、ノード１０４ａで、１つのＦＥＴ１０２ａの第１の端子（ドレーンまたはソース）が、書き込みビット線１２０に結合するように、また、ＦＥＴ１０２ａの第２の端子（ソースまたはドレーン）が、ＦｅＧＦＥＴデバイス１０１ａの第１の端子（ドレーンまたはソース）に結合するように、ＦＥＴデバイス１０２ａ，１０３ａのペアを接続することが好ましい。同様に、ノード１０５ａで、他のＦＥＴ１０３ａの第１の端子（ドレーンまたはソース）が、読み出し／書き込みビット線１２２に結合し、また、ＦＥＴ１０３ａの第２の端子（ソースまたはドレーン）が、ＦｅＧＦＥＴデバイス１０１ａの第２の端子（ソースまたはドレーン）に結合している。各ＦＥＴデバイス１０２ａおよび１０３ａのゲート端子は、好適には、それぞれ、対応するワード線１１２および１１０に結合することが好ましい。ＦｅＧＦＥＴ１０１ａのゲート端子は、好適には、書き込みビット線１２０に結合することが好ましい。このようにして、メモリセル１５０ａの第１の動作モード中のように、ＦＥＴ１０２ａが能動状態にある場合、ＦｅＧＦＥＴ１０１ａのゲート端子をＦｅＧＦＥＴ１０１ａのドレーン端子またはソース端子に電気的に接続することができる。
【００５２】
　引き続き図１５を参照しながら、例示としてのメモリアレイ１７０の動作について説明する。説明上の都合で、読み出し動作および書き込み動作を、以下の説明において「選択した」メモリセルと呼ぶメモリセル１５０ａに対してだけ行う。しかし、本明細書に記載する本発明の技術は、メモリアレイ内の任意のメモリセルにも同様に適用することができることを理解されたい。選択したメモリセル１５０ａ以外の１つまたはそれ以上のメモリセルは、選択したセルに対応する同じワード線１１０，１１２に接続することができ、本明細書においては、「半分選択した」メモリセル（例えば、セル１５０ｃ）と呼ぶことにする。選択したセル１５０ａに対する読み出し動作または書き込み動作に応じての、選択したワード線に沿ったこれらの他のセルの独立性は証明されている。同様に、ビット（垂直）方向においては、選択したメモリセル１５０ａ以外のすべてのメモリセルが、「スタンバイ」モード状態に保持されていることを示すことにより独立性が証明される。メモリアレイ１７０内の２つ以上のメモリセルも選択したワード線に沿ってアクセスすることができる。
【００５３】
　以下にさらに詳細に説明するように、好適には、メモリアレイ内の各メモリセルは、少なくともスタンバイ・モード、読み出しモードまたは書き込みモードで動作していることが好ましい。スタンバイ・モード中、ＦｅＧＦＥＴデバイスが内蔵しているメモリセルの状態は保護される（すなわち、維持される）。好適には、デバイス内の強誘電体ゲートの誘電体層を横切る電界をほぼゼロに低減することにより、ＦｅＧＦＥＴデバイスに対する非常に安定した双安定を得ることが好ましい。このような双安定性は、例えば、ＦｅＧＦＥＴデバイスのゲート端子、ドレーン端子、およびソース端子を共通の電位に電気的に接続し、デバイスの強誘電体ゲート誘電体層の電気ダイポールの向きの均等性を維持することにより達成することができる。電界が存在しなければ、ＦｅＧＦＥＴデバイスの任意の領域（すなわち、電気ダイポール）の電界による反転が防止され、メモリアレイ内のすべてのメモリセルの状態が保持される。以下にさらに詳細に説明するように、選択したメモリセルの書き込み動作中、ＦｅＧＦＥＴの電気ダイポールの向きを逆にするために、選択したメモリセルに関連するＦｅＧＦＥＴデバイスの強誘電体ゲート誘電体層に選択的に供給される。
【００５４】
　例示としてのメモリアレイ１７０内においては、ワード線１１０および１１４が、メモリアレイの負の電圧源のように論理低レベル（「０」）状態にある場合には、およびワード線１１２および１１６が、メモリアレイの正の電圧源のように論理高レベル（「１」）状態にある場合には、好適には、各メモリセル１５０ａ〜１５０ｄは、スタンバイ・モード状態であることが好ましい。スタンバイ・モード中、ＦＥＴデバイス１０２ａ〜１０２ｄは、能動状態（すなわち、動作可能な状態）にあり、一方、ＦＥＴデバイス１０３ａ〜１０３ｄは非能動状態（すなわち、動作不能状態）にある。このスタンバイ・モード中、ＦｅＧＦＥＴ１０１ａの導電チャネルに対するものでない場合には、対応するＦｅＧＦＥＴデバイスの第１のドレーン／ソース端子は、そのゲート端子に電気的に接続され（すなわち、シャントされ）、ＦｅＧＦＥＴデバイスの第２のドレーン／ソース端子は、本質的にフローティング状態にあるように、各メモリセルは構成されている。ＦｅＧＦＥＴは導電チャネルを持っているので、ダイポールがどちらを向いていても（例えば、ＦｅＧＦＥＴチャネルが導電状態または高度の導電状態にあっても；図３参照）、ＦｅＧＦＥＴの第１のドレーン／ソース端子は、ＦｅＧＦＥＴの導電チャネルを通してＦｅＧＦＥＴの第２のドレーン／ソース端子を充電する。書き込みビット線が、ＦｅＧＦＥＴのゲート端子をＦｅＧＦＥＴの第１のドレーン／ソース端子に接続するという事実を考慮した場合、スタンバイ・モード中、所与のＦｅＧＦＥＴデバイスの３つすべての端子は、同じ電位、すなわち、それに関連する対応する書き込みビット線（１２０または１２４）の電位に充電される。
【００５５】
　引き続き図１５を参照しながら、選択したメモリセル１５０ａに対する読み出し動作について説明する。以下の説明においては、選択したメモリセル１５０ａを含むすべてのメモリセルは、スタンバイ・モードでスタートするものと仮定する。読み出し動作のためのメモリセル１５０ａを含む、ワード線方向（水平方向）に沿ってメモリセルを含むと定義することができる１行を選択するために、ワード線Ａ１１０は、好適には、そのスタンバイ論理低レベル状態から論理高レベル状態に駆動され、ワード線Ｂ１１２は、論理高レベル状態に維持されることが好ましい。メモリセル１５０ａに関連する両方のＦＥＴ１０２ａおよび１０３ａは、この瞬間能動状態にあり、そのため、それぞれ、書き込みビット線１２０および読み出し／書き込みビット線１２２へのノード１０４ａおよび１０５ａをシャントする。すなわち、ＦｅＧＦＥＴ１０１ａのゲート端子および第１のドレーン／ソース端子は、書き込みビット線１２０に電気的に接続され、ＦｅＧＦＥＴ１０１ａの第２のドレーン／ソース端子は、読み出し／書き込みビット線１２２に電気的に接続される。ＦｅＧＦＥＴ１０１ａの導電チャネルは、読み出し／書き込みビット線１２２を書き込みビット線１２０に動作できるように結合し、２つのビット線１２０と１２２の間に一次導電パスを形成する。
【００５６】
　例えば、メモリセル１５０ｂのような、ビット線（垂直）方向に沿ったメモリセルを含むものとして定義することができる、同じ行に沿って接続している他のメモリセルは、動作不能なＦＥＴ１０３ｂにより開回路状態になっている。何故なら、ワード線Ａ１１４は、好適には、論理低レベル状態に保持することが好ましいからである。同じような方法で、メモリセル１５０ｃに関連するＦＥＴ１０２ｃおよび１０３ｃは、ノード１０４ｃおよび１０５ｃを、それぞれ、書き込みビット線１２４および読み出し／書き込みビット線１２６に動作できるように接続する。ＦｅＧＦＥＴ１０１ｃのチャネルは、読み出し／書き込みビット線１２６と書き込みビット線１２４との間に一次導電パスを形成する。
【００５７】
　図１６は、上記方法で構成された、すなわち、読み出しモード中の選択したメモリセル１５０ａを含む例示としてのメモリアレイ１７０である。説明を分かりやすくするために、すべてのＦＥＴ１０２ａ〜１０２ｄおよび１０３ａ〜１０３ｄを除去し、代わりにその機能的等価回路、すなわち、能動ＦＥＴ（例えば、ＦＥＴ１０２ａ〜１０２ｄおよび１０３ａおよび１０３ｃ）に対応する短絡回路、または非能動ＦＥＴ（例えば、ＦＥＴ１０３ｂおよび１０３ｄ）に対応する開回路を使用している点を除けば、この図は、本質的には、図１５と同じものである。
【００５８】
　例示としてのものに過ぎないが、Ｌｕｋ他の米国特許第６，１９１，９８９号に開示されているようなセンス増幅器（図示せず）を、選択したメモリセル１５０ａに関連する所与のＦｅＧＦＥＴ（例えば、１０１ａ）に記憶しているデータの状態を評価するのに使用することができる。センス増幅器は、例えば、Ｒｅｏｈｒ他の米国特許第６，２６９，０４０号に開示されているように、メモリアレイに動作できるように接続することができるが、他の接続装置も使用することができる。例えば、書き込みビット線１２０のような１本のビット線をアース（または、他のＤＣ電位）に接続することができる。例えば、読み出し／書き込みビット線１２２のような他のビット線を直接センス増幅器に接続することもできるし、所与の列アドレスに基づいて、例えば、複数のビット線から能動ビット線を選択するマルチプレクサを通して動作できるようにセンス増幅器に接続することもできる。
【００５９】
　どちらの場合でも、センス増幅器は、好適には、選択したＦｅＧＦＥＴ１０１ａのチャネルのコンダクタンスを測定し、それを、好適には、第１の論理状態（例えば、「１」の状態）に対応する導電性の高いチャネルと、第２の論理状態（例えば、「０」の状態）に対応する導電性のチャネルとの間の中間になるように構成されていることが好ましい、チャネル・コンダクタンスを有する基準ＦｅＧＦＥＴと比較することが好ましい。センス増幅器は、２つの方法のうちの少なくとも一方の方法でこの測定を行うことができる。上記２つの方法とは、（１）読み出し／書き込みビット線１２２上にある電圧を強制的に供給し、ＦｅＧＦＥＴ１０１ａのチャネルを通して流れる対応する電流を測定する方法と、（２）ＦｅＧＦＥＴ１０１ａのチャネルを通して電流を供給し、読み出し／書き込みビット線１２２上で対応する電圧を測定する方法である。当業者であれば理解することができると思うが、コンダクタンス、すなわち、メモリアレイ内の特定のメモリセルの論理状態を測定するためには、別の技術を使用することもできることを理解されたい。
【００６０】
　図１７は、本発明による、図１５のメモリアレイ１７０内の選択したメモリセル１５０ａの内容を読み出すための好適な信号を示す例示としてのタイミング図である。これらの信号は、メモリセル１５０ａをスタンバイ・モードから読み出しモードに移行させ、次に、スタンバイ・モードに戻す。すでに説明したように、ワード線１１４，１１６は、選択しなかったメモリセルに対応し、そのため、ワード線１１４は低レベル状態に保持され、ワード線１１６は高レベル状態に保持され、それにより、メモリセル１５０ｂおよび１５０ｄに対してスタンバイ・モードを維持する。同様に、書き込みビット線１２４および読み出し／書き込みビット線１２６は、選択しなかったメモリセルに対応し、それ故、これらのビット線は低レベル状態に保持される。それ故、メモリセル１５０ｃは、スタンバイ・モードに設定される。
【００６１】
　図１５を参照しながら、選択したメモリセル１５０ａに対する書き込み動作について説明する。読み出し動作の場合のように、選択したメモリセル１５０ａを含むすべてのメモリセルは、スタンバイ・モードでスタートするものと仮定する。選択したメモリセルの書き込み動作は、好適には、選択したメモリセルの両端に正または負の差動電圧の供給を含むことが好ましい。この場合、差動電圧は、選択したメモリセル内のＦｅＧＦＥＴデバイスのダイポールを新しい状態に書き込むだけの十分な大きさを有する。メモリアレイ内の他の選択しなかったメモリセルは、その前の状態を保持する。
【００６２】
　メモリセル１５０ａを含む、ワード線（水平）方向に沿ったメモリセルを含むものとして定義することができる行を選択するためには、好適には、ワード線Ａ１１０を、そのスタンバイ論理低レベル状態から論理高レベル状態に駆動し、ワード線Ｂ１１２を、そのスタンバイ論理高レベル状態から、論理低レベル状態へ駆動することが好ましい。それ故、ＦＥＴ１０２ａは、動作不能になり、ＦＥＴ１０３ａは動作可能になる。その結果、ノード１０５ａは、読み出し／書き込みビット線１２２に対してシャントされ、ノード１０４ａは、書き込みビット線１２０から電気的に切り離される。すなわち、ＦｅＧＦＥＴ１０１ａのゲート端子は、書き込みビット線１２０に電気的に接続され、ＦｅＧＦＥＴ１０１ａの第１のドレーン／ソース端子は、ＦｅＧＦＥＴ１０１ａの導電チャネルを通してノード１０５ａに電気的に接続され、ＦｅＧＦＥＴ１０１ａの第２のドレーン／ソース端子は、読み出し／書き込みビット線１２２に電気的に接続される。それ故、ＦｅＧＦＥＴ１０１ａの導電チャネルは、読み出し／書き込みビット線１２２に電気的に接続され、ＦｅＧＦＥＴ１０１ａのゲート端子は、書き込みビット線１２０に接続される。
【００６３】
　例えば、メモリセル１５０ｂのような、ビット線（垂直）方向に沿ったすべてのメモリセルを含むものとして定義することができる、同じ列に沿って接続している選択したメモリセル１５０ａを含まない他のメモリセルは、スタンバイ・モードのままである。何故なら、ワード線Ａ１１４は、好適には、論理低レベル状態に保持するのが好ましいからである。それ故、選択したワード線１１０，１１２に接続していない選択しなかったメモリセル１５０ｂは、動作不能になったＦＥＴ１０３ｂにより、対応する読み出し／書き込みビット線１２２から電気的に切り離される。同様に、選択したワード線１１０、１１２に接続している所与のメモリセル１５０ｃにも書き込むことができる。何故なら、この場合、書き込みビット線１２４および読み出し／書き込みビット線１２６が、低レベル状態に保持されていない場合には、書き込みモード状態であるからである。
【００６４】
　図１８は、上記のように構成されている、すなわち、書き込みモード状態の選択したメモリセル１５０ａを含む例示としてのメモリアレイ１７０である。すべてのＦＥＴ１０２ａ〜１０２ｄおよび１０３ａ〜１０３ｄが、その機能的等価回路、より詳細に説明すると、能動ＦＥＴ（例えば、ＦＥＴ１０２ｂ，１０２ｄ，１０３ａ，１０３ｃ）に対応する短絡回路、または非能動ＦＥＴ（例えば、ＦＥＴ１０２ａ，１０２ｃ，１０３ｂ，１０３ｄ）に対応する開回路により置き換えられている点を除けば、この図は、本質的には、図１５と同じものである。
【００６５】
　書き込みモード中、ＦｅＧＦＥＴ１０１ａに書き込むためには、好適には、必要なデータ状態（例えば、それぞれ、論理「１」または「０」）を表す、正または負の差分電位を書き込みビット線１２０と読み出し／書き込みビット線１２２の間に供給することが好ましい。ＦｅＧＦＥＴ１０１ａのゲート端子が、書き込みビット線１２０に接続していて、ＦｅＧＦＥＴ１０１ａの第２のドレーン／ソース端子が、読み出し／書き込みビット線１２２に接続している場合には、この印加電圧の電位は、ＦｅＧＦＥＴ１０１ａの強誘電性絶縁体を横切って電界を発生し、それにより、ＦｅＧＦＥＴ１０１ａの電気ダイポールを掛けた電界と整合する。例えば、メモリセル１５０ｂのような同じ列に沿って接続している他の選択しなかったメモリセルは、スタンバイ・モード状態に保持される。この場合、例えば、ＦｅＧＦＥＴ１０１ｂのような対応するＦｅＧＦＥＴのすべての端子は、書き込みビット線１２０に対して電気的にシャントされる。それ故、選択しなかったメモリセルを横切って掛けた電界が存在しないので、これらのセルは印加電圧の電位により事実上影響を受けない。
【００６６】
　そうしたい場合には、選択したメモリセル１５０ａと同じワード線に接続しているメモリセル１５０ｃに、メモリセル１５０ａと同じ方法で書き込みを行うことができる。この場合、第２の正または負の差動電圧が、書き込みビット線１２４と読み出し／書き込みビット線１２６との間に供給される。第２の正または負の差動電圧をゼロに設定すると、所与のＦｅＧＦＥＴ内に記憶した前の状態が維持される。ワード線方向の書き込みモードに対して選択したメモリセルも、好適な場合には、書き込みビット線１２４および読み出し／書き込みビット線１２６が、最も低い電圧（アース）である同じ電位に保持されることを保証することにより、スタンバイ・モードに保持することができる。
【００６７】
　本発明の場合、図１５の例示としてのメモリアレイ内のＦｅＧＦＥＴのゲート電極は、対応する書き込みビット線１２０，１２４（図示せず）、または対応する読み出し／書き込みビット線１２２，１２６に接続することもできるし、例えば、バランスのとれたビット線キャパシタンスのような望ましい電気的挙動をさせるために、メモリセルのゲート電極の１つまたはそれ以上の接続を一方または他方のビット線に接続することもできる。
【００６８】
　図１９は、本発明による、メモリアレイ１７０内の選択したメモリセル１５０ａの内容を書き込むための好適な信号を示す例示としてのタイミング図である。これらの信号は、メモリセル１５０ａを連続的にスタンバイ・モードから書き込み「０」モードに移行させ、スタンバイ・モードに戻し、次に、書き込み「１」モードに移行させる。すでに説明したように、この例の場合には、ワード線１１４および１１６は、選択しなかったメモリセルに対応し、そのため、ワード線１１４は低レベル状態に保持され、ワード線１１６は高レベル状態に保持され、それにより、メモリセル１５０ｂおよび１５０ｄに対してスタンバイ・モードを維持する。同様に、ビット線１２４および１２６は、選択しなかったメモリセルに対応し、それ故、書き込みビット線１２４および読み出し／書き込みビット線１２６は低レベル状態に保持される。
【００６９】
　図２０は、本発明の別の態様により形成された、図１５の不揮発性メモリアレイの他の実施形態の少なくとも一部を示す。図２０に示すように、このメモリアレイ２７０は、複数のメモリセル２５０ａ，２５０ｂ，２５０ｃ，２５０ｄ，２５０ｅ，２５０ｆ，２５０ｇおよび２５０ｈを含む。メモリセルは、好適には、各グループが少なくとも１つのメモリセルを含むように、１つまたはそれ以上のグループ２５２ａ，２５２ｂ，２５２ｃおよび２５２ｄ内に配置することが好ましい。メモリアレイ２７０は、さらに、複数の選択ＦＥＴ２０３ａ，２０３ｂ，２０３ｃおよび２０３ｄを含む。各選択ＦＥＴは、対応する選択ＦＥＴのゲート端子に供給される制御信号に応じて、必要なグループに選択的にアクセスするために、それぞれ、異なるグループ２５２ａ，２５２ｂ，２５２ｃ，２５２ｄに関連する。
【００７０】
　メモリアレイ２７０内の各メモリセルは、好適には、すでに説明したＦｅＧＦＥＴデバイスと同じ方法で形成することができるＦｅＧＦＥＴデバイス、およびＦｅＧＦＥＴに直列に接続しているＦＥＴデバイスを備えることが好ましい。例えば、メモリセル２５０ａのような所与のメモリセルは、ＦＥＴ２０２ａの第１のドレーン／ソース端子が、ノード２０４ａで、ＦｅＧＦＥＴ２０１ａの第１のドレーン／ソース端子と接続するように接続しているＦＥＴ２０２ａおよびＦｅＧＦＥＴ２０１ａを含む。メモリセル２５０ａ内のＦｅＧＦＥＴ２０１ａのゲート端子は、好適には、ＦＥＴ２０２ａの第２のドレーン／ソース端子に接続していることが好ましい。図２０の１つのＦＥＴ／１つのＦｅＧＦＥＴメモリセル・アーキテクチャは、図１５の二重ＦＥＴ／１つのＦｅＧＦＥＴメモリセル・アーキテクチャより優れている。その大きな理由は、前者は、各メモリセルから１つのＦＥＴを取り除くことにより、メモリアレイの密度を高くしているからである。
【００７１】
　メモリアレイ２７０は、好適には、メモリアレイ内の対応するメモリセルに動作できるように結合している複数のワード線２１２，２１３，２１６および２１７、選択線２１０および２１４、および（書き込みビット線および、読み出し／書き込みビット線を含む）ビット線２２０，２２１，２２２，２２４，２２５，２２６を含むことが好ましい。当業者であれば理解することができると思うが、図には示していないが、好適には、完全なメモリ回路は、メモリアレイ２７０のワード線２１２，２１３，２１６，２１７、選択線２１０，２１４、およびビット線２２０，２２１，２２２，２２４，２２５，２２６を、ワード線ドライバ、（例えば、ワード線ドライバと同じ方法で形成することができる）選択線ドライバ、および例えば、デコーダ、書き込み回路、読み出し回路（例えば、センス増幅器）のような他の周辺回路にさらに接続することができるビット線ドライバ／マルチプレクサにそれぞれ接続することにより形成することが好ましいことを理解されたい。これらの追加の周辺回路の少なくとも一部は、アレイ内の１つまたはそれ以上のメモリセルの論理状態を読み出しおよび／または書き込む目的で、メモリアレイを選択的に制御するために使用することができる。
【００７２】
　選択線２１０、２１４は、好適には、すでに説明したように、ワード（すなわち、水平）方向に沿ったメモリセルの１つまたはそれ以上のグループ２５２ａ，２５２ｂ，２５２ｃ，２５２ｄにアクセスするために使用される対応する選択ＦＥＴ２０３ａ，２０３ｂ，２０３ｃ，２０３ｄのゲート端子に結合することが好ましい。しかし、別の選択回路も同様に使用することができる。選択線２１０は、好適には、選択ＦＥＴ２０３ａおよび２０３ｃに結合していることが好ましく、それぞれ、グループ２５２ａおよび２５２ｃにアクセスするために使用される。同様に、選択線２１４は、好適には、選択ＦＥＴ２０３ｂおよび２０３ｄに結合していることが好ましく、それぞれ、グループ２５２ｂおよび２５２ｄにアクセスするために使用される。
【００７３】
　メモリセルの所与のグループに関連する各選択ＦＥＴ（例えば、ｎ型ＦＥＴ）は、好適には、パス・ゲートとして機能し、実際には、例えば、マルチプレクサのような別のスイッチング回路により実行することができることが好ましい。（例えば、対応する選択線上の論理高レベル信号により）能動状態になった場合、各選択ＦＥＴは、好適には、ビット（すなわち、垂直）方向の１つまたはそれ以上のグループに結合している所与のグループおよび読み出し／書き込みビット線に対応するＦｅＧＦＥＴデバイスのすべての第２のドレーン／ソース端子の共通の接合間に電気的に接続を行うように構成されていることが好ましい。このような電気接続を行うために、他の回路も使用することができることを理解されたい。代表的なグループ２５２ａの場合には、選択ＦＥＴ２０３ａは、ノード２０５ａで、それぞれ、メモリセル２５０ａおよび２５０ｂに関連するＦｅＧＦＥＴ２０１ａおよび２０１ｂの第２のドレーン／ソース端子に結合している第１のドレーン／ソース端子を含む。選択ＦＥＴ２０３ａの第２のドレーン／ソース端子は、類似の方法でグループ２５２ｂに関連する選択ＦＥＴ２０３ｂに結合している読み出し／書き込みビット線２２２に接続している。
【００７４】
　各メモリセル内のＦＥＴは、好適には、その第２のドレーン／ソース端子が、対応する書き込みビット線に結合し、ＦＥＴのゲート端子が対応するワード線に結合するように接続することが好ましい。好適には、同じグループ内の２つのメモリセルが、同じ書き込みビット線に結合しないように、所与のグループ内の各メモリセルに対して別々の書き込みビット線が存在することが好ましい。さらに、好適には、同じグループ内の２つのメモリセルが、同じワード線を共有しないように、所与のグループ内の各メモリセルに対して別々のワード線が存在することが好ましい。例えば、グループ２５２ａに関しては、メモリセル２５０ａ内のＦＥＴ２０２ａは、書き込みビット線２２１に接続しているその第２のドレーン／ソース端子を持ち、メモリセル２５０ｂ内のＦＥＴ２０２ｂは、書き込みビット線２２０に接続しているその第２のドレーン／ソース端子を持つ。同様に、ＦＥＴ２０２ａのゲート端子は、ワード線２１２に接続していて、ＦＥＴ２０２ｂのゲート端子は、ワード線２１３に接続している。
【００７５】
　例示としてのメモリアレイ２７０内の選択したメモリセル２５０ａに対する読み出し動作について説明するが、これは単に例示としてのものに過ぎない。以下の説明においては、選択したメモリセル２５０ａを含むすべてのメモリセルは、スタンバイ・モードでスタートするものと仮定する。単一ＦＥＴ／単一ＦｅＧＦＥＴメモリセルのスタンバイ・モードは、図１５の二重ＦＥＴ／単一ＦｅＧＦＥＴメモリ・アーキテクチャのところで説明したスタンバイ・モードに類似していてもかまわない。好適には、例えば、選択線２１０、２１４上に論理低レベル（すなわち、「０」）が存在し、ワード線２１２，２１３，２１６，２１７上に論理高レベル状態（すなわち、「１」）が存在していて、メモリセルがスタンバイ・モードになることが好ましい。スタンバイ・モード状態のメモリセル２５０ａの場合、ＦＥＴ２０２ａは能動状態になり、それにより、書き込みビット線２２１へＦｅＧＦＥＴ２０１ａの第１のドレーン／ソース端子がシャントされ、それにより、ノード２０４ａのところのＦｅＧＦＥＴ２０１ａのドレーン／ソース端子が、そのゲート端子に電気的に接続される。同様に、選択線２１０が論理「０」になると、選択ＦＥＴ２０３ａが動作不能になり、それにより、ノード２０５ａで、ＦｅＧＦＥＴ２０１ａの第２のドレーン／ソース端子が、読み出し／書き込みビット線２２２から電気的に切り離される（例えば、開回路）。ＦｅＧＦＥＴ２０１ａの第１のドレーン／ソース端子は、ＦｅＧＦＥＴ２０１ａの導電性チャネルを通して、ＦｅＧＦＥＴ２０１ａの第２のドレーン／ソース端子を充電する。スタンバイ・モード中、ＦｅＧＦＥＴ２０１ａの３つのすべての端子は、同じ電位、すなわち、書き込みビット線２２１の電位に充電される。ＦｅＧＦＥＴ２０１ａの端子の両端に電界が存在しない場合には、ＦｅＧＦＥＴ２０１ａの電気ダイポールの状態（すなわち、その論理状態）が維持される。
【００７６】
　特定のグループ（例えば、グループ２５２ａ）内のすべてのメモリセル（例えば、メモリセル２５０ａ，２５０ｂ）を考慮に入れることが重要である。例えば、メモリアレイ内の消費電力を最小限度に低減するために、好適には、現在スタンバイ・モード状態の所与のグループ２５２ａ内のメモリセルの書き込みビット線２２０，２２１を同じ電位に維持することが好ましい。何故なら、これらのメモリセル２５０ａ，２５０ｂに関連するＦｅＧＦＥＴ２０１ａ，２０１ｂは、それぞれ、ノード２０５ａで相互に接続しているその第２のドレーン／ソース端子を持つからであり、それ故、ＦｅＧＦＥＴデバイス２０１ａ，２０１ｂを通して、ある書き込みビット線２２１から他の書き込みビット線２２０へ直列導電パスを形成することができる。
【００７７】
　単一ＦＥＴ／単一ＦｅＧＦＥＴメモリセルからの読み出しは、図１５のところですでに説明した二重ＦＥＴ／単一ＦｅＧＦＥＴメモリセル・アーキテクチャの読み出しモードと同じ方法で行うことができる。唯一の例外は、特定のグループ（例えば、２５２ａ）に対応する複数のメモリセル（例えば、２５０ａ，２５０ｂ）が共有する、選択ＦＥＴ（例えば、２０３ａ）を含んでいることである。選択したグループ２５２ａに対応するメモリセル２５０ａまたは２５０ｂの一方から内容を読み出すためには、そのグループ２５２ａに関連する選択ＦＥＴ２０３ａを、例えば、選択線２１０を論理「１」の状態に駆動することにより能動状態にしなければならない。さらに、グループ２５２ａ内のメモリセル２５０ａ，２５０ｂのうちの一方の１つのＦＥＴ２０２ａまたは２０２ｂを、それぞれ、例えば、ワード線２１２またはワード線２１３を論理「１」の状態に駆動することにより、能動状態にしなければならない。それ故、メモリセル２５０ａのＦｅＧＦＥＴ２０１ａのチャネル抵抗、またはメモリセル２５０ｂのＦｅＧＦＥＴ２０１ｂのチャネル抵抗をそれぞれ含む、読み出し／書き込みビット線２２２と書き込みビット線２２１または書き込みビット線２２０との間の導電パスが形成される。
【００７８】
　所与の選択したワード線に沿った選択したメモリセル２５０ａ以外のメモリセルは、本明細書においては、「半分選択された」セルと呼ぶことができる。上記例の場合には、ワード線２１２は能動状態（論理「１」）であるので、メモリセル２５０ｅは、半分選択されたものと見なされる。半分選択されたメモリセルは、選択したメモリセルに対する読み出し動作または書き込み動作により影響を受けない（すなわち、内容が修正されない）。選択したビット線に接続しているメモリセルの独立性は、選択したメモリセル２５０ａ以外の本質的にすべてのメモリセルがスタンバイ・モード状態に保持され、それ故、選択したメモリセルに対する読み出し動作または書き込み動作により影響を受けないことを示すことにより証明されることに留意されたい。また、従来の固体メモリ（例えば、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ））で通常行われるように、選択したワード線に沿って２つ以上のメモリセルにアクセスすることができる。
【００７９】
　図２１は、すでに説明した方法で構成した、すなわち、読み出し動作モード状態の選択したメモリセル２５０ａを含む例示としてのメモリアレイ２７０である。説明を分かりやすくするために、すべてのＦＥＴ２０２ａ〜２０２ｈおよび２０３ａ〜２０３ｄを除去し、代わりにその機能的等価回路、すなわち、能動ＦＥＴ（例えば、ＦＥＴ２０２ａ，２０２ｃ，２０２ｄ，２０２ｅ，２０２ｇ，２０２ｈ，２０３ａおよび２０３ｃ）に対応する短絡回路、または非能動ＦＥＴ（例えば、ＦＥＴ２０２ｂ，２０２ｆ，２０３ｂ、および２０３ｄ）に対応する開回路を使用している点を除けば、この図は、本質的には、図２０と同じものである。読み出し動作は、図１６のメモリ・アレイのところですでに説明した動作とほぼ同じであるが、好適には、書き込みビット線２２１だけをアースし、読み出し／書き込みビット線はセンス増幅器の入力に接続することが好ましい。
【００８０】
　図２２および図２３は、本発明による、メモリアレイ２７０内の選択したメモリセル２５０ａの内容を読み出すための好適な信号を示す、例示としてのタイミング図である。これらの信号は、メモリセル２５０ａをスタンバイ・モードから読み出しモードに移行させ、次に、スタンバイ・モードに戻す。最初、すべてのメモリセルは、好適には、スタンバイ・モード状態にあることが好ましい。それ故、選択線２１０，２１４は論理「０」状態にある。グループ２５２ｂおよび２５２ｄは、選択したメモリセルを含んでいないので、選択線２１４は、読み出し動作中、論理「０」状態のままである。スタンバイ・モード動作に対して、各メモリセル内のＦＥＴは、好適には、能動状態であることが好ましい。それ故、ワード線２１２，２１３，２１６および２１７は、図に示すように、論理「１」の状態にある。ワード線２１６および２１７は、選択しなかったメモリセルに対応し、それ故、論理「１」の状態に保持され、それにより、読み出し動作中、メモリセル２５０ｃ，２５０ｄ，２５０ｇおよび２５０ｈのスタンバイ・モードを維持する。書き込みビット線２２０，２２１，２２４および２２５の電位は、好適には、書き込み動作中だけ変化することが好ましい。それ故、読み出し動作中およびスタンバイ・モード中、論理「０」の状態に保持される。さらに、読み出し動作は、グループ２５２ｃおよび２５２ｄに関連するメモリセル上では行われないので、読み出し／書き込みビット線２２６は論理「０」の状態に保持される。
【００８１】
　選択したメモリセル２５０ａの読み出し中、選択したメモリセルに対応する選択線２１０は、「０」から「１」に移行し、それにより、選択したメモリセル２５０ａに関連するグループ２５２ａに対応する選択ＦＥＴ２０３ａを作動する。読み出し動作中、選択したメモリセル２５０ａと同じグループ２５２ａ内に位置する選択しなかったメモリセル２５０ｂの内容に対してもアクセスが行われる。このようなアクセスを防止するために、ワード線２１３は、読み出し動作中、論理「０」の状態にされ、次に、スタンバイ・モード中に、再度論理「１」の状態に戻る。このようにして、選択しなかったメモリセル２５０ｂに関連するＦＥＴ２０２ｂは、読み出し動作中動作不能になり、それにより、メモリセル２５０ｂの内容が、読み出し／書き込みビット線２２２上に読み出されるのを防止する。当業者であれば理解することができると思うが、メモリセル２５０ａの内容は、読み出し／書き込みビット線２２２上にある電圧を強制的に供給し、同時に、電流を測定することにより、またはその逆を行うことにより読み出すことができる。
【００８２】
　再び、図２０について説明すると、本明細書においては、選択したメモリセルと呼ぶメモリセル２５０ａに対する書き込み動作について説明する。選択したメモリセル２５０ａを含むすべてのメモリセルは、最初、スタンバイ・モード状態にあるものと仮定する。メモリセルの選択したグループ内の選択したメモリセルの書き込み動作は、選択したメモリセルに対する一組の１／２状態電圧の伝搬を含む。この場合、１／２状態電圧は、選択したメモリセル内のＦｅＧＦＥＴデバイスのダイポールを、新しい状態に書き込むだけの十分な大きさを持つ全状態電圧に結合される。メモリアレイ内の選択しなかったメモリセルは、その前の状態を保持する。
【００８３】
　メモリセル２５０ａに対する書き込み動作中、ワード線および選択線に沿って伝搬した信号は、ＦＥＴ２０２ａ〜２０２ｈおよび２０３ａ〜２０３ｄのドレーン・ノードおよびソース・ノードを選択的に開回路または短絡回路にする。より詳細に説明すると、選択線２１０上の論理「１」は、対応する選択ＦＥＴ２０３ａおよび２０３ｃを通して、それぞれ、読み出し／書き込みビット線２２２および２２６への共有ノード２０５ａおよび２０５ｃをシャントする。同様に、選択線２１４上の論理「０」は、それぞれ、読み出し／書き込みビット線２２２および２２６から共有ノード２０５ｂおよび２０５ｄを開回路にする。ワード線２１２上の論理「０」は、メモリセル・ノード２０４ａを対応する書き込みビット線２２１から切り離し、ＦｅＧＦＥＴ２０１ａのドレーン／ソース端子を、ＦｅＧＦＥＴ２０１ａのチャネルを通して本来一緒に接続している状態のまま維持する。ＦｅＧＦＥＴ２０１ｅについても同じことがいえる。同様に、ワード線２１３および２１６上の論理「０」は、それに接続している各ＦＥＴを開回路にし、対応するＦｅＧＦＥＴ２０１ｂ，２０１ｃ，２０１ｆ，２０１ｇのドレーン／ソース端子を、その各チャネルを通して本来一緒に接続している状態のまま維持する。ワード線２１７上の論理「１」の状態は、対応するＦＥＴ２０２ｄおよび２０２ｈを通して、それぞれ、ＦｅＧＦＥＴ２０１ｄおよび２０１ｈのドレーン／ソース端子を書き込みビット線２２０および２２４にシャントする。図２４は、上記のように構成されたメモリアレイ２７０内のＦｅＧＦＥＴの機能的接続を示す略図である。
【００８４】
　図２４を参照しながら、ビット方向沿いに伝搬する書き込み信号について説明する。すでに説明したように、選択したメモリセル２５０ａの書き込みは、１／２状態電圧のペアの、書き込みビット線２２１および読み出し／書き込みビット線２２２沿いのメモリセル２５０ａへの伝搬を含む。各ビット線２２１，２２２により運ばれた１／２状態電圧は、ＦｅＧＦＥＴ２０１ａ上に収束し、結合し、その結果、（ゲートからチャネルへの）ＦｅＧＦＥＴ２０１ａに関連する強誘電性絶縁体の両端に、正または負の全状態電圧を形成する。全状態電圧は、好適には、ＦｅＧＦＥＴ２０１ａのダイポールを、それぞれ、論理「１」または「０」の状態に書き込むのに、十分な大きさを持っていることが好ましい。一方、他のメモリセル（例えば、２５０ｂ）の両端に供給される１／２状態電圧は、好適には、これら他のセルに関連するＦｅＧＦＥＴ（例えば、２０１ｂ）の論理状態をほとんど影響を受けないままにできるだけの十分小さいものであることが好ましい。
【００８５】
　実際には、所与のＦｅＧＦＥＴ２０１ａを論理「１」の状態に書き込むために、ＦｅＧＦＥＴ２０１ａのゲートは、好適には、対応する書き込みビット線２２１を通して、アース（すなわち、論理「０」の状態）にシャントすることが好ましい。一方、ＦｅＧＦＥＴ２０１ａのドレーン／ソースおよびドレーン／ソース端子は、対応する読み出し／書き込みビット線２２２を通してＶＤＤ（すなわち、論理「１」の状態）にシャントされる。他の方法としては、ＦｅＧＦＥＴ２０１ａを論理「０」の状態に書き込むために、ＦｅＧＦＥＴ２０１ａのゲートは、ＶＤＤにシャントされ、一方、ＦｅＧＦＥＴ２０１ａのドレーン／ソースおよびドレーン／ソース端子は、アースにシャントされる。（半分選択されたセルと見なされる）選択したグループ２５２ａ内の他のメモリセル（例えば、２５０ｂ）のゲート電位は、好適には、その各書き込みビット線２２０，２２１を通して、アースとＶＤＤの中間の中間電位（例えば、ＶＤＤ／２）にシャントすることが好ましく、それ故、１／２状態電圧、すなわち、全供給電圧の半分だけが、その各ゲートからそのチャネル領域へ、その強誘電性絶縁体の両端で電圧降下する。符号が正であろうと負であろうと、これらの半分選択されたメモリセルの両端の結果として得られる１／２状態電圧は、好適には、ＦｅＧＦＥＴの（ダイポール状態の変更、書き込みおよび／または切替えに必要な最低電圧と定義される）抗電圧以下になるため、選択しなかったメモリセルの各状態が変化しない（すなわち、影響を受けない）ように設計することが好ましい。それ故、同じグループ（例えば、２５２ａ）内に位置する選択しなかったＦｅＧＦＥＴ（例えば、ＦｅＧＦＥＴ２０１ｂ）の状態に望ましくない変化を起こさないで、選択したＦｅＧＦＥＴ（例えば、ＦｅＧＦＥＴ２０１ａ）に新しい状態を書き込むことができる。
【００８６】
　単に例示としてのものに過ぎないが、図２５および図２６は、本発明によるメモリアレイ２７０内の選択したメモリセル２５０ａの内容を読み出すための信号を示す例示としてのタイミング図である。ワード線２１２，２１３，２１６，２１７、選択線２１０，２１４、およびビット線２２０，２２１，２２２，２２４，２２５，２２６上の適当な信号は、好適には、図に示すように、選択したメモリセル２５０ａを、スタンバイ・モードから、書き込み「０」モード、スタンバイ・モード、そして最終的には書き込み「１」モードに移行させることが好ましい。
【００８７】
　図２７について説明すると、この図は、本発明の他の態様により形成した、複数の単一ＦＥＴ／単一ＦｅＧＦＥＴメモリセル３５０ａ，３５０ｂ，３５０ｃ、および３５０ｄを含む例示としての不揮発性メモリアレイ３７０である。例示としてのメモリアレイ３７０内の各メモリセル３５０ａ，３５０ｂ，３５０ｃ，３５０ｄは、ＦＥＴ３０２ａ，３０２ｂ，３０２ｃ，３０２ｄ、およびそれぞれそれに関連する対応するＦｅＧＦＥＴ３０１ａ，３０１ｂ，３０１ｃ，３０１ｄを含む。メモリアレイ３７０は、さらに、アレイ内の個々のメモリセルを選択的に読み出したり、それに書き込んだりするために、対応するメモリセルに動作できるように結合している複数の書き込みワード線３１０，３１４、複数の読み出しワード線３１２，３１６、複数の書き込みビット線３２０，３２４、および複数の読み出しビット線３２２，３２６を含む。すでに説明したメモリアレイの場合のように、完全メモリ回路は、メモリアレイ３７０のワード線３１０，３１２，３１４，３１６およびビット線３２０，３２２，３２４，３２６を、例えば、ワード・ドライバ、ビット・ドライバ／マルチプレクサ、書き込み回路（例えば、デコーダ）、読み出し回路（例えば、センス増幅器）等を含む周辺回路（図示せず）に接続することにより形成することができる。
【００８８】
　各メモリセルにおいては、以下にさらに詳細に説明するように、ＦＥＴは、対応するＦｅＧＦＥＴデバイスに動作できるように結合している。上記本発明の他のメモリ・アーキテクチャと同じ方法で、各メモリセルのＦｅＧＦＥＴは、主として関連するセルの論理状態を記憶するために、不揮発性記憶素子として使用される。各メモリセルのＦＥＴは、好適には、書き込み動作中、ＦｅＧＦＥＴに選択的にアクセスするために使用することが好ましい。図を見れば分かるように、メモリアレイ３７０内のメモリセル３５０ａ，３５０ｂ，３５０ｃおよび３５０ｄは、図２０のメモリセルと比較すると他の配置で構成されている。この別の構成の重要な利点は、選択ＦＥＴを必要としないので、都合のよいことに、メモリ・アーキテクチャの密度がさらに高くなることである。
【００８９】
　各メモリセルのＦＥＴは、好適には、その第１のドレーン／ソース端子が、対応する書き込みビット線に結合し、その第２のドレーン／ソース端子が、対応するＦｅＧＦＥＴのゲート端子に結合し、そのゲート端子が、対応する書き込みワード線に結合するように構成することが好ましい。各メモリセル内のＦｅＧＦＥＴは、好適には、第１のドレーン／ソース端子が、対応する読み出しビット線に結合し、第２のドレーン／ソース端子が、対応する読み出しワード線に結合するように構成することが好ましい。すでに説明したように、各ＦＥＴおよび、ＦｅＧＦＥＴのドレーン端子およびソース端子は、本質的には二方向端子であるので、本明細書においては、これらの端子を単に第１および第２のドレーン／ソース端子と呼ぶことにする。
【００９０】
　各メモリセル３５０ａ〜３５０ｄは、好適には、一組の対応するワード線間、すなわち、書き込みワード線３１０，３１４および読み出しワード線３１２，３１６間の交点のところに、および一組の対応するビット線、すなわち、書き込みビット線３２０，３２４および読み出しビット線３２２，３２６間の交点のところに配置することが好ましい。ワード線およびビット線は、相互にほぼ直角に配置されているが、本発明は、他の配置も使用することができる。メモリセルに対する書き込み動作は、主として、それぞれ、書き込みワード線３１０，３１４および書き込みビット線３２０，３２４に沿って送られる適当な信号により作動する。同様に、メモリセルからの読み出し動作は、主として、それぞれ、読み出しワード線３１２，３１６および読み出しビット線３２２，３２６を通して動作可能になる。
【００９１】
　代表的なメモリセル３５０ａを特に参照しながら、以下にメモリセルについてより詳細に説明する。メモリセル３５０ａは、すでに説明したように、一緒に接続しているＦＥＴ３０２ａとＦｅＧＦＥＴ３０１ａを含む。より詳細に説明すると、ＦＥＴ３０２ａのゲート端子は、好適には、書き込みワード線３１０に接続していることが好ましく、ＦＥＴ３０２ａの第１のドレーン／ソース端子は、好適には、書き込みビット線３２０に接続していることが好ましく、ＦＥＴ３０２ａの第２のドレーン／ソース端子は、ＦｅＧＦＥＴ３０１ａのゲート端子に接続していることが好ましい。ＦｅＧＦＥＴ３０１ａの第１のドレーン／ソース端子は、好適には、読み出しワード線３１２に接続していることが好ましく、ＦｅＧＦＥＴ３０１ａの第２のドレーン／ソース端子は、読み出しビット線３２２に接続していることが好ましい。メモリセルで使用されているＦＥＴはｎ型ＦＥＴであるので、その各ゲート端子に供給される論理高レベル信号により作動するものと仮定する。
【００９２】
　好適には、例示としてのメモリアレイ３７０内の各メモリセルは、少なくともスタンバイ・モード、読み出しモード、および書き込みモードで動作することが好ましい。メモリセルは、好適には、読み出し動作または書き込み動作が要求されるまでスタンバイ・モード状態でいて、その後で、読み出し動作または書き込み動作が終了した場合にスタンバイ・モードに戻ることが好ましい。すでに説明したように、スタンバイ・モード中、ＦｅＧＦＥＴデバイスが内蔵しているメモリセルの状態は、保護される（すなわち、維持される）。一方、スタンバイ・モード中、好適には、アースしていることが好ましい書き込みワード線３１０，３１４を除く、メモリアレイ３７０内のすべてのワード線３１２，３１６、およびビット線３２０，３２２，３２４，３２６は等電圧Ｖｅｑに維持されるので、本質的には、各ＦｅＧＦＥＴの第１および第２のドレーン／ソース端子は共通の電位Ｖｅｑに接続している。
【００９３】
　等電圧Ｖｅｑとしては、本質的には、メモリアレイの負および正の電圧供給レール間の任意の電圧を使用することができるが、好適には、供給電圧のほぼ半分（例えば、ＶＤＤ／２）であることが好ましい。すべてのワード線およびビット線を強制的に同じ電圧にすれば、駆動電位は、メモリアレイ３７０上に存在しないので、ＦｅＧＦＥＴ３０１ａ〜３０１ｄに関連する電気ダイポールの各状態は同じ状態に維持される。各ＦｅＧＦＥＴデバイスのダイポールの向きが、対応するメモリセルの論理（すなわち、ブール）状態を決めるので、スタンバイ・モードの所与のメモリセルのメモリ状態は変化しない。さらに、ワード線およびビット線が等電圧状態にある場合には電流は流れないので、メモリアレイ内においては電力は消費されない。
【００９４】
　書き込みワード線３１０，３１４が、等電圧に維持されないでアースされている上記例外の場合には、ＦＥＴ３０２ａ〜３０２ｄは動作できない。それ故、書き込みワード線３１０または３１４の中の一方が、（例えば、別のスタンバイ・モード構成の場合のように）論理高レベル状態になり、それにより特定のワード線に接続している２つまたはそれ以上のＦＥＴを作動させても、メモリアレイ３７０内には駆動電位は存在しないので電力は消費されない。例えば、すべてのアレイ・ノードを強制的にアースする別のスタンバイ・モード構成の場合には、例えば、周辺回路内の消費電力を最小にするために同じようなことが考えられる。
【００９５】
　例示としてのメモリアレイ３７０内の選択したメモリセル３５０ａに対する読み出し動作について説明するが、これは単に例示としてのものに過ぎない。以下の説明においては、すでに説明したように、選択したメモリセル３５０ａを含むすべてのメモリセルは、最初、スタンバイ・モード状態にあるものと仮定する。読み出し動作中、好適には、書き込みワード線３１０，３１４を論理「０」の状態に維持し、それによりＦＥＴを動作不能にし、メモリアレイ内の各メモリセルのＦｅＧＦＥＴのゲート端子を開回路にすることが好ましい。図２８は、メモリセル３５０ａの読み出し動作のために構成されたメモリアレイ３７０の簡単な略図である。より詳細に説明すると、メモリセル３５０ａ〜３５０ｄに関連するＦＥＴは除去してあり、それぞれ、抵抗３８６ａ，３８６ｂ，３８６ｃ，３８６ｄとしてモデル化された対応するチャネルを含むＦｅＧＦＥＴ３０１ａ，３０１ｂ，３０１ｃ，３０１ｄが示されている。これら各抵抗３８６ａ〜３８６ｄの値は、それに関連するＦｅＧＦＥＴの論理状態により変化するが、上記値は、すでに説明したように、ＦｅＧＦＥＴの２つの可能な電気的にダイポールの向きの一方を表す。
【００９６】
　図２９は、本発明による、メモリアレイ３７０内の選択したメモリセル３５０ａを読み出すための例示としてのタイミング図である。所与のメモリセル３５０ａの状態は、好適には、当業者であれば周知の、ある電圧を強制的に供給し、同時に信号電流Ｉｓ３８２の測定する（または、その逆を行う）感知技術により、メモリアレイ３７０から確認することが好ましい。このようにして、メモリセルの論理状態に直接関係するチャネルの抵抗を入手することができる。すでに説明したように、メモリアレイは、好適には、スタンバイ・モードでスタートし、後で、読み出しモードに移行することが好ましい。
【００９７】
　引き続き図２８および図２９を参照しながら説明を続けるが、メモリアレイ３７０内の選択したメモリセル３５０ａを読み出すためには、好適には、少なくとも２つの動作を行うことが好ましい。第１の動作としては、好適には、選択したメモリセル３５０ａに対応する読み出しワード線３１２を、（例えば、高電圧３８２）より高いか、または（例えば、低電圧３８４）等電圧Ｖｅｑより低いある電位に駆動することが好ましい。第２の動作は、読み出しモード中に、センス増幅器（図示せず）を読み出しビット線３２２に接続することである。好適には、センス増幅器は、読み出しビット線３２２上の電圧を等電圧Ｖｅｑにクランプし、抵抗３８６ａで表すＦｅＧＦＥＴ３０１ａのチャネルの両端の電圧降下を維持するために必要な、適当な信号電流Ｉｓを供給することが好ましい。選択した読み出しビット線３２２に接続しているメモリセルに関しては、メモリセル３５０ａおよび３５０ｂの両端の読み出しビット線３２２から読み出しワード線３１２，３１６への電圧降下は、選択したメモリセル３５０ａの両端だけに、より詳細に説明すると、対応するＦｅＧＦＥＴ３０１ａのチャネルの両端だけに現れることが好ましい。
【００９８】
　理想的には、センス増幅器が読み出しビット線３２２に供給する信号電流Ｉｓは、等電圧Ｖｅｑと読み出しワード線３１２上のもっと低い電圧３８４との間の差を３０１ａのチャネル抵抗で割ったものにほぼ等しいことが望ましい。他の方法としては、読み出しワード線３１２上の電圧が、等電圧Ｖｅｑより高い場合には、センス増幅器が読み出しビット線３２２に供給する信号電流Ｉｓは、等電圧Ｖｅｑともっと高い電圧３８４との間の差を３０１ａのチャネル抵抗で割ったものにほぼ等しい。結果としての符号は、感知電流が読み出しビット線３２２からのものなのか、この読み出しビット線３２２へのものなのかを示す。当業者であれば理解することができると思うが、メモリセルは、選択したメモリセルを通して所定の電流を強制的に供給し、セルの両端の結果としての電圧を測定することにより、他の方法としては、選択したセルの両端に所定の電圧を強制的に供給し、セルを通る結果としての電流を測定することにより読み出すことができることを理解されたい。
【００９９】
　好適には、選択した読み出しビット線３２２に接続している他のＦｅＧＦＥＴ（例えば、３０１ｂ）を通る有意のノイズ電流ＩＮが存在しないことが望ましい。何故なら、これらのＦｅＧＦＥＴ３０１ｂの両端には駆動電位が存在しないからである。これらの他のメモリセル３５０ｂに対応する読み出しワード線（例えば、３１６）は、好適には、例えば、等電圧Ｖｅｑのような読み出しビット線３２２と同じ電位に保持することが好ましい。１つまたはそれ以上の選択しなかったメモリセルを流れるノイズ電流ＩＮは、読み出し動作中に感知を混乱させる恐れがある。何故なら、センス増幅器からのまたはこれらの増幅器への全電流は、主として、信号電流Ｉｓの合計に任意のノイズ電流成分ＩＮを加えたものであるからである。ノイズ電流は、主として、ＦＥＴトランジスタのしきい値内の不整合によるものである。最悪のシナリオの場合には、全ノイズ電流は、信号電流よりも多い場合もある。
【０１００】
　理想的には、センス増幅器は、選択した１つのメモリセル（または、複数のメモリセル）の両端を強制的に等電圧Ｖｅｑにし、選択しなかったメモリセルの両端の電圧を強制的にゼロにすることが望ましい。この例の場合には、次に、感知した信号電流は、選択したメモリセル３５０ａの状態だけに依存する。しかし、都合の悪いことに、例えば、ビット線、ワード線およびセンス増幅器をＶｅｑにクランプするために使用するトランジスタのしきい値の不整合が、選択しなかったメモリセルの両端に小さなオフセット電圧降下（Ｖｏｓ）を発生し、それにより、メモリアレイ３７０の信号対雑音比を劣化させる場合がある。この不整合を修正するために、自動ゼロセンス増幅器（図示せず）を、例えば、オフセット補償スキームとして使用することができる。本発明と一緒に使用するのに適している（例えば、自動ゼロセンス増幅器を使用する）自動ゼロ技術は、当業者にとって周知のものであるので、このような技術の詳細な説明はここでは省略する。
【０１０１】
　図２７を参照しながら、本明細書においては、選択したメモリセルと呼ぶメモリセル３５０ａに対する書き込み動作について説明する。選択したメモリセル３５０ａを含むすべてのメモリセルは、最初、スタンバイ・モード状態にあるものと仮定する。書き込み動作に対する所与のメモリセル３５０ａを選択するには、それに対応する書き込みワード線３１０を論理高レベル状態に駆動し、それにより、選択したメモリセル３５０ａに関連するＦＥＴ３０２ａを作動する。その結果、対応するＦｅＧＦＥＴ３０１ａのゲート端子が、書き込みビット線３２０に対してシャントされる。選択しなかったメモリセル（例えば、３５０ｂ，３５０ｄ）に関連する他の書き込みワード線（例えば、３１４）は、好適には、論理低レベル状態に保持され、それにより、選択しなかったメモリセルに関連するＦＥＴが動作不能になることが好ましい。このようにして、選択しなかったメモリセルに関連するＦｅＧＦＥＴのゲート端子は、好適には、その対応する書き込みビット線から開回路状態になることが好ましい。
【０１０２】
　読み出しワード線３１２，３１６および読み出しビット線３２２，３２６は、好適には、書き込みモード中の電力消費を低減するために、少なくとも一部を等電圧Ｖｅｑに保持することが好ましい。図３０は、上記のように構成された例示としてのメモリアレイ３７０である。図に示すように、読み出しビット線およびワード線は除去されていて、ＦｅＧＦＥＴ３０１ａ〜３０１ｄの第１および第２のドレーン／ソース端子を一緒に接続している等電圧ノード３８０が代わりに使用されている。
【０１０３】
　選択したメモリセル３５０ａに関しては、書き込みビット線３２０に供給される電圧の少なくとも一部は、ＦｅＧＦＥＴ３０１ａの強誘電体ゲート絶縁体の両端、すなわち、ＦｅＧＦＥＴ３０１ａのゲート端子とＦｅＧＦＥＴ３０１ａのチャネルとの間に現れる。ＦｅＧＦＥＴ３０１ａのチャネルの両端の差動電圧は、読み出しビット線３２０に供給される電圧とノード３８０のところの等電圧Ｖｅｑとの間の差に等しい。電位差により発生する電界は、好適には、ＦｅＧＦＥＴ３０１ａの強誘電体ダイポールを、選択したメモリセル３５０ａで、それぞれ、論理「１」または「０」に対応する正または負の向きに書き込むことが好ましい。
【０１０４】
　図３１は、本発明による、選択したメモリセル３５０ａに書き込むために使用することができる、いくつかの信号を示す例示としてのタイミング図である。図３１について説明すると、「３５０ａへの「０」の書き込み」という見出しの下で、書き込みビット線３２０に供給される論理低レベルの電圧が、メモリセル３５０ａを「０」論理状態に書き込み、一方、「３５０ａへの「１」の書き込み」という見出しの下で、書き込みビット線３２０に供給される論理高レベルの電圧が、メモリセル３５０ａを「１」論理状態に書き込む。他の選択しなかったメモリセル（例えば、３５０ｂ，３５０ｄ）は、同じ状態のままである。何故なら、これらメモリセルに関連するＦｅＧＦＥＴは、これらセル内のＦＥＴが動作不能になったために、書き込みビット線３２０から物理的に切り離されているからである。この例の場合には、そのＦｅＧＦＥＴ３０１ｃが、ＦＥＴ３０２ｃが動作可能になったために書き込みビット線３２４に結合していても、選択しなかったメモリセル３５０ｃは、新しい状態に書き込まれない。等電圧Ｖｅｑが書き込みビット線３２４に供給されるので、メモリセル３５０ｃのＦｅＧＦＥＴ３０１ｃの強誘電体ダイポールの両端の差動電圧はゼロになり、そのため、すでに説明したように、強誘電物質は、その最も安定した双安定点に位置する。
【０１０５】
　図２７の単一ＦＥＴ／単一ＦｅＧＦＥＴメモリセルの実施形態の読み出しおよび書き込み動作の両方は、図１５の二重ＦＥＴ／単一ＦｅＧＦＥＴメモリセル構成より、メモリセル密度を改善するために犠牲にされる。図２７および図２８に示すように、自動ゼロセンス増幅器または他の手段で、セルの平行なアレイ内の抵抗性メモリセルの状態を読み出すには、メモリセルの論理状態を評価するよりもっと長い時間が掛かるし、図１５のメモリセル構成と比較すると、もっと高い精度の評価を必要とする。図３１の好適な方法による書き込みは、全電源電力の半分しか強誘電体ダイポールへの書き込みに使用できないという点でかなり制限を受ける。何故なら、等電圧３８０はそのままで変化しないからである。対照的に、図１９の好適な方法による書き込みの場合には、強誘電体ダイポールの状態を書き込むために、全電源を使用することができる。何故なら、ダイポールの両側面の電位はスイングすることができるからである。
【０１０６】
　図２０および図２７と比較した場合、図１５は、恐らく、もっと安定した書き込みアクセス、もっと安定したスタンバイ・モード、およびもっと高性能の読み出しアクセスを供給するメモリアレイを供給する。図１５のメモリセル１５０ａが示すように、各メモリセルは、２つのＦＥＴ１０２ａ，１０３ａおよび１つのＦｅＧＦＥＴ１０１ａを備える。都合の悪いことに、メモリセル１５０ａは、本明細書に記載した他の実施形態の中で密度が最も低い。図２０のメモリアレイ２７０は、もっと密度の高いメモリセル構成を使用する、図１５のメモリアレイ１７０のハイブリッドである。図２０のメモリセル２５０ａが示すように、各メモリセルは、１つのＦＥＴ２０２ａと１つのＦｅＧＦＥＴ２０１ａとを備える。複数のこのようなメモリセルは、メモリセル２５２ａの１つのグループを形成するために、共通のノード２０５ａで一緒に接続している。メモリセル２５２ａのグループ内の選択したメモリセルに対する読み出しまたは書き込み中、選択ＦＥＴ２０３ａは、好適には、読み出し／書き込みビット線２２２への共通なノード２０５ａに接続していることが好ましい。定性的に、メモリアレイ２７０は、図１５のもっと安定した書き込み動作とスタンバイ・モードの間で折り合いをつけることにより密度を改善している。図２７のメモリアレイ３７０は、選択ＦＥＴを含まない１つのＦＥＴ３０２ａと１つのＦｅＧＦＥＴ３０１ａを備える最もコンパクトなメモリセル３５０ａを供給するが、書き込み動作および読み出し動作を犠牲にしない。それ故、本発明は、密度、複雑さ、速度およびその他の特性を必要に応じて折り合わせることができる、事実上制約のないメモリアレイ装置を供給する。
【０１０７】
　図１５〜図３１のところで説明した３つの別のメモリ・アーキテクチャは、単に例示としてのものであること、また本発明は他の構成および回路も使用できることを理解されたい。設計の複雑さ、密度、ノイズの影響を受けないこと等の間の折り合いは、当業者であれば理解することができると思うが、特定の設計用途に適するように適当なメモリ・アーキテクチャを選択することにより行うことができる。
【０１０８】
　添付の図面を参照しながら、本発明の例示としての実施形態を説明してきたが、本発明はこれらの実施形態そのものに制限されるものではないこと、また当業者であれば、本発明の範囲から逸脱することなしに種々の他の変更および修正を行うことができることを理解されたい。
【０１０９】
　まとめとして、本発明の構成に関して以下の事項を開示する。
（１）半導体デバイスであって、
　シリコン基板上に形成される、ドレーン領域およびソース領域を含む電界効果トランジスタ（ＦＥＴ）と、
　前記半導体デバイスの論理状態を記憶するための強誘電体ゲート電界効果トランジスタ（ＦｅＧＦＥＴ）とを備え、該ＦｅＧＦＥＴが、
　前記基板の上面上に形成され、前記ＦＥＴの前記ドレーン領域および前記ソース領域のうちの一方に電気的に接触しているゲート電極と、
　前記ゲート電極の上面上に形成される強誘電体ゲート誘電体層と、
　前記強誘電体ゲート誘電体層の上面上に形成される導電性チャネル層と、
　前記チャネル層上に形成され、前記チャネル層の横方向の対向端部のところで前記チャネル層と電気的に接触する第１および第２のドレーン／ソース電極とを備え、
　前記強誘電体ゲート誘電体層が、前記ゲート電極と前記第１および第２のドレーン／ソース電極のうちの少なくとも一方との間に掛けられる電位に応じて選択的に分極することができる半導体デバイス。
（２）前記ＦｅＧＦＥＴが、前記半導体デバイスの少なくとも２つの相互接続層間に形成される、上記（１）に記載の半導体デバイス。
（３）前記ＦＥＴの前記ドレーン領域および前記ソース領域のうちの一方の上面上に形成される導電性バイアを備え、該バイアが、前記ＦＥＴの前記ドレーン領域および前記ソース領域のうちの一方に、前記ＦｅＧＦＥＴの前記ゲート電極を電気的に結合する、上記（１）に記載の半導体デバイス。
（４）垂直強誘電体ゲート電界効果トランジスタ（ＦｅＧＦＥＴ）デバイスであって、
　基板と、
　前記基板の上面上に形成される第１のドレーン／ソース電極と、
　前記第１のドレーン／ソース電極の上面上に形成され、前記第１のドレーン／ソース電極に電気的に接触する導電性チャネル領域と、
　前記チャネル領域の少なくとも１つの側壁上に形成される強誘電体ゲート領域と、
　前記強誘電体ゲート領域と電気的に接触する少なくとも１つのゲート電極と、
　前記チャネル領域の上面上に形成され、前記チャネル領域と電気的に接触する第２のドレーン／ソース電極とを備え、前記強誘電体ゲート領域が、前記ゲート電極と前記第１および第２のドレーン／ソース電極のうちの少なくとも一方との間に掛けられる電位に応じて選択的に分極することができる垂直ＦｅＧＦＥＴデバイス。
（５）さらに、前記第１のドレーン／ソース電極の下の基板内に形成される電界効果トランジスタ（ＦＥＴ）を備え、該ＦＥＴが、ドレーン端子とソース端子とを含み、該ドレーン端子および前記ソース端子のうちの少なくとも一方が、前記第１のドレーン／ソース電極に電気的に結合する、上記（４）に記載の垂直ＦｅＧＦＥＴデバイス。
（６）前記チャネル領域がほぼシリンダ状であり、前記強誘電体ゲート領域が、前記チャネル領域の外部側壁をほぼ囲むリングの少なくとも一部を形成する、上記（４）に記載の垂直ＦｅＧＦＥＴデバイス。
（７）さらに、
　前記第１および第２のドレーン／ソース端子の間に形成されるプラグを備え、
　前記チャネル領域が、前記プラグをほぼ囲むリングの少なくとも一部として形成される、上記（４）に記載の垂直ＦｅＧＦＥＴデバイス。
（８）前記プラグが、実質的に非導電材料で形成される、上記（７）に記載の垂直ＦｅＧＦＥＴデバイス。
（９）プラグをほぼ囲むＵ字形断面を有する前記チャネル領域を形成する、上記（４）に記載の垂直ＦｅＧＦＥＴデバイス。
（１０）前記ＦｅＧＦＥＴが、前記基板上に形成される第１の相互接続層と第２の相互接続層との間に配置される、上記（４）に記載の垂直ＦｅＧＦＥＴデバイス。
（１１）不揮発性メモリセルであって、
　第１の電界効果トランジスタ（ＦＥＴ）と、
　少なくとも１つの第２のＦＥＴと、
　前記メモリセルの論理状態を記憶するための強誘電体ゲート電界効果トランジスタ（ＦｅＧＦＥＴ）とを備え、該ＦｅＧＦＥＴが、前記第１および第２のＦＥＴに動作できるように結合し、前記第１および第２の各ＦＥＴが、それに供給される制御信号に応じて前記ＦｅＧＦＥＴに選択的にアクセスするための制御入力を含む不揮発性メモリセル。
（１２）前記ＦｅＧＦＥＴが、読み出しモードおよび書き込みモードのうちの少なくとも一方で動作することができ、読み出しモード中、前記ＦｅＧＦＥＴに関連する導電性チャネルの抵抗を測定することができ、また書き込みモード中、前記メモリセルの論理状態を書き込むために、ある電位が、前記ＦｅＧＦＥＴのゲート端子と前記導電性チャネルとの間に供給される、上記（１１）に記載のメモリセル。
（１３）読み出しモード中、前記メモリセルが、前記導電性チャネルの第１および第２の端部が、それぞれ、前記メモリセルに関連する第１および第２のビット線に動作できるように結合し、それにより、前記導電性チャネルの抵抗が、前記第１および第２のビット線間で測定することができるように構成される、上記（１２）に記載のメモリセル。
（１４）書き込みモード中、前記メモリセルが、前記ＦｅＧＦＥＴの前記ゲート端子が、前記第１のビット線に結合し、前記導電性チャネルから電気的に切り離され、前記導電性チャネルの第１および第２の端部のうちの少なくとも一方が、前記第２のビット線に動作できるように結合し、それにより、前記メモリセル前記論理状態が、前記第１および第２のビット線の両端に前記電位を供給することにより前記ＦｅＧＦＥＴに記憶されるように構成される、上記（１２）に記載のメモリセル。
（１５）前記メモリセルが、さらに、スタンバイ・モードで動作することができ、前記導電性チャネルの前記第１の端部が、前記ＦｅＧＦＥＴの前記ゲート端子に電気的に結合し、前記導電性チャネルの前記第２の端部が電気的に開回路状態になる、上記（１２）に記載のメモリセル。
（１６）不揮発性メモリアレイであって、
　複数のメモリセルを備え、該メモリセルのうちの少なくとも１つが、
　該メモリセルの論理状態を記憶するための、第１のドレーン／ソース端子および第２のドレーン／ソース端子を含む強誘電体ゲート電界効果トランジスタ（ＦｅＧＦＥＴ）と、
　前記ＦｅＧＦＥＴの前記第１のドレーン／ソース端子に動作できるように結合する第１のスイッチと、
　前記ＦｅＧＦＥＴの前記第２のドレーン／ソース端子に動作できるように結合する少なくとも１つの第２のスイッチとを備え、さらに、
　前記メモリアレイ内の１つまたはそれ以上のメモリセルを選択的に読み出しおよび書き込みを行うために、前記メモリセルに動作できるように結合する複数のビット線およびワード線を備える不揮発性メモリアレイ。
（１７）前記第１のスイッチが第１の電界効果トランジスタ（ＦＥＴ）を備え、前記第２のスイッチが第２のＦＥＴを備える、上記（１６）に記載のメモリアレイ。
（１８）前記少なくとも１つのメモリセルが、前記ＦｅＧＦＥＴのゲート端子が、前記第１のＦＥＴの第１のドレーン／ソース端子および第１のビット線に結合し、前記ＦｅＧＦＥＴの前記第１のドレーン／ソース端子が、前記第１のＦＥＴの第２のドレーン／ソース端子に結合し、前記ＦｅＧＦＥＴの第２のドレーン／ソース端子が、前記第２のＦＥＴの第１のドレーン／ソース端子に結合し、前記第２のＦＥＴの第２のドレーン／ソース端子が、第２のビット線に結合し、前記第１のＦＥＴのゲート端子が、第１のワード線に結合し、前記第２のＦＥＴのゲート端子が、第２のワード線に結合するように構成される、上記（１７）に記載のメモリアレイ。
（１９）前記少なくとも１つのメモリセルが、少なくとも、
　前記ＦｅＧＦＥＴの前記第１および第２のドレーン／ソース端子が、それぞれ、第１および第２のビット線に動作できるように結合し、前記ＦｅＧＦＥＴのゲート端子が、前記ＦｅＧＦＥＴの前記第１および第２のドレーン／ソース端子のうちの一方に動作できるように結合する第１のモードと、
　前記ＦｅＧＦＥＴの前記ゲート端子が、前記第１のビット線に結合し、前記ＦｅＧＦＥＴの前記第１および第２のドレーン／ソース端子から電気的に切り離され、前記ＦｅＧＦＥＴの前記第１および第２のドレーン／ソース端子のうちの少なくとも一方が、前記第２のビット線に動作できるように結合する第２のモードで選択的に動作することができる、上記（１６）に記載のメモリアレイ。
（２０）前記第１のモードが前記ＦｅＧＦＥＴのチャネル領域のコンダクタンスの決定を含み、該コンダクタンスが前記少なくとも１つのメモリセルの論理状態を表す、上記（１９）に記載のメモリアレイ。
（２１）第１の動作モード中、前記ＦｅＧＦＥＴの前記チャネル領域のコンダクタンスが、
　前記ＦｅＧＦＥＴに結合する前記第１および第２のビット線の両端に所定の電位を供給し、ほぼ同時に、前記ＦｅＧＦＥＴの前記チャネル領域を通して流れる電流を測定するステップと、
　前記ＦｅＧＦＥＴの前記チャネル領域を通して所定の電流を供給し、ほぼ同時に、前記ＦｅＧＦＥＴに結合する前記第１および第２のビット線の両端の電圧を測定するステップのうちの少なくとも一方を実行することにより決定される、上記（２０）に記載のメモリアレイ。
（２２）前記第２のモードが、前記ＦｅＧＦＥＴの論理状態を書き込むステップを含む、上記（１９）に記載のメモリアレイ。
（２３）前記第２の動作モード中、前記ＦｅＧＦＥＴの論理状態が、前記チャネル領域の抗電界に少なくとも等しい電界が、前記ＦｅＧＦＥＴのチャネル領域の両端に発生し、それにより、前記メモリセルの論理状態が前記ＦｅＧＦＥＴに記憶され、前記論理状態の少なくとも一部が、供給した電界の向きにより決定されるように、前記第１および第２のビット線の両端にある電位を供給することにより書き込まれる、上記（２２）に記載のメモリアレイ。
（２４）前記少なくとも１つのメモリセルが、さらに、少なくとも１つの第３のモードで選択的に動作することができ、前記ＦｅＧＦＥＴの前記ゲート端子および前記第１および第２のドレーン／ソース端子のところの電位がほぼ等しく、それにより前記ＦｅＧＦＥＴの論理状態を維持する、上記（１９）に記載のメモリアレイ。
（２５）不揮発性メモリアレイであって、
　複数のメモリセルを備え、該メモリセルのうちの少なくとも一部が、少なくとも１つのグループ内に配置されていて、該少なくとも１つのグループが、第１の端子のところで前記グループ内の対応するメモリセルに動作できるように結合するスイッチング回路を含み、該スイッチング回路が、該スイッチング回路に供給される制御信号に応じて、前記グループ内の前記対応するメモリセルに選択的にアクセスし、さらに、
　前記スイッチング回路に結合する、前記制御信号を運ぶ少なくとも１つの選択線と、
　前記メモリアレイ内の１つまたはそれ以上のメモリセルを選択的に読み出したり書き込んだりするために、前記メモリセルに動作できるように結合する複数のビット線およびワード線とを備え、
　前記メモリセルのうちの少なくとも１つが、
　前記メモリセルの論理状態を記憶するための強誘電体ゲート電界効果トランジスタ（ＦｅＧＦＥＴ）と、
　前記ＦｅＧＦＥＴに動作できるように結合する電界効果トランジスタ（ＦＥＴ）とを備えるメモリアレイ。
（２６）少なくとも１つのメモリセルが、該少なくとも１つのメモリセルの前記ＦｅＧＦＥＴの第１のドレーン／ソース端子が、前記対応するグループ内の前記スイッチング回路の前記第１の端子に結合し、前記ＦｅＧＦＥＴの第２のドレーン／ソース端子が、前記ＦＥＴの第１のドレーン／ソース端子に結合していて、前記ＦｅＧＦＥＴのゲート端子が、前記ＦＥＴの第２のドレーン／ソース端子および第１のビット線に結合し、前記ＦＥＴのゲート端子が、第１のワード線に結合し、前記スイッチング回路の第２の端子が、第２のビット線に結合するように構成される、上記（２５）に記載のメモリアレイ。
（２７）前記スイッチング回路が、少なくとも１つのＦＥＴを備える、上記（２５）に記載のメモリアレイ。
（２８）前記少なくとも１つのメモリセルが、少なくとも、
　前記ＦｅＧＦＥＴの前記第１および第２のドレーン／ソース端子が、それぞれ、第１および第２のビット線に動作できるように結合し、前記ＦｅＧＦＥＴのゲート端子が、前記ＦｅＧＦＥＴの前記第１および第２のドレーン／ソース端子のうちの一方に動作できるように結合する第１のモードと、
　前記ＦｅＧＦＥＴの前記ゲート端子が、前記第１のビット線に結合し、前記ＦｅＧＦＥＴの前記第１および第２のドレーン／ソース端子から電気的に切り離され、前記ＦｅＧＦＥＴの前記第１および第２のドレーン／ソース端子のうちの少なくとも一方が、前記第２のビット線に動作できるように結合する第２のモードで選択的に動作することができる、上記（２５）に記載のメモリアレイ。
（２９）前記第１のモードが、前記ＦｅＧＦＥＴのチャネル領域のコンダクタンスの決定を含み、該コンダクタンスが、前記ＦｅＧＦＥＴの論理状態を表す、上記（２８）に記載のメモリアレイ。
（３０）第１の動作モード中、前記ＦｅＧＦＥＴの前記チャネル領域のコンダクタンスが、
　前記ＦｅＧＦＥＴに結合する前記第１および第２のビット線の両端に所定の電位を供給し、ほぼ同時に、前記ＦｅＧＦＥＴの前記チャネル領域を通して流れる電流を測定するステップと、
　前記ＦｅＧＦＥＴの前記チャネル領域を通して所定の電流を供給し、ほぼ同時に、前記ＦｅＧＦＥＴに結合する前記第１および第２のビット線の両端の電圧を測定するステップのうちの少なくとも一方を実行することにより決定される、上記（２９）に記載のメモリアレイ。
（３１）前記第２のモードが、前記ＦｅＧＦＥＴの論理状態を書き込むステップを含む、上記（２８）に記載のメモリアレイ。
（３２）第２の動作モード中、前記ＦｅＧＦＥＴの論理状態が、前記チャネル領域の抗電界に少なくとも等しい電界が、前記ＦｅＧＦＥＴのチャネル領域の両端に発生し、それにより、前記メモリセルの論理状態が、前記ＦｅＧＦＥＴに記憶され、前記論理状態が供給した電界の向きを表すように、前記第１および第２のビット線の両端にある電位を供給することにより書き込まれる、上記（３１）に記載のメモリアレイ。
（３３）不揮発性メモリアレイであって、
　複数のメモリセルを備え、該メモリセルのうちの少なくとも１つが、
　ゲート端子および第１および第２のドレーン／ソース端子を含む、前記メモリセルの論理状態を記憶する強誘電体ゲート電界効果トランジスタ（ＦｅＧＦＥＴ）と、
　ゲート端子および第１および第２のドレーン／ソース端子を含む電界効果トランジスタ（ＦＥＴ）とを備え、該ＦＥＴの第１のドレーン／ソース端子が前記ＦｅＧＦＥＴの前記ゲート端子に結合し、さらに、
　前記メモリアレイ内の１つまたはそれ以上のメモリセルに選択的に読み出しおよび書き込みを行うために、前記メモリセルに動作できるように結合する複数のビット線およびワード線を備える不揮発性メモリアレイ。
（３４）前記少なくとも１つのメモリセルが、
　前記ＦｅＧＦＥＴの前記第１のドレーン／ソース端子が、第１のビット線に結合し、前記ＦＥＴの前記ゲート端子が、第１のワード線に結合し、前記ＦＥＴの前記第２のドレーン／ソース端子が、第２のビット線に結合し、前記ＦｅＧＦＥＴの前記第２のドレーン／ソース端子が、第２のワード線に結合するように構成される、上記（３３）に記載のメモリアレイ。
（３５）前記少なくとも１つのメモリセルが、少なくとも、
　前記ＦｅＧＦＥＴの前記ゲート端子が、実質的に開回路状態で、前記ＦｅＧＦＥＴのチャネル領域のコンダクタンスが決定され、前記コンダクタンスが前記少なくとも１つのメモリセルの論理状態を表す第１のモードと、
　前記ＦｅＧＦＥＴの前記第１および第２のドレーン／ソース端子が、ほぼ同じ電位に保持され、前記ＦｅＧＦＥＴの前記ゲート端子が前記第２のビット線に動作できるように結合する第２のモードのうちの一方のモードで動作できるように構成される、上記（３４）に記載のメモリアレイ。
（３６）第２の動作モード中、前記ＦｅＧＦＥＴの論理状態が、前記チャネル領域の抗電界に少なくとも等しい電界が、前記ＦｅＧＦＥＴの前記チャネル領域の両端に発生し、それにより、前記メモリセルの論理状態が前記ＦｅＧＦＥＴに記憶され、前記論理状態が供給した電界の向きを表すように、前記第２のビット線と、前記第１のビット線および前記第２のワード線のうちの少なくとも一方との間にある電位を供給することにより書き込まれる、上記（３５）に記載のメモリアレイ。
（３７）第１の動作モード中、前記ＦｅＧＦＥＴの前記チャネル領域のコンダクタンスが、
　前記ＦｅＧＦＥＴの前記第１のビット線と前記第２のワード線との間に結合するチャネル領域の両端に所定の電位を供給し、ほぼ同時に、前記チャネル領域を通して流れる電流を測定するステップと、
　前記ＦｅＧＦＥＴの前記チャネル領域を通して所定の電流を供給し、ほぼ同時に、前記チャネル領域の両端の電圧を測定するステップのうちの少なくとも一方を実行することにより決定される、上記（３５）に記載のメモリアレイ。
（３８）強誘電体ゲート電界効果トランジスタ（ＦｅＧＦＥＴ）およびシリコン基板上の電界効果トランジスタ（ＦＥＴ）を備える不揮発性メモリセルを形成する方法であって、前記ＦＥＴがソース領域とドレーン領域とを含み、該方法が、
　前記ＦＥＴの前記ドレーン領域および前記ソース領域のうちの一方の上面上に相互接続バイアを形成するステップと、
　前記相互接続バイアの上面上に前記ＦｅＧＦＥＴのゲート電極を形成するステップと、
　前記ゲート電極の上面上に強誘電体ゲート領域を形成するステップと、
　前記強誘電体ゲート領域の上面上に導電性チャネル層を形成するステップと、
　前記チャネル層の上面上に第１および第２のドレーン／ソース電極を形成するステップとを含み、
　前記強誘電体ゲート領域が、前記ゲート電極と、前記第１および第２のドレーン／ソース電極のうちの少なくとも一方との間に供給された電位に応じて選択的に分極することができる方法。
（３９）前記第１および第２のドレーン／ソース電極が、前記チャネル層の横方向の対向端部のところで前記チャネル層上に形成され、前記チャネル層と電気的に接触する、上記（３８）に記載の方法。
（４０）垂直強誘電体ゲート電界効果トランジスタ（ＦｅＧＦＥＴ）を形成する方法であって、
　基板の上面上に第１の電極を形成するステップと、
　前記第１の電極の上面上に酸化物層を形成するステップと、
　前記酸化物層の上面上に、少なくとも一部が前記第１の電極を越えて延びる第２の電極を形成するステップと、
　前記第１の電極の少なくとも一部が露出するように、前記第２の電極および酸化物層を貫通する開孔部を形成するステップと、
　前記第２の電極を通して前記開孔部の少なくとも側壁上に強誘電性酸化物層を蒸着するステップと、
　前記第１の電極の少なくとも一部が露出するように、前記強誘電性酸化物層を貫通する開孔部を形成するステップと、
　前記強誘電性酸化物層を貫通する前記開孔部内に、前記第１の電極の上面と電気的に接触している導電性チャネル領域を形成するステップと、
　前記チャネル領域の上面上に第３の電極を形成し、前記チャネル領域と電気的に接触させるステップとを含む方法。
（４１）前記チャネル領域がほぼシリンダ状に形成され、前記強誘電性酸化物層が前記チャネル領域の外部側壁をほぼ囲むリングの少なくとも一部として形成される、上記（４０）に記載の方法。
（４２）前記チャネル領域の少なくとも一部を通して開孔部を形成するステップと、
　前記チャネル領域の前記開孔部内にプラグを形成するステップとをさらに含む、上記（４０）に記載の方法。
（４３）前記チャネル領域が前記プラグを実質的に囲むリングの少なくとも一部を形成する、上記（４２）に記載の方法。
（４４）前記チャネル領域が、前記プラグを実質的に囲むＵ字形の層として形成される、上記（４２）に記載の方法。
（４５）前記プラグが誘電体を含む、上記（４２）に記載の方法。
（４６）前記基板の上面上に電界効果トランジスタ（ＦＥＴ）を形成するステップをさらに含み、前記ＦＥＴがドレーン領域とソース領域とを含み、前記ＦｅＧＦＥＴの前記第１の電極が前記ＦＥＴの前記ドレーン領域および前記ソース領域のうちの少なくとも一方上に形成され、前記ＦＥＴの前記ドレーン領域および前記ソース領域のうちの少なくとも一方と電気的に接触している、上記（４０）に記載の方法。
（４７）前記ＦｅＧＦＥＴが半導体デバイスの少なくとも２つの相互接続層間に形成される、上記（４０）に記載の方法。
【図面の簡単な説明】
【０１１０】
【図１】従来の強誘電体メモリ素子の一部を示す略図である。
【図２】本発明の１つの態様により形成した例示としてのプレーナ強誘電体ゲート電界効果トランジスタ（ＦｅＧＦＥＴ）デバイスを示す断面図である。
【図３】本発明により形成した酸化物をベースとするＦｅＧＦＥＴデバイスの例示としてのヒステリシス曲線を示すグラフである。
【図４】本発明により形成した、シリコン電界効果トランジスタ（ＦＥＴ）を内蔵するプレーナＦｅＧＦＥＴデバイスを示す断面図である。
【図５】本発明の他の態様により形成した、シリコン電界効果トランジスタ（ＦＥＴ）を内蔵する例示としての垂直ＦｅＧＦＥＴデバイスを示す断面図である。
【図６】本発明により形成した複数の垂直ＦｅＧＦＥＴメモリセルを含むメモリアレイの少なくとも一部を示す平面図である。
【図７】本発明による内蔵垂直ＦｅＧＦＥＴ／シリコンＦＥＴデバイスを製造する際に使用することができる例示としての処理ステップのシーケンスを示す断面図である。
【図８】本発明による内蔵垂直ＦｅＧＦＥＴ／シリコンＦＥＴデバイスを製造する際に使用することができる例示としての処理ステップのシーケンスを示す断面図である。
【図９】本発明による内蔵垂直ＦｅＧＦＥＴ／シリコンＦＥＴデバイスを製造する際に使用することができる例示としての処理ステップのシーケンスを示す断面図である。
【図１０】本発明による内蔵垂直ＦｅＧＦＥＴ／シリコンＦＥＴデバイスを製造する際に使用することができる例示としての処理ステップのシーケンスを示す断面図である。
【図１１】本発明による内蔵垂直ＦｅＧＦＥＴ／シリコンＦＥＴデバイスを製造する際に使用することができる例示としての処理ステップのシーケンスを示す断面図である。
【図１２】本発明による内蔵垂直ＦｅＧＦＥＴ／シリコンＦＥＴデバイスを製造する際に使用することができる例示としての処理ステップのシーケンスを示す断面図である。
【図１３】本発明により形成した細長いゲートを有する別の垂直ＦｅＧＦＥＴデバイス構造を示す断面図である。
【図１４】本発明により形成した２つの金属相互接続層間に結合している別の垂直ＦｅＧＦＥＴデバイスを示す断面図である。
【図１５】本発明の一実施形態により形成した複数の二重ＦＥＴ／単一ＦｅＧＦＥＴメモリセルを含む例示としての不揮発性メモリアレイの少なくとも一部を示す略図である。
【図１６】読み出し動作用に構成された、図１５のメモリアレイの機能回路装置を示す略図である。
【図１７】図１５のメモリアレイ内の選択したメモリセルを読み出すための好適な信号を示す論理タイミング図である。
【図１８】書き込み動作のために構成された、図１５のメモリアレイ内の機能回路装置を示す略図である。
【図１９】図１５のメモリアレイ内の選択したメモリセルに書き込むための好適な信号を示す論理タイミング図である。
【図２０】本発明の別の態様により形成した対応する選択ＦＥＴに結合している複数の単一ＦＥＴ／単一ＦｅＧＦＥＴメモリセルを含む例示としての不揮発性メモリアレイの少なくとも一部を示す略図である。
【図２１】読み出し動作のために構成された、図２０のメモリアレイの機能回路装置を示す略図である。
【図２２】図２０のメモリアレイ内の選択したメモリセルを読み出すための好適な信号を示す論理タイミング図である。
【図２３】図２０のメモリアレイ内の選択したメモリセルを読み出すための好適な信号を示す論理タイミング図である。
【図２４】書き込み動作のために構成された、図２０のメモリアレイ内の機能回路装置を示す略図である。
【図２５】図２０のメモリアレイ内の選択したメモリセルに書き込むための好適な信号を示す論理タイミング図である。
【図２６】図２０のメモリアレイ内の選択したメモリセルに書き込むための好適な信号を示す論理タイミング図である。
【図２７】本発明の他の実施形態により形成した複数の単一ＦＥＴ／単一ＦｅＧＦＥＴメモリセルを含む例示としての不揮発性メモリアレイの少なくとも一部を示す略図である。
【図２８】読み出し動作用に構成された、図２７のメモリアレイの機能回路装置を示す略図である。
【図２９】図２７のメモリアレイ内の選択したメモリセルを読み出すための好適な信号を示す論理タイミング図である。
【図３０】書き込み動作のために構成された、図２７のメモリアレイ内の機能回路装置を示す略図である。
【図３１】図２７のメモリアレイ内の選択したメモリセルに書き込むための好適な信号を示す論理タイミング図である。
【符号の説明】
【０１１１】
１１０，１１４　ワード線Ａ
１１２，１１６　ワード線Ｂ
１２０，１２４，２２０，２２１，２２４，２２５　書き込みビット線
１２２，１２６，２２２，２２６　読み出し／書き込みビット線
２１０，２１４　選択線
２１２，２１３，２１６，２１７，３３７　ワード線
２４０．ソース
２４２．ゲート
２３８．ドレーン
３１０，３１４　書き込みワード線
３１２，３１６　読み出しワード線
３２０，３２４　書き込みビット線
３２２，３２６　読み出しビット線
３３９．トランスファ・ペデスタル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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