(57)【要約】【課題】データの書き込みの誤動作を防止し得る機能を備えたメモリ装置を提供する。【解決手段】本発明のメモリ装置は、ワードラインの活性化によりオンの状態に切り換る第１トランスファーゲートを介してビット線ＢＬ又はビット線／ＢＬに接続され、電源に応じた電圧の供給されるセルプレートを有するデータ保存用のキャパシタと、上記キャパシタの電圧供給側と反対の側に位置する記憶ノードの電位に応じてオンの状態になる１以上の第２トランスファーゲートが、ビット線ＢＬとビット線／ＢＬの間に直列に接続される構成をとるメモリセルで成るメモリセルアレイを用いるメモリ装置において、外部又は内部において生成されるリセット信号に応じて、上記１以上の第２トランスファーゲートの内、少なくとも１つのトランスファーゲートをオフの状態にするように、記憶ノードの電位を制御するメモリセル初期化回路を備えることを特徴とする。【選択図】        図１
2004220677.tif 000002
【特許請求の範囲】
【請求項１】
ワードラインの活性化によりオンの状態に切り換る第１トランスファーゲートを介してビット線ＢＬ又はビット線／ＢＬに接続され、電源に応じた電圧の供給されるセルプレートを有するデータ保存用のキャパシタと、上記キャパシタの電圧供給側と反対の側に位置する記憶ノードの電位に応じてオンの状態になる１以上の第２トランスファーゲートが、ビット線ＢＬとビット線／ＢＬの間に直列に接続される構成をとるメモリセルで成るメモリセルアレイを用いるメモリ装置において、
外部又は内部において生成されるリセット信号に応じて、上記１以上の第２トランスファーゲートの内、少なくとも１つのトランスファーゲートをオフの状態にするように、記憶ノードの電位を制御するメモリセル初期化回路を備えることを特徴とするメモリ装置。
【請求項２】
請求項１に記載のメモリ装置において、
上記メモリセル初期化回路は、リセット信号に応じて、上記メモリセルのワードラインを活性化し、上記キャパシタの接続されるビット線ＢＬ又はビット線／ＢＬの少なくとも一方の電位を制御して、上記ビット線ＢＬとビット線／ＢＬの間に直列に接続された１以上の第２トランスファーゲートの内、少なくとも１つのトランスファーゲートをオフの状態にするように記憶ノードの電位を制御するメモリ装置。
【請求項３】
請求項２に記載のメモリ装置において、
上記メモリセルは、上記データ保存用のキャパシタとして、ワードラインの活性化によりビット線ＢＬに接続される第１のキャパシタと、ビット線／ＢＬに接続される第２のキャパシタを備え、かつ、上記１以上の第２トランスファーゲートとして、第１及び第２キャパシタの記憶ノードに各ゲートが接続され、ビット線ＢＬとビット線／ＢＬの間に互いに直列に接続された２つのトランスファーゲートを備え、
上記メモリセル初期化回路は、リセット信号に応じて上記メモリセルのワードラインを活性化すると共に、上記メモリ装置がビット線ＢＬとビット線／ＢＬの間の電位差を増幅する為に備えるセンスアンプを活性化することにより、ビット線ＢＬ及びビット線／ＢＬの一方の電位をＨｉｇｈレベルにし、他方の電位をＬｏｗレベルにして上記直列に接続された２つのトランスファーゲートの内、少なくとも１つのトランスファーゲートをオフの状態にするように記憶ノードの電位を制御するメモリ装置。
【請求項４】
請求項１乃至請求項３の何れかに記載のメモリ装置において、
上記メモリ初期化回路は、リセット信号に応じて上記メモリセルのデータ保存用のキャパシタの記憶ノードの電位を０Ｖにするメモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ダイナミック型連想メモリセルを用いた連想メモリ装置に関する。
【０００２】
【従来の技術】
従来より、大量のデータに対する検索処理に適したメモリ装置としてＣＡＭ（Ｃｏｎｔｅｎｔ  Ａｄｄｒｅｓｓａｂｌｅ  Ｍｅｍｏｒｙ）と呼ばれる連想メモリ装置が知られている。連想メモリ装置は、外部より入力された検索データと一致するデータの存在を調べ、一致するデータが存在する場合には当該データの所在するアドレスのデータを出力する。特に人工知能やデータべ−スシステム等、一致検出動作を頻繁に行う必要のある分野では、完全並列型ＣＡＭが有望視されている。当該完全並列型ＣＡＭは、検索データとメモリに記憶しているデータとの比較を全てのビットについて並列に実行するものである。特許文献１には、完全並列型ＣＡＭとして、一致検出機能付きのダイナミック型メモリセルを用いた連想メモリ装置が開示されている。
【０００３】
【特許文献１】
特開平５−２９８８９１号公報
【０００４】
【発明が解決しようとする課題】
特許文献１の連想メモリ装置で使用される一致検出機能付きのダイナミック型メモリセルは、Ｐｒｏｃｅｅｄｉｎｇｓ  ｏｆ  ＣＩＣＣ  ’９１，ｐｐ．１０−１３にも開示されている周知のものであり、電源電圧に応じた電圧の供給されるセルプレートを有するデータ保存用のキャパシタと、当該キャパシタに記憶しているデータと検索データとの一致検出回路を少なくとも備えるものである。
【０００５】
より具体的には、一端が電源供給端子に接続され、１／２Ｖｃｃの電源電圧にセルプレート電位が追随する第１及び第２のキャパシタと、第１キャパシタとビット線ＢＬの間、及び、第２キャパシタとビット線／ＢＬ（“／”は、データの読み書きを行う際、ビット線ＢＬの反対の電位レベルに設定されるビット線であることを意味する。以下、同じ。）の間をワードラインの活性化に応じて通電させる第１及び第２のトランスファーゲートと、ビット線ＢＬとビット線／ＢＬの間に２個直列に設けられ、上記第１キャパシタの１／２Ｖｃｃの電源電圧の印加される側とは反対の側に位置する記憶ノードの電位に応じてオンの状態に切り換る第３のトランスファーゲート及び上記第２キャパシタの１／２Ｖｃｃの電源電圧の印加される側とは反対の側に位置する記憶ノードの電位に応じてオンの状態に切り換る第４のトランスファーゲートと、上記第３及び第４のトランスファーゲートの接点と、一致検出時にデータの一致／不一致の結果信号が流れるマッチ線との間に設けられ、ダイオード接続される第５のトランスファーゲートとで構成される。
【０００６】
電源投入に伴い、上記第１及び第２キャパシタの１／２Ｖｃｃの電源電圧の印加される側とは反対の側に位置する記憶ノードの電位も高くなる。これにより、上記第３及び第４のトランスファーゲートがオンの状態となり、ビット線ＢＬとビット線／ＢＬの間が通電状態になってしまう。この場合、例えば、データの書き込みを行っても、完全に充電されるべき第１又は第２キャパシタが不完全な状態で充電され、完全に放電されるべき第２又は第１キャパシタが僅かに充電されることになる。このため、例えば、第１キャパシタにＨｉｇｈレベルのデータを書き込んだはずが、Ｌｏｗレベルのデータが書き込まれていると誤って読み出されることがある。
【０００７】
本発明は、電源投入時にビット線ＢＬとビット線／ＢＬとの間が通電状態になることにより生じる、例えば、データの書き込みの誤動作を防止する機能を備えた記憶装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】
本発明のメモリ装置は、ワードラインの活性化によりオンの状態に切り換る第１トランスファーゲートを介してビット線ＢＬ又はビット線／ＢＬに接続され、電源に応じた電圧の供給されるセルプレートを有するデータ保存用のキャパシタと、上記キャパシタの電圧供給側と反対の側に位置する記憶ノードの電位に応じてオンの状態になる１以上の第２トランスファーゲートが、ビット線ＢＬとビット線／ＢＬの間に直列に接続される構成をとるメモリセルで成るメモリセルアレイを用いるメモリ装置において、外部又は内部において生成されるリセット信号に応じて、上記１以上の第２トランスファーゲートの内、少なくとも１つのトランスファーゲートをオフの状態にするように、記憶ノードの電位を制御するメモリセル初期化回路を備えることを特徴とするメモリ装置。
【０００９】
【発明の実施の形態】
（１）発明の概要
本発明のメモリ装置は、電源電圧に応じた電圧の供給されるセルプレートを有するデータ保存用のキャパシタと、当該キャパシタに記憶しているデータと検索データとの一致検出回路とを少なくとも備える，いわゆる一致検出機能付きのダイナミック型メモリセルを用いる連想メモリの内、上記キャパシタの電圧が供給される側とは反対の側に位置する記憶ノードの電位に応じてオンの状態になる１以上のトランスファーゲートがビット線ＢＬとビット線／ＢＬ（“／”は、データの読み書きを行う際、ビット線ＢＬの反対の電位レベルに設定されるビット線であることを意味する。以下、同じ。）の間に直列に接続されている構成のメモリセルを用いる連想メモリ装置において、外部又は内部で生成するリセット信号ＲＳＴに応じて、上記記憶ノードの電位を、ビット線ＢＬとビット線／ＢＬとの間が通電状態とならない様に、上記１以上のトランスファーゲートの内、少なくとも１つのトランスファーゲートをオフにする十分に低い値、好ましくは、０Ｖに修正するメモリセル初期化回路を備えることを特徴とする。これにより、例えば電源投入後に誤ったデータの書き込みが行われるのを防止する。
【００１０】
（２）実施の形態１
図１は、実施の形態１に係るダイナミック型連想メモリ装置１００の全体構成を示すブロック図である。なお、当該ダイナミック型連想メモリ装置１００は、メモリセル初期化回路１２を備える点以外、特開平４−９７６６９号公報に開示するダイナミック型連想メモリ装置と同じである。メモリセル初期化回路１２は、電源投入後に外部より入力されるリセット信号ＲＳＴに応じて動作する。このため、メモリセル初期化回路１２以外の各構成ブロックの構成及び動作については簡単に説明するに留める。
【００１１】
ダイナミック型連想メモリ装置１００は、ｍワード×ｎビット分のメモリセルアレイ４及び当該メモリセルアレイ４内のビット線の電位を制御するビット線制御部８を備える。クロック信号発生器２０は、外部より入力される命令コードをデコードして各ブロックで必要なクロック信号及び制御信号を生成する。
【００１２】
外部より入力されるアドレス信号は、アドレスデコーダ７及びマッチ線制御回路１１に入力される。アドレスデコーダ７は、ワードラインＷＬ１〜ＷＬｍの内、該当するワードラインをＨｉｇｈレベルに切り換える。また、マッチ線制御回路１１は、データの読み出し及び一致検出処理を実行する際に一度全てのマッチ線ＭＬ１〜ＭＬｍをＨｉｇｈレベルに切り換える。
【００１３】
メモリセル初期化回路１２は、電源投入後、外部より入力されるリセット信号ＲＳＴに応じてメモリセルアレイ４の全てのメモリセルのワードラインＷＬ１〜ＷＬｍをＨｉｇｈレベルに切り換え、ビット線ＢＬの電位をＬｏｗレベルに、ビット線／ＢＬの電位をＨｉｇｈレベルに強制的に設定し、全てのメモリセル内に“Ｌ”のデータを書き込む。なお、メモリセル初期化回路１２の構成については、後に詳しく説明する。
【００１４】
検索動作を行う場合、外部より入力されるｎビットのデータは、書込／読出回路１を介して検索データレジスタ２に格納される。検索データは、この後、マスクデータレジスタ３、スイッチ回路９、データドライバ／アンプ１０、及びビット線制御部８を介してメモリセルアレイ４に入力される。後に説明するが、メモリセルアレイ４は、入力されたｎビットのデータが同一のマッチ線ＭＬ上、即ち、同一ワードラインＷＬ上に並ぶｎビットのデータと一致した場合には、当該マッチ線ＭＬをＨｉｇｈレベルにし、不一致の場合にはＬｏｗレベルにしてマッチフラグレジスタ５に出力する。
【００１５】
マッチフラグレジスタ５は、メモリセルアレイ４から出力されるマッチ線ＭＬ１〜ＭＬｍの信号レベルを表すｍビットデータを記録保持する。プライオリティエンコーダ６は、マッチフラグレジスタ５に記録されたｍビットのデータに基づいて、信号レベルがＨｉｇｈレベルであったマッチ線から、予め決められた優先順位に従い１本のマッチ線を特定し、当該マッチ線の位置を特定するマッチアドレス信号を出力する。
【００１６】
図２は、図１に示したメモリセルアレイ４及びビット線制御部８の構成を示す図である。図示するように、メモリセルアレイ４は、ｍワード×ｎビット分のメモリセルＭＣ（ｉ，ｊ）（但し、ｉは１〜ｍ、ｊは１〜ｎの整数である。）で成る。各メモリセルＭＣの構成は同じである。ｉ行目に並ぶメモリセルＭＣ（ｉ，１）〜ＭＣ（ｉ，ｎ）には、アドレスデコーダ７の出力するワードライン信号ＷＬｉの他、マッチ線制御回路１１の出力するマッチ線信号ＭＬｉが入力される。ビット線制御部８は、合計でｎ個のビット線制御回路８（１）〜８（ｎ）で成る。各ビット線制御回路８（１）〜８（ｎ）は、ｊ列目に並ぶメモリセルＭＣ（１，ｊ）〜ＭＣ（ｍ，ｊ）のビット線ＢＬｊ及び／ＢＬｊの値を制御する。
【００１７】
図３は、セルプレート電位が１／２Ｖｃｃに設定されたデータ保存用のキャパシタと、当該キャパシタに記憶しているデータの一致検出回路を備えるメモリセルＭＣ（ｉ，ｊ）の構成を示す図である。メモリセルＭＣ（ｉ，ｊ）は、１／２Ｖｃｃの印加される２個の直列に接続されたキャパシタ３０及び３１においてデータの保持を行う。キャパシタ３０の１／２Ｖｃｃが印加される側の反対の側に位置する記憶ノードＮ１は、ＮＭＯＳトランジスタ３２のソースに接続される。ＮＭＯＳトランジスタ３２のドレインは、ビット線ＢＬｊに接続され、ゲートはワードラインＷＬｉに接続される。キャパシタ３１の１／２Ｖｃｃの印加される側の反対の側に位置する記憶ノードＮ２は、ＮＭＯＳトランジスタ３３のドレインに接続される。ＮＭＯＳトランジスタ３３のゲートは、ワードラインＷＬｉに接続され、ソースはビット線／ＢＬｊに接続される。上記２つのキャパシタ３０，３１と２つのＮＭＯＳトランジスタ３２，３３で、周知のダイナミック型のメモリセルが構成される。
【００１８】
更に、メモリセルＭＣ（ｉ，ｊ）は、ビットデータ毎の一致検出機能を実現するため、２つのキャパシタ３０及び３１の記憶ノードＮ１，Ｎ２が各ゲートに接続された２つのＮＭＯＳトランジスタ３４及び３５を備える。
【００１９】
ＮＭＯＳトランジスタ３４のドレインは、ビット線ＢＬｊに接続され、ソースは、ＮＭＯＳトランジスタ３５のドレインに接続されている。ＮＭＯＳトランジスタ３５のソースは、ビット線／ＢＬｊに接続されている。また、ＮＭＯＳトランジスタ３４のソース及びＮＭＯＳトランジスタ３５のドレインは、ＮＭＯＳトランジスタ３６のドレインに接続されている。ＮＭＯＳトランジスタ３６のゲート及びソースは、何れもマッチ線ＭＬｉに接続されている。
【００２０】
上記構成のメモリセルＭＣ（ｉ、ｊ）に対するデータの書き込みは、以下の手順で行われる。まず、マッチ線ＭＬｉをＬｏｗレベルの電位にしてトランジスタ３６をオフの状態に切り換えた後、ワードラインＷＬｉをＨｉｇｈレベルの電位にすると共に、ビット線ＢＬの電位を書き込みを行うデータ信号の電位を同じに設定し、ビット線／ＢＬを反転信号の状態に設定する。これによりビット線ＢＬ，／ＢＬの電位がキャパシタ３０，３１に格納される。この後、ワードラインＷＬｉの電位をＬｏｗレベルに切り換え、データの書込みを終了する。
【００２１】
データの読出しは、以下の手順で行われる。まず、ビット線ＢＬ及びビット線／ＢＬの電位をＬｏｗレベルにし、ワードラインＷＬｉの電位をＬｏｗレベルにした後に、マッチ線ＭＬｉの電位をＨｉｇｈレベルに切り換える。例えば、キャパシタ３０に電荷が充填されている場合、トランジスタ３４がオンの状態に切り換り、ビット線ＢＬｊがＨｉｇｈレベルの状態に切り換る。この場合、ビット線／ＢＬｊは、Ｌｏｗレベルの電位を維持する。他方、キャパシタ３１に電荷が充填されている場合、トランジスタ３５がオンの状態に切り換り、ビット線／ＢＬｊがＨｉｇｈレベルの状態に切り換る。この場合、ビット線ＢＬｊは、Ｌｏｗレベルの電位を維持する。
【００２２】
記憶しているデータと検索データとの一致検出は、以下の手順で行う。まず、ビット線ＢＬｊ，／ＢＬｊ、及び、マッチ線ＭＬｉを全てＨｉｇｈレベルの電位状態にする。例えば、キャパシタ３０に電荷が充填されている状態で、ビット線ＢＬｊにＨｉｇｈレベルの信号を流し、ビット線／ＢＬｊにＬｏｗレベルの信号を流した場合、トランジスタ３４及び３５はオフのままの状態を保ち、この結果、マッチ線ＭＬｉもＨｉｇｈレベルの電位状態を保つ。
【００２３】
他方、ビット線ＢＬｊにＬｏｗレベルの信号を流し、ビット線／ＢＬｊにＨｉｇｈレベルの信号を流した場合、トランジスタ３４はオンの状態に切り換り、トランジスタ３５はオフの状態に切り換り、マッチ線ＭＬｉはトランジスタ３４及び３６を介して放電される。この結果、マッチ線ＭＬｉはＬｏｗレベルの電位状態に変化する。このように、検索データ信号に基づく電位の信号をビット線ＢＬｊ及び／ＢＬｊに流してマッチ線ＭＬｉの電位変化を見ることにより、検索データとメモリセルに記憶していたデータとの一致／不一致を判断することができる。
【００２４】
上記データの書き込み、読出し、一致検出処理は、全て、トランジスタ３４のゲートへの印加電圧がＨｉｇｈレベル（又はＬｏｗレベル）の場合、トランジスタ３５のゲートへの印加電圧がＬｏｗレベル（又はＨｉｇｈレベル）であることが必要である。しかし、電源電圧１／２Ｖｃｃの起動に伴い、キャパシタ３０，３１のセルプレート電位も上昇し、キャパシタ３０，３１のカップリング効果によりトランジスタ３４及び３５のゲートに１／２Ｖｃｃ又はこれに近い値が印加される可能性もある。この場合、トランジスタ３４及び３５のドレイン・ソースの間が通電状態となり、ビット線ＢＬｊ及びビット線／ＢＬｊの間で貫通電流が流れ得ることになる。具体的には、ビット線制御回路からビット線ＢＬｊに５Ｖ、ビット線／ＢＬｊに０Ｖが印加されている場合であっても、上記貫通電流のため、例えば、ビット電ＢＬｊの電位が４Ｖ、ビット線／ＢＬｊの電位が１Ｖとなってしまう。この状態で、上記データの書き込みを行えば、キャパシタ３０及び３１への適切な電荷の充填が行われないことになる。更には、この状態でデータの読み出しを行えば、トランジスタ３６からトランジスタ３４及び３５の何れにも電流が流れ込むことになり、正確なデータの読み出しができないことになる。更には、一致検出処理を行えば、ビット線ＢＬｊとビット線／ＢＬｊの両方に電荷が流れ込むことが考えられ、誤った一致検出処理が行われることになる。
【００２５】
この問題に対処すべくダイナミック型連想メモリ装置１００では、メモリセルアレイ４の前段に電源投入後、外部から入力されるリセット信号ＲＳＴに応じて、上記ＮＭＯＳトランジスタ３４及び３５が共にオンの状態に切り換ってビット線ＢＬとビット線／ＢＬ間を通電状態にすることがないように、キャパシタ３０及びキャパシタ３１の少なくとも一方の記憶ノードの電位を０Ｖに修正するメモリセル初期化回路１２を備える。
【００２６】
図４は、メモリセル初期化回路１２の回路構成を詳細に示す図である。ワードライン切換回路Ｃ１として機能するｍ個の２入力ＯＲゲート１２ａ，１２ｂ，…１２ｃは、一方の信号入力端子にアドレスデコーダ７より伸びるｍ本のワードラインＷＬ１〜ＷＬｍの各々を接続し、他方の信号入力端子はリセット信号入力端子１２ｚに接続されている。外部からＨｉｇｈレベルのリセット信号が入力されている間、ｍ個のＯＲゲート１２ａ，１２ｂ，…１２ｃは、全てのワードラインＷＬ１〜ＷＬｍをＨｉｇｈレベルに切り換える。
【００２７】
ビット線ＢＬ切換回路Ｃ２として機能するｎ個のＮＭＯＳトランジスタ１２ｄ，１２ｅ，…１２ｆは、ドレインがビット線ＢＬに接続され、ゲートがリセット信号入力端子１２ｚに接続され、ソースが接地されており、リセット信号入力端子１２ｚへＨｉｇｈレベルのリセット信号が出力されている間、ビット線ＢＬ１，ＢＬ２，…ＢＬｎを接地させる。
【００２８】
ビット線／ＢＬ切換回路Ｃ３として機能するｎ個のＰＭＯＳトランジスタ１２ｈ，１２ｉ，…１２ｊは、ドレインにビット線／ＢＬ１，／ＢＬ２，…／ＢＬｎが接続され、ゲートにインバータ１２ｇを介してリセット信号入力端子１２ｚが接続され、ソースに電源が接続されている。Ｈｉｇｈレベルのリセット信号が反転入力されている間、各ＰＭＯＳトランジスタ１２ｈ，１２ｉ，…１２ｊは、ビット線／ＢＬ１，／ＢＬ２，…／ＢＬｎに電源電圧Ｖｃｃを供給する。
【００２９】
図５は、電源投入後、外部から入力されるＨｉｇｈレベルのリセット信号ＲＳＴと、これに応じて変化するワードライン信号ＷＬ１〜ＷＬｍとビット線ＢＬ，／ＢＬの信号レベルを表す図である。図示するように、リセット信号ＲＳＴが立ち上がってから一斉にワードラインＷＬ１〜ＷＬｍがＨｉｇｈレベルに切り換り、ビット線ＢＬ１〜ＢＬｎがＬｏｗレベルに設定される。ビット線／ＢＬ１〜／ＢＬｎは、Ｈｉｇｈレベルのままを維持する。これにより、例えば、図３に示したメモリセルＭＣ（ｉ，ｊ）では、キャパシタ３０は、完全に放電され、キャパシタ３１に電荷が完全に充填される。当該手法により各メモリセルに“Ｌ”のデータを書き込むことにより、電源の立ち上げ時に上昇した記憶ノードの電位を修正してビット線ＢＬとビット線／ＢＬ間が通電状態になるのを防ぐ。これにより以後のデータの書き込み、読み出し、一致検出処理を正確に実行することができる。
【００３０】
（３）実施の形態２
図６は、実施の形態２に係るダイナミック型連想メモリ装置が備えるメモリセル初期化回路１２’の構成を示す図である。実施の形態１に係るメモリセル初期化回路１２と同じ構成物には同じ参照番号を付して、ここでの重複した説明は省く。
【００３１】
メモリセル初期化回路１２’は、メモリセル初期化回路１２が備えていたビット線／ＢＬ切換回路Ｃ３の代わりに、ビット線／ＢＬ切換回路Ｃ４としてリセット信号がゲートに印加され、Ｈｉｇｈレベルのリセット信号の入力に応じてビット線／ＢＬ１〜／ＢＬｎを接地させるｎ個のＮＭＯＳトランジスタ１２ｋ，１２ｌ，…１２ｍを備え、更に、電源の投入に伴いリセット信号を生成するリセット信号生成回路１２ｎを備える。
【００３２】
リセット信号発生回路１２ｎは、１個の２入力ＡＮＤゲート１２ｏで成り、一方の信号入力端子は電源に接続され、他方の信号入力端子は奇数段、例えば３段のインバータ１２ｐ，１２ｑ，１２ｒを介して電源に接続されている。上記構成のリセット信号発生回路１２ｎは、電源の投入に伴い、Ｈｉｇｈレベルのリセット信号を上記３つのインバータ１２ｐ，１２ｑ，１２ｒによる遅延時間の期間だけ出力する。なお、電源とリセット信号発生回路１２ｎの間に遅延回路又はタイマーを設け、電源の投入後、一定時間が経過するのを待ってから、上記リセット信号発生回路１２ｎへの電力の供給を開始するようにしても良い。
【００３３】
図７は、起動に伴いリセット信号発生回路１２ｎから出力されるパルス信号と、これに応じて変化するワードラインの信号ＷＬ１〜ＷＬｍ、ビット線ＢＬ１〜ＢＬｎ，ビット線／ＢＬ１〜／ＢＬｎの信号レベルを表す図である。図示するように、Ｈｉｇｈレベルのリセット信号が出力されてから一斉にワードラインＷＬ１〜ＷＬｍがＨｉｇｈレベルに切り換り、ビット線ＢＬ１〜ＢＬｎ及びビット線／ＢＬ１〜／ＢＬｎがＬｏｗレベルに切り換る。当該構成を採用することにより、上記メモリセルＭＣ（ｉ、ｊ）の２つのキャパシタ３０及び３１（図３を参照）を完全に放電し、ビット線ＢＬと／ＢＬ間を結ぶ２つのトランジスタ３４，３５をオフにすることで貫通電流が流れることを、より確実に防止することができる。
【００３４】
（４）実施の形態３
図８は、実施の形態３に係るダイナミック型連想メモリ装置の備えるメモリセル初期化回路１２”の構成を示す図である。実施の形態１に係るメモリセル初期化回路１２と同じ構成物には同じ参照番号を付して、ここでの重複した説明は省く。
【００３５】
メモリセル初期化回路１２”では、メモリセル初期化回路１２のビット線ＢＬ切換回路Ｃ２及びビット線／ＢＬ切換回路Ｃ３を除去し、代わりに、Ｈｉｇｈレベルのリセット信号の入力に応じてセンスアンプを含むビット線制御回路８（１）〜８（ｎ）を制御するセンスアンプ制御回路Ｃ５を備える。
【００３６】
センスアンプ制御回路Ｃ５の構成の説明をする前に、ビット線制御回路８（１）〜８（ｎ）の構成を説明しておく。ビット線制御回路８（１）〜８（ｎ）は全て同じ構成である。図８は、ビット線制御回路８（１）の構成のみを詳細に示し、他の回路８（２）〜８（ｎ）を省略して示す。ビット線制御回路８（１）を構成する読出回路８ｂは、アレイコントローラ８ａより出力される読出信号ＲＴに応じて活性化され、ビット線ＢＬ及び／ＢＬ上の信号に応じてデータバスＤＴ及び／ＤＴを駆動する。書込回路８ｃは、アレイコントローラ８ａより出力される書込信号ＷＴに応じて活性化され、データバスＤＴ及び／ＤＴ上の信号に応じてビット線ＢＬ及び／ＢＬを駆動する。
【００３７】
センスアンプ８ｄは、センスアンプ制御回路Ｃ５を介してアレイコントローラ８ａより出力されるセンスアンプイネーブル信号ＳＥ及び／ＳＥにより活性化され、ビット線ＢＬとビット線／ＢＬ間の電位差を増幅し、一方のビット線の電位をＨｉｇｈレベルにし、他方のビット線の電位をＬｏｗレベルにする。
【００３８】
ビット線放電回路８ｅは、アレイコントローラ８ａより出力されるＨｉｇｈレベルの放電制御信号ＢＬＬに応じてビット線ＢＬ及び／ＢＬを放電する。ビット線充電回路８ｆは、センスアンプ制御回路Ｃ５を介してアレイコントローラ８ａより出力されるＨｉｇｈレベルの充電制御信号ＢＬＨに応じてビット線ＢＬ及び／ＢＬを充電する。
【００３９】
センスアンプ制御回路Ｃ５は、３つの２入力ＡＮＤゲート１２ｓ，１２ｕ，１２ｖ、及び、１つの２入力ＯＲゲート１２ｔで構成される。ＡＮＤゲート１２ｓの一方の信号入力端子は、インバータ１２ｗを介してリセット信号入力端子１２ｚに接続され、他方の信号入力端子は、アレイコントローラ８ａのセンスアンプイネーブル信号／ＳＥの出力端子に接続されている。ＯＲゲート１２ｔの一方の信号入力端子は、リセット信号入力端子１２ｚに接続され、他方の信号入力端子は、アレイコントローラ８ａのセンスアンプイネーブル信号ＳＥの出力端子に接続されている。ＡＮＤゲート１２ｕの一方の信号入力端子は、インバータ１２ｗを介してリセット信号入力端子１２ｚに接続され、他方の信号入力端子は、アレイコントローラ８ａの放電制御信号ＢＬＬの出力端子に接続されている。ＡＮＤゲート１２ｖの一方の信号入力端子は、インバータ１２ｗを介してリセット信号入力端子１２ｚに接続され、他方の信号入力端子は、アレイコントローラ８ａの充電制御信号ＢＬＨの出力端子に接続されている。
【００４０】
上記構成のセンスアンプ制御回路Ｃ５では、Ｈｉｇｈレベルのリセット信号の入力に応じて、センスアンプイネーブル信号ＳＥをＨｉｇｈレベルに切り換え、センスアンプイネーブル信号／ＳＥをＬｏｗレベルに切り換え、放電制御信号ＢＬＬ及び充電制御信号ＢＬＨをＬｏｗレベルに設定する。
【００４１】
図９は、外部からのＨｉｇｈレベルのリセット信号ＲＳＴの入力に応じてメモリセル初期化回路１２”内で生成されるセンスアンプイネーブル信号ＳＥ，／ＳＥの電位レベル、ビット線ＢＬ、／ＢＬの電位レベル、放電制御信号ＢＬＬ、充電制御信号ＢＬＨ、ワードライン信号ＷＬ１〜ＷＬｍの様子を表す図である。図示するように、Ｈｉｇｈレベルのリセット信号ＲＳＴの入力と共に、各ワードライン信号ＷＬ１〜ＷＬｍはＨｉｇｈレベルに切り換り、ビット線ＢＬをＨｉｇｈレベルに、ビット線／ＢＬをＬｏｗレベルに設定することができる。これにより、ビット線／ＢＬ側のキャパシタ３１の電荷を完全に放電することができ、ビット線ＢＬと／ＢＬ間が通電するのを確実に防止することができる。
【００４２】
【発明の効果】
本発明のメモリ装置ではメモリ初期化回路の働きにより、データ保存用のキャパシタのセルプレート電位が電源投入により上昇し、キャパシタのカップリング効果により上記キャパシタの電源供給側とは反対側に位置する記憶ノードの電位が上昇しても、ビット線ＢＬとビット線／ＢＬの間が通電するのを防止することができる。これにより、例えば、以降のデータの書き込み時にビット線ＢＬとビット線／ＢＬとの間に貫通電流が流れるのを防止する等、誤動作が生じるのを防止することができる。
【図面の簡単な説明】
【図１】実施の形態１に係るダイナミック型連想メモリ装置が備えるメモリセル初期化回路のブロック構成図である。
【図２】メモリセルアレイ内の構成を示す図である。
【図３】データの一致検出処理機能付きのダイナミック型メモリセルの構成を示す図である。
【図４】メモリ初期化回路の構成を示す図である。
【図５】メモリ初期化回路内の信号の状態を示すタイムチャートである。
【図６】実施の形態２に係るダイナミック型連想メモリ装置の備えるメモリセル初期化回路の構成を示す図である。
【図７】メモリ初期化回路内の信号の状態を示すタイムチャートである。
【図８】実施の形態３に係るダイナミック型連想メモリ装置の備えるメモリ初期化回路の構成を示す図である。
【図９】メモリ初期化回路内の信号の状態を示すタイムチャートである。
【符号の説明】７  アドレスデコーダ、８  ビット線制御回路、１１  マッチ線制御、１２，１２’，１２”  メモリセル初期化回路、３０，３１  キャパシタ、３２，３３，３４，３５，３６  ＮＭＯＳトランジスタ、１００  ダイナミック型連想メモリ装置。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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