(57)【要約】【課題】ファーストサイクルランダムアクセスメモリ等の半導体メモリ回路の特徴であるランダムサイクルタイムの高速化を図る。【解決手段】本発明に係る半導体メモリ回路は、複数のレギュラーメモリセルアレイユニット、及び、上記レギュラーメモリセルアレイユニットのいずれかが不良である場合に当該不良レギュラーメモリセルアレイユニットと置換可能なリダンダンシーメモリセルアレイユニットをそれぞれ含む複数のメモリセルアレイ群と、上記リダンダンシーメモリセルアレイユニットのアクティブ期間を制御するアクティブ期間制御信号を発生して出力するアクティブパルス発生回路と、上記アクティブ期間制御信号に対して所定の遅延を有する遅延アクティブ期間制御信号を、上記レギュラーメモリセルアレイユニットのアクティブ期間を制御するアクティブ期間制御信号として発生して出力する遅延アクティブパルス発生回路とを備えているものである。【選択図】  図１
2004206847.tif 000002
【特許請求の範囲】
【請求項１】
複数のレギュラーメモリセルアレイユニット、及び、前記レギュラーメモリセルアレイユニットのいずれかが不良である場合に当該不良レギュラーメモリセルアレイユニットと置換可能なリダンダンシーメモリセルアレイユニットをそれぞれ含む複数のメモリセルアレイ群と、
前記リダンダンシーメモリセルアレイユニットのアクティブ期間を制御するアクティブ期間制御信号を発生して出力するアクティブパルス発生回路と、
前記アクティブ期間制御信号に対して所定の遅延を有する遅延アクティブ期間制御信号を、前記レギュラーメモリセルアレイユニットのアクティブ期間を制御するアクティブ期間制御信号として発生して出力する遅延アクティブパルス発生回路と、
を備えていることを特徴とする半導体メモリ回路。
【請求項２】
前記遅延アクティブパルス発生回路は、前記アクティブパルス発生回路の出力信号を入力信号とする遅延回路であることを特徴とする請求項１に記載の半導体メモリ回路。
【請求項３】
複数のレギュラーメモリセルアレイユニット、及び、前記レギュラーメモリセルアレイユニットのいずれかが不良である場合に当該不良レギュラーメモリセルアレイユニットと置換可能なリダンダンシーメモリセルアレイユニットをそれぞれ含む複数のメモリセルアレイ群と、
外部から入力されたクロック信号及び反転クロック信号を一時的に保持して所定のタイミングで出力するクロックバッファと、
読出動作又は書込動作のいずれかを指令するファンクション信号、各メモリセルアレイ群への前記ファンクション信号の入力の可否を決定するチップセレクト信号、及び、前記クロックバッファの出力信号がそれぞれ入力され、各信号をデコードして、アクティブ動作を指令するアクティブコマンド信号として出力するコマンドデコーダ回路と、
外部アドレス、及び、前記メモリセルアレイ群のバンクを選択するバンクアドレス、並びに、前記アクティブコマンド信号がそれぞれ入力され、各信号の値に応じて内部アドレス、内部バンクアドレスを出力することによりアドレス指定を行い、指定したアドレスに対応するワード線及びカラム線、バンクを選択するアドレスバッファと、
前記アクティブコマンド信号に応じて、前記リダンダンシーメモリセルアレイユニットのアクティブ期間を制御するアクティブ期間制御信号を発生して出力するアクティブパルス発生回路と、
前記アクティブ期間制御信号に対して所定の遅延を与えた遅延アクティブ期間制御信号を、前記レギュラーメモリセルアレイユニットのアクティブ期間を制御するアクティブ期間制御信号として発生して出力する遅延アクティブパルス発生回路と、
指定されたアドレスが、不良のため予め前記リダンダンシーメモリセルアレイユニットと置換された前記レギュラーメモリセルアレイユニットのアドレスと一致するかどうかを判定し、一致する場合は、指定されたアドレスを置換された前記リダンダンシーメモリセルアレイユニットのアドレスに置換して出力し、不一致の場合は、指定されたアドレスをそのまま出力する救済メモリセルアレイ判定回路と、
を備えていることを特徴とする半導体メモリ回路。
【請求項４】
前記遅延アクティブパルス発生回路は、縦続接続された複数のインバータから構成された遅延回路であることを特徴とする請求項２又は３に記載の半導体メモリ回路。
【請求項５】
前記遅延アクティブパルス発生回路は、直列接続された第１及び第２の抵抗と、前記第１及び第２の抵抗に縦続接続された複数のインバータと、前記第１及び第２の抵抗の接続ノードと接地電位ノードとの間に接続されたキャパシタとから構成された遅延回路であることを特徴とする請求項２又は３に記載の半導体メモリ回路。
【請求項６】
前記遅延アクティブパルス発生回路は、前記アクティブパルス発生回路から独立して配設された回路であることを特徴とする請求項１に記載の半導体メモリ回路。
【請求項７】
複数のレギュラーメモリセルアレイユニット、及び、前記レギュラーメモリセルアレイユニットのいずれかが不良である場合に当該不良レギュラーメモリセルアレイユニットと置換可能なリダンダンシーメモリセルアレイユニットをそれぞれ含む複数のメモリセルアレイ群と、
外部から入力されたクロック信号及び反転クロック信号を一時的に保持して所定のタイミングで出力するクロックバッファと、
読出動作又は書込動作のいずれかを指令するファンクション信号、各メモリセルアレイ群への前記ファンクション信号の入力の可否を決定するチップセレクト信号、及び、前記クロックバッファの出力信号がそれぞれ入力され、各信号をデコードして、アクティブ動作を指令するアクティブコマンド信号として出力するコマンドデコーダ回路と、
外部アドレス、及び、前記メモリセルアレイ群のバンクを選択するバンクアドレス、並びに、前記アクティブコマンド信号がそれぞれ入力され、各信号の値に応じて内部アドレス、内部バンクアドレスを出力することによりアドレス指定を行い、指定したアドレスに対応するワード線及びカラム線、バンクを選択するアドレスバッファと、
前記アクティブコマンド信号に応じて、前記リダンダンシーメモリセルアレイユニットのアクティブ期間を制御するアクティブ期間制御信号を発生して出力するアクティブパルス発生回路と、
前記アクティブ期間制御信号に対して所定の遅延を有する遅延アクティブ期間制御信号を、前記レギュラーメモリセルアレイユニットのアクティブ期間を制御するアクティブ期間制御信号として発生して出力する遅延アクティブパルス発生回路と、
指定されたアドレスが、不良のため予め前記リダンダンシーメモリセルアレイユニットと置換された前記レギュラーメモリセルアレイユニットのアドレスと一致するかどうかを判定し、一致する場合は、指定されたアドレスを置換された前記リダンダンシーメモリセルアレイユニットのアドレスに置換して出力し、不一致の場合は、指定されたアドレスをそのまま出力する救済メモリセルアレイ判定回路と、
を備えていることを特徴とする半導体メモリ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ回路に係り、特に、通常使用されるレギュラーメモリセルアレイユニットとは独立して救済用のリダンダンシーメモリセルアレイユニットを備えている半導体メモリ回路の動作を高速化する構成に関する。
【０００２】
【従来の技術】
半導体メモリにおいては、動作をより高速化することが常に求められており、ファーストサイクルランダムアクセスメモリ（Fast Cycle RAM）等の高速なランダムサイクルタイムを有するメモリが注目されている。高速なランダムサイクルタイムの実現は、半導体メモリのメモリセルアレイ群に含まれる各メモリセルアレイの構成によって大きく左右される。即ち、各メモリセルアレイの動作をいかに高速化するかが、高速なランダムサイクルタイムの実現において大きく影響する。
【０００３】
図６は、複数のメモリセルアレイ群を備えた半導体メモリの概略構成を示す平面図である。
【０００４】
ＤＲＡＭ等の半導体メモリ１０は、図６に示すような複数のメモリセルアレイ群Ｂ１，Ｂ２，Ｂ３，Ｂ４を備えている。尚、ここでは、半導体メモリの一例としてＤＲＡＭについて説明する。図６に示す半導体メモリは、４バンク構成のメモリセルアレイ群、第１のバンクＢ１乃至第４のバンクＢ４を備えている。
【０００５】
図７は、メモリセルアレイ群の概略構成を示す平面図である。
【０００６】
メモリセルアレイ群は、通常使用されるレギュラーメモリセルアレイユニットＲＧＭと、レギュラーメモリセルアレイユニットＲＧＭに不良があった場合に置換可能な救済用（リダンダンシー）メモリセルアレイユニットＲＤＭと、各レギュラーメモリセルアレイユニットＲＧＭのワード線ＷＬ０−ＷＬｎを駆動するロウデコーダＲＤと、リダンダンシーメモリセルアレイユニットＲＤＭのワード線ＷＬ０−ＷＬｎを駆動するリダンダンシーロウデコーダＲＲＤと、各レギュラーメモリセルアレイユニットＲＧＭ及びリダンダンシーメモリセルアレイユニットＲＤＭのカラム線を駆動するカラムデコーダＣＤと、レギュラーメモリセルアレイユニットＲＧＭの各メモリセルにおけるデータ信号の読み書きを制御するレギュラーセンスアンプ群２ａと、リダンダンシーメモリセルアレイユニットＲＤＭの各メモリセルにおけるデータ信号の読み書きを制御するリダンダンシーセンスアンプ群２ｂと、レギュラーセンスアンプ群２ａを制御するレギュラーセンスアンプ制御回路群２ｃと、リダンダンシーセンスアンプ２ｂを制御するリダンダンシーセンスアンプ制御回路群２ｄとを備えている。
【０００７】
図８は、レギュラーセンスアンプ群２ａの一構成例を示す回路図である。
【０００８】
ここでは、複数個のレギュラーメモリセルアレイユニットＲＧＭのうちの任意の２個、即ち、右側レギュラーメモリセルアレイユニットＲＧＭｒと左側レギュラーメモリセルアレイユニットＲＧＭｌとの間に配設されているレギュラーセンスアンプ群２ａの構成について説明する。
【０００９】
レギュラーセンスアンプ群２ａは、メモリセルからのデータ信号の読み書きを行ったビット線の電位をプリチャージ電位ＶＢＬに戻す右側及び左側平衡装置回路３ａ，３ａと、レギュラーセンスアンプ群２ａの左右に配置されている２個のレギュラーメモリセルアレイユニットＲＧＭのいずれかを選択する右側及び左側分離装置回路３ｂ，３ｂと、メモリセルからのデータ信号の読み書きを行うＮチャネルセンスアンプ３ｃ及びＰチャネルセンスアンプ３ｄと、カラム線ＣＳＬによって制御され、ビット線ＢＬ及び反転ビット線／ＢＬを介して読み書きされたデータ信号をデータ線ＩＯ及び反転データ線／ＩＯに転送する入出力装置回路３ｅとを備えている。尚、記号「／」は、論理反転を意味するものとする。
【００１０】
ビット線ＢＬ及び反転ビット線／ＢＬは、各メモリセルアレイ群を横断して配設されており、図８における右側レギュラーメモリセルアレイユニットＲＧＭｒのビット線接続ノードＢＬｒ及び反転ビット線接続ノード／ＢＬｒから左側レギュラーメモリセルアレイユニットＲＧＭｌのビット線接続ノードＢＬｌ及び反転ビット線接続ノード／ＢＬｌまでの間にも配設されている。
【００１１】
上記レギュラーセンスアンプ群２ａを構成する各回路は、右側レギュラーメモリセルアレイユニットＲＧＭｒから左側レギュラーメモリセルアレイユニットＲＧＭｌまでの間に右から左へ、右側平衡装置回路３ａ、右側分離装置回路３ｂ、Ｐチャネルセンスアンプ３ｄ、入出力装置回路３ｅ、Ｎチャネルセンスアンプ３ｃ、左側分離装置回路３ｂ、左側平衡装置回路３ａの順に配置されている。
【００１２】
右側平衡装置回路３ａは、ビット線ＢＬと反転ビット線／ＢＬとの間に直列接続され、中間接続ノードがプリチャージ電位線ＶＢＬに接続され、ゲートがそれぞれ右側平衡装置回路制御線ＥＱＬｒに接続された第１、第２のＮチャネルＭＯＳトランジスタＮＭ１，ＮＭ２と、ビット線ＢＬと反転ビット線／ＢＬとの間に接続され、ゲートが右側平衡装置回路制御線ＥＱＬｒに接続された第３のＮチャネルＭＯＳトランジスタＮＭ３とから構成されている。
【００１３】
右側分離装置回路３ｂは、ビット線ＢＬ、反転ビット線／ＢＬにそれぞれ挿入接続され、ゲートがそれぞれ右側分離装置回路制御線ＩＳＯｒに接続された第４、第５のＮチャネルＭＯＳトランジスタＮＭ４，ＮＭ５から構成されている。
【００１４】
Ｐチャネルセンスアンプ３ｄは、ビット線ＢＬとＰチャネルセンスアンプ制御線ＰＳＡとの間に接続され、ゲートが反転ビット線／ＢＬに接続された第１のＰチャネルＭＯＳトランジスタＰＭ１と、反転ビット線／ＢＬとＰチャネルセンスアンプ制御線ＰＳＡとの間に接続され、ゲートがビット線ＢＬに接続された第２のＰチャネルＭＯＳトランジスタＰＭ２とから構成されている。
【００１５】
入出力装置回路３ｅは、ビット線ＢＬと反転データ線／ＩＯとの間に接続され、ゲートがカラム線ＣＳＬに接続された第６のＮチャネルＭＯＳトランジスタＮＭ６と、反転ビット線／ＢＬとデータ線ＩＯとの間に接続され、ゲートがカラム線ＣＳＬに接続された第７のＮチャネルＭＯＳトランジスタＮＭ７とから構成されている。
【００１６】
Ｎチャネルセンスアンプ３ｃは、ビット線ＢＬとＮチャネルセンスアンプ制御線ＮＳＡとの間に接続され、ゲートが反転ビット線／ＢＬに接続された第８のＮチャネルＭＯＳトランジスタＮＭ８と、反転ビット線／ＢＬとＮチャネルセンスアンプ制御線ＮＳＡとの間に接続され、ゲートがビット線ＢＬに接続された第９のＮチャネルＭＯＳトランジスタＮＭ９とから構成されている。
【００１７】
左側分離装置回路３ｂは、ビット線ＢＬ、反転ビット線／ＢＬにそれぞれ挿入接続され、ゲートがそれぞれ左側分離装置回路制御線ＩＳＯｌに接続された第１０、第１１のＮチャネルＭＯＳトランジスタＮＭ１０，ＮＭ１１から構成されている。
【００１８】
左側平衡装置回路３ａは、ビット線ＢＬと反転ビット線／ＢＬとの間に接続され、ゲートが左側平衡装置回路制御線ＥＱＬｌに接続された第１２のＮチャネルＭＯＳトランジスタＮＭ１２と、ビット線ＢＬと反転ビット線／ＢＬとの間に直列接続され、中間接続ノードがプリチャージ電位線ＶＢＬに接続され、ゲートがそれぞれ左側平衡装置回路制御線ＥＱＬｌに接続された第１３、第１４のＮチャネルＭＯＳトランジスタＮＭ１３，ＮＭ１４とから構成されている。
【００１９】
図９は、リダンダンシーセンスアンプ群２ｂの一構成例を示す回路図である。
【００２０】
ここでは、図７におけるリダンダンシーメモリセルアレイユニットＲＤＭの左側に配設されているリダンダンシーセンスアンプ群２ｂの構成について説明する。
【００２１】
リダンダンシーセンスアンプ群２ｂは、メモリセルからのデータ信号の読み書きを行ったビット線の電位をプリチャージ電位ＶＢＬに戻す平衡装置回路４ａと、リダンダンシーメモリセルアレイユニットＲＤＭの選択又は非選択を制御する分離装置回路４ｂと、メモリセルからのデータ信号の読み書きを行うＮチャネルセンスアンプ４ｃ及びＰチャネルセンスアンプ４ｄと、カラム線ＣＳＬによって制御され、ビット線ＢＬ及び反転ビット線／ＢＬを介して読み書きされたデータ信号をデータ線ＩＯ及び反転データ線／ＩＯに転送する入出力装置回路４ｅとを備えている。
【００２２】
上記リダンダンシーセンスアンプ群２ｂを構成する各回路は、図９における右から左へ、平衡装置回路４ａ、分離装置回路４ｂ、Ｐチャネルセンスアンプ４ｄ、入出力装置回路４ｅ、Ｎチャネルセンスアンプ４ｃの順に配置されている。
【００２３】
リダンダンシーセンスアンプ群２ｂを構成する平衡装置回路４ａ、分離装置回路４ｂ、Ｐチャネルセンスアンプ４ｄ、入出力装置回路４ｅ、Ｎチャネルセンスアンプ４ｃの具体的構成は、上述のレギュラーセンスアンプ群２ａを構成する右側平衡装置回路３ａ、右側分離装置回路３ｂ、Ｐチャネルセンスアンプ３ｄ、入出力装置回路３ｅ、Ｎチャネルセンスアンプ３ｃの構成と同様であるので、説明は省略する。
【００２４】
図８に示したレギュラーセンスアンプ群２ａは、右側レギュラーメモリセルアレイユニットＲＧＭｒと左側レギュラーメモリセルアレイユニットＲＧＭｌとによって共有された共有センスアンプの回路構成となっている。
【００２５】
一方、図９に示したリダンダンシーセンスアンプ群２ｂは、リダンダンシーメモリセルアレイユニットＲＤＭのために専用に配設されているものであるので、２個のメモリセルアレイユニットによって共有されることはなく、レギュラーセンスアンプ群２ａの左側分離装置回路３ｂ、左側平衡装置回路３ａが除去された回路構成となっている。
【００２６】
図１０は、プリチャージ回路が搭載されたメモリセルアレイ群を備えたファーストサイクルランダムアクセスメモリ等の半導体メモリ回路の構成を示すブロック図である。
【００２７】
図１０に示した半導体メモリ回路は、複数のレギュラーメモリセルアレイユニット、及び、レギュラーメモリセルアレイユニットのいずれかが不良である場合に当該不良レギュラーメモリセルアレイユニットと置換可能なリダンダンシーメモリセルアレイユニットをそれぞれ含む複数のメモリセルアレイ群Ｂ１，Ｂ２，Ｂ３，Ｂ４と、外部から入力されたクロック信号ＣＬＫ及び反転クロック信号／ＣＬＫを一時的に保持して所定のタイミングで出力するクロックバッファ１１と、読出動作又は書込動作のいずれかを指令するファンクション信号ＦＮ、各メモリセルアレイ群へのファンクション信号ＦＮの入力の可否を決定する反転チップセレクト信号／ＣＳ、及び、クロックバッファ１１の出力信号がそれぞれ入力され、各信号をデコードして、アクティブ動作を指令するアクティブコマンド信号ＡＣＴＶとして出力するコマンドデコーダ回路１２と、外部アドレスＡ０−Ａｎ、及び、メモリセルアレイ群のバンクを選択するバンクアドレスＢＡ０，ＢＡ１、並びに、アクティブコマンド信号ＡＣＴＶがそれぞれ入力され、各信号の値に応じて内部アドレスＡｉ０−Ａｉｎ、内部バンクアドレスＢＡｉ０，ＢＡｉ１を出力することによりアドレス指定を行い、指定したアドレスに対応するワード線及びカラム線、バンクを選択するアドレスバッファ１３と、アクティブコマンド信号ＡＣＴＶに応じて、アクティブ期間を制御するアクティブ期間制御信号ＡＰＬＳを生成し出力するアクティブパルス発生回路１４と、指定されたアドレスが、不良のため予めリダンダンシーメモリセルアレイユニットと置換されたレギュラーメモリセルアレイユニットのアドレスと一致するかどうかを判定し、一致する場合は、指定されたアドレスを置換されたリダンダンシーメモリセルアレイユニットのアドレスに置換して出力し、不一致の場合は、指定されたアドレスをそのまま出力する救済メモリセルアレイ判定回路１５とを備えている。
【００２８】
アクティブパルス発生回路１４から出力されるアクティブ期間制御信号ＡＰＬＳの論理値がＨ（Ｈｉｇｈ）レベルである期間は、アドレス指定されたメモリセルアレイのアクティブ期間となり、アクティブ期間制御信号ＡＰＬＳの論理値がＨレベルからＬ（Ｌｏｗ）レベルになると、メモリセルアレイのアクティブ期間は終了し、プリチャージ期間へと移行する。
【００２９】
【発明が解決しようとする課題】
ファーストサイクルランダムアクセスメモリ等の半導体メモリ回路の特徴であるランダムサイクルタイムを高速化するための直接的な方法としては、メモリ内部のアクティブ期間又はプリチャージ期間を短縮することが挙げられる。
【００３０】
アクティブ期間を短縮するための手段としては、主として、ワード線の駆動速度の高速化や、メモリセルからのデータ信号を読み書きするセンスアンプのセンススピードの高速化等が挙げられる。
【００３１】
一方、プリチャージ期間を短縮するには、メモリセルからのデータ信号の読み書きを行った後にビット線の電位をプリチャージ電位に戻す動作の高速化を図ることが要求される。
【００３２】
ビット線の電位をプリチャージ電位に戻す動作を高速化する手段としては、図８の平衡装置回路３ａ及び図９の平衡装置回路４ａにおけるトランジスタ駆動能力の向上を図ることが挙げられる。その具体的な実現手段としては、トランジスタの寸法を拡大することが考えられるが、寸法の増大はチップサイズの増大を招き、コスト的にも不利となる。
【００３３】
チップサイズの増大を回避しつつトランジスタ駆動能力の向上を図るには、平衡装置回路３ａ及び平衡装置回路４ａを構成するトランジスタのゲートに接続されて、各平衡装置回路の動作を制御している平衡装置回路制御信号ＥＱＬの電位を上昇させることが考えられる。
【００３４】
図１１は、平衡装置回路制御信号ＥＱＬの従来の制御回路を示すブロック図である。
【００３５】
図１１に示すように、平衡装置回路制御信号ＥＱＬの従来の制御回路５ａは、内部電圧Ｖintを電源とする内部電圧系の回路であり、制御信号ｐｒｅＥＱＬに基づき平衡装置回路制御信号ＥＱＬを生成して平衡装置回路を駆動していた。
【００３６】
図１２は、昇圧された平衡装置回路制御信号ＥＱＬを生成する制御回路を示すブロック図である。
【００３７】
昇圧された平衡装置回路制御信号ＥＱＬを生成する制御回路６ａは、制御信号ｐｒｅＥＱＬに基づき平衡装置回路制御信号ＥＱＬを生成する制御回路６ａの前段に、入力信号を内部電圧Ｖintより高いＶppに昇圧変換するレベルシフタ回路１２０を配設し、電圧Ｖintの制御信号ｐｒｅＥＱＬを昇圧電圧Ｖppの信号に変換してから、その昇圧された制御信号ｐｒｅＥＱＬに基づき、同じく昇圧電圧Ｖppの平衡装置回路制御信号ＥＱＬを生成して平衡装置回路を駆動している。
【００３８】
このように、内部電圧Ｖintより高い昇圧電圧Ｖppの平衡装置回路制御信号ＥＱＬにより平衡装置回路を駆動すると、平衡装置回路のトランジスタ駆動能力を向上させることができ、プリチャージ動作を高速化してプリチャージ期間を短縮することができる。即ち、平衡装置回路を構成するトランジスタのゲート電位を高くすることにより、トランジスタサイズ及びチップサイズの増大を回避しながら、プリチャージ動作を高速化してプリチャージ期間を短縮することができる。
【００３９】
この場合の昇圧電圧Ｖppは、例えばワード線に昇圧電圧を用いている場合は共用することができ、新たに昇圧電圧発生回路を設ける必要はない。従って、全くチップサイズの増大を招くことなくプリチャージ期間を短縮することができ、ランダムサイクルタイムの高速化に繋がる。
【００４０】
しかしながら、平衡装置回路制御信号ＥＱＬの制御回路は、図１２におけるセンスアンプ制御回路群２ｃ及び２ｄの設計領域に配設しなければならない。これらのセンスアンプ制御回路群２ｃ及び２ｄの設計領域幅は、レイアウト上、センスアンプ群２ａ及び２ｂの設計領域幅と等しくしなければならない。従って、センスアンプ制御回路群２ｃ及び２ｄの設計領域幅は、センスアンプ群２ａ及び２ｂの設計領域幅によって制約されることになる。平衡装置回路制御信号ＥＱＬの制御回路がこの幅に収まらない場合は、センスアンプ群の幅ではなく、センスアンプ制御回路群の幅のためにメモリセルアレイ群のサイズを増大させなければならない。
【００４１】
前述のように、レギュラーセンスアンプ群２ａは、左右のレギュラーメモリセルアレイ群によって共有されているため、右側平衡装置回路３ａ、右側分離装置回路３ｂ、Ｐチャネルセンスアンプ３ｄ、入出力装置回路３ｅ、Ｎチャネルセンスアンプ３ｃ、左側分離装置回路３ｂ、左側平衡装置回路３ａを備えている。従って、レギュラーセンスアンプ群２ａの設計領域は、レイアウト上、これらの回路が収まるだけの幅が確保されている。そのため、レギュラーセンスアンプ群２ａの設計領域と等しい幅を有するレギュラーセンスアンプ制御回路群２ｃの設計領域にレギュラーセンスアンプ制御回路群２ｃを収めることは比較的容易である。
【００４２】
一方、リダンダンシーセンスアンプ群２ｂは、左右のメモリセルアレイ群によって共有されるものではなく、１個のリダンダンシーメモリセルアレイ群のために専用に設けられているものであるため、平衡装置回路４ａ、分離装置回路４ｂ、Ｐチャネルセンスアンプ４ｄ、入出力装置回路４ｅ、Ｎチャネルセンスアンプ４ｃを備えている。即ち、リダンダンシーセンスアンプ群２ｂは、レギュラーセンスアンプ群２ａと比較すると、１個の平衡装置回路４ａ及び１個の分離装置回路４ｂの分だけ構成要素が少ないので、リダンダンシーセンスアンプ群２ｂの設計領域幅は、通常、その分だけ狭く設計されることとなる。そのため、リダンダンシーセンスアンプ群２ｂの設計領域と等しい幅を有するリダンダンシーセンスアンプ制御回路群２ｄの設計領域にリダンダンシーセンスアンプ制御回路群２ｄを収めることは困難である。
【００４３】
その結果、レギュラーセンスアンプ群２ａの平衡装置回路制御信号ＥＱＬを生成する制御回路は、昇圧電圧Ｖppを用いる制御回路を採用する一方、リダンダンシーセンスアンプ群２ｂの平衡装置回路制御信号ＥＱＬを生成する制御回路は、内部電圧Ｖintを用いる制御回路を採用せざるを得ない。
【００４４】
即ち、技術的にはプリチャージ動作を高速化してプリチャージ期間を短縮することが可能であって、レギュラーセンスアンプ群２ａのプリチャージ動作の高速化は実現することができているにも拘わらず、レイアウト上の制約から、リダンダンシーセンスアンプ群２ｂのプリチャージ動作の高速化は実現することができないのが現状である。
【００４５】
従って、リダンダンシーセンスアンプ群２ｂのプリチャージ期間がメモリセルアレイ群全体のプリチャージ期間の短縮化を妨げる結果となり、ランダムサイクルタイムの高速化を図る上での障害となっている。
【００４６】
本発明は上記問題点に鑑みてなされたものであり、ファーストサイクルランダムアクセスメモリ等の半導体メモリ回路の特徴であるランダムサイクルタイムの高速化を図ることを目的とする。
【００４７】
【課題を解決するための手段】
本発明の実施の形態に係る半導体メモリ回路によれば、
複数のレギュラーメモリセルアレイユニット、及び、上記レギュラーメモリセルアレイユニットのいずれかが不良である場合に当該不良レギュラーメモリセルアレイユニットと置換可能なリダンダンシーメモリセルアレイユニットをそれぞれ含む複数のメモリセルアレイ群と、
上記リダンダンシーメモリセルアレイユニットのアクティブ期間を制御するアクティブ期間制御信号を発生して出力するアクティブパルス発生回路と、
上記アクティブ期間制御信号に対して所定の遅延を有する遅延アクティブ期間制御信号を、上記レギュラーメモリセルアレイユニットのアクティブ期間を制御するアクティブ期間制御信号として発生して出力する遅延アクティブパルス発生回路と、
を備えていることを特徴とする。
【００４８】
本発明の具体的な実施の一形態に係る半導体メモリ回路によれば、
複数のレギュラーメモリセルアレイユニット、及び、上記レギュラーメモリセルアレイユニットのいずれかが不良である場合に当該不良レギュラーメモリセルアレイユニットと置換可能なリダンダンシーメモリセルアレイユニットをそれぞれ含む複数のメモリセルアレイ群と、
外部から入力されたクロック信号及び反転クロック信号を一時的に保持して所定のタイミングで出力するクロックバッファと、
読出動作又は書込動作のいずれかを指令するファンクション信号、各メモリセルアレイ群への上記ファンクション信号の入力の可否を決定するチップセレクト信号、及び、上記クロックバッファの出力信号がそれぞれ入力され、各信号をデコードして、アクティブ動作を指令するアクティブコマンド信号として出力するコマンドデコーダ回路と、
外部アドレス、及び、上記メモリセルアレイ群のバンクを選択するバンクアドレス、並びに、上記アクティブコマンド信号がそれぞれ入力され、各信号の値に応じて内部アドレス、内部バンクアドレスを出力することによりアドレス指定を行い、指定したアドレスに対応するワード線及びカラム線、バンクを選択するアドレスバッファと、
上記アクティブコマンド信号に応じて、上記リダンダンシーメモリセルアレイユニットのアクティブ期間を制御するアクティブ期間制御信号を発生して出力するアクティブパルス発生回路と、
上記アクティブ期間制御信号に対して所定の遅延を与えた遅延アクティブ期間制御信号を、上記レギュラーメモリセルアレイユニットのアクティブ期間を制御するアクティブ期間制御信号として発生して出力する遅延アクティブパルス発生回路と、
指定されたアドレスが、不良のため予め上記リダンダンシーメモリセルアレイユニットと置換された上記レギュラーメモリセルアレイユニットのアドレスと一致するかどうかを判定し、一致する場合は、指定されたアドレスを置換された上記リダンダンシーメモリセルアレイユニットのアドレスに置換して出力し、不一致の場合は、指定されたアドレスをそのまま出力する救済メモリセルアレイ判定回路と、
を備えていることを特徴とする。
【００４９】
【発明の実施の形態】
以下、本発明に係る半導体メモリ回路の実施の形態について、図面を参照しながら説明する。
【００５０】
図１は、本発明の第１の実施の形態に係る半導体メモリ回路の構成を示すブロック図である。
【００５１】
本発明の第１の実施の形態に係る半導体メモリ回路は、複数のレギュラーメモリセルアレイユニット、及び、レギュラーメモリセルアレイユニットのいずれかが不良である場合に当該不良レギュラーメモリセルアレイユニットと置換可能なリダンダンシーメモリセルアレイユニットをそれぞれ含む複数のメモリセルアレイ群Ｂ１，Ｂ２，Ｂ３，Ｂ４と、外部から入力されたクロック信号ＣＬＫ及び反転クロック信号／ＣＬＫを一時的に保持して所定のタイミングで出力するクロックバッファ１１と、読出動作又は書込動作のいずれかを指令するファンクション信号ＦＮ、各メモリセルアレイ群へのファンクション信号ＦＮの入力の可否を決定する反転チップセレクト信号／ＣＳ、及び、クロックバッファ１１の出力信号がそれぞれ入力され、各信号をデコードして、アクティブ動作を指令するアクティブコマンド信号ＡＣＴＶとして出力するコマンドデコーダ回路１２と、外部アドレスＡ０−Ａｎ、及び、メモリセルアレイ群のバンクを選択するバンクアドレスＢＡ０，ＢＡ１、並びに、アクティブコマンド信号ＡＣＴＶがそれぞれ入力され、各信号の値に応じて内部アドレスＡｉ０−Ａｉｎ、内部バンクアドレスＢＡｉ０，ＢＡｉ１を出力することによりアドレス指定を行い、指定したアドレスに対応するワード線及びカラム線、バンクを選択するアドレスバッファ１３と、アクティブコマンド信号ＡＣＴＶに応じて、リダンダンシーメモリセルアレイユニットのアクティブ期間を制御するアクティブ期間制御信号ＡＰＬＳを発生して出力するアクティブパルス発生回路１４と、アクティブ期間制御信号ＡＰＬＳに対して所定の遅延を与えた遅延アクティブ期間制御信号ＡＰＬＳＲＥＧを、レギュラーメモリセルアレイユニットのアクティブ期間を制御するアクティブ期間制御信号として発生して出力する遅延回路９ａと、指定されたアドレスが、不良のため予めリダンダンシーメモリセルアレイユニットと置換されたレギュラーメモリセルアレイユニットのアドレスと一致するかどうかを判定し、一致する場合は、指定されたアドレスを置換されたリダンダンシーメモリセルアレイユニットのアドレスに置換して出力し、不一致の場合は、指定されたアドレスをそのまま出力する救済メモリセルアレイ判定回路１５とを備えている。
【００５２】
本発明の第１の実施の形態に係る半導体メモリ回路は、各メモリセルアレイ群のレギュラーメモリセルアレイ用アクティブ期間制御信号として、アクティブ期間制御信号ＡＰＬＳに所定の遅延を与えた遅延アクティブ期間制御信号ＡＰＬＳＲＥＧを生成する遅延回路９ａを備えている点が、従来の半導体メモリ回路と異なっている。
【００５３】
即ち、従来の半導体メモリ回路においては、前述のように、アクティブ期間制御信号ＡＰＬＳは、各メモリセルアレイ群のレギュラーメモリセルアレイとリダンダンシーメモリセルアレイとにおいて共通の制御信号として使用されていた。これに対し、本発明に係る半導体メモリ回路においては、元のアクティブ期間制御信号ＡＰＬＳを各メモリセルアレイ群のリダンダンシーメモリセルアレイのアクティブ／プリチャージ期間制御信号としてそのまま使用する一方、アクティブ期間制御信号ＡＰＬＳに所定の遅延を与えた遅延アクティブ期間制御信号ＡＰＬＳＲＥＧを各メモリセルアレイ群のレギュラーメモリセルアレイのアクティブ／プリチャージ期間制御信号として使用している。
【００５４】
その結果、本発明に係る半導体メモリ回路は、各メモリセルアレイ群のレギュラーメモリセルアレイとリダンダンシーメモリセルアレイとにおいて、アクティブ期間とプリチャージ期間とがそれぞれ独立して制御することが可能となっている。
【００５５】
ところで、リダンダンシーメモリセルアレイの規模は、レギュラーメモリセルアレイの故障発生数及びリダンダンシーメモリセルアレイの規模に応じた救済効率及びチップサイズに鑑みて決定される。
【００５６】
また、リダンダンシーメモリセルアレイのワード線数は、レギュラーメモリセルアレイのワード線数よりも少ない。例えば、レギュラーメモリセルアレイのワード線数がＷＬ０−ＷＬｎの（ｎ＋１）本、リダンダンシーメモリセルアレイのワード線数がＷＬ０−ＷＬｍの（ｍ＋１）本であるとして、（ｎ＋１）＞（ｍ＋１）である場合、ビット線に接続されているセルトランジスタ数もワード線数に比例してリダンダンシーメモリセルアレイの方が少ない。
【００５７】
従って、ビット線の寄生容量は、リダンダンシーメモリセルアレイの方がレギュラーメモリセルアレイよりも小さく、ビット線に蓄えられる電荷量も、リダンダンシーメモリセルアレイの方がレギュラーメモリセルアレイよりも小さい。その結果、レギュラーメモリセルアレイに対して設けられたセンスアンプのセンススピードよりも、リダンダンシーメモリセルアレイに対して設けられたセンスアンプのセンススピードの方が速くなる。
【００５８】
図２は、本発明に係る半導体メモリ回路のリダンダンシーメモリセルアレイ（図２（ａ））及びレギュラーメモリセルアレイ（図２（ｂ））における動作説明のための波形図である。
【００５９】
アクティブコマンド信号が入力されると、指定アドレスに対応した選択メモリセルアレイの選択されたワード線ＷＬが高電位になる。ワード線ＷＬが高電位になると、ワード線ＷＬに接続されているメモリセルに蓄えられていた電荷がビット線ＢＬに転送され、ビット線対ＢＬ及び／ＢＬに電位差、即ち、信号量として現れる。その後、センスアンプにより信号量をセンスし、セルへの再書き込みを行う。リダンダンシーメモリセルアレイが動作する場合、上述のように、レギュラーメモリセルアレイに比較してビット線容量が小さいため、センススピードが速く、メモリセルアレイ群全体としてのアクティブ期間の長さは、リダンダンシーメモリセルアレイのアクティブ期間には依存しない。即ち、リダンダンシーメモリセルアレイのアクティブ期間をｔA1、レギュラーメモリセルアレイのアクティブ期間をｔA2とすると、以下の関係が成り立つ。
ｔA1＜ｔA2
レギュラーメモリセルアレイのセンススピードにおいて、設定されているアクティブパルス期間が終了すると、速やかにワード線ＷＬの電位が立ち下げられ、プリチャージ期間へと移行する。リダンダンシーメモリセルアレイの平衡装置回路を制御する制御回路は、前述のように、レイアウト的制約より内部電圧Ｖintにより動作する構成を採っているため、ビット線ＢＬをイコライズ電位へ戻すスピードはレギュラーメモリセルアレイよりもリダンダンシーメモリセルアレイの方が遅い。即ち、リダンダンシーメモリセルアレイのプリチャージ期間をｔP1、レギュラーメモリセルアレイのプリチャージ期間をｔP2とすると、以下の関係が成り立つ。
ｔP1＞ｔP2
従って、メモリセルアレイ群全体としてのプリチャージ期間の長さは、リダンダンシーメモリセルアレイのプリチャージ期間に依存している。
【００６０】
要するに、メモリセルアレイ群全体としてのアクティブ期間の長さはレギュラーメモリセルアレイのアクティブ期間に依存し、プリチャージ期間の長さはリダンダンシーメモリセルアレイのプリチャージ期間に依存している。
【００６１】
本発明は、上述のような技術的要因に着目し、メモリセルアレイのアクティブ期間／プリチャージ期間の長さを制御するアクティブ期間制御信号を２系統設け、リダンダンシーメモリセルアレイにおいては、アクティブ期間終了を相対的に早めることにより、十分なプリチャージ期間のための時間を確保している。一方、レギュラーメモリセルアレイにおいては、アクティブ期間制御信号に所定の遅延を与えた遅延アクティブ期間制御信号を用いることにより、プリチャージ期間の終了がリダンダンシーメモリセルアレイのプリチャージ期間の終了とほぼ一致するようにしている。尚、そのための詳細な設定は、アクティブパルス発生回路１４により調整するとよい。
【００６２】
図３は、本発明の第１の実施の形態に係る半導体メモリ回路における遅延回路９ａの第１の構成例を示す回路ブロック図である。
【００６３】
この第１の構成例においては、遅延回路９ａは、縦続接続された第１乃至第４のインバータＩＮＶ３１−ＩＮＶ３４により構成さている。ここでは、遅延回路９ａを構成するインバータの段数は４段になっているが、このインバータの段数を適当に設定することにより、レギュラーメモリセルアレイ及びリダンダンシーメモリセルアレイのプリチャージ期間終了のタイミングがほぼ一致するように調整することができる。
【００６４】
図４は、本発明の第１の実施の形態に係る半導体メモリ回路における遅延回路９ａの第２の構成例を示す回路ブロック図である。
【００６５】
この遅延回路９ａの第２の構成例は、直列接続された第１、第２の抵抗Ｒ４１，Ｒ４２と、第１，第２の抵抗Ｒ４１，Ｒ４２に縦続接続された第１，第２のインバータＩＮＶ４１，ＩＮＶ４２と、第１、第２の抵抗Ｒ４１，Ｒ４２の接続ノードと接地電位ノードとの間に接続されたキャパシタＣ４１とから構成されている。遅延時間は、抵抗及び容量の時定数と、波形整形用の２段のインバータとにより設定される。
【００６６】
遅延回路９ａの構成は、上記第１，第２の構成例の他、種々の変形が可能である。
【００６７】
図５は、本発明の第２の実施の形態に係る半導体メモリ回路の構成を示すブロック図である。
【００６８】
本発明の第１の実施の形態に係る半導体メモリ回路においては、アクティブ期間制御信号ＡＰＬＳを生成するアクティブパルス発生回路１４と、アクティブ期間制御信号ＡＰＬＳに所定の遅延を与えて遅延アクティブ期間制御信号ＡＰＬＳＲＥＧを生成する遅延回路９ａとが備えられていたのに対し、本発明の第２の実施の形態に係る半導体メモリ回路においては、アクティブ期間制御信号ＡＰＬＳを生成する救済用アクティブパルス発生回路１４ａと、アクティブ期間制御信号ＡＰＬＳに対して所定の遅延を有する遅延アクティブ期間制御信号ＡＰＬＳＲＥＧを生成するレギュラーアクティブパルス発生回路１４ｂとが備えられている点で、第２の実施の形態は第１の実施の形態と異なっている。
【００６９】
即ち、アクティブ期間制御信号ＡＰＬＳと、アクティブ期間制御信号ＡＰＬＳに対して所定の遅延を有する遅延アクティブ期間制御信号ＡＰＬＳＲＥＧとは、本発明の第２の実施の形態に係る半導体メモリ回路の構成のように、レギュラーメモリセルアレイ用及びリダンダンシーメモリセルアレイ用にそれぞれ独立して設けられた二つのアクティブパルス発生回路によって生成してもよいし、本発明の第１の実施の形態に係る半導体メモリ回路の構成のように、アクティブパルス発生回路１４に遅延回路９ａを付加することによって生成してもよい。
【００７０】
【発明の効果】
以上のように、本発明に係る半導体メモリ回路においては、メモリセルアレイのアクティブ期間／プリチャージ期間の長さを制御するアクティブ期間制御信号を２系統設け、リダンダンシーメモリセルアレイ及びレギュラーメモリセルアレイにおけるアクティブ期間／プリチャージ期間の制御を分離して行うこととしたので、リダンダンシーメモリセルアレイにおけるプリチャージ動作の相対的な遅さ及びレギュラーメモリセルアレイにおけるセンススピードの相対的な遅さによるメモリセルアレイ群全体としての動作速度への悪影響を回避して、チップサイズを増大させることなくランダムサイクルタイムを高速化することが容易に実現可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る半導体メモリ回路の構成を示すブロック図である。
【図２】本発明に係る半導体メモリ回路のリダンダンシーメモリセルアレイ（図２（ａ））及びレギュラーメモリセルアレイ（図２（ｂ））における動作説明のための波形図である。
【図３】本発明の第１の実施の形態に係る半導体メモリ回路における遅延回路９ａの第１の構成例を示す回路ブロック図である。
【図４】本発明の第１の実施の形態に係る半導体メモリ回路における遅延回路９ａの第２の構成例を示す回路ブロック図である。
【図５】本発明の第２の実施の形態に係る半導体メモリ回路の構成を示すブロック図である。
【図６】複数のメモリセルアレイ群を備えた半導体メモリの概略構成を示す平面図である。
【図７】メモリセルアレイ群の概略構成を示す平面図である。
【図８】レギュラーセンスアンプ群２ａの一構成例を示す回路図である。
【図９】リダンダンシーセンスアンプ群２ｂの一構成例を示す回路図である。
【図１０】プリチャージ回路が搭載されたメモリセルアレイ群を備えたファーストサイクルランダムアクセスメモリ等の半導体メモリ回路の構成を示すブロック図である。
【図１１】平衡装置回路制御信号ＥＱＬの従来の制御回路を示すブロック図である。
【図１２】昇圧された平衡装置回路制御信号ＥＱＬを生成する制御回路を示すブロック図である。
【符号の説明】
Ｂ１，Ｂ２，Ｂ３，Ｂ４  メモリセルアレイ群
ＩＮＶ３１，ＩＮＶ３２，ＩＮＶ３３，ＩＮＶ３４，ＩＮＶ４１，ＩＮＶ４２
Ｒ４１，Ｒ４２  抵抗
Ｃ４１  キャパシタ
ＲＧＭ  レギュラーメモリセルアレイユニット
ＲＤＭ  救済用（リダンダンシー）メモリセルアレイユニット
ＷＬ０−ＷＬｎ  ワード線
ＲＤ  ロウデコーダ
ＲＲＤ  リダンダンシーロウデコーダ
ＣＤ  カラムデコーダ
ＣＳＬ  カラム線
ＢＬ  ビット線
／ＢＬ  反転ビット線
ＩＯ  データ線
／ＩＯ  反転データ線
２ａ  レギュラーセンスアンプ群
２ｂ  リダンダンシーセンスアンプ群
２ｃ  レギュラーセンスアンプ制御回路群
２ｄ  リダンダンシーセンスアンプ制御回路群
３ａ，４ａ  平衡装置回路
３ｂ，４ｂ  分離装置回路
３ｃ，４ｃ  Ｎチャネルセンスアンプ
３ｄ，４ｄ  Ｐチャネルセンスアンプ
３ｅ，４ｅ  入出力装置回路
５ａ，６ａ  平衡装置回路制御信号の制御回路
９ａ  遅延回路
１１  クロックバッファ
１２  コマンドデコーダ回路
１３  アドレスバッファ
１４  アクティブパルス発生回路
１４ａ  救済用アクティブパルス発生回路
１４ｂ  レギュラーアクティブパルス発生回路
１５  救済メモリセルアレイ判定回路
１２０  レベルシフタ
【図１】
2004206847.tif 000003
【図２】
2004206847.tif 000004
【図３】
2004206847.tif 000005
【図４】
2004206847.tif 000006
【図５】
2004206847.tif 000007
【図６】
2004206847.tif 000008
【図７】
2004206847.tif 000009
【図８】
2004206847.tif 000010
【図９】
2004206847.tif 000011
【図１０】
2004206847.tif 000012
【図１１】
2004206847.tif 000013
【図１２】
2004206847.tif 000014