(57)【要約】【課題】リフレッシュ要求を内部で発生する半導体メモリの読み出し動作時のデータ転送レートを向上する。【解決手段】複数のメモリブロックは、同じデータを書き込むために互いに同じアドレス空間が割り当てられており、独立に動作する。メモリブロックの１つは、リフレッシュコマンドに応答してリフレッシュ動作を実行するリフレッシュブロックとして選択され、リフレッシュブロックの別の１つは、読み出しコマンドに応答して読み出し動作を実行する読み出しブロックとして選択される。そして、複数のメモリブロックにより、異なるタイミングで読み出し動作が重複して実行される。このため、半導体メモリは、１回の読み出し動作の実行時間より短い間隔で、読み出しコマンドを受信できる。この結果、外部からの読み出しコマンドに高速に応答でき、読み出し動作時のデータ転送レートを向上できる。【選択図】　　　図１
2004039141.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルを有し、同じデータを書き込むために互いに同じアドレス空間が割り当てられており、独立に動作する複数のメモリブロックと、
前記メモリセルをリフレッシュするためのリフレッシュコマンドを発生するリフレッシュ発生回路と、
前記メモリブロックの１つを、前記リフレッシュコマンドに応答してリフレッシュ動作を実行するリフレッシュブロックとして選択するリフレッシュ制御部と、
前記リフレッシュブロックを除く前記メモリブロックのうち１つを、読み出しコマンドに応答して読み出し動作を実行する読み出しブロックとして選択するとともに、前記読み出しブロックが読み出し動作を実行中に、新たな読み出しコマンドが供給されたとき、前記新たな読み出しコマンドに応答して前記リフレッシュブロックを除くアイドル中の前記メモリブロックの１つを読み出しブロックとして選択する読み出し制御部とを備えていることを特徴とする半導体メモリ。
【請求項２】
請求項１記載の半導体メモリにおいて、
前記リフレッシュ制御部は、前記リフレッシュコマンドに応答してカウント動作し、前記リフレッシュブロックを示すリフレッシュブロック信号を出力するリフレッシュブロックカウンタを備え、
前記読み出し制御部は、前記読み出しコマンドに応答してカウント動作し、前記読み出しブロックを示す読み出しブロック信号を出力する読み出しブロックカウンタを備え、
前記メモリブロックのうち前記リフレッシュブロック信号を受けた前記メモリブロックの１つは、前記リフレッシュブロックとして前記リフレッシュコマンドに応答してリフレッシュ動作を開始し、
前記メモリブロックのうち前記読み出しブロック信号を受けた前記メモリブロックの１つは、前記読み出しブロックとして前記読み出しコマンドに応答して読み出し動作を開始することを特徴とする半導体メモリ。
【請求項３】
請求項１記載の半導体メモリにおいて、
前記メモリブロックの数は、前記メモリブロックが１回の読み出し動作を実行するために必要な内部読み出しサイクルの間に供給可能な前記読み出しコマンドの数より１多いことを特徴とする半導体メモリ。
【請求項４】
請求項１記載の半導体メモリにおいて、
書き込みコマンドに応答して全ての前記メモリブロックに同じデータを書き込むために書き込み動作を実行させる書き込み制御回路を備えていることを特徴とする半導体メモリ。
【請求項５】
請求項４記載の半導体メモリにおいて、
前記リフレッシュブロックについて前記書き込みコマンドと前記リフレッシュコマンドとが競合したときに、コマンドの受付順にこれ等コマンドに応じた動作を順次実行する裁定回路を備えていることを特徴とする半導体メモリ。
【請求項６】
請求項４記載の半導体メモリにおいて、
書き込み制御回路は、リフレッシュ動作を実行中に前記書き込みコマンドを受けたとき、前記リフレッシュブロックについてリフレッシュ動作の完了後に書き込み動作を開始させ、前記リフレッシュブロックを除く前記メモリブロックについて前記書き込みコマンドに同期して前記書き込み動作を開始させることを特徴とする半導体メモリ。
【請求項７】
請求項４記載の半導体メモリにおいて、
内部回路の動作を同期させるためのクロック信号を受信するクロック端子と、
前記読み出しコマンドおよび前記書き込みコマンドを前記クロック信号の立ち下がりエッジまたは立ち下がりエッジの一方に同期して受信するコマンド受信回路とを備え、
前記リフレッシュ発生回路は、前記クロック信号の立ち下がりエッジまたは立ち下がりエッジの他方に同期して前記リフレッシュコマンドを出力することを特徴とする半導体メモリ。
【請求項８】
請求項４記載の半導体メモリにおいて、
前記読み出しコマンドの最小供給間隔である外部読み出しサイクルは、前記書き込みコマンドの最小供給間隔である外部書き込みサイクルより短く設定されていることを特徴とする半導体メモリ。
【請求項９】
請求項４記載の半導体メモリにおいて、
前記書き込みコマンドの最小供給間隔である外部書き込みサイクルは、前記メモリブロックの実際の書き込み動作時間である内部書き込みサイクルより長く設定されていることを特徴とする半導体メモリ。
【請求項１０】
請求項９記載の半導体メモリにおいて、
連続するｎ回の前記外部書き込みサイクルの間に、ｎ回の前記書き込み動作と１回の前記リフレッシュ動作が実行可能であることを特徴とする半導体メモリ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、定期的にメモリセルのリフレッシュ動作が必要なダイナミックＲＡＭに関する。特に、本発明は、外部からのリフレッシュコマンドを必要とせず、リフレッシュ動作を内部で自動的に実行する技術に関する。
【０００２】
【従来の技術】
ダイナミックＲＡＭ（以下、ＤＲＡＭと称す）は、メモリセルを小さく構成できるため高集積化に適している。しかし、ＤＲＡＭは、メモリセルに記憶されたデータを保持するためにリフレッシュ動作を必要とする。リフレッシュ動作は、各メモリセルに対して定期的に実行する必要がある。リフレッシュコマンドが発生したときには、読み出し動作および書き込み動作より優先してリフレッシュ動作を実行しなくてはならない。
【０００３】
例えば、ＤＲＡＭを搭載するシステムにおいて、ＤＲＡＭを制御するメモリコントローラは、自身のリフレッシュタイマーからリフレッシュコマンドが発生したときに、読み出しコマンド（または書き込みコマンド）より優先して、ＤＲＡＭにリフレッシュコマンドを供給する。
一方、ＳＲＡＭは、ＤＲＡＭと異なりリフレッシュ動作は不要である。しかし、ＳＲＡＭは、１ビットのセルを構成する素子数がＤＲＡＭに比べて多いため、記憶容量は、ＤＲＡＭより小さくなる。
【０００４】
【発明が解決しようとする課題】
従来のＤＲＡＭでは、メモリコントローラがリフレッシュ動作も制御するため、ＳＲＡＭに比べて制御が複雑になるという問題があった。また、リフレッシュ動作中は、読み出し動作および書き込み動作を実行できないため、データ転送レートがＳＲＡＭに比べ低下するという問題があった。
一方、ＳＲＡＭにおいては、上述したように大容量化が困難であり、また、メモリセルが大きいため、チップコストがＤＲＡＭに比べ大幅に高いという問題があった。
【０００５】
本発明の目的は、ＤＲＡＭの大容量とＳＲＡＭの使いやすさを兼ね備えた半導体メモリを提供することにある。
本発明の別の目的は、外部からの読み出し動作の要求に対して高速に応答するとともに、高いデータ転送レートを有する半導体メモリを提供することにある。
【０００６】
【課題を解決するための手段】
請求項１の半導体メモリでは、複数のメモリブロックは、同じデータを書き込むために互いに同じアドレス空間が割り当てられており、独立に動作する。リフレッシュ発生回路は、メモリセルをリフレッシュするためのリフレッシュコマンドを発生する。リフレッシュ制御部は、メモリブロックの１つを、リフレッシュコマンドに応答してリフレッシュ動作を実行するリフレッシュブロックとして選択する。読み出し制御部は、リフレッシュブロックを除くメモリブロックのうち１つを、読み出しコマンドに応答して読み出し動作を実行する読み出しブロックとして選択する。また、読み出し制御部は、読み出しブロックが読み出し動作を実行中に、新たな読み出しコマンドが供給されたとき、新たな読み出しコマンドに応答してリフレッシュブロックを除くアイドル中のメモリブロックの１つを読み出しブロックとして選択する。
【０００７】
複数のメモリブロックは、異なるタイミングで読み出し動作を重複して実行する。メモリブロックを重複動作させることで、半導体メモリは、メモリブロックが１回の読み出し動作を実行するための内部読み出しサイクルより短い間隔で、読み出しコマンドを受信できる。すなわち、外部からの読み出しコマンドに高速に応答できる。この結果、読み出し動作時のデータ転送レートを向上できる。特に、リフレッシュ動作を実行するためのリフレッシュ要求を内部で発生する半導体メモリにおいて、読み出し動作を高速に実行できる。
【０００８】
リフレッシュ動作は、リフレッシュブロックのみで実行され、読み出し動作は、読み出しブロックのみで実行される。このため、読み出し動作が、リフレッシュ動作により妨げられることを防止できる。
請求項２の半導体メモリでは、リフレッシュ制御部のリフレッシュブロックカウンタは、リフレッシュコマンドに応答してカウント動作し、リフレッシュブロックを示すリフレッシュブロック信号を出力する。読み出し制御部の読み出しブロックカウンタは、読み出しコマンドに応答してカウント動作し、読み出しブロックを示す読み出しブロック信号を出力する。メモリブロックのうちリフレッシュブロック信号を受けたメモリブロックの１つは、リフレッシュブロックとしてリフレッシュコマンドに応答してリフレッシュ動作を開始する。メモリブロックのうち読み出しブロック信号を受けたメモリブロックの１つは、読み出しブロックとして読み出しコマンドに応答して読み出し動作を開始する。コマンドに応答して動作するカウンタを利用することでリフレッシュブロックおよび読み出しブロックを選択することで、簡易な回路でリフレッシュ動作および読み出し動作を実行するメモリブロックを選択できる。
【０００９】
請求項３の半導体メモリでは、メモリブロックの数は、メモリブロックが１回の読み出し動作を実行するために必要な内部読み出しサイクルの間に供給可能な読み出しコマンドの数より１多い。このため、読み出しコマンドが連続して供給された場合にも、スタンバイ状態（アイドル状態）のメモリブロックは、必ず１つ存在する。したがって、リフレッシュ動作のために読み出し動作が遅れることが防止でき、読み出し動作時のデータ転送レートを向上できる。
【００１０】
請求項４の半導体メモリでは、書き込み制御回路は、書き込みコマンドに応答して全てのメモリブロックに同じデータを書き込むために書き込み動作を実行させる。このため、読み出しコマンドに応答する読み出し動作は、どのメモリブロックでも実行可能になる。読み出しコマンドに応答して迅速に読み出し動作を開始できるため、読み出し動作時のデータ転送レートを向上できる。
【００１１】
請求項５の半導体メモリでは、裁定回路により、リフレッシュブロックについて書き込みコマンドとリフレッシュコマンドとが競合したときに、コマンドの受付順にこれ等コマンドに応じた動作を順次実行したので、メモリブロックの誤動作を防止できる。
請求項６の半導体メモリでは、書き込み制御回路は、リフレッシュ動作を実行中に書き込みコマンドを受けたとき、リフレッシュブロックについてリフレッシュ動作の完了後に書き込み動作を開始させ、リフレッシュブロックを除くメモリブロックについて書き込みコマンドに同期して書き込み動作を開始させる。アイドル状態のメモリブロックについて書き込みコマンドに同期して書き込み動作を実行することで、その後に供給されるコマンドに応答するメモリ動作を早く開始できる。特に、読み出しコマンドに応答する読み出し動作を早く開始できるため、読み出し動作時のデータ転送レートを向上できる。
【００１２】
請求項７の半導体メモリでは、コマンド受信回路が読み出しコマンドおよび書き込みコマンドを受信するクロック信号のエッジと、リフレッシュ発生回路がリフレッシュコマンドを出力するクロック信号のエッジとは異なっている。外部からの読み出しコマンドおよび書き込みコマンドと、内部で発生するリフレッシュコマンドとは、必ず半クロック以上ずれて内部回路に供給されるため、コマンド優先順を判定する制御を容易にできる。
【００１３】
請求項８の半導体メモリでは、読み出しコマンドの最小供給間隔である外部読み出しサイクルは、書き込みコマンドの最小供給間隔である外部書き込みサイクルより短く設定されている。このため、外部読み出しサイクルを、読み出し動作時に動作する回路に合わせて最適に設定でき、読み出し動作時のデータ転送レートを向上できる。
【００１４】
請求項９および請求項１０の半導体メモリでは、書き込みコマンドの最小供給間隔である外部書き込みサイクルは、メモリブロックの実際の書き込み動作時間である内部書き込みサイクルより長く設定されている。このため、リフレッシュ要求が発生したときに、書き込み動作の間にリフレッシュ動作を実行することができる。例えば、連続するｎ回の外部書き込みサイクルの間に、ｎ回の書き込み動作と１回のリフレッシュ動作が実行可能である。この結果、リフレッシュ動作を外部で認識することなく実行できる。
【００１５】
【発明の実施の形態】
以下、本発明の実施形態を図面を用いて説明する。
図１は、本発明の半導体メモリの第１の実施形態を示している。図中、太線で示した信号線は、複数本で構成されていることを示している。頭に”／”が付く信号は、負論理を示している。
この半導体メモリは、シリコン基板上にＣＭＯＳプロセスを使用してクロック同期式のＤＤＲ（Ｄｏｕｂｌｅ　Ｄａｔａ　Ｒａｔｅ）擬似ＳＲＡＭとして形成されている。ＤＤＲは、クロック信号の立ち上がりエッジおよび立ち下がりエッジの両方に同期してデータを入出力するインタフェースである。擬似ＳＲＡＭは、入力制御部１００、リフレッシュ制御部２００、読み出し制御部３００、メモリブロックＢＬＫ（ＢＬＫ０−２）、データ制御部４００およびデータ入出力部５００を有している。
【００１６】
擬似ＳＲＡＭは、外部からクロック信号ＣＬＫ、／ＣＬＫ、チップセレクト信号／ＣＳ、リードライト信号ＲＷ、アドレス信号Ａ１９−１を受ける入力端子、およびデータ信号ＤＱＡ１７−０、ＤＱＢ１７−０、ＤＱＣ１７−０、ＤＱＤ１７−０を入出力する入出力端子（データ端子）を有している。
入力制御部１００は、クロックバッファ１０、コマンドラッチ／デコーダ（コマンド受信回路）１２およびアドレスラッチ１４を有している。クロックバッファ１０は、相補のクロック信号ＣＬＫ、／ＣＬＫをクロック端子を介して受け、内部クロック信号ＩＣＬＫを生成する。
【００１７】
コマンドラッチ／デコーダ１２は、チップセレクト信号／ＣＳおよびリードライト信号ＲＷを、内部クロック信号ＩＣＬＫの立ち上がりエッジに同期してラッチし、ラッチした信号をデコードすることで読み出し信号ＲＤＰおよび書き込み信号ＷＲＰを生成する。具体的には、コマンドラッチ／デコーダ１２は、低レベルのチップセレクト信号／ＣＳおよび高レベルのリードライト信号をクロック信号ＣＬＫの立ち上がりエッジに同期して受信したとき、読み出し動作を実行する読み出しコマンドが供給されたと判定し、読み出し信号ＲＤＰを出力する。コマンドラッチ／デコーダ１２は、低レベルのチップセレクト信号／ＣＳおよび低レベルのリードライト信号ＲＷをクロック信号ＣＬＫの立ち上がりエッジに同期して受信したとき、書き込み動作を実行する書き込みコマンドが供給されたと判定し、書き込み信号ＷＲＰを出力する。
【００１８】
アドレスラッチ１４は、アドレス信号Ａ１９−１を内部クロック信号ＩＣＬＫの立ち上がりエッジに同期して受信し、受信した信号を内部アドレス信号ＡＤＲ１９−１として出力する。
リフレッシュ制御部２００は、リフレッシュタイマ１６、リフレッシュ発生回路１８、リフレッシュアドレスカウンタ２０およびリフレッシュブロックカウンタ２２を有している。リフレッシュタイマ２０は、所定の間隔でリフレッシュ要求信号ＲＲＥＱを出力する。リフレッシュ発生回路１８は、リフレッシュ要求信号ＲＲＥＱを受け、受けた信号を内部クロック信号ＩＣＬＫの立ち下がりエッジに同期してリフレッシュ信号ＳＲＦＰ（リフレッシュコマンド）として出力する。
【００１９】
リフレッシュアドレスカウンタ２０は、リフレッシュブロックカウンタ２２から出力されるリフレッシュブロック信号ＲＥＦＢＬＫの最上位ビットの論理値の変化に同期してカウント動作し、リフレッシュアドレス信号ＲＥＦＡＤを生成する。すなわち、リフレッシュアドレスカウンタ２０は、リフレッシュブロック信号ＲＥＦＢＬＫが一周するごとにカウント動作し、リフレッシュアドレス信号ＲＥＦＡＤを生成する。
【００２０】
リフレッシュブロックカウンタ２２は、メモリブロックＢＬＫ０−２から出力されるリフレッシュ終了信号ＲＥＦＥＮＤに同期してカウント動作し、リフレッシュ動作を実行するメモリブロックＢＬＫを示すリフレッシュブロック信号ＲＥＦＢＬＫを生成する。より詳細には、リフレッシュブロックカウンタ２２は、カウントアップされ、論理”０”、”１”、”２”、”０”、”１”、”２”、．．．をリフレッシュブロック信号ＲＥＦＢＬＫとして順次出力する。リフレッシュブロック信号ＲＥＦＢＬＫの論理値は、リフレッシュ動作を実行するメモリブロックＢＬＫの番号を示す。リフレッシュブロック信号ＲＥＦＢＬＫに対応するメモリブロックＢＬＫは、リフレッシュコマンドＳＲＦＰに応答してリフレッシュ動作を実行するリフレッシュブロックとして動作する。リフレッシュブロックは、リフレッシュ動作および書き込み動作を実行するが、読み出し動作は実行しない。
【００２１】
読み出し制御部３００は、読み出しブロックカウンタ２４およびブロックデコーダ２６を有している。読み出しブロックカウンタ２４は、読み出し信号ＲＤＰまたはブロックデコーダ２６からのカウント信号ＣＮＴの立ち上がりエッジに同期してカウント動作し、読み出し動作を実行するメモリブロックＢＬＫを示す読み出しカウント信号ＲＤＣを生成する。より詳細には、読み出しブロックカウンタ２４は、カウントダウンされ、論理”２”、”１”、”０”、”２”、”１”、”０”、．．．を読み出しカウント信号ＲＤＣとして順次出力する。
【００２２】
ブロックデコーダ２６は、読み出しカウント信号ＲＤＣを内部クロック信号ＩＣＬＫの立ち上がりエッジを遅延させた信号に同期して受信し、受信した信号を読み出しブロック信号ＲＤＢＬＫ（論理”２”、”１”、”０”のいずれか）として出力する。読み出しブロック信号ＲＤＢＬＫの論理値は、読み出しカウント信号ＲＤＣと同様に読み出し動作を実行するメモリブロックＢＬＫの番号を示す。すなわち、読み出しブロック信号ＲＤＢＬＫに対応するメモリブロックＢＬＫは、読み出しコマンドに応答して読み出し動作を実行する読み出しブロックとして動作する。読み出しブロックは、読み出し動作および書き込み動作を実行するが、リフレッシュ動作は実行しない。
【００２３】
上述したように、読み出しブロック信号ＲＤＢＬＫの論理値の更新方向とリフレッシュブロック信号ＲＥＦＢＬＫの論理値の更新方向とを逆向きにすることで、例えば、リフレッシュブロック信号ＲＥＦＢＬＫの論理値が更新された後に、読み出しブロック信号ＲＤＢＬＫがリフレッシュブロック信号ＲＥＦＢＬＫを後追いすることを防止できる。このため、リフレッシュブロックと読み出しブロックとが連続して重複することを防止でき、擬似ＳＲＡＭが誤動作することを防止できる。
【００２４】
ブロックデコーダ２６は、リフレッシュブロック信号ＲＥＦＢＬＫの論理値と同じ論理値の読み出しカウント信号ＲＤＣを受けたとき、カウント信号ＣＮＴを出力する。読み出しブロックカウンタ２４は、カウント信号ＣＮＴによりカウントダウンされるため、読み出しブロック信号ＲＢＬＫがリフレッシュブロック信号ＲＥＦＢＬＫに一致することが防止される。換言すれば、リフレッシュ動作を実行するリフレッシュブロックと、読み出し動作を実行する読み出しブロックとが、一致することはない。
【００２５】
メモリブロックＢＬＫ０−２は、同じアドレス空間が割り当てられており、同じ記憶容量を有している。メモリブロックＢＬＫ０−２は、ＤＲＡＭのメモリセルを有する複数のメモリコアをそれぞれ有している。メモリブロックＢＬＫ０−２は、内部クロック信号ＩＣＬＫ、読み出し信号ＲＤＰ、書き込み信号ＷＲＰ、リフレッシュ信号ＳＲＦＰ、リフレッシュアドレス信号ＲＥＦＡＤ、リフレッシュブロック信号ＲＥＦＢＬＫおよび読み出しブロック信号ＲＤＢＬＫを受けてそれぞれ独立に動作し、読み出し動作、書き込み動作およびリフレッシュ動作のいずれかを実行する。メモリブロックＢＬＫ０−２は、書き込み動作時に書き込みデータバス線ＷＤＢを介して書き込みデータを受ける。このとき、書き込みデータは、全てのメモリブロックＢＬＫ０−２に書き込まれる。メモリブロックＢＬＫ０−２は、読み出し動作時にアンプ３６を介して読み出しデータバス線ＲＤＢに読み出しデータを出力する。
【００２６】
データ制御部４００は、データレイテンシ制御回路２８およびＤＬＬ回路を有している。データレイテンシ制御回路２８は、コマンドラッチ／デコーダ１２からの読み出し信号ＲＤＰ、書き込み信号ＷＲＰおよび内部クロック信号ＩＣＬＫを受け、データ入出力部５００にタイミング信号ＴＭＧ１を出力している。ＤＬＬ回路３０は、内部クロック信号ＩＣＬＫの位相を調整して、クロック信号ＣＬＫと同じ位相の位相調整クロック信号ＣＬＫ０を生成している。
【００２７】
データ入出力部５００は、データグループＢＹＴＥＡ、ＢＹＴＥＢ、ＢＹＴＥＣ、ＢＹＴＥＤにそれぞれ対応して４つ形成されている。各データグループＢＹＴＥＡ、ＢＹＴＥＢ、ＢＹＴＥＣ、ＢＹＴＥＤは、１８ビットのデータ信号ＤＱＡ１７−０、ＤＱＢ１７−０、ＤＱＣ１７−０、ＤＱＤ１７−０を入出力する。各データ入出力部５００は、直列並列変換回路３２、並列直列変換回路３４およびメモリブロックＢＬＫ０−２にそれぞれ対応するアンプ３６を有している。
【００２８】
直列並列変換回路３２は、データ端子を介して順次供給される１８ビットの書き込みデータをタイミング信号ＴＭＧ１に同期して並列データに変換し、書き込みデータバス線ＷＤＢに出力する。並列直列変換回路３４は、読み出しデータバス線ＲＤＢ上の３６ビットの読み出しデータをタイミング信号ＴＭＧ１に同期して直列に変換し、位相調整クロック信号ＣＬＫ０に同期してデータ端子に出力する。アンプ３６は、メモリブロックＢＬＫ０−２から読み出されるデータを増幅し、増幅したデータを読み出しデータバス線ＲＤＢに出力する。
【００２９】
図２は、図１に示したメモリブロックの詳細を示している。
各メモリブロックＢＬＫ０−２は、ステート制御部４０およびデータグループＢＹＴＥＡ、ＢＹＴＥＢ、ＢＹＴＥＣ、ＢＹＴＥＤにそれぞれ対応するメモリ部ＤＱＡ、ＤＱＢ、ＤＱＣ、ＤＱＤを有している。ステート制御部４０は、裁定回路４２、アドレスレジスタ４４、ステート制御回路（書き込み制御回路）４６およびタイミング信号生成回路４８を有している。
【００３０】
裁定回路４２は、外部書き込みコマンドに応答した書き込み信号ＷＲＰおよび内部で周期的に発生するリフレッシュ要求に応答するリフレッシュ信号ＳＲＦＰのどちらを優先させるかを決め、その結果をアドレスレジスタ４４およびステート制御回路４６に出力する。図１に示したコマンドラッチ／デコーダ１２は、クロック信号ＣＬＫの立ち上がりエッジに同期して書き込み信号ＷＲＰを出力する。リフレッシュ発生回路１８、クロック信号ＣＬＫの立ち下がりエッジに同期してリフレッシュ信号ＳＲＦＰを出力する。このため、裁定回路４２は、クロック信号ＣＬＫの立ち上がりエッジに同期して書き込み信号ＷＲＰを受信し、クロック信号ＣＬＫの立ち下がりエッジに同期してリフレッシュ信号ＳＲＦＰを受信する。書き込み信号ＷＲＰおよびリフレッシュ信号ＳＲＦＰの供給が常に半クロックずれるため、裁定回路４２は、簡易な回路で優先順を確実に決めることができる。
【００３１】
アドレスレジスタ４４は、裁定回路４２の出力に基づいて、内部アドレス信号ＡＤＲ１９−１またはリフレッシュアドレス信号ＲＥＦＡＤのいずれかを、内部アドレス信号ＩＡＤＲとして出力する。
ステート制御回路４６は、対応する読み出しブロック信号ＲＤＢＬＫまたは対応するリフレッシュブロック信号ＲＥＦＢＬＫを受けているときに、それぞれ読み出し信号ＲＤＰまたはリフレッシュ信号ＳＲＦＰが受信可能になる。例えば、メモリブロックＢＬＫ０のステート制御回路４６は、論理”０”を示す読み出しブロック信号ＲＤＢＬＫを受けているときに、読み出し信号ＲＤＰに応答して読み出し動作を実行するための制御信号をタイミング信号生成回路４８に出力する。このとき、メモリブロックＢＬＫ１−２のステート制御回路４６は、読み出し信号ＲＤＰを受けても動作しない。また、メモリブロックＢＬＫ０のステート制御回路４６は、論理”０”を示すリフレッシュブロック信号ＲＥＦＢＬＫを受けているときに、リフレッシュ信号ＳＲＦＰに応答してリフレッシュ動作を実行するための制御信号をタイミング信号生成回路４８に出力する。このとき、メモリブロックＢＬＫ１−２のステート制御回路４６は、リフレッシュ信号ＳＲＦＰを受けても動作しない。
【００３２】
ステート制御回路４６は、書き込み信号ＷＲＰに応答して書き込み動作を実行するための制御信号をタイミング信号生成回路４８に出力する。但し、書き込み信号ＷＲＰを受けたメモリブロックＢＬＫがリフレッシュブロックのとき、裁定回路４２に応じて、書き込み動作およびリフレッシュ動作の実行順が決められる。
なお、上述した読み出し制御部３００の動作により、同じ論理の読み出しブロック信号ＲＤＢＬＫとリフレッシュブロック信号ＲＥＦＢＬＫが出力されることはない。このため、読み出しブロック信号ＲＤＢＬＫを受けているメモリブロックＢＬＫは、読み出し動作または書き込み動作を実行する読み出しブロックとして動作し、リフレッシュブロック信号ＲＥＦＢＬＫを受けているメモリブロックＢＬＫは、リフレッシュ動作または書き込み動作を実行するリフレッシュブロックとして動作する。
【００３３】
タイミング信号生成回路４８は、ステート制御回路４６からの制御信号に応じて、読み出し動作、書き込み動作およびリフレッシュ動作のいずれかを実行するためのタイミング信号ＴＭＧ２をメモリ部ＤＱＡ、ＤＱＢ、ＤＱＣ、ＤＱＤに出力する。また、タイミング信号生成回路４６は、リフレッシュ動作完了から所定の期間後にリフレッシュ終了信号ＲＥＦＥＮＤを出力する。
【００３４】
各メモリ部ＤＱＡ、ＤＱＢ、ＤＱＣ、ＤＱＤは、ライトバッファＷＢＵＦ、ライトアンプＷＡＭＰ、リードアンプＲＡＭＰ、メモリコアＭ、ワードデコーダＷＤＥＣおよびコラムデコーダＣＤＥＣを有している。ライトバッファＷＢＵＦは、書き込みデータバス線ＷＤＢ上の書き込みデータをライトアンプＷＡＭＰに伝達する。ライトアンプＷＡＭＰは、書き込みデータをデータバス線ＤＢを介してメモリコアＭに出力する。リードアンプＲＡＭＰは、メモリコアＭからの読み出しデータを増幅し、読み出しデータバス線ＲＤＢに出力する。
【００３５】
メモリコアＭは、マトリックス状に配置された複数の揮発性のメモリセルＭＣ（ダイナミックメモリセル）と、メモリセルＭＣに接続された複数のワード線ＷＬおよび複数のビット線ＢＬと、ビット線ＢＬに接続された複数のセンスアンプＳＡとを有している。メモリセルＭＣは、一般のＤＲＡＭのメモリセルと同じであり、データを電荷として保持するためのキャパシタと、このキャパシタとビット線ＢＬとの間に配置された転送トランジスタとを有している。転送トランジスタのゲートは、ワード線ＷＬに接続されている。ワード線ＷＬの選択により、読み出し動作、書き込み動作およびリフレッシュ動作のいずれかが実行される。メモリコア２８は、読み出し動作、書き込み動作およびリフレッシュ動作のいずれかを実行した後、ビット線ＢＬを所定の電圧にリセットするプリチャージ動作を実行する。プリチャージ動作は外部コマンドを受けることなく自動的に実行される。
【００３６】
図３は、擬似ＳＲＡＭの動作の概要を示している。
図１に示したリフレッシュブロックカウンタ２２が出力するリフレッシュブロック信号ＲＥＦＢＬＫに対応するメモリブロックは（この例ではＢＬＫ２）、書き込み動作及びリフレッシュ動作を実行するリフレッシュブロックとして動作する。リフレッシュブロックを除くメモリブロック（この例ではＢＬＫ０−１）は、読み出しコマンドが供給される毎に、書き込み動作および読み出し動作を実行する読み出しブロックとして交互に動作する。
【００３７】
書き込み動作において、書き込みコマンドとともに供給される書き込みデータは、全てのメモリブロックＢＬＫ０−２に書き込まれる。同じデータを全てのメモリブロックＢＬＫ０−２に書き込むことで、読み出し動作は、常にメモリブロックＢＬＫ０−２のどれかを使用して実行可能になる。
読み出し動作において、メモリブロックＢＬＫ０−１は、読み出しコマンドに応答して交互に読み出しブロックとして動作し、読み出しデータを出力する。メモリブロックＢＬＫ０−１を重複して動作させることで、読み出しコマンドの供給間隔（タイミング仕様）であるランダムリードサイクルタイムｔＲＣ（ＥＸＴ）を短縮できる。この結果、読み出しデータのデータ転送レートを向上できる。
【００３８】
図４は、第１の実施形態の動作を示している。図中、網掛けのメモリブロックＢＬＫは、リフレッシュブロックであることを示している。
この擬似ＳＲＡＭでは、書き込みコマンドＷＲの供給間隔である外部書き込みサイクルｔＷＣ（ＥＸＴ）（＝ランダムライトサイクルタイム）は、３クロックサイクルに設定され、メモリブロックＢＬＫの書き込み動作時間である内部書き込みサイクルｔＷＣ（ＩＮＴ）は、２クロックサイクルで動作するように設計されている。読み出しコマンドＲＤの供給間隔である外部読み出しサイクルｔＲＣ（ＥＸＴ）は、１クロックサイクルに設定され、メモリブロックＢＬＫの読み出し動作時間である内部読み出しサイクルｔＲＣ（ＩＮＴ）は、２クロックサイクルで動作するように設計されている。また、リフレッシュ動作に必要なメモリブロックＢＬＫの動作時間は、読み出し動作と同じ２クロックサイクルになるように設計されている。
【００３９】
まず、１番目のクロック信号ＣＬＫに同期して書き込みコマンドＷＲ０が供給され、図１に示したコマンドラッチ／デコーダ１２は、書き込み信号ＷＲＰを出力する（図４（ａ））。２番目のクロック信号ＣＬＫの立ち上がりエッジおよび立ち下がりエッジにそれぞれ同期して書き込みデータ（図中の黒塗りのデータ）が供給される（図４（ｂ））。直列の書き込みデータは、直列並列変換回路３２により並列データに変換される。メモリブロックＢＬＫ０−２は、いずれもアイドル状態にある。このため、メモリブロックＢＬＫ０−２は、書き込みコマンドＷＲの供給から１クロック後に書き込み動作ＷＲ０を開始する（図４（ｃ））。
【００４０】
書き込み動作を書き込みコマンドＷＲの供給から１クロック後に開始することで、データの受信および読み出し動作の直後に書き込みコマンドＷＲが供給されたときの動作が制御しやすくなる。このため、回路のタイミング余裕を向上でき、クロック周期を高くできる。この結果、データ転送レートを向上できる。
書き込み動作ＷＲ０中に、リフレッシュタイマ１６は、リフレッシュ要求信号ＲＲＥＱを出力する（図４（ｄ））。リフレッシュ発生回路１８が、リフレッシュ要求信号ＲＲＥＱに応答して、クロック信号ＣＬＫの立ち下がりエッジに同期してリフレッシュ信号ＳＲＦＰを出力する（図４（ｅ））。リフレッシュブロックとして動作しているメモリブロックＢＬＫ２のステート制御回路４６は、リフレッシュ信号ＳＲＦＰをラッチし、裁定回路４２からの許可を受けるまでリフレッシュ信号ＳＲＦＰを保持する。なお、リフレッシュブロックでないメモリブロックＢＬＫ０−１のステート制御回路４６は、リフレッシュ信号ＳＲＦＰを受信しない。
【００４１】
図２に示した裁定回路４２は、書き込み動作ＷＲ０の完了に合わせてアドレスレジスタ４４およびステート制御回路４６にリフレッシュ動作を許可するための制御信号を出力する。アドレスレジスタ４４は、リフレッシュアドレス信号ＲＥＦＡＤＲを内部アドレス信号ＩＡＤＲとして出力する。メモリブロックＢＬＫ２のステート制御回路４６は、裁定回路４２からの制御信号を受けてタイミング信号生成回路４８にリフレッシュ動作を実行させるための制御信号を出力する。そして、メモリブロックＢＬＫ２は、書き込み動作ＷＲ０に引き続いてリフレッシュ動作ＲＥＦを実行する（図４（ｆ））。
【００４２】
次に、４番目のクロック信号ＣＬＫに同期して書き込みコマンドＷＲ１が供給され、書き込み信号ＷＲＰが出力される（図４（ｇ））。メモリブロックＢＬＫ０−１は、アイドル状態にあるため、書き込みコマンドＷＲ１の供給から１クロック後に書き込み動作ＷＲ１を開始する（図４（ｈ））。メモリブロックＢＬＫ２は、リフレッシュ動作ＲＥＦを実行している。このため、メモリブロックＢＬＫ２のステート制御回路４６は、書き込み信号ＷＲＰをラッチし、裁定回路４２からの許可を受けるまで書き込み信号ＷＲＰを保持する。そして、メモリブロックＢＬＫ２は、リフレッシュ動作の完了後、書き込み動作ＷＲ１を実行する（図４（ｉ））。
【００４３】
このように、本発明では、リフレッシュ動作ＲＥＦは、擬似ＳＲＡＭの外部から認識されることなく書き込み動作の間に実行される。書き込みコマンドＷＲが連続して供給される場合、リフレッシュ動作ＲＥＦを実行するメモリブロックＢＬＫの書き込み動作は、一時的に遅れる。しかし、外部書き込みサイクルｔＷＣ（ＥＸＴ）は、内部書き込みサイクルｔＷＣ（ＩＮＴ）より１クロックサイクル長いため、書き込み動作の遅れは取り戻される。換言すれば、この実施形態では、２回の外部書き込みサイクルｔＷＣ（ＥＸＴ）の期間（６クロックサイクル）に、２回の書き込み動作と１回のリフレッシュ動作を実行することで、外部に対してリフレッシュ動作を隠すことを可能にしている。
【００４４】
次に、７番目のクロック信号ＣＬＫに同期して書き込みコマンドＷＲ２が供給される。メモリブロックＢＬＫ０−２は、アイドル状態にあるため、書き込みコマンドＷＲ２の供給から１クロック後に書き込み動作ＷＲ２を開始する（図４（ｊ））。
リフレッシュ動作ＲＥＦの完了から所定時間後にリフレッシュ終了信号ＲＥＦＥＮＤが出力される（図４（ｋ））。タイミング信号生成回路４８は、リフレッシュ動作ＲＥＦによる書き込み動作（この例では、メモリブロックＢＬＫ２のＷＲ１、ＷＲ２）の遅れが取り戻された後に、リフレッシュ終了信号ＲＥＦＥＮＤを出力する。
【００４５】
リフレッシュブロックカウンタ２２は、リフレッシュ終了信号ＲＥＦＥＮＤに応答してリフレッシュブロック信号ＲＥＦＢＬＫの論理値を更新する。すなわち、リフレッシュブロック信号ＲＥＦＢＬＫの論理値は、”２”から”０”になる（図４（ｌ））。そして、リフレッシュブロック信号ＲＥＦＢＬＫの論理値が変化した次のクロック信号ＣＬＫの立ち上がりエッジに同期して、メモリブロックＢＬＫ０は、リフレッシュブロックになる。このため、次にリフレッシュ要求信号ＲＲＥＱが発生したとき、メモリブロックＢＬＫ０のリフレッシュ動作が実行される。リフレッシュ動作ＲＥＦの完了後にリフレッシュブロックを変更することで、次のリフレッシュ動作が実行されるメモリブロックＢＬＫに対して読み出し動作が実行されることが防止される。
【００４６】
ブロックデコーダ２６は、リフレッシュブロック信号ＲＥＦＢＬＫが読み出しブロック信号ＲＤＢＬＫに一致したため、カウント信号ＣＮＴを出力する（図４（ｍ））。読み出しブロックカウンタ２４は、カウント信号ＣＮＴに同期してカウンタを”−１”更新し、読み出しカウント信号ＲＤＣとして出力する。ブロックデコーダ２６は、読み出しカウント信号ＲＤＣを読み出しブロック信号ＲＤＢＬＫとして出力する（図４（ｎ））。読み出し制御部３００の動作により、リフレッシュ動作を実行するリフレッシュブロックと、読み出し動作を実行する読み出しブロックとが、一致することが防止される。
【００４７】
次に、１０番目のクロック信号ＣＬＫに同期して読み出しコマンドＲＤ０が供給され、読み出し信号ＲＤＰが出力される（図４（ｏ））。読み出しブロックとして動作しているメモリブロックＢＬＫ２のステート制御回路４６は、読み出し信号ＲＤＰに応答して読み出し動作を実行するための制御信号をタイミング信号生成回路４８に出力する。そして、メモリブロックＢＬＫ２は、書き込み動作ＷＲ２に引き続いて読み出し動作ＲＤ０を実行する（図４（ｐ））。本実施形態では、読み出しコマンドＲＤを、書き込みコマンドＷＲ後から３クロックサイクル後に供給するタイミング仕様にしているため、メモリブロックＢＬＫは、読み出しコマンドＲＤを受けたときに常にスタンバイ状態（アイドル状態）になっている。このため、読み出し動作を常に読み出しコマンドＲＤに同期して実行できる。
【００４８】
なお、読み出しブロックでないメモリブロックＢＬＫ０−１のステート制御回路４６は、読み出し信号ＲＤＰを受信しない。ブロックデコーダ２６は、読み出し信号ＲＤＰに同期してカウント信号ＣＮＴを出力する（図４（ｑ））。そして、読み出しブロック信号ＲＤＢＬＫが”２”から”１”に変化する（図４（ｒ））。
読み出しコマンドＲＤ０から１クロック後である１０番目のクロック信号ＣＬＫに同期して読み出しコマンドＲＤ１が供給され、読み出し信号ＲＤＰが出力される（図４（ｓ））。読み出し信号ＲＤＰの出力時に、読み出しブロック信号ＲＤＢＬＫは、”１”を示している。このため、メモリブロックＢＬＫ１が読み出しブロックとして動作し、読み出し動作ＲＤ１を実行する（図４（ｔ））。
【００４９】
このように、全てのメモリブロックＢＬＫ０−２に同じデータを書き込み、リフレッシュバンクを除く２つのメモリブロックＢＬＫ１−２を使用して交互に読み出し動作（インタリーブ読み出し動作）を実行することで、外部読み出しサイクルｔＲＣ（ＥＸＴ）は、内部読み出しコマンドｔＲＣ（ＩＮＴ）の２分の１になる。この結果、読み出し動作時のデータ転送レートを向上できる。リフレッシュ要求が発生したときには、読み出し動作を実行しないリフレッシュバンクでリフレッシュ動作を実行する。このため、リフレッシュ動作が読み出し動作に影響することを防止できる。すなわち、リフレッシュ動作が、アクセス時間に影響することはない。
【００５０】
読み出し信号ＲＤＰに同期してカウント信号ＣＮＴが出力され（図４（ｕ））、読み出しブロック信号ＲＤＢＬＫは、”１”から”０”に変化する（図４（ｖ））。さらに、読み出しブロック信号ＲＤＢＬＫがリフレッシュブロック信号ＲＥＦＢＬＫに一致するため、カウント信号ＣＮＴが再び出力され（図４（ｗ））、読み出しブロック信号ＲＤＢＬＫは、”０”から”２”に変化する（図４（ｘ））。
【００５１】
この後、１２番目のクロック信号ＣＬＫに同期して読み出しコマンドＲＤ２が供給され、読み出しブロック信号ＲＤＢＬＫが示すメモリブロックＢＬＫ２によって、読み出し動作ＲＤ２が実行される（図４（ｙ））。なお、読み出しデータは、読み出しコマンドＲＤの供給から２クロック後のクロック信号ＣＬＫの立ち上がりエッジおよび立ち下がりエッジに同期して順次出力される（読み出しレイテンシ＝２）。
【００５２】
図５は、第１の実施形態の動作の別の一例を示している。この例では、読み出しコマンドＲＤが８回連続して供給された後に、書き込みコマンドＷＲ０が供給される。図４と同じ動作については、詳細な説明を省略する。
まず、１番目から９番目のクロック信号ＣＬＫに同期して読み出しコマンドＲＤ０−８が順次供給される。タイミング図の始まりにおいてリフレッシュブロックは、メモリブロックＢＬＫ０であるため、読み出し動作ＲＤ０−６は、メモリブロックＢＬＫ１−２を使用して順次実行される。
【００５３】
１番目のクロック信号ＣＬＫの立ち下がりエッジに同期してリフレッシュ信号ＳＲＦＰが出力され、メモリブロックＢＬＫ０のリフレッシュ動作ＲＥＦが実行される。読み出しブロック信号ＲＤＢＬＫは、読み出し信号ＲＤＰが出力されたとき、および読み出しブロック信号ＲＤＢＬＫとリフレッシュブロック信号ＲＥＦＢＬＫとが一致したときに更新される。
【００５４】
７番目のクロック信号ＣＬＫに同期してリフレッシュ終了信号ＲＥＦＥＮＤが出力され、リフレッシュブロック信号ＲＥＦＢＬＫが更新され、リフレッシュブロックは、メモリブロックＢＬＫ０からＢＬＫ１に代わる。このため、読み出しコマンドＲＤ７−８に対応する読み出し動作ＲＤ７−８は、メモリブロックＢＬＫ０、２を使用してそれぞれ実行される。
【００５５】
次に、１１番目のクロック信号ＣＬＫに同期して書き込みコマンドＷＲ０が供給される。このとき、メモリブロックＢＬＫ０−２は、アイドル状態であるため、書き込みコマンドＷＲの供給から１クロック後に書き込み動作ＷＲ０を開始する。
以上、本実施形態では、リフレッシュブロックカウンタ２２により生成されるリフレッシュブロック信号ＲＥＦＢＬＫと、読み出しブロックカウンタ２４により生成される読み出しブロック信号ＲＤＢＬＫとにより、リフレッシュ動作を実行するリフレッシュブロックおよび読み出し動作を実行する読み出しブロックを選択した。このため、リフレッシュ動作に妨げられることなく読み出し動作を実行できる。また、読み出し動作を実行可能な読み出しブロックを読み出しコマンドＲＤに同期して順次切り替えることで、複数のメモリブロックが、異なるタイミングで読み出し動作を重複して実行可能にした。このため、外部読み出しサイクルｔＲＣ（ＥＸＴ）を内部読み出しサイクルｔＲＣ（ＩＮＴ）より短くでき、読み出し動作時のデータ転送レートを向上できる。特に、リフレッシュ動作を実行するためのリフレッシュ要求を内部で発生する擬似ＳＲＡＭにおいて、読み出し動作を高速に実行できる。
【００５６】
コマンドに応答して動作するリフレッシュブロックカウンタ２２および読み出しブロックカウンタ２４を利用することでリフレッシュブロックおよび読み出しブロックを選択したので、簡易な回路でリフレッシュ動作および読み出し動作を実行するメモリブロックＢＬＫを選択できる。
メモリブロックＢＬＫの数を、内部読み出しサイクルｔＲＣ（ＩＮＴ）の間に供給可能な２つの読み出しコマンドの数より１多く形成した。このため、読み出しコマンドＲＤが連続して供給された場合にも、スタンバイ状態のメモリブロックを使用してリフレッシュ動作を、読み出し動作に影響することなく実行できる。したがって、読み出し動作時のデータ転送レートを向上できる。
【００５７】
書き込みコマンドＷＲに応答して全てのメモリブロックＢＬＫに同じデータを書き込んだので、読み出しコマンドＲＤに応答する読み出し動作は、どのメモリブロックＢＬＫでも実行可能になる。読み出しコマンドＲＤに応答して迅速に読み出し動作を開始できるため、読み出し動作時のデータ転送レートを向上できる。
書き込みコマンドとリフレッシュコマンドとが競合したときに、優先順を決める裁定回路４２を形成したので、メモリブロックＢＬＫの誤動作を防止できる。裁定回路４２は、書き込み信号ＷＲＰをクロック信号ＣＬＫの立ち上がりエッジに同期して受信し、リフレッシュ信号ＳＲＦＰをクロック信号ＣＬＫの立ち下がりエッジに同期して受信した。外部からの書き込みコマンドと、内部で発生するリフレッシュコマンドとが、必ず半クロック以上ずれて受信されるため、コマンドの優先順を判定する制御を容易にできる。
【００５８】
リフレッシュ動作ＲＥＦを実行中に書き込みコマンドＷＲを受けたとき、リフレッシュブロックについてリフレッシュ動作ＲＥＦの完了後に書き込み動作ＷＲを開始させ、リフレッシュブロックを除くメモリブロックＢＬＫについて書き込みコマンドＷＲに同期して書き込み動作ＷＲを開始させた。アイドル状態のメモリブロックＢＬＫについて書き込みコマンドＷＲに同期して書き込み動作を実行することで、その後に供給されるコマンドに応答するメモリ動作を早く開始できる。特に、読み出しコマンドＲＤに応答する読み出し動作ＲＤを早く開始することで、読み出し動作時のデータ転送レートを向上できる。
【００５９】
外部読み出しサイクルｔＲＣ（ＥＸＴ）を、外部書き込みサイクルｔＷＣ（ＥＸＴ）より短く設定したので、外部読み出しサイクルｔＲＣ（ＥＸＴ）を、読み出し動作時に動作する回路に合わせて最適に設定でき、読み出し動作時のデータ転送レートを向上できる。外部書き込みサイクルｔＷＣ（ＥＸＴ）を、内部書き込みサイクルｔＷＣ（ＩＮＴ）より長く設定したので、リフレッシュ要求信号ＲＲＥＱが発生したときに、書き込み動作ＷＲの間にリフレッシュ動作ＲＥＦを実行することができる。この結果、リフレッシュ動作を外部で認識することなく実行できる。
【００６０】
図６は、本発明の半導体メモリの第２の実施形態を示している。第１の実施形態で説明した回路・信号と同一の回路・信号については、同一の符号を付し、これ等については、詳細な説明を省略する。
この実施形態の擬似ＳＲＡＭは、データバス使用効率を向上するために、書き込みコマンドに対応して供給される書き込みデータを次の書き込みコマンドの供給時にメモリセルに書き込む“ディレイドライト”または“レイトライト”と称する機能を有している。
【００６１】
ディレイドライト機能を実現するために、擬似ＳＲＡＭには、第１の実施形態のデータ入出力部５００の代わりにデータ入出力部５００Ａが形成されている。データ入出力部５００Ａを除く回路の構成は、第１の実施形態と同じである。
データ入出力部５００Ａは、直列並列変換回路３２から出力される書き込みデータをデータラッチ５０を介して書き込みデータバス線ＷＤＢに伝達する。データラッチ５０は、書き込みコマンドに対応して供給された書き込みデータを一時保持し、次の書き込みコマンドの供給に応答して書き込みデータバス線ＷＤＢに出力する。
【００６２】
図７は、第２の実施形態の動作を示している。読み出しコマンドＲＤ０−８に対応する動作は第１の実施形態（図５）と同じため、説明を省略する。
擬似ＳＲＡＭは、ディレイドライト機能を搭載したことにより、読み出しコマンドＲＤ８を受けた直後のクロックサイクルに、書き込みコマンドＷＲ０を受信できる。書き込みコマンドＷＲ０に対応する書き込みデータ（図中の黒塗りのデータ）は、書き込み動作ＷＲ０が開始された後、１２番目のクロック信号ＣＬＫの立ち上がりエッジおよび立ち下がりエッジに同期して順次供給される（ライトレイテンシ＝２）。
【００６３】
書き込み動作ＷＲ０では、図６に示したデータラッチ５０に保持されている前回の書き込みコマンド（図示せず）に対応して供給された書き込みデータが書き込まれる（ディレイドライト動作）。１２番目のクロック信号ＣＬＫに同期して供給された書き込みデータは、データラッチに一時保持され、次の書き込みコマンドに対応する書き込み動作によって書き込まれる。
【００６４】
この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、擬似ＳＲＡＭにディレイドライト機能を搭載したので、読み出しコマンドの供給後にすぐに書き込みコマンドを供給でき、データのバス占有率を向上できる。
図８は、本発明の半導体メモリの第３の実施形態におけるメモリブロックの詳細を示している。第１の実施形態で説明した回路・信号と同一の回路・信号については、同一の符号を付し、これ等については、詳細な説明を省略する。
【００６５】
この実施形態の擬似ＳＲＡＭは、メモリブロックＢＬＫ０−２のステート制御部４０Ａが第１の実施形態のメモリブロックＢＬＫ０−２のステート制御回路４０と相違している。その他の構成は、第１の実施形態（図１）と同じである。また、この実施形態では、外部書き込みサイクルｔＷＣ（ＥＸＴ）は、３クロックサイクルに設定され、内部書き込みサイクルｔＷＣ（ＩＮＴ）は、２．５クロックサイクルで動作するように設計されている。また、外部読み出しサイクルｔＲＣ（ＥＸＴ）（＝ランダムリードサイクルタイム）は、１クロックサイクルに設定され、内部読み出しサイクルｔＲＣ（ＩＮＴ）は、２クロックサイクルで動作するように設計されている。リフレッシュサイクルは、２クロックサイクルで動作するように設計されている。
【００６６】
一般に、書き込み動作において、メモリセルＭＣに保持されているデータと反対のデータを書き込む場合、メモリセルＭＣから読み出されるデータを反転する必要がある。このため、書き込み動作は、読み出し動作に比べ時間がかかる。本実施形態では、書き込み動作は、読み出し動作に比べ０．５クロックの余裕があるため、書き込み動作時に動作する回路のタイミング設計が容易になる。
【００６７】
ステート制御部４０Ａは、書き込みコマンドに応答して生成される書き込み信号ＷＲＰと読み出しコマンドに応答して生成される読み出し信号ＲＤＰとの優先順を決める裁定回路５２を有している。裁定回路５２は、書き込み信号ＷＲＰと読み出し信号ＲＤＰのどちらを優先させるかを決め、その結果をステート制御回路４６Ａに出力する。
【００６８】
読み出しブロックとして動作しているメモリブロックＢＬＫのステート制御回路４６Ａは、書き込み信号ＷＲＰをラッチし、裁定回路５２からの許可を受けるまで書き込み信号ＷＲＰを保持する。すなわち、読み出し動作が実行中で、書き込み動作が実行できないとき、読み出し動作が完了するまで、書き込み信号ＷＲＰは保持される。ステート制御回路４６Ａのその他の動作は、第１の実施形態のステート制御回路４６と同じである。
【００６９】
タイミング信号生成回路４８Ａは、ステート制御回路４６からの制御信号に応じて、読み出し動作、書き込み動作およびリフレッシュ動作のいずれかを実行するためのタイミング信号ＴＭＧ２をメモリ部ＤＱＡ、ＤＱＢ、ＤＱＣ、ＤＱＤに出力する。タイミング信号ＴＭＧ２は、内部書き込みサイクルｔＷＣ（ＩＮＴ）、内部読み出しサイクルｔＲＣ（ＩＮＴ）およびリフレッシュサイクルが、それぞれ２．５クロックサイクル、２クロックサイクルおよび２クロックサイクルになるように出力される。
【００７０】
また、内部書き込みサイクルｔＷＣ（ＩＮＴ）が２．５クロックサイクルの場合、書き込み動作の開始タイミングは、クロック信号ＣＬＫの立ち上がりエッジおよび立ち下がりエッジのどちらにも同期できなくてはならない。このため、タイミング信号生成回路４８Ａは、書き込み動作に必要なタイミング信号ＴＭＧ２を、クロック信号ＣＬＫの立ち上がりエッジまたは立ち下がりエッジに同期して出力する。
【００７１】
図９は、第３の実施形態の動作を示している。
この実施形態では、内部書き込みサイクルｔＷＣ（ＩＮＴ）が２．５クロックサイクルであるため、書き込み動作は、書き込みコマンドＷＲの供給から０．５クロック後に開始される。また、内部書き込みサイクルｔＷＣ（ＩＮＴ）が、第１の実施形態より０．５クロック長いため、リフレッシュ動作ＲＥＦを実行するメモリブロックＢＬＫにおいて、書き込み動作の遅れを取り戻すのに時間がかかる。読み出し動作は、第１の実施形態と同様、読み出しコマンドＲＤに同期して実行される。
【００７２】
また、読み出しコマンドＲＤ３の直後に書き込みコマンドＷＲ３が供給されたとき、読み出しブロックであるメモリブロックＢＬＫ２の書き込み動作ＷＲ３は、読み出し動作ＲＤ３の完了後（裁定回路５２からの許可を受けた後）に実行される。書き込み動作ＷＲ３が実行されるまで、書き込みコマンドＷＲ３に対応する書き込み信号ＷＲＰは、ステート制御回路４６Ａに一時保持される。
【００７３】
この実施形態においても、上述した第１および第２の実施形態と同様の効果を得ることができる。さらに、この実施形態では、内部書き込みサイクルｔＷＣ（ＩＮＴ）を、内部読み出しサイクルｔＲＣ（ＩＮＴ）より０．５クロックサイクル長い２．５クロックサイクルに設定した。このため、読み出し動作に比べ時間がかかる書き込み動作を余裕を持って実行できる。この結果、書き込み動作時に動作する回路のタイミング設計が容易になる。
【００７４】
なお、上述した実施形態では、３つのメモリブロックＢＬＫ０−２の１つをリフレッシュブロックとして動作させ、残りの２つのメモリブロックで読み出し動作を交互に重複して実行した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、４つのメモリブロックＢＬＫの１つをリフレッシュブロックとして動作させ、残りの３つのメモリブロックＢＬＫで読み出し動作を交互に重複して実行してもよい。この場合、３つのメモリブロックＢＬＫをインタリーブ動作させることで、外部読み出しサイクルｔＲＣ（ＥＸＴ）を、内部読み出しサイクルｔＲＣ（ＩＮＴ）の３分の１にすることが可能になる。
【００７５】
上述した第３の実施形態では、リフレッシュサイクルと内部読み出しサイクルｔＲＣ（ＩＮＴ）をともに２クロックサイクルに設定した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、リフレッシュサイクルを１．５クロックサイクルに設定し、内部読み出しサイクルｔＲＣ（ＩＮＴ）を２クロックサイクルに設定してもよい。
【００７６】
以上の実施形態において説明した発明を整理して、付記として開示する。
（付記１）　メモリセルを有し、同じデータを書き込むために互いに同じアドレス空間が割り当てられており、独立に動作する複数のメモリブロックと、
前記メモリセルをリフレッシュするためのリフレッシュコマンドを発生するリフレッシュ発生回路と、
前記メモリブロックの１つを、前記リフレッシュコマンドに応答してリフレッシュ動作を実行するリフレッシュブロックとして選択するリフレッシュ制御部と、
前記リフレッシュブロックを除く前記メモリブロックのうち１つを、読み出しコマンドに応答して読み出し動作を実行する読み出しブロックとして選択するとともに、前記読み出しブロックが読み出し動作を実行中に、新たな読み出しコマンドが供給されたとき、前記新たな読み出しコマンドに応答して前記リフレッシュブロックを除くアイドル中の前記メモリブロックの１つを読み出しブロックとして選択する読み出し制御部とを備えていることを特徴とする半導体メモリ。
【００７７】
（付記２）　付記１記載の半導体メモリにおいて、
前記リフレッシュ制御部は、前記リフレッシュコマンドに応答してカウント動作し、前記リフレッシュブロックを示すリフレッシュブロック信号を出力するリフレッシュブロックカウンタを備え、
前記読み出し制御部は、前記読み出しコマンドに応答してカウント動作し、前記読み出しブロックを示す読み出しブロック信号を出力する読み出しブロックカウンタを備え、
前記メモリブロックのうち前記リフレッシュブロック信号を受けた前記メモリブロックの１つは、前記リフレッシュブロックとして前記リフレッシュコマンドに応答してリフレッシュ動作を開始し、
前記メモリブロックのうち前記読み出しブロック信号を受けた前記メモリブロックの１つは、前記読み出しブロックとして前記読み出しコマンドに応答して読み出し動作を開始することを特徴とする半導体メモリ。
【００７８】
（付記３）　付記２記載の半導体メモリにおいて、
前記読み出しブロックカウンタは、カウント動作により前記読み出しブロック信号が前記リフレッシュブロック信号と一致したとき、両ブロック信号を相違させるためにカウンタを更新することを特徴とする半導体メモリ。
（付記４）　付記３記載の半導体メモリにおいて、
前記読み出しブロックカウンタと前記リフレッシュブロックカウンタの更新方向は、互いに反対であることを特徴とする半導体メモリ。
【００７９】
（付記５）　付記１記載の半導体メモリにおいて、
前記メモリブロックの数は、前記メモリブロックが１回の読み出し動作を実行するために必要な内部読み出しサイクルの間に供給可能な前記読み出しコマンドの数より１多いことを特徴とする半導体メモリ。
（付記６）　付記１記載の半導体メモリにおいて、
リフレッシュする前記メモリセルを示すリフレッシュアドレスを生成するリフレッシュアドレスカウンタを備えていることを特徴とする半導体メモリ。
【００８０】
（付記７）　付記１記載の半導体メモリにおいて、
書き込みコマンドに応答して全ての前記メモリブロックに同じデータを書き込むために書き込み動作を実行させる書き込み制御回路を備えていることを特徴とする半導体メモリ。
（付記８）　付記７記載の半導体メモリにおいて、
前記リフレッシュブロックについて前記書き込みコマンドと前記リフレッシュコマンドとが競合したときに、コマンドの受付順にこれ等コマンドに応じた動作を順次実行する裁定回路を備えていることを特徴とする半導体メモリ。
【００８１】
（付記９）　付記８記載の半導体メモリにおいて、
内部回路の動作を同期させるためのクロック信号を受信するクロック端子を備え、
前記裁定回路は、前記クロック信号の立ち下がりエッジまたは立ち下がりエッジの一方に同期して前記書き込みコマンドを受信し、前記クロック信号の立ち下がりエッジまたは立ち下がりエッジの他方に同期して前記リフレッシュコマンドを受信することを特徴とする半導体メモリ。
【００８２】
（付記１０）　付記７記載の半導体メモリにおいて、
書き込み制御回路は、リフレッシュ動作を実行中に前記書き込みコマンドを受けたとき、前記リフレッシュブロックについてリフレッシュ動作の完了後に書き込み動作を開始させ、前記リフレッシュブロックを除く前記メモリブロックについて前記書き込みコマンドに同期して前記書き込み動作を開始させることを特徴とする半導体メモリ。
【００８３】
（付記１１）　付記１０記載の半導体メモリにおいて、
前記リフレッシュブロックの書き込み動作中に供給される前記読み出しコマンドに応答する前記読み出し動作は、前記リフレッシュブロックを除く前記メモリブロックの１つにより実行されることを特徴とする半導体メモリ。
（付記１２）　付記７記載の半導体メモリにおいて、
内部回路の動作を同期させるためのクロック信号を受信するクロック端子を備え、
前記書き込み制御回路は、前記書き込みコマンドを受けてから１クロック後に前記メモリブロックに書き込み動作を開始させることを特徴とする半導体メモリ。
【００８４】
（付記１３）　付記７記載の半導体メモリにおいて、
内部回路の動作を同期させるためのクロック信号を受信するクロック端子と、
前記読み出しコマンドおよび前記書き込みコマンドを前記クロック信号の立ち下がりエッジまたは立ち下がりエッジの一方に同期して受信するコマンド受信回路とを備え、
前記リフレッシュ発生回路は、前記クロック信号の立ち下がりエッジまたは立ち下がりエッジの他方に同期して前記リフレッシュコマンドを出力することを特徴とする半導体メモリ。
【００８５】
（付記１４）　付記７記載の半導体メモリにおいて、
前記読み出しコマンドの最小供給間隔である外部読み出しサイクルは、前記書き込みコマンドの最小供給間隔である外部書き込みサイクルより短く設定されていることを特徴とする半導体メモリ。
（付記１５）　付記７記載の半導体メモリにおいて、
前記書き込みコマンドの最小供給間隔である外部書き込みサイクルは、前記メモリブロックの実際の書き込み動作時間である内部書き込みサイクルより長く設定されていることを特徴とする半導体メモリ。
【００８６】
（付記１６）　付記１５記載の半導体メモリにおいて、
連続するｎ回の前記外部書き込みサイクルの間に、ｎ回の前記書き込み動作と１回の前記リフレッシュ動作が実行可能であることを特徴とする半導体メモリ。（付記１７）　付記７記載の半導体メモリにおいて、
前記メモリブロックの実際の読み出し動作時間である内部読み出しサイクル、前記メモリブロックの実際の書き込み動作時間である内部書き込みサイクル、および前記メモリブロックの実際のリフレッシュ動作時間であるリフレッシュサイクルのいずれかは、他と異なることを特徴とする半導体メモリ。
【００８７】
（付記１８）　付記７記載の半導体メモリにおいて、
前記メモリブロックの実際の読み出し動作時間である内部読み出しサイクル、前記メモリブロックの実際の書き込み動作時間である内部書き込みサイクル、および前記メモリブロックの実際のリフレッシュ動作時間であるリフレッシュサイクルは、互いに異なることを特徴とする半導体メモリ。
【００８８】
付記３の半導体メモリでは、読み出しブロックカウンタは、カウント動作により読み出しブロック信号がリフレッシュブロック信号と一致したとき、両ブロック信号を相違させるためにカウンタを更新する。このため、１つのメモリブロックが、読み出しブロックおよびリフレッシュブロックの両方になることを防止できる。この結果、読み出し動作がリフレッシュ動作により遅れることを防止できる。また、メモリブロックの誤動作を防止できる。
【００８９】
付記４の半導体メモリでは、読み出しブロックカウンタとリフレッシュブロックカウンタの更新方向は、互いに反対である。このため、カウンタ値の一方がカウンタ値の他方を後追いすることを防止でき、メモリブロックの誤動作を防止できる。
付記９の半導体メモリでは、裁定回路は、クロック信号の立ち下がりエッジまたは立ち下がりエッジの一方に同期して書き込みコマンドを受信し、クロック信号の立ち下がりエッジまたは立ち下がりエッジの他方に同期してリフレッシュコマンドを受信する。書き込みコマンドとリフレッシュコマンドとが、半クロック以上ずれて受信されるため、コマンドの優先順を判定する制御回路を簡易に形成できる。
【００９０】
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【００９１】
【発明の効果】
請求項１の半導体メモリでは、複数のメモリブロックは、異なるタイミングで読み出し動作を重複して実行できる。半導体メモリは、内部読み出しサイクルより短い間隔で、読み出しコマンドを受信できる。すなわち、外部からの読み出しコマンドに高速に応答できる。この結果、読み出し動作時のデータ転送レートを向上できる。特に、リフレッシュ動作を実行するためのリフレッシュ要求を内部で発生する半導体メモリにおいて、読み出し動作を高速に実行できる。また、読み出し動作が、リフレッシュ動作により妨げられることを防止できる。
【００９２】
請求項２の半導体メモリでは、コマンドに応答して動作するカウンタを利用してリフレッシュブロックおよび読み出しブロックを選択することで、簡易な回路でリフレッシュ動作および読み出し動作を実行するメモリブロックを選択できる。
請求項３の半導体メモリでは、リフレッシュ動作のために読み出し動作が遅れることが防止でき、読み出し動作時のデータ転送レートを向上できる。
【００９３】
請求項４の半導体メモリでは、読み出しコマンドに応答して迅速に読み出し動作を開始でき、読み出し動作時のデータ転送レートを向上できる。
請求項５の半導体メモリでは、書き込みコマンドとリフレッシュコマンドとが競合したときに、メモリブロックの誤動作を防止できる。
請求項６の半導体メモリでは、コマンドに応答するメモリ動作を早く開始できる。特に、読み出しコマンドに応答する読み出し動作を早く開始できるため、読み出し動作時のデータ転送レートを向上できる。
【００９４】
請求項７の半導体メモリでは、外部からの読み出しコマンドおよび書き込みコマンドと、内部で発生するリフレッシュコマンドとは、必ず半クロック以上ずれて内部回路に供給されるため、コマンド優先順を判定する制御を容易にできる。請求項８の半導体メモリでは、外部読み出しサイクルを、読み出し動作時に動作する回路に合わせて最適に設定でき、読み出し動作時のデータ転送レートを向上できる。
【００９５】
請求項９および請求項１０の半導体メモリでは、リフレッシュ動作を外部で認識することなく実行できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示すブロック図である。
【図２】図１に示したメモリブロックの詳細を示すブロック図である。
【図３】第１の実施形態の動作の概要を示す説明図である。
【図４】第１の実施形態の動作を示すタイミング図である。
【図５】第１の実施形態の動作の別の例を示すタイミング図である。
【図６】本発明の第２の実施形態を示すブロック図である。
【図７】第２の実施形態の動作を示すタイミング図である。
【図８】本発明の第３の実施形態におけるメモリブロックの詳細を示すブロック図である。
【図９】第３の実施形態の動作を示すタイミング図である。
【符号の説明】
１０　クロックバッファ
１２　コマンドラッチ／デコーダ
１４　アドレスラッチ
１６　リフレッシュタイマ
１８　リフレッシュ発生回路
２０　リフレッシュアドレスカウンタ
２２　リフレッシュブロックカウンタ
２４　読み出しブロックカウンタ
２６　ブロックデコーダ
２８　データレイテンシ制御回路
３０　ＤＬＬ回路
３２　直列並列変換回路
３４　並列直列変換回路
３６　アンプ
４０、４０Ａ　ステート制御部
４２　裁定回路
４４　アドレスレジスタ
４６、４６Ａ　ステート制御回路
４８、４８Ａ　タイミング信号生成回路
５０　データラッチ
５２　裁定回路
１００　入力制御部
２００　リフレッシュ制御部
３００　読み出し制御部
４００　データ制御部
５００、５００Ａ　データ入出力部
Ａ１９−１　　アドレス信号
ＡＤＲ１９−１　　内部アドレス信号
ＢＬＫ（ＢＬＫ０−２）　メモリブロック
ＢＹＴＥＡ、ＢＹＴＥＢ、ＢＹＴＥＣ、ＢＹＴＥＤ　　データグループ
ＣＬＫ、／ＣＬＫ　クロック信号
ＣＬＫ０　位相調整クロック信号
ＣＮＴ　　カウント信号
／ＣＳ　　チップセレクト信号
ＤＱＡ、ＤＱＢ、ＤＱＣ、ＤＱＤ　　メモリ部
ＤＱＡ１７−０、ＤＱＢ１７−０、ＤＱＣ１７−０、ＤＱＤ１７−０　　データ信号
ＩＡＤＲ　内部アドレス信号
ＩＣＬＫ　内部クロック信号
ＲＤＰ　　読み出し信号
ＲＤＢ　　読み出しデータバス線
ＲＤＣ　　読み出しカウント信号
ＲＤＢＬＫ　　読み出しブロック信号
ＲＥＦＡＤ　　リフレッシュアドレス信号
ＲＥＦＢＬＫ　リフレッシュブロック信号
ＲＥＦＥＮＤ　リフレッシュ終了信号
ＲＲＥＱ　リフレッシュ要求信号
ＲＷ　リードライト信号
ＳＲＦＰ　リフレッシュ信号
ＴＭＧ１、ＴＭＧ２　タイミング信号
ＷＤＢ　　書き込みデータバス線
ＷＲＰ　　書き込み信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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