(57)【要約】　　　（修正有）【課題】ボンディングワイヤのインダクタンスの不均一性を解消するとともに、半導体装置の小型化を可能にする。【解決手段】並列接続された複数の単位ＭＯＳＦＥＴからなるＭＯＳＦＥＴがＭＯＳＦＥＴ形成領域２に形成された半導体装置１の表面に、ＭＯＳＦＥＴのゲート電極に電気的に接続されたゲート電極用パッド３と、ドレイン電極に電気的に接続されたドレイン電極用パッド４とが、それぞれ一列に並んで配置されている。ゲート電極用パッド３の間隔は、ゲート電極用パッド３の電極列３ａの両端部から中央部に向かうにつれて徐々に狭くなっている。ドレイン電極用パッド４の間隔も、ドレイン電極用パッド４の電極列４ａの両端部から中央部に向かうにつれて徐々に狭くなっている。【選択図】　図１
2004039657.tif 000002
【特許請求の範囲】
【請求項１】
半導体増幅素子が形成され、表面に前記半導体増幅素子に電気的に接続された入力用の電極と出力用の電極とを有する半導体装置であって、入力用の電極からなる電極列または出力用の電極からなる電極列の中央部近傍での電極の間隔がその電極列の端部近傍での電極の間隔よりも狭いことを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記電極列の両端部から中央部に向かって前記電極の間隔が徐々に狭くなることを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置において、
前記電極には、ボンディングワイヤが接続されることを特徴とする半導体装置。
【請求項４】
請求項１記載の半導体装置において、
前記半導体増幅素子が、電界効果トランジスタまたはバイポーラトランジスタを含むことを特徴とする半導体装置。
【請求項５】
請求項１記載の半導体装置において、
前記半導体増幅素子が、並列に接続された複数の半導体増幅素子により構成されていることを特徴とする半導体装置。
【請求項６】
請求項１記載の半導体装置において、
前記半導体装置がおよそ４００ＭＨｚ以上の高周波で使用される半導体増幅装置であることを特徴とする半導体装置。
【請求項７】
半導体増幅素子が形成され、表面に前記半導体増幅素子に電気的に接続された入力用の電極と出力用の電極とを有する半導体チップと、
前記入力用の電極と前記半導体チップ外部の入力端子との間または前記出力用の電極と前記半導体チップ外部の出力端子との間を並列に接続する複数の配線と、
を有し、
前記複数の配線からなる配線列の中央部近傍での配線の間隔が配線列の端部近傍での配線の間隔よりも狭いことを特徴とする半導体装置。
【請求項８】
請求項７記載の半導体装置において、
前記配線列の両端部から中央部に向かって、前記配線の間隔が徐々に狭くなることを特徴とする半導体装置。
【請求項９】
請求項７記載の半導体装置において、
前記配線がボンディングワイヤであることを特徴とする半導体装置。
【請求項１０】
請求項７記載の半導体装置において、
前記半導体増幅素子が、電界効果トランジスタまたはバイポーラトランジスタを含むことを特徴とする半導体装置。
【請求項１１】
請求項７記載の半導体装置において、
前記半導体増幅素子が、並列に接続された複数の半導体増幅素子により構成されていることを特徴とする半導体装置。
【請求項１２】
請求項７記載の半導体装置において、
前記半導体装置がおよそ４００ＭＨｚ以上の高周波で使用される半導体増幅装置であることを特徴とする半導体装置。
【請求項１３】
半導体基板と、
前記半導体基板に形成され、それぞれ入力電極、出力電極および接地電極を有し、各入力電極および各出力電極がそれぞれ電気的に接続された複数の半導体増幅素子と、
を具備し、
前記複数の半導体増幅素子のうちの中央部近傍の半導体増幅素子の接地電極の長さが、前記複数の半導体増幅素子のうちの端部近傍の半導体増幅素子の接地電極の長さよりも短いことを特徴とする半導体装置。
【請求項１４】
請求項１３記載の半導体装置において、
各半導体増幅素子の接地電極の長さが、前記複数の半導体増幅素子のうちの両端部の半導体増幅素子から中央部の半導体増幅素子に向かって徐々に短くなることを特徴とする半導体装置。
【請求項１５】
請求項１３記載の半導体装置において、
前記半導体増幅素子が、電界効果トランジスタであることを特徴とする半導体装置。
【請求項１６】
請求項１３記載の半導体装置において、
前記半導体装置が、およそ４００ＭＨｚ以上の高周波で使用される半導体増幅装置であることを特徴とする半導体装置。
【請求項１７】
半導体基板と、
前記半導体基板に形成され、それぞれゲート電極、ソース電極およびドレイン電極を有する電界効果トランジスタからなり、各ゲート電極および各ドレイン電極がそれぞれ電気的に接続された複数の半導体増幅素子と、
を具備し、
前記複数の半導体増幅素子のうちの中央部近傍の半導体増幅素子のソース電極の長さが、前記複数の半導体増幅素子のうちの端部近傍の半導体増幅素子のソース電極の長さよりも短いことを特徴とする半導体装置。
【請求項１８】
請求項１７記載の半導体装置において、
各半導体増幅素子のソース電極の長さが、前記複数の半導体増幅素子のうちの両端部の半導体増幅素子から中央部の半導体増幅素子に向かって徐々に短くなることを特徴とする半導体装置。
【請求項１９】
請求項１７記載の半導体装置において、
前記半導体装置が、およそ４００ＭＨｚ以上の高周波で使用される半導体増幅装置であることを特徴とする半導体装置。
【請求項２０】
半導体基板と、
前記半導体基板に形成され、それぞれ入力電極、出力電極および接地電極を有し、各入力電極および各出力電極がそれぞれ電気的に接続された複数の半導体増幅素子と、
を具備し、
前記複数の半導体増幅素子のうちの中央部近傍の半導体増幅素子の接地電極の幅または接地電極に接続する前記半導体基板に形成された不純物拡散層の幅が、前記複数の半導体増幅素子のうちの端部近傍の半導体増幅素子の接地電極の幅または接地電極に接続する前記半導体基板に形成された不純物拡散層の幅よりも広いことを特徴とする半導体装置。
【請求項２１】
請求項２０記載の半導体装置において、
各半導体増幅素子の接地電極の幅または接地電極に接続する前記半導体基板に形成された不純物拡散層の幅が、前記複数の半導体増幅素子のうちの両端部の半導体増幅素子から中央部の半導体増幅素子に向かって徐々に広くなることを特徴とする半導体装置。
【請求項２２】
請求項２０記載の半導体装置において、
前記半導体増幅素子が、電界効果トランジスタであることを特徴とする半導体装置。
【請求項２３】
請求項２０記載の半導体装置において、
前記接地電極に接続する前記半導体基板に形成された不純物拡散層は、前記接地電極と前記半導体基板の前記複数の半導体素子が形成された面と反対側の面に形成された導体層とを電気的に接続するために前記半導体基板に形成された不純物拡散層であることを特徴とする半導体装置。
【請求項２４】
請求項２０記載の半導体装置において、
前記半導体装置が、およそ４００ＭＨｚ以上の高周波で使用される半導体増幅装置であることを特徴とする半導体装置。
【請求項２５】
半導体基板と、
前記半導体基板に形成され、それぞれゲート電極、ソース電極およびドレイン電極を有する電界効果トランジスタからなり、各ゲート電極および各ドレイン電極がそれぞれ電気的に接続された複数の半導体増幅素子と、
を具備し、
前記複数の半導体増幅素子のうちの中央部近傍の半導体増幅素子のソース電極の幅またはソース電極に接続する前記半導体基板に形成された不純物拡散層の幅が、前記複数の半導体増幅素子のうちの端部近傍の半導体増幅素子のソース電極の幅またはソース電極に接続する前記半導体基板に形成された不純物拡散層の幅よりも広いことを特徴とする半導体装置。
【請求項２６】
請求項２５記載の半導体装置において、
各半導体増幅素子のソース電極の幅またはソース電極に接続する前記半導体基板に形成された不純物拡散層の幅が、前記複数の半導体増幅素子のうちの両端部の半導体増幅素子から中央部の半導体増幅素子に向かって徐々に広くなることを特徴とする半導体装置。
【請求項２７】
請求項２５記載の半導体装置において、
前記ソース電極に接続する前記半導体基板に形成された不純物拡散層は、前記ソース電極と前記半導体基板の前記複数の半導体素子が形成された面と反対側の面に形成された導体層とを電気的に接続するために前記半導体基板に形成された不純物拡散層であることを特徴とする半導体装置。
【請求項２８】
請求項２５記載の半導体装置において、
前記半導体装置が、およそ４００ＭＨｚ以上の高周波で使用される半導体増幅装置であることを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関し、特に、およそ４００ＭＨｚ以上の高周波で用いられる高周波半導体増幅装置に適用して有効な技術に関する。
【０００２】
【従来の技術】
近年、マイクロ波用の半導体増幅装置は、高周波化、高出力化がより一層進み、マイクロ波通信機器に広く使われ、キーデバイスになってきている。特に、ＭＯＳＦＥＴは、高周波高出力化に対応するため広く使われており、高出力・高効率化への要求が強い。このため、通信機器に用いられる高周波、高出力用トランジスタは、出力電力を増すために素子サイズ（ゲート幅）の大きいものが必要となる。
【０００３】
しかしながら、電力増幅器に使用されるＭＯＳＦＥＴは、出力電力を大きくするために総ゲート幅を大きくするにつれて、利得や効率が低下するという現象が生じる。このような現象は、電子情報通信学会、１９９２年発行「ＧａＡｓ電界効果トランジスタの基礎」、ｐ．１９５〜ｐ．１９８などに記載されている。
【０００４】
このため、小さいサイズのＭＯＳＦＥＴを多数並列に接続して、信号を分配、合成し、等価的に総ゲート幅を大きくする方法が用いられている。このような回路については、例えば、特開平８−１７２３０６号公報に記載されている（以下第１の技術という）。そこで開示されている電力増幅回路では、２つのＭＯＳＦＥＴが並列に接続され、それぞれのゲート電極が入力側分配回路に、ドレイン電極が出力側合成回路に、ボンディングワイヤにより接続されている。
【０００５】
また、数百ワット（Ｗ）の出力を得るために大きなゲート幅が必要とされる基地局用ＭＯＳＦＥＴ装置においては、高周波特性を損なわずに高出力化を達成するために、パッケージ内に総ゲート幅の大きいＭＯＳＦＥＴチップとともに、外部回路とのインピーダンス整合をとるための回路を有する内部整合回路型ＭＯＳＦＥＴ装置が主流となってきている。このような内部整合回路型ＭＯＳＦＥＴ装置については、例えば、Ｍ．Ｍｏｒｉｋａｗａ　ｅｔ　ａｌ．　”Ｈｉｇｈ　Ｅｆｆｉｃｉｅｎｔ　２．２−ＧＨｚ　Ｓｉ　ＰｏｗｅｒＭＯＳＦＥＴｓ　ｆｏｒ　Ｃｅｌｌｕｌａｒ　Ｂａｓｅ　Ｓｔａｔｉｏｎ　Ａｐｐｌｉｃａｔｉｏｎｓ”　，　Ｐｒｏｃ　ｏｆ　１９９９　ＲＡＷＣＯＮ，　ｐ．４０５，　Ａｕｇ．　１９９９やＫ．Ｉｎｏｕｅ　ｅｔ　ａｌ．，　”Ａ　Ｈｉｇｈ　Ｅｆｆｉｃｉｅｎｃｙ　Ｈｉｇｈ　Ｐｏｗｅｒ　ＧａＡｓ　Ｐｕｓｈ−Ｐｕｌｌ　ＦＥＴ　ｆｏｒ　Ｗ−ＣＤＭＡ　Ｂａｓｅ　Ｓｔａｉｏｎｓ”，　Ｐｒｏｃ．　Ｏｆ　２００１　Ｉｎｔｅｒｎａｔｉｏｎａｌ　Ｓｙｍｐｏｓｉｕｍ　ｏｎ　Ｐｏｗｅｒ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｄｅｖｉｃｅｓ　＆　ＩＣｓ，　Ｏｓａｋａに記載されている（以下第２の技術という）。そこで開示されている内部整合回路型ＭＯＳＦＥＴ装置では、パッケージ上にＭＯＳＦＥＴチップを備え、ＭＯＳＦＥＴチップの入力および出力電極用パッドが、パッケージ上に構成された内部整合回路に接続されている。
【０００６】
また、上記第１および第２の技術は何れも、ＭＯＳＦＥＴに外部回路を接続した構成となっているが、大きなゲート幅のＭＯＳＦＥＴの全体が均一動作するようにして、高周波特性の劣化を防ぐ方法が、特開平１１−２３８８５１号公報に記載されている（以下第３の技術という）。そこで開示されている技術では、ＭＯＳＦＥＴの入力電極用パッドと外部回路の入力端子との間、およびＭＯＳＦＥＴの出力電極用パッドと外部回路の出力端子との間を、それぞれ複数のボンディングワイヤで並列に接続し、ボンディングワイヤの長さをワイヤ列の中央において最も短くし、ワイヤ列の端に向かう程ボンディングワイヤの長さを長くしている。
【０００７】
【発明が解決しようとする課題】
上記第１の技術では、ＭＯＳＦＥＴのゲート幅を大きくするにつれて利得や効率が低下するという問題に対して、２つに分割された小さいゲート幅のＭＯＳＦＥＴを用いて信号を増幅することで、インピーダンス変換における損失の低減、およびＭＯＳＦＥＴの高周波特性の低下の防止を図り、電力増幅回路の高周波特性の低下を少なくしている。しかしながら、上記第１の技術では、分割した２つのＭＯＳＦＥＴのサイズに比べて大きい入力側分配回路と出力側分配回路を必要とする。このため、小型化が制約され、部品点数の低減も困難であった。また、ＭＯＳＦＥＴを小さいサイズに分割して使用しているものの、高周波帯でＭＯＳＦＥＴ全体が均一に動作しているとはいえず、ＭＯＳＦＥＴ自身の性能を十分に引き出すには到っていなかった。
【０００８】
また、上記第２の技術では、ゲート幅が大きくてＭＯＳＦＥＴのインピーダンスが非常に小さい場合でも、低損失に広帯域な整合ができる構成であり、高周波特性の劣化を少なくしてインピーダンス変換するには有効である。しかしながら、上記第２の技術では、ＭＯＳＦＥＴを構成する各部の単位ＭＯＳＦＥＴ毎のインピーダンス変換までは考慮されていなかった。このため、上記第１の技術と同様に、高周波帯でＭＯＳＦＥＴ全体が均一に動作しているとはいえず、ＭＯＳＦＥＴの性能を十分に引き出すには至っていない。また、外部回路とのインピーダンス整合をとるための回路を必要とするため、小型化が制約され、部品点数の低減も困難であった。
【０００９】
このように、上記第１および第２の技術は、ＭＯＳＦＥＴを構成する単位ＭＯＳＦＥＴの高周波における均一動作を意図したものではない。また、特別な外部回路を必要とし、性能の向上には回路の大型化を招く。従って、小型化と高性能化を両立することは困難であり、ＭＯＳＦＥＴの性能を十分に引き出すには至っていなかった。
【００１０】
上記第１および第２の技術に対して、上記第３の技術では、ボンディングワイヤの長さを調節することにより、ボンディングワイヤにおける伝送電力の均一化を図り、マイクロ波増幅器の利得、電力付加効率、歪み特性の向上を図っている。ＭＯＳＦＥＴの入出力電極が複数の配線で接続されたマイクロ波増幅器に特別な外部回路を付加しない点は、上記第１および第２の技術に対して小型化に有利である。しかしながら、上記第３の技術では、ＭＯＳＦＥＴと外部回路との接続に用いる配線の工夫によりＭＯＳＦＥＴの性能を引き出しており、例えば配線にボンディングワイヤを適用した場合には長さ調整が必要なため、後工程が複雑化する。特に、数百ワットの出力が要求されるゲート幅が非常に大きい基地局用ＭＯＳＦＥＴ装置などでは、ボンディングワイヤの寄生抵抗による電圧降下を防ぐため、また、デバイスのインピーダンス低下に対応した整合回路設計とするため、非常に多くのボンディングワイヤを必要とし、相互インダクタンスの影響が大きくなっている。このため、ボンディングワイヤの長さを調整する上記第３の技術では、ボンディングワイヤの長さの長いものと短いものとの差を大きくする必要が生じる。しかしながら、通常の実装では、ＭＯＳＦＥＴチップとボンディングワイヤにより接続される素子との最小スペース（間隔）は決まっており、ボンディングワイヤの長短調整をするには、長いボンディングワイヤが必要となる。このため、広い実装エリア（実装面積）が必要となり、装置の大型化を招いてしまう。たとえ半導体チップを小型化できたとしても、その半導体チップを実装するために必要な領域の面積が大きくなり、装置の小型化が困難となる。
【００１１】
本発明の目的は、高周波特性を改善した半導体装置を提供することにある。
【００１２】
本発明の他の目的は、均一な動作が可能な半導体装置を提供することにある。
【００１３】
本発明の他の目的は、小型化が可能な半導体装置を提供することにある。
【００１４】
本発明の他の目的は、実装面積を低減できる半導体装置を提供することにある。
【００１５】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１６】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１７】
本発明の半導体装置は、半導体増幅素子が形成され、半導体増幅素子に電気的に接続された入力用の電極と出力用の電極とが表面に形成され、入力用の電極からなる電極列または出力用の電極からなる電極列の中央部近傍での電極の間隔がその電極列の端部近傍での電極の間隔よりも狭いものである。
【００１８】
また、本発明の半導体装置は、半導体増幅素子が形成された半導体チップの入力用の電極と半導体チップ外部の入力端子との間または出力用の電極と半導体チップ外部の出力端子との間を複数の配線で並列に接続し、その複数の配線からなる配線列の中央部近傍での配線の間隔が配線列の端部近傍での配線の間隔よりも広いものである。
【００１９】
また、本発明の半導体装置は、並列接続された複数の半導体増幅素子が形成され、中央部近傍の半導体増幅素子の接地電極の長さが、端部近傍の半導体増幅素子の接地電極の長さよりも短いものである。
【００２０】
また、本発明の半導体装置は、並列接続された複数の半導体増幅素子が形成され、中央部近傍の半導体増幅素子の接地電極または接地電極に接続する不純物拡散層の幅が、端部近傍の半導体増幅素子の接地電極または接地電極に接続する不純物拡散層の幅よりも広いものである。
【００２１】
【発明の実施の形態】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションに分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２２】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【００２３】
（実施の形態１）
本実施の形態の半導体装置を図面を参照して説明する。図１は、本実施の形態の半導体装置の上部概観を示す平面図である。
【００２４】
図１に示される本実施の形態の半導体装置（半導体チップ）１は、例えばおよそ４００ＭＨｚ以上の高周波（マイクロ波以上の領域または周波数帯）で使用される高周波用電力増幅素子チップまたは半導体増幅装置であり、その表層部分または内部には例えばＭＩＳＦＥＴ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）などの半導体増幅素子（半導体素子）が形成されている。半導体増幅素子、ここではＭＩＳＦＥＴ、が形成されている領域であるＭＩＳＦＥＴ形成領域（半導体素子形成領域または半導体増幅素子形成領域）２の両側縁の一方には入力用の表面電極（配線接続用電極）または入力電極用パッドとしてゲート電極用パッド３が形成されている。各ゲート電極用パッド３は一列に並んで配置されて電極列（パッド列）３ａを構成している。ＭＩＳＦＥＴ形成領域２の側縁の他方には、出力用の表面電極（配線接続用電極）または出力電極用パッドとしてドレイン電極用パッド４が形成されている。各ドレイン電極用パッド４は一列に並んで配置されて、ゲート電極用パッド３の電極列とは別の電極列（パッド列）４ａを構成している。ゲート電極用パッド３は、ＭＩＳＦＥＴ形成領域２に形成されたＭＩＳＦＥＴのゲート電極（入力電極）に電気的に接続され、ドレイン電極用パッド４は、ＭＩＳＦＥＴ形成領域２に形成されたＭＩＳＦＥＴのドレイン電極（出力電極）に電気的に接続されている。図１では、ゲート電極用パッド３およびドレイン電極用パッド４はそれぞれ７個一列に配置されているが、ゲート電極用パッド３およびドレイン電極用パッド４の数はこれに限定されず、必要に応じて変更することができる。ＭＩＳＦＥＴ形成領域２に形成されているＭＩＳＦＥＴのソース電極（接地電極）は半導体装置１の裏面の導体層（裏面電極）と電気的に接続された構成となっている。
【００２５】
図１に示されるように、本実施の形態では、ゲート電極用パッド３の配列とドレイン電極用パッド４の配列は、ＭＩＳＦＥＴ形成領域２の側縁の中央部近傍領域では密に、端部近傍領域では疎になっている。すなわち、ゲート電極用パッド３の配置の間隔が、ゲート電極用パッド３の電極列３ａの両端部から中央部に向かうにつれて徐々に（例えば等差級数的に）狭くなっており、ドレイン電極用パッド４の配置の間隔も、ドレイン電極用パッド４の電極列４ａの両端部から中央部に向かうにつれて徐々に（例えば等差級数的に）狭くなっている。従って、ＭＩＳＦＥＴ形成領域２の側縁の中央部近傍領域（ゲート電極用パッド３の電極列３ａの中央部近傍領域）でのゲート電極用パッド３のピッチまたは間隔ＷＧ１，ＷＧ２は、ＭＩＳＦＥＴ形成領域２の側縁の端部近傍領域（ゲート電極用パッド３の電極列３ａの端部近傍領域）でのゲート電極用パッド３の間隔ＷＧ３，ＷＧ４よりも小さく（ＷＧ１，ＷＧ２＜ＷＧ３，ＷＧ４）、ＭＩＳＦＥＴ形成領域２の側縁の中央部近傍領域（ドレイン電極用パッド４の電極列４ａの中央部近傍領域）でのドレイン電極用パッド４の間隔ＷＤ１，ＷＤ２は、ＭＩＳＦＥＴ形成領域２の側縁の端部近傍領域（ドレイン電極用パッド４の電極列４ａの端部近傍領域）でのドレイン電極用パッド４の間隔ＷＤ３，ＷＤ４よりも小さい（ＷＤ１，ＷＤ２＜ＷＤ３，ＷＤ４）。
【００２６】
ゲート電極用パッド３とドレイン電極用パッド４は、ボンディングワイヤによる接続が可能な金属配線などにより形成されている。ゲート電極用パッド３およびドレイン電極用パッド４と外部回路との接続にボンディングワイヤを用いる際には、パッドをマーカーとして通常の自動ボンダが使用できるため、ボンディングワイヤの接続工程が複雑になるようなことはない。ボンディングワイヤとしては、例えばアルミ線などを用いることができる。
【００２７】
次に、半導体装置１に形成されているＭＩＳＦＥＴについて説明する。図２は、図１の半導体装置１の概念的な要部平面図である。図３は、図２のＡ−Ａ線の断面図である。
【００２８】
図３に示されるように、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ＋型の単結晶シリコンからなる半導体基板１１上に、ｐ−型の半導体層（エピタキシャルシリコン層）１２がエピタキシャル法などにより形成されている。半導体層１２には、ｐ型ウエル領域１３が、例えばホウ素（Ｂ）などの不純物をイオン注入することなどにより形成されている。半導体基板１１の主面（すなわち半導体層１２の主面）には、ｎチャネル型のＭＩＳＦＥＴ１４ａおよび１４ｂが形成されている。
【００２９】
ＭＩＳＦＥＴ１４ａおよび１４ｂのゲート絶縁膜１５は、例えば薄い酸化シリコン膜などからなり、例えば熱酸化法などによって形成されている。ＭＩＳＦＥＴ１４ａおよび１４ｂのゲート電極（入力電極）１６は、例えば半導体基板１１の主面上に形成された多結晶シリコン膜および金属シリサイド層（チタンシリサイド層またはコバルトシリサイド層）をフォトリソグラフィ法およびエッチング法によりパターン化することにより形成されている。
【００３０】
ＭＩＳＦＥＴ１４ａおよび１４ｂのソース領域としてのｎ＋型半導体領域（ｎ＋型拡散層）１７は、ｐ型ウエル領域１３に形成されている。ＭＩＳＦＥＴ１４ａおよび１４ｂのドレイン領域は、互いに共通であり、ＭＩＳＦＥＴ１４ａのゲート電極１６とＭＩＳＦＥＴ１４ｂのゲート電極１６との間に形成され、ｎ−型半導体領域（ｎ−型拡散層）１８とそれより不純物濃度が高いｎ＋型半導体領域（ｎ＋型拡散層）１９とを有するＬＤＤ（Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ）構造を有している。ｎ＋型半導体領域１７、ｎ−型半導体領域１８およびｎ＋型半導体領域１９は、それぞれリン（Ｐ）などの不純物をイオン注入することなどにより形成することができる。
【００３１】
また、ｐ型ウエル領域１３には、ｐ＋型半導体領域（ｐ＋型不純物拡散層）２０が、例えばホウ素（Ｂ）などの不純物をイオン注入することなどにより形成されている。ｐ＋型半導体領域２０の下方、すなわちｐ＋型半導体領域２０と半導体基板１１との間には、ｐ＋＋型半導体領域（ｐ＋＋型打ち抜き領域またはｐ＋＋型不純物拡散層）２１が、例えばホウ素（Ｂ）などの不純物をイオン注入することなどにより形成されている。なお、ｐ＋＋型半導体領域２１は、後述するソース電極（２５）と基板裏面の導体層（２８）とを電気的に接続するために形成されている。
【００３２】
半導体基板１１の主面上には、ゲート電極１６を覆うように、例えば酸化シリコン膜などからなる絶縁膜２２が形成されている。絶縁膜２２には、ｎ＋型半導体領域１７、ｎ＋型半導体領域１９、またはｐ＋型半導体領域２０を露出するコンタクトホール２３が形成されている。コンタクトホール２３には、例えばバリア膜とタングステン膜とからなるプラグ２４が埋め込まれている。
【００３３】
絶縁膜２２上には、プラグ２４を介してｎ＋型半導体領域１７およびｐ＋型半導体領域２０に電気的に接続するソース電極（ソース配線電極または接地電極）２５と、プラグ２４を介してｎ＋型半導体領域１９に電気的に接続するドレイン電極（ドレイン配線電極または出力電極）２６とが形成されている。ソース電極２５およびドレイン電極２６は、例えば、絶縁膜２２上に形成したアルミニウム合金膜などをフォトリソグラフィ法およびエッチング法によりパターン化することにより形成することができる。ソース電極２５およびドレイン電極２６は、バリア膜とアルミニウム合金膜との積層膜により形成することもできる。絶縁膜２２上には、ソース電極２５およびドレイン電極２６を覆うように絶縁膜２７が形成されている。なお、絶縁膜２７上には必要に応じて他の配線層や層間絶縁膜などが形成され得るが、理解を簡単にするために、ここでは図示およびその説明を省略する。
【００３４】
半導体基板１１の裏面（主面と反対側の面）上には、例えば金属層などからなる導体層（裏面電極）２８が形成されている。このため、ソース電極２５は、プラグ２４、ｐ＋型半導体領域２０、ｐ＋＋型半導体領域２１および半導体基板１１を介して、導体層２８に電気的に接続されている。
【００３５】
図３に示された部分は繰り返しの最小単位であり、図３の構造が必要に応じて繰り返されて、ＭＩＳＦＥＴ形成領域２に半導体増幅素子が形成されている。従って、単位半導体増幅素子（単位半導体素子）、ここでは単位ＭＩＳＦＥＴ（ＭＩＳＦＥＴ１４ａまたはＭＩＳＦＥＴ１４ｂ）が複数個並列に接続されて、半導体装置１の半導体増幅素子（ＭＩＳＦＥＴ形成領域２に形成されているＭＩＳＦＥＴ全体）が構成されている。
【００３６】
図２に示されるように、各単位ＭＩＳＦＥＴのドレイン電極２６は、互いに略平行に延在し、各々の一端において互いに連結されたいわゆる櫛型（櫛歯状）のパターンを有しており、ドレイン電極用パッド４に接続されている。ドレイン電極用パッド４は、ドレイン電極２６と同層配線層によって形成することができるが、ドレイン電極２６とスルーホールなどを介して接続された異なる配線層によってドレイン電極用パッド４を形成することもできる。
【００３７】
また、図２に示されるように、各単位ＭＩＳＦＥＴのソース電極２５は、ゲート電極１６やドレイン電極２６と略平行に延在し、互いに連結されてはいないが、図３に示されるように、ｐ＋＋型半導体領域２１を介して半導体基板１１および導体層２８に電気的に接続されている。従って、導体層２８を基準電位または接地電位に接続することで、各単位ＭＩＳＦＥＴのソース電極２５を共通の基準電位または接地電位とすることができる。また、図２に示されるように、各単位ＭＩＳＦＥＴのゲート電極１６は、互いに略平行に延在し、各々の一端において連結された櫛型（櫛歯状）のパターンを有している。また、ゲート電極用パッド３は、ゲート電極１６にスルーホールなどを介して接続された配線層などによって形成することもできる。なお、図２においては、理解を簡単にするために、ゲート電極用パッド３、ドレイン電極用パッド４、ゲート電極１６、ｐ＋＋型半導体領域２１、ソース電極２５およびドレイン電極２６の形成領域またはパターンを模式的に示し、それ以外の構造については図示を省略している。
【００３８】
図４は、図１に示された半導体装置（半導体チップ）１が用いられたおよそ４００ＭＨｚ以上の高周波で使用される高周波用電力増幅器（半導体装置）３０の模式的な平面図である。
【００３９】
図４に示される電力増幅器３０は１段型の電力増幅器であり、半導体装置１と整合回路３１を有する回路基板（配線基板）３２が支持台３３に固定されている。
【００４０】
図４に示される電力増幅器３０においても、半導体装置（半導体チップ）１のゲート電極用パッド３およびドレイン電極用パッド４はそれぞれ７個一列に配置されているが、ゲート電極用パッド３およびドレイン電極用パッド４の数はこれに限定されず、必要に応じて適宜変更することができる。
【００４１】
電力増幅器３０の入力電極用パッドはゲート電極用パッド３であり、出力電極用パッドはドレイン電極用パッド４である。電力増幅器３０の基準電極または接地電極は半導体装置（半導体チップ）１のソース電極２５であり、半導体装置（半導体チップ）１の裏面で回路基板３２を支持する基準電位またはグランド電位の支持台３３に接続されている。すなわち、半導体装置１の裏面の導体層２８がグランド電位の支持台３３に電気的に接続されている。また、回路基板３２には、入力端子３４と出力端子３５が、半導体装置（半導体チップ）１に近接して配置または形成されている。
【００４２】
入力端子３４とゲート電極用パッド３とは７本の入力側ボンディングワイヤ３６によってそれぞれ電気的に接続され、出力端子３５とドレイン電極用パッド４とは７本の出力側ボンディングワイヤ３７によってそれぞれ電気的に接続されている。入力側ボンディングワイヤ３６は互いにほぼ同じ長さを有している。また、出力側ボンディングワイヤ３７も互いにほぼ同じ長さを有している。
【００４３】
入力側ボンディングワイヤ３６は並列に配置または接続されてボンディングワイヤ列３８を構成している。出力側ボンディングワイヤ３７は並列に配置または接続されてボンディングワイヤ列３９を構成している。本実施の形態では、上記のように半導体装置（半導体チップ）１に形成されたゲート電極用パッド３とドレイン電極用パッド４とが、中央部近傍は密に、端部近傍は疎になるように配置されているため、ボンディングワイヤ列３８および３９においても、中央部近傍でボンディングワイヤが密に、端部近傍でボンディングワイヤが疎になっている。すなわち、入力側ボンディングワイヤ３６の間隔が、ボンディングワイヤ列３８の両端部から中央部に向かうにつれて徐々に狭くなっており、出力側ボンディングワイヤ３７の間隔も、ボンディングワイヤ列３９の両端部から中央部に向かうにつれて徐々に狭くなっている。従って、半導体装置（半導体チップ）１またはボンディングワイヤ列３８の中央部近傍領域での入力側ボンディングワイヤ３６のピッチまたは間隔ＷＩ１，ＷＩ２は、半導体装置（半導体チップ）１またはボンディングワイヤ列３８の端部近傍領域での入力側ボンディングワイヤ３６の間隔ＷＩ３，ＷＩ４よりも小さい（ＷＩ１，ＷＩ２＜ＷＩ３，ＷＩ４）。半導体装置（半導体チップ）１またはボンディングワイヤ列３９の中央部近傍領域での出力側ボンディングワイヤ３７の間隔ＷＯ１，ＷＯ２は、半導体装置（半導体チップ）１またはボンディングワイヤ列３９の端部近傍領域での出力側ボンディングワイヤ３７の間隔ＷＯ３，ＷＯ４よりも小さい（ＷＯ１，ＷＯ２＜ＷＯ３，ＷＯ４）。これにより、ＭＩＳＦＥＴ形成領域２の中央部程、単位ゲート幅当たりのボンディングワイヤの自己インダクタンスが小さくなっている。
【００４４】
図５および図６は、ボンディングワイヤの位置とインダクタンス値との関係を示すグラフである。図５および図６のグラフの横軸は、ＭＩＳＦＥＴ形成領域２の側縁に対する入力側ボンディングワイヤ３６の位置（すなわちゲート電極用パッド３の位置）に対応し、図５および図６のグラフの縦軸は、各位置のボンディングワイヤのインダクタンス値に対応する。なお、図５および図６のグラフの横軸では、Ｐ１およびＰ７がボンディングワイヤ列３８の両端部のボンディングワイヤの位置に対応し、Ｐ４がボンディングワイヤ列３８の中央部のボンディングワイヤの位置に対応する。また、図５は、本実施の形態のように、入力側ボンディングワイヤ３６（すなわちゲート電極用パッド３）を、ボンディングワイヤ列３８の中央部では間隔が小さく、端部では間隔が大きくなるように配置しかつ各ボンディングワイヤの長さを均一にした場合（ＷＧ１，ＷＧ２＜ＷＧ３，ＷＧ４、ＷＩ１，ＷＩ２＜ＷＩ３，ＷＩ４の場合）に対応する。図６は、ゲート電極用パッド３（すなわち入力側ボンディングワイヤ３６）を均等な間隔で配置しかつ各ボンディングワイヤ３６の長さを均一にした比較例の場合（ＷＧ１＝ＷＧ２＝ＷＧ３＝ＷＧ４、ＷＩ１＝ＷＩ２＝ＷＩ３＝ＷＩ４の場合）に対応する。なお、図５および図６のいずれも、入力側ボンディングワイヤの本数は７本の場合である。
【００４５】
図６では、各位置（Ｐ１〜Ｐ７）におけるボンディングワイヤのインダクタンス値は、ＭＩＳＦＥＴ形成領域２の側縁の中央部（Ｐ４）が端部（Ｐ１，Ｐ７）よりも大きく、不均一な分布となっていることが分かる。これは、ボンディングワイヤの相互インダクタンスの影響である。このようなインダクタンスの不均一性は、入力側（ゲート電極側）だけではなく、出力側（ドレイン電極側）においても生じ得る。従って、等間隔でドレイン電極用パッドを配列した場合、ドレイン電極用パッドと出力端子とを接続するボンディングワイヤのインダクタンスについても、図６とほぼ同様の不均一な分布となる。このボンディングワイヤの位置に対するインダクタンスの不均一性は、総ゲート幅が大きくなるにつれて顕著となり各単位ＭＩＳＦＥＴの動作状態が不均一となるため、利得や効率の低下を招く。
【００４６】
本実施の形態では、ゲート電極用パッド３（すなわち入力側ボンディングワイヤ３６）をＭＩＳＦＥＴ形成領域２の側縁の中央部では間隔が小さく、端部では間隔が大きくなるように配置している。このため、ＭＩＳＦＥＴ形成領域２の中央部程、単位ゲート幅当たりのボンディングワイヤ３６の自己インダクタンスが小さくなっている。これにより、図６に示されるような同一ワイヤ長のボンディングワイヤの位置によるインダクタンスの分布の違いを解消させ、図５に示されるような、位置によらず均一なインダクタンスの分布を実現することができる。同様に、ドレイン電極用パッド４（すなわち出力側ボンディングワイヤ３７）をＭＩＳＦＥＴ形成領域２の中央部では間隔が小さく、端部では間隔が大きくなるように配置することで、図６に示されるような同一ワイヤ長のボンディングワイヤの位置によるインダクタンスの分布の違いを解消させ、図５に示されるような、位置によらず均一なインダクタンスの分布を実現することができる。
【００４７】
このように、電力増幅器３０は、相互インダクタンスによるボンディングワイヤのインダクタンスの不均一性を解消できるため、半導体増幅素子の高周波特性の低下を防ぐことができる構成になっている。
【００４８】
以上のように、本実施の形態では、図６のグラフに示されるようなボンディングワイヤのインダクタンスの不均一性を補償するために、半導体装置（半導体チップ）１のゲート電極用パッド（入力電極用パッド）３とドレイン電極用パッド（出力電極用パッド）４との配置が調整されている。すなわち、ゲート電極用パッド３の間隔およびドレイン電極用パッド４の間隔が、それぞれ電極列３ａおよび４ａの端部から中央部に向かうにつれて徐々に狭くなっている。これにより、ゲート電極用パッド３に接続される入力側ボンディングワイヤ３６のインダクタンスおよびドレイン電極用パッド４に接続される出力側ボンディングワイヤ３７のインダクタンスを、それぞれ均一にすることができる。このため、半導体装置の入力電極のゲートインダクタンスおよび出力電極のドレインインダクタンスを半導体装置１内で均一化することができる。このような半導体装置１では、各単位ＭＩＳＦＥＴの動作が均一化され、それによってＭＩＳＦＥＴ（半導体増幅素子）全体が均一動作化される。すなわち、電流、電圧の位相または振幅が異なる不均一動作により半導体装置（半導体増幅素子）全体の出力、利得、効率または歪み特性が低下する問題を対策し、改善することができる。これにより、高利得、高効率あるいは低歪みの半導体増幅装置を提供することが可能となる。
【００４９】
また、半導体増幅素子の性能を向上できるため、同一出力を得るのに必要なゲート幅を小さくできる。このため、半導体装置（半導体増幅素子チップ）の小型化が可能になる。
【００５０】
また、本実施の形態によれば、ボンディングワイヤの長さを調整する必要はない。このため、ボンディングワイヤを短くすることができ、長いボンディングワイヤを設けなくともよい。従って、半導体装置（半導体チップ）の実装エリア（実装面積）を低減できる。半導体チップを実装した半導体装置または半導体パッケージの小型化も可能となる。特に高出力化を図るためにサイズが大きくなっている半導体増幅素子チップに適用すると有効である。
【００５１】
なお、本実施の形態においては、ゲート電極用パッド３およびドレイン電極用パッド４の数をそれぞれ７個とし、各パッドに対応させてボンディングワイヤ３６および３７を接続しているが、ボンディングワイヤの本数（またはパッドの数）は入力側と出力側とで同一である必要はない。また、ゲート電極用パッド３、ドレイン電極用パッド４、およびボンディングワイヤ３６および３７の数も、本実施の形態で用いられた数に限定されるものではない。
【００５２】
また、本実施の形態においては、ゲート電極用パッド３の配置の間隔を、ゲート電極用パッド３の列の端部から中央部に向かうにつれて徐々に狭くしている。しかしながら、ゲート電極用パッド３の列の端部から中央部に向かうにつれて、ゲート電極用パッド３の配置の間隔が縮小する配列と等間隔の配列（または若干増加する配列）とが混在していてもよい。あるいは、ゲート電極用パッド３の列の中央部から所定の範囲内ではゲート電極用パッド３の間隔をほぼ均一にし、ゲート電極用パッド３の列の端部近傍の所定の領域内でゲート電極用パッド３の間隔を広くすることもできる。本実施の形態においては、少なくとも、ゲート電極用パッド３の電極列３ａの中央部近傍領域でのゲート電極用パッド３の間隔ＷＧ１，ＷＧ２（またはピッチ）は、ゲート電極用パッド３の列の端部近傍領域でのゲート電極用パッド３の間隔ＷＧ３，ＷＧ４（またはピッチ）よりも小さい。これらは、ドレイン電極用パッド４に関しても同様である。
【００５３】
（実施の形態２）
上記実施の形態１では、ゲート電極用パッド３やドレイン電極用パッド４の配置を調整することによって、そこに接続されるボンディングワイヤのインダクタンスの不均一性を解消した。しかしながら、本発明者らは、入出力の配線以外の電磁気的な結合についても研究した。
【００５４】
図７は、半導体装置のソースインダクタンスの説明図である。なお、図７は、図３の構造に対応するので、各構成要素については説明を省略する。図７から分かるように、ソース電極２５およびｐ＋＋型半導体領域２１に、インダクタンス成分（ソースインダクタンス）が形成されている。
【００５５】
本発明者らの研究によれば、ソース電極（ソース配線電極または接地電極）２５とｐ＋＋型半導体領域２１（ソース電極２５とチップ裏面の導体層２８とを接続する打ち抜き領域または不純物拡散領域）のソースインダクタンスについても、ボンディングワイヤ列において確認されている図６に示すようなインダクタンスの不均一性が、各インダクタンスの電磁気的な結合（相互インダクタンス）により存在することが分かった。総ゲート幅を大きくするにつれて利得や効率が低下するという現象の原因として、ソースインダクタンスの相互インダクタンスの影響もあることも分かった。つまり、ソースインダクタンスが、その相互インダクタンスの影響により、ＭＩＳＦＥＴ全体として大きくなっており、また、その分布が不均一となっている。そのためＭＩＳＦＥＴの利得は低下し、また、ＭＩＳＦＥＴを構成する各単位ＭＩＳＦＥＴの動作状態は不均一となり、高周波特性（出力パワー、利得、効率、歪み等）が劣化する恐れがある。
【００５６】
本実施の形態では、ソースのインダクタンスについても不均一性を解消することを検討した。
【００５７】
図８は、本発明の実施の形態２の半導体装置の概念的な要部平面図である。なお、図８は、上記実施の形態１の図２にほぼ対応する。従って図８においても、ゲート電極用パッド３、ドレイン電極用パッド４、ゲート電極１６、ｐ＋＋型半導体領域２１、ソース電極２５およびドレイン電極２６の形成領域またはパターンを模式的に示し、それ以外の構造については図示を省略している。
【００５８】
本実施の形態の半導体装置（半導体チップ）は、上記実施の形態１の半導体装置１と同様に、例えばおよそ４００ＭＨｚ以上の高周波で使用される高周波用電力増幅素子チップまたは半導体増幅装置であり、その内部または表層部分には、並列に接続された複数の単位ＭＩＳＦＥＴからなるＭＩＳＦＥＴが形成されているが、単位ＭＩＳＦＥＴの構成要素は上記実施の形態１とほぼ同様であるので、ここでは詳しい説明は省略する。
【００５９】
本実施の形態では、図８に示されるように、ゲート電極（入力電極）１６、ソース電極（接地電極）２５およびドレイン電極（出力電極）２６からなる単位ＭＩＳＦＥＴが複数個（図８では１４個）並列に接続され、入力用の表面電極（入力電極用パッド）としてのゲート電極用パッド３がゲート電極１６に接続され、出力用の表面電極（出力電極用パッド）としてのドレイン電極用パッド４がドレイン電極２６に接続されている。なお、本実施の形態では、並列接続する単位ＭＩＳＦＥＴの数を１４個とし、ゲート電極用パッド３およびドレイン電極用パッド４の数をそれぞれ１個としているが、本発明はこれに限定されるものではなく、必要に応じて変更することができる。
【００６０】
図８から分かるように、本実施の形態では、単位ＭＩＳＦＥＴのソース電極２５とｐ＋＋型半導体領域２１とが、位置毎に調整されている。すなわち、ＭＩＳＦＥＴ形成領域２に形成されたＭＩＳＦＥＴを構成する各単位ＭＩＳＦＥＴは、ＭＩＳＦＥＴ形成領域２の中央部の方が端部に比べて、ソース電極２５の長さ（ソース電極２５の延在方向の長さ）が短くなるように形成されている。図８では、各単位ＭＩＳＦＥＴのソース電極２５の長さが、両端部の単位ＭＩＳＦＥＴから中央部の単位ＭＩＳＦＥＴに向かって徐々に短くなっている。このようにソース電極２５の長さを調整することで、上記したソース電極２５に起因するソースインダクタンスの値を調整することができる。
【００６１】
すなわち、各単位ＭＩＳＦＥＴのソース電極２５の長さを、端部近傍の単位ＭＩＳＦＥＴに対して中央部近傍の単位ＭＩＳＦＥＴで短くすることで、中央部近傍での結合度の強い隣接したソース電極２５間での相互インダクタンスを小さくして、単位ゲート幅当たりのインダクタンスを小さくしている。これにより、上記した中心部と端部のソースインダクタンス値の不均一性と、相互インダクタンスによる半導体増幅素子全体のインダクタンスの増加といった問題を解消し、各単位ＭＩＳＦＥＴの均一動作化を実現することができる。
【００６２】
本実施の形態では、ソースのインダクタンスについても、図６のグラフに示されるような相互インダクタンスによるインダクタンスの不均一性を補償するために、半導体増幅素子のソース電極の長さが調整されている半導体装置（半導体増幅素子チップ）が提供される。これにより、接地電極のソースインダクタンスを半導体チップ内で均一化することができる。
【００６３】
このような半導体装置（半導体増幅素子）では、半導体装置（半導体増幅素子）全体の動作の均一化が図れ、電流、電圧の位相または振幅が異なる不均一動作により半導体増幅素子チップの出力、利得、効率または歪み特性が低下する問題を対策すると共に、ソースインダクタンスの低減による高利得化、高出力化または高効率化が可能となる。また、半導体増幅素子内が均一化されることにより、同時に半導体増幅素子全体を最適なインピーダンスに設定できるため、その動作状態を均一化でき、損失の少ないインピーダンス整合が達成できる。
【００６４】
また、半導体増幅素子の性能を向上できるため、同一出力を得るのに必要なゲート幅が小さくできるので、半導体装置（半導体増幅素子チップ）の小型化が可能になる。
【００６５】
また、本実施の形態では、ゲート電極用パッド３およびドレイン電極用パッド４はそれぞれ１個としているが、ゲート電極用パッド３およびドレイン電極用パッド４をそれぞれ複数設けてもよい。この場合、複数のゲート電極用パッド３および複数のドレイン電極用パッド４の配置の間隔はそれぞれ均一にしてもよいが、上記実施の形態１のように電極列の端部から中央部に向かうにつれて狭くなるように調整することもできる。
【００６６】
（実施の形態３）
図９は、本発明の実施の形態３の半導体装置の概念的な要部平面図である。なお、図９は、上記実施の形態１の図２にほぼ対応する。従って図９においても、ゲート電極用パッド３、ドレイン電極用パッド４、ゲート電極１６、ｐ＋＋型半導体領域２１、ソース電極２５およびドレイン電極２６の形成領域またはパターンを模式的に示し、それ以外の構造については図示を省略している。
【００６７】
本実施の形態の半導体装置（半導体チップ）は、上記実施の形態１および２の半導体装置と同様に、例えばおよそ４００ＭＨｚ以上の高周波で使用される高周波用電力増幅素子チップまたは半導体増幅装置であり、その内部または表層部分には、並列に接続された複数の単位ＭＩＳＦＥＴからなるＭＩＳＦＥＴが形成されているが、単位ＭＩＳＦＥＴの構成要素は上記実施の形態１とほぼ同様であるので、ここでは詳しい説明は省略する。
【００６８】
図９に示されるように、本実施の形態では、ゲート電極（入力電極）１６、ソース電極（接地電極）２５およびドレイン電極（出力電極）２６からなる単位ＭＩＳＦＥＴが複数個（図９では１６個）並列に接続され、入力用の表面電極（入力電極用パッド）としてのゲート電極用パッド３がゲート電極１６に接続され、出力用の表面電極（出力電極用パッド）としてのドレイン電極用パッド４がドレイン電極２６に接続されている。なお、本実施の形態では、並列接続する単位ＭＩＳＦＥＴの数を１６個とし、ゲート電極用パッド３およびドレイン電極用パッド４の数をそれぞれ１個としているが、本発明はこれに限定されるものではなく、必要に応じて変更することができる。
【００６９】
図９から分かるように、本実施の形態では、単位ＭＩＳＦＥＴのソース電極２５とｐ＋＋型半導体領域２１とが、位置毎に調整されている。すなわち、ＭＩＳＦＥＴ形成領域２に形成されたＭＩＳＦＥＴを構成する各単位ＭＩＳＦＥＴは、ＭＩＳＦＥＴ形成領域２の中央部の方が端部に比べて、ソース電極２５の幅が広く（すなわちソース電極２５の延在方向に垂直な方向のソース電極２５の幅が大きく）、ｐ＋＋型半導体領域２１の幅が広く（すなわちソース電極２５の延在方向に垂直な方向のｐ＋＋型半導体領域２１の幅が大きく）なるように形成されている。図９では、各単位ＭＩＳＦＥＴのソース電極２５の幅とｐ＋＋型半導体領域２１の幅とが、両端部の単位ＭＩＳＦＥＴから中央部の単位ＭＩＳＦＥＴに向かって徐々に狭くなっている。このようにソース電極２５およびｐ＋＋型半導体領域２１の幅を調整することで、上記したソース電極２５とｐ＋＋型半導体領域２１とに起因するソースインダクタンスの値を調整することができる。
【００７０】
すなわち、各単位ＭＩＳＦＥＴのソース電極２５の幅を、端部近傍の単位ＭＩＳＦＥＴに対して中央部近傍の単位ＭＩＳＦＥＴで広くし、また、各単位ＭＩＳＦＥＴのｐ＋＋型半導体領域２１の幅も、端部近傍の単位ＭＩＳＦＥＴに対して中央部近傍の単位ＭＩＳＦＥＴで広くすることで、中央部近傍での自己インダクタンスを小さくすると共に、結合度の強い隣接したソース配線電極間での相互インダクタンスも小さくしている。これにより、上記実施の形態２と同様に、中心部と端部とのソースインダクタンス値の不均一性と半導体増幅素子全体のインダクタンスの増加といった問題を解消し、各単位ＭＩＳＦＥＴの均一動作化を実現することができる。
【００７１】
本実施の形態では、ソースのインダクタンスの相互インダクタンスによるインダクタンスの不均一性を補償するために、半導体増幅素子のソース電極２５の幅と、ｐ＋＋型半導体領域２１の広さ（幅）とが調整されている半導体装置（半導体増幅素子チップ）が提供される。これにより、接地電極のソースインダクタンスを半導体チップ内で均一化することができる。
【００７２】
このような半導体装置（半導体増幅素子）では、半導体装置（半導体増幅素子）全体の動作の均一化が図れ、電流、電圧の位相または振幅が異なる不均一動作により半導体増幅素子チップの出力、利得、効率または歪み特性が低下する問題を対策すると共に、ソースインダクタンスの低減による高利得化、高出力化または高効率化が可能となる。また、半導体増幅素子内が均一化されることにより、同時に半導体増幅素子全体を最適なインピーダンスに設定できるため、その動作状態を均一化でき、損失の少ないインピーダンス整合が達成できる。
【００７３】
また、半導体増幅素子の性能を向上できるため、同一出力を得るのに必要なゲート幅が小さくできるので、半導体装置（半導体増幅素子チップ）の小型化が可能になる。
【００７４】
また、本実施の形態では、ソース電極２５とｐ＋＋型半導体領域２１の両方について、ソースインダクタンスの相互インダクタンスの影響を考慮し調整しているが、ソース電極２５およびｐ＋＋型半導体領域２１のうちのいずれか一つが調整された半導体装置（半導体増幅素子）についても、本実施の形態と同様な効果が期待でき、これも本発明に含まれることはもちろんである。
【００７５】
また、本実施の形態では、ゲート電極用パッド３およびドレイン電極用パッド４はそれぞれ１個としているが、ゲート電極用パッドおよびドレイン電極用パッドをそれぞれ複数設けてもよい。この場合、複数のゲート電極用パッド３および複数のドレイン電極用パッド４の配置の間隔はそれぞれ均一にしてもよいが、上記実施の形態１のように電極列の端部から中央部に向かうにつれて狭くなるように調整することもできる。
【００７６】
（実施の形態４）
上記実施の形態では、半導体装置１には半導体増幅素子（半導体素子）としてＭＩＳＦＥＴが形成されていたが、本実施の形態では、半導体増幅素子（半導体素子）としてバイポーラトランジスタ、例えばＨＢＴ（Ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ　Ｂｉｐｏｌａｒ
Ｔｒａｎｓｉｓｔｏｒ）が形成された半導体装置について説明する。
【００７７】
図１０は、本実施の形態の半導体装置の上部概観を示す平面図であり、上記実施の形態１の図１に対応する。
【００７８】
図１０に示される本実施の形態の半導体装置（半導体チップ）５１は、例えばおよそ４００ＭＨｚ以上の高周波で使用される高周波用電力増幅素子チップまたは半導体増幅装置であり、その表層部分または内部には例えばＨＢＴなどのバイポーラトランジスタが形成されている。ＨＢＴが形成されている領域であるＨＢＴ形成領域（半導体素子形成領域または半導体増幅素子形成領域）５２の両側縁の一方には入力用の表面電極（配線接続用電極）または入力電極用パッドとしてベース電極用パッド５３が形成され、他方には出力用の表面電極（配線接続用電極）または出力電極用パッドとしてコレクタ電極用パッド５４が形成され、それぞれ一列に並んで配置されている。ベース電極用パッド５３はＨＢＴ形成領域５２に形成されたＨＢＴのベース電極（入力電極）に電気的に接続され、コレクタ電極用パッド５４はＨＢＴ形成領域５２に形成されたＨＢＴのコレクタ電極（出力電極）に電気的に接続されている。図１では、ベース電極用パッド５３およびコレクタ電極用パッド５４はそれぞれ７個一列に配置されているが、ベース電極用パッド５３およびコレクタ電極用パッド５４の数はこれに限定されず、必要に応じて変更することができる。ＨＢＴ形成領域５２に形成されているＨＢＴのエミッタ電極（接地電極）は半導体装置５１の裏面の導体層（裏面電極）と電気的に接続された構成となっている。
【００７９】
図１１は、本実施の形態の半導体装置の概念的な要部平面図であり、図１２は、図１１のＢ−Ｂ線の断面図である。なお、図１１および図１２は、上記実施の形態１の図２および図３にそれぞれ対応する。
【００８０】
図１２に示されるように、例えばガリウムヒ素などのような半絶縁性化合物基板からなる基板６１上に、ｎ型のサブコレクタ層（第１半導体層）６２が形成されている。ｎ型のサブコレクタ層６２上には、ｎ型のコレクタ層６３とコレクタ電極６４が形成されている。ｎ型のコレクタ層６３上には、ｐ型のベース層６５が形成されている。ｐ型のベース層６５上には、ｎ型のエミッタ層６６とベース電極６７とが形成されている。ｎ型のエミッタ層６６上には、キャップ層６８が形成され、キャップ層６８上にはエミッタ電極６９が形成されている。基板６１の裏面には、エミッタ電極６９と図示しない領域で電気的に接続された裏面電極層７０が形成されており、裏面電極層７０を接地電位の支持台などに接続することで、エミッタ電極６９を接地電位とすることができる。
【００８１】
サブコレクタ層６２は、例えばガリウムヒ素等のような化合物半導体に例えばシリコン（Ｓｉ）等のような不純物が含有されてなり、コレクタ層６３は、例えばガリウムヒ素等のような化合物半導体に例えばシリコン等のような不純物が含有されてなり、ベース層６５は、例えばガリウムヒ素等のような化合物半導体に例えばカーボン等のような不純物が含有されてなる。エミッタ層６６は、例えばインジウムガリウムリン（ＩｎＧａＰ）とその上に形成されたガリウムヒ素との積層結晶層に、例えばシリコン（Ｓｉ）等のような不純物が含有されてなり、キャップ層６８は、例えばインジウムガリウムヒ素（ＩｎＧａＡｓ）等のような化合物半導体からなる。ベース電極６７は、例えば白金（Ｐｔ）／チタン（Ｔｉ）／金（Ａｕ）系合金層からなる。コレクタ電極６４は、例えば金ゲルマニウム（ＡｕＧｅ）／ニッケル（Ｎｉ）／金（Ａｕ）系合金層からなる。エミッタ電極６９は、例えばタングステンシリサイド（ＷＳｉｘ）等のようなシリサイド層からなる。
【００８２】
基板６１の主面上に、上記構成要素を覆うように、酸化シリコン（ＳｉＯｘ）等からなる絶縁膜７１が形成されている。必要に応じて絶縁膜７１にスルーホールが形成されて、ベース電極６７、コレクタ電極６４あるいはエミッタ電極６９に電気的に接続する配線層が形成されるが、理解を簡単にするために、ここでは図示およびその説明は省略する。
【００８３】
図１２に示された部分は繰り返しの最小単位であり、図１１に示されるように、図１２の構造が必要に応じて繰り返されて、ＨＢＴ形成領域５２に半導体増幅素子（ＨＢＴ）が形成されている。従って、単位半導体増幅素子（単位半導体素子）、ここでは単位ＨＢＴ（図１２に示されているＨＢＴ）、が複数個並列に接続されて、本実施の形態の半導体装置５１の半導体増幅素子（ＨＢＴ形成領域５２に形成されているＨＢＴ全体）が構成されている。なお、図１１においては、理解を簡単にするために、ベース電極用パッド５３、コレクタ電極用パッド５４、コレクタ電極６４、ベース電極６７およびエミッタ電極６９の形成領域またはパターンを模式的に示し、それ以外の構造については図示を省略している。
【００８４】
上記実施の形態１のゲート電極用パッド３およびドレイン電極用パッド４と同様に、本実施の形態においても、図１０に示されるように、ベース電極用パッド５３の配列とコレクタ電極用パッド５４の配列は、ＨＢＴ形成領域５２の側縁の中央部近傍領域では密に、端部近傍領域では疎になっている。図１０においては、ベース電極用パッド５３の配置の間隔が、電極列の両端部から中央部に向かうにつれて徐々に狭くなっており、コレクタ電極用パッド５４の配置の間隔も、電極列の両端部から中央部に向かうにつれて徐々に狭くなっている。従って、ＨＢＴ形成領域５２の側縁の中央部近傍領域（電極列の中央部近傍領域）でのベース電極用パッド５３のピッチまたは間隔ＷＢ１，ＷＢ２は、ＨＢＴ形成領域５２の側縁の端部近傍領域（電極列の端部近傍領域）でのベース電極用パッド５３の間隔ＷＢ３，ＷＢ４よりも小さい（ＷＢ１，ＷＢ２＜ＷＢ３，ＷＢ４）。ＨＢＴ形成領域５２の側縁の中央部近傍領域（電極列の中央部近傍領域）でのコレクタ電極用パッド５４の間隔ＷＣ１，ＷＣ２は、ＨＢＴ形成領域５２の側縁の端部近傍領域（電極列の端部近傍領域）でのコレクタ電極用パッド５４の間隔ＷＣ３，ＷＣ４よりも小さい（ＷＣ１，ＷＣ２＜ＷＣ３，ＷＣ４）。
【００８５】
他の構成については、上記実施の形態１と同様とすることができるので、ここでは詳しい説明は省略する。
【００８６】
本実施形態の半導体装置においても、上記実施の形態１と同様に、ベース電極用パッド５３およびコレクタ電極用パッド５４に接続されるボンディングワイヤのインダクタンスを均一にでき、各単位ＨＢＴの動作状態を均一にできる。これにより、半導体装置（半導体増幅素子）全体の動作を均一化することができる。また、半導体装置（半導体増幅素子）全体の出力、利得、効率または歪み特性を改善することが可能となる。また、ボンディングワイヤの長さを調整する必要はないので、半導体装置（半導体チップ）の実装エリア（実装面積）を低減できる。
【００８７】
（実施の形態５）
本実施の形態では、上記実施の形態１の半導体装置（半導体チップ）１とほぼ同様の半導体装置（半導体チップ）８０を実装した２ＧＨｚ帯携帯電話基地局用の電力増幅器である内部整合回路型パッケージ８１について説明する。このパッケージに求められる出力は例えば２５０Ｗと非常に大きいため、電力増幅用素子として用いられるＭＩＳＦＥＴの総ゲート幅は非常に大きい。
【００８８】
図１３は、本発明の一実施の形態に係る内部整合回路型パッケージの説明図である。
【００８９】
図１３に示される内部整合回路型パッケージ（半導体装置）８１は、パッケージステム８２と、パッケージステム８２上に配置された半導体チップ（ＳｉパワーＭＩＳＦＥＴチップ）８０とを備えている。半導体チップ８０の寸法は、例えば、長手方向長さが５ｍｍ、短手方向長さが１．５ｍｍである。半導体チップ８０には増幅素子としてＭＩＳＦＥＴが形成され、例えば耐圧８０Ｖ、Ｖｔｈ＝２．５Ｖ、ゲート幅１３．０ｃｍである。半導体チップ８０のゲート電極用パッド８３は、ボンディングワイヤ８４を介してＭＯＳＣ（ＭＯＳ　Ｃａｐａｃｉｔｏｒ）８５に電気的に接続されている。半導体チップ８０のドレイン電極用パッド８６は、ボンディングワイヤ８４を介して伝送線路基板８７上の伝送線路８８に電気的に接続されている。ボンディングワイヤ８４は、例えば直径５０μｍのアルミ線であり、ＭＯＳＣ８５は例えば１５０ｐＦである。伝送線路基板８７には、例えば、長手方向長４．８ｍｍ、短手方向長３．６ｍｍ、誘電率３８の低損失セラミック基板が用いられている。伝送線路８８は、例えば幅４．７ｍｍ、長さ３．５ｍｍである。また、内部整合回路型パッケージ８１は、入力用パッケージリード８９と出力用パッケージリード９０とをそれぞれ２つづつ有し、第１の信号伝達系統９１と第２の信号伝達系統９２の２系統の構成であり、プッシュプル回路に適用し、例えば２５０Ｗの出力を得ることができる。更に、第１の信号伝達系統９１および第２の信号伝達系統９２は、それぞれ２つの単位信号伝達系統９３があり、入力用パッケージリード８９と出力用パッケージリード９０でつながっている。
【００９０】
図１４は、図１３の内部整合回路型パッケージ８１のＣ−Ｃ線の概念的な断面図であり、図１５は、Ｄ−Ｄ線の概念的な断面図である。なお、図１４は、出力用パッケージリード９０側を見た断面図に対応する。
【００９１】
図１４においては、ボンディングワイヤ８４のうち、半導体チップ８０のドレイン電極用パッド８６と伝送線路８８の接続に用いられているボンディングワイヤ（出力側ボンディングワイヤ）８４ａが示されている。図１４に示されるように、上記実施の形態１のボンディングワイヤ３６および３７と同様に、本実施の形態においても、ボンディングワイヤ８４ａは、ボンディングワイヤ８４ａからなるボンディングワイヤ列９４における端部が疎に、中央部が密になるように配置されている。すなわち、ボンディングワイヤ８４ａの間隔が、ボンディングワイヤ列９４の両端部から中央部に向かって徐々に狭くなっている。
【００９２】
また、図１５に示されるように、半導体チップ８０と伝送線路基板８７とＭＯＳＣ８５とは、ボンディングワイヤ８４により電気的に接続されており、各ボンディングワイヤ８４は、その本数と接続位置およびループ高により調整されている。
【００９３】
次に、本実施の形態の基地局用内部整合回路型パッケージ８１の動作について説明する。以下では、第１の信号伝達系統９１と第２の信号伝達系統９２とは同様の構成であるため、第１の信号伝達系統９１および第２の信号伝達系統９２を構成する単位信号伝達系統９３を用いて説明する。
【００９４】
本実施の形態では、例えば信号の周波数は２ＧＨｚであり、半導体チップ８０のバイアス条件はドレイン電圧２８Ｖ、ゲート電圧２．９Ｖである。
【００９５】
入力側パッケージリード８９に入力された高周波信号は、ボンディングワイヤ８４によりＭＯＳＣチップ８５を介して半導体チップ８０に入力される。入力された信号は半導体チップ８０に形成されているＭＩＳＦＥＴにより増幅され、ボンディングワイヤ８４（８４ａ）により、伝送線路８８を介して出力側パッケージリード９０に伝達され、出力される。上記ボンディングワイヤ８４は、各部材を電気的に接続するためだけでなく、整合回路素子としての機能も果たしており、低インピーダンス側であるＦＥＴとの接続に用いられるボンディングワイヤが、高周波特性（パワー、効率、利得、歪み等）に対して感度が高い。
【００９６】
本実施の形態では、高周波特性への影響が大きい半導体チップ８０と伝送線路８８間に用いられる出力側ボンディングワイヤ８４ａの間隔が、上記実施の形態１のように調整されている。
【００９７】
通常、帯域内の出力、効率、利得あるいは歪み等の周波数特性改善のために回路の周波数特性の広帯域化が図れるようにボンディングワイヤのインダクタンスは設計されている。
【００９８】
半導体チップ８０の出力インピーダンスが高出力化に伴い非常に小さくなっているので、ボンディングワイヤのインダクタンスは小さいことが好ましい。また、ドレインには大電流が流れるため、ボンディングワイヤの抵抗成分による電圧ドロップを防がなくてはならない。
【００９９】
このため、半導体チップ８０と伝送線路８８との間の接続に用いられる出力側ボンディングワイヤ８４ａのインダクタンスは小さい値が望ましく、本実施の形態では出力側ボンディングワイヤ８４ａの本数を例えば２０本として実現している。
【０１００】
本実施の形態では、半導体チップ８０のドレイン電極用パッド８６と伝送線路８８との接続に用いられる出力側ボンディングワイヤ８４ａは、上記実施の形態１と同様の考えに基づき、ボンディングワイヤ列９４における端部が疎（間隔大）に、中央部が密（間隔小）になるように構成または配置されている。また、本実施の形態では、出力電極となるドレイン電極用パッド８６は、一つのまとまった（一体化された）長方形のパッドまたは長方形のパターンとしている。このため、一つの長方形のパターンからなるドレイン電極用パッド８６と伝送線路８８との間が複数のボンディングワイヤ８４ａによって並列に接続される。ワイヤボンディングの際に、ドレイン電極用パッド８６における出力側ボンディングワイヤ８４ａの接続位置を調整することにより、出力側ボンディングワイヤ８４ａの間隔が自由に設計できる。ワイヤボンディング工程において、一つの長方形のパターンからなるドレイン電極用パッド８６への出力側ボンディングワイヤ８４ａの接続密度をドレイン電極用パッド８６の端部で疎（接続位置の間隔大）に、中央部で密（接続位置の間隔小）にすることで、上記のようなボンディングワイヤ列９４の中央部が密に、端部が疎になるような出力側ボンディングワイヤ８４ａの配列を容易に実現できる。
【０１０１】
図１６は、本実施の形態の内部整合回路型パッケージ８１の出力特性を示すグラフである。図１６のグラフの横軸は入力電力、縦軸は出力電力に対応する。図１６のグラフにおいては、本実施の形態の内部整合回路型パッケージ８１の出力特性を実線で示し、ドレイン電極用パッドと伝送線路８６との接続に用いられる出力側ボンディングワイヤ８４ａを等間隔に設けた場合の比較例の出力特性を点線で示してある。
【０１０２】
図１６のグラフから分かるように、本実施の形態のように、半導体チップ８０のドレイン電極用パッド８６と伝送線路８８との接続に用いられる出力側ボンディングワイヤ８４ａを端部が疎に、中央部が密になるように配置させることで、出力特性が向上する（同じ入力電力に対して出力電力が向上する）。これにより、高性能の内部整合型パッケージを実現できる。特に、携帯電話基地局用の電力増幅器として有効である。
【０１０３】
なお、本実施の形態では、ボンディングワイヤのインダクタンスの不均一性に起因した高周波特性低下を改善するために、半導体チップ８０のドレイン電極用パッド８６と伝送線路８８との接続に用いられる出力側ボンディングワイヤ８４ａの配置を調整した。しかしながら、半導体チップ８０のゲート電極用パッド８３とＭＯＳＣ８５とを接続する入力側（ゲート側）のボンディングワイヤも出力側（ドレイン側）と同様に、ボンディングワイヤ列の端部が疎に、中央部が密になるように配置させてもよい。
【０１０４】
本実施の形態によれば、ボンディングワイヤの配列が調整できる半導体チップ（ＭＩＳＦＥＴチップ）を用いることにより、ＳｉパワーＭＩＳＦＥＴ全体の高周波特性（出力、利得、効率あるいは歪み等）を向上または改善できる。
【０１０５】
また、本実施の形態では、半導体チップのゲート電極用パッドまたはドレイン電極用パッドの配置、あるいはそれらへのボンディングワイヤの接続位置を調整することで、ボンディングワイヤの配列の疎密を利用してインダクタンスの不均一性を解消している。このため、ゲート電極用パッドまたはドレイン電極用パッドと伝送線路との間に長いボンディングワイヤを必要としない。このため、パッケージ内の限られた実装スペースに内部整合回路を構成するのに有利である。
【０１０６】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【０１０７】
前記実施の形態では、半導体装置（半導体チップ）と外部回路との接続体はボンディングワイヤとしたが、本発明はこれに限定されるものでなく、接続する配線としてストリップラインを用いた場合についても適用することができる。この場合、配線（ストリップライン）が中央で密に、端部で疎になるように設けられる。
【０１０８】
また、前記実施の形態では、ＭＩＳＦＥＴ（Ｓｉ−ＭＩＳＦＥＴ）やＨＢＴ（ＧａＡｓ−ＨＢＴ）を有する増幅回路を備えた半導体装置について説明したが、本発明は、これに限定されるものではなく、ＭＥＳＦＥＴ（Ｍｅｔａｌ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）、ＨＥＭＴ（Ｈｉｇｈ　Ｅｌｅｃｔｒｏｎ　Ｍｏｂｉｌｉｔｙ　Ｔｒａｎｓｉｓｔｏｒ）あるいはＧａＡｓ−ＦＥＴ（ＧａＡｓ−Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）などの他のＦＥＴ、あるいは他のバイポーラトランジスタを有する半導体装置についても適用することができる。また、ＲＦモジュールに適用することもできる。
【０１０９】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【０１１０】
配線接続用電極の配置を調整することにより、半導体増幅素子全体を均一に動作させることができる。また、高利得、高効率、あるいは低歪みの半導体増幅装置を提供することが可能となる。
【０１１１】
ソース電極または接地電極の構造を調整することにより、半導体増幅素子全体を均一に動作させることができる。また、高利得、高効率あるいは低歪みの半導体増幅装置を提供することが可能となる。
【図面の簡単な説明】
【図１】本発明の一実施の形態である半導体装置の上部概観を示す平面図である。
【図２】図１の半導体装置の概念的な要部平面図である。
【図３】図２のＡ−Ａ線の断面図である。
【図４】図１の半導体装置が用いられた高周波用電力増幅器の模式的な平面図である。
【図５】ボンディングワイヤの位置とインダクタンス値との関係を示すグラフである。
【図６】ボンディングワイヤの位置とインダクタンス値との関係を示すグラフである。
【図７】半導体装置のソースインダクタンスの説明図である。
【図８】本発明の他の実施の形態である半導体装置の概念的な要部平面図である。
【図９】本発明の他の実施の形態である半導体装置の概念的な要部平面図である。
【図１０】本発明の他の実施の形態である半導体装置の上部概観を示す平面図である。
【図１１】図１０の半導体装置の概念的な要部平面図である。
【図１２】図１１のＢ−Ｂ線の断面図である。
【図１３】本発明の他の実施の形態である内部整合回路型パッケージの説明図である。
【図１４】図１３の内部整合回路型パッケージのＣ−Ｃ線の概念的な断面図である。
【図１５】図１３の内部整合回路型パッケージのＤ−Ｄ線の概念的な断面図である。
【図１６】図１３の内部整合回路型パッケージの出力特性を示すグラフである。
【符号の説明】
１　半導体装置（半導体チップ）
２　ＭＩＳＦＥＴ形成領域
３　ゲート電極用パッド
３ａ　電極列
４　ドレイン電極用パッド
４ａ　電極列
１１　半導体基板
１２　半導体層（エピタキシャルシリコン層）
１３　ｐ型ウエル領域
１４ａ　ＭＩＳＦＥＴ
１４ｂ　ＭＩＳＦＥＴ
１５　ゲート絶縁膜
１６　ゲート電極
１７　ｎ＋型半導体領域
１８　ｎ−型半導体領域
１９　ｎ＋型半導体領域
２０　ｐ＋型半導体領域
２１　ｐ＋＋型半導体領域
２２　絶縁膜
２３　コンタクトホール
２４　プラグ
２５　ソース電極
２６　ドレイン電極
２７　絶縁膜
２８　導体層（裏面電極）
３０　高周波用電力増幅器
３１　整合回路
３２　回路基板
３３　支持台
３４　入力端子
３５　出力端子
３６　入力側ボンディングワイヤ
３７　出力側ボンディングワイヤ
３８　ボンディングワイヤ列
３９　ボンディングワイヤ列
５１　半導体装置（半導体チップ）
５２　ＨＢＴ形成領域域
５３　ベース電極用パッド
５４　コレクタ電極用パッド
６１　基板
６２　ｎ型のサブコレクタ層
６３　ｎ型のコレクタ層
６４　コレクタ電極
６５　ｐ型のベース層
６６　ｎ型のエミッタ層
６７　ベース電極
６８　キャップ層
６９　エミッタ電極
７０　裏面電極層
７１　絶縁膜
８０　半導体チップ
８１　内部整合回路型パッケージ
８２　パッケージステム
８３　ゲート電極用パッド
８４　ボンディングワイヤ
８４ａ　ボンディングワイヤ（出力側ボンディングワイヤ）
８５　ＭＯＳＣ
８６　ドレイン電極用パッド
８７　伝送線路基板
８８　伝送線路
８９　入力用パッケージリード
９０　出力用パッケージリード
９１　第１の信号伝達系統
９２　第２の信号伝達系統
９３　単位信号伝達系統
９４　ボンディングワイヤ列
ＷＧ１〜ＷＧ４　ゲート電極用パッドの間隔
ＷＤ１〜ＷＤ４　ドレイン電極用パッドの間隔
ＷＩ１〜ＷＩ４　入力側ボンディングワイヤの間隔
ＷＯ１〜ＷＯ４　出力側ボンディングワイヤの間隔
ＷＢ１〜ＷＢ４　ベース電極用パッドの間隔
ＷＣ１〜ＷＣ４　コレクタ電極用パッドの間隔
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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