(57)【要約】【課題】大規模システムＬＳＩのアイソレーションテストにおいて、出力端子選択回路の設計を複雑化させることなく端子数の削減を可能にし、テスト項目の削減およびテスト時間の短縮を実現する。【解決手段】複数のアイソレーションテスト対象回路４２０、４３０の出力信号において、全サイクルで“Ｈ”に固定された信号を論理積回路３４０でひとまとめにし、全サイクルで“Ｌ”に固定された信号を否定積回路３５０でひとまとめにし、全サイクルで期待値が“Ｈ”もしくはＬ”で同じタイミングで出力される信号を排他的否定積回路３６０でひとまとめにし、さらにこれらの出力を論理積回路４１０でひとまとめにする。【選択図】  図４
2004325180.tif 000002
【特許請求の範囲】
【請求項１】
複数の回路ブロックを搭載して構成される大規模システムＬＳＩのテスト方法であって、アイソレーションテスト時にテスト対象回路の複数の出力信号から論理レベルがハイレベルに固定される信号を選択し、選択した信号を論理積回路で集約し出力判定する大規模システムＬＳＩのテスト方法。
【請求項２】
複数の回路ブロックを搭載して構成される大規模システムＬＳＩのテスト方法であって、アイソレーションテスト時にテスト対象回路の複数の出力信号から論理レベルがローレベルに固定される信号を選択し、選択した信号を否定積回路で集約し出力判定する大規模システムＬＳＩのテスト方法。
【請求項３】
複数の回路ブロックを搭載して構成される大規模システムＬＳＩのテスト方法であって、アイソレーションテスト時にテスト対象回路の複数の出力信号から論理レベルのハイレベルもしくはローレベルが同じタイミングで出力される信号を選択し、選択した信号を排他的否定和回路で集約し出力判定する大規模システムＬＳＩのテスト方法。
【請求項４】
複数の回路ブロックを搭載して構成される大規模システムＬＳＩのテスト方法であって、アイソレーションテスト時にテスト対象回路の複数の出力信号から、論理レベルがハイレベルに固定される信号を選択して集約した論理積回路の出力信号、論理レベルがローレベルに固定される信号を選択して集約した否定積回路の出力信号および論理レベルのハイレベルもしくはローレベルが同じタイミングで出力される信号を選択して集約した排他的否定和回路の出力信号を論理積回路で集約し出力判定する大規模システムＬＳＩのテスト方法。
【請求項５】
複数の回路ブロックを搭載して構成される大規模システムＬＳＩのテスト方法であって、アイソレーションテスト時に複数のテスト対象回路の出力信号からそれぞれ論理レベルがハイレベルに固定される信号を選択し、選択した信号を論理積回路で集約し出力判定する大規模システムＬＳＩのテスト方法。
【請求項６】
複数の回路ブロックを搭載して構成される大規模システムＬＳＩのテスト方法であって、アイソレーションテスト時に複数のテスト対象回路の出力信号からそれぞれ論理レベルがローレベルに固定される信号を選択し、選択した信号を否定積回路で集約し出力判定する大規模システムＬＳＩのテスト方法。
【請求項７】
複数の回路ブロックを搭載して構成される大規模システムＬＳＩのテスト方法であって、アイソレーションテスト時に複数のテスト対象回路の出力信号からそれぞれ論理レベルのハイレベルもしくはローレベルが同じタイミングで出力される信号を選択し、選択した信号を排他的否定和回路で集約し出力判定する大規模システムＬＳＩのテスト方法。
【請求項８】
複数の回路ブロックを搭載して構成される大規模システムＬＳＩのテスト方法であって、アイソレーションテスト時に複数のテスト対象回路の出力信号からそれぞれ論理レベルがハイレベルに固定される信号を選択して集約した論理積回路の出力信号、論理レベルがローレベルに固定される信号を選択して集約した否定積回路の出力信号および論理レベルのハイレベルもしくはローレベルが同じタイミングで出力される信号を選択して集約した排他的否定和回路の出力信号を論理積回路で集約し出力判定する大規模システムＬＳＩのテスト方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は大規模システムＬＳＩのテスト方法に関し、特にアイソレーションテストを行う際に必要な端子数の削減技術に関する。
【０００２】
【従来の技術】
複数のＩＰコア等の回路ブロックを搭載して構成される大規模システムＬＳＩの機能テストにおいては、個々の回路ブロックを分離してテストするアイソレーションテストを行う際に、回路ブロック毎に使用する入出力端子が多くなるため、これらの端子数を削減する工夫がなされている。
【０００３】
図５は従来のアイソレーションテストにおけるピン数削減方法を採用した大規模システムＬＳＩの構成を示すブロック図である。図５において、ＬＳＩ５００は順序回路５１０と順序回路５２０およびセレクタ５３０を搭載し、回路選択入力端子５４０、テストパターン入力端子５５０、期待値比較出力端子５６０を備えている。
【０００４】
ＬＳＩ５００に対する一方のテストパターン入力は順序回路５１０を通りセレクタ５３０に達する。同様に、他方のテストパターン入力も順序回路５２０を通りセレクタ５３０に達する。そこで、セレクタ５３０に対して回路選択信号を入力することにより、どちらか一方の順序回路からの出力データを選択することができ、出力端子を削減することができる（特許文献１等参照）。
【０００５】
【特許文献１】
特開２０００−２６９８０５号公報
【０００６】
【発明が解決しようとする課題】
しかしながら上記従来の構成では、セレクタを用いた端子数削減方法であるため、アイソレーションテスト対象の回路ブロックが多くなるにつれ、回路選択用信号の入力端子数が増加してしまい、それを避けるためにモードコントローラを用いると出力端子選択回路の設計の複雑化するという欠点を有していた。また、アイソレーションテスト対象の回路ブロックが多くなるにつれ、テスト時間も増加するという欠点を有していた。
【０００７】
本発明は、上記従来の問題点を解決するもので、大規模システムＬＳＩの機能テストにおいて、出力端子選択回路の設計を複雑化させることなく端子数の削減を可能にし、アイソレーションテスト項目の削減およびテスト時間の短縮を実現することができる大規模システムＬＳＩのテスト方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】
請求項１の大規模システムＬＳＩのテスト方法は、複数の回路ブロックを搭載して構成される大規模システムＬＳＩのテスト方法であって、アイソレーションテスト時にテスト対象回路の複数の出力信号から論理レベルがハイレベルに固定される信号を選択し、選択した信号を論理積回路で集約し出力判定するものである。
【０００９】
請求項２の大規模システムＬＳＩのテスト方法は、複数の回路ブロックを搭載して構成される大規模システムＬＳＩのテスト方法であって、アイソレーションテスト時にテスト対象回路の複数の出力信号から論理レベルがローレベルに固定される信号を選択し、選択した信号を否定積回路で集約し出力判定するものである。
【００１０】
請求項３の大規模システムＬＳＩのテスト方法は、複数の回路ブロックを搭載して構成される大規模システムＬＳＩのテスト方法であって、アイソレーションテスト時にテスト対象回路の複数の出力信号から論理レベルのハイレベルもしくはローレベルが同じタイミングで出力される信号を選択し、選択した信号を排他的否定和回路で集約し出力判定するものである。
【００１１】
請求項１から３に記載の大規模システムＬＳＩのテスト方法によれば、テスト対象回路の出力に対して、論理積回路、否定積回路あるいは排他的否定和回路により出力信号がひとまとめにされ、これらのまとめられた信号により機能テストの期待値判定を行うことができるため、端子数を削減することができる。
【００１２】
請求項４の大規模システムＬＳＩのテスト方法は、複数の回路ブロックを搭載して構成される大規模システムＬＳＩのテスト方法であって、アイソレーションテスト時にテスト対象回路の複数の出力信号から、論理レベルがハイレベルに固定される信号を選択して集約した論理積回路の出力信号、論理レベルがローレベルに固定される信号を選択して集約した否定積回路の出力信号および論理レベルのハイレベルもしくはローレベルが同じタイミングで出力される信号を選択して集約した排他的否定和回路の出力信号を論理積回路で集約し出力判定するものである。
【００１３】
請求項４記載の大規模システムＬＳＩのテスト方法によれば、テスト対象回路の出力に対して、論理積回路、否定積回路および排他的否定和回路によりひとまとめにされた出力信号が、さらに論理積回路によりバーンインテスト判定信号としてまとめられるため、バーンインテスト時に端子数を一層削減することができる。
【００１４】
請求項５の大規模システムＬＳＩのテスト方法は、複数の回路ブロックを搭載して構成される大規模システムＬＳＩのテスト方法であって、アイソレーションテスト時に複数のテスト対象回路の出力信号からそれぞれ論理レベルがハイレベルに固定される信号を選択し、選択した信号を論理積回路で集約し出力判定するものである。
【００１５】
請求項６の大規模システムＬＳＩのテスト方法は、複数の回路ブロックを搭載して構成される大規模システムＬＳＩのテスト方法であって、アイソレーションテスト時に複数のテスト対象回路の出力信号からそれぞれ論理レベルがローレベルに固定される信号を選択し、選択した信号を否定積回路で集約し出力判定するものである。
【００１６】
請求項７の大規模システムＬＳＩのテスト方法は、複数の回路ブロックを搭載して構成される大規模システムＬＳＩのテスト方法であって、アイソレーションテスト時に複数のテスト対象回路の出力信号からそれぞれ論理レベルのハイレベルもしくはローレベルが同じタイミングで出力される信号を選択し、選択した信号を排他的否定和回路で集約し出力判定するものである。
【００１７】
請求項８の大規模システムＬＳＩのテスト方法は、複数の回路ブロックを搭載して構成される大規模システムＬＳＩのテスト方法であって、アイソレーションテスト時に複数のテスト対象回路の出力信号からそれぞれ論理レベルがハイレベルに固定される信号を選択して集約した論理積回路の出力信号、論理レベルがローレベルに固定される信号を選択して集約した否定積回路の出力信号および論理レベルのハイレベルもしくはローレベルが同じタイミングで出力される信号を選択して集約した排他的否定和回路の出力信号を論理積回路で集約し出力判定するものである。
【００１８】
請求項５から８に記載の大規模システムＬＳＩのテスト方法によれば、各論理回路でまとめられた信号により機能テストの期待値判定を行うことで端子数を削減することができるとともに、複数のアイソレーション対象回路のテストを同時に行うことで、アイソレーションテスト項目の削減およびテスト時間の短縮を実現することができる。
【００１９】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照しながら説明する。
（第１の実施形態）
図１は本発明の第１の実施形態に係るテスト方法を実行する大規模システムＬＳＩの構成を示すブロック図である。図１において、大規模システムＬＳＩ１００はモードコントローラ１１０とテスト対象回路１２０を搭載し、さらに、論理積回路１３０、否定積回路１４０、排他的否定和回路１５０を備え、テストモード設定入力端子１６０、テストパターン入力端子１７０、期待値比較出力端子１８０を有する。大規模システムＬＳＩ１００に搭載されるテスト対象回路ブロックは一般に複数であるが、ここではアイソレーションテスト対象となった１回路を示している。
【００２０】
モードコントローラ１１０はテストモード設定入力端子１６０からの複数のテストモード信号をデコードし、テスト対象回路１２０に対してテスト開始信号を出力する。論理積回路１３０は、テスト対象回路１２０の複数の出力で“Ｈ”に固定された信号をひとまとめにする。否定積回路１４０は、テスト対象回路１２０の複数の出力で“Ｌ”に固定された信号をひとまとめにする。排他的否定和回路１５０は、テスト対象回路１２０の複数の出力で“Ｈ”もしくは“Ｌ”が同じタイミングで出力される信号をひとまとめにする。
【００２１】
以上のように構成された大規模システムＬＳＩにおける機能テスト方法について、その動作を説明する。まず、モードコントローラ１１０に対してテストモードを設定するためのテストモード信号を入力する。モードコントローラ１１０はテストモード信号をデコードし、テスト対象回路１２０に対してテスト開始信号を出力する。テスト対象回路１２０は、テストパターン入力端子１７０からのテストデータを受けて動作し結果を出力する。
【００２２】
テスト対象回路１２０の出力に対して、論理積回路１３０は“Ｈ”に固定された出力信号をひとまとめにし、否定積回路１４０は“Ｌ”に固定された出力信号をひとまとめにし、排他的否定和回路１５０は“Ｈ”もしくは“Ｌ”が同じタイミングで出力される出力信号をひとまとめにするため、これらの信号を期待値比較出力端子１８０から出力し期待値判定を行うことにより、端子数の削減が実現される。
【００２３】
（第２の実施形態）
図２は本発明の第２の実施形態に係るテスト方法を実行する大規模システムＬＳＩの構成を示すブロック図である。図２において、大規模システムＬＳＩ２００はモードコントローラ１１０とテスト対象回路１２０を搭載し、さらに、論理積回路１３０および２１０、否定積回路１４０、排他的否定和回路１５０を備え、テストモード設定入力端子１６０、テストパターン入力端子１７０、期待値比較出力端子１８０を有する。
【００２４】
ここで、図１と同じ構成要素には同一符号を付し、その説明を省略する。図２においては、バーンインテスト判定に必要な程度に端子数の削減を図るため、論理積回路１３０、否定積回路１４０、排他的否定和回路１５０の各回路の出力信号を論理積回路２１０によりひとまとめにしている。この論理積回路２１０によりまとめられた信号を期待値比較出力端子１８０から出力しバーンインテスト判定を行うことにより、端子数の削減が実現される。
【００２５】
（第３の実施形態）
図３は本発明の第３の実施形態に係るテスト方法を実行する大規模システムＬＳＩの構成を示すブロック図である。図３において、大規模システムＬＳＩ３００はモードコントローラ３１０とテスト対象回路３２０および３３０を搭載し、さらに、論理積回路３４０、否定積回路３５０、排他的否定和回路３６０を備え、テストモード設定入力端子３７０、テストパターン入力端子３８０、期待値比較出力端子３９０を有する。大規模システムＬＳＩ３００に搭載されるテスト対象回路ブロックは一般に複数であるが、ここではアイソレーションテスト対象となった２回路を示している。
【００２６】
モードコントローラ３１０はテストモード設定入力端子３７０からの複数のテストモード信号をデコードし、テスト対象回路３２０および３３０に対してテスト開始信号を出力する。論理積回路３４０は、テスト対象回路３２０および３３０の複数の出力で“Ｈ”に固定された信号をひとまとめにする。否定積回路３５０は、テスト対象回路３２０および３３０の複数の出力で“Ｌ”に固定された信号をひとまとめにする。排他的否定和回路３６０は、テスト対象回路３２０および３３０の複数の出力で“Ｈ”もしくは“Ｌ”が同じタイミングで出力される信号をひとまとめにする。
【００２７】
以上のように構成された大規模システムＬＳＩにおける機能テスト方法について、その動作を説明する。まず、モードコントローラ３１０に対してテストモードを設定するためのテストモード信号を入力する。モードコントローラ３１０はテストモード信号をデコードし、テスト対象回路３２０および３３０に対してテスト開始信号を出力する。テスト対象回路３２０および３３０は、テストパターン入力端子３８０からのテストデータを受けて動作し結果を出力する。
【００２８】
テスト対象回路３２０および３３０の出力に対して、論理積回路３４０は“Ｈ”に固定された出力信号をひとまとめにし、否定積回路３５０は“Ｌ”に固定された出力信号をひとまとめにし、排他的否定和回路３６０は“Ｈ”もしくは“Ｌ”が同じタイミングで出力される出力信号をひとまとめにするため、これらの信号を期待値比較出力端子３９０から出力し期待値判定を行うことにより、端子数の削減が実現される。このように、複数のアイソレーション対象回路のテストを同時に行うことで、アイソレーションテスト項目の削減およびテスト時間の短縮を実現することができる。
【００２９】
（第４の実施形態）
図４は本発明の第４の実施形態に係るテスト方法を実行する大規模システムＬＳＩの構成を示すブロック図である。図４において、大規模システムＬＳＩ４００はモードコントローラ３１０とテスト対象回路３２０および３３０を搭載し、さらに、論理積回路３４０および４１０、否定積回路３５０、排他的否定和回路３６０を備え、テストモード設定入力端子３７０、テストパターン入力端子３８０、期待値比較出力端子３９０を有する。
【００３０】
ここで、図３と同じ構成要素には同一符号を付し、その説明を省略する。図４においては、バーンインテスト判定に必要な程度に端子数の削減を図るため、論理積回路３４０、否定積回路３５０、排他的否定和回路３６０の各回路の出力信号を論理積回路４１０によりひとまとめにしている。この論理積回路４１０によりまとめられた信号を期待値比較出力端子３９０から出力してバーンインテスト判定を行うことにより、端子数の削減が実現される。
【００３１】
【発明の効果】
以上説明したように、本発明によれば、論理積回路、否定積回路あるいは排他的否定和回路によりテスト対象回路の出力信号がひとまとめにされ、これらのまとめられた信号により機能テストの期待値判定を行うことができるため、端子数を削減することができる。また、複数のアイソレーション対象回路のテストを同時に行うことで、アイソレーションテスト項目の削減およびテスト時間の短縮を実現することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るテスト方法を実行する大規模システムＬＳＩの構成を示すブロック図。
【図２】本発明の第２の実施形態に係るテスト方法を実行する大規模システムＬＳＩの構成を示すブロック図。
【図３】本発明の第３の実施形態に係るテスト方法を実行する大規模システムＬＳＩの構成を示すブロック図。
【図４】本発明の第４の実施形態に係るテスト方法を実行する大規模システムＬＳＩの構成を示すブロック図。
【図５】従来の大規模システムＬＳＩの構成を示すブロック図。
【符号の説明】
１００、２００、３００、４００、５００  大規模システムＬＳＩ
１１０、３１０  モードコントローラ
１２０、３２０、３３０  テスト対象回路
１３０、２１０、３４０、４１０  論理積回路
１４０、３５０  否定積回路
１５０、３６０  排他的否定和回路
１６０、３７０  テストモード設定入力端子
１７０、３８０、５５０  テストパターン入力端子
１８０、３９０、５６０  期待値比較出力端子
５１０、５２０  順序回路
５３０  セレクタ
５４０  回路選択入力端子
【図１】
2004325180.tif 000003
【図２】
2004325180.tif 000004
【図３】
2004325180.tif 000005
【図４】
2004325180.tif 000006
【図５】
2004325180.tif 000007