(57)【要約】【課題】ビット幅を拡張することなく安価でスピードの遅い同期式メモリを複数使用し、しかも同期式メモリのスピードをあげることなく、高価でスピードの速い同期式メモリと同等の転送効率を実現すること。【解決手段】同一周波数で駆動されるＳＤＲＡＭＡ４ａ，ＳＤＲＡＭＢ４ｂをそれぞれ位相をπずらしたクロックで駆動し、ＳＤＲＡＭＡ４ａ，ＳＤＲＡＭＢ４ｂへ入出力するデータをマスク回路３ａ，３ｂを用いてπ期間分ハイインピーダンス制御し、データ確定から次の周期までの待ち時間の間に、ＳＤＲＡＭ４ａ，４ｂへのアクセス効率をあげる。【選択図】      図２
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【特許請求の範囲】
【請求項１】
同一周波数で位相の異なるクロックでそれぞれ駆動される複数の同期式メモリと、
上記同期式メモリへの入力データ、及び上記同期式メモリからの出力データの一部区間を遮蔽するマスク回路を具備した、上記同期式メモリのインタフェース部と、
を備えたことを特徴とするメモリ回路。
【請求項２】
請求項１記載のメモリ回路において、
上記同期式メモリがＬ個の場合、上記各同期式メモリの駆動クロックの周波数は２π／Ｌ毎の位相差を有する、
ことを特徴とするメモリ回路。
【請求項３】
請求項１記載のメモリ回路において、
上記同期式メモリと上記マスク回路との間で転送されるデータを、上記同期式メモリの有するデータ確定時間を満たすようにデータ有効期間を変更するデータ有効期間変更手段を、上記各同期式メモリに対応して配置した、
ことを特徴とするメモリ回路。
【請求項４】
請求項３記載のメモリ回路において、
上記データ有効期間変更手段は、
上記同期式メモリと上記マスク回路との間に配置されたＦＩＦＯ回路であることを特徴とするメモリ回路。
【請求項５】
請求項１記載のメモリ回路において、
上記マスク回路を、上記同期式メモリの内部に備えたことを、
特徴とするメモリ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はメモリ回路に関し、特にＬＳＩの同期式メモリを備えたものにおける、メモリの転送効率の向上を図るためのメモリインタフェース回路を具備したものに関するものである。
【０００２】
【従来の技術】
従来、同期式メモリを使用し転送能力をあげるための方法として、同期式メモリの動作周波数を上げるか、もしくは同期式メモリのビット幅自体を増加させる方法があった。従来の同期式メモリの構成の一例を図９に示す。図９はメモリのビット幅が２倍に増加する構成と、動作周波数が２倍になる構成の例を示す図である。このように構成されたメモリインタフェース回路を用いて従来ＬＳＩは同期式メモリとの転送効率をあげてきた（例えば、特許文献１）。
【０００３】
【特許文献１】
特開２００２−１５２０２９号公報（第２頁）
【０００４】
【発明が解決しようとする課題】
従来のメモリ回路のメモリインタフェース回路は以上のように構成されており、転送効率の向上を図っていたものであるが、上述した従来技術によれば、一般的に用いられる同期式メモリの転送効率をあげるためには、ビット幅拡張に起因するＰＩＮ数の増加、もしくはメモリの動作クロックの増加により、ＬＳＩの面積が増加したり、同期式メモリの動作テストが難しくなったりするため、設計も難しくなる。そのため製造コストが高価になり、メモリの動作テストの困難性からテストミスによる品質低下を招きやすくなるという問題点があった。
【０００５】
本発明は以上のような問題点を解消するためになされたもので、ビット幅を拡張することなく安価でスピードの遅い同期式メモリを複数使用し、しかも同期式メモリのスピードをあげることなく、高価でスピードの速い同期式メモリと同等の転送効率を実現することのできるメモリインタフェース回路を具備したメモリ回路を提供することを目的とする。
【０００６】
【課題を解決するための手段】
本発明の請求項１にかかるメモリ回路は、同一周波数で位相の異なるクロックでそれぞれ駆動される複数の同期式メモリと、上記同期式メモリへの入力データ、及び上記同期式メモリからの出力データの一部区間を遮蔽するマスク回路を具備した、上記同期式メモリのインタフェース部と、を備えたものである。
【０００７】
また、本発明の請求項２にかかるメモリ回路は、請求項１記載のメモリ回路において、上記同期式メモリがＬ個の場合、上記各同期式メモリの駆動クロックの周波数は２π／Ｌ毎の位相差を有する、ものとしたものである。
【０００８】
また、本発明の請求項３にかかるメモリ回路は、請求項１記載のメモリ回路において、上記同期式メモリと上記マスク回路との間で転送されるデータを、上記同期式メモリの有するデータ確定時間を満たすようにデータ有効期間を変更するデータ有効期間変更手段を、上記各同期式メモリに対応して配置したものである。
【０００９】
また、本発明の請求項４にかかるメモリ回路は、請求項３記載のメモリ回路において、上記データ有効期間変更手段は、上記同期式メモリと上記マスク回路との間に配置されたＦＩＦＯ回路としたものである。
【００１０】
また、本発明の請求項５にかかるメモリ回路は、請求項１記載のメモリ回路において、上記マスク回路を、上記同期式メモリの内部に備えたものである。
【００１１】
【発明の実施の形態】
以下、図面を参照しながら、本発明の実施の形態を説明する。
（実施の形態１）
図１に本発明の実施の形態１にかかるメモリインタフェース回路を備えたメモリ回路の構成の概要を示す。図２はその詳細図である。図に示すように、ＬＳＩ１はその内部の多重化回路１１を通じてｎビットの同一バス２に接続され、バス２はマスク回路３ａ，３ｂを通じてＳＤＲＡＭＡ４ａ，ＳＤＲＡＭＢ４ｂにそれぞれ接続されており、ＳＤＲＡＭＡ４ａ，ＳＤＲＡＭＢ４ｂは同一周波数でかつ、その位相を２π／Ｌ（ここではＬ＝２）ずらしたクロックＣＫＡ，ＣＫＢにそれぞれ同期して動作するように構成されている。なお、上記マスク回路３ａ，３ｂはデータの一部区間の出力を遮断するようなノイズマスク回路のような汎用的な回路を用いて実現することができる。
【００１２】
ｎビットのデータ列Ｘ個の入出力にＬ個のＳＤＲＡＭを用いる系では、（ＬＮ＋Ｋ）番目のデータがそれぞれのＳＤＲＡＭに入出力される(Ｎ：整数、Ｋ：０〜Ｌー１の整数)。
【００１３】
このように、本来ＳＤＲＡＭが同一クロックに同期して動作していたものを、その位相を２π／Ｌずらすことによって、データ確定から次の周期までのレイテンシー（待ち時間）の間に、複数のＳＤＲＡＭ（４ａ，４ｂ）にアクセスすることができる。この方式に従ったデータフローをＳＤＲＡＭへのＲｅａｄ、ＳＤＲＡＭからのＷｒｉｔｅに分けて、それぞれ、図４、図５として示す。
【００１４】
図中、斜線部分はマスク回路３ａ，３ｂによってマスクされていることを示す。バス２はＣＫＦ（ＳＤＲＡＭのベースクロック×Ｌ（Ｌ：使用するＳＤＲＡＭの数）)に同期し、多重変換器１１を介してＬＳＩ１内部の信号とやり取りをし、マスク回路３ａ，３ｂがデータの入出力を制限する。これによってＬＳＩ１とＳＤＲＡＭ４ａ，４ｂとは共に低速で動作させることができる。
【００１５】
図４のデータ読み出し時のデータフローを見てみると、位相が２π／ＬズレたＳＤＲＡＭＡ４ａ，４ｂの出力ＳＤ＿ｏｕｔ＿ＡとＳＤ＿ｏｕｔ＿Ｂはそれぞれ、ＬＳＩ１の内蔵するデータ制御部１２に制御されたマスク回路３ａ，３ｂによって、それぞれデータの後半部分がマスクされ、バス２に渡される。
【００１６】
ＬＳＩ１はバス２からデータを読み出し、多重変換器１１によって分離されて、それぞれＤａｔａ＿ｏｕｔ＿Ａ，Ｄａｔａ＿ｏｕｔ＿Ｂとして取り出される。
【００１７】
また、図５のデータ書き込み時のデータフローを見てみると、同期してＬＳＩ１に入力されるＤａｔａ＿ｉｎ＿Ａ，Ｄａｔａ＿ｉｎ＿Ｂは、多重変換器１１によって多重化されてバス２に転送され、マスク回路３ａ，３ｂによって、それぞれデータの前半部分がマスクされ、ＳＤＲＡＭＡ４ａ，ＳＤＲＡＭＢ４ｂの入力データＳＤ＿Ａ，ＳＤ＿ｉｎ＿Ｂとして供給され、それぞれ位相が２π／ＬズレたＳＤＲＡＭＡ４ａ，ＳＤＲＡＭＢ４ｂのクロック立ち上がり期間において取り込まれることになる。
【００１８】
また、位相のずれを２π／Ｌとすることで、多重変換器１１は図３のような簡単な構造にすることもできる。すなわち、図３において、１１１はクロックＣＫＡ，ＣＫＢを入力とし、さらに別入力されるクロックＣＫＡ，ＣＫＢの一方（ここではクロックＣＫＢ）をフリップフロップ１１２で位相反転させた出力を受けるスイッチング回路であり、クロックＣＫＡ，ＣＫＢの立ち上がりで入力データライン（クロックＣＫＡ，ＣＫＢ）の出力を切り替える動作を行う。
【００１９】
このように本実施の形態１によれば、ＳＤＲＡＭＡ４ａ，ＳＤＲＡＭＢ４ｂをそれぞれ位相をπずらしたクロックで駆動し、ＳＤＲＡＭＡ４ａ，ＳＤＲＡＭＢ４ｂへ入出力するデータをマスク回路３ａ，３ｂを用いてπ期間分ハイインピーダンス制御することによって、見かけ上従来と同じ速度のクロックにて動作しながらも、ＳＤＲＡＭＡ４ａ，ＳＤＲＡＭＢ４ｂへのデータ入出力時間を２倍に高速化することができ、転送効率を向上させることができる。
【００２０】
（実施の形態２）
次に本発明の実施の形態２にかかるメモリインタフェース回路を備えたメモリ回路について説明する。上記実施の形態１の場合、確かに低コストでの高速動作が可能となるが、このままでは多くの枚数の同期式メモリを使用することができない。その理由を以下に説明する。
【００２１】
同期式メモリにＳＤＲＡＭやDDRなどの同期メモリを用いる場合、データの確定時間が存在する。これにより、多数の同期メモリを使用する場合、バスの速度が速くなれば、転送レートが向上するが、同期メモリは位相がズレているだけで従来どおりのクロック速度で運用されている。一方、同期メモリの有するホールドやセットアップ時間からなるデータ確定時間は一定であり、このため図８に示すように、バスクロックと同期して動作するマスク回路から出力されるデータに、上記データ確定時間未満の無効データが発生し、同期メモリからの読み出し時にバスへのデータ出力が間に合わなくなったり、同期メモリへの書き込み時にはバスでデータが停滞したりする、などの現象が起こることが考えられる。
【００２２】
そこで本実施の形態２では、データ確定時間を考慮し、実施の形態１に対してさらにメモリインタフェースの実現性向上を行うことができるメモリインタフェースを提供するものである。
【００２３】
いま仮にＳＤＲＡＭを三枚用いる例を考えると、実施の形態１を用いた構成のままでは図６のようなタイミングチャートになる。
【００２４】
一方、図２に記載したメモリインタフェース回路において、図９(a)に示すように、ＳＤＲＡＭを３枚とし、各マスク回路３ａ〜３ｃにデータ有効期間変更手段であるＦＩＦＯ回路５ａ（５ｂ，５ｃ）を接続し、論理回路を用いてクロックＣＫＡ，ＣＫＢ，ＣＫＣから、これらクロックよりも周期の長いクロックをＣＬＫＡ，ＣＬＫＢ，ＣＬＫＣを作成してＦＩＦＯ回路５ａ（５ｂ，５ｃ）を駆動するように構成することで、図７のようなデータフローを実現することが可能になる。すなわち、バス２から出たデータが一旦マスク回路３ａ（３ｂ，３ｃ）に入力され、１クロックのレイテンシーでＦＩＦＯ５ａ（５ｂ，５ｃ）から送られることで、同期式メモリ４ａ（４ｂ，４ｃ）側では図１０に示すように、周期の長いクロックＣＬＫＡ，ＣＬＫＢ，ＣＬＫＣにてＦＩＦＯ回路５ａ（５ｂ，５ｃ）によってデータ転送が行われてデータの有効期間が延長され、データ確定時間を満たすデータとなるためＳＤＲＡＭ自体は全く通常のアクセスが可能となる。上記ＦＩＦＯ回路５ａ（５ｂ，５ｃ）としては、図９（ｂ）に示すように、スリップフロップ回路を組み合わせることで容易に構成することができる。
【００２５】
この方式によれば、レイテンシー１期間の後、１クロックでデータ列が３個転送されるので、ＬＳＩ１側から見た転送はデータ量が多いほどレートが高くなる。ＳＤＲＡＭ一つのバースト転送は８が限界であるが、この例の場合、ＳＤＲＡＭを３枚使用している構成となっているため２４バーストまで可能になる。その他、ＬＳＩ１のデータフローはレイテンシーが１クロック分入ること以外は実施の形態１と全く同じである。
【００２６】
このように本実施の形態２によれば、３つの同期式メモリ４ａ，４ｂ，４ｃとマスク回路３ａ，３ｂ，３ｃとの間で転送されるデータをバッファリングするＦＩＦＯ回路５ａ，５ｂ，５ｃを設け、高速クロックＣＫＦで動作するマスク回路３ａ，３ｂ，３ｃから出力される有効データ期間の短いデータをＦＩＦＯ回路５ａ，５ｂ，５ｃによってデータ有効期間を長くして同期式メモリ４ａ，４ｂ，４ｃに転送するようにしたから、同期式メモリの使用枚数を増やしてバスの転送速度を上げても、同期式メモリ４ａ，４ｂ，４ｃは従来のクロック速度のままで、データの確定時間を満足するデータの入出力を行うことができる。
【００２７】
なお、本実施の形態では、メモリとして安価な普及的なＳＤＲＡＭを例として３個用いて説明したが、使用するメモリの種類や個数はこれに限られるものではない。
【００２８】
また、上記各実施の形態ではマスク回路を同期式メモリとは別に設ける場合を例として示したが、同期式メモリに内蔵する構成でもよい。このようにすることで、メモリ回路の構成を簡略化することができる。
【００２９】
【発明の効果】
以上のように、本発明の請求項１にかかるメモリ回路によれば、同一周波数で位相の異なるクロックでそれぞれ駆動される複数の同期式メモリと、上記同期式メモリへの入力データ、及び上記同期式メモリからの出力データの一部区間を遮蔽するマスク回路を具備した、上記同期式メモリのインタフェース部と、を備えたものとしたので、見かけ上従来と同じ速度のクロックにて同期式メモリを動作しながらも、同期式メモリへのデータ入出力時間を高速化でき、一般的な同期式メモリを使用するＬＳＩセット上で、高価で速度の速い同期式メモリを使用することなく、かつＬＳＩ内部の速度を上げることなく、バスとその周辺回路のみを加えることにより、メモリＬＳＩ間で高速で高効率のデータ転送を実現することができ、低コストで品質の向上を実現できるという効果が得られる。
【００３０】
また、本発明の請求項２にかかるメモリ回路によれば、上記請求項１記載のメモリ回路において、上記同期式メモリがＬ個の場合、上記各同期式メモリの駆動クロックの周波数は２π／Ｌ毎の位相差を有する、ものとしたので、ＬＳＩに備える多重変換器の構成を簡単なものとすることができるという効果が得られる。
【００３１】
また、本発明の請求項３にかかるメモリ回路によれば、上記請求項１記載のメモリ回路において、上記同期式メモリと上記マスク回路との間で転送されるデータを、上記同期式メモリの有するデータ確定時間を満たすようにデータ有効期間を変更するデータ有効期間変更手段を、上記各同期式メモリに対応して配置したものとしたので、同期式メモリの使用枚数を増やしてバスの転送速度を上げても、同期式メモリは従来のクロック速度のままで、データの確定時間を満足するデータの入出力を行うことができるという効果が得られる。
【００３２】
また、本発明の請求項４にかかるメモリ回路によれば、上記請求項３記載のメモリ回路において、上記データ有効期間変更手段は、上記同期式メモリと上記マスク回路との間に配置されたＦＩＦＯ回路としたので、簡単な回路の追加で、同期式メモリメモリは従来のクロック速度のままで、データの確定時間を満足するデータの入出力を行うことができるという効果が得られる。
【００３３】
また、本発明の請求項５にかかるメモリ回路によれば、請求項１記載のメモリ回路において、上記マスク回路を上記同期式メモリの内部に備えたものとしたので、回路構成を簡単なものにすることができるという効果が得られる。
【図面の簡単な説明】
【図１】本発明の実施の形態１にかかるメモリ回路のメモリインタフェース回路の構成を示す図である。
【図２】上記実施の形態１にかかるメモリ回路のメモリインタフェースの詳細な構成を示す図である。
【図３】上記メモリ回路に用いられる多重化回路の例を示す図である。
【図４】上記メモリ回路のデータ読み出し時のデータフローを示す図である。
【図５】上記メモリ回路のデータ書き込み時のデータフローを示す図である。
【図６】同期式メモリを３枚用いた時のメモリ回路のデータフローを示す図である。
【図７】本発明の実施の形態２にかかるメモリ回路のデータフローを示す図である。
【図８】上記実施の形態２にかかるメモリ回路の動作を説明するためのクロックとデータ確定時間との関係を示す図である。
【図９】本発明の実施の形態２にかかるＦＩＦＯ回路を含むメモリ回路の回路図（図(a)）、及びＦＩＦＯ回路の詳細な構成を示す図（図(b)）である。
【図１０】上記実施の形態２にかかるメモリ回路の動作を説明するためのクロックを示す図である。
【図１１】従来のメモリインタフェース回路の構成例を示す図である。
【符号の説明】
１  ＬＳＩ
２  バス（ＢＵＳ）
３ａ〜３ｃ  マスク回路
４ａ〜４ｃ  同期式メモリ（ＳＤＲＡＭ）
５ａ〜５ｃ  ＦＩＦＯ回路
１１  多重変換機
１２  データ制御部
１１１  スイッチング回路
１１２  フリップフロップ
ＣＫＡ，ＣＫＢ  ＳＤＲＡＭのベースクロック
ＣＫＦ  ＢＵＳの動作クロック
ＳＤ＿ｉｎ  ＳＤＲＡＭへの入力
ＳＤ＿ｏｕｔ  ＳＤＲＡＭからの出力
Ｄａｔａ＿ｉｎ  ＬＳＩへの入力
Ｄａｔａ＿ｏｕｔ  ＬＳＩからの出力
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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