(57)【要約】【課題】　ナノメートル・スケールの接合寸法を持つバイポーラ接合トランジスタおよび半導体接合を製造する。【解決手段】　基板と、基板の上に配置された第１の極性のドーパントを含むベース・エピタキシャル半導体層と、前記基板の上に配置された第２の極性のドーパントを含む第１の半導体層と、前記ベース・エピタキシャル半導体層と前記第１の半導体層との間に形成された第１の接合であって、少なくとも１つの横寸法が約７５ナノメートルよりも小さいエリアを持つ第１の接合と、を備える半導体デバイスを提供する。この半導体デバイスは、ベース・エピタキシャル半導体層の上に形成された第２の極性のドーパントを含む第２の半導体層と、ベース・エピタキシャル半導体層および第２の半導体層との間に形成された第２の接合であって、少なくとも１つの横寸法が約７５ナノメートルよりも小さいエリアを持つ第２の接合を備える。　 【選択図】図３
2004119962.tif 000002
【特許請求の範囲】
【請求項１】
　基板と、
　前記基板の上に配置された第１の極性のドーパントを含むベース・エピタキシャル半導体層と、
　前記基板の上に配置された第２の極性のドーパントを含む第１の半導体層と、
　前記ベース・エピタキシャル半導体層と前記第１の半導体層との間に形成された第１の接合であって、少なくとも１つの横寸法が約７５ナノメートルよりも小さいエリアを持つ第１の接合と、
　を備える半導体デバイス。
【請求項２】
　前記ベース・エピタキシャル半導体層の上に形成された前記第２の極性のドーパントを含む第２の半導体層と、
　前記ベース・エピタキシャル半導体層と前記第２の半導体層との間に形成された、長さおよび幅を持つ第２の接合であって、少なくとも１つの横寸法が約７５ナノメートルよりも小さいエリアを持つ第２の接合と、
　をさらに備える請求項１記載の半導体デバイス。
【請求項３】
　前記ベース・エピタキシャル半導体層の一部に対してオーミック・コンタクトを形成し、また前記第１の半導体層か、前記第２の半導体層のいずれかの一部に対してショットキー障壁を形成して、それにより、ショットキー・ダイオード・クランプ・バイポーラ接合トランジスタが形成される導電層をさらに備える請求項２記載の半導体デバイス。
【請求項４】
　前記基板が、前記第２の極性のドーパントを持って前記第１の半導体層を形成する半導体基板をさらに備える請求項１記載の半導体デバイス。
【請求項５】
　前記ベース・エピタキシャル半導体層が、互いにほぼ平行な複数のエピタキシャル半導体ベース・ラインをさらに備え、前記第１の半導体層は、互いにほぼ平行で、かつ、前記複数のエピタキシャル半導体ベース・ラインに対して所定の角度をなす複数の第１の半導体ラインをさらに備える請求項１記載の半導体デバイス。
【請求項６】
　互いにほぼ平行で、かつ、前記複数のエピタキシャル半導体ベース・ラインに対して所定の角度をなす複数の第２の半導体ラインをさらに備える請求項５記載の半導体デバイス。
【請求項７】
　前記基板が、前記基板と、前記エピタキシャル半導体ベース・ラインとの間に設けられた誘電体層をさらに備える請求項５記載の半導体デバイス。
【請求項８】
　前記基板が、前記基板と、前記ベース・エピタキシャル半導体層との間に設けられた誘電体層をさらに備える請求項１記載の半導体デバイス。
【請求項９】
　ナノ・スケールの半導体接合を形成する方法であって、
　エピタキシャル半導体層上に刷込み層を作り出すステップと、
　ナノ・インプリンタを、前記刷込み層に対して押し付けるステップと、
　前記エピタキシャル半導体層の選択部分を除去するステップと、
　少なくとも１つの横寸法が約７５ナノメートルよりも小さいエリアを持つエピタキシャル半導体構造物を形成するステップと、
　少なくとも１つの横寸法が約７５ナノメートルよりも小さいエリアを持つ第１の半導体接合を形成するステップと、
を有する方法。
【請求項１０】
　第１の極性のドーパントを含むエピタキシャル半導体層を、相補形ドープ半導体基板上に作り出すステップをさらに有する請求項９記載の方法。
【請求項１１】
　前記基板と、前記エピタキシャル半導体層との間に、誘電体層を作り出すステップをさらに有する請求項１０記載の方法。
【請求項１２】
　請求項９の方法によって作り出されるバイポーラ接合トランジスタ。
【請求項１３】
　前記エピタキシャル半導体構造物の上に、第１の平坦化用誘電体層を作り出すステップと、
　前記エピタキシャル半導体構造物とほぼ同じ厚さに、前記第１の平坦化用誘電体層を平坦化するステップと、
　第２の極性のドーパントを含む第２の半導体層を、前記エピタキシャル半導体層および前記第１の平坦化用誘電体層の上に作り出すステップと、
　前記第２の半導体層上で、第２の刷込み層を作り出すステップと、
　ナノ・インプリンタを、前記第２の刷込み層に対して押し付けるステップと、
　前記第２の半導体層の選択部分を除去するステップと、
　少なくとも１つの横寸法が約７５ナノメートルよりも小さいエリアを持つ第２の半導体構造物を形成するステップと、
をさらに有する請求項９記載の方法。
【請求項１４】
　前記エピタキシャル半導体構造物を形成するステップは、互いにほぼ平行な複数のエピタキシャル半導体ラインを形成するステップをさらに含み、また、前記第２の半導体構造物を形成するステップは、互いにほぼ平行で、かつ、前記複数のエピタキシャル半導体ラインに対して所定の角度をなす複数の第２の半導体ラインを形成するステップをさらに有する請求項１３記載の方法。
【請求項１５】
　前記刷込み層の一部と、前記エピタキシャル半導体層の一部の上に、エッチング・マスクを生成するステップをさらに有する請求項９記載の方法。
【請求項１６】
　前記エッチング・マスクを生成するステップが、
　前記刷込み層の一部と、前記エピタキシャル半導体層の一部の上に、拡散バリヤを作り出すステップと、
　前記拡散バリヤの上に、導電層を作り出すステップと、
をさらに有する請求項１５記載の方法。
【請求項１７】
　前記ナノ・インプリンタを押し付けるステップは、前記刷込み層を加熱するステップをさらに有する請求項９記載の方法。
【請求項１８】
　前記エピタキシャル半導体層をエッチングするステップをさらに有する請求項９記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
　ナノメートル・スケールの半導体デバイスとその製造法に関する。
【背景技術】
【０００２】
　この数年にわたって、ますます安く、かつ軽量な携帯用の電子装置の需要により、高密度のメモリチップを含め、耐久性があり、軽量で、かつ安価な、複雑さを増す電子回路を製造する要求が高まってきた。この３０年にわたって、このような要求の高まりは、計算能力、電気通信能力、信号処理能力の空前の進歩をもたらす超小型電子デバイスの能力のほぼ絶え間ない急上昇により、大いにあおられてきた。さらに、このように複雑さが増すと、それに対応して集積回路デバイスの部分サイズ（ｆｅａｔｕｒｅ　ｓｉｚｅ）が小さくなり、このことは、通常、「ムーアの法則」に従っている。しかしながら、集積回路の部分サイズを引き続きナノメートルのところまで小さくすることが、ますます困難となっており、物理的理由と経済的理由の合体した理由で、限界に近づきつつあるかもしれない。
【０００３】
　ナノメートル・スケールの装置を製作する問題に対する以前の提案された解決策は、通常、２つに区分されている。一方の一般分野は、新しいパターン化技法として述べることができ、また他方の一般分野は、ナノメートル・スケールの寸法を持つ新しい材料をともなう。新しいパターン化技法は、輻射を利用する投影システムと、パーティクル・ビームまたはスキャニング・プローブを利用する直接描画システムを両方とも含む。さらに新しい、さらに高解像度の投影システムは、シンクロトロンなどの高価な放射源を必要としている。その一方、直接描画システムは、通常、同時に投影システムを利用する多くの構造物を露光することと対照的に、それぞれの構造物を個々に描画するシリアル・プロセスを必要としている。したがって、直接描画システムは、通常、投影システムと比較すると、スループットがさらに小さくなり、この場合も、製造上の複雑さが増すか、費用が増すかいずれか、あるいは、その両方がもたらされる。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
　最近、半導体の性質とナノメートル・スケールの寸法を持つ新材料が合成され、組み立てられて、ナノメートル・スケールのデバイスが得られた。しかしながら、このようなナノメートル・スケールの材料を成形した後で、その材料は、いずれかの端を基板にランダムに付けるか、あるいは、両端を解放して、ランダムに配置構成されることが多い。このようにランダムであることは、ナノメートル・サイズの構成要素を物理的に取り扱うことの難しさとともに、複製できる実用的なナノメートル・スケールのデバイスの製造に重大な課題を呈している。
【０００５】
　このような問題がなくならない場合には、電子装置に用いられるより安く、より速く、より高密度で、かつより低電力の集積回路において、この１０年間にわたって見られた継続的な成長は不可能になろう。この発明は、ナノメートル・スケールの接合寸法を持つバイポーラ接合トランジスタおよび半導体接合を設計し、製造することができるようにするものである。本発明は、エックスサイチュー（ex-situ、別の場所で処理すること）法で形成された半導体ナノワイヤのアレイをあらかじめ物理的に位置合わせされたナノワイヤのアレイの上に物理的に位置合わせして、ダイオードまたはバイポーラ接合トランジスタを製造するようなプロセスを必要としない。本発明は、それぞれの層に対して、材料もドーパントも最適化できるようにして、ダイオードまたはバイポーラ・トランジスタの性能を最適化するプロセスを提供する。
【課題を解決するための手段】
【０００６】
　この発明は、その一面によると、基板と、基板の上に配置された第１の極性のドーパントを含むベース・エピタキシャル半導体層と、前記基板の上に配置された第２の極性のドーパントを含む第１の半導体層と、前記ベース・エピタキシャル半導体層と前記第１の半導体層との間に形成された第１の接合であって、少なくとも１つの横寸法が約７５ナノメートルよりも小さいエリアを持つ第１の接合と、を備える半導体デバイスを提供する。この半導体デバイスは、一形態においては、ベース・エピタキシャル半導体層の上に形成された第２の極性のドーパントを含む第２の半導体層と、ベース・エピタキシャル半導体層および第２の半導体層との間に形成された第２の接合であって、少なくとも１つの横寸法が約７５ナノメートルよりも小さいエリアを持つ第２の接合を備える。
【０００７】
　また、一面によると、この発明は、ナノ・スケールの半導体接合を形成する方法であって、エピタキシャル半導体層上に刷込み層を作り出すステップと、ナノ・インプリンタを、前記刷込み層に対して押し付けるステップと、前記エピタキシャル半導体層の選択部分を除去するステップと、少なくとも１つの横寸法が約７５ナノメートルよりも小さいエリアを持つエピタキシャル半導体構造物を形成するステップと、少なくとも１つの横寸法が約７５ナノメートルよりも小さいエリアを持つ第１の半導体接合を形成するステップと、を有する方法を提供する。この発明の一形態では、バイポーラ接合トランジスタが形成される。
【発明を実施するための最良の形態】
【０００８】
　次に図面を参照してこの発明の実施形態を説明するが、図面は、スケール通りではないことに留意されたい。さらに、能動要素の様々な部分は、スケールで描かれていない。本発明をさらに明確に理解させるように、いくつかの寸法を他の寸法に対して誇張している。本明細書に例示される実施形態の一部は、奥行きと幅を持つ様々な領域が、二次元の図で示されているとはいえ、これらの領域は、実は三次元の構造物であるデバイスのほんの一部分を図解したものであることが、明確に理解されよう。よって、これらの領域は、実際のデバイス上に組み立てられるときに、長さ、幅、奥行きを含む三次元をとることになる。さらに、本発明は、能動デバイス（ａｃｔｉｖｅ　ｄｅｖｉｃｅ）を対象とした実施形態で例示されているが、このような例示は、本発明の範囲または適用性を制約するつもりはない。本発明の能動デバイスは、例示される物理的構造物に限定されるつもりはない。これらの構造物は、本発明が、現在好ましい実施形態に役立ち、かつ適用されることを実証するために、含められている。
【０００９】
　図１は、半導体接合の形式で、本発明の模範的な実施形態を図解したものである。基板１２０と、第１の半導体構造物１３２が、ダイオード１００を形成している。この実施形態では、基板１２０は、指定した濃度にてｐドープまたはｎドープされた第１の極性のドーパントを含む半導体ウェーハである。この特定のドーパント材料とドーパント濃度は、このデバイスが用いられる特定の用途だけでなく、その接合寸法などの様々なファクタによっても左右されよう。この実施形態では、第１の半導体構造物１３２は、エピタキシャル層である。しかしながら、代替実施形態では、ダイオード１００は、例えば、多結晶層または非晶質層から形成された半導体構造物を利用することもある。第１の半導体構造物１３２は、第２の極性のドーパント（例えば、基板１２０のものに対して相補形のドーパント）を含む。第１の半導体構造物１３２は、従来の半導体処理装置を用いて、基板１２０上に配置された半導体薄膜から形成することができる。この実施形態では、第１の半導体構造物１３２は、ほぼ平坦な上面と側面を持っている。しかしながら、他の実施形態では、他の構造物も利用することができる。この実施形態では、第１の構造物１３２は、約１．０ナノメートルから約７５ナノメートルまでの範囲内の厚さを持っている。代替実施形態では、第１の構造物１３２は、約1.0ナノメートルから約1,000ナノメートルまでの範囲内の厚さを持っている場合がある。基板１２０に用いられるものと反対の極性のドーパントを用いて、第１の構造物１３２にドープする。ここで、反対の極性は、極性が反対のアクセプタ・ドーパントとドナー・ドーパントから定義される（例えば、第１の極性のドーパントは、ｎ形であり、次に、第２の極性のドーパントはｐ形である）。エピタキシャル構造物１３２と基板１２０との界面は、基板１２０中に利用される特定のドーパントによって、ｐｎ接合か、ｎｐ接合のいずれかを持つ第１の接合１３４を形成する。さらに、接合１３４は、少なくとも１つの横寸法が約７５ナノメートルよりも小さい、長さ１３７と幅１３６によって形成されたエリアを含む。代替実施形態により、半導体接合１３４は、少なくとも１つの横寸法が約５０ナノメートルよりも小さいエリアを持っている。好ましくは、接合１３４は、その界面に定められた面積が、約15,000平方ナノメートルよりも小さく、さらに好ましくは、約5,000平方ナノメートルよりも小さい。半導体接合１３４は、１０テラデバイス／ｃｍ２を提供し、また、代替実施形態では、このデバイスが用いられる特定の用途により、デバイスの面密度は、約0.2テラデバイス／ｃｍ２から、約10.0テラデバイス／ｃｍ２にわたることがある。
【００１０】
　図２ａは、第１の半導体層２３２、ベース・エピタキシャル半導体層２４２、第２の半導体層２４６（すべて、基板２２０の上に配置される）によって形成されたバイポーラ接合トランジスタ２０２の形式で、本発明の模範的な実施形態を図解したものである。この実施形態では、基板２２０は、基板２２０と、半導体層２３２、２４２、２４６との間に誘電体層２２６を設けた従来のシリコン半導体ウェーハである。誘電体層２２６は、例えば、埋込み酸化物層、または絶縁物上半導体（ＳＯＩ、semiconductor on insulator）の構造を含むことがある。代替実施形態では、基板２２０は、数例を挙げれば、ガリウムヒ素、ゲルマニウム、ガラス、サファイア、リン化インジウムなどの広範な材料のうちの任意のものである。
【００１１】
　エピタキシャル薄膜は、半導体層２３２、２４２、２４６を作り出すために利用されるものであって、従来の半導体処理装置を用いて形成される。第１の半導体層２３２は、指定したドーパントとドーパント濃度を含むものであって、基板２２０と、ベース・エピタキシャル半導体層２４２との間に形成される。特定のドーパント材料とドーパント濃度は、デバイスが用いられる特定の用途だけでなく、接合寸法などの様々なファクタにも左右されよう。ベース・エピタキシャル半導体層２４２、すなわち、ベース構造物を形成するのに用いられるエピタキシャル半導体ベース層は、第１の極性のドーパントを含む。第１の極性は、第１の半導体層２３２に用いられる極性とは反対の極性である。第１の半導体層２３２は、第２の極性のドーパントを含む。この実施形態では、ベース・エピタキシャル層２４２は、約１．０ナノメートルから約７５ナノメートルまでの範囲内の厚さを持っている。代替実施形態では、ベース・エピタキシャル層２４２は、約1.0ナノメートルから約1,000ナノメートルまでの範囲内の厚さを持つこともある。第１の半導体層２３２とベース・エピタキシャル層２４２との間の界面は、第１の半導体層２３２に利用される特定のドーパントによって、ｐｎ接合か、ｎｐ接合のいずれかを持つ第１の半導体接合２３４を形成する。さらに、第１の接合２３４は、少なくとも１つの横寸法が約７５ナノメートルよりも小さい、長さ２３７と幅２３６によって形成されたエリアを含む。代替実施形態では、第１の接合２３４は、少なくとも１つの横寸法が約５０ナノメートルよりも小さいエリアを持っている。好ましくは、第１の接合２３４は、その界面に定められた面積が、約15,000平方ナノメートルよりも小さく、さらに好ましくは、約5,000平方ナノメートルよりも小さい。
【００１２】
　第２の半導体接合２４４は、ベース・エピタキシャル半導体層２４２と第２の半導体層２４６との間に形成される。第２の半導体層２４６は、第１の半導体層２３２のものと同じドーパント極性を持つものであって、ベース・エピタキシャル半導体層２４２の上に形成される。しかしながら、第２の半導体層２４６は、異なるドーパント濃度だけでなく、第１の半導体層２３２とは異なるドーパント材料も持つ。第２の接合２４４は、少なくとも１つの横寸法が約７５ナノメートルよりも小さい、長さ２４９と幅２４８によって形成されたエリアを含む。代替実施形態では、第２の接合２４４は、少なくとも１つの横寸法が約５０ナノメートルよりも小さいエリアを持っている。好ましくは、第２の接合２３４は、その界面に定められた面積が、約15,000平方ナノメートルよりも小さく、さらに好ましくは、約5,000平方ナノメートルよりも小さい。この実施形態では、バイポーラ接合トランジスタ２０２は、垂直に揃えられたバイポーラ・トランジスタを形成している。さらに、この実施形態では、ベース、コレクタ、エミッタの要素は、個々に適切なレベルまでドープすることができる。例えば、バイポーラ・トランジスタのエミッタを形成する第１の半導体層２３２はｐドープされ、また、そのコレクタ（すなわち、第２の半導体層２４６）は多量にｐドープされて（すなわち、ｐ＋＋）、ｎドープされたベース（すなわち、ベース・エピタキシャル層２４２）とともに、ｐｎｐバイポーラ・トランジスタを形成することがあり、したがって、それにより、このトランジスタの性能を最適化する構造物が提供される。さらに、代替実施形態では、第１の半導体層２３２とベース・エピタキシャル層２４２を利用して、図１に述べられるものと同様なダイオードを形成することができる。さらに、代替実施形態では、ベース・エピタキシャル層２４４だけでなく、第１のエピタキシャル半導体層２３２や第２のエピタキシャル半導体層２４６も、半導体層の任意の組合せを利用することができる。例えば、第１の層と第２の層は、多結晶層から作り出され、またベース層は、エピタキシャル層から作り出すことができる。他の例では、第１の層がエピタキシャル層から作り出される一方で、ベース層が多結晶層から作り出され、また第２の層が非晶質層から作り出される。
【００１３】
　電気コンタクト２１６は、バイポーラ・トランジスタ２０２が入っている電子装置で利用される信号の電気経路を与えるために、第２の半導体層２４６の一部の上に形成される。エピタキシャル層２３２およびベース・エピタキシャル層２４２に対する電気コンタクトは、図示されてない。さらに、代替実施形態では、電気コンタクト２１６は、それが第２のエピタキシャル構造物２４６に対してショットキー障壁２１４を形成する導電層から形成することができる。また、この導電層は、さらに、ベース・エピタキシャル半導体層２４２の一部に対してオーミック・コンタクト２１２も形成して、図２ｂに示されるショットキー・ダイオード・クランプ・バイポーラ接合トランジスタ２０２’を形成する。さらに他の実施形態では、このようなショットキー・ダイオード・クランプ・バイポーラ接合トランジスタはまた、この導電層を利用して、ベース・エピタキシャル半導体層２４２の一部に対してオーミック・コンタクト、また第１の半導体層２３２の一部に対してショットキー・バリヤ・コンタクトを形成することによって、形成することができる。
【００１４】
　図３は、ドープされた半導体ウェーハ３２０、第１の半導体構造物３３２、第２の半導体構造物３４２を含むバイポーラ接合トランジスタ３０２の形式で、本発明の代替実施形態を図解したものである。この実施形態では、基板３２０は、ｐドープまたはｎドープされた半導体ウェーハであって、バイポーラ接合トランジスタ３０２のエミッタまたはコレクタを形成している。この実施形態では、基板３２０は、第１の極性のドーパントとして指定されたドーパントと、ドーパント濃度を持つ従来のドープされたウェーハである。この特定のドーパント材料とドーパント濃度は、このデバイスが用いられる特定の用途だけでなく、接合寸法などの様々なファクタによっても左右される。代替実施形態では、基板３２０は、数例を挙げれば、シリコン、ガリウムヒ素、ゲルマニウム、リン化インジウムなどの広範な材料のうちの任意のものを用いることができる。
【００１５】
　半導体薄膜は、従来の半導体処理装置を用いて、基板３２０上に配置される。半導体薄膜を利用して、ほぼ平坦な上面と側面を持つ第１の半導体構造物３３２を作り出す。この実施形態では、第１の半導体構造物３３２は、エピタキシャル半導体層である。しかしながら、代替実施形態では、非晶質層または多結晶層などの広範に利用できる半導体層の任意のものを利用して、半導体薄膜を形成することができる。第１の構造物３３２は、基板３２０に用いられるものと反対の極性のドーパント（例えば、相補形のドーパント）を用いてドープされ、このドーパントは、第２の極性のドーパントと呼ばれる。第１の構造物３３２と基板３２０との間の界面は、基板３２０に利用される特定のドーパントによって、ｐｎ接合か、ｎｐ接合のいずれかを持つ第１の半導体接合３３４を形成する。さらに、第１の接合３３４は、接合３３４で形成された平面内の少なくとも１つの横寸法が約７５ナノメートルよりも小さい、長さ３３７と幅３３６によって形成されたエリアを含む。代替実施形態では、第１の接合３３４は、少なくとも１つの横寸法が約５０ナノメートルよりも小さいエリアを持っている。代替実施形態では、第１の接合３３４は、その界面に定められた面積が、約15,000平方ナノメートルよりも小さく、さらに好ましくは、約5,000平方ナノメートルよりも小さい。
【００１６】
　第２の半導体接合３４４は、第２の半導体構造物３４２と第１の構造物３３２との間に形成される。第２の半導体構造物３４２は、基板３２０のものと同じドーパント極性を持っている（例えば、第１の極性のドーパント）。しかしながら、第２の半導体構造物３４２は、異なるドーパント濃度だけでなく、基板３２０とは異なるドーパント材料も持つことができる。この実施形態では、第２の半導体構造物３４２は、第１の半導体構造物３３２上に形成された多結晶薄膜から形成される。第２の半導体構造物３４２は、ほぼ平坦な上面と側面を持っている。さらに、代替実施形態では、第２の半導体構造物３４２は、非晶質薄膜またはエピタキシャル薄膜を利用することができる。第２の接合３４４は、少なくとも１つの横寸法が約７５ナノメートルよりも小さい、長さ３４９と幅３４８によって形成されたエリアを含む。代替実施形態では、第２の接合３４４は、少なくとも１つの横寸法が約５０ナノメートルよりも小さいエリアを持っている。さらに他の実施形態では、第２の接合３４４は、その界面に定められた面積が、約15,000平方ナノメートルよりも小さく、さらに好ましくは、約5,000平方ナノメートルよりも小さい。
【００１７】
　さらに、この実施形態では、ベース、コレクタ、エミッタの要素は、個々に適切なレベルまでドープすることができる。例えば、バイポーラ・トランジスタのエミッタを形成するウェーハはｐドープされ、また、そのコレクタ（すなわち、第２の構造物３４２）は多量にｐドープされて（すなわち、ｐ＋＋）、ｎドープされたベース（すなわち、第１の構造物３３２）とともに、ｐｎｐバイポーラ・トランジスタを形成することがあり、それにより、このトランジスタの性能を最適化するプロセスが提供される。電気コンタクト３１６は、バイポーラ・トランジスタ３０２が入っている電子装置で利用される信号の電気経路を与えるために、第２の半導体構造物３４２の一部の上に形成される。第１の構造物３３２および基板３２０に対する電気コンタクトは、図示されてない。
【００１８】
　本発明の代替実施形態は、図４ａの斜視図に示されている。この実施形態では、エピタキシャル半導体構造物４３２、第１の多結晶半導体構造物４４２、第２の多結晶半導体構造物４４６が、バイポーラ・接合・トランジスタ４０２を形成している。エピタキシャル半導体構造物４３２、第１の多結晶半導体構造物４４２、第２の多結晶半導体構造物４４６は、ほぼ平坦な上面と側面を持っている。ドーパントを含むエピタキシャル半導体構造物４３２は、基板４２０の上に配置された誘電体層４２６上に形成されている。誘電体層４２６だけでなく、エピタキシャル半導体構造物４３２も作り出すために利用されるエピタキシャル半導体薄膜も、従来の半導体処理装置を用いて作り出される。この実施形態では、基板４２０は、誘電体層４２６として二酸化珪素層がウェーハ上に形成されている従来のシリコン・ウェーハである。代替実施形態では、基板４２０は、ほんの数例ではあるが、ガリウムヒ素、ゲルマニウム、サファイア、ガラスなどの広範な材料のうちの任意のものを用いることができる。利用される特定の材料は、接合寸法や、トランジスタが用いられる特定の用途などの様々のファクタに左右されよう。エピタキシャル半導体構造物４３２の特定のドーパント材料やドーパント濃度も、デバイスが用いられる特定の用途だけでなく、接合寸法などの様々なファクタにも左右されよう。
【００１９】
　多結晶半導体構造物４４２と第２の多結晶半導体構造物４４６は、エピタキシャル構造物４３２の上に構成される。多結晶半導体構造物４４２と４４６はそれぞれ、エピタキシャル構造物４３２のものと反対の極性のドーパントを含む（例えば、構造物４４２と４４６は、ｐドープされ、次に、エピタキシャル構造物４３２はｎドープされてよい）。この実施形態では、多結晶構造物４４２と４４６は、異なるドーパント材料を持つことができる。さらに、多結晶半導体構造物４４２および４４６は、異なるドーパント濃度も持つことができる。ドーパント材料とドーパント濃度の様々な組合せを利用するときに、バイポーラ接合トランジスタ４０２の性能を最適化することができる。さらに、代替実施形態では、第１の多結晶半導体構造物４４２と第２の多結晶半導体構造物４４６は、エックスサイチュー法で成長させて、エピタキシャル半導体構造物４３２の上に物理的に位置合わせする結晶半導体ナノワイヤであり、バイポーラ接合トランジスタ４０２を形成することができる。
【００２０】
　エピタキシャル構造物４３２と多結晶構造物４４２との間の界面は、エピタキシャル構造物４３２に利用される特定のドーパントによって、ｐｎ接合か、ｎｐ接合のいずれかを持つ第１の半導体接合４３４を形成する。さらに、第１の接合４３４は、少なくとも１つの横寸法が約７５ナノメートルよりも小さい、長さ４３７と幅４３６によって形成されたエリアを含む。代替実施形態では、第１の接合４３４は、少なくとも１つの横寸法が約５０ナノメートルよりも小さいエリアを持っている。さらに他の実施形態では、第１の接合４３４は、その界面に定められた面積が、約15,000平方ナノメートルよりも小さく、さらに好ましくは、約5,000平方ナノメートルよりも小さい。
【００２１】
　第２の半導体接合４４４は、第２の多結晶半導体構造物４４６とエピタキシャル構造物４３２との間に形成される。第２の多結晶半導体構造物４４６は、第１の多結晶構造物４４２のものと同じドーパント極性を持つ。第２の接合４４４は、少なくとも１つの横寸法が約７５ナノメートルよりも小さい、長さ４４９と幅４４８によって形成されたエリアを含む。代替実施形態では、第２の接合４４４は、少なくとも１つの横寸法が約５０ナノメートルよりも小さいエリアを持っている。さらに他の実施形態では、第２の半導体接合４４４は、その界面に定められた面積が、約１５，０００平方ナノメートルよりも小さく、さらに好ましくは、約５，０００平方ナノメートルよりも小さい。したがって、多結晶構造物４４２および４４６とエピタキシャル構造物４３２との間に形成された接合は、バイポーラ接合トランジスタ４０２を形成する。バイポーラ接合トランジスタ４０２は、おおよそ１０テラトランジスタ／ｃｍ２を与える。さらに、この実施形態では、ベース、コレクタ、エミッタの要素は、個々に適切なレベルまでドープすることができる。例えば、バイポーラ・トランジスタのエミッタを形成する多結晶構造物４４２はｐドープされ、また、そのコレクタを形成する第２の多結晶構造物４４６は多量にｐドープされて（すなわち、ｐ＋＋）、ｎドープされたベースとともに、ｐｎｐバイポーラ・トランジスタを形成することができる。
【００２２】
　図４ｂを参照すると、本発明の代替実施形態は、電気コンタクト４１６を利用して、ショットキー・ダイオード・クランプ・バイポーラ・接合・トランジスタ４０２’を形成しているところが示されている。この実施形態では、電気コンタクト４１６は、それが第２の多結晶構造物４４６に対してショットキー障壁４１４を形成する導電層から形成され、またこの導電層は、さらに、エピタキシャル構造物４３２に対してオーミック・コンタクト４１２も形成している。さらに他の実施形態では、このようなショットキー・ダイオード・クランプ・バイポーラ接合トランジスタはまた、この導電層を利用して、エピタキシャル半導体構造物４３２の一部に対してオーミック・コンタクト、また第１の多結晶構造物４４２の一部に対してショットキー・バリヤ・コンタクトを形成することによって形成される。
【００２３】
　本発明の代替実施形態は、図５ａの斜視図に示されている。この実施形態では、複数のエピタキシャル半導体ベース・ライン５３２、複数の第１の半導体ライン５４２、ドープされた半導体ウェーハ５２０が、バイポーラ接合トランジスタのアレイ５０４を形成している。基板５２０は、指定した濃度にて、ｐドープまたはｎドープされた半導体ウェーハであって、図５ｂに示されるバイポーラ接合トランジスタ５０２のエミッタか、コレクタのいずれかを形成する。この特定のドーパント材料とドーパント濃度は、このデバイスが用いられる特定の用途だけでなく、接合寸法などの様々なファクタによっても左右されよう。エピタキシャル半導体ベース・ライン５３２を作り出すのに用いられるエピタキシャル薄膜は、従来の半導体処理装置を用いて、基板５２０上に形成される。エピタキシャル半導体ベース・ライン５３２は、互いにほぼ平行であり、またエピタキシャル・ベース・ライン５３２は、基板５２０に用いられるものとは反対の極性のドーパントを用いて、ドープされる。エピタキシャル・ベース・ライン５３２と基板５２０との間の界面は、基板５２０に利用される特定のドーパントによって、ｐｎ接合か、ｎｐ接合のいずれかを持つ第１の半導体接合５３４を形成する。さらに、第１の接合５３４は、図５ａと図５ｂに示されるように、約７５ナノメートルよりも小さい幅５４８を含む。代替実施形態では、第１の接合５３４は、約５０ナノメートルよりも小さい幅５４８を含む。
【００２４】
　第２の半導体接合５４４は、第１の半導体ライン５４２とエピタキシャル・ベース・ライン５３２との間に形成される。第１の半導体ライン５４２は、基板５２０のものと同じドーパント極性を持つ。第１の半導体ライン５４２を作り出すのに用いられる半導体薄膜は、従来の半導体処理装置を用いて、エピタキシャル・ベース・ライン５３２上に形成される。この実施形態では、第１の半導体ライン５４２は、多結晶半導体ラインである。代替実施形態では、第１の半導体ラインは、非晶質半導体薄膜などの他の薄膜から形成することができる。第１の半導体ライン５４２は、互いにほぼ平行であって、エピタキシャル・ライン５３２に対して所定の角度５１０をなす。代替実施形態では、角度５１０は、約２０度と約９０度の間にある。さらに好ましくは、第１の半導体ライン５４２とエピタキシャル・ライン５３２が、ほぼ互いに直交するように、角度５１０は約９０度である。
【００２５】
　第２の接合５４４は、図５ａに示される長さ５４９と、図５ｂに示される幅５４８によって形成されたエリアを含み、このエリアでは、少なくとも１つの横寸法が約７５ナノメートルよりも小さい。代替実施形態では、第２の半導体接合５４４は、少なくとも１つの横寸法が約５０ナノメートルよりも小さいエリアを持っている。さらに他の実施形態では、第２の半導体接合５４４は、その界面に定められた面積が、約15,000平方ナノメートルよりも小さく、さらに好ましくは、約5,000平方ナノメートルよりも小さい。第１の接合５３４と第２の接合５４４は、おおよそ１０テラトランジスタ／ｃｍ２を与える。代替実施形態では、このデバイスが用いられる特定の用途により、デバイスの面密度は、約０．２テラトランジスタ／ｃｍ２から、約１０．０テラトランジスタ／ｃｍ２にわたる。
【００２６】
　さらに、代替実施形態では、エピタキシャル・ベース・ライン５３２と第１の半導体ライン５４２はそれぞれ、約１０ミクロンよりも大きい長さ（図示されてない）持つことができる。さらに他の実施形態では、エピタキシャル・ベース・ライン５３２と第１の半導体ライン５４２はそれぞれ、約１００ミクロンよりも大きい長さ（図示されてない）持つことができる。さらに、この実施形態では、ベース、コレクタ、エミッタの要素は、個々に適切なレベルまでドープすることができる。例えば、このバイポーラ・トランジスタのエミッタを形成するウェーハはｎドープされ、また、そのコレクタは多量にｎドープされて（すなわち、ｎ＋＋）、ｐドープされたベースとともに、ｎｐｎバイポーラ・トランジスタを形成することができる。
【００２７】
　本発明の代替実施形態は、図５ｃの斜視図に示されている。この実施形態では、複数の第１の半導体ライン５３２’と、複数の第２の半導体ライン５４２’が、誘電体層５２６上に形成されて、ダイオード・アレイ５０８を作り出す。この実施形態では、基板５２０’は、誘電体層５２６として二酸化珪素層がウェーハ上に形成されている従来のシリコン・ウェーハである。代替実施形態では、基板５２０’は、ほんの数例ではあるが、ガリウムヒ素、ゲルマニウム、サファイア、ガラスなどの広範な材料のうちの任意のものであることができる。利用される特定の材料は、接合寸法や、ダイオード・アレイ５０８が利用される特定の用途などの様々のファクタに左右されよう。
【００２８】
　半導体接合５３４’は、第１の半導体ライン５３２’と第２の半導体ライン５４２’との間に形成されて、ダイオード５００を形成する。第１の半導体ライン５３２’は、第１の極性のドーパントを用いてドープされる。第１の半導体ライン５３２’を作り出すのに利用される第１の半導体薄膜は、従来の半導体処理装置を用いて、基板５２０’上に形成されるものであって、互いにほぼ平行である。第２の半導体ライン５４２’は、第２の極性のドーパントを用いてドープされるものであって、第１の半導体ライン５３２’上に形成される。第２の半導体ライン５４２’は、互いにほぼ平行であって、第１の半導体ライン５３２’に対して所定の角度５１０’をなす。代替実施形態では、角度５１０’は、約２０度と約９０度の間にある。さらに他の実施形態では、第２の半導体ライン５４２と第１の半導体ライン５３２’が、ほぼ互いに直交するように、角度５１０’は約９０度である。
【００２９】
　半導体接合５３４’は、少なくとも１つの横寸法が約７５ナノメートルよりも小さい、長さ５４９’と幅５４８’を持っている。代替実施形態では、半導体接合５３４’は、少なくとも１つの横寸法が約５０ナノメートルよりも小さいエリアを持っている。さらに他の実施形態では、接合５３４’は、その界面に定められた面積が、約15,000平方ナノメートルよりも小さく、さらに好ましくは、約5,000平方ナノメートルよりも小さい。接合５３４’は、おおよそ１０テラダイオード／ｃｍ２を与える。代替実施形態では、このデバイスが用いられる特定の用途により、ダイオードの面密度は、約０．２テラダイオード／ｃｍ２から、約１０．０テラダイオード／ｃｍ２にわたることがある。
【００３０】
　本発明の代替実施形態は、図５ｄの斜視図に示されている。この実施形態では、複数のエピタキシャル半導体ライン５３３、複数の第２の半導体ライン５４３、複数の第３の半導体ライン５５２が、誘電体層５２７上に形成されて、バイポーラ・接合・トランジスタ５０５の六角アレイを作り出す。代替実施形態では、この複数のエピタキシャル半導体ライン５３３、この複数の第２の半導体ライン５４３、この複数の第３の半導体ライン５５２は、図５ａに示されるものと同様に、６０度以外の所定の角度で形成されることができる。この実施形態では、基板５２１は、誘電体層５２７として二酸化珪素層がウェーハ上に形成されている従来のシリコン・ウェーハである。誘電体層５２７は、例えば、埋込み酸化物層、または絶縁物上半導体（ＳＯＩ）の構造を含むことがある。代替実施形態では、基板５２１は、ほんの数例ではなるが、ガリウムヒ素、ゲルマニウム、サファイア、ガラスなどの広範な材料のうちの任意のものであることができる。利用される特定の材料は、接合寸法や、このアレイが利用される特定の用途などの様々のファクタに左右されよう。
【００３１】
　所望のドーパントとドーパント濃度を持つエピタキシャル半導体ライン５３３は、ｐドープまたはｎドープされて、このバイポーラ接合トランジスタのエミッタか、コレクタのいずれかを形成する。この特定のドーパント材料とドーパント濃度は、このトランジスタ・アレイが用いられる特定の用途だけでなく、接合寸法などの様々なファクタによっても左右されよう。エピタキシャル半導体ライン５３３を作り出すのに用いられるエピタキシャル薄膜は、従来の半導体処理装置を用いて、誘電体層５２７上に形成される。エピタキシャル半導体ライン５３３は、互いにほぼ平行である。第２の半導体ライン５４３は、エピタキシャル半導体ライン５３３に用いられるものとは反対の極性のドーパントを用いて、ドープされる。エピタキシャル・ライン５３３と第２の半導体ライン５４３との間の界面は、エピタキシャル半導体ライン５３３に利用される特定のドーパントによって、ｐｎ接合か、ｎｐ接合のいずれかを持つ第１の接合５３５を形成する。さらに、第１の接合５３５は、少なくとも１つの横寸法が約７５ナノメートルよりも小さい、長さ（図示されてない）と幅５４８”によって形成されたエリアを含む。代替実施形態では、第１の接合５３５は、少なくとも１つの横寸法が約５０ナノメートルよりも小さい、長さ（図示されてない）と幅５４８”によって形成されたエリアを含む。
【００３２】
　第２の半導体接合５４５は、第２の半導体ライン５４３と第３の半導体ライン５５２の間に形成される。第３の半導体ライン５５２は、第２の半導体ライン５４３の上に形成されて、エピタキシャル半導体ライン５３３に用いられるものと同じ極性のドーパントを用いて、ドープされる。この実施形態では、第２の半導体ライン５４３と第３の半導体ライン５５２は多結晶ラインである。しかしながら、他の実施形態では、非晶質ラインなどの他のタイプの半導体ラインも利用されることがある。第２の接合５４５は、少なくとも１つの横寸法が約７５ナノメートルよりも小さい、長さ（図示されてない）と幅５４９”を含む。代替実施形態では、第２の接合５３５は、約５０ナノメートルよりも小さい長さ（図示されてない）と幅５４９”を含む。
【００３３】
　図６と図７は、本発明の模範的な実施形態を作り出すのに用いられる模範的なプロセス流れ図である。図８ａ〜図８ｈと、図９ａ〜図９ｊは、ダイオードまたはバイポーラ・接合・トランジスタを作り出すのに利用されるプロセスの模範的な例示であり、本発明をもっと良く明瞭にし、理解するためにのみ示されている。実際の寸法は、スケールではなく、一部の特徴は、このプロセスをさらに明確に指摘するために、誇張されている。
【００３４】
　図８を参照すると、ドープされた半導体基板８２０の上にエピタキシャル半導体層８３０を作り出す（図８ａ参照）ために、エピタキシャル・プロセス６８５を利用する。エピタキシャル半導体層８３０は、半導体基板８２０に入っているドーパントと極性が反対である第１の極性のドーパントを含んで、半導体接合８３４を形成する（図８ａ参照）。この実施形態では、エピタキシャル半導体層８３０は、エピタキシャル層中に利用されるものとは反対の極性のドーパントを持つ相補形ドープ・シリコンウェーハ上に、従来の半導体処理装置を用いて形成されたｎドープまたはｐドープされたエピタキシャル・シリコン薄膜である。この実施形態では、エピタキシャル半導体層８３０は、約１．０ナノメートルから約７５ナノメートルまでの範囲内の厚さを持っている。代替実施形態では、このエピタキシャル層の厚さは、約１．０ナノメートルから約１，０００ナノメートルにわたることがある。それでも、他の実施形態では、エピタキシャル半導体層８３０は、厚さが約７５ナノメートルよりも薄いドープされたエピタキシャル・シリコン層である。代替実施形態では、基板８２０は、数例を挙げれば、ガリウムヒ素、ゲルマニウム、ガラス、サファイア、リン化インジウムなどの広範な材料のうちの任意のものであることができる。さらに他の実施形態では、基板８２０は、この基板とエピタキシャル半導体層との間に形成された誘電体層を含むことができる。このような実施形態では、この誘電体層は、例えば、埋込み酸化物層、または絶縁物上半導体（ＳＯＩ）の構造を含むことができる。
【００３５】
　刷込み適用プロセス（ｉｍｐｒｉｎｔ　ａｐｐｌｉｃａｔｉｏｎ　ｐｒｏｃｅｓｓ）６８６は、エピタキシャル半導体層８３０上に刷込み（imprint、インプリント）層８６０を形成する（図８ｂ参照）。この刷込み層は、数例を挙げると、スピン塗布、蒸着、スプレー塗布、またはインクジェット塗着などの適切な技法のうちの任意のものを利用して、付けることができる。一実施形態では、刷込み層８６０（図８ｂ参照）は、エピタキシャル半導体層８３０上にスピン塗布されたポリメタクリル酸メチル（ＰＭＭＡ）である。刷込み層８６０は、任意の成形可能な材料であってよい。すなわち、第１の条件のもとに流動するか、あるいは撓みやすく、また第２の条件のもとに、比較的に固形で、かつ、より撓みにくい任意の材料を利用することができる。刷込み層に利用できる非ポリマ材料の例として、基板あるいはエピタキシャル層を劣化させるか、損傷することになる温度よりも低い融点を持つ金属および金属合金がある。通常、ポリマ刷込み層では、この層を付けた後も残っている可能性のあるどんな余分な溶剤も揮発させる（ｄｒｉｖｅ　ｏｆｆ）ために、低温のベーク・プロセスを利用する。
【００３６】
　ナノ刷込み加工プロセス６８７は、所望の構造物または特徴を、刷込み層８６０に転写する（図８ｃ参照）ために利用される。ナノ・インプリンタ８５０は、刷込み層８６０が撓みやすい条件のもとに、その刷込み層に対して押し付けられる。例えば、ＰＭＭＡ層を、その軟化温度またはガラス転移温度よりも高い温度に加熱する。ナノ・インプリンタ８５０（図８ｂ参照）は、刷込み層８６０中に形成したいものに対してほぼ相補的な形状を持つ特徴または構造物を含む。ナノ・インプリンタ８５０の所望の構造物は、図８ｂに簡略化して示される突出部８５２と凹部８５４によって表わされる。相補的であることは、刷込み層８６０（図８ｃ参照）に形成されるパターンが、ナノ・インプリンタ８５０（図８ｂ参照）に形成されたパターンの補完分に相当する形状を持つという意味である。すなわち、このナノ・インプリンタ上の突出部８５２は、へこみ部分８５８（ｒｅｃｅｓｓｅｄ　ｆｅａｔｕｒｅ）（図８ｃ参照）を形成し、また、凹部８５４は、隆起部分８５６（図８ｃ参照）を形成する。ナノ刷込み加工プロセス６８７で利用される特定の温度および圧力は、成形されている部分のサイズや形状、および刷込み層に用いられる特定の材料などの様々なパラメータに左右されよう。
【００３７】
　へこみ部分除去プロセス６８８は、ナノ刷込み加工の間に形成されたへこみ部分８５８（図８ｃ参照）を除去するために利用される。へこみ部分除去プロセス６８８は、この刷込み層に利用された特定の材料に適切な任意のウェット・エッチングまたはドライ・エッチングのプロセスによって達成することができる。例えば、へこみ部分８５８（図８ｃ参照）を形成している残存ＰＭＭＡ８６２を除去して、下地のエピタキシャル半導体層８３０（図８ｄ参照）を露出させるために、酸素プラズマ・エッチング・プロセス、すなわち、一般に反応性イオン・エッチングと呼ばれているものを利用できる。
【００３８】
　オプションのエッチング・マスク（ｅｔｃｈ　ｍａｓｋ）生成プロセス６８９は、薄い金属層または誘電体層を、ナノ刷込み面（図８ｅ参照）の上に被着させて、オプションのエッチング・マスク８６８（図８ｅ参照）を生成するために、利用される。例えば、エピタキシャル半導体層８３０がエピタキシャル・シリコン層であるときに、二層エッチング・マスクは、まず最初に、この表面上で、刷込み層８６０の一部と、エピタキシャル半導体層８３０の一部の上に、拡散バリヤ材料を被着させて、利用することができる。次に、アルミニウムなどの導体を被着させることができる。所望の導体が、シリコン中のアルミニウムや金のように、エピタキシャル半導体層中のドナー・ドーパントとして働く用途に、この拡散バリヤを利用することができる。拡散バリヤとして利用される特定の材料は、エピタキシャル半導体層の組成、所望の第２の金属、および、このエピタキシャル半導体層をエッチングするのに用いられた特定のエッチング・プロセスなどの様々なパラメータによって決まる。さらに、このエピタキシャル半導体層に電気コンタクトを形成するために、この拡散バリヤと第２の金属も利用できる。エッチング・マスク８６８は、エピタキシャル半導体層８３０をエッチングするときに適切な選択比を与える任意の金属または誘電体材料から作ることができる。エピタキシャル半導体層８３０のエッチングに用いられる、その後のエッチング・プロセスで刷込み層を損傷するか、劣化させることになる実施形態では、エッチング・マスク８６８が利用される。
【００３９】
　オプションの注入層除去プロセス６９０は、エッチング・マスク８６８（図８ｆ参照）を形成した後で利用される。選択化学エッチングは、刷込み層の隆起部分８５６（図８ｅ参照）を除去するために利用されて、隆起部分８５６の上に被着したエッチング・マスク材料を除去させる。利用される特定の選択化学エッチングは、用いられる特定の刷込み材料とエッチング・マスク材料に左右されよう。ＰＭＭＡ用の選択エッチングとして、テトラヒドロフラン（ＴＨＦ）が利用されることもある。ＰＭＭＡ用の選択化学エッチングの他の例として、エタノール・水混合物と、２５°Ｃよりも高い温度で使用される１対１の割合のイソプロパノールとメチル・エチル・ケトンがある。好ましくは、ＰＭＭＡ用の選択エッチングとして、超音波洗浄槽内の室温のアセトンが利用され、後で、イソプロパノールによるリンスが行われる。ＰＭＭＡ用の他の例は、約１０分間の塩化メチレンの浸漬を利用し、その後で、約１分間、超音波洗浄機内の塩化メチレンの中でかき混ぜる。上記の選択化学エッチングのほかに、プラズマ洗浄プロセスも利用すれば、露出されたエピタキシャル半導体層の表面と、そのエッチング・マスクの表面をさらに洗浄することもできる。
【００４０】
　エピタキシャル半導体層のエッチング・プロセス６９１は、エッチング・マスク８６８で保護されてない上記の選択されたエリアまたは部分を除去してエピタキシャル半導体構造物８３２を形成するときに、エピタキシャル半導体層８３０をエッチングする（図８ｇ参照）ために利用される。エピタキシャル半導体層のエッチング・プロセス６９１は、用いられるドーパント材料だけでなく、特定のエピタキシャル半導体材料に適切な任意のウェット・エッチングまたはドライ・エッチングのプロセスによっても、達成することができる。このデバイスが用いられる特定の用途だけでなく、エッチングされている特定のエピタキシャル半導体材料によっても、そのエッチング・プロフィール（ｅｔｃｈ　ｐｒｏｆｉｌｅ）が、基板８２０まで及ぶことがある。例えば、ＣＭＯＳ対応のウェット・エッチングは、テトラメチル水酸化アンモニウム（ＴＭＡＨ）、水酸化カリウムや水酸化ナトリウム（ＫＯＨやＮａＯＨ）、エチレン・ジアミン・ピロカテコール（ＥＤＰ）を含む。利用できるドライ・エッチングの例として、フッ素化炭化水素ガス（ＣＦｘ）、二フッ化キセノン（ＸｅＦ２）、六フッ化硫黄（ＳＦ６）がある。
【００４１】
　エッチング・マスク除去プロセス６９２は、エッチング・マスク８６８を除去する（図８ｈ参照）ために利用される。エッチング・マスク除去プロセス６９２は、このエッチング・マスクに利用された特定の材料に適切な任意のウェット・エッチングまたはドライ・エッチングのプロセスによって達成することができる。エッチング・マスク８６８を形成するときに利用される特定の材料により、このエッチング・マスクの選択された部分は、追加のナノ刷込み加工プロセスを用いてエッチングされて、このエピタキシャル半導体層のエッチングされてないエリア内に電気コンタクトを形成することができる。一実施形態では、このエッチング・マスクの除去後に、エピタキシャル半導体構造物８３２は、少なくとも１つの横寸法が約７５ナノメートルよりも小さい、長さ（図示されてない）と幅８３６を持つ半導体接合８３４を形成している。他の実施形態では、半導体接合８３４は、少なくとも１つの横寸法が約５０ナノメートルよりも小さいエリアを持っている。さらに他の実施形態では、接合８３４は、その界面に定められた面積が、約15,000平方ナノメートルよりも小さく、さらに好ましくは、約5,000平方ナノメートルよりも小さい。エピタキシャル半導体構造物８３２と半導体接合８３４は、おおよそ１０テラデバイス／ｃｍ２までの密度を与える。代替実施形態では、このデバイスが用いられる特定の用途により、接合またはダイオードの面密度は、約０．２テラデバイス／ｃｍ２から、約１０．０テラデバイス／ｃｍ２にわたることがある。
【００４２】
　半導体構造物８３２がさらに処理されて、バイポーラ接合トランジスタを形成することになれば、このプロセスは、図７に示されるように、多結晶半導体層を形成するのに用いられるプロセスに移る。誘電体付けプロセス７８２（図９ａ参照）は、エピタキシャル半導体構造物９３２とともに、処理済みの基板（図８ｈ）の表面上に、平坦化用誘電体層９７０を形成、あるいは被着させる。いくつかの無機誘電体またはポリマ誘電体をどれでも利用できる。例えば、プラズマ化学気相成長プロセス（ＰＥＣＶＤ）を用いて被着させる二酸化珪素が利用できる。窒化珪素、酸化窒化珪素、ポリイミド、ベンゾ・シクロ・ブテンなどの他の材料、並びに、他の無機の窒化物や酸化物も利用することができる。さらに、ＴＥＯＳ（ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ）などの他の酸化シリコン膜、および他の「スピン・オン」ガラス（ＳＯＧ）、並びに、他の技法で形成されたガラスも利用することができる。誘電体平坦化プロセス７８４は、平坦化用誘電体層９７０を平坦化するために用いられる（図９ｂ参照）。例えば、誘電体平坦化プロセス７８４は、機械プロセス、レジスト・エッチバック・プロセス、または化学機械プロセスを利用して、ほぼ平坦な表面９７２を形成することができる（図９ｂ参照）。
【００４３】
　多結晶形成プロセス７８５は、半導体構造物９３２および平坦化用誘電体層９７０の上で、ほぼ平坦な表面９７２上に、多結晶半導体層９４０を形成するか、または作り出す（図９ｃ参照）。多結晶半導体層９４０は、半導体ウェーハ９２０に用いられるドーパントと同じ極性を持つドーパントを含む。誘電体層を利用する実施形態では、多結晶半導体層９４０は、エピタキシャル半導体構造物９３２に用いられるものと反対の極性のドーパントを含む。さらに、誘電体層を利用する実施形態では、第３の半導体層を利用して、バイポーラ・トランジスタを形成する。このような第３の半導体層と、その対応する構造物は、本明細書に述べられるものと同様なプロセスを利用して形成することができる。エピタキシャル半導体構造物９３２と多結晶半導体層９４０（図９ｃ参照）は、第２の半導体接合９４４を形成する。例えば、多結晶半導体層９４０（図９ｃ参照）は、従来の半導体処理装置を用いて形成されたｎドープまたはｐドープされた多結晶シリコン薄膜である。
【００４４】
　刷込み層付けプロセス７８６は、多結晶半導体層９４０上に刷込み層９６０を形成するか、または作り出す（図９ｄ参照）ために利用される。図９ｄ〜図９ｊは、図９ａ〜図９ｃに対して９０度だけ回転されているが、ただし、これらの図に描かれる構造物は、この９０度の角度に限定されないことに留意されたい。通常、刷込み層は、刷込み付けプロセス６８６を利用してエピタキシャル半導体接合を作り出すために上で利用されたものと同一または同様の材料であってよい。しかしながら、他の刷込み層材料も利用できる。例えば、刷込み層９６０（図９ｄ参照）は、ＰＭＭＡでスピン塗布された薄膜であってもよい。刷込み層９６０は、上で論じられた技法のいずれを使用して付けられた任意の成形可能な材料であってもよい。
【００４５】
　ナノ刷込み加工プロセス７８７は、所望の構造物または部分を刷込み層９６０中に転写する（図９ｅ参照）ために使用される。ナノ・インプリンタ（図示されてない）は、この刷込み９６０層が撓みやすい条件のもとに、その刷込み層に対して押し付けられて、へこみ部分９５８と隆起特徴９５６を刷込み９６０層に形成する。このナノ・インプリンタだけでなく、ナノ刷込み加工プロセス７８７も、上でナノ刷込み加工プロセス６８７において論じられたものと同様であってよい。例えば、ＰＭＭＡ層を、その軟化温度またはガラス転移温度よりも高い温度に加熱する処置も利用できる。
【００４６】
　へこみ除去プロセス７８８は、ナノ刷込み加工の間に形成されたへこみ部分９５８を除去する（図９ｅと図９ｆを参照）ために利用される。例えば、へこみ部分９５８を形成している残存ＰＭＭＡ特徴９６２を除去する。へこみ除去プロセス７８８は、上でプロセス６８８について論じられるように、この刷込み層に利用された特定の材料に適切な任意のウェット・エッチングまたはドライ・エッチングのプロセスによって達成される。
【００４７】
　オプションのエッチング・マスク形成プロセス７８９は、薄い金属層を、ナノ刷込み面の上に被着させることで、エッチング・マスク９６８を生成する（図９ｇ参照）。このプロセスは、上でエッチング・マスク形成プロセス６８９において論じられたものと同様なやり方で達成される。
【００４８】
　オプションの注入層除去プロセス７９０は、隆起部分９５６を除去する（図９ｇと図９ｈを参照）ために利用される。除去プロセス７９０は、エッチング・マスク９６８を形成した後で行われるものであって、オプションの注入層除去プロセス６９０について述べられたものと同様である。
【００４９】
　多結晶半導体エッチング・プロセス７９１は、エッチング・マスク９６８で保護されてないエリア内の多結晶半導体層９４０をエッチングする（図９ｉ参照）ために利用される。エッチング・プロセス７９１は、多結晶半導体構造物９４２を形成する。さらに、エッチング・プロセス７９１は、用いられるドーパント材料だけでなく、特定の多結晶半導体材料に適切な任意のウェット・エッチングまたはドライ・エッチングのプロセスによっても、達成される。エッチング・プロセス７９１は、エッチング・プロセス６９１について述べられたものと同様である。
【００５０】
　エッチング・マスク除去プロセス７９２は、図９ｊに示されるように、エッチング・マスク９６８を除去するために利用される。エッチング・マスク除去プロセス７９２は、除去プロセス６９２について述べられるように、このエッチング・マスクに利用される特定の材料に適切な任意のウェット・エッチングまたはドライ・エッチングのプロセスによって達成されることがある。除去プロセス６９２と同様に、エッチング・マスク９６８を形成するときに利用される特定の材料により、このエッチング・マスクの選択された部分は、追加のナノ刷込み加工プロセスを用いてエッチングされて、この多結晶半導体層のエッチングされてないエリア内に電気コンタクトを形成する。さらに、代替実施形態では、エッチング・マスク９６８が、適切な導電材料であるときに、エッチング・マスク９６８は、エピタキシャル半導体構造物９３２の一部に対してオーミック・コンタクトを形成するだけでなく、多結晶半導体構造物９４２か、基板９２０のいずれかに対して、ショットキー障壁も形成するために利用できる。この実施形態では、半導体接合９３４と９４４は、バイポーラ接合トランジスタを形成している。さらに、半導体接合９４４は、少なくとも１つの横寸法が約７５ナノメートルよりも小さい、長さ（図示されてない）と幅９４８によって形成されたエリアを含む。代替実施形態では、半導体接合９４４は、少なくとも１つの横寸法が約５０ナノメートルよりも小さいエリアを持っている。さらに他の実施形態では、接合９４４は、その界面に定められた面積が、約15,000平方ナノメートルよりも小さく、さらに好ましくは、約5,000平方ナノメートルよりも小さい。半導体接合９４４は、おおよそ１０テラデバイス／ｃｍ２を与える。代替実施形態では、このデバイスが用いられる特定の用途により、トランジスタまたはデバイスの面密度は、約０．２テラデバイス／ｃｍ２から、約１０．０テラデバイス／ｃｍ２にわたることがある。
【００５１】
　図１０を参照すると、本発明の模範的な実施形態は、１つまたは複数のバイポーラ・接合・トランジスタ１００２が整列されて、かつトランジスタ制御回路１０７４で制御されている集積回路１００４の形をとっている。トランジスタ制御回路１０７４により、それぞれのバイポーラ接合トランジスタ１００２を１つ１つ制御することができる。図１０は、トランジスタ制御回路１０７４とトランジスタ１００２との間に、ただ１つの接続しか示していないが、集積回路１００４が利用される特定の用途により、他の接続も行われる場合がある。集積回路１００４は、通常のＣＭＯＳ回路、ＢｉＣＭＯＳ回路、またはカスタムＣＭＯＳ／ＨＶＣＭＯＳ回路で組み立てられる。本発明を従来の半導体プロセスの利用と結び付けてコストを下げる能力と、組み合わされたナノ・スケールのデバイスと回路を量産する能力が可能である。
【００５２】
　図１１を参照すると、ほんの数例ではあるが、コンピュータシステム、ビデオゲーム、インターネット製品、端末装置、ＭＰ３プレーヤ、携帯電話、または携帯情報端末（ＰＤＡ）などの電子装置１１０６の模範的なブロック図が示されている。電子装置１１０６は、「ペンティアム・プロセッサ」という名で販売されているインテル・プロセッサ、あるいは、互換プロセッサなどのマイクロプロセッサ１１７６を含む。他に多くのプロセッサがあり、それらも利用できる。マイクロプロセッサ１１７６は、マイクロプロセッサ１１７６で用いられるコンピュータ実行可能なコマンドまたは命令を保持できるプロセッサ読取り可能メモリを含むメモリ素子１１７８と電気的に結合されて、データ、入出力機能、またはその両方を制御する。メモリ素子１１７８はまた、マイクロプロセッサ１１７６で処理されるデータを格納することもある。マイクロプロセッサ１１７６は、記憶装置１１８０または表示装置１１８２、あるいはその両方にも電気的に結合される。マイクロプロセッサ１１７６、メモリ素子１１７８、記憶装置１１８０、表示装置１１８２はそれぞれ、少なくとも１つの横寸法が約７５ナノメートルよりも小さいエリアを持つ半導体接合、ダイオード、バイポーラ接合トランジスタを示す先に記述した図および本文に例示される通りの本発明の実施形態を含む。代替実施形態では、このような半導体接合は、少なくとも１つの横寸法が約５０ナノメートルよりも小さいエリアを持っている。さらに他の実施形態では、半導体接合は、その界面に定められた面積が、約１５，０００平方ナノメートルよりも小さく、さらに好ましくは、約５，０００平方ナノメートルよりも小さい。このようなデバイスは、おおよそ１０テラデバイス／ｃｍ２を与える。代替実施形態では、このデバイスが用いられる特定の用途により、トランジスタまたはデバイスの面密度は、約０．２テラデバイス／ｃｍ２から、約１０．０テラデバイス／ｃｍ２にわたることがある。
【図面の簡単な説明】
【００５３】
【図１】本発明の一実施形態による半導体接合の斜視図である。
【図２ａ】本発明の一実施形態によるバイポーラ接合トランジスタの斜視図である。
【図２ｂ】本発明の代替実施形態による、ショットキー・ダイオード・クランプ・バイポーラ接合トランジスタの斜視図である。
【図３】本発明の代替実施形態によるバイポーラ接合トランジスタの斜視図である。
【図４ａ】本発明の代替実施形態によるバイポーラ接合トランジスタの斜視図である。
【図４ｂ】本発明の代替実施形態による、ショットキー・ダイオード・クランプ・バイポーラ接合トランジスタの斜視図である。
【図４ｃ】図４ｂのショットキー・トランジスタの回路図。
【図５ａ】本発明の一実施形態によるバイポーラ接合トランジスタのアレイの斜視図である。
【図５ｂ】本発明の一実施形態により、図５ａに示されるアレイからのバイポーラ接合トランジスタの１つの断面図である。
【図５ｃ】本発明の一実施形態によるダイオードのアレイの斜視図である。
【図５ｄ】本発明の代替実施形態によるバイポーラ接合トランジスタのアレイの斜視図である。
【図６】本発明の一実施形態により、半導体接合を作り出すのに用いられるプロセスの模範的な流れ図である。
【図７】本発明の一実施形態により、バイポーラ・接合・トランジスタを作り出すのに用いられるプロセスの模範的な流れ図である。
【図８ａ】本発明の実施形態を作り出すのに用いられるプロセスの一断面図。
【図８ｂ】本発明の実施形態を作り出すのに用いられるプロセスの一断面図。
【図８ｃ】本発明の実施形態を作り出すのに用いられるプロセスの一断面図。
【図８ｄ】本発明の実施形態を作り出すのに用いられるプロセスの一断面図。
【図８ｅ】本発明の実施形態を作り出すのに用いられるプロセスの一断面図。
【図８ｆ】本発明の実施形態を作り出すのに用いられるプロセスの一断面図。
【図８ｇ】本発明の実施形態を作り出すのに用いられるプロセスの一断面図
【図８ｈ】本発明の実施形態を作り出すのに用いられるプロセスの一断面図。
【図９ａ】本発明の実施形態を作り出すのに用いられるプロセスの一断面図。
【図９ｂ】本発明の実施形態を作り出すのに用いられるプロセスの一断面図。
【図９ｃ】本発明の実施形態を作り出すのに用いられるプロセスの一断面図。
【図９ｄ】本発明の実施形態を作り出すのに用いられるプロセスの一断面図。
【図９ｅ】本発明の実施形態を作り出すのに用いられるプロセスの一断面図。
【図９ｆ】本発明の実施形態を作り出すのに用いられるプロセスの一断面図。
【図９ｇ】本発明の実施形態を作り出すのに用いられるプロセスの一断面図。
【図９ｈ】本発明の実施形態を作り出すのに用いられるプロセスの一断面図。
【図９ｉ】本発明の実施形態を作り出すのに用いられるプロセスの一断面図。
【図９ｊ】本発明の実施形態を作り出すのに用いられるプロセスの一断面図。
【図１０】本発明の代替実施形態により、制御回路を持つ集積回路に組み込まれた半導体デバイスのブロック図である。
【図１１】電子装置に組み込まれた本発明の代替実施形態のブロック図である。
【符号の説明】
【００５４】
２１２　オーミック・コンタクト
２１４　ショットキー障壁
２１６　導電層
２２０　基板
２２６　誘電体層
２３２　第１の半導体層
２４２　ベース・エピタキシャル半導体層２４２
２３４　第１の接合
２４４　第２の接合
２４６　第２の半導体層
２４８　幅
２４９　長さ
【図１】
2004119962.tif 000003
【図２ａ】
2004119962.tif 000004
【図２ｂ】
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【図３】
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【図４ａ】
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【図４ｂ】
2004119962.tif 000008
【図４ｃ】
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【図５ａ】
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【図５ｂ】
2004119962.tif 000011
【図５ｃ】
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【図５ｄ】
2004119962.tif 000013
【図６】
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【図７】
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【図８ａ】
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【図８ｂ】
2004119962.tif 000017
【図８ｃ】
2004119962.tif 000018
【図８ｄ】
2004119962.tif 000019
【図８ｅ】
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【図８ｆ】
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【図８ｇ】
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【図８ｈ】
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【図９ａ】
2004119962.tif 000024
【図９ｂ】
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【図９ｃ】
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【図９ｄ】
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【図９ｅ】
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【図９ｆ】
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【図９ｇ】
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【図９ｈ】
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【図９ｉ】
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【図９ｊ】
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【図１０】
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【図１１】
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