(57)【要約】【課題】移動度や閾値特性が良好で且つ信頼性の高い薄膜トランジスタを備えた半導体装置の製造方法及びこれを用いて製造された半導体パネルを提供する。【解決手段】ＴＦＴアレイ基板１０上に、薄膜トランジスタの半導体層１ａを形成する工程（ステップＳ４）と、半導体層１ａを高温１０００℃で熱酸化処理する工程（ステップＳ５）と、半導体層１ａの上層に積層する第２層間絶縁膜１４を５００℃以下の低温で形成する工程（ステップＳ９）と、第２層間絶縁膜１４を低温で形成した直後に、水素、または水素とＡｒを主成分とする雰囲気中でプラズマ処理を施す工程（ステップＳ１０）とを有し、上記プラズマ処理を施した後の工程を５００度以下で行う。【選択図】　　図１
2004119600.tif 000002
【特許請求の範囲】
【請求項１】
基板上に薄膜トランジスタのシリコン膜を形成する工程と、
上記シリコン膜を高温で処理する工程と、
上記シリコン膜の上層に積層する層間絶縁膜の少なくとも１層を低温で形成する工程と、
上記層間絶縁膜を低温で形成した直後の工程であって、水素、水素とＡｒ、または水素と窒素を主成分とする雰囲気中でプラズマ処理を施す工程とを有し、
上記プラズマ処理を施した後の工程を５００度以下で行うことを特徴とする半導体装置の製造方法。
【請求項２】
上記シリコン膜の上層に低温で形成される層間絶縁膜は、常圧のＣＶＤ法によって５００度以下の温度条件下で形成されることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
上記低温で形成される層間絶縁膜は、シリコン酸化膜を主成分とすることを特徴とする請求項１または請求項２記載の半導体装置の製造方法。
【請求項４】
上記低温で形成される層間絶縁膜は、リンとボロンを含有することを特徴とする請求項３記載の半導体装置の製造方法。
【請求項５】
上記低温で形成される層間絶縁膜は、上記薄膜トランジスタのシリコン膜の上層に複数形成される層間絶縁膜のうち最上層に形成される層間絶縁膜であることを特徴とする請求項１乃至請求項４の何れかに記載の半導体装置の製造方法。
【請求項６】
前記基板は、電気光学用基板であることを特徴とする請求項１乃至請求項５の何れかに記載の半導体装置の製造方法。
【請求項７】
請求項１乃至請求項６の何れかに記載の半導体装置の製造方法を用いて製造されたことを特徴とする半導体パネル。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、基板上にシリコン膜の薄膜トランジスタを備えた半導体装置の製造方法及びこれを用いて製造された半導体パネルに関する。
【０００２】
【従来の技術】
従来より、シリコン膜を用いた薄膜トランジスタ（Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ、以下、ＴＦＴと称す）を基板上に備えた半導体装置の研究が活発に行われている。この技術は、安価な絶縁基板を用いて液晶パネル等の薄形ディスプレイを実現するアクティブマトリクスパネル、或いは安価で高性能なイメージセンサ等への数多くの応用が期待されるものである。
【０００３】
ところで、この種の半導体装置は、一般に、その製造工程において、いわゆる水素化処理が行われる。水素化処理とは、基板上に形成されたＴＦＴのシリコン膜（ポリシリコン膜）を水素または水素と窒素を主成分とする雰囲気中でプラズマ処理することをいい、例えば、液晶パネルに用いるＴＦＴ基板の製造工程においては導電膜を形成した後の工程等で行われる。そして、水素化処理を行うことによって、ＴＦＴを構成するポリシリコン中のダングリングボンドをはじめとする多くの結晶欠陥をターミネート（終端）して、ＴＦＴとしての動作特性の向上を図ることができる。この水素化処理の効率化を図るため、例えば特許文献１には、ＯＨ基を２００ｐｐｍ以上含有するように形成された石英基板をＴＦＴ（半導体装置）用の基板として用いる技術が開示されている。このような技術によれば、石英基板に含有されたＯＨ基が水素化処理時に作用することにより、短時間で水素化処理を効率的に行うことができる。
【０００４】
【特許文献１】
特開平９−９０３３１号公報
【０００５】
【発明が解決しようとする課題】
しかしながら、上述の特許文献１にも示唆されているように、高濃度のＯＨ基を含有する石英基板は熱処理時に変形が生じやすいため、このような基板を用いて半導体装置を製造する際には、熱処理を９００℃程度以下に制限する必要がある。従って、例えば、信頼性の観点から、ＴＦＴのゲート絶縁膜を熱酸化によって形成する際には１０００℃程度の高温で熱処理することが望ましいにもかかわらず、当該熱処理を９００℃以下に制限せざるを得なくなり、結果として、ゲート絶縁膜の信頼性の低下や熱処理に要する時間の長大化等を招く虞がある。このように、従来、移動度や閾値特性を向上するための効率的な水素化処理と、薄膜トランジスタの高い信頼性確保等のための高温での熱処理とを両立することは困難であった。
【０００６】
本発明は上記事情に鑑みてなされたもので、移動度や閾値特性が良好で且つ信頼性の高い薄膜トランジスタを備えた半導体装置の製造方法及びこれを用いて製造された半導体パネルを提供することを目的とする。
【０００７】
【課題を解決するための手段】
本発明に係る半導体装置の製造方法は、基板上に薄膜トランジスタのシリコン膜を形成する工程と、上記シリコン膜を高温で処理する工程と、上記シリコン膜の上層に積層する層間絶縁膜の少なくとも１層を低温で形成する工程と、上記層間絶縁膜を低温で形成した直後の工程であって、水素、水素とＡｒ、または水素と窒素を主成分とする雰囲気中でプラズマ処理を施す工程とを有し、上記プラズマ処理を施した後の工程を５００度以下で行うことを特徴とする。
【０００８】
このような構成によれば、少なくとも１層の層間絶縁膜を低温で形成する工程及びプラズマ処理を施す工程の前工程で、薄膜トランジスタのシリコン膜に対する高温処理を行うとともに、上記プラズマ処理後の工程を５００度以下で行うことにより、薄膜トランジスタの移動度や閾値特性の向上と信頼性の向上とを両立することができる。
【０００９】
上記シリコン膜の上層に低温で形成される層間絶縁膜は、常圧のＣＶＤ法によって５００度以下の温度条件下で形成されることを特徴とする。
【００１０】
このような構成によれば、層間絶縁膜を低温で容易に形成することができる。
【００１１】
上記低温で形成される層間絶縁膜は、シリコン酸化膜を主成分とすることを特徴とする。
【００１２】
このような構成によれば、層間絶縁膜を低温で容易に形成することができる。
【００１３】
上記低温で形成される層間絶縁膜は、リンとボロンを含有することを特徴とする。
【００１４】
このような構成によれば、層間絶縁膜を低温で容易に形成することができる。
【００１５】
上記低温で形成される層間絶縁膜は、上記薄膜トランジスタのシリコン膜の上層に複数形成される層間絶縁膜のうち最上層に形成される層間絶縁膜であることを特徴とする。
【００１６】
このような構成によれば、最上層の層間絶縁膜を形成する以前の各種成膜工程で高温な熱処理を行うことができる。
【００１７】
本発明に係る半導体パネルは、請求項１乃至請求項５の何れかに記載の半導体装置の製造方法を用いて製造されたことを特徴とする。
【００１８】
このような構成によれば、良好な移動度や閾値特性と高い信頼性を有する薄膜トランジスタが形成された半導体パネルを得ることができる。
【００１９】
また、本発明の基板として、液晶装置、ＥＬ（エレクトロルミネッセンス）装置、電気泳動装置等の電気光学装置の基板にも適用できる。
【００２０】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態について詳細に説明する。本実施の形態は本発明の半導体装置を液晶装置に適用したものである。図１は図２の液晶装置の製造方法を示すフローチャートである。図２は本発明の実施の形態に係る半導体装置を示す模式的な断面図である。図３は液晶装置の画素領域を構成する複数の画素における各種素子、配線等の等価回路図である。図４はＴＦＴアレイ基板をその上に形成された各構成要素と共に対向基板側から見た平面図であり、図５はＴＦＴアレイ基板と対向基板とを貼り合わせて液晶を封入する組立工程終了後の液晶装置を、図４のＨ−Ｈ’線の位置で切断して示す断面図である。図６はデータ線、走査線、画素電極等が形成されたＴＦＴアレイ基板の相隣接する複数の画素群の平面図である。図７は図６に示す各要素のうち主要な部分のみを示す平面図である。図８は図６の模式的なＡ−Ａ′断面図である。図９は薄膜トランジスタの特性例を示す図表である。なお、図２は図６のＡ−Ｂ（斜線）−Ａ′の断面を示している。
【００２１】
先ず、本発明の実施の形態における液晶装置の画素部の構成について、図２乃至図８を参照して説明する。
【００２２】
液晶装置は、図４及び図５に示すように、透明なＴＦＴアレイ基板１０と透明な対向基板２０との間に液晶５０を封入して構成される。ＴＦＴアレイ基板１０は、例えば石英基板からなり、対向基板２０は、例えばガラス基板や石英基板からなる。ＴＦＴアレイ基板１０上には画素を構成する画素電極等がマトリクス状に配置される。図３は画素を構成するＴＦＴアレイ基板１０上の素子の等価回路を示している。
【００２３】
図３において、本実施の形態における電気光学装置の画像表示領域を構成するマトリクス状に形成された複数の画素には夫々、画素電極９ａと画素電極９ａをスイッチング制御するための薄膜トランジスタ（ＴＦＴ）３０とが形成されており、画像信号が供給されるデータ線（ソース線）６ａがＴＦＴ３０のソースに電気的に接続されている。データ線６ａに書き込む画像信号Ｓ１、Ｓ２、…、Ｓｎは、この順に線順次に供給しても構わないし、相隣接する複数のデータ線６ａ同士に対して、グループ毎に供給するようにしてもよい。
【００２４】
また、ＴＦＴ３０のゲートに走査線３ａが電気的に接続されており、所定のタイミングで、走査線３ａにパルス的に走査信号Ｇ１、Ｇ２、…、Ｇｍを、この順に線順次で印加するように構成されている。画素電極９ａは、ＴＦＴ３０のドレインに電気的に接続されており、スイッチング素子であるＴＦＴ３０を一定期間だけそのスイッチを閉じることにより、データ線６ａから供給される画像信号Ｓ１、Ｓ２、…、Ｓｎを所定のタイミングで書き込む。画素電極９ａを介して電気光学物質の一例としての液晶に書き込まれた所定レベルの画像信号Ｓ１、Ｓ２、…、Ｓｎは、後述する対向基板に形成された対向電極との間で一定期間保持される。
【００２５】
液晶は、印加される電圧レベルにより分子集合の配向や秩序が変化することにより、光を変調し、階調表示を可能にする。ノーマリーホワイトモードであれば、各画素の単位で印加された電圧に応じて入射光に対する透過率が減少し、ノーマリーブラックモードであれば、各画素の単位で印加された電圧に応じて入射光に対する透過率が増加され、全体として電気光学装置からは画像信号に応じたコントラストを持つ光が出射する。ここで、保持された画像信号がリークするのを防ぐために、画素電極９ａと対向電極との間に形成される液晶容量と並列に蓄積容量７０を付加する。
【００２６】
図２、図６乃至図８において、石英等のＴＦＴアレイ基板１０には、格子状に溝１１が形成されている。この溝１１上に下側遮光膜１２及び第１層間絶縁膜１３を介してＬＤＤ（Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ）構造をなすＴＦＴ３０が形成されている。溝１１によって、ＴＦＴ基板の液晶５０との境界面が平坦化される。
【００２７】
ＴＦＴアレイ基板１０上には、マトリクス状に複数の透明な画素電極９ａ（図６の破線部９ａ’により輪郭が示されている）が設けられており、画素電極９ａの縦横の境界に各々沿ってデータ線６ａ及び走査線３ａが設けられている。そして、下側遮光膜１２は、これらのデータ線６ａ及び走査線３ａに沿って、各画素に対応して格子状に設けられている。
【００２８】
下側遮光膜１２は、例えば、Ｔｉ、Ｃｒ、Ｗ、Ｔａ、Ｍｏ、Ｐｂ等の高融点金属のうちの少なくとも一つを含む、金属単体、合金、金属シリサイド、ポリシリサイド、これらを積層したもの等からなる。
【００２９】
ＴＦＴ３０は、チャネル領域１ａ′、ソース領域１ｄ、ドレイン領域１ｅが形成された薄膜トランジスタのシリコン膜としての半導体層１ａに、ゲート絶縁膜をなす絶縁膜２を介してゲート電極をなす走査線３ａが設けられてなる。走査線３ａは、ゲート電極となる部分において幅広に形成されており、チャネル領域１ａ′（図６の斜線部）は、半導体層１ａと走査線３ａとが対向する領域に構成される。
【００３０】
下側遮光膜１２は、ＴＦＴ３０の形成領域に対応する領域、後述するデータ線６ａ及び走査線３ａ等の形成領域、即ち各画素の非表示領域に対応した領域に形成されている。この下側遮光膜１２によって、反射光がＴＦＴ３０のチャネル領域１ａ′、ソース領域１ｄ及びドレイン領域１ｅに入射することが防止される。
【００３１】
ＴＦＴ３０上には第２層間絶縁膜１４が積層され、第２層間絶縁膜１４上には走査線３ａおよびデータ線６ａ方向に延びる島状の第１中間導電層１５が形成されている。第１中間導電層１５上には誘電体膜１７を介して容量線１８が対向配置されている。容量線１８は、第１中間導電層１５上に重なるようにデータ線６ａ方向に延びる延出部と、走査線３ａに沿って延びる本線からなる。
【００３２】
第１中間導電層１５は、ＴＦＴ３０の高濃度ドレイン領域１ｅ及び画素電極９ａに接続された画素電位側容量電極（下部容量電極）として作用し、容量線１８の一部は固定電位側容量電極（上部容量電極１８ａ）として作用する。容量線１８は、上部容量電極１８ａと遮光層１８ｂの多層構造であり、誘電体膜１７を介して第１中間導電層１５と対向配置されることで蓄積容量（図３の蓄積容量７０）を構成する。
【００３３】
容量線１８は、例えば導電性のポリシリコン膜等からなる上部容量電極１８ａと高融点金属を含む金属シリサイド膜等からなる遮光層１８ｂとが積層された多層構造である。例えば、容量線１８は、タングステン、モリブデン、チタン、タンタルのいずれかのシリサイドからなる遮光層１８ｂとＮ型ポリシリコンによる上部容量電極１８ｂとのポリサイドによって構成される。これにより、容量線１８は、内蔵遮光膜を構成すると共に固定電位側容量電極としても機能する。
【００３４】
第１中間導電層１５は、例えば導電性のポリシリコン膜からなり画素電位側容量電極として機能する。第１中間導電層１５は、画素電位側容量電極としての機能の他、内蔵遮光膜としての容量線１８とＴＦＴ３０との間に配置される光吸収層としての機能を持ち、更に、画素電極９ａとＴＦＴ３０の高濃度ドレイン領域１ｅとを中継接続する機能を持つ。なお、第１中間導電層１５も、容量線１８と同様に、金属又は合金を含む単一層膜若しくは多層膜から構成してもよい。
【００３５】
下部容量電極としての第１中間導電層１５と上部容量電極１８ａを構成する容量線１８との間に配置される誘電体膜１７は、例えば膜厚５〜２００ｎｍ程度の比較的薄いＨＴＯ（Ｈｉｇｈ　Ｔｅｍｐｅｒａｔｕｒｅ　Ｏｘｉｄｅ）膜、ＬＴＯ（Ｌｏｗ　Ｔｅｍｐｅｒａｔｕｒｅ　Ｏｘｉｄｅ）膜等の酸化シリコン膜、あるいは窒化シリコン膜等から構成される。蓄積容量を増大させる観点からは、膜の信頼性が十分に得られる限りにおいて、誘電体膜１７は薄い程よい。
【００３６】
また、容量線１８は、画素電極９ａが配置された画像表示領域からその周囲に延設され、定電位源と電気的に接続されて、固定電位とされる。かかる定電位源としては、ＴＦＴ３０を駆動するための走査信号を走査線３ａに供給するための後述の走査線駆動回路６３や画像信号をデータ線６ａに供給するサンプリング回路を制御する後述のデータ線駆動回路６１に供給される正電源や負電源の定電位源でもよいし、対向基板２０の対向電極２１に供給される定電位でも構わない。更に、下側遮光膜１２についても、その電位変動がＴＦＴ３０に対して悪影響を及ぼすことを避けるために、容量線１８と同様に、画像表示領域からその周囲に延設して定電位源に接続するとよい。
【００３７】
また、データ線６ａとソース領域１ｄを電気的に接続するために、第１中間導電層１５と同一層で形成される第２中間導電層１５ｂが形成されている。第２中間導電層１５ｂは第２層間絶縁膜１４及び絶縁膜２を貫通するコンタクトホール２４ａを介してソース領域１ｄに電気的に接続されている。
【００３８】
容量線１８上には第３層間絶縁膜１９が配置され、第３層間絶縁膜１９上にはデータ線６ａが積層される。データ線６ａは、第３層間絶縁膜１９及び誘電体膜１７を貫通するコンタクトホール２４ｂを介してソース領域１ｄに電気的に接続される。
【００３９】
データ線６ａ上には第４層間絶縁膜２５を介して画素電極９ａが積層されている。画素電極９ａは、第４層間絶縁膜２５，第３層間絶縁膜１９，誘電体膜１７を貫通するコンタクトホール２６ｂにより第１中間導電層１５に電気的に接続される。そして、第１中間導電層１５は第２層間絶縁膜１４及び絶縁膜２を貫通するコンタクトホール２６ａを介してドレイン領域１ｅに電気的に接続される。画素電極９ａ上にはポリイミド系の高分子樹脂からなる配向膜１６が積層され、所定方向にラビング処理されている。
【００４０】
走査線３ａ（ゲート電極）にＯＮ信号が供給されることで、チャネル領域１ａ′が導通状態となり、ソース領域１ｄとドレイン領域１ｅとが接続されて、データ線６ａに供給された画像信号が画素電極９ａに与えられる。
【００４１】
一方、対向基板２０には、ＴＦＴアレイ基板のデータ線６ａ、走査線３ａ及びＴＦＴ３０の形成領域に対向する領域、即ち各画素の非表示領域において第１遮光膜２３が設けられている。この第１遮光膜２３によって、対向基板２０側からの入射光がＴＦＴ３０のチャネル領域１ａ′、ソース領域１ｄ及びドレイン領域１ｅに入射することが防止される。第１遮光膜２３上に、対向電極（共通電極）２１が基板２０全面に亘って形成されている。対向電極２１上にポリイミド系の高分子樹脂からなる配向膜２２が積層され、所定方向にラビング処理されている。
【００４２】
そして、ＴＦＴアレイ基板１０と対向基板２０との間に液晶５０が封入されている。これにより、ＴＦＴ３０は所定のタイミングでデータ線６ａから供給される画像信号を画素電極９ａに書き込む。書き込まれた画素電極９ａと対向電極２１との電位差に応じて液晶５０の分子集合の配向や秩序が変化して、光を変調し、階調表示を可能にする。
【００４３】
図４及び図５に示すように、対向基板２０には表示領域を区画する額縁としての遮光膜４２が設けられている。遮光膜４２は例えば遮光膜２３と同一又は異なる遮光性材料によって形成されている。
【００４４】
遮光膜４２の外側の領域に液晶を封入するシール材４１が、ＴＦＴアレイ基板１０と対向基板２０間に形成されている。シール材４１は対向基板２０の輪郭形状に略一致するように配置され、ＴＦＴアレイ基板１０と対向基板２０を相互に固着する。シール材４１は、ＴＦＴアレイ基板１０の１辺の一部において欠落しており、貼り合わされたＴＦＴアレイ基板１０及び対向基板２０相互の間隙には、液晶５０を注入するための液晶注入口７８が形成される。液晶注入口７８より液晶が注入された後、液晶注入口７８を封止材７９で封止するようになっている。
【００４５】
ＴＦＴアレイ基板１０のシール材４１の外側の領域には、データ線駆動回路６１及び実装端子６２がＴＦＴアレイ基板１０の一辺に沿って設けられており、この一辺に隣接する２辺に沿って、走査線駆動回路６３が設けられている。ＴＦＴアレイ基板１０の残る一辺には、画面表示領域の両側に設けられた走査線駆動回路６３間を接続するための複数の配線６４が設けられている。また、対向基板２０のコーナー部の少なくとも１箇所においては、ＴＦＴアレイ基板１０と対向基板２０との間を電気的に導通させるための導通材６５が設けられている。
【００４６】
本実施の形態においては、容量線１８は平面的に見て、走査線３ａ及びデータ線６ａに沿って延びており、図２及び図６，図７に示すように、一端側は第１中間導電層１５から平面的（垂直方向）には突出して延びている。即ち、この一端側においては、第２層間絶縁膜１４上に直接誘電体膜１７が形成され、誘電体膜１７上に容量線１８が形成されている。
【００４７】
本実施の形態においては、この一端側において、誘電体膜１７、第２層間絶縁膜１４、絶縁膜２及び第１層間絶縁膜１３を貫通するコンタクトホール７１（図６，図７の黒丸部分）が形成されており、このコンタクトホール７１によって、容量線１８の上部容量電極１８ａが下側遮光膜１２に電気的に接続されるようになっている。
【００４８】
次に、図１を参照して図２の液晶装置の製造方法について説明する。
先ず、石英基板等のＴＦＴアレイ基板１０を用意する。好ましくはＮ２（窒素）等の不活性ガス雰囲気且つ約９００〜１３００℃の高温でアニール処理し、後に実施される高温プロセスにおけるＴＦＴアレイ基板１０に生じる歪みが少なくなるように前処理しておく。
【００４９】
図１のステップＳ１　において、ＴＦＴアレイ基板１０に対してエッチング等によって溝１１（図２、図６乃至図８参照）を形成する。次に、図１のステップＳ２　において、Ｔｉ、Ｃｒ、Ｗ、Ｔａ、Ｍｏ及びＰｄ等の金属や金属シリサイド等の金属合金膜を、スパッタリングにより、１００〜５００ｎｍ程度の膜厚、好ましくは約２００ｎｍの膜厚に堆積させる。そしてフォトリソグラフィ及びエッチングにより、平面形状が格子状の下側遮光膜１２を形成する。
【００５０】
次に、ステップＳ３　において、下側遮光膜１２上に、例えば、常圧又は減圧ＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法等によりＴＥＯＳ（テトラ・エチル・オルソ・シリケート）ガス、ＴＥＢ（テトラ・エチル・ボートレート）ガス、ＴＭＯＰ（テトラ・メチル・オキシ・フォスレート）ガス等を用いて、ＮＳＧ（ｎｏｎｄｏｐｅｄ　ｓｉｌｉｃａｔｅ　ｇｌａｓｓ）、ＰＳＧ（ｐｈｏｓｐｈｏ　ｓｉｌｉｃａｔｅ　ｇｌａｓｓ）、ＢＳＧ（ｂｏｒｏｎ　ｓｉｌｉｃａｔｅ　ｇｌａｓｓ）、ＢＰＳＧ（ｂｏｒｏ−ｐｈｏｓｐｈｏ　ｓｉｌｉｃａｔｅ　ｇｌａｓｓ）等のシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等からなる層間絶縁膜１３を形成する。この層間絶縁膜１３の膜厚は、例えば約５００〜２０００ｎｍ程度とする。
【００５１】
次に、ステップＳ４　において、層間絶縁膜１３上に、約４５０〜５５０℃、好ましくは約５００℃の比較的低温環境中で、流量約４００〜６００ｃｃ／ｍｉｎのモノシランガス、ジシランガス等を用いた減圧ＣＶＤ（例えば、圧力約２０〜４０ＰａのＣＶＤ）により、アモルファスシリコン膜（薄膜トランジスタのシリコン膜）を形成する。その後、窒素雰囲気中で、約６００〜７００℃にて約１〜１０時間、好ましくは、４〜６時間のアニール処理を施することにより、ポリシリコン膜を約５０〜２００ｎｍの粒径、好ましくは約１００ｎｍの粒径となるまで固相成長させる。固相成長させる方法としては、ＲＴＡ（Ｒａｐｉｄ　Ｔｈｅｒｍａｌ　Ａｎｎｅａｌ）を使ったアニール処理でもよいし、エキシマレーザー等を用いたレーザーアニールでもよい。この際、画素スイッチング用のＴＦＴ３０を、ｎチャネル型とするかｐチャネル型にするかに応じて、Ｖ族元素やＩＩＩ族元素のドーパントを僅かにイオン注入等によりドープしてもよい。そして、フォトリソグラフィ及びエッチングにより、所定パターンを有する半導体層１ａを形成する。
【００５２】
次に、ステップＳ５　において、ＴＦＴ３０を構成する半導体層１ａを約９００〜１３００℃の温度、好ましくは約１０００℃の温度により熱酸化し、続けて減圧ＣＶＤ法等により、若しくは両者を続けて行うことにより、多層の高温酸化シリコン膜（ＨＴＯ膜）や窒化シリコン膜からなる（ゲート絶縁膜を含む）下層及び上層のゲート絶縁膜２を形成する。
【００５３】
この結果、半導体層１ａは、約３０〜１５０ｎｍの厚さ、好ましくは約３５〜５０ｎｍの厚さとなり、絶縁膜２の厚さは、約２０〜１５０ｎｍの厚さ、好ましくは約３０〜１００ｎｍの厚さとなる。
【００５４】
次に、画素スイッチング用のＴＦＴ３０のスレッシュホールド電圧Ｖｔｈを制御するために、半導体層１ａのうちＮチャネル領域或いはＰチャネル領域に、ボロン等のドーパントを予め設定された所定量だけイオン注入等によりドープする。
【００５５】
次に、ステップＳ６　において、減圧ＣＶＤ法等によりポリシリコン膜を堆積し、更にリン（Ｐ）を熱拡散し、このポリシリコン膜を導電化する。または、Ｐイオンをこのポリシリコン膜の成膜と同時に導入したドープトシリコン膜を用いてもよい。このポリシリコン膜の膜厚は、約１００〜５００ｎｍの厚さ、好ましくは約３５０ｎｍ程度である。そして、フォトリソグラフィ及びエッチングにより、ＴＦＴ３０のゲート電極部を含めて所定パターンの走査線３ａを形成する。
【００５６】
例えば、ＴＦＴ３０を、ＬＤＤ構造を持つｎチャネル型のＴＦＴとする場合には、半導体層１ａに、低濃度ソース領域及び低濃度ドレイン領域を形成するために、走査線３ａ（ゲート電極）をマスクとして、Ｐ等のＶ族元素のドーパントを低濃度で（例えば、Ｐイオンを１〜３×１０１３／ｃｍ２のドーズ量にて）ドープする（ステップＳ７　）。これにより走査線３ａ下の半導体層１ａはチャネル領域１ａ’となる。
【００５７】
更に、画素スイッチング用ＴＦＴ３０を構成する高濃度ソース領域１ｄ及び高濃度ドレイン領域１ｅを形成するために、走査線３ａよりも幅の広い平面パターンを有するレジスト層を走査線３ａ上に形成する。その後、Ｐ等のＶ族元素のドーパントを高濃度で（例えば、Ｐイオンを１〜３×１０１５／ｃｍ２のドーズ量にて）ドープする（ステップＳ８　）。
【００５８】
こうして、低濃度のソース・ドレイン領域と高濃度のソース・ドレイン領域とを有するＬＤＤ構造の素子を構成する。なお、例えば、低濃度のドープを行わずに、オフセット構造のＴＦＴとしてもよく、走査線３ａをマスクとして、Ｐイオン、Ｂイオン等を用いたイオン注入技術によりセルフアライン型のＴＦＴとしてもよい。この不純物のドープにより走査線３ａは更に低抵抗化される。
【００５９】
次に、ステップＳ９　では、走査線３ａ上に、例えば、常圧ＣＶＤ法等によりＴＥＯＳガス、ＴＥＢガス、ＴＭＯＰガス等を用いて、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧ等のシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等からなる第２層間絶縁膜１４を形成する。この第２層間絶縁膜１４の膜厚は、例えば約５００〜２０００ｎｍ程度とする。ここで、本実施の形態においては、本工程を常圧ＣＶＤ法等によって行うことにより、基板温度が５００℃以下の温度条件下で第２層間絶縁膜１４の成膜処理を行うことができる。そして、このような低温な条件下での成膜処理により、第２層間絶縁膜１４は、例えば数ｐｐｂ〜２００ｐｐｍ程度の多量のＨ２Ｏ分子またはＨ２Ｏ化合物が含有された層間絶縁膜に形成される。
【００６０】
次に、ステップＳ１０では、ＴＦＴアレイ基板１０全体が、水素、または水素とＡｒを主成分とする雰囲気中でプラズマに曝される。すなわち、第２層間絶縁膜１４が低温で形成された直後の工程であるステップＳ１０において、水素、または水素とＡｒを主成分とする雰囲気中でのプラズマ処理（すなわち、水素化処理）が行われ、これにより、半導体層１ａを構成するシリコン膜（ポリシリコン膜）中のダングリングボンドをはじめとする多くの結晶欠陥がターミネート（終端）される。この場合、半導体層１ａの上層に、多量のＨ２Ｏ分子またはＨ２Ｏ化合物が含有された第２層間絶縁膜１４が積層された状態で水素化処理を行うことにより、短時間の処理で確実に結晶欠陥を終端させることができる。なお、その理由は次の通りであると考えられる。すなわち、プラズマで形成される水素原子は、酸化膜（第２層間絶縁膜１４）中の水素化合物、Ｓｉ（ＯＨ）４（シラノール）等と反応してＳｉＯ２を形成させ、副生成物としてＨ２Ｏを形成している。この水が、ドナー型の不安定なＳｉをＳｉＯ２に変え、さらに水素を発生させる。そして、この水素がチャネル部Ｓｉのダングリングボンドを短時間で効果的に終端させるおとに作用しているものと考えられる。なお、プラズマ処理は、水素と窒素を主成分とする雰囲気中で行ってもよい。
【００６１】
ところで、このように、プラズマ処理により導入された水素はシリコン原子と結合してダングリングボンドを消滅させているが、その結合はある有限の結合エネルギーにより維持されており外部からの熱エネルギーによってその結合は容易に解き放たれる。このようなシリコンと水素の解離は５００℃以上になると指数関数的に急激に進行することが確認されている。そこで、本実施の形態においては、以下のステップＳ１１以降の全ての工程が５００℃以下の温度条件下で行われる。
【００６２】
ステップＳ１１において、第２層間絶縁膜１４に対する反応性イオンエッチング、反応性イオンビームエッチング等のドライエッチングにより、コンタクトホール２４ａを同時開孔する。
【００６３】
次に、本実施の形態においては、後述するステップＳ１２において、第１中間導電層１５、誘電体膜１７及び容量線１８によって構成される蓄積容量並びに第２中間導電層１５ｂ及びコンタクトホール形成２４ａ，２６ａ等が行われる。
【００６４】
次に、ステップＳ１３において、例えば、常圧ＣＶＤ法によりＴＥＯＳガス等を用いて、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧ等のシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等からなる第３層間絶縁膜１９を、５００℃以下の温度条件下で形成する。第３層間絶縁膜１９の膜厚は、例えば５００〜１５００ｎｍ程度である。
【００６５】
次に、ステップＳ１４において、第３層間絶縁膜１９に対する反応性イオンエッチング、反応性イオンビームエッチング等のドライエッチングにより、コンタクトホール２４ｂを開孔する。
【００６６】
次に、ステップＳ１５において、コンタクトホール２４ｂを埋めるように第３層間絶縁膜１９上の全面に、スパッタリング等により、遮光性のＡｌ等の低抵抗金属や金属シリサイド等を金属膜として、約１００〜５００ｎｍの厚さ、好ましくは約３００ｎｍに堆積する。なお、本実施の形態において、遮光性Ａｌ等の金属膜の成膜は、例えば、基板温度が１００℃程度の温度条件下で行われる。そして、フォトリソグラフィ及びエッチングにより、所定パターンを有するデータ線６ａを形成する。
【００６７】
次に、ステップＳ１６において、データ線６ａ上を覆うように、例えば、常圧ＣＶＤ法によりＴＥＯＳガス等を用いて、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧ等のシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等からなる第４層間絶縁膜２５を、５００℃以下の温度条件下で形成する。第４層間絶縁膜２５の膜厚は、例えば５００〜１５００ｎｍ程度である。
【００６８】
次に、ステップＳ１７において、第４層間絶縁膜２５及び第３層間絶縁膜１９に対する反応性イオンエッチング、反応性イオンビームエッチング等のドライエッチングにより、コンタクトホール２６ｂを開孔する。
【００６９】
次に、ステップＳ１８において、このコンタクトホール２６ｂの内周面及び第４層間絶縁膜２５上に、スパッタ処理等により、ＩＴＯ膜等の透明導電性膜を、約５０〜２００ｎｍの厚さに堆積する。なお、本実施の形態において、ＩＴＯ膜等の透明導電性膜の成膜は、例えば、基板温度が２００℃程度の温度条件下で行われる。そして、フォトリソグラフィ及びエッチングにより、画素電極９ａを形成する。なお、液晶装置を反射型の液晶装置に用いる場合には、Ａｌ等の反射率の高い不透明な材料から画素電極９ａを形成してもよい。コンタクトホール２６ｂは、第１中間導電層１５と画素電極９ａとを接続する。
【００７０】
そして、このように構成されたＴＦＴアレイ基板（半導体パネル）１０と対向基板２０とに対して、パネル組立工程が実施される。パネル組立工程においては、先ず、ＴＦＴアレイ基板１０及び対向基板２０に対して、配向膜１６，２２となるポリイミド（ＰＩ）を塗布する。
【００７１】
次に、ＴＦＴアレイ基板１０表面の配向膜１６及び対向基板２０表面の配向膜２２に対して、ラビング処理を施す。次に、洗浄工程を行う。この洗浄工程は、ラビング処理によって生じた塵埃を除去するためのものである。洗浄工程が終了すると、シール材４１、及び導通材６５（図４参照）を形成する。シール材４１を形成した後、ＴＦＴアレイ基板１０と対向基板２０とを貼り合わせ、アライメントを施しながら圧着し、シール材４１を硬化させる。最後に、シール材４１の一部に設けた切り欠きから液晶を封入し、切り欠きを塞いで液晶を封止する。
【００７２】
このような実施の形態によれば、第２層間絶縁膜１４を低温で形成する工程及びその直後に水素化処理を行う工程の前工程で、半導体層１ａに対する高温での熱処理（例えば１０００℃での熱酸化処理等）を行うことにより、ＴＦＴ３０の信頼性を確保しつつ、且つ、ＴＦＴ３０の移動度や閾値特性の向上のための水素化処理を短時間で効率的に行うことができる。さらに、水素化処理後の各工程を５００℃以下の低温で行うことにより、水素化処理で結合されたシリコンと水素の解離を防止することができ、ＴＦＴ３０による良好な移動度や閾値特性を保持することができる。この場合、例えば図９に実線で示すように、ｎチャンネル型トランジスタ（ＴＦＴ３０）においては、上述の製造方法による水素化処理を行うことによって、水素化処理を行わないで製造された同等のｎチャンネル型トランジスタの特性（図９中に小破線で図示）に対し、移動度や閾値特性を飛躍的に向上させることができる。
【００７３】
ここで、上述の実施の形態においては、第２層間絶縁膜１４を低温で形成した直後にプラズマ処理を行う一例について説明したが、本発明は、これに限定されるものではなく、例えば、本実施の形態のように半導体層１ａの上層に複数の層間絶縁膜を有する構成の半導体装置においては、図９に示す（Ｉ）のタイミング、或いは、（ＩＩ）のタイミングでステップＳ１０と同等のプラズマ処理を行ってもよい。特に、各層間絶縁膜の中で最上層に位置する第４層間絶縁膜２５を低温で形成した直後にプラズマ処理を行うようにすれば、それ以前の処理、すなわち、ステップＳ１５以前の各種成膜工程で高温な熱処理を行うことも可能となる。なお、このようなタイミングでプラズマ処理を行った場合にもＴＦＴ３０の各特性を向上し得ることは本出願人によって確認されている。
【００７４】
また、上述の実施の形態においては、液晶装置の表示領域に用いられる半導体装置の製造方法についての一例を説明したが、本発明はこれに限定されるものではなく、上述の製造方法をＥＬ装置や電気泳動装置といった他の半導体装置の製造に適用してもよい。また、本実施の形態におけるＴＦＴアレイ基板１０上の画像表示領域の周囲においてｐチャンネル型トランジスタを具備して構成される走査線駆動回路６３にも同等の製造方法を適用することが可能である。この場合、例えば図９に長破線で示すように、ｐチャンネルトランジスタにおいても、上述の製造方法による水素化処理を行うことによって、水素化処理を行わないで製造された同等のｐチャンネル型トランジスタの特性（図９中に一点鎖線で図示）に対し、移動度や閾値特性を飛躍的に向上させることができる。
【００７５】
また、本発明は、半導体装置として、ＩＣを形成する半導体装置や、液晶装置、ＥＬ（エレクトロルミネッセンス）装置、電気泳動装置等の電気光学装置の基板にも応用できる。
【図面の簡単な説明】
【図１】図２の液晶装置の製造方法を示すフローチャート
【図２】半導体装置を示す模式的な断面図
【図３】液晶装置の画素領域を構成する複数の画素における各種素子、配線等の等価回路図
【図４】ＴＦＴアレイ基板をその上に形成された各構成要素と共に対向基板側から見た平面図
【図５】組立工程終了後の液晶装置を、図４のＨ−Ｈ’線の位置で切断して示す断面図
【図６】データ線、走査線、画素電極等が形成されたＴＦＴアレイ基板の相隣接する複数の画素群の平面図
【図７】図６に示す各要素のうち主要な部分のみを示す平面図
【図８】図６の模式的なＡ−Ａ′断面図
【図９】薄膜トランジスタの特性例を示す図表
【符号の説明】
１ａ…半導体層（薄膜トランジスタのシリコン膜）
１０…ＴＦＴアレイ基板（半導体パネル）
１４…第２層間絶縁膜（層間絶縁膜）
１９…第３層間絶縁膜（層間絶縁膜）
２５…第４層間絶縁膜（層間絶縁膜）
３０…薄膜トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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