(57)【要約】【課題】本発明は、ＤＲＡＭにおいて、内部電源の電位を補償する補償容量用の容量素子を、消費電力や付属の回路を増やすことなしに形成できるようにすることを最も主要な特徴とする。【解決手段】たとえば、半導体基板２１ａ上に設けられるメモリ領域１１とは別の領域（Ｎウェル領域２１ｄ）に、メモリ領域１１の形成と同時に、メモリセルと同様の回路パターンを有する、複数の電位補償用セルをマトリクス状に配置してなる容量素子部１４を形成する。そして、電位補償用セルの上部電極相当電極１４ｑとＮウェル領域２１ｄとに、それぞれコンタクト２１ｇを介して、上部の配線層２１ｅとのコンタクトをとる。こうして、容量素子部１４と内部電源とを接続してなる構成となっている。【選択図】　　図２
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【特許請求の範囲】
【請求項１】
各々が、一個の電荷蓄積用電界効果トランジスタと一個の電荷蓄積用容量素子とから構成される複数のメモリセルと、
前記複数のメモリセルに対して各種の動作を実行する能動回路と、
前記能動回路に供給される駆動電力を発生する内部電源と、
前記複数のメモリセルの形成領域とは別の領域に、前記複数のメモリセルと略同等の回路パターンを有して設けられ、前記内部電源に電気的に接続された複数の電位補償用セルと
を具備したことを特徴とする半導体記憶装置。
【請求項２】
前記複数の電位補償用セルは、それぞれ、一個の電位補償用電界効果トランジスタと一個の電位補償用容量素子とから構成され、前記電位補償用容量素子が少なくとも前記内部電源に接続されてなることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記電位補償用容量素子は、それぞれ、前記複数のメモリセルの各電荷蓄積用容量素子を構成する下部電極と同一材料からなる下部電極相当層を有するとともに、前記複数のメモリセルの各電荷蓄積用容量素子を構成する誘電体と同一材料、かつ、同一膜厚の誘電体相当層を有することを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
前記電位補償用容量素子は、それぞれ、前記複数のメモリセルの各電荷蓄積用容量素子を構成する上部電極と同一材料からなる上部電極相当層を有し、この上部電極相当層にコンタクトを取ることで、前記内部電源に接続されてなることを特徴とする請求項２に記載の半導体記憶装置。
【請求項５】
前記別の領域は、前記複数のメモリセルの形成領域とは導電型が異なる、第１導電型の導電体層からなることを特徴とする請求項１に記載の半導体記憶装置。
【請求項６】
前記第１導電型の導電体層にコンタクトを取ることで、前記電位補償用容量素子は、それぞれ、前記内部電源に接続されてなることを特徴とする請求項５に記載の半導体記憶装置。
【請求項７】
前記電位補償用容量素子は、前記下部電極相当層が第一の導体層をそれぞれ介して、前記複数の電位補償用セルを構成する電位補償用電界効果トランジスタの各ゲート電極間に埋め込まれた第二の導体層に接続されていることを特徴とする請求項６に記載の半導体記憶装置。
【請求項８】
前記別の領域は、前記複数のメモリセルの形成領域と導電型が同じ、第２導電型の導電体層からなることを特徴とする請求項１に記載の半導体記憶装置。
【請求項９】
前記第２導電型の導電体層上に形成された第一の導体層にコンタクトを取ることで、前記電位補償用容量素子は、それぞれ、前記内部電源に接続されてなることを特徴とする請求項８に記載の半導体記憶装置。
【請求項１０】
前記電位補償用容量素子は、前記下部電極相当層が前記ビット線相当線間に共通に設けられた前記第一の導体層を介して、前記複数の電位補償用セルを構成する電位補償用電界効果トランジスタの各ゲート電極間に埋め込まれた第二の導体層に接続されていることを特徴とする請求項９に記載の半導体記憶装置。
【請求項１１】
前記第一の導体層は、前記ビット線相当線とともに前記複数の電位補償用セルの外部に引き出されて、前記コンタクトが取られることを特徴とする請求項１０に記載の半導体記憶装置。
【請求項１２】
半導体基板上にそれぞれ設けられ、各々が、一個の電荷転送用電界効果トランジスタと一個の電荷蓄積用容量素子とから構成される複数のメモリセルと、前記複数のメモリセルと略同等の回路パターンを有し、各々が、一個の電位補償用電界効果トランジスタと一個の電位補償用容量素子とから構成されて、内部電源に電気的に接続される複数の電位補償用セルとを備える半導体記憶装置の製造方法であって、
前記複数のメモリセルにおける前記電荷転送用電界効果トランジスタのゲート電極を形成すると同時に、前記半導体基板上の、前記複数のメモリセルの形成領域とは別の領域に、前記電荷転送用電界効果トランジスタのゲート電極に相当する、前記複数の電位補償用セルにおける前記電位補償用電界効果トランジスタのゲート電極を形成する工程と、
前記複数のメモリセルにおける前記電荷転送用電界効果トランジスタのソース・ドレイン拡散層を形成すると同時に、前記半導体基板上の、前記複数のメモリセルの形成領域とは別の領域に、前記ソース・ドレイン拡散層に相当する、前記複数の電位補償用セルにおける前記電位補償用電界効果トランジスタの拡散層領域を形成する工程と、
前記複数のメモリセルにおけるポリプラグを形成すると同時に、前記半導体基板上の、前記複数のメモリセルの形成領域とは別の領域に、前記ポリプラグに相当する、前記複数の電位補償用セルにおける第二の導電層を形成する工程と、
前記複数のメモリセルにおけるビット線およびビット線コンタクトを形成すると同時に、前記半導体基板上の、前記複数のメモリセルの形成領域とは別の領域に、前記ビット線および前記ビット線コンタクトに相当する、前記複数の電位補償用セルにおけるビット線相当線およびビット線コンタクト相当コンタクトを形成する工程と、
前記複数のメモリセルにおけるノードコンタクトを形成すると同時に、前記半導体基板上の、前記複数のメモリセルの形成領域とは別の領域に、前記ノードコンタクトに相当する、前記複数の電位補償用セルにおける第一の導電層を形成する工程と、
前記複数のメモリセルにおける前記電荷蓄積用容量素子のストレージノードを形成すると同時に、前記半導体基板上の、前記複数のメモリセルの形成領域とは別の領域に、前記ストレージノードに相当する、前記複数の電位補償用セルにおける前記電位補償用容量素子の下部電極相当層を形成する工程と、
前記複数のメモリセルにおける前記電荷蓄積用容量素子のキャパシタ絶縁膜を形成すると同時に、前記半導体基板上の、前記複数のメモリセルの形成領域とは別の領域に、前記キャパシタ絶縁膜に相当する、前記複数の電位補償用セルにおける前記電位補償用容量素子のキャパシタ絶縁膜相当絶縁膜を形成する工程と、前記複数のメモリセルにおける前記電荷蓄積用容量素子の上部電極を形成すると同時に、前記半導体基板上の、前記複数のメモリセルの形成領域とは別の領域に、前記上部電極に相当する、前記複数の電位補償用セルにおける前記電位補償用容量素子の上部電極相当層を形成する工程と
を備えてなることを特徴とする半導体記憶装置の製造方法。
【請求項１３】
前記複数の電位補償用セルを形成するための、前記半導体基板上の、前記複数のメモリセルの形成領域とは別の領域に、前記複数のメモリセルの形成領域とは導電型が異なる、第１導電型の導電体層を形成する工程をさらに備えることを特徴とする請求項１２に記載の半導体記憶装置の製造方法。
【請求項１４】
前記複数の電位補償用セルにおける第一の導電層の形成は、前記ビット線相当線に対してセルフアラインで行われることを特徴とする請求項１２に記載の半導体記憶装置の製造方法。
【請求項１５】
前記複数の電位補償用セルにおける第一の導電層の形成は、前記第二の導電層の形成位置に対してのみ行われることを特徴とする請求項１４に記載の半導体記憶装置の製造方法。
【請求項１６】
前記複数の電位補償用セルにおける第一の導電層の形成は、前記ビット線相当線間に連続して行われることを特徴とする請求項１４に記載の半導体記憶装置の製造方法。
【請求項１７】
前記複数の電位補償用セルにおける第一の導電層の形成は、前記ビット線相当線間に連続して設けられ、かつ、前記ビット線相当線とともに前記複数の電位補償用セルの外部にまで引き出されることを特徴とする請求項１６に記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体記憶装置およびその製造方法に関するもので、特に、ダイナミック・ランダムアクセスメモリ（ＤＲＡＭ）などにおいて、内部電源の電位を補償するために挿入される補償容量用の容量素子に関する。
【０００２】
【従来の技術】
通常、ＤＲＡＭにおいては、メモリセルに対するデータの読み書きなどの各種の動作を実行する場合に、各部（各種の能動回路）の駆動電力が内部電源から供給される。内部電源では、各種の能動回路が動作を開始するときに電位降下が発生することがある。
【０００３】
この電位降下を防止するには、内部電源に電位を補償するための補償容量を接続することが好適である。そのため、従来は、周辺回路のバスラインの下層などに専用の容量素子を形成していた。この補償容量が十分でないと、結局は、電位降下が発生する。しかし、十分な補償容量を得るため、容量素子を拡大することは、ＤＲＡＭの小型化や生産性を阻害することになる。
【０００４】
そこで、メモリセルの配列の外周部分に配置されているダミーセルを使用して、十分な補償容量を確保する方法が提案されている（たとえば、特許文献１参照）。この提案の場合、専用の容量素子をわざわざ形成する必要がないため、ＤＲＡＭの小型化や生産性を阻害することなく、十分な補償容量の確保が容易に可能である。
【０００５】
しかしながら、ダミーセルは、本来、メモリセルとしては使用されず、メモリセルの連続性が崩れることによって不良が発生するのを抑えるために配置されるものである。そのため、高い歩留まりが保証されない。
【０００６】
また、上記の提案においては、上部電極を隣接するセル間のわずかなスペースにて加工するようになっている。このような加工は、微細化が進むにつれて困難を極める。
【０００７】
さらに、ダミーセルを補償容量として使用するには、メモリセルの場合と同様に、トランスファーゲートをオンさせなければならない。その結果、消費電力や付属回路が増えるという問題があった。
【０００８】
【特許文献１】
特開２０００−１８８３８２号公報
【０００９】
【発明が解決しようとする課題】
上記したように、従来においては、ダミーセルを使用して必要な補償容量を確保するようにした場合、ＤＲＡＭの小型化や生産性を阻害することなく、十分な補償容量の確保が可能であるものの、ダミーセルは高い歩留まりが保証されないなどの問題があった。
【００１０】
そこで、本発明は、補償容量を十分に確保でき、内部電源の電位降下を高精度に防止することが可能な半導体記憶装置およびその製造方法を提供することを目的としている。
【００１１】
【課題を解決するための手段】
上記の目的を達成するために、この発明の半導体記憶装置にあっては、各々が、一個の電荷蓄積用電界効果トランジスタと一個の電荷蓄積用容量素子とから構成される複数のメモリセルと、前記複数のメモリセルに対して各種の動作を実行する能動回路と、前記能動回路に供給される駆動電力を発生する内部電源と、前記複数のメモリセルの形成領域とは別の領域に、前記複数のメモリセルと略同等の回路パターンを有して設けられ、前記内部電源に電気的に接続された複数の電位補償用セルとを具備したことを特徴とする。
【００１２】
また、この発明の半導体記憶装置の製造方法にあっては、半導体基板上にそれぞれ設けられ、各々が、一個の電荷転送用電界効果トランジスタと一個の電荷蓄積用容量素子とから構成される複数のメモリセルと、前記複数のメモリセルと略同等の回路パターンを有し、各々が、一個の電位補償用電界効果トランジスタと一個の電位補償用容量素子とから構成されて、内部電源に電気的に接続される複数の電位補償用セルとを備える場合であって、前記複数のメモリセルにおける前記電荷転送用電界効果トランジスタのゲート電極を形成すると同時に、前記半導体基板上の、前記複数のメモリセルの形成領域とは別の領域に、前記電荷転送用電界効果トランジスタのゲート電極に相当する、前記複数の電位補償用セルにおける前記電位補償用電界効果トランジスタのゲート電極を形成する工程と、前記複数のメモリセルにおける前記電荷転送用電界効果トランジスタのソース・ドレイン拡散層を形成すると同時に、前記半導体基板上の、前記複数のメモリセルの形成領域とは別の領域に、前記ソース・ドレイン拡散層に相当する、前記複数の電位補償用セルにおける前記電位補償用電界効果トランジスタの拡散層領域を形成する工程と、前記複数のメモリセルにおけるポリプラグを形成すると同時に、前記半導体基板上の、前記複数のメモリセルの形成領域とは別の領域に、前記ポリプラグに相当する、前記複数の電位補償用セルにおける第二の導電層を形成する工程と、前記複数のメモリセルにおけるビット線およびビット線コンタクトを形成すると同時に、前記半導体基板上の、前記複数のメモリセルの形成領域とは別の領域に、前記ビット線および前記ビット線コンタクトに相当する、前記複数の電位補償用セルにおけるビット線相当線およびビット線コンタクト相当コンタクトを形成する工程と、前記複数のメモリセルにおけるノードコンタクトを形成すると同時に、前記半導体基板上の、前記複数のメモリセルの形成領域とは別の領域に、前記ノードコンタクトに相当する、前記複数の電位補償用セルにおける第一の導電層を形成する工程と、前記複数のメモリセルにおける前記電荷蓄積用容量素子のストレージノードを形成すると同時に、前記半導体基板上の、前記複数のメモリセルの形成領域とは別の領域に、前記ストレージノードに相当する、前記複数の電位補償用セルにおける前記電位補償用容量素子の下部電極相当層を形成する工程と、前記複数のメモリセルにおける前記電荷蓄積用容量素子のキャパシタ絶縁膜を形成すると同時に、前記半導体基板上の、前記複数のメモリセルの形成領域とは別の領域に、前記キャパシタ絶縁膜に相当する、前記複数の電位補償用セルにおける前記電位補償用容量素子のキャパシタ絶縁膜相当絶縁膜を形成する工程と、前記複数のメモリセルにおける前記電荷蓄積用容量素子の上部電極を形成すると同時に、前記半導体基板上の、前記複数のメモリセルの形成領域とは別の領域に、前記上部電極に相当する、前記複数の電位補償用セルにおける前記電位補償用容量素子の上部電極相当層を形成する工程とを備えてなることを特徴とする。
【００１３】
この発明の半導体記憶装置およびその製造方法によれば、ダミーセルを使用することなしに、メモリセルと略同様の回路パターンによって電位補償用容量素子を形成できるようになる。これにより、トランスファーゲートをオンさせるための電力を必要としたり、微細化にともなう加工の困難性を招いたりすることもなく、高い歩留まりを保証しつつ、十分な補償容量を確保することが容易に可能となるものである。
【００１４】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して説明する。
【００１５】
（第一の実施形態）
図１は、本発明の第一の実施形態にかかるＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）の構成例を示すものである。なお、ここでは、電位補償のための容量素子部を、通常のデータを読み書きするメモリ領域とは異なるタイプの、第１導電型の半導体層（導電体層）上に形成するようにした場合について説明する。
【００１６】
本ＤＲＡＭは、複数のメモリ領域（メモリセルアレイ部）１１を有している。各メモリ領域１１は、行方向および列方向に対し、それぞれ、二次元的に配置されている。能動回路としてのサブワードドライバ（ＳＷＤ）１２は、各メモリ領域１１の列方向にそれぞれ配置されている。能動回路としてのセンスアンプ部（Ｓ／Ａ）１３は、各メモリ領域１１の行方向にそれぞれ配置されている。また、容量素子部１４は、たとえば、行方向の両端部（素子の最外周部など）にそれぞれ配置されている。
【００１７】
一方、上記ＳＷＤ１２は、それぞれ、周辺回路部１５に接続されている。周辺回路部１５は、上記メモリ領域１１をそれぞれ構成する、各メモリセルに対するデータの読み書きなどの各種の動作を実行するための、能動回路としての各種の回路により構成されている。各種の回路や上記ＳＷＤ１２などの各能動回路（各部）に駆動電力を供給するための内部電源１６は、上記周辺回路部１５内に設けられている。また、この内部電源１６は、上記容量素子部１４にそれぞれ接続されている。
【００１８】
図２は、上記した構成のＤＲＡＭにおける要部の断面構造を示すものである。ここでは、図１のＩＩ−ＩＩ線に沿う断面を概略的に示している。
【００１９】
メモリ領域１１は、半導体基板２１ａの主表面部に設けられた第２導電型の導電体層であるＰウェル領域（Ｐ−ｗｅｌｌ）２１ｂ上に形成されている。Ｐウェル領域２１ｂは、第１導電型の導電体層であるＮウェル領域（Ｎ−ｗｅｌｌ）２１ｃによって囲まれている。
【００２０】
容量素子部１４は、上記メモリ領域１１とは別の領域、たとえば、半導体基板２１ａの主表面部に設けられた第１導電型の導電体層であるＮウェル領域（Ｎ−ｗｅｌｌ）２１ｄ上に形成されている。容量素子部１４は、上部の配線層（メタル配線）２１ｅを介して、上記内部電源１６に接続されている。
【００２１】
上記メモリ領域１１、上記Ｓ／Ａ１３および上記容量素子部１４は、半導体基板２１ａの主表面部に設けられたＳＴＩ（Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ）などからなる素子分離領域２１ｆによって電気的に分離されている。
【００２２】
図３は、上記メモリ領域１１および上記容量素子部１４の平面パターンのレイアウト例を示すものである。なお、同図（ａ）はメモリ領域１１の平面パターンであり、同図（ｂ）は容量素子部１４の平面パターンである。
【００２３】
容量素子部１４の平面パターンは、メモリ領域１１の平面パターンと基本的に同じである。すなわち、容量素子部１４は、複数の電位補償用セルによって構成されている。この容量素子部１４を構成する複数の電位補償用セルは、それぞれ、上記メモリ領域１１を構成する複数のメモリセルの回路パターンと略同等の回路パターンを有して設けられている。
【００２４】
また、容量素子部１４の形成は、メモリ領域１１の形成プロセスと略同じプロセスにより同時に行われる。大きく異なるのは、メモリ領域１１がＰウェル領域２１ｂ上に形成されるのに対し、容量素子部１４はＮウェル領域２１ｄ上に形成される点である。
【００２５】
容量素子部１４を構成する電位補償用セルの個数は、たとえば２０ｎＦの電位補償用容量素子を作成しようとするならば、少なくとも５００Ｋ〜１Ｍ個程度必要とされる。
【００２６】
以下に、図４〜図１２を参照して、容量素子部１４の形成プロセスについて説明する。なお、各図において、図（ａ）は容量素子部１４の平面図であり、図（ｂ）は図（ａ）中のＸ−Ｘ線に沿う断面図、図（ｃ）は同じくＹ−Ｙ線に沿う断面図である。
【００２７】
まず、メモリ領域１１の形成領域におけるＮウェル領域２１ｃの形成（図２参照）と同時に、たとえば図４（ａ），（ｂ），（ｃ）に示すように、半導体基板２１ａの主表面部の、素子の最外周部などに容量素子部１４を形成するためのＮウェル領域２１ｄを形成する。
【００２８】
上記Ｎウェル領域２１ｄを形成した後、ＳＴＩ１４ａ、および、上記ＳＴＩ１４ａによって画定される活性領域（素子領域）１４ｂの表面部に、リソグラフィー技術およびエッチング技術などを用いて、メモリ領域１１におけるワード線（ＷＬ）１１ａとなるゲート電極の形成（図２，図３（ａ）参照）と同時に、メモリセルのワード線１１ａに相当する、電位補償用セルのゲート電極１４ｃを形成する。
【００２９】
さらに、イオン注入法により、たとえば図２に示すメモリ領域１１におけるＰウェル領域２１ｂの形成、並びに、メモリセルのソース・ドレイン拡散層の形成と同時に、ソース・ドレイン拡散層に相当する、電位補償用セルのＮ−拡散層領域１４ｄの形成を行う。
【００３０】
次いで、たとえば図５（ａ），（ｂ），（ｃ）に示すように、上記ゲート電極１４ｃ間を絶縁膜１４ｅによって埋め込み、上記ゲート電極１４ｃの高さにより平坦化する。
【００３１】
次いで、メモリ領域１１におけるＰＡ（ポリプラグ（Ｐｏｌｙ　ｐｌｕｇ））１１ｂの形成（図３（ａ）参照）と同時に、たとえば図６（ａ），（ｂ），（ｃ）に示すように、上記絶縁膜１４ｅに、メモリセルのＰＡに相当する、電位補償用セルのＰＡ相当コンタクト（第二の導電層）を形成するためのコンタクトホールを開孔する。そして、そのホール内に、Ｎ型の導電性ポリシリコン（Ｐｏｌｙ−Ｓｉ）を埋め込んで平坦化し、ＰＡ相当コンタクト１４ｆを形成する。
【００３２】
次いで、たとえば図７（ａ），（ｂ），（ｃ）に示すように、絶縁膜１４ｇを堆積した後、メモリ領域１１におけるビット線（ＢＬ）コンタクト１１ｃの形成（図３（ａ）の○印）と同時に、メモリセルのＢＬコンタクト１１ｃに相当する、ＢＬコンタクト相当コンタクトを形成するためのコンタクトホール１４ｈ’を、上記絶縁膜１４ｇに開孔する。
【００３３】
次いで、たとえば図８（ａ），（ｂ），（ｃ）に示すように、メモリ領域１１におけるビット線１１ｄの形成（図３（ａ）参照）と同時に、メモリセルのビット線１１ｄに相当する、電位補償用セルのビット線相当線１４ｉを形成するとともに、上記ホール１４ｈ’内を導電性材料によって埋め込んでＢＬコンタクト相当コンタクト（図（ａ）中の○印）１４ｈを形成する。
【００３４】
次いで、たとえば図９（ａ），（ｂ），（ｃ）に示すように、絶縁膜１４ｊを堆積し、それを平坦化して、上記ビット線相当線１４ｉ間を埋め込む。その後、メモリ領域１１におけるノードコンタクト（ＣＮ）１１ｅの形成（図３（ａ）の×印）と同時に、メモリセルのノードコンタクト１１ｅに相当する、電位補償用セルのノードコンタクト相当コンタクト（第一の導電層）を形成するためのコンタクトホールを、上記ビット線相当線１４ｉに対してセルフアラインで開孔する。そして、上記絶縁膜１４ｇ，１４ｊを貫通し、上記ＰＡ相当コンタクト１４ｆに達するホール内に、たとえばタングステン（Ｗ）を埋め込んで、ノードコンタクト相当コンタクト（図（ａ）中の×印）１４ｋを形成する。これにより、ノードコンタクト相当コンタクト１４ｋは、上記ＰＡ相当コンタクト１４ｆと接続される。
【００３５】
この後、メモリ領域１１における下部電極となるストレージノード（ＳＮ）１１ｆの形成（図３（ａ）の楕円印）と同時に、メモリセルのストレージノード１１ｆに相当する、電位補償用セルのストレージノード相当ノード（下部電極相当層）１４ｍを形成する。すなわち、絶縁膜１４ｎを堆積した後、たとえば図１０（ａ），（ｂ），（ｃ）に示すように、絶縁膜１４ｎにストレージノード相当ノード１４ｍを形成するためのホール１４ｍ’を、上記ノードコンタクト相当コンタクト１４ｋ上に形成する。
【００３６】
次いで、たとえば図１１（ａ），（ｂ），（ｃ）に示すように、そのホール１４ｍ’の内側壁に、ストレージノード相当ノード（図（ａ）中の楕円印）１４ｍを形成する。これにより、ストレージノード相当ノード１４ｍは、上記ノードコンタクト相当コンタクト１４ｋおよび上記ＰＡ相当コンタクト１４ｆを介して、上記Ｎ−拡散層領域１４ｄに接続される。
【００３７】
次いで、たとえば図１２（ａ），（ｂ），（ｃ）に示すように、メモリ領域１１におけるキャパシタ絶縁膜（誘電体）１１ｇおよび上部電極（ＰＬ）１１ｈの形成（図３（ａ）参照）と同時に、メモリセルのキャパシタ絶縁膜１１ｇと上部電極１１ｈとにそれぞれ相当する、電位補償用セルのキャパシタ絶縁膜相当絶縁膜（誘電体相当層）１４ｐと上部電極相当電極（上部電極相当層）１４ｑとを形成する。
【００３８】
こうして、図３（ｂ）に示したような、メモリ領域１１の各メモリセルと略同様な回路パターンを有する、各々が、一個の電位補償用電界効果トランジスタと一個の電位補償用容量素子とから構成される、複数の電位補償用セルをマトリクス状に配置してなる容量素子部１４が完成する。
【００３９】
この後、上部の配線層２１ｅから上記上部電極相当電極１４ｑおよび上記Ｎ−拡散層領域１４ｄ（または、Ｎウェル領域２１ｄ）に対して、それぞれコンタクト２１ｇを介して、コンタクトをとる。これにより、図２および図３に示したように、内部電源１６とＧＮＤ（グランド）とに電位補償用の容量素子部１４を接続することが可能になる。
【００４０】
上記したように、メモリセルの連続性が崩れることによって不良が発生するのを抑えるために配置されるダミーセルを使用することなしに、メモリセルと略同様の回路パターンによって電位補償用容量素子を形成するようにしている。
【００４１】
すなわち、ＤＲＡＭの内部電源の電位を補償するための補償容量を、メモリ領域とは異なるタイプの導電体層上に、メモリセルを構成する電荷蓄積用の容量素子と同じ構造により同時に作成するようにしている。これにより、トランスファーゲートをオンさせるための電力や付属の回路を必要としたり、微細化にともなう加工の困難性を招いたりすることもなく、高い歩留まりを保証しつつ、十分な補償容量を確保することが容易に可能となる。したがって、補償容量を十分に確保でき、内部電源の電位降下を高精度に防止することが可能となる。その結果、能動回路を安定した電力により良好に動作させられるようになるものである。
【００４２】
（第二の実施形態）
図１３は、本発明の第二の実施形態にかかるＤＲＡＭの要部の断面構造を示すものである。ここでは、上述した図１のＩＩ−ＩＩ線に対応する断面を概略的に示している。
【００４３】
第二の実施形態にかかるＤＲＡＭにおいて、第一の実施形態にかかるＤＲＡＭと異なるのは、容量素子部１４−１の電位補償用セルをメモリ領域１１と異なるタイプの導電体層（Ｎ−ｗｅｌｌ２１ｄ）上に形成する必要がない点と、ＰＡ相当コンタクト１４ｆ−１およびノードコンタクト相当コンタクト１４ｋ−１のパターンであり、その他のパターンは、メモリ領域１１におけるメモリセルの回路パターンを含め、第一の実施形態にかかるＤＲＡＭと基本的に同じである。
【００４４】
図１４は、容量素子部１４−１の構成例を示すものである。なお、同図（ａ）は容量素子部１４−１の平面図であり、同図（ｂ）は図（ａ）中のＸ１　−Ｘ１　線に沿う断面図、同図（ｃ）は同じくＹ１　−Ｙ１　線に沿う断面図である。
【００４５】
また、第二の実施形態にかかるＤＲＡＭの場合、素子領域（活性領域１４ｂ）の有無も問題にはならない。ここでは、ＳＴＩ１４ａの形成を省略した場合について説明する。
【００４６】
すなわち、内部電源１６の電位補償のための容量素子部１４−１は、メモリ領域１１と同じタイプの導電体層（Ｐ−ｗｅｌｌ）２１ｂ−１上に形成されている。そして、電位補償用セルのそれぞれが、メモリセルのビット線１１ｄに相当する電位補償用セルのビット線相当線１４ｉ−１とメモリセルのワード線１１ａに相当する電位補償用セルのゲート電極１４ｃ−１との間に形成された、第一，第二の導体層（ＰＡ相当コンタクト１４ｆ−１およびノードコンタクト相当コンタクト１４ｋ−１）によって、トランスファーゲートを介することなく、内部電源１６に接続されてなる構成とされている。
【００４７】
この第二の実施形態にかかる電位補償用セルの場合も、メモリセルとほとんど代わらない回路パターンにより形成することができ、リソグラフィー工程での難しさはない。
【００４８】
以下に、図１５〜図２１を参照して、容量素子部１４−１の形成プロセスについて簡単に説明する。なお、ＤＲＡＭの基本的な製造工程は、上述した第一の実施形態に準じるものである。
【００４９】
たとえば、メモリ領域１１の形成領域におけるＰウェル領域（第２導電型の導電体層）２１ｂの形成と同時に、半導体基板２１ａの主表面部の、素子の最外周部などに容量素子部１４−１を形成するためのＰウェル領域２１ｂ−１を形成する。
【００５０】
上記Ｐウェル領域２１ｂ−１を形成した後、たとえば図１５に示すように、その表面部に、リソグラフィー技術およびエッチング技術などを用いて、メモリ領域１１におけるワード線（ＷＬ）１１ａとなるゲート電極の形成と同時に、メモリセルのワード線１１ａに相当する、電位補償用セルのゲート電極１４ｃ−１を形成する。
【００５１】
また、イオン注入法により、たとえば、メモリ領域１１におけるメモリセルのソース・ドレイン拡散層の形成と同時に、メモリセルのソース・ドレイン拡散層に相当する、電位補償用セルのＮ−拡散層領域１４ｄ−１を形成する。
【００５２】
上記ゲート電極１４ｃ−１を形成した後、さらに、レジストパターン１４ｓを形成する。これにより、上記ゲート電極１４ｃ−１の相互間に、メモリセルのＰＡに相当する、電位補償用セルのＰＡ相当コンタクトを埋め込むためのコンタクトホールを形成する。
【００５３】
そして、たとえば図１６に示すように、上記ホール内に、Ｎ型の導電性ポリシリコン（Ｐｏｌｙ−Ｓｉ）を埋め込んで平坦化し、上記ゲート電極１４ｃ−１の相互間に、ＰＡ相当コンタクト１４ｆ−１を形成する。
【００５４】
次いで、絶縁膜１４ｇ−１を堆積した後、メモリ領域１１におけるビット線（ＢＬ）１１ｄの形成と同時に、たとえば図１７に示すように、メモリセルのビット線１１ｄに相当する、電位補償用セルのビット線相当線１４ｉ−１を形成するとともに、ＢＬコンタクト相当コンタクト（図中の○印）１４ｈ−１を形成する。
【００５５】
次いで、絶縁膜（１４ｊ−１）を堆積し、それを平坦化して、上記ビット線相当線１４ｉ−１間を埋め込んだ後、たとえば図１８に示すように、レジストパターン１４ｔを形成する。これにより、メモリ領域１１におけるノードコンタクト（ＣＮ）１１ｅの形成と同時に、メモリセルのノードコンタクト１１ｅに相当する、電位補償用セルのノードコンタクト相当コンタクトを形成するためのコンタクトホールを、上記ビット線相当線１４ｉ−１に対してセルフアラインで開孔する。
【００５６】
そして、たとえば図１９に示すように、上記ビット線相当線１４ｉ−１の相互間の全てに、タングステン（Ｗ）などの導電性材料を埋め込み、ノードコンタクト相当コンタクト１４ｋ−１を形成する。これにより、ノードコンタクト相当コンタクト１４ｋ−１は、図中の×印の位置において、上記ＰＡ相当コンタクト１４ｆ−１と接続される。
【００５７】
しかる後、上述した第一の実施形態の場合と同様に、たとえば図２０，図２１に示すように、メモリセルのストレージノード（ＳＮ）１１ｆに相当する、電位補償用セルのストレージノード相当ノード（下部電極相当層）１４ｍ−１の形成、および、メモリセルのキャパシタ絶縁膜１１ｇと上部電極１１ｈとにそれぞれ相当する、電位補償用セルのキャパシタ絶縁膜相当絶縁膜１４ｐ−１と上部電極相当電極（上部電極相当層）１４ｑ−１とを形成する。
【００５８】
こうして、図１４（ａ），（ｂ），（ｃ）に示したような、メモリ領域１１の各メモリセルと略同様な回路パターンを有する、各々が、一個の電位補償用電界効果トランジスタと一個の電位補償用容量素子とから構成される、複数の電位補償用セルをマトリクス状に配置してなる容量素子部１４−１が完成する。
【００５９】
このＤＲＡＭの場合、全てのストレージノード相当ノード１４ｍ−１は、トランスファーゲートを介さずに、ノードコンタクト相当コンタクト１４ｋ−１およびＰＡ相当コンタクト１４ｆ−１を介して、ビット線相当線１４ｉ−１に接続されている。したがって、上部の配線層２１ｅから上記上部電極相当電極１４ｑ−１および上記ビット線相当線１４ｉ−１に対して、それぞれコンタクト２１ｇを介して、コンタクトをとる。これにより、図１３に示したように、内部電源１６とＧＮＤとに電位補償用の容量素子部１４−１を接続することが可能になる。
【００６０】
なお、電位補償用セルのＰＡ相当コンタクト１４ｆ−１およびノードコンタクト相当コンタクト１４ｋ−１の各パターンは、メモリ領域１１におけるメモリセルのそれとは異なったパターンになっているものの、リソグラフィー工程にとって難しいパターンではない。
【００６１】
すなわち、電位補償用セルの回路パターンを大きく崩すと、フォト・リソグラフィー工程が難しくなり、歩留まりの低下を引き起こしかねない。そこで、ストレージノード相当ノード１４ｍ−１を引き出すためになされるパターンの変更は、リソグラフィー工程にて問題の起こらないような単純なパターンとする。これにより、ＤＲＡＭの製造に際しても、特に問題とならずに、第一の実施形態の場合と同様な効果を有する、高性能な補償容量用の容量素子を実現できる。
【００６２】
（第三の実施形態）
図２２は、本発明の第三の実施形態にかかるＤＲＡＭの要部の断面構造を示すものである。ここでは、上述した図１のＩＩ−ＩＩ線に対応する断面を概略的に示している。
【００６３】
第三の実施形態にかかるＤＲＡＭは、上述した第二の実施形態にかかるＤＲＡＭの、電位補償用セルのノードコンタクト相当コンタクトを容量素子部より引き出すことによって、このノードコンタクト相当コンタクトを介して、全てのストレージノード相当ノード（下部電極相当層）が直に上部の配線層とコンタクトされる構成となっている。
【００６４】
この構成の場合、直に、つまり、ＰＡ相当コンタクトを介さずに、ストレージノード相当ノードを上部電極相当電極と接続することが可能となる。したがって、第二の実施形態の効果に加え、より低抵抗化できる。
【００６５】
図２３は、このＤＲＡＭにおける容量素子部１４−１’の構成例を示すものである。なお、同図（ａ）は容量素子部１４−１’の平面図であり、同図（ｂ）は図（ａ）中のＸ１　’−Ｘ１　’線に沿う断面図、同図（ｃ）は同じくＹ１　’−Ｙ１　’線に沿う断面図である。また、第二の実施形態にかかるＤＲＡＭの場合と同様に、素子領域（活性領域１４ｂ）の有無は問題にならない。そのため、ここでは、ＳＴＩ１４ａの形成を省略した場合について示している。
【００６６】
すなわち、上記容量素子部１４−１’は、電位補償用セルのノードコンタクト相当コンタクト１４ｋ−１’の一端が外部まで延長されている。また、上記ノードコンタクト相当コンタクト１４ｋ−１’をセルフアラインで開孔するためのビット線相当線１４ｉ−１’の一端も外部まで延長されている。そして、上部の配線層２１ｅから上部電極相当電極１４ｑ−１および上記ノードコンタクト相当コンタクト１４ｋ−１’に対して、それぞれコンタクト２１ｇを介して、コンタクトがとられる。したがって、全てのストレージノード相当ノード１４ｍ−１は、トランスファーゲートを介さずに、上記ノードコンタクト相当コンタクト１４ｋ−１’を介して、上部の配線層２１ｅと接続される。これにより、図２２に示したように、内部電源１６とＧＮＤとに電位補償用の容量素子部１４−１’を接続することが可能になる。
【００６７】
なお、いずれの実施形態においても、容量素子部１４，１４−１，１４−１’としては、ホールの内側壁のみにストレージノード相当ノードを形成するタイプの補償用容量素子に限らず、たとえば、クラウンタイプの電位補償用容量素子や平面タイプの電位補償用容量素子などでも同様に実施することが可能である。
【００６８】
その他、本願発明は、上記（各）実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記（各）実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。たとえば、（各）実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題（の少なくとも１つ）が解決でき、発明の効果の欄で述べられている効果（の少なくとも１つ）が得られる場合には、その構成要件が削除された構成が発明として抽出され得る。
【００６９】
【発明の効果】
以上、詳述したようにこの発明によれば、補償容量を十分に確保でき、内部電源の電位降下を高精度に防止することが可能な半導体記憶装置およびその製造方法を提供できる。
【図面の簡単な説明】
【図１】本発明の第一の実施形態にかかるＤＲＡＭの構成例を示すブロック図。
【図２】同じく、図１に示したＤＲＡＭの要部の構造を示す概略断面図。
【図３】同じく、図１に示したＤＲＡＭのメモリ領域および容量素子部の平面パターンの一例を示すレイアウト図。
【図４】同じく、図１に示したＤＲＡＭの容量素子部の形成プロセスについて説明するために示す工程図。
【図５】同じく、図１に示したＤＲＡＭの容量素子部の形成プロセスについて説明するために示す工程図。
【図６】同じく、図１に示したＤＲＡＭの容量素子部の形成プロセスについて説明するために示す工程図。
【図７】同じく、図１に示したＤＲＡＭの容量素子部の形成プロセスについて説明するために示す工程図。
【図８】同じく、図１に示したＤＲＡＭの容量素子部の形成プロセスについて説明するために示す工程図。
【図９】同じく、図１に示したＤＲＡＭの容量素子部の形成プロセスについて説明するために示す工程図。
【図１０】同じく、図１に示したＤＲＡＭの容量素子部の形成プロセスについて説明するために示す工程図。
【図１１】同じく、図１に示したＤＲＡＭの容量素子部の形成プロセスについて説明するために示す工程図。
【図１２】同じく、図１に示したＤＲＡＭの容量素子部の形成プロセスについて説明するために示す工程図。
【図１３】本発明の第二の実施形態にかかるＤＲＡＭの要部の構造を示す概略断面図。
【図１４】同じく、図１３に示したＤＲＡＭの容量素子部の一例を示す構成図。
【図１５】同じく、図１４に示した容量素子部の形成プロセスについて説明するために示す工程図。
【図１６】同じく、図１４に示した容量素子部の形成プロセスについて説明するために示す工程図。
【図１７】同じく、図１４に示した容量素子部の形成プロセスについて説明するために示す工程図。
【図１８】同じく、図１４に示した容量素子部の形成プロセスについて説明するために示す工程図。
【図１９】同じく、図１４に示した容量素子部の形成プロセスについて説明するために示す工程図。
【図２０】同じく、図１４に示した容量素子部の形成プロセスについて説明するために示す工程図。
【図２１】同じく、図１４に示した容量素子部の形成プロセスについて説明するために示す工程図。
【図２２】本発明の第三の実施形態にかかるＤＲＡＭの要部の構造を示す概略断面図。
【図２３】同じく、図２２に示したＤＲＡＭの容量素子部の一例を示す構成図。
【符号の説明】
１１…メモリ領域（メモリセルアレイ部）
１１ａ…ワード線（ＷＬ）
１１ｂ…ＰＡ（Ｐｏｌｙ　ｐｌｕｇ）
１１ｃ…ビット線（ＢＬ）コンタクト
１１ｄ…ビット線
１１ｅ…ノードコンタクト
１１ｆ…ストレージノード
１１ｇ…キャパシタ絶縁膜
１１ｈ…上部電極（ＰＬ）
１２…サブワードドライバ（ＳＷＤ）
１３…センスアンプ部（Ｓ／Ａ）
１４，１４−１，１４−１’…容量素子部
１４ａ…ＳＴＩ
１４ｂ…活性領域（素子領域）
１４ｃ，１４ｃ−１…電位補償用セルのゲート電極
１４ｄ，１４ｄ−１…Ｎ−拡散層領域
１４ｅ…絶縁膜
１４ｆ，１４ｆ−１…ＰＡ相当コンタクト
１４ｇ，１４ｇ−１…絶縁膜
１４ｈ，１４ｈ−１…ＢＬコンタクト相当コンタクト
１４ｈ’…コンタクトホール
１４ｉ，１４ｉ−１，１４ｉ−１’…ビット線相当線
１４ｊ…絶縁膜
１４ｋ，１４ｋ−１，１４ｋ−１’…ノードコンタクト相当コンタクト
１４ｍ，１４ｍ−１…ストレージノード相当ノード（下部電極相当電極）
１４ｍ’…ホール
１４ｎ…絶縁膜
１４ｐ，１４ｐ−１…キャパシタ絶縁膜相当絶縁膜
１４ｑ，１４ｑ−１…上部電極相当電極
１４ｓ，１４ｔ…レジストパターン
１５…周辺回路部
１６…内部電源
２１ａ…半導体基板
２１ｂ，２１ｂ−１…Ｐウェル領域（Ｐ−ｗｅｌｌ）
２１ｃ…Ｎウェル領域（Ｎ−ｗｅｌｌ）
２１ｄ…Ｎウェル領域（Ｎ−ｗｅｌｌ）
２１ｅ…上部の配線層（メタル配線）
２１ｆ…素子分離領域
２１ｇ…コンタクト
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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