(57)【要約】【課題】本発明の課題は、基板に加わる応力が小さい浅溝素子分離を形成できる半導体装置の製造方法を提供し、高集積、高性能で、消費電力の小さい半導体装置を実現することである。【解決手段】上記の課題を解決するため、浅溝内に埋め込み膜である二酸化シリコン膜を形成する前に、予め、浅溝の下部に絶縁性材料の微粒子を堆積しておき、浅溝内の埋め込み膜の体積を低減する。従来、埋め込みに用いられたのと同じ材料である二酸化シリコンからなる微粒子の他、他の材料の微粒子を適用することも可能である。【効果】本発明により、基板に加わる応力が小さい浅溝素子分離の形成できる半導体装置の製造方法が実現でき、高集積、高性能で、低消費電力の半導体装置を実現できた。【選択図】　図１
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【特許請求の範囲】
【請求項１】
基板の主表面に選択的に形成された素子分離のための分離溝を有し、
前記分離溝内の少なくとも下部に誘電体材料からなる微粒子が堆積されていることを特徴とする半導体装置。
【請求項２】
前記微粒子は、二酸化シリコンを含む材料からなることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記微粒子は、二酸化シリコンよりも低い誘電率有する材料を含むことを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記微粒子の平均粒径が前記分離溝の底部における溝幅の１／２以下であることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記浅溝の上部には、その下部に堆積された誘電体材料よりも高い密度を有する誘電体材料が堆積されていることを特徴とする請求項１に記載の半導体装置。
【請求項６】
前記分離溝において、前記分離溝の深さとその幅との比が１．５以上であることを特徴とする請求項１に記載の半導体装置。
【請求項７】
基板の主表面に選択的に形成された素子分離のための分離溝を有し、
前記分離溝内の少なくとも下部に空隙を有する誘電体が充填されていることを特徴とする半導体装置。
【請求項８】
半導体基板の主表面に選択的に分離溝を形成する工程と、
前記分離溝内に誘電体材料からなる微粒子を堆積する工程と、
前記分離溝内の上部に堆積した微粒子を除去する工程と、
前記除去された上部領域に二酸化シリコン膜を埋め込む工程と、
前記半導体基板を熱処理する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項９】
前記微粒子の除去工程は、分離溝の上部に堆積された前記微粒子を所望の量除去することを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記微粒子を堆積する工程は、誘電体材料からなる微粒子を含む溶液を前記半導体基板の表面に滴下し、回転により塗布する工程と、
前記溶液中の溶媒を気化させる工程とを含むことを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１１】
誘電体材料からなる微粒子を含む溶液を前記半導体基板の表面に滴下し、回転により塗布する工程とを備え、
前記誘電体材料からなる微粒子を含む溶液に、前記微粒子間の結合を促進する材料を加えることを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１２】
前記微粒子を堆積する工程は、誘電体材料からなる微粒子を含む溶液を前記半導体基板の表面に滴下し、回転により塗布する工程と、
前記半導体基板にバフを押し付けながら前記微粒子を前記分離溝内に埋め込む工程とを含むことを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１３】
前記微粒子を堆積する工程は、前記半導体基板および２つの電極を二酸化シリコンの微粒子を含む溶液中に浸漬し、前記両電極間に電圧を印加することにより前記微粒子を堆積する工程を含むことを特徴とする請求項８に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置およびその製造方法に関し、特に、微細な浅溝素子分離を具備した半導体装置とその製造方法に関する。
【０００２】
【従来の技術】
微細化が進む半導体装置の素子分離は、従来のＬＯＣＯＳ（ＬＯＣａｌ　Ｏｘｉｄａｔｉｏｎ　ｏｆ　Ｓｉｌｉｃｏｎ）に代えて、浅溝素子分離が一般的になりつつある。浅溝素子分離は、ＳＴＩ（Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ）とも呼ばれている。
【０００３】
従来の一般的な浅溝素子分離形成工程を説明する。
１）シリコン基板の主表面に、公知の膜形成技術により、シリコン酸化膜、シリコン窒化膜を形成する。２）レジスト膜を塗布し、公知のリソグラフィー技術により、レジスト膜にパターニングを施す。３）レジスト膜またはシリコン窒化膜をマスクとして、公知のドライエッチング技術によりシリコン基板表面に浅溝を形成する。４）必要に応じて露出した浅溝内のシリコン基板を酸化、窒化したり、浅溝内に窒化シリコン膜を堆積する等の処理を施す。５）ＨＤＰ（Ｈｉｇｈ　Ｄｅｎｓｉｔｙ　Ｐｌａｓｍａ）を用いたプラズマＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法等の高い段差被覆性を有する膜形成法により、浅溝内に二酸化シリコン膜を埋め込む。　６）ＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）により、シリコン窒化膜をストッパー膜とする研磨平坦化を行う。７）シリコン窒化膜を除去する。８）シリコン酸化膜を除去する。
【０００４】
上記の浅溝素子分離形成工程のうち、半導体装置の微細化により、浅溝内への二酸化シリコン膜の埋め込みが困難になってきている。ＨＤＰを用いたプラズマＣＶＤ法以外にも、ＴＥＯＳ（ＴｅｔｒａＥｔｈｙｌ　Ｏｒｔｈｏ　ＳｉｌｉｃａｔｅまたはＴｅｔｒａ　ＥｔｈＯｘｙ　Ｓｉｌａｎｅ）とオゾンを用いた常圧、または減圧ＣＶＤ法等の高い段差被覆性を有する膜形成法の適用が検討されているが、いずれの方法によっても、浅溝内に隙間なく二酸化シリコン膜を埋め込むことは困難である。この問題を解決するために、１９８８年ＤＩＥＬＥＣＴＲＩＣＳ　ＦＯＲ　ＵＬＳＩ　ＭＵＬＴＩＬＥＶＥＬ　ＩＮＴＥＲＣＯＮＮＥＣＴＩＯＮ国際会議予稿集１１５頁乃至１１８頁（Ｐｒｏｃｅｅｄ．　Ｄｉｅｌｅｃｔｒｉｃｓ　ｆｏｒ　ＵＬＳＩ　Ｍｕｌｔｉｌｅｖｅｌ　Ｉｎｔｅｒ−ｃｏｎｎｅｃｔｉｏｎ　Ｃｏｎｆ．　１９８８、ｐｐ１１５〜ｐｐ１１８）では、ＣＶＤ膜形成前に予め浅溝の下部に塗布膜を形成する方法が提案されている。
【０００５】
一方、半導体装置の製造に、二酸化シリコンの微粒子を適用する方法については、例えば、特許２９２１７５９号に記載されている。半導体回路素子またはそれらを接続する配線が形成された半導体基板上に、平均孔径が２０ｎｍ以下の多孔質二酸化シリコン膜を形成する。上記引用文献では、酸化雰囲気中で行うガス中蒸発法により二酸化シリコンの微粒子を形成し、これを半導体基板上に多孔質二酸化シリコン膜として形成させている。低誘電率の層間絶縁膜を形成できるので、半導体装置の高性能化に有効であるとされている。
【０００６】
米国特許６２０８０３１号には、プリント回路基板、特にフレキシブル基板の第１層配線層と第２層配線層の間に、絶縁性の微粒子を含む接着層を用いる例が示されている。従来の絶縁膜を用いる製造方法に比べて、フレキシブル基板の厚さを薄くすることが可能で、配線層間の熱伝導度を大きくすることが出来、製造コストも低いとされている。
【０００７】
また、２０００年先端国際配線会議予稿集１７５頁乃至１７６頁（Ａｂｓｔｒａｃｔｓ　ｏｆ　Ａｄｖａｎｃｅｄ　Ｍｅｔａｌｌｉｚａｔｉｏｎ　Ｃｏｎｆｅｒｅｎｃｅ　２０００、ｐｐ１７５〜ｐｐ１７６）には、ダイアモンドの微粒子を用いて半導体基板上に低誘電率の膜を適用する方法が記載されている。ダイアモンド自体の比誘電率は５．６８と高いが、多孔質膜とすることにより２．７２という低い値が得られており、配線層間膜への適用を目指している。２００１年先端国際配線会議予稿集８頁乃至９頁（　　Ａｂｓｔｒａｃｔｓ　ｏｆＡｄｖａｎｃｅｄ　Ｍｅｔａｌｌｉｚａｔｉｏｎ　Ｃｏｎｆｅｒｅｎｃｅ２００１、ｐｐ８〜ｐｐ９）には、上記の検討をさらに進めて、ヘキサクロロジシロキサンを用いることにより、ダイヤモンドの微粒子間やダイヤモンド微粒子と基板との接着性や機械的強度を改善する方法が開示されている。
【０００８】
【発明が解決しようとする課題】
従来の浅溝素子分離技術の問題点は、基板に加わる大きな応力である。半導体装置の微細化に伴って大きな障害となりつつある。浅溝素子分離形成工程や、それに続くウェルやトランジスタ形成工程では、酸化、イオン注入後の活性化熱処理等、多くの熱処理が施される。この際、浅溝素子分離の周辺では、シリコンと二酸化シリコンの熱膨張係数差や基板シリコンの酸化に起因する応力が発生する。この応力は、素子の微細化と共に大きくなる傾向にある。半導体装置の微細化により、浅溝の幅は減少するが、浅溝の深さはそれほど浅くならず、溝のアスペクト比（＝深さ／幅）が大きくなるためである。微細化された半導体装置では、結晶欠陥や転位が発生する場合もあり、拡散層やウェルのリーク電流の増大や素子間のショートがもたらされる場合がある。その結果として、半導体装置の高集積化が阻害されたり、半導体装置の性能向上が抑制されたり、半導体装置の消費電力が増加するといった弊害がもたらされる。
【０００９】
本発明の目的は、基板に加わる応力が小さい浅溝素子分離を形成できる半導体装置の製造方法を提供し、高集積、高性能で、消費電力の小さい半導体装置を実現することである。
【００１０】
【課題を解決するための手段】
上記従来の技術の課題を解決するための手段を説明する。浅溝内に埋め込み膜である二酸化シリコン膜を形成する前に、予め、浅溝の下部に絶縁性材料の微粒子を堆積しておき、浅溝内の埋め込み膜の体積を低減する。従来、埋め込みに用いられたのと同じ材料である二酸化シリコンからなる微粒子の他、他の材料の微粒子を適用することも可能である。浅溝の下部に微粒子が堆積し、微粒子間には隙間が生じるが、浅溝の上部を、プラズマＣＶＤ法等による二酸化シリコン膜等で埋め込むため、浅溝素子分離形成後のフッ酸エッチング工程で、エッチング液が二酸化シリコン膜等の隙間から進入してトランジスタ特性に悪影響を与える窪みが形成する問題は生じない。微粒子間の隙間は、浅溝素子分離形成後の熱処理工程で、基板に加わる応力を減少させる効果を有する。これにより、微細化された半導体装置でも、結晶欠陥や転位の発生がなく、拡散層やウェルのリーク電流が小さな浅溝素子分離を実現できる。
【００１１】
浅溝の下部に微粒子を堆積する方法の一例は、以下の通りである。１）二酸化シリコンからなる微粒子を、例えば約３重量％の濃度で水に混入した溶液を作製する。溶液には、微粒子間が結合するのを促進する物質を加えてもよい。２）浅溝を形成した基板表面に上記の溶液を注ぎ、バフを用いて溶液を基板に擦り付けることにより、浅溝内に微粒子を堆積させる。３）水を蒸発させ基板を乾燥した後に、基板表面に付着した微粒子を水を用いたブラシ洗浄やバフ洗浄等により除去する。４）希釈したフッ酸に基板を浸漬することにより、浅溝上部に堆積した微粒子をエッチングまたはリフトオフにより除去する。
【００１２】
本発明の方法によれば、微粒子の多くは浅溝内部へばらばらの状態を保ったまま侵入していくと考えられ、アスペクト比の大きな浅溝の下部へも、確実に微粒子を堆積することが可能である。
【００１３】
上記本発明の手段に対して、１９８８年ＤＩＥＬＥＣＴＲＩＣＳ　ＦＯＲ　ＵＬＳＩＭＵＬＴＩＬＥＶＥＬ　ＩＮＴＥＲＣＯＮＮＥＣＴＩＯＮ国際会議予稿集１１５頁乃至１１８頁（　Ｐｒｏｃｅｅｄ．　　Ｄｉｅｌｅｃｔｒｉｃｓ　ｆｏｒ　ＵＬＳＩ　Ｍｕｌｔｉｌｅｖｅｌ　Ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ　Ｃｏｎｆ．　１９８８、ｐｐ１１５〜ｐｐ１１８）に記載の方法では、本発明のような基板に加わる応力を低減する効果が得られないと考えられる。理由を以下に説明する。上記予稿集では幅が０．２μｍと０．２５μｍの浅溝素子分離に適用した結果が述べられていて、塗布膜を溝の下部に形成することにより、塗布膜上に形成したＣＶＤ膜により、浅溝を隙間なく埋め込めたと述べられている。この検討で用いられている塗布膜は、９００℃３０分の水蒸気中熱処理によって、垂直方向に約２８％、体積収縮すると記されている。上記文献中には応力への言及はないが、当然、水平方向にも強い収縮の力が働くため、浅溝周辺の基板に応力が集中する。その結果、応力の大きさは、従来技術を適用した場合よりも大きくなる可能性が高い。一般的に、塗布膜を高温の熱処理が必要な工程に適用すれば、体積収縮の影響が生じる。上記文献中で用いられている塗布膜は特異なものではなく、したがって、体積収縮の大きさも塗布膜として一般的な値である。
【００１４】
一方、特許２９２１７５９号に記載された方法では、酸化雰囲気中で行うガス中蒸発法により二酸化シリコンの微粒子を形成し、これを半導体基板上に多孔質二酸化シリコン膜として形成させている。特許２９２１７５９号には、配線間の溝幅０．７μｍ、アスペクト比＝０．４の溝を埋めこむことは可能であるが、溝幅０．５μｍ、アスペクト比＝０．８の溝では溝中央に空隙が生じ、溝幅０．２５μｍ、アスペクト比＝１．６の溝では溝内に膜が形成されなかったと記載されており、特許２９２１７５９号の方法による多孔質二酸化シリコン膜の段差被覆性が低いことが分かる。特許２９２１７５９号に記載された方法では、浅溝の下部に、選択的に多孔質二酸化シリコン膜を形成することが出来ないので、浅溝の上部を二酸化シリコン膜で埋め込むこともできない。したがって、特許２９２１７５９号の多孔質二酸化シリコン膜は、微細化の進んだ半導体装置の浅溝素子分離には、全く適用することができない。
【００１５】
米国特許６２０８０３１号に記載のフレキシブル基板の製造方法では、接着層の厚さは４から５０μｍとされている。微粒子の大きさは接着層の厚さとは独立であり、接着層の厚さと同等または接着層の厚さよりも小さいと記載されている。例示されている微粒子の大きさは２から５０μｍである。ポリイミド（ｐｏｌｙｉｍｉｄｅ）、ポリエステル（ｐｏｌｙｅｓｔｅｒ）等のベース材に、微粒子が３乃至４０重量％の濃度で含まれて接着層となっている。これらの数値、記述から分かるように、上記特許に記載の方法は、あくまでプリント回路基板、特にフレキシブル基板の製造方法であり、微細な半導体装置にそのまま適用することは不可能である。
【００１６】
また、２０００年先端国際配線会議予稿集１７５頁乃至１７６頁（Ａｂｓｔｒａｃｔｓ　ｏｆ　Ａｄｖａｎｃｅｄ　Ｍｅｔａｌｌｉｚａｔｉｏｎ　Ｃｏｎｆｅｒｅｎｃｅ　２０００、ｐｐ１７５〜ｐｐ１７６）には、表面が平坦なシリコン基板上に、純水中に５％のダイアモンド微粒子を含むコロイダル溶液をスピン塗布し３００℃で熱処理することによって、多孔質ダイアモンド膜を形成する方法が開示されている。ダイヤモンド微粒子の直径は３ｎｍから６ｎｍ、平均４．４ｎｍである。低誘電率は得られているものの、層間絶縁膜への適用にはまだまだ解決すべき問題が多い。このような方法によって形成した膜は、一般に機械的強度が弱く、基板との接着力も弱いためである。層間絶縁膜として用いるためには、ドライエッチングによる加工やＣＭＰによる研磨平坦化の工程中に、膜が機械的損傷を受けたり、剥がれたりすることを防止する対策が不可欠である。機械的強度、接着力を向上させる工夫については、２００１年先端国際配線会議予稿集８頁乃至９頁（　Ａｂｓｔｒａｃｔｓ　ｏｆ　Ａｄｖａｎｃｅｄ　ＭｅｔａｌｌｉｚａｔｉｏｎＣｏｎｆｅｒｅｎｃｅ　２００１、ｐｐ８〜ｐｐ９）に記載がある。ダイヤモンドの微粒子を基板表面に堆積した後に、ヘキサクロロジシロキサン蒸気を含む雰囲気に基板を晒すことにより、ダイヤモンドの微粒子間やダイヤモンド微粒子と基板との間に結合を作り、接着性や機械的強度を改善するという内容である。層間絶縁膜への適用が目的であるため、微細な溝内への堆積等は検討されておらず、また、熱処理も３００℃でしか施されていないため、本技術をそのまま本発明のような浅溝素子分離工程に適用することはできない。
【００１７】
本発明の手段によれば、二酸化シリコン微粒子を用いた場合でも、浅溝内の二酸化シリコン微粒子間に隙間が存在することにより、従来の方法による二酸化シリコン膜よりも低誘電率の絶縁膜を形成することができ、微細化された半導体装置に適した浅溝素子分離が実現できる。微粒子間の隙間には、常圧または減圧された気体が充填されるが、気体の誘電率は一般に固体よりも低いからである。微粒子の堆積方法や溝の上部への二酸化シリコン膜の形成方法等により気体の種類、圧力は異なるが、同一の気体であれば減圧されている方が常圧よりも低い。また、二酸化シリコンよりも低誘電率の材料からなる微粒子を用いて、さらに低誘電率の絶縁膜とすることも可能である。低誘電率の材料としては、フッ素を添加した二酸化シリコン等の無機材料の他、メチル基を有する等の有機材料も選択することが可能である。同一材料の微粒子を用いる場合には、微粒子間の隙間の占める体積が大きい方が絶縁膜全体としての誘電率は低くなる。
【００１８】
なお、上記で説明した微粒子の堆積方法は一例に過ぎず、他の方法によって浅微粒子を堆積した場合にも、本発明の効果は同等にもたらされる。
【００１９】
【発明の実施の形態】
（実施例１）
図１乃至図１４を用いて本発明の一実施例を説明する。本実施例は、本発明をＳＲＡＭ（Ｓｔａｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）部を有するＣＭＯＳ（ＣｏｍｐｌｅｍｅｎｔａｒｙＭｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ロジック半導体装置の製造に適用した実施例である。図１は本発明を適用したＣＭＯＳロジック半導体装置の断面を示す図である。シリコン基板１００の主表面には、ウェル領域１０１が形成されている。素子分離領域となる浅溝１０２が形成され、溝表面には厚さ１０ｎｍのシリコン酸化膜１０３が形成されている。浅溝１０２内部の下部約半分に、二酸化シリコンの微粒子１０４が堆積されている。浅溝１０２の幅は開口部で０．１１μｍ、底部で０．１μｍであり、深さは０．３μｍである。堆積されている微粒子１０４の平均粒径は、２０ｎｍである。浅溝１０２内部の残りの部分には、ＨＤＰを用いたプラズマＣＶＤ法による二酸化シリコン膜１０５が埋め込まれている。二酸化シリコンからなるゲート絶縁膜１０６、ポリシリコンからなるゲート（ゲート長＝５０ｎｍ）１０７、二酸化シリコン膜からなるサイドウォール１０８、拡散層１０９によりトランジスタが構成されている。ゲートのポリシリコン１０７の上層１１０と拡散層表面層１１１は、公知の自己整合シリサイド（サリサイド）形成プロセスにより、コバルトシリサイドからなる層となっている。リンを添加した二酸化シリコンからなるトランジスタ上の絶縁膜１１２の開口部（コンタクト孔）には、窒化チタン／チタン積層膜（上層／下層）１１３とタングステン膜１１４からなるをプラグが形成されている。その上層に、炭素を含む二酸化シリコンを主成分とする膜１１５や窒化シリコン膜１１６からなる層間絶縁膜、タンタル／窒化タンタル積層膜１１７、銅膜１１８らなる第１層配線を有する。さらに、窒化シリコン膜１１９、１２１、炭素を含む二酸化シリコンを主成分とする膜１２０、１２２からなる層間絶縁膜、タンタル／窒化タンタル積層膜１２３、銅膜１２４からなる第２層配線を有する。その上層には、窒化シリコン膜１２５が形成されている。本実施例のロジック半導体装置では配線層は第６層まであり、全て銅が主体の配線となっている（第３層配線以降は図示せず）。
【００２０】
図２は図１に示したロジック半導体装置の一部であるＳＲＡＭ部の浅溝素子分離領域のレイアウトを示す図である。浅溝素子分離領域２００と、活性領域２０１とに分けられている。６つのトランジスタからなるＳＲＡＭのセルは、例えば破線２０２で囲まれた領域に形成される。レイアウトルールは、最小ライン（活性領域）／最小スペース（素子分離領域）＝０．１１μｍ／０．１４μｍ、最小ピッチ＝０．２５μｍである。幅の広い浅溝分離領域に挟まれた幅の狭い活性領域に応力が集中して、結晶欠陥や転位が発生し易い。図２のＸ−Ｙで示した領域に相当する断面が図１の断面である。
【００２１】
図３乃至図１１を用いて、図１の半導体装置の製造方法を説明する。図３（ａ）は、主表面に、熱酸化により厚さ１０ｎｍのシリコン酸化膜３０１を形成し、さらにＣＶＤ法により厚さ８５ｎｍの窒化シリコン膜３０２を形成したシリコン基板３００を示す。窒化シリコン膜３０２上にレジスト膜３０３を塗布して、周知のＡｒＦ（アルゴンフッ素）レーザを用いたリソグラフィー技術によりレジスト膜３０３にパターニングを施し、このレジスト膜３０３をマスクとして、ドライエッチング技術により、基板に浅溝３０４を形成すると図３（ｂ）のようになる。浅溝３０４の開口部の幅は０．１３μｍ、底部の幅は０．１１μｍである。レジスト膜３０３を酸素アッシャにより除去した後、熱酸化により浅溝３０４内の基板表面に厚さ１０ｎｍのシリコン酸化膜（ライナー酸化膜）３０５を形成すると、図３（ｃ）のようになる。ライナー酸化膜３０５の形成前に、一旦、熱酸化により浅溝３０４内の基板表面に厚さ１０ｎｍ程度の酸化膜を形成し、希フッ酸溶液によるウェットエッチングで除去する犠牲酸化工程を挿入する場合もあるが、本実施例では採用しなかった。また、ライナー酸化膜に重ねてしかる後、浅溝３０４の内部に、平均粒径が２０ｎｍの二酸化シリコンを主成分とする微粒子を堆積させる。
【００２２】
本実施例における微粒子の堆積方法を、図１２を用いて説明する。図１２（ａ）のようにシリコン基板４００を、浅溝が形成された主表面を上に、微粒子堆積装置４０１の備える回転台４０２上に設置する。回転台４０２は回転軸４０３を中心とした水平方向の回転運動が可能となっている。回転台４０２は、上表面に開口部を有する真空チャック機構を備えている。シリコン基板４００を真空チャック機構により回転台４０２に固定した後、シリコン基板４００を回転台４０２と共に、毎分５０回転の速度で回転させた。次に、ノズル４０５から、平均粒径２０ｎｍの二酸化シリコン微粒子が混入した溶液４０４を基板４００のほぼ中央部上に注いだ。本実施例で用いた二酸化シリコン微粒子は、フュームドシリカと呼ばれる、シリコンを含む原料ガスを気相中で酸化させて形成した微粒子である。微粒子の平均粒径は、浅溝底部の幅の、４乃至５分の１以下であることが、再現性よく微粒子を堆積するのに好適であることが、発明者らの検討により、分かっている。溶液４０４の溶媒は水であり、溶液中の二酸化シリコン微粒子の体積濃度は３％である。溶液中での二酸化シリコン微粒子の凝集を防止するため、ノズル４０５の上流で溶液は攪拌されている。総量３０ｍｌの溶液４０４を注いだ。基板４００の回転は、毎分５０回転で継続したままである。この段階で、図１２（ｂ）に示すように、シリコン基板４００の表面上には、溶液４０４が拡がっている。ノズル４０５を基板４００上方から移動して除いた後、今度は、基板上方にバフ４０６を備えたヘッド４０７を設置した。さらに基板４００に向かって移動し、回転する基板４００にバフ４０６を押し当てると、図１２（ｃ）のようになった。バフ４０６から基板４００に加わる圧力は、１平方センチメートル当たり約５０ｇである。回転する基板４００にバフ４０６が接した状態のまま、ヘッド４０７はバフ４０６と共に水平方向に往復運動が可能となっている。図１２（ｄ）はヘッド４０７が右方に基板４００の半径の約１／２、移動した状態を示す図である。ヘッド４０７は左右それぞれに基板４００の半径分だけ移動して往復運動を繰り返す。ヘッド４０７の移動速度は、毎秒５ｃｍである。約６０秒後にヘッド４０７を上方に移動し、バフ４０６を基板４００から離した。図１２（ｂ）に示したノズル４０５から溶液４０４を注ぐステップ以降のステップを、何度か繰り返して行ってもよい。
【００２３】
基板４００が上記の図１２（ａ）〜（ｄ）の微粒子堆積ステップで、どのように変化するかを図４（ｄ）〜（ｆ）を用いて説明する。図３（ｃ）は、図１２（ａ）の段階に対応する。次の図４（ｄ）は、図１２（ｂ）の段階に対応する。すなわち、溶媒である水３０６に混入している二酸化シリコン微粒子３０７の一部は、浅溝３０４内に堆積しているが、浅溝３０４内のシリコン微粒子３０７の数はまだそう多くはなく、浅溝内のほとんどは溶媒の水３０６で満たされている。図４（ｅ）は、図１２（ｃ）、（ｄ）の初期の段階に対応する。浅溝３０４内の二酸化シリコン微粒子３０７の数が図４（ｄ）よりも増加し、溶媒３０６が占める体積が減少している。また、基板３００表面の窒化シリコン膜３０２上の溶媒３０６が減少する。これは、溶媒３０６の一部がバフに吸われたり、気化したためである。図４（ｆ）は、図１２（ｄ）の後、すなわちバフを基板から離した段階に相当する。浅溝３０４には二酸化シリコン微粒子３０７が堆積し、基板３００表面の窒化シリコン膜３０２上には、二酸化シリコン微粒子３０７と共に溶媒３０６の一部が残存している。
【００２４】
本実施例で用いた微粒子堆積装置４０１は堆積装置の一例に過ぎず、類似の機能、性能を有する他の装置を用いた場合にも、本実施例と同様の二酸化シリコン微粒子の堆積を実現できる場合もある。微粒子の堆積条件に関しても同じであり、本実施例の条件以外にも、本実施例と同様の二酸化シリコン微粒子の堆積を実現できる場合もある。
【００２５】
上記のステップを経た後、２００℃空気中１０分の熱処理によって基板３００を乾燥させると、図５（ｇ）のようになった。次に、基板３００表面を洗浄した。洗浄には公知の基板表面ブラシ洗浄を適用した。洗浄液は水である。図１３（ａ）に示したように、基板５００を基板表面ブラシ洗浄装置５０１の有する基板台５０２上に設置した。基板５００表面にノズル（図示せず）から水を供給しながら、回転軸５０３を中心に回転するブラシ５０４を基板５００に接触させると図１３（ｂ）のようになる。ブラシの回転数は、毎分１００回転である。ブラシ５０４は回転しながら、基板５００表面に水平な方向（図１３の紙面とは垂直な方向）に往復運動することができる。移動距離は基板５００の直径とほぼ等しく、移動速度は毎秒３ｃｍである。９０秒間、ブラシ５０４による洗浄を行った後、ブラシ５０４を基板上方から移動して除いて、今度は基板５００を回転軸５０５を中心に２分間、回転させ、乾燥した。回転速度は毎分５００回転で、約２分間、回転を継続した。上記のような洗浄により、基板３００表面のシリコン窒化膜上の二酸化シリコン微粒子３０７の多くは除去され、図５（ｈ）のようになった。
【００２６】
次に、基板３００を１：１０００に希釈したフッ酸溶液（フッ化水素の重量濃度が５０％であるフッ酸１ｍｌを、１０００ｍｌの純水で希釈した溶液）に１分間浸漬し、浅溝３０４内に堆積した二酸化シリコン微粒子の一部をエッチングまたはリフトオフにより除去すると、図５（ｉ）のようになった。浅溝３０４の底部１／２ほどにのみ微粒子３０７が残り、浅溝３０４の上部や、基板３００表面の窒化シリコン膜３０２上の微粒子は、ほぼ完全に除去された。なお、エッチング時間を変えることにより、浅溝３０４内に所望の量の微粒子３０７を残すことが可能である。特性を比較検討するため、浅溝３０４の底部約１／２に微粒子３０７を残した半導体装置の他に、約２／３、１／３、１／５、１／６、１／８、１／１０の半導体装置も本実施例の半導体装置と併せて試作した。
【００２７】
次にＨＤＰを用いたプラズマＣＶＤ法によって、上層の二酸化シリコン膜３０８を形成すると図５（ｊ）のようになった。二酸化シリコン膜３０８の厚さは、０．３μｍである。さらに、ＣＭＰにより研磨平坦化すると図６（ｋ）のようになった。基板３００表面の窒化シリコン膜３０２もＣＭＰにより研磨され、残膜厚は３５ｎｍである。浅溝３０４の上部は、プラズマＣＶＤ法による二酸化シリコン膜３０８で完全に塞がれている。浅溝３０４内への二酸化シリコン微粒子３０７の堆積ステップの後に、前記のブラシ洗浄や、フッ酸溶液によるエッチング、リフトオフのステップ等の、浅溝外の窒化シリコン膜３０２上の二酸化シリコン微粒子を除去するステップを経ても、いくつかの微粒子３０７が窒化シリコン膜３０２上に残存する場合もあるが、これらの微粒子３０７は、上記のＣＭＰによる平坦化ステップ中に、ＨＤＰによる二酸化シリコン膜３０８の一部と一緒に除去される。次に、図６（ｌ）に示すように、熱リン酸により窒化膜３０２を除去し、周知のイオン注入技術等によりウェル領域３０９を形成し、熱酸化により厚さ２ｎｍのゲート絶縁膜３１０を形成した。この際、ライナー酸化膜３０５も成長し、厚さは約１２ｎｍとなった。ゲート酸化膜３１０を窒素プラスマに晒してゲート酸化膜３１０中に窒素を導入した後、ゲートの一部となる多結晶シリコン膜３１１を形成し（図７（ｍ））、ＡｒＦ（アルゴンフッ素）レーザを用いたリソグラフィー技術により多結晶シリコン３１１上に塗布したレジスト膜にパターニングを施し、このレジスト膜をマスクとしてドライエッチング技術により、ゲートとなる多結晶シリコン層３１２を形成した。（図７（ｎ））次に、ゲート絶縁膜３１０の信頼性を向上する目的で、希フッ酸によるウェットエッチング後に、厚さ１０ｎｍ相当の熱酸化（ライト酸化）を施した。（図示せず。）この酸化により、多結晶シリコン層からなるゲート３１２端のゲート絶縁膜３１０が成長すると共に、多結晶シリコン層３１２の露出部が酸化される。また、ライナー酸化膜３０５の膜厚は約２０ｎｍまで増加した。必要なイオン注入（注入領域は図示せず）、不純物活性化のための熱処理等を行った後、ゲートのサイドウォールとなる二酸化シリコン膜３１３を形成し、エッチバックによりサイドウォール３１４を形成した。イオン注入技術等を用いて、ソース、ドレイン領域３１５を形成した後（図８（ｐ））、スパッタ法により厚さ６ｎｍのコバルト膜３１６を堆積した。（図８（ｑ））熱処理により自己整合的にコバルト珪化物層３１７、３１８を形成すると、図８（ｒ）のようになった。熱処理は２回行い、その間でシリコンと反応していないコバルトを過酸化水素水と硫酸の混合液を用いたウェットエッチングにより除去した。多結晶シリコン層３１２上と、ソース、ドレイン領域３１４上に、コバルト珪化物層３１７，３１８が形成されている。実際には、コバルト膜３１６上に、キャップ膜として窒化チタン膜を重ねて形成し（図示せず）、１回目の熱処理後に未反応のコバルトを除去した際に、一緒に除去した。コバルト珪化物層３１７、３１８のモフォロジ−の改善等が目的である。なお、本実施例では、コバルト珪化物層を形成したが、ニッケル珪化物層等、���の珪化物層を用いる場合もある。トランジスタ３１９作製のためのいくつかのイオン注入、不純物活性化のための熱処理等のステップを経た後、トランジスタ３１９上に二酸化シリコン膜３２０を形成すると、図９（ｓ）のようになった。二酸化シリコン膜３２０の形成は、ＨＤＰを用いたプラズマＣＶＤ法によって行った。次に、二酸化シリコン膜３２０の表面をＣＭＰによって、研磨平坦化すると、図９（ｔ）のようになった。二酸化シリコン膜３２０に、リソグラフィー技術とドライエッチング技術によりコンタクト孔３２１を開口し、プラズマＣＶＤ法によるチタン膜、減圧ＣＶＤ法によるに窒化チタン膜の積層膜３２２を形成し、さらに減圧ＣＶＤ法によるタングステン膜を重ねた後、ＣＭＰにより研磨平坦化してプラグを形成すると、図９（ｕ）のようになった。この後、上層の配線を形成するステップが続く。
【００２８】
炭素を含む二酸化シリコンを主成分とする膜３２４、３２６、窒化シリコン膜３２６とを形成すると、図１０（ｖ）のようになった。リスグラフィー技術とドライエッチング技術により、ヴィア孔３２７と銅配線を埋め込むための溝３２８を形成した後、窒化タンタル膜、タンタル膜の積層膜３２９を形成し、さらにスパッタとメッキによる銅膜の積層膜３３０を形成し、ＣＭＰによりヴィア孔３２７と溝３２８の内部以外の膜を除去して第１層銅配線を形成し、窒化シリコン膜３３１で覆うと、図１０（ｗ）のようになった。その上層に、炭素を含む二酸化シリコンを主成分とする膜３３２、３３４、窒化シリコン膜３３３、３３５を形成すると図１１（ｘ）のようになった。その後、第１層銅配線の形成と同様の方法で、第２層銅配線を形成し、窒化シリコン膜で覆うと、図１のようになった。なお、配線を形成するステップにおいて、窒化シリコン膜の代りに炭化シリコンを主成分とする膜を用いたり、炭素を含む二酸化シリコンを主成分とする膜の代りに、低密度でポーラスな、二酸化シリコンを含む塗布膜等を用いてもよい。窒化シリコン膜よりも炭化シリコンを主成分とする膜の方が、炭素を含む二酸化シリコン膜よりも、低密度でポーラスな、二酸化シリコンを含む塗布膜の方が低誘電率であるため、配線の信号伝達遅延の防止に効果がある。
【００２９】
次に、従来の半導体装置、製造方法を説明する。図１４は、従来の製造方法による、従来のＣＭＯＳロジック半導体装置の断面を示す図である。従来の方法を図１で示したのと同じＳＲＡＭ部を有するＣＭＯＳロジック半導体装置の製造に適用した例である。
【００３０】
シリコン基板６００の主表面には、ウェル領域６０１が形成されている。素子分離領域となる浅溝６０２が形成され、溝表面には厚さ１０ｎｍのライナー酸化膜６０３が形成されている。浅溝６０２の幅は開口部で０．１１μｍ、底部で０．１μｍであり、深さは０．３μｍである。浅溝６０２の内部には、ＨＤＰを用いたプラズマＣＶＤ法による二酸化シリコン膜６０４が埋め込まれている。
【００３１】
図１５乃至１９を用いて、図１４の半導体装置で用いた従来の浅溝素子分離形方法を説明する。図１５（ａ）は、厚さ１０ｎｍの二酸化シリコン膜７０１、厚さ８５ｎｍの窒化シリコン膜７０２を形成した後、浅溝７０３を形成し、浅溝の内部に厚さ１０ｎｍのシリコン酸化膜（ライナー酸化膜）７０４を形成したシリコン基板７００の断面を示す図である。浅溝７０３の開口部の幅は０．１３μｍ、底部の幅は０．１１μｍである。ここまでのステップは本発明による実施例、すなわち図３（ｃ）までのステップと全て同じである。
【００３２】
次にＨＤＰを用いたプラズマＣＶＤ法によって、二酸化シリコン膜７０５を形成すると図１５（ｂ）、ＣＭＰにより研磨平坦化すると図１５（ｃ）のようになった。基板７００表面の窒化シリコン膜７０２もＣＭＰにより研磨され、残膜厚は３５ｎｍである。浅溝７０３の内部は、プラズマＣＶＤ法による二酸化シリコン膜７０５で完全に埋め込まれている。
【００３３】
この後は、実施例１の半導体装置と全く同様に、従来の半導体装置を製造すると、図１４のようになった。実施例１と同じく、配線は第６層まであり、全て銅が主体の配線となっている。（第３層配線以降は図示せず。）
図１に示した本発明の製造方法による本発明の半導体装置と、図１４に示した従来の製造方法による従来の半導体装置との比較を行った。始めに、２つの半導体の電気特性を比較した。図１、図１４に示した半導体装置は、共にＳＲＡＭ部を有するＣＭＯＳロジック半導体装置である。ロジック部のトランジスタ性能を比較すると、本発明の半導体装置（図１）の方が、従来の半導体装置（図１４）よりも約１５％高速で、約１０％消費電力が小さかった。ＳＲＡＭ部のメモリ動作を比較すると、本発明の半導体装置（図１）の方が、従来の半導体装置（図１４）よりも約１０％高速で、約５％消費電力が小さかった。なお、本発明の半導体装置の良品率（製造したチップ中の良品チップの比率）が７８％であったのに対して、従来の半導体装置の良品率は３７％であった。従来の半導体装置の不良原因の多くは、素子間のショートであった。すなわち、浅溝素子分離が正常に機能していないことが原因であった。次に、図１、図１４の半導体装置と同時に、同一基板上に作製したＴＥＧ（Ｔｅｓｔ　Ｅｌｅｍｅｎｔ　Ｇｒｏｕｐ）（特性評価用のデバイス）を用いて電気特性の詳細を評価をしたところ、メモリセル１つ当たりのリーク電流や、拡散層のリーク電流に差があり、メモリセル１つ当たりのリーク電流は約２０％、拡散層のリーク電流は約１５％、いずれも本発明の半導体装置（図１）と同時に作製したＴＥＧの方が小さかった。ウェルのリーク電流は約５％、本発明の半導体装置（図１）のＴＥＧの方が小さかった。なお、ＴＥＧを用いて本発明の半導体装置のトランジスタ特性を詳しく評価したところ、ゲート長が４５ｎｍ〜０．３μｍのいずれのトランジスタにおいても、浅溝素子分離に窪みが生じた場合に観察される異常な特性は観察されず、浅溝素子分離の形状が良好であることが裏付けられた。
【００３４】
次に、２つの半導体装置の断面を透過型電子顕微鏡によって観察した。本発明による半導体装置の結果を図１６、従来の半導体装置の結果を図１７に模式的に示す。（透過型電子顕微鏡による試料の観察範囲は、微細領域に限定されるので、図１６、図１７のような半導体装置の断面全体を一度に観察することはできない。）図１６に示した本発明の半導体装置では、浅溝８０１の周囲の基板８００には、特に異常は観察されなかった。これに対して図１７の従来の半導体装置では、浅溝９０１の周囲の基板９００に、転移９０４乃至９０８が観察された。ここで、図中の転移９０４乃至９０８は、透過型電子顕微鏡による観察結果を元に、図１７の半導体装置の断面における転移の発生個所を示したものである。転移９０４乃至９０７はウェルの特性を劣化させ、リーク電流を増加させる原因になっていると考えられ、転移９０８は拡散層の特性を劣化させ、リーク電流を増加させる原因になっていると考えられる。従来の半導体装置では、浅溝９０１の内部に、二酸化シリコン膜９０３が充填されているので、酸化膜９０２の形成（ライナー酸化膜の形成とその後の酸化工程での酸化膜の成長）によって生じた応力が緩和されず、浅溝９０１の周囲の基板に、大きな応力が加わる。これが、転移９０４乃至９０８が発生した原因と考えられる。一方、本発明の装置では、浅溝８０１内部の上部のみに、二酸化シリコン膜８０５が形成されており、下部には微粒子８０３が堆積していて、微粒子間には隙間８０４が存在する。この隙間８０４が存在するため、酸化膜８０２の形成によって生じた応力が緩和され、浅溝８０１の周囲の基板に加わる応力が、従来の半導体装置よりも小さい。このため、図１６に示した従来の半導体装置のような転移の発生がないと考えられる。実際には、転移までには至らない結晶欠陥も存在している可能性が大きいが、透過電子顕微鏡では、全ての結晶欠陥を観察することはできない。
【００３５】
さらに、図１６、図１７に示した半導体装置の断面に対して、ライトエッチ（Ｗｒｉｇｈｔ　Ｅｔｃｈ）液によるエッチング処理を用いた比較を行った。ライトエッチ液は下記の手順で作製した。１）８ｇのＣｕ（ＮＯ３）２・３Ｈ２Ｏを水２４０ｃｃに溶かす（液１）、２）６０ｇのＣｒＯ３を水１２０ｃｃに溶かす（液２）、３）液１と液２とＨＮＯ３（１２０ｃｃ）、ＣＨ３ＣＯＯＨ（２４０ｃｃ）とを混合する。（液３）、４）液３：フッ酸を体積比＝３：１で混合した液をライトエッチ液として用いた。図１と、図１４に示した半導体装置を切断して断面を露出させた試料を、上記のライトエッチ液に３０秒間浸漬した後、断面を走査型電子顕微鏡で観察した結果を、図１８、１９に模式的に示す。図１８、図１９のコバルト珪化物層１００３、１１０３は、ライトエッチ液に含まれるフッ酸によってエッチングされていた。浅溝１００１、１１０１の周辺のシリコン基板１０００、１１００もエッチングされたが、図１８に示した本発明の半導体装置における浅溝１００１周辺のシリコン基板１０００のエッチング領域１００２よりも、図１９に示した従来の半導体装置における浅溝１１０１周辺のシリコン基板１１００のエッチング領域１１０２の方が格段に大きかった。これは図１８の浅溝１００１周辺のシリコン基板１０００よりも、図１９の浅溝１１０１周辺のシリコン基板１１００の方が、ライトエッチ液によるエッチング速度が大きかったためである。ライトエッチ液によるエッチング速度は、不純物濃度等、様々な要因により変化するが、ここでの違いは、応力の差によると考えられる。すなわち、図１８の浅溝１００１周辺のシリコン基板１０００よりも、図１９の浅溝１１０１周辺のシリコン基板１１００には、大きな応力が加わっていると考えられる。図１７と図１９の結果を合わせて考えると、転移発生個所の応力が大きいことも分かる。
【００３６】
以上の結果より、大きな応力の集中によって浅溝素子分離の周辺等に発生した結晶欠陥や転移に起因するリーク電流が、トランジスタやメモリの動作速度や消費電力に影響を与えたと考えられる。本実施例の半導体装置と併せて試作した浅溝の底部約２／３、１／３、１／５、１／６、１／８、１／１０に微粒子を堆積した半導体装置の特性も調べた。浅溝の底部約２／３、１／３、１／５、１／６、１／８に微粒子を堆積した半導体装置の特性は、本実施例の浅溝の底部約１／２に微粒子を堆積した半導体装置と同等の性能を有していた。浅溝の底部約１／８に微粒子を堆積した半導体装置のみ、従来の半導体装置の特性と変化がなく、微粒子を堆積した効果が得られなかった。本実施例のＣＭＯＳロジック半導体装置の場合には、浅溝の底部約１／８以上に微粒子を堆積することが、応力を緩和する効果得るために必要であったと考えられる。なお、必要な微粒子の量は、浅溝の寸法、アスペクト比、浅溝素子分離のレイアウト等の影響を受けるため、本実施例の数値が全ての半導体装置にそのまま適用できる訳ではない。
【００３７】
本発明の製造方法を適用した本発明の半導体装置により、基板に加わる応力が小さい浅溝素子分離が実現され、それにより結晶欠陥や転移の発生が抑制され、さらにリーク電流が減少した結果、高集積、高性能で、消費電力の小さい半導体装置を実現できた。本発明の製造方法による本発明の半導体装置の方が良品率も高かった。
【００３８】
（実施例２）
図２０乃至図２５を用いて本発明の一実施例を説明する。本実施例は、本発明をＮＯＲ型フラッシュメモリ半導体装置の製造に適用した実施例である。図２０は本発明を適用したフラッシュメモリ半導体装置のメモリセル部の浅溝素子分離領域のレイアウトを示す図である。浅溝素子分離領域１２００と、活性領域１２０１とに分けられている。レイアウトルールは、最小ライン（活性領域）／最小スペース（素子分離領域）＝０．１μｍ／０．１２μｍ、最小ピッチ＝０．２２μｍである。
【００３９】
図２１乃至図２５を用いて、本実施例における浅溝素子分離の形成方法を説明する。図２０に示したＸ−Ｙの断面が図２１乃至図２４に示した浅溝素子分離に対応する。図２１（ａ）は、実施例１と同様の方法で、深さ０．３２μｍの浅溝１３０１、厚さ９ｎｍの酸化シリコン膜（ライナー酸化膜）１３０２、厚さ９ｎｍの酸化膜１３０３、厚さ８５ｎｍの窒化シリコン膜１３０４を形成したシリコン基板１３００を示す。次に、浅溝１３０１の内部に二酸化シリコン微粒子を堆積する。本実施例では、２種類の二酸化シリコン微粒子を用いた。第一の微粒子の平均粒径は１５ｎｍであり、溶媒である水の中に体積濃度１０％となるように混入させた。第一の微粒子は実施例１と同様に、フュームドシリカである。第二の微粒子はの平均粒径は５ｎｍであり、溶媒である水の中に堆積濃度０．５％となるように混入させた。第二の微粒子は、コロイダルシリカと呼ばれる、液中で形成された微粒子である。コロイダルシリカを混入させる目的は、第一の微粒子間、微粒子と基板との結合の促進、接着性の向上である。本実施例のように、本発明の微粒子として、複数の種類の微粒子を用いることも可能である。本実施例では、第二の微粒子が、第一の微粒子間の結合を促進する材料となるが、結合を促進する材料は、微粒子に限定されない。
【００４０】
上記、第一の微粒子と第二の微粒子を上記の濃度で溶媒である水に混入させた溶液を用意した。図２１（ａ）のシリコン基板１４００を図２５（ａ）に示すように、ＣＭＰ装置の研磨定盤１４０１上に設置すると図２５（ａ）のようになった。微粒子を混入した溶液１４０２をノズル（図示せず）から基板１４００上に注ぐと図２５（ｂ）のようになる。溶液中での二酸化シリコン微粒子の凝集を防止するため、ノズルの上流で溶液は攪拌されている。溶液１４０２を注ぎながらソフトパッド１４０３を備えるヘッド１４０４を下降させて、ソフトパッド１４０３を基板１４００表面に接触させたまま、回転軸１４０５を中心にヘッド１４０４を回転させた。（図２５（ｃ））回転速度は、毎分４０回転である。回転軸１４０５には、この回転数を維持するだけのトルクを加えた。ソフトパッド１４０３を介してヘッド１４０４が基板１４００を押し付ける圧力は、５ｇ／ｃｍ２とした。ヘッド１４０４の回転を開始した時点では、基板１４００は図２１（ｂ）のようになっていると考えられる。微粒子１３０５の一部は、溶媒である水１３０６と共に浅溝１３０１の内部に入っていて、他の微粒子１３０７は水１３０８と共に基板１３００の表面の窒化膜１３０４上等に存在している。（図示した微粒子は第一の微粒子であり、平均粒径の小さな第二の微粒子は図示せず。）３０秒間、回転を維持した後、回転を停止し、ヘッド１４０４を上昇させた。（図２５（ｄ））この段階での、基板１４００の様子を図２１（ｃ）に示す。ヘッド１４０４の回転を開始した時点よりも、多くの微粒子１３０５が浅溝１３０１の内部に入っている。基板１３００表面の窒化膜１３０４上にも、微粒子１３０７は存在するが、窒化膜１３０４上には、水はほとんど存在しない。次に、基板１４００を１００℃のホットプレート上に１０分間設置し、溶媒である水を気化させた。このステップにより、基板１４００は図２２（ｄ）乃至（ｆ）のように変化すると考えられる。すなわち、溶媒である水１３０６が徐々に気化して総量が減少していくと共に、浅溝１３０１中の微粒子１３０５が底部に向かって沈降していき、溶媒１３０６が気化し終えた時点では、ほとんどの微粒子１３０５は浅溝１３０１内の下部に存在する。（図４（ｆ）なお、本実施例では、溶媒である水を気化させる間、ホットプレートを介して、基板１４００に超音波を印加したが、溶媒中の微粒子の体積濃度等によっては、超音波の印加は必ずしも不可欠なことではない。
【００４１】
実施例１のように、図２２（ｆ）の基板１３００の浅溝１３０１内の上部に、直接、二酸化シリコン膜を形成することも可能であるが、本実施例では、上述の微粒子を堆積するステップを、もう一度繰り返した。すなわち、基板１４００をＣＭＰ装置の定盤１４０１上にもう一度設置し、溶液１４０２を注ぐと、図２５（ｂ）のようになった。溶液１４０２を注いだままヘッド１４０４を下降させ、ソフトパッド１４０３を基板１４００表面に接触させたまま、再び、回転軸１４０５を中心にヘッド１４０４を回転させた。（図２５（ｃ））回転数等の条件は、上記の１回目と全く同じである。３０秒間、回転を維持した後、ヘッド１４０４を上昇させた。（図２５（ｄ））第２回目の微粒子堆積の様子を、図２３（ｇ）乃至（ｊ）を用いて説明する。ヘッド１４０４の回転を開始した時点では、基板１４００は図２３（ｇ）のようになっていると考えられる。新たに加わった微粒子１３０９の一部は、溶媒である水１３１０と共に浅溝１３０１の内部に入っていて、他の微粒子１３１１は水１３１２と共に基板１３００の表面の窒化膜１３０４上等に存在している。（図示した微粒子は第一の微粒子であり、平均粒径の小さな第二の微粒子は図示せず。）ヘッドの回転を停止した段階での、基板１４００の様子を図２３（ｈ）に示す。回転開始時よりも多くの微粒子１３０９が浅溝１３０１の内部に入っている。基板１３００表面の窒化膜１３０４上にも、微粒子１３１１は存在するが、窒化膜１３０４上には、水はほとんど存在しない。次に、基板１４００を１００℃のホットプレート上に１０分間設置し、溶媒である水を気化させた。このステップにより、基板１４００は図２３（ｉ）、図２４（ｊ）のように変化すると考えられる。すなわち、溶媒である水１３１０が徐々に気化して総量が減少していくと共に、浅溝１３０１中の微粒子１３０９が底部に向かって沈降していき、第１回目の微粒子堆積のステップで堆積した微粒子１３０５の上に堆積していく。溶媒１３０６が気化し終えた時点では、ほとんどの微粒子１３０９は、第１回目の微粒子堆積のステップで堆積した微粒子１３０５と共に、浅溝１３０１内の下部に存在する。（図２４（ｊ））なお、溶媒である水を気化させる間、ホットプレートを介して、基板１４００に超音波を印加した。
【００４２】
次に、図２４（ｊ）の基板１３００を洗浄した。洗浄には、実施例１と同じ、公知の基板表面ブラシ洗浄を適用した。この洗浄により、基板１３００表面のシリコン窒化膜上の二酸化シリコン微粒子１３０７、１３１１の多くは除去された。
【００４３】
上記のステップの後、ＴＥＯＳとオゾンを原料とする減圧ＣＶＤ法によって、上層の二酸化シリコン膜１３１２を形成すると図２４（ｋ）のようになった。二酸化シリコン膜１３１２の厚さは、０．３５μｍである。１０００℃２時間の窒素中熱処理の後に、ＣＭＰにより研磨平坦化した。（図２４（ｌ））基板１３００表面の窒化シリコン膜１３０４もＣＭＰにより研磨され、残膜厚は５０ｎｍである。浅溝１３０１の上部は、減圧ＣＶＤ法による二酸化シリコン膜１３１２で完全に塞がれている。
【００４４】
この後のステップは、従来のＮＯＲ型フラッシュメモリ半導体装置を製造するステップと全く同様とし、本発明によるＮＯＲ型フラッシュメモリ半導体装置を製造した。
【００４５】
本発明のフラッシュメモリと従来のフラッシュメモリの性能比較を行った。本発明のフラッシュメモリの方が読出し電流が大きく、高速の動作が可能だった。セル毎の読出し電流のばらつきは、本発明のフラッシュメモリの方が小さかった。大きな応力の集中によって浅溝素子分離の周辺等に発生した結晶欠陥や転移に起因するリーク電流が、フラッシュメモリの動作に影響を与えたと考えられる。
【００４６】
本発明の製造方法を適用した本発明の半導体装置により、基板に加わる応力が小さい浅溝素子分離が実現され、それにより結晶欠陥や転移の発生が抑制され、高性能の半導体装置を実現できた。
【００４７】
（実施例３）
図２６乃至図２９を用いて、本発明の一実施例を説明する。本実施例は、本発明を、フラッシュメモリを混載したＣＭＯＳロジック半導体装置や　ＤＲＡＭ（　Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）に適用した実施例である。
【００４８】
図２６はフラッシュメモリを混載したＣＭＯＳロジック半導体装置の浅溝素子分離のレイアウトを示す図である。浅溝素子分離領域１５００と、活性領域１５０１とに分けられている。レイアウトルールは、最小ライン（活性領域）／最小スペース（素子分離領域）＝０．１μｍ／０．１μｍ、最小ピッチ＝０．２μｍである。図２６のＸ−Ｙがあるのは、フラッシュメモリの領域で、最小のレイアウトルール、すなわち活性領域／素子分離領域＝０．１μｍ／０．１μｍで浅溝素子分離が配置されている。図２６のＸ’−Ｙ’があるのは、ＣＭＯＳロジックの領域で、浅溝素子分離の幅がＸ−Ｙよりも大幅に広くなっている。
【００４９】
図２７はＤＲＡＭのレイアウトを示す図である。浅溝素子分離領域１６００と、活性領域１５０１とに分けられている。レイアウトルールは、最小ライン（活性領域）／最小スペース（素子分離領域）＝０．１μｍ／０．１μｍ、最小ピッチ＝０．２μｍである。図２６のＸ−Ｙでは、浅溝素子分離の幅は０．１μｍと狭い。これに対して、図２６のＸ’−Ｙ’では、浅溝素子分離の幅が広くなっている。
【００５０】
図２８を用いて、幅が狭い浅溝素子分離と幅が広い浅溝素子分離を同時に形成した例を説明する。図２８（ａ）は、浅溝１７０１、１７０２に二酸化シリコンからなる平均粒径１０ｎｍの微粒子１７０３を堆積したシリコン基板１７００の断面を示す図である。表面には厚さ６ｎｍの二酸化シリコン膜１７０５と厚さ７０ｎｍの窒化シリコン膜１７０６が形成され、窒化シリコン膜１７０６上にも二酸化シリコン微粒子１７０４が存在する。浅溝１７０１、１７０２の内部には厚さ６ｎｍのライナー酸化膜１７０７が形成されている。浅溝１７０１は幅の狭い浅溝で、図２６、図２７のＸ−Ｙに相当する。浅溝１７０２は幅の広い素子分離で、図２６、図２７のＸ’−Ｙ’に相当する。浅溝１７０１の幅は開口部で０．１μｍ、底部で０．０８μｍである。浅溝１７０２の幅は開口部で０．３μｍ、底部で０．２７μｍである。浅溝１７０１、１７０２の深さは０．２７μｍである。微粒子１７０３の堆積には回転塗布法を用いた。図２９を用いて、本実施例における微粒子の堆積方法を説明する。回転塗布装置１８００が有する回転台１８０１上に主表面を上にしてシリコン基板１８０２を設置すると図２９（ａ）のようになった。回転台１８０１は上表面に開口部を有する真空吸着機構を内蔵しており、シリコン基板１８０２と共に回転軸１８０３を中心として水平方向に回転可能である。回転台１８０１を毎分６００回転で回転させながら、ノズル１８０４から平均粒径１０ｎｍの二酸化シリコン微粒子が混入した溶液１８０５を基板４００のほぼ中央部上に注いだ。（図２９（ｂ））本実施例で用いた二酸化シリコン微粒子は、フュームドシリカと呼ばれる、シリコンを含む原料ガスを気相中で酸化させて形成した微粒子である。溶液１８０５の溶媒はイソプロピルアルコールであり、溶液中の二酸化シリコン微粒子の体積濃度は７％である。溶液中での二酸化シリコン微粒子の凝集を防止するため、ノズル１８０４の上流で溶液は攪拌されている。溶液１８０５を注ぐと、図２９（ｃ）に示すように、シリコン基板１８００の表面上には、溶液１８０５が拡がった。総量４０ｍｌの溶液１８０５を注いだ後も、５分間、回転を維持すると、図２９（ｄ）に示すように、溶液１８０５の溶媒であるイソプロピルアルコールは完全に気化し、シリコン基板１８０２上に溶液１８０５は残らなかった。この段階でのシリコン基板の様子が図２８（ａ）に相当する。
【００５１】
次に、実施例１と同じブラシ洗浄を用いて、基板表面を水で洗浄すると、図２８（ｂ）のようになった。幅の広い浅溝１７０２内の二酸化シリコン微粒子１７０３の多くが除去され、浅溝１７０２の中央の底部には微粒子の存在しない領域が出現した。一方、幅の狭い浅溝１７０１内の二酸化シリコン微粒子１７０３は、ほとんど除去されなかった。窒化シリコン膜１７０６上の微粒子１７０４の個数は減少した。この後、上層にＨＤＰを用いたプラズマＣＶＤ法により二酸化シリコン膜を形成し、ＣＭＰによって研磨平坦化すると図２８（ｃ）のようになった。幅の広い浅溝１７０２では、二酸化シリコン膜１７０８が直接溝底のライナー酸化膜１７０７上に形成されている部分があった。このように本実施例の半導体装置では、溝の底部全面に微粒子が存在する浅溝素子分離と、溝の底部の一部に微粒子が存在しない浅溝素子分離が混在する。幅の広い浅溝と幅の狭い浅溝で、微粒子の堆積の仕方が変わったり、微粒子の除去の仕方が変わったりするのは、本実施例に限定されたことではない。また、本実施例のように幅の広い浅溝で微粒子が全くない領域が出現する場合もあるし、微粒子が少ししか存在しない領域が出現する場合もある。
【００５２】
図２８（ｃ）のシリコン基板１７００に後続の処理を施して、本発明のフラッシュメモリを混載したＣＭＯＳロジック半導体装置とＤＲＡＭを製造し、従来の半導体装置との比較を行った。
【００５３】
本発明のフラッシュメモリを混載したＣＭＯＳロジック半導体装置は、従来の半導体装置よりも高速の動作が可能だった。フラッシュ部の読出し電流の増加と、ＣＭＯＳロジック部のトランジスタの性能向上によるものと考えられる。良品率は従来の半導体装置よりも約２５％向上した。また、本発明のＤＲＡＭのセルは、従来の半導体装置よりも約１５％リフレッシュ時間が長かった。これは接合リーク電流が減少したためと考えられる。
【００５４】
幅の狭い浅溝の方が、周辺のシリコン基板に応力が集中しやすい。従って、幅の狭い浅溝の内部に微粒子を堆積し、微粒子間の空隙によって応力を緩和することができれば、半導体装置の性能向上等に有効であることが裏付けられた。
【００５５】
本発明の製造方法を適用した本発明の半導体装置により、基板に加わる応力が小さい浅溝素子分離が実現され、それにより結晶欠陥や転移の発生が抑制され、高性能の半導体装置を実現できた。また、本発明は良品率の向上にも有効であった。
【００５６】
（実施例４）
図３０、図３１を用いて、本発明の一実施例を説明する。本実施例は、本発明を、実施例１と同様のＣＭＯＳロジック半導体装置に適用した実施例である。
【００５７】
本実施例では、二酸化シリコン微粒子の堆積に、電気泳動法を適用した。一般に、微粒子は溶媒中で、正または負に帯電することが知られている。このため、微粒子を混入した溶液中に２つの電極を浸漬し、両電極間に電圧を印加すると、溶液中の微粒子は、正、負、どちらかの電極に引き寄せられる。本実施例では、溶液として、溶媒であるアセトンに二酸化シリコン微粒子を混入した溶液を用いた。二酸化シリコン微粒子は、溶媒中で負に帯電するので、正電極としてシリコン基板を用いることにより、シリコン基板上に二酸化シリコン微粒子を堆積させることができた。
【００５８】
図３０に示した液槽１９００には、溶媒であるアセトンに二酸化シリコン微粒子を混入した溶液１９０１が満たされており、蓋１９０２により液槽１９００上面のほとんどの部分が覆われている。本実施例で用いた二酸化シリコン微粒子は、フュームドシリカであり、その平均粒径は５ｎｍである。溶媒中の濃度は、１体積％とした。シリコン基板１９０３は、直径がシリコン基板１９０３よりも大きな基板ホルダー１９０４に裏面を接して設置、固定されていて、シリコン基板１９０３の裏面、側面、表面周辺と基板ホルダー１９０４とは、電気的に接続されている。本実施例で用いた基板ホルダー１９０４の材質は、主にタングステンであり、基板１９０３と接しない部分は、厚さ２ｍｍのテフロン（登録商標）で覆われている（図示せず）。円筒状の電極１９０５の材質も、主にタングステンである。シリコン基板１９０３と電極１９０５の間隔は、約６ｃｍとした。ＤＣ電源１９０６から、接続ケーブル１９０７、１９０８を介して、基板ホルダー１９０４に正、電極１９０５に負の電圧を印加可能で、接続ケーブル１９０７の途中にはスイッチ１９０９が設けられている。シリコン基板１９０３の詳細を図３１乃至３３を用いて説明する。図３１（ａ）は、二酸化シリコン膜２００１、シリコン窒化膜２００２が形成され、浅溝２００３が形成されたシリコン基板２０００を示す。シリコン基板２０００表面の周辺のリング状の領域の、二酸化シリコン膜、シリコン窒化膜は除去されており、シリコンが露出している。裏面も同様にシリコンが露出している。また、浅溝２００３の内部には、ライナー酸化膜は形成されていない。このような基板を、希フッ酸で洗浄し、水洗、乾燥の後、図３０の基板ホルダー１９０４に設置した。次に、スイッチ１９０９を接続状態にすることにより、ＤＣ電源１９０５から基板ホルダー１９０４、電極１９０５に３５Ｖの電圧を加えると、僅かな電流が流れた。この状態を１分間継続した後、スイッチ１９０９を切断状態に切り替え、基板１９０３を基板ホルダー１９０４から取り外した。
【００５９】
通電中のシリコン基板１９０３の変化を図３１を用いて説明する。通電開始当初の様子を図３１（ｂ）に示す。（溶媒のアセトンは図示せず。）負に帯電した微粒子２００４は、表面の電位が最も高いであろう浅溝２００３の底部から微粒子が堆積していくと考えられる。シリコン窒化膜２００２上にも微粒子２００５は存在するが、その数は少ない。通電を続けると、図３２（ｃ）、さらには図３２（ｄ）に示すように、微粒子２００４が浅溝２００３の中に堆積していく。１分間通電を維持することにより、図３２（ｄ）のように、シリコン窒化膜２０２の途中まで微粒子２００４が堆積した。このような基板２０００を乾燥した後、１：１０００に希釈したフッ酸溶液に４０秒間浸漬し、浅溝２００３内に堆積した二酸化シリコン微粒子２００４の一部をエッチングまたはリフトオフにより除去すると、図３２（ｅ）のようになった。浅溝２００３の底部２／３ほどにのみ微粒子２００４が残り、浅溝２００３の上部や、基板２０００表面の窒化シリコン膜２００２上の微粒子は、ほぼ完全に除去された。酸素雰囲気中で熱処理することにより、浅溝２００３の内部に厚さ１０ｎｍのライナー酸化膜２００５を形成すると、図３３（ｆ）のようになった。引き続き、ＨＤＰを持ちいたプラズマＣＶＤ法により、上層の二酸化シリコン膜２００６を形成すると図３３（ｇ）、ＣＭＰにより研磨平坦化すると図３３（ｈ）のようになった。基板２０００表面の窒化シリコン膜２００２もＣＭＰにより研磨され、残膜厚は７０ｎｍである。浅溝２００３の上部は、プラズマＣＶＤ法による二酸化シリコン膜２００６で完全に塞がれている。この後は、ゲート絶縁膜の形成以外は、実施例１と同様のステップにより、ＣＭＯＳロジック半導体装置を製造した。本実施例のＣＭＯＳロジック半導体装置では、２種類のゲート絶縁膜が用いられている。高速で動作させる必要のあるトランジスタのゲート絶縁膜には、二酸化シリコン膜の厚さに換算して１．５ｎｍの窒素を含む二酸化シリコン膜を用いた。この窒素を含む二酸化シリコン膜は、熱酸化で形成した二酸化シリコン膜を、窒素プラズマに晒すことにより形成した。高耐圧である必要のあるトランジスタのゲート絶縁膜には、４ｎｍの二酸化シリコン膜を用いた。実施例１と同様に、これらの熱酸化中にはライナー酸化膜２００５も成長し、その膜厚は約２５ｎｍとなった。
【００６０】
本発明の製造方法による本発明の半導体装置と、ゲート絶縁膜の形成以外は、実施例１と同じ、従来の半導体装置との比較を行った。始めに、２つの半導体の電気特性を比較した。ロジック部のトランジスタ性能を比較すると、本発明の半導体装置の方が、従来の半導体装置よりも約１５％高速で、約１０％消費電力が小さかった。ＳＲＡＭ部のメモリ動作を比較すると、本発明の半導体装置の方が、従来の半導体装置よりも約１０％高速で、約５％消費電力が小さかった。なお、本発明の半導体装置の良品率が７３％であったのに対して、従来の半導体装置の良品率は３８％であった。従来の半導体装置の不良原因の多くは、素子間のショートであった。次に、上記の半導体装置と同時に、同一基板上に作製したＴＥＧを用いて電気特性の詳細を評価をしたところ、メモリセル１つ当たりのリーク電流や、拡散層のリーク電流に差があり、メモリセル１つ当たりのリーク電流は約２０％、拡散層のリーク電流は約１５％、いずれも本発明の半導体装置と同時に作製したＴＥＧの方が小さかった。ウェルのリーク電流は約５％、本発明の半導体装置のＴＥＧの方が小さかった。
【００６１】
次に、２つの半導体装置の断面を透過型電子顕微鏡によって観察した。本発明の半導体装置では、浅溝の周囲の基板には、特に異常は観察されなかった。従来の半導体装置では、浅溝の周囲の基板に転移が観察されたのは、実施例１と同様である。結晶欠陥や転移はウェルの特性を劣化させ、リーク電流を増加させる原因になっていると考えられ、また、拡散層の特性を劣化させ、リーク電流を増加させる原因にもなっていると考えられる。本発明の装置では、浅溝内部の下部には微粒子が堆積していて、微粒子間には隙間が存在する。この隙間が存在するため、酸化膜の形成によって生じた応力が緩和され、浅溝の周囲の基板に加わる応力が、従来の半導体装置よりも小さい。このため、従来の半導体装置のような結晶欠陥や転移の発生がないと考えられる。
【００６２】
以上の結果より、大きな応力の集中によって発生した結晶欠陥や転移に起因するリーク電流が、トランジスタやメモリの動作速度や消費電力に影響を与えたと考えられる。
【００６３】
本発明の製造方法を適用した本発明の半導体装置により、リーク電流の抑制が実現され、高集積、高性能で、消費電力の小さい半導体装置を実現できた。本発明の製造方法による本発明の半導体装置の方が良品率も高かった。
【００６４】
（実施例５）
図３４乃至図３６を用いて本発明の一実施例を説明する。本実施例は、本発明を、実施例１と同様のＣＭＯＳロジック半導体装置に適用した実施例である。本実施例では、微粒子の堆積に、実施例１乃至４とは全く異なる方法を適用した。基板を微粒子が浮遊する気体中に設置して、浅溝内に微粒子を堆積した。
【００６５】
図３４（ａ）は、浅溝２１０１を形成したシリコン基板２１００である。浅溝２１０１内にはライナー窒化膜／ライナー酸化膜の積層膜２１０２が形成されている。窒化膜、酸化膜の厚さは、共に５ｎｍである。シリコン基板２１００の表面には、厚さ７ｎｍの二酸化シリコン膜２１０３と厚さ７０ｎｍの窒化シリコン膜２１０４が形成されている。この基板２１００の浅溝２００１の内部に微粒子を堆積した。
【００６６】
図３６に示すように、基板２２００を窒素を満たしたボックス２２０１内に主表面を上向きに設置した。窒素ボックス内に平均粒径１８ｎｍのアルミナ微粒子２２０２を３０ｇを置き、窒素ボックス２２０１を介して基板２１００に超音波を印加した後、外部のモータ２２０３で駆動するファン２２０４を高速回転することによって微粒子を窒素中に浮遊させた。基板２１００は図３４（ｂ）、（ｃ）に示すように変化する。すなわち、アルミナ微粒子２１０５は徐々に浅溝２００１の底部に堆積していく。窒化シリコン膜２１０４の上にも一部のアルミナ微粒子２１０７が堆積するが、超音波が印加されているので、再び窒素中に浮遊していく割合が高い。微粒子２１０６は窒素中に浮遊している微粒子である。図３６のファン２２０４の回転を５分間継続した後、ファン２２０４を停止したが、基板２２００への超音波の印加はさらに３分間継続すると、基板２１００は図３５（ｄ）のようになった。アルミナ微粒子２１０５は浅溝２１０１の中に堆積し、一部のアルミナ微粒子２０１７が窒化シリコン膜２００４上に残った。基板２２００を窒素ボックス２２０１から取り出して、実施例１と同じ水によるブラシ洗浄を行った。この段階で、水が溶媒となり、アルミナ微粒子２１０５の一部が水に混入した可能性がある。基板２１００を乾燥した後、実施例１と同様にプラズマＣＶＤ法により二酸化シリコン膜２１０８を形成し、ＣＭＰにより研磨平坦化すると図３５（ｅ）のようになった。その後は、実施例１と同様の方法により、ＣＭＯＳロジック半導体装置を製造した。
【００６７】
本実施例でも実施例１と同様の効果が得られた。すなわち、本発明の製造方法を適用した本発明の半導体装置により、基板に加わる応力が小さい浅溝素子分離が実現され、それにより結晶欠陥や転移の発生が抑制され、さらにリーク電流が減少した結果、高集積、高性能で、消費電力の小さい半導体装置を実現できた。
【００６８】
（実施例６）
図３７を用いて本発明の一実施例を説明する。本実施例は、本発明を、実施例１と同様のＣＭＯＳロジック半導体装置に適用した実施例である。
【００６９】
図３７（ａ）本実施例で用いたシリコン基板２３００を示す。基板２３００に浅溝２３０１を形成した後、熱酸化によって、ライナー酸化膜２３０２と表面の酸化膜２３０３を同時に形成した。酸化膜２３０２、２３０３の厚さは８ｎｍである。しかる後、実施例１と同様の方法で浅溝２３０１内に平均粒径５ｎｍのアルミナ微粒子２３０４を堆積した。溶媒は水であり、アルミナ微粒子の堆積濃度は４％である。実施例１の図５（ｈ）の段階に相当するのが、本実施例の図３７（ｂ）である。浅溝２３０１の内部にはアルミナ微粒子２３０４が堆積し、基板表面の酸化膜２３０３上にも少数のアルミナ微粒子２３０４が存在する。この状態の基板２３００を８００℃５分の窒素中熱処理の後、ＣＭＰにより研磨平坦化すると、図３７（ｃ）のようになった。本実施例の浅溝２３０１はアルミナ微粒子で埋めこまれており、浅溝２３０１の上部に二酸化シリコン膜は存在しない。このような浅溝素子分離を用いて、実施例１と同様の方法により半導体装置を製造したところ、実施例１と同様の効果が得られた。すなわち、本発明の製造方法を適用した本発明の半導体装置により、基板に加わる応力が小さい浅溝素子分離が実現され、それにより結晶欠陥や転移の発生が抑制され、さらにリーク電流が減少した結果、高集積、高性能で、消費電力の小さい半導体装置を実現できた。
【００７０】
一般に、浅溝素子分離内のフッ酸に対するエッチング速度の大きな二酸化シリコン膜が後続の工程でフッ酸洗浄に晒されると窪みが形成され、トランジスタ特性に異常が生じる場合があるが、本実施例ではアルミナ微粒子を用いたため、フッ酸洗浄でも窪みを生じることがなく、浅溝の上部に二酸化シリコン膜を形成しなくても、他の実施例と同様の効果が得られた。
【００７１】
【発明の効果】
本発明により、基板に加わる応力が小さい浅溝素子分離の形成できる半導体装置の製造方法が実現でき、高集積、高性能で、低消費電力の半導体装置を実現できた。
【図面の簡単な説明】
【図１】本発明の一実施例を説明するための図。
【図２】本発明の一実施例を説明するための図。
【図３】本発明の一実施例を説明するための図。
【図４】本発明の一実施例を説明するための図。
【図５】本発明の一実施例を説明するための図。
【図６】本発明の一実施例を説明するための図。
【図７】本発明の一実施例を説明するための図。
【図８】本発明の一実施例を説明するための図。
【図９】本発明の一実施例を説明するための図。
【図１０】本発明の一実施例を説明するための図。
【図１１】本発明の一実施例を説明するための図。
【図１２】本発明の一実施例を説明するための図。
【図１３】本発明の一実施例を説明するための図。
【図１４】従来の半導体装置を説明するための図。
【図１５】従来の半導体装置の製造方法を説明するための図。
【図１６】本発明の一実施例を説明するための図。
【図１７】従来の半導体装置を説明するための図。
【図１８】本発明の一実施例を説明するための図。
【図１９】従来の半導体装置を説明するための図。
【図２０】本発明の一実施例を説明するための図。
【図２１】本発明の一実施例を説明するための図。
【図２２】本発明の一実施例を説明するための図。
【図２３】本発明の一実施例を説明するための図。
【図２４】本発明の一実施例を説明するための図。
【図２５】本発明の一実施例を説明するための図。
【図２６】本発明の一実施例を説明するための図。
【図２７】本発明の一実施例を説明するための図。
【図２８】本発明の一実施例を説明するための図。
【図２９】本発明の一実施例を説明するための図。
【図３０】本発明の一実施例を説明するための図。
【図３１】本発明の一実施例を説明するための図。
【図３２】本発明の一実施例を説明するための図。
【図３３】本発明の一実施例を説明するための図。
【図３４】本発明の一実施例を説明するための図。
【図３５】本発明の一実施例を説明するための図。
【図３６】本発明の一実施例を説明するための図。
【図３７】本発明の一実施例を説明するための図。
【符号の説明】
１００…シリコン基板、１０２…浅溝、１０４…二酸化シリコン微粒子、１０５…二酸化シリコン膜、１０６…ゲート絶縁膜、１０７…ゲート、１１０、１１１…コバルトシリサイド層、２００…浅溝素子分離領域、２０２…活性領域、３０４…浅溝、３０５…ライナー酸化膜、３０６…溶媒、３０７…二酸化シリコン微粒子、３０８…二酸化シリコン膜、３１０…ゲート酸化膜、４００…シリコン基板、４０４…溶液、４０５…ノズル、４０６…バフ、５００…シリコン基板、５０４…ブラシ、６０２…浅溝、６０３…ライナー酸化膜、６０４…二酸化シリコン膜、７００…シリコン基板、７０３…浅溝、７０５…二酸化シリコン膜、８０１…浅溝、８０３…二酸化シリコン微粒子、８０４…隙間、８０５…二酸化シリコン膜、９００…シリコン基板、９０１…浅溝、９０３…二酸化シリコン膜、９０４、９０５、９０６、９０７、９０８…転移、１００２…エッチング領域、１１０２…エッチング領域１２００…浅溝素子分離領域、１３００…シリコン基板、１３０１…浅溝、１３０５、１３０７…二酸化シリコン微粒子、１３０８…水、１３０９、１３１１…二酸化シリコン微粒子、１３１２…二酸化シリコン膜、１４００…シリコン基板、１４０１…研磨定盤、１４０２…溶液、１４０３…ソフトパッド、１５００、１６００…浅溝素子分離領域、１７００…プラグ、１７０１、１７０２…浅溝、１７０３、１７０４…二酸化シリコン微粒子、１７０８…二酸化シリコン膜、１８０２…シリコン基板、１８０５…溶液、１９００…液槽、１９０１…溶液、１９０４…シリコン基板、１９０５…電極、１９０６…ＤＣ電源、２００４…二酸化シリコン微粒子、２００６…二酸化シリコン膜、２０１７…アルミナ微粒子、２１００…シリコン基板、２１０１…浅溝、２１０５…アルミナ微粒子、２２００…シリコン基板、２２０１…窒素ボックス、２２０２…アルミナ微粒子、２３００…シリコン基板、２３０１…浅溝、２３０４、２３０５…アルミナ微粒子。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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