(57)【要約】【課題】ディスターブノイズの影響を低減した強誘電体記憶装置を提供すること。【解決手段】メモリセルアレイ領域１０は、メインビット線３０を階層化したサブビット線４０毎にローブロック１１Ａ，１１Ｂに分割されている。各サブビット線４０の一端は、第１のサブビット線選択スイッチ６０を介してメインビット線３０に接続される。各サブビット線４０の他端は、第１のサブビット線選択スイッチ６０とは相補的にオン駆動される第２のサブビット線選択スイッチ８０を介して共通電位供給線７０に接続される。【選択図】        図１
2004220740.tif 000002
【特許請求の範囲】
【請求項１】
複数のブロック領域に分割されたメモリセルアレイ領域と、第１の方向に沿って互いに平行に、前記メモリセルアレイ領域に配設された複数のワード線と、
前記第１の方向と交差する第２の方向に沿って互いに平行に、前記メモリセルアレイ領域に配設された複数のメインビット線と、
前記複数のブロック領域の各々にて、前記複数のメインビット線の各々について設けられた複数のサブビット線と、
前記複数のメインビット線の各々に従属する前記複数のサブビット線と前記ワードとの各交点に配置された複数の強誘電体メモリセルと、
前記複数のメインビット線の各々と、前記複数のサブビット線の各々の一端との間に設けられた複数の第１のサブビット線選択スイッチと、
前記複数のサブビット線に共通電位を供給する共通電位供給線と、
前記複数のサブビット線の各々の他端と、前記共通電位供給線との間に設けられた複数の第２のサブビット線選択スイッチと、
前記複数のブロック領域に対応して設けられた複数のブロック選択部と、
を有し、
前記複数のブロック選択部のうちの選択された一のブロック選択部は、対応するブロック領域の前記第１のサブビット線選択スイッチをオン、前記第２のサブビット線選択スイッチをオフさせ、非選択の他のブロック選択部は、対応するブロック領域の前記第１のサブビット線選択スイッチをオフ、前記第２のサブビット線選択スイッチをオンさせることを特徴とする強誘電体記憶装置。
【請求項２】
請求項１において、
前記共通電位は、非選択のブロックに供給される非選択ワード線電位と実質的に同一であることを特徴とする強誘電体記憶装置。
【請求項３】
請求項１または２において、
いずれのブロック領域も選択されないスタンバイ時に、全ブロック内の前記第１のサブビット線選択スイッチはオフされ、前記第２のサブビット線選択スイッチはオンされ、前記共通電位は、前記スタンバイ時のワード線電位と実質的に同一であることを特徴とする強誘電体記憶装置。
【請求項４】
請求項３において、
前記ワード線、前記メインビット線及び前記共通電位供給線の電位は、電源投入後のスタンバイ時に、一定電位に設定されることを特徴とする強誘電体記憶装置。
【請求項５】
複数のブロック領域に分割されたメモリセルアレイ領域と、第１の方向に沿って互いに平行に、前記メモリセルアレイ領域に配設された複数のメインワード線と、
前記第１の方向と交差する第２の方向に沿って互いに平行に、前記メモリセルアレイ領域に配設された複数のビット線と、
前記複数のブロック領域の各々にて、前記複数のメインワード線の各々について設けられた複数のサブワード線と、
前記複数のメインワード線の各々に従属する前記複数のサブワード線と前記ビットとの各交点に配置された複数の強誘電体メモリセルと、
前記複数のメインワード線の各々と、前記複数のサブワード線の各々の一端との間に設けられた複数の第１のサブワード線選択スイッチと、
前記複数のサブワード線に共通電位を供給する共通電位供給線と、
前記複数のサブワード線の各々の他端と、前記共通電位供給線との間に設けられた複数の第２のサブワード線選択スイッチと、
前記複数のブロック領域に対応して設けられた複数のブロック選択部と、
を有し、
前記複数のブロック選択部のうちの選択された一のブロック選択部は、対応するブロック領域の前記第１のサブワード線選択スイッチをオン、前記第２のサブワード線選択スイッチをオフさせ、非選択の他のブロック選択部は、対応するブロック領域の前記第１のサブワード線選択スイッチをオフ、前記第２のサブワード線選択スイッチをオンさせることを特徴とする強誘電体記憶装置。
【請求項６】
請求項５において、
前記共通電位は、非選択ブロックに供給される非選択ビット線電位と実質的に同一であることを特徴とする強誘電体記憶装置。
【請求項７】
請求項５または６において、
いずれのブロック領域も選択されないスタンバイ時に、全ブロック内の前記第１のサブワード線選択スイッチはオフされ、前記第２のサブワード線選択スイッチはオンされ、前記共通電位は、前記スタンバイ時のビット線電位と実質的に同一であることを特徴とする強誘電体記憶装置。
【請求項８】
請求項７において、
前記ビット線、前記メインワード線及び前記共通電位供給線の電位は、電源投入後のスタンバイ時に、一定電位に設定されることを特徴とする強誘電体記憶装置。
【請求項９】
相交差する第１及び第２の方向で複数のブロック領域に分割されたメモリセルアレイ領域と、
前記第１の方向に沿って互いに平行に、前記メモリセルアレイ領域に配設された複数のメイン線と、
前記第２の方向に沿って互いに平行に、前記メモリセルアレイ領域に配設された複数のメインビット線と、
前記複数のブロック領域の各々にて、前記複数のメインワード線の各々について設けられた複数のサブワード線と、
前記複数のブロック領域の各々にて、前記複数のメインビット線の各々について設けられた複数のサブビット線と、
前記複数のメインワード線の各々に従属する前記複数のサブワード線と、前記メインビット線の各々に従属する前記複数のサブビット線との各交点に配置された複数の強誘電体メモリセルと、
前記複数のメインワード線の各々と、前記複数のサブワード線の各々の一端との間に設けられた複数の第１のサブワード線選択スイッチと、
前記複数のメインビット線の各々と、前記複数のサブビット線の各々の一端との間に設けられた複数の第１のサブビット線選択スイッチと、
前記複数のサブワード線に共通電位を供給する第１の共通電位供給線と、
前記複数のサブビット線に前記共通電位を供給する第２の共通電位供給線と、
前記複数のサブワード線の各々の他端と、前記第１の共通電位供給線との間に設けられた複数の第２のサブワード線選択スイッチと、
前記複数のサブビット線の各々の他端と、前記第２の共通電位供給線との間に設けられた複数の第２のサブビット線選択スイッチと、
前記第２の方向で分割された複数のブロック領域に対応して設けられた複数の第１のブロック選択部と、
前記第１の方向で分割された複数のブロック領域の各々に対応して設けられた複数の第２のブロック選択部と、
を有し、
前記複数の第１のブロック選択部のうちの選択された一のブロック選択部は、対応するブロック領域の前記第１のサブワード線選択スイッチをオン、前記第２のサブワード線選択スイッチをオフさせ、非選択の他のブロック選択部は、対応するブロック領域の前記第１のサブワード線選択スイッチをオフ、前記第２のサブワード線選択スイッチをオンさせ、
前記複数の第２のブロック選択部のうちの選択された一のブロック選択部は、対応するブロック領域の前記第１のサブビット線選択スイッチをオン、前記第２のサブビット線選択スイッチをオフさせ、非選択の他のブロック選択部は、対応するブロック領域の前記第１のサブビット線選択スイッチをオフ、前記第２のサブビット線選択スイッチをオンさせることを特徴とする強誘電体記憶装置。
【請求項１０】
請求項９において、
いずれのブロック領域も選択されないスタンバイ時に、全ブロック内の前記第１のサブビット線選択スイッチ及び前記第１のサブワード線選択スイッチはオフされ、前記第２のサブビット線選択スイッチ及び前記第２のサブワード線選択スイッチはオンされることを特徴とする強誘電体記憶装置。
【請求項１１】
請求項１０において、
前記複数のメインワード線、前記複数のメインビット線及び前記第１，第２の共通電位供給線の電位は、電源投入後のスタンバイ時に、一定電位に設定されることを特徴とする強誘電体記憶装置。
【請求項１２】
請求項９乃至１１のいずれかにおいて、
前記第１，第２の共通電位供給線は、それぞれ異なるテスト端子に接続されていることを特徴とする強誘電体記憶装置。
【請求項１３】
請求項４、８乃至１１のいずれかにおいて、
前記一定電位は、動作時の前記共通電位供給線の電位と等しいことを特徴とする強誘電体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、強誘電体記憶装置に関する。
【０００２】
【背景技術】
強誘電体記憶装置として、各メモリセルにトランジスタおよびキャパシタ（強誘電体を一つずつ配置した１Ｔ／１Ｃセル、あるいは、その各メモリセル毎にさらにリファレンスセルを配置した２Ｔ／２Ｃセルを有するアクティブ型強誘電体メモリが知られている。
【０００３】
しかし、このアクティブ型強誘電体記憶装置は、メモリセルが１個の素子から構成される他の不揮発性記憶装置として知られるフラッシュメモリ、ＥＥＰＲＯＭなどと比較して、メモリ面積が大きくなり、大容量化できない。
【０００４】
各メモリセルを１個の強誘電体キャパシタとした強誘電体記憶装置が知られている（特許文献１）。特許文献１では、ビット線の階層化が開示され、つまり、１本のメインビット線に、複数の接続手段を介して従属する複数のサブビット線を設けている。複数の接続手段のうちの一の接続手段のみをオンさせることで、１本のメインビット線を、接続手段のオン駆動により選択された１本のサブビット線に接続することができる。この結果、他のサブビット線に接続された非選択メモリセルに電圧が印加されず、その非選択メモリセルに加わるディスターブ回数を制限することができる。
【０００５】
しかし、オフ駆動された接続手段に接続されたサブビット線はフローティングとなってしまう。このとき、外部からのノイズが加わると配線電位が変化し、それに接続された強誘電体キャパシタに記憶されたデータを破壊する方向に作用することがある。
【０００６】
特許文献２には、上記と同様にサブビット線毎に分割された複数のブロックを有し、その各ブロック内をさらに複数の副ブロックに分割している。複数のブロックの中の選択されたブロック（選択ブロック）は、選択副ブロックと非選択副ブロックとに分けられる。そして、これらの選択ブロック内では、選択副ブロックはもちろんのこと、非選択副ブロックについても、サブビット線はフローティングとならない。
【０００７】
しかし、選択されないブロック（非選択ブロック）内の全ての非選択副ブロックについては、サブビット線の電位がフローティングとなっている。
【０００８】
【特許文献１】
特開平９−１１６１０７号公報
【特許文献２】
特開平７−２３５６４８号公報
【０００９】
【発明が解決しようとする課題】
本発明の目的は、ビット線及び／又はワード線を階層化しながらも、非選択メモリセルに接続されたサブビット線及び／又はサブワード線をフローティング状態とさせずに、ノイズに強い強誘電体記憶装置を提供することにある。
【００１０】
【課題を解決するための手段】
本発明の一態様に係る強誘電体記憶装置は、複数のブロック領域に分割されたメモリセルアレイ領域と、第１の方向に沿って互いに平行に、前記メモリセルアレイ領域に配設された複数のワード線と、前記第１の方向と交差する第２の方向に沿って互いに平行に、前記メモリセルアレイ領域に配設された複数のメインビット線と、前記複数のブロック領域の各々にて、前記複数のメインビット線の各々について設けられた複数のサブビット線と、前記複数のメインビット線の各々に従属する前記複数のサブビット線と前記ワードとの各交点に配置された複数の強誘電体メモリセルと、前記複数のメインビット線の各々と、前記複数のサブビット線の各々の一端との間に設けられた複数の第１のサブビット線選択スイッチと、前記複数のサブビット線に共通電位を供給する共通電位供給線と、
前記複数のサブビット線の各々の他端と、前記共通電位供給線との間に設けられた複数の第２のサブビット線選択スイッチと、前記複数のブロック領域に対応して設けられた複数のブロック選択部とを有する。そして、前記複数のブロック選択部のうちの選択された一のブロック選択部は、対応するブロック領域の前記第１のサブビット線選択スイッチをオン、前記第２のサブビット線選択スイッチをオフさせる。非選択の他のブロック選択部は、対応するブロック領域の前記第１のサブビット線選択スイッチをオフ、前記第２のサブビット線選択スイッチをオンさせる。
【００１１】
このように、選択されたブロック内のサブビット線は、第１のサブビット線選択スイッチを介してメインビット線に接続され、選択されないブロック内のサブビット線は、第２のサブビット線選択スイッチを介して共通電位供給線に接続される。よって、選択・非選択ブロックの全サブビット線がフローティングとなることがなく、ディスターブノイズの影響を低減できる。
【００１２】
本発明の他の態様に係る強誘電体記憶装置は、ビット線に代えてワード線を階層化したものである。上記と同様に、サブワード線の一端には第１のサブワード線選択スイッチを介してメインワード線が接続され、その他端には第２のサブワード線選択スイッチを介して共通電位供給線が接続される。そして、メモリアクセス時に、第１，第２のサブワード線選択スイッチを相補的にオンさせることで、サブワード線をフローティングにすることがなくなる。よって、ディスターブノイズの影響を低減できる。
【００１３】
本発明のさらに他の態様は、ビット線及びワード線の双方を階層化させたものである。この場合、選択されないブロックでは、サブビット線は第２のサブビット線選択スイッチを介して第１の共通電位供給線に、サブワード線は第２のサブワード線選択スイッチを介して第２の共通電位供給線に接続され、フローティングとならない。よって、非選択ブロック内の全メモリセルは、その両端に共通電位が印加されるので、両端電位差は０Ｖとなり、ディスターブノイズの影響を受けずに不揮発性状態を維持できる。
【００１４】
本発明の各態様においては、共通電位は以下のように設定できる。サブビット線に供給される共通電位は、非選択ブロックに供給される非選択ワード電位と実質的に同一とすることができる。同様に、サブワード線に供給される共通電位は、非選択ブロックに供給される非選択ビット電位と実質的に同一とすることができる。こうすると、非選択ブロック内の全メモリセルへの印加電圧を０Ｖにできる。
【００１５】
いずれのブロック領域も選択されないスタンバイ時には、全メモリセルのサブビット線及び／またはサブワード線に共通電位を供給するようにしても良い。この場合の共通電位は、スタンバイ時のビット線電位及び／またはワード線電位と実質的に同一とすることができる。こうすると、スタンバイ時に全メモリセルへの印加電圧を０Ｖにできる。さらに、これらの電位は、電源投入後のスタンバイ時に、動作時の前記共通電位供給線の電位と実質的に等しく設定することができる。こうすると、スタンバイ時から動作時に切り替わる際に、各配線の充放電電流を削減し、切り替わり時間を短縮できる。
【００１６】
さらに、第１，第２の共通電位供給線を用いる態様においては、第１，第２の共通電位供給線を、それぞれ異なるテスト端子に接続することができる。こうすると、テスト時に、第１，第２の共通電位供給線に異なる電位を供給できる。こうして、テスト時に、全メモリセルに論理値０または論理値１を一斉に書き込むことができる。
【００１７】
【発明の実施の形態】
＜第１の実施形態＞
図１は、本発明の第１の実施形態を示している。図１に示すメモリセルアレイ領域１０おいて、ワード線２０が延びる行（ロー）方向Ａを第１の方向、階層化されたメインビット線３０及びサブビット線４０が延びる列（カラム）方向Ｂを第２の方向と定義するが、これに限定されない。図１に示すメモリセルアレイ領域１０は、少なくとも列方向Ｂにて複数のローブロック１１Ａ，１１Ｂ，…に分割されている。
【００１８】
また、各ローブロック１１Ａ，１１Ｂに対応して、ワード線駆動部１００Ａ，１００Ｂと、ローブロック選択回路１１０Ａ，１１０Ｂとが設けられている。
【００１９】
（メモリセルアレイ領域）
まず、メモリセルアレイ領域１０について説明する。本実施形態では、ビット線が階層化されている。すなわち、複数のローブロック１１Ａ，１１Ｂの各々にて、複数のメインビット線３０の各々についてサブビット線４０が設けられている。つまり、ローブロック１１Ａでは、メインビット線ＭＢＬ０にはサブビット線ＳＢＬ００が、メインビット線ＭＢＬ１にはサブビット線ＳＢＬ１０が設けられている。同様に、ローブロック１１Ｂでは、メインビット線ＭＢＬ０にはサブビット線ＳＢＬ０１が、メインビット線ＭＢＬ１にはサブビット線ＳＢＬ１１が設けられている。
【００２０】
複数のメインビット線３０の各々に従属する複数のサブビット線４０と、複数のワード線２０との各交点には、それぞれ強誘電体キャパシタ（メモリセル）５０が設けられている。
【００２１】
複数のメインビット線３０の各々と、複数のサブビット線４０の各々の一端との間には、複数の第１のサブビット線選択スイッチ６０が設けられている。また、各ローブロック１１Ａ，１１Ｂの間には、複数のサブビット線４０に共通電位を供給する共通電位供給線７０が設けられている。そして、複数のサブビット線４０の各々の他端と、共通電位供給線７０との間に、複数の第２のサブビット線選択スイッチ８０が設けられている。１本のサブビット線４０の両端に接続された第１，第２のサブビット線選択スイッチ６０，８０は、相補的に駆動され、一方がオンであれば他方はオフとされる。よって、１本のサブビット線４０は、第１のサブビット線選択スイッチ６０がオンするとメインビット線３０に接続され、第２のサブビット線選択スイッチ８０がオンすると共通電位供給線７０に接続され、フローティングとならない。
【００２２】
（駆動回路）
図２は、図１に示すローブロック選択回路１１０Ａの一構成例を示している。図２では、複数例えば３本のアドレス信号線１２０〜１２２が設けられている。このアドレス信号線１２０〜１２２が接続されたローブロック選択回路１１０Ａは、例えば一つのナンドゲートと３つのインバータにて形成されている。
【００２３】
このローブロック選択回路１１０Ａは、３本のアドレス信号線１２０〜１２２の全ての電位がＨＩＧＨ（ＨＩＧＨアクティブ）であれば、ローブロック１１Ａが選択されたと判断する。ローブロック選択回路１１０Ａにてローブロック１１Ａを選択する時には、信号ＳＴＲ０がＨＩＧＨ、その反転信号／ＳＴＲ０がＬＯＷ、ローブロック選択信号ＲＢＳＳがＨＩＧＨとなる。
【００２４】
このローブロック選択回路１１０Ａは、３本のアドレス信号線１２０〜１２２のいずれかの電位もＬＯＷであれば、ローブロック１１Ａを選択せず、各信号ＳＴＣ０，／ＳＴＣ０，ＣＢＳＳの論理は選択時と逆となる。
【００２５】
なお、他のローブロック選択回路１１０Ｂなども、同様の原理によって対応するローブロックを選択駆動できる。
【００２６】
図３は、図１に示すワード線駆動部１００Ａの一構成例を示している。このワード線駆動部１００Ａは、ローブロック選択回路１１０Ａからのローブロック選択信号ＲＢＳＳに基づいて、選択電圧（選択ワード電圧）を供給するか否かを決定する。このために、ローブロック選択信号ＲＢＳＳに基づき選択ワード電圧の供給を制御するスイッチＳＷと、その反転信号に基づき非選択電圧（非選択ワード電圧）の供給を制御する第２のスイッチＳＷ２とを有する。
【００２７】
ワード線駆動部１００Ａはさらに、ローブロック１１Ａ内の各ワード線２０毎に、スイッチＳＷ１を介して供給される選択ワード電圧を選択する第３のスイッチＳＷ３と、非選択ワード電圧を選択する第４のスイッチＳＷ４とを有する（図３ではワード線ＷＬ００に対応する構成のみを示している）。スイッチＳＷ３は、ローブロック１１Ａ内の１本目のワード線ＷＬ００が選択されたときにのみＨＩＧＨとなる信号によりオン駆動され、スイッチＳＷ４はその反転信号により駆動される。なお、スイッチＳＷ１〜４は、トランジスタあるいはトランスファーゲートなどで構成できる。
【００２８】
（動作説明）
この強誘電体記憶装置は、強誘電体キャパシタ５０のヒステリシス現象に現れる２通りの分極状態を１ビットとして利用した記憶装置である。
【００２９】
ヒステリシス現象について、強誘電体に印加される電圧と強誘電体の分極値との相関を図４に示した。図４の縦軸Ｐは、強誘電体の分極値を示し、横軸Ｖは、強誘電体に印加される電圧を表す。図４の曲線は、強誘電体キャパシタ５０に印加される電圧の変化に応じて、強誘電体キャパシタ３０の分極状態が循環する特性を示す。例えば、今Ｂ点の状態（論理値０の記憶状態）またはＤ点の状態（論理値１の記憶状態）にある強誘電体キャパシタ５０に選択電圧Ｖｓを印加すると、分極状態はＡ点に移る（論理値０，１の読み出し）。印加される電圧が０になると、Ｂ点に移行する。つまり、元々Ｄ点にあって分極状態も、Ａ点を経由してＢ点に移行する。その後、さらに強誘電体キャパシタ５０に選択電圧（−Ｖｓ）を印加すると状態はＣ点に移る。（論理値１の書き込み）。印加される電圧が０になると、今度は、Ｄ点に状態が移る（論理値１の記憶状態）。
【００３０】
ここで、Ｂ点またはＤ点の分極状態にある強誘電体キャパシタ３０に非選択電圧（±Ｖｓ／３）を印加したとする。その後印加される電圧が０になると、状態は、元のＢ点またはＤ点に戻るのである。これは、ある強誘電体キャパシタ５０の選択時に、非選択の強誘電体キャパシタ５０に非選択電圧（±Ｖｓ／３）が印加されても、記憶状態は維持されることを示す。
【００３１】
ここで、図５は、図１のメモリセルアレイ１０の選択ローブロック１１Ａ内のメモリセルよりデータを読み出す時（論理値０の書き込みも同じ）の電位設定を示している。選択メモリは、ローブロック１１Ａ内のワード線ＷＬ００とサブビット線ＳＢＬ００とに接続された選択メモリセルＢ１（００）である。このとき、ローブロック１１Ａでは、各信号ＳＴＲ０，／ＳＴＲ０，ＲＢＳＳと、ワード線ＷＬ００，ＷＬ１０、サブビット線ＳＢＬ００，ＳＢＬ１０とは、下記の表１に示す電位に設定される。
【００３２】
【表１】
2004220740.tif 000003
【００３３】
表１のように、選択ローブロック１１Ａでは、信号ＳＴＲ０＝ＨＩＧＨであるから、第１のサブビット線選択スイッチ６０がオンされ、メインビット線ＭＢＬ０の電位＝サブビット線ＳＢＬ００の電位＝Ｖ０、メインビット線ＭＢＬ１の電位＝サブビット線ＳＢＬ１０の電位＝２Ｖｓ／３となる。一方、ワード線ＷＬ００には選択ワード電圧（Ｖｓ）が、ワード線ＷＬ１０には非選択ワード電圧（Ｖｓ／３）がそれぞれ印加される。よって、選択ローブロック１１Ａ内の選択メモリセルＢ１（００）には電圧Ｖｓが印加されて、図４のＡ点に移動してデータ読み出しが実施される。このとき、選択ローブロック１１Ａ内の非選択メモリＢ１（０１），（１０），（１１）には非選択電圧（±Ｖｓ／３）が印加される。
【００３４】
一方、非選択ローブロック１１Ｂでは、各信号ＳＴＲ１，／ＳＴＲ１，ＲＢＳＳと、ワード線ＷＬ０１，ＷＬ１１、サブビット線ＳＢＬ０１，ＳＢＬ１１とは、下記の表２に示す電位に設定される。
【００３５】
【表２】
2004220740.tif 000004
【００３６】
表２のように、非選択ローブロック１１Ｂでは、反転信号／ＳＴＲ０＝ＨＩＧＨであるから、第２のサブビット線選択スイッチ８０がオンされ、共通電位線７０の電位＝サブビット線ＳＢＬ０１の電位＝サブビット線ＳＢＬ１１の電位＝Ｖｓ／３となる。一方、ワード線ＷＬ０１，ＷＬ１１には非選択ワード電圧（Ｖｓ／３）が印加される。よって、非選択ローブロック１１Ｂ内の全ての非選択メモリセルＢ２（００），（０１），（１０），（１１）には０Ｖが印加される。
【００３７】
このように、本実施形態では、非選択ローブロック１１Ｂ内の非選択メモリセルに接続されたサブビット線４０をフローティングにすることなく、非選択メモリセルの両端電位差を０Ｖに安定させることができる。よつて、ディスターブノイズの影響を無視でき、非選択メモリセルは、図４のＢ点またはＤ点にて記憶状態を安定して維持できる。
【００３８】
図５は、図４のＢ点またはＤ点からＡ点に分極状態を移行させる読み出し動作（論理値０の書き込み動作も同じ）について説明するものである。ただし、非選択ブロック内の非選択メモリセルに接続されたサブビット線をフローティング状態とさせずに、印加電圧を０Ｖとすることは、図４のＢ点からＣ点に分極状態を移行させる論理値１の書き込み動作（論理値１の再書込み動作も同じ）でも同様である。
【００３９】
＜第２の実施形態＞
図６に示すメモリセルアレイ領域２００おいて、階層化されたメインワード線２１０及びサブワード線２２０が延びる行（カラム）方向Ａを第１の方向、ビット線２３０が延びる列方向Ｂを第２の方向と定義するが、これに限定されない。図６に示すメモリセルアレイ領域２００は、少なくとも行方向Ａにて複数のカラムブロック２０１Ａ，２０１Ｂ，…に分割されている。
【００４０】
また、各カラムブロック２０１Ａ，２０１Ｂに対応して、ビット線駆動部３００Ａ，３００Ｂと、ブロック選択回路３１０Ａ，３１０Ｂとが設けられている。
【００４１】
（メモリセルアレイ）
本実施形態では、ワード線が階層化されている。すなわち、複数のカラムブロック領域２０１Ａ，２０１Ｂの各々にて、複数のメインワード線２１０の各々についてサブワード線２２０が設けられている。つまり、カラムブロック２０１Ａでは、メインワード線ＭＷＬ０にはサブワード線ＳＷＬ００が、メインワード線ＭＷＬ１にはサブワード線ＳＷＬ１０が設けられている。同様に、カラムブロック２０１Ｂでは、メインワード線ＭＷＬ０にはサブワード線ＳＷＬ０１が、メインワード線ＭＷＬ１にはサブワード線ＳＷＬ１１が設けられている。
【００４２】
複数のメインワード線２１０の各々に従属する複数のサブワード線２２０と、複数のビット線２３０との各交点には、それぞれ強誘電体キャパシタ（メモリセル）５０が設けられている。
【００４３】
複数のメインワード線２１０の各々と、複数のサブワード線２２０の各々の一端との間には、複数の第１のサブワード線選択スイッチ２４０が設けられている。また、各カラムブロック２０１Ａ，２０１Ｂの間には、複数のサブワード線４０に共通電位を供給する共通電位供給線２５０が設けられている。そして、複数のサブワード線２２０の各々の他端と、共通電位供給線２５０との間に、複数の第２のサブワード線選択スイッチ２６０が設けられている。１本のサブワード線２２０の両端に接続された第１，第２のサブワード線選択スイッチ２４０，２６０は、相補的に駆動され、一方がオンであれば他方はオフとされる。よって、１本のサブワード線２２０は、第１のサブワード線選択スイッチ２４０がオンするとメインワード線２１０に接続され、第２のサブワード線選択スイッチ２６０がオンすると共通電位供給線２５０に接続され、フローティングとならない。
【００４４】
（駆動回路）
図６に示すブロック選択回路３１０Ａは、図２に示すものと同じ回路構成を用いることができる。図６に示すビット線駆動部３００Ａは、図３に示す回路構成を用いることができ、選択電圧として選択ビット電圧を、非選択電圧として非選択ビット電圧を用いればよい。
【００４５】
（動作説明）
図７は、図６のメモリセルアレイ２００の選択カラムブロック２０１Ａ内のメモリセルよりデータを読み出す時（論理値０の書き込みも同じ）の電位設定を示している。選択メモリは、カラムブロック２０１Ａ内のサブワード線ＳＷＬ００とビット線ＢＬ００とに接続された選択メモリセルＢ１（００）である。このとき、選択カラムブロック２０１Ａでは、各信号ＳＴＣ０，／ＳＴＣ０，ＣＢＳＳと、サブワード線ＳＷＬ００，ＳＷＬ１０、ビット線ＢＬ００，ＢＬ１０とは、下記の表３に示す電位に設定される。
【００４６】
【表３】
2004220740.tif 000005
【００４７】
一方、非選択カラムブロック２０１Ｂでは、各信号ＳＴＣ１，／ＳＴＣ１，ＣＢＳＳと、サブワード線ＳＷＬ０１，ＳＷＬ１１、ビット線ＢＬ０１，ＢＬ１１とは、下記の表４に示す電位に設定される。
【００４８】
【表４】
2004220740.tif 000006
【００４９】
図７の電位設定は実質的に図５の電位設定と同じとなる。よって、本実施形態では、非選択カラムブロック２０１Ｂ内の非選択メモリセルに接続されたサブワード線２２０をフローティングにすることなく、非選択メモリセルの両端電位差を０Ｖに安定させることができる。よつて、ディスターブノイズの影響を無視でき、非選択メモリセルは、図４のＢ点またはＤ点にて記憶状態を安定して維持できる。
【００５０】
＜第３の実施形態＞
図８は、図１に示す第１の実施形態と図６に示す第２の実施形態とを組み合わせた構成を示している。図８において、図１及び図６と同一機能を有する部材について同一符号を付している。
【００５１】
図８に示すメモリセルアレイ領域４００は、メインビット線３０を階層化したサブビット線４０毎にローブロック４１１が形成され、メインワード線２１０を階層化したサブワード線２２０毎にカラムブロック４１２が形成されている。
【００５２】
第１，第２の実施形態から明らかなように、これらを組み合わせた第３の実施形態においても、非選択ブロック内の非選択メモリセルに接続されたサブビット線４０及びサブワード線２２０をフローティングにすることがなく、第１，第２の共通電位供給線７０，２５０を介して、共に共通電位（Ｖｓ／３）に設定できる。よって、非選択ブロック内の非選択メモリセルの両端電位差を０Ｖに安定させることができる。このため、ディスターブノイズの影響を無視でき、非選択メモリセルは、図４のＢ点またはＤ点にて記憶状態を安定して維持できる。
【００５３】
＜変形例＞
第１〜第２の実施形態においては、いずれかのブロックを選択する動作時の電位について説明した。いずれのブロック領域も選択されない時をスタンバイ時と称する。
【００５４】
スタンバイ時には、全てのローブロックにおいて第２のサブビット線選択スイッチ８０がオンし、全てのサブビット線が共通電位供給線７０に接続される。同じくスタンバイ時には、全てのカラムブロックにおいて第２のサブワード線選択スイッチ２６０がオンし、全てのサブワード線が共通電位供給線２５０に接続される。
【００５５】
このスタンバイ時には、メインワード線（ワード線）２１０（２０）と、メインビット線（ビット線）３０（２３０）と、共通電位供給線７０，２５０とをフローティングではなく、同一電位に設定すると良い。これにより、スタンバイ時に全メモリセルの両端電位差を０Ｖとすることができ、メモリセルの記憶状態を安定して維持することができる。
【００５６】
上記各線の同一電位は電源投入時に設定することができる。電源投入後はスタンバイとなるので、速やかに上述した効果を奏することができる。
【００５７】
また、この同一電位は動作時の共通電位供給線７０，２５０の電位と同一の電位（本実施形態ではＶｓ／３）にすることができる。この場合、スタンバイ時から動作時に移行する際に、非選択のワード線（非選択のメインワード線、非選択のサブワード線）及び共通電位供給線を充放電する必要がなくなり、高速化と消費電流削減の効果を得ることができる。
【００５８】
さらに、第３の実施形態について言えば、第１，第２の共通電位供給線を、異なるテスト端子に接続しておくと良い。テスト時に、第１，第２の共通電位供給線に異なる電位を印加することで、全メモリセルを論理値０または論理値１に一斉に書き込むことができる。
【００５９】
また、第１〜第３の実施形態において、電源投入直後の電位変化の過渡期においては、第１，第２のサブビット線選択スイッチの双方と、第１，第２のサブワード線選択スイッチの双方とを、共にオフさせることができる。不測にも過度の電圧がメモリセルに印加されることを防止するためである。また、あるブロック内のメモリセルに不良が生じて、そのブロックを使用せずに冗長ブロックで代用することがある。この場合、不使用のブロック内の第１，第２のサブビット線選択スイッチの双方と、第１，第２のサブワード線選択スイッチの双方とを、共にオフさせておけばよい。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る強誘電体記憶装置の概略説明図である。
【図２】ローブロック及びカラムブロック選択回路の一例を示す回路図である。
【図３】ワード線駆動部及びビット線駆動部の一例を示す回路図である。
【図４】強誘電体のヒステリシス現象を示す図である。
【図５】図１に示す強誘電体記憶装置のリード動作時の電圧印加状態を示す図である。
【図６】本発明の第２の実施形態に係る強誘電体記憶装置の概略説明図である。
【図７】図６に示す強誘電体記憶装置のリード動作時の電圧印加状態を示す図である。
【図８】本発明の第３の実施形態に係る強誘電体記憶装置の概略説明図である。
【符号の説明】
１０  メモリセルアレイ領域、  ２０  ワード線、  ３０  メインビット線、
４０  サブビット線、  ５０  強誘電体キャパシタ（メモリセル）、
６０  第１のサブビット線選択スイッチ、  ７０  共通電位供給線、
８０  第２のサブビット線選択スイッチ、
１００Ａ，１００Ｂ  ワード線駆動部、
１１０Ａ，１１０Ｂ  ローブロック選択回路、
２００  メモリセルアレイ領域、  ２１０  メインワード線、
２２０  サブワード線、  ２３０  ビット線、
２４０  第１のサブワード線選択スイッチ、  ２５０  共通電位供給線、
２６０  第２のサブワード線選択スイッチ、
３００Ａ，３００Ｂ  ビット線駆動部、
３１０Ａ，３１０Ｂ  カラムブロック選択回路、４００  メモリセルアレイ領域
【図１】
2004220740.tif 000007
【図２】
2004220740.tif 000008
【図３】
2004220740.tif 000009
【図４】
2004220740.tif 000010
【図５】
2004220740.tif 000011
【図６】
2004220740.tif 000012
【図７】
2004220740.tif 000013
【図８】
2004220740.tif 000014
【手続補正書】
【提出日】平成15年12月1日(2003.12.1)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
複数のブロック領域に分割されたメモリセルアレイ領域と、
第１の方向に沿って互いに平行に、前記メモリセルアレイ領域に配設された複数のワード線と、
前記第１の方向と交差する第２の方向に沿って互いに平行に、前記メモリセルアレイ領域に配設された複数のメインビット線と、
前記複数のブロック領域の各々にて、前記複数のメインビット線の各々について設けられた複数のサブビット線と、
前記複数のメインビット線の各々に従属する前記複数のサブビット線と前記ワードとの各交点に配置された複数の強誘電体メモリセルと、
前記複数のメインビット線の各々と、前記複数のサブビット線の各々の一端との間に設けられた複数の第１のサブビット線選択スイッチと、
前記複数のサブビット線に共通電位を供給する共通電位供給線と、
前記複数のサブビット線の各々の他端と、前記共通電位供給線との間に設けられた複数の第２のサブビット線選択スイッチと、
前記複数のブロック領域に対応して設けられた複数のブロック選択部と、
を有し、
前記複数のブロック選択部のうちの選択された一のブロック選択部は、対応するブロック領域の前記第１のサブビット線選択スイッチをオン、前記第２のサブビット線選択スイッチをオフさせ、非選択の他のブロック選択部は、対応するブロック領域の前記第１のサブビット線選択スイッチをオフ、前記第２のサブビット線選択スイッチをオンさせることを特徴とする強誘電体記憶装置。
【請求項２】
請求項１において、
前記共通電位は、非選択のブロックに供給される非選択ワード線電位と実質的に同一であることを特徴とする強誘電体記憶装置。
【請求項３】
請求項１または２において、
いずれのブロック領域も選択されないスタンバイ時に、全ブロック内の前記第１のサブビット線選択スイッチはオフされ、前記第２のサブビット線選択スイッチはオンされ、前記共通電位は、前記スタンバイ時のワード線電位と実質的に同一であることを特徴とする強誘電体記憶装置。
【請求項４】
請求項３において、
前記ワード線、前記メインビット線及び前記共通電位供給線の電位は、電源投入後のスタンバイ時に、一定電位に設定されることを特徴とする強誘電体記憶装置。
【請求項５】
複数のブロック領域に分割されたメモリセルアレイ領域と、
第１の方向に沿って互いに平行に、前記メモリセルアレイ領域に配設された複数のメインワード線と、
前記第１の方向と交差する第２の方向に沿って互いに平行に、前記メモリセルアレイ領域に配設された複数のビット線と、
前記複数のブロック領域の各々にて、前記複数のメインワード線の各々について設けられた複数のサブワード線と、
前記複数のメインワード線の各々に従属する前記複数のサブワード線と前記ビットとの各交点に配置された複数の強誘電体メモリセルと、
前記複数のメインワード線の各々と、前記複数のサブワード線の各々の一端との間に設けられた複数の第１のサブワード線選択スイッチと、
前記複数のサブワード線に共通電位を供給する共通電位供給線と、
前記複数のサブワード線の各々の他端と、前記共通電位供給線との間に設けられた複数の第２のサブワード線選択スイッチと、
前記複数のブロック領域に対応して設けられた複数のブロック選択部と、
を有し、
前記複数のブロック選択部のうちの選択された一のブロック選択部は、対応するブロック領域の前記第１のサブワード線選択スイッチをオン、前記第２のサブワード線選択スイッチをオフさせ、非選択の他のブロック選択部は、対応するブロック領域の前記第１のサブワード線選択スイッチをオフ、前記第２のサブワード線選択スイッチをオンさせることを特徴とする強誘電体記憶装置。
【請求項６】
請求項５において、
前記共通電位は、非選択ブロックに供給される非選択ビット線電位と実質的に同一であることを特徴とする強誘電体記憶装置。
【請求項７】
請求項５または６において、
いずれのブロック領域も選択されないスタンバイ時に、全ブロック内の前記第１のサブワード線選択スイッチはオフされ、前記第２のサブワード線選択スイッチはオンされ、前記共通電位は、前記スタンバイ時のビット線電位と実質的に同一であることを特徴とする強誘電体記憶装置。
【請求項８】
請求項７において、
前記ビット線、前記メインワード線及び前記共通電位供給線の電位は、電源投入後のスタンバイ時に、一定電位に設定されることを特徴とする強誘電体記憶装置。
【請求項９】
相交差する第１及び第２の方向で複数のブロック領域に分割されたメモリセルアレイ領域と、
前記第１の方向に沿って互いに平行に、前記メモリセルアレイ領域に配設された複数のメイン線と、
前記第２の方向に沿って互いに平行に、前記メモリセルアレイ領域に配設された複数のメインビット線と、
前記複数のブロック領域の各々にて、前記複数のメインワード線の各々について設けられた複数のサブワード線と、
前記複数のブロック領域の各々にて、前記複数のメインビット線の各々について設けられた複数のサブビット線と、
前記複数のメインワード線の各々に従属する前記複数のサブワード線と、前記メインビット線の各々に従属する前記複数のサブビット線との各交点に配置された複数の強誘電体メモリセルと、
前記複数のメインワード線の各々と、前記複数のサブワード線の各々の一端との間に設けられた複数の第１のサブワード線選択スイッチと、
前記複数のメインビット線の各々と、前記複数のサブビット線の各々の一端との間に設けられた複数の第１のサブビット線選択スイッチと、
前記複数のサブワード線に共通電位を供給する第１の共通電位供給線と、
前記複数のサブビット線に前記共通電位を供給する第２の共通電位供給線と、
前記複数のサブワード線の各々の他端と、前記第１の共通電位供給線との間に設けられた複数の第２のサブワード線選択スイッチと、
前記複数のサブビット線の各々の他端と、前記第２の共通電位供給線との間に設けられた複数の第２のサブビット線選択スイッチと、
前記第２の方向で分割された複数のブロック領域に対応して設けられた複数の第１のブロック選択部と、
前記第１の方向で分割された複数のブロック領域の各々に対応して設けられた複数の第２のブロック選択部と、
を有し、
前記複数の第１のブロック選択部のうちの選択された一のブロック選択部は、対応するブロック領域の前記第１のサブワード線選択スイッチをオン、前記第２のサブワード線選択スイッチをオフさせ、非選択の他のブロック選択部は、対応するブロック領域の前記第１のサブワード線選択スイッチをオフ、前記第２のサブワード線選択スイッチをオンさせ、
前記複数の第２のブロック選択部のうちの選択された一のブロック選択部は、対応するブロック領域の前記第１のサブビット線選択スイッチをオン、前記第２のサブビット線選択スイッチをオフさせ、非選択の他のブロック選択部は、対応するブロック領域の前記第１のサブビット線選択スイッチをオフ、前記第２のサブビット線選択スイッチをオンさせることを特徴とする強誘電体記憶装置。
【請求項１０】
請求項９において、
いずれのブロック領域も選択されないスタンバイ時に、全ブロック内の前記第１のサブビット線選択スイッチ及び前記第１のサブワード線選択スイッチはオフされ、前記第２のサブビット線選択スイッチ及び前記第２のサブワード線選択スイッチはオンされることを特徴とする強誘電体記憶装置。
【請求項１１】
請求項１０において、
前記複数のメインワード線、前記複数のメインビット線及び前記第１，第２の共通電位供給線の電位は、電源投入後のスタンバイ時に、一定電位に設定されることを特徴とする強誘電体記憶装置。
【請求項１２】
請求項９乃至１１のいずれかにおいて、
前記第１，第２の共通電位供給線は、それぞれ異なるテスト端子に接続されていることを特徴とする強誘電体記憶装置。
【請求項１３】
請求項４、８または１１において、
前記一定電位は、動作時の前記共通電位供給線の電位と等しいことを特徴とする強誘電体記憶装置。
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図６
【補正方法】変更
【補正の内容】
【図６】
2004220740.tif 000015