(57)【要約】【課題】書き込み時の高電圧印加の際に主ビット線に帯電した電荷によりデータが誤読み出しされることを防止できる半導体装置を提供する。【解決手段】この半導体装置１Ａは、各主ビット線ＭＢＬを放電路ＢＬ１，ＳＢＬ２を介して接地点Ａ１，Ａ２に接続すると共に、放電路ＳＢＬ１，ＳＢＬ２上にその放電路ＳＢＬ１，ＳＢＬ２に接続された主ビット線ＭＢＬに帯電した電荷のその放電路ＳＢＬ１，ＳＢＬ２を通じての接地点Ａ１，Ａ２への放電／非放電の切り替えをするスイッチ手段ＲＴ１，ＲＴ２，ＳＴ１，ＳＴ２を介装させ、メモリセルＭＣ１，ＭＣ２に対するデータの読み書き時以外の時に、スイッチ手段ＲＴ１，ＲＴ２，ＳＴ１，ＳＴ２をオンにすることで、主ビット線ＭＢＬに帯電した電荷を放電路ＳＢＬ１，ＳＢＬ２を通じて接地点Ａ１，Ａ２に放電させる。【選択図】　　　　図１
2004039066.tif 000002
【特許請求の範囲】
【請求項１】
１または複数の主ビット線の各々に１または複数の副ビット線が各々選択トランジスタを介して接続され前記各副ビット線にメモリセルが接続されており、前記各主ビット線の電位変化を利用して前記各メモリセルに対するデータの読み書きを行う半導体装置において、
前記副ビット線を基準電位ノードへ電気的に接続するスイッチ手段と、
前記メモリセルに対するデータの読み書き時以外のときに、前記選択トランジスタと前記スイッチ手段とを共にオンにすることで、前記主ビット線から前記基準電位ノードへの信号パスを形成させる制御信号を生成する制御手段と、を備えることを特徴とする半導体装置。
【請求項２】
１または複数の主ビット線の各々に１または複数の副ビット線が各々選択トランジスタを介して接続され前記各副ビット線にメモリセルが接続されており、前記各主ビット線の電位変化を利用して前記各メモリセルに対するデータの読み書きを行う半導体装置において、
前記主ビット線を基準電位ノードへ電気的に接続する第２のスイッチ手段と、
前記メモリセルに対するデータの読み書き時以外のときに、前記第２のスイッチ手段をオンにすることで、前記主ビット線から前記基準電位ノードへの信号パスを形成させる制御信号を生成する制御手段と、
を備えることを特徴とする半導体装置。
【請求項３】
前記主ビット線とこの主ビット線とは異なる他の前記主ビット線とを電気的に接続する第３のスイッチ手段と、
前記メモリセルに対するデータの読み書き時以外のときに、前記第３のスイッチ手段をオンにすることで、前記他の主ビット線を介して前記主ビット線から前記基準電位ノードへの信号パスを形成させる制御信号を生成する制御手段と、
を備えることを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項４】
前記主ビット線の電位が所定電位より上昇したか否かの検出を行う検出手段を備え、
前記制御手段は、前記主ビット線の電位が前記所定電位より上昇した場合に限り、前記主ビット線から前記基準電位ノードへの信号パスを形成させる制御信号を生成することを特徴とする請求項１乃至請求項３の何れかに記載の半導体装置。
【請求項５】
１または複数の主ビット線の各々に１または複数の副ビット線が各々選択トランジスタを介して接続され前記各副ビット線にメモリセルが接続されており、前記各主ビット線の電位変化を利用して前記各メモリセルに対するデータの読み書きを行う半導体装置において、
前記主ビット線とこの主ビット線とは異なる他の前記主ビット線とを電気的に接続する第３のスイッチ手段と、
前記メモリセルに対するデータの読み書き時以外のときに、前記第３のスイッチ手段をオンにすることで、前記他の主ビット線から前記主ビット線への信号パスを形成させる制御信号を生成する制御手段と、
を備えることを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、例えばＨＮＤ（Ｈｉｐｅｒ　Ｎｅｗ　Ｄｉｎｏｒ）フラッシュＲＯＭ等の半導体装置の主ビット線に帯電した電荷を引き抜く半導体装置に関する。
【０００２】
【従来の技術】
図１は、従来の半導体装置（例えばＨＮＤフラッシュＲＯＭ）の等価回路の概略図である。
【０００３】
従来の半導体装置１００は、図１の様に主構成される。即ち、互いに並設された１または複数（図では１本だけ例示）の主ビット線ＭＢＬの各々に、１または複数（図では２本だけ例示）の副ビット線ＳＢＬ１，ＳＢＬ２が各々選択トランジスタＳＴ１，ＳＴ２を介して接続されており、それら各副ビット線ＳＢＬ１，ＳＢＬ２に複数のメモリセル（例えばメモリトランジスタ）ＭＣ１，ＭＣ２が接続されている。又、各主ビット線ＭＢＬには、その主ビット線ＭＢＬの電位を利用してその主ビット線ＭＢＬに接続された各メモリセルＭＣ１，ＭＣ２内のデータの読み取りを行うセンスアンプＳＡが接続されている。又、この半導体装置１００では、各副ビット線ＳＢＬ１，ＳＢＬ２の一端はリーカートランジスタＲＴ１，ＲＴ２を介して接地点Ａ１，Ａ２に接地されている。
【０００４】
駆動制御部１０１は、制御信号を生成しこの制御信号によって各主ビット線ＭＢＬに接続された各トランジスタＲＴ１，ＲＴ２，ＭＣ１，ＭＣ２，ＳＴ１，ＳＴ２を駆動制御するものであり、以下に説明する様に、メモリセルＭＣ１，ＭＣ２に対する読み書きの際の各トランジスタＲＴ１，ＲＴ２，ＭＣ１，ＭＣ２，ＳＴ１，ＳＴ２の各電極への電圧印加（制御信号の印加、主ビット線ＭＢＬへの電圧印加も含む）を行う。
【０００５】
この半導体装置１００では、例えばメモリセルＭＣ１へのデータ”０”の書き込みは以下の様に行われる。即ち、処理▲１▼として、メモリセルＭＣ１のゲートに高電圧が印加されると共に、主ビット線ＭＢＬに高電圧が印加され、選択トランジスタＳＴ１がオン（他の選択トランジスタＳＴ２はオフ）にされて副ビット線ＳＢＬ１が選択（即ち主ビット線ＭＢＬに接続）され、リーカートランジスタＲＴ１がオフにされることで、主ビット線ＭＢＬに印加された高電圧が副ビット線ＳＢＬ１を介してメモリセルＭＣ１のドレインに印加される。これによりメモリセルＭＣ１のゲートとドレインとに高電圧が印加され、主ビット線ＭＢＬからの電流が選択トランジスタＳＴ１及びメモリセルＭＣ１を通じてアースされる。この電流によってメモリセルＭＣ１の浮遊ゲートに電子が注入され、その浮遊ゲートに電子が蓄積された状態、即ちメモリセルＭＣ１にデータ”０”が書き込まれた状態になる（尚、この浮遊ゲートへの電子の蓄積によりメモリセルＭＣ１のオン電圧は上昇される）。そして、メモリセルＭＣ１のゲート及び主ビット線ＭＢＬへの電圧印加が解除される。
【０００６】
そして、処理▲２▼として、メモリセルＭＣ１にデータ”０”が書き込まれた後、選択トランジスタＳＴ１がオフにされて、副ビット線ＳＢＬ１が主ビット線ＭＢＬから切り離される（即ち副ビット線ＳＢＬ１が非選択に戻される）。
【０００７】
そして、処理▲３▼として、副ビット線ＳＢＬ１が主ビット線ＭＢＬから切り離された後、上述の書き込み時の高電圧印加により副ビット線ＳＢＬ１に帯電した電荷の引き抜き処理が行われる。即ち、リーカートランジスタＲＴ１がオンにされて（即ち副ビット線ＳＢＬ１が接地点Ａ１へ電気的に接続されて）、上述の書き込み時の高電圧印加により副ビット線ＳＢＬ１に帯電した電荷が接地点Ａ１に放電される（引き抜かれる）。これにより副ビット線ＳＢＬ１がアース電位に落とされる。尚、後述指摘する様に、上述の書き込み時の高電圧印加により主ビット線ＭＢＬに帯電した電荷はアースされず、主ビット線ＭＢＬにしばらく残留する（通常、時間が経てば自然に無くなる）。
【０００８】
又、例えばメモリセルＭＣ１へのデータ”１”の書き込みは以下の様に行われる。即ち、選択トランジスタＳＴ１がオフにされ、且つメモリセルＭＣ１のゲートに負の高電圧が印加される。これにより、メモリセルＭＣ１の浮遊ゲートに蓄積した電子が浮遊ゲート外に（例えばメモリセルＭＣ１内の図示省略の基板側に）引き抜かれて浮遊ゲートに電子が蓄積しない状態、即ちメモリセルＭＣ１にデータ”１”が書き込まれた状態になる。
【０００９】
又、例えばメモリセルＭＣ１内のデータの読み取りは以下の様に行われる。ここで、センスアンプＳＡは、メモリセルＭＣ１のゲートに所定値の検出電圧が印加された際に、主ビット線ＭＢＬの電位がしきい値以上（即ちＨレベル）であればメモリセルＭＣ１にデータ”０”が書き込まれていると判断し、主ビット線ＭＢＬの電位が上記しきい値未満（即ちＬレベル）であればメモリセルＭＣ１にデータ”１”が書き込まれていると判断するものとする。
【００１０】
即ち、まず主ビット線ＭＢＬに電荷がプレチャージされて主ビット線ＭＢＬの電位がＨレベルにされる。そして、選択トランジスタＳＴ１がオン（他の選択トランジスタＳＴ２はオフ）にされて副ビット線ＳＢＬ１が選択され、且つリーカートランジスタＲＴ１がオフにされ、且つメモリセルＭＣ１のゲートに上記検出電圧が印加される。
【００１１】
このとき、メモリセルＭＣ１にデータ”０”が書き込まれている場合は、メモリセルＭＣ１のオン電圧は上昇しているので、メモリセルＭＣ１のゲートに上記検出電圧が印加されてもメモリセルＭＣ１はオンされない。従って主ビット線ＭＢＬにプレチャージされた電荷は選択トランジスタＳＴ１及びメモリセルＭＣ１を通じてアースされず、従って主ビット線ＭＢＬの電位はＨレベルに維持される。この主ビット線ＭＢＬのＨレベルの電位がセンスアンプＳＡにより検出されることで、メモリセルＭＣ１からデータ”０”が読み取られる。
【００１２】
他方、このとき、メモリセルＭＣ１にデータ”１”が書き込まれている場合は、メモリセルＭＣ１のオン電圧は上昇していないので、メモリセルＭＣ１のゲートに上記検出電圧が印加されると、メモリセルＭＣ１がオンされる。これにより主ビット線ＭＢＬにプレチャージされていた電荷は選択トランジスタＳＴ１及びメモリセルＭＣ１を通じてアースされ、その結果、主ビット線ＭＢＬの電位はＬレベルに落ちる。この主ビット線ＭＢＬのＬレベルの電位がセンスアンプＳＡにより検出されることで、メモリセルＭＣ１からデータ”１”が読み取られる。
【００１３】
【発明が解決しようとする課題】
従来の半導体装置１００では、上記の通り、書き込み時の高電圧印加の際に主ビット線ＭＢＬに帯電した電荷は、主ビット線ＭＢＬに残留（保持）される。そのため、その主ビット線ＭＢＬに帯電した電荷により以下の誤動作が引き起こされる場合がある。
【００１４】
例えばメモリセルＭＣ１にデータ”０”が書き込まれた後に、メモリセルＭＣ２に書き込まれているデータ”１”が読み取られる場合を考える。メモリセルＭＣ１へのデータ”０”の書き込みにより、上記の通り、その際の主ビット線ＭＢＬへの高電圧印加により主ビット線ＭＢＬには電荷が帯電されて保持されている。
【００１５】
この状態で、メモリセルＭＣ２のデータ”１”の読み取りが行われると、上記の通り、選択トランジスタＳＴ２及びメモリセルＭＣ２がともにオンされ、主ビット線ＭＢＬにプレチャージされた電荷が選択トランジスタＳＴ２及びメモリセルＭＣ２を介してアースされ、主ビット線ＭＢＬの電位が低下される。本来であれば、このとき、主ビット線ＭＢＬの電位はＬレベルまで低下される。しかし、この場合は、主ビット線ＭＢＬに書き込み時の高電圧印加による電荷が残留しているため、その分主ビット線ＭＢＬ上の電荷が十分にアースされず、主ビット線ＭＢＬの電位がＨレベルのままとなり、誤ってデータ”０”が書き込まれていると判断される。
【００１６】
そこで、この発明の課題は、書き込み時の高電圧印加の際に主ビット線に帯電した電荷によりデータが誤読み出しされることを防止できる半導体装置を提供することにある。
【００１７】
【課題を解決するための手段】
上記課題を解決するためには、請求項１に記載の半導体装置は、１または複数の主ビット線の各々に１または複数の副ビット線が各々選択トランジスタを介して接続され前記各副ビット線にメモリセルが接続されており、前記各主ビット線の電位変化を利用して前記各メモリセルに対するデータの読み書きを行う半導体装置において、前記副ビット線を基準電位ノードへ電気的に接続するスイッチ手段と、前記メモリセルに対するデータの読み書き時以外のときに、前記選択トランジスタと前記スイッチ手段とを共にオンにすることで、前記主ビット線から前記基準電位ノードへの信号パスを形成させる制御信号を生成する制御手段と、を備えるものである。
【００１８】
請求項２に記載の半導体装置は、１または複数の主ビット線の各々に１または複数の副ビット線が各々選択トランジスタを介して接続され前記各副ビット線にメモリセルが接続されており、前記各主ビット線の電位変化を利用して前記各メモリセルに対するデータの読み書きを行う半導体装置において、前記主ビット線を基準電位ノードへ電気的に接続する第２のスイッチ手段と、前記メモリセルに対するデータの読み書き時以外のときに、前記第２のスイッチ手段をオンにすることで、前記主ビット線から前記基準電位ノードへの信号パスを形成させる制御信号を生成する制御手段と、を備えるものである。
【００１９】
請求項３に記載の半導体装置は、前記主ビット線とこの主ビット線とは異なる他の前記主ビット線とを電気的に接続する第３のスイッチ手段と、前記メモリセルに対するデータの読み書き時以外のときに、前記第３のスイッチ手段をオンにすることで、前記他の主ビット線を介して前記主ビット線から前記基準電位ノードへの信号パスを形成させる制御信号を生成する制御手段と、を備えるものである。
【００２０】
請求項４に記載の半導体装置は、前記主ビット線の電位が所定電位より上昇したか否かの検出を行う検出手段を備え、前記制御手段は、前記主ビット線の電位が前記所定電位より上昇した場合に限り、前記主ビット線から前記基準電位ノードへの信号パスを形成させる制御信号を生成するものである。
【００２１】
請求項５に記載の半導体装置は、１または複数の主ビット線の各々に１または複数の副ビット線が各々選択トランジスタを介して接続され前記各副ビット線にメモリセルが接続されており、前記各主ビット線の電位変化を利用して前記各メモリセルに対するデータの読み書きを行う半導体装置において、前記主ビット線とこの主ビット線とは異なる他の前記主ビット線とを電気的に接続する第３のスイッチ手段と、前記メモリセルに対するデータの読み書き時以外のときに、前記第３のスイッチ手段をオンにすることで、前記他の主ビット線から前記主ビット線への信号パスを形成させる制御信号を生成する制御手段と、を備えるものである。
【００２２】
【発明の実施の形態】
＜実施の形態１＞
図１は、本実施の形態に係る半導体装置の等価回路の概略図である。
【００２３】
この実施の形態に係る半導体装置１Ａは、図１に示す様に、従来の半導体装置１００と同様、１または複数の主ビット線ＭＢＬの各々に１または複数の副ビット線ＳＢＬ１，ＳＢＬ２が各々選択トランジスタＳＴ１，ＳＴ２を介して接続され各副ビット線ＳＢＬ１，ＳＢＬ２にメモリセルＭＣ１，ＭＣ２が接続されており、各主ビット線ＭＢＬの電位変化を利用してメモリセルＭＣ１，ＭＣ２に対するデータの読み取りを行うセンスアンプＳＡと、副ビット線ＳＢＬ１，ＳＢＬ２を接地点（基準電位ノード）Ａ１，Ａ２へ電気的に接続するリーカートランジスタ（スイッチ手段）ＲＴ１，ＲＴ２と、制御信号を生成しこの制御信号によって各トランジスタＲＴ１，ＲＴ２，ＭＣ１，ＭＣ２，ＳＴ１，ＳＴ２を駆動制御する駆動制御部（制御手段）３Ａとを備える。
【００２４】
この実施の形態１における駆動制御部３Ａは、従来の駆動制御部１０１の処理動作と比べて、メモリセルＭＣ１，ＭＣ２にデータ”０”を書き込んだ後に、副ビット線ＳＢＬ１，ＳＢＬ２に帯電した電荷の引き抜きを行うと共に主ビット線ＭＢＬに帯電した電荷の引き抜きも行う点が異なる以外は同様の処理動作を行う。
【００２５】
即ち、この実施の形態では、例えばメモリセルＭＣ１へのデータ”０”の書き込みの処理（上記処理▲１▼：副ビット線ＳＢＬ１の主ビット線ＭＢＬへの接続処理及びメモリセルＭＣ１への電子注入処理）後に、上記処理▲２▼（副ビット線ＳＢＬ１の主ビット線ＭＢＬからの切り離し処理）及び上記処理▲３▼（副ビット線ＳＢＬ１上の帯電電荷の引き抜き処理）が行われる代わりに、以下の処理▲４▼が行われる。
【００２６】
即ち、処理▲４▼として、データ”０”の書き込みが行われた当該メモリセルＭＣ１が接続されている主ビット線ＭＢＬに対し、その主ビット線ＭＢＬへの書き込みの際の高電圧印加を解除した後、その主ビット線ＭＢＬに接続されている全てのメモリセルＭＣ１，ＭＣ２がオフ（即ちメモリセルＭＣ１，ＭＣ２が非選択）にされ、その主ビット線ＭＢＬに接続された全ての選択トランジスタＳＴ１，ＳＴ２及びリーカートランジスタＲＴ１，ＲＴ２がオンにされる。これによりデータ”０”の書き込みが行われた当該メモリセルＭＣ１が接続されている主ビット線ＭＢＬが全ての副ビット線ＳＢＬ１，ＳＢＬ２を介して接地点Ａ１，Ａ２に接続（導通）されて（即ち主ビット線ＭＢＬから接地点Ａ１，Ａ２への信号パスが形成されて）、その主ビット線ＭＢＬに帯電した電荷が選択トランジスタＳＴ１，ＳＴ２、副ビット線ＳＢＬ１，ＳＢＬ２及びリーカートランジスタＲＴ１，ＲＴ２を通じて接地点Ａ１，Ａ２に放電される。これにより、書き込み時の高電圧印加の際に主ビット線ＭＢＬに帯電した電荷及び副ビット線ＳＢＬ１，ＳＢＬ２に帯電した電荷が全て接地点Ａ１，Ａ２に放電されて、主ビット線ＭＢＬ及び副ビット線ＳＢＬ１，ＳＢＬ２の電位が共にＬレベルに落とされる。そして、その主ビット線ＭＢＬに接続された選択トランジスタＳＴ１，ＳＴ２及びリーカートランジスタＲＴ１，ＲＴ２がオフに戻される。これにより処理▲４▼が終了する。
【００２７】
以上のように構成された半導体装置１Ａによれば、１または複数の主ビット線ＭＢＬの各々に１または複数の副ビット線ＳＢＬ１，ＳＢＬ２が各々選択トランジスタＳＴ１，ＳＴ２を介して接続され各副ビット線ＳＢＬ１，ＳＢＬ２にメモリセルＭＣ１，ＭＣ２が接続された構成において、副ビット線ＳＢＬ１，ＳＢＬ２を接地点Ａ１，Ａ２へ電気的に接続するリーカートランジスタＲＴ１，ＲＴ２と、メモリセルＭＣ１，ＭＣ２に対するデータの読み書き時以外のときに、選択トランジスタＳＴ１，ＳＴ２とリーカートランジスタＲＴ１，ＲＴ２とを共にオンにすることで、主ビット線ＭＢＬから接地点Ａ１，Ａ２への信号パスを形成させる制御信号を生成する駆動制御部３Ａとを備えるため、その主ビット線ＭＢＬから接地点Ａ１，Ａ２に形成される信号パスにより、書き込み時の高電圧印加の際に主ビット線ＭＢＬに帯電した電荷を接地点Ａ１，Ａ２に引き抜くことができ、これによりデータが誤読み出しされることを防止できる（効果１）。
【００２８】
更に、副ビット線ＳＢＬ１，ＳＢＬ２を接地点Ａ１，Ａ２へ電気的に接続するリーカートランジスタＲＴ１，ＲＴ２がもともと備えられている従来の半導体装置１００の既存の構成を利用しているので、動作設定の変更だけで実現でき、簡易に実現できる（効果２）。
【００２９】
更に、データの書き込み後に引き続いて主ビット線ＭＢＬに帯電した電荷が放電されるため、メモリセルＭＣ１，ＭＣ２に対する読み書きに支障を来すこと無く、主ビット線ＭＢＬに帯電した電荷を引き抜くことができる（効果３）。
【００３０】
更に、データ”０”の書き込みが行われた当該メモリセルＭＣ１，ＭＣ２が接続されている主ビット線ＭＢＬに接続された全ての副ビット線ＳＢＬ１，ＳＢＬ２を通じて、主ビット線ＭＢＬに帯電した電荷が放電されるため、速やかに主ビット線ＭＢＬに帯電した電荷を放電できる（効果４）。
【００３１】
尚、この実施の形態では、データ”０”の書き込みが行われた当該メモリセルＭＣ１，ＭＣ２が接続されている主ビット線ＭＢＬに接続された全ての副ビット線ＳＢＬ１，ＳＢＬ２を通じて、主ビット線ＭＢＬに帯電した電荷を引き抜く場合で説明したが、全ての副ビット線ＳＢＬ１，ＳＢＬ２を用いることに限定するものではない。データ”０”の書き込みが行われた当該メモリセルＭＣ１，ＭＣ２が接続されている主ビット線ＭＢＬに接続された副ビット線ＳＢＬ１，ＳＢＬ２の１以上を用いればよい（変形例１）。
【００３２】
尚、この実施の形態では、データ”０”の書き込み後に引き続いて主ビット線ＭＢＬに帯電した電荷が引き抜かれる場合で説明したが、データ”０”の書き込み後に限定するものではない。メモリセルＭＣ１，ＭＣ２に対するデータの読み書き時以外の時であればいつでもよく、例えばメモリセルＭＣ１，ＭＣ２に対する読み取りを行う前に主ビット線ＭＢＬに帯電した電荷の引き抜きを行う様にしても構わない（変形例２）。この場合は、従来同様、上記処理▲１▼後には、上記処理▲２▼及び上記処理▲３▼が行われる。
【００３３】
＜実施の形態２＞
この実施の形態２に係る半導体装置１Ｂは、例えば従来の半導体装置１００（図１）において、図２に示す様に、各主ビット線ＭＢＬの放電路として各主ビット線ＭＢＬと接地点Ａ３とを接続する専用の電路５を設け、その放電路５上に各主ビット線ＭＢＬに帯電した電荷のその放電路５を通じての接地点Ａ３への放電／非放電の切り替えをする専用のリーカートランジスタＲＴ３（第２のスイッチ手段）を介装させ、そのリーカートランジスタＲＴ３をオンにすることで、各主ビット線ＭＢＬに帯電した電荷を各放電路５を通じて接地点Ａ３に放電させる様にしたものである。
【００３４】
この実施の形態の半導体装置１Ｂの駆動制御部３Ｂは、従来の駆動制御部１０１の処理動作と同じ処理動作を行う他、メモリセルＭＣ１，ＭＣ２にデータ”０”を書き込んだ後に引き続き、従来の駆動制御部１０１の上記処理▲２▼▲３▼と平行して、例えばデータ”０”の書き込みが行われたメモリセルＭＣ１，ＭＣ２が接続されている主ビット線ＭＢＬに接続された専用のリーカートランジスタＲＴ３を一定時間オンにし（即ち主ビット線ＭＢＬから接地点（基準電位ノード）Ａ３への信号パスを形成させ）、これによりその主ビット線ＭＢＬに帯電した電荷を専用のリーカートランジスタＲＴ３を通じて接地点Ａ３に放電させる様に動作設定される。これにより、書き込み時の高電圧印加の際に主ビット線ＭＢＬに帯電した電荷が全てリーカートランジスタＲＴ３を通じて接地点Ａ３に放電されて、主ビット線ＭＢＬの電位が接地電位に落とされる。
【００３５】
以上のように構成された半導体装置１Ｂによれば、各主ビット線ＭＢＬの放電路として各主ビット線ＭＢＬと接地点Ａ３とを接続する専用の電路５が設けられ、その放電路５上にその放電路５に接続された主ビット線ＭＢＬに帯電した電荷のその放電路５を通じての接地点Ａ３への放電／非放電の切り替えをする専用のリーカートランジスタＲＴ３が介装され、そのリーカートランジスタＲＴ３がオンにされて主ビット線ＭＢＬから接地点Ａ３への信号パスを形成されることで、各主ビット線ＭＢＬに帯電した電荷が各放電路５を通じて接地点Ａ３に放電されるため、従来の半導体装置１００において、その各副ビット線ＳＢＬ１，ＳＢＬ２がリーカートランジスタＲＴ１，ＲＴ２を介して接地点Ａ１，Ａ２に接地されていない場合でも、書き込み時の高電圧印加の際に主ビット線ＭＢＬに帯電した電荷を引き抜くことがき、データが誤読み出しされることを防止できる。尚、本実施の形態においても、上記実施の形態１の効果１，３，４と同じ効果を奏することは言うまでも無いことである。又、本実施の形態においても、上記実施の形態１の変形例１及び２が適用できることも言うまでも無いことである。
【００３６】
＜実施の形態３＞
この実施の形態３に係る半導体装置１Ｃは、例えば従来の半導体装置１００（図１）において、各主ビット線ＭＢＬをその主ビット線ＭＢＬとは異なる他の主ビット線ＭＢＬと一時的に電気的に接続させて各主ビット線ＭＢＬの容量を増大させることで、各主ビット線ＭＢＬの電位を低下させる様にしたものである。
【００３７】
この実施の形態の半導体装置１Ｃは、例えば従来の半導体装置１００（図１）において、図３に示す様に、その複数の主ビット線ＭＢＬを互いに電気的に接続させる接続回路（第３のスイッチ手段）１１と、その１または複数（図では４つ）の主ビット線ＭＢＬ（ＭＢＬ１，ＭＢＬ２，ＭＢＬ３，ＭＢＬ４）の各々に対し、その電位が所定値（所定電位）より上昇したか否かを検出する電位検出回路（検出手段）１３と、電位検出回路１３の検出結果に基づき接続回路１１を駆動する駆動回路（制御手段）１５とを更に備えて構成される。
【００３８】
接続回路１１は、隣接する各主ビット線ＭＢＬ１〜ＭＢＬ４同士及び両端に配置する主ビット線ＭＢＬ１，ＭＢＬ４同士を各電路６で接続し、各電路６上にそれぞれ例えばＮｃｈのトランジスタＱ１，Ｑ２，Ｑ３，Ｑ４を介装させることで、各トランジスタＱ１〜Ｑ４を介して複数の主ビット線ＭＢＬ１〜ＭＢＬ４を互いに電気的に接続／非接続の切替可能に循環接続させて構成される。
【００３９】
電位検出回路１３は、それぞれ各主ビット線ＭＢＬ１〜ＭＢＬ４の電位が入力される複数のＮＯＴ回路Ｐ１，Ｐ２，Ｐ３，Ｐ４から構成される。各ＮＯＴ回路Ｐ１〜Ｐ４にはそれぞれ、例えばデータの読み出しに支障を来さない程度の主ビット線ＭＢＬの帯電電荷に相当する電位の上限値以下の所定値がしきい値として設定されている。
【００４０】
駆動回路１５は、それぞれ各ＮＯＴ回路Ｐ１〜Ｐ４からの出力と上位回路（図示省略）からの出力（Ｈレベル／Ｌレベル）Ｓとが入力され、それぞれその出力（制御信号）を接続回路１１の各トランジスタＱ１〜Ｑ４の制御端子に出力する複数のＮＯＲ回路Ｒ１，Ｒ２，Ｒ３，Ｒ４から構成される。詳細には、各ＮＯＲ回路Ｒ１（Ｒ２，Ｒ３，Ｒ４）の出力は、そのＮＯＲ回路Ｒ１（Ｒ２，Ｒ３，Ｒ４）の前段のＮＯＴ回路Ｐ１（Ｐ２，Ｐ３，Ｐ４）が接続される主ビット線ＭＢＬ１（ＭＢＬ２，ＭＢＬ３，ＭＢＬ４）に接続されるトランジスタＱ１（Ｑ２，Ｑ３，Ｑ４）の制御端子に出力される。尚、上位回路からＮＯＲ回路Ｒ１〜Ｒ４への出力Ｓは、メモリセルＭＣ１，ＭＣ２に対するデータの読み書き時はＨレベルであり、メモリセルＭＣ１，ＭＣ２に対するデータの読み書き時以外の時はＬレベルである。
【００４１】
この構成により、メモリセルＭＣ１，ＭＣ２に対するデータの読み書き時以外の時（即ち上位回路からＮＯＲ回路Ｒ１〜Ｒ４への出力ＳがＬレベルの時）に、例えば主ビット線ＭＢＬ１の電位がＮＯＴ回路Ｐ１のしきい値より上昇すると、ＮＯＴ回路Ｐ１からＮＯＲ回路Ｒ１への出力がＬレベルにされ、これによりＮＯＲ回路Ｒ１からトランジスタＱ１の制御端子への印加電圧がＨレベルとなってトランジスタＱ１がオンにされ、当該主ビット線ＭＢＬ１がそのオンしたトランジスタＱ１を介して隣りの主ビット線ＭＢＬ４と電気接続される（即ち主ビット線ＭＢＬ１から他の主ビット線ＭＢＬ４への信号パスが形成される）。これにより当該主ビット線ＭＢＬ１に帯電した電荷がトランジスタＱ１を通じて隣りの主ビット線ＭＢＬ４に放電され、当該主ビット線ＭＢＬ１の電位が低下される。他方、主ビット線ＭＢＬ１〜ＭＢＬ４の電位がＮＯＴ回路Ｐ１，Ｐ２，Ｐ３，Ｐ４のしきい値より低い時、または、メモリセルＭＣ１，ＭＣ２に対するデータの読み書き時（即ち上位回路からＮＯＲ回路Ｒ１〜Ｒ４への出力ＳがＨレベルの時）は、ＮＯＲ回路Ｒ１〜Ｒ４からトランジスタＱ１〜Ｑ４の制御端子への印加電圧がＬレベルとなってトランジスタＱ１〜Ｑ４がオフにされ、各主ビット線ＭＢＬ１（ＭＢＬ２，ＭＢＬ３，ＭＢＬ４）は隣りの主ビット線ＭＢＬ４（ＭＢＬ１，ＭＢＬ２，ＭＢＬ３）に対し電気的に非接続状態に保たれる。
【００４２】
以上のように構成された半導体装置１Ｃによれば、各主ビット線ＭＢＬの放電路として各主ビット線ＭＢＬと他の主ビット線ＭＢＬ（その主ビット線ＭＢＬ以外の主ビット線ＭＢＬ）とを接続する電路６が設けられ、その各電路６上にその電路に接続された主ビット線ＭＢＬに帯電した電荷のその電路６を通じての他の主ビット線ＭＢＬへの放電／非放電の切り替えをする専用のスイッチ手段（トランジスタＱ１〜Ｑ４）が介装され、それら各スイッチ手段Ｑ１〜Ｑ４がオンにされて主ビット線ＭＢＬから他の主ビット線ＭＢＬへの信号パスが形成されることで、各主ビット線ＭＢＬに帯電した電荷が各電路６を通じて他の主ビット線ＭＢＬに放電されるため、書き込み時の高電圧印加の際に主ビット線ＭＢＬに帯電した電荷を引き抜くことができ、これによりデータが誤読み出しされることを防止できる。
【００４３】
この場合、各主ビット線ＭＢＬ１（ＭＢＬ２，ＭＢＬ３，ＭＢＬ４）を他の主ビット線ＭＢＬ４（ＭＢＬ１，ＭＢＬ２，ＭＢＬ３）に電気接続させて各主ビット線ＭＢＬ１（ＭＢＬ２，ＭＢＬ３，ＭＢＬ４）に帯電した電荷を他の主ビット線ＭＢＬ４（ＭＢＬ１，ＭＢＬ２，ＭＢＬ３）に放電させることで、各主ビット線ＭＢＬ１（ＭＢＬ２，ＭＢＬ３，ＭＢＬ４）に帯電した電荷が引き抜かれるため、接地点Ａ１，Ａ２を確保できない場合でも、他の主ビット線ＭＢＬ４（ＭＢＬ１，ＭＢＬ２，ＭＢＬ３）を利用して主ビット線ＭＢＬ１（ＭＢＬ２，ＭＢＬ３，ＭＢＬ４）に帯電した電荷を引き抜くことができる。
【００４４】
又、メモリセルＭＣ１，ＭＣ２に対するデータの読み書き時以外の時に主ビット線ＭＢＬに帯電した電荷を他の主ビット線ＭＢＬに放電させるため、メモリセルＭＣ１，ＭＣ２に対する読み書きに支障を来すこと無く、主ビット線ＭＢＬに帯電した電荷を引き抜くことができる。
【００４５】
更に、各主ビット線ＭＢＬ１（ＭＢＬ２，ＭＢＬ３，ＭＢＬ４）の電位が各ＮＯＴ回路Ｐ１（Ｐ２，Ｐ３，Ｐ４）のしきい値より上昇した時に限り、各主ビット線ＭＢＬ１（ＭＢＬ２，ＭＢＬ３，ＭＢＬ４）に帯電した電荷が引き抜かれるため、必要な時だけ即ち効率的に主ビット線ＭＢＬに帯電した電荷を引き抜くことができる。
【００４６】
＜実施の形態４＞
この実施の形態４は上記実施の形態３の変形例１である。上記実施の形態３では、各主ビット線ＭＢＬ１〜ＭＢＬ４を他の１つの主ビット線ＭＢＬ１〜ＭＢＬ４と電気接続させる場合で説明したが、各主ビット線ＭＢＬ１〜ＭＢＬ４を他の２つ以上の主ビット線ＭＢＬ１〜ＭＢＬ４と電気接続させる様にしても構わない。図４は、各主ビット線ＭＢＬ１〜ＭＢＬ４を他の２つ主ビット線ＭＢＬ１〜ＭＢＬ４と電気接続させた場合の半導体装置１Ｄの構成概略図である。
【００４７】
即ち、この半導体装置１Ｄの接続回路１１Ｄは、隣接する各主ビット線ＭＢＬ１〜ＭＢＬ４間及び両端に配置する主ビット線ＭＢＬ１，ＭＢＬ４間に２つの例えばＮｃｈのトランジスタＱ１〜Ｑ８が並列に介装接続されて構成される。各トランジスタＱ１〜Ｑ８は各主ビット線ＭＢＬ１〜ＭＢＬ４を接続する電路６上に介装される。そして、この半導体装置１Ｄの各ＮＯＲ回路Ｒ１（Ｒ２，Ｒ３，Ｒ４）の出力（制御信号）は、そのＮＯＲ回路Ｒ１（Ｒ２，Ｒ３，Ｒ４）の前段のＮＯＴ回路Ｐ１（Ｐ２，Ｐ３，Ｐ４）が接続された主ビット線ＭＢＬ１（ＭＢＬ２，ＭＢＬ３，ＭＢＬ４）とその片側隣りの主ビット線ＭＢＬ４（ＭＢＬ１，ＭＢＬ２，ＭＢＬ３）間に接続された一方のトランジスタＱ１（Ｑ２，Ｑ３，Ｑ４）の制御電極に出力されると共に、その主ビット線ＭＢＬ４（ＭＢＬ１，ＭＢＬ２，ＭＢＬ３）と更にその片側隣りの主ビット線ＭＢＬ３（ＭＢＬ４，ＭＢＬ１，ＭＢＬ２）間に接続された一方のトランジスタＱ８（Ｑ５，Ｑ６，Ｑ７）の制御電極に出力される。これにより、メモリセルＭＣ１，ＭＣ２に対するデータの読み書き時以外の時（即ち上位回路からＮＯＲ回路Ｒ１〜Ｒ４への出力ＳがＬレベルの時）に限り、例えば主ビット線ＭＢＬ１の電位がＮＯＴ回路Ｐ１のしきい値より上昇すると、その主ビット線ＭＢＬ１は、その片側隣り２つの主ビット線ＭＢＬ４，ＭＢＬ３と電気接続される（即ちその主ビット線ＭＢＬ１からその片側隣り２つの主ビット線ＭＢＬ４，ＭＢＬ３への信号パスが形成される）。
【００４８】
この場合は、各主ビット線（例えばＭＢＬ１）に複数の主ビット線（ＭＢＬ４，ＭＢＬ３）が接続されるため、各主ビット線ＭＢＬ１〜ＭＢＬ４の容量を実施の形態３の場合よりも更に増大させることができ、より速く各主ビット線ＭＢＬ１〜ＭＢＬ４の電荷を放電させる（引き抜く）ことができる（即ちより速く主ビット線ＭＢＬ１〜ＭＢＬ４の電位を低下できる）。
【００４９】
＜実施の形態５＞
この実施の形態５は上記実施の形態３の変形例２である。上記実施の形態３では、隣接する各主ビット線ＭＢＬ１〜ＭＢＬ４間だけでなく両端に配置する主ビット線ＭＢＬ１，ＭＢＬ４にもトランジスタＱ１を介して接続させる場合で説明したが、図５に示す様に、両端に配置する主ビット線ＭＢＬ１，ＭＢＬ４を接続するトランジスタＱ１を省いても構わない。
【００５０】
その場合の半導体装置１Ｅの駆動回路１５Ｅは、図５に示す様に、その各ＮＯＲ回路Ｒ５（Ｒ６，Ｒ７）にはそれぞれ、隣接する２つの主ビット線ＭＢＬ１とＭＢＬ２（ＭＢＬ２とＭＢＬ３，ＭＢＬ３とＭＢＬ４）にそれぞれ接続された２つのＮＯＴ回路Ｐ１とＰ２（Ｐ２とＰ３，Ｐ３とＰ４）からの出力と上位回路からの出力Ｓとが入力され、その各ＮＯＲ回路Ｒ５（Ｒ６，Ｒ７）の出力は、そのＮＯＲ回路Ｒ５（Ｒ６，Ｒ７）の前段の２つのＮＯＴ回路Ｐ１とＰ２（Ｐ２とＰ３，Ｐ３とＰ４）が接続された２つの主ビット線ＭＢＬ１とＭＢＬ２（ＭＢＬ２とＭＢＬ３，ＭＢＬ３とＭＢＬ４）間に接続されるトランジスタＱ２（Ｑ３，Ｑ４）の制御端子に出力される。
【００５１】
これにより、メモリセルＭＣ１，ＭＣ２に対するデータの読み書き時以外の時（即ち上位回路からＮＯＲ回路Ｒ５〜Ｒ７への出力ＳがＬレベルの時）に、隣接する２つの主ビット線ＭＢＬ１とＭＢＬ２（ＭＢＬ２とＭＢＬ３，ＭＢＬ３とＭＢＬ４）の電位がそれぞれ対応するＮＯＴ回路Ｐ１とＰ２（Ｐ２とＰ３，Ｐ３とＰ４）のしきい値より上昇した場合に限り、それら隣接する２つの主ビット線ＭＢＬ１とＭＢＬ２（ＭＢＬ２とＭＢＬ３，ＭＢＬ３とＭＢＬ４）は、それらの間に介装されたトランジスタＱ２（Ｑ３，Ｑ４）を介して電気的に接続される（即ちそれら隣接する２つの主ビット線ＭＢＬ１とＭＢＬ２（ＭＢＬ２とＭＢＬ３，ＭＢＬ３とＭＢＬ４）の間に信号パスが形成される）。。
【００５２】
この場合は、図３における一端側のトランジスタＱ１と他端側の主ビット線ＭＢＬ４とを接続する電路（他の電路６より長い電路）６ａを削除でき、主ビット線ＭＢＬ４だけ他の主ビット線ＭＢＬ１〜ＭＢＬ３より大きな配線容量が付加されることを防止できる。
【００５３】
＜実施の形態６＞
この実施の形態６は上記実施の形態３の変形例３である。上記実施の形態３において、主ビット線ＭＢＬ１〜ＭＢＬ４間に接続されるトランジスタＱ１〜Ｑ４の数をできる限り減らして半導体装置を構成する場合は、例えば図６の様に構成すればよい。この場合の半導体装置１Ｆの接続回路１１Ｆは、複数の主ビット線ＭＢＬ１〜ＭＢＬ４を、隣接する２つの主ビット線ＭＢＬ１とＭＢＬ２，ＭＢＬ３とＭＢＬ４同士で対組ませ、各対内の主ビット線ＭＢＬ１とＭＢＬ２（ＭＢＬ３とＭＢＬ４）をトランジスタＱ２（Ｑ４）を介して接続して構成される。又、その半導体装置１Ｆの駆動回路１５Ｆは、図６に示す様に、その各ＮＯＲ回路Ｒ５（Ｒ７）にはそれぞれ、各対内の２つの主ビット線ＭＢＬ１とＭＢＬ２（ＭＢＬ３とＭＢＬ４）に接続された２つのＮＯＴ回路Ｐ１とＰ２（Ｐ３とＰ４）からの出力と上位回路からの出力Ｓとが入力され、その各ＮＯＲ回路Ｒ５（Ｒ７）の出力は、そのＮＯＲ回路Ｒ５（Ｒ７）の前段の２つのＮＯＴ回路Ｐ１とＰ２（Ｐ３とＰ４）が接続される２つの主ビット線ＭＢＬ１とＭＢＬ２（ＭＢＬ３とＭＢＬ４）間に接続されたトランジスタＱ２（Ｑ４）の制御端子に出力される。この場合の動作は、上記実施の形態５の場合と同様なので説明は省略する。この場合は、主ビット線ＭＢＬ１〜ＭＢＬ４同士の接続に用いられるトランジスタの数を減らして半導体装置１Ｆが構成されるため、そのトランジスタ部分の設置面積を低減でき、面積制限がある場合に有利である。
【００５４】
＜実施の形態７＞
この実施の形態７に係る半導体装置１Ｇは、上記実施の形態１の半導体装置１Ａにおいて、メモリセルＭＣ１，ＭＣ２に対するデータの読み書き時以外の時で、主ビット線ＭＢＬの電位が所定値（所定電位）より上昇した場合に限り、主ビット線ＭＢＬに帯電した電荷の引き抜きが行われる様にしたものである。
【００５５】
この実施の形態の半導体装置１Ｇは、上記実施の形態１の半導体装置１Ａ（図１）の複数の主ビット線ＭＢＬの各々に、図７に示す様に、その主ビット線ＭＢＬの電位を検出する電位検出回路（検出手段）１９が接続されて構成される。
【００５６】
電位検出回路１９は、図７に示す様に、各々異なるしきい値を有して共通の主ビット線ＭＢＬに接続された複数（図では３つ）のＮＯＴ回路Ｐ５，Ｐ６，Ｐ７と、それら各ＮＯＴ回路Ｐ５〜Ｐ７から出力される信号（Ｈレベル／Ｌレベル）の組み合わせによりその主ビット線ＭＢＬの電位を段階的（ここでは４段階）に検出する処理部１９ａとを備えて構成される。
【００５７】
例えば複数のＮＯＴ回路Ｐ５〜Ｐ７からは、主ビット線ＭＢＬの電位レベルが全てのＮＯＴ回路Ｐ５〜Ｐ７のしきい値より低い場合は、（Ｈ，Ｈ，Ｈ）の組み合わせの信号が処理部１９ａに出力され、主ビット線ＭＢＬの電位レベルがＮＯＴ回路Ｐ５〜Ｐ７のしきい値のうちの１つ越えると、（Ｌ，Ｈ，Ｈ）の組み合わせの信号が処理部１９ａに出力され、２つを越えると、（Ｌ，Ｌ，Ｈ）の組み合わせの信号が処理部１９ａに出力され、全てのしきい値を越えると、（Ｌ，Ｌ，Ｌ）の組み合わせの信号が処理部１９ａに出力される。
【００５８】
処理部１９ａには、例えばデータの読み出しに支障を来さない程度の主ビット線ＭＢＬの帯電電荷に相当する電位の上限値以下の所定値が基準電位として例えばプログラム的に設定されている。処理部１９ａは、複数のＮＯＴ回路Ｐ５〜Ｐ７からの出力信号の組み合わせに基づき段階的に主ビット線ＭＢＬの電位を検出し、検出した主ビット線ＭＢＬの電位が上記の基準電位より高い場合に、その旨の信号を駆動制御部３Ａに出力する。
【００５９】
この実施の形態の駆動制御部３Ａは、従来の駆動制御部１０１の処理動作と同じ処理動作を行う他、電位検出回路１９（処理部１９ａ）から、その主ビット線ＭＢＬの電位が上記の基準電位より上昇した旨の信号を入力した場合に限り、その主ビット線ＭＢＬに対して上記実施の形態１の駆動制御部３Ａの処理▲４▼と同様の処理を行って、その主ビット線ＭＢＬに帯電した電荷を引き抜き、その主ビット線ＭＢＬの電位を低下させる。
【００６０】
以上のように構成された半導体装置１Ｇによれば、メモリセルＭＣ１，ＭＣ２に対するデータの読み書き時以外の時に、主ビット線ＭＢＬの電位が処理部１９ａに設定された上記基準電位より上昇した場合に限り、主ビット線ＭＢＬに帯電した電荷の引き抜きが行われるため、必要な時だけ即ち効率的に、主ビット線ＭＢＬに帯電した電荷を引く抜くことができる。
【００６１】
更に、電位検出回路１９は、各々異なるしきい値の複数のＮＯＴ回路Ｐ５〜Ｐ７を用いて主ビット線ＭＢＬの電位を段階的に検出できる様に構成されているため、上記基準電位の変更の際に処理部１９ａに設定された上記基準電位の設定の変更だけで対応できる利点がある。
【００６２】
尚、この実施の形態では、電位検出回路１９は、各々異なるしきい値の複数のＮＯＴ回路Ｐ５〜Ｐ７を用いて主ビット線ＭＢＬの電位を段階的に検出できる様に構成された場合で説明したが、主ビット線ＭＢＬの電位を段階的に検出する必要が無い場合は、１つのＮＯＴ回路を用いて構成してもよい。その様にすればコスト削減に寄与できる。
【００６３】
尚、この実施の形態では、この実施の形態の電位検出回路１９を上記実施の形態１の半導体装置１Ａに適用した場合で説明したが、上記実施の形態２の半導体装置１Ｂに適用しても構わない。その場合の半導体装置１Ｂの駆動制御部３Ｂの動作は、以下の様に設定される。即ち、その場合の駆動制御部３Ｂは、従来の駆動制御部１０１の処理動作と同じ処理動作を行う他、電位検出回路１９から、その主ビット線ＭＢＬの電位が上記の基準電位より上昇した旨の信号を入力した場合に限り、上記実施の形態２の場合の駆動制御部３Ｂの処理動作と同じ処理動作を行って、その主ビット線ＭＢＬに帯電した電荷を引き抜き、その主ビット線ＭＢＬの電位を低下させる。この場合も、上記実施の形態１に適用した場合と同じ効果を得る。
【００６４】
尚、この実施の形態の電位検出回路１９を上記実施の形態３の半導体装置１Ｃに適用する場合は、図３中の各ＮＯＴ回路Ｐ１（Ｐ２，Ｐ３，Ｐ４）をそれぞれ図７の電位検出回路１９に置換する。そして、この場合の各電位検出回路１９の処理部１９ａは、その接続された主ビット線ＭＢＬ１（ＭＢＬ２，ＭＢＬ３，ＭＢＬ４）の電位が所定値より上昇したことを検出した場合に限り、その後段のＮＯＲ回路Ｒ１（Ｒ２，Ｒ３，Ｒ４）にＬレベルの信号を出力する。この場合も、上記実施の形態１に適用した場合と同じ効果を得る。
【００６５】
＜実施の形態８＞
この実施の形態８に係る半導体装置１Ｈは、上記実施の形態１の半導体装置１Ａにおいて、メモリセルＭＣ１，ＭＣ２に対するデータの読み書き時以外の時に、その複数の主ビット線ＭＢＬの少なくとも１つの電位が所定値（所定電位）より上昇している場合に限り、その複数の主ビット線ＭＢＬの全てに対し、一斉に、その主ビット線ＭＢＬの電荷の引き抜きを行う様にしたものである。
【００６６】
この実施の形態の半導体装置１Ｈは、上記実施の形態１の半導体装置１Ａ（図１）の複数の主ビット線ＭＢＬに、図８に示す様な電位検出回路（検出手段）２３を接続して主構成される。
【００６７】
この電位検出回路２３は、図８に示す様に、各々複数の主ビット線ＭＢＬに接続されたＮＯＴ回路Ｐ８，Ｐ９，Ｐ１０，Ｐ１１と、それら各ＮＯＴ回路Ｐ８〜Ｐ１１の出力が入力されるＮＡＮＤ回路Ｋと、ＮＡＮＤ回路Ｋの出力が入力されるＮＯＴ回路Ｐ１２と、ＮＯＴ回路Ｐ１２の出力と上位回路（図示省略）からの出力（Ｈレベル／Ｌレベル）Ｓとが入力されるＮＯＲ回路Ｒ８とを備えて構成される。尚、上位回路からＮＯＲ回路Ｒ８への出力Ｓは、メモリセルＭＣ１，ＭＣ２に対するデータの読み書き時はＨレベルであり、メモリセルＭＣ１，ＭＣ２に対するデータの読み書き時以外の時はＬレベルである。又、各ＮＯＴ回路Ｐ８〜Ｐ１１にはそれぞれ、例えばデータの読み出しに支障を来さない程度の主ビット線ＭＢＬの帯電電荷に相当する電位の上限値以下の所定値がしきい値として設定される。
【００６８】
この構成により、この電位検出回路２３は、メモリセルＭＣ１，ＭＣ２に対するデータの読み書き時以外の時（即ち上位回路からＮＯＲ回路Ｒ８への出力ＳがＬレベルの時）において、複数の主ビット線ＭＢＬの少なくとも１つの電位がその対応するＮＯＴ回路Ｐ８〜Ｐ１１のしきい値を越えた場合に限り、ＮＯＲ回路Ｒ８から駆動制御部３ＡにＨレベルを出力し、他方、複数の主ビット線ＭＢＬの電位が全てそのＮＯＴ回路Ｐ８〜Ｐ１１のしきい値を越えない場合、または、メモリセルＭＣ１，ＭＣ２に対するデータの読み書き時（即ち上位回路からＮＯＲ回路Ｒ８への出力ＳがＨレベルの時）には、ＮＯＲ回路Ｒ８から駆動制御部３ＡにＬレベルを出力する。
【００６９】
この実施の形態の駆動制御部３Ａは、従来の駆動制御部１０１の処理動作と同じ処理動作を行う他、電位検出回路２３からＨレベルの信号が入力された時に限り、複数の主ビット線ＭＢＬの全てに対して一斉に上記実施の形態１の駆動制御部３Ａの処理▲４▼と同様の処理を行って、複数の主ビット線ＭＢＬの全ての電荷を引き抜き、複数の主ビット線ＭＢＬの全ての電位を低下させる。
【００７０】
以上のように構成された半導体装置１Ｇによれば、メモリセルＭＣ１，ＭＣ２に対するデータの読み書き時以外の時において、複数の主ビット線ＭＢＬの少なくとも１つの電位が所定値以上より上昇した場合に限り、複数の主ビット線ＭＢＬの全てに対し、一斉に、その主ビット線ＭＢＬの電荷の引き抜きが行われるため、電位検出回路２３から駆動制御部３Ａへの出力を１本に制限でき、これにより駆動制御部３Ａでの信号処理が簡易に行える利点がある。
【００７１】
尚、この実施の形態８では、上記電位検出回路２３を上記実施の形態１の半導体装置１Ａに適用した場合で説明したが、上記実施の形態２の半導体装置１Ｂ（図１及び図２）に適用しても構わない。その場合の半導体装置１Ｂの駆動制御部３Ｂの処理動作は、以下の様に設定される。即ち、その場合の駆動制御部３Ｂは、従来の駆動制御部１０１の処理動作と同じ処理動作を行う他、電位検出回路２３からＨレベルの信号が入力された時に限り、複数の主ビット線ＭＢＬの全てに対し、一斉に、上記実施の形態２の場合の駆動制御部３Ｂの処理動作と同じ処理動作を行って、複数の主ビット線ＭＢＬの全てに帯電した電荷を引き抜き、複数の主ビット線ＭＢＬの全ての電位を低下させる。この場合も、上記実施の形態１に適用した場合と同じ効果を得る。
【００７２】
尚、この実施の形態８の電位検出回路２３を上記実施の形態３の半導体装置１Ｃ（図３）に適用する場合（半導体装置１Ｉ）は、図９に示す様に、図３中の接続回路１１のトランジスタＱ１、電位検出回路１３及び駆動回路１５をそれぞれ省略し、その代わりに、複数の主ビット線ＭＢＬ１（ＭＢＬ２，ＭＢＬ３，ＭＢＬ４）の電位を上記電位検出回路２３の各ＮＯＴ回路Ｐ８（Ｐ９，Ｐ１０，Ｐ１１）に入力し、当該電位検出回路２３のＮＯＲ回路Ｒ８の出力を接続回路１１の各トランジスタＱ２〜Ｑ４の制御端子に共通出力すればよい。
【００７３】
この構成により、メモリセルＭＣ１，ＭＣ２に対するデータの読み書き時以外の時（即ち上位回路からＮＯＲ回路Ｒ８への出力ＳがＬレベルの時）において、複数の主ビット線ＭＢＬの少なくとも１つの電位がその対応するＮＯＴ回路Ｐ８〜Ｐ１１のしきい値を越えた場合に限り、ＮＯＲ回路Ｒ８から接続回路１１の各トランジスタＱ２〜Ｑ４の制御端子にＨレベルの電圧（オン電圧）が共通印加されて、複数の主ビット線ＭＢＬの全てが互いに電気接続され、他方、複数の主ビット線ＭＢＬ１（ＭＢＬ２，ＭＢＬ３，ＭＢＬ４）の全ての電位がそのＮＯＴ回路Ｐ８（Ｐ９，Ｐ１０，Ｐ１１）のしきい値を越えない場合、または、メモリセルＭＣ１，ＭＣ２に対するデータの読み書き時（即ち上位回路からＮＯＲ回路Ｒ８への出力ＳがＨレベルの時）は、ＮＯＲ回路Ｒ８から接続回路１１の各トランジスタＱ２〜Ｑ４の制御端子にＬレベルの電圧（オフ電圧）が共通印加され、複数の主ビット線ＭＢＬは全て互いに電気的に非接続状態に保たれる。この場合も、上記実施の形態１に適用した場合と同じ効果を得る。
【００７４】
尚、この実施の形態８の電位検出回路２３を上記実施の形態４，５，６の半導体装置１Ｄ，１Ｅ，１Ｆに適用する場合は、上記実施の形態３の半導体装置１Ｃに適用した場合を参考にして接続すればよい。
【００７５】
尚、上記実施の形態２に係る半導体装置１Ｂと上記実施の形態３（又は４，５，６）に係る半導体装置１Ｂ（又は１Ｄ，１Ｅ，１Ｆ）とを組み合わせることで、請求項３の発明に対応する他の主ビット線ＭＢＬを介して主ビット線ＭＢＬから接地点（準電位ノード）Ａ３への信号パスを形成できることは言うまでもないことである。
【００７６】
【発明の効果】
請求項１に記載の発明によれば、１または複数の主ビット線の各々に１または複数の副ビット線が各々選択トランジスタを介して接続され各副ビット線にメモリセルが接続された構成において、副ビット線を基準電位ノードへ電気的に接続するスイッチ手段と、メモリセルに対するデータの読み書き時以外のときに、選択トランジスタとスイッチ手段とを共にオンにすることで、主ビット線から基準電位ノードへの信号パスを形成させる制御信号を生成する制御手段とを備えるため、その主ビット線から基準電位ノードに形成される信号パスにより、書き込み時の高電圧印加の際に主ビット線に帯電した電荷を基準電位ノードに引き抜くことができ、これによりデータが誤読み出しされることを防止できる。
【００７７】
特に、副ビット線を基準電位ノードへ電気的に接続するスイッチ手段がもともと備えられている従来の半導体装置に対しては、その既存の構成を利用することで動作設定の変更だけで実現でき、簡易に実現できる。
【００７８】
請求項２に記載の発明によれば、主ビット線を基準電位ノードへ電気的に接続する第２のスイッチ手段と、メモリセルに対するデータの読み書き時以外のときに、第２のスイッチ手段をオンにすることで、主ビット線から基準電位ノードへの信号パスを形成させる制御信号を生成する制御手段とを備えるため、従来の半導体装置の既存の構成が利用できない場合でも、その主ビット線から基準電位ノードに形成される信号パスにより、主ビット線に帯電した電荷を引き抜くことができる。
【００７９】
請求項３に記載の発明によれば、主ビット線とこの主ビット線とは異なる他の主ビット線とを電気的に接続する第３のスイッチ手段と、メモリセルに対するデータの読み書き時以外のときに、第３のスイッチ手段をオンにすることで、他の主ビット線を介して主ビット線から基準電位ノードへの信号パスを形成させる制御信号を生成する制御手段とを備えるため、他の主ビット線を介して主ビット線から基準電位ノードに形成させる信号パスにより、主ビット線に帯電した電荷を引き抜くことができる。
【００８０】
請求項４に記載の発明によれば、主ビット線の電位が所定電位より上昇した場合に限り、主ビット線から基準電位ノードへの信号パスが形成されるため、必要な時だけ即ち効率的に、主ビット線に帯電した電荷を引き抜くことができる。
【００８１】
請求項５に記載の発明によれば、主ビット線とこの主ビット線とは異なる他の主ビット線とを電気的に接続する第３のスイッチ手段と、メモリセルに対するデータの読み書き時以外のときに、第３のスイッチ手段をオンにすることで、他の主ビット線から主ビット線への信号パスを形成させる制御信号を生成する制御手段を備えるため、基準電位ノードが確保できない場合でも、他の主ビット線から主ビット線に形成される信号パスにより、主ビット線に帯電した電荷を引き抜くことができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１〜８に係る半導体装置の等価回路の概略図及び従来の半導体装置の等価回路の概略図である。
【図２】本発明の実施の形態２に係る半導体装置の主ビット線を説明する図である。
【図３】本発明の実施の形態３に係る半導体装置を説明する図である。
【図４】本発明の実施の形態４に係る半導体装置を説明する図である。
【図５】本発明の実施の形態５に係る半導体装置を説明する図である。
【図６】本発明の実施の形態６に係る半導体装置を説明する図である。
【図７】本発明の実施の形態７に係る半導体装置を説明する図である。
【図８】本発明の実施の形態８に係る半導体装置を説明する図である。
【図９】本発明の実施の形態８の変形例に係る半導体装置を説明する図である。
【符号の説明】
１Ａ〜１Ｉ　半導体装置、３Ａ，３Ｂ　駆動制御部、５，６　電路、１１　接続回路、１３，１９，２３　電位検出回路、１５，１５Ｅ，１５Ｆ　駆動回路、ＭＢＬ，ＭＢＬ１〜ＭＢＬ４　主ビット線、ＳＢＬ１，ＳＢＬ２　副ビット線、ＭＣ１，ＭＣ２　メモリセル、ＲＴ１，ＲＴ２　リーカートランジスタ、ＳＴ１，ＳＴ２　選択トランジスタ、Ａ１，Ａ２，Ａ３　接地点、ＳＡ　センスアンプ、Ｑ１〜Ｑ８　トランジスタ、Ｐ１〜Ｐ１１　ＮＯＴ回路、Ｒ１〜Ｒ８　ＮＯＲ回路、Ｋ　ＮＡＮＤ回路。
【図１】
2004039066.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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