(57)【要約】【課題】MRAMセルの磁気抵抗素子の抵抗値のばらつきや、メモリセルアレイ内のMRAMセルの位置に拘らず、MRAMセルの読み出し信号量が安定になり、MRAMの読み出し動作速度の増加を防ぎつつ、大規模なメモリセルアレイ構成を可能とし、チップ面積の低減およびチップコストの低減を図る。【解決手段】それぞれトンネル磁気抵抗効果を持ち互いに逆のデータを保持する第１の磁気抵抗素子MTJ[0]及び第２の磁気抵抗素子MTJ[1]と少なくとも１個のトランスファゲートとを含み、これら第１、第２の磁気抵抗素子が両端間に直列に挿入されると共に上記少なくとも１個のトランスファゲートが上記第１、第２の磁気抵抗素子に直列に接続された磁気メモリセル31と、磁気メモリセルの両端にそれぞれ接続された第１及び第２のビット線WBL[0]、WBL[1]と、磁気メモリセルに隣接して設けられた書き込み用ワード線WWLと、磁気メモリセルに接続されたデータ読み出し用ビット線RBLとを具備している。【選択図】      図２
2004220759.tif 000002
【特許請求の範囲】
【請求項１】
それぞれトンネル磁気抵抗効果を持ち互いに逆のデータを保持する第１の磁気抵抗素子及び第２の磁気抵抗素子と少なくとも１個以上のトランスファゲートとを含み、これら第１、第２の磁気抵抗素子が両端間に直列に挿入されると共に上記少なくとも１個以上のトランスファゲートが上記第１、第２の磁気抵抗素子に直列に接続された磁気メモリセルと、
前記磁気メモリセルの両端にそれぞれ接続された第１及び第２のビット線と、
前記磁気メモリセル内に配置された書込み用の第１のワード線と、
前記磁気メモリセルに接続されたデータ読み出し用の第３のビット線と、
前記少なくとも１個以上のトランスファゲートのゲート電極に接続された読み出し用の第２のワード線
とを具備したことを特徴とする半導体記憶装置。
【請求項２】
前記第１及び第２のビット線は、前記磁気メモリセルからデータを読み出す際に前記磁気メモリセルの前記両端に所定の電位差を与え、
前記磁気メモリセルは、前記第１の磁気抵抗素子および前記第２の磁気抵抗素子の合成抵抗と、前記第１の磁気抵抗素子または前記第２の磁気抵抗素子の抵抗値との比で決まる電位を前記第３のビット線に読み出すことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
複数の磁気メモリセルが行列状に配置されており、各磁気メモリセルは、それぞれトンネル磁気抵抗効果を持ち互いに逆のデータを保持する第１の磁気抵抗素子および第２の磁気抵抗素子と少なくとも１個以上のトランスファゲートを含み、これら第１、第２の磁気抵抗素子が前記磁気メモリセルの両端間に直列に挿入されると共に上記少なくとも１個以上のトランスファゲートが上記第１、第２の磁気抵抗素子に直列に接続されたメモリセルアレイと、
前記磁気メモリセルの両端にそれぞれ接続された第１及び第２のビット線と、
前記磁気メモリセルに接続されたデータ読み出し用の第３のビット線と、
前記磁気メモリセル内に配置された書込み用の第１のワード線と、
前記少なくとも１個以上のトランスファゲートのゲート電極に接続された読み出し用の第２のワード線と、
前記第１及び第２のビット線に接続され、前記第１及び第２のビット線間に第１の電位差を供給する第１の読み出し用ドライバ回路と、
前記第１及び第２のビット線に接続され、前記第１及び第２のビット線間に上記第１の電位差とは逆極性の第２の電位差を供給する第２の読み出し用ドライバ回路と、
前記第３のビット線にそれぞれ一端が接続された第１及び第２のスイッチ素子と、
前記第１のスイッチ素子の他端が一方の入力端に接続され、前記第２のスイッチ素子の他端が他方の入力端に接続されたセンスアンプとを具備し、
前記磁気メモリセルからデータ読み出す際の第１の期間では、前記第１及び第２のスイッチ素子は共にオン状態にされ、
前記第１及び第２のスイッチ素子が共にオン状態にされている際に前記第１の読み出し用ドライバ回路が活性化されて、前記第１及び第２のビット線に対して前記第１の電位差が供給され、
前記磁気メモリセルは、前記第１及び第２のビット線に前記第１の電位差が供給されて前記第３のビット線に第１の信号を読み出し、
前記第１の信号が読み出された後に前記第１のスイッチ素子がオフ状態にされて、前記センスアンプの一方の入力端が前記第３のビット線から切り離され、
前記第１のスイッチ素子がオフ状態にされた後に前記第２の読み出し用ドライバ回路が活性化されて、前記第１及び第２のビット線に対して前記第２の電位差が供給され、
前記磁気メモリセルは、前記第１及び第２のビット線に前記第２の電位差が供給されて前記第３のビット線に第２の信号を読み出し、
前記第２の信号が読み出された後に前記第２のスイッチ素子がオフ状態にされて、前記センスアンプの他方の入力端が前記第３のビット線から切り離され、その後、前記センスアンプが活性化されてデータがセンスされることを特徴とする半導体記憶装置。
【請求項４】
前記少なくとも１個以上のトランスファゲートは、前記第１、第２の磁気抵抗素子の相互間に直列に接続された第１、第２のトランスファゲートであり、
前記第１、第２のトランスファゲートの両ゲート電極に前記第２のワード線に接続されていることを特徴とする請求項１または３記載の半導体記憶装置。
【請求項５】
前記少なくとも１個以上のトランスファゲートは、前記第１のビット線と前記第１の磁気メモリセルとの間に接続された第１のトランスファゲートと、前記第２のビット線と前記第２の磁気メモリセルとの間に接続された第２のトランスファゲートであり、
前記第１、第２のトランスファゲートの両ゲート電極が前記第２のワード線に接続されていることを特徴とする請求項１または３記載の半導体記憶装置。
【請求項６】
前記少なくとも１個以上のトランスファゲートは、前記第１の磁気抵抗素子と前記第２の磁気抵抗素子との間に接続された第１のトランスファゲートと、一端、他端及びゲート電極を有し、一端が前記第１の磁気抵抗素子と前記第１のトランスファゲートとの接続点に接続され、他端が前記第２のビット線に接続された第２のトランスファゲートであり、
一端及び他端を有し、一端が前記第２の磁気抵抗素子と前記第１のトランスファゲートとの接続点に接続され、他端が前記第２のビット線に接続された第３のトランスファゲートを有し、
前記第２のワード線は前記第１ないし第３のトランスファゲートのゲート電極に共通に接続されていることを特徴とする請求項１または３記載の半導体記憶装置。
【請求項７】
前記少なくとも１個以上のトランスファゲートは、前記第１の磁気抵抗素子と前記第２の磁気抵抗素子との間に接続された第１のトランスファゲートであり、
前記第１の磁気抵抗素子及び前記第２の磁気抵抗素子のいずれか一方と前記第１のトランスファゲートとの接続点と、前記第２のビット線との間に接続された第２のトランスファゲートを有し、
前記第２のワード線は、前記第１、第２のトランスファゲートの両ゲート電極に共通に接続されていることを特徴とする請求項１または３記載の半導体記憶装置。
【請求項８】
前記第３のビット線に接続され、第３のビット線の電位を参照電位と比較して前記磁気メモリセルのデータを検知するセンスアンプを具備したことを特徴とする請求項２記載の半導体記憶装置。
【請求項９】
前記参照電位は、前記磁気メモリセルからデータを読み出す際に前記磁気メモリセルの前記両端の一方に印加される第１の電位と前記磁気メモリセルの前記両端の他方に印加される第２の電位との中間の電位であることを特徴とする請求項８記載の半導体記憶装置。
【請求項１０】
前記参照電位を生成する参照電位生成回路を具備したことを特徴とする請求項８記載の半導体記憶装置。
【請求項１１】
前記参照電位生成回路は、前記磁気メモリセルと同様の磁気抵抗素子を用いて構成され、前記参照電位を生成するダミー磁気メモリセルと、
前記ダミー磁気メモリセルで生成される参照電位が読み出される第３のビット線とを有することを特徴とする請求項１０記載の半導体記憶装置。
【請求項１２】
前記ダミー磁気メモリセルは、
一端が第１のノードに接続され第１のデータを保持した第１のダミー磁気抵抗素子と、前記第１のダミー磁気抵抗素子と直列に接続され、一端が第２のノードに接続され、第１のデータとは逆の第２のデータを保持した第２のダミー磁気抵抗素子とからなる第１のダミーセルと、
一端が前記第１のノードに接続され第１のデータを保持した第３のダミー磁気抵抗素子と、前記第３のダミー磁気抵抗素子と直列に接続され、一端が前記第２のノードに接続され、第２のデータを保持した第４のダミー磁気抵抗素子とからなる第２のダミーセルと、
前記第１、第２のダミーセルから読み出される電位を合成して前記参照電位を生成する電位合成回路とを有することを特徴とする請求項１１記載の半導体記憶装置。
【請求項１３】
前記ダミー磁気メモリセルは、
一端が第１のノードに接続され第１のデータを保持した第１のダミー磁気抵抗素子と、前記第１のダミー磁気抵抗素子と直列に接続され、一端が第２のノードに接続され、第１のデータを保持した第２のダミー磁気抵抗素子とからなる第１のダミーセルと、
一端が前記第１のノードに接続され前記第１のデータとは逆の第２のデータを保持した第３のダミー磁気抵抗素子と、前記第３のダミー磁気抵抗素子と直列に接続され、一端が前記第２のノードに接続され、第２のデータを保持した第４のダミー磁気抵抗素子とからなる第２のダミーセルと、
前記第１、第２のダミーセルから読み出される電位を合成して前記参照電位を生成する電位合成回路とを有することを特徴とする請求項１１記載の半導体記憶装置。
【請求項１４】
前記磁気メモリセルからのデータ読み出し時に、第１の期間では前記磁気メモリセルの前記両端間に第１の電位差を与え、第２の期間には前記磁気メモリセルの前記両端間に前記第１の電位差と同じ大きさで逆極性の第２の電位差を与える切換回路と、
前記第１の期間に前記磁気メモリセルから前記第２のビット線に読み出された電位を参照電位とし、前記第２の期間に前記磁気メモリセルから前記第２のビット線に読み出された電位を前記参照電位と比較して前記磁気メモリセルのデータを検知する読み出し回路
とを具備したことを特徴とする請求項１記載の半導体記憶装置。
【請求項１５】
前記磁気メモリセルからデータを読み出す動作時に、第１の期間には前記磁気メモリセルの前記両端間に所定の電位差を与え、第２の期間には前記磁気メモリセルの前記両端間に前記電位差と同じ大きさで逆極性の電位差を与える第１の切換回路と、
前記磁気メモリセルから前記第２のビット線に読み出された電位を前記第１の期間と第２の期間とで切り替えて出力する第２の切換回路と、
前記第２の切換回路から前記第１の期間に出力される電位を参照電位として保持し、前記第２の切換回路から前記第２の期間に出力される電位を前記参照電位と比較して前記磁気メモリセルのデータを検知するセンスアンプ
とを具備したことを特徴とする請求項１記載の半導体記憶装置。
【請求項１６】
前記磁気メモリセルからデータを読み出す動作時に、第１の期間には前記磁気メモリセルの前記両端間に第１の電位差を与え、第２の期間には前記磁気メモリセルの前記両端間に前記第１の電位差と同じ大きさで逆極性の第２の電位差を与える切換回路と、
一端及び他端を有し、一端が前記第２のビット線に接続され、前記第１の期間内に一時的にオン状態にスイッチング制御され、かつ前記第２の期間内に一時的にオン状態にスイッチング制御される第１のスイッチ素子と、
前記第１のスイッチ素子の他端に接続され、前記第１のスイッチ素子を介して入力される電位の変化を検知することによって前記磁気メモリセルのデータを検知するセンスアンプと、
前記センスアンプの入出力ノード間に接続され、前記第１の期間内にオン状態にスイッチング制御され、かつ前記第２の期間内に一時的にオン状態にスイッチング制御される第２のスイッチ素子
とを具備したことを特徴とする請求項１記載の半導体記憶装置。
【請求項１７】
複数の磁気メモリセルが行列状に配置されており、各磁気メモリセルは、それぞれトンネル磁気抵抗効果を持ち互いに逆のデータを保持する第１の磁気抵抗素子および第２の磁気抵抗素子と少なくとも１個以上のトランスファゲートを含み、これら第１、第２の磁気抵抗素子が前記各磁気メモリセルの両端間に直列に挿入されると共に上記少なくとも１個のトランスファゲートが上記第１、第２の磁気抵抗素子に直列に接続されたメモリセルアレイと、
前記メモリセルアレイの各行に設けられたそれぞれ複数の磁気メモリセルに共通に接続された複数の第１のワード線と、
前記メモリセルアレイの各列に設けられたそれぞれ複数の磁気メモリセルに共通に接続された複数の第１のビット線と、
前記メモリセルアレイの各列に設けられ、対応する前記複数の各第１のビット線に接続された複数のセンスアンプ
とを具備したことを特徴とする半導体記憶装置。
【請求項１８】
前記複数の各磁気メモリセルからデータを読み出す際に前記各磁気メモリセルの前記両端には所定の電位差が与えられ、前記複数の各磁気メモリセルはそれぞれ、前記第１の磁気抵抗素子および前記第２の磁気抵抗素子の合成抵抗と、前記第１の磁気抵抗素子または前記第２の磁気抵抗素子の抵抗値との比で決まる電位を前記第１のビット線に読み出すことを特徴とする請求項１７記載の半導体記憶装置。
【請求項１９】
前記少なくとも１個以上のトランスファゲートは、前記第１、第２の磁気抵抗素子の相互間に直列に接続された第１、第２のトランスファゲートであり、
前記第１、第２のトランスファゲートの両ゲート電極に共通に接続され、前記磁気メモリセルからデータを読み出す際に活性化される第２のワード線をさらに有することを特徴とする請求項１７記載の半導体記憶装置。
【請求項２０】
前記少なくとも１個以上のトランスファゲートは、前記磁気メモリセルの前記両端の一方と前記第１の磁気抵抗素子との間に接続された第１のトランスファゲートと、前記磁気メモリセルの前記両端の他方と前記第２の磁気抵抗素子との間に接続された第２のトランスファゲートであり、
前記第１、第２のトランスファゲートの両ゲート電極に共通に接続され、前記磁気メモリセルからデータを読み出す際に活性化される第２のワード線をさらに有することを特徴とする請求項１７記載の半導体記憶装置。
【請求項２１】
前記少なくとも１個以上のトランスファゲートは、前記第１の磁気抵抗素子と前記第２の磁気抵抗素子との間に接続された第１のトランスファゲートであり、
一端及び他端を有し、一端が前記第１の磁気抵抗素子と前記第１のトランスファゲートとの接続点に接続され、他端が前記ビット線に接続された第２のトランスファゲートと、
一端及び他端を有し、一端が前記第２の磁気抵抗素子と前記第１のトランスファゲートとの接続点に接続され、他端が前記ビット線に接続された第３のトランスファゲートと、
前記第１ないし第３のトランスファゲートの各ゲート電極に共通に接続され、前記磁気メモリセルからデータを読み出す際に活性化される第２のワード線とをさらに有することを特徴とする請求項１７記載の半導体記憶装置。
【請求項２２】
前記少なくとも１個以上のトランスファゲートは、前記第１の磁気抵抗素子と前記第２の磁気抵抗素子との間に接続された第１のトランスファゲートであり、
前記第１の磁気抵抗素子及び前記第２の磁気抵抗素子のいずれか一方と前記第１のトランスファゲートとの接続点と、前記ビット線との間に接続された第２のトランスファゲートと、
前記第１、第２のトランスファゲートの両ゲート電極に共通に接続され、前記磁気メモリセルからデータを読み出す際に活性化される第２のワード線とをさらに有することを特徴とする請求項１７記載の半導体記憶装置。
【請求項２３】
前記複数のセンスアンプは前記複数の第１のビット線に接続されており、前記複数のセンスアンプはそれぞれ、前記各第１のビット線の電位を参照電位と比較してデータを検知することを特徴とする請求項１７記載の半導体記憶装置。
【請求項２４】
前記参照電位は、データを読み出す際に前記磁気メモリセルの前記両端の一方に印加される第１の電位と前記磁気メモリセルの前記両端の他方に印加される第２の電位との中間の電位であることを特徴とする請求項２３記載の半導体記憶装置。
【請求項２５】
前記参照電位を生成する複数の参照電位生成回路を有することを特徴とする請求項２３記載の半導体記憶装置。
【請求項２６】
前記複数の参照電位生成回路はそれぞれ、前記複数の各磁気メモリセルと同様の磁気抵抗素子を用いて構成され、前記参照電位を生成するダミー磁気メモリセルと、前記ダミー磁気メモリセルで生成される参照電位が読み出される第２のビット線とからなることを特徴とする請求項２５記載の半導体記憶装置。
【請求項２７】
前記ダミー磁気メモリセルは、
一端が第１のノードに接続され第１のデータを保持した第１のダミー磁気抵抗素子と、前記第１のダミー磁気抵抗素子と直列に接続され、一端が第２のノードに接続され、第１のデータとは逆の第２のデータを保持した第２のダミー磁気抵抗素子とからなる第１のダミーセルと、
一端が前記第１のノードに接続され第１のデータを保持した第３のダミー磁気抵抗素子と、前記第３のダミー磁気抵抗素子と直列に接続され、一端が前記第２のノードに接続され、第２のデータを保持した第４のダミー磁気抵抗素子とからなる第２のダミーセルと、
前記第１、第２のダミーセルから読み出される電位を合成して前記参照電位を生成する電位合成回路とを含むことを特徴とする請求項２５記載の半導体記憶装置。
【請求項２８】
前記ダミー磁気メモリセルは、
一端が第１のノードに接続され第１のデータを保持した第１のダミー磁気抵抗素子と、前記第１のダミー磁気抵抗素子と直列に接続され、一端が第２のノードに接続され、第１のデータを保持した第２のダミー磁気抵抗素子とからなる第１のダミーセルと、
一端が前記第１のノードに接続され前記第１のデータとは逆の第２のデータを保持した第３のダミー磁気抵抗素子と、前記第３のダミー磁気抵抗素子と直列に接続され、一端が前記第２のノードに接続され、第２のデータを保持した第４のダミー磁気抵抗素子とからなる第２のダミーセルと、
前記第１、第２のダミーセルから読み出される電位を合成して前記参照電位を生成する電位合成回路とを含むことを特徴とする請求項２６記載の半導体記憶装置。
【請求項２９】
前記参照電位を生成する１つの参照電位生成回路を具備したことを特徴とする請求項２７記載の半導体記憶装置。
【請求項３０】
前記参照電位生成回路は、前記メモリセルアレイ内に設けられた一列分の複数のダミー磁気メモリセルからなることを特徴とする請求項２９記載の半導体記憶装置。
【請求項３１】
前記メモリセルアレイの各列毎に設けられ、前記磁気メモリセルからデータを読み出す際に前記メモリセルアレイの各列の複数の磁気メモリセルそれぞれの前記両端間に前記所定の電位差を供給する複数のドライバを具備したことを特徴とする請求項１８記載の半導体記憶装置。
【請求項３２】
前記複数のドライバはそれぞれ、前記メモリセルアレイの各列の複数の磁気メモリセルそれぞれの前記両端の一方に第１の電位を印加する第１のトランジスタと、前記メモリセルアレイの各列の複数の磁気メモリセルそれぞれの前記両端の他方に第２の電位を印加する第２のトランジスタとからなることを特徴とする請求項３１記載の半導体記憶装置。
【請求項３３】
前記複数のドライバはそれぞれ前記メモリセルアレイの列方向の一方の端部に配置されていることを特徴とする請求項３１記載の半導体記憶装置。
【請求項３４】
前記複数のドライバはそれぞれ、前記磁気メモリセルからデータを読み出す前に、前記メモリセルアレイの各列の複数の磁気メモリセルの前記両端を所定の電位にプリチャージすることを特徴とする請求項３１記載の半導体記憶装置。
【請求項３５】
前記第１、第２の電位差は絶対値が等しいことを特徴とする請求項３記載の半導体記憶装置。
【請求項３６】
前記センスアンプの一方の入力端に一端が接続された第１の容量素子と、
前記センスアンプの他方の入力端に一端が接続された第２の容量素子とを具備する請求項３記載の半導体記憶装置。
【請求項３７】
前記第１及び第２の容量素子の他端に制御信号が供給されることを特徴とする請求項３６記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に係り、特にトンネル型磁気抵抗効果（Tunneling Magneto Resistive Effect）を利用したMTJ（Magnetic Tunnel Junction）素子をメモリセルとして用いた磁気ランダムアクセスメモリ（MRAM: Magnetoresistive Random Access Memory）における磁気メモリセルの構成とメモリセルアレイの構成に関する。
【背景技術】
【０００２】
MRAMはトンネル型磁気抵抗効果を利用して情報を記憶するデバイスであり、不揮発性、高速動作、高集積性、高信頼性を兼ね備えるため、DRAMやEEPROMなどからの置き換えが可能なメモリデバイスとして期待され開発が進められている（非特許文献１〜３、特許文献１〜４参照）。
【０００３】
MRAMのメモリセルに使用されるMTJ素子は、２枚の強磁性体膜で１枚の絶縁膜を挟んだ構造を持ち、各々の強磁性体膜のスピンの方向が平行になった場合と、反平行になった場合とでトンネル電流の大きさが変わる、トンネル型磁気抵抗効果を持つ。
【０００４】
スピンの方向が平行になった場合はトンネル電流が大きくなるためにMTJ素子の抵抗値は低くなり、スピンの方向が反平行になった場合にはトンネル電流が小さくなるためにMTJ素子の抵抗値は高くなる。MRAMでは、MTJ素子の抵抗値が低い場合を“０”データ、抵抗値が高い場合を“１”データとして情報を記憶する。
【０００５】
図３７は、例えば非特許文献１の図8.2.1(b)に開示されているMRAMの代表的な1Tr-1MTJ型メモリセルを示す等価回路図である。
【０００６】
図中、１１はメモリセル、１２はMTJ素子、１３は選択用トランジスタであり、GNDは接地電極、BLはビット線、WWLは書き込み用ワード線、RWLは読み出し用ワード線を表わす。
【０００７】
図３８は、図３７に示した1Tr-1MTJ型メモリセルの断面構造の垂直面内のレイアウトを模式的に示す図である。
【０００８】
半導体基板１４はSTI（Shallow Trench Isolation）からなる素子分離領域１５によって複数の素子領域に区分されている。選択用トランジスタ１３は１つの素子領域に形成されている。１６は選択用トランジスタ１３のゲート酸化膜、１７、１７は同じくソース、ドレインとなる拡散層であり、１８は同じくゲート電極である。M0はそれぞれ第１配線層、M1はそれぞれ第２配線層、M2は第３配線層、CDはそれぞれ第１配線層M0と拡散層１７とを接続するコンタクト、C1は第２配線層M1と第１配線層M0とを接続するコンタクト、MXはMTJ接続用配線層、CXはMTJ接続用配線層MXと第２配線層M1とを接続するコンタクトである。また、図３８中のWWL、RWL、BL、GNDはそれぞれの配線層の用途を表わしており、WWLは書き込み用ワード線、RWLは読み出し用ワード線、BLはビット線、GNDは接地電極を表わす。図３８に示されるように、ビット線BLと書き込み用ワード線WWLは互いに直交する方向に延長して配置されている。
【０００９】
メモリセル１１にデータを書き込む時には、ビット線BLと書き込み用ワード線WWLに電流を流すことでMTJ素子１２に合成磁場を発生させてデータを書き込む。メモリセル１１からのデータの読み出し時には、読み出し用ワード線RWLを活性化させ、ビット線BLから接地電極GNDに電流を流し、ビット線BLに接続されたセンスアンプでデータを読み出す。
【００１０】
ここで、図３７に示す従来の磁気メモリセルからデータを読み出す場合について考える。
【００１１】
図３９（ａ）は、定電流を磁気メモリセルに流し、磁気メモリセルからのデータを電圧に変換して読み出す方式の概念図である。
【００１２】
図３９（ａ）中、２１は定電流源、２２は電圧計、１１は磁気メモリセル、Rmcは磁気メモリセル１１の持つ抵抗値、iは磁気メモリセル１１に流れる電流をそれぞれ表わす。電圧計２２で示される電圧値Vsignalは、Vsignal=Rmc×i、即ち、磁気メモリセル１１に流れる電流iと磁気メモリセル１１の抵抗値Rmcとの積となる。
【００１３】
図３９（ｂ）は、定電圧を磁気メモリセルに印加し、磁気メモリセルからのデータを電流に変換してデータを読み出す方式の概念図である。
【００１４】
図３９（ｂ）中、２３は定電圧源、２４は電流計、１１は磁気メモリセル、Rmcは磁気メモリセル１１の持つ抵抗値、vは磁気メモリセル１１に印加される電圧を表わす。
【００１５】
電流計２４で示される電流値Isignalは、Isignal=v/Rmc、即ち、磁気メモリセル１１に印加される電圧vと磁気メモリセル１１の抵抗値Rmcの商となる。
【００１６】
これらの読み出し電圧、もしくは読み出し電流の式から分かるように、従来の読み出し方式では、磁気メモリセルから読み出される信号量は磁気メモリセルの持つ抵抗値Rmcの絶対値に依存する。従って、メモリチップ間で磁気抵抗素子の抵抗値がばらついた場合、そのばらつき量が直接に読み出し信号量に影響を与えるという問題点がある。
【００１７】
加えて、磁気メモリセルへ電流を流す経路、または電圧を印加する経路の寄生抵抗によっても読み出し信号量が変動するという問題点がある。即ち、メモリセルアレイ内のMRAMセルの位置によって、定電流源または定電圧源とセンスアンプとの距離が異なるので、例えば同一カラム内においても異なる磁気メモリセル間では読み出される信号の絶対値が異なってしまうという問題点がある。
【００１８】
一方、２つのMTJ素子の抵抗比を読み出すものとして、特許文献５の図２２及び図２３に示すような1Tr＋2MTJ構成のMRAMも提案されている。本例では、２つのMTJ素子を直列に接続し、その中間ノードにトランジスタのドレインを接続するメモリセル構成をとり、そのトランジスタのソースはビット線を介してセンスアンプに接続している。本例では２つのMTJ素子の抵抗比を読み出すために、MTJ素子の抵抗のばらつきへの耐性が高いという利点がある。
【００１９】
しかし、一対のビット線相互間の電流パスを遮断することができない。そのために、読み出し動作時にはメモリセルへの実効的な印加電圧が低下して読み出し信号量が低下するという問題点がある。加えて書き込み動作時には、ビット線相互間に並列に接続されている全てのメモリセルを介して、一方のビット線から他方のビット線に電流が流れてしまうために、実効的な書き込み電流が低下し、そのために書き込み用ドライバから供給する書き込み電流を増加させなくてはならないという問題点がある。
【００２０】
上記したように従来のMRAMは、MRAMセルの磁気抵抗素子の抵抗値がばらついた場合、そのばらつき量が直接に読み出し信号量に影響を与えるという問題点がある。また、メモリセルアレイ内のMRAMセルの位置によって読み出される信号の絶対値が異なってしまうという問題点がある。
【非特許文献１】Roy Scheuerlein et.al."A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell", ISSCC2000 Technical Digest pp.128 〜pp.129
【非特許文献２】ISSCC2000 Technical Digest pp.130 〜pp.131
【非特許文献３】ISSCC2001 Technical Digest pp.122 〜pp.123
【特許文献１】特開2002-25245号公報
【特許文献２】米国特許第5,946,227号明細書
【特許文献３】米国特許第5,986,925号明細書
【特許文献４】米国特許第6,545,906号明細書
【特許文献５】特開2001-236781号公報
【発明の開示】
【発明が解決しようとする課題】
【００２１】
本発明は上記の問題点を解決すべくなされたもので、MRAMセルの磁気抵抗素子の抵抗値のばらつきや、メモリセルアレイ内のMRAMセルの位置に拘らず、MRAMセルの読み出し信号量を安定化し、MRAMの読み出し動作速度の増加を防ぎつつ、大規模なメモリセルアレイ構成を可能とし、チップ面積の低減およびチップコストの低減を図り得る半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００２２】
本発明の半導体記憶装置は、それぞれトンネル磁気抵抗効果を持ち互いに逆のデータを保持する第１の磁気抵抗素子及び第２の磁気抵抗素子と少なくとも１個以上のトランスファゲートとを含み、これら第１、第２の磁気抵抗素子が両端間に直列に挿入されると共に上記少なくとも１個以上のトランスファゲートが上記第１、第２の磁気抵抗素子に直列に接続された磁気メモリセルと、前記磁気メモリセルの両端にそれぞれ接続された第１及び第２のビット線と、前記磁気メモリセル内に配置された書込み用の第１のワード線と、前記磁気メモリセルに接続されたデータ読み出し用の第３のビット線と、前記少なくとも１個以上のトランスファゲートのゲート電極に接続された読み出し用の第２のワード線とを具備したことを特徴とする。
【発明の効果】
【００２３】
本発明の半導体記憶装置によれば、磁気メモリセルの磁気抵抗素子の抵抗値のばらつきや、メモリセルアレイ内の磁気メモリセルの位置に拘らず、磁気メモリセルセルの読み出し信号量を安定化し、磁気メモリセルの読み出し動作速度の増加を防ぎつつ、大規模なメモリセルアレイ構成を可能とし、チップ面積の低減およびチップコストの低減を図ることができる。
【発明を実施するための最良の形態】
【００２４】
＜本発明の原理＞
図１は本発明の原理を説明するために使用されるMRAMにおけるメモリセルアレイ内の１個の磁気メモリセルを示す等価回路図である。
【００２５】
磁気メモリセル３１は、両端間にそれぞれトンネル型磁気抵抗効果を持つ２つのMTJ素子MTJ[0]およびMTJ[1]が直列接続された構成を有する。すなわち、このMRAMの磁気メモリセル３１は2MTJ型のものである。この場合、２つのMTJ素子MTJ[0]、MTJ[1]には互いに逆のデータが記憶される。なお、以下の説明において、２つのMTJ素子MTJ[0]、MTJ[1]を区別しないで表わす場合には単にMTJと記す。
【００２６】
WBL[0]およびWBL[1]は磁気メモリセル３１にデータを書き込むための書き込み用ビット線である。一方の書き込み用ビット線WBL[0]は一方のMTJ素子MTJ[0]の一端に接続されている。他方の書き込み用ビット線WBL[1]は他方のMTJ素子MTJ[1]の一端に接続されている。磁気メモリセル３１内に書き込み用ワード線WWLが配置されている。書き込み用ワード線WWLは、データ書き込み時に磁気メモリセル３１を選択するために使用される。一方及び他方のMTJ素子MTJ[0]、MTJ[1]の各他端は共通に接続され、この共通接続ノードに読み出し用のビット線RBLが接続されている。読み出し用のビット線RBLは、磁気メモリセル３１からデータを読み出す際にデータが読み出される。
【００２７】
書き込みビット線WBL[0]、WBL[1]は互いに平行に配置され、これらに対して直交する方向に書き込みワード線WWLが配置される。このように書き込みビット線WBL[0]およびWBL[1]と書き込みワード線WWLとが互いに交差するように配置されていると、書き込みビット線WBL[0]、WBL[1]と書き込みワード線WWLの各交点に対応してMTJ素子MTJ[0]、MTJ[1]を配置することができる。
【００２８】
通常は、複数の磁気メモリセル３１が行列状に配置されたメモリセルアレイ、複数本の書き込み用ワード線WWL、複数対の書き込み用ビット線WBL[0]、WBL[1]などにより１つのセルアレイユニットが構成され、複数のセルアレイユニットが半導体基板上に積み重ねられてセルアレイ積層構造が構成される。
【００２９】
磁気メモリセル３１に対してデータを書き込む際は、書き込み用ワード線WWL、書き込み用ビット線WBL[0]、WBL[1]に電流を流し、その電流によって発生する合成磁界によってMTJ素子MTJ[0]、MTJ[1]のスピンの向きを互いに逆（平行または反平行）にすることにより達成される。この場合、書き込みワード線WWLには一定方向に向かう電流を流し、書き込みビット線WBL[0]、WBL[1]には書き込みデータに応じて互いに逆方向に向かう電流を流す。
【００３０】
磁気メモリセル３１からデータを読み出す際は、一方の書き込み用ビット線WBL[0]にV0なる電位を印加し、他方の書き込み用ビット線WBL[1]にはV0とは異なるV1なる電位を印加することで磁気メモリセル３１の両端間に所定の電位差を与える。このとき、MTJ素子MTJ[0]またはMTJ[1]の抵抗値と、MTJ素子MTJ[0]およびMTJ[1]の合成抵抗との比で決まる電位がデータとして読み出し用ビット線RBLに読み出される。
【００３１】
次に、読み出し信号量について考察する。
【００３２】
いま、“１”データが記憶されている状態のMTJ素子の抵抗値をRa、“０”データが記憶されている状態のMTJ素子の抵抗値をRpとし、MTJ素子に所定の磁界を印加する前後の抵抗値の変化率MR比は(Ra-Rp)/Rp=(Ra/Rp)-1で表される。ここで、Ra=(1+MR)×Rpと定義する。
【００３３】
また、一方のMTJ素子MTJ[0]の記憶データが“０”で、他方のMTJ素子MTJ[1]の記憶データが“１”の時を磁気メモリセル３１にデータ“１”が記憶されていると定義し、一方のMTJ素子MTJ[0]の記憶データが“１”で、他方のMTJ素子MTJ[1]の記憶データが“０”の時を磁気メモリセル３１に“０”が記憶されていると定義する。磁気メモリセル３１の記憶データが“１”の場合、読み出し用ビット線RBLの電位Vsig1は、
Vsig1＝{Ra／(Ra＋Rp)}×(V0−V1)                    …(１)
で与えられる。同様に磁気メモリセル３１の記憶データが“０”の場合、読み出し用ビット線RBLの電位Vsig0は、
Vsig0＝{Rp／(Ra＋Rp)}×(V0−V1)                    …(２)
で与えられる。これらの１、２式を先の変化率MRを用いて書き直すと、
Vsig1＝{(1＋MR)／(2＋MR)}×(V0−V1)              …（３）
Vsig0＝{1／(2＋MR)}×(V0−V1)                    …（４）
となる。ここで、Vsig0とVsig1の平均値、即ち、読み出し時の参照電位Vrefは、次のように与えられる。
【００３４】
Vref＝(Vsig0＋Vsig1)／2＝(V0−V1)／2                …（５）
即ち、上記した磁気メモリセル３１によれば、２つのMTJ素子を直列接続した構成をとり、２つのMTJ素子には互いに逆のデータが蓄えられる。磁気メモリセル３１からのデータの読み出しの際には、磁気メモリセル３１の両端間に電位差を与え、２つのMTJ素子相互間の接続ノードの電位を読み出すことで行われるので、読み出し信号の値は、MTJ素子の抵抗の絶対値に依存せず、２つのMTJ素子の抵抗比によって決まる。
【００３５】
このような動作原理により、異なるメモリチップ間でMTJ素子の抵抗がばらついた場合にも、読み出される信号電圧の絶対値は変化せず、一定の読み出しマージンが確保され、また、センス系回路をチップ毎に調整する必要が無い。
【００３６】
また、読み出し時にセンスアンプに入力される参照電位は、MTJ素子の抵抗値に依存せず、メモリセルの両端に印加される電位差の１／２、つまり“１”データと“０”データの中間電位とすることができる。このため、異なるチップ間でMTJ素子の抵抗値がばらついた場合にも参照電位をチップ毎に調整する必要が無い。
【００３７】
さらに、読み出し動作に際して、従来例で必要とされた定電流源や電圧クランプ回路などのフィードバック系回路が不要になる。このため、センス系回路が単純となり、コア部回路のレイアウト面積を縮小することができる。例えばDRAMの場合と同様のラッチ型センスアンプを採用した場合には、バースト読み出しなどの機能も実現できる。
【００３８】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００３９】
＜第１の実施形態＞
図２（ａ）は、本発明の第１の実施形態に係るMRAMにおけるメモリセルアレイ内の１個の磁気メモリセルを示す等価回路図である。
【００４０】
この実施形態の磁気メモリセルは、前述した図１の2MTJ型の磁気メモリセルと比べて、一方のMTJ素子MTJ[0]の他端と読み出し用ビット線RBLとの間にセル選択用のトランスファゲート３２が挿入され、他方のMTJ素子MTJ[1]の他端と読み出し用ビット線RBLとの間にセル選択用のトランスファゲート３３が挿入されている点が異なる。この２つのトランスファゲート３２、３３としてそれぞれNMOSFETが用いられており、各ゲート電極は読み出し用ワード線RWLに接続されている。そして、２つのセル選択用トランスファゲート３２、３３の直列接続ノードがデータ読み出しノードとなって読み出し用ビット線RBLに接続されている。
【００４１】
すなわち、この第１の実施形態に係るMRAMの磁気メモリセル３１は、それぞれ２個のMTJ素子とMOSFETとからなる2Tr-2MTJ型のメモリセルである。
【００４２】
図２（ａ）に示す磁気メモリセル３１の動作は、図１の磁気メモリセルの動作と比べて、２つのセル選択用トランスファゲート３２、３３のオン／オフ状態が読み出し用ワード線RWLにより制御される点以外は、基本的には同じである。
【００４３】
第１の実施形態において、トランスファゲート３２、３３のオン抵抗が十分に小さければ、図１のMRAMの場合と同様に、読み出し信号の値は２つのMTJ素子の抵抗比によって決まる。
【００４４】
このように、第１の実施形態に係るMRAMでは、読み出し用ワード線RBLと各MTJ素子との間にそれぞれ１個のトランスファゲートが設けられている。このため、セルアレイ中の活性化状態、つまり選択状態の磁気メモリセルと、非活性化状態、つまり非選択状態の磁気メモリセルとの間で、読み出し用ビット線RBLを介した回り込み電流を遮断するように分離することができ、確実な読み出し動作が実現できる。
【００４５】
図２（ｂ）は、図２（ａ）に示した2Tr-2MTJ型のメモリセルの一部の素子構造を模式的に示す断面図である。
【００４６】
セル選択用のトランスファゲート３２または３３は、半導体基板３４内に形成されたSTI（Shallow Trench Isolation）からなる素子分離領域３５によって区分されたアクティブ領域に形成されている。３６はトランスファゲート３２または３３のゲート酸化膜、３７、３７は同じくソース、ドレインとなる拡散層であり、３８は同じくゲート電極である。M0はそれぞれ第１配線層、M1はそれぞれ第２配線層、M2は第３配線層、CDはそれぞれ第１配線層M0と拡散層３７とを接続するコンタクト、C1は第２配線層M1と第１配線層M0とを接続するコンタクト、MXはMTJ接続用配線層、CXはMTJ接続用配線層MXと第２配線層M1とを接続するコンタクトである。
【００４７】
また、図２（ｂ）中のWWL、RWL、WBL、RBLはそれぞれの配線層の用途を表わしており、WWLは書き込み用ワード線、RWLは読み出し用ワード線、WBLは書き込み用ビット線、RBLは読み出し用ビット線を表わす。
【００４８】
図２（ｂ）に示されるように、書き込み用ワード線WWLと書き込み用ビット線WBLとは互いに直交する方向に配置されており、書き込み用ワード線WWLと書き込み用ビット線WBLの各交差位置に対応してMTJ素子が配置されている。この場合、読み出し用ビット線RBLが書き込み用ビット線WBLと平行に配置されている例を示している。
【００４９】
なお、図２（ｂ）では、MJT素子の下方に配線される下部配線である第２配線層M1により書き込み用ワード線WWLが構成され、MJT素子の上部配線である第３配線層M2によって書き込み用ビット線WBLが構成される場合を示したが、これに限らず、他の配線構造を採用した場合にも本発明を適用できる。
【００５０】
図３は図２（ｂ）中のコンタクトC1及びそれよりも下層部分の平面レイアウトの一例を示し、図４は図２（ｂ）中のコンタクトC1及びそれよりも上層部分の平面レイアウトの一例を示している。なお、図３中のＡＡは、素子分離領域３５によって区分されたアクティブ領域であり、ＧＣはセル選択用トランスファゲート３２または３３のゲート電極３８に相当する。
【００５１】
＜第１の実施形態の第１の変形例＞
図５及び図６は、第１の実施形態の磁気メモリセルに対し、先の特許文献４に示されている磁気抵抗素子を適用した例であり、図５は図２（ｂ）中のコンタクトC1及びそれよりも下層部分の平面レイアウトの一例を示し、図６は図２（ｂ）中のコンタクトC1及びそれよりも上層部分の平面レイアウトの一例を示している。図５の平面レイアウトは、図３の平面レイアウトと同じである。図６と図４との違いは、二本の交差する書き込み配線（WBL、WWL）に対してMTJ素子が４５度傾いて配置されている点である。
【００５２】
本例における書き込み動作は、特許文献４に示されているように、書き込み用ワード線WWLと書き込み用ビット線WBLとにそれぞれ一方向に電流を流すことで発生する磁界によって行われる。
【００５３】
具体的には、次の４段階の書き込み手順により書き込み動作を行う。まず第１段階として、書き込み用ワード線WWLに図面の下方向から上方向に向かう電流を流して、フリー層を形成する２つの強磁性層が反強磁性結合を保ちながら回転してそれらの合成磁界がWWLを流れる電流による磁界の方向を向くようにする。次に第２段階として、書き込み用ワード線WWLに電流を流したまま書き込み用ビット線WBLに図面の右方向から左方向に電流を流して、フリー層を形成する２つの強磁性層が反強磁性結合を保ちながら回転してそれらの合成磁界がWWLとWBLを流れる電流による合成磁界の方向を向くようにする。次に第３段階として、書き込み用ワード線WWLを流れていた電流を止めて書き込み用ビット線WBLを流れる電流のみとして、フリー層を形成する２つの強磁性層が反強磁性結合を保ちながら回転して、それらの合成磁界が書き込み用ビット線WBLを流れる電流による磁界の方向を向くようにする。最後に第４段階として、書き込み用ビット線WBLを流れていた電流を止めて磁気抵抗素子への磁界印加を終了させることで、フリー層を形成する２つの強磁性層の磁化方向を安定状態である容易軸方向に揃わせる。
【００５４】
上述したように、本例における磁気抵抗素子の書き込み動作は、従来と比べて特殊な書き込み手順で行われる。しかしながら、磁気抵抗特性は従来と同じであり、その磁気抵抗値は固定層の磁化方向とフリー層の磁化方向の相対関係によって決まる。従って、読み出し動作は従来と同様であり、本実施形態におけるメモリセルにおいて磁気抵抗素子のみを、特許文献４に記載されている磁気抵抗素子に置き換えることで、第１の実施形態と同様の読み出し動作を行うことができる。
【００５５】
＜第１の実施形態の第２の変形例＞
図７は、本発明の第１の実施形態の第２の変形例に係るMRAMにおけるメモリセルアレイ内の１個の磁気メモリセルを示す等価回路図である。
【００５６】
図７に示す磁気メモリセルは、図２（ａ）に示した磁気メモリセルと比べて、一方のMTJ素子MTJ[0]の書き込み用ビット線WBL[0]側にセル選択用のトランスファゲート３２が挿入され、他方のMTJ素子MTJ[1]の書き込み用ビット線WBL[1]側にセル選択用のトランスファゲート３３が挿入されている点と、２つのMTJ素子MTJ[0]およびMTJ[1]の直列接続ノードがデータ読み出しノードとなっている点が異なり、その他は同じである。
【００５７】
＜第２の実施形態＞
図８（ａ）は本発明の第２の実施形態に係るMRAMにおけるメモリセルアレイ内の１個の磁気メモリセルを示す等価回路図である。
【００５８】
図８（ａ）に示す磁気メモリセルは、２個のMTJ素子と３個のトランスファゲート用NMOSFETからなる3Tr-2MTJ型の磁気メモリセルである。この磁気メモリセル３１では、MTJ素子MTJ[0]とMTJ[1]の間にセル選択用のトランスファゲート３９が挿入され、MTJ素子MTJ[0]とトランスファゲート３９の一端との接続ノードに第１の読み出し用トランスファゲート４０の一端が接続され、MTJ素子MTJ[1]とセル選択用トランスファゲート３９との接続ノードに第２の読み出し用トランスファゲート４１の一端が接続され、これらの２つの読み出し用トランスファゲート４０、４１の各他端同士が共通に読み出し用ビット線RBLに接続されている。上記各トランスファゲート３９、４０、４１の各ゲート電極は読み出し用ワード線RWLに共通に接続されている。
【００５９】
図８（ａ）に示す3Tr-2MTJ型の磁気メモリセルの動作は、図１に示した2MTJ型の磁気メモリセルと比べて、３つのセル選択用トランスファゲート３９、４０、４１のオン／オフ状態が読み出し用ワード線RWLにより制御される点以外は、基本的には同じである。
【００６０】
前述したように、MTJ素子MTJ[0]、MTJ[1]相互間にトランスファゲート３９を挿入し、各MTJ素子MTJと読み出し用ビット線RBLとの間にトランスファゲート４０、４１を設けたことにより、セルアレイ中の活性化状態のメモリセルと非活性化状態のメモリセルとの間で読み出し用ビット線RBLを介した回り込み電流を遮断するように分離でき、確実な読み出し動作が実現できる。
【００６１】
図８（ｂ）は、図８（ａ）に示した3Tr-2MTJ型メモリセルの一部の素子構造を模式的に示す断面図である。ここで、トランスファゲート４０または４１は、半導体基板３４内に形成された素子分離領域３５によって区分されたアクティブ領域に形成されている。
【００６２】
図９は図８（ｂ）中のコンタクトC1及びそれよりも下層部分の平面レイアウトの一例を示し、図１０は図８（ｂ）中のコンタクトC1及びそれよりも上層部分の平面レイアウトの一例を示している。図９に示すように、２個のMTJ素子相互間で第１配線層M0が横方向に延長されている位置には、アクティブ領域ＡＡが設けられていない領域が存在する。なお、図９中のＧＣはセル選択用トランスファゲート４０または４１のゲート電極３８に相当する。
【００６３】
なお、本実施形態において、図８（ｂ）中のコンタクトC1及びそれよりも上層部分の平面レイアウトを、図６のものに置き換えることで、特許文献４に記載されている磁気抵抗素子を適用することができる。
【００６４】
＜第２の実施形態の変形例＞
図１１は、図９に示した下層の平面レイアウトの他の例を示している。図１１の平面レイアウトは、図９の平面レイアウトと比較して、２個のMTJ素子相互間で第１配線層M0が横方向に延長されている位置にもアクティブ領域ＡＡを連続して設けるようにした点が異なり、その他は同じである。
【００６５】
図９中のアクティブ領域ＡＡの凹部は、パターンの微細化が進んだ場合にはリソグラフィが困難となると予想される。従って、このような凹部の無いレイアウトのほうが、より微細化に適したレイアウトパターンであると言える。
【００６６】
また、本変形例においても，C1から上層部分のレイアウトを図６のものに置き換えることで、特許文献４に記載されている磁気抵抗素子を適用することができる。
【００６７】
＜第３の実施形態＞
図１２（ａ）は本発明の第３の実施形態に係るMRAMにおけるメモリセルアレイ内の１個の磁気メモリセルを示す等価回路図である。
【００６８】
図１２（ａ）に示す磁気メモリセルは、図８（ａ）に示した磁気メモリセルと比べて、第２の読み出し用トランスファゲート４１が省略されている点が異なる。つまり、図１２（ａ）に示す磁気メモリセルは2Tr-2MTJ型の磁気メモリセルである。
【００６９】
換言すれば、図１２（ａ）の2Tr-2MTJ型磁気メモリセルは、図１の2MTJ型の磁気メモリセルにおけるMTJ素子MTJ[0]とMTJ[1]との間にセル選択用のトランスファゲート３９が挿入され、一方のMTJ素子MTJ[0]とトランスファゲート３９の一端との接続ノードが、読み出し用のトランスファゲート４０を介して読み出し用ビット線RBLに接続されている。上記トランスファゲート３９、４０としてそれぞれNMOSFETが用いられており、そのゲートは読み出し用ワード線RWLに共通に接続されている。
【００７０】
なお、この実施形態では読み出し用のトランスファゲートとしてトランスファゲート４０を設けているが、その代わりに図８（ａ）中のトランスファゲート４１を設けるようにしてもよい。
【００７１】
図１２（ａ）に示す2Tr-2MTJ型の磁気メモリセルの動作は、図１に示した2MTJ型の磁気メモリセルと比べて、２つのセル選択用トランスファゲート３、４のオン／オフ状態が読み出し用ワード線RWLにより制御される点以外は、基本的には同じである。
【００７２】
そして、前記したようにMTJ素子MTJ[0]、MTJ[1]相互間にトランスファゲート３９を設け、磁気メモリセルと読み出し用ビット線RBLとの間にトランスファゲート４０を設けたことにより、セルアレイ中の活性化状態のメモリセルと非活性化状態のメモリセルとの間で読み出し用ビット線RBLを介した回り込み電流を遮断するように分離することができ、確実な読み出し動作が実現される。
【００７３】
図１２（ｂ）は、図１２（ａ）に示した2Tr-2MTJ型のメモリセルの一部の素子構造を模式的に示す断面図である。ここで、セル選択用トランスファゲート４０は、半導体基板３４内に形成された素子分離領域３５によって区分されたアクティブ領域に形成されている。
【００７４】
図１３は図１２（ｂ）中のコンタクトC1及びそれよりも下層部分の平面レイアウトの一例を示し、図１４は図１２（ｂ）中のコンタクトC1及びそれよりも上層部分の平面レイアウトの一例を示している。なお、図１３中のＧＣはセル選択用トランスファゲート４０のゲート電極３８に相当する。ここでは、読み出し用ビット線RBLが書き込み用ビット線WBLと平行に配置されている例を示している。
【００７５】
なお、本実施形態においても，C1から上層部分のレイアウトを図６のものに置き換えることで、特許文献４に記載されている磁気抵抗素子を適用することができる。
【００７６】
＜第４の実施形態＞
図１５は本発明の第４の実施形態に係るMRAMにおけるメモリセルアレイ内の１個の磁気メモリセルと読み出し系回路を示す等価回路図である。
【００７７】
図１５に示すMRAMでは、図２（ａ）のMRAMと比べて、読み出し系回路が追加されている点が異なる。この読み出し系回路はセンスアンプ４２を含む。さらに、読み出し時に書き込み用ビット線WBL[0]、WBL[1]それぞれに印加するめたの電圧V0、V1のノードと、書き込み用ビット線WBL[0]、WBL[1]との間にトランスファゲート４３、４４が挿入されている点が異なる。センスアンプ４２は、読み出し用のビット線RBLに読み出される電位を参照電位Vrefと比較してデータを検知し、信号Vsaoutを出力する。なお、図１５に示す磁気メモリセルは説明を簡略化するために前述した2Tr-2MTJ型のものを示したが、これに限らず前述した3Tr-2MTJ型のもの等を用いることもできる。
【００７８】
センスアンプ４２に供給される参照電位Vrefは、参照電位発生回路で生成され、通常、その値はV0とV1の中間電位、即ち、Vref＝(V0＋V1)/2となる電位である。
【００７９】
読み出し動作時においては、トランスファゲート４３、４４が共にオンになり、磁気メモリセル３１の両端に(V0−V1)なる電位差が印加される。そして、読み出し用のワード線RWLが前記V0、V1の平均値に読み出し電位を加えた電位よりもNMOSFETの閾値電圧Vth以上高い電位にされる。これにより、磁気メモリセル３１内のセル選択用のトランスファゲート３２、３３がオンになり、磁気メモリセル３１から読み出された信号が読み出し用ビット線RBLに転送され、センスアンプ４２に入力される。センスアンプ４２では、参照電位Vrefを基準として、読み出し用ビット線RBLの電位のセンス動作が行われる。
【００８０】
本実施形態では、読み出し動作時に、書き込み用のビット線WBL[0]、WBL[1]にはある一定の電位を供給すればよく、また、センスアンプ４２で使用する参照電位Vrefも、書き込み用ビット線WBL[0]、WBL[1]に印加されるV0とV1の電位の中間電位であればよい。
【００８１】
従って、フィードバック回路を含む定電圧回路や、特殊な基準電位を生成する必要がなく、MRAMのコア部を構成する回路を簡略化できる。また、センスアンプ４２は単純な構成のラッチ回路によって実現でき、センスアンプ４２を磁気メモリセル３１の配置ピッチと同じピッチでレイアウトできる。これにより、例えばバースト読み出しなどが実現できる。
【００８２】
＜第５の実施形態＞
図１６は本発明の第５の実施形態に係るMRAMにおけるメモリセルアレイ内の１個の磁気メモリセルと読み出し系回路を示す等価回路図である。
【００８３】
図１６に示すMRAMは、前述した第４の実施形態のMRAMと比べて、センスアンプ４２に供給される参照電位Vrefを生成する回路が追加されている。
【００８４】
本例では、参照電位Vrefはダミー磁気メモリセル４５で生成される。この参照電位Vrefは、先に述べたようにV0とV1の中間電位、即ち(V0＋V1)/2である。
【００８５】
ダミー磁気メモリセル４５は、磁気メモリセル３１内のMJT素子と同様のダミーMJT素子を用いて上記参照電位Vrefを生成するように構成されている。そして、ダミー磁気メモリセル４５で生成される参照電位Vrefが、ダミー読み出し用ビット線DRBLに読み出され、センスアンプ４２に供給される。
【００８６】
なお、図１６中、磁気メモリセル３１およびダミー磁気メモリセル４５は説明を簡略化するために前述した2Tr-2MTJ型の磁気メモリセルである場合を示している。しかし、これに限らず、前述した3Tr-2MTJ型のもの等を用いることができる。
【００８７】
次に、ダミー磁気メモリセル４５の一具体例について説明する。
【００８８】
ダミー磁気メモリセル４５は第１、第２のダミーセル４６、４７からなる。第１のダミーセル４６は、互いに逆のデータを保持した２個のダミーMJT素子DMJT[0L]およびDMTJ[1L]と、読み出し用のトランスファゲート３２、３３に対応したダミー読み出し用のトランスファゲート３２、３３とからなる。第２のダミーセル４７は、互いに逆のデータであってかつ第１のダミーセル４６とは逆のデータを保持する２個のダミーMJT素子DMTJ[0R]およびDMTJ[1R]と、読み出し用のトランスファゲート３２、３３に対応したダミー読み出し用のトランスファゲート３２、３３とからなる。この場合、ダミーMJT素子DMTJ[0L]とDMTJ[0R]はそれぞれ逆データを記憶するように設定される。そして、上記２個のダミーセル４６、４７からそれぞれ対応してトランスファゲート３２、３３を介して読み出された電位が、ダミーセルの読み出し用ワード線DRWLで合成されることで、参照電位Vrefが生成される。なお、図１６中、DWWL[0]およびDWWL[1]はダミーセルの書き込み用ワード線である。
【００８９】
これにより、読み出し動作時にダミーセルの読み出し用ワード線DRWLが活性化された場合、ダミーセルの読み出し用ビット線DRBLに(V0−V1)/2で表される参照電位が合成される。
【００９０】
次に、図１６中のダミー磁気メモリセル４５の変形例を説明する。
【００９１】
図１７に示すダミー磁気メモリセル４５は第１、第２のダミーセル４６、４７からなる。図１６のダミー磁気メモリセルと異なる点は、第１のダミーセル４６内には互いに同じデータを保持する２個のダミーMJT素子DMJT[0L]、DMJT[0L]が設けられ、第２のダミーセル４７内には互いに同じデータであって第１のダミーセルとは逆のデータを保持する２個のダミーMJT素子DMJT[1R]、DMJT[1R]が設けられることである。そして、上記第１、第２のダミーセル４６、４７からそれぞれ対応してダミー読み出し用トランスファゲート３２、３３を介して読み出された電位が、ダミー読み出し用ビット線DRBLで合成されて参照電位Vrefが生成される。
【００９２】
これにより、読み出し動作時にダミー読み出し用ワード線DRWLが活性化された場合、ダミー読み出し用ビット線DRBLには(V0−V1)／2で表される参照電位が出力される。
【００９３】
ここでは、データを読み出す対象のメモリセルと同一カラムにダミーセルを配置した例を説明した。しかし、ダミーセルは、データ読み出し対象のメモリセルとは異なるカラムに配置することもできる。
【００９４】
なお、１７中、磁気メモリセル３１およびダミー磁気メモリセル４５は説明を簡略化するために前述した2Tr-2MTJ型のものを示したが、これに限らず、前述した3Tr-2MTJ型のもの等を用いることもできる。
【００９５】
＜第６の実施形態＞
図１８は本発明の第６の実施形態に係るMRAMにおけるメモリセルアレイ内の１個の磁気メモリセルと読み出し系回路の一部を示す等価回路図である。
【００９６】
図１８に示すMRAMは、前述した第１の実施形態のMRAMと比べて、磁気メモリセル３１からデータを読み出す動作時に、第１の期間にはMTJ素子MTJ[0]、MTJ[1]間に所定の電位差を与え、第２の期間にはMTJ素子MTJ[0]、MTJ[1]間に前記電位差と同じ大きさで逆極性の電位差を与える切換回路５０が付加されている点が異なる。すなわち、図１８には、第１の期間に磁気メモリセルから読み出し用ビット線RBLに読み出された電位を読み出し回路６０内のセンスアンプの参照電位として用い、第２の期間に磁気メモリセルから読み出し用ビット線RBLに読み出された電位をセンスアンプで参照電位と比較してMCのデータを検知して信号Vsaoutを出力する疑似的な自己リファレンス方式の読み出し系回路が示されている。
【００９７】
なお、図１８中、磁気メモリセル３１は説明を簡略化するために前述した2Tr-2MTJ型のものである場合を示しているが、これに限らず、前述した3Tr-2MTJ型のもの等を用いることもできる。
【００９８】
切換回路５０は例えば、電圧V0のノードと書き込み用ビット線WBL[0]との間に挿入された第１グループのスイッチ素子５１と、電圧V1と前記WBL[0]との間に挿入された第２グループのスイッチ素子５２と、電圧V1のノードと書き込み用ビット線WBL[1]との間に挿入された第１グループのスイッチ素子５３と、電圧V0のノードと書き込み用ビット線WBL[1]との間に挿入された第２グループのスイッチ素子５４とからなる。第１グループの２個のスイッチ素子５１、５３は、第１の期間に活性化制御される第１のスイッチ制御線Paによってオン状態にスイッチング制御される。第２グループの２個のスイッチ素子５２、５４は、第２の期間に活性化制御される第２のスイッチ制御線Pbによってオン状態にスイッチング制御される。
【００９９】
本例のMRAMは、選択された磁気メモリセル３１からデータを読み出す際、書き込み用ビット線WBL[0]、WBL[1]間に印加される電位差を、一回目の読み出し動作と二回目の読み出し動作とで切り替えて読み出し動作を行う。
【０１００】
即ち、一回目の読み出し動作においては、第１のスイッチ制御線Paが活性化されて第１グループの２個のスイッチ素子５１、５３がオン状態となる。これにより、一方の書き込み用ビット線WBL[0]の電位がV0、他方の書き込み用ビット線WBL[1]の電位がV1となるような電位差が磁気メモリセル３１の両端間に印加される。ここで、磁気メモリセル３１に“１”のデータが記憶されているとすると、読み出し用ビット線RBLには、
Vsig[a]＝{(1＋MR)／(2＋MR)}×(V0−V1)                …（６）
なる電位が出力される。
【０１０１】
二回目の読み出し動作においては、第２のスイッチ制御線Pbが活性化されて第２グループの２個のスイッチ素子５２、５４がオン状態となる。これにより、書き込み用ビット線WBL[0]、WBL[1]の電位は、一回目の読み出し動作とは逆に、一方の書き込み用ビット線WBL[0]の電位がV1に、他方の書き込み用ビット線WBL[1]の電位がV0となる。この時、読み出し用ビット線RBLには、
Vsig[b]＝{1／(2＋MR)}×(V0−V1)                        …（７）
なる電位が出力される。
【０１０２】
ここで、センスアンプに入力される信号（電位差）Ｖdiffは、（６）式と（７）式の差から、
Ｖdiff＝{(MR／(2＋MR)}×(V0−V1)                …（８）
となる。
【０１０３】
これに対して、第２の実施形態の場合には、センスアンプに入力される信号（電位差）Ｖdiffは、（３）式と（５）式、または（４）式と（５）式の差から、
Ｖdiff＝{(MR／2)／(2＋MR)}×(V0−V1)                …（９）
となる。
【０１０４】
上記（８）式と（９）式を比較すると、本実施形態で示したような擬似的な自己リファレンス方式においては、読み出し信号量を２倍とすることができる。これにより、高速なセンス動作や、MTJ素子の特性のばらつきに対する耐性の向上、等の効果が得られる。
【０１０５】
なお、上記したような疑似的な自己リファレンス方式の読み出し系回路は、従来の自己リファレンス方式の読み出し系回路と比べて、磁気メモリセルに対する書き込み動作が不要であるので、書き込み動作に起因する電源ノイズによるセンス感度の悪化が生じない。
【０１０６】
＜第７の実施形態＞
図１９は、図１８に示した読み出し回路６０を具体化した本発明の第７の実施形態に係るMRAMにおける１個の磁気メモリセルと読み出し系回路の一部を示す等価回路図である。
【０１０７】
読み出し回路６０には、磁気メモリセル３１から読み出し用ビット線RBLに読み出された電位を、第１の期間と第２の期間とで切り替えて出力する第２の切換回路６１が付加されている。センスアンプ４２は、第１の期間に、読み出し用ビット線RBLに読み出された電位を第１の入力端（−）の入力容量で保持して参照電位Vrefとし、第２の期間に、読み出し用ビット線RBLに読み出された電位を第２の入力端（＋）の入力容量で保持し、その後、参照電位Vrefと比較してデータを検知し、信号Vsaoutを出力する。なお、SAENBLはセンスアンプ４２の活性化信号である。また、図１９中、磁気メモリセル３１は説明を簡略化するために前述した2Tr-2MTJ型のものを示しているが、これに限らず、前述した3Tr-2MTJ型のもの等を用いることもできる。
【０１０８】
第２の切換回路６１は例えば、読み出し用ビット線RBLとセンスアンプ４２の第１の入力端（−）との間に挿入されたスイッチ素子６２と、読み出し用ビット線RBLとセンスアンプ４２の第２の入力端（＋）との間に挿入されたスイッチ素子６３とからなる。スイッチ素子６２は、第１の期間に活性化制御されるスイッチ制御線Pdによってオン状態にスイッチング制御され、スイッチ素子６３は、第２の期間に活性化制御されるスイッチ制御線Pcによってオン状態にスイッチング制御される。
【０１０９】
本例のMRAMは、選択された磁気メモリセルからデータを読み出す際、書き込み用ビット線WBL[0]、WBL[1]間に印加する電位を、一回目の読み出し動作時と二回目の読み出し動作時とで切り替えて読み出し動作を行う。そして、一回目の読み出し動作時にはスイッチ制御線Pdが活性化され、読み出し用ビット線RBLに出力された信号がスイッチ素子６２を介してセンスアンプ４２の第１の入力端（−）に転送される。その後、スイッチ制御線Pdが非活性化される。二回目の読み出し動作時にはスイッチ制御線Pcが活性化され、読み出し用ビット線RBLに出力された信号がスイッチ素子６３を介してセンスアンプ４２の第２の入力端（＋）に転送される。その後、スイッチ制御線Pcが非活性化される。その後、活性化信号SAENBLが活性化されてセンスアンプ４２が起動し、センス結果である信号Vsaoutが出力される。
【０１１０】
本例においては、センスアンプ４２の第１、第２の入力端に入力される信号の差分は、前述の６、７式から、
Vsig[a]−Vsig[b]＝{MR／(2＋MR)}×(V0−V1)            …（１０）
と表される。つまり、２回の読み出し動作により、第２の実施形態の場合の２倍の読み出し信号量を得ることができる。
【０１１１】
＜第８の実施形態＞
ところで、上記第７の実施形態のMRAMにおいて、第２の切換回路６１を構成するスイッチ素子６２、６３として、例えばNMOSFETやPMOSFETが使用される。これらNMOSFETやPMOSFETはスイッチ制御線Pc、Pdの信号によってゲート制御されるので、スイッチ素子６２、６３をオン／オフ制御する際に、MOSFETの寄生容量を介してセンスアンプ４２の第１、第２の入力端にスイッチングノイズが混入する。一回目の読み出し動作時にはスイッチ素子６２がオンにされ、二回目の読み出し動作時にはスイッチ素子６３がオンにされかつスイッチ素子６２がオフにされるので、一回目と二回目の読み出し動作時ではセンスアンプ４２の第１、第２の入力端に混入するスイッチングノイズの変化方向が逆となり、これによりセンスアンプ４２の読み出しマージンが減少する。
【０１１２】
そこで、この第８の実施形態のMRAMでは、２回の読み出し動作を行う第７の実施形態のMRAMにおいて、読み出し用ビット線RBLとセンスアンプ４２との間に挿入されたスイッチ素子６２、６３を介してセンスアンプ４２に混入するスイッチングノイズの影響をなくして、センスアンプ４２の読み出しマージンの減少を防ぐようにしたものである。
【０１１３】
図２０は第８の実施形態のMRAMの一部の構成を示している。MCAは、複数の磁気メモリセル３１が設けられたメモリセルアレイである。RDRV0は、第１の期間に、書き込み用ビット線WBL[0]、WBL[1]間に読み出し用の所定の電位差を与える第１の読み出し用ドライバ回路であり、RDRV1は、第２の期間に、書き込み用ビット線WBL[0]、WBL[1]間に、第１の期間とは同じ電位差（絶対値が等しい）で逆極性の読み出し用の電位差を与える第２の読み出し用ドライバ回路である。
【０１１４】
第１の読み出し用ドライバ回路RDRV0には、電源電位Vccのノードと一方の書き込み用ビット線WBL[0]との間にソース・ドレイン間が接続されたPMOSFET１１１と、接地電位Vssのノードと他方の書き込み用ビット線WBL[1]との間にソース・ドレイン間が接続されたNMOSFET１１２とが設けられている。同様に、第２の読み出し用ドライバ回路RDRV1には、接地電位Vssのノードと一方の書き込み用ビット線WBL[0]との間にソース・ドレイン間が接続されたNMOSFET１１３と、電源電位Vccのノードと他方の書き込み用ビット線WBL[1]との間にソース・ドレイン間が接続されたPMOSFET１１３とが設けられている。
【０１１５】
本例では、読み出し回路６０内の第１、第２のスイッチ素子６２、６３としてNMOSFET１１５、１１６が使用されている。さらに読み出し回路６０内には、読み出し用ビット線RBLを基準電位VREFに設定するためのイコライズ用のNMOSFET１１７が設けられている。
【０１１６】
なお、図２０では、メモリセルアレイMCA内の書き込み用のワード線WWLは図示を省略している。
【０１１７】
次に、図２０のMRAMにおけるデータ読み出し動作を図２１の波形図を参照して説明する。まず、データの読み出しに先立ち、イコラズ信号EQLは予め“Ｈ”レベルにされている。この時、イコライズ用のNMOSFET１１７はオンしており、読み出し用ビット線RBLは基準電位VREFにイコライズされている。また、データの読み出し開始前では、制御信号PT<0>、PT<1>は共に“Ｈ”レベルにされており、読み出し回路６０内のNMOSFET１１５、１１６は共にオンしている。従って、センスアンプ４２の第１、第２の入力端は共にVREFの電位に設定されている。
【０１１８】
次に、イコラズ信号EQLが“Ｌ”レベルとなり、イコライズ用のNMOSFET１１７がオフする。続いて、磁気メモリセル３１が選択される。例えば、複数の読み出し用ワード線RWL<0>…RWL<n>のうちの１つの読み出し用ワード線RWL<0>が活性化され、これに接続された磁気メモリセル３１が選択される。続いて、第１の読み出し用ドライバ回路RDRV0を駆動するための制御信号RDSEL<0>と読み出しイネーブル信号RDENBLとが活性化され、第１の読み出し用ドライバ回路RDRV0内のPMOSFET１１１とNMOSFET１１２とがオンし、一方の書き込み用ビット線WBL[0]がVcc、他方の書き込み用ビット線WBL[1]がVssとなるような電位差が両書き込み用ビット線間に供給されて、選択メモリセル３１から一回目のデータ読み出しが行われる。一回目のデータ読み出し後は、制御信号PT<0>が“Ｌ”レベルにされ、読み出し回路６０内のNMOSFET１１５がオフする。
【０１１９】
次に、第２の読み出し用ドライバ回路RDRV1を駆動するための制御信号RDSEL<1>と読み出しイネーブル信号RDENBLとが活性化され、第２の読み出し用ドライバ回路RDRV1内のNMOSFET１１３とPMOSFET１１４とがオンし、今度は一方の書き込み用ビット線WBL[0]がVss、他方の書き込み用ビット線WBL[1]がVccとなるような電位差が両書き込み用ビット線間に供給されて、選択メモリセル３１から二回目のデータ読み出しが行われる。二回目のデータ読み出し後は、制御信号PT<1>が“Ｌ”レベルにされ、読み出し回路６０内のNMOSFET１１６がオフする。
【０１２０】
この後、活性化信号SAENBLが活性化されてセンスアンプ４２が起動され、センス結果である信号Vsaoutが出力される。
【０１２１】
つまり、磁気メモリセル３１からデータ読み出す際の第１の期間では、読み出し回路６０内のNMOSFET１１５、１１６は共にオン状態にされ、両NMOSFET１１５、１１６が共にオン状態にされている際に第１の読み出し用ドライバ回路RDRV0が活性化されて、書き込み用ビット線WBL[0]、WBL[1]に対して第１の電位差（Vcc-Vss）が供給される。選択された磁気メモリセル３１は、書き込み用ビット線WBL[0]、WBL[1]に第１の電位差が供給されてから読み出し用ビット線RBLに第１の信号を読み出する。第１の信号が読み出された後に、NMOSFET１１５がオフ状態にされて、センスアンプ４２の第１の入力端が読み出し用ビット線RBLから切り離される。NMOSFET１１５ががオフ状態にされた後に第２の読み出し用ドライバ回路RDRV1が活性化されて、書き込み用ビット線WBL[0]、WBL[1]に対して第２の電位差が供給される。選択された磁気メモリセル３１は、書き込み用ビット線WBL[0]、WBL[1]に第２の電位差が供給されてから読み出し用ビット線RBLに第２の信号を読み出する。第２の信号が読み出された後にNMOSFET１１６がオフ状態にされて、センスアンプ４２の第２の入力端が読み出し用ビット線RBLから切り離され、その後、センスアンプ４２が活性化されてデータがセンスされる。
【０１２２】
この第８の実施形態では、データ読み出し期間に、読み出し回路６０内のNMOSFET１１５、１１６はそれぞれ１回のみスイッチングされ、しかもそれぞれオン状態からオフする方向にスイッチングされる。このため、両NMOSFET１１５、１１６を制御するための制御信号PT<0>、PT<1>によるセンスアンプ４２に対するカップリングノイズは、第１、第２の入力端に対して同相でかつ同量だけ結合する。ここで、センスアンプ４２は、第１、第２の入力端の電位差を増幅することでデータをセンスするので、同相かつ同量のカップリングノイズが第１、第２の入力端に加わっても読み出し信号量は減少しない。このため、NMOSFET１１５、１１６がスイッチングすることによって生じるスイッチングノイズによる読み出しマージンの減少を防ぐことができる。
【０１２３】
なお、この第８の実施形態では、スイッチ回路６１を構成するスイッチ素子６２、６３としてそれぞれNMOSFETを使用する場合を説明したが、これはそれぞれPMOSFET、あるいはNMOSFETとPMOSFETとを並列接続したCMOSトランスファゲートを使用するように変形してもよい。
【０１２４】
＜第９の実施形態＞
図２０に示した第８の実施形態のMRAMでは、磁気メモリセルから読み出された信号は、センスアンプ４２の第１、第２の入力端に存在している入力容量で保持される。その際、センスアンプ４２の第１、第２の入力端はフローティング状態であり、また、センスアンプ４２は読み出し用ビット線RBLとは電気的に切り離されるために入力容量は小さい。このために、センスアンプ４２の入力容量に保持された信号電荷がＰＮジャンクションなどを介してリークしてしまう危険がある。
【０１２５】
そこで、この第９の実施形態のMRAMでは、図２２に示すように、センスアンプ４２の入力端に容量回路１２０を付加することで、センスアンプ４２の入力容量を増加させて、信号電荷のリークの影響を小さくするようにしたものである。
【０１２６】
本例では、容量回路１２０はソース・ドレイン間が短絡された一対のNMOSFET１２１、１２２からなる。一方のNMOSFET１２１はソース・ドレインが接地電位のノードに接続され、ゲートがセンスアンプ４２の第１の入力端（−）に接続されている。他方のNMOSFET１２２はソース・ドレインが接地電位のノードに接続され、ゲートがセンスアンプ４２の第２の入力端（＋）に接続されている。すなわち、容量回路１２０は、それぞれNMOSFETからなる一対のＭＯＳキャパシタによって構成されている。もちろん、一対のＭＯＳキャパシタをPMOSFETで構成してもよい。
【０１２７】
なお、この第９の実施形態では、ＭＯＳキャパシタを構成するMOSFETのゲートをセンスアンプ４２の入力端側に接続し、ソース・ドレインを接地電位のノード側に接続する場合を説明したが、これは逆にMOSFETのソース・ドレインをセンスアンプ４２の入力端側に接続し、ゲートを接地電位のノード側に接続するように変更してもよい。
【０１２８】
＜第１０の実施形態＞
図２２に示した第９の実施形態のように、センスアンプ４２の入力端に容量回路１２０を付加すると、読み出し速度が低下するおそれがある。そこで、この第１０の実施形態のMRAMでは、図２３に示すように、容量回路１２０内の一対のNMOSFET１２１、１２２のソース・ドレインを接地電位のノードに接続する代わりに、制御信号CAPCTRLを供給することで、必要な時にのみ一対のNMOSFET１２１、１２２からなるＭＯＳキャパシタの容量を増加させるようにして、読み出し時における読み出し速度の低下を最小とするようにしたものである。なお、ＭＯＳキャパシタとしてNMOSFET１２１、１２２を用いる場合には、制御信号CAPCTRLを“Ｌ”レベルとすることで容量を最大とすることができ、“Ｈ”レベルとすることで最小となる。ＭＯＳキャパシタとしてPMOSFETを用いる場合には上記とは逆になる。
【０１２９】
また、この第１０の実施形態においても、ＭＯＳキャパシタを構成するMOSFETのソース・ドレインをセンスアンプ４２の入力端側に接続し、ゲートを制御信号CAPCONTRLの制御線側に接続するように変更してもよい。
【０１３０】
＜第１１の実施形態＞
図２４は図１８に示した読み出し回路６０の他の構成例を示す回路図である。
【０１３１】
図２４に示す読み出し回路６０は、２個のスイッチ素子６４、６５と微分回路（DIFF）６６とから構成されている。一方のスイッチ素子６４は読み出し用ビット線RBLと微分回路６６の入力ノードとの間に挿入されている。このスイッチ素子６４はスイッチ制御線Pcによってスイッチング制御される。他方のスイッチ素子６５は微分回路６６の入出力ノード間に挿入されている。このスイッチ素子６５はスイッチ制御線Pdによってスイッチング制御される。なお、図２４において、磁気メモリセル３１は説明を簡略化するために前述した2Tr-2MTJ型のものを示しているが、これに限らず、前述した3Tr-2MTJ型のもの等を用いることができる。
【０１３２】
本例のMRAMは、選択された磁気メモリセル３１からデータを読み出す際、第１の切り替え回路５０によって書き込み用ビット線WBL[0]、WBL[1]間に印加する電位が、一回目の読み出し動作時と二回目の読み出し動作時とで切り替えられる。
【０１３３】
一回目の読み出し動作時においては、スイッチ制御線Pc，Pdが活性化されてスイッチ素子６４、６５がオン状態となる。これにより、読み出し用ビット線RBLに読み出された信号がスイッチ素子６４、６５を介して微分回路６６の出力ノードに転送され、その後、スイッチ制御線Pcが非活性化される。スイッチ素子６４がオン状態の時、スイッチ制御線Pdは活性化されており、スイッチ素子６５はオン状態であり、微分回路６６の出入力ノードは短絡されている。このとき、微分回路６６の入力ノードの電位は参照電位Vrefに設定される。
【０１３４】
そして、二回目の読み出し動作時においては、読み出し用ビット線RBLに信号が読み出された後は、スイッチ制御線Pdが非活性化されてスイッチ素子６５がオフにされ、微分回路６６の入出力ノード間が電気的に分離される。その後、スイッチ制御線Pcが活性化され、スイッチ素子６４がオン状態にされて、読み出し用ビット線RBLに読み出された信号がスイッチ素子６４を介して微分回路６６の入力ノードに転送される。この時、入力ノードの電位変化が微分回路６６で検知されることによって磁気メモリセル３１のデータが検知され、その結果が信号Vsaoutとして出力される。
【０１３５】
本例のMRAMによれば、MTJ素子の抵抗値の絶対値に依存せず、MTJ素子MTJ[0]とMTJ[1]の抵抗値の相対関係のみによって読み出し回路６０でセンス動作が行われる。このため、MTJ素子の抵抗値がメモリチップ間で変動した場合でも、確実なセンス動作が実現できる。
【０１３６】
＜第１２の実施形態＞
図２５は本発明の第１２の実施形態に係るMRAMにおけるメモリセルアレイの一部と周辺回路の一部を取り出して一例を示す回路図である。
【０１３７】
図２５に示すMRAMでは、前述した第１ないし第３の実施形態のいずれかに示した磁気メモリセル３１が行列状に配置されてメモリセルアレイが構成されている。本例では、磁気メモリセル３１は説明を簡略化するために前述した2Tr-2MTJ型のものを示しているが、これに限らず、前述した3Tr-2MTJ型のもの等を用いることができる。
【０１３８】
このメモリセルアレイの行方向に複数の読み出しワード線RWLが配置され、列方向に複数の読み出し用ビット線RBLが配置されている。各行の複数の磁気メモリセル３１に対して複数の各読み出しワード線RWLが共通に接続され、各列の複数の磁気メモリセル３１に対して複数の各読み出し用ビット線RBLが接続されている。メモリセルアレイの各列の読み出し用ビット線RBLにセンスアンプ４２が接続されており、読み出し用ビット線RBLは書き込み用ワード線WBLと平行に配置されている。
【０１３９】
また、メモリセルアレイの各行毎にワード線ドライバ７１が設けられており、各ワード線ドライバ７１の出力は対応する読み出し用ワード線RWLに接続されている。センスアンプ４２で使用される参照電位は参照電位発生回路で生成される。
【０１４０】
さらにメモリセルアレイの各列毎にビット線ドライバ７２が設けられている。これらのビット線ドライバ７２は、読み出し動作時に各列の一対の書き込み用ビット線WBL[0]、WBL[1]間に電位差を供給する。各ビット線ドライバ７２は、一対の書き込み用ビット線WBLのうちの一方に第１の電位を供給する第１の読み出し用電位供給源と、一対の書き込み用ビット線WBLのうちの他方に第２の電位を供給する第２の読み出し用電位供給源を有する。この２つの読み出し用電位供給源は一対の書き込み用ビット線WBLの同一方向の一端側に配置されている。本例では、一対の書き込み用ビット線WBLに対応して読み出し電位供給用のPMOSFET７３およびNMOSFET７４が接続されている。
【０１４１】
本例では、１つのワード線ドライバ７１によって１行の読み出し用ワード線RWLが活性化される。同一メモリセルアレイに接続されている全てのビット線ドライバ７２を活性化することで、同一メモリセルアレイに接続されている全てのセンスアンプ４２に一行分のデータが読み出される。
【０１４２】
また、一対の書き込み用ビット線WBLに接続されている２つの読み出し用電位供給源が、どちらも書き込み用ビット線WBLに接続されているため、読み出し用電位供給源と選択されたメモリセルとの間の書き込み用ビット線WBLの配線抵抗が、対をなすWBL[0]とWBL[1]とで等しくなる。これにより、書き込み用ビット線WBLの配線抵抗による読み出しマージンの減少を防ぐことができる。
【０１４３】
次に、上記各実施形態において、磁気メモリセルからデータを読み出す際の書き込み用及び読み出し用のビット線WBL、RBLのプリチャージ方式について説明する。基本的には、書き込み用及び読み出し用のビット線WBL、RBLを、（ａ）電位Vaaにプリチャージする方式、（ｂ）電位Vbl=(Vaa+Vss)/2にプリチャージする方式、（ｃ）電位Vssにプリチャージする方式を採用することが可能である。ここで、Vaa、Vssは、読み出し動作時に設定する書き込み用ビット線WBLの２つの電位を表わし、先に説明した電位V0およびV1に相当する。
【０１４４】
図２６（ａ）は、読み出し動作前の期間に、書き込み用ビット線WBL（WBL[0]、WBL[1]）をそれぞれ第１の電位Vaaにプリチャージする方式を採用した場合の読み出し動作時の電位波形の一例を示す。
【０１４５】
図２６（ｂ）は、読み出し動作前の期間に、書き込み用ビット線WBL（WBL[0]、WBL[1]）を第１の電位Vaaと第２の電位Vssとの中間電位Vbl=(Vaa+Vss)/2にプリチャージする方式を採用した場合の読み出し動作時の電位波形の一例を示す。
【０１４６】
図２６（ｃ）は、読み出し動作前の期間に、書き込み用ビット線WBL（WBL[0]、WBL[1]）を第２の電位Vssにプリチャージする方式を採用した場合の読み出し動作時の電位波形の一例を示す。
【０１４７】
なお、図２６（ａ）、（ｂ）、（ｃ）において、READは読み出しドライブ信号の電位波形、SNは１つのメモリセルに含まれる２つのMTJ素子相互間の信号読み出しノードの電位波形を示し、実線は“０“データ読み出し時、破線は“１“データ読み出し時の電位波形を示す。
【０１４８】
図２７（ａ）は、読み出し動作前の期間に、読み出し用ビット線RBLを第１の電位Vaaにプリチャージする方式を採用した場合の読み出し動作時の電位波形の一例を示す。
【０１４９】
図２７（ｂ）は、読み出し動作前の期間に、読み出し用ビット線RBLを第１の電位Vaaと第２の電位Vss との中間電位Vbl=(Vaa+Vss)/2にプリチャージする方式を採用した場合の読み出し動作時の電位波形の一例を示す。
【０１５０】
図２７（ｃ）は、読み出し動作前の期間に、読み出し用ビット線RBLを第２の電位Vssにプリチャージする方式を採用した場合の読み出し動作時の電位波形の一例を示す。
【０１５１】
なお、図２７（ａ）、（ｂ）、（ｃ）中、RWLは読み出し用のワード線の電位波形を示す。読み出し用のワード線RWLが活性化された時、RWLの電位は第１の電位Vaaまたはこれよりも高い電位となる。
【０１５２】
ビット線WBL、RBLを電位Vaaにプリチャージする方式の場合は、一般的にNMOSFETの方がPMOSFETよりも電流駆動能力が高いため、読み出し動作時にビット線の電位をVaaからVssに変化させるのに要する時間が小さくなり、高速な読み出し動作が実現できる。
【０１５３】
ビット線WBL、RBLを電位Vblにプリチャージする方式の場合は、読み出し動作時のビット線の電位振幅がVaa−Vbl、Vbl−Vssと小さいので、読み出し動作を低い消費電流で行うことができる。
【０１５４】
ビット線WBL、RBLを電位Vssにプリチャージする方式の場合は、読み出し動作以外の期間やスタンバイ（standby）時などにおいて、何ら電位を供給しなくても良いので低消費電力である。また、スタンバイモードからアクティブ（active）モードに移る場合や、読み出し動作に入る期間において、ビット線の電位をプリチャージする必要が無いため、各モード間の遷移に必要な時間が短くなり、高速動作が実現でき、かつ低消費電力が実現できる。
【０１５５】
＜第１３の実施形態＞
図２８は本発明の第１３の実施形態に係るMRAMにおけるメモリセルアレイの一部と周辺回路の一部を取り出して一例を示す回路図である。
【０１５６】
図２８に示すMRAMは、前述した第１ないし第３の実施形態のいずれかに示した磁気メモリセル３１が行列状に配置されたメモリセルアレイには、参照電位Vrefを生成するためのダミー磁気メモリセル(DMC)７５が少なくとも一列分配置されている。なお、図２８中、磁気メモリセル３１は説明を簡略化するために前述した2Tr-2MTJ型のものを示しているが、これに限らず、前述した3Tr-2MTJ型のもの等を用いることができる。
【０１５７】
メモリセルアレイの各行の磁気メモリセル３１およびダミー磁気メモリセル７５に読み出しワード線RWLが共通に接続されており、セルアレイの各列の磁気メモリセル３１に読み出し用ビット線RBLが共通に接続されている。読み出しワード線RWLは行方向に配置されており、読み出し用ビット線RBLは列方向に配置されている。
【０１５８】
一列分のダミー磁気メモリセル７５にダミー読み出し用ビット線DRBLが共通に接続されており、このダミー読み出し用ビット線DRBLは列方向に配置されている。さらに、メモリセルアレイの各列に対応して読み出し用ビット線RBLにセンスアンプ４２が接続されており、読み出し用ビット線RBLは書き込み用ビット線WBLとは平行に配置されている。
【０１５９】
ワード線ドライバ７１はメモリセルアレイの各行に設けられており、それぞれの出力は対応する読み出し用ワード線RWLに接続されている。各列毎に設けられたビット線ドライバ７２は読み出し用ドライバを兼ねており、それぞれPMOSFET７３とNMOSFET７４とから構成されている。各列毎にセンスアンプ４２が設けられ、対応する列の読み出し用ビット線RBLに読み出される電位と、ダミー読み出し用ビット線DRBLに出力される参照電位とがそれぞれのセンスアンプ４２に供給される。
【０１６０】
本例では、データが読み出されるメモリセル３１とダミーセル７５は、同一の読み出し用ワード線RWLによって活性化される。従って、ビット線ドライバ７２とメモリセル３１との間のビット線WBLにおける配線抵抗と、ビット線ドライバ７２とダミーセル７５との間のビット線WBLにおける配線抵抗とが等しくなり、ビット線WBLの抵抗の影響をメモリセル３１とダミーセル７５とで等しくすることができ、センスアンプにおけるセンスマージンの減少を防ぐことができる。
【０１６１】
また、本例でも、読み出し動作に際して書き込み用及び読み出し用ビット線WBL、RBLをプリチャージする方式に関して、前述した場合と同様に実施することができる。
【０１６２】
＜第１４の実施形態＞
図２９は本発明の第１４の実施形態に係るMRAMにおけるメモリセルアレイの一部と周辺回路の一部を取り出して一例を示す回路図である。
【０１６３】
図２９に示すMRAMは、前述した第１ないし第３の実施形態のいずれかに示した磁気メモリセル３１が行列状に配置されてメモリセルアレイが構成されている。メモリセルアレイの各列の磁気メモリセル３１に共通に読み出しワード線RWLが接続され、セルアレイの各行の磁気メモリセル３１に共通に読み出し用ビット線RBLが接続されている。読み出しワード線RWLは列方向に配置され、読み出し用ビット線RBLは行方向に配置されている。また、メモリセルアレイの各行に対応してセンスアンプ４２が設けられており、各行の読み出し用ビット線RBLが対応するセンスアンプ４２に接続されている。ここで、読み出し用ビット線RBLと書き込み用ビット線WBLとは互いに直交する方向に配置されている。
【０１６４】
本例では、一対の書き込み用ワード線WBLに対応するビット線ドライバ７２と１列の読み出し用ワード線RWLに対応するワード線ドライバ７１を活性化するだけで、１列に接続される全ての磁気メモリセル３１のデータを読み出すことができる。
【０１６５】
また、本例でも、読み出し動作に際して書き込み用及び読み出し用ビット線WBL、RBLをプリチャージする方式に関して、前述した場合と同様に実施することができる。
【０１６６】
本発明の第１ないし第１４の実施形態に係るMRAMは、様々な適用例が可能である。これらの適用例のいくつかについて以下に説明する。
【０１６７】
＜適用例１＞
MRAMの適用例の一つとして、図３０はデジタル加入者線（DSL）用モデムのDSLデータパス部分を示す。このモデムは、プログラマブルデジタルシグナルプロセッサ（DSP）１５１、アナログ−デジタルコンバータ（ADC）及びデジタル−アナログコンバータ（DAC）１５２と、送信ドライバ１５３と、受信機増幅器１５４とを含む。図３０では、バンドパスフィルタを省略しており、その代わりに回線コードプログラムをホールドできる種々のタイプのオプションのメモリとして、本発明のMRAM１５５とEEPROM１５６を示している。
【０１６８】
なお、本適用例では、回線コードプログラムをホールドするためのメモリとしてMRAMとEEPROMの二種類のメモリを用いているが、EEPROMをMRAMに置き換えてもよい、つまり二種類のメモリを用いずにMRAMのみを用いるようにしてもよい。
【０１６９】
＜適用例２＞
MRAMの別の適用例として、図３１は、携帯電話端末３００における、通信機能を実現する部分を示す。図３１に示すように、通信機能を実現する部分は、送受信アンテナ２０１、アンテナ共用器２０２、受信部２０３、ベースバンド処理部２０４、音声コーデックとして用いられるDigital Signal Processor（DSP）２０５、スピーカ２０６、マイクロホン２０７、送信部２０８、周波数シンセサイザ２０９を備えている。
【０１７０】
また、図３１に示すように、携帯電話端末３００には、当該携帯電話端末の各部を制御する制御部２００が設けられている。制御部２００は、CPU２２１、ROM２２２、本発明のMRAM２２３、及びフラッシュメモリ２２４が、CPUバス２２５を通じて接続されて構成されたマイクロコンピュータである。
【０１７１】
ここで、ROM２２２は、CPU２２１において実行されるプログラムや、表示用のフォント等の必要となるデータが予め記憶されたものである。また、MRAM２２３は、主に作業領域として用いられるものであり、CPU２２１がプログラム実行中において、必要に応じて計算途中のデータなどを必要に応じて記憶したり、制御部２００と、各部との間でやり取りするデータを一時記憶したりするなどの場合に用いられる。また、フラッシュメモリ２２４は、携帯電話端末３００の電源がオフされても例えば直前の設定条件などを記憶しておき、次の電源オン時に同じ設定にするような使用方法をする場合に、それらの設定パラメータを記憶しておくものである。すなわち、フラッシュメモリ２２４は、携帯電話端末の電源がオフにされてもこれに記憶されているデータが消滅してしまうことのない不揮発性メモリである。
【０１７２】
本適用例では、ROM２２２、MRAM２２３、フラッシュメモリ２２４を用いているが、フラッシュメモリ２２４を本発明のMRAMに置き換えてもよいし、さらに、ROM222も本発明のMRAMに置き換えることも可能である。
【０１７３】
なお、図３１において、２１１は音声データ再生処理部、２１２は音声データ再生処理部２１１に接続された外部端子、２１３はLCDコントローラ、２１４はLCDコントローラ213に接続されたLCD、２１５はリンガ、２３１はCPUバス２２５と外部メモリスロット２３２との間に設けられたインターフェース、２３３はCPUバス２２５とキー操作部２３４との間に設けられたインターフェース、２３５はCPUバス２２５と外部端子２３６との間のインターフェースであり、外部メモリスロット２３２には外部メモリ２４０が挿入される。
【０１７４】
＜適用例３＞
図３２ないし図３６は、本発明のMRAMをスマートメディア等のメディアコンテンツを収納するカード（MRAMカード）に適用した例を示す。
【０１７５】
図３２の上面図において、４００はMRAMカード本体、４０１はMRAMチップ、４０２は開口部、４０３はシャッター、４０４は複数の外部端子である。MRAMチップ４０１はカード本体４００内部に収納されており、開口部４０２から外部に露出している。MRAMカード携帯時には、MRAMチップ４０１はシャッター４０３で覆われている。シャッター４０３は外部磁場を遮蔽する効果のある材料、例えばセラミック等から構成されている。データを転写する場合には、シャッター４０３を開放してMRAMチップ４０１を露出させて行う。外部端子４０４はMRAMカードに記憶されたコンテンツデータを外部に取り出すためのものである。
【０１７６】
図３３及び図３４は、MRAMカードにデータを転写するためのカード挿入型の転写装置の上面図及び側面図を示す。エンドユーザの使用する第２MRAMカード４５０を転写装置５００の挿入部５１０から挿入し、ストッパ５２０で止まるまで押し込む。ストッパ５２０は第１MRAMカード５５０と第２MRAMカード４５０とを位置あわせするための部材としても用いられる。第２MRAMカード４５０が所定位置に配置された状態で、第１MRAMカード５５０に記憶されたデータが第２MRAMカード４５０に転写される。
【０１７７】
図３５は、はめ込み型の転写装置の側面図である。図中の矢印で示すように、ストッパ５２０を目標に、第１MRAMカード５５０上に第２MRAMカード４５０をはめ込みように載置するタイプである。転写方法についてはカード挿入型と同一であるので説明を省略する。
【０１７８】
図３６は、スライド型の転写装置の側面図である。CD−ROMドライブ、DVDドライブ等と同様に、転写装置５００内に受け皿スライド５６０が設けられており、この受け皿スライド５６０が図中の水平方向の矢印で示すようにスライドする。受け皿スライド５６０が図中の破線で示す状態に移動したときに、第２MRAMカード４５０を受け皿スライド５６０に載置する。その後、受け皿スライド５６０が第２MRAMカード４５０を転写装置５００内部へ搬送する。ストッパ５２０に第２MRAMカード４５０の先端部が当接するように搬送される点、および転写方法についてはカード挿入型と同一であるので、その説明は省略する。
【図面の簡単な説明】
【０１７９】
【図１】本発明の原理を説明するために使用されるMRAMにおけるメモリセルアレイ内の１個の磁気メモリセルを示す等価回路図。
【図２】本発明の第１の実施形態に係るMRAMにおけるメモリセルアレイ内の１個の磁気メモリセルを示す等価回路図及びメモリセルの一部の素子構造を模式的に示す断面図。
【図３】図２に示したメモリセルの下層の平面レイアウトの一例を示す図。
【図４】図２に示したメモリセルの上層の平面レイアウトの一例を示す図。
【図５】本発明の第１の実施形態の第１の変形例に係るMRAMのメモリセルの下層の平面レイアウトの一例を示す図。
【図６】本発明の第１の実施形態の第１の変形例に係るMRAMのメモリセルの上層の平面レイアウトの一例を示す図。
【図７】本発明の第１の実施形態の第２の変形例に係るMRAMのメモリセルアレイ内の１個の磁気メモリセルを示す等価回路図。
【図８】本発明の第２の実施形態に係るMRAMにおけるメモリセルアレイ内の１個の磁気メモリセルを示す等価回路図及びメモリセルの一部の素子構造を模式的に示す断面図。
【図９】図８に示したメモリセルの下層の平面レイアウトの一例を示す図。
【図１０】図８に示したメモリセルの上層の平面レイアウトの一例を示す図。
【図１１】図９に示した下層の平面レイアウトの他の例を示す図。
【図１２】本発明の第３の実施形態に係るMRAMにおけるメモリセルアレイ内の１個の磁気メモリセルを示す等価回路図及びメモリセルの一部の素子構造を模式的に示す断面図。
【図１３】図１２に示したメモリセルの下層の平面レイアウトの一例を示す図。
【図１４】図１２に示したメモリセルの上層の平面レイアウトの一例を示す図。
【図１５】本発明の第４の実施形態に係るMRAMにおけるメモリセルアレイ内の１個の磁気メモリセルと読み出し系回路を示す等価回路図。
【図１６】本発明の第５の実施形態に係るMRAMにおけるメモリセルアレイ内の１個の磁気メモリセルと読み出し系回路を示す等価回路図。
【図１７】図１６中のダミー磁気メモリセルの変形例を示す等価回路図。
【図１８】本発明の第６の実施形態に係るMRAMにおけるメモリセルアレイ内の１個の磁気メモリセルと読み出し系回路の一部を示す等価回路図。
【図１９】図１８に示した読み出し回路を具体化した本発明の第７の実施形態に係るMRAMにおける１個の磁気メモリセルと読み出し系回路の一部を示す等価回路図。
【図２０】本発明の第８の実施形態に係るMRAMにおける磁気メモリセルと読み出し系回路の一部を示す等価回路図。
【図２１】図２０に示すMRAMのデータ読み出し時の波形図。
【図２２】本発明の第９の実施形態に係るMRAMにおける磁気メモリセルと読み出し系回路の一部を示す等価回路図。
【図２３】本発明の第１０の実施形態に係るMRAMにおける磁気メモリセルと読み出し系回路の一部を示す等価回路図。
【図２４】図１９に示した読み出し回路の他の構成例を示す本発明の第１１の実施形態に係るMRAMにおける磁気メモリセルと読み出し系回路の一部を示す等価回路図。
【図２５】本発明の第１２の実施形態に係るMRAMにおけるメモリセルアレイの一部と周辺回路の一部を取り出して一例を示す回路図。
【図２６】上記各実施形態において磁気メモリセルからデータを読み出す際の書き込み用ビット線を含む要部の電位波形の一例を示す波形図。
【図２７】上記各実施形態において磁気メモリセルからデータを読み出す際の読み出し用ビット線を含む要部の電位波形の一例を示す波形図。
【図２８】本発明の第１３の実施形態に係るMRAMにおけるメモリセルアレイの一部と周辺回路の一部を取り出して一例を示す回路図。
【図２９】本発明の第１４の実施形態に係るMRAMにおけるメモリセルアレイの一部と周辺回路の一部を取り出して一例を示す回路図。
【図３０】本発明に係るMRAMの適用例１としてデジタル加入者線用モデムのDLSデータパス部分を示すブロック図。
【図３１】本発明に係るMRAMの適用例２として携帯電話端末における通信機能を実現する部分を示すブロック図。
【図３２】本発明に係るMRAMをスマートメディア等のメディアコンテンツを収納するMRAMカードに適用した例を示す上面図。
【図３３】本発明に係るMRAMカードを使用する電子装置の一例として挿入型のデータ転写装置を示す上面図。
【図３４】図３３に対応する断面図。
【図３５】本発明に係る電子装置の他の例として嵌め込み型のデータ転写装置を示す断面図。
【図３６】本発明に係る電子装置のさらに他の例としてスライド型のデータ転写装置を示す断面図。
【図３７】MRAMの代表的な1Tr-1MTJ型メモリセルを示す等価回路図。
【図３８】図３７に示した1Tr-1MTJ型メモリセルの断面構造の垂直面内のレイアウトを模式的に示す図。
【図３９】従来の磁気メモリセルから情報を読み出す方式を概念的に示す回路図。
【符号の説明】
【０１８０】
３１…磁気メモリセル、３２、３３、３９…セル選択用のトランスファゲート、３４…半導体基板、３５…素子分離領域、３６…ゲート酸化膜、３７…拡散層、３８…ゲート電極、４０…第１の読み出し用トランスファゲート、４２…第２の読み出し用トランスファゲート、４２…センスアンプ、４５…ダミー磁気メモリセル、４６…第１のダミーセル、４７…第２のダミーセル、５０…切換回路、６０…読み出し回路、７１…ワード線ドライバ、７２…ビット線ドライバ、７５…ダミー磁気メモリセル(DMC)、MTJ[0]…第１の磁気抵抗素子、MTJ[1]…第２の磁気抵抗素子、WBL[0]、WBL[1] …書き込み用ビット線、WWL …書き込み用ワード線、RBL …読み出し用ビット線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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