(57)【要約】【課題】システム動作検証用のファンクションテストパターンを使用して、試験対象デバイスへＡＣ的なテスト信号を与える方法では、テストプログラムの作成に時間がかかり、またテストコストが増大する。【解決手段】テストモード用入力ピン１６−１，１６−２から入力されるＤＣ値をデコード回路１３でテストモード信号ＤＣ＿Ｌ，ＤＣ＿Ｈ，ＤＣ＿Ｚにデコードし、これらテストモード信号ＤＣ＿Ｌ，ＤＣ＿Ｈ，ＤＣ＿Ｚに基づくＩ／Ｏセル制御回路１２の制御の下に、Ｉ／Ｏセル１５−１〜１５−ｎについて“Ｌ”レベル出力、“Ｈ”レベル出力の各状態を生成することで、テストモード用入力ピン１６−１，１６−２へのＤＣ値入力のみで、Ｉ／Ｏセル１５−１〜１５−ｎについて出力電流等の試験が可能な状態にする。【選択図】        図１
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【特許請求の範囲】
【請求項１】
半導体集積回路の複数のＩ／Ｏセルについて試験を行うテスト回路であって、
ＩＣチップ外から入力されるＤＣ値に基づいて前記複数のＩ／Ｏセルの“Ｌ”レベル出力、“Ｈ”レベル出力の各状態を生成する制御手段
を備えたことを特徴とするテスト回路。
【請求項２】
前記複数のＩ／Ｏセルの一部は、出力のみが可能な出力セルである
ことを特徴とする請求項１記載のテスト回路。
【請求項３】
前記複数のＩ／Ｏセルの一部は、入出力が可能な双方向セルである
ことを特徴とする請求項１記載のテスト回路。
【請求項４】
前記制御手段は、前記ＤＣ値に基づいて前記双方向セルの入力状態を生成する
ことを特徴とする請求項３記載のテスト回路。
【請求項５】
複数のＩ／Ｏセルと、
テストモード用入力ピンと、
前記テストモード用入力ピンから入力されるＤＣ値に基づいて前記複数のＩ／Ｏセルの“Ｌ”レベル出力、“Ｈ”レベル出力の各状態を生成する制御手段を有するテスト回路と
を備えたことを特徴とする半導体集積回路。
【請求項６】
前記複数のＩ／Ｏセルの一部は、出力のみが可能な出力セルである
ことを特徴とする請求項５記載の半導体集積回路。
【請求項７】
前記複数のＩ／Ｏセルの一部は、入出力が可能な双方向セルである
ことを特徴とする請求項５記載の半導体集積回路。
【請求項８】
前記制御手段は、前記ＤＣ値に基づいて前記双方向セルの入力状態を生成する
ことを特徴とする請求項７記載の半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、テスト回路および半導体集積回路に関し、特に半導体集積回路の複数のＩ／Ｏセルについて出力電流や入力リーク電流等の各試験を行うテスト回路および当該テスト回路を内蔵した半導体集積回路に関する。
【０００２】
【従来の技術】
ＬＳＩチップ等の半導体集積回路において、Ｉ／Ｏセル、即ち出力セルや双方向（入出力）セルについて、出力電流や入力リーク電流等の各試験を行うに際して、従来は、システム動作検証用のファンクションテストパターンを使用して、試験対象デバイスへＡＣ（交流）的なテスト信号を与え、各端子毎に実施する試験に沿う状態にＩ／Ｏセルを制御して試験を行う方法が採られていた（例えば、特許文献１参照）。
【０００３】
【特許文献１】
特開平８−０１７８８０号公報
【０００４】
【発明が解決しようとする課題】
しかしながら、上述した従来の方法では、出力セル、双方向セル全てを“Ｌ”レベル出力、“Ｈ”レベル出力の各状態に、双方向セル全てを入力状態に制御するためのテストパターンが必要であり、さらに、所望の状態に設定されるポイントを各端子毎に見つけ出した上でテストプログラムを作成する必要があるため、テストプログラムの作成に時間がかかるという課題があった。また、試験時にそのテストパターンを入力するための時間も必要になるため、その分だけテストに要する時間が長くなり、テストコストが増加するという課題もあった。
【０００５】
本発明は、上記課題に鑑みてなされたものであり、その目的とするところは、テストプログラムの作成が容易であるとともに、テストに要する時間の短縮、それに伴うテストコストの低減が可能なテスト回路およびこれを内蔵した半導体集積回路を提供することにある。
【０００６】
【課題を解決するための手段】
本発明によるテスト回路は、半導体集積回路の複数のＩ／Ｏセルについて試験を行うテスト回路であって、ＩＣチップ外から入力されるＤＣ（直流）値に基づいて前記複数のＩ／Ｏセルの“Ｌ”レベル出力、“Ｈ”レベル出力の各状態を生成する制御手段を備えた構成となっている。このテスト回路は、半導体集積回路に内蔵されて複数のＩ／Ｏセルの試験に用いられる。
【０００７】
上記構成のテスト回路またはこれを内蔵した半導体集積回路においては、テストモード用入力ピンへのＤＣ値入力のみで、Ｉ／Ｏセルについて出力電流等の試験が可能な状態に制御できる。したがって、テストプログラムの作成が容易になる。また、試験時にテストパターンを入力する必要がない。
【０００８】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して詳細に説明する。図１は、本発明の一実施形態に係るテスト回路を内蔵した半導体集積回路の構成例を示すブロック図である。
【０００９】
図１から明らかなように、本半導体集積回路１０は、信号処理回路１１、Ｉ／Ｏセル制御回路１２およびデコーダ回路１３を有し、これら構成要素がＩＣチップ１４上に集積された構成となっている。また、ＩＣチップ１４の端部には、ｎ個のＩ／Ｏセル１５−１〜１５−ｎや、複数個（例えば、２個）のテストモード用入力ピン１６−１，１６−２が設けられている。ここでは、一例として、Ｉ／Ｏセル１５−１，１５−２を出力のみが可能な出力セル、Ｉ／Ｏセル１５−ｎ−１，１５−ｎを入出力が可能な双方向（入出力）セルとして図示している。
【００１０】
信号処理回路１１は、ＣＰＵ、ＲＯＭ、ＲＡＭ、さらにはＤＭＡ（Ｄｉｒｅｃｔ  Ｍｅｍｏｒｙ  Ａｃｃｅｓｓ）コントローラなどによって構成され、ＩＣチップ１４の外部から入力される所定の信号に対して所望の信号処理を施す。Ｉ／Ｏセル制御回路１２は、信号処理回路１１とＩ／Ｏセル１５−１〜１５−ｎとの間に介在してデコード回路１３と共に本実施形態に係るテスト回路を構成している。そして、Ｉ／Ｏセル制御回路１２は、通常モードでは信号処理回路１１とＩ／Ｏセル１５−１〜１５−ｎとの間で信号をそのまま伝送し、テストモードではデコード回路１３から与えられるテストモード信号をＩ／Ｏセル１５−１〜１５−ｎに供給する。
【００１１】
デコード回路１３は、テストモード用入力端子１６−１，１６−２を介してチップ外から入力されるＤＣ値の信号ＩＮ１，ＩＮ２をデコードしてテストモード信号を生成し、これをＩ／Ｏセル制御回路１２に供給する。ここでは、一例として、デコード回路１３は、２つのＤＣ値の信号ＩＮ１，ＩＮ２をその論理に応じて３つのテストモード信号ＤＣ＿Ｈ，ＤＣ＿Ｌ，ＤＣ＿Ｚにデコードする構成となっている。
【００１２】
３つのテストモード信号ＤＣ＿Ｈ，ＤＣ＿Ｌ，ＤＣ＿Ｚは、例えば“Ｈ”レベルでアクティブとなる信号であり、それぞれ、“Ｌ”レベルのときの出力セル１５−１，１５−２の出力電流、“Ｈ”レベルのときの出力セル１５−１，１５−２の出力電流および双方向セル１５−ｎ−１，１５−ｎの入力リーク電流の試験用の信号として用いられる。なお、デコード回路１３においては、３つのテストモード信号ＤＣ＿Ｈ，ＤＣ＿Ｌ，ＤＣ＿Ｚについて、同時に２つ以上が“Ｈ”レベルとならないようにデコードが行われるようになっている。
【００１３】
図２に、デコード回路１３の真理値表の一例を示す。図２において、（Ａ）はテストモード信号ＤＣ＿Ｈについての真理値表を、（Ｂ）はテストモード信号ＤＣ＿Ｌについての真理値表を、（Ｃ）はテストモード信号ＤＣ＿Ｚについての真理値表をそれぞれ示している。
【００１４】
テストモード信号ＤＣ＿Ｈは、図２（Ａ）から明らかなように、入力信号（ＤＣ値）ＩＮ１，２が共に論理“０”のときに“Ｈ”レベルとなり、それ以外のとき、即ち入力信号ＩＮ１，２が共に論理“１”のときおよび入力信号ＩＮ１，２の論理が異なるときに“Ｌ”レベルとなる。
【００１５】
テストモード信号ＤＣ＿Ｌは、図２（Ｂ）から明らかなように、入力信号ＩＮ１が論理“１”で、入力信号ＩＮ２が論理“０”のときに“Ｈ”レベルとなり、それ以外のとき、即ち入力信号ＩＮ１，２が共に論理“０”のとき、論理“１”のときおよび入力信号ＩＮ１が論理“０”で、入力信号ＩＮ２が論理“１”のときに“Ｌ”レベルとなる。
【００１６】
テストモード信号ＤＣ＿Ｚは、図２（Ｃ）から明らかなように、入力信号ＩＮ１，２が共に論理“１”のときに“Ｈ”レベルとなり、それ以外のとき、即ち入力信号ＩＮ１，２が共に論理“０”のときおよび入力信号ＩＮ１，２の論理が異なるときに“Ｌ”レベルとなる。
【００１７】
続いて、Ｉ／Ｏセル制御回路１３およびＩ／Ｏセル１５−１〜１５−ｎの具体的な回路例について説明する。
【００１８】
（第１回路例）
図３は、Ｉ／Ｏセル制御回路１３およびＩ／Ｏセル１５−１〜１５−ｎの第１回路例を示す回路図である。
【００１９】
本回路例では、Ｉ／Ｏセルが出力セル１５−１（１５−２）の場合を例に挙げている。この出力セル１５−１（１５−２）に対応するＩ／Ｏセル制御回路１２の回路部分（以下、Ｉ／Ｏセル制御回路１２Ａと記す）は、ＯＲ回路２１、インバータ回路２２およびＡＮＤ回路２３を有する構成となっている。
【００２０】
ＯＲ回路２１は、信号処理回路１１より出力される信号を一方の入力とし、テストモード信号ＤＣ＿Ｈを他方の入力としている。インバータ回路２２は、テストモード信号ＤＣ＿Ｌを入力とし、当該テストモード信号ＤＣ＿Ｌの論理を反転する。ＡＮＤ回路２３は、ＯＲ回路２１の出力信号を一方の入力とし、インバータ回路２２の出力信号を他方の入力としている。ＯＲ回路３１は、信号処理回路１１より出力される信号を一方の入力とし、テストモード信号ＤＣ＿Ｈを他方の入力としている。ＯＲ回路３１の出力信号は、出力セル１５−１（１５−２）にその入力信号として与えられる。
【００２１】
この第１回路例に係るＩ／Ｏセル制御回路１２Ａにおいては、信号処理回路１１より出力される信号に依存することなく、テストモード信号ＤＣ＿Ｌが“Ｈ”レベルとき“Ｌ”レベル、テストモード信号ＤＣ＿Ｈが“Ｈ”レベルとき“Ｈ”レベルの信号が、ＡＮＤ回路２３から出力セル１５−１（１５−２）を通してデバイス外部へと出力される。
【００２２】
上記の構成により、Ｉ／Ｏセル制御回路１２Ａは、テストモード用入力ピン１６−１，１６−２から入力されるＤＣ値に基づいて、出力セル１５−１（１５−２）の“Ｌ”レベル出力、“Ｈ”レベル出力の各状態を生成することができる。これにより、出力セル１５−１（１５−２）について、“Ｌ”レベル出力時の出力電流、“Ｈ”レベル出力時の出力電流の各試験が可能となる。そして、実際に各状態での出力電流を観測することによって試験が行われる。
【００２３】
（第２回路例）
図４は、Ｉ／Ｏセル制御回路１３およびＩ／Ｏセル１５−１〜１５−ｎの第２回路例を示す回路図である。
【００２４】
本回路例では、Ｉ／Ｏセルが双方向セル１５−ｎ−１（１５−ｎ）の場合を例に挙げている。この双方向セル１５−ｎ−１（１５−ｎ）に対応するＩ／Ｏセル制御回路１２の回路部分（以下、Ｉ／Ｏセル制御回路１２Ｂと記す）は、２つのＯＲ回路３１，３２、インバータ回路３３およびＡＮＤ回路３４を有する構成となっている。
【００２５】
ＯＲ回路３１は、信号処理回路１１より出力される信号を一方の入力とし、テストモード信号ＤＣ＿Ｚを他方の入力としている。ＯＲ回路３１の出力信号は、双方向セル１５−ｎ−１（１５−ｎ）の出力セルにそのＯＮ／ＯＦＦ制御信号として与えられる。ＯＲ回路３２は、信号処理回路１１より出力される信号を一方の入力とし、テストモード信号ＤＣ＿Ｈを他方の入力としている。
【００２６】
インバータ回路３３は、テストモード信号ＤＣ＿Ｌを入力とし、当該テストモード信号ＤＣ＿Ｌの論理を反転する。ＡＮＤ回路３４は、ＯＲ回路３２の出力信号を一方の入力とし、インバータ回路３３の出力信号を他方の入力としている。ＡＮＤ回路３４の出力信号は、双方向セル１５−ｎ−１（１５−ｎ）の出力セルにその入力信号として与えられる。
【００２７】
この第２回路例に係るＩ／Ｏセル制御回路１２Ｂにおいては、信号処理回路１１より出力される信号に依存することなく、テストモード信号ＤＣ＿Ｌが“Ｈ”レベルとき“Ｌ”レベル、テストモード信号ＤＣ＿Ｈが“Ｈ”レベルとき“Ｈ”レベルの信号が、双方向セル１５−ｎ−１（１５−ｎ）の出力セルからデバイス外部へと出力される。
【００２８】
上記の構成により、Ｉ／Ｏセル制御回路１２Ｂは、テストモード用入力ピン１６−１，１６−２から入力されるＤＣ値に基づいて、双方向セル１５−ｎ−１（１５−ｎ）の“Ｌ”レベル出力、“Ｈ”レベル出力の各状態および入力状態を生成することができる。これにより、双方向セル１５−ｎ−１（１５−ｎ）について、“Ｌ”レベル出力時の出力電流、“Ｈ”レベル出力時の出力電流および入力リーク電流の各試験が可能となる。そして、実際に各状態での出力電流や入力リーク電流を観測することによって試験が行われる。
【００２９】
上記構成のＩ／Ｏセル制御回路１２Ａ，１２Ｂを全てのＩ／Ｏセル、即ち出力セルおよび双方向（入出力）セルに対して付加することにより、全ての出力セルおよび双方向セルについて並列的に上記のように各試験が可能な状態を生成することができる。したがって、テストモード用入力ピン１６−１，１６−２からのＤＣ値入力のみで、全ての出力セルおよび双方向セルについて、“Ｌ”レベル出力時の出力電流、“Ｈ”レベル出力時の出力電流および入力リーク電流の各試験を行うことができる。
【００３０】
上述したように、本実施形態に係るテスト回路またはこれを用いた半導体集積回路においては、テストモード用入力ピン１６−１，１６−２へのＤＣ値入力のみで、Ｉ／Ｏセル１５−１〜１５−ｎについて出力電流や入力リーク電流の各試験が可能な状態に制御することが可能なため、テストプログラムの作成が容易となり、開発ＴＡＴ（Ｔｕｒｎ  Ａｒｏｕｎｄ  Ｔｉｍｅ）の短縮が可能になる。また、試験時にテストパターンを入力する必要がないため、テスト時間を短縮でき、テストコストの削減が可能になる。
【００３１】
なお、本実施形態に係るテスト回路では、Ｉ／Ｏセル制御回路１２を信号処理回路１１と別ブロックで示し、別の回路として構成した場合を例に挙げて示しているが、Ｉ／Ｏセル制御回路１３を信号処理回路１１に内蔵した構成を採ることも可能である。
【００３２】
また、図３および図４に示したＩ／Ｏセル制御回路１２Ａ，１２Ｂの各回路構成は一例に過ぎず、これに限定されるものではない。
【００３３】
【発明の効果】
以上説明したように、本発明によれば、ＩＣチップ外から入力されるＤＣ値に基づいてＩ／Ｏセルの“Ｌ”レベル出力、“Ｈ”レベル出力の各状態を生成することにより、ＤＣ値入力のみでＩ／Ｏセルについて試験が可能な状態に制御できるため、テストプログラムの作成が容易となり、開発ＴＡＴの短縮が可能になるとともに、試験時にテストパターンを入力する必要がないため、テスト時間を短縮でき、それに伴ってテストコストの低減が可能になる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係るテスト回路を内蔵した半導体集積回路の構成例を示すブロック図である。
【図２】デコード回路の真理値表の一例を示す図である。
【図３】Ｉ／Ｏセル制御回路およびＩ／Ｏセルの第１回路例を示す回路図であり、Ｉ／Ｏセルが出力セルの場合の例を示している。
【図４】Ｉ／Ｏセル制御回路およびＩ／Ｏセルの第２回路例を示す回路図であり、Ｉ／Ｏセルが双方向セルの場合の例を示している。
【符号の説明】
１０…半導体集積回路、１１…信号処理回路、１２…Ｉ／Ｏセル制御回路、１３…デコーダ回路、１４…ＩＣチップ、１５−１〜１５−ｎ…Ｉ／Ｏセル、１６−１，１６−２…テストモード用入力ピン
【図１】
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【図２】
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【図３】
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【図４】
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