(57)【要約】【課題】単結晶Ｓｉ薄膜を有する特性の安定した大型かつ安価な基板であり、単結晶Ｓｉ薄膜の接合強度および接合界面に働く応力にムラやバラツキのない半導体装置およびその製造方法を提供する。【解決手段】絶縁基板１上に堆積されたＳｉＯ２膜２上に、多結晶Ｓｉ薄膜４と単結晶Ｓｉ薄膜５とを形成する。絶縁基板１と単結晶Ｓｉ薄膜５との間における規格化された線膨張の差は、概ね室温以上６００℃以下の温度範囲において、約２５０ｐｐｍ以下である。【選択図】　図１
2004119636.tif 000002
【特許請求の範囲】
【請求項１】
絶縁基板上に多結晶Ｓｉ薄膜と単結晶Ｓｉ薄膜とがそれぞれ異なる領域に形成されている半導体装置であって、
上記絶縁基板と上記単結晶Ｓｉ薄膜との規格化された線膨張の差は、概ね室温以上６００℃以下の温度範囲において、約２５０ｐｐｍ以下であることを特徴とする半導体装置。
【請求項２】
絶縁基板上に多結晶Ｓｉ薄膜と単結晶Ｓｉ薄膜とがそれぞれ異なる領域に形成されている半導体装置であって、
上記単結晶Ｓｉ薄膜におけるラマンピークのシフト量は、５１９．５ｃｍ−１以上、かつ、５２１．５ｃｍ−１以下であることを特徴とする半導体装置。
【請求項３】
上記絶縁基板が、少なくとも単結晶Ｓｉの存在する領域の表面にＳｉＯ２層が形成されたアルカリ土類−アルミノ硼珪酸ガラスからなる高歪点ガラスからなることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
上記絶縁基板が、バリウム−アルミノ硼珪酸ガラス、アルカリ土類−アルミノ硼珪酸ガラス、硼珪酸ガラス、アルカリ土類−亜鉛−鉛−アルミノ硼珪酸ガラス、アルカリ土類−亜鉛−アルミノ硼珪酸ガラスのうち何れか１つからなることを特徴とする請求項１または２に記載の半導体装置。
【請求項５】
上記半導体装置が、上記絶縁基板上に複数のＭＯＳＦＥＴ、バイポーラトランジスタ、またはＳＩＴからなる集積回路を含むアクティブマトリクス基板であることを特徴とする請求項１または２に記載の半導体装置。
【請求項６】
上記絶縁基板上に形成されている上記単結晶Ｓｉ薄膜の領域と上記多結晶Ｓｉ薄膜の領域とが、０．３μｍ以上離れていることを特徴とする請求項１または２に記載の半導体装置。
【請求項７】
上記絶縁基板上に形成されている上記単結晶Ｓｉ薄膜の領域と上記多結晶Ｓｉ薄膜の領域とが、０．５μｍ以上離れていることを特徴とする請求項１または２に記載の半導体装置。
【請求項８】
上記異なる領域にそれぞれ形成された同一導電型のトランジスタにおいて、移動度、サブスレショルド係数、閾値のうち少なくとも１つが、上記領域毎に異なることを特徴とする請求項１または２に記載の半導体装置。
【請求項９】
上記異なる領域にそれぞれ形成された集積回路において、ゲート長、ゲート酸化膜の膜厚、電源電圧、ロジックレベルのうち少なくとも１つが、上記領域毎に異なることを特徴とする請求項１または２に記載の半導体装置。
【請求項１０】
上記異なる領域にそれぞれ形成された集積回路は、加工ルールが上記領域毎に異なることを特徴とする請求項１または２に記載の半導体装置。
【請求項１１】
上記単結晶Ｓｉ薄膜の膜厚が概ね６００ｎｍ以下であることを特徴とする請求項１または２に記載の半導体装置。
【請求項１２】
上記単結晶Ｓｉ薄膜の膜厚が１００ｎｍ以下であることを特徴とする請求項１または２に記載の半導体装置。
【請求項１３】
絶縁基板上に多結晶Ｓｉ薄膜と単結晶Ｓｉ薄膜とが形成された半導体装置の製造方法において、
絶縁基板表面にＳｉＯ２膜および非晶質Ｓｉ膜を順次堆積する工程と、
上記非晶質Ｓｉ膜を加熱し、多結晶Ｓｉ層を成長させ、多結晶Ｓｉ薄膜を形成する工程と、
上記多結晶Ｓｉ薄膜の所定の領域をエッチング除去する工程と、
予め表面を酸化あるいは酸化膜を堆積することで表面にＳｉＯ２膜を形成し、かつ所定の深さに所定の濃度の水素イオンを注入した水素イオン注入部を有する単結晶Ｓｉ基板を、上記エッチング除去した領域の一部または概ね全領域を覆う所定の形状に切断する工程と、
上記絶縁基板と単結晶Ｓｉ基板とを洗浄し該両基板の表面を活性化する工程と、
上記切断した単結晶Ｓｉ基板を、水素イオンを注入した側の面を上記エッチング除去した領域に室温で密着させることで、上記両基板を接合する工程と、
熱処理することにより、上記水素イオン注入部を境に劈開剥離し、上記絶縁基板上に単結晶Ｓｉ薄膜を形成する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項１４】
絶縁基板上に多結晶Ｓｉ薄膜と単結晶Ｓｉ薄膜とが形成された半導体装置の製造方法において、
絶縁基板表面にＳｉＯ２膜および非晶質Ｓｉ膜を順次堆積する工程と、
上記非晶質Ｓｉ膜を加熱し、多結晶Ｓｉ層を成長させ、多結晶Ｓｉ薄膜を形成する工程と、
所定の領域の上記多結晶Ｓｉ薄膜をエッチング除去するとともに、同じ領域の上記ＳｉＯ２膜の厚さ方向における一部をエッチング除去する工程と、
予め表面を酸化あるいは酸化膜を堆積することで表面にＳｉＯ２膜を形成し、かつ所定の深さに所定の濃度の水素イオンを注入した水素イオン注入部を有する単結晶Ｓｉ基板を、上記エッチング除去した領域の一部または概ね全領域を覆う所定の形状に切断する工程と、
上記絶縁基板と単結晶Ｓｉ基板とを洗浄し該両基板の表面を活性化する工程と、
上記切断した単結晶Ｓｉ基板を、水素イオンを注入した側の面を上記エッチング除去した領域に室温で密着させることで、上記両基板を接合する工程と、
熱処理することにより、上記水素イオン注入部を境に劈開剥離し、上記絶縁基板上に単結晶Ｓｉ薄膜を形成する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項１５】
絶縁基板上に多結晶Ｓｉ薄膜と単結晶Ｓｉ薄膜とが形成された半導体装置の製造方法において、
絶縁基板表面にＳｉＯ２膜を堆積する工程と、
予め表面を酸化あるいは酸化膜を堆積することで表面にＳｉＯ２膜を形成し、かつ所定の深さに所定の濃度の水素イオンを注入した水素イオン注入部を有する単結晶Ｓｉ基板を、所定の形状に切断する工程と、
上記絶縁基板と単結晶Ｓｉ基板とを洗浄し該両基板の表面を活性化する工程と、
上記切断した単結晶Ｓｉ基板を、水素イオンを注入した側の面を上記絶縁基板のＳｉＯ２膜側表面における所定の位置に室温で密着させ接合する工程と、
熱処理することにより、上記水素イオン注入部を境に劈開剥離し、上記絶縁基板上に単結晶Ｓｉ薄膜を形成する工程と、
上記絶縁基板上に絶縁膜および非晶質Ｓｉ膜を順次堆積する工程と、
上記非晶質Ｓｉ膜を加熱し、多結晶Ｓｉ層を成長させ、多結晶Ｓｉ薄膜を形成する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項１６】
絶縁基板上に多結晶Ｓｉ薄膜と単結晶Ｓｉ薄膜とが形成された半導体装置の製造方法において、
絶縁基板表面にＳｉＯ２膜を堆積する工程と、
所定の領域の上記ＳｉＯ２膜の厚さ方向における一部をエッチング除去する工程と、
予め表面を酸化あるいは酸化膜を堆積することで表面にＳｉＯ２膜を形成し、かつ所定の深さに所定の濃度の水素イオンを注入した水素イオン注入部を有する単結晶Ｓｉ基板を、上記エッチング除去した領域の一部または概ね全領域を覆う所定の形状に切断する工程と、
上記絶縁基板と単結晶Ｓｉ基板とを洗浄し該両基板の表面を活性化する工程と、
上記切断した単結晶Ｓｉ基板における水素イオンを注入した側の面を、上記エッチング除去した領域に室温で密着させ接合する工程と、
熱処理することにより、上記水素イオン注入部を境に劈開剥離し、単結晶Ｓｉ薄膜を形成する工程と、
上記絶縁基板上に絶縁膜および非晶質Ｓｉ膜を順次堆積する工程と、
上記非晶質Ｓｉ膜を加熱し、多結晶Ｓｉ層を成長させ、多結晶Ｓｉ薄膜を形成する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項１７】
絶縁基板上に多結晶Ｓｉ薄膜と単結晶Ｓｉ薄膜とが形成された半導体装置の製造方法において、
絶縁基板表面に第１ＳｉＯ２膜、非晶質Ｓｉ膜、および、第２ＳｉＯ２膜を順次堆積する工程と、
上記第２ＳｉＯ２膜の所定の領域をエッチング除去することで上記非晶質Ｓｉ膜の一部を露出させる工程と、
上記露出した非晶質Ｓｉ膜を酸化して酸化膜を形成し、該酸化膜上に酢酸Ｎｉ水溶液をスピンコートする工程と、
上記非晶質Ｓｉ膜を加熱し、メタルアシストにより結晶成長が促進された多結晶Ｓｉ層を成長させ、多結晶Ｓｉ薄膜を形成する工程と、
上記第２ＳｉＯ２膜と上記酸化膜とを除去する工程と、
上記多結晶Ｓｉ層の所定の領域をエッチング除去する工程と、
予め表面を酸化あるいは酸化膜を堆積することで表面にＳｉＯ２膜を形成し、かつ所定の深さに所定の濃度の水素イオンを注入した水素イオン注入部を有する単結晶Ｓｉ基板を、上記エッチング除去した領域の一部または概ね全領域を覆う所定の形状に切断する工程と、
上記絶縁基板と単結晶Ｓｉ基板とを洗浄し該両基板の表面を活性化する工程と、
上記切断した単結晶Ｓｉ基板を、水素イオンを注入した側の面を上記エッチング除去した領域に室温で密着させることで、上記両基板を接合する工程と、
熱処理することにより、上記水素イオン注入部を境に劈開剥離し、上記絶縁基板上に単結晶Ｓｉ薄膜を形成する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項１８】
３００℃以上６５０℃以下の１段階または多段階の温度ステップにより、上記熱処理をすることを特徴とする請求項１３ないし１７の何れか１項に記載の半導体装置の製造方法。
【請求項１９】
上記多結晶Ｓｉ層を成長させるときに、上記非晶質Ｓｉ膜にＮｉ、Ｐｔ、Ｓｎ、Ｐｄの内少なくとも１つを添加することを特徴とする請求項１３ないし１７の何れか１項に記載の半導体装置の製造方法。
【請求項２０】
レーザー照射によって、上記単結晶Ｓｉ基板の水素イオン注入部の温度をＳｉから水素が離脱する温度以上に昇温することにより、上記単結晶Ｓｉ基板を水素イオン注入部を境に劈開剥離する工程を行うことを特徴とする請求項１３ないし１７の何れか１項に記載の半導体装置の製造方法。
【請求項２１】
概ね７００℃以上のピーク温度を含むランプアニールを行うことにより、上記単結晶Ｓｉ基板を水素イオン注入部を境に剥離することを特徴とする請求項１３ないし１７の何れか１項に記載の半導体装置の製造方法
【請求項２２】
上記絶縁基板上に上記多結晶Ｓｉ薄膜と上記単結晶Ｓｉ薄膜とが形成された後、
等方性プラズマエッチングまたはウエットエッチングにより上記単結晶Ｓｉ薄膜表面の損傷層をエッチング除去する工程と、
上記多結晶Ｓｉ薄膜と上記単結晶Ｓｉ薄膜をエッチングにより島状にパターン化する工程と、
上記多結晶Ｓｉ薄膜および上記単結晶Ｓｉ薄膜上全面にエッチバック用ＳｉＯ２膜を堆積後、異方性エッチングにより、上記エッチバック用ＳｉＯ２膜の一部を残して、または膜厚全部をエッチングバックする工程と、
ＳｉＯ２膜を堆積することにより、ゲート絶縁膜を形成する工程とをさらに含むことを特徴とする請求項１３ないし１７の何れか１項に記載の半導体装置の製造方法。
【請求項２３】
上記絶縁基板上に上記多結晶Ｓｉ薄膜と上記単結晶Ｓｉ薄膜とが形成された後、
等方性プラズマエッチングまたはウエットエッチングにより上記単結晶Ｓｉ薄膜表面の損傷層をエッチング除去する工程と、
上記多結晶Ｓｉ薄膜と上記単結晶Ｓｉ薄膜をエッチングにより島状にパターン化する工程と、
上記多結晶Ｓｉ薄膜および上記単結晶Ｓｉ薄膜上全面にエッチバック用ＳｉＯ２膜を堆積後、更に樹脂平坦化膜を全面に塗布する工程と、
異方性エッチングにより、上記樹脂平坦化膜の全部と上記エッチバック用ＳｉＯ２膜の一部とをエッチングバックする工程と、
ＳｉＯ２膜を堆積することにより、ゲート絶縁膜を形成する工程とをさらに含むことを特徴とする請求項１３ないし１７の何れか１項に記載の半導体装置の製造方法。
【請求項２４】
上記絶縁基板上に形成した上記単結晶Ｓｉ薄膜と上記多結晶Ｓｉ薄膜をエッチングにより島状にパターン化してＭＯＳトランジスタを形成し、Ｎ型ＭＯＳトランジスタおよびＰ型ＭＯＳトランジスタのソースおよびドレイン領域の少なくとも一部に、概ね１０１５／ｃｍ２以上５×１０１５／ｃｍ２以下のＰ＋イオンを注入する工程とをさらに含むことを特徴とする請求項１３ないし１７の何れか１項に記載の半導体装置の製造方法。
【請求項２５】
上記単結晶Ｓｉ薄膜の膜厚が上記多結晶Ｓｉ薄膜の膜厚と概ね等しいことを特徴とする請求項１３ないし１７の何れか１項に記載の半導体装置の製造方法。
【請求項２６】
単結晶Ｓｉ基板の表面に形成予め形成されたＳｉＯ２膜の膜厚が、２００ｎｍ以上であることを特徴とする請求項１３ないし１７の何れか１項に記載の半導体装置の製造方法。
【請求項２７】
単結晶Ｓｉ基板の表面に形成予め形成されたＳｉＯ２膜の膜厚が、３００ｎｍ以上であることを特徴とする請求項１３ないし１７の何れか１項に記載の半導体装置の製造方法。
【請求項２８】
上記単結晶Ｓｉ薄膜の最大寸法が１０ｃｍ以下であることを特徴とする請求項１３ないし１７の何れか１項に記載の半導体装置の製造方法。
【請求項２９】
上記単結晶Ｓｉ薄膜の最大寸法が５ｃｍ以下であることを特徴とする請求項１３ないし１７の何れか１項に記載の半導体装置の製造方法。
【請求項３０】
上記単結晶Ｓｉ薄膜は、上記絶縁基板との規格化された線膨張の差が、概ね室温以上６００℃以下の温度範囲において、約２５０ｐｐｍ以下であることを特徴とする請求項１３ないし１７の何れか１項に記載の半導体装置の製造方法。
【請求項３１】
上記水素イオン注入部に注入する水素イオンのドーズ量は、１０１６／ｃｍ２以上であることを特徴とする請求項１３ないし１７の何れか１項に記載の半導体装置の製造方法。
【請求項３２】
上記水素イオン注入部に注入する水素イオンのドーズ量は、概ね３×１０１６／ｃｍ２であることを特徴とする請求項１３ないし１７の何れか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、アクティブマトリクス駆動液晶表示装置等に用いられ、周辺駆動回路やコントロール回路を集積化した装置の回路性能改善を図る半導体装置およびその製造方法に関するものである。
【０００２】
【従来の技術】
従来、ガラス基板上にａ−Ｓｉ（非晶質Ｓｉ）やｐ−Ｓｉ（多結晶Ｓｉ）の薄膜トランジスタ（Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ、以下、ＴＦＴと記す）を形成し、液晶表示パネルや有機ＥＬパネル等の駆動を行う所謂アクティブマトリクス駆動を行ってきた。また、移動度が高く高速で動作するｐ−Ｓｉを用いて、周辺ドライバの集積化が行われてきた。あるいは、更に高い性能が要求されるイメージプロセッサやタイミングコントローラ等のシステムの集積化のため更に高性能なＳｉのデバイスを形成することが研究されてきた。
【０００３】
これは、多結晶Ｓｉでは結晶性の不完全性に起因するギャップ内の局在準位や結晶粒界付近の欠陥やギャップ内の局在準位の存在のため移動度低下やＳ係数（サブスレショルド係数）増大するため、高性能なＳｉのデバイスを形成するには、トランジスタの性能が不充分であるという問題があるためである。
【０００４】
そこで、更に高性能なＳｉのデバイスを形成するため、レーザー結晶化の他、例えば更に進歩したＳＬＳ（Ｓｅｑｕｅｎｔｉａｌ　Ｌａｔｅｒａｌ　Ｓｏｌｉｄｉｆｉｃａｔｉｏｎ）等の結晶性改善のための技術や（例えば、特許文献１参照）、ＣＬＣ（ＣＷ　Ｌａｓｅｒ　Ｌａｔｅｒａｌ　Ｃｒｙｓｔａｌｌｉｚａｔｉｏｎ）（例えば、非特許文献１参照）がある。これらは、ガラス基板の上にａ−Ｓｉ膜を堆積し、これをいかに制御性良く結晶化するか、あるいは単結晶に近づけるかということを目指しているものである。
【０００５】
しかしながら、これらのレーザーを用いる技術は、ガラス等の耐熱性の低い絶縁基板の温度を低温に保ちつつＳｉ膜のみを高温に加熱し結晶成長を行う。このため、Ｓｉ膜に１０９Ｐａ程度の強い引っ張り応力が働いており、このため膜のクラックやＴＦＴ特性における再現性の悪さやバラツキが大きい等の問題が生じていた。
【０００６】
一方、単結晶Ｓｉを絶縁基板上に貼り合わせ、これを薄膜化する技術がある（例えば、特許文献２参照）。この技術によると、単結晶Ｓｉ基板上に酸化膜を形成し、その上に単結晶Ｓｉ薄膜を形成することができる。しかし、Ｓｉ以外の絶縁基板、例えばガラス基板あるいは石英基板と接合しようとすると、石英基板などの絶縁基板との熱膨張係数差により、Ｓｉが剥がれたり破壊されたりするという問題があった。
【０００７】
これに対し、石英基板との熱膨張係数差による加熱接合強度向上工程での上記破壊を防止するため、結晶化ガラスの組成を変える方法がある（例えば、特許文献３参照）。
【０００８】
【特許文献１】
米国特許第６３００１７５号明細書（２００１年１０月９日）
【０００９】
【特許文献２】
特開平５−２１１１２８号公報（１９９３年８月２０日公開）
【００１０】
【特許文献３】
特開平１１−１６３３６３号公報（１９９９年６月１８日公開）
【００１１】
【非特許文献１】
Ａ．　Ｈａｒａ　ｅｔ．　ａｌ．，　”Ｕｌｔｒａ−ｈｉｇｈ　Ｐｅｒｆｏｒｍａｎｃｅ　Ｐｏｌｙ−Ｓｉ　ＴＦＴｓ　ｏｎ　ａ　Ｇｌａｓｓ　ｂｙ　ａ　Ｓｔａｂｌｅ　Ｓｃａｎｎｉｎｇ　ＣＷ　Ｌａｓｅｒ　Ｌａｔｅｒａｌ　Ｃｒｙｓｔａｌｌｉｚａｔｉｏｎ”，　２００１　Ｉｎｔｅｒｎａｔｉｏｎａｌ　Ｗｏｒｋｓｈｏｐ　ｏｎ　Ａｃｔｉｖｅ　ｍａｔｒｉｘ　Ｌｉｑｕｉｄ　Ｃｒｙｓｔａｌ　Ｄｉｓｐｌａｙｓ　−−ＴＦＴ　Ｔｅｃｈｎｏｌｏｇｉｅｓ　ａｎｄ　Ｒｅｌａｔｅｄ　ｍａｔｅｒｉａｌｓ　−−　（ＡＭ−ＬＣＤ２００１），　Ｄｉｇｅｓｔ　ｏｆ　Ｔｅｃｈｎｉｃａｌ　Ｐａｐｅｒｓ，　ｐ．２２７−２３０，Ｊｕｌｙ　１１−１３，２００１，　Ｊａｐａｎ
Ｓｏｃｉｅｔｙ　ｏｆ　Ａｐｐｌｉｅｄ　Ｐｈｙｓｉｃｓ（日本応用物理学会）
【００１２】
【発明が解決しようとする課題】
しかしながら、結晶化ガラスは一般にアルカリ原子を含み、特性の安定なトランジスタを得ることと相反する性質がある。また、以上の技術では単結晶Ｓｉ基板の形状が６、８、１２インチの円板であるため、接合する絶縁基板が６、８、１２インチの円板に限られ、これにより大型の液晶表示パネルや有機ＥＬパネルを製造することは不可能で、また小型であっても製造コストが高くなり実用化が困難であった。
【００１３】
さらに、アルカリ原子を含まない基板を用いた場合、単結晶Ｓｉ基板と絶縁基板とを接合する際、熱膨張係数差により、接合強度が低下する。また、接合した界面に応力が働く場合、界面に働く応力のムラやバラツキにより、形成するＴＦＴ特性の悪化を招来する。
【００１４】
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、単結晶Ｓｉ薄膜を有する特性の安定した大型かつ安価な基板であり、単結晶Ｓｉ薄膜の接合強度および接合界面に働く応力にムラやバラツキのない半導体装置およびその製造方法を提供することにある。
【００１５】
【課題を解決するための手段】
本発明の半導体装置は、上記の課題を解決するために、絶縁基板上に多結晶Ｓｉ薄膜と単結晶Ｓｉ薄膜とがそれぞれ異なる領域に形成されている半導体装置であって、上記絶縁基板と上記単結晶Ｓｉ薄膜との規格化された線膨張の差が、概ね室温以上６００℃以下の温度範囲において、約２５０ｐｐｍ以下であることを特徴としている。
【００１６】
通常、高性能なデバイスを形成する上で障碍となる、多結晶Ｓｉに特有の結晶性の不完全性に起因するギャップ内の局在準位や結晶粒界付近の欠陥やギャップ内の局在準位の存在による移動度の低下やＳ係数（サブスレショルド係数）の増加等の問題は活性層として用いる半導体薄膜を単結晶Ｓｉとすることにより解消できる。
【００１７】
そこで、上記の構成によれば、大型のガラス基板等の絶縁基板上に多結晶Ｓｉ薄膜と単結晶Ｓｉ薄膜とがそれぞれ異なる領域に形成されている。従って、より高性能が要求されるデバイス、例えばタイミングコントローラやマイクロプロセッサ等を単結晶Ｓｉ薄膜の形成領域にて形成し、残りのデバイスを多結晶Ｓｉ薄膜の形成領域にて形成することができる。
【００１８】
即ち、単結晶Ｓｉ薄膜のサイズが限られていても、単結晶Ｓｉが必要となる高速性、消費電力、バラツキが問われる高速のロジック、タイミングジェネレータ、高速のＤＡＣ（電流バッファ）、等を形成するのに十分なサイズであればよい。従って、単結晶Ｓｉにてのみ実現可能な高性能・高機能の回路システムを基板上に一体集積化できるので、例えば、高性能なシステムを集積化した液晶パネルあるいは有機ＥＬパネル等の表示装置用の半導体装置を、全てのデバイスを単結晶Ｓｉにて形成する場合に比べて、非常に低コストにて製造できる。
【００１９】
また、単結晶Ｓｉの基板形状はＬＳＩ製造装置のウェハサイズである６、８、１２インチの円板に限定されるが、基板上には多結晶Ｓｉ薄膜も形成されているので、例えば、大型の液晶表示パネルや有機ＥＬパネルを製造することも可能になる。
【００２０】
さらに、特許文献３に記載されるような石英基板との熱膨張係数差による加熱接合強度向上工程での破壊を防止するため組成を調節した結晶化ガラスを用いる必要が無くなる。よって、結晶化ガラスのために生じていたアルカリ金属による汚染の問題がなくなり、かつ熱膨張係数差による加熱接合強度向上工程における破壊を防止することができる。
【００２１】
また、絶縁基板と単結晶Ｓｉ薄膜との規格化された線膨張の差が、概ね室温以上６００℃以下の温度範囲において、約２５０ｐｐｍ以下であることにより、絶縁基板と単結晶Ｓｉ薄膜との線膨張係数の差が小さくなる。従って、絶縁基板上に単結晶Ｓｉ薄膜を形成するための工程において、熱膨張係数差による水素注入位置からの劈開剥離工程における破壊や接合界面剥離、あるいは結晶中の欠陥発生を確実に防止することができ、また、加熱接合強度の向上を図ることができる。なお、ここで熱膨張とは、温度変化に起因する長さの変化である。
【００２２】
本発明の半導体装置は、絶縁基板上に多結晶Ｓｉ薄膜と単結晶Ｓｉ薄膜とがそれぞれ異なる領域に形成されている半導体装置であって、上記単結晶Ｓｉ薄膜におけるラマンピークのシフト量は、５１９．５ｃｍ−１以上、かつ、５２１．５ｃｍ−１以下であることを特徴としている。
【００２３】
上記の構成によれば、多結晶Ｓｉ薄膜と単結晶Ｓｉ薄膜とがそれぞれ異なる領域に形成されている。従って、より高性能が要求されるデバイス、例えばタイミングコントローラやマイクロプロセッサ等を単結晶Ｓｉ薄膜の形成領域にて形成し、残りのデバイスを多結晶Ｓｉ薄膜の形成領域にて形成することができる。
【００２４】
通常、レーザーを用いて結晶化や結晶成長を行う場合には、Ｓｉ薄膜に大きな応力が残ることとなる。
【００２５】
しかしながら、上記の構成によれば、単結晶Ｓｉ薄膜におけるラマンピークのシフト量が、５１９．５ｃｍ−１以上、かつ、５２１．５ｃｍ−１以下であることにより、単結晶Ｓｉ薄膜におけるＳｉ界面に働く応力を実質的にほぼゼロとすることができる。従って、ＴＦＴを形成した場合、Ｓｉ界面に働く応力のムラやバラツキによるＳｉ結晶の歪みに起因する移動度の低下やバラツキ、あるいは界面の欠陥やこれに伴う界面固定電荷、界面の局在準位による閾値シフトやバラツキ、特性安定性低下等を確実に防止できる。
【００２６】
上記の半導体装置は、絶縁基板が、少なくとも単結晶Ｓｉの存在する領域の表面にＳｉＯ２層が形成されたアルカリ土類−アルミノ硼珪酸ガラスからなる高歪点ガラスからなることが好ましい。
【００２７】
上記の構成によれば、組成を調節した結晶化ガラスを用いる必要が無くなるので、絶縁基板がアクティブマトリクス駆動による液晶表示パネル等に一般的に使用される高歪点ガラスからなることによって、低コストにて半導体装置を製造できる。
【００２８】
上記の半導体装置は、絶縁基板が、バリウム−アルミノ硼珪酸ガラス、アルカリ土類−アルミノ硼珪酸ガラス、硼珪酸ガラス、アルカリ土類−亜鉛−鉛−アルミノ硼珪酸ガラス、アルカリ土類−亜鉛−アルミノ硼珪酸ガラスのうち何れか１つからなることが好ましい。
【００２９】
上記の構成によれば、さらに、アクティブマトリクス駆動による液晶表示パネル等に一般的に使用される高歪点ガラスである上記記載のガラスから絶縁基板がなるので、低コストにてアクティブマトリクス基板に好適な半導体装置を製造できる。
【００３０】
上記の半導体装置は、絶縁基板上に複数のＭＯＳＦＥＴ、バイポーラトランジスタ、またはＳＩＴからなる集積回路を含むアクティブマトリクス基板であることが好ましい。
【００３１】
上記の構成によれば、さらに、半導体装置が、絶縁基板上に複数のＭＯＳ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ＦＥＴ（ＴＦＴ）からなる集積回路を形成したアクティブマトリクス基板であるので、上記特徴を有するアクティブマトリクス基板を得ることができる。
【００３２】
上記の半導体装置は、絶縁基板上に形成されている単結晶Ｓｉ薄膜の領域と多結晶Ｓｉ薄膜の領域とが、０．３μｍ以上離れていることが好ましい。また、上記の半導体装置は、絶縁基板上に形成されている単結晶Ｓｉ薄膜の領域と多結晶Ｓｉ薄膜の領域とが、０．５μｍ以上離れていることがさらに好ましい。
【００３３】
上記の構成によれば、多結晶Ｓｉから単結晶Ｓｉに、例えば、Ｎｉ、Ｐｔ、Ｓｎ、Ｐｄ等が拡散してくることを防止し、半導体装置の特性の安定を図ることができる。
【００３４】
上記の半導体装置は、異なる領域にそれぞれ形成された同一導電型のトランジスタにおいて、移動度、サブスレショルド係数、閾値のうち少なくとも１つが、上記領域毎に異なることが好ましい。
【００３５】
上記の構成によれば、さらに、異なる領域にそれぞれ形成された一導電型のトランジスタにおいて、移動度、サブスレショルド係数、閾値のうち少なくとも１つが異なるので、必要とする特性に合わせてトランジスタを適した領域に形成することができる。
【００３６】
上記の半導体装置は、異なる領域にそれぞれ形成された集積回路において、ゲート長、ゲート酸化膜の膜厚、電源電圧、ロジックレベルのうち少なくとも１つが、上記領域毎に異なることが好ましい。
【００３７】
上記の構成によれば、さらに、異なる領域にそれぞれ形成された集積回路において、ゲート長、ゲート酸化膜の膜厚、電源電圧、ロジックレベルのうち少なくとも１つ異なるので、必要とする構成および特性に合わせて集積回路を適した領域に形成することができる。
【００３８】
上記の半導体装置は、異なる領域にそれぞれ形成された集積回路において、加工ルールが上記領域毎に異なることが好ましい。
【００３９】
上記の構成によれば、さらに、異なる領域にそれぞれ形成された集積回路は加工ルールが異なるので、加工ルールに合わせて集積回路を適した領域に形成することができる。
【００４０】
上記の半導体装置は、単結晶Ｓｉ薄膜の膜厚ｄが不純物Ｎｉで定まる最大空乏長Ｗｍに対しバラツキのマージンを含めた小さい値、すなわち不純物密度が実用的下限である１０１５ｃｍ−３であってもｄの上限である概ね６００ｎｍ以下であることが好ましい。
【００４１】
ここで、Ｗｍ＝〔４εｓｋＴｌｎ（Ｎｉ／ｎｉ）ｑ２Ｎｉ〕１／２であり、ｎｉは真性キャリア密度、ｋはボルツマン定数、Ｔは絶対温度、εｓはＳｉの誘電率、ｑは電子電荷、Ｎｉは不純物密度である。
【００４２】
上記の構成によれば、単結晶Ｓｉ薄膜の膜厚が概ね６００ｎｍ以下であるので、半導体装置のＳ値が小さくなり、またオフ電流が低下する。
【００４３】
上記の半導体装置は、単結晶Ｓｉ薄膜の膜厚が１００ｎｍ以下であることが好ましい。
【００４４】
上記の構成によれば、さらに、一層半導体装置のＳ値（サブスレショルド係数）が小さくなり、またオフ電流が低下する。
【００４５】
本発明の半導体装置の製造方法は、上記の課題を解決するために、絶縁基板上に多結晶Ｓｉ薄膜と単結晶Ｓｉ薄膜とが形成された半導体装置の製造方法において、絶縁基板表面にＳｉＯ２膜および非晶質Ｓｉ膜を順次堆積する工程と、上記非晶質Ｓｉ膜を加熱し、多結晶Ｓｉ層を成長させ、多結晶Ｓｉ薄膜を形成する工程と、上記多結晶Ｓｉ薄膜の所定の領域をエッチング除去する工程と、予め表面を酸化あるいは酸化膜を堆積することで表面にＳｉＯ２膜を形成し、かつ所定の深さに所定の濃度の水素イオンを注入した水素イオン注入部を有する単結晶Ｓｉ基板を、上記エッチング除去した領域の一部または概ね全領域を覆う所定の形状に切断する工程と、上記絶縁基板と単結晶Ｓｉ基板とを洗浄し該両基板の表面を活性化する工程と、上記切断した単結晶Ｓｉ基板を、水素イオンを注入した側の面を上記エッチング除去した領域に室温で密着させることで、上記両基板を接合する工程と、熱処理することにより、上記水素イオン注入部を境に劈開剥離し、上記絶縁基板上に単結晶Ｓｉ薄膜を形成する工程とを含むことを特徴としている。
【００４６】
上記の方法によれば、所定の深さに所定の濃度の水素イオンを注入した単結晶Ｓｉ基板を加熱することにより、接合強度を高めることができるとともに、単結晶Ｓｉ基板を水素イオン注入部を境に剥離することにより単結晶Ｓｉ薄膜を得ることができる。よって、高性能なデバイスを形成する上で障碍となる、多結晶Ｓｉに特有の結晶性の不完全性に起因するギャップ内の局在準位や結晶粒界付近の欠陥やギャップ内の局在準位の存在のためによる移動度の低下やＳ係数の増加等の問題は、単結晶Ｓｉにて解消できる。従って、絶縁基板上に単結晶Ｓｉ薄膜と多結晶Ｓｉ薄膜とを形成でき、以降の工程を共通の加工プロセスにて、より高性能が要求されるデバイスは単結晶Ｓｉにて形成し、残りのデバイスを多結晶Ｓｉにて形成することができる。よって、高性能なシステムを集積化した液晶パネルあるいは有機ＥＬパネル等の表示装置等の半導体装置等を低コストにて製造できる。
【００４７】
また、ＳｉＯ２膜を予め形成しこれを介してガラス基板等の絶縁基板に単結晶Ｓｉ基板を接合するので、接合したＳｉ界面に働く応力によるＳｉ結晶の歪みに起因する移動度の低下、あるいは界面の欠陥やこれに伴う界面固定電荷、界面の局在準位による閾値シフト、特性安定性低下等を防止できる。これにより、石英基板との熱膨張係数差による加熱接合強度向上・剥離工程にての破壊を防止するため組成を調節した結晶化ガラスを用いる必要が無くなり、高歪点ガラスを用いることができる。よって、結晶化ガラスによるアルカリ金属による汚染の問題がなくなり、熱膨張係数差による加熱接合強度向上・剥離工程にての破壊を防止する事ができる。
【００４８】
更に、例えば、大面積の高歪点ガラス基板上に多結晶Ｓｉ膜を形成し、適切なサイズに加工した単結晶Ｓｉ基板を接合すべき領域を覆うように多結晶Ｓｉ薄膜を予めエッチング除去し、この領域に単結晶Ｓｉ基板を接合し、剥離により単結晶Ｓｉ薄膜とＳｉＯ２膜を残し、それ以外の単結晶Ｓｉを剥離除去することによりガラス基板全体に亘り応力の偏りを無くすことができる。これにより、Ｓｉが剥がれたりクラックや破壊を生じること無く、基板の一部の領域が単結晶Ｓｉ薄膜、残りの領域部分が多結晶Ｓｉ薄膜からなる基板を得ることができる。
【００４９】
また、単結晶Ｓｉ基板の形状はＬＳＩ製造装置のウェハサイズである６、８、１２インチの円板に限定されるが、絶縁基板上には多結晶Ｓｉ薄膜も形成されているので、例えば、大型の液晶表示パネルや有機ＥＬパネル等の半導体装置を製造できる。
【００５０】
また、単結晶Ｓｉ基板は、ＳｉＯ２膜を介して室温で絶縁基板１に接合するので、接合したＳｉ界面に働く応力を実質的にほぼゼロとすることができる。従って、界面に働く応力のムラやバラツキによるＳｉ結晶の歪みに起因する移動度の低下やバラツキ、あるいは界面の欠陥やこれに伴う界面固定電荷、界面の局在準位による閾値シフトやバラツキ、特性安定性低下等をより確実に防止できる。
【００５１】
本発明の半導体装置の製造方法は、上記の課題を解決するために、絶縁基板上に多結晶Ｓｉ薄膜と単結晶Ｓｉ薄膜とが形成された半導体装置の製造方法において、絶縁基板表面にＳｉＯ２膜および非晶質Ｓｉ膜を順次堆積する工程と、上記非晶質Ｓｉ膜を加熱し、多結晶Ｓｉ層を成長させ、多結晶Ｓｉ薄膜を形成する工程と、所定の領域の上記多結晶Ｓｉ薄膜をエッチング除去するとともに、同じ領域の上記ＳｉＯ２膜の厚さ方向における一部をエッチング除去する工程と、予め表面を酸化あるいは酸化膜を堆積することで表面にＳｉＯ２膜を形成し、かつ所定の深さに所定の濃度の水素イオンを注入した水素イオン注入部を有する単結晶Ｓｉ基板を、上記エッチング除去した領域の一部または概ね全領域を覆う所定の形状に切断する工程と、上記絶縁基板と単結晶Ｓｉ基板とを洗浄し該両基板の表面を活性化する工程と、上記切断した単結晶Ｓｉ基板を、水素イオンを注入した側の面を上記エッチング除去した領域に室温で密着させることで、上記両基板を接合する工程と、熱処理することにより、上記水素イオン注入部を境に劈開剥離し、上記絶縁基板上に単結晶Ｓｉ薄膜を形成する工程とを含むことを特徴としている。
【００５２】
上記の方法によれば、上記製造方法の利点に加えて、さらに、所定の領域の多結晶Ｓｉ層をエッチング除去するとともに、同じ領域のＳｉＯ２膜の厚さ方向における一部をエッチング除去するので、単結晶Ｓｉ基板の貼付面側におけるＳｉＯ２膜の厚さの影響がキャンセルされ、絶縁基板上の単結晶Ｓｉ薄膜および多結晶Ｓｉ薄膜の領域の高さが概ね同等である基板を得ることができる。その結果、島エッチングを含め以降のほとんどの工程を同時に処理することが可能となる。また、これにより、段差の小さいトランジスタあるいは回路が形成される。よって、例えば液晶パネルの場合、セル厚制御にて優位となる。
【００５３】
本発明の半導体装置の製造方法は、上記の課題を解決するために、絶縁基板上に多結晶Ｓｉ薄膜と単結晶Ｓｉ薄膜とが形成された半導体装置の製造方法において、絶縁基板表面にＳｉＯ２膜を堆積する工程と、予め表面を酸化あるいは酸化膜を堆積することで表面にＳｉＯ２膜を形成し、かつ所定の深さに所定の濃度の水素イオンを注入した水素イオン注入部を有する単結晶Ｓｉ基板を、所定の形状に切断する工程と、上記絶縁基板と単結晶Ｓｉ基板とを洗浄し該両基板の表面を活性化する工程と、上記切断した単結晶Ｓｉ基板を、水素イオンを注入した側の面を上記絶縁基板のＳｉＯ２膜側表面における所定の位置に室温で密着させ接合する工程と、熱処理することにより、上記水素イオン注入部を境に劈開剥離し、上記絶縁基板上に単結晶Ｓｉ薄膜を形成する工程と、上記絶縁基板上に絶縁膜および非晶質Ｓｉ膜を順次堆積する工程と、上記非晶質Ｓｉ膜を加熱し、多結晶Ｓｉ層を成長させ、多結晶Ｓｉ薄膜を形成する工程とを含むことを特徴としている。
【００５４】
上記の方法によれば、上記各製造方法と同様の利点を得ることができる。
【００５５】
本発明の半導体装置の製造方法は、上記の課題を解決するために、絶縁基板上に多結晶Ｓｉ薄膜と単結晶Ｓｉ薄膜とが形成された半導体装置の製造方法において、絶縁基板表面にＳｉＯ２膜を堆積する工程と、所定の領域の上記ＳｉＯ２膜の厚さ方向における一部をエッチング除去する工程と、予め表面を酸化あるいは酸化膜を堆積することで表面にＳｉＯ２膜を形成し、かつ所定の深さに所定の濃度の水素イオンを注入した水素イオン注入部を有する単結晶Ｓｉ基板を、上記エッチング除去した領域の一部または概ね全領域を覆う所定の形状に切断する工程と、上記絶縁基板と単結晶Ｓｉ基板とを洗浄し該両基板の表面を活性化する工程と、上記切断した単結晶Ｓｉ基板における水素イオンを注入した側の面を、上記エッチング除去した領域に室温で密着させ接合する工程と、熱処理することにより、上記水素イオン注入部を境に劈開剥離し、単結晶Ｓｉ薄膜を形成する工程と、上記絶縁基板上に絶縁膜および非晶質Ｓｉ膜を順次堆積する工程と、上記非晶質Ｓｉ膜を加熱し、多結晶Ｓｉ層を成長させ、多結晶Ｓｉ薄膜を形成する工程とを含むことを特徴としている。
【００５６】
上記の方法によれば、上記各製造方法と同様の利点を得ることができる。
【００５７】
本発明の半導体装置の製造方法は、上記の課題を解決するために、絶縁基板上に多結晶Ｓｉ薄膜と単結晶Ｓｉ薄膜とが形成された半導体装置の製造方法において、絶縁基板表面に第１ＳｉＯ２膜、非晶質Ｓｉ膜、および、第２ＳｉＯ２膜を順次堆積する工程と、上記第２ＳｉＯ２膜の所定の領域をエッチング除去することで上記非晶質Ｓｉ膜の一部を露出させる工程と、上記露出した非晶質Ｓｉ膜を薄く（数ｎｍ）酸化して酸化膜を形成し、該酸化膜上に酢酸Ｎｉ水溶液をスピンコートする工程と、上記非晶質Ｓｉ膜を加熱し、メタルアシストにより結晶成長方向が促進された多結晶Ｓｉ層を成長させ、多結晶Ｓｉ薄膜を形成する工程と、上記第２ＳｉＯ２膜と上記酸化膜とを除去する工程と、上記多結晶Ｓｉ層の所定の領域をエッチング除去する工程と、予め表面を酸化あるいは酸化膜を堆積することで表面にＳｉＯ２膜を形成し、かつ所定の深さに所定の濃度の水素イオンを注入した水素イオン注入部を有する単結晶Ｓｉ基板を、上記エッチング除去した領域の一部または概ね全領域を覆う所定の形状に切断する工程と、上記絶縁基板と単結晶Ｓｉ基板とを洗浄し該両基板の表面を活性化する工程と、上記切断した単結晶Ｓｉ基板を、水素イオンを注入した側の面を上記エッチング除去した領域に室温で密着させることで、上記両基板を接合する工程と、熱処理することにより、上記水素イオン注入部を境に劈開剥離し、上記絶縁基板上に単結晶Ｓｉ薄膜を形成する工程とを含むことを特徴としている。
【００５８】
上記の方法によれば、上記各製造方法と同様の利点を得ることができる。
【００５９】
上記の半導体装置の製造方法は、３００℃以上６５０℃以下の１段階または多段階の温度ステップにより、上記熱処理をすることが好ましい。
【００６０】
上記の方法によれば、１段階の温度ステップ、即ち１工程にて熱処理をすることができる。
【００６１】
上記の半導体装置の製造方法は、多結晶Ｓｉ層を成長させるときに、上記非晶質Ｓｉ膜にＮｉ、Ｐｔ、Ｓｎ、Ｐｄの内少なくとも１つを添加することが好ましい。
【００６２】
上記の方法によれば、多結晶Ｓｉ層を成長させるときに、非晶質Ｓｉ膜にＮｉ、Ｐｔ、Ｓｎ、Ｐｄの内少なくとも１つを添加し、その後加熱することにより、多結晶Ｓｉ層の結晶成長を促進することができる。よって、多結晶Ｓｉ層の移動度を高くすることができ、駆動回路形成などにおいて有利になる。
【００６３】
上記の半導体装置の製造方法は、レーザー照射によって、単結晶Ｓｉ基板の水素イオン注入部の温度をＳｉから水素が離脱する温度以上に昇温することにより、単結晶Ｓｉ基板を水素イオン注入部を境に劈開剥離する工程を行うことが好ましい。
【００６４】
上記の方法によれば、レーザー照射によって、単結晶Ｓｉ基板の水素イオン注入部の温度を昇温するので、狭い範囲の領域のみを昇温することができ、単結晶Ｓｉの損傷を抑えることがきる。
【００６５】
上記の半導体装置は、概ね７００℃以上のピーク温度を含むランプアニールを行うことにより、単結晶Ｓｉ基板を水素イオン注入部を境に剥離することが好ましい。
【００６６】
上記の方法によれば、概ね７００℃以上のピーク温度を含む瞬間熱アニール（Ｒａｐｉｄ　Ｔｈｅｒｍａｌ　Ａｎｎｅａｌ）であるランプアニールを行い、単結晶Ｓｉ基板を水素イオン注入部を境に剥離するので、更に接合強度が向上するとともに、剥離界面及び単結晶Ｓｉ薄膜内部の水素イオン注入による損傷の回復によりトランジスタの特性を向上できる。なお、ランプアニールのピーク温度は高いほどトランジスタの特性は向上するが、基板の反りや伸縮が大きくなる。よって、基板サイズや形成するデバイスの種類により適切な温度と保持時間を選べばよい。
【００６７】
上記の半導体装置の製造方法は、絶縁基板上に多結晶Ｓｉ薄膜と単結晶Ｓｉ薄膜とが形成された後、等方性プラズマエッチングまたはウエットエッチングにより単結晶Ｓｉ薄膜表面の損傷層をエッチング除去する工程と、多結晶Ｓｉ薄膜と単結晶Ｓｉ薄膜をエッチングにより島状にパターン化する工程と、多結晶Ｓｉ薄膜および単結晶Ｓｉ薄膜上全面にエッチバック用ＳｉＯ２膜を堆積後、異方性エッチングにより、エッチバック用ＳｉＯ２膜の一部を残して、または膜厚全部をエッチングバックする工程と、ＳｉＯ２膜を堆積することにより、ゲート絶縁膜を形成する工程とをさらに含むことが好ましい。
【００６８】
上記の方法によれば、一般的なポリシリコンＴＦＴ形成工程が行われるので、従来の工程を用いて前記特徴を有するＴＦＴを製造することができる。
【００６９】
上記の半導体装置の製造方法は、絶縁基板上に上記多結晶Ｓｉ薄膜と上記単結晶Ｓｉ薄膜とが形成された後、等方性プラズマエッチングまたはウエットエッチングにより上記単結晶Ｓｉ薄膜表面の損傷層をエッチング除去する工程と、上記多結晶Ｓｉ薄膜と上記単結晶Ｓｉ薄膜をエッチングにより島状にパターン化する工程と、上記多結晶Ｓｉ薄膜および上記単結晶Ｓｉ薄膜上全面にエッチバック用ＳｉＯ２膜を堆積後、更に樹脂平坦化膜を全面に塗布する工程と、異方性エッチングにより、上記樹脂平坦化膜の全部と上記エッチバック用ＳｉＯ２膜の一部とをエッチングバックする工程と、ＳｉＯ２膜を堆積することにより、ゲート絶縁膜を形成する工程とをさらに含むことが好ましい。
【００７０】
上記の方法によれば、多結晶Ｓｉ薄膜と単結晶Ｓｉ薄膜とのパターン間の谷状部に酸化膜（ＳｉＯ２膜）が残ることとなり、基板全体の平坦化を図ることができる。
【００７１】
上記の半導体装置の製造方法は、絶縁基板上に形成した上記単結晶Ｓｉ薄膜と上記多結晶Ｓｉ薄膜をエッチングにより島状にパターン化してＭＯＳトランジスタを形成し、Ｎ型ＭＯＳトランジスタおよびＰ型ＭＯＳトランジスタのソースおよびドレイン領域の少なくとも一部に、概ね１０１５／ｃｍ２以上５×１０１５／ｃｍ２以下のＰ＋イオンを注入する工程とをさらに含むことが好ましい。
【００７２】
上記の方法によれば、Ｎ型ＭＯＳトランジスタおよびＰ型ＭＯＳトランジスタのソース及びドレイン領域の少なくとも一部に概ね１０１５／ｃｍ２以上５×１０１５／ｃｍ２以下のＰ＋イオンを注入する。従って、その後、ＲＴＡ、レーザー、炉等により加熱処理を行い、多結晶Ｓｉ薄膜領域のみならず単結晶Ｓｉ薄膜領域も同時に金属原子をゲッタリングすることにより、更に特性バラツキが小さく特性の安定なＴＦＴを得ることができる。
【００７３】
上記の半導体装置の製造方法は、単結晶Ｓｉ薄膜の膜厚が多結晶Ｓｉ薄膜の膜厚と概ね等しいことが好ましい。
【００７４】
上記の方法によれば、島状パターン化のためのエッチングを含め以降の工程をほとんどの工程を同時に処理することが可能となり、かつ段差の小さいトランジスタあるいは回路が形成できる。よって、例えば液晶パネルの場合、セル厚制御にて優位となる。
【００７５】
上記の半導体装置の製造方法は、単結晶Ｓｉ基板の表面に形成予め形成されたＳｉＯ２膜の膜厚が、２００ｎｍ以上、さらに望ましくは、３００ｎｍ以上であることが好ましい。
【００７６】
通常、ＳｉＯ２膜の膜厚は厚い程、閾値のバラツキは減少するが、ＳｉＯ２膜形成工程の効率（酸化に要する時間）や段差とのトレードオフにより、適切な値は概ね２００ｎｍ〜４００ｎｍとなる。バラツキを重視する場合は概ね４００ｎｍ以上、段差や効率を重視する場合は概ね２００ｎｍ〜４００ｎｍ、より望ましくは、２５０ｎｍ〜３５０ｎｍが適切な値となる。ＳｉＯ２膜の膜厚が厚いと、特に低電圧における動作の安定性が向上する。これは接合した単結晶Ｓｉ基板とガラス基板等の絶縁基板界面の汚染、あるいは格子の歪みや不完全性に起因する固定電荷の影響が軽減されるためである。
【００７７】
そこで、上記の方法によれば、閾値のバラツキと、ＳｉＯ２膜形成工程の効率や段差とのバランスに適切な半導体基板を得ることができる。
【００７８】
上記の半導体装置の製造方法は、単結晶Ｓｉ薄膜の最大寸法が１０ｃｍ以下であることが好ましい。
【００７９】
上記の方法によれば、単結晶Ｓｉ薄膜の最大寸法が１０ｃｍ以下であれば、石英基板より単結晶Ｓｉとの熱膨張係数差の大きい、一般にアクティブマトリクス駆動による液晶表示パネル等に一般的に使用される高歪点ガラスを用いても、クラック等の破壊やＳｉの剥がれを防止できる。なお、単結晶Ｓｉ薄膜の最大寸法とは、薄い厚みを有する単結晶Ｓｉ薄膜の表面形状における各寸法中の最大の寸法を意味している。例えば、単結晶Ｓｉ薄膜が円形であるときはその直径を、単結晶Ｓｉ薄膜が薄い長方形である場合には上面四角形状の対角線長さを意味している。
【００８０】
上記の半導体装置の製造方法は、単結晶Ｓｉ薄膜の最大寸法が５ｃｍ以下であることが好ましい。
【００８１】
上記の方法によれば、さらに、単結晶Ｓｉ薄膜の最大寸法が５ｃｍ以下であれば、石英基板より単結晶Ｓｉとの熱膨張係数差の大きい、一般にアクティブマトリクス駆動による液晶表示パネル等に一般的に使用される高歪点ガラスを用いても、一層クラック等の破壊やＳｉの剥がれを防止できる。
【００８２】
上記の半導体装置の製造方法は、単結晶Ｓｉ薄膜が、絶縁基板との規格化された線膨張の差が、概ね室温以上６００℃以下の温度範囲において、約２５０ｐｐｍ以下であることが好ましい。
【００８３】
上記の方法によれば、絶縁基板と単結晶Ｓｉ薄膜との線膨張係数の差が小さくなる。従って、絶縁基板上に単結晶Ｓｉ薄膜を形成するための工程において、熱膨張係数差による水素注入位置からの劈開剥離工程における破壊や接合界面剥離、あるいは結晶中の欠陥発生を確実に防止することができ、また、加熱接合強度の向上を図ることができる。
【００８４】
上記の半導体装置の製造方法は、水素イオン注入部に注入する水素イオンのドーズ量は、１０１６／ｃｍ２以上、さらには、概ね３×１０１６／ｃｍ２であることが好ましい。
【００８５】
上記の方法によれば、単結晶Ｓｉ薄膜の領域に形成されているＴＦＴの移動度等の特性を向上させることができる。
【００８６】
【発明の実施の形態】
〔実施の形態１〕
本発明の実施の一形態について図１および図６に基づいて説明すれば、以下の通りである。
【００８７】
図１は、本実施の形態に係るアクティブマトリクス基板２０（半導体装置）の製造工程の一例を示す。図１（ｈ）に示すように、本アクティブマトリクス基板２０は、絶縁基板１、ＳｉＯ２（酸化シリコン）膜２・１１、多結晶Ｓｉ薄膜４、単結晶Ｓｉ薄膜５、ゲート酸化膜６、ゲート電極２１、層間絶縁膜２２、および、金属配線２４を備えている。また、アクティブマトリクス基板２０基板は、スイッチング素子である薄膜トランジスタ（ＴＦＴ：ｔｈｉｎ　ｆｉｌｍ　ｔｒａｎｓｉｓｔｏｒ）を備えている。アクティブマトリクス基板２０は、例えば液晶表示装置等に用いられる。
【００８８】
絶縁基板１は、高歪点ガラスからなる。ここでは、絶縁基板１として、アルカリ土類−アルミノ硼珪酸ガラスからなるｃｏｄｅ１７３７（コーニング社製）を用いている。
【００８９】
なお、絶縁基板１の材料としては、特に限定されるものではなく、高歪点ガラスであるバリウム−アルミノ硼珪酸ガラス、硼珪酸ガラス、アルカリ土類−亜鉛−鉛−アルミノ硼珪酸ガラス、アルカリ土類−亜鉛−アルミノ硼珪酸ガラス等であってもよい。
【００９０】
絶縁基板１の表面上には、略全面に、ＳｉＯ２からなるＳｉＯ２膜２が形成されている。ＳｉＯ２膜２の膜厚は、約１００ｎｍである。
【００９１】
ＳｉＯ２膜２上には、多結晶Ｓｉ薄膜４およびＳｉＯ２膜１１が形成されている。多結晶Ｓｉ薄膜４は、島状パターンとなるように形成されており、その膜厚は、約５０ｎｍである。ＳｉＯ２膜１１は、ＳｉＯ２膜２上であって、多結晶Ｓｉ薄膜４とは異なる領域に島状パターンとなるように形成されており、その膜厚は、約２００ｎｍである。ＳｉＯ２膜１１上には、さらに、同形状の単結晶Ｓｉ薄膜５が、島状パターンになるように形成されている。単結晶Ｓｉ薄膜５の膜厚は、約５０ｎｍである。
【００９２】
隣り合う多結晶Ｓｉ薄膜４の領域と単結晶Ｓｉ薄膜５の領域とは、少なくとも０．３μｍ、好ましくは０．５μｍ以上離れている。
【００９３】
これにより、後述する多結晶Ｓｉ薄膜４の製造工程にて用いられるＮｉ、Ｐｔ、Ｓｎ、Ｐｄ等の金属原子が、単結晶Ｓｉ領域に拡散するのを防止し、特性の安定化を図ることができる。
【００９４】
ＳｉＯ２膜２、多結晶Ｓｉ薄膜４、および、単結晶Ｓｉ薄膜５の全面上に亘って、ＳｉＯ２からなるゲート酸化膜６が形成されている。ゲート酸化膜６の膜厚は約６０ｎｍである。
【００９５】
多結晶Ｓｉ薄膜４および単結晶Ｓｉ薄膜５における各島状パターンの領域上面のゲート酸化膜６には、ゲート電極２１が形成されている。ゲート電極２１は、多結晶ＳｉとＷシリサイドとからなる。なお、ゲート電極２１の材料は、特に限定されるものではなく、例えば、多結晶Ｓｉ、他のシリサイド、あるいはポリサイドや高融点金属等であってもかまわない。
【００９６】
このゲート電極２１が形成されたゲート酸化膜６の全面上に亘り、ＳｉＯ２からなる層間絶縁膜２２が形成されている。ただし、層間絶縁膜２２は開口としてのコンタクトホール２３（図１（ｇ）参照）を有しており、このコンタクトホール２３にはＡｌＳｉ等の金属からなる金属配線２４が形成されている。金属配線２４は、多結晶Ｓｉ薄膜４および単結晶Ｓｉ薄膜５における各島状パターンの領域の上面から形成されている。
【００９７】
さらに、アクティブマトリクス基板２０は、液晶表示用に、図示しないＳｉＮｘ（窒化シリコン）、樹脂平坦化膜、ビアホール、透明電極等が形成されている。また、多結晶Ｓｉ薄膜領域にてドライバおよび表示部用のＴＦＴが形成され、単結晶Ｓｉ薄膜領域にてドライバによる駆動の各タイミングを制御するタイミングコントローラやマイクロプロセッサ等が形成されている。勿論、ドライバも単結晶Ｓｉで形成しても良い。この場合は更に性能が向上し、デバイス面積がより小さく、均一性が優れ、より低電圧で動作するがコスト面は増加するので、用途により選択される。
【００９８】
以下、アクティブマトリクス基板２０の製造方法について、図１（ａ）〜図１（ｈ）に基づいて説明する。
【００９９】
まず、上述したｃｏｄｅ１７３７（コーニング社製）からなる絶縁基板１の表面上全面に、ＴＥＯＳ（Ｔｅｔｒａ　Ｅｔｈｏｘｙ　Ｓｉｌａｎｅ、即ちＳｉ（ＯＣ２Ｈ５）４）とＯ２（酸素）とからなる混合ガスを用いて、プラズマ化学気相成長法（Ｐ−ＣＶＤ：ＰｌａｓｍａＣｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ、以下、Ｐ−ＣＶＤ法と称する）により、膜厚約１００ｎｍのＳｉＯ２膜２を堆積する。
【０１００】
続いて、ＳｉＯ２膜２上に、ＳｉＨ４ガスを用いたＰ−ＣＶＤ法により、膜厚約５０ｎｍの非晶質Ｓｉ膜３を堆積する（図１（ａ））。
【０１０１】
そして、非晶質Ｓｉ膜３にエキシマレーザーを照射加熱して非晶質Ｓｉを結晶化し、多結晶Ｓｉ層を成長させることにより、多結晶Ｓｉ薄膜４を形成する。
【０１０２】
なお、多結晶Ｓｉ薄膜４を形成するための非晶質Ｓｉ膜３への加熱は、エキシマレーザーによる照射加熱に限らず、例えば、他のレーザーによる照射加熱であっても、炉を用いる加熱であってもよい。また、結晶の成長を促進させるために、非晶質Ｓｉ膜３にＮｉ、Ｐｔ、Ｓｎ、Ｐｄの内、少なくとも１つを添加してもよい。
【０１０３】
次に、多結晶Ｓｉ薄膜４のうち所定の領域を、エッチングにより除去する（図１（ｂ））。
【０１０４】
一方、単結晶Ｓｉ基板１０を用意する。単結晶Ｓｉ基板１０は、予め表面を酸化する、あるいは、酸化膜（ＳｉＯ２膜）を積層することにより、膜厚約２００ｎｍのＳｉＯ２膜１１が形成されている。また、単結晶Ｓｉ基板１０は、１０１６／ｃｍ２以上、ここでは５×１０１６／ｃｍ２のドーズ量の水素イオンを所定のエネルギー（ここでは約２４ｋｅＶ）にて注入された水素イオン注入部１２を有し、硼素が約３×１０１５ｃｍ−３ドープされている。この硼素濃度の不純物により、ＮチャネルＴＦＴの閾値が適切な値に設定される。
【０１０５】
そして、多結晶Ｓｉ薄膜４をエッチングにより除去した所定の領域の形状より少なくとも０．３μｍ、好ましくは０．５μｍ以上小さい形状に、ダイシング、または、ＫＯＨ等による異方性エッチングなどによって、単結晶Ｓｉ基板１０を切断する。
【０１０６】
続いて、多結晶Ｓｉ薄膜４が形成された基板と単結晶Ｓｉ基板１０との両基板を、パーティクル除去と表面の活性化のためＳＣ−１で洗浄し活性化した後、切断した単結晶Ｓｉ基板１０の水素イオン注入部１２に近い側の表面を、エッチング除去（図１（ｂ））した領域に室温で密着させ接合する（図１（ｃ））。ここで、ＳＣ−１洗浄とは、一般にＲＣＡ洗浄と呼ばれる洗浄法の一つであって、アンモニアと過酸化水素と純水からなる洗浄液を用いて行う。
【０１０７】
その後、３００℃〜６００℃、ここでは約５５０℃の温度で熱処理し、単結晶Ｓｉ基板１０の水素イオン注入部１２の温度を、Ｓｉから水素が離脱する温度以上に昇温する。これにより、水素イオン注入部１２を境に、単結晶Ｓｉ基板１０を劈開剥離する。
【０１０８】
なお、この熱処理としては特に限定されるものではなく、例えば、レーザー照射または約７００℃以上のピーク温度を含むランプアニールを用いることにより、単結晶Ｓｉ基板１０の水素イオン注入部１２の温度をＳｉから水素が離脱する温度以上に昇温してもかまわない。
【０１０９】
そして、剥離されて絶縁基板１上に残った単結晶Ｓｉ基板表面の損傷層を、等方性プラズマエッチングまたはウエットエッチング、ここではバッファフッ酸による等方性プラズマエッチングにて約２０ｎｍライトエッチすることにより除去する。これにより、絶縁基板１上にそれぞれ膜厚約５０ｎｍの多結晶Ｓｉ薄膜４と単結晶Ｓｉ薄膜５とを得る。（図１（ｄ））。
【０１１０】
なお、上記接合工程（図１（ｃ）参照）において、単結晶Ｓｉ基板１０を室温にて接合後、３００〜３５０℃で約３０分熱処理した後、さらに約５５０℃にて熱処理し劈開剥離すると劈開剥離に伴う剥がれが減少した。
【０１１１】
また、この時点で既に十分なＳｉと基板との接合強度が得られるが、更に接合強度を向上するには、例えば、その後、約８００℃にて１分間ランプアニールを行えばよい。これはソース・ドレインの注入不純物の活性化と兼ねても良い。
【０１１２】
次に、デバイスの活性領域となる部分を残し、不要なＳｉ薄膜４・５をエッチングにより除去することにより、島状のパターンを得る（図１（ｅ））。
【０１１３】
続いて、ＴＥＯＳとＯ２（酸素）の混合ガスを用いて、Ｐ−ＣＶＤ法により、膜厚約３５０ｎｍのＳｉＯ２膜（エッチバック用ＳｉＯ２膜）を堆積し、これを異方性エッチングであるＲＩＥ（リアクティブイオンエッチング）にて約４００ｎｍエッチングバックする。その後、ＳｉＨ４とＮ２Ｏとの混合ガスを用いて、Ｐ−ＣＶＤ法により、膜厚約６０ｎｍのゲート酸化膜６（ＳｉＯ２膜）を形成する（図１（ｆ））。
【０１１４】
このとき、形成した多結晶Ｓｉ薄膜４と単結晶Ｓｉ薄膜５とのパターン間のスペースが小さいときは段差が埋められ、大きいときはサイドウォールが形成される。
【０１１５】
以降、通常のよく知られたｐ−Ｓｉ（多結晶シリコン）形ＴＦＴマトリクス基板の形成プロセスと同様のプロセスにより形成すればよい。即ち、多結晶Ｓｉ、シリサイド、あるいはポリサイド等からなるゲート電極２１を形成した後、Ｐ＋およびＢ＋をイオン注入し、層間絶縁膜（ＳｉＯ２膜）２２を堆積し、コンタクトホール２３を開口する（図１（ｇ））。その後、コンタクトホール２３に、金属（ＡｌＳｉ）配線２４を形成する（図１（ｈ））。
【０１１６】
なお、絶縁基板１上に形成した単結晶Ｓｉ薄膜５と多結晶Ｓｉ薄膜４を島状にエッチングパターン化することによりＭＯＳトランジスタを形成し、Ｎ型ＭＯＳトランジスタおよびＰ型ＭＯＳトランジスタのソース及びドレイン領域の少なくとも一部に約１０１５／ｃｍ２以上のＰ＋イオンを注入する。これにより、その後、瞬間熱アニ−ル（Ｒａｐｉｄ　Ｔｈｅｒｍａｌ　Ａｎｎｅａｌ、以下ＲＴＡと称する）、レーザー、炉等により加熱処理を行い、多結晶Ｓｉ薄膜４領域のみならず単結晶Ｓｉ薄膜５領域も同時に金属原子をゲッタリングすることにより特性バラツキが小さく特性の安定なＴＦＴを得ることができる。
【０１１７】
続いて、液晶表示用に更に、ＳｉＮｘ（窒化シリコン）、樹脂平坦化膜、ビアホール、透明電極を順次形成する。そして、多結晶Ｓｉ薄膜４領域にてドライバおよび表示部用のＴＦＴを形成し、タイミングコントローラやマイクロプロセッサ等を単結晶Ｓｉ薄膜５領域にて形成する。
【０１１８】
ところで、上述した単結晶Ｓｉ基板１０を絶縁基板１に密着させて接合した後、熱処理により単結晶Ｓｉ基板１０を絶縁基板１から劈開剥離する際（図１（ｃ）（ｄ）参照）、接合・劈開剥離が良好か否かは、絶縁基板１の材料に起因する。
【０１１９】
ここで、図６に基づいて、単結晶Ｓｉ基板１０の材料（Ｓｉ：Ｓｉｌｉｃｏｎ）、上記絶縁基板１の材料（ｃｏｄｅ１７３７（コーニング社製））、および、バリウム−硼珪酸ガラスからなるｃｏｄｅ７０５９（コーニング社製）の規格化された線膨張（ΔＬ／Ｌ）について説明する。なお、規格化された線膨張（以下、線膨張と称する）とは、温度変化に起因する長さの変化（ｐｐｍ）である。即ち、Ｌは、もとの長さであり、ΔＬは、伸びた（変化した）長さである。
【０１２０】
このように、ｃｏｄｅ１７３７は、約６００℃まで線膨張係数（℃−１）が略一定であり、ｃｏｄｅ１７３７とＳｉとの線膨張の差は殆ど出ず、室温（約２５℃（図６中では約１００℃以上を図示））から約６００℃の範囲内においては、線膨張の差は約２５０ｐｐｍ以内となる。
【０１２１】
一方、ｃｏｄｅ７０５９は、約６００℃において線膨張係数が急に増加しており、ｃｏｄｅ７０５９とＳｉとの線膨張の差は約６００℃において、約８００ｐｐｍまで大きくなる。
【０１２２】
このため、絶縁基板１にｃｏｄｅ７０５９を用いた場合、ｃｏｄｅ１７３７を用いると同様に接合はできたとしても、劈開剥離の成功率は遥かに低くなる。即ち、劈開剥離する際、単結晶Ｓｉ基板１０の破壊や、接合界面の剥離、あるいは、結晶中の欠陥発生を引き起こすこととなる。
【０１２３】
このように、絶縁基板１の材料としては、概ね室温以上、かつ、約６００℃以下の温度範囲において、接合する材料、ここでは、単結晶Ｓｉ基板１０の材料（Ｓｉ）との線膨張の差が約２５０ｐｐｍ以下となるものを用いる。ここで、線膨張は、規格化されている。
【０１２４】
また、単結晶Ｓｉ薄膜５の接合界面に働く応力について考える。ここで、単結晶Ｓｉ薄膜５のラマンシフトを顕微ラマン測定装置（例えばここでは、日本分光株式会社製のＮＲ−１８００Ｕ）で測定した。この場合、ラマンピークのシフト量は、５２０．５２ｃｍ−１（カイザー）、σ＝０．１２ｃｍ−１となった。従って、単結晶Ｓｉ薄膜５には応力が働いていないことがわかる。
【０１２５】
通常、レーザーを用いて結晶成長させた場合、ラマンピークのシフト量は、３〜５ｃｍ−１程度（１０９Ｐａに相当）の大きな応力が残る。
【０１２６】
一方、単結晶Ｓｉ基板１０は、ＳｉＯ２膜を介して室温でガラス基板等の絶縁基板１に接合するので、接合したＳｉ界面に働く応力を実質的にほぼゼロとすることができる。即ち、ラマンピークのシフト量を、５２０．５±１（５１９．５〜５２１．５）ｃｍ−１の範囲とすることにより、接合したＳｉ界面に働く応力が実質的にほぼゼロとなる。
【０１２７】
これにより、Ｓｉ膜をレーザーを用いて結晶成長させた場合のＴＦＴと比較して、界面に働く応力のムラやバラツキによるＳｉ結晶の歪みに起因する移動度の低下やバラツキ、あるいは界面の欠陥やこれに伴う界面固定電荷、界面の局在準位による閾値シフトやバラツキ、特性安定性低下等をより確実に防止できる。
【０１２８】
なお、本実施の形態において、水素イオンの注入エネルギーを大きくして水素原子のピーク位置を深くし単結晶Ｓｉ薄膜５の膜厚を厚くすると５０ｎｍ〜１００ｎｍでは大きな変化はないが、３００ｎｍ〜６００ｎｍに増加させるとチャネル部が完全に空乏化しなくなるため、次第にＴＦＴのＳ値（サブスレショルド係数）が大きくなり、またオフ電流の低下が著しくなった。
【０１２９】
従って、単結晶Ｓｉ薄膜５の膜厚は、チャネル部における不純物のドーピング密度にも依存するが、バラツキに対する余裕を考慮し、概ね６００ｎｍ以下、好ましくは約５００ｎｍ以下、より好ましくは１００ｎｍ以下にする必要がある。
【０１３０】
また、従来の多結晶Ｓｉ領域に形成したＴＦＴにおける移動度（キャリア移動度）が約１００ｃｍ２／Ｖ・ｓｅｃ（Ｎチャネル）であったのに対し、この液晶表示用アクティブマトリクス基板２０においては、単結晶Ｓｉ領域に形成したＴＦＴは約５５０ｃｍ２／Ｖ・ｓｅｃ（Ｎチャネル）の移動度を得た。
【０１３１】
さらに、この液晶表示用アクティブマトリクス基板２０にて、ドライバはもとより多結晶Ｓｉ薄膜４の領域に形成されているデバイスが７〜８Ｖの信号と電源電圧を要するのに対し、単結晶Ｓｉ薄膜５の領域に形成されているデバイスであるタイミングコントローラやマイクロプロセッサ等は３．３Ｖにて安定に動作した。
【０１３２】
なお、この液晶表示用アクティブマトリクス基板２０においては、トランジスタが多結晶Ｓｉ薄膜４の領域と単結晶Ｓｉ薄膜５の領域とに形成されることにより、それぞれの領域に形成された同一導電型のトランジスタにおいて、移動度、サブスレショルド係数、閾値のうち少なくとも１つが、領域毎に異なっている。よって、必要とする特性に合わせてトランジスタを適した領域に形成することができる。
【０１３３】
また、この液晶表示用アクティブマトリクス基板２０においては、集積回路が多結晶Ｓｉ薄膜４の領域と単結晶Ｓｉ薄膜５の領域とに形成されることにより、必要とする構成および特性に合わせて集積回路を適した領域に形成することができ、それぞれの領域に形成された集積回路において、当然動作速度や動作電源電圧等が異なる性能の集積回路を作ることができる。即ちゲート長、ゲート酸化膜の膜厚、電源電圧、ロジックレベルのうち少なくとも１つが領域毎に異なる設計とすることができる。
【０１３４】
この液晶表示用アクティブマトリクス基板２０においては、集積回路が多結晶Ｓｉ薄膜４の領域と単結晶Ｓｉ薄膜５の領域とに形成されることにより、それぞれの領域に形成された集積回路は、領域毎に異なる加工ルールを適用することができる。これは、例えば特に短チャネル長の場合、単結晶部分では、結晶粒界がないため、ＴＦＴ特性のバラツキが殆ど増加しないのに対し、多結晶部分では、結晶粒界の影響でバラツキが急速に増加するため、加工ルールを各々の部分で変える必要があるからである。よって、加工ルールに合わせて集積回路を適した領域に形成することができる。
【０１３５】
なお、本発明では得られる単結晶Ｓｉ領域のサイズはＬＳＩ製造装置のウェハサイズによるため限られるが、単結晶Ｓｉ領域が必要となる高速性、消費電力、バラツキが問われる高速のロジック、タイミングジェネレータ、高速のＤＡＣ（電流バッファ）、等を形成するには十分なサイズである。
【０１３６】
また、単結晶Ｓｉ薄膜５の膜厚と多結晶Ｓｉ薄膜４の膜厚とは、概ね等しい。
【０１３７】
これにより、島状パターンエッチングを含め、以降の工程をほとんどの工程を同時に処理することが可能となり、かつ段差の小さいトランジスタあるいは回路が形成できる。よって、例えば液晶パネルの場合、セル厚制御にて優位となる。
【０１３８】
ところで、アクティブマトリクス基板２０において、多結晶Ｓｉ領域（多結晶Ｓｉ薄膜４上）および単結晶Ｓｉ領域（単結晶Ｓｉ薄膜５）に形成するＴＦＴのゲート長をそれぞれ５ミクロン、０．８ミクロン、ゲート酸化膜厚をそれぞれ８０ｎｍ、５０ｎｍとし、電源電圧をそれぞれ８Ｖ、３Ｖにて動作させたところ、安定に動作した。
【０１３９】
一方、多結晶Ｓｉ領域にて、ゲート長が０．８ミクロンのＴＦＴを形成し、３Ｖにて動作させたところ、ＴＦＴの特性がばらつきソース〜ドレイン間の耐圧が不足して使用不可能なものが多数あった。
【０１４０】
また、多結晶Ｓｉ領域にて、ゲート長が１．５ミクロンのＴＦＴを形成し、３Ｖにて動作させたところ、閾値電圧およびそのバラツキが大きく実用上問題があった。
【０１４１】
〔実施の形態２〕
本発明の他の実施の一形態について図２に基づいて説明すれば、以下の通りである。なお、本実施の形態において、実施の形態１における構成要素と同等の機能を有する構成要素については、同一の符号を付記してその説明を省略する。
【０１４２】
図２は、本実施の形態に係るアクティブマトリクス基板３０（半導体装置）の製造工程の一例を示す。図２（ｈ）に示すように、本アクティブマトリクス基板３０は、絶縁基板１、ＳｉＯ２（酸化シリコン）膜３２・１１・３５、多結晶Ｓｉ薄膜３７、単結晶Ｓｉ薄膜３４、ゲート酸化膜３８、ゲート電極２１、層間絶縁膜２２、および、金属配線２４を備えている。また、アクティブマトリクス基板３０は、スイッチング素子である薄膜トランジスタ（ＴＦＴ：ｔｈｉｎ　ｆｉｌｍ　ｔｒａｎｓｉｓｔｏｒ）を備えている。
【０１４３】
実施の形態１と同様の絶縁基板１の表面上には、略全面に、ＳｉＯ２からなるＳｉＯ２膜（第１ＳｉＯ２膜）３２が形成されている。ＳｉＯ２膜３２の膜厚は、約３５０ｎｍである。
【０１４４】
ＳｉＯ２膜３２上には、ＳｉＯ２膜（絶縁膜）３５およびＳｉＯ２膜１１が形成されている。ＳｉＯ２膜３５の膜厚は、約１００ｎｍである。ＳｉＯ２膜１１は、ＳｉＯ２膜３２上であって、ＳｉＯ２膜３５とは異なる領域に島状パターンとなるように形成されており、その膜厚は、約２００ｎｍである。
【０１４５】
ＳｉＯ２膜３５上には、さらに多結晶Ｓｉ薄膜３７が島状パターンとなるように形成されている。多結晶Ｓｉ薄膜３７の膜厚は、約５０ｎｍである。
【０１４６】
ＳｉＯ２膜３２は、多結晶Ｓｉ薄膜３７の領域とは異なる領域において、約１５０ｎｍの深さを有する凹部３３（図２（ａ）参照）を有する。凹部３３には、上記ＳｉＯ２膜１１、さらに、その上にはＳｉＯ２膜１１と同形状の単結晶Ｓｉ薄膜３４が、島状パターンとなるように形成されている。
【０１４７】
多結晶Ｓｉ薄膜３７の領域と単結晶Ｓｉ薄膜３４の領域とは、少なくとも０．３μｍ、好ましくは０．５μｍ以上離れている。これにより、単結晶Ｓｉ領域にＮｉ、Ｐｔ、Ｓｎ、Ｐｄ等の金属原子が拡散するのを防止し、特性の安定化を図ることができる。
【０１４８】
ＳｉＯ２膜３２、多結晶Ｓｉ薄膜３７、および、単結晶Ｓｉ薄膜３４の全面上に亘って、ゲート酸化膜３６が形成されている。ゲート酸化膜３６の膜厚は約６０ｎｍである。
【０１４９】
多結晶Ｓｉ薄膜３７および単結晶Ｓｉ薄膜３４における各島状パターンの領域上面のゲート酸化膜３６には、ゲート電極２１が形成されている。
【０１５０】
また、アクティブマトリクス基板２０と同様に、層間絶縁膜２２、コンタクトホール２３（図２（ｇ）参照）、金属配線２４が形成されている。また、更に同様に、アクティブマトリクス基板２０は、液晶表示用に、ＳｉＮｘ（窒化シリコン）、樹脂平坦化膜、ビアホール、透明電極が形成されており、多結晶Ｓｉ領域にてドライバおよび表示部用のＴＦＴが形成され、単結晶Ｓｉ領域にてタイミングコントローラやマイクロプロセッサ等が形成されている。
【０１５１】
以下、アクティブマトリクス基板３０の製造方法について、図２（ａ）〜図２（ｈ）に基づいて説明する。
【０１５２】
まず、ｃｏｄｅ１７３７（コーニング社製）からなる絶縁基板１の表面上全面に、ＴＥＯＳ（Ｔｅｔｒａ　Ｅｔｈｏｘｙ　Ｓｉｌａｎｅ、即ちＳｉ（ＯＣ２Ｈ５）４）とＯ２（酸素）とからなる混合ガスを用いて、Ｐ−ＣＶＤ法により、膜厚約３５０ｎｍのＳｉＯ２膜３２を堆積する。そして、ＳｉＯ２膜３２の所定の領域を約１５０ｎｍエッチングすることにより、凹部３３を形成する（図２（ａ））。
【０１５３】
一方、単結晶Ｓｉ基板１０を用意する。単結晶Ｓｉ基板１０は、予め表面を酸化する、あるいは、酸化膜（ＳｉＯ２膜）を積層することにより、膜厚約２００ｎｍのＳｉＯ２膜１１が形成されている。また、単結晶Ｓｉ基板１０は、５×１０１６／ｃｍ２のドーズ量の水素イオンを所定のエネルギーにて注入された水素イオン注入部１２を有し、硼素が約３×１０１５ｃｍ−３ドープされている。
【０１５４】
そして、凹部３３より少なくとも０．３μｍ、好ましくは０．５μｍ以上小さい形状に、ダイシング、または、ＫＯＨ等による異方性エッチングなどによって、単結晶Ｓｉ基板１０を切断する。
【０１５５】
続いて、凹部３３が形成された絶縁基板１と単結晶Ｓｉ基板１０との両基板を、パーティクル除去と表面の活性化のためＳＣ−１で洗浄し活性化した後、切断した単結晶Ｓｉ基板１０の水素イオン注入部１２に近い側の表面を、凹部３３に室温で密着させ接合する（図２（ｂ））。
【０１５６】
その後、３００℃〜６００℃、ここでは約５５０℃の温度で熱処理し、単結晶Ｓｉ基板１０の水素イオン注入部１２の温度を、Ｓｉから水素が離脱する温度以上に昇温する。これにより、水素イオン注入部１２を境に、単結晶Ｓｉ基板１０を劈開剥離する。
【０１５７】
そして、剥離されて絶縁基板１上に残った単結晶Ｓｉ基板表面の損傷層を、等方性プラズマエッチングまたはウエットエッチング、ここではバッファフッ酸による等方性プラズマエッチングにて約１０ｎｍライトエッチすることにより除去する。これにより、絶縁基板１上にそれぞれ膜厚約５０ｎｍの単結晶Ｓｉ薄膜３４を得る。（図２（ｃ））。
【０１５８】
続いて、絶縁基板１表面の略全面に、その後、ゲート酸化膜６としてＳｉＨ４とＮ２Ｏとの混合ガスを用いて、Ｐ−ＣＶＤ法により、膜厚約１００ｎｍのＳｉＯ２膜３５を堆積し、さらに、その上の略全面に、ＳｉＨ４ガスを用いたＰ−ＣＶＤ法により、膜厚約５０ｎｍの非晶質Ｓｉ膜３６を堆積する（図２（ｄ））。
【０１５９】
そして、非晶質Ｓｉ膜３６にエキシマレーザーを照射加熱して非晶質Ｓｉを結晶化し、多結晶Ｓｉ層を成長させることにより、多結晶Ｓｉ薄膜３７を形成する。この加熱により、単結晶Ｓｉ薄膜３４の接合強度の向上を図ることができる。
【０１６０】
次に、多結晶Ｓｉ薄膜３７の不要部分とＳｉＯ２膜３５の少なくとも単結晶Ｓｉ薄膜３４上の部分とを、エッチングにより除去する。その後、デバイスの活性領域となる部分を残し、不要なＳｉ膜をエッチングにより除去し、島状のパターンを形成する（図２（ｅ））。
【０１６１】
そして、ＴＥＯＳとＯ２との混合ガスを用いて、Ｐ−ＣＶＤ法により、膜厚約３５０ｎｍのＳｉＯ２膜を堆積し、これを異方性エッチングであるＲＩＥにて約４００ｎｍエッチングバックする。その後、ＳｉＨ４とＮ２Ｏとの混合ガスを用いて、Ｐ−ＣＶＤ法により、膜厚約６０ｎｍのゲート酸化膜３８を形成する（図２（ｆ））。
【０１６２】
このとき、形成した多結晶Ｓｉ薄膜３４と単結晶Ｓｉ薄膜３７とのパターン間のスペースが小さいときは段差が埋められ、大きいときはサイドウォールが形成される。
【０１６３】
以降、実施の形態１と同様、ゲート電極２１・層間絶縁膜（ＳｉＯ２膜）２２を形成し、コンタクトホール２３を開口した（図２（ｇ））後、コンタクトホール２３に、金属配線２４を形成する（図２（ｈ））。
【０１６４】
ここで、従来の多結晶シリコン領域に形成したＮチャネルＴＦＴは移動度が約１００ｃｍ２／Ｖ・ｓｅｃであったのに対し、このアクティブマトリクス基板３０においては、単結晶Ｓｉ領域に形成したＮチャネルＴＦＴは約５５０ｃｍ２／Ｖ・ｓｅｃの移動度を得た。
【０１６５】
アクティブマトリクス基板３０において、ドライバはもとより多結晶Ｓｉ薄膜３７の領域に形成されているデバイスが７〜８Ｖの信号と電源電圧を要するのに対し、単結晶Ｓｉ薄膜３４の領域に形成されているデバイスであるタイミングコントローラやマイクロプロセッサ等は３．３Ｖにて安定に動作した。
【０１６６】
〔実施の形態３〕
本発明のさらに他の実施の一形態について図３に基づいて説明すれば、以下の通りである。なお、本実施の形態において、実施の形態２における構成要素と同等の機能を有する構成要素については、同一の符号を付記してその説明を省略する。
【０１６７】
図３は、本実施の形態に係るアクティブマトリクス基板（半導体装置）の製造工程の一例を示す。図３（ｆ）に示すように、本アクティブマトリクス基板は、絶縁基板１、ＳｉＯ２（酸化シリコン）膜６２・１１・３５、多結晶Ｓｉ薄膜６７、単結晶Ｓｉ薄膜６４、および、ゲート酸化膜６８を備えている。また、このアクティブマトリクス基板は、上述した実施の形態１・２と同様、図示しない薄膜トランジスタ（ＴＦＴ：ｔｈｉｎ　ｆｉｌｍ　ｔｒａｎｓｉｓｔｏｒ）、ゲート電極、層間絶縁膜、および、金属配線を備えている。
【０１６８】
実施の形態２と同様の絶縁基板１の表面上には、略全面に、ＳｉＯ２からなるＳｉＯ２膜（第１ＳｉＯ２膜）６２が形成されている。ＳｉＯ２膜６２の膜厚は、約５０ｎｍである。
【０１６９】
ＳｉＯ２膜６２上には、ＳｉＯ２膜（絶縁膜）３５およびＳｉＯ２膜１１が形成されている。ＳｉＯ２膜３５の膜厚は、約１００ｎｍである。ＳｉＯ２膜１１は、ＳｉＯ２膜６２上であって、ＳｉＯ２膜３５とは異なる領域に島状パターンとなるように形成されており、その膜厚は、約２００ｎｍである。
【０１７０】
ＳｉＯ２膜１１上には、ＳｉＯ２膜１１と同形状の単結晶Ｓｉ薄膜６４が、島状パターンとなるように形成されている。単結晶Ｓｉ薄膜６４の膜厚は、約１００ｎｍである。また、ＳｉＯ２膜３５上には、多結晶Ｓｉ薄膜６７が島状パターンとなるように形成されている。多結晶Ｓｉ薄膜６７の膜厚は、約５０ｎｍである。
【０１７１】
ＳｉＯ２膜６２、多結晶Ｓｉ薄膜６７、および、単結晶Ｓｉ薄膜６４の全面上に亘って、ゲート酸化膜６８が形成されている。ゲート酸化膜６８の膜厚は約６０ｎｍである。
【０１７２】
さらに、多結晶Ｓｉ薄膜６７および単結晶Ｓｉ薄膜６４における各島状パターンの領域上面のゲート酸化膜６８には、図示しないゲート電極が形成されている。ゲート電極は、実施の形態２のアクティブマトリクス基板３０と同様のものであり、例えば多結晶Ｓｉ、シリサイド、あるいはポリサイド等からなる。
【０１７３】
また、アクティブマトリクス基板３０と同様、図示しない層間絶縁膜、コンタクトホール、金属配線が形成されている。また、更に同様に、液晶表示用に、ＳｉＮｘ（窒化シリコン）、樹脂平坦化膜、ビアホール、透明電極が形成されており、多結晶Ｓｉ領域にてドライバおよび表示部用のＴＦＴが形成され、単結晶Ｓｉ領域にてタイミングコントローラやマイクロプロセッサ等が形成されている。
【０１７４】
以下、上述した本実施の形態におけるアクティブマトリクス基板の製造方法について、図３（ａ）〜図３（ｆ）に基づいて説明する。
【０１７５】
まず、ｃｏｄｅ１７３７（コーニング社製）からなる絶縁基板１の表面上全面に、ＴＥＯＳ（Ｔｅｔｒａ　Ｅｔｈｏｘｙ　Ｓｉｌａｎｅ、即ちＳｉ（ＯＣ２Ｈ５）４）とＯ２（酸素）とからなる混合ガスを用いて、Ｐ−ＣＶＤ法により、膜厚約５０ｎｍのＳｉＯ２膜６２を堆積する（図３（ａ））。
【０１７６】
一方、予め適切な形状に切断された単結晶Ｓｉ基板１０を用意する。単結晶Ｓｉ基板１０は、予め表面を酸化する、あるいは、酸化膜（ＳｉＯ２膜）を積層することにより、膜厚約２００ｎｍのＳｉＯ２膜１１が形成されている。また、単結晶Ｓｉ基板１０は、５×１０１６／ｃｍ２のドーズ量の水素イオンを所定のエネルギーにて注入された水素イオン注入部１２を有し、硼素が約３×１０１５ｃｍ−３ドープされている。
【０１７７】
そして、絶縁基板１と単結晶Ｓｉ基板１０との両基板を、パーティクル除去と表面の活性化のためＳＣ−１で洗浄し活性化した後、切断した単結晶Ｓｉ基板１０の水素イオン注入部１２に近い側の表面を、絶縁基板１に室温で密着させ接合する（図３（ｂ））。
【０１７８】
その後、３００℃〜６００℃、ここでは約５５０℃の温度で熱処理し、単結晶Ｓｉ基板１０の水素イオン注入部１２の温度を、Ｓｉから水素が離脱する温度以上に昇温する。これにより、水素イオン注入部１２を境に、単結晶Ｓｉ基板１０を劈開剥離する。
【０１７９】
そして、剥離されて絶縁基板１上に残った単結晶Ｓｉ基板表面の損傷層を、等方性プラズマエッチングまたはウエットエッチング、ここではバッファフッ酸による等方性プラズマエッチングにて約２０ｎｍライトエッチすることにより除去する。これにより、絶縁基板１上に膜厚約８０ｎｍの単結晶Ｓｉ薄膜６４を得る（図３（ｃ））。
【０１８０】
次に、絶縁基板１表面の略全面に、ＳｉＨ４とＮ２Ｏとの混合ガスを用いて、Ｐ−ＣＶＤ法により、膜厚約１００ｎｍのＳｉＯ２膜３５を堆積し、さらに、その上の略全面に、ＳｉＨ４を用いて、Ｐ−ＣＶＤ法により、膜厚約５０ｎｍの非晶質Ｓｉ膜６６を形成する（図３（ｄ））。
【０１８１】
そして、非晶質Ｓｉ膜６６にエキシマレーザーを照射加熱して非晶質Ｓｉを結晶化し、多結晶Ｓｉ層を成長させることにより、多結晶Ｓｉ薄膜６７を形成する。この加熱により、単結晶Ｓｉ薄膜６４の接合強度の向上を図ることができる。
【０１８２】
次に、多結晶Ｓｉ薄膜６７のうち、デバイスの活性領域となる部分を残し、少なくとも単結晶Ｓｉ薄膜６４上の部分を不要部分を含む不要部分をエッチングにより除去することにより、島状のパターンを形成する（図３（ｅ））。
【０１８３】
続いて、ＴＥＯＳとＯ２との混合ガスを用いて、Ｐ−ＣＶＤ法により、膜厚約３５０ｎｍのＳｉＯ２膜を堆積し、さらに約３５０ｎｍのフォトレジストを樹脂平坦化膜として全面に塗布後、Ｏ２とＣＦ４とを含む混合ガスを用いて、ＲＩＥにて樹脂平坦化膜の全部とＳｉＯ２膜３５の一部とをエッチングバックする。
【０１８４】
その後、ＳｉＨ４とＮ２Ｏとの混合ガスを用いて、Ｐ−ＣＶＤ法により、膜厚約６０ｎｍのゲート酸化膜６８を形成する（図３（ｆ））。
【０１８５】
以降、実施の形態１・２と同様、通常のよく知られたｐ−Ｓｉ（多結晶シリコン）形ＴＦＴマトリクス基板の形成プロセスと同様のプロセスにより形成すればよい。即ち、多結晶Ｓｉ、シリサイド、あるいはポリサイド等からなるゲート電極を形成する。そして、Ｐ＋およびＢ＋をイオン注入し、層間絶縁膜（ＳｉＯ２膜）を堆積し、コンタクトホールを開口した後、コンタクトホールに、金属配線を形成する。
【０１８６】
ここで、従来の多結晶シリコン領域に形成したＮチャネルＴＦＴは移動度が約１００ｃｍ２／Ｖ・ｓｅｃであったのに対し、本実施の形態に係るアクティブマトリクス基板においては、単結晶Ｓｉ領域に形成したＮチャネルＴＦＴは約５５０ｃｍ２／Ｖ・ｓｅｃの移動度を得た。
【０１８７】
このアクティブマトリクス基板にて、ドライバはもとより多結晶Ｓｉ薄膜６７の領域に形成されているデバイスが７〜８Ｖの信号と電源電圧を要するのに対し、単結晶Ｓｉ薄膜６４の領域に形成されているデバイスであるタイミングコントローラやマイクロプロセッサ等は３．３Ｖにて安定に動作した。
【０１８８】
〔実施の形態４〕
本発明の他の実施の一形態について図４に基づいて説明すれば、以下の通りである。なお、本実施の形態において、実施の形態１における構成要素と同等の機能を有する構成要素については、同一の符号を付記してその説明を省略する。
【０１８９】
本実施の形態に係るアクティブマトリクス基板は、上述した実施の形態１に係るアクティブマトリクス基板２０において多結晶Ｓｉ薄膜４のかわりに多結晶Ｓｉ薄膜４３を形成したものであり、他の構造はアクティブマトリクス基板２０と同様である。以下、アクティブマトリクス基板２０との相違点のみ説明する。
【０１９０】
多結晶Ｓｉ薄膜４３は、メタルアシストにより結晶成長が促進された多結晶Ｓｉ、いわゆる連続結晶粒界Ｓｉ（Ｃｏｎｔｉｎｕｏｕｓ　Ｇｒａｉｎ　Ｓｉｌｉｃｏｎ）にからなる。
【０１９１】
以下、上記多結晶Ｓｉ薄膜４３を用いたアクティブマトリクス基板の製造方法について、図４（ａ）〜図４（ｅ）に基づいて説明する。
【０１９２】
まず、上述したｃｏｄｅ１７３７（コーニング社製）からなる絶縁基板１の表面上全面に、ＴＥＯＳ（Ｔｅｔｒａ　Ｅｔｈｏｘｙ　Ｓｉｌａｎｅ、即ちＳｉ（ＯＣ２Ｈ５）４とＯ２（酸素）とからなる混合ガスを用いて、Ｐ−ＣＶＤ法により、膜厚約１００ｎｍのＳｉＯ２膜２を堆積する。
【０１９３】
続いて、ＳｉＯ２膜２上に、ＳｉＨ４ガスを用いたＰ−ＣＶＤ法により、膜厚約５０ｎｍの非晶質Ｓｉ膜３を堆積する。その後、絶縁基板１表面の略全面にＳｉＨ４とＮ２Ｏ混合ガスを用いたＰ−ＣＶＤ法により、約２００ｎｍのＳｉＯ２膜４１（第２ＳｉＯ２膜）を堆積する。（図４（ａ））。
【０１９４】
そして、上層のＳｉＯ２膜４１における所定の領域に、エッチングにより開口部を形成した後、該開口部における非晶質Ｓｉ膜３の表面の親水性をコントロールするために、非晶質Ｓｉ膜３の表面を薄く酸化して酸化膜４２を形成し、その上に酢酸Ｎｉ水溶液をスピンコートする（図４（ｂ））。
【０１９５】
次に、６００℃の温度にて約１２時間固相成長を行い、メタルアシストにより結晶成長が促進された多結晶Ｓｉ、いわゆる連続結晶粒界Ｓｉ（Ｃｏｎｔｉｎｕｏｕｓ　Ｇｒａｉｎ　Ｓｉｌｉｃｏｎ）を成長させることにより、膜厚が約５０ｎｍの多結晶Ｓｉ薄膜４３を形成する。さらに、多結晶Ｓｉ薄膜４３上のＳｉＯ２膜４１および酸化膜４２を除去する。その後、多結晶Ｓｉ薄膜４３の所定の領域をエッチングして除去する（図４（ｃ））。
【０１９６】
一方、単結晶Ｓｉ基板１０を用意する。単結晶Ｓｉ基板１０は、予め表面を酸化する、あるいは、酸化膜（ＳｉＯ２膜）を積層することにより、膜厚約２００ｎｍのＳｉＯ２膜１１が形成されている。また、単結晶Ｓｉ基板１０は、１０１６／ｃｍ２以上、ここでは５×１０１６／ｃｍ２のドーズ量の水素イオンを所定のエネルギー（ここでは約２４ｋｅＶ）にて注入された水素イオン注入部１２を有し、硼素が約３×１０１５ｃｍ−３ドープされている。
【０１９７】
そして、多結晶Ｓｉ薄膜４３をエッチングにより除去した所定の領域の形状より少なくとも０．３μｍ、好ましくは０．５μｍ以上小さい形状に、ダイシング、または、ＫＯＨ等による異方性エッチングなどによって、単結晶Ｓｉ基板１０を切断する。これにより、後の多結晶Ｓｉ薄膜４３の製造工程にて用いられたＮｉ、Ｐｔ、Ｓｎ、Ｐｄ等の金属原子が、単結晶Ｓｉ領域に拡散するのを防止し、特性の安定化を図ることができる。
【０１９８】
続いて、多結晶Ｓｉ薄膜４３が形成された基板と単結晶Ｓｉ基板１０との両基板を、パーティクル除去と表面の活性化のためＳＣ−１で洗浄し活性化した後、切断した単結晶Ｓｉ基板１０の水素イオン注入部１２に近い側の表面を、エッチング除去（図４（ｃ）参照）した領域に室温で密着させ接合する（図４（ｄ））。
【０１９９】
その後、レーザー照射または約７００℃以上のピーク温度を含むランプアニールを用いることにより、単結晶Ｓｉ基板１０の水素イオン注入部１２の温度をＳｉから水素が離脱する温度以上に昇温する。これにより、水素イオン注入部１２を境に、単結晶Ｓｉ基板１０を絶縁基板１から劈開剥離する。
【０２００】
続いて、剥離されて絶縁基板１上に残った単結晶Ｓｉ基板表面の損傷層を、等方性プラズマエッチングまたはウエットエッチング、ここではバッファフッ酸による等方性プラズマエッチングにて約１０ｎｍライトエッチすることにより除去する。これにより、絶縁基板１上に膜厚約５０ｎｍの単結晶Ｓｉ薄膜５を得る（図４（ｅ））。
【０２０１】
次に、デバイスの活性領域近傍のＳｉＯ２膜に開口部を形成し、ＳｉＯ２膜をマスクに結晶成長を促進するために添加したＮｉのゲッタリングのため、高濃度のＰ＋イオンを注入し（１５ｋｅＶ、５×１０１５／ｃｍ２）、ＲＴＡにて約８００℃の温度にて１分間の熱処理を行う。単結晶Ｓｉ薄膜５中にＮｉ原子が拡散しないように、単結晶Ｓｉ薄膜５と多結晶Ｓｉ薄膜４３との間には物理的にスペースをとってはいるが、ごく微量のＮｉ原子が、プロセス中に混入する可能性があり、単結晶Ｓｉの活性領域も上記ゲッタリングを行うのが望ましい。なお、スペースを優先する場合は、設計上の選択肢としてゲッタリングを省略してもよい。
【０２０２】
次に、デバイスの活性領域となる部分を残し、多結晶Ｓｉ薄膜４３の不要部分と単結晶Ｓｉ薄膜５の不要部分とをエッチングして除去し島状のパターンを得る（図１（ｅ）に対応）。
【０２０３】
以降の工程（図１（ｆ）〜図１（ｈ）に対応）は、実施の形態１と同様であるので省略する。
【０２０４】
ここで、従来の連続結晶粒界Ｓｉ領域に形成したＮチャネルＴＦＴは移動度が約２００ｃｍ２／Ｖ・ｓｅｃであったのに対し、本実施の形態に係るアクティブマトリクス基板においては、単結晶Ｓｉ領域に形成したＮチャネルＴＦＴは約５５０ｃｍ２／Ｖ・ｓｅｃの移動度を得た。
【０２０５】
このアクティブマトリクス基板において、ドライバはもとより多結晶Ｓｉ薄膜４３の領域に形成されているデバイスが７〜８Ｖの信号と電源電圧を要するのに対し、単結晶Ｓｉ薄膜５の領域に形成されているデバイスであるタイミングコントローラやマイクロプロセッサ等は３．３Ｖにて安定に動作した。
【０２０６】
なお、図４（ｂ）に示す工程では酢酸Ｎｉ水溶液を用いてスピンコートしているが、これに限定されるものではなく、例えば、エタノール等を用いてもかまわない。
【０２０７】
〔実施の形態５〕
本発明の他の実施の一形態について図５に基づいて説明すれば、以下の通りである。なお、本実施の形態において、実施の形態１における構成要素と同等の機能を有する構成要素については、同一の符号を付記してその説明を省略する。
【０２０８】
本実施の形態に係るアクティブマトリクス基板５０は、上述した実施の形態１に係るアクティブマトリクス基板２０におけるＳｉＯ２膜２・非晶質Ｓｉ膜３のかわりに絶縁膜５２・非晶質Ｓｉ膜５３を形成するものであり、他の構造はアクティブマトリクス基板２０と同様である。以下、アクティブマトリクス基板２０との相違点のみ説明する。
【０２０９】
図５（ｈ）に示すように、アクティブマトリクス基板５０は、絶縁基板１上に、深さ約１５０ｎｍの凹部５１を有し、膜厚が約３５０ｎｍのＳｉＯ２膜や窒化Ｓｉ膜等からなる絶縁膜５２が形成されている。
【０２１０】
ＳｉＯ２膜２上には、多結晶Ｓｉ薄膜５４およびＳｉＯ２膜１１が形成されている。多結晶Ｓｉ薄膜５４は、多結晶Ｓｉ薄膜４と同様、島状パターンとなるように形成されており、その膜厚は、約５０ｎｍである。ＳｉＯ２膜１１は、ＳｉＯ２膜５２上であって、多結晶Ｓｉ薄膜５４とは異なる領域に島状パターンとなるように形成されており、その膜厚は、約２００ｎｍである。ＳｉＯ２膜１１上には、さらに、同形状の単結晶Ｓｉ薄膜５が、島状パターンになるように形成されている。単結晶Ｓｉ薄膜５の膜厚は、約５０ｎｍである。
【０２１１】
なお、本実施の形態において、ＳｉＯ２膜１１の膜厚は、４００ｎｍである。
【０２１２】
以下、アクティブマトリクス基板５０の製造方法について、図５（ａ）〜図５（ｈ）に基づいて説明する。
【０２１３】
まず、上述したｃｏｄｅ１７３７（コーニング社製）からなる絶縁基板１の表面上全面に、ＳｉＨ４とＮ２Ｏとの混合ガスを用いて、Ｐ−ＣＶＤ法により、膜厚約３５０ｎｍの絶縁膜５２を堆積する。続いて、その表面上全面に、ＳｉＨ４ガスを用いて、Ｐ−ＣＶＤ法により、膜厚約５０ｎｍの非晶質Ｓｉ膜５３を堆積する（図５（ａ））。
【０２１４】
そして、非晶質Ｓｉ膜５３にエキシマレーザーを照射加熱して結晶化し、多結晶Ｓｉ層を成長させ、多結晶Ｓｉ薄膜５４を形成する。
【０２１５】
所定の領域の多結晶Ｓｉ薄膜５４と絶縁膜５２の一部とを、約１５０ｎｍエッチングにより除去することにより、深さ約２００ｎｍの凹部５１を形成する（図５（ｂ））。
【０２１６】
一方、単結晶Ｓｉ基板１０を用意する。単結晶Ｓｉ基板１０は、予め表面を酸化する、あるいは、酸化膜（ＳｉＯ２膜）を積層することにより、膜厚約４００ｎｍのＳｉＯ２膜１１が形成されている。また、単結晶Ｓｉ基板１０は、１０１６／ｃｍ２以上、ここでは５×１０１６／ｃｍ２のドーズ量の水素イオンを所定のエネルギー（ここでは約２４ｋｅＶ）にて注入された水素イオン注入部１２を有している。
【０２１７】
そして、多結晶Ｓｉ薄膜５４をエッチングにより除去した所定の領域の形状より０．５μｍ以上小さい形状に、ダイシングや異方性エッチング等によって、単結晶Ｓｉ基板１０を切断する。
【０２１８】
続いて、多結晶Ｓｉ薄膜５４が形成された基板と単結晶Ｓｉ基板１０との両基板を、パーティクル除去と表面の活性化のためＳＣ−１で洗浄し活性化した後、切断した単結晶Ｓｉ基板１０の水素イオン注入部１２に近い側の表面を、凹部５１に室温で密着させ接合する（図５（ｃ））。
【０２１９】
その後、３００℃〜６００℃、ここでは約５５０℃の温度で熱処理し、単結晶Ｓｉ基板１０の水素イオン注入部１２の温度を、Ｓｉから水素が離脱する温度以上に昇温する。これにより、水素イオン注入部１２を境に、単結晶Ｓｉ基板１０を劈開剥離する。
【０２２０】
そして、剥離されて絶縁基板１上に残った単結晶Ｓｉ基板表面の損傷層を、等方性プラズマエッチングまたはウエットエッチング、ここではバッファフッ酸による等方性プラズマエッチングにて約１０ｎｍライトエッチすることにより除去する。これにより、絶縁基板１上にそれぞれ膜厚約５０ｎｍの多結晶Ｓｉ薄膜５４と単結晶Ｓｉ薄膜５とを得る。（図５（ｄ））。
【０２２１】
その後、約８００℃にて１分間ランプアニールを行う。
【０２２２】
次に、デバイスの活性領域となる部分を残し、不要なＳｉ薄膜５４・５をエッチングにより除去することにより、島状のパターンを得る（図５（ｅ））。
【０２２３】
続いて、ＴＥＯＳとＯ２（酸素）の混合ガスを用いて、Ｐ−ＣＶＤ法により、膜厚約３５０ｎｍのＳｉＯ２膜を堆積し、これを異方性エッチングであるＲＩＥ（リアクティブイオンエッチング）にて約４００ｎｍエッチングバックする。その後、ＳｉＨ４とＮ２Ｏとの混合ガスを用いて、Ｐ−ＣＶＤ法により、膜厚約６０ｎｍのゲート酸化膜６（ＳｉＯ２膜）を形成する（図５（ｆ））。
【０２２４】
以降の工程（図５（ｇ）・（ｈ）（図１（ｇ）・（ｈ）に対応））は、実施の形態１と同様であるので省略する。
【０２２５】
従来の多結晶シリコン領域に形成したＮチャネルＴＦＴは移動度が約１００ｃｍ２／Ｖ・ｓｅｃであったのに対し、この液晶表示用アクティブマトリクス基板６０においては、単結晶Ｓｉ領域に形成したＮチャネルＴＦＴは約５５０ｃｍ２／Ｖ・ｓｅｃの移動度を得た。
【０２２６】
このアクティブマトリクス基板５０にて、ドライバはもとより多結晶Ｓｉ薄膜５４の領域に形成されているデバイスが７〜８Ｖの信号と電源電圧を要するのに対し、単結晶Ｓｉ薄膜５の領域に形成されているデバイスであるタイミングコントローラやマイクロプロセッサ等は３．３Ｖにて安定に動作した。
【０２２７】
また、アクティブマトリクス基板５０では、約４００ｎｍのＳｉＯ２膜１１が形成された単結晶Ｓｉ基板１０を用いたが、得られたＴＦＴの閾値のバラツキは約２００ｎｍのＳｉＯ２膜１１が形成された単結晶Ｓｉ基板１０を用いた実施の形態１の場合における０．３Ｖ（±σ）に比較し、約１／２の０．１５Ｖ（±σ）となり、特に低電圧における動作の安定性が向上した。
【０２２８】
これは、接合した単結晶Ｓｉ基板と絶縁基板界面の汚染、あるいは格子の歪みや不完全性に起因する固定電荷の影響が軽減されるためである。上記約４００ｎｍのＳｉＯ２膜１１の膜厚は厚い程、閾値のバラツキは減少するが、ＳｉＯ２膜１１の形成工程の効率（酸化に要する時間）や段差とのトレードオフにより、適切な値は概ね２００ｎｍ〜４００ｎｍとなる。バラツキを重視する場合は概ね４００ｎｍ、段差や効率を重視する場合は概ね２００ｎｍが適切な値となる。
【０２２９】
勿論、段差が問題にならない場合は、概ね４００ｎｍ以上のほうが望ましいことは言うまでもない。
【０２３０】
なお、さらに、凹部５１を形成した後、ＴＥＯＳとＯ２ガスとを用いたＰＥＣＶＤ法により、数１０ｎｍのＳｉＯ２膜を絶縁基板１全体を覆うように堆積した後、単結晶Ｓｉ基板１０と絶縁基板１とを接合してもかまわない。これにより、接合性が改善され、より確実に歩留まり良く接合することができる。
【０２３１】
ここで、上述した単結晶Ｓｉ基板１０としては、５×１０１６／ｃｍ２のドーズ量の水素イオンを所定のエネルギーにて注入されたものを用いたが、以下、３×１０１６／ｃｍ２のドーズ量の水素イオンを所定のエネルギーにて注入された単結晶Ｓｉ基板を用いた場合について説明する。
【０２３２】
単結晶Ｓｉ基板１０（水素イオンのドーズ量：５×１０１６／ｃｍ２）の場合、単結晶Ｓｉ薄膜５を得るために、約５５０℃の温度において熱処理されていたが、単結晶Ｓｉ基板（水素イオンのドーズ量：３×１０１６／ｃｍ２）の場合、多結晶Ｓｉ層形成時における概ね６０〜８０％のエネルギーにてエキシマレーザーのパルスを照射し、多結晶Ｓｉ層成長時と同様に、全面を照射することにより熱処理する。
【０２３３】
この場合、従来の多結晶シリコン領域に形成したＮチャネルＴＦＴは移動度が約１００ｃｍ２／Ｖ・ｓｅｃであったのに対し、単結晶Ｓｉ領域に形成したＮチャネルＴＦＴは約６００ｃｍ２／Ｖ・ｓｅｃの移動度を得た。
【０２３４】
なお、単結晶Ｓｉ基板１０を用いたアクティブマトリクス基板５０（図５（ｈ）参照）においては、従来の単結晶シリコン領域に形成したＴＦＴは移動度が約５５０ｃｍ２／Ｖ・ｓｅｃであった。
【０２３５】
この相違は、単結晶Ｓｉ基板（水素イオンのドーズ量：３×１０１６／ｃｍ２）を用いて得られた単結晶Ｓｉ薄膜が、水素イオン注入量を減じられているため、水素イオン注入に伴う単結晶Ｓｉの損傷を減らす事ができ、ＴＦＴ特性が改善したためである。
【０２３６】
また、単結晶Ｓｉ基板（水素イオンのドーズ量：３×１０１６／ｃｍ２）を用いた場合、ドライバはもとより多結晶Ｓｉ薄膜の領域に形成されているデバイスが７〜８Ｖの信号と電源電圧を要するのに対し、単結晶Ｓｉ薄膜の領域に形成されているデバイスであるタイミングコントローラやマイクロプロセッサ等は３．３Ｖにて安定に動作した。
【０２３７】
なお、本発明は上述した各実施の形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施の形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施の形態についても本発明の技術的範囲に含まれる。
【０２３８】
また、本発明の実施の形態は本内容に限られるものではなく、例えば、多結晶Ｓｉ形成法、あるいは層間絶縁膜の材料、膜厚等についても他の同分野の技術者が知り得る手段によっても実現できることは言うまでもない。また、材料についても、一般に同じ目的で用いられるものであれば異なる材料であっても同様の効果が得られる事は言うまでもない。
【０２３９】
さらに、上記実施の形態１、２、４および５において、絶縁基板１に形成する単結晶Ｓｉ薄膜に接合される表面のＳｉＯ２膜は、多結晶Ｓｉ薄膜、または絶縁基板１の一部をエッチングし凹部を形成後堆積しても良い。
【０２４０】
【発明の効果】
本発明の半導体装置は、絶縁基板上に多結晶Ｓｉ薄膜と単結晶Ｓｉ薄膜とがそれぞれ異なる領域に形成されている半導体装置であって、絶縁基板と単結晶Ｓｉ薄膜との規格化された線膨張の差が、概ね室温以上６００℃以下の温度範囲において、約２５０ｐｐｍ以下である構成である。
【０２４１】
これにより、より高性能が要求されるデバイス、例えばタイミングコントローラやマイクロプロセッサ等を単結晶Ｓｉ薄膜の形成領域にて形成し、残りのデバイスを多結晶Ｓｉ薄膜の形成領域にて形成することができる。
【０２４２】
また、単結晶Ｓｉの基板形状はＬＳＩ製造装置のウェハサイズである６、８、１２インチの円板に限定されるが、基板上には多結晶Ｓｉ薄膜も形成されているので、例えば、大型の液晶表示パネルや有機ＥＬパネルを製造することも可能になる。
【０２４３】
さらに、石英基板との熱膨張係数差による加熱接合強度向上工程での破壊を防止するため組成を調節した結晶化ガラスを用いる必要が無くなる。よって、結晶化ガラスのために生じていたアルカリ金属による汚染の問題がなくなり、かつ熱膨張係数差による加熱接合強度向上工程における破壊を防止することができる。
【０２４４】
また、絶縁基板と単結晶Ｓｉ薄膜との線膨張係数の差が小さくなる。従って、絶縁基板上に単結晶Ｓｉ薄膜を形成するための工程において、熱膨張係数差による水素注入位置からの劈開剥離工程における破壊や接合界面剥離、あるいは結晶中の欠陥発生を確実に防止することができ、また、加熱接合強度の向上を図ることができるといった効果を奏する。
【０２４５】
本発明の半導体装置は、絶縁基板上に多結晶Ｓｉ薄膜と単結晶Ｓｉ薄膜とがそれぞれ異なる領域に形成されている半導体装置であって、単結晶Ｓｉ薄膜におけるラマンピークのシフト量は、５１９．５ｃｍ−１以上、かつ、５２１．５ｃｍ−１以下である構成である。
【０２４６】
これにより、より高性能が要求されるデバイス、例えばタイミングコントローラやマイクロプロセッサ等を単結晶Ｓｉ薄膜の形成領域にて形成し、残りのデバイスを多結晶Ｓｉ薄膜の形成領域にて形成することができる。
【０２４７】
また、単結晶Ｓｉ薄膜におけるＳｉ界面に働く応力を実質的にほぼゼロとすることができる。従って、ＴＦＴを形成した場合、Ｓｉ界面に働く応力のムラやバラツキによるＳｉ結晶の歪みに起因する移動度の低下やバラツキ、あるいは界面の欠陥やこれに伴う界面固定電荷、界面の局在準位による閾値シフトやバラツキ、特性安定性低下等を確実に防止できるといった効果を奏する。
【０２４８】
本発明の半導体装置は、絶縁基板が、少なくとも単結晶Ｓｉの存在する領域の表面にＳｉＯ２層が形成されたアルカリ土類−アルミノ硼珪酸ガラスからなる高歪点ガラスからなる構成である。
【０２４９】
これにより、組成を調節した結晶化ガラスを用いる必要が無くなるので、絶縁基板がアクティブマトリクス駆動による液晶表示パネル等に一般的に使用される高歪点ガラスからなることによって、低コストにて半導体装置を製造できるといった効果を奏する。
【０２５０】
本発明の半導体装置は、絶縁基板が、バリウム−アルミノ硼珪酸ガラス、アルカリ土類−アルミノ硼珪酸ガラス、硼珪酸ガラス、アルカリ土類−亜鉛−鉛−アルミノ硼珪酸ガラス、アルカリ土類−亜鉛−アルミノ硼珪酸ガラスのうち何れか１つからなる構成である。
【０２５１】
これにより、アクティブマトリクス駆動による液晶表示パネル等に一般的に使用される高歪点ガラスである上記記載のガラスから絶縁基板がなるので、低コストにてアクティブマトリクス基板に好適な半導体装置を製造できるといった効果を奏する。
【０２５２】
本発明の半導体装置は、絶縁基板上に複数のＭＯＳＦＥＴ、バイポーラトランジスタ、またはＳＩＴからなる集積回路を含むアクティブマトリクス基板である構成である。
【０２５３】
これにより、上記特徴を有するアクティブマトリクス基板を得ることができるといった効果を奏する。
【０２５４】
本発明の半導体装置は、絶縁基板上に形成されている単結晶Ｓｉ薄膜の領域と多結晶Ｓｉ薄膜の領域とが、０．３μｍ以上、さらには、０．５μｍ以上離れている構成である。
【０２５５】
これにより、多結晶Ｓｉから単結晶Ｓｉに、例えば、Ｎｉ、Ｐｔ、Ｓｎ、Ｐｄ等が拡散してくることを防止し、半導体装置の特性の安定を図ることができるといった効果を奏する。
【０２５６】
本発明の半導体装置は、異なる領域にそれぞれ形成された同一導電型のトランジスタにおいて、移動度、サブスレショルド係数、閾値のうち少なくとも１つが、上記領域毎に異なる構成である。
【０２５７】
これにより、異なる領域にそれぞれ形成された一導電型のトランジスタにおいて、移動度、サブスレショルド係数、閾値のうち少なくとも１つが異なるので、必要とする特性に合わせてトランジスタを適した領域に形成することができるといった効果を奏する。
【０２５８】
本発明の半導体装置は、異なる領域にそれぞれ形成された集積回路において、ゲート長、ゲート酸化膜の膜厚、電源電圧、ロジックレベルのうち少なくとも１つが、上記領域毎に異なる構成である。
【０２５９】
これにより、異なる領域にそれぞれ形成された集積回路において、ゲート長、ゲート酸化膜の膜厚、電源電圧、ロジックレベルのうち少なくとも１つ異なるので、必要とする構成および特性に合わせて集積回路を適した領域に形成することができるといった効果を奏する。
【０２６０】
本発明の半導体装置は、異なる領域にそれぞれ形成された集積回路において、加工ルールが上記領域毎に異なる構成である。
【０２６１】
これにより、異なる領域にそれぞれ形成された集積回路は加工ルールが異なるので、加工ルールに合わせて集積回路を適した領域に形成することができるといった効果を奏する。
【０２６２】
本発明の半導体装置は、単結晶Ｓｉ薄膜の膜厚ｄが不純物Ｎｉで定まる最大空乏長Ｗｍに対しバラツキのマージンを含めた小さい値、すなわち不純物密度が実用的下限である１０１５ｃｍ−３であっても膜厚ｄの上限である概ね６００ｎｍ以下である構成である。
【０２６３】
これにより、半導体装置のＳ値（サブスレショルド係数）が小さくなり、オフ電流が低下するといった効果を奏する。
【０２６４】
本発明の半導体装置は、単結晶Ｓｉ薄膜の膜厚が１００ｎｍ以下である構成である。
【０２６５】
これにより、さらに、一層半導体装置のＳ値が小さくなり、またオフ電流が低下するといった効果を奏する。
【０２６６】
本発明の半導体装置の製造方法は、絶縁基板表面にＳｉＯ２膜および非晶質Ｓｉ膜を順次堆積する工程と、非晶質Ｓｉ膜を加熱し、多結晶Ｓｉ層を成長させ、多結晶Ｓｉ薄膜を形成する工程と、多結晶Ｓｉ薄膜の所定の領域をエッチング除去する工程と、予め表面を酸化あるいは酸化膜を堆積することで表面にＳｉＯ２膜を形成し、かつ所定の深さに所定の濃度の水素イオンを注入した水素イオン注入部を有する単結晶Ｓｉ基板を、上記エッチング除去した領域の一部または概ね全領域を覆う所定の形状に切断する工程と、絶縁基板と単結晶Ｓｉ基板とを洗浄し該両基板の表面を活性化する工程と、切断した単結晶Ｓｉ基板を、水素イオンを注入した側の面をエッチング除去した領域に室温で密着させることで、両基板を接合する工程と、熱処理することにより、水素イオン注入部を境に劈開剥離し、絶縁基板上に単結晶Ｓｉ薄膜を形成する工程とを含む構成である。
【０２６７】
これにより、接合強度を高めることができるとともに、単結晶Ｓｉ基板を水素イオン注入部を境に剥離することにより単結晶Ｓｉ薄膜を得ることができる。よって、高性能なデバイスを形成する上で障碍となる、多結晶Ｓｉに特有の結晶性の不完全性に起因するギャップ内の局在準位や結晶粒界付近の欠陥やギャップ内の局在準位の存在のためによる移動度の低下やＳ係数の増加等の問題は、単結晶Ｓｉにて解消できる。従って、絶縁基板上に単結晶Ｓｉ薄膜と多結晶Ｓｉ薄膜とを形成でき、以降の工程を共通の加工プロセスにて、より高性能が要求されるデバイスは単結晶Ｓｉにて形成し、残りのデバイスを多結晶Ｓｉにて形成することができる。よって、高性能なシステムを集積化した液晶パネルあるいは有機ＥＬパネル等の表示装置等の半導体装置等を低コストにて製造できる。
【０２６８】
また、ＳｉＯ２膜を予め形成しこれを介してガラス基板等の絶縁基板に単結晶Ｓｉ基板を接合するので、接合したＳｉ界面に働く応力によるＳｉ結晶の歪みに起因する移動度の低下、あるいは界面の欠陥やこれに伴う界面固定電荷、界面の局在準位による閾値シフト、特性安定性低下等を防止できる。これにより、石英基板との熱膨張係数差による加熱接合強度向上・剥離工程にての破壊を防止するため組成を調節した結晶化ガラスを用いる必要が無くなり、高歪点ガラスを用いることができる。よって、結晶化ガラスによるアルカリ金属による汚染の問題がなくなり、熱膨張係数差による加熱接合強度向上・剥離工程にての破壊を防止することができる。
【０２６９】
更に、例えば、大面積の高歪点ガラス基板上に多結晶Ｓｉ膜を形成し、適切なサイズに加工した単結晶Ｓｉ基板を接合すべき領域を覆うように多結晶Ｓｉ薄膜を予めエッチング除去し、この領域に単結晶Ｓｉ基板を接合し、剥離により単結晶Ｓｉ薄膜とＳｉＯ２膜を残し、それ以外の単結晶Ｓｉを剥離除去することによりガラス基板全体に亘り応力の偏りを無くすことができる。これにより、Ｓｉが剥がれたりクラックや破壊を生じること無く、基板の一部の領域が単結晶Ｓｉ薄膜、残りの領域部分が多結晶Ｓｉ薄膜からなる基板を得ることができる。
【０２７０】
また、単結晶Ｓｉ基板の形状はＬＳＩ製造装置のウェハサイズである６、８、１２インチの円板に限定されるが、絶縁基板上には多結晶Ｓｉ薄膜も形成されているので、例えば、大型の液晶表示パネルや有機ＥＬパネル等の半導体装置を製造できる。
【０２７１】
また、単結晶Ｓｉ基板は、ＳｉＯ２膜を介して室温で絶縁基板１に接合するので、接合したＳｉ界面に働く応力を実質的にほぼゼロとすることができる。従って、界面に働く応力のムラやバラツキによるＳｉ結晶の歪みに起因する移動度の低下やバラツキ、あるいは界面の欠陥やこれに伴う界面固定電荷、界面の局在準位による閾値シフトやバラツキ、特性安定性低下等をより確実に防止できるといった効果を奏する。
【０２７２】
本発明の半導体装置の製造方法は、絶縁基板表面にＳｉＯ２膜および非晶質Ｓｉ膜を順次堆積する工程と、非晶質Ｓｉ膜を加熱し、多結晶Ｓｉ層を成長させ、多結晶Ｓｉ薄膜を形成する工程と、所定の領域の上記多結晶Ｓｉ薄膜をエッチング除去するとともに、同じ領域の上記ＳｉＯ２膜の厚さ方向における一部をエッチング除去する工程と、予め表面を酸化あるいは酸化膜を堆積することで表面にＳｉＯ２膜を形成し、かつ所定の深さに所定の濃度の水素イオンを注入した水素イオン注入部を有する単結晶Ｓｉ基板を、エッチング除去した領域の一部または概ね全領域を覆う所定の形状に切断する工程と、絶縁基板と単結晶Ｓｉ基板とを洗浄し該両基板の表面を活性化する工程と、切断した単結晶Ｓｉ基板を、水素イオンを注入した側の面を上記エッチング除去した領域に室温で密着させることで、両基板を接合する工程と、熱処理することにより、水素イオン注入部を境に劈開剥離し、絶縁基板上に単結晶Ｓｉ薄膜を形成する工程とを含む構成である。
【０２７３】
これにより、上記製造方法の利点に加えて、さらに、所定の領域の多結晶Ｓｉ層をエッチング除去するとともに、同じ領域のＳｉＯ２膜の厚さ方向における一部をエッチング除去するので、単結晶Ｓｉ基板の貼付面側におけるＳｉＯ２膜の厚さの影響がキャンセルされ、絶縁基板上の単結晶Ｓｉ薄膜および多結晶Ｓｉ薄膜の領域の高さが概ね同等である基板を得ることができる。その結果、島エッチングを含め以降のほとんどの工程を同時に処理することが可能となる。また、これにより、段差の小さいトランジスタあるいは回路が形成される。よって、例えば液晶パネルの場合、セル厚制御にて優位となるといった効果を奏する。
【０２７４】
本発明の半導体装置の製造方法は、絶縁基板表面にＳｉＯ２膜を堆積する工程と、予め表面を酸化あるいは酸化膜を堆積することで表面にＳｉＯ２膜を形成し、かつ所定の深さに所定の濃度の水素イオンを注入した水素イオン注入部を有する単結晶Ｓｉ基板を、所定の形状に切断する工程と、絶縁基板と単結晶Ｓｉ基板とを洗浄し該両基板の表面を活性化する工程と、切断した単結晶Ｓｉ基板を、水素イオンを注入した側の面を絶縁基板のＳｉＯ２膜側表面における所定の位置に室温で密着させ接合する工程と、熱処理することにより、水素イオン注入部を境に劈開剥離し、絶縁基板上に単結晶Ｓｉ薄膜を形成する工程と、絶縁基板上に絶縁膜（ＳｉＯ２膜）および非晶質Ｓｉ膜を順次堆積する工程と、非晶質Ｓｉ膜を加熱し、多結晶Ｓｉ層を成長させ、多結晶Ｓｉ薄膜を形成する工程とを含む構成である。
【０２７５】
上記の方法によれば、上記各製造方法と同様の利点を得ることができるといった効果を奏する。
【０２７６】
本発明の半導体装置の製造方法は、絶縁基板表面にＳｉＯ２膜を堆積する工程と、所定の領域のＳｉＯ２膜の厚さ方向における一部をエッチング除去する工程と、予め表面を酸化あるいは酸化膜を堆積することで表面にＳｉＯ２膜を形成し、かつ所定の深さに所定の濃度の水素イオンを注入した水素イオン注入部を有する単結晶Ｓｉ基板を、エッチング除去した領域の一部または概ね全領域を覆う所定の形状に切断する工程と、絶縁基板と単結晶Ｓｉ基板とを洗浄し該両基板の表面を活性化する工程と、切断した単結晶Ｓｉ基板における水素イオンを注入した側の面を、エッチング除去した領域に室温で密着させ接合する工程と、熱処理することにより、水素イオン注入部を境に劈開剥離し、単結晶Ｓｉ薄膜を形成する工程と、絶縁基板上に絶縁膜（ＳｉＯ２膜）および非晶質Ｓｉ膜を順次堆積する工程と、非晶質Ｓｉ膜を加熱し、多結晶Ｓｉ層を成長させ、多結晶Ｓｉ薄膜を形成する工程とを含む構成である。
【０２７７】
これにより、上記各製造方法と同様の利点を得ることができるといった効果を奏する。
【０２７８】
本発明の半導体装置の製造方法は、絶縁基板表面に第１ＳｉＯ２膜、非晶質Ｓｉ膜、および、第２ＳｉＯ２膜を順次堆積する工程と、第２ＳｉＯ２膜の所定の領域をエッチング除去することで上記非晶質Ｓｉ膜の一部を露出させる工程と、露出した非晶質Ｓｉ膜を酸化して酸化膜を形成し、該酸化膜上に酢酸Ｎｉ水溶液をスピンコートする工程と、非晶質Ｓｉ膜を加熱し、メタルアシストにより結晶成長が促進された多結晶Ｓｉ層を成長させ、多結晶Ｓｉ薄膜を形成する工程と、第２ＳｉＯ２膜と酸化膜とを除去する工程と、多結晶Ｓｉ層の所定の領域をエッチング除去する工程と、予め表面を酸化あるいは酸化膜を堆積することで表面にＳｉＯ２膜を形成し、かつ所定の深さに所定の濃度の水素イオンを注入した水素イオン注入部を有する単結晶Ｓｉ基板を、エッチング除去した領域の一部または概ね全領域を覆う所定の形状に切断する工程と、絶縁基板と単結晶Ｓｉ基板とを洗浄し該両基板の表面を活性化する工程と、切断した単結晶Ｓｉ基板を、水素イオンを注入した側の面を上記エッチング除去した領域に室温で密着させることで、両基板を接合する工程と、熱処理することにより、水素イオン注入部を境に劈開剥離し、絶縁基板上に単結晶Ｓｉ薄膜を形成する工程とを含む構成である。
【０２７９】
これにより、上記各製造方法と同様の利点を得ることができるといった効果を奏する。
【０２８０】
本発明の半導体装置の製造方法は、３００℃以上６５０℃以下の１段階または多段階の温度ステップにより、熱処理をする構成である。
【０２８１】
これにより、１段階の温度ステップ、即ち１工程にて熱処理をすることができるといった効果を奏する。
【０２８２】
本発明の半導体装置の製造方法は、多結晶Ｓｉ層を成長させるときに、非晶質Ｓｉ膜にＮｉ、Ｐｔ、Ｓｎ、Ｐｄの内少なくとも１つを添加する構成である。
【０２８３】
これにより、多結晶Ｓｉ層を成長させるときに、非晶質Ｓｉ膜にＮｉ、Ｐｔ、Ｓｎ、Ｐｄの内少なくとも１つを添加し、その後加熱することにより、多結晶Ｓｉ層の結晶成長を促進することができる。よって、多結晶Ｓｉ層の移動度を高くすることができ、駆動回路形成などにおいて有利になるといった効果を奏する。
【０２８４】
本発明の半導体装置の製造方法は、レーザー照射によって、単結晶Ｓｉ基板の水素イオン注入部の温度をＳｉから水素が離脱する温度以上に昇温することにより、単結晶Ｓｉ基板を水素イオン注入部を境に劈開剥離する工程を行う構成である。
【０２８５】
これにより、レーザー照射によって、単結晶Ｓｉ基板の水素イオン注入部の温度を昇温するので、狭い範囲の領域のみを昇温することができ、単結晶Ｓｉの損傷を抑えることがきるといった効果を奏する。
【０２８６】
本発明の半導体装置は、概ね７００℃以上のピーク温度を含むランプアニールを行うことにより、単結晶Ｓｉ基板を水素イオン注入部を境に剥離する構成である。
【０２８７】
これにより、更に接合強度が向上するとともに、剥離界面及び単結晶Ｓｉ薄膜内部の水素イオン注入による損傷の回復によりトランジスタの特性を向上できるといった効果を奏する。
【０２８８】
本発明の半導体装置の製造方法は、絶縁基板上に多結晶Ｓｉ薄膜と単結晶Ｓｉ薄膜とが形成された後、等方性プラズマエッチングまたはウエットエッチングにより単結晶Ｓｉ薄膜表面の損傷層をエッチング除去する工程と、多結晶Ｓｉ薄膜と単結晶Ｓｉ薄膜をエッチングにより島状にパターン化する工程と、多結晶Ｓｉ薄膜および単結晶Ｓｉ薄膜上全面にエッチバック用ＳｉＯ２膜を堆積後、異方性エッチングにより、エッチバック用ＳｉＯ２膜の一部を残して、または膜厚全部をエッチングバックする工程と、ＳｉＯ２膜を堆積することにより、ゲート絶縁膜を形成する工程とをさらに含む構成である。
【０２８９】
これにより、一般的なポリシリコンＴＦＴ形成工程が行われるので、従来の工程を用いて前記特徴を有するＴＦＴを製造することができるといった効果を奏する。
【０２９０】
本発明の半導体装置の製造方法は、絶縁基板上に上記多結晶Ｓｉ薄膜と上記単結晶Ｓｉ薄膜とが形成された後、等方性プラズマエッチングまたはウエットエッチングにより上記単結晶Ｓｉ薄膜表面の損傷層をエッチング除去する工程と、上記多結晶Ｓｉ薄膜と上記単結晶Ｓｉ薄膜をエッチングにより島状にパターン化する工程と、上記多結晶Ｓｉ薄膜および上記単結晶Ｓｉ薄膜上全面にエッチバック用ＳｉＯ２膜を堆積後、更に樹脂平坦化膜を全面に塗布する工程と、異方性エッチングにより、上記樹脂平坦化膜の全部と上記エッチバック用ＳｉＯ２膜の一部とをエッチングバックする工程と、ＳｉＯ２膜を堆積することにより、ゲート絶縁膜を形成する工程とをさらに含む構成である。
【０２９１】
これにより、多結晶Ｓｉ薄膜と単結晶Ｓｉ薄膜とのパターン間の谷状部に酸化膜（ＳｉＯ２膜）が残ることとなり、基板全体の平坦化を図ることができるといった効果を奏する。
【０２９２】
本発明の半導体装置の製造方法は、絶縁基板上に形成した上記単結晶Ｓｉ薄膜と上記多結晶Ｓｉ薄膜をエッチングにより島状にパターン化してＭＯＳトランジスタを形成し、Ｎ型ＭＯＳトランジスタおよびＰ型ＭＯＳトランジスタのソースおよびドレイン領域の少なくとも一部に、概ね１０１５／ｃｍ２以上５×１０１５／ｃｍ２以下のＰ＋イオンを注入する工程とをさらに含む構成である。
【０２９３】
これにより、Ｐ＋イオンの注入後、ＲＴＡ、レーザー、炉等により加熱処理を行い、多結晶Ｓｉ薄膜領域のみならず単結晶Ｓｉ薄膜領域も同時に金属原子をゲッタリングすることにより、更に特性バラツキが小さく特性の安定なＴＦＴを得ることができるといった効果を奏する。
【０２９４】
本発明の半導体装置の製造方法は、単結晶Ｓｉ薄膜の膜厚が多結晶Ｓｉ薄膜の膜厚と概ね等しい構成である。
【０２９５】
これにより、島状パターン化のためのエッチングを含め以降の工程をほとんどの工程を同時に処理することが可能となり、かつ段差の小さいトランジスタあるいは回路が形成できる。よって、例えば液晶パネルの場合、セル厚制御にて優位となるといった効果を奏する。
【０２９６】
本発明の半導体装置の製造方法は、単結晶Ｓｉ基板の表面に形成予め形成されたＳｉＯ２膜の膜厚が、２００ｎｍ以上、さらには、３００ｎｍ以上である構成である。
【０２９７】
これにより、閾値のバラツキと、ＳｉＯ２膜形成工程の効率や段差とのバランスに適切な半導体基板を得ることができるといった効果を奏する。
【０２９８】
本発明の半導体装置の製造方法は、単結晶Ｓｉ薄膜の最大寸法が１０ｃｍ以下である構成である。
【０２９９】
これにより、単結晶Ｓｉ薄膜の最大寸法が１０ｃｍ以下であれば、石英基板より単結晶Ｓｉとの熱膨張係数差の大きい、一般にアクティブマトリクス駆動による液晶表示パネル等に一般的に使用される高歪点ガラスを用いても、クラック等の破壊やＳｉの剥がれを防止できるといった効果を奏する。
【０３００】
本発明の半導体装置の製造方法は、単結晶Ｓｉ薄膜の最大寸法が５ｃｍ以下である構成である。
【０３０１】
これにより、石英基板より単結晶Ｓｉとの熱膨張係数差の大きい、一般にアクティブマトリクス駆動による液晶表示パネル等に一般的に使用される高歪点ガラスを用いても、一層クラック等の破壊やＳｉの剥がれを防止できるといった効果を奏する。
【０３０２】
本発明の半導体装置の製造方法は、単結晶Ｓｉ薄膜が、絶縁基板との規格化された線膨張の差が、概ね室温以上６００℃以下の温度範囲において、約２５０ｐｐｍ以下である構成である。
【０３０３】
これにより、絶縁基板上に単結晶Ｓｉ薄膜を形成するための工程において、熱膨張係数差による水素注入位置からの劈開剥離工程における破壊や接合界面剥離、あるいは結晶中の欠陥発生を確実に防止することができ、また、加熱接合強度の向上を図ることができるといった効果を奏する。
【０３０４】
本発明の半導体装置の製造方法は、水素イオン注入部に注入する水素イオンのドーズ量が、１０１６／ｃｍ２以上、さらには、概ね３×１０１６／ｃｍ２である構成である。
【０３０５】
これにより、単結晶Ｓｉ薄膜の領域に形成されているＴＦＴの移動度等の特性を向上させることができるといった効果を奏する。
【図面の簡単な説明】
【図１】（ａ）〜（ｈ）は、本発明の実施の一形態に係る半導体装置の製造工程の一例を示す断面図である。
【図２】（ａ）〜（ｈ）は、本発明の実施の他の一形態に係る半導体装置の製造工程の一例を示す断面図である。
【図３】（ａ）〜（ｆ）は、本発明の実施のさらに他の一形態に係る半導体装置の製造工程の一例を示す断面図である。
【図４】（ａ）〜（ｅ）は、本発明の実施のさらに他の一形態に係る半導体装置の製造工程の一例を示す断面図である。
【図５】（ａ）〜（ｈ）は、本発明の実施のさらに他の一形態に係る半導体装置の製造工程の一例を示す断面図である。
【図６】単結晶Ｓｉ基板の材料であるＳｉ、絶縁基板の材料であるｃｏｄｅ１７３７、および、バリウム−硼珪酸ガラスからなるｃｏｄｅ７０５９の線膨張を示すグラフである。
【符号の説明】
１　　絶縁基板
２、３２、５２、６２　　ＳｉＯ２膜（絶縁膜、第１ＳｉＯ２膜）
３、３６、５３　　非晶質Ｓｉ薄膜
４、３７、４３、５４　　多結晶Ｓｉ薄膜
５、３４　　単結晶Ｓｉ薄膜
６、３８　　ゲート絶縁膜（Ｓｉ酸化膜）
１０　　単結晶Ｓｉ基板
１１　　ＳｉＯ２膜
１２　　水素イオン注入部
２０、３０、５０　　半導体装置
３３、５５　凹部
３５　　ＳｉＯ２膜（絶縁膜膜）
４１　　ＳｉＯ２膜（第２ＳｉＯ２膜）
【図１】
2004119636.tif 000003
【図２】
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【図３】
2004119636.tif 000005
【図４】
2004119636.tif 000006
【図５】
2004119636.tif 000007
【図６】
2004119636.tif 000008