(57)【要約】【課題】半導体チップ部の近傍に設けられ、半導体チップ部の回路特性を評価する回路特性評価部を備えた電子デバイスにおいて、半導体チップの製造コスト削減を図ることができるようにする。【解決手段】半導体からなるウエハーに複数の半導体チップ部１が形成されると共に、該半導体チップ部１の近傍領域に回路特性評価部２０が設けられ、回路特性評価部２０が、前記ウエハーに設けられた被測定部２１、該ウエハー表面に形成された導体からなるパッド部２２〜２４、および、該パッド部２２〜２４と前記被測定部２１とを電気的に接続する配線部２５〜２７を備えて構成された電子デバイスであって、前記ウエハーの厚さ方向に投影してみたときに、前記配線部２５，２６が前記パッド部２２，２３と重なる領域を通過するように配置されている電子デバイスを提供する。【選択図】　　　図１
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【特許請求の範囲】
【請求項１】
半導体からなるウエハーに複数の半導体チップ部が形成されると共に、該半導体チップ部の近傍領域に回路特性評価部が設けられ、
回路特性評価部が、前記ウエハーに設けられた被測定部、該ウエハー表面に形成された導体からなるパッド部、および、該パッド部と前記被測定部とを電気的に接続する配線部を備えて構成された電子デバイスであって、
前記ウエハーの厚さ方向に投影してみたときに、前記配線部が前記パッド部と重なる領域を通過するように配置されていることを特徴とする電子デバイス。
【請求項２】
前記ウエハーの厚さ方向に前記パッド部と重なる領域に、外方から前記パッド部表面への衝撃を吸収する衝撃吸収部が設けられ、
前記ウエハーの厚さ方向に投影してみたときに、該衝撃吸収部の投影面積が前記パッド部の投影面積よりも小さいことを特徴とする請求項１に記載の電子デバイス。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、ウエハーに形成された半導体チップ部の近傍に設けられ、半導体チップ部の回路特性を評価する回路特性評価部を備えた電子デバイスに関する。
【０００２】
【従来の技術】
一般に、半導体チップを製造する際には、図５に示すように、半導体からなる１枚のウエハー表面に複数の半導体チップ部６１を形成した電子デバイスを製造する。半導体チップ部６１には、トランジスタ、サイリスタ、ダイオード等の回路素子が設けられている。また、互いに隣接する半導体チップ部６１の間には、ウエハーと共に各半導体チップ部６１に切り分けるための領域、所謂スクライブライン６２が形成されている。
このスクライブライン６２には、図６に示すように、半導体チップ部６１に形成されたものと同様の回路素子６３と、導体からなる複数のパッド部６４〜６６と、これら回路素子６３とパッド部６４〜６６とを電気的に接続する配線部６７〜６９とを備えた回路特性評価部７０が形成されており、この回路特性評価部７０は、半導体チップ部６１と同時に形成される。
【０００３】
従来の回路特性評価部７０においては、パッド部６４，６５に接続される配線部６７，６８が、他のパッド部６５，６６に接触しないように、パッド部６４〜６６の配置位置からスクライブライン６２の幅方向にずらして設けられている。この回路特性評価部７０は、半導体チップ部６１に設けられた回路素子の回路特性を評価するためのものである。すなわち、パッド部６４〜６６に計測機器のプローブを当接させて、回路素子６３の回路特性を測定し、この測定結果に基づいて、回路素子６３に対応する半導体チップ部６１の回路素子の特性評価が行われる。
なお、半導体チップ部６１に設けられたパッド部と回路素子とを電気的に接続する配線部としては、パッド部の下方側に設けられているものがある。（例えば、特許文献１参照。）。
【０００４】
【特許文献１】
特開平３−１４５１５３号公報
【０００５】
【発明が解決しようとする課題】
しかしながら、上記従来の電子デバイスにおいては、配線部６７，６８が、パッド部６４〜６６の配置位置からスクライブライン６２の幅方向にずらして設けられていたため、配線部６７，６８の設置領域分だけスクライブライン６２の幅寸法を大きくする必要があった。したがって、１枚のウエハーの表面に形成できる半導体チップ部６１の数が少なくなり、半導体チップの製造コストが高くなるという問題があった。
この発明は、上述した事情に鑑みてなされたものであって、１枚のウエハーに対して製造できる半導体チップの数を増加させて、半導体チップの製造コスト削減を図ることができる電子デバイスを提供することを目的としている。
【０００６】
【課題を解決するための手段】
上記課題を解決するために、この発明は以下の手段を提案している。
請求項１に係る発明は、半導体からなるウエハーに複数の半導体チップ部が形成されると共に、該半導体チップ部の近傍領域に回路特性評価部が設けられ、回路特性評価部が、前記ウエハーに設けられた被測定部、該ウエハー表面に形成された導体からなるパッド部、および、該パッド部と前記被測定部とを電気的に接続する配線部を備えて構成された電子デバイスであって、前記ウエハーの厚さ方向に投影してみたときに、前記配線部が前記パッド部と重なる領域を通過するように配置されていることを特徴とする電子デバイスを提案している。
【０００７】
この発明に係る電子デバイスによれば、配線部がパッド部と重なる領域に形成されるため、半導体チップ部の近傍領域に回路特性評価部を形成する際に、配線部の配線領域を考慮する必要がない。これにより、半導体チップ部周囲の領域を小さくして、１枚のウエハーに対して製造できる半導体チップの数を増やすことができる。
【０００８】
また、請求項２に係る発明は、請求項１に記載の電子デバイスにおいて、前記ウエハーの厚さ方向に前記パッド部と重なる領域に、外方から前記パッド部表面への衝撃を吸収する衝撃吸収部が設けられ、前記ウエハーの厚さ方向に投影してみたときに、該衝撃吸収部の投影面積が前記パッド部の投影面積よりも小さいことを特徴とする請求項１に記載の電子デバイスを提案している。
【０００９】
この発明に係る電子デバイスによれば、被測定部の回路測定を行うためにパッド部表面に計測機器のプローブを当接させた際に、この当接の衝撃が衝撃吸収部により吸収されることになる。そして、この衝撃吸収部は、パッド部の投影面積よりも小さいため、配線部をこの衝撃吸収部に隣接させて配することができる。
【００１０】
【発明の実施の形態】
図１から図３はこの発明に係る一実施形態を示している。この実施の形態に係る電子デバイスは、図１に示すように、シリコンやガリウムヒ素等の半導体からなるウエハーに形成された複数の半導体チップ部１と、半導体チップ部１の近傍領域となるスクライブライン１０に設けられた回路特性評価部２０とを備えている。
半導体チップ部１には、トランジスタ、サイリスタ、ダイオード等の回路素子（図示せず）と、この回路素子に電気的に接続されたパッド部２とが形成されている。
【００１１】
回路特性評価部２０は、半導体チップ部１に形成された回路素子の回路特性を評価するためのものであり、半導体チップ部１に形成された回路素子と同様の回路素子（被測定部）２１、アルミニウムや金等の導体からなるパッド部２２〜２４、および回路素子２１とパッド部２２〜２４とをそれぞれ電気的に接続する第１、第２、第３の配線部２５〜２７を備えている。
【００１２】
回路素子２１は、図２に示すように、ウエハー２８に形成されており、このウエハー２８の表面２８ａには、二酸化シリコン、窒化シリコン等の絶縁材料からなる第１、第２、第３の絶縁膜２９〜３１が順次積層されている。パッド部２２〜２４は、絶縁膜３１の表面３１ａに形成されており、これらパッド部２２〜２４を互いに電気的に絶縁させるように、絶縁材料からなる第４の絶縁膜４９が設けられている。
第１の配線部２５は、第１、第２、第３の絶縁膜２９〜３１に形成されたコンタクトホール３２〜３４、第１、第２の絶縁膜２９，３０の表面２９ａ，３０ａに形成された下層配線部３５，３６、および第３の絶縁膜３１の表面３１ａに形成された表層配線部３７とから構成され、パッド部２２に電気的に接続されている。
【００１３】
第２の配線部２６は、第１、第２、第３の絶縁膜２９〜３１に形成されたコンタクトホール３８〜４０、および第１、第２の絶縁膜２９，３０の表面２９ａ，３０ａに形成された下層配線部４１，４２とから構成され、パッド部２３に電気的に接続されている。下層配線部４２は、回路素子２１の上方側からパッド部２３の下方側に至るまで、スクライブラインの長さ方向（ＣＤ方向）にわたって形成されている。
第３の配線部２７は、前述と同様に、第１、第２、第３の絶縁膜２９〜３１に形成されたコンタクトホール４３〜４５、および第１、第２の絶縁膜２９，３０の表面２９ａ，３０ａに形成された下層配線部４６，４７とから構成され、パッド部２４に電気的に接続されている。下層配線部４６は、回路素子２１の上方側からパッド部２４の下方側に至るまで、スクライブラインの長さ方向（ＣＤ方向）にわたって形成されている。
【００１４】
また、各パッド部２２〜２４の直下の第２，第３の絶縁膜３０，３１には、図１および図３に示すように、アルミニウムや金等の導体からなる衝撃吸収部５１が形成されている。この衝撃吸収部５１は、外方からパッド部２２〜２４への衝撃を吸収して、パッド部２２〜２４や配線部２５〜２７の破損を防止するためのものである。
この衝撃吸収部５１は、第２、第３の絶縁膜３０，３１に形成されたコンタクトホール５２および第１、第２の絶縁膜２９，３０の表面２９ａ，３０ａに形成された下層メタル部５３とから構成されている。下層メタル部５３の幅方向（ＥＦ方向）の寸法は、下層配線部４２，４６がパッド部２２，２３の下方側を通過できるように、パッド部２２，２３の幅寸法よりも小さく形成されている。このように構成された衝撃吸収部５１は、第２、第３の絶縁膜３０，３１により下層配線部４２，４６と電気的に絶縁された状態となっている。
【００１５】
上述した電子デバイスにおいて、半導体チップ部の回路特性評価を行う場合には、図示しない計測機器のプローブをパッド部２２〜２４の表面２２ａ〜２４ａに当接させる。この際には、当接の衝撃が衝撃吸収部５１により吸収されるため、パッド部２２〜２４の破損が防止される。そして、計測機器により回路素子２１の特性を測定し、この測定結果に基づいて、回路素子２１に対応する半導体チップ部１の回路素子の特性評価が行われることになる。
なお、この回路特性評価が終了した後には、スクライブライン１０においてウエハー２８と共に各半導体チップ部１に切り分けられ、複数の半導体チップが製造されることになる。
【００１６】
上記の電子デバイスによれば、下層配線部４２，４６がパッド部２２〜２４と重なる領域に形成されるため、スクライブライン１０に回路特性評価部２０を形成する際に、第１、第２、第３の配線部２５〜２７の配線領域を考慮する必要がない。これにより、スクライブライン１０の領域を小さくして、１枚のウエハーに対して製造できる半導体チップの数を増やすことができる。したがって、半導体チップの製造コスト削減を図ることができる。
また、ウエハー２８の厚さ方向に投影してみたときに、衝撃吸収部５１の投影面積がパッド部２２〜２４の投影面積よりも小さいため、下層配線部４２，４６を衝撃吸収部５１に隣接させて配することができる。
【００１７】
なお、上記の実施の形態においては、下層配線部４２，４６は、第２、第３の絶縁膜３０，３１のそれぞれに１つずつ形成されるとしたが、これに限ることはなく、例えば、図４に示すように、第２の絶縁膜３０のみに形成するとしてもよい。この場合には、一方の下層メタル部５３の幅寸法をパッド部２２〜２４の幅寸法と等しくしてもよい。
また、下層配線部４２，４６をパッド部２３，２４にそれぞれ接続する代わりに、パッド部２３，２４に導通した衝撃吸収部５１の下層メタル５３にそれぞれ接続するとしてもよい。この場合には、下層配線部４７やコンタクトホール４０，４４，４５は不要となる。
【００１８】
さらに、下層配線部４２，４６は、スクライブラインの幅方向に一定の間隔をおいて第２，第３の絶縁膜２９，３０に配されるとしたが、これに限ることはなく、例えば、ウエハー２８の厚さ方向に重なる位置に配するとしてもよい。ただし、この場合においても、下層配線部４２，４６は第２、第３の絶縁膜３０，３１により互いに電気的に絶縁しておく必要がある。
また、下層配線部４２，４６は、スクライブラインの長さ方向（ＣＤ方向）にわたって形成されるとしたが、これに限ることはなく、回路素子２１の上方側からパッド部２４の下方側に至るように形成されていればよい。したがって、例えば、下層配線部２４，４６の一部が、スクライブラインの幅方向にわたって形成されるとしてもよい。
以上、本発明の実施形態について図面を参照して詳述したが、具体的な構成はこの実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。
【００１９】
【発明の効果】
以上説明したように、請求項１に係る発明によれば、被測定部とパッド部とを接続する配線部がパッド部と重なる領域に形成されるため、１枚のウエハーに対して製造できる半導体チップの数を増加させて、半導体チップの製造コスト削減を図ることができる。
【００２０】
また、請求項２に係る発明によれば、ウエハーの厚さ方向に投影してみたときに、衝撃吸収部の投影面積がパッド部の投影面積よりも小さいため、配線部を衝撃吸収部に隣接させて配することができる。
【図面の簡単な説明】
【図１】この発明の一実施形態に係る電子デバイスの回路特性評価部を示す概略平面図である。
【図２】図１の回路特性評価部のＡ−Ａ断面図である。
【図３】図１の回路特性評価部のＢ−Ｂ断面図である。
【図４】この発明の他の実施形態に係る回路特性評価部を示す断面図である。
【図５】ウエハー上に形成された複数の半導体チップを示す概略平面図である。
【図６】従来の電子デバイスの回路特性評価部の一例を示す概略平面図である。
【符号の説明】
１・・・半導体チップ部、２０・・・回路特性評価部、２１・・・回路素子（被測定部）、２２〜２４・・・パッド部、２５・・・第１の配線部（配線部）、２６・・・第２の配線部（配線部）、２７・・・第３の配線部（配線部）、２８・・・ウエハー、５１・・・衝撃吸収部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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