(57)【要約】【課題】電力消費を減らすことができる電源供給装置を提供する。【解決手段】フラッシュメモリに用いられ、該フラッシュメモリの操作電圧を供給する電源供給装置であって、前記フラッシュメモリは、複数のメモリブロックと該複数のメモリブロックに対応する複数のデコーダーを含んでなり、前記複数のメモリブロックがデータを貯蔵するために用いられる複数のメモリセルを具え、前記複数のデコーダーが対応する上記メモリブロック中のメモリセルを選択し、該電源供給装置は、前記複数のデコーダーに接続され、それぞれ異なった電圧レベルを持つ電圧を出力するために用いられる少なくとも三つの電圧源を具え、待機状態にあるデコーダーの高電圧レベルと低電圧レベルとの電圧差が、操作状態にあるデコーダーの高電圧レベルと低電圧レベルとの電圧差より低くなるように上記電圧源を制御する構成とされる。【選択図】  図４
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【特許請求の範囲】
【請求項１】
フラッシュメモリに用いられ、該フラッシュメモリの操作電圧を供給する電源供給装置であって、
前記フラッシュメモリは、複数のメモリブロックと該複数のメモリブロックに対応する複数のデコーダーを含んでなり、前記複数のメモリブロックがデータを貯蔵するために用いられる複数のメモリセルを具え、前記複数のデコーダーが対応する上記メモリブロック中のメモリセルを選択し、
該電源供給装置は、前記複数のデコーダーに接続され、それぞれ異なった電圧レベルを持つ電圧を出力するために用いられる少なくとも三つの電圧源を具え、待機状態にあるデコーダーの高電圧レベルと低電圧レベルとの電圧差が、操作状態にあるデコーダーの高電圧レベルと低電圧レベルとの電圧差より低くなるように上記電圧源を制御することを特徴とする電源供給装置。
【請求項２】
前記電源供給装置は、更に複数のスイッチを具え、前記複数のスイッチのぞれぞれが一つのデコーダーに対応し、かつ前記電圧源と前記対応するデコーダーとの間に電気的に接続され、選択的に前記電圧源の発生する電圧を前記対応するデコーダーに出力するに用いられることを特徴とする請求項１記載の電源供給装置。
【請求項３】
前記デコーダーは、ワードラインドライバーであることを特徴とする請求項１記載の電源供給装置。
【請求項４】
前記ワードラインドライバーは、操作状態にある時、前記高電圧レベルが接地電圧であり、前記低電圧レベルがマイナス電圧であることを特徴とする請求項３記載の電源供給装置。
【請求項５】
前記ワードラインドライバーは、待機状態にある時、前記高電圧レベルがプラス電圧であり、前記低電圧レベルが接地電圧であることを特徴とする請求項４記載の電源供給装置。
【請求項６】
前記デコーダーは、セレクトゲートドライバーであることを特徴とする請求項１記載の電源供給装置。
【請求項７】
前記セレクトゲートドライバーは、操作状態にある時、前記高電圧レベルが第一プラス電圧であり、前記低電圧レベルが接地電圧であることを特徴とする請求項６記載の電源供給装置。
【請求項８】
前記セレクトゲートドライバーは、待機状態にある時、前記高電圧レベルが第二プラス電圧であり、前記低電圧レベルが接地電圧であり、かつ前記第二プラス電圧が前記第一プラス電圧より低いことを特徴とする請求項７記載の電源供給装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、フラッシュメモリに使用される電源供給装置に関し、特に低電力消費の電源供給装置に関する。
【０００２】
【従来の技術】
近年、ポータブルタイプの電子製品のニーズが高まり、これに伴いフラッシュメモリの技術、及び応用製品のマーケットにおけるシェアも、ますます拡大している。いわゆるポータブルタイプの電子製品には、ディジタルカメラ、携帯電話機、ゲーム機、パーソナル・ディジタル・アシスタント（ＰＤＡ）、もしくは留守番電話機などが挙げられる。これら電子製品において、例えばディジタルカメラのフィルム、パーソナル・ディジタル・アシスタントのメモリ、その他プログラマブル集積回路などにフラッシュメモリが広く利用されている。
【０００３】
フラッシュメモリは、一種の不揮発性記憶媒体であって、その原理は、トランジスタ、もしくはメモリセルの閥値電圧を変更してゲート・チャネルのスイッチングを制御し、データを記憶する目的を達成する。また、記憶媒体に保存したデータは電源供給の中断によって消失することがない。かかるフラッシュメモリは、イー・イー・ピー・ロム（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  ａｎｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ−Ｏｎｌｙ  Ｍｅｍｏｒｙ、以下ＥＥＰＲＯＭと称する）としての特殊な構造を具える。即ち、フラッシュメモリは、フローティングゲートに貯蔵される電子の数によって閾値電圧を変更する。
【０００４】
イー・イー・ピー・ロムに対してプログラムを行うために、一般にＦ−Ｎトンネリング（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ  ｔｕｎｎｅｌｉｎｇ）、もしくは熱電子注入（ｈｏｔ  ｅｌｅｃｔｒｏｎｉｎｊｅｃｔｉｏｎ）の方式を利用してフローティングゲートに貯蔵する電子の数を制御する。よって、仮に該フローティングゲート上の電子の数が少なくなると、該フラッシュメモリの具える閾値電圧も減り、二進法の数値“０”が該フラッシュメモリに貯蔵される。同様に、仮に該フローティングゲート上の電子の数が多くなると、該フラッシュメモリの具える閾値電圧も高まり、二進法の数値“１”が該フラッシュメモリに貯蔵される。
【０００５】
図１に従来のフラッシュメモリ１０を開示する。図１によれば、フラッシュメモリ１０はコントロール回路１１と、メモリ１２と、センス増幅器１４と、ページバッファ１６と、駆動回路１８と、および電源供給手段２０とを含んでなる。コントロール回路１１は、制御信号を出力してフラッシュメモリ１０の動作を制御する。メモリ１２は複数のメモリブロック２２を具え、各々のメモリブロック２２が複数のメモリセル２４を具える。メモリセル２４はアレイの形式で配置され、二進法の数値を貯蔵する。その上、各々のメモリブロック２２は、複数のトランジスター２５を具え、トランジスター２５がその導通状態によってメモリセル２４のアクセスを制御する。
【０００６】
上述のとおり、メモリセル２４は、フローティングゲートに貯蔵される電子の数によって保存される二進法の数値を決定する。よって、メモリセル２４が導通すると、フローティングゲートに貯蔵される電子の数が対応する閾値電圧に影響し、更に出力電流の大きさに影響する。センス増幅器１４は、コントロール回路１１に電気的に接続され、コントロール回路１１から出力された制御信号によってメモリセル２４中の対応する二進法の数値を読み取る。センス増幅器１４は、メモリセル２４から出力された電圧或いは電流によって計算して、メモリセル２４に保存される二進法の数値を正確に判断する。ページバッファ１６はコントロール回路１１に電気的に接続され、コントロール回路１１から出力された制御信号によってメモリセル２４に対して関連の書き込み動作を行い、メモリセル２４に二進法の数値を保存する。
【０００７】
駆動回路１８は複数のデコーダー２８を具え、コントロール回路１１から出力された制御信号によって対応するメモリブロック２２中のメモリセル２４にアクセスする。各々のデコーダー２８はそれぞれメモリ１２中の各メモリブロック２２に対応し、例えばデコーダー２８ａがメモリブロック２２ａに対応し、デコーダー２８ｂがメモリブロック２２ｂに対応する。デコーダー２８は、それぞれメモリブロック２２に電気的に接続される複数のワードラインドライバー３０と、同じ行（ｒｏｗ）に置かれるメモリセル２４と、及びメモリブロック２２に電気的に接続されるセレクトゲートドライバー３２と、それぞれ異なった列（ｃｏｌｕｍｎ）に置かれるトランジスター２５とを含んでなる。セレクトゲートドライバー３２とワードラインドライバー３０によって処理しようとするメモリブロック２２中のメモリセル２４を選択する。更に、電源供給手段２０はそれぞれのデコーダー２８に必要な操作電圧を提供するために使われ、例えばメモリセル２４とトランジスター２５が導通するのを制御するために必要な駆動電圧を提供する。
【０００８】
図２には、図１による電源供給手段２０を開示し、図３には図１によるワードラインドライバー３０を開示する。図２によれば、電源供給手段２０は、それぞれ異なった電圧レベルを持つ出力電圧を提供する複数の電圧源３４と、電圧源３４が発生した出力電圧を選択するスイッチ３６とを含んでなる。選択された出力電圧は、複数の出力端Ａ、Ｂ、Ｃ、Ｄを介して駆動回路１８に出力される、即ちそれぞれのデコーダー２８が必要な操作電圧として提供される。例えば、仮に電圧源３４ａ、３４ｂ、３４ｃ、３４ｄ、３４ｅがそれぞれ７Ｖ、３Ｖ、１．５Ｖ、０Ｖ、−１０Ｖを出力し、かつデコーダー２８ａがコントロール回路１１の制御信号によって対応するメモリブロック２２ａに処理を行うと、各々のワードラインドライバー３０で第一駆動電圧（０Ｖ）もしくは第二駆動電圧（−１０Ｖ）を出力することによってメモリブロック２２ａの各ワードライン上のメモリセル２４のアクセスを制御する。これにより、電圧源３４ｅは、スイッチ３６によって選択された出力端Ｃを介してデコーダー２８の一つのワードラインドライバー３０に−１０Ｖを出力することができる。そして、電圧源３４ｄは、スイッチ３６によって選択された出力端Ｄを介してデコーダー２８の他のワードラインドライバー３０に０Ｖを出力することができる。上述のとおり、処理しようとするワードラインとその上のメモリセル２４を選択することができる。
【０００９】
図３に開示するように、ワードラインドライバー３０は、相補型金属酸化膜半導体トランジスターによる集積回路で形成することができる。即ち、ワードラインドライバー３０が複数の相補型金属酸化膜半導体トランジスター３８を含む。ワードラインドライバー３０は、Ｐ型金属酸化膜半導体トランジスター４０とＮ型金属酸化膜半導体トランジスター４２とを含んでなり、トランジスター４０、４２がそれぞれ該第一駆動電圧と該第二駆動電圧に電気的に接続される。尚、図３には、説明のため、一つの相補型金属酸化膜半導体トランジスター３８のみを開示している。
【００１０】
駆動回路１８は、コントロール回路１１の制御信号によって選択信号を発生し、各々のデコーダー中のワードラインドライバー３０とセレクトゲートドライバー３２の動作を制御する。例えば、コントロール回路１１がメモリブロック２２ａ中のメモリセル２４をアクセスする場合、駆動回路１８がコントロール回路１１の制御信号を受け取った後、対応する選択信号をデコーダー２８ａに出力する。この時、メモリブロック２２ａが操作状態（ａｃｔｉｖｅ）となり、他のデコーダー２８ｂが該選択信号を受け取ることはない。従って、他のデコーダー２８ｂが待機状態（ｓｔａｎｄｂｙ）となる。このため、デコーダー２８ａはワードラインドライバー３０を制御してメモリブロック２２ａ中の各ワードライン上のメモリセル２４にアクセスする。即ち、第ｎ行のワードライン上のメモリセル２４にアクセスする時、該選択信号がＰ型金属酸化膜半導体トランジスター４０を非導通状態に維持させ、かつＮ型金属酸化膜半導体トランジスター４２を導通状態にさせる。従って、第二駆動電圧（−１０Ｖ）により第ｎ行ワードラインを該第二駆動電圧に近づけて、第ｎ行ワードラインに電気的に接続される全てのメモリセル２４を導通させて、その後のアクセス操作が続けられるようにする。逆に、メモリブロック２２ａ中の他のワードライン上にあるメモリセル２４が非導通状態に維持される。従って、該選択信号がＰ型金属酸化膜半導体トランジスター４０を導通させ、かつＮ型金属酸化膜半導体トランジスター４２を非導通状態に維持させる。よって、第一駆動電圧により第ｎ行ワードライン以外のワードラインを該第一駆動電圧に近づけてアクセスできないようにさせる。
【００１１】
同様に、待機状態にあるメモリブロック２２ｂ中のメモリセル２４も非導通状態であって、即ちデコーダー２８ｂのワードラインドライバー３０がいずれの選択信号を受け取っていないため、メモリブロック２２ｂ中のメモリセル２４が皆アクセスできないようになる。そして、セレクトゲートドライバー３２の構造と操作方式もワードラインドライバー３０と同じぐらい、該選択信号と出力端Ａ、Ｂから出力された第三、第四駆動電圧（７Ｖと０Ｖ）によってセレクトゲートドライバー３２を制御し、かつ各ビットライン上にあるトランジスター２５の導通状態を制御する。ここで上記と同様の動作について説明を省略する。
【００１２】
上述のとおり、操作状態にあるメモリブロック２２ａに対してアクセスを行う時、電源供給手段２０が該第一、第二駆動電圧をデコーダー２８ａ中のワードラインドライバー３０へ出力する。待機状態にあるメモリブロック２２ｂにとって、デコーダー２８ｂのワードラインドライバー３０も電源供給手段２０から出力された第一、第二駆動電圧を受け取る。しかし、デコーダー２８ｂがコントロール回路１１から出力された制御信号に対応するいずれの選択信号を受け取ることはない。このため、ワードラインドライバー３０中のＰ型金属酸化膜半導体トランジスター４０とＮ型金属酸化膜半導体トランジスター４２が二つとも非導通状態であり、それぞれ電源供給手段２０から出力された第一、第二駆動電圧を受け取る。
【００１３】
これにより、該第一、第二駆動電圧が相補型金属酸化膜半導体トランジスター３８に逆バイアスを発生させる。例えば、Ｐ型金属酸化膜半導体トランジスター４０のソースと基板の間が逆バイアスになり、接合漏れ電流（ｊｕｎｃｔｉｏｎ  ｌｅａｋａｇｅｃｕｒｒｅｎｔ）が生成されて余計な電力消費が発生する。同じ理由で、待機状態にあるメモリブロックに対応するセレクトゲートドライバー３２も、該第三、第四駆動電圧によって発生された逆バイアスの影響を受けて漏れ電流が発生する。電流の出力が固定した場合、デコーダー２８ｂの逆バイアスによって発生した漏れ電流が更にデコーダー２８ａの出力電流を減らすため、デコーダー２８ａの実際の駆動電流が減らされ、駆動の効率が悪くなる。
【００１４】
【発明が解決しようとする課題】
従って、本発明は、上記の問題点を解決し、電力消費を減らすことができる電源供給手段を提供することを目的とする。
【００１５】
【課題を解決するための手段】
そこで、本発明者は従来の技術に見られる欠点に鑑み鋭意研究を重ねた結果、フラッシュメモリに用いられ、該フラッシュメモリの操作電圧を供給する電源供給装置であって、前記フラッシュメモリは、複数のメモリブロックと該複数のメモリブロックに対応する複数のデコーダーを含んでなり、前記複数のメモリブロックがデータを貯蔵するために用いられる複数のメモリセルを具え、前記複数のデコーダーが対応する上記メモリブロック中のメモリセルを選択し、該電源供給装置は、前記複数のデコーダーに接続され、それぞれ異なった電圧レベルを持つ電圧を出力するために用いられる少なくとも三つの電圧源を具え、待機状態にあるデコーダーの高電圧レベルと低電圧レベルとの電圧差が、操作状態にあるデコーダーの高電圧レベルと低電圧レベルとの電圧差より低くなるように上記電圧源を制御する構造により、電力消費を減らすことができる。
【００１６】
また、複数のスイッチを具え、それぞれの該スイッチが一つデコーダーに対応し、かつ該電圧源と該対応するデコーダーとの間に電気的に接続され、該デコーダーはワードラインドライバー或いはセレクトゲートドライバーであることにより、電力消費を減らすことができる電源供給装置が得られる。
【００１７】
以下、本発明について具体的に説明する。
【００１８】
請求項１に記載の電源供給装置は、フラッシュメモリに用いられ、該フラッシュメモリの操作電圧を供給する電源供給装置であって、前記フラッシュメモリは、複数のメモリブロックと該複数のメモリブロックに対応する複数のデコーダーを含んでなり、前記複数のメモリブロックがデータを貯蔵するために用いられる複数のメモリセルを具え、前記複数のデコーダーが対応する上記メモリブロック中のメモリセルを選択し、該電源供給装置は、前記複数のデコーダーに接続され、それぞれ異なった電圧レベルを持つ電圧を出力するために用いられる少なくとも三つの電圧源を具え、待機状態にあるデコーダーの高電圧レベルと低電圧レベルとの電圧差が、操作状態にあるデコーダーの高電圧レベルと低電圧レベルとの電圧差より低くなるように上記電圧源を制御する構成とされる。
【００１９】
請求項２に記載の電源供給手装置は、請求項１による電源供給装置は、更に複数のスイッチを具え、前記複数のスイッチのぞれぞれが一つのデコーダーに対応し、かつ前記電圧源と前記対応するデコーダーとの間に電気的に接続され、選択的に前記電圧源の発生する電圧を前記対応するデコーダーに出力するに用いられることを特徴とする。
【００２０】
請求項３に記載の電源供給装置は、請求項１によるデコーダーがワードラインドライバーであることを特徴とする。
【００２１】
請求項４に記載の電源供給手段は、請求項３によるワードラインドライバーが操作状態にある時、前記高電圧レベルが接地電圧であり、前記低電圧レベルがマイナス電圧であることを特徴とする。
【００２２】
請求項５に記載の電源供給手段は、請求項４によるワードラインドライバーが待機状態にある時、前記高電圧レベルがプラス電圧であり、前記低電圧レベルが接地電圧であることを特徴とする。
【００２３】
請求項６に記載の電源供給手段は、請求項１によるデコーダーがセレクトゲートドライバーであることを特徴とする。
【００２４】
請求項７に記載の電源供給手段は、請求項６によるセレクトゲートドライバーが操作状態にある時、前記高電圧レベルが第一プラス電圧であり、前記低電圧レベルが接地電圧であることを特徴とする。
【００２５】
請求項８に記載の電源供給手段は、請求項７によるセレクトゲートドライバーが待機状態にある時、前記高電圧レベルが第二プラス電圧であり、前記低電圧レベルが接地電圧であり、かつ前記第二プラス電圧が前記第一プラス電圧より低いことを特徴とする。
【００２６】
【発明の実施の形態】
この発明は、低電力消費の電源供給装置を提供するものであって、フラッシュメモリに用いられ、該フラッシュメモリの操作電圧を供給する電源供給装置であって、前記フラッシュメモリは、複数のメモリブロックと該複数のメモリブロックに対応する複数のデコーダーを含んでなり、前記複数のメモリブロックがデータを貯蔵するために用いられる複数のメモリセルを具え、前記複数のデコーダーが対応する上記メモリブロック中のメモリセルを選択し、該電源供給装置は、前記複数のデコーダーに接続され、それぞれ異なった電圧レベルを持つ電圧を出力するために用いられる少なくとも三つの電圧源を具え、待機状態にあるデコーダーの高電圧レベルと低電圧レベルとの電圧差が、操作状態にあるデコーダーの高電圧レベルと低電圧レベルとの電圧差より低くなるように上記電圧源を制御する。
【００２７】
かかる電源供給装置の構造と特徴を詳述するために、具体的な実施例を挙げ、図４を参照にして以下に説明する。
【００２８】
図４に、本発明による電源供給手段５０を開示する。電源供給手段５０は、それぞれ異なった電圧レベルを持つ出力電圧を提供する複数の電圧源５２と、電圧源５２が発生した出力電圧を選択するスイッチ５４とを含んでなる。選択された出力電圧は、複数の出力端Ａ、Ｂ、Ｃ、Ｄを介して駆動回路１８に出力し、それぞれのデコーダー２８が必要な操作電圧を提供する。それぞれの電圧源５２が各スイッチ５４に電気的に接続され、かつそれぞれのスイッチ５４が一つデコーダー２８に接続される。例えば、スイッチ５４ａがデコーダー２８ａに接続され、スイッチ５４ｂがデコーダー２８ｂに接続される。この電源供給手段５０の操作について以下に詳述する。
【００２９】
例えば、電圧源５２ａ、５２ｂ、５２ｃ、５２ｄ、５２ｅがそれぞれ７Ｖ、３Ｖ、１．５Ｖ、０Ｖ、そして−１０Ｖを出力する。デコーダー２８ａは、コントロール回路１１の制御信号によって対応するメモリブロック２２ａの処理を行う時、メモリブロック２２ａ中の各ワードライン上のメモリセル２４をアクセスするために、各々のワードラインドライバー３０が第一駆動電圧（０Ｖ）もしくは第二駆動電圧（−１０Ｖ）を出力しなければならない。よって、電圧源５２ｅがスイッチ５４ａに選択された出力端Ｃを介して、ワードラインドライバー３０に−１０Ｖを出力し、そして電圧源５２ｄがスイッチ５４ａに選択された出力端Ｄを介して、ワードラインドライバー３０に０Ｖを出力する。
【００３０】
更に、各々のビットライン上のメモリセル２４のアクセスを制御するために、セレクトゲートドライバー３２が第三駆動電圧（７Ｖ）と第四駆動電圧（０Ｖ）を受け取らなければならない。よって、電圧源５２ａがスイッチ５４ａに選択された出力端Ａを介して、セレクトゲートドライバー３２に７Ｖを出力し、そして電圧源５２ｃがスイッチ５４ａに選択された出力端Ｂを介して、セレクトゲートドライバー３２に０Ｖを出力する。
【００３１】
待機状態にあるメモリブロック２８ｂでは、電圧源５２ｃがスイッチ５４ｂに選択された出力端Ｃを介して、ワードラインドライバー３０に１．５Ｖを出力し、電圧源５２ｄがスイッチ５４ｂに選択された出力端Ｄを介して、ワードラインドライバー３０に０Ｖを出力する。電圧源５２ｂがスイッチ５４ｂに選択された出力端Ａを介して、セレクトゲートドライバー３２に３Ｖを出力し、そして電圧源５２ｃがスイッチ５４ｂに選択された出力端Ｂを介して、セレクトゲートドライバー３２に０Ｖを出力する。
【００３２】
上述のとおり、駆動回路１８はコントロール回路１１の制御信号によって選択信号を発生し、該選択信号が各々のデコーダー２８中のワードラインドライバー３０とセレクトゲートドライバー３２の動作を制御することに用いられる。コントロール回路１１がメモリブロック２２ａ中のメモリセル２４に対してアクセスを行う時、駆動回路１８がコントロール回路１１の制御信号を受けた後に、選択信号をデコーダー２８ａに入力させ、メモリブロック２２ａを操作状態にさせる。他のデコーダー２８ｂが何の選択信号も受け取らないため、他のメモリブロック２２ｂが待機状態となる。
【００３３】
このため、メモリブロック２２ａ中の各ワードライン上のメモリセル２４にアクセスするために、デコーダー２８ａはワードラインドライバー３０を制御する。即ち、第ｎ行のワードライン上のメモリセル２４にアクセスする時、該選択信号がＰ型金属酸化膜半導体トランジスター４０を非導通状態に維持させ、かつＮ型金属酸化膜半導体トランジスター４２を導通させる。よって、第二駆動電圧（−１０Ｖ）が第ｎ行のワードラインを第二駆動電圧に近づけて、第ｎ行のワードラインに電気的に接続されるメモリセル２４を導通させてアクセスできるようにする。逆に、メモリブロック２２ａ中の他のワードライン上のメモリセル２４が非導通状態に維持し、よって該選択信号がＰ型金属酸化膜半導体トランジスター４０を導通させ、かつＮ型金属酸化膜半導体トランジスター４２を非導通状態にさせる。このため、第一駆動電圧（０Ｖ）が第ｎ行のワードライン以外のワードラインを該第一駆動電圧に近づけて、非導通状態に維持させる。
【００３４】
しかし、待機状態にあるメモリブロック２２ｂにとって、デコーダー２８ｂが何の選択信号を受け取らず、かつ電源供給手段５０がスイッチ５４ｂによって第一駆動電圧（１．５Ｖ）と第二駆動電圧（０Ｖ）を出力する。それによって、図３に開示するように、第一と第二駆動電圧が相補型金属酸化膜半導体トランジスター３８に逆バイアスを発生させるにもかかわらず、第一と第二駆動電圧の電圧差がより小さいので、漏れ電流もそれに応じて少なくなる。同様に、セレクトゲートドライバー３２に入力される第三と第四駆動電圧の電圧差（３Ｖ）も対応して低くなり、よって漏れ電流もそれに応じて少なくなる。このため、この実施例は大幅に漏れ電流を減らすことができ、漏れ電流の実際の駆動電流に対する影響を減らして駆動回路の全体の駆動効率を高めることができる。
【００３５】
尚、上記電源供給手段５０は、上記の構成に限定されることなく、本発明の特許請求の範囲内で変形や改良された電源供給手段に対しても適応可能である。
【００３６】
【発明の効果】
上述の如く本発明によれば、複数のスイッチによって選択的に各々のデコーダーに必要な駆動電圧を出力し、待機状態にあるメモリブロックのデコーダーの受け取った高低両駆動電圧の電圧差を操作状態にあるメモリブロックのデコーダーのその電圧差より小さくさせる。このため、大幅に待機状態に対応するメモリブロックのデコーダーの発生する漏れ電流を減らすことができ、分電流が減ることにより余計な電力消費を減らすだけでなく、操作状態に対応するメモリブロックのデコーダーの駆動効率を高めることもできる。
【図面の簡単な説明】
【図１】従来のフラッシュメモリを表わす説明図である。
【図２】図１に開示する電源供給手段を表わす説明図である。
【図３】図１に開示するワードラインドライバーを表わす説明図である。
【図４】本発明における電源供給手段を表わす説明図である。
【符号の説明】
１０                    フラッシュメモリ
１１                    コントロール回路
１２                    メモリ
１４                    センス増幅器
１６                    ページバッファ
１８                    駆動回路
２０、５０              電源供給手段
２２、２２ａ、２２ｂ    メモリブロック
２４                    メモリセル
２５                    トランジスター
２８、２８ａ、２８ｂ    デコーダー
３０                    ワードラインドライバー
３２                    セレクトゲートドライバー
３４、３４ａ、３４ｂ、３４ｃ、３４ｄ、３４ｅ、５２、５２ａ、５２ｂ、５２ｃ、５２ｄ、５２ｅ      電圧源
３６、５４              スイッチ
３８                    相補型金属酸化膜半導体トランジスター
４０                    Ｐ型金属酸化膜半導体トランジスター
４２                    Ｎ型金属酸化膜半導体トランジスター
【図１】
2004178622.tif 000003
【図２】
2004178622.tif 000004
【図３】
2004178622.tif 000005
【図４】
2004178622.tif 000006