(57)【要約】【課題】ストレージノードを微細且つ高精度に形成することができるＤＲＡＭ半導体装置を提供する。【解決手段】ストレージノードが形成される下地絶縁層１０にエッチングにより予め窪み部１１を形成する工程（ｂ）と、前記下地絶縁層の前記窪み部にエッチングにより更にコンタクトホール１２を形成する工程（ｃ）と、前記窪み部と前記コンタクトホールとが形成された下地絶縁層の上部にポリシリコン層１３を積層する工程（ｄ）と、前記工程で積層されたポリシリコン層に対して一回のエッチングを行うことによりストレージノードの底部と壁部とを形成する工程（ｅ）により、ストレージノードが形成される。【選択図】　　図１
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【特許請求の範囲】
【請求項１】
メモリセルのキャパシタがビットラインの上に形成されているＤＲＡＭ半導体装置において、ストレージノードの底部を下地絶縁層に埋め込むように形成したことを特徴とするＤＲＡＭ半導体装置。
【請求項２】
前記ストレージノードの底部の上面は、前記下地絶縁層の上面と略同一平面であることを特徴とする請求項１記載のＤＲＡＭ半導体装置。
【請求項３】
前記ストレージノードの前記底部の上に起立するように形成された壁部を上部から見たときの形状は、略田の字状或いは略渦巻き状であることを特徴とする請求項１又は２記載のＤＲＡＭ半導体装置。
【請求項４】
メモリセルのキャパシタがビットラインの上に形成されているＤＲＡＭ半導体装置の製造方法において、ストレージノードが形成される下地絶縁層にエッチングにより予め窪み部を形成する工程と、前記下地絶縁層の前記窪み部にエッチングにより更にコンタクトホールを形成する工程と、前記窪み部と前記コンタクトホールとが形成された下地絶縁層の上部にポリシリコン層を積層する工程と、前記工程で積層されたポリシリコン層に対して一回のエッチングを行うことによりストレージノードの底部と壁部とを形成する工程とを具備することを特徴とするＤＲＡＭ半導体装置の製造方法。
【請求項５】
前記窪み部の段差は、形成しようとするストレージノードの底部の厚さと略同じであることを特徴とする請求項４記載のＤＲＡＭ半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＤＲＡＭ（ダイナミック　ランダム　アクセス　メモリ）半導体装置及びＤＲＡＭ半導体装置の製造方法に関するものであり、具体的にはＤＲＡＭ半導体装置のストレージノードの形状に関するものである。
【０００２】
【従来の技術】
ＤＲＡＭ半導体装置は、高集積度化に伴い、メモリセルのキャパシタが占める面積が縮小されつつある。しかしながら、メモリセルのキャパシタの容量は減少できない。このため従来から、メモリセルのキャパシタの容量を確保するための各種の方法が提案されている。キャパシタの容量は、ストレージノードの表面積に比例するので、キャパシタの占める面積が縮小されても、ストレージノードの表面積が所定の大きさを有していれば、必要な容量を確保することができる。一つの方法として、メモリセルのキャパシタをビットラインの上に高く形成して表面積を確保するＣＯＢ（Ｃａｐａｃｉｔｏｒ　Ｏｎ　Ｂｉｔ　Ｌｉｎｅ）タイプのストレージノード形成方法が知られている。
【０００３】
図２は、従来のＤＲＡＭ半導体装置のストレージノードの形成方法を示す図である。同図に示す従来のＤＲＡＭ半導体装置はＣＯＢタイプのストレージノードを有するものであり、そのストレージノードは同図（ｅ）に示すように凹状にくり抜かれた部分（凹部）を備えている。同図（ａ）は、既にメモリセルのトランジスタが形成され、その上に下地絶縁層１００が形成された状態、すなわち、ストレージノードを形成する直前の状態を示す概略断面図である。図（ａ）の状態から、ストレージノードを形成するには、まず、エッチングによりコンタクトホール１０１を形成する（同図（ｂ））。次に、コンタクトホール１０１を含む下地絶縁層１００上にポリシリコン層１０２を積層する（同図（ｃ））。続いて、先ず第１のホトレジスト膜パターンを用いてストレージノードの凹部の内側をエッチングにより形成する（同図（ｄ））。次に、第２のホトレジスト膜パターンを用いて凹部の外側をエッチングする。以上の工程により、底部と側壁部からなる凹部を有するストレージノードが形成される（同図（ｅ））。なお、同図（ｆ）は、ストレージノードの側壁部を上部から見たときの図である。
【０００４】
【発明が解決しようとする課題】
ところで、上記の従来のストレージノードの場合、側壁部の幅を狭く且つ高く形成することにより、キャパシタの容量を確保することができる。しかしながら、従来の方法では、２つのホトレジスト膜パターンを用いて凹部を形成しているので、２つのホトレジスト膜パターンを重ね合わせる時の誤差を考慮しなければならず、側壁部の幅をあまり狭くすることができない。側壁部の幅を狭くすると、２つのホトレジスト膜パターンの重ね合わせ時の合わせ不良（ずれ）により、側壁部の幅が狭くなりすぎ、この結果、後工程の処理等で起立した側壁部が傾いたり倒れたりして変形し、意図したストレージノードを形成することができないだけでなく、隣接するストレージノードとショートして欠陥部となるおそれがあるからである。
【０００５】
上述したように、従来の２つのホトレジスト膜パターンを用いて、凹状のストレージノードを形成する方法では、重ね合わせの時の合わせ不良を考慮しなければならないので、側壁部の幅を一定値以上狭くすることができず、この点で、キャパシタの容量をアップするのに限界があった。なお、ストレージノードの凹部を１つのホトレジスト膜パターンで形成すれば、この問題は解消する。しかしながら、ストレージノードの凹部を一つのホトレジスト膜パターンで形成すると、側壁部の内側と外側が同じにエッチングされるので、底部もエッチングされ底部を残すことができないという問題が生ずる。
【０００６】
本発明は上記事情に基づいてなされたものであり、ストレージノードを微細且つ高精度に形成することができるＤＲＡＭ半導体装置及びＤＲＡＭ半導体装置の製造方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】
上記目的を達成するための本発明に係るＤＲＡＭ半導体装置は、メモリセルのキャパシタがビットラインの上に形成されているＤＲＡＭ半導体装置において、ストレージノードの底部を下地絶縁層に埋め込むように形成したことを特徴とするものである。
【０００８】
また、前記ストレージノードの底部の上面は、前記下地絶縁層の上面と略同一平面であることが望ましい。
【０００９】
また、前記ストレージノードの前記底部の上に起立するように形成された壁部を上部から見たときの形状は、略田の字状或いは略渦巻き状であってもよい。
【００１０】
また、本発明に係るＤＲＡＭ半導体装置の製造方法は、メモリセルのキャパシタがビットラインの上に形成されているＤＲＡＭ半導体装置の製造方法において、ストレージノードが形成される下地絶縁層にエッチングにより予め窪み部を形成する工程と、前記下地絶縁層の前記窪み部にエッチングにより更にコンタクトホールを形成する工程と、前記窪み部と前記コンタクトホールとが形成された下地絶縁層の上部にポリシリコン層を積層する工程と、前記工程で積層されたポリシリコン層に対して一回のエッチングを行うことによりストレージノードの底部と壁部とを形成する工程とを具備することを特徴とするものである。
【００１１】
また、前記窪み部の段差は、形成しようとするストレージノードの底部の厚さと略同じであることが望ましい。
【００１２】
【発明の実施の形態】
以下、本発明の１実施形態であるＤＲＡＭ半導体装置について詳細に説明する。図１は、本発明の１実施形態であるＤＲＡＭ半導体装置のストレージノードの形成方法を示す図である。本実施形態のＤＲＡＭ半導体装置はＣＯＢタイプのストレージノードを有するものであり、そのストレージノードは同図（ｅ）に示すように凹状に形成されている。ストレージノードの形状自体は、従来のものと同じであるが、本実施形態のストレージノードは、凹部の底部２１が下地絶縁層１０に埋め込まれるようにして形成されている。また本実施形態のストレージノードは、凹部２０の底部２１の上面が下地絶縁層１０の表面と略同一平面となるように形成されている。図２に示す従来のストレージノードの側壁部の内側の高さは、外側の高さに比べて底部の厚さ分だけ低くなっている。これに対して、本実施形態のストレージノードは、底部２１を下地絶縁層１０に埋め込むことにより、側壁部の内側の高さと外側の高さが同じになるので、同じ高さのストレージノードを形成する場合、従来のストレージノードに比べて、より広い表面積を確保することができる。
【００１３】
また、本実施形態のストレージノードの底部の上面は、下地絶縁層１０の表面と略同一平面となるように形成されているので、凹部の内側と外側とを同時にエッチングしても、底部がエッチングされて無くなることはない。すなわち、本実施形態のストレージノードは、一つのホトレジスト膜パターンを用いて、凹部の内側と外側とを同時にエッチングすることができる。したがって、従来の方法のように２つのホトレジスト膜パターンの重ね合わせ時の合わせ不良を考慮する必要がないので、従来の方法に比べて、側壁部の幅をより微細且つ高精度に形成することができる。また、これにより、凹部の形状を複雑な形状にしてストレージノードの表面積を広くすることができる。
【００１４】
次に、上記の形状のストレージノードの形成方法について図１を参照して説明する。同図（ａ）は、既にメモリセルのトランジスタが形成され、その上に下地絶縁層１０が形成された状態、すなわち、ストレージノードを形成する直前の状態を示す概略断面図である。図（ａ）の状態から、ストレージノードを形成するには、まず、下地絶縁層１０のこれからストレージノードの底部を形成する領域に、ホトエッチングにより窪み部１１を形成する（同図（ｂ））。窪み部１１の段差はストレージノードの底部の上面が下地絶縁層の表面と略同一平面となるように形成する。この段差がストレージノードの底部の厚さに対応するからである。すなわち、この段差が大きすぎると、所定の厚さの底部を得るには、下地絶縁層をもエッチングしなければならなくなる。また、この段差が小さ過ぎると、所定の厚さの底部を得ることができなくなる。
【００１５】
更に、エッチングにより窪み部１１にコンタクトホール１２を形成する（同図（ｃ））。次に、上記、窪み部１１及びコンタクトホール１２を含む下地絶縁層１０上にポリシリコン層１３を積層する（同図（ｄ））。続いて、ホトレジスト膜パターンを用いて凹部２０の内側と外側とを同時にエッチングして、底部２１と側壁部２２を有する凹部２０を形成する。なお、本実施形態のストレージノードの凹部２０を上部から見たときの形状は図２（ｆ）と同じ口の字状である。
【００１６】
以上の工程により、凹部２０の底部２１を下地絶縁層１０に埋め込んだストレージノードを形成することができる。この後は、従来の方法と同様に、絶縁層を積層し、更にセルプレートを形成することにより、メモリセルのキャパシタが形成される。
【００１７】
［実施形態の効果］　上記の本実施形態によれば、一つのホトレジスト膜パターンによりストレージノードの凹部の内側と外側とを同時に形成することができるので、２つのホトレジスト膜パターンを用いてストレージノードを形成していた従来の方法に比べて、ホトレジスト膜パターンの重ね合わせ時の合わせ不良を考慮する必要がないので、ストレージノードを形成するときのデザインルールをより微細化することができる。また、側壁部の幅を狭くすることにより、従来のものに比べて、より大きなストレージノードの表面積を確保することができる。
【００１８】
また、上記の本実施形態によれば、内側の側壁部の高さが外側の側壁部の高さと同じであるので、内側の側壁部の高さが外側の側壁部の高さに比べて底部の厚みだけ低い従来のものに比べて、内側の側壁部の表面積が増えるので、従来のものに比べてストレージノードの表面積が大きくなる。
【００１９】
更に、上記の本実施形態によれば、従来の方法に比べてプロセスのステップ数を増やすことなく、ストレージノードの表面積を拡大することができる。
【００２０】
［他の実施形態］　なお、本発明は、上記の実施形態に限定されるものではなく、その要旨の範囲内で種々の変形が可能である。例えば、ストレージノードの形状は、上記の形状に限定されるものではなく、例えば、ストレージノードの断面は図１（ｆ）に示すように、略ホーク状に形成してもよい。この場合、このストレージノードを上部から見たときの形状は、同図（ｇ）に示すように日の字状であってもよいし、同図（ｈ）に示すように田の字状であってもよい。更に、本発明は、高精度で微細な側壁部を容易に形成することができるので、上記の実施形態に限定されるものではなく、ストレージノードの形状は、例えば渦巻き状の側壁を有するものであっても良いし、同心円状の側壁を有するものであっても良い。
【００２１】
また、上記の本実施形態では、窪み部１１の段差をストレージノードの底部の厚さと略同じとする場合について説明したが、本発明はこれに限定されるものではなく、段差はストレージノードの底部の厚さより大きくてもよい。
【００２２】
【発明の効果】
以上説明したように本発明によれば、ストレージノードの底部を下地絶縁層に埋め込むように形成したことにより、１つのホトレジスト膜パターンによりストレージノードを形成することができるので、ストレージノードを微細且つ高精度に形成することができ、この結果、ストレージノードの表面積の拡大が可能となり、チップサイズの更なる縮小が可能となるＤＲＡＭ半導体装置及びＤＲＡＭ半導体装置の製造方法を提供することができる。
【図面の簡単な説明】
【図１】本発明の１実施形態であるＤＲＡＭ半導体装置のストレージノードの形成方法を示す図である。
【図２】従来のＤＲＡＭ半導体装置のストレージノードの形成方法を示す図である。
【符号の説明】
１０：　下地絶縁層、　１１：　窪み部、　１２：　コンタクトホール、
１３：　ポリシリコン層、　２０：　凹部、　２１：　底部、
２２：　側壁部
【図１】
2004039883.tif 000003
【図２】
2004039883.tif 000004