(57)【要約】【課題】テスターシステムの負荷を増やさずに、同一アドレスについて繰り返し不良救済を行う。【解決手段】メモリセルアレイ１と、複数の冗長セルアレイ３と、対応する冗長セルアレイ３を選択するための冗長選択信号を出力する複数の冗長アドレスプログラム回路２０と、この複数の冗長アドレスプログラム回路２０のいずれからも冗長選択信号が出力されていないときに、アドレス選択信号に対応するメモリセルアレイ１のアドレスを選択するアドレス選択回路１５と、複数の冗長セルアレイ３に優先順位をつけ、複数の冗長アドレスプログラム回路２０から同一アドレスについて２以上の冗長セルアレイ３を選択するための冗長選択信号を受けた場合に、最も優先順位の高い冗長セルアレイ３のみを選択する冗長セルアレイ選択手段３０，３１を備える。【選択図】        図３
2004220722.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルアレイと、
このメモリセルアレイ中の不良メモリセルを救済するための複数の冗長セルアレイと、
前記メモリセルアレイのアドレスを選択するためのアドレス選択信号を出力するデコーダと、
各冗長セルアレイに対して設けられ、前記アドレス選択信号が予めプログラムされたアドレスと一致すると、対応する冗長セルアレイを選択するための冗長選択信号を出力する複数の冗長アドレスプログラム回路と、
この複数の冗長アドレスプログラム回路のいずれからも前記冗長選択信号が出力されていないときに、前記アドレス選択信号に対応する前記メモリセルアレイのアドレスを選択するアドレス選択回路と、
前記複数の冗長セルアレイに優先順位をつけ、前記複数の冗長アドレスプログラム回路から同一アドレスについて２以上の冗長セルアレイを選択するための冗長選択信号を受けた場合に、最も優先順位の高い冗長セルアレイのみを選択する冗長セルアレイ選択手段を有することを特徴とする半導体記憶装置。
【請求項２】
メモリセルアレイと、
このメモリセルアレイ中の不良メモリセルを救済するための複数の冗長セルアレイと、
前記メモリセルアレイのアドレスを選択するためのアドレス選択信号を出力するデコーダと、
各冗長セルアレイに対して設けられ、前記アドレス選択信号が予めプログラムされたアドレスと一致すると、対応する冗長セルアレイを選択するための冗長選択信号を出力する複数の冗長アドレスプログラム回路と、
この複数の冗長アドレスプログラム回路のいずれからも前記冗長選択信号が出力されていないときに、前記アドレス選択信号に対応する前記メモリセルアレイのアドレスを選択するアドレス選択回路と、
各冗長セルアレイに対して設けられ、ヒューズを有する複数の非選択回路を有し、
この非選択回路は、前記ヒューズが切断されていないと、対応する前記冗長アドレスプログラム回路の出力を対応する前記冗長セルアレイに出力し、前記ヒューズが切断されていると、対応する前記冗長アドレスプログラム回路の出力によらず対応する冗長セルアレイを非選択にすることを特徴とする半導体記憶装置。
【請求項３】
各冗長アドレスプログラム回路に対して設けられ、予めなされたプログラムに基づいて対応する冗長アドレスプログラム回路にイネーブル信号を出力する複数の冗長イネーブル回路と、各冗長イネーブル回路に対して設けられ、第１のテスト信号に応答してスイッチングし、対応する前記冗長イネーブル回路の出力を外部に出力する複数の第１のスイッチを有することを特徴とする請求項１記載の半導体記憶装置。
【請求項４】
各冗長アドレスプログラム回路に対して設けられ、第２のテスト信号に応答してスイッチングし、対応する前記冗長アドレスプログラム回路の出力を外部に出力する複数の第２のスイッチを有することを特徴とする請求項２記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、メモリセルアレイ中の不良メモリセルを救済するための冗長セルアレイを備えた半導体記憶装置に関する。
【０００２】
【従来の技術】
一般に、半導体記憶装置には、歩留まり等の観点から不良メモリセルを救済するために、冗長セル行および冗長セル列のような冗長セルアレイが設けられる。
【０００３】
このような冗長セルアレイを設けた半導体記憶装置において、冗長セルアレイで不良メモリセルを救済する不良救済を、例えばウェハ状態の時とアセンブリ後のように、複数工程で行うものがある（例えば、特許文献１参照）。
【０００４】
また、従来の半導体記憶装置では、冗長セルアレイが使用されているか否かの判別は、冗長セルアレイの使用の有無を予め記憶し、その情報を読み出すためのテストをすることで行っていた（例えば、特許文献２参照）。
【０００５】
【特許文献１】
特開２００１−３５１８６号公報
【特許文献２】
特開平７−３２０４９５号公報
【０００６】
【発明が解決しようとする課題】
しかし、従来の複数工程で不良救済を行う半導体記憶装置では、冗長セルアレイで置換されたアドレスにおいて、再び不良メモリセルが検出されても不良救済を行う手段が無かった。これに対し、テスターのシステムに不良アドレス情報を保存し、再テスト時に比較・救済アルゴリズムにて対応することは可能である。しかし、高価なテスターシステムの構築やデバイス容量増大によりコストが増すという問題があった。
【０００７】
また、従来の半導体記憶装置では、冗長セルアレイが使用されているか否かを判別するために、複雑な回路と、記憶情報を読み出すために、通常のメモリセルアレイのテストとは異なる特殊なテストが必要であった。
【０００８】
この発明は、上述のような課題を解決するためになされたもので、その第１の目的は、テスターシステムの負荷を増やさずに、同一アドレスについて繰り返し不良救済を行うことができる半導体記憶装置を得るものである。また、第２の目的は、複雑な回路や特殊なテストを用いずに、冗長セルアレイが使用されているかどうかを判別することができる半導体記憶装置を得るものである。
【０００９】
【課題を解決するための手段】
この発明に係る半導体記憶装置は、メモリセルアレイと、このメモリセルアレイ中の不良メモリセルを救済するための複数の冗長セルアレイと、メモリセルアレイのアドレスを選択するためのアドレス選択信号を出力するデコーダと、各冗長セルアレイに対して設けられ、アドレス選択信号が予めプログラムされたアドレスと一致すると、対応する冗長セルアレイを選択するための冗長選択信号を出力する複数の冗長アドレスプログラム回路と、この複数の冗長アドレスプログラム回路のいずれからも冗長選択信号が出力されていないときに、アドレス選択信号に対応するメモリセルアレイのアドレスを選択するアドレス選択回路と、複数の冗長セルアレイに優先順位をつけ、複数の冗長アドレスプログラム回路から同一アドレスについて２以上の冗長セルアレイを選択するための冗長選択信号を受けた場合に、最も優先順位の高い冗長セルアレイのみを選択する冗長セルアレイ選択手段を有する。この発明のその他の特徴は以下に明らかにする。
【００１０】
【発明の実施の形態】
実施の形態１．
図１は、この発明による不良メモリセル検知及び冗長置換のフローチャートを示した図である。これと対応した冗長置換の概略図を図２に示す。図２は、複数のメモリセル列を有するメモリセルアレイ１と、冗長セルアレイ３ａ，３ｂ，３ｃのみを記し、他の回路等は省略している。
【００１１】
まず、例えば高温状態で行うＳＴＥＰ１の第１回目のテストで、メモリセルアレイ１上の不良メモリセルを検知する。そして、不良メモリセルが検出された場合はＳＴＥＰ２に進み、不良メモリセルが検出されなかった場合はＳＴＥＰ２及びＳＴＥＰ３は省略する。
【００１２】
次に、ＳＴＥＰ２の第１回目の救済解析で、検知された不良メモリセルを用意した冗長セルアレイで救済できるかどうかを解析する。すなわち、不良メモリセルが存在するメモリセル列の数が、用意している冗長セルアレイの数よりも多い場合は、救済不可能と判断し、そのメモリセルに対する作業を中断する。一方、不良メモリセルが存在するメモリセル列の数が、冗長セルアレイの数よりも少ない場合は、救済可能と判断し、ＳＴＥＰ３に進む。ここで、図２（ａ）では、メモリセルアレイ１には不良メモリセル２ａが１つ検知され、置換しなければならないメモリセル列は１列である。これに対し、冗長セルアレイ３ａ，３ｂ，３ｃは３列あるので、救済可能である。
【００１３】
そして、ＳＴＥＰ３の第１回目の冗長置換で、メモリセルアレイ１の不良メモリセルが存在するメモリセル列をそれぞれ冗長セルアレイで置換するようプログラミングする。図２（ｂ）では、不良メモリセル２ａが存在するメモリセル列を冗長セルアレイ３ａで置換している。
【００１４】
次に、例えば低温状態で行うＳＴＥＰ４の第２回目のテストを行い、再びメモリセルアレイ１上の不良メモリセルを検知する。ただし、冗長セルアレイで置換されているメモリセル列については、置換した冗長セルアレイの不良メモリセルを検知する。これにより、高温状態では発生しなかったが、低温状態で新たに発生した不良メモリセルを検出することができる。そして、不良メモリセルが検出された場合はＳＴＥＰ５に進み、不良メモリセルが検出されなかった場合はＳＴＥＰ５及びＳＴＥＰ６は省略する。
【００１５】
そして、ＳＴＥＰ５の第２回目の救済解析を第１回目の救済解析と同様に行う。図２（ｃ）では、メモリセルアレイ１に不良メモリセル２ｂ、冗長セルアレイ３ａに不良メモリセル２ｃが検知され、置換しなければならないのは２列である。これに対し、未使用の冗長セルアレイ３ｂ，３ｃが２列あるので、救済可能である。
【００１６】
次に、ＳＴＥＰ６の第２回目の冗長置換により、新たに不良メモリセルが検知されたメモリセル列または冗長セルアレイをそれぞれ未使用の冗長セルアレイで置換するようプログラミングする。図２（ｃ）では、不良メモリセル２ｂが存在するメモリセル列を冗長セルアレイ３ｃで置換し、不良メモリセル２ａがある列アドレスのメモリセル列を、冗長セルアレイ３ａの代わりに、冗長セルアレイ３ｂで置換する。
【００１７】
同様に不良メモリセル検知及び冗長置換を行うことで、さらに別工程でも不良救済を行うことができる。以上のように同一アドレスについて繰り返し不良救済を行うことができる半導体記憶装置の構成について、以下に詳細に説明する。
【００１８】
図３はこの発明の実施の形態１による冗長セルアレイを備えた半導体記憶装置の構成を示す図である。メモリセルアレイ１は、複数本のビット線１１と複数本のワード線１２の各交差部にメモリセルを配置したものである。そして、このメモリセルアレイ１中の不良メモリセルを救済するための冗長セルアレイ３ａ，３ｂ，３ｃが設けられている。また、行デコーダ１３は、行アドレス信号Ａ０〜Ａｎをデコードし、メモリセルアレイ１のメモリセル行を選択する。また、列デコーダ１４は、列アドレス信号Ｂ０〜Ｂｍをデコードし、メモリセルアレイ１のメモリセル列を選択するためのアドレス選択信号を出力する。
【００１９】
冗長アドレスプログラム回路２０ａ，２０ｂ，２０ｃは、各冗長セルアレイ３ａ，３ｂ，３ｃに対して設けられ、それぞれに列デコーダ１４の全列アドレスの出力が入力され、それぞれ各列アドレスに対応するヒューズを有している。そして、このヒューズを切断することによって、対応する冗長セルアレイをどの列アドレスの置換に用いるかプログラムする。さらに、冗長アドレスプログラム回路２０ａ，２０ｂ，２０ｃは、入力されたアドレス選択信号が予めプログラムされたアドレスと一致すると、対応する冗長セルアレイを選択するための冗長選択信号“Ｌ”を出力する。
【００２０】
アドレス選択回路であるＮＡＮＤゲート１５は、それぞれのワード線１２ごとに設けられている。そして、各ＮＡＮＤゲート１５の入力端には列デコーダ１４の対応する列アドレスの出力と冗長アドレスプログラム回路２０ａ，２０ｂ，２０ｃの各出力が接続され、出力端には対応する列アドレスのワード線が接続されている。そして、ＮＡＮＤゲート１５は、冗長アドレスプログラム回路２０ａ，２０ｂ，２０ｃのいずれからも冗長選択信号“Ｌ”が出力されていないときに、アドレス選択信号に対応するメモリセルアレイ１の列アドレスを選択する。
【００２１】
さらに、冗長アドレスプログラム回路２０ａの出力は、比較回路３０ａ，比較回路３０ｃ，選別回路３１ａにそれぞれ入力される。同様に、冗長アドレスプログラム回路２０ｂの出力は、比較回路３０ａ，比較回路３０ｂ，選別回路３１ｂにそれぞれ入力され、冗長アドレスプログラム回路２０ｃの出力は、比較回路３０ｂ，比較回路３０ｃ，選別回路３１ｃにそれぞれ入力される。ここで、比較回路３０ａ，３０ｂ，３０ｃは、ＮＯＲ回路の出力にインバータが接続されたもので、その出力は選別回路３１ａ，３１ｂ，３１ｃにそれぞれ入力される。
【００２２】
冗長アドレスプログラム回路２０ａは、選別回路３１ａと選別回路３２ｃを介して、冗長セルアレイ３ａと接続される。また、冗長アドレスプログラム回路２０ｂは、選別回路３１ｂを介して、冗長セルアレイ３ｂと接続される。そして、冗長アドレスプログラム回路２０ｃは直接冗長セルアレイ３ｃと接続される。ここで、選別回路３１ａは、その入力と出力を接続するスイッチ３２ａと、電源３３と出力を接続するスイッチ３４ａを有している。このスイッチ３２ａは、比較回路３０ａの出力が“Ｈ”の時にＯＮし、比較回路３０ａの出力が“Ｌ”の時にＯＦＦする。一方、スイッチ３４ａは、比較回路３０ａの出力が“Ｌ”の時にＯＮし、比較回路３０ａの出力が“Ｈ”の時にＯＦＦする。選別回路３１ｂ，３１ｃも同様の構成となっている。
【００２３】
また、各冗長アドレスプログラム回路２０ａ，２０ｂ，２０ｃに対して、それぞれ冗長イネーブル回路２１ａ，２１ｂ，２１ｃが設けられている。この冗長イネーブル回路２１ａ，２１ｂ，２１ｃは、予めなされたプログラムに基づいて対応する冗長アドレスプログラム回路にイネーブル信号を出力する。このプログラムは、冗長イネーブル回路２１ａ，２１ｂ，２１ｃにそれぞれ設けられたヒューズを切断することで行われる。そして、ヒューズを切断すると、冗長イネーブル回路２１ａ，２１ｂ，２１ｃは対応する冗長アドレＳスプログラム回路にイネーブル信号を出力する。
【００２４】
さらに、各冗長イネーブル回路２１ａ，２１ｂ，２１ｃに対して、第１のスイッチ２２ａ，２２ｂ，２２ｃが設けられている。この第１のスイッチ２２ａ，２２ｂ，２２ｃは、端子２４に入力される第１のテスト信号に応答してスイッチングし、対応する前記冗長イネーブル回路２１ａ，２１ｂ，２１ｃの出力を外部２３に出力する。
【００２５】
以上のような第１の実施の形態の半導体記憶装置の冗長置換及び動作について説明する。まず、ＳＴＥＰ１の第１回目のテストにおいてメモリセルアレイ１に欠陥セルが検知されず、冗長セルアレイ３ａ，３ｂ，３ｃによる置換を行わない場合について説明する。この場合、冗長イネーブル回路２１ａ，２１ｂ，２１ｃのヒューズは切断せず、冗長アドレスプログラム回路２０ａ，２０ｂ，２０ｃはいずれもイネーブルとしない。これにより、冗長アドレスプログラム回路２０ａ，２０ｂ，２０ｃの出力は、どの列アドレスが選択されている場合でも“Ｈ”となる。この状態で、列デコーダ１４は、選択する列アドレスの出力を  “Ｈ”とし、他の列アドレスの出力を“Ｌ”とする。よって、選択された列アドレスに対応するＮＡＮＤゲート１５の出力が“Ｌ”となり、メモリセルアレイ１のその列アドレスのメモリセル列が選択される。一方、比較回路３０ａ，３０ｂ，３０ｃの出力はいずれも“Ｈ”となり、冗長セルアレイ３ａ，３ｂ，３ｃにはいずれも“Ｈ”が入力され、いずれの冗長セルアレイ３ａ，３ｂ，３ｃも選択されない。
【００２６】
次に、ＳＴＥＰ１の第１回目のテストにおいてメモリセルアレイ１のある一つの列アドレスに欠陥セルが検知された場合について説明する。続くＳＴＥＰ２の第１回目の救済解析で、端子２４に第１のテストモード信号を入力して、第１のスイッチ２２ａ，２２ｂ，２２ｃをＯＮにして、冗長アドレスプログラム回路２０ａ，２０ｂ，２０ｃがそれぞれイネーブルかどうかを外部２３に出力する。この場合では、置換するべき列アドレスは１つで、未使用の冗長セルアレイは３つであるから、救済可能と判断される。
【００２７】
さらに、ＳＴＥＰ３の第１回目の冗長置換で、冗長イネーブル回路２１ａのヒューズと、冗長アドレスプログラム回路２０ａの置換する列アドレスに対応するヒューズを切断する。ただし、冗長イネーブル回路２１ｂ，２１ｃのヒューズは切断しない。なお、これらのヒューズの切断はレーザーまたは電気的ヒューズ切断により行われる。
【００２８】
このような冗長置換が行われた状態で、置換する列アドレスが列デコーダ１４により選択されると、冗長アドレスプログラム回路２０ａの出力は“Ｌ”、冗長アドレスプログラム回路２０ｂ，２０ｃの出力は“Ｈ”となる。そして、置換する列アドレスに対応するＮＡＮＤゲート１５の出力が“Ｈ”となり、その列アドレスのメモリセル列は選択されない。一方、比較回路３０ａ，３０ｃの出力は“Ｌ”、比較回路３０ｂの出力は“Ｈ”となる。よって、冗長セルアレイ３ａに“Ｌ”、冗長セルアレイ３ｂ，３ｃに“Ｈ”が入力されて、冗長セルアレイ３ａが選択される。
【００２９】
さらに、メモリセルアレイ１のある一つの列アドレスを冗長セルアレイ３ａで置換した状態で、ＳＴＥＰ４の第２回目のテストにおいて冗長セルアレイ３ａに不良メモリセルが検知された場合について説明する。続くＳＴＥＰ５の第２回目の救済解析で、第１回目の救済解析と同様に救済解析を行う。この場合では、置換するべき列アドレスは１つで、未使用の冗長セルアレイは２つであるから、救済可能と判断される。そして、ＳＴＥＰ６の第２回目の冗長置換で、冗長イネーブル回路２１ｂのヒューズを切断して、冗長アドレスプログラム回路２０ｂをイネーブルとし、冗長アドレスプログラム回路２０ｂの置換する列アドレスに対応するヒューズを切断する。
【００３０】
このような冗長置換が行われた状態で、置換する列アドレスが列デコーダ１４により選択されると、冗長アドレスプログラム回路２０ａ，２０ｂの出力は“Ｌ”、冗長アドレスプログラム回路２０ｃの出力は“Ｈ”となる。そして、選択された列アドレスに対応するＮＡＮＤゲート１５の出力は“Ｈ”となり、メモリセルアレイ１の対応する列アドレスは選択されない。一方、比較回路３１ａの出力は“Ｌ”、比較回路３１ｂ，３１ｃの出力は“Ｈ”となる。よって、冗長セルアレイ３ａと３ｃに“Ｈ”、冗長セルアレイ３ｂに“Ｌ”が入力され、冗長セルアレイ３ａの代わりに冗長セルアレイ３ｂが選択される。
【００３１】
以上のように、冗長セルアレイ選択手段である比較回路３０ａ，３０ｂ，３０ｃ及び選別回路３１ａ，３１ｂ，３１ｃは、冗長セルアレイ３ａ，３ｂ，３ｃに優先順位をつけ、冗長アドレスプログラム回路２０ａ，２０ｂ，２０ｃから同一アドレスについて２以上の冗長セルアレイを選択するための冗長選択信号を受けた場合に、最も優先順位の高い冗長セルアレイのみを選択する。
【００３２】
よって、本実施の形態の半導体記憶装置は、テスターシステムの負荷を増やさずに、同一アドレスについて繰り返し不良救済を行うことができる。また、複雑な回路や特殊なテストを用いずに、冗長セルアレイ３ａ，３ｂ，３ｃが使用されているかどうかを判別することができる。
【００３３】
実施の形態２．
図４はこの発明の実施の形態２による冗長セルアレイを備えた半導体記憶装置の構成を示す図である。図３と同じ構成要素には、同じ番号を付し、説明は省略する。
【００３４】
図３において、各冗長アドレスプログラム回路２０ａ，２０ｂ，２０ｃに対してそれぞれ第２のスイッチ４０ａ，４０ｂ，４０ｃが設けられている。この第２のスイッチ４０ａ，４０ｂ，４０ｃは、端子４１に入力される第２のテスト信号に応答してスイッチングし、対応する冗長アドレスプログラム回路２０ａ，２０ｂ，２０ｃの出力をインバータ４２ａ，４２ｂ，４２ｃを介して外部２３に出力する。
【００３５】
また、各冗長セルアレイ３ａ，３ｂ，３ｃに対して、ヒューズを有する非選択回路４３ａ，４３ｂ，４３ｃが設けられる。この非選択回路４３ａ，４３ｂ，４３ｃは、ヒューズが切断されていない場合は、それぞれ、対応する冗長アドレスプログラム回路２０ａ，２０ｂ，２０ｃの出力を対応する冗長セルアレイ３ａ，３ｂ，３ｃに出力する。一方、ヒューズが切断されている場合は、対応する冗長アドレスプログラム回路２０ａ，２０ｂ，２０ｃの出力によらず対応する冗長セルアレイ３ａ，３ｂ，３ｃを非選択にする。
【００３６】
以上のような第２の実施の形態の半導体記憶装置の冗長置換及び動作について説明する。この第２の実施の形態の半導体装置では、ＳＴＥＰ３の第１回目の冗長置換までは、非選択回路４３ａ，４３ｂ，４３ｃのヒューズを切断せずに、第１の実施の形態と同様に冗長置換を行う。
【００３７】
次に、メモリセルアレイ１のある一つの列アドレスを冗長セルアレイ３ａで置換した状態で、ＳＴＥＰ４の第２回目のテストにおいて冗長セルアレイ３ａに不良メモリセルが検知された場合について説明する。続くＳＴＥＰ５の第２回目の救済解析で、端子４１に第２のテストモード信号を入力し、第２のスイッチ４０ａ，４０ｂ，４０ｃをＯＮにする。そして、列デコーダ１４から各列アドレスのアドレス選択信号を出力し、それに応じた冗長アドレスプログラム回路２０ａ，２０ｂ，２０ｃの出力を外部２３に取り出して観察する。これにより、どの冗長セルアレイがどのアドレスの置換に用いられているかの情報を得ることができる。ここでは、ある一つの列アドレスを冗長セルアレイ３ａで置換していることを知ることができる。
【００３８】
そして、ＳＴＥＰ６の第２回目の冗長置換で、実施の形態１と同様に、冗長イネーブル回路２１ｂのヒューズを切断して、冗長アドレスプログラム回路２０ｂをイネーブルとし、冗長アドレスプログラム回路２０ｂの置換する列アドレスに対応するヒューズを切断する。ここで、ＳＴＥＰ５の第２回目の救済解析で得た情報により、このままでは同一アドレスについて冗長セルアレイ３ａと冗長セルアレイ３ｂの双方が選択されることが認識される。そこで、非選択回路４３ａのヒューズを切断する。これにより、冗長アドレスプログラム回路２０ａの出力によらず、冗長セルアレイ３ａを非選択にすることができる。
【００３９】
このような冗長置換が行われた状態で、置換する列アドレスが列デコーダ１４により選択されると、冗長アドレスプログラム回路２０ａ，２０ｂの出力は“Ｌ”、冗長アドレスプログラム回路２０ｃの出力は“Ｈ”となる。そして、選択された列アドレスに対応するＮＡＮＤゲート１５の出力は“Ｈ”となり、メモリセルアレイ１の対応する列アドレスは選択されない。一方、冗長セルアレイ３ａと３ｃに“Ｈ”、冗長セルアレイ３ｂに“Ｌ”が入力され、冗長セルアレイ３ａの代わりに冗長セルアレイ３ｂが選択される。
【００４０】
よって、本実施の形態の半導体記憶装置は、テスターシステムの負荷を増やさずに、同一アドレスについて繰り返し不良救済を行うことができる。また、複雑な回路や特殊なテストを用いずに、冗長セルアレイ３ａ，３ｂ，３ｃが使用されているかどうかを判別することができる。
【００４１】
以上では冗長セルアレイが３つの場合について説明したが、本発明の半導体記憶装置は、冗長セルアレイが４つ以上の場合にも適用できる。また、メモリセルアレイの行アドレスについて冗長置換する場合にも適用できる。さらに、冗長アドレスプログラム回路及び冗長イネーブル回路の冗長への置換手法として、上記のようにレーザーによりヒューズを切断するものや電気ヒューズに限定されず、ＦＬＡＳＨメモリ等を使った置換でもよい。そして、電気ヒューズやＦＬＡＳＨメモリを使った置換ならば、置換先に不良があった場合などに、同一テスト工程で置換とテストを繰り返し実施し、完全救済することができる。また、冗長セルアレイを事前にテストして、不良のある冗長セルアレイを使用しないようにすれば、さらに効率のよい冗長置換が可能となる。
【００４２】
【発明の効果】
この発明は以上説明したように、テスターシステムの負荷を増やさずに、同一アドレスについて繰り返し不良救済を行うことができる。また、複雑な回路や特殊なテストを用いずに、冗長セルアレイが使用されているかどうかを判別することができる。
【図面の簡単な説明】
【図１】不良メモリセル検知及び冗長置換のフローチャートを示した図である。
【図２】図１と対応した冗長置換の概略図である。
【図３】実施の形態１による冗長セルアレイを備えた半導体記憶装置の構成を示す図である。
【図４】実施の形態２による冗長セルアレイを備えた半導体記憶装置の構成を示す図である。
【符号の説明】
１  メモリセルアレイ
２ａ，２ｂ，２ｃ  不良メモリセル
３ａ，３ｂ，３ｃ  冗長セルアレイ
１４  列デコーダ（デコーダ）
１５  ＮＡＮＤゲート（アドレス選択回路）
２０ａ，２０ｂ，２０ｃ  冗長アドレスプログラム回路
２１ａ，２１ｂ，２１ｃ  冗長イネーブル回路
２２ａ，２２ｂ，２２ｃ  第１のスイッチ
３０ａ，３０ｂ，３０ｃ  比較回路（冗長セルアレイ選択回路）
３１ａ，３１ｂ，３１ｃ  選別回路（冗長セルアレイ選択回路）
４０ａ，４０ｂ，４０ｃ  第２のスイッチ
４３ａ，４３ｂ，４３ｃ  非選択回路
【図１】
2004220722.tif 000003
【図２】
2004220722.tif 000004
【図３】
2004220722.tif 000005
【図４】
2004220722.tif 000006