(57)【要約】【課題】駆動回路を一方の基板に形成した電気光学装置において、比較的簡単な構成を用いて画素ピッチの微細化に対応する。【解決手段】データ線３５の本数よりも少ない段数の単位回路からなるシフトレジスタ６００であって、所定周期のクロック信号に基づいて各段の単位回路から転送信号を順次出力するシフトレジスタと、各段の単位回路から出力された転送信号を、時間軸上で複数に分割してサンプリング制御信号として出力する出力手段と、データ線３５のそれぞれに対応して設けられ、各々は、出力手段により分割されたサンプリング制御信号にしたがって、画像信号をサンプリングして対応するデータ線に供給するサンプリングスイッチ３０２とを備える。【選択図】　　　図７
2004109985.tif 000002
【特許請求の範囲】
【請求項１】
複数の走査線と複数のデータ線との交差に対応して設けられたスイッチング素子と、前記スイッチング素子に接続された画素電極とからなる画素を駆動する電気光学装置の駆動回路であって、
前記データ線の本数よりも少ない段数の単位回路からなるシフトレジスタであって、所定周期のクロック信号に基づいて各段の単位回路から転送信号を順次出力するシフトレジスタと、
前記各段の単位回路から出力された転送信号を、時間軸上で複数に分割してサンプリング制御信号として出力する出力手段と、
前記データ線のそれぞれに対応して設けられ、各々は、前記出力手段により分割されたサンプリング制御信号にしたがって、画像信号をサンプリングして対応するデータ線に供給するサンプリングスイッチと
を備えることを特徴とする電気光学装置の駆動回路。
【請求項２】
前記出力手段は、
前記単位回路にそれぞれ対応して設けられ、各々は、対応する単位回路から出力された転送信号を複数本に分岐する分岐配線と、
前記分岐配線による分岐に対応して設けられ、各々は、前記分岐配線により分岐された転送信号と、所定のイネーブル信号との論理積信号をサンプリング制御信号として出力するイネーブル回路とを備え、
同一の分岐配線によって分岐された転送信号が供給されるイネーブル回路同士においては、アクティブ期間が互いに重複しないイネーブル信号が個別に供給される
ことを特徴とする請求項１に記載の電気光学装置の駆動回路。
【請求項３】
前記イネーブル回路の各々は、
前記転送信号と前記所定のイネーブル信号とを入力するＮＡＮＤゲートと、その出力を反転するインバータとの直列接続からなる
ことを特徴とする請求項２に記載の電気光学装置の駆動回路。
【請求項４】
前記イネーブル回路の各々は、
前記転送信号が入力され、かつ、前記所定のイネーブル信号が入力されたとき、前記サンプリング制御信号を出力するトランスミッションゲートである
ことを特徴とする請求項２に記載の電気光学装置の駆動回路。
【請求項５】
請求項１に記載の電気光学装置の駆動回路を備えたことを特徴とする電気光学装置。
【請求項６】
複数の走査線と複数のデータ線との交差に対応して設けられたスイッチング素子と、前記スイッチング素子に接続された画素電極とを有し、所定本数のデータ線毎に、シリアル−パラレル変換された画像信号を同時にサンプリングする電気光学装置の駆動回路であって、
画像信号が同時にサンプリングされるデータ線の本数よりも少ない段数の単位回路からなるシフトレジスタであって、所定周期のクロック信号に基づいて各段の単位回路から転送信号を順次出力するシフトレジスタと、
前記各段の単位回路から出力された転送信号を、時間軸上で複数に分割してサンプリング制御信号として出力する出力手段と、
前記データ線のそれぞれに対応して設けられ、各々は、前記サンプリング制御信号にしたがって、前記画像信号のうちいずれかをサンプリングして、対応するデータ線に供給するサンプリングスイッチであって、相隣接するデータ線の複数本に対応して設けられたもの同士は、同一のサンプリング制御信号によって同時に異なる画像信号をサンプリングするサンプリングスイッチと
を備えることを特徴とする電気光学装置の駆動回路。
【請求項７】
前記出力手段は、
前記単位回路にそれぞれ対応して設けられ、各々は、対応する単位回路により出力された転送信号を複数本に分岐する分岐配線と、
前記分岐配線による分岐に対応して設けられ、各々は、前記分岐配線により分岐された転送信号と、所定のイネーブル信号との論理積信号をサンプリング制御信号として出力するイネーブル回路とを備え、
同一の分岐配線によって分岐された転送信号が供給されるイネーブル回路同士においては、アクティブ期間が互いに重複しないイネーブル信号が個別に供給される
ことを特徴とする請求項６に記載の電気光学装置の駆動回路。
【請求項８】
前記イネーブル回路の各々は、
前記転送信号と前記所定のイネーブル信号とを入力するＮＡＮＤゲートと、その出力を反転するインバータとの直列接続からなる
ことを特徴とする請求項７に記載の電気光学装置の駆動回路。
【請求項９】
前記イネーブル回路の各々は、
前記転送信号が入力され、かつ、前記所定のイネーブル信号が入力されたとき、前記サンプリング制御信号を出力するトランスミッションゲートである
ことを特徴とする請求項７に記載の電気光学装置の駆動回路。
【請求項１０】
請求項６に記載の電気光学装置の駆動回路を備えたことを特徴とする電気光学装置。
【請求項１１】
複数の走査線と複数のデータ線との交差に対応して設けられたスイッチング素子と、前記スイッチング素子に接続された画素電極とからなる画素を駆動する電気光学装置の駆動回路であって、
前記データ線の本数よりも少ない段数の単位回路からなるシフトレジスタであって、所定周期のクロック信号に基づいて各段の単位回路から転送信号を順次出力するシフトレジスタと、
前記各段の単位回路から出力された転送信号を、時間軸上で複数に分割、または、同時に複数に分配してサンプリング制御信号として出力する出力手段と、
前記データ線のそれぞれに対応して設けられ、各々は、出力手段により分割または分配された転送信号にしたがって、複数本の画像信号線のうち、いずれか１本に供給された画像信号をサンプリングして、対応するデータ線に供給するサンプリングスイッチと
を備えることを特徴とする電気光学装置の駆動回路。
【請求項１２】
前記出力手段が、転送信号を時間軸上で複数に分割する場合、前記複数本の画像信号線には、同じ画像信号が供給されて、サンプリングスイッチの各々は、当該画像信号を順次サンプリングする一方、
前記出力手段が、転送信号を同時に複数に分配する場合、前記複数本の画像信号線には、１系統の画像信号が時間軸に当該複数倍に伸長されるとともに分配されて、前記サンプリングスイッチのうち、相隣接するデータ線の複数本に対応して設けられたもの同士は、異なる画像信号を同時にサンプリングする
ことを特徴とする請求項１１に記載の電気光学装置の駆動回路。
【請求項１３】
前記出力手段は、
前記単位回路にそれぞれ対応して設けられ、各々は、対応する単位回路により出力された転送信号を複数本に分岐する分岐配線と、
前記分岐配線による分岐に対応して設けられ、各々は、前記分岐配線により分岐された転送信号と、所定のイネーブル信号との論理積信号をサンプリング制御信号として出力するイネーブル回路とを備え、
転送信号を時間軸上で複数に分割する場合、同一の分岐配線によって分岐された転送信号が供給されるイネーブル回路同士においては、当該転送信号が供給される期間でアクティブ期間が互いに重複しないイネーブル信号が個別に供給される一方、
転送信号を同時に複数に分配する場合、同一の分岐配線によって分岐された転送信号が供給されるイネーブル回路同士においては、当該転送信号が供給される期間でアクティブ期間が同一であるイネーブル信号が個別に供給される
ことを特徴とする請求項１２に記載の電気光学装置の駆動回路。
【請求項１４】
前記イネーブル回路の各々は、
前記転送信号と前記所定のイネーブル信号とを入力するＮＡＮＤゲートと、その出力を反転するインバータとの直列接続からなる
ことを特徴とする請求項１３に記載の電気光学装置の駆動回路。
【請求項１５】
前記イネーブル回路の各々は、
前記転送信号が入力され、かつ、前記所定のイネーブル信号が入力されたとき、前記サンプリング制御信号を出力するトランスミッションゲートである
ことを特徴とする請求項１３に記載の電気光学装置の駆動回路。
【請求項１６】
請求項１１に記載の電気光学装置の駆動回路を備えたことを特徴とする電気光学装置。
【請求項１７】
前記出力手段において、転送信号を時間軸上で複数に分割するか、または、転送信号を同時に複数に分配するかについて判定する判定手段と、
転送信号を時間軸上で複数に分割する、と判定された場合には、同一の分岐配線によって分岐された転送信号が供給されるイネーブル回路同士に、当該転送信号が供給される期間でアクティブ期間が互いに重複しないイネーブル信号を個別に供給する一方、転送信号を同時に複数に分配する、と判定された場合には、同一の分岐配線によって分岐された転送信号が供給されるイネーブル回路同士に、当該転送信号が供給される期間でアクティブ期間が同一であるイネーブル信号を個別に供給する供給手段と
を備えることを特徴とする請求項１６に記載の電気光学装置。
【請求項１８】
前記判定手段は、入力した画像信号の種類に基づいて前記判定を行うこと
ことを特徴とする請求項１７に記載の電気光学装置。
【請求項１９】
入力した画像信号における動きを検出して、その検出信号を出力する動き検出手段をさらに備え、
前記判定手段は、前記検出信号に基づいて、予め設定された時間内に前記動きがあると判定した場合には、転送信号を時間軸上で複数に分割すると判定する一方、前記時間内に前記動きがないと判定した場合には、転送信号を同時に複数に分配すると判定する
ことを特徴とする請求項１８に記載の電気光学装置。
【請求項２０】
複数の走査線と複数のデータ線との交差に対応して設けられたスイッチング素子と、前記スイッチング素子に接続された画素電極とからなる画素を駆動する電気光学装置の駆動回路であって、
前記データ線の本数よりも少ない段数の単位回路からなるシフトレジスタであって、所定周期のクロック信号に基づいて各段の単位回路から転送信号を順次出力するシフトレジスタと、
前記各段の単位回路から出力された転送信号を、時間軸上で複数に分割する第１の出力手段と、
前記第１の出力手段により分割された転送信号を、さらに、時間軸上で複数に分割、または、同時に複数に分配してサンプリング制御信号として出力する第２の出力手段と、
前記データ線のそれぞれに対応して設けられ、各々は、前記第２の出力手段により分割または分配された転送信号にしたがって、複数本の画像信号線のうち、いずれか１本に供給された画像信号をサンプリングして、対応するデータ線に供給するサンプリングスイッチと
を備えることを特徴とする電気光学装置の駆動回路。
【請求項２１】
前記第２の出力手段が、転送信号を時間軸上で複数に分割する場合、前記複数本の画像信号線には、同じ画像信号が供給されて、サンプリングスイッチの各々は、当該画像信号を順次サンプリングする一方、
前記第２の出力手段が、転送信号を同時に複数に分配する場合、前記複数本の画像信号線には、１系統の画像信号が時間軸に当該複数倍に伸長されるとともに分配されて、前記サンプリングスイッチのうち、相隣接するデータ線の複数本に対応して設けられたもの同士は、当該画像信号を同時にサンプリングする
ことを特徴とする請求項２０に記載の電気光学装置の駆動回路。
【請求項２２】
前記第１の出力手段は、
前記単位回路にそれぞれ対応して設けられ、各々は、対応する単位回路により出力された転送信号を複数本に分岐する第１の分岐配線と、
前記第１の分岐配線による分岐に対応して設けられ、各々は、前記第１の分岐配線により分岐された転送信号と、第１群のイネーブル信号との論理積信号を出力する第１のイネーブル回路とを備え、
同一の第１の分岐配線によって分岐された転送信号が供給される第１のイネーブル回路同士においては、当該転送信号が供給される期間でアクティブ期間が互いに重複しない第１群のイネーブル信号が個別に供給され、
前記第２の出力手段は、
前記第１のイネーブル回路にそれぞれ対応して設けられ、各々は、対応する第１のイネーブル回路により分割された転送信号を複数本に分岐する第２の分岐配線と、
前記第２の分岐配線による分岐に対応して設けられ、各々は、前記第２の分岐配線により分岐された転送信号と、第２群のイネーブル信号との論理積信号をサンプリング制御信号として出力する第２のイネーブル回路とを備え、
転送信号を時間軸上で複数に分割する場合、同一の第２の分岐配線によって分岐された転送信号が供給される第２のイネーブル回路同士においては、当該転送信号が供給される期間でアクティブ期間が互いに重複しない第２群のイネーブル信号が個別に供給される一方、
転送信号を同時に複数に分配する場合、同一の第２の分岐配線によって分岐された転送信号が供給される第２のイネーブル回路同士においては、当該転送信号が供給される期間でアクティブ期間が同一である第２群のイネーブル信号が個別に供給される
ことを特徴とする請求項２１に記載の電気光学装置の駆動回路。
【請求項２３】
請求項２２に記載の電気光学装置の駆動回路を備えたことを特徴とする電気光学装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、アクティブマトリクス方式の電気光学装置を駆動する電気光学装置の駆動回路、および、この駆動回路によって駆動される電気光学装置に関する。
【０００２】
【従来の技術】
一般に、アクティブマトリクス方式によって駆動される電気光学装置においては、複数の走査線および複数のデータ線がそれぞれ縦横に配列するとともに、これら各交差に対応して画素電極が、薄膜ダイオード（Ｔｈｉｎ　Ｆｉｌｍ　Ｄｉｏｄｅ：以下「ＴＦＤ」と称する）や、薄膜トランジスタ（Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ：以下「ＴＦＴ」と称する）などのスイッチング素子を介して形成される。
【０００３】
このうち、各走査線には、走査信号が、走査線駆動回路によって順次供給される。詳細には、走査線駆動回路は、走査線の配列方向であるＹ方向（縦方向）に対して複数段の単位回路からなるＹ側シフトレジスタを有する。ここで、Ｙ側シフトレジスタは、外部の画像信号処理回路から垂直走査期間の最初に供給されるスタートパルスを、第１に、画像信号処理回路から垂直走査の基準となるＹ側クロック信号ＣＬＹ（およびその反転信号ＣＬＹ’）の周期に基づいて順次転送し、第２に、各段の単位回路における転送信号を走査信号として、対応する走査線に供給する構成となっている。
【０００４】
一方、各データ線は、データ線駆動回路により駆動される。すなわち、データ線駆動回路は、画像信号線に供給される画像信号を、データ線毎にサンプリングするサンプリングスイッチに対し、上記走査信号の順次供給動作と同期して、サンプリング制御信号を供給するように構成されている。詳細には、まず、データ線駆動回路は、データ線の配列方向であるＸ方向（横方向）に対して複数段からなるＸ側シフトレジスタを有する。ここで、Ｘ側シフトレジスタは、第１に、外部の画像信号処理回路から水平走査期間の最初に供給されるスタートパルスを、画像信号処理回路から水平走査の基準となるＸ側クロック信号ＣＬＸ（およびその反転信号ＣＬＸ’）の周期に基づいて順次転送し、第２に、各段の単位回路による転送信号をサンプリング制御信号として、対応するデータ線に接続されたサンプリングスイッチに出力する。そして、このサンプリング制御信号によって、各サンプリングスイッチは、画像信号線に供給された画像信号をサンプリング制御信号にしたがってサンプリングして、対応するデータ線に供給する構成となっている。
【０００５】
このように、アクティブマトリクス方式の電気光学装置においては、シフトレジスタから順次出力される走査信号やサンプリング制御信号に基づいて、フィールド単位またはフレーム単位の垂直走査、つまり、フィールド走査やフレーム走査などが行われるのが一般的である。
【０００６】
ところで、この種の電気光学装置においては、上述した走査線駆動回路やデータ線駆動回路などが、当該電気光学装置を構成する一対の基板のうち、一方の基板に、画素電極に接続されたスイッチング素子とともに形成される駆動回路内蔵型として実用化される場合が多い。この場合、駆動回路を含めた周辺回路のスペースを小さくすることにより、装置全体の小型化を図ることが可能となり、さらに、画素電極を駆動するスイッチング素子と同一工程にて周辺回路を構成する能動素子を形成することにより、装置全体の製造効率の改善や低コストを図ることが可能となる。
【０００７】
ただし、基板の大きさは、当該電気光学装置全体のサイズを規定する要因となる。このため、基板上の周辺領域において、走査線駆動回路やデータ線駆動回路などを形成する領域を、画面表示領域に対してむやみに大きくすることは、電気光学装置全体を小型化し、かつ、電気光学装置の大きさに対して画面表示領域を相対的に大きくするという当該技術分野における基本的要請に反する結果を招く。
【０００８】
したがって、基板上に駆動回路を形成するには、まず、走査線駆動回路のＹ側シフトレジスタにあって、各段の単位回路におけるＹ方向の回路ピッチ（以下、単に「Ｙ側シフトレジスタの回路ピッチ」という）が、走査線のピッチに合わせられる。これにより、走査線駆動回路の形成に必要な領域のうち、Ｙ方向の幅は、画面表示領域のＹ方向の幅と同程度となる。同様に、データ線駆動回路のＸ側シフトレジスタにあって、各段の単位回路におけるＸ方向の回路ピッチ（以下、単に「Ｘ側シフトレジスタの回路ピッチ」という）と、サンプリング回路におけるサンプリングスイッチのＸ方向のピッチ（以下単に「サンプリングスイッチのピッチ」という）とが、それぞれデータ線のピッチに合わせられる。これにより、データ線駆動回路の形成に必要な領域のうち、Ｘ方向の幅は、画面表示領域のＸ方向の幅と同程度となる。したがって、基板において、Ｘ方向およびＹ方向の幅が抑えられて、基板の大型化が防止されることとなる。
【０００９】
さて、近年、電気光学装置において高画質化の要請は強い。このため、高精細な画像を実現すべく、画素ピッチを微細化するとともに、より多数の走査線やデータ線を高周波数で駆動することが必要となる。
【００１０】
【発明が解決しようとする課題】
しかしながら、上述のシフトレジスタには、各段の単位回路毎に複数の比較的複雑な能動素子が備えられる。例えば、各段の単位回路においては、４つのＴＦＴからなる３個のクロックドインバータと、これらのクロックドインバータの各々に対して正負の電源とクロック信号とその反転信号を供給するための配線とが、最低限必要となる。このため、電気光学装置の基板に、駆動回路などの周辺回路を形成する構成では、画素ピッチが微細化するにつれて、前述したＹ側およびＸ側シフトレジスタの回路ピッチを、それぞれ走査線およびデータ線のピッチに合わせるのが、困難となってくる。例えば、現状においてシフトレジスタの回路ピッチの限界は、実践的な意味で２０μｍ前後であるので、駆動回路を構成するシフトレジスタの回路ピッチが画素ピッチを微細化する際の隘路（ボトルネック）となるという問題点がある。
【００１１】
本発明は、上述の事情に鑑みてなされたものであり、その目的とするところは、比較的簡単な構成を用いて画素ピッチの微細化に対応できる電気光学装置の駆動回路および該駆動回路を内蔵する電気光学装置を提供することにある。
【００１２】
【課題を解決するための手段】
上記目的を達成するため、本発明における第１の電気光学装置の駆動回路は、複数の走査線と複数のデータ線との交差に対応して設けられたスイッチング素子と、前記スイッチング素子に接続された画素電極とからなる画素を駆動する電気光学装置の駆動回路であって、前記データ線の本数よりも少ない段数の単位回路からなるシフトレジスタであって、所定周期のクロック信号に基づいて各段の単位回路から転送信号を順次出力するシフトレジスタと、前記各段の単位回路から出力された転送信号を、時間軸上で複数に分割してサンプリング制御信号として出力する出力手段と、前記データ線のそれぞれに対応して設けられ、各々は、前記出力手段により分割されたサンプリング制御信号にしたがって、画像信号をサンプリングして対応するデータ線に供給するサンプリングスイッチとを備えることを特徴としている。
【００１３】
本発明における第１の電気光学装置の駆動回路では、まず、転送信号が、シフトレジスタを構成する各段の単位回路によって順次出力される。すると、この転送信号は、出力手段によって時間軸上で複数に分割され、サンプリング制御信号としてサンプリングスイッチに順次出力される。このため、画素ピッチの微細化を図る上で、シフトレジスタの回路ピッチを、データ線のピッチに対して、出力手段における分割数に応じて拡大することが可能となる。
【００１４】
例えば、シフトレジスタを構成する単位回路は、従来では、データ線の総本数をｐ（ｐは２以上の整数）とすると、少なくともこれと同数のｐ段必要となる。
【００１５】
これに対し、本発明では、出力手段における分割数がｑ（ｑは２以上の整数）であるとすると、シフトレジスタを構成する単位回路は、ｐ／ｑ段で済むので、従来と比較して、１／ｑに低減される。このため、Ｘ側シフトレジスタの回路ピッチをｑ倍に拡大することが可能となる。さらに、本発明では、この分割数ｑに応じて、シフトレジスタにおける駆動周波数が低減されるので、これに伴って消費される電力を抑えることも可能となる。この効果については、動作周波数が遙かに高いデータ線駆動回路では、走査線駆動回路よりも顕著である。一方、出力手段については、転送信号を時間軸上で分割する構成であれば足りるので、その構成は、シフトレジスタの単位回路と比較して簡略化される。このため、出力手段を形成するために必要なＸ方向の回路ピッチについては、シフトレジスタの回路ピッチよりも狭ピッチで構成することが容易となる。
【００１６】
さて、上記第１の電気光学装置の駆動回路において、一の態様にあっては、前記出力手段は、前記単位回路にそれぞれ対応して設けられ、各々は、対応する単位回路から出力された転送信号を複数本に分岐する分岐配線と、前記分岐配線による分岐に対応して設けられ、各々は、前記分岐配線により分岐された転送信号と、所定のイネーブル信号との論理積信号をサンプリング制御信号として出力するイネーブル回路とを備え、同一の分岐配線によって分岐された転送信号が供給されるイネーブル回路同士においては、アクティブ期間が互いに重複しないイネーブル信号が個別に供給される。この態様によれば、シフトレジスタから出力された転送信号はそれぞれ複数の分岐配線により分岐される。そして、分岐された転送信号とイネーブル用のクロック信号との論理積信号が、イネーブル回路によって求められて、対応するサンプリングスイッチにサンプリング制御信号として供給される。このため、出力手段は、分岐配線とイネーブル回路という比較的簡単な回路構成により実現できるので、出力手段における回路ピッチは容易に狭まる。したがって、この回路ピッチが微細化する際のボトルネックとなる事態は、回避されることとなる。
【００１７】
ここで、出力手段がイネーブル回路を備える一の態様では、前記イネーブル回路の各々は、前記転送信号と前記所定のイネーブル信号とを入力するＮＡＮＤゲートと、その出力を反転するインバータとの直列接続から構成される。このように構成すれば、ＮＡＮＤゲートおよびインバータの直列接続により、分岐された各転送信号とイネーブル信号との論理積信号を確実かつ精度良く出力することが可能となる。また、ＮＡＮＤゲートおよびインバータは、シフトレジスタの各段を構成する回路部分よりも簡単な回路であるので、当該イネーブル回路の回路ピッチを比較的容易に狭めることが可能となる。
【００１８】
一方、出力手段がイネーブル回路を備える他の態様では、前記イネーブル回路の各々は、前記転送信号が入力され、かつ、前記所定のイネーブル信号が入力されたとき、前記サンプリング制御信号を出力するトランスミッションゲートである構成でも良い。このように構成すれば、トランスミッションゲートは比較的簡単な回路であるので、当該イネーブル回路の回路ピッチを比較的容易に狭めることが可能となる上、転送信号からサンプリング制御信号を生成する処理に要する遅延時間も短くて済む。
【００１９】
また、上記目的は、上述した第１の電気光学装置の駆動回路により駆動される電気光学装置によっても達成される。この電気光学装置によれば、特に、データ線のピッチの微細化が、比較的簡単な回路構成によって図られることとなる。なお、電気光学装置としては、液晶装置や、ＥＬ（Ｅｌｅｃｔｒｏ　Ｌｕｍｉｎｅｓｃｅｎｃｅ）装置など、基板間に種々の電気光学材料を用いたものが挙げられる。
【００２０】
次に、上記目的を達成するため、本発明における第２の電気光学装置の駆動回路は、複数の走査線と複数のデータ線との交差に対応して設けられたスイッチング素子と、前記スイッチング素子に接続された画素電極とを有し、所定本数のデータ線毎に、シリアル−パラレル変換された画像信号を同時にサンプリングする電気光学装置の駆動回路であって、画像信号が同時にサンプリングされるデータ線の本数よりも少ない段数の単位回路からなるシフトレジスタであって、所定周期のクロック信号に基づいて各段の単位回路から転送信号を順次出力するシフトレジスタと、前記各段の単位回路から出力された転送信号を、時間軸上で複数に分割してサンプリング制御信号として出力する出力手段と、前記データ線のそれぞれに対応して設けられ、各々は、前記サンプリング制御信号にしたがって、前記画像信号のうちいずれかをサンプリングして、対応するデータ線に供給するサンプリングスイッチであって、相隣接するデータ線の複数本に対応して設けられたもの同士は、同一のサンプリング制御信号によって同時に異なる画像信号をサンプリングするサンプリングスイッチとを備えることを特徴としている。
【００２１】
本発明における第１の電気光学装置の駆動回路では、まず、転送信号が、シフトレジスタにおける各段の単位回路によって順次出力される。すると、この転送信号は、出力手段によって時間軸上で複数に分割され、サンプリング制御信号としてサンプリングスイッチに順次出力される。この際、相隣接するデータ線の複数本に対応して設けられたサンプリングスイッチ同士は、同一のサンプリング制御信号によって異なる画像信号を同時にサンプリングする。このため、画素ピッチの微細化を図る上で、シフトレジスタの回路ピッチを、データ線のピッチに対し、出力手段における分割数と、同時に駆動されるサンプリングスイッチの個数とに応じて拡大することが可能となる。
【００２２】
例えば、シフトレジスタを構成する単位回路は、従来では、データ線の総本数をｐ（ｐは２以上の整数）とすると、少なくともこれと同数のｐ段必要となる。
【００２３】
これに対し、本発明では、出力手段における分割数がｑ（ｑは２以上の整数）であり、同時に駆動されるサンプリングスイッチの個数がｒ（ｒは２以上の整数）であるとすると、シフトレジスタを構成する単位回路は、ｐ／（ｑ×ｒ）段で済むので、従来と比較して、１／（ｑ×ｒ）に低減される。このため、Ｘ側シフトレジスタの回路ピッチをｑ×ｒ倍に拡大することが可能となる。さらに、本発明では、この分割数および同時に駆動されるサンプリングスイッチの個数に応じて、シフトレジスタにおける駆動周波数が低減されるので、これに伴って消費される電力を抑え、また、回路の寿命を延ばすことも可能となる。この効果については、動作周波数が遙かに高いデータ線駆動回路では、走査線駆動回路よりも顕著である。一方、出力手段については、転送信号を時間軸上で分割する構成であれば足りるので、その構成は、シフトレジスタの単位回路と比較して簡略化される。このため、出力手段を形成するために必要なＸ方向の回路ピッチについては、シフトレジスタの回路ピッチよりも狭ピッチで構成することが容易となる。
【００２４】
さて、上記第２の電気光学装置の駆動回路において、一の態様にあっては、前記出力手段は、前記単位回路にそれぞれ対応して設けられ、各々は、対応する単位回路から出力された転送信号を複数本に分岐する分岐配線と、前記分岐配線による分岐に対応して設けられ、各々は、前記分岐配線により分岐された転送信号と、所定のイネーブル信号との論理積信号をサンプリング制御信号として出力するイネーブル回路とを備え、同一の分岐配線によって分岐された転送信号が供給されるイネーブル回路同士においては、アクティブ期間が互いに重複しないイネーブル信号が個別に供給される。この態様によれば、シフトレジスタから出力された転送信号はそれぞれ複数の分岐配線により分岐される。そして、分岐された転送信号とイネーブル用のクロック信号との論理積信号が、イネーブル回路によって求められて、対応する複数個のサンプリングスイッチにサンプリング制御信号として供給される。このため、出力手段は、分岐配線とイネーブル回路という比較的簡単な回路構成により実現できるので、出力手段における回路ピッチは容易に狭まる。したがって、この回路ピッチが微細化する際のボトルネックとなる事態は、回避されることとなる。
【００２５】
ここで、出力手段がイネーブル回路を備える一の態様では、前記イネーブル回路の各々は、前記転送信号と前記所定のイネーブル信号とを入力するＮＡＮＤゲートと、その出力を反転するインバータとの直列接続から構成される。このように構成すれば、ＮＡＮＤゲートおよびインバータの直列接続により、分岐された各転送信号とイネーブル信号との論理積信号を確実かつ精度良く出力することが可能となる。また、ＮＡＮＤゲートおよびインバータは、シフトレジスタの各段を構成する回路部分よりも簡単な回路であるので、当該イネーブル回路の回路ピッチを比較的容易に狭めることが可能となる。
【００２６】
一方、出力手段がイネーブル回路を備える他の態様では、前記イネーブル回路の各々は、前記転送信号が入力され、かつ、前記所定のイネーブル信号が入力されたとき、前記サンプリング制御信号を出力するトランスミッションゲートである構成でも良い。このように構成すれば、トランスミッションゲートは比較的簡単な回路であるので、当該イネーブル回路の回路ピッチを比較的容易に狭めることが可能となる上、転送信号からサンプリング制御信号を生成する処理に要する遅延時間も短くて済む。
【００２７】
また、上記目的は、上述した第２の電気光学装置の駆動回路により駆動される電気光学装置によっても達成される。この電気光学装置によれば、特に、データ線のピッチの微細化が、比較的簡単な回路構成によって図られることとなる。なお、電気光学装置としては、液晶装置や、ＥＬ装置など、基板間に種々の電気光学材料を用いたものが挙げられる。
【００２８】
次に、上記目的を達成するため、本発明における第３の電気光学装置の駆動回路は、複数の走査線と複数のデータ線との交差に対応して設けられたスイッチング素子と、前記スイッチング素子に接続された画素電極とからなる画素を駆動する電気光学装置の駆動回路であって、前記データ線の本数よりも少ない段数の単位回路からなるシフトレジスタであって、所定周期のクロック信号に基づいて各段の単位回路から転送信号を順次出力するシフトレジスタと、前記各段の単位回路から出力された転送信号を、時間軸上で複数に分割、または、同時に複数に分配してサンプリング制御信号として出力する出力手段と、前記データ線のそれぞれに対応して設けられ、各々は、出力手段により分割または分配された転送信号にしたがって、複数本の画像信号線のうち、いずれか１本に供給された画像信号をサンプリングして、対応するデータ線に供給するサンプリングスイッチとを備えることを特徴としている。
【００２９】
本発明における第３の電気光学装置の駆動回路では、まず、転送信号が、シフトレジスタにおける各段の単位回路によって順次出力される。すると、この転送信号は、出力手段によって時間軸上で複数に分割、または、同時に複数に分配され、サンプリング制御信号として出力される。この際、出力手段が、転送信号を時間軸上で複数に分割すると、サンプリングスイッチは１個毎に順番にサンプリングを行う一方、転送信号を同時に分配すると、相隣接するデータ線の複数本に対応して設けられたサンプリングスイッチ同士は、同時にサンプリングを行うこととなる。このため、いわゆる順次駆動と、いわゆる複数本同時駆動とを、出力手段により切り替えて用いることができる。さらに、本発明では、シフトレジスタの回路ピッチを、データ線のピッチに対して、出力手段における分割数に応じて拡大することが可能となる。くわえて、本発明では、出力手段における分割数の逆数にまで、シフトレジスタにおける駆動周波数を低下させることも可能となる。一方、出力手段については、転送信号を時間軸上で分割、または、同時に分配する構成であれば足りるので、その構成は、シフトレジスタの単位回路と比較して簡略化される。このため、出力手段を形成するために必要なＸ方向の回路ピッチについては、シフトレジスタの回路ピッチよりも狭ピッチで構成することが容易となる。
【００３０】
ここで、上記第３の電気光学装置の駆動回路において、一の態様にあっては、前記出力手段が、転送信号を時間軸上で複数に分割する場合、前記複数本の画像信号線には、同じ画像信号が供給されて、サンプリングスイッチの各々は、当該画像信号を順次サンプリングする一方、前記出力手段が、転送信号を同時に複数に分配する場合、前記複数本の画像信号線には、１系統の画像信号が時間軸に当該複数倍に伸長されるとともに分配されて、前記サンプリングスイッチのうち、相隣接するデータ線の複数本に対応して設けられた複数個は、当該画像信号を同時にサンプリングする構成となる。この構成では、転送信号を時間軸上で複数に分割する場合、複数本の画像信号線には同じ画像信号が供給されるので、順次駆動が可能になる一方、転送信号を同時に複数に分配する場合、複数本の画像信号線には、１系統の画像信号が時間軸に当該複数倍に伸長分配された画像信号がそれぞれ供給されるので、複数本同時駆動が可能となる。
【００３１】
また、上記第３の電気光学装置の駆動回路において、他の態様にあっては、前記出力手段は、前記単位回路にそれぞれ対応して設けられ、各々は、対応する単位回路により出力された転送信号を複数本に分岐する分岐配線と、前記分岐配線による分岐に対応して設けられ、各々は、前記分岐配線により分岐された転送信号と、所定のイネーブル信号との論理積信号をサンプリング制御信号として出力するイネーブル回路とを備え、転送信号を時間軸上で複数に分割する場合、同一の分岐配線によって分岐された転送信号が供給されるイネーブル回路同士においては、当該転送信号が供給される期間でアクティブ期間が互いに重複しないイネーブル信号が個別に供給される一方、転送信号を同時に複数に分配する場合、同一の分岐配線によって分岐された転送信号が供給されるイネーブル回路同士においては、当該転送信号が供給される期間でアクティブ期間が同一であるイネーブル信号が個別に供給される。この態様によれば、シフトレジスタから出力された転送信号はそれぞれ複数の分岐配線により分岐される。そして、分岐された転送信号とイネーブル用のクロック信号との論理積信号が、イネーブル回路によって求められて、対応するサンプリングスイッチにサンプリング制御信号として供給される。このため、出力手段は、分岐配線とイネーブル回路という比較的簡単な回路構成により実現できるので、出力手段における回路ピッチは容易に狭まる。
【００３２】
したがって、この回路ピッチが微細化する際のボトルネックとなる事態は、回避されることとなる。
【００３３】
ここで、出力手段がイネーブル回路を備える一の態様では、前記イネーブル回路の各々は、前記転送信号と前記所定のイネーブル信号とを入力するＮＡＮＤゲートと、その出力を反転するインバータとの直列接続から構成される。このように構成すれば、ＮＡＮＤゲートおよびインバータの直列接続により、分岐された各転送信号とイネーブル信号との論理積信号を確実かつ精度良く出力することが可能となる。また、ＮＡＮＤゲートおよびインバータは、シフトレジスタの各段を構成する単位回路よりも簡単であるので、当該イネーブル回路の回路ピッチを比較的容易に狭めることが可能となる。
【００３４】
一方、出力手段がイネーブル回路を備える他の態様では、前記イネーブル回路の各々は、前記分岐配線により分岐された転送信号が入力され、かつ、前記所定のイネーブル信号が入力されたとき、前記サンプリング制御信号を出力するトランスミッションゲートである構成でも良い。このように構成すれば、トランスミッションゲートは比較的簡単な回路であるので、当該イネーブル回路の回路ピッチを比較的容易に狭めることが可能となる上、転送信号からサンプリング制御信号を生成する処理に要する遅延時間も短くて済む。
【００３５】
また、上記目的は、上述した第３の電気光学装置の駆動回路により駆動される電気光学装置によっても達成される。この電気光学装置によれば、特に、データ線のピッチの微細化が、比較的簡単な回路構成によって図られることとなる。なお、電気光学装置としては、液晶装置や、ＥＬ装置など、基板間に種々の電気光学材料を用いたものが挙げられる。
【００３６】
このような電気光学装置において、一の態様では、前記出力手段において、転送信号を時間軸上で複数に分割するか、または、転送信号を同時に複数に分配するかについて判定する判定手段と、転送信号を時間軸上で複数に分割する、と判定された場合には、同一の分岐配線によって分岐された転送信号が供給されるイネーブル回路同士に、当該転送信号が供給される期間でアクティブ期間が互いに重複しないイネーブル信号を個別に供給する一方、転送信号を同時に複数に分配する、と判定された場合には、同一の分岐配線によって分岐された転送信号が供給されるイネーブル回路同士に、当該転送信号が供給される期間でアクティブ期間が同一であるイネーブル信号を個別に供給する供給手段とを備える。この態様によれば、判定手段によって順次駆動または複数本同時駆動のいずれかで駆動するかが判定されて　判定された駆動に必要なイネーブル信号が供給手段によってイネーブル回路に供給されることとなる。
【００３７】
このように判定手段および供給手段を備える一の態様では、前記判定手段は、入力した画像信号の種類に基づいて前記判定を行う。例えば、判定手段は、画像信号がＮＴＳＣや、ＰＡＬ、ＳＥＣＡＭなどの映像系信号であれば、転送信号を時間軸上で複数に分割すると判定し、これにより順次駆動を行うとする一方、画像信号がパソコンなどのデータ系信号であれば、転送信号を同時に複数に分配すると判定して、これにより複数本同時駆動を行う構成となる。
【００３８】
また、判定手段および供給手段を備える他の態様では、入力した画像信号における動きを検出して、その検出信号を出力する動き検出手段をさらに備え、前記判定手段は、前記検出信号に基づいて、予め設定された時間内に前記動きがあると判定した場合には、転送信号を時間軸上で複数に分割すると判定する一方、前記時間内に前記動きがないと判定した場合には、転送信号を同時に複数に分配すると判定する。この態様では、画像信号における動きに応じて順次駆動と複数本同時駆動とを切り換えて、各データ線を駆動することが可能となる。つまり、動きの多い画像は画像ムラのない順次駆動とする一方、動きのない（または少ない）画像は、高解像度表示が可能な複数本同時駆動とすることで、表示すべき画像の特性に最適な駆動方式を選択して画像を出力することが可能となる。
【００３９】
次に、上記目的を達成するため、本発明における第４の電気光学装置の駆動回路は、複数の走査線と複数のデータ線との交差に対応して設けられたスイッチング素子と、前記スイッチング素子に接続された画素電極とからなる画素を駆動する電気光学装置の駆動回路であって、前記データ線の本数よりも少ない段数の単位回路からなるシフトレジスタであって、所定周期のクロック信号に基づいて各段の単位回路から転送信号を順次出力するシフトレジスタと、前記各段の単位回路から出力された転送信号を、時間軸上で複数に分割する第１の出力手段と、前記第１の出力手段により分割された転送信号を、さらに、時間軸上で複数に分割、または、同時に複数に分配してサンプリング制御信号として出力する第２の出力手段と、前記データ線のそれぞれに対応して設けられ、各々は、前記第２の出力手段により分割または分配された転送信号にしたがって、複数本の画像信号線のうち、いずれか１本に供給された画像信号をサンプリングして、対応するデータ線に供給するサンプリングスイッチとを備えることを特徴としている。
【００４０】
本発明における第４の電気光学装置の駆動回路では、まず、転送信号が、シフトレジスタにおける各段の単位回路によって順次出力される。すると、この転送信号は、第１の出力手段によって時間軸上で複数に分割される。さらに、分割された転送信号は、第２の出力手段によって時間軸上で複数に分割または同時に分配されて、サンプリング制御信号として出力される。このため、画素ピッチの微細化を図る上で、シフトレジスタの回路ピッチを、データ線のピッチに対して、第１の出力手段における分割数および第２の出力手段における分割数に応じて拡大することが可能となる。
【００４１】
例えば、シフトレジスタを構成する単位回路は、従来では、データ線の総本数をｐ（ｐは２以上の整数）とすると、少なくともこれと同数のｐ段必要となる。
【００４２】
これに対し、本発明では、第１の出力手段における分割数がｑ（ｑは２以上の整数）であり、第２の出力手段における分割数がｓ（ｓは２以上の整数）であるとすると、シフトレジスタを構成する単位回路は、ｐ／（ｑ×ｓ）段で済むので、従来と比較して、１／（ｑ×ｓ）に低減される。このため、Ｘ側シフトレジスタの回路ピッチをｑ×ｓ倍に拡大することが可能となる。さらに、本発明では、分割数の積に応じて、シフトレジスタにおける駆動周波数を低減することも可能となる。この効果については、動作周波数が遙かに高いデータ線駆動回路では、走査線駆動回路よりも顕著である。
【００４３】
一方、第１の出力手段については、転送信号を時間軸上で分割する構成であれば足りるので、また、第２の出力手段については、転送信号を時間軸上で分割または同時に分配する構成であれば足りるので、それらの構成は、シフトレジスタの単位回路と比較して、簡略化される。このため、第１および第２の出力手段を形成するために必要なＸ方向の回路ピッチについては、特に、走査線に対応する後者については、シフトレジスタの回路ピッチよりも狭ピッチで構成することが容易となる。
【００４４】
さらに、本発明にあって、第２の出力手段が、転送信号を時間軸上で複数に分割すると、サンプリングスイッチは１個毎に順番にサンプリングを行う一方、転送信号を同時に分配すると、相隣接するデータ線の複数本に対応して設けられた複数個のサンプリングスイッチは、同時にサンプリングを行うこととなる。このため、いわゆる順次駆動と、いわゆる複数本同時駆動とを、第２の出力手段により切り替えて用いることができる。
【００４５】
さて、第４の電気光学装置の駆動回路において、一の態様にあっては、前記第１の出力手段は、前記単位回路にそれぞれ対応して設けられ、各々は、対応する単位回路により出力された転送信号を複数本に分岐する第１の分岐配線と、前記第１の分岐配線による分岐に対応して設けられ、各々は、前記第１の分岐配線により分岐された転送信号と、第１群のイネーブル信号との論理積信号を出力する第１のイネーブル回路とを備え、同一の第１の分岐配線によって分岐された転送信号が供給される第１のイネーブル回路同士においては、当該転送信号が供給される期間でアクティブ期間が互いに重複しない第１群のイネーブル信号が個別に供給され、前記第２の出力手段は、前記第１のイネーブル回路にそれぞれ対応して設けられ、各々は、対応する第１のイネーブル回路により分割された転送信号を複数本に分岐する第２の分岐配線と、前記第２の分岐配線による分岐に対応して設けられ、各々は、前記第２の分岐配線により分岐された転送信号と、第２群のイネーブル信号との論理積信号をサンプリング制御信号として出力する第２のイネーブル回路とを備え、転送信号を時間軸上で複数に分割する場合、同一の第２の分岐配線によって分岐された転送信号が供給される第２のイネーブル回路同士においては、当該転送信号が供給される期間でアクティブ期間が互いに重複しない第２群のイネーブル信号が個別に供給される一方、転送信号を同時に複数に分配する場合、同一の第２の分岐配線によって分岐された転送信号が供給される第２のイネーブル回路同士においては、当該転送信号が供給される期間でアクティブ期間が同一である第２群のイネーブル信号が個別に供給される。この態様によれば、シフトレジスタから出力された転送信号は、まず、第１の分岐配線それぞれ複数の分岐配線により分岐されて、該転送信号と第１群のイネーブル信号との論理積信号が、第１のイネーブル回路によって求められる。さらに、該論理積信号は、第２の分岐配線それぞれ複数の分岐配線により分岐されて、該論理積信号と第２群のイネーブル信号との論理積信号が、第２のイネーブル回路によって求められて、対応するサンプリングスイッチにサンプリング制御信号として供給される。
【００４６】
このため、第１の出力手段は、第１の分岐配線と第１のイネーブル回路という比較的簡単な回路構成によって、同様に、第２の出力手段は、第２の分岐配線と第２のイネーブル回路という比較的簡単な回路構成によって、それぞれ実現できるので、第１および第２の出力手段における回路ピッチは容易に狭まる。したがって、これらの回路ピッチが微細化する際のボトルネックとなる事態が回避されることとなる。
【００４７】
また、上記目的は、上述した第４の電気光学装置の駆動回路により駆動される電気光学装置によっても達成される。この電気光学装置によれば、特に、データ線のピッチの微細化が、比較的簡単な回路構成によって図られることとなる。なお、電気光学装置としては、液晶装置や、ＥＬ装置など、基板間に種々の電気光学材料を用いたものが挙げられる。
【００４８】
【発明の実施の形態】
以下、本発明の実施形態について図面を参照して説明する。なお、以下説明する実施形態にあっては、電気光学装置として、電気光学材料に液晶を用いた液晶装置であって、ＴＦＴによって駆動されるアクティブマトリクス方式の液晶装置を例にとって説明するが、本発明をこれに限定する趣旨ではない。
【００４９】
（第１実施形態）
はじめに、第１実施形態について説明する。図１は、本実施形態に係る駆動回路を基板上に備えた電気光学装置の全体構成を示すブロック図である。この図において、液晶装置２００は、液晶表示部１ａや、データ線駆動回路１０１、走査線駆動回路１０４、サンプリング回路３０１などを備えるものである。
【００５０】
これらのうち、データ線駆動回路１０１や、走査線駆動回路１０４、サンプリング回路３０１については、例えば、石英基板や、ハードガラス、シリコン基板等からなるＴＦＴアレイ基板１０上の領域であって、液晶表示部１ａの周辺領域に設けられている。一方、ＴＦＴアレイ基板１０上の液晶表示部１ａにあっては、複数本のデータ線３５が図においてＹ方向に沿って平行に形成される一方、複数本の走査線３１が図においてＸ方向に沿って形成されるとともに、画素電極１１が、データ線３５および走査線３１の各交差に対応してそれぞれ形成されている。したがって、画素電極１１は、Ｘ方向およびＹ方向に対してマトリクス状に配列することとなる。ここで、画素電極１１の各々には、それぞれＴＦＴ３０が接続されて、画素電極１１およびデータ線３５の間における導通状態または非導通状態について、走査線３１を介して供給される走査信号にしたがって制御される構成となっている。さらに、ＴＦＴアレイ基板１０には、容量線（蓄電容量電極）３２が、走査線３１に対して平行に形成されて、この容量線３２により、画素電極１１への印加電圧を長期間蓄積するための蓄積容量が構成されている。
【００５１】
さて、データ線３５側（Ｘ側）の駆動回路たるデータ線駆動回路１０１は、Ｘ側の基準クロック信号であるクロック信号ＣＬＸ（及びその反転クロックＣＬＸ’）に基づいて、サンプリング制御信号を順次生成し、サンプリング制御信号線３０６の各々に出力するものである。
【００５２】
次に、サンプリング回路３０１は、データ線３５毎に設けられたサンプリングスイッチ３０２からなる。ここで、各サンプリングスイッチ３０２は、一端が対応するデータ線３５に接続される一方、他端が画像信号線４００に共通接続されて、その両端が、対応するサンプリング制御信号線３０６を介して供給されるサンプリング制御信号によって閉じる構成となっている。このため、後述するように、サンプリング制御信号線３０６の各々にサンプリング制御信号が順次排他的に供給されると、各サンプリングスイッチ３０２が、画像信号線４０１に供給される画像信号Ｖｉを順番にサンプリングする結果、画像信号Ｖｉがデータ線３５の各々に順次印加されることになる。
【００５３】
一方、走査線３１側（Ｙ側）の駆動回路たる走査線駆動回路１０４は、Ｙ側の基準クロック信号であるクロック信号ＣＬＹ（及びその反転クロックＣＬＹ’）に基づいて、走査信号を順次生成して、走査線３１の各々に出力するものである。
【００５４】
（走査線駆動回路）
ここで、上述した走査線駆動回路１０４の詳細について説明する。図２は、この走査線駆動回路１０４の構成を示すブロック図である。この図において、シフトレジスタ５００は、クロック信号ＣＬＹおよびその反転クロック信号ＣＬＹ’にしたがって動作する単位回路ＬＹ１、ＬＹ２、…を複数段縦続させた構成となっている。ここで、クロック信号ＣＬＹは、外部の画像信号処理回路から供給される信号であり、その周波数は水平走査周波数と一致する。また、反転クロック信号ＣＬＹ’は、クロック信号ＣＬＹをレベル反転した信号であり、同様に、外部の画像信号処理回路から供給される。さらに、初段の単位回路ＬＹ１には、スタートパルスＤＹが垂直走査期間の最初に外部の画像信号処理回路から供給される構成となっているが、他の単位回路については、その前段（図２において上側）の単位回路による転送信号を入力する構成となっている。
【００５５】
さて、各単位回路のうち、上から数えて奇数段目の単位回路ＬＹ１、ＬＹ３、…は、クロック信号ＣＬＹの立ち上がりにおいて入力信号を取り込んで出力する一方、偶数段目の単位回路ＬＹ２、ＬＹ４、…は、反転クロック信号ＣＬＹ’の立ち上がりにおいて入力信号を取り込んで出力するものである。
【００５６】
したがって、各単位回路ＬＹ１、ＬＹ２、……の出力信号Ａ１ｐ、Ａ２ｐ、…は、それぞれ図３に示される通りとなる。すなわち、初段の単位回路ＬＹ１の出力信号Ａ１ｐは、スタートパルスＤＹを、クロック信号ＣＬＹの立ち上がりで取り込んだものとなり、続く単位回路ＬＹ２、ＬＹ３、ＬＹ４、…の出力信号Ａ２ｐ、Ａ３ｐ、Ａ４ｐ、…は、出力信号Ａ１ｐをクロック信号ＣＬＹ（反転クロック信号ＣＬＹ’）の半周期だけ順次遅延させた信号となる。
【００５７】
なお、図２において、各単位回路は、その入力信号を反転するクロックドインバータ５０１ａと、その反転信号を再反転するインバータ５０１ｂと、その再反転信号をインバータ５０１ｂの入力に帰還するクロックドインバータ５０１ｃとにより構成されている。そして、奇数段目の単位回路におけるクロックドインバータ５０１ａは、クロック信号ＣＬＹがＨレベル（反転クロック信号ＣＬＹ’がＬレベル）であるときに、入力信号を反転し、同段の単位回路におけるクロックドインバータ５０１ｃは、クロック信号ＣＬＹがＬレベル（反転クロック信号ＣＬＹ’がＨレベル）であるときに、入力信号を反転するものである。一方、偶数段目の単位回路のクロックドインバータ５０１ａ、５０１ｃにおいて、入力信号を反転するクロック信号の関係は、奇数段目のものと入れ替わった関係にある。
【００５８】
このようなクロックドインバータ５０１ａ、５０１ｃの具体的構成について、図２おける表記を、図４（ａ）で示されるように一般化して考えた場合、その構成は図４（ｂ）に示される通りとなる。すなわち、図４（ａ）に示されるように、クロック信号ＣＬＹが供給される表記は、同図（ｂ）に示されるように、高位側電源ＶＤＤと低位側電源ＶＳＳとの間に、ゲート電極に反転クロック信号ＣＬＹ’を入力するＰチャネルＴＦＴと、入力信号をゲート電極にそれぞれ入力する相補型のＰチャネルＴＦＴ・Ｎチャネル型ＴＦＴと、ゲート電極にクロック信号ＣＬＹを入力するＮチャネルＴＦＴとを直列に接続した構成を示している。一方、図４（ａ）の括弧書で示されるように、反転クロック信号ＣＬＹ’が供給される表記は、同図（ｂ）の括弧書で示されるように、クロック信号ＣＬＹと反転クロック信号ＣＬＹ’とを入れ替えた構成を示している。
【００５９】
再び、説明を図２に戻すと、各単位回路ＬＹ１、ＬＹ２、…の出力側には、ＮＡＮＤゲートＧ１とインバータＧ２との直列接続がそれぞれ設けられている。このうち、１つのＮＡＮＤゲートＧ１は、対応する単位回路による転送信号と、その後段（図２において下側）の単位回路による転送信号との否定論理積信号を出力し、この出力側に位置するインバータＧ２は、該否定論理積信号を反転出力する。
【００６０】
したがって、各段のインバータＧ２から出力される転送信号Ａ１、Ａ２、…は、それぞれ図３に示される通りとなる。すなわち、転送信号Ａ１、Ａ２、…は、対応する単位回路による転送信号とその後段の単位回路による転送信号との重複期間においてＨレベルとなるため、互いに排他的に、かつ、順番にＨレベルとなることが判る。
【００６１】
再々度、説明を図２に戻すと、各段のインバータＧ２から出力される転送信号Ａ１、Ａ２、…は、それぞれ複数（本実施形態では「３」）の系統に分岐される。そして、各系統には、ＮＡＮＤゲート５０３のおよびインバータ５０４の直列接続からなるイネーブル回路５０２がそれぞれ設けられている。このイネーブル回路５０２は、走査線３１（図１参照）の１本に対応して設けられるものであり、この出力信号が走査信号として、対応する走査線３１に供給される構成となっている。
【００６２】
ここで、イネーブル回路５０２を構成するＮＡＮＤゲート５０３にあって、その一方の入力端には、分岐された転送信号が供給され、その他端には、イネーブル信号ＥＮＢ１ｙ、ＥＮＢ２ｙ、ＥＮＢ３ｙのいずれかが供給されている。詳細には、図において上から数えてｊ番目のＮＡＮＤゲート５０３の他端には、ｊを３で割った余りが１であればイネーブル信号ＥＮＢ１ｙが、ｊを３で割った余りが２であればイネーブル信号ＥＮＢ２ｙが、ｊを３で割った余りが０であればイネーブル信号ＥＮＢ３ｙが、それぞれ供給されている。
【００６３】
これらイネーブル信号ＥＮＢ１ｙ、ＥＮＢ２ｙ、ＥＮＢ３ｙは、例えば、外部の画像信号処理回路から供給されるものであり、それぞれ図３に示されるような波形を有する信号である。すなわち、イネーブル信号ＥＮＢ１ｙ、ＥＮＢ２ｙ、ＥＮＢ３ｙは、それぞれクロック信号ＣＬＹ（反転クロック信号ＣＬＹ’）に対して２倍の周波数を有する信号であり、そのパルス幅がクロック信号ＣＬＹ（反転クロック信号ＣＬＹ’）の約１／３であって、そのパルス幅期間が互いに重複せずに順次シフトした信号である。
【００６４】
したがって、各イネーブル回路５０２から出力される走査信号Ｙ１、Ｙ２、……は、図３に示される通りとなる。すなわち、まず、転送信号Ａ１が、イネーブル信号ＥＮＢ１ｙ、ＥＮＢ２ｙ、ＥＮＢ３ｙによって、時間軸で３つに順次分割されて、走査信号Ｙ１、Ｙ２、Ｙ３となり、次に、転送信号Ａ２が、イネーブル信号ＥＮＢ１ｙ、ＥＮＢ２ｙ、ＥＮＢ３ｙによって、同様に時間軸で３つに順次分割されて、走査信号Ｙ４、Ｙ５、Ｙ６となり、以下、同様な分割が繰り返される。
【００６５】
この結果、１垂直走査期間において、走査信号Ｙ１、Ｙ２、Ｙ３、…が、互いに排他的かつ順番に出力されるので、走査線３１が上から順番に１本づつ選択されるとともに、この走査線３１に接続されたＴＦＴ３０がすべてオンすることになる。
【００６６】
このような走査線駆動回路１０４は、シフトレジスタ５００の単位回路に基づく転送信号Ａ１、Ａ２、Ａ３、…を、それぞれ時間軸上に３つに順次分割することによって走査信号を生成するので、単位回路の段数は、走査線３１の総本数と比較して、転送信号の分割数の逆数たる１／３で済む。このため、Ｙ側において、シフトレジスタ５００を構成する単位回路については、走査線３１の３倍ピッチで形成すれば足りることになる。
【００６７】
一方、イネーブル回路５０２が、走査線３１の１本毎に必要となるが、イネーブル回路５０２自体は、ＮＡＮＤゲート５０３とインバータ５０４との直列接続で済むので、イネーブル回路５０２を狭ピッチで形成することは容易である。例えば、シフトレジスタ５００における単位回路のＹ方向ピッチの限界が、例えば約２３μｍである場合において、それと同等の微細化技術を適用して、ＮＡＮＤゲート５０３およびインバータ５０４を形成すると、イネーブル回路５０２におけるＹ方向ピッチを、約１５〜１８μｍ程度にまで狭めることができる。
【００６８】
したがって、走査線駆動回路１０４によれば、シフトレジスタ５００を構成する単位回路のＹ方向ピッチが走査線のピッチを微細化する上でのボトルネックにならない。このため、走査線のピッチを、当該単位回路のＹ方向のピッチ限界よりも狭くすることが可能となる。
【００６９】
その上、シフトレジスタ５００における動作周波数が、イネーブル回路５０２における転送信号の分割数の逆数たる１／３に低下するので、シフトレジスタ５００の構成素子であるクロックドインバータ５０１ａ、５０１ｃ、インバータ５０１ｂには、それほど良好な特性が要求されない。それゆえ、シフトレジスタ５００にあっては、その回路精度や、回路規模、配線抵抗、時定数、容量、遅延時間など仕様が緩和されることにもなる。
【００７０】
なお、図２にあっては、転送信号Ａ１、Ａ２、…が３つに分割する構成としたが、本発明はこれに限られず、２や、４以上に分割する構成としても良い。ただし、分割数が少ないと、走査線のピッチが、単位回路におけるＹ方向ピッチに依存する傾向が高まる。一方、本実施形態では、走査線のピッチは、イネーブル回路５０２におけるＹ方向ピッチの限界より狭くすることはできないので、むやみに分割数を多くしても、イネーブル信号を供給する信号線が増えて配線工程が複雑化するのみである。したがって、実際的には、転送信号の分割数については、種々の事情を考慮して設定することが望ましいと考える。
（イネーブル回路の他の例）
さて、図２に示したイネーブル回路５０２は、ＮＡＮＤゲート５０３およびインバータ５０４の直列接続から構成したが、本発明ではこれ以外に種々の形態のものを用いることが可能である。そこで次に、イネーブル回路の他の構成例について、説明することとする。
【００７１】
まず、図５（ａ）に示されるイネーブル回路５０２ｂにあっては、ＮＡＮＤゲート５０３およびインバータ５０４の直列接続を、トランスミッションゲート５０５に置き換えたものである。すなわち、このトランスミッションゲート５０５は、分岐された転送信号を、イネーブル信号ＥＮＢ１ｙ、ＥＮＢ２ｙ、ＥＮＢ３ｙのいずれかにしたがって分割して、走査信号として供給するものである。したがって、このトランスミッションゲート５０５についても、上記直列接続と同様に、走査線３１の１本に対応してそれぞれ設けられることとなる。
【００７２】
ここで、トランスミッションゲート５０５として、例えば、図５（ｂ）に示されるように、ＰチャネルＴＦＴおよびＮチャネルＴＦＴを相補的に接続した構成を採用すると、両ＴＦＴに、互いにレベル反転した関係を有する２系統の転送信号を供給する必要がある。このため、例えば、上から数えて１〜３番目のトランスミッションゲート５０５には、分岐された転送信号Ａ１のほか、その反転転送信号Ａ１’がそれぞれ供給される構成となる。この点については、転送信号Ａ２、Ａ３、…が供給されるトランスミッションゲート５０５においても同様である。
【００７３】
なお、図５（ｂ）は、上から数えてｊ番目のトランスミッションゲート５０５の構成を示す図である。このトランスミッションゲート５０５に供給される転送信号およびイネーブル信号については、ＮＡＮＤゲート５０３（図２参照）の場合と同様である。
【００７４】
このように、イネーブル回路５０２ｂを、１本の走査線３１毎に設けられるトランスミッションゲート５０５により構成すると、このトランスミッションゲート５０５の構成素子は、２個のＴＦＴで済むので、イネーブル回路５０２ｂのＹ方向ピッチを、さらに狭めることが可能となる。例えば、図２に示されるイネーブル回路５０２のＹ方向ピッチが約１８μｍ程度であるとするならば、トランスミッションゲート５０５を用いたイネーブル回路５０２ｂのＹ方向ピッチは、約１２〜１６μｍ程度にさらに狭められる。くわえて、トランスミッションゲート５０５の構成素子数が２個であるために、イネーブル回路５０２ｂにおいて、分岐した転送信号から走査信号を生成する処理に要する遅延時間も短くて済むので有利である。
【００７５】
さて、イネーブル回路５０２ｂにあっては、図５（ｂ）に示したトランスミッションゲート５０５に替えて、図５（ｃ）に示されるようなＮチャネルＴＦＴ、すなわち、転送信号にしたがって開閉するＮチャネルＴＦＴ５０７を用いても良いし、反転転送信号にしたがって開閉するＰチャネルＴＦＴを用いても良い。すなわち、イネーブル回路を、相補的ではなく、ＮまたはＰ型のいずれか一方のチャネル型によるＴＦＴを用いて構成しても良い。このように、いずれかのチャネル型によるＴＦＴによりイネーブル回路を構成すると、構成素子数がさらに削減される（１個）とともに、１系統の転送信号を該ＴＦＴのゲートに供給する構成で済むので、イネーブル回路のＹ方向ピッチを、さらに狭めることが可能となる。また、分岐した転送信号から走査信号を生成する処理に要する遅延時間もさらに短くなるので、この点においても有利となる。
【００７６】
（イネーブル回路の配置）
次に、イネーブル回路の配置について説明する。図２や図５（ａ）で示されるイネーブル回路にあっては、Ｙ方向に整列して配置されていたが、このような配置は、実際には、Ｙ方向の狭ピッチ化を図る点においては、不向きである。そこで、Ｙ方向の狭ピッチ化を図る上で少しでも有利な、実際的な配置について説明する。
【００７７】
まず、図６（ａ）に示される例にあっては、イネーブル回路５０２ｃが互いに一定の距離を置いてＸ方向に順次シフトして配置している。詳細には、上から数えてｊ番目のイネーブル回路５０２ｃは、ｊを３で割った余りが１であれば図において最も左寄りに配置し、ｊを３で割った余りが０であれば図において最も右寄りに配置し、ｊを３で割った余りが２であれば図において、両者の中間に配置している。このように、相隣接するイネーブル回路５０２ｃは、互いにＸ方向に相異なる位置に配置されているので、図２に示されるイネーブル回路５０２をＹ方向において同一列に整列配置した構成と比較して、各イネーブル回路５０２ｃを構成するＮＡＮＤゲート５０３およびインバータ５０４をＹ方向に幅を広くして形成することが可能となる。したがって、イネーブル回路５０２ｃの回路ピッチをなお一層狭くすることが可能となり、走査線ピッチの微細化を図ることが可能となる。
【００７８】
次に、図６（ｂ）に示される例にあっては、イネーブル回路５０２ｄが互いに一定の距離を置いてＸ方向にシフトした交互配置（互い違い）となっている。このような配置によっても、図２に示されるイネーブル回路５０２をＹ方向に整列配置した構成と比較して、ＮＡＮＤゲート５０３およびインバータ５０４をＹ方向に幅を広くして形成することが可能となる。
【００７９】
なお、ここでは、図６（ａ）または同図（ｂ）にあっては、イネーブル回路５０２ｃまたは５０２ｄが、ＮＡＮＤゲート５０３およびインバータ５０４の直列接続から構成されるとして説明したが、上述したトランスミッションゲート５０５または５０７で置換した構成を用いても良いのは、もちろんである。
【００８０】
（データ線駆動回路）
次に、図１における液晶装置のデータ線駆動回路１０１の詳細について説明する。図７は、そのデータ線駆動回路１０１の構成を示す回路図である。この図において、シフトレジスタ６００は、クロック信号ＣＬＸおよびその反転クロック信号ＣＬＸ’にしたがって動作する単位回路ＬＸ１、ＬＸ２、…を複数段縦続させた構成となっている。ここで、クロック信号ＣＬＸは、外部の画像信号処理回路から供給される信号であり、その周波数はドット周波数と一致する。また、反転クロック信号ＣＬＸ’は、クロック信号ＣＬＸをレベル反転した信号であり、同様に外部の画像信号処理回路から供給される。さらに、初段の単位回路ＬＸ１には、スタートパルスＤＸが水平走査期間の最初に外部の画像信号処理回路から供給される構成となっているが、他の単位回路については、その前段（図７において左側）の単位回路による転送信号を入力する構成となっている。
【００８１】
さて、各単位回路のうち、左から数えて奇数段目の単位回路ＬＸ１、ＬＸ３、…は、クロック信号ＣＬＸの立ち上がりにおいて入力信号を取り込んで出力する一方、偶数段目の単位回路ＬＸ２、ＬＸ４、…は、反転クロック信号ＣＬＸ’の立ち上がりにおいて入力信号を取り込んで出力するものである。
【００８２】
したがって、各単位回路ＬＸ１、ＬＸ２、……の出力信号Ｂ１ｐ、Ｂ２ｐ、…は、それぞれ図８に示される通りとなる。すなわち、初段の単位回路ＬＸ１の出力信号Ｂ１ｐは、スタートパルスＤＸを、クロック信号ＣＬＸの立ち上がりで取り込んだものとなり、続く単位回路ＬＸ２、ＬＸ３、ＬＸ４、…の出力信号Ｂ２ｐ、Ｂ３ｐ、Ｂ３ｐ、Ｂ４ｐ、…は、出力信号Ｂ１ｐをクロック信号ＣＬＸ（反転クロック信号ＣＬＸ’）の半周期だけ順次遅延させた信号となる。
【００８３】
なお、図７において、各単位回路は、その入力信号を反転するクロックドインバータ６０１ａと、その反転信号を再反転するインバータ６０１ｂと、その再反転信号をインバータ６０１ｂの入力に帰還するクロックドインバータ６０１ｃとにより構成されている。ここで、クロックドインバータ６０１ａ、６０１ｃと、インバータ６０１ｂは、走査線駆動回路１０４（図２参照）におけるクロックドインバータ５０１ａ、５０１ｃと、インバータ５０１ｂと同一であって、Ｙ側のクロック信号ＣＬＹ（および反転クロック信号ＣＬＹ’）を、Ｘ側のクロック信号ＣＬＸ（および反転クロック信号ＣＬＸ’）に置換したものである。
【００８４】
再び、説明を図７に戻すと、各単位回路ＬＸ１、ＬＸ２、…の出力側には、ＮＡＮＤゲートＧ３とインバータＧ４との直列接続がそれぞれ設けられている。このうち、１つのＮＡＮＤゲートＧ３は、対応する単位回路による転送信号と、その後段（図７において右側）の単位回路による転送信号との否定論理積信号を出力し、この出力側に位置するインバータＧ４は、該否定論理積信号を反転出力する。
【００８５】
したがって、各段のインバータＧ４から出力される転送信号Ｂ１、Ｂ２、…は、それぞれ図８に示される通りとなる。すなわち、転送信号Ｂ１、Ｂ２、…は、対応する単位回路による転送信号とその後段の単位回路による転送信号との重複期間においてＨレベルとなるため、互いに排他的に、かつ、順番にＨレベルとなることが判る。
【００８６】
再々度、説明を図７に戻すと、各段のインバータＧ４から出力される転送信号Ｂ１、Ｂ２、…は、それぞれ複数（本実施形態では「３」）の系統に分岐される。そして、各系統には、ＮＡＮＤゲート６０３のおよびインバータ６０４の直列接続からなるイネーブル回路６０２がそれぞれ設けられている。このイネーブル回路６０２は、サンプリング制御線３０６（図１参照）の１本に対応して設けられるものである。そして、イネーブル回路６０２の出力信号がサンプリング制御信号として、対応するサンプリング制御線３０６に供給される構成となっている。
【００８７】
ここで、イネーブル回路６０２を構成するＮＡＮＤゲート６０３にあっては、その一方の入力端に分岐された転送信号が供給され、その他端にイネーブル信号ＥＮＢ１ｘ、ＥＮＢ２ｘ、ＥＮＢ３ｘのいずれかが供給されている。詳細には、図において左から数えてｉ番目のＮＡＮＤゲート６０３の他端には、ｉを３で割った余りが１であればイネーブル信号ＥＮＢ１ｘが、ｉを３で割った余りが２であればイネーブル信号ＥＮＢ２ｘが、ｉを３で割った余りが０であればイネーブル信号ＥＮＢ３ｘが、それぞれ供給される。
【００８８】
これらイネーブル信号ＥＮＢ１ｘ、ＥＮＢ２ｘ、ＥＮＢ３ｘは、例えば、外部の画像信号処理回路から供給されるものであり、それぞれ図８に示されるような波形を有する信号である。すなわち、イネーブル信号ＥＮＢ１ｘ、ＥＮＢ２ｘ、ＥＮＢ３ｘは、それぞれクロック信号ＣＬＸ（反転クロック信号ＣＬＸ’）に対して２倍の周波数を有する信号であり、そのパルス幅がクロック信号ＣＬＸ（反転クロック信号ＣＬＸ’）の約１／３よりも短く、かつ、そのパルス幅期間が互いに時間間隔ΔＴだけ離れて順次シフトした信号である。
【００８９】
したがって、各イネーブル回路６０２から出力されるサンプリング制御信号Ｓ１、Ｓ２、……は、図８に示される通りとなる。すなわち、まず、転送信号Ｂ１が、イネーブル信号ＥＮＢ１ｘ、ＥＮＢ２ｘ、ＥＮＢ３ｘによって、時間軸で３つに順次分割され、かつ、時間間隔ΔＴを置いて、サンプリング制御信号Ｓ１、Ｓ２、Ｓ３となり、次に、転送信号Ｂ２が、イネーブル信号ＥＮＢ１ｘ、ＥＮＢ２ｘ、ＥＮＢ３ｘによって、同様に時間軸で３つに順次分割され、かつ、時間間隔ΔＴを置いて、サンプリング制御信号Ｓ４、Ｓ５、Ｓ６となり、以下、同様な分割が繰り返される。
【００９０】
この結果、１水平走査期間において、サンプリング制御信号Ｓ１、Ｓ２、Ｓ３、…が、互いに排他的かつ順番に出力されるので、サンプリングスイッチ３０２が図１において左から順番に１個づつオンする。この結果、画像信号線４００に印加された画像信号Ｖｉが、データ線３５に順次サンプリングされて、当該水平走査期間における選択走査線３１に接続されたＴＦＴ３０を介して、順番に書き込まれることとなる。
【００９１】
このようなデータ線駆動回路１０１は、シフトレジスタ６００の単位回路に基づく転送信号Ｂ１、Ｂ２、Ｂ３、…をそれぞれ時間軸上に３つに順次分割することによって、サンプリング制御信号を生成するので、単位回路の段数は、データ線３５の総本数と比較して、転送信号の分割数の逆数たる１／３で済む。このため、Ｘ側においても、シフトレジスタ６００を構成する単位回路について、データ線３５の３倍ピッチで形成すれば足りることになる。一方、イネーブル回路６０２がデータ線３５の１本毎に必要となるが、この点については、Ｙ側のイネーブル回路５０２と同様な理由によって、イネーブル回路６０２を狭ピッチで形成することは容易である。
【００９２】
その上、シフトレジスタ６００における動作周波数が、イネーブル回路６０２における転送信号の分割数の逆数たる１／３に低下するので、シフトレジスタ６００の構成素子であるクロックドインバータ６０１ａ、６０１ｃ、インバータ６０１ｂには、高速な応答特性が要求されない。この点については、Ｘ側のシフトレジスタ５００と比較して顕著である。それゆえ、シフトレジスタ６００にあっては、その回路精度や、回路規模、配線抵抗、時定数、容量、遅延時間など仕様が緩和されることにもなる。
【００９３】
ところで、Ｘ側のイネーブル信号ＥＮＢ１ｘ、ＥＮＢ２ｘ、ＥＮＢ３ｘでは、Ｙ側のイネーブル信号ＥＮＢ１ｙ、ＥＮＢ２ｙ、ＥＮＢ３ｙ（図３参照）と比較して、パルス間が時間間隔ΔＴだけ離れている理由は、次の通りである。すなわち、Ｘ側のクロック信号ＣＬＸ（反転クロック信号ＣＬＸ’）は、Ｙ側のクロック信号ＣＬＹ（反転クロック信号ＣＬＹ’）よりも周波数が圧倒的に高い。このため、動作遅延などに起因して、サンプリング制御信号Ｓ１、Ｓ２、Ｓ３のうち、相隣接するもの同士のＨレベルとなる期間がわずかでも重複すると、クロストークやゴーストが発生するので、予めこれを防止すべく、パルス同士に時間間隔ΔＴを持たせたのである。
【００９４】
他の点については、Ｙ側と同様である。すなわち、Ｘ側のイネーブル回路を、図５（ａ）〜同図（ｃ）のいずれかに示されるトランスミッションゲートや、いずれかのチャネル型のＴＦＴを用いた構成しても良い点や、イネーブル回路６０２を、Ｙ方向に一定の距離を置いて順次シフトして配置しても良いし、Ｙ方向に一定の距離を置いてシフトして交互に配置しても良い点などは、Ｙ側と同様である。
【００９５】
このように第１実施形態に係る液晶装置によれば、走査線ピッチについても、データ線ピッチについても、それぞれシフトレジスタを構成する単位回路のピッチ限界よりも、狭く形成することができる。このため、画素ピッチの非常に狭くすることができ、表示の高精細化に大いに貢献することとなる。
【００９６】
（第２実施形態）
次に、本発明の第２実施形態に係る液晶装置について説明する。図９は、この液晶装置の構成を示す全体ブロック図である。この図に示される液晶装置にあっては、シリアル−パラレル変換された画像信号が複数の画像信号線４０１を介して供給される点と、これに対応して、１つのサンプリング制御信号が複数（本実施形態では「６」）のサンプリングスイッチ３０２に同時に供給される点とにおいて、第１実施形態に係る液晶装置（図１参照）と相違する。他については第１実施形態に係る液晶装置と同様である。すなわち、画像信号ＶＩＤ１〜ＶＩＤ６の各々は、外部の画像信号処理回路によって、図１０に示されるように、１系統の画像信号Ｖｉが時間軸に６倍に伸長されて６本の画像信号線４０１に順次分配された信号である。また、データ線駆動回路１０１のイネーブル回路６０２により時間軸上で分割されたサンプリング制御信号は、さらに６つに分岐するサンプリング制御信号線３０７を介して、６個の相隣接するサンプリングスイッチ３０２に供給される構成となっている。したがって、第２実施形態において、データ線駆動回路１０１のイネーブル回路６０２は、第１実施形態のように、データ線３５の１本毎に対応して設けられるのではなく、データ線３５の６本毎に対応して設けられることとなる。
【００９７】
次に、第２実施形態に係る液晶装置の動作について説明すると、図１０に示されるように、サンプリング制御信号Ｓ１、Ｓ２、Ｓ３、…が、１水平走査期間において、互いに排他的かつ順番に出力される点において第１実施形態と同様である。ここで、サンプリング制御信号Ｓ１がＨレベルになると、これにより図９において左から数えて１〜６番目のサンプリングスイッチ３０２の６個が同時にオンするので、１〜６番目のデータ線３５に画像信号ＶＩＤ１〜６がそれぞれサンプリングされ、当該水平走査期間における選択走査線３１に接続されたＴＦＴ３０を介して、順番に書き込まれることとなる。次に、サンプリング制御信号Ｓ２がＨレベルになると、今度は７〜１２番目のサンプリングスイッチ３０２の６個が同時にオンするので、７〜１２番目のデータ線３５に画像信号ＶＩＤ１〜６がそれぞれサンプリングされ、当該水平走査期間における選択走査線３１に接続されたＴＦＴ３０を介して、順番に書き込まれることとなる。そして、以下同様な動作が繰り返される。
【００９８】
このように第２実施形態によれば、データ線駆動回路１０１における単位回路の段数は、当該転送回路に基づく転送信号の分割数と、同一のサンプリング制御信号によって同時に駆動されるサンプリングスイッチ３０２の個数との積の逆数にまで減少する。すなわち、第２実施形態では、転送信号の分割数は第１実施形態と同様であるから「３」であり、同時に駆動されるサンプリングスイッチ３０２の個数は「６」であるから、データ線駆動回路１０１における単位回路の段数は、データ線３５の総本数に対して１／１８にまで削減される。このため、シフトレジスタ、特にＸ側のシフトレジスタ６００（図７参照）における単位回路のピッチが大きく緩和されるので、データ線３５の狭ピッチ化が図られることとなる。また、単位回路の段数削減に伴って、特にＸ側のシフトレジスタ６００の駆動周波数を、本実施形態にあっては１／１８にまで低下させることも可能となる。
【００９９】
なお、第２実施形態では、画像信号の変換（展開）数を「６」として、同時に「６」個のサンプリングスイッチ３０２を駆動する構成としたが、この変換数（およびサンプリングスイッチ３０２の同時駆動数）については、サンプリングスイッチ３０２の性能に応じて定められるものである。例えば、サンプリングスイッチ３０２におけるサンプリング能力が高ければ、第１実施形態のように１本のデータ線３５に対して順次に、（シリアル−パラレル変換されていない）画像信号Ｖｉを供給するように構成しても良いし、サンプリング能力が低ければ、２本以上のデータ線３５に対して、画像信号Ｖｉを２系統以上にシリアル−パラレル変換して供給する構成としても良い。ここで、この変換数としては、カラー画像信号が３つの色に係る信号からなることとの関係から、３の倍数であることが制御や回路を簡易化する上で好ましい。
【０１００】
他の点については、第１実施形態と同様である。すなわち、走査線駆動回路１０４において（Ｙ側の）シフトレジスタ５００を構成する単位回路の狭ピッチ化や、Ｘ側やＹ側のイネーブル回路を、トランスミッションゲートや、一方のチャネル型のＴＦＴを用いた構成しても良い点、これらイネーブル回路を、Ｙ方向またはＸ方向に一定の距離を置いて順次シフトして配置しても良いし、交互に配置ししても良い点などは、第１実施形態と同様である。
【０１０１】
（第３実施形態）
次に、本発明の第３実施形態に係る液晶装置について説明する。図１１は、この液晶装置の構成を示す全体ブロック図である。この図に示される液晶装置にあっては、画像信号ＶＩＤ１〜ＶＩＤ３が複数の画像信号線４０２を介して供給される点において、第２実施形態に係る液晶装置（図９参照）と共通であるが、１つのサンプリング制御信号が１つのサンプリングスイッチ３０２に供給される点において、第２実施形態に係る液晶装置と相違している。このため、サンプリング制御信号線３０８は、第２実施形態のように複数に分岐することなく、対応する１つのサンプリングスイッチ３０２にのみ接続されている。このため、第３実施形態において、データ線駆動回路１０１のイネーブル回路６０２は、第１実施形態のように、データ線３５の１本毎に対応して設けられることとなる。他については、第１および第２実施形態に係る液晶装置と同様である。
【０１０２】
ここで、第３実施形態に係る液晶装置は、次の２つの動作モードのうち、いずれかで表示動作を行うものである。すなわち、この液晶装置は、画像信号Ｖｉがシリアル−パラレル変換されないで、３本の画像信号線４０２に供給される第１の動作モード（順次駆動）、または、画像信号Ｖｉが３系統にシリアル−パラレル変換されて、３本の画像信号線に順次分配される第２の動作モード（複数本同時駆動）のいずれかで表示動作を行うものである。ここで、走査線駆動回路１０４の動作については、第１の動作モードでも、第２の動作モードでも、第１または第２実施形態と同様である。また、データ線駆動回路１０１の動作については、転送信号Ｂ１、Ｂ２、…がＸ側のクロック信号ＣＬＸ（反転クロック信号ＣＬＸ’）の半周期毎に順次シフトして出力される点までは、第１および第２実施形態と同様であるので、この点以降の動作の相違を中心に説明することとする。
【０１０３】
そこでまず、第１の動作モードにおける表示動作について説明する。この第１の動作モードにおいて、イネーブル回路６０２（図７参照）には、次のようなイネーブル信号ＥＮＢ１ｘ、ＥＮＢ２ｘ、ＥＮＢ３ｘが供給される。すなわち、イネーブル信号ＥＮＢ１ｘ、ＥＮＢ２ｘ、ＥＮＢ３は、図１２に示されるように、クロック信号ＣＬＸ（反転クロック信号ＣＬＸ’）に対して２倍の周波数を有する信号であり、そのパルス幅がクロック信号ＣＬＸ（反転クロック信号ＣＬＸ’）の約１／３よりも短く、かつ、そのパルス幅期間が互いに時間間隔ΔＴだけ離れて順次シフトして供給される。
【０１０４】
したがって、第１実施形態と同様に、初段のインバータＧ４から出力される転送信号Ｂ１は、イネーブル信号ＥＮＢ１ｘ、ＥＮＢ２ｘ、ＥＮＢ３ｘによって、時間軸で３つに順次分割され、かつ、時間間隔ΔＴを置いて、サンプリング制御信号Ｓ１、Ｓ２、Ｓ３、…となり、次に、転送信号Ｂ２が、イネーブル信号ＥＮＢ１ｘ、ＥＮＢ２ｘ、ＥＮＢ３ｘによって、同様に時間軸で３つに順次分割されて、サンプリング制御信号Ｓ４、Ｓ５、Ｓ６となり、以下、同様な分割が繰り返される。
【０１０５】
この結果、１水平走査期間において、サンプリング制御信号Ｓ１、Ｓ２、Ｓ３、…が、互いに排他的かつ順番に出力されるので、サンプリングスイッチ３０２が図１１において左から順番に１個づつオンする。この結果、画像信号線４０２に印加された画像信号ＶＩＤ１〜ＶＩＤ３、すなわち、画像信号Ｖｉそのものは、データ線３５に順次サンプリングされて、当該水平走査期間における選択走査線３１に接続されたＴＦＴ３０を介して、順番に書き込まれることとなる。
【０１０６】
このように、第３実施形態に係る液晶装置において、第１の動作モードでは、データ線３５の１本づつに、画像信号がサンプリングされ、これにより、対応する各画素部が順次駆動されることとなる。
【０１０７】
次に、第２の動作モードにおける表示動作について説明する。この第２の動作モードにおいて、イネーブル回路６０２（図７参照）には、次のようなイネーブル信号ＥＮＢ１ｘ、ＥＮＢ２ｘ、ＥＮＢ３ｘが供給される。すなわち、イネーブル信号ＥＮＢ１ｘ、ＥＮＢ２ｘ、ＥＮＢ３ｘは、図１３に示されるように、クロック信号ＣＬＸ（反転クロック信号ＣＬＸ’）に対して２倍の周波数を有する信号であるが、そのパルス幅がクロック信号ＣＬＸ（反転クロック信号ＣＬＸ’）のパルス幅よりも短く、かつ、そのパルス幅期間が互いに同位相で供給される。
【０１０８】
したがって、初段のインバータＧ４から出力される転送信号Ｂ１は、イネーブル信号ＥＮＢ１ｘ、ＥＮＢ２ｘ、ＥＮＢ３ｘによって同時に分配される結果、サンプリング制御信号Ｓ１、Ｓ２、Ｓ３は、互い同一の信号となる。これにより、図１１において左から数えて１〜３番目のサンプリングスイッチ３０２が同時にオンするので、シリアル−パラレル変換されて画像信号ＶＩＤ１〜ＶＩＤ３が、左から数えて１〜３本目のデータ線３５に同時にサンプリングされて、当該水平走査期間における選択走査線３１に接続されたＴＦＴ３０を介して書き込まれることとなる。
【０１０９】
次に、転送信号Ｂ２が、イネーブル信号ＥＮＢ１ｘ、ＥＮＢ２ｘ、ＥＮＢ３ｘによって、同様に同時に分配される結果、サンプリング制御信号Ｓ４、Ｓ５、Ｓ６となり、互い同一の信号となる。これにより、図１１において左から数えて４〜６番目のサンプリングスイッチ３０２が同時にオンするので、シリアル−パラレル変換されて画像信号ＶＩＤ１〜ＶＩＤ３が、左から数えて４〜６本目のデータ線３５に同時にサンプリングされて、当該水平走査期間における選択走査線３１に接続されたＴＦＴ３０を介して書き込まれることとなり、以下、同様な動作が、サンプリングスイッチ３０２の３個毎（データ線３５の３本毎）に繰り返される。
【０１１０】
このように、第３実施形態に係る液晶装置において、第２の動作モードでは、データ線３５の３本づつに、シリアル−パラレル変換された画像信号がサンプリングされて、対応する各画素部が３個毎に同時に駆動されることとなる。したがって結局、第３実施形態に係る液晶装置では、順次駆動および複数本同時駆動のいずれの方式でも駆動可能となっている。
【０１１１】
他の点については、第１および第２実施形態と同様である。すなわち、走査線駆動回路１０４において（Ｙ側の）シフトレジスタ５００を構成する単位回路の狭ピッチ化や、Ｘ側やＹ側のイネーブル回路を、トランスミッションゲートや、一方のチャネル型のＴＦＴを用いた構成しても良い点、これらイネーブル回路を、Ｙ方向またはＸ方向に一定の距離を置いて順次シフトして配置しても良いし、交互に配置しても良い点などは、上記各実施形態と同様である。
【０１１２】
（画像信号処理回路の構成）
次に、第３実施形態に係る液晶装置に、画像信号ＶＩＤ１〜ＶＩＤ３のほか、第１または第２の動作モードに応じたイネーブル信号ＥＮＢ１ｘ、ＥＮＢ２ｘ、ＥＮＢ３などの各種のタイミング信号を供給する画像信号処理回路の構成について説明する。図１４は、画像信号処理回路ＤＰａの構成について、液晶装置２００を含めて示すブロック図である。
【０１１３】
この図において、ＲＧＢデコーダ２０１は、外部の例えばビデオ再生装置などから入力されるビデオ信号Ｓｖから、いわゆる光の三原色に相当する赤信号、緑信号および青信号を抽出して、原色信号Ｓｄｖとしてセレクタ２０２の一方の入力端子に供給するとともに、当該ビデオ信号Ｓｖから複合同期信号Ｓｃｓを抽出して同期信号分離部２０８の一方の入力端子へ供給するものである。このようなビデオ信号Ｓｖは、例えば、ＮＴＳＣや、ＰＡＬ、ＳＥＣＡＭなどの映像系信号である。
【０１１４】
一方、ＲＧＢ信号Ｓｐｃは、外部の例えばコンピュータから入力される画像信号であり、セレクタ２０２の他方の入力端子に供給されるとともに、同期信号分離部２０８の他方の入力端子へ供給される。なお、このＲＧＢ信号Ｓｐｃは、いわゆるデータ系信号である。
【０１１５】
次に、セレクタ２０２は、マイコン２１１からの選択信号Ｓｃに基づいて、上記原色信号Ｓｄｖまたは上記ＲＧＢ信号Ｓｐｃのいずれか一方を選択し、選択画像信号ＳｇａとしてＡ／Ｄコンバータ２０３に出力するものである。続いて、Ａ／Ｄコンバータ２０３は、選択画像信号Ｓｇａをディジタル化し、ディジタル画像信号Ｓｄｇとして信号処理部２０４へ供給するものである。
【０１１６】
なお、画像信号処理回路ＤＰａにおいては、原色信号ＳｄｖおよびＲＧＢ信号Ｓｐｃが同時に入力されている場合に、セレクタ２０２が、そのいずれか一方を選択する時と、原色信号ＳｄｖまたはＲＧＢ信号Ｓｐｃのいずれか一方のみが入力されている場合に、セレクタ２０２が当該入力信号を選択して出力する時との２通りがある。
【０１１７】
さて、同期信号分離部２０８は、選択信号Ｓｃに基づいて、複合同期信号ＳｃｓまたはＲＧＢ信号Ｓｐｃの一方から、そこに含まれる同期信号を抽出し、水平同期信号Ｓｈｄおよび垂直同期信号Ｓｖｄを生成して、ＰＬＬ回路２０７と信号処理部２０４とにそれぞれ供給するものである。続いて、ＰＬＬ（Ｐｈａｓｅ　Ｌｏｃｋｅｄ　Ｌｏｏｐ）回路２０７は、入力される水平同期信号Ｓｈｄに基づいて、信号処理部２０４において信号処理に用いられるクロック信号Ｓｃｌｋを生成して供給するものである。
【０１１８】
一方、入力部２０９は、ユーザにより操作される操作部（図示省略）を備え、その設定内容を示す信号Ｓｉｎを出力するものである。本実施形態に係る入力部２０９は、特に、液晶装置２００において第１の動作モード（順次駆動）とするか、あるいは、第２の動作モード（複数本同時駆動）とするかについての設定内容を示す信号Ｓｉｎを生成して、インターフェイス部２１０に供給する。ここで、ユーザは、通常、入力部２０９に対して、ビデオ信号Ｓｖによる画像を表示する場合には、その画像の均一性を維持して表示すべく、第１の動作モードを設定する旨の操作を行う一方、ＲＧＢ信号Ｓｐｃによる画像を表示する場合には、その画像の高速性を担保して表示すべく、第２の動作モードを設定する旨の操作を行う。
【０１１９】
次に、インターフェイス部２１０は、入力部２０９による信号Ｓｉｎを、マイコン２１１が処理するのに適した信号に変換するものである。そして、マイコン２１１は、信号Ｓｉｎが第１の動作モードの設定を示す場合には、ビデオ信号Ｓｖの選択を指示する選択信号Ｓｃと、第１の動作モードで制御すべき旨を指示する制御信号Ｓｃｈとを出力する一方、信号Ｓｉｎが第２の動作モードの設定を示す場合には、ＲＧＢ信号Ｓｐｃの選択を指示する選択信号Ｓｃと、第２の動作モードで制御すべき旨を指示する制御信号Ｓｃｈとを出力する。このとき、マイコン２１１は、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ　Ｅｒａｓａｂｌｅ　ａｎｄ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｒｅａｄ　Ｏｎｌｙ　Ｍｅｍｏｒｙ）２１２との間において必要な情報Ｓｍの授受を行う。
【０１２０】
さて、信号処理部２０４は、次の処理を行うものである。すなわち、信号処理部２０４は、第１に、入力されたディジタル画像信号Ｓｄｇに対してガンマ補正等の信号処理を施して画像信号Ｓｖｄとして出力し、第２に、制御信号Ｓｃｈで示される動作モードにおいて必要なタイミング信号Ｓｖｔを、水平同期信号Ｓｈｄ、垂直同期信号Ｓｖｄおよびクロック信号Ｓｃｌｋに基づいて生成して、Ｄ／Ａコンバータ２０５およびサンプルホールド部２０６にそれぞれ供給し、第３に、液晶装置２００における駆動に必要であって、かつ、制御信号Ｓｃｈにより示される動作モードで必要なタイミング信号Ｓｄｔを、水平同期信号Ｓｈｄ、垂直同期信号Ｓｖｄおよびクロック信号Ｓｃｌｋに基づいて生成して、レベルシフタ２１３に供給する。ここで、タイミング信号Ｓｄｔは、Ｘ側のクロック信号ＣＬＸ（および反転クロック信号ＣＬＸ’）や、Ｙ側のクロック信号ＣＬＹ（および反転クロック信号ＣＬＹ’）、Ｘ側のスタートパルスＤＸ、Ｙ側のスタートパルスＤＹ、Ｘ側のイネーブル信号ＥＮＢ１ｘ、ＥＮＢ２ｘ、ＥＮＢ３ｘ、Ｙ側のイネーブル信号ＥＮＢ１ｙ、ＥＮＢ２ｙ、ＥＮＢ３ｙなど総称した信号であるが、これらは低論理振幅の信号である。このうち、イネーブル信号ＥＮＢ１ｘ、ＥＮＢ２ｘ、ＥＮＢ３ｘは、第１の動作モードでは図１２に示される波形で、また、第２の動作モードでは図１３に示される波形で、それぞれ低論理振幅（論理積により得られたパルス幅の短い信号）で出力される。
【０１２１】
さて、Ｄ／Ａコンバータ２０５は、信号処理部２０４により処理されたディジタル画像信号Ｓｖｄを、タイミング信号Ｓｖｔにしたがってアナログ信号Ｓａｖｄに変換するものであり、サンプルホールド部２０６は、タイミング信号Ｓｖｔにしたがって、アナログ画像信号Ｓａｄｖをサンプル＆ホールドするものである。特に、サンプルホールド部２０６は、第１の動作モードであれば、同一の画像信号ＶＩＤ１〜ＶＩＤ３に分配して、また、第２の動作モードであれば、３系統の画像信号ＶＩＤ１〜ＶＩＤ３に変換して、液晶装置２００に供給するものである。一方、レベルシフタ２１３は、タイミング信号Ｓｄｔに含まれる各信号を、高論理振幅（論理積により得られたパルス幅の長い信号）に変換して液晶装置２００に供給するものである。
【０１２２】
このような画像信号処理回路ＤＰａでは、入力部２０９において第１の動作モードが設定されている場合、マイコン２１１から、ビデオ信号Ｓｖの選択を指示する選択信号Ｓｃが出力される。このため、セレクタ２０２ではビデオ信号Ｓｖが選択されて、Ａ／Ｄコンバータ２０３によるディジタル変換を介して信号処理部２０４に供給され、また、同期信号分離部２０８では、当該ビデオ信号Ｓｖから抽出された複合同期信号Ｓｃｓが選択されて、そこに含まれる同期信号がさらに抽出される。さらに、マイコン２１１からは、また、第１の動作モードで制御すべき旨を指示する制御信号Ｓｃｈが出力される。このため、信号処理部２０４では、イネーブル信号ＥＮＢ１ｘ、ＥＮＢ２ｘ、ＥＮＢ３ｘが、クロック信号ＣＬＸ（および反転クロック信号ＣＬＸ’）の半周期においてパルス幅が重ならないように順次シフトして出力される。さらに、信号処理部２０４では、第１の動作モード用のタイミング制御信号Ｓｖｔが出力され、これにより、サンプルホールド部２０６では、アナログ画像信号Ｓａｖｄが、シリアル−パラレル変換されることなく、同一の画像信号ＶＩＤ１〜ＶＩＤ３として供給されることとなる。
【０１２３】
一方、入力部２０９において第２の動作モードが設定されている場合、マイコン２１１から、ＲＧＢ信号Ｓｐｃの選択を指示する選択信号Ｓｃが出力される。このため、セレクタ２０２ではＲＧＢ信号Ｓｐｃが選択されて、Ａ／Ｄコンバータ２０３によるディジタル変換を介して信号処理部２０４に供給され、また、同期信号分離部２０８では、当該ＲＧＢ信号Ｓｐｃが選択されて、そこに含まれる同期信号が抽出される。さらに、マイコン２１１からは、また、第２の動作モードで制御すべき旨を指示する制御信号Ｓｃｈが出力される。このため、信号処理部２０４では、イネーブル信号ＥＮＢ１ｘ、ＥＮＢ２ｘ、ＥＮＢ３ｘが、クロック信号ＣＬＸ（および反転クロック信号ＣＬＸ’）の半周期において同位相で出力される。さらに、信号処理部２０４では、第２の動作モード用のタイミング制御信号Ｓｖｔが出力され、これにより、サンプルホールド部２０６では、アナログ画像信号Ｓａｖｄがシリアル−パラレル変換されて、詳細には、時間軸に３倍に伸長されるとともに、３本の画像信号線に分配されて、画像信号ＶＩＤ１〜ＶＩＤ３として供給されることとなる。
【０１２４】
したがって、液晶装置２００では、入力した画像信号がビデオ信号Ｓｖであれば、順次駆動が行われる一方、入力した画像信号がＲＧＢ信号Ｓｐｃであれば、複数本同時駆動が行われることになる。一般に、ビデオ信号Ｓｖのような映像系信号では、その画像に動きが多いので、順次駆動が適しており、反対に、ＲＧＢ信号Ｓｐｃのようなデータ系信号では、その画像に動きが少ない（または全くない）ので、複数本同時駆動が適していると言われている。このような画像信号処理回路ＤＰａによれば、順次駆動または複数本同時駆動のいずれかを、入力部２０９による動作モード設定にしたがって切り替えることができるので、液晶装置２００においては、ビデオ信号Ｓｖを入力しても、ＲＧＢ信号Ｓｖを入力しても、高品質な表示が可能となる。
【０１２５】
（画像信号処理回路の応用例）
次に、画像信号処理回路の応用例について説明する。図１４に示した画像信号処理回路ＤＰａにおいては、ユーザによる入力部２０９の設定にしたがって、第１の動作モード（順次駆動）と、第２の動作モード（複数本同時駆動）とを切り替える構成としたが、この応用例に係る画像信号処理回路は、表示すべき画像の動きの有無を検出し、その検出結果に応じて動作モードを切り替えるものである。
【０１２６】
図１５は、この応用例に係る画像信号処理回路の構成について、液晶装置２００を含めて示すブロック図である。この図１５に示される画像信号処理回路ＤＰｂにおいて、図１４に示した画像信号処理回路ＤＰａと相違する部分は、信号処理部２０４に、表示すべき画像に動きがあるか否かを検出する動き検出部２１４が備えられている点と、この動き検出部２１４による検出信号Ｓｍｖにしたがってマイコン２１１が動作モードを設定する点と、入力部２０９における機能が、動作モードを設定するものでなく、単に、ビデオ信号Ｓｖとして入力される画像を表示するのか、あるいは、ＲＧＢ信号Ｓｐｃとして入力される画像を表示するのかを設定するのみである点との計３点である。他については、図１４に示される画像信号処理回路ＤＰａと同一であるので、その説明については省略することとする。
【０１２７】
さて、この応用例では、入力部２０９においてビデオ信号Ｓｖによる画像を表示する旨の設定がなされている場合、マイコン２１１から、ビデオ信号Ｓｖの選択を指示する選択信号Ｓｃが出力される。このため、セレクタ２０２ではビデオ信号Ｓｖが選択されて、Ａ／Ｄコンバータ２０３によるディジタル変換を介して信号処理部２０４に供給され、また、同期信号分離部２０８では、当該ビデオ信号Ｓｖから抽出された複合同期信号Ｓｃｓが選択されて、そこに含まれる同期信号がさらに抽出される。
【０１２８】
一方、入力部２０９においてＲＧＢ信号Ｓｐｃによる画像を表示する旨の設定がなされている場合、マイコン２１１から、ＲＧＢ信号Ｓｐｃの選択を指示する選択信号Ｓｃが出力される。このため、セレクタ２０２ではＲＧＢ信号Ｓｐｃが選択されて、Ａ／Ｄコンバータ２０３によるディジタル変換を介して信号処理部２０４に供給され、また、同期信号分離部２０８では、当該ＲＧＢ信号Ｓｐｃが選択されて、そこに含まれる同期信号が抽出される。
【０１２９】
したがって、いずれにしても、信号処理部２０４には、ディジタル画像信号Ｓｄｇが供給されることとなる。ここで、信号処理部２０４における動き検出部２１４は、当該ディジタル画像信号Ｓｄｇにおける動きの有無を検出し、その検出信号Ｓｍｖを生成して、マイコン２１１に出力する。
【０１３０】
一方、マイコン２１１は、当該動き検出信号Ｓｍｖに基づいて次のようにして、動作モードを決定する。すなわち、マイコン２１１は、ディジタル画像信号Ｓｄｇによる画像において、予め設定された所定時間（例えば、１秒間）内に動きがあれば、動作モードを第１の動作モード（順次駆動）に設定する旨の制御信号Ｓｃｈを生成する一方、所定時間内に動きがなければ、動作モードを第２の動作モード（複数本同時駆動）に設定する旨の制御信号Ｓｃｈを生成して、信号処理部２０４に供給する。
【０１３１】
以降、信号処理部２０４では、同様な動作が制御信号Ｓｃｈにしたがって行われる。すなわち、制御信号Ｓｃｈが第１の動作モードで制御すべき旨を指示する場合、信号処理部２０４では、イネーブル信号ＥＮＢ１ｘ、ＥＮＢ２ｘ、ＥＮＢ３ｘが、クロック信号ＣＬＸ（および反転クロック信号ＣＬＸ’）の半周期においてパルス幅が重ならないように順次シフトして出力されるとともに、第１の動作モード用のタイミング制御信号Ｓｖｔが出力され、これにより、サンプルホールド部２０６では、アナログ画像信号Ｓａｖｄが、シリアル−パラレル変換されることなく、同一の画像信号ＶＩＤ１〜ＶＩＤ３として供給されることとなる。
【０１３２】
一方、制御信号Ｓｃｈが第２の動作モードで制御すべき旨を指示する場合、信号処理部２０４では、イネーブル信号ＥＮＢ１ｘ、ＥＮＢ２ｘ、ＥＮＢ３ｘが、クロック信号ＣＬＸ（および反転クロック信号ＣＬＸ’）の半周期において同位相で出力されるとともに、第２の動作モード用のタイミング制御信号Ｓｖｔが出力され、これにより、サンプルホールド部２０６では、アナログ画像信号Ｓａｖｄがシリアル−パラレル変換されて、画像信号ＶＩＤ１〜ＶＩＤ３として供給されることとなる。
【０１３３】
したがって、このような応用例に係る画像信号処理回路ＤＰｂによれば、入力されたビデオ信号ＳｖまたはＲＧＢ信号Ｓｐｃによる画像の動きがあれば（または、その動きが激しければ）、順次駆動が行われる一方、画像に動きがなければ（または、その動きが少なければ）、複数本同時駆動が行われることになる。このため、応用例に係る画像信号処理回路ＤＰｂを用いると、画像に動きがあっても、なくても、適切な駆動方式に切り替えられるので、液晶装置２００において高品質な表示が可能となる。
【０１３４】
（第４実施形態）
次に、本発明の第４実施形態に係る液晶装置について説明する。この実施形態に係る液晶装置の全体構成は、上述した第３実施形態（図１１参照）と同一である。すなわち、第４実施形態に係る液晶装置は、画像信号ＶＩＤ１〜ＶＩＤ３が３本の画像信号線４０２を介して供給されるとともに、１つのサンプリング制御信号が１つのサンプリングスイッチ３０２に供給される構成となっている。また、第４実施形態に係る液晶装置は、第１の動作モード（順次駆動）または第２の動作モード（複数本同時駆動）のうち、いずれかで駆動を行う点においても上述した第３実施形態と共通である。
【０１３５】
ただし、そのデータ線駆動回路１０１は、図１６に示される構成となっている。すなわち、第４実施形態に係るデータ線駆動回路１０１ａでは、シフトレジスタ６００を構成する単位回路の出力信号と、その後段に位置する単位回路の出力信号との論理積信号が、ＮＡＮＤゲートＧ３およびインバータＧ４の直列接続により求められて、これが転送信号として出力される点で、上述した第１〜第３実施形態に係るデータ線駆動回路１０１（図７参照）と同様であるが、当該転送信号が２本に分岐し、この各々に第１のイネーブル回路６１２が設けられるとともに、この第１のイネーブル回路６１２の出力信号が、さらに３本に分岐し、この各々に第２のイネーブル回路６２２が設けられる点で、上述した第１〜第３実施形態に係るデータ線駆動回路１０１と相違している。
【０１３６】
さて、第１のイネーブル回路６１２は、２つに分岐された転送信号のうち、いずれか一方と、第１群のイネーブル信号ＥＮＢ１１ｘ、ＥＮＢ１２ｘのいずれかとの否定論理積信号を出力する第１のＮＡＮＤゲート６１３と、当該否定論理積信号を反転出力する第１のインバータ６１４との直列接続から構成される。このうち、（分岐元が）同一の転送信号が供給される２つの第１のＮＡＮＤゲート６１３のうち、図１６において左方に位置するものには、第１群のイネーブル信号に属するＥＮＢ１１ｘが供給される一方、右方に位置するものには、第１群のイネーブル信号に属するＥＮＢ１２ｘが供給されている。
【０１３７】
ここで、第１群のイネーブル信号ＥＮＢ１１ｘ、ＥＮＢ１２ｘは、動作モードによって変更されない固定的な信号である。詳細には、第１群のイネーブル信号ＥＮＢ１１ｘ、ＥＮＢ１２ｘは、図１７または図１８に示されるように、それぞれＸ側のクロック信号ＣＬＸ（反転クロック信号ＣＬＸ’）に対して２倍の周波数を有する信号であり、そのパルス幅がクロック信号ＣＬＸ（反転クロック信号ＣＬＸ’）の約１／２であって、そのパルス幅期間が互いに重複せずに順次シフトした信号である。
【０１３８】
説明の便宜上、第１のイネーブル回路６１２の各々による出力信号を、図１６において左から順番にＣ１、Ｃ２、Ｃ３…とすると、これら出力信号Ｃ１、Ｃ２、Ｃ３…は、図１７または図１８に示される通りとなる。すなわち、まず、転送信号Ｂ１が、イネーブル信号ＥＮＢ１１ｘ、ＥＮＢ１２ｘによって、時間軸で２つに順次分割されて、出力信号Ｃ１、Ｃ２となり、次に、転送信号Ｂ２が、イネーブル信号ＥＮＢ１１ｘ、ＥＮＢ１２ｘによって、同様に時間軸で２つに順次分割されて、出力信号Ｃ３、Ｃ４となり、以下、同様な分割が動作モードにかかわらず繰り返される。
【０１３９】
このような第１のイネーブル回路６１２の１個による出力信号は、さらに３本に分岐され、この分岐の各々に対応して第２のイネーブル回路６２２が設けられている。詳細には、第２のイネーブル回路６２２は、３つに分岐された出力信号のうち、いずれかと、第２群のイネーブル信号ＥＮＢ２１ｘ、ＥＮＢ２２ｘ、ＥＮＢ２３ｘのいずれかとの否定論理積信号を出力する第２のＮＡＮＤゲート６２３と、当該否定論理積信号を反転出力する第２のインバータ６２４との直列接続からなり、この第２のインバータ６２４による反転出力信号が、１本のサンプリング制御信号線（図１１参照）３０８を介してサンプリング制御信号として出力される構成となっている。このうち、（分岐元が）同一の信号が供給される３つの第２のＮＡＮＤゲート６２３のうち、図１６において左方に位置するものには第２群のイネーブル信号に属するＥＮＢ２１ｘが供給され、中間に位置するものには第２群のイネーブル信号に属するＥＮＢ２２ｘが供給され、右方に位置するものには第２群のイネーブル信号に属するＥＮＢ２３ｘが供給されている。
【０１４０】
ここで、第２群のイネーブル信号ＥＮＢ２１ｘ、ＥＮＢ２２ｘ、ＥＮＢ２３ｘは、第１群のイネーブル信号ＥＮＢ１１ｘ、ＥＮＢ１２ｘとは異なり、動作モードによって変更される信号である。詳細には、第２群のイネーブル信号ＥＮＢ２１ｘ、ＥＮＢ２２ｘ、ＥＮＢ２３ｘは、第１の動作モード（順次駆動）では、図１７に示されるように、それぞれＸ側のクロック信号ＣＬＸ（反転クロック信号ＣＬＸ’）に対して４倍の周波数を有する信号であり、そのパルス幅が第１群のイネーブル信号ＥＮＢ１１ｘ、ＥＮＢ１２ｘの約１／３であって、そのパルス幅期間が互いに重複せずに順次シフトした信号となる一方、第２の動作モード（複数本同時駆動）では、図１８に示されるように、それぞれＸ側のクロック信号ＣＬＸ（反転クロック信号ＣＬＸ’）に対して４倍の周波数を有する信号であり、そのパルス幅が第１群のイネーブル信号ＥＮＢ１１ｘ、ＥＮＢ１２ｘのパルス幅よりも短く、かつ、そのパルス幅期間が互いに同位相である信号となる。
【０１４１】
したがって、第２のイネーブル回路６２２の各々によるサンプリング制御信号Ｓ１、Ｓ２、Ｓ３…は、第１の動作モードでは、図１７に示される通りとなる。すなわち、まず、図１６において最左端に位置する第１のイネーブル回路６１２の出力信号Ｃ１が、第２群のイネーブル信号ＥＮＢ２１ｘ、ＥＮＢ２２ｘ、ＥＮＢ２３ｘによって、時間軸で３つに順次分割されて、サンプリング制御信号Ｓ１、Ｓ２、Ｓ３となり、次に、左から数えて２番目に位置する第１のイネーブル回路６１２の出力信号Ｃ２が、同様に、第２群のイネーブル信号ＥＮＢ２１ｘ、ＥＮＢ２２ｘ、ＥＮＢ２３ｘによって、時間軸で３つに順次分割されて、サンプリング制御信号Ｓ４、Ｓ５、Ｓ６となり、以下、同様な分割が繰り返される。このため、第１の動作モードにおいて、サンプリング制御信号Ｓ１、Ｓ２、Ｓ３、…は、互いにそのパルス幅が重複することなく、順次シフトして出力されることとなる。
【０１４２】
一方、第２のイネーブル回路６２２の各々によるサンプリング制御信号Ｓ１、Ｓ２、Ｓ３…は、第２の動作モードでは、図１８に示される通りとなる。すなわち、まず、図１６において最左端に位置する第１のイネーブル回路６１２の出力信号Ｃ１が、第２群のイネーブル信号ＥＮＢ２１ｘ、ＥＮＢ２２ｘ、ＥＮＢ２３ｘによって、同時に３つに分配されて、サンプリング制御信号Ｓ１、Ｓ２、Ｓ３となり、次に、左から数えて２番目に位置する第１のイネーブル回路６１２の出力信号Ｃ２が、同様に、第２群のイネーブル信号ＥＮＢ２１ｘ、ＥＮＢ２２ｘ、ＥＮＢ２３ｘによって、同時に３つに分配されて、サンプリング制御信号Ｓ４、Ｓ５、Ｓ６となり、以下、同様な分配が繰り返される。このため、第２の動作モードにおいて、サンプリング制御信号Ｓ１、Ｓ２、Ｓ３、…は、３つ毎に同一となり、かつ、サンプリング制御信号Ｓ１〜Ｓ３、Ｓ４〜Ｓ６、Ｓ７〜Ｓ９、…は、順次シフトして出力されることとなる。
【０１４３】
このように第４実施形態にあっては、まず、Ｘ側のシフトレジスタ６００の各単位回路に対応して出力される転送信号が、第１のイネーブル回路６１２によって時間軸で２つに順次分割され、これにより、互いにパルス幅が重ならない２つの信号が得られる。さらに、当該２つの信号のうち、一方の信号が、第１の動作モードにあっては、第２のイネーブル回路６２２によって時間軸で３つに順次分割され、これにより、パルス幅が互いに重ならない３つのサンプリング信号が得られる一方、第２の動作モードにあっては、第２のイネーブル回路６２２によって同時に３つに分配され、これにより、パルス幅が互いに同一の３つのサンプリング信号が得られる。
【０１４４】
なお、このような第１の動作モードにおける順次駆動の書込、および、第２の動作モードにおける複数本同時駆動の書込は、それぞれ第３実施形態と述べた通りであるので、ここでは、説明を省略する。
【０１４５】
結局、本実施形態にあっては、Ｘ側のシフトレジスタ６００を構成する単位回路の１段に対して、６つのサンプリング制御信号が生成されることになるので、第３実施形態と比較して、さらに、シフトレジスタ６００における単位回路のＸ方向回路ピッチを、さらに緩和させることが可能となる。具体的には、シフトレジスタ６００における単位回路の構成段数が、第１のイネーブル回路６１２による分割数「２」と第２のイネーブル回路６２２による分割数「３」との積の逆数「１／６」に低減されるので、第１実施形態におけるＹ側の狭ピッチ化と相まって画素ピッチの狭小化に大いに貢献することとなる。さらに、シフトレジスタにおける駆動周波数を１／６に低減されるので、これに伴って消費電力を抑えることも可能となる。
【０１４６】
他の点については、第１〜第３実施形態と同様である。すなわち、走査線駆動回路１０４において（Ｙ側の）シフトレジスタ５００を構成する単位回路の狭ピッチ化や、Ｘ側やＹ側のイネーブル回路を、トランスミッションゲートや、一方のチャネル型のＴＦＴを用いた構成しても良い点、これらイネーブル回路を、Ｙ方向またはＸ方向に一定の距離を置いて順次シフトして配置しても良いし、交互に配置しても良い点などは、上記各実施形態と同様である。
【０１４７】
なお、第１群のイネーブル信号ＥＮＢ１１ｘ、ＥＮＢ１２ｘと、第２群のイネーブル信号ＥＮＢ２１ｘ、ＥＮＢ２２ｘ、ＥＮＢ２３ｘとは、例えば、図１４や図１５における信号処理部２０４によりタイミング信号Ｓｄｔとして、入力部２０９による設定や、画像の動きに応じて生成されるものである。
【０１４８】
また、この第４実施形態においては、第１のイネーブル回路６１２による分割数を「２」とし、第２のイネーブル回路６１２による分割数「３」としたが、本発明は、これに限られないことは言うまでもない。
【０１４９】
（液晶装置の全体構成）
次に、上述した各実施形態に係る液晶装置の全体構成について、図１９および図２０を参照して説明する。ここで、図１９は、液晶装置の構成を示す平面図であり、図２０は、図１９におけるＨ−Ｈ’線の断面図である。
【０１５０】
これらの図に示されるように、液晶装置２００は、ＴＦＴ３０や画素電極などが形成されたＴＦＴアレイ基板１０と、対向電極などが形成された対向基板２０とが、互いに電極形成面が対向するように、かつ、一定の間隙を保って挟持された構成となっている。そして、液晶装置２００は、ＴＦＴアレイ基板１０および対向基板２０との間隙に、電気光学材料の一例たる液晶５０をシール材５２によって封入した構造となっている。ここで、対向基板２０における対向面であって、シール材５２の内側には、画面表示領域と周辺領域とを区切るための遮光膜５３が、いわゆる額縁として設けられている。一方、ＴＦＴアレイ基板１０の対向面であって、シール材５２の外側一辺には、データ線駆動回路１０１が、サンプリング回路３０２（図１９または図２０では図示省略）とともに形成されて、データ線を駆動する構成となっている。さらに、この一辺には複数の接続電極１０２が形成されて、画像信号処理回路からの各種タイミング信号や画像信号などを入力する構成となっている。また、この一辺に隣接する２辺には、それぞれ走査線駆動回路１０４が形成されて、走査線をそれぞれ両側から駆動する構成となっている。なお、走査線に供給される走査信号の遅延が問題にならないのであれば、走査線駆動回路１０４を片側１個だけに形成する構成でも良い。ほかに、ＴＦＴアレイ基板１０には、データ線への書込負荷を低減するために、画像信号に先行するタイミングにおいて各データ線所定電位にプリチャージするプリチャージ回路を形成しても良いし、液晶装置の品質や、欠陥などを検査するための検査回路を形成しても良い。
【０１５１】
なお、ＴＦＴアレイ基板１０において、残る一辺には、画面表示領域の両側に設けられた走査線駆動回路１０４の間を接続するための複数の配線１０５が設けられている。また、対向基板２０の四隅では、導通材１０６によって、ＴＦＴアレイ基板１０と対向基板２０との間で電気的導通が図られている。
【０１５２】
ほかに、対向基板２０には、液晶装置２００の用途や必要に応じて、例えば、第１に、カラーフィルタが所定の配列で設けられるとともに、このカラーフィルタの間隙ブラックマトリクスが設けられ、第２に、液晶装置２００に光を照射するバックライトが設けられる。特に色光変調の用途の場合には、カラーフィルタは形成されずにブラックマトリクスが対向基板２０に設けられる。
【０１５３】
くわえて、ＴＦＴ素子アレイ基板１０および対向基板２０の対向面には、それぞれ所定の方向にラビング処理された配向膜（図示省略）などが設けられる一方、その各背面側には、液晶の配位方向に応じた偏光子や、位相差板など（ともに図示省略）がそれぞれ設けられる。ただし、液晶５０として、高分子中に微小粒として分散させた高分子分散型液晶を用いれば、前述の配向膜や、偏光子、位相差版等が不要となる結果、光利用効率が高まるので、高輝度化や低消費電力化などの点において有利である。
【０１５４】
ところで、各実施形態において用いられる走査線駆動回路１０４については、図１９に示されるように、画面表示領域の左右両側に２分割して設けるとともに、走査線３１を画面表示領域の左右両側から交互に配線した構成としても良い。具体的には、例えば、上から数えて、奇数本目の走査線３１については、左右両側に設けられた走査線駆動回路１０４のうち、いずれか一方で、偶数本目の走査線３１については、他方の走査線駆動回路１０４で、それぞれ駆動する構成としても良い。このように構成すれば、２分割された走査線駆動回路１０４により、走査線３１が画面表示領域の左右両側から交互に駆動されるので、走査線駆動回路１０４において、シフトレジスタ５００を構成する単位回路のＹ方向の回路ピッチを倍に緩和することが可能となる。ただし、走査線を両側から同時に駆動する構成の方が、走査信号の遅延時間を低減する観点からは有利である。
【０１５５】
なお、上述した各実施形態においては、ＴＦＴアレイ基板１０をガラス等の透明な絶縁性基板により構成して、当該基板上に画素部のスイッチング素子（ＴＦＴ１１６）や駆動回路の素子を構成するものとして説明したが、本発明はこれに限られるものではない。例えば、基板１０を半導体基板により構成して、当該半導体基板の表面にソース、ドレイン、チャネルが形成された絶縁ゲート型電界効果トランジスタによって、画素のスイッチング素子や駆動回路の素子を構成しても良い。このように基板１０を半導体基板により構成する場合には、透過型として用いることができないため、画素電極１１がアルミニウムなどで形成されて、反射型として用いられることとなる。また、単に、基板１０を透明基板として、画素電極１１を反射型にしても良い。
【０１５６】
さらに、上述した各実施形態にあっては、画素部のスイッチング素子を、ＴＦＴで代表される３端子素子として説明したが、ダイオード等の２端子素子で構成しても良い。ただし、画素のスイッチング素子として２端子素子を用いる場合には、走査線３１を一方の基板に形成し、データ線３５を他方の基板に形成するとともに、２端子素子を、走査線３１またはデータ線３５のいずれか一方と、画素電極１１との間に形成する必要がある。
【０１５７】
また、上述した各実施形態は、電気光学材料として液晶を用いた液晶装置として説明したが、本発明は、これに限られない。例えば、電気光学材料として、液晶のほかに、エレクトロルミネッセンス素子などを用いて、その電気光学効果により表示を行う表示装置にも適用可能である。すなわち、本発明は、上述した液晶装置と類似の構成を有するすべての電気光学装置に適用可能である。
【０１５８】
（液晶装置の応用：液晶プロジェクタ）
次に、上述した各実施形態に係る液晶装置を用いた電子機器の一例として、液晶プロジェクタについて説明する。図２１は、液晶プロジェクタの構成例を示す平面図である。ここで、液晶プロジェクタ１１００とは、上述した電気光学装置としての液晶装置を含む液晶モジュールの３組を、それぞれＲ（赤）、Ｇ（緑）、Ｂ（青）色のライトバルブ１００Ｒ、１００Ｇ、１００Ｂとして用いたものである。
【０１５９】
さて、図２１に示されるように、液晶プロジェクタ１１００では、メタルハライドランプ等の白色光源のランプユニット１１０２から発せられた光が、３枚のミラー１１０６および２枚のダイクロイックミラー１１０８によって、ＲＧＢの３原色に対応するＲ光、Ｇ光、Ｂ光に分離され、各色に対応するライトバルブ１００Ｒ、１００Ｇ、１００Ｂにそれぞれ導かれる。ここで、特にＢ光は、長い光路による光損失を防ぐために、入射レンズ１１２２、リレーレンズ１１２３および出射レンズ１１２４からなるリレーレンズ系１１２１を介して導かれる。そして、ライトバルブ１００Ｒ、１００Ｇ、１００Ｂによりそれぞれ光変調された３原色に対応する光成分は、ダイクロイックプリズム１１１２により再度合成された後、投射レンズ１１１４により、スクリーン１１２０にカラー画像として投射されることとなる。
【０１６０】
なお、ライトバルブ１００Ｒ、１００Ｂ、１００Ｇには、ダイクロイックミラー１１０８によって、Ｒ、Ｇ、Ｂの各原色に対応する光が入射するので、カラーフィルタを設ける必要はない。
【０１６１】
また、液晶プロジェクタのほかにも、電子機器の例としては、液晶テレビや、ビューファインダ型、モニタ直視型のビデオテープレコーダ、カーナビゲーション装置、ページャ、電子手帳、電卓、ワードプロセッサ、ワークステーション、テレビ電話、ＰＯＳ端末、タッチパネルを備えた装置等などが挙げられる。そして、これらの各種電子機器に、本発明に係る電気光学装置が適用可能であるのは言うまでもない。
【０１６２】
【発明の効果】
以上説明したように本発明によれば、比較的簡単な回路構成を用いて画素ピッチの微細化に対応することが可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る液晶装置の全体構成を示すブロック図である。
【図２】同液晶装置における走査線駆動回路の構成を示す回路図である。
【図３】同走査線駆動回路の動作を説明するためのタイミングチャートである。
【図４】（ａ）は、クロックドインバータを示す図であり、（ｂ）は、その実際の構成を示す回路図である。
【図５】（ａ）は、走査線駆動回路（または、データ線駆動回路）の変形例を示す回路図であり、（ｂ）は、そのトランスミッションゲートの実際的な構成の一例を示す回路図であり、（ｃ）は、その他の例を示す回路図である。
【図６】（ａ）は、走査線駆動回路（または、データ線駆動回路）におけるイネーブル回路の配置の一例を示す図であり、（ｂ）は、他の配置を示す図である。
【図７】同液晶装置におけるデータ線駆動回路の構成を示す回路図である。
【図８】同データ線駆動回路の動作を説明するためのタイミングチャートである。
【図９】本発明の第２の実施形態に係る液晶装置の全体構成を示すブロック図である。
【図１０】同液晶装置におけるデータ線駆動回路の動作を説明するためのタイミングチャートである。
【図１１】本発明の第３の実施形態に係る液晶装置の全体構成を示すブロック図である。
【図１２】同液晶装置のデータ線駆動回路において、第１の動作モードである場合の動作を説明するためのタイミングチャートである。
【図１３】同液晶装置のデータ線駆動回路において、第２の動作モードである場合の動作を説明するためのタイミングチャートである。
【図１４】同液晶装置を含む画像信号処理回路の構成の一例を示すブロック図である。
【図１５】同画像信号処理回路の構成の他例を示すブロック図である。
【図１６】本発明の第４の実施形態に係る液晶装置のうち、データ線駆動回路の要部構成を示す回路図である。
【図１７】同データ線駆動回路において、第１の動作モードである場合の動作を説明するためのタイミングチャートである。
【図１８】同データ線駆動回路において、第２の動作モードである場合の動作を説明するためのタイミングチャートである。
【図１９】各実施形態に係る液晶装置の構成を示す平面図である。
【図２０】図１９におけるＨ−Ｈ’断面図である。
【図２１】各実施形態のいずれかの液晶装置を用いた液晶プロジェクタの構成を示す平面図である。
【符号の説明】
１ａ…液晶表示部
１０…ＴＦＴアレイ基板
１１…画素電極
２０…対向基板
３０…ＴＦＴ
３１…走査線
３２…容量線
３５…データ線（ソース電極）
１０１…データ線駆動回路
１０４…走査線駆動回路
２００…液晶装置
２０４…信号処理部
２０９…入力部
２１１…マイコン
２１４…動き検出部
３０２…サンプリングスイッチ
４００〜４０２…画像信号線
５００…（Ｙ側の）シフトレジスタ
５０２…（Ｙ側の）イネーブル回路
５０３…ＮＡＮＤゲート
５０４…インバータ
５０５…トランスミッションゲート
５０７…ＴＦＴ
６００…（Ｘ側の）シフトレジスタ
６０２…（Ｘ側の）イネーブル回路
６０３…ＮＡＮＤゲート
６０４…インバータ
６１２…第１のイネーブル回路
６１３…第１のＮＡＮＤゲート
６１４…第１のインバータ
６２２…第２のイネーブル回路
６２３…第２のＮＡＮＤゲート
６２４…第２のインバータ
Ｖｉ、ＶＩＤ１、ＶＩＤ２、ＶＩＤ３…画像信号
ＬＹ２〜…（Ｙ側の）単位回路
ＬＸ１〜…（Ｘ側の）単位回路
Ａ１〜、Ｂ１〜…転送信号
ＥＮＢ１ｙ、ＥＮＢ２ｙ、ＥＮＢ３ｙ…（Ｙ側の）イネーブル信号
ＥＮＢ１ｘ、ＥＮＢ２ｘ、ＥＮＢ３ｘ…（Ｘ側の）イネーブル信号
ＥＮＢ１１ｘ、ＥＮＢ１２ｘ、ＥＮＢ１３ｘ…第１群のイネーブル信号
ＥＮＢ２１ｘ、ＥＮＢ２２ｘ、ＥＮＢ２３ｘ…第２群のイネーブル信号
Ｙ１〜…走査信号
Ｓ１〜…サンプリング制御信号
Ｓｍｖ…検出信号
【図１】
2004109985.tif 000003
【図２】
2004109985.tif 000004
【図３】
2004109985.tif 000005
【図４】
2004109985.tif 000006
【図５】
2004109985.tif 000007
【図６】
2004109985.tif 000008
【図７】
2004109985.tif 000009
【図８】
2004109985.tif 000010
【図９】
2004109985.tif 000011
【図１０】
2004109985.tif 000012
【図１１】
2004109985.tif 000013
【図１２】
2004109985.tif 000014
【図１３】
2004109985.tif 000015
【図１４】
2004109985.tif 000016
【図１５】
2004109985.tif 000017
【図１６】
2004109985.tif 000018
【図１７】
2004109985.tif 000019
【図１８】
2004109985.tif 000020
【図１９】
2004109985.tif 000021
【図２０】
2004109985.tif 000022
【図２１】
2004109985.tif 000023