(57)【要約】【課題】半導体基板上にＭＯＮＯＳ型メモリセルが形成された高性能な半導体装置とその製造方法を提供する。【解決手段】半導体基板と、この半導体基板に形成された、電荷蓄積層となるシリコン窒化膜を含む積層構造の第１のゲート絶縁膜を有するメモリセルと、前記半導体基板に形成された、第２のゲート絶縁膜を有するトランジスタとを備えた半導体装置において、メモリセルのソース，ドレイン拡散層は、第１のゲート絶縁膜の一部により覆われており、トランジスタのソース，ドレイン拡散層の表面には金属シリサイド膜が形成されている。【選択図】　図１
2004039866.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、この半導体基板に形成された、電荷蓄積層となるシリコン窒化膜を含む積層構造の第１のゲート絶縁膜を有するメモリセルと、前記半導体基板に形成された、第２のゲート絶縁膜を有するトランジスタとを備えた半導体装置において、
前記メモリセルのソース，ドレイン拡散層は、前記第１のゲート絶縁膜の一部により覆われており、
前記トランジスタのソース，ドレイン拡散層の表面には金属シリサイド膜が形成されている
ことを特徴とする半導体装置。
【請求項２】
前記メモリセル及びトランジスタのゲート電極の表面に金属シリサイド膜が形成されている
ことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記メモリセルのソース，ドレイン拡散層は、前記第１のゲート絶縁膜における前記シリコン窒化膜により覆われている
ことを特徴とする請求項１記載の半導体装置。
【請求項４】
前記第１のゲート絶縁膜は、トンネル絶縁膜、このトンネル絶縁膜上に形成された前記シリコン窒化膜及び、前記シリコン窒化膜上に重ねられたブロック絶縁膜の積層構造を有し、前記メモリセルのソース，ドレイン拡散層は、前記第１のゲート絶縁膜における前記トンネル絶縁膜により覆われていることを特徴とする請求項１記載の半導体装置。
【請求項５】
半導体基板と、この半導体基板に形成された、電荷蓄積層となるシリコン窒化膜を含む積層構造のゲート絶縁膜を有する複数のメモリセルと、前記メモリセルを覆う層間絶縁膜上に形成された配線と、前記層間絶縁膜に埋め込まれて前記メモリセルのソース，ドレイン拡散層の少なくとも一方と前記配線との間を接続するコンタクトプラグとを有し、
前記メモリセルのゲート絶縁膜に用いられるシリコン窒化膜が前記コンタクトプラグに隣接する素子分離領域上にも配置されている
ことを特徴とする半導体装置。
【請求項６】
前記コンタクトプラグは前記素子分離領域にセルフアラインされてソース，ドレイン拡散層の少なくもと一方にコンタクトしている
ことを特徴とする請求項５記載の半導体装置。
【請求項７】
前記層間絶縁膜の下地に前記メモリセル及び素子分離領域を覆ってシリコン窒化膜からなるバリア絶縁膜が形成され、前記素子分離領域上は前記メモリセルのゲート絶縁膜に用いられるシリコン窒化膜と前記バリア絶縁膜のシリコン窒化膜との積層膜で覆われている
ことを特徴とする請求項５記載の半導体装置。
【請求項８】
前記素子分離領域上のシリコン窒化膜は、前記コンタクトプラグ埋め込みのための前記層間絶縁膜エッチングにおけるエッチングストッパとして用いられる
ことを特徴とする請求項５記載の半導体装置。
【請求項９】
半導体基板のセルアレイ領域に電荷蓄積層となるシリコン窒化膜を含む積層構造の第１のゲート絶縁膜を形成する工程と、
前記半導体基板のトランジスタ回路領域に第２のゲート絶縁膜を形成する工程と、
前記第１及び第２のゲート絶縁膜上にメモリセル及びトランジスタのゲート電極を形成する工程と、
前記セルアレイ領域及びトランジスタ回路領域にそれぞれ必要なソース，ドレイン拡散層を形成する工程と、
前記セルアレイ領域が前記シリコン窒化膜で覆われた状態で前記トランジスタ回路領域のソース，ドレイン拡散層を露出させる工程と、
前記トランジスタ回路領域の露出したソース，ドレイン拡散層の表面に金属シリサイド膜を形成する工程とを有する
ことを特徴とする半導体装置の製造方法。
【請求項１０】
前記ゲート電極を形成した後、そのゲート電極の側面に側壁絶縁膜を形成する工程を有し、
前記トランジスタ回路領域のソース，ドレイン拡散層を露出させる工程は、前記ゲート電極及び側壁絶縁膜をマスクとし、前記セルアレイ領域の前記シリコン窒化膜をエッチングストッパとして、前記トランジスタ回路領域の第１のゲート絶縁膜及びトランジスタ回路領域の第２のゲート絶縁膜をエッチングするものである
ことを特徴とする請求項９記載の半導体装置の製造方法。
【請求項１１】
前記トランジスタ回路領域でソース，ドレイン拡散層の表面に金属シリサイド膜を形成する工程において同時に、前記メモリセル及びトランジスタのゲート電極表面に金属シリサイド膜を形成する
ことを特徴とする請求項９記載の半導体装置の製造方法。
【請求項１２】
前記金属シリサイド膜を形成した後、前記セルアレイ領域のソース，ドレイン拡散層上の前記シリコン窒化膜をエッチング除去する工程を有する
ことを特徴とする請求項９記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、電荷蓄積層としてシリコン窒化膜を用いた不揮発性メモリセルを有する半導体装置とその製造方法に関する。
【０００２】
【従来の技術】
電気的な書き込み及び消去が可能な不揮発性半導体記憶装置のひとつとして、電荷蓄積層にシリコン窒化膜を用いたＭＯＮＯＳ型メモリセルが知られている。このメモリセルのゲート絶縁膜は具体的に、トンネル絶縁膜／シリコン窒化膜／ブロック絶縁膜の積層構造として形成される。
【０００３】
ＭＯＮＯＳ型セルは浮遊ゲート型メモリセルと異なり、ゲート電極が単層構造である。このために、同じく単層ゲート構造である通常のＭＯＳトランジスタ回路と共にセルアレイを同一半導体基板に形成する場合に、プロセスの共通化が容易であるという特徴がある。
【０００４】
ＭＯＳトランジスタの高速化技術として、ゲート電極とソース，ドレイン拡散層の表面をシリサイド化するサリサイド構造およびプロセスが提案されている。このサリサイド構造ではソース，ドレイン拡散層領域のシリコン基板が金属と反応してシリサイド化するために、とくにソース，ドレイン拡散層が浅い場合にジャンクションリークを引き起こすという問題がある。
【０００５】
【発明が解決しようとする課題】
従って、ＭＯＮＯＳ型メモリセルとロジック回路を混載する場合に、サリサイド構造を適用しようとすると、問題が深刻になる。ＭＯＮＯＳ型セルでは、通常のＭＯＳトランジスタと比較してソース，ドレイン拡散層が浅く、同時にシリサイド化を行おうとすると、セルアレイ領域においてソース，ドレイン拡散層の接合リークを生じ易いからである。
【０００６】
この発明は、半導体基板上にＭＯＮＯＳ型メモリセルが形成された高性能の半導体装置とその製造方法を提供することを目的としている。
【０００７】
【課題を解決するための手段】
この発明は、半導体基板と、この半導体基板に形成された、電荷蓄積層となるシリコン窒化膜を含む積層構造の第１のゲート絶縁膜を有するメモリセルと、前記半導体基板に形成された、第２のゲート絶縁膜を有するトランジスタとを備えた半導体装置において、前記メモリセルのソース，ドレイン拡散層は、前記第１のゲート絶縁膜の一部により覆われており、前記トランジスタのソース，ドレイン拡散層の表面には金属シリサイド膜が形成されていることを特徴とする。
【０００８】
この発明によると、メモリセルと共に集積されるトランジスタのソース，ドレイン拡散層には、金属シリサイド膜が形成されるが、メモリセルのソース，ドレイン拡散層には金属シリサイド膜が形成されない状態とする。これにより、メモリセルのソース，ドレイン拡散層が浅い場合に、ここに金属シリサイドを形成することによる接合リークの増大を防止することが可能になる。
【０００９】
具体的にメモリセルの第１のゲート絶縁膜は、トンネル絶縁膜、このトンネル絶縁膜上に形成されたシリコン窒化膜及び、このシリコン窒化膜上に重ねられたブロック絶縁膜の積層構造を有するものとする。そしてサリサイド工程で、メモリセルのソース，ドレイン拡散層がメモリセルのゲート絶縁膜に用いられるシリコン窒化膜により覆われた状態とすることにより、トランジスタ回路でのみソース，ドレイン拡散層にシリサイド膜を形成することができる。なお金属シリサイド膜は好ましくは、メモリセル及びトランジスタのゲート電極の表面にも形成されるものとする。
【００１０】
この発明に係る半導体装置はまた、半導体基板と、この半導体基板に形成された、電荷蓄積層となるシリコン窒化膜を含む積層構造のゲート絶縁膜を有する複数のメモリセルと、前記メモリセルを覆う層間絶縁膜上に形成された配線と、前記層間絶縁膜に埋め込まれて前記メモリセルのソース，ドレイン拡散層の少なくとも一方と前記配線との間を接続するコンタクトプラグとを有し、前記メモリセルのゲート絶縁膜に用いられるシリコン窒化膜が前記コンタクトプラグに隣接する素子分離領域上にも配置されていることを特徴とする。
【００１１】
この発明によると、ＭＯＮＯＳ型メモリセルのゲート絶縁膜に用いられるシリコン窒化膜を素子分離領域に残すことによって、コンタクトプラグ形成時のエッチングストッパとなり、ＭＯＮＯＳ型セルアレイの信頼性向上と高集積化が可能になる。
【００１２】
この発明に係る半導体装置の製造方法は、半導体基板のセルアレイ領域に電荷蓄積層となるシリコン窒化膜を含む積層構造の第１のゲート絶縁膜を形成する工程と、前記半導体基板のトランジスタ回路領域に第２のゲート絶縁膜を形成する工程と、前記第１及び第２のゲート絶縁膜上にメモリセル及びトランジスタのゲート電極を形成する工程と、前記セルアレイ領域及びトランジスタ回路領域にそれぞれ必要なソース，ドレイン拡散層を形成する工程と、前記セルアレイ領域が前記シリコン窒化膜で覆われた状態で前記トランジスタ回路領域のソース，ドレイン拡散層を露出させる工程と、前記トランジスタ回路領域の露出したソース，ドレイン拡散層の表面に金属シリサイド膜を形成する工程とを有することを特徴とする。
【００１３】
この発明の製造方法において好ましくは、ゲート電極を形成した後、そのゲート電極の側面に側壁絶縁膜を形成する工程を有し、トランジスタ回路領域のソース，ドレイン拡散層を露出させる工程は、ゲート電極及び側壁絶縁膜をマスクとし、セルアレイ領域の前記シリコン窒化膜をエッチングストッパとして、トランジスタ回路領域の第１のゲート絶縁膜及びトランジスタ回路領域の第２のゲート絶縁膜をエッチングする。これにより、メモリセル領域ではソース，ドレイン拡散層上をシリコン窒化膜で覆って、シリサイド化を防止することができる。
【００１４】
なお、トランジスタのソース，ドレイン拡散層表面に金属シリサイド膜を形成する工程では同時に、メモリセル及びトランジスタのゲート電極表面に金属シリサイド膜を形成するものとする。
セルアレイ領域のソース，ドレイン拡散層上のシリコン窒化膜は、この部分での金属シリサイド膜形成を防止するブロックとして残すものであるから、シリサイド化工程の後は、セルアレイ領域のソース，ドレイン拡散層上のシリコン窒化膜をエッチング除去してもよい。
【００１５】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態を説明する。
［実施の形態１］
図１は、実施の形態によるセルアレイとＣＭＯＳロジック回路の混載構造を断面図で示している。図では、セルアレイの中の一つのＭＯＮＯＳ型メモリセル（以下、単にＭＯＮＯＳセルという）と、ロジック回路内の一つずつの表面チャネル型のｐチャネルＭＯＳトランジスタ（以下、ＰＭＯＳ−ＦＥＴ）とｎチャネルＭＯＳトランジスタ（以下、単にＮＭＯＳ−ＦＥＴ）を代表的に示している。
【００１６】
シリコン基板１０はｐ型であり、このシリコン基板１０のセルアレイ領域には、ｎ型ウェル１１ａとｐ型ウェル１２ａが形成されている。ロジック回路（トランジスタ回路）のＮＭＯＳ−ＦＥＴ領域には、Ｐ型ウェル１２ｂが、ＰＭＯＳ−ＦＥＴ領域にはｎ型ウェル１１ｂがそれぞれ形成されている。各ウェルの不純物濃度や深さは、回路領域に応じて最適設定される。セルアレイ領域のｐ型ウェル１２ａと、トランジスタ回路領域のｐ型ウェル１２ｂとは、分離されて形成される。
【００１７】
ＭＯＮＯＳセルは、ｐ型ウェル１２ａの表面に形成された積層絶縁膜構造のゲート絶縁膜２０を有する。具体的にゲート絶縁膜２０は、例えば０．５〜１０（ｎｍ）の厚さからなるシリコン酸化膜またはオキシナイトライド膜からなるトンネル絶縁膜（第１の絶縁膜）２１と、電荷蓄積層として作用する３〜５０ｎｍのシリコン窒化膜２２及び、シリコン酸化膜またはオキシナイトライド膜からなるブロック絶縁膜２３の積層膜である。
【００１８】
ＮＭＯＳ−ＦＥＴ及びＰＭＯＳ−ＦＥＴは、それぞれｐ型ウェル１２ｂ及びｎ型ウェル１１ｂ上に形成された、０．５〜４０ｎｍの範囲の厚さのシリコン酸化膜またはオキシナイトライド膜からなるゲート絶縁膜２４を有する。
【００１９】
各ゲート絶縁膜２０，２４上には、１０〜５００ｎｍの厚さの多結晶シリコン膜からなるゲート電極２５が形成されている。ゲート電極２５には、回路領域に応じてｐ型，ｎ型の不純物がドープされている。
【００２０】
セルアレイ領域には、ゲート電極２５とその側面に形成した側壁絶縁膜２６をマスクとしてイオン注入を行って、ｎ型のソース，ドレイン拡散層３０が形成される。ロジック回路領域のＮＭＯＳ−ＦＥＴ領域、ＰＭＯＳ−ＦＥＴ領域にはそれぞれ、ゲート電極２５をマスクとしてイオン注入を行って低濃度のソース，ドレイン拡散層３１，３３が形成され、ゲート電極２５と側壁絶縁膜２６をマスクとしてイオン注入を行って高濃度で深いソース，ドレイン拡散層３２，３４が形成されている。
【００２１】
ゲート電極２５の表面には、ＴｉＳｉやＣｏＳｉなどの金属シリサイド膜２７が１〜４０（ｎｍ）の厚さで形成されている。このシリサイド膜２７の厚さは、セルアレイ領域とロジック回路領域とで変わらず、略一定である。ロジック回路領域のソース，ドレインか拡散層表面にも同時に、金属シリサイド膜２７が形成されている。但し、セルアレイ領域では、ソース，ドレイン拡散層上はトンネル絶縁膜２１およびシリコン窒化膜２２で覆われた状態として、シリサイド膜は形成されていない。
【００２２】
この実施の形態の構造を実現するための具体的な製造方法を、図２〜図８を参照して説明する。シリコン基板１０にはまず、図２に示すように、それぞれの回路領域に必要にウェル形成を行う。シリコン基板１０は、例えばボロンを１０１４〜１０１９（ｃｍ−３）の濃度で含むｐ型であるとする。この基板に、リンまたは砒素、アンチモン等のイオンを、３０〜１０００（ｋｅＶ）の加速エネルギー、１×１０１１〜１×１０１５（ｃｍ−２）のドーズ量で注入して、ｎ型ウェル１１ａ，１１ｂを形成する。これらのｎ型ウェル１１ａ，１１ｂは、一体のものでよい。
【００２３】
また、セルアレイ領域およびＮＭＯＳ−ＦＥＴ領域には、ボロンを１００〜１０００（ｋｅＶ）の加速エネルギー、１×１０１１〜１×１０１５（ｃｍ−２）のドーズ量で注入して、ｐ型ウェル１２ａ，１２ｂを形成する。これらのｐ型ウェル１２ａ，１２ｂは、レジストマスクを用いて選択的にイオン注入を行うことで、物理的に分離されたものとして形成する。
【００２４】
さらに、各回路領域に、必要に応じてしきい値調整のためのチャネルイオン注入を行う。例えば、レジストマスクを形成して、ボロンやインジウム等の不純物を１×１０１１〜１×１０１４（ｃｍ−２）のドーズ量で、セルアレイ領域およびＮＭＯＳ−ＦＥＴ領域にチャネルイオン注入する。同様に、ＰＭＯＳ−ＦＥＴ領域にも、リンまたは砒素等の不純物を１×１０１１〜１×１０１４（ｃｍ−２）のドーズ量でチャネルイオン注入する。
【００２５】
続いて、セルアレイ領域には、積層構造のゲート絶縁膜２０を形成し、ロジック回路領域には、単層のゲート絶縁膜２４を形成する。この工程を具体的に説明すると、まず、ＭＯＮＯＳセルのトンネル絶縁膜２１となるシリコン酸化膜またはオキシナイトライド膜を０．５〜１０（ｎｍ）の厚さで形成し、その後３〜５０（ｎｍ）の厚さのシリコン窒化膜２２を形成し、さらにその上に３〜３０ｎｍの厚さのシリコン酸化膜またはオキシナイトライド膜からなるブロック絶縁膜２３を形成する。これにより、ＯＮＯ構造のゲート絶縁膜２０が得られる。
【００２６】
つぎに、セルアレイ領域をレジストで覆い、ロジック回路領域のゲート絶縁膜２０を選択的に除去した後、レジストを除去し、ＮＭＯＳ−ＦＥＴおよびＰＭＯＳ−ＦＥＴのゲート絶縁膜２４として、シリコン酸化膜またはオキシナイトライド膜を０．５〜４０（ｎｍ）の厚さで形成する。ゲート絶縁膜２４は、ＮＭＯＳ−ＦＥＴおよびＰＭＯＳ−ＦＥＴ領域で同じ膜厚としてもよいが、高電圧用、低電圧用ＦＥＴに応じて、複数種類のゲート絶縁膜を作り分けることもある。
【００２７】
次に、ゲート電極材料膜となるポリシリコン膜（又はアモルファスシリコン膜）２５ａを、１０〜５００（ｎｍ）の厚さで全面に堆積する。以上により、図２の構造が得られる。シリコン膜２５ａは不純物を添加しない膜であることが後の工程で、拡散層と同時にゲート電極に不純物を注入するためには望ましい。
なお、図では示していないが、ゲート絶縁膜形成前又は形成後に素子分離領域を形成する工程が入る。例えばＳＴＩ技術により、シリコン酸化膜からなる素子分離絶縁膜を、０．０５〜０．５（ｕｍ）の深さでシリコン基板中に埋め込み形成しておく。
【００２８】
次にリソグラフィと異方性エッチング（ＲＩＥ）により、図３に示すように、各回路領域にゲート電極２５をパターニングする。このとき、セルアレイ領域のブロック絶縁膜２３およびロジック回路領域のゲート絶縁膜２４でエッチングを止めることにより、図３の形状を得る。
【００２９】
次に、図４に示すように、ＰＭＯＳ−ＦＥＴ領域をレジスト４１で覆った状態で、リン（Ｐ）または砒素（Ａｓ）をイオン注入して、ＭＯＮＯＳセルおよびＮＭＯＳ−ＦＥＴのソース，ドレイン拡散層３０，３１を形成する。このとき、ＭＯＮＯＳセルおよびＮＭＯＳ−ＦＥＴのゲート電極２５は、ｎ型にドーピングされる。なお図４では、説明を簡単にするため、ＭＯＮＯＳセルおよびＮＭＯＳ−ＦＥＴのソース，ドレイン領域に対する同時にイオン注入を行うように示しているが、実際の工程では、セルアレイ領域と、ＮＭＯＳ−ＦＥＴ領域への不純物注入は、別々にそれぞれに最適の条件で行われる。図４の例は、ＮＭＯＳ−ＦＥＴのソース，ドレイン拡散層３１がｎ−型層てあって、セルアレイのｎ型ソース，ドレイン拡散層３０より浅く且つ低濃度にイオン注入された様子を示している。
【００３０】
次に、図５に示すように、セルアレイ領域及びＮＭＯＳ−ＦＥＴ領域をレジスト４２で覆って、ボロン（Ｂ）またはＢＦ２をイオン注入して、ＰＭＯＳ−ＦＥＴのゲート電極２５をｐ型にドーピングすると共に、低濃度のｐ−型ソース，ドレイン拡散層３３を形成する。そしてレジスト４２を除去して、図６の構造を得る。
【００３１】
続いて、シリコン酸化膜を５〜２００（ｎｍ）の厚さで堆積した後、異方性エッチングを行うことにより、図７に示すように、各ゲート電極２５の側面に側壁絶縁膜２６を形成する。このとき、シリコン酸化膜エッチングでセルアレイ領域のブロック絶縁膜２３及びロジック回路領域のゲート絶縁膜２４がエッチングされるが、図７に示すように、セルアレイ領域の拡散層３０上には、少なくとも電荷蓄積層であるシリコン窒化膜２２が残るようにする。
【００３２】
次に、ロジック回路領域のＰＭＯＳ−ＦＥＴ及びＮＭＯＳ−ＦＥＴ領域にそれぞれ不純物のイオン注入を行って、図８に示すように、高濃度のｐ＋型及びｎ＋型のソース，ドレイン拡散層３２，３４を形成する。これにより、ＮＭＯＳ−ＦＥＴ，ＰＭＯＳ−ＦＥＴは、浅い低濃度層とこれより深い高濃度層からなるＬＤＤ構造となる。ゲート電極２５にも同時に不純物がドープされ、より高濃度となる。
【００３３】
ここでは、ＭＯＮＯＳセルはＬＤＤ構造としていないが、ＬＤＤ構造を導入することもできる。また、ＭＯＮＯＳセルのソース，ドレイン拡散層３０を、側壁絶縁膜２６を形成した後に、ゲート電極２５と側壁絶縁膜２６をマスクとしてイオン注入を行って形成することもできる。
【００３４】
以上の工程を経た結果、図８に示すように、ＭＯＮＯＳセル、ＮＭＯＳ−ＦＥＴ、ＰＭＯＳ−ＦＥＴのゲート電極２５および、ＮＭＯＳ−ＦＥＴとＰＭＯＳ−ＦＥＴの拡散層領域のシリコン基板が露出し、ＭＯＮＯＳセルの拡散層領域はトンネル絶縁膜２１およびシリコン窒化膜２２で覆われた状態となる。
【００３５】
この後、フッ酸によるエッチング等の前処理を行った後、Ｔｉ，Ｃｏ，Ｎｉ，Ｐｄ等の高融点金属を１〜４０（ｎｍ）の範囲内で全面に堆積した後、４００〜１０００℃の範囲の熱工程を加えて、図１に示すように、各ゲート電極２５の表面及び、ロジック回路領域のソース，ドレイン拡散層表面に金属シリサイド膜２７を形成する。未反応の金属は、例えば硫酸と過酸化水溶液からなるエッチングにより除去する。ＭＯＮＯＳセルの拡散層はシリコン窒化膜２２がサリサイドブロックとして働くためシリサイド膜は形成されない。
【００３６】
セルアレイに浮遊ゲート構造のメモリセルを用いる場合には、ゲート構造が複雑になるため、通常、ゲート電極へのイオン注入工程とソース，ドレイン拡散層形成のイオン注入工程を別々に行う必要がある。これに対して、ＭＯＮＯＳセルを用いるこの実施の形態の場合、ゲート電極が単層であるために工程が簡単になるだけでなく、ゲート電極とソース，ドレイン拡散層への不純物イオン注入も同時に行うことができる結果して、工程数が少なくなる効果がある。
【００３７】
また、ゲート電極がシリサイド層を有するため、抵抗が低くなり、高速動作が可能となる。さらに、ＰＭＯＳ−ＦＥＴおよびＮＭＯＳ−ＦＥＴの拡散層が低抵抗のシリサイド層を有するためにオン電流が大きく、オン抵抗が小さくなり、トランジスタ動作の高速化、高性能化が実現される。一方、ＭＯＮＯＳセルの拡散層はシリサイド化されないため、ジャンクションリークの増大が抑えられ、メモリセルの信頼性が向上する。
【００３８】
さらにこの実施の形態では、ＭＯＮＯＳセルの電荷蓄積層であるシリコン窒化膜をサリサイドブロックとして用いている。このため、シリサイド層を選択的に形成するための余分な工程が不要であり、工程数が削減できる。
とくにこの実施の形態は、ＣＭＯＳロジック回路とＭＯＮＯＳセルアレイとを同一半導体基板上に混載する半導体装置において有効であるが、ロジック回路がＣＭＯＳ構成でない場合にも勿論適用可能である。
【００３９】
［実施の形態２］
この発明の別の実施の形態による構造を、図９に示す。先の実施の形態と対応する部分には同一符号を付してある。先の実施の形態の図１と異なる点は、ＭＯＮＯＳセルのソース，ドレイン拡散層上のシリコン窒化膜２２が除去され、ソース，ドレイン拡散層がトンネル絶縁膜２１で覆われた状態になっていること、及びＭＯＮＯＳセルのゲート電極をｐ型導電性にしていることである。また製造工程的には、ＭＯＮＯＳセルのソース，ドレイン拡散層３０は、シリサイド膜２７を形成した後に、トンネル絶縁膜２１を通してイオン注入を行うことによって形成する。
【００４０】
この実施の形態の製造方法を、図１０〜図１９を参照して説明する。あらかじめ不純物としてボロンを１０１４〜１０１９（ｃｍ−３）の濃度で含むｐ型シリコン基板１０上にレジストを塗布し、リソグラフィを行い、例えばリンまたは砒素、アンチモンなどのイオンを、例えば３０〜１０００（ｋｅＶ）の加速エネルギー、１×１０１１〜１×１０１５（ｃｍ−２）のドーズ量で注入して、図１０に示すように、ｎ型ウェル１１ａ，１１ｂを形成する。また、セルアレイ領域およびＮＭＯＳ領域には例えばボロンを１００〜１０００（ｋｅＶ）の加速エネルギー、１×１０１１〜１×１０１５（ｃｍ−２）のドーズ量で注入して、ｐ型ウェル１２ａ，１２ｂを形成する。
【００４１】
さらにレジストを塗布後、リソグラフィを行い、ボロンやインジウム等の不純物を１×１０１１〜１×１０１４（ｃｍ−２）のドーズ量で、セルアレイ領域およびＮＭＯＳ−ＦＥＴ領域にチャネルイオンとして注入する。同様に、レジストを塗布後、リソグラフィを行い、リンまたは砒素等の不純物を１×１０１１〜１×１０１４（ｃｍ−２）のドーズ量で、ＰＭＯＳ−ＦＥＴ領域にチャネルイオンとして注入する。
【００４２】
続いて、シリコン基板１０上にＭＯＮＯＳセルのトンネル絶縁膜２１となるシリコン酸化膜またはオキシナイトライド膜を０．５〜１０（ｎｍ）の厚さで形成し、その後３〜５０（ｎｍ）の厚さのシリコン窒化膜２２を形成し、さらにその上に３〜３０ｎｍの厚さのシリコン酸化膜またはオキシナイトライド膜からなるブロック絶縁膜２３を形成する。これにより、ＭＯＮＯＳセルのゲート絶縁膜２０となるＯＮＯ膜を形成する。つぎに、セルアレイ領域上をレジストで覆い、ＮＭＯＳ−ＦＥＴおよびＰＭＯＳ−ＦＥＴ領域上のＯＮＯ膜を選択的に除去した後、レジストを除去し、ＮＭＯＳ−ＦＥＴおよびＰＭＯＳ−ＦＥＴのゲート絶縁膜２４となるシリコン酸化膜またはオキシナイトライド膜を０．５〜４０（ｎｍ）の厚さで形成する。このときゲート絶縁膜はすべてのＮＭＯＳ−ＦＥＴおよびＰＭＯＳ−ＦＥＴ領域で同じ膜厚としてもよいし、複数種類の厚さで作り分けてもよい。
【００４３】
次にポリシリコン膜（又はアモルファスシリコン膜）２５ａを１０〜５００（ｎｍ）の厚さで全面に堆積し、その上にシリコン酸化膜５１を１〜２０（ｎｍ）の範囲で形成して、図１０に示す形状を得る。なお、図示はしないが、ゲート絶縁膜の形成と前後して、例えばシリコン酸化膜からなる素子分離領域を０．０５〜０．５（ｕｍ）の深さでシリコン基板中に形成する。
【００４４】
次にレジストを塗布後リソグラフィを行って、図１１に示すようにＮＭＯＳ−ＦＥＴ領域をレジストマスク５２で覆い、不純物をイオン注入することでＭＯＮＯＳセルおよびＰＭＯＳ−ＦＥＴのゲートポリシリコン膜２５ａをｐ型にする。引き続き、図１２に示すように、セルアレイ領域及びＰＭＯＳ−ＦＥＴ領域をレジストマスク５３で覆って不純物をイオン注入して、ＮＭＯＳ−ＦＥＴ領域のゲートポリシリコン膜２５ａをｎ型にドープする。その後、レジストを剥離し、更にシリコン酸化膜５１をエッチング除去して、図１３の形状を得る。
【００４５】
次にリソグラフィと異方性エッチングで各素子領域のゲート電極２５をパターニングし、ＭＯＮＯＳセルのブロック絶縁膜２３およびＭＯＳ−ＦＥＴのゲート絶縁膜２４でエッチングを止めることにより、図１４の形状を得る。さらにＰＭＯＳ−ＦＥＴおよびＭＯＮＯＳセル領域をレジスト５４で覆った状態で、リンまたは砒素の不純物をＮＭＯＳ−ＦＥＴ領域に注入して、図１５に示すように、ｎ型のソース，ドレイン拡散層３１を形成する。
【００４６】
同様に、図１６に示すように、ＭＯＮＯＳセルおよびＮＭＯＳ−ＦＥＴ領域をレジスト５５で覆って、ボロンまたはＢＦ２の不純物をＰＭＯＳ−ＦＥＴ領域に注入して、ｐ型のソース，ドレイン拡散層３３を形成する。ＮＭＯＳ−ＦＥＴおよびＰＭＯＳ−ＦＥＴへの不純物注入はトランジスタの種類によって複数回にわけて行ってもよい。以上の工程によって、図１７に示したように、ＮＭＯＳ−ＦＥＴ、ＰＭＯＳ−ＦＥＴ領域のソース，ドレイン拡散層３１，３３を形成する。
【００４７】
つぎにシリコン酸化膜を５〜２００（ｎｍ）の厚さで堆積した後、異方性エッチングを行うことにより、図１８に示すように側壁絶縁膜２６を形成する。このとき、ＭＯＮＯＳ領域の拡散層上には、少なくとも電荷蓄積層であるシリコン窒化膜２２が残るようにする。
【００４８】
次に先に示した拡散層への不純物への注入と同様の方法で、ＮＭＯＳ−ＦＥＴおよびＰＭＯＳ−ＦＥＴ領域にそれぞれ不純物をイオン注入して、図１９に示すように、高濃度で深いｎ型ソース，ドレイン拡散層３２及び高濃度で深いｐ型ソース，ドレイン拡散層３４を形成し、これらの工程で同時に、ゲート電極への不純物注入を行って、ＬＤＤ構造を得る。以上の工程を経た結果、ＭＯＮＯＳセル、ＮＭＯＳ−ＦＥＴ、ＰＭＯＳ−ＦＥＴのゲート電極２５およびＮＭＯＳ−ＦＥＴ、ＰＭＯＳ−ＦＥＴの拡散層領域のシリコン基板が露出し、ＭＯＮＯＳセルの拡散層領域のシリコン基板はトンネル絶縁膜２１およびシリコン窒化膜２２で覆われた状態となる。
【００４９】
この後、フッ酸によるエッチング等の前処理を行った後、例えばＴｉ，Ｃｏ，Ｎｉ，Ｐｄなどのシリサイドを形成する金属を１〜４０（ｎｍ）の範囲内で全面に堆積した後、４００〜１０００℃の範囲の熱工程を加えて、図２０に示すように、各ソース，ドレイン拡散層及びゲート電極にシリサイド膜２７を形成する。未反応の不要な金属は例えば硫酸と過酸化水溶液からなるエッチングにより除去して、サリサイド構造を得る。このとき、ＭＯＮＯＳセルのソース，ドレイン領域はシリコン窒化膜がサリサイドブロックとして働くためシリサイド層は形成されない。
【００５０】
次に、図９に示すように、ＭＯＮＯＳセルの拡散形成領域上に残したシリコン窒化膜２２を異方性エッチングによって除去する。このときＰＭＯＳ−ＦＥＴおよびＮＭＯＳ−ＦＥＴ領域はシリコン酸化膜等の絶縁膜及びレジストで覆って、シリサイド層がエッチングされることを防いでもよい。さらにＰＭＯＳ−ＦＥＴおよびＮＭＯＳ−ＦＥＴ領域をシリコン酸化膜等の絶縁膜及びレジストで覆った状態で、トンネル酸化膜２１を通してリンまたは砒素の不純物をＭＯＮＯＳセル領域にイオン注入して、セルアレイのｎ型ソース，ドレイン拡散層３０を形成する。
【００５１】
この実施の形態では、先の実施の形態の効果に加えて次の効果が得られる。ＭＯＮＯＳセルのゲート電極がｐ型に形成されているため、消去動作を高速化することができる。また、ＭＯＮＯＳセルへの拡散層不純物注入を薄いトンネル酸化膜越しに行っているため、低いエネルギーで注入を行うことが可能で、さらに注入時に側壁絶縁膜が形成されているために拡散層とゲート電極とのオーバーラップを小さくすることが可能となり、ショートチャネル特性に起因するメモリセルトランジスタの性能低下を防止することができる。
なお、この実施の形態２において、ＭＯＮＯＳセルのゲート電極をｎ型にドープしてもよく、また先の実施の形態１において、ＭＯＮＯＳセルのゲート電極をｐ型にドープしてもよい。
【００５２】
［実施の形態３］
次にこの発明を、ＮＯＲ型ＥＥＰＲＯＭに適用した実施の形態について説明する。図２１は、ＭＯＮＯＳセルＭＣをＮＯＲ型に接続したセルアレイ１の等価回路を示している。ＭＯＮＯＳセルのソース，ドレイン拡散層の一方はビット線ＢＬに、他方は共通ソース線ＳＬに接続され、ゲート電極はワード線ＷＬに接続される。
【００５３】
ＮＯＲ型セルアレイ１の平面図を図２２に示し、図２２のＩ−Ｉ’断面、ＩＩ−ＩＩ’断面及びＩＩＩ−ＩＩＩ’断面をそれぞれ、図２３Ａ，図２３Ｂ及び図２３Ｃに示す。なお、先の各実施の形態と対応する部分には先の各実施の形態と同一符号を付してある。ＭＯＮＯＳセルのゲート電極２５は、一方向に連続的にパターニングされて、ワード線ＷＬとなる。ＭＯＮＯＳセルが形成された基板面は層間絶縁膜４２により覆われ、この上にビット線（ＢＬ）４４が形成される。ビット線４４は、層間絶縁膜４２に埋め込まれたコンタクトプラグ４３を介して、セルの一端側拡散層に接続される。他端側拡散層は連続的に形成されて、共通ソース線ＳＬを構成する。
【００５４】
図２３Ａ及び図２３Ｂに示すように、ビット線（ＢＬ）のコンタクトは素子分離領域に対してリソグラフィーの合わせ余裕をもたないセルフアライン構造をとっており、これによってチップ面積を小さくすることが可能である。ＭＯＮＯＳセルの電荷蓄積絶縁膜であるシリコン窒化膜２２は素子分離領域上に配置され、ビット線コンタクトが素子分離領域に落ち込むことを防止するエッチングストッパとして機能している。
また、ロジック回路を構成するＮＭＯＳ−ＦＥＴまたはＰＭＯＳ−ＦＥＴは、先の各実施の形態で説明したものと同様であり、ここでは示していない。
【００５５】
具体的にこの様なセルアレイを得る製造方法を、図２２のＩ−Ｉ’断面及びＩＩ−ＩＩ’断面に着目して説明する。予め不純物としてボロンを１０１４〜１０１９（ｃｍ−３）の濃度で含むｐ型シリコン基板１０上に、図２４Ａ及び図２４Ｂに示すように、厚さ１０（ｎｍ）程度の犠牲酸化膜５１を形成し、更に素子分離領域に０．０５〜０．５（ｕｍ）の深さで溝を形成して、シリコン酸化膜からなる素子分離絶縁膜４１を埋め込む。次に、先の実施の形態と同様の方法によって、必要なウェル形成およびチャネルしきい値調整のための不純物イオン注入を行う。
【００５６】
続いて、基板上にＭＯＮＯＳセルのトンネル絶縁膜２１となるシリコン酸化膜またはオキシナイトライド膜を０．５〜１０（ｎｍ）の厚さで形成し、その後３〜５０（ｎｍ）の厚さのシリコン窒化膜２２を形成し、さらにその上に３〜３０ｎｍの厚さのシリコン酸化膜またはオキシナイトライド膜からなるブロック絶縁膜２３を形成する。これにより、ＭＯＮＯＳセルのゲート絶縁膜２０となるＯＮＯ膜を形成する。つぎに、図示しないが、セルアレイ領域上をレジストで覆い、ＭＯＳ領域上のＯＮＯ膜を選択的に除去した後、レジストを除去し、ＭＯＳトランジスタのゲート絶縁膜となるシリコン酸化膜またはオキシナイトライド膜を０．５〜４０（ｎｍ）の厚さで形成する。
【００５７】
次にポリシリコン膜（又はアモルファスシリコン膜）２５ａを１０〜５００（ｎｍ）の厚さで全面に堆積し、図２５Ａ及び図２５Ｂに示す形状を得る。そして、リソグラフィとポリシリコン膜の異方性エッチングにより、図２６Ａ及び図２６Ｂに示すようにゲート電極２５を加工する。このとき、エッチングはブロック絶縁膜２３であるシリコン酸化膜で止まるようにする。この結果、ビット線コンタクトが形成される領域にシリコン窒化膜２２が残る。
【００５８】
次に先の実施の形態で説明した方法により、図２７Ａ及び図２７Ｂに示すように側壁絶縁膜２６を形成し、ソース，ドレイン拡散層３０およびシリサイド層２７を形成する。更に、厚さ５０〜１０００（ｎｍ）のシリコン酸化膜からなる層間絶縁膜４２を堆積し、平坦化することで、図２７Ａ及び図２７Ｂの形状を得る。
【００５９】
次に、リソグラフィーと異方性エッチングによって層間絶縁膜４２をエッチングし、ビット線コンタクト孔５２を形成する。このとき、シリコン窒化膜２２がエッチングストッパとなるエッチング条件を用いることで、図２８Ａ及び図２８Ｂに示すように、シリコン窒化膜２２でエッチングを止めることができる。これにより、素子分離絶縁膜のエッチングが防止される。
更に、エッチング条件を切り替えてシリコン基板上のトンネル絶縁膜２１およびシリコン窒化膜２２を除去して、図２９Ａ及び図２９Ｂに示すように、コンタクト孔５２に拡散層を露出させる。
【００６０】
続いて、図２３Ａ及び図２３Ｂに示すように、不純物をドープしたポリシリコンまたはバリアメタルとＷまたはＡｌ等の金属からなるコンタクトプラグ４３でビット線コンタクト孔を埋め込み、さらにビット線４４を形成する。その後、必要に応じて更に層間絶縁膜４５を堆積し、他のコンタクトや金属配線層を形成して、ＭＯＮＯＳセルアレイを持つ半導体装置が得られる。
【００６１】
この実施の形態によれば、ビット線コンタクトを素子分離領域に対して合わせ余裕を持たせることなく形成することができ、素子を高集積化し、チップ面積を縮小させ製造コストを削減することができる。ビット線コンタクト位置が素子領域からずれて素子分離領域にかかった場合、埋め込まれるコンタクトプラグは素子分離領域に一部重なることになる。しかしこの場合にも、シリコン窒化膜をビット線コンタクトのエッチングストッパとして用いている結果、素子分離絶縁膜が削られることはなく、コンタクトプラグは素子分離絶縁膜にセルフアラインされて、拡散層にコンタクトする。
【００６２】
さらに、素子分離領域に対するエッチングストッパ膜として電荷蓄積層であるシリコン窒化膜を用いているため、エッチングストッパ膜を形成する余分な工程が不要となり、工程数を削減することができる。またエッチングストッパ膜をシリコン基板上に均一に形成することができるので、コンタクト形成の加工マージンを広げ、歩留まりを向上させることができる。さらに、エッチングストッパ膜を堆積する必要がないため、トランジスタの側壁にエッチングストッパ膜が形成されることがなく、その結果、トランジスタ間のスペースが広く保たれ、層間絶縁膜の埋め込みアスペクトが小さくなるため埋め込み特性が向上し、製造歩留まりが向上する。
【００６３】
但し、ＭＯＮＯＳセルのゲート絶縁膜２０に用いられるシリコン窒化膜２２が薄く、コンタクト孔形成時のエッチングストッパ膜として十分でない場合には、ゲート電極形成後にエッチングストッパ膜を形成する工程を組み合わせることは有効である。その場合の構造を、図２７Ａ及び図２７Ｂに対応させて示すと、図３０Ａ及び図３０Ｂとなる。シリサイド膜２７を形成した後に、メモリセル及び素子分離領域を覆うバリア絶縁膜となるシリコン窒化膜５３を薄く堆積する。ソース，ドレイン拡散層３０上及び素子分離領域上は、シリコン窒化膜２２，５３の積層構造となる。この場合、図２３Ａ，２３Ｂに対応する最終構造は、図３１Ａ，３１Ｂとなる。
【００６４】
素子分離領域やソース，ドレイン拡散層上では、シリコン窒化膜２２と５３は、間に厚さ２ｎｍ以下の自然酸化膜を介在させることになる場合もあるが、実質的には２層が接して積層され、良好なエッチングストッパとして機能する。ＭＯＮＯＳセルのゲート絶縁膜に用いられるシリコン窒化膜をエッチングストッパの一部として用いているために、ゲート電極形成後のシリコン窒化膜５３は薄くすることができ、図２３Ａ，２３Ｂで説明した構造と同様の効果が得られる。
【００６５】
図３０Ａ，３０Ｂ及び図３１Ａ，３１Ｂで説明した構造は、ＭＯＳトランジスタの拡散層とゲート電極にシリサイド層を形成する先の実施の形態と組み合わせることは勿論有効であるが、この様なシリサイド層を用いない場合にも意味がある。即ち、ＭＯＮＯＳセルのゲート絶縁膜に用いるシリコン窒化膜を、コンタクトプラグに接する素子分離領域にも残してエッチングストッパとして用いることによって、ＭＯＮＯＳセルを用いたＥＥＰＲＯＭの信頼性向上と高集積化を図ることができる。
【００６６】
実施の形態では、ＮＯＲ型ＥＥＰＲＯＭを説明したが、この発明はＮＡＮＤ型，ＡＮＤ型，バァーチャルグランドアレイ（Ｖｉｒｔｕａｌ　Ｇｒｏｕｎｄ　Ａｒｒａｙ）型ＥＥＰＲＯＭにも適用可能である。
【００６７】
【発明の効果】
以上述べたようにこの発明によれば、半導体基板上にＭＯＮＯＳセルが形成された高性能の半導体装置を提供することができる。
【図面の簡単な説明】
【図１】この発明の実施の形態によるＭＯＮＯＳセルとトランジスタの集積化構造を示す断面図である。
【図２】同実施の形態のゲート絶縁膜形成からポリシリコン膜堆積までの工程を示す断面図である。
【図３】同実施の形態のゲート電極パターニング工程を示す断面図である。
【図４】同実施の形態のｎ型拡散層のイオン注入工程を示す断面図である。
【図５】同実施の形態のｐ型拡散層のイオン注入工程を示す断面図である。
【図６】同実施の形態のレジスト除去後の状態を示す断面図である。
【図７】同実施の形態の側壁絶縁膜形成の工程を示す断面図である。
【図８】同実施の形態のシリコン酸化膜エッチング工程を示す断面図である。
【図９】他の実施の形態によるＭＯＮＯＳセルとトランジスタの集積化構造を示す断面図である。
【図１０】同実施の形態のゲート絶縁膜形成からポリシリコン膜及びシリコン酸化膜形成までの工程を示す断面図である。
【図１１】同実施の形態のセルアレイ及びＰＭＯＳ−ＦＥＴ領域のゲート・ポリシリコン膜へのイオン注入工程を示す断面図である。
【図１２】同実施の形態のＮＭＯＳ−ＦＥＴ領域のゲート・ポリシリコン膜のイオン注入工程を示す断面図である。
【図１３】同実施の形態のゲート・ポリシリコン膜の導電型分布を示す断面図である。
【図１４】同実施の形態のゲート電極パターニング工程を示す断面図である。
【図１５】同実施の形態のＮＭＯＳ−ＦＥＴ領域のｎ型拡散層のイオン注入工程を示す断面図である。
【図１６】同実施の形態のＰＭＯＳ−ＦＥＴ領域のｐ型拡散層のイオン注入工程を示す断面図である。
【図１７】同実施の形態のレジスト除去後の状態を示す断面図である。
【図１８】同実施の形態の側壁絶縁膜形成の工程を示す断面図である。
【図１９】同実施の形態のシリコン酸化膜エッチング工程を示す断面図である。
【図２０】同実施の形態のシリサイド膜形成工程を示す断面図である。
【図２１】他の実施の形態によるセルアレイの等価回路である。
【図２２】同実施の形態のセルアレイの平面図である。
【図２３Ａ】図２２のＩ−Ｉ’断面図である。
【図２３Ｂ】図２２のＩＩ−ＩＩ’断面図である。
【図２３Ｃ】図２２のＩＩＩ−ＩＩＩ’断面図である。
【図２４Ａ】同実施の形態の犠牲酸化膜及び素子分離酸化膜形成工程を示すＩ−Ｉ’断面図である。
【図２４Ｂ】同工程のＩＩ−ＩＩ’断面図である。
【図２５Ａ】同実施の形態のゲート絶縁膜形成からポリシリコン膜堆積までの工程を示すＩ−Ｉ’断面図である。
【図２５Ｂ】同工程のＩＩ−ＩＩ’断面図である。
【図２６Ａ】同実施の形態のゲート電極パターニング工程を示すＩ−Ｉ’断面図である。
【図２６Ｂ】同工程のＩＩ−ＩＩ’断面図である。
【図２７Ａ】同実施の形態のシリサイド膜形成から層間絶縁膜堆積までの工程を示すＩ−Ｉ’断面図である。
【図２７Ｂ】同工程のＩＩ−ＩＩ’断面図である。
【図２８Ａ】同実施の形態のビット線コンタクト孔形成工程（途中）を示すＩ−Ｉ’断面図である。
【図２８Ｂ】同工程のＩＩ−ＩＩ’断面図である。
【図２９Ａ】同実施の形態のビット線コンタクト孔形成工程（完了）を示すＩ−Ｉ’断面図である。
【図２９Ｂ】同工程のＩＩ−ＩＩ’断面図である。
【図３０Ａ】エッチングストッパ膜後付け工程を追加した場合の図２７Ａ対応のＩ−Ｉ’断面図である。
【図３０Ｂ】同じく図２７Ｂ対応のＩＩ−ＩＩ’断面図である。
【図３１Ａ】同エッチングストッパ膜後付け工程を追加した場合の図２３Ａ対応のＩ−Ｉ’断面図である。
【図３１Ｂ】同じく図２３Ｂ対応のＩＩ−ＩＩ’断面図である。
【符号の説明】
１０…シリコン基板、１１ａ，１１ｂ…ｎ型ウェル、１２ａ，１２ｂ…ｐ型ウェル、２０…ゲート絶縁膜、２１…トンネル絶縁膜、２２…シリコン窒化膜、２３…ブロック絶縁膜、２４…ゲート絶縁膜、２５…ゲート電極、２６…側壁絶縁膜、２７…金属シリサイド膜、３０…ｎ型ソース，ドレイン拡散層、３１…ｎ−型ソース，ドレイン拡散層、３２…ｎ＋型ソース，ドレイン拡散層、３３…ｐ−型ソース，ドレイン拡散層、３４…ｐ＋型ソース，ドレイン拡散層、５３…シリコン窒化膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３Ａ】
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【図２３Ｂ】
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【図２３Ｃ】
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【図２４Ａ】
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【図２４Ｂ】
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【図２５Ａ】
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【図２５Ｂ】
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【図２６Ａ】
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【図２６Ｂ】
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【図２７Ａ】
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【図２７Ｂ】
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【図２８Ａ】
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【図２８Ｂ】
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【図２９Ａ】
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【図２９Ｂ】
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【図３０Ａ】
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【図３０Ｂ】
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【図３１Ａ】
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【図３１Ｂ】
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