(57)【要約】【課題】電子部品の表裏面を貫通するスルーホールを、ボイド等の内部欠陥を発生させることなく均質、かつ、容易に形成することができるスルーホールが形成された半導体素子の製造方法を提供する。【解決手段】金属箔と電子部品とを粘着剤を介して接着し、前記電子部品及び前記粘着剤層を貫通して前記金属箔に到達する貫通穴を設け、前記金属箔をシード層として、前記貫通穴内部に金属メッキを施すことにより前記電子部品の表裏面を貫通するスルーホールを形成するスルーホールが形成された半導体素子の製造方法。【選択図】　　　図６
2004039667.tif 000002
【特許請求の範囲】
【請求項１】
金属箔と電子部品とを粘着剤層を介して接着し、
前記電子部品及び前記粘着剤層を貫通して前記金属箔に到達する貫通穴を設け、前記金属箔をシード層として、前記貫通穴内部に金属メッキを施すことにより前記電子部品の表裏面を貫通するスルーホールを形成する
ことを特徴とするスルーホールが形成された半導体素子の製造方法。
【請求項２】
金属箔と電子部品とを粘着剤層を介して接着し、
前記電子部品及び前記粘着剤層を貫通して前記金属箔に到達する貫通穴を設け、前記金属箔をシード層として、前記貫通穴内部に金属メッキを施すことにより前記電子部品の表裏面を貫通するスルーホールを形成し、
前記金属箔を除去する
ことを特徴とするスルーホールが形成された半導体素子の製造方法。
【請求項３】
金属箔を除去した後、又は、前記金属箔とともに粘着剤層を剥離することを特徴とする請求項１又は２記載のスルーホールが形成された半導体素子の製造方法。
【請求項４】
請求項１、２又は３に記載の方法により製造されたスルーホールが形成された半導体素子と、他のスルーホールが形成された半導体素子とを、前記スルーホールを介して積層し、
前記スルーホールと、所定のパターンの回路が形成された基板の前記回路とを接続する
ことを特徴とする半導体パッケージの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、スルーホールが形成された半導体素子の製造方法、及び、半導体パッケージの製造方法に関する。
【０００２】
【従来の技術】
近年、半導体素子の高密度化・半導体パッケージの小型化に伴い、半導体パッケージは、ワイヤボンディング方式のＱＦＰに代表されるリードフレーム樹脂封止タイプから、ＢＧＡ、ＣＳＰといったワイヤレスタイプへと移行してきている。
【０００３】
また、最近、三次元的に複数の半導体チップを積層した、所謂、スタック型マルチチップパッケージタイプの半導体パッケージが登場し、半導体素子の微細化・小面積化とともに、半導体チップを搭載するケースであるパッケージが注目され始めており、現在、このスタック型マルチチップタイプのパッケージは、半導体パッケージでの高密度化を実現することができる技術として盛んに研究が行われている。
【０００４】
スタック型マルチチップパッケージタイプの半導体パッケージを製造するには、その表裏面を貫通するスルーホールが形成された半導体素子を作製する必要があった。即ち、まず、高純度半導体単結晶等をスライスし、種々の方法で多数の回路等を形成した半導体ウェハー上に、フォトリソグラフィー工程により、所定箇所に開口が形成されたレジスト層を形成し、開口が形成されたレジスト層をマスクにして、プラズマエッチング等により、深さ方向に半導体ウェハーをエッチングして有底孔を形成する。
次に、形成した有底孔に、例えば、スパッタリング等によって金属層を形成し、金属層をシード層として金属メッキを施すことにより有底孔に金属を充填した後、レジスト層を除去し、半導体ウェハーを裏面から研削して有底孔の先端部を露出させ、半導体ウェハーの表裏面を貫通するスルーホールを形成する。
そして、ダイサーにて半導体ウェハーを所定の大きさに個片化することで、スルーホールが形成された半導体素子を作製していた。
【０００５】
しかしながら、上述した方法により作製した半導体素子では、有底孔が微細で深穴であったため、有底孔のコーナー部や側壁からメッキ生長してしまい、メッキボイドが発生し、内部欠陥を有するスルーホールとなることがあった。また、得られた半導体素子をフリップチップ工法で使用する場合、スルーホールをバンプとするためにエッチングにて露出させたり、更にメッキ等の既存の方法にてバンプを形成したりする必要があった。
【０００６】
【発明が解決しようとする課題】
本発明は、上記に鑑み、電子部品の表裏面を貫通するスルーホールを、ボイド等の内部欠陥を発生させることなく均質、かつ、容易に形成することができるスルーホールが形成された半導体素子の製造方法、及び、該スルーホールが形成された半導体素子が高さ方向に複数個積層形成された半導体パッケージの製造方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】
本発明は、金属箔と電子部品とを粘着剤を介して接着し、前記電子部品及び前記粘着剤層を貫通して前記金属箔に到達する貫通穴を設け、前記金属箔をシード層として、前記貫通穴内部に金属メッキを施すことにより前記電子部品の表裏面を貫通するスルーホールを形成するスルーホールが形成された半導体素子の製造方法である。
以下に本発明を詳述する。
【０００８】
本発明のスルーホールが形成された半導体素子の製造方法（以下、単に本発明の半導体素子の製造方法ともいう）は、表面に金属箔が接着された粘着剤層、即ち、金属箔付き粘着テープを用いる。
【０００９】
図１は、上記金属箔付き粘着テープの一例を模式的に示す断面図である。
図１に示すように、上記金属箔付き粘着テープは、粘着剤層２の一方の面に金属箔３が接着されており、他方の面に離型シート１が接着されている。また、粘着剤層２が接着された面に反対側の金属箔２の表面には、支持シート４が形成されている。なお、必要に応じて支持シート４は省略してもよい。
【００１０】
上記金属箔付き粘着テープを作製する方法としては特に限定されず、例えば、金属箔３上に粘着剤層２や支持シート４となる樹脂を溶剤で希釈して塗布した後、上記溶剤を揮発させることにより作製する方法等が挙げられる。
【００１１】
粘着剤層２を構成する粘着剤としては特に限定されず、種々の材料が挙げられるが、適度な柔軟性、回復性を持っているものが好ましい。
【００１２】
支持シート４を構成する材料としては特に限定されず、例えば、フェノール樹脂、アミノ樹脂、アクリル樹脂、塩化ビニル樹脂、フッ素樹脂、エチレン−酢酸ビニル樹脂、スチレン−ブタジエンブロック共重合体、ポリエステル樹脂、尿素樹脂、メラミン樹脂、アルキド樹脂、ポリイミド樹脂、ウレタン樹脂、エポキシ樹脂等の熱可塑性樹脂；硬化性樹脂、架橋樹脂、有機無機ハイブリッド重合体等からなるものが挙げられる。なかでも、不純物が少なく、広い物性の範囲のものが得やすいという点から、エポキシ系樹脂が好ましい。ここで、エポキシ系樹脂には、未硬化のエポキシ系樹脂と、上記の他の樹脂との混合物や半硬化状態のエポキシ樹脂が含まれるものとする。また、必要に応じて、着色料、各種カップリング剤、ガラス繊維やアルミナ粒子等の無機充填物が含まれていてもよい。
支持シート４には、上記熱可塑性樹脂に、エポキシ系硬化剤等が添加されていてもよい。
【００１３】
金属箔３を構成する材料としては特に限定されず、例えば、金、銀、銅、アルミニウム等の低抵抗金属、又は、これらの導電性金属を、少なくとも１種含む合金等が挙げられる。
【００１４】
離型シート１を構成する材料としては、離型性を有するものであれば特に限定されず、例えば、紙、ポリエチレンテレフタレート（ＰＥＴ）等のポリエステル、アルミ箔等からなる基材表面に、シリコーン材料又は非シリコーン材料からなる剥離剤をコートしたもの等が挙げられる。
【００１５】
以下、図２〜５を用いて、本発明の半導体素子の製造方法を説明する。なお、図２〜５は、本発明の半導体素子の製造方法における一過程を模式的に示す断面図である。
【００１６】
本発明の半導体素子の製造方法では、まず、図２に示すように、金属箔付き粘着テープ１０の離型シート１を剥離し、露出させた粘着剤層２上に電子部品５を接着、固定することにより、金属箔３と電子部品５とを、粘着剤層２を介して接着する。
【００１７】
電子部品５としては特に限定されず、例えば、トランジスタ、ダイオード、ＩＣチップ等の半導体素子等や、半導体チップに分割される前のこれらの半導体チップの集合体である半導体ウェハー等が挙げられる。
電子部品５は、粘着剤層２上にローラー等の一般的な工法により押圧又は押圧加熱することで接着、固定することができる。
【００１８】
次に、図３に示すように、電子部品５の所定の位置に、電子部品５及び粘着剤層２を貫通して金属箔３に到達する貫通穴６を設ける。
【００１９】
貫通穴６は、既知のフォトリソグラフィー工程により形成することができる。
即ち、まず、電子部品５上にレジスト用樹脂を塗布して、レジスト用樹脂層を形成する。
上記レジスト用樹脂としては特に限定されず、例えば、フォトリソグラフィー工程を行う際に用いられる公知の感光性樹脂等が挙げられる。
次に、所定のパターンが形成されたフォトマスクを用いて、上記レジスト用樹脂層を露光、現像し、レジスト用樹脂層に所定の穴パターンを形成することで、電子部品５上にレジストマスクを作製する。
その後、上記レジストマスクの穴パターンに従って、プラズマエッチング等を行い、電子部品５及び粘着剤層２を貫通し金属箔３に到達する貫通穴６を形成し、レジストマスクを除去する。
【００２０】
また、電子部品５が、例えば、サファイアウェハー等のレーザー加工ができるものであり、貫通穴６が、微細穴でなければ、上記フォトリソグラフィー工程に代えて、ＣＯ２レーザー、ＹＡＧレーザー、エキシマレーザー、電子ビーム等のレーザー加工による方法で貫通穴６を形成してもよい。レーザーを用いると、金属箔３は加工レートが低く、加工されにくいため、容易に半導体素子５、粘着剤層２だけを選択的に穴加工することができる。
【００２１】
上記フォトリソグラフィー工程やレーザー加工により設けられた貫通穴６の底面には、金属箔５が露出した状態となっている。
【００２２】
次に、図４に示すように、金属箔５をシード層として、貫通穴６内部に金属メッキを施すことにより電子部品５の表裏面を貫通するスルーホール７を形成する。
【００２３】
上記金属メッキは、電解金属メッキ又は無電解金属メッキのいずれであってもよいが、電解金属メッキであることが好ましい。
上記金属メッキが無電解金属メッキである場合、メッキの生長が、電子部品５の上面から貫通穴６に露出した金属層５へ向かって進行するため、電子部品５の上面をマスキングする必要がある。また、貫通穴６周辺部分に形成された電子部品５の電極部へのメッキが行われてしまうため、貫通穴６が深いと、貫通穴６の上部分でメッキが生長しすぎ、貫通穴６を充填する前に、貫通穴６を蓋してしまうことがある。
【００２４】
上記金属メッキに用いる金属としては特に限定されず、例えば、銅、金、ニッケル、銀、白金、インジウム等が挙げられるが、金属箔５と同様の金属であることが好ましい。金属箔５をシード層としてメッキ生長させるためである。
【００２５】
本発明の半導体素子の製造方法では、貫通穴６の最深部に露出した金属箔５をシード層にすることで、金属メッキ層が貫通穴６の下部から生長するため、ボイドの無い均一なメッキ層を微細穴である貫通穴６内部に形成するこができ、ボイド等の内部欠陥のないスルーホール７を形成することができる。
また、スルーホール７の最上部は、電子部品５の表面より突き出た状態とし、電子部品５に形成された図示しない外部接続電極と金属配線されるようなオーバーハング形状とすることが好ましい。上記外部接続電極とスルーホール７とが接続されることで、信頼性の高い電子部品５の表裏面間の導電接続ができるからである。
【００２６】
次に、支持シート４とともに金属箔３を剥がして除去することで、スルーホールが形成された半導体素子が得られる。
【００２７】
また、図５に示すように、支持シート４のみを除去するか、又は、支持シート４を設けないことにより金属箔３を露出させておいてもよい。
本発明の半導体素子の製造方法では、露出している金属箔３は、全部除去してもよく、一部のみを除去してもよい。
金属箔３を除去する方法としては特に限定されず、例えば、エッチング、研磨等が挙げられる。
【００２８】
図６は、スルーホールが形成された半導体素子の一例を模式的に示す断面図であるが、金属箔３を全部除去する場合、図６に示すように、電子部品５の一方の面に粘着剤層２が接着されており、電子部品５及び粘着剤層２を貫通するスルーホール７が形成された構造の半導体素子１１を製造することができる。
【００２９】
また、図７は、スルーホールが形成された半導体素子の別の一例を模式的に示す断面図であるが、金属箔３を全部除去する場合、金属箔３を除去した後、更に、電子部品５から粘着剤層２を剥離してもよい。この場合、図７に示すように、電子部品５を貫通するスルーホール７が形成された構造の半導体素子１２を製造することができる。
【００３０】
一方、金属箔３の一部のみを除去する場合、金属箔３に所定のパターンの回路を形成することとなる。
上記所定のパターンの回路を形成する方法としては特に限定されず、例えば、金属箔３を部分エッチングする方法が挙げられる。また、予め金属箔３に回路パターンを形成していてもよい。
図８は、スルーホールが形成された半導体素子の別の一例を模式的に示す断面図であるが、金属箔３の一部のみを除去する場合、図８に示すように、電子部品５の一方の面に粘着剤層２が接着され、反対側の面にスルーホール７と接続されている所定パターンの回路８が形成された構造のスルーホールが形成された半導体素子１３を製造することができる。
【００３１】
ここで、電子部品５が、半導体素子を配列した半導体ウェハーである場合、本工程の処理を行った際には、該半導体ウェハーを図示しないダイサー（構成の説明を省略する）を用いて個片化し、スルーホールが形成された半導体素子とする。
【００３２】
本発明のスルーホールが形成された半導体素子の製造方法によれば、スルーホールとなる電子部品及び粘着剤層を貫通する貫通穴の底面（最深部）に金属箔が露出しているため、上記金属箔をシード層として、上記貫通穴内部に金属メッキを施すことができる。従って、金属メッキ層が貫通穴の下部から生長し、半導体素子の表裏面を貫通するスルーホールを、ボイド等の内部欠陥を生じることなく均質、かつ、容易に形成することができる。
【００３３】
上記本発明に係るスルーホールが形成された半導体素子を用いて製造する半導体パッケージの製造方法も本発明の１つである。
本発明の半導体パッケージの製造方法は、上記本発明の半導体素子の製造方法により製造されたスルーホールが形成された半導体素子と、他のスルーホールが形成された半導体素子とを、上記スルーホールを介して積層し、上記スルーホールと、所定パターンの回路が形成された基板の上記回路とを接続する。
【００３４】
以下、図９〜１２を用いて本発明の半導体パッケージの製造方法を説明する。なお、図９〜１２は、本発明の半導体パッケージの製造方法における一過程を模式的に示す断面図である。
また、以下の説明では、スルーホールが形成された半導体素子のことを、単に、半導体素子ともいうこととする。
【００３５】
本発明の半導体パッケージの製造方法は、まず、上記本発明の半導体素子の製造方法により製造した半導体素子と、他の半導体素子とを、スルーホールを介して接続する。
【００３６】
上記半導体素子が、図６に示した半導体素子１１である場合、図９に示すように、半導体素子１１を図示しないステージの所定位置に載置し、その上方に同一又は異なる機能を有する半導体素子１１を、図示しない支持手段により所定の間隔で離れた位置に複数個支持する。
【００３７】
このとき、各半導体素子１１のスルーホール７は、半導体素子１１に形成された図示しない外部接続電極や、スルーホール７に対応した位置に配列される。即ち、図示しないカメラ等により、それぞれの半導体素子１１が、他の半導体素子１１に対して位置決めされ、このとき各外部接続電極やスルーホールは、それぞれ対応するスルーホール７と対向する。なお、図９においては、複数の半導体素子１１は、それぞれスルーホール７同士が対向し、接続されるように配列した場合を示す。
【００３８】
次に、半導体素子に形成されたスルーホールと、所定パターンの回路が形成された基板の上記回路とを接続する。
即ち、上記積層した半導体素子１１の最下段部に、図８に示す構造の回路８が形成された半導体素子１３（基板）を載置する。このとき、半導体素子１３のスルーホール７は、上述した方法で半導体素子１１を積層した場合と同様に、図示しないカメラ等により、半導体素子１１に形成された図示しない外部接続電極やスルーホール７に対応した位置に載置する。
【００３９】
そして、半導体素子１１、１３の位置決めを行った後、図示しないヒートブロック等により加熱加圧し、スルーホール７と、外部接続端子又はスルーホール７とを接続し、図１０に示すような、複数の半導体素子が高さ方向に積層され、これらの半導体素子を貫通するスルーホール７０が形成された半製品１４を製造する。
【００４０】
半製品１４を用いてチップスケールパッケージタイプの半導体パッケージを製造する場合、図１３に示すように、フェイスダウン方式で半製品１４の最上段に半導体素子１５を、スルーホール７０と半導体素子１５の図示しない外部接続電極とが接続されるように積層、接続し、半製品１４の最下段の回路８に、外部基板接続用半田ボール９を形成すればよい。また、必要に応じて、半製品１４と半導体素子１５との間のギャップ部分に、アンダーフィル１６（液状封止材）等を充填してもよい。
上記液状封止材としては特に限定されず、例えば、熱硬化性樹脂の未硬化溶液が挙げられる。具体的には、例えば、未硬化のエポキシ樹脂が挙げられる。
【００４１】
また、半導体素子が、図７に示した半導体素子１２である場合、図１１に示すように、半製品１４を製造した場合と同様にして、複数の半導体素子１２と半導体素子１３とを積層し、更に、図示しないヒートブロックにより加熱加圧することにより、図１２に示すような複数の半導体素子がスルーホール７１を介して高さ方向に積層された半製品１７を製造する。
【００４２】
上記方法にて製造した半製品に、引き続き他の半導体素子をフェイスダウン方式で追加する場合、上記製造した半製品上に、他の半導体素子を上記と同様の方法にて載置し、加熱加圧することでボンディングを行えばよい。
更に、積層した半導体素子間に空間（ギャップ）が存在する場合、必要に応じて上記半導体素子間のギャップ部分に、上記液状封止材等を充填してもよい。
【００４３】
また、例えば、図１４に示すように、スルーホールの対応する位置関係が異なる半導体素子同士をフェイスアップ方式で積層する場合は、スルーホールの位置関係が異なる半導体素子間を、図８に示す半導体素子１３の回路８により再配線を行い、上述した方法にて積層、配列した後、ボンディングを行えばよい。なお、図１４においては、半製品１４上に、スルーホールの対応する位置関係が異なる半製品１７を積層した場合を示す。また、必要に応じて半導体素子間のギャップ部分に上記液状封止材等を充填してもよい。
更に、チップスケールパッケージタイプの半導体パッケージを所望する場合、フェイスダウン方式で半製品１７の最上段に半導体素子１５を、スルーホール７１と半導体素子１５の図示しない外部接続電極とが接続されるように積層、接続し、半製品１４の最下段の回路８に、外部接続用半田ボール９を形成すればよい。
【００４４】
上記方法にて製造した半製品１４に、より信頼性を求める場合、図１５に示すように、半製品１４をリードフレーム２１に載置し、加熱養生後、予め最上部の半導体素子から露出したスルーホールと、リードフレーム２１のインナーリードとを金線などのワイヤ線１９にて接続してもよい。
【００４５】
そして、図示しない各々の外部接続電極と、上記インナーリードとをワイヤ線１９にて接続した後、実装された半製品１４全体をエポキシ樹脂等の熱硬化性の封止樹脂１８で封止することで、半導体パッケージ２０を製造すればよい。
【００４６】
上記のほか、本発明の応用例として、図１０及び図１３に示す半製品を柔軟な基板上にテープ状、又は、ペースト等の接着剤を用いて複数個載置して、加熱養生後、最上部の半導体素子から露出したスルーホールと、上記フレキシブル基板の該当する電極部分とを金線等のワイヤ線にて接続して半導体パッケージを製造してもよい。更に、インダクタンス、キャパシタンス性能を有するコイル、コンデンサ等の受動素子を半田ペースト等の導電体を介して上記フレキシブル基板上に表面実装してもよい。
【００４７】
本発明の半導体パッケージの製造方法によれば、ボイド等の内部欠陥が存在しない半導体素子が高さ方向に複数個積層形成された半導体パッケージを容易に製造することができる。
【００４８】
【実施例】
以下、実施例を掲げて本発明を更に詳しく説明するが、本発明はこれら実施例のみに限定されるものではない。
【００４９】
実施例１
まず、金属箔として下記シリコンウェハーと略同じ大きさの銅箔を用い、該銅箔の一方の面に、エポキシ変性アクリル樹脂とエポキシ樹脂の混合物である絶縁樹脂組成物をドクターブレードにて塗布し、熱風乾燥機で乾燥させて銅箔上に粘着剤層を形成した。
次に、上記銅箔の反対側面に、樹脂製の支持シートを形成した。
そして、上記粘着剤層上に、離型処理が施されたＰＥＴフィルム（離型フィルム）を貼り付け、４０℃、１日間静置養生を行った。
【００５０】
次に、上記離型フィルムを剥がし、電子部品として、半導体素子が配列されたシリコンウェハーを、上記粘着剤層上に載置後、押圧加熱して固定した。
次に、公知のフォトリソグラフィー工程にて、半導体素子の外部接続用電極パッド位置に開口部を有するレジストマスクを作製し、フッ素系ガスにてプラズマエッチングを行い、シリコンウェハー及び粘着剤層を貫通し、底面に銅箔が露出した有底穴を形成した。
【００５１】
次に、上記有底穴の底面に露出した銅箔をシード層として、上記有底穴に公知の方法にて電解銅メッキ処理を施すことにより、上記有底穴に銅メッキ層を均質充填して、スルーホールを形成した後、上記支持シートを剥離し、続いて銅箔をラッピング及びポリシングにて全部除去した。
その後、上記スルーホールを形成したシリコンウェハーを、ＵＶ剥離型ダイシングテープにマウントし、ダイサーにて半導体素子毎に個片化することで、図６に示す構造のスルーホールが形成された半導体素子を製造した。
また、上記と同様にしてスルーホールを形成した後、上記銅箔に部分エッチングを施すことで、所定のパターンの回路が形成された、図８に示す構造のスルーホールが形成された半導体素子も製造した。
【００５２】
上記スルーホールが形成された半導体素子を４個、スルーホールの位置を合わせて積層し、更に最下部に、上記回路が形成されたスルーホールが形成された半導体素子をスルーホールの位置を合わせて配置し、加熱圧着することでフリップチップ接合を行い、図１０に示す構造の半製品を製造した。
【００５３】
その後、最下部の回路に、基板実装用の半田ボール（共晶点１８３℃の半田（錫４０％、鉛６０％））から形成された直径１００μｍの半田ボール（千住金属工業株式会社製）をボール搭載機にて搭載し、図１３に示す構造の半導体パッケージを製造した。
【００５４】
実施例２
電子部品として、スルーホールが形成されていない半導体素子を用い、該半導体素子と略同じ大きさの銅箔を用いて、半導体素子毎に個片化する工程を行わなかったほかは、実施例１同様の方法にてスルーホールが形成された半導体素子を製造し、更に、実施例１と同様の方法にて半導体パッケージを製造した。
【００５５】
実施例３
電子部品として、サファイアウェハーを用い、有底穴をＣＯ２レーザーにて形成したほかは、実施例１と同様の方法にてスルーホールが形成された半導体素子を製造し、更に、実施例１と同様の方法にて半導体パッケージを製造した。
【００５６】
実施例４
実施例１と同様の方法で、電子部品であるシリコンウェハーの半導体素子にスルーホールを形成した後、銅箔及び粘着剤層を、ラッピング及びポリッシングにて除去し、更に、シリコンウェハーを薄厚にまでラッピング及びポリシングにて研削した。
【００５７】
その後、上記スルーホールを形成したシリコンウェハーを、ＵＶ剥離型ダイシングテープにマウントし、ダイサーにて半導体素子毎に個片化することで、図７とに示す構造と略同様の薄型のスルーホールが形成された半導体素子を製造した。また、上記と同様にしてスルーホールを形成した後、上記銅箔に部分エッチングを施すことで、所定のパターンの回路が形成された、図８に示す構造のスルーホールが形成された半導体素子を製造した。
【００５８】
上記薄型のスルーホールが形成された半導体素子を４個、スルーホールの位置を合わせて積層し、更に最下部に、上記回路が形成されたスルーホールが形成された半導体素子をスルーホールの位置を合わせて配置し、加熱圧着することでフリップチップ接合を行い、図１２に示す構造の半製品を製造した。
【００５９】
そして、上記半製品の半導体素子間のギャップに、未硬化のエポキシ樹脂を充填して隙間を封止した後、リードフレームに載置し、加熱養生した後、ワイヤボンディング装置にて、予め最上部の半導体素子から露出したスルーホールと、上記リードフレームのインナーリードとを金線にて接続した。
その後、上記半製品の周辺を封止用エポキシ樹脂で封止し、図１５に示す構造の半導体パッケージを製造した。
【００６０】
実施例５
電子部品として、スルーホールが形成されていない半導体素子を用い、該半導体素子と同じ大きさの銅箔を用いて、半導体素子毎に個片化する工程を行わなかったほかは、実施例４同様の方法にてスルーホールが形成された半導体素子を製造し、更に、実施例４と同様の方法にて半導体パッケージを製造した。
【００６１】
実施例６
電子部品として、サファイアウェハーを用い、有底穴をＣＯ２レーザーにて形成したほかは、実施例４と同様の方法にてスルーホールが形成された半導体素子を製造し、更に、実施例４と同様の方法にて半導体パッケージを製造した。
【００６２】
実施例１〜６にて製造した半導体パッケージを、公知の検査方法で検査したところ、半導体素子の電極全てが回路基板の対応する電極と、電気的に接続されていることが確認された。
【００６３】
【発明の効果】
本発明は、上記の構成よりなるので、半導体素子の表裏面を貫通するスルーホールを、ボイド等の内部欠陥を発生させることなく均質、かつ、容易に形成することができ、更に、高さ方向に積層された高密度の半導体パッケージを製造することができる。
【図面の簡単な説明】
【図１】本発明のスルーホールが形成された半導体素子の製造方法において用いる、金属箔付き粘着テープの一例を模式的に示す断面図である。
【図２】本発明のスルーホールが形成された半導体素子の製造方法の一過程を模式的に示す断面図である。
【図３】本発明のスルーホールが形成された半導体素子の製造方法の一過程を模式的に示す断面図である。
【図４】本発明のスルーホールが形成された半導体素子の製造方法の一過程を模式的に示す断面図である。
【図５】本発明のスルーホールが形成された半導体素子の製造方法の一過程を模式的に示す断面図である。
【図６】スルーホールが形成された半導体素子の一例を模式的に示す断面図である。
【図７】スルーホールが形成された半導体素子の別の一例を模式的に示す断面図である。
【図８】スルーホールが形成された半導体素子の別の一例を模式的に示す断面図である。
【図９】本発明の半導体パッケージの製造方法の一過程を模式的に示す断面図である。
【図１０】本発明の半導体パッケージの製造方法の一過程を模式的に示す断面図である。
【図１１】本発明の半導体パッケージの製造方法の一過程を模式的に示す断面図である。
【図１２】本発明の半導体パッケージの製造方法の一過程を模式的に示す断面図である。
【図１３】半導体パッケージの一例を模式的に示す断面図である。
【図１４】半導体パッケージの別の一例を模式的に示す断面図である。
【図１５】半導体パッケージの別の一例を模式的に示す断面図である。
【符号の説明】
１　離型シート
２　粘着剤層
３　金属箔
４　支持シート
５　電子部品
６　貫通穴
７、７０、７１　スルーホール
８　回路
９　半田ボール
１１、１２、１３　スルーホールが形成された半導体素子
１４、１７　半製品
１５　半導体素子
１６　アンダーフィル
１８　封止樹脂
１９　ワイヤ線
２０　半導体パッケージ
２１　リードフレーム
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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