(57)【要約】【課題】ＭＯＳトランジスタの電流駆動力を充分に向上させることが可能な半導体ウェハ、およびその製造方法を提供する。【解決手段】ＳＯＩ層３２の形成母体となるＳＯＩ層用ウェハに結晶方位＜１００＞のノッチ３２ａと結晶方位＜１１０＞のノッチ３２ｂとを形成し、ノッチ３２ａと支持基板側ウェハ１の結晶方位＜１１０＞のノッチ１ａとが互いに一致した状態で両ウェハを貼り合わせる。ＳＯＩ層用ウェハにノッチ３２ｂをさらに形成するので、ノッチ３２ａとノッチ１ａとを位置合わせに用いつつ両ウェハの貼り合わせを行う際に、ノッチ３２ｂを半導体ウェハ製造装置のガイド部分に係合して、ウェハ間での回動による位置ずれの防止を図ることが可能である。これにより、両ウェハで結晶方位を異ならしめて電流駆動力を充分に向上させたＭＯＳトランジスタを半導体ウェハ上に形成することができる。【選択図】　　　　図１
2004119943.tif 000002
【特許請求の範囲】
【請求項１】
結晶方位の方向の端部に形成された複数の切り欠きを有する第１の半導体ウェハと、
結晶方位の方向の端部に形成された切り欠きを有する第２の半導体ウェハと
を備え、
前記第１の半導体ウェハの前記複数の切り欠きの一つと前記第２の半導体ウェハの前記切り欠きとは、異なる結晶方位に付され、
前記第１の半導体ウェハの前記複数の切り欠きの前記一つと前記第２の半導体ウェハの前記切り欠きとが互いに一致した状態で前記第１および第２の半導体ウェハが貼り合わされた
半導体ウェハ。
【請求項２】
請求項１に記載の半導体ウェハであって、
前記第１の半導体ウェハ上にはＭＯＳトランジスタが形成され、
前記ＭＯＳトランジスタのチャネルの方向は、前記第１の半導体ウェハの結晶方位＜１００＞に平行であり、
前記第１および第２の半導体ウェハの間で結晶方位が４５°または１３５°ずれて貼り合わされた
半導体ウェハ。
【請求項３】
（ａ）第１および第２の半導体ウェハを準備する工程と、
（ｂ）前記第２の半導体ウェハの主表面を前記第１の半導体ウェハの主表面に貼り合わせる工程と、
（ｃ）前記第１および第２の半導体ウェハの貼り合わせ箇所の近傍に前記第１の半導体ウェハ側から酸素イオンを注入する工程と、
（ｄ）熱処理により酸素イオン注入箇所を酸化膜層に形成する工程と
を備える半導体ウェハの製造方法。
【請求項４】
（ａ）結晶方位の方向の端部に複数の切り欠きがそれぞれ形成された第１の半導体ウェハを準備する工程と、
（ｂ）前記第１の半導体ウェハの前記複数の切り欠きの一つの結晶方位の方向とは異なる結晶方位の方向の端部に切り欠きが形成された第２の半導体ウェハを準備する工程と、
（ｃ）前記第１の半導体ウェハの前記複数の切り欠きの前記一つと前記第２の半導体ウェハの前記切り欠きとを前記第１および第２の半導体ウェハの位置合わせに用いつつ、前記第１の半導体ウェハの前記複数の切り欠きのうち他の切り欠きを半導体ウェハ製造装置のガイド部分に係合させて前記第１および第２の半導体ウェハを貼り合わせる工程と、
（ｄ）前記第１および第２の半導体ウェハの貼り合わせ箇所の近傍に前記第１の半導体ウェハ側から酸素イオンを注入する工程と、
（ｅ）熱処理により酸素イオン注入箇所を酸化膜層に形成する工程と
を備える半導体ウェハの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体ウェハおよびその製造方法に関する。
【０００２】
【従来の技術】
従来のＳＯＩ（Ｓｉｌｉｃｏｎ　Ｏｎ　ＩｎｓｕｌａｔｏｒまたはＳｅｍｉｃｏｎｄｕｃｔｏｒ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）ウェハにおいては、例えばシリコン基板からなる支持基板側ウェハの一主表面に酸化膜層が形成され、酸化膜層の上面にＳＯＩ層が形成されている。このＳＯＩ層および酸化膜層は、主表面に酸化膜が形成されたシリコン基板からなるＳＯＩ層用ウェハが支持基板側ウェハに貼り合わされた後、その一部が除去されたことによって形成されたものである。
【０００３】
支持基板側ウェハとＳＯＩ層用ウェハとの貼り合わせ後にＳＯＩ層用ウェハの不要部分を除去するに際しては、ＳＭＡＲＴ　ＣＵＴ（登録商標）法やＥＬＴＲＡＮ（登録商標）法などが採用される（特許文献１参照）。
【０００４】
ＳＯＩ層に形成されるＭＯＳ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタは、そのチャネル方向が例えばＳＯＩ層の結晶方位＜１００＞と平行になるように配置されている。チャネル方向を結晶方位＜１００＞と平行に配置することにより、ＰチャネルＭＯＳトランジスタの電流駆動力が１５パーセント程度向上し、さらに、短チャネル効果も小さくなることが分かっている。
【０００５】
電流駆動力が向上する理由は、結晶方位＜１００＞の正孔の移動度の方が結晶方位＜１１０＞のそれよりも大きいためであり、短チャネル効果が小さくなる理由は、結晶方位＜１００＞のボロンの拡散係数の値の方が結晶方位＜１１０＞のそれよりも小さいためと考えられている。
【０００６】
なお、ＳＯＩウェハでは、ＳＯＩ層および酸化膜層の形成母体たるＳＯＩ層用ウェハと支持基板側ウェハとの間で、互いの結晶方位が４５°（または１３５°でも可）ずれた状態で貼り合わされることがある。具体的には、ＳＯＩ層における結晶方位＜１００＞と支持基板側ウェハにおける結晶方位＜１１０＞とが一致するように、両ウェハが貼り合わされる。それは、以下の理由からである。
【０００７】
（１００）ウェハの場合、結晶面｛１１０｝が劈開面となる。よって、ＳＯＩ層用ウェハの結晶方位＜１００＞を支持基板側ウェハの結晶方位＜１１０＞に一致させて貼り合わせれば、試験研究のための劈開時に、ウェハ厚の大部分を占める支持基板側ウェハ１の劈開面｛１１０｝に沿ってウェハを割ることができる。一方、ＳＯＩ層側は結晶方位がずれているので、チャネル方向が結晶方位＜１００＞に平行なＭＯＳトランジスタが形成できる。
【０００８】
これにより、劈開時には、支持基板側ウェハ１が結晶方位＜１１０＞に沿って割れるのに対し、ＳＯＩ層は結晶方位＜１００＞に沿って割れることとなる。よって、両ウェハの結晶方位をずらして貼り合わせれば、ＭＯＳトランジスタのチャネル方向に沿った断面を容易に露出させることが可能であるという利点がある。
【０００９】
なお、この出願の発明に関連する先行技術文献情報としては次のものがある。
【００１０】
【特許文献１】
特開２００２−１３４３７４号公報
【特許文献２】
特開平９−１５３６０３号公報
【非特許文献１】
Ｇ．Ｓｃｏｔｔ　ｅｔ　ａｌ．，「ＮＭＯＳ　Ｄｒｉｖｅ　Ｃｕｒｒｅｎｔ　Ｒｅｄｕｃｔｉｏｎ　Ｃａｕｓｅｄ　ｂｙ　Ｔｒａｎｓｉｓ−ｔｏｒ　Ｌａｙｏｕｔ　ａｎｄ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ　Ｉｎｄｕｃｅｄ　Ｓｔｒｅｓｓ」，（米国），ＩＥＤＭ，１９９９
【００１１】
【発明が解決しようとする課題】
従来のＳＯＩウェハの製造に際しては、例えば以下のような製造方法が採用される。
【００１２】
まず、いずれも（１００）面が主表面となる（１００）ウェハであるＳＯＩ層用ウェハと支持基板側ウェハとを入手する。そして、ＳＯＩ層用ウェハの結晶方位＜１００＞の方向の端部にノッチ（オリエンテーションフラットでも可）を付し、支持基板側ウェハの結晶方位＜１１０＞の方向の端部にノッチ（オリエンテーションフラットでも可）を付する。そして、ＳＯＩ層における結晶方位＜１００＞と支持基板側ウェハにおける結晶方位＜１１０＞とが一致するように、両基板を貼り合わせる。
【００１３】
この貼り合わせ工程においては、支持基板側ウェハのノッチとＳＯＩ層用ウェハのノッチとを一致させて貼り合わせが行われる。しかしながら、これらのノッチのみで位置合わせを行うと、ＳＯＩ層における結晶方位＜１００＞と支持基板側ウェハにおける結晶方位＜１１０＞とを正確に一致させることができない場合がある。
【００１４】
このようなウェハ間での位置ずれが生じると、ＭＯＳトランジスタのチャネル方向を正確にＳＯＩ層の結晶方位＜１００＞に合わせることができず、両者間にずれが生じてしまう。ＭＯＳトランジスタは、支持基板側ウェハの位置を基準にして形成されるからである。
【００１５】
よって、このような場合、ＭＯＳトランジスタの電流駆動力を充分に向上させることができない。また、製造されるＳＯＩウェハごとに、表面に形成されたＭＯＳトランジスタの電気特性にばらつきが生じることになる。
【００１６】
そこで、この発明の課題は、ＭＯＳトランジスタの電流駆動力を充分に向上させることが可能な半導体ウェハ、およびその製造方法を提供することにある。
【００１７】
【課題を解決するための手段】
請求項１に記載の発明は、結晶方位の方向の端部に形成された複数の切り欠きを有する第１の半導体ウェハと、結晶方位の方向の端部に形成された切り欠きを有する第２の半導体ウェハとを備え、前記第１の半導体ウェハの前記複数の切り欠きの一つと前記第２の半導体ウェハの前記切り欠きとは、異なる結晶方位に付され、前記第１の半導体ウェハの前記複数の切り欠きの前記一つと前記第２の半導体ウェハの前記切り欠きとが互いに一致した状態で前記第１および第２の半導体ウェハが貼り合わされた半導体ウェハである。
【００１８】
請求項３に記載の発明は、（ａ）第１および第２の半導体ウェハを準備する工程と、（ｂ）前記第２の半導体ウェハの主表面を前記第１の半導体ウェハの主表面に貼り合わせる工程と、（ｃ）前記第１および第２の半導体ウェハの貼り合わせ箇所の近傍に前記第１の半導体ウェハ側から酸素イオンを注入する工程と、（ｄ）熱処理により酸素イオン注入箇所を酸化膜層に形成する工程とを備える半導体ウェハの製造方法である。
【００１９】
請求項４に記載の発明は、（ａ）結晶方位の方向の端部に複数の切り欠きがそれぞれ形成された第１の半導体ウェハを準備する工程と、（ｂ）前記第１の半導体ウェハの前記複数の切り欠きの一つの結晶方位の方向とは異なる結晶方位の方向の端部に切り欠きが形成された第２の半導体ウェハを準備する工程と、（ｃ）前記第１の半導体ウェハの前記複数の切り欠きの前記一つと前記第２の半導体ウェハの前記切り欠きとを前記第１および第２の半導体ウェハの位置合わせに用いつつ、前記第１の半導体ウェハの前記複数の切り欠きのうち他の切り欠きを半導体ウェハ製造装置のガイド部分に係合させて前記第１および第２の半導体ウェハを貼り合わせる工程と、（ｄ）前記第１および第２の半導体ウェハの貼り合わせ箇所の近傍に前記第１の半導体ウェハ側から酸素イオンを注入する工程と、（ｅ）熱処理により酸素イオン注入箇所を酸化膜層に形成する工程とを備える半導体ウェハの製造方法である。
【００２０】
【発明の実施の形態】
＜実施の形態１＞
図１は本実施の形態に係る半導体ウェハを示す上面図である。この半導体ウェハ１００は（１００）面が主表面となる（１００）ウェハである（図１中の点を内包する円は（１００）面の法線方向を示す矢印の意味である）。また図２は、図１中の切断線ＩＩ−ＩＩにおける断面を示した図である。
【００２１】
ＳＯＩウェハ１００においては、例えばシリコン基板からなる支持基板側ウェハ１の一主表面に酸化膜層２が形成され、酸化膜層２の上面にＳＯＩ層３２が形成されている。このＳＯＩ層３２および酸化膜層２は、主表面に酸化膜が形成されたシリコン基板からなるＳＯＩ層用ウェハが支持基板側ウェハ１に貼り合わされた後、その一部を除去することによって形成できる。なお、ＳＯＩ層３２および酸化膜層２と支持基板側ウェハ１とはほぼ同じ径となるが、製法によっては両者の径が若干異なることもある。
【００２２】
そして、ＳＯＩ層３２の表面には、ＭＯＳトランジスタ等のデバイス、およびそれらデバイス間を接続する配線などを含む半導体装置が形成される。図１１中のＭＯＳトランジスタＴＲ１がその一例である。なお、ＭＯＳトランジスタＴＲ１中に示された記号Ｓはソースを、記号Ｄはドレインを、記号Ｇはゲートを、それぞれ示す。
【００２３】
このＭＯＳトランジスタＴＲ１は、そのチャネルの方向がＳＯＩ層３２の結晶方位＜１００＞に平行となるよう配置される。
【００２４】
半導体ウェハ１００においては、支持基板側ウェハ１の結晶方位＜１１０＞の方向の端部にノッチ１ａが形成され、ＳＯＩ層３２の端部には結晶方位＜１００＞のノッチ３２ａおよび結晶方位＜１１０＞のノッチ３２ｂがそれぞれ形成されている。
【００２５】
以下、ＳＭＡＲＴ　ＣＵＴ法を例に採って支持基板側ウェハとＳＯＩ層側ウェハとの貼り合わせについて説明する。
【００２６】
貼り合わせ前の段階において、ＳＯＩ層用ウェハ３２０の表面には酸化膜層２を形成しておく。そしてさらに、ＳＯＩ層３２の厚みＤＰ１の分だけ酸化膜層２より深いところに水素イオン注入ＩＰ２を行って、結晶欠陥層ＤＦを形成する（図３）。
【００２７】
次に、図４に示すように、ＳＯＩ層用ウェハ３２０の酸化膜層２を支持基板側ウェハ１の主表面に貼り合わせる。図４では貼り合わせ面の位置を符号ＢＤで表している。なおこのとき、支持基板側ウェハ１とＳＯＩ層用ウェハ３２０との間で結晶方位＜１００＞を、互いに４５°または１３５°ずらして貼り合わせる。
【００２８】
次に、熱処理を行って結晶欠陥層ＤＦを脆弱化させ、図５に示すように結晶欠陥層ＤＦにおいてＳＯＩ層用ウェハ３２０を分割する。このとき、ＳＯＩ層用ウェハ３２０のうち接着強度の弱い周縁部も除去される。なお、図５においては分割面を記号ＤＴで示している。
【００２９】
そして、この状態で熱処理を追加してＳＯＩ層３２と支持基板側ウェハ１との貼り合わせ強度を上昇させ、ＳＯＩ層３２の表面を軽研磨して残存する結晶欠陥層の除去を行う。上述の工程を用いることにより、図１および図２に示した半導体ウェハ１００が得られる。
【００３０】
次に、支持基板側ウェハ１とＳＯＩ層用ウェハ３２０との貼り合わせ工程の詳細を述べる。貼り合わせ工程では、例えば図６および図７に示すような半導体ウェハ製造装置が用いられる。なお、図７は図６中の切断線ＶＩＩ−ＶＩＩにおける断面を示した図である。
【００３１】
この製造装置は、支持基板側ウェハ１を支持する支持台ＨＤと、ＳＯＩ層用ウェハ３２０の貼り合わせ時の位置合わせガイドとして用いられるウェハガイドＧＤ２と、半導体ウェハを吸引して把持するエアピンＡＰとを備えている。なお、図６においてはＳＯＩ層用ウェハ３２０を破線で表示し、その下側に位置する支持基板側ウェハ１を明示している。
【００３２】
支持台ＨＤには、支持基板側ウェハ１が載置される深さＤＰ２の凹部ＨＬが形成されている。そして、凹部ＨＬの端部には、支持基板側ウェハ１が載置されたときにそのノッチ１ａに係合する凸部ＨＬａが形成されている。
【００３３】
また、ウェハガイドＧＤ２は、凹部ＨＬを囲んで支持台ＨＤの上に設置されたガイド部材である。凸部ＨＬａはこのウェハガイドＧＤ２にも延長して形成され、ＳＯＩ層用ウェハ３２０のノッチ３２ａにも係合することが可能となっている。
【００３４】
ウェハガイドＧＤ２にはさらに、図中の矢印Ｑに沿って可動の凸部ＧＤ１が設けられている。凸部ＧＤ１はウェハガイドＧＤ２からＳＯＩ層用ウェハ３２０側へと移動して、ＳＯＩ層用ウェハ３２０の結晶方位＜１１０＞のノッチ３２ｂに係合することが可能である。この凸部ＧＤ１と凸部ＨＬａとは４５°だけ互いにずれるよう、ウェハガイドＧＤ２にそれぞれ配置される。凸部ＧＤ１は、凹部ＨＬにある支持基板側ウェハ１よりも上方に配置され、その進退によっても支持基板側ウェハ１と接触しない。
【００３５】
この製造装置においては、まず、凸部ＧＤ１をウェハガイドＧＤ２側へと退却させておき、支持基板側ウェハ１を支持台ＨＤの凹部ＨＬに載置し、その後、凸部ＧＤ１をウェハガイドＧＤ２から突出させる。そして、エアピンＡＰでＳＯＩ層用ウェハ３２０を把持し、ノッチ３２ａを凸部ＨＬａに、ノッチ３２ｂを凸部ＧＤ１に、それぞれ係合させつつ降下させ、支持基板側ウェハ１への貼り合わせを行う。そして、凸部ＧＤ１をウェハガイドＧＤ２に退かせて、貼り合わされた支持基板側ウェハ１およびＳＯＩ層用ウェハ３２０を、エアピンＡＰにより引き上げて取り出す。
【００３６】
なお、凹部ＨＬの深さＤＰ２を支持基板側ウェハ１１の厚さよりも小さくしておけば、支持基板側ウェハ１を凹部ＨＬ内に載置したときに、支持基板側ウェハ１は支持台ＨＤの表面よりも若干突出する。この場合には、凸部ＧＤ１がウェハガイドＧＤ２から突出したときに、凸部ＧＤ１の底面と支持基板側ウェハ１の表面とが離れ過ぎないようにすることができ、ノッチ３２ｂへの凸部ＧＤ１の係合を確実に保ちつつＳＯＩ層用ウェハ３２０を降下させることができる。
【００３７】
この工程においては、支持基板側ウェハ１のノッチ１ａとＳＯＩ層用ウェハ３２０のノッチ３２ａとを一致させて位置合わせに用いつつ、ＳＯＩ層用ウェハ３２０のノッチ３２ｂを半導体ウェハ製造装置のガイド部分たる凸部ＧＤ１に係合させて両ウェハを貼り合わせている。
【００３８】
なお、ここでいうノッチ１ａとノッチ３２ａとの一致とは、形状の完全な一致を意味するものではない。例えばウェハの半径方向へのノッチの奥行き量が両ノッチ１ａ，３２ａで若干異なっていてもよい。また、両ノッチ１ａ，３２ａで、扇形の開きの角度が若干異なっていてもよい。ノッチ１ａとノッチ３２ａとは、位置合わせを高精度に行える程度に形状が一致していればよい。
【００３９】
よって、ノッチ３２ｂに係合された凸部ＧＤ１がウェハ平面方向へのＳＯＩ層用ウェハ３２０の回動を制限することになり、ノッチ１ａ，３２ａのみで位置合わせを行っていた従来の貼り合わせ工程に比べて、ウェハ間での回動による位置ずれの防止を図ることが可能である。これにより、両ウェハの位置合わせを高精度に行うことが可能となり、両ウェハで結晶方位を異ならしめて電流駆動力を充分に向上させたＭＯＳトランジスタＴＲ１を半導体ウェハ上に形成することができる。また、形成されたＭＯＳトランジスタＴＲ１の電気特性に、半導体ウェハごとのばらつきが生じにくい。
【００４０】
なお、半導体ウェハ１００の製造方法のうち貼り合わせ工程以外の工程については、もちろんＳＭＡＲＴ　ＣＵＴ法以外にもＥＬＴＲＡＮ法など他の方法を採用してもよい。
【００４１】
以上のように、本実施の形態は、ＳＯＩ層用ウェハ３２０に結晶方位＜１００＞のノッチ３２ａと結晶方位＜１１０＞のノッチ３２ｂとを形成し、そのうちの結晶方位＜１００＞のノッチ３２ａと支持基板側ウェハの結晶方位＜１１０＞のノッチ１ａとが互いに一致した状態で両ウェハ１，３２０を貼り合わせた半導体ウェハ、およびその製造方法（図８）である。
【００４２】
ＳＯＩ層用ウェハ３２０にノッチ３２ａ，３２ｂを形成するので、ＳＯＩ層用ウェハ１のノッチ１ａと支持基板側ウェハ３２０のノッチ３２ａとを位置合わせに用いつつ両ウェハ１，３２０の貼り合わせを行う際に、ＳＯＩ層用ウェハ３２０のノッチ３２ｂを半導体ウェハ製造装置のガイド部分に係合して、ウェハ間での回動による位置ずれの防止を図ることが可能である。これにより、両ウェハ１，３２０の位置合わせを高精度に行うことが可能となる。その結果、劈開時にＭＯＳトランジスタのチャネル方向に沿った断面を容易に露出させることが可能で、かつ、電流駆動力を充分に向上させたＭＯＳトランジスタを半導体ウェハ上に形成することができる。
【００４３】
また、本実施の形態においては、ＳＯＩ層用ウェハ３２０と支持基板側ウェハ１とを貼り合わせてＳＯＩウェハを形成する場合について示したが、本発明はこれに限られるものではない。すなわち、例えば酸化膜層２を有しないバルクウェハに本発明を適用してもよい。つまり、２枚のバルクウェハをそれらの結晶方位をずらして貼り合わせ、表面側の結晶方位とウェハ内奥部の結晶方位とが異なるバルクウェハを形成する場合にも本発明を適用できる。
【００４４】
また、本実施の形態においては、結晶方位表示部としてノッチを採用する場合を示したが、結晶方位を示す切り欠きであればよく、オリエンテーションフラット等、他の切り欠き形状を採用してもよい。
【００４５】
さらに、本実施の形態においては、ＳＯＩ層用ウェハ３２０に形成されるノッチ３２ａ，３２ｂは、結晶方位＜１００＞、＜１１０＞の方向に付されるとしたが、これに限られるものではない。ノッチ３２ａ，３２ｂはそれぞれ、上記の結晶方位＜１００＞、＜１１０＞以外の方向に付されていてもよく、さらに、両者間の相対的位置関係についても制限するものではない。
【００４６】
＜実施の形態２＞
本実施の形態は、図１の半導体ウェハ１００のような、ＳＯＩ層と支持基板側ウェハとで結晶方位が異なったＳＯＩウェハを製造するのに適した製造方法である。
【００４７】
図９〜図１１は、本実施の形態に係る半導体ウェハの製造方法を示す断面図である。
【００４８】
まず、ともに（１００）面が主表面となる半導体ウェハであるＳＯＩ層用ウェハ３２１と支持基板側ウェハ１とを用意し、ＳＯＩ層用ウェハ３２１における結晶方位＜１００＞と支持基板側ウェハ１における結晶方位＜１１０＞とが一致するように、両基板を貼り合わせる（図９）。なお、図９では貼り合わせ面の位置を符号ＢＤで表している。この段階では、ＳＯＩ層用ウェハ３２１と支持基板側ウェハ１とのいずれにも酸化膜層は形成されていない。
【００４９】
また、この貼り合わせ工程では、実施の形態１に示したように、ＳＯＩ層用ウェハ３２１の端部に複数のノッチを設けて、図６および図７に示した半導体ウェハ製造装置を用いて両ウェハの高精度な位置合わせを行うことが望ましい。しかし、本実施の形態はそれに限られるものではない。
【００５０】
次に、ＳＯＩ層用ウェハ３２１の表面に、研削加工（グラインド）やＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）、薬液処理等を行って、ＳＯＩ層用ウェハ３２１を薄膜化し、半導体層３２２を形成する（図１０）。半導体層３２２の厚みＴＨは例えば約１００〜１０００ｎｍを採用できる。
【００５１】
次に、両ウェハの貼り合わせ箇所の近傍（貼り合わせ面の位置ＢＤの近傍）に、半導体層３２２側から酸素イオン注入ＩＰ１を行う。そして、１３００℃〜１４００℃程度の温度で熱処理を行い、酸素イオン注入箇所を酸化膜層２に形成する。これにより半導体層３２２のうち酸化されなかった部分がＳＯＩ層３２として残る。（図１１）。なお、酸素イオンの注入量は例えば１×１０１７〜１×１０１８ｃｍ−２を採用できる。
【００５２】
本実施の形態によれば、ＳＯＩ層用ウェハ３２１と支持基板側ウェハ１との結晶方位が互いにずれた状態で両ウェハを貼り合わせた後、酸素イオンを注入し、熱処理により酸素イオン注入箇所を酸化膜層２に形成する。
【００５３】
貼り合わせ法では一般的に、一方のウェハの表面に酸化膜層を形成した後に他方のウェハに貼り合わせを行うので、酸素イオン注入を行う必要はない。しかし、酸素イオン注入の精度を高めることでＳＯＩ層の膜厚のばらつきを抑制することが容易であり、均一薄膜化に優れる。
【００５４】
よって、本実施の形態によれば、ＳＯＩ層３２の膜厚のばらつきが少ないＳＯＩウェハを製造することができる。ＳＯＩ層膜厚のばらつきの少なさは、電流駆動力の向上に資するので、その結果、劈開時にＭＯＳトランジスタのチャネル方向に沿った断面を容易に露出させることが可能で、かつ、電流駆動力を充分に向上させたＭＯＳトランジスタを半導体ウェハ上に形成することができる。
【００５５】
【発明の効果】
請求項１に記載の発明によれば、第１の半導体ウェハには複数の切り欠きが形成され、さらに、第１の半導体ウェハの複数の切り欠きの一つと第２の半導体ウェハの切り欠きとが互いに一致した状態で第１および第２の半導体ウェハが貼り合わされている。また、第１の半導体ウェハの複数の切り欠きの一つと第２の半導体ウェハの切り欠きとは、異なる結晶方位に付されている。よって、一致した切り欠きを位置合わせに用いつつ両ウェハの貼り合わせを行う際に、第１の半導体ウェハの他の切り欠きを半導体ウェハ製造装置のガイド部分に係合して、ウェハ間での回動による位置ずれの防止を図ることが可能である。これにより、両ウェハの位置合わせを高精度に行うことが可能となる。その結果、劈開時にＭＯＳトランジスタのチャネル方向に沿った断面を容易に露出させることが可能で、かつ、電流駆動力を充分に向上させたＭＯＳトランジスタを半導体ウェハ上に形成することができる。
【００５６】
請求項３に記載の発明によれば、第１および第２の半導体ウェハを貼り合わせた後、酸素イオンを注入し、熱処理により酸素イオン注入箇所を酸化膜層に形成する。よって、貼り合わせ時に第１および第２の半導体ウェハの間で結晶方位をずらせておけば、ＳＯＩ層と支持基板側との間で互いの結晶方位がずれたＳＯＩウェハが形成できる。また、酸化膜層を酸素イオン注入と熱処理とにより形成するので、ＳＯＩ層膜厚のばらつきの少ないＳＯＩウェハを製造することができる。ＳＯＩ層膜厚のばらつきの少なさは、電流駆動力の向上に資するので、その結果、劈開時にＭＯＳトランジスタのチャネル方向に沿った断面を容易に露出させることが可能で、かつ、電流駆動力を充分に向上させたＭＯＳトランジスタを半導体ウェハ上に形成することができる。
【００５７】
請求項４に記載の発明によれば、第１および第２の半導体ウェハを貼り合わせた後、酸素イオンを注入し、熱処理により酸素イオン注入箇所を酸化膜層に形成する。よって、貼り合わせ時に第１および第２の半導体ウェハの間で結晶方位をずらせておけば、ＳＯＩ層と支持基板側との間で互いの結晶方位がずれたＳＯＩウェハが形成できる。また、酸化膜層を酸素イオン注入と熱処理とにより形成するので、ＳＯＩ層膜厚のばらつきの少ないＳＯＩウェハを製造することができる。ＳＯＩ層膜厚のばらつきの少なさは、電流駆動力の向上に資するので、その結果、劈開時にＭＯＳトランジスタのチャネル方向に沿った断面を容易に露出させることが可能で、かつ、電流駆動力を充分に向上させたＭＯＳトランジスタを半導体ウェハ上に形成することができる。また、工程（ｃ）において、第１の半導体ウェハの複数の切り欠きのうち他の切り欠きを半導体ウェハ製造装置のガイド部分に係合させて第１および第２の半導体ウェハを貼り合わせる。よって、ウェハ間での回動による位置ずれの防止を図ることが可能である。これにより、両ウェハの位置合わせを高精度に行うことが可能となり、両ウェハで結晶方位を異ならしめて電流駆動力を充分に向上させたＭＯＳトランジスタを半導体ウェハ上に形成することができる。また、形成されたＭＯＳトランジスタの電気特性に、半導体ウェハごとのばらつきが生じにくい。
【図面の簡単な説明】
【図１】実施の形態１に係る半導体ウェハを示す上面図である。
【図２】実施の形態１に係る半導体ウェハを示す断面図である。
【図３】実施の形態１に係る半導体ウェハの貼り合わせ工程を示す断面図である。
【図４】実施の形態１に係る半導体ウェハの貼り合わせ工程を示す断面図である。
【図５】実施の形態１に係る半導体ウェハの貼り合わせ工程を示す断面図である。
【図６】実施の形態１に係る半導体ウェハの貼り合わせ工程に用いられる半導体ウェハ製造装置を示す上面図である。
【図７】実施の形態１に係る半導体ウェハの貼り合わせ工程に用いられる半導体ウェハ製造装置を示す断面図である。
【図８】実施の形態１に係る半導体ウェハの貼り合わせ工程を示す図である。
【図９】実施の形態２に係る半導体ウェハの製造方法を示す断面図である。
【図１０】実施の形態２に係る半導体ウェハの製造方法を示す断面図である。
【図１１】実施の形態２に係る半導体ウェハの製造方法を示す断面図である。
【符号の説明】
１　支持基板側ウェハ、２　酸化膜層、３２　ＳＯＩ層、３２０，３２１　ＳＯＩ層用ウェハ、３２ａ，３２ｂ，１ａ　ノッチ、ＴＲ１　ＭＯＳトランジスタ、１００　ＳＯＩウェハ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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