(57)【要約】【課題】本発明は、複数の電圧駆動型スイッチング素子のゲ−ト・エミッタ間電圧に生じる電圧差を抑制し、より均一なスイッチング動作を実現することを目的とする。【解決手段】ゲ−ト配線８とエミッタ補助配線間９の結合係数を一定値以上に設定し、スイッチング時に、エミッタ側主回路配線７の浮遊インダクタンスに生じる誘起電圧により複数の電圧駆動型スイッチング素子５ａ、５ｂのゲ−ト・エミッタ間電圧に発生する電圧差を抑制することを特徴とする。【選択図】      図１
2004187360.tif 000002
【特許請求の範囲】
【請求項１】
各コレクタをそれぞれコレクタ側主回路配線を介して一方の主回路端子に接続し、各エミッタをそれぞれエミッタ側主回路配線を介して他方の主回路端子に接続し、それぞれゲ−ト配線及びエミッタ補助配線を通じて各ゲ−トにゲ−ト電圧を供給するようにしてなる並列接続された複数の電圧駆動型スイッチング素子の各ゲ−トを駆動する電圧駆動型スイッチング素子のゲ−ト駆動回路であって、前記ゲ−ト配線とエミッタ補助配線間の結合係数を一定値以上に設定し、前記複数の電圧駆動型スイッチング素子のスイッチング時に、前記エミッタ側主回路配線の浮遊インダクタンスに生じる誘起電圧により前記複数の電圧駆動型スイッチング素子のゲ−ト・エミッタ間電圧に発生する電圧差を抑制するようにしたことを特徴とする電圧駆動型スイッチング素子のゲ−ト駆動回路。
【請求項２】
前記ゲ−ト配線とエミッタ補助配線を、共に磁性体コアを貫通させて、前記結合係数を一定値以上としたことを特徴とする請求項１記載の電圧駆動型スイッチング素子のゲ−ト駆動回路。
【請求項３】
前記ゲ−ト配線とエミッタ補助配線を、共にギャップ付き磁性体コアを貫通させて、前記結合係数を一定値以上としたことを特徴とする請求項１記載の電圧駆動型スイッチング素子のゲ−ト駆動回路。
【請求項４】
前記ゲ−ト配線とエミッタ補助配線を、平行平板構造にして、前記結合係数を一定値以上としたことを特徴とする請求項１記載の電圧駆動型スイッチング素子のゲ−ト駆動回路。
【請求項５】
前記ゲ−ト配線とエミッタ補助配線を、同軸構造にして、前記結合係数を一定値以上としたことを特徴とする請求項１記載の電圧駆動型スイッチング素子のゲ−ト駆動回路。
【請求項６】
前記結合係数の値は、０．９以上であることを特徴とする請求項１乃至５の何れかに記載の電圧駆動型スイッチング素子のゲート駆動回路。
【請求項７】
各コレクタをそれぞれコレクタ側主回路配線を介して一方の主回路端子に接続し、各エミッタをそれぞれエミッタ側主回路配線を介して他方の主回路端子に接続し、それぞれゲ−ト配線及びエミッタ補助配線を通じて各ゲ−トにゲ−ト電圧を供給するようにしてなる並列接続された複数の電圧駆動型スイッチング素子を搭載した電圧駆動型スイッチング素子の半導体モジュ−ルであって、前記ゲ−ト配線とエミッタ補助配線間の結合係数を一定値以上に設定し、前記複数の電圧駆動型スイッチング素子のスイッチング時に、前記エミッタ側主回路配線の浮遊インダクタンスに生じる誘起電圧により前記複数の電圧駆動型スイッチング素子のゲ−ト・エミッタ間電圧に発生する電圧差を抑制するようにしたことを特徴とする電圧駆動型スイッチング素子の半導体モジュ−ル。
【請求項８】
前記ゲ−ト配線とエミッタ補助配線を、共に磁性体コアを貫通させて、前記結合係数を一定値以上としたことを特徴とする請求項７記載の電圧駆動型スイッチング素子の半導体モジュ−ル。
【請求項９】
前記ゲ−ト配線とエミッタ補助配線を、共にギャップ付き磁性体コアを貫通させて、前記結合係数を一定値以上としたことを特徴とする請求項７記載の電圧駆動型スイッチング素子の半導体モジュ−ル。
【請求項１０】
前記ゲ−ト配線とエミッタ補助配線を、平行平板構造にして、前記結合係数を一定値以上としたことを特徴とする請求項７記載の電圧駆動型スイッチング素子の半導体モジュ−ル。
【請求項１１】
前記ゲ−ト配線とエミッタ補助配線を、同軸構造にして、前記結合係数を一定値以上としたことを特徴とする請求項７記載の電圧駆動型スイッチング素子の半導体モジュ−ル。
【請求項１２】
前記結合係数の値は、０．９以上であることを特徴とする請求項７乃至１１の何れかに記載の電圧駆動型スイッチング素子の半導体モジュ−ル。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、例えばＩＧＢＴ等の電圧駆動型スイッチング素子のゲ−ト駆動回路および半導体モジュ−ルに関するものである。
【０００２】
【従来の技術】
インバ−タ等の電力変換装置に使用されるスイッチング素子として、ＩＧＢＴ等の電圧駆動型スイッチング素子がある。この電圧駆動型スイッチング素子において、素子単体の定格電流を超える大電流をスイッチングする場合、複数の電圧駆動型スイッチング素子を並列接続してこれを実現することが行われている。
【０００３】
図２は、電圧駆動型スイッチング素子を２並列接続した２レベルインバ−タの従来例を示している。直流電源２０の主回路（＋）端子１３と主回路（−）端子１４の間に、主回路直流（＋）配線１６及び主回路直流（−）配線１７を介して上側ア−ムとなる２並列接続した電圧駆動型スイッチング素子２２ａ、２２ｂと下側ア−ムとなる２並列接続した電圧駆動型スイッチング素子２２ｃ、２２ｄとが接続されている。各電圧駆動型スイッチング素子２２ａ〜２２ｄには、それぞれ還流ダイオ−ド２３ａ〜２３ｄが並列接続されている。
【０００４】
上側ア−ムの電圧駆動型スイッチング素子２２ａ、２２ｂはエミッタ補助配線２４ａを通じてゲ−ト駆動回路１９ａで同時に駆動され、下側ア−ムの電圧駆動型スイッチング素子２２ｃ、２２ｄはエミッタ補助配線２４ｂを通じてゲ−ト駆動回路１９ｂで同時に駆動されるようになっており、このような構成により、各電圧駆動型スイッチング素子２２ａ〜２２ｄ単体の定格電流の２倍の大電流をスイッチングする２レベルインバ−タが実現されている。
【０００５】
図３は、上記の２レベルインバ−タにおいて、主回路直流（＋）配線１６、主回路直流（−）配線１７及びエミッタ補助配線２４ａ、２４ｂ等の浮遊インダクタンスを集中定数として表した等価回路を示している。下側ア−ムのタ−ンオンの場合、ゲ−ト駆動回路１９ｂのオンゲ−ト電圧指令により、２並列接続した電圧駆動型スイッチング素子２２ｃ、２２ｄは同時にタ−ンオンし、還流ダイオ−ド２３ａと２３ｂに流れる負荷電流が転流する。この主回路の電流変化によって、浮遊インダクタンス２１ａ、２１ｂ、２１ｃ、２１ｄに誘起電圧が発生し、特に浮遊インダクタンス２１ｃに発生した誘起電圧ＶＬ（ｃ）は、電圧駆動型スイッチング素子２２ｄのオンゲ−ト電圧指令に加算され、電圧駆動型スイッチング素子２２ｄのゲ−ト・エミッタ間電圧Ｖｇｅ（ｄ）は、電圧駆動型スイッチング素子２２ｃのＶｇｅ（ｃ）より大きくなる。
【０００６】
下側ア−ムのタ−ンオフの場合も同様に、主回路の電流変化によって、特に浮遊インダクタンス２１ｃに発生した誘起電圧ＶＬ（ｃ）は、電圧駆動型スイッチング素子２２ｄのオフゲ−ト電圧指令に加算され、電圧駆動型スイッチング素子２２ｄのゲ−ト・エミッタ間電圧Ｖｇｅ（ｄ）は、電圧駆動型スイッチング素子２２ｃのＶｇｅ（ｃ）よりも大きくなる。このように、スイッチングにおける主回路の電流変化時に、電圧駆動型スイッチング素子２２ｃと２２ｄのゲ−ト・エミッタ間電圧は等しくならないため、均一なスイッチング動作が行えなくなる。
【０００７】
これに対し、従来の電圧駆動型スイッチング素子のゲ−ト駆動回路としては、複数の電圧駆動型スイッチング素子における各コレクタ端子及び各エミッタ端子同士を接続導体で並列に接続し、単一のゲ−ト回路を、１つの電圧駆動型スイッチング素子のゲ−ト端子には直接接続し、他の電圧駆動型スイッチング素子のゲ−ト端子にはエミッタ間接続導体に生じるリアクトル成分による電圧降下に等しい電圧を発生する電圧源を介して接続し、過渡時に、並列接続したエミッタ間接続導体によって引起こされるゲ−ト電圧のばらつきを補正して複数の電圧駆動型スイッチング素子に流れる電流を均等化するようにしている。上記の電圧源は、エミッタ間接続導体に他の電圧駆動型スイッチング素子のゲ−ト線を巻き付けたリアクトルで構成している（例えば、特許文献１参照）。
【０００８】
【特許文献１】
特開平７−１７７７２７号公報（第２頁、図１、図２）
【０００９】
【発明が解決しようとする課題】
図２、図３に示す従来技術は、電圧駆動型スイッチング素子のスイッチング時に、主回路配線の電流変化率と主回路配線の僅かな浮遊インダクタンスで発生する誘起電圧によって、複数の電圧駆動型スイッチング素子のゲ−ト・エミッタ間電圧に電圧差が生じ、均一なスイッチング動作ができなくなるという問題がある。
【００１０】
また、特許文献１に記載の従来技術は、エミッタ間接続導体に生じるリアクトル成分による電圧降下に等しい電圧を発生する電圧源を、そのエミッタ間接続導体に他の電圧駆動型スイッチング素子のゲ−ト線を巻き付けたリアクトルで構成している。しかし、ゲ−ト線を巻き付けたリアクトルに発生する電圧は、エミッタ間接続導体との相互誘導によって生じるものであり、過渡時に、エミッタ間接続導体に生じるリアクトル成分による電圧降下と等しい電圧を、そのエミッタ間接続導体に単にゲ−ト線を巻き付けたリアクトルに生じさせるのは難しい。このため、この従来技術の構成で、過渡時に、複数の電圧駆動型スイッチング素子の電流を十分に均等化させるのは難しい。
【００１１】
本発明は、上記に鑑みてなされたもので、複数の電圧駆動型スイッチング素子のゲ−ト・エミッタ間電圧に生じる電圧差を抑制し、より均一なスイッチング動作を実現することができる電圧駆動型スイッチング素子のゲ−ト駆動回路および半導体モジュ−ルを提供することを目的とする。
【００１２】
【課題を解決するための手段】
上記課題を解決するために、本発明の請求項１に係る電圧駆動型スイッチング素子のゲ−ト駆動回路は、各コレクタをそれぞれコレクタ側主回路配線を介して一方の主回路端子に接続し、各エミッタをそれぞれエミッタ側主回路配線を介して他方の主回路端子に接続し、それぞれゲ−ト配線及びエミッタ補助配線を通じて各ゲ−トにゲ−ト電圧を供給するようにしてなる並列接続された複数の電圧駆動型スイッチング素子の各ゲ−トを駆動する電圧駆動型スイッチング素子のゲ−ト駆動回路であって、前記ゲ−ト配線とエミッタ補助配線間の結合係数を一定値以上に設定し、前記複数の電圧駆動型スイッチング素子のスイッチング時に、前記エミッタ側主回路配線の浮遊インダクタンスに生じる誘起電圧により前記複数の電圧駆動型スイッチング素子のゲ−ト・エミッタ間電圧に発生する電圧差を抑制するようにしたことを要旨とする。
【００１３】
ゲ−ト配線とエミッタ補助配線間の結合係数を一定値以上に設定することで、スイッチング時に、エミッタ側主回路配線の浮遊インダクタンスに生じる誘起電圧により複数の電圧駆動型スイッチング素子の各エミッタ間に発生する電圧差が補償される。これにより、複数の電圧駆動型スイッチング素子のゲ−ト・エミッタ間電圧に生じる電圧差が抑制される。
【００１４】
本発明の請求項２に係る電圧駆動型スイッチング素子のゲ−ト駆動回路は、前記ゲ−ト配線とエミッタ補助配線を、共に磁性体コアを貫通させて、前記結合係数を一定値以上としたことを要旨とする。
【００１５】
ゲ−ト配線とエミッタ補助配線間の磁気的な結合性が増大して、結合係数を一定値以上に設定することが可能となる。
【００１６】
本発明の請求項３に係る電圧駆動型スイッチング素子のゲ−ト駆動回路は、前記ゲ−ト配線とエミッタ補助配線を、共にギャップ付き磁性体コアを貫通させて、前記結合係数を一定値以上としたことを要旨とする。
【００１７】
ゲ−ト配線とエミッタ補助配線間の磁気的な結合性が増大するとともに、結合係数を一定値以上に設定・調整することが可能となる。
【００１８】
本発明の請求項４に係る電圧駆動型スイッチング素子のゲ−ト駆動回路は、前記ゲ−ト配線とエミッタ補助配線を、平行平板構造にして、前記結合係数を一定値以上としたことを要旨とする。
【００１９】
前記請求項２に係る発明と略同様の作用がある。
【００２０】
本発明の請求項５に係る電圧駆動型スイッチング素子のゲ−ト駆動回路は、前記ゲ−ト配線とエミッタ補助配線を、同軸構造にして、前記結合係数を一定値以上としたことを要旨とする。
【００２１】
前記請求項２に係る発明と略同様の作用がある。
【００２２】
本発明の請求項６に係る電圧駆動型スイッチング素子のゲ−ト駆動回路は、前記結合係数の値は、０．９以上であることを要旨とする。
【００２３】
結合係数の値を０．９以上に設定することで、スイッチング時に、複数の電圧駆動型スイッチング素子の各エミッタ間に発生する電圧差が十分に補償され、複数の電圧駆動型スイッチング素子のゲ−ト・エミッタ間電圧に生じる電圧差の抑制が十分に行われる。
【００２４】
本発明の請求項７に係る電圧駆動型スイッチング素子の半導体モジュ−ルは、各コレクタをそれぞれコレクタ側主回路配線を介して一方の主回路端子に接続し、各エミッタをそれぞれエミッタ側主回路配線を介して他方の主回路端子に接続し、それぞれゲ−ト配線及びエミッタ補助配線を通じて各ゲ−トにゲ−ト電圧を供給するようにしてなる並列接続された複数の電圧駆動型スイッチング素子を搭載した電圧駆動型スイッチング素子の半導体モジュ−ルであって、前記ゲ−ト配線とエミッタ補助配線間の結合係数を一定値以上に設定し、前記複数の電圧駆動型スイッチング素子のスイッチング時に、前記エミッタ側主回路配線の浮遊インダクタンスに生じる誘起電圧により前記複数の電圧駆動型スイッチング素子のゲ−ト・エミッタ間電圧に発生する電圧差を抑制するようにしたことを要旨とする。
【００２５】
半導体モジュ−ルにおいて、前記請求項１に係る発明と略同様の作用がある。
【００２６】
本発明の請求項８に係る電圧駆動型スイッチング素子の半導体モジュ−ルは、前記ゲ−ト配線とエミッタ補助配線を、共に磁性体コアを貫通させて、前記結合係数を一定値以上としたことを要旨とする。
【００２７】
半導体モジュ−ルにおいて、前記請求項２に係る発明と略同様の作用がある。
【００２８】
本発明の請求項９に係る電圧駆動型スイッチング素子の半導体モジュ−ルは、前記ゲ−ト配線とエミッタ補助配線を、共にギャップ付き磁性体コアを貫通させて、前記結合係数を一定値以上としたことを要旨とする。
【００２９】
半導体モジュ−ルにおいて、前記請求項３に係る発明と略同様の作用がある。
【００３０】
本発明の請求項１０に係る電圧駆動型スイッチング素子の半導体モジュ−ルは、前記ゲ−ト配線とエミッタ補助配線を、平行平板構造にして、前記結合係数を一定値以上としたことを要旨とする。
【００３１】
半導体モジュ−ルにおいて、前記請求項２に係る発明と略同様の作用がある。
【００３２】
本発明の請求項１１に係る電圧駆動型スイッチング素子の半導体モジュ−ルは、前記ゲ−ト配線とエミッタ補助配線を、同軸構造にして、前記結合係数を一定値以上としたことを要旨とする。
【００３３】
半導体モジュ−ルにおいて、前記請求項２に係る発明と略同様の作用がある。
【００３４】
本発明の請求項１２に係る電圧駆動型スイッチング素子の半導体モジュ−ルは、前記結合係数の値は、０．９以上であることを要旨とする。
【００３５】
半導体モジュ−ルにおいて、前記請求項６に係る発明と略同様の作用がある。
【００３６】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて説明する。
【００３７】
図１は、本発明の第１の実施の形態に係る電圧駆動型スイッチング素子（以下、ＩＧＢＴを適用して説明する）のゲ−ト駆動回路の構成を示している。図１において、主回路コレクタ端子１がそれぞれ主回路コレクタ配線６を介してＩＧＢＴ５ａと５ｂの各コレクタに接続され、主回路エミッタ端子２がそれぞれ主回路エミッタ配線７を介してＩＧＢＴ５ａと５ｂの各エミッタに接続されて、主回路コレクタ端子１と主回路エミッタ端子２の間にＩＧＢＴ５ａ、５ｂが並列接続されている。主回路エミッタ配線７には浮遊インダクタンス１０が生じている。
【００３８】
また、ゲ−ト端子３がそれぞれゲ−ト配線８によりゲ−ト抵抗１１を介してＩＧＢＴ５ａと５ｂの各ゲ−トに接続され、エミッタ補助端子４がエミッタ補助配線９を介してＩＧＢＴ５ａと５ｂの各エミッタに接続され、ゲ−ト端子３とエミッタ補助端子４間に与えられるゲ−ト電圧ＶＧＥにより、両ＩＧＢＴ５ａ、５ｂは同時に駆動されるようになっている。ゲ−ト配線８とエミッタ補助配線９とは結合係数１２で磁気的に結合している。
【００３９】
次に、上述のように構成された本実施の形態の作用を説明する。ゲ−ト端子３とエミッタ補助端子４の間にゲ−ト電圧ＶＧＥを与えて、ＩＧＢＴ５ａ、５ｂをスイッチングする場合、主回路エミッタ配線７の電流変化率ｄｉ／ｄｔによって各浮遊インダクタンス１０に誘起電圧ＶＬ（ａ）、ＶＬ（ｂ）が発生する。
【００４０】
【数１】
2004187360.tif 000003
各主回路エミッタ配線７における浮遊インダクタンス１０の値Ｌｅや電流変化率ｄｉ／ｄｔが等しくなければ、各浮遊インダクタンス１０に生じる誘起電圧ＶＬ（ａ）、ＶＬ（ｂ）は等しくならず、両ＩＧＢＴ５ａ、５ｂのエミッタ端子間に電圧差ΔＶｅ（ａ−ｂ）が発生する。
【００４１】
【数２】
ΔＶｅ（ａ−ｂ）＝ＶＬ（ａ）−ＶＬ（ｂ）                  …（２）
結合係数１２の値をＫとし、各ゲ−ト配線８と各エミッタ補助配線９のインダクタンスを等しくＬｇｅ、また相互インダクタンスを等しくＭｇｅとすれば、電圧差ΔＶｅ（ａ−ｂ）はエミッタ補助配線９のインダクタンスＬｇｅで２等分され、エミッタ補助配線９には、ＶＫｅ（ａ）、ＶＫｅ（ｂ）が発生する。
【００４２】
【数３】
2004187360.tif 000004
エミッタ補助配線９のインダクタンスＬｇｅに発生した電圧は、相互インダクタンスＭｇｅによって、ゲ−ト配線８のインダクタンスＬｇｅに磁気結合され、各ゲ−ト配線８には、ＶＫｇ（ａ）、ＶＫｇ（ｂ）が発生する。
【００４３】
【数４】
2004187360.tif 000005
式（３）、式（４）から、ＩＧＢＴ５ａ、５ｂのゲ−ト・エミッタ間電圧Ｖｇｅ（ａ）、Ｖｇｅ（ｂ）は、次式で示される。
【００４４】
【数５】
2004187360.tif 000006
結合係数１２がない場合、即ち、係数Ｋ＝０とすれば、両ＩＧＢＴ５ａ、５ｂのエミッタ端子間の電圧差ΔＶｅ（ａ−ｂ）によって、次式に示すように、両ＩＧＢＴ５ａ、５ｂのゲ−ト・エミッタ間電圧Ｖｇｅ（ａ）、Ｖｇｅ（ｂ）に電圧差が発生するため、均一なスイッチング動作をすることができない。
【００４５】
【数６】
2004187360.tif 000007
一方、結合係数１２がある場合、係数Ｋ＝１とすれば、両ＩＧＢＴ５ａ、５ｂのエミッタ端子間の電圧差ΔＶｅ（ａ−ｂ）は、磁気結合により補償されるため、次式に示すように、両ＩＧＢＴ５ａ、５ｂのゲ−ト・エミッタ間電圧Ｖｇｅ（ａ）、Ｖｇｅ（ｂ）に電圧差が発生しない。このため、均一なスイッチング動作を行うことができる。
【００４６】
【数７】
Ｖｇｅ（ａ）＝ＶＧＥ、Ｖｇｅ（ｂ）＝ＶＧＥ→Ｖｇｅ（ａ）＝Ｖｇｅ（ｂ）  …（８）
このように、ＩＧＢＴ５ａ、５ｂのゲ−ト・エミッタ間電圧Ｖｇｅ（ａ）、Ｖｇｅ（ｂ）の電圧差を抑制するためには、ゲ−ト配線８とエミッタ補助配線９の結合係数１２を十分大きくする必要がある。十分な電圧補償を得るには、結合係数１２の係数Ｋ＞０．９は必要である。また、ΔＶｇｅを抑制するには、スイッチング時にエミッタ補助配線９に流れる電流が、エミッタ補助配線９の寄生抵抗によって飽和しないようにする必要がある。十分な補償期間を得るには、エミッタ補助配線９のインダクタンスＬ＞１０ｎＨは必要である。
【００４７】
結合係数１２の係数Ｋを上記のような一定値以上の大なる値に設定し、また、エミッタ補助配線９のインダクタンスを大にすることは、ゲ−ト配線８とエミッタ補助配線９を、共に磁性体コアを貫通させることで、実現することができる。このゲ−ト配線８とエミッタ補助配線９を、共に磁性体コアを貫通させる構成を採用することで、さらに、スイッチング時に主回路エミッタ配線７とエミッタ補助配線９に流れる閉ル−プ電流を減少させて、誤動作やノイズを減らすことも同時に達成できる。
【００４８】
その他の実施の形態を説明する。結合係数１２の係数Ｋを一定値以上の大なる値に設定する手段として、上記の他に、ゲ−ト配線８とエミッタ補助配線９を、共にギャップ付き磁性体コアを貫通させることでも、実現することができる。ギャップ付き磁性体コアを用いることで、エミッタ補助配線９のインダクタンス値を調整し、かつ磁性体コアが飽和しないようにすることもできる。
【００４９】
また、ゲ−ト配線８とエミッタ補助配線９を、平行平板構造あるいは同軸構造にすることによっても、一定値以上の大きな結合係数１２を得ることができる。平行平板構造あるいは同軸構造にすると、ゲ−ト配線８とエミッタ補助配線９の低インダクタンス化も同時に達成できる。
【００５０】
なお、上述の第１の実施の形態及び他の実施の形態において、電圧駆動型スイッチング素子の並列接続数は、３並列以上であっても、上記と同様の考えを適用して実施することができる。また、以上述べた電圧駆動型スイッチング素子のゲ−ト駆動回路は、インバ−タ等に使用する場合において、回路全体を例えば１つのパッケ−ジ内に収納し、電圧駆動型スイッチング素子の半導体モジュ−ルとして構成しても、上記と同様の作用・効果を生じる。
【００５１】
【発明の効果】
以上説明したように、請求項１〜５に係る電圧駆動型スイッチング素子のゲ−ト駆動回路の発明によれば、ゲ−ト配線とエミッタ補助配線間の結合係数を一定値以上に設定し、スイッチング時に、エミッタ側主回路配線の浮遊インダクタンスに生じる誘起電圧により複数の電圧駆動型スイッチング素子のゲ−ト・エミッタ間電圧に生じる電圧差を抑制するようにしたので、より均一なスイッチング動作を実現することができる。
【００５２】
請求項６に係る電圧駆動型スイッチング素子のゲ−ト駆動回路の発明によれば、結合係数の値を０．９以上に設定することで、スイッチング時に、複数の電圧駆動型スイッチング素子のゲ−ト・エミッタ間電圧に生じる電圧差の抑制が十分に行われて、より一層均一なスイッチング動作を実現することができる。
【００５３】
請求項７〜１１に係る電圧駆動型スイッチング素子の半導体モジュ−ルの発明によれば、半導体モジュ−ルにおいて、前記請求項１〜５に係る発明と略同様の効果がある。
【００５４】
請求項１２に係る電圧駆動型スイッチング素子の半導体モジュ−ルの発明によれば、半導体モジュ−ルにおいて、前記請求項６に係る発明と略同様の効果がある。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態である電圧駆動型スイッチング素子のゲ−ト駆動回路の回路図である。
【図２】従来の電圧駆動型スイッチング素子のゲ−ト駆動回路の回路図である。
【図３】各配線の浮遊インダクタンスを集中定数として表した図２の等価回路図である。
【符号の説明】
１  主回路コレクタ端子（一方の主回路端子）
２  主回路エミッタ端子（他方の主回路端子）
３  ゲ−ト端子
４  エミッタ補助端子
５ａ、５ｂ  ＩＧＢＴ（電圧駆動型スイッチング素子）
６  主回路コレクタ配線（コレクタ側主回路配線）
７  主回路エミッタ配線（エミッタ側主回路配線）
８  ゲ−ト配線
９  エミッタ補助配線
【図１】
2004187360.tif 000008
【図２】
2004187360.tif 000009
【図３】
2004187360.tif 000010