(57)【要約】【課題】発熱体を駆動する際のノイズの発生を十分に抑えることができるとともに、寸法的にも小さく構成できるインクジェットヘッド用基体を提供する。【解決手段】複数の発熱体４０１と、発熱体４０１を画像データに応じて駆動させるパワートランジスタ４０２と、発熱体４０１に印加する駆動パルスの幅を規定するためのヒートパルス（パルス幅規定信号）の入力パッド４１１と、複数の発熱体４０１を所定個数ごとのブロックに分割しブロックを単位とした時分割駆動を行わせるためのブロック選択部とを形成してなるインクジェットヘッド用基体において、選択されたブロック内の発熱体４０１に印加される駆動パルスのタイミングをずらしてブロック内の発熱体４０１に供給するための論理回路（遅延回路）１０４からなる遅延回路群１０２を、ヒートパルスの入力ラインに設ける。【選択図】　　　　図１
2004050846.tif 000002
【特許請求の範囲】
【請求項１】
　基板上に、複数の発熱体と、前記発熱体に印加する駆動パルスの幅を規定するためのパルス幅規定信号を入力する入力ラインと、を有するインクジェットヘッド用基体において、
　前記発熱体に印加される前記駆動パルスのタイミングをずらして供給するための論理回路を、前記入力ラインに設けたことを特徴とするインクジェットヘッド用基体。
【請求項２】
　さらに、前記複数の発熱体を画像データに応じて駆動させるドライバと、前記複数の発熱体を所定個数ごとのブロックに分割しブロックを単位とした時分割駆動を行わせるためのブロック選択部と、前記ドライバに与える駆動信号を制御する駆動制御ロジックと、前記駆動制御ロジックの入力部分に設けられ入力データしきい値が立ち上がりと立ち下がりとで異なるようにするヒステリシス回路と、をさらに備える、請求項１に記載のインクジェットヘッド用基体。
【請求項３】
　前記論理回路は、偶数段のＣＭＯＳインバータを直列に接続して構成される、請求項１に記載のインクジェットヘッド用基体。
【請求項４】
　直列入力される画像データを並列に出力するためのシフトレジスタと、該シフトレジスタから出力されるデータを一時記憶するラッチ回路とが前記基板上にさらに設けられ、
　前記発熱体、前記ドライバ、前記入力部、前記ブロック選択部、前記シフトレジスタおよび前記ラッチ回路は前記基板上に形成され、前記論理回路は、前記シフトレジスタおよび前記ラッチ回路を含む駆動制御ロジック系と同一の成膜工程で構成されるインバータ回路の形態を有することを特徴とする、請求項１に記載のインクジェットヘッド用基体。
【請求項５】
　前記インバータ回路はＣＭＯＳインバータ回路である請求項４に記載のインクジェットヘッド用基体。
【請求項６】
　請求項１乃至５のいずれかに１項に記載のインクジェットヘッド用基体と、該インクジェットヘッド用基体に組み合わされ前記発熱体に関連する液路および該液路の一端をなすインク吐出口を形成するための部材と、を備えたことを特徴とするインクジェットヘッド。
【請求項７】
　請求項６に記載のインクジェットヘッドと、該インクジェットヘッドに対しプリント媒体を相対搬送するための手段と、を備えたことを特徴とするインクジェットプリント装置。
【請求項８】
　前記インクジェットヘッドを着脱自在に支持し、前記プリント媒体に対して走査させるためのキャリッジを備えたことを特徴とする請求項７に記載のインクジェットプリント装置。
【発明の詳細な説明】
【技術分野】
【０００１】
　本発明は、ノイズに対し、誤動作の低減された安定したプリントを行い得るインクジェットヘッド用基体、このインクジェットヘッド用基体を用いたインクジェットヘッド、およびこのインクジェットヘッドを用いたプリンタ等のインクジェットプリント装置に関する。
【背景技術】
【０００２】
　インクジェット記録法（液体噴射記録法）は、作動時における騒音の発生が無視し得る程度に極めて小さいという点、高速記録が可能であり、しかも定着という特別な処理を必要とせずにいわゆる普通紙に記録の行なえる点等において極めて優れており、最近ではプリント方式の主流になりつつある。特に、熱エネルギーを利用するインクジェットヘッドでは、発熱体（電気熱変換体；ヒータ）によって発生した熱エネルギーを液体に付与することにより、液体中で選択的に発泡現象を生じさせ、その発泡のエネルギーにより吐出口からインク液滴を吐出する。このようなインクジェットヘッドでは、記録密度（解像度）の向上のために、シリコン半導体基板上などに微細な発熱体を多数個配置し、さらに、発熱体ごとにその発熱体に対向するように吐出口を配置しており、発熱体を駆動するための駆動回路や周辺回路もシリコン半導体基板上に設けるようにしている。このようにシリコン半導体基板上に発熱体や駆動回路、周辺回路を設けたものをインクジェットヘッド用基体と呼ぶ。例えば、数十から数千個の発熱体と、各発熱体に対するドライバと、直列に入力される画像データをそれぞれドライバに並列に送るための発熱体と同一ビット数のシフトレジスタと、シフトレジスタから出力されるデータを発熱体ごとに一時記憶するラッチ回路とを、同一シリコン半導体基板内に設けるようになってきた。
【０００３】
　このように最近では、ヘッド用基体へのドライバ，シフトレジスタ，ラッチ等のロジック回路の集積化が進んでいるが、１つの発熱体に流れる電流パルスは、瞬間的にはかなりの電流値に達するものであり、同時にオンとなる発熱体の数（すなわち同時にインク液滴が吐出する吐出口の数）が多い場合には、例えば、１〜数アンペア程度のパルス状の電流が、発熱体を駆動するための電源ラインおよび接地（ＧＮＤ）ラインに流れることになる。
【０００４】
　このようなパルス状の大電流が流れることによって、プリンタ装置本体からインクジェットヘッドまでのフレキシブル配線やインクジェットヘッド内の配線等で発生する誘導結合によるノイズによって、ヘッド用基体上のロジック回路部が誤動作するおそれが生じる。また、プリンタ装置の外部への不要な電磁ノイズの放射も懸念されるところである。
【０００５】
　誘導ノイズは、単位時間あたりの電流の変化量が大きくなるほどレベルが高くなることから、高速あるいは高精細プリントなどのためにインクジェットヘッドに設けられる吐出口の数の増大に伴い、さらに同時オンされるエレメント数の増加が予想され、電流パルスの電流値もさらに大きくなり、すなわちノイズレベルが高くなることになる。
【０００６】
　そこで、ヘッド用基体上に設けられる多数の吐出口に対して同時に駆動を行うのではなく、これらの吐出口を複数のブロックに分割し、ブロック単位での駆動が行われている。すなわち、あるタイミングでは第１のブロックにおいて選択的に発熱体を駆動し、残りのブロックではいずれの発熱体も駆動されないようにし、次のタイミングでは、第２のブロックにおいて選択的に発熱体を駆動し、残りのブロックではいずれの発熱体も駆動されないようにし、以下同様にしてブロックを一巡することによって全ての吐出口に対応した発熱体の１回の駆動が完了するようにしている。
【０００７】
　しかしながら、吐出口の数が多い場合には、適切な数のブロックに分割した程度では電流パルスの大きさが小さくならず、誘導ノイズの発生量を抑えることができない。ブロック数を多くして同時にオンする発熱体の数を減らすことも考えるが、そのように構成した場合には、１つ当たりのブロックに割り当てられる時間が短くなって、インク吐出のために十分なエネルギが得られなくなるおそれがある。
【０００８】
　そこで、特開平７−６８７６１号公報には、同一ブロックに属する発熱体に対して印加される駆動パルスを発熱体ごとに少しずつずらす構成が開示されている。すなわち、インクジェットヘッド用基体の形成に際し、発熱体、ドライバ、シフトレジスタ等のロジック吐出制御回路の構成要素とともに、入力部にはヒステリシス回路を設けるとともに、異なる発熱体に対してタイミングがずれて駆動パルスが印加されるようにするため、駆動パルスのパルス幅やタイミングを規定するヒートパルス（入力パルス幅信号）の信号経路にＣＲ（コンデンサ−抵抗）積分回路を形成し、ヒートパルスをディレイさせて各発熱体が順次駆動されるようにしている。このようにＣＲ積分回路を用いてヒートパルスのタイミングをずらし、発熱体に流れる電流を制御することにより、全く同じタイミングでオンとなる発熱体の数を減らし、駆動パルスによる電流のピーク値や電流の立ち上がり率を小さくし、ノイズの発生を抑えるようにしている。これによって、高速プリントに不可欠である吐出口数の増大や高密度実装に伴う同時駆動される発熱体数の増加があったとしても、誘導ノイズ等の発生が抑えられることになる。
【特許文献１】特開平７−６８７６１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
　しかしながら、上述した特開平７−６８７６１号公報に開示されるようにＣＲ積分回路を用いることによってノイズの発生を抑えるようにした場合、Ｃ（コンデンサ）とＲ（抵抗）のばらつきがある場合には、その積がヒートパルスのディレイ値におけるばらつきとなり、そのため、発熱体に流れる電流を精度よく制御することができず、結果として、ノイズの発生を十分に抑えることができないことがある。また、ＣＲ積分回路は、入力バッファ、コンデンサおよび抵抗で構成されているので、次段のロジック回路入力までの配線パターン長の差などが大きくなると、ディレイ値がばらつくことにもなっていた。また、典型的にはシリコン半導体装置製造技術を用いて製造されるヘッド用基体においては、コンデンサにはゲート酸化膜が使用され、抵抗には拡散抵抗を使用される場合が多く、所望の時定数を有するＣＲ積分回路を構成しようとすると、ヘッド用基体上においてコンデンサと抵抗が大きな面積を占めることとなり、ヘッド用基体が大きくなるといった問題点を生じていた。
【００１０】
　そこで本発明の目的は、ノイズの発生を十分に抑えることができるとともに、寸法的にも小さく構成できるインクジェットヘッド用基体、そのような基体を用いたインクジェットヘッドおよびインクジェットプリント装置を提供することにある。
【課題を解決するための手段】
【００１１】
　本発明のインクジェットヘッド用基体は、基板上に、複数の発熱体と、発熱体に印加する駆動パルスの幅を規定するためのパルス幅規定信号を入力する入力ラインと、を有するインクジェットヘッド用基体において、前記発熱体に印加される駆動パルスのタイミングをずらして供給するための論理回路を、前記入力ラインに設けたことを特徴とする。
【００１２】
　本発明において、上述した論理回路として、ＣＭＯＳインバータ回路を偶数段接続して構成された遅延回路が好ましく使用される。
【００１３】
　本発明のインクジェットヘッドは、本発明のインクジェットヘッド用基体と、インクジェットヘッド用基体に組み合わされ発熱体に関連する液路および液路の一端をなすインク吐出口を形成するための部材と、を備えたことを特徴とする。
【００１４】
　本発明のインクジェットプリント装置は、本発明のインクジェットヘッドと、インクジェットヘッドに対しプリント媒体を相対搬送するための手段と、を備えたことを特徴とする。
【発明の効果】
【００１５】
　本発明は、パルス幅規定信号（ヒートパルス）のラインに論理回路を設けてヒートパルスを遅延させ、同一ブロックに属する異なる発熱体に印加される駆動パルスのタイミングがずれるようにしたことにより、発熱体を流れる電流を精度よく制御できるとともに、発熱体駆動に伴なうパルス状電流の電流変化率が抑えられてノイズの発生が抑制される、という効果がある。さらに、タイミングをずらすためにＣＲ積分回路を使用しないため、ヘッド用基体におけるサイズの増加を抑えることができる、という効果もある。
【発明を実施するための最良の形態】
【００１６】
　次に、本発明の好ましい実施の形態について、図面を参照して説明する。図１は、本発明の一実施形態のインクジェットヘッド用基体の回路構成を示す図である。
【００１７】
　ここで論理回路とは、ある信号を入力した時に、その入力信号に応じて、出力信号を決定する回路のことをいう。例としてダイオード、トランジスタからなるものをDTL(Diode-Transistor Logic),ダイオードの代わりにトランジスタを用いたものを(Transistor-Transistor Logic)という。
【００１８】
　図１において、基体４００上に多数の発熱体４０１が設けられており、発熱体４０１の一端は発熱体駆動電源に共通に接続し、他端は、それぞれ、発熱体４０１ごとに設けられたパワートランジスタ４０２を介して接地されている。パワートランジスタ４０２は、発熱体４０１に対するスイッチとして機能する。基体４００上には、ラッチ回路４０３、シフトレジスタ４０４が設けられている。さらに、同時に駆動される発熱体４０１の数を少なくし瞬時に流れる電流を小さくすることによりプリンタ本体電源装置の小型化をはかる目的などで、発熱体群を所定個数ごとのブロックに分割し、ブロックを単位として分割駆動を行うために設けられるデコーダ等の時分割駆動ブロック選択用ロジック４０５、ヒステリシス特性を有するロジック系バッファ１０１などが、基体４００上に形成されている。また、図示したように、静電保護素子４０６を入れてもよい。
【００１９】
　入力信号としては、シフトレジスタを動かすためのクロック、画像データを直列（シリアル）で受け取る画像データ入力、ラッチ回路でデータを保持させるためのラッチクロック、ブロック選択のためのブロックイネーブル信号、および、パワートランジスタのオン時間すなわち発熱体を駆動している時間を外部からコントロールするためのヒートパルスであるロジック信号、そして、ロジック回路駆動電源（５Ｖ）、接地（ＧＮＤ）線、発熱体駆動電源があり、それぞれ、基体上のパッド４０７，４０８，４０９，４１０，４１１，４１２，４１３および４１４を介して入力される。さらに、各パワートランジスタ４０２ごとに、ヒートパルス、ラッチ４０３の出力、およびデコーダ４０５からの出力の論理積（ＡＮＤ）をとってその結果によってパワートランジスタ４０２を制御し、駆動パルスが発熱体４０１を流れるようにするアンド（ＡＮＤ）回路が設けられている。
【００２０】
　ここで、静電保護素子４０６の等価回路を図６に、膜構成を図７に示す。図１においては詳細は不図示であるが、静電保護素子４０６は、プルダウン抵抗を備えた図６（Ａ）の回路形式、または、プルアップ抵抗を備えた図６（Ｂ）の回路形式のどちらかで構成される。図６において、６００（６１０）は図１の基板上のパッドに接続され、６０６（６１６）は図１のロジック系バッファ１０１に接続され、６０１（６１１）はそれぞれ接地（ＧＮＤ）線間に静電保護用の寄生ダイオードを備えたプルダウンとプルアップ抵抗であり、６０２（６１２）、６０４（６１４）はロジック回路駆動用電源（５Ｖ）線に接続された静電保護用のダイオードであり、６０５（６１５）は接地（ＧＮＤ）線に接続された静電保護用のダイオードであり、６０３（６１３）はポリシリコン抵抗である。図６に示される点線は、パッド６００（６１０）に静電放電された場合の電流の流れる経路を示しており、これからわかるようにパッド６００（６１０）とポリシリコン抵抗６０３（６１３）間において、プルアップまたはプルダウン抵抗からなる接地（ＧＮＤ）線に接続された寄生ダイオード６０１（６１１）およびロジック回路駆動電源（５Ｖ）に接続されたダイオード６０２（６１２）からなる経路と、ポリシリコン抵抗６０３（６１３）からバッファ間６０６（６１６）においては、接地（ＧＮＤ）線に接続されたダイオード６０５（６１５）およびロジック回路駆動電源（５Ｖ）に接続されたダイオード６０４（６１４）からなる経路が構成される。
【００２１】
　図７は、図６を構成要素ごとに分類した膜構成図であり、図７（Ａ）は寄生ダイオード付きプルダウン抵抗６０１、図７（Ｂ）は寄生ダイオード付きプルアップ抵抗６１１、図７（Ｃ）はロジック回路駆動電源（５Ｖ）に接続されたダイオード６０２（６１２）、６０４（６１４）、図７（Ｄ）は接地（ＧＮＤ）線に接続されたダイオード６０５（６１５）を示している。図７（Ａ）〜（Ｄ）において、７０１はＰ型シリコン基板、７０２はＰ型ウエル領域、７０３はＮ型ウエル領域、７０４はフィールド酸化膜であり、図７（Ａ）に示される７０５ａ、７０５ｃ、７０６ｃや、図７（Ｂ），（Ｃ）に示される７０５ｂ，と７０６ａは、不図示のアルミニウム配線とオーミックコンタクトをとるための高濃度Ｎ型領域および高濃度Ｐ型領域である。ここで、抵抗として使用されるＮ型ウエル領域７０３は、高濃度Ｐ型領域７０６ｃとともにダイオードの端子となり、かつ、パッドと直接接続されている高濃度Ｎ型領域７０５ａと離れて設けられた高濃度Ｎ型領域７０５ｃとを接続するように設けられており、高濃度Ｎ型領域７０５ｃは、不図示のアルミニウムを介してＰ型ウエル領域７０２に設けられた高濃度Ｐ型領域７０６ｃと接続されている。これにより、Ｎ型ウエル領域７０３は、Ｐ型シリコン基板７０１とＰ型ウエル領域７０２とともにダイオードを構成し、かつ高濃度Ｎ型領域７０５ａと高濃度Ｎ型領域７０５ｃとの間の抵抗として作用する。図７（Ｂ）においては、図７（Ａ）と比べ、高濃度Ｎ型領域が７０５ｃから７０５ｂに代わったことによりプルダウン抵抗からプルアップ抵抗になったことを除き、その他は同一なので、同一の層には同一記号を付して、重複するので説明は省略する。図７（Ｃ）では、Ｎ型ウエル領域７０３、高濃度Ｐ型領域７０６ａ、および、高濃度Ｎ型領域７０５ｂによりダイオードを構成し、図７（Ｄ）では、Ｎ型ウエル領域７０３、Ｐ型ウエル領域７０２、高濃度Ｐ型領域７０６ｃ、および、高濃度Ｎ型領域７０５ａによりダイオードを構成する。
【００２２】
　このヘッド用基体を用いた記録の駆動シーケンスは、まずプリンタ本体より画像データをクロックに同期してシリアルにヘッド内部の基体に送り、それを基体内シフトレジスタ４０４が取り込む。その取り込んだデータをラッチ回路４０３において一時記憶し、次の画像データのラッチ回路保持までの間にブロック選択を時分割で行ない、そのブロック選択の各々でヒートパルス入力パッド４１１からヒートパルスが入力されると、ブロック選択され、かつ画像データがオンである、ひとつもしくは複数のパワートランジスタ４０２がオンとなり、当該ブロック選択され、かつ画像データがオンである、ひとつもしくは複数の発熱体４０１に電流（駆動パルス）が流れて駆動されるというものである。
【００２３】
　さらにこの実施の形態では、同一ブロックに属する発熱体であってもずれたタイミングで駆動されるようにするため、遅延回路群１０２を設け、ヒートパルス入力パッド４１１から入力したヒートパルスに基づいて、遅延時間が異なるヒートパルスを生成し、これらのヒートパルスを同じブロック中の異なる発熱体４０１に向けて供給するようにしている。すなわち、遅延回路群１０２は、インバータ回路を直列に偶数段接続して設けたいくつかの論理回路１０４を有しており、同一ブロックに含まれる発熱体の数から１を減じた数の発熱体に対して、それぞれの発熱体に対するヒートパルスを、それらの発熱体に対するそれぞれのヒートパルス信号ライン１０３上に出力する。図示した例では、１つのブロックは４個の発熱体４０１から構成されており、これらを便宜的にＡ〜Ｄで表わすものとする。Ａの発熱体に対しては、ヒートパルス入力パッド４１１から入力したヒートパルスがそのまま供給され、Ｂの発熱体に対しては、ヒートパルス入力パッド４１１から入力したヒートパルスが１つの論理回路１０４を介して供給され、Ｃの発熱体に対しては、Ｂの発熱体に供給されるべきヒートパルスを１つの論理回路１０４によってさらに遅延させたヒートパルスが供給され、Ｄの発熱体に対しては、Ｃの発熱体に供給されるべきヒートパルスを１つの論理回路１０４によってさらに遅延させたヒートパルスが供給されている。結局、Ｂ、ＣおよびＤの発熱体には、ヒートパルス入力パッド４１１に入力したヒートパルスをそれぞれ１段、２段および３段の論理回路１０４によって遅延させて得られたヒートパルスが供給されることになる。
【００２４】
　このような論理回路１０４は、シフトレジスタ４０４およびラッチ回路４０３を含む駆動制御系のロジック系と同一の成膜工程で構成されるインバータ回路を複数組み合わせて構成されたインバータ遅延回路を用いることができる。図２は、遅延回路として設けられる論理回路１０４の一例を示している。図２において、（Ａ）は論理回路１０４をブロックレベルで示しており、（Ｂ）はさらに詳細にゲートレベルで示している。
【００２５】
　図２の（Ａ）に示すように、論理回路１０４は、入力バッファ２０４と、縦続接続された２段のディレイ２０５と、および出力バッファ２０６とにより構成されている。ここで、入力バッファ２０４、ディレイ２０５および出力バッファ２０６のいずれもＣＭＯＳ(Complementary Metal Oxide Semiconductor)インバータ回路である。ディレイ２０５が２段設けられていることから、結局この論理回路１０４は、４段のインバータ回路を縦続接続したものということになる。
【００２６】
　この遅延回路では、図２の（Ｂ）に示すように、入力バッファ２０４と出力バッファ２０６においては、そのインバータを構成する各ＭＯＳトランジスタ（ｐチャネル及びｎチャネル）のゲート長（チャネル長）Ｌを、シフトレジスタ４０４およびラッチ回路４０３を含む駆動制御系のロジック系と同一の２μｍとしている。また、ディレイ２０５におけるゲート長Ｌは、ロジック系の２μｍよりも大きな１０μｍとし、十分な遅延が得られるようにしている。なお、ディレイ２０５におけるゲート幅（チャネル幅）Ｗに関しては、入力バッファ２０４におけるものと同じ値（例えばｎ−ＭＯＳについて６μｍ、ｐ−ＭＯＳについて９μｍ）としている。出力バッファ２０６のゲート幅Ｗは、ｎ−ＭＯＳについて１２μｍ、ｐ−ＭＯＳについて１８μｍとしている。
【００２７】
　本実施形態では、４エレメントの発熱体４０１によってブロックを形成しているとして、ヒートパルス入力パッド４１１からのヒートパルスの信号ライン部分に対して３個の論理回路（遅延回路）１０４を設けて４種類のヒートパルス信号ライン１０３を構成し、ブロック選択回路４０５によって同時に選択される４つの発熱体（エレメント）の間で実際にヒートパルスが伝わる時間がそれぞれのエレメントで１０ｎｓずつずれるように配線した。ここで、図１でのＡ〜Ｄの発熱体が全て選択され駆動されるものとして、すなわちこれら発熱体に対するラッチ４０３からの信号は全てアクティブ（イネーブル）であってヒートパルスがハイレベルである場合にパワートランジスタ４０２がオン状態となって発熱体４０１に電流が駆動パルスとして流れるものとして、本実施形態の動作を説明する。
【００２８】
　Ａの発熱体は、ヒートパルス入力パッド４１１に入力した通りのヒートパルスで駆動され、このＡの発熱体へのヒートパルスを遅延した波形が発熱体Ｂへのヒートパルスとなる。この場合、実際に発熱体Ｂのヒートパルスがパワートランジスタ４０２のしきい値を越え、発熱体Ｂに電流が流れ始める（オンする）時刻は、発熱体Ａに電流が流れ始める時刻よりも遅れる。同様にして、発熱体Ｃに電流が流れ始める時刻、さらには発熱体Ｄに電流が流れ始める時刻も順次遅れることから、発熱体駆動電源ラインに流れる電流パルスは、階段状となる。すなわち単位時間あたりの電流変化量は、単一の発熱体がオンする場合と大差がなくなり、ノイズレベルは大幅に小さくなる。
【００２９】
　特開平７−６８７６１号公報に記載のものと比較しても、本実施形態のヘッド用基体では、ＣＲ積分回路ではなくＣＭＯＳインバータなどの論理回路によってヒートパルスを遅延させているため、遅延量のばらつきが少なくなり、発熱体に加わる電流を精度よく制御できるようになる。したがって、ノイズの発生量をより抑制することができる。さらに、シリコン半導体基板上において、ＣＭＯＳインバータ回路の方が、ＣＲ積分回路より小さく作りこむことができるから、本実施形態のヘッド用基体の方が、従来のものよりも、小さくすることができ、コストダウン、生産性の向上につながる。
【００３０】
　なお、本実施形態では、４つの発熱体が同時にブロック選択され、かつ１つの発熱体ごとにヒートパルス伝達時間がずれるようにした場合について例示したが、１ブロックを構成する発熱体の数は適宜定め得るものであり、またノイズレベルが問題とならない範囲でいくつかの発熱体を組み合わせて同じタイミングでヒートパルスを印加するようにしてもよい。本発明は、インバータによる遅延回路による遅延量を増減させ、配線を適切に施すことにより、あらゆる数の発熱体の同時オンのケ−スにあてはめられることは、もちろんである。
【００３１】
　上記のインバータによる論理回路（遅延回路）１０４は、いずれも、シリコン半導体基板上に発熱体，ドライバ（パワートランジスタ），シフトレジスタ，ラッチ回路を含む駆動制御ロジック系、パルス幅入力部（パッド４１１）およびブロック選択回路４０５等を成膜工程により形成してヘッド用基体４００を製造するプロセスに変更を加えることなく、同時に製造できる。したがって基体の入力部のパッド数や基体内の他の回路構成は大きく変える必要がないことから、上述したように遅延回路群１０２を設けたとしても、基体自身のコストアップはほとんど生じない。またヘッド内でノイズに対処することができたため、他の部分にノイズ対策用のコンデンサ等の部品をつける必要がなくなることから、装置本体のコストダウン，小型化をも実現するものである。
【００３２】
　本発明において、ヒートパルスを遅延させるための論理回路１０４としては、図２に示したものに限定されるものではない。図３は、論理回路（遅延回路）の別の例を示している。
【００３３】
　図３に示す遅延回路は、図２の遅延回路と同様に、それぞれＣＭＯＳインバータ回路からなる入力バッファ２０４と２段のディレイ２０９と出力バッファ２０６とを備えているが、ディレイ２０９の構成が図２に示すものと異なっている。すなわち、図３に示す遅延回路において、ＣＭＯＳインバータ回路であるディレイ２０９は、遅延量を大きくするために、通常のＣＭＯＳインバータ回路（図２参照）でのＮチャネルＭＯＳトランジスタを２個のＮチャネルＭＯＳトランジスタを縦続接続したものに置き換え、ＰチャネルＭＯＳトランジスタを２個のＰチャネルＭＯＳトランジスタを縦続接続したものに置き換えたものである。各ＭＯＳトランジスタのゲートには共通に前段のインバータの出力が供給されている。
【００３４】
　この構成では、各ＭＯＳトランジスタにおけるゲート（チャネル）長Ｌを大きくすることなく、十分な遅延時間を得ることができる。特に、遅延回路を構成する各ＭＯＳトランジスタのゲート長Ｌを、シフトレジスタ４０４およびラッチ回路４０３を含む駆動制御系のロジック系のトランジスタでのゲート長と同じにすることが容易であるので、半導体装置あるいは集積回路としてのヘッド用基体の回路設計、レイアウト設計が容易になる、という利点がある。
【００３５】
　次に、上述したようなヘッド用基体を用いる本発明のインクジェットヘッドの概略構成について、図４を用いて説明する。
【００３６】
　ヘッド用基体４００上には、上述したように、電気信号を受けることで熱を発生し、その熱によって発生する気泡によって吐出口４０からインクを吐出するための発熱体（ヒータ）が複数個、列状に配されている。
【００３７】
　発熱体に対向する位置に設けられた吐出口４０へインクを供給するための流路４１がそれぞれの吐出口に対応して設けられている。これらの吐出口および流路を構成する壁が溝付き部材１０１に設けられており、これらの溝付き部材１０１を前述のヘッド用基体４００に接続することで、流路４１と複数の流路にインクを供給するための共通液室２１が設けられている。
【００３８】
　次に、このようなインクジェットヘッドを用いるインクジェットプリント装置について説明する。
【００３９】
　図５は本発明のインクジェットヘッドが適用されるインクジェットプリント装置ＩＪＲＡの概観図で、駆動モータ５０１３の正逆回転に連動して駆動力伝達ギア５０１１、５００９を介して回転するリードスクリュー５００５のら線溝５００４に対して係合するキャリッジＨＣは、インクジェットヘッドが着脱自在に搭載されるものであって、ピン（不図示）を有し、矢印ａ、ｂ方向に往復移動される。５００２は紙押え板であり、キャリッジ移動方向にわたって、典型的には紙であるプリント媒体をプリント媒体搬送手段であるプラテン５０００に対して押圧する。５００７、５００８はフォトカプラでキャリッジのレバー５００６のこの域での存在を確認してモータ５０１３の回転方向切換等を行うためのホームポジション検知手段である。５０１６はインクジェットヘッドの前面をキャップするキャップ部材５０２２を支持する部材で、５０１５はこのキャップ内を吸引する吸引手段でキャップ内開口５０２３を介してインクジェットヘッドの吸引回復を行う。５０１７はクリーニングブレードで、５０１９はこのブレードを前後方向に移動可能にする部材であり、本体支持板５０１８にこれらは支持されている。ブレードは、この形態でなく周知のクリーニングブレードが本例に適用できることはいうまでもない。また、５０１２は、吸引回復の吸引を開始するためのレバーで、キャリッジと係合するカム５０２０の移動に伴って移動し、駆動モータからの駆動力がクラッチ切換等の公知の伝達手段で移動制御される。
【００４０】
　これらのキャッピング、クリーニング、吸引回復は、キャリッジがホームポジション側領域にきたときにリードスクリュー５００５の作用によってそれらの対応位置で所望の処理が行えるように構成されているが、周知のタイミングで所望の作動を行うようにすれば、本例には何れも適用できる。上述における各構成は単独でも複合的に見ても優れた発明であり、本発明にとって好ましい構成例を示している。
【００４１】
　なお、本装置にはインクジェットヘッド（ヘッド用基体）に対して発熱体を駆動するための駆動信号やその他の信号を供給するための信号供給手段を備えている。
【図面の簡単な説明】
【００４２】
【図１】本発明の実施の一形態のインクジェットヘッド用基体の回路構成図である。
【図２】図１に示すインクジェットヘッド用基体内のインバータ遅延回路の構成例を示す回路図である。
【図３】図１に示すインクジェットヘッド用基体内のインバータ遅延回路の別の構成例を示す回路図である。
【図４】図１に示した基体を用いたインクジェットヘッドの概略構成図である。
【図５】図４に示したインクジェットヘッドを用いたインクジェットプリント装置の構成例を示す斜視図である。
【図６】（Ａ），（Ｂ）は、図１に示した静電保護素子の等価回路図である。
【図７】（Ａ）〜（Ｄ）は、図６に示した静電保護素子の膜構成図である。
【符号の説明】
【００４３】
１０１　　バッファ
１０２　　遅延回路群
１０４　　論理回路
２０４　　入力バッファ
２０５　　ディレイ
２０６　　出力バッファ
４００　　インクジェットヘッド用基体
４０１　　発熱体
４０２　　パワートランジスタ
４０３　　ラッチ回路
４０４　　シフトレジスタ
４０５　　ブロック選択用ロジック（デコーダ）
４０６　　静電保護素子
４０７〜４１５　　パッド
【図１】
2004050846.tif 000003
【図２】
2004050846.tif 000004
【図３】
2004050846.tif 000005
【図４】
2004050846.tif 000006
【図５】
2004050846.tif 000007
【図６】
2004050846.tif 000008
【図７】
2004050846.tif 000009