(57)【要約】【課題】一つの画素領域に対して周辺回路の領域が占める面積を小さくする半導体装置及びその作製方法を提供する。【解決手段】本発明に係る半導体装置は、画素領域１と、前記画素領域の周囲の少なくとも一部に配置された周辺回路領域２ａ〜２ｃと、前記周辺回路領域に形成された配線と、を具備し、前記配線が２層以上の多層配線であることを特徴とする。前記多層配線のうちの少なくとも１層の配線が低抵抗材料からなる。前記周辺回路領域にはトランジスタが形成されており、前記トランジスタの上方に２層以上の多層配線が形成されている。【選択図】        図１
2004177892.tif 000002
【特許請求の範囲】
【請求項１】
画素領域と、
前記画素領域の周囲の少なくとも一部に配置された周辺回路領域と、
前記周辺回路領域に形成された、低抵抗材料からなる配線と、
を具備することを特徴とする半導体装置。
【請求項２】
画素領域と、
前記画素領域の周囲の少なくとも一部に配置された周辺回路領域と、
前記周辺回路領域に形成された配線と、
を具備し、
前記配線が２層以上の多層配線であることを特徴とする半導体装置。
【請求項３】
画素領域と、
前記画素領域の周囲の少なくとも一部に配置された周辺回路領域と、
前記周辺回路領域に形成されたＴＦＴのゲイト電極と、
前記ゲイト電極に接続され、該ゲイト電極の上層又は下層に形成された配線と、
を具備し、
前記ゲイト電極は各ＴＦＴにおいて孤立して形成されていることを特徴とする半導体装置。
【請求項４】
請求項３において、前記配線は２層以上の多層配線であることを特徴とする半導体装置。
【請求項５】
画素領域と、
前記画素領域の周囲の少なくとも一部に配置された周辺回路領域と、
前記周辺回路領域に形成されたＴＦＴのゲイト電極と、
前記ゲイト電極に接続され、該ゲイト電極の上層又は下層に形成された短距離配線と、
を具備し、
前記ゲイト電極は各ＴＦＴにおいて孤立して形成されていることを特徴とする半導体装置。
【請求項６】
請求項５において、前記短距離配線は画素内を引き回す配線又は１つの機能ブロックを引き回す配線であることを特徴とする半導体装置。
【請求項７】
請求項５又は６において、前記短距離配線の長さが２μｍ以上２ｃｍ未満であることを特徴とする半導体装置。
【請求項８】
請求項５乃至７のうちのいずれか一項において、前記短距離配線は２層以上の多層配線であることを特徴とする半導体装置。
【請求項９】
請求項５乃至８のうちのいずれか一項において、前記短距離配線の上層に形成された長距離配線をさらに具備することを特徴とする半導体装置。
【請求項１０】
画素領域と、
前記画素領域の周囲の少なくとも一部に配置された周辺回路領域と、
前記周辺回路領域に形成されたＴＦＴのゲイト電極と、
前記ゲイト電極の上層又は下層に形成された長距離配線と、
を具備し、
前記ゲイト電極は各ＴＦＴにおいて孤立して形成されていることを特徴とする半導体装置。
【請求項１１】
請求項９又は１０において、前記長距離配線の長さは画素ピッチの百倍以上の長さであることを特徴とする半導体装置。
【請求項１２】
請求項９乃至１１のうちのいずれか一項において、前記長距離配線の長さが２ｃｍ以上１０ｃｍ以下であることを特徴とする半導体装置。
【請求項１３】
請求項９乃至１２のうちのいずれか一項において、前記長距離配線は２層以上の多層配線であることを特徴とする半導体装置。
【請求項１４】
請求項２、４、８及び１３のうちのいずれか一項において、前記多層配線のうちの少なくとも１層の配線が低抵抗材料からなることを特徴とする半導体装置。
【請求項１５】
請求項１又は１４において、前記低抵抗材料が銅、銅合金、金、金合金、銀、銀合金の群から選ばれた一又は複数の材料であることを特徴とする半導体装置。
【請求項１６】
請求項１乃至１５のうちのいずれか一項において、前記周辺回路領域にはトランジスタが形成されており、前記トランジスタの上方に２層以上の多層配線が形成されていることを特徴とする半導体装置。
【請求項１７】
基板上の駆動回路領域に駆動回路用ＴＦＴを形成すると共に基板上の画素領域に画素用ＴＦＴを形成する工程と、
前記駆動回路用ＴＦＴの上方に第１の配線を形成し、第１の配線の上方に第２の配線を形成し、第２の配線の上方に第３の配線を形成すると共に、前記画素用ＴＦＴのドレイン領域上に第１の容量素子を形成し、第１の容量素子上に第２の容量素子を形成する工程と、
を具備することを特徴とする半導体装置の作製方法。
【請求項１８】
基板上の駆動回路領域形成された駆動回路用ＴＦＴと、
基板上の画素領域に形成された画素用ＴＦＴと、
前記駆動回路用ＴＦＴの上方に形成された第１の配線と、
前記第１の配線の上方に形成された第２の配線と、
前記第２の配線の上方に形成された第３の配線と、
前記画素用ＴＦＴのドレイン領域上に形成された第１の容量素子と、
前記第１の容量素子上に形成された第２の容量素子と、
を具備することを特徴とする半導体装置。
【請求項１９】
基板上の駆動回路領域に駆動回路用ＴＦＴを形成すると共に基板上の画素領域に画素用ＴＦＴを形成する工程と、
前記駆動回路用ＴＦＴ及び前記画素用ＴＦＴの上に第１の層間絶縁膜を形成する工程と、
前記画素領域の第１の層間絶縁膜に、画素用ＴＦＴのドレイン領域上に位置する第１コンタクトホールを形成する工程と、
前記駆動回路領域の第１の層間絶縁膜上に第１の導電膜からなる第１の配線を形成すると共に、前記第１コンタクトホール内に第１の導電膜からなるドレイン電極を形成する工程と、
前記第１の配線、前記ドレイン電極及び第１の層間絶縁膜の上に第２の層間絶縁膜を形成する工程と、
前記画素領域の第２の層間絶縁膜に、前記第１コンタクトホール上且つ前記ドレイン電極上に位置する第２コンタクトホールを形成する工程と、
前記第２の層間絶縁膜上及び前記第２コンタクトホール内に第３の層間絶縁膜を形成する工程と、
前記駆動回路領域の第３の層間絶縁膜上に、第２の導電膜からなる第２の配線を形成すると共に、前記第２コンタクトホール内に第２の導電膜からなる第１の容量電極を形成する工程と、
前記第１の容量電極をエッチング加工することにより、前記第２コンタクトホールの底部に位置する第３の層間絶縁膜の一部を露出させる工程と、
前記第２の配線、前記第１の容量電極及び第３の層間絶縁膜の上に第４の層間絶縁膜を形成する工程と、
前記画素領域の第４の層間絶縁膜に、前記第２コンタクトホール上且つ第１の容量電極上に位置する第３コンタクトホールを形成する工程と、
前記第４の層間絶縁膜上及び前記第３コンタクトホール内に第５の層間絶縁膜を形成する工程と、
前記第３コンタクトホールの底部に位置する第３及び第５の層間絶縁膜をエッチング加工することにより、第３コンタクトホールの底部下に位置するドレイン電極の一部を露出させる工程と、
前記駆動回路領域の第５の層間絶縁膜上に、第３の導電膜からなる第３の配線を形成すると共に、前記第３コンタクトホール内に第３の導電膜からなる第２の容量電極を形成し、第２の容量電極を前記ドレイン電極に電気的に接続する工程と、
を具備し、
前記第１乃至第３コンタクトホール内に、前記ドレイン電極、誘電体としての第３の層間絶縁膜及び第１の容量電極から構成された第１の容量素子と、第１の容量電極、誘電体としての第５の層間絶縁膜及び第２の容量電極から構成された第２の容量素子とを形成することを特徴とする半導体装置の作製方法。
【請求項２０】
請求項１９において、前記ドレイン電極に電気的に接続する工程の後に、前記第３の配線、第２の容量電極及び第５の層間絶縁膜の上に第６の層間絶縁膜を形成する工程と、前記画素領域の第５の層間絶縁膜上に、第２の容量電極と電気的に接続された画素電極を形成する工程と、をさらに有することを特徴とする半導体装置の作製方法。
【請求項２１】
基板上の駆動回路領域に形成された駆動回路用ＴＦＴと、
基板上の画素領域に形成された画素用ＴＦＴと、
前記駆動回路用ＴＦＴ及び前記画素用ＴＦＴの上に形成された第１の層間絶縁膜と、
前記画素領域の第１の層間絶縁膜に形成され、画素用ＴＦＴのドレイン領域上に位置する第１コンタクトホールと、
前記駆動回路領域の第１の層間絶縁膜上に形成された第１の導電膜からなる第１の配線と、
前記第１コンタクトホール内に形成された第１の導電膜からなるドレイン電極と、
前記第１の配線、前記ドレイン電極及び第１の層間絶縁膜の上に形成された第２の層間絶縁膜と、
前記画素領域の第２の層間絶縁膜に形成され、前記第１コンタクトホール上且つ前記ドレイン電極上に位置する第２コンタクトホールと、
前記第２の層間絶縁膜上及び前記第２コンタクトホール内に形成された第３の層間絶縁膜と、
前記駆動回路領域の第３の層間絶縁膜上に形成された第２の導電膜からなる第２の配線と、
前記第２コンタクトホール内に形成された第２の導電膜からなる第１の容量電極と、
前記第１の容量電極に形成され、前記第２コンタクトホールの底部に位置する第３の層間絶縁膜の一部を露出させるためのホールと、
前記第２の配線、前記第１の容量電極及び第３の層間絶縁膜の上に形成された第４の層間絶縁膜と、
前記画素領域の第４の層間絶縁膜に形成され、前記第２コンタクトホール上且つ第１の容量電極上に位置する第３コンタクトホールと、
前記第４の層間絶縁膜上及び前記第３コンタクトホール内に形成された第５の層間絶縁膜と、
前記第３コンタクトホールの底部に位置する第３及び第５の層間絶縁膜に形成され、第３コンタクトホールの底部下に位置するドレイン電極の一部を露出させるためのホールと、
前記駆動回路領域の第５の層間絶縁膜上に形成された第３の導電膜からなる第３の配線と、
前記第３コンタクトホール内に形成され、前記ドレイン電極に電気的に接続された第３の導電膜からなる第２の容量電極と、
を具備し、
前記第１乃至第３コンタクトホール内に、前記ドレイン電極、誘電体としての第３の層間絶縁膜及び第１の容量電極から構成された第１の容量素子と、第１の容量電極、誘電体としての第５の層間絶縁膜及び第２の容量電極から構成された第２の容量素子とを形成することを特徴とする半導体装置。
【請求項２２】
請求項２１において、前記第３の配線、第２の容量電極及び第５の層間絶縁膜の上に形成された第６の層間絶縁膜と、前記画素領域の第５の層間絶縁膜上に形成され、第２の容量電極と電気的に接続された画素電極と、をさらに有することを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその作製方法に係わり、特に一つ又は複数の画素を有する画素領域に対して周辺回路の領域が占める面積を小さくするための技術に関する。また、配線を多層化し、周辺回路の領域の幅を狭くして狭額縁化することにより、画素領域の開口率を向上させる技術に関する。
【０００２】
【従来の技術】
図６は、従来の液晶表示装置における１つのチップを模式的に示す平面図である。
この液晶表示装置における１つのチップは平面形状が四角形の画素領域１０１を有しており、画素領域１０１は１つ又は複数の画素で構成されている。この画素領域１０１の周囲（上側、左側、右側）には周辺回路１０２ａ〜１０２ｃが配置されている。このようなチップは、同一基板上に１つ又は複数配列されている。各々の周辺回路１０２ａ〜１０２ｃは平面形状が細長い四角形を有しており、その四角形の短い一辺の幅は２〜３ｍｍ程度である。このように幅が２〜３ｍｍ程度必要となる理由は、周辺回路に形成されている電源ライン、クロックラインなどの配線の幅が数十〜数百μｍに及ぶので該配線が占有する面積が大きくなるからである。
【０００３】
周辺回路１０２ａ〜１０２ｃはＴＦＴ（ｔｈｉｎ  ｆｉｌｍ  ｔｒａｎｓｉｓｔｏｒ）を有しており、このＴＦＴはポリシリコン又はＷ等の高融点金属からなるゲイト電極を有している。ゲイト電極は特定のＴＦＴ活性層へのゲイト電圧を印加するものであり、複数のＴＦＴのゲイト電極は電気的に接続されている。また、ゲイト電極は交差する配線に電気的に接続されている。配線は複数のＴＦＴ間を電気的に接続するものであり、ゲイト電極の上層に配置される。また、配線はＴＦＴと画素電極を接続するものである。なお、配線は例えばＡｌ膜とバリアメタル膜との積層構造となっており、バリアメタル膜はＴｉ、ＴｉＮ、Ｔａ、ＴａＮ、Ｗ等の単層又はこれらの積層構造となっている。
【０００４】
配線層の上層にはＡｌ膜等からなるブラックマスクが形成されており、ブラックマスクは遮光機能や電位遮蔽機能を有している。また、ブラックマスクの上層にはＩＴＯからなる画素電極が形成されている。
【０００５】
【特許文献１】
特開平９−４３６３０号公報
【０００６】
【発明が解決しようとする課題】
前述したように周辺回路の領域は２〜３ｍｍ程度の幅を有しているが、この幅を狭くすることが求められている。その理由は、この幅を狭くして狭額縁化することにより、画素領域の開口率を向上させることができるからである。つまり、同じチップサイズなら画素領域の占有面積が拡大するため、一画素あたりの占有面積も拡大し、画素の開口面積を大きくすることができ、明るさを向上させることができるためである。また、逆に画素領域の占有面積が同じならチップサイズを小さくでき、量産性を向上させることができるためである。
【０００７】
また、上記従来の液晶表示装置では、配線層が単層であり、露光装置の制約などから、配線層の集積度を上げることが困難であった。すなわち、配線を同一層に形成すると、配線の占有面積が増大し、チップ全体に占める駆動回路、周辺回路の占有面積が増大する。このため、周辺回路の領域の幅を狭くすることの障害となっていた。
【０００８】
また、周辺回路領域の幅が広くなることにより、複数の画素を電気的に接続する配線が画素領域を横切るため、配線の長さも長くなる傾向にある。その結果、配線の抵抗が理想的な抵抗値より高くなることがあり、ＴＦＴに供給される電流が不足することがある。
【０００９】
また、配線の下層に形成されるゲイト電極を低抵抗化するため、ゲイト電極の厚さが厚くなる傾向にある。これにより、配線層の下地の段差が大きくなり、配線を形成する際のパターニングマージン等が減少し、その結果、パターニングされた配線が段切れしてしまうことがある。
【００１０】
本発明は上記のような事情を考慮してなされたものであり、一つの画素領域に対して周辺回路の領域が占める面積を小さくするための技術を提供することにある。特に、配線を多層化し、周辺回路の領域の幅を狭くして狭額縁化することにより、画素領域の開口率を向上させることを目的とする。
【００１１】
【課題を解決するための手段】
上記課題を解決するため、本発明に係る半導体装置は、画素領域と、前記画素領域の周囲の少なくとも一部に配置された周辺回路領域と、前記周辺回路領域に形成された、低抵抗材料からなる配線と、を具備することを特徴とする。
【００１２】
上記半導体装置によれば、周辺回路領域に低抵抗材料からなる配線を形成しているため、配線の幅を狭くすることができる。したがって、画素領域に対して周辺回路の領域が占める面積を小さくすることができる。
【００１３】
本発明に係る半導体装置は、画素領域と、前記画素領域の周囲の少なくとも一部に配置された周辺回路領域と、前記周辺回路領域に形成された配線と、を具備し、前記配線が２層以上の多層配線であることを特徴とする。
【００１４】
上記半導体装置によれば、周辺回路領域に多層配線を形成しているため、周辺回路領域の幅を狭くして狭額縁化することができ、それにより、画素領域の開口率を向上させることができる。
【００１５】
本発明に係る半導体装置は、画素領域と、前記画素領域の周囲の少なくとも一部に配置された周辺回路領域と、前記周辺回路領域に形成されたＴＦＴのゲイト電極と、前記ゲイト電極に接続され、該ゲイト電極の上層又は下層に形成された配線と、を具備し、前記ゲイト電極は各ＴＦＴにおいて孤立して形成されていることを特徴とする。
また、本発明に係る半導体装置において、前記配線は２層以上の多層配線であることが好ましい。
【００１６】
本発明に係る半導体装置は、画素領域と、前記画素領域の周囲の少なくとも一部に配置された周辺回路領域と、前記周辺回路領域に形成されたＴＦＴのゲイト電極と、前記ゲイト電極に接続され、該ゲイト電極の上層又は下層に形成された短距離配線と、を具備し、前記ゲイト電極は各ＴＦＴにおいて孤立して形成されていることを特徴とする。
【００１７】
また、本発明に係る半導体装置において、前記短距離配線は画素内を引き回す配線又は１つの機能ブロックを引き回す配線であることも可能である。
【００１８】
また、本発明に係る半導体装置において、前記短距離配線の長さが２μｍ以上２ｃｍ未満であることが好ましい。
【００１９】
また、本発明に係る半導体装置において、前記短距離配線は２層以上の多層配線であることも可能である。
【００２０】
また、本発明に係る半導体装置において、前記短距離配線の上層に形成された長距離配線をさらに具備することも可能である。
【００２１】
本発明に係る半導体装置は、画素領域と、前記画素領域の周囲の少なくとも一部に配置された周辺回路領域と、前記周辺回路領域に形成されたＴＦＴのゲイト電極と、前記ゲイト電極の上層又は下層に形成された長距離配線と、を具備し、前記ゲイト電極は各ＴＦＴにおいて孤立して形成されていることを特徴とする。
【００２２】
また、本発明に係る半導体装置において、前記長距離配線の長さは画素ピッチの百倍以上の長さであることも可能である。
【００２３】
また、本発明に係る半導体装置において、前記長距離配線の長さが２ｃｍ以上１０ｃｍ以下であることが好ましい。
【００２４】
また、本発明に係る半導体装置において、前記長距離配線は２層以上の多層配線であることも可能である。
【００２５】
また、本発明に係る半導体装置においては、前記多層配線のうちの少なくとも１層の配線が低抵抗材料からなることが好ましい。
【００２６】
また、本発明に係る半導体装置においては、前記低抵抗材料が銅、銅合金、金、金合金、銀、銀合金の群から選ばれた一又は複数の材料であることも可能である。
【００２７】
また、本発明に係る半導体装置において、前記周辺回路領域にはトランジスタが形成されており、前記トランジスタの上方に２層以上の多層配線が形成されていることも可能である。
【００２８】
本発明に係る半導体装置の作製方法は、基板上の駆動回路領域に駆動回路用ＴＦＴを形成すると共に基板上の画素領域に画素用ＴＦＴを形成する工程と、前記駆動回路用ＴＦＴの上方に第１の配線を形成し、第１の配線の上方に第２の配線を形成し、第２の配線の上方に第３の配線を形成すると共に、前記画素用ＴＦＴのドレイン領域上に第１の容量素子を形成し、第１の容量素子上に第２の容量素子を形成する工程と、を具備することを特徴とする。
【００２９】
上記半導体装置の作製方法によれば、駆動回路用ＴＦＴの上方に第１乃至第３の配線を形成すると共に、前記画素用ＴＦＴのドレイン領域上に第１及び第２の容量素子を形成するため、画素部の開口率を向上させることができる。
【００３０】
本発明に係る半導体装置は、基板上の駆動回路領域に形成された駆動回路用ＴＦＴと、基板上の画素領域に形成された画素用ＴＦＴと、前記駆動回路用ＴＦＴの上方に形成された第１の配線と、前記第１の配線の上方に形成された第２の配線と、前記第２の配線の上方に形成された第３の配線と、前記画素用ＴＦＴのドレイン領域上に形成された第１の容量素子と、前記第１の容量素子上に形成された第２の容量素子と、を具備することを特徴とする。
【００３１】
本発明に係る半導体装置の作製方法は、基板上の駆動回路領域に駆動回路用ＴＦＴを形成すると共に基板上の画素領域に画素用ＴＦＴを形成する工程と、前記駆動回路用ＴＦＴ及び前記画素用ＴＦＴの上に第１の層間絶縁膜を形成する工程と、前記画素領域の第１の層間絶縁膜に、画素用ＴＦＴのドレイン領域上に位置する第１コンタクトホールを形成する工程と、前記駆動回路領域の第１の層間絶縁膜上に第１の導電膜からなる第１の配線を形成すると共に、前記第１コンタクトホール内に第１の導電膜からなるドレイン電極を形成する工程と、前記第１の配線、前記ドレイン電極及び第１の層間絶縁膜の上に第２の層間絶縁膜を形成する工程と、前記画素領域の第２の層間絶縁膜に、前記第１コンタクトホール上且つ前記ドレイン電極上に位置する第２コンタクトホールを形成する工程と、前記第２の層間絶縁膜上及び前記第２コンタクトホール内に第３の層間絶縁膜を形成する工程と、前記駆動回路領域の第３の層間絶縁膜上に、第２の導電膜からなる第２の配線を形成すると共に、前記第２コンタクトホール内に第２の導電膜からなる第１の容量電極を形成する工程と、前記第１の容量電極をエッチング加工することにより、前記第２コンタクトホールの底部に位置する第３の層間絶縁膜の一部を露出させる工程と、前記第２の配線、前記第１の容量電極及び第３の層間絶縁膜の上に第４の層間絶縁膜を形成する工程と、前記画素領域の第４の層間絶縁膜に、前記第２コンタクトホール上且つ第１の容量電極上に位置する第３コンタクトホールを形成する工程と、前記第４の層間絶縁膜上及び前記第３コンタクトホール内に第５の層間絶縁膜を形成する工程と、前記第３コンタクトホールの底部に位置する第３及び第５の層間絶縁膜をエッチング加工することにより、第３コンタクトホールの底部下に位置するドレイン電極の一部を露出させる工程と、前記駆動回路領域の第５の層間絶縁膜上に、第３の導電膜からなる第３の配線を形成すると共に、前記第３コンタクトホール内に第３の導電膜からなる第２の容量電極を形成し、第２の容量電極を前記ドレイン電極に電気的に接続する工程と、を具備し、前記第１乃至第３コンタクトホール内に、前記ドレイン電極、誘電体としての第３の層間絶縁膜及び第１の容量電極から構成された第１の容量素子と、第１の容量電極、誘電体としての第５の層間絶縁膜及び第２の容量電極から構成された第２の容量素子とを形成することを特徴とする。
【００３２】
また、本発明に係る半導体装置の作製方法においては、前記ドレイン電極に電気的に接続する工程の後に、前記第３の配線、第２の容量電極及び第５の層間絶縁膜の上に第６の層間絶縁膜を形成する工程と、前記画素領域の第５の層間絶縁膜上に、第２の容量電極と電気的に接続された画素電極を形成する工程と、をさらに有することも可能である。
【００３３】
本発明に係る半導体装置は、基板上の駆動回路領域に形成された駆動回路用ＴＦＴと、基板上の画素領域に形成された画素用ＴＦＴと、前記駆動回路用ＴＦＴ及び前記画素用ＴＦＴの上に形成された第１の層間絶縁膜と、前記画素領域の第１の層間絶縁膜に形成され、画素用ＴＦＴのドレイン領域上に位置する第１コンタクトホールと、前記駆動回路領域の第１の層間絶縁膜上に形成された第１の導電膜からなる第１の配線と、前記第１コンタクトホール内に形成された第１の導電膜からなるドレイン電極と、前記第１の配線、前記ドレイン電極及び第１の層間絶縁膜の上に形成された第２の層間絶縁膜と、前記画素領域の第２の層間絶縁膜に形成され、前記第１コンタクトホール上且つ前記ドレイン電極上に位置する第２コンタクトホールと、前記第２の層間絶縁膜上及び前記第２コンタクトホール内に形成された第３の層間絶縁膜と、前記駆動回路領域の第３の層間絶縁膜上に形成された第２の導電膜からなる第２の配線と、前記第２コンタクトホール内に形成された第２の導電膜からなる第１の容量電極と、前記第１の容量電極に形成され、前記第２コンタクトホールの底部に位置する第３の層間絶縁膜の一部を露出させるためのホールと、前記第２の配線、前記第１の容量電極及び第３の層間絶縁膜の上に形成された第４の層間絶縁膜と、前記画素領域の第４の層間絶縁膜に形成され、前記第２コンタクトホール上且つ第１の容量電極上に位置する第３コンタクトホールと、前記第４の層間絶縁膜上及び前記第３コンタクトホール内に形成された第５の層間絶縁膜と、前記第３コンタクトホールの底部に位置する第３及び第５の層間絶縁膜に形成され、第３コンタクトホールの底部下に位置するドレイン電極の一部を露出させるためのホールと、前記駆動回路領域の第５の層間絶縁膜上に形成された第３の導電膜からなる第３の配線と、前記第３コンタクトホール内に形成され、前記ドレイン電極に電気的に接続された第３の導電膜からなる第２の容量電極と、を具備し、前記第１乃至第３コンタクトホール内に、前記ドレイン電極、誘電体としての第３の層間絶縁膜及び第１の容量電極から構成された第１の容量素子と、第１の容量電極、誘電体としての第５の層間絶縁膜及び第２の容量電極から構成された第２の容量素子とを形成することを特徴とする。
【００３４】
また、本発明に係る半導体装置においては、前記第３の配線、第２の容量電極及び第５の層間絶縁膜の上に形成された第６の層間絶縁膜と、前記画素領域の第５の層間絶縁膜上に形成され、第２の容量電極と電気的に接続された画素電極と、をさらに有することも可能である。
【００３５】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態について説明する。
図１は、本発明に係る第１の実施の形態による液晶表示装置における１つのチップを模式的に示す平面図である。
【００３６】
この液晶表示装置における１つのチップは平面形状が略四角形の画素領域１を有しており、画素領域１は１つ又は複数の画素で構成されている。この画素領域１の周囲（上側、左側、右側）には周辺回路２ａ〜２ｃが配置されている。このようなチップは、同一基板上に１つ又は複数配列されている。各々の周辺回路２ａ〜２ｃは平面形状が細長い略四角形を有しており、その四角形の短い一辺の幅は１〜１．５ｍｍ程度である。このように周辺回路２ａ〜２ｃの幅を従来の液晶表示装置のそれより狭くしている。
【００３７】
周辺回路の幅を狭くし、画素に対して周辺回路の領域が占める面積を小さく狭額縁化して画素領域の開口率を向上させるには、次のような方法がある。
【００３８】
第１の方法としては、従来の配線材料（例えばＡｌ又はＡｌを含む合金からなる単層膜又は積層膜）より低抵抗の配線材料を用いて配線を形成することにより、配線の線幅を縮小する方法である。つまり、配線に低抵抗材料を用いることにより、配線の線幅縮小に伴う配線抵抗の増大を抑制することができる。低抵抗の配線材料としては、銅、銅合金、金、金合金、銀、銀合金などが挙げられる。
【００３９】
第２の方法としては、配線を２層以上に多層化する。この場合、Ａｌ系の配線材料を使用しても良い。Ａｌ系の配線材料としてはＡｌ又はＡｌ合金が挙げられる。また、２層以上に多層化した配線のうち、少なくとも１層に低抵抗の配線材料を用いることも可能である。また、トランジスタの上方に２層以上に多層化した配線を配置することも可能である。
【００４０】
上記第１の方法又は第２の方法により、周辺回路の配線部分の面積を縮小することが可能となる。これにより、液晶パネルのチップサイズを変えることなく画素サイズを大きくすることができるので、明るさを向上させることができる。また、逆に画素領域の面積を同じにすれば、チップサイズを小さくし、同一基板上に形成できるチップ数を増やすことができるので、量産性を向上させることができる。
【００４１】
従来技術では、周辺回路の領域に形成された電源ライン、クロックライン等の配線が単層で平面的に配置されていたので、配線の長さが長くなる分、配線の投影面積が大きくなる。これに対して、本実施の形態では、２層以上の多層配線化することにより、これらの配線を駆動回路上に配置することも可能となり、その結果、配線の投影面積を縮小することができる。また、このような配線の材料に低抵抗材料を用いることにより、配線の幅をさらに狭くすることができる。
【００４２】
また、従来技術では、電源ライン、クロックライン等を、線幅を広くした１本の配線で形成していたので、配線の投影面積が大きくなる。これに対して、本実施の形態では、線幅の狭い配線を複数組み合わせて電源ライン、クロックライン等の配線を形成し、前記複数の配線を多層配線として立体配置することにより、配線の投影面積を縮小することができる。また、このような配線の材料に低抵抗材料を用いることにより、配線の幅をさらに狭くすることができる。
【００４３】
また、従来技術では、多数の配線が平行に配置された配線構造があり、このような配線構造では配線の投影面積が大きくなる。これに対して、本実施の形態では、多層配線化することにより同一層内での配線数を減らすことができ、配線の投影面積を減少させることができる。また、このような配線の材料に低抵抗材料を用いることにより、配線の幅をさらに狭くすることができる。
【００４４】
上述したような方法で、図１に示すように、周辺回路２ａ〜２ｃの幅を従来技術の半分、例えば２ｍｍを１ｍｍにすれば、１画素あたり２μｍ程度、例えば１８μｍを２０μｍに画素ピッチを大きくすることができる。
【００４５】
次に、本発明に係る第２の実施の形態による液晶表示装置について説明する。本実施の形態では、ゲイト電極を各ＴＦＴにおいて孤立して形成する。言い換えると、ゲイト電極をＴＦＴごとに分離して形成する。つまり、ゲイト電極と同一層で該ゲイト電極と繋げられた配線として引き回すことなく、ゲイト電極と電気的に接続した上層又は下層の配線を形成し、この配線を引き回すこととする。これにより、ゲイト電極を低抵抗化する必要がなくなり、ゲイト電極を薄膜化することが可能となる。なお、前記下層の配線としては、例えば基板とＳｉ活性層との間に配置された配線が挙げられる。ゲイト電極の材質は、従来技術と同様にＮ＋型ポリシリコン、高融点金属を用いることが可能である。このようにゲイト電極を薄膜化することにより、ゲイト電極の厚さによる段差を減少させることができ、ゲイト電極上の絶縁膜の平坦化が容易となり、ゲイト電極の上層の配線形成が容易になる。
【００４６】
次に、本発明に係る第３の実施の形態による液晶表示装置について説明する。本実施の形態では、例えばゲイト電極を各ＴＦＴにおいて孤立して形成するなどのように配線の機能を持たず主にゲイト電極の機能を持つゲイト電極を形成し、このゲイト電極と電気的に接続した上層又は下層の配線を形成し、この配線に従来技術のゲイト電極が備える配線機能を持たせると共に従来技術の配線のうち配線長の短い短距離配線の機能を持たせる。なお、前記下層の配線としては、第２の実施の形態と同様に、例えば基板とＳｉ活性層との間に配置された配線が挙げられる。
【００４７】
このように従来技術のゲイト電極から配線機能を分割し、その機能をゲイト電極の上層の配線に持たせることにより、従来技術でのゲイト電極では熱活性化に耐える材質でなければならなかったが、本実施の形態でのゲイト電極の上層の配線では熱活性化に耐える材質でなくても良くなる。このため、配線の材料選択の幅を広げることができる。したがって、例えばアルミニウム、アルミニウムを含む合金、銅、銅を含む合金、金、金を含む合金、銀、銀を含む合金のような材料を選択することも可能である。
【００４８】
前記短距離配線とは、例えば、液晶表示装置では１つの画素内を引き回す配線の長さ以上、１つの機能ブロックを引き回す配線の長さ以下の配線をいい、代表的には２μｍ以上２ｃｍ未満程度の配線をいう。また、短距離配線の例としては、数個から数十個程度のＴＦＴの相互間を電気的に接続する配線、前記ＴＦＴと配線とを電気的に接続する配線、前記配線の相互間を電気的に接続する配線、駆動回路の機能ブロック内を引き回す配線、活性層とソース電極又はドレイン電極とを電気的に接続する導電膜などが挙げられる。
【００４９】
また、前記短距離配線としては、比較的狭い範囲におけるゲイト電極、ソース領域及びドレイン領域の配線の引き回しにのみ用いる配線が挙げられる。前記比較的狭い範囲とは、機能ブロック内（代表的にはシフトレジスタ回路、レベルシフタ回路、バッファ回路、サンプリング回路内）をいう。このような配線の引き回しに用いることにより、配線の低抵抗化の必要性が少なくなるため、短距離配線の膜厚を薄膜化することが可能となる。短距離配線の膜厚を薄膜化することにより、同一層の短距離配線間の寄生容量を低減することができるので、配線の集積度を上げても前記寄生容量の増大を抑制できる。したがって、配線の高集積度化を妨げる要因を減らすことができる。
【００５０】
また、前記短距離配線を多層配線化することが好ましい。配線パターンの投影面積で考えると、露光装置等の限界を超えて配線の集積度を上げることができるので、配線の占有面積を確実に縮小することができる。また、このように多層配線化した場合、配線長が短いため、異なる層の短距離配線間の寄生容量の増大を小さく抑えることができる。
【００５１】
前記短距離配線の材質をＡｌ層とバリアメタル層の積層構造又はバリアメタル層のみの構造とすることにより、配線を薄膜化することが可能となる。また、本実施の形態による配線構造とすることにより、ゲイト電極の引き回しに関して従来技術より低抵抗の材料を採用できる場合がある。
【００５２】
また、前記短距離配線の上層に長距離配線を配置することが好ましい。長距離配線とは、配線長を長くする必要のある配線を独立させ、この配線を多層配線化したものであり、例えば、液晶表示装置では配線の長さが画素ピッチの百倍以上の長さ、代表的には、画素領域全体を横断又は縦断するゲイト電極と配線、ソース配線、ドレイン配線等、具体的には２ｃｍ以上１０ｃｍ以下程度の配線をいう。長距離配線としては、例えば、数百個から数千個程度のＴＦＴの相互間を電気的に接続する配線、前記ＴＦＴと配線とを電気的に接続する配線、前記配線の相互間を電気的に接続する配線、画素領域においてゲイト電極、ソース領域に接続され引き回される配線などが挙げられる。
【００５３】
また、長距離配線の場合、配線間の寄生容量を増大させないために、配線間のスペースを大きくとることが好ましい。長距離配線の材質としては、銅などの低抵抗材料を用いることが好ましい。
【００５４】
このように多層化した長距離配線を短距離配線の上に配置することにより、投影面積で考えれば配線の占有面積を減らすことができる。
【００５５】
【実施例】
図２乃至図５は、本発明の実施例による液晶表示装置の作製方法を示す図である。
【００５６】
まず、図２（Ａ）の駆動回路部断面図及び画素部断面図に示すように、基板として石英基板１１を用意し、この石英基板１１上に２０ｎｍ厚の酸化珪素膜１２を成膜する。次いで、この酸化珪素膜１２上に非晶質珪素膜を成膜する。
【００５７】
なお、本実施例では非晶質珪素（アモルファスシリコン）膜を用いるが、他の半導体膜であっても構わない。微結晶質珪素（マイクロクリスタルシリコン）膜でも良いし、非晶質シリコンゲルマニウム膜でも良い。また、膜厚は後の熱酸化工程も考慮して、最終的に２５〜４０ｎｍとなるように形成する。
【００５８】
次に、非晶質珪素膜の結晶化を行う。本実施例では結晶化手段として、特開平９−３１２２６０号公報に記載された技術を用いる。同公報に記載された技術は、結晶化を助長する触媒元素としてニッケル、コバルト、パラジウム、ゲルマニウム、白金、鉄、銅から選ばれた元素を用いた固相成長により非晶質珪素膜の結晶化を行う。
【００５９】
本実施例では触媒元素としてニッケルを選択し、非晶質珪素膜上にニッケルを含んだ層（図示せず）を形成し、５５０℃、４時間の熱処理を行って結晶化する。これにより、酸化珪素膜１２上に結晶質珪素（ポリシリコン）膜が形成される。
【００６０】
次に、この結晶質珪素膜にゲッタリング工程を行った後、パターニングにより被ゲッタリング領域のみで構成される活性層からなる結晶性半導体膜１３を形成する。このようにして図２（Ａ）の画素部上面図に示すようなパターンからなる結晶性半導体膜１３を得る。
【００６１】
この後、図２（Ｂ）に示すように、結晶性半導体膜１３及び酸化珪素膜１２の上にプラズマＣＶＤ法またはスパッタ法によりゲイト絶縁膜１４を形成する。このゲイト絶縁膜は画素ＴＦＴ、駆動回路のＰ−ＴＦＴ及びＮ−ＴＦＴそれぞれのゲイト絶縁膜として機能するものであり、膜厚は５０〜２００ｎｍとする。本実施例では７５ｎｍ厚の酸化珪素膜を用いる。また、他の珪素を含む絶縁膜を単層または積層で用いても構わない。
【００６２】
こうしてゲイト絶縁膜１４を形成したら、熱酸化工程を行うことにより、結晶性半導体膜１３とゲイト絶縁膜１４の界面には５〜５０ｎｍ（好ましくは１０〜３０ｎｍ）の図示せぬ酸化珪素膜（熱酸化膜）が形成される。
【００６３】
次いで、ゲイト絶縁膜１４の上に第１の導電膜からなるゲイト電極２８〜３０を形成する。このゲイト電極２８〜３０は、各ＴＦＴにおいて孤立して形成されている。言い換えると、ゲイト電極２８〜３０は、ＴＦＴごとに分離して形成されている。本実施例ではゲイト電極として、下層から珪素膜（導電性を持たせたもの）／窒化タンタル膜／タングステン膜（または下層から珪素膜／タングステンシリサイド膜）という積層膜を用いる。勿論、これら以外の他の導電膜、例えば、Ｔａ、Ｔｉ、Ｍｏ、Ｃｕなどから選ばれた元素又は前記元素を主成分とする合金材料もしくは化合物を用いることも可能であることは言うまでもない。また、本実施例では、各ゲイト電極の膜厚は２５０ｎｍとする。
【００６４】
なお、本実施例では最下層の珪素膜を、減圧熱ＣＶＤ法を用いて形成することが好ましい。その理由は、例えばＣＭＯＳ回路のゲイト絶縁膜は５〜５０ｎｍと薄いため、スパッタ法やプラズマＣＶＤ法を用いた場合、条件によっては半導体膜（活性層）へダメージを与える恐れがあるからである。従って、化学的気相反応で成膜できる熱ＣＶＤ法が好ましい。
【００６５】
次に、ゲイト電極２８〜３０を覆って保護膜（図示せず）として２５〜５０ｎｍ厚のＳｉＮｘＯｙ（但し、代表的にはｘ＝０．５〜２、ｙ＝０．１〜０．８）膜を形成する。この保護膜はゲイト電極２８〜３０の酸化を防ぐものである。なお、成膜を２回に分けて行うことはピンホールの低減に効果があり有効である。
【００６６】
この時、保護膜を形成する前処理として水素を含むガス（本実施例ではアンモニアガス）を用いたプラズマ処理を行うことは有効である。この前処理によりプラズマによって活性化した（励起した）水素が結晶性半導体膜内に閉じこめられるため、効果的に水素終端が行われる。
【００６７】
次に、結晶性半導体膜１３に対して不純物元素の添加工程を行う。これにより、結晶性半導体膜１３にはソース領域１６〜１８及びドレイン領域１９〜２１が形成される。この工程は、質量分離を行うイオンインプランテーション法を用いても良いし、質量分離を行わないプラズマドーピング法を用いても良い。また、加速電圧やドーズ量の条件等は実施者が最適値を設定すれば良い。
【００６８】
次いで、結晶性半導体膜１３に対して不純物元素の添加工程を行う。この工程は先の不純物の添加工程よりも低いドーズ量で添加する。このようにして結晶性半導体膜１３には低濃度不純物領域２２〜２４が形成される。この工程は、質量分離を行うイオンインプランテーション法を用いても良いし、質量分離を行わないプラズマドーピング法を用いても良い。また、加速電圧やドーズ量の条件等は実施者が最適値を設定すれば良い。
【００６９】
この工程によりＴＦＴのソース領域１６〜１８、ドレイン領域１９〜２１、ＬＤＤ領域２２〜２４、チャネル形成領域２５〜２７が画定する。
【００７０】
次に、窒素雰囲気中、３００〜５５０℃の温度範囲で１〜１２時間の熱処理工程を行う。本実施例では、４１０℃で１時間の熱処理を窒素雰囲気中において行う。
【００７１】
なお、本実施例で形成したゲイト電極上の保護膜は、この熱活性化工程でゲイト電極が酸化されることを防ぐために設けられている。しかし、この保護膜は必ずしもゲイト電極の形成直後に設ける必要はない。即ち、このあと形成される第１の層間絶縁膜を形成した後に、その上に保護膜を設け、その後で不純物元素の熱活性化工程を行っても同様の効果を得ることができる。
【００７２】
こうして図２（Ｂ）の状態が得られたら、図２（Ｃ）に示すように、前記保護膜の上に第１の層間絶縁膜３１を形成する。本実施例では、プラズマＣＶＤ法により形成した酸化珪素膜を用いる。
【００７３】
次に、第１の層間絶縁膜３１、保護膜及びゲイト絶縁膜１２に、ソース領域及びドレイン領域それぞれの上に位置するコンタクトホール（接続孔）を形成する。次いで、このコンタクトホール内及び第１の層間絶縁膜３１上に第２の導電膜を堆積し、第２の導電膜をパターニングする。これにより、コンタクトホール内及び第１の層間絶縁膜３１上にソース電極３２〜３４、ドレイン電極３５、３６を形成する。これにより、ソース電極３２〜３４はソース領域１６〜１８に電気的に接続され、ドレイン電極３５、３６はドレイン領域１９〜２１に電気的に接続される。こうして図２（Ｃ）の状態を得る。なお、駆動回路部のソース電極３２、３３は配線（図示せず）に繋げられている。また、駆動回路部のドレイン電極３５は配線（図示せず）に繋げられている。
【００７４】
次に、図３（Ｄ）に示すように、ソース電極及びドレイン電極を含む全面上に第２の層間絶縁膜３７を形成する。第２の層間絶縁膜３７としては、プラズマＣＶＤ法により形成した酸化珪素膜を用いる。
【００７５】
次いで、第２の層間絶縁膜３７をエッチング加工することにより、該層間絶縁膜３７にはドレイン電極３６の上に位置するドレインコンタクトホール３７ａが形成される。なお、エッチング加工する方法としては、第２の層間絶縁膜３７上にレジスト膜を塗布し、このレジスト膜を露光、現像することにより、第２の層間絶縁膜上にレジストパターン（図示せず）を形成し、このレジストパターンをマスクとして第２の層間絶縁膜をエッチング加工する方法を用いても良い。以下に記載するエッチング加工についても同様である。
【００７６】
次いで、ドレインコンタクトホール３７ａ内及び第２の層間絶縁膜３７上に第３の層間絶縁膜３８を形成する。第３の層間絶縁膜３８としては、プラズマＣＶＤ法により形成した酸化珪素膜を用いても良いし、他の成膜法により形成した他の材質からなる膜を用いても良い。また、第３の層間絶縁膜３８はドレインコンタクトホール３７ａ内では容量素子の誘電体として作用する。
【００７７】
この後、図３（Ｅ）に示すように、第２及び第３の層間絶縁膜３７、３８をエッチング加工することにより、該層間絶縁膜には駆動回路部におけるＴＦＴのドレイン電極３５上に位置する接続孔が形成される。
【００７８】
次いで、この接続孔内及び第３の層間絶縁膜３８上に第３の導電膜を堆積し、第３の導電膜をパターニングする。これにより、駆動回路部における接続孔内及び第３の層間絶縁膜３８上には第３の導電膜からなる第１の配線３９が形成され、第１の配線３９はドレイン電極３５に電気的に接続される。これと共に、画素部におけるドレインコンタクトホール３７ａ内及び第３の層間絶縁膜３８上には第３の導電膜からなる第１の容量電極４０が形成される。第１の容量電極４０は、図３（Ｅ）の画素部上面図に示すように容量配線４０ａに繋げられている。容量配線４０ａは第３の導電膜からなるものである。
【００７９】
次に、図４（Ｆ）に示すように、第１の容量電極４０をエッチング加工することにより、ドレインコンタクトホール３７ａの底部の一部を露出させる。このようにしてドレインコンタクトホール３７ａ内に第１の容量素子が形成される。即ち、第１の容量素子は、容量電極としても機能するドレイン電極３６と、誘電体としても機能する第３の層間絶縁膜３８と、第１の容量電極４０と、から構成される。
【００８０】
このようにドレインコンタクトホール３７ａ内で第１の容量素子を形成している。このため、ドレインコンタクトホール内で容量素子を形成せず且つ配線を多層化することもない従来の容量配線に比べて本実施例の容量配線４０ａは細くすることができ、画素部の開口率を向上させることができる。
【００８１】
この後、図４（Ｇ）に示すように、第１の容量電極４０、第１の配線３９及び第３の層間絶縁膜３８の上に第４の層間絶縁膜４１を形成する。第４の層間絶縁膜４１としては、プラズマＣＶＤ法により形成した酸化珪素膜を用いても良いし、他の成膜法により形成した他の材質からなる膜を用いても良い。
【００８２】
次いで、第４の層間絶縁膜４１をエッチング加工することにより、該層間絶縁膜４１にはドレインコンタクトホール３７ａ上及び第１の容量電極４０上に位置するコンタクトホール４１ａが形成される。
【００８３】
次いで、コンタクトホール４１ａ内及び第４の層間絶縁膜４１上に第５の層間絶縁膜４２を形成する。第５の層間絶縁膜４２としては、プラズマＣＶＤ法により形成した酸化珪素膜を用いても良いし、他の成膜法により形成した他の材質からなる膜を用いても良い。また、第５の層間絶縁膜４１はコンタクトホール４１ａ内では誘電体として作用する。
【００８４】
次に、図５（Ｈ）に示すように、コンタクトホール４１ａの底部の第３及び第５の層間絶縁膜３８、４２をエッチング加工することにより、コンタクトホール４１ａの底部でドレイン電極３６の一部を露出させる。次いで、第４及び第５の層間絶縁膜４１、４２をエッチング加工することにより、該層間絶縁膜には駆動回路部における第１の配線３９上に位置する接続孔が形成される。本実施例では、ドレイン電極３６の一部を露出させるエッチングと駆動回路部における接続孔を形成するエッチングを別々の工程で行っているが、両エッチングを一つのエッチング工程で行うことも可能である。
【００８５】
次いで、この接続孔内及び第５の層間絶縁膜４２上に第４の導電膜を堆積し、第４の導電膜をパターニングする。これにより、駆動回路部における接続孔内及び第５の層間絶縁膜４２上には第４の導電膜からなる第２の配線４３が形成され、第２の配線４３は第１の配線３９に電気的に接続される。これと共に、画素部におけるコンタクトホール４１ａ内及び第５の層間絶縁膜４２上には第４の導電膜からなる第２の容量電極４４が形成され、第２の容量電極４４はドレイン電極３６に電気的に接続され、画素部における画素ＴＦＴの上方で第５の層間絶縁膜４２上には第４の導電膜からなるブラックマスク（ＢＭ）４５が形成される。
【００８６】
このようにしてコンタクトホール４１ａ内に第２の容量素子が形成される。即ち、第２の容量素子は、第１の容量電極４０と、誘電体としても機能する第５の層間絶縁膜４２と、第２の容量電極４４と、から構成される。
【００８７】
この後、図５（Ｉ）に示すように、第２の配線４３、ブラックマスク４５及び第２の容量電極４４を含む全面上に第６の層間絶縁膜４６を形成する。第６の層間絶縁膜４６としては、アクリル樹脂膜、ポリイミド等の有機性樹脂膜などを用いることが可能である。
【００８８】
次いで、第６の層間絶縁膜４６をエッチング加工する。この際、エッチングはドライエッチングを用いる。これにより、第６の層間絶縁膜４６には第２の容量電極４４上に位置する接続孔が形成される。
【００８９】
この後、接続孔内及び第６の層間絶縁膜４６上にスパッタ法により導電膜を成膜する。次いで、導電膜をパターニングすることにより、画素部における第６の層間絶縁膜４６上には導電膜からなる画素電極４７が形成される。導電膜としては、透過型液晶表示装置を作製する場合には、透光性を有する膜、代表的にはＩＴＯ膜を用いる。一方、反射型液晶表示装置を作製する場合には、反射性を有する膜、代表的にはＡｌ又はＡｇからなる膜を用いる。この画素電極４７は第２の容量電極４４を介してドレイン電極３６に電気的に接続される。
【００９０】
上記実施例によれば、駆動回路部において配線を多層化して駆動回路部の面積を小さくし狭額縁化することにより、画素部の開口率を下げることなく、周辺回路の配線部分の面積を縮小することができる。このため、液晶パネルのチップサイズを変えずに、画素サイズを大きくすることができ、明るさを向上できる。逆に、画素サイズを同じにすれば、液晶パネルのチップサイズを小さくできるので、量産性が向上する。
【００９１】
また、前記狭額縁化と共に、画素部における画素ＴＦＴのドレインコンタクトホール３７ａにおいて第１及び第２の容量素子を形成している。これにより、画素部でのデッドスペースを低減することができ、画素部の開口率を向上させることができる。
【００９２】
言い換えると、駆動回路部において配線を多層化した場合、それに合わせて画素部でも配線を多層化しなければならなくなり、その場合にドレインコンタクトホール３７ａにおいて容量素子を形成するような方法を採らないと、画素部で配線を多層化した際にデッドスペースが形成されてしまう。即ち、コンタクトホールの上に更にコンタクトホールを形成するのが困難なため、コンタクトホールを横にずらして形成していくことになり、その結果、デッドスペースが形成されてしまう。しかし、画素ＴＦＴのドレインコンタクトホール３７ａにおいて第１及び第２の容量素子を形成することにより、画素部でのデッドスペースを低減することができ、画素部の開口率を向上させることができる。
【００９３】
また、本実施例では、ドレイン電極３５、第１及び第２の配線３９、４３の全体として、第３の実施の形態で説明したような配線長の短い短距離配線の機能を持つ多層配線とすることも可能である。これにより、短距離配線の膜厚を薄膜化することが可能となる。短距離配線の膜厚を薄膜化することにより、同一層の短距離配線間の寄生容量を低減することができるので、配線の集積度を上げても前記寄生容量が増大することがない。したがって、配線の高集積度化を妨げる要因を減らすことができる。
【００９４】
また、本実施例では、第１及び第２の配線３９、４３それぞれと同一層に第３の実施の形態で説明したような長距離配線を形成することも可能である。
【００９５】
また、本実施例では、配線を２層以上に多層化し、ＴＦＴの上方に多層化した配線を配置しているため、配線部分の面積を縮小することが可能となる。これにより、液晶パネルのチップサイズを変えることなく画素領域の面積を大きくすることができるので、明るさを向上させることができる。また、逆に画素領域の面積を同じにすれば、チップサイズを小さくし、同一基板に形成できるチップ数を増やすことができるので、量産性を向上させることができる。
【００９６】
また、本実施例では、第２乃至第４の導電膜を第１の実施の形態で説明したような低抵抗の配線材料によって形成することも可能である。これにより、配線の線幅を縮小することができる。
【００９７】
また、本実施例では、ドレインコンタクトホール３７ａ内で第１の容量素子を形成しているため、容量配線４０ａの幅を細くすることができ、画素部の開口率を向上させることができる。
【００９８】
尚、本発明は前述した実施の形態及び実施例に限定されず、種々変更して実施することが可能である。
【００９９】
前記実施例に示した液晶表示装置は、様々な電子機器のディスプレイとして利用される。なお、電子機器とは、液晶表示装置を搭載した製品と定義する。その様な電子機器としては、ビデオカメラ、スチルカメラ、プロジェクター、プロジェクションＴＶ、ヘッドマウントディスプレイ、カーナビゲーション、パーソナルコンピュータ（ノート型を含む）、携帯情報端末（モバイルコンピュータ、携帯電話等）などが挙げられる。
【０１００】
【発明の効果】
以上説明したように本発明によれば、一つの画素領域に対して周辺回路の領域が占める面積を小さくすることができる。また、配線を多層化し、周辺回路の領域の幅を狭くして狭額縁化することにより、画素領域の開口率を向上させることができる。
【図面の簡単な説明】
【図１】本発明に係る第１の実施の形態による液晶表示装置における１つのチップを模式的に示す平面図である。
【図２】（Ａ）乃至（Ｃ）は、本発明の実施例による液晶表示装置の駆動回路部断面、画素部断面及び画素部上面を示す図である。
【図３】（Ｄ）及び（Ｅ）は、図２（Ｃ）の次の工程を示す図であって液晶表示装置の駆動回路部断面、画素部断面及び画素部上面を示す図である。
【図４】（Ｆ）及び（Ｇ）は、図３（Ｅ）の次の工程を示す図であって液晶表示装置の駆動回路部断面、画素部断面及び画素部上面を示す図である。
【図５】（Ｈ）及び（Ｉ）は、図４（Ｇ）の次の工程を示す図であって液晶表示装置の駆動回路部断面、画素部断面及び画素部上面を示す図である。
【図６】従来の液晶表示装置における１つのチップを模式的に示す平面図である。
【符号の説明】
１，１０１…画素領域
２ａ〜２ｃ，１０２ａ〜１０２ｃ…周辺回路
１１…石英基板    １２…酸化珪素膜
１３…結晶性半導体膜              １４…ゲイト絶縁膜
１６〜１８…ソース領域            １９〜２１…ドレイン領域
２２〜２４…ＬＤＤ領域            ２５〜２７…チャネル形成領域
２８〜３０…ゲイト電極            ３１…第１の層間絶縁膜
３２〜３４…ソース電極            ３５，３６…ドレイン電極
３７…第２の層間絶縁膜            ３７ａ…ドレインコンタクトホール
３８…第３の層間絶縁膜            ３９…第１の配線
４０…第１の容量電極              ４０ａ…容量配線
４１…第４の層間絶縁膜            ４１ａ…コンタクトホール
４２…第５の層間絶縁膜            ４３…第２の配線
４４…第２の容量電極              ４５…ブラックマスク（ＢＭ）
４６…第６の層間絶縁膜            ４７…画素電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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