(57)【要約】【課題】データ転送をしていない安定期間内にストローブ信号の遅延制御を行い、簡単な構成でありながら、不具合の発生をなくし品質を高める。【解決手段】半導体メモリが出力するデータと同期して出力されるストローブ信号を遅延させ、かつその遅延数が可変制御可能なストローブ遅延回路５と、外部要因の変動に応じてストローブ遅延回路５の遅延数を判定するＤＬＬ回路２とを有する半導体メモリ制御装置１に、ストローブ遅延回路５を可変制御するための遅延数を更新する遅延値更新回路４を設け、その遅延値更新タイミングを半導体メモリのリフレッシュ期間に設定する。【選択図】      図１
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【特許請求の範囲】
【請求項１】
半導体メモリが出力するデータと同期して出力されるデータラッチ用のストローブ信号を遅延させ、かつその遅延数が可変制御可能なストローブ遅延手段と、外部要因の変動に応じて前記ストローブ遅延手段の遅延数を判定する遅延判定手段とを有する半導体メモリ制御装置であって、
前記ストローブ遅延手段を可変制御するための遅延値を更新する遅延値更新手段を設け、該手段の遅延値更新タイミングが前記半導体メモリのリフレッシュ期間に設定されていることを特徴とする半導体メモリ制御装置。
【請求項２】
前記半導体メモリのリフレッシュ期間の間隔が、変更可能に設定されていることを特徴とする請求項１記載の半導体メモリ制御装置。
【請求項３】
前記半導体メモリのアクセス前の初期化時に、前記ストローブ遅延手段に遅延値を設定することを特徴とする請求項１又は２記載の半導体メモリ制御装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、ストローブ信号の遅延値更新タイミングをデータ転送が行われない期間に設定して遅延制御を安定して行う半導体メモリ制御装置に関する。
【０００２】
【従来の技術】
従来から、ＤＲＡＭ（Ｄｙｎａｍｉｃ  ＲＡＭ（Ｒａｎｄｏｍ  ＡｃｃｅｓｓＭｅｍｏｒｙ））は、ＳＲＡＭ（Ｓｔａｔｉｃ  ＲＡＭ）に比べて記憶容量当たりのコストが安くて内部回路が簡単なことからＳＲＡＭよりも広く利用され、パーソナルコンピュータのメインメモリとして利用されている。
近年、このＤＲＡＭに代表される半導体記憶装置（メモリデバイス）は、データの大容量化にともない、データ転送速度の向上が求められている。そのため、高速のデータ転送を可能にするＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ  ＤＲＡＭ）のように、新しいＤＲＡＭの方式が各種提案されている。このＳＤＲＡＭは、外部クロックに同期して内部動作をパイプライン方式で行い、データの入出力も外部クロックに同期して行っている。そのため、ＳＤＲＡＭを作動させるためには外部クロックを供給しなければならない。
通常、クロック信号はレベルが一周期内に「高（Ｈ）：ハイレベル」と「低（Ｌ）：ローレベル」で変化するのに対して、クロック信号以外の信号は、クロック信号の一周期毎に「高（Ｈ）」と「低（Ｌ）」が変化するので、周期は実質的にクロック信号の２倍であり、クロックの伝送が大きな問題になる。
【０００３】
一方、従来のＳＤＲＡＭは、データ転送をクロック信号の立上がりに同期して行っており、データ転送の周期はクロック信号の周期と同じであった。これに対し、データ転送をクロック信号の立上がりエッジと立下がりエッジの両方に同期して行うことにより、クロック周期が同じであれば従来の方式に比べて２倍の速度でデータを転送できるとした、ＤＤＲ−ＳＤＲＡＭ（Ｄｏｕｂｌｅ  ＤａｔａＲａｔｅ−ＳＤＲＡＭ：ダブル・データ・レート型ＳＤＲＡＭ）が提案されている。
一般に、そのＤＤＲ−ＳＤＲＡＭとのデータのやりとりに用いられるクロック信号は、動作用の基準クロックとは別に設けられ、ストローブ信号と呼ばれている。そのストローブ信号とＤＤＲ−ＳＤＲＡＭからデータが出力されるタイミングは同期が取られている。したがって、ＤＤＲ−ＳＤＲＡＭからデータの供給を受ける側にとっては、供給されるデータを安定した状態で内部に取り込むため、ストローブ信号を遅延させ、その遅延させたストローブ信号により、データの安定期間内で内部ラッチをする必要があった。このことを図３に示すタイミングチャートを参照して具体的に説明する。
【０００４】
図中のクロック信号ＣＬＫは，動作用の基準クロックであり、周波数は１３３ＭＨｚ、周期は７．５ｎｓである。ストローブ信号ＳＴＶは、クロック信号ＣＬＫの立上がりの前後にて変化し、データ信号ＤＡＴＡもスキュー０．５ｎｓの条件下でほぼ同タイミングで出力されている。データ信号ＤＡＴＡの出力される時間幅（時間間隔）は、ｔＨＰ−０．７５ｎｓというスペックからスキューを考慮して最悪値で２ｎｓ程度になる。そのストローブ信号ＳＴＶをウィンドウ幅２ｎｓのデータ信号ＤＡＴＡのほぼセンターになるように、データの遅延＋α分だけ遅延させて内部ラッチをする必要がある。
【０００５】
一方、ストローブ信号を遅延させるには、遅延素子を使用するのが一般的である。しかし、遅延素子は、温度や電圧の変動によりその特性が変化するため、温度や電圧の変動の影響で遅延時間がばらついてしまう性質があった。そのため、遅延時間がクロック信号の一周期分に等しくなる遅延素子の段数（遅延段数）を計測しておき、ストローブ信号の遅延段数を可変にして遅延時間を適時変更し、適切なものとする技術があった。
ここで、ＤＤＲ−ＳＤＲＡＭに関し、従来、内部クロック発生回路を具備した半導体記憶装置に関する技術があった（例えば、特許文献１参照。）。また、ＤＤＲ−ＳＤＲＡＭのデータとクロックとの間を維持するための可変遅延回路に関する技術があった（例えば、特許文献２参照。）。
【０００６】
【特許文献１】
特開２００１−８４７６３号公報（第１頁）
【特許文献２】
特開２００１−１６７５７９号公報（第１頁）
【０００７】
【発明が解決しようとする課題】
しかし、遅延段数を変更する場合、遅延段数をストローブ信号が変化している際に変更可能な遅延回路を構成することは容易なことではなく、グリッジ等のひげ対策等が必要になる。また、その対策を施そうとすると、コストが上昇するという問題もある。
この発明は、上記の問題点を解決するためになされたもので、ＤＤＲ−ＳＤＲＡＭ等の半導体メモリを制御する半導体メモリ制御装置において、データ転送をしていない安定期間内にストローブ信号の遅延制御を行い、簡単な構成でありながら、不具合の発生をなくし品質を高めることを目的とする。
【０００８】
【課題を解決するための手段】
この発明は、上記の目的を達成するため、半導体メモリが出力するデータと同期して出力されるデータラッチ用のストローブ信号を遅延させ、かつその遅延数が可変制御可能なストローブ遅延手段と、外部要因の変動に応じて前記ストローブ遅延手段の遅延数を判定する遅延判定手段とを有する半導体メモリ制御装置であって、上記ストローブ遅延手段を可変制御するための遅延値を更新する遅延値更新手段を設け、その手段の遅延値更新タイミングが上記半導体メモリのリフレッシュ期間に設定されていることを特徴とする。
この半導体メモリ制御装置は、半導体メモリのリフレッシュ期間の間隔が、変更可能に設定されているとよい。
また、半導体メモリのアクセス前の初期化時に、上記ストローブ遅延手段に遅延値を設定するとよい。
【０００９】
【発明の実施の形態】
以下、この発明の実施の形態を図面に基づいて詳細に説明する。
図１はこの発明による半導体メモリ制御装置１の内部構成と、入出力される信号とを示すブロック図である。
半導体メモリ制御装置１は、ＤＬＬ回路２と、割算回路３と、遅延値更新回路４と、ストローブ遅延回路５と、リフレッシュカウンタ６と、リフレッシュ制御回路７と、内部ＦＦ（フリップフロップ）回路８とを有している。
ＤＬＬ回路２は、外部要因の変動に応じてストローブ遅延回路５の遅延段数を判定する遅延判定手段であって、外部からクロック信号ＣＬＫを入力して後述する遅延段数信号ｄｓｇを出力する。このＤＬＬ回路２は、図２に示すように、遅延回路部１０と、位相検知部１１と、制御部１２と、段数カウンタ１３とを有している。
【００１０】
遅延回路部１０は、ストローブ遅延回路５と同じ構成を有し、ｎ個の遅延素子１０１、１０２、１０３・・・１０ｎと、セレクタ回路１１０とを有している。この遅延回路部１０は、外部からクロック信号ＣＬＫ（周波数：１３３ＭＨｚ）を入力して、そのクロック信号ＣＬＫをｎ個の遅延素子１０１、１０２、１０３・・・１０ｎに通して得られる一周期分遅延させた遅延信号ｄｅｌａｙを出力する。位相検知部１１は、クロック信号ＣＬＫと、遅延信号ｄｅｌａｙとを入力してその双方の位相比較を行い、信号の立上がりタイミングがそろった（立上がりが同じタイミングになった）ことを検出すると、その検出結果から、ストローブ信号ＳＴＶを一周期分遅延させるのに必要な遅延素子の段数（必要遅延段数）を判定して、その判定した必要遅延段数を示す制御信号ｔを出力する。制御部１２は、位相検知部１１から出力される制御信号ｔを入力し、位相検知部１１による２つの信号の比較結果に応じて遅延素子の段数（遅延段数）のアップ又はダウンカウントを指示する指示信号ｕを段数カウンタ１３に出力し、位相ロックポイントを検索する。なお、位相検知部１１による位相比較は、クロック信号ＣＬＫの１６クロックに１回の割合で適時実施されている。段数カウンタ１３は、制御部１２から指示信号ｕを入力して、遅延段数の信号（遅延段数信号）ｄｓｇを出力する。
【００１１】
割算回路３は、ＤＬＬ回路２から入力される遅延段数信号ｄｓｇと、予め設定されている遅延角度αとから、ストローブ遅延回路５の遅延段数を計算し、その遅延段数の信号（計測遅延段数）ｃｄｓｇをストローブ遅延回路５を可変制御するための遅延値として遅延値更新回路４に出力する。ここで、遅延角度とは、クロック信号ＣＬＫの一周期に対する遅延割合を示すものであって、クロック信号ＣＬＫの一周期を３６０度とし、そのクロック信号ＣＬＫに対して何％遅延させたいかにより決定する。例えば、一周期の２５％遅延させたい場合、すなわち、クロック信号ＣＬＫの周期が７．５ｎｓであるから、７．５ｎｓ／４＝１．８７５ｎｓを遅延させたい場合は、３６０度／４＝９０度であるから、この場合の遅延角度αは９０に設定する。なお、通常、この遅延角度αは、ＡＳＩＣ設計時のパス解析時に最適となるような値に固定されている。
【００１２】
遅延値更新回路４は、ストローブ遅延回路５の遅延段数（計測遅延段数ｃｄｓｇ）を更新する遅延値更新手段であって、ラッチ回路で構成され、割算回路３から出力された計測遅延段数ｃｄｓｇを保持する一方、リフレッシュ制御回路７から入力する更新信号ｒｎｗにより、その計測遅延段数ｃｄｓｇを更新してストローブ遅延回路５へ出力する。
ストローブ遅延回路５は、図示しない半導体メモリが出力するデータと同期して出力されるデータラッチ用のストローブ信号ＳＴＶを遅延させ、かつその遅延数（遅延段数）が可変制御可能なストローブ遅延手段であって、ｎ個の遅延素子５０１、５０２、５０３・・・５０ｎと、セレクタ５１０とを有し、遅延値更新回路４から入力する計測遅延段数ｃｄｓｇにより、ストローブ信号ＳＴＶを遅延させ、その遅延後のストローブ信号ＳＴＶを内部ＦＦ８に出力する。なお、遅延の度合いはセレクタ５１０にて選択可能となっている。
【００１３】
リフレッシュカウンタ６は、リフレッシュ制御回路７によりリフレッシュを実行する期間（リフレッシュ期間）の間隔を外部入力により設定されたサイクル設定値ｓｔにしたがい計測して、リフレッシュ制御回路７にリフレッシュ実行指示ｇを出力し、リフレッシュ指示を行う。このリフレッシュ期間の間隔は、サイクル設定値ｓｔを変更することにより、変更可能（可変）となっている。そのサイクル設定値ｓｔは、半導体メモリ制御装置１により制御しようとするメモリ（ＤＤＲ−ＳＤＲＡＭ）のタイプや、外部変動要因の変動サイクルの程度により決定することができる。
リフレッシュ制御回路７は、リフレッシュカウンタ６からのリフレッシュ実行指示ｇにより、図示しない半導体メモリ（ＤＤＲ−ＳＤＲＡＭ）にリフレッシュコマンドを発行する。また、リフレッシュを実行するリフレッシュ期間では、データ信号ＤＡＴＡ及びストローブ信号ＳＴＶは未使用となる。そのため、この双方が未使用となるタイミングにおいて、リフレッシュ制御回路７から遅延値更新回路４に更新信号ｒｎｗを出力し、遅延値（計測遅延段数ｃｄｓｇ）の更新を行う。また、半導体メモリの初期化時に外部から初期化信号ｉｎｔを入力することで、遅延値更新回路４に更新信号ｒｎｗを出力し、遅延値の更新を行う。
【００１４】
以上のような構成を有する半導体メモリ制御装置１は、外部要因の変動により一周期分の遅延段数が変化した場合には、そのことをＤＬＬ回路２により検出する。そして、ストローブ信号ＳＴＶ遅延用に設けられたストローブ遅延回路５の遅延段数をＤＬＬ回路２の検出結果に応じて変化させることができる。したがって、温度や電圧等の外部要因の変動があっても、その外部変動に応じてストローブ遅延回路５の遅延段数を可変制御し、ストローブ信号の遅延時間を適宜変更することができる。
そして、半導体メモリ制御装置１は、リフレッシュカウンタ６からのリフレッシュ実行指示ｇがあったときに、リフレッシュ制御回路７から更新信号ｒｎｗを出力して、ストローブ遅延回路５に入力する計測遅延段数ｃｄｓｇを更新している。このリフレッシュ実行指示ｇが出力されると、リフレッシュ制御回路７が半導体メモリにリフレッシュコマンドを発行してリフレッシュを実行する。これにより、ストローブ遅延回路５の遅延制御のための遅延値（計測遅延段数ｃｄｓｇ）の更新を半導体メモリのリフレッシュ期間に実行できるようになり、したがって、遅延値の更新をデータ転送が行われていないバスの安定した期間に行うことができる。そのため、半導体メモリ制御装置１は、簡単な構成でありながら、不具合の発生がなく高品質な装置となる。
さらに、半導体メモリへのアクセス前の初期化時に、遅延値更新回路４に更新信号ｒｎｗを出力することで、ストローブ遅延回路５に遅延値を設定することもできる。それにより、データ転送してないバスの安定した期間にストローブ信号の遅延制御を行うことができる。
【００１５】
【発明の効果】
以上説明してきたように、この発明によれば、簡単な構成でありながら、不具合の発生がなく高品質なメモリ制御装置を提供することが可能となる。
【図面の簡単な説明】
【図１】この発明による半導体メモリ制御装置の内部構成と、入出力される信号とを示すブロック図である。
【図２】ＤＬＬ回路の内部構成を示すブロック図である。
【図３】従来のクロック信号と、ストローブ信号のタイミングチャートである。
【符号の説明】
１：半導体メモリ制御装置            ２：ＤＬＬ回路
３：割算回路                    ４：遅延値更新回路
５：ストローブ遅延回路
６：リフレッシュカウンタ
７：リフレッシュ制御回路
８：内部ＦＦ回路
１０：遅延回路部                  １１：位相検知部
１２：制御部                      １３：段数カウンタ
【図１】
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【図２】
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【図３】
2004220643.tif 000005