(57)【要約】【課題】メモリテストにおいて、センスアンプ増幅による隣接ビット線のカップリングノイズにより不良ビットを効率よく検出する。【解決手段】メモリに設けられたアレイコントロール４は、センスアンプ間接制御部４ａ、およびセンスアンプ制御部４ｂから構成される。センスアンプ間接制御部４ａは、ロウデコーダから出力されるセンスアンプ起動制御信号ＳＡＥＢｉに基づいてセンスアンプの起動タイミングを制御する。センスアンプ制御部４ｂは、偶数列のセンスアンプを活性化する偶数列センスアンプ制御部４ｂ１　、および奇数列のセンスアンプを活性化する奇数列センスアンプ制御部４ｂ２　からなる。そして、メモリテスト時において、奇数列のセンスアンプと偶数列のセンスアンプとをある時間遅延させて起動させることにより、隣接するビット線の増幅時のカップリングノイズによる信号少量ビットを効率よく不良化させる。【選択図】　　　図２
2004039124.tif 000002
【特許請求の範囲】
【請求項１】
第１の起動タイミング信号に基づいて偶数列のセンスアンプを活性化する第１のセンスアンプ制御部と、
第２の起動タイミング信号に基づいて奇数列のセンスアンプを活性化する第２のセンスアンプ制御部と、
テストモード信号に基づいてセンスアンプ起動制御信号から、前記第１、および第２の起動タイミング信号を生成し、前記奇数列のセンスアンプと前記偶数列のセンスアンプとを異なるタイミングで起動制御するセンスアンプ間接制御部とを備えたことを特徴とする半導体集積回路装置。
【請求項２】
第１の起動タイミング信号に基づいて偶数列のセンスアンプを活性化する第１のセンスアンプ制御部と、
第２の起動タイミング信号に基づいて奇数列のセンスアンプを活性化する第２のセンスアンプ制御部と、
テストモード信号に基づいて、前記第１の起動タイミング信号、または前記第２の起動タイミング信号のいずれかを遅延して出力し、前記奇数列のセンスアンプ、または前記偶数列のセンスアンプを任意に遅延して起動させることを特徴とする半導体集積回路装置。
【請求項３】
第１の起動タイミング信号に基づいて偶数列のセンスアンプを活性化する第１のセンスアンプ制御部と、
第２の起動タイミング信号に基づいて奇数列のセンスアンプを活性化する第２のセンスアンプ制御部と、
センスアンプ起動制御信号に基づいて、センスアンプ制御信号を生成する間接制御部と、
前記センスアンプ制御信号を遅延させる第１、および第２の遅延回路と、
テストモード信号に基づいて接続先を切り換え、前記第１の遅延回路が遅延させたセンスアンプ制御信号、または前記第１の遅延回路を介さないセンスアンプ制御信号を第１の起動タイミング信号として出力する第１のスイッチと、
テストモード信号に基づいて、接続先を切り換え、前記第２の遅延回路が遅延させたセンスアンプ制御信号、または前記第２の遅延回路を介さないセンスアンプ制御信号を第２の起動タイミング信号として出力する第２のスイッチとを備えたことを特徴とする半導体集積回路装置。
【請求項４】
第１の起動タイミング信号に基づいて偶数列のセンスアンプを活性化する第１のセンスアンプ制御部と、
第２の起動タイミング信号に基づいて奇数列のセンスアンプを活性化する第２のセンスアンプ制御部と、
センスアンプ起動制御信号に基づいて、オーバドライブ用Ｐ側センスアンプ起動信号、Ｎ側センスアンプ起動信号、ならびにノーマルＰ側センスアンプ起動信号を生成する間接制御部と、
前記オーバドライブ用Ｐ側センスアンプ起動信号を遅延させる第３、および第４の遅延回路と、
前記Ｎ側センスアンプ起動信号を遅延させる第５、ならびに第６の遅延回路と、
前記ノーマルＰ側センスアンプ起動信号を遅延させる第７、および第８の遅延回路と、
テストモード信号に基づいて接続先を切り換え、前記第３の遅延回路が遅延させたオーバドライブ用Ｐ側センスアンプ起動信号、または前記第３の遅延回路を介さないオーバドライブ用Ｐ側センスアンプ起動信号を第１の起動タイミング信号として出力する第３のスイッチと、
テストモード信号に基づいて接続先を切り換え、前記第５の遅延回路が遅延させたＮ側センスアンプ起動信号、または前記第５の遅延回路を介さないＮ側センスアンプ起動信号を第１の起動タイミング信号として出力する第４のスイッチと、
テストモード信号に基づいて接続先を切り換え、前記第７の遅延回路が遅延させたノーマルＰ側センスアンプ起動信号、または前記第７の遅延回路を介さないノーマルＰ側センスアンプ起動信号を第１の起動タイミング信号として出力する第５のスイッチと、
テストモード信号に基づいて接続先を切り換え、前記第４の遅延回路が遅延させたオーバドライブ用Ｐ側センスアンプ起動信号、または前記第４の遅延回路を介さないオーバドライブ用Ｐ側センスアンプ起動信号を第２の起動タイミング信号として出力する第６のスイッチと、
テストモード信号に基づいて接続先を切り換え、前記第６の遅延回路が遅延させたＮ側センスアンプ起動信号、または前記第６の遅延回路を介さないＮ側センスアンプ起動信号を第２の起動タイミング信号として出力する第７のスイッチと、
テストモード信号に基づいて接続先を切り換え、前記第８の遅延回路が遅延させたノーマルＰ側センスアンプ起動信号、または前記第８の遅延回路を介さないノーマルＰ側センスアンプ起動信号を第２の起動タイミング信号として出力する第８のスイッチとを備えたことを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置に関し、特に、シェアードセンスアンプ方式のシンクロナスＤＲＡＭのスクリーニングに適用して有効な技術に関するものである。
【０００２】
【従来の技術】
たとえば、ＤＲＡＭなどの半導体集積回路装置においては、半導体ウエハに半導体チップが形成された際に、該半導体チップのパッドにプローブ針を押し当てて電気的試験を行い、各半導体チップの良品、不良品を選別するプローブテストが行われる。
【０００３】
また、本発明者が検討したところによれば、プローブテストにおいて、データ線を対線構造にし、センスアンプを千鳥配置した、いわゆるシェアードセンスアンプ方式では、センスアンプ増幅時に、隣接するビット線のカップリングノイズがワーストとなるパターンを組み合わせてメモリセルなどの不良を検出している。
【０００４】
なお、この種の半導体メモリについて詳しく述べてある例としては、１９９４年１１月５日、株式会社　培風館発行、伊藤　清男（著）、「超ＬＳＩメモリ」Ｐ３４４〜Ｐ３４６があり、この文献には、シンクロナスＤＲＡＭにおける構成などが記載されている。
【０００５】
【発明が解決しようとする課題】
ところが、上記のような半導体集積回路装置におけるテスト技術では、次のような問題点があることが本発明者により見い出された。
【０００６】
すなわち、製造ばらつきによりメモリセルのデータ容量が下限しきい値近傍の場合に、前述したメモリテストでは十分にメモリセルを不良化することができない恐れがある。
【０００７】
それにより、プローブテスト時に十分な選別ができずに、製品出荷前のスクリーニングテストなどで不良が発生してしまい、半導体集積回路装置の製造スループットを低くしてしまうという問題がある。
【０００８】
本発明の目的は、プローブテストなどのメモリテストにおいて、センスアンプ増幅による隣接ビット線のカップリングノイズにより不良ビットを効率よく検出することのできる半導体集積回路装置を提供することにある。
【０００９】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１０】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
【００１１】
すなわち、本発明の半導体集積回路装置は、第１の起動タイミング信号に基づいて偶数列のセンスアンプを活性化する第１のセンスアンプ制御部と、第２の起動タイミング信号に基づいて奇数列のセンスアンプを活性化する第２のセンスアンプ制御部と、テストモード信号に基づいてセンスアンプ起動制御信号から、第１、第２の起動タイミング信号を生成し、奇数列のセンスアンプと偶数列のセンスアンプとを異なるタイミングで起動制御するセンスアンプ間接制御部とを備えたものである。
【００１２】
また、本発明の半導体集積回路装置は、第１の起動タイミング信号に基づいて偶数列のセンスアンプを活性化する第１のセンスアンプ制御部と、第２の起動タイミング信号に基づいて奇数列のセンスアンプを活性化する第２のセンスアンプ制御部と、テストモード信号に基づいて、第１、または前記第２の起動タイミング信号のいずれかを遅延し、奇数列、または偶数列のセンスアンプを任意に遅延して起動させるものである。
【００１３】
さらに、本発明の半導体集積回路装置は、第１の起動タイミング信号に基づい偶数列のセンスアンプを活性化する第１のセンスアンプ制御部と、第２の起動タイミング信号に基づいて奇数列のセンスアンプを活性化する第２のセンスアンプ制御部と、センスアンプ起動制御信号に基づいて、センスアンプ制御信号を生成する間接制御部と、センスアンプ制御信号を遅延させる第１の遅延回路と、テストモード信号に基づいて、接続先を切り換え、第１の遅延回路が遅延させたセンスアンプ制御信号、または第１の遅延回路を介さないセンスアンプ制御信号を第１の起動タイミング信号として出力する第１のスイッチと、テストモード信号に基づいて接続先を切り換え、第２の遅延回路が遅延させたセンスアンプ制御信号、または前記第２の遅延回路を介さないセンスアンプ制御信号を第２の起動タイミング信号として出力する第２のスイッチとを備えたものである。
【００１４】
また、本発明の半導体集積回路装置は、第１の起動タイミング信号に基づいて偶数列のセンスアンプを活性化する第１のセンスアンプ制御部と、第２の起動タイミング信号に基づいて奇数列のセンスアンプを活性化する第２のセンスアンプ制御部と、センスアンプ起動制御信号に基づいて、オーバドライブ用Ｐ側センスアンプ起動信号、Ｎ側センスアンプ起動信号、ならびにノーマルＰ側センスアンプ起動信号を生成する間接制御部と、オーバドライブ用Ｐ側センスアンプ起動信号を遅延させる第３、および第４の遅延回路と、Ｎ側センスアンプ起動信号を遅延させる第５、ならびに第６の遅延回路と、ノーマルＰ側センスアンプ起動信号を遅延させる第７、および第８の遅延回路と、テストモード信号に基づいて接続先を切り換え、第３の遅延回路が遅延させたオーバドライブ用Ｐ側センスアンプ起動信号、または第３の遅延回路を介さないオーバドライブ用Ｐ側センスアンプ起動信号を第１の起動タイミング信号として出力する第３のスイッチと、テストモード信号に基づいて接続先を切り換え、第５の遅延回路が遅延させたＮ側センスアンプ起動信号、または第５の遅延回路を介さないＮ側センスアンプ起動信号を第１の起動タイミング信号として出力する第４のスイッチと、テストモード信号に基づいて接続先を切り換え、第７の遅延回路が遅延させたノーマルＰ側センスアンプ起動信号、または第７の遅延回路を介さないノーマルＰ側センスアンプ起動信号を第１の起動タイミング信号として出力する第５のスイッチと、テストモード信号に基づいて接続先を切り換え、第４の遅延回路が遅延させたオーバドライブ用Ｐ側センスアンプ起動信号、または第４の遅延回路を介さないオーバドライブ用Ｐ側センスアンプ起動信号を第２の起動タイミング信号として出力する第６のスイッチと、テストモード信号に基づいて接続先を切り換え、第６の遅延回路が遅延させたＮ側センスアンプ起動信号、または第６の遅延回路を介さないＮ側センスアンプ起動信号を第２の起動タイミング信号として出力する第７のスイッチと、テストモード信号に基づいて接続先を切り換え、第８の遅延回路が遅延させたノーマルＰ側センスアンプ起動信号、または第８の遅延回路を介さないノーマルＰ側センスアンプ起動信号を第２の起動タイミング信号として出力する第８のスイッチとを備えたものである。
【００１５】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００１６】
図１は、本発明の一実施の形態によるメモリのブロック図、図２は、図１のメモリに設けられたアレイコントロールのブロック図、図３は、図２のアレイコントロールに設けられたセンスアンプ間接制御部の回路図、図４は、図３のセンスアンプ間接制御部の制御による偶数列、奇数列のセンスアンプにおける動作説明図、図５は、図４のセンスアンプによるビット線の増幅波形の説明図である。
【００１７】
本実施の形態において、シンクロナスＤＲＡＭであるメモリ（半導体集積回路装置）１は、図１に示すように、記憶の最小単位であるメモリセルが規則正しくアレイ状に並べられてメモリアレイ２が設けられている。このメモリアレイ２は、ＢａｎｋＡ、ＢａｎｋＢの２つ設けられた２バンク構成となっている。
【００１８】
また、それぞれのメモリアレイ２には、ロウデコーダ３が接続されている。このロウデコーダ３は、該メモリアレイ２の内、ロウ（行）方向のワード線を選択する。
【００１９】
各々のロウデコーダ３の近傍には、アレイコントロール４がそれぞれ設けられている。このアレイコントロール４は、後述するセンスアンプ５やカラムデコーダ６などの制御を行う。
【００２０】
各々のメモリアレイ２には、センスアンプ５ならびにカラムデコーダ６が接続されている。センスアンプ５はメモリセルのセル読み出し信号を増幅する。カラムデコーダ６は、カラム（列）方向のビット線の選択を行う。
【００２１】
これらカラムデコーダ６には、カラムアドレスカウンタ７が接続されている。このカラムアドレスカウンタ７には、カラムアドレスバッファ８が接続されている。また、各々のロウデコーダ３には、ロウアドレスバッファ９が接続されている。
【００２２】
カラムアドレスカウンタ７は、カラムアドレスバッファ８から入力されたアドレス信号に基づいてバーストモードのアドレスを発生する。カラムアドレスバッファ８は、入力されたカラム方向のアドレス信号に基づいて、それぞれの内部アドレス信号を発生させ、カラムアドレスカウンタ７に出力する。
【００２３】
ロウアドレスバッファ９は、入力されるロウ方向のアドレス信号に基づいて、それぞれの内部アドレス信号を発生させ、それぞれのロウデコーダ３に出力する。ロウアドレスバッファ８には、リフレッシュカウンタ１０が接続されている。このリフレッシュカウンタ１０は、リフレッシュ動作のカウントを行う。
【００２４】
また、メモリ１には、コントロール回路１１が設けられている。このコントロール回路１１は、外部から入力されるクロック信号ＣＬＫ、クロック信号を受け付ける許可信号であるクロックイネーブル信号ＣＫＥ、チップの選択を行うチップセレクト信号／ＣＳ、ロウ方向のアドレスを適当なタイミングで読み込むための制御信号であるロウアドレスストローブ信号／ＲＡＳ、カラム方向のアドレスを適当なタイミングで読み込むための制御信号であるカラムアドレスストローブ信号／ＣＡＳ、書き込み許可信号であるライトイネーブル信号／ＷＥならびに選択信号である入出力マスク信号ＤＱＭなどの入力信号やコマンド用信号が入力端子を介して入力され、各種の制御信号ならびにコマンドデコード回路によりコマンド用信号がデコードされた制御信号を出力する。ここで、前述したコマンドデコード回路は、コントロール回路１１内に設けられている。
【００２５】
さらに、コントロール回路１１には、クロック信号ＣＬＫに同期した信号を生成し、メモリ１の動作の基本となるクロック信号として供給を行うクロック生成回路が設けられており、該クロック生成回路によって生成されたクロック信号が内部クロックバスを介して供給されている。
【００２６】
センスアンプ５には、入力バッファ１２ならびに出力バッファ１３が接続されている。入力バッファ１２は、入力データを所定のタイミングによって取り込み、出力バッファ１３は、出力データを一時的に保管する。
【００２７】
また、アレイコントロール４の構成について説明する。
【００２８】
アレイコントロール４は、図２に示すように、センスアンプ間接制御部４ａ、およびセンスアンプ制御部４ｂから構成されている。センスアンプ間接制御部４ａは、ロウデコーダ３から出力されるセンスアンプ起動制御信号ＳＡＥＢｉに基づいてセンスアンプ５の起動タイミングを制御する。
【００２９】
センスアンプ制御部４ｂは、偶数列センスアンプ制御部（第１のセンスアンプ制御部）４ｂ１　、および奇数列センスアンプ制御部（第２のセンスアンプ制御部）４ｂ２　からなる。偶数列センスアンプ制御部４ｂ１　は、センスアンプ間接制御部４ａの制御に基づいて偶数列のセンスアンプ５を活性化し、奇数列センスアンプ制御部４ｂ１　は、該センスアンプ間接制御部４ａの制御に基づいて奇数列のセンスアンプ５を活性化する。
【００３０】
センスアンプ間接制御部４ａは、図３に示すように、間接制御部４ａ１　、ならびに第１〜第３の信号タイミング制御部４ａ２　〜４ａ４　から構成されている。
【００３１】
間接制御部４ａ１　は、インバータＶ１〜Ｖ１２、否定論理和回路ＮＲ１〜ＮＲ４、否定論理積回路ＮＤ、遅延回路ＤＹ１〜ＤＹ７、およびスイッチＳＷ１〜ＳＷ１２からなり、ロウデコーダ３から出力されるセンスアンプ起動制御信号ＳＡＥＢｉに基づいて、オーバドライブ用Ｐ側センスアンプ起動信号ＳＡＥＰ１Ｂ、Ｎ側センスアンプ起動信号ＳＡＥＮ１Ｂ、およびノーマルＰ側センスアンプ起動信号ＳＡＥＰ２Ｂをそれぞれ出力する。
【００３２】
第１の信号タイミング制御部４ａ２　は、インバータＶ１３〜Ｖ２０、遅延回路（第１、第３の遅延回路）ＤＬ２、遅延回路（第２、第４の遅延回路）ＤＬ３、およびスイッチＳＷ１〜ＳＷ４から構成されている。第１の信号タイミング制御部４ａ２　は、テストモード信号ＴＳＡＤＥ，ＴＳＡＤＥＢｐ，ＴＳＡＤＯ，ＴＳＡＤＯＢｐに基づいて、オーバドライブ用Ｐ側センスアンプ起動信号ＳＡＥＰ１Ｂを遅延制御し、偶数列のセンスアンプ５に出力するセンスアンプ起動タイミング信号（第１の起動タイミング信号）ＳＡＥ１ＢＥＶ、および奇数列のセンスアンプ５に出力するセンスアンプ起動タイミング信号（第２の起動タイミング信号）ＳＡＥ１ＢＯＤとして出力する。
【００３３】
第２の信号タイミング制御部４ａ３　は、インバータＶ２１〜Ｖ２８、遅延回路（第１、第５の遅延回路）ＤＬ４、遅延回路（第２、第６の遅延回路）ＤＬ５、ならびにスイッチ（第４のスイッチ）ＳＷ５，ＳＷ６、スイッチ（第７のスイッチ）ＳＷ７，ＳＷ８からなる。この第２の信号タイミング制御部４ａ３　は、テストモード信号ＴＳＡＤＥ，ＴＳＡＤＥＢｐ，ＴＳＡＤＯ，ＴＳＡＤＯＢｐに基づいて、Ｎ側センスアンプ起動信号ＳＡＥＮ１Ｂを遅延制御し、偶数列のセンスアンプ５に出力するセンスアンプ起動タイミング信号（第１の起動タイミング信号）ＳＡＥＮＢＥＶ、ならびに奇数列のセンスアンプ５に出力するセンスアンプ起動タイミング信号ＳＡＥＮＢＯＤとして出力する。
【００３４】
また、第３の信号タイミング制御部４ａ４　は、インバータＶ２９〜Ｖ３６、遅延回路（第１、第７の遅延回路）ＤＬ６、遅延回路（第２、第８の遅延回路）ＤＬ７、ならびにスイッチ（第５のスイッチ）ＳＷ９，ＳＷ１０、スイッチ（第８のスイッチ）ＳＷ１１，ＳＷ１２からなり、該第３の信号タイミング制御部４ａ４　は、テストモード信号ＴＳＡＤＥ，ＴＳＡＤＥＢｐ，ＴＳＡＤＯ，ＴＳＡＤＯＢｐに基づいて、ノーマルＰ側センスアンプ起動信号ＳＡＥＰ２Ｂを遅延制御し、偶数列のセンスアンプ５に出力するセンスアンプ起動タイミング信号（第１の起動タイミング信号）ＳＡＥ２ＢＥＶ、および奇数列のセンスアンプ５に出力するセンスアンプ起動タイミング信号（第２の起動タイミング信号）ＳＡＥ２ＢＯＤとして出力する。
【００３５】
ここで、トランジスタＴ２，Ｔ４，Ｔ６，Ｔ８は、ＰチャネルＭＯＳトランジスタであり、トランジスタＴ１，Ｔ３，Ｔ５，Ｔ７，Ｔ９はＮチャネルＭＯＳトランジスタからなる。否定論理和回路ＮＲ１，ＮＲ２，ＮＲ４、および否定論理積回路ＮＤは２入力の論理回路であり、否定論理和回路ＮＲ３は３入力の論理回路である。
【００３６】
インバータＶ１，Ｖ４、および否定論理和回路ＮＲ３のある入力部には、ロウデコーダ３のセンスアンプ起動制御信号ＳＡＥＢｉが入力されるように接続されている。
【００３７】
インバータＶ４の出力部には、トランジスタＴ５のゲート、ならびにトランジスタＴ３の他方の接続部がそれぞれ接続されている。インバータＶ１の出力部には、遅延回路ＤＬ１の入力部が接続されており、該遅延回路ＤＬ１の出力部には、否定論理和回路ＮＲ１の一方の接続部、およびインバータＶ２の入力部がそれぞれ接続されている。
【００３８】
インバータＶ２の出力部には、インバータＶ３の入力部が接続されており、該インバータＶ３の出力部には、否定論理和回路ＮＲ２の他方の接続部が接続されている。
【００３９】
また、否定論理和回路ＮＲ１の他方の接続部には、インバータＶ５の入力部、およびトランジスタＴ１の一方の接続部がそれぞれ接続されいる。このトランジスタＴ１の他方の接続部には、基準電位ＶＳＳが接続されており、該トランジスタＴ１のゲートには、降圧電圧ＶＤＬが供給されている。
【００４０】
インバータＶ５の出力部には、否定論理和回路ＮＲ２の一方の接続部が接続されており、該否定論理和回路ＮＲ２の出力部には、否定論理和回路ＮＲ３の他方の入力部が接続されている。
【００４１】
否定論理和回路ＮＲ３の一方の入力部には、トランジスタＴ９のゲート、およびトランジスタＴ７の他方の接続部がそれぞれ接続されている。トランジスタＴ９の他方の接続部には、基準電位ＶＳＳが接続されている。
【００４２】
トランジスタＴ７のゲートには、降圧電圧ＶＤＬが供給されており、該トランジスタＴ７の一方の接続部には、トランジスタＴ６の他方の接続部、およびトランジスタＴ７のゲートが接続されている。
【００４３】
トランジスタＴ６，Ｔ８の一方の接続部には、電源電圧Ｖｐｅｒｉが供給されており、トランジスタＴ５のゲート、トランジスタＴ８の他方の接続部には、トランジスタＴ９の一方の接続部、およびインバータＶ６の入力部が接続されている。トランジスタＴ５の他方の接続部には、基準電位ＶＳＳが接続されている。
【００４４】
トランジスタＴ２，Ｔ４の一方の接続部には、電源電圧Ｖｐｅｒｉが供給されており、該トランジスタＴ２の他方の接続部には、トランジスタＴ３の他方の接続部が接続されている。このトランジスタＴ３のゲートには降圧電源ＶＤＬが供給されている。
【００４５】
トランジスタＴ２のゲートには、トランジスタＴ４の他方の接続部、トランジスタＴ５の一方の接続部、および否定論理積回路ＮＤ、否定論理和回路ＮＲ４の一方の入力部がそれぞれ接続されている。
【００４６】
インバータＶ６の出力部には、インバータＶ７，Ｖ１０の入力部、否定論理和回路ＮＲ４の他方の入力部がそれぞれ接続されている。この否定論理和回路ＮＲ４の出力部にはインバータＶ８の入力部が接続されており、該インバータＶ８の出力部から、オーバドライブ用Ｐ側センスアンプ起動信号ＳＡＥＰ１Ｂが出力される。
【００４７】
インバータＶ２７の出力部には、否定論理積回路ＮＤの他方の入力部が接続されており、該否定論理積回路ＮＤの出力部には、インバータＶ９の入力部が接続されている。このインバータＶ９の出力部からは、Ｎ側センスアンプ起動信号ＳＡＥＮ１Ｂが出力される。
【００４８】
また、インバータＶ１０〜Ｖ１２は直列接続されており、インバータＶ１２の出力部からは、ノーマルＰ側センスアンプ起動信号ＳＡＥＰ２Ｂが出力される。
【００４９】
スイッチ（第３のスイッチ）ＳＷ１の一方の制御端子、およびスイッチ（第３のスイッチ）ＳＷ２の他方の制御端子には、テストモード信号ＴＳＡＤＥが入力されるように接続されている。スイッチＳＷ１，ＳＷ３の一方の接続部、およびインバータＶ１３，１７の入力部には、インバータＶ８の出力部がそれぞれ接続されており、オーバドライブ用Ｐ側センスアンプ起動信号ＳＡＥＰ１Ｂが入力される。
【００５０】
スイッチＳＷ１の他方の制御端子、およびスイッチＳＷ２の一方の制御端子には、テストモード信号ＴＳＡＥＢｐが入力されるように接続されている。このテストモード信号ＴＳＡＥＢｐは、テストモード信号ＴＳＡＤＥの反転信号である。
【００５１】
インバータＶ１３の出力部には、遅延回路ＤＬ２の入力部が接続されており、該遅延回路ＤＬ２の出力部には、インバータＶ１４の入力部が接続されている。インバータＶ１４の出力部には、スイッチＳＷ２の一方の接続部が接続されている。
【００５２】
スイッチＳＷ１，ＳＷ２の他方の接続部には、インバータＶ１５の入力部が接続されており、該インバータＶ１５の出力部には、インバータＶ１６の入力部が接続されている。インバータＶ１６の出力部からは、センスアンプ起動タイミング信号ＳＡＥ１ＢＥＶが出力される。
【００５３】
さらに、スイッチ（第６のスイッチ）ＳＷ３の一方の制御端子、およびスイッチ（第４のスイッチ）ＳＷ４の他方の制御端子には、テストモード信号ＴＳＡＤＯが入力されるように接続されている。スイッチＳＷ３の他方の制御端子、およびスイッチＳＷ４の一方の制御端子には、テストモード信号ＴＳＡＤＯＢｐが入力されるように接続されている。このテストモード信号ＴＳＡＤＯＢｐは、テストモード信号ＴＳＡＤＯの反転信号である。
【００５４】
インバータＶ１７の出力部には、遅延回路ＤＬ３の入力部が接続されており、該遅延回路ＤＬ３の出力部には、インバータＶ１８の入力部が接続されている。インバータＶ１８の出力部には、スイッチＳＷ４の一方の接続部が接続されている。
【００５５】
スイッチＳＷ３，ＳＷ４の他方の接続部には、インバータＶ１９の入力部が接続されており、該インバータＶ１９の出力部には、インバータＶ２０の入力部が接続されており、このインバータＶ２０の出力部からは、センスアンプ起動タイミング信号ＳＡＥ１ＢＯＤが出力される。
【００５６】
また、第２の信号タイミング制御部４ａ３　においては、スイッチＳＷ５、スイッチＳＷ７の一方の接続部、およびインバータＶ２１，Ｖ２５の入力部にＮ側センスアンプ起動信号ＳＡＥＮ１Ｂがそれぞれ入力される点が異なるだけであり、その他の接続構成は第１の信号タイミング制御部４ａ２　と同じであるので説明を省略する。
【００５７】
さらに、第３の信号タイミング制御部４ａ４　においても、スイッチＳＷ９，ＳＷ１１の一方の接続部、およびインバータＶ２９，Ｖ３３の入力部にノーマルＰ側センスアンプ起動信号ＳＡＥＰ２Ｂがそれぞれ入力される点が異なるだけであり、その他の接続構成は第１の信号タイミング制御部４ａ２　と同じであるので説明を省略する。
【００５８】
次に、本実施の形態によるアレイコントロール４の動作について、図２〜図５を用いて説明する。
【００５９】
図４において、左側には偶数列（ＥＶＥＮ）のセンスアンプ５、右側には奇数列（ＯＤＤ）センスアンプ５をそれぞれ示している。図４の中央部には、メモリセル、それを選択するためのビット線対、ワード線が示されている。ビット線対Ａ，Ｃは、奇数列のセンスアンプ５に接続されたあるビット線であり、ビット線対Ｂは、偶数列のセンスアンプ５に接続されたあるビット線である。このように、センスアンプ５は千鳥配置されている。
【００６０】
また、ここでは、プローブテスト時において、偶数列のセンスアンプ５の起動を遅延させるものとする。
【００６１】
まず、Ｎ側センスアンプ起動信号ＳＡＥＢｉがセンスアンプ間接制御部４ａに入力されると、インバータＶ８，Ｖ９から、オーバドライブ用Ｐ側センスアンプ起動信号ＳＡＥＰ１Ｂ、Ｎ側センスアンプ起動信号ＳＡＥＮ１Ｂがそれぞれ出力される。
【００６２】
このとき、テストモード信号ＴＳＡＤＥ，ＴＳＡＤＯＢｐはそれぞれアサート（Ｈｉレベル）、テストモード信号ＴＳＡＤＯ，ＴＳＡＤＥＢｐはそれぞれネゲート（Ｌｏレベル）となっているので、スイッチＳＷ１，ＳＷ４，ＳＷ５，ＳＷ８がＯＦＦ、スイッチＳＷ２，ＳＷ３，ＳＷ６，ＳＷ７がＯＮとなる。
【００６３】
よって、オーバドライブ用Ｐ側センスアンプ起動信号ＳＡＥＰ１Ｂ、およびＮ側センスアンプ起動信号ＳＡＥＮ１Ｂは、センスアンプ起動タイミング信号ＳＡＥ１ＢＯＤ，ＳＡＥＮＢＯＤとしてスイッチＳＷ３，ＳＷ７，ＳＷ１１を介して奇数列のセンスアンプ５に出力される。
【００６４】
一方、偶数列のセンスアンプ５に出力されるセンスアンプ起動タイミング信号ＳＡＥ１ＢＥＶ，ＳＡＥＮＢＥＶは、スイッチＳＷ３，ＳＷ７がＯＦＦとなっているので遅延回路ＤＬ２，Ｄ４をそれぞれ介して出力され、センスアンプ起動タイミング信号ＳＡＥ１ＢＯＤ，ＳＡＥＮＢＯＤよりもある時間だけ遅延して出力されることになる。
【００６５】
よって、偶数列のセンスアンプ５は、奇数列のセンスアンプ５よりもある時間だけ遅延して活性化され、オーバドライブ動作が開始される。
【００６６】
その後、ノーマルＰ側センスアンプ起動信号ＳＡＥＰ２Ｂｉがアサートになり、オーバドライブ用Ｐ側センスアンプ起動信号ＳＡＥＰ１Ｂがネゲートになると、奇数列のセンスアンプ５のオーバドライブ動作が解除された後、偶数列のセンスアンプ５のオーバドライブ動作が解除される。
【００６７】
また、Ｎ側センスアンプ起動信号ＳＡＥＢｉ、ならびにノーマルＰ側センスアンプ起動信号ＳＡＥＰ２Ｂがそれぞれネゲートになると、センスアンプ起動タイミング信号ＳＡＥ２ＢＯＤがネゲートになり、奇数列のセンスアンプ５が非活性となる。
【００６８】
その後、遅延回路ＤＬ６によってセンスアンプ起動タイミング信号ＳＡＥ２ＢＥＶがある時間遅延してネゲートになり、偶数列のセンスアンプ５が非活性となる。
【００６９】
このように、偶数列のセンスアンプ５は、奇数列のセンスアンプ５の起動からある時間だけ遅延して起動するように制御される。よって、図４、図５に示すように、先に起動して活性化している奇数列のセンスアンプ５に接続されているビット線対Ａ，Ｃにおける増幅時のカップリングノイズがある時間だけ遅延して増幅されるビット線対Ｂにのり、信号少量ビットを不良化させることができる。
【００７０】
また、テストモード信号ＴＳＡＤＥ，ＴＳＡＤＯＢｐをそれぞれネゲート、テストモード信号ＴＳＡＤＯ，ＴＳＡＤＥＢｐはそれぞれアサートとすることにより、奇数列のセンスアンプ５が偶数列のセンスアンプ５の起動からある時間だけ遅延して起動するように制御することができるので、これらを組み合わせてメモリテストを行うことにより、効率よく信号少量ビットを不良化させることができ、メモリ１の歩留まりを向上させることができる。
【００７１】
それにより、本実施の形態によれば、プローブテストなどのメモリテストにおいて十分にメモリセルを不良化することができるので、メモリ１のスクリーニング効率を向上させることができる。
【００７２】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００７３】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【００７４】
（１）メモリテストにおいてメモリセルを容易に不良化することができ、半導体集積回路装置のスクリーニング効率を向上させることができる。
【００７５】
（２）上記（１）により、半導体集積回路装置の製造スループットを向上させることができるとともに、該半導体集積回路装置の信頼性を向上させることができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態によるメモリのブロック図である。
【図２】図１のメモリに設けられたアレイコントロールのブロック図である。
【図３】図２のアレイコントロールに設けられたセンスアンプ間接制御部の回路図である。
【図４】図３のセンスアンプ間接制御部の制御による偶数列、奇数列のセンスアンプにおける動作説明図である。
【図５】図４のセンスアンプによるビット線の増幅波形の説明図である。
【符号の説明】
１　メモリ（半導体集積回路装置）
２　メモリアレイ
３　ロウデコーダ
４　アレイコントロール
５　センスアンプ
６　カラムデコーダ
７　カラムアドレスカウンタ
８　カラムアドレスバッファ
９　ロウアドレスバッファ
１０　リフレッシュカウンタ
１１　コントロール回路
１２　入力バッファ
１３　出力バッファ
４ａ　センスアンプ間接制御部
４ａ１　　　間接制御部
４ａ２　〜４ａ４　　　第１〜第３の信号タイミング制御部
４ｂ　センスアンプ制御部
４ｂ１　　　偶数列センスアンプ制御部（第１のセンスアンプ制御部）
４ｂ２　　　奇数列センスアンプ制御部（第２のセンスアンプ制御部）
Ｖ１〜Ｖ１２　　インバータ
ＮＲ１〜ＮＲ４　　否定論理和回路
ＮＤ　　否定論理積回路
ＤＬ１　遅延回路
ＤＬ２　　遅延回路（第１、第３の遅延回路）
ＤＬ３　遅延回路（第２、第４の遅延回路）
ＤＬ４　　遅延回路（第１の遅延回路、第５）
ＤＬ５　　遅延回路（第２、第６の遅延回路）
ＤＬ６　　遅延回路（第１、第７の遅延回路）
ＤＬ７　遅延回路（第２、第８の遅延回路）
ＳＷ１　スイッチ（第３のスイッチ）
ＳＷ２　スイッチ（第３のスイッチ）
ＳＷ３　スイッチ（第６のスイッチ）
ＳＷ３　スイッチ（第４のスイッチ）
ＳＷ５，ＳＷ６　スイッチ（第４のスイッチ）
ＳＷ７，ＳＷ８　スイッチ（第７のスイッチ）
ＳＷ９，ＳＷ１０　スイッチ（第５のスイッチ）
ＳＷ１１，ＳＷ１２　スイッチ（第８のスイッチ）
ＳＡＥＢｉ　　センスアンプ起動制御信号
ＳＡＥＰ１Ｂ　　オーバドライブ用Ｐ側センスアンプ起動信号
ＳＡＥＮ１Ｂ　　Ｎ側センスアンプ起動信号
ＳＡＥＰ２Ｂ　　ノーマルＰ側センスアンプ起動信号
ＳＡＥ１ＢＥＶ　　センスアンプ起動タイミング信号（第１の起動タイミング信号）
ＳＡＥ１ＢＯＤ　　センスアンプ起動タイミング信号（第２の起動タイミング信号）
ＳＡＥＮＢＥＶ　　センスアンプ起動タイミング信号（第１の起動タイミング信号）
ＳＡＥＮＢＯＤ　センスアンプ起動タイミング信号（第２の起動タイミング信号）
ＳＡＥ２ＢＥＶ　センスアンプ起動タイミング信号（第１の起動タイミング信号）
ＳＡＥ２ＢＯＤ　センスアンプ起動タイミング信号（第２の起動タイミング信号）
ＴＳＡＤＥ　テストモード信号
ＴＳＡＤＥＢｐ　テストモード信号
ＴＳＡＤＯ　テストモード信号
ＴＳＡＤＯＢｐ　　テストモード信号
ＳＡＥＮ１Ｂ　　Ｎ側センスアンプ起動信号
【図１】
2004039124.tif 000003
【図２】
2004039124.tif 000004
【図３】
2004039124.tif 000005
【図４】
2004039124.tif 000006
【図５】
2004039124.tif 000007