(57)【要約】【課題】単結晶高誘電体絶縁膜をゲート絶縁膜に用い、ゲートリーク電流を抑制できる半導体装置とその製造方法を提供する。【解決手段】半導体基板と、この半導体基板の表面に形成されたチャネル領域と、このチャネル領域の両側の前記半導体基板に形成されたソース・ドレイン領域と、前記チャネル領域を覆うように形成されたゲート絶縁膜と、この絶縁膜上に形成されたゲート電極とを有する半導体装置において、前記ゲート絶縁膜がシリケート層を相分離することによって形成された単結晶金属酸化ゲート絶縁膜または超格子単結晶絶縁体膜で形成されている。【選択図】　　図２
2004119649.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、この半導体基板の表面に形成されたチャネル領域と、このチャネル領域の両側の前記半導体基板に形成されたソース・ドレイン領域と、前記チャネル領域を覆うように形成されたゲート絶縁膜と、この絶縁膜上に形成されたゲート電極とを有する半導体装置において、前記ゲート絶縁膜がシリケート層を相分離することによって形成された単結晶金属酸化ゲート絶縁膜であることを特徴とする半導体装置。
【請求項２】
半導体基板と、この半導体基板の表面に形成されたチャネル領域と、このチャネル領域の両側の前記半導体基板に形成されたソース・ドレイン領域と、前記チャネル領域を覆うように形成されたゲート絶縁膜と、この絶縁膜上に形成されたゲート電極とを有する半導体装置において、前記ゲート絶縁膜は前記半導体基板と格子定数の異なる超格子単結晶ゲート絶縁膜であることを特徴とする半導体装置。
【請求項３】
半導体基板表面のソース・ドレイン形成予定領域上に金属層とアモルファス絶縁層を積層形成する工程と、このアモルファス絶縁層と前記半導体基板表面のチャネル領域上にシリケート層を形成する工程と、前記チャネル領域上の前記シリケート層を単結晶金属酸化ゲート絶縁膜に結晶化するとともに前記アモルファス絶縁層上のシリケート層をシリコン酸化層とし前記単結晶金属酸化ゲート絶縁膜層と相分離する工程と、前記半導体基板表面にソース・ドレイン領域を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項４】
前記単結晶金属酸化ゲート絶縁膜をチャネル長が１０ｎｍ以下の前記チャネル領域に形成することを特徴とする請求項３記載の半導体装置の製造方法。
【請求項５】
前記単結晶金属酸化ゲート絶縁膜を相分離した工程の後工程を５００℃以下の熱処理にて行うことを特徴とする請求項３記載の半導体装置の製造方法。
【請求項６】
半導体基板表面にソース・ドレイン領域を形成する工程と、このソース・ドレイン領域上にアモルファス絶縁層を形成する工程と、前記半導体基板表面のチャネル領域上にこの半導体基板と格子定数の異なる超格子単結晶ゲート絶縁膜をエピタキシャル成長させる工程と、この超格子単結晶ゲート絶縁膜上にゲート電極を形成する工程を有することを特徴とする半導体装置の製造方法。
【請求項７】
前記超格子単結晶ゲート絶縁膜をモノレヤーエピタキシャル成長させることを特徴とする請求項６記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及び半導体装置の製造方法、特に単結晶高誘電体絶縁膜をゲート絶縁膜に用いた極微細半導体装置及び半導体装置の製造方法に関する。
【０００２】
【従来の技術】
ＬＳＩ（Ｌａｒｇｅ　　Ｓｃａｌｅｄ　　Ｉｎｔｅｇｒａｔｅｄ　　Ｃｉｒｃｕｉｔ）の高速化・高集積化はスケーリング則によるＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｅｄ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型ＦＥＴの微細化によって進められてきた。これはＳｉＯ２からなるゲート絶縁膜の膜厚、ゲート長等のＭＩＳＦＥＴの各部分を長さ方向と横方向の寸法を同時に縮小することで微細化し、素子の特性を正常に保ち、性能を上げることを可能にしてきた。
【０００３】
しかしながら、従来から用いられているＳｉＯ２からなるゲート絶縁膜では、２ｎｍ以下の膜厚領域になると直接トンネル電流が流れ始めるため、ゲートリーク電流の抑制ができず消費電力の増加等の問題を回避できなかった。このため、ＳｉＯ２よりも誘電率が高い材料をゲート絶縁膜に用いて、ＳｉＯ２換算膜厚を抑えつつ、物理膜厚を稼いでリーク電流を抑えることが必要となり、高誘電体膜に関する研究が盛んに行われている。
【０００４】
しかし、高誘電体膜はＳｉＯ２膜より高誘電率を持つ優位性を示す一方、ＳｉＯ２膜では現れなかったディメリットも多く観測されている。例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法やエピタキシャル法により単結晶高誘電体膜を形成しようとする場合、以下の問題点が挙げられる。
【０００５】
高誘電体膜にシリケート膜を使用した場合には、高温アニールによるナノメートルオーダーで金属酸化物結晶相とＳｉＯ２アモルファス相へ相分離する相分離現象が避けられなかったことである（例えば、非特許文献１参照。）。
【０００６】
この高温相分離現象を図４を参照しながら説明する。図４（ａ）に示すように、Ｓｉ基板４１上に例えばＨｆシリケート膜４２を堆積させ、高温アニールすると、図４（ｂ）のように、Ｈｆシリケート層４２はＨｆＯ２結晶相４３とＳｉＯ２アモルファス相４４に分離する。
【０００７】
この相分離現象を避けるために、シリケート膜中のＨｆ元素の含有量を減らす方法が考えられているが、この方法では、誘電率の低下が避けられないため、高誘電率化のメリットも失われる。ＭＩＳＦＥＴ作成のプロセス中では、ソース・ドレインの活性化のために、少なくとも一度の高温加熱を経る工程があることから、相分離現象は避けられず、このために、アモルファス膜が選択的に形成され、アモルファス膜中の欠陥によるゲートリーク電流の増大や素子間のバラツキを避けることができなかった。
【０００８】
そこで、相分離された結晶誘電膜のみをゲート絶縁膜に用いることが考えられ、相分離される位置をチャネル領域に合わせて制御する必要があるが、この解決策は現在まで明らかになっていない。
【０００９】
また、ＣＶＤ法やエピタキシャル法により単結晶高誘電体膜を形成した場合、シリコン表面に積層された高誘電体膜の特性はシリコン基板界面の平坦性に敏感であり、絶縁膜とシリコン基板間の格子定数の違いから生ずる格子不整合が原因で基板ラフネスが十分に押さえられず、結晶構造の歪や欠陥が生じ、絶縁膜にＳｉＯ２を用いた場合に比べ、キャリアの高移動度が実現されなかった。
【００１０】
また、ソース・ドレイン領域よりも先にゲート絶縁膜が形成された場合、この絶縁膜をパターニングしてチャネル領域を形成し、ソース・ドレイン領域の高温アニール工程を経てＭＩＳＦＥＴ素子を形成する過程において、高温プロセスにより多結晶化したり、半導体基板との界面にシリケート層が形成されてしまうことなどが避けられなかった。逆に、ソース・ドレインが先に形成され、ゲート絶縁膜を後で形成する場合は、微細なチャネル領域に均一なエピタキシャル膜が形成できなかった。
【００１１】
さらに、１０　ｎｍ以下のチャネル長をもつ極微細ＭＩＳＦＥＴ装置では、ソース・ドレイン領域のチャネル方向への拡散が無視できなくなり、チャネル方向への拡散を避けるために、金属ソース・ドレイン領域を形成し、ソース・ドレイン領域のチャネル方向への拡散を抑えることが要求される。
【００１２】
これらの従来技術における問題の解決は高誘電体のゲート絶縁膜としての信頼性と実用性を左右するカギとなっている。
【００１３】
【非特許文献１】
杉田義博、「ハフニウム酸化物及びハフニウムシリケートの評価」第６２回応用物理学会学術講演会　講演予稿集、（２００１．９．愛知工業大学）、１２ｐ−Ｃ−１２、ｐ．６３５
【００１４】
【発明が解決しようとする課題】
ＣＶＤ法やエピタキシャル法により単結晶高誘電体膜を形成する場合に、高温アニールによりナノメートルオーダーで金属酸化物結晶相とＳｉＯ２アモルファス相へ分離する相分離現象によるゲートリーク電流の増大や素子間のバラツキを避けることができないという問題があった。
【００１５】
また、シリコン表面に積層された高誘電体膜の特性はシリコン基板界面の平坦性に敏感であり、絶縁膜とシリコン基板間の格子定数の違いから生ずる格子不整合が原因で基板ラフネスが十分に押さえられず、結晶構造の歪や欠陥が生じ、絶縁膜にＳｉＯ２を用いた場合に比べ、キャリアの高移動度が実現されないという問題があった。
【００１６】
本発明は上記事情を考慮してなされたものであって、シリケート膜の高温相分離現象を利用して、アモルファス絶縁層、例えば、ＳｉＯ２をマスクとして使い、相分離される位置を制御し、下地が結晶質のチャネル領域に選択的に高品質な単結晶高誘電体金属酸化ゲート絶縁膜を形成しゲートリーク電流の増大を抑制することのできる半導体装置とその製造方法を提供することを目的とする。
【００１７】
また、エピタキシャル法による形成されやすい高誘電体多結晶質膜の単一な単結晶ドメインを歪緩和可能な極薄歪超格子を積層することにより比誘電率が大幅に増大した高誘電体ゲート絶縁膜を備える半導体装置とその製造方法を提供することを目的とする。
【００１８】
【課題を解決するための手段】
本発明の第１の態様による半導体装置は、半導体基板と、この半導体基板の表面に形成されたチャネル領域と、このチャネル領域の両側の半導体基板に形成されたソース・ドレイン領域と、チャネル領域を覆うように形成されたゲート絶縁膜と、この絶縁膜上に形成されたゲート電極とを有する半導体装置において、ゲート絶縁膜がシリケート層を相分離することによって形成された単結晶金属酸化ゲート絶縁膜であることを特徴とする。
【００１９】
また、本発明の第２の態様による半導体装置は、半導体基板と、この半導体基板の表面に形成されたチャネル領域と、このチャネル領域の両側の前記半導体基板に形成されたソース・ドレイン領域と、チャネル領域を覆うように形成されたゲート絶縁膜と、この絶縁膜上に形成されたゲート電極とを有する半導体装置において、前記ゲート絶縁膜は前記半導体基板と格子定数の異なる超格子単結晶ゲート絶縁膜であることを特徴とする。
【００２０】
また、本発明の第３の態様による半導体装置の製造方法は、半導体基板表面のソース・ドレイン形成予定領域上に金属層とアモルファス絶縁層を積層形成する工程と、このアモルファス絶縁層と前記半導体基板表面のチャネル領域上にシリケート層を形成する工程と、チャネル領域上の前記シリケート層を単結晶金属酸化ゲート絶縁膜に結晶化するとともに前記アモルファス絶縁層上のシリケート層をシリコン酸化層とし前記単結晶金属酸化ゲート絶縁膜層と相分離する工程と、半導体基板表面にソース・ドレイン領域を形成する工程と、ゲート絶縁膜上にゲート電極を形成する工程とを有することを特徴とする。
【００２１】
なお、単結晶金属酸化ゲート絶縁膜はチャネル長が１０ｎｍ以下のチャネル領域に形成しても良い。
【００２２】
なお、単結晶金属酸化ゲート絶縁膜を相分離した工程の後工程は５００℃以下の熱処理にて行う。
【００２３】
また、本発明の第４の態様による半導体装置の製造方法は、半導体基板表面にソース・ドレイン領域を形成する工程と、このソース・ドレイン領域上にアモルファス絶縁層を形成する工程と、半導体基板表面のチャネル領域上にこの半導体基板と格子定数の異なる超格子単結晶ゲート絶縁膜をエピタキシャル成長させる工程と、この超格子単結晶ゲート絶縁膜上にゲート電極を形成する工程を有することを特徴とする。
【００２４】
なお、超格子単結晶ゲート絶縁膜をモノレヤーエピタキシャル成長させても良い。
【００２５】
【発明の実施の形態】
以下、図面を参照しながら本発明の実施形態を説明する。
（第１実施形態）
本発明の第１の実施形態によるＭＩＳＦＥＴの断面図を図１に示す。図１（ａ）に示すように、原子オーダーで平坦なＳｉ基板１１上に、アモルファス絶縁層、例えば、ＳｉＯ２マスク１２を選択的に形成する。
【００２６】
次に、図１（ｂ）に示すように、シリケート層、例えば、Ｈｆシリケート膜１３をスパッタ法などにより堆積する。
【００２７】
次に、図１（ｃ）に示すように、Ｈｆシリケート層が高温アニールにより相分離し、ＳｉＯ２マスクのない結晶質Ｓｉ基板上領域に選択的に結晶化され、ＨｆＯ２単結晶相膜１４が形成され、ＳｉＯ２マスクのある領域の上ではＳｉＯ２アモルファス相１５が形成される。
【００２８】
このようにして、ＳｉＯ２マスクを用いて、相分離する際の結晶相の形成する位置を制御することができ、ＳｉＯ２マスクのない部分をチャネル領域にさせることで、単結晶ＨｆＯ２膜をチャネル領域のみに形成することができる。
【００２９】
以下、図２を参照しながら本発明の第１の実施形態を詳細に説明する。この例はＨｆシリケート膜を高温アニールさせ、１０ｎｍサイズのチャネル領域に選択的に形成された単結晶ＨｆＯ２膜をゲート絶縁膜に用いることにより製造されたＭＩＳＦＥＴ装置である。
【００３０】
断面構造は、原子のオーダーで平坦性を持つ半導体基板の上に、埋め込み金属ソース・ドレイン領域と１０ｎｍ以下のチャネル領域に金属シリケート膜から相分離することによって形成された単結晶高誘電体ゲート絶縁膜と金属ゲート電極が設けられ、側壁にＳｉＯ２膜を有する構造になっている。
【００３１】
図２（ａ）に示すように、例えば、Ｓｉ（１１１）面基板上に選択絶縁膜が形成された基板２１は、以下のように準備される。基板２１が弗化水素（ＨＦ）や弗化アンモニウム（ＮＨ４Ｆ）を含む液に浸漬されて、超純粋洗浄や乾燥させた後、スパッタ装置に装着される。
【００３２】
この表面処理により、基板２１表面のＳｉＯ２膜とＳｉ基板２１の異方性エッチングを施し、原子オーダーで平坦な（１１１）面が得られている。次に、基板２１上にＳｉ３Ｎ４マスク２２膜をＥＢ（Ｅｌｅｃｔｒｏｎ　Ｂｅａｍ）リソグラフィーにより形成する。マスクに被覆された部分の幅は１０ｎｍであり、開口部は２０ｎｍである。
【００３３】
本実施形態では、基板は（１１１）単結晶シリコン（Ｓｉ）、またＳｉ基板上にさらにＳｉをエピタキシャル成長させた（１１１）単結晶Ｓｉを用いても良い。または（１００）面など他の面方位やその他半導体からなる基板の前処理は弗化水素（ＨＦ）と弗化アンモニウム（ＮＨ４Ｆ）液を用いてウェット処理して原子オーダーで平坦な表面を得るが、ドライ処理による平坦化も可能である。
【００３４】
また、ＥＢリソグラフィーにより１０ｎｍ以下のＳｉ３Ｎ４マスク領域を形成したが、ＥＢリソグラフィー以外、Ｘ線リソグラフィーやその他ナノリソグラフィー技術を用いてもよい。マスク材料はＳｉ３Ｎ４以外に、ＳｉＯ２とエッチングレートが異なるものであればよい。
【００３５】
次に、図２（ｂ）に示すように２０ｎｍ厚みの金属膜、例えば、Ｔｉ膜２３を例えばシリコン基板上にスパッタ法により開口部にアモルファス相高誘電体膜が積層される。このスパッタ法により形成される金属膜は、Ｈｆシリケート膜でも良い。
【００３６】
また、スパッタ法以外にＣＶＤ法やレーザアブレション法などにより形成してもよい。また、Ｔｉ膜に変えて、Ｔｉシリサイド膜をシリコン基板上にスパッタ法により形成しても良い。
【００３７】
次に、図２（ｃ）に示すように、１０ｎｍ厚みのＳｉＯ２膜２４が例えば抵抗蒸着法により形成される。
【００３８】
次に、図２（ｄ）に示すように、ドライエッチングによりマスクＳｉ３Ｎ４膜２２が選択的に除去される。これにより、チャネル開口部が１０ｎｍの金属ソース・ドレイン埋め込み構造が形成されている。
【００３９】
次に、図２（ｅ）に示すように、例えばスパッタ法によりＨｆＯ２が３０％含有のＨｆシリケートターゲットが用いられ、Ａｒプラズマ雰囲気中で、基板温度を５００℃として、１０ｎｍ厚みのＨｆシリケート膜２５を試料一面に積層する。
【００４０】
次に、図２（ｆ）に示すように，窒素（Ｎ２）雰囲気で例えば１０００℃、３０秒間アニールが施され、Ｈｆシリケート膜が１０ｎｍ程度サイズのＨｆＯ２結晶層とＳｉＯ２アモルファス層に相分離される。相分離する際、下地が単結晶である部分はＨｆＯ２の結晶相が選択的に形成され、アモルファス層である部分はＳｉＯ２アモルファス層が選択的に形成される。
【００４１】
従って、下地のＳｉＯ２膜は選択的結晶化のマスクとして使用される。ＳｉＯ２膜のない単結晶Ｓｉ基板２１が下地であるチャネル領域にはＨｆＯ２の結晶化が選択的に進行し、１０ｎｍサイズのチャネル領域の上にＨｆＯ２の単一な単結晶ドメイン２６が選択的に相分離され、もとのＨｆシリケート膜２５よりも誘電率の高い高品質単結晶金属酸化ゲート絶縁膜２６が形成される。
【００４２】
一方、下地がＳｉＯ２膜２４の上ではＨｆＯ２の結晶化ができず、相分離されたＳｉＯ２アモルファス層２７が形成され、また、１０００℃のアニールによりソース・ドレイン領域に堆積されていたＴｉ金属膜２３がＳｉと反応し、ＴｉシリサイドのＴｉＳｉ２２８であるソース・ドレイン領域となり、ゲート絶縁膜の高温アニールと同じ熱工程でソース・ドレインの活性化が施され、その後のＭＩＳＦＥＴ装置作製のプロセスにおいて５００℃以上の熱工程を経ることはない。
【００４３】
また、シリケート膜には、Ａｌ、Ｓｎ、Ｓｃ、Ｔｉ、Ｓｒ、Ｙ、Ｚｒ、Ｂａ、Ｌａ、Ｇｄ、Ｔａの中の少なくとも一つの金属元素が含まれていればよい。
【００４４】
ここでは、シリケート層を高温相分離する際、雰囲気は窒素雰囲気、１０００℃、３０秒で行っているが、窒素以外に、必要に応じてＨｅ雰囲気などのガス雰囲気、または数種類混合ガスの雰囲気により行うこともできる。シリケートスパッタターゲットの組成比はＨｆＯ２が３０％含有、またはチャネルサイズに応じてチャネル領域に単結晶が形成できるように、５％〜７０％まで制御可能である。尚、ＺｒＯ２などのナノクリスタル相が得られうるＺｒ化合物、例えばＺｒ（ＯＨ）２やＺｒ（ＯＨ）４のターゲットを用いてもよい。
【００４５】
また、ソース・ドレインはまずＴｉ金属を蒸着法により形成し、高温アニールによりＴｉシリサイド膜を形成したが、Ｔｉなどの金属をイオン注入しその後高温活性化により形成してもよい。金属材料はＴｉ以外にＲｕ、Ｃｏ、Ｍｇ、Ｔａなどの金属を用いてもよい。
【００４６】
次に、図２（ｇ）に示すように、ゲート電極となる１０ｎｍ厚みのＴｉＳｉ２膜２９をスパッタ法により堆積する。
【００４７】
最後に、図２（ｈ）に示すように、例えばリフトオフ法によりＳｉＯ２膜２７を側壁となるＳｉＯ２部分２０１だけを残して除去される。
【００４８】
このように本実施例によれば、従来のシリケートゲート絶縁膜を用いたＭＩＳＦＥＴに比較して極微細なチャネル領域に誘電率のより高い高品質な単結晶金属酸化ゲート絶縁膜を形成することができ、シリケート絶縁膜の高温相分離現象を利用して、従来、技術的に困難であったＨｆＯ２単結晶ゲート絶縁膜を用いた半導体装置とその製造方法が実現できる。
（第２実施形態）
次に、本発明の第２実施形態による半導体装置とその製造方法を図３に示す。
【００４９】
図３（ａ）、（ｂ）は図２（ａ）、（ｂ）と同様な工程であり、Ｓｉ基板上にＥＢリソグラフィーによりＳｉ３Ｎ４マスク３２が形成され、Ｔｉ金属３３が例えばスパッタ法により開口部に堆積される。
【００５０】
次に、図３（ｃ）に示すように、例えば７００℃、３０秒間ランプアニールが施され、ＴｉＳｉ２シリサイドソース・ドレイン領域３４が形成され、さらにＳｉＯ２マスク膜３５が抵抗蒸着法により堆積される。
【００５１】
次に、図３（ｄ）に示すように、Ｓｉ３Ｎ４マスク膜３２がＳｉＯ２膜３５に対して選択的にエッチングされる。次に、図３（ｄ）により形成された基板がＭＢＥ真空チャンバーに装着され、例えばＮ２ガス中で４００℃まで加熱され、試料表面の残留水分やガスが蒸発される。
【００５２】
次に、図３（ｅ）に示すように、Ｚｒ金属ソースと酸素ガスが導入され、厚み２ｎｍの単結晶相ＺｒＯ２膜３６が５ｎｍサイズのチャネル領域にモノレーヤーずつエピタキシャル成長される。この工程では、実施例１と同じように、ＳｉＯ２アモルファスマスク３５領域の上では、結晶成長が不可能であるため、ＳｉＯ２のない、Ｓｉ単結晶下地のチャネル開口部に選択的にＺｒＯ２の５ｎｍサイズの単結晶超格子構造３６が形成される。この際、ＺｒＯ２結晶構造の格子定数は下地Ｓｉとの格子不整合率が−５．４％であり、非常に大きいため、格子不整合を緩和するため、超格子薄膜全体が引っ張られ、比誘電率値はＺｒＯ２バルクの約２倍の２５に増大されている。
【００５３】
次に、図３（ｆ）に示すように、ＺｒＯ２膜３６の上にゲート電極ＴｉＳｉ２３７が形成される。
【００５４】
次に、図３（ｇ）に示すように側壁ＳｉＯ２領域３８を残してＳｉＯ２マスク領域３５が除去される。
【００５５】
このように本実施例によれば、チャネル領域に歪超格子ゲート絶縁膜を選択的に形成することができる。また、ＺｒＯ２膜のバンドギャップは高誘電率金属酸化膜の中ではかなり高いものであり、厚み２ｎｍの膜でも十分にゲート絶縁膜として機能する上、歪超格子効果により比誘電率が倍増されることから、高誘電率でかつリーク電流の少ない高品質単結晶エピタキシャル膜が実現される。
【００５６】
さらに単結晶Ｓｉ基板とエピタキシャル成長された単結晶高誘電体ゲート絶縁膜の界面において、界面準位が少なく、キャリア移動度も上昇されることにより、高誘電体ゲート絶縁膜を有し、チャネル寸法が１０ｎｍ以下、界面準位が少なく、高移動度の高性能のＭＩＳＦＥＴが実現される。
【００５７】
また、ここでは、ＭＢＥ法によりエピタキシャル膜が形成されているが、ＭＯＣＶＤなどモノレーヤーが形成できる手法であればよい。また、高誘電体膜はＺｒＯ２を用いているが、ＺｒのかわりにＨｆ、Ｐｂ、Ｌａ、Ｃｅ、Ｔｉ、Ｓｒ、Ｍｇ、Ｔａなどの金属絶縁膜、またはこれらの元素の組み合わせによる多元素からなるＳｉ基板と格子定数の異なる高誘電体エピタキシャル酸化膜を用いてもよい。
【００５８】
ゲート電極は結晶性を有する導電性薄膜例えばＴｉシリサイドをＭＢＥ法などにより積層する。またはＣｏシリサイドなども考えられる。
【００５９】
【発明の効果】
本発明に係る単結晶金属酸化膜をゲート絶縁膜に用いたＭＩＳＦＥＴにおいては、シリケート膜の高温相分離現象やエピタキシャル膜の歪超格子構造を利用し、チャネル長が１０ｎｍ以下のチャネル領域に選択的に高品質な高誘電体絶縁膜を形成でき、比誘電率が高く、リーク電流や界面準位が少なく、キャリア移動度の高く、超微細化、高速かつ低消費電力な半導体装置とその製造方法を提供することができる。
【図面の簡単な説明】
【図１】本発明における選択的に相分離する位置を制御する概念図。
【図２】本発明の第１実施形態における工程および構造図を示す断面図。
【図３】本発明の第２実施形態における工程および構造図を示す断面図。
【図４】従来の金属シリケート膜が高温相分離される現象の概念図。
【符号の説明】
１１…　Ｓｉ基板
１２…　ＳｉＯ２マスク
１３…　Ｈｆシリケート膜
１４…　ＨｆＯ２単結晶相膜
１５…　ＳｉＯ２アモルファス相膜
２１…　Ｓｉ基板
２２…　Ｓｉ３Ｎ４マスク膜
２３…　Ｔｉ金属薄膜
２４…　ＳｉＯ２堆積膜
２５…　Ｈｆシリケート膜
２６…　ＨｆＯ２単結晶ゲート絶縁膜
２７…　ＳｉＯ２アモルファス相膜
２８…　ソース・ドレイン領域ＴｉＳｉ２シリサイド膜
２９…　ＴｉＳｉ２ゲート電極
２０１…　側壁ＳｉＯ２膜
３２…　マスクＳｉＯ２膜
３５…　ソース・ドレイン領域ＴｉＳｉ２シリサイド膜
３６…　ＺｒＯ２エピタキシャルゲート絶縁膜
３７…　ＴｉＳｉ２ゲート電極層
３８…　側壁ＳｉＯ２膜
４１…　Ｓｉ基板
４２…　Ｈｆシリケート膜
４３…　ＨｆＯ２結晶相膜
４４…　ＳｉＯ２アモルファス相膜
【図１】
2004119649.tif 000003
【図２】
2004119649.tif 000004
【図３】
2004119649.tif 000005
【図４】
2004119649.tif 000006