(57)【要約】【課題】　直列ＣＯＧ（Chip On Glass）方式の液晶パネルのためのデータドライヴァにおいて、常にクロックとデータとの間のセットアップタイム及びホールドタイムのマージンを確保する。【解決手段】　第１、第２、第３及び第４のインバータ２１，２２，２３，２４を直列接続してインバータチェーン２０を構成し、第１のインバータ２１にクロック入力を与える。第１のインバータ２１の電源側に第１の電流源２５を、第３のインバータ２３のグランド側に第２の電流源２７をそれぞれ接続する。クロック出力のデューティ比が所望の値よりも小さい場合には、第１の電流源２５の電流量を減少させることによりクロック出力の立ち下がりを遅らせる。また、クロック出力のデューティ比が所望の値よりも大きい場合には、第２の電流源２７の電流量を減少させることによりクロック出力の立ち上がりを遅らせる。【選択図】　図３
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【特許請求の範囲】
【請求項１】
　１つのクロック入力と、１つのクロック出力と、複数のデータ入力と、複数のデータ出力とを有する、表示デバイス用のデータドライヴァであって、
　互いに直列接続された複数のインバータと、前記複数のインバータのうちのいずれかのインバータの電源側に接続された第１の電流源と、前記複数のインバータのうちのいずれかのインバータのグランド側に接続された第２の電流源とを有し、前記複数のインバータのうちの初段インバータが前記クロック入力を受け取り、かつ前記複数のインバータのうちの終段インバータが前記クロック出力を供給するように構成されたインバータチェーンと、
　前記クロック出力を平滑化して得られる平均電圧を供給する平滑化回路と、
　前記平均電圧と基準電圧とを比較し、かつ前記平均電圧が前記基準電圧よりも低い場合には前記クロック出力のデューティ比が大きくなるように前記第１の電流源の電流量を制御するための第１の制御電圧を、前記平均電圧が前記基準電圧よりも高い場合には前記クロック出力のデューティ比が小さくなるように前記第２の電流源の電流量を制御するための第２の制御電圧をそれぞれ供給する比較器と、
　前記クロック出力に同期して前記複数のデータ入力をラッチし、該ラッチの結果を前記複数のデータ出力として前記表示デバイスの表示部へ供給するためのラッチ手段とを備えたことを特徴とするデータドライヴァ。
【請求項２】
　請求項１記載のデータドライヴァにおいて、
　前記インバータチェーンは、互いに直列接続された第１、第２、第３及び第４のインバータを有し、前記第１の電流源は前記第１のインバータの電源側に、前記第２の電流源は前記第３のインバータのグランド側にそれぞれ接続されたことを特徴とするデータドライヴァ。
【請求項３】
　請求項１記載のデータドライヴァにおいて、
　前記インバータチェーンは、互いに直列接続された第１及び第２のインバータを有し、前記第１及び第２の電流源は前記第１のインバータの電源側及びグランド側にそれぞれ接続されたことを特徴とするデータドライヴァ。
【請求項４】
　請求項１記載のデータドライヴァにおいて、
　前記複数のデータ入力と前記ラッチ手段との間に介在した複数のデータ用インバータチェーンを更に備え、
　前記複数のデータ用インバータチェーンの各々は、前記クロック出力を供給する前記インバータチェーンと同様の内部構成を有し、かつ前記第１及び第２の制御電圧により電流量制御がなされることを特徴とするデータドライヴァ。
【請求項５】
　請求項１記載のデータドライヴァにおいて、
　前記インバータチェーンは、
　前記第１の電流源に並列接続された第１の副電流源と、
　前記第２の電流源に並列接続された第２の副電流源とを更に有し、
　前記第１及び第２の副電流源は、前記第１及び第２の制御電圧による電流量制御がなされないことを特徴とするデータドライヴァ。
【請求項６】
　請求項１記載のデータドライヴァにおいて、
　前記クロック入力及び前記複数のデータ入力の各々の小さい振幅を内部で所定レベルまで増大させるためのレベルシフト手段を更に備えたことを特徴とするデータドライヴァ。
【請求項７】
　請求項１記載のデータドライヴァにおいて、
　可変の基準電圧を前記比較器へ供給する基準電圧発生回路を更に備えたことを特徴とするデータドライヴァ。
【発明の詳細な説明】
【技術分野】
【０００１】
　本発明は、液晶パネル、プラズマディスプレイパネル等の表示デバイスに実装されるデータドライヴァに関するものであり、特にクロックとデータとの間のセットアップタイム及びホールドタイムのマージンを確保する技術に関するものである。
【背景技術】
【０００２】
　ある従来技術によれば、液晶パネルの水平辺に沿って複数のデータドライヴァのチップが配置され、各チップ間に１本のクロック線と複数本のデータ線とが設けられる。これらのデータドライヴァの各々は、１つのクロック入力と複数のデータ入力とを受け取り、液晶表示部へ所要のデータ電圧を供給するとともに、隣接するデータドライヴァへ１つのクロック出力と複数のデータ出力とを与える（特許文献１参照）。
【０００３】
　以下、低コスト化のための周知のＣＯＧ（Chip On Glass）技術を採用した液晶パネルにおける当該方式を直列ＣＯＧ方式という。
【特許文献１】特開平１１−１９４７４８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
　さて、液晶パネルの狭額縁化に伴い、データドライヴァのチップサイズに関する制約が強くなってきている。また、液晶パネルの高精細化に伴い、高速データドライヴァの実現が求められている。ところが、従来の直列ＣＯＧ方式の液晶パネルでは、クロックとデータとがデータドライヴァ間を伝送されていくうちに、クロックとデータとの間のタイミングのずれが累積されて増大するという課題があった。高精細化のためにクロック入力の周波数が高くなると、この課題は一層深刻になる。各データドライヴァにＰＬＬ（Phase-Locked Loop）回路を内蔵させることにより当該課題を解決する試みもあるが、データドライヴァの回路規模が大きくなってしまう。
【０００５】
　本発明の目的は、特に直列ＣＯＧ方式の液晶パネルのためのデータドライヴァにおいて、常にクロックとデータとの間のセットアップタイム及びホールドタイムのマージンを確保する技術を提供することにある。
【課題を解決するための手段】
【０００６】
　上記目的を達成するために、本発明は、簡単な回路構成でインバータに流す電流を調整することにより、クロックのデューティ比を所望の値に調整することとしたものである。
【０００７】
　具体的に説明すると、本発明に係るデータドライヴァは、１つのクロック入力と、１つのクロック出力と、複数のデータ入力と、複数のデータ出力とを有する表示デバイス用データドライヴァであって、次のようなインバータチェーンと、平滑化回路と、比較器と、ラッチ手段とを備えた構成を採用したものである。すなわち、インバータチェーンは、互いに直列接続された複数のインバータと、これら複数のインバータのうちのいずれかのインバータの電源側に接続された第１の電流源と、複数のインバータのうちのいずれかのインバータのグランド側に接続された第２の電流源とを有し、複数のインバータのうちの初段インバータがクロック入力を受け取り、かつ複数のインバータのうちの終段インバータがクロック出力を供給するように構成される。平滑化回路は、クロック出力を平滑化して得られる平均電圧を供給する。比較器は、平均電圧と基準電圧とを比較し、かつ平均電圧が基準電圧よりも低い場合にはクロック出力のデューティ比が大きくなるように第１の電流源の電流量を制御するための第１の制御電圧を、平均電圧が基準電圧よりも高い場合にはクロック出力のデューティ比が小さくなるように第２の電流源の電流量を制御するための第２の制御電圧をそれぞれ供給する。ラッチ手段は、クロック出力に同期して複数のデータ入力をラッチし、該ラッチの結果を複数のデータ出力として表示デバイスの表示部へ供給するための手段である。
【０００８】
　クロック出力のデューティ比が所望の値よりも小さいことを平均電圧が示す場合には、第１の電流源の電流量を減少させることによりクロック出力の立ち下がりを遅らせる。また、クロック出力のデューティ比が所望の値よりも大きいことを平均電圧が示す場合には、第２の電流源の電流量を減少させることによりクロック出力の立ち上がりを遅らせる。このようにしてクロック出力の立ち上がり及び立ち下がりをずらすことにより、データのセットアップタイム及びホールドタイムのマージンを確保しやすくなる。
【０００９】
　また、複数のデータ入力とラッチ手段との間に複数のデータ用インバータチェーンを介在させ、これらデータ用インバータチェーンの各々は、クロック出力を供給する前記インバータチェーンと同様の内部構成を有し、かつ第１及び第２の制御電圧により電流量制御がなされることとすれば、これらデータ用インバータチェーンの出力を次段データドライヴァへ供給する際に、クロック出力のタイミング調整結果を複数のデータ出力に反映させることができる。
【発明の効果】
【００１０】
　本発明によれば、クロック入力の周波数が高くなっても、簡単な回路構成でデータのセットアップタイム及びホールドタイムのマージンを容易に確保できる。
【発明を実施するための最良の形態】
【００１１】
　以下、添付図面を参照しながら、本発明の実施形態を詳細に説明する。
【００１２】
　図１は、本発明に係るデータドライヴァが実装された直列ＣＯＧ方式の液晶パネルを示している。図１の液晶パネル１０は、液晶表示部１１とともに、複数のデータドライヴァ１２と、複数のゲートドライヴァ１３とを備えている。各データドライヴァ１２のチップは、液晶パネル１０の水平辺に沿って配置され、各チップ間に１本のクロック線と複数本のデータ線とが設けられる。ゲートドライヴァ１３の各チップは、液晶パネル１０の垂直辺に沿って配置される。コントローラ１５は、左端に位置するデータドライヴァ１２と、下端に位置するゲートドライヴァ１３とにそれぞれ信号を与える。
【００１３】
　データドライヴァ１２の各々は、１つのクロック入力と複数のデータ入力とを受け取り、液晶表示部１１へ所要のデータ電圧を供給するとともに、隣接するデータドライヴァ１２へ１つのクロック出力と複数のデータ出力とを与えるものである。
【００１４】
　図２は、図１中の個々のデータドライヴァ１２の内部構成例を示している。図２のデータドライヴァ１２は、クロック用のインバータチェーン２０と、平滑化回路３０と、比較器４０と、複数のデータ用インバータチェーン５０と、複数のラッチ５１とを備えている。ＩＣＬＫはクロック入力、ＯＣＬＫはクロック出力、ＩＤＴ１／２／３はデータ入力、ＯＤＴ１／２／３は隣接するデータドライヴァ１２へのデータ出力、ＤＤＴ１／２／３は液晶表示部１１へ向かうデータ出力である。
【００１５】
　図３に詳細を示すように、クロック用インバータチェーン２０は、互いに直列接続された第１、第２、第３及び第４のインバータ２１，２２，２３，２４と、第１のインバータ２１の電源側に接続された第１の電流源２５と、第３のインバータ２３のグランド側に接続された第２の電流源２７とを有し、第１のインバータ２１がクロック入力ＩＣＬＫを受け取り、第４のインバータ２４がクロック出力ＯＣＬＫを供給するように構成されている。各インバータ２１〜２４は、Ｐチャネル型ＭＯＳ（Metal Oxide Semiconductor）トランジスタとＮチャネル型ＭＯＳトランジスタとにより構成されている。また、第１の電流源２５はＰチャネル型ＭＯＳトランジスタにより、第２の電流源２７はＮチャネル型ＭＯＳトランジスタによりそれぞれ構成されている。図３中のＮ１、Ｎ２、Ｎ３、Ｎ４及びＮ５は各々ノードを表し、ノードＮ１がクロック入力端であり、ノードＮ５がクロック出力端である。ＶＤＤは電源電圧、ＶＳＳはグランド電圧（＝０Ｖ）、ＶＴＨは各インバータ２１〜２４のしきい値電圧である。
【００１６】
　平滑化回路３０は、クロック出力ＯＣＬＫを平滑化して得られる平均電圧ＶＡＶＥを比較器４０へ供給するように、抵抗３１とキャパシタ３２とにより積分器として構成される。
【００１７】
　図３に示した基準電圧発生回路４５は、基準電圧ＶＲＥＦを比較器４０へ供給する。ただし、基準電圧発生回路４５はデータドライヴァ１２の外部に備えてもよい。
【００１８】
　比較器４０は、非反転入力端子に与えられた平均電圧ＶＡＶＥと、反転入力端子に与えられた基準電圧ＶＲＥＦとを比較し、ＶＡＶＥ＜ＶＲＥＦである場合にはクロック出力ＯＣＬＫのデューティ比が大きくなるように第１の電流源２５の電流量を制御するための第１の制御電圧ＶＣＯＮ１を、ＶＡＶＥ＞ＶＲＥＦである場合にはクロック出力ＯＣＬＫのデューティ比が小さくなるように第２の電流源２７の電流量を制御するための第２の制御電圧ＶＣＯＮ２をそれぞれ供給する。
【００１９】
　図２において、個々のデータ入力ＩＤＴ１／２／３とラッチ５１との間に介在するデータ用インバータチェーン５０は、各々図３に示したクロック用インバータチェーン２０と同様の内部構成を有し、かつ第１及び第２の制御電圧ＶＣＯＮ１／２により電流量制御がなされるようになっている。各ラッチ５１は、インバータチェーン２０からのクロック出力ＯＣＬＫに同期して、対応するデータ用インバータチェーン５０の出力をラッチし、該ラッチの結果をデータ出力ＤＤＴ１／２／３として供給する。
【００２０】
　図４は、クロック入力ＩＣＬＫのデューティ比が５０％よりも小さい場合の図３の回路の動作を示している。ここでは、ＶＲＥＦ＝ＶＴＨ＝ＶＤＤ／２が成り立つものとする。ノードＮ１に５０％よりも小さいデューティ比を持つクロック入力ＩＣＬＫが与えられたとき、平滑化回路３０から出力される平均電圧ＶＡＶＥはＶＤＤ／２よりも低くなる。これにより、比較器４０は第１の電流源２５の電流量を少なくする方向の第１の制御電圧ＶＣＯＮ１を、第２の電流源２７の電流を多くする方向の第２の制御電圧ＶＣＯＮ２をそれぞれ出力する。第１の電流源２５の電流量が少なくなったことにより、電源ＶＤＤからノードＮ２への充電速度が減少するため、ノードＮ２の電圧波形として図４に示すように第１のインバータ２１の出力の立ち上がりが遅くなる。この立ち上がりが遅い波形を入力とする第２のインバータ２２は、ノードＮ２の電圧がしきい値電圧ＶＴＨに達するまで反転動作しないため、ノードＮ３の波形として示す電圧が得られる。第３のインバータ２３には第２の電流源２７が接続されているが、第３のインバータ２３が通常のインバータ動作をするために充分な電流を第２の電流源２７が流しているため、第３のインバータ２３は、ノードＮ４の波形として示す電圧を出力する。第４のインバータ２４は通常のインバータであるので、ノードＮ５の波形として示す電圧がクロック出力ＯＣＬＫとして得られる。ノードＮ１とノードＮ５との電圧波形を比較すると判るように、クロック入力ＩＣＬＫの立ち下がりタイミングをずらしてクロック出力ＯＣＬＫのデューティ比を５０％に近付けることができるのである。
【００２１】
　図５は、クロック入力ＩＣＬＫのデューティ比が５０％よりも大きい場合の図３の回路の動作を示している。ノードＮ１に５０％よりも大きいデューティ比を持つクロック入力ＩＣＬＫが与えられたとき、平滑化回路３０から出力される平均電圧ＶＡＶＥはＶＤＤ／２よりも高くなる。これにより、比較器４０は第１の電流源２５の電流量を多くする方向の第１の制御電圧ＶＣＯＮ１を、第２の電流源２７の電流を少なくする方向の第２の制御電圧ＶＣＯＮ２をそれぞれ出力する。第１の電流源２５の電流は充分であるため、第１のインバータ２１は通常のインバータとして動作し、ノードＮ２の波形として図５に示す電圧が得られる。第２のインバータ２２もそのまま反転動作をするので、ノードＮ３の波形として示す電圧が得られる。第３のインバータ２３では、第２の電流源２７の電流量が少なくなったことにより、ノードＮ４からグランドＶＳＳへの放電速度が減少するため、ノードＮ４の電圧波形として示すように第３のインバータ２３の出力の立ち下がりが遅くなる。この立ち下がりが遅い波形を入力とする第４のインバータ２４は、ノードＮ４の電圧がしきい値電圧ＶＴＨに達するまで反転動作しないため、ノードＮ５の波形として示す電圧が得られる。ノードＮ１とノードＮ５との電圧波形を比較すると判るように、クロック入力ＩＣＬＫの立ち上がりタイミングをずらしてクロック出力ＯＣＬＫのデューティ比を５０％に近付けることができるのである。
【００２２】
　図６は、図４の場合と同様にクロック入力ＩＣＬＫのデューティ比が５０％よりも小さい状況におけるクロック入力ＩＣＬＫ、データ入力ＩＤＴ１、クロック出力ＯＣＬＫ及びデータ出力ＯＤＴ１の波形をそれぞれ示している。ここでは、図２に示した各ラッチ５１が、クロック出力ＯＣＬＫの立ち上がり及び立ち下がりの両方のタイミングでデータ出力ＯＤＴ１／２／３をラッチするものとしている。
【００２３】
　図６に示した状況では、クロック入力ＩＣＬＫの立ち上がりに対してデータ入力ＩＤＴ１のホールドタイムが不足している。ところが、図２のデータドライヴァ１２によれば、クロック用インバータチェーン２０がクロック出力ＯＣＬＫの立ち下がりを遅らせ、かつデータ用インバータチェーン５０がデータ出力ＯＤＴ１の遷移を遅らせる。したがって、クロック用インバータチェーン２０からのクロック出力ＯＣＬＫの立ち上がりに対して充分なホールドタイムをデータ出力ＯＤＴ１が持つこととなる結果、ラッチ５１は与えられたデータ出力ＯＤＴ１を正しくラッチすることができる。また、このようにしてタイミング調整がなされたクロック出力ＯＣＬＫ及びデータ出力ＯＤＴ１／２／３が次段のデータドライヴァ１２へ供給される。なお、図示を省略するが、図２のデータドライヴァ１２はデータのセットアップタイムの確保にも役立つものである。
【００２４】
　さて、図３中のクロック用インバータチェーン２０は、第１の電流源２５に並列接続された第１の副電流源２６と、第２の電流源２７に並列接続された第２の副電流源２８とを更に有している。第１の副電流源２６を構成するＰチャネル型ＭＯＳトランジスタのゲートには一定のバイアス電圧Ｖｂｉａｓ１が、第２の副電流源２８を構成するＮチャネル型ＭＯＳトランジスタのゲートには一定のバイアス電圧Ｖｂｉａｓ２がそれぞれ与えられる。つまり、これら第１及び第２の副電流源２６，２８は、前記第１及び第２の制御電圧ＶＣＯＮ１／２による電流量制御がなされないものである。
【００２５】
　クロック入力ＩＣＬＫのデューティ比が極端に小さい場合には、比較器４０から出力される第１の制御電圧ＶＣＯＮ１が第１の電流源２５の電流量を小さくし過ぎてしまう可能性がある。その場合には、ノードＮ２の電圧の立ち上がりの傾きが緩やかになり過ぎる結果、クロック入力ＩＣＬＫの周波数が高いとき、当該クロック入力ＩＣＬＫが立ち上がる前にノードＮ２の電圧が第２のインバータ２２のしきい値電圧ＶＴＨを超えることができず、ノードＮ２の電圧がハイレベルに上がれなくなってしまう。このような不具合を防止するため、第１の副電流源２６が第１のインバータ２１に微小電流を常に供給できるようにすることで、ノードＮ２の電圧の立ち上がりの傾きが緩やかになり過ぎないようにしているのである。クロック入力ＩＣＬＫのデューティ比が極端に大きい場合の同様の不具合は、第２の副電流源２８により解消される。
【００２６】
　図７は、図３の回路の変形例を示している。図７に示したクロック用インバータチェーン２０は、互いに直列接続された第１及び第２のインバータ２１，２２と、第１のインバータ２１の電源側において互いに並列接続された第１の電流源２５及び第１の副電流源２６と、第１のインバータ２１のグランド側において互いに並列接続された第２の電流源２７及び第２の副電流源２８とを有し、第１のインバータ２１がクロック入力ＩＣＬＫを受け取り、第２のインバータ２２がクロック出力ＯＣＬＫを供給するように構成されている。
【００２７】
　図８はクロック入力ＩＣＬＫのデューティ比が５０％よりも小さい場合の図７の回路の動作を、図９はクロック入力ＩＣＬＫのデューティ比が５０％よりも大きい場合の図７の回路の動作をそれぞれ示している。図７の構成によれば、回路規模を縮小しつつ、図３の場合と同様の効果が得られる。なお、詳細な動作説明は省略する。
【００２８】
　図１０は、図２の構成の変形例を示している。図１０の構成では、ＥＭＩ（Electro-Magnetic Interference）の低減を目的として、各々小さい振幅を持つクロック入力ＩＣＬＫ及びデータ入力ＩＤＴ１／２／３がデータドライヴァ１２に与えられる。複数のレベルシフタ６０は、クロック入力ＩＣＬＫ及びデータ入力ＩＤＴ１／２／３の各々の小さい振幅を内部で所定レベルまで増大させるための手段である。
【００２９】
　図１１は、図３及び図７中の基準電圧発生回路４５の内部構成例を示している。図１１の基準電圧発生回路４５は、ラダー抵抗４６とスイッチ４７とで構成され、可変の基準電圧ＶＲＥＦを比較器４０へ供給できるものである。前記のようにＶＲＥＦ＝ＶＤＤ／２ならば、クロック出力ＯＣＬＫのデューティ比を５０％に近付けることができる。また、スイッチ４７の切り換えにより、基準電圧ＶＲＥＦをＶＤＤ／２よりも低く設定するとクロック出力ＯＣＬＫのデューティ比を５０％よりも小さい値に調整することができ、基準電圧ＶＲＥＦをＶＤＤ／２よりも高く設定するとクロック出力ＯＣＬＫのデューティ比を５０％よりも大きい値に調整することができる。
【００３０】
　なお、インバータチェーン２０，５０の各々を構成するインバータの数は、前記の４又は２に限らない。クロック入力ＩＣＬＫからクロック出力ＯＣＬＫへの微小なタイミング調整のみを行う場合には、図２及び図１０中のデータ用インバータチェーン５０を省略することも可能である。
【産業上の利用可能性】
【００３１】
　以上説明してきたとおり、本発明に係るデータドライヴァは、クロックとデータとの間のセットアップタイム及びホールドタイムのマージンを簡単な回路構成で確保することができるものであり、高精細が要求される表示デバイス用のデータドライヴァ等として有用である。
【図面の簡単な説明】
【００３２】
【図１】本発明に係るデータドライヴァが実装された液晶パネルの平面図である。
【図２】図１中の個々のデータドライヴァの内部構成例を示すブロック図である。
【図３】図２中のインバータチェーン及び平滑化回路の内部構成例を示す回路図である。
【図４】クロック入力のデューティ比が５０％よりも小さい場合の図３の回路の動作を説明するためのタイミングチャート図である。
【図５】クロック入力のデューティ比が５０％よりも大きい場合の図３の回路の動作を説明するためのタイミングチャート図である。
【図６】図２のデータドライヴァの有利な効果を説明するためのタイミングチャート図である。
【図７】図３の回路の変形例を示す回路図である。
【図８】クロック入力のデューティ比が５０％よりも小さい場合の図７の回路の動作を説明するためのタイミングチャート図である。
【図９】クロック入力のデューティ比が５０％よりも大きい場合の図７の回路の動作を説明するためのタイミングチャート図である。
【図１０】図２の構成の変形例を示すブロック図である。
【図１１】図３及び図７中の基準電圧発生回路の内部構成例を示す回路図である。
【符号の説明】
【００３３】
１０　液晶パネル
１１　液晶表示部
１２　データドライヴァ
１３　ゲートドライヴァ
１５　コントローラ
２０　クロック用インバータチェーン
２１〜２４　インバータ
２５，２７　電流源
２６，２８　副電流源
３０　平滑化回路
４０　比較器
４５　基準電圧発生回路
５０　データ用インバータチェーン
５１　ラッチ
６０　レベルシフタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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