(57)【要約】【課題】スキャンテストなどのテストを効率良くなし得るとともに、実駆動周波数でのテストを可能とすること。【解決手段】スキャンフリップフロップおよび組み合わせ回路を有するスキャン対象ブロック２と、スキャン対象ブロック２のスキャンフリップフロップからシリアル出力されるスキャン出力データをパラレル出力に変換するシリアル・パラレル変換回路３とを備える半導体集積回路において、シリアル・パラレル変換回路３からパラレル出力されるスキャン出力データを記憶し、記憶したデータを外部に出力するスキャン出力格納メモリ４を備える。【選択図】      図１
2004219246.tif 000002
【特許請求の範囲】
【請求項１】
スキャンフリップフロップおよび組み合わせ回路を有するスキャン対象ブロックと、スキャン対象ブロックのスキャンフリップフロップからシリアル出力されるスキャン出力データをパラレル出力に変換するシリアル・パラレル変換回路とを備える半導体集積回路において、
前記シリアル・パラレル変換回路からパラレル出力されるスキャン出力データを記憶し、記憶したデータを外部に出力するスキャン出力格納メモリを備えることを特徴とする半導体集積回路。
【請求項２】
外部からパラレル入力されるスキャン入力データを格納するスキャン入力格納メモリと、
このスキャン入力格納メモリからパラレル出力されるスキャン入力データをシリアルデータに変換して前記スキャン対象ブロックのスキャンフリップフロップに入力するパラレル・シリアル変換回路と、
を更に備えることを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
スキャン出力データの期待値を格納する期待値格納メモリと、
スキャン出力データと期待値格納メモリに格納された期待値とを比較する比較回路と、
前記比較回路の出力が不一致を示したときの期待値格納メモリのアドレスを一時記憶するレジスタと、
を更に備えることを特徴とする請求項２に記載の半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、スキャンテストを用いて装置内部の各種不良をテストするスキャンパスを備える半導体集積回路に関するものである。
【０００２】
【従来の技術】
近年、半導体集積回路の規模が増大し、一つのチップにＣＰＵ、ＤＳＰ、ＲＡＭ等が混載されたシステムＬＳＩが多く開発されている。そのようなシステムＬＳＩを設計する場合、すべての構成要素を始めから設計することは多大な期間、人工が必要となるため、過去の設計資産を流用し、それらを組みあわせて一つのチップをつくる場合が多い。
【０００３】
設計資産を流用したＬＳＩを試験する場合、試験方法もその設計資産に依存する事になる。流用部分が１パスのスキャンテストを前提として設計されている場合、その設計資産を使ったＬＳＩでその設計資産部分の試験を行う場合、１パスのスキャンテストを実行しなくてはならない。
【０００４】
スキャンテストは被試験回路にシリアルスキャンパターンを入力して、被試験回路から出力されるシリアル出力信号を観測する試験方式で、回路規模が大きい場合そのシリアルスキャンパターンの長さは長大となり、試験時間も長くなる。長大なスキャンパターンが必要な過去の設計資産を流用して、新たにシステムＬＳＩを構築しようとした場合に、試験時間の短縮を行うために、これまでには以下のような方法があった。
【０００５】
１つ目は、過去の設計資産に組み込まれたスキャンテスト用回路の構成を変えて、スキャンパス数を増やすことである。たとえば、スキャンパス数を１本から２本に増やせば、スキャンパターンも約半分になり、試験時間の短縮につながる。この場合は、テスト用回路の再設計であるため、設計のための人工、再設計後の設計検証を行うためにさらに人工が必要となる。しかし、実際には開発人工には限りがあり、新たな人工を確保する事は不可能な場合が多い。
【０００６】
２つ目としては、スキャンパターンを高速に入力して試験時間の短縮を図ることが考えられるが、以下の理由で限界がある。
（１）ＬＳＩテスタの性能
（２）測定されるＬＳＩの出力駆動能力の限界
（３）測定されるＬＳＩの動作限界
【０００７】
上記の中で、（３）測定されるＬＳＩの動作限界については、近年のシステムＬＳＩの場合、動作クロック周波数は十分に高速であり、あまり問題にならない場合が多い。しかし、（２）測定されるＬＳＩの出力駆動能力の限界については、近年のシステムＬＳＩの場合でも、その出力駆動能力は、ＬＳＩテスタの観測端子の負荷容量、負荷抵抗を駆動するには十分ではない場合が多い。これは、システムＬＳＩが実際の最終用途の基板に実装された時には、ＬＳＩテスタの観測端子のように大きな負荷はかからないため消費電力を考慮して、ＬＳＩの出力駆動能力は必要最小限の駆動能力に設計されるためである。
【０００８】
ＬＳＩの出力駆動能力が不十分で、長大なスキャンパターンを必要とする過去の設計資産を使用したシステムＬＳＩのスキャンテストには、上記の様に、試験時間短縮に限界があった。
【０００９】
そこで、特許文献１においては、スキャンパスを構成するフリップフロップ回路と、試験モードにおいて試験装置からパラレルに供給される試験データをシリアルにスキャンパスに伝達する平直列変換レジスタと、試験モードにおいてスキャンパスからシリアルに出力される試験データをパラレルに変換して直並列変換レジスタを具備するようにしている。この特許文献１では、スキャン出力をシリアル・パラレル変換して出力することで、出力信号の出力周波数を高速化するようにしている。
【００１０】
【特許文献１】
特開平２−８２１７４号公報
【００１１】
【発明が解決しようとする課題】
しかし、上記特許文献１においては、シリアル・パラレル変換したスキャン出力データを直接外部出力しているので、スキャン出力データを外部出力する時間が常にスキャンテストを実行する時間に一致していることとなり、スキャンテストを実行しているときは、スキャン対象回路に対しスキャンテスト以外の他のテストを行うことができないなどの問題がある。
【００１２】
また、従来技術においては、スキャン入出力データを外部端子に直接入出力しているので、ＬＳＩを実際に駆動するクロック周波数でのテストが困難であり、遅延故障や、実際の駆動周波数で駆動して初めて発見し得る故障などを発見し得ないという問題もある。
【００１３】
この発明は上記に鑑みてなされたもので、スキャンテストなどのテストを効率良くなし得るとともに、実駆動周波数でのテストを可能とする半導体集積回路を得ることを目的とする。
【００１４】
【課題を解決するための手段】
上記目的を達成するため、この発明にかかる半導体集積回路は、スキャンフリップフロップおよび組み合わせ回路を有するスキャン対象ブロックと、スキャン対象ブロックのスキャンフリップフロップからシリアル出力されるスキャン出力データをパラレル出力に変換するシリアル・パラレル変換回路とを備える半導体集積回路において、前記シリアル・パラレル変換回路からパラレル出力されるスキャン出力データを記憶し、記憶したデータを外部に出力するスキャン出力格納メモリを備えることを特徴とする。
【００１５】
この発明によれば、半導体集積回路内にスキャン出力信号を格納するスキャン出力格納メモリを設け、スキャン出力信号をＳ／Ｐ変換したデータをスキャン出力格納メモリで一旦蓄えて、後で読み出し可能としている。
【００１６】
【発明の実施の形態】
以下に添付図面を参照して、この発明にかかる半導体集積回路の好適な実施の形態を詳細に説明する。
【００１７】
実施の形態１．
図１はこの発明にかかる半導体集積回路の実施の形態１の構成を示す概念図である。
【００１８】
図１において、この半導体集積回路（ＬＳＩ）１は、スキャンテストを実行する組み合わせ回路、スキャンフリップフロップなどを含むスキャン対象ブロック２と、スキャン出力データをシリアル・パラレル変換するシリアル・パラレル変換回路（Ｓ／Ｐ変換回路）３と、スキャン出力データを記憶するスキャン出力格納メモリ４とを備えている。
【００１９】
スキャン対象ブロック２は、通常のフリップフロップ、セレクタ付きのスキャンフリップフロップ、通常のフリップフロップあるいはスキャンフリップフロップ間に形成される組み合わせ回路などを有している。各スキャンフリップフロップは縦列接続されることでシフトレジスタ構成をとっており、スキャンモードの際には、このシフトレジスタ構成をとるスキャンフリップフロップに対して外部よりシリアルに入力されるスキャン入力データを入力設定する。そして、システム動作モードのときに組み合わせ回路から各スキャンフリップフロップにデータ取込みを行う。各スキャンフリップフロップに取込んだデータを観測することにより組み合わせ回路の故障がテストされる。
【００２０】
スキャン対象ブロック２内の各スキャンフリップフロップに取込まれたデータは、スキャン出力信号としてＳ／Ｐ変換回路３に入力される。
【００２１】
Ｓ／Ｐ変換回路３は、シリアルに入力されるスキャン出力信号を例えば４ビットのパラレルデータに変換してスキャン出力格納メモリ４に出力する。
【００２２】
スキャン出力格納メモリ４は、このＬＳＩ１に内蔵されており、書込み／読出しの可能なＲＡＭと、該ＲＡＭに対するデータの書込みおよび読出し制御を実行する書込み／読出し制御回路とを有しており、書込み／読出し制御回路による書込みおよび読出し制御によってＳ／Ｐ変換回路３からパラレルに入力されるスキャン出力信号をＲＡＭに格納する。
【００２３】
一旦、スキャン出力格納メモリ４のＲＡＭに蓄えられたスキャン出力結果は、スキャン対象ブロック２に対するスキャン入力が完了した後に外部装置に読み出される。外部装置では、スキャン出力結果を期待値と比較することで、スキャン対象ブロック２に故障があるか否かを判定しさらにその故障個所などを判定する製造検証を行う。
【００２４】
このようにこの実施の形態１においては、ＬＳＩ１内にスキャン出力信号を格納するスキャン出力格納メモリ４を設け、スキャン出力信号をＳ／Ｐ変換したデータをスキャン出力格納メモリ４で一旦蓄えて後で読み出すことができるようにしたので、スキャン出力格納メモリ４を使用しない他のテストを例えばスキャン対象ブロック２とは異なるＬＳＩ１内の他の回路ブロックに実行中に、並行してスキャン出力格納メモリ４からスキャン結果を出力することが可能となり、これにより、スキャンテストの実施時間がスキャン結果を出力する時間に束縛されなくなり、スキャンテストを含む各種テストを効率よく行うことができる。なお、上記の他のテストとは、ＬＳＩが使用される装置に実装されたときの動作（通常動作）とは異なる動作を実行させて、ＬＳＩの製造故障を検出するスキャンテストのようなテストではなく、ＬＳＩの全体もしくはＬＳＩを構成する回路ブロック毎に通常動作と同様の動作をさせて、その動作が期待したものであるかを確認するテストのことである。
【００２５】
実施の形態２．
つぎに、図２を用いてこの発明の実施の形態２について説明する。
【００２６】
この実施の形態２のＬＳＩ１は、図２に示すように、先の実施の形態１で説明したスキャン対象ブロック２、Ｓ／Ｐ変換回路３およびスキャン出力格納メモリ４の他に、スキャン入力データが外部よりデータバスを介してパラレルに入力されるスキャン入力格納メモリ６と、スキャン入力格納メモリ６からパラレルデータとして出力されるスキャン入力データをパラレル・シリアル変換するパラレル・シリアル変換回路（Ｐ／Ｓ変換回路）５と、スキャン出力結果の期待値が格納される期待値格納メモリ８と、スキャン出力格納メモリ４から出力されるスキャン結果を期待値格納メモリ８に記憶された期待値と比較し、その比較結果を外部に出力する比較回路７とを備えている。
【００２７】
また、この図２に示す実施の形態２のＬＳＩ１では、外部入力されるクロック信号を逓倍してシステムクロックとして出力するＰＬＬ（フェーズド  ロック  ループ）９を明示した。勿論、このＰＬＬ９は、先の図１に示す実施の形態１のＬＳＩ１にも内蔵されている。
【００２８】
スキャン入力格納メモリ６は、ＬＳＩ１に内蔵されており、書込み／読出しの可能なＲＡＭと、該ＲＡＭに対するデータの書込みおよび読出し制御を実行する書込み／読出し制御回路とを有しており、書込み／読出し制御回路による書込みおよび読出し制御によって、外部からパラレルに入力されるスキャン入力データをＲＡＭに格納する。
【００２９】
一旦、スキャン出力格納メモリ４のＲＡＭに蓄えられたスキャン出力結果は、スキャン対象ブロック２に対するスキャン入力が完了した後に読み出される。読み出されたスキャン出力結果は、比較回路７によって期待値格納メモリ８に記憶された期待値と比較され、その比較結果が外部に出力される。外部装置では、比較回路７の出力を判定することで、故障の有無、故障個所などを判定する。
【００３０】
この実施の形態２においては、スキャン入力データを格納するスキャン入力格納メモリ６と、スキャン結果を格納するスキャン出力格納メモリ４を設け、これらメモリで、スキャン入出力データを一旦蓄えることができるようにしたので、スキャンテストの際にスキャン入出力データを外部入出力端子を介して外部と入出力することがなくなり、これによりスキャンテストをシステムクロックと同じ周波数の実駆動周波数を用いて実行することができる。したがって、遅延故障や実際の駆動周波数で駆動して初めて発見し得る故障などを発見することができ、またスキャンテストの実行時間の短縮を図ることもできる。また、先の実施の形態１と同様、スキャンテストの実施時間がスキャン結果出力のために要する時間に束縛されなくなり、スキャンテストを含む各種テストを効率よく行うことができるようになる。
【００３１】
実施の形態３．
つぎに、図３を用いてこの発明の実施の形態３について説明する。この実施の形態３においては、先の実施の形態２の構成に、ＮＧアドレス格納レジスタ１０を追加している。
【００３２】
ＮＧアドレス格納レジスタ１０は、比較回路７の出力と期待値格納メモリ８のアドレスとに接続されており、比較回路７の出力が不一致を示したときの期待値格納メモリのアドレス値を保持するものである。
【００３３】
この実施の形態３の構成では、スキャン出力格納メモリ４に一旦蓄えられているスキャン出力結果は、スキャン対象ブロック２に対するスキャン入力が完了した後に読み出され、比較回路７で期待値との比較が行われることでスキャン対象ブロック２の製造検証が行われる。
【００３４】
このとき、ＮＧアドレス格納レジスタ１０は、比較回路７の出力が不一致を示したときの期待値格納メモリ８のアドレス値を保持する。このＮＧアドレス格納レジスタ１０に記憶されたアドレス値は、その後、比較回路７の出力とともに外部に出力される。
【００３５】
このように実施の形態３によれば、ＮＧアドレス格納レジスタ１０に故障個所を示すアドレスを記憶させるようにしたので、後でどのアドレスで不一致が生じたかを容易に確認することができ、これにより先の実際の形態２の効果に加え、不良解析が容易になるという効果を奏する。
【００３６】
なお、ＮＧアドレス格納レジスタ１０には、比較回路７の出力が不一致を示したときの期待値格納メモリのアドレス値ではなく、比較回路７の出力が不一致を示したときのスキャン出力格納メモリ４のアドレスを記憶させるようにしてもよい。
【００３７】
【発明の効果】
以上説明したように、この発明によれば、半導体集積回路内にスキャン出力データを格納するスキャン出力格納メモリを設け、スキャン出力データをＳ／Ｐ変換したデータをスキャン出力格納メモリで一旦蓄えて、後で読み出すようにしたので、スキャン出力格納メモリを使用しない他のテストをスキャン対象ブロックとは異なる他の回路ブロックに実行中に、並行してスキャン出力格納メモリからスキャン結果を出力することが可能となり、これにより、スキャンテストの実施時間がスキャン結果を出力する時間に束縛されなくなり、スキャンテストを含む各種テストを効率よく行うことができる。
【図面の簡単な説明】
【図１】この発明にかかる半導体集積回路の実施の形態１の構成を示すブロック図である。
【図２】この発明にかかる半導体集積回路の実施の形態２の構成を示すブロック図である。
【図３】この発明にかかる半導体集積回路の実施の形態３の構成を示すブロック図である。
【符号の説明】
１  半導体集積回路（ＬＳＩ）、２  スキャン対象ブロック、３  シリアル・パラレル変換回路（Ｓ／Ｐ変換回路）、４  スキャン出力格納メモリ、５  ＮＧアドレス格納レジスタ、６  スキャン入力格納メモリ、７  比較回路、８  期待値格納メモリ、１０  ＮＧアドレス格納レジスタ。
【図１】
2004219246.tif 000003
【図２】
2004219246.tif 000004
【図３】
2004219246.tif 000005