(57)【要約】【課題】書き込み開始から読み出し開始までの時間を短縮可能な読み出し制御回路及びＦＩＦＯ制御回路を提供する。【解決手段】書き込み動作時において書き込みクロックＣＬＫ１に基づいて書き込みの開始を検知し、イネーブル信号ＥＳを生成するイネーブル信号生成回路２１ａ、書き込みの終了を検知し、リセット信号ＲＳをイネーブル信号生成回路２１ａに出力するリセット信号生成回路６を備える読み出し制御回路２２ａ。【選択図】    図１
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【特許請求の範囲】
【請求項１】
書き込みアドレス及び読み出しアドレスに基づいて書き込みの終了を検知し、リセット信号を出力するリセット信号生成回路と、
書き込み動作時にのみ駆動される書き込みクロックの最初の立ち上がりに基づいてイネーブル信号を生成し、前記リセット信号に基づいて前記イネーブル信号の出力を停止するイネーブル信号生成回路
とを備えることを特徴とする読み出し制御回路。
【請求項２】
前記イネーブル信号生成回路は、書き込みクロック端子に接続されたクロック入力端子と、高位電源に接続されたデータ入力端子と、前記リセット信号生成回路に接続されたリセット端子とを有する第１のラッチ回路を備えることを特徴とする請求項１に記載の読み出し制御回路。
【請求項３】
前記イネーブル信号生成回路は、
書き込みクロック端子に接続された一方の入力端子と、低位電源に接続された他方の入力端子とを有するスイッチ回路と、
該スイッチ回路の出力端子に接続されたクロック入力端子と、高位電源に接続されたデータ入力端子と、前記リセット信号生成回路に接続されたリセット端子と、前記スイッチ回路の切り替え信号入力端子に接続された出力端子とを有する第１のラッチ回路
とを備えることを特徴とする請求項１に記載の読み出し制御回路。
【請求項４】
前記イネーブル信号生成回路は、
書き込みクロック端子に接続された一方の入力端子と、低位電源に接続された他方の入力端子とを有するスイッチ回路と、
読み出しクロック端子に接続されたクロック入力端子と、前記スイッチ回路の出力端子に接続されたセット端子と、前記リセット信号生成回路に接続されたリセット端子と、前記スイッチ回路の切り替え信号入力端子に接続された出力端子とを有する第１のラッチ回路
とを備えることを特徴とする請求項１に記載の読み出し制御回路。
【請求項５】
前記リセット信号生成回路は、
前記書き込みアドレスを読み出しクロックと同期してラッチする第２のラッチ回路と、
該第２のラッチ回路の出力を前記読み出しクロックと同期してラッチする第３のラッチ回路と、
前記読み出しアドレスを前記読み出しクロックと同期してラッチする第４のラッチ回路と、
前記第３のラッチ回路が出力する前記書き込みアドレスと前記第４のラッチ回路が出力する前記読み出しアドレスとを比較するアドレス比較回路
とを備えることを特徴とする請求項１〜４のいずれか１項に記載の読み出し制御回路。
【請求項６】
書き込み動作時にのみ駆動される書き込みクロックをカウントし、ＦＩＦＯメモリに書き込みアドレスを供給する書き込みカウンタと、
読み出しクロックをカウントし、前記ＦＩＦＯメモリに読み出しアドレスを供給する読み出しカウンタと、
前記書き込みアドレス及び前記読み出しアドレスに基づいて書き込みの終了を検知し、リセット信号を出力するリセット信号生成回路と、
前記書き込みクロックの最初の立ち上がりに基づいて前記読み出しカウンタにイネーブル信号を出力し、前記リセット信号に基づいて前記イネーブル信号の出力を停止するイネーブル信号生成回路
とを備えることを特徴とするＦＩＦＯ制御回路。
【請求項７】
前記イネーブル信号生成回路は、書き込みクロック端子に接続されたクロック入力端子と、高位電源に接続されたデータ入力端子と、前記リセット信号生成回路に接続されたリセット端子とを有する第１のラッチ回路を備えることを特徴とする請求項６に記載のＦＩＦＯ制御回路。
【請求項８】
前記イネーブル信号生成回路は、
書き込みクロック端子に接続された一方の入力端子と、低位電源に接続された他方の入力端子とを有するスイッチ回路と、
該スイッチ回路の出力端子に接続されたクロック入力端子と、高位電源に接続されたデータ入力端子と、前記リセット信号生成回路に接続されたリセット端子と、前記スイッチ回路の切り替え信号入力端子に接続された出力端子とを有する第１のラッチ回路
とを備えることを特徴とする請求項６に記載のＦＩＦＯ制御回路。
【請求項９】
前記イネーブル信号生成回路は、
書き込みクロック端子に接続された一方の入力端子と、低位電源に接続された他方の入力端子とを有するスイッチ回路と、
読み出しクロック端子に接続されたクロック入力端子と、前記スイッチ回路の出力端子に接続されたセット端子と、前記リセット信号生成回路に接続されたリセット端子と、前記スイッチ回路の切り替え信号入力端子に接続された出力端子とを有する第１のラッチ回路
とを備えることを特徴とする請求項６に記載のＦＩＦＯ制御回路。
【請求項１０】
前記リセット信号生成回路は、
読み出しクロック端子に接続されたクロック入力端子を有し、前記書き込みカウンタに接続された第２のラッチ回路と、
読み出しクロック端子に接続されたクロック入力端子を有し、前記第２のラッチ回路に接続された第３のラッチ回路と、
前記読み出しクロックを入力するクロック入力端子を有し、前記読み出しカウンタに接続された第４のラッチ回路と、
前記第３のラッチ回路に接続された一方の入力端子と、前記第４のラッチ回路に接続された他方の入力端子とを有するアドレス比較回路
とを備えることを特徴とする請求項７〜９のいずれか１項に記載のＦＩＦＯ制御回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＦＩＦＯ制御回路に関し、特に、データの読み出しを制御する読み出し制御回路に関する。
【０００２】
【従来の技術】
通信制御装置のバッファメモリ、データの遅延回路等には、図７に示すような先入れ先出し（ＦＩＦＯ）メモリ１が広く利用されている。ＦＩＦＯメモリ１は、書き込んだ順番通りにデータを読み出し可能なメモリである。ＦＩＦＯメモリ１は、並列接続された複数段のレジスタを備える。書き込みカウンタ１１２は、書き込みクロック端子１１が出力する書き込みクロックＣＬＫ１をカウントし、ＦＩＦＯメモリ１に書き込みアドレスを供給する。一方、読み出しカウンタ１１３は、読み出しクロック端子１２が出力する読み出しクロックＣＬＫ２をカウントし、ＦＩＦＯメモリ１に読み出しアドレスを供給する。このように、書き込みカウンタ１１２は、ＦＩＦＯメモリ１内のレジスタを順次選択してデータを書き込む。その後、読み出しカウンタ１１３は、データが格納されたレジスタを順次選択してデータを読み出す。この結果、先入れ先出し動作が実行される。アドレス判定回路１１４は、書き込みアドレス及び読み出しアドレスを判定し、読み出しカウンタ１１３の読み出しの開始及び終了のタイミングを制御する。
【０００３】
【特許文献】
特開平７−６５５６８号公報
【０００４】
【発明が解決しようとする課題】
図７に示すアドレス判定回路１１４は、書き込みアドレス及び読み出しアドレスの判定を行う際に、一定の判定時間を要していた。したがって、書き込み開始から読み出し開始を即座に行うことができない問題があった。更に、ＦＩＦＯメモリ１は、アドレス判定回路１１４の判定時間に必要な記憶容量を備える必要があった。
【０００５】
上記問題点を鑑み、本発明は、書き込み開始から読み出し開始までの時間を短縮可能な読み出し制御回路及びＦＩＦＯ制御回路を提供することを目的とする。
【０００６】
【課題を解決するための手段】
上記目的を達成する為に、本発明の第１の特徴は、（イ）書き込みアドレス及び読み出しアドレスに基づいて書き込みの終了を検知し、リセット信号を出力するリセット信号生成回路；（ロ）書き込み動作時にのみ駆動される書き込みクロックの最初の立ち上がりに基づいてイネーブル信号を出力し、リセット信号に基づいてイネーブル信号の出力を停止するイネーブル信号生成回路を備える読み出し制御回路であることを要旨とする。
【０００７】
第１の特徴に係る読み出し制御回路によれば、イネーブル信号生成回路は、書き込みアドレスを使用せず、書き込みクロックからイネーブル信号を生成している。この結果、書き込みアドレス及び読み出しアドレスを判定することなくイネーブル信号を生成出来る。よって、書き込み開始から即座に読み出しを開始することが可能となる。更に、書き込みクロックと読み出しクロックとが同周波数である場合、ＦＩＦＯメモリ内のレジスタの段数を削減することが出来る。また、セットアップ・ホールド違反が発生しても安定してイネーブル信号を生成することが出来る。
【０００８】
本発明の第２の特徴は、（イ）書き込み動作時にのみ駆動される書き込みクロックをカウントし、ＦＩＦＯメモリに書き込みアドレスを供給する書き込みカウンタ；（ロ）読み出しクロックをカウントし、ＦＩＦＯメモリに読み出しアドレスを供給する読み出しカウンタ；（ハ）書き込みアドレス及び読み出しアドレスに基づいて書き込みの終了を検知し、リセット信号を出力するリセット信号生成回路；（ニ）書き込みクロックの最初の立ち上がりに基づいて読み出しカウンタにイネーブル信号を出力し、リセット信号に基づいてイネーブル信号の出力を停止するイネーブル信号生成回路を備えるＦＩＦＯ制御回路であることを要旨とする。
【０００９】
第２の特徴に係るＦＩＦＯ制御回路によれば、書き込み開始から読み出し開始が即座に実行できるだけでなく、読み出しの停止も安定して実行することが可能となる。
【００１０】
【発明の実施の形態】
次に、図面を参照して、本発明の第１〜第３の実施の形態を説明する。この第１〜第３の実施の形態における図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。
【００１１】
（第１の実施の形態）
本発明の第１の実施の形態に係るＦＩＦＯ制御回路２３ａは、図１に示すように、ＦＩＦＯメモリ１に書き込みアドレスＷＡＤ１を供給する書き込みカウンタ２、ＦＩＦＯメモリ１に読み出しアドレスＲＡＤ１を供給する読み出しカウンタ３、読み出しカウンタ３の動作タイミングを制御する読み出し制御回路２２ａを備える。書き込みカウンタ２は、書き込みクロック端子１１に電気的に接続されるクロック入力端子ＣＫを有する。読み出しカウンタ３は、読み出しクロック端子１２に接続されるクロック入力端子ＣＫを有する。読み出し制御回路２２ａは、イネーブル信号生成回路２１ａとリセット信号生成回路６とを備える。リセット信号生成回路６は、書き込みアドレスＷＡＤ１及び読み出しアドレスＲＡＤ１に基づいて書き込みの終了を検知し、リセット信号ＲＳをイネーブル信号生成回路２１ａに出力する。イネーブル信号生成回路２１ａは、書き込み動作時にのみ駆動される書き込みクロックＣＬＫ１の最初の立ち上がりに基づき、イネーブル信号ＥＳを読み出しカウンタ３に出力し、リセット信号ＲＳに基づいてイネーブル信号ＥＳの出力を停止する。
【００１２】
イネーブル信号生成回路２１ａは、図１に示すように、書き込みクロック端子１１に接続されるクロック入力端子ＣＫ、高位電源ＶＤＤに接続されるデータ入力端子Ｄ、リセット信号生成回路６に接続されるリセット端子ＣＬＲを有する第１のラッチ回路４ａを備える。第１のラッチ回路４ａとしては、例えば、Ｄフリップフロップが使用できる。
【００１３】
リセット信号生成回路６は、図２に示すように、図１に示す書き込みカウンタ２に接続される第２のラッチ回路３１、第２のラッチ回路３１に接続される第３のラッチ回路３２、図１に示す読み出しカウンタ３に接続される第４のラッチ回路３３、第３のラッチ回路３２及び第４のラッチ回路３３に接続されるアドレス比較回路３４を備える。第２のラッチ回路３１、第３のラッチ回路３２、及び第４のラッチ回路３３は、読み出しクロックＣＬＫ２を入力するクロック入力端子ＣＫをそれぞれ有している。アドレス比較回路３４は、書き込みアドレスＷＡＤ３のアドレス値と読み出しアドレスＲＡＤ２のアドレス値とが一致した場合、リセット信号ＲＳを出力する。アドレス比較回路３４は、図１に示す第１のラッチ回路４ａのリセット端子ＣＬＲに接続される。
【００１４】
次に、図１〜図４を用いて第１の実施の形態に係るＦＩＦＯ制御回路２３ａの動作を説明する。
【００１５】
（イ）書き込み動作時において、書き込みクロック端子１１には、図３（ａ）に示す書き込みクロックＣＬＫ１が入力される。書き込みクロック端子１１を介して入力された書き込みクロックＣＬＫ１は、図１に示す第１のラッチ回路４ａ及び書き込みカウンタ２に伝達される。書き込みカウンタ２は、書き込みクロックＣＬＫ１をカウントし、書き込みアドレスＷＡＤ１を生成する。そして、書き込みカウンタ２は、図３（ｂ）に示す書き込みアドレスＷＡＤ１をＦＩＦＯメモリ１及びリセット信号生成回路６に出力する。
【００１６】
（ロ）図１（ａ）に示す書き込みクロックＣＬＫ１が、第１のラッチ回路４ａに伝達されると、第１のラッチ回路４ａは、書き込みクロックＣＬＫ１の最初の立ち上がりと同期して、高位電源ＶＤＤからのハイレベル信号をラッチする。即ち、時刻ｔ１において第１のラッチ回路４ａが高位電源ＶＤＤからのハイレベル信号をラッチすると、図３（ｃ）に示すように、第１のラッチ回路４ａの出力端子Ｑを介してイネーブル信号ＥＳが出力される。イネーブル信号生成回路２１ａが出力するイネーブル信号ＥＳは、読み出しカウンタ３のイネーブル信号入力端子ＥＮＢに入力される。尚、従来のＦＩＦＯ制御回路においては、図４の時刻ｔ２でイネーブル信号ＥＳが出力される。
【００１７】
（ハ）読み出しカウンタ３にイネーブル信号ＥＳが入力されると、図３（ｅ）に示すように、図３（ｄ）の読み出しクロックＣＬＫ２をカウントし、読み出しアドレスＲＡＤ１を生成する。読み出しカウンタ３が出力する読み出しアドレスＲＡＤ１は、ＦＩＦＯメモリ１及びリセット信号生成回路６に供給される。
【００１８】
（ニ）図２に示す第２のラッチ回路３１は、図４（ｄ）に示すように、書き込みアドレスＷＡＤ１を読み出しクロックＣＬＫ２の立ち上がりと同期してラッチする。更に、第３のラッチ回路３２は、図４（ｅ）に示すように、第２のラッチ回路３１が出力する書き込みアドレスＷＡＤ２を読み出しクロックＣＬＫ２の立ち上がりと同期してラッチする。一方、第４のラッチ回路３３は、図４（ｈ）に示すように、読み出しカウンタ３が出力する読み出しアドレスＲＡＤ１を読み出しクロックＣＬＫ２の立ち上がりと同期してラッチする。
【００１９】
（ホ）ここで、図４（ａ）に示す書き込みクロックＣＬＫ１が停止した場合、即ち、書き込みが終了した場合を考える。書き込みクロックＣＬＫ１が停止すると、書き込みカウンタ２が出力するＷＡＤ１もカウントアップされなくなる。この結果、図４（ｅ）に示す書き込みアドレスＷＡＤ３と図４（ｈ）に示す読み出しアドレスＲＡＤ２とは、時刻ｔ３において一致する。書き込みアドレスＷＡＤ３と読み出しアドレスＲＡＤ２とが一致すると、アドレス比較回路３４は、リセット信号ＲＳを第１のラッチ回路４ａのリセット端子ＣＬＲに出力する。リセット信号ＲＳが第１のラッチ回路４ａのリセット端子ＣＬＲに出力されると、第１のラッチ回路４ａはリセットされ、図４（ｆ）に示すイネーブル信号ＥＳが時刻ｔ３でローレベルに立ち下がる。イネーブル信号ＥＳがローレベルに立ち下がると、読み出しカウンタ３はカウント動作を停止する。
【００２０】
このように、第１の実施の形態によれば、書き込み開始から読み出し開始までの時間を時刻ｔ１〜ｔ２の期間だけ短縮している。即ち、書き込み開始から即座に読み出しを開始することが可能なＦＩＦＯ制御回路２３ａを提供出来る。したがって、ＦＩＦＯメモリ１にアドレスの判定に必要な記憶容量を備える必要がない。また、読み出しの終了も安定して実行することが出来る。
【００２１】
（第２の実施の形態）
本発明の第２の実施の形態に係るＦＩＦＯ制御回路２３ｂは、図５に示すように、イネーブル信号生成回路２１ｂが、スイッチ回路５ｂを更に備えている点が図１と異なる。スイッチ回路５ｂは、書き込みクロック端子１１に接続された一方の入力端子Ａ、低位電源ＶＳＳに接続された他方の入力端子Ｂを有している。スイッチ回路５ｂとしては、例えば、マルチプレクサが使用できる。第１のラッチ回路４ｂは、スイッチ回路５ｂの出力端子Ｙに接続されるクロック入力端子ＣＫ、高位電源ＶＤＤに接続されるデータ入力端子Ｄ、リセット信号生成回路６に接続されるリセット端子ＣＬＲ、スイッチ回路５ｂの切り替え信号入力端子Ｓに接続される出力端子Ｑを有している。その他の構成については図１と同様である。スイッチ回路５ｂは、第１のラッチ回路４ｂが出力するイネーブル信号ＥＳがローレベル時は、入力端子Ａに入力される信号を出力端子Ｙを介して出力する。一方、イネーブル信号ＥＳがハイレベル時は、入力端子Ｂに入力される信号を出力端子Ｙを介して出力する。
【００２２】
次に、図３及び図５を用いて第２の実施の形態に係るＦＩＦＯ制御回路２３ｂの動作を説明する。但し、第１の実施の形態に係るＦＩＦＯ制御回路２３ａと同一の動作については、重複する説明を省略する。
【００２３】
（イ）図３（ａ）に示す書き込みクロックＣＬＫ１は、スイッチ回路５ｂの入力端子Ａと書き込みカウンタ２とに入力される。書き込みクロックＣＬＫ１がスイッチ回路５ｂの入力端子Ａに入力されると、スイッチ回路５ｂから出力端子Ｙを介して書き込みクロックＣＬＫ１が出力される。
【００２４】
（ロ）スイッチ回路５ｂから書き込みクロックＣＬＫ１が出力されると、第１のラッチ回路４ｂは高位電源ＶＤＤからのハイレベル信号を、書き込みクロックＣＬＫ１の最初の立ち上がりと同期してラッチする。この結果、図３（ｃ）に示すように、第１のラッチ回路４ｂは、出力端子Ｑを介してイネーブル信号ＥＳを出力する。第１のラッチ回路４ｂが出力するイネーブル信号ＥＳは、読み出しカウンタ３のイネーブル信号入力端子ＥＮＢ及びスイッチ回路５ｂの切り替え信号入力端子Ｓに入力される。
【００２５】
（ハ）イネーブル信号ＥＳがスイッチ回路５ｂに入力されると、スイッチ回路５ｂの入力が入力端子Ａから入力端子Ｂへ切り換わる。スイッチ回路５ｂの入力が入力端子Ａから入力端子Ｂへ切り換わると、スイッチ回路５ｂは、低位電源ＶＳＳからのローレベル信号を出力端子Ｙを介して出力する。スイッチ回路５ｂが出力端子Ｙを介して出力するローレベル信号は、第１のラッチ回路４ｂのクロック入力端子ＣＫに入力される。
【００２６】
（ニ）ローレベル信号が第１のラッチ回路４ｂのクロック入力端子ＣＫに入力されると、イネーブル信号ＥＳのハイレベル状態が持続される。リセット信号ＲＳがリセット信号生成回路６から出力された場合、イネーブル信号ＥＳがローレベルに立ち下がる。
【００２７】
このように、第２の実施の形態によれば、スイッチ回路５ｂにより第１のラッチ回路４ｂのクロック入力端子ＣＫの入力を切り替えている。この結果、第１のラッチ回路４ｂに誤動作が生じても、イネーブル信号ＥＳのハイレベル状態を持続させることが可能となる。よって、高速且つ安定してイネーブル信号ＥＳを生成することが出来る。
【００２８】
（第３の実施の形態）
本発明の第３の実施の形態に係るＦＩＦＯ制御回路２３ｃは、図６に示すように、書き込みクロック端子１１に接続される一方の入力端子Ａ、低位電源ＶＳＳに接続される他方の入力端子Ｂを有するスイッチ回路５ｃ、読み出しクロック端子１２に接続されるクロック入力端子ＣＫ、スイッチ回路５ｃの出力端子Ｙに接続されるセット端子ＳＥＴ、リセット信号生成回路６に接続されるリセット端子ＣＬＲ、スイッチ回路５ｃの切り替え信号入力端子Ｓに接続される出力端子Ｑを有する第１のラッチ回路４ｃを備える点が図１と異なる。第１のラッチ回路４ｃとしては、例えば、同期型のＲＳフリップフロップが使用できる。その他の構成については図１と同様である。
【００２９】
次に、図３及び図６を用いて第３の実施の形態に係るＦＩＦＯ制御回路２３ｃの動作を説明する。但し、第１の実施の形態に係るＦＩＦＯ制御回路２３ａと同一の動作については、重複する説明を省略する。
【００３０】
（イ）図３（ａ）に示す書き込みクロックＣＬＫ１は、スイッチ回路５ｃの入力端子Ａ及び書き込みカウンタ２に入力される。スイッチ回路５ｃの入力端子Ａに書き込みクロックＣＬＫ１が入力されると、スイッチ回路５ｃは、書き込みクロックＣＬＫ１を、出力端子Ｙを介して第１のラッチ回路４ｃのセット端子ＳＥＴに出力する。
【００３１】
（ロ）第１のラッチ回路４ｃのセット端子ＳＥＴに書き込みクロックＣＬＫ１が入力されると、第１のラッチ回路４ｃは、書き込みクロックＣＬＫ１及び読み出しクロックＣＬＫ２と同期してイネーブル信号ＥＳを、出力端子Ｑを介してスイッチ回路５ｃの切り替え信号入力端子Ｓに出力する。スイッチ回路５ｃにイネーブル信号ＥＳを入力されると、スイッチ回路５ｃの入力が入力端子Ａから入力端子Ｂに切り替わる。
【００３２】
（ハ）スイッチ回路５ｃの入力が入力端子Ｂに切り替わると、低位電源ＶＳＳからのローレベル信号が、出力端子Ｙを介して第１のラッチ回路４ｃのセット端子ＳＥＴに出力される。この結果、第１のラッチ回路４ｃは、リセット端子ＣＬＲにリセット信号ＲＳが入力されるまでイネーブル信号ＥＳを出力し続ける。
【００３３】
このように、第３の実施の形態によれば、書き込みクロックＣＬＫ１と読み出しクロックＣＬＫ２とを用いてイネーブル信号ＥＳを生成するので、より精度良くイネーブル信号ＥＳを生成することが可能となる。
【００３４】
（その他の実施の形態）
上記のように、本発明は第１〜第３の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【００３５】
第１及び第２の実施の形態においては、第１のラッチ回路４ａ、４ｂとしてＤフリップフロップを使用する一例を説明した。第３の実施の形態においては、第１のラッチ回路４ｃとして同期型のＲＳフリップフロップを使用する一例を説明した。しかし、第１のラッチ回路４ａ、４ｂ、４ｃとしては、ＪＫフリップフロップ、ＲＳＴフリップフロップ等の様々なラッチ回路が使用できる。
【００３６】
また、第２及び第３の実施の形態においては、スイッチ回路５ｂ、５ｃとしてマルチプレクサを使用する一例を説明した。しかし、マルチプレクサに代えて、例えば、互いに極性の異なるトランジスタを用いることによりスイッチ動作を実現できる。ここで、トランジスタとしては、バイポーラトランジスタ、ＭＯＳトランジスタ、接合型電界効果トランジスタ（ＪＦＥＴ）、ショットキーバリア型電界効果トランジスタ（ＭＥＳＦＥＴ）、静電誘導トランジスタ（ＳＩＴ）、及び高電子移動度トランジスタ（ＨＥＭＴ）等の様々なトランジスタが使用できる。或いは、ＡＮＤ回路、ＯＲ回路、ＮＯＴ回路、ＮＯＲ回路、及びＮＡＮＤ回路等の論理回路によりスイッチ動作を実現してもよい。
【００３７】
また、第１〜第３の実施の形態に係るＦＩＦＯ制御回路２３ａ、２３ｂ、２３ｃは、それぞれ同一半導体基板上に集積化し、半導体集積回路を構成することが可能である。更に、第１〜第３の実施の形態に係るＦＩＦＯ制御回路２３ａ、２３ｂ、２３ｃとＦＩＦＯメモリ１とをそれぞれ同一半導体基板上に集積化することも可能である。
【００３８】
このように本発明は、ここでは記載していない様々な実施の形態等を包含するということを理解すべきである。したがって、本発明はこの開示から妥当な特許請求の範囲の発明特定事項によってのみ限定されるものである。
【００３９】
【発明の効果】
本発明によれば、書き込み開始から読み出し開始までの時間を短縮可能な読み出し制御回路及びＦＩＦＯ制御回路を提供出来る。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係るＦＩＦＯ制御回路の回路図である。
【図２】本発明の第１の実施の形態に係るリセット信号生成回路の回路図である。
【図３】本発明の第１の実施の形態に係るイネーブル信号生成回路の動作を示すタイムチャートである。
【図４】本発明の第１の実施の形態に係るリセット信号生成回路の動作を示すタイムチャートである。
【図５】本発明の第２の実施の形態に係るＦＩＦＯ制御回路の回路図である。
【図６】本発明の第３の実施の形態に係るＦＩＦＯ制御回路の回路図である。
【図７】従来のＦＩＦＯ制御回路の回路図である。
【符号の説明】
１…ＦＩＦＯメモリ
２、１１２…書き込みカウンタ
３、１１３…読み出しカウンタ
４ａ、４ｂ、４ｃ…第１のラッチ回路
５ｂ、５ｃ…スイッチ回路
６…クロック停止検知回路
１１…書き込みクロック端子
１２…読み出しクロック端子
２１ａ、２１ｂ、２１ｃ…イネーブル信号生成回路
２２ａ、２２ｂ、２２ｃ…読み出し制御回路
２３ａ、２３ｂ、２３ｃ…ＦＩＦＯ制御回路
３１…第２のラッチ回路
３２…第３のラッチ回路
３３…第４のラッチ回路
３４…アドレス比較回路
１１４…アドレス判定回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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