(57)【要約】【課題】デコード回路に対する信号伝搬遅延のばらつきを抑制する。【解決手段】与えられたアドレス信号をデコードするデコーダ（ＤＥＣａ−ＤＥＣｎ）が接続する実アドレスバス（１０）に対し、アドレス発生回路（２）からのアドレスを伝達するアドレスバス（３）から分岐ノード（４）を介して分岐アドレスバス（５）およびコンタクト（７ａ−７ｃ）を介してアドレス信号を伝達する。コンタクトを用いて、複数個所で実アドレスバスと分岐アドレスバスとを電気的に接続する。分岐アドレスバスが、実アドレスバスに対する裏打ち信号線として機能し、実アドレスバスの配線抵抗／容量が等価的に低減される。【選択図】        図１
2004178704.tif 000002
【特許請求の範囲】
【請求項１】
複数の信号に従って出力信号を生成する半導体回路装置であって、
前記複数の信号それぞれに対応して配置される複数の第１の配線、
前記複数の第１の配線それぞれに対応してかつ並行して配置され、それぞれが所定の位置で対応の第１の配線と電気的に接続され、それぞれが対応の第１の配線へ対応の信号を伝達する複数の第２の配線、および
前記第１の配線の下層領域に形成され、それぞれが前記複数の第１の配線の予め定められた信号を受け、該受けた信号を論理処理して出力信号を生成する複数の論理回路を備える、半導体回路装置。
【請求項２】
前記複数の第１および第２の配線は、それぞれが直線的に配設されかつ各々が第１の端部と第２の端部とを有し、
前記所定の位置は、第１の点と前記第２の端部との間の位置であり、前記所定の位置は前記第１の点と前記第１の端部とを含み、
前記複数の信号は、前記第２の配線において前記第１の端部から前記第２の端部に向かって転送され、前記第１の端部と前記第１の点との間の距離は、前記第１の点と前記第２の端部との間の距離よりも短い、請求項１記載の半導体回路装置。
【請求項３】
前記所定の位置は、前記第１の点と、前記第２の端部と、前記第１の点と前記第２の端部との間の位置を含み、
前記第１の点は、前記第１の端部から前記第１の端部と前記第２の端部との間の距離の１／３倍の距離の位置である、請求項２記載の半導体回路装置。
【請求項４】
前記複数の信号を生成するドライブ回路、および
前記第２の配線それぞれに対応して前記第２の配線と交差する方向に配置され、それぞれが前記ドライブ回路からの対応の信号を転送する複数の第３の配線をさらに備え、各前記第３の配線は、対応の第２の配線と前記第１の端部に対応する領域で電気的に接続される、請求項２記載の半導体回路装置。
【請求項５】
前記複数の信号を生成するドライブ回路をさらに備え、
前記第２の配線は、前記第１の配線と異なる領域に配置され、かつ前記第１の配線と同一の配線層の配線で構成され、前記ドライブ回路からの信号を転送する、請求項１記載の半導体回路装置。
【請求項６】
前記複数の信号を生成するドライブ回路をさらに備え、
前記第２の配線は、対応の第１の配線の上層に２次元レイアウトにおいて重なり合うように配設され、前記ドライブ回路からの信号を伝達する、請求項１記載の半導体回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体回路装置に関し、特に、複数の信号をデコードして選択対象要素を選択する信号を生成する半導体回路装置に関する。より特定的には、この発明は、複数のアドレス信号をデコードするデコード回路の高速化のための構成に関する。
【０００２】
【従来の技術】
半導体装置においては、複数の対象回路または素子の１つを、選択信号に従って選択する回路が用いられることが多い。このような選択回路の典型例は、半導体記憶装置において、アドレス信号に従って、アドレス指定された記憶位置のデータを選択する信号を生成するアドレスデコード回路である。
【０００３】
ＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）、ＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）および不揮発性メモリなどにおいては、メモリセルが行列状に配列されている。データアクセス時において、一般的に、アドレス信号に従ってメモリセルの行および列を選択して、アドレス指定された位置のメモリセルを選択し、この選択メモリセルに対してデータの書込または読出を行う。
【０００４】
メモリセルを選択するために、メモリセルの行および列に対応して、単位アドレスデコード回路が配置される。メモリブロックおよびメモリバンクなどの構成については、ここでは考えない。最も単純なメモリセルアレイ構造を考える。これらの単位アドレスデコード回路に対して、それぞれ、予め割当てられたアドレス信号の組が印加される。アドレス指定された行または列に対応する単位アドレスデコード回路が選択されて、対応の行または列に対する選択信号が活性化される。
【０００５】
このようなアドレスデコード回路においては、単位アドレスデコード回路は同一構成を有しており、従って、同一構成の回路が繰返しメモリセル行または列に対応して配置される。各デコード回路に対するアドレス信号の組合せが異なる。同一構成の回路を繰返し配置することによって、レイアウトが簡略化され、また同一パターンが繰返し配置されるため、パターニングが正確かつ容易となり、回路動作特性を同じとすることができる。
【０００６】
半導体記憶装置においては、データを出来るだけ高速でアクセスすることが要求される。このような高速アクセスを実現するためには、アドレス信号をデコードして、アドレス指定された行または列をできる限り高速で選択状態へ駆動することが要求される。メモリセル行に対応して配置されるワード線を、高速で選択状態へ駆動するために、ワード線を上層のメタル配線で裏打ちするワード線杭打構造が用いられることがある。このようなワード線杭打構造の例は、特許文献１（特開平８−３２１５９０号公報）および特許文献２（特開平７−３０７４４６号公報）に示されている。ポリシリコンなどで形成される比較的抵抗の高いワード線を、低抵抗のメタル配線と電気的に接続することにより、ワード線の抵抗を等価的に低くして、高速でワード線駆動信号（またはワード線選択信号）を、ワード線の始端から終端まで伝達する。
【０００７】
【特許文献１】
特開平８−３２１５９０号公報
【０００８】
【特許文献２】
特開平７−３０７４４６号公報
【０００９】
【発明が解決しようとする課題】
メモリセル選択を高速で行なうためには、アドレスデコード動作をも高速で行なうことが要求される。アドレス信号の場合、単位デコード回路が各メモリセル行または列に対応して配置されるため、アドレス信号線には、数多くのデコード回路が接続され、その負荷が大きい。また、多数のデコード回路に対し、共通にアドレス信号線が配設されるため、その配線長も長くなる。したがって、このアドレス信号の配線容量および抵抗が大きく、ＲＣ時定数が大きくなり、高速でアドレス信号を切換えることができず、アクセスサイクル時間が長くなる。特に、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）のように、アドレス信号がスタティックに変化する場合、このアドレス信号の変化の遅延は、動作サイクル時間に対して大きな影響を及ぼす。
【００１０】
また、アドレス信号線の容量および抵抗による信号伝搬遅延により、アドレス信号線の始端および終端部に配置されるデコード回路に対するアドレス信号の到達時間が異なり、単位デコード回路の実際のデコード動作開始タイミングが異なる。したがって、アドレス信号のデコード結果が確定するタイミングが、この単位デコード回路の位置に応じて異なり、ワード線駆動回路などの次段回路の動作開始タイミングが、この最悪ケースの単位デコード回路の出力信号で決定され、高速アクセスを実現することができなくなるという問題が生じる。
【００１１】
また、次段回路の動作タイミングをできるだけ早くした場合、この最悪ケースに対する次段回路のマージンが小さくなり、正確な動作を保証することができない。
【００１２】
このような信号線の負荷の増大に起因する動作速度の低下は、半導体記憶装置におけるアドレス信号において典型的に現われる。しかしながら、一般に、制御信号に従って選択信号を生成するまたは動作モードを指定する信号を生成する他のデコード回路においても、同様に、１つの信号線に多くの同一構成の回路（繰返し回路）が接続され、その負荷が大きくなり、高速で信号線を駆動することができなくなるという問題が生じる。
【００１３】
前述の特許文献１においては、マスクＲＯＭ（リード・オンリ・メモリ）において、２つのメモリアレイの対称な位置に配設されたワード線両端をメタル裏打配線で接続する構成が示されている。しかしながら、この特許文献１においては、ワード線を駆動するデコード回路自体の高速化およびアドレス信号線負荷の問題については全く考慮されていない。また、メタル配線の裏打ちによるワード線全体の低抵抗化については考慮されているものの、１つのワード線上における信号伝搬遅延の分布の問題については何ら考慮していない。
【００１４】
また、前述の特許文献２においては、裏打メタル配線が隣接ワード線において異なる位置に配設されるように、１つのワード線について裏打メタル配線を離散的に配置している。その離散的な配置により、裏打メタル配線の列方向のピッチを小さくし、応じて、ワード線のピッチを小さくすることを図る。しかしながら、この構成の場合、１つのワード線について、メタル配線により裏打ちされる領域と、メタル配線により裏打ちされない領域とが存在し、１つのワード線において信号伝搬遅延が分布する。したがって、この特許文献２の構成の場合、高抵抗の下層ワード線の裏打ちされていない部分の影響が大きく現われ、ワード線全体を、高速で選択状態で駆動することができないという問題が生じる。
【００１５】
また、この特許文献２においても、アドレス信号をデコードする回路において高速でアドレス信号を変化させてデコード動作タイミングを早くすることについては何ら考察されていないし、また、アドレス信号の伝播遅延の問題については全く考慮していない。
【００１６】
それゆえ、この発明の目的は、高速でデコードすべき信号を信号線終端部まで転送することのできる半導体回路装置を提供することである。
【００１７】
この発明の他の目的は、デコード回路への信号到達時間差を十分に低減することのできる半導体回路装置を提供することである。
【００１８】
【課題を解決するための手段】
この発明に係る半導体回路装置は、複数の信号それぞれに対応して配置される複数の第１の配線と、これら第１の配線それぞれに対応してかつ並行して配置され、それぞれが対応の第１の配線へ対応の信号を伝達しかつ所定の位置で対応の第１の配線と電気的に接続される複数の第２の配線と、第１の配線の下層領域に形成され、それぞれが複数の第１の配線の予め定められた配線の信号を受け、該受けた信号を論理処理して出力信号を生成する複数の論理回路とを含む。
【００１９】
第１の配線には、複数の論理回路が接続され、その負荷容量が大きく、信号伝搬遅延が大きい。一方、第２の配線には論理回路は接続されていないため、高速で、信号を伝達することができる。これらの第１および第２の配線を、所定位置で電気的に接続することにより、第１の配線終端までこの第２の配線により信号を伝達することができ、応じて、等価的に第１の配線の抵抗および容量によるＲＣ遅延を低減できる。これにより、第１の配線の信号伝搬遅延の論理回路完のバラツキを低減することができ、高速で信号を変化させて実デコード動作を早いタイミングで行なうことができる。
【００２０】
【発明の実施の形態】
［実施の形態１］
図１は、この発明の実施の形態１に従う半導体回路装置の構成を概略的に示す図である。図１において、半導体回路装置は、デコード対象要素を含むデコード対象回路であるメモリブロック１と、このメモリブロック１のデータ記憶位置を特定するアドレスを発生するアドレス発生回路２と、アドレス発生回路２からのアドレス信号を伝達するアドレスバス３と、このアドレスバス３と分岐ノード４において接続され、アドレス発生回路２からのアドレス信号を伝達する分岐アドレスバス５と、この分岐アドレスバス５と所定の位置で接続配線７ａ−７ｃにより電気的に接続されてアドレス信号を伝達する実アドレスバス１０と、この実アドレスバス１０上のアドレス信号をデコードして、メモリブロック１のアドレス指定された記憶位置を選択するアドレスデコード回路１５を含む。
【００２１】
このアドレスデコード回路１５は、実アドレスバス１０上のアドレス信号の所定の組のビットをデコードするデコーダＤＥＣａからＤＥＣｎを含む。この実アドレスバス１０上のアドレス信号に従ってメモリブロック１の１ビットまたは複数ビットのメモリセルで構成される記憶位置が特定され、デコーダＤＥＣａ−ＤＥＣｎによりアドレス指定された記憶位置が選択される。
【００２２】
このメモリブロック１においては、メモリセルが行列状に配列されており、アドレスデコード回路１５は、メモリブロック１のメモリセル行を選択する行アドレスデコード回路であってもよく、またメモリブロック１のメモリセル列を選択する列アドレスデコード回路であってもよい。
【００２３】
デコーダＤＥＣａ−ＤＥＣｎは、同一構成を有し、与えられるアドレス信号ビットの組合せが異なる。デコーダＤＥＣａ−ＤＥＣｎは、与えられたアドレス信号ビットが予め割当てられたアドレスに対応するときには、その出力を選択状態へ駆動する。
【００２４】
この図１に示すように、実アドレスバス（第１の配線）１０には、デコーダＤＥＣａ−ＤＥＣｎが直接接続され、一方、分岐アドレスバス（第２の配線）５は、単にコンタクト７ａ−７ｃを介して実アドレスバス１０に接続されるだけである。したがって、この分岐アドレスバス５の負荷は、実アドレスバス１０に比べて小さく、高速で、アドレスバス３上にアドレス発生回路２から伝達されたアドレス信号を、その終端まで分岐ノード４から伝達することができる。
【００２５】
接続配線７ａ−７ｃは低抵抗の導電材料で構成されて、分岐アドレスバス５と実アドレスバスとを電気的に接続する。これにより、分岐アドレスバス５上のアドレス信号が実アドレスバス１０に伝達され、等価的に実アドレスバス１０の負荷が軽減され、高速で、アドレスデコード回路１５のデコーダＤＥＣａ−ＤＥＣｎへアドレス信号を伝達することができ、これらのデコーダＤＥＣａ−ＤＥＣｎにおけるアドレス信号の到達時間の時間差を低減することができる。すなわち、分岐アドレスバス５を実アドレスバス１０に対する裏打ち配線として利用することにより、高速でアドレス信号をアドレスデコード回路１５全体に渡って転送することが出来る。
【００２６】
図２は、図１に示すアドレスデコード回路１５の構成の一例を示す図である。図２においては、４ビットアドレスＡ０Ｐ、Ａ０Ｎ、Ａ１ＰおよびＡ１Ｎをデコードする回路を一例として示す。アドレスビットＡ０ＰおよびＡ０Ｎは、アドレス信号Ａ０から生成される相補アドレスビットであり、また、ビットＡ１ＰおよびＡ１Ｎは、アドレス信号Ａ１から生成される相補アドレスビットである。
【００２７】
アドレスデコード回路１５は、単位デコード回路として、デコーダＤＥＣ０−ＤＥＣ３を含む。これらのデコーダＤＥＣ０−ＤＥＣ３は、同一構成を有し、各々、ＮＡＮＤゲートＮＧと、このＮＡＮＤゲートＮＧの出力信号を反転してデコード信号を生成するインバータＩＶを含む。このインバータＩＶから、デコード結果を示す信号が生成され、メモリブロック１におけるワード線ドライブ回路または列選択ゲートなどへ与えられる。
【００２８】
デコーダＤＥＣ０−ＤＥＣ３の各々へは、アドレスビットＡ０ＰおよびＡ０Ｎの１ビットと、アドレスビットＡ１ＰおよびＡ１Ｎの１ビットが与えられる。これらの４ビットアドレスＡ０Ｐ、Ａ０Ｎ、Ａ１ＰおよびＡ１Ｎにより、デコーダＤＥＣ０−ＤＥＣ３の１つが選択される。
【００２９】
アドレスデコード回路１５においては、アドレスビットの数に応じて、数多くの同一構成のデコーダ（単位デコード回路）が配置される。したがって、各アドレスビットを伝達するアドレス信号線へ、数多くのデコーダの入力負荷容量が接続される。また、数多くのデコーダに対して信号を転送するため、その配線長も長くなる。従って、実アドレスバスのアドレス信号線の配線容量および配線抵抗が大きくなり、信号伝搬遅延が大きくなる。その信号伝搬遅延および伝播遅延分布を、図１に示す分岐アドレスバス５を裏打ち線として利用することにより抑制する。
【００３０】
図３は、図２に示すデコーダＤＥＣ０−ＤＥＣ３に含まれるＮＡＮＤゲートＮＧの構成の一例を示す図である。図３においては、デコーダＤＥＣ０に含まれるＮＡＮＤゲートＮＧを代表的に示す。このＮＡＮＤゲートＮＧは、アドレスビットＡ０ＰおよびＡ１Ｐを受ける。他のデコーダＤＥＣ１−ＤＥＣ３におけるＮＡＮＤゲートＮＧは、その与えられるアドレスビットの組合せが異なるだけであり、その構成は同一である。
【００３１】
図３において、ＮＡＮＤゲートＮＧは、電源ノードと出力線ＯＬの間に接続されかつそのゲートにアドレスビットＡ０Ｐを受けるＰチャネルＭＩＳトランジスタ（絶縁ゲート型電界効果トランジスタ）ＰＴ１と、電源ノードと出力線ＯＬの間に接続されかつそのゲートにアドレスビットＡ１Ｐを受けるＰチャネルＭＩＳトランジスタＰＴ２と、出力線ＯＬと接地ノードの間に直列に接続されるＮチャネルＭＩＳトランジスタＮＴ１およびＮＴ２を含む。ＭＩＳトランジスタＮＴ１およびＮＴ２のゲートへは、それぞそれ、アドレスビットＡ０ＰおよびＡ１Ｐが与えられる。
【００３２】
この図３に示すＮＡＮＤゲートＮＧにおいては、アドレスビットＡ０ＰおよびＡ１ＰがともにＨレベルのときには、ＭＩＳトランジスタＰＴ１およびＰＴ２がともに非導通状態、ＭＩＳトランジスタＮＴ１およびＮＴ２がともに導通状態となり、出力線ＯＬは、接地電圧ＧＮＤレベルに放電される。
【００３３】
一方、アドレスビットＡ０ＰおよびＡ１Ｐの少なくとも一方が、Ｌレベルのときには、ＭＩＳトランジスタＮＴ１およびＮＴ２の少なくとも一方が非導通状態となり、出力線ＯＬの放電経路が遮断される。一方、ＭＩＳトランジスタＰＴ１およびＰＴ２の少なくとも一方が導通状態となり、出力線ＯＬは電源電圧Ｖｃｃレベルに駆動される。
【００３４】
このＮＡＮＤゲートＮＧにおいては、選択時、出力線ＯＬは、接地電圧ＧＮＤレベルに駆動され、次段のインバータＩＶにより、対応のデコーダ出力が、Ｈレベルに駆動される。
【００３５】
ＮＡＮＤゲートＮＧにおいては、与えられるアドレスビットの数に応じて、その構成要素のＭＩＳトランジスタの数が設定される。
【００３６】
図４は、図３に示すＮＡＮＤゲートのレイアウトの一例を概略的に示す図である。図４において、アドレスビットＡ０Ｐ、Ａ０Ｎ、Ａ１ＰおよびＡ１Ｎをそれぞれ伝達する第１の配線２０ａ−２０ｄが、所定の間隔をおいて、図の水平方向に配置される。これらの第１配線２０ａ−２０ｄは、それぞれ、たとえば第１メタル配線で構成され、アドレスデコード回路に含まれる複数のデコーダに共通に設けられる。
【００３７】
第１配線２０ａおよび２０ｂの配置領域の下層領域に、ＰチャネルＭＩＳトランジスタを配置するトランジスタ配置領域２２が設けられ、また第１配線２０ｃおよび２０ｄの配設される領域の下層領域に、ＮチャネルＭＩＳトランジスタを配置するトランジスタ配置領域２４が設けられる。これらのトランジスタ配置領域２２および２４においては、それぞれ、トランジスタが形成する活性領域２３および２５が設けられる。
【００３８】
活性領域２３は、Ｎ型基板（図示せず）表面に形成されるＰ型不純物領域（拡散層）を含み、図３に示すＰチャネルＭＩＳトランジスタＰＴ１およびＰＴ２が形成される。活性領域２５は、図示しないＰ型基板領域表面に形成するＮ型不純物領域（拡散層）を含み、図３に示すＮチャネルＭＩＳトランジスタＮＴ１およびＮＴ２が形成される。これらの活性領域２３および２５は、それぞれ、トランジスタ配置領域２２および２４において、所定の間隔で形成される。活性領域２３および２５各々において、２つのトランジスタを形成することによりトランジスタ配置領域のレイアウト面積を低減する。
【００３９】
第１配線２０ａ−２０ｄと交差するように、たとえば第２ポリシリコン配線で構成される内部配線３０−３４が配置される。内部配線３０は、スルーホールＨ１を介して、第１配線２０ａに接続され、また内部配線３１は、スルーホールＨ２を介して第１配線２０ｃに接続される。内部配線３２および３４は、それぞれ、接地電圧ＧＮＤおよび電源電圧ＶＣＣを伝達する。内部配線３３は、活性領域２３および２５に、それぞれコンタクトＶＨ６およびＶＨ８を介して電気的に接続される。この内部配線３３は、図の水平方向に延在する内部配線３６を介して、内部配線３４と平行に延在する内部配線３５に接続される。内部配線３５は、図３に示す出力線ＯＬを構成する。
【００４０】
内部配線３４は、活性領域２３にまで水平方向に延在する配線４４および４５およびコンタクトＶＨ５およびＶＨ７を介して、活性領域２３に接続される。それににより、活性領域２３に接続されるＰチャネルＭＩＳトランジスタに、電源電圧ＶＣＣが供給される。内部配線３２は、図の水平方向に活性領域２５にまで延在する配線４７およびコンタクトＶＨ９を介して、活性領域２５に接続される。これにより、活性領域２５に形成されるＮチャネルＭＩＳトランジスタのソースに接地電圧ＧＮＤが供給される。
【００４１】
活性領域２３を横切って、図の水平方向に、例えば第１ポリシリコンで構成されるゲート電極配線４０および４２が、コンタクトＶＨ６を挟むように形成される。ゲート電極配線４０は、ビアホールＶＨ１を介して内部配線３０に電気的に接続され、ゲート電極配線４１は、バイアホールＶＨ３を介して内部配線３１に電気的に接続される。活性領域２３に形成されるＰチャネルＭＩＳトランジスタのゲートへ、内部配線３０および３１を介してアドレスビットＡ０ＰおよびＡ１Ｐが供給される。
【００４２】
活性領域２５を横切るように、また、ゲート電極配線４２および４３が所定の間隔をおいて配置される。ゲート電極配線４２は、バイアホールＶＨ２を介して内部配線３０に接続され、またゲート電極配線４３は、バイアホールＶＨ４を介して内部配線３１に電気的に接続される。これらのバイアホールＶＨ２およびＶＨ４により、活性領域２５に形成されるＮチャネルＭＩＳトランジスタのゲートへ、内部配線３０および３１からアドレスビットＡ０ＰおよびＡ１Ｐがそれぞれ供給される。
【００４３】
この図４に示すレイアウトにおいて、アドレスビットの数が増大した場合、電源電圧ＶＣＣおよび接地電圧ＧＮＤを伝達する内部配線３２および３４が、各アドレスビットに対応して形成されるトランジスタに共通に図の垂直方向に連続的に延在して配置される。また出力線ＯＬを構成する内部配線も同様に、図４の垂直方向に連続的に延在して形成される。一方、内部配線３０および３１は、このトランジスタ形成領域２２および２４に対応する領域においてのみ配置される。アドレスビット数が増大した場合の、各追加のアドレスビットに対しては、同様ＰチャネルＭＩＳトランジスタを配置するトランジスタ形成領域およびＮチャネルＭＩＳトランジスタを形成するトランジスタ配置領域が同様に配置され、この図４に示すレイアウトと同様のレイアウトがそれぞれの他のアドレスビットに対応して配置される。
【００４４】
この図４に示す構成において、したがって、内部配線３０および３１は、単にアドレス信号Ａ０（ビットＡ０Ｐ，Ａ０Ｎ）およびＡ１（ビットＡ１Ｐ，Ａ１Ｎ）に対応するトランジスタ領域においてのみ配置される。しかしながら、ゲート電極配線４０−４３が、内部配線３０および３１と接続するために、図４の水平方向に比較的長い距離にわたって延在して配置される。このため、第１配線２０ａ−２０ｄに対して、大きな抵抗が形成され、また寄生容量が形成され、信号伝搬遅延の要因となる。
【００４５】
他のデコーダは、この図４に示すレイアウトと同様のレイアウトを持って、トランジスタ形成領域２２および２４に配置される。
【００４６】
図５は、この発明の実施の形態１に従う半導体回路装置のレイアウトを概略的に示す図である。図５においては、この図４に示すＮＡＮＤゲートＮＧと対応して配置される部分の構成を示す。ＮＡＮＤゲートＮＧは、図４に示すＮＡＮＤゲートと同じレイアウトを有し、活性領域２３および２５それぞれにおいて、２つのＭＩＳトランジスタが形成され、アドレスビットＡ０Ｐ、Ａ０Ｎ、Ａ１ＰおよびＡ１Ｎのデコードを行なう。
【００４７】
図５に示す配置においては、第１配線２０ａ−２０ｄと並列に、たとえば第２メタル配線で構成される低抵抗の第２配線５０ａ−５０ｄが配置される。これらの第２配線５０ａ−５０ｄは、それぞれ、スルーホールＨＬａ−ＨＬｄを介して、第１配線２０ａ−２０ｄに電気的に接続される。図５においては、第１配線２０ａ−２０ｄと第２配線５０ａ−５０ｄとは、その位置がずれているように示される。しかしながら、これは、第１配線２０ａ−２０ｄと第２配線５０ａ−５０ｄとの多層構造により、アドレスビットＡ０Ｐ、Ａ０Ｎ、Ａ１ＰおよびＡ１Ｎを伝達する構成を明確に示すためであり、これらの第２配線５０ａ−５０ｄは、それぞれ、対応の第１配線２０ａ−２０ｄと、２次元レイアウトにおいて互いに重なり合うように平行に整列して配置される。
【００４８】
第１配線２０ａはスルーホールＨ１を介して内部配線３０に接続され、第１配線２０ｃが、スルーホールＨ２を介して内部配線３１に接続される。これらの内部配線３０は、図４に示すレイアウトと同様、バイアホールＶＨ１およびＶＨ２を介してゲート電極配線４０および４２にそれぞれ接続され、また内部配線３１が、バイアホールＶＨ３およびＶＨ４を介して、それぞれ、ゲート配線４１および４３に接続される。
【００４９】
したがって、これらの第２配線５０ａ−５０ｄにおいては、内部配線およびゲート電極配線は何ら接続されない。したがって、この第２配線５０ａ−５０ｄにおいては、配線抵抗および配線容量は小さく、高速で、対応のアドレスビットＡ０Ｐ、Ａ０Ｎ、Ａ１ＰおよびＡ１Ｎをその終端部まで伝達することができ、応じて、第１配線２０ａ−２０ｄの配線抵抗および配線容量による信号伝搬遅延を等価的に低減でき、高速で、第１配線２０ａ−２０ｄの終端部までアドレスビットを伝達することができる。
【００５０】
また、第１配線２０ａから２０ｄと第２配線５０ａから５０ｄとを同一の配線材料で構成することにより、先の特許文献２の構成と異なり、上層配線の許容線幅が、下層配線のピッチ条件を制限することがなく、これらの第１および第２配線を許容最小ピッチで配置することができ、配線レイアウト面積の増大を抑制することが出来る。
【００５１】
図６は、この発明の実施の形態１における第１配線と第２配線の接続の電気的等価回路を概略的に示す図である。図６においては、第１配線２０と第２配線５０を代表的に示す。これらの第１配線２０および第２配線５０は、所定間隔で配置されるスルーホールＨＬ０、ＨＬ１およびＨＬ２において、図１に示すコンタクト７ａ−７ｃに対応する導電材ＣＮＴａ、ＣＮＴｂおよびＣＮＴｃにより電気的に接続される。第２配線５０上には、図１に示すアドレス発生回路２からのアドレスビットＡｉが伝達される。
【００５２】
第１配線２０においては、図４および図５に示すように、ゲート電極配線４０−４３および内部配線３０および３１の抵抗および容量が接続される。図６においては、スルーホールＨＬ０およびＨＬ１の間の領域、およびスルーホールＨＬ１およびＨＬ２の間の領域において、第１配線２０に、配線抵抗Ｒｐおよび配線容量Ｃｐが存在する状態を示す。第２配線５０には、単にアドレスビットＡｉが伝達されるだけであり、第２配線５０の配線抵抗および寄生容量は、第１配線２０の配線抵抗および寄生容量に比べて十分無視することができるものと考える。
【００５３】
この図６に示すように、第２配線５０においては、その終端のスルーホールＨＬ２まで、高速で、アドレスビットＡｉが伝達される。一方、第１配線２０においては、スルーホールＨＬ０およびＨＬ１において導電材ＣＮＴａおよびＣＮＴｂを介してアドレスビットＡｉが伝達されてまたスルーホールＨＬ２における導電材ＣＮＴｃにより、アドレスビットＡｉが伝達される。したがって、第１配線２０において、アドレスビットＡｉが配線抵抗Ｒｐおよび配線容量Ｃｐを介して順次転送される場合に比べて、高速で、アドレスビットＡｉを第１配線２０の各部分に転送でき、また、第１配線２０の終端部分まで高速でアドレスビットＡｉを転送することができる。
【００５４】
また、この場合、スルーホールＨＬ０およびＨＬ１の間の領域およびスルーホールＨＬ１およびＨＬ２の間の領域において、第１配線２０は、その両側から、アドレスビットＡｉが伝達されるため、第１配線２０の各部における信号伝搬遅延をより低減することができる。したがって、第１配線２０においては、スルーホールＨＬ０−ＨＬ２が形成される領域において、ほぼアドレスビットの到達時間を均一化することができる。
【００５５】
また、この第１配線２０の始端からスルーホールＨＬ０までの始端領域においては、アドレスビットＡｉが、スルーホールＨＬ０から始端部分に向かって伝達される。したがって、この第１配線２０の始端領域において、同様、配線抵抗および寄生容量が存在する場合においても、その領域の配線抵抗および配線容量による時定数で、アドレスビットＡｉが伝達される。この始端領域部分においては、スルーホールＨＬ０からアドレスビットを転送することにより、第２配線５０の信号伝播遅延が存在する場合において、この第１配線２０における信号到達時間を、始端からもアドレスビットを転送する場合に較べて、均一化することができ、第１配線２０全体に渡って信号（アドレスビット）の到達時間差を十分に低減することが出来る。この第１配線２０の始端部領域における信号伝搬遅延については、後に詳細に説明する。
【００５６】
第１配線２０および第２配線５０が、ともに同一材料のメタル配線で構成される場合においても、一般に、上層のメタル配線は、下層メタル配線に較べて電気的特性が優れている。これは、下層に形成される配線は、ストレス耐性を強くするために、不純物を添加して、その強度が強くされる。したがって、これらの第１配線２０および第２配線５０が、同一材料で構成されるメタル配線（たとえば銅またはアルミニウム配線）であっても、第２配線５０が、第１配線２０の上層に形成される場合、第２配線５０の電気的特性は、第１配線２０よりも優れている。したがって、高速で、アドレスビットＡｉを、第１配線２０の各部へ伝達することができる。
【００５７】
特に、第１配線２０の始端部領域へは、スルーホールＨＬ０を介して第２配線５０からアドレスビットＡｉを伝達し、この第１配線２０の始端部には、アドレスビットＡｉを伝達するドライバを結合せず、スルーホールＨＬ０−ＨＬ２の配置位置を後に説明する所定の条件を満たすように定める。この配置により、第１配線２０における配線抵抗Ｒｐおよび配線容量Ｃｐによる信号伝搬遅延の影響を効果的に利用して、デコーダ間の信号遅延のバラツキを抑制することができ、実際のデコード動作（確定アドレスビットをデコードする動作）を早いタイミングで行なうことができる。
【００５８】
図７は、この発明の実施の形態１における配線の配置の断面構造を概略的に示す図である。図７において、半導体基板領域６０表面に、活性領域６２が形成される。この活性領域６２は、図５に示す活性領域２３または２５に対応し、半導体基板領域６０表面に形成されるフィールド絶縁膜６１ａおよび６１ｂによりその領域が規定される。活性領域６２上に、ゲート絶縁膜６３を介してゲート電極配線６６が形成される。ゲート電極配線６６は、図５に示すゲート電極配線４０−４３のいずれかに対応し、活性領域６２の外部に形成されるフィールド絶縁膜６１ａおよび６１ｂ上にまで延在する。このゲート電極配線６６が、バイアホールＶＨｂの導電材により、内部配線６５に電気的に接続される。この内部配線６５は、図５に示す内部配線３０または３１に対応する。
【００５９】
この内部配線６５は、さらに、バイアホールＶＨａに形成される導電材を介して、第１配線２０に電気的接続される。この第１配線２０が、スルーホールＨＬを介して、第２配線５０に電気的に接続される。これらの第１配線２０および第２配線５０は、平行に配置される。この図７に示す断面構造は、図５に示す配線の配置構造を概略的に示すだけであり、図５に示すレイアウトにおいて、たとえば、ゲート電極配線４０と内部配線３０とバイアホールＶＨ１とスルーホールＨＬ１とスルーホールＨＬａとを通る部分の断面構造に対応する。
【００６０】
したがって、図５に示すように、この図７に示す断面構造において、内部配線６５と同一配線層に、内部配線３１および接地電圧ＧＮＤを伝達する内部配線（図４の内部配線３２）に対応する配線がそれぞれ分離して設けられる。しかしながら、図７においては、単に配線構造を示すため、これらの内部配線３１および接地線（ＧＮＤ）は示していない。
【００６１】
図５において、電源電圧ＶＣＣを伝達する内部配線およびこのＮＡＮＤゲートの出力線ＯＬに対応する内部配線が示されている。アドレスビットＡｉを伝達する配線を多層構造とすることにより、アドレスビットＡｉを高速で変化させて、デコーダ（ＮＡＮＤゲートＮＧ）の出力線ＯＬを、接地電圧ＧＮＤまたは電源電圧ＶＣＣレベルに早いタイミングで設定することができる。
【００６２】
なお、上述の説明においては、デコーダが、ＮＡＮＤゲートと、その出力信号を受けるインバータとで構成されている。しかしながら、デコーダが、ＮＡＮＤゲート単体で構成され、インバータが、例えば、対応のワード線を駆動するワード線ドライバとして用いられてもよい。従って、デコーダの構成としては、図１に示す構成に限定されない。アドレスビットの組をデコードして、該デコード結果を示す信号を生成する回路であれば、本発明は適用可能である。
【００６３】
以上のように、この発明の実施の形態１に従えば、アドレスビットを伝達する配線を、デコーダが接続される第１配線と、アドレスビットを転送する第２配線との多層構造とし、これらの第１および第２配線を所定の位置で電気的に接続しており、高速で第１配線の終端部まで、アドレスビットを転送することができ、応じて、デコーダ間のアドレスビット到達時間差のバラツキを低減することができる。
【００６４】
また、アドレス信号線を多層構造としており、これらの多層配線は、２次元レイアウトにおいて重なり合うように配置されており、配線レイアウト面積の増大を抑制することが出来る。
【００６５】
また、これらの多層配線は、すべて同一材料のメタル配線で構成することにより、上層配線のピッチ条件に合せて下層配線のピッチ条件を変更する必要がなく、配線レイアウト面積の増大を抑制することが出来る。
【００６６】
［実施の形態２］
図８は、この発明の実施の形態２に従う配線のレイアウトを概略的に示す図である。図８において、第１配線２０ａ−２０ｄに整列して、かつこれらの第１配線２０ａ−２０ｄの上層に、第２配線５０ａ−５０ｄが配列される。これらの第２配線５０ａ−５０ｄは、それぞれスルーホールＴＨ０−ＴＨ３を介して、図の垂直方向に延在するアドレス配線（第３の配線）７０ａ−７０ｄに接続される。
【００６７】
これらのアドレス配線７０ａ−７０ｄは、例えば第１メタル配線で構成され、それぞれドライバＤＲ０−ＤＲ３により駆動される。これらのドライバＤＲ０−ＤＲ３は、図１に示すアドレス発生回路２に含まれるバッファ回路であってもよく、また図１に示すアドレスバス３の配線の途中に配置されるリピータであってもよい。
【００６８】
第１配線２０ａおよび第２配線５０ａは、所定の間隔で配置されるスルーホールＨＬＡ０−ＨＬＡ２により電気的に接続される。第２配線５０ｂは、第１配線２０ｂと、所定の間隔で配置されるスルーホールＨＬＢ０−ＨＬＢ２を介して電気的に接続される。第１配線２０ｃは、第２配線５０ｃと、所定の間隔で配置されるスルーホールＨＬＣ０−ＨＬＣ２により電気的に接続される。第１配線２０ｄは、第２配線５０ｄと、所定の間隔で配置されるスルーホールＨＬＤ０−ＨＬＤ２と電気的に接続される。これらのスルーホールＨＬＡ０−ＨＬＡ２、ＨＬＢ０−ＨＬＢ２、ＨＬＣ０−ＨＬＣ２およびＨＬＤ０−ＨＬＤ２は、それぞれ、第１配線２０ａ−２０ｄを３分割する位置に配置される。したがって、第１配線２０ａ−２０ｄ各々の全体の長さが、ほぼ３・ＬＣの場合、第１配線２０ａ−２０ｄそれぞれにおいて、スルーホールが間隔ＬＣで配置される。
【００６９】
スルーホールＨＬＡ０−ＨＬＢ０が、第２配線５０ａ−５０ｄの始端から、距離ＬＢのところに配置される。距離ＬＢは、第２配線５０ａ−５０ｄそれぞれの全体の長さＬＡの１／３倍である。したがって、第２配線５０ａ−５０ｄの始端（スルーホールＴＨ０−ＴＨ３が設けられている部分）からこの第２配線の全体の長さの１／３倍の長さの地点から先端の領域においてスルーホールＨＬＡ０−ＨＬＡ２からＨＬＢ０−ＨＬＢ２を配置する。
【００７０】
図８においては、第２配線５０ａから５０ｄのそれぞれの先端部を始端として距離ＬＢを測定している。しかしながら、アドレス配線７０ａから７０ｄを配置する領域外の位置、すなわち、アドレス配線７０ｄに隣接しかつアドレス配線７０ｄの図の右側の位置を、第２配線５０ａから５０ｄの始端として、距離ＬＢが測定されてもよい。
【００７１】
図９は、図８に示す配線レイアウトの電気的等価回路を概略的に示す図である。図９においては、１つの第２配線５０と１つの第１配線２０を代表的に示す。第１配線２０および第２配線５０は、スルーホールＨＬ０、ＨＬ１およびＨＬ２各々を介して電気的に接続される。スルーホールＨＬ０およびＨＬ１は、第１配線２０を３等分する位置に配置され、スルーホールＨＬ２が、第１配線２０のほぼ終端部に配置される。
【００７２】
スルーホールＨＬ０と第２配線５０の始端部との間の距離は、図８に示すようにＬＢであり、この距離ＬＢは、第２配線全体の長さ（始端部から終端部までの距離）ＬＡの１／３倍である。この第２配線５０の始端は、先端部でもよくまた、アドレス配線の配置領域外部の位置であってもよい。図８においては、従って、第２配線５０の始端部を、アドレス配線と接続するスルーホールＴＨの右側の適当な位置に配置されるように示す。
【００７３】
第１配線２０の全体の長さは、３・ＬＣであり、スルーホールＨＬ０、ＨＬ１およびＨＬ２は、第１配線２０の始端（右先端部）から間隔ＬＣで配置される。
【００７４】
第２配線５０においてはアドレスビットＡｉが転送される。このアドレスビットＡｉは、スルーホールＴＨを介して対応のドライバから、第２配線５０に伝達される。この第２配線５０上に伝達されたアドレスビットは、スルーホールＨＬ０−ＨＬ２それぞれを介して、対応の第１配線２０上に伝達される。
【００７５】
第１配線２０は、スルーホールＨＬ０およびＨＬ１により、それぞれの長さが、ほぼＬＣの３つの領域ＲＧ０、ＲＧ１およびＲＧ２に分割される。第１配線２０の領域ＲＧ０−ＲＧ２それぞれにおいて、配線抵抗Ｒｐおよび配線容量Ｃｐが存在する。領域ＲＧ０においては、スルーホールＨＬ０を介して電荷が供給され、寄生容量Ｃｐの充電が行なわれる。領域ＲＧ１においては、スルーホールＨＬ０およびＨＬ１からの電荷により、寄生容量Ｃｐが充電される。同様、領域ＲＧ２において、寄生容量Ｃｐが、スルーホールＨＬ１およびＨＬ２からの電荷により充電される。寄生容量Ｃｐの充電により、第１配線２０の電圧レベルが上昇する。寄生容量Ｃｐの放電も同様、スルーホールＨＬ０からＨＬ２を介して行なわれる。
【００７６】
第２配線５０においては、スルーホールＴＨから終端部のスルーホールＨＬ２に向かってアドレスビットＡｉが伝達される。この第２配線５０における信号伝搬遅延が存在する場合、スルーホールＨＬ０からＨＬ２に向かって順次第２配線５０の電圧レベルが上昇する。最も遅くアドレスビットが到達する終端部のスルーホールＨＬ２からの電流は、領域ＲＧ２の寄生容量Ｃｐを充電するために利用され、２方向に分流しない。したがって、この第２配線５０における信号伝搬遅延の影響を相殺して、領域ＲＧ２およびＲＧ１において、ほぼ同じ速度で、充電が行なわれる。
【００７７】
領域ＲＧ０およびＲＧ１は、スルーホールＨＬ０を介して同じタイミングで、充電が行なわれる。領域ＲＧ０においては、スルーホールＨＬ０を介して電流が供給されるだけである。寄生容量Ｃｐは、対応の配線部分において分布する浮遊容量であり、また、第１配線２０は連続的に延在しており、領域ＲＧ０およびＲＧ１においては、寄生容量Ｃｐおよび配線抵抗Ｒｐが同じであり、ＲＣ遅延（時定数）も同じである。従って、これらの領域ＲＧ０およびＲＧ１において電圧分布がほぼ同じとなり（電圧分布に応じて領域ＲＧ０およびＲＧ１に対するスルーホールＨＬ０からの分流電流量が調整され）、これらの領域ＲＧ０およびＲＧ１においてスルーホールＨＬ０からの電荷により、ほぼ同一速度で、寄生容量Ｃｐの充電が行なわれる。これにより、第１配線２０の始端（スルーホールＴＨに近い側）と第２配線５０とをスルーホールを介して接続する場合に比べて、領域ＲＧ０−ＲＧ２における電圧上昇速度のバラツキを抑制することができる。応じて、この第１配線２０における始端および終端における信号伝搬遅延のずれを小さくすることができ、デコーダのデコード動作開始タイミングのバラツキをより小さくすることができる。
【００７８】
アドレスビットＡｉが立下がるときの寄生容量Ｃｐ放電時の動作についても同様であり、領域ＲＧ０からＲＧ２において、ほぼ同じ速度で寄生容量（浮遊容量）Ｃｐの放電が行なわれる。
【００７９】
なお、図８に示すレイアウトにおいては、ドライバＤＲ０−ＤＲ３からのアドレスビットを伝達するアドレス配線７０ａ−７０ｄの配置領域において、スルーホールＴＨ０−ＴＨ３が分布しており、このため、スルーホールＴＨ０−ＴＨ３とスルーホールＨＬＡ０−ＨＬＤ０の間の距離が異なる。しかしながら、この信号線７０ａ−７０ｄの配置領域における第２配線５０ａ−５０ｄ上の信号伝搬遅延をほぼ無視することにより、これらの第１配線２０ａ−２０ｄおよび第２配線５０ａ−５０ｄに対する裏打ち用のスルーホールを、平行に整列して配置することができる。
【００８０】
また、アドレス配線７０ａから７０ｄの配置領域における第２配線５０ａから５０ｄの信号伝播遅延が、これらの図８に示すアドレス配線７０ａ−７０ｄのスルーホールＴＨ０−ＴＨ３の位置のずれにより、第２配線５０ａ−５０ｄにおいて、スルーホールＴＨ０−ＴＨ３からの電流の分流（両方向）が生じ、スルーホールＴＨ０−ＴＨ３とスルーホールＨＬＡ０−ＨＬＤ０の間の距離の差がこのアドレス配線配置領域における電流の分流により相殺される場合には、これらの第１配線２０ａ−２０ｄと第２配線５０ａ−５０ｄとを接続するスルーホールを整列して配置しても特に問題は生じない。
【００８１】
なお、この第１配線２０ａ−２０ｄと第２配線５０ａ−５０ｄとの電気的接続を形成する裏打ち用のスルーホールを、アドレス信号線７０ａ−７０ｄと第２配線５０ａ−５０ｄとの電気的接続を形成するスルーホールＴＨ０−ＴＨ３の位置ずれに合せてずらせて配置してもよい。
【００８２】
いずれの裏打ち用のスルーホールの配置でも、また第２配線の始端がその先端部およびアドレス配線配置領域外部のいずれであっても、第１配線における信号伝播遅延の分布を抑制することができ、応じて、デコーダに対するアドレスビット到達時間差を低減することができる。
【００８３】
この図８に示す配置においては、第１配線２０ａ−２０ｄにおけるスルーホールの間隔は、ＬＣである。この間隔ＬＣは、電気的には（上述の第２配線の信号伝播遅延を考慮すると）、実質的にＬＡ／３（＝ＬＢ）の長さに等しい。従って、第２配線５０の始端部をその先端に設定してもまたアドレス配線配置領域と第１配線先端部との間の領域に設定しても、デコード回路全体におけるアドレスビットの変化タイミングの分布を抑制することが出来る。
【００８４】
図８に示す配置において、第２配線５０ａ−５０ｄの始端からその全体の長さＬＡの１／３倍の地点と第２配線５０ａ−５０ｄの終端部との間の領域に、裏打ち用のスルーホールＨＬ０からＨＬ２を配置して、第１配線２０ａから２０ｄ各々を実質的に３等分割している。裏打ち用のスルーホールが、第２配線５０ａ−５０ｄそれぞれにおいてＭ個配置され、第１配線２０ａ−２０ｄが、実質的にＭ等分割される場合には、第１配線２０ａ−２０ｄと第２配線５０ａ−５０ｄとの間のスルーホールは、第２配線５０ａ−５０ｄの始端から距離ＬＡ／Ｍの位置からそれぞれの終端までの間に等間隔で配置される。
【００８５】
図１０は、この発明に従う配線レイアウトの具体的適用例を示す図である。図１０において、アドレス信号は、メモリブロックＭＢに含まれるメモリセルＭＣを指定するために用いられる。このメモリブロックＭＢにおいては、メモリセルＭＣが行列状に配列され、メモリセル行それぞれに対してワード線ＷＬが配置され、また、メモリセル列それぞれに対応してビット線対ＢＬＰが配置される。図１０においては、１つのワード線ＷＬと、１つのビット線対ＢＬＰと、これらの交差部に対応して配置されるメモリセルＭＣを示す。
【００８６】
メモリブロックＭＢが、列方向に沿って複数個繰返し配置されて、１つのメモリアレイ（メモリマット）が形成される。
【００８７】
このメモリブロックＭＢに対応して、デコード動作を行なってアドレス指定されたワード線を選択状態へ駆動するロウデコード回路ＲＤが設けられる。このロウデコード回路ＲＤ内においては、第２配線５０が配置され、この第２配線５０には、スルーホールＨＬが、所定の間隔で配置される。第２配線５０下層に、第２配線５０と整列して第１配線が配置される。第２配線５０は、対応のロウデコード回路ＲＤの配置領域内においてのみ延在して配置される。
【００８８】
ロウデコード回路ＲＤは、メモリブロックＭＢのメモリセル行（ワード線）に対応して配置されるロウデコーダを含み、これらのロウデコーダが、対応の第１配線に結合される。
【００８９】
第２配線５０は、配線領域７６においてスルーホールＴＨを介して図８に示すアドレス配線７０ａ−７０ｄを含むローカルアドレスバス７０に結合される。このアドレスバス７０は、ドライブ回路７５を介してアドレスバス３に結合される。このドライブ回路７５は、図８に示すドライバＤＲ０−ＤＲ３を含む。ドライブ回路７５およびローカルアドレスバス７０が、図１に示す分岐ノード４に相当する。
【００９０】
この図１０に示す配置の場合、（メイン）アドレスバス３を、複数のメモリブロックＭＢに共通に設け、ドライブ回路７５により、各メモリブロックＭＢに対応するロウデコード回路ＲＤへアドレス信号を分配し、配線領域７６において、アドレス配線７０と第２配線５０とをスルーホールＨＬを介して電気的に接続する。これにより、（メイン）アドレスバス３の負荷を軽減でき、複数のメモリブロックに対し高速でアドレス信号を伝達する。
【００９１】
また、ロウデコード回路ＲＤにおいて、信号線の第１配線および第２配線とを多層構造とすることにより、高速で、アドレス信号を伝達することができる。
【００９２】
なお、上述の説明においては、ロウデコード回路ＲＤへは、アドレス信号が与えられて、ロウデコード回路ＲＤがアドレス信号をデコードしていると説明している。しかしながら、このロウデコード回路ＲＤは、アドレス信号をプリデコード信号が与えられ、ロウデコード回路ＲＤにおいてプリデコード信号をさらにデコードする構成が用いられてもよい。
【００９３】
また、図１０に示すドライブ回路７５へは、メモリブロックが特定するブロック選択信号が与えられ、対応のメモリブロックが選択状態に駆動されたときに、ドライブ回路７５が、ローカルアドレスバス７０を駆動するように構成されてもよい。
【００９４】
また、デコード回路として、列選択信号を生成するコラムデコード回路が用いられてもよい。コラムデコード回路の場合、複数のメモリブロックＭＢに対して共通にコラムデコード回路が配置されてもよく、また、混載ＤＲＡＭの場合のように、内部データ線がメモリアレイ上に渡って配置される場合には、コラムデコード回路が各メモリブロックに対応して配置されてもよい。また、コラムデコード回路はコラムプリデコード信号を受けるように構成されてもよい。
【００９５】
以上のように、この発明の実施の形態２に従えば、第１配線とその上層の第２配線との間のスルーホールを、第２配線の始端から所定距離以上離れた領域から第２配線の終端までの間の領域に形成している。したがって、第１配線において、スルーホール間の配線容量および浮遊容量をほぼ均一にすることができ、第１配線の信号に従ってデコード動作を行なうデコーダへの信号到達タイミングのバラツキを抑制することができる。
【００９６】
［実施の形態３］
図１１は、この発明の実施の形態３に従う半導体回路装置の配線レイアウトを概略的に示す図である。図１１においては、図４に示すレイアウトと同様、第１配線２０ａ−２０ｄが、図の水平方向に直線的に延在して配置される。これらの第１配線２０ａ−２０ｄそれぞれには、アドレスビットＡ０Ｐ、Ａ０Ｎ、Ａ１ＰおよびＡ１Ｎがそれぞれ伝達される。第１配線２０ａ−２０ｄの配置領域にトランジスタ形成領域が、水平方向に図４に示す構成と同様配置され、活性領域内にトランジスタが形成されて、ＮＡＮＤゲートＮＧが配置される。この図１１に示すＮＡＮＤゲートＮＧのレイアウトは、図４に示すＮＡＮＤゲートＮＧのレイアウトと同じである。このＮＡＮＤゲートＮＧ単独で、デコーダが構成されてもよい。
【００９７】
第１配線２０ａ−２０ｄと平行に、これらの第１配線２０ａ−２０ｄと同一の配線層に、第２配線８０ａ−８０ｄが設けられる。これらの第２配線８０ａ−８０ｄには、それぞれ、図示しないドライバからのアドレスビットＡ０Ｐ、Ａ０Ｎ、Ａ１ＰおよびＡ１Ｎが伝達される。
【００９８】
これらの第１配線２０ａ−２０ｄは、第２配線８０ａ−８０ｄと、それぞれ、接続配線８２ａ−８２ｄにより、スルーホールＨＨａ−ＨＨｄおよびＨＩａ−ＨＩｄを介して電気的に相互接続される。この接続配線８２ａ−８２ｄは、たとえば第２ポリシリコン配線で構成される。
【００９９】
この図１１に示す配置においては、第２配線８０ａ−８０ｄおよび第１配線２０ａ−２０ｄは、同一配線層に平行に、異なる位置に配置される。第１配線２０ａ−２０ｄには、ＮＡＮＤゲートＮＧのゲート電極配線が接続される。一方、第２配線８０ａ−８０ｄは、単に接続配線８２ａ−８２ｄがそれぞれ接続されるだけである。これらの接続配線８２ａから８２ｄは、ゲート電極配線に比べて、その配線抵抗および容量は十分小さい（ゲート電極配線にはＭＩＳトランジスタのゲート容量が接続される）。従って、第２配線８０ａ−８０ｄは、第１配線２０ａ−２０ｄに比べて負荷が小さく、高速でアドレスビットＡ０Ｐ、Ａ０Ｎ、Ａ１ＰおよびＡ１Ｎを伝達することができる。すなわち、この図１１に示す配置においては、同一配線層において別の位置に設けられる第２配線８０ａ−８０ｄを、第１配線２０ａ−２０ｄの裏打配線として利用し、第１配線２０ａ−２０ｄの負荷を等価的に低減する。
【０１００】
この図１１に示す配線レイアウトの電気的等価回路は、図６に示す多層構造の電気的等価回路と同じである。第１配線２０ａ−２０ｄおよび第２配線８０ａ−８０ｄが同層の導電線で形成され、その配線自体の抵抗値は同じであっても、寄生容量および寄生抵抗は、第２配線８０ａ−８０ｄが第１配線２０ａ−２０ｄに比べて十分小さく、高速でアドレスビットＡ０Ｐ、Ａ０Ｎ、Ａ１ＰおよびＡ１Ｎを伝達することができる。応じて、第１配線２０ａ−２０ｄに接続されるデコーダ（ＮＡＮＤゲートＮＧ）に高速で、アドレスビットを伝達することができ、デコード回路における信号伝搬遅延および遅延のバラツキを十分に抑制することができる。
【０１０１】
同一層の配線を裏打ち配線として利用しており、第１および第２配線を同一製造工程で形成することができ、配線製造工程数を増大を抑制することが出来る。接続配線８０ａから８０ｄは、デコーダ内の内部配線と同一層の配線であり、これらのデコーダ内部配線と接続配線とは同一製造工程で形成される。
【０１０２】
この実施の形態３においても、アドレスビットの数が増大した場合には、第１配線２０ａ−２０ｄの数も増大し、応じて、第２配線８０ａ−８０ｄの数も増大する。
【０１０３】
なお、第２配線８０ａ−８０ｄと第１配線２０ａ−２０ｄの相互接続の領域（裏打ち領域）の数は、デコード回路の配線レイアウト面積および信号伝搬遅延時間に応じて適当に定められる。
【０１０４】
以上のように、この発明の実施の形態３に従えば、同一配線層に、単にアドレスビットを伝達する第２配線を形成し、所定の間隔で、第１配線と第２配線とを電気的に接続しており、製造工程を増大させることなく、高速で、アドレスビットを伝達することができる配線構造を実現することができ、デコード回路における信号伝搬遅延を効果的に抑制することができる。
【０１０５】
［実施の形態４］
図１２は、この発明の実施の形態４に従う半導体回路装置のレイアウトを概略的に示す図である。図１２において、図の水平方向に直線的に連続して延在する第１配線２０ａ−２０ｄが配置される。これらの第１配線２０ａ−２０ｄには、デコーダが接続される。個のデコーダに含まれるＮＡＮＤゲートのレイアウトは、図１１に示すＮＡＮＤゲートＮＧと同じである。デコーダが、ＮＡＮＤゲート単体で構成されてもよい。
【０１０６】
これらの第１配線２０ａ−２０ｄと平行に、同一層に第２配線８０ａ−８０ｄが配置される。これらの第２配線８０ａ−８０ｄは、それぞれバイヤホールＶＬ０−ＶＬ３を介して、アドレス信号線８５ａ−８５ｄに接続される。このアドレス信号線８５ａ−８５ｄは、ドライバＤＲ０−ＤＲ３によりそれぞれ駆動され、アドレスビットＡ０Ｐ、Ａ０Ｎ、Ａ１ＰおよびＡ１Ｎを伝達する。
【０１０７】
第１配線２０ａ−２０ｅと第２配線８０ａ−８０ｄを電気的に接続するために、裏打領域ＳＨ０−ＳＨ２が設けられる。裏打領域ＳＨ０において、第１配線２０ａ−２０ｄが、第２配線８０ａ−８０ｄと、接続配線ＣＡ０−ＣＤ０によりそれぞれ、電気的に接続される。これらの接続配線ＣＡ０−ＣＤ０は、それぞれ、スルーホールＨＨ０−ＨＨ３を介して第２配線８０ａ−８０ｄに接続され、またスルーホールＨＩＡ０−ＨＩＡ３を介してそれぞれ第１配線２０ａ−２０ｄに接続される。
【０１０８】
裏打ち領域ＳＨ１において、また、第２配線８０ａ−８０ｄが、第１配線２０ａ−２０ｄと接続配線ＣＡ１−ＣＤ１を介してそれぞれ、電気的に接続される。これらの接続配線ＣＡ１−ＣＤ１は、それぞれ、スルーホールＨＨＢ０−ＨＨＢ３を介して第２配線８０ａ−８０ｄに接続され、また、スルーホールＨＩＢ０−ＨＩＢ３を介して第１配線２０ａ−２０ｄに接続される。
【０１０９】
裏打ち領域ＳＨ２において、また、第２配線８０ａ−８０ｄが、それぞれ、第１配線２０ａ−２０ｄに、接続配線ＣＡ２−ＣＤ２を介して電気的に接続される。接続配線ＣＡ２−ＣＤ２は、スルーホールＨＨＣ０−ＨＨＣ３を介して第２配線８０ａ−８０ｄに電気的に接続され、また、スルーホールＨＩＣ０−ＨＩＣ３を介して第１配線２０ａ−２０ｄに電気的に接続される。
【０１１０】
この裏打ち領域ＳＨ０−ＳＨ２により、第１配線２０ａ−２０ｄが、各々、長さがほぼＬＵの領域ＲＧＡ、ＲＧＢおよびＲＧＣにより分割される。
【０１１１】
第１配線８０ａ−８０ｄは、各々その始端から終端までの長さがＬＳである。最初の裏打ち領域ＳＨ０は、この第１配線８０ａ−８０ｄの始端からの距離ＬＴの位置に設けられる。この長さＬＴは、長さＬＳの１／３以上の長さである。裏打ち領域ＳＨ０−ＳＨ２は、ほぼ等間隔に配置され、第１配線２０ａ−２０ｄが、３等分割される。したがって、第１配線２０ａ−２０ｄは、それぞれ領域ＲＧＡ、ＲＧＢおよびＲＧＣそれぞれにおいて、その配線寄生容量および寄生抵抗が同じである。
【０１１２】
第２配線８０ａ−８０ｄに対しては、ドライバＤＲ０−ＤＲ３、アドレス信号線８５ａ−８５ｄを介して、アドレスビットＡ０Ｐ、Ａ０Ｎ、Ａ１ＰおよびＡ１Ｎが伝達される。したがって、第２配線８０ａ−８０ｄにおいて、その始端から終端に向かってアドレスビットが伝達される。したがって、第１配線２０ａ−２０ｄにおいては、図８に示すレイアウトと同様、領域ＲＧＡ−ＲＧＣそれぞれにおける信号伝搬遅延の分布をほぼ同じとすることができ、デコーダそれぞれに対する信号伝搬遅延のバラツキを低減することができる。
【０１１３】
なお、アドレス信号線８５ａ−８５ｄおよび接続配線ＣＡ０−ＣＤ０〜ＣＡ２−ＣＤ２は、たとえば第２ポリシリコン配線で構成され、デコーダ内部配線と同一製造工程で形成される。
【０１１４】
なお、裏打ち領域ＳＨ０−ＳＨ２それぞれにおいて、図１１に示す接続配線８２ａ−８２ｄと同じ順序で裏打用の内部配線が配置されてもよい。これにより、各スルーホール間の距離を均等にすることができ、より信号伝搬遅延のバラツキを低減することができる。
【０１１５】
なお、上述の説明においては、この裏打ち領域ＳＨ０の配置領域は、第２配線８０ａ−８０ｄの始端から長さＬＳ／３の距離に配置している。しかしながら、実施の形態２と同様、この長さＬＳ／３の起算点は、アドレス信号線８５ｄが配置される部分、すなわち第１配線２０ａ−２０ｄの整列する始端の近傍領域を、第１配線８０ａ−８０ｄの始端として長さの設定が行なわれてもよい。この第２配線８０ａから８０ｄの始端の設定および信号伝播遅延については、実施の形態２と同様の議論で、第１配線の各領域の信号伝播遅延を議論することができ、いずれの始端の設定においても、実施の形態２と同様、デコーダに対する信号伝播遅延のバラツキを抑制することが出来る。
【０１１６】
また、裏打ち領域ＳＨ０−ＳＨ２において、接続配線ＣＡ０−ＣＤ０からＣＡ２−ＣＤ２が、同じ順序で配置されていれば、第１配線２０ａ−２０ｄにおけるスルーホールの間隔が同じとなり、スルーホール間の領域のＲＣ時定数を、第１配線２０ａ−２０ｄにおいて等しくすることができる。
【０１１７】
また、この図１２に示す配置においては、３つの裏打ち領域ＳＨ０−ＳＨ２が配置されている。しかしながら、この裏打ち領域の数は、３に限定されず、信号伝搬遅延の大きさおよび配線レイアウト面積の余裕に応じて適当に定められればよい。裏打ち領域により、第１配線２０ａ−２０ｄがＭ分割される場合、裏打ち領域は、第２配線の始端から距離ＬＴ＝ＬＳ／Ｍの位置から、その終端部までの間の領域に、等間隔で配置される。
【０１１８】
この第１配線と同一配線層の配線を、第１配線２０ａ−２０ｄの裏打配線として利用する場合においても、先の実施の形態３と同様の作用効果が生じ、デコーダに対する信号伝搬遅延の分布を低減することができる。
【０１１９】
この図１２に示す配線レイアウトにおいても、図１０に示す具体的構成に適用することができる。またロウデコード回路でなく、列選択を行なうコラムデコーダに対しても同様適用することができる。
【０１２０】
以上のように、この発明の実施の形態４に従えば、デコーダに接続される第１配線と平行に、同一配線層内にアドレス信号ビットを伝達する裏打用の第２配線を配設し、所定間隔で、これらの第１および第２の配線を接続し、かつ第２配線の始端から所定距離以上の領域で、第２配線および第１配線を電気的に接続している。したがって、第１配線においては、その始端から信号が伝達されず、所定領域から、信号の伝達の開始が行なわれるため、第１配線において始端部と終端部における信号伝搬遅延のバラツキを低減することができる。
【０１２１】
［他の適用例］
上述の説明においては、アドレス信号をデコードするアドレスデコード回路が示されている。しかしながら、このアドレス信号ビットに代えて、プリデコード信号が伝達され、プリデコード信号をさらにデコードする構成であっても本発明は適用可能である。
【０１２２】
また、デコーダのレイアウトも、図４に示されるレイアウトに限定されず、他のレイアウトのデコーダであってもよい。
【０１２３】
一般に、同じ回路構成が繰返し配置され、与えられた複数ビットの信号をデコードし、そのデコード結果に従って動作モードまたは素子を選択する回路であれば、本発明は適用可能である。
【０１２４】
また、アドレスビットの数は、４ビットに限定されず、一般に、選択対象を特定するＮビットの指定信号であればよい。
【０１２５】
【発明の効果】
以上のように、この発明に従えば、複数の同一回路（繰返し回路）が接続される第１配線に、第２配線を所定間隔で接続し、この第２配線を介して必要な信号を第１配線に伝達している。したがって、等価的に、第１配線の配線容量および配線抵抗を低減でき、応じて、信号伝搬遅延を低減でき、かつ信号伝搬遅延のバラツキを抑制でき、高速で、選択信号（デコード結果信号）を生成することができる。
【図面の簡単な説明】
【図１】この発明の実施の形態１に従う半導体回路装置の構成を概略的に示す図である。
【図２】図１に示すアドレスデコード回路の構成の一例を示す図である。
【図３】図２に示すＮＡＮＤゲートの構成の一例を示す図である。
【図４】図３に示すＮＡＮＤゲートの平面レイアウトを概略的に示す図である。
【図５】この発明の実施の形態１における配線レイアウトを概略的に示す図である。
【図６】図５に示す配線レイアウトの第１配線および第２配線の電気的等価回路を示す図である。
【図７】図５に示す配線レイアウトの断面構造を概略的に示す図である。
【図８】この発明の実施の形態２における配線レイアウトを概略的に示す図である。
【図９】図８に示す配線レイアウトの電気的等等価回路を概略的に示す図である。
【図１０】図８に示す配線レイアウトの具体的な適用例の一例を示す図である。
【図１１】この発明の実施の形態３に従う半導体回路装置の配線レイアウトを概略的に示す図である。
【図１２】この発明の実施の形態４に従う半導体回路装置装置の配線レイアウトを概略的に示す図である。
【符号の説明】
１  メモリブロック（デコード対象回路）、２  アドレス発生回路、３  アドレスバス、４  分岐ノード、５  分岐アドレスバス、１０  実アドレスバス、７ａ−７ｃ  接続配線、１５  アドレスデコード回路、ＤＥＣａ−ＤＥＣｎ  デコーダ、ＮＧ  ＮＡＮＤゲート、２０ａ−２０ｄ  第１配線、５０ａ−５０ｄ  第２配線、ＨＬａ−ＨＬｄ  スルーホール、５０  第２配線、２０  第１配線、ＤＲ０−ＤＲ３  ドライバ、７０ａ−７０ｄ  アドレス信号線、ＨＬＡ０−ＨＬＡ２〜ＨＬＤ０−ＨＬＤ２  スルーホール、７０  アドレスバス、７５  ドライブ回路、７６  発生領域、８０ａ−８０ｄ  第２配線、８２ａ−８２ｄ  内部配線、ＨＨａ−ＨＨｄ，ＨＩａ−ＨＩｄ  スルーホール、８５ａ−８５ｄ  アドレス信号線、ＳＨ０−ＳＨ２  杭打領域、ＲＧ０−ＲＧ２，ＲＧＡ−ＲＧＣ  領域、ＨＨＡ０−ＨＨＡ３〜ＨＨＣ０−ＨＨＣ３，ＨＩＡ０−ＨＩＡ２〜ＨＩＣ０−ＨＩＣ２  スルーホール、ＣＡ０−ＣＤ０〜ＣＡ２−ＣＤ２  接続配線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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