(57)【要約】【課題】ラッチ回路において、クロック信号の負荷を軽減して、低消費電力、高速動作、ノイズマージンの拡大、素子数の削減等を図る。【解決手段】一対のインバータＦ２，Ｆ３からなるラッチ回路１において、インバータＦ２の入力をオンオフする素子及びインバータＦ３の出力をオンオフする素子に、トランジスタＦ１及びＦ４をそれぞれ使用し、トランジスタＦ１，Ｆ４の閾値落ち分を補償するために、プルアップトランジスタＦ５を設け、インバータＦ２の出力でこれを駆動する構成とする。これにより、従来は２ケのＣＭＯＳ構成のトランスファゲートを使用していたものが、それぞれトランジスタＦ１，Ｆ４の１ケで済み、クロック信号の負荷が少なくなり、ノイズマージンも損なうことがない。【選択図】      図１
2004187037.tif 000002
【特許請求の範囲】
【請求項１】
第一のインバータと、この第一のインバータへ入力データを供給する第一のトランジスタと、前記第一のインバータの入出力間において、フィードバックループを構成すべく互いに直列接続された第二のインバータ及び第二のトランジスタとを含み、前記第一及び第二のトランジスタをクロック信号により相補的にオンオフ制御するようにしたラッチ回路であって、
前記第一のインバータの入力ラインをプルアップまたはプルダウンする第三のトランジスタを含むことを特徴とするラッチ回路。
【請求項２】
前記第三のトランジスタは、前記第一のインバータの入力ラインを駆動するのに十分な大きさのトランジスタであることを特徴とする請求項１記載のラッチ回路。
【請求項３】
前記第三のトランジスタは、前記第一のインバータの出力によりオンオフ制御されることを特徴とする請求項１または２記載のラッチ回路。
【請求項４】
前記第三のトランジスタは、第一及び第二のトランジスタとは異なる導電型のトランジスタであることを請求項１〜３いずれか記載のラッチ回路。
【請求項５】
第一のインバータと、この第一のインバータの入力出力間に設けられてフィードバックループを構成する第二のインバータと、前記第一のインバータの入力へデータを供給する第三のインバータとを含み、前記第二及び第三のインバータをクロックドインバータ構成として、これらクロックドインバータをクロック信号により相補的に制御するようにしたラッチ回路であって、
前記第一のインバータの入力ラインをプルアップまたはプルダウンするトランジスタを含むことを特徴とするラッチ回路。
【請求項６】
前記トランジスタは、前記第一のインバータの入力ラインを駆動するのに十分な大きさのトランジスタであることを特徴とする請求項５記載のラッチ回路。
【請求項７】
前記トランジスタは前記第一のインバータの出力によりオンオフ制御されることを特徴とする請求項５または６記載のラッチ回路。
【請求項８】
２つのラッチ回路を互いに直列接続して構成されたフリップフロップ回路であって、これら２のラッチ回路のうち少なくとも１つのラッチ回路として、請求項１〜７いずれか記載のラッチ回路を用いたことを特徴とするフリップフロップ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はラッチ回路及びそれを用いたフリップフロップ回路に関し、特に２つのインバータを記憶素子として使用したラッチ回路及びそれを用いたフリップフロップ回路に関するものである。
【０００２】
【従来の技術】
半導体集積回路においては、高速化及び低消費電力化が要求されており、高集積化が進むに従ってＬＳＩ内部に搭載されるラッチ回路やフリップフロップ回路の数が極めて多くなっており、プリミティブブロック内部の高速化や低消費電力化が増々重要になっている。
【０００３】
従来の構成である、インバータとトランスファゲートとを用いて構成されたラッチ回路や、このラッチ回路を直列に接続して構成したマスタースレーブ型フリップフロップ回路においては、ブロック内部のクロックドライバが駆動するＮチャネルとＰチャネルのトランジスタ対で構成されるＣＭＯＳ構成のトランスファゲートやクロックドインバータのように、２つのゲートに対して、互いに逆極性のクロック信号ラインを配線することが必要である。そのためにクロック信号の消費電力が大きくなると共に、クロック信号に対する負荷が大きくなって、セットアップ遅延時間が大きくなるという問題がある。
【０００４】
また、Ｎチャネル（またはＰチャネル）トランジスタの１つのゲートに対してクロック信号を供給してオンオフ制御する場合には、当該トランジスタのオン時において、このトランジスタの閾値（ＶＴ  ）分だけ低い電圧が出力されるので、論理データ“Ｈ”（または“Ｌ”）の信号が正確に伝達されず、よってノイズマージンが低下し、直流の消費電力やリーク電流が増大する問題もある。
【０００５】
図８は２つのインバータを記憶素子として用いた、従来のラッチ回路の例を示しており、（Ａ）はラッチ回路１そのものの回路構成であり、（Ｂ）は回路内部クロックドライバ２の回路構成である。入力データ（ＤＡＴＡ）はインバータＦ６及びＣＭＯＳ構成のトランスファゲートＴ１を介してインバータＦ２へ入力されている。このインバータＦ２の入出力間には、フィードバックループを形成するインバータＦ３とトランスファゲートＴ４との直列接続回路が設けられている。トランスファゲートＴ１及びＴ４はクロック信号により相補的にオンオフ制御されるようになっている。インバータＦ２の出力からインバータＦ７を介して、ラッチ回路１の逆相出力ＱＢが導出され、インバータＦ２の入力からインバータＦ８を介して、ラッチ回路１の正相出力Ｑが導出されている。
【０００６】
トランスファゲートＴ１及びＴ４のゲート制御信号は、図８（Ｂ）に示した回路内部クロックドライバ２のクロック信号である。すなわち、クロック信号ＣＬＫをインバータＦＣにより反転したクロック信号ＣＫＢと、このＣＫＢをインバータＦＤにより更に反転したクロック信号ＣＫＴとにより、トランスファゲートＴ１及びＴ４が相補的にオンオフ制御されるようになっている。
【０００７】
なお、図２に、このラッチ回路１の動作がタイミングチャートとして示されており、クロック信号ＣＫＴが立ち上がってから“Ｈ”の期間はトランスファゲートＴ１がオンとなって、データの取込み口が開となる。その間に、データが変化すると、それに伴って出力も変化することとなる。クロック信号ＣＫＴが立ち下がると、データの取り込み口が閉となるために、その瞬間のデータがクロック信号ＣＫＴの“Ｌ”の間保持される。
【０００８】
図８において、ラッチ回路１の入出力部分に、インバータＦ６〜Ｆ８を設けているのは、入出力部の回路との電荷の共有が生じて、ラッチの状態が変化することがないようにするためである。
【０００９】
図９は図８（Ａ）に示したラッチ回路１を２段直列接続してマスタースレーブ型のフリップフロップ回路を構成したものであり、前段がマスターラッチ１１であり、後段がスレーブラッチ１２である。図９において、図８と同等部分は同一符号により示している。トランスファゲートＴ１，Ｔ４は図８（Ｂ）に示した回路内部クロックドライバ２により得られるクロック信号ＣＫＢ，ＣＫＴによりオンオフ制御される。
【００１０】
図４に、このマスタースレーブ型フリップフロップ回路の動作がタイミングチャートとして示されている。マスターラッチ１１においてデータの取り込みが行われ、スレーブラッチにおいてデータの保持が行われ、入力データの確定及び出力データの変化が、共にクロック信号のエッジに同期して行われる。マスター側がデータを取り込んでいるタイミングでは、スレーブ側は一つ前のサイクルのデータを保持しつつ出力し、マスター側のデータの取り込み口が閉まるのと同時に、スレーブ側のデータ取り込み口を開けてマスターのデータを取り込み出力データを更新するものである。
【００１１】
図１０はラッチ回路１の他の例を示す図であり、図８と同等部分は同一符号にて示されている。本例においては、図８のトランスファゲートＴ１，Ｔ４の代りに、Ｎチャネル型のパストランジスタＦ１，Ｆ４を用いたものであり、他の構成は図８のそれと同じである。パストランジスタＦ１とＦ４とは、図８（Ｂ）に示した回路内部クロックドライバ２により生成されるクロック信号を用いて、相補的にオンオフ制御されることは勿論である。この回路１の動作も図２のタイミングチャートと同じである。
【００１２】
図１１はマスタースレーブ型のフリップフロップ回路の他の例であり、図１０のラッチ回路を２段直列接続したものであり、その動作は図９の回路と同一であって、図４に示したタイミングチャートと同じである。
【００１３】
この様なラッチ回路やフリップフロップ回路は特許文献１や２等に開示されており周知のものである。
【００１４】
【特許文献１】
特開平６−２９７９１号公報（第３頁〜第４頁、図１、図２）
【特許文献２】
特開２００２−１１０９２０号公報（第５頁、図７）
【００１５】
【発明が解決しようとする課題】
図８，９に示した回路においては、トランスファゲートＴ１，Ｔ４がＣＭＯＳ構成であるために、２つのゲートに対して、互いに逆極性のクロック信号を印加する必要があり、そのためのクロック信号用の配線が必要になる。従って、図８（Ｂ）に示したクロックドライバ２の負荷が大になって、消費電力が増大すると共に、セットアップ遅延時間が大となるという問題がある。
【００１６】
この問題を解決するために、トランスファゲートの代りに単一のトランジスタを用いた回路が、図１０，１１に示した回路例である。図１０，１１に示した回路においては、ＣＭＯＳ構成のトランスファゲートＴ１，Ｔ４を用いる代りに、Ｎチャネル型のパストランジスタＦ１，Ｆ４を用いているが、この場合、Ｎチャネルトランジスタのゲートに対してクロック信号を供給して、オンオフ制御する構成のために、トランジスタのオン時に、このトランジスタの閾値（ＶＴ  ）分だけ低い電圧が出力されるので、論理“Ｈ”（Ｐチャネルの場合は論理“Ｌ”）の信号を正確に伝達することができない。このために、ノイズマージンが低下し、直流の消費電力やリーク電力が増大する。
【００１７】
本発明の目的は、クロックドライバの負荷の軽減を図って、消費電力の削減、セットアップ遅延時間の縮小、ノイズマージンの低下防止を可能としたラッチ回路及びそれを用いたフリップフロップ回路を提供することである。
【００１８】
【課題を解決するための手段】
本発明によるラッチ回路は、第一のインバータと、この第一のインバータへ入力データを供給する第一のトランジスタと、前記第一のインバータの入出力間において、フィードバックループを構成すべく互いに直列接続された第二のインバータ及び第二のトランジスタとを含み、前記第一及び第二のトランジスタをクロック信号により相補的にオンオフ制御するようにしたラッチ回路であって、前記第一のインバータの入力ラインをプルアップまたはプルダウンする第三のトランジスタを含むことを特徴とする。
【００１９】
本発明による他のラッチ回路は、第一のインバータと、この第一のインバータの入力出力間に設けられてフィードバックループを構成する第二のインバータと、前記第一のインバータの入力へデータを供給する第三のインバータとを含み、前記第二及び第三のインバータをクロックドインバータ構成として、これらクロックドインバータをクロック信号により相補的に制御するようにしたラッチ回路であって、前記第一のインバータの入力ラインをプルアップまたはプルダウンするトランジスタを含むことを特徴とする。
【００２０】
本発明によるフリップフロップ回路は、２つのラッチ回路を互いに直列接続して構成されたフリップフロップ回路であって、これら２のラッチ回路のうち少なくとも１つのラッチ回路として、上記いずれか記載のラッチ回路を用いたことを特徴とする。
【００２１】
本発明の作用を述べる。ラッチ回路を構成する入力段のオンオフ用トランスファゲートと、フィードバックループを構成するオンオフ用トランスファゲートとの代りに、１ケのパストランジスタを用い、このパストランジスタによる論理レベルの閾値（ＶＴ  ）落ち分を補償するために、プルアップ（またはプルダウン）トランジスタを設ける。このプルアップトランジスタは、ラッチ回路のインバータの入力ラインを電源レベルにプルアップ（プルダウン）するものであるから、当該入力ラインを駆動するに十分な大きさのサイズ、すなわちサイズの小さなトランジスタとすることができ、ＬＳＩ上の占有面積を小とすることができ、かつ上記問題を解決することが可能となる。
【００２２】
【発明の実施の形態】
以下に、本発明の実施例について図面を用いて説明する。図１は本発明の一実施例の回路図であり、図８〜図１１と同等部分は同一符号により示している。図１（Ａ）はラッチ回路１そのものの構成であり、図８（Ａ）と相違する部分は、図８のトランスファゲートＴ１，Ｔ４の代りに、Ｎチャネル型のパストランジスタＦ１，Ｆ４を用いており、図１（Ｂ）に示す回路内部クロックドライバ２（図８（Ｂ）と同一）により生成される互いに逆極性のクロック信号ＣＫＢ，ＣＫＴによって相補的にオンオフ制御されるものである。
【００２３】
図８（Ａ）のトランスファゲートＴ１，Ｔ４をパストランジスタＦ１，Ｆ４に単に置き換えただけでは、図１０に示すラッチ回路と同一となって、パストランジスタＦ１，Ｆ４による“閾値（ＶＴ  ）落ち”という問題が残る。そこで、本発明では、インバータＦ２の入力ラインを電源Ｖｄｄレベルへプルアップするためのプルアップ用Ｐチャネル型トランジスタＦ５を、当該入力ラインと電源との間に設け、インバータＦ２の出力でオンオフ制御するようにしている。
【００２４】
このプルアップ用トランジスタＦ５は、ラッチ回路１をドライブする駆動能力を優先させてセットアップ時間を短くした高速回路とするために、他のトランジスタに比し、駆動能力の弱い小さなサイズのトランジスタで構成する。もっとも、このトランジスタＦ５は、インバータＦ２の入力ラインをプルアップするだけで良いので、駆動能力が小さなもので十分である。更に述べれば、このトランジスタは当該セットアップ時間を短縮させるためだけのものであるので、できるだけ面積が小さいトランジスタで構成するのが好ましく、具体的には、本回路を作成するために適用される製造プロセスで形成される最小サイズのトランジスタで構成するのが好ましい。
【００２５】
図２はこのラッチ回路１の動作を示すタイミングチャートであり、図８，図１０の従来例のそれと同一であるので、その説明は省略する。なお、パストランジスタＦ１の入力が“Ｈ”になり、クロック信号ＣＫＴが“Ｈ”の期間、プルアップトランジスタＦ５がオンとなるので、インバータＦ２の入力ラインは電源Ｖｄｄにプルアップされる。よって、パストランジスタＦ１の閾値（ＶＴ  ）落ちは補償され、インバータＦ２へは“Ｈ”が確実に入力されることになる。
【００２６】
図８の構成では、２個のトランスファゲートＴ１，Ｔ４を用いているために、クロックドライバ２の負荷が大となり、それを解決するために、図１０の構成として、パストランジスタＦ１，Ｆ４を用いてトランジスタの数を減らすと、このパストランジスタによる閾値落ちという問題が発生するが、本発明によるプルアップトランジスタを用いることで、これ等問題が同時に解決されることになる。
【００２７】
図３は図１のラッチ回路１を用いてマスタースレーブ型のフリップフロップ回路を構成したものであって、図１、図８〜図１１と同等部分は同一符号により示している。図４はこのマスタースレーブ型フリップフロップ回路の動作タイミングチャートであり、図１１のそれと同じであり、説明は省略する。
【００２８】
トランスファゲートを用いる代りに、パストランジスタと駆動能力の小さいプルアップトランジスタを用いることにより、トランジスタの数が減少してクロックドライバの負荷がそれだけ減るので、消費電力の削減、セットアップ時間の減少、回路規模の縮少が図れることになる。
【００２９】
図５は本発明の他の実施例の回路図であり、図１のパストランジスタＦ１をクロックドインバータＦ１０とし、また記憶素子として機能するインバータＦ３をクロックドインバータＦ９としたものである。このクロックドインバータは図６に示す如く、ＣＭＯＳトランジスタ構成であり、トランジスタＦ１１〜Ｆ１３の直列回路であってＮチャネルトランジスタＦ１３のゲートにクロック信号が印加され、ＰチャネルトランジスタＦ１１とＮチャネルトランジスタＦ１２との共通ゲートにデータが印加される。そしてＮチャネルトランジスタＦ１３のドレイン出力がデータ出力となる。
【００３０】
この様なクロックドインバータを用いたラッチ回路１においても、インバータＦ２の入力ラインをプルアップするトランジスタＦ５を設けて、インバータＦ２の出力でオンオフ制御するよう構成することにより、インバータＦ２の入力をより高速に“Ｈ”レベルにプルアップでき、回路の高速化が図れる。
【００３１】
図７は図５に示したラッチ回路を用いたマスタースレーブ型フリップフロップ回路であり、図１、図５と同等部分は同一符号により示す。
【００３２】
なお、マスタースレーブ型フリップフロップ回路のマスターまたはスレーブのどちらか一方に本発明のプルアップトランジスタを適用しても良い。また、Ｐチャネル型のトランジスタ回路においては、プルアップトランジスタは、プルダウントランジスタとなり、Ｎチャネル型のプルダウントランジスタを用いることになる。
【００３３】
【発明の効果】
以上述べた如く、本発明によれば、一対のインバータを記憶素子として用いたラッチ回路において、データ入力用のインバータの入力ラインをプルアップまたはプルダウンするトランジスタを設けて、これを当該インバータの出力によりオンオフ制御するようにしたので、当該インバータの入力が確実に“Ｈ”または“Ｌ”レベルになるので、ラッチ回路のデータ取り込み口のオンオフ用やフィードバックループのオンオフ用のトランスファゲートの代りにそれぞれ１ケのパストランジスタを用いることができ、よってクロックドライバの負荷が軽減されることになって消費電力の消滅、動作速度の低減が図れると共に、トランジスタ素子の数も減少するという効果がある。
【００３４】
また、パストランジスタによる“Ｈ”または“Ｌ”レベルの閾値（ＶＴ  ）落ちが、プルアップまたはプルダウントランジスタにより補償されるので、ノイズマージンの改善が可能になるという効果がある。
【図面の簡単な説明】
【図１】（Ａ）は本発明の一実施例のラッチ回路の回路図、（Ｂ）は回路内部クロックドライバの回路図である。
【図２】図１の回路の動作を示すタイミングチャートである。
【図３】図１のラッチ回路を用いたマスタースレーブ型のフリップフロップ回路を示す図である。
【図４】図３の回路の動作を示すタイミングチャートである。
【図５】本発明の他の実施例のラッチ回路の回路図である。
【図６】図５の回路に使用されるクロックドインバータの回路図である。
【図７】図５のラッチ回路を用いたマスタースレーブ型のフリップフロップ回路である。
【図８】（Ａ）は従来のラッチ回路の回路図、（Ｂ）は回路内部クロックドライバの回路図である。
【図９】図８のラッチ回路を用いたマスタースレーブ型のフリップフロップ回路を示す図である。
【図１０】従来のラッチ回路の他の例を示す図である。
【図１１】図９のラッチ回路を用いたマスタースレーブ型のフリップフロップ回路を示す図である。
【符号の説明】
１  ラッチ回路
２  回路内部クロックドライバ
１１  マスターラッチ
１２  スレーブラッチ
Ｆ１，Ｆ４  パストランジスタ
Ｆ２，Ｆ３  インバータ
Ｆ５  プルアップトランジスタ
【図１】
2004187037.tif 000003
【図２】
2004187037.tif 000004
【図３】
2004187037.tif 000005
【図４】
2004187037.tif 000006
【図５】
2004187037.tif 000007
【図６】
2004187037.tif 000008
【図７】
2004187037.tif 000009
【図８】
2004187037.tif 000010
【図９】
2004187037.tif 000011
【図１０】
2004187037.tif 000012
【図１１】
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