(57)【要約】【課題】ＭＩＭキャパシタの下部電極１０６形成時のＣＭＰ処理などにおいて生じたディッシングによる端部の尖りが容量絶縁膜１０８を破壊することを防止できる。【解決手段】シリコン基板に代表される半導体基板上に形成された酸化シリコンからなる第１絶縁膜１０２上にＭＩＭキャパシタの下部電極１０６が形成されている。そして、この下部電極１０６の端部を覆うように絶縁膜からなるリーク防止膜１２２が形成され、さらにその上に窒化シリコンからなるＭＩＭキャパシタの容量絶縁膜１０８が下部電極１０６上とリーク防止膜１２２とに形成されている。そして容量絶縁膜１０８を介して下部電極１０６よりも大きい上部電極１１４が下部電極１０６に対向して形成される。【選択図】　図１
2004119813.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成されるＭＩＭキャパシタにおいて、
端部が尖った下部電極と、
前記下部電極上に形成された容量絶縁膜と、
前記下部電極の端部を直接又は前記容量絶縁膜を介して覆う絶縁膜と、
前記容量絶縁膜を介して前記下部電極に対向するように形成された上部電極とを備え、
前記絶縁膜の膜厚は前記容量絶縁膜の膜厚と比較して厚いことを特徴とする半導体装置。
【請求項２】
半導体基板上に、端部の尖ったキャパシタの下部電極を化学的機械研磨法により形成する工程（ａ）と、
前記キャパシタの容量絶縁膜を形成する工程（ｂ）と、
前記下部電極の端部を直接又は前記容量絶縁膜を介して覆うように絶縁膜を形成する工程（ｃ）と、
前記容量絶縁膜を介して前記下部電極に対向するように上部電極を形成する工程（ｄ）とを有し、
前記工程（ｃ）における、前記絶縁膜の膜厚を前記容量絶縁膜の膜厚と比較して厚く形成することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）　キャパシタを備えた半導体装置に関するものである。
【０００２】
【従来の技術】
近年、アナログデバイスとＣＭＯＳロジックデバイスのワンチップ化の検討が進められている。その中で、ＣＭＯＳロジックデバイスは年々微細化が進み、ＭＯＳトランジスタのゲート長が０．１μｍ以下になると、配線抵抗を低減するために、配線材料として低比抵抗材料であるＣｕを用いることが検討され、また配線の形成方法としては、ダマシンプロセスが検討されている。一方、微細化の進展に伴い、トランジスタの集積度はますます向上し、ＣＭＯＳロジックデバイスの配線層数は増大する傾向にある。このように、半導体デバイスの微細化および配線の多層化に伴い、デバイスの高集積化を妨げることなくアナログデバイス中のキャパシタを如何に高容量に形成するかということが問題となってくる。
【０００３】
アナログデバイス中のキャパシタとして、例えば特開２００１−２３７３７５号公報では、材料としてＣｕを用いてダマシンプロセスにより形成されたＭＩＭキャパシタが提案されており、特にダマシンプロセスにおいて電極に生じるディッシング等の問題を解決するために櫛型電極を採用する方法が提案されている。
ディッシングとはＣＭＰ（Ｃｈｅｍｉｃｈａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）法によるＣｕ配線の平坦化処理において、研磨度合いが配線両端部に比べて中央部で高くなり、配線厚みが中央部で薄くなる現象である。すなわち、配線両端部が場合によっては角が立った形状となり、このような電極の表面に絶縁膜、電極を積層して形成したＭＩＭキャパシタにおいては、電極端部でリークが生じ信頼性が低下するという問題が発生する。このような課題を解決するために、例えば特許文献１がある。しかし、櫛形電極を用いると、電極面積に比例するキャパシタ容量を平板電極を用いたものほど大きくできない。また櫛形電極を加工する際の形状バラツキは直接に容量バラツキとなるなどの課題も懸念される。
【０００４】
また、特許文献２では、図５に示すように、複数の配線３０２を覆う最上層絶縁膜３０４上に形成された薄膜コンデンサーが示されている。この薄膜コンデンサーは最上層絶縁膜３０４を貫通するビアホール３０６ａ、３０６ｂを介して最上層配線３０２に接続された下部電極３０８及び上部電極３１４、そして下部電極と上部電極に挟持された誘電体３１０で構成されている。ここでは、ＣＭＰを使用していないが、容量絶縁膜が薄い場合、若しくは下部電極３０８のエッジのエッチング後形状が尖っている場合にはＣＭＰ後のディッシングと同様の課題が発生する。
【０００５】
【特許文献１】
特開２００１−２３７３７５号公報
【特許文献２】
特開２００２−０３３４５３号公報
【０００６】
【発明が解決しようとする課題】
本発明は、上記問題を解決すべくなされたもので、ＭＩＭキャパシタを具備する半導体装置において、半導体装置の小型化においても、より大容量のＭＩＭキャパシタを提供することを目的とする。
【０００７】
【課題を解決するための手段】
請求項１に係る半導体装置は、半導体基板上に形成されるＭＩＭキャパシタにおいて、端部が尖った下部電極と、前記下部電極上に形成された容量絶縁膜と、前記下部電極の端部を直接又は前記容量絶縁膜を介して覆う絶縁膜と、前記容量絶縁膜を介して前記下部電極に対向するように形成された上部電極とを備え、前記絶縁膜の膜厚は前記容量絶縁膜の膜厚と比較して厚いことを特徴とするものである。これにより、ＭＩＭキャパシタにおいて、下部電極の端部を容量絶縁膜と絶縁膜で直接又は容量絶縁膜を介して覆うことで、端部が尖った下部電極上の容量絶縁膜が破壊しないので、下部電極と上部電極とのリークを防止することができる。
【０００８】
請求項２に係る半導体装置の製造方法は、半導体基板上に、端部の尖ったキャパシタの下部電極を化学的機械研磨法により形成する工程（ａ）と、前記キャパシタの容量絶縁膜を形成する工程（ｂ）と、前記下部電極の端部を直接又は前記容量絶縁膜を介して覆うように絶縁膜を形成する工程（ｃ）と、前記容量絶縁膜を介して前記下部電極に対向するように上部電極を形成する工程（ｄ）とを有し、前記工程（ｃ）における、前記絶縁膜の膜厚を前記容量絶縁膜の膜厚と比較して厚く形成するものである。これにより、ＭＩＭキャパシタ形成時において、下部電極の端部を容量絶縁膜と絶縁膜で覆うことで、ＣＭＰ法での研磨におけるディッシングによる下部電極の端部の尖りが生じ、容量絶縁膜が破壊しないので、下部電極と上部電極とのリークを防止することができるものである。
【０００９】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しながら説明する。
【００１０】
（実施の形態１）
図１〜図２を参照しながら、本発明の半導体装置の実施の形態１について説明する。
【００１１】
図１は、本発明の実施の形態１における半導体装置の断面図である。図２（ａ）〜図２（ｃ）は、本発明の実施の形態１に係る半導体装置の製造工程を示す断面図である。
【００１２】
まず、図１に示す半導体装置の断面図において、シリコン基板に代表される半導体基板上に形成された酸化シリコンからなる第１絶縁膜１０２上に下部電極溝１０４が形成される。この下部電極溝１０４内には、銅又はアルミからなるＭＩＭキャパシタの下部電極１０６が形成されている。そして、この下部電極１０６の端部を覆うように絶縁膜からなるリーク防止膜１２２が形成され、さらにその上に窒化シリコンからなるＭＩＭキャパシタの容量絶縁膜１０８が下部電極１０６上とリーク防止膜１２２とに形成されている。さらにこの容量絶縁膜１０８上に酸化シリコンからなる第２絶縁膜１１０が形成され、上部電極を形成するための上部電極溝１１２が形成されている。この上部電極溝１１２の大きさは特に制限はないがＭＩＭキャパシタの容量を出来る限り大きくするために下部電極１０６と同じまたは大きく形成されている。言いかえれば、下部電極１０６上方には第２絶縁膜１１０が形成されない。そして容量絶縁膜１０８を介して下部電極１０６よりも大きい上部電極１１４が下部電極１０６に対向して形成される。さらに上層には第３絶縁膜１１６が形成され、配線溝１１８及び配線１２０が形成されている。
【００１３】
以上のような構造のＭＩＭキャパシタでは、下部電極１０６の端部をリーク防止膜１２２で覆う。これにより、下部電極１０６形成時のＣＭＰ処理などにおいて生じたディッシングによる端部の尖りが容量絶縁膜１０８を破壊することを防止でき、信頼性の高いＭＩＭキャパシタを提供できる。
【００１４】
なお、リーク防止膜１２２は容量絶縁膜１０８よりも厚く形成する。
【００１５】
なお、ＭＩＭキャパシタを形成する位置は、配線層間でも半導体基板の最上層でもよい。
【００１６】
なお、下部電極溝１０４、上部電極溝１１２、配線溝１１８の内部に形成される銅又はアルミは酸化シリコン膜に接触しているが、これらの溝の内壁表面に密着層または拡散バリア膜などとしてＴｉ、ＴｉＮ、Ｔａ、ＴａＮ、ＳｉＮ等を形成してもよい。
【００１７】
次に本発明の実施の形態１における半導体装置の製造方法について図２（ａ）〜図２（ｃ）を用いて説明する。
【００１８】
図２（ａ）に示すように半導体基板上に形成された第１絶縁膜１０２に下部電極溝１０４を形成し、その内部を電気メッキ法で銅などの金属を堆積させる。そして、下部電極溝１０４よりはみ出した余分な金属をＣＭＰ（化学的機械研磨）法により研磨を行い下部電極１０６を形成する。このときＣＭＰ法では下部電極１０６の中央部の研磨速度が端部と比較して速く、ディッシングが生じ端部が尖る。
【００１９】
次に図２（ｂ）に示すように、下部電極１０６上と第１絶縁膜１０２上とに絶縁膜を形成し、下部電極１０６の端部上を残し、少なくとも下部電極１０６上の中央部に形成された絶縁膜をドライエッチングにより除去する。そして、その上に窒化シリコン膜からなるＭＩＭキャパシタの容量絶縁膜１０８を形成する。さらに第２絶縁膜１１０を形成する。そしてＭＩＭキャパシタの電極を形成するための上部電極溝１１２を下部電極１０６と同じまたは大きくなるように上部電極溝１１２を形成する。言いかえると、第２絶縁膜１１０を下部電極１０６上方に形成しないこととする。
【００２０】
次に図２（ｃ）に示すように、下部電極１０６に対向するように上部電極１１４を形成する。この上部電極１１４の形成は、下部電極１０６と同様に上部電極溝１１２の内部を電気メッキ法で銅などの金属を堆積させる。そして上部電極溝１１２からはみ出した金属をＣＭＰ法で研磨し除去することで上部電極１１４を形成する。そして第３絶縁膜１１６を堆積した後、配線溝１１８を形成し上部電極１１４と同様に電気メッキ法、ＣＭＰ法により配線１２０を形成する。
【００２１】
以上のような構造のＭＩＭキャパシタにおいては、上部電極１１４の面積が下部電極１０６の面積より大きく、下部電極１０６の端部は、リーク防止膜１２２で覆われている。これにより、下部電極１０６形成時のＣＭＰ処理などにおいて生じたディッシングによる端部の尖りが容量絶縁膜１０８を破壊しないので、下部電極１０６が上部電極１１４と接触しリークすることがなく、信頼性の高いＭＩＭキャパシタを提供できる。
【００２２】
なお、リーク防止膜１２２は容量絶縁膜１０８よりも厚く形成する。
【００２３】
なお、ＭＩＭキャパシタを形成する位置は、配線層間でも半導体基板の最上層でもよい。
【００２４】
なお、下部電極溝１０４、上部電極溝１１２、配線溝１１８内には内部に形成される銅又はアルミが直接形成されているが、これらの溝の内壁表面に密着層または拡散バリア膜または反射防止膜などとしてＴｉ、ＴｉＮ、Ｔａ、ＴａＮ、ＳｉＮ等を形成してもよい。
【００２５】
なお、上部電極１１４、配線１２０は、ダマシン法により個別に形成したが、デュアルダマシン法により上部電極１１４と配線１２０を一度に形成してもよい。
【００２６】
（実施の形態２）
図３〜図４を参照しながら、本発明の半導体装置の実施の形態２について説明する。
【００２７】
図３は、本発明の実施の形態２における半導体装置の断面図である。図４（ａ）〜図４（ｃ）は、本発明の実施の形態２に係る半導体装置の製造工程を示す断面図である。
【００２８】
まず、図３に示す半導体装置の断面図において、シリコン基板に代表される半導体基板上に形成され、酸化シリコンからなる第１絶縁膜１０２上に下部電極溝１０４が形成される。この下部電極溝１０４内には、銅又はアルミからなるＭＩＭキャパシタの下部電極１０６が形成されている。そして、窒化シリコンからなるＭＩＭキャパシタの容量絶縁膜１０８が第１絶縁膜１０２上と下部電極１０６上とに形成されている。さらにこの容量絶縁膜１０８上に酸化シリコンからなる第２絶縁膜１１０が形成され、上部電極を形成するための上部電極溝１１２が形成されている。この上部電極溝１１２は下部電極１０６の内側に小さく、はみ出ないように形成される。言いかえれば、下部電極１０６の端部を容量絶縁膜１０８を介して、第２絶縁膜１１０が覆うように形成されている。そして容量絶縁膜１０８を介して下部電極１０６よりも小さい上部電極１１４が下部電極１０６に対向して形成される。さらに上層には第３絶縁膜１１６が形成され、配線溝１１８及び配線１２０が形成されている。
【００２９】
以上のような構造のＭＩＭキャパシタにおいては、上部電極１１４の面積が下部電極１０６の面積より小さく、下部電極１０６の端部は、容量絶縁膜１０８を介して、第２絶縁膜１１０で覆われており、上部電極１１４が存在しない。これにより、下部電極１０６形成時のＣＭＰ処理などにおいて生じたディッシングによる端部の尖りが容量絶縁膜１０８を破壊しないので、下部電極１０６が上部電極１１４と接触しリークすることがなく、信頼性の高いＭＩＭキャパシタを提供できる。
【００３０】
なお、ＭＩＭキャパシタを形成する位置は、配線層間でも半導体基板の最上層でもよい。
【００３１】
なお、下部電極溝１０４、上部電極溝１１２、配線溝１１８の内部に形成される銅又はアルミは酸化シリコン膜に接触しているが、これらの溝の内壁表面に密着層または拡散バリア膜または反射防止膜などとしてＴｉ、ＴｉＮ、Ｔａ、ＴａＮ、ＳｉＮ等を形成されていてもよい。
【００３２】
次に本発明の実施の形態２における半導体装置の製造方法について図４（ａ）〜図４（ｃ）を用いて説明する。
【００３３】
図４（ａ）に示すように半導体基板上に形成された第１絶縁膜１０２に下部電極溝１０４を形成し、その内部を電気メッキ法で銅などの金属を堆積させる。そして、下部電極溝１０４よりはみ出した余分な金属をＣＭＰ（化学的機械研磨）法により研磨を行い下部電極１０６を形成する。このときＣＭＰ法では下部電極１０６の中央部の研磨速度が端部と比較して速く、ディッシングが生じ端部が尖る。
【００３４】
次に図４（ｂ）に示すように、第１絶縁膜１０２と下部電極１０６の上に窒化シリコン膜からなるＭＩＭキャパシタの容量絶縁膜１０８を形成する。そして、その上に第２絶縁膜１１０を形成する。そしてＭＩＭキャパシタの電極を形成するための上部電極溝１１２を下部電極１０６よりも内側に小さくはみ出ないように形成する。言いかえると、第２絶縁膜１１０が下部電極１０６の端部を容量絶縁膜１０８を介して覆うようにする。
【００３５】
次に図４（ｃ）に示すように、下部電極１０６に対向するように上部電極１１４を形成する。この上部電極１１４の形成は、下部電極１０６と同様に上部電極溝１１２の内部を電気メッキ法で銅などの金属を堆積させる。そして上部電極溝１１２からはみ出した金属をＣＭＰ法で研磨し除去することで上部電極１１４を形成する。そして第３絶縁膜１１６を堆積した後、配線溝１１８を形成し上部電極１１４と同様に電気メッキ法、ＣＭＰ法により配線１２０を形成する。
【００３６】
以上のような構造のＭＩＭキャパシタにおいては、上部電極１１４の面積が下部電極１０６の面積より小さく、下部電極１０６の端部は、容量絶縁膜１０８を介して、第２絶縁膜１１０で覆われている。これにより、下部電極１０６形成時のＣＭＰ処理などにおいて生じたディッシングによる端部の尖りが容量絶縁膜１０８を破壊しないので、下部電極１０６が上部電極１１４と接触しリークすることがなく、信頼性の高いＭＩＭキャパシタを提供できる。
【００３７】
なお、ＭＩＭキャパシタを形成する位置は、配線層間でも半導体基板の最上層でもよい。
【００３８】
なお、下部電極溝１０４、上部電極溝１１２、配線溝１１８内には内部に形成される銅又はアルミが直接形成されているが、これらの溝の内壁表面に密着層または拡散バリア膜などとしてＴｉ、ＴｉＮ、Ｔａ、ＴａＮ、ＳｉＮ等を形成してもよい。
【００３９】
なお、上部電極１１４、配線１２０は、ダマシン法により個別に形成したが、デュアルダマシン法により上部電極１１４と配線１２０を一度に形成してもよい。
【００４０】
【発明の効果】
以上説明したように本発明によれば、金属電極−絶縁膜−金属電極を順次積層してなるＭＩＭキャパシタを具備する半導体装置及び半導体装置の製造方法において、下部電極の端部を容量絶縁膜と絶縁膜で覆うことで、ＣＭＰ法での研磨時のディッシングにより生じる尖りが容量絶縁膜を破壊しないので、下部電極と上部電極がリークすることを防止することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１における半導体装置の断面図
【図２】（ａ）〜（ｃ）は、本発明の実施の形態１における半導体装置の製造工程を示す断面図
【図３】本発明の実施の形態２における半導体装置の断面図
【図４】（ａ）〜（ｃ）は、本発明の実施の形態２における半導体装置の製造工程を示す断面図
【図５】
従来における半導体装置の断面図
【符号の説明】
１０２　第１絶縁膜
１０４　下部電極溝
１０６　下部電極
１０８　容量絶縁膜
１１０　第２絶縁膜
１１２　上部電極溝
１１４　上部電極
１１６　第３絶縁膜
１１８　配線溝
１２０　配線
１２２　リーク防止膜
３０２　配線
３０４　最上層絶縁膜
３０６ａ　ビアホール
３０６ｂ　ビアホール
３０８　下部電極
３１０　誘電体
３１４　上部電極
【図１】
2004119813.tif 000003
【図２】
2004119813.tif 000004
【図３】
2004119813.tif 000005
【図４】
2004119813.tif 000006
【図５】
2004119813.tif 000007