(57)【要約】【課題】ゲート酸化膜の厚さが異なる複数種の半導体素子を簡略な工程により同一基板上に形成する。【解決手段】半導体基板１０上に各素子を電気的に分離するフィールド酸化膜１１を隔てて所定の厚さで第１のゲート酸化膜１３を形成する。次に、シリコン窒化膜１４を形成し、高耐圧素子を形成する領域でシリコン窒化膜１４を剥離する。次に、高耐圧素子を形成する領域で第１のゲート酸化膜１３を剥離した後、この領域に第１のゲート酸化膜１３とは異なる厚さで第２のゲート酸化膜１５を形成する。【効果】第１の半導体素子と第２の半導体素子が異なる膜厚のゲート酸化膜を有することにより、それぞれ異なる耐圧を有する半導体素子を、極めて簡略な工程によって同一半導体基板上に形成することができる。【選択図】　図１
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【特許請求の範囲】
【請求項１】
半導体基板上に所定の厚さのゲート酸化膜を有する第１の半導体素子と、当該第１の半導体素子とは膜厚が異なるゲート酸化膜を有する第２の半導体素子とを形成するに際して、
前記半導体基板上に各素子を電気的に分離するフィールド酸化膜を隔てて第１の厚さで第１のゲート酸化膜を形成する工程と、
前記フィールド酸化膜及び前記第１のゲート酸化膜上にシリコン窒化膜を形成する工程と、
前記第２の半導体素子を形成する領域で前記シリコン窒化膜及び前記第１のゲート酸化膜を剥離する工程と、
前記第２の半導体素子を形成する領域に前記第１のゲート酸化膜とは膜厚が異なる第２のゲート酸化膜を形成する工程と、
前記シリコン窒化膜を剥離して、各素子を構成する膜を順次形成する工程とを有すること
を特徴とする半導体装置の製造方法。
【請求項２】
前記シリコン窒化膜を剥離するに際しては、熱リン酸を用いること
を特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記第２のゲート酸化膜は、第１のゲート酸化膜よりも大とされた膜厚で形成すること
を特徴とする請求項１記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、特に異なる膜厚のゲート酸化膜を有するＭＯＳＦＥＴを同一基板上に形成する場合に適用して好適な半導体装置の製造方法に関する。
【０００２】
【従来の技術】
近年、ＭＯＳ電界効果型トランジスタ（ＭＯＳＦＥＴ：　Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ−Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）は、スケーリング則に従ってその素子規模が縮小化の一途を辿っている。スケーリング則によれば、動作速度をＮ倍にするためには、ゲート長及びゲート酸化膜厚を１／Ｎ倍にすることが要求される。このようにゲート酸化膜厚を薄くした場合、ゲート酸化膜の電界強度を確保するためには、電源電圧も１／Ｎ倍にすることが要求される。しかしながら、半導体素子のテクノロジー世代毎に電源電圧を変えると、異なる半導体素子が複数存在する半導体チップ内で入出力レベルを適合させるためにレベルシフターなどの付加的な装置を介在させる必要が生じ、論理回路の複雑化・高コスト化・大規模化を招いてしまう。
【０００３】
そこで、このような事態を回避する目的で、ゲート酸化膜の膜厚を半導体素子ごとに変えて形成することによって各半導体素子の耐圧を制御し、これによって同一の電源電圧で各半導体素子を駆動するという手法が提案されている。
【０００４】
ゲート酸化膜の膜厚が異なる半導体素子を同一半導体チップ内に形成する従来の手法としては、以下で説明する手法が知られている。先ず、半導体基板上に、各素子を電気的に分離するための素子分離絶縁膜を形成し、高耐圧の素子を形成する第１の領域と、低耐圧の素子を形成する第２の領域との双方に、第０のゲート酸化膜を熱酸化法によって形成する。次に、第２の領域のみが露出するようにパターニングしたレジストマスクを形成し、この第２の領域に形成された第０のゲート酸化膜をフッ酸水溶液等で選択的にエッチングする。
【０００５】
次に、レジストマスクを除去し、再度熱酸化法にて表面を酸化する。これにより、第２の領域には、２回目の熱酸化で形成される膜厚からなる第１のゲート酸化膜が形成される。また、第１の領域には、１回目及び２回目の熱酸化によって形成される膜厚からなる第２のゲート酸化膜が形成される。以上のようにして、膜厚が異なる第１及び第２のゲート酸化膜を形成し、この後に各半導体素子を構成する他の膜を順次形成する。
【０００６】
また、他の従来手法としては、素子分離絶縁膜を形成した半導体基板上に第１のゲート酸化膜を形成する。次に、フォトリソグラフィ技術とドライエッチング技術によって、低耐圧の素子を形成する第２の領域のみに第２のゲート電極を形成した後、高耐圧の素子を形成する第１の領域を開口するようにパターニングしたマスクにより、この第１の領域における第２のゲート電極を除去する。
【０００７】
次に、第２のゲート酸化膜よりも膜厚が厚い第１のゲート酸化膜を第１の領域に形成する。次に、フォトリソグラフィ技術とドライエッチング技術によって、第１の領域に第１のゲート電極を形成し、この後に各半導体素子を構成する他の膜を順次形成する（例えば、特許文献１参照。）。
【０００８】
【特許文献１】
特開平１１−３０７６４８号公報
【０００９】
【発明が解決しようとする課題】
ところで、上述した第１の従来手法を用いた場合には、高耐圧の素子におけるゲート酸化膜を形成する過程でフォトレジストを形成し、これを剥離する工程を幾度も経るため、酸化膜表面が汚染や不純物などによってダメージを受けやすい。このため、高耐圧の素子におけるゲート酸化膜の膜質が劣化してしまい、歩留りや信頼性が低下してしまうといった問題があった。
【００１０】
また、上述した第２の従来手法を用いた場合には、低耐圧の素子と高耐圧の素子とにおけるゲート電極をそれぞれ別工程で形成する必要が生じる。このため、高精度な寸法制御が要求されるゲート電極のパターニング工程が幾度も必要となり、製造工程が複雑化するとともに、歩留りの低下や高コスト化を招いてしまうといった問題があった。
【００１１】
そこで本発明は、上述した従来の実情に鑑みてなされたものであり、ゲート酸化膜の厚さが異なる複数種の半導体素子を簡略な製造工程によって同一基板上に形成することが可能な半導体装置の製造方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】
本発明の請求項１に係る半導体装置の製造方法は、半導体基板上に所定の厚さのゲート酸化膜を有する第１の半導体素子と、当該第１の半導体素子とは膜厚が異なるゲート酸化膜を有する第２の半導体素子とを形成するに際して、前記半導体基板上に各素子を電気的に分離するフィールド酸化膜を隔てて第１の厚さで第１のゲート酸化膜を形成する工程と、前記フィールド酸化膜及び前記第１のゲート酸化膜上にシリコン窒化膜を形成する工程と、前記第２の半導体素子を形成する領域で前記シリコン窒化膜及び第１のゲート酸化膜を剥離する工程と、前記第２の半導体素子を形成する領域に前記第１のゲート酸化膜とは膜厚が異なる第２のゲート酸化膜を形成する工程と、前記シリコン窒化膜を剥離して、各素子を構成する膜を順次形成する工程とを有することを特徴とするものである。
【００１３】
以上のように構成された半導体装置の製造方法によれば、第１の半導体素子と第２の半導体素子との各々におけるゲート酸化膜を、それぞれ別の工程で成膜することができる。また、双方のゲート酸化膜を形成後に各半導体素子を構成するゲート電極を形成することができるため、ゲート電極のパターニング工程の回数が増加することがなく、ゲート酸化膜の膜質劣化を招くことがない。
【００１４】
なお、前記シリコン窒化膜を剥離するに際しては、熱リン酸を用いることが望ましい。シリコン窒化膜は、約１５０℃の熱リン酸に浸しておくことによって、各素子を電気的に分離するフィールド酸化膜（シリコン酸化膜）と比較して非常に速くエッチングされる。このため、熱リン酸を用いることによって、実質的にシリコン窒化膜だけを選択的に剥離することができる。また、各半導体素子を構成する他の膜を形成する後の工程でも熱リン酸を用いる場合が多いため、シリコン窒化膜を剥離するために専用の装置や工程を用意することが不要となる。
【００１５】
【発明の実施の形態】
以下、本発明に係る半導体装置の製造方法について、図面を参照しながら詳細に説明する。以下では、同一基板上にゲート酸化膜の膜厚がそれぞれ異なるＭＯＳＦＥＴを備える半導体装置を製造する手順について、図１を参照しながら順次説明する。なお、以下では、ゲート酸化膜の厚さが薄い方のＭＯＳＦＥＴを低耐圧素子と称し、ゲート酸化膜の厚さが厚い方のＭＯＳＦＥＴを高耐圧素子と称する。
【００１６】
先ず、図１（ａ）に示すように、例えばｎ型シリコン基板などの半導体基板１０の表面に素子（ＭＯＳＦＥＴ）間を電気的に分離するためのフィールド酸化膜１１を形成する。このフィールド酸化膜１１の形成手法としては、従来から多用されているＬＯＣＯＳ（Ｌｏｃａｌ　Ｏｘｉｄａｔｉｏｎ　ｏｆ　Ｓｉｌｉｃｏｎ）法でもよいし、半導体基板１０を凹状にエッチングした後にシリコン酸化物系の物質で埋設するいわゆるトレンチ法でもよい。ここでは、ＬＯＣＯＳ法によりフィールド酸化膜（ＳｉＯ２）１１を形成した。また、フィールド酸化膜１１を形成する際には、図１（ａ）に示すように、素子領域に窒化膜１２を形成しておくことによりマスキングする。
【００１７】
次に、窒化膜１２を剥離した後に、熱酸化法を施すことにより、素子領域に所定の厚さ（第１の膜厚と称する。）で第１のゲート酸化膜１３を形成する。これにより、図１（ｂ）に示すような状態となる。
【００１８】
次に、フィールド酸化膜１１及び第１のゲート酸化膜１３上にシリコン窒化膜１４を形成し、高耐圧素子を形成する領域でシリコン窒化膜１４を剥離する。これにより、図１（ｃ）に示すような状態となる。
【００１９】
次に、シリコン窒化膜１４が剥離された領域（高耐圧素子を形成する領域）に露出した第１のゲート酸化膜１３を希弗酸などにより剥離した後に、この領域に第１のゲート酸化膜１３よりも大とされた厚さ（第２の膜厚と称する。）で第２のゲート酸化膜１５を形成する。次に、シリコン窒化膜１４を剥離する。このとき、シリコン窒化膜１４を剥離する手法としては、上述と同様な理由により、熱リン酸を用いることが望ましい。
【００２０】
以上のような一連の手順により、図１（ｄ）に示すように、低耐圧素子と高耐圧素子とを形成する領域に、それぞれ、第１の膜厚ｄ１を有する第１のゲート酸化膜１３と、第１の厚さｄ１よりも大とされた第２の膜厚ｄ２を有する第２のゲート酸化膜１５とが形成されることとなる。
【００２１】
そして、この後、半導体基板１０の全面にポリシリコンゲート膜を形成して、ゲート酸化膜１３，１５上にゲート電極２０を形成する。次にｎ型不純物をイオン注入し、熱拡散することで各素子のソース領域２１、及びドレイン領域２２を形成する。これにより、低耐圧素子及び高耐圧素子として、図２に示すようなＭＯＳＦＥＴ３０が完成する。なお、低耐圧素子及び高耐圧素子は、それぞれゲート酸化膜１３，１５の厚さが異なる他は同等の構成であるため、図２においては、両素子をＭＯＳＦＥＴ３０として単一の素子のみについて図示している。
【００２２】
以上のようにして同一の基板上に低耐圧素子及び高耐圧素子を形成する手法においては、低耐圧素子と高耐圧素子との各々におけるゲート酸化膜１３，１５を、それぞれ別の工程で成膜することができる。また、双方のゲート酸化膜１３，１５を形成後に各素子を構成するゲート電極を形成することができるため、ゲート電極のパターニング工程の回数が増加することがなく、ゲート酸化膜１３，１５の膜質劣化を招くことがない。
【００２３】
また、上述の手法においては、高耐圧素子を形成する領域で第１のゲート酸化膜１３を除去するためのマスクとして、シリコン窒化膜１４を用いている。
【００２４】
シリコン窒化膜１４は、約１５０℃の熱リン酸に浸しておくことによって、各素子を電気的に分離するフィールド酸化膜（シリコン酸化膜）１１等と比較して非常に速くエッチングされる。このため、第１のゲート酸化膜１３の除去用マスクとしてシリコン窒化膜１４を用いることにより、熱リン酸を用いた簡便な手法によって、実質的にシリコン窒化膜１４だけを選択的に剥離することが可能となる。
【００２５】
このため、シリコン窒化膜１４を剥離するに際しては、例えば、剥離する領域に対応した開口部を有するレジストマスクを形成した後に１５０℃程度の熱リン酸に浸すなどすることによって、熱リン酸を用いて剥離する手法を採用することが望ましい。
【００２６】
また、各素子を構成する他の膜を形成する後の工程でも熱リン酸を用いる場合が多いため、シリコン窒化膜１４を剥離するに際して熱リン酸を用いることによって、シリコン窒化膜１４を剥離するために専用の装置や工程を用意する必要がない。
【００２７】
したがって、第１のゲート酸化膜１３の除去用マスクとして例えばポリシリコン膜を利用する手法などと比較して、シリコン窒化膜１４を利用するという本手法によれば、製造工程を大幅に簡略化することができ、半導体装置の低コスト化を図ることができる。
【００２８】
ただし、シリコン窒化膜１４は、熱リン酸によって剥離することに限定されるものではなく、他の各種エッチング技術を用いるなどして剥離してもよい。
【００２９】
なお、上述の説明においては、低耐圧素子を構成する第１のゲート酸化膜１３を形成した後に、これよりも膜厚が大とされた高耐圧素子のための第２のゲート酸化膜１５を形成しているが、最初に厚い膜厚で第１のゲート酸化膜を形成した後に、これよりも薄い膜厚で第２のゲート酸化膜を形成するとしてもよい。ただし、以下で述べる理由を考慮すると、最初に薄い膜厚で第１のゲート酸化膜を形成した後に、薄い膜厚で第２のゲート酸化膜を形成することが望ましい。
【００３０】
ゲート酸化膜１３，１５を形成する工程においては、半導体基板１０表面のシリコンが４５％程度酸化されるため、この表面の不純物濃度が若干変化する。このため、最初に厚い膜厚で高耐圧素子用の第１のゲート酸化膜を形成すると、低耐圧素子の形成領域も酸化されてしまうため、第１及び第２のゲート酸化膜の直下におけるシリコン不純物濃度が異なってしまい、低耐圧素子単体で形成した場合と比較して特性が異なってしまう虞が生じ、再度、不純物濃度の調整が必要となる。したがって、最初に薄い膜厚で低耐圧素子用の第１のゲート酸化膜を形成することが望ましい。
【００３１】
【発明の効果】
本発明によれば、第１の半導体素子と第２の半導体素子との各々におけるゲート酸化膜を、それぞれ別の工程で成膜することができる。また、双方のゲート酸化膜を形成後に各半導体素子を構成するゲート電極を形成することができるため、ゲート電極のパターニング工程の回数が増加することがなく、ゲート酸化膜の膜質劣化を招くことがない。
【００３２】
したがって、本発明によれば、異なる膜厚のゲート酸化膜を有することにより、それぞれ異なる耐圧を有する半導体素子を、極めて簡略な工程によって同一半導体基板上に形成することができる。また、このとき、各ゲート酸化膜における膜質の劣化を防止することができることから、歩留りを向上させることができ、高品質な半導体装置を低コストで提供することが可能となる。
【図面の簡単な説明】
【図１】本発明を適用して半導体装置を製造する手順を示す図であり、図１（ａ）はフィールド酸化膜が窒化膜でマスキングされた状態を示す断面図であり、図１（ｂ）は窒化膜が剥離された状態を示す断面図であり、図１（ｃ）はシリコン窒化膜が形成された状態を示す断面図であり、図１（ｄ）は第１及び第２のゲート酸化膜が形成された状態を示す断面図である。
【図２】第１及び第２のゲート酸化膜上に他の膜を形成することによって完成したＭＯＳＦＥＴを示す断面図である。
【符号の説明】
１０　　半導体基板
１１　　フィールド酸化膜
１２　　窒化膜
１３　　第１のゲート酸化膜
１４　　シリコン窒化膜
１５　　第２のゲート酸化膜
２０　ポリシリコンゲート膜
２１　酸化膜
３０　ＭＯＳＦＥＴ
【図１】
2004119846.tif 000003
【図２】
2004119846.tif 000004