(57)【要約】【課題】フォトダイオード間を素子分離する素子分離構造の形成が、フォトダイオードの感度の低下につながりにくく、且つ周囲の半導体素子に悪影響を及ぼさない構造をもつ光電変換装置及びその製造方法を提供すること。【解決手段】フォトダイオード間を素子分離する素子分離構造、例えばＳＴＩ構造７ｂを基板の熱酸化によらない方法で形成し、素子分離構造７ｂに接してこれを取り囲む第１導電型の半導体基板１中に第２導電型のチャネルストッパ層６を形成する。さらに、フォトダイオードの信号電荷蓄積領域として第１導電型の半導体層１８を形成し、この周囲を第２導電型のウェル８、１０、１１で取り囲み、基板１の他の領域から分離する。このとき、チャネルストッパ層６は、受光領域の周囲であって、半導体回路素子４１との間である位置にて終焉させる。【選択図】　　　　　図１
2004039832.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基体上の各受光領域に形成されたフォトダイオードと、前記半導体基体上の前記受光領域外の領域に形成された半導体回路素子とを有し、
前記半導体基体上に形成され、前記フォトダイオード及び前記半導体回路素子の間を素子分離するために形成された凹部内に絶縁膜が埋め込まれてなる素
子分離構造と、
前記フォトダイオードを素子分離する前記素子分離構造に接して、これを取り囲むように前記半導体基体中に形成された第２導電型のチャネルストッパ層
と、
前記受光領域の表面側に形成された、前記フォトダイオードを構成する第１
導電型の半導体層と、
前記受光領域側の前記素子分離構造の端部に対し、前記受光領域の外方位置にて前記受光領域を取り囲むように形成された第２導電型の第１のウェルと、
前記受光領域の底部に形成された第２導電型の第２のウェルと、
前記第１及び第２のウェルを接続する第２導電型の第３のウェルと
を有する光電変換装置であって、
前記素子分離構造に接してこれを取り囲む前記第１のウェルにおいて、前記受光領域の周囲であって前記半導体回路素子との間である位置にて前記チャネ
ルストッパ層が終焉している
光電変換装置。
【請求項２】
前記素子分離構造が、少なくとも前記受光領域の周囲に設けられている、請求項１に記載した光電変換装置。
【請求項３】
前記素子分離構造が、前記受光領域の前記フォトダイオードとこの周囲の非受光部の前記半導体回路素子との間、及び／又は、前記非受光部の前記半導体回路素子と周辺回路部の前記半導体回路素子との間にも設けられている、請求項２に記載した光電変換装置。
【請求項４】
前記非受光部の前記半導体回路素子及び／又は前記周辺回路部の前記半導体回路素子の形成領域にも前記第１のウェルが形成され、前記半導体回路素子周囲の前記素子分離構造に接して、これらを取り囲む前記第１のウェル中にも、前記チャネルストッパ層よりも低濃度にチャネルストッパ層が形成されている、請求項３に記載した光電変換装置。
【請求項５】
前記素子分離構造がＳＴＩ（Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ）構造である、請求項１に記載した光電変換装置。
【請求項６】
前記光電変換装置が固体撮像装置である、請求項１に記載した光電変換装置。
【請求項７】
第１導電型の半導体基体上の各受光領域にフォトダイオードを形成し、前記半導体基体上の前記受光領域外の領域に半導体回路素子を形成する光電変換装置の製造方法であって、
前記半導体基体上に、前記フォトダイオード及び前記半導体回路素子の間を素子分離するための凹部を形成し、この凹部内に絶縁膜を埋め込んで素子分離
構造を形成する工程と、
前記フォトダイオードを素子分離する前記素子分離構造に接してこれを取り囲むように、前記半導体基体中に第２導電型のチャネルストッパ層を形成する工程と、
前記受光領域の表面側に、前記フォトダイオードを構成する第１導電型の半
導体層を形成する工程と、
前記受光領域側の前記素子分離構造の端部に対し、前記受光領域の外方位置にて前記受光領域を取り囲むように、第２導電型の第１のウェルを形成する工
程と、
前記受光領域の底部に第２導電型の第２のウェルを形成する工程と
前記第１及び第２のウェルを接続する第２導電型の第３のウェルを形成する
工程と
を有する光電変換装置の製造方法であって、
前記素子分離構造に接してこれを取り囲む前記第１のウェルにおいて、前記受光領域の周囲であって前記半導体回路素子との間である位置で終焉させるように前記チャネルストッパ層を形成する
光電変換装置の製造方法。
【請求項８】
前記素子分離構造を、少なくとも前記受光領域の周囲に設ける、請求項７に記載した光電変換装置。
【請求項９】
前記素子分離構造を、前記受光領域の前記フォトダイオードとこの周囲の非受光部の前記半導体回路素子との間、及び／又は前記非受光部の前記半導体回路素子と周辺回路部の前記半導体回路素子との間にも設ける、請求項８に記載した光電変換装置。
【請求項１０】
前記非受光部の前記半導体回路素子及び／又は前記周辺回路部の前記半導体回路素子の形成領域にも前記第１のウェルを形成し、前記半導体回路素子周囲の前記素子分離構造に接して、これらを取り囲む前記第１のウェル中にも、前記チャネルストッパ層よりも低濃度にチャネルストッパ層を形成する、請求項９に記載した光電変換装置の製造方法。
【請求項１１】
前記素子分離構造がＳＴＩ（Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ）構造である、請求項７に記載した光電変換装置の製造方法。
【請求項１２】
前記凹部を形成後、前記凹部に前記絶縁膜の埋め込みを行う前に、フォトダイオード部の周囲において前記フォトダイオード部以外をマスクしながら、フォトダイオード部の前記凹部の壁面からイオン注入することによって前記チャネルストッパ層を形成する、請求項７に記載した光電変換装置の製造方法。
【請求項１３】
前記凹部を形成後、前記凹部に前記絶縁膜の埋め込みを行う前に、フォトダイオード部と前記非受光部の半導体回路素子部及び／又は前記周辺回路部の半導体回路素子部とをマスクしながら前記凹部の壁面からイオン注入することによって、前記半導体回路素子部の前記チャネルストッパ層を形成する、請求項１０に記載した光電変換装置の製造方法。
【請求項１４】
前記凹部を形成した後、前記凹部に気相成長法によって素子分離用の絶縁材料を埋め込む、請求項７に記載した光電変換装置の製造方法。
【請求項１５】
前記第１、第２及び第３のウェルをイオン注入によって形成する、請求項７に記載した光電変換装置の製造方法。
【請求項１６】
固体撮像装置を製造する、請求項７に記載した光電変換装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、フォトダイオードが各受光領域にそれぞれ形成されている光電変換装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
近年、デジタルカメラやインターネットの急速な普及により、光学的な画像情報を電気信号に変換し、デジタルデータとして取り込み、加工し、利用する機会が増えている。このため、固体撮像装置等の光電変換装置に対しても、小型化、低コスト化、高精細度・高感度・広ダイナミックレンジ等の高性能化の要求が高まり、今後ますますフォトダイオード等の固体撮像素子の微細化、高集積度化が進むと予想される。
【０００３】
図９は、従来のイメージセンサ等のフォトダイオード（ＰＤ；Ｐｈｏｔｏ　Ｄｉｏｄｅ）を中心とした主要部の概略断面図（ａ）及び概略平面図（ｂ）の一例である。基板表面には、フォトダイオード間を素子分離するために、各フォトダイオードの受光領域１１４を電気的に絶縁するＬＯＣＯＳ（Ｌｏｃａｌ　Ｏｘｉｄａｔｉｏｎ　ｏｆ　Ｓｉｌｉｃｏｎ）構造の素子分離構造１０７が形成されている。
【０００４】
図９の例では、基板にＮ型シリコン基板１０１が用いられ、基板表面部に形成されたＮ型シリコン層１１８と、その下部のＰ−型化したシリコン層１１２との界面でのＰＮ接合により、フォトダイオードが形成されている。以下、素子分離構造１０７で囲まれた部分を受光領域１１４と呼び、そのうちＰＮ接合が形成されている部分をセンサ開口部１１５と呼んで、両者を区別することにする。
【０００５】
センサ開口部１１５に入射した光は、ＰＮ接合部に達するとそこで正孔と電子に変換され、入射光の光量に応じた信号電荷（電子）がＮ型シリコン層１１８、更にはＮ型層がＰ−型化したシリコン層１１２に蓄積される。なお、最表面のＰ＋型シリコン層１１９は表面からの電荷の漏洩を防止するためのものである。
【０００６】
Ｎ型シリコン層１１８等からなる上記の信号電荷蓄積領域は、素子分離構造１０７の下部とその周囲に形成されたＰ型表面側ウェル１１１、基板の深い位置に形成されたＰ型ディープウェル１０８、及びＰ型表面側ウェル１１１とＰ型ディープウェル１０８とを電気的に接続するように素子分離構造１０７の下方に上下方向に長く形成されたＰ型プラグ（Ｐｌｕｇ）ウェル１１０によって、側面と底面とから取り囲まれている。これによって、信号電荷蓄積領域は、基板内においても周辺素子から電気的に分離され、信号電荷が漏洩する事が無い。
【０００７】
次に、図９のフォトダイオードの製造方法について要点を説明する。
【０００８】
まず、Ｎ型シリコン基板１０１の受光領域１１４の周囲に、基板１０１の熱酸化によって、ＬＯＣＯＳ構造の素子分離構造１０７を形成する。
【０００９】
次に、Ｂ＋のイオン注入と加熱による熱拡散・アニール処理を行い、基板の深い位置にＰ型ディープウェル１０８、素子分離構造１０７の下方にＰ型プラグウェル１１０、素子分離構造１０７の下部とその周囲にＰ型表面側ウェル１１１を形成する。Ｐ型表面側ウェル１１１は、後述する理由で、ＬＯＣＯＳ構造の素子分離構造１０７の端部を０．１μｍほどの幅をもって被覆する（受光領域１１４側にはみ出す）ように形成される。この時、周囲のＰ型領域からの熱拡散により、Ｎ型シリコン層１１８の下部に位置するＮ型層がＰ−型化し、Ｐ型ウェルに囲まれたＰ−型化シリコン層１１２が形成される。
【００１０】
次に、センサ開口部１１５にＡｓ＋のイオン注入と加熱アニール処理を行い、Ｎ型シリコン層１１８を形成する。これにより、Ｐ−型化したシリコン層１１２とＮ型シリコン層１１８との界面にＰＮ接合（フォトダイオード）が形成される。最後に、センサ開口部１１５にＢＦ２＋のイオン注入と加熱アニール処理を行い、最表面のＰ＋型シリコン層１１９を形成する。
【００１１】
【発明に至る経過】
微細化、高集積度化という立場からみた図９のフォトダイオードの問題点は、ＬＯＣＯＳ構造の素子分離構造１０７の末端から受光領域１１４側に０．１μｍほどの幅で作られたＰ型表面側ウェル１１１のはみ出し部分１１６の存在にある（図９（ｂ））。
【００１２】
素子分離構造１０７を基板の熱酸化によって形成すると、バーズビーク（ｂｉｒｄ’ｓ　ｂｅａｋ）により周囲に歪みの大きい境界領域１２０が形成される。このような境界領域１２０では、結晶の格子欠陥や界面準位に起因する電荷の漏洩が起こりやすい。この電荷の漏洩を防止するために、図９のフォトダイオードでは、境界領域１２０を包み込むようにＰ型表面側ウェル１１１を受光領域１１４側にはみ出させて形成し、境界領域１２０を信号電荷蓄積領域１１８から隔離している。
【００１３】
このようなはみ出し部分１１６があると、その分だけセンサ開口部１１５は受光領域１１４より小さくなるから、単位画素中に占めるセンサ開口部１１５の面積割合であるセンサ開口率が小さくなり、フォトダイオードの感度が低下する原因になる。はみ出し部分１１６によるセンサ開口率の低下は、高精細度化によって単位画素の面積が小さくなるほど相対的に大きくなり、フォトダイオードを微細化する上での大きな障害になる。
【００１４】
上記のような問題点を解決する方法として、本発明者は、フォトダイオード間を素子分離する素子分離構造の形成が、フォトダイオードの感度の低下につながりにくい構造をもつ光電変換装置及びその製造方法を提案した（特願２００２−１１８７４６号）。
【００１５】
即ち、特願２００２−１１８７４６号に係る発明（以下、先願発明と称する）は、フォトダイオードが各受光領域にそれぞれ形成されている光電変換装置であって、
第１導電型の半導体基体と、
半導体基体上に形成され、フォトダイオード間を素子分離するために形成さ
れた凹部内に絶縁膜が埋め込まれてなる素子分離構造と、
素子分離構造に接してこれを取り囲むように半導体基体中に形成された第２
導電型のチャネルストッパ層と、
受光領域の表面に形成された、フォトダイオードを構成する第１導電型の半
導体層と、
第１導電型の半導体層に接してその下部に形成された第２導電型の半導体層
と、
受光領域側の素子分離構造の端部に対し、受光領域の外方位置にて受光領域
を取り囲むように形成された第２導電型の第１のウェルと、
受光領域の底部に形成された第２導電型の第２のウェルと
を有する光電変換装置及びその製造方法に係わるものである。
【００１６】
図２は、先願発明の好ましい実施の形態であるＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ　Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）イメージセンサ等のフォトダイオード部の概略断面図（ａ）と概略平面図（ｂ）である。基板の表面には、フォトダイオード間を素子分離するために、各フォトダイオードの受光領域１４を電気的に絶縁するＳＴＩ（Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ）構造の素子分離構造７ｂが形成されている。
【００１７】
この例では、基板としてＮ型シリコン基板１が用いられ、基板表面部に形成されたＮ型シリコン層１８と、その下部のＰ−型化したシリコン層１２との界面でのＰＮ接合により、フォトダイオード（ＰＤ）が形成されている。以下、素子分離構造７ｂで囲まれた部分を受光領域１４と呼び、そのうちＰＮ接合が形成されている部分をセンサ開口部１５と呼んで、両者を区別することにする。
【００１８】
センサ開口部１５に入射した光は、ＰＮ接合部に達するとそこで正孔と電子に変換され、入射光の光量に応じた信号電荷（電子）がＮ型シリコン層１８、更にはＮ型層がＰ−型化したシリコン層１２に蓄積される。なお、最表面のＰ＋型シリコン層１９は表面からの電荷の漏洩を防止するためのものである。
【００１９】
Ｎ型シリコン層１８等からなる上記の信号電荷蓄積領域は、素子分離構造７ｂの周囲に形成されたＰ＋型チャネルストッパ層６、素子分離構造７ｂの下部に形成されたＰ型表面側ウェル１１、基板の深い位置に形成されたＰ型ディープウェル８、及びＰ型表面側ウェル１１とＰ型ディープウェル８とを電気的に接続するように素子分離構造７ｂの下方に上下方向に長く形成されたＰ型プラグウェル１０によって、側面と底面とから取り囲まれている。これによって、信号電荷蓄積領域は、基板内においても周辺素子から電気的に分離され、信号電荷が漏洩する事が無い。
【００２０】
Ｐ型表面側ウェル１１及びＰ型プラグウェル１０とＰ−型化した層１２との境界は、ＳＴＩ末端直下よりも、受光領域１４からみて０．２μｍ後退した位置に形成される。これは、信号電荷の蓄積容量を増加させるためである。
【００２１】
図２（ｂ）と図９（ｂ）とを比べてみると、先願発明の好まし実施の形態によるフォトダイオードと従来例のフォトダイオードとの違いがよく理解できる。図２（ｂ）では、ＳＴＩ素子分離構造７ｂに接してＰ＋型チャネルストッパ層６が形成されているため、図９（ｂ）にみられる受光領域１１４にはみ出したＰ型層１１６が不要になっている。
【００２２】
ＳＴＩ素子分離構造７ｂにおいても、歪みの大きい境界領域が周囲に形成されるが、ＳＴＩ構造では、凹部の形成後に凹部壁面からのイオン注入によって境界領域にＰ＋型チャネルストッパ層６を形成できるため、ＬＯＣＯＳ構造におけるＰ型層１１６に比べて、Ｐ＋型チャネルストッパ層６を薄くすることができ、その厚さは０．１μｍ以下、例えば３０ｎｍほどである。
【００２３】
このように、素子分離構造７ｂによって囲まれる受光領域１４のほぼ全域をセンサ開口部１５として用いることができるため、Ｐ型表面側ウェルのはみ出し部分１１６によるサイズシュリンクがない分、従来よりもセンサ開口部１５の面積が大きくなり、フォトダイオードの感度が向上する。
【００２４】
また、ＳＴＩ構造７ｂは、素子分離のための絶縁材料の幅をＬＯＣＯＳ構造１０７等と比べてかなり狭めることができるので、素子分離構造自体の面積も縮小できる。
【００２５】
以上から、単位画素中に占めるセンサ開口部１５の面積割合であるセンサ開口率を増加させ、フォトダイオードの感度を向上させることができる。
【００２６】
また、素子分離構造７ｂの末端直下に対し、受光領域１４の外方位置にまで広がったＰ−型化したシリコン層１２が、信号電荷蓄積領域の一部として用いられるため、大光量時に多量の信号電荷が発生しても飽和することなく信号電荷を蓄積できるので、大きなダイナミックレンジを実現することができる。
【００２７】
次に、図２のイメージセンサのフォトダイオード部の製造方法について要点を説明する。
【００２８】
まず、選択的なエッチングにより受光領域１４の周囲に凹部を形成する。次に、凹部の内壁を熱酸化して、凹部内壁に薄い酸化シリコン膜を形成する。
【００２９】
次に、凹部を酸化シリコンで埋める前に、凹部の内壁から基板垂直方向に対して３０度傾いた角度をもって加速電圧１００ｋｅＶ、注入量（面密度）２×１０１３／ｃｍ２でＢＦ２＋イオンをイオン注入する。これにより、凹部の側面及び底面に接する基板内に、Ｐ＋型チャネルストッパ層６を形成する。
【００３０】
次に、凹部に酸化シリコンを埋め込んだ後、余分な酸化シリコン等を除去して、ＳＴＩ素子分離構造７ｂを形成する。
【００３１】
次に、受光領域１４を含む画素領域全体に、加速電圧２ＭｅＶによるＢ＋のイオン注入と加熱による熱拡散・アニール処理を行い、基板の深い位置にＰ型ディープウェル８を形成する。更に、受光領域１４とＳＴＩ素子分離構造７ｂの一部をマスクしながら、画素領域に、加速電圧１．５ＭｅＶ及び１．０ＭｅＶによるＢ＋のイオン注入と加熱による熱拡散・アニール処理を行い、Ｐ型プラグウェル１０を形成する。
【００３２】
次に、上記と同様に、受光領域１４とＳＴＩ素子分離構造７ｂの一部をマスクしながら、加速電圧６００ｋｅＶ、３８０ｋｅＶ及び１９０ｋｅＶによるＢ＋のイオン注入と加熱による熱拡散・アニール処理を行い、Ｐ型表面側ウェル１１を形成する。
【００３３】
Ｐ型表面側ウェル１１の形成によって、Ｎ型シリコン層１８等のフォトダイオードの信号電荷蓄積領域が基板中の他のＮ型シリコン領域から分断されたことになる。また、通常、Ｐ型表面側ウェル１１は、画素領域外の周辺回路部にも、周辺回路の半導体回路素子のＰ型ウェルとして形成される。
【００３４】
上記の一連のＰ型ウェル形成工程時の熱拡散により、Ｎ型シリコン層１８の下部に位置するＮ型層がＰ−型化し、Ｐ型ウェルに囲まれたＰ−型化シリコン層１２が形成される。
【００３５】
続いて、センサ開口部１５に加速電圧３００ｋｅＶによるＡｓ＋のイオン注入と加熱アニール処理を行い、Ｎ型シリコン層１８を形成する。これにより、Ｐ−型化したシリコン層１２とＮ型シリコン層１８との界面にＰＮ接合（フォトダイオード）が形成される。
【００３６】
最後に、受光領域１４に加速電圧５０ｋｅＶによるＢＦ２＋のイオン注入と加熱アニール処理を行い、表面からの信号電荷の漏洩を防止するＰ＋型シリコン層１９を形成する。
【００３７】
【発明が解決しようとする課題】
図１（ｂ）は、完成したＣＭＯＳイメージセンサの概念的な概略断面図である。図の上部には、上記のフォトダイオードの作製工程のうち、凹部４の内壁から基板中にＢＦ２＋イオンを注入してＰ＋チャネルストッパ層６を形成する工程の状態を示す概略断面図を付記した。
【００３８】
同図に見られるように、この例では、凹部４内壁へのイオン注入を、フォトダイオード部を選別することなく、基板１上のすべての凹部４に対して行っている。このため、基板１のすべての凹部４の周囲の基板中に同一濃度のＰ＋チャネルストッパ層６が形成される。
【００３９】
しかしながら、通常、周辺回路部のＳＴＩ側壁には、Ｐ＋層を形成しない。形成するとしてもその最適ドーパント濃度は、フォトダイオード部のチャネルストッパ層におけるＰ＋層の最適ドーパント濃度に比べてはるかに小さい。両者の最適条件は異なるので、上記のように画一的にＰ＋チャネルストッパ層６を形成すると、周辺回路のトランジスタやその他の素子、又は画素内トランジスタの特性が変化し、センサの駆動に悪影響を及ぼす心配がある。
【００４０】
このように、先願発明に基づいて形成されるＰ＋チャネルストッパ層６及びその形成方法は、フォトダイオードの感度の向上に有効であるが、フォトダイオード周囲の半導体素子との関係で改善すべき余地があることが明らかとなった。
【００４１】
本発明は、上記のような事情に鑑みてなされたものであって、その目的は、フォトダイオード間を素子分離する素子分離構造の形成が、フォトダイオードの感度の低下につながりにくく、且つ周囲の半導体回路素子に悪影響を及ぼさない構造をもつ光電変換装置及びその製造方法を提供することである。
【００４２】
【課題を解決するための手段】
即ち、本発明は、第１導電型の半導体基体上の各受光領域に形成されたフォトダイオードと、前記半導体基体上の前記受光領域外の領域に形成された半導体回路素子とを有し、
前記半導体基体上に形成され、前記フォトダイオード及び前記半導体回路素子の間を素子分離するために形成された凹部内に絶縁膜が埋め込まれてなる素
子分離構造と、
前記フォトダイオードを素子分離する前記素子分離構造に接して、これを取り囲むように前記半導体基体中に形成された第２導電型のチャネルストッパ層
と、
前記受光領域の表面側に形成された、前記フォトダイオードを構成する第１
導電型の半導体層と、
前記受光領域側の前記素子分離構造の端部に対し、前記受光領域の外方位置にて前記受光領域を取り囲むように形成された第２導電型の第１のウェルと、
前記受光領域の底部に形成された第２導電型の第２のウェルと、
前記第１及び第２のウェルを接続する第２導電型の第３のウェルと
を有する光電変換装置であって、
前記素子分離構造に接してこれを取り囲む前記第１のウェルにおいて、前記受光領域の周囲であって前記半導体回路素子との間である位置にて前記チャネ
ルストッパ層が終焉している
光電変換装置に係わる。
【００４３】
また、本発明は、第１導電型の半導体基体上の各受光領域にフォトダイオードを形成し、前記半導体基体上の前記受光領域外の領域に半導体回路素子を形成する光電変換装置の製造方法であって、
前記半導体基体上に、前記フォトダイオード及び前記半導体回路素子の間を素子分離するための凹部を形成し、この凹部内に絶縁膜を埋め込んで素子分離
構造を形成する工程と、
前記フォトダイオードを素子分離する前記素子分離構造に接してこれを取り囲むように、前記半導体基体中に第２導電型のチャネルストッパ層を形成する工程と、
前記受光領域の表面側に、前記フォトダイオードを構成する第１導電型の半
導体層を形成する工程と、
前記受光領域側の前記素子分離構造の端部に対し、前記受光領域の外方位置にて前記受光領域を取り囲むように、第２導電型の第１のウェルを形成する工
程と、
前記受光領域の底部に第２導電型の第２のウェルを形成する工程と
前記第１及び第２のウェルを接続する第２導電型の第３のウェルを形成する
工程と
を有する光電変換装置の製造方法であって、
前記素子分離構造に接してこれを取り囲む前記第１のウェルにおいて、前記受光領域の周囲であって前記半導体回路素子との間である位置にて終焉するよ
うに前記チャネルストッパ層を形成する
光電変換装置の製造方法に係わる。
【００４４】
本発明によれば、前記素子分離構造においても、歪みの大きい境界領域が周囲に形成されるが、前記凹部の形成後に前記凹部からの不純物ドーピングにより前記境界領域に前記第２導電型のチャネルストッパ層を形成できるため、ＬＯＣＯＳ構造と比較して、チャネルストッパ層を薄くすることができ、単位画素中に占めるセンサ開口部の面積割合であるセンサ開口率を増加させ、フォトダイオードの感度を向上させることができる。
【００４５】
また、前記チャネルストッパ層は、前記受光領域の周囲であって前記半導体回路素子との間である位置にて終焉しているため、前記チャネルストッパ層の形成が、前記半導体回路素子に悪影響を与えることは無い。
【００４６】
【発明の実施の形態】
本発明においては、前記素子分離構造が、少なくとも前記受光領域の周囲に設けられているのがよい。
【００４７】
前記素子分離構造がＳＴＩ（Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ）構造であるのがよい。前記ＳＴＩ構造は、素子分離のための絶縁材料の幅をＬＯＣＯＳ構造等と比べてかなり狭めることができるので、前記素子分離構造自体の面積も縮小できる。
【００４８】
本発明においては、前記凹部を形成後、前記凹部に前記絶縁膜の埋め込みを行う前に、フォトダイオード部の周囲において前記フォトダイオード部以外をマスクしながら、フォトダイオード部の前記凹部の壁面からイオン注入することによって、フォトダイオード部の前記チャネルストッパ層を形成するのがよい。
【００４９】
また、前記素子分離構造が、前記受光領域の前記フォトダイオードとこの周囲の非受光部の前記半導体回路素子との間、及び／又は、前記非受光部の半前記導体回路素子と周辺回路部の前記半導体回路素子との間にも設けられていてよい。
【００５０】
その場合、前記非受光部の前記半導体回路素子及び／又は前記周辺回路部の前記半導体回路素子の形成領域にも前記第１のウェルが形成され、前記半導体回路素子の周囲の前記素子分離構造に接して、これらを取り囲む前記第１のウェル中にも、前記フォトダイオード部のチャネルストッパ層よりも低濃度にチャネルストッパ層が形成されているのがよい。
【００５１】
前記半導体回路素子部のチャネルストッパ層を前記フォトダイオード部のチャネルストッパ層と別個に形成することで、それぞれに最適の不純物濃度をもつチャネルストッパ層を形成することができる。
【００５２】
本発明においては、前記凹部を形成後、前記凹部に前記絶縁膜の埋め込みを行う前に、フォトダイオード部と前記非受光部の半導体回路素子部及び／又は前記周辺回路部の半導体回路素子部とをマスクしながら前記凹部の壁面からイオン注入することによって、前記半導体回路素子部の前記チャネルストッパ層を形成するのがよい。
【００５３】
また、前記素子分離構造を形成するに際しては、前記凹部に気相成長法によって素子分離用の絶縁材料を埋め込むのがよい。
【００５４】
前記第１、第２及び第３のウェルをイオン注入によって形成するのがよい。イオン注入法によれば、所定の位置に所望の濃度のドーパントを精度良くドーピングすることができる。このため、例えば熱拡散法では不可能な、前記半導体基体の深部にウェルを形成することができる。
【００５５】
本発明に基づいて、固体撮像装置を製造するのがよい。
【００５６】
以下、本発明の好ましい実施の形態を図面参照下に具体的に説明する。
【００５７】
実施の形態１：ＣＭＯＳイメージセンサ（１）
図２は、本発明の好ましい実施の形態であるＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ　Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）イメージセンサのフォトダイオード部の概略断面図（ａ）と概略平面図（ｂ）である。基板の表面には、フォトダイオード間を素子分離するために、各フォトダイオードの受光領域１４を電気的に絶縁するＳＴＩ（Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ）構造の素子分離構造７ｂが形成されている。
【００５８】
この例では、基板としてＮ型シリコン基板１が用いられ、基板上部のＮ型シリコン層１８とその下部のＰ−型化したシリコン層１２とがその界面でＰＮ接合によるフォトダイオードを形成している。
【００５９】
受光領域１４のセンサ開口部１５に入射した光は、ＰＮ接合部に達するとそこで正孔と電子に変換され、入射光の光量に応じた信号電荷（電子）がＮ型シリコン層１８、更にはＮ型層がＰ−型化したシリコン層１２に蓄積される。なお、最表面のＰ＋型シリコン層１９は表面からの電荷の漏洩を防止するものである。
【００６０】
Ｎ型シリコン層１８からなる信号電荷蓄積領域は、素子分離構造７ｂの周囲に形成されたＰ＋型チャネルストッパ層６、素子分離構造７ｂの下部に形成されたＰ型表面側ウェル１１、基板の深い位置に形成されたＰ型ディープウェル８、及びＰ型表面側ウェル１１とＰ型ディープウェル８とを電気的に接続するように素子分離構造７ｂの下方に上下方向に長く形成されたＰ型プラグウェル１０によって、側面と底面とから取り囲まれている。これによって、Ｎ型信号電荷蓄積領域１８は、基板内においても周辺素子から電気的に分離され、信号電荷が漏洩する事が無い。
【００６１】
Ｐ型表面側ウェル１１及びＰ型プラグウェル１０とＰ−型化した層１２との境界は、ＳＴＩ末端直下よりも、受光領域１４からみて０．２μｍ後退した位置に形成される。これは、信号電荷の蓄積容量を増加させるためである。
【００６２】
上記のフォトダイオードの構造は、先願発明に基づくフォトダイオードと同一であるから、同一の効果を有するのは、言うまでもない。
【００６３】
即ち、ＳＴＩ素子分離構造７ｂに接してＰ＋型チャネルストッパ層６が形成されているため、図９（ｂ）にみられる受光領域１１４にはみ出したＰ型層１１６が不要になっている。
【００６４】
ＳＴＩ素子分離構造７ｂにおいても、歪みの大きい境界領域が周囲に形成されるが、ＳＴＩ構造では、凹部の形成後に凹部壁面からのイオン注入によって境界領域にＰ＋型チャネルストッパ層６を形成できるため、ＬＯＣＯＳ構造におけるＰ型層１１６に比べて、Ｐ＋型チャネルストッパ層６を薄くすることができ、その厚さは０．１μｍ以下、例えば３０ｎｍほどである。
【００６５】
このように、素子分離構造７ｂによって囲まれる受光領域１４のほぼ全域をセンサ開口部１５として用いることができるため、従来よりもセンサ開口部１５の面積が大きくなり、フォトダイオードの感度が向上する。
【００６６】
また、ＳＴＩ構造７ｂは、素子分離のための絶縁材料の幅をＬＯＣＯＳ構造１０７等と比べてかなり狭めることができるので、素子分離構造自体の面積も縮小できる。
【００６７】
以上から、単位画素中に占めるセンサ開口部の面積割合であるセンサ開口率を増加させ、フォトダイオードの感度を向上させることができる。
【００６８】
また、素子分離構造７ｂの末端直下に対し、受光領域１４の外方位置にまで広がったＰ−型化したシリコン層１２が、信号電荷蓄積領域の一部として用いられるため、大光量時に多量の信号電荷が発生しても飽和することなく信号電荷を蓄積できるので、大きなダイナミックレンジを実現することができる。
【００６９】
図３は、上記のフォトダイオードを基板上に２次元マトリックス状に配置したＣＭＯＳイメージセンサの構成を示す概略構成図である。この装置では、垂直方向スキャナ３２と水平方向スキャナ３４によって行と列がそれぞれ選択され、その交点にある画素３１のフォトダイオードの信号電荷が読み出される。
【００７０】
即ち、垂直方向スキャナ３２からの制御信号によってある行の読み出し用トランジスタ３３が選択されてＯＮ状態になり、同時に水平方向スキャナ３４によって各列に読み出し信号が順次加えられると、その交点にある画素３１からの出力が電流電圧変換回路３５の入力部に導かれ、電流電圧変換回路３５及び出力バッファ回路３６によって電圧に変換されて出力される。
【００７１】
垂直方向スキャナ３２の１周期の間にすべての画素３１が順次１回ずつ走査され、１周期の間に各画素３１のフォトダイオードに蓄積されていた信号電荷に応じた出力が読み出されるとともに、読み出し後、フォトダイオードは電荷を消去され、初期状態にリセットされる。こうして、二次元マトリックス状に配置されたフォトダイオードによって光電変換された映像信号が時分割で出力される。
【００７２】
図３の各画素３１は基板上の画素領域３７に形成され、垂直方向スキャナ３２、読み出し用トランジスタ３３、水平方向スキャナ３４、電流電圧変換回路３５、出力バッファ回路３６等の周辺回路は画素領域３７に隣接した周辺回路部３８に形成される。
【００７３】
図４は、画素領域３７における配置を示す平面図である。図４（ａ）は、多数の画素３１が２次元マトリックス状に配置されている状態を示す全体図であり、図４（ｂ）は、１つの画素３１内での配置を示す平面図である。図４では、Ｐ型シリコン層の上部に形成されたＮ型拡散層１８、４３等とゲート層４２、４５、４８とコンタクト４１、４４、４７、４９等のみを示し、上層配線は図示を省略している。ゲート層は多結晶シリコンで形成され、その下部はＰ型層である。
【００７４】
図４（ｂ）に示したＮ型シリコン層１８は、図２で説明したように、その下部のＰ−型化したシリコン層１２との界面でＰＮ接合によるフォトダイオードを形成し、入射光の光量に応じた信号電荷（電子）を発生させる。その信号電荷（電子）は、１周期の間、Ｎ型領域１８を主とする信号電荷蓄積領域に蓄積される。
【００７５】
図３の水平方向スキャナ３４からの読み出し信号は、図４のコンタクト４１を通じて転送ゲート４２に加えられる。読み出し信号の作用で転送ゲート４２下のチャネル層が導通状態になると、Ｎ型シリコン層１８等の信号電荷蓄積領域に蓄積されていた信号電荷（電子）は、画素内の非受光部に形成されているＮ型バッファ層４３に転送され、信号電荷量に応じた信号電圧を発生する。
【００７６】
この信号電圧は、コンタクト４４を通じて増幅用トランジスタのゲート４５に印加され、増幅用トランジスタ４６を流れる電流の変化として読み出される。増幅用トランジスタ４６の出力電流は、図３の読み出し用トランジスタ３３に導かれ、前述したように電圧に変換されて出力される。
【００７７】
読み出しが終了すると、コンタクト４７を通じてリセット信号がリセットゲート４８に印加され、Ｎ型バッファ層４３に貯留されていた信号電荷はコンタクト４９を通じて消去され、フォトダイオードは初期状態にリセットされる。
【００７８】
上記のように、１つの画素には、受光部に形成されたフォトダイオードと非受光部に形成された種々の半導体回路素子とが含まれていて、画素同士を素子分離するとともに、１画素内で各素子間を素子分離することが必要である。
【００７９】
図４のＮ型シリコン層１８の広がりがセンサ開口部１５に相当する（図２）。従って、フォトダイオード部のＳＴＩ素子分離構造に接して形成されるＰ＋チャネルストッパ層６の、受光領域側の端部５０Ａは、Ｎ型シリコン層１８の外周部（実線）にある。もう一方の端部５０Ｂは、破線で示す位置にあって、非受光部の増幅用トランジスタ４６の形成領域との間で終焉している。
【００８０】
図１（ａ）は、ＣＭＯＳイメージセンサを、まず周辺回路部を切断し、次に画素の非受光部（例えば、図４（ｂ）のＡ−Ｂ）を切断し、次に画素の受光部（例えば、図４（ｂ）のＢ−Ｃ）を切断して得られた断面図をつなぎ合わせた概念的な概略断面図である。
【００８１】
図１（ａ）の上部には、後述するＣＭＯＳイメージセンサの作製工程のうち、受光部の凹部の内壁から基板中にＢＦ２＋イオンを注入してＰ＋チャネルストッパ層６を形成する工程の状態を示す概略断面図を付記した。
【００８２】
同図に見られるように、ＢＦ２＋イオンを注入するに際して、非受光部の半導体回路素子部や周辺回路部の半導体回路素子部をマスク３０で覆っているため、Ｐ＋チャネルストッパ層６は、フォトダイオード部のＳＴＩ素子分離構造下にのみ形成され、画素領域非受光部の半導体回路素子部とのＳＴＩ素子分離構造の中間位置５０Ｂで終焉し、その半導体回路素子部までは伸びていない。従って、画素内トランジスタ５１（増幅用トランジスタ４６等）又は周辺回路部３８のトランジスタ５２やその他の素子に悪影響を及ぼす心配はない。
【００８３】
Ｐ型ディープウェル８及びＰ型プラグウェル１０は、受光部にのみ形成することも可能であるが、通常は、受光部から非受光部まで画素領域全体に形成されるのが望ましい。これは、信号電荷の漏洩をより効果的に防止するためである。
【００８４】
また、Ｐ型表面側ウェル１１は、受光部にのみ形成することも可能であるが、通常は、周辺回路部及び非受光部に形成される半導体回路素子のＰ型ウェルと同時に形成される。これは、信号電荷の漏洩をより効果的に防止するとともに、効率的にイメージセンサを形成するためでもある。
【００８５】
周辺回路部及び非受光部に形成されるトランジスタ５１、５２は、ＬＤＤ（Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ−ｓｏｕｒｃｅ）構造をもつものが望ましい。これにより、ドレイン電界が緩和され、耐電圧性が向上する。
【００８６】
実施の形態２：ＣＭＯＳイメージセンサ（１）の作製
図５〜７は、本発明の好ましい実施の形態による光電変換装置の製造方法によって、実施の形態１で示したＣＭＯＳイメージセンサ（１）を作製する工程を工程順に示す概略断面図である。
【００８７】
工程１
まず、図５（ａ）のように、ＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法等によりＮ型半導体基板１の表面上に酸化シリコン膜２及び窒化シリコン膜３を積層して形成した後、ＳＴＩ構造７ｂの凹部４のパターンに対応した形状にこれらの膜２及び３をパターニングする。
【００８８】
工程２
次に、図５（ｂ）のように、酸化シリコン膜２及び窒化シリコン膜３をマスクとして、ドライエッチング（反応性イオンエッチング）等によりシリコンをエッチング除去して、凹部４を形成する。
【００８９】
工程３
次に、図５（ｃ）のように、凹部４の内壁を熱酸化して、凹部４内壁に薄い酸化シリコン膜５を形成する。
【００９０】
工程４
次に、凹部４を酸化シリコンで埋める前に、図５（ｄ）のように周辺回路部及び非受光部をマスク３０で覆いながら、基板垂直方向から３０度傾いた角度をもって加速電圧１００ｋｅＶ、注入量（面密度）２×１０１３／ｃｍ２でＢＦ２＋イオンを凹部４の内壁からイオン注入して、Ｐ＋型チャネルストッパ層６を形成する。
【００９１】
このとき、図１（ａ）でも説明したように、Ｐ＋型チャネルストッパ層６は受光部にのみ形成され、周辺回路部３８及び非受光部に形成される半導体回路素子に悪影響を与えることはない。
【００９２】
工程５
次に、図６（ｅ）のように、ＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法等により酸化シリコン７ａを堆積させ、トレンチ溝４に酸化シリコン７ａを埋め込む。
【００９３】
工程６
次に、図６（ｆ）のように、ＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）法等により表面を研磨して、余分な酸化シリコン、窒化シリコン膜３、酸化シリコン膜２を順次除去して、ＳＴＩ素子分離構造７ｂを完成する。
【００９４】
工程７
次に、図６（ｇ）のように、周辺回路部３８をマスク２１で覆いながら、受光領域１４を含む画素領域３７全体に、加速電圧２ＭｅＶ、注入量（面密度）５×１０１１／ｃｍ２でＢ＋イオンをイオン注入し、続いて加熱による熱拡散とアニール処理を行い、基板の深い位置にＰ型ディープウェル８を形成する。
【００９５】
工程８
次に、図６（ｈ）のように、周辺回路部３８及び受光領域１４とＳＴＩ素子分離構造７ｂの一部をマスク９で覆いながら、ＳＴＩ構造７ｂの下方に、加速電圧１．５ＭｅＶ、注入量（面密度）８×１０１１／ｃｍ２、及び加速電圧１．０ＭｅＶ、面密度３×１０１２／ｃｍ２でＢ＋イオンをイオン注入し、続いて加熱による熱拡散とアニール処理を行い、Ｐ型プラグウェル１０を形成する。
【００９６】
Ｐ型ディープウェル８及びＰ型プラグウェル１０は、受光部にのみ形成することも可能であるが、通常は、受光部から非受光部まで画素領域３７全体に形成されるのが望ましい。これは、信号電荷の漏洩をより効果的に防止するためである。
【００９７】
工程９
次に、図７（ｉ）のように、受光領域１４とＳＴＩ素子分離構造７ｂの一部をマスク３２で覆いながら、加速電圧６００ｋｅＶ、注入量（面密度）３×１０１２／ｃｍ２；加速電圧３８０ｋｅＶ、面密度３×１０１２／ｃｍ２；及び加速電圧１９０ｋｅＶ、注入量（面密度）６×１０１２／ｃｍ２でＢ＋イオンをイオン注入し、続いて加熱による熱拡散とアニール処理を行い、Ｐ型表面側ウェル１１を形成する。
【００９８】
Ｐ型表面側ウェル１１によって受光領域１４のＮ型シリコン層が他のＮ型シリコン領域から分断されたことになる。Ｐ型表面側ウェル１１は、受光部にのみ形成することも可能であるが、通常は、周辺回路部３８及び非受光部に形成される半導体回路素子のＰ型ウェルと同時に形成される。これは、信号電荷の漏洩をより効果的に防止するとともに、効率的にイメージセンサを形成するためでもある。
【００９９】
また、ウェル形成時の熱拡散により、Ｎ型シリコン層がＰ−型化し、Ｐ型ウェルに囲まれたＰ−型したシリコン層１２が形成される。
【０１００】
工程１０
次に、図７（ｊ）のように、センサ開口部１５以外の部分をマスクしながら、センサ開口部１５に加速電圧３００ｋｅＶ、注入量（面密度）２×１０１２／ｃｍ２でＡｓ＋イオンをイオン注入し、続いて加熱アニール処理を行い、Ｎ型シリコン層１８を形成する。これで、Ｐ型シリコン層１２とＮ型シリコン層１８との界面にＰＮ接合（フォトダイオード）が形成される。従って、図２（ｂ）に示したように、平面図上でＰ＋型チャネルストッパ層６で囲まれた領域が、センサ開口部１５となる。
【０１０１】
工程１１
次に、図４（ｋ）のように、受光部１４以外の部分をマスクしながら、加速電圧５０ｋｅＶ、面密度１×１０１３／ｃｍ２でＢＦ２＋イオンをイオン注入し、続いて加熱アニール処理を行い、Ｐ＋型シリコン層１９を形成する。
【０１０２】
工程１２
最後に、周辺回路部及び非受光部の所望の領域の基板表面に熱酸化によって酸化膜を形成した後、非受光部トランジスタ５１や周辺回路部トランジスタ５２などの半導体回路素子を公知の方法で形成する。
【０１０３】
実施の形態３：ＣＭＯＳイメージセンサ（２）とその作製
図８（ａ）は、実施の形態１の変形例であるＣＭＯＳイメージセンサ（２）の概念的な概略断面図である。図の上部には、作製工程４ａとして追加され、周辺回路部３８及び非受光部の凹部内壁から基板中にＢＦ２＋イオンを注入して、Ｐ＋チャネルストッパ層６ａを形成する工程の状態を示す概略断面図を付記した。
【０１０４】
この変形例では、実施の形態２に示した作製工程を、工程４（周辺回路部３８及び非受光部をマスク３０で覆いながら、基板垂直方向から３０度傾いた角度をもって加速電圧１００ｋｅＶ、注入量（面密度）２×１０１３／ｃｍ２でＢＦ２＋イオンを凹部４の内壁からイオン注入して、受光部にのみＰ＋型チャネルストッパ層６を形成する工程）の後に、次の工程４ａを追加して行うように変更する。
【０１０５】
工程４ａ
図８（ａ）付図のように、受光部をマスク３０ａで覆いながら、基板垂直方向から３０度傾いた角度をもって加速電圧１００ｋｅＶ、注入量（面密度）１×１０１３／ｃｍ２でＢＦ２＋イオンを凹部４の内壁からイオン注入して、周辺回路部３８及び非受光部にＰ＋型チャネルストッパ層６ａを形成する。
【０１０６】
これにより、周辺回路部３８及び非受光部には、受光部のＰ＋型チャネルストッパ層６より小さい濃度のＰ＋型チャネルストッパ層６ａが形成される。この濃度は、この領域に形成される半導体回路素子に悪影響を及ぼさない最適濃度とすることができる。
【０１０７】
Ｐ＋型チャネルストッパ層６ａが付加されることを除けば、実施の形態１と変わるところはないから、実施の形態１で前述した効果が実施の形態３においても得られるのは言うまでもない。
【０１０８】
実施の形態４：ＣＭＯＳイメージセンサ（３）とその作製
図８（ｂ）は、これも実施の形態１の変形例であるＣＭＯＳイメージセンサ（３）の概念的な概略断面図である。図の上部には、作製工程４ｂとして追加され、非受光部の凹部内壁から基板中にＢＦ２＋イオンを注入して、Ｐ＋チャネルストッパ層６ｂを形成する工程の状態を示す概略断面図を付記した。
【０１０９】
この変形例では、実施の形態２に示した作製工程を、工程４（周辺回路部３８及び受光部をマスク３０で覆いながら、基板垂直方向から３０度傾いた角度をもって加速電圧１００ｋｅＶ、注入量（面密度）２×１０１３／ｃｍ２でＢＦ２＋イオンを凹部４の内壁からイオン注入して、受光部にのみＰ＋型チャネルストッパ層６を形成する工程）の後に、次の工程４ｂを追加して行うように変更する。
【０１１０】
工程４ｂ
図８（ｂ）付図のように、周辺回路部３８及び受光部をマスク３０ｂで覆いながら、基板垂直方向から３０度傾いた角度をもって加速電圧１００ｋｅＶ、注入量（面密度）１×１０１３／ｃｍ２でＢＦ２＋イオンを凹部４の内壁からイオン注入して、非受光部にＰ＋型チャネルストッパ層６ｂを形成する。
【０１１１】
これにより、非受光部にのみ、受光部のＰ＋型チャネルストッパ層６より小さい濃度のＰ＋型チャネルストッパ層６ｂが形成される。この濃度は、この領域に形成される半導体回路素子に悪影響を及ぼさない最適濃度とすることができる。
【０１１２】
通常、非受光部の素子分離構造はＰ型ウェルと接触しているから電荷の漏洩が起こりやすく、非受光部にＰ＋型チャネルストッパ層６ｂを設ける効果は高い。また、イオン注入によってトランジスタのしきい値電圧ＶＴＨや電流特性ＩＤを好ましい値に調節できる効果がある。
【０１１３】
Ｐ＋型チャネルストッパ層６ｂが付加されることを除けば、実施の形態１と変わるところはないから、実施の形態１で前述した効果が実施の形態４においても得られるのは言うまでもない。
【０１１４】
以上、本発明を実施の形態に基づいて説明したが、本発明はこれらの例に何ら限定されるものではなく、発明の主旨を逸脱しない範囲で適宜変更可能であることは言うまでもない。
【０１１５】
例えば、上述のウェル形成のイオン注入は、ＳＴＩによる素子分離構造の形成以前に行ってもよい。また、上述の各半導体領域の導電型を逆にしてもよい。また、周辺回路部３８の素子分離は、ＳＴＩ構造以外の方法で行ってもよい。
【０１１６】
【発明の作用効果】
本発明によれば、素子分離構造の周囲に歪みの大きい境界領域が形成されても、凹部の形成後に凹部からの不純物ドーピングにより境界領域に第２導電型のチャネルストッパ層を形成できるため、ＬＯＣＯＳ構造と比較して、チャネルストッパ層を薄くすることができ、単位画素中に占めるセンサ開口部の面積割合であるセンサ開口率を増加させ、フォトダイオードの感度を向上させることができる。
【０１１７】
また、特にＳＴＩ構造は、素子分離のための絶縁材の幅をＬＯＣＯＳ構造等と比べてかなり狭めることができるので、素子分離構造自体の面積も縮小できる。
【０１１８】
以上から、単位画素中に占めるセンサ開口部の面積割合であるセンサ開口率を増加させ、フォトダイオードの感度を向上させることができる。
【０１１９】
また、チャネルストッパ層は、受光領域の周囲であって半導体回路素子との間である位置にて終焉しているため、チャネルストッパ層の形成が、半導体回路素子に悪影響を与えることは無い。
【図面の簡単な説明】
【図１】本発明及び先願発明の好ましい実施の形態であるＣＭＯＳイメージセンサの概略断面図である。
【図２】先願発明並びに本発明の好ましい実施の形態であるＣＭＯＳイメージセンサのフォトダイオード部の概略断面図（ａ）と概略平面図（ｂ）である。
【図３】本発明の実施の形態に基づくＣＭＯＳイメージセンサの構成図である。
【図４】同、画素領域の配置を示す平面図である。
【図５】同、ＣＭＯＳイメージセンサの作製工程を示す概略断面図である。
【図６】同、ＣＭＯＳイメージセンサの作製工程を示す概略断面図である。
【図７】同、ＣＭＯＳイメージセンサの作製工程を示す概略断面図である。
【図８】本発明及の他の好ましい実施の形態であるＣＭＯＳイメージセンサの概略断面図である。
【図９】従来のイメージセンサのフォトダイオード部の概略断面図（ａ）と概略平面図（ｂ）である。
【符号の説明】
１…Ｎ型半導体基板、２…酸化シリコン膜、３…窒化シリコン膜、４…凹部、
５…酸化シリコン膜、６…Ｐ＋型チャネルストッパ層、７ａ…酸化シリコン、
７ｂ…素子分離構造（ＳＴＩ構造）、８…Ｐ型ディープウェル、９…マスク、
１０…Ｐ型プラグウェル、１１…Ｐ型表面側ウェル、
１２…Ｐ−型化したシリコン層、１３…マスク、１４…受光領域、
１５…センサ開口部、１８…Ｎ型シリコン層、１９…Ｐ＋型シリコン層、
２０、２１、３０、３０ａ、３０ｂ…マスク、３１…画素、
３２…垂直方向スキャナ、３３…読み出し用トランジスタ、
３４…水平方向スキャナ、３５…電流電圧変換回路、３６…出力バッファ回路、
３７…画素領域、３８…周辺回路部、４１…コンタクト、４２…転送ゲート、
４３…Ｎ型バッファ層、４４…コンタクト、
４５…増幅用トランジスタのゲート、４６…増幅用トランジスタ、
４７…コンタクト、４８…リセットゲート、４９…コンタクト、
５０Ａ…Ｐ＋型チャネルストッパ層の受光領域側端部、
５０Ｂ…Ｐ＋型チャネルストッパ層のもう一方の端部、
５１…非受光部トランジスタ、５２…周辺回路部トランジスタ、
１０１…Ｎ型半導体基板、１０２…酸化シリコン膜、
１０７…素子分離構造（ＬＯＣＯＳ構造）、１０８…Ｐ型ディープウェル、
１１０…Ｐ型プラグウェル、１１１…Ｐ型表面側ウェル、
１１２…Ｐ−型化したシリコン層、１１４…受光領域、１１５…センサ開口部、
１１６…Ｐ型表面側ウェルのはみ出し部分、１１８…Ｎ型シリコン層、
１１９…Ｐ＋型シリコン層、１２０…歪みの大きい境界領域
【図１】
2004039832.tif 000003
【図２】
2004039832.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
2004039832.tif 000008
【図７】
2004039832.tif 000009
【図８】
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【図９】
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