(57)【要約】【課題】アナログ入力信号の経路に発生する定在波を抑圧し、高い有効ビット数を実現する。【解決手段】並列型のアナログ・ディジタル変換器において、アナログ信号の入力端子１から複数のコンパレータ３１〜３４までの配線を所定の特性インピーダンスの伝送線路９０〜９４で構成し、伝送線路９４の終端に該所定の特性インピーダンスに相当する終端抵抗１３を接続する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
アナログ信号、第１の基準信号、第２の基準信号及びクロックを入力とし、前記第１の基準信号と前記第２の基準信号を用いて互いに異なる複数の基準電圧を発生する複数の抵抗器と、前記アナログ信号と前記基準電圧とを入力して両者の電圧を比較し比較結果を前記クロックの入力毎に保持する複数のコンパレータと、前記複数のコンパレータの判別結果の境界を検出する複数の境界検出器と、前記複数の境界検出器の出力をバイナリデータに変換するエンコーダと、前記エンコーダを高速に動作させるために前記エンコーダの出力データを一時的に保持する複数のフリップフロップと、から構成される並列型のアナログ・ディジタル変換器であって、
前記アナログ信号の入力端子から前記複数のコンパレータまでの配線を第１の特性インピーダンスの伝送線路で構成し、該伝送線路の終端に前記第１の特性インピーダンスに相当する終端抵抗を接続したことを特徴とするアナログ・ディジタル変換器。
【請求項２】
請求項１に記載のアナログ・ディジタル変換器において、
前記クロックの入力端子から前記複数のコンパレータまでの配線を第２の特性インピーダンスの伝送線路で構成し、該伝送線路の終端に前記第２の特性インピーダンスに相当する終端抵抗を接続したことを特徴とするアナログ・ディジタル変換器。
【請求項３】
請求項２に記載のアナログ・ディジタル変換器において、
前記クロックの入力端子から前記複数の境界検出器へのそれぞれの配線パスに対して距離が短い配線に対して距離を長くするバイパス配線を設け、
前記クロックの入力端子から前記複数のフリップフロップヘのそれぞれの配線パスに対して距離が短い配線に対して距離を長くするバイパス配線を設けたことを特徴とするアナログ・ディジタル変換器。
【請求項４】
請求項３に記載のアナログ・ディジタル変換器において、
前記エンコーダと前記複数のフリップフロップの組を複数段設けてパイプライン構成とし、
最終段の前記複数のフリップフロップに設ける前記バイパス配線の長さを最大とし、
それよりも前段の前記複数のフリップフロップに設ける前記バイパス配線の長さを徐々に短くしたことを特徴とするアナログ・ディジタル変換器。
【請求項５】
請求項４に記載のアナログ・ディジタル変換器において、
パイプライン構成の段数をＮとした場合に、
前記複数のフリップフロップの最終段に設ける前記バイパス配線をＮ／Ｎに比例した長さとし、その前段に設ける前記バイパス配線を（Ｎ−１）／Ｎに比例した長さとし、さらにその前段に設ける前記バイパス配線を（Ｎ−２）／Ｎに比例した長さとし、この繰り返しにより、より前段に設ける前記バイパス配線の長さを徐々に短くしたことを特徴とするアナログ・ディジタル変換器。
【請求項６】
請求項２、３，４又は５に記載のアナログ・ディジタル変換器において、
前記コンパレータに前記クロックを供給する前記伝送線路を駆動するためのオープンエミッタ出力又はオープンソース出力の増幅器を備えたことを特徴とするアナログ・ディジタル変換器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、入力されるアナログ信号の電圧レベルをディジタルデータに変換して出力するアナログ・ディジタル変換器に関し、特に広帯域無線通信や光通信の送受信器に利用される並列型（フラッシュ型）のアナログ・ディジタル変換器に関する。
【０００２】
【従来の技術】
従来の並列型のアナログ・ディジタル変換器（Ａ／Ｄ）は、例えば非特許文献１に記載されている。従来の並列型のアナログ・ディジタル変換器を図６に示す。アナログ信号は入力端子１から入力され、コンパレータ（電圧比較器）３１〜３４に接続される。一方、各コンパレータ３１〜３４に入力される基準電圧は抵抗器２０〜２４により発生する。直列接続された抵抗器２０〜２４の両端には、第１の基準電圧入力端子２、第２の基準電圧入力端子３が接続され、各コンパレータ３１〜３４には抵抗器２０〜２４により分圧された異なった基準電圧が与えられる。コンパレータ３１〜３４にはフリップフロップ（またはラッチ）が含まれており、電圧比較結果はクロックにより保持される。
【０００３】
コンパレータ３１〜３４の出力は温度計コードと呼ばれるディジタルデータであり、入力されるアナログ信号の電圧レベルに応じてハイとローが切り替わるデータ位置が変化する。温度計コードは、境界検出器４１〜４４により境界位置のみハイとなるデータに変換された後、エンコーダによりバイナリ（二進）データに変換される。図６ではエンコーダが第１のエンコーダ５０及び第２のエンコーダ７０に分割されているが、これは高速化のためにパイプライン構成を採用した例を示しているためであり、エンコーダは必ずしも分割される必要はない。図６では、パイプライン構成実現のためにフリップフロップ６１〜６４、８１〜８４が挿入されている。クロックパルスの入力毎にデータを一時保持することにより、エンコーダ回路の高速化が図られている。
【０００４】
従来の並列型のアナログ・ディジタル変換器では、アナログ信号が入力される入力端子１から各コンパレータ３１〜３４までの配線は、ハイインピーダンス線路（インピーダンス整合されない細い線路）で接続される。各コンパレータ３１〜３４の入力にはインピーダンス整合のための終端抵抗は接続されない。入力端子１から各コンパレータ３１〜３４の入力まではインピーダンス整合されていないため、高周波（概ねＧＨｚ〜数十ＧＨｚ）のアナログ信号が入力された場合、配線の端における反射による定在波が発生する。このため、入力端子１に入力されるアナログ信号の電圧レベルには定在波が加算され、コンパレータ３１〜３４で検出する電圧レベルに誤差が生ずる。電圧レベルの誤差は、アナログ・ディジタル変換器の有効ビット数の悪化を招く。
【０００５】
従来の別の並列型のアナログ・ディジタル変換器の例は、例えば非特許文献２に開示されている。従来の別の並列型のアナログ・ディジタル変換器を図７に示す。図６で説明した並列型のアナログ・ディジタル変換器１９のアナログ入力部に終端抵抗１２及び増幅器（またはトラック／ホールド機能付き増幅器）が追加されている。入力端子１から増幅器１８までの配線を終端抵抗１２（非特許文献２では５０Ω）と等しい特性インピーダンス（５０Ω）を有する伝送線路９０により接続することにより、該当配線のインピーダンスは整合されるので、図６で問題となった定在波の発生を減少させることが可能である。
【０００６】
【非特許文献１】楠菊信、岩田穆、赤沢幸雄著「ＶＬＳＩのためのアナログ技術」  共立出版（１９８９）  １８０頁〜１８３頁。
【０００７】
【非特許文献２】「ＭＡＸ１０８データシート」  マキシム・ジャパン株式会社  図１（１２頁）。
【０００８】
【発明が解決しようとする課題】
図７に示した従来の別の並列型のアナログ・ディジタル変換器では、入力端子１から増幅器１８までの配線がインピーダンス整合されているので、定在波の発生を減少させることが可能であるものの、増幅器１８の挿入により電圧レベルの歪み及びノイズレベルの増加が避けられず、有効ビット数の減少が問題となる。さらには、終端抵抗１２からアナログ・ディジタル変換器１９の各コンパレータ３１〜３４までの配線のインピーダンス不整合の問題は解決されない。
【０００９】
すなわち、コンパレータ３１〜３４の入力同士を接続する配線には、インピーダンス整合されないハイインピーダンス線路が含まれるので、定在波を完全に抑圧することはできない。特に、ハイインピーダンス線路の長さの電気長に波長が匹敵する程度の高周波領域（概ね数ＧＨｚ〜数十ＧＨｚ）では定在波の発生が顕著となり、電圧レベルの誤差が大きくなる問題がある。
【００１０】
本発明の目的は、各コンパレータに接続するアナログ入力信号の配線のインピーダンスを整合して定在波の発生を抑圧し、高い有効ビット数を実現した並列型のアナログ・ディジタル変換器を提供することにある。
【００１１】
【課題を解決するための手段】
請求項１に係る発明は、アナログ信号、第１の基準信号、第２の基準信号及びクロックを入力とし、前記第１の基準信号と前記第２の基準信号を用いて互いに異なる複数の基準電圧を発生する複数の抵抗器と、前記アナログ信号と前記基準電圧とを入力して両者の電圧を比較し比較結果を前記クロックの入力毎に保持する複数のコンパレータと、前記複数のコンパレータの判別結果の境界を検出する複数の境界検出器と、前記複数の境界検出器の出力をバイナリデータに変換するエンコーダと、前記エンコーダを高速に動作させるために前記エンコーダの出力データを一時的に保持する複数のフリップフロップと、から構成される並列型のアナログ・ディジタル変換器であって、前記アナログ信号の入力端子から前記複数のコンパレータまでの配線を第１の特性インピーダンスの伝送線路で構成し、該伝送線路の終端に前記第１の特性インピーダンスに相当する終端抵抗を接続したことを特徴とするアナログ・ディジタル変換器とした。
【００１２】
請求項２に係る発明は、請求項１に記載のアナログ・ディジタル変換器において、前記クロックの入力端子から前記複数のコンパレータまでの配線を第２の特性インピーダンスの伝送線路で構成し、該伝送線路の終端に前記第２の特性インピーダンスに相当する終端抵抗を接続したことを特徴とするアナログ・ディジタル変換器とした。
【００１３】
請求項３に係る発明は、請求項２に記載のアナログ・ディジタル変換器において、前記クロックの入力端子から前記複数の境界検出器へのそれぞれの配線パスに対して距離が短い配線に対して距離を長くするバイパス配線を設け、前記クロックの入力端子から前記複数のフリップフロップヘのそれぞれの配線パスに対して距離が短い配線に対して距離を長くするバイパス配線を設けたことを特徴とするアナログ・ディジタル変換器とした。
【００１４】
請求項４に係る発明は、請求項３に記載のアナログ・ディジタル変換器において、前記エンコーダと前記複数のフリップフロップの組を複数段設けてパイプライン構成とし、最終段の前記複数のフリップフロップに設ける前記バイパス配線の長さを最大とし、それよりも前段の前記複数のフリップフロップに設ける前記バイパス配線の長さを徐々に短くしたことを特徴とするアナログ・ディジタル変換器とした。
【００１５】
請求項５に係る発明は、請求項４に記載のアナログ・ディジタル変換器において、パイプライン構成の段数をＮとした場合に、前記複数のフリップフロップの最終段に設ける前記バイパス配線をＮ／Ｎに比例した長さとし、その前段に設ける前記バイパス配線を（Ｎ−１）／Ｎに比例した長さとし、さらにその前段に設ける前記バイパス配線を（Ｎ−２）／Ｎに比例した長さとし、この繰り返しにより、より前段に設ける前記バイパス配線の長さを徐々に短くしたことを特徴とするアナログ・ディジタル変換器とした。
【００１６】
請求項６に係る発明は、請求項２、３，４又は５に記載のアナログ・ディジタル変換器において、前記コンパレータに前記クロックを供給する前記伝送線路を駆動するためのオープンエミッタ出力又はオープンソース出力の増幅器を備えたことを特徴とするアナログ・ディジタル変換器とした。
【００１７】
【発明の実施の形態】
各請求項に係る発明のアナログ・ディジタル変換器は、アナログ信号の入力端子とコンパレータとの間に増幅器を挿入することなしに実現される。また、コンパレータの入力同士を接続する配線を適当な特性インピーダンスを有する伝送線路で接続し、入力端子と反対の端（図６ではコンパレータ３４の入力）に、伝送線路の特性インピーダンスに対応するインピーダンスを有する終端抵抗を接続することにより、入力端子からコンパレータまでの配線のインピーダンスを整合する。
【００１８】
これにより、各請求項に係る発明のアナログ・ディジタル変換は、入力端子とコンパレータとの間に増幅器を設けないので、電圧レベルの歪み及びノイズレベルの増加を防ぐことができ、また、アナログ信号の入力端子から各コンパレータの入力までの配線をインピーダンス整合することにより、定在波の発生を防ぐことができる。以上により、各請求項に係る発明のアナログ・ディジタル変換器は、高周波のアナログ信号を入力する場合でも、高い有効ビット数を実現することができる。
【００１９】
［第１の実施の形態］（請求項１に対応）
図１に、第１の実施の形態のアナログ・ディジタル変換器の構成を示す。アナログ信号は入力端子１から入力され、コンパレータ（電圧比較器）３１〜３４に接続される。一方、各コンパレータ３１〜３４に入力される基準電圧は直列接続された抵抗器２０〜２４により発生する。直列接続された抵抗器２０〜２４の両端には、第１の基準電圧入力端子２、第２の基準電圧入力端子３が接続され、各コンパレータ３１〜３４には抵抗器２０〜２４により分圧された異なった基準電圧が与えられる。コンパレータ３１〜３４にはフリップフロップ（またはラッチ）が含まれており、電圧比較結果はクロックにより保持される。ここで、コンパレータ３１〜３４に入力されるクロックは、第１のクロック入力端子４から供給される。第１のクロック入力端子４から各コンパレータ３１〜３４までの配線は、ハイインピーダンス線路で接続される。
【００２０】
コンパレータ３１〜３４の出力は温度計コードと呼ばれるディジタルデータであり、入力されるアナログ信号の電圧レベルに応じてハイとローが切り替わるデータ位置が変化する。例えば、コンパレータ３１及び３２の出力がローであり、コンパレータ３３及び３４の出力がハイとなる。この温度計コードは、境界検出器４１〜４４により境界位置のみハイとなるデータに変換される。例えば、前記の例では、境界検出器４３の出力のみハイとなり、境界検出器４１、４２、４４の出力はローとなる。
【００２１】
境界検出器４１〜４４の出力信号は、エンコーダによりバイナリ（二進）データに変換される。図１ではエンコーダが第１のエンコーダ５０及び第２のエンコーダ７０に分割されているが、これは高速化のためにパイプライン構成を採用した例を示しているためであり、エンコーダは必ずしも分割される必要はない。図１では、パイプライン構成実現のためにフリップフロップ６１〜６４、８１〜８４が挿入されており、クロックパルスの入力毎にデータを一時保持することにより、エンコーダ回路の高速化が図られている。パイプライン構成実現のためのクロックは、第２〜第４のクロック入力端子５〜７から供給される。以上は、従来の図６に示したアナログ・ディジタル変換器の構成と同じである。
【００２２】
従来の図６に示したアナログ・ディジタル変換器と異なる点は、アナログ信号の入力部の構成である。アナログ信号は入力端子１から入力され、コンパレータ３１〜３４に接続される。入力端子１から、入力端子１に最も近いコンパレータ３１までの配線を適当な特性インピーダンス（例えば５０Ω）を有する伝送線路９０で接続する。さらに、各コンパレータ３１〜３４の入力同士を接続する配線についても、同じ特性インピーダンスを有する伝送線路９１〜９４で接続する。さらに、入力端子１から最も遠いコンパレータ３４の入力の近傍において、伝送線路９０〜９４の特性インピーダンスと同じインピーダンスを有する付加抵抗１３を用いて終端する。以上により、入力端子１から各コンパレータ３１〜３４の入力近傍までの配線のインピーダンスを整合することが可能であり、従来問題となっていたアナログ信号経路に発生する定在波を抑圧することが可能である。
【００２３】
なお、上記の効果を得るためには、各コンパレータ３１〜３４の入力インピーダンスは伝送線路９０〜９４の特性インピーダンスと比較して十分に大きい必要がある。一般的にコンパレータの入力インピーダンスは数ＫΩ以上あり、伝送線路の特性インピーダンスは数十Ω程度（例えば５０Ω）であるので、上記の条件は通常満たされる。
【００２４】
また、伝送線路９０〜９４は便宜上個別の伝送線路を直列接続するものとして記載したが、実際には連続する伝送線路を使用できる。伝送線路としては、マイクロストリップ線路、コプレーナ線路等、マイクロ波回路に利用されるどの伝送線路を用いても良い。
【００２５】
また、伝送線路９０〜９４から各コンパレータ３１〜３４の入力ヘの接続は、短いハイインピーダンス線路を利用することができる。この場合には、各伝送線路９０〜９４の接続点に、特別な分配回路を構成する必要がない。
【００２６】
なお、伝送線路９０〜９４の特性インピーダンスは、設計者の都合により自由に選択することが可能である。アナログ・ディジタル変換器に、高周波装置やケーブルを介してアナログ信号を入力することを考慮すると、伝送線路９０〜９４の特性インピーダンスを一般的な高周波装置やケーブルの特性インピーダンスと同じ５０Ωに設計しておけば、インターフェースでの反射・吸収・定在波の発生を防止することが可能である。
【００２７】
［第２の実施の形態］（請求項２に対応）
図２に、第２の実施の形態のアナログ・ディジタル変換器の構成を示す。第１の実施の形態のアナログ・ディジタル変換器では、アナログ信号の配線を適当な特性インピーダンスの伝送線路で実現することにより、定在波の発生を抑圧した。しかしながら、高周波（概ねＧＨｚ〜数十ＧＨｚ）のアナログ信号を上記伝送線路によりシリアルに各コンパレータ３１〜３４に接続する場合、伝送線路による遅延のため、各コンパレータに入力されるアナログ信号の位相にずれが生じてしまう。
【００２８】
このような位相ずれを防止するため、本実施の形態では、第１のクロック入力端子４とコンパレータ３１〜３４との配線に、適当な特性ンピーダンスを有する伝送線路を使用する。第１の実施の形態のアナログ・ディジタル変換器では、第１のクロック入力端子４とコンパレータ３１〜３４との配線はハイインピーダンス線路により接続されていた。クロックの波形を正弦波信号とした場合、定在波の発生は、必ずしも波形を劣化させるものではなく、かえって各コンパレータ３１〜３４におけるクロック位相のずれを減少させる効果をもたらす場合さえある。しかしながらこの効果は、クロック信号のみに対して得られ、入力されるアナログ信号に関しては無関係である。このようなクロック信号とアナログ信号との非対称性は、各コンパレータ３１〜３４でサンプリングする同時性を劣化させるので、アナログ・ディジタル変換器の有効ビット数低下を招く。
【００２９】
そこで本実施の形態では、第１の実施の形態でアナログ信号の配線を伝送線路で実現したのに加え、クロックの配線についても伝送線路で実現する。第１のクロック入力端子４から、最も遠いコンパレータ３４近傍までの配線を伝送線路１００〜１０４によりシリアルに接続し、最後に伝送線路１００〜１０４の特性インピーダンスと等しいインピーダンスを有する終端抵抗１４を接続する。以上により、各コンパレータ３１〜３４に入力するクロックの配線についてもインピーダンスを整合することができ、定在波の発生を抑圧することができる。
【００３０】
本実施の形態によれば、第１の実施の形態と同様に、各コンパレータ３１〜３４に到達するアナログ信号の位相にずれが生じるが、各コンパレータ３１〜３４に到達するクロック信号の位相にも同じずれが生じる。従って、各コンパレータの出力データにはスキューが発生するものの、各コンパレータにおけるアナログ信号とクロック信号の同時性は保たれる。以上により、本実施の形態では第１の実施の形態で問題となる各コンパレータにおける同時性の劣化を防止することが可能であり、この原因によるアナログ・ディジタル変換器の有効ビット数低下を防止することができる。
【００３１】
［第３の実施の形態］（請求項３に対応）
図３に、第３の実施の形態のアナログ・ディジタル変換器の構成を示す。第２の実施の形態のアナログ・ディジタル変換器では、各コンパレータ３１〜３４におけるアナログ信号とクロック信号の同時性を保つために、アナログ信号の配線に対して伝送線路９０〜９４を採用するだけでなく、クロック信号の配線に対しても伝送線路１００〜１０４を採用した。この結果、アナログ・ディジタル変換器の有効ビット数低下を防止することが可能であるが、各コンパレータ３１〜３４の出力のデータ遷移タイミングにスキューが発生してしまう問題がある。
【００３２】
パイプライン構成におけるディジタルデータ間のスキューは誤動作の原因となる。スキュー量がクロック周期に対して十分に小さい場合には、パイプライン構成の次段において正常にハイまたはローの判別が可能であるが、クロック周波数を高く（概ね数ＧＨｚ〜数十ＧＨｚ）した場合にはスキュー量がクロック周期に対して無視できなくなり、パイプライン構成の次段において誤動作を起こす可能性がある。
【００３３】
スキューによる誤動作が特に問題となるのは、第１のエンコーダ５０、第２のエンコーダ７０である。例えば境界検出器４１〜４４と比較して、エンコーダ回路では、パイプライン構成のフリップフロップ段間に複雑な（多入力・多段数の）ゲートを挿入する必要がある。すなわち、境界検出器４１〜４４では前段の隣り合うデータを入力するだけであるのに対して、エンコーダ回路では前段の多くのデータを入力する必要がある。以上の理由により、第１のエンコーダ５０、第２のエンコーダ７０では、パラレルデータ間のスキューに対する許容範囲が狭い課題がある。
【００３４】
スキューによる誤動作を防ぐため、本実施の形態のアナログ・ディジタル変換器では、パイプライン構成を実現するための各クロック配線（第２のクロック入力端子５から境界検出器４１〜４４、第３のクロック入力端子６からフリップフロップ６１〜６４、第４のクロック入力端子７からフリップフロップ８１〜８４）について、距離が短い配線に対して距離を長くするバイパス配線１１１〜１１３を設ける。
【００３５】
以上により、各境界検出器４１〜４４へのクロック供給の同時性を改善でき、またフリップフロップ６１〜６４、８１〜８４へのクロック供給の同時性を改善できる。従って、第２の実施の形態と比較して、境界検出器４１〜４４の出力のスキューが低減されるので、フリップフロップ６１〜６４でのハイロー識別動作において誤動作の可能性を低減できる。さらに、第２の実施の形態と比較して、フリップフロップ６１〜６４の出力のスキューが低減されるので、フリップフロップ８１〜８４でのハイロー識別動作において誤動作の可能性を低減できる。
【００３６】
［第４の実施の形態］（請求項４、５に対応）
図４に、第４の実施の形態のアナログ・ディジタル変換器の構成を示す。第３の実施の形態のアナログ・ディジタル変換器では、パイプライン構成を実現する各クロック配線（第２のクロック入力端子５から境界検出器４１〜４４、第３のクロック入力端子６からフリップフロップ６１〜６４、第４のクロック入力端子７からフリップフロップ８１〜８４）のすべてに対して、スキュー抑圧（デスキュー）を施した。
【００３７】
すでに説明したように、各コンパレータ３１〜３４にクロックを供給する第１のクロック入力端子４に接続された配線は、シリアル接続された伝送線路であり、コンパレータ３１〜３４の出力のデータ遷移タイミングにはスキューが発生してしまう。これに対して、境界検出器４１〜４４にクロックを供給する第２のクロック入力端子５に接続された配線は、スキューが抑圧されている。
【００３８】
従って、境界検出器４１〜４４内のフリップフロップにおいて、スキューを持つコンパレータ３１〜３４の出力のデータは、スキューが抑圧されたクロックのタイミングにより識別されるので、該当フリップフロップにおいて誤識別が発生する可能性がある。
【００３９】
本実施の形態では、第３の実施の形態で施したスキュー抑圧のためのバイパス配線を、最終段に設けるバイパス配線の長さを最大とし、それよりも前段に設けるバイパス配線の長さを徐々に短くする。これにより、コンパレータ３１〜３４出力ではどうしてもスキューが発生してしまうものの、パイプライン構成の後段になるに従って徐々にスキュー抑圧され、スキューによる誤差が最も重要となるエンコーダ部で最もスキュー抑圧が達成される仕組みである。
【００４０】
以上により、本実施の形態のアナログ・ディジタル変換器は、各コンパレータ３１〜３４における同時性の確保と、パイプライン構成部における段階的なスキュー抑圧により、アナログ・ディジタル変換器の有効ビット数劣化の防止と、誤動作防止を両立させることが可能である。
【００４１】
パイプライン構成の後段になるに従って徐々にスキュー抑圧を行う設計方法の一例は以下の通りである。パイプライン構成の段数（コンパレータ３１〜３４に含まれるフリップフロップは段数に含まないものとする）をＮとし、最終段のフリップフロップ８１〜８４に接続するバイパス配線１１３を長さの基準（Ｎ／Ｎ）とする。その前段に設けるバイパス配線１１２をバイパス配線１１３の（Ｎ−１）／Ｎ倍の長さとし、さらにその前段に設けるバイパス配線１１１をバイパス配線１１３の（Ｎ−２）／Ｎ倍の長さとする。この繰り返しにより、より前段に設けるバイパス配線の長さを徐々に短く設計することができる。
【００４２】
図４の例では、パイプライン構成の段数Ｎは３であり、最終段に接続するバイパス配線１１３を長さの基準（３／３）とする。その前段のバイパス配線１１２をバイパス配線１１３の２／３とし、その前段のバイパス配線１１１をバイパス配線１１３の１／３とする。以上により、パイプライン構成の後段になるに従って徐々にスキュー抑圧を行う設計が可能である。
【００４３】
この設計方法によれば、パイプライン構成の初段でスキュー抑圧効果が最少であり、パイプライン構成の最終段でスキュー抑圧効果が最大であり、中間段では段数に比例したスキュー抑圧効果が期待できる。従って、アナログ・ディジタル変換器の有効ビット数劣化の防止と、誤動作防止の両立を、簡単な設計で確実に実現することができる。
【００４４】
［第５の実施の形態］（請求項６に対応）
図５に、第５の実施の形態のアナログ・ディジタル変換器の構成を示す。第１〜第４の実施の形態では、クロックを第１〜第４のクロック入力端子４〜７より入力していた。本実施の形態は、一つのクロック入力端子１５から増幅器１６、１７を介して各段ヘクロック供給する構成である。
【００４５】
ここでは、コンパレータ３１〜３４を駆動するためのクロック供給のために、オープンエミッタ（またはオープンソース）出力の増幅器１６を用いることを特徴とする。増幅器１６をオープンエミッタとすることは、終端抵抗１４のインピーダンスを５０Ωよりも高く設計することが可能となり、低消費電力化に有効である。終端抵抗１４は、電源（概ね−４Ｖ程度）に直接接続することもできるが、図５に示すように電圧源１２１を設け、適当な電圧（概ね−２Ｖ程度）に接続することもできる。終端抵抗１４を電圧源１２１に接続する場合、終端抵抗１４に流す電流と、終端抵抗１４の抵抗値の関係を自由に設計することができる利点がある。
【００４６】
なお、このクロック供給のための伝送線路１００〜１０４の特性インピーダンスと、入力端子１から入力されるアナログ信号を供給する伝送線路９０〜９４の特性インピーダンスとは一致させる必要はない。アナログ信号を供給する伝送線路９０〜９４については、外部とのインターフェースを考慮して、通常特性インピーダンスを５０Ωとすれば良い。
【００４７】
【発明の効果】
請求項１に係る発明によれば、従来問題となっていたアナログ信号経路に発生する定在波を抑圧することが可能であるので、高周波のアナログ信号を入力した場合の有効ビット数減少を抑圧することが可能である。
【００４８】
請求項２に係る発明によれば、請求項１に係る発明の効果に加えて、各コンパレータのクロック配線についても定在波を抑圧することができ、また各コンパレータにおけるアナログ信号とクロック信号の同時性の劣化を防止することが可能となり、この原因による有効ビット数低下を抑圧することができる。
【００４９】
請求項３に係る発明によれば、請求項１および２に係る発明の効果に加えて、各境界検出器へのクロック供給の同時性や各フリップフロップへのクロック供給の同時性が改善でき、境界検出器の出力のスキューが低減され、フリップフロップのハイローの識別動作における誤動作の可能性を低減できる。
【００５０】
請求項４に係る発明によれば、請求項１乃至３に係る発明の効果に加えて、パイプライン構成部における段階的なスキュー抑圧により、有効ビット数劣化の防止と誤動作防止を両立させることが可能となる。
【００５１】
請求項５に係る発明によれば、請求項１乃至４に係る発明の効果に加えて、パイプライン構成部の初段でスキュー抑圧効果が最小、最終段で最大となるので、有効ビット数劣化の防止と誤動作防止の両立を、簡単な設計で確実に実現することができる。
【００５２】
請求項６に係る発明によれば、請求項１乃至５に係る発明の効果に加えて、低消費電力を実現できる。
【図面の簡単な説明】
【図１】第１の実施の形態の並列型のアナログ・ディジタル変換器の構成を示すブロック図である。
【図２】第２の実施の形態の並列型のアナログ・ディジタル変換器の構成を示すブロック図である。
【図３】第３の実施の形態の並列型のアナログ・ディジタル変換器の構成を示すブロック図である。
【図４】第４の実施の形態の並列型のアナログ・ディジタル変換器の構成を示すブロック図である。
【図５】第５の実施の形態の並列型のアナログ・ディジタル変換器の構成を示すブロック図である。
【図６】従来の並列型のアナログ・ディジタル変換器の構成を示すブロック図である。
【図７】従来の別の並列型のアナログ・ディジタル変換器の構成を示すブロック図である。
【符号の説明】
１：アナログ信号の入力端子
２：第１の基準電圧入力端子
３：第２の基準電圧入力端子
４：第１のクロック入力端子
５：第２のクロック入力端子
６：第３のクロック入力端子
７：第４のクロック入力端子
８：第１のデータ出力端子
９：第２のデータ出力端子
１０：第３のデータ出力端子
１１：第４のデータ出力端子
１２〜１４：終端抵抗
１５：クロック入力端子
１６：オープンエミッタ出力増幅器（オープンソース出力増幅器）
１７、１８：増幅器
２０〜２４：抵抗器
３１〜３４：コンパレータ
４１〜４４：境界検出器
５０：第１のエンコーダ
６１〜６４：フリップフロップ
７０：第２のエンコーダ
８１〜８４：フリップフロップ
９０〜９４：伝送線路
１００〜１０４：伝送線路
１１１〜１１３：バイパス配線
１２０：データ出力端子
１２１：電圧源
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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