(57)【要約】【課題】一般的な半導体集積回路検査装置によるシリアルパラレル変換回路等の高速動作回路の検査が可能な半導体集積回路装置を提供すること。【解決手段】低速信号入力端子２から入力される、パラレルデータ列で構成される低速信号をシリアルデータに変換する検査用パラレルシリアル変換回路２１と、該シリアルデータと高速信号入力端子１からの信号とが入力される信号選択回路１０と、信号選択回路１０の出力をパラレルデータ列に変換するシリアルパラレル変換回路１１と、該パラレルデータ列を必要に応じて自動的に並び替えて低速信号入力端子２から入力されたデータ列を再生するワード同期回路と、検査用パラレルシリアル変換回路２とシリアルパラレル変換回路１１とに高周波クロック信号を供給する発振回路１２とを備える半導体集積回路装置を構成する。【選択図】    図１
2004325309.tif 000002
【特許請求の範囲】
【請求項１】
高速信号入力端子と、低速信号入力端子と、低速信号出力端子と、低周波クロック入力端子と、該低速信号入力端子からの信号が入力される検査用パラレルシリアル変換回路と、該高速信号入力端子からの信号と該検査用パラレルシリアル変換回路の出力とが入力される信号選択回路と、該信号選択回路の制御を行うための制御信号入力端子と、該信号選択回路の出力が入力されるシリアルパラレル変換回路と、該シリアルパラレル変換回路と該検査用パラレルシリアル変換回路とに高周波クロック信号を供給する発振回路と、該シリアルパラレル変換回路の出力が入力され、該シリアルパラレル変換回路のパラレル出力データを必要に応じて自動的に並び替えて該低速信号入力端子から入力されたデータ列を再生するワード同期回路とを備え、該発振回路から供給される高周波クロック信号と該低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段と、該シリアルパラレル変換回路が該信号選択回路からの入力信号と該発振回路から供給される高周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段とを持ち、該ワード同期回路の出力を該低速信号出力端子から出力することを特徴とする半導体集積回路装置。
【請求項２】
高速信号入力端子と、低速信号出力端子と、低周波クロック入力端子と、特定の時系列パターンを有するデータを生成してそのデータを出力する検査用パターン生成回路と、該検査用パターン生成回路からの信号が入力される検査用パラレルシリアル変換回路と、該高速信号入力端子からの信号と該検査用パラレルシリアル変換回路の出力とが入力される信号選択回路と、該信号選択回路の出力が入力されるシリアルパラレル変換回路と、該シリアルパラレル変換回路と該検査用パラレルシリアル変換回路とに高周波クロック信号を供給する発振回路と、該シリアルパラレル変換回路の出力が入力され、該シリアルパラレル変換回路のパラレル出力データを必要に応じて自動的に並び替えて該検査用パラレルシリアル変換回路に入力されたデータ列を再生するワード同期回路と、該ワード同期回路の出力が入力され、入力されたデータ列が該検査用パターン生成回路の出力データ列と一致しているか否かの照合を行う検査用パターン照合回路と、該信号選択回路、該検査用パターン生成回路及び該検査用パターン照合回路の制御を行うための制御信号入力端子を備え、該信号選択回路からの入力信号と該発振回路から供給される高周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段と、該発振回路から供給される高周波クロック信号と該低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段とを持ち、該検査用パターン照合回路の照合結果を該低速信号出力端子から出力することを特徴とする半導体集積回路装置。
【請求項３】
高速信号入力端子と、低速信号入力端子と、低速信号出力端子と、低周波クロック入力端子と、該低速信号入力端子からの信号が入力される検査用パラレルシリアル変換回路と、該高速信号入力端子からの信号が入力される高速動作回路と、該高速動作回路の出力と該検査用パラレルシリアル変換回路の出力とが入力される信号選択回路と、該信号選択回路の制御を行うための制御信号入力端子と、該信号選択回路の出力が入力されるシリアルパラレル変換回路と、該シリアルパラレル変換回路と該検査用パラレルシリアル変換回路とに高周波クロック信号を供給する発振回路と、該シリアルパラレル変換回路の出力が入力され、該シリアルパラレル変換回路のパラレル出力データを必要に応じて自動的に並び替えて該低速信号入力端子から入力されたデータ列を再生するワード同期回路とを備え、該発振回路から供給される高周波クロック信号と該低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段と、該信号選択回路からの入力信号と該発振回路から供給される高周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段とを持ち、該ワード同期回路の出力を該低速信号出力端子から出力することを特徴とする半導体集積回路装置。
【請求項４】
高速信号入力端子と、低速信号入力端子と、低速信号出力端子と、低周波クロック入力端子と、該低速信号入力端子からの信号が入力される検査用パラレルシリアル変換回路と、該検査用パラレルシリアル変換回路の出力が入力される検査用高速信号処理回路と、該高速信号入力端子からの信号と該検査用高速信号処理回路の出力とが入力される信号選択回路と、該信号選択回路の制御を行うための制御信号入力端子と、該信号選択回路の出力が入力される高速信号処理回路と、該高速信号処理回路の出力が入力されるシリアルパラレル変換回路と、該シリアルパラレル変換回路と該検査用パラレルシリアル変換回路とに高周波クロック信号を供給する発振回路と、該シリアルパラレル変換回路の出力が入力され、該シリアルパラレル変換回路のパラレル出力データを必要に応じて自動的に並び替えて該低速信号入力端子から入力されたデータ列を再生するワード同期回路とを備え、該発振回路から供給される高周波クロック信号と該低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段と、該信号選択回路からの入力信号と該発振回路から供給される高周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段とを持ち、該ワード同期回路の出力を該低速信号出力端子から出力し、該検査用高速信号処理回路が該高速信号処理回路の逆処理を行うことを特徴とする半導体集積回路装置。
【請求項５】
高速信号入力端子と、低速信号入力端子と、低速信号出力端子と、低周波クロック入力端子と、該低速信号入力端子からの信号が入力される検査用信号処理回路と、該検査用信号処理回路の出力が入力される検査用パラレルシリアル変換回路と、該高速信号入力端子からの信号と該検査用パラレルシリアル変換回路の出力が入力される信号選択回路と、該信号選択回路の制御を行うための制御信号入力端子と、該信号選択回路の出力が入力されるシリアルパラレル変換回路と、該シリアルパラレル変換回路と該検査用パラレルシリアル変換回路とに高周波クロック信号を供給する発振回路と、該シリアルパラレル変換回路の出力が入力され、該シリアルパラレル変換回路のパラレル出力データを必要に応じて自動的に並び替えて該低速信号入力端子から入力されたデータ列を再生するワード同期回路と、該ワード同期回路の出力が入力される信号処理回路とを備え、該発振回路から供給される高周波クロック信号と該低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段と、該信号選択回路からの入力信号と該発振回路から供給される高周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段とを持ち、該信号処理回路の出力を該低速信号出力端子から出力し、該検査用信号処理回路が該信号処理回路の逆処理を行うことを特徴とする半導体集積回路装置。
【請求項６】
高速信号入力端子と、低速信号出力端子と、低周波クロック入力端子と、特定の時系列パターンを有するデータを生成してそのデータを出力する検査用パターン生成回路と、該検査用パターン生成回路からの信号が入力される検査用信号処理回路と、該検査用信号処理回路からの出力が入力される検査用パラレルシリアル変換回路と、該高速信号入力端子からの信号と該検査用パラレルシリアル変換回路の出力が入力される信号選択回路と、該信号選択回路の出力が入力されるシリアルパラレル変換回路と、該シリアルパラレル変換回路と該検査用パラレルシリアル変換回路とに高周波クロック信号を供給する発振回路と、該シリアルパラレル変換回路の出力が入力され、該シリアルパラレル変換回路のパラレル出力データを必要に応じて自動的に並び替えて該検査用パラレルシリアル変換回路に入力されたデータ列を再生するワード同期回路と、該ワード同期回路の出力が入力される信号処理回路と、該信号処理回路の出力が入力され、入力されたデータ列が該検査用パターン生成回路の出力データ列と一致しているか否かの照合を行う検査用パターン照合回路と、該信号選択回路、該検査用パターン生成回路及び該検査用パターン照合回路の制御を行うための制御信号入力端子とを備え、該発振回路から供給される高周波クロック信号と該低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段と、該信号選択回路からの入力信号と該発振回路から供給される高周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段とを持ち、該検査用パターン照合回路の照合結果を該低速信号出力端子から出力し、該検査用信号処理回路が該信号処理回路の逆処理を行うことを特徴とする半導体集積回路装置。
【請求項７】
高速信号入力端子と、低速信号入力端子と、低速信号出力端子と、低周波クロック入力端子と、該低速信号入力端子からの信号が入力される検査用パラレルシリアル変換回路と、該検査用パラレルシリアル変換回路に高周波クロック信号を供給する検査用発振回路と、該高速信号入力端子からの信号と該検査用パラレルシリアル変換回路の出力とが入力される信号選択回路と、該信号選択回路の制御を行うための制御信号入力端子と、該信号選択回路の出力が入力されるクロック・データ再生回路と、該クロック・データ再生回路で抽出、再生されたクロック出力とデータ出力とが入力されるシリアルパラレル変換回路と、該シリアルパラレル変換回路の出力が入力され、該シリアルパラレル変換回路のパラレル出力データを必要に応じて自動的に並び替えて該低速信号入力端子から入力されたデータ列を再生するワード同期回路とを備え、該検査用発振回路から供給される高周波クロック信号と該低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段と、該クロック・データ再生回路から供給されるクロック信号と該低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段とを持ち、該ワード同期回路の出力を該低速信号出力端子から出力することを特徴とする半導体集積回路装置。
【請求項８】
高速信号入力端子と、低速信号入力端子と、低速信号出力端子と、低周波クロック入力端子と、該低速信号入力端子からの信号が入力される検査用パラレルシリアル変換回路と、該検査用パラレルシリアル変換回路に高周波クロック信号を供給する検査用発振回路と、該検査用パラレルシリアル変換回路の出力が入力される検査用高速信号処理回路と、該高速信号入力端子からの信号と該検査用高速信号処理回路の出力が入力される信号選択回路と、該信号選択回路の制御を行うための制御信号入力端子と、該信号選択回路の出力が入力されるクロック・データ再生回路と、該クロック・データ再生回路で抽出、再生されたクロック出力とデータ出力とが入力される高速信号処理回路と、該高速信号処理回路の出力と該クロック・データ再生回路で抽出されたクロック出力とが入力されるシリアルパラレル変換回路と、該シリアルパラレル変換回路の出力が入力され、該シリアルパラレル変換回路のパラレル出力データを必要に応じて自動的に並び替えて該低速信号入力端子から入力されたデータ列を再生するワード同期回路を備え、該検査用発振回路から供給される高周波クロック信号と該低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段と、該クロック・データ再生回路から供給されるクロック信号と該低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段とを持ち、該ワード同期回路の出力を該低速信号出力端子から出力し、該検査用高速信号処理回路が該高速信号処理回路の逆処理を行うことを特徴とする半導体集積回路装置。
【請求項９】
高速信号入力端子と、低速信号入力端子と、低速信号出力端子と、低周波クロック入力端子と、該低速信号入力端子からの信号が入力される検査用パラレルシリアル変換回路と、該検査用パラレルシリアル変換回路に高周波クロック信号を供給する検査用発振回路と、該検査用パラレルシリアル変換回路の出力が入力される検査用高速信号処理回路と、該高速信号入力端子からの信号と該検査用高速信号処理回路の出力とが入力される信号選択回路と、該信号選択回路の制御を行うための制御信号入力端子と、該信号選択回路の出力が入力される高速信号処理回路と、該高速信号処理回路の出力が入力されるクロック・データ再生回路と、該クロック・データ再生回路で抽出、再生されたクロック出力とデータ出力とが入力されるシリアルパラレル変換回路と、該シリアルパラレル変換回路の出力が入力され、該シリアルパラレル変換回路のパラレル出力データを必要に応じて自動的に並び替えて該低速信号入力端子から入力されたデータ列を再生するワード同期回路を備え、該検査用発振回路から供給される高周波クロック信号と該低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段と、該クロックーデータ再生回路から供給されるクロック信号と該低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段とを持ち、該ワード同期回路の出力を該低速信号出力端子から出力し、該検査用高速信号処理回路が該高速信号処理回路の逆処理を行うことを特徴とする半導体集積回路装置。
【請求項１０】
高速信号入力端子と、低速信号入力端子と、低速信号出力端子と、高周波クロック出力端子と、低周波クロック入力端子と、該低速信号入力端子からの信号が入力される検査用パラレルシリアル変換回路と、該高速信号入力端子からの信号と該検査用パラレルシリアル変換回路の出力とが入力される信号選択回路と、該信号選択回路の制御を行うための制御信号入力端子と、該信号選択回路の出力が入力されるシリアルパラレル変換回路と、該シリアルパラレル変換回路と該検査用パラレルシリアル変換回路とに高周波クロック信号を供給する発振回路と、該シリアルパラレル変換回路の出力が入力され、該シリアルパラレル変換回路のパラレル出力データを必要に応じて自動的に並び替えて該低速信号入力端子から入力されたデータ列を再生するワード同期回路とを備え、該発振回路から供給される高周波クロック信号と低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、該ワード同期回路の出力を該低速信号出力端子から出力し、該シリアルパラレル変換回路と該検査用パラレルシリアル変換回路とに供給される高周波クロック信号と同じ周波数もしくは２分の１の周波数のクロック信号を該高周波クロック出力端子より出力することを特徴とする半導体集積回路装置。
【請求項１１】
高速信号入力端子と、低速信号出力端子と、低周波クロック入力端子と、低速信号が入力される検査用パラレルシリアル変換回路と、該検査用パラレルシリアル変換回路に高周波クロック信号を供給する検査用発振回路と、該高速信号入力端子からの信号と該検査用パラレルシリアル変換回路の出力とが入力される信号選択回路と、該信号選択回路の制御を行うための制御信号入力端子と、該信号選択回路の出力が入力されるクロック・データ再生回路と、該クロック・データ再生回路で抽出、再生されたクロック出力とデータ出力とが入力されるシリアルパラレル変換回路と、該シリアルパラレル変換回路の出力が入力され、該シリアルパラレル変換回路のパラレル出力データを必要に応じて自動的に並び替えて該低速信号のデータ列を再生するワード同期回路とを備え、該検査用発振回路から供給される高周波クロック信号と該低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段と、該クロック・データ再生回路から供給されるクロック信号と該低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段とを持ち、該ワード同期回路の出力を該低速信号出力端子から出力することを特徴とする半導体集積回路装置。
【請求項１２】
ｎ個（ここに、ｎは２以上の整数とする）の高速信号入力端子と、低速信号入力端子と、低速信号出力端子と、低周波クロック入力端子と、該低速信号入力端子からの信号が入力される検査用パラレルシリアル変換回路と、該検査用パラレルシリアル変換回路に高周波クロック信号を供給する検査用発振回路と、該検査用パラレルシリアル変換回路の出力が入力される検査用高速信号処理回路と、該ｎ個の高速信号入力端子からの信号と該検査用高速信号処理回路の出力とが入力されｎ個の出力を持つ信号選択回路と、該信号選択回路の制御を行うための制御信号入力端子と、該信号選択回路の出力が入力されるクロック・データ再生回路と、該クロック・データ再生回路で抽出、再生されたクロック出力とデータ出力とが入力されるｎ個の高速信号処理回路と、該高速信号処理回路の出力と該クロック・データ再生回路で抽出されたクロック出力とが入力されるｎ個のシリアルパラレル変換回路と、該シリアルパラレル変換回路の出力が入力され、該シリアルパラレル変換回路のパラレル出力データを必要に応じて自動的に並び替えて該低速信号入力端子から入力されたデータ列を再生するワード同期回路を備え、該検査用発振回路から供給される高周波クロック信号と該低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段と、該クロック・データ再生回路から供給されるクロック信号と該低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段とを持ち、該ワード同期回路の出力を該低速信号出力端子から出力し、該検査用高速信号処理回路が該高速信号処理回路の逆処理を行うことを特徴とする半導体集積回路装置。
【請求項１３】
ｎ個（ここに、ｎは２以上の整数とする）の高速信号入力端子と、低速信号入力端子と、低速信号出力端子と、低周波クロック入力端子と、該低速信号入力端子からの信号が入力される検査用パラレルシリアル変換回路と、該検査用パラレルシリアル変換回路に高周波クロック信号を供給する検査用発振回路と、該検査用パラレルシリアル変換回路の出力が入力される検査用高速信号処理回路と、該ｎ個の高速信号入力端子からの信号と該検査用高速信号処理回路の出力とが入力されｎ個の出力を持つ信号選択回路と、該信号選択回路の制御を行うための制御信号入力端子と、該信号選択回路の出力が入力されるｎ個の高速信号処理回路と、該高速信号処理回路の出力が入力されるクロック・データ再生回路と、該クロック・データ再生回路で抽出、再生されたクロック出力とデータ出力とが入力されるｎ個のシリアルパラレル変換回路と、該シリアルパラレル変換回路の出力が入力され、該シリアルパラレル変換回路のパラレル出力データを必要に応じて自動的に並び替えて該低速信号入力端子から入力されたデータ列を再生するワード同期回路を備え、該検査用発振回路から供給される高周波クロック信号と該低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段と、該クロックーデータ再生回路から供給されるクロック信号と該低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段とを持ち、該ワード同期回路の出力を該低速信号出力端子から出力し、該検査用高速信号処理回路が該高速信号処理回路の逆処理を行うことを特徴とする半導体集積回路装置。
【請求項１４】
高速信号入力端子と、低速信号出力端子と、高周波クロック出力端子と、低周波クロック入力端子と、低速信号が入力される検査用パラレルシリアル変換回路と、該高速信号入力端子からの信号と該検査用パラレルシリアル変換回路の出力とが入力される信号選択回路と、該信号選択回路の制御を行うための制御信号入力端子と、該信号選択回路の出力が入力されるシリアルパラレル変換回路と、該シリアルパラレル変換回路と該検査用パラレルシリアル変換回路とに高周波クロック信号を供給する発振回路と、該シリアルパラレル変換回路の出力が入力され、該シリアルパラレル変換回路のパラレル出力データを必要に応じて自動的に並び替えて該低速信号のデータ列を再生するワード同期回路とを備え、該発振回路から供給される高周波クロック信号と低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、該ワード同期回路の出力を該低速信号出力端子から出力し、該シリアルパラレル変換回路と該検査用パラレルシリアル変換回路とに供給される高周波クロック信号と同じ周波数もしくは２分の１の周波数のクロック信号を該高周波クロック出力端子より出力することを特徴とする半導体集積回路装置。
【請求項１５】
請求項１、２、３、４、５または６に記載の半導体集積回路装置において、上記信号選択回路からの入力信号と上記発振回路から供給される高周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段のすべてもしくは一部を発振回路に持たせることを特徴とする半導体集積回路装置。
【請求項１６】
請求項１、２、３、４、５、６、１０、１４または１５に記載の半導体集積回路装置において、上記発振回路から供給される高周波クロック信号と上記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段のすべてもしくは一部を上記発振回路に持たせることを特徴とする半導体集積回路装置。
【請求項１７】
請求項７、８、９、１１、１２または１３に記載の半導体集積回路装置において、上記検査用発振回路から供給される高周波クロック信号と上記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段のすべてもしくは一部を上記検査用発振回路に持たせることを特徴とする半導体集積回路装置。
【請求項１８】
請求項７、８、９、１１、１２、１３または１７に記載の半導体集積回路装置において、上記クロック・データ再生回路から供給されるクロック信号と上記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段のすべてもしくは一部を上記クロック・データ再生回路に内蔵することを特徴とする半導体集積回路装置。
【請求項１９】
請求項１ないし１８のいずれかに記載の半導体集積回路装置において、上記検査用パラレルシリアル回路もしくは上記検査用高速信号処理回路から入力される信号を複数個の出力に同時に出力する手段を上記信号選択回路と上記制御信号入力端子に内蔵することを特徴とする半導体集積回路装置。
【請求項２０】
請求項１ないし１９のいずれかに記載の半導体集積回路装置において、上記制御信号入力端子による制御により、上記検査用パラレルシリアル変換回路もしくは上記検査用高速信号処理回路の出力を停止する手段を内蔵することを特徴とする半導体集積回路装置。
【請求項２１】
請求項１ないし２０のいずれかに記載の半導体集積回路装置において、上記制御信号入力端子による制御により、上記検査用パラレルシリアル変換回路、検査用パターン生成回路、検査用パターン照合回路、検査用高速信号処理回路、検査用信号処理回路及び検査用発振回路の消費電力を削減する手段を内蔵することを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体集積回路装置に関し、特に、光通信用モジュール等に使用される半導体集積回路装置に関する。
【０００２】
【従来の技術】
【非特許文献１】“ＸＦＰ（１０  Ｇｉｇａｂｉｔ  Ｓｍａｌｌ  Ｆｏｒｍ  Ｆａｃｔｏｒ  Ｐｌｕｇｇａｂｌｅ  Ｍｏｄｕｌｅ）  Ｒｅｖｉｓｉｏｎ  ０．９２”  ＸＦＰ  ＭＳＡ  Ｊｕｌｙ  １９，  ２００２．
【非特許文献２】“Ｓｅｒｉａｌ  ＯＣ−１９２  １３１０ｎｍ  Ｖｅｒｙ  Ｓｈｏｒｔ  Ｒｅａｃｈ  （ＶＳＲ）  Ｉｎｔｅｒｆａｃｅ”  Ｔｈｅ  Ｏｐｔｉｃａｌ  Ｉｎｔｅｒｎｅｔｗｏｒｋｉｎｇ  Ｆｏｒｕｍ  （ＯＩＦ），  Ｎｏｖｅｍｂｅｒ  １６，  ２０００．
近年、トラヒックの増大に伴い、ネットワークの大容量化が要求されている。その要求を満たすために、光通信装置、光通信装置用の光通信モジュールおよび通信モジュール用半導体集積回路装置（ＬＳＩ）等の研究開発が活発に行なわれている。
【０００３】
図１７は、光トランシーバと呼ばれる一般的な光通信モジュールのブロック図である（上記非特許文献１参照）。図において、入力電気信号３０１は電気−光変換手段（ＥＯ変換手段）３０２によって出力光信号３０３に変換されて外部に出力され、外部からの入力光信号３０４は光電変換手段（ＯＥ変換手段）３０５によって電気信号３０６に変換され、信号再生回路３０７を経由して出力電気信号３０８として外部に出力される。このようなモジュールの信号再生回路等を半導体集積回路で構成する場合、光信号のデータレートが高くなると、半導体集積回路の入出力端子のデータレートも高くなり、一般的な半導体集積回路検査装置（ＬＳＩテスタ）による半導体集積回路の検査ができなくなる（一般的な半導体集積回路検査装置による信号入力及び出力確認ができなくなる）という問題がある。
【０００４】
図１８は、図１７の光通信モジュールにパラレルシリアル変換回路３０９及びシリアルパラレル変換回路３１０を適用した光通信モジュールである（上記非特許文献２参照）。この場合に、シリアルパラレル変換回路３１０は図１７における信号再生回路３０７に相当する。入力光信号３０４を電気信号３０６に変換した後にシリアルパラレル変換回路３１０によって並列電気信号とし、それを出力電気信号３０８として外部に出力し、また並列電気信号である入力電気信号３０１をパラレルシリアル変換回路３０９によってシリアル電気信号３１１に変換し、そのシリアル電気信号３１１を電気−光変換手段３０２によって出力光信号３０３に変換する。このようにして、モジュールの電気信号入力及び電気信号出力のデータレートを光信号のデータレートより低くすることができる。ただし、パラレルシリアル変換回路を半導体集積回路で構成する場合、シリアル出力のデータレートは光信号のデータレートと同じであるため、光信号のデータレートが高くなると、パラレルシリアル変換回路のシリアル出力端子のデータレートも高くなり、一般的な半導体集積回路検査装置によるパラレルシリアル変換回路の検査ができなくなる（パラレルシリアル変換回路のシリアル出力が正常に出力していることの確認ができなくなる）という問題がある。
【０００５】
以上に説明したような、一般的な半導体集積回路検査装置による信号入力もしくは出力確認ができない高速信号入力端子もしくは高速信号出力端子を有する半導体集積回路装置の検査（正常動作の確認）は、一般的な半導体集積回路検査装置ではなく、高速信号に対応する特別な検査装置により行う必要があり、そのために検査コストが高くなる（検査の準備に必要な時間等を含めると、通常、検査に必要な時間が長くなる。また、検査装置の購入費用、保守費用及び労務費等が増加する等）という問題がある。
【０００６】
【発明が解決しようとする課題】
従来技術による場合、以上に説明した様に、シリアルパラレル変換回路等の高速動作回路を内蔵した半導体集積回路装置を一般的な半導体集積回路検査装置で検査することができないために半導体集積回路装置の検査コストが高くなるという問題がある。
【０００７】
本発明の主な目的は、上記問題を解決し、一般的な半導体集積回路検査装置によるシリアルパラレル変換回路等の高速動作回路の検査が可能な半導体集積回路装置を提供することにある。
【０００８】
【課題を解決するための手段】
上記目的を達成するために、本発明においては、請求項１に記載のように、
高速信号入力端子と、低速信号入力端子と、低速信号出力端子と、低周波クロック入力端子と、該低速信号入力端子からの信号が入力される検査用パラレルシリアル変換回路と、該高速信号入力端子からの信号と該検査用パラレルシリアル変換回路の出力とが入力される信号選択回路と、該信号選択回路の制御を行うための制御信号入力端子と、該信号選択回路の出力が入力されるシリアルパラレル変換回路と、該シリアルパラレル変換回路と該検査用パラレルシリアル変換回路とに高周波クロック信号を供給する発振回路と、該シリアルパラレル変換回路の出力が入力され、該シリアルパラレル変換回路のパラレル出力データを必要に応じて自動的に並び替えて該低速信号入力端子から入力されたデータ列を再生するワード同期回路とを備え、該発振回路から供給される高周波クロック信号と該低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段と、該シリアルパラレル変換回路が該信号選択回路からの入力信号と該発振回路から供給される高周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段とを持ち、該ワード同期回路の出力を該低速信号出力端子から出力することを特徴とする半導体集積回路装置を構成する。
【０００９】
また、本発明においては、請求項２に記載のように、
高速信号入力端子と、低速信号出力端子と、低周波クロック入力端子と、特定の時系列パターンを有するデータを生成してそのデータを出力する検査用パターン生成回路と、該検査用パターン生成回路からの信号が入力される検査用パラレルシリアル変換回路と、該高速信号入力端子からの信号と該検査用パラレルシリアル変換回路の出力とが入力される信号選択回路と、該信号選択回路の出力が入力されるシリアルパラレル変換回路と、該シリアルパラレル変換回路と該検査用パラレルシリアル変換回路とに高周波クロック信号を供給する発振回路と、該シリアルパラレル変換回路の出力が入力され、該シリアルパラレル変換回路のパラレル出力データを必要に応じて自動的に並び替えて該検査用パラレルシリアル変換回路に入力されたデータ列を再生するワード同期回路と、該ワード同期回路の出力が入力され、入力されたデータ列が該検査用パターン生成回路の出力データ列と一致しているか否かの照合を行う検査用パターン照合回路と、該信号選択回路、該検査用パターン生成回路及び該検査用パターン照合回路の制御を行うための制御信号入力端子を備え、該信号選択回路からの入力信号と該発振回路から供給される高周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段と、該発振回路から供給される高周波クロック信号と該低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段とを持ち、該検査用パターン照合回路の照合結果を該低速信号出力端子から出力することを特徴とする半導体集積回路装置を構成する。
【００１０】
また、本発明においては、請求項３に記載のように、
高速信号入力端子と、低速信号入力端子と、低速信号出力端子と、低周波クロック入力端子と、該低速信号入力端子からの信号が入力される検査用パラレルシリアル変換回路と、該高速信号入力端子からの信号が入力される高速動作回路と、該高速動作回路の出力と該検査用パラレルシリアル変換回路の出力とが入力される信号選択回路と、該信号選択回路の制御を行うための制御信号入力端子と、該信号選択回路の出力が入力されるシリアルパラレル変換回路と、該シリアルパラレル変換回路と該検査用パラレルシリアル変換回路とに高周波クロック信号を供給する発振回路と、該シリアルパラレル変換回路の出力が入力され、該シリアルパラレル変換回路のパラレル出力データを必要に応じて自動的に並び替えて該低速信号入力端子から入力されたデータ列を再生するワード同期回路とを備え、該発振回路から供給される高周波クロック信号と該低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段と、該信号選択回路からの入力信号と該発振回路から供給される高周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段とを持ち、該ワード同期回路の出力を該低速信号出力端子から出力することを特徴とする半導体集積回路装置を構成する。
【００１１】
また、本発明においては、請求項４に記載のように、
高速信号入力端子と、低速信号入力端子と、低速信号出力端子と、低周波クロック入力端子と、該低速信号入力端子からの信号が入力される検査用パラレルシリアル変換回路と、該検査用パラレルシリアル変換回路の出力が入力される検査用高速信号処理回路と、該高速信号入力端子からの信号と該検査用高速信号処理回路の出力とが入力される信号選択回路と、該信号選択回路の制御を行うための制御信号入力端子と、該信号選択回路の出力が入力される高速信号処理回路と、該高速信号処理回路の出力が入力されるシリアルパラレル変換回路と、該シリアルパラレル変換回路と該検査用パラレルシリアル変換回路とに高周波クロック信号を供給する発振回路と、該シリアルパラレル変換回路の出力が入力され、該シリアルパラレル変換回路のパラレル出力データを必要に応じて自動的に並び替えて該低速信号入力端子から入力されたデータ列を再生するワード同期回路とを備え、該発振回路から供給される高周波クロック信号と該低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段と、該信号選択回路からの入力信号と該発振回路から供給される高周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段とを持ち、該ワード同期回路の出力を該低速信号出力端子から出力し、該検査用高速信号処理回路が該高速信号処理回路の逆処理を行うことを特徴とする半導体集積回路装置を構成する。
【００１２】
また、本発明においては、請求項５に記載のように、
高速信号入力端子と、低速信号入力端子と、低速信号出力端子と、低周波クロック入力端子と、該低速信号入力端子からの信号が入力される検査用信号処理回路と、該検査用信号処理回路の出力が入力される検査用パラレルシリアル変換回路と、該高速信号入力端子からの信号と該検査用パラレルシリアル変換回路の出力が入力される信号選択回路と、該信号選択回路の制御を行うための制御信号入力端子と、該信号選択回路の出力が入力されるシリアルパラレル変換回路と、該シリアルパラレル変換回路と該検査用パラレルシリアル変換回路とに高周波クロック信号を供給する発振回路と、該シリアルパラレル変換回路の出力が入力され、該シリアルパラレル変換回路のパラレル出力データを必要に応じて自動的に並び替えて該低速信号入力端子から入力されたデータ列を再生するワード同期回路と、該ワード同期回路の出力が入力される信号処理回路とを備え、該発振回路から供給される高周波クロック信号と該低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段と、該信号選択回路からの入力信号と該発振回路から供給される高周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段とを持ち、該信号処理回路の出力を該低速信号出力端子から出力し、該検査用信号処理回路が該信号処理回路の逆処理を行うことを特徴とする半導体集積回路装置を構成する。
【００１３】
また、本発明においては、請求項６に記載のように、
高速信号入力端子と、低速信号出力端子と、低周波クロック入力端子と、特定の時系列パターンを有するデータを生成してそのデータを出力する検査用パターン生成回路と、該検査用パターン生成回路からの信号が入力される検査用信号処理回路と、該検査用信号処理回路からの出力が入力される検査用パラレルシリアル変換回路と、該高速信号入力端子からの信号と該検査用パラレルシリアル変換回路の出力が入力される信号選択回路と、該信号選択回路の出力が入力されるシリアルパラレル変換回路と、該シリアルパラレル変換回路と該検査用パラレルシリアル変換回路とに高周波クロック信号を供給する発振回路と、該シリアルパラレル変換回路の出力が入力され、該シリアルパラレル変換回路のパラレル出力データを必要に応じて自動的に並び替えて該検査用パラレルシリアル変換回路に入力されたデータ列を再生するワード同期回路と、該ワード同期回路の出力が入力される信号処理回路と、該信号処理回路の出力が入力され、入力されたデータ列が該検査用パターン生成回路の出力データ列と一致しているか否かの照合を行う検査用パターン照合回路と、該信号選択回路、該検査用パターン生成回路及び該検査用パターン照合回路の制御を行うための制御信号入力端子とを備え、該発振回路から供給される高周波クロック信号と該低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段と、該信号選択回路からの入力信号と該発振回路から供給される高周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段とを持ち、該検査用パターン照合回路の照合結果を該低速信号出力端子から出力し、該検査用信号処理回路が該信号処理回路の逆処理を行うことを特徴とする半導体集積回路装置を構成する。
【００１４】
また、本発明においては、請求項７に記載のように、
高速信号入力端子と、低速信号入力端子と、低速信号出力端子と、低周波クロック入力端子と、該低速信号入力端子からの信号が入力される検査用パラレルシリアル変換回路と、該検査用パラレルシリアル変換回路に高周波クロック信号を供給する検査用発振回路と、該高速信号入力端子からの信号と該検査用パラレルシリアル変換回路の出力とが入力される信号選択回路と、該信号選択回路の制御を行うための制御信号入力端子と、該信号選択回路の出力が入力されるクロック・データ再生回路と、該クロック・データ再生回路で抽出、再生されたクロック出力とデータ出力とが入力されるシリアルパラレル変換回路と、該シリアルパラレル変換回路の出力が入力され、該シリアルパラレル変換回路のパラレル出力データを必要に応じて自動的に並び替えて該低速信号入力端子から入力されたデータ列を再生するワード同期回路とを備え、該検査用発振回路から供給される高周波クロック信号と該低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段と、該クロック・データ再生回路から供給されるクロック信号と該低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段とを持ち、該ワード同期回路の出力を該低速信号出力端子から出力することを特徴とする半導体集積回路装置を構成する。
【００１５】
また、本発明においては、請求項８に記載のように、
高速信号入力端子と、低速信号入力端子と、低速信号出力端子と、低周波クロック入力端子と、該低速信号入力端子からの信号が入力される検査用パラレルシリアル変換回路と、該検査用パラレルシリアル変換回路に高周波クロック信号を供給する検査用発振回路と、該検査用パラレルシリアル変換回路の出力が入力される検査用高速信号処理回路と、該高速信号入力端子からの信号と該検査用高速信号処理回路の出力が入力される信号選択回路と、該信号選択回路の制御を行うための制御信号入力端子と、該信号選択回路の出力が入力されるクロック・データ再生回路と、該クロック・データ再生回路で抽出、再生されたクロック出力とデータ出力とが入力される高速信号処理回路と、該高速信号処理回路の出力と該クロック・データ再生回路で抽出されたクロック出力とが入力されるシリアルパラレル変換回路と、該シリアルパラレル変換回路の出力が入力され、該シリアルパラレル変換回路のパラレル出力データを必要に応じて自動的に並び替えて該低速信号入力端子から入力されたデータ列を再生するワード同期回路を備え、該検査用発振回路から供給される高周波クロック信号と該低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段と、該クロック・データ再生回路から供給されるクロック信号と該低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段とを持ち、該ワード同期回路の出力を該低速信号出力端子から出力し、該検査用高速信号処理回路が該高速信号処理回路の逆処理を行うことを特徴とする半導体集積回路装置を構成する。
【００１６】
また、本発明においては、請求項９に記載のように、
高速信号入力端子と、低速信号入力端子と、低速信号出力端子と、低周波クロック入力端子と、該低速信号入力端子からの信号が入力される検査用パラレルシリアル変換回路と、該検査用パラレルシリアル変換回路に高周波クロック信号を供給する検査用発振回路と、該検査用パラレルシリアル変換回路の出力が入力される検査用高速信号処理回路と、該高速信号入力端子からの信号と該検査用高速信号処理回路の出力とが入力される信号選択回路と、該信号選択回路の制御を行うための制御信号入力端子と、該信号選択回路の出力が入力される高速信号処理回路と、該高速信号処理回路の出力が入力されるクロック・データ再生回路と、該クロック・データ再生回路で抽出、再生されたクロック出力とデータ出力とが入力されるシリアルパラレル変換回路と、該シリアルパラレル変換回路の出力が入力され、該シリアルパラレル変換回路のパラレル出力データを必要に応じて自動的に並び替えて該低速信号入力端子から入力されたデータ列を再生するワード同期回路を備え、該検査用発振回路から供給される高周波クロック信号と該低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段と、該クロックーデータ再生回路から供給されるクロック信号と該低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段とを持ち、該ワード同期回路の出力を該低速信号出力端子から出力し、該検査用高速信号処理回路が該高速信号処理回路の逆処理を行うことを特徴とする半導体集積回路装置を構成する。
【００１７】
また、本発明においては、請求項１０に記載のように、
高速信号入力端子と、低速信号入力端子と、低速信号出力端子と、高周波クロック出力端子と、低周波クロック入力端子と、該低速信号入力端子からの信号が入力される検査用パラレルシリアル変換回路と、該高速信号入力端子からの信号と該検査用パラレルシリアル変換回路の出力とが入力される信号選択回路と、該信号選択回路の制御を行うための制御信号入力端子と、該信号選択回路の出力が入力されるシリアルパラレル変換回路と、該シリアルパラレル変換回路と該検査用パラレルシリアル変換回路とに高周波クロック信号を供給する発振回路と、該シリアルパラレル変換回路の出力が入力され、該シリアルパラレル変換回路のパラレル出力データを必要に応じて自動的に並び替えて該低速信号入力端子から入力されたデータ列を再生するワード同期回路とを備え、該発振回路から供給される高周波クロック信号と低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、該ワード同期回路の出力を該低速信号出力端子から出力し、該シリアルパラレル変換回路と該検査用パラレルシリアル変換回路とに供給される高周波クロック信号と同じ周波数もしくは２分の１の周波数のクロック信号を該高周波クロック出力端子より出力することを特徴とする半導体集積回路装置を構成する。
【００１８】
また、本発明においては、請求項１１に記載のように、
高速信号入力端子と、低速信号出力端子と、低周波クロック入力端子と、低速信号が入力される検査用パラレルシリアル変換回路と、該検査用パラレルシリアル変換回路に高周波クロック信号を供給する検査用発振回路と、該高速信号入力端子からの信号と該検査用パラレルシリアル変換回路の出力とが入力される信号選択回路と、該信号選択回路の制御を行うための制御信号入力端子と、該信号選択回路の出力が入力されるクロック・データ再生回路と、該クロック・データ再生回路で抽出、再生されたクロック出力とデータ出力とが入力されるシリアルパラレル変換回路と、該シリアルパラレル変換回路の出力が入力され、該シリアルパラレル変換回路のパラレル出力データを必要に応じて自動的に並び替えて該低速信号のデータ列を再生するワード同期回路とを備え、該検査用発振回路から供給される高周波クロック信号と該低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段と、該クロック・データ再生回路から供給されるクロック信号と該低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段とを持ち、該ワード同期回路の出力を該低速信号出力端子から出力することを特徴とする半導体集積回路装置を構成する。
【００１９】
また、本発明においては、請求項１２に記載のように、
ｎ個（ここに、ｎは２以上の整数とする）の高速信号入力端子と、低速信号入力端子と、低速信号出力端子と、低周波クロック入力端子と、該低速信号入力端子からの信号が入力される検査用パラレルシリアル変換回路と、該検査用パラレルシリアル変換回路に高周波クロック信号を供給する検査用発振回路と、該検査用パラレルシリアル変換回路の出力が入力される検査用高速信号処理回路と、該ｎ個の高速信号入力端子からの信号と該検査用高速信号処理回路の出力とが入力されｎ個の出力を持つ信号選択回路と、該信号選択回路の制御を行うための制御信号入力端子と、該信号選択回路の出力が入力されるクロック・データ再生回路と、該クロック・データ再生回路で抽出、再生されたクロック出力とデータ出力とが入力されるｎ個の高速信号処理回路と、該高速信号処理回路の出力と該クロック・データ再生回路で抽出されたクロック出力とが入力されるｎ個のシリアルパラレル変換回路と、該シリアルパラレル変換回路の出力が入力され、該シリアルパラレル変換回路のパラレル出力データを必要に応じて自動的に並び替えて該低速信号入力端子から入力されたデータ列を再生するワード同期回路を備え、該検査用発振回路から供給される高周波クロック信号と該低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段と、該クロック・データ再生回路から供給されるクロック信号と該低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段とを持ち、該ワード同期回路の出力を該低速信号出力端子から出力し、該検査用高速信号処理回路が該高速信号処理回路の逆処理を行うことを特徴とする半導体集積回路装置を構成する。
【００２０】
また、本発明においては、請求項１３に記載のように、
ｎ個（ここに、ｎは２以上の整数とする）の高速信号入力端子と、低速信号入力端子と、低速信号出力端子と、低周波クロック入力端子と、該低速信号入力端子からの信号が入力される検査用パラレルシリアル変換回路と、該検査用パラレルシリアル変換回路に高周波クロック信号を供給する検査用発振回路と、該検査用パラレルシリアル変換回路の出力が入力される検査用高速信号処理回路と、該ｎ個の高速信号入力端子からの信号と該検査用高速信号処理回路の出力とが入力されｎ個の出力を持つ信号選択回路と、該信号選択回路の制御を行うための制御信号入力端子と、該信号選択回路の出力が入力されるｎ個の高速信号処理回路と、該高速信号処理回路の出力が入力されるクロック・データ再生回路と、該クロック・データ再生回路で抽出、再生されたクロック出力とデータ出力とが入力されるｎ個のシリアルパラレル変換回路と、該シリアルパラレル変換回路の出力が入力され、該シリアルパラレル変換回路のパラレル出力データを必要に応じて自動的に並び替えて該低速信号入力端子から入力されたデータ列を再生するワード同期回路を備え、該検査用発振回路から供給される高周波クロック信号と該低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段と、該クロックーデータ再生回路から供給されるクロック信号と該低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段とを持ち、該ワード同期回路の出力を該低速信号出力端子から出力し、該検査用高速信号処理回路が該高速信号処理回路の逆処理を行うことを特徴とする半導体集積回路装置を構成する。
【００２１】
また、本発明においては、請求項１４に記載のように、
高速信号入力端子と、低速信号出力端子と、高周波クロック出力端子と、低周波クロック入力端子と、低速信号が入力される検査用パラレルシリアル変換回路と、該高速信号入力端子からの信号と該検査用パラレルシリアル変換回路の出力とが入力される信号選択回路と、該信号選択回路の制御を行うための制御信号入力端子と、該信号選択回路の出力が入力されるシリアルパラレル変換回路と、該シリアルパラレル変換回路と該検査用パラレルシリアル変換回路とに高周波クロック信号を供給する発振回路と、該シリアルパラレル変換回路の出力が入力され、該シリアルパラレル変換回路のパラレル出力データを必要に応じて自動的に並び替えて該低速信号のデータ列を再生するワード同期回路とを備え、該発振回路から供給される高周波クロック信号と低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、該ワード同期回路の出力を該低速信号出力端子から出力し、該シリアルパラレル変換回路と該検査用パラレルシリアル変換回路とに供給される高周波クロック信号と同じ周波数もしくは２分の１の周波数のクロック信号を該高周波クロック出力端子より出力することを特徴とする半導体集積回路装置を構成する。
【００２２】
また、本発明においては、請求項１５に記載のように、
請求項１、２、３、４、５または６に記載の半導体集積回路装置において、上記信号選択回路からの入力信号と上記発振回路から供給される高周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段のすべてもしくは一部を発振回路に持たせることを特徴とする半導体集積回路装置を構成する。
【００２３】
また、本発明においては、請求項１６に記載のように、
請求項１、２、３、４、５、６、１０、１４または１５に記載の半導体集積回路装置において、上記発振回路から供給される高周波クロック信号と上記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段のすべてもしくは一部を上記発振回路に持たせることを特徴とする半導体集積回路装置を構成する。
【００２４】
また、本発明においては、請求項１７に記載のように、
請求項７、８、９、１１、１２または１３に記載の半導体集積回路装置において、上記検査用発振回路から供給される高周波クロック信号と上記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段のすべてもしくは一部を上記検査用発振回路に持たせることを特徴とする半導体集積回路装置を構成する。
【００２５】
また、本発明においては、請求項１８に記載のように、
請求項７、８、９、１１、１２、１３または１７に記載の半導体集積回路装置において、上記クロック・データ再生回路から供給されるクロック信号と上記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段のすべてもしくは一部を上記クロック・データ再生回路に内蔵することを特徴とする半導体集積回路装置を構成する。
【００２６】
また、本発明においては、請求項１９に記載のように、
請求項１ないし１８のいずれかに記載の半導体集積回路装置において、上記検査用パラレルシリアル回路もしくは上記検査用高速信号処理回路から入力される信号を複数個の出力に同時に出力する手段を上記信号選択回路と上記制御信号入力端子に内蔵することを特徴とする半導体集積回路装置を構成する。
【００２７】
また、本発明においては、請求項２０に記載のように、
請求項１ないし１９のいずれかに記載の半導体集積回路装置において、上記制御信号入力端子による制御により、上記検査用パラレルシリアル変換回路もしくは上記検査用高速信号処理回路の出力を停止する手段を内蔵することを特徴とする半導体集積回路装置を構成する。
【００２８】
また、本発明においては、請求項２１に記載のように、
請求項１ないし２０のいずれかに記載の半導体集積回路装置において、上記制御信号入力端子による制御により、上記検査用パラレルシリアル変換回路、検査用パターン生成回路、検査用パターン照合回路、検査用高速信号処理回路、検査用信号処理回路及び検査用発振回路の消費電力を削減する手段を内蔵することを特徴とする半導体集積回路装置を構成する。
【００２９】
【発明の実施の形態】
本発明においては、高速信号入力端子と、低速信号入力端子と、低速信号出力端子と、高周波低周波クロック入力端子と、シリアルパラレル変換回路と、信号選択回路と、検査用パラレルシリアル変換回路と、シリアルパラレル変換回路と検査用パラレルシリアル変換回路に高周波クロック信号を供給する発振回路と、シリアルパラレル変換回路のパラレル出力データのワード同期を行うワード同期回路を有する半導体集積回路装置であって、該パラレルシリアル変換回路の出力が該高速信号出力端子に接続されるとともに該検査用シリアルパラレル変換回路に接続され、該低速信号入力端子が該パラレルシリアル変換回路に接続され、該検査用シリアルパラレル変換回路の出力が該ワード同期回路に接続され、該発振回路から供給される高周波クロック信号と該低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段と、該シリアルパラレル変換回路が該信号選択回路からの入力信号と該発振回路から供給される高周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段とを持ち、該ワード同期回路は必要に応じて自動的にパラレル入力データの並び替えを行い、該低速信号入力端子から入力されたデータ列を再生し、該ワード同期回路の出力が該低速信号出力端子に接続されることを特徴とする半導体集積回路装置を構成する。
【００３０】
ここで、低速信号（低周波信号）とは、一般的な半導体集積回路装置により入力可能な速度の信号、具体的には、数Ｍｂｉｔ／ｓ〜数十Ｍｂｉｔ／ｓ（数ＭＨｚ〜数十ＭＨｚ）程度もしくはそれより低速な信号を、高速信号（高周波信号）とは、それよりも高速のものを意味する。
【００３１】
以下、図面をもとに本発明の実施の形態を詳細に説明する。なお、すべての図面において共通する部分には同一の番号を割り当て、重複説明を避ける。
【００３２】
（実施の形態１）
図１は、実施の形態１である半導体集積回路装置の構成を示す図である。この半導体集積回路装置は、高速信号入力端子１と、低速信号入力端子２と、低速信号出力端子３と、低周波クロック入力端子４と、制御信号入力端子５と、検査用パラレルシリアル変換回路２１と、信号選択回路１０と、シリアルパラレル変換回路１１と、発振回路１２と、ワード同期回路２２を有する。
【００３３】
検査用パラレルシリアル変換回路２１は低速信号入力端子２から入力されるパラレルデータをシリアルデータに変換して信号選択回路１０に対して出力する。
【００３４】
信号選択回路１０は、高速信号入力端子１から入力される信号と、検査用パラレルシリアル変換回路２１の出力が入力され、制御信号入力端子５の設定により、２つの入力のうちのどちらかをシリアルパラレル変換回路１１に対して出力する。
【００３５】
シリアルパラレル変換回路１１は、信号選択回路１０から入力されるシリアルデータをパラレルデータに変換してワード同期回路２２に対して出力する。
【００３６】
発振回路１２は、検査用パラレルシリアル変換回路２１とシリアルパラレル変換回路１１に対して高周波クロック信号を供給する。
【００３７】
ワード同期回路２２は、シリアルパラレル変換回路１１の出力が入力され、シリアルパラレル変換回路１１のパラレル出力データを必要に応じて自動的に並び替えて低速信号入力端子２から入力されたデータ列を再生して、低速信号出力端子３より半導体集積回路装置の外部へ出力する。
【００３８】
低周波クロック入力端子４は、ワード同期回路２２の出力タイミングを決定するため等に使用するが、低周波クロック入力端子４から入力される低周波クロック信号と発振回路１２が出力する高周波クロック信号との間のタイミング条件（周波数比及び位相条件）が安定しないと正常な動作確認ができないため、低周波クロック信号と高周波クロック信号との間のタイミング条件を調整もしくは補償する手段を内蔵する必要がある。構成としては、上記の調整もしくは補償する手段を検査用パラレルシリアル変換回路２１とシリアルパラレル変換回路１１に内蔵させる構成と、検査用パラレルシリアル変換回路２１とワード同期回路２２に内蔵させる構成と、発振回路１２に内蔵させる構成の３通りの構成等がある。発振回路１２を、低周波クロック入力端子から入力される低周波クロック信号をリファレンスクロックとしたＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋ  Ｌｏｏｐ）型の発振回路とする（周波数差と位相差の両方を自動的に調整する）ことにより、低周波クロック信号と高周波クロック信号との間のタイミング条件を補償することができる。
【００３９】
発振回路１２が周波数精度の高い発振回路である場合は、低周波クロック信号と高周波クロック信号の周波数差は一定に保たれるため、ＰＬＬ型の発振回路は必須ではなく、自走型の発振回路（リファレンスクロックを必要としない発振回路）でもよく、その場合、検査用パラレルシリアル変換回路２１とシリアルパラレル変換回路１１にＦＩＦＯ（Ｆｉｒｓｔ  Ｉｎ  Ｆｉｒｓｔ  Ｏｕｔ  型のメモリ回路）を内蔵すること等により低周波クロック信号と高周波クロック信号との間の位相条件を補償し、クロック間のタイミング条件を補償することができる。なお、この場合、シリアルパラレル変換回路１１ではなく、ワード同期回路２２にＦＩＦＯを内蔵すること等によりクロック間のタイミング条件を補償することもできる。また、周波数比の調整手段を発振回路１２に内蔵し、位相補償用のＦＩＦＯ等を検査用パラレルシリアル変換回路２１とシリアルパラレル変換回路１１に内蔵すること等により、低周波クロック信号と高周波クロック信号との間のタイミング条件を補償することもできる。
【００４０】
また、信号選択回路１０の出力と発振回路１２から供給される高周波クロック信号との間のタイミング条件（動作周波数比及び位相条件）が安定しないとシリアルパラレル変換回路１１が正常動作できないため、信号選択回路１０からの入力信号と発振回路１２から供給される高周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段をシリアルパラレル変換回路１１もしくは発振回路１２に内蔵する必要がある。
【００４１】
例えば、信号選択回路１０の出力と発振回路１２から出力されている高周波クロック信号の位相差を検出し、信号選択回路１０からの信号もしくは発振回路１２からの高周波クロック信号のどちらかの伝播遅延を自動的に調整することにより信号選択回路１０からの信号と高周波クロック信号との間のタイミング条件を調整する手段（一般にＤＬＬ（Ｄｅｌａｙ  Ｌｏｃｋ  Ｌｏｏｐ）と呼ばれている回路）をシリアルパラレル変換回路１１に内蔵すればよい。
【００４２】
なお、信号選択回路１０の出力を発振回路１２に入力して上記のＤＬＬ回路を発振回路１２に内蔵すること等も可能である。
【００４３】
本実施の形態の半導体集積回路装置は、制御信号入力端子５の設定により、検査用パラレルシリアル変換回路２１の出力を信号選択回路１０を介してシリアルパラレル変換回路１１に入力し、シリアルパラレル変換回路１１により低速並列信号に変換するとともに、ワード同期回路２２によりシリアルパラレル変換回路１１のパラレル出力データを必要に応じて自動的に並び替えて低速信号入力端子２より検査用パラレルシリアル変換回路２１に入力されたデータ列を再生して低速信号出力端子３より出力することにより、一般的な半導体集積回路検査装置によるシリアルパラレル変換回路１１の検査を可能としている。
【００４４】
（実施の形態２）
図２は、実施の形態２である半導体集積回路装置を示す図である。この半導体集積回路装置は、高速信号入力端子１と、低速信号出力端子３と、低周波クロック入力端子４と、制御信号入力端子５と、検査用パラレルシリアル変換回路２３と、信号選択回路１０と、シリアルパラレル変換回路１１と、発振回路１２と、ワード同期回路２４と、検査用パターン生成回路２５と検査用パターン照合回路２６を有する。
【００４５】
検査用パターン生成回路２５は、制御信号入力端子５による設定等により、必要に応じて特定の時系列パターンを有するデータを生成してそのデータを検査用パラレルシリアル変換回路２３に対して出力する。
【００４６】
検査用パラレルシリアル変換回路２３は検査用パターン生成回路２５から入力されるパラレルデータをシリアルデータに変換して信号選択回路１０に対して出力する。
【００４７】
ワード同期回路２４は、シリアルパラレル変換回路１１の出力が入力され、シリアルパラレル変換回路１１のパラレル出力データを必要に応じて自動的に並び替えて検査用パラレルシリアル変換回路２３に入力されたデータ列を再生して、検査用パターン照合回路２６に対して出力する。
【００４８】
検査用パターン照合回路２６は、ワード同期回路２４の出力が入力され、入力されたデータ列が検査用パターン生成回路２５の出力データ列と一致しているか否かの照合を行い、照合結果を低速信号出力端子３より半導体集積回路装置の外部へ出力する。
【００４９】
なお、シリアルパラレル変換回路１１（もしくはワード同期回路２４）の出力は、半導体集積回路装置内部の検査用パターン照合回路２６以外の回路（もしくは別途設ける低速信号出力端子）に対しても出力される。
【００５０】
制御信号入力端子５は、パターン生成回路２５の設定等、信号選択回路１０の設定の他、パターン照合回路２６の設定等を行うために使用する。
【００５１】
低周波クロック入力端子４は、パターン照合回路２６の出力タイミングを決定するため等に使用するが、低周波クロック入力端子４から入力される低周波クロック信号と発振回路１２が出力する高周波クロック信号との間のタイミング条件（周波数比及び位相条件）が安定しないと正常な動作確認ができないため、低周波クロック信号と高周波クロック信号との間のタイミング条件を調整もしくは補償する手段を内蔵する必要がある。構成としては、上記の調整もしくは補償する手段をシリアルパラレル変換回路１１に内蔵させる構成と、ワード同期回路２４に内蔵させる構成と、検査用パターン照合回路２６に内蔵させる構成と、発振回路１２に内蔵させる構成の４通りの構成等がある。
【００５２】
発振回路１２を、低周波クロック入力端子から入力される低周波クロック信号をリファレンスクロックとしたＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋ  Ｌｏｏｐ）型の発振回路とする（周波数差と位相差の両方を自動的に調整する）ことにより、低周波クロック信号と高周波クロック信号との間のタイミング条件を補償することができる。
【００５３】
発振回路１２が周波数精度の高い発振回路である場合は、低周波クロック信号と高周波クロック信号の周波数差は一定に保たれるため、ＰＬＬ型の発振回路は必須ではなく、白走型の発振回路（リファレンスクロックを必要としない発振回路）でもよく、その場合、シリアルパラレル変換回路１１にＦＩＦＯ（Ｆｉｒｓｔ  Ｉｎ  Ｆｉｒｓｔ  Ｏｕｔ型のメモリ回路）を内蔵すること等により低周波クロック信号と高周波クロック信号との間の位相条件を補償し、クロック間のタイミング条件を補償することができる。なお、この場合、シリアルパラレル変換回路１１ではなく、ワード同期回路２４もしくは検査用パターン照合回路２６にＦＩＦＯを内蔵すること等によりクロック間のタイミング条件を補償することもできる。
【００５４】
また、周波数比の調整手段を発振回路１２に内蔵し、位相補償用のＦＩＦＯ等をシリアルパラレル変換回路１１に内蔵すること等により、低周波クロック信号と高周波クロック信号との間のタイミング条件を補償することもできる。
【００５５】
また、実施の形態１の場合と同様に、信号選択回路１０の出力と発振回路１２から供給される高周波クロック信号との間のタイミング条件（動作周波数比及び位相条件）が安定しないとシリアルパラレル変換回路１１が正常動作できないため、信号選択回路１０からの入力信号と発振回路１２から供給される高周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段をシリアルパラレル変換回路１１もしくは発振回路１２に内蔵することにより正常動作を可能としている。
【００５６】
本実施の形態の半導体集積回路装置は、実施の形態１の半導体集積回路装置の低速信号入力端子の代わりに検査用パターン生成回路２５より検査用パラレルシリアル変換回路２３にデータ列を入力し、検査用パターン照合回路２６によりワード同期回路２４の出力が検査用パターン生成回路２５の出力データ列と一致しているか否かの照合を行い照合結果を低速信号出力端子３より出力することにより、一般的な半導体集積回路検査装置によるシリアルパラレル変換回路１１の検査を可能としている。
【００５７】
また、実施の形態１の半導体集積回路装置の場合は、低周波クロック入力端子４より入力する低周波クロック信号の周波数は、シリアルパラレル変換回路１１から出力されるパラレルデータの各データのデータレートと同じ周波数か、もしくはより高い周波数が必要となるのに対して、本実施の形態では、シリアルパラレル変換回路１１から出力されるパラレルデータの各データのデータレートより低い周波数とすることが可能となる。すなわち、検査時に入力可能なクロック信号の周波数が例えば１０ＭＨｚ以下の場合、実施の形態１の場合は、パラレルデータ出力の各データのデータレートが１０Ｍｂｉｔ／ｓ（もしくは２０Ｍｂｉｔ／ｓ）以上となるようなシリアルパラレル変換回路の検査はできないことになるが、本実施の形態では、以下のような構成とすることにより、パラレルデータ出力の各データのデータレートが１０Ｍｂｉｔ／ｓ（もしくは２０Ｍｂｉｔ／ｓ）以上となるようなシリアルパラレル変換回路の検査が可能となる。
【００５８】
例えば、シリアルパラレル変換回路１１がＫ（Ｋは２以上の整数）並列のパラレルデータ出力をもち、各データのデータレートが１００Ｍｂｉｔ／ｓだとした場合、発振回路１２は１００×ＫＭＨｚの高周波クロック信号を出力する必要があるが、１００ＭＨｚのクロック信号も発振回路１２より出力するような構成とする。パターン生成回路２５をこの１００ＭＨｚクロックで動作させることにより、検査用パラレルシリアル変換回路２３に１００Ｍｂｉｔ／ｓ×Ｋ並列のデータを入力することが可能となる。ワード同期回路２４も１００Ｍｂｉｔ／ｓクロックで動作させることにより正常動作が可能である。パターン照合回路２６は、照合を行う回路本体を１００Ｍｂｉｔ／ｓクロックで動作させ、照合結果を出力する回路のみを低周波クロック入力端子からの低周波クロック（この例では１０ＭＨｚ）で動作させる。このような構成とすることにより、検査時に入力可能なクロック信号の周波数が例えば１０ＭＨｚ以下の場合でも、パラレルデータ出力の各データのデータレートが１０Ｍｂｉｔ／ｓ（もしくは２０Ｍｂｉｔ／ｓ）以上となるようなシリアルパラレル変換回路の検査が可能となる。
【００５９】
（実施の形態３）
図３は、実施の形態３である半導体集積回路装置の構成を示す図である。この半導体集積回路装置は、高速信号入力端子１と、低速信号入力端子２と、低速信号出力端子３と、低周波クロック入力端子４と、制御信号入力端子５と、検査用パラレルシリアル変換回路２１と、信号選択回路１３と、シリアルパラレル変換回路１１と、発振回路１２と、ワード同期回路２２と高速動作回路１４を有する。
【００６０】
高速動作回路１４は、高速信号入力端子１から入力される信号が入力され、信号選択回路１３に対して出力する。
【００６１】
信号選択回路１３は、高速動作回路１４の出力と、検査用パラレルシリアル変換回路２１の出力が入力され、制御信号入力端子５の設定により、２つの入力のうちのどちらかをシリアルパラレル変換回路１１に対して出力する。
【００６２】
低周波クロック入力端子４は、実施の形態１の場合と同様に、ワード同期回路２２の出力タイミングを決定するため等に使用し、低周波クロック入力端子４から入力される低周波クロック信号と発振回路１２が出力する高周波クロック信号との間のタイミング条件を調整もしくは補償する手段を検査用パラレルシリアル変換回路２１等に内蔵することも実施の形態１と同様である。
【００６３】
また、信号選択回路１３の出力と発振回路１２から供給される高周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段をシリアルパラレル変換回路１１もしくは発振回路１２に内蔵することも実施の形態１と同様である。
【００６４】
本実施の形態の半導体集積回路装置は、実施の形態１の場合と同様に、制御信号入力端子５の設定により、検査用パラレルシリアル変換回路２１の出力を信号選択回路１３を介してシリアルパラレル変換回路１１に入力し、シリアルパラレル変換回路１１により低速並列信号に変換するとともに、ワード同期回路２２によりシリアルパラレル変換回路１１のパラレル出力データを必要に応じて自動的に並び替えて低速信号入力端子２より検査用パラレルシリアル変換回路２１に入力されたデータ列を再生して低速信号出力端子３より出力することにより、一般的な半導体集積回路検査装置によるシリアルパラレル変換回路１１の検査を可能としている。
【００６５】
（実施の形態４）
図４は、実施の形態４である半導体集積回路装置の構成を示す図である。この半導体集積回路装置は、高速信号入力端子１と、低速信号入力端子２と、低速信号出力端子３と、低周波クロック入力端子４と、制御信号入力端子５と、検査用パラレルシリアル変換回路２７と、信号選択回路１５と、シリアルパラレル変換回路１６と、発振回路１２と、ワード同期回路２２と検査用高速信号処理回路２８と高速信号処理回路１７を有する。
【００６６】
検査用パラレルシリアル変換回路２７は低速信号入力端子２から入力されるパラレルデータをシリアルデータに変換して検査用高速信号処理回路２８に対して出力する。
【００６７】
検査用高速信号処理回路２８は検査用パラレルシリアル変換回路２７から入力される信号に対して高速信号処理回路１７の逆処理を行って信号選択回路１５に対して出力する。
【００６８】
信号選択回路１５は、高速信号入力端子１から入力される信号と、検査用高速信号処理回路２８の出力が入力され、制御信号入力端子５の設定により、２つの入力のうちのどちらかを高速信号処理回路１７に対して出力する。
【００６９】
高速信号処理回路１７は、信号選択回路１５の出力が入力され、シリアルパラレル変換回路１６に対して出力する。
【００７０】
シリアルパラレル変換回路１６は、高速信号処理回路１７から入力されるシリアルデータをパラレルデータに変換してワード同期回路２２に対して出力する。
【００７１】
低周波クロック入力端子４は、実施の形態１の場合と同様に、ワード同期回路２２の出力タイミングを決定するため等に使用し、低周波クロック入力端子４から入力される低周波クロック信号と発振回路１２が出力する高周波クロック信号との間のタイミング条件を調整もしくは補償する手段を検査用パラレルシリアル変換回路２７等に内蔵することも実施の形態１と同様である。
【００７２】
また、信号選択回路１５の出力と発振回路１２から供給される高周波クロック信号との間のタイミング条件（動作周波数比及び位相条件）が安定しないとシリアルパラレル変換回路１６（もしくは高速信号処理回路１７）が正常動作できないため、信号選択回路１５の出力と発振回路１２から供給される高周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段をシリアルパラレル変換回路１６、高速信号処理回路１７、もしくは発振回路１２に内蔵する必要がある。
【００７３】
例えば、高速信号処理回路１７の出力と発振回路１２から出力されている高周波クロック信号の位相差を検出し、高速信号処理回路１７からの信号もしくは発振回路１２からの高周波クロック信号のどちらかの伝播遅延を自動的に調整することにより高速信号処理回路１７からの信号と高周波クロック信号との間のタイミング条件を調整する手段（一般にＤＬＬ（Ｄｅｌａｙ  Ｌｏｃｋ  Ｌｏｏｐ）と呼ばれている回路）をシリアルパラレル変換回路１６に内蔵すればよい。なお、高速信号処理回路１７の出力を発振回路１２に入力して上記のＤＬＬ回路を発振回路１２に内蔵すること等も可能である。
【００７４】
また、発振回路１２から出力されている高周波クロック信号を高速信号処理回路１７に入力して、信号選択回路１５の出力と高周波クロック信号との間のタイミング条件を調整する手段（例えば、上記のＤＬＬ回路と同様）を高速信号処理回路１７に内蔵すること等も可能である。
【００７５】
本実施の形態の半導体集積回路装置は、検査用高速信号処理回路２８により検査用パラレルシリアル変換回路２７の出力に対して高速信号処理回路１７の逆処理を行うとともに、制御信号入力端子５の設定により、検査用高速信号処理回路２８の出力を信号選択回路１５を介して高速信号処理回路１７に入力し、シリアルパラレル変換回路１６により高速信号処理回路１７のシリアル出力を低速並列信号に変換するとともに、ワード同期回路２２によりシリアルパラレル変換回路１６のパラレル出力データを必要に応じて自動的に並び替えて低速信号入力端子２より検査用パラレルシリアル変換回路２７に入力されたデータ列を再生して低速信号出力端子３より出力することにより、一般的な半導体集積回路検査装置による高速信号処理回路１７とシリアルパラレル変換回路１６の検査を可能としている。
【００７６】
なお、検査用高速信号処理回路２８を削除して検査用パラレルシリアル変換回路２７の出力を信号選択回路１５に直結し、高速信号処理回路１７の処理によりシリアルパラレル変換回路１６の出力のワード同期が可能となる信号を低速信号入力端子２から入力することによっても、一般的な半導体集積回路検査装置による高速信号処理回路１７とシリアルパラレル変換回路１６の検査が可能となる。
【００７７】
（実施の形態５）
図５は、実施の形態５である半導体集積回路装置を示す図である。この半導体集積回路装置は、高速信号入力端子１と、低速信号入力端子２と、低速信号出力端子３と、低周波クロック入力端子４と、制御信号入力端子５と、検査用パラレルシリアル変換回路２０１と、信号選択回路１０と、シリアルパラレル変換回路１１と、発振回路１２と、ワード同期回路２０２と、検査用信号処理回路２０３と信号処理回路１８を有する。
【００７８】
検査用信号処理回路２０３は低速信号入力端子２から入力される信号に対して信号処理回路１８の逆処理を行って検査用パラレルシリアル変換回路２０１に対して出力する。
【００７９】
検査用パラレルシリアル変換回路２０１は検査用信号処理回路２０３から入力されるパラレルデータをシリアルデータに変換して信号選択回路１０に対して出力する。
【００８０】
ワード同期回路２０２は、シリアルパラレル変換回路１１の出力が入力され、シリアルパラレル変換回路１１のパラレル出力データを必要に応じて自動的に並び替えて検査用パラレルシリアル変換回路２０１に入力されたデータ列を再生して、信号処理回路１８に対して出力する。
【００８１】
信号処理回路１８は、ワード同期回路２０２から入力された信号に信号処理を行って低速信号出力端子３より半導体集積回路装置の外部へ出力する。
【００８２】
制御信号入力端子５は、実施の形態１の場合と同様、信号選択回路１０の設定等を行うために使用する。
【００８３】
低周波クロック入力端子４は、信号処理回路１８の出力タイミングを決定するため等に使用するが、低周波クロック入力端子４から入力される低周波クロック信号と発振回路１２が出力する高周波クロック信号との間のタイミング条件（周波数比及び位相条件）が安定しないと正常な動作確認ができないため、低周波クロック信号と高周波クロック信号との間のタイミング条件を調整もしくは補償する手段を内蔵する必要がある。構成としては、上記の調整もしくは補償する手段を検査用パラレルシリアル変換回路２０１とシリアルパラレル変換回路１１に内蔵させる構成と、検査用パラレルシリアル変換回路２０１とワード同期回路２０２に内蔵させる構成と、検査用パラレルシリアル変換回路２０１と信号処理回路１８に内蔵させる構成と、検査用信号処理回路２０３とシリアルパラレル変換回路１１に内蔵させる構成と、検査用信号処理回路２０３とワード同期回路２０２に内蔵させる構成と、検査用信号処理回路２０３と信号処理回路１８に内蔵させる構成と、発振回路１２に内蔵させる構成の７通りの構成等がある。
【００８４】
発振回路１２を、低周波クロック入力端子４から入力される低周波クロック信号をリファレンスクロックとしたＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋ  Ｌｏｏｐ）型の発振回路とする（周波数差と位相差の両方を自動的に調整する）ことにより、低周波クロック信号と高周波クロック信号との間のタイミング条件を補償することができる。
【００８５】
発振回路１２が周波数精度の高い発振回路である場合は、低周波クロック信号と高周波クロック信号の周波数差は一定に保たれるため、ＰＬＬ型の発振回路は必須ではなく、自走型の発振回路（リファレンスクロックを必要としない発振回路）でもよく、その場合、検査用パラレルシリアル変換回路２０１とシリアルパラレル変換回路１１にＦＩＦＯ（Ｆｉｒｓｔ  Ｉｎ  Ｆｉｒｓｔ  Ｏｕｔ  型のメモリ回路）を内蔵すること等により低周波クロック信号と高周波クロック信号との間の位相条件を補償し、クロック間のタイミング条件を補償することができる。なお、この場合、シリアルパラレル変換回路１１ではなく、ワード同期回路２０２もしくは信号処理回路１８にＦＩＦＯを内蔵すること等によりクロック間のタイミング条件を補償することもできる。同様に、検査用パラレルシリアル変換回路２０１ではなく、検査用信号処理回路２０３にＦＩＦＯを内蔵すること等によりクロック間のタイミング条件を補償することもできる。
【００８６】
また、周波数比の調整手段を発振回路１２に内蔵し、位相補償用のＦＩＦＯ等を検査用パラレルシリアル変換回路２０１とシリアルパラレル変換回路１１に内蔵すること等により、低周波クロック信号と高周波クロック信号との間のタイミング条件を補償することもできる。
【００８７】
なお、実施の形態１の場合と同様に、信号選択回路１０の出力と発振回路１２から供給される高周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段をシリアルパラレル変換回路１１もしくは発振回路１２に内蔵する。
【００８８】
本実施の形態の半導体集積回路装置は、検査用信号処理回路２０３により低速信号入力端子より入力された信号に対して信号処理回路１８の逆処理を行って検査用パラレルシリアル変換回路２０１に対して出力するとともに、制御信号入力端子５の設定により、検査用パラレルシリアル変換回路２０１の出力を信号選択回路１０を介してシリアルパラレル変換回路１１に入力し、シリアルパラレル変換回路１１により信号選択回路１０のシリアル出力を低速並列信号に変換してワード同期回路２０２に対して出力し、ワード同期回路２０２によりシリアルパラレル変換回路１１のパラレル出力データを必要に応じて自動的に並び替えて検査用パラレルシリアル変換回路２０１に入力されたデータ列を再生して信号処理回路１８に対して出力し、信号処理回路１８の出力を低速信号出力端子３より出力することにより、一般的な半導体集積回路検査装置によるシリアルパラレル変換回路１１と信号処理回路１８の検査を可能としている。
【００８９】
なお、検査用信号処理回路２０３を削除して低速信号入力端子２を検査用パラレルシリアル変換回路２０１に直結し、シリアルパラレル変換回路１１の出力のワード同期が可能となる信号を低速信号入力端子２から入力することによっても、一般的な半導体集積回路検査装置によるシリアルパラレル変換回路１１と信号処理回路１８の検査が可能となる。
【００９０】
（実施の形態６）
図６は、実施の形態６である半導体集積回路装置の構成を示す図である。この半導体集積回路装置は、高速信号入力端子１と、低速信号出力端子３と、低周波クロック入力端子４と、制御信号入力端子５と、検査用パラレルシリアル変換回路２０１と、信号選択回路１０と、シリアルパラレル変換回路１１と、発振回路１２と、ワード同期回路２０２と、検査用パターン生成回路２０４と、検査用パターン照合回路２０５と、検査用信号処理回路２０６と信号処理回路１９を有する。
【００９１】
検査用パターン生成回路２０４は、制御信号入力端子５による設定等により、必要に応じて特定の時系列パターンを有するデータを生成してそのデータを検査用信号処理回路２０６に対して出力する。
【００９２】
検査用信号処理回路２０６は検査用パターン生成回路２０４から入力される信号に対して信号処理回路１９の逆処理を行って検査用パラレルシリアル変換回路２０１に対して出力する。
【００９３】
信号処理回路１９は、ワード同期回路２０２から入力された信号に信号処理を行って、検査用パターン照合回路２０５に対して出力する。
【００９４】
検査用パターン照合回路２０５は、ワード同期回路２０２の出力が入力され、入力されたデータ列が検査用パターン生成回路２０４の出力データ列と一致しているか否かの照合を行い、照合結果を低速信号出力端子３より半導体集積回路装置の外部へ出力する。
【００９５】
なお、信号処理回路１９（もしくは、シリアルパラレル変換回路１１、または、ワード同期回路２０２）の出力は、半導体集積回路装置内部の検査用パターン照合回路２０５以外の回路（もしくは別途設ける低速信号出力端子）に対しても出力される。
【００９６】
制御信号入力端子５は、実施の形態２の場合と同様に、パターン生成回路２０４の設定等、信号選択回路１０の設定の他、パターン照合回路２０５の設定等を行うために使用する。
【００９７】
低周波クロック入力端子４は、実施の形態２の場合と同様に、パターン照合回路２０５の出力タイミングを決定するため等に使用するが、低周波クロック入力端子４から入力される低周波クロック信号と発振回路１２が出力する高周波クロック信号との間のタイミング条件（周波数比及び位相条件）が安定しないと正常な動作確認ができないため、低周波クロック信号と高周波クロック信号との間のタイミング条件を調整もしくは補償する手段を内蔵する必要がある。構成としては、上記の調整もしくは補償する手段をシリアルパラレル変換回路１１に内蔵させる構成と、ワード同期回路２０２に内蔵させる構成と、信号処理回路１９に内蔵させる構成と、検査用パターン照合回路２０５に内蔵させる構成と、発振回路１２に内蔵させる構成の５通りの構成等がある。
【００９８】
発振回路１２を、低周波クロック入力端子から入力される低周波クロック信号をリファレンスクロックとしたＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋ  Ｌｏｏｐ）型の発振回路とする（周波数差と位租差の両方を自動的に調整する）ことにより、低周波クロック信号と高周波クロック信号との間のタイミング条件を補償することができる。
【００９９】
発振回路１２が周波数精度の高い発振回路である場合は、低周波クロック信号と高周波クロック信号の周波数差は一定に保たれるため、ＰＬＬ型の発振回路は必須ではなく、自走型の発振回路（リファレンスクロックを必要としない発振回路）でもよく、その場合、シリアルパラレル変換回路１１にＦＩＦＯ（Ｆｉｒｓｔ  Ｉｎ  Ｆｉｒｓｔ  Ｏｕｔ  型のメモリ回路）を内蔵すること等により低周波クロック信号と高周波クロック信号との間の位相条件を補償し、クロック間のタイミング条件を補償することができる。なお、この場合、シリアルパラレル変換回路１１ではなく、ワード同期回路２０２、信号処理回路１９、もしくは、検査用パターン照合回路２０５にＦＩＦＯを内蔵すること等によりクロック間のタイミング条件を補償することもできる。また、周波数比の調整手段を発振回路１２に内蔵し、位相補償用のＦＩＦＯ等をシリアルパラレル変換回路１１に内蔵すること等により、低周波クロック信号と高周波クロック信号との間のタイミング条件を補償することもできる。
【０１００】
なお、実施の形態１の場合と同様に、信号選択回路１０の出力と発振回路１２から供給される高周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段をシリアルパラレル変換回路１１もしくは発振回路１２に内蔵する。
【０１０１】
本実施の形態の半導体集積回路装置は、実施の形態５の半導体集積回路装置の低速信号入力端子の代わりに検査用パターン生成回路２０４より検査用信号処理回路２０６にデータ列を入力し、検査用パターン照合回路２０５により信号処理回路１９の出力が検査用パターン生成回路２０４の出力データ列と一致しているか否かの照合を行い照合結果を低速信号出力端子３より出力することにより、一般的な半導体集積回路検査装置によるシリアルパラレル変換回路１１と信号処理回路１９の検査を可能としている。
【０１０２】
また、実施の形態２の場合と同様に、低周波クロック入力端子４より入力する低周波クロック信号の周波数を、シリアルパラレル変換回路１１から出力されるパラレルデータの各データのデータレートより低い周波数とすることが可能である。
【０１０３】
（実施の形態７）
図７は、実施の形態７である半導体集積回路装置を示す図である。この半導体集積回路装置は、ｎ（ｎは２以上の整数）個の高速信号入力端子１と、低速信号入力端子２と、低速信号出力端子３と、低周波クロック入力端子４と、制御信号入力端子５と、検査用パラレルシリアル変換回路２１と、信号選択回路１００と、ｎ個のシリアルパラレル変換回路１０１と、発振回路１２と、ワード同期回路２０７を有する。
【０１０４】
信号選択回路１００は、ｎ個の高速信号入力端子１から入力される信号と、検査用パラレルシリアル変換回路２１の出力が入力され、ｎ個の出力を持ち、制御信号入力端子５の設定により、高速信号入力端子１もしくは検査用パラレルシリアル変換回路２１のどちらかからの信号をｎ個のシリアルパラレル変換回路１０１に対して出力する。
【０１０５】
シリアルパラレル変換回路１０１は、信号選択回路１００から入力されるシリアルデータをパラレルデータに変換してワード同期回路２０７に対して出力する。
【０１０６】
ワード同期回路２０７は、ｎ個のシリアルパラレル変換回路１０１の出力が入力され、シリアルパラレル変換回路１０１のパラレル出力データを必要に応じて自動的に並び替えて低速信号入力端子２から入力されたデータ列を再生して、低速信号出力端子３より半導体集積回路装置の外部へ出力する。
【０１０７】
低周波クロック入力端子４は、実施の形態１の場合と同様に、ワード同期回路２０７の出力タイミングを決定するため等に使用し、低周波クロック入力端子４から入力される低周波クロック信号と発振回路１２が出力する高周波クロック信号との間のタイミング条件を調整もしくは補償する手段を検査用パラレルシリアル変換回路２１等に内蔵することも実施の形態１と同様である。
【０１０８】
また、信号選択回路１００の出力と発振回路１２から供給される高周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段をシリアルパラレル変換回路１０１もしくは発振回路１２に内蔵することも実施の形態１と同様である。
【０１０９】
本実施の形態の半導体集積回路装置は、制御信号入力端子５の設定により、検査用パラレルシリアル変換回路２１の出力を信号選択回路１００を介してシリアルパラレル変換回路１０１に入力し、シリアルパラレル変換回路１０１により低速並列信号に変換するとともに、ワード同期回路２０７によりシリアルパラレル変換回路１０１のパラレル出力データを必要に応じて自動的に並び替えて低速信号入力端子２より検査用パラレルシリアル変換回路２１に入力されたデータ列を再生して低速信号出力端子３より出力することにより、一般的な半導体集積回路検査装置によるシリアルパラレル変換回路１０１の検査を可能としている。
【０１１０】
（実施の形態８）
図８は、実施の形態８である半導体集積回路装置の構成を示す図である。この半導体集積回路装置は、ｎ（ｎは２以上の整数）個の高速信号入力端子１と、低速信号出力端子３と、低周波クロック入力端子４と、制御信号入力端子５と、検査用パラレルシリアル変換回路２３と、信号選択回路１００と、ｎ個のシリアルパラレル変換回路１０１と、発振回路１２と、ワード同期回路２０８と検査用パターン生成回路２５と検査用パターン照合回路２６を有する。
【０１１１】
ワード同期回路２０８は、ｎ個のシリアルパラレル変換回路１０１の出力が入力され、シリアルパラレル変換回路１０１のパラレル出力データを必要に応じて自動的に並び替えて検査用パラレルシリアル変換回路２３に入力されたデータ列を再生して、検査用パターン照合回路２６に対して出力する。
【０１１２】
なお、シリアルパラレル変換回路１０１（もしくはワード同期回路２０８）の出力は、半導体集積回路装置内部の検査用パターン照合回路２６以外の回路（もしくは別途設ける低速信号出力端子）に対しても出力される。
【０１１３】
制御信号入力端子５は、実施の形態７の場合と同様に、信号選択回路１００の設定等を行う他、実施の形態２の場合と同様に、パターン生成回路２５の設定等、パターン照合回路２６の設定等を行うために使用する。
【０１１４】
低周波クロック入力端子４は、実施の形態２の場合と同様に、パターン照合回路２６の出力タイミングを決定するため等に使用し、低周波クロック入力端子４から入力される低周波クロック信号と発振回路１２が出力する高周波クロック信号との間のタイミング条件を調整もしくは補償する手段をシリアルパラレル変換回路１０１等に内蔵することも実施の形態２と同様である。
【０１１５】
また、信号選択回路１００の出力と発振回路１２から供給される高周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段をシリアルパラレル変換回路１０１もしくは発振回路１２に内蔵することも実施の形態１と同様である。
【０１１６】
本実施の形態の半導体集積回路装置は、実施の形態７の半導体集積回路装置の低速信号入力端子の代わりに検査用パターン生成回路２５より検査用パラレルシリアル変換回路２３にデータ列を入力し、検査用パターン照合回路２６によりワード同期回路２０８の出力が検査用パターン生成回路２５の出力データ列と一致しているか否かの照合を行い照合結果を低速信号出力端子３より出力することにより、一般的な半導体集積回路検査装置によるシリアルパラレル変換回路１０１の検査を可能としている。
【０１１７】
また、実施の形態２の場合と同様に、低周波クロック入力端子４より入力する低周波クロック信号の周波数を、シリアルパラレル変換回路１０１から出力されるパラレルデータの各データのデータレートより低い周波数とすることが可能である。
【０１１８】
（実施の形態９）
図９は、実施の形態９である半導体集積回路装置の構成を示す図である。この半導体集積回路装置は、高速信号入力端子１と、低速信号入力端子２と、低速信号出力端子３と、低周波クロック入力端子４と、制御信号入力端子５と、検査用パラレルシリアル変換回路２１と、信号選択回路１０２と、ｎ（ｎは２以上の整数）個のシリアルパラレル変換回路１０１と、発振回路１２と、ワード同期回路２０７と高速動作回路１０３を有する。
【０１１９】
高速動作回路１０３は、高速信号入力端子１からの信号が入力され、信号選択回路１０２に対して出力するｎ個の出力を持つ。
【０１２０】
信号選択回路１０２は、高速動作回路１０３のｎ個の出力と、検査用パラレルシリアル変換回路２１の出力が入力され、ｎ個の出力を持ち、制御信号入力端子５の設定により、高速動作回路１０３もしくは検査用パラレルシリアル変換回路２１のどちらかからの信号をｎ個のシリアルパラレル変換回路１０１に対して出力する。
【０１２１】
低周波クロック入力端子４は、実施の形態１の場合と同様に、ワード同期回路２０７の出力タイミングを決定するため等に使用し、低周波クロック入力端子４から入力される低周波クロック信号と発振回路１２が出力する高周波クロック信号との間のタイミング条件を調整もしくは補償する手段を検査用パラレルシリアル変換回路２１等に内蔵することも実施の形態１と同様である。
【０１２２】
また、信号選択回路１０２の出力と発振回路１２から供給される高周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段をシリアルパラレル変換回路１０１もしくは発振回路１２に内蔵することも実施の形態１と同様である。
【０１２３】
本実施の形態の半導体集積回路装置は、実施の形態７の場合と同様に、制御信号入力端子５の設定により、検査用パラレルシリアル変換回路２１の出力を信号選択回路１０２を介してシリアルパラレル変換回路１０１に入力し、シリアルパラレル変換回路１０１により低速並列信号に変換するとともに、ワード同期回路２０７によりシリアルパラレル変換回路１０１のパラレル出力データを必要に応じて自動的に並び替えて低速信号入力端子２より検査用パラレルシリアル変換回路２１に入力されたデータ列を再生して低速信号出力端子３より出力することにより、一般的な半導体集積回路検査装置によるシリアルパラレル変換回路１０１の検査を可能としている。
【０１２４】
（実施の形態１０）
図１０は、実施の形態１０である半導体集積回路装置の構成を示す図である。この半導体集積回路装置は、ｎ（ｎは２以上の整数）個の高速信号入力端子１と、低速信号入力端子２と、低速信号出力端子３と、低周波クロック入力端子４と、制御信号入力端子５と、検査用パラレルシリアル変換回路２７と、信号選択回路１０４と、ｎ個のシリアルパラレル変換回路１６と、発振回路１２と、ワード同期回路２０７と、検査用高速信号処理回路２８と高速信号処理回路１０５を有する。
【０１２５】
信号選択回路１０４は、ｎ個の高速信号入力端子１から入力される信号と、検査用パラレルシリアル変換回路２１の出力が入力され、ｎ個の出力を持ち、制御信号入力端子５の設定により、高速信号入力端子１もしくは検査用パラレルシリアル変換回路２１のどちらかからの信号をｎ個の高速信号処理回路１０５に対して出力する。
【０１２６】
高速信号処理回路１０５は、信号選択回路１０４の出力が入力され、信号処理を行ってシリアルパラレル変換回路１６に対して出力する。
【０１２７】
低周波クロック入力端子４は、実施の形態１の場合と同様に、ワード同期回路２０７の出力タイミングを決定するため等に使用し、低周波クロック入力端子４から入力される低周波クロック信号と発振回路１２が出力する高周波クロック信号との間のタイミング条件を調整もしくは補償する手段を検査用パラレルシリアル変換回路２７等に内蔵することも実施の形態１と同様である。
【０１２８】
また、信号選択回路１０４の出力と発振回路１２から供給される高周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段をシリアルパラレル変換回路１０１、高速信号処理回路１０５、もしくは発振回路１２に内蔵することも実施の形態４と同様である。
【０１２９】
本実施の形態の半導体集積回路装置は、検査用高速信号処理回路２８により検査用パラレルシリアル変換回路２７の出力に対して高速信号処理回路１０５の逆処理を行うとともに、制御信号入力端子５の設定により、検査用高速信号処理回路２８の出力を信号選択回路１０４を介して高速信号処理回路１０５に入力し、シリアルパラレル変換回路１６により高速信号処理回路１０５のシリアル出力を低速並列信号に変換するとともに、ワード同期回路２０７によりシリアルパラレル変換回路１６のパラレル出力データを必要に応じて自動的に並び替えて低速信号入力端子２より検査用パラレルシリアル変換回路２７に入力されたデータ列を再生して低速信号出力端子３より出力することにより、一般的な半導体集積回路検査装置による高速信号処理回路１０５とシリアルパラレル変換回路１６の検査を可能としている。
【０１３０】
なお、検査用高速信号処理回路２８を削除して検査用パラレルシリアル変換回路２７の出力を信号選択回路１０４に直結し、高速信号処理回路１０５の処理によりシリアルパラレル変換回路１６の出力のワード同期が可能となる信号を低速信号入力端子２から入力することによっても、一般的な半導体集積回路検査装置による高速信号処理回路１０５とシリアルパラレル変換回路１６の検査が可能となる。
【０１３１】
また、高速信号処理回路１０５の一部もしくはすべてが異なる処理を行う場合には、検査用高遠信号処理回路２８にそれぞれの処理の逆処理を行う回路を内蔵して制御信号入力端子５の設定により処理を切リ替えることにより一般的な半導体集積回路装置検査装置による高速信号処理回路１０５とシリアルパラレル変換回路１６の検査が可能となる。なお、検査用高速信号処理回路２８内に異なる処理を行う複数の回路を内蔵するかわりに、検査用高速信号処理回路２８内にＰＬＣ等のプログラマブルな回路（機能変更可能な回路）を内蔵して制御信号入力端子５、低速信号入力端子２もしくは別途用意する低速信号入力端子によりＰＬＣ等をプログラムすることにより検査用高速信号処理回路２８の処理を切り替えることも可能である。
【０１３２】
（実施の形態１１）
図１１は、実施の形態１１である半導体集積回路装置を示す図である。この半導体集積回路装置は、ｎ（ｎは２以上の整数）個の高速信号入力端子１と、低速信号入力端子２と、低速信号出力端子３と、低周波クロック入力端子４と、制御信号入力端子５と、検査用パラレルシリアル変換回路２０１と、信号選択回路１００と、ｎ個のシリアルパラレル変換回路１０１と、発振回路１２と、ワード同期回路２０９と、検査用信号処理回路２０３と信号処理回路１８を有する。
【０１３３】
ワード同期回路２０９は、ｎ個のシリアルパラレル変換回路１０１の出力が入力され、シリアルパラレル変換回路１０１のパラレル出力データを必要に応じて自動的に並び替えて検査用パラレルシリアル変換回路２０１に入力されたデータ列を再生してｎ個の信号処理回路１８に対して出力する。
【０１３４】
制御信号入力端子５は、実施の形態７の場合と同様、信号選択回路１００の設定等を行うために使用する。
【０１３５】
低周波クロック入力端子４は、実施の形態５の場合と同様に、信号処理回路１８の出力タイミングを決定するため等に使用し、低周波クロック入力端子４から入力される低周波クロック信号と発振回路１２が出力する高周波クロック信号との間のタイミング条件を調整もしくは補償する手段を検査用パラレルシリアル変換回路２０１等に内蔵することも実施の形態５と同様である。
【０１３６】
また、信号選択回路１００の出力と発振回路１２から供給される高周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段をシリアルパラレル変換回路１０１、もしくは発振回路１２に内蔵することも実施の形態１と同様である。
【０１３７】
本実施の形態、の半導体集積回路装置は、検査用信号処理回路２０３により低速信号入力端子２より入力された信号に対して信号処理回路１８の逆処理を行って検査用パラレルシリアル変換回路２０１に対して出力するとともに、制御信号入力端子５の設定により、検査用パラレルシリアル変換回路２０１の出力を信号選択回路１００を介してシリアルパラレル変換回路１０１に入力し、シリアルパラレル変換回路１０１により信号選択回路１００のシリアル出力を低速並列信号に変換してワード同期回路２０９に対して出力し、ワード同期回路２０９によりシリアルパラレル変換回路１０１のパラレル出力データを必要に応じて自動的に並び替えて検査用パラレルシリアル変換回路２０１に入力されたデータ列を再生して信号処理回路１８に対して出力し、信号処理回路１８の出力を低速信号出力端子３より出力することにより、一般的な半導体集積回路検査装置によるシリアルパラレル変換回路１０１と信号処理回路１８の検査を可能としている。
【０１３８】
なお、検査用信号処理回路２０３を削除して低速信号入力端子２を検査用パラレルシリアル変換回路２０１に直結し、シリアルパラレル変換回路１０１の出力のワード同期が可能となる信号を低速信号入力端子２から入力することによっても、一般的な半導体集積回路検査装置によるシリアルパラレル変換回路１０１と信号処理回路１８の検査が可能となる。
【０１３９】
また、信号処理回路１８の一部もしくはすべてが異なる処理を行う場合には、検査用信号処理回路２０３にそれぞれの処理の逆処理を行う回路を内蔵して制御信号入力端子５の設定により処理を切り替えることにより一般的な半導体集積回路装置検査装置によるシリアルパラレル変換回路１０１と信号処理回路１８の検査が可能となる。なお、検査用信号処理回路２０３内に異なる処理を行う複数の回路を内蔵するかわりに、検査用信号処理回路２０３内にＰＬＣ等のプログラマブルな回路（機能変更可能な回路）を内蔵して制御信号入力端子５、低速信号入力端子２もしくは別途用意する低速信号入力端子によりＰＬＣ等をプログラムすることにより検査用信号処理回路２０３の処理を切り替えることも可能である。
【０１４０】
（実施の形態１２）
図１２は、実施の形態１２である半導体集積回路装置を示す図である。この半導体集積回路装置は、ｎ（ｎは２以上の整数）個の高速信号入力端子１と、低速信号入力端子２と、低速信号出力端子３と、低周波クロック入力端子４と、制御信号入力端子５と、検査用パラレルシリアル変換回路２０１と、信号選択回路１００と、ｎ個のシリアルパラレル変換回路１０１と、発振回路１２と、ワード同期回路２０９と、検査用パターン生成回路２０４と、検査用パターン照合回路２１０と、検査用信号処理回路２０６と信号処理回路１９を有する。
【０１４１】
検査用パターン照合回路２１０は、ｎ個の信号処理回路１９の出力が入力され、入力されたデータ列が検査用パターン生成回路２０４の出力データ列と一致しているか否かの照合を行い、照合結果を低速信号出力端子３より半導体集積回路装置の外部へ出力する。制御信号入力端子５は、実施の形態８の場合と同様に、信号選択回路１００の設定等、パターン生成回路２０４の設定等、パターン照合回路２１０の設定等を行うために使用する。
【０１４２】
低周波クロック入力端子４は、実施の形態２の場合と同様に、検査用パターン照合回路２１０の出力タイミングを決定するため等に使用し、低周波クロック入力端子４から入力される低周波クロック信号と発振回路１２が出力する高周波クロック信号との間のタイミング条件を調整もしくは補償する手段を検査用パラレルシリアル変換回路２０１等に内蔵することも実施の形態６と同様である。
【０１４３】
また、信号選択回路１００の出力と発振回路１２から供給される高周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段をシリアルパラレル変換回路１０１、もしくは発振回路１２に内蔵することも実施の形態１と同様である。
【０１４４】
本実施の形態の半導体集積回路装置は、実施の形態１１の半導体集積回路装置の低速信号入力端子の代わりに検査用パターン生成回路２０４より検査用信号処理回路２０６にデータ列を入力し、検査用パターン照合回路２１０により信号処理回路１９の出力が検査用パターン生成回路２０４の出力データ列と一致しているか否かの照合を行い照合結果を低速信号出力端子３より出力することにより、一般的な半導体集積回路検査装置によるシリアルパラレル変換回路１０１と信号処理回路１９の検査を可能としている。
【０１４５】
また、実施の形態２の場合と同様に、低周波クロック入力端子４より入力する低周波クロック信号の周波数を、シリアルパラレル変換回路１０１から出力されるパラレルデータの各データのデータレートより低い周波数とすることが可能である。
【０１４６】
さらに、信号処理回路１９の一部もしくはすべてが異なる処理を行う場合には、検査用の信号処理回路２０６にそれぞれの処理の逆処理を行う回路を内蔵して制御信号入力端子５の設定により処理を切り替えることにより一般的な半導体集積回路装置検査装置によるシリアルパラレル変換回路１０１と信号処理回路１９の検査が可能となる。なお、検査用の信号処理回路２０６内に異なる処理を行う複数の回路を内蔵するかわりに、検査用の信号処理回路２０６内にＰＬＣ等のプログラマブルな回路（機能変更可能な回路）を内蔵して制御信号入力端子５、低速信号入力端子２もしくは別途用意する低速信号入力端子によりＰＬＣ等をプログラムすることにより検査用の信号処理回路２０６の処理を切り替えることも可能である。
【０１４７】
（実施の形態１３）
図１３は、実施の形態１３である半導体集積回路装置を示す図である。この半導体集積回路装置は、高速信号入力端子１と、低速信号入力端子２と、低速信号出力端子３と、低周波クロック入力端子４と、制御信号入力端子５と、検査用パラレルシリアル変換回路２１と、信号選択回路１０６と、シリアルパラレル変換回路１０７と、検査用発振回路２１１と、ワード同期回路２２と、クロック・データ再生回路１０８を有する。
【０１４８】
信号選択回路１０６は、高速信号入力端子１から入力される信号と、検査用パラレルシリアル変換回路２１の出力が入力され、制御信号入力端子５の設定により、２つの入力のうちのどちらかをクロック・データ再生回路１０８に対して出力する。
【０１４９】
クロック・データ再生回路１０８は、信号選択回路１０６より入力された信号からクロックを抽出し、またその抽出したクロックにより入力データを再生してシリアルパラレル変換回路１０７に対して出力する。また抽出したクロックもシリアルパラレル変換回路１０７に対して出力する。
【０１５０】
シリアルパラレル変換回路１０７は、クロック・データ再生回路１０８から入力されるシリアルデータをパラレルデータに変換してワード同期回路２２に対して出力する。その際、クロック・データ再生回路１０８から入力されるクロックで回路を動作させる。検査用発振回路２１１は、検査用パラレルシリアル変換回路２１に対して高周波クロック信号を供給する。
【０１５１】
低周波クロック入力端子４は、実施の形態１の場合と同様に、ワード同期回路２２の出力タイミングを決定するため等に使用するが、低周波クロック入力端子４から入力される低周波クロック信号と検査用発振回路２１１が出力する高周波クロック信号との間のタイミング条件（周波数比及び位相条件）が安定しないと正常な動作確認ができないため、低周波クロック信号と高周波クロック信号との間のタイミング条件を調整もしくは補償する手段を内蔵する必要がある。構成としては、上記の調整もしくは補償する手段を検査用パラレルシリアル変換回路２１に内蔵させる構成と、検査用発振回路２１１に内蔵させる構成の２通りの構成等がある。
【０１５２】
検査用発振回路２１１を、低周波クロック入力端子４’から入力される低周波クロック信号をリファレンスクロックとしたＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋ  Ｌｏｏｐ）型の発振回路とする（周波数差と位相差の両方を自動的に調整する）ことにより、低周波クロック信号と高周波クロック信号との間のタイミング条件を補償することができる。
【０１５３】
検査用発振回路２１１が周波数精度の高い発振回路である場合は、低周波クロック信号と高周波クロック信号の周波数差は一定に保たれるため、ＰＬＬ型の発振回路は必須ではなく、自走型の発振回路（リファレンスクロックを必要としない発振回路）でもよく、その場合、検査用パラレルシリアル変換回路２１にＦＩＦＯ（Ｆｉｒｓｔ  Ｉｎ  Ｆｉｒｓｔ  Ｏｕｔ  型のメモリ回路）を内蔵すること等により低周波クロック信号と高周波クロック信号との間の位相条件を補償し、クロック間のタイミング条件を補償することができる。
【０１５４】
また、周波数比の調整手段を検査用発振回路２１１に内蔵し、位相補償用のＦＩＦＯ等を検査用パラレルシリアル変換回路２１に内蔵すること等により、低周波クロック信号と高周波クロック信号との間のタイミング条件を補償することもできる。
【０１５５】
また、低周波クロック入力端子４から入力される低周波クロック信号とクロック・データ再生回路１０８のクロック出力との間のタイミング条件（周波数比及び位相条件）が安定しないと正常動作しないため、低周波クロック信号とクロック・データ再生回路１０８のクロック出力との間のタイミング条件を調整もしくは補償する手段を内蔵する必要がある。構成としては、上記の調整もしくは補償する手段をシリアルパラレル変換回路１０７に内蔵させる構成と、ワード同期回路２２に内蔵させる構成と、クロック・データ再生回路１０８に内蔵させる構成の３通りの構成等がある。
【０１５６】
クロック・データ再生回路１０８に、低周波クロック入力端子４から入力される低周波クロック信号をリファレンスクロックとしたＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋ  Ｌｏｏｐ）型の発振回路を内蔵する（周波数差と位相差の両方を自動的に調整する）ことにより、低周波クロック信号とクロック・データ再生回路１０８のクロック出力との間のタイミング条件を補償することができる。クロック・データ再生回路１０８内に周波数精度の高い発振回路が内蔵されている場合は、低周波クロック信号とクロック・データ再生回路１０８のクロック出力の周波数差は一定に保たれるため、ＰＬＬ型の発振回路は必須ではなく、自走型の発振回路（リファレンスクロックを必要としない発振回路）でもよく、その場合、シリアルパラレル変換回路１０７にＦＩＦＯ（Ｆｉｒｓｔ  Ｉｎ  Ｆｉｒｓｔ  Ｏｕｔ  型のメモリ回路）を内蔵すること等により低周波クロック信号とクロック・データ再生回路１０８のクロック出力との間の位相条件を補償し、クロック間のタイミング条件を補償することができる。
【０１５７】
また、周波数比の調整手段をクロック・データ再生回路１０８に内蔵し、位相補償用のＦＩＦＯ等を検査用シリアルパラレル変換回路１０７に内蔵すること等により、低周波クロック信号と高周波クロック信号との間のタイミング条件を補償することもできる。
【０１５８】
本実施の形態の半導体集積回路装置は、制御信号入力端子５の設定により、検査用パラレルシリアル変換回路２１の出力を信号選択回路１０６を介してクロック・データ再生回路１０８に入力し、クロック・データ再生回路１０８で抽出、再生されたクロック出力とデータ出力をシリアルパラレル変換回路１０７に入力し、シリアルパラレル変換回路１０７により低速並列信号に変換するとともに、ワード同期回路２２によりシリアルパラレル変換回路１０７のパラレル出力データを必要に応じて自動的に並び替えて低速信号入力端子２より検査用パラレルシリアル変換回路２１に入力されたデータ列を再生して低速信号出力端子３より出力することにより、一般的な半導体集積回路検査装置によるクロック・データ再生回路１０８とシリアルパラレル変換回路１０７の検査を可能としている。
【０１５９】
なお、実施の形態２、３、５〜９、１１及び１２におけるシリアルパラレル変換回路を本実施の形態のクロック・データ再生回路１０８とシリアルパラレル変換回路１０７とに置き換えるとともに、実施の形態２、３、５〜９、１１及び１２における発振回路を本実施の形態の検査用発振回路２１１に置き換えても、本実施の形態と同様の効果が得られる。
【０１６０】
（実施の形態１４）
図１４は、実施の形態１４である半導体集積回路装置を示す図である。この半導体集積回路装置は、高速信号入力端子１と、低速信号入力端子２と、低速信号出力端子３と、低周波クロック入力端子４と、制御信号入力端子５と、検査用パラレルシリアル変換回路２７と、信号選択回路１０９と、シリアルパラレル変換回路１６と、検査用発振回路２１１と、ワード同期回路２２と、クロック・データ再生回路１１１と、検査用高速信号処理回路２８と高速信号処理回路１１０を有する。
【０１６１】
信号選択回路１０９は、高速信号入力端子１から入力される信号と、検査用高速信号処理回路２８の出力が入力され、制御信号入力端子５の設定により、２つの入力のうちのどちらかをクロック・データ再生回路１１１に対して出力する。
【０１６２】
クロック・データ再生回路１１１は、信号選択回路１０９より入力された信号からクロックを抽出し、またその抽出したクロックにより入力データを再生して高速信号処理回路１１０に対して出力する。また抽出したクロックを高速信号処理回路１１０とシリアルパラレル変換回路１６に対して出力する。
【０１６３】
高速信号処理回路１１０は、クロック・データ再生回路１１１のデータ出力に対して信号処理を行ってシリアルパラレル変換回路１６に対して出力する。その際、クロック・データ再生回路１１１から入力されるクロックで回路を動作させる。
【０１６４】
低周波クロック入力端子４は、実施の形態１の場合と同様に、ワード同期回路２２の出力タイミングを決定するため等に使用し、低周波クロック入力端子４から入力される低周波クロック信号と検査用発振回路２１１が出力する高周波クロック信号との間のタイミング条件を調整もしくは補償する手段を検査用パラレルシリアル変換回路２７もしくは検査用発振回路２１１等に内蔵することも、実施の形態１３と同様である。
【０１６５】
また、低周波クロック入力端子４から入力される低周波クロック信号とクロック・データ再生回路１１１のクロック出力との間のタイミング条件を調整もしくは補償する手段をシリアルパラレル変換回路１６、ワード同期回路２２、もしくはクロック・データ再生回路１１１等に内蔵することも、実施の形態１３と同様である。
【０１６６】
本実施の形態の半導体集積回路装置は、検査用高捧信号処理回路２８により検査用パラレルシリアル変換回路２７の出力に対して高速信号処理回路１１０の逆処理を行って信号選択回路１０９に対して出力し、制御信号入力端子５の設定により、検査用高速信号処理回路２８の出力を信号選択回路１０９を介してクロック・データ再生回路１１１に入力し、クロック・データ再生回路１１１で抽出、再生されたクロック出力とデータ出力を高速信号処理回路１１０に入力し、シリアルパラレル変換回路１６により高速信号処理回路１１０から入力されるシリアル信号を低速並列信号に変換するとともに、ワード同期回路２２によりシリアルパラレル変換回路１６のパラレル出力データを必要に応じて自動的に並び替えて低速信号入力端子２より検査用パラレルシリアル変換回路２７に入力されたデータ列を再生して低速信号出力端子３より出力することにより、一般的な半導体集積回路検査装置によるクロック・データ再生回路１１１と高速信号処理回路１１０とシリアルパラレル変換回路１６の検査を可能としている。
【０１６７】
なお、検査用高速信号処理回路２８を削除して検査用パラレルシリアル変換回路２７の出力を信号選択回路１０９に直結し、高速信号処理回路１１０の処理によりシリアルパラレル変換回路１６の出力のワード同期が可能となる信号を低速信号入力端子２から入力することによっても、一般的な半導体集積回路検査装置による高速信号処理回路１１０とシリアルパラレル変換回路１６の検査が可能となる。
【０１６８】
なお、実施の形態１０におけるシリアルパラレル変換回路１６と高速信号処理回路１０５とを本実施の形態のクロック・データ再生回路１１１、シリアルパラレル変換回路１６及び高速信号処理回路１１０に置き換えるとともに、実施の形態１０における発振回路１２を本実施の形態の検査用発振回路２１１に置き換えても、本実施の形態と同様の効果が得られる。
【０１６９】
（実施の形態１５）
図１５は、実施の形態１５である半導体集積回路装置を示す図である。この半導体集積回路装置は、高速信号入力端子１と、低速信号入力端子２と、低速信号出力端子３と、低周波クロック入力端子４と、制御信号入力端子５と、検査用パラレルシリアル変換回路２７と、信号選択回路１５と、シリアルパラレル変換回路１０７と、検査用発振回路２１１と、ワード同期回路２２と、クロック・データ再生回路１１３と、検査用高速信号処理回路２８と高速信号処理回路１１２を有する。
【０１７０】
高速信号処理回路１１２は、信号選択回路１５より入力された信号に対して信号処理を行ってクロック・データ再生回路１１３に対して出力する。
【０１７１】
クロック・データ再生回路１１３は、高速信号処理回路１１２より入力された信号からクロックを抽出し、またその抽出したクロックにより入力データを再生してシリアルパラレル変換回路１０７に対して出力する。また抽出したクロックもシリアルパラレル変換回路１０７に対して出力する。
【０１７２】
制御信号入力端子５は、実施の形態４の場合と同様に、信号選択回路１５の設定等を行うために使用する。
【０１７３】
低周波クロック入力端子４は、実施の形態１の場合と同様に、ワード同期回路２２の出力タイミングを決定するため等に使用し、低周波クロック入力端子４から入力される低周波クロック信号と検査用発振回路２１１が出力する高周波クロック信号との間のタイミング条件を調整もしくは補償する手段を検査用パラレルシリアル変換回路２７もしくは検査用発振回路２１１等に内蔵することも、実施の形態１３と同様である。
【０１７４】
また、低周波クロック入力端子４から入力される低周波クロック信号とクロック・データ再生回路１１３のクロック出力との間のタイミング条件を調整もしくは補償する手段をシリアルパラレル変換回路１０７、ワード同期回路２２、もしくはクロック・データ再生回路１１３等に内蔵することも、実施の形態１３と同様である。
【０１７５】
本実施の形態の半導体集積回路装置は、検査用高速信号処理回路２８により検査用パラレルシリアル変換回路２７の出力に対して高速信号処理回路１１２の逆処理を行って信号選択回路１５に対して出力し、制御信号入力端子５の設定により、検査用高速信号処理回路２８の出力を信号選択回路１５を介して高速信号処理回路１１２に入力し、クロック・データ再生回路１１３で高速信号処理回路１１２の出力信号から抽出、再生されたクロック出力とデータ出力をシリアルパラレル変換回路１０７に入力し、シリアルパラレル変換回路１０７によりクロック・データ再生回路１１３から入力されるシリアルデータ信号を低速並列信号に変換するとともに、ワード同期回路２２によりシリアルパラレル変換回路１０７のパラレル出力データを必要に応じて自動的に並び替えて低速信号入力端子２より検査用パラレルシリアル変換回路２７に入力されたデータ列を再生して低速信号出力端子３より出力することにより、一般的な半導体集積回路検査装置による高速信号処理回路１１２とクロック・データ再生回路１１３とシリアルパラレル変換回路１０７の検査を可能としている。
【０１７６】
なお、検査用高速信号処理回路２８を削除して検査用パラレルシリアル変換回路２７の出力を信号選択回路１５に直結し、高速信号処理回路１１２の処理によりシリアルパラレル変換回路１０７の出力のワード同期が可能となる信号を低速信号入力端子２から入力することによっても、一般的な半導体集積回路検査装置による高速信号処理回路１１２とシリアルパラレル変換回路１０７の検査が可能となる。
【０１７７】
なお、実施の形態１０におけるシリアルパラレル変換回路１６を本実施の形態のクロック・データ再生回路１１３とシリアルパラレル変換回路１０７とに置き換えるとともに、実施の形態１０における発振回路１２を本実施の形態の検査用発振回路２１１に置き換えても、本実施の形態と同様の効果が得られる。
【０１７８】
（実施の形態１６）
図１６は、実施の形態１６である半導体集積回路装置を示す図である。この半導体集積回路装置は、高速信号入力端子１と、低速信号入力端子２と、低速信号出力端子３と、低周波クロック入力端子４と、制御信号入力端子５と、高周波クロック出力端子６と、検査用パラレルシリアル変換回路２１と、信号選択回路１０と、シリアルパラレル変換回路１１と、発振回路１１４と、ワード同期回路２２を有する。
【０１７９】
発振回路１１４は、検査用パラレルシリアル変換回路２１とシリアルパラレル変換回路１１に対して高周波クロック信号を供給する。また、その高周波クロック信号と同じ周波数もしくは２分の１の周波数のクロック信号を高周波クロック出力端子６より出力する。
【０１８０】
制御信号入力端子５は、実施の形態１の場合と同様に、信号選択回路１０の設定等を行うために使用する。
【０１８１】
低周波クロック入力端子４は、実施の形態１の場合と同様に、ワード同期回路２２の出力タイミングを決定するため等に使用し、低周波クロック入力端子４から入力される低周波クロック信号と発振回路１１４が出力する高周波クロック信号との間のタイミング条件を調整もしくは補償する手段を検査用パラレルシリアル変換回路２１等に内蔵することも実施の形態１と同様である。
【０１８２】
なお、本実施の形態では、信号選択回路１０の出力と発振回路１１４から供給される高周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を内蔵するかわりに、高周波クロック出力端子６を設け、半導体集積回路装置の外部で、高速信号入力端子１に入力する信号のタイミングを高周波クロック出力端子６から出力されるクロック信号にあわせることにより正常動作を可能としている。
【０１８３】
本実施の形態の半導体集積回路装置は、実施の形態１の場合と同様に、制御信号入力端子５の設定により、検査用パラレルシリアル変換回路２１の出力を信号選択回路１０を介してシリアルパラレル変換回路１１に入力し、シリアルパラレル変換回路１１により低速並列信号に変換するとともに、ワード同期回路２２によりシリアルパラレル変換回路１１のパラレル出力データを必要に応じて自動的に並び替えて低速信号入力端子２より検査用パラレルシリアル変換回路２１に入力されたデータ列を再生して低速信号出力端子３より出力することにより、一般的な半導体集積回路検査装置によるシリアルパラレル変換回路１１の検査を可能としている。
【０１８４】
なお、実施の形態２〜１２における半導体集積回路装置に本実施の形態の高周波クロック出力端子６と同様の高周波クロック出力端子を追加し、実施の形態２〜１２における半導体集積回路装置の発振回路を本実施の形態の発振回路１１４に置き換えるとともに、実施の形態２〜１２における半導体集積回路装置の信号選択回路からの入力信号と発振回路から供給される高周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を削除しても、本実施の形態と同様の効果が得られる。
【０１８５】
以上に説明した本発明に係る半導体集積回路装置において、上記信号選択回路からの入力信号と上記発振回路から供給される高周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段のすべてもしくは一部を上記発振回路に持たせることができる。
【０１８６】
また、以上に説明した本発明に係る半導体集積回路装置において、上記発振回路から供給される高周波クロック信号と上記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段のすべてもしくは一部を上記発振回路に持たせることができる。
【０１８７】
また、以上に説明した本発明に係る半導体集積回路装置において、上記検査用発振回路から供給される高周波クロック信号と上記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段のすべてもしくは一部を上記検査用発振回路に持たせることがでる。
【０１８８】
また、以上に説明した本発明に係る半導体集積回路装置において、上記クロック・データ再生回路から供給されるクロック信号と上記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段のすべてもしくは一部を上記クロック・データ再生回路に内蔵することができる。
【０１８９】
また、以上に説明した本発明に係る半導体集積回路装置において、特に実施の形態７〜１２におけるように、複数の信号を同時に処理する場合に、上記検査用パラレルシリアル回路もしくは検査用高速信号処理回路から入力される信号を複数個の出力に同時に出力する手段を上記信号選択回路と上記制御信号入力端子に持たせることができる。
【０１９０】
また、以上に説明した本発明に係る半導体集積回路装置において、制御信号入力端子による制御により、検査用パラレルシリアル変換回路もしくは検査用高速信号処理回路の出力を停止（ＬｏｗレベルもしくはＨｉｇｈレベルの一定電圧を出力）する手段を内蔵することができる。
【０１９１】
この出力を停止する機能を内蔵した場合、検査時以外に、制御信号入力端子による設定により、検査用パラレルシリアル変換回路もしくは検査用高速信号処理回路の出力を停止することにより、検査用パラレルシリアル変換回路もしくは検査用高速信号処理回路の出力が入力される信号選択回路内（及び検査用パラレルシリアル変換回路もしくは検査用高速信号処理回路の出力信号が伝送される半導体集積回路装置内の配線に近接する）の別の高速信号配線（もしくはトランジスタ等の素子）等に対するクロストーク（漏話）の影響を低減することができる。
【０１９２】
検査用パラレルシリアル変換回路もしくは検査用高速信号処理回路の出力を停止しない場合には、検査用パラレルシリアル変換回路もしくは検査用高速信号処理回路の出力信号が伝送される配線から信号選択回路内の配線（もしくはトランジスタ等の素子）等に対するクロストークにより、信号選択回路から出力される高速信号の特性が劣化する場合がある。
【０１９３】
また、以上に説明した本発明に係る半導体集積回路装置において、制御信号入力端子による制御により、検査用パラレルシリアル変換回路、検査用パターン生成回路、検査用パターン照合回路、検査用高速信号処理回路、検査用信号処理回路及び検査用発振回路の消費電力を削減する手段を内蔵することができる。
【０１９４】
【発明の効果】
本発明の実施によって、一般的な半導体集積回路検査装置によるシリアルパラレル変換回路等の高速動作回路の検査が可能な半導体集積回路装置を提供することが可能となる。
【図面の簡単な説明】
【図１】本発明の実施の形態１における半導体集積回路装置の構成を示す図である。
【図２】本発明の実施の形態２における半導体集積回路装置の構成を示す図である。
【図３】本発明の実施の形態３における半導体集積回路装置の構成を示す図である。
【図４】本発明の実施の形態４における半導体集積回路装置の構成を示す図である。
【図５】本発明の実施の形態５における半導体集積回路装置の構成を示す図である。
【図６】本発明の実施の形態６における半導体集積回路装置の構成を示す図である。
【図７】本発明の実施の形態７における半導体集積回路装置の構成を示す図である。
【図８】本発明の実施の形態８における半導体集積回路装置の構成を示す図である。
【図９】本発明の実施の形態９における半導体集積回路装置の構成を示す図である。
【図１０】本発明の実施の形態１０における半導体集積回路装置の構成を示す図である。
【図１１】本発明の実施の形態１１における半導体集積回路装置の構成を示す図である。
【図１２】本発明の実施の形態１２における半導体集積回路装置の構成を示す図である。
【図１３】本発明の実施の形態１３における半導体集積回路装置の構成を示す図である。
【図１４】本発明の実施の形態１４における半導体集積回路装置の構成を示す図である。
【図１５】本発明の実施の形態１５における半導体集積回路装置の構成を示す図である。
【図１６】本発明の実施の形態１６における半導体集積回路装置の構成を示す図である。
【図１７】従来の半導体集積回路装置を搭載した光通信モジュールの構成を示す図である。
【図１８】従来の半導体集積回路装置を搭載した光通信モジュールの構成を示す図である。
【符号の説明】
１…高速信号入力端子、２…低速信号入力端子、３…低速信号出力端子、４…低周波クロック入力端子、５…制御信号入力端子、６…高周波クロック出力端子、１０…信号選択回路、１１…シリアルパラレル変換回路、１２…発振回路、１３…信号選択回路、１４…高速動作回路、１５…信号選択回路、１６…シリアルパラレル変換回路（Ｎ個）、１７…高速信号処理回路、１８…信号処理回路（Ｎ個）、１９…信号処理回路（Ｎ個）、２１…検査用パラレルシリアル変換回路、２２…ワード同期回路、２３…検査用パラレルシリアル変換回路、２４…ワード同期回路、２５…検査用パターン照合回路、２６…検査用パターン照合回路、２７…検査用パラレルシリアル変換回路、２８…検査用高速信号処理回路、１００…信号選択回路、１０１…シリアルパラレル変換回路（Ｎ個）、１０２…信号選択回路、１０３…高速動作回路、１０４…信号選択回路、１０５…高速信号処理回路（Ｎ個）、１０６…信号選択回路、１０７…シリアルパラレル変換回路、１０８…クロック・データ再生回路、１０９…信号選択回路、１１０…高速信号処理回路、１１１…クロック・データ再生回路、１１２…高速信号処理回路、１１３…クロック・データ再生回路、１１４…発振回路、２０１…検査用パラレルシリアル変換回路、２０２…ワード同期回路、２０３…検査用信号処理回路、２０４…検査用パターン生成回路、２０５…検査用パターン照合回路、２０６…検査用信号処理回路、２０７…ワード同期回路、２０８…ワード同期回路、２０９…ワード同期回路、２１０…検査用パターン照合回路、２１１…検査用発振回路、３０１…入力電気信号、３０２…電気−光変換手段、３０３…出力光信号、３０４…入力光信号、３０５…光電変換手段、３０６…電気信号、３０７…信号再生回路、３０８…出力電気信号、３０９…パラレルシリアル変換回路、３１０…シリアルパラレル変換回路、３１１…シリアル電気信号。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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