(57)【要約】【課題】半導体メモリのメモリＢＩＳＴを用いたテスト手法において、１サイクルで比較を行うのが困難な場合、期待値比較をパイプライン化する方法がある。その場合に、パイプライン化するために追加したフリップフロップにより面積が増加するという課題が発生する。【解決手段】半導体装置におけるメモリＢＩＳＴ時のパイプライン用フリップフロップと、スキャンの観測用フリップフロップまたは／およびスキャンの制御用フリップフロップとを共用化することで、フリップフロップ数を削減し、省面積化を図ることができる。【選択図】  図１
2004206751.tif 000002
【特許請求の範囲】
【請求項１】
メモリと、
前記メモリに対する入力側フリップフロップおよび入力側組み合わせ回路からなる入力側通常動作経路と、
前記メモリに対する出力側組み合わせ回路および出力側フリップフロップからなる出力側通常動作経路と、
前記メモリに対するメモリＢＩＳＴ回路と、
前記入力側通常動作経路と前記メモリＢＩＳＴ回路からの入力経路を選択し前記メモリの入力に接続する第１の選択回路と、
前記第１の選択回路の出力に接続された観測用フリップフロップと、
スキャンテスト時に前記出力側通常動作経路へスキャンテストパターンを供給する制御用フリップフロップと、
前記メモリの出力と前記制御用フリップフロップの出力を選択し前記出力側通常動作経路および前記メモリＢＩＳＴ回路の入力に接続する第２の選択回路とを備え、
前記制御用フリップフロップは、その入力に前記メモリの出力を接続してパイプライン用フリップフロップに共用化された制御・パイプライン共用フリップフロップに構成されていることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、前記メモリＢＩＳＴ回路の入力に対する前記第２の選択回路の出力の接続に代えて、前記共用化された制御・パイプライン共用フリップフロップの出力を前記メモリＢＩＳＴ回路の入力に接続していることを特徴とする半導体装置。
【請求項３】
請求項１に記載の半導体装置において、前記共用化された制御・パイプライン共用フリップフロップの入力に対する前記メモリの出力の接続に代えて、前記第２の選択回路の出力を前記制御・パイプライン共用フリップフロップの入力に接続し、かつ、前記メモリＢＩＳＴ回路の入力に対する前記第２の選択回路の出力の接続に代えて、前記制御・パイプライン共用フリップフロップの出力を前記メモリＢＩＳＴ回路の入力に接続していることを特徴とする半導体装置。
【請求項４】
メモリと、
前記メモリに対する入力側フリップフロップおよび入力側組み合わせ回路からなる入力側通常動作経路と、
前記メモリに対する出力側組み合わせ回路および出力側フリップフロップからなる出力側通常動作経路と、
前記メモリに対するメモリＢＩＳＴ回路と、
前記入力側通常動作経路と前記メモリＢＩＳＴ回路からの入力経路を選択し前記メモリの入力に接続する第１の選択回路と、
スキャンテスト時に前記出力側通常動作経路へスキャンテストパターンを供給する制御用フリップフロップと、
前記メモリの出力と前記制御用フリップフロップの出力を選択し前記出力側通常動作経路の入力に接続する第２の選択回路と、
前記第１の選択回路の出力と前記メモリの出力を選択する第３の選択回路と、
前記第３の選択回路の出力を入力した上で前記メモリＢＩＳＴ回路の入力に接続された観測・パイプライン共用フリップフロップとを備えていることを特徴とする半導体装置。
【請求項５】
請求項４に記載の半導体装置において、前記第３の選択回路の入力に対する前記メモリの出力の接続に代えて、前記第２の選択回路の出力を前記第３の選択回路の入力に接続していることを特徴とする半導体装置。
【請求項６】
メモリと、
前記メモリに対する入力側フリップフロップおよび入力側組み合わせ回路からなる入力側通常動作経路と、
前記メモリに対する出力側組み合わせ回路および出力側フリップフロップからなる出力側通常動作経路と、
前記メモリに対するメモリＢＩＳＴ回路と、
前記入力側通常動作経路と前記メモリＢＩＳＴ回路からの入力経路を選択し前記メモリの入力に接続する第１の選択回路と、
スキャンテスト時に前記出力側通常動作経路へスキャンテストパターンを供給する制御用フリップフロップと、
前記メモリの出力と前記制御用フリップフロップの出力を選択し前記出力側通常動作経路および前記メモリＢＩＳＴ回路の入力に接続する第２の選択回路とを備え、
さらに、前記第１の選択回路の出力と前記メモリの出力を選択する第３の選択回路を備え、
前記第３の選択回路の出力を前記制御用フリップフロップの入力に接続して、前記制御用フリップフロップを、観測用フリップフロップおよびパイプライン用フリップフロップに共用化された制御・観測・パイプライン共用フリップフロップに構成していることを特徴とする半導体装置。
【請求項７】
請求項６に記載の半導体装置において、前記第３の選択回路の入力に対する前記メモリの出力の接続に代えて、前記第２の選択回路の出力を前記第３の選択回路の入力に接続し、かつ、前記メモリＢＩＳＴ回路の入力に対する前記第２の選択回路の出力の接続に代えて、前記共用化された制御・観測・パイプライン共用フリップフロップの出力を前記メモリＢＩＳＴ回路の入力に接続していることを特徴とする半導体装置。
【請求項８】
請求項１または請求項２に記載の半導体装置において、前記メモリＢＩＳＴ回路における期待値比較器が、前記メモリの出力と前記共用化されたフリップフロップの入力との間に挿入されていることを特徴とする半導体装置。
【請求項９】
請求項３に記載の半導体装置において、前記メモリＢＩＳＴ回路における期待値比較器が、前記第２の選択回路の出力と前記共用化されたフリップフロップの入力との間に挿入されていることを特徴とする半導体装置。
【請求項１０】
請求項４に記載の半導体装置において、前記メモリＢＩＳＴ回路における期待値比較器が、前記メモリの出力と前記第３の選択回路の入力との間に挿入されていることを特徴とする半導体装置。
【請求項１１】
請求項５または請求項７に記載の半導体装置において、前記メモリＢＩＳＴ回路における期待値比較器が、前記第２の選択回路の出力と前記第３の選択回路の入力との間に挿入されていることを特徴とする半導体装置。
【請求項１２】
請求項６に記載の半導体装置において、前記メモリＢＩＳＴ回路における期待値比較器が、前記メモリの出力と前記第３の選択回路の入力との間に挿入されていることを特徴とする半導体装置。
【請求項１３】
請求項８から請求項１２までのいずれかに記載の半導体装置において、前記期待値比較器の出力から前記共用化されたフリップフロップの入力までの経路に圧縮器を備えていることを特徴とする半導体装置。
【請求項１４】
請求項１３に記載の半導体装置において、前記共用化されたフリップフロップの出力と前記第２の選択回路の入力との間に拡張器を備えていることを特徴とする半導体装置。
【請求項１５】
請求項４から請求項７まで、請求項１０から請求項１４までのいずれかに記載の半導体装置において、前記第１の選択回路の出力と前記第３の選択回路との間に圧縮器を備えていることを特徴とする半導体装置。
【請求項１６】
請求項８から請求項１５までのいずれかに記載の半導体装置において、前記期待値比較器に対する期待値データの入力経路が、前記メモリＢＩＳＴ回路から前記第１の選択回路を経る前記メモリのデータ入力への経路と共用されていることを特徴とする半導体装置。
【請求項１７】
請求項８から請求項１６までのいずれかに記載の半導体装置において、前記メモリの出力と前記期待値比較器の入力とが接続され、かつ、前記期待値比較器の出力と前記出力側通常動作経路の入力とが接続されていることを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、メモリをテストする半導体装置に関するものである。
【０００２】
【従来の技術】
ＢＩＳＴ（Built-in Self Test）は、自分自身を試験することによって半導体装置の試験を容易化する手法である。メモリＢＩＳＴでは、メモリを動作周波数でテストするのが一般的である。近年では半導体の高性能化に伴って動作周波数が高くなり、メモリの出力データの期待値比較を１サイクルで行うのが困難になってきた。そこで、高速化を図るために、メモリの出力データから期待値比較の過程を細分化し、並行動作させる方式（パイプライン化）を用いる傾向にある。
【０００３】
図１９は従来のパイプライン方式を用いた半導体装置であり、０１００はメモリ、０２００はメモリＢＩＳＴ回路、０１０１は入力側フリップフロップ、０１０２は出力側フリップフロップ、０１０３は観測用フリップフロップ、０１０４は制御用フリップフロップ、０１０６はパイプライン用フリップフロップ、０１１１は入力側組み合わせ回路、０１１２は出力側組み合わせ回路、０１２１は第１の選択回路、０１２２は第２の選択回路である。
【０００４】
この従来の半導体装置における各構成要素の機能は次のとおりである。入力側フリップフロップ０１０１および入力側組み合わせ回路０１１１は、通常動作時にメモリ０１００を終点とする入力側通常動作経路０１０を形成する。出力側組み合わせ回路０１１２および出力側フリップフロップ０１０２は、通常動作時にメモリ０１００を始点とする出力側通常動作経路０２０を形成する。メモリＢＩＳＴ回路０２００は、メモリ０１００をテストするためのものであり、アドレス・データ発生器０１３１、制御回路０１３２および期待値比較器０１３３から構成されている。第１の選択回路０１２１は、通常動作時に入力側通常動作経路０１０を選択し、一方、メモリＢＩＳＴ時にメモリＢＩＳＴ回路０２００からの経路を選択する。第２の選択回路０１２２は、通常動作時にメモリ０１００からの経路を選択して出力側通常動作経路０２０に接続し、一方、スキャンテスト時に制御用フリップフロップ０１０４からの経路を選択する。観測用フリップフロップ０１０３は、スキャンテスト時に入力側通常動作経路０１０を観測する。制御用フリップフロップ０１０４は、スキャンテスト時に出力側通常動作経路０２０にスキャンパターンを与える。パイプライン用フリップフロップ０１０６は、メモリ０１００からメモリＢＩＳＴ回路０２００への経路をパイプライン化する。
【０００５】
以上のように構成された従来技術の半導体装置について、以下にその動作を説明する。
【０００６】
まず、通常動作時においては、第１の選択回路０１２１により入力側フリップフロップ０１０１を始点とする入力側通常動作経路０１０が選択され、また、第２の選択回路０１２２によりメモリ０１００の出力が選択され、出力側フリップフロップ０１０２を終点とする出力側通常動作経路０２０に接続される。
【０００７】
さらに、メモリＢＩＳＴ時においては、第１の選択回路０１２１によりメモリＢＩＳＴ回路０２００からの経路が選択され、また、第２の選択回路０１２２によりメモリ０１００が選択され、パイプライン用フリップフロップ０１０６でメモリ出力データをパイプライン化した上で、メモリＢＩＳＴ回路０２００の期待値比較器０１３３へ送られる。
【０００８】
また、スキャンテスト時においては、第１の選択回路０１２１の制御入力をスキャンテストパターンで制御して、観測用フリップフロップ０１０３により入力側組み合わせ回路０１１１およびメモリＢＩＳＴ回路０２００内の故障を観測する。また、第２の選択回路０１２２により制御用フリップフロップ０１０４の出力が選択され、出力側フリップフロップ０１０２を終点とする出力側通常動作経路０２０の出力側組み合わせ回路０１１２にスキャンテストパターンを与える。
【０００９】
【特許文献１】
特開２０００−１０９０１９号公報（第６頁、図１）
【００１０】
【発明が解決しようとする課題】
しかしながら、メモリの数が多い場合、またはメモリの出力ビット数が多い場合、メモリＢＩＳＴのパイプライン化用フリップフロップの数が多くなり、これによる面積増加が顕著になってくる。
【００１１】
本発明は、このような従来の技術の問題点を解消するべく創案されたものであり、フリップフロップを削減することで面積増加を低減させることを目的としている。
【００１２】
【課題を解決するための手段】
上記の課題を解決するために、本発明は次のような手段を講じる。
【００１３】
第１の解決手段として、本発明による半導体装置は、メモリと、前記メモリに対する入力側フリップフロップおよび入力側組み合わせ回路からなる入力側通常動作経路と、前記メモリに対する出力側組み合わせ回路および出力側フリップフロップからなる出力側通常動作経路と、前記メモリに対するメモリＢＩＳＴ回路と、前記入力側通常動作経路と前記メモリＢＩＳＴ回路からの入力経路を選択し前記メモリの入力に接続する第１の選択回路と、前記第１の選択回路の出力に接続された観測用フリップフロップと、スキャンテスト時に前記出力側通常動作経路へスキャンテストパターンを供給する制御用フリップフロップと、前記メモリの出力と前記制御用フリップフロップの出力を選択し前記出力側通常動作経路および前記メモリＢＩＳＴ回路の入力に接続する第２の選択回路とを備え、さらに、前記制御用フリップフロップが、その入力に前記メモリの出力を接続してパイプライン用フリップフロップに共用化された形態の制御・パイプライン共用フリップフロップに構成されている（図１参照）。
【００１４】
上記第１の解決手段において、前記メモリＢＩＳＴ回路の入力に対する前記第２の選択回路の出力の接続に代えて、前記共用化された制御・パイプライン共用フリップフロップの出力を前記メモリＢＩＳＴ回路の入力に接続してもよい（図２参照）。
【００１５】
また、上記第１の解決手段において、前記共用化された制御・パイプライン共用フリップフロップの入力に対する前記メモリの出力の接続に代えて、前記第２の選択回路の出力を前記共用化された制御・パイプライン共用フリップフロップの入力に接続し、かつ、前記メモリＢＩＳＴ回路の入力に対する前記第２の選択回路の出力の接続に代えて、前記共用化された制御・パイプライン共用フリップフロップの出力を前記メモリＢＩＳＴ回路の入力に接続してもよい（図３参照）。
【００１６】
上記の構成によれば、１つのフリップフロップを、スキャンテスト時にスキャンテストパターンを供給する制御用フリップフロップとメモリＢＩＳＴ時のパイプライン用フリップフロップとに共用しているので、これら両機能の２つのフリップフロップを独立して備える場合に比べて、フリップフロップ数が半減し、面積を削減することができる。
【００１７】
第２の解決手段として、本発明による半導体装置は、メモリと、前記メモリに対する入力側フリップフロップおよび入力側組み合わせ回路からなる入力側通常動作経路と、前記メモリに対する出力側組み合わせ回路および出力側フリップフロップからなる出力側通常動作経路と、前記メモリに対するメモリＢＩＳＴ回路と、前記入力側通常動作経路と前記メモリＢＩＳＴ回路からの入力経路を選択し前記メモリの入力に接続する第１の選択回路と、スキャンテスト時に前記出力側通常動作経路へスキャンテストパターンを供給する制御用フリップフロップと、前記メモリの出力と前記制御用フリップフロップの出力を選択し前記出力側通常動作経路の入力に接続する第２の選択回路と、前記第１の選択回路の出力と前記メモリの出力を選択する第３の選択回路と、前記第３の選択回路の出力を入力した上で前記メモリＢＩＳＴ回路の入力に接続された観測・パイプライン共用フリップフロップとを備えたものである（図４参照）。これは、入力側通常動作経路およびメモリＢＩＳＴ回路に対する観測用フリップフロップとメモリＢＩＳＴ時のパイプライン用フリップフロップとを統合化した点に特徴がある。
【００１８】
上記第２の解決手段において、前記第３の選択回路の入力に対する前記メモリの出力の接続に代えて、前記第２の選択回路の出力を前記第３の選択回路の入力に接続してもよい（図５参照）。
【００１９】
上記の構成によれば、１つのフリップフロップを、観測用フリップフロップとパイプライン用フリップフロップとに共用しているので、これら両機能の２つのフリップフロップを独立して備える場合に比べて、フリップフロップ数が半減し、面積を削減することができる。さらに、制御用フリップフロップはスキャンテスト専用のものとなっており、出力側組み合わせ回路が複雑な場合に、専用制御によりテストパターン数を削減できる。
【００２０】
第３の解決手段として、本発明による半導体装置は、メモリと、前記メモリに対する入力側フリップフロップおよび入力側組み合わせ回路からなる入力側通常動作経路と、前記メモリに対する出力側組み合わせ回路および出力側フリップフロップからなる出力側通常動作経路と、前記メモリに対するメモリＢＩＳＴ回路と、前記入力側通常動作経路と前記メモリＢＩＳＴ回路からの入力経路を選択し前記メモリの入力に接続する第１の選択回路と、スキャンテスト時に前記出力側通常動作経路へスキャンテストパターンを供給する制御用フリップフロップと、前記メモリの出力と前記制御用フリップフロップの出力を選択し前記出力側通常動作経路および前記メモリＢＩＳＴ回路の入力に接続する第２の選択回路とを備え、さらに、前記第１の選択回路の出力と前記メモリの出力を選択する第３の選択回路を備え、前記第３の選択回路の出力を前記制御用フリップフロップの入力に接続して、前記制御用フリップフロップを、観測用フリップフロップおよびパイプライン用フリップフロップに共用化された制御・観測・パイプライン共用フリップフロップに構成したものである（図６参照）。これは、入力側通常動作経路およびメモリＢＩＳＴ回路に対する観測用フリップフロップとメモリＢＩＳＴ時のパイプライン用フリップフロップとスキャンテスト時の制御用フリップフロップとを統合化した点に特徴がある。
【００２１】
上記第３の解決手段において、前記第３の選択回路の入力に対する前記メモリの出力の接続に代えて、前記第２の選択回路の出力を前記第３の選択回路の入力に接続し、かつ、前記メモリＢＩＳＴ回路の入力に対する前記第２の選択回路の出力の接続に代えて、前記共用化された制御・観測・パイプライン共用フリップフロップの出力を前記メモリＢＩＳＴ回路の入力に接続してもよい（図７参照）。
【００２２】
上記の構成によれば、１つのフリップフロップを、観測用フリップフロップとパイプライン用フリップフロップと制御用フリップフロップとに共用しているので、これら３つの機能の３つのフリップフロップを独立して備える場合に比べて、フリップフロップ数が３分の１に減少し、さらに面積を削減することができる。さらに、制御用フリップフロップはスキャンテスト専用のものとなっており、出力側組み合わせ回路が複雑な場合に、専用制御によりテストパターン数を削減できる。
【００２３】
第４の解決手段として、本発明による半導体装置は、上記の第１〜第３の解決手段において、前記メモリＢＩＳＴ回路における期待値比較器が、前記メモリの出力と前記共用化されたフリップフロップの入力との間（図１、図２のｐ１参照）、または、前記第２の選択回路の出力と前記共用化されたフリップフロップの入力との間（図３のｐ２参照）、または、前記メモリの出力と前記第３の選択回路の入力との間（図４のｐ３参照）、または、前記第２の選択回路の出力と前記第３の選択回路の入力との間（図５、図７のｐ４参照）、または、前記メモリの出力と前記第３の選択回路の入力との間（図６のｐ５参照）に挿入されたものである（図８、図９参照）。
【００２４】
上記の構成によれば、メモリＢＩＳＴ時に共用化されたフリップフロップでパイプライン化する前に、前段に配置した期待値比較器において期待値比較を行うもので、共用化されたフリップフロップからメモリＢＩＳＴ回路内の制御回路までの経路において、期待値比較器がもつ遅延分だけタイミング余裕をもたせることができ、遅延が大きいメモリＢＩＳＴ回路の場合においても実動作周波数でのテストを可能とする。
【００２５】
第５の解決手段として、本発明による半導体装置は、上記第４の解決手段において、前記期待値比較器の出力から前記共用化されたフリップフロップの入力までの経路（図１〜９のｑ１〜ｑ３参照）に圧縮器を備えたものである（図１０、図１１参照）。メモリＢＩＳＴ時にメモリから出力され期待値比較器を通過したデータは圧縮器を通過することでビット数が削減されるため、共用化されたフリップフロップの数を削減できる。
【００２６】
第６の解決手段として、本発明による半導体装置は、上記第５の解決手段において、前記共用化されたフリップフロップの出力と前記第２の選択回路の入力との間（図６〜図９のｒ１参照）に拡張器を備えたものである（図１２、図１３参照）。これによれば、スキャンテスト専用の制御用フリップフロップは、省略でき、共用化されたフリップフロップに制御用フリップフロップを統合することができる。すなわち、１つのフリップフロップで、観測用フリップフロップとパイプライン用フリップフロップと制御用フリップフロップの３機能のフリップフロップを共用でき、フリップフロップ数を大幅に削減して面積削減を実現する。ただし、期待値比較器および圧縮器を経ているので共用化されたフリップフロップの次段には拡張器が必要になっている。
【００２７】
第７の解決手段として、本発明による半導体装置は、上記第２〜６の解決手段において、前記第１の選択回路の出力と前記第３の選択回路との間（図４〜図１３のｓ１参照）に圧縮器を備えたものである（図１４、図１５参照）。メモリの入力ピン数はアドレス等の関係で出力ピン数よりも多くなっている。メモリの入力ピンに繋がっている第１の選択回路の出力に圧縮器を用いることにより、入力ピン数を出力ピン数まで削減し、その結果として、共用化されたフリップフロップの数を削減できる。
【００２８】
第８の解決手段として、本発明による半導体装置は、上記いずれかの半導体装置において、前記期待値比較器に対する期待値データの入力経路が、前記メモリＢＩＳＴ回路から前記第１の選択回路を経る前記メモリのデータ入力への経路と共用されたものである（図１６、図１７参照）。通常のメモリの場合、リードとライトは同時には行われないので、リード時のデータ入力を期待値として利用できる。この場合、期待値比較器へ入力されるメモリの出力値を、期待値データ作成のために計算可能にするかあるいは固定値にする。これによれば、第３の選択回路を省略することができる。
【００２９】
第９の解決手段として、本発明による半導体装置は、上記いずれかの半導体装置において、前記メモリの出力と前記期待値比較器の入力とが接続され、かつ、前記期待値比較器の出力と前記出力側通常動作経路の入力とが接続されたものである（図１８参照）。この場合も、第３の選択回路を省略することができる。
【００３０】
【発明の実施の形態】
以下、本発明にかかわる半導体装置の実施の形態を図面に基づいて説明する。
【００３１】
（実施の形態１）
本発明の実施の形態１は、図１９に示す従来技術において、パイプライン用フリップフロップ０１０６を削除し、その機能を制御用フリップフロップ０１０４に統合したものに相当する。
【００３２】
図１は本発明の実施の形態１における半導体装置の構成を示すものである。図１に示すように、本実施の形態の半導体装置は、メモリ１００と、メモリ１００に対する入力側フリップフロップ１０１および入力側組み合わせ回路１１１からなる入力側通常動作経路１０と、メモリ１００に対する出力側組み合わせ回路１１２および出力側フリップフロップ１０２からなる出力側通常動作経路２０と、メモリ１００に対するメモリＢＩＳＴ回路２００と、入力側通常動作経路１０とメモリＢＩＳＴ回路２００からの入力経路を選択しメモリ１００の入力に接続する第１の選択回路１２１と、第１の選択回路１２１の出力に接続された観測用フリップフロップ１０３と、スキャンテスト時に出力側通常動作経路２０へスキャンテストパターンを供給する制御用フリップフロップ１０４ａと、メモリ１００の出力と制御用フリップフロップ１０４ａの出力を選択し出力側通常動作経路２０およびメモリＢＩＳＴ回路２００の入力に接続する第２の選択回路１２２とを備え、前記制御用フリップフロップ１０４ａは、その入力にメモリ１００の出力を接続してパイプライン用フリップフロップに共用化された制御・パイプライン共用フリップフロップに構成されている。
【００３３】
入力側フリップフロップ１０１および入力側組み合わせ回路１１１は、メモリ１００を終点とする入力側通常動作経路１０を形成する。また、出力側フリップフロップ１０２および出力側組み合わせ回路１１２は、メモリ１００を始点とする出力側通常動作経路２０を形成する。メモリＢＩＳＴ回路２００は、メモリ１００をテストするものであり、アドレス・データ発生器１３１、制御回路１３２および期待値比較器１３３を備えている。第１の選択回路１２１は、通常動作時に入力側通常動作経路１０を選択する一方、メモリＢＩＳＴ時にメモリＢＩＳＴ回路２００からの経路を選択する。また、第２の選択回路１２２は、通常動作時にメモリ１００からの経路を選択する一方、スキャンテスト時に制御・パイプライン共用フリップフロップ１０４ａからの経路を選択する。観測用フリップフロップ１０３は、スキャンテスト時に入力側通常動作経路１０を観測する。制御・パイプライン共用フリップフロップ１０４ａは、メモリ１００の出力側に接続され、スキャンテスト時に出力側通常動作経路２０を制御し、また、メモリＢＩＳＴ時に期待値比較のデータをパイプライン化する。
【００３４】
以上のように構成された本実施の形態の半導体装置について、以下にその動作を説明する。
【００３５】
まず、通常動作時においては、第１の選択回路１２１により入力側フリップフロップ１０１を始点とする入力側通常動作経路１０が選択され、また、第２の選択回路１２２によりメモリ１００の出力が選択され、出力側フリップフロップ１０２を終点とする出力側通常動作経路２０に接続される。
【００３６】
さらに、メモリＢＩＳＴ時においては、第１の選択回路１２１によりメモリＢＩＳＴ回路２００からの経路が選択され、また、メモリ１００から出力されるデータは、制御・パイプライン共用フリップフロップ１０４ａでパイプライン化された後、第２の選択回路１２２により選択され、メモリＢＩＳＴ回路２００に送られる。
【００３７】
そして、スキャンテスト時においては、第１の選択回路１２１の制御入力をスキャンテストパターンで制御して、観測用フリップフロップ１０３において入力側組み合わせ回路１１１およびメモリＢＩＳＴ回路２００の故障を観測する。また、第２の選択回路１２２により、制御・パイプライン共用フリップフロップ１０４ａの出力が選択され、出力側フリップフロップ１０２を終点とする出力側通常動作経路２０の出力側組み合わせ回路１１２およびメモリＢＩＳＴ回路２００にスキャンテストパターンを与える。
【００３８】
以上のように、本実施の形態によれば、フリップフロップ１０４ａをメモリＢＩＳＴ時のパイプライン用フリップフロップと、スキャンテスト時の制御用フリップフロップとを共用化した制御・パイプライン共用フリップフロップに構成しており、これら両機能の２つのフリップフロップを独立して備えた場合と比較して、フリップフロップ数が半減し、面積を削減することができる。
【００３９】
なお、実施の形態１において、メモリＢＩＳＴ回路２００の入力に対する第２の選択回路１２２の出力の接続に代えて、図２に示すように、制御・パイプライン共用フリップフロップ１０４ａの出力をメモリＢＩＳＴ回路２００の入力に接続してもよい。
【００４０】
あるいは、制御・パイプライン共用フリップフロップ１０４ａの入力に対するメモリ１００の出力の接続に代えて、図３に示すように、第２の選択回路１２２の出力を制御・パイプライン共用フリップフロップ１０４ａの入力に接続し、かつ、メモリＢＩＳＴ回路２００の入力に対する第２の選択回路１２２の出力の接続に代えて、制御・パイプライン共用フリップフロップ１０４ａの出力をメモリＢＩＳＴ回路２００の入力に接続してもよい。ただし、第２の選択回路１２２の制御について、メモリＢＩＳＴ時にメモリ１００の出力を選択するように構成するものとする。
【００４１】
（実施の形態２）
本発明の実施の形態２は、図１９に示す従来技術において、観測用フリップフロップ０１０３を削除し、その機能をパイプライン用フリップフロップ０１０６に統合したものに相当する。
【００４２】
図４は本発明の実施の形態２における半導体装置の構成を示すものである。図４において、実施の形態１の図１におけるのと同じ符号は同一構成要素を指しているので、詳しい説明は省略する。図１の構成と異なるのは、第２の選択回路１２２とメモリＢＩＳＴ回路２００との接続がなく、第１の選択回路１２１の出力とメモリ１００の出力を選択する第３の選択回路１２３を備えるとともに、第３の選択回路１２３の出力に観測・パイプライン共用フリップフロップ１０５を備え、その観測・パイプライン共用フリップフロップ１０５の出力がメモリＢＩＳＴ回路２００の入力に接続された点である。すなわち、図１の観測用フリップフロップ１０３が観測・パイプライン共用フリップフロップ１０５に統合されている。その統合のために、第３の選択回路１２３を追加している。
【００４３】
以上のように構成された本実施の形態の半導体装置について、以下にその動作を説明する。
【００４４】
まず、通常動作時の動作は、実施の形態１と同様である。
【００４５】
メモリＢＩＳＴ時は、第１の選択回路１２１によりメモリＢＩＳＴ回路２００からの経路が選択される。また、メモリ１００から出力されるデータは、第３の選択回路１２３により選択され、観測・パイプライン共用フリップフロップ１０５でパイプライン化された後、メモリＢＩＳＴ回路２００に送られる。
【００４６】
スキャンテスト時は、第１の選択回路１２１および第３の選択回路１２３の制御入力をスキャンテストパターンで制御して、観測・パイプライン共用フリップフロップ１０５において入力側組み合わせ回路１１１およびメモリＢＩＳＴ回路２００の故障を観測する。また、第２の選択回路１２２により、制御用フリップフロップ１０４の出力が選択され、出力側フリップフロップ１０２を終点とする出力側通常動作経路２０の出力側組み合わせ回路１１２にスキャンテストパターンを与える。さらに、観測・パイプライン共用フリップフロップ１０５はメモリＢＩＳＴ回路２００にスキャンテストパターンを与える。
【００４７】
以上のように、本実施の形態によれば、フリップフロップ１０５をメモリＢＩＳＴ時のパイプライン用フリップフロップと、スキャンテスト時の観測用フリップフロップとに共用化した観測・パイプライン共用フリップフロップに構成しており、これら両機能の２つのフリップフロップを独立して備えた場合と比較して、フリップフロップ数が半減し、面積を削減することができる。
【００４８】
また、実施の形態１との比較であるが、出力側組み合わせ回路１１２が複雑な場合、スキャンテスト時において制御用フリップフロップ１０４を専用で制御することができるため、実施の形態１に比べてテストパターン数を削減できる。
【００４９】
なお、実施の形態２において、第３の選択回路１２３の入力に対するメモリ１００の出力の接続に代えて、図５に示すように、第２の選択回路１２２の出力を第３の選択回路１２３の入力に接続してもよい。ただし、第２の選択回路１２２の制御について、メモリＢＩＳＴ時にメモリ１００の出力を選択するように構成するものとする。
【００５０】
（実施の形態３）
本発明の実施の形態３は、図１９に示す従来技術において、観測用フリップフロップ０１０３およびパイプライン用フリップフロップ０１０６を削除し、それらの機能を制御用フリップフロップ０１０４に統合したものに相当する。
【００５１】
図６は本発明の実施の形態３における半導体装置の構成を示すものである。図６において、実施の形態１の図１におけるのと同じ符号は同一構成要素を指しているので、詳しい説明は省略する。図１の構成と異なるのは、第１の選択回路１２１の出力とメモリ１００の出力を選択する第３の選択回路１２３ａを制御・観測・パイプライン共用フリップフロップ１０６の入力に備えた点である。すなわち、図１の観測用フリップフロップ１０３および制御用フリップフロップ１０４ａが制御・観測・パイプライン共用フリップフロップ１０６に統合されている。その統合のために、第３の選択回路１２３ａを追加している。
【００５２】
以上のように構成された本実施の形態の半導体装置について、以下にその動作を説明する。
【００５３】
まず、通常動作時の動作は、実施の形態１と同様である。
【００５４】
メモリＢＩＳＴ時は、第１の選択回路１２１によりメモリＢＩＳＴ回路２００からの経路が選択される。また、メモリ１００から出力されるデータは、第３の選択回路１２３ａで選択され、制御・観測・パイプライン共用フリップフロップ１０６でパイプライン化された後、さらに第２の選択回路１２２により選択され、メモリＢＩＳＴ回路２００に送られる。
【００５５】
スキャンテスト時は、第１の選択回路１２１および第３の選択回路１２３ａの制御入力をスキャンテストパターンで制御して、制御・観測・パイプライン共用フリップフロップ１０６において入力側組み合わせ回路１１１およびメモリＢＩＳＴ回路２００の故障を観測する。また、第２の選択回路１２２により、制御・観測・パイプライン共用フリップフロップ１０６の出力が選択され、出力側フリップフロップ１０２を終点とする出力側通常動作経路２０の出力側組み合わせ回路１１２とメモリＢＩＳＴ回路２００にスキャンテストパターンを与える。
【００５６】
以上のように、本実施の形態によれば、フリップフロップ１０６をメモリＢＩＳＴ時のパイプライン用フリップフロップ、スキャンテスト時の観測用フリップフロップならびにスキャンテスト時の制御用フリップフロップに共用化して制御・観測・パイプライン共用フリップフロップを構成しており、これら３つの機能の３つのフリップフロップを独立して備えた場合と比較して、フリップフロップ数が３分の１に減少し、面積を大幅に削減することができる。
【００５７】
なお、実施の形態３において、メモリＢＩＳＴ回路２００の入力に対する第２の選択回路１２２の出力の接続に代えて、図７に示すように、第２の選択回路１２２の出力を第３の選択回路１２３ａの入力に接続し、かつ、メモリＢＩＳＴ回路２００の入力に対する第２の選択回路１２２の出力の接続に代えて、制御・観測・パイプライン共用フリップフロップ１０６の出力をメモリＢＩＳＴ回路２００の入力に接続してもよい。ただし、第２の選択回路１２２の制御について、メモリＢＩＳＴ時にメモリ１００の出力を選択するように構成するものとする。
【００５８】
（実施の形態４）
本発明の実施の形態４は、実施の形態３において、メモリＢＩＳＴ回路における期待値比較器をメモリの出力側に配置したものである。
【００５９】
図８は本発明の実施の形態４における半導体装置の構成を示すものである。図８において、実施の形態３の図６におけるのと同じ符号は同一構成要素を指しているので、詳しい説明は省略する。図６の構成と異なるのは、メモリ１００の出力と第３の選択回路１２３ｂの間に（図６のｐ５参照）、期待値比較器１３３を備えた点である。メモリＢＩＳＴ回路２０１はアドレス・データ発生器１３１と制御回路１３２からなり、期待値比較器１３３はメモリＢＩＳＴ回路２０１の外部に配置されているが、メモリＢＩＳＴ機能において、アドレス・データ発生器１３１、制御回路１３２、期待値比較器１３３は有機的に一体となっている。
【００６０】
以上のように構成された本実施の形態の半導体装置について、以下にその動作を説明する。
【００６１】
まず、通常動作時、スキャンテスト時の動作は、実施の形態３と同様である。
【００６２】
メモリＢＩＳＴ時は、第１の選択回路１２１によりメモリＢＩＳＴ回路２０１からの経路が選択される。また、メモリ１００から出力されるデータは、期待値比較器１３３と第３の選択回路１２３ｂを通過し、制御・観測・パイプライン共用フリップフロップ１０６でパイプライン化された後、メモリＢＩＳＴ回路２０１に送られる。
【００６３】
以上のように、本実施の形態によれば、メモリＢＩＳＴ時において制御・観測・パイプライン共用フリップフロップ１０６でパイプライン化される前に期待値比較を行う。このように構成することにより、制御・観測・パイプライン共用フリップフロップ１０６からメモリＢＩＳＴ回路２０１内の制御回路１３２中のフリップフロップまでの経路において、実施の形態３に比べて期待値比較器１３３の遅延分だけタイミング余裕をもたせることができる。特に、内部での遅延が大きいメモリＢＩＳＴ回路の場合においても、実動作周波数でのテストを行う上で有効となる。
【００６４】
なお、実施の形態４において、期待値比較器１３３の入力に対するメモリ１００の出力の接続に代えて、図９に示すように、第２の選択回路１２２の出力を期待値比較器１３３の入力に接続してもよい。ただし、第２の選択回路１２２の制御について、メモリＢＩＳＴ時にメモリ１００の出力を選択するように構成するものとする。
【００６５】
本実施の形態の技術的考え方は、図１〜図５、図７にも適用可能で、図中のｐ１〜ｐ４の箇所に期待値比較器を挿入すればよく、上記同様の効果が得られる。
【００６６】
（実施の形態５）
本発明の実施の形態５は、実施の形態２と同様に制御用フリップフロップ１０４を独立タイプとした上で、実施の形態４と同様にメモリＢＩＳＴ回路における期待値比較器をメモリの出力側に配置したものである。共用化されたフリップフロップは観測・パイプライン共用フリップフロップとなる。
【００６７】
図１０は本発明の実施の形態５における半導体装置の構成を示すものである。図１０において、実施の形態２の図４におけるのと同じ符号は同一構成要素を指しているので、詳しい説明は省略する。図４の構成と異なるのは、メモリ１００の出力と第３の選択回路１２３ｃの間に期待値比較器１３３を備えるとともに、第３の選択回路１２３ｃと観測・パイプライン共用フリップフロップ１０５ｂの間に圧縮器１４１を備えた点である。この圧縮器１４１は、期待値エラーがない場合にＨｉｇｈを出力する期待値比較器の場合において、その比較器出力の各ビットの論理積をとることで結果を圧縮する構成となっている。
【００６８】
以上のように構成された本実施の形態の半導体装置について、以下にその動作を説明する。
【００６９】
まず、通常動作時、スキャンテスト時の動作は、実施の形態２と同様である。
【００７０】
メモリＢＩＳＴ時は、第１の選択回路１２１によりメモリＢＩＳＴ回路２０１からの経路が選択される。また、メモリ１００から出力されるデータは、期待値比較器１３３と第３の選択回路１２３ｃを通過し、さらに圧縮器１４１を通過することでバスのビット数が削減され、観測・パイプライン共用フリップフロップ１０５ｂでパイプライン化された後、メモリＢＩＳＴ回路２０１に送られる。
【００７１】
以上のように、本実施の形態によれば、実施の形態２と比較し、圧縮器１４１によりバスのビット数が削減され、観測・パイプライン共用フリップフロップ１０５ｂの数を削減できる。
【００７２】
なお、実施の形態５において、期待値比較器１３３の入力に対するメモリ１００の出力の接続に代えて、図１１に示すように、第２の選択回路１２２の出力を期待値比較器１３３の入力に接続してもよい。ただし、第２の選択回路１２２の制御について、メモリＢＩＳＴ時にメモリ１００の出力を選択するように構成するものとする。
【００７３】
本実施の形態の技術的考え方は、図１〜図９にも適用可能で、図中のｑ１〜ｑ３の箇所に圧縮器を挿入すればよく、上記同様の効果が得られる。
【００７４】
（実施の形態６）
本発明の実施の形態６は、３機能を共用化したフリップフロップを備える実施の形態４において、実施の形態５の対策を適用したものに相当する。
【００７５】
図１２は本発明の実施の形態６における半導体装置の構成を示すものである。図６において、実施の形態４の図８におけるのと同じ符号は同一構成要素を指しているので、詳しい説明は省略する。図８の構成と異なるのは、第３の選択回路１２３ｃと制御・観測・パイプライン共用フリップフロップ１０６ａの間に実施の形態５と同様な圧縮器１４１を備えるとともに、制御・観測・パイプライン共用フリップフロップ１０６ａと第２の選択回路１２２の間に拡張器１５１を備えた点である。なお、この拡張器１５１は例えば単純に入力ビットを複数の出力ビットに接続するものでよい。
【００７６】
以上のように構成された本実施の形態の半導体装置について、以下にその動作を説明する。
【００７７】
まず、通常動作時の動作は、実施の形態４と同様である。
【００７８】
メモリＢＩＳＴ時は、第１の選択回路１２１によりメモリＢＩＳＴ回路２０１からの経路が選択される。また、メモリ１００から出力されるデータは、期待値比較器１３３と第３の選択回路１２３ｃを通過し、さらに圧縮器１４１を通過することでバスのビット数が削減され、制御・観測・パイプライン共用フリップフロップ１０６ａでパイプライン化された後、メモリＢＩＳＴ回路２０１に送られる。
【００７９】
スキャンテスト時は、第１の選択回路１２１および第３の選択回路１２３ｃの制御入力をスキャンテストパターンで制御して、制御・観測・パイプライン共用フリップフロップ１０６ａにおいて入力側組み合わせ回路１１１およびメモリＢＩＳＴ回路２０１の故障を観測する。また、第２の選択回路１２２により、制御・観測・パイプライン共用フリップフロップ１０６ａの出力を拡張器１５１で拡張した出力が選択され、出力側フリップフロップ１０２を終点とする出力側通常動作経路２０の出力側組み合わせ回路１１２を制御する。
【００８０】
以上のように、本実施の形態によれば、実施の形態５と比較して制御用フリップフロップ１０４を削減できる。
【００８１】
なお、実施の形態６において、期待値比較器１３３の入力に対するメモリ１００の出力の接続に代えて、図１３に示すように、第２の選択回路１２２の出力を期待値比較器１３３の入力に接続してもよい。ただし、第２の選択回路１２２の制御について、メモリＢＩＳＴ時にメモリ１００の出力を選択するように構成するものとする。
【００８２】
本実施の形態の技術的考え方は、図６〜図９にも適用可能で、図中のｒ１の箇所に拡張器を挿入すればよく、上記同様の効果が得られる。
【００８３】
（実施の形態７）
本発明の実施の形態７は、３機能を共用化したフリップフロップを備える実施の形態４において、実施の形態６とは異なる態様で実施の形態５の対策を適用したものに相当する。
【００８４】
図１４は本発明の実施の形態７における半導体装置の構成を示すものである。図１４において、実施の形態４の図８におけるのと同じ符号は同一構成要素を指しているので、詳しい説明は省略する。図８の構成と異なるのは、第１の選択回路１２１と第３の選択回路１２３ｃの間に圧縮器１４２を備えた点である。なお、この圧縮器１４２は、例えば、スキャンテストパターンを生成しやすいＸＯＲゲートで構成する。実施の形態６の場合の拡張器１５１はない。
【００８５】
以上のように構成された本実施の形態の半導体装置について、以下にその動作を説明する。
【００８６】
まず、通常動作時、メモリＢＩＳＴ時の動作は、実施の形態４と同様である。
【００８７】
スキャンテスト時の動作は、圧縮器１４２を通過する以外は実施の形態４と同様である。メモリ１００の入力ピン数はアドレス等の関係で出力ピン数よりも多くなっている。圧縮器１４２を用いることにより入力ピン数を出力ピン数まで削減し、その結果として、制御・観測・パイプライン共用フリップフロップ１０６の数を削減できる。
【００８８】
以上のように、本実施の形態によれば、実施の形態４と比較し、圧縮器１４２によりビット数が削減されるため、圧縮器により削減されたビット数の分だけ共用化されたフリップフロップの数を削減できる。
【００８９】
なお、実施の形態７において、期待値比較器１３３の入力に対するメモリ１００の出力の接続に代えて、図１５に示すように、第２の選択回路１２２の出力を期待値比較器１３３の入力に接続してもよい。ただし、第２の選択回路１２２の制御について、メモリＢＩＳＴ時にメモリ１００の出力を選択するように構成するものとする。
【００９０】
本実施の形態の技術的考え方は、図４〜図１３にも適用可能で、図中のｓ１の箇所に圧縮器を挿入すればよく、上記同様の効果が得られる。
【００９１】
（実施の形態８）
本発明の実施の形態８は、３機能を共用化したフリップフロップを備える実施の形態４において、期待値比較器に対する実施の形態５の対策を適用したものに相当する。
【００９２】
図１６は本発明の実施の形態８における半導体装置の構成を示すものである。図１６において、実施の形態４の図８におけるのと同じ符号は同一構成要素を指しているので、詳しい説明は省略する。図８の構成と異なるのは、期待値比較器１３３に対する期待値の入力経路である。メモリＢＩＳＴ回路２０１から期待値を入力するのではなく、メモリＢＩＳＴ時におけるメモリＢＩＳＴ回路２０１からメモリ１００へのデータ転送経路、すなわち、第１の選択回路１２１を通る経路から期待値を入力するようにしている。通常の１ポートＳＲＡＭ等のメモリの場合、リードとライトは同時には行われないので、リード時のデータ入力を期待値として利用できる。図８の第３の選択回路１２３ｂはない。
【００９３】
以上のように構成された本実施の形態の半導体装置について、以下にその動作を説明する。
【００９４】
まず、通常動作時の動作は、実施の形態４と同様である。
【００９５】
メモリＢＩＳＴ時は、第１の選択回路１２１によりメモリＢＩＳＴ回路２０１からの経路が選択される。メモリ１００からの出力データは期待値比較器１３３で比較され、制御・観測・パイプライン共用フリップフロップ１０６でパイプライン化された後、メモリＢＩＳＴ回路２０１へ送られる。
【００９６】
スキャンテスト時は、第１の選択回路１２１の制御入力をスキャンテストパターンで制御可能にすることにより、期待値比較器１３３を通過して制御・観測・パイプライン共用フリップフロップ１０６において入力側組み合わせ回路１１１およびメモリＢＩＳＴ回路２０１の故障を観測する。この場合、期待値比較器１３３へ入力されるメモリ１００の出力値は、期待値データ作成のため、計算可能、または固定値になるようにする必要がある。また、第２の選択回路１２２により制御・観測・パイプライン共用フリップフロップ１０６が選択され、出力側組み合わせ回路１１２にスキャンテストデータを与える。さらに制御・観測・パイプライン共用フリップフロップ１０６はメモリＢＩＳＴ回路２０１にスキャンテストデータを与える。
【００９７】
以上のように、本実施の形態によれば、実施の形態４と比較し、第３の選択回路を削減できる。
【００９８】
なお、実施の形態８において、期待値比較器１３３の入力に対するメモリ１００の出力の接続に代えて、図１７に示すように、第２の選択回路１２２の出力を期待値比較器１３３の入力に接続してもよい。ただし、第２の選択回路１２２の制御について、メモリＢＩＳＴ時にメモリ１００の出力を選択するように構成するものとする。
【００９９】
（実施の形態９）
本発明の実施の形態９は、３機能を共用化したフリップフロップを備える実施の形態４において、メモリ１００と第２の選択回路１２２の接続を切り、期待値比較器１３３を介して両者を接続したものに相当する。
【０１００】
図１８は本発明の実施の形態９における半導体装置の構成を示すものである。図１８において、実施の形態４の図８におけるのと同じ符号は同一構成要素を指しているので、詳しい説明は省略する。図８の構成と異なるのは、通常動作時において、メモリ１００の出力から出力側フリップフロップ１０２への出力側通常動作経路２０が常に期待値比較器１３３を通過している点である。ただし、このときのメモリＢＩＳＴ回路２０１から出力される期待値は固定されている必要がある。第２の選択回路１２２はない。
【０１０１】
以上のように構成された本実施の形態の半導体装置について、以下にその動作を説明する。
【０１０２】
まず、通常動作時は、第１の選択回路１２１により入力側フリップフロップ１０１を始点とする入力側通常動作経路１０が選択される。また、メモリ１００の出力から出力側フリップフロップ１０２への出力側通常動作経路２０は常に期待値比較器１３３を通過する。
【０１０３】
メモリＢＩＳＴ時の動作は、実施の形態４と同様である。
【０１０４】
スキャンテスト時は、第１の選択回路１２１の制御入力をスキャンテストパターンで制御して、制御・観測・パイプライン共用フリップフロップ１０６において入力側組み合わせ回路１１１およびメモリＢＩＳＴ回路２０１の故障を観測する。また、メモリＢＩＳＴ回路２０１から期待値比較器１３３へ入力される期待値は、メモリＢＩＳＴ回路２０１のフリップフロップで制御可能なため、出力側組み合わせ回路１１２にスキャンテストパターンを与える。なお、期待値比較器１３３へ入力されるメモリ１００の出力値は、期待値データ作成のため、計算可能、または固定値になるようにする必要がある。
【０１０５】
以上のように、本実施の形態によれば、実施の形態４と比較し、選択回路の数を削減できる。
【０１０６】
【発明の効果】
以上のように本発明によれば、１つのフリップフロップを、制御・パイプライン共用フリップフロップとして、あるいは観測・パイプライン共用フリップフロップとして、あるいは制御・観測・パイプライン共用フリップフロップとして共用化しているので、各機能のフリップフロップを個別に備える場合に比べて、フリップフロップ数を削減でき、省面積化を図ることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１における半導体装置の構成を示すブロック図
【図２】本発明の実施の形態１の変形の態様の半導体装置の構成を示すブロック図
【図３】本発明の実施の形態１の別の変形の態様の半導体装置の構成を示すブロック図
【図４】本発明の実施の形態２における半導体装置の構成を示すブロック図
【図５】本発明の実施の形態２の変形の態様の半導体装置の構成を示すブロック図
【図６】本発明の実施の形態３における半導体装置の構成を示すブロック図
【図７】本発明の実施の形態３の変形の態様の半導体装置の構成を示すブロック図
【図８】本発明の実施の形態４における半導体装置の構成を示すブロック図
【図９】本発明の実施の形態４の変形の態様の半導体装置の構成を示すブロック図
【図１０】本発明の実施の形態５における半導体装置の構成を示すブロック図
【図１１】本発明の実施の形態５の変形の態様の半導体装置の構成を示すブロック図
【図１２】本発明の実施の形態６における半導体装置の構成を示すブロック図
【図１３】本発明の実施の形態６の変形の態様の半導体装置の構成を示すブロック図
【図１４】本発明の実施の形態７における半導体装置の構成を示すブロック図
【図１５】本発明の実施の形態７の変形の態様の半導体装置の構成を示すブロック図
【図１６】本発明の実施の形態８における半導体装置の構成を示すブロック図
【図１７】本発明の実施の形態８の変形の態様の半導体装置の構成を示すブロック図
【図１８】本発明の実施の形態９における半導体装置の構成を示すブロック図
【図１９】従来の技術における半導体装置を示した図である。
【符号の説明】
１０  入力側通常動作経路
２０  出力側通常動作経路
１００  メモリ
１０１  入力側フリップフロップ
１０２  出力側フリップフロップ
１０３  観測用フリップフロップ
１０４  制御用フリップフロップ
１０４ａ  制御・パイプライン共用フリップフロップ
１０５，１０５ｂ  観測・パイプライン共用フリップフロップ
１０６，１０６ａ  制御・観測・パイプライン共用フリップフロップ
１１１  入力側組み合わせ回路
１１２  出力側組み合わせ回路
１２１  第１の選択回路
１２２  第２の選択回路
１２３，１２３ａ，１２３ｂ，１２３ｃ  第３の選択回路
１３１  アドレス・データ発生器
１３２  制御回路
１３３  期待値比較器
１４１，１４２  圧縮器
１５１  拡張器
２００  メモリＢＩＳＴ回路
【図１】
2004206751.tif 000003
【図２】
2004206751.tif 000004
【図３】
2004206751.tif 000005
【図４】
2004206751.tif 000006
【図５】
2004206751.tif 000007
【図６】
2004206751.tif 000008
【図７】
2004206751.tif 000009
【図８】
2004206751.tif 000010
【図９】
2004206751.tif 000011
【図１０】
2004206751.tif 000012
【図１１】
2004206751.tif 000013
【図１２】
2004206751.tif 000014
【図１３】
2004206751.tif 000015
【図１４】
2004206751.tif 000016
【図１５】
2004206751.tif 000017
【図１６】
2004206751.tif 000018
【図１７】
2004206751.tif 000019
【図１８】
2004206751.tif 000020
【図１９】
2004206751.tif 000021
【手続補正書】
【提出日】平成15年1月9日(2003.1.9)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正の内容】
【０００９】
【特許文献１】
特願２０００−１０９０１９号公報(第６頁、図１)