(57)【要約】【課題】化合物半導体装置及びその製造方法に関し、段差を小さく保ったまま自己整合プロセスにより電極を形成して寄生抵抗を低減化し、高速動作を可能にする。【解決手段】第１の化合物半導体層２上に第２の化合物半導体層３を形成するとともに、前記第１の化合物半導体層２上に設ける第１の電極５を、少なくとも前記第２の化合物半導体層３に近接する第１の領域６と、前記第２の化合物半導体層３からの距離が前記第１の領域６よりも遠く且つ第１の領域６に接し、第１の領域６より厚い第２の領域７により構成する。【選択図】　　　　　図１
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【特許請求の範囲】
【請求項１】
第１の化合物半導体層上に第２の化合物半導体層が形成され、前記第１の化合物半導体層上に第１の電極を設けるとともに、前記第２の化合物半導体層上に第２の電極を設けた化合物半導体装置において、前記第１の電極が、少なくとも前記第２の化合物半導体層に近接する第１の領域と、前記第２の化合物半導体層からの距離が前記第１の領域よりも遠く且つ第１の領域に接し、第１の領域よりも厚い第２の領域とにより構成されていることを特徴とする化合物半導体装置。
【請求項２】
上記第１の電極の第１の領域の厚みが上記第２の化合物半導体多層構造よりも薄く、且つ、前記第１の領域と前記第２の化合物半導体層との境界が、上記第２の電極に対して自己整合的に設けられていることを特徴とする請求項１記載の化合物半導体装置。
【請求項３】
上記第２の化合物半導体層、或いは、上記第１の化合物半導体層と上記第２の化合物半導体層との接合面のいずれかにダイオード構造が形成されていることを特徴とする請求項１または２に記載の化合物半導体装置。
【請求項４】
上記第１の化合物半導体層に、バイポーラトランジスタ或いは電界効果型トランジスタの少なくとも一方が形成されていることを特徴とする請求項１乃至３のいずれか１項に記載の化合物半導体装置。
【請求項５】
請求項１乃至４のいずれか１項に記載の化合物半導体装置の製造方法において、上記第２の化合物半導体層上に設ける第２の電極にひさし状の張り出し部分を形成したのち、上記第１の電極を構成する導電材料を上方向から堆積させることで、前記第２の化合物半導体層と前記第１の電極との境界を、前記第２の電極に対して自己整合的に形成することを特徴とする化合物半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は化合物半導体装置及びその製造方法に関するものであり、例えば、高速光通信用デバイスへの応用が期待されている、負性微分抵抗を持つ共鳴トンネルダイオード（ＲＴＤ）と高電子移動度トランジスタ（ＨＥＭＴ）を集積化した化合物半導体装置における自己整合電極の構成に特徴のある化合物半導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
近年の光通信の高速化・大容量化に伴い、通信インフラの分野では、波長多重レーザ、光変調器等の様々な光デバイスの開発の必要に迫られているが、この様な光デバイスを高速に駆動するためには、高速スイッチング半導体デバイス等が必要になる。
【０００３】
この様な光通信用の高速スイッチング半導体デバイスとしては、負性微分抵抗を持つＲＴＤとＨＥＭＴを集積化した化合物半導体装置が知られているので、ここで、図１２を参照して従来のＲＴＤ集積化ＨＥＭＴを説明する。
【０００４】
図１２参照
図１２は、従来のＲＴＤ集積化ＨＥＭＴの概略的断面図であり、ＲＴＤを集積化するために、半絶縁性ＩｎＰ基板５１上に設けたＨＥＭＴ構成層５２の上に、ｎ型キャップ層５３を介してＲＴＤ構成層を形成し、このＲＴＤ構成層をパターニングすることによってＲＴＤ素子部５４としている。
【０００５】
この場合、電子ビームリソグラフィを用いるゲート電極形成工程の問題からＲＴＤとＨＥＭＴとの段差を極力小さくすることが重要である。
即ち、ゲートリセス領域６０に設けるＴ型ゲート電極６１は、３層構造のレジストを電子ビームリソグラフィによってパターニングしたリフトオフ用パターンを利用して形成しているので、３層構造のレジストを精度良く平坦に塗布することが必要となり、そのためにＲＴＤとＨＥＭＴとの段差を少なくすることが必要となる。
【０００６】
そのため、下部電極５６の横方向の引き出しのためにＨＥＭＴのｎ型キャップ層５３をそのまま用い、また、ＲＴＤ素子部５４の膜厚をできるだけ小さく、例えば、約１４０ｎｍ程度にしていた。
なお、図における符号５５，５８，５９は、夫々上部電極、ソース電極、及び、ドレイン電極である。
【０００７】
【発明が解決しようとする課題】
しかし、このＨＥＭＴのｎ型キャップ層５３による寄生抵抗５７は、ＲＴＤの高速動作を阻害するという問題がある。
この様な問題を解決するためには、下部電極５６をＲＴＤ素子部５４にできる限り近づければ良いが、従来のフォトリソグラフィ技術を用いるプロセスではリフトオフの問題があり、この距離を小さくすることができない。
【０００８】
一方、自己整合プロセスを用いることによって、ＲＴＤ素子部５４と下部電極５６とを極限まで近づけて、ＨＥＭＴのｎ型キャップ層５３による寄生抵抗を低減させることは一応可能である。
【０００９】
しかし、下部電極５６はその後の配線工程におけるダメージ軽減のため、ある程度の厚み、例えば、３００ｎｍ程度が必要であるため、上述のようにＲＴＤ素子部５４の厚みが下部電極５６より小さい場合、自己整合プロセスをそのまま適用すると上部電極５５と下部電極５７とがショートするという深刻な問題を招来する。
【００１０】
したがって、本発明は、段差を小さく保ったまま自己整合プロセスにより電極を形成して寄生抵抗を低減化し、高速動作を可能にすることを目的とする。
【００１１】
【課題を解決するための手段】
図１は、本発明の原理的構成の説明図であり、ここで、図１を参照して本発明における課題を解決するための手段を説明する。
なお、図における符号１は、半絶縁性ＩｎＰ基板等の基板である。
図１参照
上記の目的を達成するために、本発明は、第１の化合物半導体層２上に第２の化合物半導体層３が形成され、前記第１の化合物半導体層２上に第１の電極５を設けるとともに、前記第２の化合物半導体層３上に第２の電極４を設けた化合物半導体装置において、前記第１の電極５が、少なくとも前記第２の化合物半導体層３に近接する第１の領域６と、前記第２の化合物半導体層３からの距離が前記第１の領域６よりも遠く且つ第１の領域６に接し、第１の領域６より厚い第２の領域７により構成されていることを特徴とする。
【００１２】
この様に、下部電極となる第１の電極５を薄い第１領域と充分厚い第２領域とからなる２段構造にすることで、自己整合プロセスで電極を形成しても第１の領域６では膜厚が薄いために第１の電極５と第２の電極４とがショートすることがない。
また、第１の電極５の第２の領域７の膜厚を充分に厚くすることができるので、配線工程のダメージを受けることもない。
【００１３】
また、第１の電極５の第１の領域６の厚みを第２の化合物半導体多層構造よりも薄く、且つ、第１の領域６と第２の化合物半導体層３との境界を、第２の電極４に対して自己整合的に設けることによって、第１の化合物半導体層２の表面における寄生抵抗が低減し、高速動作が可能になる。
【００１４】
この自己整合プロセスは、第２の電極４にひさし状の張出部分を形成することによって形成しても良いし、或いは、第２の化合物半導体層３の断面を逆テーパ状にすることによって行っても良い。
【００１５】
また、第１の領域６と第２の化合物半導体層３との境界に、絶縁性物質からなるサイドウォールを設けることによって、このサイドウォールの間隔だけ離間させても良いものである。
【００１６】
また、第２の化合物半導体層３、或いは、第１の化合物半導体層２と第２の化合物半導体層３との接合面のいずれかにダイオード構造、例えば、共鳴トンネルダイオード、ｐｎ接合ダイオード、ｐｉｎダイオード、或いは、ショットキーバリアダイオードのいずれかを形成することが望ましい。
この場合、ショットキーバリアダイオードを形成する場合には、第２の化合物半導体層３に設ける第２の電極４の第２の化合物半導体層３と接する部分をショットキーバリア形成用金属で構成すれば良い。
【００１７】
また、第１の化合物半導体層２に、バイポーラトランジスタ或いは電界効果型トランジスタの少なくとも一方を形成することによって、光通信用の高速スイッチング半導体デバイスを構成することができる。
【００１８】
また、上述の化合物半導体装置を製造する際には、第２の化合物半導体層３上に設ける第２の電極４にひさし状の張り出し部分を形成したのち、第１の電極５を構成する導電材料を上方向から堆積させることで、第２の化合物半導体層３と第１の電極５との境界を、第２の電極４に対して自己整合的に形成すれば良い。
【００１９】
或いは、第２の化合物半導体層３の側壁に絶縁性物質からなるサイドウォールを設けたのち、第１の電極５を構成する導電材料を上方向から堆積させ、ついで、堆積方向に対して斜め方向からイオンミリングを施すことによって、サイドウォール上の導電材料を選択的に除去することによって、第２の化合物半導体層３に近接した第１の電極５を形成することができる。
【００２０】
【発明の実施の形態】
ここで、図２乃至図５を参照して、本発明の第１の実施の形態の化合物半導体装置の製造工程を説明するが、ここにおいては、化合物半導体装置として共鳴トンネルダイオード（ＲＴＤ）と高電子移動度トランジスタ（ＨＥＭＴ）とを集積化した例を示す。
【００２１】
図２（ａ）参照
まず、半絶縁性ＩｎＰ基板１１上にＭＯＣＶＤ法（有機金属気相成長法）を用いて、厚さが、例えば、２００ｎｍのｉ型ＩｎＡｌＡｓバッファ層１３、厚さが、例えば、２５ｎｍのｉ型ＩｎＧａＡｓチャネル層１４、厚さが、例えば、３ｎｍのｉ型ＩｎＡｌＡｓスペーサ層１５、厚さが、例えば、７ｎｍで不純物濃度が５×１０１８ｃｍ−３のｎ型ＩｎＡｌＡｓ電子供給層１６、厚さが、例えば、７ｎｍのｉ型ＩｎＡｌＡｓバリア層１７、厚さが、例えば、６ｎｍのｉ型ＩｎＰエッチング停止層１８、及び、厚さが、例えば、５０ｎｍで、不純物濃度が１×１０１９ｃｍ−３のｎ型ＩｎＧａＡｓキャップ層１９を順次成長させる。
ここまでがＨＥＭＴ構成層であるが、ここでは、以下の説明の便宜上、ｉ型ＩｎＧａＡｓバッファ層１２乃至ｉ型ＩｎＰエッチング停止層１８までを、ＨＥＭＴ構成層１２とし、ｎ型ＩｎＧａＡｓキャップ層１９と区別して図示する。
【００２２】
引き続いて、厚さが、例えば、６ｎｍのｉ型ＩｎＰエッチング停止層２１、厚さが、例えば、５０ｎｍで不純物濃度が１×１０１９ｃｍ−３のｎ型ＩｎＧａＡｓスペーサ層２２、厚さが、例えば、３０ｎｍのｉ型ＩｎＧａＡｓスペーサ層２３、厚さが、例えば、３ｎｍのｉ型ＩｎＡｌＡｓ障壁層２４、厚さが、例えば、４ｎｍのｉ型ＩｎＧａＡｓ井戸層２５、厚さが、例えば、３ｎｍのｉ型ＩｎＡｌＡｓ障壁層２６、厚さが、例えば、３０ｎｍのｉ型ＩｎＧａＡｓスペーサ層２７、及び、厚さが、例えば、５０ｎｍで不純物濃度が１×１０１９ｃｍ−３のｎ型ＩｎＧａＡｓスペーサ層２８を順次堆積させてＲＴＤ構成層２０とする。
【００２３】
図３（ｂ）参照
次いで、全面にスパッタリング法を用いて厚さが、例えば、１００ｎｍのＴｉＷ層を堆積させたのち、レジストパターン（図示を省略）をマスクとしてドライエッチングを施すことによってＴｉＷ上部電極２９を形成する。
【００２４】
図３（ｃ）参照
次いで、レジストパターンを除去したのち、ＴｉＷ上部電極２９をマスクとして、リン酸、過酸化水素、水の混合液からなるエッチャントを用いてウェット・エッチングすることによって、ＲＴＤ構成層２０をエッチングしてＲＴＤ素子部３０を形成する。
なお、この場合、基板として（００１）方位の基板を用いると、ＲＴＤ構成層２０の側壁は（１１１）Ａ面で構成され、一方の側から見た場合には順メサ状とり、それと直交する方向から見た場合には逆メサ状となっている。
【００２５】
この場合、ＲＴＤ構成層２０を過剰エッチングしてＴｉＷ上部電極２９にひさし状の張出部を形成するが、ＲＴＤ構成層２０の最下層のｉ型ＩｎＰエッチング停止層２１でエッチングは停止する。
次いで、このｉ型ＩｎＰエッチング停止層２１を塩酸及びリン酸の混合液を用いてエッチング除去することによって、ｎ型ＩｎＧａＡｓキャップ層１９を露出させる。
【００２６】
図４（ｄ）参照
次いで、新たなレジストパターン（図示を省略）をマスクとして、まず、リン酸、過酸化水素、水の混合液からなるエッチャントを用いてウェット・エッチングすることによってｎ型ＩｎＧａＡｓキャップ層１８を除去したのち、塩酸及びリン酸の混合液を用いてＨＥＭＴ構成層１２の表面のｉ型ＩｎＰエッチング停止層１８をエッチングし、次いで、再び、リン酸、過酸化水素、水の混合液からなるエッチャントを用いてウェット・エッチングすることによってｉ型ＩｎＡｌＡｓバリア層１７乃至ｉ型ＩｎＡｌＡｓバッファ層１３を除去して分離溝３１を形成する。
この場合、ｉ型ＩｎＡｌＡｓバッファ層１３を例えば、７０ｎｍの深さにエッチングする。
【００２７】
図４（ｅ）参照
次いで、レジストパターンを除去したのち、新たなリフトオフ用レジストパターン（図示を省略）を設け、厚さが、例えば、５ｎｍＴｉ膜、厚さが、例えば、１０ｎｍのＭｏ膜、及び、厚さが、例えば、３５ｎｍのＡｕ膜を順次蒸着したのち、リフトオフ用レジストパターンを除去することによってＴｉ／Ｍｏ／Ａｕ層３２を形成する。
この場合、ｎ型ＩｎＧａＡｓキャップ層１８上に形成されるＴｉ／Ｍｏ／Ａｕ層３２が環状の下部電極の第１段目となり、ＴｉＷ上部電極２９に対して自己整合的に形成される。
【００２８】
図５（ｆ）参照
次いで、新たなリフトオフ用レジストパターン（図示を省略）を設け、厚さが、例えば、１０ｎｍＴｉ膜、厚さが、例えば、３０ｎｍのＰｔ膜、及び、厚さが、例えば、２５０ｎｍのＡｕ膜を順次蒸着したのち、リフトオフ用レジストパターンを除去することによってＴｉ／Ｐｔ／Ａｕ層３３を形成する。
【００２９】
この場合、ｎ型ＩｎＧａＡｓキャップ層１８上においては、Ｔｉ／Ｍｏ／Ａｕ層３２とＴｉ／Ｐｔ／Ａｕ層３３とによって下部電極３４を形成することになるが、この下部電極３４の第２段目を構成するＴｉ／Ｐｔ／Ａｕ層３３はＲＴＤ素子部３０の端面から例えば、１．５μｍ離して形成する。
また、他方のメサ領域に同時に形成したＴｉ／Ｐｔ／Ａｕ層３３はＨＥＭＴのソース・ドレイン電極となる。
【００３０】
図５（ｇ）参照
次いで、他方のメサ領域に新たなレジストパターン（図示を省略）をマスクとしてクエン酸、過酸化水素、水の混合液からなるエッチャントを用いてｎ型ＩｎＧａＡｓキャップ層１９をエッチングすることによってゲートリセス領域３５を形成する。
このときエッチングはｉ型ＩｎＰエッチング停止層１８で止まる。
【００３１】
次いで、レジストパターンを除去したのち、新たな３層構造のリフトオフ用のレジストパターンを設け、厚さが、例えば、１０ｎｍＴｉ膜、厚さが、例えば、３０ｎｍのＰｔ膜、及び、厚さが、例えば、６００ｎｍのＡｕ膜を順次蒸着したのち、リフトオフ用のレジストパターンを除去することによって、Ｔ型ゲート電極３６を形成することによって本発明の第１の実施の形態の化合物半導体装置の基本構造が得られる。
【００３２】
この様に、本発明の第１の実施の形態においては、下部電極３４を薄いＴｉ／Ｍｏ／Ａｕ層３２からなる第１段目と厚いＴｉ／Ｐｔ／Ａｕ層３３からなる第２段目によって形成しているので、下部電極３４をＴｉＷ上部電極２９に対して自己整合プロセスで形成することができ、それによって、寄生抵抗を低減することができる。
【００３３】
また、下部電極３４に厚いＴｉ／Ｐｔ／Ａｕ層３３からなる第２段目を設けているので、配線工程において下部電極３４がダメージを受けることがなく、信頼性の高い化合物半導体装置を構成することができる。
【００３４】
次に、図６乃至図８を参照して、本発明の第２の実施の形態の化合物半導体装置の製造工程を説明する。
図６（ａ）参照
まず、上記の第１の実施の形態と全く同様に、半絶縁性ＩｎＰ基板１１上にＭＯＣＶＤ法を用いてＨＥＭＴ構成層１２、ｎ型ＩｎＧａＡｓキャップ層１９、及び、ＲＴＤ構成層２０を順次堆積させる。
【００３５】
次いで、レジストパターン（図示を省略）をマスクとして、リン酸、過酸化水素、水の混合液からなるエッチャントを用いてウェット・エッチングを施すことによって、分離溝３１を形成する。
なお、途中に存在するｉ型ＩｎＰエッチング停止層１８，２１は、塩酸、リン酸の混合液で除去するものであり、また、ｉ型ＩｎＧａＡｓバッファ層１３については、例えば、７０ｎｍの深さまでエッチングする。
【００３６】
図６（ｂ）参照
次いで、レジストパターンを除去したのち、新たなレジストパターン（図示を省略）をマスクとして、リン酸、過酸化水素、水の混合液からなるエッチャントを用いてエッチングすることによって断面が逆テーパ状のＲＴＤ素子部３７を形成するとともに、他のメサ領域のＲＴＤ構成層２０を除去する。
この場合、エッチングはｉ型ＩｎＰエッチング停止層２１で停止するので、さらに、このｉ型ＩｎＰエッチング停止層２１を塩酸、リン酸の混合液で除去する。
なお、この場合、基板として（００１）方位の基板を用いると、ＲＴＤ構成層２０の側壁は（１１１）Ａ面で構成され、一方の側から見た場合には順メサ状とり、それと直交する方向から見た場合には逆メサ状となっている。
【００３７】
図７（ｃ）参照
次いで、レジストパターンを除去したのち、新たなリフトオフ用レジストパターン（図示を省略）を設け、厚さが、例えば、５ｎｍＴｉ膜、厚さが、例えば、１０ｎｍのＭｏ膜、及び、厚さが、例えば、３５ｎｍのＡｕ膜を順次蒸着したのち、リフトオフ用レジストパターンを除去することによってＴｉ／Ｍｏ／Ａｕ層３２を形成する。
この場合、ｎ型ＩｎＧａＡｓキャップ層１８上に形成されるＴｉ／Ｍｏ／Ａｕ層３２が環状の下部電極の第１段目となり、また、ＲＴＤ素子部３７上に形成されるＴｉ／Ｍｏ／Ａｕ層３２が上部電極の第１段目となり、互いに、自己整合的に形成される。
なお、ここでは、リフトオフ用レジストパターンを工夫することによりＲＴＤ素子部３７においては、逆メサ状、即ち、逆テーパ状の方向に対してのみＴｉ／Ｍｏ／Ａｕ層３２を堆積させるので、Ｔｉ／Ｍｏ／Ａｕ層３２が段切れにより分離される。
【００３８】
図７（ｄ）参照
次いで、新たなリフトオフ用レジストパターン（図示を省略）を設け、厚さが、例えば、１０ｎｍＴｉ膜、厚さが、例えば、３０ｎｍのＰｔ膜、及び、厚さが、例えば、２５０ｎｍのＡｕ膜を順次蒸着したのち、リフトオフ用レジストパターンを除去することによってＴｉ／Ｐｔ／Ａｕ層３３を形成する。
【００３９】
この場合、ｎ型ＩｎＧａＡｓキャップ層１８上においては、Ｔｉ／Ｍｏ／Ａｕ層３２とＴｉ／Ｐｔ／Ａｕ層３３とによって下部電極３４を形成することになるが、この下部電極３４の第２段目を構成するＴｉ／Ｐｔ／Ａｕ層３３はＲＴＤ素子部３７の端面から例えば、１．５μｍ離して形成する。
【００４０】
一方、ＲＴＤ素子部３７上に形成されるＴｉ／Ｍｏ／Ａｕ層３２とＴｉ／Ｐｔ／Ａｕ層３３とによって上部電極３８を形成することになる。
また、他方のメサ領域に同時に形成したＴｉ／Ｐｔ／Ａｕ層３３はＨＥＭＴのソース・ドレイン電極となる。
【００４１】
図８（ｅ）参照
以降は、上記の第１の実施の形態と全く同様に、他方のメサ領域に新たなレジストパターン（図示を省略）をマスクとしてクエン酸、過酸化水素、水の混合液からなるエッチャントを用いてｎ型ＩｎＧａＡｓキャップ層１９をエッチングすることによってゲートリセス領域３５を形成する。
このときエッチングはｉ型ＩｎＰエッチング停止層１８で止まる。
【００４２】
次いで、レジストパターンを除去したのち、新たな３層構造のリフトオフ用のレジストパターンを設け、厚さが、例えば、１０ｎｍＴｉ膜、厚さが、例えば、３０ｎｍのＰｔ膜、及び、厚さが、例えば、６００ｎｍのＡｕ膜を順次蒸着したのち、リフトオフ用のレジストパターンを除去することによって、Ｔ型ゲート電極３６を形成することによって本発明の第２の実施の形態の化合物半導体装置の基本構造が得られる。
【００４３】
この様に、本発明の第２の実施の形態においては、自己整合プロセスに逆テーパ状のＲＴＤ素子部３７を利用しているが、この逆テーパ形状は特定の方位の結晶面により形成されるので、ＲＴＤ素子部３７と下部電極３４の第１段目のＴｉ／Ｍｏ／Ａｕ層３２との間隙はＲＴＤ構成層２０の厚さによって規定され、過剰エッチング時間には依存しないので、ＲＴＤ素子部３７と下部電極３４とを再現性良く近接させることができる。
【００４４】
次いで、図９乃至図１１を参照して、本発明の第３の実施の形態の化合物半導体装置の製造工程を説明する。
図９（ａ）参照
まず、上記の第１の実施の形態と全く同様に、半絶縁性ＩｎＰ基板１１上にＭＯＣＶＤ法を用いてＨＥＭＴ構成層１２、ｎ型ＩｎＧａＡｓキャップ層１９、及び、ＲＴＤ構成層２０を順次堆積させる。
【００４５】
次いで、レジストパターン（図示を省略）をマスクとして、リン酸、過酸化水素、水の混合液からなるエッチャントを用いてエッチングすることによってＲＴＤ素子部３９を形成する。
このとき、エッチングはｉ型ＩｎＰエッチング停止層２１で停止するので、さらに、ｉ型ＩｎＰエッチング停止層２１を塩酸、リン酸の混合液で除去する。
【００４６】
図９（ｂ）参照
次いで、レジストパターンを除去したのち、全面にプラズマＣＶＤ法を用いて厚さが、例えば、１００〜２００ｎｍのＳｉＯＮ膜を形成したのち、異方性のドライエッチングを施すことによってサイドウォール４０を形成する。
【００４７】
図１０（ｃ）参照
次いで、レジストパターン（図示を省略）をマスクとして、リン酸、過酸化水素、水の混合液からなるエッチャントを用いてウェット・エッチングを施すことによって、分離溝３１を形成する。
なお、途中に存在するｉ型ＩｎＰエッチング停止層１８，２１は、塩酸、リン酸の混合液で除去するものであり、また、ｉ型ＩｎＧａＡｓバッファ層１３については、例えば、７０ｎｍの深さまでエッチングする。
【００４８】
図１０（ｄ）参照
次いで、レジストパターンを除去したのち、新たなリフトオフ用レジストパターン（図示を省略）を設け、厚さが、例えば、５ｎｍＴｉ膜、厚さが、例えば、１０ｎｍのＭｏ膜、及び、厚さが、例えば、３５ｎｍのＡｕ膜を順次蒸着してＲＴＤ素子部３９及びその近傍を覆うＴｉ／Ｍｏ／Ａｕ層３２を形成する。
【００４９】
図１１（ｅ）参照
次いで、斜め上方向からＡｒイオンミリングを施すことによって、サイドウォール４０の上方に堆積したＴｉ／Ｍｏ／Ａｕ層３２を除去してＴｉ／Ｍｏ／Ａｕ層３２を上下に分離する。
この場合、ｎ型ＩｎＧａＡｓキャップ層１８上に形成されるＴｉ／Ｍｏ／Ａｕ層３２が環状の下部電極の第１段目となり、また、ＲＴＤ素子部３９上に形成されるＴｉ／Ｍｏ／Ａｕ層３２が上部電極の第１段目となる。
【００５０】
図１１（ｆ）参照
以降は、上記の第１の実施の形態と同様に、新たなリフトオフ用レジストパターン（図示を省略）を設け、厚さが、例えば、１０ｎｍＴｉ膜、厚さが、例えば、３０ｎｍのＰｔ膜、及び、厚さが、例えば、２５０ｎｍのＡｕ膜を順次蒸着したのち、リフトオフ用レジストパターンを除去することによってＴｉ／Ｐｔ／Ａｕ層３３を形成する。
【００５１】
この場合、ｎ型ＩｎＧａＡｓキャップ層１８上においては、Ｔｉ／Ｍｏ／Ａｕ層３２とＴｉ／Ｐｔ／Ａｕ層３３とによって下部電極３４を形成することになるが、この下部電極３４の第２段目を構成するＴｉ／Ｐｔ／Ａｕ層３３はＲＴＤ素子部３９の端面から例えば、１．５μｍ離して形成する。
【００５２】
一方、ＲＴＤ素子部３９上に形成されるＴｉ／Ｍｏ／Ａｕ層３２とＴｉ／Ｐｔ／Ａｕ層３３とによって上部電極３８を形成することになる。
また、他方のメサ領域に同時に形成したＴｉ／Ｐｔ／Ａｕ層３３はＨＥＭＴのソース・ドレイン電極となる。
【００５３】
次いで、他方のメサ領域に新たなレジストパターン（図示を省略）をマスクとしてクエン酸、過酸化水素、水の混合液からなるエッチャントを用いてｎ型ＩｎＧａＡｓキャップ層１９をエッチングすることによってゲートリセス領域３５を形成する。
このときエッチングはｉ型ＩｎＰエッチング停止層１８で止まる。
【００５４】
次いで、レジストパターンを除去したのち、新たな３層構造のリフトオフ用のレジストパターンを設け、厚さが、例えば、１０ｎｍＴｉ膜、厚さが、例えば、３０ｎｍのＰｔ膜、及び、厚さが、例えば、６００ｎｍのＡｕ膜を順次蒸着したのち、リフトオフ用のレジストパターンを除去することによって、Ｔ型ゲート電極３６を形成することによって本発明の第３の実施の形態の化合物半導体装置の基本構造が得られる。
【００５５】
この様に、本発明の第３の実施の形態においては、ＲＴＤ素子部３９と下部電極３４の第１段目のＴｉ／Ｍｏ／Ａｕ層３２との間隙はサイドウォール４０の厚さによって規定され、過剰エッチング時間には依存しないので、ＲＴＤ素子部３９と下部電極３４とを再現性良く近接させることができる。
【００５６】
また、サイドウォール４０を用いるとともに、Ａｒイオンミーリングを用いて上下の電極を分離しているので、上記の第１或いは第２の実施の形態の様にＴｉ／Ｍｏ／Ａｕ層３２の堆積時に原料ガスが回り込んでＲＴＤ素子部の側壁を介した短絡が発生する虞がなくなる。
【００５７】
以上、本発明の各実施の形態を説明してきたが、本発明は各実施の形態に記載した構成に限られるものではなく、各種の変更が可能である。
例えば、上記の各実施の形態においては、特定の順序で工程を構成しているが、その内の幾つかの工程は、互いに入れ換えても良いものである。
【００５８】
例えば、上記の第１の実施の形態においては、分離溝の形成工程、下部電極の第１段目の形成工程、及び、下部電極の第２断面の形成工程は入れ換えても良いものであり、また、分離溝は、第２の実施の形態と同じにＲＴＤ素子部の形成前に形成しても良いものである。
【００５９】
また、上記の第２の実施の形態においても、分離溝の形成工程、下部電極の第１段目の形成工程、及び、下部電極の第２断面の形成工程は入れ換えても良いものであり、また、分離溝は、第１の実施の形態と同じにＲＴＤ素子部の形成後に形成しても良いものである。
【００６０】
また、上記の第３の実施の形態においては、分離溝はＴｉ／Ｍｏ／Ａｕ層の堆積直後、Ｔｉ／Ｍｏ／Ａｕ層の分離直後、或いは、Ｔｉ／Ｐｔ／Ａｕ層の堆積直後に行っても良いものである。
【００６１】
また、上記の第１の実施の形態においては、ＲＴＤ素子部上には予めＴｉＷ上部電極が形成されているので、原理的にはこのＴｉＷ上部電極上には、Ｔｉ／Ｍｏ／Ａｕ層及びＴｉ／Ｐｔ／Ａｕ層は必ずしも形成する必要はない。
但し、自己整合プロセスを設けているので、Ｔｉ／Ｍｏ／Ａｕ層は形成されることになる。
【００６２】
また、上記の各実施の形態においては、下部電極をＴｉ／Ｍｏ／Ａｕ層及びＴｉ／Ｐｔ／Ａｕ層の２段構造で構成しているが、必ずしも２段構造に限られるものではなく、３段以上の多層構造で構成しても良いものである。
【００６３】
また、上記の各実施の形態においては、ＨＥＭＴのソース・ドレイン電極を第２段目のＴｉ／Ｐｔ／Ａｕ層で構成しているが、第１段目のＴｉ／Ｍｏ／Ａｕ層で形成しても良いし、Ｔｉ／Ｍｏ／Ａｕ層及びＴｉ／Ｐｔ／Ａｕ層の２段構造で構成しても良いものである。
【００６４】
また、上記の各実施の形態においては、下部電極を環状に形成しているが、必ずしも環状である必要はなく、ＲＴＤ素子部の少なくとも一端に近接して設ければ良いものである。
【００６５】
また、上記の各実施の形態においては、ダイオードをＲＴＤで構成しているが、必ずしもＲＴＤに限られるものではなく、ｐｎ接合ダイオード、ｐｉｎダイオード、或いは、ショットキーバリアダイオードでも良いものであり、ショットキーバリアダイオードの場合には、上部電極をショットキーバリア電極によって形成すれば良い。
【００６６】
また、ｐｎ接合ダイオードを形成する場合には、ｎ型ＩｎＧａＡｓキャップ層１９上にｐ型ＩｎＧａＡｓ層を形成しても良く、ｐｎ接合ダイオード、ｐｉｎダイオード、或いは、ショットキーバリアダイオードの場合には、ＲＴＤ構成層は必要がないものである。
【００６７】
また、上記の各実施の形態においては、主要素子としてＨＥＭＴを用いているが、必ずしもＨＥＭＴである必要はなく、ＨＥＭＴ動作をしない通常のＭＥＳＦＥＴでも良いものである。
【００６８】
さらに、主要素子は、電界効果型化合物半導体素子に限られるものではなく、ヘテロ接合バイポーラトランジスタ（ＨＢＴ）等のバイポーラトランジスタでも良く、或いは、電界効果型化合物半導体素子と組み合わせて用いても良いものである。
【００６９】
また、上記の各実施の形態においては、素子分離を分離溝によって行っているが、必ずしも分離溝に限られるものではなく、酸素イオンを注入して絶縁化した領域により素子分離をしても良いものである。
【００７０】
また、上記の各実施の形態においては、ＩｎＰ基板を用い、ＩｎＧａＡｓ／ＩｎＡｌＡｓ系として説明しているが、これらの材料系に限られるものではなく、ＧａＡｓ基板を用い、ＧａＡｓ／ＡｌＧａＡｓ系等の他の材料系により構成しても良いものである。
【００７１】
ここで、再び、図１を参照して、改めて本発明の詳細な特徴を説明する。
図１参照
（付記１）　第１の化合物半導体層２上に第２の化合物半導体層３が形成され、前記第１の化合物半導体層２上に第１の電極５を設けるとともに、前記第２の化合物半導体層３上に第２の電極４を設けた化合物半導体装置において、前記第１の電極５が、少なくとも前記第２の化合物半導体層３に近接する第１の領域６と、前記第２の化合物半導体層３からの距離が前記第１の領域６よりも遠く且つ第１の領域６に接し、第１の領域６よりも厚い第２の領域７により構成されていることを特徴とする化合物半導体装置。
（付記２）　上記第１の電極５の第１の領域６の厚みが上記第２の化合物半導体多層構造よりも薄く、且つ、前記第１の領域６と前記第２の化合物半導体層３との境界が、上記第２の電極４に対して自己整合的に設けられていることを特徴とする付記１記載の化合物半導体装置。
（付記３）　上記第１の電極５の第１の領域６の厚みが上記第２の化合物半導体層３よりも薄く、且つ、前記第２の化合物半導体層３の断面が逆テーパ状であり、前記第１の領域６と前記第２の化合物半導体層３との境界が、前記第２の化合物半導体層３の頂面に対して自己整合的に設けられていることを特徴とする付記１記載の化合物半導体装置。
（付記４）　上記第１の電極５の第１の領域６の厚みが上記第２の化合物半導体層３よりも薄く、且つ、前記第１の領域６と前記第２の化合物半導体層３との境界に、絶縁性物質からなるサイドウォールが設けられていること特徴とする付記１記載の化合物半導体装置。
（付記５）　上記第２の化合物半導体層３、或いは、上記第１の化合物半導体層２と上記第２の化合物半導体層３との接合面のいずれかにダイオード構造が形成されていることを特徴とする付記１乃至４のいずれか１に記載の化合物半導体装置。
（付記６）　上記ダイオード構造が、共鳴トンネルダイオード、ｐｎ接合ダイオード、ｐｉｎダイオード、或いは、ショットキーバリアダイオードのいずれかであることを特徴とする付記６に記載の化合物半導体装置。
（付記７）　上記第１の化合物半導体層２に、バイポーラトランジスタ或いは電界効果型トランジスタの少なくとも一方が形成されていることを特徴とする付記１乃至６のいずれか１に記載の化合物半導体装置。
（付記８）　付記１または２に記載の化合物半導体装置の製造方法において、上記第２の化合物半導体層３上に設ける第２の電極４にひさし状の張り出し部分を形成したのち、上記第１の電極５を構成する導電材料を上方向から堆積させることで、前記第２の化合物半導体層３と前記第１の電極５との境界を、前記第２の電極４に対して自己整合的に形成することを特徴とする化合物半導体装置の製造方法。
（付記９）　付記４記載の化合物半導体装置の製造方法において、上記第２の化合物半導体層３の側壁に絶縁性物質からなるサイドウォールを設けたのち、上記第１の電極５を構成する導電材料を上方向から堆積させ、ついで、堆積方向に対して斜め方向からイオンミリングを施すことによって、前記サイドウォール上の導電材料を選択的に除去することを特徴とする化合物半導体装置の製造方法。
【００７２】
【発明の効果】
本発明によれば、下部電極を少なくとも２段構造としているので、電極金属より膜厚の薄い半導体能動層に対する下部電極を自己整合的に設けることが可能になり、それにより、寄生抵抗が低減するので、高速動作が可能な優れた化合物半導体装置の実現に寄与するところが大きい。
【図面の簡単な説明】
【図１】本発明の原理的構成の説明図である。
【図２】本発明の第１の実施の形態の化合物半導体装置の途中までの製造工程の説明図である。
【図３】本発明の第１の実施の形態の化合物半導体装置の図２以降の途中までの製造工程の説明図である。
【図４】本発明の第１の実施の形態の化合物半導体装置の図３以降の途中までの製造工程の説明図である。
【図５】本発明の第１の実施の形態の化合物半導体装置の図４以降の製造工程の説明図である。
【図６】本発明の第２の実施の形態の化合物半導体装置の途中までの製造工程の説明図である。
【図７】本発明の第２の実施の形態の化合物半導体装置の図６以降の途中までの製造工程の説明図である。
【図８】本発明の第２の実施の形態の化合物半導体装置の図７以降の製造工程の説明図である。
【図９】本発明の第３の実施の形態の化合物半導体装置の途中までの製造工程の説明図である。
【図１０】本発明の第３の実施の形態の化合物半導体装置の図９以降の途中までの製造工程の説明図である。
【図１１】本発明の第３の実施の形態の化合物半導体装置の図１０以降の製造工程の説明図である。
【図１２】従来のＲＴＤ集積化ＨＥＭＴの概略的断面図である。
【符号の説明】
１　基板
２　第１の化合物半導体層
３　第２の化合物半導体層
４　第２の電極
５　第１の電極
６　第１の領域
７　第２の領域
１１　半絶縁性ＩｎＰ基板
１２　ＨＥＭＴ構成層
１３　ｉ型ＩｎＡｌＡｓバッファ層
１４　ｉ型ＩｎＧａＡｓチャネル層
１５　ｉ型ＩｎＡｌＡｓスペーサ層
１６　ｎ型ＩｎＡｌＡｓ電子供給層
１７　ｉ型ＩｎＡｌＡｓバリア層
１８　ｉ型ＩｎＰエッチング停止層
１９　ｎ型ＩｎＧａＡｓキャップ層
２０　ＲＴＤ構成層
２１　ｎ型ＩｎＰエッチング停止層
２２　ｎ型ＩｎＧａＡｓスペーサ層
２３　ｉ型ＩｎＧａＡｓスペーサ層
２４　ｉ型ＩｎＡｌＡｓ障壁層
２５　ｉ型ＩｎＧａＡｓ井戸層
２６　ｉ型ＩｎＡｌＡｓ障壁層
２７　ｉ型ＩｎＧａＡｓスペーサ層
２８　ｎ型ＩｎＧａＡｓスペーサ層
２９　ＴｉＷ上部電極
３０　ＲＴＤ素子部
３１　分離溝
３２　Ｔｉ／Ｍｏ／Ａｕ層
３３　Ｔｉ／Ｐｔ／Ａｕ層
３４　下部電極
３５　ゲートリセス領域
３６　Ｔ型ゲート電極
３７　ＲＴＤ素子部
３８　上部電極
３９　ＲＴＤ素子部
４０　サイドウォール
５１　半絶縁性ＩｎＰ基板
５２　ＨＥＭＴ構成層
５３　ｎ型キャップ層
５４　ＲＴＤ素子部
５５　上部電極
５６　下部電極
５７　寄生抵抗
５８　ソース電極
５９　ドレイン電極
６０　ゲートリセス領域
６１　Ｔ型ゲート電極
【図１】
2004039784.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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