(57)【要約】【課題】リファレンスセル数を必要最小限に抑えながら選択される記憶セルに応じた基準電流を得て、記憶セルに関わらず読み出し動作の余裕度を一定とすることができる半導体記憶装置を提供すること【解決手段】メモリセルアレイ３からアドレスＹ（Ｘ）により選択された記憶セルがデータ線ＤＢに接続されてデータが読み出され、リファレンス部２からリファレンス線ＲＢに供給される基準値に対して差動増幅器４において差動増幅される。リファレンス部２は、１つのリファレンスセルＲＣと、リファレンスセルＲＣのソース端子に接続されるソース抵抗調整部１を備えて構成され、負荷調整部１は、アドレスＹ（Ｘ）によりリファレンスセルＲＣのソース端子に接続される抵抗値が調整される。ソース抵抗調整部１は、アドレスＹ（Ｘ）に応じて選択される記憶セルの負荷と等価な負荷をリファレンスセルに接続し、常に的確な基準値が供給される。【選択図】　図１
2004039184.tif 000002
【特許請求の範囲】
【請求項１】
データ読み出しの際、記憶セルから読み出されるデータを基準値に対して差動増幅する半導体記憶装置において、
１のリファレンスセルと、
前記記憶セルの選択アドレスに応じて、前記リファレンスセルに接続される第１負荷を調整する負荷調整部とを備え、
前記第１負荷は、前記選択アドレスに応じて選択される前記記憶セルのデータ経路上の第２負荷に対して調整されることを特徴とする半導体記憶装置。
【請求項２】
前記第２負荷は、前記選択アドレスに応じた前記記憶セルのソース端子側の負荷であり、
前記負荷調整部は、前記リファレンスセルのソース端子側に備えられることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記負荷調整部は、
複数の負荷要素を含む負荷要素群と、
前記選択アドレスにより前記負荷要素群から所定の前記負荷要素を選択して前記第１負荷とする選択部とを備えることを特徴とする請求項１に記載の半導体記憶装置。
【請求項４】
複数の前記記憶セルと共通端子との間を接続する共通線路を備え、
前記負荷要素群は、前記共通線路と等価な負荷分布を備えており、
前記選択部は、個々の前記記憶セルが接続される前記共通線路の各接続点に対応する前記負荷要素群の各接続点を、前記リファレンスセルに接続することを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
両端部が共通端子に接続され、２のべき乗数の前記記憶セルが等間隔に接続される共通線路を備え、
前記負荷要素群は、前記記憶セルが接続される前記共通線路上の隣接接続点間の第１負荷要素を、２のべき乗数ごとに順次加算して得られる所定数の第２負荷要素を、直列接続した第１負荷要素群と、前記第１負荷要素群から最大負荷の前記第２負荷要素を除いた第２負荷要素群とを備え、
前記選択部は、前記第１および第２負荷要素群のうち相互に対応する前記第２負荷要素を排他的に選択することを特徴とする請求項３に記載の半導体記憶装置。
【請求項６】
各々、複数の前記記憶セルが接続されている第１および第２ディジット線と、
前記第１ディジット線を介して、非選択の前記記憶セルのみが接続される第１データ線と、
前記第２ディジット線を介して、選択される前記記憶セルが接続される第２データ線と、
前記１のリファレンスセルと前記負荷調整部とを備え、前記第１データ線に接続される第１ロード部と、
前記第１ロード部と同等な構成を有し、前記第２データ線に接続される第２ロード部とを備え、
前記第１及び第２データ線を１対として、読み出し動作を行なうことを特徴とする請求項１乃至５の少なくともいずれか１項に記載の半導体記憶装置。
【請求項７】
各々、複数の前記記憶セルが接続されている第１および第２ディジット線と、
前記第１ディジット線を介して、非選択の前記記憶セルのみが接続される第１データ線と、
前記第２ディジット線を介して、選択される前記記憶セルが接続される第２データ線と、
前記第１データ線に接続されて前記第１データ線に前記基準値を供給する第１ロード部と、
前記第１ロード部と同等な構成を有し、前記第２データ線に接続される第２ロード部と、
前記１のリファレンスセルと前記負荷調整部とを含み、前記基準値に応じたレギュレート電圧を出力するレギュレータ部とを備え、
前記第１及び第２ロード部は、前記レギュレート電圧により制御される第１及び第２負荷部を備えることを特徴とする請求項１乃至５の少なくともいずれか１項に記載の半導体記憶装置。
【請求項８】
複数の読み出し動作モードを備える半導体記憶装置において、
前記複数の読み出し動作モードのうちの所定の読み出し動作モードについて、前記１のリファレンスセルおよび前記負荷調整部を備えることを特徴とする請求項１乃至７の少なくともいずれか１項に記載の半導体記憶装置。
【請求項９】
前記１のリファレンスセルおよび前記負荷調整部を備えるべき前記所定の読み出し動作モードが２以上ある場合、
前記負荷調整部は、前記読み出し動作モード間で共用されることを特徴とする請求項８に記載の半導体記憶装置。
【請求項１０】
前記半導体記憶装置は、不揮発性半導体記憶装置であり、
前記所定の読み出し動作モードは、データ読み出しモード、または、前記データ読み出しモードと、プログラム確認モードまたは消去確認モードのうちの少なくとも何れか一方の読み出し動作モードとであることを特徴とする請求項８に記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置の差動増幅に関するものであり、特に、リファレンスセルからの基準値との比較により記憶データを増幅する半導体記憶装置に関するものである。
【０００２】
【従来の技術】
フラッシュメモリ等に代表される半導体記憶装置においては、データの格納は、メモリセルアレイにマトリクス状に配置されている記憶セルに備えられる不揮発性トランジスタの電流駆動能力により行われる。すなわち、“１”／“０”のデータに対しては、不揮発性トランジスタが電流を流す／流さない、又はより多くの電流を流す／より少ない電流を流す、等の違いにより行なわれる。
【０００３】
そして、不揮発性半導体記憶装置に格納されているデータのセンスは、マトリクス状に配置されている記憶セルを選択し、選択された記憶セルに接続されたディジット線から記憶セルを介して接地電圧ＶＳＳに流れる電流と、リファレンス用ディジット線からリファレンスセルを介して接地電圧ＶＳＳに流れる基準電流との大小関係により行われる。この際、記憶セルと接地電圧ＶＳＳとの間の電流経路は記憶セルの配置位置ごとに異なっており、異なる配線抵抗が記憶セルの不揮発性トランジスタのソース抵抗として付加されることとなる。ソース抵抗は、不揮発性トランジスタの電流駆動能力を制限するように作用するので、ソース抵抗の違いにより記憶セルの電流特性は異なったものとなる。
【０００４】
この影響を排除する構成として、特開平４−６７５００号公報には図１７に示すように、記憶セルの行方向におけるセル数と同一数にて一行のリファレンスセルＲＣ１００乃至ＲＣ１０３を備え、これらのリファレンスセルＲＣ１００乃至ＲＣ１０３の各々に上記の配線抵抗と同じ抵抗値を有する線路を接続し、更に選択された記憶セルと同列の列アドレスに位置するリファレンスセルを選択できるように、列デコード信号Ｙ１００乃至Ｙ１０３で制御されるデコード回路３００乃至３０３を備えたリファレンス部１０００が記載されている。リファレンス部１０００では、選択される記憶セルと同列のリファレンスセルが選択され接地電圧ＶＳＳへの配線抵抗が同一となることにより、選択される記憶セルに応じた基準電流を得て記憶セルに関わらず読み出し動作の余裕度をほぼ一定とするものである。
【０００５】
【発明が解決しようとする課題】
しかしながら、従来技術におけるリファレンス部１０００では、リファレンスセルの数が、メモリセル領域において一行の記憶セル群の数だけ必要となる。半導体記憶装置の記憶容量の増大に伴い、リファレンスセルの数も増加させざるを得ないという問題がある。以下、具体的に問題点を列記する。
【０００６】
動作不良の記憶セルに対してはその救済措置として冗長構成が備えられるが、チップ占有面積の制約からリファレンスセル用の冗長構成は備えられないことが一般的である。そのため、配置数が増大したリファレンスセルにおいて動作不良が発生する確率は増大することとなり、製造時の良品歩留まりを悪化させるおそれがあり問題である。また、リファレンスセル用の冗長構成を備える場合には、リファレンス部の回路規模が増大することとなり、チップサイズが増大してしまうおそれがあり問題である。
【０００７】
また、ソース抵抗として付加される配線抵抗はバランスされるもののリファレンスセル数自体が増加するため、リファレンスセル間、あるいはリファレンスセルと記憶セルとの間での特性のばらつきが増大することとなり、電流比較による読み出し動作の余裕度が減少してしまうおそれがあり問題である。
【０００８】
また、出荷試験時には、個々のリファレンスセルの閾値電圧を調整するために、リファレンスセルごとにプログラム動作を行なう必要がある。多数のリファレンスセルを備えることにより多くの調整時間が必要され、多大な試験時間を必要とするおそれがあり問題である。
【０００９】
また、多数備えられたリファレンスセルを選択するために、デコード回路の回路規模も増大せざるを得ず、またデコード回路に制御信号として供給される列デコード信号の数も増大することとなる。デコード回路の配置領域や列デコード信号の配線領域の増大に伴うチップサイズの増大のおそれがあり問題である。
【００１０】
また、フラッシュメモリ等においては、消去確認（以下、ＥＲＶ）、プログラム確認（以下、ＰＧＭＶ）、読み出し動作（以下、ＲＥＡＤ）等の各種の動作モードがあり、各々の動作モードに閾値電圧の異なるリファレンスセルが必要とされる。そのため、動作モードごとに記憶セルの一行を構成する列アドレス分のリファレンスセルが必要とされるため、リファレンスセルの総数として多大な数のセルが必要となってしまう。デコード回路や列デコード信号とも合わせ、多大な占有面積が必要とされチップサイズが増大してしまう他、各リファレンスセルの特性ばらつきも大きなものとなり、出荷時の試験時間も多大な時間を必要とすることとなり、問題である。
【００１１】
本発明は前記従来技術の問題点を解消するためになされたものであり、リファレンスセル数を必要最小限に抑えながら選択される記憶セルに応じた基準電流を得て、記憶セルに関わらず読み出し動作の余裕度を一定とすることができる半導体記憶装置を提供することを目的とする。
【００１２】
【課題を解決するための手段】
前記目的を達成するために、請求項１に係る半導体記憶装置は、記憶セルから読み出されるデータを差動増幅するための基準値を生成するために、１つのリファレンスセルと、記憶セルの選択アドレスに応じて、リファレンスセルに接続される第１負荷を調整する負荷調整部とを備えることを特徴とする。
【００１３】
請求項１の半導体記憶装置では、選択アドレスにより選択される記憶セルに対して、１つのリファレンスセルから供給される基準値で差動増幅が行なわれる。この際、選択された記憶セルのデータ経路上の第２負荷に対応して、負荷調整分により選択アドレスに応じて調整された第１負荷がリファレンスセルに接続される。
【００１４】
これにより、リファレンスセルの数を必要最小限の数にしながら、選択アドレスに応じて第１負荷を調整することにより、個々の記憶セルに応じた基準値の供給を行なうことができる。
【００１５】
リファレンスセルの数は必要最小限に抑制されるので、動作不良が発生するリファレンスセルの確率を低減することができ、リファレンスセル用の冗長構成を備えなくとも、リファレンスセルの動作不良に伴う製造時の歩留まり低下を抑制することができる。また、リファレンスセル用の冗長構成を備えることによるチップサイズの増大の懸念もない。
【００１６】
また、リファレンスセルの数が必要最小限であることから、複数の基準値を生成する場合にも、個々のリファレンスセルの特性ばらつきの広がりを小さく抑えることができる。動作特性のばらつきの少ないリファレンスセルで構成することができ、個々の基準値のばらつきが抑制され、読み出し時の動作余裕を確保することができる。
【００１７】
更に、出荷試験時等における、リファレンスセルごとの閾値電圧の調整も必要最小限の時間で完了することができ、試験時間の短縮を図ることができる。
【００１８】
また、請求項２に係る半導体記憶装置は、請求項１に記載の半導体記憶装置において、第２負荷は、選択アドレスに応じた記憶セルのソース端子側の負荷であり、負荷調整部は、リファレンスセルのソース端子側に備えられることを特徴とする。これにより、記憶セルのソース抵抗である第２負荷に応じた第１負荷を、リファレンスセルのソース抵抗として接続することができる。記憶セルおよびリファレンスセルの動作特性の基本となるソース端子の電気的状態を、個々に異なるソース抵抗を有する記憶セルに関わらず所定の関係に調整することができ、記憶セルからの読み出しデータに適合した基準値を常時供給することができる。
【００１９】
記憶セルおよびリファレンスセルがＭＯＳトランジスタ等の電圧制御のトランジスタを備えて構成される場合、ソース抵抗に流れるソース電流に応じてトランジスタのバイアス電圧が変化し、電圧電流特性等の動作特性が変化することがある。この場合にも、リファレンスセルのソース端子に記憶セルのソース抵抗に応じた第１負荷を接続することで、両セルへのバイアス電圧の変化量に相関を持たせることができる。
【００２０】
また、請求項３に係る半導体記憶装置は、請求項１に記載の半導体記憶装置において、負荷調整部は、複数の負荷要素を含む負荷要素群と、選択アドレスにより負荷要素群から所定の負荷要素を選択して第１負荷とする選択部とを備えることを特徴とする。
【００２１】
請求項３の半導体記憶装置では、各記憶セルに接続される第２負荷に対応して第１負荷を選択できるように、予め複数の負荷要素を備えて負荷要素群が構成されており、選択部により選択アドレスに応じて所定の負荷要素を選択してやれば第１負荷を選択することができる。
【００２２】
また、請求項４に係る半導体記憶装置は、請求項３に記載の半導体記憶装置において、複数の記憶セルと共通端子との間を接続する共通線路を備え、負荷要素群は、共通線路と等価な負荷分布を備えており、選択部は、個々の記憶セルが接続される共通線路の各接続点に対応する負荷要素群の各接続点を、リファレンスセルに接続することを特徴とする。
【００２３】
請求項４の半導体記憶装置では、複数の記憶セルと共通端子とが共通端子を介して接続される構成を有する際、リファレンスセルと共通端子との接続を、共通線路と等価な負荷分布を有する負荷要素群で接続する。この際、リファレンスセルと負荷要素群との間に選択部を配置して、リファレンスセルを個々の記憶セルが接続される共通線路の各接続点に対応する負荷要素群の各接続点に接続する。
【００２４】
これにより、共通線路上の個々の接続点から共通端子に到る経路が記憶セルごとに異なる場合にも、負荷要素群が、共通線路と等価な負荷分布を有すると共に、選択アドレスに応じて対応する接続点が選択されるので、記憶セルごとに共通線路上の接続点が異なっていても、リファレンスセルは記憶セルに接続される第２負荷に対応する第１負荷を有する負荷要素群の接続点に接続される。
【００２５】
また、請求項５に係る半導体記憶装置は、請求項３に記載の半導体記憶装置において、両端部が共通端子に接続され、２のべき乗数の記憶セルが等間隔に接続される共通線路を備え、負荷要素群は、記憶セルが接続される共通線路上の隣接接続点間の第１負荷要素を、２のべき乗数ごとに順次加算して得られる所定数の第２負荷要素を、直列接続した第１負荷要素群と、第１負荷要素群から最大負荷の第２負荷要素を除いた第２負荷要素群とを備え、選択部は、第１および第２負荷要素群のうち相互に対応する第２負荷要素を排他的に選択することを特徴とする。
【００２６】
第１および第２負荷要素群により負荷要素群が構成されている。第１および第２負荷要素群を構成する第２負荷要素の個数を各々（Ｎ＋１）個および（Ｎ）個とすると、第１負荷要素群は、第１負荷要素を、２０個、２１個、２２個、・・・、２（Ｎ−１）個、２Ｎ個ごとに纏めて得られる（Ｎ＋１）個の第２負荷要素が直列接続されて構成され、第２負荷要素群は、第１負荷要素を、２０個、２１個、２２個、・・・、２（Ｎ−１）個ごとに纏めて得られる（Ｎ）個の第２負荷要素が直列接続されて構成される。第１負荷要素群のうちの２０個、２１個、２２個、・・・、２（Ｎ−１）個の第１負荷要素を纏めた（Ｎ）個の第２負荷要素と、第２負荷要素群の（Ｎ）個の第２負荷要素とは、選択部により、対応する第２負荷要素が排他的に選択される。
【００２７】
これにより、各々（Ｎ）個の第２負荷要素を互いに排他的に選択することにより、選択される記憶セルの共通線路への接続点を境界にして、共通線路の各々の端部に向かう共通線路上の負荷と等価な負荷を構成してリファレンスセルに接続することができる。共通線路の第１負荷要素を２のべき乗数ごとに纏めて得られる第２負荷要素を負荷要素群に備えることにより、少ない負荷要素数と小規模な選択部の構成とにより、共通線路の各接続点の負荷と等価な負荷を有する負荷調整部を備えることができる。
【００２８】
また、請求項６に係る半導体記憶装置は、請求項１乃至５の少なくともいずれか１項に記載の半導体記憶装置において、各々、複数の記憶セルが接続されている第１および第２ディジット線と、第１ディジット線を介して、非選択の記憶セルのみが接続される第１データ線と、第２ディジット線を介して、選択される記憶セルが接続される第２データ線と、１のリファレンスセルと荷調整部とを備え、第１データ線に接続される第１ロード部と、第１ロード部と同等な構成を有し、第２データ線に接続される第２ロード部とを備え、第１及び第２データ線を１対として、読み出し動作を行なうことを特徴とする。
【００２９】
請求項６の不揮発性半導体記憶装置では、非選択の記憶セルのみが接続される第１ディジット線は第１データ線に接続され、選択される記憶セルが第２ディジット線を介して第２データ線に接続され、両データ線を１対として、記憶セルのデータの読み出しが行われる。第１及び第２データ線には、各々、第１及び第２ロード部が接続され、第１ロード部には記憶セルから第２ロード部に至る経路にある負荷と等価な負荷が備えられ、第２ロード部には記憶セルから第１ロード部に至る経路にある負荷と等価な負荷が備えられている。更に、第１および第２ロード部にはデータ読み出しの際の基準値を供給する１つのリファレンスセルおよび負荷調整部が備えられており、第１ロード部から第１データ線に、記憶セルの選択アドレスに応じた基準値が供給される。
【００３０】
これにより、第１ロード部から供給される基準値の経路上の負荷としての第１ディジット線、第１データ線、および第１ロード部自身と、選択される記憶セルからのデータ経路上の負荷としての第２ディジット線、第２データ線、および第２ロード部自身とをバランスさせることができる。更に、選択アドレスに応じて選択される記憶セルごとに異なるデータ経路が形成されて第２ディジット線に接続される第２負荷は、第１ロード部に備えられる負荷調整部により選択アドレスに応じて調整される第１負荷によりバランスされる。非選択の記憶セルのみが接続される第１ディジット線には接続されず、記憶セルが選択される第２ディジット線に対して接続される第２負荷についても、記憶セルを選択する選択アドレスにより、記憶セルごとの第２負荷に応じた第１負荷がリファレンスセルに接続されるので、選択される記憶セルに関わらず、第１および第２データ線を１対としたデータの読み出しの際、基準値を的確に供給することができる。
【００３１】
また、請求項７に係る半導体記憶装置は、請求項１乃至５の少なくともいずれか１項に記載の半導体記憶装置において、各々、複数の記憶セルが接続されている第１および第２ディジット線と、第１ディジット線を介して、非選択の記憶セルのみが接続される第１データ線と、第２ディジット線を介して、選択される記憶セルが接続される第２データ線と、第１データ線に接続されて第１データ線に基準値を供給する第１ロード部と、第１ロード部と同等な構成を有し、第２データ線に接続される第２ロード部と、１のリファレンスセルと負荷調整部を含み、基準値に応じたレギュレート電圧を出力するレギュレータ部とを備え、第１及び第２ロード部は、レギュレート電圧により制御される第１及び第２負荷部を備えることを特徴とする。
【００３２】
請求項７の不揮発性半導体記憶装置では、非選択の記憶セルのみが接続される第１ディジット線は第１データ線に接続され、選択される記憶セルが第２ディジット線を介して第２データ線に接続され、両データ線を１対として、記憶セルのデータの読み出しが行われる。第１及び第２データ線には、各々、第１及び第２ロード部が接続され、第１ロード部は、第１データ線に基準値を供給すると共に記憶セルから第２ロード部に至る経路にある負荷と等価な負荷が備えられ、第２ロード部は、記憶セルから第１ロード部に至る経路にある負荷と等価な負荷が備えられている。更に、レギュレータ部により、記憶セルの選択アドレスに応じた基準値がレギュレート電圧に変換されて第１および第２ロード部の第１および第２負荷部が制御され、選択アドレスに応じた基準値が供給される。
【００３３】
これにより、第１ロード部から供給される基準値の経路上の負荷としての第１ディジット線、第１データ線、および第１ロード部自身と、選択される記憶セルからのデータ経路上の負荷としての第２ディジット線、第２データ線、および第２ロード部自身とをバランスさせることができる。更に、選択アドレスに応じて選択される記憶セルごとに異なるデータ経路が形成されて第２ディジット線に接続される第２負荷は、レギュレータ部に備えられる負荷調整部により選択アドレスに応じて調整される第１負荷によりバランスされる。非選択の記憶セルのみが接続される第１ディジット線には接続されず、記憶セルが選択される第２ディジット線に対して接続される第２負荷についても、記憶セルを選択する選択アドレスにより、記憶セルごとの第２負荷に応じた第１負荷がリファレンスセルに接続されるので、選択される記憶セルに関わらず、第１および第２データ線を１対としたデータの読み出しの際、基準値を的確に供給することができる。
【００３４】
また、リファレンス部は、第１および第２ロード部ごとに備える必要がなく、レギュレータ部に１つ備えられていればよい。半導体記憶装置が多ビット出力構成となり、多数の第１および第２データ線の対が必要となって各々に第１および第２ロード部が接続される場合にも、リファレンス部は１つ備えていればよく必要となるリファレンスセルは１つである。リファレンスセルを多数備える場合に必要となるセル間の特性バラツキを調整する必要もなく好都合である。
【００３５】
また、請求項８に係る半導体記憶装置は、請求項１乃至７の少なくともいずれか１項に記載の半導体記憶装置において、複数の読み出し動作モードのうちの所定の読み出し動作モードについて、１のリファレンスセルおよび負荷調整部を備えることを特徴とする。
【００３６】
また、請求項９に係る半導体記憶装置は、請求項８に記載の半導体記憶装置において、１のリファレンスセルおよび負荷調整部を備えるべき読み出し動作モードが２以上ある場合、負荷調整部は、読み出し動作モード間で共用されることを特徴とする。
【００３７】
これにより、記憶セルごとに異なる第２負荷が接続されることにより読み出し特性が悪影響を受ける読み出し動作モードについて、選択アドレスに応じて、リファレンスセルに接続される第１負荷を調整することができる。全ての読み出し動作モードについて充分な余裕度を有した読み出し特性を得ることができる。また、２以上の読み出し動作モードに対しては、各読み出し動作モードが同時に動作することはないので、負荷調整部を共用することができ、回路規模を圧縮することができる。
【００３８】
また、請求項１０に係る半導体記憶装置は、請求項８に記載の半導体記憶装置において、半導体記憶装置は、不揮発性半導体記憶装置であり、所定の読み出し動作モードは、データ読み出しモード、または、データ読み出しモードと、プログラム確認モードまたは消去確認モードのうちの少なくとも何れか一方の読み出し動作モードとであることを特徴とする。
【００３９】
不揮発性半導体記憶装置において、記憶セルおよびリファレンスセルが不揮発性トランジスタを備えて構成される場合、記憶セルごとに異なる第２負荷が不揮発性トランジスタのソース端子にソース抵抗として接続されることにより、ソース抵抗に流れるソース電流が大きくなるほどソース抵抗に応じて大きな電圧降下が発生し、不揮発性トランジスタのバイアス電圧が変化してトランジスタの電圧電流特性が変動を受ける。従って、比較的大きな電流領域において読み出し動作が行なわれる可能性のある、データ読み出しモード、または、データ読み出しモードおよびプログラム確認モードにおいて、リファレンスセルに接続される第１負荷の調整をすることができれば、記憶セルのトランジスタとリファレンスセルのトランジスタとの電圧電流特性を大電流領域においても合わせることができる。
また、比較的大きな電流領域において消去確認モードが行なわれる場合には、消去確認モードについても、リファレンスセルに接続される第１負荷の調整をすることができれば、記憶セルのトランジスタとリファレンスセルのトランジスタとの電圧電流特性を大電流領域においても合わせることができる。
【００４０】
図１に本発明の原理図を示す。メモリセルアレイ３からアドレスＹ（Ｘ）により選択された記憶セルがデータ線ＤＢに接続されてデータが読み出される。データ線ＤＢに読み出されたデータは、リファレンス部２からリファレンス線ＲＢに供給される基準値と比較され、差動増幅器４において差動増幅される。
【００４１】
リファレンス部２は、１つのリファレンスセルＲＣと、リファレンスセルＲＣのソース端子に接続される負荷調整部１を備えて構成されている。負荷調整部１は、メモリセルアレイ３内の記憶セルを選択するアドレスＹ（Ｘ）によりリファレンスセルＲＣのソース端子に接続される負荷が調整される。負荷調整部１は、メモリセルアレイ３内の記憶セルの配置に応じて記憶セルごとにソース端子に接続される負荷に応じてリファレンスセルＲＣのソース端子に接続される負荷を調整する機能を有している。
【００４２】
これにより、アドレスＹ（Ｘ）に応じて選択される記憶セルのソース端子に接続されている負荷と等価な負荷をリファレンスセルのソース端子に接続することができ、選択される記憶セルに応じて、常に的確な基準値が供給される。
【００４３】
【発明の実施の形態】
以下、本発明の半導体記憶装置について具体化した第１乃至第８実施形態を図２乃至図１６に基づき図面を参照しつつ詳細に説明する。尚、第１乃至第８実施形態においては、半導体記憶装置として不揮発性メモリを例にとり説明する。
【００４４】
図２に示す第１実施形態の回路図では、メモリセルアレイ３１から差動増幅器４へはデータ電流Ｉｄａｔａのデータ経路としてデータ線ＤＢが備えられ、リファレンス部２１から差動増幅器４へはリファレンス電流Ｉｒｅｆの経路としてリファレンス線ＲＢが備えられている。
【００４５】
メモリセルアレイ３１は、記憶セルとして不揮発性トランジスタＭＣ００乃至乃至ＭＣ２ｎがマトリクス状に配置されている。行方向には、Ｘデコーダ１１によりデコードされた行アドレスＸ（０）乃至Ｘ（２）が、不揮発性トランジスタＭＣ００乃至ＭＣ０ｎ、ＭＣ１０乃至ＭＣ１ｎ、ＭＣ２０乃至ＭＣ２ｎのゲート端子に接続されている。
【００４６】
不揮発性トランジスタのドレイン端子は、図２に示す行アドレスＸ（０）とＸ（１）のように、行アドレス方向に隣接する不揮発性トランジスタ間で共通接続されると共に、列アドレスＹ（０）乃至Ｙ（ｎ）により識別されて各トランジスタＭＣｘ０乃至ＭＣｘｎのドレイン端子が各ビット線ＢＬ０乃至ＢＬｎに接続されている。ここで、ｘ＝０、１、２である。
【００４７】
ソース端子は、図２に示す行アドレスＸ（１）とＸ（２）のように、行アドレス方向に隣接するトランジスタ間で共通接続されると共に、列アドレス方向に共通線ＣＬ０、ＣＬ１で共通接続されている。各共通線ＣＬ０、ＣＬ１は、その両端部で基準電圧ＶＳＳに接続されている。図２には、列方向に隣接するソース端子の接続点間あるいは両端部と隣接する接続点との間に、抵抗Ｒ０乃至Ｒ（ｎ＋１）が図示されている。これは共通線ＣＬ０、ＣＬ１の配線抵抗を明示的に表現したものであり抵抗素子が接続されているわけではない。
【００４８】
各ビット線ＢＬ０乃至ＢＬｎは、列デコーダ１２から出力される列アドレスＹ（０）乃至Ｙ（ｎ）によりゲート端子が制御される各ＭＯＳトランジスタＭＹ（０）乃至ＭＹ（ｎ）のソース端子に接続されている。ＭＯＳトランジスタＭＹ（０）乃至ＭＹ（ｎ）のドレイン端子は共通に接続され、ＭＯＳトランジスタＭＺ（０）のソース端子に接続されている。列アドレスＹ（０）乃至Ｙ（ｎ）によりビット線ＢＬ０乃至ＢＬｎのうちの何れか一本が選択されて対応する不揮発性トランジスタが選択される。ＭＯＳトランジスタＭＺ（０）のドレイン端子は、ＭＯＳトランジスタＭＺ（１）のドレイン端子と共通に接続されてデータ線ＤＢを構成している。ＭＯＳトランジスタＭＺ（０）、ＭＺ（１）のゲート端子を制御する信号Ｚ（０）、Ｚ（１）は、例えばセクタアドレスであり、メモリセルアレイ３１内でデータアクセスを行なうセクタを選択する信号である。
【００４９】
メモリセルアレイ３１内の記憶セルからデータの読み出しを行なう場合には、行アドレスＸ（０）乃至Ｘ（２）、列アドレスＹ（０）乃至Ｙ（ｎ）、セクタアドレスＺ（０）、Ｚ（１）の各々を選択して読み出したいデータが記憶されている不揮発性トランジスタを１つ選択する。ここでは、セクタアドレスとしてＺ（０）が選択されているとして説明する。
【００５０】
行アドレスＸ（０）乃至Ｘ（２）の選択により、いずれか一列の不揮発性トランジスタＭＣ００乃至ＭＣ０ｎ、ＭＣ１０乃至ＭＣ１ｎ、またはＭＣ２０乃至ＭＣ２ｎが選択され、これらのトランジスタを介してビット線ＢＬ０乃至ＢＬｎと基準電圧ＶＳＳとの間で電流経路が確立する。基準電圧ＶＳＳに接続されたビット線ＢＬ０乃至ＢＬｎのうちから１本のビット線を選択するために列アドレスＹ（０）乃至Ｙ（ｎ）による選択が行なわれる。これにより、データ線ＤＢから、ＭＯＳトランジスタＭＺ（０）、ＭＹ（０）乃至ＭＹ（ｎ）のうちのいずれか１つのトランジスタを介し、更に対応する不揮発性トランジスタを介して基準電圧ＶＳＳに到る電流経路が確立される。
【００５１】
ここで注意すべきことは、選択される列アドレスＹ（０）乃至Ｙ（ｎ）に応じて、不揮発性トランジスタから基準電圧ＶＳＳに到る共通線ＣＬ０またはＣＬ１の電流経路が異なるということである。
【００５２】
例えば、列アドレスＹ（０）が選択される場合には、共通線ＣＬ０またはＣＬ１の抵抗Ｒ０を介して基準電圧ＶＳＳに至る経路と、抵抗Ｒ１乃至Ｒ（ｎ＋１）を介して基準電圧ＶＳＳに至る経路とが存在し、合成抵抗値は、
Ｒ（Ｙ０）＝Ｒ０／／（Ｒ１＋・・＋Ｒ（ｎ＋１））となる。また、列アドレスＹ（１）が選択される場合には、抵抗Ｒ０およびＲ１を介する経路と、抵抗Ｒ２乃至Ｒ（ｎ＋１）とが存在する。合成抵抗値は、
Ｒ（Ｙ１）＝（Ｒ０＋Ｒ１）／／（Ｒ２＋・・＋Ｒ（ｎ＋１））となる。以下同様に、選択される列アドレスに応じて不揮発性トランジスタと基準電圧ＶＳＳとの間に接続される抵抗値が異なることとなる。
【００５３】
ここで、接続される抵抗値は、不揮発性トランジスタのソース抵抗となるため、不揮発性トランジスタを介してデータ電流Ｉｄａｔａが流れる際に、不揮発性トランジスタの電圧電流特性が変調されてしまうという問題がある。流れる電流が多いほど、ソース抵抗による電圧降下は大きなものとなり、不揮発性トランジスタへの電圧バイアスを減ずる方向に作用する。この効果が選択される不揮発性トランジスタの位置に応じて異なるため、位置、すなわち列アドレスＹ（０）乃至Ｙ（ｎ）に応じてリファレンス電流Ｉｒｅｆに補正をかけることにより、共通線ＣＬ０、ＣＬ１の配線抵抗による変調効果を相殺する必要がある。
【００５４】
リファレンス部２１は、メモリセルアレイ３１の共通線ＣＬ０、ＣＬ１の配線抵抗による変調効果を相殺する機能を、必要最小限のリファレンスセル数である１つのリファレンスセルＲＣで実現している。
【００５５】
リファレンス線ＲＢは、セクタアドレスＺ（０）、Ｚ（１）により選択されるＭＯＳトランジスタＭＺ（０）またはＭＺ（１）と等価なＭＯＳトランジスタＭＺに接続され、ＭＯＳトランジスタＭＺは、行アドレスＹ（０）乃至Ｙ（ｎ）により選択されるＭＹ（０）乃至ＭＹ（ｎ）の何れか１つと等価なＭＯＳトランジスタＭＹが接続されている。各々のＭＯＳトランジスタＭＺ、ＭＹのゲート端子はＺｒｅｆ、Ｙｒｅｆ信号により制御される。ここで、Ｚｒｅｆ、Ｙｒｅｆ信号としてデータの読み出しに応じて活性化される信号を使用すればＭＯＳトランジスタＭＺ、ＭＹをデータの読み出しに同期して制御することができる。また電源電圧ＶＣＣに固定すればＭＯＳトランジスタＭＺ、ＭＹを常時オン状態に維持することができる。何れの方法でも、ＭＯＳトランジスタＭＺ、ＭＹをメモリセルアレイ３１における、ＭＯＳトランジスタＭＺ（０）またはＭＺ（１）、およびＭＹ（０）乃至ＭＹ（ｎ）と等価な負荷とすることができる。
【００５６】
ＭＯＳトランジスタＭＹは、Ｘｒｅｆ信号により制御されるリファレンスセルＲＣのドレイン端子に接続される。リファレンスセルＲＣは、メモリセルアレイ３１に多数配置されている記憶セルの不揮発性トランジスタと等価な不揮発性トランジスタである。メモリセルアレイ３１に配置される不揮発性トランジスタはトランジスタ特性として同等の特性を有して構成されることが一般的であるため、リファレンスセルＲＣとしては１つの不揮発性トランジスタを備えることにより構成することができる。ここで、Ｘｒｅｆ信号は、Ｚｒｅｆ、Ｙｒｅｆ信号と同様に、データの読み出しに応じて活性化される信号でも電源電圧ＶＣＣ等の固定電圧信号でもよい。
【００５７】
リファレンスセルＲＣのソース端子は、負荷調整部１Ａを介して基準電圧ＶＳＳに接続される。負荷調整部１Ａがメモリセルアレイ３１における共通線ＣＬ０、ＣＬ１の配線抵抗による変調効果を相殺する構成である。
【００５８】
リファレンスセルＲＣのソース端子は、行アドレスＹ（０）乃至Ｙ（ｎ）に制御され、選択部を構成する選択トランジスタＭＳ（０）乃至ＭＳ（ｎ）の各ドレイン端子に接続される。選択トランジスタＭＳ（０）乃至ＭＳ（ｎ）の各ソース端子は、共通線ＣＬ０、ＣＬ１と等価な構成を有する、基準電圧ＶＳＳの両端部間を直列接続された抵抗Ｒ０乃至Ｒ（ｎ＋１）で繋いだ負荷要素群の各端子に接続されている。負荷要素群の各端子は、共通線ＣＬ０、ＣＬ１の各接続点に対応しており、各端子から基準電圧ＶＳＳに至る抵抗値が、各接続点から基準電圧ＶＳＳに至る抵抗値と等価に構成されている。
【００５９】
ここで、負荷要素群を構成する抵抗Ｒ０乃至Ｒ（ｎ＋１）は、共通線ＣＬ０、ＣＬ１の各抵抗Ｒ０乃至Ｒ（ｎ＋１）と等価な抵抗値を有する抵抗素子により構成することができる。また、抵抗素子等を備えることに代えて、共通線ＣＬ０、ＣＬ１と同等な配線抵抗を有する配線材料を使用して同等の形状・長さで構成することもできる。更に、上記の抵抗素子と配線材料とを併用して構成することもできる。
【００６０】
更に、選択部における選択トランジスタＭＳ（０）乃至ＭＳ（ｎ）と、メモリセルアレイ３１におけるＭＯＳトランジスタＭＹ（０）乃至ＭＹ（ｎ）とは、同一の列アドレスＹ（０）乃至Ｙ（ｎ）により選択される。そのため、列アドレスにより選択される記憶セルの不揮発性トランジスタのソース端子に接続される抵抗と、リファレンスセルＲＣのソース端子に接続される抵抗とは、列アドレスに関わりなく常に等価な抵抗値を有することとなる。
【００６１】
データ電流Ｉｄａｔａが流れるデータ経路とリファレンス電流Ｉｒｅｆが流れる経路とは常に配線抵抗が等価に維持される。このため、書き込まれたデータに応じた閾値電圧の設定になっている記憶セルの不揮発性トランジスタと、リファレンス電流Ｉｒｅｆを流す閾値電圧の設定に維持されているリファレンスセルＲＣとの電圧電流特性の差に応じた電流差が、データ電流Ｉｄａｔａとリファレンス電流Ｉｒｅｆとして流される。データの読み出し時に差動増幅器４において差動増幅される電流差が、選択される記憶セルに関わらず常に両トランジスタの電圧電流特性差に応じた差となり、常時、十分なデータ読み出し余裕を確保することができる。
【００６２】
ここで、選択部を構成する選択トランジスタＭＳ（０）乃至ＭＳ（ｎ）のオン抵抗は僅少であり、共通線ＣＬ０、ＣＬ１および負荷要素群に付加されている抵抗Ｒ０乃至Ｒ（ｎ＋１）に対して無視できるものとして説明した。しかしながら、不揮発性トランジスタを備えるメモリセルアレイ３１においては、読み出し動作に加えて、消去動作やプログラム動作を備えることが一般的であり、動作モードによっては不揮発性トランジスタのソース端子に印加すべき電圧を基準電圧ＶＳＳ以外の電圧にする必要がある。そのため、共通線ＣＬ０、ＣＬ１と基準電圧ＶＳＳとの間に図示しないＭＯＳトランジスタを備え、共通線ＣＬ０、ＣＬ１を介して不揮発性トランジスタのソース端子に印加される電圧を制御することが行なわれる。従って、共通線ＣＬ０、ＣＬ１から基準電圧ＶＳＳに至る経路にＭＯＳトランジスタのオン抵抗が挿入されることとなり、このオン抵抗と選択トランジスタＭＳ（０）乃至ＭＳ（ｎ）のオン抵抗とを等価の抵抗値にして設定してやれば両者の電流系路上の抵抗値を更に一致させることができる。
【００６３】
第１実施形態によれば、リファレンス部２１に備えるべきリファレンスセルＲＣの数を１つとして必要最小限の数にしながら、列アドレスＹ（０）乃至Ｙ（ｎ）に応じて第１負荷である負荷調整部１Ａの負荷を調整することにより、個々の記憶セルに応じたリファレンス電流Ｉｒｅｆの供給を行なうことができる。
【００６４】
リファレンス部２１に備えられるリファレンスセルＲＣの数は１つであり必要最小限の数に抑制されるので、動作不良が発生するリファレンスセルの確率を低減することができ、リファレンス部２１の冗長構成を備えなくとも、リファレンスセルＲＣの動作不良に伴う製造時の歩留まり低下を抑制することができる。また、リファレンス部２１の冗長構成を備えることによるチップサイズの増大の懸念もない。
【００６５】
また、リファレンス部２１に備えられるリファレンスセルの数が必要最小限であることから、複数のリファレンス部がある場合にも、個々のリファレンスセルの動作特性のばらつきの広がりを小さく抑えることができる。動作特性のばらつきの少ないリファレンスセルで各々のリファレンス部を構成することができ、リファレンス部ごとのリファレンス電流Ｉｒｅｆのばらつきが抑制され、読み出し時の動作余裕を確保することができる。
【００６６】
更に、出荷試験時等における、リファレンスセルごとの閾値電圧の調整も必要最小限の時間で完了することができ、試験時間の短縮を図ることができる。
【００６７】
また、記憶セルの不揮発性トランジスタのソース抵抗である第２負荷に応じて、リファレンスセルＲＣのソース抵抗として第１負荷を接続することができる。記憶セルおよびリファレンスセルの動作特性の基本となるソース端子の電気的状態を、記憶セルごとに異なるソース抵抗に関わらず所定の関係に調整することができ、記憶セルからの読み出しデータに適合したリファレンス電流Ｉｒｅｆを常時供給することができる。
【００６８】
記憶セルおよびリファレンスセルがＭＯＳトランジスタ等の電圧制御のトランジスタを備えて構成される場合、ソース抵抗に流れるソース電流に応じてトランジスタのバイアス電圧が変化し、電圧電流特性等の動作特性が変化することがあるが、リファレンスセルのソース端子に記憶セルのソース抵抗に応じた第１負荷を接続するので、両セルへのバイアス電圧の変化量に相関を持たせることができる。
【００６９】
また、共通線ＣＬ０、ＣＬ１上の個々の接続点から共通端子である基準電圧ＶＳＳに到る経路が記憶セルごとに異なる場合にも、負荷要素群を構成する抵抗Ｒ０乃至Ｒ（ｎ＋１）が共通線ＣＬ０、ＣＬ１と等価な負荷分布を有すると共に、対応する接続点が選択アドレスに応じて選択トランジスタＭＳ（０）乃至ＭＳ（ｎ）により選択されるので、記憶セルごとに共通線ＣＬ０、ＣＬ１の接続点が異なっていても、リファレンスセルＲＣは、記憶セルに接続される第２負荷に対応する第１負荷を有する負荷要素群の接続点に接続される。
【００７０】
尚、以上に説明した効果は、以下に説明する第２乃至第８実施形態においても同様に当てはまる。
【００７１】
図３に示す第２実施形態では、第１実施形態（図２）のリファレンス部２１に代えて、負荷調整部１Ｂを有するリファレンス部２２を備える構成である。
【００７２】
負荷調整部１Ｂは、負荷調整部１Ａ（図１）の負荷要素群を構成する抵抗Ｒ０乃至Ｒ（ｎ＋１）に代えて、負荷要素群として抵抗Ｒ０乃至Ｒ（ｎ／２）およびＲＨＦを備えている。ここで、抵抗ＲＨＦは、ＲＨＦ＝Ｒ（ｎ／２＋１）＋・・・＋Ｒｎである。負荷要素群として共通線ＣＬ０、ＣＬ１の中間点までの抵抗Ｒ０乃至Ｒ（ｎ／２）と等価な抵抗Ｒ０乃至Ｒ（ｎ／２）を備えると共に、中間点以降の抵抗Ｒ（ｎ／２＋１）乃至Ｒｎについては抵抗ＲＨＦとして纏めた構成である。共通線ＣＬ０、ＣＬ１の各接続点が等間隔で配置されており、接続点間の各抵抗Ｒ１乃至Ｒｎが等価な抵抗値を有すると共に、両端部の抵抗Ｒ０、Ｒ（ｎ＋１）も等価な抵抗値を有する場合に適用することができる。
【００７３】
負荷要素群Ｒ０乃至ＲＨＦ間の各端子は、選択トランジスタＭＳ（０）乃至ＭＳ（ｎ／２）が接続されリファレンスセルＲＣに選択的に接続される。共通線ＣＬ０、ＣＬ１の各接続点が等間隔で配置され、両端部から等距離の接続点で同一の構成を有している。このため、負荷要素群の抵抗Ｒ０乃至Ｒ（ｎ／２）間の各端子を接続する選択トランジスタＭＳ（０）乃至ＭＳ（ｎ／２）の制御信号は、共通線ＣＬ０、ＣＬ１の両端子から等距離の接続点を選択する列アドレスのペア（Ｙ（０）とＹ（ｎ））、（Ｙ（１）とＹ（ｎ−１））、（Ｙ（２）とＹ（ｎ−２））、・・・、（Ｙ（ｎ／２）とＹ（ｎ／２＋１））の論理和信号として供給され、何れか一方のアドレスで選択される。
【００７４】
第２実施形態によれば、更に次のような効果が得られる。記憶セルが共通線ＣＬ０、ＣＬ１に等間隔で接続されている場合に、リファレンス部２２の選択部と負荷要素群との構成素子数を第１実施形態の場合に比して略半分に削減することができ、コンパクトな回路構成で負荷調整部１Ｂを構成することができる。小規模な回路構成で記憶セルの配置位置に依存せず常に十分なデータ読み出し余裕を確保することが可能なリファレンス部２２を構成することができる。
【００７５】
図４に示す第３実施形態では、第２実施形態（図３）のリファレンス部２２に代えて、負荷調整部１Ｃを有するリファレンス部２３を備える構成である。
【００７６】
負荷調整部１Ｃは、負荷調整部１Ｂ（図３）の負荷要素群における、基準電圧ＶＳＳ間に備えられる抵抗Ｒ０乃至Ｒ（ｎ／２）、ＲＨＦに代えて、負荷要素群としてリファレンスセルＲＣと基準電圧ＶＳＳとの間に直列に抵抗ＲＡ（０）乃至ＲＡ（ｎ／２）を備えている。また、選択トランジスタＭＳ（０）乃至ＭＳ（ｎ／２−１）が、各抵抗ＲＡ（０）乃至ＲＡ（ｎ／２）間の端子間と基準電圧ＶＳＳとの間に備えられていると共に、選択トランジスタＭＳ（ｎ／２）が、抵抗ＲＡ（ｎ／２）の他端子と基準電圧ＶＳＳとの間に備えられている。各選択トランジスタＭＳ（０）乃至ＭＳ（ｎ／２）のゲート端子は、第２実施形態の場合と同様に制御される。第３実施形態は第２実施形態と同様に、共通線ＣＬ０、ＣＬ１の各接続点が等間隔で配置されており、接続点間のＲ１乃至Ｒｎが等価な抵抗値を有すると共に、両端部の抵抗Ｒ０、Ｒ（ｎ＋１）も等価な抵抗値を有する場合に適用することができる。
【００７７】
負荷要素群の各抵抗ＲＡ（０）乃至ＲＡ（ｎ／２）は、共通線ＣＬ０、ＣＬ１の両端部からの接続点の位置に応じて、順次加算されて接続される。すなわち、例えば、列アドレスＹ（０）またはＹ（ｎ）に対しては、抵抗ＲＡ（０）が選択され、ＲＡ（０）＝Ｒ（Ｙ０）＝Ｒ０／／（Ｒ１＋・・＋Ｒ（ｎ＋１））となる。
列アドレスＹ（１）またはＹ（ｎ−１）に対しては、抵抗ＲＡ（０）とＲＡ（１）が接続され、ＲＡ（０）＋ＲＡ（１）＝Ｒ（Ｙ１）＝（Ｒ０＋Ｒ１）／／（Ｒ２＋・・＋Ｒ（ｎ＋１））となる。
列アドレスＹ（２）またはＹ（ｎ−２）に対しては、抵抗ＲＡ（０）乃至ＲＡ（２）が接続され、ＲＡ（０）＋ＲＡ（１）＋ＲＡ（２）＝Ｒ（Ｙ２）＝（Ｒ０＋Ｒ１＋Ｒ２））／／（Ｒ３＋・・＋Ｒ（ｎ＋１））となる。
【００７８】
図５に示す第４実施形態では、第３実施形態（図４）のリファレンス部２３に代えて、負荷調整部１Ｄを有するリファレンス部２４を備える構成である。
【００７９】
負荷調整部１Ｄは、負荷調整部１Ｃ（図４）の負荷要素群における抵抗ＲＡ（０）乃至ＲＡ（ｎ／２）に代えて、負荷要素群として抵抗ＲＢ（０）乃至ＲＢ（ｎ／２）を備えている。また、選択トランジスタＭＳ（０）乃至ＭＳ（ｎ／２）が、各抵抗ＲＢ（０）乃至ＲＢ（ｎ／２）の端子間に備えられている。各選択トランジスタＭＳ（０）乃至ＭＳ（ｎ／２）のゲート端子は、第２および第３実施形態とは異なり、列アドレスのペア（Ｙ（０）とＹ（ｎ））、（Ｙ（１）とＹ（ｎ−１））、（Ｙ（２）とＹ（ｎ−２））、・・・、（Ｙ（ｎ／２）とＹ（ｎ／２＋１））の論理和信号の反転信号で制御される。このとき、各々の選択トランジスタＭＳ（０）乃至ＭＳ（ｎ／２）が導通して抵抗ＲＢ（０）乃至ＲＢ（ｎ／２）を短絡する。従って、抵抗ＲＢ（０）乃至ＲＢ（ｎ／２）が電流経路に挿入されるのは、列アドレス（Ｙ（０）とＹ（ｎ））、（Ｙ（１）とＹ（ｎ−１））、（Ｙ（２）とＹ（ｎ−２））、・・・、（Ｙ（ｎ／２）とＹ（ｎ／２＋１））が選択される場合となる。
【００８０】
第４実施形態も第２および第３実施形態と同様に、共通線ＣＬ０、ＣＬ１の各接続点が等間隔で配置されており、接続点間のＲ１乃至Ｒｎが等価な抵抗値を有すると共に、両端部の抵抗Ｒ０、Ｒ（ｎ＋１）も等価な抵抗値を有する場合に適用することができる。
【００８１】
負荷要素群の各抵抗ＲＢ（０）乃至ＲＢ（ｎ／２）は、共通線ＣＬ０、ＣＬ１の接続点と両端部との抵抗と等価となる。すなわち、例えば、列アドレスＹ（０）またはＹ（ｎ）に対しては、抵抗ＲＢ（０）が選択され、ＲＢ（０）＝Ｒ（Ｙ０）＝Ｒ０／／（Ｒ１＋・・＋Ｒ（ｎ＋１））となる。
列アドレスＹ（１）またはＹ（ｎ−１）に対しては、抵抗ＲＢ（１）が選択され、ＲＢ（１）＝Ｒ（Ｙ１）＝（Ｒ０＋Ｒ１）／／（Ｒ２＋・・＋Ｒ（ｎ＋１））となる。
列アドレスＹ（２）またはＹ（ｎ−２）に対しては、抵抗ＲＢ（２）が選択され、ＲＢ（２）＝Ｒ（Ｙ２）＝（Ｒ０＋Ｒ１＋Ｒ２））／／（Ｒ３＋・・＋Ｒ（ｎ＋１））となる。
【００８２】
図６に示す第５実施形態では、第３実施形態（図４）のリファレンス部２３に代えて、負荷調整部１Ｅを有するリファレンス部２５を備える構成である。
【００８３】
負荷調整部１Ｅは、負荷調整部１Ｃ（図４）の選択トランジスタＭＳ（０）乃至ＭＳ（ｎ／２）に代えて、各抵抗ＲＡ（０）乃至ＲＡ（ｎ／２）の端子間に選択トランジスタＭＳ（０）乃至ＭＳ（ｎ／２）が備えられている。各選択トランジスタＭＳ（０）乃至ＭＳ（ｎ／２）のゲート端子は、選択トランジスタＭＳ（ｎ／２）のゲート端子が列アドレス（Ｙ（ｎ／２）とＹ（ｎ／２＋１））の論理和信号で制御されると共に、以下、順次論理和信号を加えて論理積をとった信号で制御される。このとき、各々の選択トランジスタＭＳ（０）乃至ＭＳ（ｎ／２）が導通して抵抗ＲＢ（０）乃至ＲＢ（ｎ／２）を短絡する。従って、第３実施形態と同様に、共通線ＣＬ０、ＣＬ１の両端部からの接続点の位置に応じて、抵抗ＲＢ（０）乃至ＲＢ（ｎ／２）が順次加算されて電流経路に挿入される。
【００８４】
図８に示す第６実施形態では、負荷調整部１Ｆを有するリファレンス部２６を備える構成である。
【００８５】
第６実施形態の説明に先立ち、負荷調整部１Ｆの構成を適用するメモリセルアレイ３２を図７に示す。図７では、記憶セル用の不揮発性トランジスタＭＣ０乃至ＭＣ１５の１６組の記憶セルが行アドレスＸで制御される。
【００８６】
各不揮発性トランジスタＭＣ０乃至ＭＣ１５のソース端子は、共通線ＣＬ上に等間隔に備えられた接続点に接続されており、接続点間の抵抗Ｒ１乃至Ｒ１５は同一の抵抗値Ｒである。また、両端部ＶＳＳ（Ｌ）、ＶＳＳ（Ｒ）から隣接する接続点への抵抗Ｒ０、Ｒ１６は、抵抗値ＲＥを有しているものとする。
【００８７】
各不揮発性トランジスタＭＣ０乃至ＭＣ１５のドレイン端子は、ビット線ＢＬ０乃至ＢＬ７およびＢＬ１５乃至ＢＬ８に接続されている。不揮発性トランジスタＭＣ０乃至ＭＣ１５の付番と、接続されるビット線の付番との順序が異なっている。記憶セルをビット線に接続する列アドレスＡ０乃至Ａ３のアドレッシングが単純な昇べき順には配置されておらず、列アドレスＡ３の論理値が“０”と“１”とで切り替わる中間点で折り返す構成となっている。ここで、列アドレスＡ０乃至Ａ３とは、列アドレスＹ（０）乃至Ｙ（ｎ）にデコードされる前のアドレスである。
【００８８】
次に、図８の第６実施形態について説明する。負荷調整部１Ｆは、第１乃至第５実施形態の負荷調整部１Ａ乃至１Ｅに代えて、第１および第２負荷要素群として２組の抵抗列を備えている。
【００８９】
第１の抵抗列は抵抗ＲＣ（０）乃至ＲＣ（３）が直列に接続されている。抵抗ＲＣ（０）乃至ＲＣ（２）は、抵抗値Ｒを順次２のべき乗倍した抵抗値を有しており、各々の抵抗値は、Ｒ、２Ｒ、４Ｒである。抵抗ＲＣ（３）は、抵抗値ＲＥを有している。また、選択トランジスタＭＳ（Ａ０＿）乃至ＭＳ（Ａ２＿）が、各抵抗ＲＣ（０）乃至ＲＣ（２）の端子間に備えられている。各選択トランジスタＭＳ（Ａ０＿）乃至ＭＳ（Ａ２＿）のゲート端子は、列アドレスＡ（０）乃至Ａ（２）の反転信号で制御される。選択された列アドレスＡ（０）乃至Ａ（２）で制御される選択トランジスタＭＳ（Ａ０＿）乃至ＭＳ（Ａ２＿）が非導通となり、抵抗ＲＣ（０）乃至ＲＣ（２）を電流経路に挿入する。図７に示すように、列アドレスＡ（０）乃至Ａ（２）に応じて記憶セルが選択されるが、この選択に合わせて電流経路が設定されることとなる。第１の抵抗列は、共通線ＣＬ上の記憶セルＭＣ７の接続点から端部ＶＳＳ（Ｌ）に向かう電流経路、または記憶セルＭＣ８の接続点から端部ＶＳＳ（Ｒ）に向かう電流経路上の配線抵抗と等価な抵抗を設定することができる。
【００９０】
第２の抵抗列は抵抗ＲＣ（４）乃至ＲＣ（８）が直列に接続されている。抵抗ＲＣ（４）乃至ＲＣ（６）は、抵抗ＲＣ（０）乃至ＲＣ（２）と同様な構成を有しており、抵抗ＲＣ（７）は、更に２のべき乗倍された抵抗値８Ｒを有している。抵抗ＲＣ（８）は、抵抗値ＲＥを有している。また、選択トランジスタＭＳ（Ａ０）乃至ＭＳ（Ａ２）が、選択トランジスタＭＳ（Ａ０＿）乃至ＭＳ（Ａ２＿）と同様に備えられている。但し、各選択トランジスタＭＳ（Ａ０）乃至ＭＳ（Ａ２）のゲート端子は、列アドレスＡ（０）乃至Ａ（２）の正転信号で制御される。第２の抵抗列は第１の抵抗列とは逆に、選択された列アドレスＡ（０）乃至Ａ（２）で制御される選択トランジスタＭＳ（Ａ０）乃至ＭＳ（Ａ２）が導通し、抵抗ＲＣ（４）乃至ＲＣ（６）を短絡する。第２の抵抗列では、第１の抵抗列とは逆方向の電流経路の設定をすることができる。すなわち、共通線ＣＬ上の記憶セルＭＣ７の接続点から端部ＶＳＳ（Ｒ）に向かう電流経路、または記憶セルＭＣ８の接続点から端部ＶＳＳ（Ｌ）に向かう電流経路上の配線抵抗と等価な抵抗を設定することができる。
【００９１】
従って、第１および第２抵抗列により、共通線ＣＬの各接続点から共通線ＣＬの両端部に向かう２つの電流経路上の配線抵抗を設定することができる。第１および第２抵抗列では、配線抵抗を接続点間の抵抗値Ｒを２のべき乗倍ごとにまとめて設定しているので、少数の抵抗で共通線ＣＬの各接続点から基準電圧ＶＳＳへの配線抵抗を設定することができる。
【００９２】
記憶セルが共通線ＣＬに等間隔で接続されている場合に、リファレンス部２６の選択部と負荷要素群との構成素子数を第２乃至第５実施形態の場合に比して更に削減することができ、更にコンパクトな回路構成で負荷調整部１Ｆを構成することができる。小規模な回路構成で記憶セルの配置位置に依存せず常に十分なデータ読み出し余裕を確保することが可能なリファレンス部２６を構成することができる。
【００９３】
第６実施形態によれば、更に次のような効果が得られる。第１および第２負荷要素群である第１および第２の抵抗列（ＲＣ（０）乃至ＲＣ（３）、およびＲＣ（４）乃至ＲＣ（８））により、第２負荷要素である各々の抵抗ＲＣ（０）乃至ＲＣ（２）、およびＲＣ（４）乃至ＲＣ（６）を互いに排他的に選択することにより、選択される記憶セルの共通線ＣＬ（図７）への接続点を境界にして、共通線ＣＬの各々の端部ＶＳＳ（Ｌ）、ＶＳＳ（Ｒ）に向かう共通線ＣＬ上の負荷と等価な負荷を構成してリファレンスセルＲＣに接続することができる。共通線ＣＬの第１負荷要素である抵抗Ｒ１乃至Ｒ１５を、２のべき乗数ごとに纏めて得られる第２負荷要素を負荷要素群に備えることにより、少ない負荷要素数ＲＣ（０）乃至ＲＣ（３）、およびＲＣ（４）乃至ＲＣ（８）と、小規模な選択トランジスタＭＳ（Ａ０＿）乃至ＭＳ（Ａ２＿）、およびＭＳ（Ａ０）乃至ＭＳ（Ａ２）構成とにより、共通線ＣＬの各接続点のインピーダンスと等価なインピーダンスを有する負荷調整部１Ｆを備えることができる。
【００９４】
図９の第７実施形態は、複数の読み出し動作モードを備える場合について、負荷調整部１を有する１つのリファレンス部２７Ａと、固定の負荷抵抗Ｒｒｅｆを有する複数のリファレンス部２７Ｂを備える場合を示している。各リファレンス部２７Ａ、２７Ｂは、セレクタ１（７１）により読み出し動作モードに応じて選択され、リファレンス線ＲＢに接続される。尚、各々のリファレンス部２７Ａ、２７Ｂに備えられているリファレンスセルＲＣ１、ＲＣ２は記憶セルと等価である。
【００９５】
不揮発性半導体記憶装置においては、通常の読み出し動作（ＲＥＡＤモード）の他、不揮発性トランジスタにデータが正しくプログラムされたか否かを確認するプログラム確認のための読み出し動作（ＰＧＭＶモード）、更に不揮発性トランジスタにプログラムされたデータを消去する際、正しく消去されたか否かを確認する消去確認のための読み出し動作（ＥＲＶモード）等の複数の読み出し動作モードを備える場合がある。ここで、ＰＧＭＶモードやＥＲＶモードは不揮発性トランジスタの閾値電圧を変化させる動作であるので、同一のゲート電圧を印加しても動作モード間で電圧電流特性が異なることとなる。従って、ＲＥＡＤモードとは異なるリファレンス部を備えることが必要となり、動作モードごとに異なるリファレンスセルの電圧電流特性を設定する必要がある。
【００９６】
図１０に示すように、リファレンスセルの電圧電流特性は、不揮発性トランジスタのフローティングゲートからキャリアを追い出すＥＲＶモードでは、閾値電圧が浅い特性となる（図１０のＥＲＶカーブ）。これに対して、フローティングゲートにキャリアを注入するＰＧＭＶモードでは、閾値電圧が深い特性となる（図１０のＰＧＭＶカーブ）。ＲＥＡＤモードはこの中間の特性となる（図１０のＲＥＡＤカーブ）。記憶セルの電圧電流特性は、消去動作による“１”が書き込まれた状態では、ＥＲＶカーブより閾値電圧が浅いカーブとなる。プログラム動作による“０”が書き込まれた状態では、ＰＧＭＶカーブより閾値電圧が深いカーブとなる。ここで、記憶セルの電圧電流特性には３つの領域に分けられる。すなわち、ビット線におけるリーク電流が無視できない小電流領域（図１０の▲１▼）、ソース抵抗による影響が無視できない大電流領域（図１０の▲３▼）、そして両領域の中間領域である中電流領域（図１０の▲２▼）である。小電流領域（図１０の▲１▼）は、電圧電流特性の傾きが緩やかであり、ソース抵抗が特性に影響を及ぼさない領域である。中電流領域（図１０の▲２▼）は、ソース抵抗による影響はあるが無視できる領域である。大電流領域（図１０の▲３▼）は、ソース抵抗による影響が大きな領域であり、ソース抵抗の違いにより同一電圧バイアスにおける電流値に大きな開きが出る領域である。
【００９７】
ＥＲＶモードでは、記憶セルの領域▲２▼でＥＲＶカーブとの比較が行なわれるため、ソース抵抗によるデータ電流Ｉｄａｔａのばらつきは僅かであり、選択される記憶セルごとにソース抵抗が異なっていてもデータ電流Ｉｄａｔａとリファレンス電流Ｉｒｅｆとの電流差（図１０の（Ｉ））は僅かとなる。リファレンス部２７Ｂを使用して同等な読み出し余裕度を有してＥＲＶ動作を行なうことができる。
【００９８】
これに対してＲＥＡＤモードでは、記憶セルの領域▲３▼でＲＥＡＤカーブとの比較が行なわれる。領域▲３▼は、ソース抵抗によるデータ電流Ｉｄａｔａのばらつきが大きく現われる領域である。この場合には列アドレスＹ（Ｘ）に応じてリファレンスセルＲＣ１のソース抵抗を調整することができる負荷調整部１を備えたリファレンス部２７Ａを使用することによりデータ電流Ｉｄａｔａとリファレンス電流Ｉｒｅｆとの電流差（図１０の（ＩＩ））を記憶セルに関わらず等価とすることができる。これにより、選択される記憶セルごとにソース抵抗が異なっていても、常に同等な読み出し余裕度を有してＲＥＡＤ動作を行なうことができる。
【００９９】
ＰＧＭＶモードにおいて、記憶セルの領域▲１▼で比較が行なわれる場合は、記憶セルのソース抵抗の違いによる特性の違いは無視できるためソース抵抗によるデータ電流Ｉｄａｔａのばらつきは無視でき、選択される記憶セルごとにソース抵抗が異なっていてもデータ電流Ｉｄａｔａとリファレンス電流Ｉｒｅｆとの電流差（図１０の（ＩＩＩ））を無視することができる。リファレンス部２７Ｂを使用して同等な読み出し余裕度を有してＰＧＭＶ動作を行なうことができる。
【０１００】
領域▲１▼を越えて領域▲２▼更には領域▲３▼で比較が行なわれる場合には、ソース抵抗によるデータ電流Ｉｄａｔａのばらつきが大きく現われる。しかしながら、ソース抵抗の影響による電圧電流特性の変調は電流が制限される方向であり、データ電流Ｉｄａｔａとリファレンス電流Ｉｒｅｆとの電流差（図１０の（ＩＩＩ））が広がる方向となる。従って、この場合においてもリファレンス部２７Ｂを使用して同等な読み出し余裕度を有してＥＲＶ動作を行なうことができる。
【０１０１】
図１１の第７実施形態の第１変形例は、複数の読み出し動作モードを備える場合について、負荷調整部１によりリファレンス電流Ｉｒｅｆが調整されるリファレンス部２７Ｃを複数備える場合を示している。リファレンス部２７Ｃはリファレンス部２７Ａに代えて、セレクタ２（７２）により負荷調整部１を共用する構成である。セレクタ２（７２）はセレクタ１（７１）と同様に、読み出し動作モードに応じて接続すべきリファセンス部２７Ｃを選択する。
【０１０２】
図１０のＰＧＭＶモードにおいて領域▲３▼で比較が行なわれる場合、データ電流Ｉｄａｔａとリファレンス電流Ｉｒｅｆとの電流差を記憶セルに関わらず等価にするために、ＰＧＭＶモードにおいても列アドレスＹ（Ｘ）に応じてリファレンスセルＲＣ１のソース抵抗を調整することができる負荷調整部１を備えたリファレンス部２７Ｃを使用すればよい。ＲＥＡＤモードとＰＧＭＶモードとは同時に動作することはないので、負荷調整部１を両モードで共用することができる。
【０１０３】
図１２の第７実施形態の第２変形例は、第１変形例に加えてリファレンス部２７Ａを備える構成である。リファレンス部２７Ａは、ＲＥＡＤモード用に使用し、リファレンス部２７Ｃは、ＰＧＭまたはＥＲモードに使用する。複数バンク品においては、ＲＥＡＤモードとＰＧＭまたはＥＲモードとが、バンク間で同時に行なわれる場合がある。ＲＥＡＤモードについてはリファレンス部２７Ａを使用して、また、ＰＧＭまたはＥＲモードについてはセレクタ２（７２）で切り替えることにより負荷調整部１を動作モードに応じたリファレンス部２７Ｃに接続して、各々の動作モードに応じてリファレンス電流Ｉｒｅｆを的確に調整することができる。
【０１０４】
第７実施形態によれば、更に次のような効果が得られる。記憶セルごとに異なる第２負荷が接続されることにより読み出し特性が悪影響を受ける読み出し動作モードについて、列アドレスＹ（Ｘ）に応じてリファレンスセルＲＣ１に接続される第１負荷を調整することができるリファレンス部２７Ａを備えることができる（図９）。全ての読み出し動作モードについて充分な余裕度を有した読み出し特性を得ることができる。また、２以上の読み出し動作モードに対して各々リファレンス部２７Ｃを備える場合、各リファレンス部２７Ｃが同時に動作することはないので、リファレンス部２７Ｃ間で負荷調整部１を共用することができる。リファレンス部の回路規模を圧縮することができる。
【０１０５】
不揮発性半導体記憶装置において、記憶セルおよびリファレンスセルが不揮発性トランジスタを備えて構成される場合、記憶セルごとに異なる第２負荷が不揮発性トランジスタのソース端子にソース抵抗として接続されることにより、ソース抵抗に流れるソース電流が大きくなるほどソース抵抗に応じて大きな電圧降下が発生し、不揮発性トランジスタのバイアス電圧が変化してトランジスタの電圧電流特性が変動を受ける。従って、比較的大きな電流領域において読み出し動作が行なわれる可能性のある、ＲＥＡＤモード、または、ＲＥＡＤモードおよびＰＧＭＶモードにおいて、リファレンスセルに接続される第１負荷の調整をすることができ、記憶セルのトランジスタとリファレンスセルのトランジスタとの電圧電流特性を大電流領域においても合わせることができる。
【０１０６】
また、ＥＲＶモードにおいて、記憶セルとの比較を行なう閾値電圧が、記憶セルの電圧電流特性についてソース抵抗による影響が無視できない大電流領域（図１０の▲３▼）にある場合、ＲＥＡＤモードにおけるリファレンスセルのソース端子に加えて、ＥＲＶモードにおけるリファレンスセルのソース端子にも負荷調整部１を接続することが有効である。これにより、ＥＲＶモードにおいてデータ電流Ｉｄａｔａとリファレンス電流Ｉｒｅｆとの電流差を記憶セルに関わらず等価とすることができる。
【０１０７】
リファレンス電流Ｉｒｅｆを供給するリファレンス部のうち、記憶セルに接続される配線負荷の違いによる影響を受ける動作モードについて、負荷調整部１を備えてやればよく、更に、負荷調整部１をリファレンスセル部間で共用することができる。小規模な回路構成により、選択される記憶セルに応じてリファレンスセルに接続される負荷を調整することができる。
【０１０８】
図１２乃至１６に示す第８実施形態では、差動増幅器４に接続されるデータ電流Ｉｄａｔａとリファレンス電流Ｉｒｅｆとの電流経路の負荷の対称性を図った構成である。
【０１０９】
図１２に回路ブロック図を示す。メモリセルアレイ３３は、２つのセクタＳＥＣ０、ＳＥＣ１で構成されているものとする。セクタＳＥＣ０が選択され制御信号Ｓ０が活性化されて、スイッチトランジスタＱＳ０が導通する。また、ワード線ＷＬ０により選択された記憶セルＭＣ００乃至ＭＣ０３が、各ローカルビット線ＬＢＬ００乃至ＬＢＬ０３と共通線ＣＬ００とを接続する。更に共通線ＣＬ００がスイッチトランジスタＱＳ０を介して基準電圧ＶＳＳに接続されデータ経路が形成される。ローカルビット線ＬＢＬ００乃至ＬＢＬ０３は、制御信号ＳＥＣＹ００乃至ＳＥＣＹ０３に選択されるセクタスイッチＳＳ００乃至ＳＳ０３を介して、グローバルビット線ＧＢＬ０またはＧＢＬ１に接続される。
【０１１０】
セクタスイッチＳＳ００乃至ＳＳ０３によるローカルビット線の選択に合わせて、制御信号ＳＥＣＹ１０乃至ＳＥＣＹ１３が同時に活性化され、隣接する非選択のセクタＳＥＣ１内の同様の位置関係にあるローカルビット線ＬＢＬ１０乃至ＬＢＬ１３がグローバルビット線ＧＢＬ１またはＧＢＬ０に接続される。非選択セクタＳＥＣ１内のローカルビット線は、選択セクタＳＥＣ０内のローカルビット線と同数の記憶セルが接続されており、セクタ内の位置関係も等価であるので、周囲環境との物理パラメータも等価であり、等価の負荷を有している。また、両ローカルビット線が接続されるグローバルビット線は、隣接配置されているので、周囲環境からの物理パラメータが等価である。
【０１１１】
選択された記憶セルが接続されていないデータ線にリファレンス電流Ｉｒｅｆを流すロード部２８が接続される読み出し用のデータバス線ＤＢ０、ＤＢ１は、パス制御信号ＰＧＣにより制御されるパストランジスタＰＧ０、ＰＧ１を介してグローバルビット線ＧＢＬ０、ＧＢＬ１に接続される。ロード部２８は、データバス線ＤＢ０、ＤＢ１の各々に対して、負荷ＬＤ、リファレンスセルＲＣ（０）、ＲＣ（１）、スイッチトランジスタＱＳＬ（０）、ＱＳＬ（１）を備えている。更に、リファレンスセルＲＣ（０）、ＲＣ（１）と、スイッチトランジスタＱＳＬ（０）、ＱＳＬ（１）との間には、列アドレスＹ（ｘ）に応じて調整される負荷調整部１が備えられている。
【０１１２】
ここで、負荷ＬＤは、メモリセルアレイ３３内のローカルビット線およびグローバルビット線からパストランジスタを介してデータバス線ＤＢ０、ＤＢ１に至る経路上に存在する負荷ＬＤと同等の負荷ＬＤである。また、負荷調整部１により調整される負荷は、選択される記憶セルのソース端子が接続される共通線の配線負荷と等価な負荷であり、選択される記憶セルの位置を指定する列アドレスＹ（Ｘ）に応じて等価な負荷をリファレンスセルのソース端子に接続する。
【０１１３】
図１３にロード部の具体例２８Ａ、２８Ｂを示す。データバス線ＤＢ０、ＤＢ１の各々に同等なロード部分が接続されている。各ロード部分は、リファレンスロード部８１、８２と、スイッチトランジスタＱＳＬ０、ＱＳＬ１を有する選択スイッチ部８３、８４とを備えている。
【０１１４】
リファレンスロード部８１、８２は、リファレンスセルＲＣ（０）、ＲＣ（１）と、負荷ＬＤとしてトランジスタＰＧＬ０とＳＳＬ０、ＰＧＬ１とＳＳＬ１とを備えて構成されている。ここで、トランジスタＳＳＬ０とＳＳＬ１は、ローカルビット線とグローバルビット線とを接続するセクタスイッチ（図１２におけるＳＳ００乃至ＳＳ１３）と等価なトランジスタである。また、トランジスタＰＧＬ０とＰＧＬ１は、パストランジスタＰＧ０、ＰＧ１と等価なトランジスタである。これらのトランジスタのゲートに電源電圧ＶＣＣを印加することにより、ローカルビット線からデータバス線ＤＢ０、ＤＢ１に至る経路に存在するトランジスタと等価な負荷ＬＤを構成している。尚、リファレンスセルＲＣ（０）、ＲＣ（１）のゲート端子には、スイッチトランジスタＱＳＬ０、ＱＳＬ１を開閉制御するリファレンス選択信号Ｙ０１、Ｙ００、あるいはこれらの信号と同相の信号により制御することができる。または、電源電圧ＶＣＣを印加して常時導通状態としておくこともできる。
【０１１５】
ここで、リファレンス選択信号Ｙ０１、Ｙ００は、選択された記憶セルとのデータ経路が確立されるグローバルビット線ＧＢＬ０、ＧＢＬ１に対する相補なグローバルビット線ＧＢＬ１、ＧＢＬ０にリファレンス電流Ｉｒｅｆを供給する信号である。グローバルビット線ＧＢＬ０をデータ経路とする制御信号ＳＥＣＹ００、０１、１２、１３の論理和出力として、論理和ゲート８６からリファレンス選択信号Ｙ００が選択され、グローバルビット線ＧＢＬ１にリファレンス電流Ｉｒｅｆを供給する。またグローバルビット線ＧＢＬ１をデータ経路とする制御信号ＳＥＣＹ０２、０３、１０、１１の論理和出力として、論理和ゲート８５からリファレンス選択信号Ｙ０１が選択され、グローバルビット線ＧＢＬ０にリファレンス電流Ｉｒｅｆを供給する。
【０１１６】
図１４は第８実施形態の変形例である。ロード部２８に代えて、ロード部２９とロード部２９を制御するレギュレータ部３０を備えて構成される。
【０１１７】
ロード部２９はロード部２９と同様に、負荷ＬＤと、スイッチトランジスタＱＳＬ（０）、ＱＳＬ（１）を備えると共に、リファレンスセルＲＣ（０）、ＲＣ（１）に代えて、電圧制御電流源ＩＲＦ（０）、ＩＲＦ（１）を備えて構成される。また、レギュレータ部３０は、リファレンスセルＲＣ（２）、スイッチトランジスタＱＳＲ０とを有してリファレンス電流Ｉｒｅｆを生成すると共に、リファレンス電流Ｉｒｅｆを電圧値に変換する電流電圧変換部８７を備えている。リファレンスセルＲＣ（２）とスイッチトランジスタＱＳＲ０との間には、列アドレスＹ（Ｘ）に応じて負荷が調整される負荷調整部１が備えられている。電流電圧変換部８７から出力されるリファレンス電流Ｉｒｅｆに応じたレギュレート電圧が電圧制御電流源ＩＲＦ（０）、ＩＲＦ（１）を制御することにより、リファレンス電流Ｉｒｅｆに相当する電流がロード部２９から出力される。スイッチトランジスタＱＳＬ（０）、ＱＳＬ（１）は、ロード部２８（図１２）と同様に択一的に選択される。一方、リファレンスセルＲＣ（２）およびスイッチトランジスタＱＳＲ０は、読み出し動作においては常に選択され、常時リファレンス電流Ｉｒｅｆを生成する。
【０１１８】
図１５には、第８実施形態の変形例についての第１具体例を示す。ロード部２９Ａは、ロード部２８Ａ、２８Ｂ（図１３）と同様に、リファレンスロード部８８、８９と、スイッチトランジスタＱＳＬ０、ＱＳＬ１を有する選択スイッチ部８３、８４とを備えている。リファレンスロード部８８、８９はリファレンスロード部８１、８２とは異なり、リファレンスセルＲＣ（０）、ＲＣ（１）に代えてレギュレート電圧Ｉ＿ｂｉａｓで制御される負荷トランジスタＱＬＬ０、ＱＬＬ１が備えられている。尚、この負荷トランジスタＱＬＬ０、ＱＬＬ１は、後述するレギュレータ部３０Ａの負荷トランジスタＱＬＲ０と等価の構成である。
【０１１９】
リファレンスセルＲＣ（２）を含むレギュレータ部３０Ａには、選択スイッチ部９０、リファレンスロード部９１、およびバイアス部９２を備えている。また、レギュレータ部３０Ａは、リファレンス電流Ｉｒｅｆを生成する基準電流生成部（図１５中、レギュレータ部３０Ａの左側）と、リファレンス電流Ｉｒｅｆをレギュレート電圧Ｉ＿ｂｉａｓに変換するレギュレート電圧生成部（図１５中、レギュレータ部３０Ａの右側）で構成されている。
【０１２０】
選択スイッチ部９０とリファレンスロード部９１との間には、列アドレスＹ（Ｘ）に応じて負荷が調整される負荷調整部１が備えられている。列アドレスＹ（Ｘ）により選択される記憶セルに接続される配線負荷に応じた負荷をリファレンスセルＲＣ（２）に接続する機能を有している。ここで、調整すべき負荷は、記憶セルのソース端子に接続される負荷に応じてリファレンスセルのソース端子に接続される負荷であり、負荷調整部１をリファレンスセルに備えてやればよい。また、レギュレータ部３０Ａにおけるリファレンス電流Ｉｒｅｆの電流ミラー特性を確保するため、負荷トランジスタＱＬＲ０にも備える構成としてもよい。
【０１２１】
選択スイッチ部９０、リファレンスロード部９１の構成は、ロード部２８Ａ、２８Ｂの選択スイッチ部８３、８４、リファレンスロード部８１、８２と基本的に同様である。異なる点は、選択スイッチ部９０のスイッチトランジスタＱＳＲ０、ＱＳＲ１のゲート端子が電源電圧ＶＣＣに接続されている点、及びリファレンスロード部９１のレギュレート電圧生成部において、リファレンスセルに代えて負荷トランジスタＱＬＲ０が挿入されている点である。スイッチトランジスタＱＳＲ０、ＱＳＲ１への電源電圧ＶＣＣ印加は、読み出し時、レギュレータ部３０Ａを常時活性化しておくためであり、負荷トランジスタＱＬＲ０への置き換えは、レギュレート電圧Ｉ＿ｂｉａｓを生成するためである。バイアス部９２は、基準電流生成部で生成したリファレンス電流Ｉｒｅｆを、レギュレート電圧生成部にミラーするための電流ミラー部（トランジスタＱＭＲ０、ＱＭＲ１）を備えている。
【０１２２】
レギュレータ部３０Ａのレギュレート電圧生成部において、ミラーされたリファレンス電流Ｉｒｅｆに応じたレギュレート電圧Ｉ＿ｂｉａｓを生成するために、負荷トランジスタＱＬＲ０のゲート端子と、電流ミラー部ＱＭＲ１のドレイン端子とが接続されている。電流ミラー部を構成するトランジスタＱＭＲ１が飽和状態で動作している場合には、電流ミラー部のトランジスタＱＭＲ１は高出力インピーダンス状態で動作する。ドレイン電圧に依存せずリファレンス電流Ｉｒｅｆに略等しい電流に維持できるので、この電流Ｉｒｅｆが負荷トランジスタＱＬＲ０にも流れるようにレギュレート電圧Ｉ＿ｂｉａｓが制御されることとなる。このレギュレータ電圧Ｉ＿ｂｉａｓが、ロード部２９Ａの負荷トランジスタＱＬＬ０、ＱＬＬ１のゲート端子に入力される。
【０１２３】
図１６には、第８実施形態の変形例についての第２具体例を示す。基本的な構成については第１具体例（図１５）と同様であるので、ここでの説明は省略する。第２具体例では、レギュレート電圧Ｉ＿ｂｉａｓを生成するため、レギュレータ部３０Ｂにオペアンプ部９３を備えている。オペアンプ部９３は、入力差動対トランジスタＱＰ１、ＱＰ２と能動負荷トランジスタＱＮ１、ＱＮ２とで構成されており、スイッチトランジスタＱＮ３、ＱＮ４で活性化されると、電流源トランジスタＱＰ３からのバイアス電流が流れることによりオペアンプ動作を行っている。入力差動対トランジスタＱＰ１、ＱＰ２には、リファレンスロード部９１における記憶セルのドレイン電位と負荷トランジスタのドレイン電位とが入力されており、両電位が同等の電位になるようにレギュレート電圧Ｉ＿ｂｉａｓが制御される。
【０１２４】
以上に説明したように、図１２および図１３の第８実施形態によれば、第１ロード部であるロード部２８Ａまたは２８Ｂ（図１３）はリファレンスロード部８１、８２（図１３）がリファレンスセルＲＣ（０）、ＲＣ（１）を含んでリファレンス電流Ｉｒｅｆを供給する。経路上には、負荷として第１ディジット線であるローカルビット線およびグローバルビット線ＧＢＬ０またはＧＢＬ１（図１２）、第１データ線であるデータバス線ＤＢ０またはＤＢ１（図１２）、およびロード部２８Ａまたは２８Ｂ自身が接続されている。また、選択される記憶セルからのデータ経路には、経路上の負荷として第２ディジット線であるローカルビット線およびグローバルビット線ＧＢＬ１またはＧＢＬ０（図１２）、第２データ線であるデータバス線ＤＢ１またはＤＢ０（図１２）、およびロード部２８Ｂまたは２８Ａ自身が接続されている。両経路上の負荷が等価であることにより経路上の負荷をバランスさせることができる。
【０１２５】
更に、列アドレスＹ（Ｘ）に応じた記憶セルごとに異なるローカルビット線が第２ディジット線として接続され共通線ＣＬ００上の配線抵抗である第２負荷が接続される。この第２負荷は、ロード部２８Ａまたは２８Ｂに備えられる負荷調整部１において列アドレスＹ（Ｘ）に応じて調整される第１負荷によりバランスされる。非選択の記憶セルのみが接続される第１ディジット線には接続されず、記憶セルが選択される第２ディジット線に対して接続される第２負荷についても、記憶セルを選択する列アドレスＹ（Ｘ）に応じて、記憶セルごとの第２負荷に応じた第１負荷がロード部２８Ａまたは２８Ｂに接続される。選択される記憶セルに関わらず、経路上に存在する負荷を記憶セル側とリファレンスセル側とで理想的に同等とすることができ、データバス線ＤＢ０およびＤＢ１を１対としたデータの読み出しの際、リファレンス電流Ｉｒｅｆを的確に供給することができる。
【０１２６】
また、図１４乃至図１６の第８実施形態の変形例によれば、第１ロード部であるロード部２９（図１４）、２９Ａ（図１５、１６）は、リファレンスロード部８８、８９（図１５）が負荷トランジスタＱＬＬ０、ＱＬＬ１を含んでリファレンス電流Ｉｒｅｆを供給する。経路上には、負荷として第１ディジット線であるローカルビット線およびグローバルビット線ＧＢＬ０またはＧＢＬ１（図１４）、第１データ線であるデータバス線ＤＢ０またはＤＢ１（図１４）、およびロード部２９、２９Ａ自身が接続されている。また、選択される記憶セルからのデータ経路には、経路上の負荷として第２ディジット線であるローカルビット線およびグローバルビット線ＧＢＬ１またはＧＢＬ０（図１４）、第２データ線であるデータバス線ＤＢ１またはＤＢ０（図１４）、およびロード部２９、２９Ａ自身が接続されている。両経路上の負荷が等価であることにより経路上の負荷をバランスさせることができる。
【０１２７】
更に、列アドレスＹ（Ｘ）に応じた記憶セルごとに異なるローカルビット線が第２ディジット線として接続され共通線ＣＬ００上の配線抵抗である第２負荷が接続される。この第２負荷は、レギュレータ部３０（図１４）、３０Ａ（図１５）、３０Ｂ（図１６）に備えられる負荷調整部１において列アドレスＹ（Ｘ）に応じて調整される第１負荷によりバランスされる。非選択の記憶セルのみが接続される第１ディジット線には接続されず、記憶セルが選択される第２ディジット線に対して接続される第２負荷についても、記憶セルを選択する列アドレスＹ（Ｘ）に応じて、記憶セルごとの第２負荷に応じた第１負荷が接続される。選択される記憶セルに関わらず、経路上に存在する負荷を記憶セル側とリファレンスセル側とで理想的に同等とすることができ、データバス線ＤＢ０およびＤＢ１を１対としたデータの読み出しの際、リファレンス電流Ｉｒｅｆを的確に供給することができる。
【０１２８】
また、負荷調整部１はロード部２９、２９Ａごとに備える必要がなく、レギュレータ部３０、３０Ａ、３０Ｂに１つ備えられていればよい。半導体記憶装置が多ビット出力構成となり、多数のデータバス線対が必要となって各々にロード部２９、２９Ａが接続される場合にも、負荷調整部１は１つ備えていればよく、必要となるリファレンスセルは１つである。リファレンスセルを多数備える場合に必要となるセル間の特性バラツキを調整する必要もなく好都合である。
【０１２９】
また、第８実施形態のその他の効果として以下の効果を得ることができる。すなわち、１対のグローバルビット線ＧＢＬ０とＧＢＬ１が隣接して配置されるように設定すれば、一方のグローバルビット線に印加されたノイズは、他方のグローバルビット線にも伝播され隣接するグローバルビット線間で、同等のノイズが乗る。データバス線ＤＢ０、ＤＢ１間の負荷がバランスしていることと相俟って、読み出し動作において印加される同等のノイズの伝播または減衰特性も同等となりノイズの影響を相殺することができる。
【０１３０】
また、製造バラツキや、チップあるいはウェハ面内バラツキ等に関わらず、データバス線ＤＢ０、ＤＢ１を１対とする読み出し動作を確実に行なうことができる。
【０１３１】
また、リファレンスセルＲＣ（０）、ＲＣ（１）（図１２）、ＲＣ（２）（図１４）は、メモリセルアレイ３３とは異なる配置領域に配置することもできる。これにより、リファレンスセルＲＣ（０）、ＲＣ（１）、ＲＣ（２）にはプログラム時等に記憶セルＭＣ００乃至ＭＣ１３に印加される電圧ストレスは印加されずリファレンスセルＲＣ（０）、ＲＣ（１）、ＲＣ（２）の特性変動は招来されないため、安定したリファレンス電流Ｉｒｅｆを維持することができる。
【０１３２】
尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。
例えば、本実施形態においては、不揮発性半導体記憶装置を例に説明をしたが、本発明はこれに限定されるものではなく、データ読み出しの際、記憶セルに流れるデータ電流とリファレンスセルに流れるリファレンス電流とを比較して差動増幅を行なう構成の半導体記憶装置、更には、電流に応じて生成される電圧を比較して差動増幅を行なう構成の半導体記憶装置等においても同様に適用することができる。
【０１３３】
また、調整すべき負荷を共通線ＣＬ０、ＣＬ１、ＣＬにおける配線抵抗として説明したが、本発明はこれに限定されるものではなく、ＭＯＳトランジスタＭＹ（０）乃至ＭＹ（ｎ）のドレイン端子や、ＭＯＳトランジスタＭＺ（０）、ＭＺ（１）のドレイン端子等のその他の共通端子についても同様な負荷調整を行なうこともできる。
【０１３４】
また、負荷調整部１をリファレンス部２７Ｃ間で共用するためのセレクタ２（７２）は必ずしも備える必要はない。各リファレンス部２７Ｃと負荷調整部１とを直結する構成とすることもできる。リファレンス部２７Ｃ内のＭＯＳトランジスタまたはリファレンスセルの少なくとも何れか１つのゲート端子を制御することにより、リファレンス電流Ｉｒｅｆの電流径路を選択的に確立する構成とすることによっても負荷調整部１の共用は可能である。
【０１３５】
（付記１）　データ読み出しの際、記憶セルから読み出されるデータを基準値に対して差動増幅する半導体記憶装置において、
１のリファレンスセルと、
前記記憶セルの選択アドレスに応じて、前記リファレンスセルに接続される第１負荷を調整する負荷調整部とを備え、
前記第１負荷は、前記選択アドレスに応じて選択される前記記憶セルのデータ経路上の第２負荷に対して調整されることを特徴とする半導体記憶装置。
（付記２）　前記第２負荷は、前記選択アドレスに応じた前記記憶セルのソース端子側の負荷であり、
前記負荷調整部は、前記リファレンスセルのソース端子側に備えられることを特徴とする付記１に記載の半導体記憶装置。
（付記３）　前記第１負荷は、前記第２負荷と等価であることを特徴とする付記１に記載の半導体記憶装置。
（付記４）　前記負荷調整部は、
複数の負荷要素を含む負荷要素群と、
前記選択アドレスにより前記負荷要素群から所定の前記負荷要素を選択して前記第１負荷とする選択部とを備えることを特徴とする付記１に記載の半導体記憶装置。
（付記５）　複数の前記記憶セルと共通端子との間を接続する共通線路を備え、
前記負荷要素群は、前記共通線路と等価な負荷分布を備えており、
前記選択部は、個々の前記記憶セルが接続される前記共通線路の各接続点に対応する前記負荷要素群の各接続点を、前記リファレンスセルに接続することを特徴とする付記４に記載の半導体記憶装置。
（付記６）　前記負荷要素群は、前記共通線路と等価な物理パラメータを有する配線材料により等価な配線形状を有して構成されることを特徴とする付記５に記載の半導体記憶装置。
（付記７）　前記共通線路の接続点から前記共通端子へのインピーダンスは、前記負荷要素群の接続点から前記共通端子へのインピーダンスと等価であることを特徴とする付記５に記載の半導体記憶装置。
（付記８）　前記共通端子は、基準電圧端子であり、
前記リファレンスセルおよび複数の前記記憶セルのソース端子は、前記負荷要素群および前記共通線路の各接続点に接続されることを特徴とする付記５に記載の半導体記憶装置。
（付記９）　両端部が共通端子に接続され、２のべき乗数の前記記憶セルが等間隔に接続される共通線路を備え、
前記負荷要素群は、前記記憶セルが接続される前記共通線路上の隣接接続点間の第１負荷要素を、２のべき乗数ごとに順次加算して得られる所定数の第２負荷要素を、直列接続した第１負荷要素群と、前記第１負荷要素群から最大負荷の前記第２負荷要素を除いた第２負荷要素群とを備え、
前記選択部は、前記第１および第２負荷要素群のうち相互に対応する前記第２負荷要素を排他的に選択することを特徴とする付記４に記載の半導体記憶装置。
（付記１０）　各々、複数の前記記憶セルが接続されている第１および第２ディジット線と、
前記第１ディジット線を介して、非選択の前記記憶セルのみが接続される第１データ線と、
前記第２ディジット線を介して、選択される前記記憶セルが接続される第２データ線と、
前記１のリファレンスセルと前記負荷調整部とを備え、前記第１データ線に接続される第１ロード部と、
前記第１ロード部と同等な構成を有し、前記第２データ線に接続される第２ロード部とを備え、
前記第１及び第２データ線を１対として、読み出し動作を行なうことを特徴とする付記１乃至９の少なくともいずれか１項に記載の半導体記憶装置。
（付記１１）　各々、複数の前記記憶セルが接続されている第１および第２ディジット線と、
前記第１ディジット線を介して、非選択の前記記憶セルのみが接続される第１データ線と、
前記第２ディジット線を介して、選択される前記記憶セルが接続される第２データ線と、
前記第１データ線に接続されて前記第１データ線に前記基準値を供給する第１ロード部と、
前記第１ロード部と同等な構成を有し、前記第２データ線に接続される第２ロード部と、
前記１のリファレンスセルと前記負荷調整部とを含み、前記基準値に応じたレギュレート電圧を出力するレギュレータ部とを備え、
前記第１及び第２ロード部は、前記レギュレート電圧により制御される第１及び第２負荷部を備えることを特徴とする付記１乃至９の少なくともいずれか１項に記載の半導体記憶装置。
（付記１２）　複数の読み出し動作モードを備える半導体記憶装置において、
前記複数の読み出し動作モードのうちの所定の読み出し動作モードについて、前記１のリファレンスセルおよび前記負荷調整部を備えることを特徴とする付記１乃至１１の少なくともいずれか１項に記載の半導体記憶装置。
（付記１３）　前記所定の読み出し動作モードが２以上ある場合、
前記負荷調整部は、前記読み出し動作モード間で共用されることを特徴とする付記１２に記載の半導体記憶装置。
（付記１４）　前記所定の読み出し動作モードが３以上ある場合、
第１の読み出し動作モードについては、第１負荷調整部を備え、
その他の読み出し動作モードについては、前記その他の読み出し動作モード間で共用される第２負荷調整部を備えることを特徴とする付記１２に記載の半導体記憶装置。
（付記１５）　前記半導体記憶装置は、不揮発性半導体記憶装置であり、
前記所定の読み出し動作モードは、データ読み出しモード、または、前記データ読み出しモードと、プログラム確認モードまたは消去確認モードのうちの少なくとも何れか一方の読み出し動作モードとであることを特徴とする付記１２に記載の半導体記憶装置。
（付記１６）　前記半導体記憶装置は、不揮発性半導体記憶装置であり、
前記基準値は、基準電流値であることを特徴とする付記１乃至１３の少なくともいずれか１項に記載の半導体記憶装置。
（付記１７）　記憶セルから読み出されるデータを、リファレンスセルから読み出される基準値に対して差動増幅する半導体記憶装置の制御方法において、
前記記憶セルの選択アドレスに応じて、前記リファレンスセルに接続される第１負荷を、前記選択アドレスにより選択された前記記憶セルのデータ経路上の第２負荷に対して調整することにより前記基準値を調整することを特徴とする半導体記憶装置の制御方法。
（付記１８）　前記第１負荷は、前記第２負荷と等価であることを特徴とする付記１６に記載の半導体記憶装置の制御方法。
【０１３６】
【発明の効果】
本発明によれば、リファレンスセル数を必要最小限に抑えながら、選択アドレスにより、選択される記憶セルに応じた負荷をリファレンスセルに接続することにより、選択される記憶セルに応じた基準電流を得て、記憶セルに関わらず読み出し動作の余裕度を一定とすることができる半導体記憶装置を提供することが可能となる。
【図面の簡単な説明】
【図１】本発明の原理説明図である。
【図２】第１実施形態の回路図である。
【図３】第２実施形態の回路図である。
【図４】第３実施形態の回路図である。
【図５】第４実施形態の回路図である。
【図６】第５実施形態の回路図である。
【図７】第６実施形態のメモリセルアレイにおける列方向アドレッシングの模式図である。
【図８】第６実施形態の回路図である。
【図９】第７実施形態の回路ブロック図である。
【図１０】第７実施形態のトランジスタ特性図である。
【図１１】第７実施形態の第１変形例の回路ブロック図である。
【図１２】第７実施形態の第２変形例の回路ブロック図である。
【図１３】第８実施形態の回路ブロック図である。
【図１４】第８実施形態の具体例の回路図である。
【図１５】第８実施形態の変形例の回路ブロック図である。
【図１６】第８実施形態の変形例の第１具体例の回路図である。
【図１７】第８実施形態の変形例の第２具体例の回路図である。
【図１８】従来技術のリファレンス部の回路図である。
【符号の説明】
１、１Ａ、１Ｂ、１Ｃ、１Ｄ、１Ｅ、１Ｆ　　負荷調整部
２、２１、２２、２３、２４、２５、２６、２７Ａ、２７Ｂ、２７Ｃ、リファレンス部
３、３１、３２、３３　　　　　　　　　　　メモリセルアレイ
２８、２８Ａ、２８Ｂ、２９、２９Ａ　　　　ロード部
３０、３０Ａ、３０Ｂ　　　　　　　　　　　レギュレータ部
ＣＬ、ＣＬ０、ＣＬ１、ＣＬ００　　　　　　共通線
ＤＢ０、ＤＢ１　　　　　　　　　　　　　　データバス線
ＧＢＬ０、ＧＢＬ１　　　　　　　　　　　　グローバルビット線
ＬＢＬ００乃至ＬＢＬ０３、ＬＢＬ１０乃至ＬＢＬ１３ローカルビット線
ＭＣ００乃至乃至ＭＣ２ｎ、ＭＣ００乃至ＭＣ０３、ＭＣ０乃至ＭＣ１５記憶セル
ＲＣ、ＲＣ１、ＲＣ２、ＲＣ（０）、ＲＣ（１）、ＲＣ（２）リファレンスセル
【図１】
2004039184.tif 000003
【図２】
2004039184.tif 000004
【図３】
2004039184.tif 000005
【図４】
2004039184.tif 000006
【図５】
2004039184.tif 000007
【図６】
2004039184.tif 000008
【図７】
2004039184.tif 000009
【図８】
2004039184.tif 000010
【図９】
2004039184.tif 000011
【図１０】
2004039184.tif 000012
【図１１】
2004039184.tif 000013
【図１２】
2004039184.tif 000014
【図１３】
2004039184.tif 000015
【図１４】
2004039184.tif 000016
【図１５】
2004039184.tif 000017
【図１６】
2004039184.tif 000018
【図１７】
2004039184.tif 000019
【図１８】
2004039184.tif 000020