(57)【要約】【課題】低電圧で動作可能なメモリ膜構造及びそれを用いたメモリ素子を提供する。【解決手段】第１の電極となるシリコン基板１１０と、シリコン酸化膜１２０と、多結晶シリコン膜１３０と、導電性のシリコン微粒子を含むシリコン酸化膜１４０と、多結晶シリコン膜１７０と、シリコン酸化膜１８０と、第２の電極となる多結晶シリコン膜１９０を順次積層する。また、上記導電性のシリコン微粒子は、多結晶シリコン膜１３０に近接する第１の微粒子１５０及び多結晶シリコン膜１７０に近接する第２の微粒子１６０より構成されている。【選択図】　図１
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【特許請求の範囲】
【請求項１】
第１の絶縁膜と、
上記第１の絶縁膜上に形成された第１の導電体膜と、
上記第１の導電体膜上に形成された、第２の絶縁膜と、
上記第２の絶縁膜上に形成された導電性の微粒子を含む第３の絶縁膜と、
上記第３の絶縁膜上に形成された第２の導電体膜または上記第３の絶縁膜上に形成された面状に広がる導電体群と、
上記第２の導電体膜上または上記面状に広がる導電体群上に形成された第４の絶縁膜とを備えたことを特徴とするメモリ膜構造。
【請求項２】
請求項１に記載のメモリ膜構造において、
上記第３の絶縁膜に含まれる上記導電性の微粒子は、上記第１の導電体膜に近接する第１の微粒子と、上記第１の微粒子の斜め上方に隣接する第２の微粒子から構成されていることを特徴とするメモリ膜構造。
【請求項３】
請求項１に記載のメモリ膜構造において、
上記第２の導電体膜または上記面状に広がる導電体群のいずれか一方と上記第４の絶縁膜からなる層を複数積層していることを特徴とするメモリ膜構造。
【請求項４】
請求項１に記載のメモリ膜構造において、
上記第３の絶縁膜に含まれる上記導電性の微粒子はランダムに配置されていることを特徴とするメモリ膜構造。
【請求項５】
請求項２に記載のメモリ膜構造において、
上記第１の微粒子及び上記第２の微粒子の平均直径をＤ２、
上記第１の導電体膜と上記第１の微粒子との距離をＴ１、
上記第２の導電体膜または上記面状に広がる導電体群のいずれか一方と上記第１の導電体膜との間に存在する絶縁膜の平均厚さをＷとすると、
Ｗ　≦　２Ｄ２＋Ｔ１
の条件を満たすことを特徴とするメモリ膜構造。
【請求項６】
請求項１に記載のメモリ膜構造において、
上記第４の絶縁膜の平均厚さをＴ４、
上記第２の導電体膜または上記面状に広がる導電体群のいずれか一方と上記第２の微粒子との間に存在する絶縁層の平均厚さをＴ３とすると、
Ｔ４　≧　Ｔ３
の条件を満たすことを特徴とするメモリ膜構造。
【請求項７】
請求項１に記載のメモリ膜構造において、
上記導電性の微粒子の平均直径をＤ２、
上記第２の導電体膜の平均厚さまたは上記面状に広がる導電体群の平均直径をＤ３とすると、
Ｄ３　≧　Ｄ２
の条件を満たすことを特徴とするメモリ膜構造。
【請求項８】
電界効果型トランジスタのゲート電極と半導体基板の間に、請求項１乃至７の何れか１つに記載のメモリ膜構造が形成されていることを特徴とするメモリ素子。
【請求項９】
半導体基板上に第１の絶縁膜を形成する工程と、
上記第１の絶縁膜上に第１の導電体膜を形成する工程と、
上記第１の導電体膜上に第２の絶縁膜を形成する工程と、
上記第２の絶縁膜上に導電性の微粒子を含む第３の絶縁膜を形成する工程と、上記第３の絶縁膜上に第２の導電体膜または上記面状に広がる導電体群を形成する工程と、
上記第２の導電体膜上または上記面状に広がる導電体群上に第４の絶縁膜を形成する工程と、
上記第４の絶縁膜上に第３の導電体膜を形成する工程とを含むことを特徴とするメモリ素子の製造方法。
【請求項１０】
請求項８に記載のメモリ素子からなるメモリ回路と、ロジック回路とを混載したことを特徴とする半導体集積回路。
【請求項１１】
請求項１０に記載の半導体集積回路を具備したことを特徴とする携帯電子機器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、メモリ膜構造、メモリ素子及びその製造方法、並びに、半導体集積回路及びそれを用いた携帯電子機器に関する。より具体的には、導電性の微粒子を含むメモリ膜構造、並びにそのようなメモリ膜構造を有するメモリ素子およびその製造方法に関する。また、メモリ回路とロジック回路とが混載された半導体集積回路およびそれを用いた携帯電子機器に関する。
【０００２】
【従来の技術】
従来、メモリ素子としては、電荷を蓄積するメモリ膜をゲート絶縁膜中に備えた電界効果トランジスタを用いたフラッシュメモリがある（例えば、特許文献１）。このフラッシュメモリには、電界効果トランジスタのコントロールゲート電極とチャネル領域との間の絶縁膜中に、フローティングゲート電極と呼ばれる導電膜がある。上記電界効果トランジスタのチャネル領域からフローティングゲート電極へ、ＦＮ（ファウラーノルドハイム）トンネリングにより電子を注入または放出することにより、フローティングゲート電極中の電荷量を変化させ、この電荷量の多寡を記憶情報として保持する。そして、記憶情報の読み出しには、フローティングゲート電極中の電荷量の多寡を、電界効果トランジスタのしきい値電圧の差として検知することができる。
【０００３】
【特許文献１】
特公平６−４４６１１号公報
【０００４】
【発明が解決しようとする課題】
しかしながら、上記フラッシュメモリでは、動作電圧が高いという問題がある。上記フラッシュメモリの動作例としては、例えば、書き込み時には選択ワード線に−８Ｖを印可し、選択ビット線に６Ｖを印加し、消去時には選択ワード線に１０Ｖを印加し、選択ビット線に−８Ｖを印可する。上記フラッシュメモリは、このように動作電圧が高いため、書き込み及び消去時の消費電力が大きく、低消費電力化を阻害する。また、上記フラッシュメモリは、ゲート絶縁膜に高電界がかかるため、素子の劣化が問題になっていた。
【０００５】
本発明は、上記課題を解決するためになされたものであり、本発明の目的は、低電圧で動作可能なメモリ膜構造、並びに、そのようなメモリ膜構造を有するメモリ素子およびその製造方法を提供することにある。
【０００６】
さらに、本発明のもう１つの目的は、そのようなメモリ素子を用いた半導体集積回路及びそれを用いた携帯電子機器を提供することにある。
【０００７】
【課題を解決するための手段】
この明細書において、「微粒子」及び「粒子」とは、ナノメートル（ｎｍ）オーダーの寸法を持つ粒子を意味する。
【０００８】
上記課題を解決するため、第１の発明であるメモリ膜構造は、第１の絶縁膜と、上記第１の絶縁膜上に形成された第１の導電体膜と、上記第１の導電体膜上に形成された、第２の絶縁膜と、上記第２の絶縁膜上に形成された導電性の微粒子を含む第３の絶縁膜と、上記第３の絶縁膜上に形成された第２の導電体膜（または面状に広がる導電体群）と、上記第２の導電体膜（または面状に広がる導電体群）上に形成された第４の絶縁膜とを備えたことを特徴としている。なお、上記面状に広がる導電体群は、導電体からなる複数の粒子が第３の絶縁膜上に面状に広がっているものであってもよいし、球状でない複数の導電体の塊が第３の絶縁膜上に面状に広がっているものであってもよい。
【０００９】
上記構成のメモリ膜構造によれば、例えば、半導体基板の上部に上記メモリ膜構造を形成し、そのメモリ膜構造の上部に導電性の電極を形成することによりメモリ素子を形成した場合、このメモリ素子は、低電圧（例えば±３Ｖ）で書き込み・消去が行なわれ、読み出し時にしきい値電圧に差を有するヒステリシス特性が得られる。しかも、例えば１Ｖでは、記憶は破壊されないため、非破壊読出しが可能である。したがって、従来技術のフラッシュメモリに比べて著しく低電圧動作が可能である。また、低電圧動作が可能なため、メモリ膜の劣化を抑制することができる。したがって、低電圧で動作可能な信頼性の高いメモリ素子を提供できる。また、上記第３の絶縁膜上に面状に広がる導電体群を形成した場合は、より大きなヒステリシス特性を有するメモリ膜構造が得られる。
【００１０】
１実施の形態では、上記第３の絶縁膜に含まれる上記導電性の微粒子は、上記第１の導電体膜に近接する第１の微粒子と、上記第１の微粒子の斜め上方に隣接する第２の微粒子から構成されていることを特徴としている。
【００１１】
上記構成によれば、安定して大きなヒステリシス特性が得られ良好なメモリ特性を実現できる。また、メモリ膜構造の厚さを薄くして静電容量を大きくすることができる。
【００１２】
１実施の形態では、上記第２の導電体膜（または面状に広がる導電体群）と上記第４の絶縁膜からなる層を複数積層していることを特徴としている。
【００１３】
上記構成によれば、上記第２の導電体膜（または面状に広がる導電体群）が２層以上存在するので、安定して大きなヒステリシス特性が得られ良好なメモリ特性を実現できる。
【００１４】
また、１実施の形態では、上記第３の絶縁膜に含まれる上記導電性の微粒子はランダムに配置されていることを特徴としている。
【００１５】
上記実施の形態によれば、メモリ特性が再現性よく現れる上に、上記第３の絶縁膜に含まれる導電性の微粒子の位置を制御する必要がない。したがって、特殊なプロセス装置を用いる必要が無いため、従来のプロセス装置を用いて低コストでメモリ膜構造を製造することができる。
【００１６】
また、１実施の形態では、上記第１の微粒子及び上記第２の微粒子の平均直径をＤ２とし、上記第１の導電体膜と上記第１の微粒子との距離をＴ１とし、上記第２の導電体（または面状に広がる導電体群）と上記第１の導電体膜との間に存在する絶縁膜の平均厚さをＷとするとき、
Ｗ　≦　２Ｄ２＋Ｔ１
の条件を満たすことを特徴としている。
【００１７】
上記実施の形態では、上記条件を満たすことによって、第２の微粒子の多くが、上記第１の微粒子の真上には存在せずに斜め上方に位置することになる。したがって、実質的なメモリ膜構造の厚さが薄くなるので、静電容量を大きくすることができる。さらに、このメモリ膜構造を電界効果トランジスタのゲート絶縁膜として適応させた場合、実効的なゲート絶縁膜厚が薄くできることにより、短チャネル効果が抑制されるので、メモリ素子の微細化が可能となる。
【００１８】
また、１実施の形態では、上記第４の絶縁膜の膜厚の平均値をＴ４とし、上記第２の導電体（または面状に広がる導電体群）と上記第２の微粒子との間に存在する絶縁層の平均厚さをＴ３とするとき、
Ｔ４　≧　Ｔ３
の条件を満たすことを特徴としている。
【００１９】
上記実施の形態では、例えば、半導体基板の上部に上記メモリ膜構造を形成し、そのメモリ膜構造の上部に導電性の電極を形成することによりメモリ素子を形成した場合、上記第４の絶縁膜のほうが上記第３の絶縁膜より厚く、電荷がトンネル現象で上部の導電性の電極へ絶縁膜を透過する確率が減少するので、記憶保持時間を増大できる。また、第４の絶縁膜の膜厚を電荷が保持できる十分な膜厚に設定した上で、第２の導電体膜（または面状に広がる導電体群）と第２の微粒子との間の絶縁層の厚さを薄くしているため、トータルのメモリ膜構造の厚さを薄くして静電容量を大きくすることができる。さらに、このメモリ膜構造を電界効果トランジスタのゲート絶縁膜として適応させた場合、実効的なゲート絶縁膜厚が薄くできることにより、短チャネル効果が抑制されるので、メモリ素子の微細化が可能となる。
【００２０】
また、１実施の形態では、上記導電性の微粒子の平均直径をＤ２とし、上記第２の導電体膜の平均厚さ（または面状に広がる導電体群の平均直径）をＤ３とするとき、
Ｄ３≧Ｄ２を満たすことを特徴としている。
【００２１】
上記実施の形態では、上記導電性の微粒子の多くが、共通の上記第２の導電体膜（または面状に広がる導電体群）と隣接する関係にある。したがって、書き込み時、すなわちメモリ膜構造に電荷をチャージしたときに、導電性の微粒子間で電荷の分布に極端な不均一性が発生した場合でも、第２の導電体膜（または面状に広がる導電体群）を介して再分配が行われ電荷の分布が均一化されるので、消去時などの電荷の移動の際に必要な電圧のバラツキを小さくできる。また、素子を微細化しても素子毎の電荷のバラツキが小さいため、良好な素子特性を維持することができる。したがって、このメモリ膜構造を用いることによって、記憶保持時間が長く、低電圧動作で、微細化が容易なメモリ素子が提供される。
【００２２】
また、第２の発明のメモリ素子は、電界効果型トランジスタのゲート電極と半導体基板の間に、上記メモリ膜構造が形成されていることを特徴としている。
【００２３】
上記メモリ素子では、上記メモリ膜構造を使用しているため、従来技術のフラッシュメモリよりも低電圧で書き込み及び消去が可能で、しかも素子の微細化が可能な電界効果トランジスタ型メモリ素子を実現できる。
【００２４】
また、第３の発明のメモリ素子の製造方法は、半導体基板上に第１の絶縁膜を形成する工程と、上記第１の絶縁膜上に第１の導電体膜を形成する工程と、上記第１の導電体膜上に第２の絶縁膜を形成する工程と、上記第２の絶縁膜上に導電性の微粒子を含む第３の絶縁膜を形成する工程と、上記第３の絶縁膜上に第２の導電体膜（または面状に広がる導電体群）を形成する工程と、上記第２の導電体膜（または面状に広がる導電体群）上に第４の絶縁体を形成する工程と、上記第４の絶縁膜上に第３の導電体膜を形成する工程とを含むことを特徴としている。
【００２５】
上記メモリ素子の製造方法によれば、上記半導体基板上に上記第１の絶縁膜を介して上記第１の導電体が形成され、上記第１の導電体上に上記第２の絶縁膜を介して導電性の微粒子を含む第３の絶縁膜が形成され、上記第３の絶縁膜上に第２の導電体膜（または面状に広がる導電体群）と第４の絶縁膜が順次形成され、上記第４の絶縁膜上に第３の導電体が形成される。それゆえ、上記半導体基板と上記第３の導電体が電極となり、上記第１の導電体と導電性の微粒子を含む第３の絶縁膜と第２の導電体膜（または面状に広がる導電体群）とが電荷蓄積部となってメモリ膜構造を構成する所望の構造のメモリ素子を形成することができる。
【００２６】
また、第４の発明の半導体集積回路は、上記メモリ素子からなるメモリ回路と、ロジック回路とを混載したことを特徴としている。
【００２７】
上記半導体集積回路によれば、上記メモリ素子からなるメモリ回路は、低電圧動作可能であるので、ロジック回路と電源を共通化することが可能で、従来のように昇圧回路が不要でメモリ回路が占める面積を小さくできる。
【００２８】
また、第５の発明の携帯電子機器は、上記半導体集積回路を具備したことを特徴としている。
【００２９】
上記携帯電子機器によれば、ＬＳＩ部を高機能化、低消費電力化することができるので、高機能で低消費電力の電子システム、または電池寿命の長い携帯電子機器が提供される。
【００３０】
【発明の実施の形態】
以下、この発明のメモリ膜構造、メモリ素子及びその製造方法、並びに、半導体集積回路及びそれを用いた携帯電子機器を図示の実施の形態により詳細に説明する。
【００３１】
以下のメモリ素子に関する実施の形態では、半導体基板としてシリコン基板を用いた場合を示しているが、半導体であれば特にこれに限定されない。なお、以下の実施の形態では、Ｎチャネル型素子をメモリ素子とした場合について述べているが、Ｐチャネル型素子をメモリ素子として用いてもよい。この場合は、不純物の導電型を全て逆にすれば良い。
【００３２】
（第１実施形態）
本発明の第１実施形態は、低電圧で電荷の保持が可能なメモリ素子及びその製造方法に関する。以下、本発明の第１実施形態を、図１〜図７を用いて説明する。本第１実施形態のメモリ素子は、第１の電極となる半導体基板と、第２の電極となる導電体との間に、絶縁体および導電体から構成された電荷蓄積膜が挟まれた構造を有しており、そのメモリ構造は３種類に分類される。図１〜図３は、上記３種類のメモリ膜構造を有するメモリ素子の構成をそれぞれ説明する図である。また、図４及び図５は、メモリ素子のＣ−Ｖ測定結果である。さらに、図６及び図７は、第１のメモリ膜構造を有するメモリ素子の製造方法を説明する図である。
【００３３】
まず、図１により第１のメモリ膜構造を有するメモリ素子の構成を説明する。図１（ａ）は、第１のメモリ膜構造を有するメモリ素子の断面図であり、図１（ｂ）は、図１（ａ）の一部を拡大して導電体や絶縁膜の寸法を説明するものである。
【００３４】
図１（ａ）に示すように、第１の電極となるシリコン基板１１０と第２の電極となる多結晶シリコン膜１９０の間にメモリ膜構造が形成されている。なお、本実施の形態では、半導体基板の一例としてシリコン基板を用いているが、半導体であればこの限りではない。また、半導体基板の代わりにＳＯＩ（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　ｏｎ　Ｉｎｓｕｌａｔｏｒ：　シリコン・オン・インシュレータ）基板を用いてもよい。
【００３５】
上記シリコン基板１１０上には、第１の絶縁膜の一例としてのシリコン酸化膜１２０を介して第１の導電体膜の一例としての多結晶シリコン膜１３０が形成されている。上記多結晶シリコン膜１３０と多結晶シリコン膜１７０との間には、第２，第３の絶縁膜の一例としてのシリコン酸化膜１４０があり、このシリコン酸化膜１４０中には、導電性の微粒子の一例としてのシリコン微粒子が形成されている。このシリコン微粒子は、多結晶シリコン膜１３０の近くに存在する第１の微粒子の一例としての第１のシリコン微粒子１５０と、第１のシリコン微粒子１５０の上方に隣接し、多結晶シリコン膜１７０の近くに存在する第２の微粒子の一例としての第２のシリコン微粒子１６０とに大別される。更にシリコン微粒子（１５０，１６０）を含むシリコン酸化膜１４０上には、第２の導電体膜の一例としての多結晶シリコン膜１７０が形成され、多結晶シリコン膜１７０上には、第４の絶縁膜の一例としてのシリコン酸化膜１８０が形成されている。そして、上記シリコン酸化膜１８０上に第２の電極である多結晶シリコン膜１９０が形成されている。なお、各多結晶シリコン膜（１３０，１７０）の表面には自然酸化膜が形成されていても良いが、図１では省略している。
【００３６】
また、多結晶シリコン膜１３０、第１のシリコン微粒子１５０及び第２のシリコン微粒子１６０、多結晶シリコン膜１７０、第２の電極である多結晶シリコン膜１９０の材質はこれに限らず、ゲルマニウム、ガリウム砒素などの半導体や、アルミニウム、銅、銀、金などの金属でもよく、導電性の物質であれば良い。また、シリコン酸化膜１２０，１４０，１８０の材質はこれに限らず、シリコン窒化膜、シリコン酸化膜とシリコン窒化膜の積層膜、金属酸化膜など、電気絶縁性の物質であれば良い。
【００３７】
上記シリコン基板１１０と多結晶シリコン膜１３０とに挟まれたシリコン酸化膜１２０の厚さは、例えば１ｎｍ〜６ｎｍとすることが好ましく、多結晶シリコン膜１３０の厚さは、例えば０．５ｎｍ〜１０ｎｍとすることが好ましく、第１のシリコン微粒子１５０及び第２のシリコン微粒子１６０の直径は、量子サイズ効果を発現する例えば２ｎｍ〜１０ｎｍとすることが好ましいが、多結晶シリコン膜１７０の厚さは、例えば０．５ｎｍ〜１０ｎｍとすることが好ましく、多結晶シリコン膜１７０と第２の電極となる多結晶シリコン膜１９０とに挟まれたシリコン酸化膜１８０の厚さは、例えば１ｎｍ〜１０ｎｍとすることが好ましいが、それぞれこの限りではない。
【００３８】
ただし、シリコン基板１１０と多結晶シリコン膜１３０とに挟まれたシリコン酸化膜１２０の厚さは、あまりに薄いとトンネル効果により電荷の保持時間が短くなり、余りに厚いと短チャネル効果の増大により素子の微細化が阻害されるので、２ｎｍ〜５ｎｍであることが最も好ましい。同様の理由でシリコン酸化膜１８０の厚さは２ｎｍ〜８ｎｍであることが最も好ましい。
【００３９】
更にまた、第１のシリコン微粒子１５０及び第２のシリコン微粒子１６０の直径は、あまり小さいと量子サイズ効果が大きくなって、電荷の移動に大きな電圧が必要となり、あまりに大きいと、素子が微細化したときに素子毎の微粒子数のばらつきが大きくなり、素子特性がばらつく可能性があり、また短チャネル効果が増して素子の微細化が困難となるので３〜７ｎｍとするのがより望ましい。
【００４０】
シリコン微粒子を含むシリコン酸化膜１４０の平均厚さＷは、
Ｗ　≦　２Ｄ２＋Ｔ１　………　（１）
の条件を満たすのが望ましい。ここで、図１（ｂ）に示すとおり、Ｄ２はシリコン微粒子の平均直径（または平均高さ）、Ｔ１は第１のシリコン微粒子１５０と多結晶シリコン膜１３０との距離すなわちそれぞれを隔てるシリコン酸化膜の厚さである。例として、Ｄ２が５ｎｍ、Ｔ１が２ｎｍのとき、（１）式によると平均厚さＷは１２ｎｍ以下となる。（１）式は、第２のシリコン微粒子の多くが第１のシリコン微粒子の直上には存在せず、斜め上方もしくは近接せず十分に離れた位置に存在するときに満たされる。上記（１）式を満たすことにより、メモリ膜構造の実効的な厚さを薄くすることができ、メモリ膜構造の静電容量を増加することが可能になる。さらに、このメモリ膜構造を電界効果トランジスタのゲート絶縁膜として適応させた場合、実効的なゲート絶縁膜厚が薄くできることにより、短チャネル効果が抑制されるので、メモリ素子の微細化が可能となる。
【００４１】
ここで、シリコン微粒子の平均直径Ｄ２は、高解像の透過型電子顕微鏡（ＴＥＭ；Ｔｒａｎｓｍｉｓｓｉｏｎ　Ｅｌｅｃｔｒｏｎ　Ｍｉｃｒｏｓｃｏｐｅ）解析により、断面を観察することにより算出した。また、シリコン微粒子を含むシリコン酸化膜１４０の厚さも、断面をＴＥＭ解析することにより、その平均値Ｗを算出した。本実施の形態で形成したメモリ膜構造は、上記断面ＴＥＭ解析を行ったところ、シリコン微粒子の高さの平均（平均直径Ｄ２に相当）は５ｎｍ、第１のシリコン微粒子１５０と多結晶シリコン膜１３０との距離すなわちそれぞれを隔てるシリコン酸化膜の厚さＴ１は２ｎｍであり、シリコン微粒子を含むシリコン酸化膜１４０の平均厚さＷは８ｎｍであり、（１）式を満たしていた。
【００４２】
また、多結晶シリコン膜１７０上のシリコン酸化膜１８０の平均厚さＴ４と、多結晶シリコン膜１７０と第２のシリコン微粒子１６０とを隔てるシリコン酸化膜の平均厚さＴ３は、
Ｔ４　≧　Ｔ３　………　（２）
の条件を満たすのが望ましい。例として、Ｔ４が５ｎｍ、Ｔ３が２ｎｍのとき、（２）式を満足する。（２）式は、シリコン酸化膜１８０が第２のシリコン微粒子を囲む酸化膜より厚いときに満たされる。上記（２）式を満たすことにより、蓄積電荷のリークを抑制しつつ、メモリ膜構造の実効的な厚さを薄くすることができるため、メモリ膜構造の静電容量を増加することが可能になる。すなわち、電荷がトンネル現象でシリコン酸化膜１８０を透過する確率が減少するので、記憶保持時間を増大できると共に、シリコン酸化膜１８０の平均厚さＴ４を電荷が保持できる十分な膜厚に設定した上で、第２のシリコン微粒子１６０と第２の導電体膜１７０との間の絶縁層の厚さＴ３を薄くしているため、メモリ膜構造の厚さを薄くして静電容量を大きくできるのである。さらに、このメモリ膜構造を電界効果トランジスタのゲート絶縁膜として適応させた場合、実効的なゲート絶縁膜厚を薄くできることにより、短チャネル効果が抑制されるので、メモリ素子の微細化が可能となる。
【００４３】
また、シリコン微粒子の平均直径（または平均高さ）Ｄ２と多結晶シリコン膜１７０の平均厚さＤ３は、
Ｄ３　≧　Ｄ２　………　（３）
の条件を満たすが望ましい。例として、Ｄ３が７ｎｍ、Ｄ２　が５ｎｍのとき、（３）式を満足する。（３）式は、多結晶シリコン膜１７０が第２のシリコン微粒子１６０の大きさより厚いときに満たされる。上記（３）式を満たすことにより、第２のシリコン微粒子１６０の多くが、多結晶シリコン膜１７０と隣接する関係にある。また、第２のシリコン微粒子１６０の段差部にも、多結晶シリコン膜１７０は断線することなく連続した膜として形成される。したがって、書き込み時、すなわちメモリ膜構造に電荷をチャージしたときに、第２のシリコン微粒子で極端な電荷の分布に不均一性が発生した場合でも、電荷密度が小さな領域に多結晶シリコン膜１７０を介して再分配が行われることにより電荷の分布が均一化されるので、消去時などの電荷の移動の際に必要な電圧のバラツキを小さくできる。また、素子を微細化しても、上記再分布により素子毎の電荷のバラツキが小さくできるため、良好な素子特性を維持することができる。したがって、記憶保持時間が長く、低電圧動作で、微細化が容易なメモリ素子を提供することができる。
【００４４】
次に、図２により第２のメモリ膜構造を有するメモリ素子の構成を説明する。図２（ａ）は、第２のメモリ膜構造を有するメモリ素子の断面図であり、図２（ｂ）は、図２（ａ）の一部を拡大して導電体や絶縁膜の寸法を説明するものである。本第２のメモリ膜構造を有するメモリ素子が図１に示す第１のメモリ膜構造を有するメモリ素子と異なるのは、多結晶シリコン膜１７０を、面状に広がる導電体群の一例としてのシリコン粒子１７１に置き換えていることである。このシリコン粒子１７１の直径は、第１のシリコン微粒子１５０や第２のシリコン微粒子１６０よりも大きく、すなわち、Ｄ３≧Ｄ２を満たすように形成されており、例えば３ｎｍ〜１５ｎｍである。第１のメモリ膜構造を有するメモリ素子と同様の理由で、シリコン粒子１７１があまり小さいと量子サイズ効果が大きくなって、電荷の移動に大きな電圧が必要となる。また、シリコン粒子１７１があまりに大きいと素子が微細化したときに素子毎の微粒子数のばらつきが大きくなり、素子特性がばらつく可能性があることと短チャネル効果が増して素子の微細化が困難となるという理由から、シリコン粒子１７１の直径は、４ｎｍ〜１０ｎｍとするのがより望ましい。
【００４５】
シリコン粒子を含むシリコン酸化膜１４０の平均厚さＷは、
Ｗ≦２Ｄ２＋Ｄ３＋Ｔ１　………　（４）
の条件を満たすのが望ましい。ここで、Ｄ２は第１及び第２のシリコン微粒子１５０，１６０の平均直径、Ｄ３はシリコン粒子１７１の平均直径、Ｔ１は第１のシリコン微粒子１５０と多結晶シリコン膜１３０との距離すなわちそれぞれを隔てるシリコン酸化膜の厚さである。例として、Ｄ２が５ｎｍ、Ｄ３が７ｎｍ、Ｔ１が２ｎｍのとき、（４）式によると平均厚さＷは１９ｎｍ以下となる。（４）式は、第２のシリコン微粒子１６０の多くが第１のシリコン微粒子の斜め上方に位置するときに満たされる。上記（４）式を満たすことにより、メモリ膜構造の実効的な厚さを薄くすることができ、メモリ膜構造の静電容量を増加することが可能になる。
【００４６】
ここで、上記実施の形態で形成したメモリ膜構造の断面をＴＥＭ解析した結果、第１及び第２のシリコン微粒子１５０，１６０の平均直径Ｄ２は５ｎｍ、平均直径Ｄ３は７ｎｍ、第１のシリコン微粒子１５０と多結晶シリコン膜１３０とを隔てるシリコン酸化膜厚Ｔ１は２ｎｍであり、シリコン微粒子を含むシリコン酸化膜１４０の厚さＷは１２ｎｍであり、（４）式を満たしていた。
【００４７】
以上より、本第２のメモリ膜構造を有するメモリ素子は、第１のメモリ膜構造を有するメモリ素子と比して、以下の点でさらに大きな作用がある。
【００４８】
まず、多結晶シリコン膜ではなく、シリコン粒子１７１が形成されているため、第１のメモリ膜構造を有するメモリ素子よりも電荷が蓄積されやすい構造になっている。したがって、しきい値電圧のシフトが大きくなり、メモリ効果の大きな素子を得ることができる。また、第１のメモリ膜構造を有するメモリ素子よりも実効的なメモリ膜構造の膜厚は薄くなるので、静電容量を大きくすることができる。
【００４９】
次に、図３に第３のメモリ膜構造を有するメモリ素子の構成を示す。上記第１のメモリ膜構造を有するメモリ素子と異なるのは、多結晶シリコン膜１７０が連続膜でなく、ところどころ分断されていることであり、第２のメモリ膜構造と異なるのは、シリコン粒子１７１（図２（ａ）に示す）のように必ずしも球形ではなく、面状に広がる導電体群の一例としての多結晶シリコン塊１７３であることである。
【００５０】
なお、第１，第２のシリコン微粒子１５０，１６０の直径、シリコン酸化膜１２０の厚さ、多結晶シリコン塊１７３の高さは、第１，第２のメモリ膜構造で記載したものと同じであるのが最も好ましい。
【００５１】
シリコン酸化膜１４０の平均厚さＷと、第１，第２のシリコン微粒子１５０，１６０の平均直径（または平均高さ）Ｄ２、多結晶シリコン塊１７３の平均高さＤ３、第１のシリコン微粒子１５０と多結晶シリコン膜１３０とを隔てるシリコン酸化膜厚Ｔ１の関係、電極となる多結晶シリコン膜１９０と多結晶シリコン塊１７３との距離すなわちそれぞれを隔てるシリコン酸化膜の平均厚さＴ４と、多結晶シリコン塊１７３と第２のシリコン微粒子１６０との距離すなわちそれぞれを隔てるシリコン酸化膜の平均厚さＴ３の関係、第１および第２のシリコン微粒子１５０，１６０の平均直径または平均高さＤ２と多結晶シリコン塊１７３の平均高さＤ３の関係は、第１，第２のメモリ膜構造で記載したものと同じであるのが最も好ましい。
【００５２】
以上より、本第３のメモリ膜構造を有するメモリ素子は、第１のメモリ膜構造を有するメモリ素子と比して、第２のメモリ膜構造を有するメモリ素子と同様に、連続した多結晶シリコン膜ではなく、所々分断されている多結晶シリコン塊１７３が形成されているため、第１のメモリ膜構造を有するメモリ素子よりも電荷が蓄積されやすい構造になっている。したがって、しきい値電圧のシフトが大きくなりメモリ効果の大きな素子を得ることができる。また、第２のメモリ膜構造を有するメモリ素子と比して、多結晶シリコン塊１７３がシリコン粒子では無いため、書き込み時、すなわちメモリ膜構造に電荷をチャージしたときに、第２のシリコン微粒子１６０で極端な電荷の分布に不均一性が発生した場合でも、多結晶シリコン塊１７３を介して再分配が行われて電荷の分布が均一化されるので、消去時などの電荷の移動の際に必要な電圧のバラツキを小さくできる。
【００５３】
次に、ＭＯＳ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタの酸化物（Ｏｘｉｄｅ）部をメモリ膜構造に置き換えることによりメモリ素子を作製して、本実施の形態のメモリ特性を評価した。その結果、第１から第３のメモリ膜構造を有するメモリ素子は、いずれもヒステリシス特性を示し、メモリ素子として有効であることがわかった。ここでは、その１例として、第１のメモリ膜構造を有するメモリ素子を用いて作成したＭＯＳトランジスタのゲート絶縁膜のＣ−Ｖ特性、すなわち、ゲート電圧（Ｖｇ）とゲート絶縁膜（ここではメモリ膜構造）の容量との関係を図４に示す。図中の矢印で示したように、ゲート電極（多結晶シリコン膜１９０に対応）の電圧を、
−３Ｖ　→　＋３Ｖ　→　−３Ｖ
とスリープさせると、しきい値電圧の差（ΔＶｔｈ）、すなわちヒステリシス特性が観測され、その値は０．２５Ｖ程度であった。第２および第３のメモリ膜構造を有するメモリ素子を用いて作成した電界効果トランジスタの電気測定においても、しきい値電圧の差に多少の違いはあるものの、同様のヒステリシス特性が現れた。また、ゲート電極の電圧を、
−１Ｖ　→　＋１Ｖ　→　−１Ｖ
というようにスリープさせても、しきい値電圧は変化しなかった。すなわち、メモリ膜構造に±３Ｖの電圧を与えるとメモリ素子の記憶情報が書き換えられるが、±１Ｖでは書き換えが行われないこととなり、本実施の形態のメモリ素子はメモリ素子として正常に機能していることがわかる。なお、書き込み・消去が行なわれる電圧は上部シリコン酸化膜の厚さにより変化した。シリコン酸化膜１８０を１〜３ｎｍに薄くしたときは、メモリ膜構造に±１．５Ｖの電圧が印加されるとメモリ膜構造の記憶情報が書き換えられるが、±０．５Ｖでは書き換えが行われるという、より低電圧化が可能であることがわかった。
【００５４】
ここで、多結晶シリコン膜１７０とシリコン酸化膜１８０の存在価値を説明する。図示はしていないが、多結晶シリコン膜１７０とシリコン酸化膜１８０が欠落した構造のメモリ膜構造を用いて作成した電界効果トランジスタのＣ−Ｖ特性を評価した。その結果を図５に示す。この構造のメモリ膜構造もヒステリシス特性は示すが、しきい値電圧の差は０．１５Ｖ程度と小さい。すなわち、多結晶シリコン膜１７０とシリコン酸化膜１８０の存在がヒステリシスの増大に大きく寄与していることがわかる。
【００５５】
次に、本第１実施形態のメモリ素子の作成手順を図６（ａ）〜（ｄ）および図７（ａ）〜（ｄ）を用いて説明する。ここでは、例として第１のメモリ膜構造を有するメモリ素子を作成する場合を説明するが、第２および第３のメモリ膜構造を有するメモリ素子を作成する手順も多結晶シリコン膜１７０を形成する条件が異なるのみで、その他は同様に形成することができる。
【００５６】
まず、図６（ａ）に示すように、シリコン基板１１０上に、９００℃のＮ２Ｏ雰囲気中で、２ｎｍのシリコン酸化膜１２０を形成した。ここで、このシリコン酸化膜１２０の形成方法は、本実施の形態の方法に限るものではなく、酸素と水素によるウェット酸化、酸素によるドライ酸化、またはＣＶＤ法などを用いても形成できる。なお、本実施の形態では、ゲート酸化膜として電界効果トランジスタを形成する場合は、界面準位を少なく形成できる方法が好ましいため、熱酸化法を用いた。次に、減圧化学的気相成長法（ＬＰＣＶＤ法）により、ＳｉＨ４雰囲気中で成長温度は６２０℃、圧力は３０Ｐａ、成長時間は１分の条件で、５ｎｍの多結晶シリコン膜１３０を形成した。このとき、多結晶シリコン膜１３０は連続した膜として形成された。ここで、多結晶シリコン膜１３０は、非結晶シリコン膜を堆積した後、６００℃以上の成長温度でアニールすることにより形成しても良く、非結晶シリコン膜は、ＬＰＣＶＤ法により、ＳｉＨ４又はＳｉ２Ｈ６雰囲気中で成長温度は４５０℃〜５５０℃で形成できる。
【００５７】
次に、図６（ｂ）に示すように、９００℃のＮ２Ｏ雰囲気中で、多結晶シリコン膜１３０の表面を２ｎｍ程熱酸化してシリコン酸化膜１３５を形成した。ここで、このシリコン酸化膜１３５の形成方法は、本実施の形態の方法に限るものではなく、酸素と水素によるウェット酸化、酸素によるドライ酸化、またはＣＶＤ法などを用いても形成できる。次に、多結晶シリコン膜１３０を形成したときと同じ条件で、第１のシリコン微粒子１５０を形成した。このとき、シリコンは多結晶シリコン膜１３０を形成したときとは異なり、連続した膜状には成長せず、ドット状に形成される。すなわち、シリコン単結晶基板を熱酸化して形成したシリコン酸化膜１２０上には多結晶シリコン膜が連続膜状に成長するが、多結晶シリコン膜１３０を熱酸化することにより形成したシリコン酸化膜１３５上ではシリコンがドット状に形成された。これは、シリコン酸化膜１３５上に生成されるシリコンの結晶核密度が、シリコン酸化膜１２０上のそれより小さいためである。かくして、この物理現象を利用することにより、第１のシリコン微粒子１５０が形成された。ここで、第１のシリコン微粒子１５０は量産ラインにおいても使用されている一般的な方法により形成されているため、その形成位置もランダムに分布している。
【００５８】
次に、図６（ｃ）に示すように、９００℃のＮ２Ｏ雰囲気中で酸化して、第１のシリコン微粒子１５０の表面にシリコン酸化膜１５５を形成した。このシリコン酸化膜１５５も、シリコン酸化膜１２０を形成したときと同様に、酸素と水素によるウェット酸化、酸素によるドライ酸化、またはＣＶＤ法などを用いても形成できる。また、このときの第１のシリコン微粒子１５０の直径は約５ｎｍであった。
【００５９】
次に、図６（ｄ）に示すように、多結晶シリコン膜１３０を形成したときと同じ条件で、第２のシリコン微粒子１６０を形成した。このときも、第１のシリコン微粒子１５０を形成したときと同じ理由により、連続した膜状には成長せず、ドット状に形成される。この第２のシリコン微粒子１６０は、ほとんどが第１のシリコン微粒子１５０に隣接して形成される。すなわち、第２のシリコン微粒子１６０は、第１のシリコン微粒子１５０の斜め上方にランダムに形成される。
【００６０】
次に、図７（ａ）に示すように、９００℃のＮ２Ｏ雰囲気中で酸化して、第２のシリコン微粒子１６０の表面及びシリコン酸化膜１３５がさらに成長することにより、シリコン酸化膜１４０を形成した。このシリコン酸化膜１４０も、シリコン酸化膜１２０を形成したときと同様に、酸素と水素によるウェット酸化、酸素によるドライ酸化、またはＣＶＤ法などを用いても形成できる。このとき、第２のシリコン微粒子１６０の直径は約５ｎｍであった。
【００６１】
次に、図７（ｂ）に示すように、多結晶シリコン膜１３０を形成したときと同様な条件を用いて、成長時間を２分に設定して約１０ｎｍの多結晶シリコン膜１７０を形成した。
【００６２】
次に、図７（ｃ）に示すように、９００℃のＮ２ＯとＨＣｌ雰囲気中で酸化したところ、多結晶シリコン膜１７０の表面が酸化され、約５ｎｍのシリコン酸化膜１８０を形成した。このシリコン酸化膜１８０も、シリコン酸化膜１２０を形成したときと同様に、酸素と水素によるウェット酸化、酸素によるドライ酸化、またはＣＶＤ法などを用いても形成できる。
【００６３】
次に、図７（ｄ）に示すように、ＬＰＣＶＤ法により第２の電極となる多結晶シリコン膜１９０を約１５０ｎｍ程度形成した後、周知の工程により多結晶シリコン膜１９０に不純物をドープして電極となし、メモリ素子が完成した。
【００６４】
本実施の形態のメモリ素子の形成手順によれば、一般的に量産ラインにおいても用いられている熱酸化工程とＬＰＣＶＤ工程を繰り返すだけで、シリコン微粒子の数密度が３×１０１１／ｃｍ２程度の第１のシリコン微粒子及び第２のシリコン微粒子を形成することができる。したがって、シリコン微粒子の形成位置を制御するような特殊なプロセス設備は不要なので、図４に示したメモリ効果を有するメモリ素子が低コストで形成できる。
【００６５】
また、多結晶シリコン膜１７０の形成条件を変えると、第２のメモリ膜構造を有するメモリ素子を構成している第３のシリコン粒子１７１及び第３のメモリ膜構造を有するメモリ素子を構成する多結晶シリコン塊１７３が形成される。以下はその方法を説明する。まず、第２のメモリ膜構造を構成している第３のシリコン粒子１７１は、ＬＰＣＶＤ法により、ＳｉＨ４雰囲気中で成長温度は５７０℃〜５９０℃、圧力は３０Ｐａ、成長時間は３〜５分の条件で形成される。第３のメモリ膜構造を有するメモリ素子を構成する多結晶シリコン塊１７３は、ＬＰＣＶＤ法により、ＳｉＨ４雰囲気中で成長温度は６２０℃、圧力は６０〜１００Ｐａ、成長時間は１分の条件で形成される。
【００６６】
多結晶シリコン膜１３０、第１のシリコン微粒子１５０及び第２のシリコン微粒子１６０、多結晶シリコン膜１７０、第２の電極となる多結晶シリコン膜１９０の材質はこれに限らず、ゲルマニウム、ガリウム砒素などの半導体や、アルミニウム、銅、銀、金などの金属でもよく、導電性の物質であれば良い。また、シリコン酸化膜１２０，１４０（１３５，１５５を含む），１８０の材質はこれに限らず、シリコン窒化膜、シリコン酸化膜とシリコン窒化膜の積層膜、金属酸化膜など、電気絶縁性の物質であれば良い。
【００６７】
また、本実施の形態のメモリ素子の形成手順では、第１のシリコン微粒子１５０及び第２のシリコン微粒子１６０を形成するために、酸化工程と多結晶シリコン堆積工程をそれぞれ２回ずつ繰り返している。この一連の工程を全く行なわず、すなわち、図示はしていないが、第１のシリコン微粒子１５０及び第２のシリコン微粒子１６０が存在しない構成にした場合、ヒステリシスはほとんど観察されなかった。一方、一連の工程（酸化工程と多結晶シリコン膜堆積工程）を１回のみ行なったメモリ膜構造では小さなヒステリシスが観察された。しがしながら、データ保持時間が数１０秒以下と非常に短かった。一連の工程（酸化工程と多結晶シリコン膜堆積工程）を３回以上行なった場合でも、本実施の形態と同じ２回行った場合とほぼ同等のヒステリシスが現れた。
【００６８】
以上のことから、酸化工程と多結晶シリコン膜堆積工程は少なくとも２回以上行う必要が好ましいことがわかった。なお、５回以上行うとメモリ膜構造の実効的な膜厚がさらに厚くなり静電容量が減少する。このメモリ膜構造を電界効果トランジスタのゲート絶縁膜として適応させた場合、メモリ膜構造の実効的な膜厚が厚いと短チャネル効果の抑制が難しくなり、メモリ素子の微細化が難しくなる。したがって、酸化工程と多結晶シリコン膜堆積工程は、２回から４回が好ましい。
【００６９】
また、本実施の形態のメモリ素子によれば、低電圧での書き込みおよび消去が可能であり、このメモリ素子を電界効果トランジスタに適応させた場合、従来技術のフラッシュメモリに比べて著しく低電圧動作が可能なメモリ素子とすることができる。また、低電圧動作が可能なため、従来技術のフラッシュメモリで問題となっていた、高エネルギーの電荷注入によるメモリ膜構造の劣化を抑制し、メモリ素子の信頼性を向上することができる。
【００７０】
また、第１のシリコン微粒子１５０と第２のシリコン微粒子１６０をランダムに配置しているため、メモリ特性が再現性よく現れる上に、シリコン酸化膜１４０に含まれる第１，第２のシリコン微粒子１５０，１６０の位置を制御するための特殊なプロセス装置を用いる必要が無いため、従来のプロセス装置を用いて低コストでメモリ素子を製造することができる。
【００７１】
（第２実施形態）
本発明の第２実施形態のメモリ素子を図８を用いて説明する。本実施の形態のメモリ素子は、第１実施形態のメモリ膜構造を電界効果トランジスタのゲート絶縁膜に使用したものである。
【００７２】
図８は、本実施の形態であるメモリ素子の断面図である。シリコン基板１１０上に、第１実施形態で示した第１のメモリ膜構造を介してゲート電極となる多結晶シリコン膜１９０が形成されている。このメモリ膜構造は、第２または第３のメモリ膜構造を有するものであってもよい。さらに、シリコン基板１１０にソース領域２０１とドレイン領域２０２が形成されている。
【００７３】
なお、本実施の形態では、シリコン基板１１０の導電型がＰ型であり、ゲート電極、ソース領域及びドレイン領域の導電型がＮ型であるＮチャネル型の電界効果トランジスタとなっている。しかし、これに限らず、Ｐチャネル型の電界効果トランジスタ（Ｎ型のシリコン基板と、Ｐ型のソース領域及びドレイン領域を持つ）であっても良いし、ゲート電極は多結晶シリコン膜に限らず、金属であっても良い。
【００７４】
本実施の形態のメモリ素子は、上記第１実施形態の第１のメモリ膜構造を用いているので、大きなヒステリシス特性を持つ（図４参照）。
【００７５】
更に、本実施の形態のメモリ素子は、第１実施形態の第１のメモリ膜構造を用いているので、低電圧での書き込み及び消去及び非破壊読み出しが可能である。具体的には、例えば、±３Ｖでの書き込み・消去がおよび１Ｖでの非破壊読み出しが可能である。したがって、低電圧動作が可能で、低消費電力化が可能となり、素子の信頼性が向上する。
【００７６】
本実施の形態のメモリ素子を製造する手順は、電界効果トランジスタを作成する公知の手順とほぼ同じである。公知の手順と異なるのは、メモリ膜の形成においてのみであり、メモリ膜構造を形成する手順は第１実施形態に記載した通りである。すなわち、メモリ膜構造の形成において必要なのは、酸化工程とＬＰＣＶＤ工程のみである。したがって、簡単な工程で電気特性が安定したメモリ素子を形成することが可能である。
【００７７】
（第３実施形態）
本発明の第３実施形態のメモリ素子を図９を用いて説明する。本実施の形態のメモリ素子は、上記第２実施形態のメモリ素子を、ＳＯＩ（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　ｏｎ　Ｉｎｓｕｌａｔｏｒ：　シリコン・オン・インシュレータ）基板上に形成したものである。図９は、本実施の形態の半導体装置におけるメモリ素子の断面図である。１１０はシリコン基板、２１０はボディ（シリコン）、２５０は埋め込み酸化膜である。また、図９に示すメモリ素子は、上記第１実施形態の第１のメモリ膜構造を有するメモリ素子を用いているが、上記第１実施形態の第２または第３のメモリ膜構造を有するメモリ素子を用いても良い。なお、図９では、完全空乏型の場合を示しているが、部分空乏型にしてもよい。
【００７８】
本実施の形態のメモリ素子を製造する手順は、ＳＯＩ基板上に電界効果トランジスタを作成する公知の手順とほぼ同じである。公知の手順と異なるのは、メモリ膜構造の形成においてのみであり、メモリ膜構造を形成する手順は、上記第１実施形態に記載した通りである。
【００７９】
本実施の形態の半導体装置においては、上記第２実施形態のメモリ素子で得られる効果に加えて以下の効果が得られる。本実施の形態のメモリ素子においては、ソース領域２０１及びドレイン領域２０２と、ボディ２１０との接合容量を非常に小さくすることができる。さらにまた、ＳＯＩ基板を用いると、ソース領域２０１及びドレイン領域２０２の深さを浅くするのが容易であり、短チャネル効果を抑制し、素子を更に微細化することができる。
【００８０】
（第４実施形態）
また、本第４実施形態の半導体集積回路は、上記第２実施形態及び第３実施形態のメモリ素子を論理回路やその他のメモリ（ＤＲＡＭ、ＳＲＡＭ等）と混載したものである。本第４実施形態の半導体集積回路を図１０（ａ）及び図１０（ｂ）を用いて説明する。図１０（ａ）は本第４実施形態の半導体集積回路、図１０（ｂ）は従来の半導体集積回路をそれぞれ示している。本第４実施形態の半導体集積回路は、メモリセル占有領域３００、メモリセルの周辺回路領域３１０、論理回路、その他のメモリ（ＤＲＡＭ、ＳＲＡＭ等）３２０から構成されている。従来の半導体集積回路は、メモリセル占有領域４００、メモリセルの周辺回路領域４１０、論理回路、その他のメモリ（ＤＲＡＭ、ＳＲＡＭ等）４２０から構成されている。
【００８１】
上記半導体集積回路は、低電圧にて動作可能なので周辺回路と同一の電源電圧で動作可能である。したがって、図１０（ｂ）で示したような従来のフラッシュメモリのように大規模な周辺回路（昇圧回路およびその制御回路）が不要なため、図１０（ａ）に示すように、周辺回路部の占有面積を縮小できる。また、更にメモリ素子単体としても従来のフラッシュメモリに比べ絶縁膜を薄膜化できるため微細化が可能となるため、図１０（ａ）に示すように、メモリセル占有領域３００の占有面積を小さくすることができる。したがって、本発明のメモリ素子を用いた半導体集積回路は、微細化に適しているため、半導体集積回路の集積度を向上させることができると共に、その他の機能素子や回路を搭載できる割合を増して、機能の向上を図ることができる。
【００８２】
（第５実施形態）
上記第４実施形態の半導体集積回路を、電池駆動の携帯電子機器（特に携帯情報端末）に用いることができる。この携帯電子機器としては、携帯情報端末、携帯電話、ゲーム機器などが挙げられる。図１０（ｃ）は、携帯電子機器の一例としての携帯電話のブロック図を示している。制御回路９１１には、本発明の半導体装置が組み込まれている。なお、制御回路９１１は、本発明の半導体装置からなる論理回路と、メモリとを混載したＬＳＩから成っていてもよい。また、９１２は電池、９１３はＲＦ回路部、９１４は表示部、９１５はアンテナ部、９１６は信号線、９１７は電源線である。本発明の半導体集積回路を携帯電子機器に用いることにより、携帯電子機器の機能と動作速度を保ったままＬＳＩ部の消費電力を大幅に下げることが可能になる。これにより、電池寿命を大幅にのばすことが可能になる。
【００８３】
上記第１〜第５実施の形態では、第２の導電体膜の一例としての多結晶シリコン膜１７０（または面状に広がる導電体群）と第４の絶縁膜の一例としてのシリコン酸化膜１８０からなる層を１つ積層したメモリ膜構造を有するメモリ素子について説明したが、第２の導電体膜（または面状に広がる導電体群）と第４の絶縁膜からなる層を複数積層してもよい。そうすることにより、安定して大きなヒステリシス特性が得られ良好なメモリ特性を有するメモリ素子を実現できる。
【００８４】
また、上記第１〜第５実施の形態では、第３の絶縁膜の一例としてのシリコン酸化膜１４０に含まれる導電性の微粒子は、第１の導電体膜の一例としての多結晶シリコン膜１３０に近接する第１の微粒子の一例としての第１のシリコン微粒子１５０と、その第１のシリコン微粒子１５０の斜め上方に隣接する第２のシリコン微粒子１６０から構成されていたが、この構成に限定されるものではない。
【００８５】
【発明の効果】
以上より明らかなように、第１の発明であるメモリ膜構造は、第１の絶縁膜、第１の導電体膜、第２の絶縁膜、導電性の微粒子を含む第３の絶縁膜、第２の導電体膜（または面状に広がる導電体群）、第４の絶縁膜を順次形成したものであり、下部電極として半導体基板を備え、上部電極としてゲート電極を備えてメモリ素子を構成したとき、従来技術のフラッシュメモリと比して、低電圧で書き込み・消去が行うことができ、メモリ膜構造の劣化を抑制することができる。したがって、低電圧で信頼性の高いメモリ素子が提供できるという効果がある。
【００８６】
また、第２の発明のメモリ素子は、電界効果型トランジスタのゲート絶縁膜が、本発明のメモリ膜構造であるため、従来技術のフラッシュメモリ素子よりも低電圧で書き込み及び消去可能で、しかも素子の微細化が可能な電界効果トランジスタ型メモリ素子を実現できるという効果がある。
【００８７】
また、第３の発明のメモリ素子の製造方法は、半導体基板上に第１の絶縁膜を形成する工程と、上記第１の絶縁膜上に第１の導電体膜を形成する工程と、上記第１の導電体膜上に第２の絶縁膜を形成する工程と、上記第２の絶縁膜上に導電体の微粒子を含む第３の絶縁膜を形成する工程と、上記第３の絶縁膜上に第２の導電体膜（または面状に広がる導電体群）を形成する工程と、上記第２の導電体膜（または面状に広がる導電体群）上に第４の絶縁体を形成する工程と、上記第４の絶縁膜上に第３の導電体膜を形成する工程とを含むものである。
【００８８】
上記メモリ素子の製造方法によれば、上記半導体基板上に上記第１の絶縁膜を介して上記第１の導電体膜が形成され、上記第１の導電体膜上に上記第２の絶縁膜を介して導電性の微粒子を含む第３の絶縁膜が形成され、上記第３の絶縁膜上に第２の導電体膜（または面状に広がる導電体群）と第４の絶縁体が順次形成され、上記第４の絶縁膜上に第３の導電体膜が形成される。それゆえ、上記半導体基板と上記第３の導電体膜が電極となり、上記第１の導電体膜と導電性の微粒子を含む第３の絶縁膜と第２の導電体膜（または面状に広がる導電体群）とが電荷蓄積部となってメモリ膜構造を構成する所望の構造のメモリ素子を形成することができる。
【００８９】
また、第４の発明の半導体集積回路は、第２の発明のメモリ素子を使用したメモリ回路と、ロジック回路とを混載しているので、メモリ回路は低電圧動作が可能であるので、ロジック回路と電源を共通化することができ、従来のように昇圧回路が不要でメモリが占める面積を小さくできる。
【００９０】
また、第５の発明の携帯電子機器は、第４の発明の半導体集積回路を具備しているため、ＬＳＩ部を高機能化、低消費電力化することができるので、高機能で電池寿命の長い携帯電子機器が提供される。
【図面の簡単な説明】
【図１】図１（ａ）は本発明の第１実施形態の第１のメモリ膜構造を有するメモリ膜構造の断面図であり、図１（ｂ）は図１（ａ）の要部の拡大断面図である。
【図２】図２（ａ）は第１実施形態の第２のメモリ膜構造を有するメモリ膜構造の断面図であり、図２（ｂ）は図２（ａ）の要部の拡大断面図である。
【図３】図３は第１実施形態の第３のメモリ膜構造を有するメモリ膜構造の断面図である。
【図４】図４は上記第１のメモリ膜構造を有するメモリ膜構造を用いて作成したメモリ素子の書き込み時及び消去時におけるメモリ膜の容量とゲート電圧との関係を示すグラフである。
【図５】図５は第３の導電体と第４の絶縁膜が欠落したメモリ膜構造を有するメモリ素子の書き込み時及び消去時におけるメモリ膜構造の容量とゲート電圧との関係を示すグラフである。
【図６】図６（ａ）〜（ｄ）は上記第１のメモリ膜構造を有するメモリ膜構造の製造方法を示す図である。
【図７】図７（ａ）〜（ｄ）は、本発明の第１実施形態の第１のメモリ膜構造を有するメモリ膜構造の製造方法を示す図である。
【図８】図８は本発明の第２実施形態のメモリ素子の断面図である。
【図９】図９は本発明の第３実施形態のメモリ素子の断面図である。
【図１０】図１０（ａ）は本発明の第４実施形態の半導体集積回路の平面図であり、図１０（ｂ）は従来の半導体集積回路の平面図である。
【図１１】図１１は、本発明の第５実施形態の携帯電子機器の一例としての携帯電話の構成を示すブロック図である。
【符号の説明】
１１０…シリコン基板、
１２０，１３５，１４０，１５５，１８０…シリコン酸化膜、
１３０，１７０，１９０…多結晶シリコン膜、
１５０，１６０…シリコン微粒子、
１７１…シリコン粒子、
１７３…多結晶シリコン塊、
２０１…ソース領域、
２０２…ドレイン領域、
２１０…ボディ、
２５０…埋め込み酸化膜、
３００，４００…メモリセル占有領域、
３１０，４１０…周辺回路領域、
３２０，４２０…論理回路やその他のメモリ素子、
９１１…制御回路、
９１２…電池、
９１３…ＲＦ回路部、
９１４…表示部、
９１５…アンテナ部、
９１６…信号線、
９１７…電源線。
【図１】
2004119615.tif 000003
【図２】
2004119615.tif 000004
【図３】
2004119615.tif 000005
【図４】
2004119615.tif 000006
【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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