(57)【要約】【課題】電流信号の受け渡しを行う半導体集積回路において、誤動作防止用の抵抗素子を用いることなく誤動作の防止が行え、かつチップ上の占有面積が少なくて済む誤動作防止回路を設ける。【解決手段】誤動作防止回路９ａでは、カレントミラー回路（Ｑ４，Ｑ５）は定電流源８で定まる値の定電流Ｉ４を入力端子６から引き込むように発生する。半導体集積回路１ａとの電流信号の受け渡しがない場合に、ノイズ等による電流が入力端子６から流入することがあっても、その電流レベルが定電流Ｉ４以下であれば、カレントミラー回路（Ｑ４，Ｑ５）に吸収され、カレントミラー回路（Ｑ６，Ｑ７）には流れない。このときの定電流Ｉ４の大きさは、ＮＰＮトランジスタＱ４，Ｑ５のサイズ比で決めることができるので、抵抗素子を用いて誤動作防止を図る場合と比較してチップ上の占有面積を減らすことができる。【選択図】      図１
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【特許請求の範囲】
【請求項１】
外部回路から入力端子に供給される電流信号を取り込む第１カレントミラー回路を備える半導体集積回路において、
電源印加時に常時定電流を出力する定電流源と、
制御電極が共通に接続され、一方の信号電極が共通に接地される２つのトランジスタで構成される第２カレントミラー回路であって、制御電極が接続される一方のトランジスタの他方の信号電極が前記定電流源の電流流出端に接続され、他方のトランジスタの他方の信号電極が前記入力端子と前記第１カレントミラー回路との接続ラインに接続される第２カレントミラー回路と、
を備えたことを特徴とする半導体集積回路。
【請求項２】
外部回路が引き込む電流信号を出力端子に供給する第１カレントミラー回路を備える半導体集積回路において、
電源印加時に常時定電流の引き込みを行う定電流源と、
制御電極が共通に接続され、一方の信号電極が共通に電源に接続される２つのトランジスタで構成される第２カレントミラー回路であって、制御電極が接続される一方のトランジスタの他方の信号電極が前記定電流源の電流流入端に接続され、他方のトランジスタの他方の信号電極が前記入力端子と前記第１カレントミラー回路との接続ラインに接続される第２カレントミラー回路と、
を備えたことを特徴とする半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、電流信号の受け渡しを行う半導体集積回路に関するものである。
【０００２】
【従来の技術】
半導体集積回路間で信号の授受を行う方法として、電流信号の受け渡しを行いその電流信号の有無を信号有無に対応付ける方法が採用される場合がある。そのような場合、電流信号の送り手側の半導体集積回路では、出力回路にカレントミラー回路を備える（例えば特許文献１）。また、電流信号の受け手側の半導体集積回路でも、同様に入力回路にカレントミラー回路を備える。
【０００３】
ところで、電流信号の受け渡しを行う方式では、電流信号の受け渡しが無い場合、送り手側の半導体集積回路の出力端子はハイインピーダンスになるので、受け手側の半導体集積回路では、入力端子にノイズが印加されたり、リーク電流が流れたりするとカレントミラー回路が誤動作することが起こる。
【０００４】
そこで、受け手側の半導体集積回路では、入力端子とカレントミラー回路との接続ラインと接地との間に、誤動作防止用の抵抗素子を介在させ、ノイズ電流やリーク電流がカレントミラー回路に流れるのを防止するようにしている。
【０００５】
一方、近年、半導体集積回路を組み込む装置の低消費電力化に伴い、半導体集積回路にも消費電力の削減措置が求められるようになり、上記した受け渡しの電流値についても削減が必要になっている。
【０００６】
【特許文献１】
特開２０００−２９８５２５号公報（図１）
【０００７】
【発明が解決しようとする課題】
しかしながら、受け渡しの電流値を少なくする場合には、誤動作防止用の抵抗素子の値を大きくする必要がある。半導体集積回路では、抵抗素子は、一般に拡散抵抗によって実現される。そうすると、拡散抵抗では、単位面積当たりの抵抗値は決まっているので、抵抗値を大きくすると、抵抗素子エリアのチップに占める面積が大きくなり、コストアップの要因となるという問題がある。
【０００８】
この発明は、上記に鑑みてなされたもので、電流信号の受け渡しを行う半導体集積回路において、誤動作防止用の抵抗素子を用いることなく誤動作の防止が行え、かつチップ上の占有面積が少なくて済む誤動作防止回路を備えた半導体集積回路を得ることを目的とする。
【０００９】
【課題を解決するための手段】
上記目的を達成するため、この発明にかかる半導体集積回路は、外部回路から入力端子に供給される電流信号を取り込む第１カレントミラー回路、または、外部回路が引き込む電流信号を出力端子に供給する第１カレントミラー回路を備える半導体集積回路において、電源印加時に常時定電流を出力する、または、常時定電流の引き込みを行う定電流源と、制御電極が共通に接続され、一方の信号電極が共通に接地される２つのトランジスタで構成される第２カレントミラー回路であって、制御電極が接続される一方のトランジスタの他方の信号電極が前記定電流源の電流流出端、または、電流流入端に接続され、他方のトランジスタの他方の信号電極が前記入力端子と前記第１カレントミラー回路との接続ラインに接続される第２カレントミラー回路とを備えたことを特徴とする。
【００１０】
この発明によれば、第２カレントミラー回路は定電流源で定まる値の定電流を入力端子から引き込むように、または、出力端子に流し込むように発生するので、外部回路との電流信号の受け渡しがない場合に、ノイズ等による電流が入力端子から流入するまたは出力端子に流出することがあっても、その電流レベルが上記定電流レベル以下であれば、第２カレントミラー回路に吸収され、第１カレントミラー回路には流れない。したがって、第１カレントミラー回路の誤動作が防止できる。このときの定電流の大きさは、第２カレントミラー回路のトランジスタのサイズ比で決めることができるので、抵抗素子を用いて誤動作防止を図る場合と比較してチップ上の占有面積を減らすことができる。
【００１１】
【発明の実施の形態】
以下に添付図面を参照して、この発明にかかる半導体集積回路の好適な実施の形態を詳細に説明する。
【００１２】
実施の形態１．
図１は、この発明の実施の形態１である半導体集積回路の構成を示す回路図である。まず、図５を参照して、電流信号の受け渡しを行う半導体集積回路の一般的な構成と動作を説明する。なお、図５は、この発明の理解を容易にするために用いる半導体集積回路の構成例を示す回路図である。
【００１３】
図５において、半導体集積回路１ａは、電流信号の送り手側回路であり、半導体集積回路２ｅは、電流信号の受け手側回路である。図５では、送り手側の半導体集積回路１ａが、受け手側の半導体集積回路２ｅに電流を流し込む場合の構成例が示されている。
【００１４】
半導体集積回路１ａでは、出力回路として、カレントミラー回路を構成するＰＭＯＳトランジスタＱ１，Ｑ２と、ＮＭＯＳトランジスタで構成されるトランジスタスイッチＱ３と、常時定電流を引き込む定電流源３とを備えている。
【００１５】
ＰＭＯＳトランジスタＱ１，Ｑ２は、ゲート電極が共通に接続され、ソース電極が共通に電源（ＶＤＤ）に接続されている。ＰＭＯＳトランジスタＱ１のドレイン電極は、ゲート電極が接続されるとともに、トランジスタスイッチＱ３のドレイン電極に接続され、また、ＰＭＯＳトランジスタＱ２のドレイン電極は、一方の出力端子４に接続されている。他方の出力端子５は、接地（ＧＮＤ）に接続されている。トランジスタスイッチＱ３のソース電極は、定電流源３を介して接地（ＧＮＤ）に接続されている。トランジスタスイッチＱ３のゲート電極には、ＯＮ／ＯＦＦ制御信号が印加されるようになっている。
【００１６】
また、半導体集積回路２ｅでは、入力回路として、カレントミラー回路を構成するＮＰＮトランジスタＱ６，Ｑ７を備えている。ＮＰＮトランジスタＱ６，Ｑ７は、ベース電極が共通に接続され、エミッタ電極が共通に接地（ＧＮＤ）に接続されている。ＮＰＮトランジスタＱ６のコレクタ電極は、ベース電極が接続されるとともに、一方の入力端子６に接続されている。他方の入力端子７は、接地（ＧＮＤ）に接続されている。ＮＰＮトランジスタＱ７のコレクタ電極は、内部回路のカレントミラー回路（Ｑ８，Ｑ９）に接続されている。
【００１７】
以上の構成において、半導体集積回路１ａから半導体集積回路２ｅに電流信号を受け渡す場合には、トランジスタスイッチＱ３をオン動作させる。すなわち、トランジスタスイッチＱ３がオン動作すると、カレントミラー回路（Ｑ１，Ｑ２）では、ＰＭＯＳトランジスタＱ１に定電流源３にて設定した値の電流が流れ、ＰＭＯＳトランジスタＱ２に同値のミラー電流が流れる。この電流は、出力端子４，入力端子６を介して半導体集積回路２ｅのカレントミラー回路（Ｑ６，Ｑ７）におけるＮＰＮトランジスタＱ６のベース電極に流れ込み、ＮＰＮトランジスタＱ６をオン動作させる。
【００１８】
トランジスタスイッチＱ３がオフ動作すると、カレントミラー回路（Ｑ１，Ｑ２）がオフ動作し、入力端子６に流れ込む電流が無くなるので、半導体集積回路２ｅのカレントミラー回路（Ｑ６，Ｑ７）では、ＮＰＮトランジスタＱ６がオフ動作する。この電流のやりとりが無い場合には、出力端子４がハイインピーダンスになるので、入力端子６にノイズが印加されたり、リーク電流が流れたりするとカレントミラー回路（Ｑ６，Ｑ７）におけるＮＰＮトランジスタＱ６がオン動作する誤動作が起こる。
【００１９】
そこで、図５に示すように、半導体集積回路２ｅでは、入力端子６とカレントミラー回路（Ｑ６，Ｑ７）との接続ラインと接地との間に、誤動作防止用の抵抗素子Ｒ１を介在させることが一般的に採用されている。
【００２０】
この構成によれば、入力端子６にノイズが印加されたり、リーク電流が流れたりしても、ノイズ電流やリーク電流は、入力端子６に繋がるＮＰＮトランジスタＱ６のベース電極に流れずに抵抗素子Ｒ１に流れ込むので、ＮＰＮトランジスタＱ６はオフ状態を維持することができる。
【００２１】
また、電流信号の受け渡し時においては、受け渡す電流の大きさを抵抗素子Ｒ１の両端に発生する電位がＮＰＮトランジスタＱ６のベース・エミッタ間電圧となる電流値以上とする。これによって、超過分の電流がＮＰＮトランジスタＱ６のベースに流れ込み、ＮＰＮトランジスタＱ６がオン動作するので、支障なく電流信号の受け渡しが行える。
【００２２】
しかし、抵抗素子Ｒ１を用いる誤動作防止対策では、低消費電力化を図るために受け渡す電流値を減らす場合には、抵抗素子Ｒ１の値を大きくする必要があるので、抵抗素子エリアのチップに占める面積が増加する。そこで、この発明では、誤動作防止用の抵抗素子Ｒ１を用いることなくノイズ等による誤動作の防止が行え、かつチップ上の占有面積が少なくて済む誤動作防止回路を備えた半導体集積回路を実現するようにしている。以下、図１以降の各図を参照して説明する。
【００２３】
図１では、図５に示した構成と同一ないしは同等である構成要素には、同一の符号が付されている。図１において、電流信号の受け手側である半導体集積回路２ａでは、図５に示した抵抗素子Ｒ１に代えて、能動素子を用いて構成される誤動作防止回路９ａが設けられている。すなわち、誤動作防止回路９ａは、定電流源８とカレントミラー回路を構成するＮＰＮトランジスタＱ４，Ｑ５とで構成される。
【００２４】
定電流源８は、一端が電源（ＶＤＤ）に接続され、他端から常時定電流を出力するようになっている。カレントミラー回路（Ｑ４，Ｑ５）では、ＮＰＮトランジスタＱ４，Ｑ５は、ベース電極が共通に接続され、エミッタ電極が共通に接地（ＧＮＤ）に接続されている。ＮＰＮトランジスタＱ４のコレクタ電極は、ベース電極が接続されるとともに、定電流源８の他端（電流流出端）に接続されている。ＮＰＮトランジスタＱ５のコレクタ電極は、入力端子６とカレントミラー回路（Ｑ６，Ｑ７）との接続ラインに接続されている。
【００２５】
次に、図１を参照して、実施の形態１である半導体集積回路の動作について説明する。誤動作防止回路９ａでは、定電流源８は、設定された定電流値Ｉ３を常時出力している。これによって、カレントミラー回路（Ｑ４，Ｑ５）におけるＮＰＮトランジスタＱ４がオン動作を行い、ＮＰＮトランジスタＱ５に定電流値Ｉ３と例えば等値のミラー電流Ｉ４が流れるので、ＮＰＮトランジスタＱ５のコレクタ電極が接続される入力端子６は、常時、ミラー電流Ｉ４の分だけ引き込まれた状態になる。
【００２６】
すなわち、トランジスタスイッチＱ３をオン動作させ、半導体集積回路１ａから半導体集積回路２ａに電流信号を受け渡す場合、カレントミラー回路（Ｑ１，Ｑ２）では、ＰＭＯＳトランジスタＱ１に定電流源３にて設定した定電流値Ｉ１の電流が流れ、ＰＭＯＳトランジスタＱ２に同値のミラー電流Ｉ２が流れ、出力端子４から入力端子６に流入する。
【００２７】
それに対し、半導体集積回路２ａでは、入力端子６は、カレントミラー回路（Ｑ４，Ｑ５）によってミラー電流Ｉ４の分だけ引き込まれているので、カレントミラー回路（Ｑ６，Ｑ７）におけるＮＰＮトランジスタＱ６には、ミラー電流Ｉ２からミラー電流Ｉ４を引いた電流Ｉ５が流れる。これによって、ＮＰＮトランジスタＱ７にそれと等値のミラー電流が流れ、内部回路のカレントミラー回路（Ｑ８，Ｑ９）に受け渡される。
【００２８】
一方、トランジスタスイッチＱ３がオフ動作すると、カレントミラー回路（Ｑ１，Ｑ２）がオフ動作するので、半導体集積回路２ａのカレントミラー回路（Ｑ６，Ｑ７）では、流れ込む電流信号が無くなるので、ＮＰＮトランジスタＱ６がオフ動作する。この状態でも、入力端子６は、常時、ミラー電流Ｉ４の分だけ引き込まれた状態にある。
【００２９】
したがって、入力端子６にノイズが印加されたり、リーク電流が流れたりしても、入力端子６に流れるノイズ電流やリーク電流が、ミラー電流Ｉ４以下のレベルであれば、その流入電流は、ＮＰＮトランジスタＱ５に流れ込み、ＮＰＮトランジスタＱ６には流れ込まないので、カレントミラー回路（Ｑ６，Ｑ７）が誤動作することはない。
【００３０】
このように、誤動作防止回路９ａでは、入力端子６から定電流を常時引き込むようにしているので、定電流以下の低レベルノイズ等は吸収することができ、ノイズマージンが向上し、カレントミラー回路（Ｑ６，Ｑ７）の誤動作を防ぐことができる。
【００３１】
ここで、入力端子６から常時引き込む定電流（ミラー電流Ｉ４）の大きさは、集積回路間の受け渡しに要する電流値と必要なノイズマージンとを考慮して決定される。集積回路間の受け渡しに要する電流値が少ない場合には、引き込む定電流（ミラー電流Ｉ４）は微少電流とする必要がある。この引き込む定電流（ミラー電流Ｉ４）の必要な大きさは、カレントミラー回路を構成する２つのトランジスタのサイズ比によって決めることができるので、抵抗素子Ｒ１を用いる誤動作防止回路と比較して、誤動作防止回路９ａでは、チップ上の占有面積を減らすことができる。
【００３２】
実施の形態２．
図２は、この発明の実施の形態２である半導体集積回路の構成を示す回路図である。なお、図２では、図１に示した構成と同一ないしは同等である構成要素には、同一の符号が付されている。ここでは、この実施の形態２に関わる部分を中心に説明する。
【００３３】
図２に示すように、この実施の形態２では、図１に示した誤動作防止回路９ａに代えて、誤動作防止回路９ｂが設けられている。誤動作防止回路９ｂでは、図１に示した誤動作防止回路９ａにおいて、カレントミラー回路を構成するトランジスタが、ＮＭＯＳトランジスタＱ１８，Ｑ１９に置き換わっている。
【００３４】
この構成によっても、カレントミラー回路（Ｑ１８，Ｑ１９）では、ＮＭＯＳトランジスタＱ１９に定電流源８の定電流Ｉ３と例えば等値のミラー電流Ｉ４が流れるので、実施の形態１と同様に、入力端子６から定電流（ミラー電流Ｉ４）を引き込むことができ、同様の作用・効果が得られる。
【００３５】
実施の形態３．
図３は、この発明の実施の形態３である半導体集積回路の構成を示す回路図である。図３において、半導体集積回路１ｂは、電流信号の送り手側回路であり、半導体集積回路２ｃは、電流信号の受け手側回路である。図３では、実施の形態１（図１）、実施の形態２（図２）とは逆に、送り手側の半導体集積回路１ｂが、受け手側の半導体集積回路２ｃから電流を引き込むことで電流信号の受け渡しを行う場合の構成例が示されている。したがって、見方を変えれば、半導体集積回路２ｃから半導体集積回路１ｂに電流信号を受け渡していることになる。そのため、半導体集積回路１ｂの端子４，５は、入力端子と称し、半導体集積回路２ｃの端子６，７は、出力端子と称することができるが、ここでは、図１，図２と同一の呼称を用いる。
【００３６】
半導体集積回路１ｂでは、引き込み回路として、カレントミラー回路を構成するＮＭＯＳトランジスタＱ１０，Ｑ１１と、ＰＭＯＳトランジスタで構成されるトランジスタスイッチＱ２０と、常時定電流を出力する定電流源１０とを備えている。
【００３７】
ＮＭＯＳトランジスタＱ１０，Ｑ１１は、ゲート電極が共通に接続され、ソース電極が共通に接地（ＧＮＤ）に接続されている。ＮＭＯＳトランジスタＱ１０のドレイン電極は、ゲート電極が接続されるとともに、トランジスタスイッチＱ２０のドレイン電極に接続され、また、ＮＭＯＳトランジスタＱ１１のドレイン電極は、一方の出力端子４に接続されている。他方の出力端子５は、接地（ＧＮＤ）に接続されている。トランジスタスイッチＱ２０のソース電極は、定電流源１０を介して電源（ＶＤＤ）に接続されている。トランジスタスイッチＱ２０のゲート電極には、ＯＮ／ＯＦＦ制御信号が印加されるようになっている。
【００３８】
また、半導体集積回路２ｃでは、出力回路として、カレントミラー回路を構成するＰＮＰトランジスタＱ１４，Ｑ１５を備えている。ＰＮＰトランジスタＱ１４，Ｑ１５は、ベース電極が共通に接続され、エミッタ電極が共通に電源（ＶＤＤ）に接続されている。ＰＮＰトランジスタＱ１４のコレクタ電極は、ベース電極が接続されるとともに、一方の入力端子６に接続されている。他方の入力端子７は、接地（ＧＮＤ）に接続されている。ＰＮＰトランジスタＱ１５のコレクタ電極は、内部回路のカレントミラー回路（Ｑ１６，Ｑ１７）に接続されている。
【００３９】
そして、抵抗素子を用いる代わりに、能動素子を用いて構成される誤動作防止回路９ｃが設けられている。すなわち、誤動作防止回路９ｃは、定電流源１１とカレントミラー回路を構成するＰＮＰトランジスタＱ１２，Ｑ１３とで構成される。
【００４０】
定電流源１１は、一端が接地（ＧＮＤ）に接続され、他端から常時定電流を引き込むようになっている。カレントミラー回路（Ｑ１２，Ｑ１３）では、ＰＮＰトランジスタＱ１２，Ｑ１５は、ベース電極が共通に接続され、エミッタ電極が共通に電源（ＶＤＤ）に接続されている。ＰＮＰトランジスタＱ１２のコレクタ電極は、ベース電極が接続されるとともに、定電流源１１の他端（電流流入端）に接続されている。ＰＮＰトランジスタＱ１３のコレクタ電極は、入力端子６に接続されている。
【００４１】
次に、図３を参照して、実施の形態３である半導体集積回路の動作について説明する。誤動作防止回路９ｃでは、定電流源１１は、設定された定電流値Ｉ８を常時引き込む動作をしている。これによって、カレントミラー回路（Ｑ１２，Ｑ１３）におけるＰＮＰトランジスタＱ１２がオン動作を行い、定電流値Ｉ８と例えば等値のミラー電流Ｉ９がＰＮＰトランジスタＱ１３に流れるので、ＰＮＰトランジスタＱ１３のコレクタ電極が接続される入力端子６には、常時、ミラー電流Ｉ９が流し込まれた状態になっている。
【００４２】
すなわち、トランジスタスイッチＱ２０をオン動作させ、半導体集積回路１ｂが半導体集積回路２ｃから電流信号を引き込む場合、カレントミラー回路（Ｑ１０，Ｑ１１）では、ＮＭＯＳトランジスタＱ１０に定電流源１０にて設定した電流値Ｉ６の定電流が流れ、ＮＭＯＳトランジスタＱ１１に同値のミラー電流Ｉ７が入力端子６から引き込む向きに流れる。
【００４３】
したがって、半導体集積回路２ｃのカレントミラー回路（Ｑ１４，Ｑ１５）では、ＮＰＮトランジスタＱ１４にミラー電流Ｉ７からミラー電流Ｉ９を引いた電流Ｉ１０が流れることになる。
【００４４】
一方、トランジスタスイッチＱ２０がオフ動作すると、カレントミラー回路（Ｑ１０，Ｑ１１）がオフ動作するので、半導体集積回路２ｃのカレントミラー回路（Ｑ１４，Ｑ１５）では、入力端子６が引かれる電流が無くなるので、ＰＮＰトランジスタＱ１４がオフ動作する。この状態でも、入力端子６は、常時、ミラー電流Ｉ９の分だけ流し込まれた状態にある。
【００４５】
したがって、入力端子６にノイズが印加されたり、リーク電流が流れたりして、入力端子６から電流が引かれた場合に、この電流がミラー電流Ｉ９以下のレベルであれば、その流出電流は、ＰＮＰトランジスタＱ１３から流出し、ＰＮＰトランジスタＱ１４は引き込まれずオン動作しないので、カレントミラー回路（Ｑ１４，Ｑ１５）が誤動作することはない。
【００４６】
このように、誤動作防止回路９ｃでは、入力端子６に定電流を常時流し込むようにしているので、定電流以下の低レベルノイズ等は吸収することができ、ノイズマージンが向上し、カレントミラー回路（Ｑ１４，Ｑ１５）の誤動作を防ぐことができる。
【００４７】
なお、入力端子６に常時流し込む定電流（ミラー電流Ｉ９）の大きさは、実施の形態１で説明したように、集積回路間の受け渡しに要する電流値と必要なノイズマージンとを考慮して決定される。そして、この流し込む定電流（ミラー電流Ｉ９）の必要な大きさは、カレントミラー回路を構成する２つのトランジスタのサイズ比によって決めることができるので、抵抗素子を用いる誤動作防止回路と比較して、誤動作防止回路９ｃでは、チップ上の占有面積を減らすことができる。
【００４８】
実施の形態４．
図４は、この発明の実施の形態４である半導体集積回路の構成を示す回路図である。なお、図４では、図３に示した構成と同一ないしは同等である構成要素には、同一の符号が付されている。ここでは、この実施の形態４に関わる部分を中心に説明する。
【００４９】
図４に示すように、この実施の形態４では、図３に示した誤動作防止回路９ｃに代えて、誤動作防止回路９ｄが設けられている。誤動作防止回路９ｄでは、図３に示した誤動作防止回路９ｃにおいて、カレントミラー回路を構成するトランジスタが、ＰＭＯＳトランジスタＱ２１，Ｑ２２に置き換わっている。
【００５０】
この構成によっても、カレントミラー回路（Ｑ２１，Ｑ２２）では、ＰＭＯＳトランジスタＱ２２に定電流源１１の定電流Ｉ８と例えば等値のミラー電流Ｉ９が流れるので、実施の形態３と同様に、入力端子６に定電流（ミラー電流Ｉ９）を流し込むことができ、同様の作用・効果が得られる。
【００５１】
【発明の効果】
以上説明したように、この発明によれば、外部回路から入力端子に供給される電流信号を取り込む第１カレントミラー回路、または、外部回路が引き込む電流信号を出力端子に供給する第１カレントミラー回路を備える半導体集積回路において、第２カレントミラー回路は定電流源で定まる値の定電流を入力端子から引き込むように、または、出力端子に流し込むように発生するので、外部回路との電流信号の受け渡しがない場合に、ノイズ等による電流が入力端子から流入するまたは出力端子から流出することがあっても、その電流レベルが上記定電流レベル以下であれば、第２カレントミラー回路に吸収され、第１カレントミラー回路には流れない。したがって、第１カレントミラー回路の誤動作が防止できる。このときの定電流の大きさは、第２カレントミラー回路のトランジスタのサイズ比で決めることができるので、抵抗素子を用いて誤動作防止を図る場合と比較してチップ上の占有面積を減らすことができる。
【図面の簡単な説明】
【図１】この発明の実施の形態１である半導体集積回路の構成を示す回路図である。
【図２】この発明の実施の形態２である半導体集積回路の構成を示す回路図である。
【図３】この発明の実施の形態３である半導体集積回路の構成を示す回路図である。
【図４】この発明の実施の形態４である半導体集積回路の構成を示す回路図である。
【図５】この発明の理解を容易にするために用いる半導体集積回路の構成例を示す回路図である。
【符号の説明】
１ａ，１ｂ  電流信号の送り手側の半導体集積回路、２ａ〜２ｄ  電流信号の受け手側の半導体集積回路、３，８，１０，１１  定電流源、４，５  出力端子、６，７  入力端子、９ａ，９ｂ，９ｃ，９ｄ  誤動作防止回路、Ｑ１，Ｑ２，Ｑ２１，Ｑ２２  ＰＭＯＳトランジスタ、Ｑ１０，Ｑ１１，Ｑ１８，Ｑ１９  ＮＭＯＳトランジスタ、Ｑ４，Ｑ５，Ｑ６，Ｑ７，Ｑ１６，Ｑ１７  ＮＰＮトランジスタ、Ｑ１２，Ｑ１３，Ｑ１４，Ｑ１５，Ｑ８，Ｑ９  ＰＮＰトランジスタ、Ｑ３，Ｑ２０  トランジスタスイッチ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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