(57)【要約】【課題】ＳＤＲＡＭのバンクに対するアクセスを効率化できるようにする。【解決手段】ＳＤＲＡＭのアクセス先を示す論理アドレスは、２４ビットにより構成される。ＬＳＢ側の２ビットは、ワードを構成する各バイトを指定する。その上位の８ビットは、ＳＤＲＡＭのワードを構成するコラムを指定するコラムアドレスとされる。コラムアドレスの上位の２ビットは、ＳＤＲＡＭのバンクを指定するバンクビットとされる。バンクビットの上位の１２ビットは、ＳＤＲＡＭのローを指定するローアドレスとされる。バンクビットは、ローアドレスのうち、論理アドレスの割り当て単位のサイズに対応する指定ビットに基づいて変換され、物理アドレスが生成される。本発明はメモリコントローラに適用できる。【選択図】      図１３
2004258966.tif 000002
【特許請求の範囲】
【請求項１】
メモリに対するアクセスを制御するメモリ制御装置において、
前記メモリにアクセスするための論理アドレスを取得する第１の取得手段と、
前記第１の取得手段により取得された前記論理アドレスから、前記メモリのバンクを指定するバンク指定アドレスを取得する第２の取得手段と、
前記第１の取得手段により取得された前記論理アドレスから、前記メモリのデータの割り当てのサイズに関するサイズアドレスを取得する第３の取得手段と、
前記第２の取得手段により取得された前記バンク指定アドレスを、前記第３の取得手段により取得された前記サイズアドレスに基づいて変換することにより、物理アドレスを生成する変換手段と、
前記変換手段により生成された前記物理アドレスに基づいて前記メモリに対するアクセスを制御する制御手段と
を備えることを特徴とするメモリ制御装置。
【請求項２】
前記メモリは、ＳＤＲＡＭまたはＤＤＲ  ＳＤＲＡＭである
ことを特徴とする請求項１に記載のメモリ制御装置。
【請求項３】
前記メモリ制御装置は、ＬＳＩである
ことを特徴とする請求項１に記載のメモリ制御装置。
【請求項４】
メモリに対するアクセスを制御するメモリ制御装置のメモリ制御方法において、
前記メモリにアクセスするための論理アドレスを取得する第１の取得ステップと、
前記第１の取得ステップの処理により取得された前記論理アドレスから、前記メモリのバンクを指定するバンク指定アドレスを取得する第２の取得ステップと、
前記第１の取得ステップの処理により取得された前記論理アドレスから、前記メモリのデータの割り当てのサイズに関するサイズアドレスを取得する第３の取得ステップと、
前記第２の取得ステップの処理により取得された前記バンク指定アドレスを、前記第３の取得ステップの処理により取得された前記サイズアドレスに基づいて変換することにより、物理アドレスを生成する変換ステップと、
前記変換ステップの処理により生成された前記物理アドレスに基づいて前記メモリに対するアクセスを制御する制御ステップと
含むことを特徴とするメモリ制御方法。
【請求項５】
メモリに対するアクセスを制御するプログラムであって、
前記メモリにアクセスするための論理アドレスを取得する第１の取得ステップと、
前記第１の取得ステップの処理により取得された前記論理アドレスから、前記メモリのバンクを指定するバンク指定アドレスを取得する第２の取得ステップと、
前記第１の取得ステップの処理により取得された前記論理アドレスから、前記メモリのデータの割り当てのサイズに関するサイズアドレスを取得する第３の取得ステップと、
前記第２の取得ステップの処理により取得された前記バンク指定アドレスを、前記第３の取得ステップの処理により取得された前記サイズアドレスに基づいて変換することにより、物理アドレスを生成する変換ステップと、
前記変換ステップの処理により生成された前記物理アドレスに基づいて前記メモリに対するアクセスを制御する制御ステップと
を含むことを特徴とするコンピュータが読み取り可能なプログラムが記録されている記録媒体。
【請求項６】
メモリに対するアクセスを制御するプログラムであって
前記メモリにアクセスするための論理アドレスを取得する第１の取得ステップと、
前記第１の取得ステップの処理により取得された前記論理アドレスから、前記メモリのバンクを指定するバンク指定アドレスを取得する第２の取得ステップと、
前記第１の取得ステップの処理により取得された前記論理アドレスから、前記メモリのデータの割り当てのサイズに関するサイズアドレスを取得する第３の取得ステップと、
前記第２の取得ステップの処理により取得された前記バンク指定アドレスを、前記第３の取得ステップの処理により取得された前記サイズアドレスに基づいて変換することにより、物理アドレスを生成する変換ステップと、
前記変換ステップの処理により生成された前記物理アドレスに基づいて前記メモリに対するアクセスを制御する制御ステップと
をコンピュータに実行させることを特徴とするプログラム。
【請求項７】
画像データをメモリに記憶し、処理する画像データ処理装置において、
前記メモリにアクセスするための論理アドレスを取得する第１の取得手段と、
前記第１の取得手段により取得された前記論理アドレスから、前記メモリのバンクを指定するバンク指定アドレスを取得する第２の取得手段と、
前記第１の取得手段により取得された前記論理アドレスから、前記メモリのデータの割り当てのサイズに関するサイズアドレスを取得する第３の取得手段と、
前記第２の取得手段により取得された前記バンク指定アドレスを、前記第３の取得手段により取得された前記サイズアドレスに基づいて変換することにより、物理アドレスを生成する変換手段と、
前記変換手段により生成された前記物理アドレスに基づいて前記メモリに対するアクセスを制御する制御手段と
を備えることを特徴とする画像データ処理装置。
【請求項８】
画像データをメモリに記憶し、処理する画像データ処理装置の画像データ処理方法において、
前記メモリにアクセスするための論理アドレスを取得する第１の取得ステップと、
前記第１の取得ステップの処理により取得された前記論理アドレスから、前記メモリのバンクを指定するバンク指定アドレスを取得する第２の取得ステップと、
前記第１の取得ステップの処理により取得された前記論理アドレスから、前記メモリのデータの割り当てのサイズに関するサイズアドレスを取得する第３の取得ステップと、
前記第２の取得ステップの処理により取得された前記バンク指定アドレスを、前記第３の取得ステップの処理により取得された前記サイズアドレスに基づいて変換することにより、物理アドレスを生成する変換ステップと、
前記変換ステップの処理により生成された前記物理アドレスに基づいて前記メモリに対するアクセスを制御する制御ステップと
を含むことを特徴とする画像データ処理方法。
【請求項９】
画像データをメモリに記憶し、処理するプログラムであって、
前記メモリにアクセスするための論理アドレスを取得する第１の取得ステップと、
前記第１の取得ステップの処理により取得された前記論理アドレスから、前記メモリのバンクを指定するバンク指定アドレスを取得する第２の取得ステップと、
前記第１の取得ステップの処理により取得された前記論理アドレスから、前記メモリのデータの割り当てのサイズに関するサイズアドレスを取得する第３の取得ステップと、
前記第２の取得ステップの処理により取得された前記バンク指定アドレスを、前記第３の取得ステップの処理により取得された前記サイズアドレスに基づいて変換することにより、物理アドレスを生成する変換ステップと、
前記変換ステップの処理により生成された前記物理アドレスに基づいて前記メモリに対するアクセスを制御する制御ステップと
を含むことを特徴とするコンピュータが読み取り可能なプログラムが記録されている記録媒体。
【請求項１０】
画像データをメモリに記憶し、処理するプログラムであって、
前記メモリにアクセスするための論理アドレスを取得する第１の取得ステップと、
前記第１の取得ステップの処理により取得された前記論理アドレスから、前記メモリのバンクを指定するバンク指定アドレスを取得する第２の取得ステップと、
前記第１の取得ステップの処理により取得された前記論理アドレスから、前記メモリのデータの割り当てのサイズに関するサイズアドレスを取得する第３の取得ステップと、
前記第２の取得ステップの処理により取得された前記バンク指定アドレスを、前記第３の取得ステップの処理により取得された前記サイズアドレスに基づいて変換することにより、物理アドレスを生成する変換ステップと、
前記変換ステップの処理により生成された前記物理アドレスに基づいて前記メモリに対するアクセスを制御する制御ステップと
をコンピュータに実行させることを特徴とするプログラム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、メモリ制御装置および方法、画像データ処理装置、記録媒体、並びにプログラムに関し、特に、より効率的にメモリにアクセスすることができるようにした、メモリ制御装置および方法、画像データ処理装置、記録媒体、並びにプログラムに関する。
【０００２】
【従来の技術】
ＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ  Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）は、同期型ＤＲＡＭとも呼ばれ、クロックに同期して動作させることにより、非同期型ＤＲＡＭより高速に動作させることができる。
【０００３】
図１は、従来のＳＤＲＡＭの構成を表している。同図に示されるように、図１のＳＤＲＡＭ１は、バンク００、バンク０１、バンク１０およびバンク１１の４つに区分されている。
【０００４】
ＳＤＲＡＭ１において、データにアクセスする場合、図２のタイミングチャートに示されるような処理が実行される。各種のコマンド（図２Ｂ）が、クロック（図２Ａ）に同期して、ＳＤＲＡＭ１に入力される。ＳＤＲＡＭ１においては、各バンク（Ｂａｎｋ）は、複数のロー（Ｒｏｗ）に区分されている。図１の例においては、Ｒｏｗ０乃至Ｒｏｗ４０９５の４０９６個のローに区分されている。各ローは、さらに複数のコラム（Ｃｏｌｕｍｎ）に区分されている。
【０００５】
ＳＤＲＡＭ１において、データを書き込んだり読み出したりする場合、ロー毎にコマンドを入力する必要がある。即ち、各ロー毎に、最初に、アクティブ（Ａｃｔｉｖｅ）コマンドが、対象とするバンクとローを指定して入力され、そのローに対するアクセスを終了させるとき、プリチャージ（Ｐｒｅｃｈａｒｇｅ）コマンドが、対象とするバンクを指定して入力される。
【０００６】
図２の例においては、時刻Ｔ００において、アクティブ（ＡＣＴ）コマンドが、この例の場合、バンク００とローＲａを指定して入力されている。２クロック後の時刻Ｔ０２において、データの読み出しを指令するリード（ＲＥＡＤ）コマンドが、バンク００とコラムＣａ１を指定して入力されている。このコマンドに対応して、バンク００のコラムＣａ１からデータＤ０１とＤ０２が、２クロック分遅れて読み出される（図２Ｅ）。
【０００７】
図２の例においては、さらに、時刻Ｔ０２から２クロック分後の時刻Ｔ０４において、リードコマンドが、バンク００とコラムＣａ２を指定して入力されている。このコマンドに対応してデータＤ０３，Ｄ０４が、２クロック分だけ遅延した時刻Ｔ０６，Ｔ０７において読み出される。
【０００８】
このようにして、バンク００の読み出しが完了したとき、時刻Ｔ０６において、プリチャージ（ＰＲＥ）コマンドがバンク００を指定して入力される。これにより、バンク００の読み出し処理が終了される。
【０００９】
時刻Ｔ０６から２クロック分だけ後の時刻Ｔ０８において、同じバンクの異なるローアドレスに対するアクセスが行われる。即ち、この例においては、時刻Ｔ０８において、バンク００のローＲｂからの読み出しの開始のためのアクティブコマンドが入力されている。時刻Ｔ０８から２クロック分だけ後の時刻Ｔ１０において、バンク００のコラムＣｂ１からの読み出しを指令するリードコマンドが入力され、これに対応して、２クロック分だけ遅延した時刻Ｔ１２，Ｔ１３において、データＤ１１，Ｄ１２が読み出されている。そして、時刻Ｔ１２において、バンク００のローＲｂからの読み出しを終了させるためのプリチャージコマンドが入力されている。
【００１０】
このように、図２の例においては、同じバンクの異なるローアドレスから３つのコラムに属するデータを読み出すのに、１２個のクロックの期間が必要とされている。
【００１１】
ＳＤＲＡＭ１においては、異なるバンクにアクセスする場合には、他のバンクに対する処理を実行中に、次のバンクに対するアクティブコマンドを挿入することが許される。
【００１２】
即ち、図３のタイミングチャートに示す例では、時刻Ｔ００において、バンク００のローＲａに対するアクセスが指令され、時刻Ｔ０２と時刻Ｔ０４において、バンク００のコラムＣａ１とＣａ２からのデータの読み出しが指令されている。その結果、時刻Ｔ０４乃至Ｔ０７において、データＤ０１，Ｄ０２，Ｄ０３，Ｄ０４が、ＳＤＲＡＭ１から読み出される。
【００１３】
バンク００に対するリードコマンドが入力される時刻Ｔ０２と時刻Ｔ０４の間の時刻Ｔ０３において、次のバンク０１のローＲｂに対するアクセスのコマンドが入力されている。そして、時刻Ｔ０６において、バンク０１のコラムＣｂ１からの読み出しを指令するリードコマンドが入力されている。このコマンドに対応して、データＤ１１，Ｄ１２がそれぞれ、時刻Ｔ０８，Ｔ０９において、ＳＤＲＡＭ１から読み出されている。バンク００に対するアクセスの終了は、時刻Ｔ０７において指令され、バンク０１に対するアクセスの終了は、時刻Ｔ０８において指令されている。
【００１４】
従って、図３の例においては、時刻Ｔ００から時刻Ｔ０８までの９クロックの長さの期間に、３個のコラムの読み出しができていることになる。このことは、図２の例の場合より、４クロック分だけ読み出しに要する時間が短縮されていることになる。
【００１５】
このように、ＳＤＲＡＭ１においては、同一のバンクの異なるローに連続的にアクセスするより、異なるバンクのローにアクセスするようにした方が効率化を図ることができる。
【００１６】
そこで、例えば、図４に示されるように、ＳＤＲＡＭ１に対する論理アドレスをＳＤＲＡＭ１の物理アドレスに変換するための変換テーブルが用意される。この例においては、０ｘ００００００乃至０ｘ０３ｆｆｆｆまでの論理アドレスが、バンク００のロー０の物理アドレスに変換される。０ｘ０４００００乃至０ｘ０７ｆｆｆｆまでの論理アドレスは、バンク０１のロー０の物理アドレスに変換される。
【００１７】
論理アドレス０ｘ０８００００乃至０ｘ０ｂｆｆｆｆまでの論理アドレスは、バンク１０のロー０の物理アドレスに変換され、論理アドレス０ｘ０ｃ００００乃至０ｘ０ｆｆｆｆｆまでの論理アドレスは、バンク１１のロー０の物理アドレスに変換される。
【００１８】
以下同様に、続く論理アドレスが、バンク００，０１，１０，１１の各ロー１に対応付けられ、次に、バンク００，０１，１０，１１のロー２の物理アドレスに順次割り当てられる。
【００１９】
例えば、図５に示されるように、論理アドレス０ｘ００００００乃至０ｘ０ｆｆｆｆｆまでの領域が静止画表示領域１として、また、論理アドレス０ｘ１０００００乃至０ｘ１ｆｆｆｆｆの静止画表示領域２として、それぞれ静止画表示機能ブロックに割り当てられており、論理アドレス０ｘ２０００００乃至０ｘ２ｆｆｆｆｆの動画表示領域１と、論理アドレス０ｘ３０００００乃至Ｏｘ３ｆｆｆｆｆまでの動画表示領域２が、それぞれ動画表示機能ブロック（いずれも図示せず）に割り当てられているとする。
【００２０】
この場合、静止画表示機能ブロックが論理アドレスＯｘ００００００，０ｘ１０００００を指定してＳＤＲＡＭ１に対してアクセスが行われると、その論理アドレスは、図４に示される変換テーブルに基づいて、ＳＤＲＡＭ１の物理アドレスに変換される。
【００２１】
同様に、動画表示機能ブロックが論理アドレス０ｘ２０００００，０ｘ３０００００を指定して、ＳＤＲＡＭ１にアクセスしてきた場合、動作開始直後においては、図６に示されるように、各機能ブロックからのアクセスのすべてが、最初にバンク００に集中し、次にバンク０１に集中し、その次にバンク１０、さらにその次にバンク１１といったように、同一のバンクにアクセスが集中することになる。
【００２２】
メモリに対するアクセススピードを向上させるために、例えば、特許文献１にも提案がなされている。
【００２３】
特許文献１の技術は、ＤＲＡＭのリード／ライト切り換え時のデータの途切れを防止することで、アクセススピードを上げるものである。
【００２４】
しかしながら、この方法では、上述したバンク切り換えに伴うアクセススピードの遅延を防止することができない。
【００２５】
【特許文献１】
特開２００２−３５８７８３号公報
【００２６】
【発明が解決しようとする課題】
このように、図４に示されるような変換テーブルに従って論理アドレスを物理アドレスに変換すると、同一のバンクに対するアクセス要求が連続することになり、アクセス効率が低下する課題があった。
【００２７】
本発明はこのような状況に鑑みてなされたものであり、メモリアクセス効率を、より向上することができるようにするものである。
【００２８】
【課題を解決するための手段】
本発明のメモリ制御装置は、メモリにアクセスするための論理アドレスを取得する第１の取得手段と、第１の取得手段により取得された論理アドレスから、メモリのバンクを指定するバンク指定アドレスを取得する第２の取得手段と、第１の取得手段により取得された論理アドレスから、メモリのデータの割り当てのサイズに関するサイズアドレスを取得する第３の取得手段と、第２の取得手段により取得されたバンク指定アドレスを、第３の取得手段により取得されたサイズアドレスに基づいて変換することにより、物理アドレスを生成する変換手段と、変換手段により生成された物理アドレスに基づいてメモリに対するアクセスを制御する制御手段とを備えることを特徴とする。
【００２９】
前記メモリは、ＳＤＲＡＭまたはＤＤＲ  ＳＤＲＡＭとすることができる。
【００３０】
前記メモリ制御装置は、ＬＳＩとすることができる。
【００３１】
本発明のメモリ制御方法は、メモリにアクセスするための論理アドレスを取得する第１の取得ステップと、第１の取得ステップの処理により取得された論理アドレスから、メモリのバンクを指定するバンク指定アドレスを取得する第２の取得ステップと、第１の取得ステップの処理により取得された論理アドレスから、メモリのデータの割り当てのサイズに関するサイズアドレスを取得する第３の取得ステップと、第２の取得ステップの処理により取得されたバンク指定アドレスを、第３の取得ステップの処理により取得されたサイズアドレスに基づいて変換することにより、物理アドレスを生成する変換ステップと、変換ステップの処理により生成された物理アドレスに基づいてメモリに対するアクセスを制御する制御ステップと含むことを特徴とする。
【００３２】
本発明の第１の記録媒体のプログラムは、メモリにアクセスするための論理アドレスを取得する第１の取得ステップと、第１の取得ステップの処理により取得された論理アドレスから、メモリのバンクを指定するバンク指定アドレスを取得する第２の取得ステップと、第１の取得ステップの処理により取得された論理アドレスから、メモリのデータの割り当てのサイズに関するサイズアドレスを取得する第３の取得ステップと、第２の取得ステップの処理により取得されたバンク指定アドレスを、第３の取得ステップの処理により取得されたサイズアドレスに基づいて変換することにより、物理アドレスを生成する変換ステップと、変換ステップの処理により生成された物理アドレスに基づいてメモリに対するアクセスを制御する制御ステップとを含むことを特徴とする。
【００３３】
本発明の第１のプログラムは、メモリにアクセスするための論理アドレスを取得する第１の取得ステップと、第１の取得ステップの処理により取得された論理アドレスから、メモリのバンクを指定するバンク指定アドレスを取得する第２の取得ステップと、第１の取得ステップの処理により取得された論理アドレスから、メモリのデータの割り当てのサイズに関するサイズアドレスを取得する第３の取得ステップと、第２の取得ステップの処理により取得されたバンク指定アドレスを、第３の取得ステップの処理により取得されたサイズアドレスに基づいて変換することにより、物理アドレスを生成する変換ステップと、変換ステップの処理により生成された物理アドレスに基づいてメモリに対するアクセスを制御する制御ステップとをコンピュータに実行させることを特徴とする。
【００３４】
本発明の画像データ処理装置は、メモリにアクセスするための論理アドレスを取得する第１の取得手段と、第１の取得手段により取得された論理アドレスから、メモリのバンクを指定するバンク指定アドレスを取得する第２の取得手段と、第１の取得手段により取得された論理アドレスから、メモリのデータの割り当てのサイズに関するサイズアドレスを取得する第３の取得手段と、第２の取得手段により取得されたバンク指定アドレスを、第３の取得手段により取得されたサイズアドレスに基づいて変換することにより、物理アドレスを生成する変換手段と、変換手段により生成された物理アドレスに基づいてメモリに対するアクセスを制御する制御手段とを備えることを特徴とする。
【００３５】
本発明の画像データ処理方法は、メモリにアクセスするための論理アドレスを取得する第１の取得ステップと、第１の取得ステップの処理により取得された論理アドレスから、メモリのバンクを指定するバンク指定アドレスを取得する第２の取得ステップと、第１の取得ステップの処理により取得された論理アドレスから、メモリのデータの割り当てのサイズに関するサイズアドレスを取得する第３の取得ステップと、第２の取得ステップの処理により取得されたバンク指定アドレスを、第３の取得ステップの処理により取得されたサイズアドレスに基づいて変換することにより、物理アドレスを生成する変換ステップと、変換ステップの処理により生成された物理アドレスに基づいてメモリに対するアクセスを制御する制御ステップとを含むことを特徴とする。
【００３６】
本発明の第２の記録媒体のプログラムは、メモリにアクセスするための論理アドレスを取得する第１の取得ステップと、第１の取得ステップの処理により取得された論理アドレスから、メモリのバンクを指定するバンク指定アドレスを取得する第２の取得ステップと、第１の取得ステップの処理により取得された論理アドレスから、メモリのデータの割り当てのサイズに関するサイズアドレスを取得する第３の取得ステップと、第２の取得ステップの処理により取得されたバンク指定アドレスを、第３の取得ステップの処理により取得されたサイズアドレスに基づいて変換することにより、物理アドレスを生成する変換ステップと、変換ステップの処理により生成された物理アドレスに基づいてメモリに対するアクセスを制御する制御ステップとを含むことを特徴とする。
【００３７】
本発明の第２のプログラムは、メモリにアクセスするための論理アドレスを取得する第１の取得ステップと、第１の取得ステップの処理により取得された論理アドレスから、メモリのバンクを指定するバンク指定アドレスを取得する第２の取得ステップと、第１の取得ステップの処理により取得された論理アドレスから、メモリのデータの割り当てのサイズに関するサイズアドレスを取得する第３の取得ステップと、第２の取得ステップの処理により取得されたバンク指定アドレスを、第３の取得ステップの処理により取得されたサイズアドレスに基づいて変換することにより、物理アドレスを生成する変換ステップと、変換ステップの処理により生成された物理アドレスに基づいてメモリに対するアクセスを制御する制御ステップとをコンピュータに実行させることを特徴とする。
【００３８】
本発明においては、論理アドレスのバンク指定アドレスが、メモリのデータの割り当てのサイズに関するサイズのアドレスに基づいて変換される。
【００３９】
【発明の実施の形態】
図７は、本発明を適用したテレビジョン受像機の構成例を表している。
【００４０】
このテレビジョン受像機８１は、画像データ処理ブロック９１で処理した画像データをＳＤＲＡＭ１０８に一旦記憶させた後、適宜、これを読み出して、画像表示装置１２４に供給し、表示させる。画像表示装置１２４は、ＣＲＴ，ＬＣＤなどを有するモニタにより構成される。
【００４１】
アンテナＲＦ部１２２は、放送電波を受信し、受信信号をアナログ・デジタル変換部１２３に供給する。アナログ・デジタル変換部１２３は、アンテナＲＦ部１２２より入力された信号をＡＤ変換する。外部ＣＰＵ１２１は、静止画書き込み部１０１の動作を制御する。
【００４２】
画像データ処理ブロック９１は、静止画書き込み部１０１、動画書き込み部１０２、動画読み出し部１０３、並びに静止画表示部１０４を有している。これらは、いずれも同期して動作し、メモリコントローラ１０７を介してＳＤＲＡＭ１０８にアクセスする。
【００４３】
静止画書き込み部１０１は、ＳＤＲＡＭ１０８に対する静止画データの書き込みを制御する。静止画表示部１０４は、ＳＤＲＡＭ１０８に書き込まれた静止画データを読み出し、表示させる処理を実行する。動画書き込み部１０２は、アナログ・デジタル変換部１２３より供給された画像データを、メモリバス１００を介してメモリコントローラ１０７に供給し、メモリコントローラ１０７から、さらに、ＳＤＲＡＭ１０８に書き込ませる。動画読み出し部１０３は、ＳＤＲＡＭ１０８に書き込まれた画像データの読み出しを制御する。
【００４４】
画像合成出力部１０５は、動画読み出し部１０３より供給された画像データと、静止画表示部１０４より供給された静止画データとを合成し、各フレーム毎の画像データを作成し、画像表示装置１２４に出力する。
【００４５】
グラフィックエンジン１０６は、画像を回転させたり、拡大したり、縮小したりする処理を実行するとともに、文字などを表示させる場合、その文字データを発生する。内部ＣＰＵ１０９は、画像データ処理ブロック９１の内部の各ブロックの動作を制御する。メモリコントローラ１０７は、ＳＤＲＡＭ１０８に対するアクセス動作を制御する。
【００４６】
図８は、図７のメモリコントローラ１０７のより詳細な構成例を表している。メモリコントローラ１０７は、リクエスト処理部２０１、コマンドアドレス生成部２０２、コマンド出力部２０３およびデータ制御部２０４を有している。リクエスト処理部２０１は、メモリバス１００のうち、コントロールバス１００Ａを介して入力されるリクエストを取得する。コマンドアドレス生成部２０２は、リクエスト処理部２０１より供給されたリクエストに基づいてコマンドを生成するとともに、リクエストに含まれる論理アドレスを物理アドレスに変換する。コマンド出力部２０３は、コマンドアドレス生成部２０２より供給されたコマンドを、やはりコマンドアドレス生成部２０２より供給された物理アドレスとともに、ＳＤＲＡＭ１０８に出力する。
【００４７】
データ制御部２０４は、メモリバス１００を構成するデータバス１００Ｂを介して供給されるデータを取得してＳＤＲＡＭ１０８に供給するとともに、ＳＤＲＡＭ１０８より読み出されたデータを、データバス１００Ｂを介して出力する。
【００４８】
コマンドアドレス生成部２０２は、機能的に、図９に示されるように構成されている。取込部２２１は、リクエスト処理部２０１より供給されたリクエストを取り込む。生成部２２２は、取込部２２１により取り込まれたリクエストから論理アドレスを分離するとともに、コマンドを生成する。抽出された論理アドレスは、バンクビット抽出部２２３と指定ビット抽出部２２４に供給され、生成されたコマンドは、処理部２２７に供給される。
【００４９】
バンクビット抽出２２３は、生成部２２２より入力された論理アドレスに含まれるバンクビットを抽出する。指定ビット抽出部２２４は、生成部２２２より入力された論理アドレスから、記憶部２２６に記憶されている指定ビットに対応するビットを抽出する。取込部２２１はまた、ユーザから指定ビットが入力されたとき、これを記憶部２２６に供給し、記憶させる。
【００５０】
変換部２２５は、指定ビット抽出部２２４により抽出された指定ビットに基づいて、バンクビット抽出部２２３より供給されたバンクビットを、内蔵する変換テーブルに基づいて変換することで、論理アドレスを物理アドレスに変換する。
【００５１】
出力部２２７は、変換部２２５より供給された物理アドレスと生成部２２２より供給されたコマンドとをコマンド出力部２０３に出力する。
【００５２】
図１０はＳＤＲＡＭ１０８のバンク構成を表している。この例の場合、ＳＤＲＡＭ１０８は、バンク００、バンク０１、バンク１０およびバンク１１の４つのバンクから構成されている。各バンクは、ロー（Ｒｏｗ）に区分され、各バンクは、Ｒｏｗ０乃至Ｒｏｗ４０９５の４０９６個のローから構成されている。
【００５３】
各ローは、図１１に示されるように、２５６ワードが格納されるように構成されており、各ワードは４バイトとされている。各ワードには、コラム（Ｃｏｌｕｍｎ）が対応付けられる。従って、各ローには、コラム０乃至コラム２５５の２５６個のコラムが形成されている。
【００５４】
次に、その動作について説明する。アンテナＲＦ部１２２により受信された信号は、アナログ・デジタル変換部１２３によりＡＤ変換された後、動画書き込み部１０２に供給される。動画書き込み部１０２は、入力された画像データをメモリバス１００を介してメモリコントローラ１０７に供給する。メモリコントローラ１０７は、入力された画像データをＳＤＲＡＭ１０８に供給し、書き込ませる。
【００５５】
動画読み出し部１０３は、このようにしてＳＤＲＡＭ１０８に書き込まれた画像データをリアルタイムで順次読み出す。即ち、メモリコントローラ１０７は、動画読み出し部１０３の制御に基づいて、ＳＤＲＡＭ１０８に書き込まれた画像データ（動画像データ）を読み出し、メモリバス１００を介して動画読み出し部１０３に供給する。動画読み出し部１０３は、入力された動画像データを画像合成出力部１０５に供給する。
【００５６】
一方、外部ＣＰＵ１２１は、ユーザからの指示に基づいて、静止画書き込み部１０１を制御し、例えば、グラフィックエンジン１０６により生成された静止画像データを、メモリバス１００を介してメモリコントローラ１０７に供給し、ＳＤＲＡＭ１０８に書き込ませる。
【００５７】
静止画表示部１０４は、内部ＣＰＵ１０９の制御に基づいて、メモリコントローラ１０７を制御し、ＳＤＲＡＭ１０８に書き込まれた画像データ（静止画データ）を読み出させる。ＳＤＲＡＭ１０８より読み出された画像データは、メモリバス１００を介して、静止画表示部１０４に供給される。静止画表示部１０４は、入力された画像データ（静止画データ）を画像合成出力部１０５に供給する。
【００５８】
画像合成出力部１０５は、動画読み出し部１０３より供給された画像データに、静止画表示部１０４より供給された静止画データを合成し、１フレーム分の画像データとする。画像合成出力部１０５は、合成された画像データを、画像表示装置１２４に出力し、表示させる。
【００５９】
このようにして、動画に適宜静止画が挿入された画像が、画像表示装置１２４に表示される。
【００６０】
次に、図１２のフローチャートを参照して、図８のメモリコントローラ１０７の動作について説明する。リクエスト処理部２０１は、コントロールバス１００Ａより入力されたリクエストを取得すると、これをコマンドアドレス生成部２０２に供給する。コマンドアドレス生成部２０２は、リクエスト処理部１００Ａよりリクエストが供給されたとき、図１２のフローチャートに示されるアドレス変換処理を実行する。
【００６１】
即ち、ステップＳ１０１において、取込部２２１は、リクエスト処理部２０１より供給されたリクエストを取り込む。生成部２２２は、取込部２２１により取り込まれたデータに含まれる論理アドレスを抽出し、バンクビット抽出部２２３と指定ビット抽出部２２４に供給するとともに、リクエストに対応するコマンドを生成し、出力部２２７に供給する。
【００６２】
ステップＳ１０３において、バンクビット抽出部２２３は、入力された論理アドレスからバンクビットを抽出する。バンクビット抽出部２２３は、抽出したバンクビットとともに、入力された論理アドレスをそのまま変換部２２５に供給する。また、ステップＳ１０４において、指定ビット抽出部２２４は、指定ビットを抽出する。
【００６３】
即ち、論理アドレスは、例えば、図１３に示されるように、各ビットがデータのバイトを表す２４ビットにより構成されている。そのＬＳＢ側の２ビット（ビット１とビット０）は、各ワードのバイトを表す。その上位の８ビット（ビット９乃至ビット２）は、コラムを指定するコラムアドレスとされる。コラムアドレスの上位２ビット（ビット１１とビット１０）は、バンクビットとされる。このバンクビットは、アクセス先のバンクが、バンク００乃至バンク１１のいずれであるのかを表す。
【００６４】
バンクビットの上位の１２ビット（ビット２３乃至ビット１２）は、ローを指定するローアドレスとされる。
【００６５】
バンクビット抽出部２２３は、図１３の２ビットのバンクビット（ビット１１とビット１０）を抽出する。
【００６６】
指定ビット抽出部２２４は、生成部２２２より供給された論理アドレスのうち、記憶部２２６に、後述する図２０の処理により記憶され、指定されている指定ビットに対応するビットを抽出する。この指定ビットは、変換部２２５が有する変換テーブルの、静止画書き込み部１０１（静止画表示部１０４）と、動画書き込み部１０２（動画読み出し部１０３）に対して割り当てられたサイズに対応して指定される。
【００６７】
即ち、例えば、図１４に示されるように、各論理アドレスは、１枚（１フレーム）の画面中に表示される画像に対応する画像データのサイズで区分されている。図１４の例は、１画面に２枚の静止画と２枚の動画像を表示する場合を表している。この例においては、各画像データのサイズは、０ｘ１０００００とされている。具体的には、論理アドレス０ｘ００００００乃至０ｘ０ｆｆｆｆｆは、１枚の静止画のための領域としての静止画領域１とされ、論理アドレス０ｘ１０００００乃至０ｘ１ｆｆｆｆｆは、１枚の静止画のための領域としての静止画領域２とされ、論理アドレス０ｘ２０００００乃至０ｘ２ｆｆｆｆｆは、１枚の動画のための領域としての動画領域１とされ、論理アドレス０ｘ３０００００乃至０ｘ３ｆｆｆｆｆは、１枚の動画のための領域としての動画領域２とされている。
【００６８】
この場合、指定ビット抽出部２２４では、１２ビットのローアドレスのうち、ビット２１とビット２０の２ビットを指定ビットとして抽出する。この論理アドレスの割り当て単位のサイズに対応する指定ビットの詳細は、図１７を参照して後述する。
【００６９】
変換部２２５は、ステップＳ１０５において、内蔵する変換テーブルに基づいて、バンクビットを変換する処理を実行する。
【００７０】
即ち、変換部２２５は、例えば図１５に示されるようなバンクビット変換テーブルを内蔵しており、この変換テーブルに対応して、バンクビット抽出部２２３より供給されたバンクビットを、指定ビット抽出部２２４より供給されたローアドレスの指定ビットに基づいて変換する。
【００７１】
例えば、ローアドレスの指定ビットが「００」である場合、バンクビットはそのままとされる。即ち、「００」、「０１」、「１０」、「１１」は、それぞれそのまま「００」、「０１」、「１０」または「１１」とされる。
【００７２】
これに対して、ローアドレスの指定ビットが「０１」である場合には、バンクビットの「００」は「０１」に、「０１」は「１０」に、「１０」は「１１」に、「１１」は「００」に、それぞれ変換される。ローアドレスの指定ビットが「１０」である場合には、バンクビットの「００」は「１０」に、「０１」は「１１」に、「１０」は「００」に、「１１」は「０１」に、それぞれ変換される。
【００７３】
さらに、ローアドレスの指定ビットが「１１」である場合には、バンクビットの「００」は「１１」に、「０１」は「００」に、「１０」は「０１」に、そして「１１」は「１０」に、それぞれ変換される。
【００７４】
その結果、図１４に示されるように、静止画表示領域１においては、論理アドレスが０ｘ０００００から順次大きくなるに従って、バンク００のロー０、バンク０１のロー０、バンク１０のロー０，バンク１１のロー０、バンク００のロー１、バンク０１のロー１、バンク１０のロー１、バンク１１のロー１のように、物理アドレスが変換される。静止画表示領域２においては、論理アドレスが０ｘ１０００００から順次大きくなるに従って、物理アドレスはバンク０１のロー１００、バンク１０のロー１００、バンク１１のロー１００、バンク００のロー１００、バンク０１のロー１０１、バンク１０のロー１０１、バンク１１のロー１０１、バンク００のロー１０１のように、順次変換される。
【００７５】
同様に、動画表示領域１においては、論理アドレスが０ｘ２０００００から順次大きくなるに従って、物理アドレスは、バンク１０のロー２００、バンク１１のロー２００、バンク００のロー２００，バンク０１のロー２００、バンク１０のロー２０１、バンク１１のロー２０１、バンク００のロー２０１、バンク０１のロー２０１のように変換され、画像表示領域２においては、論理アドレスが０ｘ３０００００から順次大きくなるに従って、物理アドレスは、バンク１１のロー３００、バンク００のロー３００、バンク０１のロー３００，バンク１０のロー３００、バンク１１のロー３０１、バンク００のロー３０１、バンク０１のロー３０１、バンク１０のロー３０１のように順次変換される。
【００７６】
ステップＳ１０６において、出力部２２７は、変換部２２５により生成された物理アドレスと、生成部２２２より供給されたコマンドとを、コマンド出力部２０３に出力する。
【００７７】
コマンド出力部２０３は、このコマンドと物理アドレスをＳＤＲＡＭ１０８に供給する。その結果、例えば、コマンドがライトコマンドである場合には、データバス１００Ｂを介してデータ制御部２０４により取り込まれたデータが、コマンド出力部２０３より出力されたＳＤＲＡＭ１０８の物理アドレス上に書き込まれる。
【００７８】
また、そのコマンドがリードコマンドである場合には、ＳＤＲＡＭ１０８のその物理アドレスから読み出されたデータが、コマンド制御部２０４を介してデータバス１００Ｂに出力される。
【００７９】
その結果、ＳＤＲＡＭ１０８に対するアクセスは、図１６に示されるようになる。即ち、最初に、バンク００のロー０が読み出され、次にバンク０１のロー１００が読み出され、次にバンク１０のロー２００が読み出され、次にバンク１１のロー３００が読み出される。次に、バンク０１のロー０が読み出され、バンク１０のロー１００が読み出され、バンク１１のロー２００が読み出され、バンク００のロー３００が読み出される。以下同様の動作が順次繰り返される。即ち、この場合、それぞれ４つの異なるバンクが順次アクセスされることになる。その結果、アクセスするバンクが重なることで、アクセス速度が遅くなるようなことが抑制される。
【００８０】
次に、図１７を参照して、図１４の例の場合、指定ビットがビット２１とビット２０とされる理由について説明する。
【００８１】
即ち、図１４の例においては、論理アドレスは、静止画書き込み部（静止画表示部１０４）と動画書き込み部（動画読み出し部１０３）に対して、０ｘ１０００００単位で区分され、割り当てられている。その結果、各区分の領域の先頭の論理アドレスは、０ｘ００００００，０ｘ１０００００，０ｘ２０００００，０ｘ３０００００のように、０ｘ１０００００単位で変化する。図１７に示されるように、これを２進数で表現すると、そのビット２１とビット２０の値は、論理アドレスが０ｘ１０００００単位で変化するとき、「０１」、「１０」、「１１」、「００」と変化する。このように、各領域毎に「０１」、「１０」、「１１」、「００」と変化するビットが指定ビットとされる。
【００８２】
従って、例えば、図１８に示されるように、割り当てられた各領域が０ｘ８０００００単位で変化する場合には、図１９に示されるように、論理アドレスのローアドレスの２４ビット目と２３ビット目が利用される。この場合にも、２４ビット目と２３ビット目の値は、割り当ての領域のサイズが、０ｘ８０００００単位で変化するに従って、「０１」、「１０」、「１１」、「００」と順次変化する。
【００８３】
このように、指定ビットは、論理アドレスの割り当て単位のサイズによって変化する。そこで、ユーザからの指示に基づいて、内部ＣＰＵ１０９は、記憶部２２６に記憶されている指定ビットを適宜変更させる。図２０は、この場合の処理を表している。
【００８４】
即ち、最初にステップＳ３１において、取込部２２１は、入力された指定ビットを取り込む。ステップＳ３２において、記憶部２２６は、取込部２２１より供給された指定ビットを記憶する。
【００８５】
以上のようにして、例えば、変換部２２５が使用する変換テーブルが、図１４に示されるような変換テーブルである場合には、記憶部２２６には指定ビットとして、ビット２１とビット２０が記憶され、変換テーブルが、図１８に示されるような変換テーブルである場合には、指定ビットとして、ビット２４とビット２３が記憶される。
【００８６】
なお、以上においては、ＳＤＲＡＭについて説明したが、本発明は、ＤＤＲ（Ｄｏｕｂｌｅ  Ｄａｔａ  Ｒａｔｅ）ＳＤＲＡＭにおいても適応することが可能である。
【００８７】
図２１は、上述した図７の画像データ処理ブロック９１をＬＳＩ化した画像データ処理ＬＳＩをパーソナルコンピュータ組み込んだ場合の構成例を表している。
【００８８】
図２１において、画像データ処理ＬＳＩ３２０は、図７の画像データ処理ブロック９１をＬＳＩ化したものである。ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）３２１は、ＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）３２２に記憶されているプログラム、または記憶部３２８からＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）３２３にロードされたプログラムに従って各種の処理を実行する。ＲＡＭ３２３にはまた、ＣＰＵ３２１が各種の処理を実行する上において必要なデータなども適宜記憶される。
【００８９】
ＣＰＵ３２１、ＲＯＭ３２２、およびＲＡＭ３２３は、バス３２４を介して相互に接続されている。このバス３２４にはまた、入出力インタフェース３２５も接続されている。
【００９０】
入出力インタフェース３２５には、キーボード、マウスなどよりなる入力部３２６、ＣＲＴ（Ｃａｔｈｏｄｅ  Ｒａｙ  Ｔｕｂｅ）、ＬＣＤ（Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ  ｄｉｓｐｌａｙ）などよりなるディスプレイ、並びにスピーカなどよりなる出力部３２７、ハードディスクなどより構成される記憶部３２８、モデムなどより構成される通信部３２９が接続されている。通信部３２９は、インターネットを含むネットワークを介しての通信処理を行う。
【００９１】
入出力インタフェース３２５にはまた、必要に応じてドライブ３３０が接続され、磁気ディスク、光ディスク、光磁気ディスク、或いは半導体メモリなどのリムーバブルメディア３３１が適宜装着され、それらから読み出されたコンピュータプログラムが、必要に応じて記憶部３２８にインストールされる。
【００９２】
従って、このパーソナルコンピュータ３１０によれば、画像データ処理ＬＳＩ３２０において、上述した場合と同様の処理が実行され、処理された結果が、出力部３２７を構成するディスプレイに出力され、表示される。
【００９３】
一連の処理をソフトウエアにより実行させる場合には、そのソフトウエアを構成するプログラムが、専用のハードウエアに組み込まれているコンピュータ、または、各種のプログラムをインストールすることで、各種の機能を実行することが可能な、例えば汎用のパーソナルコンピュータなどに、ネットワークや記録媒体からインストールされる。
【００９４】
この記録媒体は、図２１に示されるように、装置本体とは別に、ユーザにプログラムを提供するために配布される、プログラムが記録されている磁気ディスク（フロッピディスクを含む）、光ディスク（ＣＤ−ＲＯＭ（Ｃｏｍｐａｃｔ  Ｄｉｓｋ−Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ），ＤＶＤ（Ｄｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｋ）を含む）、光磁気ディスク（ＭＤ（Ｍｉｎｉ−Ｄｉｓｋ）を含む）、もしくは半導体メモリなどよりなるリムーバブルメディア３３１により構成されるだけでなく、装置本体に予め組み込まれた状態でユーザに提供される、プログラムが記録されているＲＯＭ３２２や、記憶部３２８に含まれるハードディスクなどで構成される。
【００９５】
なお、本明細書において、記録媒体に記録されるプログラムを記述するステップは、記載された順序に沿って時系列的に行われる処理はもちろん、必ずしも時系列的に処理されなくとも、並列的あるいは個別に実行される処理をも含むものである。
【００９６】
また、本明細書において、システムとは、複数の装置により構成される装置全体を表すものである。
【００９７】
【発明の効果】
以上のごとく本発明によれば、メモリに対するアクセスを制御することができる。特に、メモリに対する迅速なアクセスが可能となる。
【図面の簡単な説明】
【図１】従来のＳＤＲＡＭの構成を示す図である。
【図２】従来のＳＤＲＡＭの動作を説明するタイミングチャートである。
【図３】従来のＳＤＲＡＭの動作を説明するタイミングチャートである。
【図４】従来の変換テーブルの例を示す図である。
【図５】従来の論理アドレスの割り当てを説明する図である。
【図６】従来のＳＤＲＡＭにおけるバンクに対するアクセスを説明するタイミングチャートである。
【図７】本発明を適用したテレビジョン受像機の構成例を示すブロック図である。
【図８】図７のメモリコントローラの構成例を示すブロック図である。
【図９】図８のコマンドアドレス生成部の機能構成を示すブロック図である。
【図１０】図８のＳＤＲＡＭの構成を示す図である。
【図１１】図１０のローの構成を示す図である。
【図１２】図９のコマンドアドレス生成部のアドレス変換処理を説明するフローチャートである。
【図１３】図８のメモリコントローラに入力される論理アドレスの構成を示す図である。
【図１４】本発明における論理アドレスの領域の割り当てを示す図である。
【図１５】図９の変換部が有するビット変換テーブルの例を示す図である。
【図１６】図８のメモリコントローラのＳＤＲＡＭのバンクに対するアクセスのタイミングを説明するタイミングチャートである。
【図１７】ローアドレスの指定ビットを説明する図である。
【図１８】本発明の論理アドレスの割り当てを示す図である。
【図１９】本発明の指定ビットの他の例を示す図である。
【図２０】図９の記憶部における指定ビット登録処理を説明するフローチャートである。
【図２１】本発明を適用したパーソナルコンピュータの構成例を示すブロック図である。
【符号の説明】
８１  テレビジョン受像機，  ９１  画像データ処理ブロック，  １０１  静止画書き込み部，  １０２  動画書き込み部，  １０３  動画読み出し部，  １０４  静止画表示部，  １０７  メモリコントローラ，  １０８  ＳＤＲＡＭ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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