(57)【要約】【課題】遅延素子をＮ個直列に配置することによりＮ位相クロックを生成する従来技術による回路では、遅延素子のデータ遅延×Ｎがクロック１周期の範囲内に収まる必要があり、この動作制限による回路の動作周波数低下を抑え、かつ、簡素な回路を用いてＮ個の位相クロックを生成する回路を実現する。【解決手段】基準クロックと、基準クロックに対して位相をずらしたクロックとの２系統のクロック入力を有し、フリップフロップを組み合わせることによって、Ｎ個の位相クロックを生成する回路を実現し、動作周波数低下を防止する。【選択図】        図１
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【特許請求の範囲】
【請求項１】
基準クロックを入力し、入力した基準クロックを用いて異なる位相をもつＮ（Ｎは正の整数）個の位相クロックを生成するＮ位相クロック生成装置において、
上記基準クロックを入力し、上記基準クロックを所定位相シフトしたシフトクロックを生成する位相シフト部と、
上記基準クロックと、上記位相シフト部が生成したシフトクロックとを入力し、上記基準クロック上記シフトクロックとを用いて位相差が等間隔なＮ個のクロック信号を生成し、生成したＮ個のクロック信号を出力するクロック信号生成部と
を備えることを特徴とするＮ位相クロック生成装置。
【請求項２】
上記クロック信号生成部は、複数のフリップフロップを組み合わせて構成されることを特徴とする請求項１記載のＮ位相クロック生成装置。
【請求項３】
上記クロック信号生成部は、さらに、
上記基準クロックを入力し、入力した基準クロックを分周する分周器を備え、
上記複数のフリップフロップは、上記基準クロックと上記シフトクロックとのいずれか一方と、上記分周器が分周した基準信号とを入力することを特徴とする請求項２記載のＮ位相クロック生成装置。
【請求項４】
基準クロックを入力し、入力した基準クロックを用いて異なる位相をもつＮ（Ｎは正の整数）個の位相クロックを生成するＮ位相クロック生成方法において、
上記基準クロックを入力し、
上記基準クロックを所定位相シフトしたシフトクロックを生成し、
上記基準クロック上記とシフトクロックとを用いて位相差が等間隔なＮ個のクロック信号を生成することを特徴とするＮ位相クロック生成方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、各々の位相が１／Ｎ周期づつずれた出力を得ることの出来る回路（装置）及び方法に関するものである。
【０００２】
【従来の技術】
高速データ通信において、ＣＤＲ（Ｃｌｏｃｋ  Ｄａｔａ  Ｒｅｃｏｖｅｒｙ）回路やシリアル／パラレル変換回路を作成する際に、クロック源としてＮ位相クロック生成回路を用いる手法が一般的である。このＮ位相クロック生成回路とは、１／Ｎ（周期）ずつ時間的にずれたＮ本のクロック（以下、「ＣＬＫ」ともいう）を生成する回路である。
【０００３】
図４に、一般的なＮ位相クロック生成回路の出力タイミングチャートを示す。
１１はクロック位相＃０出力、１２はクロック位相＃１出力、１３クロック位相＃２出力、１４はクロック位相＃Ｎ出力を示す。ここで、位相＃０から位相＃１間、位相＃１から位相＃２間、・・位相Ｎ−１から位相Ｎ間、位相Ｎから位相＃０間は等間隔となっており、この等間隔に生成されたクロック出力を用いてデータのサンプリング回路やシリアル／パラレル変換回路等を作成することが可能となる。
【０００４】
従来技術では、Ｎ位相クロック生成回路の構成としてＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）のフィードバックに対して遅延素子をＮ個配置し、各遅延素子の出力を各々立ち上がり（下がり）のずれたＮ本の出力とする手法が一般的である。
【０００５】
図５に、従来技術によるＮ位相クロック生成回路の構成を示す。
１０はＰＬＬに対する入力クロック、１１〜１４は従来技術によるＮ位相クロック生成回路出力、１５はＰＬＬに対するフィードバック信号線、１６はＰＬＬ回路、２０〜２３は遅延素子をそれぞれ示す。
【０００６】
この手法では、ＰＬＬ１６の出力が遅延素子クロックの１周期以内にＮ個の遅延素子を通過する必要があり、回路の動作周波数を向上させたり、また遅延素子の特性ばらつきにより各クロック位相を等間隔にすることが困難といった問題を抱えていた。
【０００７】
【特許文献１】
特開昭６０−１４２６２３号公報
【０００８】
【発明が解決しようとする課題】
本発明は、従来技術で用いられた遅延素子による動作周波数低下を抑え、なおかつ簡素な回路でＮ位相生成回路を実現することを目的とする。
【０００９】
【課題を解決するための手段】
この発明に係るＮ位相クロック生成装置は、基準クロックを入力し、入力した基準クロックを用いて異なる位相をもつＮ（Ｎは正の整数）個の位相クロックを生成するＮ位相クロック生成装置において、
上記基準クロックを入力し、上記基準クロックを所定位相シフトしたシフトクロックを生成する位相シフト部と、
上記基準クロックと、上記位相シフト部が生成したシフトクロックとを入力し、上記基準クロック上記シフトクロックとを用いて位相差が等間隔なＮ個のクロック信号を生成し、生成したＮ個のクロック信号を出力するクロック信号生成部と
を備えることを特徴とする。
【００１０】
【発明の実施の形態】
実施の形態１．
この実施の形態のＮ位相クロック生成回路は、Ｎ位相生成の手段としてフリップフロップと位相シフト回路とを組み合わせることによって、回路の動作周波数低下を防ぐ例を説明する。
図１に、本発明の実施の形態の一例を示す。
３１はＮ位相クロック周期Ｆに対してＬ逓倍（周期＝Ｆ／Ｌ）したクロック（基準クロック）入力を示し、３２は入力クロック位相を（３６０／Ｍ）°位相シフトを行う回路を示し、３３はＮ位相作成回路をそれぞれ示す。
また、Ｌ＝２，Ｍ＝４とした場合のＮ位相作成回路３３の構成例を図２に示す。
３１は基準クロック入力（Ｌ逓倍クロック）、３４は基準クロックに対して（３６０／Ｍ）°位相シフトしたクロック入力（（３６０／Ｍ）°位相シフトしたＬ逓倍クロック）をそれぞれ示し、図１の３１，３４と対応する。４３は１／Ｌ分周回路（分周回路）、４５，４８は立ち上がりエッジ動作フリップフロップ、４６，４７は立ち下がりエッジ動作フリップフロップを示す。
【００１１】
図３に、各回路の動作タイミングチャートを示す。
図２の各フリップフロップ（立ち上がりエッジ動作フリップフロップ／立ち下がりエッジ動作フリップフロップ）は、各々のセットアップマージンを確保出来るように配置されている。例えば、立ち上がりエッジ動作フリップフロップ４５から立ち下がりエッジ動作フリップフロップ４６に対するデータ転送に要求されるデータ遅延時間は、図２の例において３Ｆ／８（ｓ）となり、従来技術における１Ｆ／８（ｓ）より緩和される。この例では、Ｎ＝８，Ｌ＝２，Ｍ＝４の場合において説明したが、本発明の効果は異なる（Ｎ，Ｌ，Ｍ）の組に対しても有効である。
【００１２】
上記のように、この実施の形態では、図１に示すＮ位相クロック生成回路を一例としてＮ位相クロック生成装置を説明した。Ｎ位相クロック生成装置は、異なる位相をもつＮ個の位相クロックを生成する。
Ｎ位相クロック生成装置は、位相シフト部と、クロック信号生成部とを備える。
位相シフト部は、図１に示した（３６０／Ｍ）°位相シフト回路３２を一例とし、基準クロックを入力し、上記基準クロックを所定位相シフトしたシフトクロックを生成する。
クロック信号生成部は、図１に示したＮ位相作成回路３３を一例とし、上記基準クロック（図１の基準クロック入力３１に相当する）と、上記位相シフト部が生成したシフトクロック（図１の基準クロックに対して（３６０／Ｍ）°位相シフトしたクロック入力３４に相当する）とを入力し、上記基準クロック上記とシフトクロックとを用いて位相差が等間隔なＮ個のクロック信号を生成する。
【００１３】
また、クロック信号生成部は、複数のフリップフロップの組合せから構成され、さらに、分周回路（分周器）４３を含む。
複数のフリップフロップは、基準クロックとシフトクロックとのいずれか一方と、分周回路から出力される１／Ｌ分周回路４３の出力とを入力する。
図４の例では、立ち上がりエッジ動作フリップフロップ４５は、基準クロックの立ち上がり信号を入力し、立ち下がりエッジ動作フリップフロップ４６は、シフトクロックの立ち下がり信号を入力し、立ち下がりエッジ動作フリップフロップ４７は、基準クロックの立ち下がり信号を入力し、立ち上がりエッジ動作フリップフロップ４８は、シフトクロックの立ち上がり信号を入力する。以降同様に繰り返す。
【００１４】
このように、クロック信号生成部（Ｎ位相作成回路）内で、フリップフロップを組み合わせることによって、簡易に、Ｎ個の位相クロックを生成する回路（装置）を実現することができるとともに、回路の動作周波数を高めることが可能になる。
【００１５】
以上のように、この実施の形態では、基準クロック入力と基準クロックに対して位相をずらしたクロック入力を持ち、それらの入力クロックに対してフリップフロップを組み合わせることによって等間隔なＮ本のクロック信号出力を生成することを特徴とするＮ位相クロック生成回路について説明した。
【００１６】
実施の形態２．
実施の形態１では、シフトクロックが一つの例を説明したが、二つ以上であってもよい。Ｎ位相作成回路３３は、１／Ｌ分周回路４３とフリップフロップから構成される例を説明したが、他の構成要素を含んでいてもよい。
また、実施の形態１では、回路を用いてＮ位相クロック生成装置を説明したが、回路に限られるわけではない。その他のハードウェア、あるいは、ソフトウェアとハードウェアとの組合せであってもよい。
【００１７】
【発明の効果】
この発明によれば、簡素な構成要素を用いて、動作周波数を高めるＮ位相生成装置及び方法を実現することができる。
【図面の簡単な説明】
【図１】本発明におけるＮ位相クロック生成回路構成の一例を示した図。
【図２】本発明におけるＮ位相クロック生成部の構成の一例を示した図。
【図３】本発明におけるＮ位相クロック生成回路の出力タイミングチャートの一例を示した図。
【図４】一般的なＮ位相クロック生成回路の出力タイミングチャートの一例を示した図。
【図５】一般的なＮ位相クロック生成回路の構成の一例を示した図。
【符号の説明】
１０  基準クロック入力、１１  位相＃０出力（クロック出力）、１２  位相＃１出力（クロック出力）、１３  位相＃２出力（クロック出力）、１４  位相＃Ｎ出力（クロック出力）、１５  フィードバック信号、１６  ＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路、２０〜２３  遅延素子、３１  基準クロック入力、３２  位相シフト回路、３３  Ｎ位相作成回路、３４  基準クロックに対して（３６０／Ｍ）°位相シフトしたクロック入力、４３  １／Ｌ分周回路、４４  分周回路４３の出力、４５，４８  立ち上がりエッジ動作フリップフロップ、４６，４７  立ち下がりエッジ動作フリップフロップ、５１〜５８  位相＃０〜＃７出力。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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