(57)【要約】【課題】疲労試験を高速に実施可能なＦｅＲＡＭ装置を提供すること。【解決手段】多数のメモリセル（３１０）の記憶状態を同時に変更する反復可能な高速化疲労処理を実施するＦｅＲＡＭ（１００）等のメモリ。一実施形態において、このＦｅＲＡＭ（１００）は複数のセグメント（２４０）を含み、各セグメント（２４０）の極板ラインは他のセグメント（２４０）の極板ラインから分離されている。第１の疲労処理は、ワードラインに対して通常の読み出し／書き込み処理を用い、すべてのセグメント（２４０）を同時にアクティブにする。第２の疲労処理は、すべてのセグメント（２４０）及びすべての極板ラインをアクティブにし、各極板ライン群（２７０）内で１行のメモリセルを疲労させる。第３の疲労処理は、第２の疲労処理と似ているが、極板ライン群内の複数行を通して反復され、第３の疲労処理の多数回の反復がすべてのＦｅＲＡＭセル（３１０）を均一に疲労させる。【選択図】　図２
2004039220.tif 000002
【特許請求の範囲】
【請求項１】
各セグメント（２４０）が複数のビットライン（３２２）と該ビットラインに接続されたメモリセルとを含む複数のセグメント（２４０）と、
通常モードと試験モードとを有するアドレスデコード回路（１３０，１３５，２２０，２３０）と、
から構成される集積メモリであって、
前記アドレスデコード回路（１３０，１３５）は、通常モードで読み出し及び書き込み処理を実行するように動作し、前記セグメント（２４０）のうちの１つを選択して、選択したセグメント内のメモリセル（３１０）を１つだけアクティブにし、
前記アドレスデコード回路（１３０，１３５０）は、試験モードですべてのセグメント（２４０）を選択するように動作し、すべてのセグメント（２４０）におけるメモリセルを同時にアクセス可能にして状態変更できるようにする、集積メモリ。
【請求項２】
前記セグメント（２４０）の各々が前記メモリセル（３１０）の部分集合に接続された複数の極板ラインをさらに含み、
各メモリセルが選択トランジスタ（３１４）及び記憶コンデンサ（３１２）を含み、前記選択トランジスタ（３１４）が前記記憶コンデンサ（３１２）の第１の極板を前記ビットライン（３２２）のうちの１本に接続し、前記記憶コンデンサ（３１２）の第２の極板が前記極板ラインのうちの対応する１本に接続され、
前記試験モードにおいて、前記アドレスデコード回路（２２０）は、各セグメント（２４０）内で極板ラインを１本だけアクティブにし、すべてのセグメント（２４０）内のすべての極板ラインをアクティブにする第１のサブモードを有する、請求項１のメモリ。
【請求項３】
閉鎖内部処理中にアドレス信号を生成する制御回路（１４０）をさらに含み、該制御回路が、前記試験モードで動作し、前記閉鎖内部処理中に前記アドレス信号をデコードする、請求項１または請求項２の集積メモリ。
【請求項４】
前記メモリがＦｅＲＡＭを含む、請求項１〜３のうちのいずれか１項に記載の集積メモリ。
【請求項５】
前記アドレスデコード回路（１３０，１３５，２２０，２３０）は、
各セグメント信号が前記セグメントのうちの１つに対応する複数のセグメント信号を生成する第１のアドレスデコード回路（１３０，１３５）と、
各極板選択信号が各セグメント（２４０）における１つの駆動回路（２２５）に対応する複数の極板選択信号を生成する第２のアドレスデコード回路（２２０）であって、前記駆動回路（２２５）の各々が、対応する極板ライン選択信号と、前記駆動回路を含むセグメントに対応するセグメント選択信号との両方に応答して、接続された極板ラインをアクティブにするように動作する、第２のアドレスデコード回路（２２０）と、
を含む、請求項１〜４のうちのいずれか１項に記載の集積メモリ。
【請求項６】
（ａ）１以上のワードラインをアクティブにしてＦｅＲＡＭアレイ（１１０）のＦｅＲＡＭセル（３１０）を選択するステップと、
（ｂ）アクティブにした前記ワードラインに対応する１以上の極板ラインをアクティブにするステップと、
（ｃ）前記ＦｅＲＡＭアレイ（１１０）の複数のビットラインを同時にアクティブにするステップであって、前記極板ラインおよび前記ビットラインの駆動レベルは選択された前記ＦｅＲＡＭセルの分極状態が反転されるレベルであるステップと、選択された前期ＦｅＲＡＭセル（３１０）に疲労効果が生じるまで前記ステップ（ｂ）およびステップ（ｃ）を反復し、各反復ごとに前記極板ラインの駆動レベルと前記ビットラインの駆動レベルとを入れ替えるようにするステップと、
からなる高速化疲労処理。
【請求項７】
前記ステップ（ｂ）およびステップ（ｃ）の反復の間、前記１以上のワードラインを駆動レベルに保つ、請求項６の高速化疲労処理。
【請求項８】
前記ステップ（ｂ）およびステップ（ｃ）の反復の前にステップ（ａ）の反復をさらに含み、ステップ（ａ）の各反復は、直前のステップ（ａ）の実行中にアクティブにされたワードライン集合とは別のワードライン集合をアクティブにする、請求項６の高速化疲労処理。
【請求項９】
前記ステップ（ａ）は、前記ＦｅＲＡＭアレイ（１１０）の極板ラインのうちの異なる１本にそれぞれ対応する該ＦｅＲＡＭアレイ（１１０）の複数のワードラインを同時にアクティブにすることを含み、
前記ステップ（ｂ）は、アクティブにされた前記ワードラインのうちの１本に対応する前記極板ラインの各々を同時に駆動することを含む、請求項６〜８のうちのいずれか１項に記載の高速化疲労処理。
【請求項１０】
前記ステップ（ｂ）は、前記ＦｅＲＡＭアレイの全ての極板ラインを同時に駆動することを含む、請求項６〜９のうちのいずれか１項に記載の高速化疲労処理。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、高速化疲労試験に関する。
【０００２】
【従来の技術】
集積回路製造業者は、集積回路を試験して、許容できない程短い有効寿命につながる可能性がある潜在的欠陥をもつチップを識別しようと試みることが多い。そのような試験を必要とする集積回路の一例が、強誘電体ランダムアクセスメモリ（ＦｅＲＡＭ）である。通常、ＦｅＲＡＭにはメモリセルのアレイが含まれ、各メモリセルには少なくとも一つの強誘電体コンデンサが含まれる。各強誘電体コンデンサには、導電性極板間に挟まれた強誘電体材料が含まれる。ＦｅＲＡＭセルにデータビットを記憶させるには、書き込み動作によってＦｅＲＡＭセルの強誘電体コンデンサの極板に書き込み電圧を印加し、強誘電体材料を書き込み対象データビットに関連する方向に分極させる。書き込み電圧を除去した後、強誘電体材料に持続性分極が残るので、格納されたデータビットの不揮発性記憶が達成される。
【０００３】
ＦｅＲＡＭに関する従来の読み出し動作は、強誘電体コンデンサの一方の極板をビットラインに接続し、他方の極板を読み出し電圧まで昇圧することで、ＦｅＲＡＭセルに記憶されたデータビットを判定している。強誘電体コンデンサ内の持続性分極が読み出し電圧に一致する方向であった場合、読み出し電圧によって強誘電体コンデンサを流れる比較的小さな電流が発生し、前記ビットライン上に小さな電荷および小さな電圧変化が生じる。最初に持続性分極が読み出し電圧と逆であった場合、前記読み出し電圧によって持続性分極の方向が反転され、極板が放電されて、ビットライン上に比較的大きな電荷および比較的大きな電圧上昇が生じる。センスアンプは、得られたビットライン電流又は電圧から、記憶された値を判定することができる。
【０００４】
強誘電体コンデンサの分極状態を変更するＦｅＲＡＭセルの読み出しおよび書き込みの繰り返しは、強誘電体材料を疲労させ、ＦｅＲＡＭセルの性質を変化させてしまう場合がある。生じた疲労は、最終的に故障につながる可能性がある。あるＦｅＲＡＭセルが故障するであろう時を予測する１つの方法は、ＦｅＲＡＭに対する一連の読み出し処理および書き込み処理を実施する前後に、そのＦｅＲＡＭの性質を測定することである。そして、測定されたＦｅＲＡＭの性質の変化から、そのＦｅＲＡＭの所望の最低寿命を推定することができ、そのＦｅＲＡＭセルがまだ動作可能であるか否かを推定することができる。ＦｅＲＡＭセルが所望の最低寿命に達する前に故障するであろうことが推定により示された場合、そのＦｅＲＡＭセルは潜在的欠陥を有している可能性があり、メモリ装置内の予備のＦｅＲＡＭセルと交換することができる。
【０００５】
市場で生き残れるだけの寿命を備えた記憶装置を提供するためには、ＦｅＲＡＭセルが故障するまでの読み出しサイクルまたは書き込みサイクルの最小数が十分に大きくなければならない（例えば、１０１５サイクルのオーダー以上）。故障までのサイクル数が大きいと、疲労試験が極めて時間のかかるものになる場合がある。例えば、１０１５回の読み出し／書き込みサイクルまで推定するには、ＦｅＲＡＭセルに対して１０１２回の読み出し／書き込みサイクルを実際に実施する試験が当然に必要になる場合がある。しかしながら、妥当な大きさのＦｅＲＡＭ（例えば４メガビットＦｅＲＡＭ）のすべてのメモリセルに対して１０１２回もの読み出しおよび書き込み処理を実施することは、文字通り日数を必要とし、ＦｅＲＡＭの製造試験にとって非現実的であり、ＦｅＲＡＭ設計時には少なくとも厄介である。ＦｅＲＡＭ一個当たり少数の読み出しサイクル及び書き込みサイクルで推定することにより試験時間を低減することもできるが、サイクル数を少なくすると試験精度も低下することになる。
【０００６】
特許文献１には、疲労試験を高速化することが可能な試験動作モードを有するＦｅＲＡＭが記載されている。このＦｅＲＡＭは、試験モードでは２つの極板部分にパルスを同時に印加し、通常モードでは単一の極板にパルスを同時に印加することができる特定のＦｅＲＡＭ構成を用いる。従って、試験モードでは、通常モードにおける読み出し／書き込み動作によって同時アクセスされるＦｅＲＡＭセル数よりも多数のＦｅＲＡＭセルに同時アクセスすることができる。
【０００７】
【特許文献１】
米国特許第６，３１４，０１８号明細書
【０００８】
【発明が解決しようとする課題】
信頼性の高いＦｅＲＡＭを提供するための正確な試験の必要性を考慮して、商用上好都合な時間内で疲労試験が可能な改善された構成および処理を探究する。
【０００９】
【課題を解決するための手段】
本発明の一態様によると、ＦｅＲＡＭは疲労試験を高速化する一連の試験モードを実施する構成を有する。一試験モードでは、ＦｅＲＡＭの各部分における標準的な読み出し／書き込みのデコードを用い、全ての部分を同時に動作させる。他の試験モードでは、全ての極板ライン群および全てのセグメントについて、１極板ライン群当たり一行を同時に動作させる。同一行を反復動作させてＦｅＲＡＭの一部を極度（例えば１０１４回）に疲労させたり、或いは複数行の極板ライン群を順に動作させて多数のＦｅＲＡＭセルを疲労させたりすることができる。
【００１０】
本発明の一実施形態は、ＦｅＲＡＭなどの集積メモリである。このメモリには複数のセグメントが含まれ、各セグメントはビットラインと該ビットラインに接続されたメモリセルを含む。このメモリ用のアドレスデコード回路は読み出し及び書き込み動作用の第１のモードを有し、第１のモードでは、アドレスデコード回路が前記セグメントのうちの１つを選択して、選択されたセグメントにおけるメモリセルへのアクセスを可能にする。アドレスデコード回路は高速化疲労処理用の第２のモードを有し、第２のモードでは、アドレスデコード回路が全てのセグメントを選択し、全てのセグメントにおけるメモリセルに同時にアクセスして状態を変化させることを可能にする。通常、第１のモードでは、アドレスデコード回路が選択セグメント内のビットラインだけをアクセス可能にするが、第２のモードではアドレスデコード回路が全てのビットラインについて駆動回路を駆動する。
【００１１】
ＦｅＲＡＭの場合、通常、各メモリセルに選択トランジスタおよび強誘電体記憶コンデンサが含まれ、各セグメントにはメモリセルの各部分集合に接続された極板ラインが含まれる。メモリセル内の選択トランジスタは記憶コンデンサの一方の極板を対応するビットラインに接続し、各極板ラインはその極板ラインに対応するメモリセル内の各記憶コンデンサの他方の極板に接続されている。第２のモードでは、アドレスデコード回路が、各セグメントにおける複数の極板ラインのうちの１本だけをアクティブにするか、又は、全ての極板ラインをアクティブにする。全ての極板ラインのアクティブにする方がより多数のＦｅＲＡＭセルの状態を同時に変更することができるが、各ビットラインに接続された複数のＦｅＲＡＭセルの分極状態を反転させるためには、一般に多量のビットライン電流が必要になる。
【００１２】
本発明の他の実施形態は、１以上のメモリ部分と、第１のアドレスデコード回路と、第２のアドレスデコード回路とを含むＦｅＲＡＭである。各メモリ部分には、メモリセル、ビットライン及びワードラインが含まれる。メモリセルは行・列に配置され、メモリセルの各行が複数のワードラインのうちの対応する１本に接続され、メモリセルの各列が複数のビットラインのうちの対応する１本に接続されている。各メモリ部分はさらにセグメントに分割してあり、各セグメントには列集合内のビットライン及びメモリセルが含まれる。各セグメントはさらに極板ラインおよび駆動回路を含み、それらの駆動回路はセグメント内の極板ラインにそれぞれ接続してある。第１のアドレスデコード回路はセグメント選択信号を生成し、第２のアドレスデコード回路は極板ライン選択信号を生成する。各極板ライン駆動回路は、その駆動回路を含むセグメントに対応するセグメント選択信号と対応する極板ライン選択信号との両方のアクティブ化に応答して、接続された極板ラインを駆動する。
【００１３】
試験モードにおいて、第１及び第２のデコード回路は高速化疲労処理を実施する。特に、第１のアドレスデコード回路は、セグメント選択信号のうちの１つだけをアクティブにする通常モードと、全てのセグメント選択信号を同時にアクティブにする試験モードとを有することができる。同様に、第２のアドレスデコード回路も、極板ライン選択信号のうちの１つだけをアクティブとする通常モードと、全ての極板ライン選択信号を同時にアクティブにする試験モードとを有することができる。通常の読み出し書き込み動作の場合、第１および第２のアドレスデコード回路はそれぞれ通常モードで動作する。一高速化疲労処理では、第１のアドレスデコード回路が試験モードで動作するとともに、第２のアドレスデコード回路が通常モードで動作する場合があり、他の高速化疲労処理では、第１及び第２のアドレスデコード回路がそれぞれ試験モードで動作する場合がある。
【００１４】
メモリが複数部分を含む場合、第３のアドレスデコード回路は複数の部分選択信号を生成する場合がある。第３のアドレスデコード回路は、前記複数の部分選択信号のうちの１つだけをアクティブにする通常モードと、全ての部分選択信号を同時にアクティブにする試験モードとを有する。
【００１５】
本発明のさらに他の実施形態は、高速化疲労処理であり、下記のステップを含む。すなわち、（ａ）１以上のワードラインをアクティブにしてＦｅＲＡＭアレイ内のＦｅＲＡＭセルを選択するステップと、（ｂ）アクティブにしたワードラインに対応する１以上の極板ラインをアクティブにするステップと、（ｃ）ＦｅＲＡＭアレイ内の全てのビットラインを同時にアクティブにし、前記極板ラインおよび前記ビットラインのレベルをアクティブにすることで、選択されたＦｅＲＡＭセルの分極状態を反転させるステップである。上記ステップ（ｂ），（ｃ）は複数回（例えば１０１２〜１０１４回）繰り返して、選択されたＦｅＲＡＭセルを疲労させるのが通常である。各繰り返しについてＦｅＲＡＭセルの状態を反転させる必要があるため、通常、前記極板ラインおよび前記ビットラインの駆動レベルは繰り返しのたびに変更される。ステップ（ａ）で選択されたＦｅＲＡＭセルはステップ（ｂ）及び（ｃ）の全ての繰り返しの間維持することもできるし、ステップ（ａ）の反復によって、疲労させるＦｅＲＡＭセルが識別される範囲内で選択されたワードラインアドレスを循環させることもできる。
【００１６】
ステップ（ａ）で複数のワードラインを同時にアクティブにする場合、通常、それらのワードラインがＦｅＲＡＭアレイ内の異なる極板ラインに対応するようにワードラインを選択することで、大型の極板ライン駆動回路が不要になる。ステップ（ｂ）では通常、アクティブにしたワードラインに対応する全ての極板ラインを極板ライン駆動回路によって同時駆動させ、ステップ（ｂ）では、ＦｅＲＡＭセルアレイ内の全ての極板ラインを同時に駆動して、多数のＦｅＲＡＭセルを同時に循環させることができる。
【００１７】
【発明の実施の形態】
異なる図面で使用される同一の符号は、類似または同一の構成要素を表わす。本発明の一実施形態によれば、ＦｅＲＡＭは高速化疲労試験処理用の試験モードを実施するアレイ構造及びデコード回路を有する。図１は、本発明の一実施形態によるＦｅＲＡＭ１００のブロック図である。ＦｅＲＡＭ１００は、ＦｅＲＡＭコア１１０と、デコード回路１３０，１３５と、主制御論理回路１４０と、プリチャージ回路１５０と、Ｉ／Ｏバッファ１６０とを含む。ＦｅＲＡＭコア１１０はデータ記憶用のＦｅＲＡＭセルを含み、デコード回路１３０，１３５は読み出し書き込み用のアドレス信号をデコードすなわち解釈し、高速化疲労処理によりＦｅＲＡＭコア１１０内の特定のＦｅＲＡＭセルがアクセスされる。主制御論理回路１４０は、読み出し動作、書き込み動作および高速化疲労処理を含むＦｅＲＡＭ１００の動作を制御する。プリチャージ回路１５０とＩ／Ｏバッファ１６０は協働して、書き込み用データ信号をＦｅＲＡＭコア１１０に入力し、ＦｅＲＡＭコア１１０から読み出したデータ信号を出力する。
【００１８】
図１の例示的実施形態では、ＦｅＲＡＭセルを含むＦｅＲＡＭコア１１０は、アドレスデコードおよびデータアクセス用に８個の部分１２０−０〜１２０−７に分割してある。具体的には、部分１２０−０〜１２０−７が２行４列のアレイを形成しており、各部分対（１２０−０，１２０−４），（１２０−１，１２０−５），（１２０−２，１２０−６），（１２０−３，１２０−７）が１メガビットのデータ記憶部を含み、ＦｅＲＡＭ１００は４メガビットの装置になってる。ＦｅＲＡＭ１００内の部分の大きさや構成や数は、本発明の一実施形態の具体例を示す例に過ぎない。言うまでもなく、本明細書に記載する４メガビットの構成は、本発明の思想から外れることなく、サイズを拡大・縮小したり、配置を変更したりすることができる。
【００１９】
ＦｅＲＡＭコア１１０内のＦｅＲＡＭセルにアクセスする場合、部分対デコーダ１３０が２つのアドレスビットをデコードし、４個の選択信号ＳＣＰＳＥＬ０，ＳＣＰＳＥＬ１，ＳＣＰＳＥＬ２，ＳＣＰＳＥＬ３のうちの１つをアクティブにし、アクセス用に選択されたメモリセルを含む水平隣接対部分（１２０−０，１２０−４），（１２０−１，１２０−５），（１２０−２，１２０−６），（１２０−３，１２０−７）を選択する。各部分１２０−０〜１２０−７は１６個のセグメントを含み、セグメント群デコーダ１３５が５個のアドレスビットをデコードしてセグメント選択信号ＳＧＳＥＬ０〜ＳＧＳＥＬ３１のうちの１つをアクティブにすることで、選択された部分対のうちの一方のセグメントを選択する。
【００２０】
図２は、図１のメモリコア１１０の部分１２０の例示的実施形態のブロック図である。この例示的実施形態では、各部分１２０には、部分１２０内の１６個のセグメントにわたって連続する５１２本のワードラインＷＬ０〜ＷＬ５１１が含まれる。メモリコア１１０の各部分１２０はさらに、部分制御論理回路２１０と、極板群選択論理回路２２０と、ワードラインデコード及び駆動回路２３０，２３５と、１６個のセグメント２４０−０〜２４０−１５とを含む。各セグメント２４０には、６４本のビットラインと、セグメント制御論理回路２５０と、６４個のセンスアンプ２６０と、１６個のビット群２７０が含まれる。各ビット群２７０は共通の極板ラインをもつＦｅＲＡＭセルの集合を含み、各ビット群２７０に関連する極板駆動回路２２５がそのビット群２７０の極板ライン電圧ＰＬ＜０：１５＞を制御する。
【００２１】
ＦｅＲＡＭ１００における通常の読み出し動作または書き込み動作は、６４個のＦｅＲＡＭセルを一度にアクセスする。通常アクセスのためのＦｅＲＡＭセルの選択動作には、ワードラインＷＬ０〜ＷＬ５１１のうちの選択された１つをアクティブにし、選択されたセグメント２４０をグローバルＩ／Ｏバスに接続し、選択されたセグメント２４０内の極板ラインのうち、選択されたワードラインに対応する極板ラインだけを同時にアクティブにすることが含まれる。ワードラインのアクティブ化動作には、部分対デコーダにより、部分対選択信号ＳＣＰＳＥＬ０〜ＳＣＰＳＥＬ３のうちの１つをアクティブにして、一対の部分１２０を選択することが含まれる。選択された部分１２０にある極板群選択論理回路２２０は、アドレス信号Ａ＜９：６＞から選択されたメモリセルの行アドレスに対応するビット群２７０を判定し、極板群選択論理回路２２０によって駆動されたワードラインデコーダ２３０が、アドレス信号Ａ＜５：１＞をデコードして、関連するワードライン駆動回路２３５に選択されたワードラインを起動させる。極板群選択論理回路２２０およびセグメント群デコーダ１３５の両方によって選択された極板ライン駆動回路２２５だけが、それに対応する極板ラインをアクティブにする。
【００２２】
図３は、ビットラインＢＬ０〜ＢＬ６３およびセンスアンプ２６０−０〜２６０−６３を有するビット群２７０の例を示す。この例示的実施形態において、ビット群２７０はＦｅＲＡＭセル３１０のアレイであり、各ＦｅＲＡＭセル３１０には、一方の極板がビット群２７０用の極板ラインに接続され他方の極板が選択トランジスタ３１４を介してビットラインに接続された強誘電体コンデンサ３１２が含まれる。本発明の代替実施形態では、相補的ビットラインに接続された２つの強誘電体コンデンサを含むものなど、他のＦｅＲＡＭセルおよびビット群構造も用いることができる。
【００２３】
通常の書き込み動作の場合、グローバルＩ／Ｏバス上の信号ＧＩＯ＜６３：０＞は書き込みデータビットを表わす。選択されたセグメントのビットラインＢＬ６３〜ＢＬ０にグローバルＩ／Ｏバスを接続し、それらのビットライン電圧とアクティブにした極板ライン電圧との電圧差によって、ＦｅＲＡＭセル内の選択された行にあるＦｅＲＡＭセル３１０の分極状態を設定し、書き込みデータビットを表わすようにする。
【００２４】
通常の読み出し動作の場合、選択されたビットライン群の極板ラインをアクティブにすることで、選択されたＦｅＲＡＭセル内の強誘電体コンデンサ３１２を通してビットラインＢＬ０〜ＢＬ６３へ流れる電流が生じる。アクティブにした極板ラインは選択された行内の全ての強誘電体コンデンサを強制的に同一の分極状態にし、各ビットラインに流れる電流又は電荷の量はそのアクティブにした極板ラインが強誘電体コンデンサ３１２の分極状態を反転させたか否かによって決まる。センスアンプ２６０は、ビットライン電圧又は電流を検出して、グローバルＩ／Ｏバスに出力されるデータ値を生成することができる。
【００２５】
ビットラインＢＬ０〜ＢＬ６３は、セグメント２４０内の全てのビット群２７０−０〜２７０−１５にわたって連続しており、読み取り動作中はセンスアンプ２６０に接続される。図３ではセンスアンプ２６０がビット群２７０の片側にあるように図示されているが、センスアンプ２６０をビットラインＢＬ０〜ＢＬ６３のピッチ内にレイアウトするため、センスアンプ２６０のうちの半分はビットラインＢＬ０〜ＢＬ６３の他端に置くのが一般的である。
【００２６】
例示の実施形態の場合、各センスアンプ２６０は、「ＦｅＲＡＭ　ｗｉｔｈ　ａ　Ｓｉｎｇｌｅ　Ａｃｃｅｓｓ／Ｍｕｌｔｉｐｌｅ−Ｃｏｍｐａｒｉｓｏｎ　Ｏｐｅｒａｔｉｏｎ」と題する米国特許出願第１０／１１５，７５３号明細書に記載されている比較器型センスアンプである。各センスアンプ２６０は、検出処理の際に動作し、取り付けられたビットライン上の電圧を変化させることなく、そのビットライン電圧と基準電圧発生器２６５からの基準電圧ＶＲＥＦとを比較する。出力ドライバ３５０は、検出動作の終了時にセンスアンプによって判定されたデータ値を表わすデータ信号ＧＩＯ＜６３：０＞を駆動し、書き戻し回路３６０は、書き戻し処理の必要性に応じて、読み出し処理の後、選択されたＦｅＲＡＭセル３１０にデータ値を復元する。
【００２７】
本発明による高速化疲労処理の間、ビットラインＢＬ０〜ＢＬ６３に接続された駆動回路３７０は、それらのビットライン電圧を引き上げたり引き下げたりする。図４は、本発明の一実施形態による高速化疲労処理４００を示すフロー図である。高速化疲労処理４００は、ＦｅＲＡＭセルを２つの分極状態間で高速に循環させる。疲労処理４００は、多数のＦｅＲＡＭセルに同時にアクセスするので、通常動作で必要になるデータ入出力時間やデータ検出時間に関連する遅延時間がなく、通常の読み出しおよび書き込み動作に比べて高速に実施される。
【００２８】
高速化疲労処理４００は、ステップ４１０で全ての部分および全てのセグメントを選択することから開始される。図１のメモリ１００において、主制御論理回路１４０が信号ＡＦをアクティブにし、この信号が部分対デコーダ１３０およびセグメント群デコーダ１３５を試験モードで動作させ、全ての部分対選択信号ＳＣＰＳＥＬ０〜ＳＣＰＳＥＬ３および全てのセグメント選択信号ＳＧＳＥＬ０〜ＳＧＳＥＬ３１が同時にアクティブになり、全ての部分１２０及びセグメント２４０が選択される。
【００２９】
ステップ４２０において、アドレス信号が、各部分１２０内の行を選択し、高速化疲労処理４００の対象となるＦｅＲＡＭセルを指定する。このアドレス信号は、外部ソースからＦｅＲＡＭチップのＩ／Ｏパッドを介して入力することもできるし、内部制御回路で生成することもできる。例えば、試験モードにおいて、メモリ１００の主制御論理回路１４０は、各部分１２０において一行のＦｅＲＡＭセルを選択するアドレス信号Ａ＜９：０＞を生成することができる。各部分１２０内では、極板群選択論理回路２２０、ワードラインデコーダ２３０およびワードライン駆動回路２３５における通常のアドレスデコード処理が、ワードラインＷＬ０〜ＷＬ５１１のうちの１本を選択してアクティブにする。
【００３０】
高速化疲労処理用の行アドレスを選択した後、ステップ４３０で、選択された極板ラインおよび全てのビットラインを、その選択されたＦｅＲＡＭセルの分極状態が反転されるレベルまで駆動する。本発明のこの実施形態の極板ラインの場合、極板群選択論理回路２２０で選択された行アドレスを通常どおりアドレスデコードすることによって、極板ライン選択信号ＰＳＥＬ０〜ＰＳＥＬ１５のうちの１本をアクティブにする。各セグメント２４０は、全てのセグメント選択信号ＳＧＳＥＬ０〜ＳＧＳＥＬ３１がアクティブになっているとき、アクティブにした極板ライン選択信号に応答して、対応する極板ラインをセグメント制御論理回路２５０によって選択された電圧（例えばＶｃｃまたはＶｓｓ）まで駆動する極板駆動回路２２５を含む。極板駆動回路２２５が選択された極板ラインを駆動させるのと同時に、ビットラインバイアス回路３７０は、すべてのビットラインを、アクティブにした前記極板ラインの電圧に対して相補的な電圧まで駆動する。
【００３１】
選択されたＦｅＲＡＭセルの分極状態を反転するステップ４３０では、選択されたＦｅＲＡＭセルの現在の分極状態に応じて異なる電圧を、ビットライン及び選択された極板ラインに印加する。具体的には、選択されたＦｅＲＡＭセルが第１の分極状態にある場合、主制御回路１４０は信号ＢＬＨＩＢをアクティブにするとともに信号ＢＬＬＯを非アクティブにし、セグメント制御論理回路２５０は信号ＰＬＬＯをアクティブにするとともに信号ＰＬＨＩＢを非アクティブにする。これに応じて、ビットラインバイアス回路３７０は全てのセグメント２４０における全てのビットラインＢＬ０〜ＢＬ６３を電源電圧ＶＤＤまで駆動し、極板駆動回路２２５が全てのセグメント２４０内の選択された極板ラインを接地して、選択されたＦｅＲＡＭセルを強制的に第２の分極状態にする。選択されたＦｅＲＡＭセルが第２の分極状態になると、主制御回路１４０は信号ＢＬＨＩＢを非アクティブとするとともに信号ＢＬＬＯをアクティブにし、セグメント制御論理回路２５０は信号ＰＬＬＯを非アクティブするとともに信号ＰＬＨＩＢをアクティブにする。次いで、ビットラインバイアス回路３７０が全てのセグメント２４０において全てのビットラインＢＬ０〜ＢＬ６３を接地し、極板駆動回路２２５が選択された極板ラインを電源電圧ＶＤＤまで駆動する。
【００３２】
ステップ４４０は、選択されたＦｅＲＡＭセルのさらなる循環が必要であるか否かを判定する判断ステップである。さらなる循環が必要な場合は、処理４００はステップ４４０から分岐してステップ４３０へ戻り、選択されたメモリセルの分極状態を再度反転させる。例示の高速化疲労処理は、ＦｅＲＡＭセルの分極状態を１０１２〜１０１４回反転させる場合がある。処理４００が選択されたＦｅＲＡＭセル集合について目標サイクル数に達すると、ステップ４５０で、メモリセルの他の行についてさらにまだ試験が必要であるか否かを判定する。まだ必要であれば、処理４００はステップ４５０から分岐してステップ４２０に戻り、他のＦｅＲＡＭセル集合を指定するための他の行アドレスを選択する。所望のＦｅＲＡＭセルが全て疲労され終わると高速化疲労処理４００は終了し、別の試験により、選択されたＦｅＲＡＭセルの性能を計測することで、疲労により生じたＦｅＲＡＭセルの変化を検出することができる。
【００３３】
高速化疲労処理４００が有するＦｅＲＡＭセルを疲労させる従来の方法に勝る一つの利点は、疲労処理４００が、従来の読み出し書き込み処理で行なわれる数よりも多数のＦｅＲＡＭに同時にアクセスしてそれらを疲労させる点である。具体的には、ＦｅＲＡＭ１００における通常の読み出し及び書き込み動作は、１セグメント２４０内の１行のＦｅＲＡＭセル（６４個のＦｅＲＡＭセル）にしか作用しないが、高速化疲労処理は、各セグメント２４０内の１行（約１２８×６４個のＦｅＲＡＭセル）に対して同時に作用する。加えて、各セグメント内の１行だけしかアクセスされず、各セグメント２４０は、ワードライン、ビットライン及び極板ラインについて個別のバイアス回路を有しているので、高層化疲労処理４００の際に書き込み及び読み出し処理を模倣するのに必要な電流を供給する目的でサイズを大きくする必要もない。
【００３４】
図５は、多数のＦｅＲＡＭセルを同時に疲労させることができる高速化疲労処理５００を示すフロー図である。疲労処理５００は、疲労処理４００（図４）と同様にステップ４１０から開始され、このステップで、ＦｅＲＡＭ内の全てのセクタおよびセグメントを同時に選択、すなわちアクティブにする。
【００３５】
高速化疲労処理５００のステップ５２０は、すべてのセグメントのすべての極板ライン群において１本のワードラインを選択してアクティブにする。例えば図１のメモリ１００の場合、主制御論理回路１４０は、信号ＡＦおよび信号ＡＦＰＧ１６をアクティブにすることで、高速化疲労処理５００を開始する。アクティブになった信号ＡＦは、部分対デコーダ１３０およびセグメントデコーダ１３５に、ＳＣＰＳＥＬ０〜ＳＣＰＳＥＬ３及びＳＧＳＥＬ０〜ＳＧＳＥＬ３１を同時にアクティブにさせる。アクティブ信号ＡＦＰＧ１６は、極板群選択論理回路２２０（図２）に、極板ライン選択信号ＰＬＳＥＬ０〜ＰＬＳＥＬ１５を全て同時にアクティブにさせる。極板選択信号ＰＬＳＥＬ０〜ＰＬＳＥＬ１５がアクティブな状態で、各ワードラインデコーダ２３０が１本のワードラインを選択する。その結果、各セグメント２４０（及び各部１２０）は、１６本のワードラインが同時にアクティブになる。
【００３６】
各セグメントにおいて複数のワードラインがアクティブな状態で、ステップ５３０では、全ての極板ライン及び全てのビットラインを、選択されたＦｅＲＡＭセルの分極状態が反転されるレベルまで駆動する。メモリ１００では、全極板ライン選択信号をアクティブにすることにより、全ての極板ライン駆動回路２２５（図２）がその各々の極板ラインを駆動することになる。ビットライン駆動回路３７０は全てのビットラインを相補的電圧レベルへ同時駆動し、この電圧レベルが極板ライン電圧と組み合わさって選択されたＦｅＲＡＭセルの分極を反転させる。ステップ４３０について上記したのと同様に、ビットライン及び極板ライン上の駆動電圧は、選択されたＦｅＲＡＭセルの現在の分極状態に応じて決まる。
【００３７】
高速化疲労処理５００では多数のＦｅＲＡＭセルに同時にアクセスしているが、その大半が大型の駆動回路を必要としない。特に、図２の実施形態の場合、各ワードライン駆動回路２３５が１本のワードラインを駆動し、各極板駆動回路２２５が１つの極板を駆動する。従って、高速化疲労処理５００にとっては、通常の読み書きアクセスに必要な大きさの回路２２５，２３５で十分である。しかしながら、ビットライン駆動回路３７０（図３）内のトランジスタは、複数のＦｅＲＡＭセルの分極状態を同時に反転させるのに十分なだけの電流を供給する必要があるので、それに応じた大きさにする必要がある。回路３７０のトランジスタの大きさは、極板ラインドライバ２２５内の対応するトランジスタの大きさの約１／４にしなければならない。その理由は、高速化疲労処理５００の例示の実施形態の場合、ＰＬ駆動回路が６４個のＦｅＲＡＭセルの容量性負荷を駆動するのに対し、ビットライン駆動回路３７０内のトランジスタは１６個のＦｅＲＡＭセルを駆動するだけでよいからである。
【００３８】
高速化疲労処理は、短時間ですべてのＦｅＲＡＭセルを疲労させるように拡張することもできる。具体的には、処理５００は１極板ライン群当たり１行のＦｅＲＡＭのにアクセスするので、１つの極板ライン群をカバーする行アドレスの集合を用いることで、すべてのＦｅＲＡＭセルにアクセスすることができる。図６は、ＦｅＲＡＭ全体についての疲労処理６００のフロー図である。疲労処理６００は、ステップ４１０，５２０，５３０，５４０を含み、それらが疲労処理５００と同じ方法で実施される。疲労処理６００は、ＦｅＲＡＭを完全にカバーする一連の値（例えば０〜３１）を通して行アドレスを循環させるステップ６４０をさらに含む。このように疲労処理６００によって全てのＦｅＲＡＭセルを均一に疲労させることができる理由は、ワードラインアドレスの循環が分極状態の循環の反復回数内でネストされるからである。
【００３９】
上記の高速化疲労処理は、ＦｅＲＡＭに対する疲労効果の試験に必要な時間を大幅に低減させる。通常、ＦｅＲＡＭの開発中に疲労効果を正確に特徴付けるためには、様々な条件下で時間の許す限り多数回のサイクルにわたってメモリセルを疲労させる。試験により、メモリが理論上１０１６回を超えて動作可能であることが示された場合、１０年の寿命を保証することができる。しかしながら、８０ｎｓのサイクルタイムをもつ従来の書き込み動作を用いた疲労処理は、メモリセルを１０１２回疲労させるのに約２日間（すなわち１０１２×８０ｎｓ×２≒４４．４時間）を要し、メモリセルを１０１４回疲労させるのに約６カ月（すなわち１０１４×８０ｎｓ×２≒６カ月）を要する。
【００４０】
通常、従来の書き込み動作を用いて同時に疲労させることができるメモリセルの数は、データパス幅によって決まり、大抵１２８個のメモリセル未満である。従って、通常のアクセス（例えば書き込み動作）を用いて平均的サイズのメモリの大部分を疲労試験することは、時間がかかりすぎるので、実用的でない。例示の実施形態の高速化疲労処理４００，５００，６００は、１２８個のセグメントをアクティブにし、各セグメント内の行の選択的部分集合を疲労させることができる。例示の実施形態の場合、高速化疲労処理４００は、各セグメント内で１行を疲労させるので、１クロックサイクル当たり８，１９２個（すなわち１２８セグメント×１行×６４個）のメモリセルを同時に疲労させることができる。高速化疲労処理５００，６００は、各セグメント内で１６行を疲労させるので、１クロックサイクル当たり１３１，０７２個（すなわち１２８セグメント×１６行×６４個）のメモリセルを同時に疲労させることができる。
【００４１】
それでも、高速化疲労処理は、メモリセルを１０１２回疲労させるのに２×１０１２サイクルを必要とする。しかしながら、その疲労化シーケンスは、通常の書き込み動作よりも遥かに単純である。本発明による高速化疲労処理は、書き込みシーケンス（「０１０１０・・・」）があらかじめ分かっているので、メモリアレイ外部からデータの持ち込む必要がない。従って、高速化疲労処理は、閉鎖された内部処理にすることができ、長い遅延時間をなくすことができる。疲労処理４００，５００の他の利点は、同一行に反復してアクセスするので、ワードラインにパルスを印加する必要がなく、ワードラインを電源電圧ＶＤＤに保つことができることである。このように、本高速化疲労処理のクロック周期は、通常のメモリアクセスのクロック周期よりも大幅に短いものにすることができる。例えば、クロック周期が１０ｎｓの場合、高速化疲労処理４００は、８１９２個のメモリセルを、僅か５時間半（１０１２×１０ｎｓ×２＝５．５時間）で１０１２回、又は、２３日（１０１４×１０ｎｓ×２）で１０１４回疲労させることができる。時間を短くするほど、ＦｅＲＡＭの開発及び／又は製造中における疲労試験が実用的なものになる。
【００４２】
本発明は、特定の実施形態を参照して説明されているが、その説明は本発明の応用の一例に過ぎず、限定と捉えるべきではない。例えば上記の疲労処理は、ＦｅＲＡＭの構成及びサイズに関して説明されているが、この疲労処理はメモリの構成及びサイズに用いることができる。開示した実施形態の様々な他の改造および特徴の組み合わせは、特許請求の範囲により規定される本発明範囲内にある。
【００４３】
【発明の効果】
本発明は、上記構成により、疲労試験を高速に実施することが可能なＦｅＲＡＭ装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態によるＦｅＲＡＭのブロック図である。
【図２】図１のＦｅＲＡＭの一部分を示すブロック図である。
【図３】図２の部分内のセグメントを示す図である。
【図４】本発明の一実施形態による高速化疲労処理のフロー図である。
【図５】本発明の別の実施形態による高速化疲労処理のフロー図である。
【図６】本発明のさらに別の実施形態による高速化疲労処理のフロー図である。
【符号の説明】
１００　ＦｅＲＡＭ
１１０　ＦｅＲＡＭコア
１３０，１３５　デコード回路（アドレスデコード回路）
１４０　主制御論理回路
５０　プリチャージ回路
１６０　Ｉ／Ｏバッファ
１２０−０〜１２０−７　部分
２１０　制御論理回路
２２０　極板群選択論理回路（アドレスデコード回路）
２２５　極板駆動回路
２３０　ワードラインデコーダ（アドレスデコード回路）
２３５　ワードライン駆動回路
２４０−０〜２４０−１５　セグメント
２５０　セグメント制御論理回路
２６０　センスアンプ
２７０　ビット群
３１０　ＦｅＲＡＭセル
３１２　強誘電体コンデンサ（記憶コンデンサ）
３１４　選択トランジスタ
３２２　ビットライン
３５０　出力ドライバ
３７０　ビットラインバイアス回路
４００，５００，６００　高速化疲労処理
ＷＬ０〜ＷＬ５１１　ワードライン
ＢＬ０〜ＢＬ６３　ビットライン
ＰＳＥＬ０〜ＰＳＥＬ１５　極板ライン選択信号
ＳＧＳＥＬ０〜ＳＧＳＥＬ３１　セグメント選択信号
【図１】
2004039220.tif 000003
【図２】
2004039220.tif 000004
【図３】
2004039220.tif 000005
【図４】
2004039220.tif 000006
【図５】
2004039220.tif 000007
【図６】
2004039220.tif 000008