(57)【要約】【課題】クロックツリーの末端でのクロック信号のデューティずれを少なくすること。【解決手段】積分回路１５の出力電圧１６は、クロックツリー２の末端における機能ブロックで得られた末端クロック信号３のハイレベルデューティーが大きくなると高くなり、小さくなると低くなる。したがって、コンパレータ１３では、末端クロック信号３のハイレベルデューティーが大きくなるとそれを小さくするようにデューティー調整が行われ、末端クロック信号３のハイレベルデューティーが小さくなるとそれを大きくするようにデューティー調整が行われる。【選択図】      図１
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【特許請求の範囲】
【請求項１】
一箇所のクロック発生源で生成したクロック信号をツリー状に配置された各機能ブロックに供給するクロックツリー方式を採用する半導体集積回路において、
前記ツリーの末端における機能ブロックで得られた末端クロック信号を積分する積分回路と、
前記クロック発生源にて生成されたクロック信号と前記積分回路の出力信号との誤差が小さくなるように前記生成されたクロック信号を調整し前記ツリーの基端に出力するコンパレータと、
を備えたことを特徴とするクロック出力回路。
【請求項２】
一箇所のクロック発生源で生成したクロック信号をツリー状に配置された各機能ブロックに供給するクロックツリー方式を採用する半導体集積回路において、
前記ツリーの末端における互いに異なる機能ブロックで得られた末端クロック信号を積分する複数の積分回路と、
前記クロック発生源にて生成されたクロック信号と前記複数の積分回路の出力信号を平均した信号との誤差が小さくなるように前記生成されたクロック信号を調整し前記ツリーの基端に出力するコンパレータと、
を備えたことを特徴とするクロック出力回路。
【請求項３】
一方の信号電極が前記コンパレータの積分回路側の入力端に接続され、他方の信号電極が動作電圧以下の任意電圧を出力する電源に接続され、制御電極に所定時間内オン動作させる制御信号が印加されるトランジスタ、
を備えたことを特徴とする請求項１または２に記載のクロック出力回路。
【請求項４】
一箇所のクロック発生源で生成したクロック信号をツリー状に配置された各機能ブロックに供給するクロックツリー方式を採用する半導体集積回路において、
前記ツリーの末端における機能ブロックで得られる末端クロック信号と同等の末端クロック信号が得られる検出経路と、
前記検出経路からのクロック信号を積分する積分回路と、
前記クロック発生源にて生成されたクロック信号と前記積分回路の出力信号との誤差が小さくなるように前記生成されたクロック信号を補正して出力するコンパレータと、
前記コンパレータの出力端と前記ツリーの基端との間に設けられ、制御信号に従ってクロック信号の供給とその停止とを制御する回路と、
を備えたことを特徴とするクロック出力回路。
【請求項５】
前記積分回路の出力信号が所定値を超えたときクロック信号の供給を行わせる前記制御信号を発生するコンパレータ、
を備えたことを特徴とする請求項４に記載のクロック出力回路。
【請求項６】
前記コンパレータが出力する前記クロック信号の供給を行わせる制御信号を保持出力する回路、
を備えたことを特徴とする請求項５に記載のクロック出力回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、クロック出力回路に関するものである。
【０００２】
【従来の技術】
半導体集積回路では、一般に、フリップフロップ回路などの機能ブロックは、一箇所で生成されたクロック信号を基準に動作するようになっている。そのためフリップフロップ回路などの機能ブロックをバッファゲートを介してツリー状に配置し、一箇所のクロック発生源にて生成されたクロック信号をツリーの基端に供給するクロックツリー方式が採用されている。
【０００３】
一方、クロック発生源がその生成するクロック信号のハイレベルとローレベルのデューティを安定的に５０％に維持する技術として、例えば、特許文献１に開示されたものが知られている。すなわち、特許文献１では、正弦波入力信号と閾値電圧とを比較して矩形波のクロックを出力するコンパレータ、該コンパレータの出力の“１”、“０”で切換動作するスイッチ回路、該スイッチ回路を介して充放電され、端子電圧を前記コンパレータの閾値電圧とする積分コンデンサとを備えたクロックデューティ補正回路が開示されている。
【０００４】
【特許文献１】
特開昭５８−４７３２４号公報（１頁〜２頁、図１、図２）
【０００５】
【発明が解決しようとする課題】
しかしながら、このクロックツリー方式では、容量遅延時間や配線遅延時間がクロックパルス幅に対して無視できなくなる程度に高速のクロック信号を扱う場合、バッファゲートのハイレベル遅延時間とローレベル遅延時間とに差が存在すると、クロック発生源がクロック信号を安定的にデューティ５０％を維持していても、クロック信号がクロックツリーの末端に向かってバッファゲートを通過するのに伴い、当該クロック信号のデューティがずれていくという問題がある。
【０００６】
また、この末端クロック信号におけるデューティずれは、各バッファゲートのトランジスタ特性にずれがあると初期状態において発生し、温度変化や電源電圧変動によっても動作中に発生する。このデューティずれが大きくなると、クロックの周期に余裕があっても、ハイパルス幅やローパルス幅が不足することになるので、末端におけるフリップフロップ回路では誤動作の原因になる。
【０００７】
この発明は、上記に鑑みてなされたもので、クロックツリーの末端でのクロック信号のデューティずれを少なくすることができるクロック出力回路を得ることを目的とする。
【０００８】
【課題を解決するための手段】
上記目的を達成するため、この発明にかかるクロック出力回路は、一箇所のクロック発生源で生成したクロック信号をツリー状に配置された各機能ブロックに供給するクロックツリー方式を採用する半導体集積回路において、前記ツリーの末端における機能ブロックで得られた末端クロック信号を積分する積分回路と、前記クロック発生源にて生成されたクロック信号と前記積分回路の出力信号との誤差が小さくなるように前記生成されたクロック信号を調整し前記ツリーの基端に出力するコンパレータとを備えたことを特徴とする。
【０００９】
この発明によれば、積分回路の出力電圧は、ツリーの末端における機能ブロックで得られた末端クロック信号のハイレベルデューティーが大きくなると高くなり、小さくなると低くなる。したがって、コンパレータでは、末端クロック信号のハイレベルデューティーが大きくなるとそれを小さくするようにデューティー調整が行われ、末端クロック信号のハイレベルデューティーが小さくなるとそれを大きくするようにデューティー調整が行われる。
【００１０】
【発明の実施の形態】
以下に添付図面を参照して、この発明にかかるクロック出力回路の好適な実施の形態を詳細に説明する。
【００１１】
実施の形態１．
図１は、この発明の実施の形態１であるクロック出力回路の構成を示す回路図である。図１において、クロック出力回路１が出力するクロック信号を受けるクロックツリー２では、例えば基端に配置されるバッファゲート２ａの出力側に複数のバッファゲート２ｂ，２ｃや負荷回路（バッファゲートやフリップフロップ回路など）が並列に接続され、またバッファゲート２ｂ，２ｃの各出力側にも複数の負荷回路（バッファゲートやフリップフロップ回路など）が並列に接続されている。このクロックツリー２内の末端側に位置する１つのバッファゲート２ｃの出力側からデューティ検出用の末端クロック信号３が取り出され、クロック出力回路１に入力されている。
【００１２】
クロック出力回路１は、原クロック信号１２を発生する原クロック発振器１１と、原クロック信号１２が正相入力端（＋）に入力され、出力端がバッファゲート２ａの入力端に接続されるコンパレータ１３と、末端クロック信号３が入力されるバッファゲート１４と、バッファゲート１４の出力信号（末端クロック信号３）を積分し、積分した電圧信号１６をコンパレータ１３の逆相入力端（−）に出力する積分回路１５とを備えている。
【００１３】
図４は、図１に示すクロック出力回路１に接続されるクロックツリー２の具体例を示すチップ配置図である。図４において、上記した構成のクロック出力回路１の出力を受けるバッファゲート３０の出力端には、バッファゲート３１，３２，３３，３４，３５，３６が並列に接続されている。バッファゲート３１が出力するクロック信号は、フリップフロップ回路３１ａ，３１ｂ，３１ｃに並列に入力される。バッファゲート３２が出力するクロック信号は、フリップフロップ回路３２ａ，３２ｂ，３２ｃに並列に入力される。
【００１４】
バッファゲート３３が出力するクロック信号は、フリップフロップ回路３３ａ，３２ｂに並列に入力される。バッファゲート３４が出力するクロック信号は、フリップフロップ回路３４ａ，３４ｂ，３４ｃに並列に入力される。バッファゲート３５が出力するクロック信号は、フリップフロップ回路３５ａ，３５ｂ，３５ｃに並列に入力される。バッファゲート３６が出力するクロック信号は、フリップフロップ回路３６ａ，３６ｂ，３６ｃに並列に入力される。
【００１５】
このようなクロックツリーにおいて、基端から遠い箇所に位置するバッファゲート３３がフリップフロップ回路３３ａ，３３ｂに供給するクロック信号がデューティ検出用の末端クロック信号３として取り出され、クロック出力回路１に入力されている。
【００１６】
次に、図１〜図４を参照して、図１に示すクロック出力回路の動作を説明する。図２は、図１に示す積分回路１５の動作を説明する特性図である。図２において、横軸は、積分回路１５に入力するクロック信号のハイレベル（以下「“Ｈ”レベル」という）のデューティであり、０％から１００％まで目盛りが付されている。縦軸は、積分回路１５の出力電圧であり、０Ｖから電源電圧Ｖｃｃまで目盛りが付されている。
【００１７】
積分回路１５は、ＣＲの時定数よりも十分に短い周期のクロック信号が入力すると、入力クロック信号のデューティに応じた電圧値を出力する。したがって、図３に示すように、入力クロック信号の“Ｈ”レベルデューティが大きくなるほど、出力する電圧値は大きくなる。入力クロックである末端クロック信号３は、“Ｈ”レベルデューティが変動するので、このようなことが起こる。
【００１８】
このように“Ｈ”レベルデューティに応じて値が増減する電圧信号がコンパレータ１３の逆相入力端（−）に入力される。コンパレータ１３では、例えば図３に示す方法でデューティ調整動作が行われる。図３は、図１に示すコンパレータ１３の動作を説明するタイムチャートである。
【００１９】
図３（１）において、ａ，ｂ，ｃは、逆相入力端（−）の入力電圧レベルであり、ａ＞ｂ＞ｃとなっている。そして、入力電圧レベルｂは、正相入力端（＋）の閾値レベルと等しいレベルである。また、図３（２）において、Ａ，Ｂ，Ｃは、入力電圧レベルａ，ｂ，ｃに対応して出力されるクロック波形である。なお、図４（１）では、コンパレータ１３の正相入力端（＋）に入力する原クロック信号１２が重ねて示されている。
【００２０】
コンパレータ１３では、逆相入力端（−）の入力電圧レベルが入力電圧レベルｂであるときは、クロック波形Ｂを出力する。このクロック波形Ｂの“Ｈ”レベルデューティは５０％である。入力クロックの“Ｈ”レベルデューティが５０％を超えると、逆相入力端（−）の入力電圧レベルは入力電圧レベルｂよりも大きい入力電圧レベルａとなり、クロック波形Ｂよりも“Ｈ”レベルデューティが小さいクロック波形Ａが出力される。逆に、入力クロックの“Ｈ”レベルデューティが５０％以下であると、逆相入力端（−）の入力電圧レベルは入力電圧レベルｂよりも小さい入力電圧レベルｃとなり、クロック波形Ｂよりも“Ｈ”レベルデューティが大きいクロック波形Ｃが出力される。
【００２１】
このように、コンパレータ１３では、積分回路１５の入力クロックである末端クロック信号３の“Ｈ”レベルデューティが大きい場合にはそれを小さくするようにデューティを調整し、“Ｈ”レベルデューティが小さい場合にはそれを大きくするようにデューティを調整する。その結果、クロックツリー２の末端側に配置されるフリップフロップ回路では、正しいデューティのクロック信号が供給されることになる。
【００２２】
実施の形態２．
図５は、この発明の実施の形態２であるクロック出力回路の構成を示す回路図である。図５において、クロック出力回路４が出力するクロック信号を受けるクロックツリー５では、例えば基端に配置されるバッファゲート５ａの出力側に複数のバッファゲート５ｂ，５ｃ，５ｄや負荷回路（バッファゲートやフリップフロップ回路など）が並列に接続され、バッファゲート５ｂ，５ｃ，５ｄの各出力側には、負荷回路（バッファゲートやフリップフロップ回路など）が並列に接続されている。このクロックツリー５内の基端から近い所と遠い所とに位置する２つのバッファゲート５ｃ，５ｄの出力側からデューティ検出用の末端クロック信号６，７が取り出され、それぞれクロック出力回路４に入力されている。
【００２３】
クロック出力回路４は、実施の形態１（図１）に示したクロック出力回路１において、バッファゲート１４と積分回路１５に代えて、末端クロック信号６，７が入力されるバッファゲート２１，２２と、バッファゲート２１，２２の出力信号を積分する積分回路２３，２４が設けられ、積分回路２３，２４の出力端が抵抗素子２５，２６を介してコンパレータ１３の逆相入力端（−）に接続されている。
【００２４】
すなわち、コンパレータ１３は、逆相入力端（−）に２つの末端クロック信号６，７のデューティを平均したものが入力され、その平均のデューティを調整するようになっている。その意義は、図６に示すチップ配置から理解することができる。
【００２５】
図６は、図５に示すクロック出力回路４に接続されるクロックツリー５の具体例を示すチップ配置図である。なお、図６では、説明の便宜から、図４に示したクロックツリーに追加・削除する形でクロックツリー５の具体例が示されている。
【００２６】
図６において、上記した構成のクロック出力回路４の出力を受けるバッファゲート３０の出力端に並列に接続されるバッファゲート３１，３２，３３，３４，３５，３６のうち、バッファゲート３１が出力するクロック信号を受けるフリップフロップ回路３１ａ，３１ｂが基端（バッファゲート３１）から近い所に位置し、バッファゲート３５が出力するクロック信号を受けるフリップフロップ回路３５ａ，３５ｂが基端（バッファゲート３１）から遠い所に位置している。
【００２７】
そこで、バッファゲート３１がフリップフロップ回路３１ａ，３１ｂに供給するクロック信号がデューティ検出用の末端クロック信号６として取り出され、バッファゲート３５がフリップフロップ回路３５ａ，３５ｂに供給するクロック信号がデューティ検出用の末端クロック信号７として取り出され、それぞれクロック出力回路４に入力されている。
【００２８】
これによって、クロック出力回路４は、チップ全体の平均的なクロックデューティを調整することができる。したがって、３以上の積分回路を設け、クロックツリー内の３以上の箇所からデューティ検出用の末端クロック信号を取り出すようにすれば、一層、調整精度の向上が図れることになる。
【００２９】
実施の形態３．
図７は、この発明の実施の形態３であるクロック出力回路の構成を示す回路図である。なお、図７では、図１に示した構成と同一ないしは同等である構成要素には、同一の符号が付されている。ここでは、この実施の形態３に関わる部分を中心に説明する。
【００３０】
図７に示すように、クロック出力回路４０は、図１に示した構成において、電源４１と接地との間に、直列に接続した抵抗素子４２，４３による抵抗分圧回路と、Ｎチャネルトランジスタ４４とが設けられている。
【００３１】
抵抗分圧回路は、抵抗素子４２，４３の接続点に電源４１の電圧Ｖｃｃ以下の任意の電圧、例えばＶｃｃ／２の電圧を発生するようになっている。
【００３２】
Ｎチャネルトランジスタ４４のソース電極は、抵抗素子４２，４３の接続点に接続され、ドレイン電極は、積分回路１５の出力端とコンパレータ１３の逆相入力端（−）との接続ラインに接続されている。ゲート電極には、外部から制御信号４５が印加される。制御信号４５は、電源投入に応じて“Ｈ”レベルに立ち上がり、一定時間経過後に、または回路のリセット期間経過後に、ローレベル（以下「“Ｌ”レベル」という）に立ち下がるレベル信号である。
【００３３】
次に、動作について説明する。図１に示したクロック出力回路１では、回路に電源が投入されたとき、積分回路１５の出力は、接地電位のレベルにあるので、コンパレータ１３は、出力を“Ｈ”レベルに保持する状態、または、短い“Ｌ”レベルのパルスを出力する状態のいずれかになる。したがって、図１に示したクロック出力回路１では、電源投入時に速やかに正常なクロック信号を出力することができないという難点がある。
【００３４】
そこで、この実施の形態３では、電源投入時に制御信号４５を“Ｈ”レベルに立ち上げてＮチャネルトランジスタ４４をオン動作させ、積分回路１５の出力ラインをＶｃｃ／２の電圧に強制的に持ち上げる。そして、一定時間経過後に、または回路のリセット期間経過後に、制御信号４５を“Ｈ”レベルに立ち上げてＮチャネルトランジスタ４４をオン動作させ、Ｖｃｃ／２の印加を解除するようにしている。
【００３５】
その結果、電源投入時では、積分回路１５での積分時間が早くなったのと同等のことが起こり、コンパレータ１３はクロック出力回路１の場合よりも早くクロック信号の供給が行えるようになる。なお、Ｖｃｃ／２の電圧は、デューティー５０％の観点から選択されているが、これに限定されるものではない。
【００３６】
なお、この実施の形態３では、実施の形態１への適用例を示したが、実施の形態２にも同様に適用できることは言うまでもない。
【００３７】
実施の形態４．
図８は、この発明の実施の形態４であるクロック出力回路の構成を示す回路図である。なお、図８では、図１に示した構成と同一ないしは同等である構成要素には、同一の符号が付されている。ここでは、この実施の形態４に関わる部分を中心に説明する。
【００３８】
図８に示すように、クロック出力回路５０は、図１に示したクロック出力回路１において、コンパレータ１３の出力端とクロックツリー４８の基端との間に、ＡＮＤ回路５１ａ，５１ｂが追加されている。
【００３９】
すなわち、ＡＮＤ回路５１ａ，５１ｂの一方の入力端は、コンパレータ１３の出力端に接続されている。ＡＮＤ回路５１ａの他方の入力端には、外部から制御信号５２が入力され、出力端は、クロックツリー４８の基端に配置されるバッファゲート４８ａに入力端に接続されている。制御信号５２は、電源投入時の所定時間内“Ｌ”レベルとなり、その後、“Ｈ”レベルを維持する信号である。
【００４０】
クロックツリー４８では、例えば基端に配置されるバッファゲート４８ａの出力側にバッファゲート４８ｂや負荷回路（バッファゲートやフリップフロップ回路など）が並列に接続され、バッファゲート４８ｂの出力側に負荷回路（バッファゲートやフリップフロップ回路など）が並列に接続されている。
【００４１】
ＡＮＤ回路５１ｂの他方の入力端は、電源５３に接続され、ＡＮＤ回路５１ｂの出力端は、バッファゲート５５に入力端に接続されている。バッファゲート５５の出力側には、検出用クロック経路５６がクロックツリー４８の一部として配置され、この検出用クロック経路５６で得られた末端クロック信号５７がバッファゲート１４に入力するようになっている。
【００４２】
図９は、図８に示すクロック出力回路に接続されるクロックツリーの具体例を示すチップ配置図である。図９に示すように、検出用クロック経路５６がクロック信号の伝播に関してクロックツリー４８と同等の機能を具現するように引き回され、所望の末端クロック信号５７が擬似的に得られるようになっている。
【００４３】
以上の構成において、回路の電源が投入されると、制御信号５２を“Ｌ”レベルにし、ＡＮＤ回路５１ａからクロックツリー４８へのクロック供給が行われない状態にする。一方、ＡＮＤ回路５１ｂから検出用クロック経路５６へのクロック供給は常時可能の状態にあるので、ＡＮＤ回路５１ｂから検出用クロック経路５６に供給されるクロック信号は、初期状態の“Ｈ”レベル状態から徐々に正常な状態に移行する。
【００４４】
そして、クロック信号が正常な状態になるのに十分な所定時間経過後に制御信号５２を“Ｈ”レベルにし、ＡＮＤ回路５１ａからクロックツリー４８へのクロック供給を開始する。
【００４５】
これによって、各バッファゲートのトランジスタ特性のずれによって初期状態において発生する末端クロック信号におけるデューティずれをなくすことができる。
【００４６】
実施の形態５．
図１０は、この発明の実施の形態５であるクロック出力回路の構成を示す回路図である。なお、図１０では、図８に示した構成と同一ないしは同等である構成要素には、同一の符号が付されている。ここでは、この実施の形態５に関わる部分を中心に説明する。
【００４７】
図１０に示すように、クロック出力回路６０は、図８に示したクロック出力回路５０において、制御信号５２を発生するコンパレータ６１が追加されている。すなわち、コンパレータ６１は、正相入力端（＋）が積分回路１５の出力端とコンパレータ１３の逆相入力端（−）との接続ラインに接続され、逆相入力端（−）にリファレンス電圧６２が与えられ、出力端に制御信号５２を発生するようになっている。リファレンス電圧６２は例えば電源電圧の１／３の電圧である。
【００４８】
以上の構成において、電源投入時では、積分回路１５の出力電圧１６は、リファレンス電圧６２よりも低いので、コンパレータ６１は、出力である制御信号５２を“Ｌ”レベルにする。その結果、ＡＮＤ回路５１ａからクロックツリー４８へのクロック供給は行われない状態になる。
【００４９】
そして、時間が経ち、積分回路１５の出力電圧１６がリファレンス電圧６２を超えると、コンパレータ６１は、出力である制御信号５２を“Ｈ”レベルにする。その結果、ＡＮＤ回路５１ａからクロックツリー４８へのクロック供給が開始される。
【００５０】
これによって、実施の形態４と同様に、各バッファゲートのトランジスタ特性のずれによって初期状態において発生する末端クロック信号におけるデューティずれをなくすことができる。
【００５１】
実施の形態６．
図１１は、この発明の実施の形態６であるクロック出力回路の構成を示す回路図である。なお、図１１では、図１０に示した構成と同一ないしは同等である構成要素には、同一の符号が付されている。ここでは、この実施の形態６に関わる部分を中心に説明する。
【００５２】
図１１に示すように、クロック出力回路７０は、図１０に示したクロック出力回路６０において、コンパレータ６１の出力端とＡＮＤ回路５１ａの他方の入力端との間に、ＲＳフリップフロップ（以下「ＲＳＦＦ」という）７１が追加されている。
【００５３】
すなわち、ＲＳＦＦ７１は、セット入力端Ｓがコンパレータ６１の出力端Ｑに接続され、リセット端Ｒには外部からリセット信号７２が入力され、出力端に制御信号５２を保持出力するようになっている。リセット信号７２は、例えば図示しないパワーオンリセット回路などのリセット回路が電源投入時に発生するようになっている。
【００５４】
以上の構成において、電源投入時には、ＲＳＦＦ７１は、リセット信号７２によってリセットされ、出力端Ｑに出力する制御信号５２を“Ｌ”レベルにし、ＡＮＤ回路５１ａからクロックツリー４８へのクロック供給が行われない状態にする。
【００５５】
そして、時間が経ち、積分回路１５の出力電圧１６がリファレンス電圧６２を超えると、コンパレータ６１は、出力である制御信号５２を“Ｈ”レベルにするので、ＲＳＦＦ７１は、セットされ、出力端Ｑに出力する制御信号５２を“Ｈ”レベルにする。その結果、ＡＮＤ回路５１ａからクロックツリー４８へのクロック供給が開始される。
【００５６】
ここで、クロック供給が開始された後に、積分回路１５の出力電圧１６がリファレンス電圧６２よりも低くなると、実施の形態５では、制御信号５２が“Ｌ”レベルになるので、クロック供給が停止されてしまうという難点がある。
【００５７】
これに対し、実施の形態６では、ＲＳＦＦ７１は、セットされた後は、リセット信号７２が入力されるまでは、制御信号５２を“Ｈ”レベルに保持するので、クロック供給は停止されることなく、そのまま継続することができる。
【００５８】
【発明の効果】
以上説明したように、この発明によれば、積分回路の出力電圧は、ツリーの末端における機能ブロックで得られた末端クロック信号のハイレベルデューティーが大きくなると高くなり、小さくなると低くなる。したがって、コンパレータでは、末端クロック信号のハイレベルデューティーが大きくなるとそれを小さくするようにデューティー調整が行われ、末端クロック信号のハイレベルデューティーが小さくなるとそれを大きくするようにデューティー調整が行われる。これによって、クロックツリーの末端でのクロック信号のデューティずれを少なくすることができる。
【図面の簡単な説明】
【図１】この発明の実施の形態１であるクロック出力回路の構成を示す回路図である。
【図２】図１に示す積分回路の動作を説明する特性図である。
【図３】図１に示すコンパレータの動作を説明するタイムチャートである。
【図４】図１に示すクロック出力回路に接続されるクロックツリーの具体例を示すチップ配置図である。
【図５】この発明の実施の形態２であるクロック出力回路の構成を示す回路図である。
【図６】図５に示すクロック出力回路に接続されるクロックツリーの具体例を示すチップ配置図である。
【図７】この発明の実施の形態３であるクロック出力回路の構成を示す回路図である。
【図８】この発明の実施の形態４であるクロック出力回路の構成を示す回路図である。
【図９】図８に示すクロック出力回路に接続されるクロックツリーの具体例を示すチップ配置図である。
【図１０】この発明の実施の形態５であるクロック出力回路の構成を示す回路図である。
【図１１】この発明の実施の形態６であるクロック出力回路の構成を示す回路図である。
【符号の説明】
１，５０，６０，７０  クロック出力回路、１１  原クロック発振器、１３，６１  コンパレータ、１５，２３，２４  積分回路、５１ａ，５１ｂ  ＡＮＤ回路、４４  Ｎチャネルトランジスタ、５６  検出用クロック経路、７１  ＲＳフリップフロップ（ＲＳＦＦ）、２，５，４８  クロックツリー、２ａ，２ｂ，２ｃ，５ａ，５ｂ，５ｃ，５ｄ，３０〜３６  バッファゲート、３１ａ，３１ｂ，３１ｃ，３２ａ，３２ｂ，３２ｃ，３３ａ，３３ｂ，３３ｃ，３４ａ，３４ｂ，３４ｃ，３５ａ，３５ｂ，３５ｃ，３６ａ，３６ｂ，３６ｃ  フリップフロップ回路。
【図１】
2004206213.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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