(57)【要約】【課題】　メモリセルを用いてトリムビット信号を生成することにより、半導体メモリ素子のパッケージング以後にも状況に応じてトリムビットを復旧することが可能なトリムビット生成回路を提供する。【解決手段】　トリムビット選択信号を入力され、トリムビット選択信号によって選択されて、書込み可能及び消去可能なメモリセルを含む制御部と、前記制御部の前記メモリセルの状態に応じてトリムビット信号出力端子からハイレベル信号又はローレベル信号を出力する出力部とを備えてなる。【選択図】　　　図３
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【特許請求の範囲】
【請求項１】
　フラッシュメモリ素子におけるトリムビット信号生成回路であって、
　トリムビット選択信号を入力され、前記トリムビット選択信号によって選択されて、書込み可能及び消去可能なメモリセルを含む制御部と、
　前記制御部の前記メモリセルの状態に応じてトリムビット信号出力端子からハイレベル信号又はローレベル信号を出力する出力部と
を備えてなるトリムビット信号生成回路。
【請求項２】
　請求項１に記載のトリムビット信号生成回路において、
　前記制御部は、
　前記トリムビット選択信号を反転させる第１インバータと、
　前記第１インバータの出力と第１ノードとの間に接続され、第１制御信号に応じてターンオンされる第１スイッチング素子と、
　前記第１ノードと第２ノードとの間に接続され、第２制御信号に応じて動作する前記メモリセルと、
　前記第２ノードと前記制御部の出力との間に接続され、第３制御信号に応じてターンオンされる第２スイッチング素子と、
　前記第１ノードと接地との間に接続され、第４制御信号に応じてターンオンされる第３スイッチング素子とを含んでなる
ことを特徴とするトリムビット信号生成回路。
【請求項３】
　請求項２に記載のトリムビット信号生成回路において、
　前記第１、第２及び第３スイッチング素子のそれぞれがトランジスタからなる
ことを特徴とするトリムビット信号生成回路。
【請求項４】
　請求項１に記載のトリムビット信号生成回路において、
　前記出力部は、
　電源と前記制御部の出力との間に接続され、ゲート端子が接地されるＰＭＯＳトランジスタと、
　前記制御部の出力と前記トリムビット信号出力端子との間に直列接続された第１及び第２インバータを含んでなる
ことを特徴とするトリムビット信号生成回路。
【発明の詳細な説明】
【技術分野】
【０００１】
　この発明は、ＮＡＮＤ型フラッシュメモリ素子におけるトリムビット(trim bit)信号生成回路に係り、特に、パッケージ状態でトリムビットをさらに復旧させることが可能なトリムビット信号生成回路に関する。
【背景技術】
【０００２】
　ＮＡＮＤ型フラッシュメモリ素子において、チップ内部回路の特性を改善又は変更するために、トリムビット信号を生成する。
【０００３】
　図１は、従来のトリムブロックを示す。図１に示すように、多数のトリムブロックＢ１、Ｂ２、…、Ｂｎが提供される。第１トリムブロックＢ１は、第１トリムビット信号ＴＢＩＴ１を出力し、第２トリムブロックＢ２は、第２トリムビット信号ＴＢＩＴ２を出力し、第ＮトリムブロックＢｎは、第Ｎトリムビット信号ＴＢＩＴｎを出力する。これらのトリムビット信号によって、チップ内部回路特性を変更又は改善することができる。
【０００４】
　図２は、図１の各トリムビットブロックの詳細回路図である。図２に示すように、ヒューズＦＵＳＥが連結状態であれば、ＰＭＯＳトランジスタＰ０の小さい電流負荷によりインバータＩＮＶ０の入力はロー状態になる。これにより、インバータＩＶＮ１の入力がハイ状態になり、トリムビット信号ＴＢＩＴは、ロー状態になる。
【０００５】
　逆に、ヒューズが切れた状態であれば、インバータＩＮＶ０の入力はハイ状態になる。これにより、インバータＩＮＶ１の入力がロー状態になり、トリムビット信号ＴＢＩＴはハイ状態になる。
【０００６】
　このようなトリムビット信号生成回路は、ウェハ状態においてのみヒューズに対する作業を行うので、一度行うと、復元することはできない。したがって、このトリムビット信号生成回路は、パッケージング以後の状態では必要に応じて値を変更することができないという欠点がある。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
　この発明は、上記のような欠点を解消するためのもので、その目的は、メモリセルを利用してトリムビット信号を生成することにより、半導体メモリ素子をパッケージングした後でも状況に応じてトリムビットを復旧することが可能なトリムビット生成回路を提供することにある。
【課題を解決するための手段】
【０００８】
　上記目的を達成するために、この発明は、トリムビット選択信号を入力され、前記トリムビット選択信号によって選択されて、書込み可能及び消去可能なメモリセルを含む制御部と、前記制御部の前記メモリセルの状態に応じてトリムビット信号出力端子からハイレベル信号又はローレベル信号を出力する出力部とを備えてなるフラッシュメモリ素子のトリムビット信号生成回路を提供する。
【０００９】
　前記制御部は、前記トリムビット選択信号を反転させる第１インバータと、前記第１インバータの出力と第１ノードとの間に接続され、第１制御信号に応じてターンオンされる第１スイッチング素子と、前記第１ノードと第２ノードとの間に接続され、第２制御信号に応じて動作する前記メモリセルと、前記第２ノードと前記制御部の出力との間に接続され、第３制御信号に応じてターンオンされる第２スイッチング素子と、前記第１ノードと接地との間に接続され、第４制御信号に応じてターンオンされる第３スイッチング素子とを含んでなる。
【発明の効果】
【００１０】
　この発明によれば、パッケージング以後にもチップの特性を決定する重要なパラメータに対しても調節可能とすることにより、チップの特性を改善させて生産性の向上を期待することができる。
【発明を実施するための最良の形態】
【００１１】
　以下、添付図面に基づいてこの発明を詳細に説明する。
【００１２】
　図３は、この発明に係るトリムビット信号生成回路の構成を示す回路図である。図３を参照すると、トリムビット選択信号ＴＳＥＬを入力されて、それを反転させるインバータＩＮＶ０が設けられている。インバータＩＮＶ０の出力点であるノードｎｏｄｅ０とその先のノードｎｏｄｅ１との間に、制御信号ＴＳに応じてオン／オフ動作するＮＭＯＳトランジスタＮ０が接続されている。ノードｎｏｄｅ１とその先のノードｎｏｄｅ２との間には、制御信号ＴＷＬに応じて記憶動作するメモリセルＴＣＥＬＬが接続されている。ノードｎｏｄｅ２とさらに先のノードｎｏｄｅ３との間には、制御信号ＴＤによって制御されるＮＭＯＳトランジスタＮ１が接続され、ノードｎｏｄｅ３と電源との間には、ゲートが接地されたＰＭＯＳトランジスタＰ０が接続されている。ノードｎｏｄｅ３と出力ＴＢＩＴとの間には、インバータＩＮＶ１及びＩＮＶ２が直列に接続されている。また、ノードｎｏｄｅ１と接地との間には、制御信号ＴＮによって制御されるＮＭＯＳトランジスタＮ２が接続されている。
【００１３】
　次に、上述したように構成されたトリムビット信号生成回路の動作を説明する。正常動作において、制御信号ＴＷＬ＝ＴＤ＝ＴＮ＝ＶＣＣ、ＴＳ＝０Ｖであり、メモリセルＴＣＥＬＬがプログラムされ（記憶内容が書き込まれ）ていれば、メモリセルＴＣＥＬＬはターンオフ状態なので、ノードｎｏｄｅ３はハイ状態になる。したがって、出力ＴＢＩＴはハイ状態になる。他方、メモリセルＴＣＥＬＬが消去された状態にあれば、ＮＭＯＳトランジスタＮ２を介して電流が流れるので、ノードｎｏｄｅ３の電位はロー状態になる。したがって、出力ＴＢＩＴはロー状態になる。すなわち、セルＴＣＥＬＬの特性に応じて、従来のヒューズを使用した場合と同様に出力ＴＢＩＴが決定される。
【００１４】
　ところで、メモリセルＴＣＥＬＬは、初期状態では基本的に消去されていなければならない。メモリセルＴＣＥＬＬを消去状態にしたければ、制御信号ＴＤ＝ＴＳ＝ＴＮ＝０Ｖとし、ＴＷＬ＝０、メモリセルＴＣＥＬＬのＣＰＷＥＬＬには消去電圧Ｖｅｒａを印加すればよい。この際、全ビットの出力ＴＢＩＴは、ロー状態を呈する。
【００１５】
　ある特定のビットをハイ状態にしたければ、該当するトリムビット信号ＴＳＥＬを選択し、メモリセルＴＣＥＬＬをプログラムすればよい。そうすると、ヒューズを切る役割と同一になる。セルＴＣＥＬＬをプログラムしたければ、ＴＳ＝ＶＣＣ、ＴＤ＝ＴＮ＝０Ｖ、ＴＷＬ＝Ｖｐｇｍ（プログラム電圧）にすればよい。特定のビット選択された場合には、そのビットのノードｎｏｄｅ０が０Ｖになり、メモリセルのチャネルが０Ｖになってプログラムされ、選択されていない場合には、ノードｎｏｄｅ０がハイ状態になる。その結果、ノードｎｏｄｅ１、メモリセルのチャネル、ノードｎｏｄｅ２が制御信号ＴＷＬによってセルフブースティング(self-boosting)されて、メモリセルはプログラムされなくなる。ここに、メモリセルのプログラムと消去は、ＦＮトンネリング方式を用いる。そして、各動作によるバイアス条件は、表１によく示されている。
【００１６】
【表１】
2004039225.tif 000003
【００１７】
　図４は、この発明に係るトリムビット信号生成回路を採用したトリムビットブロックの使用例を示す図である。
【００１８】
　図４には、多数のトリムビットブロックが実際使用される例を示しているが、ＣＰＷＥＬＬ、ＴＤ、ＴＷＬ、ＴＳ、ＴＮは、全ブロックに対して共通に制御し、トリムビット選択信号ＴＳＥＬ１、ＴＳＥＬ２、…、ＴＳＥＬｎによって各トリムビットブロックＢ１、Ｂ２、…、Ｂｎが選択されることにより、トリムビット信号ＴＢＩＴ１、ＴＢＩＴ２、…、ＴＢＩＴｎが出力される。
【００１９】
　以上、この発明を実施例を中心として説明したが、当技術分野の通常の知識を有する者であれば、上記の実施例を用いて様々な変形及び変更が可能である。よって、この発明は、これらの実施例に限定されるものではなく、特許請求の範囲によってのみ限定されるべきである。
【図面の簡単な説明】
【００２０】
【図１】従来のフラッシュメモリ素子のトリムビットブロックを示す図である。
【図２】図１のトリムビットブロックの詳細回路図である。
【図３】この発明に係るフラッシュメモリ素子のトリムビット信号生成回路の回路図である。
【図４】この発明に係るトリムビット生成回路を採用したトリムビットブロックの使用例を示す図である。
【符号の説明】
【００２１】
ＩＮＶ０〜ＩＮＶ３　…　インバータ
Ｐ０　…　ＰＭＯＳトランジスタ
Ｎ０〜Ｎ２　…　ＮＭＯＳトランジスタ
【図１】
2004039225.tif 000004
【図２】
2004039225.tif 000005
【図３】
2004039225.tif 000006
【図４】
2004039225.tif 000007