(57)【要約】【課題】冗長機能の動作に用いられるプログラム配線部の上を配線が通ることを防止可能な半導体装置を提供する。【解決手段】半導体装置は、半導体基板Ｃ上に配設された複数の機能ブロックを含む。メモリブロックＭＢは、情報を記録するメモリセルＭＣと、メモリセルの１つと置換されて該メモリセルに代わって情報を記録する冗長メモリセルＲＣと、を含む。機能回路ブロックＢは配線Ｌ１によりメモリブロックと接続される。プログラム配線ブロックＰＢは、半導体基板の平面上で配線と重ならないように配設され、メモリセルが冗長メモリセルと置換されるように信号の経路を形成するプログラムを形成するプログラム配線部Ｐを含む。データ転送部ＤＴは、プログラム配線ブロック上からメモリブロック上へと延在し、プログラム配線部のプログラムのプログラム情報をメモリブロックに転送する。【選択図】    図１
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【特許請求の範囲】
【請求項１】
複数の機能ブロックを有し、前記機能ブロックのそれぞれが半導体基板上に配設された半導体装置であって、
前記機能ブロックの１つであって、情報を記録する複数のメモリセルと、少なくとも１つの前記メモリセルと置換され且つ該メモリセルに代わって情報を記録する冗長メモリセルと、を具備するメモリブロックと、
前記機能ブロックの１つであって、配線により前記メモリブロックと接続された機能回路ブロックと、
前記機能ブロックの１つであって、前記半導体基板の平面上で前記配線と重ならないように前記半導体基板上に配設され、且つ不良の前記メモリセルが前記冗長メモリセルと置換されるように信号の経路を形成するプログラムを形成するプログラム配線部を具備する、プログラム配線ブロックと、
前記プログラム配線ブロック上から前記メモリブロック上へと延在し、且つ前記プログラム配線部の前記プログラムに関するプログラム情報を前記メモリブロックに転送する、データ転送部と、
を具備することを特徴とする半導体装置。
【請求項２】
第１半導体基板上に配設され、且つ情報を記録する複数のメモリセルと、少なくとも１つの前記メモリセルと置換され且つ該メモリセルに代わって情報を記録する冗長メモリセルと、を具備するメモリブロックと、
第２半導体基板上に配設され、且つ不良の前記メモリセルが前記冗長メモリセルと置換されるように信号の経路を形成するプログラムを形成するプログラム配線部を具備する、プログラム配線ブロックと、
前記プログラム配線ブロック上から前記メモリブロック上へと延在し、且つ前記プログラム配線部の前記プログラムに関するプログラム情報を前記メモリブロックに転送する、データ転送部と、
を具備することを特徴とする半導体装置。
【請求項３】
前記メモリブロックが、アドレス信号に応じた前記メモリセルに情報を書き込み且つ該メモリセルから情報を読み出すための機能を有することを特徴とする
請求項１または２に記載の半導体装置。
【請求項４】
前記プログラム配線部が、ヒューズおよび不揮発性メモリからなる群から選択された素子を有することを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
前記データ転送部が、直列接続された複数のシフトレジスタを有することを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
【請求項６】
前記複数のシフトレジスタの最終段と接続され、且つ前記メモリブロックの外部に前記プログラム情報を出力する、データパスをさらに具備することを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記データ転送部と接続され、且つ前記データ転送部の前記プログラムを保持する、データ保持部をさらに具備することを特徴とする請求項１乃至６のいずれか１項に記載の半導体装置。
【請求項８】
前記データ転送部が、前記複数のシフトレジスタの相互間に直列に接続され、且つ前記プログラム配線ブロックから供給された前記プログラム情報および外部から供給された外部プログラム情報を選択的に出力する、選択制御部をさらに具備することを特徴とする請求項１乃至７のいずれか１項に記載の半導体装置。
【請求項９】
前記プログラム配線部が、電気的にプログラム可能なプログラム素子を有し、
前記半導体装置が、前記半導体基板上に配設され、且つ制御信号に応じて前記プログラム素子において前記プログラムを形成する、制御回路部をさらに具備することを特徴とする請求項１に記載の半導体装置。
【請求項１０】
前記半導体基板上に配設され、且つ前記メモリブロックの前記メモリセルの動作テストを行う機能を有する、テスト回路を、さらに具備し、
前記制御回路部が、前記動作テストの結果に応じて前記プログラム配線部において前記プログラムを形成する機能をさらに有する、
ことを特徴とする請求項９に記載の半導体装置。
【請求項１１】
複数の機能ブロックを有し、前記機能ブロックのそれぞれが半導体基板上に配設された半導体装置であって、
それぞれが前記機能ブロックの１つであって、情報を記録する複数のメモリセルと、少なくとも１つの前記メモリセルと置換され且つ該メモリセルに代わって情報を記録する冗長メモリセルと、を具備する第１乃至第ｎ（ｎは２以上の整数）メモリブロックと、
前記機能ブロックの１つであって、配線により前記第１乃至第ｎメモリブロックと接続される機能回路ブロックと、
前記機能ブロックの１つであって、前記半導体基板の平面上で前記配線と重ならないように前記半導体基板上に配設され、且つ不良の前記メモリセルが前記冗長メモリセルと置換されるように信号の経路を形成するプログラムを形成するプログラム配線部を具備する、プログラム配線ブロックと、
前記プログラム配線ブロック上から前記第１メモリブロック上へと延在し、且つ前記プログラム配線部の前記プログラムの情報を前記第１メモリブロックに転送する、第１データ転送部と、
前記第ｉ（ｉは自然数）メモリブロック上から前記第ｉ＋１メモリブロック上へと延在し、且つ前記第ｉメモリブロックの前記プログラムの情報を前記第ｉ＋１メモリブロックに転送する第２乃至第ｎデータ転送部と、
を具備することを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関し、詳しくは冗長（リダンダンシー）機能を持つ半導体装置に関する。
【０００２】
【従来の技術】
メモリおよびロジック等を１つの半導体チップに集積し、１つのシステムを形成する、いわゆるシステムＬＳＩ(Large Scale Integrated Circuit)が知られている。システムＬＳＩでは、メモリ回路、ロジック回路等の複数の機能ブロック（コアまたはマクロ）が半導体チップの上に設けられる。
【０００３】
また、メモリ装置またはメモリブロック等において、冗長回路を用いた欠陥救済方法が知られている。すなわち、メモリセルアレーに加えて冗長メモリセルが設けられ、製造工程で発生する欠陥によって不良となったメモリセルが、この冗長メモリセルにより代用される。
【０００４】
図７は、リダンダンシー機能を備えたメモリマクロを有する従来の半導体装置を概略的に示す図である。図７に示すように、半導体チップＣ内のメモリブロックＭＢ内に冗長メモリセルまたは冗長メモリセルラインＲＣが設けられる。
【０００５】
半導体装置の動作テストの際に、複数のヒューズ等により構成されるプログラム配線部Ｐを用いて内部回路をプログラムしておく。この内部回路により、実際の使用時に不良のメモリセルまたはメモリセルを含むラインのアドレスが入力されても、冗長メモリセルＲＣに選択が切り替わる。
【０００６】
ヒューズは銅等の金属配線を有しており、この金属配線がヒューズに設けられた開口を介してレーザにより切断されることにより、内部回路がプログラムされる。ヒューズの切断または非切断の情報は、ラッチＰＬに格納される。冗長機能の動作の際、この情報が参照されることにより、不良のメモリセルから冗長メモリセルにアクセスが切り替わる。
【０００７】
この出願の発明に関連する先行技術文献情報としては次のものがある。
【０００８】
【非特許文献１】
Michael R. Ouellette, et al., Shared Fuse Macro for Multiple Embedded Memory Devices with Redundancy, “Proceedings of the IEEE 2001 Custom Integrated Circuits Conference” p.191
【０００９】
【発明が解決しようとする課題】
ところで、プログラム配線部ＰのヒューズおよびラッチＰＬは、メモリブロックＭＢ内で固定されており、図７に示すように、メモリブロックＭＢの周囲に沿って設けられることが多い。このため、メモリブロックＭＢとロジック回路等の機能回路ブロックＢとを接続する配線Ｌ１が、ヒューズの上を通過する必要が生じることがある。しかし、上記したように、ヒューズ中の金属配線は開口より露出しているため、配線Ｌ１がヒューズの上を通過することはショートを引き起こす原因となる。
【００１０】
本発明は、上記課題を解決するためになされたものであり、その目的とするところは、冗長機能の動作に用いられるプログラム配線部の上を配線が通ることを防止可能な半導体装置を提供しようとするものである。
【００１１】
【課題を解決するための手段】
本発明の第１の視点による半導体装置は、複数の機能ブロックを有し、前記機能ブロックのそれぞれが半導体基板上に配設された半導体装置であって、前記機能ブロックの１つであって、情報を記録する複数のメモリセルと、少なくとも１つの前記メモリセルと置換され且つ該メモリセルに代わって情報を記録する冗長メモリセルと、を具備するメモリブロックと、前記機能ブロックの１つであって、配線により前記メモリブロックと接続された機能回路ブロックと、前記機能ブロックの１つであって、前記半導体基板の平面上で前記配線と重ならないように前記半導体基板上に配設され、且つ不良の前記メモリセルが前記冗長メモリセルと置換されるように信号の経路を形成するプログラムを形成するプログラム配線部を具備する、プログラム配線ブロックと、前記プログラム配線ブロック上から前記メモリブロック上へと延在し、且つ前記プログラム配線部の前記プログラムに関するプログラム情報を前記メモリブロックに転送する、データ転送部と、を具備することを特徴とする。
【００１２】
更に、本発明に係る実施の形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施の形態に示される全構成要件から幾つかの構成要件が省略されることで発明が抽出された場合、その抽出された発明を実施する場合には省略部分が周知慣用技術で適宜補われるものである。
【００１３】
【発明の実施の形態】
以下に本発明の実施の形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【００１４】
（第１実施形態）
図１は、本発明の第１実施形態に係る半導体装置を概略的に示す図である。図１に示すように、この半導体装置は、メモリブロックＭＢとプログラム配線ブロックＰＢ、ロジック回路等の機能回路ブロックＢとを有する。これらの各機能ブロックは、それぞれが特定の機能を有し、半導体チップ（半導体基板）Ｃ上に、機能ブロックが形成されない領域により周囲を囲まれるように設けられる。機能回路ブロックＢは、半導体チップＣ上に設けられた配線Ｌ１によりメモリブロックＭＢと接続される。
【００１５】
メモリブロックＭＢ内には、メモリセルアレーＭＣが設けられる。メモリセルアレーＭＣは、図示せぬ複数のメモリセルにより構成される。また、メモリブロックＭＢ内には、冗長メモリセルまたは冗長メモリセルライン（以下、単に冗長メモリセルと称す）ＲＣが設けられる。冗長メモリセルＲＣは、動作テストの結果、不良と判断されたメモリセルまたはメモリセルラインと置換されるために用いられる。典型的には、不良のメモリセルは、ビット線またはワード線単位で冗長メモリセルＲＣと置換される。
【００１６】
メモリブロックＭＢは、外部からの制御信号に基づき、所定のアドレスのメモリセルに情報を書き込み、また、メモリセルから情報を読み出す機能を有するように構成される。典型的には、例えばＸデコーダＸＤ、ＹデコーダＹＤ、入出力制御回路Ｉ／Ｏ等を有する。メモリブロックＭＢとして、例えばＤＲＡＭ（Dynamic Random Access Memory）、ＳＲＡＭ（Static RAM）等が用いられる。
【００１７】
プログラム配線ブロックＰＢは、半導体チップＣの平面上で配線Ｌ１と重なり合わないように半導体チップＣ上に設けられる。プログラム配線ブロックＰＢと、メモリブロックＭＢとは、データ転送部ＤＴにより接続される。データ転送部ＤＴは、プログラム配線ブロックＰＢ上からメモリブロックＭＢ上に延在し、プログラム配線ブロックＰＢで保存されている情報をメモリブロックＭＢに転送する機能を有する。データ転送部ＤＴは、例えば直列に接続された複数のシフトレジスタＳＲ１〜４、および配線Ｌ２により構成される。
【００１８】
プログラム配線ブロックＰＢ内には、プログラム配線部Ｐが設けられる。プログラム配線部Ｐは、不良のメモリセルが冗長メモリセルＲＣと置換されるように信号の経路を形成する内部回路のプログラムを形成する。すなわち、プログラム配線部Ｐは、入力されたアドレスのメモリセルが不良であった場合に、このメモリセルと置換された冗長メモリセルＲＣにアクセスされるようにプログラムを形成する。具体的な方法については、公知とされている種々の方法が存在する。プログラム配線部Ｐは、典型的には、複数のヒューズ、またはフラッシュメモリ等の不揮発性メモリにより構成することができる。
【００１９】
プログラム配線ブロックＰＢ内には、例えばラッチＰＬ１が設けられる。ラッチＰＬ１は、冗長機能の動作の際に、プログラム配線部Ｐのプログラム情報を取り込み、保持する。プログラム情報は、プログラム配線部Ｐとしてヒューズを用いた場合、ヒューズの切断または非切断を示す情報に対応する。この場合、ラッチＰＬ１は、例えば各ヒューズに対して設けられ、対応するヒューズの情報を保持する。
【００２０】
ラッチＰＬ１に保持されたプログラム情報は、プログラム配線ブロックＰＢ内に設けられたシフトレジスタＳＲ１に順次格納される。シフトレジスタＳＲ１に格納されたプログラム情報は、データ転送部ＤＴの各シフトレジスタＳＲ１〜４に供給されたクロックパルスに応じて、データ転送部ＤＴ内で順次転送される。このようにして、プログラム配線ブロックＰＢ内のプログラム情報は、メモリブロックＭＢに転送される。冗長機能の動作の際、メモリブロックＭＢ内のシフトレジスタＳＲ４に格納されたプログラム情報が参照されることにより、不良のメモリセルから冗長メモリセルＲＣにアクセスが切り替わる。
【００２１】
第１実施形態によれば、メモリブロックＭＢと独立して設けられたプログラム配線ブロックＰＢ内に、冗長機能の動作の際に用いられるプログラム配線部Ｐが設けられ、プログラム配線ブロックＰＢは、メモリブロックＭＢと他の機能回路ブロックＢとを接続する配線Ｌ１と半導体チップＣの平面上で重ならないように設けられる。そして、プログラム配線ブロックＰＢのプログラム情報は、メモリデータ転送部ＤＴによりブロックＭＢに転送される。このような構成とすることにより、配線Ｌ１がプログラム配線部Ｐの上方を通過することを回避できる。したがって、プログラム配線部Ｐとしてヒューズを用いる場合、配線Ｌ１とヒューズとがショートする可能性を排除できる。
【００２２】
また、プログラム配線ブロックＰＢを独立して設けているため、半導体チップＣ上で機能ブロックを配置する際の自由度を高めることができる。
【００２３】
（第２実施形態）
図２は、本発明の第２実施形態に係る半導体装置を概略的に示す図である。なお、第２実施形態以降の実施形態を示す図において、メモリブロックＭＢ内のメモリセルアレーＭＣ、冗長メモリセルＲＣ、ＸデコーダＸＤ、ＹデコーダＹＤ、入出力制御回路Ｉ／Ｏは省略する。
【００２４】
第２実施形態に係る半導体装置は、図２に示すように、メモリブロックＭＢ内のデータ転送部ＤＴと接続されたデータ保持部ＤＳが設けられる。データ保持部ＤＳは、データ転送部ＤＴ内のデータを保持する機能を有する。データ保持部ＤＳは、典型的には、ラッチＰＬ２〜４により構成される。ラッチＰＬ２〜４は、シフトレジスタＳＲ２〜４に対して設けられ、対応するシフトレジスタＳＲ２〜４内のデータを保持する。
【００２５】
データ転送部ＤＴは、メモリブロックＭＢ内に設けられた接続制御部ＭＵＸを有する。接続制御部ＭＵＸとして、典型的にはマルチプレクサが用いられる。接続制御部の入力の１つには、シフトレジスタＳＲ１の出力信号が供給される。もう一方の入力には、半導体チップの外部に設けられたテスタＴからの出力信号がデータパスＤＰ２を介して供給される。接続制御部ＭＵＸの出力信号は、シフトレジスタＳＲ２に供給される。
【００２６】
データ転送部ＤＴ内の最終段のシフトレジスタＳＲ４はデータパスＤＰ１により、半導体装置外部のテスタＴに接続される。シフトレジスタＳＲ４のプログラム情報は、データパスＤＰ１を介してテスタＴに供給される。
【００２７】
次に、上記構成の半導体装置の動作について以下に説明する。第１実施形態で記載したように、冗長機能の動作の際、プログラム配線部Ｐのプログラム情報が、データ転送部内で順次転送され、シフトレジスタＳＲ４に格納される。
【００２８】
一方、半導体装置の動作テストの際に、シフトレジスタＳＲ４に格納されたデータが、プログラム配線部Ｐのプログラム情報を正確に反映しているか等の判定を行いたい場合がある。この場合、各シフトレジスタＳＲ１〜４にはクロックパルスが供給され、プログラム情報が順次シフトされることにより、テスタＴにプログラム情報が供給される。そして、テスタＴにおいて、プログラム情報の確認が行われる。このように、テスタＴにプログラム情報を供給するため、先に入力しておいたプログラム情報は失われてしまう。このため、動作テストに先立ち、データ保持部ＤＳによりプログラム情報を保持しておく。
【００２９】
また、プログラム配線部Ｐにおいて実際にプログラムを形成することなく、冗長機能が正確に動作するかのテストを行いたい場合がある。そこで、接続制御部ＭＵＸにより、シフトレジスタＳＲ２への入力をテスタＴからの信号へと切り換え、テスタＴからプログラム配線部Ｐの擬似的なプログラム情報がシフトレジスタＳＲ２に入力される。そして、テスタＴにより、冗長機能の動作の判定がなされる。
【００３０】
第２実施形態によれば、半導体装置は、メモリブロックＭＢのデータ転送部ＤＴと接続されたデータ保持部ＤＳを有する。半導体装置の動作テストに先立ち、プログラム配線部Ｐのプログラム情報は、データ保持部ＤＳにより保持される。このため、データ転送部ＤＴの最終段のシフトレジスタＳＲ４からテスタＴにプログラム情報を読み出したとしても、プログラム配線部Ｐのプログラム情報が失われることを回避できる。
【００３１】
また、半導体装置は、メモリブロックＭＢ内に設けられた接続制御部ＭＵＸを有する。接続制御部ＭＵＸには、プログラム配線ブロックＰＢのシフトレジスタＳＲ１の出力信号、およびテスタＴの出力信号が供給される。したがって、テスタＴからプログラム配線部Ｐの擬似的なプログラム情報を供給することにより、プログラム配線部Ｐにおいて、実際にプログラムを形成することなく冗長機能の動作確認を行うことができる。
【００３２】
（第３実施形態）
図３は、本発明の第３実施形態に係る半導体装置を概略的に示している。第２実施形態では、メモリブロックＭＢ内に選択制御部ＭＵＸを設け、選択制御部ＭＵＸに、プログラム配線ブロックＰＢのシフトレジスタＳＲ１およびテスタＴからの出力信号が供給される。これに対し、第３実施形態では、プログラム配線ブロックＰＢのシフトレジスタＳＲ１に、ラッチＰＬ１からの信号に加え、テスタＴからの信号が直接供給される。
【００３３】
第３実施形態によれば、第２実施形態と同様の効果を得られる。
【００３４】
（第４実施形態）
図４は、本発明の第４実施形態に係る半導体装置を概略的に示している。第４実施形態では、半導体チップＣ上に複数のメモリブロックが設けられる。以下、例えば３つのメモリブロックが設けられる例について説明する。
【００３５】
図４に示すように、半導体チップＣ上にメモリブロックＭＢ１、ＭＢ２、ＭＢ３が設けられる。メモリブロックＭＢ１は、第１実施形態中のメモリブロックと同様の構成を有する。メモリブロックＭＢ２およびＭＢ３は、第２実施形態中のメモリブロックＭＢと同様の構成を有する。メモリブロックＭＢ１〜ＭＢ３は、機能回路ブロックＢと配線Ｌ１により接続される。
【００３６】
プログラム配線ブロックＰＢとメモリブロックＭＢ１〜ＭＢ３とは、以下に示すように直列に接続されている。プログラム配線ブロックＰＢのプログラム情報は、例えば第２実施形態と同様のデータ転送部ＤＴ１により、メモリブロックＭＢ１に転送される。すなわち、プログラム配線ブロックＰＢのシフトレジスタＳＲ１の出力信号、およびテスタＴの出力信号が、メモリブロックＭＢ１の選択制御部ＭＵＸに供給される。選択制御部ＭＵＸの出力信号は、データ転送部ＤＴ１のシフトレジスタＳＲ２に供給される。
【００３７】
メモリブロックＭＢ１、ＭＢ２のシフトレジスタＳＲ４の情報は、第１実施形態と同様の構成のデータ転送部ＤＴ２により、メモリブロックＭＢ２、ＭＢ３にそれぞれ転送される。メモリブロックＭＢ３の最終段のシフトレジスタＳＲ４の出力信号は、テスタＴに供給される。
【００３８】
次に、上記構成の半導体装置の効果について、以下に説明する。第４実施形態に係る半導体装置を用いて、例えばＲＧＢ要素を有する画像信号を処理する場合、メモリブロックＭＢ１〜ＭＢ３に、Ｒ要素、Ｇ要素、Ｂ要素を割り当てることができる。こうすることにより、ロジック回路等の機能回路ブロックとメモリセルとのアクセスを効率的に行うことができる。
【００３９】
また、例えば、ＭＢ１〜ＭＢ３を用途別に使用することができる。この場合、例えば１つのメモリブロックを、画像データのバッファ用として用い、別の１つをＣＰＵ（Central Processing Unit）等とのデータの授受（ワークＲＡＭ（Random Access Memory））に用いることができる。このように、各メモリブロックに異なる機能を割り当てることにより、半導体装置（システムＬＳＩ）の動作効率を向上できる。
【００４０】
第４実施形態によれば、第１実施形態の構成に加え、直列接続された複数のメモリブロックＭＢ１〜ＭＢ３を有する。このような構成とすることにより、第１実施形態と同様の効果に加え、メモリブロックＭＢ１〜ＭＢ３に異なる機能を持たせて、半導体装置の動作効率を向上できる効果を得られる。
【００４１】
（第５実施形態）
図５は、本発明の第５実施形態に係る半導体装置を概略的に示している。第１〜第４実施形態では、メモリブロックＭＢとプログラム配線ブロックＰＢとが１つの半導体チップ上に設けられる。これに対し、第５実施形態では、メモリブロックＭＢとプログラム配線ブロックＰＢとが、それぞれ独立した半導体チップ上に設けられる。
【００４２】
図５に示すように、半導体装置は、半導体チップＣ１と半導体チップＣ２とを有する。半導体チップＣ１上には、第２実施形態と同様の構成のメモリブロックＭＢおよび機能回路ブロックＢが設けられ、これらのブロックは、配線Ｌ１により接続される。メモリブロックＭＢは、データパスＤＰ１およびＤＰ２によりテスタと接続される。
【００４３】
半導体チップＣ２上には、第１実施形態と同様の構成のプログラム配線ブロックＰＢが設けられる。プログラム配線ブロックＰＢのプログラム情報は、第２実施形態と同様の構成のデータ転送部ＤＴにより、メモリブロックＭＢに転送される。
【００４４】
第４実施形態によれば、プログラム配線ブロックＰＢと、メモリブロックとを、別個の半導体チップＣ１、Ｃ２上にそれぞれ形成する。このため、第１、第２実施形態と同様の効果、及び以下に示す効果を得られる。
【００４５】
半導体製造技術の発達により、機能ブロックも含め半導体装置の微細化が進んでいる。プログラム配線部としてヒューズを用いた場合、メモリブロックのヒューズを除く各部分は微細化が進んでいる一方、これら部分の微細化に対して、ヒューズの微細化は困難である。このため、メモリブロックのヒューズと他の部分とが、１つの半導体チップ上に設けられると、メモリブロック全体の微細化は難しい。そこで、ヒューズを除く部分により構成されたメモリブロックＭＢと、プログラム配線ブロックＰＢと、を別の半導体チップ上に設けることにより、ヒューズの製造技術に拘束されることなく、メモリブロックＭＢを微細化できる。また、メモリブロックＭＢとして汎用品を用いることにより、半導体装置の製造コストを低下することもできる。
【００４６】
また、プログラム配線部Ｐとして不揮発性メモリを適用することが容易となる。すなわち、メモリセルアレーおよびその制御回路等、メモリブロックの主要部と、フラッシュメモリ等の不揮発性メモリと、は製造工程が異なる。そこで、第４実施形態を適用することにより、これら主要部と不揮発性メモリとの間での製造工程の相違に拘束されること無く、それぞれの半導体チップＣ１、Ｃ２を製造することができる。したがって、第４実施形態を適用することは、製造コスト、微細化の点で有効である。
【００４７】
（第６実施形態）
図６は、本発明の第６実施形態に係る半導体装置を概略的に示している。図６に示すように、半導体チップＣ上に、オンチップ自己テスト機能（Built In Self Test: BIST）回路ＢＩＳＴが設けられる。ＢＩＳＴ回路ＢＩＳＴは、メモリブロックＭＢの入出力制御回路Ｉ／Ｏ、およびテスタＴと接続される。ＢＩＳＴ回路ＢＩＳＴには、メモリブロックＭＢの動作テストに必要なプログラムが予め格納されており、このプログラムに従い、ＢＩＳＴ回路ＢＩＳＴはメモリブロックＭＢの動作テストを自動で行う。ＢＩＳＴ回路ＢＩＳＴは、動作テストの結果をテスタＴに出力する。
【００４８】
プログラム配線ブロックＰＢにおいて、プログラム配線部Ｐは、例えばフラッシュメモリ等の不揮発性メモリまたはｅヒューズ、等の電気的にプログラム可能なプログラム素子により構成される。ｅヒューズは、電気信号により通常のヒューズと同様の切断情報を書き込み可能な素子である。
【００４９】
プログラム配線ブロックＰＢは、第１実施形態に示す構成に加え、プログラム配線部制御部（制御回路部）ＰＣを有する。プログラム配線部制御部ＰＣは、テスタＴと接続されており、テスタＴからの信号に応じてプログラム配線部Ｐにおいてプログラムを形成する。
【００５０】
第６実施形態によれば、第１実施形態と同様の効果を得られる。また、第６実施形態では、半導体チップＣ上に自己テスト機能回路が形成されるとともに、プログラム配線部Ｐは電気的にプログラム可能なプログラム素子により構成される。このため、テスタＴからの信号に応じてプログラム配線部制御部ＰＣにより、プログラム配線部Ｐで電気的にプログラムが形成される。このため、半導体装置の動作テスト、および不良のメモリセルと冗長セルとの置き換えを効率的に行うことができ、利便性も向上する。
【００５１】
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
【００５２】
【発明の効果】
以上、詳述したように本発明によれば、プログラム配線部の上を配線が通ることを防止し、半導体チップ上で機能ブロックの配置の自由度を向上可能な半導体装置を提供できる。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係る半導体装置を概略的に示す図。
【図２】本発明の第２実施形態に係る半導体装置を概略的に示す図。
【図３】本発明の第３実施形態に係る半導体装置を概略的に示す図。
【図４】本発明の第４実施形態に係る半導体装置を概略的に示す図。
【図５】本発明の第５実施形態に係る半導体装置を概略的に示す図。
【図６】本発明の第６実施形態に係る半導体装置を概略的に示す図。
【図７】半導体装置の従来例を概略的に示す図。
【符号の説明】
Ｃ…半導体チップ（半導体基板）、ＭＢ…メモリブロック、ＰＢ…プログラム配線ブロック、Ｂ…機能回路ブロック、ＭＣ…メモリセルアレー、ＲＣ…冗長メモリセル、Ｐ…プログラム配線部、ＰＬ１…ラッチ、ＤＴ…データ転送部、ＳＲ１〜ＳＲ４…シフトレジスタ、Ｌ１、Ｌ２…配線。
【図１】
2004206756.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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