(57)【要約】【課題】回路規模が小さく安価で高効率な同期整流方式のＤＣ−ＤＣコンバータ電源装置を供給することを目的とする。【解決手段】発振・制御回路部２のドライブパルスから異なるドライブ波形を生成するドライブ回路５及び１５と、ドライブ回路５により駆動される第１スイッチング素子３と、ドライブ回路１５により駆動される第２スイッチング素子１７と、第２スイッチング素子１７の第２ダイオード２１に並列接続されドライブ回路５により駆動される第３スイッチング素子２０とで構成としたものである。【選択図】図１
2004208490.tif 000002
【特許請求の範囲】
【請求項１】
第１スイッチング電源手段と、
前記第１スイッチング電源手段のドライブパルスに基づいて同期整流する第２スイッチング電源手段とを有する同期整流方式ＤＣ−ＤＣコンバータ電源装置であって、
前記第１スイッチング電源手段は、ＤＣ入力電源によって動作しドライブパルスを出力する発振・制御手段と、
前記発振・制御手段からのドライブパルスに基づいてドライブ波形を出力する第１ドライブ手段と、
前記第１ドライブ手段の出力により駆動する第１スイッチング素子と、
正極が接地され、負極が前記第１スイッチング素子の出力に接続された第１整流手段と、
前記第１スイッチング素子の出力に接続された第１コイルとを有し、
前記第２スイッチング電源手段は、前記発振・制御手段からのドライブパルスに基づいてドライブ波形を出力する第２ドライブ手段と、
前記第２ドライブ手段の出力により駆動される第２スイッチング素子と、
正極が接地され、負極が前記第２スイッチング素子の出力に接続された第２整流手段と、
前記第２整流手段に並列接続され前記第１ドライブ手段の出力により駆動される第３スイッチング素子と、
前記第２スイッチング素子の出力に接続された第２コイルとを有する
同期整流方式ＤＣ−ＤＣコンバータ電源装置。
【請求項２】
前記第２スイッチング素子のＯＦＦ期間は前記第１スイッチング素子のＯＦＦ期間を含む請求項１に記載の同期整流方式ＤＣ−ＤＣコンバータ電源装置。
【請求項３】
前記第２スイッチング電源手段のドライブパルスに基づいて同期整流する第３スイッチング電源手段をさらに有し、
前記第３スイッチング電源手段は、前記発振・制御手段からのドライブパルスに基づいてドライブ波形を出力する第３ドライブ手段と、
前記第３ドライブ手段の出力により駆動される第４スイッチング素子と、
正極が接地され、負極が前記第４スイッチング素子の出力に接続された第３整流手段と、
前記第３整流手段に並列接続され前記第２ドライブ手段の出力により駆動される第５スイッチング素子と、
前記第４スイッチング素子の出力に接続された第３コイルと、
を有する請求項１に記載の同期整流方式ＤＣ−ＤＣコンバータ電源装置。
【請求項４】
前記第２スイッチング素子のＯＦＦ期間は前記第１スイッチング素子のＯＦＦ期間を含みかつ前記第３スイッチング素子のＯＦＦ期間は前記第２スイッチング素子のＯＦＦ期間を含む請求項３に記載の同期整流方式ＤＣ−ＤＣコンバータ電源装置。
【請求項５】
前記第１整流手段に並列接続され前記発振・制御手段の出力により駆動される第６スイッチング素子を更に有する
請求項１に記載の同期整流方式ＤＣ−ＤＣコンバータ電源装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、テレビ、ＶＴＲ、カメラ、パーソナルコンピュータおよびそれらの周辺機器等の電子機器に使用され、パルス幅制御によって出力電圧を安定にするＤＣ−ＤＣコンバータ電源に関する。
【背景技術】
【０００２】
近年、パルス幅制御方式によって出力電圧を安定にするＤＣ−ＤＣコンバータ電源が電子機器に広く用いられるようになっている。また、高効率を達成させるために、整流ダイオードの順方向電圧分の損失を下げる同期整流方式のＤＣ−ＤＣコンバータ電源も制御回路のＩＣ化が進み、多種多様なケースで使用されるようになってきた（例えば特許文献１参照）。図４に従来のＤＣ−ＤＣコンバータ電源の回路例を示し、図５にその主な波形のタイミングチャートを示す。図４はひとつのＤＣ入力から３．３Ｖ出力と１．８Ｖ出力を得る場合の１例である。最初に３．３Ｖ出力系を説明する。
【０００３】
ＤＣ入力１に直流電圧（たとえばＤＣ５Ｖ〜１０Ｖ）が印加されると、制御ＩＣである発振・同期制御回路３０が動作を開始し、更にドライブ回路５をドライブし、スイッチング素子ＰチャンネルＭＯＳ−ＦＥＴ３（以下、ＭＯＳ−ＦＥＴ３と略す）をドライブする。そのドライブ波形は、図５のｋ点の電圧波形であり、ハイレベル（時刻ｔ４〜ｔ１間）は、ほぼＤＣ入力１の電圧である。ここで用いられている発振・同期制御回路３０は、１系統出力で図５のｋ点に示すような波形およびｎ点に示すような波形の２種類のドライブパルスが使用され、かつ、この２種類のドライブパルスは、各々ドライブされるＭＯＳ−ＦＥＴのＯＮ／ＯＦＦの立ち上がり時間および立ち下がり時間を考慮して、デッドタイム（２つのドライブ共、ＯＦＦになっている時間のこと）が設定されている特別な仕様のＩＣである。
【０００４】
ＭＯＳ−ＦＥＴ３は、ゲート電圧ｋがローレベル（ｔ１〜ｔ４間）のときにＯＮし、ゲート電圧ｋがハイレベル（ｔ４〜ｔ１間）のときはＯＦＦ状態となる。したがって、ＭＯＳ−ＦＥＴ３の出力電圧は、図５のｊ点の電圧波形に示すものとなり、これがコイル１０に印加される。ＭＯＳ−ＦＥＴ３のＯＮ期間（ｔ１〜ｔ４間）にコイル１０に流れる電流は、図５のｍ点（時刻ｔ１〜ｔ４間）の電流波形に示すものとなっている。コイル１０のインダクタンス値が小さいときは傾斜が急になり電流のピーク値は大きくなるが、反対にコイル１０のインダクタンス値が大きいときは傾斜が緩やかになり、電流のピーク値は小さくなる。いずれにしても、コイル１０のインダクタンス値はコイルのコアが飽和しないように選択する必要がある。
【０００５】
さて、ＭＯＳ−ＦＥＴ３がＯＦＦになると、コイル１０に流れていた電流が供給されなくなるため逆起電力がコイル１０の両端に発生し、ｊ点の電位はマイナス電位になり、ダイオード９の順方向電圧でクランプされることになる。その結果、コイル１０に蓄えられたエネルギーが電流となって、コンデンサ１３と第１出力１４に接続された負荷（図示せず）およびダイオード９を介して流れる。この電流は還流電流と呼ばれるが、ダイオード９の順方向電圧の低いものほど損失が少ないことになる。そのため、ショットキーバリアダイオード（ＳＢＤと称す）を使用することが多いが、それでも順方向電圧は０．３Ｖ〜０．６Ｖ程度である。
【０００６】
そこで、ダイオード９のＯＮ期間（ｔ４〜ｔ１間）にダイオード９よりもさらに順方向電圧の低い、即ち損失の少ない素子でＯＮさせて、還流電流をバイパスさせればさらに損失が低減できる。これは以下のようにバイパス回路を形成することで実現できる。ドライブ回路３１でｎ点のｔ５〜ｔ６間の電圧波形によりスイッチング素子ＮチャンネルＭＯＳ―ＦＥＴ３２（以下、ＭＯＳ−ＦＥＴ３２と称す）をＯＮさせる。通常ＭＯＳ−ＦＥＴ３２は、ＯＮ時の電圧降下が０．１Ｖ以下となることが期待でき、ダイオード９の順方向電圧（０．３Ｖ〜０．６Ｖ）より低いので、その間は還流電流がＭＯＳ−ＦＥＴ３２の方を流れることになる。そのことを図５を用いて説明する。ドライブ回路３１の出力波形は、ｎ点の電圧波形であり、ローレベル（ｔ６〜ｔ５間）ではＭＯＳ−ＦＥＴ３２はＯＦＦとなる。この時、ダイオード９に流れる電流は、ｏ点の電流波形に示すようにｔ４〜ｔ５間およびｔ６〜ｔ１間となる。また、ドライブ回路３１の出力がハイレベル（ｔ５〜ｔ６間）になるとＭＯＳ−ＦＥＴ３２がＯＮとなり、ｐ点の電流波形に示すようにｔ５〜ｔ６間電流が流れる。
【０００７】
そして、ｊ点の電圧波形でローレベル（ｔ４〜ｔ１間）の部分に注目すると、ダイオード９がＯＮになっているタイミング、すなわちｔ４〜ｔ５間およびｔ６〜ｔ１間は、順方向電圧はマイナス０．３Ｖ〜マイナス０．６Ｖ程度の電圧レベルになっており、一方、ＭＯＳ−ＦＥＴ３２がＯＮしているタイミング、すなわちｐ点に電流が流れているタイミング（ｔ５〜ｔ６）では、マイナス０．１Ｖ程度の電圧レベルとなっている。
【０００８】
そして、３．３Ｖ出力電圧を抵抗１１と抵抗１２とで分圧・検出し、発振・同期制御回路３０にフィードバックさせることにより、ＭＯＳ−ＦＥＴ３のＯＮ時間を制御するとともに、ＭＯＳ−ＦＥＴ３２のＯＮ時間を制御し、出力を一定に保つ動作をしている。したがって、ダイオード９に流れる電流の期間が少なくなるほど損失が減少し高効率となる反面、ＭＯＳ−ＦＥＴ３のＯＮ期間とＭＯＳ−ＦＥＴ３２のＯＮ期間が重なれば大電流が流れ、スイッチング素子を破壊する危険も発生するので注意が必要である。
【０００９】
１．８Ｖ系出力については基本的な動作は上記で述べた３．３Ｖ系と同じであり、ここでは説明を省略する。
【特許文献１】特開平０９−２６１９５０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかし、この従来例に示すような１つの入力から異なる電圧で複数の出力を得るような同期整流方式ＤＣ−ＤＣコンバータ電源は、各出力系毎に発振・同期制御回路、ドライブ回路及びＭＯＳ−ＦＥＴ等を用いて回路を独立に構成する必要があり、回路規模が大きくなるという欠点があった。また、複数のドライブ回路を同期させて制御するためには発振・同期制御回路として専用の制御ＩＣを使う必要があり、高価であるという欠点があった。
【００１１】
本発明は上記課題に鑑み、回路規模が小さく安価で高効率な同期整流方式のＤＣ−ＤＣコンバータ電源装置を供給することを目的とする。
【課題を解決するための手段】
【００１２】
この課題を解決するために本発明は、第１スイッチング電源手段と、第１スイッチング電源手段のドライブパルスに基づいて同期整流する第２スイッチング電源手段とを有する同期整流方式ＤＣ−ＤＣコンバータ電源装置であって、第１スイッチング電源手段は、ＤＣ入力電源によって動作しドライブパルスを出力する発振・制御手段と、発振・制御手段からのドライブパルスに基づいてドライブ波形を出力する第１ドライブ手段と、第１ドライブ手段の出力により駆動する第１スイッチング素子と、正極が接地され、負極が第１スイッチング素子の出力に接続された第１整流手段と、第１スイッチング素子の出力に接続された第１コイルとを有し、第２スイッチング電源手段は、発振・制御手段からのドライブパルスに基づいてドライブ波形を出力する第２ドライブ手段と、第２ドライブ手段の出力により駆動される第２スイッチング素子と、正極が接地され、負極が第２スイッチング素子の出力に接続された第２整流手段と、第２整流手段に並列接続され第１ドライブ手段の出力により駆動される第３スイッチング素子と、第２スイッチング素子の出力に接続された第２コイルとを有する同期整流方式ＤＣ−ＤＣコンバータ電源装置としたものである。
【発明の効果】
【００１３】
本発明は、テレビ、ＶＴＲ、カメラ、パーソナルコンピュータおよびそれらの周辺機器等の電子機器に使用され、パルス幅制御によって出力電圧を安定にするＤＣ−ＤＣコンバータ電源に関するもので、回路規模が小さく安価で高効率な同期整流方式のＤＣ−ＤＣコンバータ電源装置を供給することができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施の形態について、図１〜図３を用いて説明する。
【００１５】
（実施の形態１）
図１に実施の形態１を示す。実施の形態１の同期整流方式は、１つのＤＣ入力から２つのＤＣ出力を得る構成であり、３．３Ｖ系の第１スイッチング電源手段のドライブパルスによって１．８Ｖ系の第２スイッチング電源手段を同期整流するものである。
【００１６】
図１において、従来例の図４のものと同番号のものは同じものもしくは同じ働きをするものである。また、図２におけるａ点からｉ点の各波形は、図１における主な部分の波形のタイミングチャートを示す。また、電流の波形の場合は、電流の流れる方向を矢印の方向で示している。
【００１７】
以下、実施の形態１の同期整流方式ＤＣ−ＤＣコンバータ電源の動作について詳述する。最初にＤＣ入力１から第１出力１４を発生させる第１スイッチング電源手段について説明する。ＤＣ入力１に直流電圧（たとえばＤＣ５Ｖ〜１０Ｖ）が印加されると発振・制御回路部２の中に構成された発振・制御回路２０１が動作を開始し、第１ドライブ回路５をドライブし、その出力がＰチャンネル第１ＭＯＳ−ＦＥＴ３をドライブする。発振・制御回路２０１は、図２のｂ点に示すような１種類のドライブパルスを出力するのみであるため、従来技術における発振・同期制御回路３０とは区別している。また、このような簡易な構成であることから、安価な汎用の制御ＩＣを使用可能である。
【００１８】
第１ドライブ回路５の出力波形である第１ドライブ波形は、図２のｂ点の電圧波形であり、ハイレベル（ｔ６〜ｔ１間）はほぼＤＣ入力１の電圧である。第１ＭＯＳ−ＦＥＴ３は、ゲート電圧ｂがローレベル（ｔ１〜ｔ６間）のときにＯＮとなり、ゲート電圧ｂがハイレベル（ｔ６〜ｔ１間）のときはＯＦＦとなる。したがって、第１ＭＯＳ−ＦＥＴ３の出力電圧は、図２のａ点の電圧波形に示す。そして、第１ＭＯＳ−ＦＥＴ３の出力が第１コイル１０に印加される。第１ＭＯＳ−ＦＥＴ３がＯＮである期間に流れる電流を図２のｃ点の電流波形（ｔ１〜ｔ６間）に示す。第１コイル１０のインダクタンス値が小さいときは波形の傾斜が急になり電流のピーク値は大きくなるが、反対に第１コイル１０のインダクタンス値が大きいときは波形の傾斜が緩やかになり、電流のピーク値は小さくなる。いずれにしてもこのインダクタンス値は、第１コイル１０のコアが飽和しないように選択する必要がある。
【００１９】
さて、第１ＭＯＳ−ＦＥＴ３がＯＦＦになると、第１コイル１０に流れていた電流が供給されなくなるため逆起電力が第１コイル１０の両端に発生し、ａ点の電位はマイナス電位になろうとするが、第１ダイオード９を介して電流が流れるため、電位は図２のａ点の電圧波形（ｔ６〜ｔ１間）の通り、ほぼ０Ｖ(実際にはマイナス０．３Ｖ〜マイナス０．６Ｖ程度)に保たれる（クランプされる）。その結果、第１コイル１０に蓄えられたエネルギーが電流となって、第１コンデンサ１３と第１出力の負荷および第１ダイオード９を介して流れる。この電流は還流電流と呼ばれるが、第１ダイオード９の順方向電圧の低いものほど損失が少ないことになる。そして、第１検出抵抗１１及び１２で構成された第１検出回路により分圧・検出し、発振・制御回路部２へフィードバックさせることにより第１ＭＯＳ−ＦＥＴ３がＯＮとなる期間（ｔ１〜ｔ６間）を制御し、３．３Ｖ出力１４を一定とするように制御している。
【００２０】
次にＤＣ入力１から第２出力２６を発生させる第２スイッチング電源手段について説明する。第１スイッチング電源手段と同様、発振・制御回路部２の中に構成された発振・制御回路２０１が動作を開始し、その発振信号を入力して同一の周波数で動作する制御回路２０２が第２ドライブ回路１５をドライブし、その出力がＰチャンネル第２ＭＯＳ−ＦＥＴ１７をドライブする。
【００２１】
第２ドライブ回路の出力は図２のｆ点の電圧波形であり、ハイレベル（ｔ５〜ｔ２間）はほぼＤＣ入力１の電圧である。また、ｆ点の電圧波形は、第１スイッチング電源手段のｂ点の電圧波形と位相同期して動作しており、第２スイッチング電源手段では出力が１．８Ｖであることから、ｂ点と比較してｆ点の方がよりＯＮ期間が短くなっている。第２ＭＯＳ−ＦＥＴ１７は、ゲート電圧ｆがローレベル（ｔ２〜ｔ５間）のときにＯＮとなり、ゲート電圧ｆがハイレベル（ｔ５〜ｔ２間）のときはＯＦＦとなる。第２ＭＯＳ−ＦＥＴ１７の出力電圧は図２のｅ点のとおりであり、ｔ２〜ｔ５がＯＮとなる期間、ｔ５〜ｔ２がＯＦＦとなる期間である。さらに詳細にみると、ｔ５〜ｔ６およびｔ１〜ｔ２はダイオード２１に電流が流れている期間であり、その時の電圧はマイナス０．３Ｖ〜マイナス０．６Ｖ程度である。一方、ｔ６〜ｔ１はＮチャンネル第３ＭＯＳ−ＦＥＴ２０がＯＮとなっている期間であり、マイナス０．１Ｖ程度の電圧になっている。この電圧（ｔ２〜ｔ５間）は第２コイル２２に印加される。第２ＭＯＳ−ＦＥＴ１７がＯＮである期間に流れる電流を図２のｇ点の電流波形（ｔ２〜ｔ５間）に示す。第２コイル２２のインダクタンス値が小さいときは波形の傾斜が急になり電流のピーク値は大きくなるが、反対に第２コイル２２のインダクタンス値が大きいときは波形の傾斜が緩やかになり、電流のピーク値は小さくなる。いずれにしても、インダクタンス値は第２コイルのコアが飽和しないように選択する必要がある。
【００２２】
さて、第２ＭＯＳ−ＦＥＴ１７がＯＦＦ（ｔ５〜ｔ２間）になると、第２コイル２２に流れていた電流が供給されなくなるため逆起電力が第２コイル２２の両端に発生し、ｅ点の電位はマイナス電位になろうとするが、第１ダイオード２１を介して電流が流れるために、電位は図２のｅ点の電圧波形（ｔ５〜ｔ２間）の通り、およそ０Ｖ(実際にはマイナス０．３Ｖ〜マイナス０．６Ｖ程度)に保たれる（クランプされる）。その結果、第２コイル２２に蓄えられたエネルギーが電流となって、第２平滑コンデンサ２５と第２出力の負荷および第２ダイオード２１を介して還流電流が流れる。還流電流は、第２ダイオード２１の順方向電圧の低いものほど損失が少ないことになる。
【００２３】
第２ダイオード２１には第３ＭＯＳ−ＦＥＴ２０が並列接続されている。第３ＭＯＳ−ＦＥＴ２０のゲートには、コンデンサ７と抵抗８で構成される波形整形回路を介して第１ドライブ回路５の出力が接続されている。もちろん波形整形回路を省略し、第３ＭＯＳ−ＦＥＴ２０を第１ドライブ回路５の出力によって直接駆動しても同様の効果が得られるが、最適なドライブ条件を容易に調整することができるようになる点で有用である。
【００２４】
この構成により、Ｎチャンネル第３ＭＯＳ−ＦＥＴ２０は、ｂ点の電圧波形がハイレベル（ｔ６〜ｔ１間）の時にはＯＮとなり、ローレベル（ｔ１〜ｔ６間）のときはＯＦＦとなる。もし仮に第３ＭＯＳ−ＦＥＴ２０がＯＦＦのままであるなら、図２のｈ１に示す点線のような波形がダイオード２１に流れ、その結果この期間（ｔ１〜ｔ６間）のｅ点での電圧は常にマイナス０．３Ｖ〜マイナス０．６Ｖ程度となってしまう。しかし、第３ＭＯＳ−ＦＥＴ２０のＯＮ／ＯＦＦが制御されると、ｈ２に示す波形が第２ダイオード２１に流れ、第３ＭＯＳ−ＦＥＴ２０には、ｉ点の（ｔ６〜ｔ１間）に示す電流が流れることになる。すなわち、第２ダイオード２１に流れていたｈ１点の電流は第３ＭＯＳ−ＦＥＴ２０がＯＮの期間（ｔ６〜ｔ１間）には第３ＭＯＳ−ＦＥＴ２０へバイパスされる。その結果、ｅ点での電圧波形は図２の通り、ｔ６〜ｔ１間ではマイナス０．１Ｖ程度となり、第２ダイオード２１の順方向電圧が高いことによる損失が軽減され、回路を高効率にすることができる。
【００２５】
そして、第２検出抵抗２３及び２４とで分圧・検出し、制御回路２０２へフィードバックさせることにより第２ＭＯＳ−ＦＥＴ１７がＯＮとなる期間（ｔ２〜ｔ５間）を制御し、１．８Ｖ出力２６を一定とするように制御している。
【００２６】
なお、第２ダイオード２１に流れる電流が少なくなるほど損失が減少して高効率となるため、ｔ５〜ｔ６の期間及びｔ１〜ｔ２の期間が短くなるようにドライブ回路５及び１５を構成することが望ましいが、各々ドライブされるＭＯＳ−ＦＥＴのＯＮ／ＯＦＦの立ち上がり時間および立ち下がり時間を考慮して、各ＭＯＳ−ＦＥＴのＯＮ／ＯＦＦが入れ替わる過渡状態においてデッドタイム（両方のドライブ共ＯＦＦになっている時間のこと）が設定される条件でなければならない。もし、第２ＭＯＳ―ＦＥＴ１７のＯＮ期間と第３ＭＯＳ―ＦＥＴ２０のＯＮ期間が重なれば、大電流が流れ、スイッチング素子を破壊する危険も発生するので、注意が必要である。このことは、実施の形態１の同期整流方式は１．８Ｖ系に適用したが、その逆に、１．８Ｖ系のドライブパルスで３．３Ｖ系を同期整流にしようとすると、従来例の図５に示したように、ＭＯＳ−ＦＥＴ３のＯＮ期間とＭＯＳ−ＦＥＴ３２のＯＮ期間が重なるようになるので，構成できないことを意味する。
【００２７】
上記のように実施の形態１では、複数の出力系統で回路を共用することができ、その結果、回路規模を小さくすることができる。また、ダイオードの順方向電圧が高いことによる損失を、並列接続したＭＯＳ−ＦＥＴによって軽減することができ、回路を高効率にすることができる。さらに、発振・制御回路の出力として１種類のドライブパルスを出力するだけでよいため、高価な専用の制御ＩＣの代わりに安価な汎用の制御ＩＣで復数系統のＤＣ−ＤＣコンバータ電源を構成でき、容易に同期整流方式とすることができるという効果を有する。
【００２８】
なお、実施の形態１の構成に加えて、さらに３．３Ｖ系の第１スイッチング電源手段において、第１整流手段であるダイオ−ド９にＮチャンネル第６ＭＯＳ−ＦＥＴを並列接続し、かつ発振・制御回路部２の中に構成された他の発振・制御回路の出力をＮチャンネル第６ＭＯＳ−ＦＥＴのゲ−トに接続させることによって、３．３Ｖ系の第１スイッチング電源手段の効率を改善するものがある。これは、ダイオードの順方向電圧が高いことによる損失を、並列接続したＮチャンネルＭＯＳ−ＦＥＴによって軽減することができ、実施の形態１よりも高効率にすることができる効果を有する。
【００２９】
（実施の形態２）
図３に本発明の実施の形態２を示す。実施の形態２の同期整流方式は、１つのＤＣ入力から３つのＤＣ出力を得る構成であり、実施の形態１の構成に加えて、さらに１．８Ｖ系の第２スイッチング電源手段のドライブパルスによって１．２Ｖ系の第３スイッチング電源手段を同期整流するものである。
【００３０】
図２におけるａ点からｙ点の各波形は、図３における主な部分の波形のタイミングチャートを示す。図３において、図１と同番号は同じもの、もしくは同じ働きをするものである。また、実施の形態２の同期整流方式ＤＣ−ＤＣコンバータ電源は、実施の形態１に加えて第３ドライブ回路４１、抵抗４２、４３、第４スイッチング素子のＰチャンネル第４ＭＯＳ−ＦＥＴ４４(以下、第４ＭＯＳ−ＦＥＴ４４と略す)、第３ダイオード４５、第３コイル４６、第３検出抵抗４７，４８、第３平滑コンデンサ４９、第３出力５０、抵抗５１、第５スイッチング素子のＮチャンネル第５ＭＯＳ−ＦＥＴ５２（以下、第５ＭＯＳ−ＦＥＴ５２と略す）、コンデンサ５３、抵抗５４を有している。
【００３１】
以下、実施の形態２の同期整流方式ＤＣ−ＤＣコンバータ電源の動作について詳述する。第１スイッチング電源手段及び第２スイッチング電源手段の動作については実施の形態１と同様であるので省略し、ＤＣ入力１から第３出力５０を発生させる第３スイッチング電源手段について説明する。第３スイッチング電源手段の動作は基本的に第２スイッチング電源手段と同様である。まず、発振・制御回路部２の中に構成された発振・制御回路２０１が動作を開始し、その発振信号を入力して同一の周波数で動作する制御回路２０３から第３ドライブ回路４１がドライブされ、Ｐチャンネル第４ＭＯＳ−ＦＥＴ４４をドライブする。第３ドライブ回路の出力は図２のｗ点の電圧波形である。また、第４ＭＯＳ−ＦＥＴ４４の出力電圧は、図２のｌ点の電圧波形に示すものとなり、これが第３コイル４６に印加される。
【００３２】
第４ＭＯＳ−ＦＥＴ４４がＯＦＦになると、第３コイル４６に流れていた電流が供給されなくなるため逆起電力が第３コイル４６の両端に発生し、ｌ点の電位はマイナス電位になり第３ダイオード４５の順方向電圧でクランプされることになる。その結果、第３平滑コンデンサ４９と第３出力の負荷および第３ダイオード４５を介して還流電流が流れる。
【００３３】
第３ダイオード４５にはＮチャンネル第５ＭＯＳ−ＦＥＴ５２が並列接続されている。第５ＭＯＳ−ＦＥＴ５２は、第２ドライブ回路１５の出力をコンデンサ５３と抵抗５４で構成される波形整形回路を介してＯＮ期間（ｔ５〜ｔ２間）が制御されるように接続されている。この構成により、図２のｆ点の電圧波形と同様の波形のドライブ電圧が第５ＭＯＳ−ＦＥＴ５２のゲートに印加される。その結果、第５ＭＯＳ−ＦＥＴ５２はｆ点の電圧波形がハイレベル（ｔ５〜ｔ２間）の時にはＯＮとなり、ローレベル（ｔ２〜ｔ５間）のときはＯＦＦとなり、第３ダイオード４５にはｚ点のｔ４〜ｔ５間およびｔ２〜ｔ３間電流が流れ、第５ＭＯＳ−ＦＥＴ５２のＯＮの期間（ｔ５〜ｔ２間）にはｙ点に示すように第５ＭＯＳ−ＦＥＴ５２へバイパスされる。そして、第３検出抵抗４７と４８とで分圧・検出し、発振・制御回路２へフィードバックさせることにより第４ＭＯＳ−ＦＥＴ４４のＯＮ期間を制御し、１．２Ｖ出力５０を一定とするように制御される。
【００３４】
上記のように実施の形態２では、出力系統が３系統であっても実施の形態１と同様の効果を得ることができる。
【００３５】
なお、実施の形態２では、第３スイッチング電源手段の第５ＭＯＳ−ＦＥＴ５２を第２スイッチング電源手段の第２ドライブ回路１５からドライブしたが、第１スイッチング電源手段の第１ドライブ回路５からドライブするようにしてもよい。しかし、実施の形態２で説明した構成の方がより高効率な回路であり、より望ましい。以下、その理由を述べる．第３ダイオード４５に流れる還流電流をバイパスする期間は第５ＭＯＳ−ＦＥＴ５２がＯＮとなる期間に依存する。また、第１出力１４を３．３Ｖとし、第２出力２６を１．８Ｖとする場合、ドライブ期間、即ち電圧がハイレベルになる期間はｂ点とｆ点の波形を見てもわかる通り、第２ドライブ回路１５側の方が長い。したがって、第３ダイオード４５に流れる還流電流をより多くバイパスさせるためには、第２スイッチング電源手段の第２ドライブ回路１５からドライブする方が望ましい。
【００３６】
なお、さらに多出力、低電圧、かつ大電流を必要とする場合においても、発振・制御回路の同期をとることにより本発明の構成が可能であることは容易に理解できる。しかも高価な同期整流専用の制御ＩＣは不要で、安価な制御ＩＣで構成可能である。
【００３７】
以上説明したように、本発明により、複数の出力系統で1つの発振・制御回路部で回路を共用することができ、その結果回路規模を小さくすることができる。さらに、発振・制御回路部の出力として１種類のドライブパルスを出力するだけでよいため、高価な専用の制御ＩＣの代わりに安価な汎用の制御ＩＣで復数系統のＤＣ−ＤＣコンバータ電源を構成でき、容易に同期整流方式とすることができるという効果を有する。
【産業上の利用可能性】
【００３８】
本発明は、テレビ、ＶＴＲ、カメラ、パーソナルコンピュータおよびそれらの周辺機器等の電子機器に使用され、パルス幅制御によって出力電圧を安定にするＤＣ−ＤＣコンバータ電源に関するもので、回路規模が小さく安価で高効率な同期整流方式のＤＣ−ＤＣコンバータ電源装置を供給することができる。
【図面の簡単な説明】
【００３９】
【図１】本発明の実施の形態１による同期整流方式ＤＣ−ＤＣコンバータ電源装置を示す図
【図２】本発明の実施の形態１による同期整流方式ＤＣ−ＤＣコンバータ電源装置の主なタイミングチャートと波形図
【図３】本発明の実施の形態２による同期整流方式ＤＣ−ＤＣコンバータ電源装置を示す図
【図４】従来の例による同期整流方式ＤＣ−ＤＣコンバータ電源装置を示す図
【図５】従来の例による同期整流方式ＤＣ−ＤＣコンバータ電源装置の主なタイミングチャートと波形図
【符号の説明】
【００４０】
１  ＤＣ入力
２  複数の出力系統を制御する発振・制御回路部
３  第１スイッチング素子のＰチャンネルＭＯＳ−ＦＥＴ
４  抵抗
５  第１ドライブ回路
６  抵抗
７  コンデンサ（波形整形回路用）
８  抵抗（波形整形回路用）
９  第１ダイオード
１０  第１コイル
１１、１２  第１検出用抵抗
１３  第１平滑コンデンサ
１４  第１出力（３．３Ｖ出力）
１５  第２ドライブ回路
１６  抵抗
１７  第２スイッチング素子であるＰチャンネルＭＯＳ−ＦＥＴ
１８、１９  抵抗
２０  第３スイッチング素子のＮチャンネルＭＯＳ−ＦＥＴ
２１  第２ダイオード
２２  第２コイル
２３、２４  第２検出用抵抗
２５  第２平滑コンデンサ
２６  第２出力（１．８Ｖ出力）
４１  第３ドライブ回路
４２、４３  抵抗
４４  第４スイッチング素子であるＰチャンネルＭＯＳ−ＦＥＴ
４５  第３ダイオード
４６  第３コイル
４７、４８  第３検出用抵抗
４９  第３平滑コンデンサ
５０  第３出力（１．２Ｖ）
５１  抵抗
５２  第５スイッチング素子のＮチャンネルＭＯＳ−ＦＥＴ
【図１】
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【図２】
2004208490.tif 000004
【図３】
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【図４】
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【図５】
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