(57)【要約】【課題】製造工程を簡素化しつつ安価な半導体基板を用いて、コレクタ領域と半導体基板との間に寄生するコレクタ基板容量を低減することができる半導体装置の製造方法を提供すること。【解決手段】トランジスタが形成されるトランジスタ形成領域５を包囲するように、トランジスタ形成領域５から第１半導体層２まで抜ける溝状の開口部７，８を２本形成すると共に、２本の溝状の開口部の底部を結ぶように第１半導体層２を除去することで、第２半導体層３及びトランジスタ形成領域５の一部を残してトランジスタ形成領域５を包囲する空洞領域９を形成する空洞領域形成ステップと、空洞領域９に第２絶縁物を埋め込む第２絶縁物埋め込みステップと、周囲を第１絶縁物及び前記第２絶縁物で取り囲まれたトランジスタ形成領域５に、コレクタ領域１２、ベース領域１３及びエミッタ領域１４を形成することでトランジスタを形成するトランジスタ形成ステップとを有する。【選択図】　　　　図６
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【特許請求の範囲】
【請求項１】
半導体基板上にトランジスタを形成して構成される半導体装置の製造方法であって、
第１導電性不純物が拡散された半導体基板の表面上にＧｅを含んだ第１半導体層を形成する第１半導体層形成ステップと、
前記第１半導体層の上層に、第２導電性不純物が拡散された第２半導体層を形成する第２半導体層形成ステップと、
前記第２半導体層の上層に、前記第２半導体層の前記第２導電性不純物の濃度よりも低い濃度となるように、前記第２導電性不純物が拡散された第３半導体層を形成する第３半導体層形成ステップと、
前記トランジスタが形成されるトランジスタ形成領域を残すように、前記第１半導体層、第２半導体層及び前記第３半導体層をエッチングすることでシャロートレンチを形成し、エッチングされた部分に第１絶縁膜を形成する第１絶縁膜形成ステップと、
前記トランジスタが形成されるトランジスタ形成領域を包囲するように、前記トランジスタ形成領域から前記第１半導体層まで抜ける溝状の開口部を２本形成すると共に、前記２本の溝状の開口部の底部を結ぶように前記第１半導体層を除去することで、前記第２半導体層及び前記トランジスタ形成領域の一部を残して前記トランジスタ形成領域を包囲する空洞領域を形成する空洞領域形成ステップと、
前記空洞領域に第２絶縁物を埋め込む第２絶縁物埋め込みステップと、
周囲を第１絶縁物及び前記第２絶縁物で取り囲まれた前記トランジスタ形成領域に、前記コレクタ領域、ベース領域及びエミッタ領域を形成することで前記トランジスタを形成するトランジスタ形成ステップと
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記トランジスタはバイポーラトランジスタであることを特徴とする請求項１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体基板上にバイポーラトランジスタを形成する半導体装置の製造方法に関し、より詳しくはコレクタ領域と半導体基板とを絶縁したトランジスタの形成技術に関するするものである。
【０００２】
【従来の技術】
近年、バイポーラトランジスタあるいはＭＯＳトランジスタ（Ｍｅｔａｌ　Ｏｘｉｄｅｄ　Ｓｅｍｉｃｏｎｄｕｃｄｏｒ）を半導体基板上に形成する際には、半導体基板から素子領域への影響を極力少なくするため、ＳＯＩ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）構造の半導体装置が採用されている。しかしながら、半導体基板が高価であることや、バイポーラトランジスタに関しては、ＳＯＩ構造ではアクティブＳｉ層が薄く、高濃度のコレクタ領域を形成しにくいといった問題もある。
【０００３】
以下、従来の半導体装置の製造方法について説明する。
図７〜図１１は、それぞれ従来の半導体装置の製造方法の一例を示す断面図である。
図７に示すように第１導電型（ｐ型）の半導体基板１０１の主表面上には、酸化膜１０２、たとえば１００〜２００ｎｍの活性Ｓｉ層１０３からなるＳＯＩ基板が用意されている。次に図８に示すように後述する埋め込みｎ＋Ｓｉ層を形成する領域以外の活性Ｓｉ層１０３がエッチングされ、エッチングされた部分には、たとえばＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｕｒ　Ｄｅｐｏｓｉｔｉｏｎ）法を用いて絶縁膜１０４を形成する。その後、たとえばＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）工程を経て、活性Ｓｉ層１０３が露出するように半導体基板表面の平坦化が図られる。次に活性Ｓｉ層１０３にはｎ型不純物イオンが注入され、埋め込みｎ＋Ｓｉ層１０５が形成される。
【０００４】
次に基板全面には、図９に示すようにたとえばＣＶＤ法により絶縁膜１０６が形成され、バイポーラトランジスタの動作領域となる部分の絶縁層１０６がエッチングされ、開口部７が形成される。次に図１０に示す開口部１０７の底面に露出した埋め込みｎ＋Ｓｉ層１０５上には、たとえば選択エピタキシャル法により、ｎ−Ｓｉ層１０８を５００ｎｍ程度形成する。
【０００５】
次に図１１に示すようにｎ−Ｓｉ層１０８の表面には、ｐ型不純物がイオン注入され、ベース領域１０９が形成される。その後ベース領域１０９上の一部には、エミッタ領域１１０を形成するために、ｎ型不純物がイオン注入される。そして、基板全面には、絶縁膜１１１が形成され、熱処理が施されることによりベース層１０９及びエミッタ層１１０が活性化される。
【０００６】
その後、コレクタ、ベース、エミッタ各領域の取り出し電極を形成するために、絶縁膜１１１がエッチングされ、開口部１１２，１１３，１１４が形成される。この開口部１１４については、絶縁膜１１１もエッチングされ埋め込みｎ＋Ｓｉ層１０５が露出するようになる。その後、金属等の配線材料が開口部１１２，１１３，１１４にそれぞれ形成され、半導体基板上にはバイポーラトランジスタが得られる。（たとえば特許文献１参照。）。
【０００７】
【特許文献１】
特開２００２−１６１５９号公報
【０００８】
【発明が解決しようとする課題】
ところが、上記半導体装置の製造方法では、高価なＳＯＩ基板が必要であることや、選択エピタキシャル工程など複雑な工程を必要としている。従って、従来の半導体装置の製造方法では、製造工程を簡素化しつつ安価な半導体基板を用いて、半導体装置を製造することができない問題点があった。また、このようなＳＯＩ基板を用いずに製造した従来の半導体装置は、コレクタ領域と半導体基板との間に寄生するコレクタ基板容量の影響を無視することができない問題点があった。
【０００９】
そこで本発明は上記課題を解決し、製造工程を簡素化しつつ安価な半導体基板を用いて、コレクタ領域と半導体基板との間に寄生するコレクタ基板容量を低減することができる半導体装置の製造方法を提供することを目的としている。
【００１０】
【課題を解決するための手段】
上記目的は、請求項１の発明にあっては、半導体基板上にトランジスタを形成して構成される半導体装置の製造方法であって、第１導電性不純物が拡散された半導体基板の表面上にＧｅを含んだ第１半導体層を形成する第１半導体層形成ステップと、前記第１半導体層の上層に、第２導電性不純物が拡散された第２半導体層を形成する第２半導体層形成ステップと、前記第２半導体層の上層に、前記第２半導体層の前記第２導電性不純物の濃度よりも低い濃度となるように、前記第２導電性不純物が拡散された第３半導体層を形成する第３半導体層形成ステップと、前記トランジスタが形成されるトランジスタ形成領域を残すように、前記第１半導体層、第２半導体層及び前記第３半導体層をエッチングすることでシャロートレンチを形成し、エッチングされた部分に第１絶縁膜を形成する第１絶縁膜形成ステップと、前記トランジスタが形成されるトランジスタ形成領域を包囲するように、前記トランジスタ形成領域から前記第１半導体層まで抜ける溝状の開口部を２本形成すると共に、前記２本の溝状の開口部の底部を結ぶように前記第１半導体層を除去することで、前記第２半導体層及び前記トランジスタ形成領域の一部を残して前記トランジスタ形成領域を包囲する空洞領域を形成する空洞領域形成ステップと、前記空洞領域に第２絶縁物を埋め込む第２絶縁物埋め込みステップと、周囲を第１絶縁物及び前記第２絶縁物で取り囲まれた前記トランジスタ形成領域に、前記コレクタ領域、ベース領域及びエミッタ領域を形成することで前記トランジスタを形成するトランジスタ形成ステップとを有することを特徴とする半導体装置の製造方法により、達成される。
請求項１の構成によれば、トランジスタが形成されたトランジスタ形成領域を包囲する空洞領域には第２絶縁物が充填されている。このため、この半導体装置は、トランジスタ形成領域が第１絶縁物及び第２絶縁物によって取り囲まれており、いわゆるＳＯＩ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）構造と同様な特徴である、コレクタ基板容量を低減することができるという特徴を有する。従って、この半導体装置は、ＳＯＩ構造の半導体装置に採用されている高価なＳＯＩ基板を用いることなく、さらにＳＯＩ構造の半導体装置の製造に採用されている選択エピタキシャルのような複雑な工程を採用せず、製造工程を簡素化して製造することができる。
【００１１】
請求項２の発明は、請求項１の構成において、前記トランジスタはバイポーラトランジスタであることを特徴とする。
請求項２の構成によれば、バイポーラトランジスタの製造において、ＳＯＩ構造の半導体装置に採用されている高価なＳＯＩ基板を用いることなく、さらにＳＯＩ構造の半導体装置の製造に採用されている選択エピタキシャルのような複雑な工程を採用せず、製造工程を簡素化して製造することができる。
【００１２】
【発明の実施形態】
以下、本発明の好適な実施形態を添付図面に基づいて詳細に説明する。
なお、以下に述べる実施形態は、本発明の好適な具体例であるから、技術的に好ましい種々の限定が付されているが、本発明の範囲は、以下の説明において特に本発明を限定する旨の記載がない限り、これらの形態に限られるものではない。
【００１３】
図１〜図６は、それぞれ本発明の好ましい実施形態としての半導体装置の製造方法の一例を示す断面図である。
この半導体装置の製造方法は、半導体基板上にトランジスタを形成するトランジスタの形成技術に関し、より詳しくは例えばコレクタ領域と半導体基板とを絶縁したトランジスタの形成技術に関する製造方法である。
【００１４】
まず、半導体装置の製造方法の概略について説明する。
この半導体装置の製造方法は、第１半導体層形成ステップ、第２半導体層形成ステップ、第３半導体形成ステップ、第１絶縁膜形成ステップ、空洞領域形成ステップ、第２絶縁物埋め込みステップ及びトランジスタ形成ステップを有する。
【００１５】
この第１半導体層形成ステップでは、第１導電性不純物としてのｐ型不純物が拡散された半導体基板１の表面上にＧｅを含んだ第１半導体層としてのＳｉＧｅ層２を形成する。次に第２半導体層形成ステップでは、ＳｉＧｅ層２の上層に、第２導電性不純物としてのｎ型不純物が拡散されたｎ＋Ｓｉ層３を形成する。
【００１６】
次に第３半導体層形成ステップでは、このｎ＋Ｓｉ層３の上層に、ｎ＋Ｓｉ層３のｎ型不純物の濃度よりも低い濃度となるように、ｎ型不純物が拡散されたｎ−Ｓｉ層４を形成する。次に第１絶縁膜形成ステップでは、トランジスタが形成されるトランジスタ形成領域を残すように、ＳｉＧｅ層に、ｎ＋Ｓｉ層３及びｎ−Ｓｉ層４をエッチングすることでシャロートレンチを形成し、エッチングされた部分に第１絶縁膜としての絶縁膜６を形成する。
【００１７】
次に空洞領域形成ステップでは、トランジスタが形成されるトランジスタ形成領域５を包囲するように、トランジスタ形成領域５からＳｉＧｅ層２まで抜ける溝状の開口部７及び開口部８を２本形成すると共に、２本の溝状の開口部７及び開口部８の低部を結ぶようにＳｉＧｅ層２を除去することで、ｎ＋Ｓｉ層３及びトランジスタ形成領域５の一部を残してトランジスタ形成領域５を包囲する空洞領域を形成する。
【００１８】
次に第２絶縁物埋め込みステップでは、この空洞領域に第２絶縁物としての絶縁物１０，１１を埋め込む。次にトランジスタ形成ステップでは、周囲を絶縁膜６及び絶縁膜１０，１１で取り囲まれたトランジスタ形成領域５に、コレクタ領域、ベース領域及びエミッタ領域を形成することでトランジスタを形成する。
【００１９】
このような半導体装置の製造方法によれば、トランジスタが形成されたトランジスタ形成領域５を包囲する空洞領域には絶縁物１０，１１が充填されている。このためこの半導体装置は、トランジスタ形成領域５が絶縁物６及び絶縁物１０，１１によって取り囲まれており、いわゆるＳＯＩ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）構造と同様な特徴を有する。
【００２０】
ここでいうＳＯＩ構造の特徴としては、たとえばコレクタ領域と半導体基板との間に寄生するコレクタ基板容量を低減することができることが挙げられる。従ってこの製造方法によって製造された半導体装置は、ＳＯＩ構造の半導体装置に採用されている高価なＳＯＩ基板を用いることなく、さらにＳＯＩ構造の半導体装置の製造に採用されている選択エピタキシャル工程のような複雑な工程を採用せずに、製造工程を簡素化して製造することができる。
【００２１】
ここで、このトランジスタとしては、たとえばバイポーラトランジスタである。バイポーラトランジスタの製造時にこのような製造方法を採用すると、同様にＳＯＩ構造の半導体装置に採用されている高価なＳＯＩ基板を用いることなく、さらにＳＯＩ構造のバイポーラトランジスタの製造に採用されている選択エピタキシャル工程のような複雑な工程を採用せず、製造工程を簡素化して製造することができる。
【００２２】
以下、より具体的に本発明の好ましい実施形態としての半導体装置の製造方法の一例について説明する。
＜第１〜第３半導体層形成ステップ＞
第１導電型の一例としてのｐ型の半導体基板１の主表面上には、たとえばゲルマニウム（Ｇｅ）を３０％程度添加したＳｉ層（以下「ＳｉＧｅ層」）を全面にエピタキシャル成長させる。次にｎ型不純物（たとえば砒素）を１０１９〜１０２０／ｃｍ３程度含んだ埋め込みｎ＋Ｓｉ層３が１００〜２００ｎｍ程度エピタキシャル成長される。さらに埋め込みｎ＋Ｓｉ層３の上部には、ｎ型不純物（たとえばリン）を１０１６〜１０１７／ｃｍ３程度含んだｎ−Ｓｉ層４が４００〜８００ｎｍ程度エピタキシャル成長される。
【００２３】
＜第１絶縁膜形成ステップ＞
次に図２に示すようにバイポーラトランジスタとなるトランジスタ形成領域５を残すように、ｎ−Ｓｉ層４、埋め込みｎ＋Ｓｉ層３及びＳｉＧｅ層２が、たとえばＲＩＥ（Ｒｅａｃｔｉｖｅ　Ｉｏｎ　Ｅｔｃｈｉｎｇ）法によって順次エッチングされ、シャロートレンチが形成される。
【００２４】
次にエッチングされた部分には、たとえばＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｕｒ　Ｄｅｐｏｓｉｔｉｏｎ）法を用いて絶縁膜６が形成される。その後、たとえばＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）工程を経てｎ−Ｓｉ層４が露出するように、基板の表面が平坦化される。尚、この状態における基板の上部から見た様子は、図２（ｂ）に示すようになっている。
【００２５】
＜空洞領域形成ステップ＞
次に図３（ａ）に示すようにバイポーラトランジスタとなるトランジスタ形成領域５の長手方向に隣接する絶縁膜６の一部が、たとえば図３（ｂ）に示すようにＲＩＥ法によってエッチングされ開口部７及び開口部８が形成される。この時、図示のように半導体基板１が露出するようになっている。この状態において基板の上部から見た様子は、図３（ｃ）に示すようになっている。この状態では、絶縁膜６の内側にトランジスタ形成領域５を挟んで２本の溝状の開口部７及び開口部８が形成されている。尚、図３（ｃ）のＡ−Ａ’断面図は、図３（ａ）の断面図に相当し、図３（ｃ）のＢ−Ｂ’断面図は、図３（ｂ）の断面図に相当している。
【００２６】
次にＫＯＨ等の薬液によりＳｉＧｅ層２のみが横方向から選択的にエッチングされ、図４（ａ）及び図４（ｂ）に示すように空洞領域９が形成される。この図４（ａ）の断面図は、図３の断面図におけるＡ−Ａ’断面図に相当し、図４（ｂ）の断面図は、図３（ｃ）の断面図におけるＢ−Ｂ’断面図に相当している。
【００２７】
＜第２絶縁膜形成ステップ＞
次に図５（ａ）及び図５（ｂ）に示すように開口部７及び開口部８並びに空洞領域９には、たとえばＲＴＯ／ＨＴＯ（Ｒａｐｉｄ　Ｔｈｅｒｍａｌ　Ｏｘｉｄａｔｉｏｎ／Ｈｉｇｈ　Ｔｅｍｐｅｒａｔｕｒｅ　Ｏｘｉｄａｔｉｏｎ）法により酸化膜１０（絶縁膜）及び酸化膜１１（絶縁膜）が埋め込まれる。ここで、図５（ａ）の断面図は、図３（ｃ）の断面図におけるＡ−Ａ’断面図に相当し、図５（ｂ）の断面図は、図３（ｃ）のＢ−Ｂ’断面図に相当している。
【００２８】
図５（ｂ）を参照すると、トランジスタ形成領域５は、絶縁膜１０及び絶縁膜１１によって包囲されている。また、この構造は、トランジスタが形成されるトランジスタ形成領域５が絶縁膜１０等により包囲されており、絶縁膜１０等により包囲されていることから、たとえば擬似的にＳＯＩ構造になっている。
【００２９】
つまり、この半導体装置の製造方法によれば、擬似的にトランジスタ形成領域周辺をＳＯＩ構造に似た構造にすることができる。これにより、トランジスタ形成領域５に形成されるバイポーラトランジスタのコレクタ領域と半導体基板１が絶縁膜１１によって分離され、このように分離されることからコレクタ領域と半導体基板１との間に寄生するコレクタ基板容量を低減することができる。
【００３０】
＜トランジスタ形成ステップ＞
その後、図６に示すようにｎ−Ｓｉ層４の一部には、ｎ型不純物がイオン注入され、コレクタ取り出し領域１２が形成される。次にｎ−Ｓｉ層の一部には、ｐ型不純物がイオン注入され、ベース領域１３が形成される。そして、ベース領域１３上の一部には、エミッタ領域１４を形成するためにｎ型不純物がイオン注入される。
【００３１】
次に基板全面に絶縁膜１５が形成され、熱処理が施されることにより、コレクタ取り出し層１２、ベース層１３及びエミッタ層１４が活性化される。その後、コレクタ領域、ベース領域、エミッタ領域の各取り出し電極を形成するために、この絶縁膜１５がエッチングされ、開口部が形成される。このようにして、コレクタ取り出し領域１２、ベース層１３及びエミッタ層１４が露出することになりバイポーラトランジスタが完成する。
【００３２】
本発明の実施形態によれば、ＳＯＩ構造の半導体装置のように高価な半導体基板を用いず、またＳＯＩ構造のように選択エピタキシャルのように複雑な工程を採用しないことから製造工程を簡素化することができる。また、この半導体装置の製造方法により製造された半導体装置は、絶縁膜１１によってコレクタ領域と半導体基板１が絶縁されており、コレクタ領域と半導体基板１との間に寄生するコレクタ基板容量Ｃｊｓを低減することができる。
【００３３】
また、このようにコレクタ基板容量Ｃｊｓを低減することができると、この製造方法により製造された半導体装置は、半導体基板１からの影響を著しく低減することができ、トランジスタの動作速度を高速化することができる。
【００３４】
また、このような製造方法により製造された半導体装置は、擬似的にＳＯＩ構造のような構造を採用することができることから、上述したコレクタ基板容量Ｃｊｓを低減することができる。
【００３５】
ところで本発明は上述した実施形態に限定されるものではない。たとえば上記実施形態の各構成は、その一部を省略したり、上記とは異なるように任意に組み合わせることができる。
【００３６】
【発明の効果】
以上説明したように、本発明によれば、製造工程を簡素化しつつ安価な半導体基板を用いて、コレクタ領域と半導体基板との間に寄生するコレクタ基板容量を低減することができる。
【図面の簡単な説明】
【図１】本発明の好ましい実施形態としての半導体装置の製造方法の手順の一例を示す断面図。
【図２】本発明の好ましい実施形態としての半導体装置の製造方法の手順の一例を示す断面図。
【図３】本発明の好ましい実施形態としての半導体装置の製造方法の手順の一例を示す断面図。
【図４】本発明の好ましい実施形態としての半導体装置の製造方法の手順の一例を示す断面図。
【図５】本発明の好ましい実施形態としての半導体装置の製造方法の手順の一例を示す断面図。
【図６】本発明の好ましい実施形態としての半導体装置の製造方法の手順の一例を示す断面図。
【図７】従来の半導体装置の製造方法の手順の一例を示す断面図。
【図８】従来の半導体装置の製造方法の手順の一例を示す断面図。
【図９】従来の半導体装置の製造方法の手順の一例を示す断面図。
【図１０】従来の半導体装置の製造方法の手順の一例を示す断面図。
【図１１】従来の半導体装置の製造方法の手順の一例を示す断面図。
【符号の説明】
１・・・半導体基板、２・・・ＳｉＧｅ層（第１半導体層）、３・・・埋め込みｎ＋Ｓｉ層（第２半導体層）、４・・・ｎ−Ｓｉ層（第３半導体層）、５・・・トランジスタ形成領域、６・・・絶縁膜（第１絶縁膜）、７・・・開口部、８・・・開口部、９・・・空洞領域、１０・・・絶縁膜（第２絶縁膜）、１１・・・絶縁膜（第２絶縁膜）、１２・・・コレクタ取り出し領域（コレクタ領域）、１３・・・ベース領域、１４・・・エミッタ領域、１５・・・絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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