(57)【要約】【課題】スタンダードセル方式で半導体装置を設計する場合において、ラッチアップを防止しながら、チップ面積の利用効率を高くする。【解決手段】入出力セルの構成を、トランジスタを構成するコア部２０１、２０３と、ガードバンドおよびスペース部２０２、２０４とに分ける。複数の入出力セルコア部２０１、２０３を隣接状態で配置する。隣接する入出力セルコア部２０１、２０３の組み合わせにラッチアップ現象の問題がないかどうかを判断する。問題がある場合は、隣接する入出力セルコア部２０１、２０３どうしの間に、それぞれの入出力セルコア部２０１、２０３に適合したガードバンドおよびスペース部２０２、２０４を構成するセルを設け、問題がない場合は、隣接する入出力セルコア部２０１、２０３どうしの間にガードバンドおよびスペース部を構成するセルを設けない。【選択図】　　　図５
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【特許請求の範囲】
【請求項１】
予め登録されたセルまたは機能ブロックを組み合わせて配置し、かつ与えられた論理回路仕様にしたがって配線パターンを決定することにより、半導体装置を設計するに際し、前記セルのうちの入出力セルの構成を、トランジスタを構成するコア部と、ガードバンドおよびスペース部とに分け、複数の入出力セルコア部を隣接状態で配置し、隣接する入出力セルコア部の組み合わせにラッチアップ現象の問題がないかどうかを判断して、問題がある場合は、隣接する入出力セルコア部どうしの間に、それぞれの入出力セルコア部に適合したガードバンドおよびスペース部を構成するセルを設け、問題がない場合は、隣接する入出力セルコア部どうしの間にガードバンドおよびスペース部を構成するセルを設けないことを特徴とする半導体装置の設計方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置の設計方法に関し、セルベースで設計する相補ＭＯＳ型（以下、「ＣＭＯＳ」という）半導体装置の、特に、入出力部の設計方法に関するものである。
【０００２】
【従来の技術】
ＣＭＯＳ半導体装置においては、構造上バイポーラトランジスタが寄生的に存在し、これらのバイポーラトランジスタでサイリスタ構造の回路が構成される。このため、電源電圧変動や外来雑音により、このサイリスタが一度オン状態になると、大電流が流れ続けるラッチアップ現象を起こし、金属配線の溶断、保護ダイオードの破壊などを引き起こし、デバイスの故障を招くことがある。特に、半導体装置の入出力部においては、チップ外部とインターフェースをおこなう為のパッド部に直接接続されるトランジスタは、外来雑音を受け易く、ラッチアップ防止対策は大変重要である。
【０００３】
一方、スタンダードセル方式で半導体装置を設計する場合に、入出力セルは、配置された状態でラッチアップを防止する必要がある。
配置された状態でラッチアップを防止する対策をしている従来の入出力セルレイアウトの一例を、図６にもとづいて説明する。ここで１０１は入出力セルで、パッドに直接接続されるＰチャネル型ＭＯＳトランジスタ部１０２と、パッドに直接接続されるＮチャネル型ＭＯＳトランジスタ部１０３とは、同程度の面積で構成されていている。一方、１０４も入出力セルであるが、パッドに直接接続されるのはＮチャネル型ＭＯＳトランジスタ部１０５のみである。
【０００４】
入出力セル１０１は、隣に任意の入出力セルが配置されても（例えば、入出力セル１０４が配置されても）ラッチアップを起こさないように、Ｐチャネル型ＭＯＳトランジスタ部１０２の左右に、寄生バイポーラのベース幅を広げて能力を下げるための適切なスペースと、Ｎウエルの抵抗を下げるためのガードバンドとを有する領域１０６を備える。また入出力セル１０１は、同様に、Ｎチャネル型ＭＯＳトランジスタ部１０３の左右に、寄生バイポーラのベース幅を広げて能力を下げるための適切なスペースと、Ｐウエルの抵抗を下げるためのガードバンドとを有する領域１０７を備える。
【０００５】
入出力セル１０４は、隣に任意の入出力セルが配置されても（例えば、入出力セル１０１が配置されても）ラッチアップを起こさないように、Ｎチャネル型ＭＯＳトランジスタ部１０５の左右に、寄生バイポーラのベース幅を広げて能力を下げるための適切なスペースと、Ｐウエルの抵抗を下げるためのガードバンドとを有する領域１０７を備える。
【０００６】
【特許文献１】
特開平６−８５０６４号公報
【０００７】
【発明が解決しようとする課題】
しかしながら、同じ構成をもつ入出力セルどうし、例えば入出力セル１０１どうしが隣接して配置される場合は、実際は領域１０６および領域１０７は不要であり、また入出力セル１０４どうしが隣接して配置される場合も、領域１０７は不要である。このため、上記のような入出力セルの構成では、多ピンのチップにおいて入出力セルの数でチップ面積が決定されるような場合に、面積およびコストの増大をもたらす。例えば、トランジスタを構成するコア部の幅を８０μｍ、左右の領域１０６、１０７の幅をそれぞれ１０μｍとすると、一つのセル間につき２０μｍだけ余分な幅を有する。このため、たとえばチップの１辺に同じ構成をもつ入出力セルどうしが６０セル配置される場合は、１１８０μｍの幅を占有することになる。
【０００８】
半導体装置の面積の増大を防止する為に、人手でこれをケアしようとした場合は、その手間により、設計期間の増大や人為的ミスが発生する可能性がある。
本発明は上記の問題を解決するためになされたものであり、その目的は、チップ面積の利用効率を高くすることができる半導体装置の設計方法を提供することにある。
【０００９】
【課題を解決するための手段】
この目的を達成するために、本発明の半導体装置の設計方法は、予め登録されたセルまたは機能ブロックを組み合わせて配置し、かつ与えられた論理回路仕様にしたがって配線パターンを決定することにより、半導体装置を設計するに際し、前記セルのうちの入出力セルの構成を、トランジスタを構成するコア部と、ガードバンドおよびスペース部とに分け、複数の入出力セルコア部を隣接状態で配置し、隣接する入出力セルコア部の組み合わせにラッチアップ現象の問題がないかどうかを判断して、問題がある場合は、隣接する入出力セルコア部どうしの間に、それぞれの入出力セルコア部に適合したガードバンドおよびスペース部を構成するセルを設け、問題がない場合は、隣接する入出力セルコア部どうしの間にガードバンドおよびスペース部を構成するセルを設けないものである。
【００１０】
このような半導体装置の設計方法によれば、同じ構成をもつ入出力セルどうしが隣接して配置される場合に、ラッチアップを防止しながら、面積およびコストを削減することができ、また設計期間の増大や人為的ミスの発生も防止できることになる。
【００１１】
【発明の実施の形態】
（実施の形態）
本発明の実施の形態に係る半導体装置の設計方法について、図１、図２、図３、図４、図５を参照して説明する。ここで、図１〜図５は本発明の実施の形態の半導体装置の設計方法に関する図であって、図１は入出力セルの登録単位の例を示す図、図２は半導体装置の設計方法を説明するためのフローチャート、図３は入出力セルコア部のセル配置結果の例を示す図、図４はラッチアップ防止判断テーブルの例を示す図、図５は入出力セルのレイアウト結果の例を示す図である。
【００１２】
図１において、２０１は、図６の入出力セル１０１の内、両サイドの寄生バイポーラのベース幅を広げて能力を下げるための適切なスペースと、ウエルの抵抗を下げる為のガードバンドとを有する領域の部分を削除した入出力セルコア部をセルにしたものである。この入出力セルコア部のセル２０１において、セル上部はパッド部に直接接続されるＰチャネル型ＭＯＳトランジスタ領域で構成され、セル中部はパッド部に直接接続されるＮチャネル型ＭＯＳトランジスタ領域で構成され、セル下部はパッド領域で構成されている。２０２は、図６の入出力セル１０１の内、コア部の横に設けられたスペースとガードバンドとを有する領域部をセルにしたものである。
【００１３】
一方、２０３は、図６の入出力セル１０４の内、両サイドの寄生バイポーラのベース幅を広げ能力を下げるための適切なスペースとウエルの抵抗を下げる為のガードバンドとを有する領域の部分を削除した入出力セルコア部をセルにしたものである。このセル２０３において、セルの上部と中部はパッド部に直接接続されるＮチャネル型ＭＯＳトランジスタ領域で構成され、セル下部はパッド領域で構成されている。２０４は、図６の入出力セル１０４の内、コア部の横に設けられたスペースとガードバンドとを有する領域部をセルにしたものである。
【００１４】
図２のフローチャートにおいて、まず、登録３０１では、セルライブラリ３０２に登録するセルは、入出力セル１０１、１０４の単位ではなく、入出力コア部セル２０１、２０３と、スペースとガードバンドとの領域部セル２０２、２０４との単位とする。同時に登録の際に、セルをその構成により分類および名前付けしておく（例えば、入出力コア部セル２０１、２０３をそれぞれＡ１、Ａ２、スペースおよびガードバンド領域部セル２０２、２０４をそれぞれＢ１、Ｂ２として名前付けして登録しておく）。
【００１５】
次に、設計支援３０３の処理では、与えられた設計仕様３０４に従い、セルライブラリ３０２に登録されている内部論理セルや入出力セル等を並べるステップであるセル配置３０５を行う。この時に使用される入出力セルは、入出力セル１０１や１０４でなく、入出力コア部セル２０１、２０３である。
【００１６】
この入出力セルコア部セル２０１、２０３の配置結果の例を、図３に示す。
このセル２０１、２０３の配置結果に対し、図２における次のステップである判断３０６で、予め用意したラッチアップ防止判断テーブル３０７に従い、構成別の分類名によって隣接する入出力コア部セル２０１、２０３の組み合わせに問題がないかどうかを判断する。ラッチアップ防止判断テーブル３０７の一例が図４である。この場合、セル分類Ａ１どうしが隣接するところは問題がない。すなわちスペースとガードバンドとの領域部セル２０２、２０４は必要ない。これに対し、左にセル分類Ａ１、右にセル分類Ａ２が並ぶ間にはセル分類Ｂ１、Ｂ２が左から右に向けてこの順で必要であり、左にセル分類Ａ２、右にセル分類Ａ１が並ぶ間にはセル分類Ｂ２、Ｂ１が左から右に向けてこの順で必要であると判断される。
【００１７】
この判断結果に従い、次のステップである挿入３０８でセルを自動挿入する。その後、配線３０９を行い、レイアウト結果３１０を得る。この場合の入出力セルのレイアウト結果の例が図５であり、セル分類Ａ１、Ａ２の間には適合したガードバンド部とスペース部を構成するセルＢ１、Ｂ２が挿入されている。
【００１８】
以上のような半導体装置の設計方法を用いることで、同じ構成をもつ入出力セルどうしが隣接して配置される場合に、ラッチアップを防止しながら、面積およびコストを削減することができ、また設計期間の増大や人為的ミスの発生を防止できることになる。特に、多ピンのチップにおいて、その効果は大きい。
【００１９】
【発明の効果】
以上に説明したように、本発明の半導体装置の設計方法によれば、同じ構成をもつ入出力セルどうしが隣接して配置される場合に、ラッチアップを防止しながら、面積およびコストの削減を行うことができる。また、その時に設計期間の増大や人為的ミスが発生しやすくなる可能性はないという利点がある。
【図面の簡単な説明】
【図１】本発明の実施の形態の半導体装置の設計方法にもとづく出力セルの登録単位の例を示す図
【図２】本発明の実施の形態の半導体装置の設計方法を説明するフローチャート
【図３】本発明の実施の形態の半導体装置の設計方法にもとづく入出力セルコア部のセル配置結果の例を示す図
【図４】図２におけるラッチアップ防止判断テーブルの例を示す図
【図５】本発明の実施の形態の半導体装置の設計方法にもとづく入出力セルのレイアウト結果の例を示す図
【図６】従来の半導体装置の設計方法にもとづくレイアウト例を示す図
【符号の説明】
２０１、２０３　　入出力セルコア部のセル
２０２、２０４　　スペースおよびガードバンド部のセル
【図１】
2004119744.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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