(57)【要約】【課題】書き換え禁止領域を設定可能な半導体記憶装置を提供する。【解決手段】書き換え禁止領域についてのロウアドレス情報を記憶可能なロウ書き換え禁止領域設定レジスタ（１２）と、その設定情報に基づいてライトプロテクト信号をアサート可能なロウデコーダ（１０）と、上記書き換え禁止領域についてのカラムアドレス情報を記憶可能なカラム書き換え禁止領域設定レジスタ（１６）と、その設定情報に基づいてカラム系のライトプロテクト信号をアサート可能なカラムデコーダ（１５）と、上記ロウ系のライトプロテクト信号、カラム系のライトプロテクト信号、及びライトイネーブル信号とに基づいて特定領域へのデータ書き込みを禁止するための制御論理（１９）とを設けることで、書き換え禁止領域の設定を可能とする。【選択図】　　　　図１
2004039170.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルがアレイ状に配列されて成るメモリセルアレイを含む半導体記憶装置であって、
入力されたアドレス信号が書き換え禁止領域に対応することを判別してライトプロテクト信号をアサートするための判別手段と、
上記ライトプロテクト信号に応じて上記メモリセルアレイにおける特定領域へのデータ書き込みを禁止するための制御論理と、を含むことを特徴とする半導体記憶装置。
【請求項２】
複数のメモリセルがアレイ状に配列されて成るメモリセルアレイを含む半導体記憶装置であって、
上記メモリセルアレイにおける書き換え禁止領域についてのロウアドレス情報を記憶可能な第１レジスタと、
入力されたロウアドレス信号と上記第１レジスタの設定アドレス情報とが一致した場合にロウ系のライトプロテクト信号をアサート可能な第１判別手段と、
上記メモリセルアレイにおける書き換え禁止領域についてのカラムアドレス情報を記憶可能な第２レジスタと、
入力されたカラムアドレス信号と上記第２レジスタの設定アドレス情報とが一致した場合にカラム系のライトプロテクト信号をアサート可能な第２判別手段と、
上記ロウ系のライトプロテクト信号、カラム系のライトプロテクト信号、及び外部からの書き込み指示を示すライトイネーブル信号とに基づいて上記メモリセルアレイにおける特定領域へのデータ書き込みを禁止するための制御論理と、を含むことを特徴とする半導体記憶装置。
【請求項３】
複数のメモリセルがアレイ状に配列されて成るメモリセルアレイを含む半導体記憶装置であって、
上記メモリセルアレイにおける書き換え禁止領域についてのロウアドレス情報の外部入力を可能とする第１外部入力端子と、
入力されたロウアドレス信号と上記第１外部入力端子からの入力アドレス情報とが一致した場合にロウ系のライトプロテクト信号をアサート可能な第１判別手段と、
上記メモリセルアレイにおける書き換え禁止領域についてのカラムアドレス情報の外部入力を可能とする第２外部入力端子と、
入力されたカラムアドレス信号と上記第１外部入力端子からの入力アドレス情報とが一致した場合にカラム系のライトプロテクト信号をアサート可能な第２判別手段と、
上記ロウ系のライトプロテクト信号、カラム系のライトプロテクト信号、及び外部からの書き込み指示を示すライトイネーブル信号とに基づいて上記メモリセルアレイにおける特定領域へのデータ書き込みを禁止するための制御論理と、を含むことを特徴とする半導体記憶装置。
【請求項４】
上記ライトプロテクト信号を外部出力可能な端子を含む請求項１乃至３の何れか１項記載の半導体記憶装置。
【請求項５】
上記メモリセルアレイにおける書き換え禁止領域への書き込みのために入力されたデータを保持可能な保持手段を含む請求項１乃至４の何れか１項記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置、特にランダムアクセス可能なＲＡＭ（ランダムアクセスメモリ）に関し、例えばコンピュータシステムに搭載されるメインメモリに適用して有効な技術に関する。
【０００２】
【従来の技術】
例えば複数個のスタティック型メモリセルをマトリクス配置して成るＳＲＡＭにおいては、メモリセルの選択端子がロウ方向毎にワード線に結合され、メモリセルのデータ入出力端子がカラム方向毎に相補データ線（相補ビット線とも称される）に結合される。
【０００３】
ロウアドレスをデコードするロウデコーダの出力に基づいて一つのワード線が選択レベルに駆動されると、それに結合される全てのメモリセルが、対応する相補データ線に結合される。それぞれの相補データ線は、相補データ線に１対１で結合された複数個のカラム選択スイッチを含むカラム選択回路を介して相補コモンデータ線に共通接続されている。複数個のカラム選択スイッチは、カラムアドレスをデコードするカラムデコーダの出力に基づいて選択的にオンされる。
【０００４】
ロウアドレスをデコードするデコーダや、カラムアドレスをデコードするカラムアドレスデコーダは、ナンドゲートやノアゲート、及び複数のデコード線の組合わせによって構成される。
【０００５】
尚、ＳＲＡＭについて記載された文献の例としては、昭和５９年１１月３０日にオーム社より発行された「ＬＳＩハンドブック（第５００頁〜）」がある。
【０００６】
【発明が解決しようとする課題】
従来のＳＲＡＭでは、書き換え禁止領域を設定することができないため、そのメモリが持つ全てのアドレス空間においてデータの書き込み及び読み出しを自由に行うことができる。このため、パーソナルコンピュータシステムなどのメインメモリとしてＳＲＡＭを適用した場合には、オペレーティングシステム（ＯＳ）や、当該ＯＳ上で動作する複数のアップリケーションプログラムが動作する環境では、問題があるプログラムが実行された場合に、そのプログラムの実行によってメインメモリにおけるシステム管理領域が書き換えられ、それによってシステム全体の動作に悪影響を与えるおそれがある。
【０００７】
本発明の目的は、書き換え禁止領域を設定可能な半導体記憶装置を提供することにある。
【０００８】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【０００９】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１０】
すなわち、複数のメモリセルがアレイ状に配列されて成るメモリセルアレイを含んで半導体記憶装置が構成されるとき、ライトプロテクト信号に応じて上記メモリセルアレイにおける特定領域へのデータ書き込みを禁止するための制御論理を設ける。
【００１１】
上記の手段によれば、制御論理は、ライトプロテクト信号に応じて上記メモリセルアレイにおける特定領域へのデータ書き込みを禁止する。このことが、書き換え禁止領域の設定を可能とする。
【００１２】
また、上記メモリセルアレイにおける書き換え禁止領域についてのロウアドレス情報を記憶可能な第１レジスタと、入力されたロウアドレス信号と上記第１レジスタの設定アドレス情報とが一致した場合にロウ系のライトプロテクト信号をアサート可能な第１判別手段と、上記メモリセルアレイにおける書き換え禁止領域についてのカラムアドレス情報を記憶可能な第２レジスタと、入力されたカラムアドレス信号と上記第２レジスタの設定アドレス情報とが一致した場合にカラム系のライトプロテクト信号をアサート可能な第２判別手段と、上記ロウ系のライトプロテクト信号、カラム系のライトプロテクト信号、及び外部からの書き込み指示を示すライトイネーブル信号との論理演算を行うように構成することができる。
【００１３】
また、上記第１レジスタや第２レジスタを設ける代わりに、書き換え禁止領域情報を外部から取り込むための第１外部入力端子と第２外部入力端子とを設けることができる。
【００１４】
さらに、上記ライトプロテクト信号の外部処理を可能とするため当該信号の外部出力が可能な端子を設けることができる。
【００１５】
そして、上記メモリセルアレイにおける書き換え禁止領域への書き込みがあった場合に、誤動作プログラムのデバッグを容易に行えるようにするため、上記書き換え禁止領域への書き込みのために入力されたデータを保持可能な保持手段を設けることができる。
【００１６】
【発明の実施の形態】
図１には本発明にかかる半導体記憶装置の一例であるＲＡＭを搭載して成るコンピュータシステムが示される。
【００１７】
図１に示されるコンピュータシステム３００は、特に制限されないが、ＣＰＵ（中央処理装置）３１、ＳＲＡＭ３２、周辺装置制御部３５、ハードディスク３８、キーボード３９、表示系３６を含む。ＣＰＵ３１、ＳＲＡＭ３２、周辺装置制御部３５、及び表示系３６は、システムバスＢＵＳによって信号のやり取りが可能に結合されている。
【００１８】
ＣＰＵ３１は、予め設定されたプログラムに従って演算処理を行う。ＳＲＡＭ３２は、特に制限されないが、スタティック型メモリとされ、オペレーティングシステムや各種アプリケーションプログラムがロードされる。ＳＲＡＭ３２にロードされたオペレーティングシステムや各種アプリケーションプログラムはＣＰＵ３１によって実行される。ここで、ＳＲＡＭ３２には、書き換え禁止領域が設定され、当該領域に記憶されている情報が、その後の不所望な書き込みによって破壊されないようになっている。
【００１９】
周辺装置制御部３５は、外部記憶装置の一例であるハードディスク３８や、各種情報入力のためのキーボード３９などの周辺機器を制御する。表示系３６は、特に制限されないが、液晶ディスプレイなどとされ、上記ＣＰＵ３１で演算処理結果や各種情報の表示が行われる。
【００２０】
図１には上記ＳＲＡＭ３２の構成例が示される。
【００２１】
メモリセルアレイ１１は、複数のワード線と複数のデータ線とが交差するように配置され、その交差点にスタティック型メモリセルが配列されて成る。ローデコーダ１０は、入力されたロウアドレスをデコードして、上記複数のワード線のうちの１本を選択的に駆動するための信号を生成する。ロウ系の書き換え禁止領域情報を保持可能なロウ書き換え禁止領域設定レジスタ１２が設けられる。ここで、このロウ書き換え禁止領域設定レジスタ１２が本発明における第１レジスタの一例とされる。上記ローデコーダ１０は、入力されたロウアドレスとロウ書き換え禁止領域設定レジスタ１２に設定されたアドレスとが一致するか否かの判別を行い、両アドレスが一致した場合には、ライトプロテクト信号／ＷＰＲ（／はその信号がローアクティブで有ることを示す）をローレベルにアサートする。ここで、ローデコーダ１０が本発明における第１判別手段の一例とされる。
【００２２】
入出力回路１４は、メモリセルアレイにおける複数のデータ線を選択的にコモン線に接続するためのカラム選択スイッチや、このカラム選択スイッチを介してコモン線に伝達されたデータを増幅するためのセンスアンプや、上記カラム選択スイッチを介して書き込みデータを対応するデータ線に伝達するための書き込み回路を含む。書き込みデータは入力バッファ１７及びインプットデータコントローラ１３を介して伝達される。メモリセルからの読み出しデータは出力バッファ１８を介して外部出力される。
【００２３】
カラムデコーダ１５は、入力されたカラムアドレスをデコードすることによって上記カラム選択スイッチを駆動するための信号を生成する。カラム系の書き換え禁止領域情報を保持可能なカラム書き換え禁止領域設定レジスタ１６が設けられる。ここで、このカラム書き換え禁止領域設定レジスタ１６が本発明における第２レジスタの一例とされる。上記カラムデコーダ１５は、入力されたアドレスとカラム書き換え禁止領域設定レジスタ１６に設定されたアドレスとが一致するか否かの判別を行い、両アドレスが一致した場合には、ライトプロテクト信号／ＷＰＣをローレベルにアサートする。ここで、カラムデコーダ１５が、本発明における第２判別手段の一例とされる。
【００２４】
さらに、外部からの書き込み指示を意味するライトイネーブル信号、チップ選択信号／ＣＳ、データ出力の有効性を指示するアウトプットイネーブル信号／ＯＥに基づいて各部の動作制御信号を生成するための論理ゲート１９，２０，２１，２２が設けられる。外部から入力されたチップセレクト信号／ＣＳは、論理ゲート２２で反転されてからロウデコーダ１０及びカラムデコーダ１５に伝達される。ロウデコーダ１０及びカラムデコーダ１５では、チップセレクト信号ＣＳがハイレベルアサートされた状態で動作する。
【００２５】
論理ゲート１９では、上記ロウデコーダ１０からのライトプロテクト信号／ＷＰＲ及び上記カラムデコーダ１５からのライトプロテクト信号／ＷＰＣと、外部からの書き込み指示を示すライトイネーブル信号との論理演算が行われる。この論理演算結果は後段の論理ゲート２０に伝達される。論理ゲート２０では、論理ゲート１９の出力信号とチップセレクト信号／ＣＳとの論理演算が行われる。この論理演算結果は入力バッファ１７の動作制御信号とされる。
【００２６】
また、論理ゲート２１では、論理ゲート１９の出力信号とチップイネーブル信号／ＣＳとアウトプットイネーブル信号／ＯＥとの論理演算が行われる。この論理演算結果は出力バッファ１８の動作制御信号とされる。
【００２７】
通常、ライトイネーブル信号／ＷＥがローレベルにアサートされればメモリセルアレイ１１へのデータ書き込みが指示されるが、本例では、さらに上記ロウデコーダ１０からのライトプロテクト信号／ＷＰＲ及び上記カラムデコーダ１５からのライトプロテクト信号／ＷＰＣの双方がハイレベルにネゲートされている場合にのみ、データ書き込みが許容されるようになっている。つまり、ライトイネーブル信号／ＷＥがローレベルにアサートされ、上記ロウデコーダ１０からのライトプロテクト信号／ＷＰＲ及び上記カラムデコーダ１５からのライトプロテクト信号／ＷＰＣの双方がハイレベルにネゲートされている場合には、論理ゲート１９の出力論理はハイレベルとされ、このとき、チップセレクト信号／ＣＳがローレベルにアサートされていれば、論理ゲート２０の出力論理はハイレベルとされて入力バッファ１７が導通される。この状態で書き込みデータの取り込みが可能とされる。
【００２８】
これに対して、図２に示されるように、上記ロウデコーダ１０からのライトプロテクト信号／ＷＰＲ及び上記カラムデコーダ１５からのライトプロテクト信号／ＷＰＣの少なくとも何れかがローレベルにアサートされている場合には、論理ゲート１９の出力論理がローレベルとされ、論理ゲート２０の出力論理がローレベルとされるため、入力バッファ１７は導通されない。つまり、書き込みデータはノード１００へ伝達されない。このように上記ロウデコーダ１０からのライトプロテクト信号／ＷＰＲ及び上記カラムデコーダ１５からのライトプロテクト信号／ＷＰＣの少なくとも何れかがローレベルにアサートされている場合には、入力バッファが導通されず、書き込みデータの取り込みが行われないため、対応するメモリ領域のデータ書き換えは起こらない。
【００２９】
一方、データ読み出し時には、ライトイネーブル信号／ＷＥはハイレベルにネゲートされているため、その状態で、ライトプロテクト信号／ＷＰＲ、／ＷＰＣがローレベルにアサートされたとしても、論理ゲート１９の出力ノードはローレベルに固定されてしまうため、データ入力バッファ１７は導通されず、データの書き込みは行われない。しかし、ローデコーダ１０やカラムデコーダ１５によってライトプロテクト信号／ＷＰＲ、／ＷＰＣがローレベルにアサートされたとしても、データ出力バッファ１８は、論理ゲート２１の出力に応じて導通されるから、書き換え禁止領域からのデータの読み出しは可能とされる。
【００３０】
上記の例によれば、以下の作用効果を得ることができる。
【００３１】
（１）ロウデコーダ１０からのライトプロテクト信号／ＷＰＲ及び上記カラムデコーダ１５からのライトプロテクト信号／ＷＰＣの少なくとも何れかがローレベルにアサートされている場合には、論理ゲート１９の出力論理がローレベルとされ、論理ゲート２０の出力論理がローレベルとされるため、入力バッファ１７は導通されない。それにより、データ書き換えが禁止されるので、ＳＲＡＭ３２内に書き換え禁止領域を形成することができる。
【００３２】
（２）コンピュータシステム３００においては、上記（１）の作用効果を有するＳＲＡＭ３２がメインメモリとして適用されているため、書き換え禁止領域を読み出し専用メモリなどの専用チップによりＳＲＡＭ３２とは別個に形成するのに比べて、チップ数の低減を図ることができる。
【００３３】
以上本発明者によってなされた発明を具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００３４】
例えば、上記の例では、ロウ書き換え禁止領域設定レジスタ１２やカラム書き換え禁止領域設定レジスタ１６を含むものについて説明したが、それらを省略することができる。例えば図４に示されるように、メモリセルアレイ１１における書き換え禁止領域についてのロウアドレス情報をチップの外部から取り込むための第１外部入力端子２０１と、メモリセルアレイ１１における書き換え禁止領域についてのカラムアドレス情報をチップの外部から取り込むための第２外部入力端子２０２とを設け、上記書き換え禁止領域についてのロウアドレス情報及びカラムアドレス情報をチップの外部から取り込むようにすれば、ロウ書き換え禁止領域設定レジスタ１２やカラム書き換え禁止領域設定レジスタ１６をこのＳＲＡＭ３２に設ける必要はない。
【００３５】
また、ライトプロテクト信号／ＷＰＲや／ＷＰＣを外部出力するようにしても良い。例えば図４に示されるように、ライトプロテクト信号／ＷＰＲをこのＳＲＡＭ３２の外部に出力可能な第１外部出力端子１０１と、ライトプロテクト信号／ＷＰＣをこのＳＲＡＭ３２の外部に出力可能な第２外部出力端子１０２とを設ける。これにより、第１外部出力端子１０１を介してライトプロテクト信号／ＷＰＲを外部出力することができ、第２外部出力端子１０２を介してライトプロテクト信号／ＷＰＣを外部出力することができる。これにより、書き換え禁止領域に不所望な書き込みが行われようとしたとき、それについての外部モニタが可能になるので、そのような書き込みを行うプログラムのデバッグの容易化を図ることができる。
【００３６】
さらに、書き換え禁止領域に不所望な書き込みが行われようとしたとき、その不所望な書き込みにかかるデータ自体を適宜の保持手段に保持することによって、そのような書き込みを行うプログラムのデバッグの容易化を図ることができる。例えば図４に示されるように、書き込みデータを保持可能なレジスタ１０３を設け、論理ゲート２０の出力信号に応じてレジスタ１０３の書き込み動作を制御する。つまり、入力バッファ１７が非導通とされた状態において書き込みデータがレジスタ１０３に書き込まれるようにする。書き換え禁止領域への不所望な書き込みが行われようとしたとき、レジスタ１０３の保持情報を解析することで、そのような書き込みを行うプログラムのデバッグの容易化を図ることができる。
【００３７】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるＳＲＡＭに適用した場合について説明したが、ダイナミック型メモリセルをアレイ状に配列してなるＤＲＡＭについても本発明を適用することができる。また、シングルチップマイクロコンピュータなどに内蔵されるＲＡＭにも適用することができる。
【００３８】
本発明は、少なくともメモリセルアレイを含むことを条件に適用することができる。
【００３９】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００４０】
すなわち、複数のメモリセルがアレイ状に配列されて成るメモリセルアレイを含んで半導体記憶装置が構成されるとき、ライトプロテクト信号に応じて上記メモリセルアレイにおける特定領域へのデータ書き込みを禁止するための制御論理を設けることにより、書き換え禁止領域の設定が可能とされる。そして、そのような半導体記憶装置を搭載するコンピュータシステムにおいては、書き換え禁止領域を読み出し専用メモリなどの専用チップにより別個に形成するのに比べて、チップ数の低減を図ることができる。
【図面の簡単な説明】
【図１】本発明にかかる半導体記憶装置の一例であるＳＲＡＭの構成例ブロック図である。
【図２】上記ＳＲＡＭにおける主要部の動作タイミング図である。
【図３】上記ＳＲＡＭを含むコンピュータシステムの全体的な構成例ブロック図である。
【図４】上記ＳＲＡＭの別の構成例ブロック図である。
【符号の説明】
１０　ロウデコーダ
１１　メモリセルアレイ
１２　ロウ書き換え禁止領域設定レジスタ
１３　インプットデータコントローラ
１４　入出力回路
１５　カラムデコーダ
１６　カラム書き換え禁止領域設定レジスタ
１７　入力バッファ
１８　出力バッファ
１９〜２２　論理ゲート
【図１】
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【図２】
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【図３】
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【図４】
2004039170.tif 000006