(57)【要約】【課題】フルスキャン設計を行う場合、すべてのフリップ・フロップがトグルするために通常動作時に比べて過大な電流が流れ、ＩＲ−Ｄｒｏｐ（電源電圧の低下）が発生し、実速度での検査が困難である。また、機能テストを行う場合、高い故障検出率を実現するにはテスト設計工数・時間が膨大となる。【解決手段】擬似乱数発生回路１１で生成した擬似乱数をセレクタ１３を介して命令レジスタ１４に直接に入力してランダム命令を実行し、通常動作時と同じ活性化率でのランダム・テスト実行することによって、効率的に高い故障検出率と実動作速度での検査を実現する半導体装置。【選択図】  図１
2004325233.tif 000002
【特許請求の範囲】
【請求項１】
通常動作時の入力とテスト動作時の入力とを切り替えて命令レジスタに出力する切替え手段と、
テスト動作時に起動されて擬似乱数を発生する擬似乱数発生回路とを備え、
テスト動作時において、前記擬似乱数発生回路を前記切替え手段を介して前記命令レジスタに接続し、前記擬似乱数発生回路からの擬似乱数を前記命令レジスタに入力するように構成してあることを特徴とする半導体装置。
【請求項２】
通常動作時の入力とテスト動作時の入力とを切り替えて命令レジスタに出力する切替え手段と、
テスト動作時に起動されて擬似乱数を発生する擬似乱数発生回路と、
前記擬似乱数発生回路から入力する前記擬似乱数が未定義命令の場合には定義命令に変換した上で出力し、前記擬似乱数が定義命令の場合には入力した前記擬似乱数を出力する未定義命令変換回路とを備え、
テスト動作時において、前記擬似乱数発生回路を前記未定義命令変換回路および前記切替え手段を介して前記命令レジスタに接続し、前記擬似乱数発生回路からの擬似乱数を前記未定義命令変換回路および前記切替え手段を経由して前記命令レジスタに入力するように構成してあることを特徴とする半導体装置。
【請求項３】
通常動作時の入力とテスト動作時の入力とを切り替えて命令レジスタに出力する切替え手段と、
テスト動作時に起動されて擬似乱数を発生する擬似乱数発生回路とを備えるとともに、
前記命令レジスタへの擬似乱数設定では故障検出が困難な故障検出困難回路部に対しては前記擬似乱数発生回路からの擬似乱数がスキャン入力可能に構成され、
テスト動作時において、前記擬似乱数発生回路を前記切替え手段を介して前記命令レジスタに接続し、前記擬似乱数発生回路からの擬似乱数を前記命令レジスタおよび前記故障検出困難回路部にスキャン入力するように構成してあることを特徴とする半導体装置。
【請求項４】
通常動作時の入力とテスト動作時の入力とを切り替えて命令レジスタに出力する切替え手段と、
テスト動作時に起動されて擬似乱数を発生する擬似乱数発生回路と、
前記擬似乱数発生回路から入力する前記擬似乱数が未定義命令の場合には定義命令に変換した上で出力し、前記擬似乱数が定義命令の場合には入力した前記擬似乱数を出力する未定義命令変換回路とを備えるとともに、
前記命令レジスタへの擬似乱数設定では故障検出が困難な故障検出困難回路部に対しては前記擬似乱数発生回路からの擬似乱数がスキャン入力可能に構成され、
テスト動作時において、前記擬似乱数発生回路を前記未定義命令変換回路および前記切替え手段を介して前記命令レジスタに接続し、前記擬似乱数発生回路からの擬似乱数を前記未定義命令変換回路および前記切替え手段を経由して前記命令レジスタに入力するとともに、前記擬似乱数発生回路からの擬似乱数を前記故障検出困難回路部にスキャン入力するように構成してあることを特徴とする半導体装置。
【請求項５】
通常動作時の入力とテスト動作時の入力とを切り替えて命令レジスタに出力する切替え手段と、
テスト動作時に起動されて擬似乱数を発生する擬似乱数発生回路と、
内部レジスタの外部に対するストア命令を定期的に発行するストア命令発行回路とを備え、
テスト動作時において、前記擬似乱数発生回路を前記切替え手段を介して前記命令レジスタに接続し、前記擬似乱数発生回路からの擬似乱数を前記命令レジスタに入力する状態と、前記ストア命令発行回路からのストア命令を前記命令レジスタに入力する状態とを切り替えるように構成してあることを特徴とする半導体装置。
【請求項６】
通常動作時の入力とテスト動作時の入力とを切り替えて命令レジスタに出力する切替え手段と、
テスト動作時に起動されて擬似乱数と内部レジスタの外部に対するストア命令とを発行する擬似乱数・ストア命令発行回路と、
テスト動作時において、前記擬似乱数・ストア命令発行回路を前記切替え手段を介して前記命令レジスタに接続し、前記擬似乱数・ストア命令発行回路からの擬似乱数とストア命令とを切り替えて前記命令レジスタに入力するように構成してあることを特徴とする半導体装置。
【請求項７】
通常動作時の入力とテスト動作時の入力とを切り替えて命令レジスタに出力する切替え手段と、
テスト動作時に起動されて擬似乱数と内部レジスタの外部に対するストア命令とを発行する擬似乱数・ストア命令発行回路と、
内部レジスタの値を圧縮して出力するデータ圧縮器とを備え、
テスト動作時において、前記擬似乱数・ストア命令発行回路を前記切替え手段を介して前記命令レジスタに接続し、前記擬似乱数・ストア命令発行回路からの擬似乱数とストア命令とを切り替えて前記命令レジスタに入力し、前記ストア命令時には前記データ圧縮器による圧縮データを外部にストアするように構成してあることを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置の製造テストに関するものである。
【０００２】
【従来の技術】
以下、従来の半導体装置の製造テストについて図８を用いて説明する。
【０００３】
従来、半導体装置の製造テストでは、機能テストとスキャン・テストが実施されていた。
【０００４】
機能テストは、データ入力８にテスト・ベクタを与え、組合せ回路３，４，５で論理演算が行われ、その結果としてのデータ出力９を期待値と比較することで故障を検出する製造テスト方法である。
【０００５】
一方、スキャン・テストでは、通常の動作とは関係なく、スキャンチェーンにより無作為にフリップ・フロップ（以下ＦＦ）が連結される。この半導体装置１にスキャンテスト・モードでスキャン入力６からテスト・データをシフト入力し、各ＦＦに値をセットする。この後、通常動作モードでクロックを入力し、ＦＦに挟まれた組合せ回路をテストする。再び、スキャンテスト・モードにして、そのデータをスキャン出力７よりシフト出力し、期待値と比較することで、各組合せ回路３，４，５の故障検出を行う。
【０００６】
【特許文献１】
特開平６−１９４４２２号公報（第２−３頁、第１図）
【０００７】
【発明が解決しようとする課題】
しかしながら、上記従来のテスト方法では以下の２つの理由から、効率的に高い故障検出率・実動作速度での故障検出を同時に実現することが困難という問題点があった。
【０００８】
（理由１）
機能テストを行った場合、命令間の前後依存や、データ間の組合せ依存、さらには、割込み、例外処理等の組合せのタイミング等の多様な状況があるが、これらすべての状態を検査することは、テスト・パターン作成の面からもテスト実行の面からも困難であった。
【０００９】
（理由２）
スキャン・テストは一般に通常動作速度より低速でテストを実施するため、遅延故障の検出が不可能であった。仮に、通常動作速度でスキャン・テストを実施するとした場合、各ＦＦを無作為にすべて連結しているため、通常動作時では起こり得ないトグル率（活性化率）となって、通常動作時に比べて過大な電流が流れてしまう。この過大電流により著しい電源電圧の低下（ＩＲ−Ｄｒｏｐ）が発生し、トランジスタの速度劣化が発生するために、遅延故障を検出することが困難となっていた。
【００１０】
【課題を解決するための手段】
上記の課題を解決するために、本発明は次のような手段を講じる。
【００１１】
（１）第１の解決手段として、本発明による半導体装置は、通常動作時の入力とテスト動作時の入力とを切り替えて命令レジスタに出力する切替え手段と、テスト動作時に起動されて擬似乱数を発生する擬似乱数発生回路とを備え、テスト動作時において、前記擬似乱数発生回路を前記切替え手段を介して前記命令レジスタに接続し、前記擬似乱数発生回路からの擬似乱数を前記命令レジスタに入力するように構成してあることを特徴とする。
【００１２】
この構成によれば、命令をランダムに実行可能とし、ＦＦのトグル率について通常動作時と同じ状態でのランダム・テストを実現する。したがって、効率的に高い故障検出率・実動作速度での故障検出を同時に実現することができる。
【００１３】
（２）第２の解決手段として、本発明による半導体装置は、通常動作時の入力とテスト動作時の入力とを切り替えて命令レジスタに出力する切替え手段と、テスト動作時に起動されて擬似乱数を発生する擬似乱数発生回路と、前記擬似乱数発生回路から入力する前記擬似乱数が未定義命令の場合には定義命令に変換した上で出力し、前記擬似乱数が定義命令の場合には入力した前記擬似乱数を出力する未定義命令変換回路とを備え、テスト動作時において、前記擬似乱数発生回路を前記未定義命令変換回路および前記切替え手段を介して前記命令レジスタに接続し、前記擬似乱数発生回路からの擬似乱数を前記未定義命令変換回路および前記切替え手段を経由して前記命令レジスタに入力するように構成してあることを特徴とする。
【００１４】
この構成によれば、定義命令をランダムに実行可能とし、ＦＦのトグル率について通常動作時と同じ状態でのランダム・テストを実現する。したがって、効率的に高い故障検出率・実動作速度での故障検出を同時に実現することができる。
【００１５】
（３）第３の解決手段として、本発明による半導体装置は、通常動作時の入力とテスト動作時の入力とを切り替えて命令レジスタに出力する切替え手段と、テスト動作時に起動されて擬似乱数を発生する擬似乱数発生回路とを備えるとともに、前記命令レジスタへの擬似乱数設定では故障検出が困難な故障検出困難回路部に対しては前記擬似乱数発生回路からの擬似乱数がスキャン入力可能に構成され、テスト動作時において、前記擬似乱数発生回路を前記切替え手段を介して前記命令レジスタに接続し、前記擬似乱数発生回路からの擬似乱数を前記命令レジスタおよび前記故障検出困難回路部にスキャン入力するように構成してあることを特徴とする。
【００１６】
この構成によれば、製造テスト時には、命令レジスタに直接、擬似乱数を入力可能であり、しかも、ランダム命令では制御困難な回路部分である故障検出困難回路部の制御・観測を可能とする。これにより、トグル率について通常動作時と同程度の状態でのランダム・テストを実現する。したがって、効率的に高い故障検出率・実動作速度での故障検出を同時に実現することができる。
【００１７】
（４）第４の解決手段として、本発明による半導体装置は、通常動作時の入力とテスト動作時の入力とを切り替えて命令レジスタに出力する切替え手段と、テスト動作時に起動されて擬似乱数を発生する擬似乱数発生回路と、前記擬似乱数発生回路から入力する前記擬似乱数が未定義命令の場合には定義命令に変換した上で出力し、前記擬似乱数が定義命令の場合には入力した前記擬似乱数を出力する未定義命令変換回路とを備えるとともに、前記命令レジスタへの擬似乱数設定では故障検出が困難な故障検出困難回路部に対しては前記擬似乱数発生回路からの擬似乱数がスキャン入力可能に構成され、テスト動作時において、前記擬似乱数発生回路を前記未定義命令変換回路および前記切替え手段を介して前記命令レジスタに接続し、前記擬似乱数発生回路からの擬似乱数を前記未定義命令変換回路および前記切替え手段を経由して前記命令レジスタに入力するとともに、前記擬似乱数発生回路からの擬似乱数を前記故障検出困難回路部にスキャン入力するように構成してあることを特徴とする。
【００１８】
この構成によれば、製造テスト時には、命令レジスタに直接、擬似乱数を入力可能であり、しかも、故障検出困難回路部の制御・観測を可能とする。これにより、トグル率について通常動作時と同程度の状態でのランダム・テストを実現する。したがって、効率的に高い故障検出率・実動作速度での故障検出を同時に実現することができる。
【００１９】
（５）第５の解決手段として、本発明による半導体装置は、通常動作時の入力とテスト動作時の入力とを切り替えて命令レジスタに出力する切替え手段と、テスト動作時に起動されて擬似乱数を発生する擬似乱数発生回路と、内部レジスタの外部に対するストア命令を定期的に発行するストア命令発行回路とを備え、テスト動作時において、前記擬似乱数発生回路を前記切替え手段を介して前記命令レジスタに接続し、前記擬似乱数発生回路からの擬似乱数を前記命令レジスタに入力する状態と、前記ストア命令発行回路からのストア命令を前記命令レジスタに入力する状態とを切り替えるように構成してあることを特徴とする。
【００２０】
この構成によれば、／製造テスト時には、命令レジスタに擬似乱数またはストア命令を入力可能とする。これにより、命令をランダムに実行可能とし、かつ定期的にストア命令を実行可能とし、高機能なテスターを用いることなく、ＦＦのトグル率について通常動作時と同じ状態でのランダム・テストおよび内部レジスタの観測を実現している。したがって、効率的に高い故障検出率・実動作速度での故障検出を同時に実現することができる。
【００２１】
（６）第６の解決手段として、本発明による半導体装置は、通常動作時の入力とテスト動作時の入力とを切り替えて命令レジスタに出力する切替え手段と、テスト動作時に起動されて擬似乱数と内部レジスタの外部に対するストア命令とを発行する擬似乱数・ストア命令発行回路と、テスト動作時において、前記擬似乱数・ストア命令発行回路を前記切替え手段を介して前記命令レジスタに接続し、前記擬似乱数・ストア命令発行回路からの擬似乱数とストア命令とを切り替えて前記命令レジスタに入力するように構成してあることを特徴とする。
【００２２】
この構成によれば、製造テスト時には、命令レジスタに擬似乱数またはストア命令を入力可能とする。これにより、命令をランダムに実行可能とし、かつ定期的にストア命令を実行可能とし、ＦＦのトグル率について通常動作時と同じ状態でのランダム・テストおよび内部レジスタの観測を実現している。したがって、効率的に高い故障検出率・実動作速度での故障検出を同時に実現することができる。
【００２３】
（７）第７の解決手段として、本発明による半導体装置は、通常動作時の入力とテスト動作時の入力とを切り替えて命令レジスタに出力する切替え手段と、テスト動作時に起動されて擬似乱数と内部レジスタの外部に対するストア命令とを発行する擬似乱数・ストア命令発行回路と、内部レジスタの値を圧縮して出力するデータ圧縮器とを備え、テスト動作時において、前記擬似乱数・ストア命令発行回路を前記切替え手段を介して前記命令レジスタに接続し、前記擬似乱数・ストア命令発行回路からの擬似乱数とストア命令とを切り替えて前記命令レジスタに入力し、前記ストア命令時には前記データ圧縮器による圧縮データを外部にストアするように構成してあることを特徴とする。
【００２４】
この構成によれば、命令をランダムに実行可能とし、かつ定期的に圧縮された内部レジスタの値をストアするストア命令を実行可能としている。データ圧縮器により圧縮された内部レジスタの値は、複数の入力パターンでの出力結果を組み合わせることにより検出可能である。以上により、ＦＦのトグル率について通常動作時と同じ状態でのランダム・テストおよび内部レジスタの観測を実現している。これにより、効率的に高い故障検出率・実動作速度での故障検出を同時に実現することができる。
【００２５】
【発明の実施の形態】
以下、本発明にかかわる半導体装置の実施の形態を図面に基づいて説明する。
【００２６】
（実施の形態１）
図１は本発明の実施の形態１における半導体装置の構成を示すブロック図である。
【００２７】
図１において、１は半導体装置、１０はプロセッサ、８はプロセッサ１０に対するデータ入力、９はプロセッサ１０のデータ出力、１１は新たな構成要素としての擬似乱数発生回路、１４はプロセッサ１０の内部の命令レジスタ、１３は通常動作時にデータ入力８を選択しテスト動作時に擬似乱数発生回路１１から出力された擬似乱数を選択してそれぞれ命令レジスタ１４に出力するセレクタ、１２はセレクタ１３の選択入力の切り替えを制御するモード切替え信号である。セレクタ１３が特許請求の範囲にいう“切替え手段”に対応している。
【００２８】
以上のように構成された半導体装置の製造テストについて、詳しく説明する。
【００２９】
製造テスト時には、モード切替え信号１２によりセレクタ１３を切り替え制御して、擬似乱数発生回路１１で生成された擬似乱数が命令レジスタ１４に直接に入力されるようにする。これにより、命令レジスタ１４には、常に擬似乱数が入力される。つまり、擬似乱数を命令コードとして半導体装置が動作する。この擬似乱数発生回路１１で生成される擬似乱数が、命令レジスタ１４に入力された際のデータ出力期待値を、実行結果であるデータ出力９からのデータと比較することにより、半導体装置１の製造テストを行う。
【００３０】
この方法では、プロセッサ１０の命令をランダム実行することにより製造テストを行うため、通常動作時と同じ活性化率での製造テストが可能となる。
【００３１】
（実施の形態２）
図２は本発明の実施の形態２における半導体装置の構成を示すブロック図である。
【００３２】
図２において、１５は新たな構成要素としての未定義命令変換回路である。この未定義命令変換回路１５は、擬似乱数発生回路１１から入力する擬似乱数が未定義命令の場合には定義命令に変換した上で出力し、擬似乱数が定義命令の場合には入力した擬似乱数をそのまま出力するように構成されている。未定義命令変換回路１５は、擬似乱数発生回路１１とセレクタ１３との間に挿入されている。その他の構成については実施の形態１の場合の図１と同様であるので、同一部分に同一符号を付すにとどめ、説明を省略する。
【００３３】
製造テスト時において、モード切替え信号１２によりセレクタ１３を切り替え制御して、擬似乱数発生回路１１および未定義命令変換回路１５の経路を命令レジスタ１４に接続する。擬似乱数発生回路１１で生成された擬似乱数が定義命令の場合には、未定義命令変換回路１５はその定義命令をそのままセレクタ１３を介して命令レジスタ１４に入力する。擬似乱数発生回路１１で生成された擬似乱数が未定義命令の場合には、未定義命令変換回路１５で定義命令に変換され、その出力がセレクタ１３を介して命令レジスタ１４に入力される。これにより、命令レジスタ１４には、常にランダムな定義命令が入力される。つまり、定義命令がランダム実行される。この未定義命令変換回路１５で生成されるランダム命令が、命令レジスタ１４に入力された際のデータ出力期待値を、実行結果であるデータ出力９からのデータと比較することにより、半導体装置１の製造テストを行う。
【００３４】
この方法では、命令レジスタ１４には定義命令のみが入力されることになるので、プロセッサ１０が例外処理を実行することがなく、したがって、テスト時間を短縮することができる。また、プロセッサ１０の命令をランダムに実行することにより製造テストを行うため、通常動作時と同じ活性化率での製造テストが可能となる。
【００３５】
（実施の形態３）
図３は本発明の実施の形態３における半導体装置の構成を示すブロック図である。
【００３６】
図３において、１は半導体装置、１０はプロセッサ、８はプロセッサ１０に対するデータ入力、９はプロセッサ１０のデータ出力、１１は擬似乱数発生回路、１４はプロセッサ１０の内部の命令レジスタ、１３は通常動作時にデータ入力８を選択しテスト動作時に擬似乱数発生回路１１から出力された擬似乱数を選択してそれぞれ命令レジスタ１４に出力するセレクタ、１２はセレクタ１３の選択入力の切り替えを制御するモード切替え信号、１６はランダム命令では制御困難な回路部分である故障検出困難回路部、１７は故障検出困難回路部１６に対する制御回路である。故障検出困難回路部１６におけるＦＦに対して擬似乱数発生回路１１からスキャン入力が可能な構成となっている。
【００３７】
製造テスト時には、モード切替え信号１２によりセレクタ１３を切り替え制御して、擬似乱数発生回路１１で生成された擬似乱数が命令レジスタ１４に直接に入力されるようにする。これにより、命令レジスタ１４には、常に擬似乱数が入力される。つまり、擬似乱数を命令コードとして半導体装置１が動作する。この擬似乱数発生回路１１で生成される擬似乱数が、命令レジスタ１４に入力された際のデータ出力期待値を、実行結果であるデータ出力９からのデータと比較することにより、半導体装置１の製造テストを行う。
【００３８】
また、スキャン設計が実施されている故障検出困難回路部１６のＦＦに対して、制御回路１７を用いて従来技術と同じ方法で、擬似乱数発生回路１１からスキャン入力することにより、故障検出困難回路部１６の故障を検出することが可能である。これにより、高い故障検出率を容易に実現することができる。この方法では、プロセッサ１０の命令をランダム実行することにより製造テストを行うため、通常動作時と同程度の活性化率での製造テストが可能である。
【００３９】
（実施の形態４）
図４は本発明の実施の形態４における半導体装置の構成を示すブロック図である。
【００４０】
実施の形態４の半導体装置１は、図３に示す実施の形態３の構成において、実施の形態２の場合と同様の未定義命令変換回路１５を追加したものである。すなわち、未定義命令変換回路１５は、擬似乱数発生回路１１とセレクタ１３との間に挿入されて、擬似乱数発生回路１１から入力する擬似乱数が未定義命令の場合には定義命令に変換した上で出力し、擬似乱数が定義命令の場合には入力した擬似乱数をそのまま出力するように構成されている。その他の構成については実施の形態３の場合の図３と同様であるので、同一部分に同一符号を付すにとどめ、説明を省略する。
【００４１】
製造テスト時において、モード切替え信号１２によりセレクタ１３を切り替え制御して、擬似乱数発生回路１１および未定義命令変換回路１５の経路を命令レジスタ１４に接続する。擬似乱数発生回路１１で生成された擬似乱数が定義命令の場合には、未定義命令変換回路１５はその定義命令をそのままセレクタ１３を介して命令レジスタ１４に入力する。擬似乱数発生回路１１で生成された擬似乱数が未定義命令の場合には、未定義命令変換回路１５で定義命令に変換され、その出力がセレクタ１３を介して命令レジスタ１４に入力される。これにより、命令レジスタ１４には、常にランダムな定義命令が入力される。つまり、定義命令がランダム実行される。この未定義命令変換回路１５で生成されるランダム命令が、命令レジスタ１４に入力された際のデータ出力期待値を、実行結果であるデータ出力９からのデータと比較することにより、半導体装置１の製造テストを行う。
【００４２】
また、スキャン設計が実施されている故障検出困難回路部１６のＦＦに対して、制御回路１７を用いて従来技術と同じ方法で、擬似乱数発生回路１１からスキャン入力することにより、故障検出困難回路部１６の故障を検出することが可能である。これにより、高い故障検出率を容易に実現することができる。この方法では、プロセッサ１０の命令をランダム実行することにより製造テストを行うため、通常動作時と同程度の活性化率での効率的な製造テストが可能である。
【００４３】
（実施の形態５）
図５は本発明の実施の形態５における半導体装置の構成を示すブロック図である。
【００４４】
実施の形態５の半導体装置１は、図１に示す実施の形態１の構成において、ストア命令発行回路１８とセレクタ１９を追加したものである。ストア命令発行回路１８は、内部レジスタ（図示省略）の値を外部にストアするストア命令を定期的に発行するものである。セレクタ１９は、擬似乱数発生回路１１とストア命令発行回路１８とを切り替えてセレクタ１３に出力するように構成されている。すなわち、プロセッサ１０の内部の命令レジスタ１４に、擬似乱数もしくはストア命令を入力可能な構成となっている。その他の構成については実施の形態１の場合の図１と同様であるので、同一部分に同一符号を付すにとどめ、説明を省略する。
【００４５】
製造テスト時には、モード切替え信号１２によりセレクタ１３を切り替え制御して、擬似乱数発生回路１１で生成された擬似乱数もしくはストア命令発行回路１８から出力されたストア命令がセレクタ１３を介して命令レジスタ１４に入力されるようにする。セレクタ１９は擬似乱数発生回路１１とストア命令発行回路１８とを定期的に切り替える。これにより、命令レジスタ１４には、常に擬似乱数もしくはストア命令が入力される。つまり、命令をランダム実行しつつ、定期的にストア命令が実行される。この擬似乱数発生回路１１で生成される擬似乱数とストア命令発行回路１８で生成されるストア命令が命令レジスタ１４に入力された際のデータ出力期待値を、実行結果であるデータ出力９からのデータと比較することにより、半導体装置１の製造テストを行う。
【００４６】
この方法では、プロセッサ１０の命令をランダム実行することにより製造テストを行うため、通常動作時と同じ活性化率での効率的な製造テストが可能であり、定期的にストア命令により内部レジスタの値を観測することが可能であるので、効率的に製造テストを行うことが可能である。
【００４７】
（実施の形態６）
図６は本発明の実施の形態６における半導体装置の構成を示すブロック図である。
【００４８】
実施の形態６の半導体装置１は、図１に示す実施の形態１の構成において、擬似乱数発生回路１１に代えて擬似乱数・ストア命令発行回路２０を具備させたものである。この擬似乱数・ストア命令発行回路２０は、擬似乱数と内部レジスタの外部に対するストア命令とを定期的に切り替えて出力するものである。すなわち、プロセッサ１０の内部の命令レジスタ１４に、擬似乱数もしくはストア命令を入力可能な構成となっている。その他の構成については実施の形態１の場合の図１と同様であるので、同一部分に同一符号を付すにとどめ、説明を省略する。
【００４９】
製造テスト時には、モード切替え信号１２によりセレクタ１３を切り替え制御して、擬似乱数・ストア命令発行回路２０で生成された擬似乱数もしくはストア命令がセレクタ１３を介して命令レジスタ１４に入力されるようにする。これにより、命令レジスタ１４には、常に擬似乱数もしくはストア命令が入力される。つまり、命令をランダム実行しつつ、定期的にストア命令が実行される。この擬似乱数・ストア命令発行回路２０で生成される擬似乱数およびストア命令が命令レジスタ１４に入力された際のデータ出力期待値を、実行結果であるデータ出力９からのデータと比較することにより、半導体装置１の製造テストを行う。
【００５０】
この方法では、プロセッサ１０の命令をランダム実行することにより製造テストを行うため、通常動作時と同じ活性化率での効率的な製造テストが可能であり、定期的にストア命令により内部レジスタの値を観測することが可能であるので、効率的に製造テストを行うことが可能である。
【００５１】
（実施の形態７）
図７は本発明の実施の形態７における半導体装置の構成を示すブロック図である。
【００５２】
実施の形態７の半導体装置１は、図６に示す実施の形態６の構成において、内部レジスタ２１の値を圧縮するデータ圧縮器２２を追加したものである。その他の構成については実施の形態６の場合の図６と同様であるので、同一部分に同一符号を付すにとどめ、説明を省略する。
【００５３】
製造テスト時には、モード切替え信号１２によりセレクタ１３を切り替え制御して、擬似乱数・ストア命令発行回路２０で生成された擬似乱数もしくはストア命令がセレクタ１３を介して命令レジスタ１４に入力されるようにする。これにより、命令レジスタ１４には、常に擬似乱数もしくはストア命令が入力される。つまり、命令をランダム実行しつつ、定期的にストア命令が実行される。擬似乱数・ストア命令発行回路２０で生成される擬似乱数およびストア命令が命令レジスタ１４に入力された際のデータ出力期待値を、実行結果であるデータ出力９からのデータと比較することにより、半導体装置１の製造テストを行う。
【００５４】
内部レジスタ２１は複数あり、すべての内部レジスタ２１の値をストアするには、通常では複数回ストア命令を実行しなければならない。本実施の形態の半導体装置１では複数の入力パターンで、内部レジスタ２１の値をデータ圧縮器２２により圧縮した上で出力し、各パターンでの出力結果を組み合わせることにより、故障検出・観測が可能である。
【００５５】
この方法では、プロセッサ１０の命令をランダム実行することにより製造テストを行うため、通常動作時と同じ活性化率での効率的な製造テストが可能であり、定期的にストア命令により内部レジスタの値を観測することが可能であるので、効率的に製造テストを行うことが可能である。
【００５６】
【発明の効果】
本発明によれば、命令レジスタに直接、擬似乱数を入力してランダム命令を実行することにより、実際の動作時と同じ活性化率を実現し、実動作速度での製造テストを実現することができる。
【００５７】
また、本発明によれば、擬似乱数発生回路で生成した擬似乱数を未定義命令変換回路で定義命令に変換し、それを直接、命令レジスタに入力してランダム命令を実行することにより、実際の動作時と同じ活性化率を実現し、実動作速度での製造テストを実現することができる。
【００５８】
また、本発明によれば、命令レジスタに直接、擬似乱数を入力してランダム命令を実行すると同時に、故障検出困難回路部に対しては擬似乱数発生回路を用いてスキャン・テストを行うことで、実際の動作時と同じ活性化率を実現し、実動作速度での効率的な製造テストを実現することができる。
【００５９】
また、本発明によれば、擬似乱数発生回路で生成した擬似乱数を未定義命令変換回路で定義命令に変換し、それを直接、命令レジスタに入力してランダム命令を実行すると同時に、故障検出困難回路部に対しては擬似乱数発生回路を用いてスキャン・テストを行うことで、実際の動作時と同じ活性化率を実現し、実動作速度での効率的な製造テストを実現することができる。
【００６０】
また、本発明によれば、命令レジスタに直接、擬似乱数とストア命令を切り替えて入力し、ランダム命令を実行しつつ、ストア命令を実行することにより、実際の動作時と同じ活性化率を実現し、内部レジスタの値を観測しながら、実動作速度での製造テストを実現することができる。
【００６１】
また、本発明によれば、命令レジスタに直接、擬似乱数とストア命令を切り替えて入力し、ランダム命令を実行しつつ、圧縮された内部レジスタのストア命令を実行することにより、実際の動作時と同じ活性化率を実現し、内部レジスタの値を観測しながら、実動作速度での製造テストを実現することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１における半導体装置の構成を示すブロック図
【図２】本発明の実施の形態２における半導体装置の構成を示すブロック図
【図３】本発明の実施の形態３における半導体装置の構成を示すブロック図
【図４】本発明の実施の形態４における半導体装置の構成を示すブロック図
【図５】本発明の実施の形態５における半導体装置の構成を示すブロック図
【図６】本発明の実施の形態６における半導体装置の構成を示すブロック図
【図７】本発明の実施の形態７における半導体装置の構成を示すブロック図
【図８】従来技術における半導体装置の構成を示すブロック図
【符号の説明】
１  半導体装置
２  フリップ・フロップ（ＦＦ）
３，４，５  組合せ回路
６  スキャン入力
７  スキャン出力
８  データ入力
９  データ出力
１０  プロセッサ
１１  擬似乱数発生回路
１２  モード切替え信号
１３  セレクタ
１４  命令レジスタ
１５  未定義命令変換回路
１６  故障検出困難回路部
１７  制御回路
１８  ストア命令発行回路
１９  セレクタ
２０  擬似乱数・ストア命令発行回路
２１  内部レジスタ
２２  データ圧縮器
【図１】
2004325233.tif 000003
【図２】
2004325233.tif 000004
【図３】
2004325233.tif 000005
【図４】
2004325233.tif 000006
【図５】
2004325233.tif 000007
【図６】
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【図７】
2004325233.tif 000009
【図８】
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