(57)【要約】【課題】チップ面積の縮小を実現する半導体記憶装置を提供する。【解決手段】メモリ部２内の欠陥メモリセルを欠陥修復用の冗長メモリセルに置き換えるためのヒューズ素子を、半導体記憶装置１本体とは別異のヒューズモジュール４とし、欠陥メモリセルが存在するときには、欠陥メモリセルが欠陥修復用の冗長メモリセルに置き換わるようにヒューズ素子５を加工したヒューズモジュール４を半導体記憶装置１に電気的に接続して貼り付ける。【選択図】　　　図１
2004119458.tif 000002
【特許請求の範囲】
【請求項１】
ヒューズ素子を切断加工することにより欠陥メモリセルを冗長メモリセルへ置き換えることができる半導体記憶装置であって、当該半導体記憶装置は、前記ヒューズ素子をモジュール化したヒューズモジュールを電気的に接続して貼り付ける構成としたことを特徴とする半導体記憶装置。
【請求項２】
ヒューズ素子を切断加工することにより欠陥メモリセルを冗長メモリセルへ置き換える半導体記憶装置の欠陥メモリセル修復方法であって、欠陥メモリセルを冗長メモリセルへ置き換える場合、前記ヒューズ素子をモジュール化したヒューズモジュールを半導体記憶装置に電気的に接続して貼り付けた後、欠陥メモリセルが冗長メモリセルへ置き換わるように前記ヒューズ素子を切断加工することを特徴とする半導体記憶装置の欠陥メモリセル修復方法。
【請求項３】
ヒューズ素子を切断加工することにより欠陥メモリセルを冗長メモリセルへ置き換える半導体記憶装置の欠陥メモリセル修復方法であって、欠陥メモリセルを冗長メモリセルへ置き換える場合、モジュール化された前記ヒューズ素子を欠陥メモリセルが冗長メモリセルへ置き換わるように予め切断加工しておき、このヒューズモジュール自体の検査を半導体記憶装置へ電気的に接続して貼り付ける以前に行い、合格したヒューズモジュールを電気的に接続して貼り付けることを特徴とする半導体記憶装置の欠陥メモリセル修復方法。
【請求項４】
ヒューズ素子を切断加工することにより内部電源電位を調整できる半導体記憶装置であって、当該半導体記憶装置は、前記ヒューズ素子をモジュール化したヒューズモジュールを電気的に接続して貼り付ける構成としたことを特徴とする半導体記憶装置。
【請求項５】
ヒューズ素子を切断加工することにより内部電源電位を調整する半導体記憶装置の内部電源電位調整方法であって、内部電源電位を調整する場合、前記ヒューズ素子をモジュール化したヒューズモジュールを半導体記憶装置に電気的に接続して貼り付けた後、内部電源電位が目標電位となるように前記ヒューズ素子を切断加工することを特徴とする半導体記憶装置の内部電源電位調整方法。
【請求項６】
ヒューズ素子を切断加工することにより内部電源電位を調整する半導体記憶装置の内部電源電位調整方法であって、内部電源電位を調整する場合、モジュール化された前記ヒューズ素子を内部電源電位が目標電位となるように予め切断加工しておき、このヒューズモジュール自体の検査を半導体記憶装置へ電気的に接続して貼り付ける以前に行い、合格したヒューズモジュールを電気的に接続して貼り付けることを特徴とする半導体記憶装置の内部電源電位調整方法。
【請求項７】
ヒューズ素子を切断加工することによりセルフリフレッシュ周期を調整できる半導体記憶装置であって、当該半導体記憶装置は、前記ヒューズ素子をモジュール化したヒューズモジュールを電気的に接続して貼り付ける構成としたことを特徴とする半導体記憶装置。
【請求項８】
ヒューズ素子を切断加工することによりセルフリフレッシュ周期を調整する半導体記憶装置のセルフリフレッシュ周期調整方法であって、セルフリフレッシュ周期を調整する場合、前記ヒューズ素子をモジュール化したヒューズモジュールを半導体記憶装置に電気的に接続して貼り付けた後、セルフリフレッシュ周期が目標周期となるように前記ヒューズ素子を切断加工することを特徴とする半導体記憶装置のセルフリフレッシュ周期調整方法。
【請求項９】
ヒューズ素子を切断加工することによりセルフリフレッシュ周期を調整する半導体記憶装置のセルフリフレッシュ周期調整方法であって、セルフリフレッシュ周期を調整する場合、モジュール化された前記ヒューズ素子をセルフリフレッシュ周期が目標周期となるように予め切断加工しておき、このヒューズモジュール自体の検査を半導体記憶装置へ電気的に接続して貼り付ける以前に行い、合格したヒューズモジュールを電気的に接続して貼り付けることを特徴とする半導体記憶装置のセルフリフレッシュ周期調整方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置、およびその欠陥メモリセル修復方法、内部電源電位調整方法、セルフリフレッシュ周期調整方法に関する。
【０００２】
【従来の技術】
従来のチップ化された半導体記憶装置の構成の一例を図７に示す。図７において、１０はメモリ部とロジック部を備える半導体記憶装置、１１はデータを記憶するＤＲＡＭからなるメモリ部であり、メモリセルアレイを制御する周辺回路と、この周辺回路調整用のヒューズ素子を備える。１２はメモリ部１１を制御するロジック部である。
【０００３】
図８に図７に示すメモリ部１１の内部構成の一例を示す。図８において、８１はロジック部からの行アドレス信号を一時的に格納する行アドレスバッファ、８２はロジック部からの列アドレス信号を一時的に格納する列アドレスバッファである。８３は行アドレス信号と後述する冗長制御信号をデコードする行デコーダ、８４は列アドレス信号と後述する冗長制御信号をデコードする列デコーダであり、行デコーダ８３と列デコーダ８４により指定されたアドレスのメモリセルに対してデータの書き込みや読み出しが行われる。８５は通常のメモリセル領域と欠陥修復用の冗長メモリセル領域からなるメモリセルアレイ、８６はデコーダにより指定されたアドレスのメモリセルとデータのやり取りを行うデータ入出力バッファ、８７は行アドレスバッファ８１、列アドレスバッファ８２に対するアドレス信号の入出力、およびデータ入出力バッファ８６に対するデータの入出力をロジック部からの制御信号を基に制御する制御信号発生回路である。
【０００４】
メモリセルアレイ８５内の欠陥修復用の冗長メモリセルは、通常のメモリセルに欠陥があったとき、そのメモリセルに代えて使用するためのものであり、８８は行アドレス信号を基に、欠陥メモリセルに代わる冗長メモリセルの行アドレスを指定するための冗長制御信号を生成する冗長制御回路であり、８９は列アドレス信号を基に、欠陥メモリセルに代わる冗長メモリセルの列アドレスを指定するための冗長制御信号を生成する冗長制御回路である。すなわち、欠陥メモリセルを指定する行アドレス信号と列アドレス信号が行アドレスバッファ８１と列アドレスバッファ８２へ入力されると、それぞれのアドレスバッファに接続される冗長制御回路８８と８９は、欠陥メモリセルに代わる冗長メモリセルのアドレスを指定するための冗長制御信号をそれぞれ生成して行デコーダ８３と列デコーダ８４へ出力する。各デコーダは、それぞれに接続されている冗長制御回路からの冗長制御信号と、それぞれに接続されているアドレスバッファからのアドレス信号とをデコードして冗長メモリセルのアドレスを指定する。無論、通常のメモリセルに対してデータの書き込みもしくは読み出しを行う場合は、冗長制御回路８８および８９からはこの通常のメモリセルのアドレスが指定される冗長制御信号が出力される。
【０００５】
９０はメモリセルに供給する内部電源を外部電源から発生させる内部電源発生回路、９１は制御信号発生回路８７からの信号を基に、自己データ損失防止動作であるセルフリフレッシュ動作を行うためのセルフリフレッシュ制御回路であり、セルフリフレッシュ動作時に行アドレスバッファ８１と列アドレスバッファ８２へのアドレス信号の入出力を制御する。
【０００６】
この従来のメモリ部１１においては、メモリセルアレイ８５を制御する周辺回路である冗長制御回路８８、８９、内部電源発生回路９０、セルフリフレッシュ制御回路９１の内部にヒューズ素子が設けられている。
【０００７】
図９は図８に示す冗長制御回路８８の内部構成の一例を示す図である。なお、冗長制御回路８９の内部構成はこの図９に示す内部構成と同様であるので、説明を省略する。
【０００８】
図９において、９０１は冗長クロック信号ＦＣＬＫに応じた冗長アドレス信号Ａ０Ｓ〜ＡｎＳを出力するアドレスプログラム回路、９０２は冗長アドレス信号Ａ０Ｓ〜ＡｎＳと行アドレス信号であるＡ０〜Ａｎを比較し、先述した冗長制御信号を出力するアドレス比較回路である。なお、冗長クロック信号ＦＣＬＫは、信号電位がＨｉｇｈレベルとＬｏｗレベルの二つの状態に周期的に変化するクロック信号である。
【０００９】
９０３はＰチャネルＭＯＳトランジスタ、９０４と９０５はＮチャネルＭＯＳトランジスタ、９０６はインバータであり、これらは、冗長クロック信号ＦＣＬＫの信号電位がＬｏｗレベルの場合には冗長アドレス信号Ａ０Ｓ〜ＡｎＳの信号電位をＨｉｇｈレベルとし、また、冗長クロック信号ＦＣＬＫの信号電位がＨｉｇｈレベルの場合には冗長アドレス信号Ａ０Ｓ〜ＡｎＳの信号電位をＬｏｗレベルとするよう構成されている。すなわち、該半導体記録装置では、冗長クロック信号ＦＣＬＫの信号電位がＬｏｗレベルの場合、ＰチャネルＭＯＳトランジスタがＯＮし、ＮチャネルＭＯＳトランジスタ９０４と９０５がＯＦＦするので、冗長アドレス信号の信号電位はＨｉｇｈレベルとなり、冗長クロック信号ＦＣＬＫの信号電位がＨｉｇｈレベルの場合、ＰチャネルＭＯＳトランジスタがＯＦＦし、ＮチャネルＭＯＳトランジスタ９０４と９０５がＯＮするので、冗長アドレス信号の信号電位はＬｏｗレベルとなる。
【００１０】
９０７は欠陥メモリセルに代えて冗長メモリセルのアドレスを指定するためのヒューズ素子であり、ここでは切断されたヒューズ素子に接続される冗長アドレス信号の信号電位がＬｏｗレベルに固定されるよう構成されている。
【００１１】
このように該冗長制御回路は、欠陥メモリセルを冗長メモリセルへ置き換えるためのヒューズ素子９０７を具備している。
アドレス比較回路９０２は、冗長アドレス信号Ａ０Ｓ〜ＡｎＳとアドレス信号Ａ０〜Ａｎのすべてが一致するときにのみ冗長制御信号の信号電位をＨｉｇｈレベルとするよう構成されている。また、これに合わせて、冗長制御信号と接続される行デコーダは、冗長制御信号の信号電位がＨｉｇｈレベルとなるときにのみ、冗長メモリセルを指定するアドレスをデコードするよう構成されている。なお、該半導体記憶装置においては、これに限らず、ある特定のアドレス信号が入力されたときのみデコーダが冗長メモリセルアドレスをデコードするように構成すればよい。
【００１２】
以上のように構成することにより、ある特定のアドレス信号（欠陥メモリセルに対応するアドレス信号）が入力された場合にのみ冗長制御信号の信号電位がＨｉｇｈレベルとなるようにヒューズ素子を切断すれば、欠陥メモリセルから冗長メモリセルへの置き換えができる。なお、該半導体記憶装置の初期検査の結果、欠陥メモリセルが存在しなかった場合は、ヒューズ素子によるメモリセルの置き換えが必要ないため、ヒューズ素子は実質使用しない。但し、該半導体記憶装置においては、ヒューズ素子を切断していないときには、冗長メモリセルへの置き換えがないよう構成されている。
【００１３】
図１０は図８に示す内部電源発生回路９０の内部構成の一例を示す図である。図１０において、１００１は外部電源電位ＶＤＤを抵抗分割して基準電位を発生させる基準電位発生回路、１００２は外部電源電位ＶＤＤを抵抗分割するための抵抗素子、１００３は実際にメモリセルへ供給される内部電源電位と、基準電位発生回路１００１が発生する基準電位との比較を行い、基準電位と内部電源電位が同電位となるように調整するコンパレータ回路である。また１００４は抵抗分割のための抵抗値を調整して基準電位の調整を行うためのヒューズ素子である。
【００１４】
基準電位発生回路１００１には、予め定められた電位の基準電位が発生するよう、外部電源電位ＶＤＤとＧＮＤ電位間に抵抗素子１００２が配置されている。
しかしながら、製造ばらつきなどにより、実際に供給される内部電源電位が目標電位とずれる場合がある。そこで、従来は、該内部電源発生回路内に設置されているヒューズ素子１００４を切断することにより、抵抗分割値を調整し、実際に供給される内部電源電位が目標電位となるようにしていた。
【００１５】
図１１は図８に示すセルフリフレッシュ制御回路９１の内部構成の一例を示す図である。図１１において、１１０１はセルフリフレッシュ信号の発生周期を設定するためのリフレッシュプログラム回路であり、プログラム信号Ｃ０〜Ｃｎをｎビットカウンタ１１０３に出力する。１１０２はセルフリフレッシュ制御信号ＩＲＡＳに応じて、例えば、セルフリフレッシュ制御信号ＩＲＡＳの信号電位がＬｏｗレベル時に発振クロックを出力し、Ｈｉｇｈレベル時には信号電位がＬｏｗレベルに固定された信号を出力する発信器である。ｎビットカウンタ１１０３は発信器１１０２の発振クロックによりカウントアップし、リフレッシュプログラム回路１１０１により設定された周期でセルフリフレッシュ信号を発生する。なお、発信クロックは、信号電位がＨｉｇｈレベルとＬｏｗレベルの二つの状態に周期的に変化するクロック信号である。
【００１６】
１１０４はＰチャネルＭＯＳトランジスタ、１１０５、１１０６はＮチャネルＭＯＳトランジスタ、１１０７はインバータであり、これらは、セルフリフレッシュ制御信号ＩＲＡＳの信号電位がＬｏｗレベルの場合にはプログラム信号の信号電位をＬｏｗレベルとし、また、セルフリフレッシュ制御信号ＩＲＡＳの信号電位がＨｉｇｈレベルの場合にはプログラム信号の信号電位をＨｉｇｈレベルとするよう構成されている。すなわち、該半導体記録装置では、セルフリフレッシュ制御信号ＩＲＡＳの信号電位がＬｏｗレベルの場合、ＰチャネルＭＯＳトランジスタ１１０４がＯＮし、ＮチャネルＭＯＳトランジスタ１１０５と１１０６がＯＦＦするので、プログラム信号の信号電位はＬｏｗレベルとなり、セルフリフレッシュ制御信号ＩＲＡＳの信号電位がＨｉｇｈレベルの場合、ＰチャネルＭＯＳトランジスタ１１０４がＯＦＦし、ＮチャネルＭＯＳトランジスタ１１０５と１１０６がＯＮするので、プログラム信号の信号電位はＨｉｇｈレベルとなる。なお、ｎビットカウンタや発信器の初期設定によっては、セルフリフレッシュ制御信号ＩＲＡＳの信号電位とプログラム信号の信号電位の関係をこの逆の関係となるように構成してもよい。
【００１７】
１１０８はリフレッシュプログラム回路１１０１で設定される周期の調整を行うヒューズ素子であり、ここでは切断されたヒューズ素子に接続されるプログラム信号の信号電位がＬｏｗレベルに固定されるよう構成されている。
【００１８】
このように該セルフリフレッシュ制御回路は、セルフリフレッシュ動作の周期を調整するためのヒューズ素子１１０８を具備している。
このメモリ部においては、消費電力削減のため、通常動作時にはｎビットカウンタが動作しないようにセルフリフレッシュ制御信号ＩＲＡＳの信号電位をＨｉｇｈレベルとし、発信器１１０２からの出力電位をＬｏｗレベルに固定する。そして、メモリ部の待機時には、セルフリフレッシュ動作を行うようにセルフリフレッシュ制御信号ＩＲＡＳの信号電位をＬｏｗレベルとし、発信器１１０２から発信クロックを出力させる。また、セルフリフレッシュ動作の周期の調整を、ヒューズ素子１１０８を切断することにより行う。
【００１９】
セルフリフレッシュ周期調整用ヒューズ素子は、さまざまな半導体記憶装置（さまざまな品種）に対応させるためのものである。すなわち、さまざまな半導体記憶装置（さまざまな品種）に対応可能なように、メモリ部は、メモリセルアレイ以外の周辺回路を同一としてメモリセルアレイのみを代えればメモリ容量の異なるメモリ部を提供できるよう設計されており、初期設定の段階で想定されていたものよりもメモリ容量が大きいメモリセルアレイが搭載されたときに周期の調整が必要となる。これは、メモリ容量が変わってもデータ保持時間は変わらないので、大容量になるにつれ、全アドレスへアクセスして全メモリセルをリフレッシュするための周期を短くする必要があるためである。
【００２０】
続いて、図１２を用いて従来の半導体記憶装置における半導体チップのウェハー処理工程終了後の初期検査を説明する。
まずテスター装置を用いて検査を行う。すなわちメモリ部のメモリセル欠陥検査、内部電源電位測定検査、セルフリフレッシュ周期測定検査を初期状態で行う。その結果、合格品と判定されたものは、そのまま良品として扱う。不合格品と判定され、かつ救済不可能と判定されたものは不良品として扱う。不合格品と判定されたものでも、救済可能と判定されたものにはヒューズトリミング（ヒューズ素子の切断加工）を行う。すなわち、メモリセルに欠陥のあるものについては、欠陥修復用冗長メモリセルへの置き換えが行われるように冗長制御回路内のヒューズ素子の切断加工を行う。また、内部電源電位が目標電位とずれているものについては、目標電位となるように内部電源発生回路内のヒューズ素子の切断加工を行う。また、初期設定されているセルフリフレッシュ周期では全メモリセルをリフレッシュできないものついては、セルフリフレッシュ周期が全メモリセルのリフレッシュを可能とする目標周期となるようにセルフリフレッシュ制御回路内のヒューズ素子の切断加工を行う。
【００２１】
その後再検査を行い、その再検査の結果、不合格品と判定されたものは不良品として扱い、合格品と判定されたものは良品として扱う。
以上のように従来の半導体記憶装置は、半導体チップのウェハー処理工程終了後の初期検査により不合格と判定されたものであっても、欠陥メモリセルの欠陥修復用冗長メモリセルへの置き換えや、内部電源電位の調整、セルフリフレッシュ周期の調整により合格品と扱えるものについては、ヒューズ素子を切断加工することで合格品となるようにしている。
【００２２】
このように従来の半導体記憶装置には必ずヒューズ素子が設置されているが、このヒューズ素子の切断加工はレーザにより行うため、レーザ照射装置の精度を考慮して隣接するヒューズ素子への影響がないように各ヒューズ素子間の距離を確保する必要があり、そのためヒューズ素子の占有面積が大きくなり、結果、半導体記憶装置のチップ面積が大きくなるという問題があった。
【００２３】
また、本来ヒューズ素子を必要としない初期検査段階で合格と判定された半導体記憶装置においても、ヒューズ素子は配置されており、製造コストを引き上げる要因となっていた。
【００２４】
さらに、ヒューズ素子の切断工程において切断が失敗した場合や、ヒューズ素子に何らかの故障があり調整がうまく行われなかった場合であっても、その半導体記憶装置は不合格として扱われるので、結果的に歩留を低下させる要因となっていた。
【００２５】
【発明が解決しようとする課題】
本発明は、上記問題点に鑑み、ヒューズ素子をモジュール化し、このヒューズモジュールを半導体記憶装置に電気的に接続して貼り付けるようにすることで（所謂、チップ・オン・チップ構造とすることで）、チップ面積の縮小を実現する半導体記憶装置を提供することを目的とする。
【００２６】
また、初期検査にて不合格と判定されたものにのみ、ヒューズモジュールを電気的に接続して貼り付けるようにすることで、製造コストの削減を実現する半導体記憶装置の欠陥メモリセル修復方法、内部電源電位調整方法、セルフリフレッシュ周期調整方法を提供することを目的とする。
【００２７】
また、合格品となるよう予め切断加工したヒューズモジュール自体を半導体記憶装置に電気的に接続して貼り付ける以前に検査し、不具合のないものを電気的に接続して貼り付けるようにすることで、歩留の向上を実現する半導体記憶装置の欠陥メモリセル修復方法、内部電源電位調整方法、セルフリフレッシュ周期調整方法を提供することを目的とする。
【００２８】
【課題を解決するための手段】
本発明の請求項１記載の半導体記憶装置は、ヒューズ素子を切断加工することにより欠陥メモリセルを冗長メモリセルへ置き換えることができる半導体記憶装置であって、当該半導体記憶装置は、前記ヒューズ素子をモジュール化したヒューズモジュールを電気的に接続して貼り付ける構成としたことを特徴とする。
【００２９】
本発明の請求項２記載の半導体記憶装置の欠陥メモリセル修復方法は、ヒューズ素子を切断加工することにより欠陥メモリセルを冗長メモリセルへ置き換える半導体記憶装置の欠陥メモリセル修復方法であって、欠陥メモリセルを冗長メモリセルへ置き換える場合、前記ヒューズ素子をモジュール化したヒューズモジュールを半導体記憶装置に電気的に接続して貼り付けた後、欠陥メモリセルが冗長メモリセルへ置き換わるように前記ヒューズ素子を切断加工することを特徴とする。
【００３０】
本発明の請求項３記載の半導体記憶装置の欠陥メモリセル修復方法は、ヒューズ素子を切断加工することにより欠陥メモリセルを冗長メモリセルへ置き換える半導体記憶装置の欠陥メモリセル修復方法であって、欠陥メモリセルを冗長メモリセルへ置き換える場合、モジュール化された前記ヒューズ素子を欠陥メモリセルが冗長メモリセルへ置き換わるように予め切断加工しておき、このヒューズモジュール自体の検査を半導体記憶装置へ電気的に接続して貼り付ける以前に行い、合格したヒューズモジュールを電気的に接続して貼り付けることを特徴とする。
【００３１】
本発明の請求項４記載の半導体記憶装置は、ヒューズ素子を切断加工することにより内部電源電位を調整できる半導体記憶装置であって、当該半導体記憶装置は、前記ヒューズ素子をモジュール化したヒューズモジュールを電気的に接続して貼り付ける構成としたことを特徴とする。
【００３２】
本発明の請求項５記載の半導体記憶装置の内部電源電位調整方法は、ヒューズ素子を切断加工することにより内部電源電位を調整する半導体記憶装置の内部電源電位調整方法であって、内部電源電位を調整する場合、前記ヒューズ素子をモジュール化したヒューズモジュールを半導体記憶装置に電気的に接続して貼り付けた後、内部電源電位が目標電位となるように前記ヒューズ素子を切断加工することを特徴とする。
【００３３】
本発明の請求項６記載の半導体記憶装置の内部電源電位調整方法は、ヒューズ素子を切断加工することにより内部電源電位を調整する半導体記憶装置の内部電源電位調整方法であって、内部電源電位を調整する場合、モジュール化された前記ヒューズ素子を内部電源電位が目標電位となるように予め切断加工しておき、このヒューズモジュール自体の検査を半導体記憶装置へ電気的に接続して貼り付ける以前に行い、合格したヒューズモジュールを電気的に接続して貼り付けることを特徴とする。
【００３４】
本発明の請求項７記載の半導体記憶装置は、ヒューズ素子を切断加工することによりセルフリフレッシュ周期を調整できる半導体記憶装置であって、当該半導体記憶装置は、前記ヒューズ素子をモジュール化したヒューズモジュールを電気的に接続して貼り付ける構成としたことを特徴とする。
【００３５】
本発明の請求項８記載の半導体記憶装置のセルフリフレッシュ周期調整方法は、ヒューズ素子を切断加工することによりセルフリフレッシュ周期を調整する半導体記憶装置のセルフリフレッシュ周期調整方法であって、セルフリフレッシュ周期を調整する場合、前記ヒューズ素子をモジュール化したヒューズモジュールを半導体記憶装置に電気的に接続して貼り付けた後、セルフリフレッシュ周期が目標周期となるように前記ヒューズ素子を切断加工することを特徴とする。
【００３６】
本発明の請求項９記載の半導体記憶装置のセルフリフレッシュ周期調整方法は、ヒューズ素子を切断加工することによりセルフリフレッシュ周期を調整する半導体記憶装置のセルフリフレッシュ周期調整方法であって、セルフリフレッシュ周期を調整する場合、モジュール化された前記ヒューズ素子をセルフリフレッシュ周期が目標周期となるように予め切断加工しておき、このヒューズモジュール自体の検査を半導体記憶装置へ電気的に接続して貼り付ける以前に行い、合格したヒューズモジュールを電気的に接続して貼り付けることを特徴とする。
【００３７】
本発明によれば、ヒューズ素子をモジュール化し、このヒューズモジュールを半導体記憶装置に電気的に接続して貼り付けるようにすることで、チップ面積の縮小を実現することができる。
【００３８】
また、初期検査にて不合格と判定されたものにのみ、ヒューズモジュールを電気的に接続して貼り付けるようにすることで、製造コストの削減を実現することができる。
【００３９】
また、半導体記憶装置に電気的に接続して貼り付ける以前にヒューズモジュール自体を検査し、不具合のないものを貼り付けるようにすることで、歩留の向上を実現することができる。
【００４０】
【発明の実施の形態】
以下、本発明による実施の一形態について、図面を参照しながら説明する。但し、本実施の形態による半導体記憶装置は一例であって、以下に説明する構成に限られるものではない。
【００４１】
本実施の形態によるチップ化された半導体記憶装置の構成の一例を図１に示す。図１において、１はメモリ部とロジック部を備える半導体記憶装置、２はデータを記憶するＤＲＡＭからなるメモリ部であり、メモリセルアレイを制御する周辺回路を備える。３はメモリ部２を制御するロジック部である。また、４はメモリ部のメモリセルアレイを制御する周辺回路調整用のヒューズモジュールであり、ヒューズ素子５、および該半導体チップと接続するための接続パッド６が設けられている。また、７は半導体チップ側の接続パッドである。
【００４２】
本実施の形態では、従来のようにメモリ部の内部に周辺回路調整用のヒューズ素子を設けず、別体のヒューズモジュールと電気的に接続して貼り付けるようにする。このように構成することで、周辺回路調整用ヒューズ素子を設置するための面積は、ヒューズモジュールの下に他の回路を配置することが可能であることから、ヒューズモジュールを電気的に接続して貼り付けるための接続パッド分のみでよくなり、従来のものに比べ半導体記憶装置のチップ面積を削減できるようになる。
【００４３】
図２に図１に示すメモリ部２の内部構成の一例を示す。図２において、２１はロジック部からの行アドレス信号を一時的に格納する行アドレスバッファ、２２はロジック部からの列アドレス信号を一時的に格納する列アドレスバッファである。２３は行アドレス信号と後述する冗長制御信号をデコードする行デコーダ、２４は列アドレス信号と後述する冗長制御信号をデコードする列デコーダであり、行デコーダ２３と列デコーダ２４により指定されたアドレスのメモリセルに対してデータの書き込みや読み出しが行われる。２５は通常のメモリセル領域と欠陥修復用の冗長メモリセル領域からなるメモリセルアレイ、２６はデコーダにより指定されたアドレスのメモリセルとデータのやり取りを行うデータ入出力バッファ、２７は行アドレスバッファ２１、列アドレスバッファ２２に対するアドレス信号の入出力、およびデータ入出力バッファ２６に対するデータの入出力をロジック部からの制御信号を基に制御する制御信号発生回路である。
【００４４】
メモリセルアレイ２５内の欠陥修復用の冗長メモリセルは、通常のメモリセルに欠陥があったとき、そのメモリセルに代えて使用するためのものであり、２８は行アドレス信号を基に、欠陥メモリセルに代わる冗長メモリセルの行アドレスを指定するための冗長制御信号を生成する冗長制御回路であり、２９は列アドレス信号を基に、欠陥メモリセルに代わる冗長メモリセルの列アドレスを指定するための冗長制御信号を生成する冗長制御回路である。
【００４５】
これら冗長制御回路は、欠陥メモリセルと欠陥修復用冗長メモリセルとを置き換えるためのヒューズモジュールと接続可能となっており、初期検査の結果、欠陥メモリセルが検出されたときには、これに代わる冗長メモリセルのアドレスを指定するためにこのヒューズモジュールと接続される。
【００４６】
ヒューズモジュールと接続された冗長制御回路２８と２９は、欠陥メモリセルを指定する行アドレス信号と列アドレス信号から欠陥メモリセルに代わる冗長メモリセルのアドレスを指定するための冗長制御信号をそれぞれ生成し、行デコーダ２３と列デコーダ２４へ出力する。各デコーダは、それぞれに接続されている冗長制御回路からの冗長制御信号と、それぞれに接続されているアドレスバッファからのアドレス信号とをデコードして冗長メモリセルのアドレスを指定する。無論、通常のメモリセルに対してデータの書き込みもしくは読み出しを行う場合は、冗長制御回路２８および２９からはこの通常のメモリセルのアドレスが指定される冗長制御信号が出力される。
【００４７】
３０はメモリセルに供給する内部電源を外部電源から発生させる内部電源発生回路であり、内部電源電位調整用のヒューズモジュールと接続可能となっており、初期検査の結果、実際の内部電源電位と目標電位間にずれが検出されたときには、目標電位と合致させるためにこのヒューズモジュールと接続される。
【００４８】
３１は制御信号発生回路２７からの信号を基に、自己データ損失防止動作であるセルフリフレッシュ動作を行うためのセルフリフレッシュ制御回路であり、セルフリフレッシュ動作時に行アドレスバッファ２１と列アドレスバッファ２２へのアドレス信号の入出力を制御する。
【００４９】
このセルフリフレッシュ制御回路３１は、セルフリフレッシュ周期調整用のヒューズモジュールと接続可能となっており、初期検査の結果、メモリ容量との関係からセルフリフレッシュ周期を変更する必要があるときには、全メモリセルをリフレッシュする周期（目標周期）となるようにセルフリフレッシュ周期を調整するためのヒューズモジュールと接続される。
【００５０】
以上のように、メモリセルアレイ２５を制御する周辺回路である冗長制御回路２８、２９、内部電源発生回路３０、セルフリフレッシュ制御回路３１は、メモリ部外部のヒューズモジュールと接続可能となっている。なお、ヒューズモジュールは、各回路それぞれに対して設けるようにしてもよいし、各回路共通のものを１つ設けるようにしてもよい。
【００５１】
図３は図２に示す冗長制御回路２８の内部構成の一例を示す図である。なお、冗長制御回路２９の内部構成はこの図３に示す内部構成と同様であるので、説明を省略する。
【００５２】
図３において、３０１は冗長クロック信号ＦＣＬＫに応じた冗長アドレス信号Ａ０Ｓ〜ＡｎＳを出力するアドレスプログラム回路、３０２は冗長アドレス信号Ａ０Ｓ〜ＡｎＳと行アドレス信号であるＡ０〜Ａｎを比較し、先述した冗長制御信号を出力するアドレス比較回路である。なお、冗長クロック信号ＦＣＬＫは、信号電位がＨｉｇｈレベルとＬｏｗレベルの二つの状態に周期的に変化するクロック信号である。
【００５３】
３０３はＰチャネルＭＯＳトランジスタ、３０４と３０５はＮチャネルＭＯＳトランジスタ、３０６はインバータであり、これらは、半導体チップの初期検査時、すなわち欠陥メモリセルを欠陥修復用冗長メモリセルに置き換えるためのヒューズモジュール４がアドレスプログラム回路３０１に未接続のときには、冗長アドレス信号Ａ０Ｓ〜ＡｎＳの信号電位をＬｏｗレベルに固定するよう構成されている。
【００５４】
また、ヒューズモジュール４が接続されている場合であって、冗長クロック信号ＦＣＬＫの信号電位がＬｏｗレベルの場合には冗長アドレス信号Ａ０Ｓ〜ＡｎＳの信号電位をＨｉｇｈレベルとし、また、冗長クロック信号ＦＣＬＫの信号電位がＨｉｇｈレベルの場合には冗長アドレス信号Ａ０Ｓ〜ＡｎＳの信号電位をＬｏｗレベルとするよう構成されている。すなわち、該半導体記録装置では、ヒューズモジュール４が接続されている場合であって、冗長クロック信号ＦＣＬＫの信号電位がＬｏｗレベルの場合、ＰチャネルＭＯＳトランジスタ３０３がＯＮし、ＮチャネルＭＯＳトランジスタ３０４と３０５がＯＦＦするので、冗長アドレス信号の信号電位はＨｉｇｈレベルとなり、冗長クロック信号ＦＣＬＫの信号電位がＨｉｇｈレベルの場合、ＰチャネルＭＯＳトランジスタ３０３がＯＦＦし、ＮチャネルＭＯＳトランジスタ３０４と３０５がＯＮするので、冗長アドレス信号の信号電位はＬｏｗレベルとなる。
【００５５】
また、ヒューズモジュール４が接続されている場合であって、ヒューズ素子５が切断されていた場合、その切断されたヒューズ素子に接続される冗長アドレス信号の信号電位がＬｏｗレベルに固定されるよう構成されている。
【００５６】
アドレス比較回路３０２は、冗長アドレス信号Ａ０Ｓ〜ＡｎＳとアドレス信号Ａ０〜Ａｎのすべてが一致するときにのみ冗長制御信号の信号電位をＨｉｇｈレベルとするよう構成されている。また、これに合わせて、冗長制御信号と接続される行デコーダは、冗長制御信号の信号電位がＨｉｇｈレベルとなるときにのみ、冗長メモリセルを指定するアドレスをデコードするよう構成されている。なお、該半導体記憶装置においては、これに限らず、ある特定のアドレス信号が入力されたときのみデコーダが冗長メモリセルアドレスをデコードするように構成すればよい。
【００５７】
以上のように構成することにより、ある特定のアドレス信号（欠陥メモリセルに対応するアドレス信号）が入力された場合にのみ冗長制御信号の信号電位がＨｉｇｈレベルとなるようにヒューズ素子を切断すれば、欠陥メモリセルから冗長メモリセルへの置き換えができる。
【００５８】
このように該冗長制御回路には、欠陥メモリセルを欠陥修復用の冗長メモリセルに置き換えるときのみヒューズモジュールが接続される。すなわち、該半導体記憶装置の初期検査の結果欠陥メモリセルが存在しなかった場合には、ヒューズモジュールは必要ないので、接続しない。
【００５９】
このように該半導体記憶装置では、初期検査合格のもの（欠陥メモリセルが存在しないもの）についてはヒューズモジュールを接続しないので、このときには、ヒューズモジュール自体のコストを削減できる。すなわち、従来のものと比べてヒューズ素子分のコストを削減できる。
【００６０】
図４は図２に示す内部電源発生回路３０の内部構成の一例を示す図である。図４において、４０１は外部電源電位ＶＤＤを抵抗分割して基準電位を発生させる基準電位発生回路、４０２は外部電源電位ＶＤＤを抵抗分割するための抵抗素子、４０３は実際にメモリセルへ供給される内部電源電位と、基準電位発生回路４０１が発生する基準電位との比較を行い、基準電位と内部電源電位が同電位となるように調整するコンパレータ回路である。また内部電源電位の調整を行うときには、ヒューズモジュール４と接続してヒューズ素子５を切断することにより抵抗分割のための抵抗値を変更して調整する。すなわち、基準電位発生回路４０１には、予め定められた電位の基準電位が発生するよう、外部電源電位ＶＤＤとＧＮＤ電位間に抵抗素子４０２が配置されているが、製造ばらつきなどにより、実際に供給される内部電源電位が目標電位とずれる場合がある。そこで、ヒューズ素子４を切断することにより、実際に供給される内部電源電位が目標電位となるようにする。
【００６１】
但し、従来は、予めヒューズ素子が半導体チップに配置されていたため、ヒューズ素子を切断することにより総抵抗値を増やして基準電位調整を行っていたが、該半導体記憶装置では、ヒューズモジュールを接続しない状態が総抵抗値の最大であり、抵抗素子にヒューズ素子を接続することにより総抵抗値を減らし、抵抗分割比を変更することで調整を行うようにする。
【００６２】
このように該内部電源発生回路には、内部電源電位を調整する必要があるときのみヒューズモジュールが接続される。すなわち、該半導体記憶装置の初期検査の結果内部電源電位が目標電位であった場合には、ヒューズモジュールは必要ないので、接続しない。
【００６３】
このように該半導体記憶装置では、初期検査合格のもの（内部電源電位が目標電位のもの）についてはヒューズモジュールを接続しないので、このときには、ヒューズモジュール自体のコストを削減できる。すなわち、従来のものと比べてヒューズ素子分のコストを削減できる。
【００６４】
図５は図２に示すセルフリフレッシュ制御回路３１の内部構成の一例を示す図である。図５において、５０１はセルフリフレッシュ信号の発生周期を設定するためのリフレッシュプログラム回路であり、プログラム信号Ｃ０〜Ｃｎをｎビットカウンタ５０３に出力する。５０２はセルフリフレッシュ制御信号ＩＲＡＳに応じて、例えば、セルフリフレッシュ制御信号ＩＲＡＳの信号電位がＬｏｗレベル時に発振クロックを出力し、Ｈｉｇｈレベル時には信号電位がＬｏｗレベルに固定された信号を出力する発信器である。ｎビットカウンタ５０３は発信器５０２の発振クロックによりカウントアップし、リフレッシュプログラム回路５０１により設定された周期でセルフリフレッシュ信号を発生する。なお、発信クロックは、信号電位がＨｉｇｈレベルとＬｏｗレベルの二つの状態に周期的に変化するクロック信号である。
【００６５】
５０４はＰチャネルＭＯＳトランジスタ、５０５、５０６はＮチャネルＭＯＳトランジスタ、５０７はインバータであり、これらは、半導体チップの初期検査時、すなわちセルフリフレッシュ周期調整用のヒューズモジュール４がリフレッシュプログラム回路５０１に未接続のときには、プログラム信号Ｃ０〜Ｃｎの信号電位をＨｉｇｈレベルに固定するよう構成されている。なお、ｎビットカウンタや発信器の初期設定によっては、インバータ５０７への入力をプログラム信号Ｃ０〜Ｃｎとし、プログラム信号Ｃ０〜Ｃｎの信号電位をＬｏｗレベルに固定するよう構成してもよい。
【００６６】
また、ヒューズモジュール４が接続されている場合であって、セルフリフレッシュ制御信号ＩＲＡＳの信号電位がＬｏｗレベルの場合にはプログラム信号の信号電位をＬｏｗレベルとし、また、セルフリフレッシュ制御信号ＩＲＡＳの信号電位がＨｉｇｈレベルの場合にはプログラム信号の信号電位をＨｉｇｈレベルとするよう構成されている。すなわち、該半導体記録装置では、ヒューズモジュール４が接続されている場合であって、セルフリフレッシュ制御信号ＩＲＡＳの信号電位がＬｏｗレベルの場合、ＰチャネルＭＯＳトランジスタ５０４がＯＮし、ＮチャネルＭＯＳトランジスタ５０５と５０６がＯＦＦするので、プログラム信号の信号電位はＬｏｗレベルとなり、セルフリフレッシュ制御信号ＩＲＡＳの信号電位がＨｉｇｈレベルの場合、ＰチャネルＭＯＳトランジスタ５０４がＯＦＦし、ＮチャネルＭＯＳトランジスタ５０５と５０６がＯＮするので、プログラム信号の信号電位はＨｉｇｈレベルとなる。なお、ｎビットカウンタや発信器の初期設定によっては、セルフリフレッシュ制御信号ＩＲＡＳの信号電位とプログラム信号の信号電位の関係をこの逆の関係となるように構成してもよい。
【００６７】
また、ヒューズモジュール４が接続されている場合であって、セルフリフレッシュ周期調整用のヒューズ素子５が切断されていた場合、その切断されたヒューズ素子に接続される冗長アドレス信号の信号電位がＨｉｇｈレベルに固定されるよう構成されている。
【００６８】
このメモリ部においては、消費電力削減のため、通常動作時にはｎビットカウンタが動作しないようにセルフリフレッシュ制御信号ＩＲＡＳの信号電位をＨｉｇｈレベルとし、発信器５０２からの出力電位をＬｏｗレベルに固定する。そして、メモリ部の待機時には、セルフリフレッシュ動作を行うようにセルフリフレッシュ制御信号ＩＲＡＳの信号電位をＬｏｗレベルとし、発信器５０２から発信クロックを出力させる。
【００６９】
また、半導体チップの初期検査の結果、セルフリフレッシュ動作の周期を調整する必要があるときには、ヒューズモジュールを接続し、ヒューズ素子を切断して調整する。
【００７０】
メモリ部は、さまざまな半導体記憶装置（さまざまな品種）に対応可能なように、メモリセルアレイ以外の周辺回路を同一としてメモリセルアレイのみを代えればメモリ容量の異なるメモリ部を提供できるよう設計されており、初期設定の段階で想定されていたものよりもメモリ容量が大きいメモリセルアレイが搭載されたときに周期の調整が必要となる。これは、メモリ容量が変わってもデータ保持時間は変わらないので、大容量になるにつれ、全アドレスへアクセスして全メモリセルをリフレッシュするための周期を短くする必要があるためである。
【００７１】
このように該セルフリフレッシュ制御回路は、全メモリセルをリフレッシュするためにセルフリフレッシュ周期を調整し、目標とする周期（目標周期）と一致させる必要があるときのみヒューズモジュールが接続される。すなわち、該半導体記憶装置の初期検査の結果セルフリフレッシュ周期の調整が必要ない場合には、ヒューズモジュールは必要ないので、接続しない。
【００７２】
このように該半導体記憶装置では、初期検査合格のもの（セルフリフレッシュ周期の調整が必要ないもの）についてはヒューズモジュールを接続しないので、このときには、ヒューズモジュール自体のコストを削減できる。すなわち、従来のものと比べてヒューズ素子分のコストを削減できる。
【００７３】
続いて、図６を用いて該半導体記憶装置における半導体チップのウェハー処理工程終了後の初期検査を説明する。
まずテスター装置を用い検査を行う。すなわちメモリ部のメモリセル欠陥検査、内部電源電位測定検査、セルフリフレッシュ周期測定検査を初期状態で行う。その結果、合格品と判定されたものにはヒューズモジュールを貼り付けずにそのまま良品として扱う。不合格品と判定され、かつ救済不可能と判定されたものは不良品として扱う。不合格品と判定されたものでも、救済可能と判定されたものにはヒューズモジュールを電気的に接続して貼り付け（半導体記憶装置とチップ・オン・チップ構造となるようにヒューズモジュールを接続して）、ヒューズトリミング（ヒューズ素子の切断）を行い、再検査を行う。すなわち、メモリセルに欠陥のあるものについては、ヒューズモジュールを電気的に接続して貼り付け、欠陥修復用冗長メモリセルへの置き換えが行われるようにヒューズトリミングを行う。また、内部電源電位が目標電位とずれているものについては、ヒューズモジュールを電気的に接続して貼り付け、目標電位となるようにヒューズトリミングを行う。また、初期設定されているセルフリフレッシュ周期では全メモリセルをリフレッシュできないものついては、ヒューズモジュールを電気的に接続して貼り付け、セルフリフレッシュ周期が全メモリセルのリフレッシュを可能とする目標周期となるようにヒューズトリミングを行う。但し、ヒューズモジュールは、冗長制御回路、内部電源発生回路、セルフリフレッシュ制御回路それぞれに個別のものを接続する構成でもよいし、初期検査の結果を応じたヒューズモジュールを１つ接続する構成でもよい。
【００７４】
再検査の結果、再び救済可能と判定されたものは、ヒューズトリミング時の不具合と考えられるので、再度ヒューズモジュールを電気的に接続して貼り付け直し、再検査を行う。合格品と判定されたものは良品として扱う。このように、ヒューズトリミング時の不具合による不良品を、ヒューズモジュールを交換することで良品にできるので、半導体チップの歩留を向上させることができる。
【００７５】
また、半導体記憶装置へ電気的に接続して貼り付ける前に、検査結果に応じてヒューズ素子を予め切断加工し、このヒューズモジュール自体を検査し、切断不具合品を取り除いておくことで、歩留を向上させるとともに、ヒューズモジュール交換のコスト削減を図ることができる。
【００７６】
以上のような検査方法とすることにより、本体である半導体チップにヒューズ素子を配置しなくてよく、ヒューズモジュール接続のためのパッドだけの配置になるのでチップ面積縮小の効果がある。また、初期検査で合格したチップに対してはヒューズモジュールが不要になるのでヒューズモジュール自体のコスト削減や、貼り付けコストの削減、歩留向上の効果がある。
【００７７】
なお、メモリ部をＤＲＡＭとしたが、無論、ＳＲＡＭやフラッシュメモリ等でも構わない。
以上説明したように、本実施の形態によれば、欠陥メモリセルと冗長メモリセルの置き換え、内部電源電位の調整、およびセルフリフレッシュの周期の調整のために必要なヒューズ素子をモジュール化し、半導体記憶装置本体と電気的に接続して貼り付ける構成にすることで、半導体記憶装置本体には、占有面積が大きいヒューズ素子を配置することなく、ヒューズモジュール接続のための接続パッドのみを配置すればよいので、半導体チップの面積を縮小できる。また、ヒューズトリミング不良の場合は、ヒューズモジュールを交換できるので、歩留向上につながる。また、ヒューズモジュール自体を予め検査して切断不具合品を取り除いておくようにしておけは、さらに歩留向上につながる。加えて、初期検査で合格のものについては、ヒューズモジュールを電気的に接続して貼り付ける必要がないので、コスト削減の効果がある。
【００７８】
【発明の効果】
本発明によれば、ヒューズ素子をモジュール化し、このヒューズモジュールを半導体記憶装置に電気的に接続して貼り付けるようにすることで、チップ面積の縮小を実現することができる。
【００７９】
また、初期検査にて不合格と判定されたものにのみ、ヒューズモジュールを電気的に接続して貼り付けるようにすることで、製造コストの削減を実現することができる。
【００８０】
また、半導体記憶装置に電気的に接続して貼り付ける以前にヒューズモジュール自体を検査し、不具合のないものを貼り付けるようにすることで、歩留の向上を実現することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態による半導体記憶装置の構成の一例を示すブロック図
【図２】本発明の実施の形態による半導体記憶装置におけるメモリ部の内部構成の一例を示すブロック図
【図３】本発明の実施の形態による半導体記憶装置における冗長制御回路の内部構成の一例を示すブロック図
【図４】本発明の実施の形態による半導体記憶装置における内部電源発生回路の内部構成の一例を示すブロック図
【図５】本発明の実施の形態による半導体記憶装置におけるセルフリフレッシュ制御回路の内部構成の一例を示すブロック図
【図６】本発明の実施の形態による半導体記憶装置における半導体チップのウェハー処理工程終了後の初期検査のフロー図
【図７】従来の半導体記憶装置の構成の一例を示すブロック図
【図８】従来の半導体記憶装置におけるメモリ部の内部構成の一例を示すブロック図
【図９】従来の半導体記憶装置における冗長制御回路の内部構成の一例を示すブロック図
【図１０】従来の半導体記憶装置における内部電源発生回路の内部構成の一例を示すブロック図
【図１１】従来の半導体記憶装置におけるセルフリフレッシュ制御回路の内部構成の一例を示すブロック図
【図１２】従来の半導体記憶装置における半導体チップのウェハー処理工程終了後の初期検査のフロー図
【符号の説明】
１、１０　　　半導体チップ、
２、１１　　　メモリ部
３、１２　　　ロジック部
４　　　ヒューズモジュール
５　　　ヒューズ素子
６、７　　　接続パッド
２１、８１　　　行アドレスバッファ
２２、８２　　　列アドレスバッファ
２３、８３　　　行デコーダ
２４、８４　　　列デコーダ
２５、８５　　　メモリセルアレイ
２６、８６　　　データ入出力バッファ
２７、８７　　　制御信号発生回路
２８、２９、８８、８９　　　冗長制御回路
３０、９０　　　内部電源発生回路
３１、９１　　　セルフリフレッシュ制御回路
３０１、９０１　　　アドレスプログラム回路
３０２、９０２　　　アドレス比較回路
３０３、９０３　　　ＰチャンネルＭＯＳトランジスタ
３０４、３０５、９０４、９０５　　　ＮチャンネルＭＯＳトランジスタ
３０６、９０６　　　インバータ
９０７、１００４、１１０８　　　ヒューズ素子
４０１、１００１　　　基準電位発生回路
４０２、１００２　　　抵抗素子
４０３、１００３　　　コンパレータ回路
５０１、１１０１　　　リフレッシュプログラム回路
５０２、１１０２　　　発信器
５０３、１１０３　　　ｎビットカウンタ
５０４、１１０４　　　ＰチャンネルＭＯＳトランジスタ
５０５、５０６、１１０５、１１０６　　　ＮチャンネルＭＯＳトランジスタ
５０７、１１０７　　　インバータ
【図１】
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【図２】
2004119458.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
2004119458.tif 000010
【図９】
2004119458.tif 000011
【図１０】
2004119458.tif 000012
【図１１】
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【図１２】
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