(57)【要約】【課題】導通損失低減効果を高め、装置効率の向上や小形軽量化を可能とする。【解決手段】絶縁形ＤＣ／ＤＣコンバータの２次側に整流手段として設けられるＭＯＳＦＥＴ１０８（１０９）を制御する場合に、１０８（１０９）のドレインに第１のダイオードのカソードを接続し、そのアノードと１０８（１０９）のソースとの間に抵抗３を接続してその両端電圧を検出する。この両端電圧を第１〜第３の比較手段５，７，９によりそれぞれ第１〜第３基準値と比較することで、ゲート電圧の印加タイミングから零に低下させるまでの期間を第１の保持手段１０で検出し、その出力と１０８（１０９）のオフ状態を検出する第２の保持手段１２の出力とからゲート電圧を生成することにより、１０８（１０９）に負の電流が流れる殆どの期間でゲート電圧を発生できるようにし、導通損失を低減する。【選択図】        図２
2004208407.tif 000002
【特許請求の範囲】
【請求項１】
絶縁形ＤＣ／ＤＣコンバータの２次側に整流手段としてＭＯＳＦＥＴを用い、このＭＯＳＦＥＴのソースからドレインに向かって電流が流れる期間に、ＭＯＳＦＥＴのゲート・ソース間にゲート電圧を印加するための同期整流用ＭＯＳＦＥＴの制御回路において、
第１の電流供給手段と、
この第１の電流供給手段の出力側にアノードが接続され、そのカソードが前記ＭＯＳＦＥＴのドレインに接続された第１のダイオードと、
この第１のダイオードのアノードとＭＯＳＦＥＴのソースとの間に接続された抵抗と、
この抵抗の両端電圧を第１の基準電圧と比較する第１の電圧比較手段と、
前記抵抗の両端電圧を第２の基準電圧と比較する第２の電圧比較手段と、
前記抵抗の両端電圧を第３の基準電圧と比較する第３の電圧比較手段と、
前記第１の電圧比較手段の出力変化のタイミングから、前記第２の電圧比較手段の出力変化のタイミングまでの間所定の信号を保持する第１の保持手段と、
前記第２の電圧比較手段の出力変化のタイミングから、前記第３の電圧比較手段の出力変化のタイミングまでの間所定の信号を保持する第２の保持手段と、
前記第１の保持手段と第２の保持手段の各出力の論理積信号を増幅したものをゲート電圧としてＭＯＳＦＥＴのゲート・ソース間に印加するゲート駆動手段と、
を設けたことを特徴とする同期整流用ＭＯＳＦＥＴの制御回路。
【請求項２】
前記第１の基準電圧を、第２の電流供給手段から第２のダイオードに電流を流したときに発生する順電圧降下とし、
前記第２の基準電圧を、第３の電流供給手段から第３のダイオードに電流を流したときに発生する順電圧降下とすることを特徴とする請求項１に記載の同期整流用ＭＯＳＦＥＴの制御回路。
【請求項３】
前記第１のダイオード，第２のダイオードおよび第３のダイオードの順方向温度特性をほぼ同じにすることを特徴とする請求項２に記載の同期整流用ＭＯＳＦＥＴの制御回路。
【請求項４】
前記制御回路は、前記同期整流用ＭＯＳＦＥＴのチップ上に実装されるＩＣチップであることを特徴とする請求項１ないし３のいずれかに記載の同期整流用ＭＯＳＦＥＴの制御回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、スイッチング電源などの出力電流を整流または還流させるために用いられる同期整流用ＭＯＳＦＥＴの制御回路に関する。
【０００２】
【従来の技術】
絶縁形ＤＣ／ＤＣコンバータの２次側の整流手段としてＭＯＳＦＥＴを用いた同期整流回路では、同期整流用ＭＯＳＦＥＴのゲート・ソース間に、絶縁トランスに発生する電圧を印加して駆動するものが知られている。
図１０はフォワードコンバータの２次側に同期整流回路を接続し、絶縁トランスに発生する電圧を印加して駆動する従来例（非特許文献１参照）を示すもので、図１１は図１０の回路動作を説明するためのタイミングチャートである。
【０００３】
図１０において、１０１は直流電源、１０２はＭＯＳＦＥＴ、１０３は絶縁トランス、１０４はダイオード、１０５はＭＯＳＦＥＴ１０２の制御回路、１０６は平滑リアクトル、１０７は平滑コンデンサ、Ｎ1，Ｎ2，Ｎ3はそれぞれ絶縁トランス１０３の１次巻線，２次巻線，３次巻線を示す（これらの巻数もＮ1，Ｎ2，Ｎ3とする）。なお、平滑コンデンサ１０７の両端には図示されない負荷が接続される。
【０００４】
図１０，図１１に示すように、ＭＯＳＦＥＴ１０２は出力電圧が一定となるように、制御回路１０５によってオン，オフ制御される。図１１の期間▲１▼でＭＯＳＦＥＴ１０２がオンすると、絶縁トランス１０３の１次巻線Ｎ1には直流電源電圧Ｖｉｎが印加される。また、２次巻線Ｎ2には、１次巻線電圧ＶP1に対して（Ｎ2／Ｎ1）倍の電圧が発生し、ＭＯＳＦＥＴ１０８を介して平滑リアクトル１０６にエネルギーを蓄積しつつ、負荷側にエネルギーを放出する。このとき、ＭＯＳＦＥＴ１０８のゲートに絶縁トランス１０３の２次巻線に発生する電圧が印加されることから、ＭＯＳＦＥＴ１０８はオン抵抗と同じ抵抗性を示すため、電圧降下が小さくなり、導通損失を低く抑えることができる。また、絶縁トランス１０３の励磁インダクタンス（図示なし）には励磁電流Ｉm1が流れる。
【０００５】
ＭＯＳＦＥＴ１０２がオフすると、図１１の期間▲２▼に、絶縁トランス１０３の励磁インダクタンスに蓄積された励磁エネルギーを、絶縁トランス１０３の３次巻線Ｎ3からダイオード１０４を介して直流電源１０１に放出する。また、絶縁トランス１０３の２次巻線Ｎ2には、１次巻線電圧に対して−（Ｎ2／Ｎ1）倍の電圧が発生する。この際、絶縁トランス１０３の２次巻線Ｎ2の電圧が、ＭＯＳＦＥＴ１０８のゲートしきい値以下になった時点で、ＭＯＳＦＥＴ１０８のボディダイオード（図示なし）に電流が転流し、さらに、絶縁トランス１０３の２次巻線Ｎ2の電圧が零以下になると、ＭＯＳＦＥＴ１０８のボディダイオードに逆電圧が印加されて阻止状態となるため、平滑リアクトル１０６に流れていた電流がＭＯＳＦＥＴ１０９のボディダイオード（図示なし）に転流する。また、ＭＯＳＦＥＴ１０８の電圧がＭＯＳＦＥＴ１０９のゲートしきい値を越えた時点で、ＭＯＳＦＥＴ１０９はオン抵抗と同じ抵抗性を示すため、電圧降下が小さくなり、導通損失を低く抑えることができる。平滑リアクトル１０６に蓄積された励磁エネルギーは、ＭＯＳＦＥＴ１０９を介して負荷側に放出される。
【０００６】
図１１の期間▲３▼で励磁電流Ｉm1が零になると、絶縁トランス１０３の励磁インダクタンスに蓄積されていた励磁エネルギーは完全に放出される。ダイオード１０４には逆電圧が印加されてオフし、絶縁トランス１０３の１次巻線電圧ＶP1は零となる。このとき、絶縁トランス１０３の２次巻線Ｎ2の電圧が、ＭＯＳＦＥＴ１０９のゲートしきい値以下になった時点で、平滑リアクトル１０６に流れていた電流は、ＭＯＳＦＥＴ１０９のボディダイオードとＭＯＳＦＥＴ１０８のボディダイオードとに分流して流れる。ＭＯＳＦＥＴ１０８には絶縁トランス１０３の２次巻線Ｎ2が接続されており、インピーダンスがＭＯＳＦＥＴ１０９より大きいため、ＭＯＳＦＥＴ１０８に流れる電流は僅かである。この経路で、平滑リアクトル１０６に蓄積されていたエネルギーは負荷側に放出される。
【０００７】
次に、再度ＭＯＳＦＥＴ１０２がオンすると、絶縁トランス１０３の２次巻線Ｎ2には１次巻線電圧ＶP1に対して（Ｎ2／Ｎ1）倍の電圧が発生し、ＭＯＳＦＥＴ１０９のボディダイオードに逆電圧が印加されるため阻止状態となり、リアクトル１０６に流れていた電流が全てＭＯＳＦＥＴ１０８のボディダイオードに転流する。また、ＭＯＳＦＥＴ１０８のゲートには、絶縁トランス１０３の２次巻線Ｎ2に発生する電圧が印加されることから、ＭＯＳＦＥＴ１０８はオン抵抗と同じ抵抗性を示すため、電圧降下が小さくなり、導通損失を低く抑えることができる。
以後、期間▲１▼から▲３▼を繰り返す。
このように、絶縁トランス１０３の２次巻線Ｎ2に発生する電圧をＭＯＳＦＥＴ１０８とＭＯＳＦＥＴ１０９のゲートに印加することで、導通損失を低減できる。図１１の斜線部が導通損失を低減できる期間となる。
【０００８】
【非特許文献１】
番場  重輝「絶縁形ＤＣ／ＤＣコンバータ同期整流の技術動向」日本能率協会、２００１スイッチング電源シンポジウム、２００１年４月２５日、ｐ．Ｂ１−１−１〜Ｂ１−１−８
【０００９】
【発明が解決しようとする課題】
図１０のような従来回路では、図１１の期間▲３▼においてＭＯＳＦＥＴ１０９にゲート信号が印加されない期間が発生し（ＶS1参照）、導通損失の低減効果が小さくなる。これにより、装置全体としての効率が低下し、また、発熱に対する冷却能力を多く必要として冷却装置が大型化し、ひいては装置全体の小型軽量化を損なうと言う問題がある。
また、直流電源１０１の電圧範囲が広い場合には、ゲートに印加される電圧は直流電源１０１の電圧に比例するため、ゲート電圧が低下した場合にはオン抵抗が増加して導通損失が増加したり、ゲート電圧が増加した場合にはゲート駆動損失の増大や、ゲート電圧最大定格を上回り、ＭＯＳＦＥＴの破壊につながるという問題もある。
したがって、この発明の課題は、ＭＯＳＦＥＴに電流が流れる期間の殆どで適正なゲート電圧を印加して導通損失低減効果を高め、装置効率の向上や小型軽量化を図ることにある。
【００１０】
【課題を解決するための手段】
このような課題を解決するため、請求項１の発明では、同期整流用ＭＯＳＦＥＴのドレインに第１のダイオードのカソードを接続し、第１のダイオードのアノードには第１の電流供給手段を接続するとともに、第１のダイオードのアノードと接地との間には抵抗を接続してその両端電圧を検出する。この抵抗の両端電圧は、同期整流用ＭＯＳＦＥＴに電流が流れたときの電圧降下に従って変化する。そこで、抵抗両端の電圧と第１の基準電圧との大小関係を第１の電圧比較手段により比較して、ゲート電圧を印加するタイミングを検出し、抵抗の両端電圧と第２の基準電圧との大小関係を第２の電圧比較手段により比較して、ゲート電圧を零に低下させるタイミングを検出する。また、ゲート電圧を印加するタイミングからゲート電圧を零に低下させるタイミングまでの間信号を保持する第１の保持手段と、抵抗の両端電圧と第３の基準電圧との大小関係を第３の電圧比較手段により比較して、同期整流用ＭＯＳＦＥＴがオフ状態か否かを検出し、一旦ゲート電圧を零まで低下させるタイミングを検出したら、ＭＯＳＦＥＴがオフ状態になるまでゲート電圧を印加しないように信号を保持する第２の保持手段とを設け、第１の保持手段と第２の保持手段の各出力の論理積信号を増幅し、ゲート駆動手段によりＭＯＳＦＥＴのゲート・ソース間にゲート電圧を印加することにより、第１の基準電圧の値と第２の基準電圧の値で決まる電流レベルを基準にして、ＭＯＳＦＥＴのゲートを駆動するタイミングを得ることを特徴としている。
従って、基準電圧となる電流レベルを小さく設定することで、ＭＯＳＦＥＴに電流が流れる期間の殆どでゲート電圧を印加することができる。さらに、ゲート電圧は、ゲート駆動手段の電源電圧レベル（図示なし）となるため、最適なゲート電圧値で駆動することが可能となり、図１０に示す従来例よりも導通損失を低減することが可能となる。
【００１１】
前記第１の基準電圧として、第２の電流供給手段により電流が供給される第２のダイオードの順電圧降下を用い、また第２の基準電圧として、第３の電流供給手段により電流が供給される第３のダイオードの順電圧降下を用いることで、第１のダイオードの温度−順電圧特性を補償し、電流検出精度を高める（請求項２の発明）。
また、第１のダイオード，第２のダイオードおよび第３のダイオードの順方向温度特性（温度に対する順方向電流電圧−特性）をほぼ同じとすることで、さらに電流検出精度を高めるようにする（請求項３の発明）。
前記制御回路をＩＣチップ化してＭＯＳＦＥＴチップ上に実装することで、装置の部品点数の削減や部品実装面積の低減による装置の小型化を実現する（請求項４の発明）。
【００１２】
【発明の実施の形態】
図１はこの発明の第１の実施の形態を示す全体構成図である。
図示のように、この同期整流回路は、２つの同期整流用ＭＯＳＦＥＴ１０８，１０９の各電極（ゲート，ソース，ドレイン）間に、制御回路１１０を接続して構成される。
図２に、図１の制御回路の具体例を示す。
図２において、第１のダイオード１はＭＯＳＦＥＴ１０８（１０９）がオフ状態のときに、制御回路１１０ａの内部の信号系に高電位が印加されるのを防ぐブロッキングダイオードである。この第１ダイオード１のアノードは第１の電流供給手段２に接続され、カソードはＭＯＳＦＥＴ１０８（１０９）のドレインに接続されている。電流供給手段２はダイオード１および抵抗３に電流を供給する電流源、または電源と抵抗との直列回路等によって構成される。
【００１３】
第１の電圧比較手段５は、電流供給手段２に接続された抵抗３の両端電圧Ｖ1と第１の基準電圧Ｖref1との大小比較をして、ＭＯＳＦＥＴ１０８（１０９）のゲート電圧を印加するタイミング信号を生成する。また、第２の電圧比較手段７は、抵抗３の両端電圧Ｖ1と第２の基準電圧Ｖref2との大小比較をして、ＭＯＳＦＥＴ１０８（１０９）のゲート電圧を零まで低下させるタイミング信号を生成する。ＲＳフリップフロップ回路１０は、ＭＯＳＦＥＴ１０８（１０９）のゲート電圧を印加するタイミングから、ゲート電圧を零まで低下させるタイミングまでハイ（Ｈ）レベル信号を保持する。また、第３の電圧比較手段９は、抵抗３の両端電圧Ｖ1と第２の基準電圧Ｖref3との大小比較をして、ＭＯＳＦＥＴ１０８（１０９）がオフ状態か否かを検出する。
【００１４】
ＲＳフリップフロップ回路１１は、ＭＯＳＦＥＴ１０８（１０９）にゲート電圧を印加するタイミングから、ＭＯＳＦＥＴ１０８（１０９）がオフ状態になるまで信号を保持する。Ｄフリップフロップ回路１２は、ＭＯＳＦＥＴ１０８（１０９）が一旦ゲート電圧を零まで低下させるタイミングを検出したら、ＭＯＳＦＥＴ１０８（１０９）がオフ状態になるまでロー（Ｌ）レベル信号を保持する。ＡＮＤ回路１３はＲＳフリップフロップ回路１０の出力信号と、Ｄフリップフロップ回路１２の出力信号との論理積によりゲート信号を生成する。また、ゲート駆動手段１４はＡＮＤ回路１３により生成されたゲート信号を増幅し、これをＭＯＳＦＥＴ１０８（１０９）に加えて駆動する。
なお、図２のａは電圧比較手段５の出力信号、ｂは電圧比較手段７の出力信号、ｃはＲＳフリップフロップ回路１０の出力信号、ｄは電圧比較手段９の出力信号、ｅはＲＳフリップフロップ回路１１の出力信号、ｆはＤフリップフロップ回路１２の出力信号、ｇはＡＮＤ回路１３の出力信号、ＶGSはＭＯＳＦＥＴ１０８（１０９）のゲート・ソース間電圧、ＶDSはＭＯＳＦＥＴ１０８（１０９）のドレイン・ソース間電圧、ＶFはダイオード１の両端電圧、ＩFは順電流（負のドレイン電流＝−ＩD）をそれぞれ示す。
【００１５】
次に、図３および図４のタイミングチャートを参照して図２の動作を説明する。
まず、図３では、図１のＭＯＳＦＥＴ１０８に電流が流れている状態で、ＭＯＳＦＥＴ１０２がターンオフすることにより、ＭＯＳＦＥＴ１０８に流れていた電流がＭＯＳＦＥＴ１０９に転流し、再度ＭＯＳＦＥＴ１０２がターンオンすることにより、ＭＯＳＦＥＴ１０９に流れていた電流がＭＯＳＦＥＴ１０８に転流するまでの動作を、期間１から１３に分けて説明する。なお、図３のＩQ2はＭＯＳＦＥＴ１０８の負のドレイン電流、ＩQ3はＭＯＳＦＥＴ１０９の負のドレイン電流、Ｖ1，ａ〜ｇはＭＯＳＦＥＴ１０９側の各電圧，信号波形である。
【００１６】
期間１
ＭＯＳＦＥＴ１０８がオン状態、ＭＯＳＦＥＴ１０９はオフ状態で、ダイオード１は逆電圧が印加されてオフ状態である。抵抗３の両端電圧Ｖ1は図示されない電流供給手段２の電源電圧となっている。このとき、ＲＳフリップフロップ回路１０の出力信号ｃはＬレベル、Ｄフリップフロップ回路１２の出力信号ｆはＨレベルのため、ＡＮＤ回路１３の出力信号ｇはＬレベルであり、ＭＯＳＦＥＴ１０９のゲート・ソース間電圧ＶGSはＬレベルとなっている。
【００１７】
期間２
ＭＯＳＦＥＴ１０２がターンオフすると、ＭＯＳＦＥＴ１０８がオフしてそのドレイン・ソース間電圧ＶDSが上昇することにより、ＭＯＳＦＥＴ１０９のドレイン・ソース間電圧ＶDSは零まで低下する。このときＭＯＳＦＥＴ１０８の電流は減少し、ＭＯＳＦＥＴ１０９の電流は増加する。ここで、ＭＯＳＦＥＴ１０９のゲート・ソース間電圧ＶGSはＬレベルであることから、電圧降下はダイオード特性を示す。ダイオード１がオンし、抵抗３の両端電圧Ｖ1は下降する。
【００１８】
期間３
抵抗３の両端電圧Ｖ1が基準電圧Ｖref3を下回り、電圧比較手段９の出力信号ｄはＨレベルからＬレベルになる。
期間４
抵抗３の両端電圧Ｖ1が基準電圧Ｖref2を下回り、電圧比較手段７の出力信号ｂはＨレベルからＬレベルになる。
【００１９】
期間５
抵抗３の両端電圧Ｖ1が基準電圧Ｖref1を下回り、電圧比較手段５の出力信号ａはＬレベルからＨレベルになる。ＲＳフリップフロップ回路１０は出力信号ａによってセットされ、その出力信号ｃがＨレベルに保持される。また、ＲＳフリップフロップ回路１１も出力信号ａによってセットされ、その出力信号ｅがＨレベルに保持される。さらに、Ｄフリップフロップ回路１２は出力信号ｅにより、クロック入力を受け付ける状態になり、その出力信号ｆは引き続きＨレベルとなっている。ＡＮＤ回路１３の出力信号ｇはＨレベルとなり、ＭＯＳＦＥＴ１０９のゲート・ソース間電圧ＶGSはＨレベルとなり、ＭＯＳＦＥＴ１０８の電圧降下は抵抗性を示すため小さくなる。したがって、抵抗３の両端電圧Ｖ1は上昇する。
【００２０】
期間６
抵抗３の両端電圧Ｖ1が基準電圧Ｖref1を上回り、電圧比較手段５の出力信号ａはＨレベルからＬレベルになる。ＲＳフリップフロップ回路１０の出力信号ｃは、Ｈレベルのままである。また、他の信号も変化せず、ＭＯＳＦＥＴ１０８のゲート・ソース間電圧ＶGSは、引き続きＨレベルである。
また、この期間内には従来例で説明したように、絶縁トランス１０３の励磁エネルギーが完全に放出されてその発生電圧ＶS1が零となり、ＭＯＳＦＥＴ１０８と１０９に電流が流れるようになるが、ＭＯＳＦＥＴ１０８に流れる電流は僅かであり、制御回路１１０ａ動作は変化しない。
【００２１】
期間７
ＭＯＳＦＥＴ１０２が再度ターンオンすると、ＭＯＳＦＥＴ１０９に流れていた電流が減少し、ＭＯＳＦＥＴ１０８の電流は増加する。このとき、ＭＯＳＦＥＴ１０９のドレイン・ソース間の寄生インダクタンスに電圧が発生し、ドレイン・ソース間電圧ＶDSが負から正に切り替わり、抵抗３の両端電圧Ｖ1が上昇する。
【００２２】
期間８
抵抗３の両端電圧Ｖ1が基準電圧Ｖref2を上回り、電圧比較手段７の出力信号ｂはＬレベルからＨレベルになる。ＲＳフリップフロップ回路１０は出力信号ｂによりリセットされ、その出力信号ｃがＨレベルからＬレベルに保持される。また、Ｄフリップフロップ回路１２は出力信号ｂをクロック入力として検知し、出力信号ｆとしてＤ入力のＬレベルを出力し、保持する。ＡＮＤ回路１３の出力信号ｇはＬレベル、ＭＯＳＦＥＴ１０９のゲート・ソース間電圧ＶGSはＬレベルとなり、ＭＯＳＦＥＴ１０９の電圧降下は抵抗性を示すため大きくなる。その結果、抵抗３の両端電圧Ｖ1は低下する。
【００２３】
期間９
抵抗３の両端電圧Ｖ1が基準電圧Ｖref2を下回り、電圧比較手段７の出力信号ｂはＨレベルからＬレベルになる。ＲＳフリップフロップ回路１０の出力ｃはＬレベルのまま変化せず、他の信号も変化しないため、ＭＯＳＦＥＴ１０９のゲート・ソース間電圧ＶGSもＬレベルのままである。
【００２４】
期間１０
抵抗３の両端電圧Ｖ1が基準電圧Ｖref1を下回り、電圧比較手段５の出力信号ａはＬレベルからＨレベルになる。ＲＳフリップフロップ回路１０は出力信号ａによって再度セットされ、その出力信号ｃがＬレベルからＨレベルに保持される。Ｄフリップフロップ回路１２の出力信号ｆはＬレベルに保持されており、ＡＮＤ回路１３の出力信号ｇはＬレベルであり、ＭＯＳＦＥＴ１０９のゲート・ソース間電圧ＶGSはＬレベルのままである。
【００２５】
期間１１
ＭＯＳＦＥＴ１０９のボディダイオードに流れていた電流が負に切り替わり、逆回復してオフ状態になり、ＭＯＳＦＥＴ１０９のドレイン・ソース間電圧ＶDSが上昇する。ダイオード１は逆電圧が印加されてオフ状態となる。その結果、抵抗３の両端電圧Ｖ1が上昇し、基準電圧Ｖref1を上回る。電圧比較手段５の出力信号ａはＨレベルからＬレベルになる。ＲＳフリップフロップ回路１０の出力信号ｃはＨレベルに保持されたままであり、他の信号も変化しないため、ＭＯＳＦＥＴ１０９のゲート・ソース間電圧ＶGSもＬレベルのままである。
【００２６】
期間１２
抵抗３の両端電圧Ｖ1が基準電圧Ｖref2を上回り、電圧比較手段７の出力信号ｂはＬレベルからＨレベルになる。ＲＳフリップフロップ回路１０は出力信号ｂによりリセットされ、その出力信号ｃがＨレベルからＬレベルに保持される。他の信号は変化しないため、ＭＯＳＦＥＴ１０９のゲート・ソース間電圧ＶGSもＬレベルのままである。
【００２７】
期間１３
抵抗３の両端電圧Ｖ1が基準電圧Ｖref3を上回り、電圧比較手段９の出力信号ｄはＬレベルからＨレベルになる。ＲＳフリップフロップ回路１１は出力信号ｄによりリセットされ、その出力信号ｅがＨレベルからＬレベルに保持される。また、Ｄフリップフロップ回路１２は出力信号ｅによりプリセットされ、その出力信号ｆはＬレベルからＨレベルに保持される。ＡＮＤ回路１３の出力信号ｇはＬレベルであり、ＭＯＳＦＥＴ１０９のゲート・ソース間電圧ＶGSはＬレベルのままである。抵抗３の両端電圧Ｖ1はやがて図示されない電流供給手段２の電源電圧となる。
以後、期間1から期間1３の動作を繰り返す。これにより、ＭＯＳＦＥＴ１０９に電流が流れる期間の大部分である期間５から期間７にわたって、ＭＯＳＦＥＴ１０９にゲート電圧を印加することができ、導通損失の低減を図ることができる。
【００２８】
次に図４では、図１のＭＯＳＦＥＴ１０９に電流が流れている状態から、絶縁トランス１０３の励磁エネルギーが完全に放出されて、その発生電圧ＶS1が零となり、ＭＯＳＦＥＴ１０８とＭＯＳＦＥＴ１０９に電流が分流し、ＭＯＳＦＥＴ１０２がターンオンすることにより、ＭＯＳＦＥＴ１０９に流れていた電流が全てＭＯＳＦＥＴ１０８に転流し、再度ＭＯＳＦＥＴ１０２がターンオフすることにより、ＭＯＳＦＥＴ１０８に流れていた電流が全てＭＯＳＦＥＴ１０９に転流するまでの動作を、期間１から期間１４に分けて説明する。なお、図４のＩQ2はＭＯＳＦＥＴ１０８の負のドレイン電流、ＩQ3はＭＯＳＦＥＴ１０９の負のドレイン電流、Ｖ1，ａ〜ｇはＭＯＳＦＥＴ１０８側の各部電圧，信号波形である。
【００２９】
期間１
ＭＯＳＦＥＴ１０９がオン状態、ＭＯＳＦＥＴ１０８はオフ状態で、ダイオード１は逆電圧が印加されてオフ状態である。抵抗３の両端電圧Ｖ1は図示されない電流供給手段２の電源電圧となっている。このとき、ＲＳフリップフロップ回路１０の出力信号ｃはＬレベル、Ｄフリップフロップ回路１２の出力信号ｆはＨレベルのため、ＡＮＤ回路１３の出力信号ｇはＬレベルであり、ＭＯＳＦＥＴ１０８のゲート・ソース間電圧ＶGSはＬレベルとなっている。
【００３０】
期間２
絶縁トランス１０３の励磁エネルギーが完全に放出されて、その発生電圧ＶS1が零となり、ＭＯＳＦＥＴ１０８のドレイン・ソース間電圧ＶDSは零まで降下する。その結果、ダイオード１はオンし、抵抗３の両端電圧Ｖ1が下降し始める。また、ＭＯＳＦＥＴ１０９に流れていた電流の一部がＭＯＳＦＥＴ１０８に流れる。ＭＯＳＦＥＴ１０８に流れる電流は僅かで、ＭＯＳＦＥＴ１０８のゲート・ソース間電圧ＶGSはＬレベルのままである。
【００３１】
期間３
抵抗３の両端電圧Ｖ1が基準電圧Ｖref3を下回り、電圧比較手段９の出力信号ｄはＨレベルからＬレベルになる。他の信号は変化しないため、ＭＯＳＦＥＴ１０８のゲート・ソース間電圧ＶGSもＬレベルのままである。
期間４
抵抗３の両端電圧Ｖ1が基準電圧Ｖref2を下回り、電圧比較手段７の出力信号ｂはＨレベルからＬレベルになる。他の信号は変化しないため、ＭＯＳＦＥＴ１０８のゲート・ソース間電圧ＶGSもＬレベルのままである。
【００３２】
期間５
ＭＯＳＦＥＴ１０２がターンオンし、ＭＯＳＦＥＴ１０８の電流が増加し、ＭＯＳＦＥＴ１０９の電流が減少する。抵抗３の両端電圧Ｖ1は、ＭＯＳＦＥＴ１０８の電流の増加により、低下する。ＭＯＳＦＥＴ１０８のゲート・ソース間電圧ＶGSはＬレベルのままである。
期間６
抵抗３の両端電圧Ｖ1が基準電圧Ｖref1を下回り、電圧比較手段５の出力信号ａはＨレベルからＬレベルになる。
期間６から期間１４の動作は、図３の期間５から期間１３と同様であるため、説明は省略する。
【００３３】
以後、期間１から期間１４の動作を繰り返す。
これにより、ＭＯＳＦＥＴ１０８に電流が流れる期間の大部分である期間６から期間８にわたって、ＭＯＳＦＥＴ１０９にゲート電圧を印加することができる。ゲート電圧が印加される期間は、従来例で説明したものとほぼ同じとなるが、印加電圧はゲート駆動手段１４の電源電圧であり、直流電源１０１の電圧範囲が広い場合には、印加電圧不足による導通損失増大や、ＭＯＳＦＥＴのゲート電圧最大定格を越えるといった問題もなく、適正なゲート電圧での駆動が可能となる。
なお、ＭＯＳＦＥＴ１０８，１０９にゲート電圧が印加された瞬間や、ＭＯＳＦＥＴ１０８，１０９のボディダイオードが逆回復する際に、抵抗３の両端電圧Ｖ1に微小な寄生振動が発生する場合には、抵抗３と電圧検出手段５，７，９との間にフィルタ回路を設けても良い。また、電圧検出手段５，７，９にヒステリシス特性を持たせるのも有効である。
【００３４】
図５に、制御回路の第２の例を示す。
この制御回路１１０ｂは、図２の基準電圧４（Ｖref1）をダイオード１６に置き換え、このダイオード１６に第２の電流供給手段１５から電流を流したときのダイオード１６の順電圧降下を第１の基準電圧とするとともに、図２の基準電圧６（Ｖref2）を第３のダイオード１８に置き換え、このダイオード１８に第３の電流供給手段１７から電流を流したときのダイオード１８の順電圧降下を第２の基準電圧として利用する点で、図２と相違している。
【００３５】
ダイオードの順方向電流−電圧特性は図６に示すように、ジャンクション温度Ｔｊによって変化する。一般的にダイオードは、ジャンクション温度Ｔｊが高くなるほど、同一の順電流（ＩF1）に対する順電圧は小さくなるという負の温度特性を示す（ＶFH＜ＶFC）。したがって、温度が変化すると、図２および図５のダイオード１の順電圧が変化するので、抵抗３の両端電圧Ｖ1も温度によって変化することになる。
【００３６】
図７に基準電圧Ｖref2が一定で、温度が変化した場合の動作タイミングチャートを示す。
図７は、軽負荷時等で図１の平滑リアクトル１０６の電流が断続する場合のＭＯＳＦＥＴ１０９側の動作の様子を示す。この図では、温度が低いときの理想動作を実線で示し、温度が高いときの動作を破線で示している。また、ＶｏｎはＭＯＳＦＥＴ１０９のゲート・ソース間にゲート電圧が印加された状態で負のドレイン電流が流れたときの電圧降下を示し、ＲｏｎはＭＯＳＦＥＴ１０９のオン抵抗を示す。
【００３７】
図２で温度が低い場合には、ＭＯＳＦＥＴ１０９に負のドレイン電流が流れ始めてから負のドレイン電流が零になる前に、抵抗３の両端電圧Ｖ1が基準電圧Ｖref2を上回るまでの期間にゲート電圧を与えることになり、理想的に動作するが、温度が高くなってダイオード１の順電圧が小さくなると、抵抗３の両端電圧Ｖ1は破線のように小さくなる。したがって、抵抗３の両端電圧Ｖ1が基準電圧Ｖref2を上回る前に、ＭＯＳＦＥＴ１０９に流れる電流が正から零クロスする貫通電流（図７のＩFにおける破線部分）が発生しても、Ｖ1が基準電圧Ｖref2を上回るまでＭＯＳＦＥＴ１０９にゲート電圧を与え続けることになる。
そして、ＭＯＳＦＥＴ１０９のゲートがオフすると、ＭＯＳＦＥＴ１０９は貫通電流をターンオフすることになり、ターンオフ損失が発生して効率が低下する。また、大きなサージ電圧が発生して、ノイズが増加するなどの問題が生じる。
基準電圧Ｖref1が一定の場合には、温度が低い場合に抵抗３の両端電圧Ｖ1が大きくなり、ＭＯＳＦＥＴに電流が流れてもＶ1が基準電圧Ｖref1を下回らないため、ゲート電圧を印加するタイミングが得られず、ゲート電圧が発生せず導通損失が増大するなどの問題も生じる。
【００３８】
図５は、上記のような問題に対処するためのもので、温度上昇によって低下する電圧Ｖ1とともに、ダイオード１６および１８の順電圧降下も低下する、つまり基準電圧Ｖref1，Ｖref2が温度上昇によって小さくなるようにし、電圧Ｖ1とＶref1，Ｖref2との相対的な大小関係が余り変わらないようにすることで、貫通電流の発生を小さく抑えるものである。特に、第１，第２，第３のダイオード１，１６，１８の順方向温度特性をほぼ等しくすれば、貫通電流の発生をほぼ完全に抑制することができる。
【００３９】
図８に、制御回路の第３の例を示す。
この制御回路１１０ｃは、ダイオード１６の順電圧降下を一旦、ボルテージバッファ１９を介して電圧比較手段５の入力端子に加えるように構成するとともに、ダイオード１８の順電圧降下も、一旦ボルテージバッファ２０を介して電圧比較手段７の入力端子に加えるように構成したものである。その動作は図５と全く同様なので、説明は省略する。
【００４０】
図９に構造上の実施の形態を示す。
これは、上述の制御回路１１０，１１０ａ〜１１０ｃをＩＣチップ化し、ＭＯＳＦＥＴ１０８（１０９）のチップ上に実装した例を示す。なお、符号２１はリードフレーム、２２はワイヤを示す。
ＭＯＳＦＥＴのゲートは、制御回路１１０，１１０ａ〜１１０ｃのゲート駆動手段１４の出力端子と接続し、ＭＯＳＦＥＴのソースを制御回路１１０，１１０ａ〜１１０ｃのグランドと接続し、ＭＯＳＦＥＴのドレインにダイオード１のカソードを接続し、制御回路１１０，１１０ａ〜１１０ｃの電源入力端子を引き出す端子を設けることによって、従来から使用されているような標準パッケージを用いた３端子の複合デバイスとすることができ、部品点数の削減により装置の小型化が可能となる。
【００４１】
【発明の効果】
この発明によれば、同期整流用ＭＯＳＦＥＴに負の電流が流れる期間の殆どでそのゲートに電圧を印加できるため、整流損失を小さく抑制でき、装置効率を向上できる。その結果、冷却能力の低減による冷却装置の小型化によって装置全体の小型軽量化を図ることができる。
【図面の簡単な説明】
【図１】この発明の第１の実施の形態を示す全体構成図
【図２】図１の制御回路の例を示す回路図
【図３】図２の動作説明図（その１）
【図４】図２の動作説明図（その２）
【図５】図１の制御回路の別の例を示す回路図
【図６】ダイオードの順方向温度特性図
【図７】図５の動作説明図
【図８】図１の制御回路の他の例を示す回路図
【図９】この発明の構造上の実施の形態を示す概要図
【図１０】従来例を示す回路図
【図１１】図１０の動作説明図
【符号の説明】
１，１６，１８，１０４…ダイオード、２，１５，１７…電流供給手段、３…抵抗、４，６，８…基準電圧、５，７，９…電圧比較手段、１０，１１…ＲＳフリップフロップ、１２…Ｄフリップフロップ、１３…ＡＮＤ回路、１４…ゲート駆動手段、１９，２０…ボルテージバッファ、２１…リードフレーム、２２…ワイヤ、１０１…直流電源、１０２…ＭＯＳＦＥＴ、１０３…絶縁トランス、１０５…制御回路、１０６…平滑リアクトル、１０７…平滑コンデンサ、１０８，１０９…同期整流用ＭＯＳＦＥＴ、１１０，１１０ａ，１１０ｂ，１１０ｃ…同期整流用ＭＯＳＦＥＴの制御回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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