(57)【要約】【課題】シェーディング現象の発生が防止されてＭＯＳ型イメージセンサの画質を高めることができる固体撮像装置を提供する。【解決手段】電荷抜取領域１８の前記光発生電荷に対する電位障壁を制御し、前記電荷蓄積期間においては、光発生電荷を、前記電荷転送経路１３ａを介して前記蓄積領域２４に蓄積するとともに、非電荷蓄積期間においては、光発生電荷を、電荷電荷抜取領域１８を介して排出するようにし、前記電荷蓄積期間の前後における非電荷蓄積期間において前記電荷蓄積領域２４に蓄積された光発生電荷を含めて、前記電荷蓄積期間において蓄積された前記電荷蓄積領域２４に蓄積された光発生電荷により変調された閾値電圧を光信号として出力することにより、前記電荷蓄積期間の前後に蓄積された電荷による影響を相殺するようにした。【選択図】        図１
2004208006.tif 000002
【特許請求の範囲】
【請求項１】
基板上に形成された光照射により光発生電荷を発生する受光領域を備えた受光ダイオードと、
前記光発生電荷の蓄積領域を備え、光発生電荷の蓄積により変調された閾値電圧を光信号として出力する、前記基板上に形成された光信号検出用絶縁ゲート型電界効果トランジスタと、
前記受光領域で発生した光発生電荷を前記蓄積領域に転送する電荷転送経路と、
前記受光領域で発生した光発生電荷を前記蓄積領域外に排出する該受光領域に隣接した電荷排出部と、
前記電荷排出部の前記光発生電荷に対する電位障壁を制御し、前記電荷蓄積期間においては、光発生電荷を、前記電荷転送経路を介して前記蓄積領域に蓄積するとともに、非電荷蓄積期間においては、光発生電荷を、電荷排出部を介して排出するようにし、
前記電荷蓄積期間の前後における非電荷蓄積期間において前記電荷蓄積領域に蓄積された光発生電荷を含めて、前記電荷蓄積期間において蓄積された前記電荷蓄積領域に蓄積された光発生電荷により変調された閾値電圧を光信号として出力することにより、前記電荷蓄積期間の前後に蓄積された電荷による影響を相殺するようにしたことを特徴とする固体撮像装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＭＯＳ型の固体撮像素子に関する。
【０００２】
【従来の技術】
近年、電子スチルカメラやビデオカメラ等の各種装置に固体撮像素子（イメージセンサ）が広く採用されている。イメージセンサには、代表的にＣＣＤ型イメージセンサとＭＯＳ型イメージセンサがあるが、今日では、それらの装置に組み込まれているイメージセンサはＣＣＤ型のイメージセンサが主流である。その理由としては、ＣＣＤ型イメージセンサの方がＭＯＳ型イメージセンサと比べ、光に対する感度が高いことや、受光面上に配列された多数の受光素子について、ある同一の時刻から次の同一の時刻までの間に照射された光量に応じた信号を得ることができることなどが挙げられる。これと比べ、従来の一般的なＭＯＳ型イメージセンサは、ＣＣＤ型イメージセンサと比べ、光感度が低く、また受光面上に二次元的に配列された多数の受光素子は、各ライン上に配列され受光素子ごとに電荷蓄積のタイミングがずれ、画像に歪みが生じる場合がある。
【０００３】
ここで、光感度に関しては、ＭＯＳ型イメージセンサに１つの提案がなされている（特許文献１参照）。光信号検出用ＭＯＳトランジスタのチャネル領域の下部に、光の照射により発生した電荷を蓄積する領域を設け、その領域に蓄積した電荷量に応じてＭＯＳトランジスタの閾値が変化することを利用して光信号を得るというものである。この提案によると、それ以前のＭＯＳ型イメージセンサと比べ光感度が格段に向上する。
【０００４】
また、ＭＯＳ型イメージセンサに関し、二次元的に配列された多数の受光素子について同時に電荷蓄積を行なうことによって画像の歪みをなくす点についても提案されている（特許文献２参照）。
【０００５】
【特許文献１】
特許第２９３５４９２号公報
【特許文献２】
特開２００２−１３４７２９号公報
【０００６】
【発明が解決しようとする課題】
上述した特許文献２に開示された技術において、二次元的に配列された多数の受光素子に同時に電荷を蓄積するに先だって、それら多数の受光素子の残存電荷を同時に排出し、その後それら多数の受光素子に入射した光の照度に対応した受信信号を得ることが考えられる。しかし、ＭＯＳ型イメージセンサは、受光面上に二次元的に配列された多数の受光素子それぞれに蓄積された電荷量に応じた受信信号を各ライン毎に順次に読み出すものであり、読み出しの途中においても光（迷光と称する）が入射しているため、読出時間が経過するにつれて受光素子に蓄積される電荷量は多くなる。従って、最初の時点では多数の受光素子の電荷は同時に排出されるものの、各ライン毎に読出時間が異なるため、読出時間が経過するにつれて受信信号のうちの迷光分による信号成分が多くなり、ＭＯＳ型イメージセンサの領域について、迷光が入ってきた分だけ明るくなってくるという、いわゆるシェーディング現象が発生する。
【０００７】
本発明は、上記事情に鑑み、シェーディング現象の発生が防止されてＭＯＳ型イメージセンサの画質を高めることができる固体撮像装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】
上記目的を達成する本発明の固体撮像装置は、基板上に形成された光照射により光発生電荷を発生する受光領域を備えた受光ダイオードと、
前記光発生電荷の蓄積領域を備え、光発生電荷の蓄積により変調された閾値電圧を光信号として出力する、前記基板上に形成された光信号検出用絶縁ゲート型電界効果トランジスタと、
前記受光領域で発生した光発生電荷を前記蓄積領域に転送する電荷転送経路と、
前記受光領域で発生した光発生電荷を前記蓄積領域外に排出する該受光領域に隣接した電荷排出部と、
前記電荷排出部の前記光発生電荷に対する電位障壁を制御し、前記電荷蓄積期間においては、光発生電荷を、前記電荷転送経路を介して前記蓄積領域に蓄積するとともに、非電荷蓄積期間においては、光発生電荷を、電荷排出部を介して排出するようにし、
前記電荷蓄積期間の前後における非電荷蓄積期間において前記電荷蓄積領域に蓄積された光発生電荷を含めて、前記電荷蓄積期間において蓄積された前記電荷蓄積領域に蓄積された光発生電荷により変調された閾値電圧を光信号として出力することにより、前記電荷蓄積期間の前後に蓄積された電荷による影響を相殺するようにしたことを特徴とする。
【０００９】
【発明の実施の形態】
以下、本発明の実施形態について説明する。
【００１０】
図１は、本発明の固体撮像装置の第１実施形態の構成を示すブロック図である。
【００１１】
図１に示す固体撮像装置１は、画像を構成する画素（ＰＩＸ）としてのＭＯＳ型固体撮像素子１０（本発明にいう素子の一例）が二次元的に複数配列されてなるＭＯＳ型イメージセンサ（本発明にいう受像体の一例）を構成する各ＭＯＳ型固体撮像素子１０から、各ＭＯＳ型固体撮像素子１０に蓄積した電荷量に応じた信号を読み出す装置である。この個体撮像装置１には、シーケンス制御部１＿１と、カラムリセット回路１＿２と、垂直走査回路１＿３と、信号読出部１＿４と、水平走査回路１＿５と、Ａ／Ｄ変換部１＿７と、信号置換部１＿８とが備えられている。
【００１２】
ＭＯＳ型イメージセンサを構成するＭＯＳ型固体撮像素子１０は、光の照射を受けて電荷を発生する電荷発生領域とその電荷発生領域で発生した電荷の転送を受けて転送された電荷を排出自在に蓄積する電荷蓄積領域とを有し、その電荷蓄積領域に蓄積した電荷量に応じた信号を生成する素子である。先ず、このＭＯＳ型固体撮像素子１０について、図２，図３を参照して説明する。
【００１３】
図２は、図１に示すＭＯＳ型固体撮像素子の配列状態を示した平面図、図３は、図２に示す一点鎖線Ａ−Ａに沿う、ＭＯＳ型固体撮像素子１つ分の断面図である。
【００１４】
図２に示すＭＯＳ型固体撮像素子１０は、受光部１００と検出部２００とがペアとなって構成されており、この受光部１００と検出部２００とからなるＭＯＳ型固体撮像素子１０が二次元的に多数配列されている。
【００１５】
このＭＯＳ型固体撮像素子１０は、図３に示すように、Ｐ型の基板１１上にＮウェル１２が形成されており、受光部１００においては、そのＮウェル１２内に光照射を受けて電荷（ホール）を発生するＰ型の電荷発生領域（ＰＤ）１３が形成されている。また、この電荷発生領域１３の表層を覆うように、Ｎ型のドレイン領域１４が広がり、さらにその表層には、絶縁膜１５が形成されている。ドレイン領域１４は、検出部２００に形成されたＭＯＳトランジスタのドレイン領域を兼ねている。ドレインコンタクト１６は、実際は、図２に示すように、ソースコンタクト１７と縦方向に交互に並ぶ位置に形成されている。この受光部１００は、Ｐ型の電荷発生領域１３とＮ型のドレイン領域１４とによりフォトダイオードが形成されている。
【００１６】
また、この受光部１００には、電荷発生領域１３と繋ったＰ型の電荷抜取領域１８が形成されている。この電荷抜取領域１８は、図３に示すように、電荷発生領域１３に繋がる部分以外は、その周囲がＮ型の素子分離領域１９とＮ型のドレイン領城１４で取り囲まれるとともに、底部がＮ型のウェル１２で覆われている。ドレイン領城１４および素子分離領域１９は、電荷発生領域１３の回りに広く広がっており、図２に示すドレインコンタクト１６の下部にも広がっている。電荷抜取領域１８は、さらに、Ｐ型の領城２０、ポリシリコン２１およびメタル２２を介してオーバフロードレインコンタクト２３に接続されている。このメタル２２は、絶縁層３０上に形成されており、絶縁層３０に形成されたコンタクトホール３０ａを経由してポリシリコン２１に接続されている。さらに、Ｐ型の領域２０はその周囲がＮ型のチャネル領域３４で囲まれている。電荷発生領域１３で発生したプラス電荷（ホール）は、オーバフロードレインコンタクト２３に例えばＶｅｌｓ＝Ｌｏｗ（例えば、−２．０Ｖ）の電圧が印加されると、電荷抜取領域１８を経由してオーバフロードレインコンタクト２３から排出され、電荷発生領域１３の電荷が空になる。一方、オーバフロードレインコンタクト２３に例えばＶｅｌｓ＝Ｈｉｇｈ（例えば、３．３Ｖ）の電圧が印加されると、電荷抜取領域１８と電荷発生領域１３との間に電位障壁が形成され、電荷発生領域１３で発生した電荷は排出されずに後述するホールポケット（ＨＰＫ）２４に転送され蓄積される状態となる。ここで、オーバフロードレイン領域は、その本来の目的である電荷発生領域１３に局所的に強い光照射が行なわれて、当該領域の光発生電荷が溢てブルーミングの発生を防止する機能を有するものであり、従って上記Ｖｅｌｓ＝Ｈｉｇｈにおいても上記ブルーミング成分を排出できるように設定される。
【００１７】
また、検出部２００には、図３に示すように、ホールポケット（ＨＰＫ）２４が形成されている。このホールポケット２４は、電荷発生領域１３に連続したＰ領域１３ａ，１３ｂ上に形成されたＰ+型の領域であり、電荷発生領域１３で発生した電荷（ホール）の転送を受けて蓄積する。電荷発生領域１３とホールポケット２４との間には、電荷発生領域１３の一部が延在したトランスファ領域１３ａが形成されている。また、ホールポケット２４の中央部には、その周囲及び下部がホールポケット２４に取り囲まれるようにしてＮ型のソース領域２５が形成されており、そのソース領域２５にはソースコンタクト１７が接続されている。さらに、ホールポケット２４とトランスファ領域１３ａの表層には、ドレイン領域１４とソース領域２５とを繋ぐようにＮ型チャネル領域２６が形成されている。そのチャネル領域２６の表層には絶縁膜１５が広がり、チャネル領域２６との間に絶縁膜１５を挟んだ位置にポリシリコンからなるゲート２７が形成されている。そのゲート２７は、ゲートコンタクト２８に接続されている。
【００１８】
ホールポケット２４には、電荷発生領域１３から転送されてきた電荷が洩れ出さないように蓄積しておく必要があり、このため、このホールポケット２４は、高濃度不純物領域Ｐ+で形成されており、且つその底部および周囲がトランスファ領域１３ａ，１３ｂで取り囲まれており、ゲート２７は、図２に示すように、中央にソースコンタクト１７用の孔が空いたドーナッツ状に形成されている。このゲート２７は、図２の左右方向に並ぶ素子のゲート同士がポリシリコンでライン状に連結されている。また、基板１１上の、Ｎ型のウェル１２の一部が延在した領域１２ｂ及びＰ型の領域１３の一部が延在した領域１３ｂを挟んでホールポケット２４に対向する位置に、Ｐ型のウェル領域２９が形成されている。このＰ型のウェル領域２９は、ホールポケット２４に蓄積された電荷（ホール）を基板１１側に排出するのに役立つ。検出部２００には、このようなゲート、ドレイン（フォトダイオードのドレインと兼用）、およびソースからなるＭＯＳトランジスタが構成されている。
【００１９】
ホールポケット２４に電荷（ホール）が蓄積するとその蓄積量に応じてこの検出部２００のＭＯＳトランジスタの閾値電圧が変化し、そのソース−ドレイン間を流れる電流がその閾値電圧に応じて変化し、その電流に応じて変化するソース電位を検出することにより、ホールポケット２４に蓄積した電荷量、すなわち電荷発生領域１３で発生した電荷量、さらに言えば電荷発生領域１３に照射した光の光量に応じた信号を得ることができる。
【００２０】
さらに、ゲートコンタクト２８、ドレインコンタクト１６、およびソースコンタクト１７に印加する電圧によって、ホールポケット２４に蓄積していた電荷（ホール）がＰ型ウェル領域２９を経由して基板１１に排出される。
【００２１】
ドレインコンタクト１６は、二次元的に配列された多数のＭＯＳ型固体撮像素子１０のドレインコンタクト１６が全て共通の端子に接続される。これに対し、ソースコンタクト１７は、図２に縦方向に並ぶＭＯＳ型固体撮像素子１０のソースコンタクト１７が縦に延びる配線（図示せず）によって相互に接続される。前述したように、ゲート２７は、図２の横方向に延びるポリシリコンによって、横方向に並ぶＭＯＳ型固体撮像素子１０のゲートが相互に接続されている。ＭＯＳ型固体撮像素子１０の隣接する単位面素は、絶縁分離領域３２によって画素分離がなされている。尚、図２にはこれらの領域の記載を省略している。
【００２２】
尚、図３において、ＭＯＳ型固体撮像素子１０は電荷発生領域１３部分を除いて表面にアルミニューム等の金属層３０が積層され、遮光されている。再び図１に戻って本実施形態の個体撮像装置１について説明する。
【００２３】
固体撮像装置１を構成するシーケンス制御部１＿１は、カラムリセット回路１＿２，垂直走査回路１＿３，信号読出部１＿４，水平走査回路１＿５，Ａ／Ｄ変換部１＿７，信号置換部１＿８の動作を制御する。また、このシーケンス制御部１＿１は、本発明にいう電荷転送制御部、電荷排出制御部、およびシャッタ秒時制御部の役割を担うものでもある。
【００２４】
カラムリセット回路１＿２は、ＭＯＳ型固体撮像素子１０のホールポケツト２４（図３参照）に蓄積している電荷（ホール）を排出するための後述する「クリア動作」を行なうにあたり、ＭＯＳ型固体撮像素子１０のソースの電位を比較的高電位に保持する。
【００２５】
垂直走査回路１＿３は、横方向に並ぶＭＯＳ型固体撮像素子１０のゲートコンタクト２８が横に延びる配線と相互に接続されている。また、この垂直走査回路１＿３は、各ＭＯＳ型固体撮像素子１０の共通接続されたドレインコンタクト１６と接続されている。信号読出部１＿４については、図４を参照して説明する。
【００２６】
図４は、信号読出部の回路を示す図である。
【００２７】
尚、図４には、ＭＯＳ型イメージセンサを構成する横方向（水平方向）に並ぶ２つのＭＯＳ型固体撮像素子１０が代表して示されている。また、水平走査回路１＿５も示されている。各ＭＯＳ型固体撮像素子１０のゲート，ドレインには、図１に示す垂直走査回路１＿３から信号Ｖｐｇ，Ｖｐｄが印加される。
【００２８】
信号読出部１＿４は、各ＭＯＳ型固体撮像素子１０から信号を読み出す回路であり、詳細には、各ＭＯＳ型固体撮像素子１０から、各ＭＯＳ型固体撮像素子１０のホールポケット２４に電荷が蓄積された状態における第１の信号ＶｏｕｔＳと電荷を排出した状態における第２の信号ＶｏｕｔＮを相互に独立に読み出す回路である。
【００２９】
この信号読出部１＿４には、各ＭＯＳ型固体撮像素子１０のソースに接続されたカラム線１＿４６ａ，１＿４６ｂをプリチャージするためのＭＯＳトランジスタ１＿４１ａ，１＿４１ｂが備えられている。
【００３０】
また、信号読出部１＿４には、各ＭＯＳ型固体撮像素子１０のホールポケット２４に蓄積された電荷により変調された信号を記憶して水平走査回路１＿５の水平走査により後段のスイッチドキャパシタアンプ１＿４４の正端子入力に転送するためのラインメモリとしてのＭＯＳトランジスタ１＿４２ａ，１＿４２ｂ，コンデンサ１＿４２ｃの組；ＭＯＳトランジスタ１＿４２ｄ，１＿４２ｅ，コンデンサ１＿４２ｆの組が備えられている。
【００３１】
又、信号読出部１＿４には、各ＭＯＳ型固体撮像素子１０のホールポケット２４の電荷が排出された状態において変調された信号を記憶して水平走査回路１＿５の水平走査により後段のスイッチドキャパシタアンプ１＿４５の負端子入力に転送するためのラインメモリとしてのＭＯＳトランジスタ１＿４３ａ，１＿４３ｂ，コンデンサ１＿４３ｃの組；ＭＯＳトランジスタ１＿４３ｄ，１＿４３ｅ，コンデンサ１＿４３ｆの組が備えられている。スイッチドキャパシタアンプ１＿４４は、オペアンプ１＿４４ａ，コンデンサ１＿４４ｂ，ＭＯＳトランジスタ１＿４４ｃ，バッファ１＿４４ｄから構成されており、正端子に入力された信号Ｓと負端子に入力された信号Ｎから信号Ｓ−Ｎを出力する。
【００３２】
次に、このように構成された信号読出部１＿４の動作について説明する。ここでは、各ＭＯＳ型固体撮像素子１０のホールポケット２４に電荷が蓄積された状態にあるものとする。先ず、ＭＯＳトランジスタ１＿４１ａ，１＿４１ｂのゲートに‘Ｈ’レベルのリセット信号ＲＥＳSNが入力され、それらＭＯＳトランジスタ１＿４１ａ，１＿４２ｂがオン状態になり、カラム線１＿４６ａ，１＿４６ｂが所定の電圧ＶＭＰＲにプリチャージされる。
【００３３】
次いで、ＭＯＳトランジスタ１＿４２ａ，１＿４２ｄのゲートに‘Ｈ’レベルのロード信号ＬＤSが入力され、それらＭＯＳトランジスタ１＿４２ａ，１＿４２ｄがオン状態になる。すると、各ＭＯＳ型固体撮像素子１０のソースからの信号ＶＰＳｎ，ＶＰＳｎ＋１が表わす各ＭＯＳ型固体撮像素子１０のホールポケット２４に蓄積された電荷によって変調された信号Ｓが、ＭＯＳトランジスタ１＿４２ａ，１＿４２ｄを経由してコンデンサ１＿４２ｃに蓄積される。尚、コンデンサ１＿４２ｃに蓄積される電荷量には、通常の光の照射による電荷量によって変調される成分に加え、以下の「クリア動作」が行なわれた後の素子固有の電荷量（ノイズ成分）によって変調される成分も含まれる。
【００３４】
さらに、「クリア動作」が行なわれる。この「クリア動作」では、カラムリセット回路１＿２から各ＭＯＳ型固体撮像素子１０のソースに向けて比較的高い電位の信号が出力され、これにより各ＭＯＳ型固体撮像素子１０のホールポケツト２４に蓄積している電荷が排出される。
【００３５】
次いで、ＭＯＳトランジスタ１＿４３ａ，１＿４３ｄのゲートに‘Ｈ’レベルのロード信号ＬＤNが入力され、それらＭＯＳトランジスタ１＿４３ａ，１＿４３ｄがオン状態になる。すると、各ＭＯＳ型固体撮像素子１０のソースからの信号ＶＰＳｎ，ＶＰＳｎ＋１で表わされる各ＭＯＳ型固体撮像素子１０のホールポケット２４固有の電荷により変調された信号Ｎが、ＭＯＳトランジスタ１＿４３ａ，１＿４３ｄを経由してコンデンサ１＿４３ｃ，１＿４３ｆに同時に蓄積される。
【００３６】
さらに、水平走査回路１＿５からＭＯＳトランジスタ１＿４２ｂ，１＿４３ｂのゲートに‘Ｈ’レベルの走査信号Ｓ１が入力され、それらＭＯＳトランジスタ１＿４２ｂ，１＿４３ｂがオン状態になる。すると、コンデンサ１＿４２ｃ，１＿４３ｃに蓄積されている電荷量で表わされる電圧を有するデータライン映像信号ＤＬＳ，データラインノイズ信号ＤＮＬの各々が、スイッチドキャパシタアンプ１＿４４を構成するオペアンプ１＿４４ａの正相端子（＋）及び逆相端子（−）に入力される。
【００３７】
スイッチドキャパシタアンプ１＿４４は、初期状態においては、ＭＯＳトランジスタ１＿４４ｃのゲートに‘Ｈ’レベルの信号ＣＤＬが入力されて、ＭＯＳトランジスタ１＿４４ｃがオン状態にされる。これにより、オペアンプ１＿４４ａの正相端子（＋）と出力端子、即ち帰還用のコンデンサ１＿４４ｂの両端が短絡され、そのオペアンプ１＿４４ａから出力されるアナログの出力電圧は初期化されている。その後、信号ＣＤＬが‘Ｈ’レベルから‘Ｌ’レベルに変化して、ＭＯＳトランジスタ１＿４４ｃがオン状態からオフ状態にされる。このような状態で、前述したデータライン映像信号ＤＬＳ及びデータラインノイズ信号ＤＮＬが正相端子（＋）及び逆相端子（−）に入力される。すると、上記データライン映像信号ＤＬＳの電圧からデータラインノイズ信号ＤＮＬの電圧が引き算された差分の電荷量がコンデンサ１＿４４ｂを介してオペアンプ１＿４４ａの出力側に転送される。従って、オペアンプ１＿４４ａからは、上記差分の電荷量に対応するアナログの電圧（Ｓ−Ｎ）が出力される。この電圧はバッファ１＿４４ｄに入力され、そのバッファ１＿４４ｄから第１の信号ＶｏｕｔＳ−Ｎが出力される。このようにして、スイッチドキャパシタアンプ１＿４４から、そのスイッチドキャパシタアンプ１＿４４にサンプルホールドされてなる、図１に示す左側のＭＯＳ型固体撮像素子１０の、電荷が蓄積された状態における第１の信号ＶｏｕｔＳ−Ｎが出力される。
【００３８】
ＶｏｕｔＳ−Ｎは、Ａ／Ｄ変換部１＿７（図１参照）に入力されてアナログ／デジタル変換される。
【００３９】
図５は、ＭＯＳ型固体撮像素子の動作と、そのＭＯＳ型固体撮像素子への印加電圧との関係を示す図である。
【００４０】
先ず、本実施形態のＭＯＳ型固体撮像素子１０における撮影フィールド（或いはフレーム）毎の動作について説明する。このＭＯＳ型固体撮像素子１０における電子シャッタ動作は、いわゆる静止画対応一括電子シャッタと称される動作であり、図５に示すように、蓄積と読出しとの一連のシーケンスを繰り返し実行するものである。
【００４１】
ＭＯＳ型固体撮像素子１０は、前述したように、図１に示すように二次元的に配列されており、ある１つのタイミングでは、図１の横方向に延びるライン（ゲートが接続されて横方向に並ぶライン：１水平ライン）が選択され、その水平ラインにおける縦方向に並ぶセルは順次に選択される。図５に示す選択セルは、今着目している時点において選択されているラインに接続されているセルをいい、非選択セルは、その選択されるラインとは別の水平ラインに接続されているセルをいう。
【００４２】
また、図５に示す「ゲート」および「ドレイン」は、それぞれ図３に示すゲートコンタクト２８、およびドレインコンタクト１６に印加される、それぞれゲート電圧Ｖｇ、ドレイン電圧Ｖｄを示しており、「ソース」は、ソースコンタクト１７に印加する、あるいは、ソースコンタクト１７から読み出されるソース電圧Ｖｓを示しており、さらに「シャッタ」は、オーバーフロードレインコンタクト２３に印加されるオーバーフロードレイン電圧Ｖｅｌｓ（シャッタ電圧Ｖｅｌｓと称する）を示している。
【００４３】
図３に示す電荷発生領域で発生した電荷（ホール）をホールポケット２４に蓄積するには、図５の左端に示すように、シャッタ電圧Ｖｅｌｓ＝３．３Ｖが印加されればよい。すなわちシャッタ電圧Ｖｅｌｓ＝３．３Ｖが印加されると、電荷抜取領域１８と電荷発生領域１３との間に電位障壁が形成され、電荷発生領域１３における光照射により発生した電荷（ホール）がホールポケット２４に転送されて蓄積される。この蓄積期間は任意の時間が設定され、シャッタ電圧Ｖｅｌｓ＝３．３Ｖが印加されている期間中、電荷発生領域１３に光照射されることによって発生した電荷（ホール）がホールポケツト２４に蓄積されることとなる。
【００４４】
しかる後、シャッタ電圧をＶｅｌｓ＝−２．０Ｖに切り替えた後に、各セルのホールポケットに蓄積された電荷量に応じた信号の読出しが行なわれる。最初に読出しライン１（第１水平ライン）に接続されたセルの読み出しが行なわれ、次に読出しライン２（第２水平ライン）に接続されたセルの読み出しが行なわれ、順に最終の読出しライン（第ｎ水平ライン）に接続されたセルの読み出しが行なわれて、１つのフィールド（フレーム）の読出しが完了する（図５においては、読出しライン１，２およびｎが例示されている。）ここで、図５における蓄積期間を除く読出しライン１，２・・ｎの動作期間中、シャッタ電圧Ｖｅｌｓ＝−２．０Ｖに保持されていることに注意されたい。このＶｅｌｓ＝−２．０Ｖが印加されている期間中も電荷発生領域１３には光照射が続けられるが、この期間中の光照射により発生した電荷（ホール）の殆どは、隣接して設けられた電荷抜取領域１８に導かれて排斥される。このようにして、上記電荷蓄積期間中にホールポケット２４に蓄積された電荷量に応じた信号の読出しが可能になる。読出しは、各ラインごとに２回行なわれ、ここではそれら２回の読出しを読出し（Ｓ）と読出し（Ｎ）として区別している。読出し（Ｓ）は、ホールポケツト２４に電荷が蓄積されているときの読出しであり、読出し（Ｎ）は、ホールポケット２４の電荷を排出した後のノイズ成分（バックグランド成分）の読出しである。
【００４５】
読出し（Ｓ）では、選択セル、非選択セル共に、ドレイン電圧Ｖｄ＝３．３Ｖが印加されるが、ゲート電圧に関しては選択セルについてはゲート電圧Ｖｇ＝２．２Ｖ、非選択セルについてはＶｇ＝０．０Ｖが印加される。ゲート電圧Ｖｇ＝０．０Ｖが印加された非選択セルについてはオフ状態（非導通状態）にとどまり、ゲート電圧Ｖｇ＝２．２Ｖが印加された選択セルについては、その選択セルのホールポケツト２４に蓄積された電荷の量に応じて変化した閾値電圧に応じた電圧がソースにあらわれる。図５に示す例では、読出しライン１に接続されたセルのうちの１つのセルにソース電圧としてＶｓ＝２．８Ｖが検出されたことが示されている。
【００４６】
次に「クリア」が行なわれる。この「クリア」は選択セルのホールポケツト２４に蓄積している電荷の排出である。このときには非選択セルに関しては、そのホールポケツト２４に蓄積している電荷は排出されずにそのままそのホールポケツト２４に、蓄積され続けている必要がある。この「クリア」では、これを達成するためにー例では、選択セルのゲート電圧Ｖｇを一旦２．０Ｖとした後ハイインピーダンス状態とし、ドレインもハイインピーダンス状態としてソース電圧Ｖｓ＝６．０Ｖとする。こうすると、選択セルのゲート電圧Ｖｇ＝８．０Ｖ、ドレイン電圧Ｖｄ＝６．０Ｖ（図６に示すＶｇ＝Ｈｉｇｈの状態）となり、その選択セルのホールポケツト２４に蓄積していた電荷（ホール）は図３に示すＰ型ウェル領域２９を経由して基板１１側に排出される。これに対し、非選択セルに関しては、ゲートはハイインピーダンス状態にはされずにゲート電圧Ｖｇ＝０．０Ｖが印加されたままの状態に保たれる。こうすることにより、非選択セルについては、その非選択セルのホールポケット２４に蓄積されていた電荷は排出されずにそのホールポケツト２４にとどまることになる。
【００４７】
この「クリア」の後、「クリア」前の「読出し（Ｓ）」と同様にして今度は「読出し（Ｎ）」が行なわれる。図５に示すように、前記「読出し（Ｓ）」と同様に、ゲート電圧Ｖｇ＝２．２Ｖが印加された選択セルについては、その選択セルの「クリア」された状態における閾値電圧に応じた電圧がソースにあらわれる。図５に示す例では、上記「読出し（Ｓ）」が出力されたセルにソース電圧としてＶｓ＝２．０Ｖが検出されたことが示されている。本実施形態の個体撮像装置１においては、上記の「読出し（Ｓ）」におけるソース電圧（Ｖｓ＝２．８Ｖ）と、「読出し（Ｎ）」におけるソース電圧（Ｖｓ＝２．０Ｖ）の差分０．８Ｖが映像信号成分として出力されることとなる。
【００４８】
以上の「読出し（Ｓ）」、「クリア」および「読出し（Ｎ）」は水平帰線期間内に行なわれ、その後「水平走査」が行なわれる。
【００４９】
この「水平走査」は、今回選択された還択セルに関し読み出した信号を順次に送り出す走査を言う。この「水平走査」が終了すると、今回選択されたラインの次のラインが選択されて、その新たに選択されたラインに並ぶ選択セルについて前記と同様の読出しが行なわれる。このようにして全てのラインについて読出しが終了すると、１つのフィールド（フレーム）の読出しが完了し、次のフィールド（フレーム）読出しのための蓄積および転送が行なわれることとなる。
【００５０】
上記したように、図５に示すシャッタ電圧Ｖｅｌｓ＝３．３Ｖが印加されている電荷蓄積期間中、電荷発生領城１３に光照射が行なわれることにより発生した電荷（ホール）は、ホールポケット２４に蓄積される。一方、上記電荷蓄積期間を除く期間においては、シャッタ電圧Ｖｅｌｓ＝−２．０Ｖが印加され、この期間中に電荷発生領域１３への光照射により発生した電荷（ホール）の殆どは、隣接して設けられた電荷抜取領域１８に導かれて排斥される。その結果、上記電荷蓄積期間中にホールポケット２４に蓄積された電加量に応じた信号の読出しが可能となる。
【００５１】
しかしながら、上記電荷蓄積期間を除くシャッタ電圧Ｖｅｌｓ＝−２．０Ｖが印加された期間中に電荷発生領域１３への光照射によリ発生した電荷（ホール）の一部は、隣接して設けられた電荷抜取領域１８に導かれて排斥されず、電荷発生領域１３とは領域１３ａを介して離間されたホールポケット２４に転送されてしまう。この転送される一部の光電荷を「迷光成分」という。そして図５から明らかな如く、この「迷光成分」は、蓄積期間終了後、読出しライン１、読出しライン２、・・・・読出しラインｎと時間が経過するに従って増加してしまう。その結果、得られた画像信号は読出しラインの読出しタイミングに従って明るさが異なる、所謂「シェーディング現象」を発生してしまうこととなる。
【００５２】
ここで、図６（ａ）において、上記蓄積期間によって得られた同時化信号成分Ａ２を蓄積した後、読出しライン１、読出しライン２、・・・・読出しラインｎと時間が経過するに従って増加する「迷光成分」をＡ３とし、電荷蓄積期間開始前（同時化信号成分蓄積開始前）にホールポケツト２４内に蓄積された電荷を排斥しないで電荷蓄積期間を開始すると、この開始前にホールポケツト２４に蓄積された「迷光成分」はＡ１のようになり、これは上記「迷光成分」Ａ３と逆に、読出しラインｎ、・・・・読出しライン２、読出しライン１の順に増加する。従って、上記「シェーディング現象」は、「迷光成分」Ａ１及びＡ３で相殺され、「シェーディグ現象」による影響が小さく抑えられてＭＯＳイメージセンサの画質を高めることができる。
【００５３】
そして、これら「迷光成分」Ａ１及びＡ３は、Ｖｅｌｓ＝−２．０Ｖとした時に、電荷発生領域１３に光照射されることにより発生した電荷（ホール）の殆どを電荷抜取領域１８によリ排斥するようにすれば、Ｖｅｌｓ＝３．３Ｖが印加された状態で電荷発生領域１３に光照射されることにより発生し、ホールポケツト２４に蓄積した電荷（同時化信号成分）に比して著しく小さくすることができ（図６（ｃ）参照）、これら「迷光成分」Ａ１およびＡ３によって得られた信号成分Ｃ１及びＣ３が、同時化信号成分Ｃ２に加算されても、得られる画像信号に影響を及ぼすことなく、画質を高めることが可能である。
【００５４】
【発明の効果】
以上、説明したように、本発明の固体撮像装置によれば、シェーディング現象の発生が防止されてＭＯＳ型イメージセンサの画質を高めることができる。
【図面の簡単な説明】
【図１】本発明の固体撮像装置の第１実施形態の構成を示すブロック図である。
【図２】図１に示すＭＯＳ型固体撮像素子の配列状態を示した平面図である。
【図３】図２に示す一点鎖線Ａ−Ａに沿う、ＭＯＳ型固体撮像素子１つ分の断面図である。
【図４】信号読出部の回路を示す図である。
【図５】ＭＯＳ型固体撮像素子の動作と、そのＭＯＳ型固体撮像素子への印加電圧との関係を示す図である。
【図６】二次元的に複数配列されてなるＭＯＳ型固体撮像素子に蓄積される電荷量を説明するための図である。
【符号の説明】
１  固体撮像装置
１０  ＭＯＳ型固体撮像素子
１＿１  シーケンス制御部
１＿２  カラムリセット回路
１＿３  垂直走査回路
１＿４  信号読出部
１＿４１ａ，１＿４１ｂ,１＿４２ａ，１＿４２ｂ，１＿４２ｄ，１＿４２ｅ,１＿４３ａ，１＿４３ｂ,１＿４３ｄ，１＿４３ｅ,１＿４４ｃ，１＿４５ｃ  ＭＯＳトランジスタ
１＿４２ｃ,１＿４２ｆ，１＿４３ｃ,１＿４３ｆ，１＿４４ｂ,１＿４５ｂ  コンデンサ
１＿４４,１＿４５  スイッチドキャパシタアンプ
１＿４４ａ,１＿４５ａ,１＿４７  オペアンプ
１＿４４ｄ,１＿４５ｄ  バッファ
１＿４６ａ，１＿４６ｂ  カラム線
１＿５  水平走査回路
１＿７  Ａ／Ｄ変換部
１＿８  信号置換部
１１    基板
１２    Ｎウェル
１２ａ    トランスファ領域
１３    電荷発生領域
１４    ドレイン領域
１５    絶縁膜
１６    ドレインコンタクト
１７    ソースコンタクト
１８    電荷抜取領域
２４    ホールポケット
２５    ソース領域
２６    チャネル領域
２７    ゲート
２８    ゲートコンタクト
２９    ウェル領域
３０  金属層
１００    受光部
２００    検出部
【図１】
2004208006.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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