(57)【要約】【課題】ＤＲＡＭにおける情報蓄積用容量素子が形成される溝部を深く形成する場合において、所望の加工形状でその溝部を形成することのできる技術を提供する。【解決手段】フォトレジスト膜をマスクにして酸化シリコン膜４６をドライエッチングすることによりスルーホール４３の上部に溝５０Ａを形成し、溝５０Ａの内部をＳＯＧ膜で埋め込んだ後、酸化シリコン膜４６を堆積した工程と同様の工程によって酸化シリコン膜５２を堆積し、フォトレジスト膜をマスクにして酸化シリコン膜５２をドライエッチングすることにより溝５０Ａに達する溝５０Ｂを形成する。その後、希フッ酸水溶液を用いたウェットエッチングにより、溝５０Ａ内のＳＯＧ膜を選択的に除去することによって、溝５０Ａ、５０Ｂからなる溝５０を形成する。【選択図】　　図１１
2004039683.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）半導体基板上に形成した第１絶縁膜に第１溝部を形成する工程、
（ｂ）前記第１溝部内に第１部材を埋め込んだ後、前記第１絶縁膜上に第２絶縁膜を形成する工程、
（ｃ）前記第２絶縁膜に選択的な開口を施し、前記第１溝部を上方に拡大する第２溝部を形成する工程、
（ｄ）前記第１部材を除去する工程、
（ｅ）前記第２溝部の側壁および底部に容量素子の下部電極を形成する工程、
（ｆ）前記下部電極を覆うように前記容量素子の容量絶縁膜を形成する工程、
（ｇ）前記容量絶縁膜を覆うように前記容量素子の上部電極を形成する工程、
を含み、前記（ｂ）工程および前記（ｃ）工程は少なくとも１回以上行うことを特徴とする半導体集積回路装置の製造方法。
【請求項２】
（ａ）半導体基板上に形成した第１絶縁膜に第１溝部を形成する工程、
（ｂ）前記第１溝部内に第１部材を埋め込んだ後、前記第１絶縁膜上に第２絶縁膜を形成する工程、
（ｃ）前記第２絶縁膜に選択的な開口を施し、前記第１溝部を上方に拡大する第２溝部を形成する工程、
（ｄ）前記第１部材を除去する工程、
（ｅ）前記第２溝部の側壁および底部に容量素子の下部電極を形成する工程、
（ｆ）前記下部電極を覆うように前記容量素子の容量絶縁膜を形成する工程、
（ｇ）前記容量絶縁膜を覆うように前記容量素子の上部電極を形成する工程、
を含み、前記（ｂ）工程および前記（ｃ）工程は少なくとも１回以上行い、前記（ｄ）工程はエッチングにより行い、前記第１部材のエッチングレートは前記第１絶縁膜および前記第２絶縁膜のエッチングレートより相対的に大きいことを特徴とする半導体集積回路装置の製造方法。
【請求項３】
（ａ）第１配線が形成された第１領域を含む半導体基板上に第３絶縁膜を形成する工程、
（ｂ）前記半導体基板上の第２領域における前記第３絶縁膜に第１孔部を形成し、前記第１孔部の内部に第１導電性膜を埋め込む工程、
（ｃ）前記第３絶縁膜上に第１絶縁膜を形成する工程
（ｄ）前記第１領域における前記第１、第３絶縁膜に前記第１配線に達する第２孔部を形成し、前記第２孔部の内部に第２導電性膜を埋め込む工程、
（ｅ）前記第２領域における前記第１絶縁膜に第１溝部を形成する工程、
（ｆ）前記第１溝部内に第１部材を埋め込む工程、
（ｇ）前記半導体基板上に第２絶縁膜を形成する工程、
（ｈ）前記第２領域における前記第２絶縁膜に選択的な開口を施し、前記第１溝部を上方に拡大する第２溝部を形成する工程、
（ｉ）前記第１部材を除去する工程、
（ｊ）前記（ｉ）工程後、前記第２溝部の側壁および底部に容量素子の下部電極を形成する工程、
（ｋ）前記下部電極を覆うように前記容量素子の容量絶縁膜を形成する工程、
（ｌ）前記容量絶縁膜を覆うように前記容量素子の上部電極を形成する工程、
（ｍ）前記第１領域における前記第２絶縁膜に前記第２孔部に達する第３孔部を形成し、前記第３孔部の内部に第３導電性膜を埋め込む工程、
（ｎ）前記第１領域における前記第２絶縁膜に前記第３孔部を形成し、前記第３孔部の内部に前記第２導電性膜と電気的に接続する前記第３導電性膜を埋め込む工程、
を含み、前記（ｅ）〜（ｉ）工程および前記（ｎ）工程は少なくとも１回以上行うことを特徴とする半導体集積回路装置の製造方法。
【請求項４】
（ａ）第１配線が形成された第１領域を含む半導体基板上に第３絶縁膜を形成する工程、
（ｂ）前記半導体基板上の第２領域における前記第３絶縁膜に第１孔部を形成し、前記第１孔部の内部に第１導電性膜を埋め込む工程、
（ｃ）前記第３絶縁膜上に第１絶縁膜を形成する工程、
（ｄ）前記第１領域における前記第１、第３絶縁膜に前記第１配線に達する第２孔部を形成し、前記第２孔部の内部に第２導電性膜を埋め込む工程、
（ｅ）前記第２領域における前記第１絶縁膜に第１溝部を形成する工程、
（ｆ）前記第１溝部内に第１部材を埋め込む工程、
（ｇ）前記半導体基板上に第２絶縁膜を形成する工程、
（ｈ）前記第２領域における前記第２絶縁膜に選択的な開口を施し、前記第１溝部を上方に拡大する第２溝部を形成する工程、
（ｉ）前記第１部材除去する工程、
（ｊ）前記（ｉ）工程後、前記第２溝部の側壁および底部に容量素子の下部電極を形成する工程、
（ｋ）前記下部電極を覆うように前記容量素子の容量絶縁膜を形成する工程、
（ｌ）前記容量絶縁膜を覆うように前記容量素子の上部電極を形成する工程、
（ｍ）前記第１領域における前記第２絶縁膜に前記第２孔部に達する第３孔部を形成し、前記第３孔部の内部に第３導電性膜を埋め込む工程、
（ｎ）前記第１領域における前記第２絶縁膜に前記第３孔部を形成し、前記第３孔部の内部に前記第２導電性膜と電気的に接続する前記第３導電性膜を埋め込む工程、
を含み、前記（ｅ）〜（ｉ）工程および前記（ｎ）工程は少なくとも１回以上行い、前記第１部材のエッチングレートは前記第１絶縁膜および前記第２絶縁膜のエッチングレートより相対的に大きいことを特徴とする半導体集積回路装置の製造方法。
【請求項５】
半導体基板上に形成された第１絶縁膜と、前記第１絶縁膜上に形成された第２絶縁膜と、前記第１絶縁膜および前記第２絶縁膜を貫通するように形成された第１溝部の内部に形成された容量素子とを有する半導体集積回路装置であって、前記第１溝部の側壁には、前記第１絶縁膜と前記第２絶縁膜との接続部において段差が形成され、前記容量素子は、前記第１溝部の側壁および底部に形成された下部電極と、前記下部電極を覆うように形成された容量絶縁膜と、前記容量絶縁膜を覆うように形成された上部電極とを含んで構成されていることを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置の製造技術および半導体集積回路装置に関し、特に、ＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）を有する半導体集積回路装置の製造に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
ＤＲＡＭのメモリセルは、一般に、半導体基板の主面上にマトリクス状に配置された複数のワード線と複数のビット線との交点に配置される。１個のメモリセルは、それを選択する１個のＭＩＳＦＥＴ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）と、このＭＩＳＦＥＴに直列に接続された１個の情報蓄積用容量素子（キャパシタ）とで構成される。
【０００３】
メモリセル選択用ＭＩＳＦＥＴは、周囲を素子分離領域で囲まれた活性領域に形成され、主としてゲート絶縁膜、ワード線と一体に構成されたゲート電極およびソース、ドレインを構成する一対の半導体領域によって構成される。メモリセル選択用ＭＩＳＦＥＴは、通常１つの活性領域に２個形成され、これら２個のＭＩＳＦＥＴのソース、ドレイン（半導体領域）の一方が活性領域の中央部で共有される。
【０００４】
ビット線は、上記メモリセル選択用ＭＩＳＦＥＴの上部に配置され、多結晶シリコンなどからなるプラグが埋め込まれた接続孔を通じてソース、ドレイン（半導体領域）の一方（２個のＭＩＳＦＥＴに共有された半導体領域）と電気的に接続される。また、情報蓄積用容量素子は、ビット線の上部に配置され、同じく多結晶シリコンなどからなるプラグが埋め込まれた接続孔を通じてメモリセル選択用ＭＩＳＦＥＴのソース、ドレイン（半導体領域）の他方と電気的に接続される。
【０００５】
このように、近年のＤＲＡＭは、メモリセルの微細化に伴う蓄積電荷量の減少を補う対策として、情報蓄積用容量素子をビット線の上部に配置する立体構造を採用している。このような立体構造については、たとえば特開２００２−７６３０５号公報に記載されている。
【０００６】
【発明が解決しようとする課題】
上記情報蓄積用容量素子は、たとえばメモリセル選択用ＭＩＳＦＥＴの上部に堆積された厚い絶縁膜に情報蓄積用容量素子形成用の溝部を形成し、この溝部内に下部電極、誘電体膜および上部電極を配置することによって形成される。また、その絶縁膜の膜厚を厚くし、その溝部を深く形成することによって、メモリセルの微細化に伴う蓄積電荷量の減少を補う対策が行われている。しかしながら、本発明者らは、このような情報蓄積用容量素子の形成手段においては、以下のような課題が存在することを見出した。
【０００７】
すなわち、上記情報蓄積用容量素子形成用の溝部は、厚い絶縁膜をエッチングすることによって形成されることから、その溝部の加工形状の制御が困難になり、溝部の開口部と底部とでは寸法差が大きくなる。そのため、溝部の底部にて十分な径が得られるようにエッチングを行った場合には、その開口部における径が必要以上に大きくなり、隣接する情報蓄積用容量素子が短絡してしまう問題がある。一方、そのような短絡による不具合を防ぐために、開口部における開口径を制御した場合には、溝部の下部に向かって開口性が悪くなることから、溝部の加工形状に起因して所望の容量値の情報蓄積用容量素子が形成できなくなってしまう問題がある。
【０００８】
本発明は、ＤＲＡＭにおける情報蓄積用容量素子が形成される溝部を深く形成する場合において、所望の加工形状でその溝部を形成することのできる技術を提供することにある。
【０００９】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１０】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１１】
すなわち、本発明は、半導体基板上に形成した第１絶縁膜に第１溝部を形成する工程と、前記第１溝部内に第１部材を埋め込んだ後、前記第１絶縁膜上に第２絶縁膜を形成する工程と、前記第２絶縁膜に選択的な開孔を施し、前記第１溝部を上方に拡大する第２溝部を形成する工程と、前記第１部材を除去した後、前記第１溝部の側壁および底部に容量素子の下部電極を形成する工程と、前記下部電極を覆うように前記容量素子の容量絶縁膜を形成する工程と、前記容量絶縁膜を覆うように前記容量素子の上部電極を形成する工程とを含み、前記第２絶縁膜を形成する工程および前記第１溝部を上方に拡大する工程は、少なくとも１回以上行うものである。
【００１２】
また、本発明は、
（ａ）半導体基板上に形成された第１絶縁膜と、
（ｂ）前記第１絶縁膜上に形成された第２絶縁膜と、
（ｃ）前記第１絶縁膜および前記第２絶縁膜を貫通するように形成された第１溝部の内部に形成された容量素子とを有するものであり、前記第１溝部の側壁には、前記第１絶縁膜と前記第２絶縁膜との界面において段差が形成され、前記容量素子は、前記第１溝部の側壁および底部に形成された下部電極と、前記下部電極を覆うように形成された容量絶縁膜と、前記容量絶縁膜を覆うように形成された上部電極とを含んで構成されるものである。
【００１３】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【００１４】
（実施の形態１）
本実施の形態１の半導体集積回路装置であるＤＲＡＭの製造方法を図１〜図１４を用いて工程順に説明する。
【００１５】
まず、図１に示すように、たとえばｐ型の単結晶シリコンからなり、複数のメモリアレイが形成される記憶部形成領域（第２領域）とそれらの周囲に配置された周辺回路形成領域（第１領域）とを有する半導体基板１の主面の素子分離領域に素子分離溝４を形成する。素子分離溝４は、半導体基板１の主面をエッチングして深さ３００〜４００ｎｍ程度の溝を形成し、続いてこの溝の内部を含む半導体基板１上にＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法で膜厚６００ｎｍ程度の酸化シリコン膜５を堆積した後、溝の外部の不要な酸化シリコン膜５を化学機械研磨（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ；ＣＭＰ）法で研磨、除去することによって形成する。
【００１６】
続いて、半導体基板１の一部にＢ（ホウ素）をイオン注入し、他の一部にＰ（リン）をイオン注入した後、半導体基板１を熱処理してこれらの不純物を半導体基板１内に拡散させることにより、ｐ型ウエル６およびｎ型ウエル７を形成する。
【００１７】
次いで、半導体基板１を熱酸化してｐ型ウエル６およびｎ型ウエル７のそれぞれの表面に膜厚６ｎｍ〜７ｎｍ程度の酸化シリコンからなるゲート絶縁膜８を形成し、続いてゲート絶縁膜８の上部にメモリセル選択用ＭＩＳＦＥＴ、ｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴのそれぞれのゲート電極９（ワード線ＷＬ）を形成する。ゲート電極９を形成するには、たとえばＰ（リン）をドープした膜厚７０ｎｍ程度のｎ型多結晶シリコン膜をゲート絶縁膜８上にＣＶＤ法で堆積し、続いてその上部に膜厚５ｎｍ程度のＷＮ（窒化タングステン）膜および膜厚６０ｎｍ程度のＷ（タングステン）膜をスパッタリング法で堆積し、さらにその上部に膜厚２００ｎｍ程度のキャップ絶縁膜１０を堆積した後、フォトレジスト膜をマスクにしてこれらの膜をドライエッチングする。キャップ絶縁膜１０は、窒化シリコン膜から形成する。ゲート電極９は、ポリサイド膜（多結晶シリコン膜と高融点金属シリサイド膜との積層膜）で形成してもよい。
【００１８】
次いで、ｐ型ウエル６にＡｓ（ヒ素）をイオン注入することによって、記憶部形成領域のｐ型ウエル６にｎ型半導体領域（ソース、ドレイン領域）１１を形成し、周辺回路部のｐ型ウエル６にｎ−型半導体領域１２を形成する。また、周辺回路形成領域のｎ型ウエル７にＢ（ホウ素）をイオン注入することによって、ｐ−型半導体領域１３を形成する。ここまでの工程により、記憶部形成領域においてメモリセル選択用ＭＩＳＦＥＴが略完成する。
【００１９】
次いで、半導体基板１上にＣＶＤ法で膜厚１０ｎｍ〜１５ｎｍ程度の薄い窒化シリコン膜１４Ａを堆積した後、その上部にＣＶＤ法で膜厚７０ｎｍ程度の酸化シリコン膜１５Ａを堆積することにより、ゲート電極９（ワード線ＷＬ）のスペースを酸化シリコン膜１５Ａで埋め込む。酸化シリコン膜１５Ａは、ゲート電極９（ワード線ＷＬ）のスペースの２分の１より大きい膜厚で堆積し、このスペースに空隙ができないようにする。窒化シリコン膜１４Ａは、後の工程でゲート電極９のスペースにコンタクトホール（開孔）を形成するためのドライエッチングを行う際、素子分離溝４の内部の酸化シリコン膜５が削られるのを防ぐエッチングストッパとして使用される。従って、酸化シリコン膜５の削れ量が問題とならないような場合は、窒化シリコン膜１４Ａを省略してもよい。
【００２０】
次いで、周辺回路形成領域の酸化シリコン膜１５Ａおよび窒化シリコン膜１４Ａを異方的にエッチングしてゲート電極７の側壁に２層の側壁絶縁膜１５、１４を形成する。続いて、周辺回路形成領域のｐ型ウエル２にＰ（リン）をイオン注入することによって、ｎ＋型半導体領域（ソース、ドレイン領域）１７を形成し、ｎ型ウエル３にＢ（ホウ素）をイオン注入することによって、ｐ＋型半導体領域（ソース、ドレイン領域）１８を形成する。ここまでの工程により、周辺回路部のｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐが略完成する。
【００２１】
次いで、半導体基板１上にＣＶＤ法で膜厚６００ｎｍ程度の厚い酸化シリコン膜２２を堆積した後、この酸化シリコン膜２２を化学機械研磨法で研磨、平坦化することにより、酸化シリコン膜２２の表面の高さを記憶部形成領域と周辺回路形成領域とで均一にする。この時、キャップ絶縁膜１０を形成する窒化シリコン膜を研磨のストッパに用い、酸化シリコン膜２２の表面の高さをキャップ絶縁膜１０の上面まで後退させてもよい。
【００２２】
次に、図２に示すように、酸化シリコン膜２２の上部にＣＶＤ法で膜厚１０ｎｍ程度の薄い酸化シリコン膜２３を堆積し、続いて酸化シリコン膜２３の上部にＣＶＤ法で膜厚７０ｎｍ程度の多結晶シリコン膜２４Ａを堆積した後、多結晶シリコン膜２４Ａの上部に膜厚６０ｎｍ程度の反射防止膜（図示は省略）および膜厚４００ｎｍ程度のフォトレジスト膜（図示は省略）をスピン塗布する。酸化シリコン膜２３は、化学機械研磨法で研磨されたときに生じた下層の酸化シリコン膜２２の表面の微細な傷を補修するために堆積する。
【００２３】
次いで、上記フォトレジスト膜をマスクにして反射防止膜および多結晶シリコン膜２４Ａのそれぞれの一部をドライエッチングすることにより、耐エッチングマスク２４を形成する。続いて、上記フォトレジスト膜および反射防止膜を除去した後、耐エッチングマスク２４をマスクにして酸化シリコン膜２３、２２、１５Ａをドライエッチングすることにより、ｎ型半導体領域（ソース、ドレイン領域）１１の上部、すなわちゲート電極９のスペースにコンタクトホール（開孔）を形成する。そのコンタクトホールのうちの一部は、ｎ型半導体領域（ソース、ドレイン領域）１１の一方と後の工程で形成されるビット線とを接続するために使用され、他の一部は、ｎ型半導体領域（ソース、ドレイン領域）１１の他方と後の工程で形成される情報蓄積用容量素子の下部電極とを接続するために使用される。
【００２４】
上記酸化シリコン膜２３、２２、１５Ａのドライエッチングは、キャップ絶縁膜１０を形成する窒化シリコン膜および窒化シリコン膜１４Ａをエッチングストッパにして行う。これにより、酸化シリコン膜１５Ａ、２２、２３をドライエッチングする際に素子分離溝４の内部の酸化シリコン膜５が削られる不具合を防止することができると共に、キャップ絶縁膜１０が削られてゲート電極９（ワード線ＷＬ）の上面が露出する不具合を防止することができる。また、このドライエッチングを行うことにより、ゲート電極９（ワード線ＷＬ）の側壁に窒化シリコン膜１４Ａによって構成される側壁絶縁膜１０が形成される。
【００２５】
次に、図３に示すように、半導体基板１上にＣＶＤ法で膜厚３０ｎｍ程度の酸化シリコン膜を堆積した後、その酸化シリコン膜１１を異方的にエッチングすることにより、ゲート電極９（ワード線ＷＬ）の側壁にその酸化シリコン膜によって形成される側壁絶縁膜２５を形成する。
【００２６】
上記酸化シリコン膜の異方性エッチングは、窒化シリコンからなる側壁絶縁膜１４およびキャップ絶縁膜１０である窒化シリコン膜をエッチングストッパにして行う。これにより、ゲート電極９（ワード線ＷＬ）の側壁に形成される側壁絶縁膜２５の高さがキャップ絶縁膜１０の上面よりも低くなる（図３参照）。また、側壁絶縁膜２５に対して施される異方性エッチングのエッチング量は、後にキャップ絶縁膜１０の窒化シリコン膜をストッパにして行われる化学機械研磨によるキャップ絶縁膜１０の膜減りを考慮しても、酸化シリコンからなる側壁絶縁膜２５の上端がキャップ絶縁膜１０の上面よりも確実に低くなるように、側壁絶縁膜２５の上端とキャップ絶縁膜１０の上面との高さの差を確保しておくことが望ましい。ここまでの工程により、メモリセル選択用ＭＩＳＦＥＴのゲート電極９（ワード線ＷＬ）の側壁には、薄い膜厚の窒化シリコン膜（１４Ａ）とそれよりも厚い膜厚の酸化シリコン膜とによって構成される２層の側壁絶縁膜１４、２５が形成される。また、酸化シリコン膜によって構成される側壁絶縁膜２５は、ゲート電極９（ワード線ＷＬ）の側壁における高さがキャップ絶縁膜１０の上面よりも低いため、ゲート電極９（ワード線ＷＬ）のスペースに形成されたコンタクトホールのゲート長方向に沿った断面は、上部の径が底部の径よりも大きくなる。
【００２７】
次に、図４に示すように、上記コンタクトホールの底部に残った薄い膜厚の窒化シリコン膜１４Ａをドライエッチングで除去してｎ型半導体領域（ソース、ドレイン領域）１１の表面を露出させる。続いて、このドライエッチングでダメージを受けたｎ型半導体領域（ソース、ドレイン領域）１１の表面を薄くドライエッチングしてダメージを除去した後、この表面をフッ酸で洗浄する。
【００２８】
次いで、たとえばＰ（リン）をドープした膜厚１００ｎｍ程度のｎ型多結晶シリコン膜をＣＶＤ法で堆積することにより、上記ゲート電極９（ワード線ＷＬ）のスペースに形成されたコンタクトホールの内部をｎ型多結晶シリコン膜で埋め込む。なお、周辺回路形成領域に上記コンタクトホールよりも径の大きいコンタクトホールがある場合は、そのコンタクトホール内部のｎ型多結晶シリコン膜の膜厚が不足し、次の工程でｎ型多結晶シリコン膜を研磨したときにコンタクトホールの底部の半導体基板１が削れる恐れがあるので、ｎ型多結晶シリコン膜の上部に、たとえばＣＶＤ法で膜厚２００ｎｍ程度の酸化シリコン膜をさらに堆積しておいてもよい。
【００２９】
次いで、上記ｎ型多結晶シリコン膜、多結晶シリコン膜２４Ａからなる耐エッチングマスク２４およびその下層の酸化シリコン膜１５Ａ、２２、２３を化学機械研磨法で研磨することにより、上記ゲート電極９（ワード線ＷＬ）のスペースに形成されたコンタクトホールの外部のｎ型多結晶シリコン膜を除去し、コンタクトホールの内部にｎ型多結晶シリコン膜によって形成されるプラグ２６を形成する。この化学機械研磨は、キャップ絶縁膜１０を形成する窒化シリコン膜をストッパにして行う。
【００３０】
次に、図５に示すように、半導体基板１上にＣＶＤ法で膜厚３００ｎｍ程度の酸化シリコン膜３１を堆積した後、化学機械研磨法で酸化シリコン膜３１を１００ｎｍ程度研磨することによって、その表面を平坦化する。酸化シリコン膜３１の平坦化は、後の工程でメモリセル選択用ＭＩＳＦＥＴの上部に形成されるスルーホールの開孔精度を高くするために行う。
【００３１】
次いで、フォトレジスト膜（図示は省略）をマスクにして、上記ゲート電極９（ワード線ＷＬ）のスペースに形成されたコンタクトホールの上部の酸化シリコン膜３１をドライエッチングすることにより、後の工程で形成されるビット線とそのコンタクトホールとを接続するためのスルーホール（図示は省略）を形成する。続いて、酸化シリコン膜３１の上部に形成したフォトレジスト膜（図示は省略）をマスクにして周辺回路形成領域の酸化シリコン膜３１、２２を順次エッチングすることにより、ｎチャネル型ＭＩＳＦＥＴＱｎのｎ＋型半導体領域（ソース、ドレイン領域）１７の上部にコンタクトホール３２を形成し、ｐチャネル型ＭＩＳＦＥＴＱｐのｐ＋型半導体領域（ソース、ドレイン領域）１８の上部にコンタクトホール３３を形成する。
【００３２】
次いで、上記スルーホールおよびコンタクトホール３２、３３の内部にプラグ３４を形成する。プラグ３４を形成するには、たとえばＣＶＤ法で酸化シリコン膜３１の上部にＴｉＮなどからなるバリアメタル膜を堆積し、続いてそのバリアメタル膜の上部にＣＶＤ法でＷ（タングステン）膜を堆積することによってそのスルーホールおよびコンタクトホール３２、３３の内部にこれらの膜を埋め込んだ後、そのスルーホールおよびコンタクトホール３２、３３の外部のこれらの膜を化学機械研磨法で除去する。
【００３３】
次に、記憶部形成領域において、酸化シリコン膜３１の上部にビット線（図示は省略）を形成する。また、図６に示すように、周辺回路形成領域の酸化シリコン膜３１の上部に第１層配線（第１配線）３６〜３９を形成する。ビット線および第１層配線３６〜３９を形成するには、たとえば酸化シリコン膜３１の上部にスパッタリング法で膜厚１０ｎｍ程度のＴｉＮ膜（またはＷＮ膜）および膜厚５０ｎｍ程度のＷ膜を堆積した後、フォトレジスト膜をマスクにしてこれらの膜をドライエッチングする。ビット線は、上記スルーホールの内部に埋め込まれたプラグ３３（図示は省略）およびゲート電極９（ワード線ＷＬ）のスペースに形成されたコンタクトホールの内部に埋め込まれたプラグ２６を介してメモリセル選択用ＭＩＳＦＥＴのｎ型半導体領域（ソース、ドレイン領域）１１の一方と電気的に接続される。
【００３４】
次に、図７に示すように、半導体基板１上にＣＶＤ法で膜厚３００ｎｍ程度の酸化シリコン膜（第３絶縁膜）４１を堆積した後、その表面を化学機械研磨法で平坦化する。次に、酸化シリコン膜４１の上部にＣＶＤ法で膜厚５０ｎｍ程度の窒化シリコン膜４２を堆積した後、窒化シリコン膜４２、酸化シリコン膜４１および酸化シリコン膜３１を順次ドライエッチングすることによって、プラグ２６が埋め込まれたコンタクトホールの上部にスルーホール（第１孔部）４３を形成する。
【００３５】
次いで、スルーホール４３の内部にプラグ４４を形成し、さらにプラグ４４の表面にバリアメタル膜４５を形成する。プラグ４４およびバリアメタル膜４５を形成するには、たとえば窒化シリコン膜４２の上部にＰをドープしたｎ型多結晶シリコン膜をＣＶＤ法で堆積することによってスルーホール４３の内部にｎ型多結晶シリコン膜（第１導電性膜）を埋め込んだ後、スルーホール４３の外部のｎ型多結晶シリコン膜をドライエッチングで除去する。このとき、スルーホール４３の内部のｎ型多結晶シリコン膜をオーバーエッチングし、プラグ４４の表面を窒化シリコン膜４２の表面よりも下方に後退させることによって、プラグ４４の上部にバリアメタル膜４５を埋め込むためのスペースを確保する。次に、窒化シリコン膜４２の上部にスパッタリング法でＴｉＮ膜を堆積することにより、スルーホール４３内のプラグ４４の上部にＴａＮ（窒化タンタル）膜を埋め込んだ後、スルーホール４３の外部のＴａＮ膜を化学機械研磨法で除去する。
【００３６】
後の工程でスルーホール４３の上部に形成される情報蓄積用容量素子の下部電極とプラグ４４との間に介在する上記バリアメタル膜４５は、情報蓄積容量素子の容量絶縁膜形成工程で行われる高温熱処理の際に、下部電極を構成するＲｕ膜とプラグ４４を構成する多結晶シリコン膜との界面で所望しない反応が生じるのを抑制するために形成する。
【００３７】
次に、図８に示すように、窒化シリコン膜４２の上部にＣＶＤ法で膜厚１．５μｍ程度の酸化シリコン膜（第１絶縁膜）４６を堆積し、続いてフォトレジスト膜４７をマスクにして酸化シリコン膜４６をドライエッチングすることにより、スルーホール４３の上部に溝（第１溝部）５０Ａを形成する。酸化シリコン膜４６のエッチングは、窒化シリコン膜４２をエッチングストッパにして行い、下層の酸化シリコン膜４１が削られないようにする。
【００３８】
次に、上記フォトレジスト膜４７を除去した後、図９に示すように、酸化シリコン膜４６上に、たとえばＳＯＧ（Ｓｐｉｎ　Ｏｎ　Ｇｌａｓｓ）膜（第１部材）５１を塗布し、溝５０Ａの内部をそのＳＯＧ膜５１で埋め込む。続いて、溝５０Ａの外部のＳＯＧ膜５１を除去し、溝５０Ａの内部にのみＳＯＧ膜５１を残す。溝５０Ａの外部のＳＯＧ膜５１を除去するに当たっては、たとえば化学機械研磨法、エッチバック法またはウェットエッチング法などを用いることができる。
【００３９】
次に、図１０に示すように、上記酸化シリコン膜４６を堆積した工程と同様の工程によって膜厚１．５μｍ程度の酸化シリコン膜（第２絶縁膜）５２を堆積した後、フォトレジスト膜５３をマスクにして酸化シリコン膜５２ドライエッチングすることにより、溝５０Ａに達する溝（第２溝部）５０Ｂを形成する。
【００４０】
次に、図１１に示すように、希フッ酸水溶液を用いたウェットエッチングにより、溝５０Ａ内のＳＯＧ膜５１を選択的に除去することによって、溝５０Ａ、５０Ｂからなる溝（第２溝部）５０を形成する。希フッ酸を用いたウェットエッチングにおいて、ＳＯＧ膜５１は、ＣＶＤ法によって堆積された酸化シリコン膜４６、５２に比べて、ウェットエッチングレートが数１００倍程度大きいことから、溝５０Ａ内のＳＯＧ膜５１を選択的に除去することが可能となる。なお、ＳＯＧ膜５１の膜厚が４００ｎｍ程度である場合には、濃度を１／１００程度に薄めた希フッ酸水溶液を用いることによって３秒程度で除去することができる。また、溝５０の側壁には、酸化シリコン膜４６と酸化シリコン膜５２との接続部において段差が形成される場合があるが、これは、溝５０Ａ、５０Ｂのそれぞれの形成時において、誤差の範囲で開口位置が所定の位置から微小に外れてしまい、溝５０Ａ、５０Ｂのそれぞれの側壁の位置がずれてしまうことに起因するものである。本発明者らが行った実験によれば、酸化シリコン膜４６、５２の膜厚が１．５μｍ程度であり溝５０の開口幅が０．２μｍ程度である場合には、溝５０Ａ、５０Ｂのそれぞれの側壁の位置のずれ量は、０．０２μｍ程度にできることがわかった。
【００４１】
次に、図１２に示すように、スルーホール４３の上部に下部電極５４、容量絶縁膜５５および上部電極５６によって構成される情報蓄積用容量素子Ｃを形成し、スルーホール４３の内部に埋め込まれたプラグ４４およびゲート電極９（ワード線ＷＬ）のスペースに形成されたコンタクトホールの内部に埋め込まれたプラグ２６を介して情報蓄積用容量素子Ｃの下部電極５４とメモリセル選択用ＭＩＳＦＥＴのｎ型半導体領域（ソース、ドレイン領域）１１の他方とを電気的に接続することにより、メモリセルが略完成する。
【００４２】
情報蓄積用容量素子Ｃは、次のような方法で形成する。まず、溝５０の内部を含む酸化シリコン膜５２の上部にＣＶＤ法で膜厚７０ｎｍ〜８０ｎｍ程度のＲｕ膜を堆積する。次に、溝５０の内部のＲｕ膜が除去されるのを防ぐために溝５０の内部にフォトレジスト膜を埋め込んだ後、このフォトレジスト膜で覆われていない溝５０の外部のＲｕ膜をドライエッチングによって除去し、溝５０の内部に埋め込んだフォトレジスト膜をアッシングで除去することにより、溝５０の側壁および底面にＲｕ膜によって構成される下部電極５４を形成する。
【００４３】
次いで、下部電極５４が形成された溝５０の内部を含む酸化シリコン膜５２上に容量絶縁膜５５を形成する。容量絶縁膜５５は、たとえばＣＶＤ法で堆積した膜厚２０ｎｍ程度のＢＳＴ膜によって形成する。容量絶縁膜５５は、ＢＳＴ膜の他、たとえばＢａＴｉＯ３（チタン酸バリウム）、ＰｂＴｉＯ３（チタン酸鉛）、ＰＺＴ、ＰＬＴ、ＰＬＺＴなどのペロブスカイト型金属酸化物からなる高（強）誘電体膜によって構成することもできる。
【００４４】
次いで、容量絶縁膜５５の上部に上部電極５６を形成する。上部電極５６は、たとえばＣＶＤ法またはスパッタリング法で堆積した膜厚２００ｎｍ程度のＲｕ膜によって構成する。ここまでの工程により、Ｒｕ膜によって構成される下部電極５４、ＢＳＴ膜によって構成される容量絶縁膜５５およびＲｕ膜によって構成される上部電極５６からなる情報蓄積用容量素子Ｃが完成する。
【００４５】
ところで、情報蓄積用容量素子Ｃが形成される溝５０を形成するに当たり、酸化シリコン膜４６、５２のような２層の酸化シリコン膜を形成する代わりに、酸化シリコン膜４６、５２を合計した膜厚の酸化シリコン膜を堆積し、１回のドライエッチングでその酸化シリコン膜に溝５０を形成する場合には、その酸化シリコン膜の膜厚が厚くなり、溝５０が深くなることから、溝５０の開口部と底部とでは寸法差が大きくなってしまう。そのため、溝５０の底部にて十分な径が得られるようにエッチングを行った場合には、その開口部における径が必要以上に大きくなり、隣接する情報蓄積用容量素子Ｃの下部電極５４が短絡してしまうことが懸念される。一方、そのような短絡による不具合を防ぐために、開口部における開口径を制御した場合には、溝５０の下部に向かって開口性が悪くなることから、溝５０の加工形状に起因して所望の容量値の情報蓄積用容量素子Ｃが形成できなくなってしまうことが懸念される。
【００４６】
一方、本実施の形態１においては、上記したように情報蓄積用容量素子Ｃを形成するのに必要な膜厚の酸化シリコン膜を２回に分けて堆積し、酸化シリコン膜を１回堆積する毎に情報蓄積用容量素子Ｃが形成される溝５０となる溝５０Ａまたは溝５０Ｂを形成している。そのため、相対的に薄い酸化シリコン膜４６、５２をドライエッチングすることになるので、溝５０Ａ、５０Ｂの加工形状の制御を容易にすることができる。すなわち、隣接する情報蓄積用容量素子Ｃの下部電極５４が短絡してしまう不具合および所望の容量値の情報蓄積用容量素子Ｃが形成できなくなってしまう不具合の発生を防ぐことができる。
【００４７】
また、膜厚の厚い酸化シリコン膜に上記溝５０を加工精度よく形成する場合には、最新鋭のドライエッチング装置が必要となり、ＤＲＡＭの製造コストが増大してしまうことが懸念される。その一方で、上記本実施の形態１の溝５０の形成手段を用いることにより、従来のドライエッチング装置でも上記溝５０の加工形状を容易に制御することができる。それにより、本実施の形態１のＤＲＡＭの製造コストを低減することが可能となる。
【００４８】
また、酸化シリコン膜４６、５２を合計した膜厚の酸化シリコン膜を堆積し、１回のドライエッチングでその酸化シリコン膜に溝５０を形成する場合には、酸化シリコン膜の膜厚が厚いことからフォトレジスト膜をマスクとしてドライエッチングを行うと溝５０が形成される前にそのフォトレジスト膜が消失してしまうことが懸念される。そこで、たとえば酸化シリコン膜の上部に多結晶シリコン膜を堆積し、その多結晶シリコン膜をパターニングすることによって形成したマスクを用いてドライエッチングを行うことになる。しかしながら、本発明者らが行った実験によれば、その多結晶シリコン膜を堆積するのに６〜８時間程度要することがわかった。一方、本実施の形態１によれば、情報蓄積用容量素子Ｃを形成するのに必要な膜厚の酸化シリコン膜を２回に分けて堆積し、酸化シリコン膜を１回堆積する毎に情報蓄積用容量素子Ｃが形成される溝５０となる溝５０Ａまたは溝５０Ｂを形成している。そのため、酸化シリコン膜４６、５２のそれぞれの膜厚は、フォトレジスト膜をマスクとしたドライエッチングが可能な膜厚となるので、フォトレジスト膜４７（図８参照）およびフォトレジスト膜５３（図１０参照）をマスクとしたドライエッチングによって、それぞれ溝５０Ａ、５０Ｂを形成することが可能となる。マスクとなるフォトレジスト膜の形成に要する時間は、数分程度で済むことから、本実施の形態１のＤＲＡＭの製造方法によればＤＲＡＭの製造時間を短縮することが可能となる。すなわち、本実施の形態１のＤＲＡＭの製造方法によればＤＲＡＭの量産性を向上することが可能となる。
【００４９】
次に、図１３に示すように、情報蓄積用容量素子Ｃの上部にＣＶＤ法で酸化シリコン膜５７を堆積する。続いて、周辺回路形成領域の酸化シリコン膜５７、５２、４６、窒化シリコン膜４２および酸化シリコン膜４１を順次エッチングして第１層配線３６の上部にスルーホール５８を形成した後、スルーホール５８の内部にプラグ５９を形成する。プラグ５９は、たとえばＴｉＮ膜とＷ膜との積層膜で形成する。
【００５０】
その後、図１４に示すように、酸化シリコン膜５７の上部にスパッタリング法で形成したＡｌ合金膜をパターニングしてＡｌ合金配線６１〜６３を形成することにより、本実施の形態１のＤＲＡＭを製造する。
【００５１】
（実施の形態２）
本実施の形態２の半導体集積回路装置であるＤＲＡＭの製造方法を図１５を用いて説明する。本実施の形態２のＤＲＡＭの製造方法は、前記実施の形態１において図１０を用いて説明した工程までは同様である。また、本実施の形態２において、たとえば酸化シリコン膜４６、５２（図１０参照）の膜厚は、それぞれ１．３μｍ程度とする。
【００５２】
次に、図１５に示すように、酸化シリコン膜５２上に、たとえばＳＯＧ膜５１Ａを塗布し、溝５０Ｂの内部をそのＳＯＧ膜５１Ａで埋め込む。続いて、溝５０Ｂの外部のＳＯＧ膜５１Ａを除去し、溝５０Ｂの内部にＳＯＧ膜５１Ａを残す。溝５０Ｂの外部のＳＯＧ膜５１Ａを除去するに当たっては、たとえば化学機械研磨法、エッチバック法またはウェットエッチング法などを用いることができる。
【００５３】
続いて、上記酸化シリコン膜４６、５２を堆積した工程と同様の工程によって膜厚１．３μｍ程度の酸化シリコン膜５２Ｂを堆積した後、フォトレジスト膜５３Ａをマスクにして酸化シリコン膜５２Ｂドライエッチングすることにより、溝５０Ｂに達する溝（第２溝部）５０Ｃを形成する。
【００５４】
次に、図１６に示すように、前記実施の形態１において溝５０Ａ内のＳＯＧ膜５１を除去した工程（図１１参照）と同様の工程により、溝５０Ａ内のＳＯＧ膜５１および溝５０Ｂ内のＳＯＧ膜５１Ａを除去することによって、溝５０Ａ、５０Ｂ、５０Ｃからなる溝５０を形成する。
【００５５】
前記実施の形態１においては、情報蓄積用容量素子Ｃ（図１２参照）を形成するのに必要な膜厚の酸化シリコン膜を２回に分けて堆積し、酸化シリコン膜を１回堆積する毎に情報蓄積用容量素子Ｃが形成される溝５０となる溝５０Ａまたは溝５０Ｂを形成したが、本実施の形態２のようにその酸化シリコン膜を３回に分けて堆積し、酸化シリコン膜を１回堆積する毎に情報蓄積用容量素子Ｃが形成される溝５０となる溝５０Ａ、溝５０Ｂまたは溝５０Ｃを形成してもよい。また、酸化シリコン膜５２を堆積する工程、溝５０Ｂを形成する工程および溝５０Ｂの内部をＳＯＧ膜５１Ａで埋め込む工程と同様の工程を繰り返してもよい。それにより、さらに多層に酸化シリコン膜を堆積し、より深い溝５０を形成することが可能となる。すなわち、本実施の形態２によれば、前記実施の形態１で示した溝５０よりもさらに深い溝５０を加工精度良く形成することができる。
【００５６】
その後、前記実施の形態１において図１２〜図１４を用いて説明した工程と同様工程を経ることによって本実施の形態２のＤＲＡＭを製造する。
【００５７】
上記のような本実施の形態２のＤＲＡＭの製造方法によっても、前記実施の形態１のＤＲＡＭの製造方法と同様の効果を得ることができる。
【００５８】
（実施の形態３）
本実施の形態３の半導体集積回路装置であるＤＲＡＭの製造方法を図１７〜図２０を用いて説明する。本実施の形態３のＤＲＡＭの製造方法は、前記実施の形態１において図７を用いて説明した工程までは同様である。
【００５９】
その後、図１７に示すように、窒化シリコン膜４２の上部にＣＶＤ法で膜厚１．５μｍ程度の酸化シリコン膜４６を堆積し、続いてフォトレジスト膜（図示は省略）をマスクにして周辺回路形成領域の酸化シリコン膜４６、窒化シリコン膜４２および酸化シリコン膜４１を順次エッチングして第１層配線３６の上部にスルーホール（第２孔部）５８Ａを形成した後、スルーホール５８Ａの内部にプラグ５９Ａを形成する。プラグ５９Ａは、たとえばＴｉＮ膜とＷ膜との積層膜（第２導電性膜）で形成する。
【００６０】
次に、図１８に示すように、酸化シリコン膜４６の上部にＣＶＤ法で膜厚２００ｎｍ程度の酸化シリコン膜４６Ａを堆積し、続いてフォトレジスト膜（図示は省略）をマスクにして記憶部形成領域の酸化シリコン膜４６Ａ、４６をドライエッチングすることにより、スルーホール４３の上部に溝５０Ａを形成する。続いて、そのフォトレジスト膜を除去した後、酸化シリコン膜４６Ａ上に、たとえばＳＯＧ膜５１を塗布し、溝５０Ａの内部をそのＳＯＧ膜５１で埋め込む。続いて、溝５０Ａの外部のＳＯＧ膜５１を除去し、溝５０Ａの内部にのみＳＯＧ膜５１を残す。
【００６１】
次に、図１９に示すように、酸化シリコン膜４６Ａの上部にＣＶＤ法で膜厚１．５μｍ程度の酸化シリコン膜５２を堆積する。続いてフォトレジスト膜５３をマスクにして記憶部形成領域の酸化シリコン膜５２、４６Ａをドライエッチングすることにより、溝５０Ａに達する溝５０Ｂを形成する。
【００６２】
次に、前記実施の形態１において図１０〜図１２を用いて説明した工程と同様の工程を経て溝５０および情報蓄積用容量素子Ｃを形成した後、図２０に示すように、情報蓄積用容量素子Ｃの上部にＣＶＤ法で酸化シリコン膜５７を堆積する。続いて、フォトレジスト膜（図示は省略）をマスクにして周辺回路形成領域の酸化シリコン膜５７、５２、４６Ａを順次エッチングしてスルーホール５８Ａに達するスルーホール（第３孔部）５８Ｃを形成した後、スルーホール５８Ｃの内部にプラグ５９Ａ、５９Ｂと同様にＴｉＮ膜とＷ膜との積層膜（第３導電性膜）からなるプラグ５９Ｃを形成する。このプラグ５９Ｃは、プラグ５９Ａ、５９Ｂと電気的に接続する。その後、前記実施の形態１において図１４を用いて説明した工程と同様の工程を経て本実施の形態３のＤＲＡＭを製造する。酸化シリコン膜５７上に形成されたＡｌ合金配線６２（図１４参照）は、プラグ５９Ｃ、５９Ｂ、５９Ａによって第１層配線３６と電気的に接続される。
【００６３】
前記実施の形態１において示したように、周辺回路形成領域の酸化シリコン膜５７、５２、４６、窒化シリコン膜４２および酸化シリコン膜４１を順次エッチングしてスルーホール５８（図１３参照）を形成する場合には、エッチングする合計膜厚が厚くなることから、フォトレジスト膜をマスクとしてドライエッチングを行うとスルーホール５８が形成される前にそのフォトレジスト膜が消失してしまうことが懸念される。そこで、たとえば酸化シリコン膜の上部に多結晶シリコン膜を堆積し、その多結晶シリコン膜をパターニングすることによって形成したマスクを用いてドライエッチングを行うことになる。しかしながら、前記実施の形態１においても記載したように、その多結晶シリコン膜の堆積には６〜８時間程度の長時間を要することになる。
【００６４】
一方、本実施の形態３によれば、情報蓄積用容量素子Ｃを形成するのに必要な膜厚の酸化シリコン膜を２回に分けて堆積し、酸化シリコン膜を１回堆積する毎に周辺回路形成領域においてはスルーホールを形成し、そのスルーホール内に第１層配線３６と電気的に接続するプラグを形成している。そのため、酸化シリコン膜４６の膜厚および酸化シリコン膜４６Ａ、５２の合計の膜厚のそれぞれは、フォトレジスト膜をマスクとしたドライエッチングが可能な膜厚となるので、フォトレジスト膜をマスクとしたドライエッチングによって、スルーホール５８Ａ、５８Ｃのそれぞれを形成することが可能となる。フォトレジスト膜の形成に要する時間は、数分程度で済むことから、本実施の形態３のＤＲＡＭの製造方法によればＤＲＡＭの製造時間を短縮することが可能となる。すなわち、本実施の形態３のＤＲＡＭの製造方法によればＤＲＡＭの量産性を向上することが可能となる。
【００６５】
上記のような本実施の形態３のＤＲＡＭの製造方法によっても、前記実施の形態１のＤＲＡＭの製造方法と同様の効果を得ることができる。
【００６６】
（実施の形態４）
本実施の形態４の半導体集積回路装置であるＤＲＡＭの製造方法を図２１〜図２３を用いて説明する。本実施の形態４のＤＲＡＭの製造方法は、前記実施の形態１において図１０を用いて説明した工程までは同様である。また、本実施の形態４において、たとえば酸化シリコン膜４６、５２（図１０参照）の膜厚は、それぞれ１．３μｍ程度とする。
【００６７】
その後、図２１に示すように、フォトレジスト膜（図示は省略）をマスクにして周辺回路形成領域の酸化シリコン膜５２、４６、窒化シリコン膜４２および酸化シリコン膜４１を順次エッチングして第１層配線３６の上部にスルーホール５８Ｄを形成した後、スルーホール５８Ｄの内部にプラグ５９Ｄを形成する。プラグ５９Ｄは、たとえばＴｉＮ膜とＷ膜との積層膜で形成する。
【００６８】
続いて酸化シリコン膜５２の上部にＣＶＤ法で膜厚２００ｎｍ程度の酸化シリコン膜５２Ａを堆積し、続いてフォトレジスト膜（図示は省略）をマスクにして記憶部形成領域の酸化シリコン膜５２Ａ、５２をドライエッチングすることにより、溝５０Ａの上部に溝５０Ｂを形成する。続いて、そのフォトレジスト膜を除去した後、酸化シリコン膜５２Ａ上に、たとえばＳＯＧ膜５１Ａを塗布し、溝５０Ｂの内部をそのＳＯＧ膜５１Ａで埋め込む。続いて、溝５０Ｂの外部のＳＯＧ膜５１Ａを除去し、溝５０Ｂの内部にのみＳＯＧ膜５１Ａを残す。
【００６９】
次に、図２２に示すように、上記酸化シリコン膜４６、５２を堆積した工程と同様の工程によって膜厚１．３μｍ程度の酸化シリコン膜５２Ｂを堆積した後、フォトレジスト膜５３Ａをマスクにして酸化シリコン膜５２Ｂをドライエッチングすることにより、溝５０Ｂに達する溝５０Ｃを形成する。
【００７０】
次に、図２３に示すように、前記実施の形態１において溝５０Ａ内のＳＯＧ膜５１を除去した工程（図１１参照）と同様の工程により、溝５０Ａ内のＳＯＧ膜５１および溝５０Ｂ内のＳＯＧ膜５１Ａを除去することによって、溝５０Ａ、５０Ｂ、５０Ｃからなる溝５０を形成する。続いて、前記実施の形態１において図１２を用いて説明した工程と同様の工程により、スルーホール４３の上部に下部電極５４、容量絶縁膜５５および上部電極５６によって構成される情報蓄積用容量素子Ｃを形成する。
【００７１】
次いで、情報蓄積用容量素子Ｃの上部にＣＶＤ法で酸化シリコン膜５７を堆積する。続いて、フォトレジスト膜（図示は省略）をマスクにして周辺回路形成領域の酸化シリコン膜５７、５２Ｂ、５２Ａを順次エッチングしてスルーホール５８Ｄに達するスルーホール５８Ｅを形成した後、スルーホール５８Ｅの内部にプラグ５９Ｅを形成する。プラグ５９Ｅは、たとえばＴｉＮ膜とＷ膜との積層膜で形成する。
【００７２】
上記したように、本実施の形態４においては、前記実施の形態２と同様に情報蓄積用容量素子Ｃを形成するのに必要な膜厚の酸化シリコン膜を３回に分けて堆積し、酸化シリコン膜を１回堆積する毎に情報蓄積用容量素子Ｃが形成される溝５０となる溝５０Ａ、溝５０Ｂおよび溝５０Ｃをそれぞれ形成している。それにより、さらに多層に酸化シリコン膜を堆積し、より深い溝５０を加工精度良く形成することが可能となる。また、Ａｌ合金配線６２と第１層配線３６とを電気的に接続するプラグについては、必ずしも上記酸化シリコン膜４６、５２、５２Ｂを堆積する毎に形成する必要はなく、フォトレジスト膜をマスクとしたドライエッチングによってそのプラグ（本実施の形態４においてはプラグ５９Ｄ、５９Ｅ）が形成されるスルーホール（本実施の形態４においてはスルーホール５８Ｄ、５８Ｅ）が形成可能な膜厚ならば複数層の酸化シリコン膜を堆積してからでもよい。それにより、本実施の形態４のＤＲＡＭの製造工程数が増加してしまうことを防ぐことができる。
【００７３】
その後、前記実施の形態１において図１４を用いて説明した工程と同様の工程を経ることによって、本実施の形態４のＤＲＡＭを製造する。
【００７４】
上記のような本実施の形態４のＤＲＡＭの製造方法によっても、前記実施の形態１のＤＲＡＭの製造方法と同様の効果を得ることができる。
【００７５】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【００７６】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下の通りである。
【００７７】
すなわち、ＤＲＡＭにおける情報蓄積用容量素子を形成するのに必要な膜厚の絶縁膜（第１絶縁膜および第２絶縁膜）を複数回に分けて堆積し、その絶縁膜を１回堆積する毎にその絶縁膜に選択的な開口を施して情報蓄積用容量素子が形成される深い溝部（第１溝部）を形成するので、所望の加工形状でその溝部を形成することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１であるＤＲＡＭの製造方法を示す要部断面図である。
【図２】図１に続くＤＲＡＭの製造工程中の要部断面図である。
【図３】図２に続くＤＲＡＭの製造工程中の要部断面図である。
【図４】図３に続くＤＲＡＭの製造工程中の要部断面図である。
【図５】図４に続くＤＲＡＭの製造工程中の要部断面図である。
【図６】図５に続くＤＲＡＭの製造工程中の要部断面図である。
【図７】図６に続くＤＲＡＭの製造工程中の要部断面図である。
【図８】図７に続くＤＲＡＭの製造工程中の要部断面図である。
【図９】図８に続くＤＲＡＭの製造工程中の要部断面図である。
【図１０】図９に続くＤＲＡＭの製造工程中の要部断面図である。
【図１１】図１０に続くＤＲＡＭの製造工程中の要部断面図である。
【図１２】図１１に続くＤＲＡＭの製造工程中の要部断面図である。
【図１３】図１２に続くＤＲＡＭの製造工程中の要部断面図である。
【図１４】図１３に続くＤＲＡＭの製造工程中の要部断面図である。
【図１５】本発明の実施の形態２であるＤＲＡＭの製造工程中の要部断面図である。
【図１６】図１５に続くＤＲＡＭの製造工程中の要部断面図である。
【図１７】本発明の実施の形態３であるＤＲＡＭの製造工程中の要部断面図である。
【図１８】図１７に続くＤＲＡＭの製造工程中の要部断面図である。
【図１９】図１８に続くＤＲＡＭの製造工程中の要部断面図である。
【図２０】図１９に続くＤＲＡＭの製造工程中の要部断面図である。
【図２１】本発明の実施の形態４であるＤＲＡＭの製造工程中の要部断面図である。
【図２２】図２１に続くＤＲＡＭの製造工程中の要部断面図である。
【図２３】図２２に続くＤＲＡＭの製造工程中の要部断面図である。
【符号の説明】
１　半導体基板
４　素子分離溝
５　酸化シリコン膜
６　ｐ型ウェル
７　ｎ型ウェル
８　ゲート絶縁膜
９　ゲート電極
１０　キャップ絶縁膜
１１　ｎ型半導体領域（ソース、ドレイン領域）
１２　ｎ−型半導体領域
１３　ｐ−型半導体領域
１４　側壁絶縁膜
１４Ａ　窒化シリコン膜
１５　側壁絶縁膜
１５Ａ　酸化シリコン膜
１７　ｎ＋型半導体領域（ソース、ドレイン領域）
１８　ｐ＋型半導体領域（ソース、ドレイン領域）
２２、２３　酸化シリコン膜
２４　耐エッチングマスク
２４Ａ　多結晶シリコン膜
２５　側壁絶縁膜
２６　プラグ
３１　酸化シリコン膜
３２、３３　コンタクトホール
３４　プラグ
３６〜３９　第１層配線（第１配線）
４１　酸化シリコン膜（第３絶縁膜）
４２　窒化シリコン膜
４３　スルーホール（第１孔部）
４４　プラグ
４５　バリアメタル膜
４６　酸化シリコン膜（第１絶縁膜）
４６Ａ　酸化シリコン膜
４７　フォトレジスト膜
５０　溝（第２溝部）
５０Ａ　溝（第１溝部）
５０Ｂ、５０Ｃ　溝（第２溝部）
５１、５１Ａ　ＳＯＧ膜（第１部材）
５２、５２Ｂ　酸化シリコン膜（第２絶縁膜）
５２Ａ　酸化シリコン膜
５３、５３Ａ　フォトレジスト膜
５４　下部電極
５５　容量絶縁膜
５６　上部電極
５７　酸化シリコン膜
５８、５８Ｄ、５８Ｅ　スルーホール
５８Ａ　スルーホール（第２孔部）
５８Ｃ　スルーホール（第３孔部）
５９、５９Ａ、５９Ｃ、５９Ｄ、５９Ｅ　プラグ
６１〜６３　Ａｌ合金配線
Ｃ　情報蓄積用用容量素子
Ｑｎ　ｎチャネル型ＭＩＳＦＥＴ
Ｑｐ　ｐチャネル型ＭＩＳＦＥＴ
ＷＬ　ワード線
【図１】
2004039683.tif 000003
【図２】
2004039683.tif 000004
【図３】
2004039683.tif 000005
【図４】
2004039683.tif 000006
【図５】
2004039683.tif 000007
【図６】
2004039683.tif 000008
【図７】
2004039683.tif 000009
【図８】
2004039683.tif 000010
【図９】
2004039683.tif 000011
【図１０】
2004039683.tif 000012
【図１１】
2004039683.tif 000013
【図１２】
2004039683.tif 000014
【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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