(57)【要約】【課題】高速アクセスが可能な強誘電体記憶装置を提供すること。【解決手段】複数のワード線４０と複数のビット線５０との各交点に強誘電体キャパシタ（メモリセル）３０を有する。複数のワード線４０を駆動するワード線駆動部１０には、選択ワード電圧供給線２３０及び非選択ワード電圧供給線２４０が接続される。複数のビット線５０を駆動するビット線駆動部２０には、選択ビット電圧供給線２１０及び非選択ビット電圧供給線２２０が接続される。各供給線２１０〜２４０の電圧を選択する電圧選択回路３００は、選択メモリセルに正又は負の選択電圧を印加するいずれの場合（リード期間とライト期間）も、非選択ワード電圧供給線２４０及び非選択ビット電圧供給線２２０の一方の電位を固定とした。【選択図】        図１１
2004220716.tif 000002
【特許請求の範囲】
【請求項１】
互いに平行に配設された複数のワード線と、
前記複数のワード線と交差して、互いに平行に配設された複数のビット線と、前記複数のワード線および前記複数のビット線の各交点に配置された複数の強誘電体メモリセルと、
前記複数のワード線を駆動するワード線駆動部と、
前記複数のビット線を駆動するビット線駆動部と、
前記ワード線駆動部に接続された選択ワード電圧供給線及び非選択ワード電圧供給線と、
前記ビット線駆動部に接続された選択ビット電圧供給線及び非選択ビット電圧供給線と、
複数種の電圧を発生する電源回路と、
前記電源回路が発生する前記複数種の電圧を、前記選択ワード電圧供給線、前記非選択ワード電圧供給線、前記選択ビット電圧供給線及び前記非選択ビット電圧供給線に選択出力する電圧選択回路と、を有し、
前記ワード線駆動部及び前記ビット線駆動部は、前記複数の強誘電体メモリセルのうちの選択メモリセルに、正または負の選択電圧を、残りの非選択メモリセルには非選択電圧を印加し、
前記電圧選択回路は、前記選択メモリセルに前記正又は負の選択電圧を印加するいずれの場合も、前記非選択ワード電圧供給線及び前記非選択ビット電圧供給線の一方の電位を固定としたことを特徴とする強誘電体記憶装置。
【請求項２】
請求項１において、
前記電源回路は、Ｖ０＜Ｖ１＜Ｖ２＜Ｖ３＜Ｖ４の関係を有する５種類の電圧を生成し、
前記電圧選択回路は、前記非選択ワード電圧供給線を電圧Ｖ２に固定し、前記選択メモリセルに前記正の選択電圧を印加するときは、前記選択ワード電圧供給線に電圧Ｖ４を、前記非選択ビット電圧供給線には電圧Ｖ３を、前記選択ビット電圧供給線には電圧Ｖ１をそれぞれ供給し、前記選択メモリセルに前記負の選択電圧を印加するときは、前記選択ワード電圧供給線に電圧Ｖ０を、前記非選択ビット電圧供給線には電圧Ｖ１を、前記選択ビット電圧供給線には電圧Ｖ３をそれぞれ供給することを特徴とする強誘電体記憶装置。
【請求項３】
請求項２において、
前記複数種の電圧を、前記選択ワード電圧供給線、非選択ワード電圧供給線、選択ビット電圧供給線及び非選択ビット電圧供給線に切り換え出力するタイミング信号を、前記電圧選択回路に出力する制御回路をさらに有し、
前記制御回路は、前記選択メモリセルに前記正の選択電圧を印加した後に、前記選択ワード電圧供給線の電圧Ｖ４を電圧Ｖ２に切り換える信号を出力し、その後、前記選択ワード電圧供給線の電圧Ｖ２を電圧Ｖ０に、前記非選択ビット電圧供給線の電圧Ｖ３を電圧Ｖ１に、前記選択ビット電圧供給線の電圧Ｖ１を電圧Ｖ２に、それぞれ実質的に同時に切り換える信号を出力することを特徴とする強誘電体記憶装置。
【請求項４】
請求項２において、
前記複数種の電圧を、前記選択ワード電圧供給線、非選択ワード電圧供給線、選択ビット電圧供給線及び非選択ビット電圧供給線に切り換え出力するタイミング信号を、前記電圧選択回路に出力する制御回路をさらに有し、
前記制御回路は、前記選択メモリセルに前記正の選択電圧を印加した後に、前記選択ワード電圧供給線の電圧Ｖ４を電圧Ｖ２に切り換える信号を出力し、その後、前記非選択ビット電圧供給線の電圧Ｖ３を電圧Ｖ１に、前記選択ビット電圧供給線の電圧Ｖ１を電圧Ｖ３に、それぞれ実質的に同時に切り換える信号を出力することを特徴とする強誘電体記憶装置。
【請求項５】
請求項１において、
前記電源回路は、Ｖ０＜Ｖ１＜Ｖ２＜Ｖ３＜Ｖ４の関係を有する５種類の電圧を生成し、
前記電圧選択回路は、前記非選択ビット電圧供給線を電圧Ｖ２に固定し、前記選択メモリセルに前記正の選択電圧を印加するときは、前記選択ワード電圧供給線に電圧Ｖ３を、前記非選択ワード電圧供給線には電圧Ｖ１を、前記選択ビット電圧供給線には電圧Ｖ０をそれぞれ供給し、前記選択メモリセルに前記負の選択電圧を印加するときは、前記選択ワード電圧供給線に電圧Ｖ１を、前記非選択ワード電圧供給線には電圧Ｖ３を、前記選択ビット電圧供給線には電圧Ｖ４をそれぞれ供給することを特徴とする強誘電体記憶装置。
【請求項６】
請求項５において、
前記複数種の電圧を、前記選択ワード電圧供給線、非選択ワード電圧供給線、選択ビット電圧供給線及び非選択ビット電圧供給線に切り換え出力するタイミング信号を、前記電圧選択回路に出力する制御回路をさらに有し、
前記制御回路は、前記選択メモリセルに前記正の選択電圧を印加した後に、前記選択ワード電圧供給線の電圧Ｖ３を電圧Ｖ１に切り換える信号を出力し、その後、前記非選択ワード電圧供給線の電圧Ｖ１を電圧Ｖ３に、前記選択ビット電圧供給線の電圧Ｖ０を電圧Ｖ２に、それぞれ実質的に同時に切り換える信号を出力することを特徴とする強誘電体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、強誘電体記憶装置に関する。
【０００２】
【背景技術】
強誘電体記憶装置として、各セルにトランジスタおよびキャパシタ（強誘電体を一つずつ配置した１Ｔ／１Ｃセル、あるいは、その各セル毎にさらにリファレンスセルを配置した２Ｔ／２Ｃセルを有するアクティブ型強誘電体メモリが知られている。
【０００３】
しかし、このアクティブ型強誘電体記憶装置は、メモリセルが１個の素子から構成される他の不揮発性記憶装置として知られるフラッシュメモリ、ＥＥＰＲＯＭなどと比較して、メモリ面積が大きくなり、大容量化できない。
【０００４】
大容量化に適した不揮発性記憶装置として、各メモリセルを１個の強誘電体キャパシタとした強誘電体記憶装置がある。（特許文献１参照）
【０００５】
【特許文献１】
特開平９−１１６１０７号公報
【０００６】
【発明が解決しようとする課題】
各メモリセルを１個の強誘電体キャパシタとした強誘電体記憶装置では、複数種の電圧を切り換えて選択ワード線、非選択ワード線、選択ビット線及び非選択ビット線に供給する必要がある。このとき、選択ワード線及び選択ビット線に接続される選択メモリセルの数と比べて、非選択メモリセルの数は格段に多く、各線の配線負荷に大きな差がある。
【０００７】
特に、非選択ワード線及び非選択ビット線の配線負荷が大きく、両者の電位を変化させるのに、比較的長い時間を要し、そのためにアクセススピードが低下していた。
【０００８】
本発明の目的は、アクセスタイムを短縮できる強誘電体記憶装置を提供することにある。
【０００９】
【課題を解決するための手段】
本発明に係る強誘電体記憶装置は、互いに平行に配設された複数のワード線と、前記複数のワード線と交差して、互いに平行に配設された複数のビット線と、前記複数のワード線および前記複数のビット線の各交点に配置された複数の強誘電体メモリセルと、前記複数のワード線を駆動するワード線駆動部と、前記複数のビット線を駆動するビット線駆動部と、前記ワード線駆動部に接続された選択ワード電圧供給線及び非選択ワード電圧供給線と、前記ビット線駆動部に接続された選択ビット電圧供給線及び非選択ビット電圧供給線と、複数種の電圧を発生する電源回路と、前記電源回路が発生する前記複数種の電圧を、前記選択ワード電圧供給線、前記非選択ワード電圧供給線、前記選択ビット電圧供給線及び前記非選択ビット電圧供給線に選択出力する電圧選択回路とを有する。前記ワード線駆動部及び前記ビット線駆動部は、前記複数の強誘電体メモリセルのうちの選択メモリセルに、正または負の選択電圧を、残りの非選択メモリセルには非選択電圧を印加する。前記電圧選択回路は、前記選択メモリセルに前記正又は負の選択電圧を印加するいずれの場合も、前記非選択ワード電圧供給線及び前記非選択ビット電圧供給線の一方の電位を固定とした。
【００１０】
本発明では、接続負荷が大きく充放電速度の遅い非選択ワード電圧供給線及び非選択ビット電圧供給線の一方の電位を固定とすることで、メモリアクセススピードを向上させることができる。
【００１１】
前記電源回路は、Ｖ０＜Ｖ１＜Ｖ２＜Ｖ３＜Ｖ４の関係を有する５種類の電圧を生成することができる。この場合、前記電圧選択回路は、一例として、前記非選択ワード電圧供給線を電圧Ｖ２に固定とすることができる。そして、前記選択メモリセルに前記正の選択電圧を印加するときは、前記選択ワード電圧供給線に電圧Ｖ４を、前記非選択ビット電圧供給線には電圧Ｖ３を、前記選択ビット電圧供給線には電圧Ｖ１をそれぞれ供給する。前記選択メモリセルに前記負の選択電圧を印加するときは、前記選択ワード電圧供給線に電圧Ｖ０を、前記非選択ビット電圧供給線には電圧Ｖ１を、前記選択ビット電圧供給線には電圧Ｖ３をそれぞれ供給する。
【００１２】
この複数種の電圧を、前記選択ワード電圧供給線、非選択ワード電圧供給線、選択ビット電圧供給線及び非選択ビット電圧供給線に切り換え出力するタイミング信号を、前記電圧選択回路に出力する制御回路をさらに設けることができる。
【００１３】
この制御回路は、前記選択メモリセルに前記正の選択電圧を印加した後に、前記選択ワード電圧供給線の電圧Ｖ４を電圧Ｖ２に切り換える信号を出力することができる。さらに、その後、制御回路は、前記選択ワード電圧供給線の電圧Ｖ２を電圧Ｖ０に、前記非選択ビット電圧供給線の電圧Ｖ３を電圧Ｖ１に、前記選択ビット電圧供給線の電圧Ｖ１を電圧Ｖ２に、それぞれ実質的に同時に切り換える信号を出力することができる。
【００１４】
この制御回路は、前記選択メモリセルに前記正の選択電圧を印加した後に、前記選択ワード電圧供給線の電圧Ｖ４を電圧Ｖ２に切り換える信号を出力し、その後、前記非選択ビット電圧供給線の電圧Ｖ３を電圧Ｖ１に、前記選択ビット電圧供給線の電圧Ｖ１を電圧Ｖ３に、それぞれ実質的に同時に切り換える信号を出力することもできる。
【００１５】
前記電圧選択回路は、他の例として、前記非選択ワード電圧供給線に代えて、前記非選択ビット電圧供給線を電圧Ｖ２に固定してもよい。この場合、前記選択メモリセルに前記正の選択電圧を印加するときは、前記選択ワード電圧供給線に電圧Ｖ３を、前記非選択ワード電圧供給線には電圧Ｖ１を、前記選択ビット電圧供給線には電圧Ｖ０をそれぞれ供給する。また、前記選択メモリセルに前記負の選択電圧を印加するときは、前記選択ワード電圧供給線に電圧Ｖ１を、前記非選択ワード電圧供給線には電圧Ｖ３を、前記選択ビット電圧供給線には電圧Ｖ４をそれぞれ供給する。
【００１６】
前記制御回路は、前記選択メモリセルに前記正の選択電圧を印加した後に、前記選択ワード電圧供給線の電圧Ｖ３を電圧Ｖ１に切り換える信号を出力することができる。その後、制御回路は、前記非選択ワード電圧供給線の電圧Ｖ１を電圧Ｖ３に、前記選択ビット電圧供給線の電圧Ｖ０を電圧Ｖ２に、それぞれ実質的に同時に切り換える信号を出力することができる。
【００１７】
【発明の実施の形態】
以下、本発明の一実施形態について、図面を参照して説明する。
【００１８】
（強誘電体記憶装置の基本構成）
まず、強誘電体記憶装置の基本動作を説明する。図１は、本発明に係る強誘電体記憶装置の全体図である。
【００１９】
図１にある強誘電体記憶装置は、マトリックス状に配設された複数のワード線４０および複数のビット線５０の交点に、強誘電体キャパシタ（メモリセル）３０が複数配置される構造となっている。複数のメモリセル３０の中から特定のメモリセル３０を選択するためには、ワード線４０およびビット線５０を選択すればよい。
【００２０】
コンピューターにおいて１ビットは、２通りの状態を表現できる量と考えることができ、強誘電体記憶装置は、強誘電体キャパシタ３０のヒステリシス現象に現れる２通りの状態を１ビットとして利用した記憶装置である。
【００２１】
ヒステレシス現象について、強誘電体に印加される電圧と強誘電体の分極値との相関を図２に示した。図２の縦軸Ｐ（Ｑ）は、強誘電体の分極値（電荷量）を示し、横軸Ｖは、強誘電体に印加される電圧を表す。図２の曲線は、強誘電体キャパシタ５０に印加される電圧の変化に応じて、強誘電体キャパシタ３０の分極状態が循環する特性を示す。例えば、今Ｂ点の状態（論理値０の記憶状態）またはＤ点の状態（論理値１の記憶状態）にある強誘電体キャパシタ５０に正の選択電圧Ｖｄｄを印加すると、分極状態はＡ点に移る（論理値０，１の読み出し）。
印加される電圧が０になると、Ｂ点に移行する。つまり、元々Ｄ点にあった分極状態も、Ａ点を経由してＢ点に移行する。その後、さらに強誘電体キャパシタ５０に負の選択電圧（−Ｖｄｄ）を印加すると状態はＣ点に移る。（論理値１の書き込み）。印加される電圧が０になると、今度は、Ｄ点に状態が移る（論理値１の記憶状態）。
【００２２】
ここで、Ｂ点またはＤ点の分極状態にある強誘電体キャパシタ３０に非選択電圧（±Ｖｄｄ／３）を印加したとする。その後印加される電圧が０になると、状態は、元のＢ点またはＤ点に戻るのである。これは、ある強誘電体キャパシタ５０の選択時に、非選択の強誘電体キャパシタ５０に非選択電圧（±Ｖｄｄ／３）が印加されても、記憶状態は維持されることを示す。
【００２３】
次に、強誘電体記憶装置のデータの読み書きを説明する。
【００２４】
まず、データ書き込み時には、“０”データ書き込み・“１”データ書き込みを要する。強誘電体キャパシタ３０の特性上、“０”データを書き込むときと“１”データを書き込むときとでは電圧の印加方向の反転が必要であるので、“０”データ書き込み・“１”データ書き込みの２工程を要する。
【００２５】
また、この強誘電体記憶装置は、破壊読み出し方式なので、読み出し後に再書き込み作業が必要である。よって、データ読み出しの時は、読み出し・再書き込みを要する。最初の読み出し工程は、“０”データ書き込みと同じ印加方向に電圧を印加することで、強誘電体キャパシタ３０内の移動電荷量から保持されている状態を読み出す。その後の再書き込みは、元々“１”データを記憶していたメモリセルにのみ、“１”データを再書き込みしている。
【００２６】
以上のことから、データの読み出しとデータの書き込みのそれぞれにおいて、“０”データ書き込みと、“１”データ書き込みが必要である。
【００２７】
本明細書において、正の選択電圧（Ｖｄｄ）を選択メモリセルに印加する“０”データ書き込みを「リード」、負の選択電圧（−Ｖｄｄ）を選択メモリセルに印加して“１”データ書き込みを「ライト」と定義する。
【００２８】
（メモリセルアレイの周辺回路構成）
図１のメモリアレイ９０には、複数のワード線４０と複数のビット線５０がマトリックス状に配設され、それぞれの交点に強誘電体キャパシタ（メモリセル）３０が複数配置されている。
【００２９】
図１の電源回路４００は、５種類の電圧Ｖ０〜Ｖ４（Ｖ４＝４Ｖｄｄ／３、Ｖ３＝Ｖｄｄ、Ｖ２＝２Ｖｄｄ／３、Ｖ１＝Ｖｄｄ／３、Ｖ０＝０）を発生し、通常の１／３バイアス駆動法に用いる４種類の電圧Ｖ０〜Ｖ３と比較して、電圧Ｖ４（４Ｖｄｄ／３）が追加されている。本実施形態では、電圧Ｖ４（４Ｖｄｄ／３）を、電源電圧Ｖｄｄを昇圧して生成しているが、これに限定されない。また、電源回路４００には、５種類の電圧Ｖ０〜Ｖ４を電圧選択回路３００へ出力するための電圧出力線４１０〜４５０を備えている。
【００３０】
選択ビット電圧供給線２１０および非選択ビット電圧供給線２２０は、ビット線駆動部２０と電圧選択回路３００とを接続する。また、選択ワード電圧供給線２３０および非選択ワード電圧供給線２４０は、ワード線駆動部１０と電圧選択回路３００とを接続する。
【００３１】
電圧選択回路３００は、制御回路５１０からの信号に従って、５種類の電圧Ｖ０〜Ｖ４の中から選ばれた４種類の電圧を選択して、選択ビット電圧供給線２１０，非選択ビット電圧供給線２２０，選択ワード電圧供給線２３０および非選択ワード電圧供給線２４０に出力する。
【００３２】
ワード線駆動部１０およびビット線駆動部２０は、複数のメモリセル３０のそれぞれに接続される各電圧供給線２１０〜２４０を切り換えて、ワード線４０及びビット線５０に接続する。
【００３３】
（リードとライト）
次に、リード（０書き込み）およびライト（１書き込み）の動作を説明する。図３にリード時のメモリセル３０に印加される電圧を、図４にライト時のメモリセル３０に印加される電圧をそれぞれ示した。
【００３４】
図３及び図４の選択メモリセル３０ａは、リードまたはライトの対象となるメモリセル３０である。図３及び図４の符号ＳＢＬは選択ビット線を、符号ＵＳＢＬは非選択ビット線を、符号ＳＷＬは選択ワード線を、符号ＵＳＷＬは非選択ワード線を、それぞれ表す。以下、すべての図面において、符号ＳＢＬ、ＵＳＢＬ、ＳＷＬおよびＵＳＷＬは同様の意味を表すこととする。
【００３５】
図３のリード時には、選択メモリセル３０ａには、選択ワード電圧供給線２３０の電圧Ｖ４（４Ｖｄｄ／３）および選択ビット電圧供給線２１０から電圧Ｖ１（Ｖｄｄ／３）が供給され、正の選択電圧（Ｖｄｄ）が印加される。よって、図２に示すように“０”書き込みが実施されてデータが読み出される。
【００３６】
図４のライト時には、選択メモリセル３０ａには、選択ワード電圧供給線２３０の電圧Ｖ０（０Ｖ）および選択ビット電圧供給線２１０から電圧Ｖ３（Ｖｄｄ）が供給され、負の選択電圧（−Ｖｄｄ）が印加される。よって、図２に示すように“１”書き込みが実施されてデータが書き込まれる。
【００３７】
図３及び図４の非選択メモリセル３０ｂはリード及びライトの対象とならない残りの複数のメモリセル３０を表す。図３及び図４のいずれでも、非選択メモリセル３０ｂには、非選択電圧（±Ｖｄｄ／３）が印加される。
【００３８】
ここで注目すべきは、本実施形態では、図３のリード時及びそれに引き続き実施される図４のライト時のいずれの場合も、非選択ワード線ＵＳＷＬは電圧Ｖ２（２Ｖｄｄ／３）にて固定されている。よって、非選択ワード線ＵＳＷＬに接続される非選択ワード電圧供給線２４０の電圧を、リード時からライト時に亘って固定できる。
【００３９】
本実施形態では、大きな負荷が接続される非選択ワード電圧供給線２４０の電圧を固定とすることで、アクセスタイムを短縮しようとするものである。なお、後述する通り、非選択ワード電圧供給線２４０に代えて、同様に大きな負荷が接続される非選択ビット電圧供給線２２０の電圧を固定としても良い（図１４参照のこと）。
【００４０】
（制御回路および電圧選択回路）
次に、図１の電圧選択回路３００及び制御回路５１０の構成及び動作について説明する。
【００４１】
図５は制御回路５１０の一例を示した。制御回路５１０は、６つの遅延回路５１１〜５１６を有する。各遅延回路５１１〜５１６はそれぞれ、図６に示す複数個のインバータＩＮＶから成り、図１１に示す一定の遅延時間Ｔ１〜Ｔ６を作り出すものである。
【００４２】
選択メモリセルにアクセスしたときに出力されるｔｒｉｇ信号が、図５の制御回路５１０に入力されると、遅延回路５１１〜５１６の働きにより、各電圧供給線２１０〜２４０の出力電圧を制御する信号ＳＷ４，ＳＢ１，ＵＢ３，ＳＷ０，ＵＢ１が、電圧選択回路３００へ順次送られる。電圧選択回路３００は、受け取った信号をもとに、各電圧供給線２１０〜２４０に出力する電圧を決定する。さらに電圧選択回路３００には、受け取った信号を処理するためのスイッチ回路が各電圧供給線２１０〜２４０毎に設けられている。設けられている各スイッチ回路をそれぞれ示したのが図７、図８、図９である。
【００４３】
選択ワード電圧供給線２３０には図７の電源スイッチ回路３５０が設けられている。選択ビット電圧供給線２１０には図８の電源スイッチ回路３６０が設けられている。非選択ビット電圧供給線２２０には図９の電源スイッチ回路３７０設けられている。本実施形態の特徴として、非選択ワード電圧供給線２４０には一定の電圧が供給されるので、電源スイッチ回路は不要である。なお、図８のパルス回路３３１の等価回路を図１０に示した。
【００４４】
図７の入力１０に図５の信号ＳＷ４が入力されると、選択ワード電圧供給線２３０には、電圧４Ｖｄｄ／３が出力される。また、図７の入力１１に図５の信号ＳＷ０が入力されると、選択ワード電圧供給線２３０には、電圧０が出力される。さらに、図７の入力１０および入力１１に信号が入力されないときは、選択ワード電圧供給線２３０には、電圧２Ｖｄｄ／３が出力される。
【００４５】
図８の入力１２に図５の信号ＳＢ３が入力されると、選択ビット電圧供給線２１０には、電圧Ｖｄｄが出力される。また、図８の入力１３に図５の信号ＳＢ１が入力されると、図８のパルス回路３３１によって、選択ビット電圧供給線２１０には一時的に電圧Ｖｄｄ／３が出力される。さらに、図８の入力１２および入力１３に信号が入力されないときは、選択ビット電圧供給線２１０には、電圧２Ｖｄｄ／３が出力される。
【００４６】
図９の入力１４に図５の信号ＵＢ３が入力されると非選択ビット電圧供給線２２０には、電圧Ｖｄｄが出力される。また、図９の入力１５に図５の信号ＵＢ１が入力されると非選択ビット電圧供給線２２０には、電圧Ｖｄｄ／３が出力される。さらに図９の入力１４および入力１５に信号が入力されないときは、非選択ビット電圧供給線２２０には、電圧２Ｖｄｄ／３が出力される。
【００４７】
図５の制御回路５１０から出力される各信号（ＳＷ４、ＳＷ０、ＳＢ３、ＳＢ１、ＵＢ３、ＵＢ１）のタイミングチャートと電圧選択回路３００が各電圧供給線２１０〜２４０へ出力する電圧の波形図を同時系列に示したものが、図１１である。図１１において、符号ｔ０〜ｔ６はタイミングを表す。
【００４８】
図１１によると、タイミングｔ０の時に図５の制御回路５１０にｔｒｉｇ信号が入力されると、同時に、信号ＳＢ１、信号ＵＢ３が立ち上がる。このとき、選択ビット電圧供給線２１０を介して選択ビット線ＳＢＬには電圧Ｖｄｄ／３が供給され、非選択ビット電圧供給線２２０を介して非選択ビット線ＵＳＢＬには電圧Ｖｄｄが供給される。時間間隔Ｔ１の期間に、図１１の通り選択ビット線ＳＢＬ及び非選択ビット線ＵＳＢＬの電圧が安定する。
【００４９】
次に、タイミングｔ１の時に信号ＳＷ４が立ち上がり、選択ワード電圧供給線２３０を介して選択ワード線ＳＷＬに電圧４Ｖｄｄ／３が供給される。そしてタイミングｔ２の時に信号ＳＷ４が立ち下がり、電源スイッチ回路３５０に信号が入力されていない状態になると同時に、選択ワード電圧供給線２３０を介して選択ワード線ＳＷＬに電圧２Ｖｄｄ／３が供給される。
【００５０】
タイミングｔ１−ｔ２間の時間間隔Ｔ２にて、図３に示すように、選択メモリセル３０ａに正の選択電圧（Ｖｄｄ）が印加され、リード（“０”書き込み）が実施される。時間間隔Ｔ３の期間では、立下げられた選択ワード線ＳＷＬの電圧が安定する。タイミングｔ０からタイミングｔ３までの期間Ｔ１〜Ｔ３が、リード動作期間である。
【００５１】
次の時間間隔Ｔ４の期間での電圧変更に特徴がある。まず、タイミングｔ３にて信号ＳＢ１が立ち上がり、信号ＵＢ３が立ち下がる。よって、電源スイッチ回路３６０に信号が入力されていない状態になり、選択ビット電圧供給線２１０を介して選択ビット線ＳＢＬには電圧２Ｖｄｄ／３が供給される。一方、信号ＵＢ１が立ち上がることで、非選択ビット電圧供給線２２０を介して非選択ビット線ＵＳＢＬには電圧Ｖｄｄ／３が出力される。
【００５２】
さらに、タイミングｔ３の時、信号ＳＢ１および信号ＵＢ３が立ち下がると同時に、信号ＳＷ０、ＵＢ１が立ち上がる。このとき、選択ワード電圧供給線２３０を介して選択ワード線ＳＷＬには電圧０が供給される。
【００５３】
このように、本実施形態では、図１１に示すように、時間間隔Ｔ４の期間で、選択ワード線ＳＷＬ及び非選択ビット線ＵＳＢＬの電圧の立下げと、選択ビット線ＳＢＬの電圧の立ち上げとを同時に実施している。
【００５４】
次に、タイミングｔ４の時に、信号ＳＢ３が立ち上がり、このとき、選択ビット電圧供給線２１０を介して選択ビット線ＳＢＬには、電圧Ｖｄｄが供給される。時間Ｔ５経過後のタイミングｔ５にて信号ＳＢ３立ち下がり、電源スイッチ回路３６０に信号が入力されていない状態になる。よって、選択ビット電圧供給線２１０を介して選択ビット線ＳＷＬには、電圧２Ｖｄｄ／３が供給される。
【００５５】
タイミングｔ４−ｔ５間の時間間隔Ｔ５にて、図４に示すように、選択メモリセル３０ａに負の選択電圧（−Ｖｄｄ）が印加され、ライト（“１”書き込み）が実施される。その後の時間間隔Ｔ６にて、選択ビット線ＳＢＬの電圧が安定する。タイミングｔ３−ｔ６の期間Ｔ４〜Ｔ６がライト動作を表す。
【００５６】
その後、信号ＳＷ０および信号ＵＢ１が、タイミングｔ６の時に立ち下がり、全ての線が電圧２Ｖｄｄ／３に設定される（スタンバイ状態）。
【００５７】
図１２は、電圧の関係を見やすくするため、図１１の４つの波形図を重ねて表記したものである。図１２において、非選択ワード線ＵＳＷＬに供給する電圧を固定したため、非選択系についての電圧切換は非選択ビット線ＵＳＢＬだけで良い。よって、配線容量の大きい非選択ビット線ＵＳＢＬの電圧を安定させる期間を排除でき、アクセススピードが向上する。
【００５８】
また、図１３に示すように、リード期間後選択ビット線ＳＢＬに電圧Ｖｄｄを印加し、その後、選択ワード線ＳＷＬに電圧ＧＮＤを印加するように電圧印加を制御しても同様の効果が得られる。
【００５９】
本実施例では、非選択ワード線ＵＳＷＬに供給する電圧を固定したが、非選択ビット線ＵＳＢＬに供給する電圧を固定しても、同様の効果が得られる。この場合の選択ワード線ＳＷＬ、非選択ワード線ＵＳＷＬ、選択ビット線ＳＢＬ非選択ビット線ＵＳＢＬに印加される電圧の波形図を図１４に示した。
【００６０】
図１４では、選択メモリセルに正の選択電圧（Ｖｄｄ）を印加するリード期間（Ｔ２）では、選択ワード電圧供給線２３０に電圧２Ｖｄｄ／３を、非選択ワード電圧供給線２４０には電圧Ｖｄｄ／３を、選択ビット電圧供給線２１０には電圧０をそれぞれ供給している。選択メモリセルに負の選択電圧（−Ｖｄｄ）を印加するライト期間（Ｔ５）では、選択ワード電圧供給線２３０に電圧Ｖｄｄ／３を、非選択ワード電圧供給線２４０には電圧Ｖｄｄを、選択ビット電圧供給線２１０には電圧４Ｖｄｄ／３をそれぞれ供給している。
【００６１】
また、選択メモリセルに正の選択電圧（Ｖｄｄ）を印加した時間Ｔ２の経過後に、選択ワード電圧供給線２３０の電圧Ｖｄｄを電圧Ｖｄｄ／３に切り換え、その後の時間間隔Ｔ３のときに、非選択ワード電圧供給線２４０の電圧Ｖｄｄ／３を電圧Ｖｄｄに、選択ビット電圧供給線２１０の電圧０を電圧２Ｖｄｄ／３に、それぞれ実質的に同時に切り換えている。
【００６２】
（本実施形態と比較例との対比）
本実施形態の効果を説明するために、比較例を示す。図１５に、比較例に係る制御回路５００を示した。図１５の制御回路５００は、図５のものより一つ多い７つの遅延回路５０１〜５０７を有する。遅延回路５０１〜５０７の各々の構成は、図６に示されたものと同等である。従って、比較例のアクセスタイムは、本実施形態のアクセスタイムよりも、遅延回路一つ分の時間だけ長くなることが分かる。
【００６３】
この制御回路５００により制御される電圧選択回路内の電源スイッチ回路も、図７〜図９のものとは異なり、図１６〜図１９に示す４つの電源スイッチ回路３１０，３２０，３３０，３４０を有する。なお、図１８のパルス回路３３１は図１０に示されているものと同等のものである。
【００６４】
図２０は、図１５の制御回路５００から出力される各信号のタイミングチャートと、電圧選択回路３００が各電圧供給線２１０〜２４０へ出力する電圧の波形図を同時系列に表したものである。制御回路５００から出力される各信号（ＳＢ０、ＵＢ２、ＳＷ３、ＳＷ０、ＵＷ２、ＳＢ３）によって、選択ワード線ＳＷＬ、非選択ワード線ＵＳＷＬ、選択ビット線ＳＢＬ、非選択ビット線ＵＳＢＬに印加される電圧が図２０の波形図のようになる。図２１は、電圧の関係を見やすくするため、図２０の４つの波形を重ねて表記したものである。
【００６５】
図２０及び図２１より分かる通り、比較例においては、接続負荷の多く充放電速度の遅い非選択ビット線ＵＳＢＬの電圧を変更する期間Ｔ４と、同様に接続負荷の多く充放電速度の遅い非選択ワード線ＵＷＢＬの電圧を変更する期間Ｔ５とを、別個に設ける必要がある。よって、この比較例では、アクセススピードが遅くなってしまう欠点がある。
【００６６】
なお、本発明は上述した実施形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る強誘電体記憶装置のブロック図である。
【図２】強誘電体のヒステレシス現象を示す図である。
【図３】本発明の一実施形態に係る強誘電体記憶装置のリード動作時の電圧印加状態を示す図である。
【図４】本発明の一実施形態に係る強誘電体記憶装置のライト動作時の電圧印加状態を示す図である。
【図５】図１に示す制御回路の一例を示す図である。
【図６】図５に示す各遅延回路の共通構成を示す図である。
【図７】図１中の電圧選択回路に設けられる電源スイッチ回路を示す図である。
【図８】図１中の電圧選択回路に設けられる他の電源スイッチ回路を示す図である。
【図９】図１中の電圧選択回路に設けられるさらに他の電源スイッチ回路を示す図である。
【図１０】図８の電源スイッチ回路に用いられるパルス回路を表す図である。
【図１１】本発明の一実施形態の動作を説明するためのタイミングチャートである。
【図１２】図１１に示されている４種類の波形を重ねて記載した図である。
【図１３】図１２に示されている波形の他の一例を記載した図である。
【図１４】本発明の他の実施形態の電圧印加波形図を示した図である。
【図１５】比較例の制御回路を示す図である。
【図１６】比較例に用いられる電源スイッチ回路を示す図である。
【図１７】比較例に用いられる他の電源スイッチ回路を示す図である。
【図１８】比較例に用いられるさらに他の電源スイッチ回路を示す図である。
【図１９】比較例に用いられるさらに他の電源スイッチ回路を示す図である。
【図２０】比較例の動作を説明するためのタイミングチャートである。
【図２１】図２０に示されている４種類の波形を重ねて記載した図である。
【符号の説明】
１０  ワード線駆動部、  ２０  ビット線駆動部、  ３０  強誘電体キャパシタ、  ４０  ワード線、  ５０  ビット線、  ２１０  選択ビット電圧供給線、２２０  非選択ビット電圧供給線、  ２３０  選択ワード電圧供給線、  ２４０非選択ワード電圧供給線、  ３００  電圧選択回路、  ４００  電源回路、  ５００  制御回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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