(57)【要約】【課題】ワード線、ビット線に供給される電位が変化する過渡期においても、非選択メモリセルを保護できる強誘電体記憶装置を提供すること。【解決手段】複数のワード線４０と複数のビット線５０との各交点に強誘電体キャパシタ（メモリセル）３０を有する。複数のワード線４０を駆動するワード線駆動部１０には、選択ワード電圧供給線２３０及び非選択ワード電圧供給線２４０が接続される。複数のビット線５０を駆動するビット線駆動部２０には、選択ビット電圧供給線２１０及び非選択ビット電圧供給線２２０が接続される。選択ワード電圧供給線２３０での電位変化勾配と非選択ビット電圧供給線２２０での電位変化勾配との差を少なくし、かつ、選択ビット電圧供給線２１０での電位変化勾配と非選択ワード電圧供給線２４０での電位変化勾配との差を少なくする電位変化勾配補正部１００を設けた。【選択図】        図１
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【特許請求の範囲】
【請求項１】
互いに平行に配設された複数のワード線と、
前記複数のワード線と交差して、互いに平行に配設された複数のビット線と、前記複数のワード線および前記複数のビット線の各交点に配置された複数の強誘電体メモリセルと、
前記複数のワード線を駆動するワード線駆動部と、
前記複数のビット線を駆動するビット線駆動部と、
前記ワード線駆動部に接続された選択ワード電圧供給線及び非選択ワード電圧供給線と、
前記ビット線駆動部に接続された選択ビット電圧供給線及び非選択ビット電圧供給線と、
前記選択ワード電圧供給線での電位変化勾配と前記非選択ビット電圧供給線での電位変化勾配との差、及び、前記選択ビット電圧供給線での電位変化勾配と前記非選択ワード電圧供給線での電位変化勾配との差、の少なくとも一方を少なくする電位変化勾配補正部と、を有することを特徴とする強誘電体記憶装置。
【請求項２】
請求項１において、
前記ワード線駆動部及び前記ビット線駆動部は、前記複数の強誘電体メモリセルのうちの選択メモリセルには選択電圧を、残りの非選択メモリセルには非選択電圧を印加し、
前記電位変化勾配補正部は、前記選択ワード電圧供給線と前記非選択ビット電圧供給線との間の電位差と、前記選択ワード電圧供給線と前記非選択ビット電圧供給線との間の電位差とを、前記非選択電圧以下に設定することを特徴とする強誘電体記憶装置。
【請求項３】
請求項１または２において、
複数種の電圧を発生する電源回路と、
前記複数種の電圧を前記ワード線駆動部および前記ビット線駆動部に選択出力する電圧選択回路と、
前記複数種の電圧を、前記選択ワード電圧供給線、非選択ワード電圧供給線、選択ビット電圧供給線及び非選択ビット電圧供給線に切り換え出力するタイミング信号を、前記電圧選択回路に出力する制御回路と、をさらに有することを特徴とする強誘電体記憶装置。
【請求項４】
請求項３において、
前記制御回路は、前記選択ワード電圧供給線に選択ワード電圧を供給するタイミングとほぼ同時に、前記選択ビット電圧供給線及び非選択ビット電圧供給線の電位を切り換える信号を出力することを特徴とする強誘電体記憶装置。
【請求項５】
請求項３において、
前記制御回路は、前記選択ビット電圧供給線に選択ビット電圧を供給するタイミングとほぼ同時に、前記選択ワード電圧供給線及び非選択ワード電圧供給線の電位を切り換える信号を出力することを特徴とする強誘電体記憶装置。
【請求項６】
請求項１乃至５のいずれかにおいて、
前記電位変化勾配補正部は、前記選択ワード電圧供給線及び前記選択ビット電圧供給線での電位変化勾配をそれぞれ緩やかにさせることを特徴とする強誘電体記憶装置。
【請求項７】
請求項６において、
前記電位変化勾配補正部は、前記選択ワード電圧供給線及び前記選択ビット電圧供給線の配線負荷を増大させることを特徴とする強誘電体記憶装置。
【請求項８】
請求項６において、
前記電位変化勾配補正部は、前記選択ワード電圧供給線及び前記選択ビット電圧供給線に流れる単位時間あたりの電流量を、前記非選択ワード電圧供給線及び前記非選択ビット電圧供給線に流れる単位時間あたりの電流量と近づくように減少させることを特徴とする強誘電体記憶装置。
【請求項９】
請求項１乃至５のいずれかにおいて、
前記電位変化勾配補正部は、前記非選択ワード電圧供給線及び前記非選択ビット電圧供給線での電位変化勾配をそれぞれ急にさせることを特徴とする強誘電体記憶装置。
【請求項１０】
請求項９において、
前記電位変化勾配補正部は、前記非選択ワード電圧供給線及び前記非選択ビット電圧供給線に流れる単位時間あたりの電流量を、前記非選択ワード電圧供給線及び前記非選択ビット電圧供給線に流れる単位時間あたりの電流量に近づくように増大させることを特徴とする強誘電体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、強誘電体記憶装置に関する。
【０００２】
【背景技術】
強誘電体記憶装置として、各セルにトランジスタおよびキャパシタ（強誘電体を一つずつ配置した１Ｔ／１Ｃセル、あるいは、その各セル毎にさらにリファレンスセルを配置した２Ｔ／２Ｃセルを有するアクティブ型強誘電体メモリが知られている。
【０００３】
しかし、このアクティブ型強誘電体記憶装置は、メモリセルが１個の素子から構成される他の不揮発性記憶装置として知られるフラッシュメモリ、ＥＥＰＲＯＭなどと比較して、メモリ面積が大きくなり、大容量化できない。
【０００４】
大容量化に適した不揮発性記憶装置として、各メモリセルを１個の強誘電体キャパシタとした強誘電体記憶装置がある。（特許文献１参照）
【０００５】
【特許文献１】
特開平９−１１６１０７号公報
【０００６】
【発明が解決しようとする課題】
各メモリセルを１個の強誘電体キャパシタとした強誘電体記憶装置では、各セルにスイッチが存在しないことから、特に非選択メモリセルに記憶されているデータが劣化し易いという、実用化する上で解決すべき課題が残っており、本発明はそれを解決することを目的とする。
【０００７】
【課題を解決するための手段】
本発明に係る強誘電体記憶装置は、
互いに平行に配設された複数のワード線と、
前記複数のワード線と交差して、互いに平行に配設された複数のビット線と、前記複数のワード線および前記複数のビット線の各交点に配置された複数の強誘電体メモリセルと、
前記複数のワード線を駆動するワード線駆動部と、
前記複数のビット線を駆動するビット線駆動部と、
前記ワード線駆動部に接続された選択ワード電圧供給線及び非選択ワード電圧供給線と、
前記ビット線駆動部に接続された選択ビット電圧供給線及び非選択ビット電圧供給線と、
前記選択ワード電圧供給線での電位変化勾配と前記非選択ビット電圧供給線での電位変化勾配との差、及び、前記選択ビット電圧供給線での電位変化勾配と前記非選択ワード電圧供給線での電位変化勾配との差、の少なくとも一方を少なくする電位変化勾配補正部と、を有することを特徴とする。
【０００８】
本発明では、前記電位変化勾配補正部の働きで、選択ワード電圧、非選択ワード電圧、選択ビット電圧または非選択ビット電圧を切り換える過渡期にあっても、非選択メモリセルには過度の電圧が印加されないようにすることができる。これにより、非選択メモリセルに不測の過電圧が印加されることを防止でき、非選択メモリに記憶されているデータを保護することができる。
【０００９】
本発明の強誘電体記憶装置では、前記ワード線駆動部及び前記ビット線駆動部は、前記複数の強誘電体メモリセルのうちの選択メモリセルには選択電圧を、残りの非選択メモリセルには非選択電圧を印加できる。この場合、前記電位変化勾配補正部は、前記選択ワード電圧供給線と前記非選択ビット電圧供給線との間の電位差と、前記選択ワード電圧供給線と前記非選択ビット電圧供給線との間の電位差とを、前記非選択電圧以下に設定できる。よって、各種電圧を切り換える過渡期にあっても、各種電圧が所定値に達した安定時の非選択電圧以下の電圧を非選択メモリセルに印加することができ、それに保持されているデータの劣化を防ぐことができる。
【００１０】
本発明の強誘電体記憶装置には、複数種の電圧を発生する電源回路と、前記複数種の電圧を前記ワード線駆動部および前記ビット線駆動部に選択出力する電圧選択回路とをさらに設けることができる。この複数種の電圧を前記選択ワード電圧供給線、非選択ワード電圧供給線、選択ビット電圧供給線及び非選択ビット電圧供給線に切り換え出力するタイミング信号を、前記電圧選択回路に出力する制御回路をさらに設けることができる。
【００１１】
ここで、前記制御回路は、前記選択ワード電圧供給線に選択ワード電圧を供給するタイミングとほぼ同時に、前記選択ビット電圧供給線及び非選択ビット電圧供給線の電位を切り換える信号を出力することができる。この場合、前記電圧選択回路は、前記選択ワード電圧供給線に選択ワード電圧を供給するタイミングとほぼ同時に前記非選択ビット電圧供給線に非選択ビット電圧を供給することができる。この効果としてアクセスタイムの短縮があげられる。
【００１２】
同様に、前記制御回路は、前記選択ビット電圧供給線に選択ビット電圧を供給するタイミングとほぼ同時に、前記選択ワード電圧供給線及び非選択ワード電圧供給線の電位を切り換える信号を出力することができる。この場合、前記電圧選択回路は、前記選択ビット電圧供給線に選択ビット電圧を供給するタイミングとほぼ同時に前記非選択ワード電圧供給線に非選択ワード電圧を供給することができる。この効果としてもアクセスタイムの短縮があげられる。
【００１３】
本発明の強誘電体記憶装置では、前記電位変化勾配補正部は、前記選択ワード電圧供給線及び前記選択ビット電圧供給線での電位変化勾配をそれぞれ緩やかにさせることができる。一例として、前記電位変化勾配補正部は、前記選択ワード電圧供給線及び前記選択ビット電圧供給線の配線負荷を増大させることができる。この場合、前記電位変化勾配補正部を、たとえば、抵抗（Ｒ）とコンデンサ（Ｃ）によって構成し、それにより増大する配線負荷により、上記の電位変化勾配を緩やかにすることができる。
【００１４】
他の一例として、前記電位変化勾配補正部は、前記選択ワード電圧供給線及び前記選択ビット電圧供給線に流れる単位時間あたりの電流量を、前記非選択ワード電圧供給線及び前記非選択ビット電圧供給線に流れる単位時間あたりの電流量に近づくように減少させることができる。この場合、前記電位変化勾配補正部は、たとえば、トランジスタの小さな電流駆動能力を利用することができる。前記電位変化勾配補正部を例えば、そのトランジスタをダイオード接続することによって構成することができる。
【００１５】
なお、前記電位変化勾配補正部によって、非選択ワード電圧供給線および非選択ビット電圧供給線の電位変化勾配を急にさせるものでもよい。この場合、前記非選択ワード電圧供給線および前記非選択ビット電圧供給線に流れる単位時間あたりの電流量を、前記選択ワード電圧供給線及び前記選択ビット電圧供給線に流れる単位時間あたりの電流量に近づくように増大させればよい。この場合、上記とは逆に、トランジスタの小さな電流駆動能力を利用することができる。こうすると、アクセスタイムをより短縮させることができる。
【００１６】
【発明の実施の形態】
以下、本発明の一実施形態について、図面を参照して説明する。
【００１７】
（強誘電体記憶装置の基本構成）
まず、強誘電体記憶装置の基本構成について説明する。図１は、本発明の実施形態に係る強誘電体記憶装置の全体図である。
【００１８】
図１に示す強誘電体記憶装置は、マトリックス状に配設された複数のワード線４０および複数のビット線５０の交点に、強誘電体キャパシタ（メモリセル）３０が複数配置される構造となっている。複数のメモリセル３０の中から特定のメモリセル３０を選択するためには、ワード線４０およびビット線５０を選択すればよい。
【００１９】
コンピューターにおいて１ビットは、２通りの状態を表現できる量と考えることができ、強誘電体記憶装置は、強誘電体キャパシタ３０のヒステリシス現象に現れる２通りの分極状態を１ビットとして利用した記憶装置である。
【００２０】
ヒステリシス現象について、強誘電体に印加される電圧と強誘電体の分極値との相関を図４に示した。図４の縦軸Ｐ（Ｑ）は、強誘電体の分極値（電荷量）を示し、横軸Ｖは、強誘電体に印加される電圧を表す。図４の曲線は、強誘電体キャパシタ３０に印加される電圧の変化に応じて、強誘電体キャパシタ３０の分極状態が循環する特性を示す。例えば、今Ｂ点の状態にある強誘電体キャパシタ３０に選択電圧Ｖｓを印加したとする。すると状態はＡ点に移り、印加される電圧が０になると、再びＢ点に戻る。さらに強誘電体キャパシタ３０に選択電圧−Ｖｓを印加したとする。すると状態はＣ点に移り、印加される電圧が０になると、今度は、Ｄ点に状態が移る。
【００２１】
ここで、強誘電体キャパシタ３０に電圧（Ｖｓ／３）を印加したとする。その後印加される電圧が０になると、状態は、Ｄ点に戻るのである。これは、強誘電体キャパシタ３０の分極が反転しないことを示す。その後さらに、強誘電体キャパシタ３０に電圧Ｖｓを印加すると、今度はＡ点に状態が移るのである。
【００２２】
つまり強誘電体キャパシタ３０に電圧を印加するとき、印加電圧の値によって、印加終了後の強誘電体キャパシタ３０の分極方向は異なる。
【００２３】
強誘電体キャパシタ３０の分極を反転させるには、一定の印加電圧が必要であり、用いる強誘電体の素材によって必要な印加電圧の値は異なる。ここでは、強誘電体キャパシタ３０に印加する電圧において、抗電圧の絶対値より小さい値、つまり、強誘電体キャパシタ３０の分極が反転を確実に起こさない範囲で設定された電圧の絶対値を、非選択電圧と定義する。図４の電圧（Ｖｓ／３）は、本実施形態の非選択電圧である。ちなみに、図４のＥ点、Ｆ点は一般に抗電圧と呼ばれ、この抗電圧は、強誘電体に印加される電圧のうち、分極値が０となる時の印加電圧を言う。つまり、抗電圧は分極反転の目安となる値である。
【００２４】
以上の性質によると、強誘電体キャパシタ３０の分極方向（正の電位と負の電位）をそれぞれ“０”、“１”とみなすことができる。また、“０”を記憶させたいときは強誘電体キャパシタ３０に電圧Ｖｓを、“１”を記憶させたいときは強誘電体キャパシタ３０に電圧（−Ｖｓ）をそれぞれ印加すればよい。さらに、外部からの力を受けなくても分極状態が保存される特性を、記憶装置の不揮発性に結びつけることができる。
【００２５】
次に、強誘電体記憶装置のデータの読み書きを説明する。まず、データ書き込み時には、“０”データ書き込み及び“１”データ書き込みを要する。強誘電体キャパシタ３０の特性上、“０”データを書き込むときと“１”データを書き込む時とでは、電圧の印加方向の反転が必要であるので、“０”データ書き込み及び“１”データ書き込みの２工程を要する。
【００２６】
また、この強誘電体記憶装置は、破壊読み出し方式なので、読み出し後に再書き込み作業が必要である。よって、データ読み出し時は、読み出し・再書き込みの２工程を要する。最初の読み出し工程は、“０”データ書き込みと同じ印加方向に電圧を印加することで、強誘電体キャパシタ３０内の移動電荷量から保持されている状態を読み出す。その後の再書込みは、元々“１”データを記憶していたセルにのみ、“１”データを再書込みしている。
【００２７】
以上のことから、データの読み出しとデータの書き込みのそれぞれにおいて、“０”データ書き込みと、“１”データ書き込みとが必要である。
【００２８】
本明細書において、“０”データ書き込みを「リード」、“１”データ書き込みを「ライト」と定義する。
【００２９】
このように、強誘電体キャパシタを用いたメモリセル３０に対して、印加電圧、印加方向を適切に制御してリード、ライトを実施することで、強誘電体記憶装置は記憶装置として動作する。
【００３０】
（メモリセルアレイの周辺回路の構成）
図１の電源回路４００は、４種類の電圧（Ｖｓ、２Ｖｓ／３、Ｖｓ／３、０）を発生できる。また、電源回路４００には、電圧選択回路３００へ複数の電圧を出力するための電圧出力線を複数備えている。複数の電圧出力線とは、電圧Ｖｓを出力する電圧出力線４１０、電圧（２Ｖｓ／３）を出力する電圧出力線４２０、電圧（Ｖｓ／３）を出力する電圧出力線４３０および電圧０を出力する電圧出力線４４０である。
【００３１】
電源回路４００から出力された複数の電圧を、電圧選択回路３００は、選択ビット電圧供給線２１０、非選択ビット電圧供給線２２０、選択ワード電圧供給線２３０および非選択ワード電圧供給線２４０のそれぞれへ選択出力する。
【００３２】
電圧選択回路３００は、制御回路５１０からの信号に基づいて、複数の電圧を各電圧供給線２１０〜２４０にほぼ同時に切り換え出力する複数、例えば４つの電源スイッチ回路３１０〜３４０（図１１〜図１４参照）を有するが、これらについては後述する。
【００３３】
さらに、選択ワード電圧供給線２３０および選択ビット電圧供給線２１０には、それぞれ電位変化勾配補正部１００が設置されている。この電位変化勾配補正部１００は、選択ワード電圧供給線２３０での電位変化勾配と、非選択ビット電圧供給線２２０での電位変化勾配との差を少なくし、かつ、選択ビット電圧供給線２１０での電位変化勾配と、非選択ワード電圧供給線２４０での電位変化勾配との差を少なくする。
【００３４】
本実施形態では、電位変化勾配補正部１００は、選択ワード電圧供給線２３０および選択ビット電圧供給線２１０の電位変化勾配、つまり電位の立ち上がり及び立ち下り勾配を緩やかにして出力している。例えば、図２に示すように電位変化勾配補正部１００にて、容量（Ｃ）と抵抗（Ｒ）を用いて配線負荷を意図的に増やすことで、電位の立ち上がり及び立ち下り勾配を緩やかにする。あるいは、図３に示すように電位変化勾配補正部１００は、トランジスタＴＲの小さな電流供給能力を利用して、印加電圧に基づく時間あたりの電流量を少なくし、選択ワード電圧供給線２３０および選択ビット電圧供給線２１０の充電時の電流変化の勾配を緩やかにすることも可能である。
【００３５】
複数のワード線４０の各々は、ワード線駆動部１０によって制御されるゲートスイッチ１１，１２により、選択ワード電圧供給線２３０または非選択ワード電圧供給線２４０へ切換え接続される。また、複数のビット線５０の各々は、ビット線駆動部２０によって制御されるゲートスイッチ２１，２２により、選択ビット電圧供給線２１０または非選択ビット供給線２２０に切換え接続される。
【００３６】
複数のビット線５０の各々には、ビット線スイッチ５１と、ビット線スイッチ５２とが接続されている。ビット線スイッチ５１の他端には、ビット線駆動部２０によって制御されるゲートスイッチ２１，２２のいずれか一方を介して、選択ビット電圧供給線２１０または非選択ビット供給線２２０の電圧が供給される。
第２のビット線スイッチ５２の他端は、センスアンプ８０に接続されている。ビット線スイッチ５１は、ライト選択線６０により制御され、ビット線スイッチ５２は、リード選択線７０により制御される。
【００３７】
（リードとライト）
次に、リード（０書き込み）およびライト（１書き込み）の動作を説明する。
【００３８】
図５にリード時のメモリセル３０に印加される電圧を示した。図５の選択メモリセル３０ａはリードの対象となるメモリセル３０である。図５の符号ＳＢＬは選択ビット線を、符号ＵＳＢＬは非選択ビット線を、符号ＳＷＬは選択ワード線を、符号ＵＳＷＬは非選択ワード線を、それぞれ表す。選択メモリセル３０ａには、選択ワード電圧供給線２３０および選択ビット電圧供給線２１０から電圧が供給される。
【００３９】
図５の非選択メモリセル３０ｂはリードの対象とならない残りの複数のメモリセル３０を表す。非選択メモリセル３０ｂは、非選択ワード電圧供給線２４０および非選択ビット電圧供給線２２０からの電圧、選択ワード電圧供給線２３０および非選択ビット電圧供給線２２０からの電圧、または、非選択ワード電圧供給線２４０および選択ビット電圧供給線２１０からの電圧のいずれかが供給される。
【００４０】
電源回路４００が発生する複数の電圧（ＶＳ、２Ｖｓ／３、Ｖｓ／３、０）を電圧選択回路３００が複数の電圧供給線に選択出力するわけだが、電圧選択回路３００は、ワード線駆動部１０へ電圧Ｖｓと電圧（Ｖｓ／３）とを出力し、ビット線駆動部２０へ電圧０と電圧（２Ｖｓ／３）とを出力する。
【００４１】
具体的には、このとき、電圧選択回路３００は、電圧Ｖｓの出力に選択ワード電圧供給線２３０を用い、電圧２Ｖｓ／３の出力に非選択ビット電圧供給線２２０を用い、電圧Ｖｓ／３の出力に非選択ワード電圧供給線２４０を用い、電圧０の出力には、選択ビット電圧供給線２１０を用いる。
【００４２】
選択メモリセル３０ａからリードするために、選択ワード線ＳＷＬには、選択ワード電圧供給線２３０から電圧Ｖｓが出力され、選択ビット線ＳＢＬには、選択ビット電圧供給線２１０から電圧０が出力される。よって、選択メモリセル３０ａには、電圧Ｖｓが印加され図４のＢ点またはＤ点からＡ点に移動して、“０”書き込みされる。
【００４３】
図６にライト時のメモリセル３０に印加される電圧を示した。図６の選択メモリセル３０ａはライトの対象となるメモリセル３０である。選択メモリセル３０ａには、選択ワード電圧供給線２３０および選択ビット電圧供給線２１０から電圧が供給される。
【００４４】
図６の非選択メモリセル３０ｂはライトの対象とならない残りの複数のメモリセル３０を表す。非選択メモリセル３０ｂは、非選択ワード電圧供給線２４０および非選択ビット電圧供給線２２０からの電圧、選択ワード電圧供給線２３０および非選択ビット電圧供給線２２０からの電圧、または、非選択ワード電圧供給線２４０および選択ビット電圧供給線２１０からの電圧のいずれかが供給される。
【００４５】
ライトがリードと異なる点は、電圧選択回路３００によって選択出力される電圧が、ワード線駆動部１０とビット線駆動部２０とで入れ替わるという点である。
【００４６】
具体的には、このとき、電圧選択回路３００は、Ｖｓ電圧の出力に選択ビット電圧供給線２１０を用い、電圧２Ｖｓ／３の出力に非選択ワード電圧供給線２４０を用い、電圧Ｖｓ／３の出力に非選択ビット電圧供給線２２０を用い、０電圧の出力には、選択ワード電圧供給線２３０を用いる。
【００４７】
選択メモリセル３０ａにライトするために、選択ワード線ＳＷＬには、選択ワード電圧供給線２３０から０の電圧が出力され、選択ビット線ＳＢＬには、選択ビット電圧供給線２１０から電圧Ｖｓが出力される。よって、選択メモリセル３０ａには、電圧−Ｖｓが印加され図４のＢ点またはＤ点からＣ点に移動して、“１”書き込みされる。
【００４８】
（電位変化勾配補正部の動作）
本実施形態にて、電位変化勾配補正部１００を設けた理由は下記の通りである。選択ビット電圧供給線２１０及び選択ワード電圧供給線２３０に接続される負荷は、非選択ビット電圧供給線２２０及び非選択ワード電圧供給線２３０に接続される負荷よりも格段に小さい。そのため、選択ビット電圧供給線２１０及び選択ワード電圧供給線２３０での電位変化勾配は、非選択ビット電圧供給線２２０及び非選択ワード電圧供給線２３０での電位変化勾配よりも急となる。このような各電圧供給線２１０〜２４０での電位変化勾配の相違を少なくするために、電位変化勾配補正部１００が設けられている。
【００４９】
より詳しくは、選択ビット電圧供給線２１０及び選択ワード電圧供給線に接続される選択ワード線ＳＷＬ及び選択ビット線ＳＢＬの数と、それらに接続される選択メモリセル３０ａの数とは比較的少数である。これに対して、非選択ビット電圧供給線２２０及び非選択ワード電圧供給線２３０に接続される非選択ワード線ＵＳＷＬ及び非選択ビット線ＵＳＢＬの数と、それらに接続される非選択メモリセル３０ｂの数とは、圧倒的に多数である。よって、非選択ビット電圧供給線２１０及び非選択ワード電圧供給線２３０に接続される負荷が大きく、非選択ワード線ＵＳＷＬ及び非選択ビット線ＵＳＢＬでの電位の立ち上がり及び立下り勾配が緩やかになるのである。
【００５０】
電位変化勾配補正部１００が設けられない比較例にて生ずる問題を、図７及び図８を参照して説明する。たとえば、リード期間中において、選択ワード線ＳＷＬおよび非選択ビット線ＵＳＢＬに電圧を同じタイミングで印加したのが図７である。図７によると、選択ワード線ＳＷＬと非選択ビット線ＵＳＢＬとの電圧差Ｖｄｅｆ１が、非選択電圧（Ｖｓ／３）を一時的に越えてしまう。同様に、ライト期間中において、選択ビット線ＳＷＬおよび非選択ワード線ＵＳＷＬに電圧を同じタイミングで印加したのが図８である。図８によると、選択ビット線ＳＢＬおよび非選択ワード線ＵＳＷＬの電圧差Ｖｄｅｆ２は一時的に非選択電圧（Ｖｓ／３）を超えてしまう。
【００５１】
図７及び図８において、電位変化過程において非選択電圧を越えた電圧は、非選択メモリセルに印加されてしまう。この非選択メモリセルへの過電圧の印加は、記憶データのディスターブを助長し、好ましくない。
【００５２】
本実施形態では、電位変化勾配補正部１００が設けられているので、上記のような比較例において生ずる問題を回避できる。つまり、本実施形態では、同じタイミングで、例えば選択ワード線ＳＷＬおよび非選択ビット線ＵＳＢＬに電圧を印加しても、選択ワード線ＳＷＬと非選択ビット線ＵＳＢＬとの電圧差が非選択電圧（Ｖｓ／３）を越えてしまうことがない。
【００５３】
次に、リード時およびライト時の電位変化勾配補正部１００の働きを説明する。図９は本実施形態におけるリード時の選択ワード線ＳＷＬと非選択ビット線ＵＳＢＬの電圧変化を表した波形図である。図９によると、選択ワード線ＳＷＬと非選択ビット線ＵＳＢＬとの電圧差Ｖｄｅｆ３は非選択電圧（Ｖｓ／３）を越えることがない。これは、本来配線負荷の小さかった選択ワード線ＳＷＬに対して電位変化勾配補正部１００が働き、選択ワード線ＳＷＬの電圧の立ち上がりを緩やかにしたためである。図１０は、本実施形態におけるライト時の選択ビット線ＳＢＬと非選択ワード線ＵＳＷＬの電圧変化を表した波形図である。ライト時も、電位変化勾配補正部１００はリード時と同様な効果を発揮する。選択ビット線ＳＢＬの電圧の立ち上がりを緩やかにするように電位変化勾配補正部１００は動作する。その結果、選択ビット線ＳＢＬと非選択ワード線ＵＳＷＬとの電圧差Ｖｄｅｆ４は非選択電圧（Ｖｓ／３）を越えることがない。
【００５４】
（電圧選択回路及び制御回路）
次に、電圧選択回路３００について説明する。
【００５５】
電源選択回路３００に設けられている電源スイッチ回路３１０〜３４０を図１１〜図１４に示した。図１１の電源スイッチ回路３１０の出力は、選択ワード電圧供給線２３０に接続され、図１２の電源スイッチ回路３２０の出力は、非選択ワード電圧供給線２４０に接続されている。また、図１３の電源スイッチ回路３３０の出力は、選択ビット電圧供給線２１０に接続され、図１４の電源スイッチ回路３４０の出力は、非選択ビット電圧供給線２２０に接続されている。また、図１１〜図１４の入力１〜６は制御回路５１０に接続されている。
【００５６】
図１１の入力１に制御回路５１０からの駆動信号が入力されると、選択ワード電圧供給線２３０には、電圧Ｖｓが出力される。また、図１１の入力２に制御回路５１０からの駆動信号が入力されると、選択ワード電圧供給線２３０には、電圧０が出力される。さらに、図１１の入力１および入力２に駆動信号が入力されないときは、選択ワード電圧供給線２３０には、電圧Ｖｓ／３が出力される。
【００５７】
図１２の入力３に制御回路５１０からの駆動信号が入力されると、非選択ワード電圧供給線２４０には、電圧２Ｖｓ／３が出力される。また、図１２の入力３に駆動信号が入力されないときは、非選択ワード電圧供給線２４０に電圧Ｖｓ／３が出力される。
【００５８】
図１３の入力４に制御回路５１０からの駆動信号が入力されると、選択ビット電圧供給線２１０には、電圧Ｖｓが出力される。また、図１３の入力５に制御回路５１０からの駆動信号が入力されると、図１３のパルス回路３３１によって、選択ビット電圧供給線２１０には一時的に電圧０が出力される。さらに、図１３の入力４および入力５に駆動信号が入力されないときは、選択ビット電圧供給線２１０には、電圧Ｖｓ／３が出力される。また、図１５にパルス回路３３１の等価回路を示した。
【００５９】
図１４の入力６に制御回路５１０からの駆動信号が入力されると非選択ビット電圧供給線２２０には、電圧２Ｖｓ／３が出力される。また、図１３の入力６に駆動信号が入力されないときは、非選択ビット電圧供給線２２０には、電圧Ｖｓ／３が出力される。
【００６０】
つまり、制御回路５１０から出力される駆動信号によって、各電源スイッチ回路３１０〜３４０は各電圧供給線２１０〜２４０へ電圧を選択出力する。制御回路５１０は、各電圧供給線２１０〜２４０の電圧を時間的に制御する回路である。
【００６１】
次に制御回路５１０について、図１６を参照しながら説明する。
【００６２】
図１６の制御回路５１０は、各遅延回路５１１〜５１３から構成される。図１７に各遅延回路５１１〜５１３を構成する複数個のインバータＩＮＶを示した。
図１６のｔｒｉｇは選択メモリセルにアクセスしたときに出力される信号である。このｔｒｉｇ信号が図１６の制御回路５１０に入力されると、各遅延回路５１１〜５１３の働きにより、各電圧供給線２１０〜２４０の出力電圧を制御する信号（ＳＷ０、ＳＷ２、ＵＷ２、ＳＢ０、ＳＢ３、ＵＢ２）が、電圧選択回路３００へ順次送られる。電圧選択回路３００は、受け取った信号をもとに、各電圧供給線２１０〜２４０に出力する電圧を決定する。
【００６３】
図１８に、図１６の制御回路５１０から出力される各信号のタイミングチャートを示した。同時に図１８に選択ワード線ＳＷＬ、非選択ワード線ＵＳＷＬ、選択ビット線ＳＢＬおよび非選択ビット線ＵＳＢＬのそれぞれに印加される電圧の波形図を前述のタイミングチャートと同時系列に示した。図１８の符号ｔ０〜３は時間のタイミングを表している。また、符号Ｔ１〜３は時間間隔を表している。時間間隔Ｔ１がリード期間に、時間間隔Ｔ３がライト期間にそれぞれ相当する。図１８によると、タイミングｔ０の時に図１６の制御回路５１０にｔｒｉｇ信号が入力されると、まず、信号ＳＷ３が電源スイッチ回路３１０へ、信号ＳＢ０が電源スイッチ回路３３０へ、信号ＵＢ２が電源スイッチ回路３４０へ出力される。このとき、選択ワード電圧供給線２３０には電圧Ｖｓが供給される。同時に、選択ビット電圧供給線２１０には電圧０が供給され、非選択ビット電圧供給線２２０には電圧２Ｖｓ／３が供給される。つまり、選択ワード線および非選択ビット線へタイミングｔ０の時に同時に電圧が印加されるのである。また、図１８の選択ワード線ＳＷＬおよび非選択ビット線ＵＳＢＬの波形図を見ると明らかだが、選択ワード線ＳＷＬが電圧Ｖｓに立ち上がるまでに要する時間と非選択ビット線ＵＳＢＬが電圧２Ｖｓ／３に立ち上がるのに要する時間とがほぼ一緒である。これは、電位変化勾配補正部１００の働きによるものである。次に、タイミングｔ１の時に信号ＳＷ３、信号ＳＢ０および信号ＵＢ２が立ち下がり、選択ワード電圧供給線２３０、選択ビット電圧供給線２１０および非選択ビット電圧供給線２２０にはＶｓ／３が供給される。ｔｒｉｇ信号が制御回路５１０に入力されたタイミングｔ０からタイミングｔ１までの期間が、リード動作期間である。
【００６４】
今度は、タイミングｔ２の時に信号ＳＷ０が電源スイッチ回路３１０へ、信号ＵＷ２が電源スイッチ回路３２０へ、信号ＳＢ０が電源スイッチ回路３３０へ出力される。このとき、選択ワード電圧供給線２３０には電圧０が供給される。同時に、非選択ワード電圧供給線２４０には電圧２Ｖｓ／３が供給され、選択ビット電圧供給線２１０には電圧Ｖｓが供給される。つまり、非選択ワード線および選択ビット線へタイミングｔ２の時に同時に電圧が印加されるのである。また、リード時と同様に、選択ビット線ＳＢＬが電圧Ｖｓまで立ち上がるのに要する時間と、非選択ワード線ＵＳＷＬが電圧２Ｖｓ／３まで立ち上がるのに要する時間がほぼ一緒である。これも、電位変化勾配補正部１００の働きによるものである。次に、タイミングｔ３の時に信号ＳＷ０、信号ＵＷ２および信号ＳＢ０が立ち下がり、選択ワード電圧供給線２３０、非選択ワード電圧供給線２４０および選択ビット電圧供給線２１０にはＶｓ／３が供給される。リード後のタイミングｔ２からタイミングｔ３までの期間がライト動作期間である。このようにして、図１６の制御回路５１０および各電源スイッチ回路３１０〜３４０の動作で、図１８のような電圧印加波形図を得ることができる。
【００６５】
（実施形態と比較例との対比）
本実施形態の効果を説明するために、比較例を説明する。
【００６６】
図１９に、図２０のような電圧印加タイミングを設定する比較例の制御回路５００を示した。図１９中の遅延回路５０１〜５０７は、図１７で示されている偶数個のインバータＩＮＶを有している。
【００６７】
図１９のトリガ信号ｔｒｉｇ、符号ＳＷ３、符号ＳＢ０、符号ＵＢ２、符号ＳＢ３、符号ＳＷ０、符号ＵＷ２はそれぞれ、図１６の同符号のものと同等の意味をなす。
【００６８】
図１９のトリガ信号ｔｒｉｇが制御回路５００に入力されると、遅延回路５０１〜５０７の働きにより各電圧供給線２１０〜２４０の出力電圧を制御する信号（信号ＳＷ３、ＳＢ０、ＵＢ２、ＳＢ３、ＳＷ０、ＵＷ２）が電圧選択回路３００へ順次送られる。電圧選択回路３００は、受け取った信号をもとに、各電圧供給線２１０〜２４０に出力する電圧を決定する。なお、電圧選択回路３００は、受け取った信号を処理するための各スイッチ回路３１０〜３４０が各電圧供給線２１０〜２４０に設けられている。
【００６９】
図２０に比較例の選択ワード線ＳＷＬ、非選択ワード線ＵＳＷＬ、選択ビット線ＳＢＬおよび非選択ビット線ＵＳＢＬへの電圧印加波形図を示した。また、図１９の制御回路５００から出力される各信号のタイミングチャートを前述の電圧印加波形図と同時系列に図２０に示した。
【００７０】
図２０の時間間隔Ｔ１〜７はそれぞれ、図１９の遅延回路５０１〜５０７によって作り出される時間間隔である。また、図２０のリード期間は、選択メモリセルにリード（“０”書き込み）を行っている間の期間を表し、同様に図２０のライト期間は、選択メモリセルにライト（“１”書き込み）を行っている間の期間を表す。
【００７１】
制御回路５００は、ｔｒｉｇ信号を受けると、遅延回路５０１〜５０７の働きによって、図２０のタイミングチャートに示されているようなタイミングで各信号（ＳＷ３、ＳＢ０、ＵＢ２、ＳＢ３、ＳＷ０、ＵＷ２）を電圧選択回路３００に出力する。これらの信号を受けた電圧選択回路３００は、図２０の電圧波形図のように選択ワード線ＳＷＬ、非選択ワード線ＵＳＷＬ、選択ビット線ＳＢＬおよび非選択ビット線ＵＳＢＬへ電圧を出力する。
【００７２】
図２０によると、リード期間中、選択ビット線ＳＢＬおよび非選択ビット線ＵＳＢＬに電圧が印加されるタイミングｔ０と、選択ワード線ＳＷＬに電圧Ｖｓが供給され始めるタイミングｔ１には、時間的ずれがある。同様に、ライト期間中にも、選択ワード線ＳＷＬおよび非選択ワード線ＵＳＷＬに電圧が印加されるタイミングｔ４と、選択ビット線に電圧Ｖｓが供給され始めるタイミングｔ５に、時間的ずれがある。これは、下記の通り、電圧の立ち上がり勾配の違いを考慮しているからである。
【００７３】
本実施形態のような電位変化勾配補正部１００を設けずに、たとえば、リード期間中において、選択ワード線ＳＷＬおよび非選択ビット線ＵＳＢＬに電圧を同じタイミングで印加すると、図７のような弊害が生ずることは既に説明した。
【００７４】
このようなことから、図２０に示す比較例では、非選択メモリセルに対して非選択電圧（Ｖｓ／３）を越える電圧が印加されてしまうことがないようにするために、図２０に示す２つの電圧印加タイミング対（ｔ０−ｔ１），（ｔ２−ｔ３），（ｔ４−ｔ５）及び（ｔ６−ｔ７）に、それぞれタイムラグが設けられているのである。
【００７５】
しかし、この比較例には、メモリアクセススピードが遅くなってしまう欠点がある。そこで、本実施形態は、前述した選択ワード線および複数のビット線５０または、選択ビット線および複数のワード線４０に設けられていた電圧印加タイミングのタイムラグを排除した。そうすると、タイムラグの分だけ時間短縮が可能になる。比較例では、電圧の立ち上がり勾配の差によって、印加電圧の電圧差の絶対値をＶｓ／３以下に抑えられなくなるためにタイムラグが必要だった。しかし、本実施形態では、電位変化勾配補正部１００を用いることで、電圧の立ち上がり勾配の差を小さくした。その結果、確実に印加電圧の電圧差の絶対値をＶｓ／３以下に抑えられるのである。
【００７６】
（本実施形態における変形例）
本実施形態における変形例として、選択ワード電圧供給線２３０及び選択ビット電圧供給線２１０のどちらか一方にだけ、電位変化勾配補正部１００を設置することも可能である。この場合、電位変化勾配補正部１００が設置された電圧供給線（選択ワード電圧供給線２３０または選択ビット電圧供給線２１０）には、比較例で示されているような電圧印加タイミングのタイムラグを設ける必要が無くなり、そのタイムラグの分だけアクセス時間の短縮が可能となる。
【００７７】
以上のようにして、強誘電体記憶装置に係る本実施形態は、メモリアクセス時間の短縮を実現するのである。
【００７８】
なお、本発明は上述した実施形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る強誘電体記憶装置のブロック図である。
【図２】電位変化勾配補正部の一例を示す回路図である。
【図３】電位変化勾配補正部の一例を示す回路図である。
【図４】強誘電体のヒステリシス現象を示す図である。
【図５】本発明の一実施形態に係る強誘電体記憶装置のリード動作時の電圧印加状態を示す図である。
【図６】本発明の一実施形態に係る強誘電体記憶装置のライト動作時の電圧印加状態を示す図である。
【図７】選択ワード線および非選択ビット線の電圧立ち上がり勾配を比較した図である。
【図８】非選択ワード線および選択ビット線の電圧立ち上がり勾配を比較した図である。
【図９】選択ワード線および非選択ビット線の電圧立ち上がり勾配を比較した図である。
【図１０】非選択ワード線および選択ビット線の電圧立ち上がり勾配を比較した図である。
【図１１】図１に示す電圧選択回路に設けられる電源スイッチ回路を示す図である。
【図１２】図１に示す電圧選択回路に設けられる他の電源スイッチ回路を示す図である。
【図１３】図１に示す電圧選択回路に設けられるさらに他の電源スイッチ回路を示す図である。
【図１４】図１に示す電圧選択回路に設けられるさらに他の電源スイッチ回路を示す図である。
【図１５】図１３に示す電源スイッチ回路に用いられるパルス回路３３１を表す図である。
【図１６】図１に示す制御回路を示す図である。
【図１７】図１６に示す遅延回路の構成を表す図である。
【図１８】本発明一実施形態における動作を説明するためのタイミングチャートを示した図である。
【図１９】比較例の制御回路を示す図である。
【図２０】比較例の動作を説明するためのタイミングチャートを示した図である。
【符号の説明】
１０  ワード線駆動部、  １１  ゲートスイッチ、  １２  ゲートスイッチ、２０  ビット線駆動部、  ２１  ゲートスイッチ、  ２２  ゲートスイッチ、  ３０  強誘電体キャパシタ、  ４０  ワード線、  ５０  ビット線、  ５１  ビット線スイッチ、  ５２  ビット線スイッチ、  ６０  ライト選択線、  ７０  リード選択線、  ８０  センスアンプ、  ９０  メモリセルアレイ、  １００  電位変化勾配補正部、  ２１０  選択ビット電圧供給線、  ２２０  非選択ビット電圧供給線、  ２３０  選択ワード電圧供給線、  ２４０  非選択ワード電圧供給線、  ３００  電圧選択回路、  ４００  電源回路、  ４１０  第１の電圧出力線、  ４２０  第２の電圧出力線、  ４３０  第３の電圧出力線、  ４４０
第４の電圧出力線、  ５１０  制御回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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