(57)【要約】【課題】基板の荒れを回避できる３Ｃ−ＳｉＣ又はＧａＮの半導体と、その製造方法を提供することである。【解決手段】基板となるＳｉ上に３Ｃ−ＳｉＣ又はＧａＮをエピタキシャル成長させるときに、有機金属原料により多層（２層）のエピタキシャル成長膜を形成する。つまり、ＳｉＣ又はＧａＮのエピタキシャル成長膜をバッファー層と本体層で形成する。バッファー層を比較的低い温度でかつ遅い速度でエピタキシャル成長させて形成する。ＳｉＣの場合、５００〜９００℃の温度でかつ０．１〜１μｍ／ｈの速度でバッファー層をエピタキシャル成長させる。バッファー層の上に本体層を１０００〜１３００℃の温度でかつ１〜１５μｍ／ｈの速度でエピタキシャル成長させる。【選択図】　図１
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【特許請求の範囲】
【請求項１】
Ｓｉ基板上に３Ｃ−ＳｉＣ又はＧａＮをエピタキシャル成長させる際、エピタキシャル成長の温度と速度の両方または一方を変化させることにより、まずＳｉＣ又はＧａＮのバッファー層をエピタキシャル成長させ、次に、ＳｉＣ又はＧａＮの本体層をエピタキシャル成長させることを特徴とする３Ｃ−ＳｉＣ半導体又はＧａＮ半導体の製造方法。
【請求項２】
バッファー層を比較的低い温度でかつ低い速度でエピタキシャル成長させ、本体層を比較的高い温度でかつ高い速度でエピタキシャル成長させることを特徴とする請求項１に記載の３Ｃ−ＳｉＣ半導体又はＧａＮ半導体の製造方法。
【請求項３】
５００〜９００℃の温度でかつ０．１〜１μｍ／ｈの速度でＳｉＣバッファー層をエピタキシャル成長させることを特徴とする請求項１又は２に記載の３Ｃ−ＳｉＣ半導体、又は３００〜７００℃の温度でかつ０．１〜１μｍ／ｈの速度でＧａＮバッファー層をエピタキシャル成長させることを特徴とする請求項１又は２に記載のＧａＮ半導体の製造方法。
【請求項４】
本体層を１０００〜１３００℃の温度でかつ１〜１５μｍ／ｈの速度でエピタキシャル成長させることを特徴とする請求項１〜３のいずれか１項に記載の３Ｃ−ＳｉＣ半導体、又は本体層を８００〜１１００℃の温度でかつ１〜１５μｍ／ｈの速度でエピタキシャル成長させることを特徴とする請求項１〜３のいずれか１項に記載のＧａＮ半導体の製造方法。
【請求項５】
Ｓｉ基板と、Ｓｉ基板の上にエピタキシャル成長により形成された３Ｃ−ＳｉＣ又はＧａＮのバッファー層と、そのバッファー層の上にエピタキシャル成長により形成された３Ｃ−ＳｉＣ又はＧａＮの本体層からなり、バッファー層と本体層がエピタキシャル成長による多層構造を構成していることを特徴とする３Ｃ−ＳｉＣ又はＧａＮの半導体。
【請求項６】
バッファー層が有機金属の単一原料で成膜されたもので、本体層が２種類の原料で成膜されたものであることを特徴とする請求項４に記載の３Ｃ−ＳｉＣ半導体又はＧａＮ半導体の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、Ｓｉに比べて半導体機能として優れた性能を持つＳｉＣ半導体又はＧａＮ半導体と、その製造方法に関するものである。
【０００２】
【従来の技術】
立方晶炭化ケイ素（３Ｃ−ＳｉＣ）半導体又はＧａＮ半導体は、主にＳｉ基板上にＳｉＣ又はＧａＮをエピタキシャル成長させることにより製造される。
【０００３】
【発明が解決しようとする課題】
基板となるＳｉと、そこに成長させるＳｉＣとの間には、格子不整合がある。
そのために、ミスフイット転位による結晶欠陥が多数発生し、デバイス作成時の問題となっている。
【０００４】
格子定数の違いによる結晶欠陥を抑制するために、Ｓｉ基板の表面を炭化水素ガスで炭化し、これをバッファー層としてＳｉＣを成長させる方法が知られている。この従来の方法によると、基板中のＳｉ原子が炭化処理により基板表面に持ち去られ、その結果、Ｓｉ基板中に空孔が生じ、Ｓｉ基板が荒れてしまう現象が見られる。
【０００５】
エピタキシャル成長においては、基板の結晶性を成膜層が受け継ぐ。そのため、良質な結晶を得る上で、基板の荒れは避けるべきである。
【０００６】
本発明の目的は、そのような基板の荒れを回避できる３Ｃ−ＳｉＣ又はＧａＮの半導体と、その製造方法を提供することである。
【０００７】
【課題を解決するための手段】
本発明の解決手段を例示すると、次のとおりである。
【０００８】
（１）Ｓｉ基板上に３Ｃ−ＳｉＣ又はＧａＮをエピタキシャル成長させる際、エピタキシャル成長の温度と速度の両方または一方を変化させることにより、まずＳｉＣ又はＧａＮのバッファー層をエピタキシャル成長させ、次に、ＳｉＣ又はＧａＮの本体層をエピタキシャル成長させることを特徴とする３Ｃ−ＳｉＣ半導体又はＧａＮ半導体の製造方法。
【０００９】
（２）バッファー層を比較的低い温度でかつ低い速度でエピタキシャル成長させ、本体層を比較的高い温度でかつ高い速度でエピタキシャル成長させることを特徴とする前述の３Ｃ−ＳｉＣ半導体又はＧａＮ半導体の製造方法。
【００１０】
（３）５００〜９００℃の温度でかつ０．１〜１μｍ／ｈの速度でバッファー層をエピタキシャル成長させることを特徴とする前述の３Ｃ−ＳｉＣ半導体、又は３００〜７００℃の温度でかつ０．１〜１μｍ／ｈの速度でＧａＮバッファー層をエピタキシャル成長させることを特徴とする前述のＧａＮ半導体の製造方法。
【００１１】
（４）本体層を１０００〜１３００℃の温度でかつ１〜１５μｍ／ｈの速度でエピタキシャル成長させることを特徴とする前述の３Ｃ−ＳｉＣ半導体、又は本体層を８００〜１１００℃の温度でかつ１〜１５μｍ／ｈの速度でエピタキシャル成長させることを特徴とする前述のＧａＮ半導体の製造方法。
【００１２】
（５）Ｓｉ基板と、Ｓｉ基板の上にエピタキシャル成長により形成された３Ｃ−ＳｉＣ又はＧａＮのバッファー層と、そのバッファー層の上にエピタキシャル成長により形成された３Ｃ−ＳｉＣ又はＧａＮの本体層からなり、バッファー層と本体層がエピタキシャル成長による多層構造を構成していることを特徴とする３Ｃ−ＳｉＣ又はＧａＮの半導体。
【００１３】
（６）バッファー層が有機金属の単一原料で成膜されたもので、本体層が２種類の原料で成膜されたものであることを特徴とする前述の３Ｃ−ＳｉＣ又はＧａＮの半導体の製造方法。
【００１４】
【発明の実施の形態】
本発明は、Ｓｉ基板の荒れをもたらさない適当な物質としてＳｉＣ又はＧａＮの有機金属原料を選択して、それによりエピタキシャル成長膜を形成し、かつ、それをバッファー層と本体層からなる多層（２層以上）の構造として形成したものである。
【００１５】
まず、ＳｉＣ半導体の製造方法について述べる。
【００１６】
ＳｉＣ成膜に使用される有機金属原料の代表的なものとして、モノメチルシラン（ＣＨ３ＳｉＨ３）が挙げられる。モノメチルシランには、すでにＳｉ−Ｃの結合がある。そのため、モノメチルシランは、ＳｉＣを成膜するには都合のよい原材料である。
【００１７】
通常、Ｓｉ基板上に３Ｃ−ＳｉＣのヘテロエピタキシャル成長を行う場合、事前に基板を炭化処理する必要がある。これはＳｉとＳｉＣの格子不整合を緩和させるためである。
【００１８】
しかしながら、モノメチルシランを原材料にした場合は、１０００℃以下の比較的低い温度で、Ｓｉ基板上に３Ｃ−ＳｉＣをヘテロエピタキシャル成長させることが可能である。ただし、１０００℃以下であっても、９００℃よりも高い温度でヘテロエピタキシャル成長をさせると、多結晶化する傾向がある。また、比較的低温での成長であると、成長速度が遅くなりがちである。通例、成長速度は１μｍ／ｈである。これでは、生産効率が悪い。
【００１９】
また、３Ｃ−ＳｉＣの成長には、Ｓｉ源として、ＳｉＨ４やＳｉＨ２Ｃｌ２など　が使用され、Ｃ源として、Ｃ２Ｈ２やＣ３Ｈ８などが使用される。成長温度は１０００℃以上で、成長速度は１μｍ／ｈ以上である。そして、Ｃリッチな状態で成長させることにより単結晶を得る。Ｓｉリッチの場合は、多結晶化することがある。
【００２０】
モノメチルシランは、ＳｉとＣが１：１で存在しているので、成長速度を大きくするために成長温度を上昇させることは、単結晶を得る上で不利である。
【００２１】
そこで、モノメチルシランを原材料にして９００℃以下の比較的低温でＳｉ基板上に３Ｃ−ＳｉＣ層を１μｍ以下程度の厚みに設けて、まずバッファー層を形成する。その後、ＳｉＨ４もしくはＳｉＨ２Ｃｌ２とＣ３Ｈ８もしくはＣ２Ｈ２を用い　て、１０００℃以上で比較的高速に３Ｃ−ＳｉＣ結晶を成長させて、本体層を形成する。このようにして、生産効率をあげることが好ましい。
【００２２】
次は、ＧａＮ半導体の製造方法について述べる。
【００２３】
ＧａＮ成膜に使用される有機金属原料の代表的なものとして、トリメチルガリウムとアンモニアまたはモノメチルヒドラジンが挙げられる。
【００２４】
分子構造中にＧａ−Ｎ結合をもつジエチルガリウムアジド（Ｃ２Ｈ５）２ＧａＮ３を原材料にした場合は、８００℃以下の比較的低い温度で、Ｓｉ基板上にＧａＮをヘテロエピタキシャル成長させることが可能である。ただし、８００℃以下であっても、７００℃よりも高い温度でヘテロエピタキシャル成長をさせると、多結晶化する傾向がある。また、比較的低温での成長であるため、成長速度が遅い。通例、成長速度は１μｍ／ｈである。これでは、生産効率が悪い。
【００２５】
通常、ＧａＮの成長には、Ｇａ源としてトリメチルガリウム“（ＣＨ３）３Ｇａ”などが使用され、Ｎ源として、アンモニア“ＮＨ３”、モノメチルヒドラジン　“ＣＨ３ＮＨＮＨ２”などが使用される。成長温度は８００℃以上で、成長速度は１μｍ／ｈ以上である。そして、Ｎリッチな状態で成長させることにより単結晶を得る。Ｇａリッチの場合は、多結晶化することがある。
【００２６】
そこで、まずジエチルガリウムアジドを原材料にして７００℃以下の比較的低温でＳｉ基板上にＧａＮ層を１μｍ以下程度の厚みに設けてバッファー層を形成する。その後、トリメチルガリウムとアンモニアもしくはモノメチルヒドラジンを用いて、８００℃以上で比較的高速にＧａＮの結晶を成長させて、本体層を形成する。このようにして、生産効率をあげることが好ましい。
【００２７】
【実施例】
図１の（Ａ）は、本発明による３Ｃ−ＳｉＣ半導体の製造手順の一例を示し、（Ｂ）は、本発明によるＧａＮ半導体の製造手順の一例を示している。図１の実施例においては、（Ａ）（Ｂ）のいずれも、基板１、バッファー層２及び本体層３の厚みは、それぞれ０．７ｍｍ、５００ｎｍ及び５μｍであるが、図示の便宜のために、図１に示されている基板１、バッファー層２及び本体層３の相対的な厚みは正確になっていない。
【００２８】
図１のＡの最下段に示す３Ｃ−ＳｉＣ半導体と、Ｂの最下段に示すＧａＮ半導体は、いずれも、Ｓｉ基板１の上にエピタキシャル成長膜が形成されており、このエピタキシャル成長膜は、３Ｃ−ＳｉＣ又はＧａＮからなるバッファー層２と本体層３の多層構造になっている。Ｓｉ基板１を炭化処理していないので、基板１に空孔が生じておらず、荒れがない。そのため、荒れのない基板１の良好な結晶性をバッファー層２がうまく受け継いでいる。さらに、本体層３も、バッファー層２の良好な結晶性を受け継いでいる。
【００２９】
バッファー層２は、比較的低温かつ低速でエピタキシャル成長させた成膜であり、その構造上の特長は、格子定数が異なるＳｉ上に直接成長しているためにアモルファスをふくんだ歪んだものである。
【００３０】
本体層３は、比較的高温かつ高速でエピタキシャル成長させた成膜であり、その構造上の特長は、上記バッファー層表面がすでに格子緩和された状態であるため、歪のないものとなっていることである。
【００３１】
このように、Ｓｉ基板１と３Ｃ−ＳｉＣ又はＧａＮの本体層３との間にバッファー層２を介在させると、基板１になるＳｉと、そこの成長させる本体層３との間の格子不整合や格子定数の違いによる結晶欠陥が、バッファー層２のバッファー作用によって有効に抑制される。なお、バッファー層が３Ｃ−ＳｉＣのときに、本体層をＧａＮとしてもよいし、逆に、バッファー層がＧａＮのときに本体層を３Ｃ−ＳｉＣとしてもよい。
【００３２】
以下、本発明の実施例１〜２を具体的に説明する。
【００３３】
＜実施例１＞
３Ｃ−ＳｉＣ半導体の製造例について説明する。
【００３４】
（１）基板Ｓｉ（１００）を水素雰囲気中で１０００℃以上の温度で加熱することにより基板表面の自然酸化膜を除去する。
【００３５】
（２）第１の原料ガスとしてモノメチルシランを反応管に流し、基板上にバッファー層として３Ｃ−ＳｉＣ層を５００〜９００℃程度の温度と成長速度０．１−１μｍ／ｈで５００ｎｍ程度以下の厚みで成長させて、バッファー層を形成する。
【００３６】
（３）バッファー層の成長終了時に、第１の原料ガスの供給を止め、１０００〜１３００℃まで昇温する。
【００３７】
（４）１０００〜１３００℃の成長温度になったら、第２の原料ガスとしてＳｉＨ４ガスとＣ３Ｈ８ガスの供給を開始し、１〜１５μｍ／ｈ程度の速度で必要な　膜厚まで３Ｃ−ＳｉＣ層の結晶成長を行って、本体層を形成する。
【００３８】
＜実施例２＞
ＧａＮ半導体の製造例について説明する。
【００３９】
（１）基板Ｓｉ（１００）を水素雰囲気中で１０００℃以上の温度で加熱することにより基板表面の自然酸化膜を除去する。
【００４０】
（２）第１の原料ガスとしてジエチルガリウムアジドを反応管に流し、基板上にバッファー層としてＧａＮ層を３００〜７００℃程度の温度と成長速度０．１−１μｍ／ｈで５００ｎｍ程度以下の厚みで成長させて、バッファー層を形成する。
【００４１】
（３）そのバッファー層の成長終了時に、第１の原料ガスの供給を止め、１０００〜１３００℃まで昇温する。
【００４２】
（４）１０００〜１３００℃の成長温度になったら、第２の原料ガスとしてトリメチルガリウムとアンモニアもしくはモノメチルヒドラジンの供給を開始し、１〜１５μｍ／ｈ程度の速度で必要な膜厚までＧａＮ層の結晶成長を行って、本体層を形成する。
【００４３】
【発明の効果】
本発明による３Ｃ−ＳｉＣ半導体及びＧａＮ半導体は、基板の荒れを回避できるとともに、低温バッファー層なしでエピタキシャル成長膜の本体層を直接成長させたものに比べ、格子欠陥によるミスフイット転位が抑制される。そのため、高品質な結晶が得られる。
【図面の簡単な説明】
【図１】（Ａ）と（Ｂ）は、本発明の好適な１つの方法により製造される３Ｃ−ＳｉＣ半導体及びＧａＮ半導体のＳｉ基板、バッファー層及び本体層の製造手順を拡大して示す縦断面図。Ｓｉ基板、バッファー層及び本体層の厚みの相対関係は正確ではない。
【符号の説明】
１　基板
２　バッファー層
３　本体層
【図１】
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