(57)【要約】【課題】半導体集積回路のスキャンテスト時に用いるスキャンチェーン回路に関し、テストデータ入力時間及びテスト結果出力時間を短縮し、スキャンテストの高速化を図ることができるようにする。【解決手段】テストデータ入力モード時は、データ入出力ノード１５からテストデータＳＩＮの半分ＳＩＮ１をＦＦ１０、１１に入力すると共に、データ入出力ノード１６からテストデータＳＩＮの他の半分ＳＩＮ２をＦＦ１３、１４に入力する。テスト結果出力モード時は、ＦＦ１０、１１がラッチしたテスト結果ＳＯＵＴ１をトライステートバッファ１９を介してデータ入出力ノード１５に出力すると共に、ＦＦ１３、１４がラッチしたテスト結果ＳＯＵＴ２をトライステートバッファ２０を介してデータ入出力ノード１６に出力する。【選択図】    図１
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【特許請求の範囲】
【請求項１】
キャプチャモード時は、１個のスキャンチェーンとして扱われ、テストデータ入力モード及びテスト結果出力モード時は、各々、独立のスキャンチェーンとしてテストデータの入力及びテスト結果の出力が行われる複数のスキャンチェーンを有することを特徴とするスキャンチェーン回路。
【請求項２】
各スキャンチェーンに対応してデータ入出力ノードを有すると共に、前記テストデータ入力モード時は、各データ入出力ノードから対応するスキャンチェーンにテストデータを入力し、テスト結果出力モード時は、各スキャンチェーンから対応するデータ入出力ノードにテスト結果を出力するためのデータ転送手段を有することを特徴とする請求項１記載のスキャンチェーン回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路のスキャンテスト時に用いるスキャンチェーン回路に関する。
【０００２】
【従来の技術】
図５は従来のスキャンチェーン回路の一例を示す回路図である（例えば、特許文献１参照）。図５中、１はデータ入力ノード、２は入力バッファ、３〜６はクロックＣＫの立ち上がりタイミングに同期して動作する直列接続されたフリップフロップ（ＦＦ）、７は出力バッファ、８はデータ出力ノードである。
【０００３】
図６は図５に示す従来のスキャンチェーン回路のスキャンテスト時の動作を示すタイミングチャートであり、テストデータＳＩＮとして“１００１”を入力し、テスト結果ＳＯＵＴとして“１００１”を出力する場合を例にしている。スキャンテスト時には、まず、テストデータ入力モードとされ、サイクルＳ１からサイクルＳ４まで１サイクル毎にクロックＣＫが入力される。
【０００４】
ここで、テストデータＳＩＮが“１００１”の場合には、フリップフロップ３にサイクルＳ１で“１”をラッチさせ、サイクルＳ２で“０”をラッチさせ、サイクルＳ３で“０”をラッチさせ、サイクルＳ４で“１”をラッチさせる。このようにすると、フリップフロップ３、４、５、６にはそれぞれ“１”、“０”、“０”、“１”がラッチされ、これらが組合せ回路に与えられる。
【０００５】
次に、キャプチャモードとされ、組合せ回路の出力（テスト結果ＳＯＵＴ）がフリップフロップ３、４、５、６にラッチされる。本例では、サイクルＳ５でフリップフロップ３、４、５、６にそれぞれ“１”、“０”、“０”、“１”がラッチされたとしている。次に、テスト結果出力モードとされ、サイクルＳ６からサイクルＳ８まで１サイクル毎にクロックＣＫが入力される。このようにすると、テスト結果ＳＯＵＴとして“１”、“０”、“０”、“１”が出力される。
【０００６】
【特許文献１】特開２００３−４８０７号公報
【０００７】
【発明が解決しようとする課題】
図５に示す従来のスキャンチェーン回路においては、テストデータＳＩＮを入力する場合、フリップフロップ３〜６と同数のクロックＣＫを入力する必要があり、テスト結果ＳＯＵＴを出力する場合には、フリップフロップ３〜６の数から１を減じた数のクロックＣＫを入力する必要がある。これらのクロック数を減らすことが出来れば、テストデータ入力時間及びテスト結果出力時間を短縮し、スキャンテストの高速化を図ることができる。
【０００８】
本発明は、かかる点に鑑み、テストデータ入力時間及びテスト結果出力時間を短縮し、スキャンテストの高速化を図ることができるようにしたスキャンチェーン回路を提供することを目的とする。
【０００９】
【課題を解決するための手段】
本発明のスキャンチェーン回路は、キャプチャモード時は、１個のスキャンチェーンとして扱われ、テストデータ入力モード及びテスト結果出力モード時は、各々、独立のスキャンチェーンとしてテストデータの入力及びテスト結果の出力が行われる複数のスキャンチェーンを有する、というものである。
【００１０】
本発明によれば、テストデータ入力モード時及びテスト結果出力モード時は、複数のスキャンチェーンでは、各々、独立にテストデータの入力及びテスト結果の出力が行われるので、テストデータ入力時間及びテスト結果出力時間を短縮することができる。
【００１１】
【発明の実施の形態】
以下、図１〜図４を参照して、本発明の第１実施形態及び第２実施形態について説明する。
【００１２】
（第１実施形態・・図１、図２）
図１は本発明の第１実施形態を示す回路図である。本発明の第１実施形態は、キャプチャモード時には１個のスキャンチェーン回路を構成する２個のスキャンチェーンを有するものである。
【００１３】
図１中、９は１段目のスキャンチェーンであり、１０、１１は直列接続されたフリップフロップである。１２は２段目のスキャンチェーンであり、１３、１４は直列接続されたフリップフロップである。フリップフロップ１０、１１、１３、１４はクロックＣＫの立ち上がりタイミングに同期して動作するように構成されている。
【００１４】
１５、１６はデータ入出力ノード、１７、１８は入出力バッファ、１９、２０はトライステートバッファである。トライステートバッファ１９、２０は、制御信号ＣＮＴにより活性、非活性が制御され、制御信号ＣＮＴ＝“０”の時は活性状態、制御信号ＣＮＴ＝“１”の時は非活性状態となる。
【００１５】
２１は２入力１出力型のセレクタである。セレクタ２１は、制御信号ＣＮＴによりセレクト動作が制御され、制御信号ＣＮＴ＝“１”の時は入力端子２１Ａを選択し、制御信号ＣＮＴ＝“０”の時は入力端子２１Ｂを選択する。なお、フリップフロップ１０、１１、１３、１４と組合せ回路（図示せず）との接続は、従来周知のように行う。
【００１６】
図２は本発明の第１実施形態のスキャンテスト時の動作を示すタイミングチャートであり、テストデータＳＩＮとして“１００１”を入力し、テスト結果ＳＯＵＴとして“１００１”を出力する場合を例にしている。
【００１７】
本発明の第１実施形態においては、スキャンテスト時、まず、テストデータ入力モードとし、制御信号ＣＮＴ＝“１”とする。この結果、トライステートバッファ１９、２０は非活性状態となり、セレクタ２１は入力端子２１Ａを選択する状態になる。
【００１８】
そして、サイクルＳ１及びサイクルＳ２でクロックＣＫを入力する。ここで、テストデータＳＩＮが“１００１”の場合には、データ入出力ノード１５からテストデータＳＩＮ１として“０１”を入力し、フリップフロップ１０にサイクルＳ１で“０”をラッチさせ、サイクルＳ２で“１”をラッチさせる。
【００１９】
同時に、データ入出力ノード１６からテストデータＳＩＮ２として“１０”を入力し、フリップフロップ１３にサイクルＳ１で“１”をラッチさせ、サイクルＳ２で“０”をラッチさせる。このようにすると、フリップフロップ１０、１１、１３、１４にそれぞれ“１”、“０”、“０”、“１”がラッチされる。
【００２０】
なお、サイクルＳ２ではクロックＣＫを入力した後、制御信号ＳＮＴ＝“０”とし、トライステートバッファ１９、２０は活性状態、セレクタ２１は入力端子２１Ｂを選択する状態とする。
【００２１】
次に、サイクルＳ３でキャプチャモードとし、組合せ回路の出力（テスト結果ＳＯＵＴ）をフリップフロップ１０、１１、１３、１４にラッチさせる。本例では、フリップフロップ１０、１１、１３、１４には、それぞれ“１”、“０”、“０”、“１”がラッチされたとしている。
【００２２】
次に、テスト結果出力モードとし、サイクルＳ４でクロックＣＫを入力する。以上のようにすると、データ出力ノード１５には、テスト結果ＳＯＵＴ１としてサイクルＳ３でフリップフロップ１１からの“０”が出力され、サイクルＳ４でフリップフロップ１０からの“１”が出力される。
【００２３】
また、データ入出力端子１６には、サイクルＳ３でフリップフロップ１４からの“１”が出力され、サイクルＳ４でフリップフロップ１３からの“０”が出力される。
【００２４】
以上のように、本発明の第１実施形態によれば、テストデータ入力モード時には、スキャンチェーン９、１２の各々に独立、かつ、同時にテストデータの一部ＳＩＮ１、ＳＩＮ２の入力を行うことができ、テスト結果出力モード時には、スキャンチェーン９、１２の各々から独立、かつ、同時にテスト結果の一部ＳＯＵＴ１、ＳＯＵＴ２を出力させることができる。
【００２５】
この結果、４個のフリップフロップ１０、１１、１３、１４を備えているにも関わらず、テストデータＳＩＮの入力を２サイクル及びテスト結果ＳＯＵＴの出力を１サイクルで行うことができる。したがって、テストデータ入力時間及びテスト結果出力時間を従来方法の場合に比べて約１／２に短縮し、スキャンテストの高速化を図ることができる。
【００２６】
（第２実施形態・・図３、図４）
図３は本発明の第２実施形態を示す回路図である。本発明の第２実施形態は、キャプチャモード時には１個のスキャンチェーン回路を構成する３個のスキャンチェーンを有するものである。
【００２７】
図３中、２２は１段目のスキャンチェーンであり、２３、２４は直列接続されたフリップフロップである。２５は２段目のスキャンチェーンであり、２６、２７は直列接続されたフリップフロップ、２８は３段目のスキャンチェーンであり、２９、３０は直列接続されたフリップフロップである。フリップフロップ２３、２４、２６、２７、２９、３０はクロックＣＫの立ち上がりタイミングに同期して動作するように構成されている。
【００２８】
３１、３２、３３はデータ入出力ノード、３４、３５、３６は入出力バッファ、３７、３８、３９はトライステートバッファである。トライステートバッファ３７、３８、３９は、制御信号ＣＮＴにより活性、非活性が制御され、制御信号ＣＮＴ＝“０”の時は活性状態、制御信号ＣＮＴ＝“１”の時は非活性状態となる。
【００２９】
４０、４１は２入力１出力型のセレクタである。セレクタ４０、４１は、制御信号ＣＮＴによりセレクト動作が制御され、セレクタ４０は、制御信号ＣＮＴ＝“１”の時は入力端子４０Ａを選択し、制御信号ＣＮＴ＝“０”の時は入力端子４０Ｂを選択する。セレクタ４１は、制御信号ＣＮＴ＝“１”の時は入力端子４１Ａを選択し、制御信号ＣＮＴ＝“０”の時は入力端子４１Ｂを選択する。なお、フリップフロップ２３、２４、２６、２７、２９、３０と組合せ回路（図示せず）との接続は、従来周知のように行う。
【００３０】
図４は本発明の第２実施形態のスキャンテスト時の動作を示すタイミングチャートであり、テストデータＳＩＮとして“１０１１０１”を入力し、テスト結果ＳＯＵＴとして“１０１１０１”を出力する場合を例にしている。
【００３１】
本発明の第２実施形態においては、スキャンテスト時、まず、テストデータ入力モードとし、制御信号ＣＮＴ＝“１”とする。この結果、トライステートバッファ３７、３８、３９は非活性状態となり、セレクタ４０は入力端子４０Ａを選択し、セレクタ４１は入力端子４１Ａを選択する状態になる。
【００３２】
そして、サイクルＳ１及びサイクルＳ２でクロックＣＫを入力する。ここで、テストデータＳＩＮが“１０１１０１”の場合には、データ入出力ノード３１からテストデータＳＩＮ１として“０１”を入力し、フリップフロップ２３にサイクルＳ１で“０”をラッチさせ、サイクルＳ２で“１”をラッチさせる。
【００３３】
同時に、データ入出力ノード３２からテストデータＳＩＮ２として“１１”を入力し、フリップフロップ２６にサイクルＳ１で“１”をラッチさせ、サイクルＳ２で“１”をラッチさせる。
【００３４】
同時に、データ入出力ノード３３からテストデータＳＩＮ３として“１０”を入力し、フリップフロップ２９にサイクルＳ１で“１”をラッチさせ、サイクルＳ２で“０”をラッチさせる。このようにすると、フリップフロップ２３、２４、２６、２７、２９、３０にそれぞれ“１”、“０”、“１”、“１”、“０”、“１”がラッチされる。
【００３５】
なお、サイクルＳ２ではクロックＣＫを入力した後、制御信号ＳＮＴ＝“０”とし、トライステートバッファ３７、３８、３９は活性状態、セレクタ４０は入力端子４０Ｂを選択し、セレクタ４１は入力端子４１Ｂを選択する状態とする。
【００３６】
次に、サイクルＳ３でキャプチャモードとし、組合せ回路の出力（テスト結果ＳＯＵＴ）をフリップフロップ２３、２４、２６、２７、２９、３０にラッチさせる。本例では、フリップフロップ２３、２４、２６、２７、２９、３０には、それぞれ“１”、“０”、“１”、“１”、“０”、“１”がラッチされたとしている。
【００３７】
次に、テスト結果出力モードとし、サイクルＳ４でクロックＣＫを入力する。以上のようにすると、データ出力ノード３１には、テスト結果ＳＯＵＴ１としてサイクルＳ３でフリップフロップ２４からの“０”が出力され、サイクルＳ４でフリップフロップ２３からの“１”が出力される。
【００３８】
また、データ入出力端子３２には、サイクルＳ３でフリップフロップ２７からの“１”が出力され、サイクルＳ４でフリップフロップ２６からの“１”が出力される。また、データ入出力端子３３には、サイクルＳ３でフリップフロップ３０からの“１”が出力され、サイクルＳ４でフリップフロップ２９からの“０”が出力される。
【００３９】
以上のように、本発明の第２実施形態によれば、テストデータ入力モード時には、スキャンチェーン２２、２５、２８の各々に独立、かつ、同時にテストデータの一部ＳＩＮ１、ＳＩＮ２、ＳＩＮ３の入力を行うことができ、テスト結果出力モード時には、スキャンチェーン２２、２５、２８の各々から独立、かつ、同時にテスト結果の一部ＳＯＵＴ１、ＳＯＵＴ２を出力させることができる。
【００４０】
この結果、６個のフリップフロップ２３、２４、２６、２７、２９、３０を備えているにも関わらず、テストデータＳＩＮの入力を２サイクル及びテスト結果ＳＯＵＴの出力を１サイクルで行うことができる。したがって、テストデータ入力時間及びテスト結果出力時間を従来方法の場合に比べて約１／３に短縮し、スキャンテストの高速化を図ることができる。
【００４１】
【発明の効果】
以上のように、本発明によれば、テストデータ入力モード時及びテスト結果出力モード時は、複数のスキャンチェーンでは、各々、独立にテストデータの入力及びテスト結果の出力が行われるので、テストデータ入力時間及びテスト結果出力時間を短縮し、スキャンテストの高速化を図ることができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態を示す回路図である。
【図２】本発明の第１実施形態のスキャンテスト時の動作を示すタイミングチャートである。
【図３】本発明の第２実施形態を示す回路図である。
【図４】本発明の第２実施形態のスキャンテスト時の動作を示すタイミングチャートである。
【図５】従来のスキャンチェーン回路の一例を示す回路図である。
【図６】図５に示す従来のスキャンチェーン回路のスキャンテスト時の動作を示すタイミングチャートである。
【符号の説明】
１…データ入力ノード
２…入出力バッファ
３〜６…フリップフロップ
７…入出力バッファ
８…データ出力ノード
９、１２…スキャンチェーン
１０、１１、１３、１４…フリップフロップ
１５、１６…データ入出力端子
１７、１８…入出力バッファ
１９、２０…トライステートバッファ
２１…セレクタ
２２、２５、２８…スキャンチェーン
２３、２４、２６、２７、２９、３０…フリップフロップ
３１〜３３…データ入出力ノード
３４〜３６…入出力バッファ
３７〜３９…トライステートバッファ
４０、４１…セレクタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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