(57)【要約】【課題】均一性の良い合金からなる低抵抗なオーミック電極を形成する。【解決手段】オーミック電極として用いる複数種の金属を選定し（ステップＳ１）、それらの金属で形成する合金を特定する（ステップＳ２）。この特定した合金の組成比またはその組成比に近似した比に、アニール前に積層する金属の原子数比を設定し（ステップＳ３）、その原子数比となるような膜厚比で各金属を積層形成する（ステップＳ４）。次いで、アニールを行い（ステップＳ５）、積層した金属を合金化する。これにより、均一性の良い合金を形成することができ、低抵抗なオーミック電極を形成することが可能になる。さらに、その合金の形成に最適なアニール温度を設定することができるので、半導体プロセスの効率化や歩留まりの向上を図れる。【選択図】　　　　図１
2004119821.tif 000002
【特許請求の範囲】
【請求項１】
半導体層上に積層した複数種の金属をアニールによって合金化することによって形成され、半導体装置の電極として用いられるオーミック電極の形成方法において、
アニール前に積層する前記複数種の金属の原子数比を、アニール後に前記複数種の金属から形成する合金の組成比またはそれに近似する比に設定し、
前記複数種の金属を前記原子数比となる膜厚比で前記半導体層上に積層して形成し、
前記合金を形成可能な温度でアニールする、
ことを特徴とするオーミック電極の形成方法。
【請求項２】
前記オーミック電極が形成される前記半導体装置は、Ａｌ組成比ｚが０から１の範囲であるＡｌｚＧａ１−ｚＮを含む電子供給層と、ＧａＮを含む電子走行層とを有するＡｌＧａＮ／ＧａＮヘテロ接合型電界効果トランジスタであることを特徴とする請求項１記載のオーミック電極の形成方法。
【請求項３】
前記オーミック電極が形成される前記半導体層は、Ａｌ組成比ｚが０から１の範囲であるｎ−ＡｌｚＧａ１−ｚＮ層またはｉ−ＡｌｚＧａ１−ｚＮ層であることを特徴とする請求項１記載のオーミック電極の形成方法。
【請求項４】
前記オーミック電極が形成される前記半導体層は、ｎ−ＧａＮ層またはｉ−ＧａＮ層であることを特徴とする請求項１記載のオーミック電極の形成方法。
【請求項５】
前記複数種の金属は、ＴｉとＡｌの組み合わせ、ＮｂとＡｌの組み合わせ、ＺｒとＶの組み合わせのうちいずれかの組み合わせであることを特徴とする請求項１記載のオーミック電極の形成方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はオーミック電極の形成方法に関し、特に電界効果トランジスタ（Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ，ＦＥＴ）などの半導体装置における電極として用いるオーミック電極の形成方法に関する。
【０００２】
【従来の技術】
近年、ＡｌＧａＮ／ＧａＮヘテロ接合を利用して、ＧａＮ結晶層を電子走行層とするＦＥＴの開発が活発である。
【０００３】
図１４はＡｌＧａＮ／ＧａＮヘテロ接合型ＦＥＴの素子構造の例を示す図である。
ＡｌＧａＮ／ＧａＮヘテロ接合型ＦＥＴ１００は、サファイアなどの基板１０１上に、ＧａＮ電子走行層１０２、ＡｌｚＧａ１−ｚＮ電子供給層１０３（Ａｌ組成比ｚは０から１の範囲）が順に積層された構造を有している。ＡｌｚＧａ１−ｚＮ電子供給層１０３上には、ゲート電極１０４が形成されている。同じくＡｌｚＧａ１−ｚＮ電子供給層１０３上には、ゲート電極１０４を挟んで、ソース電極１０５およびドレイン電極１０６が形成されている。さらに、ＡｌｚＧａ１−ｚＮ電子供給層１０３の表面露出部分にはパッシベーション膜１０７が形成されている。
【０００４】
この図１４に例示したようなＡｌＧａＮ／ＧａＮヘテロ接合型ＦＥＴ１００などに用いられるＧａＮは、ワイドバンドギャップ、高い破壊電界強度、大きい飽和電子速度を持つ材料であり、高電圧動作、高出力デバイス材料として注目されている。現在、携帯電話基地局用パワーデバイスにおいては、４０Ｖ以上の高電圧動作が求められており、ＡｌＧａＮ／ＧａＮヘテロ接合型ＦＥＴ１００のような構造を有するＦＥＴは非常に有望視されている。
【０００５】
一般に、ＦＥＴの効率を上げるためには、低抵抗なオーミック電極が必要不可欠である。ＧａＮ系半導体は、従来広く用いられているＧａＡｓ，Ｓｉなどと異なり、表面のピニングが弱いことが知られている。そのため、ＧａＮ系半導体にオーミック電極を形成する際には、ＧａＡｓ，Ｓｉなどに形成する場合（例えば、特許文献１参照。）とは異なる設計指針が必要となってくる。
【０００６】
これまで、ＧａＮ系半導体では、通常、金属の種類を選び、その金属の組み合わせに応じて、合金化のためのアニール条件を最適化することによりオーミック電極を形成していた（例えば、非特許文献１参照。）。従来は、例えば、ｎ−ＧａＮに対するオーミック電極であれば、Ａｌなど仕事関数の小さい金属や、ＴｉなどＧａＮと反応する密着性の良い金属が使用されることが多い。
【０００７】
【特許文献１】
特開平５−００３２１４号公報（段落番号［００１８］〜［００２３］，図１）
【非特許文献１】
笠原健資，外９名，「ＡｌＧａＮ／ＧａＮ　ＨＪＦＥＴにおける低抵抗コンタクト形成とＫ帯高出力特性」，電気学会論文誌Ｃ，第１２２巻，第１号，ｐ２９−３５
【０００８】
【発明が解決しようとする課題】
しかし、ＧａＮ系半導体へのオーミック電極の形成においては、アニールによる合金化の前に、オーミック電極とする金属をどのような膜厚で組み合わせて積層しアニールによって合金化するか、といった明確な設計指針に欠けていた。
【０００９】
そのため、金属本来のポテンシャルを引き出すことができず、アニール後でも電極内に合金化されていない領域が残ってしまうことで、充分に接触抵抗を下げることができない場合があった。さらに、合金化を促進するために高いアニール温度が必要になり、半導体プロセスの効率や歩留まりを低下させる原因のひとつとなる場合があった。
【００１０】
本発明はこのような点に鑑みてなされたものであり、最適温度のアニールによって均一性良く合金化し、低抵抗なオーミック電極を形成するためのオーミック電極の形成方法を提供することを目的とする。
【００１１】
【課題を解決するための手段】
本発明では上記課題を解決するために、図１に示すフローで実現可能なオーミック電極の形成方法が提供される。本発明のオーミック電極の形成方法は、半導体層上に積層した複数種の金属をアニールによって合金化することによって形成され、半導体装置の電極として用いられるオーミック電極の形成方法において、アニール前に積層する前記複数種の金属の原子数比を、アニール後に前記複数種の金属から形成する合金の組成比またはそれに近似する比に設定し、前記複数種の金属を前記原子数比となる膜厚比で前記半導体層上に積層して形成し、前記合金を形成可能な温度でアニールする、ことを特徴とする。
【００１２】
このようなオーミック電極の形成方法によれば、オーミック電極の形成にあたり、アニール前に半導体層上に積層する複数種の金属の原子数比を、アニール後に形成する合金の組成比またはそれに近似する比に設定し（ステップＳ３）、その原子数比となるような膜厚比で各金属を積層形成する（ステップＳ４）。これをアニールすることにより（ステップＳ５）、各金属が過不足なく合金化されるあるいは過不足なく合金化される傾向が強まり、アニール前に想定していた組成比の合金が均一性良く形成されるようになる。
【００１３】
【発明の実施の形態】
まず、本発明の概略について説明する。
図２は合金を形成する際のアニール前後の状態を模式的に示した図である。
【００１４】
オーミック電極の形成に際し、アニール前に金属Ａと金属Ｂを積層し、アニールによってＡｘＢｙ合金を形成する場合を想定する。なお、図２において、アニール条件（温度、時間、雰囲気など）は一定とする。
【００１５】
まず、アニール前に積層形成される金属Ａ層と金属Ｂ層の原子数比Ａ／Ｂが、アニール後に形成すべきＡｘＢｙ合金の組成比Ａ／Ｂ＝ｘ／ｙよりも小さくなる場合を想定する。例えば、金属Ａ層の膜厚が金属Ｂ層の膜厚よりも薄く形成され、ＡｘＢｙ合金の組成比ｘ／ｙを満たすだけの原子数が金属Ａ層に含まれていない場合などである。このような場合には、アニール後には、例えば、ＡｘＢｙ合金が層内に部分的に形成されるとともに、合金化されずに余った金属Ｂが残り、全体としてＡｘＢｙ合金が不均一に形成されるようになる。
【００１６】
また、アニール前の原子数比Ａ／Ｂが、アニール後のＡｘＢｙ合金の組成比ｘ／ｙよりも大きくなる場合を想定する。例えば、金属Ａ層の膜厚が金属Ｂ層の膜厚よりも厚く形成され、ＡｘＢｙ合金の組成比ｘ／ｙを満たすだけの原子数以上の原子数が金属Ａ層に含まれている場合などである。このような場合には、アニール後には、例えば、ＡｘＢｙ合金が層内に形成されるとともに、合金化されずに余った金属Ａが層内下部に残り、全体としてＡｘＢｙ合金が不均一に形成されるようになる。
【００１７】
一方、アニール前の原子数比Ａ／Ｂが、アニール後のＡｘＢｙ合金の組成比ｘ／ｙに等しく、金属Ａ層と金属Ｂ層が原子数比Ａ／Ｂに応じた膜厚比Ａ／Ｂで形成されている場合には、これが最適条件となり、アニール後には、層内にＡｘＢｙ合金が均一に形成されるようになる。このように、均一な合金を形成することにより、接触抵抗の低いオーミック電極を得ることができる。
【００１８】
ただし、原子数比Ａ／ＢがＡｘＢｙ合金の組成比ｘ／ｙよりも小さい場合あるいは大きい場合であっても、アニール温度をより高くすることでＡｘＢｙ合金とは異なる形態の合金を含んだ電極を形成することも可能な場合がある。しかし、ＦＥＴなどの半導体装置において、オーミック電極以外の部分への熱的影響を抑制するためには、アニール温度は高すぎない方がよい。したがって、より低温のアニール条件で、低抵抗のオーミック電極を形成するためには、上記のように、アニール前の原子数比Ａ／Ｂがアニール後のＡｘＢｙ合金の組成比ｘ／ｙに等しくなるような膜厚比Ａ／Ｂで金属Ａ層と金属Ｂ層を形成するようにする。
【００１９】
なお、積層時の原子数比Ａ／Ｂを厳密にＡｘＢｙ合金の組成比ｘ／ｙに等しくする場合だけでなく、原子数比Ａ／Ｂを、ＡｘＢｙ合金の組成比ｘ／ｙに近似する比となるように設定し、その原子数比Ａ／Ｂとなるような膜厚比Ａ／Ｂで各層を積層してもよい。この場合も、均一性の良い合金を形成することができる。
【００２０】
図１は本発明のオーミック電極形成のフローを示す図である。
オーミック電極の形成においては、まず、オーミック電極として用いる金属を選定する（ステップＳ１）。例えば、Ｔｉ−Ａｌ合金でオーミック電極を形成する場合には、金属としてＴｉおよびＡｌが選定されることになる。なお、このステップＳ１で選定される金属は２種以上とする。また、ここで選定される１種の金属には、既に合金となっているものも含まれるものとする。
【００２１】
金属の選定後、それらの金属で形成する合金を特定する（ステップＳ２）。その際は、例えば従来公知の相図（状態図）を用い、アニール温度なども考慮して、形成しやすいあるいは形成されやすい合金を特定する。例えば、Ｔｉ−Ａｌ合金の場合であれば、一般に、ＴｉＡｌ３合金が形成されやすいことが知られている（例えば、「日本金属学会誌第６４巻第２号（２０００）ｐ８５−９４」参照。）。
【００２２】
合金の特定後は、積層する金属の原子数比を、形成する合金の組成比またはそれに近似した比に設定する（ステップＳ３）。例えば、ＴｉＡｌ３合金は、組成比Ｔｉ／Ａｌ＝１／３であるので、１／３に、あるいは０．３などその組成比Ｔｉ／Ａｌに近似した比に原子数比Ｔｉ／Ａｌを設定するようにする。
【００２３】
原子数比の設定後は、その原子数比となるような膜厚比で各金属を積層形成する（ステップＳ４）。すなわち、設定した原子数比となる数の原子が積層する各層内に含まれるような膜厚あるいは膜厚比を求め、これを用いて各金属を積層形成する。
【００２４】
最後に、ステップＳ２で特定した合金を形成可能なアニール温度でアニールし（ステップＳ５）、アニール前に積層した金属を合金化する。このときのアニール温度としては、所定の合金を形成可能な温度のうち、できるだけ低温でその合金を形成することができる温度を設定することが好ましい。アニール温度が高い場合には、合金化を促進できる反面、例えばオーミック電極を形成する半導体装置を構成している各半導体層など、オーミック電極以外の部分への熱的影響が生じ得るためである。
【００２５】
このように、アニール前に、形成する合金を特定しておき、その合金を構成する金属を積層形成する際には、その原子数比を、特定した合金の組成比またはその組成比に近似する比に設定し、設定したその原子数比に合わせた膜厚比で積層形成する。これにより、均一性良く合金を形成することができ、低抵抗なオーミック電極を形成することが可能になる。さらに、その合金の形成に最適なアニール温度を設定することができるので、アニール温度が高くなりすぎることがなく、半導体プロセスの効率化や歩留まりの向上が図られる。
【００２６】
以下、本発明の実施の形態を、図面を参照して詳細に説明する。
まず、ＡｌＧａＮ／ＧａＮヘテロ接合型ＦＥＴにＴｉとＡｌを積層してオーミック電極を形成する場合について説明する。
【００２７】
図３はＴｉとＡｌを積層してオーミック電極を形成する場合のＡｌＧａＮ／ＧａＮヘテロ接合型ＦＥＴの素子構造の例を示す図である。
図３に示すＡｌＧａＮ／ＧａＮヘテロ接合型ＦＥＴ１０は、サファイア基板１１上に、膜厚１μｍのＧａＮ電子走行層１２が形成され、その上に、膜厚２０ｎｍのノンドープＡｌｚＧａ１−ｚＮ（ｉ−ＡｌｚＧａ１−ｚＮ）電子供給層１３（Ａｌ組成比ｚは０から１の範囲）が形成されている。このノンドープＡｌｚＧａ１−ｚＮ電子供給層１３上のソース電極およびドレイン電極の形成領域には、Ｔｉ層１４およびＡｌ層１５がそれぞれ所定の膜厚で積層される。ソース電極およびドレイン電極の形成領域の間には、ゲート電極１６が形成され、このゲート電極１６とソース電極との間、およびゲート電極１６とドレイン電極との間には、パッシベーション膜１７が形成される。
【００２８】
ＡｌＧａＮ／ＧａＮヘテロ接合型ＦＥＴ１０の形成には、通常のＭＯＶＰＥ（Ｍｅｔａｌ　Ｏｒｇａｎｉｃ　Ｖａｐｏｒ　Ｐｈａｓｅ　Ｅｐｉｔａｘｙ）法などを用いることができる。ＡｌＧａＮ／ＧａＮヘテロ接合型ＦＥＴ１０の形成は、まず、サファイア基板１１上に、ＧａＮ電子走行層１２、ノンドープＡｌｚＧａ１−ｚＮ電子供給層１３を形成した後、ＴｉおよびＡｌをそれぞれ蒸着してＴｉ層１４とＡｌ層１５を積層して形成する。このＴｉ層１４とＡｌ層１５の積層後にアニールを行い、これらを合金化してＡｌＧａＮ／ＧａＮヘテロ接合型ＦＥＴ１０のソース電極およびドレイン電極を形成する。ゲート電極１６は、Ｔｉ層１４とＡｌ層１５を合金化するためのアニール前またはアニール後に形成し、パッシベーション膜１７は、アニール後に形成する。
【００２９】
図４はＡｌ−Ｔｉ系状態図の概略を示す図である。この図４では、横軸はＡｌ組成（ａｔｏｍ％）、縦軸は温度（℃）をそれぞれ示している。
ＴｉとＡｌを組み合わせる場合には、図４より、Ａｌ組成約７５％で、温度５００℃程度の低温からＴｉＡｌ３合金が形成されやすい。オーミック電極としてＴｉＡｌ３合金を形成する場合、その組成比はＴｉ／Ａｌ＝１／３である。すなわち、Ｔｉ層１４とＡｌ層１５のアニール後に形成されるオーミック電極には、均一性の良いＴｉＡｌ３合金を形成するために、組成比Ｔｉ／Ａｌ＝１／３と同じ比となる数の原子が含まれていればよい。したがって、アニール前に積層するＴｉ層１４とＡｌ層１５の原子数比Ｔｉ／Ａｌを、ＴｉＡｌ３合金の組成比Ｔｉ／Ａｌに設定し、それに合わせた膜厚でＴｉ層１４とＡｌ層１５を積層形成すればよい。
【００３０】
ただし、前述したように、設定する原子数比Ｔｉ／Ａｌは、必ずしも厳密に、アニール後に形成されるＴｉＡｌ３合金の組成比Ｔｉ／Ａｌと同じにしなくてもよく、原子数比Ｔｉ／ＡｌをＴｉＡｌ３合金の組成比Ｔｉ／Ａｌに近似した比に設定するようにしてもよい。その場合には、ＴｉＡｌ３合金の組成比Ｔｉ／Ａｌに近似した比に設定した原子数比Ｔｉ／Ａｌに合わせてＴｉ層１４とＡｌ層１５の膜厚を設定するようにする。
【００３１】
ここで、Ｔｉは、密度ａ１＝４．５４ｇ／ｃｍ３、原子番号ｂ１＝２２であり、一方、Ａｌは、密度ａ２＝２．６９ｇ／ｃｍ３、原子番号ｂ２＝１３である。Ｔｉ層１４の膜厚をｃ１、Ａｌ層１５の膜厚をｃ２とすれば、その原子数比Ｔｉ／Ａｌは、（ａ１×ｃ１／ｂ１）／（ａ２×ｃ２／ｂ２）と簡略化して表すことが可能である。ＴｉとＡｌの場合には、ａ１／ｂ２とａ２／ｂ２の各値がほぼ同じになることから、ここでは、Ｔｉ層１４とＡｌ層１５の膜厚比Ｔｉ／Ａｌ＝ｃ１／ｃ２が、ほぼそのまま原子数比Ｔｉ／Ａｌに相当すると考えることができる。
【００３２】
したがって、図３に示したＡｌＧａＮ／ＧａＮヘテロ接合型ＦＥＴ１０においては、組成比Ｔｉ／Ａｌまたはそれに近似する比に設定した原子数比Ｔｉ／Ａｌを、Ｔｉ層１４とＡｌ層１５の膜厚比Ｔｉ／Ａｌにして、各層を積層形成すればよい。
【００３３】
図５はアニール温度と接触抵抗率の関係を示す図である。図５において、横軸はアニール温度（℃）、縦軸は接触抵抗率（Ωｃｍ２）をそれぞれ示している。
図５は、図３に示したＡｌＧａＮ／ＧａＮヘテロ接合型ＦＥＴ１０において、Ｔｉ層１４およびＡｌ層１５の原子数比Ｔｉ／Ａｌを、０．１５，０．３，０．５，０．７５と変化させた場合、すなわち膜厚比Ｔｉ／Ａｌをそれらの比で変化させて積層形成した場合の接触抵抗率のアニール温度依存性を示している。ここで、各アニール温度におけるアニール時間は３０秒としている。
【００３４】
原子数比Ｔｉ／Ａｌ＝０．３では、測定したすべてのアニール温度において、最も接触抵抗率が低くなり、特に５００℃という低温アニール条件においても、接触抵抗率を低く抑えることができている。温度５００℃よりも高い温度範囲においては、アニール温度の上昇に伴い接触抵抗率が高くなる傾向が認められる。
【００３５】
原子数比Ｔｉ／Ａｌ＝０．１５では、測定したすべてのアニール温度において、原子数比Ｔｉ／Ａｌ＝０．３の場合に比べて、接触抵抗率は高くなる。この場合、Ａｌの融点付近までは、接触抵抗率がアニール温度の上昇に伴い低下し、その後は、アニール温度の上昇に伴い高くなる傾向が認められる。
【００３６】
原子数比Ｔｉ／Ａｌ＝０．５の場合には、比較的低温のアニール条件で、また、原子数比Ｔｉ／Ａｌ＝０．７５の場合には、測定したすべてのアニール温度で、ショットキー接触となってしまう。
【００３７】
したがって、Ｔｉ層１４とＡｌ層１５の膜厚比Ｔｉ／Ａｌを、原子数比Ｔｉ／Ａｌ＝０．３、すなわちＴｉＡｌ３合金の組成比Ｔｉ／Ａｌ＝１／３に近似する比としたときに、最も低温のアニール条件（アニール温度５００℃）で、最も低い接触抵抗率を示すようになる。
【００３８】
図６はアニール温度５００℃で合金化した場合の電流−電圧特性を示す図であって、（ａ）は原子数比Ｔｉ／Ａｌ＝０．１５、（ｂ）は原子数比Ｔｉ／Ａｌ＝０．３、（ｃ）は原子数比Ｔｉ／Ａｌ＝０．５、（ｄ）は原子数比Ｔｉ／Ａｌ＝０．７５の場合を示している。図６において、横軸は電圧（２Ｖ／ｄｉｖ）、縦軸は電流（１ｍＡ／ｄｉｖ）をそれぞれ示している。
【００３９】
Ｔｉ層１４とＡｌ層１５を、原子数比Ｔｉ／Ａｌ＝０．１５，０．３，０．５，０．７５とし、アニール温度５００℃、アニール時間３０秒でアニールを行うと、図６（ｂ）に示すように、原子数比Ｔｉ／Ａｌ＝０．３のとき、すなわち膜厚比Ｔｉ／Ａｌ＝０．３のときに、良好なオーミック特性が得られる。これ以外の原子数比Ｔｉ／Ａｌ（あるいは膜厚比Ｔｉ／Ａｌ）の場合には、図６（ａ），（ｃ），（ｄ）に示すように、オーミック特性は得られない。
【００４０】
図５および図６に示した測定結果より、オーミック電極の形成においては、アニール前に積層するＴｉ層１４とＡｌ層１５の原子数比Ｔｉ／Ａｌを、アニール後に形成するＴｉＡｌ３合金の組成比Ｔｉ／Ａｌまたはその組成比Ｔｉ／Ａｌに近似する比に設定し、その原子数比Ｔｉ／Ａｌとなる膜厚比Ｔｉ／Ａｌで各層を形成することで、アニール後にＴｉＡｌ３合金を均一性良く形成することができるようになる。
【００４１】
また、従来は、ＴｉとＡｌの組み合わせでオーミック電極を形成しようとする場合には、温度６００℃以上でアニールを行うのが主流であり、Ａｌの融点（約６６０℃）に近いアニール温度では、Ａｌの凝集などによるモフォロジーの悪化が問題となる場合があった。しかし、上記のように膜厚比Ｔｉ／Ａｌを、形成するＴｉＡｌ３合金の組成比Ｔｉ／Ａｌに応じて最適に設定して積層形成することにより、アニール温度５００℃という従来に比べて低温のアニールで、かつ、低抵抗なオーミック電極を形成することができるようになる。
【００４２】
さらに、図３に示したＡｌＧａＮ／ＧａＮヘテロ接合型ＦＥＴ１０において、オーミック電極が形成される層（ノンドープＡｌｚＧａ１−ｚＮ電子供給層１３）は、ノンドープ層であって、一般に、例えばｎ−ＡｌｚＧａ１−ｚＮ層（ｚ＝０〜１）のようなドープ層に比べてオーミック接触が得られにくい層であるといえる。本発明によれば、比較的オーミック接触が得られやすいドープ層は勿論、このようなオーミック接触が得られにくい層であっても、低抵抗なオーミック電極を形成することが可能である。
【００４３】
ＡｌＧａＮ／ＧａＮヘテロ接合型ＦＥＴとして、ゲート耐圧を例えば１００Ｖ以上といった高い値で安定して維持させる目的で、ゲート電極下にｎ−ＧａＮ層またはノンドープＧａＮ（ｉ−ＧａＮ）層を形成した構造とすることも可能である。このようなｎ−ＧａＮ層上またはｉ−ＧａＮ層上にオーミック電極を形成する場合であっても、上記のオーミック電極の形成方法を適用することができる。
【００４４】
図７はｎ−ＧａＮ層を形成したＡｌＧａＮ／ＧａＮヘテロ接合型ＦＥＴの素子構造の例を示す図である。ただし、図７において、図１に示した要素と同一の要素については同一の符号を付し、その説明の詳細は省略する。
【００４５】
図７に示すＡｌＧａＮ／ＧａＮヘテロ接合型ＦＥＴ２０は、ＳｉＣ基板２１上に、通常のＭＯＶＰＥ法を用いて、インテンショナリーアンドープＧａＮ電子走行層２２、インテンショナリーアンドープＡｌ０．２５Ｇａ０．７５Ｎ層２３、ｎ−Ａｌ０．２５Ｇａ０．７５Ｎ電子供給層２４、ｎ−ＧａＮ層２５が、順に堆積された構造を有している。なお、ここではＡｌ０．２５Ｇａ０．７５Ｎを用いたが、一般に、Ａｌ組成比ｚが０から１の範囲であるＡｌｚＧａ１−ｚＮを用いることが可能である。
【００４６】
ここで、インテンショナリーアンドープＧａＮ電子走行層２２は膜厚３μｍで、インテンショナリーアンドープＡｌ０．２５Ｇａ０．７５Ｎ層２３は膜厚３ｎｍで、それぞれ形成されている。ｎ−Ａｌ０．２５Ｇａ０．７５Ｎ電子供給層２４は、膜厚２０ｎｍ、Ｓｉドーピング濃度２×１０１８ｃｍ−３で形成されている。また、ｎ−ＧａＮ層２５は、膜厚１０ｎｍ以下、例えば膜厚５ｎｍで形成され、例えばＳｉドーピング濃度２×１０１８ｃｍ−３で形成されている。
【００４７】
ｎ−ＧａＮ層２５上のソース電極およびドレイン電極の形成領域に、Ｔｉ層１４とＡｌ層１５が積層され、その後のアニールによりそれらの合金が形成される。ゲート電極１６は、このアニール前またはアニール後にソース電極とドレイン電極の間に形成され、パッシベーション膜１７はアニール後に形成される。
【００４８】
このように形成されるＡｌＧａＮ／ＧａＮヘテロ接合型ＦＥＴ２０においては、ゲート電極１６とｎ−Ａｌ０．２５Ｇａ０．７５Ｎ電子供給層２４の間にｎ−ＧａＮ層２５が形成されることで、ゲート耐圧の向上が図られている。その一方で、Ｔｉ層１４とＡｌ層１５によって形成されるソース電極およびドレイン電極については、インテンショナリーアンドープＧａＮ電子走行層２２までの距離が大きくなることで、電子のトンネルが妨げられ、通常は、オーミック特性を得ることが難しくなる。
【００４９】
このようなＡｌＧａＮ／ＧａＮヘテロ接合型ＦＥＴ２０のｎ−ＧａＮ層２５に対しても、上記のオーミック電極の形成方法が適用可能であり、すなわち、積層するＴｉ層１４とＡｌ層１５の原子数比Ｔｉ／Ａｌを、アニール後に形成するＴｉＡｌ３合金の組成比Ｔｉ／Ａｌまたはその組成比Ｔｉ／Ａｌに近似する比に設定し、その原子数比Ｔｉ／Ａｌとなるような膜厚比Ｔｉ／Ａｌで各層を積層形成する。これにより、アニール後にＴｉＡｌ３合金を均一性良く形成することができる。
【００５０】
このように、ｎ−ＧａＮ層２５上に均一性良くＴｉＡｌ３合金を形成することにより、低抵抗なオーミック電極を形成することができる。さらに、従来よりも低温でアニールすることができるので、半導体プロセスの効率化や歩留まりの向上が可能となる。
【００５１】
また、このように、本発明のオーミック電極の形成方法は、形成すべきオーミック電極の下に配置される層の材料およびその層がドーパントを含むか否かに依らず、様々なＦＥＴの形成に適用することが可能である。
【００５２】
以上の説明では、ＴｉとＡｌを組み合わせた場合のオーミック電極の形成を例にして述べたが、例えばＡｌとＮｂ、ＶとＺｒなど、他の金属の組み合わせでオーミック電極を形成する場合も同様である。
【００５３】
まず、ＡｌとＮｂを組み合わせたオーミック電極の形成について説明する。
図８はＡｌとＮｂを積層してオーミック電極を形成する場合のＡｌＧａＮ／ＧａＮヘテロ接合型ＦＥＴの素子構造の例を示す図である。ただし、図８において、図１に示した要素と同一の要素については同一の符号を付し、その説明の詳細は省略する。
【００５４】
この図８に示すＡｌＧａＮ／ＧａＮヘテロ接合型ＦＥＴ３０は、図１に示したＡｌＧａＮ／ＧａＮヘテロ接合型ＦＥＴ１０のＴｉ層１４に替えてＮｂ層３１を形成し、Ｎｂ層３１とＡｌ層１５がノンドープＡｌｚＧａ１−ｚＮ電子供給層１３上に積層形成された構造を有している。そのほかは、図１に示したＡｌＧａＮ／ＧａＮヘテロ接合型ＦＥＴ１０と同じ構造であり、その形成方法も同様である。
【００５５】
図９はＡｌ−Ｎｂ系状態図の概略を示す図である。この図９では、横軸はＡｌ組成（ａｔｏｍ％）、縦軸は温度（℃）をそれぞれ示している。
ＮｂとＡｌを組み合わせる場合には、Ｎｂ３Ａｌ合金が形成されやすい。オーミック電極としてＮｂ３Ａｌ合金を形成する場合、その組成比はＡｌ／Ｎｂ＝１／３である。したがって、アニール前に積層するＮｂ層３１とＡｌ層１５の原子数比Ａｌ／Ｎｂを、Ｎｂ３Ａｌ合金の組成比Ａｌ／Ｎｂ＝１／３またはこれに近似する比に設定し、その原子数比Ａｌ／Ｎｂとなるような膜厚比Ａｌ／Ｎｂで各層を積層形成するようにする。
【００５６】
ここで、Ｎｂは、密度８．５６ｇ／ｃｍ３、原子番号４１であり、一方、Ａｌは、密度２．６９ｇ／ｃｍ３、原子番号１３であることから、Ｎｂ層３１とＡｌ層１５の膜厚比Ａｌ／Ｎｂが、ほぼそのまま原子数比Ａｌ／Ｎｂに相当するようになる。したがって、図８に示したＡｌＧａＮ／ＧａＮヘテロ接合型ＦＥＴ３０においては、Ｎｂ層３１とＡｌ層１５を、Ｎｂ３Ａｌ合金の組成比Ａｌ／Ｎｂ＝１／３またはそれに近似する比に設定された原子数比Ａｌ／Ｎｂと同じ比の膜厚で、積層形成すればよい。
【００５７】
図１０はＡｌとＮｂを積層して合金化した場合の電流−電圧特性を示す図であって、（ａ）は原子数比Ａｌ／Ｎｂ＝０．１５、（ｂ）は原子数比Ａｌ／Ｎｂ＝０．３、（ｃ）は原子数比Ａｌ／Ｎｂ＝０．５、（ｄ）は原子数比Ａｌ／Ｎｂ＝０．７５の場合を示している。図１０において、横軸は電圧（２Ｖ／ｄｉｖ）、縦軸は電流（１ｍＡ／ｄｉｖ）をそれぞれ示している。
【００５８】
図８に示したＮｂ層３１とＡｌ層１５を原子数比Ａｌ／Ｎｂ＝０．１５，０．３，０．５，０．７５として、すなわちＮｂ層３１とＡｌ層１５の膜厚比Ａｌ／Ｎｂをそれらの比として、アニール温度５００℃、アニール時間３０秒でアニールを行う。この場合、組成比Ａｌ／Ｎｂ＝１／３に近似する比である原子数比Ａｌ／Ｎｂ＝０．３のとき、すなわち膜厚比Ａｌ／Ｎｂ＝０．３のときに、図１０（ｂ）に示すように、良好なオーミック特性が得られる。これ以外の原子数比Ａｌ／Ｎｂ（膜厚比Ａｌ／Ｎｂ）の場合には、図１０（ａ），（ｃ），（ｄ）に示すように、オーミック特性は得られない。
【００５９】
なお、ｎ−ＡｌｚＧａ１−ｚＮ層（Ａｌ組成比ｚは０から１の範囲）のようなドープ層上や、図７に示したようなｎ−ＧａＮ層２５上あるいはｉ−ＧａＮ層上に、ＡｌとＮｂの組み合わせでオーミック電極を形成する場合もこれと同じである。
【００６０】
次に、ＶとＺｒを組み合わせたオーミック電極の形成について説明する。
図１１はＶとＺｒを積層してオーミック電極を形成する場合のＡｌＧａＮ／ＧａＮヘテロ接合型ＦＥＴの素子構造の例を示す図である。ただし、図１１において、図１に示した要素と同一の要素については同一の符号を付し、その説明の詳細は省略する。
【００６１】
この図１１に示すＡｌＧａＮ／ＧａＮヘテロ接合型ＦＥＴ４０は、図１に示したＡｌＧａＮ／ＧａＮヘテロ接合型ＦＥＴ１０のＴｉ層１４、Ａｌ層１５に替えてＶ層４１、Ｚｒ層４２をそれぞれ形成し、Ｖ層４１とＺｒ層４２がノンドープＡｌｚＧａ１−ｚＮ電子供給層１３上に積層形成された構造を有している。そのほかは、図１に示したＡｌＧａＮ／ＧａＮヘテロ接合型ＦＥＴ１０と同じ構造であり、その形成方法も同様である。
【００６２】
図１２はＺｒ−Ｖ系状態図の概略を示す図である。この図１２では、横軸はＶ組成（ａｔｏｍ％）、縦軸は温度（℃）をそれぞれ示している。
ＶとＺｒを組み合わせる場合には、Ｖ２Ｚｒ合金が形成されやすい。オーミック電極としてＶ２Ｚｒ合金を形成する場合、その組成比はＺｒ／Ｖ＝１／２である。したがって、アニール前に積層するＶ層４１とＺｒ層４２の原子数比Ｚｒ／Ｖを、組成比Ｚｒ／Ｖ＝１／２またはこれに近似する比に設定し、その原子数比Ｚｒ／Ｖとなるような膜厚比Ｚｒ／Ｖで各層を積層形成する。
【００６３】
ここで、Ｖは、密度５．８ｇ／ｃｍ３、原子番号２３であり、一方、Ｚｒは、密度６．５３ｇ／ｃｍ３、原子番号４０であることから、Ｖ層４１とＺｒ層４２の原子数比Ｚｒ／Ｖ＝１６／２５のときに、膜厚比Ｚｒ／Ｖ＝１／１に相当するようになる。したがって、図１１に示したＡｌＧａＮ／ＧａＮヘテロ接合型ＦＥＴ４０においては、Ｖ層４１とＺｒ層４２の原子数比Ｚｒ／Ｖを、組成比Ｚｒ／Ｖ＝１／２に設定し、これと同じ比の原子数比Ｚｒ／Ｖに相当するように合わせた膜厚比Ｚｒ／Ｖ＝１／（１６×２／２５）で、Ｖ層４１とＺｒ層４２を積層形成すればよい。あるいは、Ｖ層４１とＺｒ層４２の原子数比Ｚｒ／Ｖを、組成比Ｚｒ／Ｖ＝１／２に近似する比に設定し、その原子数比Ｚｒ／Ｖに相当するように合わせた膜厚比Ｚｒ／Ｖで、Ｖ層４１とＺｒ層４２を積層形成すればよい。
【００６４】
図１３はＶとＺｒを合金化した場合の電流−電圧特性を示す図であって、（ａ）は原子数比Ｚｒ／Ｖ＝０．１５、（ｂ）は原子数比Ｚｒ／Ｖ＝０．３、（ｃ）は原子数比Ｚｒ／Ｖ＝０．５、（ｄ）は原子数比Ｚｒ／Ｖ＝０．７５の場合を示している。図１３において、横軸は電圧（２Ｖ／ｄｉｖ）、縦軸は電流（１ｍＡ／ｄｉｖ）をそれぞれ示している。
【００６５】
図１１に示したＶ層４１およびＺｒ層４２を、原子数比Ｚｒ／Ｖ＝０．１５，０．３，０．５，０．７５に相当する膜厚比Ｚｒ／Ｖで積層した後、アニール温度５００℃、アニール時間３０秒でアニールを行う。この場合、組成比Ｚｒ／Ｖ＝１／２の原子数比Ｚｒ／Ｖ＝０．５に合わせた膜厚比Ｚｒ／Ｖのときに、図１３（ｃ）に示すように、良好なオーミック特性が得られる。これ以外の原子数比Ｚｒ／Ｖの場合には、図１３（ａ），（ｂ），（ｄ）に示すように、オーミック特性は得られない。
【００６６】
ただし、Ｖ層４１とＺｒ層４２の膜厚比Ｚｒ／Ｖは、組成比Ｚｒ／Ｖ＝１／２と厳密に等しい原子数比Ｚｒ／Ｖに相当する値に限定されるものではなく、原子数比Ｚｒ／Ｖを組成比Ｚｒ／Ｖ＝１／２に近似した比に設定した場合であってもオーミック特性を得ることが可能である。
【００６７】
なお、ｎ−ＡｌｚＧａ１−ｚＮ層（Ａｌ組成比ｚは０から１の範囲）のようなドープ層上や、図７に示したようなｎ−ＧａＮ層２５上あるいはｉ−ＧａＮ層上に、ＶとＺｒの組み合わせでオーミック電極を形成する場合もこれと同じである。
【００６８】
このように、本発明は、種々の金属を用いてオーミック電極を形成する場合に適用可能である。例えば、オーミック電極形成の目的で積層される金属としては、ＧａＮと反応しやすい金属であるＴｉ，Ｖ，Ｚｒ，Ｎｂ，Ｔａや、仕事関数の小さな金属であるＡｌ，Ｎｂ，Ｍｏ，Ｈｆ，Ｚｒ，Ｖ、あるいは酸化しにくい金属であるＡｕ，Ｐｔ，Ｐｄ，Ａｇ，Ｗ，Ｍｏ，Ｃｕ，Ｎｉなどを２種以上組み合わせて積層することができる。例えば、一般式ＡｌＢｍＣｎで表される合金を形成する場合には、その合金の組成比（ｌ：ｍ：ｎ）またはこれに近似する比に原子数比（Ａ：Ｂ：Ｃ）を設定し、その原子数比（Ａ：Ｂ：Ｃ）となるような膜厚比（Ａ：Ｂ：Ｃ）で、Ａ層，Ｂ層，Ｃ層の各層を積層形成すればよい。積層後は、大体温度４００℃〜９００℃程度のアニールにより合金を形成してオーミック電極を形成する。
【００６９】
なお、以上の説明では、ＧａＮ系材料を用いて形成されるＦＥＴにオーミック電極を形成する場合を例にして述べたが、本発明はこれに限定されるものではない。すなわち、ＧａＮ系材料を用いて形成される化合物半導体装置のほか、ＧａＡｓ系材料あるいはＩｎＰ系材料を用いて形成される化合物半導体装置の電極としてのオーミック電極の形成にも適用することが可能である。
【００７０】
（付記１）　半導体層上に積層した複数種の金属をアニールによって合金化することによって形成され、半導体装置の電極として用いられるオーミック電極の形成方法において、
アニール前に積層する前記複数種の金属の原子数比を、アニール後に前記複数種の金属から形成する合金の組成比またはそれに近似する比に設定し、
前記複数種の金属を前記原子数比となる膜厚比で前記半導体層上に積層して形成し、
前記合金を形成可能な温度でアニールする、
ことを特徴とするオーミック電極の形成方法。
【００７１】
（付記２）　前記オーミック電極が形成される前記半導体装置は、Ａｌ組成比ｚが０から１の範囲であるＡｌｚＧａ１−ｚＮを含む電子供給層と、ＧａＮを含む電子走行層とを有するＡｌＧａＮ／ＧａＮヘテロ接合型電界効果トランジスタであることを特徴とする付記１記載のオーミック電極の形成方法。
【００７２】
（付記３）　前記オーミック電極が形成される前記半導体装置は、ＧａＡｓ系材料を用いて形成される化合物半導体装置であることを特徴とする付記１記載のオーミック電極の形成方法。
【００７３】
（付記４）　前記オーミック電極が形成される前記半導体装置は、ＩｎＰ系材料を用いて形成される化合物半導体装置であることを特徴とする付記１記載のオーミック電極の形成方法。
【００７４】
（付記５）　前記オーミック電極が形成される前記半導体層は、Ａｌ組成比ｚが０から１の範囲であるｎ−ＡｌｚＧａ１−ｚＮ層またはｉ−ＡｌｚＧａ１−ｚＮ層であることを特徴とする付記１記載のオーミック電極の形成方法。
【００７５】
（付記６）　前記オーミック電極が形成される前記半導体層は、ｎ−ＧａＮ層またはｉ−ＧａＮ層であることを特徴とする付記１記載のオーミック電極の形成方法。
【００７６】
（付記７）　前記複数種の金属は、Ｔｉ，Ｖ，Ｚｒ，Ｎｂ，Ｔａ，Ａｌ，Ｍｏ，Ｈｆ，Ａｕ，Ｐｔ，Ｐｄ，Ａｇ，Ｗ，Ｃｕ，Ｎｉからなる群から選択される２種以上の金属であることを特徴とする付記１記載のオーミック電極の形成方法。
【００７７】
（付記８）　前記複数種の金属は、ＴｉとＡｌの組み合わせ、ＮｂとＡｌの組み合わせ、ＺｒとＶの組み合わせのうちいずれかの組み合わせであることを特徴とする付記１記載のオーミック電極の形成方法。
【００７８】
【発明の効果】
以上説明したように本発明では、オーミック電極の形成にあたり、アニール前に半導体層上に積層する複数種の金属の原子数比を、アニール後に形成する合金の組成比またはそれに近似する比に設定し、その原子数比となる膜厚比で金属を積層形成する。これにより、アニール後には均一性の良い合金が得られ、低抵抗なオーミック電極を形成することができる。
【００７９】
さらに、形成する合金に応じたアニール温度を設定することができるので、半導体プロセスの効率化や歩留まりの向上を図れる。
【図面の簡単な説明】
【図１】本発明のオーミック電極形成のフローを示す図である。
【図２】合金を形成する際のアニール前後の状態を模式的に示した図である。
【図３】ＴｉとＡｌを積層してオーミック電極を形成する場合のＡｌＧａＮ／ＧａＮヘテロ接合型ＦＥＴの素子構造の例を示す図である。
【図４】Ａｌ−Ｔｉ系状態図の概略を示す図である。
【図５】アニール温度と接触抵抗率の関係を示す図である。
【図６】アニール温度５００℃で合金化した場合の電流−電圧特性を示す図であって、（ａ）は原子数比Ｔｉ／Ａｌ＝０．１５、（ｂ）は原子数比Ｔｉ／Ａｌ＝０．３、（ｃ）は原子数比Ｔｉ／Ａｌ＝０．５、（ｄ）は原子数比Ｔｉ／Ａｌ＝０．７５の場合を示している。
【図７】ｎ−ＧａＮ層を形成したＡｌＧａＮ／ＧａＮヘテロ接合型ＦＥＴの素子構造の例を示す図である。
【図８】ＡｌとＮｂを積層してオーミック電極を形成する場合のＡｌＧａＮ／ＧａＮヘテロ接合型ＦＥＴの素子構造の例を示す図である。
【図９】Ａｌ−Ｎｂ系状態図の概略を示す図である。
【図１０】ＡｌとＮｂを積層して合金化した場合の電流−電圧特性を示す図であって、（ａ）は原子数比Ａｌ／Ｎｂ＝０．１５、（ｂ）は原子数比Ａｌ／Ｎｂ＝０．３、（ｃ）は原子数比Ａｌ／Ｎｂ＝０．５、（ｄ）は原子数比Ａｌ／Ｎｂ＝０．７５の場合を示している。
【図１１】ＶとＺｒを積層してオーミック電極を形成する場合のＡｌＧａＮ／ＧａＮヘテロ接合型ＦＥＴの素子構造の例を示す図である。
【図１２】Ｚｒ−Ｖ系状態図の概略を示す図である。
【図１３】ＶとＺｒを合金化した場合の電流−電圧特性を示す図であって、（ａ）は原子数比Ｚｒ／Ｖ＝０．１５、（ｂ）は原子数比Ｚｒ／Ｖ＝０．３、（ｃ）は原子数比Ｚｒ／Ｖ＝０．５、（ｄ）は原子数比Ｚｒ／Ｖ＝０．７５の場合を示している。
【図１４】ＡｌＧａＮ／ＧａＮヘテロ接合型ＦＥＴの素子構造の例を示す図である。
【符号の説明】
１０，２０，３０，４０　ＡｌＧａＮ／ＧａＮヘテロ接合型ＦＥＴ
１１　サファイア基板
１２　ＧａＮ電子走行層
１３　ノンドープＡｌｚＧａ１−ｚＮ電子供給層
１４　Ｔｉ層
１５　Ａｌ層
１６　ゲート電極
１７　パッシベーション膜
２１　ＳｉＣ基板
２２　インテンショナリーアンドープＧａＮ電子走行層
２３　インテンショナリーアンドープＡｌ０．２５Ｇａ０．７５Ｎ層
２４　ｎ−Ａｌ０．２５Ｇａ０．７５Ｎ電子供給層
２５　ｎ−ＧａＮ層
３１　Ｎｂ層
４１　Ｖ層
４２　Ｚｒ層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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