(57)【要約】【課題】フローティングゲートのゲート長を確保して特性を低下させることなく、カップリングレシオを大きくして半導体記憶装置の動作電圧を低下させることを目的とする。【解決手段】フローティングゲート１１５がソース−ドレイン方向に対して垂直な方向に窪みのある構造としたものであり、フローティングゲート１１５とコントロールゲート１１６が向かい合う面積を大きくし、また、フローティングゲート１１５の幅Ｗを短くすることによってフローティングゲート１１５とチャネルが向かい合う面積をより小さくすることができ、カップリングレシオを大きくすることができ、フローティングゲートのゲート長を確保して特性を低下させることなく、カップリングレシオを大きくして半導体記憶装置の動作電圧を低下させることができる。【選択図】　　図１
2004119745.tif 000002
【特許請求の範囲】
【請求項１】
複数の素子により構成される半導体記憶装置であって、
各素子が、
半導体基板に形成され互いに隣接する素子を電気的に分離し素子の両端に位置する２つの素子分離領域と、
前記各素子分離領域上に形成された絶縁膜と、
前記絶縁膜間の前記素子のチャネル領域上に第１の誘電体膜を介して形成されソースドレイン領域方向にＶ字型の窪みを持たせたフローティングゲートと、
第２の誘電体膜を介して前記フローティングゲートと対向する領域を含んで形成され他の素子や端子と互いに接続されたコントロールゲートと
により構成され、ゲート幅を短くすることによりカップリングレシオを大きくし、素子の動作電圧を抑制することを特徴とする半導体記憶装置。
【請求項２】
複数の素子により構成される半導体記憶装置であって、
各素子が、
半導体基板に形成され互いに隣接する素子を電気的に分離し素子の両端に位置する２つの素子分離領域と、
前記各素子分離領域上に形成された第１のコントロールゲートと、
前記各第１のコントロールゲートの第３の誘電体膜を介した側面で、かつ第１の誘電体膜を介した前記素子のチャネル領域上に前記各第１のコントロールゲートのサイドウォールとして形成され互いに接触しない２つのフローティングゲートと、
前記第１の誘電体膜を介した前記素子のチャネル領域上で、かつ前記第３の誘電体膜を介した前記フローティングゲートの側面および第１のコントロールゲート上に形成され他の素子や端子と互いに接続された第２のコントロールゲートとにより構成され、２つのフローティングゲートを有することにより、多値メモリ構成とすることを特徴とする半導体記憶装置。
【請求項３】
前記２つのフローティングゲートのゲート幅がそれぞれ異なることを特徴とする請求項２記載の半導体記憶装置。
【請求項４】
素子のソースドレイン領域，前記第１のコントロールゲート、および前記第２のコントロールゲートに与える電位を制御して、いずれか一方のフローティングゲートにおいて選択的に電子の注入・放出を行うことを特徴とする請求項２または請求項３いずれかに記載の半導体記憶装置。
【請求項５】
ソースドレイン間のメモリセルの状態を電流量を測定することによってメモリセルの値を読み取ることを特徴とする請求項２または請求項３または請求項４いずれかに記載の半導体記憶装置。
【請求項６】
ゲート機能も兼ねたコントロールゲート、およびソースドレイン領域に電位を与え、ソースドレイン間のメモリセルの電流量を測定することによって４状態以上のメモリセルの値を読み取ることを特徴とする請求項３記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電気的消去可能な不揮発性半導体記憶装置のフローティングゲートとコントロールゲートの構成に関する。
【０００２】
【従来の技術】
近年半導体不揮発性記憶装置として、ＥＰＲＯＭ（Ｅｒａｓａｂｌｅ　ａｎｄＰｒｏｇｒａｍｍａｂｌｅ　Ｒｅａｄ　Ｏｎｌｙ　Ｍｅｍｏｒｙ）、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ　Ｅｒａｓａｂｌｅ　ａｎｄ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｒｅａｄ　Ｏｎｌｙ　Ｍｅｍｏｒｙ）、ＦｅＲＡＭ（Ｆｅｒｒｏ−ｅｌｅｃｔｒｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）などが注目されている。ＥＰＲＯＭ・ＥＥＰＲＯＭでは、フローティングゲート電極に電荷を蓄積し、電荷の有無によるしきい値電圧の変化をコントロール電極で検出することで、データの記憶を行わせるようになっている。またＥＥＰＲＯＭには、チップ単位でデータの消去を行うフラッシュＥＥＰＲＯＭがある。フラッシュＥＥＰＲＯＭを構成するメモリセル（メモリトランジスタ）は、スタックゲート型とスプリットゲート型に大きく分類される。
【０００３】
スタックゲート型メモリセルを用いた半導体不揮発メモリ（フラッシュＥＥＰＲＯＭ）の基本構造は、シリコン基板上に、ソース・ドレイン領域が形成されており、ソース・ドレイン領域に挟まれたソース−ドレイン間のチャネル領域上に、ゲート酸化膜を介してフローティングゲートが形成されており、フローティングゲート上に、誘電体膜（容量膜）を介してコントロールゲートが形成されているものである。
【０００４】
メモリ動作としては、例えば、書き込みはコントロールゲートおよびドレイン領域に高い正の電圧を印可し、ソース−ドレイン間を流れる電子をフローティングゲートに注入することにより行ない、消去はコントロールゲートに高い負の電圧を印可し、フローティングゲートに蓄積された電子を基板（ソース−ドレイン）方向へ放出することにより行なう。電子の注入や放出は、フローティングゲートの電位と基板（ソース、ドレイン）の電位差によって行なわれるものが多い。
【０００５】
フローティングゲートの電位は、コントロールゲートの電位とチャネル（又は、ソース、ドレイン）の電位が、各々フローティングゲートとの間に絶縁体を介することによってできるコンデンサの容量分割より与えられる。
【０００６】
コントロールゲート−フローティングゲートの静電容量をＣｃ、フローティングゲート−チャネル（又は、ソース、ドレイン）の静電容量をＣｆとすると、コントロールゲート電位のフローティングゲートへの伝わりは、Ｃｃ／（Ｃｃ＋Ｃｆ）（以下カップリングレシオと称す）で近似的にあらわせ、このカップリングレシオを大きくすることにより、より効率的にコントロールゲート電位がフローティングゲートへ伝わることとなり、フラッシュＥＥＰＲＯＭの動作電圧を下げるために重要である。
【０００７】
このようなスタック型メモリセルを用いたＥＥＰＲＯＭの構造では、カップリングレシオを大きくするためには、フローティングゲートのコントロールゲートと向かい合う面積を大きくし、フローティングゲートのチャネル（又は、ソース、ドレイン）と向かい合う面積を小さくするか、酸化膜厚の比の変更を行うなどの必要がある。
【０００８】
酸化膜厚の比を変更するために、コントロールゲート−フローティングゲート間の酸化膜厚を薄くすることが考えられるが、酸化膜厚を薄くすることにより信頼性信頼性の低下を招くという問題がある。
【０００９】
フローティングゲートのコントロールゲートと向かい合う面積を増加させる手法として、フローティングゲート上面に段差を有する構造とするものがある（例えば特許文献１）。
【００１０】
以下、図６を用いて従来の半導体記憶装置の構造を説明する。
図６（ａ）は従来の半導体記憶装置を示す断面図，図６（ｂ）は従来の半導体記憶装置を示すレイアウト図である。
【００１１】
図６において、シリコン基板には、ソース領域１１３ａ，ドレイン領域１１３ｂが形成されている。ソース領域１１３ａ，ドレイン領域１１３ｂ上に形成された絶縁膜１１２ａ，絶縁膜１１２ｂ間で、ソース領域１１３ａとドレイン領域１１３ｂに挟まれたソース−ドレイン間のチャネル領域上には、ゲート酸化膜を介して、ソース−ドレイン方向に段差を有するフローティングゲート１１５が形成されており、フローティングゲート上には、誘電体膜（容量膜）１１４を介してコントロールゲート１１６が形成されている。
【００１２】
【特許文献１】
特許第２９０８１６３号明細書（第３頁、第３図）
【００１３】
【発明が解決しようとする課題】
図６に示される従来のスタック型メモリセルを用いたＥＥＰＲＯＭの構造では、カップリングレシオを大きくするためには、フローティングゲートとコントロールゲートが向かい合う面積に対するフローティングゲートとチャネル（又は、ソース、ドレイン）が向かい合う面積の比を小さくするために、フローティングゲートの長さＬを短くする必要がある。ただし、Ｌを短くしていくとトランジスタにおいてパンチスルー等問題が起き、動作自体ができ無くなるためＬの長さがある程度以下に縮めることができないという問題点があった。
【００１４】
上記問題点を解決するために、本発明の半導体記憶装置は、フローティングゲートのゲート長を確保して特性を低下させることなく、カップリングレシオを大きくして半導体記憶装置の動作電圧を低下させることを第１の目的とする。
【００１５】
また、半導体記憶装置においても素子面積の縮小は小面積大容量化を考える上では重要であり、作製プロセスの微細化により年々素子の面積効率は上がってきている。
【００１６】
しかしながら、作製プロセスの微細化のみでは、その効果にはある程度の限界がある。そこで近年、半導体記憶装置の集積度を向上させるため、１つのメモリセルに消去状態と書き込み状態の２値（＝１ビット）を記憶させるだけでなく、３値以上を記憶させるようにした多値メモリが提案されている。
【００１７】
本発明の第２の目的は、第１の目的を実現するための半導体記憶装置を発展させ、半導体記憶装置において、素子の面積効率を図るため、多値メモリを実現した半導体記憶装置を提供することである。
【００１８】
【課題を解決するための手段】
上記目的を達成するために、本発明の請求項１記載の半導体記憶装置は、複数の素子により構成される半導体記憶装置であって、各素子が、半導体基板に形成され互いに隣接する素子を電気的に分離し素子の両端に位置する２つの素子分離領域と、前記各素子分離領域上に形成された絶縁膜と、前記絶縁膜間の前記素子のチャネル領域上に第１の誘電体膜を介して形成されソースドレイン領域方向にＶ字型の窪みを持たせたフローティングゲートと、第２の誘電体膜を介して前記フローティングゲートと対向する領域を含んで形成され他の素子や端子と互いに接続されたコントロールゲートとにより構成され、ゲート幅を短くすることによりカップリングレシオを大きくし、素子の動作電圧を抑制することを特徴とする。
【００１９】
請求項２記載の半導体記憶装置は、複数の素子により構成される半導体記憶装置であって、各素子が、半導体基板に形成され互いに隣接する素子を電気的に分離し素子の両端に位置する２つの素子分離領域と、前記各素子分離領域上に形成された第１のコントロールゲートと、前記各第１のコントロールゲートの第３の誘電体膜を介した側面で、かつ第１の誘電体膜を介した前記素子のチャネル領域上に前記各第１のコントロールゲートのサイドウォールとして形成され互いに接触しない２つのフローティングゲートと、前記第１の誘電体膜を介した前記素子のチャネル領域上で、かつ前記第３の誘電体膜を介した前記フローティングゲートの側面および第１のコントロールゲート上に形成され他の素子や端子と互いに接続された第２のコントロールゲートとにより構成され、２つのフローティングゲートを有することにより、多値メモリ構成とすることを特徴とする。
【００２０】
請求項３記載の半導体記憶装置は、請求項２記載の半導体記憶装置において、前記２つのフローティングゲートのゲート幅がそれぞれ異なることを特徴とする。
【００２１】
請求項４記載の半導体記憶装置は、請求項２または請求項３いずれかに記載の半導体記憶装置において、素子のソースドレイン領域，前記第１のコントロールゲート、および前記第２のコントロールゲートに与える電位を制御して、いずれか一方のフローティングゲートにおいて選択的に電子の注入・放出を行うことを特徴とする。
【００２２】
請求項５記載の半導体記憶装置は、請求項２または請求項３または請求項４いずれかに記載の半導体記憶装置において、ソースドレイン間のメモリセルの状態を電流量を測定することによってメモリセルの値を読み取ることを特徴とする。
【００２３】
請求項６記載の半導体記憶装置は、請求項３記載の半導体記憶装置において、ゲート機能も兼ねたコントロールゲート、およびソースドレイン領域に電位を与え、ソースドレイン間のメモリセルの電流量を測定することによって４状態以上のメモリセルの値を読み取ることを特徴とする。
【００２４】
以上のことにより、フローティングゲートのゲート長を確保して特性を低下させることなく、カップリングレシオを大きくして半導体記憶装置の動作電圧を低下させることができ、さらに、多値メモリを実現することができる。
【００２５】
【発明の実施の形態】
本発明の実施の形態について図面を参照して説明する。
（実施の形態１）
以下、図１，図４を用いて実施の形態１における半導体記憶装置について説明する。
【００２６】
図１（ａ）は本発明の実施の形態１における半導体記憶装置を示す断面図，図１（ｂ）は本発明の実施の形態１における半導体記憶装置を示すレイアウト図であり、図４（ａ）は実施の形態１の半導体装置における素子分離を形成する工程断面図，図４（ｂ）は実施の形態１の半導体装置における絶縁膜を成長させる工程断面図，図４（ｃ）は実施の形態１の半導体装置におけるフローティングゲートとなるポリシリコン膜を成長させる工程断面図，図４（ｄ）は実施の形態１の半導体装置におけるフローティングゲートを形成する工程断面図，図４（ｅ）は実施の形態１の半導体装置におけるコントロールゲートを形成する工程断面図である。
【００２７】
図１において、ＬＯＣＯＳ分離あるいは浅いトレンチ（ＳＴＩ）分離などの素子分離１１０ａ，素子分離１１０ｂ上にそれぞれ比較的厚い絶縁膜１１２ａ，絶縁膜１１２ｂが形成されている。
【００２８】
ｐ型半導体基板に形成されたｎ型のソース領域１１３ａおよびドレイン領域１１３ｂ上および、ソース−ドレイン間のチャネル領域１１８上にはゲート酸化膜１１１が設けられ、このゲート酸化膜１１１上にポリシリコンからなるフローティングゲート１１５が形成されている。
【００２９】
フローティングゲート１１５上に誘電体膜（容量膜）１１４を介し、ポリシリコンからなるコントロールゲート１１６が形成されている。この誘電体膜（容量膜）１１４はフローティングゲート１１５に注入された電荷がコントロールゲート１１６に抜けない程度の耐圧を持つような膜厚、材料又はプロセスを用いて形成する必要がある。
【００３０】
フローティングゲート１１５は、比較的厚い絶縁膜１１２ａおよび絶縁膜１１２ｂのサイドウォールとして機能し、フローティングゲート１１５上面のコントロールゲート１１６と面するフローティングゲート上部界面１１９は中央に向かって窪んでおり、Ｖ字型となっている。
【００３１】
このように、ソース−ドレイン方向に対して垂直な方向に窪みのある構造にすることにより、フローティングゲートの幅Ｗを短くすることによってフローティングゲート１１５とチャネルが向かい合う面積の減少量に対してフローティングゲート１１５とコントロールゲート１１６が向かい合う面積の減少量が小さくなるので、カップリングレシオを大きくすることができる。さらに、フローティングゲート上部界面１１９が中央に向かって窪んでおり、Ｖ字型となっていることにより中央に突起が形成されて電界の集中がおこるため動作特性の向上が図られる。
【００３２】
以上のことにより、フローティングゲートのゲート長を確保して特性を低下させることなく、カップリングレシオを大きくして半導体記憶装置の動作電圧を低下させることができる。
【００３３】
ここで、図４を用いて実施の形態１における半導体記憶装置の製造方法を説明する。
図４において、まず、基板をＬＯＣＯＳ分離あるいは浅いトレンチ（ＳＴＩ）分離などによってデバイス分離を行い、素子分離１１０ａ，素子分離１１０ｂの領域を形成する（図４（ａ））。
【００３４】
次に、薄いゲート酸化膜１１１と比較的厚い絶縁膜１１２ａ，絶縁膜１１２ｂを成長させる（図４（ｂ））。
次に、比較的厚い絶縁膜１１２ａ，絶縁膜１１２ｂの間の最終的にソース−ドレイン間のチャネル領域上のフローティングゲートとなるポリシリコン膜１２０を成長させる（図４（ｃ））。
【００３５】
次に、ポリシリコン膜１２０を異方性エッチング方法で、エッチング処理するとともに、サイドウォールを形成しつつフローティングゲート１１５の形状となった時点で処理を終える（図４（ｄ））。
【００３６】
次に、フローティングゲート１１５上に、誘電体膜（容量膜）１１４を成長させる。誘電体膜（容量膜）１１４の厚さは、フローティングゲートに注入された電荷がコントロールゲートに抜けない耐圧を有するように設定する。
【００３７】
最後に、フローティングゲート１１５上に誘電体膜（容量膜）１１４を介し、コントロールゲート１１６を形成する（図４（ｅ））。
（実施の形態２）
以下、図２を用いて実施の形態２における半導体記憶装置について説明する。
【００３８】
図２（ａ）は本発明の実施の形態２における半導体記憶装置を示す断面図，図２（ｂ）は本発明の実施の形態２における半導体記憶装置を示すレイアウト図である。
【００３９】
図２において、ＬＯＣＯＳ分離あるいは浅いトレンチ（ＳＴＩ）分離などの素子分離１１０ａ，素子分離１１０ｂ上にそれぞれコントロールゲート１１６ａ、コントロールゲート１１６ｂが形成されている。
【００４０】
ｐ型半導体基板に形成されたｎ型のソース領域１１３ａ，ドレイン領域１１３ｂ、およびソース−ドレイン間のチャネル領域１１８上にはゲート酸化膜１１１が設けられ、このゲート酸化膜１１１上、コントロールゲート１１６ａ、コントロールゲート１１６ｂのそれぞれの側面に誘電体膜（容量膜）１１４を介し、ポリシリコンからなるそれぞれフローティングゲート１１５ａ、フローティングゲート１１５ｂが形成されている。誘電体膜（容量膜）１１４は先に述べたものと同じ特性を持てば良い。
【００４１】
フローティングゲート１１５ａおよびフローティングゲート１１５ｂ上に誘電体膜（容量膜）１１４を介し、ポリシリコンからなるゲートも兼ねるコントロールゲート１１７が形成されている。また、ゲートも兼ねるコントロールゲート１１７は、ソース−ドレイン間のチャネル領域１１８上でゲート酸化膜１１１を介した領域まで形成されている。
【００４２】
フローティングゲート１１５ａおよびフローティングゲート１１５ｂは、それぞれコントロールゲート１１６ａ、コントロールゲート１１６ｂのサイドウォールとしての機能を有し、フローティングゲート１１５ａおよびフローティングゲート１１５ｂ上面のゲートも兼ねるコントロールゲート１１７と面するフローティングゲート上部界面１１９ａおよびフローティングゲート上部界面１１９ｂは中央に向かって傾斜している。
【００４３】
以上のように、本発明の実施の形態２における半導体記憶装置は、１対のソース―ドレインを共有する形で、フローティングゲート１１５ａからなるトランジスタ，フローティングゲート１１５ｂからなるトランジスタ、およびゲートも兼ねるコントロールゲート１１７からなるトランジスタの３つのトランジスタを並列に配置した構成となっている。
【００４４】
この構成の半導体記憶装置において、例えば、コントロールゲート１１６ａおよびドレイン領域１１３ｂ、必要ならば、ゲートも兼ねるコントロールゲート１１７に高い正の電圧を印可し、フローティングゲート１１５ａのみに選択的に電子を注入し書き込みを行なうことができる。
【００４５】
また、ゲートも兼ねるコントロールゲート１１７に高い負の電圧を印可し、フローティングゲート１１５ａおよび、フローティングゲート１１５ｂに貯まっていた電子を放出し一括消去を行なうことができる。
【００４６】
また、ゲートも兼ねるコントロールゲート１１７とともにコントロールゲート１１６ａに高い負の電圧を印可し、フローティングゲート１１５ａのみから選択的に貯まっていた電子を放出し消去を行なうこともできる。
【００４７】
選択的に各々のフローティングゲートの書き込み・消去が可能であるために、フラッシュメモリとしてのみだけではなく、ＥＥＰＲＯＭとしての使用も可能となる。
【００４８】
読出しにおいては、ゲートも兼ねるコントロールゲート１１７に弱い電位を与え、ソース領域１１３ａ−ドレイン領域１１３ｂに緩やかな電位差を持たせ、フローティングゲート１１５ａ・フローティングゲート１１５ｂに電子が貯まっているときにはある電位差ではその部分には電流が流れないことを利用し、電流量によって、フローティングゲート１１５ａ・フローティングゲート１１５ｂともにオフの場合、フローティングゲート１１５ａ・フローティングゲート１１５ｂのいずれか一方がオフの場合、フローティングゲート１１５ａ・フローティングゲート１１５ｂともにオンの場合を分離する機構を持たせることにより、３値を容易に読み分けられる。
【００４９】
また、各々のフローティングゲートのコントロールゲートを制御することで、判定する機構を持たせることにより、いずれか一方がオフの場合についてどちらがオフかについて特定でき、４値を読み分けることも可能である。
【００５０】
以上のような構成により、多値メモリを実現した半導体記憶装置を提供することができる。
（実施の形態３）
以下、図３，図５を用いて実施の形態４における半導体記憶装置について説明する。
【００５１】
図３（ａ）は本発明の実施の形態３における半導体記憶装置を示す断面図，図３（ｂ）は本発明の実施の形態３における半導体記憶装置を示すレイアウト図であり、図５（ａ）は実施の形態３の半導体装置における素子分離を形成する工程断面図，図５（ｂ）は実施の形態３の半導体装置におけるコントロールゲートを成長させる工程断面図，図５（ｃ）は実施の形態３の半導体装置におけるフローティングゲートとなるポリシリコン膜を成長させる工程断面図，図５（ｄ）は実施の形態３の半導体装置におけるフローティングゲートを形成する工程断面図，図５（ｅ）は実施の形態３の半導体装置におけるゲートも兼ねるコントロールゲートを形成する工程断面図である。
【００５２】
図３において、実施の形態２の半導体記憶装置との違いは、フローティングゲート１１５ａとフローティングゲート１１５ｂのトランジスタ幅Ｗが同じでなく、それぞれトランジスタ幅がＷ１・Ｗ２となっていることである。
【００５３】
このことにより、実施の形態３では、読出し時に工夫をしなければ４値を読み分けることができなかったが、本実施の形態４では、フローティングゲート１１５ａとフローティングゲート１１５ｂのトランジスタ幅がそれぞれＷ１・Ｗ２となっていることにより、容易に４値を読み分けることができる。
【００５４】
この発明の実施の形態４におけるメモリとしての構成の形態として、ゲートも兼ねるコントロールゲート１１７に弱い電位を与え、ソース領域１１３ａ−ドレイン領域１１３ｂに緩やかな電位差を持たせることにより、電流はトランジスタ幅に比例するために、フローティングゲート１１５ａ・フローティングゲート１１５ｂともにオフの場合、フローティングゲート１１５ａ・フローティングゲート１１５ｂともにオンの場合とともに、フローティングゲート１１５ｂがオフの場合と、フローティングゲート１１５ａがオフの場合とを分離する機構を設けるだけで、４値を容易に読み取れる。
【００５５】
ここで、図５を用いて実施の形態４における半導体記憶装置の製造方法を説明する。
図５において、まず、基板をＬＯＣＯＳ分離あるいは浅いトレンチ（ＳＴＩ）分離などによってデバイス分離を行い、素子分離１１０ａ，素子分離１１０ｂの領域を形成する（図５（ａ））。
【００５６】
次に、薄いゲート酸化膜１１１とポリシリコンからなるコントロールゲート１１６ａ，コントロールゲート１１６ｂを成長させる（図５（ｂ））。
次に、コントロールゲート１１６ａ，コントロールゲート１１６ｂの間の最終的にソース−ドレイン間のチャネル領域となる部分に、コントロールゲート１１６ａ，コントロールゲート１１６ｂと誘電体膜（容量膜）１１４を介してポリシリコン膜１２０を成長させる。誘電体膜（容量膜）１１４の厚さは、フローティングゲートに注入された電荷がコントロールゲートに抜けない耐圧を有するように設定する（図５（ｃ））。
【００５７】
次に、ポリシリコン膜のみを異方性エッチング方法で、エッチング処理しコントロールゲート１１６ａ・コントロールゲート１１６ｂのサイドウォールを形成したものが、フローティングゲート１１５ａ・フローティングゲート１１５ｂとなる（図５（ｄ））。
【００５８】
次に、フローティングゲート１１５ａ，フローティングゲート１１５ｂの各々の上に、誘電体膜（容量膜）１１４を成長させる。
最後に、フローティングゲート１１５ａ，フローティングゲート１１５ｂの各々の上に誘電体膜（容量膜）１１４を介してゲートも兼ねるコントロールゲート１１７を形成し、本発明は作製できる（図５（ｅ））。
【００５９】
ゲートも兼ねるコントロールゲート１１７は基板とは、ゲート酸化膜１１１を介して形成されている。
実施の形態３について本発明を実現するための従来の製造方法との違いは、フローティングゲート１１５ａ，フローティングゲート１１５ｂの作製方法のみである。
【００６０】
エッチング部分をマスクなどを用いて各々分けて作製することも可能である。また、サイドウォールとして形成されるフローティングゲート１１５ａ・フローティングゲート１１５ｂのトランジスタ幅を変えるため、コントロールゲート１１６ａおよび、コントロールゲート１１６ｂの高さを異なったものとする方法があげられる。ここで、求めるサイドウォールの幅の差は、対応するコントロールゲートの高さの差を調整することにより調整することができる。
【００６１】
以上のような構成により、多値メモリを実現した半導体記憶装置を提供することができる。
【００６２】
【発明の効果】
以上説明したように、本発明の半導体記憶装置は、フローティングゲートがソース−ドレイン方向に対して垂直な方向に窪みのある構造としたものであり、フローティングゲートの幅Ｗを短くすることによってフローティングゲート１１５とチャネルが向かい合う面積の減少量に対してフローティングゲート１１５とコントロールゲート１１６が向かい合う面積の減少量が小さくなるので、カップリングレシオを大きくすることができる。さらに、フローティングゲート上部界面が中央に向かって窪んでＶ字型となっていることにより、中央に突起が形成されて電界の集中がおこるため動作特性の向上する。以上のことにより、フローティングゲートのゲート長を確保して特性を低下させることなく、カップリングレシオを大きくして半導体記憶装置の動作電圧を低下させることができる。
【００６３】
また、フローティングゲートをコントロールゲートのサイドウォール形状に２分割することにより、３つのトランジスタを混載する構成となり、多値メモリを実現することができる。
【図面の簡単な説明】
【図１】（ａ）本発明の実施の形態１における半導体記憶装置を示す断面図
（ｂ）本発明の実施の形態１における半導体記憶装置を示すレイアウト図
【図２】（ａ）本発明の実施の形態２における半導体記憶装置を示す断面図
（ｂ）本発明の実施の形態２における半導体記憶装置を示すレイアウト図
【図３】（ａ）本発明の実施の形態３における半導体記憶装置を示す断面図
（ｂ）本発明の実施の形態３における半導体記憶装置を示すレイアウト図
【図４】（ａ）実施の形態１の半導体装置における素子分離を形成する工程断面図
（ｂ）実施の形態１の半導体装置における絶縁膜を成長させる工程断面図
（ｃ）実施の形態１の半導体装置におけるフローティングゲートとなるポリシリコン膜を成長させる工程断面図
（ｄ）実施の形態１の半導体装置におけるフローティングゲートを形成する工程断面図
（ｅ）実施の形態１の半導体装置におけるコントロールゲートを形成する工程断面図
【図５】（ａ）実施の形態３の半導体装置における素子分離を形成する工程断面図
（ｂ）実施の形態３の半導体装置におけるコントロールゲートを成長させる工程断面図
（ｃ）実施の形態３の半導体装置におけるフローティングゲートとなるポリシリコン膜を成長させる工程断面図
（ｄ）実施の形態３の半導体装置におけるフローティングゲートを形成する工程断面図
（ｅ）実施の形態３の半導体装置におけるゲートも兼ねるコントロールゲートを形成する工程断面図
【図６】（ａ）従来の半導体記憶装置を示す断面図
（ｂ）従来の半導体記憶装置を示すレイアウト図
【符号の説明】
１１０ａ　　素子分離
１１０ｂ　　素子分離
１１１　　ゲート酸化膜
１１２ａ　　絶縁膜
１１２ｂ　　絶縁膜
１１３ａ　　ソース領域
１１３ｂ　　ドレイン領域
１１４　　誘電体膜（容量膜）
１１５　　フローティングゲート
１１５ａ　　フローティングゲート
１１５ｂ　　フローティングゲート
１１６　　コントロールゲート
１１６ａ　　コントロールゲート
１１６ｂ　　コントロールゲート
１１７　　コントロールゲート
１１８　　チャネル領域
１１９　　フローティングゲート上部界面
１１９ａ　　フローティングゲート上部界面
１１９ｂ　　フローティングゲート上部界面
１２０　　ポリシリコン膜
【図１】
2004119745.tif 000003
【図２】
2004119745.tif 000004
【図３】
2004119745.tif 000005
【図４】
2004119745.tif 000006
【図５】
2004119745.tif 000007
【図６】
2004119745.tif 000008