(57)【要約】【課題】不揮発性のデータ記憶を実現でき、かつ高速でデータの書き込み、消去及び検索を実現できる半導体記憶装置を実現する。【解決手段】ＣＡＭセル１００のデータ記憶部１０において、通常の強誘電体メモリセルと同じようにデータの書き込みと読み出しを行い、データ検索部２０によって、ビット線ＢＬと／ＢＬに印加される検索データとデータ記憶部１０の記憶データと一致するか否かが検索され、検索動作においてデータ一致線ＭＬの電位変化に応じて検索結果が得られる。このため、簡単な回路構成によって高速のデータ書き換え及び不揮発性のデータ記憶を実現でき、電源電圧の供給に依存せず記憶データを保持でき、記憶データの信頼性と安定性を改善することができる。【選択図】図１
2004206780.tif 000002
【特許請求の範囲】
【請求項１】
一方の電極が第１のアクセストランジスタを介して第１のビット線に接続され、他方の電極がプレート線に接続されている第１の強誘電体キャパシタと、
一方の電極が第２のアクセストランジスタを介して第２のビット線に接続され、他方の電極が上記プレート線に接続されている第２の強誘電体キャパシタと
を含むデータ記憶部と、
上記第１のビット線とデータ一致線との間に直列接続されている第１の検索トランジスタと第１のセンストランジスタと、上記第２のビット線と上記データ一致線との間に直列接続されている第２の検索トランジスタと第２のセンストランジスタとを有し、
上記第１と第２の検索トランジスタのゲートが検索ワード線に接続され、上記第１のセンストランジスタのゲートが上記第１の強誘電体キャパシタの上記一方の電極に接続され、上記第２のセンストランジスタのゲートが上記第２の強誘電体キャパシタの上記一方の電極に接続されているデータ検索部と
を有する半導体記憶装置。
【請求項２】
検索動作時に上記データ一致線を所定の電位にプリチャージし、上記第１と第２のビット線に検索データに応じた信号を印加し、上記検索ワード線を活性化したとき、上記データ一致線の電位を検出し、当該検出電位に応じて、上記検索データと上記データ記憶部の記憶データとが一致するか否かを判断する検索手段
をさらに有する請求項１記載の半導体記憶装置。
【請求項３】
上記第１と第２のセンストランジスタは、ソースが上記プレート線に接続されているｐＭＯＳトランジスタからなり、
上記第１と第２の検索トランジスタは、ｎＭＯＳトランジスタからなる
請求項１記載の半導体記憶装置。
【請求項４】
上記第１の強誘電体キャパシタの上記一方の電極と基準電位との間に接続されている第３の強誘電体キャパシタと、
上記第２の強誘電体キャパシタの上記一方の電極と上記基準電位との間に接続されている第４の強誘電体キャパシタと
を有する請求項１記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＣＡＭ（Content Addressable Memory: 内容アドレスメモリまたは連想メモリ）に関し、特に不揮発性メモリを用いることで電源遮断時のデータ保持を可能な不揮発性半導体記憶装置に関するものである。
【０００２】
【従来の技術】
ＣＡＭは、通常の半導体記憶装置と同様にメモリセルに対してデータの書き込みと読み出しを行うほか、アドレスのデータ検索を行うこともできる。即ち、検索目標のデータと同じデータを記憶しているか否かを検索し、記憶している場合記憶場所のアドレスを割り出すことが可能である。
【０００３】
通常のＣＡＭは、ＳＲＡＭベースのメモリセルを用いて構成されている。そのため、検索だけではなく、書き込み及び読み出しも高速に実行できる。ただし、ＳＲＡＭのメモリセルが揮発性なので電源の供給が遮断されるとメモリセルの記憶データがなくなる。
【０００４】
図１４は、ＳＲＡＭのメモリセルを用いて構成されているＣＡＭのメモリセルの一例を示している。図示のように、ＣＡＭのメモリセルは、ｐＭＯＳトランジスタＰＴ１，ＰＴ２とｎＭＯＳトランジスタＮＴ１，ＮＴ２、アクセストランジスタＮＴ３，ＮＴ４，ＮＴ５，ＮＴ６及び比較トランジスタＮＴ７，ＮＴ８，ＮＴ９を有している。
【０００５】
ｐＭＯＳトランジスタＰＴ１，ＰＴ２とｎＭＯＳトランジスタＮＴ１，ＮＴ２及びアクセストランジスタＮＴ３，ＮＴ４によって、通常の６トランジスタＳＲＡＭメモリセルが構成されている。ただし、図１４に示すＣＡＭのメモリセルでは、アクセストランジスタＮＴ３とビット線ＢＬとの間にトランジスタＮＴ５が接続され、アクセストランジスタＮＴ４とビット補線／ＢＬとの間にトランジスタＮＴ６が接続されている。トランジスタＮＴ５とＮＴ６のゲートがそれぞれ一対の信号線ＴＰと／ＴＰに接続されている。
【０００６】
比較トランジスタＮＴ７，ＮＴ８及びＮＴ９によって比較回路ＣＭＰが構成されている。当該比較回路ＣＭＰにおいて、トランジスタＮＴ７が検索データ線ＫとトランジスタＮＴ９のゲートとの間に接続され、トランジスタＮＴ８が検索データ線／ＫとトランジスタＮＴ９のゲートとの間に接続されている。また、トランジスタＮＴ７のゲートがメモリセルの記憶ノードＮ１に接続され、トランジスタＮＴ８のゲートが記憶ノードＮ２に接続されている。トランジスタＮＴ９のソースが基準電位、例えば接地電位に保持され、ドレインがマッチライン（データ一致線）ＭＬに接続されている。
【０００７】
図１４に示すＣＡＭのメモリセルは、通常のＳＲＡＭのメモリセルと同様にデータの書き込みまたは読み出しが行われる。以下、当該ＣＡＭメモリセルの検索動作について説明する。
【０００８】
検索動作時に、検索データ線Ｋに検索データが印加され、検索データ線／Ｋに、検索データの論理反転データが印加される。例えば、検索データが“１”のとき、検索データ線Ｋがハイレベルに保持され、検索データ線／Ｋがローレベルに保持され、逆に、検索データが“０”のとき、検索データ線Ｋがローレベルに保持され、検索データ線／Ｋがハイレベルに保持される。
【０００９】
検索時に、メモリセルの記憶データに応じて、比較トランジスタＮＴ７とＮＴ８の何れかが導通状態に保持される。例えば、メモリセルの記憶データが“１”のとき、即ち、記憶ノードＮ１がハイレベル、記憶ノードＮ２がローレベルに保持されている場合、比較トランジスタＮＴ７が導通し、比較トランジスタＮＴ８が遮断する。逆に、メモリセルの記憶データが“０”のとき、トランジスタＮＴ７とＮ８の導通状態が逆となる。
【００１０】
このとき、検索データ線Ｋに印加されている検索データとメモリセルの記憶データが異なるとき、トランジスタＮＴ９が導通状態に保持され、データ一致線ＭＬが接地電位に保持されている。即ち、データ一致線より不一致状態を示すデータ“０”が検出される。逆に、検索データ線Ｋに印加されている検索データとメモリセルの記憶データが一致しているとき、トランジスタＮＴ９が遮断状態に保持され、データ一致線ＭＬがフローティング状態にある。
【００１１】
上述したＣＡＭのメモリセルによって、通常のＳＲＡＭのメモリセルと同じようにデータの書き込み及び読み出しが行えるほか、検索データ線に印加されている検索データと同じデータを格納しているメモリセルを検出することが可能である。
【００１２】
【発明が解決しようとする課題】
ところで、上述した従来のＣＡＭのメモリセルは、ＳＲＡＭのメモリセルをベースに構成されているので、電源の供給が遮断された場合、記憶データがなくなるという不利益がある。これを解決するために、不揮発性メモリセルを用いてデータを記憶することで、瞬時停電などのときでも記憶データを安定に保持することができる。
【００１３】
図１５は、不揮発性メモリセルを用いて構成されているＣＡＭメモリセルの一例を示している。図示のように、このＣＡＭセルは、二トランジスタ（フローティングゲートトランジスタ）によって構成されている。各ＣＡＭセルを構成するトランジスタは、ゲートとチャネル形成領域との間、周囲と電気的に絶縁されているフローティングゲートが設けられている、いわゆるフローティングゲート型ＭＯＳトランジスタである。各トランジスタのゲートがビット線（ＢＬ１，ＢＬ２）に接続され、ドレインがデータ一致線ＭＬに接続され、ソースが基準電位、例えば、接地電位に保持されている。
【００１４】
フローティングゲート型トランジスタにおいて、そのゲートとドレインにそれぞれ所定の電圧を印加することによって、フローティングゲートに電荷（電子）を注入し、またはフローティングゲートから電子を引き抜くことができる。これによって、フローティングゲートに蓄積した電荷の量を制御することができ、この蓄積電荷の量に応じてトランジスタのしきい値電圧が変化するので、それに応じてデータを記憶できる。
【００１５】
このように、フローティングゲート型トランジスタによって、そのしきい値電圧に応じたデータを記憶でき、かつ記憶データが電源の供給がなくなっても保持される、いわゆる不揮発性記憶特性を有する。このため、図１５に示すような不揮発性メモリセルで構成されているＣＡＭセルは、電源電圧の供給に依存せずに記憶データを保持できる。瞬時停電などの場合でも記憶データが消失することなく、高信頼性のデータ記憶を実現できる。しかし、その反面、記憶データの書き換えのために消去動作を行う必要があり、通常のＳＲＡＭのように高速にデータを書き換えることはできない。例えば、消去動作を含めてデータの書き換えは数１０ｍｓ（ミリ秒）を要するので、ＳＲＡＭをベースにしたＣＡＭセルに較べて応答性が劣る。
【００１６】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、不揮発性のデータ記憶を実現でき、かつ高速でデータの書き込み、読み出し及び検索を実現できる半導体記憶装置（ＣＡＭ）を提供することにある。
【００１７】
【課題を解決するための手段】
上記目的を達成するため、本発明の半導体記憶装置は、一方の電極が第１のアクセストランジスタを介して第１のビット線に接続され、他方の電極がプレート線に接続されている第１の強誘電体キャパシタと、一方の電極が第２のアクセストランジスタを介して第２のビット線に接続され、他方の電極が上記プレート線に接続されている第２の強誘電体キャパシタとを含むデータ記憶部と、上記第１のビット線とデータ一致線との間に直列接続されている第１の検索トランジスタと第１のセンストランジスタと、上記第２のビット線と上記データ一致線との間に直列接続されている第２の検索トランジスタと第２のセンストランジスタとを有し、上記第１と第２の検索トランジスタのゲートが検索ワード線に接続され、上記第１のセンストランジスタのゲートが上記第１の強誘電体キャパシタの上記一方の電極に接続され、上記第２のセンストランジスタのゲートが上記第２の強誘電体キャパシタの上記一方の電極に接続されているデータ検索部とを有する。
【００１８】
また、本発明では、好適には、検索動作時に上記データ一致線を所定の電位にプリチャージし、上記第１と第２のビット線に検索データに応じた信号を印加し、上記検索ワード線を活性化したとき、上記データ一致線の電位を検出し、当該検出電位に応じて、上記検索データと上記データ記憶部の記憶データとが一致するか否かを判断する検索手段をさらに有する。
【００１９】
また、本発明では、好適には、上記第１の強誘電体キャパシタの上記一方の電極と基準電位との間に接続されている第３の強誘電体キャパシタと、上記第２の強誘電体キャパシタの上記一方の電極と上記基準電位との間に接続されている第４の強誘電体キャパシタとを有する。
【００２０】
【発明の実施の形態】
第１実施形態
図１は本発明に係る半導体記憶装置の第１の実施形態を示す回路図である。
本実施形態の半導体記憶装置は、図１に示すように、データ記憶部１０、データ検索部２０、センスアンプ＆ラッチ回路３０及びビット線リセット回路４０を有している。
【００２１】
データ記憶部１０及びデータ検索部２０により、ＣＡＭセル１００が構成されている。
図２は、ＣＡＭセル１００の構成を示す部分回路図である。以下、図１及び図２を参照しつつ、ＣＡＭセル１００を構成するデータ記憶部１０及びデータ検索部２０の構成並びに本実施形態の半導体記憶装置の全体の構成について説明する。
【００２２】
データ記憶部１０は、図１に示すように、アクセストランジスタＱ１，Ｑ２及び強誘電体キャパシタＣ１とＣ２によって構成されている。
アクセストランジスタＱ１は、ビット線ＢＬと強誘電体キャパシタＣ１の一方の電極との間に接続され、アクセストランジスタＱ２は、ビット線／ＢＬと強誘電体キャパシタＣ２の一方の電極との間に接続されている。トランジスタＱ１とＱ２のゲートがともにワード線ＷＬに接続されている。また、強誘電体キャパシタＣ１とＣ２の他方の電極がプレート線ＰＬに接続されている。
【００２３】
書き込みのとき、ビット線ＢＬと／ＢＬは書き込みデータに応じて、一方がハイレベル、例えば、電源電圧ＶDDに保持され、他方がローレベル、例えば、接地電位に保持される。ワード線ＷＬに印加される活性化電圧ＶPPに応じて、アクセストランジスタＱ１とＱ２が導通するので、ビット線ＢＬの電圧が強誘電体キャパシタＣ１の一方の電極、即ちノードＮ１に印加され、ビット線／ＢＬの電圧が強誘電体キャパシタＣ２の一方の電極、即ちノードＮ２に印加される。これに応じて、強誘電体キャパシタＣ１とＣ２がそれぞれ書き込みデータによって決まる分極方向に分極を発生する。
【００２４】
読み出しのとき、まず、ビット線リセット回路４０によってビット線ＢＬと／ＢＬがリセットされる。そして、ワード線ＷＬに活性化電圧ＶPPが印加され、アクセストランジスタＱ１とＱ２が導通するので、ビット線ＢＬと／ＢＬは、強誘電体キャパシタＣ１及びＣ２の分極状況に応じて、電位差が発生する。当該電位差がセンスアンプによって増幅されるので、ＣＡＭセルの記憶データを外部に読み出すことができる。
【００２５】
次に、ＣＡＭセル１００におけるデータ検索部２０の構成について説明する。図示のように、データ検索部２０は、ｐＭＯＳトランジスタからなるセンストランジスタＳ１，Ｓ２及びｎＭＯＳトランジスタからなる検索トランジスタＳ３，Ｓ４によって構成されている。
検索トランジスタＳ３とセンストランジスタＳ１は、ビット線ＢＬとデータ一致線ＭＬとの間に直列接続され、検索トランジスタＳ４とセンストランジスタＳ２は、ビット線／ＢＬとデータ一致線ＭＬとの間に直列接続されている。
センストランジスタＳ１とＳ２のゲートがそれぞれノードＮ１とＮ２に接続されている。一方、検索トランジスタＳ３とＳ４のゲートが検索ワード線ＳＷＬに接続されている。
【００２６】
検索のとき、ラッチ回路によってビット線ＢＬと／ＢＬが検索データに応じた電位に設定される。検索ワード線ＳＷＬにハイレベルの電圧、例えば電源電圧ＶCCが印加されると、トランジスタＳ３とＳ４が導通する。また、データ記憶部１０の記憶データに応じて、トランジスタＳ１とＳ２のうち、一方が導通し、多方が遮断する。このため、ビット線ＢＬと／ＢＬに印加される検索データとデータ記憶部１０に記憶されているデータが一致するか否かに応じて、データ一致線ＭＬの電圧が変化する。データ一致線ＭＬの電位に応じて、検索データとデータ記憶部１０の記憶データが一致するか否かを判断できる。なお、検索動作の詳細について、後にさらに詳しく説明する。
【００２７】
本実施形態の半導体記憶装置には、上述したＣＡＭセル１００のほか、センスアンプ＆ラッチ回路３０及びビット線リセット回路４０２も含まれている。
センスアンプ＆ラッチ回路３０は、読み出し及び書き込みのときに動作する。読み出しのとき、センスアンプによってビット線ＢＬと／ＢＬの電位差を検出し、これを増幅して出力することによって、選択されたＣＡＭセルの記憶データを読み出す。一方、書き込みのとき、ラッチ回路によって保持されている書き込みデータに応じて、ビット線ＢＬ及び／ＢＬの電位がそれぞれ設定される。このため、ビット線ＢＬ及び／ＢＬの電位に応じて、選択したＣＡＭセルに所望のデータが書き込まれる。
【００２８】
ビット線リセット回路４０は、ビット線リセット信号ＢＬＲＳＴに応じて、ビット線ＢＬ及び／ＢＬの電位をリセットする。図示のように、ビット線リセット回路４０は、トランジスタＱ３とＱ４によって構成され、トランジスタＱ３とＱ４のゲートがビット線リセット信号ＢＬＲＳＴが印加される信号線に接続され、ドレインがそれぞれビット線ＢＬと／ＢＬに接続され、ソースが接地されている。このように構成されているビット線リセット回路４０において、ビット線リセット信号ＢＬＲＳＴがハイレベルに保持されているとき、トランジスタＱ３とＱ４が導通し、これによってビット線ＢＬと／ＢＬがともに接地電位にディスチャージされる。
【００２９】
上述したように構成されている本実施形態の半導体記憶装置において、ＣＡＭセル１００に強誘電体キャパシタを用いることによって、書き込み、読み出し動作がフローティングゲート型の不揮発性メモリセルに較べて、より高速に行うことができる。
【００３０】
次に、本実施形態の半導体記憶装置の書き込み、読み出し及び検索動作について、それぞれ波形図を参照しつつ説明する。
【００３１】
図３は、本実施形態の半導体記憶装置の書き込み動作時の信号波形を示し、図４は読み出し動作、そして図５は検索動作時の信号波形を示している。
【００３２】
まず、図３を参照しつつ、書き込み動作について説明する。
図３に示すように、書き込みのとき、まず、ビット線ＢＬと／ＢＬがそれぞれ書き込みデータに応じた電位に設定される。ビット線ＢＬと／ＢＬの電位は、図１に示すセンスアンプ＆ラッチ回路３０のラッチ回路によって設定される。例えば、図３に示すように、データ“１”をＣＡＭセル１００のデータ記憶部１０に書き込むとき、ビット線ＢＬが接地電位、ビット線／ＢＬが電源電圧ＶCCにそれぞれ保持されている。
【００３３】
図３に示すように、書き込み動作は、期間ｔ１，ｔ２及びｔ３にわたって行われる。期間ｔ１，ｔ２及びｔ３において、ワード線ＷＬに活性化電圧ＶPPが印加され、ビット線ＢＬと／ＢＬがそれぞれ書き込みデータに応じた電位に保持されている。また、期間ｔ２のみに、プレート線ＰＬが電源電圧ＶCCに保持されている。
【００３４】
まず、期間ｔ１において、ワード線ＷＬに印加されている活性化電圧ＶPPに応じて、アクセストランジスタＱ１とＱ２が導通する。このため、ノードＮ１とＮ２がそれぞれビット線ＢＬと／ＢＬにほぼ等しい電位に保持される。
図３に示すように、期間ｔ１において、ノードＮ１が接地電位（０Ｖ）、ノードＮ２が電源電圧ＶCCに、プレート線ＰＬが接地電位にそれぞれ保持されているので、強誘電体キャパシタＣ２がそれに印加されている電界に応じて分極する。
【００３５】
一方、期間ｔ２において、プレート線ＰＬが電源電圧ＶCCに保持されているので、強誘電体キャパシタＣ１がそれに印加される電界に応じて、強誘電体キャパシタＣ２と逆の方向に分極する。
なお、期間ｔ３においては、強誘電体キャパシタＣ１とＣ２に印加される電界が期間ｔ１と同じなので、この期間において期間ｔ１と同じように、強誘電体キャパシタＣ２が印加される電界に応じて分極する。
【００３６】
上述した書き込み動作によって、書き込みデータに応じて、データ記憶部１０の強誘電体キャパシタＣ１とＣ２がそれぞれ逆の方向に分極する。そして、書き込み後、強誘電体キャパシタＣ１とＣ２の分極状態が保持されるので、書き込みデータがデータ記憶部１０によって記憶される。強誘電体キャパシタの分極状態が次回の書き込みによって反転するまで半永久的に保持される。さらに、その分極状態が電源電圧に依存せずに保持できるので、不揮発性記憶を実現できる。
【００３７】
次に、図４を参照しつつ、読み出し動作について説明する。
図４に示すように、読み出しのとき、期間ｔ１，ｔ２，ｔ３及びｔ４にわたって、ワード線ＷＬに活性化電圧ＶPPが印加される。このため、読み出しの間データ記憶部１０において、アクセストランジスタＱ１とＱ２が導通状態に保持されている。
【００３８】
まず、読み出し開始後、期間ｔ１においてビット線リセット信号ＢＬＲＳＴがハイレベル、例えば電源電圧ＶCCに保持される。このため、期間ｔ１において、ビット線リセット回路４０において、トランジスタＱ３とＱ４が導通状態に保持され、ビット線ＢＬと／ＢＬがともに接地電位にディスチャージされる。
【００３９】
次に、期間ｔ２において、ビット線リセット信号ＢＬＲＳＴが接地電位に保持される。期間ｔ２において、ビット線ＢＬ及び／ＢＬがフローティング状態に保持されている。
【００４０】
次いで、期間ｔ３において、プレート線ＰＬに電源電圧ＶCCが印加される。これに応じて、ビット線ＢＬ及び／ＢＬにおいて、データ記憶部１０の記憶データ、即ち、強誘電体キャパシタＣ１とＣ２の分極状態に応じてそれぞれの電位が設定される。
【００４１】
ここで、データ記憶部１０には、上述した書き込み動作によってデータ“１”が格納されていると仮定する。この場合、期間ｔ３において、ビット線／ＢＬがビット線ＢＬより高い電位に保持される。ビット線ＢＬと／ＢＬの電位差がセンスアンプによって増幅され、その結果、例えばビット線ＢＬが接地電位、ビット線／ＢＬが電源電圧ＶCCにそれぞれ保持される。センスアンプによって増幅されたビット線ＢＬと／ＢＬの信号に応じて、ＣＡＭセル１００のデータ記憶部１０の記憶データが読み出される。
【００４２】
上述した読み出し動作によって、強誘電体キャパシタＣ１とＣ２の分極状態が少し劣化する。このため、読み出しに続いて記憶データの再書き込みが行われる。再書き込みは、期間ｔ３の後半及び期間ｔ４において行われる。
【００４３】
図４に示すように、期間ｔ３の後半において、ノードＮ１及びＮ２がそれぞれデータ記憶部１０の記憶データに応じた電位に設定される。例えば、図４に示す例では、ノードＮ１が接地電位、ノードＮ２が電源電圧ＶCCにそれぞれ保持されている。このとき、プレート線ＰＬが電源電圧ＶCCに保持されているので、一方の電極がノードＮ１に接続されている強誘電体キャパシタＣ１が記憶データに応じた分極方向に分極し、再書き込みが行われる。
続いて、期間ｔ４において、プレート線ＰＬが接地電位に保持される。このとき、ノードＮ２が電源電圧ＶCCに保持されているので、一方の電極がノードＮ２に接続されている強誘電体キャパシタＣ２はＣ１と逆の方向に印加される電界で分極し、再書き込みが行われる。
【００４４】
上述したように、読み出し動作において、ビット線ＢＬと／ＢＬの電位が記憶データに応じて確定されたとき、プレート線ＰＬの印加電圧を適宜制御することにより、強誘電体キャパシタＣ１とＣ２に対して再書き込みが行われる。このため、読み出しによってわずかに劣化した分極状態が再書き込みによって補正されるので、読み出しによる記憶データの劣化を防止でき、記憶データの信頼性を改善できる。
【００４５】
次に、図５を参照しつつ、検索動作について説明する。なお、本実施形態の半導体記憶装置において、検索動作は図示していない検索回路によって制御される。当該検索回路は、例えば、図５に示す各動作のタイミングに応じて所望の制御信号を生成し、また、データ一致線の電位の検出結果に応じて検索データとＣＡＭセルのデータ記憶部１０の記憶データが一致または不一致の検索結果を出力する。
【００４６】
図５に示すように、検索動作は、期間ｔ１，ｔ２，ｔ３，ｔ４及びｔ５にわたって行われる。
検索動作が開始したとき、データ一致線ＭＬがハイレベル、例えば源電圧ＶCCにプリチャージされてフローティング状態に保持される。
【００４７】
期間ｔ１において、ビット線リセット信号ＢＬＲＳＴがハイレベルに保持され、これに応じてビット線リセット回路４０のトランジスタＱ３とＱ４が導通状態に保持され、ビット線ＢＬと／ＢＬが接地電位にリセットされる。また、期間ｔ１において、ワード線ＷＬに活性化電圧ＶPPが印加されるので、データ記憶部１０において、アクセストランジスタＱ１とＱ２が導通する。このため、期間ｔ１において、ビット線ＢＬと／ＢＬのみならず、ノードＮ１とＮ２も接地電位にディスチャージされる。
【００４８】
期間ｔ２において、ワード線ＷＬが接地電位に保持される。これに応じて、データ記憶部１０の動作が終了する。
【００４９】
期間ｔ３において、検索データに応じて、ビット線ＢＬと／ＢＬの電位が保持される。
図５では、データ“１”を検索する動作を例示している。検索データ“１”に応じて、ビット線ＢＬが電源電圧ＶCC、ビット線／ＢＬが接地電位にそれぞれ保持されている。
【００５０】
期間ｔ４において、プレート線ＰＬに電源電圧ＶCCが印加されるので、データ記憶部１０の記憶データがノードＮ１とＮ２に読み出される。例えば、上述した書き込み動作によって、データ記憶部１０にデータ“１”が書き込まれたと仮定する。この場合、期間ｔ４において、ノードＮ１が低めの電位が現れ、ノードＮ２がノードＮ１より高めの電位が現れる。
このため、データ検索部２０において、ｐＭＯＳトランジスタによって構成されているセンストランジスタＳ１とＳ２のうち、ゲートがノードＮ１、ソースがデータ一致線ＭＬに接続されているセンストランジスタＳ１が導通し、一方、ゲートがノードＮ２、ソースがデータ一致線ＭＬに接続されているセンストランジスタＳ２が非導通状態に保持される。
【００５１】
期間ｔ５において、検索ワード線ＳＷＬにハイレベルの電圧、例えば電源電圧ＶCCが印加される。このため、検索トランジスタＳ３とＳ４がともに導通する。このとき、ビット線ＢＬと／ＢＬに入力された検索データとデータ記憶部１０に記憶されているデータの一致または不一致がデータ検索部２０によって判断される。上述したように、検索データが“１”のとき、ビット線ＢＬがハイレベル、ビット線／ＢＬがローレベルに保持されている。また、データ記憶部１０にデータ“１”が記憶されている場合、ノードＮ１とＮ２の電位により、データ検索部２０において、センストランジスタＳ１が導通し、センストランジスタＳ２が非導通である。
【００５２】
このため、期間ｔ５において、センストランジスタＳ１が導通するが、ビット線ＢＬがハイレベル、例えば、電源電圧ＶCCに保持されているので、データ一致線ＭＬはディスチャージされない。一方、ビット線／ＢＬがローレベル、例えば、接地電位に保持されているが、センストランジスタＳ２が非導通のため、やはりデータ一致線ＭＬはディスチャージされない。このため、データ一致線ＭＬの電位を検出する検出回路（図示しない）によって、データ一致線ＭＬがハイレベルにあることを検出し、データが“一致する”との検索結果が得られる。
【００５３】
ここで、もしデータ記憶部１０の記憶データが“０”である場合、期間ｔ５において、センストランジスタＳ１が非導通し、センストランジスタＳ２が導通するので、データ一致線ＭＬがセンストランジスタＳ２及び検索トランジスタＳ４を介して、ローレベルに保持されているビット線／ＢＬまでに放電経路が形成されるので、データ一致線ＭＬがディスチャージされ、その電位が電源電圧ＶCCより低くなる。このため、データ一致線ＭＬに接続されている検出回路によって、その電位変化を検出することによって、データが“一致しない”との検索結果が得られる。
【００５４】
上述した検索動作が、すべてのＣＡＭセルに対して同時に行われるため、データ一致線ＭＬに大きな放電電流が流れる。検索動作時にデータ一致線ＭＬの放電電流を抑制するために、通常データ一致線ＭＬと各ＣＡＭセルとの間に、検索動作時にダイオード接続となるトランジスタが設けられている。例えば、図１４に示す従来のＣＡＭのメモリセルには、ダイオード接続のトランジスタＮＴ９が設けられている。しかし、本実施形態のＣＡＭセル１００において、センストランジスタＳ１とＳ２のソースがデータ一致線ＭＬに接続されているので、検索動作時に、データ一致線ＭＬの電位が下がると、導通状態にあるセンストランジスタがすぐ遮断するので、データ一致線ＭＬが０Ｖまで放電しない。このため、従来のＣＡＭセルのように、検索時の放電電流を制限するトランジスタを設けなくても、データ一致線ＭＬの放電電流を抑制することができる。
【００５５】
検索動作を行うと、強誘電体キャパシタＣ１とＣ２の分極状態が少し劣化するため、再書き込みにより分極状態を補う必要がある。検索後の再書き込み動作は、読み出し後の再書き込みと同じである。再書き込みは、例えば、１ページ（１本のワード線ＷＬに接続されているすべてのメモリセル）ずつ行われる。なお、検索後の再書き込みは、検索毎に行うか、または数回の検索に一回の割合で行うこともできる。
【００５６】
以上説明したように、本実施形態の半導体記憶装置によれば、強誘電体キャパシタからなるデータ記憶部１０及びデータ検索部２０によってＣＡＭセル１００が構成され、データ記憶部１０において、通常の強誘電体メモリセルと同じようにデータの書き込みと読み出しが行われ、データ検索部２０によって、ビット線ＢＬと／ＢＬに印加される検索データとデータ記憶部１０の記憶データと一致するか否かが検索され、検索動作においてデータ一致線ＭＬの電位変化に応じて検索結果が得られる。このため、本実施形態の半導体記憶装置によれば、簡単な回路構成によって高速のデータ書き換え及び不揮発性のデータ記憶を実現でき、電源電圧の供給に依存せず記憶データを保持でき、記憶データの信頼性と安定性を改善することができる。
【００５７】
第２実施形態
図６は本発明に係る半導体記憶装置の第２の実施形態を示す回路図である。
図６は、本実施形態の半導体記憶装置におけるデータ記憶部１０Ａとデータ検索部２０によって構成されているＣＡＭセル１００Ａの部分回路を示している。データの書き込み、読み出し及び検索を行うためセンスアンプ＆ラッチ回路及びビット線リセット回路は、図１に示す本発明の第１の実施形態と同じ構成を有するので、図６では、ＣＡＭセル１００Ａ以外の部分を省略している。
【００５８】
図６に示すように、本実施形態の半導体記憶装置において、ＣＡＭセル１００Ａは、データ記憶部１０Ａ及びデータ検索部２０によって構成されている。データ検索部２０は、前述した本発明の半導体記憶装置の第１の実施形態におけるデータ検索部２０と同じ構成を有するので、以下、本実施形態におけるデータ記憶部１０Ａの構成及び動作を中心に説明する。
【００５９】
図６に示すように、本実施形態のＣＡＭセル１００Ａにおいて、データ記憶部１０Ａは、アクセストランジスタＱ１，Ｑ２、強誘電体キャパシタＣ１，Ｃ２及び強誘電体キャパシタＣ３，Ｃ４によって構成されている。
即ち、図１及び図２に示す第１の実施形態におけるデータ記憶部１０に較べて、本実施形態のデータ記憶部１０Ａにおいて、強誘電体キャパシタＣ３とＣ４が追加された。強誘電体キャパシタＣ３は、一方の電極がノードＮ１に接続され、他方の電極が接地されている。同様に、強誘電体キャパシタＣ４は、一方の電極がノードＮ２に接続され、他方の電極が接地されている。
【００６０】
本実施形態において、データ記憶部１０Ａに強誘電体キャパシタＣ３とＣ４を追加することによって、読み出し時ノードＮ１とＮ２の電圧ＶN1とＶN2との差を大きくし、検索時にデータ検索部２０におけるセンストランジスタＳ１とＳ２の導通または非導通状態を安定化させる。
【００６１】
データ検索部２０を構成するセンストランジスタＳ１とＳ２のゲートがそれぞれノードＮ１とＮ２に接続されている。即ち、センストランジスタＳ１のゲート電圧は、ノードＮ１の電圧ＶN1であり、センストランジスタＳ２のゲート電圧は、ノードＮ２の電圧ＶN2である。このため、検索動作中、センストランジスタＳ１とＳ２の導通または非導通状態の安定性は、ノードＮ１とＮ２の電圧ＶN1とＶN2によって決まる。電圧ＶN1とＶN2との差が大きいほど、検索動作時にセンストランジスタＳ１とＳ２の状態がより安定する。
【００６２】
ノードＮ１とＮ２の電圧ＶN1とＶN2は、強誘電体キャパシタのヒステリシス・ループに基づいて求められる。
以下、強誘電体キャパシタの分極電荷と電圧の特性に基づき、強誘電体キャパシタによって発生したノードＮ１とＮ２の電圧ＶN1とＶN2について説明する。
【００６３】
図７は、強誘電体キャパシタＣ１とＣ２のみの場合の分極電荷と電圧の特性を示し、図８は、強誘電体キャパシタＣ１とＣ２のほか、一方の電極が接地される強誘電体キャパシタＣ３とＣ４を設けた場合、即ち、本実施形態のデータ記憶部１０Ａにおける分極電荷と電圧の特性を示している。
【００６４】
まず、図７に基づき、強誘電体キャパシタＣ１とＣ２のみが設けられている場合、即ち、前述した本発明の第１の実施形態のデータ記憶部１０におけるノードＮ１とＮ２の電圧ＶN1とＶN2について説明する。
【００６５】
まず、図７において、強誘電体キャパシタの二つの残留分極状態ＢとＡに対する負荷線、即ち、図７における線ＦＧ，ＤＥとヒステリシスの非反転応答ＢＣ、反転応答ＡＣとの交点Ｇ，Ｅから、記憶データが“１”の場合、ノードＮ１とＮ２の電圧ＶN1とＶN2が求まる。
【００６６】
図７において、負荷線の角度θは、ノードＮ１とＮ２の寄生容量により決定される。図７に示すように、強誘電体キャパシタＣ１とＣ２のみが設けられている場合、ノードＮ１とＮ２の電圧ＶN1とＶN2との差が小さい。このため、検索時にデータ検索部２０におけるセンストランジスタＳ１とＳ２の導通または非導通状態の安定性をさらに改善すべきである。
【００６７】
図８は、本実施形態のデータ記憶部１０Ａのように、ノードＮ１とＮ２にそれぞれ強誘電体キャパシタＣ３とＣ４を接続した場合の分極電荷と電圧の特性を示している。
本実施形態において、強誘電体キャパシタＣ３とＣ４に関して、他方の電極が接地され、常時非反転応答の状態にある。
【００６８】
図８に示すように、強誘電体キャパシタＣの二つの残留分極状態ＢとＡに対する負荷線、即ち線ＦＧ，ＤＥは、付加された強誘電体キャパシタＣ３とＣ４の非反転応答の性質が加わり、非線形の形状となる。この場合、ヒステリシスの非反転応答ＢＣ及びＡＣとの交点Ｇ，Ｅに基づき、記憶データが“１”の場合ノードＮ１の電圧ＶN1とノードＮ２の電圧ＶN2がそれぞれ求められる。
【００６９】
図８と図７を較べると、本実施形態において、データ記憶部１０Ａにおいて強誘電体キャパシタＣ１とＣ２の他に、ノードＮ１とＮ２に、他方の電極が接地されている強誘電体キャパシタＣ３とＣ４をそれぞれ接続することによって、負荷線ＦＧとＤＥにキャパシタＣ３とＣ４の非反転応答が加わるので、ノードＮ１の電圧ＶN1とノードＮ２の電圧ＶN2との差が大きくなる。これによって、検索動作時に、データ検索部２０におけるセンストランジスタＳ１とＳ２の導通、非導通状態の安定性が改善され、データ検索結果の信頼性が向上する。
【００７０】
以上説明したように、本実施形態によれば、データ記憶部１０Ａにおいて、強誘電体キャパシタＣ１とＣ２の他に、ノードＮ１とＮ２にそれぞれ強誘電体キャパシタＣ３とＣ４を接続する。強誘電体キャパシタＣ３とＣ４の他方の電極が接地電位に保持され、常時非反転応答の状態にあるので、強誘電体キャパシタのヒステリシス・ループに基づいて求められたノードＮ１とＮ２の電圧差が強誘電体キャパシタＣ１とＣ２のみの場合に較べて大きくなるので、検索時にデータ検索部２０におけるセンストランジスタＳ１とＳ２の導通または非導通状態の安定性が改善され、検索結果の信頼性を向上できる。
【００７１】
第３実施形態
図９は本発明に係る半導体記憶装置の第３の実施形態を示すブロック図である。
本実施形態は、強誘電体キャパシタを用いたＣＡＭセルを用いて、さらに強誘電体キャパシタを用いたメインメモリやキャッシュメモリを同一のチップ上に形成して、不揮発性のメモリシステムを構成している。
【００７２】
図９に示すように、本実施形態の半導体記憶装置は、ＣＡＭ１１０、キャッシュメモリ１２０及びメインメモリ１３０によって構成されている。これらのメモリはチップ２００に形成され、不揮発性を有する大容量のメモリシステムが構成されている。
【００７３】
ＣＡＭ１１０は、上述した本発明の第１または第２の実施形態に示したＣＡＭセル１００または１００Ａを含む構成を有する不揮発性メモリである。本実施形態において、ＣＡＭ１１０は、例えば、キャッシュメモリ１２０のタグメモリとして使用される。即ち、ＣＡＭ１１０によって、システムによってアクセスが要求されたデータがキャッシュメモリ１２０にあるか否かについて検索し、当該検索の結果に基づき、キャッシュメモリ１２０にある場合、メインメモリ１３０にアクセスせずに、キャッシュメモリ１２０からアクセスが要求されたデータをシステムに提供し、キャッシュメモリ１２０にない場合、メインメモリ１３０に対してアクセスを行い、所望のデータを取得する。
【００７４】
本実施形態において、ＣＡＭ１１０の他に、キャッシュ１２０及びメインメモリ１３０にも、強誘電体キャパシタを用いた不揮発性メモリを利用して、高速、大容量かつ不揮発性を持つ半導体記憶装置を実現する。このため、瞬時停電など電源電圧の供給に不都合が発生しても記憶データを失うことなく保持でき、記憶データの信頼性を改善できる。
【００７５】
次に、図面を参照しつつ、本実施形態の半導体記憶装置の各構成部分について説明する。
図１０は、メインメモリ１３０のメモリセルの一構成例を示している。図示のように、本実施形態の半導体記憶装置において、メインメモリ１３０のメモリセルは、アクセストランジスタＱ１１，Ｑ１２及び強誘電体キャパシタＣＦ１，ＣＦ２によって構成されている。
【００７６】
アクセストランジスタＱ１１は、ビット線ＢＬと強誘電体キャパシタＣＦ１の一方の電極との間に接続され、アクセストランジスタＱ１２は、ビット線／ＢＬと強誘電体キャパシタＣＦ２の一方の電極との間に接続されている。トランジスタＱ１１とＱ１２のゲートがともにワード線ＷＬに接続されている。また、強誘電体キャパシタＣＦ１とＣＦ２の他方の電極がプレート線ＰＬに接続されている。
【００７７】
即ち、本実施形態の半導体記憶装置のメインメモリ１３０のメモリセルは、上述した本発明の第１の実施形態のＣＡＭセル１００の記憶部１０とほぼ同じ構成を有する。
本実施形態の半導体記憶装置のメインメモリ１３０において、各メモリセルは図１０に示す構成を有し、通常の強誘電体メモリセルと同様に書き込み及び読み出しを行うことができる。また、フローティングゲート型の不揮発性メモリセルに較べて、書き込みと読み出しが高速に実行できる。
【００７８】
次に、図１１は本実施形態の半導体記憶装置におけるメインメモリ１３０のメモリセルの他の構成例を示している。
図示のように、本例のメインメモリセルは、２つの強誘電体キャパシタによって構成されている。一対のビット線ＢＬと／ＢＬに対応する複数のメインメモリセルによって、１対のアクセストランジスタが共有されている。
【００７９】
例えば、図１１に示す例では、メモリセルＣＬ１，ＣＬ２，…，ＣＬＮによってアクセストランジスタＱ１３とＱ１４が共有されている。各メモリセルは、２つの強誘電体キャパシタによって構成されている。例えば、メモリセルＣＬ１は強誘電体キャパシタＣＦ１１とＣＦ１２によって構成され、メモリセルＣＬＮは強誘電体キャパシタＣＦＮ１とＣＦＮ２によって構成されている。メモリセルＣＬ１において、強誘電体キャパシタＣＦ１１の一方の端子がアクセストランジスタＱ１３に接続され、他方の端子がプレート線ＰＬ１に接続されている。強誘電体キャパシタＣＦ１２の一方の端子がアクセストランジスタＱ１４に接続され、他方の端子がプレート線ＰＬ１に接続されている。
【００８０】
上述した本実施形態のメインメモリセルの２つの構成例によれば、メモリセルが強誘電体キャパシタによって構成されているので、高速な書き込みと読み出しを実現できるほか、不揮発性記憶特性を実現できる。即ち、電源電圧の供給が一時遮断されても記憶データが保持される。また、メインメモリセルを強誘電体キャパシタを用いて構成されているので、消費電力の低減を実現でき、特に、図１１に示すメインメモリセルを用いることにより、メモリセル１個当たりの面積を小さくすることができ、集積度を高くでき、大容量、低消費電力かつ高速な不揮発性半導体記憶装置を実現できる。
【００８１】
次に、図１２及び図１３を参照しつつ、本実施形態の半導体記憶装置におけるキャッシュメモリ１２０のメモリセルの構成例を説明する。
【００８２】
図１２は、本実施形態におけるキャッシュメモリ１２０のメモリセルの一構成例を示している。
図示のように、本実施形態のキャッシュメモリセルは、ＳＲＡＭのメモリセルと強誘電体メモリセルによって構成されている。
【００８３】
図１２に示すように、本例のキャッシュメモリセルは、ｐＭＯＳトランジスタＰＴ１，ＰＴ２、ｎＭＯＳトランジスタＮＴ１，ＮＴ２，ＮＴ３，ＮＴ４からなるいわゆる６トランジスタＳＲＡＭのメモリセルと、ｎＭＯＳトランジスタＳＴ１１，ＳＴ１２，ＳＴ２１，ＳＴ２２及び強誘電体キャパシタＣＦ１，ＣＦ２からなる強誘電体メモリセルとを含む。
【００８４】
強誘電体メモリセルにおいて、トランジスタＳＴ１１は、ＳＲＡＭメモリセルの記憶ノードＮ１と強誘電体キャパシタＣＦ１の一方の電極との間に接続され、トランジスタＳＴ１２は、ＳＲＡＭメモリセルの記憶ノードＮ２と強誘電体キャパシタＣＦ２の一方の電極との間に接続されている。強誘電体キャパシタＣＦ１とＣＦ２の他方の電極がプレート線ＰＬに接続されている。トランジスタＳＴ１１とＳＴ１２のゲートがワード線ＷＬ２に接続されている。トランジスタＳＴ２１は、強誘電体キャパシタＣＦ１の一方の電極と接地電位との間に設けられ、トランジスタＳＴ２２は、強誘電体キャパシタＣＦ２の一方の電極と接地電位との間に設けられている。トランジスタＳＴ２１とＳＴ２２のゲートがともにワード線ＷＬ３に接続されている。
【００８５】
上述したように構成されているキャッシュメモリ１２０のメモリセルにおいて、ＳＲＡＭセルに所望のデータが書き込まれたとき、ワード線ＷＬ２を活性化することによって、強誘電体セルのアクセストランジスタＳＴ１１とＳＴ１２を導通させることにより、ＳＲＡＭセルの記憶ノードＮ１とＮ２の電圧がそれぞれ強誘電体キャパシタＣＦ１とＣＦ２に印加される。このため、ＳＲＡＭセルの記憶データに応じて、強誘電体キャパシタＣＦ１とＣＦ２において分極が発生し、ＳＲＡＭセルの記憶データが強誘電体セルに書き込まれる。
【００８６】
また、書き込み動作時に、ワード線ＷＬ１とＷＬ２を同時に活性化することによって、ビット線ＢＬと／ＢＬに印加されている書き込みデータがＳＲＡＭセルのアクセストランジスタを介してＳＲＡＭセルの記憶ノードＮ１とＮ２に印加され、さらに、強誘電体セルのアクセスを介して強誘電体キャパシタＣＦ１とＣＦ２にも印加される。これによって、ＳＲＡＭセルと強誘電体セルに対して、同時にデータの書き込みを実現できる。
【００８７】
また、図１２に示す強誘電体セルにおいて、ワード線ＷＬ２をローレベルに保持して、アクセストランジスタＳＴ１１とＳＴ１２を遮断状態に保持しているとき、ワード線ＷＬ３を活性化することによって、トランジスタＳＴ２１とＳＴ２２が導通する。これによって、強誘電体キャパシタＣＦ１とＣＦ２の電極が接地電位に保持される。この後強誘電体セルのデータを読出しＳＲＡＭセルに書き込むリストアという動作を行う。
【００８８】
次に、図１３に示すキャッシュメモリセルについて説明する。
図１３に示すように、本例のキャッシュメモリセルにおいて、ＳＲＡＭセルと強誘電体セルがそれぞれ独立に設けられている。
【００８９】
図１３に示すように、本例のキャッシュメモリセルにおいて、ＳＲＡＭセルは、図１２に示すキャッシュメモリセルのＳＲＡＭセルと同じ構成を有する。一方、強誘電体セルは、本発明の半導体記憶装置の第１の実施形態におけるＣＡＭセル１００のデータ記憶部１０と同じ構成を有する。
【００９０】
ＳＲＡＭセルは、ワード線ＷＬ１を活性化することによって選択され、それに対して書き込みまたは読み出しを行うことができる。
強誘電体セルは、ワード線ＷＬ２を活性化することによって選択され、それに対して書き込みまたは読み出しを行うことができる。
【００９１】
即ち、本例のキャッシュメモリセルにおいて、ワード線ＷＬ１とＷＬ２の印加電圧に応じて、ＳＲＡＭセルまたは強誘電体セルをそれぞれ独立に選択することができる。また、書き込み時に、ワード線ＷＬ１とＷＬ２を同時に活性することによって、ビット線ＢＬと／ＢＬに印加されている書き込みデータをＳＲＡＭセルと強誘電体セルの両方に書き込むことも可能である。
【００９２】
上述したように構成されている本実施形態のキャッシュメモリセルに、ＳＲＡＭセルと強誘電体セル両方が用いられているので、ＳＲＡＭセルと強誘電体セルの両方の利点を有する。即ち、メモリセルに対してデータの書き換え、読み出しを高速で実現できるほか、記憶データが強誘電体セルによって保持されているため、瞬時停電など電源電圧の供給に支障が生じても記憶データを失わずに保持できる。
【００９３】
以上説明したように、本実施形態によれば、キャッシュメモリ１２０のメモリセルにＳＲＡＭセルと強誘電体セル両方を用いて、高速なデータアクセスと不揮発性のデータ記憶を実現できる。一方、メインメモリ１３０を強誘電体セルを用いて構成することによって、大容量、低消費電力のデータ記憶装置を実現できる。また、ＣＡＭ１１０には、本発明の第１または第２の実施形態のＣＡＭメモリセルを用いることで、データ書き込みと読み出しの他、データ検索も実現できる。
【００９４】
【発明の効果】
以上説明したように、本発明の半導体記憶装置によれば、不揮発性メモリとして強誘電体キャッシュを含む強誘電体メモリセルを用いることによって、メモリセルの集積度を向上でき、大容量で高速なデータアクセスかつ低消費電力化を実現できる。
また、本発明の半導体記憶装置によれば、データ書き換え及び検索を高速に実現でき、かつ記憶データが電源電圧の遮断などの影響を受けることなく保持でき、記憶データの信頼性の向上を実現できる利点がある。
【図面の簡単な説明】
【図１】本発明に係る半導体記憶装置の第１の実施形態を示す回路図である。
【図２】本実施形態の半導体記憶装置に用いられるＣＡＭセル１００の構成を示す部分回路図である。
【図３】本実施形態の半導体記憶装置の書き込み動作時の信号波形図である。
【図４】本実施形態の半導体記憶装置の読み出し動作時の信号波形図である。
【図５】本実施形態の半導体記憶装置の検索動作時の信号波形図である。
【図６】本発明に係る半導体記憶装置の第２の実施形態を示す回路図である。
【図７】第１の実施形態のＣＡＭセルの強誘電体キャパシタの分極電荷と電圧の特性を示図である。
【図８】第２の実施形態のＣＡＭセルの強誘電体キャパシタの分極電荷と電圧の特性を示図である。
【図９】本発明に係る半導体記憶装置の第３の実施形態を示すブロック図である。
【図１０】第３の実施形態におけるメインメモリセルの一構成例を示す回路図である。
【図１１】第３の実施形態におけるメインメモリセルの他の構成例を示す回路図である。
【図１２】第３の実施形態におけるキャッシュメモリセルの一構成例を示す回路図である。
【図１３】第３の実施形態におけるキャッシュメモリセルの他の構成例を示す回路図である。
【図１４】従来のＳＲＡＭのメモリセルを用いたＣＡＭセルの一構成例を示す回路図である。
【図１５】従来の不揮発性メモリセルを用いたＣＡＭメモリセルの一構成例を示す回路図である。
【符号の説明】
１０，１０Ａ…データ記憶部、２０…データ検索部、３０…センスアンプ＆ラッチ回路、４０…ビット線リセット回路、１００…ＣＡＭセル、１１０…ＣＡＭメモリ、１２０…キャッシュメモリ、１３０…メインメモリ、２００…半導体チップ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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