(57)【要約】【課題】データを高速でコピーすることのできるフラッシュメモリを提供することを課題とする。【解決手段】複数のメモリセクションを使ってデータコピーを行い、各々のメモリセクションがアドレスマルチプレクサーと、データマルチプレクサーと、ページバッファとを備える。データコピーする動作は、コントロールロジック回路に該アドレスマルチプレクサーと該データマルチプレクサーをそれぞれ制御させ、予定のアドレスバスと予定のデータバスを選ばせ、該予定のデータバスを経由して入力データを対応するソースとされるページバッファから少なくても一つのデスティネーションとされるページバッファに直接にコピーさせることによってフラッシュメモリを構成する。【選択図】      図２
2004178620.tif 000002
【特許請求の範囲】
【請求項１】
コントロールロジック回路と、データ入力バッファと、第一データバスと、複数のメモリバンクとを含むフラッシュメモリであって、
上記コントロールロジック回路は、上記フラッシュメモリのプログラミングする動作と、消去する動作と、読み出す動作を制御し、
上記データ入力バッファは、入力データを格納し、
上記第一データバスは、上記データ入力バッファに電気的に接続され、上記データ入力バッファが格納している入力データを伝達し、
上記複数のメモリバンクは、それぞれマトリックスで配置されており、上記入力データを格納する複数のメモリセルと、対応するメモリセルに書き込もうとする入力データを瞬時に格納するページバッファと、上記ページバッファと上記第一データバスと第二データバスとに電気的に接続され、上記ページバッファと上記第一データバスを経由する伝達ルートと、上記ページバッファと上記第二データバスを経由する伝達ルートとを選択するデータマルチプレクサーとを含み、
第一メモリバンクに格納している上記入力データを第二メモリバンクにコピーする場合、上記第一メモリバンクと上記第二メモリバンクのデータマルチプレクサーは共に、上記ページバッファと上記第二データバスを経由する伝達ルートを選ぶことによって、上記第一メモリバンクに格納されている入力データを、上記第二データバスを介して上記第二メモリバンクにコピーすることを特徴とするフラッシュメモリ。
【請求項２】
上記メモリバンクは、該メモリバンクの中の一つのメモリセルを選択するアドレスデコーダーと、
該アドレスデコーダーに電気的に接続され、第一アドレスデータもしくは第二アドレスデータを上記アドレスデコーダーに伝達するアドレスマルチプレクサーとを含むことを特徴とする請求項１記載のフラッシュメモリ。
【請求項３】
上記第一アドレスデータを受け取るアドレス入力バッファと、
上記複数のメモリバンクの上記アドレスマルチプレクサーに電気的に接続され、上記第一アドレスデータを伝達する第一アドレスバスと、
上記コントロールロジック回路と上記複数のメモリバンクの上記アドレスマルチプレクサーとに電気的に接続され、上記コントロールロジック回路が生成した第二アドレスデータを伝達する第二アドレスバスとを含むことを特徴とする請求項２記載のフラッシュメモリ。
【請求項４】
上記アドレスマルチプレクサーは、上記アドレスデコーダーと上記第一アドレスバスを経由するルートと、上記アドレスデコーダーと上記第二アドレスバスを経由するルートとを選択することを特徴とする請求項３記載のフラッシュメモリ。
【請求項５】
上記第一メモリバンクに格納されている入力データを上記第二メモリバンクにコピーする場合、上記第一メモリバンクと上記第二メモリバンクの上記アドレスマルチプレクサーは、それぞれ上記アドレスデコーダーと上記第二アドレスバスを経由するルートを選ぶことによって、上記第二アドレスデータを、上記第二アドレスバスを介して上記第二メモリバンクに伝達することを特徴とする請求項４記載のフラッシュメモリ。
【請求項６】
上記アドレスデコーダーは、第一アドレスデコーダーと第二アドレスデコーダーとを含み、
上記第一アドレスデータもしくは上記第二アドレスデータによって、それぞれ一つのメモリセルに対応するワード線とビット線を選択することを特徴とする請求項３記載のフラッシュメモリ。
【請求項７】
上記複数のメモリバンクは、同時に、それぞれのプログラミング動作と、消去する動作と、読み出す動作を行うことを特徴とする請求項１記載のフラッシュメモリ。
【請求項８】
上記メモリバンクはそれぞれ、上記メモリセルに格納されている入力データを検出するセンス増幅器と、上記第一データバスを介して検出結果を出力するデータ出力バッファとを含むことを特徴とする請求項１記載のフラッシュメモリ。
【請求項９】
上記メモリバンクはそれぞれ、上記データマルチプレクサーから出力された入力データを受け取り、該入力データを上記ページバッファに書き込むライトドライバーを含むことを特徴とする請求項１記載のフラッシュメモリ。
【請求項１０】
上記ライトドライバーは、複数の電位を提供することにより、上記メモリセルに対してプログラミングする動作と、消去する動作を行うチャージポンプ回路を含むことを特徴とする請求項９記載のフラッシュメモリ。
【請求項１１】
コントロールロジック回路と、アドレス入力バッファと、第一アドレスバスと、複数のメモリバンクとを含むフラッシュメモリであって、上記コントロールロジック回路は、上記フラッシュメモリのプログラミングする動作と、消去する動作と、読み出す動作を制御し、
上記アドレス入力バッファは、第一アドレスデータを受け取り、
上記第一アドレスバスは、上記アドレス入力バッファに電気的に接続され、上記第一アドレスデータを伝達し、
上記複数のメモリバンクは、それぞれマトリックスで配置されており、データを格納する複数のメモリセルと、該メモリセルを選択するアドレスデコーダーと、該アドレスデコーダーと該アドレス第一バスと第二アドレスバスとに電気的に接続され、該アドレスデコーダーと該第一アドレスバスを経由する伝達ルートかと該アドレスデコーダーと該第二アドレスバスを経由する伝達ルートとを選択するアドレスマルチプレクサーとを含み、
第一メモリバンクに格納している入力データを第二メモリバンクにコピーする場合、上記第一メモリバンクと上記第二メモリバンクのアドレスマルチプレクサーは共に、上記アドレスデコーダーと上記第二アドレスバスを経由する伝達ルートを選ぶことによって、第二アドレスデータが該第二アドレスバスを介して伝達されることを特徴とするフラッシュメモリ。
【請求項１２】
上記メモリバンクは、対応するメモリセルに書き込もうとする入力データを瞬時に格納するページバッファと、
対応するページバッファに電気的に接続され、上記入力データを伝達するデータマルチプレクサーとを含むことを特徴とする請求項１１記載のフラッシュメモリ。
【請求項１３】
書き込もうとする入力データを瞬時に格納するデータ入力バッファと、
上記ページバッファと上記データ入力バッファとに電気的に接続され、上記入力データを伝達する第一データバスと、
上記ページバッファに電気的に接続され、上記入力データを伝達する第二データバスとを含むことを特徴とする請求項１２記載のフラッシュメモリ。
【請求項１４】
上記データマルチプレクサーは、上記ページバッファと上記第一データバスを経由するルートと、上記ページバッファと上記第二データバスを経由するルートとを選択することを特徴とする請求項１３記載のフラッシュメモリ。
【請求項１５】
上記第一メモリバンクに格納されている上記入力データを上記第二メモリバンクにコピーする場合、上記第一メモリバンクと上記第二メモリバンクの上記データマルチプレクサーは、それぞれ上記ページバッファと上記第二データバスを経由するルートを選ぶことによって、上記第一メモリバンクの入力データを、上記第二データバスを介して上記第二メモリバンクにコピーすることを特徴とする請求項１４記載のフラッシュメモリ。
【請求項１６】
上記アドレスデコーダーは、第一アドレスデコーダーと第二アドレスデコーダーとを含み、
上記第一アドレスデータもしくは上記第二アドレスデータによって、それぞれ一つメモリセルに対応するワード線とビット線を選択することを特徴とする請求項１１記載のフラッシュメモリ。
【請求項１７】
上記複数のメモリバンクは、同時に、それぞれのプログラミング動作と、消去する動作と、読み出す動作を行うことを特徴とする請求項１１記載のフラッシュメモリ。
【請求項１８】
上記メモリバンクはそれぞれ、上記メモリセルに格納されている入力データを検出するセンス増幅器と、上記第一データバスを介して検出結果を出力するデータ出力バッファとを含むことを特徴とする請求項１１記載のフラッシュメモリ。
【請求項１９】
上記メモリバンクはそれぞれ、上記データマルチプレクサーから出力された入力データを受け取り、上記入力データを上記ページバッファに書き込むライトドライバーを含むことを特徴とする請求項１１記載のフラッシュメモリ。
【請求項２０】
上記ライトドライバーは、複数の電位を提供することにより、上記メモリセルに対してプログラミングする動作と、消去する動作を行うチャージポンプ回路を含むことを特徴とする請求項１９記載のフラッシュメモリ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、フラッシュメモリに係り、特に高速でデータをコピーするフラッシュメモリに関する。
【０００２】
【従来の技術】
近年、ポータブルタイプの電子製品において、市場でのニーズがますます増えている。これに伴い、フラッシュメモリの関連技術も発展を遂げ、その応用製品は、市場において急増している。いわゆるポータブルタイプの電子製品には、デジタルカメラのメモリ、携帯電話、ゲーム機、パーソナルデジタルアシスタント（Ｐｅｒｓｏｎａｌ  Ｄｉｇｉｔａｌ  Ａｓｓｉｓｔａｎｔ）のメモリや、留守番電話、プログラマブル集積回路などが挙げられる。
【０００３】
フラッシュメモリは一種の不揮発性メモリであって、その原理はメモリセルの閾値電圧（Ｔｈｒｅｓｈｏｌｄ  Ｖｏｌｔａｇｅ）を変更してゲートチャネルの導通を制御し、対応する二進法データ“０”又は“１”を保存する目的を達成する。フラッシュメモリの主な特徴は、フラッシュメモリに保存されたデータが、電源からの電気の伝達が中断しても消失しない点である。
【０００４】
一般的に、フラッシュメモリに対して複雑なプログラミングにより、消去する動作を行い、対応する閾値電圧を制御することは容易ではない。特に、該フラッシュメモリのデータを書き込む速度は、該フラッシュメモリのデータを読み出す速度より大幅に遅い。従って、該フラッシュメモリに対してデータを書き込む動作は、該フラッシュメモリの総合的なアクセス効率を引き下げる。更に、フラッシュメモリがプログラミングする、あるいは消去する動作を行う場合、従来のフラッシュメモリは同時に読み出す動作を行うことはできない。従って、従来のフラッシュメモリを使うシステムは、必ず該フラッシュメモリに存在するステータスレジスターの中に格納されたデータを周期的に検出するプロセッサーを含まなければならない。該フラッシュメモリの読み出しに関する指令を出す前に、まずプログラミングする、あるいは消去する動作が可能であるか否かを判断し、不正常なデータアクセスを避けることが必要である。
【０００５】
従って、従来のフラッシュメモリを使うシステムは、マルチプルフラッシュメモリの機構が開示されることにより上記課題が解決される。従来の該マルチプルフラッシュメモリを使うシステムには、一つのフラッシュメモリがプログラミングする、あるいは消去する動作を行う場合、該プロセッサーは他のフラッシュメモリにデータ読み出しの指令を送信し、該フラッシュメモリに格納されているデータを読み出す。但し、該従来のシステムは、製造コストがかかってしまう。その原因は、リアルタイムマルチタスキング（Ｒｅａｌ−Ｔｉｍｅ  Ｍｕｌｔｉｔａｓｋｉｎｇ）を達成するために、一つのフラッシュメモリが提供するメモリ量だけでは該システムのニーズを満足できないため、該従来のシステムはマルチプルフラッシュメモリの機構を利用し、複数のフラッシュメモリを使わなければならないからである。
【０００６】
図１は、従来のフラッシュメモリの回路概念図である。図１において、フラッシュメモリ１０は複数のメモリセクション１２、１４（説明を簡明にさせるために、図１には二つのメモリセクションしか示されていない）と、コントローラー１６とを含む。メモリセクション１２、１４はそれぞれステータスレジスター１８、２０と、センス増幅器２２、２４と、チャージポンプ回路２６、２８と、第一アドレスデコーダー（Ｘ−ｄｅｃｏｄｅｒ）３０、３２と、第二アドレスデコーダー（Ｙ−ｄｅｃｏｄｅｒ）３４、３６とに対応する。メモリセクション１２、１４はそれぞれ、マトリックスで配置されており、二進法のデータを格納する複数のメモリセルを含む。コントローラー１６は、フラッシュメモリ１０を使うシステムにおけるプロセッサーが生成する制御指令を受け取り、フラッシュメモリ１０の動作を制御する。ステータスレジスター１８、２０はそれぞれ、メモリセクション１２、１４の動作状態を格納する。例えば、プログラミングするとか、読み出すとか、それとも消去する動作を行う。センス増幅器２２、２４は、格納されているデータを正しく判断するために、メモリセクション１２、１４のメモリセルから読み出された信号を増幅する。そして、チャージポンプ回路２６、２８は、メモリセクション１２、１４に対してプログラミングするとか、消去するとか、読み出す作動を行うために必要な操作電圧を提供する。更に、第一アドレスデコーダー３０、３２と第二アドレスデコーダー３４、３６は、フラッシュメモリ１０のメモリセクション１２、１４の中の一つのメモリセルを選んで対応するデータをアクセスする。
【０００７】
従来のフラッシュメモリ１０が複数のアドレスデコーダーを使うために、同時に一つ以上のメモリセクション１２、１４に対してデータをアクセスすることができる。例えば、メモリセクション１２が消去する動作を行う時に、メモリセクション１４は同時に読み出す作動を行うことができる。メモリセクション１２、１４は同時に同じ入力データを格納する場合、該入力データはコントローラー１６にそれぞれ順番に、メモリセクション１２、メモリセクション１４へ伝達し、格納されなければならない。例えば、時間Ｔ０の時に、コントローラー１６は第一アドレスデータと該入力データをそれぞれ、第一と第二アドレスデコーダー３０３４とチャージポンプ回路２６に伝達する。かつ時間Ｔ０＋ｄＴの時に、コントローラー１６は第二アドレスデータと該入力データをそれぞれ、第一と第二アドレスデコーダー３２３６とチャージポンプ回路２８に伝達する。
【０００８】
また、一つの外部システムからのデータを受け取るポートと、一つの該ポートが受け取ったデータを一時的に格納するバッファしか持たないために、該バッファが該データをそれぞれメモリセクション１２、１４に伝達しようとする時に、メモリセクション１２、１４は同じバッファを共用することに従って、メモリセクション１２、１４が該データを受け取った時には必ず時間差ｄＴが発生する。同様に、メモリセクション１２に格納しているデータがメモリセクション１４にコピーされる時に、該データがまずメモリセクション１２から取り出され、出力されて該バッファに格納され、そして改めて書き込む作動を行うことに従ってメモリセクション１４に書き込まれる。
【０００９】
上記のように、データをコピーする場合、フラッシュメモリ１０のデータプロセシング効率は、反復の書き込み動作により除除に低下する。その主な原因は、データをコピーする過程の中で、両メモリセクションの間に長いデータ伝達時間が必要なため、フラッシュメモリ１０の総合効率が悪くなる。
【００１０】
【発明が解決しようとする課題】
従って、本発明は、上記の問題点を解決し、データを高速でコピーすることができるフラッシュメモリを提供することを目的とする。
【００１１】
【課題を解決するための手段】
そこで、本発明者は上記課題を解決するために、
フラッシュメモリのプログラミングする動作と、消去する動作と、読み出す動作を制御するコントロールロジック回路と、
入力データを格納するデータ入力バッファと、
データ入力バッファに電気的に接続され、該データ入力バッファが格納している入力データを伝達する第一データバスと、
マトリックスで配置されており、上記入力データを格納する複数のメモリセルと、対応するメモリセルに書き込もうとする入力データを瞬時に格納するページバッファと、上記ページバッファと上記第一データバスと第二データバスとに電気的に接続され、上記ページバッファと上記第一データバスを経由する伝達ルートと、上記ページバッファと上記第二データバスを経由する伝達ルートとを選択するデータマルチプレクサーとをそれぞれ含む複数のメモリバンクとを含み構成されるフラッシュメモリの構造により、データを高速でコピーすることができる。
【００１２】
即ち、複数のメモリセクションを使ってデータコピーを行い、各々のメモリセクションがアドレスマルチプレクサーと、データマルチプレクサーと、ページバッファとを備える。データコピーする動作は、コントロールロジック回路に該アドレスマルチプレクサーと該データマルチプレクサーとをそれぞれ制御させ、予定のアドレスバスと予定のデータバスを選ばせ、該予定のデータバスを経由して入力データを対応するソースとされるページバッファから、少なくとも一つのデスティネーションとされるページバッファに直接コピーさせることによって、この発明の課題を解決するフラッシュメモリが得られる。
【００１３】
【発明の実施の形態】
本発明のフラッシュメモリは、データを高速でコピーすることが可能であり、コントロールロジック回路と、データ入力バッファと、第一データバスと、複数のメモリバンクとで構成される。
【００１４】
上記フラッシュメモリの構造と特徴を詳述するために、具体的な実施例を挙げ、図２を参照して以下に説明する。
【００１５】
図２は、本発明のフラッシュメモリの回路概念図である。図２によれば、フラッシュメモリ５０は、二つのメモリバンク５２、５４と、コントロールロジック回路５６と、アドレス入力バッファ５８と、データ入力バッファ６０と、データ出力バッファ６２と、第一アドレスバス６４と、第二アドレスバス６６と、第一データバス６８と、および第二データバス７０とを含むように構成される。ここにおいて注意すべき点は、この発明の技術の特徴を効率良く説明するために、図２には二つのメモリバンク５２、５４のみを示す。なお、フラッシュメモリ５０は実際に複数のメモリバンクを含むように構成される。即ち、フラッシュメモリ５０は二つのメモリバンクだけを含む点に限定されることなく、Ｎ個のメモリバンクに増やすこともできる（ここにＮは整数である）。そして、フラッシュメモリ５０は、更に、メモリセルに対してプログラミングする、あるいは消去する動作を行うために必要な操作電圧を提供するチャージポンプ回路（示されていない）を含む。
【００１６】
メモリバンク５２は、メモリセクション７１と、第一アドレスデコーダー（Ｘ−ｄｅｃｏｄｅｒ）７２と、第二アドレスデコーダー（Ｙ−ｄｅｃｏｄｅｒ）７３と、センス増幅器７４と、ライトドライバー７５と、ページバッファ７６と、アドレスマルチプレクサー７７と、およびデータマルチプレクサー７８を含むように構成される。メモリバンク５４は、メモリバンク５２と同じ機構を備えており、即ちメモリバンク５４もメモリセクション８１と、第一アドレスデコーダー８２と、第二アドレスデコーダー８３と、センス増幅器８４と、ライトドライバー８５と、ページバッファ８６と、アドレスマルチプレクサー８７と、およびデータマルチプレクサー８８を含むように構成される。
【００１７】
メモリセクション７１、８１はそれぞれ、マトリックスで配置されており、二進法のデータを格納する複数のメモリセルを備える。コントロールロジック回路５６は、フラッシュメモリ５０の作動、例えばプログラミングする動作、消去する動作、読み出す動作などを制御する。アドレス入力バッファ５８は、外部装置から伝達されたアドレスデータを瞬時に格納し、そして第一アドレスバス６４を介して該アドレスデータを伝達する。データ入力バッファ６０は該外部装置から伝達された入力データを瞬時に格納し、そして第一データバス６８を介して該入力データを伝達する。データ出力バッファ６２は、第一データバス６８を介して伝達された出力データを瞬時に格納し、該出力データを該外部装置に伝達する。第一アドレスデコーダー７２、８２と第二アドレスデコーダー７３、８３とは、該アドレスデータによって、メモリセクション７１、８１の中の対応するメモリセルを選択する。ページバッファ７６、８６は、メモリセクション７１、８１に書き込もうとする入力データを瞬時に格納する。センス増幅器７４、８４は、メモリセクション７１、８１に格納しているデータを検出する。ライトドライバー７５、８５はそれぞれ、ページバッファ７６、８６に瞬時に格納している入力データの、メモリセクション７１、８１に書き込むことに関する動作、例えば消去する動作とプログラミングする動作などを処理するチャージポンプ回路（示されていない）を含むように構成される。
更に、アドレスマルチプレクサー７７、８７は、コントロールロジック回路５６から出力される制御信号Ｑ１により、アドレスデコーダー（第一アドレスデコーダー７２、８２と第二アドレスデコーダー７３、８３）と第一アドレスバス６４を経由する伝達ルートと、アドレスデコーダーと第二アドレスバス６６を経由する伝達ルートとを選択する。同様に、データマルチプレクサー７８、８８は、コントロールロジック回路５６から出力される制御信号Ｑ２により、ページバッファ７６、８６と第一データバス６８を経由する伝達ルートと、ページバッファ７６、８６と第二データバス７０を経由する伝達ルートとを選択する。
【００１８】
上記フラッシュメモリ５０の作動を以下に詳述する。メモリセクション７１、８１に対して一般的なプログラミング動作を行い、データを格納する場合、アドレスマルチプレクサー７７、８７は共にアドレスデコーダー（第一アドレスデコーダー７２、８２と第二アドレスデコーダー７３、８３）を経由する伝達ルートを選び、データマルチプレクサー７８、８８もページバッファ７６、８６と第一データバス６８を経由する伝達ルートを選ぶ。メモリセクション７１に第一入力データを格納しようとする時、又はメモリセクション８１に第二入力データを格納しようとする時、それぞれ該第一入力データと該第二入力データに関する第一アドレスデータと第二アドレスデータが瞬時にアドレス入力バッファ５８に格納され、該第一アドレスデータと該第二アドレスデータは、対応するメモリセクション７１、８１を選んで該第一、第二入力データを正確に格納する。
【００１９】
該第一入力データに対応する第一アドレスデータは、第一アドレスバス６４を介して伝達し、かつ第一アドレスデコーダー７２と第二アドレスデコーダー７３は、該第一アドレスデータをデコードする。更に、メモリセクション７１をイネーブルし、データ入力バッファ６０が該第一入力データを出力し、第一データバス６８を介して伝達する。メモリセクション７１がイネーブルされた状態であるために、メモリセクション７１に対応するライトドライバー７５が該第一入力データを受け取り、瞬時にページバッファ７６に格納する。その後、ページバッファ７６を制御し、該第一入力データをメモリセクション７１に書き込む。
【００２０】
同様の手順で、該第二入力データに対応する第二アドレスデータは第一アドレスバス６４を介して伝達し、かつ第一アドレスデコーダー８２と第二アドレスデコーダー８３は該第二アドレスデータをデコードする。更に、メモリセクション８１をイネーブルし、そしてデータ入力バッファ６０が該第二入力データを出力し、第一データバス６８を介して伝達する。メモリセクション８１がイネーブルされた状態であるために、メモリセクション８１に対応するライトドライバー８５が該第二入力データを受け取り、瞬時にページバッファ８６に格納し、その後、ページバッファ８６を制御し、該第二入力データを対応するメモリセクション８１に書き込む。更に、該第一入力データをメモリセクション７１に書き込む作動を行っているか否か、あるいはすでにメモリセクション７１に格納されている場合に関わらず、この実施例には、ライトドライバー８５がページバッファ８６を制御して該第二入力データをメモリセクション８１に書き込むことができる。即ち、この実施例はリアルタイムマルチタスキングの機能を備える。
【００２１】
メモリセクション７１、８１に対して一般的な消去動作を行い、データを格納する場合、動作の手順が前に述べたプログラミングする作動の手順とほぼ同じであり、異なる点は異なる電位で消去する動作を行うことであるため、同様の手順については説明を省略する。読み出す動作の場合、第一と第二アドレスデコーダー７２、７３が選ぶアドレスにより、対応するメモリセクション７１から格納されているデータを取り出す。そしてセンス増幅器７４が取り出されたデータを検出し、該データに対応する二進法の値を“０”か“１”かを決め、かつ対応する検出した結果を第一データバス６８を介してデータ出力バッファ６２に伝達する。データ出力バッファ６２が瞬時に格納している出力データを該外部装置に伝達する。
【００２２】
この実施例において、メモリセクション７１、８１の間にデータをコピーする場合、フラッシュメモリ５０がデータコピーのスピードを高める独特な機構を示している。例えば、フラッシュメモリ５０を使う装置はコピー指令を出力すると、メモリセクション７１に格納していて対応するデータがメモリセクション８１にコピーされる。まず、メモリセクション７１から該コピー指令に対応するデータを取り出し、瞬時に対応するページバッファ７６に格納する。そして、コントロールロジック回路５６はアドレスマルチプレクサー７７、８７とデータマルチプレクサー７８、８８を制御し、アドレスデータと入力データの伝達ルートを調整する。即ち、アドレスマルチプレクサー７７、８７はアドレスデコーダー（第一アドレスデコーダー７２、８２と第二アドレスデコーダー７３、８３）と第二アドレスバス６６を経由する伝達ルートを選び、データマルチプレクサー７８、８８はページバッファ７６、８６と第二データバス７０を経由する伝達ルートを選ぶ。コントロールロジック回路５６は該装置からのコピー指令に従って、コピーソース（メモリセクション７１）とコピーデスティネーション（メモリセクション８１）を決める。従って、コントロールロジック回路５６は該コピーソースと該コピーデスティネーションに対応するアドレスデータを出力し、第二アドレスバス６６を介してアドレスデコーダーに伝達する。これにより、メモリセクション８１はコントロールロジック回路５６の生成したアドレスデータにより、メモリセクション７１にあるデータのコピーする動作の準備が完了することが分かる。そして、ページバッファ７６に格納されているデータが第二データバス７０を経由し、直接にページバッファ８６に伝達して格納する。最後に、メモリセクション８１に対応するライトバッファ８５がページバッファ８６をイネーブルし、ページバッファ８６にあるデータをメモリセクション８１に書き込み、データのコピー動作を完成する。
【００２３】
更に、該装置は入力データを入力しようとし、該入力データをそれぞれメモリセクション７１、８１の中に格納する時、関するデータコピーの動作は上記に述べたデータコピーの動作とほぼ同様である。まず、該入力データに対応するアドレスデータは、第一アドレスバス６４を介して第一アドレスデコーダー７２と第二アドレスデコーダー７３に伝達され、該入力データも同様に第一データバス６８を介してページバッファ７６に伝達される。そして、コントロールロジック回路５６はアドレスマルチプレクサー７７、８７とデータマルチプレクサー７８、８８を制御し、対応する伝達ルートを調整する。
【００２４】
即ち、アドレスマルチプレクサー７７、８７はアドレスデコーダー（第一アドレスデコーダー７２、８２と第二アドレスデコーダー７３、８３）と第二アドレスバス６６を経由する伝達ルートを選び、データマルチプレクサー７８、８８はページバッファ７６、８６と第二データバス７０を経由する伝達ルートを選ぶ。この時、コントロールロジック回路５６は、コピーソース（メモリセクション７１）とコピーデスティネーション（メモリセクション８１）を決める。
【００２５】
従って、コントロールロジック回路５６は第二アドレスバス６６を介して、該コピーソースと該コピーデスティネーションに対応するアドレスデータをそれぞれ対応するアドレスデコーダーに伝達する。該コピーソースに対応するアドレスは該入力データの位置（即ち、メモリセクション７１）を指定し、同様に、該コピーデスティネーションに対応するアドレスは該入力データのコピーしようとする位置（即ち、メモリセクション８１）を指定する。そして、メモリセクション７１のページバッファ７６に瞬時に格納する入力データは、第二データバス７０を介してコピーされて伝達され、メモリセクション８１のページバッファに瞬時に格納される。
【００２６】
上記で述べたように、フラッシュメモリ５０は該入力データに対してコピーを行うため、ページバッファ７６、８６の中に一時的に貯蔵するデータは完全に同じである。従って、メモリセクション７１、８１は同じ入力データを記録し、データコピーの動作を完了する。
【００２７】
更に、上記フラッシュメモリ５０は、同時に書き込むモードがあって、一つのデータを同時に別々のメモリセクションに貯蔵する。例えば、コントロールロジック回路５６は、アドレスマルチプレクサー７７、８７を制御し、アドレスデコーダー（第一アドレスデコーダー７２、８２と第二アドレスデコーダー７３、８３）と第一アドレスバス６４を経由する伝達ルートを選び、同時にデータマルチプレクサー７８、８８を制御し、ページバッファ７６、８６と第一データバス６８を経由する伝達ルートを選ぶ。
【００２８】
従って、入力データは第一データバス６８を経由して、同時にメモリセクション７１、８１のページバッファ７６、８６に伝達され、瞬時に格納される。対応するアドレスデータも第一アドレスバス６４を経由して、メモリセクション７１、８１のアドレスデコーダー（第一アドレスデコーダー７２、８２と第二アドレスデコーダー７３、８３）にデコードされ、データを書き込もうとするメモリセクション７１、８１が決定される。その後、ライトドライバー７５、８５は同時にページバッファ７６、８６に格納された入力データをメモリセクション７１、８１に書き込む。これにより、一つの入力データを別々のメモリセクションに貯蔵することができる。
【００２９】
なお、第一アドレスデコーダー７２、８２と第二アドレスデコーダー７３、８３は、第一アドレスデータもしくは第二アドレスデータによって、それぞれ一つメモリセルに対応するワード線とビット線を選択するようにしてもよい。
【００３０】
なお、この実施例のフラッシュメモリ５０は、二つのメモリセクションを有する点に限定されない。それぞれアドレスマルチプレクサーとデータマルチプレクサーを備える複数のメモリセクションが、上述のデータコピーの方法にしたがって高速でデータをコピーする目的を達する。即ち、従来の技術と比べると、本発明によるフラッシュメモリ５０はデータ伝達にかかる時間を短くすることができる。
【００３１】
また、従来のフラッシュメモリと比べて、本発明によるフラッシュメモリ５０はそれぞれのメモリセクションにアドレスマルチプレクサー７７、８７とデータマルチプレクサー７８、８８を備える。一つあるいは全部のメモリセクションに対してデータコピーの指令を行う場合、メモリセクションに対応するアドレスマルチプレクサー７７、８７とデータマルチプレクサー７８、８８はコントロールロジック回路に制御され、対応するメモリセクションの間に予定の伝達ルートを形成し、予定のデータバスを経由して各メモリセクションに対応するページバッファ７６、８６を互いに電気的に接続させる。従って、同様なソースデータは該予定のデータバスを経由して対応するページバッファに高速でコピーされる。その結果、フラッシュメモリ５０は複数の冗長な書き込み動作を繰り返さなくても関連するデータをコピーすることができる。これにより、ページバッファ７６、８６の間に直接なデータ伝達ルートが置かれるため、従来の技術と比べて、フラッシュメモリ５０はより速い速度でデータ扱うことができる。
【００３２】
尚、フラッシュメモリ５０は、上記の構成に限定されることなく、本発明の請求項の範囲内で変形や改良されたフラッシュメモリに対しても適応可能である。
【００３３】
【発明の効果】
上述の如く本発明によれば、複数のメモリセクションを使ってデータコピーを行い、各々のメモリセクションがアドレスマルチプレクサーと、データマルチプレクサーと、ページバッファとを備え、データコピーする動作は、コントロールロジック回路に該アドレスマルチプレクサーと該データマルチプレクサーとをそれぞれ制御させ、予定のアドレスバスと予定のデータバスを選ばせ、該予定のデータバスを介して入力データを対応するソースとされるページバッファから、少なくとも一つのデスティネーションとされるページバッファに直接コピーさせることによって、データを高速でコピーすることができる。
【図面の簡単な説明】
【図１】従来のフラッシュメモリの回路概念図である。
【図２】本発明のフラッシュメモリの回路概念図である。
【符号の説明】
１０、５０              フラッシュメモリ
１２、１４、７１、８１  メモリセクション
１６                    コントローラー
１８、２０              ステータスレジスター
２２、２４、７４、８４  センス増幅器
２６、２８              チャージポンプ回路
３０、３２、７２、８２  第一アドレスデコーダー
３４、３６、７３、８３  第二アドレスデコーダー
５２、５４              メモリバンク
５６                    コントロールロジック回路
５８                    アドレス入力バッファ
６０                    データ入力バッファ
６２                    データ出力バッファ
６４                    第一アドレスバス
６６                    第二アドレスバス
６８                    第一データバス
７０                    第二データバス
７５、８５              ライトドライバー
７６、８６              ページバッファ
７７、８７              アドレスマルチプレクサー
７８、８８              データマルチプレクサー
Ｑ１、Ｑ２              制御信号
【図１】
2004178620.tif 000003
【図２】
2004178620.tif 000004