(57)【要約】【課題】高速アクセスが可能な強誘電体記憶装置を提供すること。【解決手段】電圧選択回路３０００は、電源回路４０００が発生する複数種の電圧を各電圧供給線２１０〜２４０に選択出力し、そのうち、非選択ワード電圧供給線２４０および非選択ビット電圧供給線２２０の一方の電位を固定出力する。選択ワード電圧供給線２３０での電位変化勾配と非選択ビット電圧供給線２２０での電位変化勾配との差と、選択ビット線ＳＢＬ電圧供給線２１０での電位変化勾配と非選択ワード電圧供給線２４０での電位変化勾配との差とのうち、固定電位を含まない側の一方の電位変化勾配の差を少なくする電位変化勾配補正部１００をさらに有する。【選択図】        図１
2004220705.tif 000002
【特許請求の範囲】
【請求項１】
互いに平行に配設された複数のワード線と、
前記複数のワード線と交差して、互いに平行に配設された複数のビット線と、
前記複数のワード線および前記複数のビット線の各交点に配置された複数の強誘電体メモリセルと、
前記複数のワード線を駆動するワード線駆動部と、
前記複数のビット線を駆動するビット線駆動部と、
前記ワード線駆動部に接続された選択ワード電圧供給線及び非選択ワード電圧供給線と、
前記ビット線駆動部に接続された選択ビット電圧供給線及び非選択ビット電圧供給線と、
複数種の電圧を発生する電源回路と、
前記電源回路が発生する前記複数種の電圧を、前記選択ワード電圧供給線、前記非選択ワード電圧供給線、前記選択ビット電圧供給線及び前記非選択ビット電圧供給線に選択出力する電圧選択回路と、
前記選択ワード電圧供給線での電位変化勾配と前記非選択ビット電圧供給線での電位変化勾配との差と、前記選択ビット電圧供給線での電位変化勾配と前記非選択ワード電圧供給線での電位変化勾配との差とのうち、一方の電位変化勾配の差を少なくする電位変化勾配補正部と、
を有し、
前記ワード線駆動部及び前記ビット線駆動部は、前記複数の強誘電体メモリセルのうちの選択メモリセルに、正または負の選択電圧を、残りの非選択メモリセルには非選択電圧を印加し、
前記電圧選択回路は、前記選択メモリセルに前記正又は負の選択電圧を印加するいずれの場合も、前記非選択ワード電圧供給線及び前記非選択ビット電圧供給線のうち、前記電位変化勾配補正部にて前記電位変化勾配の差が補正されない側の一方の電位を固定としたことを特徴とする強誘電体記憶装置。
【請求項２】
請求項１において、
前記電位変化勾配補正部は、前記一方の電位変化勾配の差を、前記非選択電圧以下に設定することを特徴とする強誘電体記憶装置。
【請求項３】
請求項１または２において、
前記電位変化勾配補正部は、前記選択ワード電圧供給線及び前記選択ビット電圧供給線の一方の電位変化勾配を緩やかにさせることを特徴とする強誘電体記憶装置。
【請求項４】
請求項３において、
前記電位変化勾配補正部は、前記選択ワード電圧供給線及び前記選択ビット電圧供給線の一方の配線負荷を増大させることを特徴とする強誘電体記憶装置。
【請求項５】
請求項３において、
前記電位変化勾配補正部は、前記選択ワード電圧供給線及び前記選択ビット電圧供給線の一方に流れる単位時間あたりの電流量を、前記非選択ワード電圧供給線および前記非選択ビット電圧供給線のうち、固定電位でない側の一方に流れる単位時間あたりの電流量と近づくように減少させることを特徴とする強誘電体記憶装置。
【請求項６】
請求項１または２において、
前記電位変化勾配補正部は、前記非選択ワード電圧供給線及び前記非選択ビット電圧供給線の一方での電位変化勾配をそれぞれ急にさせることを特徴とする強誘電体記憶装置。
【請求項７】
請求項６において、
前記電位変化勾配補正部は、前記非選択ワード電圧供給線及び前記非選択ビット電圧供給線のうち、前記固定電位でない側の一方に流れる単位時間あたりの電流量を、前記選択ワード電圧供給線及び前記選択ビット電圧供給線の一方に流れる単位時間あたりの電流量に近づくように増大させることを特徴とする強誘電体記憶装置。
【請求項８】
請求項１乃至７のいずれかにおいて、
前記複数種の電圧を、前記選択ワード電圧供給線と、前記選択ビット電圧供給線と、非選択ワード電圧供給線及び非選択ビット電圧供給線のうち前記固定電位でない側とに切り換え出力するタイミング信号を、前記電圧選択回路に出力する制御回路をさらに有することを特徴とする強誘電体記憶装置。
【請求項９】
請求項８において、
前記制御回路は、前記選択ワード電圧供給線に選択ワード電圧を供給するタイミングとほぼ同時に、前記選択ビット電圧供給線と、前記非選択ビット電圧供給線及び前記非選択ワード電圧供給線のうち前記固定電位でない側との電位を切り換える信号を出力することを特徴とする強誘電体記憶装置。
【請求項１０】
請求項８において、
前記制御回路は、前記選択ビット電圧供給線に選択ビット電圧を供給するタイミングとほぼ同時に、前記選択ワード電圧供給線と、前記非選択ビット電圧供給線及び前記非選択ワード電圧供給線のうち前記固定電位でない側との電位を切り換える信号を出力することを特徴とする強誘電体記憶装置。
【請求項１１】
請求項１乃至７のいずれかにおいて、
前記電源回路は、Ｖ０＜Ｖ１＜Ｖ２＜Ｖ３＜Ｖ４の関係を有する５種類の電圧を生成し、
前記電圧選択回路は、前記非選択ワード電圧供給線を電圧Ｖ２に固定し、前記選択メモリセルに前記正の選択電圧を印加するときは、前記選択ワード電圧供給線に電圧Ｖ４を、前記非選択ビット電圧供給線には電圧Ｖ３を、前記選択ビット電圧供給線には電圧Ｖ１をそれぞれ供給し、前記選択メモリセルに前記負の選択電圧を印加するときは、前記選択ワード電圧供給線に電圧Ｖ０を、前記非選択ビット電圧供給線には電圧Ｖ１を、前記選択ビット電圧供給線には電圧Ｖ３をそれぞれ供給することを特徴とする強誘電体記憶装置。
【請求項１２】
請求項１１において、
前記複数種の電圧を、前記選択ワード電圧供給線と、選択ビット電圧供給線と、前記非選択ビット電圧供給線及び前記非選択ワード電圧供給線のうち前記固定電位でない側とに切り換え出力するタイミング信号を、前記電圧選択回路に出力する制御回路をさらに有し、
前記制御回路は、前記選択メモリセルに前記正の選択電圧を印加した後に、前記選択ワード電圧供給線の電圧Ｖ４を電圧Ｖ２に切り換える信号を出力し、その後、前記選択ワード電圧供給線の電圧Ｖ２を電圧Ｖ０に、前記非選択ビット電圧供給線の電圧Ｖ３を電圧Ｖ１に、前記選択ビット電圧供給線の電圧Ｖ１を電圧Ｖ２に、それぞれ実質的に同時に切り換える信号を出力することを特徴とする強誘電体記憶装置。
【請求項１３】
請求項１乃至７のいずれかにおいて、
前記電源回路は、Ｖ０＜Ｖ１＜Ｖ２＜Ｖ３＜Ｖ４の関係を有する５種類の電圧を生成し、
前記電圧選択回路は、前記非選択ビット電圧供給線を電圧Ｖ２に固定し、前記選択メモリセルに前記正の選択電圧を印加するときは、前記選択ワード電圧供給線に電圧Ｖ３を、前記非選択ワード電圧供給線には電圧Ｖ１を、前記選択ビット電圧供給線には電圧Ｖ０をそれぞれ供給し、前記選択メモリセルに前記負の選択電圧を印加するときは、前記選択ワード電圧供給線に電圧Ｖ１を、前記非選択ワード電圧供給線には電圧Ｖ３を、前記選択ビット電圧供給線には電圧Ｖ４をそれぞれ供給することを特徴とする強誘電体記憶装置。
【請求項１４】
請求項１３において、
前記複数種の電圧を、前記選択ワード電圧供給線と、選択ビット電圧供給線と、前記非選択ビット電圧供給線及び前記非選択ワード電圧供給線のうち前記固定電位でない側とに切り換え出力するタイミング信号を、前記電圧選択回路に出力する制御回路をさらに有し、
前記制御回路は、前記選択メモリセルに前記正の選択電圧を印加した後に、前記選択ワード電圧供給線の電圧Ｖ３を電圧Ｖ１に切り換える信号を出力し、その後、前記非選択ワード電圧供給線の電圧Ｖ１を電圧Ｖ３に、前記選択ビット電圧供給線の電圧Ｖ０を電圧Ｖ２に、それぞれ実質的に同時に切り換える信号を出力することを特徴とする強誘電体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、強誘電体記憶装置に関する。
【０００２】
【背景技術】
強誘電体記憶装置として、各セルにトランジスタおよびキャパシタ（強誘電体を一つずつ配置した１Ｔ／１Ｃセル、あるいは、その各セル毎にさらにリファレンスセルを配置した２Ｔ／２Ｃセルを有するアクティブ型強誘電体メモリが知られている。
【０００３】
しかし、このアクティブ型強誘電体記憶装置は、メモリセルが１個の素子から構成される他の不揮発性記憶装置として知られるフラッシュメモリ、ＥＥＰＲＯＭなどと比較して、メモリ面積が大きくなり、大容量化できない。
【０００４】
大容量化に適した不揮発性記憶装置として、各メモリセルを１個の強誘電体キャパシタとした強誘電体記憶装置がある。（特許文献１参照）
【０００５】
【特許文献１】
特開平９−１１６１０７号公報
【０００６】
【発明が解決しようとする課題】
各メモリセルを１個の強誘電体キャパシタとした強誘電体記憶装置では、非選択メモリセルのデータ保護、高速駆動化など、実用化する上で解決すべき課題が残っており、本発明はそれらを解決することを目的とする。
【０００７】
【課題を解決するための手段】
本発明に係る強誘電体記憶装置は、互いに平行に配設された複数のワード線と、前記複数のワード線と交差して、互いに平行に配設された複数のビット線と、前記複数のワード線および前記複数のビット線の各交点に配置された複数の強誘電体メモリセルと、前記複数のワード線を駆動するワード線駆動部と、前記複数のビット線を駆動するビット線駆動部と、前記ワード線駆動部に接続された選択ワード電圧供給線及び非選択ワード電圧供給線と、前記ビット線駆動部に接続された選択ビット電圧供給線及び非選択ビット電圧供給線と、複数種の電圧を発生する電源回路と、前記電源回路が発生する前記複数種の電圧を、前記選択ワード電圧供給線、前記非選択ワード電圧供給線、前記選択ビット電圧供給線及び前記非選択ビット電圧供給線に選択出力する電圧選択回路と、前記選択ワード電圧供給線での電位変化勾配と前記非選択ビット電圧供給線での電位変化勾配との差と、前記選択ビット線ＳＢＬ電圧供給線での電位変化勾配と前記非選択ワード電圧供給線での電位変化勾配との差のうち、一方の電位変化勾配の差を少なくする電位変化勾配補正部とを有する。前記ワード線駆動部及び前記ビット線駆動部は、前記複数の強誘電体メモリセルのうちの選択メモリセルに、正または負の選択電圧を、残りの非選択メモリセルには非選択電圧を印加する。前記電圧選択回路は、前記選択メモリセルに前記正又は負の選択電圧を印加するいずれの場合も、前記非選択ワード電圧供給線及び前記非選択ビット電圧供給線のうち、前記電位変化勾配補正部にて前記電位変化勾配の差が補正されない側の一方の電位を固定とした。
【０００８】
本発明では、前記電位変化勾配補正部の働きで、選択ワード電圧、非選択ワード電圧、固定電位でない選択ビット電圧または非選択ビット電圧を切り換える過渡期にあっても、非選択メモリセルには過度の電圧が印加されないようにすることができる。これにより、非選択メモリセルに不測の過電圧が印加されることを防止でき、非選択メモリに記憶されているデータを保護することができる。また、接続負荷が大きく充放電速度の遅い非選択ワード電圧供給線および非選択ビット電圧供給線のうち、電位変化勾配補正部にて電位変化勾配の差が補正されない側の一方の電位を固定としている。よって、電位が固定である電圧供給線では、電位変化勾配は生じず、電位変化勾配の差に起因して非選択メモリセルに過電圧が印加されることもない。さらに、固定電位とすることで、メモリアクセススピードを向上させることができる。
【０００９】
本発明の強誘電体記憶装置では、前記電位変化勾配補正部は、前記一方の電位変化勾配の差を、非選択電圧以下に設定できる。よって、各種電圧を切り換える過渡期にあっても、各種電圧が所定値に達した安定時の非選択電圧以下の電圧を非選択メモリセルに印加することができ、それに保持されているデータの劣化を防ぐことができる。
【００１０】
本発明の強誘電体記憶装置では、前記電位変化勾配補正部は、前記選択ワード電圧供給線及び前記選択ビット電圧供給線の一方の電位変化勾配を緩やかにさせることができる。一例として、前記電位変化勾配補正部は、前記選択ワード電圧供給線及び前記選択ビット電圧供給線の一方の配線負荷を増大させることができる。この場合、前記電位変化勾配補正部を、たとえば、抵抗（Ｒ）とコンデンサ（Ｃ）によって構成し、それにより増大する配線負荷により、上記の電位変化勾配を緩やかにすることができる。
【００１１】
他の一例として、前記電位変化勾配補正部は、前記選択ワード電圧供給線及び前記選択ビット電圧供給線の一方に流れる単位時間あたりの電流量を、前記非選択ワード電圧供給線及び前記非選択ビット電圧供給線のうち、前記固定電位でない側に流れる単位時間あたりの電流量に近づくように減少させることができる。この場合、前記電位変化勾配補正部は、たとえば、トランジスタの小さな電流駆動能力を利用することができる。前記電位変化勾配補正部を例えば、そのトランジスタをダイオード接続することによって構成することができる。
【００１２】
なお、前記電位変化勾配補正部によって、非選択ワード電圧供給線および非選択ビット電圧供給線の一方の電位変化勾配を急にさせるものでもよい。この場合、前記非選択ワード電圧供給線および前記非選択ビット電圧供給線のうち、前記固定電位でない側に流れる単位時間あたりの電流量を、前記選択ワード電圧供給線及び前記選択ビット電圧供給線の一方に流れる単位時間あたりの電流量に近づくように増大させればよい。この場合、上記とは逆に、トランジスタの大きな電流駆動能力を利用することができる。こうすると、アクセスタイムをより短縮させることができる。
【００１３】
本発明の強誘電体記憶装置には、複数種の電圧を発生する電源回路と、前記複数種の電圧を前記ワード線駆動部および前記ビット線駆動部に選択出力する電圧選択回路とをさらに設けることができる。この複数種の電圧を前記選択ワード電圧供給線と、選択ビット電圧供給線と、前記非選択ビット電圧供給線及び前記非選択ワード電圧供給線のうち前記固定電位でない側とに切り換え出力するタイミング信号を、前記電圧選択回路に出力する制御回路をさらに設けることができる。
【００１４】
ここで、前記制御回路は、前記選択ワード電圧供給線に選択ワード電圧を供給するタイミングとほぼ同時に、前記選択ビット電圧供給線と、前記非選択ビット電圧供給線及び前記非選択ワード電圧供給線のうち前記固定電位でない側との電位を切り換える信号を出力することができる。この場合、前記電圧選択回路は、前記選択ワード電圧供給線に選択ワード電圧を供給するタイミングとほぼ同時に前記非選択ビット電圧供給線に非選択ビット電圧を供給することができる。この効果としてアクセスタイムの短縮があげられる。
【００１５】
同様に、前記制御回路は、前記選択ビット電圧供給線に選択ビット電圧を供給するタイミングとほぼ同時に、前記選択ワード電圧供給線と、前記非選択ビット電圧供給線及び前記非選択ワード電圧供給線のうち前記固定電位でない側との電位を切り換える信号を出力することができる。この場合、前記電圧選択回路は、前記選択ビット電圧供給線に選択ビット電圧を供給するタイミングとほぼ同時に前記非選択ワード電圧供給線に非選択ワード電圧を供給することができる。この効果としてもアクセスタイムの短縮があげられる。
【００１６】
前記電源回路は、Ｖ０＜Ｖ１＜Ｖ２＜Ｖ３＜Ｖ４の関係を有する５種類の電圧を生成することができる。この場合、前記電圧選択回路は、一例として、前記非選択ワード電圧供給線を電圧Ｖ２に固定とすることができる。そして、前記選択メモリセルに前記正の選択電圧を印加するときは、前記選択ワード電圧供給線に電圧Ｖ４を、前記非選択ビット電圧供給線には電圧Ｖ３を、前記選択ビット電圧供給線には電圧Ｖ１をそれぞれ供給する。前記選択メモリセルに前記負の選択電圧を印加するときは、前記選択ワード電圧供給線に電圧Ｖ０を、前記非選択ビット電圧供給線には電圧Ｖ１を、前記選択ビット電圧供給線には電圧Ｖ３をそれぞれ供給する。
【００１７】
この場合、前記制御回路は、前記選択メモリセルに前記正の選択電圧を印加した後に、前記選択ワード電圧供給線の電圧Ｖ４を電圧Ｖ２に切り換える信号を出力することができる。さらに、その後、制御回路は、前記選択ワード電圧供給線の電圧Ｖ２を電圧Ｖ０に、前記非選択ビット電圧供給線の電圧Ｖ３を電圧Ｖ１に、前記選択ビット電圧供給線の電圧Ｖ１を電圧Ｖ２に、それぞれ実質的に同時に切り換える信号を出力することができる。
【００１８】
前記電圧選択回路は、他の例として、前記非選択ワード電圧供給線に代えて、前記非選択ビット電圧供給線を電圧Ｖ２に固定してもよい。この場合、前記選択メモリセルに前記正の選択電圧を印加するときは、前記選択ワード電圧供給線に電圧Ｖ３を、前記非選択ワード電圧供給線には電圧Ｖ１を、前記選択ビット電圧供給線には電圧Ｖ０をそれぞれ供給する。また、前記選択メモリセルに前記負の選択電圧を印加するときは、前記選択ワード電圧供給線に電圧Ｖ１を、前記非選択ワード電圧供給線には電圧Ｖ３を、前記選択ビット電圧供給線には電圧Ｖ４をそれぞれ供給する。
【００１９】
前記制御回路は、前記選択メモリセルに前記正の選択電圧を印加した後に、前記選択ワード電圧供給線の電圧Ｖ３を電圧Ｖ１に切り換える信号を出力することができる。その後、制御回路は、前記非選択ワード電圧供給線の電圧Ｖ１を電圧Ｖ３に、前記選択ビット電圧供給線の電圧Ｖ０を電圧Ｖ２に、それぞれ実質的に同時に切り換える信号を出力することができる。
【００２０】
【発明の実施の形態】
以下、本発明の一実施形態について、図面を参照して説明する。
【００２１】
＜第一実施形態＞
第一実施形態について、図面を参照して説明する。
【００２２】
（強誘電体記憶装置の基本構成）
図１は、本発明の実施形態に係る強誘電体記憶装置の全体図である。
【００２３】
図１に示す強誘電体記憶装置は、マトリックス状に配設された複数のワード線４０および複数のビット線５０の交点に、強誘電体キャパシタ（メモリセル）３０が複数配置される構造となっている。複数のメモリセル３０の中から特定のメモリセル３０を選択するためには、ワード線４０およびビット線５０を選択すればよい。
【００２４】
コンピューターにおいて１ビットは、２通りの状態を表現できる量と考えることができ、強誘電体記憶装置は、強誘電体キャパシタ３０のヒステリシス現象に現れる２通りの状態を１ビットとして利用した記憶装置である。
【００２５】
ヒステレシス現象について、強誘電体に印加される電圧と強誘電体の分極値との相関を図２に示した。図２の縦軸Ｐ（Ｑ）は、強誘電体の分極値（電荷量）を示し、横軸Ｖは、強誘電体に印加される電圧を表す。図２の曲線は、強誘電体キャパシタ５０に印加される電圧の変化に応じて、強誘電体キャパシタ３０の分極状態が循環する特性を示す。例えば、今Ｂ点の状態（論理値０の記憶状態）またはＤ点の状態（論理値１の記憶状態）にある強誘電体キャパシタ５０に正の選択電圧Ｖｄｄを印加すると、分極状態はＡ点に移る（論理値０，１の読み出し）。印加される電圧が０になると、Ｂ点に移行する。つまり、元々Ｄ点にあった分極状態も、Ａ点を経由してＢ点に移行する。その後、さらに強誘電体キャパシタ５０に負の選択電圧（−Ｖｄｄ）を印加すると状態はＣ点に移る。（論理値１の書き込み）。印加される電圧が０になると、今度は、Ｄ点に状態が移る（論理値１の記憶状態）。
【００２６】
ここで、Ｂ点またはＤ点の分極状態にある強誘電体キャパシタ３０に非選択電圧（±Ｖｄｄ／３）を印加したとする。その後印加される電圧が０になると、状態は、元のＢ点またはＤ点に戻るのである。これは、ある強誘電体キャパシタ５０の選択時に、非選択の強誘電体キャパシタ５０に非選択電圧（±Ｖｄｄ／３）が印加されても、記憶状態は維持されることを示す。
【００２７】
次に、強誘電体記憶装置のデータの読み書きを説明する。まず、データ書き込み時には、“０”データ書き込み及び“１”データ書き込みを要する。強誘電体キャパシタ３０の特性上、“０”データを書き込むときと“１”データを書き込む時とでは、電圧の印加方向の反転が必要であるので、“０”データ書き込み及び“１”データ書き込みの２工程を要する。
【００２８】
また、この強誘電体記憶装置は、破壊読み出し方式なので、読み出し後に再書き込み作業が必要である。よって、データ読み出し時は、読み出し・再書き込みの２工程を要する。最初の読み出し工程は、“０”データ書き込みと同じ印加方向に電圧を印加することで、強誘電体キャパシタ３０内の移動電荷量から保持されている状態を読み出す。その後の再書込みは、元々“１”データを記憶していたセルにのみ、“１”データを再書込みしている。
【００２９】
以上のことから、データの読み出しとデータの書き込みのそれぞれにおいて、“０”データ書き込みと、“１”データ書き込みとが必要である。
【００３０】
本明細書において、“０”データ書き込みを「リード」、“１”データ書き込みを「ライト」と定義する。
【００３１】
このように、強誘電体キャパシタを用いたメモリセル３０に対して、印加電圧、印加方向を適切に制御してリード、ライトを実施することで、強誘電体記憶装置は記憶装置として動作する。
【００３２】
（メモリセルアレイの周辺回路の構成）
図１は、本実施形態に係る強誘電体記憶装置のブロック図である。
【００３３】
図１の電源回路４０００は、５種類の電圧Ｖ０〜Ｖ４（Ｖ４＝４Ｖｄｄ／３、Ｖ３＝Ｖｄｄ、Ｖ２＝２Ｖｄｄ／３、Ｖ１＝Ｖｄｄ／３、Ｖ０＝０）を発生し、通常の１／３バイアス駆動法に用いる４種類の電圧Ｖ０〜Ｖ３と比較して、電圧Ｖ４（４Ｖｄｄ／３）が追加されている。本実施形態では、電圧Ｖ４（４Ｖｄｄ／３）を、電源電圧Ｖｄｄを昇圧して生成しているが、これに限定されない。また、電源回路４０００には、５種類の電圧Ｖ０〜Ｖ４を電圧選択回路３０００へ出力するための電圧出力線４１０〜４５０を備えている。
【００３４】
選択ビット電圧供給線２１０および非選択ビット電圧供給線２２０は、ビット線駆動部２０と電圧選択回路３０００とを接続する。選択ワード電圧供給線２３０および非選択ワード電圧供給線２４０は、ワード線駆動部１０と電圧選択回路３０００とを接続する。選択ワード電圧供給線２３０には、電位変化勾配補正部１００が設けられている。本実施形態では、電位変化勾配補正部１００は、選択ワード電圧供給線２３０の電位変化勾配、つまり電位の立ち上がり及び立ち下り勾配を緩やかにして出力している。例えば、図３に示すように電位変化勾配補正部１００にて、容量（Ｃ）と抵抗（Ｒ）を用いて配線負荷を意図的に増やすことで、電位の立ち上がり及び立ち下り勾配を緩やかにする。あるいは、図４に示すように電位変化勾配補正部１００は、トランジスタＴＲの小さな電流供給能力を利用して、印加電圧に基づく時間あたりの電流量を少なくし、選択ワード電圧供給線２３０の充電時の電流変化の勾配を緩やかにすることも可能である。
【００３５】
電圧選択回路３０００は、制御回路５１０からの信号に従って、５種類の電圧Ｖ０〜Ｖ４の中から選ばれた４種類の電圧を選択して、選択ビット電圧供給線２１０，非選択ビット電圧供給線２２０，選択ワード電圧供給線２３０に出力し、さらに非選択ワード電圧供給線２４０には、電圧Ｖ２（２Ｖｄｄ／３）を固定出力する。
【００３６】
ワード線駆動部１０およびビット線駆動部２０は、複数のメモリセル３０のそれぞれに接続される各電圧供給線２１０〜２４０を切り換えて、ワード線４０及びビット線５０に接続する。
【００３７】
（リードとライト）
次に、リード（０書き込み）およびライト（１書き込み）の動作を説明する。図５にリード時のメモリセル３０に印加される電圧を、図６にライト時のメモリセル３０に印加される電圧をそれぞれ示した。
【００３８】
図５及び図６の選択メモリセル３０ａは、リードまたはライトの対象となるメモリセル３０である。図５及び図６の符号ＳＢＬは選択ビット線ＳＢＬを、符号ＵＳＢＬは非選択ビット線ＵＳＢＬを、符号ＳＷＬは選択ワード線ＳＷＬを、符号ＵＳＷＬは非選択ワード線ＵＳＷＬを、それぞれ表す。以下、すべての図面において、符号ＳＢＬ、ＵＳＢＬ、ＳＷＬおよびＵＳＷＬは同様の意味を表すこととする。
【００３９】
図５のリード時には、選択メモリセル３０ａには、選択ワード電圧供給線２３０の電圧Ｖ４（４Ｖｄｄ／３）および選択ビット電圧供給線２１０から電圧Ｖ１（Ｖｄｄ／３）が供給され、正の選択電圧（Ｖｄｄ）が印加される。よって、図２に示すように“０”書き込みが実施されてデータが読み出される。
【００４０】
図６のライト時には、選択メモリセル３０ａには、選択ワード電圧供給線２３０の電圧Ｖ０（０Ｖ）および選択ビット電圧供給線２１０から電圧Ｖ３（Ｖｄｄ）が供給され、負の選択電圧（−Ｖｄｄ）が印加される。よって、図２に示すように“１”書き込みが実施されてデータが書き込まれる。
【００４１】
図５及び図６の非選択メモリセル３０ｂはリード及びライトの対象とならない残りの複数のメモリセル３０を表す。図５及び図６のいずれでも、非選択メモリセル３０ｂには、非選択電圧（±Ｖｄｄ／３）が印加される。
【００４２】
ここで注目すべきは、本実施形態では、図５のリード時及びそれに引き続き実施される図６のライト時のいずれの場合も、非選択ワード線ＵＳＷＬは電圧Ｖ２（２Ｖｄｄ／３）にて固定されている。よって、非選択ワード線ＵＳＷＬに接続される非選択ワード電圧供給線２４０の電圧を、リード時からライト時に亘って固定できる。
【００４３】
（電位変化勾配補正部の動作）
本実施形態にて、電位変化勾配補正部１００を設けた理由は下記の通りである。選択ビット電圧供給線２１０及び選択ワード電圧供給線２３０に接続される負荷は、非選択ビット電圧供給線２２０及び非選択ワード電圧供給線２３０に接続される負荷よりも格段に小さい。そのため、選択ビット電圧供給線２１０及び選択ワード電圧供給線２３０での電位変化勾配は、非選択ビット電圧供給線２２０及び非選択ワード電圧供給線２３０での電位変化勾配よりも急となる。このような各電圧供給線２１０〜２４０での電位変化勾配の相違を少なくするために、電位変化勾配補正部１００が設けられている。
【００４４】
より詳しくは、選択ビット電圧供給線２１０及び選択ワード電圧供給線に接続される選択ワード線ＳＷＬ及び選択ビット線ＳＢＬの数と、それらに接続される選択メモリセル３０ａの数とは比較的少数である。これに対して、非選択ビット電圧供給線２２０及び非選択ワード電圧供給線２３０に接続される非選択ワード線ＵＳＷＬ及び非選択ビット線ＵＳＢＬの数と、それらに接続される非選択メモリセル３０ｂの数とは、圧倒的に多数である。よって、非選択ビット電圧供給線２１０及び非選択ワード電圧供給線２３０に接続される負荷が大きく、非選択ワード線ＵＳＷＬ及び非選択ビット線ＵＳＢＬでの電位の立ち上がり及び立下り勾配が緩やかになるのである。
【００４５】
電位変化勾配補正部１００が設けられない比較例にて生ずる問題を、図７及び図８を参照して説明する。たとえば、リード期間中において、選択ワード線ＳＷＬおよび非選択ビット線ＵＳＢＬに電圧を同じタイミングで印加したのが図７である。図７によると、選択ワード線ＳＷＬと非選択ビット線ＵＳＢＬとの電圧差Ｖｄｅｆ１が、非選択電圧（Ｖｄｄ／３）を一時的に越えてしまう。同様に、ライト期間中において、選択ビット線ＳＢＬおよび非選択ワード線ＵＳＷＬに電圧を同じタイミングで印加したのが図８である。図８によると、選択ビット線ＳＢＬおよび非選択ワード線ＵＳＷＬの電圧差Ｖｄｅｆ２は一時的に非選択電圧を超えてしまう。この電圧の立ち上がり勾配の違いは、配線容量の違いによるものである。
【００４６】
図７及び図８において、電位変化過程において非選択電圧を越えた電圧は、非選択メモリセルに印加されてしまう。この非選択メモリセルへの過電圧の印加は、記憶データのディスターブを助長し、好ましくない。
【００４７】
本実施形態では、電位変化勾配補正部１００が設けられているので、上記のような比較例において生ずる問題を回避できる。つまり、本実施形態では、同じタイミングで、例えば選択ワード線ＳＷＬおよび非選択ビット線ＵＳＢＬに電圧を印加しても、選択ワード線ＳＷＬと非選択ビット線ＵＳＢＬとの電圧差が非選択電圧（Ｖｄｄ／３）を越えてしまうことがない。
【００４８】
次に、リード時およびライト時の電位変化勾配補正部１００の働きを説明する。図９は本実施形態におけるリード時の選択ワード線ＳＷＬと非選択ビット線ＵＳＢＬの電圧変化を表した波形図である。図９によると、選択ワード線ＳＷＬと非選択ビット線ＵＳＢＬとの電圧差Ｖｄｅｆ３は非選択電圧（Ｖｄｄ／３）を越えることがない。これは、本来配線負荷の小さかった選択ワード線ＳＷＬに対して電位変化勾配補正部１００が働き、選択ワード線ＳＷＬの電圧の立ち上がりを緩やかにしたためである。図１０は、本実施形態におけるライト時の選択ビット線ＳＢＬと非選択ワード線ＵＳＷＬの電圧変化を表した波形図である。選択ビット線ＳＢＬと非選択ワード線ＵＳＷＬとの電圧差Ｖｄｅｆ４は、非選択ワード線ＵＳＷＬが固定電位なので、非選択電圧（Ｖｄｄ／３）を越えることがない。つまり、本実施形態では選択ワード電圧供給線２３０にのみ、電位変化勾配補正部１００を設ければよい。
【００４９】
（制御回路および電圧選択回路）
図１１に制御回路５１０の論理回路図の一例を示した。制御回路５１０は、２つの遅延回路５１１、５１２を有する。各遅延回路５１１、５１２はそれぞれ、図１２に示す複数個のインバータＩＮＶから成り、図１７に示す一定の遅延時間Ｔ１〜Ｔ２を作り出すものである。
【００５０】
選択メモリセルにアクセスしたときに出力されるｔｒｉｇ信号が、図１１の制御回路５１０に入力されると、遅延回路５１１、５１２の働きにより、各電圧供給線２１０〜２４０の出力電圧を制御する信号ＳＷ４，ＳＢ１，ＵＢ３，ＳＷ０，ＵＢ１が、電圧選択回路３０００へ順次送られる。電圧選択回路３０００は、受け取った信号をもとに、各電圧供給線２１０〜２４０に出力する電圧を決定する。さらに電圧選択回路３０００には、受け取った信号を処理するためのスイッチ回路が各電圧供給線２１０〜２４０毎に設けられている。設けられている各スイッチ回路をそれぞれ示したのが図１３、図１４、図１５である。
【００５１】
選択ワード電圧供給線２３０には図１３の電源スイッチ回路３５０が設けられている。選択ビット電圧供給線２１０には図１４の電源スイッチ回路３６０が設けられている。非選択ビット電圧供給線２２０には図１５の電源スイッチ回路３７０設けられている。本実施形態の特徴として、非選択ワード電圧供給線２４０には一定の電圧が供給されるので、電源スイッチ回路は不要である。なお、図１４のパルス回路３３１の等価回路を図１６に示した。
【００５２】
図１３の入力１０に図１１の信号ＳＷ４が入力されると、選択ワード電圧供給線２３０には、電圧Ｖ４（４Ｖｄｄ／３）が出力される。また、図１３の入力１１に図１１の信号ＳＷ０が入力されると、選択ワード電圧供給線２３０には、電圧Ｖ０（０）が出力される。さらに、図１３の入力１０および入力１１に信号が入力されないときは、選択ワード電圧供給線２３０には、電圧Ｖ２（２Ｖｄｄ／３）が出力される。
【００５３】
図１４の入力１２に図１１の信号ＳＢ３が入力されると、選択ビット電圧供給線２１０には、電圧Ｖ３（Ｖｄｄ）が出力される。また、図１４の入力１３に図１１の信号ＳＢ１が入力されると、図１４のパルス回路３３１によって、選択ビット電圧供給線２１０には一時的に電圧Ｖ１（Ｖｄｄ／３）が出力される。さらに、図１４の入力１２および入力１３に信号が入力されないときは、選択ビット電圧供給線２１０には、電圧Ｖ２（２Ｖｄｄ／３）が出力される。
【００５４】
図１５の入力１４に図１１の信号ＵＢ３が入力されると非選択ビット電圧供給線２２０には、電圧Ｖ３（Ｖｄｄ）が出力される。また、図１５の入力１５に図１１の信号ＵＢ１が入力されると非選択ビット電圧供給線２２０には、電圧Ｖ１（Ｖｄｄ／３）が出力される。さらに図１５の入力１４および入力１５に信号が入力されないときは、非選択ビット電圧供給線２２０には、電圧（２Ｖｄｄ／３）が出力される。
【００５５】
図１１の制御回路５１０から出力される各信号（ＳＷ４、ＳＷ０、ＳＢ３、ＳＢ１、ＵＢ３、ＵＢ１）のタイミングチャートと電圧選択回路３０００が各電圧供給線２１０〜２４０へ出力する電圧の波形図を同時系列に示したものが、図１７である。図１７において、符号ｔ０〜ｔ２はタイミングを表す。
【００５６】
図１７によると、タイミングｔ０の時に図１１の制御回路５１０にｔｒｉｇ信号が入力されると、同時に、各信号ＳＷ４、ＳＢ１、ＵＢ３が立ち上がる。このとき、選択ビット電圧供給線２１０を介して選択ビット線ＳＢＬには電圧Ｖ１（Ｖｄｄ／３）が供給され、非選択ビット電圧供給線２２０を介して非選択ビット線ＵＳＢＬには電圧Ｖ３（Ｖｄｄ）が供給される。また、選択ワード電圧供給線２３０を介して選択ワード線ＳＷＬに電圧Ｖ４（４Ｖｄｄ／３）が供給される。
【００５７】
次に、タイミングｔ１の時に信号ＳＷ４が立ち上がり、そしてタイミングｔ２の時に信号ＳＷ４が立ち下がり、電源スイッチ回路３５０に信号が入力されていない状態になると同時に、選択ワード電圧供給線２３０を介して選択ワード線ＳＷＬに電圧Ｖ２（２Ｖｄｄ／３）が供給される。タイミングｔ０−ｔ１間の時間間隔Ｔ１にて、図５に示すように、選択メモリセル３０ａに正の選択電圧（Ｖｄｄ）が印加され、リード（“０”書き込み）が実施される。タイミングｔ０からタイミングｔ１までの期間Ｔ１が、リード動作期間である。
【００５８】
次の時間間隔Ｔ２の期間での電圧変更に特徴がある。タイミングｔ１にて各信号ＳＷ４、ＳＢ１、ＵＢ３が立ち下がり、同時に各信号ＳＷ０、ＳＢ３、ＵＢ１が立ち上がる。このとき、選択ワード電圧供給線２３０を介して選択ワード線ＳＷＬには電圧Ｖ０（０）が供給され、選択ビット電圧供給線２１０を介して選択ビット線ＳＢＬには電圧Ｖ３（Ｖｄｄ）が供給され、非選択ビット電圧供給線２２０を介して非選択ビット線ＵＳＢＬには電圧Ｖ１（Ｖｄｄ／３）が出力される。
【００５９】
このように、本実施形態では、図１７に示すように、時間間隔Ｔ２の期間で、選択ワード線ＳＷＬ及び非選択ビット線ＵＳＢＬの電圧の立下げと、選択ビット線ＳＢＬの電圧の立ち上げとを同時に実施している。
【００６０】
次に、タイミングｔ２の時に、各信号ＳＷ０、ＳＢ３、ＵＢ１が立ち下がる。これによって、選択ワード線ＳＷＬ、選択ビット線ＳＢＬ、非選択ビット線ＵＳＢＬには、電圧（２Ｖｄｄ／３）が供給される。タイミングｔ１からタイミングｔ２のまでの期間Ｔ２がライト動作を表す。
【００６１】
（実施形態と比較例との対比）
本実施形態の効果を説明するためにまず比較例を説明する。
【００６２】
図１８は比較例のブロック図である。図１８のメモリセルアレイ９０については、本実施形態の図１と同等である。
【００６３】
本実施形態の電源回路４０００の代わりに、比較例では、電源回路４００が用いられている。図１８の電源回路４００は、４種類の電圧（Ｖｄｄ、２Ｖｄｄ／３、Ｖｄｄ／３、０）を発生する。また、電源回路４００には、電圧選択回路３００へ複数の電圧を出力するための各電圧出力線４１０〜４４０を備えている。
【００６４】
電源回路４００から出力された複数の電圧を、電圧選択回路３００は、各電圧供給線２１０〜２４０へ選択出力する。本実施形態には電位変化勾配補正部１００が選択ワード電圧供給線２３０に設けられていたが、比較例では設けられていない。
【００６５】
図１９に、比較例の制御回路５００を示した。図１９中の遅延回路５０１〜５０７は、図１２で示されている複数個のインバータＩＮＶを有している。図１９のトリガ信号ｔｒｉｇが制御回路５００に入力されると、遅延回路５０１〜５０７の働きにより各電圧供給線２１０〜２４０の出力電圧を制御する信号（信号ＳＷ３、ＳＢ０、ＵＢ２、ＳＢ３、ＳＷ０、ＵＷ２）が電圧選択回路３００へ順次送られる。電圧選択回路３００は、受け取った信号をもとに、各電圧供給線２１０〜２４０に出力する電圧を決定する。なお、受け取った信号を処理するための各スイッチ回路３１０〜３４０が各電圧供給線２１０〜２４０に設けられている。各スイッチ回路３１０〜３４０を図２０〜図２３にそれぞれ示した。制御回路５００の働きで、図２４のような電圧印加波形図が得られる。
【００６６】
図２４は、比較例の選択ワード線ＳＷＬ、非選択ワード線ＵＳＷＬ、選択ビット線ＳＢＬおよび非選択ビット線ＵＳＢＬへの電圧印加波形図を示した図である。また、図７の制御回路５００から出力される各信号のタイミングチャートを前述の電圧印加波形図と同時系列に図２４に示した。
【００６７】
図２４の時間間隔Ｔ１〜７はそれぞれ、図１９の遅延回路５０１〜５０７によって作り出される時間間隔である。また、図２４のリード期間（時間間隔Ｔ１〜Ｔ３）は、選択メモリセルにリード（“０”書き込み）を行っている間の期間を表し、同様に図２４のライト期間（時間間隔Ｔ５〜Ｔ７）は、選択メモリセルにライト（“１”書き込み）を行っている間の期間を表す。
【００６８】
図２４によると、リード期間中、選択ビット線ＳＢＬおよび非選択ビット線ＵＳＢＬに電圧が印加されるタイミングと、選択ワード線ＳＷＬに電圧Ｖｄｄが供給され始めるタイミングには、時間間隔Ｔ１の分だけ時間的ずれがある。同様に、ライト期間中にも、選択ワード線ＳＷＬおよび非選択ワード線ＵＳＷＬに電圧が印加されるタイミングと、選択ビット線ＳＢＬに電圧Ｖｄｄが供給され始めるタイミングに、時間間隔Ｔ５の分だけ時間的ずれがある。電圧の立ち上がり勾配の違いを考慮する必要があるため、これらのような時間間隔が設けられている。
【００６９】
このようなことから、非選択メモリセルに対して非選択電圧以上の電圧が印加されてしまうことがないようにするために、選択ワード線ＳＷＬおよび複数のビット線５０または、選択ビット線ＳＢＬおよび複数のワード線４０には図２４のように電圧印加タイミングのタイムラグ、つまり時間間隔Ｔ１またはＴ５が設けられているのである。さらに、同様の理由から電圧の立ち下がり勾配の違いも考慮して、時間間隔Ｔ３、Ｔ７が設けられている。
【００７０】
また、図２４によると、リード期間とライト期間の間には、時間間隔Ｔ４が設けられている。この時間間隔Ｔ４は、非選択ワード線ＵＳＷＬおよび非選択ビット線ＵＳＢＬ（以下、これらを非選択系と呼ぶ）の電圧値が安定するまでの待機期間である。そもそも、非選択系は配線容量が大きいので、このような時間間隔Ｔ４が必要なのである。
【００７１】
本実施形態において、選択ワード線ＳＷＬ、非選択ワード線ＵＳＷＬ、選択ビット線ＳＢＬおよび非選択ビット線ＵＳＢＬについての電圧関係をわかりやすくするために、図１７を重ねた図が図２５である。
【００７２】
比較例の図２４と本実施形態の図２５を比較すると、メモリアクセス時間に大幅な違いがある。ここで言うメモリアクセス時間とは、メモリセル３０に対してリード、ライトが完了するまでに要する時間である。つまり、本実施形態を用いると、メモリアクセススピードの向上が図れるのである。
【００７３】
図２５の符号Ｖｄｅｆ５は選択ワード線ＳＷＬの電圧値と非選択ビット線ＵＳＢＬの電圧値との差を、符号Ｖｄｅｆ６は選択ビット線ＳＢＬと非選択ワード線ＵＳＷＬとの電圧差を、それぞれ表している。図１に示されている電位変化勾配補正部１００によって、選択ワード線ＳＷＬの電圧立ち上がりが調整されるので、電圧差Ｖｄｅｆ５は電圧（Ｖｄｄ／３）を越えることがない。一方、電圧差Ｖｄｅｆ６については、非選択ワードＵＳＷＬは、電圧Ｖ２（２Ｖｄｄ／３）で固定であるので、電圧（Ｖｄｄ／３）を越えることがない。
【００７４】
このことから、比較例では必要不可欠だった時間間隔Ｔ１、Ｔ３、Ｔ５およびＴ６を本実施形態では、排除できる。また、比較例では、非選択ビット電圧供給線２２０および非選択ワード電圧供給線２４０の電圧を、リード、ライトの度に切換える必要がある。そのため、図２４に示されている時間間隔Ｔ４が必要である。ところが、図２５の波形図からわかるように、本実施形態では非選択ワード線ＵＳＷＬは、リード・ライトの一連の動作を通して電圧値が常に（２Ｖｄｄ／３）に固定されている。つまり、非選択ワード電圧供給線２４０の出力電圧をリード、ライトの度に切換えるという作業が、不要になる。よって、本実施形態では、比較例に必要不可欠であった時間間隔Ｔ４を省略できるのである。また、電位変化勾配補正部１００の設置と非選択ワード電圧供給線２４０の電圧を固定することを組み合わせることの相乗効果として、電位変化勾配補正部１００を設ける場所も選択ワード電圧供給線２３０の一つだけですむ。
【００７５】
＜第二実施形態＞
以下、第二実施形態について、図面を参照して説明する。
【００７６】
（強誘電体記憶装置の基本構成）
図２６は、本実施形態に係る強誘電体記憶装置のブロック図である。
【００７７】
図２６において、第一実施形態との相違点は、電位変化勾配補正部１００の設置場所である。本実施形態では、電位変化勾配補正部１００は、選択ビット電圧供給線２１０に設けられている。また、電圧選択回路３０００の代わりに、本実施形態では、電圧選択回路３１００を用いている。電圧選択回路３１００は、電源スイッチ回路３７５、３８５、３９５を有する。それ以外の基本構成は、第一実施形態と同様である。
【００７８】
（リードとライト）
図２７に本実施形態のリード時の電圧印加状態を示した。なお、図中の符号は、図５と同様である。図２７によると、選択ワード線ＳＷＬには電圧Ｖｄｄが供給され、非選択ワード線ＵＳＷＬには電圧（Ｖｄｄ／３）が供給される。また、選択ビット線ＳＢＬには電圧０が供給される。そして、非選択ビット線ＵＳＢＬには、電圧（２Ｖｄｄ／３）が供給される。
【００７９】
図２８に本実施形態のライト時の電圧印加状態を示した。なお、図中の符号は図５と同様である。図２８によると、選択ワード線ＳＷＬには電圧（Ｖｄｄ／３）が供給され、非選択ワード線ＵＳＷＬには電圧Ｖｄｄが供給される。また、選択ビット線ＳＢＬには電圧（４Ｖｄｄ／３）が供給される。そして、非選択ビット線ＵＳＢＬには、電圧（２Ｖｄｄ／３）が供給される。
【００８０】
各ワード線４０および各ビット線５０に印加される電圧が本実施形態と第一実施形態では異なる。また、第一実施形態では、非選択ワード電圧供給線２４０の電圧を（２Ｖｄｄ／３）に固定してあるが、本実施形態では非選択ビット電圧供給線２２０の電圧を（２Ｖｄｄ／３）に固定してある。しかし、図２７、図２８からわかるように、選択メモリセルに印加される電圧および非選択メモリセルに印加される電圧については、本実施形態と第一実施形態とでは同様である。
【００８１】
（制御回路及び電圧選択回路）
図２９に制御回路５２０の論理回路図を示した。
【００８２】
この制御回路５２０は、電圧選択回路３１００の選択出力する電圧を制御する回路である。制御回路５２０は遅延回路５２１および５２２を有する。制御回路５２０からの各信号（ＳＷ３、ＵＷ１、ＳＢ０、ＳＷ１、ＵＷ３、ＳＢ４）は、図２６の電圧選択回路３１００内の各電源スイッチ回路３７５、３８５、３９５に流れる。各信号（ＳＷ３、ＵＷ１、ＳＢ０、ＳＷ１、ＵＷ３、ＳＢ４）と各電源スイッチ回路３７５、３８５、３９５との対応関係を以下に示す。
【００８３】
電源スイッチ回路３７５を図３０に、電源スイッチ回路３８５を図３１に、電源スイッチ回路３９５を図３２にそれぞれ示した。
【００８４】
図３０の電源スイッチ回路３７５は、選択ワード電圧供給線２３０へ出力する電圧を切換える。具体的には、電源スイッチ回路３７５の入力２１に制御回路５２０の信号ＳＷ３が入力されると、電源スイッチ回路３７５は選択ワード電圧供給線２３０に電圧Ｖｄｄを出力する。また、入力２２に制御回路５２０の信号ＳＷ１が入力されると、電源スイッチ回路３７５は選択ワード電圧供給線２３０に電圧（Ｖｄｄ／３）を出力する。さらに、入力２１および入力２２に信号が入力されない状態の時は、電源スイッチ回路３７５は選択ワード電圧供給線２３０に電圧（２Ｖｄｄ／３）を出力する。なお、図３０のパルス回路３３１は、比較例の図１６に示されているものと同等である。
【００８５】
図３１の電源スイッチ回路３８５は、非選択ワード電圧供給線２４０へ出力する電圧を切換える。具体的には、電源スイッチ回路３８５の入力２３に制御回路５２０の信号ＵＷ３が入力されると、電源スイッチ回路３８５は非選択ワード電圧供給線２４０に電圧Ｖｄｄを出力する。また、入力２４に制御回路５２０の信号ＵＷ１が入力されると、電源スイッチ回路３８５は非選択ワード電圧供給線２４０に電圧（Ｖｄｄ／３）を出力する。さらに、入力２３および入力２４に信号が入力されていない状態の時は、電源スイッチ回路３８５は非選択ワード電圧供給線２４０に電圧（２Ｖｄｄ／３）を出力する。
【００８６】
図３２の電源スイッチ回路３９５は、選択ビット電圧供給線２１０へ出力する電圧を切換える。具体的には、電源スイッチ回路３９５の入力２５に制御回路５２０の信号ＳＢ４が入力されると、電源スイッチ回路３９５は選択ビット電圧供給線２１０に電圧（４Ｖｄｄ／３）を出力する。また、入力２６に制御回路５２０の信号ＳＢ０が入力されると、電源スイッチ回路３９５は選択ビット電圧供給線２１０に電圧０を出力する。さらに、入力２５および入力２６に信号が入力されていない状態の時は、電源スイッチ回路３９５は選択ビット電圧供給線２１０に電圧（２Ｖｄｄ／３）を出力する。
（実施形態と比較例との対比）
制御回路５２０および電源スイッチ回路３７５〜３９５の動作による各ワード線４０および各ビット線５０の電圧波形図を図３３に示した。
【００８７】
図中の符号については、図１７と同様である。本実施形態では、非選択ビット線ＵＳＢＬの電圧が（２Ｖｄｄ／３）に固定されている。
【００８８】
図３３の電圧印加波形を重ねた図が図３４である。
【００８９】
図中の符号は図２５と同様である。符号Ｖｄｅｆ７は選択ビット線ＳＢＬと非選択ワード線ＵＳＷＬとの電圧差を、符号Ｖｄｅｆ８は選択ワード線ＳＷＬと非選択ビット線ＵＳＢＬとの電圧差を、それぞれ表している。本実施形態では、電位変化勾配補正部１００が選択ビット電圧供給線２１０に設けられているので、電圧差Ｖｄｅｆ７は電圧（Ｖｄｄ／３）以下に保たれる。さらに電圧差Ｖｄｅｆ８は、非選択ビット線ＵＳＢＬが固定電位なので、電圧（Ｖｄｄ／３）以下に保たれる。また、非選択ビット線ＵＳＢＬの電圧を固定して、比較例で必要だった時間間隔Ｔ４の省略を図っている。つまり、第１実施形態と第２実施形態によると、時間間隔Ｔ４を省略するためには、非選択ビット線ＵＳＢＬの電圧または非選択ワード線ＵＳＷＬの電圧のどちらか片方を固定すればいいのである。また非選択ビット線ＵＳＢＬの電圧を固定しているので、電位変化勾配補正部１００は選択ビット電圧供給線２１０にのみ設ければよい。以上のことから、第２実施形態においても第１実施形態と同様の効果が発揮される。
【００９０】
以上のようにして、強誘電体記憶装置に係る本実施形態は、メモリアクセス時間の短縮を実現するのである。
【００９１】
なお、本発明は上述した実施形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。
【図面の簡単な説明】
【図１】第一実施形態に係る強誘電体記憶装置のブロック図である。
【図２】強誘電体のヒステレシス現象を示す図である。
【図３】電位変化勾配補正部の一例を示す回路図である。
【図４】電位変化勾配補正部の一例を示す回路図である。
【図５】第一実施形態に係る強誘電体記憶装置のリード動作時の電圧印加状態を示す図である。
【図６】第一実施形態に係る強誘電体記憶装置のライト動作時の電圧印加状態を示す図である。
【図７】選択ワード線と非選択ビット線の電圧立ち上がり勾配を比較した図である。
【図８】選択ビット線と非選択ワード線の電圧立ち上がり勾配を比較した図である。
【図９】選択ワード線と非選択ビット線の電圧立ち上がり勾配を比較した図である。
【図１０】非選択ワード線と選択ビット線の電圧立ち上がり勾配を比較した図である。
【図１１】第一実施形態の制御回路を示す図である。
【図１２】遅延回路の構成を表す図である。
【図１３】電源スイッチ回路を示す図である。
【図１４】電源スイッチ回路を示す図である。
【図１５】電源スイッチ回路を示す図である。
【図１６】電源スイッチ回路に用いられるパルス回路を表す図である。
【図１７】第一実施形態の動作を説明するためのタイミングチャートである。
【図１８】比較例の強誘電体記憶装置のブロック図である。
【図１９】比較例の制御回路を示す図である。
【図２０】電源スイッチ回路を示す図である。
【図２１】電源スイッチ回路を示す図である。
【図２２】電源スイッチ回路を示す図である。
【図２３】電源スイッチ回路を示す図である。
【図２４】比較例の動作を説明するためのタイミングチャートである。
【図２５】図１７に示されている４種類の波形を重ねて記載した図である
【図２６】第二実施形態に係る強誘電体記憶装置のブロック図である。
【図２７】第二実施形態に係る強誘電体記憶装置のリード動作時の電圧印加状態を示す図である。
【図２８】第二実施形態に係る強誘電体記憶装置のライト動作時の電圧印加状態を示す図である。
【図２９】第一実施形態の制御回路を示す図である。
【図３０】電源スイッチ回路を示す図である。
【図３１】電源スイッチ回路を示す図である。
【図３２】電源スイッチ回路を示す図である。
【図３３】第二実施形態の動作を説明するためのタイミングチャートである。
【図３４】図３３に示されている４種類の波形を重ねて記載した図である
【符号の説明】
１０  ワード線駆動部、  ２０  ビット線駆動部、  ３０  強誘電体キャパシタ（メモリセル）、  ４０  ワード線、  ５０  ビット線、  ９０  メモリセルアレイ、  １００  電位変化勾配補正部、  ２１０  選択ビット電圧供給線、  ２２０  非選択ビット電圧供給線、  ２３０  選択ワード電圧供給線、  ２４０  非選択ワード電圧供給線、  ３００  電圧選択回路、  ３１０〜３９５  電源スイッチ回路、  ４００  電源回路、  ４１０〜４５０  電圧出力線、  ５００〜５２０  制御回路、  ３０００  電圧選択回路、  ３１００  電圧選択回路、  ４０００  電源回路
【図１】
2004220705.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
2004220705.tif 000029
【図２８】
2004220705.tif 000030
【図２９】
2004220705.tif 000031
【図３０】
2004220705.tif 000032
【図３１】
2004220705.tif 000033
【図３２】
2004220705.tif 000034
【図３３】
2004220705.tif 000035
【図３４】
2004220705.tif 000036
【手続補正書】
【提出日】平成16年2月26日(2004.2.26)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
互いに平行に配設された複数のワード線と、
前記複数のワード線と交差して、互いに平行に配設された複数のビット線と、
前記複数のワード線および前記複数のビット線の各交点に配置された複数の強誘電体メモリセルと、
前記複数のワード線を駆動するワード線駆動部と、
前記複数のビット線を駆動するビット線駆動部と、
前記ワード線駆動部に接続された選択ワード電圧供給線及び非選択ワード電圧供給線と、
前記ビット線駆動部に接続された選択ビット電圧供給線及び非選択ビット電圧供給線と、
複数種の電圧を発生する電源回路と、
前記電源回路が発生する前記複数種の電圧を、前記選択ワード電圧供給線、前記非選択ワード電圧供給線、前記選択ビット電圧供給線及び前記非選択ビット電圧供給線に選択出力する電圧選択回路と、
前記選択ワード電圧供給線での電位変化勾配と前記非選択ビット電圧供給線での電位変化勾配との差と、前記選択ビット電圧供給線での電位変化勾配と前記非選択ワード電圧供給線での電位変化勾配との差とのうち、一方の電位変化勾配の差を少なくする電位変化勾配補正部と、
を有し、
前記ワード線駆動部及び前記ビット線駆動部は、前記複数の強誘電体メモリセルのうちの選択メモリセルに、正または負の選択電圧を、残りの非選択メモリセルには非選択電圧を印加し、
前記電圧選択回路は、前記選択メモリセルに前記正又は負の選択電圧を印加するいずれの場合も、前記非選択ワード電圧供給線及び前記非選択ビット電圧供給線のうち、前記電位変化勾配補正部にて前記電位変化勾配の差が補正されない側の一方の電位を固定としたことを特徴とする強誘電体記憶装置。
【請求項２】
請求項１において、
前記電位変化勾配補正部は、前記一方の電位変化勾配の差を、前記非選択電圧以下に設定することを特徴とする強誘電体記憶装置。
【請求項３】
請求項１または２において、
前記電位変化勾配補正部は、前記選択ワード電圧供給線及び前記選択ビット電圧供給線の一方の電位変化勾配を緩やかにさせることを特徴とする強誘電体記憶装置。
【請求項４】
請求項３において、
前記電位変化勾配補正部は、前記選択ワード電圧供給線及び前記選択ビット電圧供給線の一方の配線負荷を増大させることを特徴とする強誘電体記憶装置。
【請求項５】
請求項３において、
前記電位変化勾配補正部は、前記選択ワード電圧供給線及び前記選択ビット電圧供給線の一方に流れる単位時間あたりの電流量を、前記非選択ワード電圧供給線および前記非選択ビット電圧供給線のうち、固定電位でない側に流れる単位時間あたりの電流量と近づくように減少させることを特徴とする強誘電体記憶装置。
【請求項６】
請求項１または２において、
前記電位変化勾配補正部は、前記非選択ワード電圧供給線及び前記非選択ビット電圧供給線の一方の電位変化勾配を急にさせることを特徴とする強誘電体記憶装置。
【請求項７】
請求項６において、
前記電位変化勾配補正部は、前記非選択ワード電圧供給線及び前記非選択ビット電圧供給線のうち、前記固定電位でない側に流れる単位時間あたりの電流量を、前記選択ワード電圧供給線及び前記選択ビット電圧供給線の一方に流れる単位時間あたりの電流量に近づくように増大させることを特徴とする強誘電体記憶装置。
【請求項８】
請求項１乃至７のいずれかにおいて、
前記複数種の電圧を、前記選択ワード電圧供給線と、前記選択ビット電圧供給線と、非選択ワード電圧供給線及び非選択ビット電圧供給線のうち前記固定電位でない側とに切り換え出力するタイミング信号を、前記電圧選択回路に出力する制御回路をさらに有することを特徴とする強誘電体記憶装置。
【請求項９】
請求項８において、
前記制御回路は、前記選択ワード電圧供給線に選択ワード電圧を供給するタイミングとほぼ同時に、前記選択ビット電圧供給線と、前記非選択ビット電圧供給線及び前記非選択ワード電圧供給線のうち前記固定電位でない側との電位を切り換える信号を出力することを特徴とする強誘電体記憶装置。
【請求項１０】
請求項８において、
前記制御回路は、前記選択ビット電圧供給線に選択ビット電圧を供給するタイミングとほぼ同時に、前記選択ワード電圧供給線と、前記非選択ビット電圧供給線及び前記非選択ワード電圧供給線のうち前記固定電位でない側との電位を切り換える信号を出力することを特徴とする強誘電体記憶装置。
【請求項１１】
請求項１乃至７のいずれかにおいて、
前記電源回路は、Ｖ０＜Ｖ１＜Ｖ２＜Ｖ３＜Ｖ４の関係を有する５種類の電圧を生成し、
前記電圧選択回路は、前記非選択ワード電圧供給線を電圧Ｖ２に固定し、前記選択メモリセルに前記正の選択電圧を印加するときは、前記選択ワード電圧供給線に電圧Ｖ４を、前記非選択ビット電圧供給線には電圧Ｖ３を、前記選択ビット電圧供給線には電圧Ｖ１をそれぞれ供給し、前記選択メモリセルに前記負の選択電圧を印加するときは、前記選択ワード電圧供給線に電圧Ｖ０を、前記非選択ビット電圧供給線には電圧Ｖ１を、前記選択ビット電圧供給線には電圧Ｖ３をそれぞれ供給することを特徴とする強誘電体記憶装置。
【請求項１２】
請求項１１において、
前記複数種の電圧を、前記選択ワード電圧供給線と、選択ビット電圧供給線と、前記非選択ビット電圧供給線及び前記非選択ワード電圧供給線のうち前記固定電位でない側とに切り換え出力するタイミング信号を、前記電圧選択回路に出力する制御回路をさらに有し、
前記制御回路は、前記選択メモリセルに前記正の選択電圧を印加した後に、前記選択ワード電圧供給線の電圧Ｖ４を電圧Ｖ２に切り換える信号を出力し、その後、前記選択ワード電圧供給線の電圧Ｖ２を電圧Ｖ０に、前記非選択ビット電圧供給線の電圧Ｖ３を電圧Ｖ１に、前記選択ビット電圧供給線の電圧Ｖ１を電圧Ｖ２に、それぞれ実質的に同時に切り換える信号を出力することを特徴とする強誘電体記憶装置。
【請求項１３】
請求項１乃至７のいずれかにおいて、
前記電源回路は、Ｖ０＜Ｖ１＜Ｖ２＜Ｖ３＜Ｖ４の関係を有する５種類の電圧を生成し、
前記電圧選択回路は、前記非選択ビット電圧供給線を電圧Ｖ２に固定し、前記選択メモリセルに前記正の選択電圧を印加するときは、前記選択ワード電圧供給線に電圧Ｖ３を、前記非選択ワード電圧供給線には電圧Ｖ１を、前記選択ビット電圧供給線には電圧Ｖ０をそれぞれ供給し、前記選択メモリセルに前記負の選択電圧を印加するときは、前記選択ワード電圧供給線に電圧Ｖ１を、前記非選択ワード電圧供給線には電圧Ｖ３を、前記選択ビット電圧供給線には電圧Ｖ４をそれぞれ供給することを特徴とする強誘電体記憶装置。
【請求項１４】
請求項１３において、
前記複数種の電圧を、前記選択ワード電圧供給線と、選択ビット電圧供給線と、前記非選択ビット電圧供給線及び前記非選択ワード電圧供給線のうち前記固定電位でない側とに切り換え出力するタイミング信号を、前記電圧選択回路に出力する制御回路をさらに有し、
前記制御回路は、前記選択メモリセルに前記正の選択電圧を印加した後に、前記選択ワード電圧供給線の電圧Ｖ３を電圧Ｖ１に切り換える信号を出力し、その後、前記非選択ワード電圧供給線の電圧Ｖ１を電圧Ｖ３に、前記選択ビット電圧供給線の電圧Ｖ０を電圧Ｖ２に、それぞれ実質的に同時に切り換える信号を出力することを特徴とする強誘電体記憶装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００２
【補正方法】変更
【補正の内容】
【０００２】
【背景技術】
強誘電体記憶装置として、各セルにトランジスタおよびキャパシタ（強誘電体）を一つずつ配置した１Ｔ／１Ｃセル、あるいは、その各セル毎にさらにリファレンスセルを配置した２Ｔ／２Ｃセルを有するアクティブ型強誘電体メモリが知られている。


【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正の内容】
【０００７】
【課題を解決するための手段】
本発明に係る強誘電体記憶装置は、互いに平行に配設された複数のワード線と、前記複数のワード線と交差して、互いに平行に配設された複数のビット線と、前記複数のワード線および前記複数のビット線の各交点に配置された複数の強誘電体メモリセルと、前記複数のワード線を駆動するワード線駆動部と、前記複数のビット線を駆動するビット線駆動部と、前記ワード線駆動部に接続された選択ワード電圧供給線及び非選択ワード電圧供給線と、前記ビット線駆動部に接続された選択ビット電圧供給線及び非選択ビット電圧供給線と、複数種の電圧を発生する電源回路と、前記電源回路が発生する前記複数種の電圧を、前記選択ワード電圧供給線、前記非選択ワード電圧供給線、前記選択ビット電圧供給線及び前記非選択ビット電圧供給線に選択出力する電圧選択回路と、前記選択ワード電圧供給線での電位変化勾配と前記非選択ビット電圧供給線での電位変化勾配との差と、前記選択ビット電圧供給線での電位変化勾配と前記非選択ワード電圧供給線での電位変化勾配との差のうち、一方の電位変化勾配の差を少なくする電位変化勾配補正部とを有する。前記ワード線駆動部及び前記ビット線駆動部は、前記複数の強誘電体メモリセルのうちの選択メモリセルに、正または負の選択電圧を、残りの非選択メモリセルには非選択電圧を印加する。前記電圧選択回路は、前記選択メモリセルに前記正又は負の選択電圧を印加するいずれの場合も、前記非選択ワード電圧供給線及び前記非選択ビット電圧供給線のうち、前記電位変化勾配補正部にて前記電位変化勾配の差が補正されない側の一方の電位を固定とした。


【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正の内容】
【００２０】
【発明の実施の形態】
以下、本発明の実施形態について、図面を参照して説明する。


【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】変更
【補正の内容】
【００２５】
ヒステレシス現象について、強誘電体に印加される電圧と強誘電体の分極値との相関を図２に示した。図２の縦軸Ｐ（Ｑ）は、強誘電体の分極値（電荷量）を示し、横軸Ｖは、強誘電体に印加される電圧を表す。図２の曲線は、強誘電体キャパシタ３０に印加される電圧の変化に応じて、強誘電体キャパシタ３０の分極状態が循環する特性を示す。例えば、今Ｂ点の状態（論理値０の記憶状態）またはＤ点の状態（論理値１の記憶状態）にある強誘電体キャパシタ３０に正の選択電圧Ｖｄｄを印加すると、分極状態はＡ点に移る（論理値０，１の読み出し）。印加される電圧が０になると、Ｂ点に移行する。つまり、元々Ｄ点にあった分極状態も、Ａ点を経由してＢ点に移行する。その後、さらに強誘電体キャパシタ３０に負の選択電圧（−Ｖｄｄ）を印加すると状態はＣ点に移る。（論理値１の書き込み）。印加される電圧が０になると、今度は、Ｄ点に状態が移る（論理値１の記憶状態）。


【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００２６
【補正方法】変更
【補正の内容】
【００２６】
ここで、Ｂ点またはＤ点の分極状態にある強誘電体キャパシタ３０に非選択電圧（±Ｖｄｄ／３）を印加したとする。その後印加される電圧が０になると、状態は、元のＢ点またはＤ点に戻るのである。これは、ある強誘電体キャパシタ３０の選択時に、非選択の強誘電体キャパシタ３０に非選択電圧（±Ｖｄｄ／３）が印加されても、記憶状態は維持されることを示す。


【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００３４
【補正方法】変更
【補正の内容】
【００３４】
選択ビット電圧供給線２１０および非選択ビット電圧供給線２２０は、ビット線駆動部２０と電圧選択回路３０００とを接続する。選択ワード電圧供給線２３０および非選択ワード電圧供給線２４０は、ワード線駆動部１と電圧選択回路３０００とを接続する。選択ワード電圧供給線２３０には、電位変化勾配補正部１００が設けられている。本実施形態では、電位変化勾配補正部１００は、選択ワード電圧供給線２３０の電位変化勾配、つまり電位の立ち上がり及び立ち下り勾配を緩やかにして出力している。例えば、図３に示すように電位変化勾配補正部１００にて、容量（Ｃ）と抵抗（Ｒ）を用いて配線負荷を意図的に増やすことで、電位の立ち上がり及び立ち下り勾配を緩やかにする。あるいは、図４に示すように電位変化勾配補正部１００は、トランジスタＴＲの小さな電流供給能力を利用して、印加電圧に基づく時間あたりの電流量を少なくし、選択ワード電圧供給線２３０の充電時の電流変化の勾配を緩やかにすることも可能である。


【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００３５
【補正方法】変更
【補正の内容】
【００３５】
電圧選択回路３０００は、制御回路５１０からの信号に従って、５種類の電圧Ｖ０〜Ｖ４の中から選ばれた３種類の電圧を選択して、選択ビット電圧供給線２１０，非選択ビット電圧供給線２２０，選択ワード電圧供給線２３０に出力し、さらに非選択ワード電圧供給線２４０には、電圧Ｖ２（２Ｖｄｄ／３）を固定出力する。


【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００３６
【補正方法】変更
【補正の内容】
【００３６】
ワード線駆動部１およびビット線駆動部２０は、複数のメモリセル３０のそれぞれに接続される各電圧供給線２１０〜２４０を切り換えて、ワード線４０及びビット線５０に接続する。


【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００４３
【補正方法】変更
【補正の内容】
【００４３】
（電位変化勾配補正部の動作）
本実施形態にて、電位変化勾配補正部１００を設けた理由は下記の通りである。選択ビット電圧供給線２１０及び選択ワード電圧供給線２３０に接続される負荷は、非選択ビット電圧供給線２２０及び非選択ワード電圧供給線２４０に接続される負荷よりも格段に小さい。そのため、選択ビット電圧供給線２１０及び選択ワード電圧供給線２３０での電位変化勾配は、非選択ビット電圧供給線２２０及び非選択ワード電圧供給線２４０での電位変化勾配よりも急となる。このような各電圧供給線２１０〜２４０での電位変化勾配の相違を少なくするために、電位変化勾配補正部１００が設けられている。


【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００４４
【補正方法】変更
【補正の内容】
【００４４】
より詳しくは、選択ビット電圧供給線２１０及び選択ワード電圧供給線２３０に接続される選択ワード線ＳＷＬ及び選択ビット線ＳＢＬの数と、それらに接続される選択メモリセル３０ａの数とは比較的少数である。これに対して、非選択ビット電圧供給線２２０及び非選択ワード電圧供給線２４０に接続される非選択ワード線ＵＳＷＬ及び非選択ビット線ＵＳＢＬの数と、それらに接続される非選択メモリセル３０ｂの数とは、圧倒的に多数である。よって、非選択ビット電圧供給線２２０及び非選択ワード電圧供給線２４０に接続される負荷が大きく、非選択ワード線ＵＳＷＬ及び非選択ビット線ＵＳＢＬでの電位の立ち上がり及び立下り勾配が緩やかになるのである。


【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００５０
【補正方法】変更
【補正の内容】
【００５０】
選択メモリセルにアクセスしたときに出力されるｔｒｉｇ信号が、図１１の制御回路５１０に入力されると、遅延回路５１１、５１２の働きにより、各電圧供給線２１０〜２４０の出力電圧を制御する信号ＳＷ４，ＳＢ１，ＵＢ３，ＳＢ３，ＳＷ０，ＵＢ１が、電圧選択回路３０００へ順次送られる。電圧選択回路３０００は、受け取った信号をもとに、各電圧供給線２１０〜２４０に出力する電圧を決定する。さらに電圧選択回路３０００には、受け取った信号を処理するためのスイッチ回路が各電圧供給線２１０〜２４０毎に設けられている。設けられている各スイッチ回路をそれぞれ示したのが図１３、図１４、図１５である。


【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】００５７
【補正方法】変更
【補正の内容】
【００５７】
次に、タイミングｔ１の時に信号ＳＷ４が立ち下がり、電源スイッチ回路３５０に信号が入力されていない状態になると同時に、選択ワード電圧供給線２３０を介して選択ワード線ＳＷＬに電圧Ｖ２（２Ｖｄｄ／３）が供給される。タイミングｔ０−ｔ１間の時間間隔Ｔ１にて、図５に示すように、選択メモリセル３０ａに正の選択電圧（Ｖｄｄ）が印加され、リード（“０”書き込み）が実施される。タイミングｔ０からタイミングｔ１までの期間Ｔ１が、リード動作期間である。


【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】００６６
【補正方法】変更
【補正の内容】
【００６６】
図２４は、比較例の選択ワード線ＳＷＬ、非選択ワード線ＵＳＷＬ、選択ビット線ＳＢＬおよび非選択ビット線ＵＳＢＬへの電圧印加波形図を示した図である。また、図１８の制御回路５００から出力される各信号のタイミングチャートを前述の電圧印加波形図と同時系列に図２４に示した。


【手続補正１５】
【補正対象書類名】明細書
【補正対象項目名】００７３
【補正方法】変更
【補正の内容】
【００７３】
図２５の符号Ｖｄｅｆ５は選択ワード線ＳＷＬの電圧値と非選択ビット線ＵＳＢＬの電圧値との差を、符号Ｖｄｅｆ６は選択ビット線ＳＢＬと非選択ワード線ＵＳＷＬとの電圧差を、それぞれ表している。図１に示されている電位変化勾配補正部１００によって、選択ワード線ＳＷＬの電圧立ち上がりが調整されるので、電圧差Ｖｄｅｆ５は電圧（Ｖｄｄ／３）を越えることがない。一方、電圧差Ｖｄｅｆ６については、非選択ワード線ＵＳＷＬは、電圧Ｖ２（２Ｖｄｄ／３）で固定であるので、電圧（Ｖｄｄ／３）を越えることがない。


【手続補正１６】
【補正対象書類名】明細書
【補正対象項目名】図２９
【補正方法】変更
【補正の内容】
【図２９】第二実施形態の制御回路を示す図である。


【手続補正１７】
【補正対象書類名】図面
【補正対象項目名】図１
【補正方法】変更
【補正の内容】
【図１】
2004220705.tif 000037
【手続補正１８】
【補正対象書類名】図面
【補正対象項目名】図１８
【補正方法】変更
【補正の内容】
【図１８】
2004220705.tif 000038
【手続補正１９】
【補正対象書類名】図面
【補正対象項目名】図２６
【補正方法】変更
【補正の内容】
【図２６】
2004220705.tif 000039