(57)【要約】【課題】ターナリ内容検索メモリ装置を提供する。【解決手段】本発明によるターナリ内容検索メモリはＮＡＮＤ型マッチライン構造を有する。このようなマッチライン構造は一つの行のＣＡＭセルに貯蔵されたすべてのデータビットが対応する比較データビットと一致する時のみマッチラインが放電／充電されるようにする。ターナリ内容検索メモリセルはメインメモリセル、マスクメモリセル、検出回路、マスク回路及びマッチ回路を含む。検出回路を構成するトランジスタはマッチ回路及びマスク回路を構成するトランジスタと相補的な形態を有するように実現される。【選択図】図５
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【特許請求の範囲】
【請求項１】
行列配列されたセルのアレイを有するターナリ内容検索メモリにおいて、
前記各セルは、
データビット及びそれの相補データビットを記憶するメインメモリセルと、
前記データビット及び前記相補データビットを伝達する一対のビットラインと、
一対の比較ラインと出力ノードを有し、前記メインメモリセルに連結され、前記データビット及び前記相補データビットを対応する比較ラインと比較して前記出力ノードに比較信号を出力する比較回路と、
前記比較回路の出力ノード、マッチ入力ライン及びマッチ出力ラインに連結され、前記比較信号に従って前記マッチ入力ラインを前記マッチ出力ラインに選択的に連結するマッチ回路と、
マスクデータを記憶及び出力するマスクメモリセルと、
前記マッチ回路、前記マッチ入力ライン及び前記マッチ出力ラインに連結され、前記マスクデータに従って前記比較信号をマスクするか、前記マッチ入力ラインを前記マッチ出力ラインに選択的に連結するマスク回路とを含むことを特徴とするターナリ内容検索メモリ。
【請求項２】
前記比較回路は、一対のＰＭＯＳトランジスタを含むことを特徴とする請求項１に記載のターナリ内容検索メモリ。
【請求項３】
前記一対のＰＭＯＳトランジスタは、前記一対の比較ラインにそれぞれ連結され、かつ、前記比較回路の出力ノードに共通に連結されることを特徴とする請求項２に記載のターナリ内容検索メモリ。
【請求項４】
前記マッチ回路と前記マスク回路の各々は、ＮＭＯＳトランジスタを含むことを特徴とする請求項２に記載のターナリ内容検索メモリ。
【請求項５】
前記マッチ回路と前記マスク回路のＮＭＯＳトランジスタは、前記マッチ入力ラインと前記マッチ出力ラインに共通に連結されることを特徴とする請求項４に記載のターナリ内容検索メモリ。
【請求項６】
前記マッチ入力ラインは、前記比較信号からのマッチ表示に従って前記マッチ出力ラインに連結されることを特徴とする請求項１に記載のターナリ内容検索メモリ。
【請求項７】
前記マッチ入力ラインは、前記マスクデータからのマスク条件表示に従って前記マッチ出力ラインに連結されることを特徴とする請求項１に記載のターナリ内容検索メモリ。
【請求項８】
前記マッチ入力ラインは、前記マスク回路を介して前段のセルのマッチ出力ラインに直列連結され、又は、前記マッチ出力ラインは、前記マスク回路を介して同一の行の次段のセルのマッチ入力ラインに直列連結されることを特徴とする請求項１に記載のターナリ内容検索メモリ。
【請求項９】
同一の行の第１セルのマッチ入力ライン及び接地ラインに連結された放電回路と、
プリセット電圧と同一の行の最後のセルのマッチ出力ラインに連結されたプリチャージ回路とをさらに含み、
同一の行のすべてのセルがマッチを出力する場合に、同一の行のすべてのマッチ入力及び出力ラインが接地電圧に十分に放電されることを特徴とする請求項８に記載のターナリ内容検索メモリ。
【請求項１０】
前記比較回路は、一対のＰＭＯＳトランジスタと一対のＮＭＯＳトランジスタとを含み、前記各ＰＭＯＳトランジスタは、対応するＮＭＯＳトランジスタと対応する比較ラインに共通に連結されることを特徴とする請求項１に記載のターナリ内容検索メモリ。
【請求項１１】
前記マッチ回路及び前記マスク回路の各々は、ＮＭＯＳトランジスタを含むことを特徴とする請求項１０に記載のターナリ内容検索メモリ。
【請求項１２】
前記マッチ回路及び前記マスク回路の各々は、ＰＭＯＳトランジスタを含むことを特徴とする請求項１に記載のターナリ内容検索メモリ。
【請求項１３】
前記比較回路は、一対のＮＭＯＳトランジスタを含むことを特徴とする請求項１２に記載のターナリ内容検索メモリ。
【請求項１４】
前記ＰＭＯＳトランジスタは、前記マッチ入力ラインと前記マッチ出力ラインに共通に連結されることを特徴とする請求項１２に記載のターナリ内容検索メモリ。
【請求項１５】
プリセット電圧及び同一の行の第１セルのマッチ入力ラインに連結されるプリチャージ回路と、
同一の行の最後のセルのマッチ出力ライン及び接地に連結された放電回路とをさらに含み、
同一の行のすべてのセルがマッチを出力する場合に、同一の行のすべてのマッチ入力及び出力ラインが前記プリセット電圧に十分に放電されることを特徴とする請求項１２に記載のターナリ内容検索メモリ。
【請求項１６】
前記メインメモリセルと前記マスクメモリセルは、ＳＲＡＭセルであることを特徴とする請求項１に記載のターナリ内容検索メモリ。
【請求項１７】
前記メインメモリセルと前記マスクメモリセルは、ＤＲＡＭセルであることを特徴とする請求項１に記載のターナリ内容検索メモリ。
【請求項１８】
前記メインメモリセルと前記マスクメモリセルは、不揮発性メモリセルであることを特徴とする請求項１に記載のターナリ内容検索メモリ。
【請求項１９】
メインワードラインとマスクワードラインをさらに含むことを特徴とする請求項１に記載のターナリ内容検索メモリ。
【請求項２０】
前記メインワードラインと前記マスクワードラインは連結されることを特徴とする請求項１９に記載のターナリ内容検索メモリ。
【請求項２１】
前記マッチ回路及び前記マスク回路の各々は、ＰＭＯＳトランジスタを含むことを特徴とする請求項１０に記載のターナリ内容検索メモリ。
【請求項２２】
行列配列されたセルのアレイを有する内容検索メモリにおいて、
前記各セルは、
データビット及びそれの相補データビットを記憶するメインメモリセルと、
前記データビット及び前記相補データビットを伝達する一対のビットラインと、
一対の比較ラインと出力ノードを有し、前記メインメモリセルに連結され、前記データビット及び前記相補データビットを対応する比較ラインと比較して前記出力ノードに比較信号を出力する比較回路と、
前記比較回路の出力ノード、マッチ入力ライン及びマッチ出力ラインに連結され、前記比較信号に従って前記マッチ入力ラインを前記マッチ出力ラインに選択的に連結するマッチ回路と、
接地に連結された放電回路と、
プリセット電圧に連結されたプリチャージ回路とを含み、
前記放電回路または前記プリチャージ回路は、同一の行のマッチ入力ライン又は同一の行のマッチ出力ラインに連結され、
同一の行のすべてのセルがマッチを出力する場合に、同一の行のすべてのマッチ入力及び出力ラインがプリチャージされるか、放電されることを特徴とする内容検索メモリ。
【請求項２３】
前記比較回路は一対のＰＭＯＳトランジスタを含み、前記マッチ回路はＮＭＯＳトランジスタを含むことを特徴とする請求項２２に記載の内容検索メモリ。
【請求項２４】
前記比較回路は一対のＮＭＯＳトランジスタを含み、前記マッチ回路はＰＭＯＳトランジスタを含むことを特徴とする請求項２２に記載の内容検索メモリ。
【請求項２５】
前記マッチ回路と前記マッチ入力ライン及び前記マッチ出力ラインに連結され、マスクデータに従って前記比較信号をマスクするか、前記マッチ入力ラインを前記マッチ出力ラインに選択的に連結するマスク回路をさらに含むことを特徴とする請求項２２に記載の内容検索メモリ。
【請求項２６】
前記内容検索メモリに動作モードを提供するメモリコントローラをさらに含むことを特徴とする請求項２２に記載の内容検索メモリ。
【請求項２７】
行列配列されたセルのアレイを有する内容検索メモリにおける内容検索方法において、
データビット及びそれの相補データビットをメインメモリセルに格納する段階と、
前記データビット及び前記相補データビットを対応する比較ラインの信号と比較して比較信号を出力する段階と、
前記比較信号からのマッチ表示に従ってマッチ入力ラインをマッチ出力ラインに選択的に連結してマッチラインを形成する段階と、
同一の行のすべてのメモリセルがマッチされる場合に、前記マッチラインを第１電圧に設定する段階とを含むことを特徴とする内容検索メモリにおける内容検索方法。
【請求項２８】
前記第１電圧は接地電圧であることを特徴とする請求項２７に記載の内容検索メモリにおける内容検索方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、内容検索メモリセル（ｃｏｎｔｅｎｔ　ａｄｄｒｅｓｓａｂｌｅ　ｍｅｍｏｒｙ　ｃｅｌｌ、以下“ＣＡＭセル”という）に関するものであり、さらに具体的には、三つの状態の情報を記憶することができるターナリ（３進法）内容検索メモリセル（ｔｅｒｎａｒｙ　ｃｏｎｔｅｎｔ　ａｄｄｒｅｓｓａｂｌｅ　ｍｅｍｏｒｙ　ｃｅｌｌ、以下“ＴＣＡＭセル”という）に関するものである。
【０００２】
【従来の技術】
ＣＡＭと他のメモリの主要な差のうち一つは、それらが使用される方式である。ＲＡＭ（または、ＲＯＭ）は、自己のメモリアレイ内の特定位置を指定するためにアドレスが提供される。ＲＡＭ（または、ＲＯＭ）は、提供されたアドレスに格納されたデータを出力する。ＣＡＭの場合には、データが提供されると、一致するデータを探すために、全メモリアレイが検索される。ＣＡＭは、検索の結果に従って特定されるアドレスを出力する。
【０００３】
ＣＡＭセルは、バイナリＣＡＭセルとＴＣＡＭセルに分類することができる。バイナリＣＡＭセルは、二つの状態の情報、すなわち、ロジック‘１’状態とロジック‘０’状態を格納する。バイナリＣＡＭセルは、一般的にＲＡＭセルと比較回路を含む。比較回路は、ＲＡＭセルに格納されているデータと比較データとを比較し、両者が一致する時に、マッチラインを所定の状態に駆動する。バイナリＣＡＭセルは、米国特許第４，６４６，２７１号公報に“ＣＯＮＴＥＮＴ　ＡＤＤＲＥＳＳＡＢＬＥ　ＭＥＭＯＲＹ　ＨＡＶＩＮＧ　ＤＵＡＬ　ＡＣＣＥＳＳＭＯＤＥＳ”というタイトルで、米国特許第４，７８０，８４５号公報に“ＨＩＧＨ　ＤＥＮＳＩＴＹ、ＤＹＮＡＭＩＣ，ＣＯＮＴＥＮＴ−ＡＤＤＲＥＳＳＡＢＬＥ　ＭＥＭＯＲＹ　ＣＥＬＬ”というタイトルで、米国特許第５，４９０，１０２号公報に“ＬＯＷ　ＣＡＰＡＣＩＴＡＮＣＥ　ＣＯＮＴＥＮＴ−ＡＤＤＲＥＳＳＡＢＬＥ　ＭＥＭＯＲＹＣＥＬＬ”というタイトルで、そして、米国特許第５，４９５，３８２号公報に“ＣＯＮＴＥＮＴＳ　ＡＤＤＲＥＳＳＡＢＬＥ　ＭＥＭＯＲＹ”というタイトルで各々開示されている。
【０００４】
ＴＣＡＭセルは、三つの状態の情報すなわち、ロジック‘１’状態、ロジック‘０’状態及び’ｄｏｎ’ｔ　ｃａｒｅ状態を格納する。ＴＣＡＭセルは、各ＴＣＡＭセルの地域マスクデータを格納する第２ＲＡＭセルをさらに含む。地域マスクデータは、比較の結果がマッチラインに影響を及ばないように、第１ＲＡＭセルに格納されたデータと比較データとの比較結果を遮断する。一つのワード内のどのようなデータビットが比較動作の際にマスクされるかを決める場合に、ＴＣＡＭセルは、使用者に対して高い融通性を提供する。ＴＣＡＭセルは、米国特許第６，０４４，０５５号公報（ｉｓｓｕｅｄ　ｔｏ　Ｎａｔａｒａｊ　ｅｔ　ａｌ．）に“ＣＯＮＴＥＮＴ　ＡＤＤＲＥＳＳＡＢＬＥ　ＭＥＭＯＲＹ　ＳＴＯＲＡＧＥ　ＤＥＶＩＣＥ”というタイトルで、また、米国特許第６，１５４，３８４号公報（ｉｓｓｕｅｄ　ｔｏ　Ｎａｔａｒａｊ　ｅｔ　ａｌ．）に“ＴＥＲＮＡＲＹ　ＣＯＮＴＥＮＴ　ＡＤＤＲＥＳＳＡＢＬＥ　ＭＥＭＯＲＹ　ＣＥＬＬ”というタイトルで各々開示されている。
【０００５】
図１は一般的なＴＣＡＭセルを示す回路図である。図１に示したＴＣＡＭセルは、二つのＮＭＯＳトランジスタＴ１、Ｔ２と二つのインバータＩＮＶ１、ＩＮＶ２で構成されるメインメモリセル、三つのＮＭＯＳトランジスタＴ３、Ｔ４、Ｔ５で構成される比較回路、ＮＭＯＳトランジスタＴ６で構成されたマスク回路、及び二つのＮＭＯＳトランジスタＴ７、Ｔ８と二つのインバータＩＮＶ３、ＩＮＶ４で構成されたマスクメモリセルを含む。図１に示したＴＣＡＭセルは、メインメモリセルとマスクメモリセルが同一のワードラインに連結されるという点を除いては、３８４’特許の図２に示した構成と同一である。“ＢＬ”と“ＢＬＢ”で表記された信号ラインは、メインメモリセルに格納されるデータを伝達するために使用され、“ＣＬ”と“ＣＬＢ”で表記された信号ラインは、比較データを伝達するのに使用され、“ＭＬ”と“ＭＬＢ”で表記された信号ラインは、マスクメモリセルに格納されるマスクデータを伝達するのに使用される。図示していないが、図１に示したＴＣＡＭセルが行と列のマトリックス形態に配列されることは、この分野の通常の知識を持つ者に自明である。任意の行に属する複数のＴＣＡＭセルに格納された複数のデータビットで一つのワードが構成され、例えば、一つのワードは３２、６４又は１２８個のデータビットで構成されうる。図１において、任意の行に属するＴＣＡＭセル各々のトランジスタＴ５、Ｔ６は、マッチラインＭＡＴＣＨに対してワイヤＯＲロジック（ｗｉｒｅｄ−ＯＲ　ｌｏｇｉｃ）を構成する。
【０００６】
ＴＣＡＭセルの動作を説明すると、次の通りである。メインメモリセルがロジック‘１’状態を格納していると仮定すると、セルノードＣＮ１がロジックハイ状態であるので、トランジスタＴ３はターンオンされ、セルノードＣＮ２がロジックロー状態であるので、トランジスタＴ４はターンオフされる。比較データがロジック‘１’状態であれば、ＣＬラインはロジックハイ状態を有し、ＣＬＢラインはロジックロー状態を有する。トランジスタＴ３がターンオンされるので、ＣＬＢライン上のロジックロー状態がＤＸノードに伝達され、トランジスタＴ５はターンオフされる。トランジスタＴ５がオフされる時に、マッチラインＭＡＴＣＨはプリチャージされた状態に維持される。マッチラインがプリチャージ状態であることは、比較データがメインメモリセルに格納されているデータと一致することを示す。比較データがロジック‘０’状態であれば、ＣＬラインはロジックロー状態を有し、ＣＬＢラインはロジックハイ状態を有する。トランジスタＴ３はＣＬＢライン上のロジックハイ状態をＤＸノードに伝達し、その結果、トランジスタＴ５はターンオンされる。比較結果がマスクデータによって遮断されなければ（すなわち、ＣＮ３がロジックハイ状態）、トランジスタＴ６はターンオンされ、マッチラインＭＡＴＣＨは不一致状態を示すロジックロー状態に放電される。しかし、比較結果がマスクデータによって遮断されれば（すなわち、ＣＮ３がロジックロー状態）、トランジスタＴ６はターンオフされ、マッチラインＭＡＴＣＨはプリチャージ状態を維持する。
【０００７】
メインメモリセルがロジック‘０’状態を格納していると仮定すると、セルノードＣＮ１がロジックロー状態であるので、トランジスタＴ３はターンオフされ、セルノードＣＮ２がロジックハイ状態であるので、トランジスタＴ４はターンオンされる。比較データがロジック‘０’状態であれば、ＣＬラインはロジックロー状態を有し、ＣＬＢラインはロジックハイ状態を有する。この場合は、トランジスタＴ４がターンオンされるので、ＣＬライン上のロジックロー状態がＤＸノードに伝達され、トランジスタＴ５はターンオフされる。トランジスタＴ５がオフされる時に、マッチラインＭＡＴＣＨはプリチャージされた状態に維持される。マッチラインがプリチャージ状態であることは、比較データがメインメモリセルに格納されているデータと一致することを示す。しかし、比較データがロジック‘１’状態であれば、ＣＬラインはロジックハイ状態を有し、ＣＬＢラインはロジックロー状態を有する。トランジスタＴ４は、ＣＬライン上のロジックハイ状態をＤＸノードに伝達し、その結果、トランジスタＴ５はターンオンされる。比較結果がマスクデータによって遮断されなければ（すなわち、ＣＮ３がロジックハイ状態）、トランジスタＴ６はターンオンされ、マッチラインＭＡＴＣＨは不一致状態を示すロジックロー状態に放電される。しかし、比較結果がマスクデータによって遮断されれば（すなわち、ＣＮ３がロジックロー状態）、トランジスタＴ６はターンオフされ、マッチラインＭＡＴＣＨはプリチャージ状態を維持する。
【０００８】
図１に示したＴＣＡＭセルは次のような問題点を有する。
【０００９】
１）図１に示したＴＣＡＭセル構造によると、メインメモリセルに格納されたデータが比較データと一致しない場合に、マッチラインの放電動作が行われる。一致するワードの数より一致しないワードの数が多いので、一致しない多数のワードに対応するマッチラインＭＡＴＣＨのロジック状態が同時に変化する。これは大きな電力が消費されることを意味する。
【００１０】
２）ＤＸノードのロジックハイレベルは、図２に示したように、トランジスタＴ３またはＴ４のしきい値電圧分だけ降下した電圧ＶＣＬＢ−Ｖｔｎ３またはＶＣＬＢ−Ｖｔｎ４（ＶＣＬはＣＬラインの電圧を示し、ＶＣＬＢはＣＬＢラインの電圧を示し、Ｖｔｎ３、Ｖｔｎ４はトランジスタＴ３、Ｔ４のしきい値電圧を各々示す）になる。すなわち、トランジスタＴ５をターンオンさせるためのハイレベルが低くなる。低くなる電圧レベルを補償するためにはゲート幅が大きいサイズのトランジスタＴ５が使用されなければならない。したがって、ハイレベルに対応する電圧レベルの減少は、高密度ＣＡＭを製作する際の障害要因になる。さらに、最悪の場合には、動作電圧が低くなることによって、ＴＣＡＭセルが正常に動作できない。例えば、動作電圧が１．２Ｖであり、ＮＭＯＳトランジスタのしきい値電圧が０．５Ｖであると仮定すると、図３に示したように、ＤＸノードのハイレベルは０．７Ｖになり、これはＮＭＯＳトランジスタＴ５をターンオンさせるために十分に高くはない。したがって、比較結果がマッチラインＭＡＴＣＨに反映されることができない。
【００１１】
３）図１に示したＴＣＡＭセルにおいて、比較結果がマスクされない場合において、トランジスタＴ５は比較データがメインメモリセルに格納されたデータと一致するときにターンオフされ、比較データがメインメモリセルに貯蔵されたデータと一致しないときにターンオンされる。すなわち、比較データがメインメモリセルに格納されたデータと一致するときにマッチラインはプリチャージ状態を維持し、比較データがメインメモリセルに格納されたデータと一致しないときにマッチラインの電荷はトランジスタＴ５、Ｔ６を通じて放電される。そして、一ワードにおける一致しないビットの数によってマッチラインＭＡＴＣＨの放電速度が変化する。例えば、一つのワードのうち一つのビットのみが一致しない場合に一つのＴＣＡＭセルに属するトランジスタＴ５、Ｔ６を通じてマッチラインＭＡＴＣＨの電荷が放電される。ｍビットワードのうちｎ個のビット（ｎはｍより小さい整数）が一致しない場合にｎ個のＴＣＡＭセルに属するトランジスタ（ｎ＊（Ｔ５、Ｔ６））を通じてマッチラインＭＡＴＣＨの電荷が放電される。放電能力によって生じる放電速度の差は各ＴＣＡＭセルのトランジスタＴ５、Ｔ６の大きさを増加させることによって解決することができる。しかし、これは各ＴＣＡＭセルの大きさを増加させる原因になる。したがって、放電能力によって生じる放電速度の差は高密度ＣＡＭを製作する際の障害要因になる。
【００１２】
【特許文献１】
米国特許第４，６４６，２７１号公報
【特許文献２】
米国特許第４，７８０，８４５号公報
【特許文献３】
米国特許第５，４９０，１０２号公報
【特許文献４】
米国特許第５，４９５，３８２号公報
【特許文献５】
米国特許第６，０４４，０５５号公報
【００１３】
【発明が解決しようとする課題】
本発明の目的は、低い動作電圧で安定的に動作可能な内容検索メモリセル（ＣＡＭセル）を提供することである。
【００１４】
本発明の他の目的は、電力消費を減らすことができる内容検索メモリセル（ＣＡＭセル）を提供することである。
【００１５】
本発明のまた他の目的は、高密度内容住所化メモリを実現するのに適する内容住所化メモリセルを提供することである。
【００１６】
【課題を解決するための手段】
本発明の一特徴によると、行列配列されたセルのアレイを有するターナリ内容検索メモリ（ＴＣＡＭ）が提供され、前記各セルはデータビット及びそれの相補データビットを記憶するメインメモリセルと、前記データビット及び前記相補データビットを伝達する一対のビットラインと、一対の比較ラインと出力ノードを有し、前記メインメモリセルに連結され、前記データビット及び前記相補データビットを対応する比較ラインと比較して前記出力ノードに比較信号を出力する比較回路と、前記比較回路の出力ノード、マッチ入力ライン及びマッチ出力ラインに連結され、前記比較信号に従って前記マッチ入力ラインを前記マッチ出力ラインに選択的に連結するマッチ回路と、マスクデータを記憶及び出力するマスクメモリセルと、前記マッチ回路と前記マッチ入力ライン及び前記マッチ出力ラインに連結され、前記マスクデータに従って前記比較信号をマスクするか、前記マッチ入力ラインを前記マッチ出力ラインに選択的に連結するマスク回路とを含む。
【００１７】
望ましくは、前記比較回路は、一対のＰＭＯＳトランジスタを含み、前記一対のＰＭＯＳトランジスタは、前記一対の比較ラインにそれぞれ連結され、かつ、前記比較回路の出力ノードに共通に連結される。さらに、前記マッチ回路と前記マスク回路の各々は、ＮＭＯＳトランジスタを含み、前記マッチ回路と前記マスク回路のＮＭＯＳトランジスタは、前記マッチ入力ラインと前記マッチ出力ラインに共通に連結される。一実施形態において、前記マッチ入力ラインは、前記比較信号からのマッチ表示に従って前記マッチ出力ラインに連結される
本発明の他の実施形態によると、前記マッチ入力ラインは、前記マスクデータからのマスク条件表示に従って前記マッチ出力ラインに連結される。望ましくは、前記マッチ入力ラインは、前記マスク回路を介して前段のセルのマッチ出力ラインから直列連結され、又は、前記マッチ出力ラインは、前記マスク回路を介して同一の行の次段のセルのマッチ入力ラインに直列連結される。ターナリ内容検索メモリは、同一の行の第１セルのマッチ入力ライン及び接地ラインに連結された放電回路と、プリセット電圧と同一の行の最後のセルのマッチ出力ラインに連結されたプリチャージ回路とをさらに含み、同一の行のすべてのセルがマッチ出力する場合に、同一の行のすべてのマッチ入力及び出力ラインが接地電圧に十分に放電される。この実施形態によると、前記比較回路は、一対のＰＭＯＳトランジスタと一対のＮＭＯＳトランジスタを含み、前記各ＰＭＯＳトランジスタは、対応するＮＭＯＳトランジスタと対応する比較ラインに共通に連結される。
【００１８】
本発明の他の特徴によると、前記マッチ回路及び前記マスク回路の各々は、ＮＭＯＳトランジスタを含み、前記比較回路は、一対のＮＭＯＳトランジスタを含む。前記ＰＭＯＳトランジスタは、前記マッチ入力ラインと前記マッチ出力ラインに共通に連結される。この実施形態のターナリ内容検索メモリは、プリセット電圧及び同一の行の第１セルのマッチ入力ラインに連結されるプリチャージ回路と、同一の行の最後のセルのマッチ出力ライン及び接地ラインに連結された放電回路とをさらに含み、同一の行のすべてのセルがマッチを出力する場合に、同一の行のすべてのマッチ入力及び出力ラインが前記プリセット電圧に十分に放電される。
【００１９】
望ましくは、前記メインメモリセルと前記マスクメモリセルは、ＳＲＡＭ、ＤＲＡＭまたは不揮発性メモリＮＶＭセルのうち少なくとも一つである。
【００２０】
本発明の他の実施形態によると、行列配列されたセルのアレイを有する内容住所化メモリが提供され、前記各セルは、データビット及びそれの相補データビットを記憶するメインメモリセルと、前記データビット及び前記相補データビットを伝達する一対のビットラインと、一対の比較ラインと出力ノードを有し、前記メインメモリセルに連結され、前記データビット及び前記相補データビットを対応する比較ラインと比較して前記出力ノードに比較信号を出力する比較回路と、前記比較回路の出力ノード、マッチ入力ライン及びマッチ出力ラインに連結され、前記比較信号に従って前記マッチ入力ラインを前記マッチ出力ラインに選択的に連結するマッチ回路と、接地に連結された放電回路と、プリセット電圧に連結されたプリチャージ回路とを含み、前記放電回路または前記プリチャージ回路は同一の行のマッチ入力ラインまたは同一の行のマッチ出力ラインに連結され、同一の行のすべてのセルがマッチを出力する場合に、同一の行のすべてのマッチ入力及び出力ラインがプリチャージまたは、放電される。
【００２１】
望ましくは、前記比較回路は、一対のＮＭＯＳトランジスタを含み、マッチ回路は、ＰＭＯＳトランジスタを含む。他の実施形態によると、前記比較回路は、一対のＮＭＯＳトランジスタを含み、前記マッチ回路は、ＰＭＯＳトランジスタを含む。
【００２２】
望ましくは、内容検索メモリは、前記マッチ回路と前記マッチ入力ライン及び前記マッチ出力ラインに連結され、マスクデータに従って前記比較信号をマスクするか、前記マッチ入力ラインを前記マッチ出力ラインに選択的に連結するマスク回路をさらに含む。前記内容検索メモリに動作モードを提供するメモリコントローラがさらに提供される。
【００２３】
本発明によりると、更に、行列配列されたセルのアレイを有する内容検索メモリにおける内容検索方法が提供される。この方法は、データビット及びそれの相補データビットをメインメモリセルに格納する段階と、前記データビット及び前記相補データビットを対応する比較ラインの信号と比較して比較信号を出力する段階と、前記比較信号からのマッチ表示に従ってマッチ入力ラインをマッチ出力ラインに選択的に連結してマッチラインを形成する段階と、同一の行のすべてのメモリセルがマッチされる場合に、前記マッチラインを第１電圧に設定する段階とを含み、前記記第１電圧は接地電圧または電源電圧である。
【００２４】
【発明の実施の形態】
以下、添付した図を参照して、本発明の望ましい実施形態を詳細に説明する。
【００２５】
図４は本発明の第１実施形態によるターナリ内容検索メモリを示すブロック図である。
【００２６】
図４を参照すると、本発明の望ましい実施形態によるＴＣＡＭ１００は、複数のＴＣＡＭセルＴＣＣｉｊ（ｉ＝０−ｍ、ｊ＝０−ｎ）を有するアレイ１２０を含む。ＴＣＡＭセルＴＣＣｉｊは、行と列のマトリックス形態で配列されている。各行のＴＣＡＭセルは、同一のワードラインに共通に連結されている。例えば、一番目の行のＴＣＡＭセルＴＣＣ００〜ＴＣＣ０ｎはワードラインＷＬ０に共通に連結され、二番目の行のＴＣＡＭセルＴＣＣ１０〜ＴＣＣ１ｎはワードラインＷＬ１に共通に連結され、ｍ番目の行のＴＣＡＭセルＴＣＣｍ０〜ＴＣＣｍｎはワードラインＷＬｍに共通に連結されている。ワードラインＷＬ０〜ＷＬｍはデコーダ１４０に連結され、デコーダ１４０はメモリコントローラ（図示せず）からの動作モード命令に従ってワードラインＷＬ０〜ＷＬｍを選択的に駆動する。例えば、デコーダ１４０は、任意の行のＴＣＡＭセルにアクセスしてデータ情報を格納し又はデータ情報を読み出す場合に、ワードラインＷＬ０〜ＷＬｍのうちいずれか一つを選択的に駆動する。デコーダ１４０は、各行のＴＣＡＭセルに格納されたデータビット（これは一つのワードを構成する）を比較データビット（これは検索語を構成する）と比較する場合に、すべてのワードラインＷ０〜ＷＬｍを選択するのではない。
【００２７】
続けて、図４を参照すると、各列のＴＣＡＭセルは、ビットライン対、マスクライン対、及び比較ライン対に共通に連結されている。例えば、一番目の列のＴＣＡＭセルＴＣＣ００〜ＴＣＣｍ０はビットライン対ＢＬ０、ＢＬ０Ｂ、マスクライン対ＭＬ０、ＭＬ０Ｂ及び比較ライン対ＣＬ０、ＣＬ０Ｂに共通に連結されており、二番目の列のＴＣＡＭセルＴＣＣ０１〜ＴＣＣｍ１はビットライン対ＢＬ１、ＢＬ１Ｂ、マスクライン対ＭＬ１、ＭＬ１Ｂ、及び比較ライン対ＣＬ１、ＣＬ１Ｂに共通に連結されており、ｎ番目の列のＴＣＡＭセルＴＣＣ０ｎ〜ＴＣＣｍｎはビットライン対ＢＬｎ、ＢＬｎＢ、マスクライン対ＭＬｎ、ＭＬｎＢ、及び比較ライン対ＣＬ１、ＣＬ１Ｂに共通に連結されており、ｎ番目の列のＴＣＡＭセルＴＣＣ０ｎ〜ＴＣＣｍｎはビットライン対ＢＬｎ、ＢＬｎＢ，マスクライン対ＭＬｎ、ＭＬｎ及び比較ライン対ＣＬｎ、ＣＬｎＢに共通に連結されている。各列のビットライン対ＢＬｉ、ＢＬｉＢは、ＴＣＡＭセルに格納すべきデータ及び該セルから読み出されるデータを伝達するために使用され、各列のマスクライン対ＭＬｉ、ＭＬｉＢは、ＴＣＡＭセルに格納すべきマスクデータ及び該セルから読み出されるマスクデータを伝達するために使用される。各列の比較ライン対ＣＬｉ、ＣＬｉＢは、比較データを伝達するために使用される。
【００２８】
本発明の望ましい実施形態によるＴＣＡＭ１００は、行またはワードラインＷＬ０〜ＷＬｍに各々対応するマッチラインＭＡＴＣＨ０〜ＭＡＴＣＨｍを含む。マッチラインＭＡＴＣＨ０〜ＭＡＴＣＨｍの各々は、複数のマッチラインセグメントに分離されている。例えば、一番目の行のマッチラインＭＡＴＣＨ０はマッチラインセグメントＭＡＴＣＨ００〜ＭＡＴＣＨ０ｎ＋１に分離されており、二番目の行のマッチラインＭＡＴＣＨ１はマッチラインセグメントＭＡＴＣＨ１０〜ＭＡＴＣＨ１ｎ＋１に分離されており、ｍ番目の行のマッチラインＭＡＴＣＨｍはマッチラインセグメントＭＡＴＣＨｍ０〜ＭＡＴＣＨｍｎ＋１に分離されている。各行において、隣接したマッチラインセグメントの間に各々ＴＣＡＭセルが連結されている。例えば、一番目の行と一番目の列で特定される位置に配置されたＴＣＡＭセルＴＣＣ００はマッチラインセグメントＭＡＴＣＨ００、ＭＡＴＣＨ０１の間に連結され、一番目の行と二番目の列で特定される位置に配置されたＴＣＡＭセルＴＣＣ０１はマッチラインセグメントＭＡＴＣＨ０１、ＭＡＴＣＨ０２の間に連結され、一番目の行とｎ番目の列で特定される位置に配置されたＴＣＡＭセルＴＣＣ０ｎはマッチラインセグメントＭＡＴＣＨ０ｎ、ＭＡＴＣＨ０ｎ＋１の間に連結される。残りの行のＴＣＡＭセルも先の説明と同一の方式で配列される。
【００２９】
マッチラインＭＡＴＣＨ〜ＭＡＴＣＨｍを各々構成する一番目のマッチラインセグメントＭＡＴＣＨ００、ＭＡＴＣＨ１０、・・・ＭＡＴＣＨｍ０には放電回路１６０Ｄ０、１６０Ｄ１、…１６０Ｄｍが各々連結される。放電回路１６０Ｄ０〜１６０Ｄｍは、対応するマッチラインセグメントＭＡＴＣＨ００〜ＭＡＴＣＨｍ０を各々接地電圧に電気的に連結する。最後のマッチラインセグメントＭＡＴＣＨ０ｎ＋１、ＭＡＴＣＨ１ｎ、…ＭＡＴＣＨｍｎ＋１には、プリチャージ回路１８０Ｐ０、１８０Ｐ１、…１８０Ｐｍが各々連結される。プリチャージ回路１８０Ｐ０〜１８０Ｐｍは、対応するマッチラインセグメントＭＡＴＣＨ０ｎ＋１−ＭＡＴＣＨｍｎ＋１を各々電源電圧に電気的に連結する。放電回路１６０Ｄ０〜１６０Ｄｍとプリチャージ回路１８０Ｐ０〜１８０Ｐｍは、常に動作するように構成されてもよいし、動作モードに従って選択的に動作するように構成されてもよい。すべての行の最後のマッチラインセグメントＭＡＴＣＨ０ｎ＋１−ＭＡＴＣＨｍｎ＋１はマッチ回路２００に連結され、マッチ回路２００はマッチラインセグメントＭＡＴＣＨ０ｎ＋１−ＭＡＴＣＨｍｎ＋１のロジック状態に応答して、現在入力されている比較データに対応するアドレスを発生する。
【００３０】
図５は図４に示した一つのＴＣＡＭセルＴＣＣ００の望ましい実施形態を示す回路図である。図５を参照すると、本発明の望ましい実施形態によるＴＣＡＭセルＴＣＣ００は、メインメモリセルとマスクメモリセルを含む。メインメモリセルとマスクメモリセルは、例えばＳＲＡＭセルで構成されうるが、他の形態のメモリセル（例えば、ＤＲＡＭセル、ＦＲＡＭセルなど）を利用して構成されてもよい。
【００３１】
メインメモリセルはビットライン対ＢＬ０、ＢＬ０ＢとワードラインＷＬ０に連結され、二つのＮＭＯＳトランジスタＴ１０、Ｔ１２と二つのインバータＩＮＶ１０、ＩＮＶ１２を含む。メインメモリセルが“０”のデータを記憶する場合には、メインメモリセルのセルノードＣＮ１０はロジックローレベルを有し、メインメモリセルのセルノードＣＮ１２はロジックハイレベルを有する。一方、メインメモリセルが“１”のデータを記憶する場合には、メインメモリセルのセルノードＣＮ１０はロジックハイレベルを有し、メインメモリセルのセルノードＣＮ１２はロジックローレベルを有する。
【００３２】
続けて、図５を参照すると、マスクメモリセルはマスクライン対ＭＬ０、ＭＬ０ＢとワードラインＷＬ０に連結され、二つのＮＭＯＳトランジスタＴ２２、Ｔ２４と二つのインバータＩＮＶ１４、ＩＮＶ１６を含む。マスクメモリセルが“０”のマスクデータを記憶する場合には、マスクメモリセルのセルノードＣＮ１４はロジックローレベルを有し、マスクメモリセルのセルノードＣＮ１６はロジックハイレベルを有する。一方、マスクメモリセルが“１”のデータを記憶する場合には、マスクメモリセルのセルノードＣＮ１４はロジックハイレベルを有し、マスクメモリセルのセルノードＣＮ１６はロジックローレベルを有する。
【００３３】
本発明の望ましい実施形態によるＴＣＡＭセルＴＣＣ００は、二つのＰＭＯＳトランジスタＴ１４、Ｔ１６と二つのＮＭＯＳトランジスタＴ１８、Ｔ２０をさらに含む。ＰＭＯＳトランジスタＴ１４は、相補比較ラインＣＬ０Ｂに連結された第１電流電極（ソースまたはドレイン）、内部ノードＤＸに連結された第２電流電極（ドレインまたはソース）、及びメインメモリセルのセルノードＣＮ１０に連結された制御電極を有する。ＰＭＯＳトランジスタＴ１６は、比較ラインＣＬ０に連結された第１電流電極（ソースまたはドレイン）、内部ノードＤＸに連結された第２電流電極（ドレインまたはソース）、及びメインメモリセルのセルノードＣＮ１２に連結された制御電極を有する。ＰＭＯＳトランジスタＴ１４、Ｔ１６は、比較ライン対を通じて伝達される比較データがメインメモリセルに記憶されたデータと一致するか否かを検出する検出回路を構成する。
【００３４】
続けて、図５を参照すると、ＮＭＯＳトランジスタＴ１８はマッチラインセグメントＭＡＴＣＨ００に連結された第１電流電極（またはソース）、マッチラインセグメントＭＡＴＣＨ０１に連結された第２電流電極（またはドレイン）、及び内部ノードＤＸに連結された制御電極を有する。ＮＭＯＳトランジスタＴ１８は、比較データがメインメモリセルに格納されたデータと一致する場合にマッチラインセグメントＭＡＴＣＨ００、ＭＡＴＣＨ０１を電気的に連結するマッチ回路を構成する。ＮＭＯＳトランジスタＴ２０は、マッチラインセグメントＭＡＴＣＨ００に連結された第１電流電極（またはソース）、マッチラインセグメントＭＡＴＣＨ０１に連結された第２電流電極（またはドレイン）、及びマスクメモリセルのセルノードＣＮ１６に連結された制御電極を有する。ＮＭＯＳトランジスタＴ２０は、マスクメモリセルに格納されたマスクデータに応答してマッチラインセグメントＭＡＴＣＨ００、ＭＡＴＣＨ０１を電気的に連結するマスク回路を構成する。また、図５では、メインメモリセルとマスクメモリセルが同一のワードラインＷＬ０に連結されているが、メインメモリセルのワードラインとマスクメモリセルのワードラインとが分離されて別々に構成されてもよい。
【００３５】
このような回路構成を有するＴＣＡＭセルにおいて、マスクデータが“０”である場合には、ＴＣＡＭセルＴＣＣ００はｄｏｎｔ’ｔ　ｃａｒｅ状態を示す“Ｘ”状態であり、マスクデータが“１”である場合には、ＴＣＡＭセルＴＣＣ００は比較動作を実行する。具体的に説明すると、次の通りである。マスクデータが“０”である“ｘ”状態で、マスクメモリセルのセルノードＣＮ１４はロジックローレベルを有し、マスクメモリセルのセルノードＣＮ１６はロジックハイレベルを有する。この場合において、ＮＭＯＳトランジスタＴ２０はターンオンされ、マッチラインセグメントＭＡＴＣＨ００、ＭＡＴＣＨ０１が電気的に連結される。これは比較データとメインメモリセルに格納されたデータの比較結果に関係なく、マッチラインセグメントＭＡＴＣＨ００、ＭＡＴＣＨ０１が電気的に連結されることを意味する。マスクデータが“１”である場合には、マスクメモリセルのセルノードＣＮ１４はロジックハイレベルを有し、マスクメモリセルのセルノードＣＮ１６はロジックローレベルを有する。この場合において、ＮＭＯＳトランジスタＴ２０はターンオフされる。マッチラインセグメントＭＡＴＣＨ００、ＭＡＴＣＨ０１は比較データとメインメモリセルに格納されたデータの比較結果に従って電気的に連結される。以下でＴＣＡＭセルの比較機能は詳細に説明する。
【００３６】
メインメモリセルが“０”のデータを記憶している場合には、メインメモリセルのセルノードＣＮ１０はロジックローレベルを有し、メインメモリセルのセルノードＣＮ１２はロジックハイレベルを有する。メインメモリセルが“１”のデータを記憶している場合には、メインメモリセルのセルノードＣＮ１０はロジックハイレベルを有し、メインメモリセルのセルノードＣＮ１２はロジックローレベルを有する。ＴＣＡＭセルがマスクされない場合（またはＴＣＡＭセルが比較機能を実施する場合）は、内部ノードＤＸのロジック状態は、メインメモリセルに格納されたデータと比較データとの比較結果に従って定まる。さらに具体的に説明すると、次の通りである。
【００３７】
メインメモリセルに“０”のデータが記憶されている場合には、ＰＭＯＳトランジスタＴ１４はターンオンされ、ＰＭＯＳトランジスタＴ１６はターンオフされる。この場合において、“０”の比較データが比較ライン対ＣＬ０、ＣＬ０Ｂを通じて伝達される時に、相補比較ラインＣＬ０Ｂ上の“１”のデータがＰＭＯＳトランジスタＴ１４を通じて内部ノードＤＸに伝達される。これは、ＮＭＯＳトランジスタＴ１８がターンオンされるようにし、マッチラインセグメントＭＡＴＣＨ００、ＭＡＴＣＨ０１が電気的に連結される。一方、“１”の比較データが比較ライン対ＣＬ０、ＣＬ０Ｂを通じて伝達される場合には、相補比較ラインＣＬ０Ｂ上の“０”のデータがＰＭＯＳトランジスタＴ１４を通じて内部ノードＤＸに伝達される。これは、ＮＭＯＳトランジスタＴ１８がターンオフされるようにし、マッチラインセグメントＭＡＴＣＨ００、ＭＡＴＣＨ０１が電気的に分離される。
【００３８】
一旦、内部ノードＤＸが充電されれば、図６に示したように、内部ノードＤＸの電圧は放電の後においても接地電圧まで低くならず、ＰＭＯＳトランジスタＴ１４／Ｔ１６のしきい値電圧Ｖｔｐ１４またはＶｔｐ１６まで低くなるだけである。
【００３９】
メインメモリセルに“１”のデータが格納されている場合には、ＰＭＯＳトランジスタＴ１４はターンオフされ、ＰＭＯＳトランジスタＴ１６はターンオンされる。この場合において、“０”の比較データが比較ライン対ＣＬ０、ＣＬ０Ｂを通じて伝達されるときは、比較ラインＣＬ０上の“０”のデータがＰＭＯＳトランジスタＴ１４を通じて内部ノードＤＸに伝達される。これは、ＮＭＯＳトランジスタＴ１８がターンオフされるようにし、マッチラインセグメントＭＡＴＣＨ００、ＭＡＴＣＨ０１が電気的に分離される。一方、“１”の比較データが比較ライン対ＣＬ０、ＣＬ０Ｂを通じて伝達されるときは、比較ラインＣＬ０上の“１”のデータがＰＭＯＳトランジスタＴ１４を通じて内部ノードＤＸに伝達される。これは、ＮＭＯＳトランジスタＴ１８がターンオンされるようにし、マッチラインセグメントＭＡＴＣＨ００、ＭＡＴＣＨ０１が電気的に連結される。
【００４０】
要約すると、比較データがメインメモリセルに格納されているデータと一致する場合には、マッチラインセグメントＭＡＴＣＨ００、ＭＡＴＣＨ０１が電気的に連結される一方、比較データがメインメモリセルに格納されているデータと一致しない場合には、マッチラインセグメントＭＡＴＣＨ００、ＭＡＴＣＨ０１が電気的に分離される。任意の行の全てのＴＣＡＭセルにおいて、個々のＴＣＡＭセルに格納されているデータとそれに対応する比較ライン対を通じて伝達される比較データとが一致する場合に、その行に対応するマッチラインを構成するマッチラインセグメントが電気的に連結され、その結果、その行に対応するマッチラインは接地電圧を有するようになる。
【００４１】
本発明の望ましい実施形態によるＴＣＡＭセルにおいて、各行の一番目のマッチラインセグメントが放電回路を通じて接地電圧に連結され、最後のマッチラインセグメントがプリチャージ回路を通じて電源電圧に連結されるので、各行のマッチラインのロジック状態の変化は、各ワードのすべてのデータビットが比較データビットと一致する場合にのみ起こる。これは、一ワードの一致しないデータビット数に関係なく、マッチラインのロジック状態が変化する速度が一定に得られることを意味する。すなわち、各ワードのすべてのデータビットがそれに対応する比較データビットと一致する場合にマッチラインのロジック状態が変化するので、各マッチラインのロジック状態は一定の速度で変化する。
【００４２】
図１に示したＴＣＡＭセル構造においては、動作電圧が低くなると、ＴＣＡＭセルが比較機能を実行することが不可能である。一方、本発明の望ましい実施形態によるＴＣＡＭセル構造においては、比較ラインＣＬ０または相補比較ラインＣＬ０Ｂのロジックハイレベルはしきい値電圧の降下なく、ＰＭＯＳトランジスタＴ１４またはＴ１６を通じてそのまま内部ノードＤＸに伝達されるので、動作電圧が低くなってもＴＣＡＭセルは正常に比較機能を実行することができる。よって、本発明を適用することにより、ＴＣＡＭセルの信頼性が向上する。さらに、比較ラインＣＬ０または相補比較ラインＣＬ０Ｂのロジックハイレベルは、しきい値電圧分の降下なく、ＰＭＯＳトランジスタＴ１４またはＴ１６を通じてそのまま内部ノードＤＸに伝達されるので、図１に示した構成と比較すると、本発明の実施形態の方がＮＭＯＳトランジスタＴ１８の駆動能力が向上する。ＮＭＯＳトランジスタＴ１８の駆動能力が向上することによって、図１に示した構成と比較すると、ＮＭＯＳトランジスタＴ１８のサイズを小さくすることが可能である。したがって、本発明によるＴＣＡＭセル構造は、ＣＡＭの実現に適している。
【００４３】
先の説明のように、典型的には、一致するワードの数よりも不一致のワードの数の方が多い。図１に示したＴＣＡＭセル構造は不一致の場合において、マッチラインのロジック状態が変化するので、電力消耗が大きい。一方、本発明によるＴＣＡＭセル構造は、一致する場合にマッチラインのロジック状態が変化するので、電力消耗が小さい。
【００４４】
図７は図４に示したＴＣＡＭセルの他の実施形態を示す回路図である。図７において、図５に示した構成と同一の機能を実行する構成要素には同一の参照番号を付し、それに対する説明を省略する。図７に示したＴＣＡＭセルは、ＮＭＯＳトランジスタＴ２６、Ｔ２８が追加されたことを除いては、図５に示したＴＣＡＭセルと同一である。ＮＭＯＳトランジスタＴ２６は、相補比較ラインＣＬ０Ｂに連結された第１電流電極、内部ノードＤＸに連結された第２電流電極及びメインメモリセルのセルノードＣＮ１２に連結された制御電極を有する。ＮＭＯＳトランジスタＴ２８は、比較ラインＣＬ０に連結された第１電流電極、内部ノードＤＸに連結された第２電流電極、及びメインメモリセルのセルノードＣＮ１０に連結された制御電極を有する。このような構成によると、内部ノードＤＸの電圧は電源電圧から接地電圧に、そして接地電圧から電源電圧に完全にスイングする。この点を除いては、図７に示したＴＣＡＭセルが図５に示した構成と同様に動作し、また、同一の効果を得ることができる。
【００４５】
図８は本発明の第２実施形態による内容検索メモリを示すブロック図である。図８において、図４に示した構成要素と同一の機能を実行する構成要素には同一の参照番号が付されている。図８に示したように、各行の一番目のマッチラインセグメントにはプリチャージ回路が連結され、各行の最後のマッチラインセグメントには放電回路が連結される。例えば、一番目の行の一番目のマッチラインセグメントＭＡＴＣＨ００にはプリチャージ回路１８０Ｐ０’が連結され、一番目の行の最後のマッチラインセグメントＭＡＴＣＨ０ｎ＋１には放電回路１６０Ｄ０’が連結されている。二番目の行の一番目のマッチラインセグメントＭＡＴＣＨ１０にはプリチャージ回路１８０Ｐ１’が連結され、二番目の行の最後のマッチラインセグメントＭＡＴＣＨ１ｎ＋１には放電回路１６０Ｄ１’が連結されている。最後の行の一番目のマッチラインセグメントＭＡＴＣＨｍ０にはプリチャージ回路１８０Ｐｍ’が連結され、最後の行の最後のマッチラインセグメントＭＡＴＣＨｍｎ＋１には放電回路１６０Ｄｍ’が連結されている。
【００４６】
図８に示したＴＣＡＭセルのうち一つの望ましい実施形態の回路図が図９に示されている。図９には一番目の行と一番目の列によって特定される位置に配置されたＴＣＡＭセルが示されているが、残りのＴＣＡＭセルも図９に示した構成と同様に構成される。図９を参照すると、本発明の第２実施形態によるＴＣＡＭセルＴＣＣ００は、メインメモリセルとマスクメモリセルを含む。メインメモリセルとマスクメモリセルは、例えばＳＲＡＭセルで構成されうるが、他の形態のメモリセル（例えば、ＤＲＡＭセル、ＦＲＡＭセルなど）を利用して構成されてもよい。
【００４７】
メインメモリセルはビットライン対ＢＬ０、ＢＬ０ＢとワードラインＷＬ０に連結され、二つのＮＭＯＳトランジスタＴ３０、Ｔ３２と二つのインバータＩＮＶ３０、ＩＮＶ３２を含む。メインメモリセルが“０”のデータを記憶する場合には、メインメモリセルのセルノードＣＮ３０はロジックローレベルを有し、メインメモリセルのセルノードＣＮ３２はロジックハイレベルを有する。一方、メインメモリセルが“１”のデータを記憶する場合には、メインメモリセルのセルノードＣＮ３０はロジックハイレベルを有し、メインメモリセルのセルノードＣＮ３２はロジックローレベルを有する。
【００４８】
続けて、図９を参照すると、マスクメモリセルはマスクライン対ＭＬ０、ＭＬ０ＢとワードラインＷＬ０に連結され、二つのＮＭＯＳトランジスタＴ３４、Ｔ３６と二つのインバータＩＮＶ３４、ＩＮＶ３６を含む。マスクメモリセルが“０”のマスクデータを記憶する場合には、マスクメモリセルのセルノードＣＮ３４はロジックローレベルを有し、マスクメモリセルのセルノードＣＮ３６はロジックハイレベルを有する。一方、マスクメモリセルが“１”のデータを記憶する場合には、マスクメモリセルのセルノードＣＮ３４はロジックハイレベルを有し、マスクメモリセルのセルノードＣＮ３６はロジックローレベルを有する。
【００４９】
本発明の第２実施形態によるＴＣＡＭセルＴＣＣ００は、二つのＮＭＯＳトランジスタＴ３４、Ｔ３６と二つのＰＭＯＳトランジスタＴ３８、Ｔ４０をさらに含む。ＮＭＯＳトランジスタＴ３４は、相補比較ラインＣＬ０Ｂに連結された第１電流電極（ソースまたはドレイン）、内部ノードＤＸに連結された第２電流電極（ドレインまたはソース）、及びメインメモリセルのセルノードＣＮ３０に連結された制御電極を有する。ＮＭＯＳトランジスタＴ３６は、比較ラインＣＬ０に連結された第１電流電極（ソースまたはドレイン）、内部ノードＤＸに連結された第２電流電極（ドレインまたはソース）及びメインメモリセルのセルノードＣＮ３２に連結された制御電極を有する。ＮＭＯＳトランジスタＴ３４、Ｔ３６は、比較ライン対を通じて伝達される比較データがメインメモリセルに記憶されたデータと一致するか否かを検出する検出回路を構成する。
【００５０】
続けて、図９を参照すると、ＰＭＯＳトランジスタＴ３８はマッチラインセグメントＭＡＴＣＨ００に連結された第１電流電極（またはソース）、マッチラインセグメントＭＡＴＣＨ０１に連結された第２電流電極（またはドレイン）、及び内部ノードＤＸに連結された制御電極を有する。ＰＭＯＳトランジスタＴ３８は、比較データがメインメモリセルに格納されたデータと一致する場合に、マッチラインセグメントＭＡＴＣＨ００、ＭＡＴＣＨ０１を電気的に連結するマッチ回路を構成する。ＰＭＯＳトランジスタＴ４０は、マッチラインセグメントＭＡＴＣＨ００に連結された第１電流電極（またはソース）、マッチラインセグメントＭＡＴＣＨ０１に連結された第２電流電極（またはドレイン）、及びマスクメモリセルのセルノードＣＮ４に連結された制御電極を有する。ＰＭＯＳトランジスタＴ４０は、マスクメモリセルに格納されたマスクデータに応答してマッチラインセグメントＭＡＴＣＨ００、ＭＡＴＣＨ０１を電気的に連結するマスク回路を構成する。
【００５１】
このような回路構成によると、マスクデータが“０”である場合に、比較結果に関係なく、マッチラインセグメントＭＡＴＣＨ００、ＭＡＴＣＨ０１がＰＭＯＳトランジスタＴ４０を通じて電気的に連結され、その結果、マッチラインセグメントＭＡＴＣＨ０１はマッチラインセグメントＭＡＴＣＨ００とＰＭＯＳトランジスタＴ４０を通じてプリチャージ回路１８０Ｐ０’（図８参照）からの電源電圧に充電される。マスクデータが“１”である場合には、マッチラインセグメントの電気的な連結は、比較結果によって決定される。メインメモリセルに格納されたデータが比較データと一致する場合には、内部ノードＤＸのロジックレベルは接地電圧になって、マッチラインセグメントＭＡＴＣＨ００、ＭＡＴＣＨ０１が電気的に連結される。一方、メインメモリセルに格納されたデータが比較データと一致しない場合には、内部ノードＤＸはハイレベルの信号ラインＣＬ０またはＣＬ０Ｂに連結され、マッチラインセグメントＭＡＴＣＨ００、ＭＡＴＣＨ０１が電気的に分離される。このような点を除いては、第２実施形態によるＴＣＡＭセルは、第１実施形態によるＴＣＡＭセルと同様に動作するので、それに対する説明を省略する。
【００５２】
図１０は図８に示したＴＣＡＭセルの他の実施形態を示す回路図である。図１０において、図９に示した構成と同一の機能を実行する構成要素には同一の参照番号を付し、それに対する説明を省略する。図１０に示したＴＣＡＭセルは、ＰＭＯＳトランジスタＴ４６、Ｔ４８が追加されたことを除いては、図９に示したＴＣＡＭセルと同一である。ＰＭＯＳトランジスタＴ４６は、相補比較ラインＣＬ０Ｂに連結された第１電流電極、内部ノードＤＸに連結された第２電流電極、及びメインメモリセルのセルノードＣＮ３２に連結された制御電極を有する。ＰＭＯＳトランジスタＴ４８は、比較ラインＣＬ０に連結された第１電流電極、内部ノードＤＸに連結された第２電流電極、及びメインメモリセルのセルノードＣＮ３０に連結された制御電極を有する。このような構成によると、内部ノードＤＸの電圧は電源電圧から接地電圧に、そして接地電圧から電源電圧に完全にスイングされる。この点を除いては、図１０に示したＴＣＡＭセルは、図９に示した構成と同様に動作し、また同一の効果を得ることができる。
【００５３】
以上、本発明による回路の構成及び動作を前記した説明及び図面に従って図示したが、これは本発明を幾つかの具体例を挙げて説明したことに過ぎず、本発明の技術的思想及び範囲を逸脱しない範囲内で多様な変化及び変更が可能である。
【００５４】
【発明の効果】
上述のように、本発明によるターナリ内容検索メモリは、ＮＡＮＤ型マッチライン構造を有する。このようなマッチライン構造では、一つの行のＣＡＭセルに格納されたすべてのデータビットが対応する比較データビットと一致する場合にのみマッチラインが放電／充電される。これは電力消耗が減少することを意味する。検出回路を構成するトランジスタ（例えば、図５では、Ｔ１４及び図１６）がマッチ回路を構成するトランジスタ（例えば、図５では、Ｔ１８）と相補的な形態を有するように構成されることによって、本発明によるＴＣＡＭセルは、高密度ＣＡＭの実現に適するだけではなく、低電圧においても安定的な動作を可能にする。
【図面の簡単な説明】
【図１】従来の技術によるＴＣＡＭセルを示す回路図である。
【図２】比較動作が実行される際のＴＣＡＭセルの内部ノードＤＸの電圧レベルを示す図面である。
【図３】比較データが“０”であり、メインメモリセルに格納されたデータが“１”である場合におけるＴＣＡＭセルの内部ノードの電圧レベルを示す図面である。
【図４】本発明の第１実施形態によるターナリ内容検索メモリを示すブロック図である。
【図５】図４に示した一つのＴＣＡＭセルの望ましい実施形態を示す回路図である。
【図６】図５に示したＴＣＡＭセルの比較動作が実行される場合におけるＴＣＡＭセルの内部ノードＤＸの電圧レベルを示す図面である。
【図７】図４に示した一つのＴＣＡＭセルの他の実施形態を示す回路図である。
【図８】本発明の第２実施形態によるターナリ内容検索メモリを示すブロック図である。
【図９】図８に示した一つのＴＣＡＭセルの望ましい実施形態を示す回路図である。
【図１０】図８に示した一つのＴＣＡＭセルの他の実施形態を示す回路図である。
【符号の説明】
１００　ターナリ内容検索メモリ
１２０　メモリセルアレイ
１４０　デコーダ
１６０Ｄ０〜１６０Ｄｍ、１６０Ｄ０’〜１６０Ｄｍ’　放電回路
１８０Ｐ０〜１８０Ｐｍ、１８０Ｐ０’〜１８０Ｐｍ’　プリチャージ回路
２００　マッチ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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