(57)【要約】【課題】第１配線と基板表面との段差を小さくして、層間平坦性を向上させた半導体装置及びその製造方法を提供する。【解決手段】基板１上に、所定の間隔で凹部３が設けられ、この凹部３の平坦面１ｂ上に一対の第１配線４が形成されている。この第１配線上面４ｃは、基板表面１ａとほぼ同じ高さとなるように、第１配線４が形成されている。第１配線４の両側には、コンタクト領域形成時にエッチングのストッパーとしての機能も併せ持つ側壁６が形成されている。基板１の表面と、凹部３の露出面と、第１配線４と、側壁６の上部には、層間絶縁膜７が形成され、一対の第１配線４の間には、コンタクト領域８が形成されている。このコンタクト領域８に第２配線９が形成されてコンタクト（ＳＡＣ）１０が形成されるとともに、層間絶縁膜７上に第２配線９が形成されている。【選択図】　　　　　図１
2004119496.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板の表面より所定の深さに形成された凹部と、
前記凹部内に形成された第１配線と、
前記凹部内において前記第１配線の両側に形成され、コンタクト領域形成時にエッチングのストッパー膜としての機能を有する側壁と、
前記基板の表面、前記凹部の露出面、前記第１配線および前記側壁の上部に形成された層間絶縁膜と、
前記層間絶縁膜の一部をエッチングして形成されたコンタクト領域と、
前記コンタクト領域および前記層間絶縁膜上に形成された第２配線とを備え、
前記コンタクト領域に形成され、前記基板表面に達する前記第２配線を自己整合性コンタクトとした
ことを特徴とする半導体装置。
【請求項２】
基板に凹部を形成する工程と、
この凹部内に第１配線を形成する工程と、
コンタクト領域形成時にエッチングのストッパー膜としての機能を有する側壁を前記第１配線の両側に形成する工程と、
前記基板の表面、前記凹部の露出面、前記第１配線、および前記側壁の上部に層間絶縁膜を形成する工程と、
前記層間絶縁膜の一部をエッチングしてコンタクト領域を形成する工程と、
前記コンタクト領域および前記層間絶縁膜上に第２配線を形成する工程と
を有する半導体装置の製造方法。
【請求項３】
前記基板に凹部を形成する工程は、前記基板のうち、第１配線を形成しない領域にマスクを設け、エッチングにより前記第１配線が形成される領域に凹部を形成した後、前記マスクを除去する工程からなることを特徴とする請求項２記載の半導体装置の製造方法。
【請求項４】
前記基板に凹部を形成する工程は、前記基板のうち、第１配線を形成しない領域に耐酸化膜を設け、熱酸化を行って前記第１配線が形成される領域に素子絶縁分離膜を形成した後、この素子絶縁分離膜を除去して前記第１配線が形成される領域に凹部を形成する工程からなることを特徴とする請求項２記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関する。詳しくは、第１配線の上面と基板表面との段差を小さくして、層間平坦性を向上させた半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
自己整合性コンタクト（Ｓｅｌｆ　Ａｌｉｇｎ　Ｃｏｎｔａｃｔ：以下「ＳＡＣ」と略記する）が形成された半導体装置を製造するための従来の製造方法の一例を図５に示す。
【０００３】
図５（ａ）において、シリコン等からなる基板５１上の所定の位置に、下層第１配線５４ａとなる膜を多結晶シリコン等によって成膜する。次に、下層第１配線５４ａの上部に上層第１配線５４ｂとなる膜をＷＳｉ（タングステンシリサイド）等によって成膜し、さらにその上部にオフセット酸化膜７０となる膜をＴＥＯＳ（テトラエトキシシラン）等によって成膜する。さらに、フォトレジスト工程によってパターン形成した後、エッチング工程によって第１配線５４を形成する。なお、基板５１と第１配線５４との間には図示しないがゲート酸化膜が形成されている。
【０００４】
この第１配線５４に対して、図５（ｂ）に示すように側壁７１となる酸化膜７２をＴＥＯＳ等によって成膜し、この酸化膜７２に対して異方性の強いドライエッチングによってエッチバックを行い、図５（ｃ）に示すように第１配線５４の側面部にのみ酸化膜を残し、側壁７１を形成する。
【０００５】
次に、図５（ｄ）に示すように、コンタクト領域を形成する際に、エッチングのストッパーとなるストッパー膜７３をＳｉＮ等によって成膜した後、ストッパー膜７３の上部に層間絶縁膜５７をＢＰＳＧ（ホウ素燐ケイ酸ガラス）等によって成膜する。その後、図５（ｅ）に示すように、フォトレジスト工程によってコンタクトパターン形成後、層間絶縁膜５７の一部をエッチングして、図５（ｆ）に示すようにコンタクト領域５８を形成する。
【０００６】
この開口されたコンタクト領域５８及び層間絶縁膜５７に対して、多結晶シリコン等からなる下層第２配線５９ａと、ＷＳｉ等からなる上層第２配線５９ｂとを形成して第２配線５９を形成する。コンタクト（ＳＡＣ）６０は、コンタクト領域５８に第２配線５９が形成されることによって形成される。
【０００７】
【発明が解決しようとする課題】
しかし、上述した製造方法によると、平坦な基板５１上に第１配線５４とオフセット酸化膜７０とを形成しているため、基板表面との段差が大きくなり、層間平坦性に欠けていた。
【０００８】
オフセット酸化膜７０は、コンタクト領域５８を形成するためのエッチング工程において、エッチング位置が所定の位置からずれたときに、第１配線５４がエッチングされることを防止する機能を持っており、この機能が十分に発揮されるためには通常１５ｎｍから２０ｎｍの厚さが必要となる。従って、オフセット酸化膜７０の厚さをこの値より小さくすると、層間平坦性は改善されるものの、第１配線５４がエッチングされることを防止する機能が低下するという問題が生じる。
【０００９】
また、基板表面との段差が大きくなることによって、コンタクト６０を形成する際に、コンタクト６０の深さを深くすることが必要であるため、コンタクト抵抗が大きくなるとともに、コンタクト６０と基板５１との接触面積が小さくなることにより、コンタクト抵抗が不安定となりやすい。
【００１０】
さらに、基板表面との段差が大きくなることによって、コンタクト領域５８形成時のエッチング工程において、側壁７１がエッチングによる損傷を受けやすくなる。これにより、第１配線５４と第２配線５９との間の膜厚が薄くなって、第１配線５４と第２配線５９との間の層間耐圧が低下するという問題がある。
【００１１】
本発明は、上記事情に鑑みてなされたもので、第１配線と基板表面との段差を小さくして、層間平坦性を向上させた半導体装置及びその製造方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】
以上の課題を解決するために、本発明は、基板と、前記基板の表面より所定の深さに形成された凹部と、前記凹部内に形成された第１配線と、前記凹部内において前記第１配線の両側に形成され、コンタクト領域形成時にエッチングのストッパー膜としての機能を有する側壁と、前記基板の表面、前記凹部の露出面、前記第１配線および前記側壁の上部に形成された層間絶縁膜と、前記層間絶縁膜の一部をエッチングして形成されたコンタクト領域と、前記コンタクト領域および前記層間絶縁膜上に形成された第２配線とを備え、前記コンタクト領域に形成され、前記基板表面に達する前記第２配線を自己整合性コンタクトとしたことを特徴とする。
【００１３】
この構成によれば、基板上に形成された凹部に第１配線が形成されていることにより、第１配線の上面が基板表面とほぼ同じ高さとなるように第１配線が形成されているため、基板と第１配線との段差が小さくなり、層間平坦性が向上する。
また、コンタクト領域の深さは、第１配線の上面とほぼ同じ高さとなる基板表面までの深さであるため、第１配線がエッチングによって損傷を受けにくい。
【００１４】
また本発明は、基板に凹部を形成する工程と、この凹部内に第１配線を形成する工程と、コンタクト領域形成時にエッチングのストッパー膜としての機能を有する側壁を前記第１配線の両側に形成する工程と、前記基板の表面、前記凹部の露出面、前記第１配線、および前記側壁の上部に層間絶縁膜を形成する工程と、前記層間絶縁膜の一部をエッチングしてコンタクト領域を形成する工程と、前記コンタクト領域および前記層間絶縁膜上に第２配線を形成する工程とを有する半導体装置の製造方法である。
【００１５】
この方法によれば、基板に凹部を形成し、この凹部に第１配線を形成することによって、第１配線の上面が基板表面とほぼ同じ高さとなるように第１配線を形成することができるため、基板と第１配線との段差を小さくすることができ、層間平坦性が良好な半導体装置を製造することができる。
また、コンタクト領域形成におけるエッチングの深さは、第１配線の上面とほぼ同じ高さとなる基板表面までの深さでよく、コンタクト領域形成時のエッチング工程において、第１配線がエッチングによって損傷を受けることを防止することができる。
【００１６】
【発明の実施の形態】
以下、本発明の実施の形態について、添付図面を参照して詳細に説明する。
図１は、本発明の一実施形態に係る半導体装置の構成を示す断面図である。
シリコン等からなる基板１上に、所定の間隔で所定深さの凹部３が設けられ、この凹部３の平坦面１ｂ上に一対の第１配線４が形成されている。この第１配線４は、多結晶シリコン等からなる下層第１配線４ａと、その上部に形成された、ＷＳｉ（タングステンシリサイド）等からなる上層第１配線４ｂとによって構成されている。この第１配線上面４ｃは、基板表面１ａとほぼ同じ高さとなるように、第１配線４が形成されている。
【００１７】
第１配線４の両側には、コンタクト領域形成時にエッチングのストッパーとしての機能をも併せ持つ側壁６が、ＳｉＮ等を用いて形成されている。
基板１の表面と、凹部３の露出面と、第１配線４と、側壁６の上部には、ＢＰＳＧ等からなる層間絶縁膜７が形成され、一対の第１配線４の間には、層間絶縁膜７の一部をエッチングしてコンタクト領域８が形成されている。ここで、凹部３の露出面とは、平坦面１ｂのうち、第１配線４と側壁６とが形成されていない部分をいう。
【００１８】
このコンタクト領域８に第２配線９が形成されてコンタクト（ＳＡＣ）１０が形成されるとともに、層間絶縁膜７上に第２配線９が形成される。この第２配線９は、多結晶シリコン等からなる下層第２配線９ａと、その上部に形成された、ＷＳｉ（タングステンシリサイド）等からなる上層第２配線９ｂとによって構成されている。このように、コンタクト領域８に形成され、基板１の表面に達する第２配線を自己整合性コンタクトとしている。
【００１９】
次に、上記構成の半導体装置の製造方法について、その実施の形態に基づいて詳細に説明する。
【００２０】
〈第１実施形態〉
図２、図３に、本発明の半導体装置の製造方法の第１実施形態を示す。
図２は、本発明の半導体装置の製造方法の工程のうち、基板に凹部を形成する工程を示している。本実施形態は、基板に凹部を形成する工程が、基板のうち、第１配線を形成しない領域にマスクを設け、エッチングを行った後マスクを除去する工程からなるものである。
【００２１】
まず、図２（ａ）に示すように、後の工程によって第１配線が形成される領域を除いて、シリコン等からなる基板１上にフォトレジスト等によるマスク２を設けてパターン形成を行う。
【００２２】
このようにパターン形成された基板１に対して、図２（ｂ）に示すように、ウエットエッチングまたはドライエッチングなどの方法によってエッチングを行って、基板１上に凹部３を形成する。その後、マスク２を除去すると、図２（ｃ）のように、マスクされていた領域には基板１の表面１ａがそのまま残り、マスクされていなかった領域にはエッチングによって所定の深さの凹部３が形成される。この凹部３には基板１の表面１ａより下方に平坦面１ｂが形成されている。
【００２３】
このようにして形成された凹部３を有する基板１上に、第１配線、第２配線を形成する方法について、図３を用いて説明する。
【００２４】
図３（ａ）は、凹部３に第１配線を形成する工程を示しており、シリコン等からなる基板１に形成された凹部３の平坦面１ｂ上に、下層第１配線４ａとなる膜を多結晶シリコン等によって成膜し、その上部に上層第１配線４ｂとなる膜をＷＳｉ（タングステンシリサイド）等によって成膜し、フォトレジスト工程によってパターン形成した後、エッチングによって第１配線４を形成する。なお、基板１と第１配線４との間には図示しないがゲート酸化膜が形成されている。
【００２５】
この第１配線４を形成する際に、第１配線４の上面４ｃが基板１の表面１ａと同じ高さとなることが、層間平坦性のためには好ましい。従って、凹部３を形成する工程においては、凹部３に第１配線４を形成したときに、第１配線４の上面４ｃが基板１の表面１ａと同じ高さとなるように凹部３を形成することが好ましい。
【００２６】
図３（ｂ）、（ｃ）は、コンタクト領域形成時にエッチングのストッパー膜としての機能を有する側壁を形成する工程を示している。
【００２７】
まず、図３（ｂ）に示すように、第１配線４が形成された基板１に対して、側壁となる膜５を成膜する。この膜は、コンタクト領域を形成する際のエッチング工程において、エッチングストッパーの機能をも持つため、ＳｉＮ等を用いて形成することが好ましい。
【００２８】
この側壁となる膜５に対して、異方性の強いドライエッチングによってエッチバックを行い、図３（ｃ）に示すように第１配線４の両側に側壁６を形成する。
【００２９】
図３（ｄ）は、基板１と第１配線４との上部に層間絶縁膜７を形成する工程を示しており、第１配線４と側壁６とが形成された基板１に対して、層間絶縁膜７をＢＰＳＧ等により成膜する。
【００３０】
図３（ｅ）は、層間絶縁膜７の一部をエッチングしてコンタクト領域を形成する工程を示しており、フォトレジスト工程によってコンタクトパターン形成後、層間絶縁膜７をエッチングして、コンタクト領域８を形成する。
【００３１】
図３（ｆ）は、コンタクト領域８と層間絶縁膜７上に第２配線を形成する工程を示しており、開口されたコンタクト領域８及び層間絶縁膜７に対して、多結晶シリコン等からなる下層第２配線９ａと、その上部にＷＳｉ等からなる上層第２配線９ｂとを形成して第２配線９を形成する。
以上の工程を経て、図１に示すコンタクト１０を有する半導体装置を製造することができる。
【００３２】
〈第２実施形態〉
次に、本発明の半導体装置の製造方法の第２実施形態について図４を用いて説明する。
この製造方法は、ＬＯＣＯＳ（Ｌｏｃａｌ　Ｏｘｉｄａｔｉｏｎ　ｏｆ　Ｓｉｌｉｃｏｎ）製造プロセスを利用したものであり、素子絶縁分離膜形成プロセス時に、素子絶縁分離膜が形成される領域に加えて、第１配線が形成される領域も熱酸化によって素子絶縁分離膜を形成して、半導体装置を製造する方法である。
【００３３】
図４は、本発明の半導体装置の製造方法の第２実施形態において、基板に凹部を形成する工程を示す。本実施形態は、基板に凹部を形成する工程が、基板のうち、第１配線が形成されない領域に耐酸化膜を設け、熱酸化を行って素子絶縁分離膜を形成した後、この素子絶縁分離膜を除去する工程からなるものである。
【００３４】
図４（ａ）は、シリコン等からなる基板１のうち、後の工程によって第１配線が形成される領域以外の領域に、ＳｉＮ等からなる耐酸化膜１１を成膜する工程を示している。なお、基板１と耐酸化膜１１との間には通常、図示しないゲート酸化膜が下地層として形成されている。
【００３５】
この基板１に対して熱酸化を行って、図４（ｂ）に示すように、第１配線が形成される領域にＳｉＯ２等からなる素子絶縁分離膜１２を形成する。その後、耐酸化膜１１を除去すると、図４（ｃ）に示すように、第１配線が形成される領域には素子絶縁分離膜１２が形成され、それ以外の領域では、基板表面１ａが残った状態となる。
【００３６】
第１配線が形成される領域に形成されている素子絶縁分離膜１２を除去するために、図４（ｄ）に示すように、第１配線が形成される領域をマスクしないようにして、フォトレジスト等のマスク１３によりパターン形成を行う。
【００３７】
次に、第１配線が形成される領域に形成されている素子絶縁分離膜１２を、エッチングによって除去し、さらにマスク１３を除去することによって、図４（ｅ）に示すように、第１配線が形成される領域に凹部３が形成された基板１が得られる。
【００３８】
このようにして得られた基板１に対して、第１の実施形態において説明した、図２に示す方法と同様に、第１配線４、側壁６、層間絶縁膜７、コンタクト領域８、第２配線９、コンタクト１０を形成する。
以上の工程を経て、図１に示すコンタクト１０を有する半導体装置を製造することができる。
【００３９】
以上の方法によって製造された半導体装置では、図１に示すように、第１配線４の上面４ｃが基板１の表面１ａとほぼ同じ高さとなるように第１配線４が形成されている。これは、基板１に凹部３を形成し、この凹部３の平坦面１ｂ上に第１配線４を形成したことにより可能となったものである。
このように、第１配線４の上面４ｃが基板１の表面１ａとほぼ同じ高さとなるように第１配線４を形成することができるため、基板１と第１配線４との段差が小さくなり、層間平坦性が向上する。
【００４０】
また、コンタクト１０を形成するためのエッチングの深さは基板１の表面１ａまでの深さでよく、従来のコンタクト形成と比較してコンタクトの深さを浅くすることができる。そのため、コンタクト領域８の形成のためのエッチング工程において、従来のようにオフセット酸化膜を設けなくても、第１配線４がエッチングによって損傷を受けることを防止することができる。
【００４１】
このようにオフセット酸化膜を設けることを必要としないことから、層間平坦性がさらに向上する。さらに、コンタクト１０の深さを浅くすることができることにより、側壁がエッチングによって損傷を受けることを防止することができ、第１配線４と第２配線９との間の層間耐圧を良好とすることができる。
【００４２】
また、コンタクト１０の深さを浅くすることができるため、コンタクト抵抗を小さくすることができるばかりでなく、コンタクト１０の先端部が従来のように細くならないため、コンタクト抵抗を安定化させることができる。
さらに、コンタクト１０の深さを浅くすることができることにより、コンタクト領域８の形成のためのエッチング工程の所要時間を短くすることができる。
【００４３】
本発明の半導体装置の製造方法では、基板１に凹部３を形成するための工程が必要であるため、従来の製造方法と比べて、この工程による工数が追加される。
具体的には、第１実施形態では、基板１の所定の位置をマスクし、エッチングする工程が必要であり、また、第２実施形態では、基板１の所定の位置に耐酸化膜を設け、熱酸化を行って形成された素子分離膜を除去する工程が必要となる。
【００４４】
しかし、本発明の半導体装置の製造方法では、オフセット酸化膜を必要とせず、さらに、側壁がエッチング時のストッパー膜の機能をも備えているため、別個にストッパー膜を形成することを要しない。従って、従来の半導体装置の製造方法において必要であった、オフセット酸化膜の成膜工程、ストッパー膜の成膜工程、オフセット酸化膜のエッチング工程、及びコンタクト領域形成時におけるストッパー膜のエッチング工程が不要となるため、工程全体としては工数の削減を実現することができ、製造コストの削減が可能となる。
【００４５】
【発明の効果】
以上説明したように、本発明の半導体装置によると、層間平坦性を向上させることができ、第１配線と第２配線との間の層間耐圧を良好とし、コンタクト抵抗を小さくしかつ安定化させることが可能となる。
本発明の半導体装置の製造方法によると、層間平坦性を向上させた半導体装置を製造することができ、第１配線と第２配線との間の層間耐圧が良好で、コンタクト抵抗を小さくし安定化させることが可能な半導体装置を製造することができる。
また、工数の削減を実現することができ、製造コストの削減が可能となる。
【図面の簡単な説明】
【図１】本発明の半導体装置の断面を示す図である。
【図２】本発明の第１実施形態に係る半導体装置の製造方法において、基板に凹部を形成する工程を示す図である。
【図３】本発明の半導体装置の製造方法において、第１配線、側壁、層間絶縁膜、コンタクト、及び第２配線を形成する工程を示す図である。
【図４】本発明の第２実施形態に係る半導体装置の製造方法において、基板に凹部を形成する工程を示す図である。
【図５】従来の半導体装置の製造方法を示す図である。
【符号の説明】
１　基板
２　マスク
３　凹部
４　第１配線
５　側壁となる膜
６　側壁
７　層間絶縁膜
８　コンタクト領域
９　第２配線
１０　コンタクト（ＳＡＣ）
１１　耐酸化膜
１２　素子絶縁分離膜
１３　マスク
【図１】
2004119496.tif 000003
【図２】
2004119496.tif 000004
【図３】
2004119496.tif 000005
【図４】
2004119496.tif 000006
【図５】
2004119496.tif 000007