(57)【要約】【課題】ウォブル信号から安定したクロックを生成し、高品質な記録を実現する。【解決手段】クロック生成回路をディジタルＰＬＬ回路とアナログＰＬＬ回路の縦属接続で構成する。またディジタルＰＬＬには位相比較器を、アナログＰＬＬには位相周波数比較器を用いると共に、ディジタルＰＬＬでは理想周期と生成する基準信号との累積位相誤差を減らすように動作させることにより、長期間の欠陥時にも累積位相誤差を生じにくくし、安定したクロックを生成する。またこのクロックを記録の基準クロックとして使用することにより高品質な記録を実現する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
情報を記録するトラックを所定周期で蛇行させた光ディスクの記録または再生時に、前記蛇行により得られるウォブル信号に同期したクロックを生成するクロック生成回路であって、
前記ウォブル信号に位相同期した基準信号を生成する第１のＰＬＬ回路と、
該第１のＰＬＬ回路の出力信号を逓倍して同期クロックを生成する第２のＰＬＬ回路と、
を具備しており、
前記第１のＰＬＬ回路がディジタル回路で構成されるとともに、第２のＰＬＬ回路はアナログのＶＣＯを用いてクロックを生成するようにしたことを特徴とするクロック生成回路。
【請求項２】
請求項１に記載のクロック生成回路において、
前記第１のＰＬＬ回路は位相誤差をディジタル値で検出するディジタル位相比較手段を有し、前記第２のＰＬＬ回路は位相周波数誤差を検出する位相周波数比較手段を有しており、
前記ディジタル位相比較手段により位相引き込み動作を行い、前記位相周波数比較手段により周波数位相引き込み動作を行うことを特徴とするクロック生成回路。
【請求項３】
請求項１に記載のクロック生成回路であって、
前記ウォブル信号の欠陥を検出する手段を有すると共に、
前記第１のＰＬＬ回路は、
位相誤差をディジタル値で検出するディジタル位相比較手段と
該ディジタル位相比較手段の出力をフィルタ処理するディジタルフィルタと、
該ディジタルフィルタの出力から生成する波形の基本周期を得ると共に、前記ディジタルフィルタ出力から得られる理想周期と前記基本周期との誤差を検出して、これら基本周期と周期誤差を基に波形周期を決定して波形を生成する波形生成手段と、
で構成され、
前記ウォブル信号の欠陥検出時には少なくとも前記ディジタルフィルタが出力をホールドするように動作し、
かつ前記波形生成手段は生成される波形の周期と前記ディジタルフィルタ出力から得られる理想周期の累積誤差を小さくするように周期を決定することを特徴とするクロック生成回路。
【請求項４】
請求項１−３何れか一項に記載のクロック生成回路において、
前記第１のＰＬＬ回路の制御帯域が前記第２のＰＬＬ回路の制御帯域よりも低いことを特徴とするクロック生成回路。
【請求項５】
請求項１−４何れか一項に記載のクロック生成回路を具備した光ディスク装置であって、
記録情報を記録データに変換する記録データ生成手段と、
前記記録データを記録するようにレーザを制御する記録制御手段と、を備え、記録データの記録時には前記クロック生成回路により生成されたクロックを記録用基準クロックとし、該記録用基準クロックに基づいて前記記録データ生成手段および記録制御手段を制御し、前記光ディスク上に記録データを記録することを特徴とする光ディスク装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、記録可能な光ディスクに情報を記録する情報の記録再生装置に係り、特に記録用クロックを高精度に生成するクロック生成回路に関するものである。
【０００２】
【従来の技術】
現在、市場に流通しているＣＤ−Ｒ，  ＣＤ−ＲＷ（以下ＣＤ−Ｒ／ＲＷと称す）、ＤＶＤ−Ｒ，  ＤＶＤ−ＲＷ（以下ＤＶＤ−Ｒ／ＲＷと称す）等記録可能な光ディスクではディスク上の情報を記録するトラックである溝（グルーブ）を所定周期で蛇行すなわちウォブリングさせており、このウォブリング（以下これをウォブルと呼ぶ）を検出し、検出したウォブル信号の周期から記録グルーブにおける線速度を知ることが出来る。
【０００３】
また、ウォブル信号の中心周波数と記録ビットレートの関係は例えばＣＤ−Ｒ／ＲＷではウォブル信号周波数は記録ビットレートの１９６分の１、またＤＶＤ−Ｒ／ＲＷではウォブル信号周波数は記録ビットレートの１８６分の１倍というように規定されているため、ウォブル信号に対してＰＬＬ回路にて所定の逓倍を行うことにより、記録位置の線速度に応じた記録クロックを生成することが出来る。これを精度良く行うために、例えばディジタル回路でウォブル信号の周期を測り、これに応じた基準信号を生成し、ＰＬＬ回路で逓倍を行って記録クロックを生成するような回路構成が提案されている（例えば特許文献１参照）。
【０００４】
【特許文献１】
特開２００２−２３０７５７号公報
【０００５】
【発明が解決しようとする課題】
上記従来例においては基準信号生成時にディジタル回路を用い安定した基準信号を生成するように構成されているが、以下のような問題点があった。
【０００６】
第１の問題点は、ディジタル回路でウォブル周期を測定することにより生じる。ディジタル回路でウォブル周期を測定する場合には測定分解能がディジタル回路での測定クロックにより決定されてしまう。例えば、ウォブル周期が１４０．６ｋＨｚで測定クロックが３３ＭＨｚの場合には、理想的にはウォブル周期は２３４．７クロックであるがディジタル回路では整数値でしか測定できないため２３４クロックと測定される。したがって、例えばこの２３４クロックに基づいて基準信号を作成した場合、一周期あたり０．７クロック、１０周期では７クロックの累積誤差が生じ、約１７０周期後には基準信号とウォブル信号は１８０度の位相差を持つことになる。上記従来例においてはこの位相差をディスク上の基準位相信号を検出して補正するようにしていたが、特に記録時のディスクからの反射光に記録信号が重畳されている場合など、検出信号のＳＮ比が悪く上記基準位相信号が正常に検出できない場合には、上記誤差を補正することが出来なくなり周期を重ねるにしたがって位相誤差が累積されてしまう。したがって、この場合には上記累積位相誤差に応じてデータの記録位置が所望の位置に対してずれていまうという問題点が生じる。
【０００７】
第２の問題はウォブル信号の品質が悪い場合に生じる。ウォブル信号周期をディジタル的に測定する場合にはウォブル信号を２値化しディジタル信号に変換することが必要になる。  ウォブル信号の品質が悪い場合には上記２値化動作時に２値化のためのスライスレベルに達せず２値化ウォブル信号の周期が伸びるいわゆるウォブル信号の欠落状態、あるいはノイズにより上記スライスレベルを超えることにより余計なパルスが生じるいわゆる湧き出し状態が生じる。これら欠落、湧き出しの欠陥時には測定周期が乱れるため、これにより基準信号の周期が乱れてしまう問題が生じる。更に長時間の欠陥に対してはディジタル的に基準信号周期をホールドして対応することが考えられるが、このときは第１の問題点で指摘したように測定周期分解能による周期誤差があるため位相の累積誤差が生じるという問題がある。
【０００８】
第３の問題は、ＰＬＬ回路で生成される同期クロックの位相ノイズにある。ＰＬＬ回路では逓倍を用い同期クロックを生成するためにアナログの電圧制御発振器（以下ＶＣＯと称す）が使用されるが、アナログＶＣＯには位相ノイズと呼ばれる同期クロックの周期変動が存在する。一般にＰＬＬの制御帯域を高くすれば同期クロックの周期変動は減少、すなわち位相ノイズを抑圧することが出来る。しかしながら制御帯域を高く設定するということは入力信号の変動に追従することであり、この場合上記したようなウォブル信号の欠落あるいは湧き出しに追従しようとして入力信号の変動が同期クロックの変動に現れ、最終的に得られる同期クロックの変動が大きくなり安定したクロックを生成することができないという問題点があった。
【０００９】
【課題を解決するための手段】
上記課題は、情報を記録するトラックを所定周期で蛇行させた光ディスクの記録または再生時に、前記蛇行により得られるウォブル信号に同期したクロックを生成するクロック生成回路であって、前記ウォブル信号に位相同期した基準信号を生成する第１のＰＬＬ回路と、該第１のＰＬＬ回路の出力信号を逓倍して同期クロックを生成する第２のＰＬＬ回路と、を具備するクロック生成回路、および、そのクロック生成回路を用いた光ディスク装置により改善される。
【００１０】
【発明の実施の形態】
以下、本発明の実施の形態を図面を用いて説明する。
【００１１】
図１は本発明の第１の実施例の光ディスク装置のブロック図である。図１において１は記録可能な光ディスクであり、２はスピンドルモータ、３はスピンドルモータの回転数を制御するスピンドルモータ制御回路、４は光ピックアップ、５は記録制御回路、６は記録データ生成回路、７は再生信号処理回路、８はコントローラ、９はインターフェース回路、１０はウォブル信号の抽出回路、１１は位置情報検出回路、１２はクロック生成回路である。
【００１２】
以下、図１を用いて本発明の特徴動作である記録動作の一例を説明する。まずインターフェース回路９を介しコントローラ８が外部から情報を記録する命令を受けた場合即ち記録動作時には、記録データ生成回路６はコントローラ８からの指示によりインターフェース回路８を介して外部から入力される記録情報を受け取り、コード化、変調などを施して記録データを生成し記録制御回路５へと出力する。記録制御回路５は供給された記録データに基づいて光ディスク１上に情報が記録できるようにピックアップ４のレーザのパワー、発光波形を制御する制御信号を生成し光ピックアップ４へと出力する。なお上記記録データ生成回路６および記録制御回路５にはクロック生成回路１２から記録用の基準クロックが供給されており、これら回路の上記動作は上記記録用基準クロックに基づいて行われる。ピックアップ４は入力された制御信号に基づき光ディスク１に記録に必要なパワーのレーザを照射し情報を記録する。また、光ピックアップ４はこの記録動作と同時に光ディスク１からの反射光を検出し記録時の再生信号として再生信号処理回路７へ供給する。
【００１３】
再生信号処理回路７では、再生信号から例えばプッシュプル信号を抽出しウォブル抽出回路１０及び位置情報検出回路１１に出力する。ウォブル抽出回路１０では、入力されたプッシュプル信号からウォブル信号成分を抽出しスピンドルモータ制御回路３及びクロック生成回路１２へと出力する。スピンドルモータ制御回路３は供給された抽出ウォブル信号から光ディスクの回転数を検出し、上記回転数が所望の値となるようにスピンドルモータ２を制御する。次に位置情報検出回路１１では再生信号処理回路７から入力されたプッシュプル信号より位置情報の抽出、検出を行い光ディスク上の絶対的な位置を検出してコントローラ８へと出力する。クロック生成回路１２では供給された抽出ウォブル信号に同期したクロックを生成する。上記同期クロックは位置情報検出回路１１に入力され、例えば位置情報を検出するタイミングの決定などに使用される。さらに上記同期クロックは上述したように記録データ生成回路６、記録制御回路５にも供給され、記録動作のデータビットレートを決定する基準クロックとして使用される。
【００１４】
次に上記クロック生成回路１２について説明する。図２は上記クロック生成回路１２の構成を示しており、１３は第１のＰＬＬ回路、１４は第２のＰＬＬ回路である。クロック生成回路１２では入力された抽出ウォブル信号が第１のＰＬＬ回路１３に入力され、抽出ウォブル信号に同期した基準信号が生成される。次に上記基準信号が入力された第２のＰＬＬ回路１４は逓倍を行い同期クロックを生成する。ここで第１のＰＬＬ回路１３、第２のＰＬＬ回路１４の動作を図３、図４を用いて説明する。
【００１５】
図３（ａ）は第１のＰＬＬ回路の一構成例であり、１５はディジタル位相比較器、１６はディジタルローパスフィルタ（以下ディジタルＬＰＦと称す）、１７は波形生成回路である。第１のＰＬＬ回路１３に入力された抽出ウォブル信号はディジタル位相比較器１５において波形生成回路１７で生成された基準信号と位相比較をされ、位相誤差に応じたディジタル値が検出され出力される。ここでディジタル位相比較器１５は例えば同図（ｂ）に示すような位相比較特性に設定される。同図（ｂ）において横軸は入力される抽出ウォブル信号と波形生成回路１７で生成される基準信号との位相誤差であり縦軸が比較器の出力である。ディジタル位相比較器１５では単純な位相比較動作が行われるため、位相誤差検出範囲が＋πから−πまでとなっている。上記位相比較検出結果はディジタルＬＰＦ１６で増幅されると共に低域成分のみ通過し波形生成回路１７に入力される。波形生成回路１７は入力されたディジタルＬＰＦ出力に応じて生成する波形の周期値を決定し、例えば図示してはいないがシステムクロックを用いたカウンタ回路、フリップフロップ回路などを用いて基準信号波形を生成し、出力する。上記動作により波形生成回路１７で生成される基準信号は抽出ウォブル信号に位相同期することになり、周波数誤差のない安定した基準信号を生成することができる。
【００１６】
次に第２のＰＬＬ回路の一構成例を図４（ａ）に示す。図４（ａ）において、１８はアナログの位相周波数比較器、１９は低域通過フィルタ（以下ＬＰＦと称す）、２０はアナログの電圧制御発振器（以下ＶＣＯと称す）、２１は分周期である。
【００１７】
第１のＰＬＬ回路１３にて生成された基準信号は位相周波数比較器１８に入力され、分周器２１の出力と位相比較される。上記分周器２１にはＶＣＯ２０の出力即ちＰＬＬの出力クロックが入力され基準信号と同じ周波数になるように分周される。これにより、位相周波数比較器１８では基準信号と出力クロックの分周出力との位相比較が行われることになり、位相周波数比較器１８からは例えばその位相誤差に応じた誤差出力が出力される。ここで位相周波数比較器１８は例えば同図（ｂ）に示すような位相周波数比較特性に設定される。同図（ｂ）において横軸は入力される抽出ウォブル信号と上記分周器２１で生成された分周クロックとの位相誤差であり縦軸が比較器の出力である。
【００１８】
ここで位相周波数比較器１８では位相周波数比較動作が行われるため、位相誤差に比例した誤差出力を出力する範囲は＋２πから−２πまでに設定される。また欠落や湧き出しなどによりこの範囲を超えた位相誤差を検出した場合にも例えば＋２π以上であれば＋２π相当の出力が、また−２π以下であれば−２π相当の出力が誤差出力として出力される。これにより例えば周波数が違う場合でも誤差出力を出し続けることができ、ＰＬＬとして広範囲な周波数に対する引き込みが可能となる。
【００１９】
次に、位相比較器１８から出力された位相誤差出力はＬＰＦ１９にて高域のノイズ成分が除去され低域成分のみが制御電圧に変換されＶＣＯ２０に供給される。ＶＣＯ２０は供給された制御電圧に応じて発振周波数を変化させ出力クロックの周波数を変化させる。以上のループ動作においてＶＣＯ２０の動作を誤差出力が減少するようにすることにより第２のＰＬＬ回路１４は基準信号と分周器出力の誤差がなくなるように動作し、入力される基準信号に同期したクロックを生成する。以上の第２のＰＬＬ回路１４において分周器２１の分周比を記録ビットレートと基準信号の比に設定することにより第２のＰＬＬ回路１４の出力を記録ビットレートに一致させることができる。
【００２０】
以上の構成において、第１のＰＬＬ回路はディジタル回路で構成されているため、正確な周期を検出することが可能となり、素子ばらつき、温度変化などによる特性変動を生じることはなく安定して基準信号を生成することができる。また、ディジタル位相比較器では位相比較範囲が＋πから−πまでとなっているため、抽出ウォブル信号に欠落や湧き出しが生じた場合においても適正でない位相比較出力が出続ける事はなく、これにより欠陥に追従しない安定した基準信号を生成することができる。また第２のＰＬＬ回路１４では位相周波数比較器を用いているため広範囲な引き込み動作を実現することができ、素子ばらつき、温度等による特性変動に対して動作を安定させることができる。したがって、上記第１のＰＬＬ回路と第２のＰＬＬ回路を組み合わせることにより安定した同期クロックを生成することができ余裕のある動作を実現することができる。
【００２１】
次に長時間の欠陥時の周期補正が可能な第２の実施例の光ディスク装置について説明する。第１のＰＬＬ以外の構成は図１および図２に示した第１の実施例の構成と同じであるので説明は省略する。図５は周期補正を実現するための第１のＰＬＬの一構成例である。図５において図３と同じブロックには同じ番号を付してある。また、ＰＬＬとしての基本動作は図３と同じであり説明は省略する。図５において２２は抽出ウォブル信号の欠落、湧き出しなどの欠陥を検出する欠陥検出回路であり、欠陥検出時にはディジタルＬＰＦ１６に対しホールド信号をＨレベルにして出力し、通常時にはホールド信号をＬレベルにして出力する。
【００２２】
一方ディジタルＬＰＦ１６は例えば図６に示されるように構成される。図６において、２３は切り替え回路、２４、２５は係数器、２６は、２７は加算器、２８は遅延器である。ここで遅延器２８は入力値を所定時間例えば図５における波形生成回路１７で生成される基準信号の一周期分の時間だけ遅延させるように動作する。
【００２３】
図６において位相比較器の出力は切り替え回路２３に入力される。切り替え回路２３にはホールド信号も入力され、ホールド信号がＬレベルすなわち通常状態では位相比較器出力を選択して出力する。
【００２４】
切り替え回路２３の出力は係数器２４で設定された所定の係数倍され係数器２５および加算器２６に入力される。係数器２５では係数器２４の出力をさらに別の設定された所定の係数倍し加算器２７に出力する。一方加算器２６は入力された係数器２４の出力と遅延器２８の出力が加算される。加算器２６の出力は加算器２７に入力されると共に遅延器２８に入力される。加算器２７では係数器２５の出力と加算器２６の出力が加算されてディジタルＬＰＦ１６の出力として出力される。上記構成において加算器２５を通る信号パスがＰＬＬループでの位相系の変動に対する制御になり、また加算器２６と遅延器２８により構成されるループが位相誤差を積分するため、このパスがＰＬＬループでの周波数系の制御になる。
【００２５】
欠陥が検出されてホールド信号がＨレベルになったときには、切り替え回路２３は出力を０にするように出力を切り替える。これにより欠陥時には位相誤差が０になったときと同じように動作する。すなわち、上記したＰＬＬループでの位相系の変動に対する制御では入力が０になるため係数器２４の出力も０になり、これにより係数器２５の出力も０になる。したがって、位相系の変動に対する制御出力は０となる。また、ＰＬＬループでの周波数系の制御においては係数器２４の出力が０になることにより加算器２６の出力は遅延器２８の出力と同じになる。遅延器２８の出力は加算器２６の出力であるため、この場合常に同じ値が加算器２６から出力されることとなる。したがって周波数系の制御出力は欠陥検出時には常に同じ値が出力される。これによりディジタルＬＰＦ回路１６出力としては欠陥検出時には周波数を固定し、また位相を欠陥検出時のままホールドするような制御出力を出力することができる。
【００２６】
次に波形生成手段１７の一構成例を図７に示す。図７において２９、３２は除算器であり、３０、３１は加算器、３３は遅延器、３４はカウンタ回路、３５は信号生成回路である。ディジタルＬＰＦ１６の出力は波形生成手段１７の除算器２９に入力される。除算器２９では入力値を所定の設定値で除算を行い、その商を加算器３１にまた余りを加算器３０に出力する。上記除算器２９は例えばビット分割などで構成され、例えば除算係数を１２８として割り算を行うのであれば下位７ビットのデータを余りとして、また８ビット目以上を７ビットシフトさせて商として出力することにより実現することができる。次に加算器３０では除算器２９で得られた余りと遅延器３３の出力が加算され、除算器３２へと出力される。除算器３２は除算器２９と同じ除算動作を行い商を加算器３１へ、余りを遅延器３３へと出力する。
【００２７】
ここで遅延器３３は入力値を所定時間例えば図５における波形生成回路１７で生成される基準信号の一周期分の時間だけ遅延させるように動作し、その出力を加算器３０へと出力する。一方、加算器３１では除算器２９での商と、除算器３２での商を加算しカウンタ回路３４へと出力する。カウンタ回路３４は入力された値を基に例えば図示してはいないがシステムクロックのダウンカウントを行い信号生成回路３５にそのカウント値を出力する。信号生成回路３５は、例えばフリップフロップ回路などを用いて構成されカウント値が１で出力をＨレベルに遷移させ、またカウント値が新たに設定された最高カウント値の２分の１でＬレベルに遷移させることにより、カウンタ値に基づいた基準信号波形を生成する。
【００２８】
次に図８を用いて上記回路での長期欠陥時の周期補正動作を説明する。図８は図７の回路動作を示す図であり、（ａ）は抽出ウォブル信号、（ｂ）はホールド信号、（ｃ）はディジタルＬＰＦ出力値、（ｄ）は除算器２９の商の値、（ｅ）は除算器２９の余りの値、（ｆ）は加算器３０の出力値、（ｇ）は除算器３２の余りの値、（ｈ）は除算器３２の商の値、（ｉ）は加算器３１の出力値であり基準信号の周期値である。
【００２９】
ここで、各出力値は基準信号の周期ごとに変化するように構成されている。まず、同図（ａ）に示すように抽出ウォブル信号で長期間の欠落が生じた場合には、同図（ｂ）に示すように欠陥検出回路により欠落が検出されホールド信号がＨレベルになる。この時、ディジタルＬＰＦ出力は同図（ｃ）に示すようにホールド期間中は一定の値にホールドされる動作となる。ここでホールド時の値が例えば１６４４１であり図７における除算器２９の除算係数を１２８とした場合には、理想的には生成される基準信号の周期は１６４４１／１２８＝１２８．４４５３１２５となる。この時除算器２９は同図（ｄ）に示すようにこの商である１２８を加算器３１に出力する。また、同時に同図（ｅ）に示すように余りである５７を加算器３０に出力する。次に加算器３０は遅延器３３の出力と加算を行い除算器３２へ出力する。すなわち同図（ｆ）に示される加算器３０の出力値は同じ周期の同図（ｅ）の値と一つ前の周期の同図（ｇ）の値の加算となる。例えばホールド開始時には（ｅ）の値の５７と一つ前の周期の（ｇ）の値の１１２との加算で１６９となる。次に除算器３２は除算器２９と同様に除算係数を１２８とし除算を行い、同図（ｇ）の余りと、同図（ｈ）の商を出力する。例えばホールド開始時には加算器３０の出力が１６９であるから同図（ｇ）の余りは１６９−１２８＝４１となり、同図（ｈ）の商は１となる。したがって、加算器３１により出力されるカウント設定値は同図（ｉ）に示すように１２８と１２９が組み合わされるように出力される。ここで図中に矢印で示した周期が周期補正によりカウント設定値が１２８から１２９へと変更されている周期である。
【００３０】
以上の動作により、長期欠陥時においても生成する基準信号の周期を理想とされる周期との位相誤差を検出することができ、またこれによる累積位相誤差を生じないように基準信号の周期を補正することができる。したがって、本発明を用いれば長時間の欠陥に対しても理想位相との累積位相誤差を抑えた基準信号を生成することができ、これにより欠陥によるディジタルフィルタの出力変動を防止し、データの記録位置のずれを生じないようにすることができ安定したクロックを生成するとともにデータの記録位置のずれを生じないようにすることが可能となる。
【００３１】
次に、第３の実施例の光ディスク装置における帯域設定について説明する。これまで述べたように本発明ではディジタル回路により構成される第１のＰＬＬ回路とアナログ回路による第２のＰＬＬ回路を組み合わせて使用することにより、安定した基準信号を生成して同期クロックを生成することができるが、ここでそれぞれのＰＬＬ回路における帯域は例えば図９（ａ）にその一例を示すように第２のＰＬＬ回路の制御帯域のほうが第１のＰＬＬ回路の制御帯域よりも高く設定される。図９（ａ）はそれぞれのＰＬＬの閉ループ特性を示したものであり、第１のＰＬＬ回路での制御帯域をｆｃ１、第２のＰＬＬ回路での制御帯域をｆｃ２とした時ｆｃ１＜ｆｃ２となるように設定される。このように設定することによりこれら第１、第２のＰＬＬ回路が縦属に接続された構成においては全体の追従特性は帯域の低いほうで決定されるため、ＰＬＬとしての総合特性は第１のＰＬＬ回路の特性で決定することができる。
【００３２】
一方、このときの第２のＰＬＬ回路出力における同期クロックの位相ノイズスペクトルは同図（ｂ）のようになる。同図（ｂ）において点線で示したレベルがＶＣＯ固有の位相ノイズのレベルであり高域になるにしたがい６ｄＢ／ｏｃｔの減衰特性を示す。この固有位相ノイズはＰＬＬループ特性によりｆｃ２より低い帯域が実線のレベルに抑圧されるため、出力クロックの位相ノイズは斜線で示された量となる。したがって、ｆｃ２を高く設定することにより出力クロックの位相ノイズ量を抑制することが可能となる。本発明設定では、上述したようにＰＬＬとしての総合特性は第１のＰＬＬ回路の特性で決定することができるため、第２のＰＬＬ回路の制御帯域を高くしても全体特性には影響せず、これにより安定した特性を実現しながら位相ノイズを抑制し、高品質なクロックを生成することが可能となる。したがって、本発明を記録装置に適用することにより、安定性を損なわずより高品質な記録動作を実現することができる。
【００３３】
すなわち、上記構成においては、上記第１のＰＬＬ回路の制御帯域を上記第２のＰＬＬの制御帯域よりも低く設定し、これら２つのＰＬＬ回路の総合追従特性を第１のＰＬＬ回路にて決定されるようにする。これにより、第２のＰＬＬ回路の制御帯域を高くすることができ、第２のＰＬＬ回路のアナログＶＣＯの位相ノイズを抑えることができ、より安定したクロックを生成することができる。
【００３４】
以上述べたように本発明のクロック生成回路においては、欠陥時においても安定した基準信号を生成すると共に位相ノイズの少ない高品質な同期クロックを生成することができる。さらに上記クロック生成回路を記録装置に適用し上記クロックを記録データ生成回路、および記録制御回路へと供給し、記録動作の基準クロックとして使用することにより、安定した高品質な記録をすることができる。
【００３５】
【発明の効果】
本発明のクロック生成回路においては、素子ばらつき等に対し影響を受けない安定した基準信号を生成することができ、これにより安定した同期クロックを生成することができる。また、欠陥に応答しにくく広範囲な引き込みを実現すると共により安定したクロックを生成することができる。さらに、上記クロック生成回路を記録装置に適用し上記同期クロックを記録データ生成回路、および記録制御回路へと供給し、記録動作の基準クロックとして使用することにより、安定した高品質な記録を実現することができる。
【図面の簡単な説明】
【図１】第１の実施例のクロック生成回路を装置に適用したブロック図。
【図２】第１の実施例のクロック生成回路を示す図。
【図３】第１の実施例の第１のＰＬＬ回路を示す図。
【図４】第１の実施例の第２のＰＬＬ回路を示す図。
【図５】第２の実施例の第１のＰＬＬ回路を示す図。
【図６】第２の実施例の第１のＰＬＬ回路のディジタルＬＰＦを示す図。
【図７】第２の実施例の第１のＰＬＬ回路の波形生成回路を示す図。
【図８】第２の実施例の周期補正動作を示す図。
【図９】第３の実施例の第１、第２のＰＬＬ回路の特性を示す図。
【符号の説明】
１…光ディスク、２…スピンドルモータ、３…スピンドルモータ制御回路、４…ピックアップ、５…記録制御回路、６…記録データ生成回路、７…再生信号処理回路、８…コントローラ、９…インターフェース回路、１０…ウォブル信号抽出回路、１１…位置情報検出回路、１２…クロック生成回路、１３…ディジタルＰＬＬ回路、１４…アナログＰＬＬ回路、１５…ディジタル位相比較器、１６…ディジタルＬＰＦ、１７…波形生成回路、１８…位相周波数比較器、１９…ＬＰＦ、２０…ＶＣＯ、２１…分周器、２２…欠陥検出回路、２３…切替回路、２４、２５…係数器、２６、２７、３０、３１…加算器、２８、３３…遅延器、２９、３２…除算器、３４…カウンタ回路、３５…信号生成回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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