(57)【要約】【課題】インタフェース規格上の電源・グランド（ＧＮＤ）ピンをファームウェア書き換え用通信用ピンとして使用することで、ファームウェア書き換え用の特別な専用コネクタを使用する必要のないディスク装置を提供することにある。【解決手段】使用しない電源ピン２本をＵＡＲＴ通信に割り当て、スイッチによる切替でファームウェア書き換え時にはスイッチをＯＮにしてＵＡＲＴ通信を行い、量産出荷時にはスイッチをＯＦＦにすることにより、例えば自由に使用できるピンが２本用意されていないシリアルＡＴＡ通信規格に対応した磁気ディスク装置の場合でも、コントローラーの破壊を防止し、磁気ディスク装置側および設備側に専用コネクタを用意することなくファームウェア書き換え用のＵＡＲＴ通信を実現することが可能となる。【選択図】      図１
2004206505.tif 000002
【特許請求の範囲】
【請求項１】
ディスク装置の動作を制御する制御プログラムを保持するメモリを有し、外部装置から新たな制御プログラムを受信可能とするディスク装置であって、
外部装置とのデータ通信に使用する通信信号ピンと、前記通信信号ピンとは別に複数の電源電圧に対応して設けられるとともに、前記外部装置からの供給電源に対して一部が選択的に電源供給に使用される複数の電源ピンとを有し、前記ディスク装置と前記外部装置とを電気的に接続するためのコネクタと、
前記複数の電源ピンに切換え可能に接続された切換えスイッチと、
前記複数の電源ピンに接続され、前記電源ピンから前記電源供給に使用される電源ピンの選択状態を検出する電源回路と、
前記メモリ手段に保持される制御プログラムに基づいて前記ディスク装置の動作を制御する制御回路であって、前記電源回路に接続され、当該電源回路から前記電源供給に使用される電源ピンの選択情報を入手し、電源供給に使用されない電源ピンを選択して接続するよう前記切換えスイッチを切換えて前記メモリに保持される制御プログラムを前記外部装置から供給される新たな制御プログラムに書き換える制御回路と
を有することを特徴とするディスク装置。
【請求項２】
前記切換えスイッチは、手動スイッチ、リレー、トライステートバッファ、ＦＥＴのいずれか１つからなる
ことを特徴とする請求項１記載のディスク装置。
【請求項３】
前記コネクタは、更にグランドピンを有し、前記切換えスイッチは前記複数の電源ピンと前記グランドピンに切換え可能に接続されるとともに、前記制御回路は、前記電源回路からの前記電源供給に使用される電源ピンの選択情報が入手できない場合、前記切換えスイッチを前記グランドピンに接続するように切り換えて前記メモリに保持される制御プログラムを前記外部装置から供給される新たな制御プログラムに書き換える
ことを特徴とする請求項１記載のディスク装置。
【請求項４】
前記制御回路とは別に、前記電源回路および前記制御回路に接続され、当該電源回路から前記電源供給に使用される電源ピンの選択情報を入手し、電源供給に使用されない電源ピンを選択して接続するよう前記切換えスイッチを切換える内部コントローラを持つ
ことを特徴とする請求項１記載のディスク装置。
【請求項５】
前記切換えスイッチに接続され、前記外部装置から供給される新たな制御プログラムをシリアル通信で前記ディスク装置に取り込むＵＡＲＴ通信回路とを有し、
前記切換えスイッチに代えて、特定の電源ピンと前記ＵＡＲＴ通信回路の間にジャンパーチップを取り付け可能とし、前記制御回路は、前記ジャンパーチップの接続された前記特定の電源ピンから前記ＵＡＲＴ通信回路を介して、前記メモリに保持される制御プログラムを前記外部装置から供給される新たな制御プログラムに書き換える
ことを特徴とする請求項１記載のディスク装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は情報記憶装置内のファームウエアの書き換えに関するもので、特に、インタフェース規格上の電源又はグランドピンをファームウエアの書換え用の通信用ピンとして使用したディスク装置に関する。
【０００２】
【従来の技術】
従来、ディスク装置として例えばハードディスク装置（ＨＤＤ）には、ディスクドライブの各種機構を制御するための制御用コンピュータであるマイクロコンピュータが設けられている。制御用コンピュータは、予め用意された制御プログラムにより、所定の制御動作を実行する専用コンピュータである。
【０００３】
制御プログラムは通常では、ＩＣメモリであるＲＯＭ（ｒｅａｄ  ｏｎｌｙ  ｍｅｍｏｒｙ）に格納されており、固定的にセットされている。しかしながら、製品仕様に応じて、制御プログラムの変更を要することがある。このため、制御用コンピュータをＨＤＤの内部に取り付けるときに、ＲＯＭをＩＣソケットを使用して実装する方式がある。ＩＣソケットであれば、異なる制御プログラムを格納したＲＯＭ自体を交換することにより、制御プログラムを変更することが可能となる。
【０００４】
しかし、ＩＣソケットを使用する方式では、ＩＣソケットにセットしたときにＲＯＭの接触不良が発生しやすい。また、当然ながらＩＣソケットの分だけコストが増大し、また、プリント回路基板上にＩＣソケットのスペースが必要となる。一方、ＩＣソケットを用いないでＲＯＭをプリント回路基板上に半田付けする方法では、ＲＯＭの交換は困難となり実際的ではない。
【０００５】
また、制御プログラムを格納するために、ＲＯＭの代わりに不揮発性で書換え可能なＲＯＭであるフラッシュメモリを使用する方式がある。フラッシュメモリは、通常ではＥＥＰＲＯＭ（ｅｌｅｃｔｒｉｃ  ａｌｌｙ  ｅｒａｓａｂｌｅ  ａｎｄ  ｐｒｏｇｒａｍａｂｌｅ  ｒｅａｄ  ｏｎｌｙ  ｍｅｍｏｒｙ）からなり、ブロック単位で消去、書換え動作が可能なＩＣメモリである。フラッシュメモリを使用する方式であれば、メモリ自体を交換することなく、制御プログラムを書き換えることで変更することができる。
【０００６】
制御プログラムの書換えにはついては先行技術として特許文献１の方式がある。特許文献１は、装置性能の向上または装置制御に係わるファームウェアの性能向上に伴うファームウェアの更新制御、または製造過程時に実行される検査処理用プログラム（製造用ファームウェア）と一般動作に必要な制御プログラム（製品用ファームウェア）との書き換えをメモリチップを交換することなく行うことを目的としており、ＲＯＭライターより新しい製品用ファームウェアがＵＡＲＴ（Ｕｎｉｖｅｒｓａｌ  Ａｓｙｎｃｈｒｏｎｏｕｓ  Ｒｅｃｉｖｅｒ  Ｔｒａｎｓｍｉｔｔｅｒ）を介してシリアルに送られ、ＣＰＵはＰＥＲＯＭ内の旧版の製品用ファームウェアを新しい製品用ファームウェアに書換えることが記載されている。
【０００７】
特許文献１には、装置製造過程時には製造用ファームウェアがＰＥＲＯＭに記憶されており、ＣＰＵはこの製造用ファームウェアに基づいて検査を実行し、検査終了後、製品検査ユニットより製品用ファームウェアが送られ、ＣＰＵは製造用ファームウェアの代わりに製品用ファームウェアをＰＥＲＯＭに書込むことが記載されている。
【０００８】
また、制御プログラムの書換えの別な先行技術として特許文献２の方式がある。特許文献２は、フラッシュメモリに格納した制御プログラムにより各種制御を実行する制御用コンピュータにおいて、ＲＯＭ等の部品点数やコストの増大を招くことなく、制御プログラムの変更を簡単かつ確実に行うことを実現することを目的としており、フラッシュメモリに格納された旧の制御プログラムを新制御プログラムに書換えるときに、ＣＰＵはフラッシュメモリから読出した書換え用プログラムをＲＡＭにセットして、Ｉ／Ｏインタフェースはホストコンピュータから転送された新制御プログラムをＲＡＭにセットする。その後、ＣＰＵがＲＡＭにセットされた書換え用プログラムを実行して、フラッシュメモリに格納された旧の制御プログラムを新制御プログラムに書換えることが記載されている。
【０００９】
しかしながら、上記した先行術においては、インタフェース規格でリザーブピンが用意されない場合、規格で定められたインタフェースコネクタとは別にＵＡＲＴ通信用コネクタを用意しなければならないため、設備の改造や製品１個あたりのコストアップ等の問題となる。
【００１０】
現在、ＨＤＤの新たな通信規格としてシリアルＡＴＡ（Ｓｅｒｉａｌ  ＡＴＡ）通信規格が提唱され始めている。このシリアルＡＴＡ通信規格の場合には信号転送系の通信ピンとしてＳｉｇｎａｌ  Ｓｅｇｍｅｎｔに７ピン、電源転送系のピンとしてＰｅｗｅｒ  Ｓｅｇｍｅｎｔに１５ピンの端子が用意されるが、全て規格で用途が決まっており、上記２つの機能以外に自由に利用できるピンが２本用意されていないためにシリアルＡＴＡ通信規格コネクタとは別にプログラムの書き換え用としてＵＡＲＴ通信用コネクタを用意する必要が生じる。
【００１１】
また、カード型記憶装置のように装置が小型の場合は規格インタフェースコネクタ以外のコネクタを物理的に装着するのが困難となることが考えられる。
【特許文献１】
特開平７−７８０７７号公報（請求項１、図１）
【特許文献２】
特開平７−８４７７６号公報（請求項１、図１）
【００１２】
【発明が解決しようとする課題】
本発明は上記の問題を解決するために成されたものであり、インタフェース規格上の電源・グランド（ＧＮＤ）ピンをファームウェア書き換え用通信用ピンとして使用することで、ファームウェア書き換え用の特別な専用コネクタを使用する必要のないディスク装置を提供することを目的としている。
【００１３】
【課題を解決するための手段】
本発明のディスク装置は、ディスク装置の動作を制御する制御プログラムを保持するメモリを有し、外部装置から新たな制御プログラムを受信可能とするディスク装置であって、外部装置とのデータ通信に使用する通信信号ピンと、前記通信信号ピンとは別に複数の電源電圧に対応して設けられるとともに、前記外部装置からの供給電源に対して一部が選択的に電源供給に使用される複数の電源ピンとを有し、前記ディスク装置と前記外部装置とを電気的に接続するためのコネクタと、前記複数の電源ピンに切換え可能に接続された切換えスイッチと、前記複数の電源ピンに接続され、前記電源ピンから前記電源供給に使用される電源ピンの選択状態を検出する電源回路と、前記メモリ手段に保持される制御プログラムに基づいて前記ディスク装置の動作を制御する制御回路であって、前記電源回路に接続され、当該電源回路から前記電源供給に使用される電源ピンの選択情報を入手し、電源供給に使用されない電源ピンを選択して接続するよう前記切換えスイッチを切換えて前記メモリに保持される制御プログラムを前記外部装置から供給される新たな制御プログラムに書き換える制御回路とを有することを特徴とすることを特徴とするものである。
【００１４】
このような構成にすることで、例えば自由に使用できるピンが２本用意されていないシリアルＡＴＡ通信規格に対応した磁気ディスク装置の場合でも、使用しない電源ピン２本をＵＡＲＴ通信に割り当てることができ、スイッチによる切替でファームウェア書き換え時にはスイッチをＯＮにしてＵＡＲＴ通信を行い、量産出荷時にはスイッチをＯＦＦにすることにより、コントローラーの破壊を防止し、装置側および設備側に専用コネクタを用意することなくファームウェア書き換え用のＵＡＲＴ通信を実現することが可能となる。
【００１５】
【発明の実施の形態】
以下、図面を参照して本発明の実施例を説明する。本発明の実施形態に係るディスク装置として、磁気ディスク装置を例に取り以下に説明する。
（第１の実施形態）
図１は、本発明の第１の実施形態に係る磁気ディスク装置の構成を示すブロック図である。図１において、磁気ディスク装置１は、外部バス２を介してホストシステム３に接続されている。磁気ディスク装置１は、ホストシステム３との間で情報を送受することにより、データの書込み／読出しを行う。
【００１６】
磁気ディスク装置１は、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）１００およびＨＤＣ（Ｈａｒｄ  Ｄｉｓｋ  Ｃｏｎｔｒｏｌｌｅｒ）１０１を有する。ＣＰＵ１００は、本装置内の制御を行うものであり、データの書込み／読出し時におけるヘッド位置決め制御処理等を行う。ＨＤＣ１０１は、ホストシステム３とのインタフェースを行うものであって、例えばホストシステム３から送られた要求およびデータに応じて、論理アドレスから物理アドレスへのアドレス変換を行い、ＲＬＬ・ＥＮ／ＤＥＣ（Ｅｎｃｏｄｅｒ／Ｄｅｃｏｄｅｒ）を介してデータの書込み／読出し制御を行う。この際、取り扱われるデータは、一時的にセクタバッファに記憶される。ＲＬＬ・ＥＮ／ＤＥＣは、磁気ディスクに記録するデータの符号、ここではＮＲＺ（ｎｏｎ  ｒｅｔｕｒｎ  ｔｏ  ｚｅｒｏ）符号をＲＬＬＣ（Ｒｕｎ  Ｌｅｎｇｔｈ  Ｌｉｍｉｔｔｅｄ  Ｃｏｄｅ）方式の符号に変換したり、反対に、磁気ディスクから読出されたデータの符号をＮＲＺ符号に変換する。
【００１７】
また、ＣＰＵ１００には、書換え可能な不揮発性メモリであるＰＥＲＯＭ（Ｐｒｏｇｒａｍｍａｂｌｅ  ａｎｄ  Ｅｒａｓａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）１０４、およびシリアルインタフェースとしてＵＡＲＴ（Ｕｎｉｖｅｒｓａｌ  Ａｓｙｎｃｈｒｏｎｏｕｓ  Ｒｅｃｅｉｖｅｒ  Ｔｒａｎｓｍｉｔｔｅｒ）１０５が接続されている。ＰＥＲＯＭ１０４は、磁気ディスク装置１の書込み／読出し動作を含む通常動作を必要とされる製品用ファームウェア当を記憶している。
【００１８】
ＵＡＲＴ１０５は、ＰＥＲＯＭ１０４に記憶された製品用ファームウェアのバージョンアップ、または、バグ修正のための書換え処理が行われる際、後述するスイッチ２０１、インタフェースコネクタ電源部６ａを介してＲＡＭライター４に接続される。ＣＰＵ１００は、ＲＯＭライター４を介して送られる新しい製品用ファームウェアをＰＥＲＯＭ１０４に書き込む。
【００１９】
なお、同実施形態に使用されるＲＯＭライター４は、ＰＥＲＯＭ１０４に対してデータの書込み制御は行わず、単に、書込み対象とするファームウェアを所定のデータ単位でＣＰＵ１００に送出するものである。
【００２０】
ここで、磁気ディスク装置の一般的な事項について簡単に説明を加えておく。この点は図面等、実施例には詳述しないが、特に新しい構成は無いため、図面での説明は省略する。
【００２１】
磁気ディスク装置１は、円板の表面に強磁性体の薄い膜（磁気記録層）が施された磁気ディスクを搭載している。磁気ディスクに対してデータの書込み／読出しを行うため、磁気ディスク装置１は、スピンドルモータ、磁気ヘッド、アクチュエータおよびＶＣＭ（ボイスコイルモータ）を搭載する。
【００２２】
更に、磁気ディスク装置１は、前述した機構を駆動及び制御するため、モータ制御回路、ＶＣＭドライバ、リード／ライト回路、キャリッジ制御回路およびサーボ処理回路有する。
【００２３】
スピンドルモータは、磁気ディスクを高速に回転させる。モータ制御回路は、ＣＰＵ１００に接続され、ＣＰＵ１００の制御のもと、スピンドルモータの回転が一定になるように駆動制御する。
【００２４】
アクチュエータはアームを有し、このアームの先端には磁気ヘッドが取付けられている。磁気ヘッドは、磁気ディスクの所定の位置上でデータの記録・再生を行う。通常、磁気ヘッドはアームの先端に上下一対に取付けられ、磁気ディスクの表面と裏面にそれぞれ一個ずつ配設される。また、各磁気ヘッドのアームは、アクチュエータにより全て同時に移動し、磁気ディスク上の所定のトラックに位置決めされる。これにより、各磁気ヘッドは、全ての各ディスク面の同じ半径位置に位置決めされることになる。
【００２５】
リード／ライト回路は、磁気ヘッドによって読み取られたデータを受け取り、これに所定の処理を施してサーボ処理回路に出力する。サーボ処理回路は、ＣＰＵ１００に接続され、リード／ライト回路より受け取ったデータをＣＰＵ１００に創出する。さらに、このサーボ処理回路は、ＣＰＵ１００の制御に基づいて磁気ヘッドを目標とする位置に移動させるために、磁気ヘッドの位置情報をキャリッジ制御回路に出力する。サーボ処理回路による磁気ヘッドの位置決め制御には、例えばセクタサーボシステムが適用される。
【００２６】
キャリッジ制御回路は、ＶＣＭドライバに接続され、ＶＣＭドライバに供給される電流の量および方向を制御し、トラック間での磁気ヘッドの移動制御を行う。ＶＣＭは、アクチュエータの駆動機構としてアクチュエータに接続され、磁気ヘッドの位置決め駆動を行う。ＶＣＭは、強い磁界中に置かれた導線に電流を流すと、電流の大きさに比例した電磁駆動力が発生することを利用した、一種のリニアモータである。
【００２７】
次に、本実施形態に係るＵＡＲＴ通信いついて、図１を用いて説明する。図１は本発明の第１の実施形態に係わるＵＡＲＴ通信をインタフェースコネクタの電源部を通じて行う接続を示すブロック図を示している。
【００２８】
スイッチ２０１は、本発明の主要素であり、このスイッチ２０１がＵＡＲＴ１０５とインタフェースコネクタ電源部６ａの間にあることが特徴である。ここで述べるスイッチとは信号回路の導通と非導通の状態を作ることができる部品や素子であり、手動スイッチ／リレー／トライステートバッファ／ＦＥＴ等が考えられるが、本実施形態では手動スイッチを例に説明をする。
【００２９】
本発明に係る磁気ディスク装置１は、外部装置、例えばパーソナルコンピュータ等との情報、電源供給のやり取りを行うのに、シリアルＡＴＡ通信の規格にのっとったコネクタを採用している。本規格のコネクタにおいては、インタフェースコネクタ電源部６ａは本来磁気ディスク装置１の電源が供給されるコネクタであり、この電源ピンをファームウェア書き換え時のＵＡＲＴ通信用として利用する場合、もし電源が装置に供給されるとＵＡＲＴ１０５のＩＣとしての出力端子に外部から電圧がかかることによりＵＡＲＴ１０５を破壊したり、異常電流が流れる危険性を持っている。
【００３０】
そこで、本発明の実施形態においては、ファームウェア書き換え時にインタフェースコネクタ電源部６ａをＵＡＲＴ通信として利用するには、利用する電源ピンに電源電圧が供給されないこと前提としなければならない。すなわち、例えばシリアルＡＴＡ通信の規格にのっとったコネクタを採用している場合には、インタフェースコネクタ電源部６ａには全部で１５ピンの端子が用意され、その内訳として、３．３Ｖの電源端子が３ピン、５Ｖの電源端子が３ピン、１２Ｖの電源端子が３ピン、グラウンド（以下、ＧＮＤと称する）の端子が５ピン、リザーブピンが１ピンの構成となっており、それぞれの物理的なピン配置位置とピンの並び順は規定されている。
【００３１】
電源は３．３Ｖ、５Ｖ、１２Ｖの３種類が用意されるが、ホストシステム３が各電圧の電源供給を行うかどうか、または磁気ディスク装置１が、各電圧の供給を受けるかは使用者側で設定が自由なオプション項目となっている。
【００３２】
例えば磁気ディスク装置１が１２Ｖの電源の供給を必要としない場合、磁気ディスク装置１内部の１２Ｖの電源端子の３ピン分は通常であれば無接続（以下、ＮＣと称する）とする。これをファームウェア書き換え時のＵＡＲＴ通信として利用するのが本発明の特徴である。
【００３３】
スイッチ２０１はＵＡＲＴ通信信号１０の送信用／受信用２本の配線のＯＮ／ＯＦＦを同時に行う。ファームウェア書き換え時にＵＡＲＴ通信が必要な場合には、スイッチ２０１をONにして、アダプタ２０２を磁気ディスク装置１とホストシステム３の間に接続し、さらに、アダプタ２０２のＵＡＲＴ通信コネクタ７ａ’とＲＯＭライター４のコネクタ７ｂとをケーブル等で電気的に接続する。
【００３４】
これにより、ＵＡＲＴ１０５とＲＯＭライター４を結ぶ、ＵＡＲＴ通信信号１０の信号接続が実現する。このとき、ＵＡＲＴ通信を行っている間も規格上のインタフェースである外部バス２の通信は独立しており支障なく他の通信ができるようになっている。
【００３５】
また、磁気ディスク装置１の量産出荷時にはスイッチ２０１をＯＦＦにすることによりＵＡＲＴ通信信号１０の送信用／受信用の２本の配線が無接続となり、インタフェースコネクタ電源部６ａにあらゆる条件の電源供給が行われてもＵＡＲＴ１０５は出力端子に外部から電圧がかかることに起因する破壊等の影響を受けずにすむ。
【００３６】
また、インタフェースコネクタ電源部６ａの電源端子を利用する代わりに、グラウンド（ＧＮＤ）端子の一部とＵＡＲＴ１０５の間にスイッチ２０１を入れることでも上記の方法を実現できる。
【００３７】
また、スイッチ２０１の代わりとしてジャンパーチップ等の回路的に導通する部品を使用して前記スイッチの代用とすることができる。この場合、ファームウェア書き換え時はジャンパーチップを実装してＵＡＲＴ通信を行うことができる状態にし、量産出荷時はジャンパーチップを取り外して、未実装にすることによりコネクタ６ａとＵＡＲＴ１０５間を無接続にすることができる。
【００３８】
（第２の実施形態）
次に、本発明に係る第２の実施形態について説明する。図２は本発明の第２の実施例に係るスイッチのＯＮ／ＯＦＦ制御方法を示すブロック図であり、図４は図２に示されるスイッチＯＮ／ＯＦＦ制御のタイミングを示すタイミングチャートを示している。
【００３９】
ＯＮ／ＯＦＦ制御入力端子付きスイッチ２０１ａはＵＡＲＴ１０５とインタフェースコネクタ電源部６ａの間に接続され、コンパレーター２０３ａからの出力信号２０５ａがスイッチ２０１ａのＯＮ／ＯＦＦ制御入力端子に接続されている。ＯＮ／ＯＦＦ制御入力端子付きスイッチ２０１ａは制御信号が高い（Ｈｉｇｈ：以下、Ｈと称する）の場合に導通、制御信号が低い（Ｌｏｗ：以下、Ｌと称する）の場合に非導通となるスイッチであり、コンパレーター２０３ａからの出力信号２０５ａがＨの場合は、ＵＡＲＴ１０５とインタフェースコネクタ電源部６ａ間が導通し、制御信号がＬの場合には非導通となる。
【００４０】
コンパレーター２０３ａと２０３ｂは＋入力端子と−入力端子と出力端子を持ち、その２つの入力端子の電圧を比較した結果により出力端子にＨ／Ｌのデジタル出力を行う。＋入力端子の電圧が−入力端子の電圧より高くなる場合（＋入力端子の電圧＞−入力端子の電圧）はＨを出力し、＋入力端子の電圧が−入力端子の電圧より低くなる場合（＋入力端子の電圧＜−入力端子の電圧）はＬを出力する。
【００４１】
コンパレーター２０３ａは前記の入出力端子の他にイネーブル信号入力端子を持ち、このイネーブル信号がＨの場合はコンパレーター２０３ａは前記の電圧比較による結果出力動作を行い、イネーブル信号がＬの場合はコンパレーター２０３ａは常にＬを出力する。前記イネーブル信号入力端子にはコンパレーター２０３ｂからの出力信号２０５ｂが接続されており、基準電圧回路２０４ａと２０４ｂは装置に電源が供給されている場合に電源電圧よりも低い直流定電圧を出力する。
【００４２】
コンデンサ２０７はコンパレーター２０３ａのイネーブル信号２０５ｂの立ち上がり波形を緩やかにする作用を持つ。分圧抵抗２０８ａ、２０８ｂ、２０８ｃ、２０８ｄはコンパレーター２０３ａと２０３ｂに入力する電圧を基準電圧回路２０４ａと２０４ｂの電圧に適するように調節している。
【００４３】
本実施例では、インタフェースコネクタ電源部６ａは５Ｖ電源端子と１２Ｖ電源端子とグラウンド（ＧＮＤ）端子を持ち、ＵＡＲＴ通信信号１０はコネクタ６ａの１２Ｖ電源端子に接続され、磁気ディスク装置１に供給する電源はコネクタ６ａの５Ｖ電源端子を通じて５Ｖを供給し、１２Ｖ電源は装置に供給せず、ＧＮＤ端子にはＧＮＤを接続するものとする。また、磁気ディスク装置１内の各ＩＣの最大定格は６Ｖとする。
【００４４】
コンパレーター２０３ａの−入力端子にＵＡＲＴ通信信号１０の電圧、コンパレーター２０３ｂの＋入力端子には基準電圧回路２０４ａの電圧、コンパレーター２０３ｂの＋入力端子に電源回路８の５Ｖ電源電圧、コンパレーター２０３ｂの−入力端子には基準電圧回路２０４ｂの電圧をそれぞれ入力している。
【００４５】
コンパレーター２０３ａの出力は、イネーブル入力端子にＨが入力されている場合にＵＡＲＴ通信信号１０の電圧が装置電源電圧よりも少し高い５．５Ｖ以上でＬを出力し、５．５Ｖ未満ではＨを出力するが、このスレッショルドレベルを図４の（Ｉ）の電圧とする。また、コンパレーター２０３ａのイネーブル入力端子でＨと判別するスレッショルドレベルを図４の（ＩＩＩ）のよりも高い電圧とする。コンパレーター２０３ｂの出力は、５Ｖ電源電圧が４．５Ｖ以上でＨを出力し、４．５Ｖ未満ではＬを出力するが、このスレッショルドレベルを図４の（ＩＩ）とする。
【００４６】
以降は図４のタイミングチャートを中心に本実施形態における切換え回路の回路動作を説明する。
最初にＲＯＭライター４を非接続、ホストシステム３が装置に５Ｖ電源と１２Ｖ電源を供給する、顧客で装置１ａを使用する場合を想定する。図４のＡのタイミングより前では装置への電源供給はＯＦＦとなっているが、Ａのタイミングでインタフェースコネクタ電源部６ａに対して５Ｖ電源と１２Ｖ電源を供給する。このとき、スイッチ２０１ａのＯＮ／ＯＦＦ制御信号２０５ａはＬになっており、スイッチ２０１ａはＯＦＦになっているため、コネクタ６ａとＵＡＲＴ１０５の接続は切断されている。
【００４７】
図４のＢのタイミングで５Ｖ電源電圧はスレッショルドレベル（ＩＩ）に達して、５Ｖ電源電圧を監視しているコンパレーター２０３ｂの出力信号２０５ｂは０Ｖから５Ｖに向かって電圧上昇を始めるが、コンデンサ２０７の作用により電圧上昇の傾斜が緩やかになっている。
【００４８】
図４のＣのタイミングで前記２０５ｂの電圧はスレッショルドレベル（ＩＩＩ）に達して、コンパレーター２０３ａがイネーブルとなる。しかし、ＵＡＲＴ通信信号１０の経路となるコネクタ６ａの１２Ｖ電源端子の電圧はスレッショルドレベル（Ｉ）よりも高い１２Ｖになっており、コンパレーター２０３ａの出力信号２０５ａはＬを維持するため、スイッチ２０１ａはＯＦＦを維持する。
【００４９】
図４のＤのタイミングで磁気ディスク装置１への電源供給をＯＦＦにするが、タイミングＡより前からタイミングＤの後まで通じてスイッチ２０１ａはＯＦＦを維持しており、ＵＡＲＴ１０５の破壊を防止している。
【００５０】
次にＲＯＭライター４の通信配線をコネクタ６ａの１２Ｖ電源端子に接続、ホストシステム３が装置に５Ｖ電源を供給し、１２Ｖ電源を供給しない、ファームウェア書き換えを行う場合を想定する。
【００５１】
図４のＥのタイミングでインタフェースコネクタ電源部６ａに対して５Ｖ電源を供給する。このときスイッチ２０１ａのＯＮ／ＯＦＦF制御信号２０５ａはＬになっており、スイッチ２０１ａはＯＦＦになっているため、コネクタ６ａとＵＡＲＴ１０５の接続は切断されている。
【００５２】
図６のＦのタイミングで５Ｖ電源電圧はスレッショルドレベル（ＩＩ）に達して、５Ｖ電源電圧を監視しているコンパレーター２０３ｂの出力信号２０５ｂは０Ｖから５Ｖに向かって電圧上昇を始めるが、コンデンサ２０７の作用により電圧上昇の傾斜が緩やかになっている。
【００５３】
図６のＧのタイミングで前記２０５ｂの電圧はスレッショルドレベル（ＩＩＩ）に達して、コンパレーター２０３ａがイネーブルとなる。このとき、ＵＡＲＴ通信信号１０の経路となるコネクタ６ａの１２Ｖ電源端子の電圧はスレッショルドレベル（Ｉ）よりも低い５Ｖになっており、コンパレーター２０３ａの出力信号２０５ａはＬからＨに変化し、スイッチ２０１ａがＯＮになる。スイッチ２０１ａがＯＮになることにより、ＲＯＭライター４とＵＡＲＴ１０５をＵＡＲＴ通信信号１０の信号接続を実現し、ファームウェア書き換えが可能な状態となる。
【００５４】
図６のＨのタイミングで装置への電源供給をＯＦＦにしたときに、制御信号２０５ａはＬとなり、スイッチ２０１ａはOFFになる。
以上の動作により、インタフェースコネクタ電源部６ａのＵＡＲＴ通信信号１０の経路である１２Ｖ電源端子と磁気ディスク装置１への電源供給の状態を監視して、安全かつ自動的にスイッチ２０１ａのＯＮ／ＯＦＦを自動制御することが可能となる。
【００５５】
（第３の実施形態）
次に、本発明に係る第３の実施形態について説明する。図３は本発明の第３の実施例に係るスイッチのＯＮ／ＯＦＦ制御方法を示すブロック図であり、図４は図３に示されるスイッチＯＮ／ＯＦＦ制御のタイミングを示す。
【００５６】
ＯＮ／ＯＦＦ制御入力端子付きスイッチ２０１ａはＵＡＲＴ１０５とインタフェースコネクタ電源部６ａの間に接続され、ＣＰＵ１００からの出力信号２０６がスイッチ２０１ａのＯＮ／ＯＦＦ制御入力端子に接続されている。ＯＮ／ＯＦＦ制御入力端子付きスイッチ２０１ａは制御信号がＨの場合に導通、制御信号がＬの場合に非導通となるスイッチであり、ＣＰＵ１００からの出力信号２０６がＨの場合はＵＡＲＴ１０５とインタフェースコネクタ電源部６ａ間が導通し、制御信号がＬの場合には非導通となる。また、磁気ディスク装置１への電源供給を行った直後の初期状態では前記２０６はＬとする。
【００５７】
ここで、本実施形態においては、ユーザー等で磁気ディスク装置１を使用する場合、スイッチ２０１ａの制御信号である２０６は常にＬとして、スイッチ２０１ａを常にＯＦＦにすることにより、コネクタ６ａのＵＡＲＴ通信信号１０の経路に利用する電源端子に電源供給が行われてもＵＡＲＴ１０５を破壊しないようにしている。
【００５８】
すなわち、ＲＯＭライター４の通信配線をコネクタ６ａの１２Ｖ電源端子に接続し、ホストシステム３が磁気ディスク装置１に５Ｖ電源を供給し、１２Ｖ電源を供給しないようなファームウェア書き換えを行う場面を想定する。
【００５９】
ホストシステム３とＨＤＣ１０１は、外部バス２を通じて通信を行っており、ホストシステム３よりファームウェア書き換えの製造コマンドをＨＤＣ１０１に対して送信する。ＨＤＣ１０１はＣＰＵ１００に対して前記製造コマンドのデータを送信し、コマンドを受けたＣＰＵ１００はスイッチ２０１ａの制御信号２０６をＨにすることにより、スイッチ２０１ａがＯＮとなる。スイッチ２０１ａがＯＮになることにより、ＲＯＭライター４とＵＡＲＴ１０５をＵＡＲＴ通信信号１０の信号接続を実現し、ファームウェア書き換えが可能な状態となる。
【００６０】
【発明の効果】
以上詳述したように本発明によれば、インタフェース規格上の電源・グランド（ＧＮＤ）ピンをファームウェア書き換え用通信用ピンとして使用することで、ファームウェア書き換え用の特別な専用コネクタを使用する必要のないディスク装置を提供することが可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る磁気ディスク装置のブロック図。
【図２】本発明の第２の実施形態に係る磁気ディスク装置のブロック図。
【図３】本発明の第３の実施形態に係る磁気ディスク装置のブロック図。
【図４】本発明の第２、第３の実施形態に係るスイッチＯＮ／ＯＦＦ制御のタイミングを示すタイミングチャート。
【符号の説明】
１………磁気ディスク装置
２………外部バス
３………ホストシステム
４………ＲＯＭライター
５ａ……磁気ディスク装置インタフェースコネクタ信号部
５ｂ……アダプタ磁気ディスク装置側インタフェースコネクタ信号部
５ｃ……アダプタホストシステム側インタフェースコネクタ信号部
５ｄ……ホストシステムインタフェースコネクタ信号部
６ａ……磁気ディスク装置インタフェースコネクタ電源部
６ｂ……アダプタ磁気ディスク装置側インタフェースコネクタ電源部
６ｃ……アダプタホストシステム側インタフェースコネクタ電源部
６ｄ……ホストシステムインタフェースコネクタ電源部
７ａ‘…ＵＡＲＴ通信コネクタ
７ｂ……ＲＯＭライターコネクタ
８………電源回路
９………他の回路群／メカ機構
１０……ＵＡＲＴ通信信号線
１１……その他の内部信号線
１２……電源ライン
１００…ＣＰＵ
１０１…ハードディスクコントローラ（ＨＤＣ）
１０４…ＰＥＲＯＭ
１０５…ＵＡＲＴ通信回路
２０１…切換えスイッチ
２０１ａ…ＯＮ／ＯＦＦ制御入力端子付きスイッチ
２０３ａ，ｂ…コンパレーター
２０４ａ，２０４ｂ…基準電圧回路１，２
２０５ａ，２０５ｂ…コンパレータからの出力信号
２０６…ＣＰＵからのスイッチ制御信号
２０７…コンデンサ
２０８ａ，２０８ｂ，２０８ｃ，２０８ｄ…分圧抵抗
【図１】
2004206505.tif 000003
【図２】
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【図３】
2004206505.tif 000005
【図４】
2004206505.tif 000006