(57)【要約】【課題】ＣＯＣ構造の半導体装置のチップ間接続端子数を削減し、チップ面積を削減するとともに、チップ間接続不良の低減を図る。【解決手段】メモリマクロ制御回路３を備えた第１の半導体チップ１にマルチプレクサ回路Ｍ１，Ｍ２およびデマルチプレクサ回路Ｄ１，Ｄ２を設け、通常動作モード用端子Ｉｎ１Ｎ，Ｏｕｔ２Ｎとテストモード用端子Ｉｎ１Ｔ，Ｏｕｔ２Ｔを有するメモリマクロ５を備えた第２の半導体チップ２にマルチプレクサ回路Ｍ３，Ｍ４およびデマルチプレクサ回路Ｄ３，Ｄ４を設け、信号伝達経路を切り替えることで、通常動作モード時とチップ接続後のメモリマクロテストモード時のいずれの場合も、共通のチップ間接続端子Ｃ３，Ｃ４を介してメモリマクロ５に信号が入出力されるようにすることにより、チップ間接続端子数を削減し、チップ面積を抑えるとともにチップ間接続不良を低減できる。【選択図】　　　　図１
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【特許請求の範囲】
【請求項１】
回路ブロックを備えチップ表面に複数のチップ間接続端子と複数の外部接続端子が形成された第１の半導体チップと、回路ブロックを備えチップ表面に複数のチップ間接続端子と複数の外部接続端子が形成された第２の半導体チップとを、チップ表面が互いに向き合う形で貼り合わせ、前記第１の半導体チップのチップ間接続端子と前記第２の半導体チップのチップ間接続端子を接続するチップ・オン・チップ構造の半導体装置であって、
前記第１の半導体チップは、複数の入力信号線の中から一つの入力信号線を選択し一つの出力信号線に出力する第１のマルチプレクサ回路を備え、前記第１のマルチプレクサ回路の出力信号線が前記第１の半導体チップのチップ間接続端子に接続されたことを特徴とする半導体装置。
【請求項２】
前記第１のマルチプレクサ回路に入力される複数の入力信号線のうち、少なくとも一つの入力信号線が、前記第１の半導体チップの外部接続端子に接続されたことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１の半導体チップは、第１の動作モード設定回路を備え、前記第１のマルチプレクサ回路は、前記第１の動作モード設定回路から出力される動作モード設定信号によって制御されることを特徴とする請求項１または２記載の半導体装置。
【請求項４】
前記第１の半導体チップは、一つの入力信号線を複数の出力信号線のいずれかに選択出力する第１のデマルチプレクサ回路を備え、前記第１のデマルチプレクサ回路に入力される一つの入力信号線が前記第１の半導体チップのチップ間接続端子に接続されたことを特徴とする請求項１記載の半導体装置。
【請求項５】
前記第１のデマルチプレクサ回路から出力される複数の出力信号線のうち、少なくとも一つの出力信号線が、前記第１の半導体チップの外部接続端子に接続されたことを特徴とする請求項４記載の半導体装置。
【請求項６】
前記第１の半導体チップは、第１の動作モード設定回路を備え、前記第１のデマルチプレクサ回路は、前記第１の動作モード設定回路から出力される動作モード設定信号によって制御されることを特徴とする請求項４または５記載の半導体装置。
【請求項７】
前記第１の半導体チップは、一つの入力信号線を複数の出力信号線のいずれかに選択出力する第２のデマルチプレクサ回路を備え、前記第２のデマルチプレクサ回路から出力される複数の出力信号線のうち、少なくとも一つの出力信号線が前記第１の半導体チップの外部接続端子に接続されたことを特徴とする請求項１記載の半導体装置。
【請求項８】
前記第２のデマルチプレクサ回路から出力される複数の出力信号線のうち、少なくとも一つの出力信号線が、前記第１のマルチプレクサ回路に入力される複数の入力信号線のいずれかに接続されたことを特徴とする請求項７記載の半導体装置。
【請求項９】
前記第１の半導体チップは、第１の動作モード設定回路を備え、前記第２のデマルチプレクサ回路は、前記第１の動作モード設定回路から出力される動作モード設定信号によって制御されることを特徴とする請求項７または８記載の半導体装置。
【請求項１０】
前記第１の半導体チップは、複数の入力信号線の中から一つの入力信号線を選択し、一つの出力信号線に出力する第２のマルチプレクサ回路を備え、前記第２のマルチプレクサ回路に入力される複数の入力信号線のうち、少なくとも一つの入力信号線が前記第１の半導体チップの外部接続端子に接続されたことを特徴とする請求項４記載の半導体装置。
【請求項１１】
前記第２のマルチプレクサ回路に入力される複数の入力信号線のうち、少なくとも一つの入力信号線が、前記第１のデマルチプレクサ回路から出力される複数の出力信号線のいずれかに接続されたことを特徴とする請求項１０記載の半導体装置。
【請求項１２】
前記第１の半導体チップは、第１の動作モード設定回路を備え、前記第２のマルチプレクサ回路は、前記第１の動作モード設定回路から出力される動作モード設定信号によって制御されることを特徴とする請求項１０または１１記載の半導体装置。
【請求項１３】
前記第２の半導体チップは、一つの入力信号線を複数の出力信号線のいずれかに選択出力する第３のデマルチプレクサ回路を備え、前記第３のデマルチプレクサ回路に入力される一つの入力信号線が前記第２の半導体チップのチップ間接続端子に接続されたことを特徴とする請求項１記載の半導体装置。
【請求項１４】
前記第２の半導体チップは、第２の動作モード設定回路を備え、前記第３のデマルチプレクサ回路は、前記第２の動作モード設定回路から出力される動作モード設定信号によって制御されることを特徴とする請求項１３記載の半導体装置。
【請求項１５】
前記第２の半導体チップは、複数の入力信号線の中から一つの入力信号線を選択し、一つの出力信号線に出力する第３のマルチプレクサ回路を備え、前記第３のマルチプレクサ回路の出力信号線が前記第２の半導体チップのチップ間接続端子に接続されたことを特徴とする請求項１３記載の半導体装置。
【請求項１６】
前記第２の半導体チップは、第２の動作モード設定回路を備え、前記第３のマルチプレクサ回路は、前記第２の動作モード設定回路から出力される動作モード設定信号によって制御されることを特徴とする請求項１５記載の半導体装置。
【請求項１７】
前記第２の半導体チップは、複数の入力信号線の中から一つの入力信号線を選択し、一つの出力信号線に出力する第４のマルチプレクサ回路を備え、前記第４のマルチプレクサ回路に入力される複数の入力信号線のうち、少なくとも一つの入力信号線が前記第２の半導体チップの外部接続端子に接続されたことを特徴とする請求項１３記載の半導体装置。
【請求項１８】
前記第４のマルチプレクサ回路に入力される複数の入力信号線のうち、少なくとも一つの入力信号線が、前記第３のデマルチプレクサ回路から出力される複数の出力信号のいずれかに接続されたことを特徴とする請求項１７記載の半導体装置。
【請求項１９】
前記第２の半導体チップは、第２の動作モード設定回路を備え、前記第４のマルチプレクサ回路は、前記第２の動作モード設定回路から出力される動作モード設定信号によって制御されることを特徴とする請求項１７または１８記載の半導体装置。
【請求項２０】
前記第２の半導体チップは、一つの入力信号線を複数の出力信号線のいずれかに選択出力する第４のデマルチプレクサ回路を備え、前記第４のデマルチプレクサ回路から出力される複数の出力信号線のうち、少なくとも一つの出力信号線が、前記第２の半導体チップの外部接続端子に接続されたことを特徴とする請求項１５記載の半導体装置。
【請求項２１】
前記第４のデマルチプレクサ回路から出力される複数の出力信号線のうち、少なくとも一つの出力信号線が、前記第３のマルチプレクサ回路に入力される複数の入力信号線のいずれかに接続されたことを特徴とする請求項２０記載の半導体装置。
【請求項２２】
前記第２の半導体チップは、第２の動作モード設定回路を備え、前記第４のデマルチプレクサ回路は、前記第２の動作モード設定回路から出力される動作モード設定信号によって制御されることを特徴とする請求項２０または２１記載の半導体装置。
【請求項２３】
第１の回路ブロックを内蔵し、チップ表面に第１および第２のチップ間接続端子と第１および第２の外部接続端子が形成された第１の半導体チップと、通常動作モード用とテストモード用それぞれの入力端子および出力端子が設けられ前記通常動作モード用の入力端子および出力端子を介して前記第１の回路ブロックとの間で信号の授受が行われる第２の回路ブロックを内蔵し、チップ表面に第３および第４のチップ間接続端子と第３および第４の外部接続端子が形成された第２の半導体チップとを、チップ表面が互いに向き合う形で貼り合わせ、前記第１と第３のチップ間接続端子を接続するとともに前記第２と第４のチップ間接続端子を接続したチップ・オン・チップ構造であって、
前記第１の半導体チップは、
前記第１の回路ブロックの出力端子および前記第１の外部接続端子と前記第１のチップ間接続端子との間の信号経路を設定する第１の信号経路設定切替え回路と、
前記第２のチップ間接続端子と前記第１の回路ブロックの入力端子および前記第２の外部接続端子との間の信号経路を設定する第２の信号経路設定切替え回路とを設け、
前記第１および第２の信号経路設定切替え回路は第１の動作モード設定信号を入力し、前記第１の動作モード設定信号が通常動作モードの設定信号であるときに前記第１の信号経路設定切替え回路が前記第１の回路ブロックの出力端子と前記第１のチップ間接続端子を接続する信号経路を設定し前記第２の信号経路設定切替え回路が前記第２のチップ間接続端子と前記第１の回路ブロックの入力端子とを接続する信号経路を設定するようにし、
前記第１の動作モード設定信号が前記第２の回路ブロックの第１のテストモードの設定信号であるときに前記第１の信号経路設定切替え回路が前記第１の外部接続端子と前記第１のチップ間接続端子とを接続する信号経路を設定し前記第２の信号経路設定切替え回路が前記第２の外部接続端子と前記第２のチップ間接続端子とを接続する信号経路を設定するようにし、
前記第２の半導体チップは、
前記第３のチップ間接続端子および前記第３の外部接続端子と前記第２の回路ブロックの通常動作モード用入力端子およびテストモード用入力端子との間の信号経路を設定する第３の信号経路設定切替え回路と、
前記第２の回路ブロックの通常動作モード用出力端子およびテストモード用出力端子と前記第４のチップ間接続端子および前記第４の外部接続端子との間の信号経路を設定する第４の信号経路設定切替え回路とを設け、
前記第３および第４の信号経路設定切替え回路は第２の動作モード設定信号を入力し、前記第２の動作モード設定信号が通常動作モードの設定信号であるときに前記第３の信号経路設定切替え回路が前記第３のチップ間接続端子と前記第２の回路ブロックの通常動作モード用入力端子とを接続する信号経路を設定し、第４の信号経路設定切替え回路が前記第２の回路ブロックの通常動作モード用出力端子と前記第４のチップ間接続端子とを接続する信号経路を設定するようにし、
前記第２の動作モード設定信号が前記第２の回路ブロックの第１のテストモードの設定信号であるときに前記第３の信号経路設定切替え回路が前記第３のチップ間接続端子と前記第２の回路ブロックのテストモード用入力端子とを接続する信号経路を設定し、第４の信号経路設定切替え回路が前記第２の回路ブロックのテストモード用出力端子と前記第４のチップ間接続端子とを接続する信号経路を設定するようにし、
前記第２の動作モード設定信号が前記第２の回路ブロックの第２のテストモードの設定信号であるときに前記第３の信号経路設定切替え回路が前記第３の外部接続端子と前記第２の回路ブロックのテストモード用入力端子とを接続する信号経路を設定し、第４の信号経路設定切替え回路が前記第２の回路ブロックのテストモード用出力端子と前記第４の外部接続端子とを接続する信号経路を設定するようにした半導体装置。
【請求項２４】
前記第１の半導体チップは、
チップ表面に形成され前記第１の信号経路設定切替え回路に接続される第５の外部接続端子と前記第２の信号経路設定切替え回路に接続される第６の外部接続端子とを設け、
前記第１の動作モード設定信号が前記第１の回路ブロックのテストモードの設定信号であるときに前記前記第１の信号経路設定切替え回路が前記第１の回路ブロックの出力端子と前記第５の外部接続端子とを接続する信号経路を設定し、前記第２の信号経路設定切替え回路が前記第６の外部接続端子と前記第１の回路ブロックの入力端子とを接続する信号経路を設定するようにしたことを特徴とする請求項２３記載の半導体装置。
【請求項２５】
前記第１の半導体チップは、前記第１の動作モード設定信号を前記第１と第２の信号経路設定切替え回路へ出力する第１の動作モード設定回路を設け、前記第２の半導体チップは、前記第２の動作モード設定信号を前記第３と第４の信号経路設定切替え回路へ出力する第２の動作モード設定回路を設けたことを特徴とする請求項２３または２４記載の半導体装置。
【請求項２６】
第１の回路ブロックを内蔵し、チップ表面に第１および第２のチップ間接続端子と第１および第２の外部接続端子が形成された第１の半導体チップと、通常動作モード用とテストモード用それぞれの入力端子および出力端子が設けられ前記通常動作モード用の入力端子および出力端子を介して前記第１の回路ブロックとの間で信号の授受が行われる第２の回路ブロックを内蔵し、チップ表面に第３および第４のチップ間接続端子と第３および第４の外部接続端子が形成された第２の半導体チップとを、チップ表面が互いに向き合う形で貼り合わせ、前記第１と第３のチップ間接続端子を接続するとともに前記第２と第４のチップ間接続端子を接続したチップ・オン・チップ構造であって、
前記第１の半導体チップは、
前記第１の回路ブロックの出力端子と前記第１の外部接続端子からの信号を入力し、いずれか一方を第１の動作モード設定信号に基づいて選択し前記第１のチップ間接続端子へ出力する第１のマルチプレクサ回路と、
前記第２のチップ間接続端子からの信号を入力し、前記第１の回路ブロックの入力端子と前記第２の外部接続端子のいずれか一方を前記第１の動作モード設定信号に基づいて選択し、この選択した端子へ前記第２のチップ間接続端子から入力する信号を出力する第１のデマルチプレクサ回路とを設け、
前記第１の動作モード設定信号が通常動作モードの設定信号であるときに前記第１のマルチプレクサ回路が前記第１の回路ブロックの出力端子からの信号を選択し前記第１のデマルチプレクサ回路が前記第１の回路ブロックの入力端子を選択するようにし、
前記第１の動作モード設定信号が前記第２の回路ブロックの第１のテストモードの設定信号であるときに前記第１のマルチプレクサ回路が前記第１の外部接続端子からの信号を選択し前記第１のデマルチプレクサ回路が前記第２の外部接続端子を選択するようにし、
前記第２の半導体チップは、
前記第３のチップ間接続端子からの信号を入力し、前記第２の回路ブロックの通常動作モード用入力端子に直接接続された出力端子と前記第２の回路ブロックのテストモード用入力端子に接続可能な出力端子とを有し、２つの前記出力端子のいずれか一方を前記第２の動作モード設定信号に基づいて選択し、この選択した出力端子から前記第３のチップ間接続端子から入力する信号を出力する第２のデマルチプレクサ回路と、
前記第２の回路ブロックのテストモード用入力端子に接続可能な前記第２のデマルチプレクサ回路の出力端子と前記第３の外部接続端子からの信号を入力し、いずれか一方を第３の動作モード設定信号に基づいて選択し前記第２の回路ブロックのテストモード用入力端子へ出力する第２のマルチプレクサ回路と、
前記第２の回路ブロックの通常動作モード用出力端子に直接接続された入力端子と前記第２の回路ブロックのテストモード用出力端子に接続可能な入力端子とを有し、２つの前記入力端子のいずれか一方を前記第２の動作モード設定信号に基づいて選択し、選択した入力端子に入力する信号を前記第４のチップ間接続端子へ出力する第３のマルチプレクサ回路と、
前記第２の回路ブロックのテストモード用出力端子からの信号を入力し、前記第２の回路ブロックのテストモード用出力端子に接続可能な前記第３のマルチプレクサ回路の入力端子と前記第４の外部接続端子のいずれか一方を前記第３の動作モード設定信号に基づいて選択し、この選択した端子へ前記第２の回路ブロックのテストモード用出力端子から入力する信号を出力する第３のデマルチプレクサ回路とを設け、
前記第２の動作モード設定信号が通常動作モードの設定信号であるときに前記第２のデマルチプレクサ回路が前記第２の回路ブロックの通常動作モード用入力端子に直接接続された出力端子を選択し前記第３のマルチプレクサ回路が前記第２の回路ブロックの通常動作モード用出力端子に直接接続された入力端子を選択するようにし、
前記第２の動作モード設定信号が前記第２の回路ブロックの第１のテストモードの設定信号であるときに前記第２のデマルチプレクサ回路が前記第２の回路ブロックのテストモード用入力端子に接続可能な出力端子を選択し前記第３のマルチプレクサ回路が前記第２の回路ブロックのテストモード用出力端子に接続可能な入力端子を選択するようにし、
前記第３の動作モード設定信号が前記第２の回路ブロックの第１のテストモードの設定信号であるときに前記第２のマルチプレクサ回路が前記第２のデマルチプレクサ回路の出力端子からの信号を選択するとともに前記第３のデマルチプレクサ回路が前記第３のマルチプレクサ回路の入力端子を選択し、
前記第３の動作モード設定信号が前記第２の回路ブロックの第２のテストモードの設定信号であるときに前記第２のマルチプレクサ回路が前記第３の外部接続端子からの信号を選択するとともに前記第３のデマルチプレクサ回路が前記第４の外部接続端子を選択するようにした半導体装置。
【請求項２７】
前記第１の半導体チップは、
チップ表面に形成された第５および第６の外部接続端子と、
前記第１の回路ブロックの出力端子と第１のマルチプレクサ回路との間に挿入され、前記第１の回路ブロックの出力信号を入力し、前記第１のマルチプレクサ回路と前記第５の外部接続端子のいずれか一方を第４の動作モード設定信号に基づいて選択し、選択した方へ入力される前記第１の回路ブロックの出力信号を出力する第４のデマルチプレクサ回路と、
前記第１の回路ブロックの入力端子と前記第１のデマルチプレクサ回路との間に挿入され、前記前記第１のデマルチプレクサ回路の出力信号と前記第６の外部接続端子からの信号とを入力し、いずれか一方を前記第４の動作モード設定信号に基づいて選択し前記第１の回路ブロックへ出力する第４のマルチプレクサ回路とを設け、
前記第４の動作モード設定信号が通常動作モードの設定信号であるときに前記第４のデマルチプレクサ回路が前記第１のマルチプレクサ回路を選択し前記第４のマルチプレクサ回路が前記第１のデマルチプレクサ回路の出力信号を選択するようにし、
前記第４の動作モード設定信号が第１の回路ブロックのテストモードの設定信号であるときに前記第４のデマルチプレクサ回路が前記第５の外部接続端子を選択し前記第４のマルチプレクサ回路が前記第６の外部接続端子からの信号を選択するようにしたことを特徴とする請求項２６記載の半導体装置。
【請求項２８】
前記第１の半導体チップは、前記第１の動作モード設定信号を前記第１のマルチプレクサ回路と前記第１のデマルチプレクサ回路へ出力する第１の動作モード設定回路を設け、前記第２の半導体チップは、前記第２の動作モード設定信号を前記第２のデマルチプレクサ回路と前記第３のマルチプレクサ回路へ出力するとともに前記第３の動作モード設定信号を前記第２のマルチプレクサ回路と前記第３のデマルチプレクサ回路へ出力する第２の動作モード設定回路を設けたことを特徴とする請求項２６記載の半導体装置。
【請求項２９】
前記第１の半導体チップは、前記第１の動作モード設定信号を前記第１のマルチプレクサ回路と前記第１のデマルチプレクサ回路へ出力するとともに前記第４の動作モード設定信号を前記第４のデマルチプレクサ回路と前記第４のマルチプレクサ回路へ出力する第１の動作モード設定回路を設け、前記第２の半導体チップは、前記第２の動作モード設定信号を前記第２のデマルチプレクサ回路と前記第３のマルチプレクサ回路へ出力するとともに前記第３の動作モード設定信号を前記第２のマルチプレクサ回路と前記第３のデマルチプレクサ回路へ出力する第２の動作モード設定回路を設けたことを特徴とする請求項２７記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、第１の半導体チップと第２の半導体チップを、互いに表面が向き合う形で貼り合わせ接続したチップ・オン・チップ（ＣＯＣ）構造の半導体装置に関するものである。
【０００２】
【従来の技術】
さまざまな電子機器の高性能化、高機能化を実現することは、それを構成する中核部品である半導体装置の高性能化、高機能化にほかならない。今日では、所望の機能を有する種々の機能ブロックを単一チップ上に複数混載するシステム・オン・チップ（ＳＯＣ）の開発と同時に、他方では、パッケージ内に複数のチップを三次元的に実装するシステム・イン・パッケージ（ＳＩＰ）の開発が急速に進展している。なかでも、チップ・オン・チップ（ＣＯＣ）構造のＳＩＰは、２つの機能ブロックを単一チップ上に形成するＳＯＣよりも、実装面積を小さくでき、速度面でもＳＯＣと同等以上の高速化が可能であることより、最近特に注目されつつある。
【０００３】
図６は、従来のシステム・オン・チップの一例を示すチップ構成図である。同図において、１１は複数の機能ブロックが搭載されたシステム・オン・チップ、１２はシステム・オン・チップ１１上に搭載されたメモリマクロ、１３はシステム・オン・チップ１１上に搭載されたメモリマクロ制御回路、１４はメモリマクロ１２とメモリマクロ制御回路１３とを接続する内部信号接続線群、１５は外部接続端子、１６はメモリマクロ１２と外部接続端子１５とを接続する外部信号接続線群である。
【０００４】
以下、上記のように構成された従来のシステム・オン・チップの動作について説明する。システム・オン・チップが通常動作モードにあるとき、メモリマクロ１２は、内部信号接続線群１４を介してメモリマクロ制御回路１３によって制御されて動作し、システム・オン・チップがメモリマクロテストモードにあるとき、メモリマクロ１２は、外部信号接続線群１６を介して外部接続端子１５に接続された外部制御信号によってテストされる。
【０００５】
【発明が解決しようとする課題】
しかしながら上記従来のような、メモリマクロを含む複数の機能ブロックが単一チップ上に搭載されたシステム・オン・チップ構造の半導体装置では、搭載されたすべての機能ブロックが正常に動作して、はじめてチップとして良品となるのであり、搭載された複数の機能ブロックのうち、いずれか１つでも正常に動作しない不良のものがある場合には、他の大多数の機能ブロックが正常に動作するものであっても、そのチップは不良となってしまうという問題を有している。この問題は、チップに搭載されるメモリマクロの容量が大規模なもので、チップ面積が大きくなるほど顕著となり、生産歩留まりの向上が困難であることを意味する。
【０００６】
近年では、こうした問題を回避するため、メモリマクロの１チップ混載を見直し、メモリマクロチップとその他機能チップの２チップで構成されたＣＯＣ構造の半導体装置が注目されつつあるが、従来のシステム・オン・チップに搭載されているメモリマクロをＣＯＣ接続用の別チップとして形成する場合の問題点について次に述べる。
【０００７】
従来のシステム・オン・チップに搭載されているメモリマクロは、一般に多ビット入出力構成であることと、通常動作モード用の多数の内部信号接続端子とメモリマクロテストモード用の多数の外部信号接続端子を有することにより、メモリマクロが有する全体の接続端子数が非常に多いという特徴がある。このため、上記メモリマクロをそのままの仕様でＣＯＣ接続用の別チップとして形成した場合には、チップ間接続端子数が非常に多く、チップ面積が増大し、また、チップ間接続不良による歩留まり低下の要因につながるという問題を有している。ここで、メモリマクロをそのままの仕様でＣＯＣ接続用の別チップとして形成した場合、例えばメモリマクロ制御回路を搭載したチップが面積が大で、メモリマクロを搭載したチップが面積が小であるとすると、チップ接続後に外部から直接制御できるのはチップ面積の大きいメモリマクロ制御回路を搭載したチップのみであり、チップ接続後もメモリマクロ単体のテストを実施できるようにするためには、メモリマクロテストモード用の端子も、メモリマクロ制御回路が搭載されたチップの端子と接続される必要があり、チップ間接続端子数が非常に多くなる。
【０００８】
本発明は、上記従来の問題点を解決するもので、生産歩留りの向上が図れるＣＯＣ構造を用い、チップ間接続端子数を削減し、チップ面積を抑えた半導体チップを実現することで、チップ間接続不良を低減し高性能かつチップ面積の小さなＣＯＣ構造の半導体装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】
上記の課題を解決するために本発明の半導体装置は、回路ブロックを備えチップ表面に複数のチップ間接続端子と複数の外部接続端子が形成された第１の半導体チップと、回路ブロックを備えチップ表面に複数のチップ間接続端子と複数の外部接続端子が形成された第２の半導体チップとを、チップ表面が互いに向き合う形で貼り合わせ、前記第１の半導体チップのチップ間接続端子と前記第２の半導体チップのチップ間接続端子を接続するチップ・オン・チップ（ＣＯＣ）構造の半導体装置であって、チップ間接続端子を経由する信号線にマルチプレクサ回路、もしくはデマルチプレクサ回路が接続されたことを特徴とする。
【００１０】
以上により、チップ間接続端子数を削減し、高性能かつチップ面積の小さなＣＯＣ構造の半導体装置を実現することができる。
【００１１】
【発明の実施の形態】
本発明の請求項１記載の半導体装置は、回路ブロックを備えチップ表面に複数のチップ間接続端子と複数の外部接続端子が形成された第１の半導体チップと、回路ブロックを備えチップ表面に複数のチップ間接続端子と複数の外部接続端子が形成された第２の半導体チップとを、チップ表面が互いに向き合う形で貼り合わせ、第１の半導体チップのチップ間接続端子と第２の半導体チップのチップ間接続端子を接続するチップ・オン・チップ構造の半導体装置であって、第１の半導体チップは、複数の入力信号線の中から一つの入力信号線を選択し一つの出力信号線に出力する第１のマルチプレクサ回路を備え、第１のマルチプレクサ回路の出力信号線が第１の半導体チップのチップ間接続端子に接続された構成とする。
【００１２】
この構成によると、第１のマルチプレクサ回路に入力される複数の信号線の中から一つの信号線を選択し、第１の半導体チップのチップ間接続端子に接続することができる。
【００１３】
請求項２記載の半導体装置は、第１のマルチプレクサ回路に入力される複数の入力信号線のうち、少なくとも一つの入力信号線が、第１の半導体チップの外部接続端子に接続された構成とする。
【００１４】
この構成によると、第１の半導体チップの外部接続端子に接続された信号を第１の半導体チップのチップ間接続端子に接続することができる。
【００１５】
請求項３記載の半導体装置は、第１の半導体チップが、第１の動作モード設定回路を備え、第１のマルチプレクサ回路は、第１の動作モード設定回路から出力される動作モード設定信号によって制御される構成とする。
【００１６】
この構成によると、第１のマルチプレクサ回路に入力される複数の入力信号線の中から、動作モード設定信号の制御によって一つの入力信号線を選択し、第１のマルチプレクサ回路から出力される一つの出力信号線に出力することができる。
【００１７】
請求項４記載の半導体装置は、第１の半導体チップが、一つの入力信号線を複数の出力信号線のいずれかに選択出力する第１のデマルチプレクサ回路を備え、第１のデマルチプレクサ回路に入力される一つの入力信号線が第１の半導体チップのチップ間接続端子に接続された構成とする。
【００１８】
この構成によると、第１の半導体チップのチップ間接続端子に接続された信号線を、第１のデマルチプレクサ回路から出力される複数の出力信号線のいずれかに選択出力することができる。
【００１９】
請求項５記載の半導体装置は、第１のデマルチプレクサ回路から出力される複数の出力信号線のうち、少なくとも一つの出力信号線が、第１の半導体チップの外部接続端子に接続された構成とする。
【００２０】
この構成によると、第１の半導体チップのチップ間接続端子に接続された信号線を、第１の半導体チップの外部接続端子に接続することができる。
【００２１】
請求項６記載の半導体装置は、第１の半導体チップが、第１の動作モード設定回路を備え、第１のデマルチプレクサ回路が、第１の動作モード設定回路から出力される動作モード設定信号によって制御される構成とする。
【００２２】
この構成によると、第１のデマルチプレクサ回路に入力される一つの入力信号線を、動作モード設定信号の制御によって、第１のデマルチプレクサ回路から出力される複数の出力信号線のいずれかに出力することができる。
【００２３】
請求項７記載の半導体装置は、第１の半導体チップが、一つの入力信号線を複数の出力信号線のいずれかに選択出力する第２のデマルチプレクサ回路を備え、第２のデマルチプレクサ回路から出力される複数の出力信号線のうち、少なくとも一つの出力信号線が第１の半導体チップの外部接続端子に接続された構成とする。
【００２４】
この構成によると、第２のデマルチプレクサ回路に入力された信号線を、第１の半導体チップの外部接続端子に接続することができる。
【００２５】
請求項８記載の半導体装置は、第２のデマルチプレクサ回路から出力される複数の出力信号線のうち、少なくとも一つの出力信号線が、第１のマルチプレクサ回路に入力される複数の入力信号線のいずれかに接続された構成とする。
【００２６】
この構成によると、第２のデマルチプレクサ回路に入力された信号線を、第１のマルチプレクサ回路に入力される複数の入力信号線のいずれかに接続することができる。
【００２７】
請求項９記載の半導体装置は、第１の半導体チップが、第１の動作モード設定回路を備え、第２のデマルチプレクサ回路が、第１の動作モード設定回路から出力される動作モード設定信号によって制御される構成とする。
【００２８】
この構成によると、第２のデマルチプレクサ回路に入力される一つの入力信号線を、動作モード設定信号の制御によって、第２のデマルチプレクサ回路から出力される複数の出力信号線のいずれかに出力することができる。
【００２９】
請求項１０記載の半導体装置は、第１の半導体チップが、複数の入力信号線の中から一つの入力信号線を選択し、一つの出力信号線に出力する第２のマルチプレクサ回路を備え、第２のマルチプレクサ回路に入力される複数の入力信号線のうち、少なくとも一つの入力信号線が第１の半導体チップの外部接続端子に接続された構成とする。
【００３０】
この構成によると、第２のマルチプレクサ回路に入力される複数の入力信号線の中から外部接続端子に接続される信号線を選択し、第２のマルチプレクサ回路の出力信号線に出力することができる。
【００３１】
請求項１１記載の半導体装置は、第２のマルチプレクサ回路に入力される複数の入力信号線のうち、少なくとも一つの入力信号線が、第１のデマルチプレクサ回路から出力される複数の出力信号線のいずれかに接続された構成とする。
【００３２】
この構成によると、第２のマルチプレクサ回路に入力される複数の信号線の中から、第１のデマルチプレクサ回路から出力される複数の出力信号線のいずれかに接続された信号線を選択し、第２のマルチプレクサ回路の出力信号線に出力することができる。
【００３３】
請求項１２記載の半導体装置は、第１の半導体チップが、第１の動作モード設定回路を備え、第２のマルチプレクサ回路が、第１の動作モード設定回路から出力される動作モード設定信号によって制御される構成とする。
【００３４】
この構成によると、第２のマルチプレクサ回路に入力される複数の入力信号線の中から、動作モード設定信号の制御によって一つの入力信号線を選択し、第２のマルチプレクサ回路から出力される一つの出力信号線に出力することができる。
【００３５】
請求項１３記載の半導体装置は、第２の半導体チップが、一つの入力信号線を複数の出力信号線のいずれかに選択出力する第３のデマルチプレクサ回路を備え、第３のデマルチプレクサ回路に入力される一つの入力信号線が第２の半導体チップのチップ間接続端子に接続された構成とする。
【００３６】
この構成によると、第２の半導体チップのチップ間接続端子に接続された信号線を、第３のデマルチプレクサ回路から出力される複数の出力信号線のいずれかに選択出力することができる。
【００３７】
請求項１４記載の半導体装置は、第２の半導体チップが、第２の動作モード設定回路を備え、第３のデマルチプレクサ回路は、第２の動作モード設定回路から出力される動作モード設定信号によって制御される構成とする。
【００３８】
この構成によると、第３のデマルチプレクサ回路に入力される一つの入力信号線を、動作モード設定信号の制御によって、第３のデマルチプレクサ回路から出力される複数の出力信号線のいずれかに出力することができる。
【００３９】
請求項１５記載の半導体装置は、第２の半導体チップが、複数の入力信号線の中から一つの入力信号線を選択し一つの出力信号線に出力する第３のマルチプレクサ回路を備え、第３のマルチプレクサ回路の出力信号線が第２の半導体チップのチップ間接続端子に接続された構成とする。
【００４０】
この構成によると、第３のマルチプレクサ回路に入力される複数の入力信号線の中から一つの信号線を選択し、第２の半導体チップのチップ間接続端子に接続することができる。
【００４１】
請求項１６記載の半導体装置は、第２の半導体チップが、第２の動作モード設定回路を備え、第３のマルチプレクサ回路が、第２の動作モード設定回路から出力される動作モード設定信号によって制御される構成とする。
【００４２】
この構成によると、第３のマルチプレクサ回路に入力される複数の入力信号線の中から、動作モード設定信号の制御によって一つの入力信号線を選択し、第３のマルチプレクサ回路から出力される一つの出力信号線に出力することができる。
【００４３】
請求項１７記載の半導体装置は、第２の半導体チップが、複数の入力信号線の中から一つの入力信号線を選択し、一つの出力信号線に出力する第４のマルチプレクサ回路を備え、第４のマルチプレクサ回路に入力される複数の入力信号線のうち、少なくとも一つの入力信号線が第２の半導体チップの外部接続端子に接続された構成とする。
【００４４】
この構成によると、第４のマルチプレクサ回路に入力される複数の信号線の中から外部端子に接続された信号線を選択し、第４のマルチプレクサ回路の出力信号線に出力することができる。
【００４５】
請求項１８記載の半導体装置は、第４のマルチプレクサ回路に入力される複数の入力信号線のうち、少なくとも一つの入力信号線が、第３のデマルチプレクサ回路から出力される複数の出力信号のいずれかに接続された構成とする。
【００４６】
この構成によると、第４のマルチプレクサ回路に入力される複数の信号線の中から、第３のデマルチプレクサ回路から出力される複数の出力信号線のいずれかに接続された信号線を選択し、第２のマルチプレクサ回路の出力信号線に出力することができる。
【００４７】
請求項１９記載の半導体装置は、第２の半導体チップが、第２の動作モード設定回路を備え、第４のマルチプレクサ回路が、第２の動作モード設定回路から出力される動作モード設定信号によって制御される構成とする。
【００４８】
この構成によると、第４のマルチプレクサ回路に入力される複数の入力信号線の中から、動作モード設定信号の制御によって一つの入力信号線を選択し、第４のマルチプレクサ回路から出力される一つの出力信号線に出力することができる。
【００４９】
請求項２０記載の半導体装置は、第２の半導体チップが、一つの入力信号線を複数の出力信号線のいずれかに選択出力する第４のデマルチプレクサ回路を備え、第４のデマルチプレクサ回路から出力される複数の出力信号線のうち、少なくとも一つの出力信号線が、第２の半導体チップの外部接続端子に接続された構成とする。
【００５０】
この構成によると、第４のデマルチプレクサ回路に入力された信号線を、第２の半導体チップの外部接続端子に接続することができる。
【００５１】
請求項２１記載の半導体装置は、第４のデマルチプレクサ回路から出力される複数の出力信号線のうち、少なくとも一つの出力信号線が、第３のマルチプレクサ回路に入力される複数の入力信号線のいずれかに接続された構成とする。
【００５２】
この構成によると、第４のデマルチプレクサ回路に入力された信号線を、第３のマルチプレクサ回路に入力される複数の入力信号線のいずれかに接続することができる。
【００５３】
請求項２２記載の半導体装置は、第２の半導体チップが、第２の動作モード設定回路を備え、第４のデマルチプレクサ回路が、第２の動作モード設定回路から出力される動作モード設定信号によって制御される構成とする。
【００５４】
この構成によると、第４のデマルチプレクサ回路に入力される一つの入力信号線を、動作モード設定信号の制御によって、第４のデマルチプレクサ回路から出力される複数の出力信号線のいずれかに出力することができる。
【００５５】
以下の請求項２３〜２９の構成の説明中におけるかっこ内の符号は図１と対応するものである。
【００５６】
請求項２３記載の半導体装置は、第１の回路ブロック（３）を内蔵し、チップ表面に第１および第２のチップ間接続端子（Ｃ１，Ｃ２）と第１および第２の外部接続端子（Ｐ１，Ｐ３）が形成された第１の半導体チップ（１）と、通常動作モード用とテストモード用それぞれの入力端子および出力端子が設けられ通常動作モード用の入力端子および出力端子を介して第１の回路ブロック（３）との間で信号の授受が行われる第２の回路ブロック（５）を内蔵し、チップ表面に第３および第４のチップ間接続端子（Ｃ３，Ｃ４）と第３および第４の外部接続端子（Ｐ５，Ｐ６）が形成された第２の半導体チップ（２）とを、チップ表面が互いに向き合う形で貼り合わせ、第１と第３のチップ間接続端子を接続するとともに第２と第４のチップ間接続端子を接続したチップ・オン・チップ構造であって、第１の半導体チップ（１）は、第１の回路ブロック（３）の出力端子（Ｏｕｔ１）および第１の外部接続端子（Ｐ１）と第１のチップ間接続端子（Ｃ１）との間の信号経路を設定する第１の信号経路設定切替え回路（Ｄ２，Ｍ１）と、第２のチップ間接続端子（Ｃ２）と第１の回路ブロックの入力端子（Ｉｎ２）および第２の外部接続端子（Ｐ３）との間の信号経路を設定する第２の信号経路設定切替え回路（Ｄ１，Ｍ２）とを設け、
第１および第２の信号経路設定切替え回路は第１の動作モード設定信号（Ｓ１，Ｓ２）を入力し、第１の動作モード設定信号が通常動作モードの設定信号であるときに第１の信号経路設定切替え回路（Ｄ２，Ｍ１）が第１の回路ブロックの出力端子（Ｏｕｔ１）と第１のチップ間接続端子（Ｃ１）を接続する信号経路を設定し第２の信号経路設定切替え回路（Ｄ１，Ｍ２）が第２のチップ間接続端子（Ｃ２）と第１の回路ブロックの入力端子（Ｉｎ２）とを接続する信号経路を設定するようにし、
第１の動作モード設定信号（Ｓ１，Ｓ２）が第２の回路ブロック（５）の第１のテストモードの設定信号であるときに第１の信号経路設定切替え回路が第１の外部接続端子（Ｐ１）と第１のチップ間接続端子（Ｃ１）とを接続する信号経路を設定し第２の信号経路設定切替え回路が第２の外部接続端子（Ｐ３）と第２のチップ間接続端子（Ｃ２）とを接続する信号経路を設定するようにし、
第２の半導体チップ（２）は、第３のチップ間接続端子（Ｃ３）および第３の外部接続端子（Ｐ５）と第２の回路ブロック（５）の通常動作モード用入力端子（Ｉｎ１Ｎ）およびテストモード用入力端子（Ｉｎ１Ｔ）との間の信号経路を設定する第３の信号経路設定切替え回路（Ｄ３，Ｍ４）と、第２の回路ブロックの通常動作モード用出力端子（Ｏｕｔ２Ｎ）およびテストモード用出力端子（Ｏｕｔ２Ｔ）と第４のチップ間接続端子（Ｃ４）および第４の外部接続端子（Ｐ６）との間の信号経路を設定する第４の信号経路設定切替え回路（Ｄ４，Ｍ３）とを設け、
第３および第４の信号経路設定切替え回路は第２の動作モード設定信号（Ｓ３，Ｓ４）を入力し、第２の動作モード設定信号が通常動作モードの設定信号であるときに第３の信号経路設定切替え回路（Ｄ３，Ｍ４）が第３のチップ間接続端子（Ｃ３）と第２の回路ブロックの通常動作モード用入力端子（Ｉｎ１Ｎ）とを接続する信号経路を設定し、第４の信号経路設定切替え回路（Ｄ４，Ｍ３）が第２の回路ブロックの通常動作モード用出力端子（Ｏｕｔ２Ｎ）と第４のチップ間接続端子（Ｃ４）とを接続する信号経路を設定するようにし、
第２の動作モード設定信号（Ｓ３，Ｓ４）が第２の回路ブロック（５）の第１のテストモードの設定信号であるときに第３の信号経路設定切替え回路が第３のチップ間接続端子（Ｃ３）と第２の回路ブロックのテストモード用入力端子（Ｉｎ１Ｔ）とを接続する信号経路を設定し、第４の信号経路設定切替え回路が第２の回路ブロックのテストモード用出力端子（Ｏｕｔ２Ｔ）と第４のチップ間接続端子（Ｃ４）とを接続する信号経路を設定するようにし、
第２の動作モード設定信号（Ｓ３，Ｓ４）が第２の回路ブロック（５）の第２のテストモードの設定信号であるときに第３の信号経路設定切替え回路が第３の外部接続端子（Ｐ５）と第２の回路ブロックのテストモード用入力端子（Ｉｎ１Ｔ）とを接続する信号経路を設定し、第４の信号経路設定切替え回路が第２の回路ブロックのテストモード用出力端子（Ｏｕｔ２Ｔ）と第４の外部接続端子（Ｐ６）とを接続する信号経路を設定するようにした構成である。
【００５７】
この構成によると、第２の回路ブロックの第１のテストモードは第１と第２の半導体チップを貼り合わせ接続した後で第２の回路ブロックをテストするテストモードであり、第２の回路ブロックの第２のテストモードは第１と第２の半導体チップを貼り合わせる前に第２の回路ブロックをテストするテストモードであり、貼り合わせ後の通常動作モード時と第１のテストモード時のいずれの場合も、第２の半導体チップでは第３と第４のチップ間接続端子を介して第２の回路ブロックに信号が入出力されることになる。第２の回路ブロックでは通常動作モード時とテストモード時とでそれぞれのモード用の入力端子および出力端子に信号が入出力されるが、第１と第２の半導体チップの間では、通常動作モード時と第１のテストモード時とで信号の経路となるチップ間接続端子が共通化されるため、チップ間接続端子数を削減し、チップ面積を抑えるとともにチップ間接続不良を低減した半導体装置を実現することができる。また、第２のテストモードでは、チップ貼り合わせ前に、第２の半導体チップの第３と第４の外部接続端子を介して信号を入出力することで、チップ間接続端子を経由することなく第２の回路ブロックのテストを実施することができる。このようにチップ貼り合わせ前にチップ単体でテストでき、生産歩留りの向上を図ることができる。
【００５８】
請求項２４記載の半導体装置は、請求項２３記載の半導体装置において、第１の半導体チップ（１）は、チップ表面に形成され第１の信号経路設定切替え回路に接続される第５の外部接続端子（Ｐ２）と第２の信号経路設定切替え回路に接続される第６の外部接続端子（Ｐ４）とを設け、第１の動作モード設定信号（Ｓ１，Ｓ２）が第１の回路ブロック（３）のテストモードの設定信号であるときに第１の信号経路設定切替え回路（Ｄ２，Ｍ１）が第１の回路ブロックの出力端子（Ｏｕｔ１）と第５の外部接続端子（Ｐ２）とを接続する信号経路を設定し、第２の信号経路設定切替え回路（Ｄ１，Ｍ２）が第６の外部接続端子（Ｐ４）と第１の回路ブロックの入力端子（Ｉｎ２）とを接続する信号経路を設定するようにしたことを特徴とする。
【００５９】
この構成によると、請求項２３の効果に加え、第１の回路ブロックのテストモードでは、チップ貼り合わせ前およびチップ貼り合わせ後に、第１の半導体チップの第５と第６の外部接続端子を介して信号を入出力することで、チップ間接続端子を経由することなく第１の回路ブロックのテストを実施することができる。チップ貼り合わせ前にチップ単体でテストすることで、生産歩留りの向上を図ることができる。
【００６０】
請求項２５記載の半導体装置は、請求項２３または２４記載の半導体装置において、第１の半導体チップ（１）は、第１の動作モード設定信号を第１と第２の信号経路設定切替え回路へ出力する第１の動作モード設定回路（４）を設け、第２の半導体チップ（２）は、第２の動作モード設定信号を第３と第４の信号経路設定切替え回路へ出力する第２の動作モード設定回路（６）を設けたことを特徴とする。
【００６１】
この構成によると、請求項２３または２４の効果に加え、第１の動作モード設定回路により第１と第２の信号経路設定切替え回路を制御し、第２の動作モード設定回路により第３と第４の信号経路設定切替え回路を制御することができる。
【００６２】
請求項２６記載の半導体装置は、第１の回路ブロック（３）を内蔵し、チップ表面に第１および第２のチップ間接続端子（Ｃ１，Ｃ２）と第１および第２の外部接続端子（Ｐ１，Ｐ３）が形成された第１の半導体チップ（１）と、通常動作モード用とテストモード用それぞれの入力端子および出力端子が設けられ通常動作モード用の入力端子および出力端子を介して第１の回路ブロック（３）との間で信号の授受が行われる第２の回路ブロック（５）を内蔵し、チップ表面に第３および第４のチップ間接続端子（Ｃ３，Ｃ４）と第３および第４の外部接続端子（Ｐ５，Ｐ６）が形成された第２の半導体チップ（２）とを、チップ表面が互いに向き合う形で貼り合わせ、第１と第３のチップ間接続端子を接続するとともに第２と第４のチップ間接続端子を接続したチップ・オン・チップ構造であって、第１の半導体チップ（１）は、第１の回路ブロックの出力端子（Ｏｕｔ１）と第１の外部接続端子（Ｐ１）からの信号を入力し、いずれか一方を第１の動作モード設定信号（Ｓ１）に基づいて選択し第１のチップ間接続端子（Ｃ１）へ出力する第１のマルチプレクサ回路（Ｍ１）と、第２のチップ間接続端子（Ｃ２）からの信号を入力し、第１の回路ブロックの入力端子（Ｉｎ２）と第２の外部接続端子（Ｐ３）のいずれか一方を第１の動作モード設定信号（Ｓ１）に基づいて選択し、この選択した端子へ第２のチップ間接続端子から入力する信号を出力する第１のデマルチプレクサ回路（Ｄ１）とを設け、
第１の動作モード設定信号（Ｓ１）が通常動作モードの設定信号であるときに第１のマルチプレクサ回路（Ｍ１）が第１の回路ブロックの出力端子（Ｏｕｔ１）からの信号を選択し第１のデマルチプレクサ回路（Ｄ１）が第１の回路ブロックの入力端子（Ｉｎ２）を選択するようにし、第１の動作モード設定信号（Ｓ１）が第２の回路ブロック（５）の第１のテストモードの設定信号であるときに第１のマルチプレクサ回路（Ｍ１）が第１の外部接続端子（Ｐ１）からの信号を選択し第１のデマルチプレクサ回路（Ｄ１）が第２の外部接続端子（Ｐ３）を選択するようにし、
第２の半導体チップ（２）は、第３のチップ間接続端子（Ｃ３）からの信号を入力し、第２の回路ブロックの通常動作モード用入力端子（Ｉｎ１Ｎ）に直接接続された出力端子と第２の回路ブロックのテストモード用入力端子（Ｉｎ１Ｔ）に接続可能な出力端子とを有し、２つの出力端子のいずれか一方を第２の動作モード設定信号（Ｓ３）に基づいて選択し、この選択した出力端子から第３のチップ間接続端子から入力する信号を出力する第２のデマルチプレクサ回路（Ｄ３）と、第２の回路ブロックのテストモード用入力端子（Ｉｎ１Ｔ）に接続可能な第２のデマルチプレクサ回路（Ｄ３）の出力端子と第３の外部接続端子（Ｐ５）からの信号を入力し、いずれか一方を第３の動作モード設定信号（Ｓ４）に基づいて選択し第２の回路ブロックのテストモード用入力端子（Ｉｎ１Ｔ）へ出力する第２のマルチプレクサ回路（Ｍ４）と、第２の回路ブロックの通常動作モード用出力端子（Ｏｕｔ２Ｎ）に直接接続された入力端子と第２の回路ブロックのテストモード用出力端子（Ｏｕｔ２Ｔ）に接続可能な入力端子とを有し、２つの入力端子のいずれか一方を第２の動作モード設定信号（Ｓ３）に基づいて選択し、選択した入力端子に入力する信号を第４のチップ間接続端子（Ｐ６）へ出力する第３のマルチプレクサ回路（Ｍ３）と、第２の回路ブロックのテストモード用出力端子（Ｏｕｔ２Ｔ）からの信号を入力し、第２の回路ブロックのテストモード用出力端子に接続可能な第３のマルチプレクサ回路（Ｍ３）の入力端子と第４の外部接続端子（Ｐ６）のいずれか一方を第３の動作モード設定信号（Ｓ４）に基づいて選択し、この選択した端子へ第２の回路ブロックのテストモード用出力端子から入力する信号を出力する第３のデマルチプレクサ回路（Ｄ４）とを設け、
第２の動作モード設定信号（Ｓ３）が通常動作モードの設定信号であるときに第２のデマルチプレクサ回路（Ｄ３）が第２の回路ブロックの通常動作モード用入力端子（Ｉｎ１Ｎ）に直接接続された出力端子を選択し第３のマルチプレクサ回路（Ｍ３）が第２の回路ブロックの通常動作モード用出力端子（Ｏｕｔ２Ｎ）に直接接続された入力端子を選択するようにし、第２の動作モード設定信号（Ｓ３）が第２の回路ブロック（５）の第１のテストモードの設定信号であるときに第２のデマルチプレクサ回路（Ｄ３）が第２の回路ブロックのテストモード用入力端子（Ｉｎ１Ｔ）に接続可能な出力端子を選択し第３のマルチプレクサ回路（Ｍ３）が第２の回路ブロックのテストモード用出力端子（Ｏｕｔ２Ｔ）に接続可能な入力端子を選択するようにし、
第３の動作モード設定信号（Ｓ４）が第２の回路ブロックの第１のテストモードの設定信号であるときに第２のマルチプレクサ回路（Ｍ４）が第２のデマルチプレクサ回路（Ｄ３）の出力端子からの信号を選択するとともに第３のデマルチプレクサ回路（Ｄ４）が第３のマルチプレクサ回路（Ｍ３）の入力端子を選択し、第３の動作モード設定信号（Ｓ４）が第２の回路ブロックの第２のテストモードの設定信号であるときに第２のマルチプレクサ回路（Ｍ４）が第３の外部接続端子（Ｐ５）からの信号を選択するとともに第３のデマルチプレクサ回路（Ｄ４）が第４の外部接続端子（Ｐ６）を選択するようにした構成である。
【００６３】
この構成によると、請求項２３と同様の効果が得られる。
【００６４】
請求項２７記載の半導体装置は、請求項２６記載の半導体装置において、第１の半導体チップ（１）は、チップ表面に形成された第５および第６の外部接続端子（Ｐ２，Ｐ４）と、第１の回路ブロックの出力端子（Ｏｕｔ１）と第１のマルチプレクサ回路（Ｍ１）との間に挿入され、第１の回路ブロック（３）の出力信号を入力し、第１のマルチプレクサ回路（Ｍ１）と第５の外部接続端子（Ｐ２）のいずれか一方を第４の動作モード設定信号（Ｓ２）に基づいて選択し、選択した方へ入力される第１の回路ブロックの出力信号を出力する第４のデマルチプレクサ回路（Ｄ２）と、第１の回路ブロックの入力端子（Ｉｎ２）と第１のデマルチプレクサ回路（Ｄ１）との間に挿入され、第１のデマルチプレクサ回路（Ｄ１）の出力信号と第６の外部接続端子（Ｐ４）からの信号とを入力し、いずれか一方を第４の動作モード設定信号（Ｓ２）に基づいて選択し第１の回路ブロックへ出力する第４のマルチプレクサ回路（Ｍ２）とを設け、第４の動作モード設定信号（Ｓ２）が通常動作モードの設定信号であるときに第４のデマルチプレクサ回路（Ｄ２）が第１のマルチプレクサ回路（Ｍ１）を選択し第４のマルチプレクサ回路（Ｍ２）が第１のデマルチプレクサ回路（Ｄ１）の出力信号を選択するようにし、第４の動作モード設定信号（Ｓ２）が第１の回路ブロック（３）のテストモードの設定信号であるときに第４のデマルチプレクサ回路（Ｄ２）が第５の外部接続端子（Ｐ２）を選択し第４のマルチプレクサ回路（Ｍ２）が第６の外部接続端子（Ｐ４）からの信号を選択するようにしたことを特徴とする。
【００６５】
この構成によると、請求項２４と同様の効果が得られる。
【００６６】
請求項２８記載の半導体装置は、請求項２６記載の半導体装置において、第１の半導体チップ（１）は、第１の動作モード設定信号（Ｓ１）を第１のマルチプレクサ回路と第１のデマルチプレクサ回路へ出力する第１の動作モード設定回路（４）を設け、第２の半導体チップ（２）は、第２の動作モード設定信号（Ｓ３）を第２のデマルチプレクサ回路と第３のマルチプレクサ回路へ出力するとともに第３の動作モード設定信号（Ｓ４）を第２のマルチプレクサ回路と第３のデマルチプレクサ回路へ出力する第２の動作モード設定回路（６）を設けたことを特徴とする。
【００６７】
この構成によると、請求項２６の効果に加え、第１の動作モード設定回路により第１のマルチプレクサ回路と第１のデマルチプレクサ回路を制御し、第２の動作モード設定回路により第２のデマルチプレクサ回路と第３のマルチプレクサ回路と第２のマルチプレクサ回路と第３のデマルチプレクサ回路を制御することができる。
【００６８】
請求項２９記載の半導体装置は、請求項２７記載の半導体装置において、第１の半導体チップ（１）は、第１の動作モード設定信号（Ｓ１）を第１のマルチプレクサ回路と第１のデマルチプレクサ回路へ出力するとともに第４の動作モード設定信号（Ｓ２）を第４のデマルチプレクサ回路と第４のマルチプレクサ回路へ出力する第１の動作モード設定回路（４）を設け、第２の半導体チップ（２）は、第２の動作モード設定信号（Ｓ３）を第２のデマルチプレクサ回路と第３のマルチプレクサ回路へ出力するとともに第３の動作モード設定信号（Ｓ４）を第２のマルチプレクサ回路と第３のデマルチプレクサ回路へ出力する第２の動作モード設定回路（６）を設けたことを特徴とする。
【００６９】
この構成によると、請求項２７の効果に加え、第１の動作モード設定回路により第１のマルチプレクサ回路と第１のデマルチプレクサ回路と第４のデマルチプレクサ回路と第４のマルチプレクサ回路を制御し、第２の動作モード設定回路により第２のデマルチプレクサ回路と第３のマルチプレクサ回路と第２のマルチプレクサ回路と第３のデマルチプレクサ回路を制御することができる。
【００７０】
以下、本発明の実施の形態を示す半導体装置について、図面を参照しながら具体的に説明する。
【００７１】
図１は、本発明の実施の形態の半導体装置における第１の半導体チップと第２の半導体チップの信号線接続構成図である。図１において、１は第１の半導体チップ、２は第２の半導体チップ、３は第１の半導体チップ１上に形成されたメモリマクロ制御回路、４は第１の半導体チップ１上に形成された第１の動作モード設定回路、５は第２の半導体チップ２上に形成されたメモリマクロ、６は第２の半導体チップ２上に形成された第２の動作モード設定回路、Ｍ１は第１のマルチプレクサ回路、Ｍ２は第２のマルチプレクサ回路、Ｍ３は第３のマルチプレクサ回路、Ｍ４は第４のマルチプレクサ回路、Ｄ１は第１のデマルチプレクサ回路、Ｄ２は第２のデマルチプレクサ回路、Ｄ３は第３のデマルチプレクサ回路、Ｄ４は第４のデマルチプレクサ回路、Ｐ１は第１のマルチプレクサ回路Ｍ１の入力信号線に接続された外部接続端子、Ｐ２は第２のデマルチプレクサ回路Ｄ２の出力信号線に接続された外部接続端子、Ｐ３は第１のデマルチプレクサ回路Ｄ１の出力信号線に接続された外部接続端子、Ｐ４は第２のマルチプレクサ回路Ｍ２の入力信号線に接続された外部接続端子、Ｐ５は第４のマルチプレクサ回路Ｍ４の入力信号線に接続された外部接続端子、Ｐ６は第４のデマルチプレクサ回路Ｄ４の出力信号線に接続された外部接続端子、Ｃ１は第１のマルチプレクサ回路Ｍ１の出力信号線に接続されたチップ間接続端子、Ｃ２は第１のデマルチプレクサ回路Ｄ１の入力信号線に接続されたチップ間接続端子、Ｃ３は第３のデマルチプレクサ回路Ｄ３の入力信号線に接続されたチップ間接続端子、Ｃ４は第３のマルチプレクサ回路Ｍ３の出力信号線に接続されたチップ間接続端子、Ｓ１は第１の動作モード設定回路４から発生される第１の動作モード設定信号、Ｓ２は第１の動作モード設定回路４から発生される第２の動作モード設定信号、Ｓ３は第２の動作モード設定回路６から発生される第３の動作モード設定信号、Ｓ４は第２の動作モード設定回路６から発生される第４の動作モード設定信号、Ｏｕｔ１はメモリマクロ制御回路３の出力端子、Ｉｎ２はメモリマクロ制御回路３の入力端子、Ｉｎ１Ｎはメモリマクロ５の通常動作モード時の入力端子、Ｉｎ１Ｔはメモリマクロ５のテストモード時の入力端子、Ｏｕｔ２Ｎはメモリマクロ５の通常動作モード時の出力端子、Ｏｕｔ２Ｔはメモリマクロ５のテストモード時の出力端子である。
【００７２】
また、Ｂ１、Ｂ２の破線は、第１の半導体チップ１と第２の半導体チップ２が貼り合わせ接続される際に、互いに接続されるチップ間接続端子の対応を示すもので、Ｂ１はチップ間接続端子Ｃ１とチップ間接続端子Ｃ３が接続されることを示し、Ｂ２はチップ間接続端子Ｃ２とチップ間接続端子Ｃ４が接続されることを示している。
【００７３】
第２のデマルチプレクサ回路Ｄ２は、メモリマクロ制御回路３の出力端子Ｏｕｔ１から入力する信号を、第２の動作モード設定信号Ｓ２が論理“Ｈ”（ハイ）のときは第１のマルチプレクサ回路Ｍ１へ出力し、論理“Ｌ”（ロー）のときは外部接続端子Ｐ２へ出力する。
【００７４】
第１のマルチプレクサ回路Ｍ１は、外部接続端子Ｐ１からの信号と第２のデマルチプレクサ回路Ｄ２からの信号とを入力し、第１の動作モード設定信号Ｓ１が論理“Ｈ”のときは第２のデマルチプレクサ回路Ｄ２からの信号を選択し、論理“Ｌ”のときは外部接続端子Ｐ１からの信号を選択し、チップ間接続端子Ｃ１へ出力する。
【００７５】
第１のデマルチプレクサ回路Ｄ１は、チップ間接続端子Ｃ２から入力する信号を、第１の動作モード設定信号Ｓ１が論理“Ｈ”のときは第２のマルチプレクサ回路Ｍ２へ出力し、論理“Ｌ”のときは外部接続端子Ｐ３へ出力する。
【００７６】
第２のマルチプレクサ回路Ｍ２は、外部接続端子Ｐ４からの信号と第１のデマルチプレクサ回路Ｄ１からの信号とを入力し、第２の動作モード設定信号Ｓ２が論理“Ｈ”のときは第１のデマルチプレクサ回路Ｄ１からの信号を選択し、論理“Ｌ”のときは外部接続端子Ｐ４からの信号を選択し、メモリマクロ制御回路３の入力端子Ｉｎ２へ出力する。
【００７７】
また、第３のデマルチプレクサ回路Ｄ３は、チップ間接続端子Ｃ３から入力する信号を、第３の動作モード設定信号Ｓ３が論理“Ｈ”のときはメモリマクロ５の通常動作モード時の入力端子Ｉｎ１Ｎへ出力し、論理“Ｌ”のときは第４のマルチプレクサ回路Ｍ４へ出力する。
【００７８】
第４のマルチプレクサ回路Ｍ４は、外部接続端子Ｐ５からの信号と第３のデマルチプレクサ回路Ｄ３からの信号とを入力し、第４の動作モード設定信号Ｓ４が論理“Ｈ”のときは第３のデマルチプレクサ回路Ｄ３からの信号を選択し、論理“Ｌ”のときは外部接続端子Ｐ５からの信号を選択し、メモリマクロ５のテストモード時の入力端子Ｉｎ１Ｔへ出力する。
【００７９】
第４のデマルチプレクサ回路Ｄ４は、メモリマクロ５のテストモード時の出力端子Ｏｕｔ２Ｔから入力する信号を、第４の動作モード設定信号Ｓ４が論理“Ｈ”のときは第３のマルチプレクサ回路Ｍ３へ出力し、論理“Ｌ”のときは外部接続端子Ｐ６へ出力する。
【００８０】
第３のマルチプレクサ回路Ｍ３は、メモリマクロ５の通常動作モード時の出力端子Ｏｕｔ２Ｎからの信号と第４のデマルチプレクサ回路Ｄ４からの信号とを入力し、第３の動作モード設定信号Ｓ３が論理“Ｈ”のときはメモリマクロ５の出力端子Ｏｕｔ２Ｎからの信号を選択し、論理“Ｌ”のときは第４のデマルチプレクサ回路Ｄ４からの信号を選択し、チップ間接続端子Ｃ４へ出力する。
【００８１】
表１は、本発明の実施の形態の半導体装置における動作モード設定信号論理表である。第１の動作モード設定回路４から発生される２本の動作モード設定信号Ｓ１、Ｓ２と、第２の動作モード設定回路６から発生される２本の動作モード設定信号Ｓ３、Ｓ４の論理を、各動作モード別に示している。
【００８２】
【表１】
2004039896.tif 000003
【００８３】
表１中の「Ｄｏｎ’ｔ　ｃａｒｅ」は、その欄の動作モード設定信号が、その欄のモードの設定に関与しないことを示す。
【００８４】
次に、本発明の実施の形態の半導体装置の動作について説明する。
【００８５】
図２は、チップ接続前のメモリマクロテストモード時の信号伝達系を示す図である。この場合、表１に示されるように、動作モード設定信号Ｓ４の論理が“Ｌ”に設定される。外部接続端子Ｐ５に接続された入力信号は、第４のマルチプレクサ回路Ｍ４に接続され、動作モード設定信号Ｓ４の論理“Ｌ”によって選択され、第４のマルチプレクサ回路Ｍ４の出力信号線に出力され、メモリマクロ５のテストモード時の入力端子Ｉｎ１Ｔに接続される。同時に、メモリマクロ５のテストモード時の出力端子Ｏｕｔ２Ｔは、第４のデマルチプレクサ回路Ｄ４に接続され、動作モード設定信号Ｓ４の論理“Ｌ”によって、外部接続端子Ｐ６に接続される。
【００８６】
この構成によると、チップ接続前に、チップ間接続端子Ｃ３、Ｃ４を経由することなくメモリマクロ５をテストすることができる。このときのテスト結果が不良であった場合、チップ間接続端子Ｃ３、Ｃ４に起因する不良要因ではないことが明らかにできる。
【００８７】
図３は、チップ接続前とチップ接続後のメモリマクロ制御回路テストモード時の信号伝達系を示す図である。この場合、表１に示されるように、チップ接続前のときもチップ接続後のときも動作モード設定信号Ｓ２の論理が“Ｌ”に設定される。外部接続端子Ｐ４に接続された入力信号は、第２のマルチプレクサ回路Ｍ２に接続され、動作モード設定信号Ｓ２の論理“Ｌ”によって選択され、第２のマルチプレクサ回路Ｍ２の出力信号線に出力され、メモリマクロ制御回路３の入力端子Ｉｎ２に接続される。同時に、メモリマクロ制御回路３の出力端子Ｏｕｔ１は、第２のデマルチプレクサ回路Ｄ２に接続され、動作モード設定信号Ｓ２の論理“Ｌ”によって、外部接続端子Ｐ２に接続される。
【００８８】
この構成によると、チップ接続前とチップ接続後に、チップ間接続端子Ｃ１、Ｃ２を経由することなくメモリマクロ制御回路３をテストすることができる。このときのテスト結果が不良であった場合、チップ間接続端子Ｃ１、Ｃ２に起因する不良要因ではないことが明らかにできる。
【００８９】
図４は、チップ接続後のメモリマクロテストモード時の信号伝達系を示す図である。この場合、表１に示されるように、動作モード設定信号Ｓ１とＳ３の論理が“Ｌ”に、動作モード設定信号Ｓ４の論理が“Ｈ”に設定される。外部接続端子Ｐ１に接続された入力信号は、第１のマルチプレクサ回路Ｍ１に接続され、動作モード設定信号Ｓ１の論理“Ｌ”によって選択され、チップ間接続端子Ｃ１に接続される。さらに、チップ間接続端子の対応Ｂ１により、チップ間接続端子Ｃ３に伝達され、第３のデマルチプレクサ回路Ｄ３に入力され、動作モード設定信号Ｓ３の論理“Ｌ”によって、第４のマルチプレクサ回路Ｍ４に入力され、動作モード設定信号Ｓ４の論理“Ｈ”によって選択され、メモリマクロ５のテストモード時の入力端子Ｉｎ１Ｔに接続される。同時に、メモリマクロ５のテストモード時の出力端子Ｏｕｔ２Ｔは、第４のデマルチプレクサ回路Ｄ４に接続され、動作モード設定信号Ｓ４の論理“Ｈ”によって、第３のマルチプレクサ回路Ｍ３に入力され、動作モード設定信号Ｓ３の論理“Ｌ”によって選択され、チップ間接続端子Ｃ４に接続される。さらに、チップ間接続端子の対応Ｂ２により、チップ間接続端子Ｃ２に伝達され、第１のデマルチプレクサ回路Ｄ１に入力され、動作モード設定信号Ｓ１の論理“Ｌ”によって選択された外部接続端子Ｐ３に接続される。
【００９０】
この構成によると、チップ接続後に、メモリマクロ５をテストすることができる。
【００９１】
一般に、ＣＯＣ接続をする２つのチップは、一方がチップ面積が大で、他方がチップ面積が小の関係になり、チップ接続後、外部接続端子に接続可能となるのはチップ面積が大の方のチップである。本実施の形態の場合、メモリマクロ制御回路３を搭載した第１の半導体チップ１が面積が大で、メモリマクロ５を搭載した第２の半導体チップ２が面積が小であることを想定しており、チップ接続後に外部から直接制御できるのはチップ面積の大きい第１の半導体チップ１のみであり、メモリマクロ５を搭載した第２の半導体チップ２を外部から制御するためには、第１の半導体チップ１とチップ間接続端子Ｃ１〜Ｃ４を介する必要がある。したがって、チップ接続後のメモリマクロ５のテスト時の信号経路は、第２の半導体チップ２の外部接続端子Ｐ５，Ｐ６を利用できず、図４のようになる。
【００９２】
図５は、チップ接続後の通常動作モード時の信号伝達系を示す図である。この場合、表１に示されるように、動作モード設定信号Ｓ１，Ｓ２およびＳ３の論理が“Ｈ”に設定される。メモリマクロ制御回路３の出力端子Ｏｕｔ１は、第２のデマルチプレクサ回路Ｄ２に接続され、動作モード設定信号Ｓ２の論理“Ｈ”によって、第１のマルチプレクサ回路Ｍ１に接続され、動作モード設定信号Ｓ１の論理“Ｈ”によって選択され、チップ間接続端子Ｃ１に接続される。さらに、チップ間接続端子の対応Ｂ１により、チップ間接続端子Ｃ３に伝達され、第３のデマルチプレクサ回路Ｄ３に入力され、動作モード設定信号Ｓ３の論理“Ｈ”によって、メモリマクロ５の通常動作モード時の入力端子Ｉｎ１Ｎに接続される。同時に、メモリマクロ５の通常動作モード時の出力端子Ｏｕｔ２Ｎは、第３のマルチプレクサ回路Ｍ３に入力され、動作モード設定信号Ｓ３の論理“Ｈ”によって選択され、チップ間接続端子Ｃ４に接続される。さらに、チップ間接続端子の対応Ｂ２により、チップ間接続端子Ｃ２に伝達され、第１のデマルチプレクサ回路Ｄ１に入力され、動作モード設定信号Ｓ１の論理“Ｈ”によって、第２のマルチプレクサ回路Ｍ２に入力され、動作モード設定信号Ｓ２の論理“Ｈ”によって選択され、メモリマクロ制御回路３の入力端子Ｉｎ２に接続される。
【００９３】
この構成によると、チップ接続後の通常動作モード時に、外部接続端子Ｐ１〜Ｐ６を経由することなく、メモリマクロ制御回路３とメモリマクロ５の間で信号伝達を行なうことができる。
【００９４】
以上のように本発明の実施の形態によれば、通常動作モード時とチップ接続後のメモリマクロテストモード時のいずれの場合も、第２の半導体チップ２ではチップ間接続端子Ｃ３，Ｃ４を介してメモリマクロ５に信号が入出力されることになる。メモリマクロ５では通常動作モード時とテストモード時とでそれぞれのモード用の入力端子および出力端子に信号が入出力されるが、第１と第２の半導体チップ１，２の間では、通常動作モード時とメモリマクロテストモード時とで信号の経路となるチップ間接続端子が共通化されるため、チップ間接続端子数を削減し、チップ面積を抑えるとともにチップ間接続不良を低減して歩留り向上の図れる半導体装置を実現することができる。
【００９５】
また、チップ接続前のメモリマクロテストモードで、チップ間接続端子を経由することなくメモリマクロ５のテストを実施することができる。また、チップ接続前のメモリマクロ制御回路テストモードで、チップ間接続端子を経由することなくメモリマクロ制御回路３のテストを実施することができる。このように、チップ接続前にチップ単体でテストすることで、システム・オン・チップ構造の半導体装置では困難であった生産歩留りの向上が図れるＣＯＣ構造の半導体装置を実現することができる。
【００９６】
【発明の効果】
請求項１記載の半導体装置によれば、第１のマルチプレクサ回路に入力される複数の信号線の中から一つの信号線を選択し、第１の半導体チップのチップ間接続端子に接続することができる。
【００９７】
請求項２記載の半導体装置によれば、第１の半導体チップの外部接続端子に接続された信号を第１の半導体チップのチップ間接続端子に接続することができる。
【００９８】
請求項３記載の半導体装置によれば、第１のマルチプレクサ回路に入力される複数の入力信号線の中から、動作モード設定信号の制御によって一つの入力信号線を選択し、第１のマルチプレクサ回路から出力される一つの出力信号線に出力することができる。
【００９９】
請求項４記載の半導体装置によれば、第１の半導体チップのチップ間接続端子に接続された信号線を、第１のデマルチプレクサ回路から出力される複数の出力信号線のいずれかに選択出力することができる。
【０１００】
請求項５記載の半導体装置によれば、第１の半導体チップのチップ間接続端子に接続された信号線を、第１の半導体チップの外部接続端子に接続することができる。
【０１０１】
請求項６記載の半導体装置によれば、第１のデマルチプレクサ回路に入力される一つの入力信号線を、動作モード設定信号の制御によって、第１のデマルチプレクサ回路から出力される複数の出力信号線のいずれかに出力することができる。
【０１０２】
請求項７記載の半導体装置によれば、第２のデマルチプレクサ回路に入力された信号線を、第１の半導体チップの外部接続端子に接続することができる。
【０１０３】
請求項８記載の半導体装置によれば、第２のデマルチプレクサ回路に入力された信号線を、第１のマルチプレクサ回路に入力される複数の入力信号線のいずれかに接続することができる。
【０１０４】
請求項９記載の半導体装置によれば、第２のデマルチプレクサ回路に入力される一つの入力信号線を、動作モード設定信号の制御によって、第２のデマルチプレクサ回路から出力される複数の出力信号線のいずれかに出力することができる。
【０１０５】
請求項１０記載の半導体装置によれば、第２のマルチプレクサ回路に入力される複数の入力信号線の中から外部接続端子に接続される信号線を選択し、第２のマルチプレクサ回路の出力信号線に出力することができる。
【０１０６】
請求項１１記載の半導体装置によれば、第２のマルチプレクサ回路に入力される複数の信号線の中から、第１のデマルチプレクサ回路から出力される複数の出力信号線のいずれかに接続された信号線を選択し、第２のマルチプレクサ回路の出力信号線に出力することができる。
【０１０７】
請求項１２記載の半導体装置によれば、第２のマルチプレクサ回路に入力される複数の入力信号線の中から、動作モード設定信号の制御によって一つの入力信号線を選択し、第２のマルチプレクサ回路から出力される一つの出力信号線に出力することができる。
【０１０８】
請求項１３記載の半導体装置によれば、第２の半導体チップのチップ間接続端子に接続された信号線を、第３のデマルチプレクサ回路から出力される複数の出力信号線のいずれかに選択出力することができる。
【０１０９】
請求項１４記載の半導体装置によれば、第３のデマルチプレクサ回路に入力される一つの入力信号線を、動作モード設定信号の制御によって、第３のデマルチプレクサ回路から出力される複数の出力信号線のいずれかに出力することができる。
【０１１０】
請求項１５記載の半導体装置によれば、第３のマルチプレクサ回路に入力される複数の入力信号線の中から一つの信号線を選択し、第２の半導体チップのチップ間接続端子に接続することができる。
【０１１１】
請求項１６記載の半導体装置によれば、第３のマルチプレクサ回路に入力される複数の入力信号線の中から、動作モード設定信号の制御によって一つの入力信号線を選択し、第３のマルチプレクサ回路から出力される一つの出力信号線に出力することができる。
【０１１２】
請求項１７記載の半導体装置によれば、第４のマルチプレクサ回路に入力される複数の信号線の中から外部端子に接続された信号線を選択し、第４のマルチプレクサ回路の出力信号線に出力することができる。
【０１１３】
請求項１８記載の半導体装置によれば、第４のマルチプレクサ回路に入力される複数の信号線の中から、第３のデマルチプレクサ回路から出力される複数の出力信号線のいずれかに接続された信号線を選択し、第２のマルチプレクサ回路の出力信号線に出力することができる。
【０１１４】
請求項１９記載の半導体装置によれば、第４のマルチプレクサ回路に入力される複数の入力信号線の中から、動作モード設定信号の制御によって一つの入力信号線を選択し、第４のマルチプレクサ回路から出力される一つの出力信号線に出力することができる。
【０１１５】
請求項２０記載の半導体装置によれば、第４のデマルチプレクサ回路に入力された信号線を、第２の半導体チップの外部接続端子に接続することができる。
【０１１６】
請求項２１記載の半導体装置によれば、第４のデマルチプレクサ回路に入力された信号線を、第３のマルチプレクサ回路に入力される複数の入力信号線のいずれかに接続することができる。
【０１１７】
請求項２２記載の半導体装置によれば、第４のデマルチプレクサ回路に入力される一つの入力信号線を、動作モード設定信号の制御によって、第４のデマルチプレクサ回路から出力される複数の出力信号線のいずれかに出力することができる。
【０１１８】
請求項２３記載の半導体装置によれば、第１と第２の半導体チップ貼り合わせ後の通常動作モード時と第２の回路ブロックの第１のテストモード時のいずれの場合も、第２の半導体チップでは第３と第４のチップ間接続端子を介して第２の回路ブロックに信号が入出力されることになる。第２の回路ブロックでは通常動作モード時とテストモード時とでそれぞれのモード用の入力端子および出力端子に信号が入出力されるが、第１と第２の半導体チップの間では、通常動作モード時と第１のテストモード時とで信号の経路となるチップ間接続端子が共通化されるため、チップ間接続端子数を削減し、チップ面積を抑えるとともにチップ間接続不良を低減した半導体装置を実現することができる。また、第２のテストモードでは、チップ貼り合わせ前に、第２の半導体チップの第３と第４の外部接続端子を介して信号を入出力することで、チップ間接続端子を経由することなく第２の回路ブロックのテストを実施することができる。このようにチップ貼り合わせ前にチップ単体でテストでき、生産歩留りの向上を図ることができる。
【０１１９】
請求項２４記載の半導体装置によれば、請求項２３記載の半導体装置の効果に加え、第１の回路ブロックのテストモードでは、チップ貼り合わせ前およびチップ貼り合わせ後に、第１の半導体チップの第５と第６の外部接続端子を介して信号を入出力することで、チップ間接続端子を経由することなく第１の回路ブロックのテストを実施することができる。チップ貼り合わせ前にチップ単体でテストすることで、生産歩留りの向上を図ることができる。
【０１２０】
請求項２５記載の半導体装置によれば、請求項２３または２４記載の半導体装置の効果に加え、第１の動作モード設定回路により第１と第２の信号経路設定切替え回路を制御し、第２の動作モード設定回路により第３と第４の信号経路設定切替え回路を制御することができる。
【０１２１】
請求項２６記載の半導体装置によれば、請求項２３記載の半導体装置と同様の効果が得られる。
【０１２２】
請求項２７記載の半導体装置によれば、請求項２４記載の半導体装置と同様の効果が得られる。
【０１２３】
請求項２８記載の半導体装置は、請求項２６記載の半導体装置の効果に加え、第１の動作モード設定回路により第１のマルチプレクサ回路と第１のデマルチプレクサ回路を制御し、第２の動作モード設定回路により第２のデマルチプレクサ回路と第３のマルチプレクサ回路と第２のマルチプレクサ回路と第３のデマルチプレクサ回路を制御することができる。
【０１２４】
請求項２９記載の半導体装置は、請求項２７記載の半導体装置の効果に加え、第１の動作モード設定回路により第１のマルチプレクサ回路と第１のデマルチプレクサ回路と第４のデマルチプレクサ回路と第４のマルチプレクサ回路を制御し、第２の動作モード設定回路により第２のデマルチプレクサ回路と第３のマルチプレクサ回路と第２のマルチプレクサ回路と第３のデマルチプレクサ回路を制御することができる。
【０１２５】
以上のように、チップ間接続端子数を削減し、チップ面積を抑えた半導体チップを形成することで、高性能かつチップ面積の小さなＣＯＣ構造の半導体装置を実現することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態の半導体装置における第１の半導体チップと第２の半導体チップの信号線接続構成図
【図２】本発明の実施の形態の半導体装置におけるチップ接続前のメモリマクロテストモード時の信号伝達系を示す図
【図３】本発明の実施の形態の半導体装置におけるチップ接続前とチップ接続後のメモリマクロ制御回路テストモード時の信号伝達系を示す図
【図４】本発明の実施の形態の半導体装置におけるチップ接続後のメモリマクロテストモード時の信号伝達系を示す図
【図５】本発明の実施の形態の半導体装置におけるチップ接続後の通常動作モード時の信号伝達系を示す図
【図６】従来の半導体装置の一例を示すチップ構成図
【符号の説明】
１　　　　　　　　第１の半導体チップ
２　　　　　　　　第２の半導体チップ
３　　　　　　　　第１の半導体チップ１上に形成されたメモリマクロ制御回路
４　　　　　　　　第１の半導体チップ１上に形成された第１の動作モード設定回路
５　　　　　　　　第２の半導体チップ２上に形成されたメモリマクロ
６　　　　　　　　第２の半導体チップ２上に形成された第２の動作モード設定回路
Ｍ１　　　　　　　第１のマルチプレクサ回路
Ｍ２　　　　　　　第２のマルチプレクサ回路
Ｍ３　　　　　　　第３のマルチプレクサ回路
Ｍ４　　　　　　　第４のマルチプレクサ回路
Ｄ１　　　　　　　第１のデマルチプレクサ回路
Ｄ２　　　　　　　第２のデマルチプレクサ回路
Ｄ３　　　　　　　第３のデマルチプレクサ回路
Ｄ４　　　　　　　第４のデマルチプレクサ回路
Ｐ１　　　　　　　第１のマルチプレクサ回路Ｍ１の入力信号線に接続された外部接続端子
Ｐ２　　　　　　　第２のデマルチプレクサ回路Ｄ２の出力信号線に接続された外部接続端子
Ｐ３　　　　　　　第１のデマルチプレクサ回路Ｄ１の出力信号線に接続された外部接続端子
Ｐ４　　　　　　　第２のマルチプレクサ回路Ｍ２の入力信号線に接続された外部接続端子
Ｐ５　　　　　　　第４のマルチプレクサ回路Ｍ４の入力信号線に接続された外部接続端子
Ｐ６　　　　　　　第４のデマルチプレクサ回路Ｄ４の出力信号線に接続された外部接続端子
Ｃ１　　　　　　　第１のマルチプレクサ回路Ｍ１の出力信号線に接続されたチップ間接続端子
Ｃ２　　　　　　　第１のデマルチプレクサ回路Ｄ１の入力信号線に接続されたチップ間接続端子
Ｃ３　　　　　　　第３のデマルチプレクサ回路Ｄ３の入力信号線に接続されたチップ間接続端子
Ｃ４　　　　　　　第３のマルチプレクサ回路Ｍ３の出力信号線に接続されたチップ間接続端子
Ｓ１　　　　　　　第１の動作モード設定回路４から発生される第１の動作モード設定信号
Ｓ２　　　　　　　第１の動作モード設定回路４から発生される第２の動作モード設定信号
Ｓ３　　　　　　　第２の動作モード設定回路６から発生される第３の動作モード設定信号
Ｓ４　　　　　　　第２の動作モード設定回路６から発生される第４の動作モード設定信号
Ｏｕｔ１　　　　　　　　メモリマクロ制御回路３の出力端子
Ｉｎ２　　　　　　　　　メモリマクロ制御回路３の入力端子
Ｉｎ１Ｎ　　　　　　　　メモリマクロ５の通常動作モード時の入力端子
Ｉｎ１Ｔ　　　　　　　　メモリマクロ５のテストモード時の入力端子
Ｏｕｔ２Ｎ　　　　　　　メモリマクロ５の通常動作モード時の出力端子
Ｏｕｔ２Ｔ　　　　　　　メモリマクロ５のテストモード時の出力端子
Ｂ１　チップ間接続端子Ｃ１とチップ間接続端子Ｃ３が接続されることを示す記号
Ｂ２　チップ間接続端子Ｃ２とチップ間接続端子Ｃ４が接続されることを示す記号
【図１】
2004039896.tif 000004
【図２】
2004039896.tif 000005
【図３】
2004039896.tif 000006
【図４】
2004039896.tif 000007
【図５】
2004039896.tif 000008
【図６】
2004039896.tif 000009