(57)【要約】【課題】外部同期信号が停止して内部同期信号に切り替わった場合でも、電源出力に干渉ノイズが発生することを防止し、電源破壊を防止する。【解決手段】外部同期信号と内部同期信号を切り替えていずれか一方に同期したＰＷＭ制御により動作するスイッチング素子を有するＤＣ−ＤＣコンバータを備えた電源において、監視回路１７が外部同期信号の入力が停止したことを検出したとき、ＰＷＭ制御部１２にアラーム信号を出力する。監視回路１７がアラーム信号を出力することにより、ＤＣ−ＤＣコンバータ１１に設けられているスイッチング素子を破壊することなく動作を停止させることができる。これによって、電源出力に干渉ノイズが発生することを防止し、電源破壊を防止する。【選択図】      図１
2004357465.tif 000002
【特許請求の範囲】
【請求項１】
外部同期信号と内部同期信号を切り替えていずれか一方に同期させるＰＷＭ制御部により動作するスイッチング素子を有するＤＣ−ＤＣコンバータを備えた電源において、
前記外部同期信号の入力が停止したことを検出したとき、前記ＰＷＭ制御部にアラーム信号を出力する外部同期信号監視回路を設けたことを特徴とする電源。
【請求項２】
外部同期信号と内部同期信号を切り替えていずれか一方に同期させるＰＷＭ制御部により動作するスイッチング素子を有するＤＣ−ＤＣコンバータを備えた電源において、
前記内部同期信号の立ち上がり又は立ち下がりのタイミングにおいて、前記外部同期信号の入力の有無を検出する外部同期信号監視回路を設けたことを特徴とする電源。
【請求項３】
請求項２記載の電源において、
前記外部同期信号監視回路が、前記内部同期信号の立ち上がり又は立ち下がりのタイミングにおいて、前記外部同期信号の入力の有無を検出した結果、不定値が検出されたとき、前記外部同期信号の入力が停止したと判断しないことを特徴とする電源。
【請求項４】
請求項２記載の電源において、
前記外部同期信号監視回路は、
前記外部同期信号を分周する分周器と、
前記分周器の出力を遅延させる複数段の遅延回路と、
前記複数段の遅延回路の出力を前記内部同期信号の立ち上がり又は立ち下がりのタイミングで検出し、各遅延回路の出力が一定の条件を満たしたときアラーム信号を発生するアラーム信号発生回路と
から構成されることを特徴とする電源。
【請求項５】
請求項４記載の電源において、
前記アラーム信号発生回路は、前記複数段の遅延回路の出力を前記内部同期信号の立ち上がり又は立ち下がりのタイミングで検出したとき、前記複数段の遅延回路の出力に不定値が含まれた場合、前記外部同期信号の入力が停止したと判断しないことを特徴とする電源。
【請求項６】
請求項４記載の電源において、
前記外部同期信号監視回路を２個並列に設け、一方の外部同期信号監視回路が第１アラーム信号を出力し、他方の外部同期信号監視回路が第２アラーム信号を前記第１アラーム信号と略同一タイミングで出力したとき、アラーム信号を出力するように構成したことを特徴とする電源。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は外部同期信号と内部同期信号を切替可能なＰＷＭ方式を用いた電源において、電源の内部に設けられた内部発振器から出力される内部同期信号と電源の外部から供給される外部同期信号とを切り替て用いることが可能な電源に関する。
特に、複数台の電源を外部同期信号を用いて並列運転している最中に、外部同期信号が何らかの原因によって入力停止した電源について、複数台の電源の間で干渉ノイズ等の問題、及び電源破壊を防止するのに適したＰＷＭ制御を用いた電源に関する。
【０００２】
【従来の技術】
図９は、並列運転されている３台のＰＷＭ制御方式の電源１、２、３の一例を示す図である。
電源１と電源２、３とは同一の内部構成を有しており、電源１と同一部分については図示を省略している。
【０００３】
最初に、電源１の単独運転について説明する。図９に示すように、電源１の入力はＤＣ−ＤＣコンバータ１１に入力され、ＤＣ−ＤＣコンバータ１１において適正な電圧に変換されて出力される。
ＤＣ−ＤＣコンバータ１１は、よく知られているようにスイッチング素子を備えている。このスイッチング素子のオン／オフ（デューイ比）を制御することにより、入力から所望の出力を得ている。
【０００４】
すなわち、電源１において、内部発振器１４から出力される内部同期信号が同期／非同期切替回路１３に入力される。電源１の同期／非同期切替回路１３は、設定切替信号の指示に応じて、内部同期信号に基づいて三角波信号を出力するように設定されている。したがって、ＰＷＭ制御部１２は、前記内部同期信号に基づいて生成された三角波信号を受けて、ＰＷＭ信号を出力する。その結果、前記ＤＣ−ＤＣコンバータ１１内のスイッチング素子は、ＰＷＭ制御部１２から出力されるＰＷＭ信号により、一定のスイッチング周波数によってスイッチング素子をオン／オフ制御し、かつＤＣ−ＤＣコンバータ１１の出力が一定になるように出力を検出し（フィードバック信号）、ＰＷＭ制御部１２に入力してフィードバック制御している。
【０００５】
このように、電源１を単独で運転する場合、特に問題は生じない。
しかし、電源１、２、３を各々の内部同期信号を用いて互いに独立に運転すると、次のような問題が生じる。すなわち、各々の電源１、２、３のスイッチング周波数の周波数誤差や位相差が原因となって、各電源１、２、３の出力にビートのような干渉ノイズ等が発生し、電源１、２、３の各出力に悪影響を及ぼす。
【０００６】
そこで、このような場合、図９に示すように、電源１、２、３を同一周波数の外部同期信号（電源１の内部発振器１４から出力される内部同期信号）で動作させる同期運転が行われる。図９では、電源１をマスター装置とし、電源２、３をスレーブ装置として、電源１の内部発振器１４から出力される内部同期信号を電源２、３へ外部同期信号として出力している。
【０００７】
【特許文献１】
特開平１１−１１２３３９号公報
【０００８】
【発明が解決しようとする課題】
図９に示す従来技術においては、外部同期信号が停止した場合、自動的に電源２、３に具備されている内部発振器１４に切り替わるか、又はＰＷＭ制御部１３用の三角波信号の出力が無くなることにより制御が停止する。
【０００９】
電源が自動的に内部発振に切り替わった場合には、オペレータは外部同期信号の入力が停止したことを検出できず、オペレータが知らないうちに複数台の電源（１、２、３）の間で相互に干渉ノイズ等が発生するという問題点がある。
三角波信号の出力が無くなった場合には、ＤＣ−ＤＣコンバータが一石式の場合はスイッチング素子をＯＦＦ状態で停止させることは容易に行える。
【００１０】
しかし、ＤＣ−ＤＣコンバータのスイッチング素子がＨ型ブリッジ回路を構成している場合は、三角波信号がなくなると次のような現象が生じる。すなわち、２対のスイッチング素子（計４個）のうち、１対はオン、他の１対はオフという状態で停止してしまい、オン状態の１対のスイッチング素子が導通状態を保持するため、電源が破損してしまう。
【００１１】
図１０、図１１を用いて、前記した問題点について説明する。
図１０（ａ）は、一石式のＤＣ−ＤＣコンバータを用いた電源の一部を示す回路図である。図１０（ａ）において、Ｔはトランス、Ｑはトランジスタ、１２はＰＷＭ制御部を示している。
図１０（ｂ）は、図１０（ａ）に示す一石式のＤＣ−ＤＣコンバータを用いた電源において、外部同期信号が停止したときの動作を示す波形図である。図１０（ｂ）に示すように、外部同期信号の停止に起因して三角波信号が停止し、電源の出力であるフィードバック信号が三角波信号の上限又は下限でクランプされる。図１０（ｂ）に示す例では、三角波信号が停止し、三角波信号の上限でクランプされている。これによって、電源はその動作を停止する。
【００１２】
図１１（ａ）は、ＤＣ−ＤＣコンバータにＨ型ブリッジ回路を用いた電源の一部を示す回路図である。図１１（ａ）において、Ｑ１〜Ｑ４はトランジスタ、１５はコンパレータ、１６はインバータ、ＤＴ１、ＤＴ２はデッドタイム生成回路である。図１１（ａ）に示す電源は、トランジスタＱ１、Ｑ４がオンのときトランジスタＱ２、Ｑ３がオフになり、トランジスタＱ２、Ｑ３がオンのときトランジスタＱ１、Ｑ４がオフになるように動作する。デッドタイム生成回路ＤＴ１、ＤＴ２は、トランジスタＱ１、Ｑ４の組みとトランジスタＱ２、Ｑ３の組みが同時にオンとなるのを防止するために設けられている。すなわち、コンパレータ１５がフィードバック信号と三角波信号とを比較し、比較結果がデッドタイム生成回路ＤＴ１に直接入力され、デッドタイム生成回路ＤＴ２にはインバータ１６により反転されて入力される。トランジスタＱ２、Ｑ３をオンするときには、デッドタイム生成回路ＤＴ１がコンパレータ１５からの信号の立ち上がりを所定時間だけ遅延して出力する。同様に、トランジスタＱ１、Ｑ４をオンするときには、デッドタイム生成回路ＤＴ２がインバータ１６からの信号の立ち上がりを所定時間だけ遅延して出力する。
【００１３】
図１１（ｂ）は、図１１（ａ）に示すＨ型ブリッジ回路を用いた電源において、外部同期信号が停止したときの動作を示す波形図である。図１１（ｂ）に示すように、外部同期信号の停止に起因して三角波信号が停止し、電源の出力であるフィードバック信号が三角波信号の上限又は下限でクランプされる。
図１１（ｂ）に示す例では、三角波信号が停止し、三角波信号の上限でクランプされている。これによって、第１ＰＷＭ信号はオン状態を保持し、第２ＰＷＭ信号はオフ状態を保持する。その結果、図１１（ａ）に示すトランジスタＱ２、Ｑ３がオン状態を保持し、トランジスタＱ１、Ｑ４がオフ状態を保持する。したがって、トランジスタＱ２、Ｑ３が導通状態を保持するため、電源が破損してしまう。
【００１４】
本発明は、前記した従来技術の問題点に鑑み為されたもので、外部同期信号が停止して内部同期信号に切り替わった場合でも、複数台の電源の間で干渉ノイズ等の問題が発生することを防止し、かつＨ型ブリッジ回路を有する電源において、三角波信号が出力されなくなった状態においても、電源破壊を防止することが可能なＰＷＭ制御を用いた電源を提供することにある。
【００１５】
【課題を解決するための手段】
請求項１記載の発明によれば、外部同期信号と内部同期信号を切り替えていずれか一方に同期させるＰＷＭ制御部により動作するスイッチング素子を有するＤＣ−ＤＣコンバータを備えた電源において、前記外部同期信号の入力が停止したことを検出したとき、前記ＰＷＭ制御部にアラーム信号を出力する外部同期信号監視回路を設けたことを特徴とする。
【００１６】
請求項１記載の電源によれば、外部同期信号監視回路がアラーム信号を出力することにより、ＤＣ−ＤＣコンバータに設けられているスイッチング素子を破壊することなく動作を停止させることができる。
請求項２記載の発明によれば、外部同期信号と内部同期信号を切り替えていずれか一方に同期させるＰＷＭ制御部により動作するスイッチング素子を有するＤＣ−ＤＣコンバータを備えた電源において、内部同期信号の立ち上がり又は立ち下がりのタイミングにおいて、前記外部同期信号の入力の有無を検出することにより、外部同期信号の入力停止を検出することを特徴とする。
【００１７】
請求項２記載の電源によれば、外部同期信号監視回路がアラーム信号を出力することにより、ＤＣ−ＤＣコンバータに設けられているスイッチング素子を破壊することなく動作を停止させることができる。
請求項３記載の発明によれば、請求項２記載の電源において、前記外部同期信号監視回路が、前記内部同期信号の立ち上がり又は立ち下がりのタイミングにおいて、前記外部同期信号の入力の有無を検出した結果、不定値が検出されたとき、前記外部同期信号の入力が停止したと判断しないことを特徴とする。
【００１８】
請求項３に記載の電源によれば、不定値が含まれていた場合、外部同期信号監視回路は外部同期信号の入力があると判断する。これにより、外部同期信号が入力されているにも拘わらず、外部同期信号が入力されていないという誤った判断を防止できる。
【００１９】
請求項４記載の発明によれば、請求項２記載の電源において、前記外部同期信号監視回路は、前記外部同期信号を分周する分周器と、前記分周器の出力を遅延させる複数段の遅延回路と、前記複数段の遅延回路の出力を前記内部同期信号の立ち上がり又は立ち下がりのタイミングで検出し、各遅延回路の出力が一定の条件を満たしたときアラーム信号を発生するアラーム信号発生回路とから構成されることを特徴とする。
【００２０】
請求項４に記載の電源によれば、複数段の遅延回路を用い、かつ内部同期信号の立ち上がり又は立ち下がりのタイミングで外部同期信号の有無を検出するので、検出精度が向上する。また、前記各遅延回路の出力が一定の条件を満たしたときとは、例えば全て「１」又は全て「０」を意味する。
請求項５に記載の発明によれば、請求項４記載の電源において、前記アラーム信号発生回路は、前記複数段の遅延回路の出力を前記内部同期信号の立ち上がり又は立ち下がりのタイミングで検出したとき、前記複数段の遅延回路の出力に不定値が含まれた場合、外部同期信号の入力が停止したと判断しないことを特徴とする。
【００２１】
請求項５に記載の電源によれば、不定値が含まれていた場合、外部同期信号監視回路は外部同期信号の入力があると判断する。これにより、外部同期信号が入力されているにも拘わらず、外部同期信号が入力されていないという誤った判断を防止できる。
請求項６に記載の発明によれば、請求項４記載の電源において、前記外部同期信号監視回路を２個並列に設け、一方の外部同期信号監視回路が第１アラーム信号を出力し、他方の外部同期信号監視回路が第２アラーム信号を前記第１アラーム信号と略同一タイミングで出力したとき、アラーム信号を出力するように構成したことを特徴とする。
【００２２】
請求項６に記載の電源によれば、外部同期信号監視回路を２個並列に設けたので、アラーム信号が誤って出力されることを有効に防止できる。
【００２３】
【発明の実施の形態】
以下、添付の図面を用いて、本発明の実施の形態について説明する。
【００２４】
図１は、本発明の第１の実施の形態を示すブロック図であり、請求項１に記載の発明に対応する。図１において、図９に示す従来技術と同一部分には同一符号を付してその説明を省略する。図１に示す第１の実施の形態が図９に示す従来技術と異なるのは、外部同期信号を監視する監視回路１７が新たに設けられている点である。
【００２５】
監視回路１７は、入力される設定切替信号によって、監視機能をアクティブにするか非アクティブにするかを切り替える。この設定切替信号は、例えば電源の操作盤等（図示せず）に設けられている切替スイッチにより設定可能に構成され、図示するように同期／非同期切替回路１３にも入力されている。
電源１はマスター装置であるので、監視回路１７は設定切替信号により非アクティブにされ、内部発振器１４の内部同期信号（クロック）を同期／非同期切替回路１３を通してＰＷＭ制御部１２に入力し、自らのＤＣ−ＤＣコンバータのＰＷＭ制御に用いると共に、内部同期信号を外部同期信号として出力している。
【００２６】
電源２、３はスレーブ装置であるので、監視回路１７は設定切替信号によってアクティブに設定される。これによって、監視回路１７は外部同期信号を監視する。ここで、監視回路１７は内部発振器１４から出力される内部同期信号（クロック）を受けて、これを基準クロックとして外部同期信号の有無を監視する。監視回路１７は、外部同期信号の停止を検出した場合、ＰＷＭ制御部１２へアラーム信号を出力し、ＰＷＭ制御部１２は前記アラーム信号を受けて、ＤＣ−ＤＣコンバータに設けられているスイッチング素子（例えば、Ｈ型ブリッジ回路）を破壊することなく動作を停止する。
【００２７】
図２は、図１に示す監視回路１７の一例を示すブロック図である。これは、請求項２に記載の発明に対応する。図示するように、監視回路１７は、１／２分周器１７１とＤ−ＦＦ（Ｄ型フリップフロップ）１７２とＤ−ＦＦ１７３とＤ−ＦＦ１７４とアラーム出力回路１７５から構成されている。
１／２分周器１７１は外部同期信号Ｓ１を受けて、１／２分周した信号Ｓ２を出力する。Ｄ−ＦＦ１７２は、前記分周信号Ｓ２を内部同期信号Ｓ３の立ち上がりエッジで取り込み、１周期経過後に検出信号Ｄ３として出力する。
【００２８】
同様に、Ｄ−ＦＦ１７３は、Ｄ−ＦＦ１７２から出力される検出信号Ｄ３を内部同期信号Ｓ３の立ち上がりエッジで取り込み、１周期経過後に検出信号Ｄ２として出力する。
同様に、Ｄ−ＦＦ１７４は、Ｄ−ＦＦ１７３から出力される検出信号Ｄ２を内部同期信号Ｓ３の立ち上がりエッジで取り込み、１周期経過後に検出信号Ｄ１として出力する。
【００２９】
すなわち、Ｄ−ＦＦ１７２〜Ｄ−ＦＦ１７４は、１周期づつ遅れたタイミングで検出信号Ｄ３、Ｄ２、Ｄ１を出力する。
図３は、図２に示すアラーム出力回路１７５の動作を示す説明図である。アラーム出力回路１７５は、検出信号Ｄ３、Ｄ２、Ｄ１を受けて、図３に示すように（Ｄ３、Ｄ２、Ｄ１）が（１、１、１）又は（０、０、０）の組み合わせのとき、アラーム信号を出力する。これ以外の組み合わせのときには、アラーム信号を出力しない。これには、不定値を含むものとする。不定値については、図４を用いて説明する。
【００３０】
図４は、図２に示す監視回路１７の動作を示すタイムチャートである。
図４に示すように、外部同期信号Ｓ１は、１／２分周器１７１によって１／２分周された信号Ｓ２に変換される。
【００３１】
Ｄ−ＦＦ１７２〜Ｄ−ＦＦ１７４は、内部同期信号Ｓ３の立ち上がりエッジにおいて、各々の入力された信号（Ｓ２、Ｄ３、Ｄ２）がオンかオフかを判定する。そして、３回連続してオンと判定されたり、又は３回連続してオフと判定された場合、アラーム出力回路１７５からアラーム信号が出力される。それ以外は、不定値の場合を含んで、アラーム信号は出力されない。
【００３２】
ここで、不定値とは、次のような状態を意味する。すなわち、Ｄ型フリップフロップへのデータ入力時と内部同期信号Ｓ３の立ち上がりエッジとがほぼ一致したとき、次のような現象がＤ型フリップフロップに生じる。すなわち、Ｄ型フロップフロップには、よく知られているようにセットアップタイムとホールドタイムと呼ばれる時間が存在する。セットアップタイムは入力される信号を取り込む前の数ナノ秒程度の時間であり、ホールドタイムは取り込んだ後の数ナノ秒程度の時間である。このセットアップタイム期間中又はホールドタイム期間中に、Ｄ型フリップフロップの入力信号が変化すると、Ｄ型フリップフロップの出力信号が確定されずに不定値となることがある（図４参照）。したがって、検出信号Ｄ１〜Ｄ３に不定値が含まれる場合、アラーム出力回路１７５はアラーム信号を出力しないようにしている。図４に示す例では、不定値が１つ存在するので、この時点ではアラーム信号は出力されない。これは、請求項３、５に記載の発明に対応する。
【００３３】
また、図４に示す例では、外部同期信号Ｓ１が停止した後、３回の検出（Ｄ３、Ｄ２、Ｄ１）を経て、検出信号Ｄ３、Ｄ２、Ｄ１が全て「０」になったときアラーム信号が出力される。
以上に説明した実施の形態においては、Ｄ型フリップフロップを３つ設けた例を示したが、本発明はこれに限定されるものでなく、Ｄ型フリップフロップの数は任意でよい。ただし、多くのＤ型フリップフロップを設けると、アラーム信号が出力されるまでに多大の時間がかかるので、電源動作が停止するのに遅れが生じることになる。
【００３４】
また、以上に説明した実施の形態においては、Ｄ型フリップフロップを用いて検出タイミングをずらせたが、本発明はこれに限定されるものではなく、公知の他の遅延素子を用いてもよい。
また、以上に説明した実施の形態においては、Ｄ型フリップフロップの立ち上がりエッジでＤ型フリップフロッの出力を検出したが、立ち下がりエッジで検出してもよい。
【００３５】
さらに、以上に説明した実施の形態においては、Ｄ型フリップフロップ等のハードウェアを用いて構成したが、本発明はこれに限定されるものではなく、マイコンやプログラマブル・ロジック・デバイス（ＰＬＤ）などを使用して、プログラムの変更により、実現することができる。
また、ＤＣ−ＤＣコンバータにおいて用いられるスイッチング素子（Ｑ、Ｑ１〜Ｑ４等）は、トランジスタに限定されるものではなく、言うまでもなく、ＭＯＳＦＥＴ等を用いてもよい。
【００３６】
図５は、図１に示す監視回路１７の他の例を示すブロック図である。なお、図５は、請求項６に記載の発明に対応する。
図５に示す監視回路１７は、位相シフト回路１７６と第１監視回路１７−１と第２監視回路１７−２とアラーム出力回路１７７から構成されている。ここで、第１、第２監視回路１７−１、１７−２は、各々図２に示す監視回路１７と同一の構成であるが、図３に示す不定値の取り扱いは考慮しなくてよい（不定値により誤動作してもよい）。
【００３７】
図６は、図５に示す位相シフト回路１７６の具体例を示す回路図である。図６に示す位相シフト回路１７６は、ＲＣ時定数によって、位相シフト量を定めることができる。
図７は、図５に示す監視回路１７の動作を説明するためのタイムチャートである。
【００３８】
図７に示す信号のうち、１／２分周された信号Ｓ２は、第１監視回路１７−１及び第２監視回路１７−２内に設けられている１／２分周器（図２の符号１７１参照）の出力信号を意味する。第１監視回路１７−１と第２監視回路１７−２にそれぞれ設けられている１／２分周器によって各々１／２分周された信号は、同一周波数、同一位相であるので、１つの信号Ｓ２として表示している。
【００３９】
また、信号Ｓ３は内部発振器１４から出力される内部同期信号であり、信号ＰＳ３は前記内部同期信号Ｓ３を位相シフト回路１７６によって位相シフトさせた信号である。
信号ＡＬＭ１は第１監視回路１７−１から出力される第１アラーム信号を示し、信号ＡＬＭ２は第２監視回路１７−２から出力される第２アラーム信号を示す。また、アラーム信号とは、アラーム出力回路１７７から出力されるアラーム信号を意味する。
【００４０】
次に、図５に示す監視回路１７の動作を説明する。
第１監視回路１７−１には、外部同期信号Ｓ１と内部同期信号Ｓ３が入力される。第１監視回路１７−１は、入力される外部同期信号Ｓ１を受けて、内部に設けられている１／２分周器により、外部同期信号Ｓ１を１／２分周した信号Ｓ２を出力する（図２参照）。
【００４１】
第２監視回路１７−２には、外部同期信号Ｓ１の他に、内部同期信号Ｓ３を位相シフトさせた信号ＰＳ３が入力される。第２監視回路１７−２は、内部に設けられている１／２分周器により、外部同期信号Ｓ１を１／２分周した信号Ｓ２を形成する（図２参照）。
第１監視回路１７−１に設けられている３つのＤ−ＦＦ（１７２〜１７４、図２参照）は、各Ｄ−ＦＦに入力される信号（Ｓ２、Ｄ３、Ｄ２、図２参照）がオンかオフかを前記内部同期信号Ｓ３の立ち上がりエッジにおいて判定する。
【００４２】
そして、３回連続してオンと判定されたり、３回連続してオフと判定された場合、アラーム出力回路（１７５、図２参照）から第１アラーム信号を出力する。
第２監視回路１７−２に設けられている３つのＤ−ＦＦ（１７２〜１７４、図２参照）は、各Ｄ−ＦＦに入力される信号（Ｓ２、Ｄ３、Ｄ２、図２参照）がオンかオフかを前記信号ＰＳ３の立ち上がりエッジにおいて判定する。
【００４３】
そして、３回連続してオンと判定されたり、３回連続してオフと判定された場合、アラーム出力回路（１７５、図２参照）から第２アラーム信号を出力する。
図５に示す監視回路１７は、第１アラーム信号と第２アラーム信号が３回連続（図７の１回、２回、３回参照）してほぼ同じタイミングで出力された場合に限って、アラーム出力回路１７７からアラーム信号を出力する。
【００４４】
図８は、図５に示す監視回路１７の他の動作を説明するためのタイムチャートである。図８においては、信号Ｓ２と信号Ｓ３の位相が重なってしまい、第１監視回路１７−１が不定値による誤動作により信号ＡＬＭ１がアラームとなってしまった場合、信号ＰＳ３は信号Ｓ３と位相をずらしてあるので、信号Ｓ２と位相が重なることはなく、第２監視回路１７−２では誤動作が起こらない。
【００４５】
つまり、第１監視回路１７−１と第２監視回路１７−２が同時に不定値による誤動作を発生することはないので、監視回路１７全体として、不定値によりアラーム信号を出力することは防止される。
以上に説明した実施の形態においては、位相をずらした２つの信号Ｓ３、ＰＳ３を用いて外部同期信号Ｓ１を監視するため、内部発振器１４の周波数と外部同期信号Ｓ１の周波数が多少ずれていたり、位相が重なった場合にも、誤動作することなく、アラーム信号を出力することができる。ただし、Ｄ型フリップフロップの段数は、３段に限らず、任意でよい。
【００４６】
また、以上に説明した実施の形態においては、第１、第２監視回路にＤ型フリップフロップを用いて検出タイミングをずらせたが、本発明はこれに限定されるものではなく、公知の他の遅延素子を用いてもよい。
【００４７】
また、以上に説明した実施の形態においては、Ｄ型フリップフロップの立ち上がりエッジでＤ型フリップフロッの出力を検出したが、立ち下がりエッジで検出してもよい。
さらに、以上に説明した実施の形態は、電源にかぎらず、外部同期信号に同期して動作するあらゆるアナロクグ回路、デジタル回路に適用することができる。
【００４８】
さらに、以上に説明した実施の形態においては、Ｄ型フリップフロップ等のハードウェアを用いて構成したが、本発明はこれに限定されるものではなく、マイコンやプログラマブル・ロジック・デバイス（ＰＬＤ）などを使用して、プログラムの変更により、実現することができる。
また、ＤＣ−ＤＣコンバータにおいて用いられるスイッチング素子（Ｑ、Ｑ１〜Ｑ４等）は、トランジスタに限定されるものではなく、言うまでもなく、ＭＯＳＦＥＴ等を用いてもよい。
【００４９】
【発明の効果】
本発明によれば、外部同期信号が停止すると、アラーム信号が出力されるので、オペレータは内部同期信号に切り替わった場合でも、また運転を停止した場合でも、直ちに事態を把握することが可能になる。したがって、複数台の電源の間で干渉ノイズ等の問題が発生することを防止しできる。
【００５０】
また、Ｈ型ブリッジ回路を有する電源において、三角波信号が出力されなくなった状態においても、電源破壊を防止することことが可能なＰＷＭ制御を用いた電源を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態を示すブロック図である。
【図２】図１に示す監視回路１７の一例を示すブロック図である。
【図３】図２に示すアラーム出力回路１７５の動作を示す説明図である。
【図４】図２に示す監視回路１７の動作を示すタイムチャートである。
【図５】図１に示す監視回路１７の他の例を示すブロック図である。
【図６】図５に示す位相シフト回路１７６の具体例を示す回路図である。
【図７】図５に示す監視回路１７の動作を説明するためのタイムチャートである。
【図８】図５に示す監視回路１７の他の動作を説明するためのタイムチャートである。
【図９】並列運転されている３台のＰＷＭ制御方式の電源１、２、３の一例を示す図である。
【図１０】図１０は、一石式のＤＣ−ＤＣコンバータを用いた電源の一部を示す回路図、及び外部同期信号が停止したときの動作を示す波形図である。
【図１１】図１１は、ＤＣ−ＤＣコンバータにＨ型ブリッジ回路を用いた電源の一部を示す回路図、及び外部同期信号が停止したときの動作を示す波形図である。
【符号の説明】
１  電源（マスター）
２、３  電源（スレーブ）
１１  ＤＣ−ＤＣコンバータ
１２  ＰＷＭ制御部
１３  同期／非同期切替回路
１４  内部発振器
１５  コンパレータ
１６  インバータ
１７  監視回路
１７−１  第１監視回路
１７−２  第２監視回路
１７１  ２／１分周器
１７２〜１７４  Ｄ型フリップフロップ
１７５  アラーム出力回路
１７６  位相シフト回路
Ｓ１  外部同期信号
Ｓ２  １／２分周信号
Ｓ３  内部同期信号
ＡＬＭ１  第１アラーム信号
ＡＬＭ２  第２アラーム信号
ＤＴ１、ＤＴ２  デッドタイム生成回路
Ｑ、Ｑ１、Ｑ２、Ｑ３、Ｑ４  トランジスタ
【図１】
2004357465.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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