(57)【要約】【課題】層間絶縁膜の膜減りを防止するとともに、自己整合的にダミーゲートパターン以外の領域が保護されるようにしてダミーゲートパターンを除去する。【解決手段】ゲート絶縁膜を有する半導体装置の製造方法において、半導体基板上のゲート形成領域にダミーゲートパターンを形成した後、ダミーゲートパターンを除いた半導体基板上に第１の膜と、第１の膜上に第２の膜とを順次形成する。次に、ダミーゲートパターンを選択的に除去した後、ダミーゲートパターンが除去された凹部の内壁にゲート絶縁膜と、ゲート絶縁膜が形成された凹部にゲート電極とを順次形成する。上記工程において、第２の膜はダミーゲートパターンと第１の膜に対してエッチングレートの選択比を取れる材料を用いる。【選択図】　図４
2004039963.tif 000002
【特許請求の範囲】
【請求項１】
ゲート絶縁膜を有する半導体装置の製造方法において、
半導体基板上のゲート形成領域にダミーゲートパターンを形成する工程と、
前記ダミーゲートパターンを除いた前記半導体基板上に第１の膜を形成する工程と、
前記第１の膜上に第２の膜を形成する工程と、
前記ダミーゲートパターンを選択的に除去する工程と、
前記ダミーゲートパターンが除去された凹部の内壁に前記ゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜が形成された凹部にゲート電極を形成する工程とを備え、
前記第２の膜は、前記ダミーゲートパターンと前記第１の膜に対してエッチングレートの選択比を取れる材料を用いることを特徴とする半導体装置の製造方法。
【請求項２】
前記ゲート絶縁膜を形成する工程は、
前記凹部の底面上のみに前記ゲート絶縁膜を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記ダミーゲートパターンをマスクとして前記半導体基板に低濃度の不純物拡散層を形成する工程と、
前記ダミーゲートパターンの側壁にサイドウォールを形成する工程と、
前記サイドウォールと前記ダミーゲートパターンをマスクとして前記半導体基板に高濃度の不純物拡散層を形成する工程とを備えたことを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記第１の膜を形成する工程は、
前記ダミーゲートパターンを含む前記半導体基板上に第１の膜を前記ダミーゲートパターンの高さ以上の膜厚で堆積する工程と、
前記ダミーゲートパターンが露出しないように前記第１の膜を平坦化する工程と、
前記ダミーゲートパターンが露出するまで前記第１の膜を除去する工程とをさらに包含することを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記第２の膜を形成する工程は、
前記ダミーゲートパターンを含む前記半導体基板上に第２の膜を前記ダミーゲートパターンの高さ以上の膜厚で堆積する工程と、
前記ダミーゲートパターンが露出するまで前記第２の膜を平坦化する工程とをさらに包含することを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項６】
前記ダミーゲートパターンは、ポリシリコン膜で形成され、
前記第１の膜は、高濃度に不純物が添加されたシリコン酸化膜であり、
前記第２の膜は、不純物が実質的に添加されていないシリコン酸化膜であることを特徴とする請求項１〜５の何れか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、特に高誘電体からなるゲート絶縁膜を有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
近年、半導体装置に関して、高速動作と低消費電力化が要求されている。ここで、高速化を実現するためには、例えば、ＭＯＳＦＥＴのゲート容量を増やして駆動電流を増加させる必要がある。そこで、ＭＯＳＦＥＴのゲート酸化膜としてシリコン酸化膜やシリコン酸窒化膜を材料とする構造では、ゲート容量を増加させるためにゲート酸化膜の絶縁膜膜厚を薄くする構造としていた。しかし膜厚を１．５ｎｍ以下に薄膜化するとキャパシタに流れるリーク電流が増加してしまうので、高速動作は実現できても低消費電力化は難しく、さらには電荷を蓄積するというキャパシタ本来の動作も困難という課題があった。
【０００３】
そこで、ＭＯＳＦＥＴのゲート絶縁膜材料として、シリコン酸化膜（比誘電率：Ｋ＝３．９）よりも比誘電率の高い金属酸化膜、例えば、アルミニウム酸化膜（Ｋ＝９）、ジルコニウム酸化膜（Ｋ＝２０）、ハフニウム酸化膜（Ｋ＝２０）、タンタル酸化膜（Ｋ＝２５）、チタン酸化膜（Ｋ＝４０）などを適用する試みがなされている。これら金属酸化膜の比誘電率はシリコン酸化膜に比べて大きいために電荷蓄積量が多くなり、同じ容量値であっても実際の物理的な膜厚を厚く設定できるので、キャパシタのリーク電流の増加を抑制することができる（例えば、Ｊｏｕｒｎａｌ　ｏｆ　Ａｐｐｌｉｅｄ　Ｐｈｙｓｉｃｓ　ｖｏｌ．　８９　５２４３（２００１））。
【０００４】
このような、高誘電体膜を利用した半導体装置の製造方法の一つに特開平１０−１８９９６６号公報に示すものが提案されている。この製造方法では、シリコン基板上にダミーゲートパターンを形成した後、シリコン基板に不純物拡散層を形成する。
【０００５】
次に、シリコン基板上に層間絶縁膜を形成した後、ダミーゲートパターンの表面を露出するためにＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）などの方法によってシリコン基板上に形成された層間絶縁膜の平坦化を行う。その後、ダミーゲートパターンを選択的に除去した後、ゲート絶縁膜及びゲート電極を形成する。
【０００６】
【発明が解決しようとする課題】
しかしながら、上記の従来例で層間絶縁膜を形成する場合、ダミーゲートパターン近傍の埋め込み特性を向上させるために、ＢＰＳＧ（Ｂｏｒｎ　Ｐｈｏｓｐｈｏｒｏｕｓ　ｄｏｐｅｄ　Ｓｉｌｉｃａｔｅ　Ｇｌａｓｓ）膜のような加工処理により平坦化が容易な高濃度に不純物が添加されたシリコン酸化膜（以下、ドープド酸化膜と言う）が層間絶縁膜に用いられている。一般に、ドープド酸化膜はエッチング時に実質的に不純物が添加されていないシリコン酸化膜（以下、ノンドープド酸化膜と言う）と比較してエッチングレートが高くなる。このため、ダミーゲートパターンを除去する時に層間絶縁膜もエッチングされて膜減りするという問題があった。
【０００７】
さらに、レジスト膜によりダミーゲートパターン以外の領域を保護してダミーゲートパターンを除去することも考えられるが、ゲートパターンが微細化された状態ではマスク合わせの工程が非常に困難になっている。したがって、ダミーゲートパターンを除去する時は自己整合的にダミーゲートパターン以外の領域が保護されることが望ましい。
【０００８】
本発明はかかる課題を解決するものであり、層間絶縁膜の膜減りを防止するとともに、自己整合的にダミーゲートパターン以外の領域が保護されるようにしてダミーゲートパターンを除去することを目的とする。
【０００９】
【課題を解決するための手段】
上記の目的を達成するために、本発明に係る半導体装置の製造方法は、ゲート絶縁膜を有する半導体装置の製造方法において、半導体基板上のゲート形成領域にダミーゲートパターンを形成する工程と、ダミーゲートパターンを除いた半導体基板上に第１の膜を形成する工程と、第１の膜上に第２の膜を形成する工程と、ダミーゲートパターンを選択的に除去する工程と、ダミーゲートパターンが除去された凹部の内壁にゲート絶縁膜を形成する工程と、ゲート絶縁膜が形成された凹部にゲート電極を形成する工程とを備え、第２の膜は、ダミーゲートパターンと第１の膜に対してエッチングレートの選択比を取れる材料を用いることを特徴とする。
【００１０】
この構成によって、ダミーゲートパターンを除去する際に、層間絶縁膜の著しい膜減りを防ぐことができ、かつ自己整合的にダミーゲートパターン以外の領域を保護することができる。
【００１１】
上記の製造方法において、ゲート絶縁膜を形成する工程は、凹部の底面上のみにゲート絶縁膜を形成することを特徴とする。
【００１２】
この構成によって、ゲート電極の寸法はゲート絶縁膜の膜厚に依らず、制御性よく形成できるので、トランジスタの特性バラツキが低減できる。
【００１３】
上記の製造方法において、ダミーゲートパターンをマスクとして半導体基板に低濃度の不純物拡散層を形成する工程と、ダミーゲートパターンの側壁にサイドウォールを形成する工程と、サイドウォールとダミーゲートパターンをマスクとして半導体基板に高濃度の不純物拡散層を形成する工程とを備えたことが好ましい。
【００１４】
上記の製造方法において、第１の膜を形成する工程は、ダミーゲートパターンを含む半導体基板上に第１の膜をダミーゲートパターンの高さ以上の膜厚で堆積する工程と、ダミーゲートパターンが露出しないように第１の膜を平坦化する工程と、ダミーゲートパターンが露出するまで第１の膜を除去する工程とをさらに包含することが好ましい。
【００１５】
上記の製造方法において、第２の膜を形成する工程は、ダミーゲートパターンを含む半導体基板上に第２の膜をダミーゲートパターンの高さ以上の膜厚で堆積する工程と、ダミーゲートパターンが露出するまで第２の膜を平坦化する工程とをさらに包含することが好ましい。
【００１６】
上記の製造方法において、ダミーゲートパターンは、ポリシリコン膜で形成され、第１の膜は、高濃度に不純物が添加されたシリコン酸化膜であり、第２の膜は、不純物が実質的に添加されていないシリコン酸化膜であることが好ましい。
【００１７】
【発明の実施の形態】
（第１の実施形態）
以下、本発明の第１の実施形態に係るゲート絶縁膜を有する半導体装置の製造方法について図１〜図５を用いて説明する。
【００１８】
まず、図１（ａ）に示すように、半導体基板１００１上に素子分離層１００２を形成する。ここでは、（１００）面のシリコン基板１００１上にＳＴＩ（Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ）法によりシリコン酸化膜１００２を形成する。
【００１９】
なお、シリコン基板に代えてＳｉＧｅ又はＧａＡｓ基板など他の半導体基板も適用できる。また、ＳＴＩ法に代えてＬＯＣＯＳ法など他の素子分離法も適用できる。
【００２０】
次に、図１（ｂ）に示すように、自然酸化膜１０１６を除去する。ここでは、自然酸化膜１０１６をＤＨＦ（例えば、ＨＦ：Ｈ２Ｏ＝１：２００）を用いてエッチング除去して、活性領域のシリコン基板１００１の表面を露出させる。
【００２１】
次に、シリコン基板１００１上のゲート電極の形成領域にダミーゲートパターン１１００を形成する。ここでは、シリコン基板１００１上に下地膜としてシリコン酸化膜１１０１を厚さ５ｎｍ程度で形成し、この上にポリシリコン膜１１０２を膜厚２００ｎｍ程度で形成する。この後、リソグラフィー法及びＲＩＥ法を用いてポリシリコン膜１１０２とシリコン酸化膜１１０１を順次加工してダミーゲートパターン１１００を形成する。
【００２２】
なお、ポリシリコン膜に代えて窒化シリコン膜など他の堆積膜も適用できる。つまり、ダミーゲートパターン１１００に使用される材料は、後の工程での素子分離層のシリコン酸化膜１００２に対して選択的に除去できる膜種であればよい。特に、ポリシリコン膜の場合は、ポリシリコン膜をＲＩＥでエッチングする時にシリコン酸化膜１１０１に対してエッチングの選択比がとりやすい。したがって、シリコン基板１００１へのＲＩＥによるエッチングダメージが抑制できる。
【００２３】
また、ダミーゲートパターン１１００の断面形状は後の工程で形成するゲート電極と相似形である。例えば、ゲート電極と略等しい形状としてもよい。
【００２４】
次に、図１（ｃ）に示すように、低濃度の不純物拡散層１００６，１００７を形成する。ここでは、ダミーゲートパターン１１００をマスクとして、例えば、リン（Ｐ）を５０ｋｅＶ、１×１０１４ｃｍ−２程度でイオン注入する。その後、非酸化雰囲気中で熱処理を行って不純物の活性化を行う。これにより、低濃度の不純物拡散層１００６，１００７であるｎ−型拡散層を形成した。
【００２５】
ここで、不純物拡散層１００６，１００７はシリコン基板１００１内であってダミーゲートパターン１１００に隣接するように形成されている。言い換えれば、不純物拡散層１００６，１００７は後の工程で形成されるゲート電極パターン１００３の側方（近傍）のシリコン基板１００１内に形成されている。
【００２６】
次に、図２（ａ）に示すように、ダミーゲートパターン１１００の側壁にサイドウォールであるシリコン酸化膜１１０４を形成する。ここでは、シリコン基板１００１上にシリコン酸化膜１１０４を厚さ２０ｎｍ程度で形成した後、シリコン酸化膜１１０４を全面にＲＩＥを行う。これにより、ダミーゲートパターン１１００の側壁に膜厚２０ｎｍ程度のサイドウォールであるシリコン酸化膜１１０４が形成される。
【００２７】
次に、図２（ｂ）に示すように、高濃度の不純物拡散層１０１０，１０１１を形成する。ここでは、ダミーゲートパターン１１００とシリコン酸化膜１１０４をマスクとして、例えば、砒素（Ａｓ）を４０ｋｅＶ、１×１０１５〜５×１０１５ｃｍ−２程度でイオン注入する。その後、非酸化雰囲気中で熱処理を行って不純物の活性化を行う。これにより、高濃度の不純物拡散層１０１０，１０１１であるｎ＋型拡散層を形成した。
【００２８】
ここで、不純物拡散層１０１０，１０１１はシリコン基板１００１内であってサイドウォールであるシリコン酸化膜１１０４に隣接するように形成されている。言い換えれば、不純物拡散層１０１０，１０１１はサイドウォールであるシリコン酸化膜１１０４の側方（近傍）のシリコン基板１００１内に形成されている。
【００２９】
また、上記のＬＤＤ構造を用いずに、不純物拡散層１００６，１００７のみ、あるいは不純物拡散層１０１０，１０１１のみを形成するシングルドレイン構造としてもよい。特に、不純物拡散層１００６，１００７のみを形成する場合、図２（ａ）〜（ｂ）に示す、サイドウォールであるシリコン酸化膜１１０４を形成する工程と、不純物拡散層１０１０，１０１１を形成する工程とを省略すればよい。一方、不純物拡散層１０１０，１０１１のみを設ける構成の場合、図１（ｃ）〜図２（ａ）に示す、不純物拡散層１００６，１００７を形成する工程と、サイドウォールであるシリコン酸化膜１１０４を形成する工程とを省略すればよい。
【００３０】
次に、図２（ｃ）に示すように、シリコン基板１００１上の全面に第１の膜であるＢＰＳＧ膜１１０５を形成する。ここでは、例えば、ＡＰ−ＣＶＤ法により４００〜５００℃程度でＢＰＳＧ膜１１０５を膜厚８００ｎｍ程度で形成する。
【００３１】
なお、ＡＰ−ＣＶＤ法に代えて他のＬＰ−ＣＶＤ法により約８００℃程度でＢＰＳＧ膜１１０５を形成してもよい。この場合、上述した不純物拡散層１００６，１００７又は不純物拡散層１０１０，１０１１の非酸化雰囲気中での熱処理を行わず、このＣＶＤ工程の加熱で不純物拡散層の活性化を兼ねることができる。
【００３２】
また、不純物拡散層１００６，１００７又は不純物拡散層１０１０，１０１１の拡散深さを抑える時は、上述した熱処理の温度を７５０℃程度と低温にし、９５０℃で１０秒程度のＲＴＡ（Ｒａｐｉｄ　Ｔｈｅｒｍａｌ　Ａｎｎｅａｌ）プロセスを併用して、イオン注入層の活性化を行ってもよい。
【００３３】
次に、図３（ａ）に示すように、第１の膜であるＢＰＳＧ膜１１０５を平坦化する。ここでは、ＣＭＰによってシリコン基板１００１上方から全面にＢＰＳＧ膜１１０５の平坦化を行う。この際、ダミーゲートパターン１１００であるポリシリコン膜の表面を露出する必要はない。好ましくは、ポリシリコン膜の表面を露出しないようにＢＰＳＧ膜１１０５を平坦化することが望ましい。
【００３４】
次に、図３（ｂ）に示すように、第１の膜であるＢＰＳＧ膜１１０５をダミーゲートパターン１１００が露出するまで除去する。ここでは、ＤＨＦ（例えば、ＨＦ：Ｈ２Ｏ＝１：１００）を用いてダミーゲートパターン１１００の半分程度が露出するまでＢＰＳＧ膜１１０５を除去する。
【００３５】
次に、図３（ｃ）に示すように、第２の膜であるＮＳＧ（Ｎｏｎ　ｄｏｐｅｄ　ＳｉｌｉｃａｔｅＧｌａｓｓ）膜１１０６を形成する。ここでは、プラズマＣＶＤ法によりＨＤＰ−ＮＳＧ（Ｈｉｇｈ　Ｄｅｎｓｉｔｙ　Ｐｌａｓｍａ−Ｎｏｎ　ｄｏｐｅｄ　Ｓｉｌｉｃａｔｅ　Ｇｌａｓｓ）膜１１０６をダミーゲートパターン１１００の高さ以上に形成する。
【００３６】
次に、図４（ａ）に示すように、ダミーゲートパターン１１００であるポリシリコン膜１１０２の表面を露出する。ここでは、ＣＭＰによってシリコン基板１００１上方から全面にＮＳＧ膜１１０６の平坦化を行う。これにより、ダミーゲートパターン１１００となるポリシリコン膜１１０２の表面を露出する。
【００３７】
次に、図４（ｂ）に示すように、ダミーゲートパターン１１００を選択的に除去する。ここでは、水酸化カリウム（ＫＯＨ）を用いて露出されたダミーゲートパターン１１００をウェットエッチングにより選択的に除去する。これにより、ダミーゲートパターン１１００が除去された凹部の底面にシリコン酸化膜１１０１又は素子分離層１００２の表面が露出する。その後、ＤＨＦなどを用いて露出されたシリコン酸化膜１１０１をウェットエッチングにより除去する。
【００３８】
なお、ＫＯＨを用いたウェットエッチングに代えて塩素ガス（Ｃｌ２）を用いたドライエッチングを行ってもよい。また、四弗化炭素（ＣＦ４）ガスを用いたＣＤＥ（Ｃｈｅｍｉｃａｌ　Ｄｒｙ　ｅｔｃｈｉｎｇ）を行ってもよい。さらに、ＤＨＦを用いたウェットエッチングを行ってもよい。
【００３９】
その後、図４（ｃ）に示すように、凹部の底面に露出されたシリコン基板１００１の表面にチャネル領域１１０７を形成する。ここでは、ＮＳＧ膜１１０６、サイドウォールであるシリコン酸化膜１１０４及びレジスト膜（図示せず）をマスクとして、所望のチャネル領域にのみイオン注入を行う。例えば、ｎチャネルトランジスタで０．７Ｖ程度のしきい値（Ｖｔｈ）を設定する場合、例えばボロン（Ｂ）を１０ｋｅＶ、５×１０１２ｃｍ−２程度でイオン注入する。これにより、チャネル領域にのみ選択的にｐ型チャネル不純物層１１０７が形成される。
【００４０】
次に、図５（ａ）に示すように、凹部に埋め込むようにしてゲート絶縁膜１００４及びゲート電極１００５を形成する。ここでは、ゲート絶縁膜１００４には高誘電体膜を、ゲート電極１００５にはタングステン膜をそれぞれ形成した。
【００４１】
まず、凹部の内壁にシリコン基板１００１上にゲート絶縁膜１００４として機能する高誘電体膜であるハフニウム酸化膜を形成する。ここでは、金属のハフニウムターゲットと、アルゴン（Ａｒ）ガスと酸素（Ｏ２）ガスの混合ガスを用いてパワー２００Ｗでスパッタ蒸着を行う。これにより、金属の酸化膜であるハフニウム酸化膜１００４が膜厚３ｎｍ程度で形成される。
【００４２】
なお、金属の酸化物としてハフニウム酸化物自体をターゲットとしてスパッタ蒸着を行ってもよい。また、スパッタ蒸着に代えてＣＶＤ法を用いてハフニウム酸化膜１００４を形成してもよい。例えば、酸化ハフニウムを堆積する条件としては、堆積温度４００℃、圧力３０Ｐａ、原料ガスはテトラジエチルアミノハフニウム、酸化ガスは酸素を用いることができる。ここで、テトラジエチルアミノハフニウム流量は０．１ｍｌ／ｍｉｎ、キャリア窒素流量は５００ｍｌ／ｍｉｎ、酸素流量は５００ｍｌ／ｍｉｎとした。
【００４３】
次に、凹部にゲート電極１００５としてタングステン膜を形成する。ここでは、ハフニウム酸化膜１００４上にタングステン膜を膜厚１００ｎｍ程度で形成した。タングステン膜１００５は金属のタングステンをターゲットとしてアルゴンガスを用いてパワー３００Ｗでスパッタ蒸着により形成した。
【００４４】
なお、金属膜であるタングステン膜に代えて窒化タンタル（ＴａＮ）膜やポリシリコン膜など他の導電体膜も適用できる。ここで、タングステン及び窒化タンタルはミッドギャップの金属であるので、ｎチャネルトランジスタ及びｐ型ｎチャネルトランジスタの双方に用いることができる。すなわち、タングステンや窒化タンタルを使用することにより、トランジスタのしきい値がｎチャネルトランジスタとｐ型ｎチャネルトランジスタとで差が小さい。したがって、双方のトランジスタを有するＣＭＯＳ型の半導体装置には特に有利である。
【００４５】
また、窒化タンタル膜を用いる場合、窒化タンタル膜はハフニウム及びジルコニウムの酸化膜の電極として用いることによりハフニウム酸化膜及びジルコニウム酸化膜の耐熱性が向上する。したがって、耐熱性の観点からは窒化タンタル膜を使用することが望ましい。
【００４６】
次に、ＣＭＰによってシリコン基板１００１上方から全面にゲート電極１００５及びゲート絶縁膜１００４の平坦化を順次行う。これにより、凹部内に埋め込むようにしてゲート電極１１０５とゲート絶縁膜１００４が形成される。
【００４７】
次に、図５（ｂ）に示すように、周知の技術を用いて、層間絶縁膜１０１２にコンタクトホール１０１７を形成した後、引き出し配線１０１３，１０１４，１０１５を順次形成する。
【００４８】
まず、シリコン基板１００１上に層間絶縁膜１０１２を形成する。その後、第１の膜１１０５、第２の膜１１０６及び層間絶縁膜１０１２にソース拡散層、ドレイン拡散層及びゲート電極に達するコンタクトホール１０１７を形成する。
【００４９】
次に、コンタクトホール１０１７を形成した層間絶縁膜１０１２上にバリア膜である窒化チタン膜と導電体膜であるタングステン膜を順次形成する。この後、タングステン膜と窒化チタン膜を順次加工してソース拡散層、ドレイン拡散層及びゲート電極に接続する引き出し配線１０１３，１０１４，１０１５を形成して、第１の実施形態の半導体装置が完成する。
【００５０】
本実施形態では第１の膜１１０５にドープド酸化膜としてＢＰＳＧ膜を、第２の膜１１０６にノンドープド酸化膜としてＮＳＧ膜をそれぞれ用い、そしてダミーゲートパターン１１００はポリシリコン膜で形成されている。このため、ダミーゲートパターン１１００であるポリシリコン膜を除去する際に、第２の膜１１０６はダミーゲートパターン１１００に対してエッチングの選択比を取れる材料になっている。したがって、第２の膜１１０６はほとんどエッチングされることはなく、その膜減りは防止できる。
【００５１】
言い換えれば、第２の膜１１０６のエッチングレートがダミーゲートパターン１１００を形成する材料のエッチングレートに比べて低くなるように、第２の膜１１０６とダミーゲートパターン１１００を形成する材料を選択すればよい。
【００５２】
また、ダミーゲートパターン１１００近傍の埋め込み特性を向上させるため、第１の膜１１０５は高濃度のＢＰＳＧ膜のように加工処理に優れ、平坦化が容易なドープド酸化膜を用いている。一般的に、ドープド酸化膜のエッチングレートは高いが、第２の膜１１０６を形成することにより第１の膜１１０５はポリシリコン膜のエッチングから保護される。
【００５３】
言い換えれば、第１の膜１１０５はエッチングレートが高くても使用することができ、ダミーゲートパターン１１００近傍において第１の膜１１０５の埋め込み特性は向上できる。したがって、第２の膜１１０６も平坦に形成され、第２の膜１１０６は自己整合的にダミーゲートパターン１１００以外の領域を保護することができる。
【００５４】
以上から、本実施形態によると、ダミーゲートパターンを除去する際に、層間絶縁膜の著しい膜減りを防ぐことができ、かつ自己整合的にダミーゲートパターン以外の領域を保護することができる。
【００５５】
また、ソース、ドレインの活性化の熱処理工程及び層間絶縁膜のリフロー工程などの高温処理をゲート絶縁膜である高誘電体膜の形成前に行うことができるので、高誘電体膜は高温処理を受けることがないため、リーク電流が増加するなどのゲート絶縁膜の劣化を抑えることができる。
【００５６】
また、トランジスタのチャネル長がリソグラフィーの限界で決まるような寸法よりもゲート絶縁膜の膜厚を小さくでき、短チャネル化によりトランジスタの性能を向上させることができる。
【００５７】
（第２の実施形態）
以下、本発明の第２の実施形態に係るゲート絶縁膜を有する半導体装置の製造方法について図６を用いて説明する。第２の実施形態は第１の実施形態の変形例であり、図１〜図４に示す工程は同一なので説明は省略する。
【００５８】
図６（ａ）に示すように、凹部の底面のみにゲート絶縁膜１００４に形成した後、凹部に埋め込むようにしてゲート電極１００５を形成する。ここでも、第１の実施形態と同様に、ゲート絶縁膜１００４には高誘電体膜を、ゲート電極にはタングステン膜をそれぞれ形成した。
【００５９】
まず、凹部の底面のみにシリコン基板１００１上にゲート絶縁膜１００４として機能する高誘電体膜であるハフニウム酸化膜を選択的に形成する。ここでは、ハフニウム酸化物自体をターゲットとして指向性の高いロングスロースパッタ蒸着を行う。これにより、凹部の底面のみにハフニウム酸化膜１００４が膜厚３ｎｍ程度で形成される。ここでは、ハフニウム酸化膜堆積にロングスロースパッタ蒸着を用いたが、コリメーションスパッタ蒸着などの他の指向性の高い堆積手法を用いてもよい。
【００６０】
次に、第１の実施形態と同様に、凹部にゲート電極１００５としてタングステン膜を形成する。ここでは、第２の膜１１０６上にタングステン膜を膜厚１００ｎｍ程度で形成した。その後、ＣＭＰによってシリコン基板１００１上方から全面にゲート電極１００５の平坦化を行う。これにより、凹部内に埋め込むようにしてゲート電極１００５が形成される。
【００６１】
次に、図６（ｂ）に示すように、第１の実施形態と同様にして、層間絶縁膜１０１２とコンタクトホール１０１７と引き出し配線１０１３，１０１４，１０１５を順次形成して、第２の実施形態の半導体装置が完成する。
【００６２】
以上から、本実施形態によると、第１の実施形態と同一の効果に加えて、さらに、ゲート絶縁膜１００４はゲート電極１００５の底面のみに形成されるので、ゲート電極の寸法（特に、ゲート長）はゲート絶縁膜の膜厚に依らず、制御性よく形成できるので、トランジスタの特性バラツキが低減できる。また、誘電率を高くしたいのは凹部の底面のみであり、それ以外の部分は容量遅延効果を考慮すれば誘電率は低い方が好ましい。凹部の底面のみにハフニウム酸化膜を堆積させれば、トランジスタの特性を向上させることが可能となる。
【００６３】
（その他の実施形態）
なお、本実施形態では、ゲート絶縁膜として高誘電体膜を使用したが、シリコン酸化膜又は窒化シリコン酸化膜などの他の絶縁膜も適用できる。
【００６４】
また、ゲート絶縁膜としてハフニウム酸化膜などの高誘電体膜を用いる場合、半導体基板とゲート絶縁膜との間にシリコン窒化膜を形成してもよい。
【００６５】
なお、本実施形態で用いた高誘電体膜は、シリコン酸化物より大きい比誘電率を有する膜であり、例えば、アルミニウム（Ａｌ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、チタン（Ｔｉ）、ランタン（Ｌａ）などの何れか一種又は二種以上から選択された酸化膜が望ましい。特に、比誘電率の利点からジルコニウム、ハフニウム、タンタルの酸化物などを選択することが望ましい。このハフニウムとジルコニウムは化学的な類似性の観点から本実施形態において、ハフニウム酸化物の代わりにジルコニウム酸化物を使うことができる。また、これらの代りに、ハフニウム−ジルコニウム混合酸化物を使うことができる。さらに、ハフニウム酸化物又はジルコニウム酸化物は、純粋な酸化物の場合でもよいし、オキシ窒化ハフニウム、オキシ窒化ジルコニウム又はオキシ窒化ハフニウム・シリコン、オキシ窒化ジルコニウム・シリコンも、高い比誘電率を持ち、良好な化学的な安定性を持つため本実施形態のハフニウム酸化物に代えて用いることができる。
【００６６】
【発明の効果】
以上説明したように、本発明に係る半導体装置の製造方法は、ダミーゲートパターンを除去する際に、層間絶縁膜の著しい膜減りを防ぐことができ、かつ自己整合的にダミーゲートパターン以外の領域を保護することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係わる半導体装置の製造工程を示す断面図
【図２】本発明の第１の実施形態に係わる半導体装置の製造工程を示す断面図
【図３】本発明の第１の実施形態に係わる半導体装置の製造工程を示す断面図
【図４】本発明の第１の実施形態に係わる半導体装置の製造工程を示す断面図
【図５】本発明の第１の実施形態に係わる半導体装置の製造工程を示す断面図
【図６】本発明の第２の実施形態に係わる半導体装置の製造工程を示す断面図
【符号の説明】
１００１　半導体基板
１００２　素子分離層
１００３　ゲート電極パターン
１００４　ハフニウム酸化膜（ゲート絶縁膜）
１００５　タングステン膜（ゲート電極）
１００６，１００７　低濃度の不純物拡散層
１０１０，１０１１　高濃度の不純物拡散層
１０１２　層間絶縁膜
１０１３，１０１４，１０１５　引き出し配線
１１００　ダミーゲートパターン
１１０１　シリコン酸化膜（下地膜）
１１０２　ポリシリコン膜
１１０４　シリコン酸化膜（サイドウォール）
１１０５　ＢＰＳＧ膜（第１の膜）
１１０６　ＮＳＧ膜（第２の膜）
１１０７　チャネル領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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