(57)【要約】【課題】低インダクタンス且つ高容量を実現した積層型コンデンサを提供することおよび前記積層型コンデンサを用いて構成される、積層型コンデンサ部品、配線基板、デカップリング回路基板及び高周波回路基板を提供する。【解決手段】第１および第２貫通導体９、１１の端部が積層体３の一方表面に導出されており、前記第１貫通導体９と前記第２貫通導体１１とを格子状に交互に配置せしめるとともに、前記第１貫通導体９と前記第２貫通導体１１との、Ｘ方向の最近接間距離をａ、Ｙ方向の最近接間距離をｂとしたときに、ｂ／ａ＞１．２の関係を満足する。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数の誘電体層を重畳してなる積層体と、該積層体内部の少なくとも１層の誘電体層の一方主面に設けられた第１導体層と、該第１導体層に対向する前記誘電体層の他方主面に設けられた第２導体層と、該第２導体層に接続され前記誘電体層を厚み方向に貫き、かつ前記第１導体層と該第１導体層の面内に形成された第１非導体形成領域によって隔てられた第２貫通導体と、該第２貫通導体に対して平行に形成されるとともに前記第１導体層に接続されかつ前記第２導体層とは該第２導体層の面内に形成された第２非導体形成領域によって隔てられた第１貫通導体と、を具備してなる積層型コンデンサにおいて、前記第１および第２貫通導体の端部が前記積層体の少なくとも一方表面に導出されており、前記第１貫通導体と前記第２貫通導体とを格子状に交互に配置せしめるとともに、前記第１貫通導体と前記第２貫通導体との、Ｘ方向の最近接間距離をａ、Ｙ方向の最近接間距離をｂとしたときに、ｂ／ａ＞１．２の関係を満足することを特徴とする積層型コンデンサ。
【請求項２】
平面的に見て、Ｘ方向において第１非導体形成領域と第２非導体形成領域とが接していることを特徴とする請求項１に記載の積層型コンデンサ。
【請求項３】
平面的に見て、Ｘ方向において第１非導体形成領域と第２非導体形成領域とが重なっていることを特徴とする請求項１または２に記載の積層型コンデンサ。
【請求項４】
第１貫通導体および第２貫通導体が円柱状であり、かつ、第１非導体形成領域および第２非導体形成領域が前記第１貫通導体および前記第２貫通導体の周囲に、それぞれ同心円状に形成されていることを特徴とする請求項１乃至３のうちいずれか記載の積層型コンデンサ。
【請求項５】
請求項１乃至４のうちいずれか記載の積層型コンデンサに、外部回路との接続のための電極を具備することを特徴とする積層型コンデンサ部品。
【請求項６】
請求項１乃至４のうちいずれか記載の積層型コンデンサを内部に備えたことを特徴とする配線基板。
【請求項７】
請求項１乃至４のうちいずれか記載の積層型コンデンサをデカップリングコンデンサとして内部に備えたことを特徴とするデカップリング回路基板。
【請求項８】
請求項１乃至４のうちいずれか記載の積層型コンデンサを備えたことを特徴とする高周波回路基板。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、積層型コンデンサ、積層型コンデンサ部品、配線基板、デカップリング回路基板及び高周波回路基板に関し、特に、低インダクタンス化に有利な積層型コンデンサ、ならびに、この積層型コンデンサを用いて構成される、積層型コンデンサ部品、配線基板、デカップリング回路基板及び高周波回路基板に関するものである。
【０００２】
【従来技術】
積層型コンデンサを用いた等価回路においては、積層型コンデンサの静電容量をＣ、インダクタンスをＬとしたとき、共振周波数（ｆ０）は、ｆ０＝１／〔２π×（Ｌ×Ｃ）１／２〕で表されるが、この関係式によれば、共振周波数（ｆ０）と、静電容量ＣおよびインダクタンスＬとは逆比例の関係にあり、高い共振周波数（ｆ０）を得るためには高容量の積層コンデンサではインダクタンスＬを低くする必要がある。
【０００３】
例として、ワークステーションやパーソナルコンピュータのマイクロプロセッシングユニット（ＭＰＵ）に電源供給用として用いられているデカップリングコンデンサは、近年の半導体素子の高速高周波化に伴い、高容量化とともに、特に低インダクタンス化が要求されている。
【０００４】
図５は、低インダクタンス化を目的として作製された従来の積層型コンデンサを示すものである。（ａ）は第１及び第２導体層の重なり状態を示す概略平面図、（ｂ）は（ａ）のＸ−Ｘ線断面図である。
【０００５】
この積層型コンデンサは、複数の誘電体層１０１を重畳して積層体１０３が形成され、この積層体１０３の内部の誘電体層１０１の一方主面に第１導体層１０５が、第１導体層１０５に対向する前記誘電体層１０１の他方主面に第２導体層１０７が設けられている。
【０００６】
また、この積層体１０３中には、誘電体層１０１を厚み方向に貫くように、第１貫通導体１０９と第２貫通導体１１１とが形成されている。第１貫通導体１０９は第２導体層１０７の面内に形成された第２非導体形成領域１１３によって隔てられ、一方、第２貫通導体１１１は第１導体層１０５の面内に形成された第１非導体形成領域１１５によって隔てられ、それらの端部は積層体１０３の一方表面に導出されている。
【０００７】
ここで、上記第１および第２貫通導体１０９、１１１は、実質的に積層体１０３の全域に渡って格子状に配置されているが、具体的には、第１および第２貫通導体１０９、１１１の配列ピッチをＰ（単位はｍｍ）、前記第１および第２貫通導体１０９、１１１の合計数をＮとしたときに、Ｐ／Ｎが０．０８５以下になるように多数配置され、第１および第２導体層１０９、１１１を流れる電流によって誘起される磁界を互いに効果的に相殺するように配置されている。
【０００８】
【特許文献１】
特開２００１−１４８３２４（４−７頁、図１、２）
【０００９】
【発明が解決しようとする課題】
しかしながら、上記公報に開示された積層型コンデンサでは、第１および第２貫通導体１０９、１１１が正方形の各頂点に位置するように配置され、Ｐ／Ｎ≦０．０８５の関係を満たすように、多くの第１および第２貫通導体１０９、１１１が狭ピッチで多数配置されていることから低インダクタンス化が図れるものの、このような積層型コンデンサでは、正方形状に配置された第１および第２貫通導体１０９、１１１において、ＸおよびＹの両方向の貫通導体間で静電容量が得られるように構成されている。このため貫通導体の増加に伴い、静電容量に寄与する導体層の有効面積が減少し、結果的に静電容量が大きく低下するという問題があった。
【００１０】
従って、本発明は、上述の問題点に鑑みて案出されたものであり、その目的は、低インダクタンス且つ高容量を実現した積層型コンデンサを提供することである。
【００１１】
本発明の他の目的は、上述したような積層型コンデンサを用いて構成される、積層型コンデンサ部品、配線基板、デカップリング回路基板及び高周波回路基板を提供することである。
【００１２】
【課題を解決するための手段】
本発明の積層型コンデンサは、複数の誘電体層を重畳してなる積層体と、該積層体内部の少なくとも１層の誘電体層の一方主面に設けられた第１導体層と、該第１導体層に対向する前記誘電体層の他方主面に設けられた第２導体層と、該第２導体層に接続され前記誘電体層を厚み方向に貫き、かつ前記第１導体層と該第１導体層の面内に形成された第１非導体形成領域によって隔てられた第２貫通導体と、該第２貫通導体に対して平行に形成されるとともに前記第１導体層に接続されかつ前記第２導体層とは該第２導体層の面内に形成された第２非導体形成領域によって隔てられた第１貫通導体と、を具備してなる積層型コンデンサにおいて、前記第１および第２貫通導体の端部が前記積層体の少なくとも一方表面に導出されており、前記第１貫通導体と前記第２貫通導体とを格子状に交互に配置せしめるとともに、前記第１貫通導体と前記第２貫通導体との、Ｘ方向の最近接間距離をａ、Ｙ方向の最近接間距離をｂとしたときに、ｂ／ａ＞１．２の関係を満足することを特徴とする。
【００１３】
このような構成によれば、従来の、正方形状の格子配列とは異なり、第１貫通導体と第２貫通導体とのＸ方向の最近接間距離ａを、Ｙ方向の最近接間距離ｂよりも近くなるように配置することにより、第１貫通導体と第２貫通導体との間のＸ方向の相互インダクタンスを低くすることができる。
【００１４】
一方、Ｙ方向は第１および第２貫通導体の間隔を広くすることができることから、これらの第１および第２貫通導体の間に形成される第１および第２導体層による重なり部分を大きくすることができ、このことにより静電容量を高めることができる。
【００１５】
即ち、従来の積層型コンデンサでは、第１および第２貫通導体が正方形の各頂点に位置するように配置され、ＸおよびＹの両方向の第１および第２貫通導体間において相互インダクタンスの低減とともに静電容量を確保することが行われていたが、これに対して、本発明の積層型コンデンサでは、第１および第２貫通導体が配置されるＸまたはＹ方向のいずれか一方向を低インダクタンス化に、このＸ方向とは直角のＹ方向を高容量化に寄与するように分けたことを特徴とするものである。このため貫通導体の数を多くしても低インダクタンスかつ高容量を実現することができる。
【００１６】
上記積層型コンデンサでは、平面的に見て、Ｘ方向において第１非導体形成領域と第２非導体形成領域とが接していることが望ましい。誘電体層を介して積層されている第１導体層と第２導体層にそれぞれ形成されている第１非導体形成領域と第２非導体形成領域とを、Ｘ方向にのみ近接させることにより、第１貫通導体および第２貫通導体との間隔をさらに近づけることができ、両貫通導体間の相互インダクタンスをさらに低減できる。
【００１７】
上記積層型コンデンサでは、平面的に見て、Ｘ方向において第１非導体形成領域と第２非導体形成領域とが重なっていることが望ましい。上記に比して、第１非導体形成領域と第２非導体形成領域とをＸ方向に重なるように形成すると、第１貫通導体および第２貫通導体とがさらに近づき、両貫通導体間の相互インダクタンスをさらに低減できる。
【００１８】
上記積層型コンデンサでは、第１貫通導体および第２貫通導体が円柱状であり、かつ、第１非導体形成領域および第２非導体形成領域が前記第１貫通導体および前記第２貫通導体の周囲に、それぞれ同心円状に形成されていることが望ましい。
【００１９】
貫通導体を円柱状にし、非導体形成領域を同心円状にすると、角部で発生するような電流の集中が無く、インダクタンスや直流抵抗を低減できる。
【００２０】
本発明の積層型コンデンサ部品は、外部回路との接続のための電極を具備することを特徴とする。積層型コンデンサの外部に電極を形成することにより基板への内蔵や表面実装を容易としかつ信頼性を向上できる。
【００２１】
また、本発明は、上述の積層型コンデンサを内部に備えた配線基板にも適用できる。
【００２２】
さらに、本発明に係る積層型コンデンサは、デカップリングコンデンサとしてデカップリング回路基板や高周波回路基板にも適用できる。
【００２３】
【発明の実施の形態】
本発明の積層型コンデンサについて図１に基づいて詳細に説明する。
【００２４】
図１は、本発明の積層型コンデンサを示す図である。（ａ）は第１及び第２導体層の重なり状態を示す概略平面図、（ｂ）は（ａ）のＸ−Ｘ線断面図である。
【００２５】
本発明の積層型コンデンサは、複数の誘電体層１を重畳して積層体３が形成され、この積層体３の内部の誘電体層１の一方主面に第１導体層５が設けられ、一方、この第１導体層５に対向する誘電体層１の他方主面に第２導体層７が設けられている。
【００２６】
又、この第１導体層５および第２導体層７には誘電体層１を厚み方向に貫く第１貫通導体９と第２貫通導体１１とがそれぞれ接続され、これらの第１貫通導体９と第２貫通導体１１とは、前記第１導体層５および第２貫通導体７のそれぞれの面内に形成された第１非導体形成領域１３および第２非導体形成領域１５によって隔てられており、さらには、これら第１および第２貫通導体９、１１の端部は前記積層体３の一方表面に導出されている。また、積層体３の表面の第１および第２貫通導体９、１１の端部には外部回路との接続のための電極１６が形成され積層型コンデンサ部品が構成される。このような構成にすると配線基板との接続を強固にでき実装性を高めることができる。
【００２７】
ここで、第１および第２貫通導体９、１１は、積層体３中において格子状に交互に配置されることを特徴とするものであり、前記第１貫通導体９と前記第２貫通導体１１との、Ｘ方向の最近接間距離をａ、Ｙ方向の最近接間距離をｂとしたときに、ｂ／ａ＞１．２の関係を満足することが重要である。
【００２８】
さらに本発明では、第１貫通導体９と第２貫通導体１１との間のＸ方向の相互インダクタンスを低減し、かつ第１貫通導体９と第２貫通導体１１との間のＹ方向の第１および第２導体層５、７によって形成される重なり部分を大きくして静電容量を高めるという点で、ｂ／ａ≧１．３であることがより望ましい。
【００２９】
即ち、誘電体層１の厚み方向に対向して電流が流れるように並列して形成された第１貫通導体９と第２貫通導体１１のうち、主として、Ｘ方向がインダクタンスに寄与し、一方、Ｙ方向が静電容量に寄与するように構成されるものである。
【００３０】
つまり、本発明の積層型コンデンサでは、第１貫通導体９および第２貫通導体１１とを、交互に直角格子状に配列する場合に、低インダクタンスに寄与する方向と高静電容量に寄与する方向とに分けた構造を有することを特徴とするものである。尚、本発明の積層型コンデンサでは、低インダクタンス化への寄与と高静電容量化への寄与を最大にするという理由から、第１貫通導体９と第２貫通導体１１とは、直角格子状に配列されていることが望ましい。
【００３１】
図２は、本発明のｂ／ａを変化させたときの、静電容量ＣとインダクタンスＬの関係を示すものである。また、図ではＸ方向に非導体形成領域およびその中央に位置する貫通導体を同時に近接させていった場合をパラメータ化している。
【００３２】
図２から、Ｃ対Ｌとの傾きが小さい領域ほど、その静電容量の増加に対してインダクタンスの増加が抑制されることを意味し、本発明においては、ｂ／ａは１．４以上がより望ましい。
【００３３】
また、図２から明らかなように、本発明の積層コンデンサでは、Ｘ方向に非導体形成領域およびその中央に位置する貫通導体を同時に近接させていった場合、即ち、非導体形成領域およびその中央に位置する貫通導体が離れた状態から接した状態、そして、非導体形成領域が重なった状態であっても、ｂ／ａの値が１．０から１．４以上になると静電容量の増加に対してインダクタンスの変化が抑制されていることがわかる。
【００３４】
尚、本発明では、これら第１および第２貫通導体９、１１の端部は前記積層体３の一方表面のみならず対向する他方主面に同時に導出されてもよく、この場合、同一の極性どうしで分けられてもよい。
【００３５】
また、本発明の積層型コンデンサでは、図１（ａ）に示されるように、平面的に見て、Ｘ方向において第１非導体形成領域１３と第２非導体形成領域１５とが接していることが望ましく、さらには、第１貫通導体９および第２貫通導体１１とをより近づけることができ相互インダクタンスを低くできるという点で、これら第１非導体形成領域１３と第２非導体形成領域１５とは重なっていることがより望ましい。そして、第１貫通導体９と第２貫通導体１１とは、これらの第１および第２貫通導体９、１１間におけるショートを防止するために接触しない間隔を保つことが必要である。即ち、第１非導体形成領域１３と第２非導体形成領域１５との間隔は、第１および第２貫通導体９、１１どうしが接しないところから第１および第２非導体形成領域１３、１５の縁部が接するところまでの間隔であることが望ましい。
【００３６】
また、本発明の積層型コンデンサを構成する第１貫通導体９および第２貫通導体１１は円柱状であり、かつ、第１非導体形成領域１３および第２非導体形成領域１５が前記第１貫通導体９および前記第２貫通導体１１の周囲に、それぞれ同心円状に形成されていることが望ましい。
【００３７】
また、第１および第２貫通導体９、１１の周囲にそれぞれ形成される第２非導体形成領域１５、および第１非導体形成領域１３の幅は、第１および第２貫通導体９、１１と、第２および第１導体層７、５とがそれぞれ接触しない幅とすることが望ましい。
【００３８】
以上、本発明に係る積層コンデンサおよび積層型コンデンサ部品について説明してきたが、誘電体層１や、第１および第２導体層５、７の積層数、あるいは第１および第２貫通導体数９、１１については、前述したｂ／ａの関係を満たす限り、種々変更することができる。
【００３９】
図３は、本発明の積層型コンデンサの構成を基板内部に適用した配線基板を示す断面図である。本発明の配線基板は、絶縁層２１と配線導体２３とが交互に積層された配線層２５に重畳して、本発明の積層型コンデンサの構造を有する積層型コンデンサ構成層２７が形成されている。この配線層２５を構成する配線導体２３同士並びに積層型コンデンサ構成層２７と配線層２５とは電気的に導通を必要とする部分についてはビア導体２９により接続されている。この積層型コンデンサ構成層２７は、とりもなおさず配線層２５と同様の積層および同時焼成によって形成されるものである。このように配線基板の内部に低インダクタンスでしかも高容量を達成できる積層型コンデンサ構成層２７を内蔵することにより配線基板の低インダクタンス化および高容量化を実現できる。
【００４０】
図４は、本発明の積層型コンデンサを搭載したデカップリング回路基板を示す断面図である。
【００４１】
デカップリング回路基板は、下面側にキャビティ３０が設けられた多層配線基板３１の上面に半導体素子３３が実装されている。また、この多層配線基板３１のキャビティ３０内には、デカップリングコンデンサとして機能する、本発明に係る積層コンデンサ素子３７が収容されている。多層配線基板３１の表面および内部には、概略的に図示されるように、デカップリング回路において必要な配線３９ａ、３９ｂが形成されていて、低インダクタンスおよび高容量の積層コンデンサ素子３７と半導体素子３３とがビア導体２９により接続されている。
【００４２】
本発明の積層型コンデンサは、高容量化および低インダクタンス化が可能となることから、半導体素子３３を具備するデカップリング回路基板におけるデカップリングコンデンサとして充分対応することができる。尚、このデカップリング回路基板では積層型コンデンサ素子３７搭載のみならず、図３に示したように基板内部に積層型コンデンサを形成することも可能である。
【００４３】
また、本発明のデカップリング回路基板では、その外部から、および、デカップリング回路基板に内蔵された積層型コンデンサ素子３７から引きまわされたビア導体２９は、一旦、共通電極である配線３９ａ、３９ｂで受けて集約された後に半導体素子３３に接続されている。
【００４４】
こうして、本発明のデカップリング回路基板では、本発明の積層型コンデンサによって高容量化および低インダクタンス化が可能となるとともに、このデカップリング回路基板においても、前記したように、その外部から、および、デカップリング回路基板に内蔵された積層型コンデンサ素子３７から引きまわされたビア導体２９が、一旦、共通電極である配線３９ａ、３９ｂで受けて集約された後に半導体素子３３に接続されるような構造を有していることから、デカップリング回路基板自体のインダクタンスをも低減でき、半導体素子３３の高速動作に対応できる。
【００４５】
これに加えて、積層コンデンサ素子３７と半導体素子３３とは多層配線基板３１の積層方向に近接して配置されることがさらに望ましい。
【００４６】
また、本発明の積層型コンデンサは、低インダクタンス化が可能となることから、共振周波数（ｆ０）が高くなり、より高周波領域で使用できることになる。このため、電子回路の高周波化に充分対応することができ、例えば、高周波回路基板におけるバイパスコンデンサやデカップリングコンデンサとして好適に用いることができる。
【００４７】
【発明の効果】
以上詳述したように、本発明によれば、第１貫通導体と第２貫通導体とを、Ｘ方向の最近接間距離をａ、Ｙ方向の最近接間距離をｂとしたときに、ｂ／ａ＞１．２の関係を満足するように格子状に交互に配置することにより、第１貫通導体と第２貫通導体との間のＸ方向の相互インダクタンスを低くすることができる。
【００４８】
一方、Ｙ方向は第１および第２貫通導体の間隔を広くすることができることから、これらの貫通導体の間に形成される第１および第２導体層による有効面積を大きくすることができ、静電容量を高めることができる。
【００４９】
即ち、本発明の積層型コンデンサでは、第１および第２貫通導体が配置されるＸまたはＹ方向のいずれか一方向を低インダクタンス化に、このＸ方向とは直角のＹ方向を高容量化に寄与するように分別したことを特徴とするものであり、このため貫通導体の数を多くしても低インダクタンスかつ高容量を実現することができる。
【００５０】
また、本発明は、上述の積層型コンデンサを備えた配線基板にも適用できる。
【００５１】
また、本発明に係る積層型コンデンサは、半導体素子を備える電源回路に接続されデカップリングコンデンサとしても好適に用いられる。
【００５２】
さらに、本発明は、上述の積層型コンデンサを備えた高周波回路基板にも適用できる。
【図面の簡単な説明】
【図１】本発明の積層コンデンサを示す図であり、（ａ）は第１、第２の導体層の重なり状態を示す概略平面図、（ｂ）は（ａ）のＸ−Ｘ線断面図である。
【図２】本発明の積層型コンデンサについて、ｂ／ａを変化させたときの、静電容量とインダクタンスの関係を示す図である。
【図３】本発明の積層型コンデンサの構成を適用した配線基板を示す断面図である。
【図４】本発明の積層型コンデンサをデカップリングコンデンサとして用いたときのデカップリング回路の断面図である。
【図５】従来の積層コンデンサを示す図であり、（ａ）は第１、第２の導体層の重なり状態を示す概略平面図、（ｂ）は（ａ）のＸ−Ｘ線断面図である。
【符号の説明】
１　誘電体層
３　積層体
５　第１導体層
７　第２導体層
９　第１貫通導体
１１　第２貫通導体
１３　第１非導体層形成領域
１５　第２非導体層形成領域
１６　電極
【図１】
2004119738.tif 000003
【図２】
2004119738.tif 000004
【図３】
2004119738.tif 000005
【図４】
2004119738.tif 000006
【図５】
2004119738.tif 000007