(57)【要約】【課題】ゲート電極とコンタクトプラグとの間の絶縁性を維持しつつ、コンタクトプラグと、それに電気的に接続される不純物領域との間の電気抵抗を低減する技術を提供する。【解決手段】半導体基板１上に設けられたゲート構造６０の側面にサイドウォール絶縁膜１７を形成し、ゲート電極５０との間にサイドウォール絶縁膜１７が介在するように、ｎ型不純物領域１３ａ，１３ｂ上に自己整合的にエピタキシャル層１９ａ，１９ｂを形成する。エッチング阻止膜２０及び層間絶縁膜２１をこの順で全面に形成する。エッチング阻止膜２０をエッチングストッパに用いて層間絶縁膜２１をエッチングし、続いて露出しているエッチング阻止膜２０をエッチングする。これにより、エピタキシャル層１９ａ，１９ｂに達するコンタクトホール３０ａ，３０ｂが形成される。【選択図】　　　　図１
2004119644.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）露出している第１の不純物領域を主面内に有するとともに、その側方に第１の絶縁膜が設けられたゲート電極を含むゲート構造を前記主面上に有する半導体基板を準備する工程と、
（ｂ）前記ゲート電極との間に前記第１の絶縁膜が介在するように、前記第１の不純物領域上にエピタキシャル層を形成する工程と、
（ｃ）前記ゲート電極の側方と、前記エピタキシャル層の上面全体とに第２の絶縁膜を形成する工程と、
（ｄ）前記工程（ｃ）の実行によって得られた構造の上面上に層間絶縁膜を形成する工程と、
（ｅ）前記第２の絶縁膜をエッチングストッパに用いて前記層間絶縁膜をエッチングし、前記ゲート電極との間に前記第２の絶縁膜が介在し、かつ前記エピタキシャル層上の前記第２の絶縁膜に達する第１のコンタクトホールを前記層間絶縁膜に形成する工程と、
（ｆ）前記工程（ｅ）の実行によって露出した前記第２の絶縁膜をエッチングして、前記エピタキシャル層に達する第２のコンタクトホールを前記第２の絶縁膜に形成する工程と、
（ｇ）前記第１，２のコンタクトホールを充填するコンタクトプラグを形成する工程と
を備える、半導体装置の製造方法。
【請求項２】
前記工程（ａ）で準備される前記半導体基板は、前記第１の不純物領域とは異なる導電型の第２の不純物領域を前記主面内に更に有し、
前記第１の不純物領域は、前記第２の不純物領域内に設けられており、
（ｈ）前記工程（ｆ）の後であって、前記工程（ｇ）の前に、前記第１，２のコンタクトホール及び前記エピタキシャル層を介して、前記半導体基板の前記主面内に不純物を導入し、前記第１の不純物領域と同じ導電型であって、前記第１の不純物領域よりも深い第３の不純物領域を、前記第２の不純物領域の上面内に形成する工程を更に備える、請求項１に記載の半導体装置の製造方法。
【請求項３】
（ｉ）前記工程（ｆ）の後であって、前記工程（ｇ）の前に、前記工程（ｆ）の実行によって露出した前記エピタキシャル層をその上面から部分的に除去する工程を更に備える、請求項１及び請求項２のいずれか一つに記載の半導体装置の製造方法。
【請求項４】
前記工程（ｇ）は、
（ｇ−１）前記第１，２のコンタクトホール内に金属膜を形成する工程を含む、請求項１乃至請求項３のいずれか一つに記載の半導体装置の製造方法。
【請求項５】
前記工程（ｇ）は、
（ｇ−２）前記工程（ｇ−１）の前に、前記エピタキシャル層の上面上に、バリアメタル層を形成する工程を更に含み、
前記工程（ｇ−１）において、前記バリアメタル層上に前記金属膜を形成する、請求項４に記載の半導体装置の製造方法。
【請求項６】
第１の不純物領域を主面内に有する半導体基板と、
前記第１の不純物領域上に設けられたエピタキシャル層と、
前記半導体基板上に設けられ、ゲート電極を有するゲート構造と、
前記ゲート電極と、前記エピタキシャル層との間に介在する第１の絶縁膜と、
前記エピタキシャル層の上面上に部分的に設けられた第２の絶縁膜と、
前記半導体基板、前記エピタキシャル層、前記ゲート構造、及び前記第１，２の絶縁膜を覆う層間絶縁膜と、
前記ゲート電極との間に前記第２の絶縁膜が介在し、かつ前記エピタキシャル層に達する、前記層間絶縁膜内に設けられたコンタクトホールと、
前記コンタクトホール内を充填するコンタクトプラグと
を備える、半導体装置。
【請求項７】
前記半導体基板は、前記第１の不純物領域とは異なる導電型の第２の不純物領域を前記主面内に更に有し、
前記第１の不純物領域は、
前記第２の不純物領域内に設けられており、
前記エピタキシャル層との界面付近の不純物濃度よりも、前記第２の不純物領域との界面付近の不純物濃度が薄い、請求項６に記載の半導体装置。
【請求項８】
前記エピタキシャル層の上面は、前記コンタクトプラグに接触している部分が、前記第２の絶縁膜に接触している部分よりも凹んでいる、請求項６及び請求項７のいずれか一つに記載の半導体装置。
【請求項９】
前記コンタクトプラグは金属膜を含む、請求項６乃至請求項８のいずれか一つに記載の半導体装置。
【請求項１０】
前記コンタクトプラグは、前記エピタキシャル層の上面上に設けられたバリアメタル層を更に含み、
前記金属膜は前記バリアメタル層の上に設けられている、請求項９に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体装置及びその製造方法、特に選択エピタキシャル成長法を利用した自己整合コンタクト構造体を有する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
半導体装置の集積度の増加にともない、配線幅が細くなり、配線間のスペース幅も次第に小さくなってきている。従って、配線間を貫通するコンタクトホールを形成するためには、そのような状況下にある配線間のスペース幅よりも微細なパターンが必要とされている。
【０００３】
配線間のスペース幅が０．２５μｍに設定されるデザインルールで要求されるコンタクトホールのサイズＣは、写真製版処理工程の重ね合わせ精度（＝α）と寸法精度（＝β）を考慮すると、Ｃ≦０．２５−ｆ（α，β）μｍが必要とされている。そして、半導体装置の集積度の増加にともなって、コンタクトホールのサイズＣは露光装置の光源の波長で決まる微細化の限界を超えるようになっている。なお、ｆ（α，β）は、α及びβを変数とする関数である。
【０００４】
このような問題を解決するために、０．２５μｍルールの半導体装置が製造される頃から自己整合コンタクト技術が利用されるようになった。
【０００５】
ＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）では、メモリセルアレイ内のワード線間に形成されるビットラインコンタクト及びストレージノードコンタクトに自己整合コンタクト技術が用いられる場合が最も多い。この場合に重要なことは、ワード線と電気的に短絡すること無く、メモリセルトランジスタのソース・ドレイン領域と、ビット線及びストレージノードとを、いかに低抵抗で接続するかということである。なお、「ビットラインコンタクト」とは、ビット線に接続されるコンタクトプラグであって、「ストレージノードコンタクト」とは、ＤＲＡＭキャパシタのストレージノードに接続されるコンタクトプラグである。
【０００６】
以下に図２９を参照して、自己整合コンタクト技術が用いられる従来の半導体装置の製造方法について説明する。図２９は、従来の半導体装置の構造を示す断面図である。図２９に示す半導体装置は、例えばＤＲＡＭのメモリセルを有する半導体装置であって、図２９では、その一部を示している。
【０００７】
図２９を参照して、従来の半導体装置の製造方法では、まず、半導体基板１０１の主面内に、例えばシリコン酸化膜から成る素子分離絶縁膜１０５を形成する。そして、素子分離絶縁膜１０５によって区分された半導体基板１０１の主面内に、ｐ型不純物領域であるｐ型ウェル領域１０８を形成する。
【０００８】
次に、複数のゲート構造１６０及び複数のソース・ドレイン領域１１３ａ，１１３ｂを形成する。ゲート構造１６０は、ゲート絶縁膜１０９、ワード線であるゲート電極１５０及びキャップ膜１１２が、この順でｐ型ウェル領域１０８上に積層された構造を成している。そして、ゲート電極１５０は、ポリシリコン膜１１０、図示しないバッファ膜、及び金属膜１１１とがこの順で積層された構造を成している。
【０００９】
ゲート絶縁膜１０９は例えばシリコン酸化膜から成り、キャップ膜１１２は例えばシリコン窒化膜から成る。また、ゲート電極１５０のバッファ膜は例えばＷＳｉＮから成り、金属膜１１は例えばタングステン（Ｗ）から成る。
【００１０】
ソース・ドレイン領域１１３ａ，１１３ｂは、それぞれｎ型不純物領域であって、互いに所定距離を成して、ｐ型ウェル領域１０８の上面内に形成される。具体的には、各ソース・ドレイン領域１１３ａ，１１３ｂは、互いに隣り合うゲート構造１６０で挟まれたｐ型ウェル領域１０８の上面内に形成される。
【００１１】
次にゲート構造１６０の側面上に、例えばシリコン窒化膜から成るサイドウォール絶縁膜１１７を形成する。そして、選択エピタキシャル成長法を用いて、ソース・ドレイン領域１１３ａ，１１３ｂ上に、それぞれエピタキシャル層１１９ａ，１１９ｂを自己整合的に形成する。
【００１２】
次に、エピタキシャル層１１９ａ，１１９ｂの上面のみに、図示しないシリサイド層を形成する。具体的には、まず全面にチタン（Ｔｉ）膜をスパッタ法により形成し、引き続き、熱処理を行う。これにより、シリコンとＴｉとが反応し、シリサイド化が行われる。そして、未反応のチタン膜を除去することによって、エピタキシャル層１１９ａ，１１９ｂの上面のみにシリサイド層が形成される。
【００１３】
次に、ゲート構造１６０間のスペースを充填しつつ、全面に層間絶縁膜１２１を形成し、その後、層間絶縁膜１２１の上面を平坦化する。層間絶縁膜１２１は、例えば、ボロン及びリンなどの不純物を含むシリコン酸化膜から成る。そして、所定の開口パターンを有するレジストを層間絶縁膜１２１上に形成し、層間絶縁膜１２１を選択的にエッチングする。これにより、エピタキシャル層１１９ａ上のシリサイド層に達するコンタクトホール１３０ａと、エピタキシャル層１１９ｂ上のシリサイド層に達するコンタクトホール１３０ｂとが形成される。なお、層間絶縁膜１２１をエッチングする際には、サイドウォール絶縁膜１１７及びゲート構造１６０のキャップ膜１１２が、エッチングストッパとして機能するため、ゲート電極１５０が露出することなく、コンタクトホール１３０ａ，１３０ｂが自己整合的に形成される。
【００１４】
次に、コンタクトホール１３０ａを充填するコンタクトプラグ１２２ａと、コンタクトホール１３０ｂを充填するコンタクトプラグ１２２ｂとを形成する。各コンタクトプラグ１２２ａ，１２２ｂは、例えばポリシリコン膜から成る。そして、コンタクトプラグ１２２ｂに電気的に接続させて、図示しないビット線を設ける。これにより、ビット線とソース・ドレイン領域１１３ｂとが、コンタクトプラグ１２２ｂ及びエピタキシャル層１１９ｂを介して電気的に接続される。
【００１５】
また、コンタクトプラグ１２２ａに電気的に接続させて、図示しないＤＲＡＭキャパシタのストレージノードを設ける。これにより、キャパシタのストレージノードとソース・ドレイン領域１１３ａとが、コンタクトプラグ１２２ａ及びエピタキシャル層１１９ａを介して電気的に接続される。その後、キャパシタの誘電体膜及び上部電極を設ける。
【００１６】
なお、自己整合コンタクト技術が用いられている半導体装置に関する先行技術文献情報として特許文献１，２がある。また、選択エピタキシャル成長法が用いられている半導体装置に関する先行技術文献情報として、非特許文献１がある。
【００１７】
【特許文献１】
特開平６　３７２７２号公報
【特許文献２】
特開２００１　４４３８２号公報
【非特許文献１】
松橋　秀明，他３名，「エレベーテッドソース・ドレインを用いた０．１５μｍゲート長ＳＯＩ　ＣＯＭＳトランジスタの開発」，沖電気研究開発，２０００年１０月，第１８４号，Ｖｏｌ．６７，Ｎｏ．３，ｐｐ．６１〜６４
【００１８】
【発明が解決しようとする課題】
上述のような構成を成す従来の半導体装置では、コンタクトホール１３０ａ，１３０ｂを形成する際にゲート電極１５０の側面が露出しないために、サイドウォール絶縁膜１１７には、ある程度の大きさの膜厚が必要であるため、サイドウォール絶縁膜１１７の薄膜化が困難であった。このため、ワード線間、つまりゲート電極１５０間のスペース幅が小さくなるにつれて、エピタキシャル層１１９ａとソース・ドレイン領域１１３ａとの接触面積や、エピタキシャル層１１９ｂとソース・ドレイン領域１１３ｂとの接触面積が減少し、コンタクトプラグ１２２ａとソース・ドレイン領域１１３ａとの間の電気抵抗や、コンタクトプラグ１２２ｂとソース・ドレイン領域１１３ｂとの間の電気抵抗が増加する。
【００１９】
上述の内容を言い換えれば、ゲート電極１５０間のスペース幅が小さくなった場合であっても、コンタクトプラグ１２２ａ，１２２ｂとソース・ドレイン領域１１３ａ，１１３ｂとの間の電気抵抗の値を維持するために、サイドウォール絶縁膜１１７の膜厚を薄くすると、コンタクトホール１３０ａ，１３０ｂを形成する際の写真製版工程での重ね合わせ精度や寸法精度に誤差が生じた場合に、ゲート電極１５０とコンタクトプラグ１２２ａ，１２２ｂとが電気的に短絡してしまい、ファンクション動作不良の発生や、バーンインで不良が収束しにくいという問題が発生することがあった。
【００２０】
特に、ゲート電極１５０間のスペースが著しく狭くなる０．１３μｍのデザインルール以下では、上述の問題が半導体装置の性能に大きく影響を与える。
【００２１】
また、０．１３μｍのデザインルール以下におけるＤＲＡＭでは、メモリセルトランジスタのチャネル幅が縮小されると電流駆動能力が低下する。そのため、メモリセルに安定した動作をさせるためには、微細化されるにもかかわらず、コンタクトプラグとソース・ドレイン領域との間の電気抵抗は、前世代と同等もしくはそれ以下に低抵抗化させることが必要である。
【００２２】
そこで本発明は上述の問題に鑑みて成されたものであり、ゲート電極とコンタクトプラグとの間の絶縁性を維持しつつ、コンタクトプラグと、それに電気的に接続される不純物領域との間の電気抵抗を低減する技術を提供することを目的とする。
【００２３】
【課題を解決するための手段】
この発明のうち請求項１に記載の半導体装置の製造方法は、（ａ）露出している第１の不純物領域を主面内に有するとともに、その側方に第１の絶縁膜が設けられたゲート電極を含むゲート構造を前記主面上に有する半導体基板を準備する工程と、（ｂ）前記ゲート電極との間に前記第１の絶縁膜が介在するように、前記第１の不純物領域上にエピタキシャル層を形成する工程と、（ｃ）前記ゲート電極の側方と、前記エピタキシャル層の上面全体とに第２の絶縁膜を形成する工程と、（ｄ）前記工程（ｃ）の実行によって得られた構造の上面上に層間絶縁膜を形成する工程と、（ｅ）前記第２の絶縁膜をエッチングストッパに用いて前記層間絶縁膜をエッチングし、前記ゲート電極との間に前記第２の絶縁膜が介在し、かつ前記エピタキシャル層上の前記第２の絶縁膜に達する第１のコンタクトホールを前記層間絶縁膜に形成する工程と、（ｆ）前記工程（ｅ）の実行によって露出した前記第２の絶縁膜をエッチングして、前記エピタキシャル層に達する第２のコンタクトホールを前記第２の絶縁膜に形成する工程と、（ｇ）前記第１，２のコンタクトホールを充填するコンタクトプラグを形成する工程とを備える。
【００２４】
また、この発明のうち請求項２に記載の半導体装置の製造方法は、請求項１に記載の半導体装置の製造方法であって、前記工程（ａ）で準備される前記半導体基板は、前記第１の不純物領域とは異なる導電型の第２の不純物領域を前記主面内に更に有し、前記第１の不純物領域は、前記第２の不純物領域内に設けられており、（ｈ）前記工程（ｆ）の後であって、前記工程（ｇ）の前に、前記第１，２のコンタクトホール及び前記エピタキシャル層を介して、前記半導体基板の前記主面内に不純物を導入し、前記第１の不純物領域と同じ導電型であって、前記第１の不純物領域よりも深い第３の不純物領域を、前記第２の不純物領域の上面内に形成する工程を更に備える。
【００２５】
また、この発明のうち請求項３に記載の半導体装置の製造方法は、請求項１及び請求項２のいずれか１つに記載の半導体装置の製造方法であって、（ｉ）前記工程（ｆ）の後であって、前記工程（ｇ）の前に、前記工程（ｆ）の実行によって露出した前記エピタキシャル層をその上面から部分的に除去する工程を更に備える。
【００２６】
また、この発明のうち請求項４に記載の半導体装置の製造方法は、請求項１乃至請求項３のいずれか１つに記載の半導体装置の製造方法であって、前記工程（ｇ）は、（ｇ−１）前記第１，２のコンタクトホール内に金属膜を形成する工程を含む。
【００２７】
また、この発明のうち請求項５に記載の半導体装置の製造方法は、請求項４に記載の半導体装置の製造方法であって、前記工程（ｇ）は、（ｇ−２）前記工程（ｇ−１）の前に、前記エピタキシャル層の上面上に、バリアメタル層を形成する工程を更に含み、前記工程（ｇ−１）において、前記バリアメタル層上に前記金属膜を形成する。
【００２８】
また、この発明のうち請求項６に記載の半導体装置は、第１の不純物領域を主面内に有する半導体基板と、前記第１の不純物領域上に設けられたエピタキシャル層と、前記半導体基板上に設けられ、ゲート電極を有するゲート構造と、前記ゲート電極と、前記エピタキシャル層との間に介在する第１の絶縁膜と、前記エピタキシャル層の上面上に部分的に設けられた第２の絶縁膜と、前記半導体基板、前記エピタキシャル層、前記ゲート構造、及び前記第１，２の絶縁膜を覆う層間絶縁膜と、前記ゲート電極との間に前記第２の絶縁膜が介在し、かつ前記エピタキシャル層に達する、前記層間絶縁膜内に設けられたコンタクトホールと、前記コンタクトホール内を充填するコンタクトプラグとを備える。
【００２９】
また、この発明のうち請求項７に記載の半導体装置は、請求項６に記載の半導体装置であって、前記半導体基板は、前記第１の不純物領域とは異なる導電型の第２の不純物領域を前記主面内に更に有し、前記第１の不純物領域は、前記第２の不純物領域内に設けられており、前記エピタキシャル層との界面付近の不純物濃度よりも、前記第２の不純物領域との界面付近の不純物濃度が薄い。
【００３０】
また、この発明のうち請求項８に記載の半導体装置は、請求項６及び請求項７のいずれか１つに記載の半導体装置であって、前記エピタキシャル層の上面は、前記コンタクトプラグに接触している部分が、前記第２の絶縁膜に接触している部分よりも凹んでいる。
【００３１】
また、この発明のうち請求項９に記載の半導体装置は、請求項６乃至請求項８のいずれか１つに記載の半導体装置であって、前記コンタクトプラグは金属膜を含む。
【００３２】
また、この発明のうち請求項１０に記載の半導体装置は、請求項９に記載の半導体装置であって、前記コンタクトプラグは、前記エピタキシャル層の上面上に設けられたバリアメタル層を更に含み、前記金属膜は前記バリアメタル層の上に設けられている。
【００３３】
【発明の実施の形態】
実施の形態１．
図１は本発明の実施の形態１に係る半導体装置の構造を示す断面図である。図１に示す半導体装置は、例えばＤＲＡＭのメモリセルを有する半導体装置であって、図１では、その一部を示している。
【００３４】
図１に示すように、本実施の形態１に係る半導体装置は、半導体基板１と、複数のゲート構造６０と、各ゲート構造６０の側面上に設けられたサイドウォール絶縁膜１７と、エッチング阻止膜２０と、エピタキシャル層１９ａ，１９ｂと、層間絶縁膜２１と、コンタクトホール３０ａ，３０ｂと、コンタクトプラグ２２ａ，２２ｂとを備えている。
【００３５】
半導体基板１は例えばシリコン基板から成り、その主面内に、素子分離絶縁膜５、ｐ型ウェル領域８及びｎ型不純物領域１３ａ，１３ｂを有している。ｐ型ウェル領域８はｐ型不純物領域であって、素子分離絶縁膜５で区分された半導体基板１の主面内に設けられている。ｎ型不純物領域１３ａ，１３ｂは互いに所定距離を成して、それぞれｐ型ウェル領域８の上面内に設けられている。そして、各ｎ型不純物領域１３ａ，１３ｂは、メモリセルトランジスタのソース・ドレイン領域として機能する。
【００３６】
図１中のゲート構造６０は、メモリセルトランジスタのゲート構造であって、ｎ型不純物領域１３ａとｎ型不純物領域１３ｂとで挟まれたｐ型ウェル領域８上に設けられている。またゲート構造６０は、ゲート絶縁膜９、ワード線として機能するゲート電極５０及びキャップ膜１２が、この順でｐ型ウェル領域８上に積層された構造を成している。そして、ゲート電極５０は、ｎ型の不純物が導入されたポリシリコン膜１０、図示しないバッファ膜、及び金属膜１１とがこの順で積層された構造を成している。なお、ゲート電極５０のポリシリコン膜１０の側面には、図示しないシリコン酸化膜が設けられている。
【００３７】
ゲート絶縁膜９は例えばシリコン酸化膜から成り、キャップ膜１２は例えばシリコン窒化膜から成る。また、ゲート電極５０のバッファ膜は例えばＷＳｉＮから成り、金属膜１１は例えばタングステン（Ｗ）から成る。
【００３８】
サイドウォール絶縁膜１７は例えばシリコン窒化膜から成り、各ゲート構造６０におけるゲート電極５０及びキャップ膜１２の側面上に設けられている。またサイドウォール絶縁膜１７は、ゲート絶縁膜９を介して、ｎ型不純物領域１３ａ，１３ｂ上にも設けられている。
【００３９】
エピタキシャル層１９ａは、ｎ型不純物領域１３ａの上面上に設けられ、かつそれぞれがｎ型不純物領域１３ａの上方に位置しつつ、互いに対面するサイドウォール絶縁膜１７上に部分的に設けられている。そのため、ｎ型不純物領域１３ａの上方に位置するサイドウォール絶縁膜１７は、エピタキシャル層１９ａとゲート電極５０との間に介在している。
【００４０】
エピタキシャル層１９ｂは、ｎ型不純物領域１３ｂの上面上に設けられ、かつそれぞれがｎ型不純物領域１３ｂの上方に位置しつつ、互いに対面するサイドウォール絶縁膜１７上に部分的に設けられている。そのため、ｎ型不純物領域１３ｂの上方に位置するサイドウォール絶縁膜１７は、エピタキシャル層１９ｂとゲート電極５０との間に介在している。なお、各エピタキシャル層１９ａ，１９ｂは、選択エピタキシャル成長法によって形成される。
【００４１】
エッチング阻止膜２０は例えばシリコン窒化膜から成り、サイドウォール絶縁膜１７及びキャップ膜１２の上に設けられ、かつエピタキシャル層１９ａ，１９ｂ上に部分的に設けられている。
【００４２】
層間絶縁膜２１は、例えばリンやボロンなどの不純物を含んだシリコン酸化膜から成り、ゲート構造６０間のスペースを充填しつつ、半導体基板１、エピタキシャル層１９ａ，１９ｂ、ゲート構造６０、サイドウォール絶縁膜１７及びエッチング阻止膜２０を覆っている。
【００４３】
各コンタクトホール３０ａ，３０ｂは、層間絶縁膜２１及びエッチング阻止膜２０内に設けられている。コンタクトホール３０ａは、エピタキシャル層１９ａに達しており、ゲート電極５０との間にエッチング阻止膜２０及びサイドウォール絶縁膜１７が介在している。またコンタクトホール３０ｂは、エピタキシャル層１９ｂに達しており、ゲート電極５０との間にエッチング阻止膜２０及びサイドウォール絶縁膜１７が介在している。
【００４４】
各コンタクトプラグ２２ａ，２２ｂは、例えばｎ型不純物がドープされたポリシリコン膜から成る。そして、コンタクトプラグ２２ａ，２２ｂは、それぞれコンタクトホール３０ａ，３０ｂを充填している。
【００４５】
なお、図１では図示していないが、本実施の形態１に係る半導体装置には、コンタクトプラグ２２ｂに電気的に接続されたビット線が設けられており、かかるビット線とｎ型不純物領域１３ｂとが、コンタクトプラグ２２ｂ及びエピタキシャル層１９ｂを介して電気的に接続されている。
【００４６】
また、ビット線と同様に図１では図示していないが、本実施の形態１に係る半導体装置には、メモリセルのキャパシタが設けられている。キャパシタのストレージノードは、コンタクトプラグ２２ａに電気的に接続されており、ストレージノードとｎ型不純物領域１３ａとが、コンタクトプラグ２２ａ及びエピタキシャル層１９ａを介して電気的に接続されている。
【００４７】
次に、図１に示す半導体装置の製造方法について説明する。図２〜１８は、図１に示す半導体装置の製造方法を工程順に示す断面図である。なお、上述の図１に示す半導体装置は、図１８に示す構造のうち、ＤＲＡＭのメモリセルが形成されている部分を拡大して示している。
【００４８】
まず図２に示すように、半導体基板１上に、膜厚１５ｎｍのバッファ絶縁膜４を形成する。かかるバッファ絶縁膜４は、例えば半導体基板１の表面をウェット酸化することにより形成することができる。
【００４９】
次に、例えばＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法により、膜厚１００ｎｍのシリコン窒化膜２をバッファ絶縁膜４上に形成する。そして、図示しないフォトレジストをシリコン窒化膜２上に形成し、かかるフォトレジストに写真製版処理によって所定の開口パターンを形成する。この所定の開口パターンを有するフォトレジストをマスクに用いて、シリコン窒化膜２及びバッファ絶縁膜４から成る積層膜をドライエッチング法により異方性エッチングし、シリコン窒化膜２及びバッファ絶縁膜４を部分的に除去する。その後、フォトレジストを除去する。
【００５０】
次に、シリコン窒化膜２及びバッファ絶縁膜４から成る積層膜をマスクに用いて、ドライエッチング法により半導体基板１を厚さ方向に２５０ｎｍ異方性エッチングする。これにより、半導体基板１にシャロートレンチ３が形成される。そして、シャロートレンチ３の表面を熱酸化し、シャロートレンチ３を形成した時に発生したダメージを除去する。
【００５１】
次に図３に示すように、シャロートレンチ３を充填しつつ、半導体基板１及びシリコン窒化膜２の上にシリコン酸化膜４５を形成する。なお、シリコン酸化膜４５のシャロートレンチ３への埋め込み工程は、段差被覆性の優れた方法により行われることが好ましい。このような方法としてＨＤＰ（高密度プラズマ）を用いたＣＶＤ法が良い。
【００５２】
次に図４に示すように、ＣＭＰ法を用いて、シリコン酸化膜４５をその上面から研磨する。このとき、シリコン窒化膜２は研磨時のストッパーとして機能する。これにより、シャロートレンチ３を充填し、シリコン酸化膜から成る素子分離絶縁膜５が完成するとともに、加工途中の構造体の上面は平坦化される。研磨後、例えばアルゴン（Ａｒ）雰囲気中で熱処理を行い、素子分離絶縁膜５を焼き締める。
【００５３】
次に図５に示すように、素子分離絶縁膜５の上面と、バッファ絶縁膜４の上面とがほぼ同一平面上に位置するように、素子分離絶縁膜５を一部除去する。続いてシリコン窒化膜２を除去して、バッファ絶縁膜４を露出させる。そして、半導体基板１の上方、具体的にはバッファ絶縁膜４及び素子分離絶縁膜５の上に、所定の開口パターンを有するフォトレジスト（図示せず）を形成する。そして、かかるフォトレジスをマスクに用いてイオン注入を行い、半導体基板１の主面内にｎ型の不純物を導入する。これにより、図６に示すように、素子分離絶縁膜５で区分された半導体基板１の主面内に、ｎ型不純物領域であるｎ型ウェル領域７が形成される。なお、このｎ型ウェル領域７には、例えばロジック回路のｐ型ＭＯＳトランジスタが形成される。また、このイオン注入工程を必要に応じて適宜行い、設計どおりになるようにトランジスタのしきい値電圧を調整する。
【００５４】
次に、ｎ型ウェル領域７を形成する際に用いたフォトレジストを除去して、半導体基板１の上方、具体的にはバッファ絶縁膜４及び素子分離絶縁膜５の上に、所定の開口パターンを有するフォトレジスト（図示せず）を形成する。そして、かかるフォトレジスをマスクに用いてイオン注入を行い、半導体基板１の主面内にｐ型の不純物を導入する。これにより、図７に示すように、素子分離絶縁膜５で区分された半導体基板１の主面内に、ｐ型不純物領域であるｐ型ウェル領域８が形成される。ここで図７では、２つのｐ型ウェル領域８を示しているが、一方のｐ型ウェル領域８には、ＤＲＡＭのメモリセルトランジスタとして機能するｎ型ＭＯＳトランジスタが形成され、他方のウェル領域８には例えばロジック回路のｎ型ＭＯＳトランジスタが形成される。また、このイオン注入工程を必要に応じて適宜行い、設計どおりになるようにトランジスタのしきい値電圧を調整する。なお、ＤＲＡＭのメモリセルトランジスタが形成されるｐ型ウェル領域８を「メモリセル用ウェル領域８」、ロジック回路のｎ型ＭＯＳトランジスタが形成されるｐ型ウェル領域８を「ロジック用ウェル領域８」と呼ぶ。
【００５５】
次に図８に示すように、半導体基板１上のバッファ絶縁膜４を除去し、再度露出された半導体基板１の表面を熱酸化する。これにより、ゲート絶縁膜９が半導体基板１上に形成される。そして、素子分離絶縁膜５及びゲート絶縁膜９の上に、膜厚５０ｎｍであって、ｎ型の不純物が導入されたポリシリコン膜１０を、例えばＣＶＤ法により形成する。
【００５６】
次に、ポリシリコン膜１０上に、例えばスパッタ法により、膜厚５ｎｍのバッファ層（図示せず）を形成する。そして、バッファ層上に、例えばスパッタ法により、膜厚５０ｎｍの金属膜１１を形成する。ここで、ポリシリコン膜１０上に直接金属膜１１を形成した場合には、ポリシリコン膜１０と金属膜１１とが反応して、その間に比較的抵抗の高いタングステンシリサイド膜が形成される。本実施の形態では、それを防止するために、ポリシリコン膜１０と金属膜１１との間にバッファ層を設けている。
【００５７】
次に金属膜１１上に、例えばＣＶＤ法により、膜厚１８０ｎｍのキャップ膜１２を形成する。そして、所定の開口パターンを有するフォトレジスト（図示せず）をキャップ膜１２上に形成し、かかるフォトレジスをマスクに用いて、キャップ膜１２、金属膜１１、バッファ層及びポリシリコン膜１０をエッチングしてパターンニングする。これにより、図９に示すように、ポリシリコン膜１０、バッファ層及び金属膜１１から成るポリメタル構造のゲート電極５０と、かかるゲート電極５０上に設けられたキャップ膜１２と、ゲート絶縁膜９とから成るゲート構造６０が、メモリセル用ウェル領域８上に複数形成される。つまり、メモリセルトラジスタのゲート構造６０が、メモリセル用ウェル領域８上に複数形成される。同時に、ロジック用ウェル領域８上と、ｎ型ウェル領域７上とにゲート構造６０が形成される。なお本実施の形態では、互いに隣り合う、メモリセルトランジスタのゲート構造６０において、一方のゲート構造６０におけるゲート電極５０の側面と、かかるゲート電極５０の側面と対面する、他方のゲート構造６０におけるゲート電極５０の側面との距離（以後、単に「ゲート電極５０間の距離」と呼ぶ）は、例えば１５０ｎｍに設定される。
【００５８】
次に、金属膜１１及びバッファ層を酸化することなく、ポリシリコン膜１０の側面に選択的にシリコン酸化膜（図示せず）を形成する。このシリコン酸化膜は、Ｈ２／Ｈ２Ｏ雰囲気中で、タングステンを還元しながら、ポリシリコン膜１０を選択的に酸化することによって形成することができる。また、このシリコン酸化膜をポリシリコン膜１０に形成することによって、ポリシリコン膜１０をエッチングした際に誘起されたダメージを除去することができ、更にＭＯＳトランジスタにおける電界集中の緩和を図ることができる。
【００５９】
次に、ゲート電極５０及び素子分離絶縁膜５をマスクに用いて、フォトレジストを形成すること無く、半導体基板１にイオン注入を行って、半導体基板１の主面内にｎ型の不純物を導入する。これにより、図９に示すように、メモリセル用ウェル領域８の上面内に、浅くて、比較的低濃度のｎ型不純物領域１３ａ，１３ｂが互いに所定距離を成して形成される。同時に、ロジック用ウェル領域８の上面内に、浅くて、比較的低濃度の複数のｎ型不純物領域１３ｄが互いに所定距離を成して形成され、ｎ型ウェル領域７の上面内に、浅くて、比較的低濃度の複数のｎ型不純物領域１３ｃが互いに所定距離を成して形成される。これらのｎ型不純物領域１３ａ〜１３ｄは、例えば加速エネルギー１０ｋｅＶ、ドーズ量２×１０１３ｃｍ−２で、リン（Ｐ）イオンを注入することによって得られる。
【００６０】
次に図１０に示すように、全面に、例えばＣＶＤ法により、膜厚１５ｎｍのシリコン窒化膜１４を形成する。この後、所定の開口パターンを有するフォトレジスト（図示せず）をシリコン窒化膜１４上に形成し、かかるフォトレジストをマスクに用いてイオン注入を行って、半導体基板１の主面内にｎ型の不純物を導入する。これにより、図１１に示すように、ロジック用ウェル領域８の上面内に、深くて、比較的高濃度のｎ型不純物領域１５が形成される。このｎ型不純物領域１５は、例えば加速エネルギー５５ｋｅＶ、ドーズ量４×１０１５ｃｍ−２で、ヒ素（Ａｓ）イオンを注入することによって得られる。この場合のイオン注入では、イオンはシリコン窒化膜１４を貫通して半導体基板１に注入される。
【００６１】
次に、ｎ型不純物領域１５を形成する際に用いたフォトレジストを除去して、所定の開口パターンを有する新たなフォトレジスト（図示せず）をシリコン窒化膜１４上に形成し、かかるフォトレジストをマスクに用いてイオン注入を行って、半導体基板１の主面内にｐ型の不純物を導入する。これにより、図１１に示すように、ｎ型ウェル領域７の上面内に、深くて、比較的高濃度のｐ型不純物領域１６が形成される。このｐ型不純物領域１６は、例えば加速エネルギー４０ｋｅＶ、ドーズ量４×１０１５ｃｍ−２で、ボロン（ＢＦ２）イオンを注入することによって得られる。この場合のイオン注入でも、イオンはシリコン窒化膜１４を貫通して半導体基板１に注入される。
【００６２】
次に窒素雰囲気中で、ランプアニ−ル法を用いて、例えば９００℃で、１０秒間熱処理を行い、ｎ型不純物領域１５，１６中の不純物を電気的に活性化する。これにより、ロジック用ウェル領域８の上面内に、ｎ型不純物領域１３ｄ，１５から成るソース・ドレイン領域が完成する。また、ｎ型不純物領域１３ｃはｐ型不純物領域１６で補償され、ｎ型ウェル領域７の上面内に、ｐ型のソース・ドレイン領域が完成する。
【００６３】
次に、写真製版技術を用いて、所定の開口パターンを有するフォトレジスト（図示せず）をシリコン窒化膜１４上に形成し、かかるフォトレジストをマスクに用いて、シリコン窒化膜１４を異方性エッチングする。これにより、メモリセル用ウェル領域８上のゲート構造６０の側方、具体的には、かかるゲート構造６０のキャップ膜１２及びゲート電極５０の側面に、シリコン窒化膜から成るサイドウォール絶縁膜１７が形成される。このサイドウォール絶縁膜１７を形成する場合には、異方性エッチングでゲート絶縁膜９までも除去しても良いが、ゲート絶縁膜９に対して選択比の高い異方性エッチング方法を用いて、図１１に示すように、シリコン窒化膜１４のみを除去することによって、半導体基板１にエッチングのダメージが残らないようにする方が好ましい。
【００６４】
次に図１２に示すように、例えば希フッ酸（ＤＨＦ）で、ｎ型不純物領域１３ａ，１３ｂ上のゲート絶縁膜９を除去し、半導体基板１を部分的に露出させる。そして、図１３に示すように、選択エピタキシャル成長法により、ｎ型不純物領域１３ａ，１３ｂの上に、それぞれエピタキシャル層１９ａ，１９ｂを形成する。本実施の形態では、このときのエピタキシャル成長を等方的に進行させるため、エピタキシャル層１９ａ，１９ｂが自己整合的に形成される。これにより、ゲート電極５０との間にサイドウォール絶縁膜１７が介在するように、ｎ型不純物領域１３ａ，１３ｂの上に、それぞれエピタキシャル層１９ａ，１９ｂが形成される。このエピタキシャル層１９ａ，１９ｂのそれぞれは、例えばＬＰＣＶＤ（減圧ＣＶＤ）法を用いて、膜厚４０ｎｍで形成される。
【００６５】
このようなエピタキシャル成長工程は、温度６８０〜８５０℃、圧力４０〜６６６６Ｐａで行われ、流量１×１０−４〜８×１０−４ｍ３／ｍｉｎのジクロールシラン（ＤＣＳ）と、流量４０〜４００Ｌ／ｍｉｎの塩化水素（ＨＣｌ）とを用いて行われる。なお、エピタキシャル成長の前処理として、流量１〜１０Ｌ／ｍｉｎの水素（Ｈ２）ガスを使用する。また、ワード線が延在している方向、つまりゲート電極５０が延在している方向において、互いに隣り合うエピタキシャル層１９ａが、互いに電気的に絶縁されるように、エピタキシャル層１９ａの寸法は制御されている。同様に、ゲート電極５０が延在している方向において、互いに隣り合うエピタキシャル層１９ｂが、互いに電気的に絶縁されるように、エピタキシャル層１９ｂの寸法は制御されている。なお図１３は、ゲート電極５０が延在している方向に対して垂直な方向における断面図である。
【００６６】
次に図１４に示すように、例えばＣＶＤ法で、膜厚２０ｎｍのシリコン窒化膜から成るエッチング阻止膜２０を全面に形成する。これにより、ゲート電極５０の側方と、エピタキシャル層１９ａ，１９ｂの上面全体とにエッチング阻止膜２０が形成される。
【００６７】
次に例えばＣＶＤ法で、リンやボロンなどの不純物がドープされた膜厚８００ｎｍのシリコン酸化膜を、エッチング阻止膜２０上に堆積する。このシリコン酸化膜はＴＥＯＳ酸化膜であって、Ｂ２Ｈ６、ＰＨ３及びＴＥＯＳが材料ガスとして用いられて形成される。次に酸素雰囲気中で、ランプアニ−ル法を用いて、例えば９５０℃で、１０秒間熱処理を行い、シリコン酸化膜をリフローさせる。これにより、シリコン酸化膜から成り、ゲート構造６０間のスペースを充填する層間絶縁膜２１が、エッチング阻止膜２０上に形成される。なお、ゲート構造６０間のスペースに対する埋め込み性能を向上させるために、層間絶縁膜２１にはボロンがドープされている。
【００６８】
次に、例えばＣＭＰ法を用いて、層間絶縁膜２１をその上面から２００ｎｍ研磨する。これにより、加工途中の構造体は平坦化される。なお層間絶縁膜２１は、コンタクトホール３０ａ，３０ｂを形成する際に実行される写真製版工程でのプロセス裕度を大きくするために、その上面が平坦化される。
【００６９】
次に、写真製版技術を用いて、所定の開口パターンを有するフォトレジスト（図示せず）を層間絶縁膜２１上に形成し、かかるフォトレジストをマスクに用いて、層間絶縁膜２１を異方性エッチングする。このとき、エッチング阻止膜２０はエッチングストッパとして機能する。これにより、図１６に示すように、ゲート電極５０との間にエッチング阻止膜２０及びサイドウォール絶縁膜１７が介在し、かつエピタキシャル層１９ａ上のエッチング阻止膜２０に達するコンタクトホール３１ａが層間絶縁膜２１に自己整合的に形成される。同時に、ゲート電極５０との間にエッチング阻止膜２０及びサイドウォール絶縁膜１７が介在し、かつエピタキシャル層１９ｂ上のエッチング阻止膜２０に達するコンタクトホール３１ｂが層間絶縁膜２１に自己整合的に形成される。なお、エッチングストッパーとして用いられるエッチング阻止膜２０との選択比を高めるために、層間絶縁膜２１にはリンがドープされている。
【００７０】
次に、図１７に示すように、図１６に示す工程の実行によって露出したエッチング阻止膜２０に対して異方性エッチングを行って、エピタキシャル層１９ａに達するコンタクトホール３２ａと、エピタキシャル層１９ｂに達するコンタクトホール３２ｂとを、エッチング阻止膜２０に形成する。これにより、コンタクトホール３１ａ，３２ａから成り、エピタキシャル層１９ａに達するコンタクトホール３０ａが、層間絶縁膜２１及びエッチング阻止膜２０内に完成する。同時に、コンタクトホール３１ｂ，３２ｂから成り、エピタキシャル層１９ｂに達するコンタクトホール３０ｂが、層間絶縁膜２１及びエッチング阻止膜２０内に完成する。なお本実施の形態では、各コンタクトホール３０ａ，３０ｂの最大径は例えば１８０ｎｍに設定されている。また本実施の形態では、エッチング阻止膜２０をエッチングする際には、かかるエッチングが半導体基板１にまで達することが無いため、半導体基板１にエッチングのダメージが残らないようにすることができる。
【００７１】
次に図１８に示すように、例えばＣＶＤ法を用いて、コンタクトホール３０ａ，３０ｂを充填しつつ、層間絶縁膜２１上にポリシリコン膜を形成する。このポリシリコン膜には、ｎ型の不純物がドープされている。そして、例えばＣＭＰ法により、ポリシリコン膜をその上面から研磨して、コンタクトホール３０ａ，３０ｂよりも上方のポリシリコン膜を除去する。これにより、ポリシリコン膜から成り、コンタクトホール３０ａ内を充填するコンタクトプラグ２２ａが完成する。同時に、ポリシリコン膜から成り、コンタクトホール３０ｂ内を充填するコンタクトプラグ２２ｂが完成する。なお層間絶縁膜２１は、ポリシリコン膜の研磨時のストッパーとして機能する。
【００７２】
次に、コンタクトプラグ２２ｂに電気的に接続させて、図示しないビット線を設ける。これにより、ビット線と、ソース・ドレイン領域として機能するｎ型不純物領域１３ｂとが、コンタクトプラグ２２ｂ及びエピタキシャル層１９ｂを介して電気的に接続される。また、コンタクトプラグ２２ａに電気的に接続させて、図示しないＤＲＡＭキャパシタのストレージノードを設ける。これにより、キャパシタのストレージノードと、ソース・ドレイン領域として機能するｎ型不純物領域１３ａとが、コンタクトプラグ２２ａ及びエピタキシャル層１９ａを介して電気的に接続される。その後、キャパシタの誘電体膜及び上部電極を設ける。
【００７３】
このようにして、自己整合コンタクト構造体を有するメモリセルトランジスタが形成される。
【００７４】
上述のように、本実施の形態１に係る半導体装置では、ゲート電極５０とエピタキシャル層１９ａ，１９ｂとの間に介在するサイドウォール絶縁膜１７と、エピタキシャル層１９ａ，１９ｂ上に設けられ、ゲート電極５０とコンタクトプラグ２２ａ，２２ｂとの間に介在するエッチング阻止膜２０とが設けられている。そのため、本実施の形態のように、コンタクトホール３０ａ，３０ｂを形成する際にゲート電極５０が露出するのを防止するために、エッチング阻止膜２０をエッチングストッパとして用いる場合であって、コンタクトプラグ２２ａ，２２ｂとｎ型不純物領域１３ａ，１３ｂとの間の電気抵抗を低減するために、サイドウォール絶縁膜１７の膜厚を薄くして、エピタキシャル層１９ａ，１９ｂとｎ型不純物領域１３ａ，１３ｂとの接触面積を大きくした場合であっても、エッチング阻止膜２０の膜厚を調整することによって、コンタクトホール３０ａ，３０ｂの形成時にゲート電極５０が露出することを確実に防止することができる。従って、ゲート電極５０とコンタクトプラグ２２ａ，２２ｂとの間の絶縁性を維持しつつ、コンタクトプラグ２２ａ，２２ｂと、それに電気的に接続されるｎ型不純物領域１３ａ，１３ｂとの間の電気抵抗を低減することができる。その結果、ゲート電極５０とコンタクトプラグ２２ａ，２２ｂとが電気的に短絡することによって生じる、ファンクション動作不良の発生や、バーンインで不良が収束しにくいという問題の発生を防止することができ、電気的特性も信頼性も良好な半導体装置を提供することができる。
【００７５】
なお、エピタキシャル層１９ａ，１９ｂとｎ型不純物領域１３ａ，１３ｂとの間の接触抵抗は、通常、エピタキシャル層１９ａ，１９ｂとコンタクトプラグ２２ａ，２２ｂとの間の接触抵抗よりも、一桁程度高い値を示す。従って、ゲート電極５０とコンタクトプラグ２２ａ，２２ｂとの電気的な短絡を防ぐために、エッチング阻止膜２０の膜厚を厚くし、エピタキシャル層１９ａ，１９ｂとコンタクトプラグ２２ａ，２２ｂとの接触面積が減少したとしても、その減少は、コンタクトプラグ２２ａ，２２ｂとｎ型不純物領域１３ａ，１３ｂとの間の電気抵抗にほとんど影響を与えない。つまり、コンタクトプラグ２２ａ，２２ｂとｎ型不純物領域１３ａ，１３ｂとの間の電気抵抗は、エピタキシャル層１９ａ，１９ｂとｎ型不純物領域１３ａ，１３ｂとの接触面積でほぼ決定される。
【００７６】
また、本実施の形態１に係る半導体装置によれば、コンタクトプラグ２２ａ，２２ｂと、ｎ型不純物領域１３ａ，１３ｂとの間に、エピタキシャル層１９ａ，１９ｂが介在している。そして、互いに隣り合うゲート構造６０において、一方のゲート構造６０の側面上に設けられたサイドウォール絶縁膜１７と、かかるサイドウォール絶縁膜１７に対向する、他方のゲート構造６０の側面上に設けられたサイドウォール絶縁膜１７とで挟まれたｎ型不純物領域１３ａ，１３ｂの上面全体に、エピタキシャル層１９ａ，１９ｂが形成されている。従って、コンタクトホール３０ａ，３０ｂを形成する際の写真製版工程において、重ね合わせ精度や寸法精度に誤差が生じた場合には、エピタキシャル層１９ａ，１９ｂとコンタクトプラグ２２ａ，２２ｂとの接触面積は低減するが、エピタキシャル層１９ａ，１９ｂとｎ型不純物領域１３ａ，１３ｂとの接触面積は変化しないため、コンタクトプラグ２２ａ，２２ｂとｎ型不純物領域１３ａ，１３ｂとの間の電気抵抗はほとんど変化することはない。そのため、コンタクトホール３０ａ，３０ｂを形成する際の写真製版工程で、重ね合わせ精度や寸法精度に誤差が生じた場合であっても、ＤＲＡＭのメモリセルへのデータ書き込み不良の発生や、リフレッシュ特性の劣化を防止することができる。
【００７７】
更に、本実施の形態１に係る半導体装置では、コンタクトホール３０ａ，３０ｂと、ｎ型不純物領域１３ａ，１３ｂとの間に、エピタキシャル層１９ａ，１９ｂが介在しているため、コンタクトホール３０ａ，３０ｂを形成する際に、半導体基板１の表面にエッチングのダメージが誘起されることはない。従って、半導体基板１にエッチングダメージが誘起されることによって発生するリフレッシュ特性の劣化を防止することができる。
【００７８】
また、本実施の形態１に係る内容を半導体装置の製造方法に関する内容として捉えると、以下のようなことが言える。すなわち、本実施の形態１に係る半導体装置の製造方法によれば、コンタクトプラグ２２ａとｎ型不純物領域１３ａとの間の電気抵抗、あるいはコンタクトプラグ２２ｂとｎ型不純物領域１３ｂとの間の電気抵抗を低減するために、サイドウォール絶縁膜１７の膜厚を薄くした場合であっても、エッチング阻止膜２０の膜厚を調整することによって、図１６に示す工程においてコンタクトホール３０ａ，３０ｂの一部、つまりコンタクトホール３１ａ，３１ｂを形成する際に、ゲート電極５０が露出することを確実に防止することができる。従って、ゲート電極５０とコンタクトプラグ２２ａ，２２ｂとの間の絶縁性を維持しつつ、コンタクトプラグ２２ａ，２２ｂと、それに電気的に接続されるｎ型不純物領域１３ａ，１３ｂとの間の電気抵抗を低減することができる。
【００７９】
また、本実施の形態１に係る半導体装置の製造方法によれば、エピタキシャル層１９ａ，１９ｂを自己整合的に形成し、その後に、かかるエピタキシャル層１９ａ，１９ｂに達するコンタクトホール３０ａ，３０ｂを形成している。従って、コンタクトホール３０ａ，３０ｂを形成する際の写真製版工程において、重ね合わせ精度や寸法精度に誤差が生じた場合には、エピタキシャル層１９ａ，１９ｂとコンタクトプラグ２２ａ，２２ｂとの接触面積は低減するが、エピタキシャル層１９ａ，１９ｂとｎ型不純物領域１３ａ，１３ｂとの接触面積は変化しない。従って、かかる場合であっても、コンタクトプラグ２２ａ，２２ｂとｎ型不純物領域１３ａ，１３ｂとの間の電気抵抗はほとんど変化することはなく、ＤＲＡＭのメモリセルへのデータ書き込み不良の発生や、リフレッシュ特性の劣化を防止することができる。
【００８０】
更に、本実施の形態１に係る半導体装置の製造方法によれば、コンタクトホール３０ａ，３０ｂを形成する際には、ｎ型不純物領域１３ａ，１３ｂ上にエピタキシャル層１９ａ，１９ｂが存在している。そのため、コンタクトホール３０ａ，３０ｂを形成する際に、半導体基板１の表面にエッチングのダメージが誘起されることはない。従って、半導体基板１にエッチングダメージが誘起されることによって発生するリフレッシュ特性の劣化を防止することができる。
【００８１】
また、本実施の形態１では、ｎ型不純物領域１３ａ，１３ｂ上にエピタキシャル層１９ａ，１９ｂを設けることによって、コンタクトプラグ２２ａ，２２ｂとの接触面を、半導体基板１から持ち上げている。そのため、実効的なコンタクトホール３０ａ，３０ｂのアスペクト比を低減することが可能となる。従って、コンタクトホール３０ａ，３０ｂを形成する際のプロセスマージンを拡大することができる。
【００８２】
また、本実施の形態１では、ｎ型不純物領域１３ａ，１３ｂ上にエピタキシャル層１９ａ，１９ｂを設けているため、ゲート構造６０間のスペースのアスペクト比を小さくすることができる。従って、かかるスペース間を層間絶縁膜２１で埋め込む際の埋め込み不良の発生を抑制することができる。
【００８３】
実施の形態２．
図１９は本発明の実施の形態２に係る半導体装置の構成を示す断面図である。本実施の形態２に係る半導体装置は、上述の実施の形態１に係る半導体装置において、ｐ型ウェル領域８の上面内に更にｎ型不純物領域２４ａ，２４ｂを備えるものである。そして、ｎ型不純物領域１３ａ，２４ａでもって、メモリセルトランジスタの一方のソース・ドレイン領域として機能し、ｎ型不純物領域１３ｂ，２４ｂでもって、メモリセルトランジスタの他方のソース・ドレイン領域として機能する。
【００８４】
図１９に示すように、ｎ型不純物領域２４ａは、コンタクトプラグ２２ａの下方であって、ｐ型ウェル領域８の上面内に、ｎ型不純物領域１３ａと部分的に重なりつつ、ｎ型不純物領域１３ａよりも深く形成されている。また、ｎ型不純物領域２４ａの幅、つまり半導体基板１の厚み方向に対して垂直な方向におけるｎ型不純物領域２４ａの寸法は、ｎ型不純物領域１３ａのそれよりも小さい。そして、エピタキシャル層１９ａは、ｎ型不純物領域１３ａのうち、ｎ型不純物領域２４ａと重なっている領域上に設けられている。ここで、ｎ型不純物領域１３ａとｎ型不純物領域２４ａとをあわせて１つのｎ型不純物領域２５ａとして考えると、ｎ型不純物領域２５ａは、エピタキシャル層１９ａとの界面付近の不純物濃度よりも、ｐ型ウェル領域８との界面付近の不純物濃度が薄いものである。
【００８５】
また、ｎ型不純物領域２４ｂは、コンタクトプラグ２２ｂの下方であって、ｐ型ウェル領域８の上面内に、ｎ型不純物領域１３ｂと部分的に重なりつつ、ｎ型不純物領域１３ｂよりも深く形成されている。また、ｎ型不純物領域２４ｂの幅、つまり半導体基板１の厚み方向に対して垂直な方向におけるｎ型不純物領域２４ｂの寸法は、ｎ型不純物領域１３ｂのそれよりも小さい。そして、エピタキシャル層１９ｂは、ｎ型不純物領域１３ｂのうち、ｎ型不純物領域２４ｂと重なっている領域上に設けられている。ここで、ｎ型不純物領域１３ｂとｎ型不純物領域２４ｂとをあわせて１つのｎ型不純物領域２５ｂとして考えると、ｎ型不純物領域２５ｂは、エピタキシャル層１９ａとの界面付近の不純物濃度よりも、ｐ型ウェル領域８との界面付近の不純物濃度が薄いものである。本実施の形態２に係る半導体装置のその他の構造は、上述の実施の形態１に係る半導体装置と同じであるため、その説明は省略する。
【００８６】
次に、図１９に示す半導体装置の製造方法について説明する。図２０は、図１９に示す半導体装置の製造工程の一部を示す断面図であって、ＤＲＡＭのメモリセルが形成されている部分を拡大して図示している。
【００８７】
まず、上述の図２〜１７に示す工程を実行する。そして、図２０に示すように、層間絶縁膜２１をマスクに用いて、全面に対してイオン注入を行う。これにより、コンタクトホール３０ａ及びエピタキシャル層１９ａを介して、半導体基板１の主面内に不純物が導入され、ｎ型不純物領域２４ａが、ｐ型ウェル領域８の上面内に自己整合的に形成される。その結果、エピタキシャル層１９ａとの界面付近の不純物濃度よりも、ｐ型ウェル領域８との界面付近の不純物濃度が薄いｎ型不純物領域２５ａが、ｐ型ウェル領域８の上面内に形成される。同時に、コンタクトホール３０ｂ及びエピタキシャル層１９ｂを介して、半導体基板１の主面内に不純物が導入され、ｎ型不純物領域２４ｂが、ｐ型ウェル領域８の上面内に自己整合的に形成される。その結果、エピタキシャル層１９ｂとの界面付近の不純物濃度よりも、ｐ型ウェル領域８との界面付近の不純物濃度が薄いｎ型不純物領域２５ｂが、ｐ型ウェル領域８の上面内に形成される。
【００８８】
ｎ型不純物領域２４ａ，２４ｂは、例えば加速エネルギー３０ｋｅＶ、ドーズ量２×１０１３ｃｍ−２で、リン（Ｐ）イオンを注入することによって得られる。
【００８９】
ｎ型不純物領域２４ａ，２４ｂの形成後には、図１８に示す工程を実行し、コンタクトホール３０ａ，３０ｂをそれぞれ充填するコンタクトプラグ２２ａ，２２ｂを形成する。その後、ビット線及びキャパシタを形成する。
【００９０】
上述のように本実施の形態２では、コンタクトプラグ２２ａ，２２ｂと電気的に接続されるｎ型不純物領域において、エピタキシャル層１９ａとの界面付近の不純物濃度が、上述の実施の形態１よりも高いため、コンタクトプラグ２２ａ，２２ｂとｎ型不純物領域との間の電気抵抗を、実施の形態１よりも低減することができる。更に、コンタクトプラグ２２ａ，２２ｂと電気的に接続されるｎ型不純物領域において、ｐ型ウェル領域８との界面付近の不純物濃度は、上述の実施の形態１とほぼ同じであるため、かかるｎ型不純物領域とｐ型ウェル領域８との間に発生するＰＮ接合の電界の上昇を抑えることができる。つまり、ｎ型不純物領域とｐ型ウェル領域８との間に発生する電界の上昇を抑えつつ、ｎ型不純物領域とコンタクトプラグ２２ａ，２２ｂとの間の電気抵抗を低減することができる。その結果、良好なリフレッシュ特性を有する半導体装置を得ることができる。
【００９１】
実施の形態３．
図２１は本発明の実施の形態３に係る半導体装置の構成を示す断面図である。本実施の形態３に係る半導体装置は、上述の実施の形態１に係る半導体装置において、エピタキシャル層１９ａ，１９ｂの各上面に凹部が形成されているものである。具体的には、エピタキシャル層１９ａの上面は、コンタクトプラグ２２ａに接触している部分が、サイドウォール絶縁膜１７に接触している部分よりも凹んでいる。また、エピタキシャル層１９ｂの上面は、コンタクトプラグ２２ｂに接触している部分が、サイドウォール絶縁膜１７に接触している部分よりも凹んでいる。その他の構造については、実施の形態１に係る半導体装置と同じであるため、その説明は省略する。
【００９２】
次に、図２１に示す半導体装置の製造方法について説明する。図２２は、図２１に示す半導体装置の製造工程の一部を示す断面図であって、ＤＲＡＭのメモリセルが形成されている部分を拡大して図示している。
【００９３】
まず、上述の図２〜１７に示す工程を実行する。そして、図２２に示すように、例えばＣＦ４とＯ２を利用したドライエッチングにより、異方的または等方的に、露出しているエピタキシャル層１９ａ，１９ｂの上面を自己整合的に５〜２０ｎｍ除去する。このとき、層間絶縁膜２１及びエッチング阻止膜２０はエッチングマスクとして機能する。なお、本実施の形態３では、図２２に示す工程の実行によって、各エピタキシャル層１９ａ，１９ｂの上面に形成された凹みをも含めて、コンタクトホール３０ａ，３０ｂとする。
【００９４】
次に、図１８に示す工程を実行して、コンタクトホール３０ａ，３０ｂをそれぞれ充填するコンタクトプラグ２２ａ，２２ｂを形成する。その後、ビット線及びキャパシタを形成する。
【００９５】
このように、本実施の形態３に係る半導体装置では、エピタキシャル層１９ａ，１９ｂの上面は、コンタクトプラグ２２ａ，２２ｂに接触している部分が、サイドウォール絶縁膜１７に接触している部分よりも凹んでいる。そのため、上述の製造方法で製造することができる。すなわち、コンタクトホール３０ａ，３０ｂを形成してエピタキシャル層１９ａ，１９ｂの上面を露出させた後に（図１７参照）、エピタキシャル層１９ａ，１９ｂをその上面から部分的に除去し（図２２参照）、その後にコンタクトプラグ２２ａ，２２ｂをコンタクトホール３０ａ，３０ｂに充填することによって（図１８参照）、本実施の形態３に係る半導体装置を得ることができる。
【００９６】
従って、エッチング阻止膜２０をドライエッチング法により異方性エッチングして、エピタキシャル層１９ａ，１９ｂの上面を露出させる場合に、エピタキシャル層１９ａ，１９ｂに発生するエッチングダメージ層、カーボン系不純物、及び金属系不純物を、エピタキシャル層１９ａ，１９ｂをその上面から部分的に除去することによって、取り除くことができる。その結果、エピタキシャル層１９ａ，１９ｂの上面が部分的に除去されていない実施の形態１に係る半導体装置よりも、コンタクトプラグ２２ａ，２２ｂとｎ型不純物領域１３ａ，１３ｂとの間の電気抵抗を低減することができる。
【００９７】
なお、エピタキシャル層１９ａ，１９ｂを部分的に除去する際には、エッチング阻止膜２０を除去してエピタキシャル層１９ａ，１９ｂを露出する場合よりも、低いエネルギーのドライエッチング方法が採用される。この低いエネルギーのドライエッチング方法では、通常、ウェットエッチング方法のように等方的にエッチングされるため、エピタキシャル層１９ａ，１９ｂにエッチングダメージが生じることがない。
【００９８】
また、本実施の形態３に係る内容を半導体装置の製造方法に関する内容として捉えると、以下のようなことが言える。すなわち、本実施の形態３に係る半導体装置の製造方法によれば、図１７に示す工程の実行によって、エピタキシャル層１９ａ，１９ｂに発生したエッチングダメージ層などを、図２２に示す工程を実行することによって除去することができる。その結果、エピタキシャル層１９ａ，１９ｂの上面を部分的に除去しない実施の形態１に係る半導体装置の製造方法よりも、コンタクトプラグ２２ａ，２２ｂとｎ型不純物領域１３ａ，１３ｂとの間の電気抵抗を低減することができる。
【００９９】
なお、上述の実施の形態２において、図２２に示す工程を追加することによって、実施の形態２に係る発明の効果に加えて、本実施の形態３に係る発明の効果が得られることは言うまでもない。例えば、実施の形態２において、図２０に示す工程と、図１８に示す工程との間に、図２２に示す工程を実行することによって、図１７に示す工程の実行によって、エピタキシャル層１９ａ，１９ｂに発生したエッチングダメージ層などを除去することができる。また、これによって、図１９に示す半導体装置において、エピタキシャル層１９ａ，１９ｂの上面の、コンタクトプラグ２２ａ，２２ｂに接触している部分が、サイドウォール絶縁膜１７に接触している部分よりも凹んでいる半導体装置が得られる。
【０１００】
実施の形態４．
図２３は本発明の実施の形態４に係る半導体装置の構成を示す断面図である。本実施の形態４に係る半導体装置は、上述の実施の形態１に係る半導体装置において、各コンタクトプラグ２２ａ，２２ｂが、ポリシリコン膜の替わりに、バリアメタル層２６と金属膜２７とで形成されているものである。具体的には、図２３に示すように、コンタクトプラグ２２ａは、コンタクトホール３０ａの表面上と、エピタキシャル層１９ａの上面上とに設けられたバリアメタル層２６と、バリアメタル層２６上に設けられた金属膜２７とで形成されている。また、コンタクトプラグ２２ｂは、コンタクトホール３０ｂの表面上と、エピタキシャル層１９ｂの上面上とに設けられたバリアメタル層２６と、バリアメタル層２６上に設けられた金属膜２７とで形成されている。
【０１０１】
バリアメタル層２６は、例えばチタン（Ｔｉ）及び窒化チタン（ＴｉＮ）から成り、金属膜２７は例えばタングステン（Ｗ）から成る。その他の構造については、実施の形態１に係る半導体装置と同じであるため、その説明は省略する。
【０１０２】
次に、図２３に示す半導体装置の製造方法について説明する。図２４は、図２３に示す半導体装置の製造工程の一部を示す断面図であって、ＤＲＡＭのメモリセルが形成されている部分を拡大して図示している。
【０１０３】
まず、上述の図２〜１７に示す工程を実行する。そして、図１８に示す工程の替わりに、図２４に示す工程を実行する。具体的には、図２４に示すように、例えばＣＶＤ法により、膜厚１０ｎｍのチタン膜と膜厚１２ｎｍの窒化チタン膜とをこの順で全面に形成する。これにより、チタンと窒化チタンとから成り、コンタクトホール３０ａ，３０ｂ内を充填しない積層膜４６が形成される。
【０１０４】
次に、例えばＣＶＤ法により、膜厚３００ｎｍのタングステン膜４７を積層膜４６上に形成する。これにより、コンタクトホール３０ａ，３０ｂは、積層膜４６及びタングステン膜４７によって充填される。その後、例えばＣＭＰ法により、層間絶縁膜２１をストッパー膜として、タングステン膜４７の上面から、タングステン膜４７及び積層膜４６を研磨する。これにより、コンタクトホール３０ａ，３０ｂよりも上方のタングステン膜４７及び積層膜４６が除去される。この結果、チタン及び窒化チタンから成るバリアメタル層２６と、タングステンから成る金属膜２７とを有するコンタクトプラグ２２ａ，２２ｂを備える、図２３に示す構造が得られる。その後、ビット線及びキャパシタを形成する。
【０１０５】
このように本実施の形態４では、各コンタクトプラグ２２ａ，２２ｂが金属膜２７を含んでいるため、実施の形態１のように、ポリシリコン膜だけから成る場合よりも、コンタクトプラグ２２ａ，２２ｂの低抵抗化が可能になる。その結果、コンタクトプラグ２２ａ，２２ｂとｎ型不純物領域１３ａ，１３ｂとの間の電気抵抗を、実施の形態１よりも低減することが可能になる。
【０１０６】
また、エピタキシャル層１９ａ，１９ｂと金属膜２７との間にバリアメタル層２６が介在しているため、エピタキシャル層１９ａ，１９ｂと金属膜２７との反応を抑制しつつ、コンタクトプラグ２２ａ，２２ｂの低抵抗化が可能になる。
【０１０７】
なお、上述の各実施の形態２，３において、図１８に示す工程の替わりに、図２４に示す工程を実行し、バリアメタル層２６及び金属膜２７から成るコンタクトプラグ２２ａ，２２ｂを形成することによって、各実施の形態２，３に係る発明の効果に加えて、本実施の形態４に係る発明の効果が得られることは言うまでもない。
【０１０８】
また図２５に示すように、バリアメタル層２６の膜厚を厚くして、ゲート構造６０間のスペースをバリアメタル層２６で充填しても良い。以下に、図２５に示す半導体装置の製造方法について説明する。
【０１０９】
図２６は、図２５に示す半導体装置の製造工程の一部を示す断面図であって、ＤＲＡＭのメモリセルが形成されている部分を拡大して図示している。まず、上述の図２〜１７に示す工程を実行する。そして、図２４に示す工程の替わりに、図２６に示す工程を実行する。具体的には、図２６に示すように、例えばＣＶＤ法により、膜厚１０ｎｍのチタン膜と膜厚５０ｎｍの窒化チタン膜とをこの順で全面に形成する。これにより、チタンと窒化チタンとから成り、ゲート構造６０間のスペースを充填する積層膜４６が形成される。なお、上述の実施の形態１で述べたように、ゲート電極５０間の距離は１５０ｎｍに設定されており、サイドウォール絶縁膜１７、エッチング阻止膜２０及びチタン膜の膜厚が、それぞれ１５ｎｍ、２０ｎｍ及び１０ｎｍに設定されている。そのため、窒化チタン膜の膜厚を３０ｎｍ以上に設定することによって、ゲート構造６０間のスペースを充填する積層膜４６を得ることができる（１５０ｎｍ／２−（１５ｎｍ＋２０ｎｍ＋１０ｎｍ）＝３０ｎｍ）。
【０１１０】
次に、例えばＣＶＤ法により、膜厚３００ｎｍのタングステン膜４７を積層膜４６上に形成する。これにより、コンタクトホール３０ａ，３０ｂは、積層膜４６及びタングステン膜４７によって充填される。その後、例えばＣＭＰ法により、層間絶縁膜２１をストッパー膜として、タングステン膜４７の上面から、タングステン膜４７及び積層膜４６を研磨する。これにより、コンタクトホール３０ａ，３０ｂよりも上方のタングステン膜４７及び積層膜４６が除去される。この結果、バリアメタル層２６がゲート構造６０間のスペースを充填するコンタクトプラグ２２ａ，２２ｂを有する、図２５に示す構造が得られる。その後、ビット線及びキャパシタを形成する。
【０１１１】
このように、タングステン膜４７を形成する際には、バリアメタル層２６となる積層膜４６がゲート構造６０間のスペースを充填しているため、タングステン膜４７の被覆性が悪化した場合であっても、コンタクトプラグ２２ａ，２２ｂにボイドが発生することを抑制することができる。従って、コンタクトプラグ２２ａ，２２ｂの低抵抗化が可能になり、積層膜４６がゲート構造６０間を充填していない場合よりも、コンタクトプラグ２２ａ，２２ｂとｎ型不純物領域１３ａ，１３ｂとの間の電気抵抗を低減することができる。
【０１１２】
なお、上述の各実施の形態２，３において、図１８に示す工程の替わりに、図２６に示す工程を実行し、金属膜２７及びゲート構造６０間のスペースを充填するバリアメタル層２６から成るコンタクトプラグ２２ａ，２２ｂを形成することによって、各実施の形態２，３に係る発明の効果に加えて、上述の効果が得られることは言うまでもない。
【０１１３】
また図２７に示すように、各コンタクトプラグ２２ａ，２２ｂを、バリアメタル層２６のみで形成しても良い。つまり、各コンタクトプラグ２２ａ，２２ｂを、チタンと窒化チタンとの積層膜で形成しても良い。以下に、図２７に示す半導体装置の製造方法について説明する。
【０１１４】
図２８は、図２７に示す半導体装置の製造工程の一部を示す断面図であって、ＤＲＡＭのメモリセルが形成されている部分を拡大して図示している。まず、上述の図２〜１７に示す工程を実行する。そして、図２４に示す工程の替わりに、図２８に示す工程を実行する。具体的には、図２８に示すように、例えばＣＶＤ法により、膜厚１０ｎｍのチタン膜と膜厚１００ｎｍの窒化チタン膜とをこの順で全面に形成する。これにより、チタンと窒化チタンとから成り、コンタクトホール３０ａ，３０ｂ内を充填する積層膜４６が形成される。なお、上述の実施の形態１で述べたように、各コンタクトホール３０ａ，３０ｂの最大径は１８０ｎｍに設定されており、チタン膜の膜厚が１０ｎｍに設定されている。そのため、窒化チタン膜の膜厚を８０ｎｍ以上に設定することによって、コンタクトホール３０ａ，３０ｂを充填する積層膜４６を得ることができる（１８０ｎｍ／２−１０ｎｍ＝８０ｎｍ）。
【０１１５】
積層膜４６形成後には、例えばＣＭＰ法により、層間絶縁膜２１をストッパー膜として、積層膜４６をその上面から研磨する。これにより、コンタクトホール３０ａ，３０ｂよりも上方の積層膜４６が除去される。この結果、バリアメタル層２６のみから成るコンタクトプラグ２２ａ，２２ｂを備える、図２７に示す構造が得られる。その後、ビット線及びキャパシタを形成する。
【０１１６】
このように、各コンタクトプラグ２２ａ，２２ｂはバリアメタル層２６だけから形成されているため、実施の形態１のようにポリシリコン膜だけから成る場合よりもコンタクトプラグ２２ａ，２２ｂの低抵抗化を可能にしつつ、タングステンから成る金属膜２７を含んでいる場合よりも、半導体装置の材料コストを低減することができる。
【０１１７】
また、窒化チタン膜はタングステン膜よりも被覆性に優れているため、コンタクトプラグ２２ａ，２２ｂでのボイドの発生を低減することができる。
【０１１８】
なお、上述の各実施の形態２，３において、図１８に示す工程の替わりに、図２８に示す工程を実行し、バリアメタル層２６のみから成るコンタクトプラグ２２ａ，２２ｂを形成することによって、各実施の形態２，３に係る発明の効果に加えて、上述の効果が得られることは言うまでもない。
【０１１９】
また、上述の実施の形態１〜４では、エッチング阻止膜２０は、サイドウォール絶縁膜１７を介してゲート電極５０の側方に設けている。本発明では、ゲート電極５０とコンタクトプラグ２２ａ，２２ｂとの間の絶縁性は、エッチング阻止膜２０によって維持されているため、サイドウォール絶縁膜１７は、エピタキシャル層１９ａ，１９ｂとゲート電極５０との間に介在していれば良く、ゲート電極５０とコンタクトプラグ２２ａ，２２ｂとの間に介在する必要は無い。そのため、例えばエッチング阻止膜２０をゲート電極５０の側面上に直接設けても、本発明の効果に影響を与えることは無い。
【０１２０】
【発明の効果】
この発明のうち請求項１に係る半導体装置の製造方法によれば、工程（ｇ）で形成されるコンタクトプラグと第１の不純物領域との間の電気抵抗を低減するために、第１の絶縁膜の膜厚を薄くして、第１の不純物領域とエピタキシャル層との接触面積を大きくした場合であっても、工程（ｃ）において、第２の絶縁膜の膜厚を調整することによって、工程（ｅ）において第１のコンタクトホールを形成する際にゲート電極が露出することを防止することができる。その結果、ゲート電極とコンタクトプラグとの間の絶縁性を維持しつつ、第１の不純物領域とコンタクトプラグとの間の電気抵抗を低減することができる。
【０１２１】
また、この発明のうち請求項２に係る半導体装置の製造方法によれば、工程（ｈ）の実行後には、エピタキシャル層との界面付近よりも、第２の不純物領域との界面付近の方が不純物濃度が薄い、第１，３の不純物領域から成る不純物領域が、第２の不純物領域の上面内に形成される。そのため、第１，３の不純物領域から成る不純物領域と、それと異なる導電型の第２の不純物領域との間に発生する電界の上昇を抑えつつ、かかる不純物領域とコンタクトプラグとの間の電気抵抗を低減することができる。
【０１２２】
また、この発明のうち請求項３に係る半導体装置の製造方法によれば、工程（ｆ）の実行によってエピタキシャル層に発生したエッチングダメージ層等を、工程（ｉ）を実行することによって除去することができる。その結果、第１の不純物領域とコンタクトプラグとの間の電気抵抗を低抵抗化できる。
【０１２３】
また、この発明のうち請求項４に係る半導体装置の製造方法によれば、金属膜を含むコンタクトプラグが形成される。従って、コンタクトプラグがポリシリコン膜だけから成る場合よりも、コンタクトプラグの低抵抗化が可能になる。
【０１２４】
また、この発明のうち請求項５に係る半導体装置の製造方法によれば、金属膜とエピタキシャル層との間にバリアメタル層が設けられるため、エピタキシャル層と金属膜との反応を抑制しつつ、コンタクトプラグがポリシリコン膜だけから成る場合よりも、コンタクトプラグの低抵抗化が可能になる。
【０１２５】
また、この発明のうち請求項６に係る半導体装置によれば、ゲート電極とエピタキシャル層との間に介在する第１の絶縁膜と、エピタキシャル層上に設けられ、ゲート電極とコンタクトプラグとの間に介在する第２の絶縁膜とを備えている。従って、層間絶縁膜をエッチングしてコンタクトホールを形成する際にゲート電極が露出するのを防止するために、第２の絶縁膜をエッチングストッパとして用いる場合であって、コンタクトプラグと第１の不純物領域との間の電気抵抗を低減するために、第１の絶縁膜の膜厚を薄くして、エピタキシャル層と第１の不純物領域との接触面積を大きくした場合であっても、第２の絶縁膜の膜厚を調整することによって、コンタクトホール形成時にゲート電極が露出することを確実に防止することができる。そのため、ゲート電極とコンタクトプラグとの間の絶縁性を維持しつつ、コンタクトプラグと第１の不純物領域との間の電気抵抗を低減することができる。
【０１２６】
また、この発明のうち請求項７に係る半導体装置によれば、第１の不純物領域と第２の不純物領域との間に発生する電界の上昇を抑えつつ、第１の不純物領域とコンタクトプラグとの間の電気抵抗を低減することができる。
【０１２７】
また、この発明のうち請求項８に係る半導体装置によれば、エピタキシャル層の上面は、コンタクトプラグに接触している部分が、第２の絶縁膜に接触している部分よりも凹んでいる。このような構造は、以下のようにして得ることができる。すなわち、層間絶縁膜にコンタクトホールを形成して、エピタキシャル層の上面を露出させた後に、エピタキシャル層をその上面から部分的に除去し、その後にコンタクトプラグをコンタクトホールに充填することによって、得ることができる。従って、エッチングしてエピタキシャル層の上面を露出させる場合にエピタキシャル層に発生したエッチングダメージ層などを、エピタキシャル層をその上面から部分的に除去することによって、取り除くことができる。その結果、コンタクトプラグと第１の不純物領域との間の電気抵抗を低減することができる。
【０１２８】
また、この発明のうち請求項９に係る半導体装置によれば、コンタクトプラグがポリシリコン膜だけから成る場合よりも、コンタクトプラグの低抵抗化が可能になる。
【０１２９】
また、この発明のうち請求項１０に係る半導体装置によれば、エピタキシャル層と金属膜との間にバリアメタル層が介在するため、エピタキシャル層と金属膜との反応を抑制しつつ、コンタクトプラグがポリシリコン膜だけから成る場合よりも、コンタクトプラグの低抵抗化が可能になる。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係る半導体装置の構造を示す断面図である。
【図２】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図３】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図４】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図５】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図６】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図７】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図８】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図９】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図１０】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図１１】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図１２】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図１３】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図１４】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図１５】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図１６】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図１７】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図１８】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図１９】本発明の実施の形態２に係る半導体装置の構造を示す断面図である。
【図２０】本発明の実施の形態２に係る半導体装置の製造工程の一部を示す断面図である。
【図２１】本発明の実施の形態３に係る半導体装置の構造を示す断面図である。
【図２２】本発明の実施の形態３に係る半導体装置の製造工程の一部を示す断面図である。
【図２３】本発明の実施の形態４に係る半導体装置の構造を示す断面図である。
【図２４】本発明の実施の形態４に係る半導体装置の製造工程の一部を示す断面図である。
【図２５】本発明の実施の形態４に係る半導体装置の変形例の構造を示す断面図である。
【図２６】本発明の実施の形態４に係る半導体装置の変形例の製造工程の一部を示す断面図である。
【図２７】本発明の実施の形態４に係る半導体装置の変形例の構造を示す断面図である。
【図２８】本発明の実施の形態４に係る半導体装置の変形例の製造工程の一部を示す断面図である。
【図２９】従来の半導体装置の構造を示す断面図である。
【符号の説明】
１　半導体基板、８　ｐ型ウェル領域、１３ａ，１３ｂ，２４ａ，２４ｂ　ｎ型不純物領域、１７　サイドウォール絶縁膜、１９ａ，１９ｂ　エピタキシャル層、２０　エッチング阻止膜、２１　層間絶縁膜、２２ａ，２２ｂ　コンタクトプラグ、３０ａ，３０ｂ，３１ａ，３１ｂ，３２ａ，３２ｂ　コンタクトホール、５０　ゲート電極、６０　ゲート構造。
【図１】
2004119644.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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