(57)【要約】【課題】絶縁膜１２の絶縁破壊が生じにくいトレンチゲート型半導体装置を提供する。【解決手段】トレンチゲート型半導体装置は、半導体領域１と、その半導体領域１に形成されたトレンチ１０に絶縁膜１２を介して配置されたトレンチゲート電極１４を備えている。トレンチ１０のコーナー部１０ａに隣接する絶縁膜１２ａを広い範囲で覆うトレンチゲート電極１４の端部（前端部、後端部）１４ａ、ゲート中継部１８、一部のゲートパッド２０の不純物濃度は、トレンチゲート電極１４の中間部１４ｃ等の不純物濃度に比べて低い。【選択図】　図３
2004039885.tif 000002
【特許請求の範囲】
【請求項１】
半導体領域と、その半導体領域に形成されたトレンチに絶縁膜を介して配置されたトレンチゲート電極を備え、
トレンチゲート電極又はこれに電気的に接続された部位のうち、トレンチコーナー部に隣接する絶縁膜を覆う部位の電気抵抗が、他の部位の少なくとも一部の電気抵抗に比べて高いことを特徴とするトレンチゲート型半導体装置。
【請求項２】
半導体領域と、その半導体領域に形成されたトレンチに絶縁膜を介して配置されたトレンチゲート電極を備え、
トレンチゲート電極又はこれに電気的に接続された部位のうち、トレンチコーナー部に隣接する絶縁膜を覆う部位の不純物濃度が、他の部位の少なくとも一部の不純物濃度に比べて低いことを特徴とするトレンチゲート型半導体装置。
【請求項３】
前記トレンチコーナー部は、トレンチゲート電極とこれに電気的に接続されたゲートパッドの間にあることを特徴とする請求項１又は２に記載のトレンチゲート型半導体装置。
【請求項４】
前記トレンチコーナー部に隣接する絶縁膜を覆う部位と前記他の部位の少なくとも一部の間で、トレンチゲート電極の電気抵抗又は不純物濃度が連続的に変化していることを特徴とする請求項１〜３のいずれかに記載のトレンチゲート型半導体装置。
【請求項５】
請求項１〜４のいずれかに記載のトレンチゲート型半導体装置の製造方法であって、トレンチゲート電極又はこれに電気的に接続された部位のうち、トレンチコーナー部に隣接する絶縁膜を覆う部位をマスクし、他の部位の少なくとも一部上は開口した状態で不純物を導入する工程を含むことを特徴とするトレンチゲート型半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はトレンチゲート型半導体装置とその製造方法に関する。
【０００２】
【従来の技術】半導体領域と、その半導体領域に形成されたトレンチに絶縁膜を介して配置されたトレンチゲート電極を備えたトレンチゲート型半導体装置が知られている。トレンチゲート型半導体装置は、プレーナゲート型半導体装置に比べてオン抵抗を低減できる等の利点がある。また、この半導体装置は、例えば自動車に搭載された多くの電気機器の電力制御用のスイッチ等として用いられている。また、この半導体装置は、例えばＭＯＳＦＥＴ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　ＦＥＴ）、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ　Ｇａｔｅ　Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ）、ＭＯＳゲート型サイリスタといった素子に具現化されて用いられている。
【０００３】
【発明が解決しようとする課題】このようなトレンチゲート型半導体装置では一般に、トレンチコーナー部に隣接する絶縁膜が、トレンチ下面やトレンチ側面に隣接する絶縁膜に比べて薄くなってしまう。このため、トレンチゲート電極にゲート電圧を印加した場合、トレンチコーナー部を覆う絶縁膜に電界が集中し易く、この結果、トレンチコーナー部に隣接する絶縁膜の箇所で絶縁破壊が生じ易いという問題があった。
特に、トレンチコーナ部に隣接する絶縁膜の中でも、トレンチゲート電極とこれに接続されたゲートパッドの間にあるトレンチコーナ部に隣接する絶縁膜は、ゲートパッドに印加される電圧の影響によって、より電界集中が生じ易く、この結果、より絶縁破壊が生じ易いという問題があった。
【０００４】
本発明は、絶縁破壊が生じにくいトレンチゲート型半導体装置を実現することを目的とする。
【０００５】
【課題を解決するための手段及び作用と効果】
〔１〕本発明を具現化したトレンチゲート型半導体装置は、半導体領域と、その半導体領域に形成されたトレンチに絶縁膜を介して配置されたトレンチゲート電極を備えている。この半導体装置では、トレンチゲート電極又はこれに電気的に接続された部位のうち、トレンチコーナー部に隣接する絶縁膜を覆う部位の電気抵抗が、他の部位の少なくとも一部の電気抵抗に比べて高い。
〔２〕本発明を具現化した他のトレンチゲート型半導体装置は、半導体領域と、その半導体領域に形成されたトレンチに絶縁膜を介して配置されたトレンチゲート電極を備えている。この半導体装置では、トレンチゲート電極又はこれに電気的に接続された部位のうち、トレンチコーナー部に隣接する絶縁膜を覆う部位の不純物濃度が、他の部位の少なくとも一部の不純物濃度に比べて低い。
【０００６】
上記〔１〕又は〔２〕の半導体装置によると、トレンチゲート電極又はこれに電気的に接続された部位のうち、トレンチコーナー部に隣接する絶縁膜を覆う部位に流れるゲート電流を、他の部位の少なくとも一部に流れるゲート電流に比べて少なくすることができる。
言い換えると、トレンチゲート電極又はこれに電気的に接続された部位の中でも、上記他の部位の少なくとも一部にはゲート電流を流し易くしながらも、上記トレンチコーナー部に隣接する絶縁膜を覆う部位にはゲート電流を流れにくくすることができる。従って、この半導体装置のようにトレンチゲート電極を構成することで、ゲートに電圧を印加するというゲート電極本来の役割を充分に果たしながらも、トレンチコーナー部に隣接する絶縁膜への電界集中を緩和し、絶縁破壊を生じにくくすることができる。即ち、絶縁耐圧を向上させることができる。
【０００７】
〔３〕上記〔１〕又は〔２〕の半導体装置において、前記トレンチコーナー部は、トレンチゲート電極とこれに電気的に接続されたゲートパッドの間にあることが好ましい。
先に述べたように、トレンチゲート電極とこれに電気的に接続されたゲートパッドの間にあるトレンチコーナー部に隣接する絶縁膜は、ゲートパッドに印加される電圧の影響によって、電界集中がより生じ易く、絶縁破壊がより生じ易い。
上記〔３〕の構成によると、トレンチゲート電極等の中でも、トレンチゲート電極とこれに電気的に接続されたゲートパッドの間にあるトレンチコーナ部に位置し、絶縁破壊がより生じ易い絶縁膜を覆う部位にゲート電流を相対的に流しにくくすることができるので、発明の作用効果がより効果的に奏される。
【０００８】
〔４〕上記〔１〕〜〔３〕の半導体装置において、前記トレンチコーナー部に隣接する絶縁膜を覆う部位と前記他の部位の少なくとも一部の間で、トレンチゲート電極の電気抵抗又は不純物濃度が連続的に変化していることが好ましい
上記〔４〕のように構成すると、トレンチゲート電極中の低抵抗（高不純物濃度）の部位にゲート電流を滑らかに流し込むことができるので、絶縁破壊を生じにくくしながら、ゲート電極本来の役割をより充分に果たすことができる。
【０００９】
〔５〕本発明は、トレンチゲート型半導体装置の製造方法にも具現化される。この製造方法は、請求項１〜４のいずれかに記載の半導体装置の製造方法であって、トレンチゲート電極又はこれに電気的に接続された部位のうち、トレンチコーナー部に隣接する絶縁膜を覆う部位をマスクし、他の部位の少なくとも一部上は開口した状態で不純物を導入する工程を含む。
上記〔５〕の製造方法によると、トレンチコーナー部に隣接する絶縁膜を覆う部位には、マスクによって不純物の導入が抑制される。一方、他の部位の少なくとも一部には、その部位上が開口されているので、不純物が充分に導入される。このように、上記製造方法によると、前記他の部位の少なくとも一部に比べて前記トレンチコーナー部に隣接する絶縁膜を覆う部位の不純物濃度を相対的に低くすることを比較的簡便に行える。
【００１０】
【発明の実施の形態】後記する本発明の実施例の主要な特徴を記載する。
（形態１）　前記トレンチコーナー部は、トレンチの側面と、半導体領域の表面が交わって形成されたコーナー部である。
（形態２）　前記トレンチコーナー部は、トレンチの側面と、トレンチの下面が交わって形成されたコーナー部である。
（形態３）　形態１又は２において、トレンチの側面は、前側面、後側面、右側面、左側面のいずれかである。
【００１１】
【実施例】
（第１実施例）　図１は、本発明の第１実施例のトレンチゲート型パワーＭＯＳＦＥＴの概略平面図を示す。図２は図１のＢ−Ｂ線での断面図を示す。図３は図１のＣ−Ｃ線での断面図を示す。
なお、説明の明瞭化のために、図２のトレンチゲート電極１４あるいはトレンチ１０を基準として、図２の上下方向を「深さ方向」、左右方向を「幅方向」、紙面垂直方向を「奥行方向」という。また、図２のトレンチゲート電極１４あるいはトレンチ１０の深さ方向の２つの端（端面）を「上端（上面）」「下端（下面）」、幅方向の２つの端（端面）を「右端（右側面）」「左端（左側面）」、奥行方向の２つの端（端面）を「前端（前側面）」「後端（後側面）」という。
【００１２】
図１に示すように、このパワーＭＯＳＦＥＴは、半導体領域１に、奥行方向に細長状に伸びるトレンチゲート電極１４が所定間隔を置いて幅方向に多数配置されている。そして、各トレンチゲート電極１４の前端部は、ゲート中継部１８ａを介して１つのゲートパッド２０ａに共通に接続されている。各トレンチゲート電極１４の後端部も、ゲート中継部１８ｂを介してもう１つのゲートパッド２０ｂに共通に接続されている。
【００１３】
図１のＢ−Ｂ線（幅方向に沿った線）での断面図である図２には、パワーＭＯＳＦＥＴの素子形成領域が示されている。
図２に示すように、本実施例のパワーＭＯＳＦＥＴは、ｎ＋型ドレイン領域４と、これに接するｎ−型ドリフト領域６と、これに接するｐ型ボディ領域８と、これに接するｎ＋型ソース領域２２を備えている。ｎ＋型ドレイン領域４はｎ型の高不純物濃度のシリコン基板によって形成されている。ｎ−型ドリフト領域６は、上記シリコン基板上に成長させたエピタキシャル層によって形成されている。ｐ型ボディ領域８とｎ＋型ソース領域２２は、上記エピタキシャル層の一部に選択的に不純物を導入することで形成されている。これらのシリコン基板（ｎ＋型ドレイン領域４）と、エピタキシャル層（ｎ−型ドリフト領域６、ｐ型ボディ領域８、ｎ＋型ソース領域２２等）等を含んで半導体領域１が形成されている。
【００１４】
さらに、このパワーＭＯＳＦＥＴは、上記したように、エピタキシャル層に形成されたトレンチ１０に絶縁膜１２を介して埋込まれた細長状のトレンチゲート電極１４と、ｎ＋型ドレイン領域４の裏面に接するドレイン電極２と、ｎ＋型ソース領域２２及びｐ型ボディ領域８（より詳細には高濃度ｐ型領域８ａ）の表面に接するソース電極２４を備えている。トレンチ１０はｎ＋型ソース領域２２、ｐ型ボディ領域８に隣接して形成されており、ｎ−型ドリフト領域６の上部まで達している。トレンチゲート電極１４はポリシリコンによって形成されている。ゲート酸化膜１２はシリコン酸化膜によって形成されている。ドレイン電極２とソース電極２４は、アルミニウム等の導電性金属材料によって形成されている。
【００１５】
図１のＣ−Ｃ線（奥行方向に沿った線）での断面図である図３に示すように、奥行方向に伸びるトレンチゲート電極１４の前端部と後端部はそれぞれ、ゲート中継部１８ａ，１８ｂを介して、トレンチゲート電極１４の上端よりも高い位置にあるゲートパッド２０ａ，２０ｂに電気的に接続されている。ゲートパッド２０ａ，２０ｂは、半導体領域１の一部である外側領域９の表面上に絶縁膜１２を介して平板状に配置されている（図１参照）。ゲート中継部１８とゲートパッド２０は共に、トレンチゲート電極１４と同様にポリシリコンによって形成されている。
【００１６】
図３の不純物濃度分布のグラフに示すように、本実施例では、ポリシリコンからなるトレンチゲート電極１４中の不純物濃度が不均一となっている。トレンチゲート電極１４の奥行方向に伸びる部位の端部（前端部、後端部）１４ａの不純物濃度が、中間部１４ｃの不純物濃度に比べて低くなっている。即ち、トレンチゲート電極１４の端部１４ａの電気抵抗が、中間部１４ｃの電気抵抗に比べて高くなっている。なお、図３の不純物濃度分布のグラフは濃度分布を模式的に示したものであり、実際には、高濃度部においても、中央から左右両側に向けて不純物濃度が緩やかに低下するような濃度勾配が存在する。
【００１７】
また、中間部１４ｃと端部１４ａの間の部位１４ｂでは、中間部１４ｃから端部１４ａに向けて、不純物濃度が連続的に徐々に低下している。また、ゲートパット２０ａ，２０ｂのうちゲート中継部１８ａ，１８ｂに隣接する部位と、ゲート中継部１８ａ，１８ｂの不純物濃度も、上記中間部１４ｃの不純物濃度に比べて低くなっている。即ち、ゲートパッド２０ａ，２０ｂの上記部位と、ゲート中継部１８ａ，１８ｂの電気抵抗が、中間部１４ｃの電気抵抗に比べて高くなっている。
【００１８】
このように、本実施例では、トレンチ１０の上側コーナー部１０ａに隣接する絶縁膜１２ａが、低不純物濃度、即ち高抵抗であるトレンチゲート電極１４の端部（前端部、後端部）１４ａ、ゲート中継部１８、ゲートパッド２０の一部によって、広い範囲に亘って覆われている。また、トレンチ１０の下側コーナー部１０ｂに隣接する絶縁膜１２ｂが、低不純物濃度、即ち高抵抗であるトレンチゲート電極１４の端部１４ａによって覆われている。
ここで、上記したトレンチ１０の上側コーナー部１０ａは、トレンチゲート電極１０とこれにゲート中継部１８を介して電気的に接続されたゲートパッド２０の間にある。また、上側コーナー部１０ａは、トレンチ１０の前側面又は後側面と半導体領域１の表面が交わって形成されている。下側コーナー部１０ｂは、トレンチ１０の前側面又は後側面とトレンチ１０の下面が交わって形成されている。
【００１９】
具体的な数値としては、上記中間部１４ｃの不純物濃度は１×１０１９〜５×１０１９ａｔｍｓ／ｃｍ３となっている。上記端部１４ａ、ゲート中継部１８、一部のゲートパッド２０の不純物濃度は０．５×１０１８〜２×１０１８ａｔｍｓ／ｃｍ３となっている。端部１４ａ等の不純物濃度は、中間部１４ｃの不純物濃度の１／５以下、好ましくは１／１０以下とすることががよい。
【００２０】
このように第１実施例によると、トレンチゲート電極１４、ゲート中継部１８、ゲートパッド２０のうち、トレンチ１０の上側コーナー部１０ａに隣接する絶縁膜１２ａを覆う広い部位が低不純物濃度、即ち高抵抗である。よって、この部位に流れるゲート電流を、トレンチゲート電極１４の中間部１４ｃに流れるゲート電流に比べて少なくすることができる。
【００２１】
言い換えると、トレンチゲート電極１４の中間部１４ｃや、大部分のゲートパッド２０は高不純物濃度で低抵抗にしてゲート電流を充分に流す一方、絶縁破壊が生じ易い絶縁膜１２ａ，１２ｂ覆うトレンチゲート電極１４の端部１４ａ、ゲート中継部１８等は低不純物濃度で高抵抗にしてゲート電流の流れる量を少なくしている。
【００２２】
従って、第１実施例のようにトレンチゲート電極１４を構成すると、ゲートに電圧を印加するというゲート電極の本来の役割を充分に果たしながらも、トレンチコーナー部１０ａ，１０ｂを覆う絶縁膜１２ａ，１２ｂへの電界集中を緩和し、絶縁破壊を生じにくくすることができる。即ち、絶縁膜１２の絶縁耐圧を向上させることができる。従って、高性能のトレンチゲート型半導体装置（本実施例ではパワーＭＯＳＦＥＴ）を実現できる。
【００２３】
また、第１実施例によると、トレンチゲート電極１４とゲートパッド２０の間にあり、絶縁破壊がより生じやすいトレンチ１０の上側コーナー部１０ａに隣接する絶縁膜１２ａが上記したように低不純物濃度で高抵抗の部位によって広い範囲で覆われている。従って、絶縁破壊がより生じ易い絶縁膜１２ａにおいて絶縁破壊を生じにくくすることができるので、非常に有効である。
【００２４】
また、トレンチゲート電極１４の中間部１４ｃと端部１４ａの間の部位１４ｂでは、中間部１４ｃから端部１４ａに向けて、不純物濃度が連続的に徐々に低下している。このように構成すると、トレンチゲート電極１４の高不純物濃度で低抵抗な中間部１４ｃにゲート電流を滑らかに流し込むことができるので、絶縁破壊を生じにくくしながら、ゲート電極本来の役割をより充分に果たすことができる。
【００２５】
また、本実施例では、トレンチゲート電極１４の中間部１４ｃと端部１４ａの不純物濃度を上記好適範囲内に設定している。従って、デバイス性能や生産性の低下を伴うことなく、絶縁膜１２ａ、１２ｂへの電界集中を緩和して、絶縁耐圧を向上させることができる。
【００２６】
次に、第１実施例のパワーＭＯＳＦＥＴの製造方法を説明する。特に、本実施例のトレンチゲート電極１４を形成する方法について図４〜図６を参照して詳細に説明する。図４（ａ）〜図６（ａ）はパワーＭＯＳＦＥＴの概略平面図を示し、図１に対応する。図４（ｂ）〜図６（ｂ）はそれぞれ、図４（ａ）〜図６（ａ）のＢ−Ｂ線での断面図を示し、図２のトレンチゲート電極１４の周辺の断面図に対応する。図４（ｃ）〜図６（ｃ）はそれぞれ、図４（ａ）〜図６（ａ）のＣ−Ｃ線での断面図を示し、図３のトレンチゲート電極１４の周辺の断面図に対応する。
【００２７】
（工程１）まず、図４（ａ）に示す半導体領域１の表面の所定位置に多数の細長状の開口部を有するマスクを配置する。この状態で、例えばドライエッチング等を行って、所望の深さ及び寸法のトレンチ１０を形成する。なお、半導体領域１は、図１に示すようなドレイン領域４となるシリコン基板上にドリフト領域６を含むエピタキシャル層を成長させ、そのエピタキシャル層に局所的に不純物を導入し、ボディ領域８とソース領域２２を形成することで、予め形成している。
（工程２）次いでマスクを除去した後、半導体領域１の表面を酸化雰囲気下にて加熱することによって、図４（ｂ）（ｃ）に示すように、外側領域９やボディ領域８の表面、及びトレンチ１０の表面等に所定厚さ（例えば０．１μｍ以下）のシリコン酸化膜１２を形成する。なお、熱酸化法以外の方法でシリコン酸化膜１２を形成してもよい。また、シリコン窒化膜等によって絶縁膜を形成してもよい。
【００２８】
（工程３）次に、図５（ａ）〜（ｃ）に示すように、表面にシリコン酸化膜１２が形成された半導体領域１上に、減圧ＣＶＤ法等によって電極材料層２６（この例ではノンドープポリシリコン層）を形成する。この場合、図５（ｂ）（ｃ）に示すように、トレンチ１０内にもこの電極材料層２６が埋込まれてトレンチゲート電極１４が形成されるように減圧ＣＶＤ法等を行う。なお、減圧ＣＶＤ法以外の化学的成膜法等により電極材料層２６の形成を行ってもよい。また、ポリシリコンは不純物が予めドープされたもの（ドープドポリシリコン）であってもよい。
【００２９】
（工程４）次に、フォトレジストをマスクにして電極材料層２６のドライエッチング等を行い、図６（ａ）〜（ｃ）に示すように、ゲート中継部１８とゲートパッド２０を除く部分を所定厚さ分だけエッチバックする。この場合、図６（ｂ）に示すように、トレンチ１０内の電極材料層２６（トレンチゲート電極１４）の上端位置が、半導体領域１の表面位置よりも下方になるようにエッチバックする。その後、不要となったマスクを除去する。
【００３０】
（工程５）次に、図６（ｃ）に示す電極材料層２６上に、図７に示すようにマスク２８を配置する。このマスク２８には、トレンチゲート電極１４の中間部１４ｃよりやや狭い部位上に開口部３０が形成され、ゲートパッド２０の一部上に開口部３２が形成されている。このマスク２８は耐熱性を有するＣＶＤ酸化膜であることが好ましい。次いで、上記開口部３０、３２から電極材料層２６へ向けてリン拡散法によって不純物であるリンを拡散させる。
なお、リン拡散法における処理温度と時間は、本工程後に加える熱履歴を考慮に入れて適宜調整すればよい。図８に、リン拡散時間（分）に対するリン高濃度部の到達深さ（μｍ）のグラフを示す。本実施例では、処理温度を９５０℃、処理時間を２００分（リンのデポジット時間が８０分、Ｎ２の拡散時間が１２０分）に設定している。
【００３１】
ここで、図７に示すように、マスク２８の開口３０の端部からトレンチ１０の端部までの距離をＸとする。また、マスク２８の開口３２の端部からトレンチ１０の端部までの距離をＹとする。このＸ，Ｙの値は、トレンチゲート電極１４深さｄ以上の値に設定することが好ましい。より好ましくは、このＸ，Ｙの値は深さｄよりも２〜１０μｍ程度大きな値に設定することがよい。本実施例では、深さｄを６μｍに設定し、Ｘ，Ｙの値を深さｄよりも４μｍ大きな１０μｍに設定している。例えば本実施例のように数値を設定すると、マスク２８の開口３０の端部から深さ方向と奥行方向（図７の左右方向）に６μｍ程度広がった範囲は高濃度部（中間部）１４ｃとなる。その高濃度部１４ｃから２μｍ程度広がった範囲は濃度が徐々に低下する濃度低下部１４ｂとなる。その濃度低下部１４ｂから２μｍ程度広がった範囲は低濃度部（端部）１４ａとなる。マスク２８の開口３２についても同様に考えることができる。
【００３２】
このようにＸ，Ｙの値を深さｄ以上の値に設定すると、トレンチゲート電極１４の中間部１４ｃにおいては、後述する不純物拡散による不純物をその電極１４の下端付近まで充分に拡散させることができる一方、トレンチゲート電極１４の端部１４ａには拡散による不純物を到達させにくくすることができる。
【００３３】
（工程６）次に、マスク２８を除去した後、図１に示すようにドレイン領域４の裏面にドレイン電極２を形成し、また、ソース領域２２と、ボディ領域８の高濃度領域８ａの表面を露出させた箇所にソース電極２４を形成する。この結果、図１に示すパワーＭＯＳＦＥＴが製造される。
【００３４】
第１実施例の製造方法では、上記（工程５）で説明したように、図７に示すような開口部３０、３２を有するマスク２８をした状態で、不純物であるリンを拡散させる。よって、トレンチゲート電極１４の両端部１４ａや、ゲート中継部１８や、一部のゲートパッド２０には不純物をほとんど拡散させないようにすることができる一方、トレンチゲート電極１４の中間部１４ｂや、他の部位のゲートパッド２０には不純物を充分に拡散させることができる。このように、第１実施例の製造方法によると、トレンチゲート電極１４の両端部１４ａ等の不純物濃度を相対的に低くすることが比較的簡便に行える。
【００３５】
また、第１実施例の製造方法では、電極材料であるノンドープポリシリコン１種に対して選択的に不純物をドープすることにより、所望の濃度分布を実現させている。従って、例えばノンドープポリシリコンとドープドポリシリコンの２種を用いる場合に比べて、必要な材料の種類が少なくて済む。また、２種の材料を用いる場合には通常は２種のマスクが必要になるが、第１実施例によれば、基本的に図７に示すようなマスク２８の１種のみで足りる。よって、第１実施例の製造方法によると、トレンチゲート電極１４中に相対的に低不純物濃度の部位を形成しても、生産性やコストの上昇を抑制できるという利点がある。
【００３６】
（第２実施例）　次に、第２実施例のトレンチゲート型パワーＭＯＳＦＥＴについて説明する。第１実施例ではトレンチゲート電極１４に不純物を導入する方法として（工程５）でリン拡散法を用いているが、第２実施例ではイオン注入法を用いている点で異なる。
第２実施例のパワーＭＯＳＦＥＴの製造方法について説明する。
まず、第１実施例の（工程１）〜（工程４）を順次実施し、トレンチ１０にトレンチゲート電極１４を埋め込む。
次に、図７に示すマスク２８を配置した状態で不純物イオンを注入することで、第１実施例と同様に、トレンチゲート電極１４の中間部１４ｃの不純物濃度を高くする一方、両端部１４ａ等の不純物濃度を相対的に低くする。　なお、マスク２８は、第１実施例の場合ほど耐熱性が要求されないので、樹脂材料からなるフォトレジストを用いてもよい。また、イオン注入の条件（即ちイオン種、ドーズ量、加速電圧等）は、トレンチゲート電極１４形成後の熱工程等も考慮して所望の不純物濃度分布が得られるように設定すればよい。
次に、第１実施例の（工程６）を実施することで、第１実施例と同様に図１〜図３に示すようなパワーＭＯＳＦＥＴが製造される。
【００３７】
（第３実施例）　次に、第３実施例のトレンチゲート型パワーＭＯＳＦＥＴについて説明する。第１及び第２実施例では電極材料としてノンドープポリポリシリコン１種のみを用い、これに部分的に不純物を導入しているのに対し、第３実施例では電極材料としてノンドープポリシリコンとドープドポリシリコンの２種を用いている点で異なる。
図９のトレンチゲート電極１５は、中間部がドープドポリシリコン層３４で形成され、その両側部がノンドープポリシリコン層３２で形成されている。また、ゲート中継部１８ａ，１８ｂもノンドープポリシリコン層３２で形成されている。ゲートパッド２０ａ，２０ｂはトレンチコーナー部１０ａ（絶縁膜１２ａ）に近い部位はノンドープポリシリコン層３２で形成され、遠い部位はドープドポリシリコン層３４で形成されている。
なお、第２実施例のトレンチゲート電極１５は、２種の電極材料を用いており濃度勾配がほとんどない点で、第１及び第２実施例のトレンチゲート電極１４と異なる。
【００３８】
第３実施例のパワーＭＯＳＦＥＴの製造方法について説明する。
まず、第１実施例の（工程１）と（工程２）を実施し、半導体領域１の表面に絶縁膜１２を形成する。
次に、絶縁膜１２が形成された半導体領域１上の所定箇所に開口部を有するマスクを設け、この状態で減圧ＣＶＤ法等の成膜法によってノンドープポリシリコン層３２を形成する。次いでマスクを除去した後、開口部の位置の異なるマスクを新たに設け、この状態で減圧ＣＶＤ等の成膜法によってドープドポリシリコン層３４を形成する。次いで、第１実施例の（工程４）のようにドライエッチング等を行い、これらの層３２，３４の一部を所定量だけエッチバックする。なお、ノンドープポリシリコン層４４の形成、ドープドポリシリコン層４６の形成、ドライエッチングの順序は任意に入換えることが可能である。
次に、第１実施例の（工程６）を実施することで、第１実施例と同様に図１に示すようなパワーＭＯＳＦＥＴが製造される。
【００３９】
（第４実施例）　次に、第４実施例のトレンチゲート型パワーＭＯＳＦＥＴについて説明する。図１０は、図２の素子形成領域が現れる断面中のトレンチゲート電極１４の周辺の断面図に対応する。
第１実施例では、図３に示すように、トレンチ１０のコーナー部１０ａ，１０ｂに隣接する絶縁膜１２ａ，１２ｂを覆うトレンチゲート電極１４の端部（前端部、後端部）１４ａ等の不純物濃度を相対的に低くしている。ここで、上側コーナー部１０ａは、トレンチ１０の前側面又は後側面と半導体領域１の表面が交わって形成されている。また、下側コーナー部１０ｂは、トレンチ１０の前側面又は後側面とトレンチ１０の下面が交わって形成されている。
これに対し、第４実施例では、図１０に示すように、トレンチ１０の下側コーナー部１０ｃに隣接する絶縁膜１２ｃを覆うトレンチゲート電極１７中の部位（右端下部及び左端下部）３６の不純物濃度を相対的に低くしている。ここで、下側コーナー部１０ｃは、トレンチ１０の右側面又は左側面とトレンチ１０の下面が交わって形成されている。
第４実施例はこれらの点で第１実施例等と異なる。
【００４０】
トレンチゲート電極１７は、第３実施例と同様に２種の電極材料で構成されている。具体的には、トレンチゲート電極１７のうち、部位３６はノンドープポリシリコンで形成され、部位３８はドープドポリシリコンで形成されている。よって、部位３６は部位３８に比べて電気抵抗が高くなっている。なお、第１実施例の不純物拡散法や第２実施例のイオン注入法によって部位３８を高不純物濃度にする一方、部位３６の不純物濃度を相対的に低くするようにしてもよい。
【００４１】
第４実施例によると、トレンチ１０の下側コーナー部１０ｃに隣接する絶縁膜１２ｃの絶縁破壊を生じにくくすることができる。よって、絶縁膜１２ｃの絶縁耐圧を向上させることができる。
また、第４実施例では、トレンチゲート電極１７のうち、上記絶縁膜１２ｃを覆う右端下部及び左端下部３６のみをノンドープポリシリコンで形成し、電気抵抗を高くしている。即ち、トレンチ１０に沿ったボディ領域８のチャネル形成領域と対向する部位３８はドープドポリシリコンで形成され、電気抵抗が低く、ゲート電流が充分に流れる。従って、高抵抗部位３６の存在がボディ領域８のチャネル形成に与える影響は非常に少ない。
【００４２】
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
【００４３】
（１）例えばトレンチゲート電極１４のうち、トレンチコーナー部に隣接する絶縁膜を覆う部位の電気抵抗と等しいかあるいは高い部位が、そのトレンチゲート電極１４の他の部位に存在していてもよい。但し、トレンチゲート電極１４がゲート電極本来の役割を果たすという趣旨からは、そのような部位は、そのトレンチゲート電極１４全体の占める割合に比べて小さいことが好ましい。
（２）上記実施例ではトレンチゲート電極１４や、ゲート中継部１８、ゲートパッド２０の材料としてポリシリコンを用いたが、これに限定されることはなく、ポリシリコン以外の半導体材料を用いてもよい。また、電気抵抗が異なる金属材料を用いるようにしてもよい。さらに、他の手法（例えば意図的に電極材料に欠陥を形成する）によって、トレンチゲート電極のうちトレンチコーナー部に隣接する絶縁膜を覆う部位の電気抵抗を相対的に高くしてもよい。
（３）ＭＯＳＦＥＴはｎチャネル型に限られず、ｐチャネル型であっても勿論よい。また、ＭＯＳＦＥＴに限らず、ＩＧＢＴや、ＭＯＳゲート型サイリスタ等に本発明を適用しても勿論よい。
【００４４】
本明細書又は図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書又は図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【図面の簡単な説明】
【図１】第１実施例のトレンチゲート型パワーＭＯＳＦＥＴの概略平面図を示す。
【図２】図１のＢ−Ｂ線での概略断面図を示す。
【図３】図１のＣ−Ｃ線での概略断面図と不純物濃度分布グラフを示す。
【図４】（ａ）は第１実施例のパワーＭＯＳＦＥＴの製造方法を説明するための概略平面図、（ｂ）は（ａ）のＢ−Ｂ線での概略断面図、（ｃ）は（ａ）のＣ−Ｃ線での概略断面図を示す（１）。
【図５】（ａ）は第１実施例のパワーＭＯＳＦＥＴの製造方法を説明するための概略平面図、（ｂ）は（ａ）のＢ−Ｂ線での概略断面図、（ｃ）は（ａ）のＣ−Ｃ線での概略断面図を示す（２）。
【図６】（ａ）は第１実施例のパワーＭＯＳＦＥＴの製造方法を説明するための概略平面図、（ｂ）は（ａ）のＢ−Ｂ線での概略断面図、（ｃ）は（ａ）のＣ−Ｃ線での概略断面図を示す（３）。
【図７】第１実施例のパワーＭＯＳＦＥＴの製造方法を説明するための概略断面図と不純物濃度分布グラフを示す（４）。
【図８】リン拡散時間に対するリン高濃度部の拡散深さのグラフを示す。
【図９】第３実施例のトレンチゲート型パワーＭＯＳＦＥＴの概略断面図を示す。
【図１０】第４実施例のトレンチゲート型パワーＭＯＳＦＥＴの概略断面図を示す。
【符号の説明】
１：半導体領域
１０：トレンチ
１２：絶縁膜
１４：トレンチゲート電極
１８：ゲート中継部
２０：ゲートパッド
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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