(57)【要約】【課題】精度の高い容量部を簡単に得易く、かつ微細化に応じた安定した容量素子を有する半導体装置及びその製造方法を提供する。【解決手段】層間絶縁膜１１上の配線層メタル２１、キャパシタ絶縁膜３１及びメタルパターン４１によるＭＩＭ構造は、容量ユニットＵ１となる。さらに、層間絶縁膜１２上の配線層メタル２２、キャパシタ絶縁膜３２及びメタルパターン４２のＭＩＭ構造は、容量ユニットＵ２となる。これら容量ユニットＵ１，Ｕ２は、上記ビア接続領域Ｖ１１，Ｖ１２，Ｖ２１〜Ｖ２３及び配線層メタル２２ａ，２３ａ，２３ｂによって並列接続され容量素子Ｃ１を構成している。容量素子Ｃ１の一方電極（下部電極）は配線層メタル２３ａであり、他方電極（上部電極）は配線層メタル２３ｂである。【選択図】　　図１
2004119461.tif 000002
【特許請求の範囲】
【請求項１】
メタルの多層配線を備えた集積回路に関し、層間絶縁膜におけるＭＩＭ（メタル−インシュレータ−メタル）構造がそれぞれ前記多層配線の所定の各層に亘って複数設けられて構成される所定の容量素子を有することを特徴とする半導体装置。
【請求項２】
前記容量素子は、前記ＭＩＭ構造の複数が各々共通の電極を相互に接続して前記多層配線における前記ＭＩＭ構造のない上層部に引き出し電極を配したことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記ＭＩＭ構造は前記多層配線の所定の各層毎に一つまたは複数形成されていることを特徴とする請求項１または２記載の半導体装置。
【請求項４】
前記ＭＩＭ構造はそれぞれ所定値の容量部を有するようにユニット化されていることを特徴とする請求項１〜３いずれか一つに記載の半導体装置。
【請求項５】
メタル多層配線を形成する集積回路に関し、異なる層間絶縁膜上にそれぞれ第１のキャパシタ電極になる層を形成する工程と、前記第１のキャパシタ電極になる層上にキャパシタ絶縁膜を配する工程と、前記キャパシタ絶縁膜上へ第２のキャパシタ電極になる層を形成する工程を経てＭＩＭ（メタル−インシュレータ−メタル）構造を複数形成する工程と、
前記ＭＩＭ構造の複数が所定の容量素子を構成するよう配線する工程と、
を具備したことを特徴とする半導体装置の製造方法。
【請求項６】
前記配線する工程は、前記ＭＩＭ構造の複数が各々共通の第１のキャパシタ電極どうしまたは第２のキャパシタ電極どうしを相互に接続する配線工程と、前記多層配線における前記ＭＩＭ構造のない上層部に前記配線工程に続く引き出し電極を形成する工程と、を含むことを特徴とする請求項５記載の半導体装置の製造方法。
【請求項７】
少なくとも前記ＭＩＭ構造を複数形成する工程は、パターニングに利用されるハードマスクの形成を伴うことを特徴とする請求項５または６記載の半導体装置の製造方法。
【請求項８】
少なくとも前記層間絶縁膜それぞれは化学的機械的研磨による平坦化処理がなされることを特徴とする請求項５〜７いずれか一つに記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、集積回路を構成する多層配線内でＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ　；メタル−インシュレータ−メタル）構造の容量素子が組み込まれる半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
近年、電子機器の小型軽量化、動作の高速化、高周波化に伴い、電子機器に搭載される半導体集積回路素子の高集積化が要求され、電気配線、抵抗素子、容量素子のような受動部分についても微細化かつ高性能化が進められている。容量素子においても多層配線内において構成される構造が実用化されている。
【０００３】
図示しないが、メタル多層配線技術を適用したＭＩＭ構造の容量素子の一例を説明する。半導体集積回路における平坦化された層間絶縁膜上において、あるメタル配線層Ａの所定領域パターンを第１キャパシタ電極とする。その上にキャパシタ絶縁膜を挟んで積層した専用のメタルパターンを第２キャパシタ電極とする。このような構成の場合、次の層間絶縁膜を介し、上層のメタル配線層Ｂによって、他の配線回路と共に容量素子としての各引き出し電極が導出される。
【０００４】
上記構成によれば、キャパシタ電極のどちらか一方はメタル配線層を利用し、もう一方はキャパシタ電極用のメタルパターンとして設けられる。キャパシタ電極用のメタルパターンとしての構成は、上記メタル配線層より膜厚を小さく形成してもよい。これは配線層のように長距離引き回されないので配線抵抗をそれほど厳しく制御する必要がないからである。
【０００５】
【発明が解決しようとする課題】
上記構成では、１つの配線層内で所望の容量素子が形成される。容量部の電荷量は電極面積に依存する。このため、１つの容量素子が百〜数百μｍ２といった広い占有面積を必要とすることが少なくない。より多層配線化される現在のデバイスでは、層間絶縁膜の平坦化が困難になっている。層間絶縁膜の平坦化はＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ　）が一般的であり、ディッシングやエロージョン等、平坦性の劣化が懸念される。
【０００６】
図４は、平坦精度が劣化してしまう広い範囲での層間絶縁膜上の容量素子を示す断面図である。上述のように、層間絶縁膜ＩＬ１上のメタル配線層Ａの所定領域パターンを第１キャパシタ電極とし、その上にキャパシタ絶縁膜を挟んで専用のメタルパターンを形成し第２キャパシタ電極とする。次の層間絶縁膜ＩＬ２上のメタル配線層Ｂによって、他の配線回路と共に容量素子Ｃ４としての各引き出し電極Ｔ１，Ｔ２が導出される。このような平坦度の劣化してしまう広い範囲での層間絶縁膜ＩＬ１上に、大面積の容量素子を形成する場合、精度の高い容量部が得られなくなる可能性が高い。
【０００７】
本発明は、上記のような事情を考慮してなされたものであり、精度の高い容量部を簡単に得易く、かつ微細化に応じた安定した容量素子を有する半導体装置及びその製造方法を提供しようとするものである。
【０００８】
【課題を解決するための手段】
本発明の［請求項１］に係る半導体装置は、
メタルの多層配線を備えた集積回路に関し、層間絶縁膜におけるＭＩＭ（メタル−インシュレータ−メタル）構造がそれぞれ前記多層配線の所定の各層に亘って複数設けられて構成される所定の容量素子を有することを特徴とする。
【０００９】
上記本発明に係る半導体装置によれば、一つの容量素子が複数のＭＩＭ構造によって構成される。これにより、一層間絶縁膜上に大きな占有面積を必要としなくても所定の容量素子を実現することができる。分割形成される複数のＭＩＭ構造は、それぞれ精度が得られるような大きさとすればよい。平坦化に寄与する配置も考えられ、その配置を実現する自由度も備えている。
【００１０】
なお、本発明の［請求項２］に係る半導体装置は、［請求項１］に従属し、
前記容量素子は、前記ＭＩＭ構造の複数が各々共通の電極を相互に接続して前記多層配線における前記ＭＩＭ構造のない上層部に引き出し電極を配したことを特徴とする。すなわち、ＭＩＭ構造の複数は、平坦性と共になるべく引き出し電極が配設し易いレイアウトが望ましい。
【００１１】
また、本発明の［請求項３］に係る半導体装置は、［請求項１］または［請求項２］に従属し、
前記ＭＩＭ構造は前記多層配線の所定の各層毎に一つまたは複数形成されていることを特徴とする。様々な配置が可能であり自由度がある。
【００１２】
また、本発明の［請求項４］に係る半導体装置は、［請求項１］〜［請求項３］いずれかに従属し、
前記ＭＩＭ構造はそれぞれ所定値の容量部を有するようにユニット化されていることを特徴とする。容量部の精度向上に寄与する。
【００１３】
本発明の［請求項５］に係る半導体装置の製造方法は、
メタル多層配線を形成する集積回路に関し、異なる層間絶縁膜上にそれぞれ第１のキャパシタ電極になる層を形成する工程と、前記第１のキャパシタ電極になる層上にキャパシタ絶縁膜を配する工程と、前記キャパシタ絶縁膜上へ第２のキャパシタ電極になる層を形成する工程を経てＭＩＭ（メタル−インシュレータ−メタル）構造を複数形成する工程と、
前記ＭＩＭ構造の複数が所定の容量素子を構成するよう配線する工程と、
を具備したことを特徴とする。
【００１４】
上記本発明に係る半導体装置の製造方法によれば、一つの容量素子が複数のＭＩＭ構造の分割形成によって実現される。これにより、一層間絶縁膜上に大きな占有面積でＭＩＭ構造を作るよりも小さい平坦な領域で安定したＭＩＭ構造をそれぞれ形成することができる。分割形成される複数のＭＩＭ構造は、それぞれ精度が得られるような大きさとすればよい。平坦化に寄与する配置も考えられ、その配置を実現する自由度も備えている。
【００１５】
本発明の［請求項６］に係る半導体装置の製造方法は、［請求項５］に従属し、
前記配線する工程は、前記ＭＩＭ構造の複数が各々共通の第１のキャパシタ電極どうしまたは第２のキャパシタ電極どうしを相互に接続する配線工程と、前記多層配線における前記ＭＩＭ構造のない上層部に前記配線工程に続く引き出し電極を形成する工程と、を含むことを特徴とする。すなわち、ＭＩＭ構造の複数は、平坦化の容易性と共になるべく引き出し電極が配設し易いようにレイアウトすることが重要である。
【００１６】
本発明の［請求項７］に係る半導体装置の製造方法は、［請求項５］または［請求項６］に従属し、
少なくとも前記ＭＩＭ構造を複数形成する工程は、パターニングに利用されるハードマスクの形成を伴うことを特徴とする。精度の高いパターンが得易い。
【００１７】
本発明の［請求項８］に係る半導体装置の製造方法は、［請求項５］〜［請求項７］いずれかに従属し、
少なくとも前記層間絶縁膜それぞれは化学的機械的研磨による平坦化処理がなされることを特徴とする。平坦度が向上すれば精度の高い安定した容量部が得られる。
【００１８】
【発明の実施の形態】
図１は、本発明の一実施形態に係る半導体装置の要部の構成を示す断面図である。図は、半導体集積回路におけるメタル配線層間に形成される容量素子の構成について示している。
【００１９】
半導体基板上に設けられた層間絶縁膜１１上に配線層メタル２１がパターニング形成されている。この配線層メタル２１上の一部領域において、キャパシタ絶縁膜３１が設けられ、キャパシタ絶縁膜３１上にメタルパターン４１が形成されている。次の層間絶縁膜１２上に配線層メタル２２，２２ａがパターニング形成されている。配線層メタル２２上の一部領域において、キャパシタ絶縁膜３２が設けられ、キャパシタ絶縁膜３２上にメタルパターン４２が形成されている。異なる層間絶縁膜１１，１２上の各配線層メタル２１と２２はビア接続領域Ｖ１１により接続されている。メタルパターン４１と配線層メタル２２ａはビア接続領域Ｖ１２により接続されている。さらに次の層間絶縁膜１３上に配線層メタル２３ａ，２３ｂがパターニング形成されている。異なる層間絶縁膜１２，１３上の各配線層メタル２２と２３ａはビア接続領域Ｖ２１により接続されている。メタルパターン４２と配線層メタル２３ｂはビア接続領域Ｖ２２により接続されている。配線層メタル２２ａと２３ｂはビア接続領域Ｖ２３により接続されている。
【００２０】
ビア接続領域Ｖ１１，Ｖ１２，Ｖ２１〜Ｖ２３は、タングステンなどのプラグ金属ならばバリアメタル（図示せず）を要する。配線層メタル２１，２２，２２ａ，２３ａ，２３ｂ及びメタルパターン４１，４２にも、その最下層、最上層にバリアメタルＢＭが設けられている。例えば、アルミニウムを主成分とする配線層メタルならばバリアメタルＢＭは窒化チタン／チタンの積層などであるが、別段限定されない。また、キャパシタ絶縁膜３１，３２は、シリコン酸化膜やシリコン窒化膜、またはこれらの積層、α−Ｓｉ（アモルファスシリコン）、あるいは酸化チタンや酸化タンタル、またはこれらの積層、その他の高誘電率物質など様々考えられ、別段限定されるものではない。
【００２１】
配線層メタル２１、キャパシタ絶縁膜３１及びメタルパターン４１によるＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ　；メタル−インシュレータ−メタル）構造は、容量ユニットＵ１となる。さらに、配線層メタル２２、キャパシタ絶縁膜３２及びメタルパターン４２のＭＩＭ構造は、容量ユニットＵ２となる。これら容量ユニットＵ１，Ｕ２は、上記ビア接続領域Ｖ１１，Ｖ１２，Ｖ２１〜Ｖ２３及び配線層メタル２２ａ，２３ａ，２３ｂによって並列接続され容量素子Ｃ１を構成している。容量素子Ｃ１の一方電極（下部電極）は配線層メタル２３ａであり、他方電極（上部電極）は配線層メタル２３ｂである。
【００２２】
図１の構成について製造方法の一例を説明する。層間絶縁膜１１上に通常の配線層と同一工程で配線層メタル２１をパターニング形成する。この配線層メタル２１上を含んでＣＶＤ法等によりキャパシタ絶縁膜３１を被覆、さらにメタルパターン４１をスパッタ形成する。配線層メタル２１上の一部領域に図示しないハードマスクをパターニングし、これに従ってメタルパターン４１をエッチングする。その後、露出したキャパシタ絶縁膜３１もエッチング除去する。キャパシタ絶縁膜３１のエッチングにはドライ、ウェットいずれか適当な方法を選ぶ。次に、層間絶縁膜１２の堆積後、ＣＭＰ技術により平坦化処理される。その後、ビア接続領域Ｖ１１，Ｖ１２が設けられ、ＣＭＰ等による平坦化処理を経る。
【００２３】
次に、層間絶縁膜１２上に再び通常の配線層と同一工程で配線層メタル２２，２２ａをパターニング形成する。上述と同様に配線層メタル２２上にキャパシタ絶縁膜３２、メタルパターン４２を形成する。さらに層間絶縁膜１３を堆積してＣＭＰ技術により平坦化し、ビア接続領域Ｖ２１〜Ｖ２３を形成して再度平坦化する。次に、層間絶縁膜１３上に通常の配線層と同一工程で配線層メタル２３ａ，２３ｂをパターニング形成する。なお、上記配線層メタル２１，２２，２２ａ，２３ａ，２３ｂ及びメタルパターン４１，４２の形成において、その最下層、最上層のバリアメタルＢＭの形成も含まれる。また、ビア接続領域Ｖ１１，Ｖ１２，Ｖ２１〜Ｖ２３においても必要に応じて図示しないバリアメタルの形成を含む。
【００２４】
上記実施形態及び方法によれば、一つの容量素子Ｃ１が複数のＭＩＭ構造（ここではＵ１，Ｕ２）によって構成される。これにより、一層間絶縁膜上に平坦度が出難い大きな占有面積を必要としなくても所定の容量素子を実現することができる。分割形成される複数のＭＩＭ構造は、それぞれ精度が得られるような大きさとすればよい。例えば容量ユニットＵ１，Ｕ２は、所定の容量値を有する同じ寸法のものである。また、異なる寸法のものを接続して所定の容量値を実現するようにしても構わない。容量ユニットＵ１，Ｕ２は、平坦化に寄与する配置も考えられ、その配置を実現する自由度も備えている。各容量ユニットは、ＭＩＭ構造として多層配線の所定の各層毎に一つまたは複数いずれの配置形態をとってもかまわない。
【００２５】
図２（ａ），（ｂ）は、それぞれ図１の第１応用例を示し、（ａ）は平面図、（ｂ）は（ａ）の２Ｂ−２Ｂ断面図である。図１と同様の箇所には同一の符号を付して説明する。なお、各配線層のバリアメタルＢＭの表示は省略する。層間絶縁膜１１上にＭＩＭ構造としての容量ユニットＵ１が形成されている。層間絶縁膜１２上にＭＩＭ構造としての容量ユニットＵ２１，Ｕ２２が形成されている。これら２配線層に構成された容量ユニットＵ１，Ｕ２１，Ｕ２２は、ビア接続領域Ｖ１１〜Ｖ１３，Ｖ２１〜Ｖ２５及び配線層メタル２２ａ，２３ａ，２３ｂによって並列接続され容量素子Ｃ２を構成している。容量素子Ｃ２の一方電極（下部電極）は配線層メタル２３ａであり、他方電極（上部電極）は配線層メタル２３ｂである。
【００２６】
図３（ａ），（ｂ）は、それぞれ図１の第２応用例を示し、（ａ）は平面図、（ｂ）は（ａ）の３Ｂ−３Ｂ断面図である。図１と同様の箇所には同一の符号を付して説明する。なお、各配線層のバリアメタルＢＭの表示は省略する。層間絶縁膜１１上にＭＩＭ構造としての容量ユニットＵ１が形成されている。層間絶縁膜１２上にＭＩＭ構造としての容量ユニットＵ２が形成されている。さらに、層間絶縁膜１３上にＭＩＭ構造としての容量ユニットＵ３が形成され、層間絶縁膜１４上にＭＩＭ構造としての容量ユニットＵ４が形成されている。これら４層間に構成された容量ユニットＵ１〜Ｕ４は、らせん状に形成され、ビア接続領域Ｖ１１，Ｖ１２，Ｖ２１〜Ｖ２３，Ｖ３１〜Ｖ３４，Ｖ４１〜Ｖ４５及び配線層メタル２２ａ，２３ａ，２３ｂ，２４ａ〜２４ｃ，２５ａ，２５ｂによって並列接続されて容量素子Ｃ３を構成している。層間絶縁膜１５上には引き出し電極がパターニングされている。すなわち、容量素子Ｃ３の一方電極（下部電極）は配線層メタル２５ａであり、他方電極（上部電極）は配線層メタル２５ｂである。
【００２７】
このような第１、第２応用例の構成は、図１で説明した製造方法と同様に形成することができる。各層に構成される容量ユニットは、平坦化処理時の平坦精度が損なわれないようにレイアウトできる。また、引き出し電極の引き回しが少ないようにレイアウトすることもできる。図示しないが、これら応用例の他、各容量ユニットは、ＭＩＭ構造として多層配線の所定の各層毎に一つまたは複数いずれの配置形態をもって構成することができる。
【００２８】
上記各実施形態及び方法によれば、比較的自由なレイヤー（層）に、かつ平坦度の良好な領域にＭＩＭ構造としての容量ユニットを複数形成する。各容量ユニットは並列接続され所定の容量値を有する容量素子を構成する。これにより、チップ面積の有効利用に寄与する。プロセスの自由度が得られるので、リードタイム（設計変更検討、対策に要する時間）の短縮にも寄与する。これにより、微細化に応じた安定した容量素子の構成が実現できる。
【００２９】
【発明の効果】
以上説明したように、本発明の半導体装置及びその製造方法によれば、一つの容量素子が複数のＭＩＭ構造によって構成される。これにより、一層間絶縁膜上に大きな占有面積を必要としなくても所定の容量素子を実現することができる。分割形成される複数のＭＩＭ構造は、それぞれ精度が得られるような大きさとすればよい。平坦化に寄与する配置も考えられ、その配置を実現する自由度も備えている。この結果、精度の高い容量部を簡単に得易く、かつ微細化に応じた安定した容量素子を有する半導体装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る半導体装置の要部の構成を示す断面図である。
【図２】（ａ），（ｂ）は、それぞれ図１の第１応用例を示し、（ａ）は平面図、（ｂ）は（ａ）の２Ｂ−２Ｂ断面図である。
【図３】（ａ），（ｂ）は、それぞれ図１の第２応用例を示し、（ａ）は平面図、（ｂ）は（ａ）の３Ｂ−３Ｂ断面図である。
【図４】平坦精度が劣化してしまう広い範囲での層間絶縁膜上の容量素子を示す断面図である。
【符号の説明】
１１，１２，１３，１４，１５…層間絶縁膜、２１，２２，２２１，２２２，２２ａ，２３ａ，２３ｂ，２４ａ〜２４ｃ，２５ａ，２５ｂ…配線層メタル、
３１，３２，３２１，３２２…キャパシタ絶縁膜、
４１，４２，４２１，４２２…メタルパターン、Ｖ１１〜Ｖ１３，Ｖ２１〜Ｖ２５，Ｖ３１〜Ｖ３４，Ｖ４１〜Ｖ４５…ビア接続領域、Ｃ１〜Ｃ４…容量素子、Ｕ１〜Ｕ４，Ｕ２１，Ｕ２２…容量ユニット（ＭＩＭ構造）、
ＢＭ…バリアメタル。
【図１】
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【図２】
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【図３】
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【図４】
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