(57)【要約】【課題】　ＤＲＡＭを有する半導体集積回路装置のビット線の容量を低減する。【解決手段】　ワード線ＷＬの周囲を窒化シリコンからなるキャップ絶縁膜７ａおよびサイドウォール７ｂで被覆することにより、キャパシタ５およびビット線ＢＬと、メモリセル選択ＭＯＳ・ＦＥＴ４の半導体領域４ｂ，４ａとを接続する接続孔９ｂ１，９ａ１を自己整合的に形成したＤＲＡＭを有する半導体集積回路装置において、ビット線ＢＬを被覆するキャップ絶縁膜１１ａおよびサイドウォール１１ｂを窒化シリコンよりも誘電率の低い材料で形成した。【選択図】　図１ 
2004119997.tif 000002
【特許請求の範囲】
【請求項１】
　半導体基板上に形成された複数のワード線と、前記複数のワード線に対して交差するように配置された複数のビット線と、前記複数のワード線および複数のビット線の各々の交点に配置されたメモリセルとを備え、
　前記メモリセルは、前記ワード線の一部によってゲート電極が形成されたメモリセル選択ＭＩＳトランジスタと、前記ビット線の上方に主要部が配置された情報蓄積用のキャパシタとを有し、
　前記メモリセル選択ＭＩＳトランジスタの一方の半導体領域は前記情報蓄積用のキャパシタと電気的に接続され、前記メモリセル選択ＭＩＳトランジスタの他方の半導体領域は前記ビット線と電気的に接続される構造を有する半導体集積回路装置の製造方法であって、
（ａ）前記複数のワード線の上面および側面を窒化膜からなるワード線用キャップ絶縁膜およびワード線用側壁絶縁膜によって被覆する工程と、（ｂ）前記半導体基板上に、前記窒化膜よりもエッチング速度の速い材料からなる上面の平坦な第１平坦性絶縁膜を形成して、前記ワード線用キャップ絶縁膜およびワード線用側壁絶縁膜を被覆する工程と、（ｃ）前記第１平坦性絶縁膜上に第１平坦性絶縁膜よりもエッチング速度の遅い材料からなるビット線用接続孔形成マスク膜を堆積した後、そのビット線用接続孔形成領域を開口する工程と、（ｄ）前記ビット線用接続孔形成マスク膜をエッチングマスクとして、前記メモリセル選択ＭＩＳトランジスタの他方の半導体領域が露出するようなビット線用接続孔を、前記ワード線用キャップ絶縁膜およびワード線用側壁絶縁膜によって自己整合的に規定した状態で穿孔する工程と、（ｅ）前記ビット線用接続孔を形成した後の半導体基板上にビット線用導体膜を堆積した後、そのビット線用導体膜をパターニングすることにより、前記ビット線を形成する工程と、（ｆ）前記ビット線の上面および側面に、前記ワード線用キャップ絶縁膜およびワード線用側壁絶縁膜と誘電率の等しいビット線用キャップ絶縁膜およびビット線用側壁絶縁膜を、前記ワード線用キャップ絶縁膜およびワード線用側壁絶縁膜の膜厚よりも厚くした状態で形成する工程と、（ｇ）前記第１平坦性絶縁膜上に、前記窒化膜よりもエッチング速度の速い材料からなる上面の平坦な第２平坦性絶縁膜を堆積して前記ビット線用キャップ絶縁膜およびビット線用側壁絶縁膜を被覆する工程と、（ｈ）前記第２平坦性絶縁膜の上面に、その平坦性絶縁膜よりもエッチング速度の遅い材料からなるキャパシタ用接続孔形成マスク膜を堆積した後、そのキャパシタ用接続孔形成領域を開口する工程と、（ｉ）前記キャパシタ用接続孔形成マスク膜の開口工程後に、前記第２平坦性絶縁膜よりもエッチング速度の遅い材料からなる側壁用マスク膜を堆積した後、側壁用マスク膜をエッチバックすることにより、前記キャパシタ用接続孔形成マスク膜の開口端の側面に前記側壁用マスク膜からなる側壁膜を形成する工程と、（ｊ）前記キャパシタ用接続孔形成マスク膜および側壁膜をエッチングマスクとしてエッチング処理を施すことにより、前記メモリセル選択ＭＩＳトランジスタの一方の半導体領域が露出するようなキャパシタ用接続孔を穿孔する際に、非選択の異方性エッチング処理を施すことにより、前記キャパシタ用接続孔の途中位置までを除去した後、残り部分を窒化膜に対して選択性を有するエッチング処理を施すことにより除去して前記キャパシタ用接続孔を前記ワード線用キャップ絶縁膜およびワード線用側壁絶縁膜によって自己整合的に規定した状態でキャパシタ用接続孔を穿孔する工程と、（ｋ）前記キャパシタ用接続孔を形成した後の半導体基板上にキャパシタ用導体膜を堆積した後、そのキャパシタ用導体膜をパターニングすることにより、前記情報蓄積用のキャパシタにおける第１電極の一部を形成する工程とを有することを特徴とする半導体集積回路装置の製造方法。
【請求項２】
　請求項１記載の半導体集積回路装置の製造方法において、（ａ）前記ビット線の上面および側面を、前記ビット線用キャップ絶縁膜およびビット線用側壁絶縁膜で被覆した後、前記第１平坦性絶縁膜上に、エッチングストッパ用の絶縁膜を堆積して前記ビット線用キャップ絶縁膜およびビット線用側壁絶縁膜を被覆する工程と、（ｂ）前記エッチングストッパ用の絶縁膜上に前記第２平坦性絶縁膜を堆積する工程と、（ｃ）前記キャパシタ用接続孔形成マスク膜および側壁膜をエッチングマスクとしてエッチング処理を施すことにより、前記メモリセル選択ＭＩＳトランジスタの一方の半導体領域が露出するようなキャパシタ用接続孔を穿孔する場合において、前記非選択の異方性エッチング処理を施す際に、前記キャパシタ用接続孔内において前記エッチングストッパ用の絶縁膜が削れる位置までを除去する工程とを有することを特徴とする半導体集積回路装置の製造方法。
【請求項３】
　請求項２記載の半導体集積回路装置の製造方法において、前記ワード線用キャップ絶縁膜、ワード線用側壁絶縁膜、ビット線用キャップ絶縁膜およびビット線用側壁絶縁膜が窒化シリコンからなることを特徴とする半導体集積回路装置の製造方法。
【請求項４】
　半導体基板上に形成された複数のワード線と、前記複数のワード線に対して交差するように配置された複数のビット線と、前記複数のワード線および複数のビット線の各々の交点に配置されたメモリセルとを備え、
　前記メモリセルは、前記ワード線の一部によってゲート電極が形成されたメモリセル選択ＭＩＳトランジスタと、前記ビット線の上方に主要部が配置された情報蓄積用のキャパシタとを有し、
　前記メモリセル選択ＭＩＳトランジスタの一方の半導体領域は前記情報蓄積用のキャパシタと電気的に接続され、前記メモリセル選択ＭＩＳトランジスタの他方の半導体領域は前記ビット線と電気的に接続されてなる構造を有する半導体集積回路装置の製造方法であって、
（ａ）前記ワード線の上面および側面を窒化膜からなるワード線用キャップ絶縁膜およびワード線用側壁絶縁膜によって被覆する工程と、（ｂ）前記半導体基板上に、前記窒化膜よりもエッチング速度の速い材料からなる上面の平坦な第１平坦性絶縁膜を形成して、前記ワード線用キャップ絶縁膜およびワード線用側壁絶縁膜を被覆する工程と、（ｃ）前記第１平坦性絶縁膜の上面に、第１平坦性絶縁膜よりもエッチング速度の遅い材料からなる第１のキャパシタ用接続孔形成マスク膜を堆積した後、そのキャパシタ用接続孔形成領域を開口する工程と、（ｄ）前記第１のキャパシタ用接続孔形成マスク膜をエッチングマスクとして、前記メモリセル選択ＭＩＳトランジスタの一方の半導体領域が露出するような第１のキャパシタ用接続孔を、前記ワード線用キャップ絶縁膜およびワード線用側壁絶縁膜によって自己整合的に規定した状態で穿孔する工程と、（ｅ）前記第１のキャパシタ用接続孔を形成した後の半導体基板上に、導体膜を堆積した後、その導体膜をエッチバックすることにより、前記第１のキャパシタ用接続孔内に導体膜を埋め込む工程と、（ｆ）前記導体膜の埋め込み工程後、前記第１平坦性絶縁膜上に第１絶縁膜を堆積する工程と、（ｇ）前記第１絶縁膜上に第１絶縁膜および第１平坦性絶縁膜よりもエッチング速度の遅い材料からなるビット線用接続孔形成マスク膜を堆積した後、そのビット線用接続孔形成領域を開口する工程と、（ｈ）前記ビット線用接続孔形成マスク膜をエッチングマスクとして、前記メモリセル選択ＭＩＳトランジスタの他方の半導体領域が露出するようなビット線用接続孔を、前記ワード線用キャップ絶縁膜およびワード線用側壁絶縁膜によって自己整合的に規定した状態で穿孔する工程と、（ｉ）前記ビット線用接続孔を形成した後の半導体基板上にビット線用導体膜を堆積した後、そのビット線用導体膜をパターニングすることにより、前記ビット線を形成する工程と、（ｊ）前記第１平坦性絶縁膜および第１絶縁膜に前記メモリセル選択ＭＩＳトランジスタの他方の半導体領域が露出するビット線用接続孔を穿孔した後、前記第１絶縁膜上にビット線を形成する工程と、（ｋ）前記ビット線の上面および側面に、前記ワード線用キャップ絶縁膜およびワード線用キャップ絶縁膜と誘電率の等しいビット線用キャップ絶縁膜およびビット線用側壁絶縁膜を、前記ワード線用キャップ絶縁膜およびワード線用キャップ絶縁膜の膜厚よりも厚い状態で形成する工程と、（ｌ）前記第１絶縁膜上に、前記窒化膜よりもエッチング速度の速い材料からなる上面の平坦な第２平坦性絶縁膜を堆積して前記ビット線用キャップ絶縁膜およびビット線用側壁絶縁膜を被覆する工程と、（ｍ）前記第２平坦性絶縁膜の上面に、第２平坦性絶縁膜よりもエッチング速度の遅い材料からなる第２のキャパシタ用接続孔形成マスク膜を堆積した後、そのキャパシタ用接続孔形成領域を開口する工程と、（ｎ）前記第２のキャパシタ用接続孔形成マスク膜の開口工程後に、前記第２平坦性絶縁膜よりもエッチング速度の遅い材料からなる側壁用マスク膜を堆積した後、その側壁用マスク膜をエッチバックすることにより、前記第２のキャパシタ用接続孔形成マスク膜の開口端の側面に前記側壁マスク膜からなる側壁膜を形成する工程と、（ｏ）前記第２のキャパシタ用接続孔形成マスク膜および側壁膜をエッチングマスクとしてエッチング処理を施すことにより、前記第１のキャパシタ用接続孔内に埋め込まれた導体膜が露出するような第２のキャパシタ用接続孔を穿孔する際に、非選択の異方性エッチング処理を施すことにより、前記第２のキャパシタ用接続孔の途中位置までを除去した後、残り部分を窒化膜に対して選択性を有するエッチング処理を施すことにより除去して第２のキャパシタ用接続孔を穿孔する工程と、（ｐ）前記第２のキャパシタ用接続孔を形成した後の半導体基板上にキャパシタ用導体膜を堆積した後、そのキャパシタ用導体膜をパターニングすることにより、前記情報蓄積用のキャパシタにおける第１電極の一部を形成する工程とを有することを特徴とする半導体集積回路装置の製造方法。
【請求項５】
　請求項４記載の半導体集積回路装置の製造方法において、（ａ）前記ビット線の上面および側面を、前記ビット線用キャップ絶縁膜およびビット線用側壁絶縁膜で被覆した後、前記第１絶縁膜上に、エッチングストッパ用の絶縁膜を堆積して前記ビット線用キャップ絶縁膜およびビット線用側壁絶縁膜を被覆する工程と、（ｂ）前記エッチングストッパ用の絶縁膜上に前記第２平坦性絶縁膜を堆積する工程と、（ｃ）前記キャパシタ用接続孔形成マスク膜および側壁膜をエッチングマスクとしてエッチング処理を施すことにより、前記メモリセル選択ＭＩＳトランジスタの一方の半導体領域が露出するようなキャパシタ用接続孔を穿孔する場合において、前記非選択の異方性エッチング処理を施す際に、前記キャパシタ用接続孔内において前記エッチングストッパ用の絶縁膜が削れる位置までを除去する工程とを有することを特徴とする半導体集積回路装置の製造方法。
【請求項６】
　請求項５記載の半導体集積回路装置の製造方法において、前記ワード線用キャップ絶縁膜、ワード線用側壁絶縁膜、ビット線用キャップ絶縁膜およびビット線用側壁絶縁膜が窒化シリコンからなることを特徴とする半導体集積回路装置の製造方法。
【請求項７】
　半導体基板上に形成された複数のワード線と、前記複数のワード線に対して交差するように配置された複数のビット線と、前記複数のワード線および複数のビット線の各々の交点に配置されたメモリセルとを備える半導体集積回路装置であって、
（ａ）前記メモリセルは、前記ワード線の一部がゲート電極を構成するメモリセル選択ＭＩＳトランジスタと、前記ビット線の上方に主要部が配置された情報蓄積用のキャパシタとを有し、（ｂ）前記ワード線は窒化膜からなるワード線用キャップ絶縁膜およびワード線用側壁絶縁膜により被覆され、（ｃ）前記情報蓄積用のキャパシタは前記ワード線用キャップ絶縁膜およびワード線用側壁絶縁膜によって自己整合的に規定されたキャパシタ用接続孔を通じて前記メモリセル選択ＭＩＳトランジスタの一方の半導体領域に電気的に接続され、（ｄ）前記ビット線は前記ワード線用キャップ絶縁膜およびワード線用側壁絶縁膜によって自己整合的に規定されたビット線用接続孔を通じて前記メモリセル選択ＭＩＳトランジスタの他方の半導体領域に電気的に接続され、（ｅ）前記ビット線は、前記ワード線用キャップ絶縁膜およびワード線用側壁絶縁膜よりも誘電率の低いビット線用キャップ絶縁膜およびビット線用側壁絶縁膜により被覆されている構造を有することを特徴とする半導体集積回路装置。
【請求項８】
　請求項７記載の半導体集積回路装置において、前記キャパシタ用接続孔内において、前記メモリセル選択ＭＩＳトランジスタの一方の半導体領域とキャパシタ用導体膜との間に、前記一方の半導体領域に接触するように導体膜を埋設したことを特徴とする半導体集積回路装置。
【請求項９】
　請求項８記載の半導体集積回路装置において、前記ワード線用キャップ絶縁膜およびワード線用側壁絶縁膜が窒化シリコンからなり、前記ビット線用キャップ絶縁膜およびビット線用側壁絶縁膜が二酸化シリコンからなることを特徴とする半導体集積回路装置。
【請求項１０】
　半導体基板上に形成された複数のワード線と、前記複数のワード線に対して交差するように配置された複数のビット線と、前記複数のワード線および複数のビット線の各々の交点に配置されたメモリセルとを有する半導体集積回路装置であって、
（ａ）前記メモリセルは、前記ワード線の一部がゲート電極を構成するメモリセル選択ＭＩＳトランジスタと、前記ビット線の上方に主要部が配置された情報蓄積用のキャパシタとを有し、（ｂ）前記ワード線は、窒化膜からなるワード線用キャップ絶縁膜およびワード線用側壁絶縁膜により被覆され、（ｃ）前記情報蓄積用のキャパシタは、前記ワード線用キャップ絶縁膜およびワード線用側壁絶縁膜によって自己整合的に規定されたキャパシタ用接続孔を通じて前記メモリセル選択ＭＩＳトランジスタの一方の半導体領域に電気的に接続され、（ｄ）前記ビット線は、前記ワード線用キャップ絶縁膜およびワード線用側壁絶縁膜によって自己整合的に規定されたビット線用接続孔を通じて前記メモリセル選択ＭＩＳトランジスタの他方の半導体領域に電気的に接続され、（ｅ）前記ビット線は、前記ワード線用キャップ絶縁膜およびワード線用側壁絶縁膜と誘電率が等しく、かつ、前記ワード線用キャップ絶縁膜およびワード線用側壁絶縁膜よりも膜厚の厚いビット線用キャップ絶縁膜およびビット線用側壁絶縁膜により被覆されている構造を有することを特徴とする半導体集積回路装置。
【請求項１１】
　請求項１０記載の半導体集積回路装置において、前記キャパシタ用接続孔内において、前記メモリセル選択ＭＩＳトランジスタの一方の半導体領域とキャパシタ用導体膜との間に、前記一方の半導体領域に接触するように導体膜を埋設したことを特徴とする半導体集積回路装置。
【請求項１２】
　請求項１１記載の半導体集積回路装置において、前記ワード線用キャップ絶縁膜、前記ワード線用側壁絶縁膜、前記ビット線用キャップ絶縁膜およびビット線用側壁絶縁膜が窒化シリコンからなることを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
　本発明は、半導体集積回路装置の製造技術に関し、特に、ＤＲＡＭ（Dynamic Random Access Memory）を有する半導体集積回路装置の製造方法に適用して有効な技術に関するものである。
【背景技術】
【０００２】
　ＤＲＡＭを有する半導体集積回路装置については、例えば本願発明者が出願した特願平７−２０８０３７号（特開平９−０５５４７９号公報）に記載があり、ビット線の上方にメモリセルのキャパシタが配置される構造の、いわゆるキャパシタ・オーバー・ビットライン（Capacitor Over Bitline）構造のメモリセルを有するＤＲＡＭについて開示されている。
【０００３】
　この技術においては、ワード線およびビット線を被覆するキャップ絶縁膜およびサイドウォールを窒化シリコンで形成することにより、キャパシタとメモリセル選択ＭＯＳ・ＦＥＴの半導体領域とを接続するキャパシタ用の接続孔およびビット線とメモリセル選択ＭＯＳ・ＦＥＴの半導体領域とを接続するビット線用の接続孔を自己整合的に形成することができ、それら接続孔の合わせ精度を向上させることができるとともに、孔径を縮小することができるので、メモリセルのサイズの縮小を図ることが可能となっている（特許文献１参照）。
【特許文献１】特開平９−０５５４７９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
　ところが、近年のＤＲＡＭにおいては、微細加工プロセスのマージンを充分確保した上で素子の高集積化を実現するとともに、ＤＲＡＭの動作特性の向上を図ることが益々要求されており、そのためには、キャパシタ用の接続孔およびビット線用の接続孔を自己整合で形成してメモリセルの縮小を図るとともに、如何にしてビット線に付く寄生容量を低減するかが重要な課題となっている。
【０００５】
　本発明の目的は、ＤＲＡＭを有する半導体集積回路装置において、ビット線の容量を低減することのできる技術を提供することにある。
【０００６】
　本発明の目的は、ＤＲＡＭを有する半導体集積回路装置において、キャパシタ用の接続孔およびビット線用の接続孔の合わせ精度を縮小させてメモリセルを縮小させるとともに、ビット線の容量を低減することのできる技術を提供することにある。
【０００７】
　本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
　本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【０００９】
　すなわち、本発明の半導体集積回路装置の製造方法は、半導体基板上に形成された複数のワード線と、前記複数のワード線に対して交差するように配置された複数のビット線と、前記複数のワード線および複数のビット線の各々の交点に配置されたメモリセルとを備え、前記メモリセルは、前記ワード線の一部によってゲート電極が形成されたメモリセル選択ＭＩＳトランジスタと、前記ビット線の上方に主要部が配置された情報蓄積用のキャパシタとを有し、前記メモリセル選択ＭＩＳトランジスタの一方の半導体領域は前記情報蓄積用のキャパシタと電気的に接続され、前記メモリセル選択ＭＩＳトランジスタの他方の半導体領域は前記ビット線と電気的に接続される構造を有する半導体集積回路装置の製造方法であって、（ａ）前記複数のワード線の上面および側面を窒化膜からなるワード線用キャップ絶縁膜およびワード線用側壁絶縁膜によって被覆する工程と、（ｂ）前記半導体基板上に、前記窒化膜よりもエッチング速度の速い材料からなる上面の平坦な第１平坦性絶縁膜を形成して、前記ワード線用キャップ絶縁膜およびワード線用側壁絶縁膜を被覆する工程と、（ｃ）前記第１平坦性絶縁膜上に第１平坦性絶縁膜よりもエッチング速度の遅い材料からなるビット線用接続孔形成マスク膜を堆積した後、そのビット線用接続孔形成領域を開口する工程と、（ｄ）前記ビット線用接続孔形成マスク膜をエッチングマスクとして、前記メモリセル選択ＭＩＳトランジスタの他方の半導体領域が露出するようなビット線用接続孔を、前記ワード線用キャップ絶縁膜およびワード線用側壁絶縁膜によって自己整合的に規定した状態で穿孔する工程と、（ｅ）前記ビット線用接続孔を形成した後の半導体基板上にビット線用導体膜を堆積した後、そのビット線用導体膜をパターニングすることにより、前記ビット線を形成する工程と、（ｆ）前記ビット線の上面および側面に、前記ワード線用キャップ絶縁膜およびワード線用側壁絶縁膜と誘電率の等しいビット線用キャップ絶縁膜およびビット線用側壁絶縁膜を、前記ワード線用キャップ絶縁膜およびワード線用側壁絶縁膜の膜厚よりも厚くした状態で形成する工程と、（ｇ）前記第１平坦性絶縁膜上に、前記窒化膜よりもエッチング速度の速い材料からなる上面の平坦な第２平坦性絶縁膜を堆積して前記ビット線用キャップ絶縁膜およびビット線用側壁絶縁膜を被覆する工程と、（ｈ）前記第２平坦性絶縁膜の上面に、その平坦性絶縁膜よりもエッチング速度の遅い材料からなるキャパシタ用接続孔形成マスク膜を堆積した後、そのキャパシタ用接続孔形成領域を開口する工程と、（ｉ）前記キャパシタ用接続孔形成マスク膜の開口工程後に、前記第２平坦性絶縁膜よりもエッチング速度の遅い材料からなる側壁用マスク膜を堆積した後、側壁用マスク膜をエッチバックすることにより、前記キャパシタ用接続孔形成マスク膜の開口端の側面に前記側壁用マスク膜からなる側壁膜を形成する工程と、（ｊ）前記キャパシタ用接続孔形成マスク膜および側壁膜をエッチングマスクとしてエッチング処理を施すことにより、前記メモリセル選択ＭＩＳトランジスタの一方の半導体領域が露出するようなキャパシタ用接続孔を穿孔する際に、非選択の異方性エッチング処理を施すことにより、前記キャパシタ用接続孔の途中位置までを除去した後、残り部分を窒化膜に対して選択性を有するエッチング処理を施すことにより除去して前記キャパシタ用接続孔を前記ワード線用キャップ絶縁膜およびワード線用側壁絶縁膜によって自己整合的に規定した状態でキャパシタ用接続孔を穿孔する工程と、（ｋ）前記キャパシタ用接続孔を形成した後の半導体基板上にキャパシタ用導体膜を堆積した後、そのキャパシタ用導体膜をパターニングすることにより、前記情報蓄積用のキャパシタにおける第１電極の一部を形成する工程とを有するものである。
【００１０】
　また、本発明の半導体集積回路装置は、半導体基板上に形成された複数のワード線と、前記複数のワード線に対して交差するように配置された複数のビット線と、前記複数のワード線および複数のビット線の各々の交点に配置されたメモリセルとを有する半導体集積回路装置であって、（ａ）前記メモリセルは、前記ワード線の一部がゲート電極を構成するメモリセル選択ＭＩＳトランジスタと、前記ビット線の上方に主要部が配置された情報蓄積用のキャパシタとを有し、（ｂ）前記ワード線は、窒化膜からなるワード線用キャップ絶縁膜およびワード線用側壁絶縁膜により被覆され、（ｃ）前記情報蓄積用のキャパシタは、前記ワード線用キャップ絶縁膜およびワード線用側壁絶縁膜によって自己整合的に規定されたキャパシタ用接続孔を通じて前記メモリセル選択ＭＩＳトランジスタの一方の半導体領域に電気的に接続され、（ｄ）前記ビット線は、前記ワード線用キャップ絶縁膜およびワード線用側壁絶縁膜によって自己整合的に規定されたビット線用接続孔を通じて前記メモリセル選択ＭＩＳトランジスタの他方の半導体領域に電気的に接続され、（ｅ）前記ビット線は、前記ワード線用キャップ絶縁膜およびワード線用側壁絶縁膜と誘電率が等しく、かつ、前記ワード線用キャップ絶縁膜およびワード線用側壁絶縁膜よりも膜厚の厚いビット線用キャップ絶縁膜およびビット線用側壁絶縁膜により被覆されている構造を有するものである。
【発明の効果】
【００１１】
　本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１２】
　すなわち、ＤＲＡＭを有する半導体集積回路装置において、ビット線の容量を低減することができる。
【発明を実施するための最良の形態】
【００１３】
　以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
【００１４】
　（実施の形態１）
　図１は本発明の一実施の形態である半導体集積回路装置のメモリセル領域の要部断面図、図２は図１の半導体集積回路装置の周辺回路領域の要部断面図、図３は図１の半導体集積回路装置のメモリセル領域の要部平面図、図４は図１の半導体集積回路装置のメモリセル領域の要部平面図、図５〜図２４および図２６〜図３５は図１の半導体集積回路装置の製造工程中における要部断面図、図２５は図１の半導体集積回路装置の図２４の製造工程中における要部平面図である。
【００１５】
　本実施の形態１の半導体集積回路装置は、例えば６４ＭビットＤＲＡＭである。ただし、本発明は、６４ＭビットＤＲＡＭに適用することに限定されるものではなく種々適用可能である。このＤＲＡＭを図１〜図４によって説明する。なお、図１は図４のＩ−Ｉ線の断面図を示している。
【００１６】
　ＤＲＡＭを構成する半導体基板１ｓは、例えばｐ-形のシリコン（Ｓｉ）単結晶からなり、その上部には、例えば二酸化シリコン（ＳｉＯ2）からなる素子分離用のフィールド絶縁膜２が形成されている。メモリセル領域Ｍにおける半導体基板１ｓの上部には、ｐウエル３ｐが形成されている。このｐウエル３ｐには、例えばｐ形不純物のホウ素が導入されている。そして、このｐウエル３ｐ上には、メモリセルＭＣが形成されている。このメモリセルＭＣは、１つのメモリセル選択ＭＯＳ・ＦＥＴ（以下、選択ＭＯＳという）４と１つのキャパシタ５とから構成されている。この１個のメモリセルＭＣのサイズは、例えば１.０〜２.０μｍ2程度である。選択ＭＯＳ４は、半導体基板１ｓの上部に互いに離間して形成された一対の半導体領域４ａ，４ｂと、半導体基板１ｓ上に形成されたゲート絶縁膜４ｃと、ゲート絶縁膜４ｃ上に形成されたゲート電極４ｄとを有している。半導体領域４ａ，４ｂは、選択ＭＯＳ４のソース領域およびドレイン領域を形成するための領域であり、この半導体領域４ａ，４ｂには、例えばｎ形不純物のリンまたはヒ素（Ａｓ）が導入されている。なお、この半導体領域４ａ，４ｂの間に選択ＭＯＳ４のチャネル領域が形成されている。
【００１７】
　この半導体領域４ａ，４ｂおよび２個のチャネル領域からなる１個の活性領域は、その平面形状がフィールド絶縁膜２によって囲まれて規定されており、半導体領域４ａを中心にして左右対称の形状に形成されている（図３参照）。なお、選択ＭＯＳ４のゲート電極４ｄ下のチャネル領域は、平面で見たときに屈折した上辺と下辺とを有しているが、その屈折角度は１３５°以上に設計されているので、チャネル領域の上辺と下辺でほぼ同じバーズビークの伸びおよびフィールド絶縁膜２の端部の形状が得られるようになっている。これにより、本実施の形態１によれば、選択ＭＯＳ４のチャネル領域の表面に段差が形成され難くなるので、チャネル領域の全面にほぼ同じ深さに不純物をイオン注入により導入することが可能となっている。このため、均一な不純物濃度分布を有するチャネル領域を得ることができるので、選択ＭＯＳ４のしきい値電圧の変動を防ぐことが可能となっている。
【００１８】
　ゲート絶縁膜４ｃは、例えばＳｉＯ2からなる。また、ゲート電極４ｄは、例えば低抵抗ポリシリコン膜からなる導体膜４ｄ１上に、例えばタングステンシリサイド（ＷＳｉ2）からなる導体膜４ｄ２を堆積して形成されている。この導体膜４ｄ２により、ゲート電極４ｄの低抵抗化を図っている。ただし、ゲート電極４ｄは、低抵抗ポリシリコンの単体膜で形成しても良し、タングステン等のような所定の金属でも良い。このゲート電極４ｄは、ワード線ＷＬの一部でもある。ワード線ＷＬは、上記した活性領域が延在する方向に対して直交する方向に延在しており、選択ＭＯＳ４のしきい値電圧を得るために必要な一定の幅（Ｌｇ）を有している（図３参照）。この互いに隣接するワード線ＷＬの間隔は、例えば０.５〜１.０μｍ程度である。なお、Ｌｇの寸法を有するワード線ＷＬの領域は、少なくとも製造プロセスにおけるマスク合わせ余裕寸法に相当する分、活性領域の幅よりも広く設けられている。
【００１９】
　このゲート電極４ｄ（ワード線ＷＬ）の上面および側面は、絶縁膜６ａ，６ｂを介してキャップ絶縁膜（ワード線用キャップ絶縁膜）７ａおよびサイドウォール（ワード線用側壁絶縁膜）７ｂによって被覆されている。これらのキャップ絶縁膜７ａおよびサイドウォール７ｂは、層間絶縁膜８ａ〜８ｃによって被覆されている。そして、層間絶縁膜８ａ〜８ｃには、半導体基板１ｓの上層部の半導体領域４ａが露出するような接続孔９ａ１が形成され、層間絶縁膜８ａ，８ｂには、半導体基板１ｓの上層部の半導体領域４ｂが露出するような接続孔９ｂ1 が形成されている。これら接続孔９ａ１，９ｂ１の直径は、例えば０.３〜０.４μｍ程度である。絶縁膜６ａ，６ｂは、例えばＳｉＯ2からなり、例えば次の２つの機能を有している。すなわち、第１は、キャップ絶縁膜７ａおよびサイドウォール７ｂを形成する際にその成膜処理装置内が導体膜４ｄ２の構成金属元素で汚染されるのを防止する機能である。第２は、半導体集積回路装置の製造工程における熱処理等に際し、熱膨張差に起因してキャップ絶縁膜７ａおよびサイドウォール７ｂに加わるストレスを緩和する機能である。
【００２０】
　また、本実施の形態１においては、キャップ絶縁膜７ａおよびサイドウォール７ｂが、例えば厚さ１０００〜３０００Å程度の窒化シリコンからなり、キャップ絶縁膜７ａおよびサイドウォール７ｂは、層間絶縁膜８ａ，８ｂに接続孔９ａ１，９ｂ１を形成する際にエッチングストッパとして機能し、互いに隣接するワード線ＷＬ間に接続孔９ａ１，９ｂ１を自己整合的に形成するための膜として機能している。すなわち、キャップ絶縁膜７ａおよびサイドウォール７ｂは、ワード線ＷＬの幅方向における接続孔９ａ１，９ｂ１の寸法を規定している。このため、例えば接続孔９ａ１，９ｂ１がワード線ＷＬの幅方向（図３の左右方向）に多少ずれたとしてもキャップ絶縁膜７ａおよびサイドウォール７ｂがエッチングストッパとして機能するので、その接続孔９ａ１，９ｂ１からワード線ＷＬの一部が露出するようなこともない。したがって、接続孔９ａ１，９ｂ１の位置合わせ余裕を小さくすることができる。なお、接続孔９ａ１，９ｂ１がワード線ＷＬの長手方向（図３の上下方向）にずれたとしても、ここでは層間絶縁膜８ａ，８ｂの厚さがある程度確保されているので、接続孔９ａ１，９ｂ１から半導体基板１ｓの上面が露出することもない。
【００２１】
　層間絶縁膜８ａは、例えばＳｉＯ2からなり、層間絶縁膜８ｂは、例えばＢＰＳＧ（Boro Phospho Silicate Glass）からなる。この層間絶縁膜８ａは、その上層の層間絶縁膜８ｂ中のホウ素またはリンが下層の半導体基板１ｓに拡散するのを防止する機能を有している。また、層間絶縁膜８ｂは、配線層の下地を平坦にする機能を有している。これにより、フォトリソグラフィのマージンを確保することができ、接続孔９ａ１，９ｂ１や配線のパターン転写精度を向上させることができるようになっている。層間絶縁膜８ｂ上には、例えばＳｉＯ2からなる層間絶縁膜８ｃが形成されている。この層間絶縁膜８ｃは、後述するビット線形成工程時等において、層間絶縁膜８ｂからキャップ絶縁膜７ａの一部が露出していると、その露出部分がエッチングされてワード線ＷＬが露出してしまう場合があるので、それを防止するための膜である。したがって、そのような問題が生じない場合には、設けなくても良い。層間絶縁膜８ｃ上には、ビット線ＢＬが形成されている。このビット線ＢＬは、例えば低抵抗ポリシリコンからなる導体膜ＢＬ１の上層に、例えばＷＳｉ2からなる導体膜ＢＬ２が堆積されてなり、接続孔９ａ１を介して半導体領域４ａと電気的に接続されている。この互いに隣接するビット線ＢＬの間隔は、例えば０.５〜１.０μｍ程度である。導体膜ＢＬ１と層間絶縁膜８ｃとの間には、接続孔９ａ１を形成する際にエッチングマスクとなったマスク膜（ビット線用接続孔形成マスク膜）１０ｂが残されている。このマスク膜１０ｂは、接続孔９ａ１形成時におけるエッチング選択比を高くするための膜で、例えば低抵抗ポリシリコンからなり、ビット線ＢＬの一部でもある。このビット線ＢＬは、上記したワード線ＷＬと直交するように配置されている（図４参照）。ビット線ＢＬの中心線は、ビット線用の接続孔９ａ１の中心に必ずしも一致させる必要はないが、この場合、ビット線ＢＬはキャパシタ用の接続孔９ｂ１，９ｂ２を完全に囲むための突出部を必要とする。なお、ビット線ＢＬに上記突出部を形成すると、隣接するビット線ＢＬと突出部との短絡不良が生じる可能性があるため、その突出部に隣接するビット線ＢＬ部分を突出部から離れるように少し屈曲してある。
【００２２】
　ビット線ＢＬの上面および側面は、絶縁膜６ｃ，６ｄを介してキャップ絶縁膜（ビット線用キャップ絶縁膜）１１ａおよびサイドウォール（ビット線用側壁絶縁膜）１１ｂによって被覆されている。このキャップ絶縁膜１１ａおよびサイドウォール１１ｂは、上記したワード線ＷＬを被覆するキャップ絶縁膜７ａおよびサイドウォール７ｂの構成材料よりも誘電率の低い絶縁膜からなり、例えばＳｉＯ2によって形成されている。これにより、ビット線ＢＬに付く寄生容量（以下、ビット線容量という）を低減することができる。このため、例えばビット線ＢＬの充放電時間を短縮することが可能となる。また、ビット線ＢＬに流れる信号の速度を向上させることが可能となる。したがって、ＤＲＡＭの動作速度を向上させることが可能となる。また、この場合のキャップ絶縁膜１１ａおよびサイドウォール１１ｂの厚さは、例えば１０００Å程度である。このキャップ絶縁膜１１ａおよびサイドウォール１１ｂは、絶縁膜１２によって被覆されている。この絶縁膜１２は、キャパシタ５を形成した後の下地の絶縁膜を除去する際にエッチングストッパとして機能する膜であり、例えば窒化シリコンからなる。この絶縁膜１２の厚さは、例えば１００〜５００Å、好ましくは２５０Å程度に設定されている。これ以上厚いと、ダングリングボンドを終端するための最終的な水素アニール処理時に、水素が窒化シリコン膜で捕縛されてしまい、充分な終端効果が得られなくなってしまうからである。
【００２３】
　このビット線ＢＬの上層には、例えば円筒形のキャパシタ５が形成されている。すなわち、本実施の形態１のＤＲＡＭは、ＣＯＢ構造となっている。キャパシタ５は、第１電極５ａ表面にキャパシタ絶縁膜５ｂを介して第２電極５ｃが被覆され構成されている。すなわち、本実施の形態１では、第１電極５ａの下面側およびキャパシタ５の軸部側面にも容量部が形成されており、これにより大きな容量を確保することが可能となっている。第１電極５ａは、例えば低抵抗ポリシリコンからなり、接続孔９ｂ１内に埋め込まれた導体膜１３を通じて選択ＭＯＳ４の一方の半導体領域４ｂと電気的に接続されている。導体膜１３は、例えば低抵抗ポリシリコンからなる。キャパシタ絶縁膜５ｂは、例えば窒化シリコン膜上にＳｉＯ2膜が堆積されて形成されている。また、第２電極５ｃは、例えば低抵抗ポリシリコンからなり、所定の配線と電気的に接続されている。なお、キャパシタ５の第１電極５ａの下部のマスク膜（第２のキャパシタ用接続孔形成マスク膜）１０ｃは、接続孔９ｂ２を穿孔する際にマスクとして用いた膜である。このマスク膜１０ｃは、例えば低抵抗ポリシリコンからなり、キャパシタ５の第１電極５ａの一部となっている。
【００２４】
　一方、周辺回路領域Ｐにおける半導体基板１ｓの上部には、ｐウエル３ｐおよびｎウエル３ｎが形成されている。このｐウエル３ｐには、例えばｐ形不純物のホウ素が導入されている。また、ｎウエル３ｎには、例えばｎ形不純物のリンまたはＡｓが導入されている。そして、このｐウエル３ｐ上およびｎウエル３ｎ上には、例えばｎＭＯＳ１４およびｐＭＯＳ１５が形成されている。これらのｎＭＯＳ１４およびｐＭＯＳ１５によって、ＤＲＡＭのセンスアンプ回路、カラムデコーダ回路、カラムドライバ回路、ロウデコーダ回路、ロウドライバ回路、Ｉ／Ｏセレクタ回路、データ入力バッファ回路、データ出力バッファ回路および電源回路等のような周辺回路が形成されている。
【００２５】
　ｎＭＯＳ１４は、ｐウエル３ｐの上部に互いに離間して形成された一対の半導体領域１４ａ，１４ｂと、半導体基板１ｓ上に形成されたゲート絶縁膜１４ｃと、ゲート絶縁膜１４ｃ上に形成されたゲート電極１４ｄとを有している。半導体領域１４ａ，１４ｂは、ｎＭＯＳ１４のソース領域およびドレイン領域を形成するための領域であり、この半導体領域１４ａ，１４ｂには、例えばｎ形不純物のリンまたはＡｓが導入されている。なお、この半導体領域１４ａ，１４ｂの間にｎＭＯＳ１４のチャネル領域が形成されている。
【００２６】
　ゲート絶縁膜１４ｃは、例えばＳｉＯ2からなる。また、ゲート電極１４ｄは、例えば低抵抗ポリシリコンからなる導体膜１４ｄ１上にＷＳｉ2からなる導体膜１４ｄ２が堆積されてなる。ただし、ゲート電極１４ｄは、例えば低抵抗ポリシリコンの単体膜で形成しても良いし、金属で形成しても良い。ゲート電極１４ｄの上面および側面には、絶縁膜６ａ，６ｂを介してキャップ絶縁膜７ａおよびサイドウォール７ｂが形成されている。絶縁膜６ａ，６ｂは、上記したメモリセル領域Ｍの絶縁膜６ａ，６ｂと同一の機能を有しており、例えばＳｉＯ2からなる。また、キャップ絶縁膜７ａおよびサイドウォール７ｂは、例えば窒化シリコンからなる。ただし、この場合のサイドウォール７ｂは、主としてＬＤＤ（Lightly Doped Drain）構造を構成するための膜である。
【００２７】
　ｐＭＯＳ１５は、ｎウエル３ｎの上部に互いに離間して形成された一対の半導体領域１５ａ，１５ｂと、半導体基板１ｓ上に形成されたゲート絶縁膜１５ｃと、ゲート絶縁膜１５ｃ上に形成されたゲート電極１５ｄとを有している。半導体領域１５ａ，１５ｂは、ｐＭＯＳ１５のソース領域およびドレイン領域を形成するための領域であり、この半導体領域１５ａ，１５ｂには、例えばｐ形不純物のホウ素が導入されている。なお、この半導体領域１５ａ，１５ｂの間にｐＭＯＳ１５のチャネル領域が形成されている。ゲート絶縁膜１５ｃは、例えばＳｉＯ2からなる。また、ゲート電極１５ｄは、例えば低抵抗ポリシリコンからなる導体膜１５ｄ１上にＷＳｉ2からなる導体膜１５ｄ２が堆積されてなる。ただし、ゲート電極１５ｄは、例えば低抵抗ポリシリコンの単体膜で形成しても良いし、金属で形成しても良い。ゲート電極１５ｄの上面および側面には、絶縁膜６ａ，６ｂを介してキャップ絶縁膜７ａおよびサイドウォール７ｂが形成されている。絶縁膜６ａ，６ｂは、上記したメモリセル領域Ｍの絶縁膜６ａ，６ｂと同一の機能を有しており、例えばＳｉＯ2からなる。また、キャップ絶縁膜７ａおよびサイドウォール７ｂは、例えば窒化シリコンからなる。ただし、この場合のサイドウォール７ｂは、主としてＬＤＤ構造を構成するための膜である。
【００２８】
　このｎＭＯＳ１４およびｐＭＯＳ１５は、上記した層間絶縁膜８ａ〜８ｃによって被覆されており、その層間絶縁膜８ｃ上には、上記した絶縁膜１２が堆積されている。さらに、このようなメモリセル領域Ｍおよび周辺回路領域Ｐにおいて、絶縁膜１２上には、層間絶縁膜８ｄが形成されており、これによってキャパシタ５の第２電極５ｂが被覆されている。層間絶縁膜８ｄは、例えばＳｉＯ2からなる絶縁膜８ｄ１上に、例えばＢＰＳＧからなる絶縁膜８ｄ２が堆積されて形成されている。絶縁膜８ｄ１は、その上層の絶縁膜８ｄ２中のホウ素またはリンがキャパシタ５の第２電極５ｃ側等に拡散するのを防止する機能を有している。
【００２９】
　次に、本実施の形態１の半導体集積回路装置の製造方法を図５〜図３５によって説明する。
【００３０】
　まず、図５に示すように、ｐ-形Ｓｉ単結晶からなる半導体基板１ｓの表面に熱酸化処理を施して、例えば厚さ１３５Å程度のＳｉＯ2からなる絶縁膜１６を形成した後、その上面に、例えば厚さ１４００Å程度の窒化シリコンからなる絶縁膜１７をＣＶＤ法等により堆積する。続いて、絶縁膜１７のうち、素子分離領域に位置する部分をフォトリソグラフィ技術およびドライエッチング技術によって除去した後、このパターニングされた絶縁膜１７をマスクにして選択酸化処理を施すことにより、図６に示すように、半導体基板１ｓの主面に素子分離用のフィールド絶縁膜２を形成する。このフィールド絶縁膜２は、例えばＳｉＯ2からなり、その膜厚は約４０００Åである。その後、絶縁膜１７を熱リン酸溶液等により除去した後、フォトレジストをマスクにして、例えばｐ形不純物のホウ素をイオン注入により半導体基板１ｓの所定位置に導入し、そのフォトレジストを除去した後に、半導体基板１ｓに熱拡散処理を施すことによりｐウエル３ｐを形成する。また、フォトレジストをマスクにして、例えばｎ形不純物のリンをイオン注入により半導体基板１ｓの所定位置に導入し、そのフォトレジストを除去した後に、半導体基板１ｓに熱拡散処理を施すことによりｎウエル３ｎを形成する。
【００３１】
　次いで、半導体基板１ｓの表面の絶縁膜１６をフッ酸溶液でエッチング除去した後に、半導体基板１ｓの表面に、例えば厚さ約１００Å程度のＳｉＯ2からなる絶縁膜（図示せず）を形成する。その後、チャネル領域での不純物濃度を最適化することで、各ＭＯＳのしきい値電圧を得るために、活性領域の主面に、所定の不純物をイオン注入する。
【００３２】
　次いで、図７に示すように、半導体基板１ｓの表面の絶縁膜をフッ酸溶液でエッチング除去した後に、半導体基板１ｓの表面に選択ＭＯＳのゲート絶縁膜４ｃおよび周辺回路を構成するＭＯＳのゲート絶縁膜１４ｃ，１５ｃを形成する。このゲート絶縁膜４ｃは、例えば熱酸化法で形成され、その膜厚は約９０Åである。続いて、図８に示すように、半導体基板１ｓの上面に、例えばリンが導入された低抵抗ポリシリコンからなる導体膜１８ｄ１およびＷＳｉ2からなる導体膜１８ｄ２を順次堆積する。この導体膜１８ｄ１，１８ｄ２は、例えばＣＶＤ法で形成され、これらの膜厚は、例えばそれぞれ７００Åおよび１５００Åである。その後、上層の導体膜１８ｄ２上に、例えばＳｉＯ2からなる絶縁膜６ａおよび窒化シリコンからなるキャップ絶縁膜７ａを順次堆積する。この絶縁膜６ａおよびキャップ絶縁膜７ａは、例えばＣＶＤ法で形成される。絶縁膜６ａは、キャップ絶縁膜７ａ形成に際してその成膜装置内が導体膜１８ｄ２の構成金属で汚染されるのを防止するとともに、熱処理等に際してキャップ絶縁膜７ａに加わる応力を緩和するための膜であり、その厚さは、例えば１００〜５００Å程度である。また、キャップ絶縁膜７ａは、後述する接続孔形成工程に際して、エッチングストッパとして機能する膜であり、その厚さは、例えば１０００〜３０００Å程度、好ましくは２０００Å程度である。
【００３３】
　次いで、図９に示すように、フォトレジストをマスクにして、そのフォトレジストから露出するキャップ絶縁膜７ａ、絶縁膜６ａおよび導体膜１８ｄ２，１８ｄ１(図１８参照)を順次エッチング除去することにより、メモリセル領域Ｍおよび周辺回路領域Ｐにゲート電極４ｄ（ワード線ＷＬ），１４ｄ，１５ｄを形成する。続いて、上記したフォトレジストを除去した後、半導体基板１ｓに熱酸化処理を施すことにより、ゲート電極４ｄ，１４ｄ，１５ｄの側面に、例えばＳｉＯ2からなる薄い絶縁膜６ｂを形成する。その後、図１０に示すように、周辺回路領域ＰのｎＭＯＳ形成領域およびｐＭＯＳ形成領域にそれぞれｎ形不純物のリンおよびｐ形不純物のホウ素をゲート電極１４ｄ，１５ｄをマスクとしてイオン注入することにより、低不純物濃度の半導体領域１４ａ１，１４ｂ１，１５ａ１，１５ｂ１を形成する。
【００３４】
　次いで、メモリセル領域Ｍの選択ＭＯＳ形成領域にｎ形不純物のリンをゲート電極４ｄをマスクとしてイオン注入し、このｎ形不純物を引き伸ばし拡散することにより、選択ＭＯＳ４のソース領域およびドレイン領域を構成する半導体領域４ａ，４ｂを形成する。半導体領域４ａ，４ｂは、それぞれ後にビット線およびキャパシタが接続される。続いて、半導体基板１ｓ上に、例えば窒化シリコンからなる絶縁膜をＣＶＤ法により堆積した後、その絶縁膜をＲＩＥ（Reactive Ion Etching）等のような異方性ドライエッチング法によってエッチバックすることにより、選択ＭＯＳ４のゲート電極４ｄの側面にサイドウォール７ｂを形成する。なお、このようなサイドウォール７ｂを形成した後、ｐウエル３ｐの主面に、上記したｎ形不純物のリンよりも高濃度にヒ素（Ａｓ）をイオン注入することにより、選択ＭＯＳ４のソース領域およびドレイン領域をＬＤＤ（Lightly Doped Drain）構造としても良い。その後、周辺回路領域ＰのｎＭＯＳ形成領域およびｐＭＯＳ形成領域にそれぞれｎ形不純物のリンおよびｐ形不純物のホウ素をサイドウォール７ｂをマスクとしてイオン注入することにより、高不純物濃度の半導体領域１４ａ２，１４ｂ２，１５ａ２，１５ｂ２を形成する。これにより、周辺回路領域ＰのｎＭＯＳ１４およびｐＭＯＳ１５の半導体領域１４ａ，１４ｂ，１５ａ，１５ｂを形成する。
【００３５】
　次いで、図１１に示すように、半導体基板１ｓ上に、例えばＳｉＯ2からなる層間絶縁膜８ａをＣＶＤ法等で堆積した後、その層間絶縁膜８ａ上に、例えばＢＰＳＧ等からなる層間絶縁膜（第１平坦性絶縁膜）８ｂをＣＶＤ法等によって堆積する。続いて、その層間絶縁膜８ｂの上面を化学的機械研磨（Chemical Mechanical Polishing ；ＣＭＰ）法によって平坦化した後、その層間絶縁膜８ｂ上に、例えばリンが導入された低抵抗ポリシリコンからなるマスク膜（第１のキャパシタ用接続孔形成マスク膜）１０ａをＣＶＤ法等によって堆積する。その後、フォトレジストをマスクにして、マスク膜１０ａをドライエッチング法等によってパターニングすることにより、選択ＭＯＳ４の一方の半導体領域４ｂの上方が開口するようなマスク膜１０ａのパターンを形成する。この際、本実施の形態１においては、マスク膜１０ａの下地の層間絶縁膜８ｂの上面を平坦にしているので、充分なフォトリソグラフィマージンを確保することができ、良好なパターン転写が可能である。なお、周辺回路領域Ｐにおいては、層間絶縁膜８ｂ上面の全面がマスク膜１０ａによって覆われている。ここで、マスク膜１０ａとして低抵抗ポリシリコンを用いたのは、以下の理由からである。第１に、後述するキャパシタ５用の接続孔形成工程に際して、窒化シリコン膜とのエッチング選択比を高くできるからである。第２に、その接続孔内に導体膜を埋め込んだ後、その導体膜のエッチバック処理に際して下層のマスク膜１０ａも同時に除去してしまうことができるからである。ただし、マスク膜１０ａの構成材料は、ポリシリコンに限定されるものではなく種々変更可能であり、例えば窒化シリコンでも良い。
【００３６】
　次いで、そのマスク膜１０ａをエッチングマスクとして、マスク膜１０ａから露出する層間絶縁膜８ａ，８ｂを、例えばドライエッチング法によって除去することにより、図１２に示すように、選択ＭＯＳ４の半導体領域４ｂが露出するような接続孔（第１のキャパシタ用接続孔）９ｂ１を形成する。接続孔９ｂ１の直径は、例えば０.３〜０.４μｍ程度である。この際、本実施の形態１においては、キャップ絶縁膜７ａおよびサイドウォール７ｂを窒化シリコンで形成しているので、ドライエッチング処理における窒化シリコンに対する選択比を高く設定することで、キャップ絶縁膜７ａおよびサイドウォール７ｂがエッチングストッパとなり、微細な接続孔９ｂ１を自己整合的に高い位置合わせ精度で形成することができる。例えばマスク膜１０ａの開口部の位置が多少ワード線ＷＬの幅方向（図１２の左右方向）にずれたとしても、キャップ絶縁膜７ａおよびサイドウォール７ｂが窒化シリコンからなりエッチングストッパとして機能するようになっているので、そのマスク膜をエッチングマスクとして形成した接続孔からワード線ＷＬの一部が露出することもない。また、マスク膜１０ａの開口部の位置がワード線ＷＬの延在する方向にずれたとしても、その場合は、下層のフィールド絶縁膜２の厚さが充分厚いので、そのマスク膜をエッチングマスクとして形成した接続孔が半導体基板１ｓの上部にまで到達することもない。したがって、本実施の形態１においては、位置合わせずれを考慮して多めに確保していた接続孔９ｂ１の位置合わせ余裕を小さくすることができるので、メモリセル領域Ｍの面積を縮小することが可能になっている。この際のドライエッチング条件は、例えば以下の通りである。選択比は、例えば１０〜１５程度である。反応ガスは、例えばＣ4Ｆ8／ＣＦ4／ＣＯ／Ａｒガスで、それぞれ例えば３／５／２００／５５０sccm程度である。圧力は、例えば１００mTorr程度、高周波電力（ＲＦ　Ｐｏｗｅｒ）は、例えば１０００watts程度である。処理温度は、上部電極／壁面／下部電極においてそれぞれ、例えば２０／６０／−１０℃程度である。続いて、図１３に示すように、半導体基板１ｓ上に、例えばリンが導入された低抵抗ポリシリコンからなる導体膜１３をＣＶＤ法等によって堆積した後、その導体膜１３をドライエッチング法等によってエッチバックすることにより、図１４に示すように、接続孔９ｂ１内のみに導体膜１３を埋め込む。このエッチバック処理の際に、下層のマスク膜１０ａ（図１３参照）も除去してしまう。その後、図１５に示すように、半導体基板１ｓ上に、例えばＳｉＯ2からなる層間絶縁膜（第１絶縁膜）８ｃをＣＶＤ法等によって堆積する。この層間絶縁膜８ｃの厚さは、例えば５００〜１０００Å程度である。
【００３７】
　次いで、その層間絶縁膜８ｃ上に、例えば低抵抗ポリシリコンからなるマスク膜（ビット線用接続孔形成マスク膜）１０ｂをＣＶＤ法等によって堆積する。このマスク膜１０ｂの厚さは、例えば５００〜３０００Å程度である。続いて、フォトレジストをマスクとして、そのマスク膜１０ｂをドライエッチング処理によってパターニングすることにより、マスク膜１０ｂにおいて半導体領域４ａの上方を開口した後、その開口部から露出する領域の層間絶縁膜８ａ〜８ｃをドライエッチング処理によってエッチング除去する。これにより、図１６に示すように、選択ＭＯＳ４の半導体領域４ａが露出するような接続孔（ビット線用接続孔）９ａ１を穿孔する。この接続孔９ａ１の直径は、例えば０.３〜０.４μｍ程度である。この際、本実施の形態１においては、キャップ絶縁膜７ａおよびサイドウォール７ｂを窒化シリコンで形成しているので、ドライエッチング処理における窒化シリコンに対する選択比を高く設定することで、キャップ絶縁膜７ａおよびサイドウォール７ｂがエッチングストッパとなり、微細な接続孔９ａ１を自己整合的に高い位置合わせ精度で形成することができる。例えばマスク膜１０ｂの開口部の位置が多少ワード線ＷＬの幅方向（図１６の左右方向）にずれたとしても、キャップ絶縁膜７ａおよびサイドウォール７ｂが窒化シリコンからなりエッチングストッパとして機能するようになっているので、そのマスク膜をエッチングマスクとして形成した接続孔からワード線ＷＬの一部が露出することもない。また、マスク膜１０ｂの開口部の位置がワード線ＷＬの延在する方向にずれたとしても、その場合は、下層のフィールド絶縁膜２の厚さが充分厚いので、そのマスク膜をエッチングマスクとして形成した接続孔が半導体基板１ｓの上部にまで到達することもない。したがって、本実施の形態１においては、位置合わせずれを考慮して多めに確保していた接続孔９ａ１の位置合わせ余裕を小さくすることができるので、メモリセル領域Ｍの面積を縮小することが可能になっている。この際のドライエッチング条件は、例えば以下の通りである。選択比は、例えば１０〜１５程度である。反応ガスは、例えばＣ4Ｆ8／ＣＦ4／ＣＯ／Ａｒガスで、それぞれ例えば３／５／２００／５５０sccm程度である。圧力は、例えば１００mTorr程度、高周波電力（ＲＦ　Ｐｏｗｅｒ）は、例えば１０００watts程度である。処理温度は、上部電極／壁面／下部電極においてそれぞれ、例えば２０／６０／−１０℃程度である。その後、図１７に示すように、半導体基板１ｓ上に、例えばリンが導入された低抵抗ポリシリコンからなる導体膜ＢＬ１およびＷＳｉ2からなる導体膜ＢＬ２をＣＶＤ法等によって順次堆積し、続いて、その導体膜ＢＬ２上にＳｉＯ2からなる絶縁膜６ｃおよびキャップ絶縁膜１１ａをＣＶＤ法等によって順次堆積する。このキャップ絶縁膜１１ａの厚さは、例えば１０００Å程度である。
【００３８】
　次いで、キャップ絶縁膜１１ａ上に、ビット線形成領域を被覆するようなフォトレジスト１９ａを形成した後、そのフォトレジスト１９ａをエッチングマスクとして、そのマスクから露出するキャップ絶縁膜１１ａ、絶縁膜６ｃ、導体膜ＢＬ２，ＢＬ１およびマスク膜１０ｂを順次エッチング除去する。これにより、図１８に示すように、導体膜ＢＬ１，ＢＬ２、マスク膜１０ｂからなるビット線ＢＬを形成する。ビット線ＢＬは、接続孔９ａ１を通じて選択ＭＯＳ４の一方の半導体領域４ａと電気的に接続されている。続いて、フォトレジスト１９ａ（図１７参照）を除去した後、半導体基板１ｓに対して熱酸化処理を施すことによリ、図１９に示すように、ビット線ＢＬを構成する導体膜ＢＬ１，ＢＬ２およびマスク膜１０ｂの側面に、例えばＳｉＯ2からなる薄い絶縁膜６ｄを形成する。その後、半導体基板１ｓ上に、例えばＳｉＯ2からなる絶縁膜をＣＶＤ法で堆積した後、その絶縁膜をＲＩＥ等の異方性ドライエッチング法でエッチング除去することにより、ビット線ＢＬの側面にサイドウォール１１ｂを形成する。このように、本実施の形態１においては、ビット線ＢＬを被覆するキャップ絶縁膜１１ａおよびサイドウォール１１ｂを、窒化シリコンよりも誘電率の低いＳｉＯ2で形成したことにより、ビット線容量を低減することができ、ＤＲＡＭの動作速度を向上させることが可能となっている。
【００３９】
　次いで、半導体基板１ｓ上に、例えば厚さ１００〜５００Å程度、好ましくは２５０Å程度の窒化シリコン等からなる絶縁膜１２をＣＶＤ法で堆積する。この絶縁膜１２は、後述するキャパシタ形成処理後の下地絶縁膜のウエットエッチング除去工程におけるエッチングストッパとしての機能を有している。続いて、図２０に示すように、半導体基板１ｓ上に、例えばＳｉＯ2からなる絶縁膜（第２平坦性絶縁膜）２０をＣＶＤ法で堆積した後、その絶縁膜２０の上面を、例えばＣＭＰ法によって平坦化する。その後、半導体基板１ｓ上に、例えばリンが導入された低抵抗ポリシリコンからなるマスク膜（第２のキャパシタ用接続孔形成マスク膜）１０ｃをＣＶＤ法で堆積する。この場合のマスク膜１０ｃの厚さは、例えば５００〜２０００Å程度である。
【００４０】
　次いで、このマスク膜１０ｃにおいてキャパシタ用接続部形成領域をフォトリソグラフィ技術およびドライエッチング技術によって開口する。この際の開口寸法は、例えば最小加工寸法の０．３５μｍ以下のオーダーである。続いて、図１０に示すように、半導体基板１ｓ上に、例えばリンが導入された低抵抗ポリシリコンからなるマスク膜（側壁用マスク膜）１０ｃ１を、上記したマスク膜１０ｃを被覆するようにＣＶＤ法で堆積する。この場合のマスク膜１０ｃ1 の厚さは、例えば５００〜２０００Å程度である。その後、このマスク膜１０ｃ１をドライエッチング法等によってエッチバックすることにより、図２２に示すように、下層のマスク膜１０ｃの開口端の側面にのみマスク膜１０ｃ１を残すようにする。すなわち、マスク膜１０ｃの開口端にマスク膜１０ｃ１でできた側壁膜を設けることにより、その開口部の寸法を縮小することが可能となっている。この開口寸法は、例えば０．２μｍ以下のオーダーである。これにより、後述するキャパシタ用の接続孔を穿孔する際にその合わせずれの許容範囲を大きくすることができるので、その接続孔をビット線ＢＬの周囲に設けた絶縁膜で自己整合的に形成しなくても済むようになっている。また、キャパシタ用の接続孔の孔径を縮小することができるとともに、それによりキャパシタ用の接続孔の合わせ余裕を小さくすることができるので、メモリセルＭＣ（図１参照）の微細化を推進することが可能になっている。
【００４１】
　次いで、マスク膜１０ｃ，１０ｃ１をエッチングマスクとして、キャパシタ用の接続孔を形成するが、本実施の形態１では、例えば接続孔穿孔のためのエッチング処理を次のように２回に分けて行う。まず、図２３に示すように、マスク膜１０ｃ，１０ｃ１をエッチングマスクとして、窒化シリコンで形成された絶縁膜１２が除去される程度の深さの接続孔９ｂ2aをエッチング法によって形成する。ただし、このエッチング処理では、非選択エッチング処理が用いられ、穿孔される接続孔９ｂ2aの孔径が大きくならないような異方性の強いドライエッチング処理等によって接続孔９ｂ2aを穿孔する。続いて、図２４に示すように、マスク膜１０ｃ，１０ｃ１をエッチングマスクとして、接続孔９ｂ2a内に残された絶縁膜を除去し、導体膜１３の上面を露出するような接続孔９ｂ2bを形成する。ただし、このエッチング処理では、窒化シリコンに対して選択性を持った選択エッチング処理が用いられ、接続孔９ｂ2a内に残されたＳｉＯ2からなる絶縁膜を除去するようなエッチング処理によって接続孔９ｂ2bを形成する。この際のドライエッチング条件は、例えば以下の通りである。選択比は、例えば１０〜１５程度である。反応ガスは、例えばＣ4Ｆ8／ＣＦ4／ＣＯ／Ａｒガスで、それぞれ例えば３／５／２００／５５０sccm程度である。圧力は、例えば１００mTorr程度、高周波電力（ＲＦ　Ｐｏｗｅｒ）は、例えば１０００watts程度である。処理温度は、上部電極／壁面／下部電極においてそれぞれ、例えば２０／６０／−１０℃程度である。また、この接続孔９ｂ2a，９ｂ2bの直径は、例えば０.３〜０.４μｍ程度である。ここで、この段階におけるメモリセル領域Ｍの要部平面図を図２５に示し、そのXXVI−XXVI線およびXXVII−XXVII線の断面図を図２６および図２７に示す。本実施の形態１においては、図２６および図２７に示すように、マスク膜１０ｃ１を設けたことにより、接続孔９ｂ2a，９ｂ2bの微細化が可能となるので、その接続孔９ｂ2a，９ｂ2bをビット線ＢＬの周囲に設けた絶縁膜で自己整合的に形成しなくても済むようになっている。また、仮にマスク膜１０ｃ，１０ｃ１（図２１参照）の開口部の位置がビット線ＢＬの延在する方向（図２５の横方向）にずれたとしても、図２６から判るように、下層のワード線ＷＬを被覆するキャップ絶縁膜７ａおよびサイドウォール７ｂが窒化シリコンからなりエッチングストッパとして機能するので、その接続孔９ｂ2a，９ｂ2bからワード線ＷＬが露出してしまうこともない。
【００４２】
　次いで、マスク膜１０ｃ上に、例えばリンが導入された低抵抗ポリシリコンからなる厚さ５００〜１０００Å程度の導体膜を堆積した後、その上面に、例えばＳｉＯ2からなる厚さ３０００〜６０００Å程度の絶縁膜をプラズマＣＶＤ法等によって堆積する。なお、この導体膜は接続孔９ｂ１，９ｂ２内にも堆積されて、導体膜１３を通じて選択ＭＯＳ４の他方の半導体領域４ｂと電気的に接続されている。また、この導体膜上の絶縁膜は、下層のＢＰＳＧからなる絶縁膜２０よりもウエットエッチング処理におけるエッチレートの高い絶縁膜で形成されている。これは、この絶縁膜のエッチングレートが絶縁膜２０よりも低いと、後の工程でその絶縁膜と絶縁膜２０とを同時に除去する際に、その絶縁膜が第１電極５ａ（図１参照）の中央の狭い窪みの中にも埋設されていることから、その絶縁膜が充分除去されないうちに、絶縁膜２０が除去されてしまい、下層の素子に悪影響を与える場合があるからである。続いて、その絶縁膜、導体膜およびマスク膜１０ｃにおいて、フォトレジストから露出する部分をドライエッチング法等によってエッチング除去することにより、図２８に示すように、キャパシタの第１電極５ａの下部５ａ１および絶縁膜２１を形成する。その後、半導体基板１ｓ上に、低抵抗ポリシリコンからなる導体膜をＣＶＤ法で堆積した後、その導体膜をＲＩＥなどの異方性ドライエッチング法によってエッチバックすることにより、図２９に示すように、絶縁膜２１の側面にキャパシタの第１電極５ａの側部５ａ２を形成する。
【００４３】
　次いで、例えばフッ酸溶液を用いたウエットエッチングにより、絶縁膜２０，２１を除去することにより、図３０に示すように、円筒形のキャパシタの第１電極５ａを形成する。この際、層間絶縁膜８ｃ上に形成された絶縁膜１２がウエットエッチングのストッパとして機能するため、その下層の層間絶縁膜８ｃは除去されない。続いて、図３１に示すように、半導体基板１ｓ上に窒化シリコン膜（図示せず）をＣＶＤ法で堆積した後、その窒化シリコン膜に対して酸化処理を施すことにより、窒化シリコン膜の表面にＳｉＯ2膜を形成して、窒化シリコン膜およびＳｉＯ2膜からなるキャパシタ絶縁膜５ｂを形成する。その後、半導体基板１ｓ上に、例えば低抵抗ポリシリコンからなる導体膜をＣＶＤ法で堆積し、この導体膜をフォトレジストをマスクにしてエッチングすることにより、キャパシタ５の第２電極５ｃを形成し、キャパシタ５を形成する。
【００４４】
　次いで、半導体基板１ｓ上に、例えばＳｉＯ2からなる絶縁膜８ｄ１をＣＶＤ法等によって堆積した後、その絶縁膜８ｄ１上に、例えばＢＰＳＧ等からなる絶縁膜８ｄ２を堆積し、この絶縁膜８ｄ２の上面を、例えばＣＭＰ法によって平坦化する。続いて、配線形成工程に移行する。この配線形成工程を図２９〜図３２によって説明する。なお、図３２〜図３５は配線形成工程を説明するために、図５〜図３１とは異なる部分の断面を示しているが、同じＤＲＡＭの要部断面図である。
【００４５】
　まず、図３２に示すように、半導体基板１ｓ上に、例えばＳｉＯ2からなる層間絶縁膜８ｅをＣＶＤ法等によって堆積する。これにより、キャパシタ５を被覆する。続いて、その層間絶縁膜８ｅに、フォトレジストをマスクとして、キャパシタ５の第２電極５ｃのパッド部が露出するような接続孔２２ａを形成するとともに、周辺回路領域ＰにおけるＭＯＳ・ＦＥＴ２３の一方の半導体領域２３ａが露出するような接続孔２２ｂをドライエッチング処理によって形成する。その後、半導体基板１ｓ上に、例えばチタン（Ｔｉ）からなる導体膜をスパッタリング法等によって堆積した後、その上面に、例えばタングステン等からなる導体膜をＣＶＤ法等によって堆積し、さらに、その上面に、例えば窒化チタン（ＴｉＮ）等からなる導体膜をスパッタリング法等によって堆積する。
【００４６】
　次いで、その積層導体膜を、フォトレジストをマスクとしてドライエッチング法等によってパターニングすることにより、図３３に示すように、第１層配線２４ａを形成する。続いて、半導体基板１ｓ上に、例えばＳｉＯ2からなる層間絶縁膜８ｆをＣＶＤ法等によって堆積して第１層配線２４ａを被覆した後、その層間絶縁膜８ｆにフォトレジストをマスクにしてドライエッチング処理を施すことにより、第１層配線２４ａの一部が露出するような接続孔２２ｃを形成する。その後、図３４に示すように、層間絶縁膜８ｆ上に第２層配線２４ｂを形成する。この第２層配線２４ｂは、例えば次のようにして形成されている。まず、例えばタングステン等からなる導体膜をＣＶＤ法等によって堆積した後、その上面に、例えばアルミニウム（Ａｌ）等からなる導体膜をスパッタリング法によって堆積し、さらに、その上面に、例えばＴｉＮ等からなる導体膜をスパッタリング法によって堆積する。その後、その積層導体膜を第１層配線２４ａと同様にパターニングすることによって形成する。
【００４７】
　次いで、層間絶縁膜８ｆ上に、例えばＳｉＯ2からなる層間絶縁膜８ｇをＣＶＤ法等によって堆積して第２層配線２４ｂを被覆した後、その層間絶縁膜８ｇにフォトレジストをマスクにしてドライエッチング処理を施すことにより、第２層配線２４ｂが露出するような接続孔２２ｄを形成する。続いて、図３５に示すように、層間絶縁膜８ｇ上に第３層配線２４ｃを形成する。第３層配線２４ｃは第２層配線２４ｂと同一材料で同一方法で形成されている。最後に、半導体基板１ｓ上に、例えばＳｉＯ2からなる表面保護膜２５をＣＶＤ法等によって堆積し、第３層配線２４ｃを被覆することにより、本実施の形態１のＤＲＡＭのウエハプロセスを終了する。
【００４８】
　このように、本実施の形態１によれば、以下の効果を得ることが可能となる。
(1).ビット線接続用の接続孔９ａ１およびキャパシタ接続用の接続孔９ｂ１を自己整合的に形成することができるので、それらの接続孔９ａ１，９ｂ１と各層とのフォトリソグラフィでの合わせを不要にすることが可能となる。
(2).ビット線接続用の接続孔９ａ１およびキャパシタ接続用の接続孔９ｂ１，９ｂ2a，９ｂ2bを形成する際の下地絶縁膜の上面を平坦にすることができるので、それらの接続孔９ａ１，９ｂ１，９ｂ2a，９ｂ2bを形成するためのフォトリソグラフィでのマージンを向上させることができ、パターン転写精度を向上させることが可能となる。
(3).上記(1)，(2)により、ビット線接続用の接続孔９ａ１およびキャパシタ接続用の接続孔９ｂ１，９ｂ2a，９ｂ2bの位置合わせ余裕を小さくすることができるので、メモリセルＭＣのサイズを縮小することができる。このため、半導体チップのサイズを縮小することが可能となる。
(4).上記(1)，(2)により、ビット線接続用の接続孔９ａ１およびキャパシタ接続用の接続孔９ｂ１，９ｂ2a，９ｂ2bでの接続不良を低減することができるので、ＤＲＡＭの歩留まりおよび信頼性を向上させることが可能となる。
(5).上記(1)，(2)により、ビット線接続用の接続孔９ａ１およびキャパシタ接続用の接続孔９ｂ１，９ｂ2a，９ｂ2bを形成するのに、高度な合わせ技術や工程管理が必要ない。また、転写パターンの解像度を上げるべく位相シフト技術等のような高度で高価なフォトリソグラフィ技術を導入する必要もない。
(6).メモリセル領域Ｍのキャップ絶縁膜７ａおよびサイドウォール７ｂは、周辺回路領域ＰのＭＯＳ・ＦＥＴのＬＤＤ構造を構成するためのキャップ絶縁膜７ａおよびサイドウォール７ｂと同時に形成できるので、製造工程の大幅な増大を招かない。
(7).上記(5)，(6)により、ＤＲＡＭを有する半導体集積回路装置の開発期間を短縮することが可能となる。
(8).キャパシタ用の接続孔９ｂ2a，９ｂ2bを穿孔する際のマスク膜１０ｃの開口端側面にマスク膜１０ｃ１でできた側壁膜を形成したことにより、その開口部の寸法を縮小することが可能となる。
(9).上記(8)により、キャパシタ用の接続孔９ｂ2a，９ｂ2bを穿孔する際にその合わせずれの許容範囲を大きくすることができるので、その接続孔９ｂ2a，９ｂ2bをビット線ＢＬの周囲に設けた絶縁膜で自己整合的に形成しなくても位置合わせ良く形成することが可能となる。
(10).上記(8)により、キャパシタ用の接続孔９ｂ2a，９ｂ2bの孔径を縮小することができるとともに、それによりキャパシタ用の接続孔９ｂ2a，９ｂ2bの合わせ余裕を小さくすることができるので、メモリセルＭＣの微細化を推進することが可能となる。
(11).ビット線ＢＬを被覆するキャップ絶縁膜１１ａおよびサイドウォール１１ｂを、ワード線ＷＬを被覆するキャップ絶縁膜７ａおよびサイドウォール７ｂの構成材料よりも誘電率の低いＳｉＯ2によって形成したことにより、ビット線容量を低減することが可能となる。
(12).上記(11)により、ビット線ＢＬの充放電時間を短縮することができ、また、ビット線ＢＬに流れる信号の速度を向上させることが可能となる。したがって、ＤＲＡＭの動作速度を向上させることが可能となる。
(13).上記(11)により、ＤＲＡＭにおけるキャパシタ５の蓄積容量との比で決まる信号量を充分に確保することが可能となる。
(14).上記(13)により、メモリセルＭＣ内におけるデータの読み出しの信頼性を向上させることが可能となる。
(15).上記(13)により、キャパシタ５の占有面積を縮小することができるので、半導体集積回路装置の微細化を推進することが可能となる。
【００４９】
　（実施の形態２）
　図３６は本発明の他の実施の形態である半導体集積回路装置のメモリセル領域の要部断面図、図３７〜図４２は図３６の半導体集積回路装置の製造工程中における要部断面図である。
【００５０】
　図３６に示す本実施の形態２の半導体集積回路装置は、キャパシタ５用の接続孔内に前記実施の形態１で示した埋め込み用の導体膜が設けられていない場合の例である。本実施の形態２においても、ビット線ＢＬの周囲のキャップ絶縁膜１１ａおよびサイドウォール１１ｂは、例えばワード線ＷＬを被覆するキャップ絶縁膜７ａおよびサイドウォール７ｂの構成材料よりも誘電率の低いＳｉＯ2等によって形成されている。したがって、本実施の形態２においてもビット線容量を低減することが可能となっている。また、本実施の形態２においては、ビット線ＢＬの上面および側面が、キャパシタ５の第２電極５ｃによって覆われている。これは、キャパシタ用の接続孔９ｂ2a，９ｂ2bの孔径を微細化できた分、キャパシタ５の軸部分とビット線ＢＬとの間の隙間を大きくとることができることによる。これにより、ビット線ＢＬの上面のみならず側面をもキャパシタ５の第２電極５ｃでシールドすることができるので、ビット線ＢＬとその周囲の配線との電気的な結合を低減することができ、ビット線ＢＬのＳＮ比（Signal to Noise Ratio）を向上させることが可能な構造となっている。
【００５１】
　次に、本実施の形態２における半導体集積回路装置の製造方法の製造方法を図３７〜図４２によって説明する。本実施の形態２の半導体集積回路装置の製造方法も前記実施の形態１で説明した半導体集積回路装置の製造方法とほぼ同じである。したがって、ここでは、前記実施の形態１とは構造の異なる部分に係わるキャパシタ用の接続孔の形成工程について説明する。
【００５２】
　図３７は図３６の半導体集積回路装置の製造工程中における図であり、前記実施の形態１の説明で用いた図２０に対応する図である。ビット線ＢＬの周囲には、これを被覆する絶縁膜６ｃ，６ｄ、キャップ絶縁膜１１ａ、サイドウォール１１ｂおよび絶縁膜１２が前記実施の形態１と同様に形成されている。また、絶縁膜１２上には、前記実施の形態１と同様にして絶縁膜２０が堆積されている。この絶縁膜２０は、例えばＢＰＳＧ膜からなり、その上面は平坦に形成されている。さらに、その絶縁膜２０上には、例えば低抵抗ポリシリコンからなるマスク膜１０ｃのパターンが形成されている。このマスク膜１０ｃの材料、厚さ、開口寸法および形成方法等も前記実施の形態１と同じである。なお、本実施の形態２では、この段階において導体膜１３（図２０）が形成されていない。
【００５３】
　このような半導体基板１ｓ上に、図３８に示すように、例えばリンが導入された低抵抗ポリシリコンからなるマスク膜１０ｃ１を、上記したマスク膜１０ｃを被覆するようにＣＶＤ法で堆積する。この場合のマスク膜１０ｃ１の厚さは、例えば５００〜２０００Å程度である。続いて、このマスク膜１０ｃ１をドライエッチング法等によってエッチバックすることにより、図３９に示すように、下層のマスク膜１０ｃの開口端の側面にのみマスク膜１０ｃ１を残すようにする。すなわち、マスク膜１０ｃの開口端にマスク膜１０ｃ１でできた側壁膜を設けることにより、その開口部の寸法を縮小することが可能となっている。この開口寸法は、例えば０．２μｍ以下のオーダーである。これにより、後述するキャパシタ用の接続孔を穿孔する際にその合わせずれの許容範囲を大きくすることができるので、その接続孔をビット線ＢＬの周囲に設けた絶縁膜で自己整合的に形成しなくても済むようになっている。
【００５４】
　次いで、マスク膜１０ｃ，１０ｃ１をエッチングマスクとして、キャパシタ用の接続孔を形成するが、本実施の形態２では、例えば接続孔穿孔のためのエッチング処理を次のように２回に分けて行う。まず、図４０に示すように、マスク膜１０ｃ，１０ｃ１をエッチングマスクとして、窒化シリコンで形成された絶縁膜１２が除去される程度の深さの接続孔９ｂ2aをエッチング法によって形成する。ただし、このエッチング処理では、非選択エッチング処理が用いられ、穿孔される接続孔９ｂ2aの孔径が大きくならないような異方性の強いドライエッチング処理等によって接続孔９ｂ2aを穿孔する。続いて、図４１に示すように、マスク膜１０ｃ，１０ｃ１をエッチングマスクとして、接続孔９ｂ2a内に残された絶縁膜を除去し、半導体領域４ｂの上面が露出するような接続孔９ｂ2bを形成する。ただし、このエッチング処理では、窒化シリコンに対して選択性を持った選択エッチング処理が用いられ、接続孔９ｂ2a内に残されたＳｉＯ2からなる絶縁膜のみを除去するようなエッチング処理によって接続孔９ｂ2bを形成する。この際、本実施の形態２においても、キャップ絶縁膜７ａおよびサイドウォール７ｂを窒化シリコンで形成しているので、キャップ絶縁膜７ａおよびサイドウォール７ｂがエッチングストッパとなり、微細な接続孔９ｂ2bを自己整合的に高い位置合わせ精度で形成することができる。例えばマスク膜１０ｃの開口部の位置が多少ワード線ＷＬの幅方向（図４１の横方向）にずれたとしても、キャップ絶縁膜７ａおよびサイドウォール７ｂが窒化シリコンからなりエッチングストッパとして機能するようになっているので、そのマスク膜をエッチングマスクとして形成した接続孔からワード線ＷＬの一部が露出することもない。また、マスク膜１０ｃの開口端にマスク膜１０ｃ１でできたサイドウォールを設けることにより、その開口部の寸法を縮小することができるので、接続孔９ｂ2bの合わせずれの許容範囲を大きくすることが可能となっている。なお、マスク膜１０ｃの開口部の位置がワード線ＷＬの延在する方向に多少ずれたとしても、その場合は、下層のフィールド絶縁膜２の厚さが充分厚いので、そのマスク膜をエッチングマスクとして形成した接続孔が半導体基板１ｓの上部にまで到達することもない。これらにより、本実施の形態２においても、位置合わせずれを考慮して多めに確保していた接続孔９ｂ2bの位置合わせ余裕を小さくすることができるので、メモリセル領域Ｍの面積を縮小することが可能になっている。この際のドライエッチング条件は、例えば以下の通りである。選択比は、例えば１０〜１５程度である。反応ガスは、例えばＣ4Ｆ8／ＣＦ4／ＣＯ／Ａｒガスで、それぞれ例えば３／５／２００／５５０sccm程度である。圧力は、例えば１００mTorr程度、高周波電力（ＲＦ　Ｐｏｗｅｒ）は、例えば１０００watts程度である。処理温度は、上部電極／壁面／下部電極においてそれぞれ、例えば２０／６０／−１０℃程度である。また、この接続孔９ｂ2a，９ｂ2bの直径は、例えば０.３〜０.４μｍ程度である。
【００５５】
　次いで、マスク膜１０ｃ上に、例えばリンが導入された低抵抗ポリシリコンからなる厚さ５００〜１０００Å程度の導体膜を堆積した後、その上面に、例えばＳｉＯ2からなる厚さ３０００〜６０００Å程度の絶縁膜をプラズマＣＶＤ法等によって堆積する。なお、この導体膜は接続孔９ｂ2a，９ｂ2b内にも堆積されて、導体膜を通じて選択ＭＯＳ４の他方の半導体領域４ｂと電気的に接続されている。また、この導体膜上の絶縁膜は、下層のＢＰＳＧからなる絶縁膜２０よりもウエットエッチング処理におけるエッチレートの高い絶縁膜で形成されている。これは、この絶縁膜のエッチングレートが絶縁膜２０よりも低いと、後の工程でその絶縁膜と絶縁膜２０とを同時に除去する際に、その絶縁膜がキャパシタの第１電極の中央の狭い窪みの中にも埋設されていることから、その絶縁膜が充分除去されないうちに、絶縁膜２０が除去されてしまい、下層の素子に悪影響を与える場合があるからである。続いて、その絶縁膜、導体膜およびマスク膜１０ｃにおいて、フォトレジストから露出する部分をドライエッチング法等によってエッチング除去することにより、図４２に示すように、キャパシタの第１電極５ａの下部５ａ１および絶縁膜２１を形成する。これ以降の製造工程は、前記実施の形態１と同じなので説明を省略する。
【００５６】
　このように本実施の形態２においては、前記実施の形態１で得られた効果の他に、以下の効果を得ることが可能となっている。
(1).ビット線ＢＬの上面および側面をキャパシタ５の第２電極５ｃによって覆ったことにより、ビット線ＢＬの上面のみならず側面をもキャパシタ５の第２電極５ｃでシールドすることができるので、ビット線ＢＬとその周囲の配線との電気的な結合を低減することができ、ビット線ＢＬのＳＮ比を向上させることが可能となる。
【００５７】
　以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態１，２に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００５８】
　例えば前記実施の形態１，２においては、メモリセルのキャパシタを円筒形とした場合について説明したが、これに限定されるものではなく種々変更可能であり、例えばフィン形としても良い。
【００５９】
　また、前記実施の形態１，２においては、ビット線を低抵抗ポリシリコン上にシリサイド層を設けて構成した場合について説明したが、これに限定されるものではなく、例えばシリサイド層のみで形成しても良い。この場合、ビット線ＢＬを薄くすることが可能となる。
【００６０】
　また、前記実施の形態１，２においては、ビット線の周囲のキャップ絶縁膜およびサイドウォールをＳｉＯ2としたが、このキャップ絶縁膜およびサイドウォールを窒化シリコンとしても良い。ただし、その場合には、ビット線を被覆するキャップ絶縁膜およびサイドウォールの厚さを、ワード線を被覆するキャップ絶縁膜およびサイドウォールの厚さよりも厚くするようにする。例えばワード線を被覆するキャップ絶縁膜およびサイドウォールの膜厚を１０００〜３０００Åとした場合には、ビット線を被覆するキャップ絶縁膜およびサイドウォールの膜厚はそれよりも厚くすれば良い。これにより、ビット線容量を低減することができるので、前記実施の形態１で得られた効果と同じ効果を得ることが可能となる。
【００６１】
　また、前記実施の形態１，２においては、マスク膜の端部に側壁膜を形成することで接続孔の微細化を図る技術をキャパシタ用の接続孔の形成工程時に使用したが、これに限定されるものではなく、キャパシタの埋め込み導体膜を形成する前のキャパシタ用の接続孔の形成工程で使用しても良いし、ビット線とメモリセル選択ＭＯＳ・ＦＥＴの半導体領域とを接続するためのビット線用接続孔の形成工程で使用しても良い。これにより、それら接続孔の孔径を縮小することができるとともに、それにより合わせ余裕を小さくすることができるので、メモリセルの微細化を推進することが可能となる。
【００６２】
　以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるＤＲＡＭに適用した場合について説明したが、それに限定されるものではなく種々適用可能であり、例えばＳＲＡＭ、ＲＯＭ、論理回路または半導体メモリ回路と論理回路とを同一半導体基板上に設けた他の半導体集積回路装置等に適用できる。
【００６３】
　以上、本願の実施の形態によって得られる代表的な効果を簡単に説明すれば、以下の通りである。
(1).キャパシタ用接続孔を穿孔する際にマスク膜の開口端部に側壁膜を形成することにより、その開口部の開口寸法を縮小することができるので、接続孔の孔径を微細化することが可能となる。
(2).上記(1)により、キャパシタ用接続孔の合わせずれによる不良を生じ難くすることができるので、ＤＲＡＭを有する半導体集積回路装置の歩留まりおよび信頼性を向上させることが可能となる。
(3).上記(1)により、キャパシタ用接続孔の孔径を縮小することができるとともに、それによりキャパシタ用接続孔の合わせ余裕を小さくすることができるので、メモリセルの微細化を推進することが可能となる。
(4).ビット線用キャップ絶縁膜およびビット線用側壁絶縁膜を、ワード線用キャップ絶縁膜およびワード線用側壁絶縁膜よりも誘電率の低い材料で構成したことにより、ビット線の容量を低減することが可能となる。
(5).ビット線用キャップ絶縁膜およびビット線用側壁絶縁膜と、ワード線用キャップ絶縁膜およびワード線用側壁絶縁膜とを同じ誘電率の材料で構成した場合は、ビット線用キャップ絶縁膜およびビット線用側壁絶縁膜の膜厚を、ワード線用キャップ絶縁膜およびワード線用側壁絶縁膜の膜厚よりも厚くしたことにより、ビット線の容量を低減することが可能となる。
(6).上記(4)または(5)により、ＤＲＡＭを有する半導体集積回路装置の動作速度を向上させることが可能となる。
(7).上記(4)または(5)により、ＤＲＡＭを有する半導体集積回路装置のキャパシタの蓄積容量とビット線容量との比で決まる信号量を充分に確保することができるので、メモリセル内のデータの読み出しの信頼性を向上させることが可能となる。
【産業上の利用可能性】
【００６４】
　本発明は、半導体集積回路装置の製造業に適用できる。
【図面の簡単な説明】
【００６５】
【図１】本発明の一実施例である半導体集積回路装置のメモリセル領域の要部断面図である。
【図２】図１の半導体集積回路装置の周辺回路領域の要部断面図である。
【図３】図１の半導体集積回路装置のメモリセル領域の要部平面図である。
【図４】図１の半導体集積回路装置のメモリセル領域の要部平面図である。
【図５】図１の半導体集積回路装置の製造工程中における要部断面図である。
【図６】図１の半導体集積回路装置の図５に続く製造工程中における要部断面図である。
【図７】図１の半導体集積回路装置の図６に続く製造工程中における要部断面図である。
【図８】図１の半導体集積回路装置の図７に続く製造工程中における要部断面図である。
【図９】図１の半導体集積回路装置の図８に続く製造工程中における要部断面図である。
【図１０】図１の半導体集積回路装置の図９に続く製造工程中における要部断面図である。
【図１１】図１の半導体集積回路装置の図１０に続く製造工程中における要部断面図である。
【図１２】図１の半導体集積回路装置の図１１に続く製造工程中における要部断面図である。
【図１３】図１の半導体集積回路装置の図１２に続く製造工程中における要部断面図である。
【図１４】図１の半導体集積回路装置の図１３に続く製造工程中における要部断面図である。
【図１５】図１の半導体集積回路装置の図１４に続く製造工程中における要部断面図である。
【図１６】図１の半導体集積回路装置の図１５に続く製造工程中における要部断面図である。
【図１７】図１の半導体集積回路装置の図１６に続く製造工程中における要部断面図である。
【図１８】図１の半導体集積回路装置の図１７に続く製造工程中における要部断面図である。
【図１９】図１の半導体集積回路装置の図１８に続く製造工程中における要部断面図である。
【図２０】図１の半導体集積回路装置の図１９に続く製造工程中における要部断面図である。
【図２１】図１の半導体集積回路装置の図２０に続く製造工程中における要部断面図である。
【図２２】図１の半導体集積回路装置の図２１に続く製造工程中における要部断面図である。
【図２３】図１の半導体集積回路装置の図２２に続く製造工程中における要部断面図である。
【図２４】図１の半導体集積回路装置の図２３に続く製造工程中における要部断面図である。
【図２５】図１の半導体集積回路装置の図２４の製造工程中における要部平面図である。
【図２６】図２５のXXVI−XXVI線の断面図である。
【図２７】図２５のXXVII−XXVII線の断面図である。
【図２８】図１の半導体集積回路装置の図２４に続く製造工程中における要部断面図である。
【図２９】図１の半導体集積回路装置の図２８に続く製造工程中における要部断面図である。
【図３０】図１の半導体集積回路装置の図２９に続く製造工程中における要部断面図である。
【図３１】図１の半導体集積回路装置の図３０に続く製造工程中における要部断面図である。
【図３２】図１の半導体集積回路装置の図３１に続く製造工程中における要部断面図である。
【図３３】図１の半導体集積回路装置の図３２に続く製造工程中における要部断面図である。
【図３４】図１の半導体集積回路装置の図３３に続く製造工程中における要部断面図である。
【図３５】図１の半導体集積回路装置の図３４に続く製造工程中における要部断面図である。
【図３６】本発明の他の実施例である半導体集積回路装置のメモリセル領域の要部断面図である。
【図３７】図３６の半導体集積回路装置の製造工程中における要部断面図である。
【図３８】図３６の半導体集積回路装置の図３７に続く製造工程中における要部断面図である。
【図３９】図３６の半導体集積回路装置の図３８に続く製造工程中における要部断面図である。
【図４０】図３６の半導体集積回路装置の図３９に続く製造工程中における要部断面図である。
【図４１】図３６の半導体集積回路装置の図４０に続く製造工程中における要部断面図である。
【図４２】図３６の半導体集積回路装置の図４１に続く製造工程中における要部断面図である。
【符号の説明】
【００６６】
１ｓ　半導体基板
　２　フィールド絶縁膜
３ｐ　ｐウエル
３ｎ　ｎウエル
　４　メモリセル選択ＭＯＳ・ＦＥＴ
４ａ，４ｂ　半導体領域
４ｃ　ゲート絶縁膜
４ｄ　ゲート電極
４ｄ１，４ｄ２　導体膜
　５　キャパシタ
５ａ　第１電極
５ｂ　キャパシタ絶縁膜
５ｃ　第２電極
６ａ〜６ｄ　絶縁膜
７ａ　キャップ絶縁膜（ワード線用キャップ絶縁膜）
７ｂ　サイドウォール（ワード線用側壁絶縁膜）
８ａ，８ｄ〜８ｇ　層間絶縁膜
８ｂ　層間絶縁膜（第１平坦性絶縁膜）
８ｃ　層間絶縁膜（第１絶縁膜）
８ｄ１，８ｄ２　絶縁膜
９ａ１　接続孔（ビット線用接続孔）
９ｂ１　接続孔（第１のキャパシタ用接続孔）
９ｂ2a，９ｂ2b　接続孔（第２のキャパシタ用接続孔）
１０ａ　マスク膜
１０ｂ　マスク膜
１０ｃ，１０ｃ１　マスク膜
１１ａ　キャップ絶縁膜（ビット線用キャップ絶縁膜）
１１ｂ　サイドウォール（ビット線用側壁絶縁膜）
１２　絶縁膜
１３　導体膜
１４　ｎチャネル形のＭＯＳ・ＦＥＴ
１５　ｐチャネル形のＭＯＳ・ＦＥＴ
１６　絶縁膜
１７　絶縁膜
１８ｄ１，１８ｄ２　導体膜
１９ａ　フォトレジスト
２０　絶縁膜（第２平坦性絶縁膜）
２１　絶縁膜
２２ａ〜２２ｄ　接続孔
２３　ＭＯＳ・ＦＥＴ
２３ａ　半導体領域
２４ａ　第１層配線
２４ｂ　第２層配線
２４ｃ　第３層配線
２５　表面保護膜
　Ｍ　メモリセル領域
　Ｐ　周辺回路領域
ＭＣ　メモリセル
ＷＬ　ワード線
ＢＬ　ビット線
ＢＬ１，ＢＬ２　導体膜
【図１】
2004119997.tif 000003
【図２】
2004119997.tif 000004
【図３】
2004119997.tif 000005
【図４】
2004119997.tif 000006
【図５】
2004119997.tif 000007
【図６】
2004119997.tif 000008
【図７】
2004119997.tif 000009
【図８】
2004119997.tif 000010
【図９】
2004119997.tif 000011
【図１０】
2004119997.tif 000012
【図１１】
2004119997.tif 000013
【図１２】
2004119997.tif 000014
【図１３】
2004119997.tif 000015
【図１４】
2004119997.tif 000016
【図１５】
2004119997.tif 000017
【図１６】
2004119997.tif 000018
【図１７】
2004119997.tif 000019
【図１８】
2004119997.tif 000020
【図１９】
2004119997.tif 000021
【図２０】
2004119997.tif 000022
【図２１】
2004119997.tif 000023
【図２２】
2004119997.tif 000024
【図２３】
2004119997.tif 000025
【図２４】
2004119997.tif 000026
【図２５】
2004119997.tif 000027
【図２６】
2004119997.tif 000028
【図２７】
2004119997.tif 000029
【図２８】
2004119997.tif 000030
【図２９】
2004119997.tif 000031
【図３０】
2004119997.tif 000032
【図３１】
2004119997.tif 000033
【図３２】
2004119997.tif 000034
【図３３】
2004119997.tif 000035
【図３４】
2004119997.tif 000036
【図３５】
2004119997.tif 000037
【図３６】
2004119997.tif 000038
【図３７】
2004119997.tif 000039
【図３８】
2004119997.tif 000040
【図３９】
2004119997.tif 000041
【図４０】
2004119997.tif 000042
【図４１】
2004119997.tif 000043
【図４２】
2004119997.tif 000044