(57)【要約】【課題】ビット線基準電圧回路の回路および動作の態様において、回路およびタイミングの複雑さを最小限にして、正確な基準電圧を得る。【解決手段】この発明に従ったビット線基準電圧回路は、第１のビット線と中間ノードとの間に結合された電流経路と第１の制御信号を受取るためのゲートとを有する第１のトランジスタと、第２のビット線と中間ノードとの間に結合される電流経路と第２の制御信号を受取るためのゲートとを有する第２のトランジスタと、中間ノードと一定電圧源との間に結合された電流経路と第３の制御信号を受取るためのゲートとを有する第３のトランジスタと、中間ノードと一定電圧源との間に結合されたキャパシタとを含む。【選択図】        図２
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【特許請求の範囲】
【請求項１】
集積回路メモリのためのビット線基準電圧回路であって、
第１のビット線と中間ノードとの間に結合された電流経路と、第１の制御信号を受取るためのゲートとを有する第１のトランジスタと、
第２のビット線と中間ノードとの間に結合された電流経路と、第２の制御信号を受取るためのゲートとを有する第２のトランジスタと、
中間ノードと一定電圧源との間に結合された電流経路と、第３の制御信号を受取るためのゲートとを有する第３のトランジスタと、
中間ノードと一定電圧源との間に結合されたキャパシタとを含む、ビット線基準電圧回路。
【請求項２】
前記第１および第２のトランジスタは、Ｎチャネルトランジスタを含む、請求項１に記載のビット線基準電圧回路。
【請求項３】
前記第３のトランジスタは、Ｎチャネルトランジスタを含む、請求項１に記載のビット線基準電圧回路。
【請求項４】
前記第３のトランジスタは、Ｐチャネルトランジスタを含む、請求項１に記載のビット線基準電圧回路。
【請求項５】
前記キャパシタは、キャパシタ接続されたＮチャネルトランジスタを含む、請求項１に記載のビット線基準電圧回路。
【請求項６】
前記キャパシタは、キャパシタ接続されたＰチャネルトランジスタを含む、請求項１に記載のビット線基準電圧回路。
【請求項７】
前記第１および第２の制御信号は、前記第１および第２のトランジスタを交互に制御する、請求項１に記載のビット線基準電圧回路。
【請求項８】
前記一定電圧源は接地である、請求項１に記載のビット線基準電圧回路。
【請求項９】
前記一定電圧源は、ＶＣＣ電源である、請求項１に記載のビット線基準電圧回路。
【請求項１０】
前記キャパシタは、メモリセルキャパシタの値のほぼ半分の値を有するキャパシタを含む、請求項１に記載のビット線基準電圧回路。
【請求項１１】
集積回路メモリのためのビット線基準電圧回路であって、
第１の複数のビット線と中間ノードとの間にそれぞれ結合された電流経路と、第１の制御信号を受取るためにともに結合された複数のゲートとを有する第１の複数のトランジスタと、
第２の複数のビット線と中間ノードとの間にそれぞれ結合された電流経路と、第２の制御信号を受取るためにともに結合された複数のゲートとを有する第２の複数のトランジスタと、
中間ノードと一定電圧源との間に結合された電流経路と、第３の制御信号を受取るためのゲートとを有する第３のトランジスタと、
中間ノードと一定電圧源との間に結合されたキャパシタとを含む、ビット線基準電圧回路。
【請求項１２】
前記第１および第２の複数のトランジスタは、Ｎチャネルトランジスタを含む、請求項１１に記載のビット線基準電圧回路。
【請求項１３】
前記第３のトランジスタは、Ｎチャネルトランジスタを含む、請求項１１に記載のビット線基準電圧回路。
【請求項１４】
前記第３のトランジスタは、Ｐチャネルトランジスタを含む、請求項１１に記載のビット線基準電圧回路。
【請求項１５】
前記キャパシタは、キャパシタ接続されたＮチャネルトランジスタを含む、請求項１１に記載のビット線基準電圧回路。
【請求項１６】
前記キャパシタは、キャパシタ接続されたＰチャネルトランジスタを含む、請求項１１に記載のビット線基準電圧回路。
【請求項１７】
前記第１および第２の制御信号は、前記第１および第２のトランジスタを交互に制御する、請求項１１に記載のビット線基準電圧回路。
【請求項１８】
前記一定電圧源は接地である、請求項１１に記載のビット線基準電圧回路。
【請求項１９】
前記一定電圧源はＶＣＣ電源である、請求項１１に記載のビット線基準電圧回路。
【請求項２０】
前記キャパシタは、メモリセルキャパシタの値のほぼ半分の値を有するキャパシタを含む、請求項１１に記載のビット線基準電圧回路。
【発明の詳細な説明】
【０００１】
【発明の背景】
この発明は、一般に、集積回路メモリに関する。より特定的に、この発明は、集積回路メモリで用いるためのビット線基準電圧回路に関する。
【０００２】
非ＶＣＣ／２のＢＬがプリチャージされたＤＲＡＭについては、信頼できる基準電圧を確立することが難しい。先行技術の基準電圧回路１０が図１に示される。
【０００３】
トランジスタＭ１およびキャパシタＣ１に加え、トランジスタＭ２およびキャパシタＣ２は、ＢＬ（ビット線）およびＢＬＢ（ビット線バー）に沿って配置された追加のメモリセルであり、基準セルしとて働く。ラインＸＥおよびＸＯは、「Ｘ偶数」および「Ｘ奇数」または「ダミー」ワード線と呼ばれる追加のワード線である。正規のワード線ＷＬ（図１では図示せず）が、反転されたビット線ＢＬＢに取付けられたメモリセル（図１では図示せず）にアクセスすると、ラインＸＥはハイとなり、基準電圧をビット線ＢＬに転送する。正規のワード線ＷＬが、ビット線ＢＬに取付けられたメモリセルにアクセスすると、ワード線ＸＯはハイとなる。センシングおよび復元の後に、２で割られたメモリセルのハイレベルおよびメモリセルのローレベルは、キャパシタＣ１およびＣ２の両方に記憶されなければならない。このことは、復元動作中に、第２のダミーワード線をターンオンしてからダミーワード線をともにターンオフし、その後、適切な基準電圧が得られるように、ＳＨラインを活性化してキャパシタＣ１およびＣ２上の電荷を電荷共有することによって達成される。
【０００４】
この先行技術の問題とは、複雑なタイミングシーケンスが必要とされること、および、追加のトランジスタＭ３を、各規準セルのセルノードＮ１およびＮ２に接続させて用いることである。これらのノードＮ１およびＮ２は、アクセスが難しい、埋設されたストラップ接続である。これらのノードに接触することにより、ノードＮ１およびＮ２上のキャパシタンスが変化して、基準セルが、この接続なしには正規のメモリセルともはや適合しなくなることがあり得る。また、このようにしてノードＮ１およびＮ２を変更することにより、基準メモリセルの漏れ電流を不本意にも変化させてしまう。
【０００５】
別の先行技術の基準回路は、ワード線ＸＥまたはＸＯを用いることにより、電荷がキャパシタＣ１およびＣ２から抜けて、中間レベルの基準電圧を生じる、ＶＣＣにプリチャージされたビット線を用いる。この基準回路は、基準電圧レベルを正確に設定しないという問題を有し、基準ノードから電荷を抜くタイミングを制御しにくい。
【０００６】
ビット線基準電圧回路の回路および動作の態様において、回路およびタイミングの複雑さを最小限にして正確な基準電圧を得ることができるように、さらなる改良が求められる。
【０００７】
【発明の概要】
第１の実施例において、この発明に従ったビット線基準電圧回路は、第１のビット線と中間ノードとの間に結合された電流経路と第１の制御信号を受取るためのゲートとを有する第１のトランジスタと、第２のビット線と中間ノードとの間に結合された電流経路と第２の制御信号を受取るためのゲートとを有する第２のトランジスタと、中間ノードと一定電圧源との間に結合された電流経路と第３の制御信号を受取るためのゲートとを有する第３のトランジスタと、中間ノードと一定電圧源との間に結合されたキャパシタとを含む。
【０００８】
第２の実施例において、この発明に従ったビット線基準電圧回路は、第１の複数のビット線と中間ノードとの間にそれぞれ結合された電流経路と第１の制御信号を受取るためにともに結合された複数のゲートとを有する第１の複数のトランジスタと、第２の複数のビット線と中間ノードとの間にそれぞれ結合された電流経路と第２の制御信号を受取るためにともに結合された複数のゲートとを有する第２の複数のトランジスタと、中間ノードと一定電圧源との間に結合された電流経路と第３の制御信号を受取るためのゲートとを有する第３のトランジスタと、中間ノードと一定電圧源との間に結合されたキャパシタとを含む。
【０００９】
両方の実施例において、基準キャパシタのサイズは、メモリアレイ内のメモリセルキャパシタのサイズのほぼ半分である。
【００１０】
添付の図面とともに好ましい実施例の以下の説明を参照することにより、この発明の上述のおよび他の特徴および目的、ならびにそれらを達成する態様が、より明らかとなり、この発明自体が最もよく理解されるであろう。
【００１１】
【代表的な実施例の説明】
この発明に従ったビット線基準電圧回路２０が、図２に示される。基準回路２０は、第１のビット線ＢＬと中間ＳＲＥＦノードとの間に結合された電流経路と、第１の制御信号ＸＥを受取るためのゲートとを有する第１のトランジスタＭ６２を含む。基準回路２０はまた、第２のビット線ＢＬＢと中間ＳＲＥＦノードとの間に結合された電流経路と、第２の制御信号ＸＯを受取るためのゲートとを有する第２のトランジスタＭ６１を含む。基準回路２０はまた、中間ＳＲＥＦノードと一定電圧源（接地）との間に結合された電流経路と、ＳＲＥＦＳＥＴと示される第３の制御信号を受取るためのゲートとを有する第３のトランジスタＭ６４を含む。中間ノードと一定電圧源（接地）との間に、キャパシタＭ６３が結合される。
【００１２】
基準回路２０の好ましい実施例において、トランジスタＭ６１、Ｍ６２、およびＭ６４は、Ｎチャネルトランジスタである。キャパシタＭ６３は、対応するメモリセルキャパシタのキャパシタンスのほぼ半分のキャパシタンスを有する、キャパシタ接続されたＮチャネルトランジスタである。
【００１３】
回路２０のＰチャネルトランジスタＭ５０、Ｍ５１、およびＭ５２は、ＳＨ制御信号のコマンドを受けると、ＢＬおよびＢＬＢビット線をプリチャージする。ＮチャネルトランジスタＭ５８およびＭ５９は、ＩＳＯ制御信号のコマンド下で、基準回路とビット線との接続および分離を行なうために用いられる。最後に、センスアンプは、クロス結合されたＰチャネルトランジスタＭ３７およびＭ３８に加え、クロス結合されたＮチャネルトランジスタＭ１１およびＭ１３を含む。ＮチャネルトランジスタＭ２８は、ＬＮＢ制御信号のコマンド下でセンスアンプを活性化するために用いられる。このセンスアンプは、ＶＣＣにプリチャージされたビット線用に設計されているが、さらに詳細に以下で説明するように、ＶＳＳにプリチャージされたビット線とともに用いることもできる。
【００１４】
動作の際に、基準回路２０を用いて中間レベルの電圧が生成され、ビット線ＢＬおよびＢＬＢ上で有効な論理１および０電圧を決定する。
【００１５】
第１のステップにおいて、制御信号ＳＲＥＦＳＥＴが最初にハイにされ、次にローとなり、ノードＳＲＥＦを接地までプリチャージする。
【００１６】
第２のステップでは、ＩＳＯ制御信号がターンオンされて、ラインＬＡＴおよびＬＡＴＢをビット線ＢＬおよびＢＬＢに接続して、信号の発生を可能にする。正規のワード線ＷＬがハイになるのと同時に、ラインＸＯまたはＸＥは、メモリセルビット線接続の反対側のラッチノード（ＬＡＴ，ＬＡＴＢ）にＳＲＥＦノードを短絡させるよう選択される。
【００１７】
第３のステップでは、ＬＮＢ信号がハイにされて、ビット線上のデータをセンシングしてラッチし、このデータを再びメモリセル内に復元する。
【００１８】
小さなトランジスタをトランジスタＭ６４およびＭ６３に用いることができ、図６の回路６０に示されるように、それらを各センスアンプに配置することができる。代替的に、ＳＲＥＦノードは、図７の回路７０に示されるように、センスアンプの列全体に対し、１つの大きなＭ６４トランジスタおよび１つの大きなＭ６３トランジスタを用いて、センスアンプの列全体に到達することができる。しかしながら、図６および図７の両方において、トランジスタＭ６１およびＭ６２に対応するトランジスタが各センスアンプ用に含まれ、ＢＬＢおよびＢＬビット線の各対のそれぞれに接続されることに注目されたい。
【００１９】
キャパシタ接続されたトランジスタＭ６３のサイズを、より小さくまたはより大きく調整して、１または０のセンシングにマージンを加えることができる。トランジスタＭ６３の名目上のサイズは、通常のメモリセルキャパシタのキャパシタンスの半分に対応する。図２〜図４に示される構成は、ＶＣＣにプリチャージされたビット線のためのものである。ＶＳＳにプリチャージされたビット線については、Ｍ６３およびＭ６４が、図５に示されるように、ＶＣＣに結合されたＰチャネルトランジスタであり得る。キャパシタ接続されたトランジスタＭ６３のサイズを所望通りに調整するために、金属オプション、ヒューズオプション、またはプログラマブルなロジックオプションを用いることができる。
【００２０】
次に、図４を参照すると、より詳細な電圧基準回路４０が示され、コア基準電圧生成器が、ビット線ＢＬＬおよびＢＬＢＬからなる左の対とビット線ＢＬＲおよびＢＬＢＲからなる右の対との間で共有される。図４に示されるこの発明の実現例は、ローカルなデータ読出ラインＤＲＬおよびＤＲＬＢとともに構成されたトランジスタＭ５４、Ｍ５５、Ｍ５６、およびＭ５７に加え、前置増幅および列選択機能を実行するためのＹ選択読出信号ＹＲを含む。トランジスタＭ３０およびＭ６０、ならびにＹ選択書込信号ＹＷに加え、ローカルデータ書込ラインＤＷＬおよびＤＷＬＢは、列選択ポートを形成して、データをセンスアンプおよび選択されたメモリセル上に書込む。
【００２１】
次に、図８を参照すると、以下の信号、すなわち、ＳＲＥＦ８１、ＳＲＥＦＳＥＴ８２、ＬＮＢ８３、ＢＬＥ８４、ＢＬＢＥ８５、ＣＥＬＬ８６、ＬＡＴ８７、ＬＡＴ８８、およびＸＯ８９に対するタイミング図が示される。信号のすべては、メモリセルキャパシタ上の電圧を示すＣＥＬＬを除き、上で論じかつ示した信号名に対応する。図８において、メモリセルからデータ０を読出すためのタイミングが示される。
【００２２】
次に、図９を参照すると、以下の信号、すなわち、ＳＲＥＦ９１、ＳＲＥＦＳＥＴ９２、ＬＮＢ９３、ＢＬＥ９４、ＢＬＢＥ９５、ＣＥＬＬ９６、ＬＡＴ９７、ＬＡＴ９８、およびＸＯ９９に対するタイミング図が示される。信号のすべては、メモリセルキャパシタ上の電圧を示すＣＥＬＬを除き、上で論じかつ示した信号名に対応する。図９において、メモリセルからデータ１を読出すためのタイミングが示される。
【００２３】
再び、図２、図３、および図４を簡単に参照すると、基準回路がトランジスタＭ５８およびＭ５９を介してビット線ＢＬおよびＢＬＢに結合されており、トランジスタＭ５８およびＭ５９が、ＩＳＯ制御信号を介してこの基準回路を選択的に結合していることに注目することが重要である。このようにして、ラッチノードＬＡＴおよびＬＡＴＢ、ならびに基準回路は、ビット線ＢＬおよびＢＬＢに選択的に結合される。同様に、図６および図７において、基準回路または基準回路の部分が、１つの信号ＩＳＯ制御信号を受取る分離トランジスタの列を介して、ラッチノードＬＡＴおよびＬＡＴＢからビット線ＢＬおよびＢＬＢに選択的に結合されていることに注目されたい。しかしながら、特定のアプリケーションに所望される場合は、基準回路または基準回路の構成要素を、いかなる分離回路も介在させずに、ビット線に直接結合することもできる。
【００２４】
特定の回路およびタイミングの実現例とともに、この発明の原理を上で説明してきたが、上述の説明が例示の目的でのみ行なわれており、この発明の範囲の限定としては行なわれていないことをはっきりと理解されるべきである。特に、上述の開示の教示が、関連技術の当業者に対して他の変更例を示唆することを認識されたい。このような変更例は、それ自体が既に公知の、かつ、この明細書において既に記載された特徴の代わりにまたはその特徴に加えて用いられ得る、他の特徴を含み得る。この出願において、請求項が特徴の特定の組合せに対して作成されているが、この明細書の開示の範囲が、関連技術の当業者にとっては明らかな、この発明のあらゆる一般例もしくは変更例、または、明示的もしくは暗示的に開示されたあらゆる新規の特徴もしくは特徴のあらゆる新規の組み合わせも含み、このようなものが、任意の請求項において現時点で請求されるものと同じ発明に関するか否か、および、この発明が直面するのと同じ、技術的な問題のいくつかまたはすべてを緩和するか否かを問わないことを理解されるべきである。それにより、本出願人は、このような特徴および／またはこのような特徴の組合せに対して、本出願、またはそれから導出されるさらなる任意の出願の手続中に、新規の請求項を作成する権利を有する。
【図面の簡単な説明】
【図１】先行技術のビット線基準電圧回路の概略図である。
【図２】この発明に従ったビット線基準電圧回路の概略図である。
【図３】この発明に従い、メモリアレイの一部を含む、ビット線基準電圧回路の概略図である。
【図４】この発明に従ったビット線基準電圧回路の、より詳細な概略図である。
【図５】図２〜図４に示されたビット線基準電圧回路を、ＶＳＳにプリチャージされたビット線とともに用いるために変更した、概略図である。
【図６】図２〜図４に示された複数の基準電圧回路が、メモリアレイ内の複数のビット線に結合された図である。
【図７】この発明に従い、示されるように複数の第１および第２のビット線に結合するために第１および第２の複数のトランジスタを有する、ビット線基準電圧回路の第２の実施例の概略図である。
【図８】メモリセルにおいて論理０を読出す際の、基準回路およびメモリアレイ内の多数の信号を示すタイミング図である。
【図９】メモリセル内の論理１を読出す際の、基準回路およびメモリアレイ内の、図８と同一の信号を示すタイミング図である。
【符号の説明】
２０  ビット線基準電圧回路、Ｍ６２  第１のトランジスタ、Ｍ６１  第２のトランジスタ、Ｍ６４  第３のトランジスタ、Ｍ６３  キャパシタ。
【図１】
2004220752.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2004220752.tif 000009
【図８】
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【図９】
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