(57)【要約】【課題】  半導体記憶装置において、高速かつ低消費電流で動作する読み出し回路を得ること。【解決手段】  本発明は、差動増幅装置からなるセンスアンプ回路とメモリセルのセル電流検出回路とリファレンス電圧発生回路からなるデータの読み出し回路において、読み出しデータに応じてリファレンス電圧の変化するリファレンス電圧発生回路を構成することで、高速かつ低消費電流で半導体記憶装置のデータを読み出すことが可能となる。  セル電流検出回路で生成したセンス電圧とリファレンス電圧の電位差が小さくなるように読み出しデータに応じてリファレンス電圧を変化させる。【選択図】  図３
2004206860.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルが半導体基板上に配置され、該複数のメモリセルのうちの少なくとも１つのメモリセルに流れる電流量を検出して電圧に変換するセル電流検出手段と、
リファレンス電圧を発生する手段と、
前記セル電流検出手段の電圧レベルと前記リファレンス電圧を比較する電圧比較手段を有し、
前記リファレンス電圧を発生する手段は前記電圧比較手段の出力に応じてリファレンス電圧を変化させる事を特徴とする読み出し回路。
【請求項２】
複数のメモリセルが半導体基板上に配置され、該複数のメモリセルのうちの一つを選択するメモリセル選択手段と、
メモリセルに流れる電流量を検出して電圧に変換するセル電流検出手段と、
リファレンス電圧を発生する手段と、
前記セル電流検出手段の電圧レベルと前記リファレンス電圧を比較する電圧比較手段と、
前記電圧比較手段の出力を一時的に保持するデータ保持手段を有し、
前記メモリセル選択手段はクロック信号の立ち上がりエッジに同期して所望のメモリセルを選択し、前記データ保持手段はクロック信号の立ち下がりエッジに同期して前記電圧比較手段の出力を取り込んで保持し、前記リファレンス電圧を発生する手段は前記電圧比較手段の出力を取り込んだ前記データ保持手段の出力に応じてリファレンス電圧を変化させる事を特徴とする読み出し回路。
【請求項３】
複数のメモリセルが半導体基板上に配置され、該複数のメモリセルのうちの一つを選択するメモリセル選択手段と、
メモリセルに流れる電流量を検出して電圧に変換するセル電流検出手段と、
リファレンス電圧を発生する手段と、
前記セル電流検出手段の電圧レベルと前記リファレンス電圧を比較する電圧比較手段と、
前記電圧比較手段の出力を一時的に保持するデータ保持手段を有し、
前記メモリセル選択手段はクロック信号の立ち下がりエッジに同期して所望のメモリセルを選択し、前記データ保持手段はクロック信号の立ち上がりエッジに同期して前記電圧比較手段の出力を取り込んで保持し、前記リファレンス電圧を発生する手段は前記電圧比較手段の出力を取り込んだ前記データ保持手段の出力に応じてリファレンス電圧を変化させる事を特徴とする読み出し回路。
【請求項４】
複数のメモリセルが半導体基板上に配置され、該複数のメモリセルのうちの一つを選択するメモリセル選択手段と、
メモリセルに流れる電流量を検出して電圧に変換するセル電流検出手段と、
リファレンス電圧を発生する手段と、
前記セル電流検出手段の電圧レベルと前記リファレンス電圧を比較する電圧比較手段と、
前記電圧比較手段の出力を一時的に保持するデータ保持手段を有し、
前記メモリセル選択手段はクロック信号の立ち下がりエッジに同期して所望のメモリセルを選択し、前記データ保持手段はクロック信号の立ち上がりエッジに同期して前記電圧比較手段の出力を取り込んで保持し、前記リファレンス電圧を発生する手段は前記電圧比較手段の出力を取り込んだ前記データ保持手段の出力に応じてリファレンス電圧を変化させる事を特徴とする読み出し回路。
【請求項５】
複数のメモリセルが半導体基板上に配置され、該複数のメモリセルのうちの一つを選択するメモリセル選択手段と、
メモリセルに流れる電流量を検出して電圧に変換するセル電流検出手段と、
リファレンス電圧を発生する手段と、
前記セル電流検出手段の電圧レベルと前記リファレンス電圧を比較する電圧比較手段と、
前記電圧比較手段の出力を増幅する信号増幅手段と、
前記信号増幅手段の出力を一時的に保持するデータ保持手段を有し、
前記メモリセル選択手段はクロック信号の立ち下がりエッジに同期して所望のメモリセルを選択し、前記データ保持手段はクロック信号の立ち上がりエッジに同期して前記電圧比較手段の出力を増幅した前記信号増幅手段の出力を取り込んで保持し、前記リファレンス電圧を発生する手段は前記電圧比較手段の出力を増幅した前記信号増幅手段の出力を取り込んだ前記データ保持手段の出力に応じてリファレンス電圧を変化させる事を特徴とする読み出し回路。
【請求項６】
複数のメモリセルが半導体基板上に配置され、該複数のメモリセルのうちの少なくとも１つのメモリセルに流れる電流量を検出して電圧に変換するセル電流検出手段と、
リファレンス電圧を発生する手段と、
前記セル電流検出手段の電圧レベルと前記リファレンス電圧を比較する電圧比較手段を有し、
前記リファレンス電圧を発生する手段は前記電圧比較手段の出力に応じてリファレンス電圧を変化させる事を特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体記憶装置等に用いられるデータの読み出し回路に関する。
【背景技術】
【０００２】
一般的に半導体記憶装置において記憶されているデータを読み出すためには、センスアンプ回路を用いてメモリセルの状態に応じた電流値または電圧値をリファレンスレベルと比較してデータの“０”もしくは“１”の判定を行っている。図６にFLOTOX型不揮発性記憶メモリのセンスアンプ回路とその周辺の概略構成図を示すが、それぞれNMOSトランジスタ１２と１３および２２と２３で構成された電流負荷回路に接続された一つの実メモリ素子６と一つのダミーメモリ素子２６の端子電圧を電圧比較回路からなるセンスアンプ回路１で比較する事でデータの“０”と“１”を判別していた。
【０００３】
以下、図に基づいて回路の説明を行う。
実メモリ素子１６はエンハンスメント状態とデプレッション状態の２値をとることができ、その状態の違いにより、センスアンプ回路１の実メモリセル側の入力ノードであるＩＮ＋の電圧が変化するため、この電圧をダミーセル側の入力ノードであるＩＮ−のリファレンス電圧と比較する事で、０と１を判別する。
【０００４】
このとき実メモリセル１６のコントロールゲートには、実メモリセル１６のエンハンスメント状態の時のしきい値電圧とデプレッション状態の時のしきい値電圧のほぼ中間値のバイアス電圧（ＣＧＢＩＡＳ）が印加されている。
実メモリー素子１６はメモリアレイの中に多数存在するメモリセルの中から、カラムセレクタトランジスタ１４とロウセレクトトランジスタ１５により所望の1ビットを選択する。
【０００５】
図６では簡略化のためにカラムセレクトトランジスタ１４とロウセレクトトランジスタ１５と実メモリセル１６はそれぞれ１つしか記載されていないが、実際のメモリアレイには複数存在し、各メモリセルに応じたカラムセレクト信号（ＣＯＬＳＥＬ）とロウセレクト信号（ＲＯＷＳＥＬ）がカラムセレクタトランジスタ１４とロウセレクトトランジスタ１５に印加される。この際、シリアル入出力の不揮発性メモリの場合だと、さらにビットセレクトのトランジスタが追加される場合がある。また、一般的にFLOTOX型の不揮発性メモリはアレイを構成するときには、実メモリー素子１６とロウセレクトトランジスタ１５（セレクトゲートトランジスタ）を一対とする２素子で1ビットのメモリセルとして機能し構成される。
【０００６】
セル電流検出部１１は前述のように特定のセルを選択するとともにセル電流検出部１１を構成するＮＭＯＳトランジスタ１７のゲート電極にリード信号ＲＤを印可してＮＭＯＳトランジスタ１７をターンオンさせすることで回路に電流が流れ始め、メモリセル１６に流れる電流を電圧に変換してセンスアンプ部１のＩＮ＋のノードに電圧を入力する。このとき電流負荷部分を構成するＮＭＯＳトランジスタ１３のゲート電極には一定の電圧値のバイアス電圧であるＳＡＢＩＡＳが加えられ、メモリセル１６のドレイン電極にＳＡＢＩＡＳ以上の電圧が加わってデータが破壊するのを防いでいる。
【０００７】
リファレンス電圧発生部の構成は、セル電流検出部に準じた構成となっていおり、電流負荷部分のＮＭＯＳトランジスタ２３にはバイアス電圧ＳＡＢＩＡＳが加えられ、ダミーセル２６には前述のＣＧＢＩＡＳのレベルと同等もしくは近い値のバイアス電圧であるＦＧＢＩＡＳが印加され、センスアンプ動作時にはＮＭＯＳトランジスタ２７のゲート電極にセンスアンプイネーブル信号ＳＡＥＮが加えられターンオンすることでリファレンス電圧発生部に電流が流れ、センスアンプ部１のＩＮ−入力にレファレンス電圧を印可する。リファレンス電圧発生部のＮＭＯＳトランジスタ２４と２５はセル電流検出部１１とインピーダンスをあわせるために必要に応じて挿入される。
【０００８】
センスアンプ部のＩＮ−入力に印可されるレファレンス電圧は、メモリセルの“０”データの読み出し速度と“１”データの読み出し速度が極端にアンバランスにならないように通常は、セル電流検出部でメモリセルの“０”と“１”の状態に応じて発生しＩＮ＋入力に印加される２つの電圧レベルのほぼ中間の値に設定される。
【０００９】
従来、半導体記憶装置の読み出し速度を改善するための方法としてリファレンス電圧の異なる二つのセンスアンプを用いる方法や二つのリファレンス電圧発生部を持つ読み出し回路が知られている（例えば  特許文献１  参照。）。
【特許文献１】特開平７−１４７０９６号公報（第３頁から第５頁、  及び図１、図５）
【発明の開示】
【発明が解決しようとする課題】
【００１０】
特許文献１に示されるような読み出し回路は、高速でデータの読み出しを行うことは可能になるが、回路構成が複雑になるばかりでなくリファレンス電圧発生部が２つもあるためにそれぞれで回路に電流が流れるため図６に示すような低速の読み出し回路に比較して消費電流が非常に大きくなってしまう課題があった。
【課題を解決するための手段】
【００１１】
上記課題を解決するために、本発明にかかる読み出し回路および半導体記憶装置は、複数のメモリセルが半導体基板上に配置され、該複数のメモリセルのうちの少なくとも１つのメモリセルに流れる電流量を検出して電圧に変換するセル電流検出手段と、リファレンス電圧を発生する手段と、前記セル電流検出手段の電圧レベルと前記リファレンス電圧を比較する電圧比較手段を有し、前記リファレンス電圧を発生する手段は前記電圧比較手段の出力に応じてリファレンス電圧を変化させる構成とすることで、低消費電流かつ高速にデータを読み出す事ができる。
【００１２】
また、本発明にかかる読み出し回路は、複数のメモリセルが半導体基板上に配置され、該複数のメモリセルのうちの一つを選択するメモリセル選択手段と、メモリセルに流れる電流量を検出して電圧に変換するセル電流検出手段と、リファレンス電圧を発生する手段と、前記セル電流検出手段の電圧レベルと前記リファレンス電圧を比較する電圧比較手段と、前記電圧比較手段の出力を一時的に保持するデータ保持手段を有し、前記メモリセル選択手段はクロック信号の立ち上がりエッジに同期して所望のメモリセルを選択し、前記データ保持手段はクロック信号の立ち下がりエッジに同期して前記電圧比較手段の出力を取り込んで保持し、前記リファレンス電圧を発生する手段は前記電圧比較手段の出力を取り込んだ前記データ保持手段の出力にに応じてリファレンス電圧を変化させる構成とすることで、低消費電流かつ高速にデータを読み出す事ができる。
【００１３】
また、本発明にかかる読み出し回路は、複数のメモリセルが半導体基板上に配置され、該複数のメモリセルのうちの一つを選択するメモリセル選択手段と、メモリセルに流れる電流量を検出して電圧に変換するセル電流検出手段と、リファレンス電圧を発生する手段と、前記セル電流検出手段の電圧レベルと前記リファレンス電圧を比較する電圧比較手段と、前記電圧比較手段の出力を一時的に保持するデータ保持手段を有し、前記メモリセル選択手段はクロック信号の立ち下がりエッジに同期して所望のメモリセルを選択し、前記データ保持手段はクロック信号の立ち上がりエッジに同期して前記電圧比較手段の出力を取り込んで保持し、前記リファレンス電圧を発生する手段は前記電圧比較手段の出力を取り込んだ前記データ保持手段の出力にに応じてリファレンス電圧を変化させる構成とすることで、低消費電流かつ高速にデータを読み出す事ができる。
【００１４】
また、本発明にかかる読み出し回路は、複数のメモリセルが半導体基板上に配置され、該複数のメモリセルのうちの一つを選択するメモリセル選択手段と、メモリセルに流れる電流量を検出して電圧に変換するセル電流検出手段と、リファレンス電圧を発生する手段と、前記セル電流検出手段の電圧レベルと前記リファレンス電圧を比較する電圧比較手段と、前記電圧比較手段の出力を増幅する信号増幅手段と、前記信号増幅手段の出力を一時的に保持するデータ保持手段を有し、前記メモリセル選択手段はクロック信号の立ち下がりエッジに同期して所望のメモリセルを選択し、前記データ保持手段はクロック信号の立ち上がりエッジに同期して前記電圧比較手段の出力を増幅した前記信号増幅手段の出力を取り込んで保持し、前記リファレンス電圧を発生する手段は前記電圧比較手段の出力を増幅した前記信号増幅手段の出力を取り込んだ前記データ保持手段の出力にに応じてリファレンス電圧を変化させる構成とすることで、低消費電流かつ高速にデータを読み出す事ができる。
【発明の効果】
【００１５】
この発明は、以上説明したように読み出しデータに応じてリファレンス電圧を変化させセンス電圧とリファレンス電圧の電位差を小さくすることで高速でかつ低消費電流のセンスアンプ回路を構成することが可能となる。
【発明を実施するための最良の形態】
【００１６】
以下、図面を参照して本発明にかかるセンスアンプ回路の実施の形態１〜３について詳述する。
【実施例１】
【００１７】
図１は本発明の第1の実施形態による読み出し回路の構成を示す回路図である。
基本的な構成としては、図６に示した従来のセンスアンプ回路とはリファレンス電圧発生部１２１を構成する電流負荷回路の部分が異なり、ＤＡＴＡの“０”もしくは“１”に応じて第一の負荷トランジスタ１２２ａと第二の負荷トランジスタ１２２ｂが切り替わるようになっている。第一の負荷トランジスタ１１２２ａと第二の負荷トランジスタ１２２ｂはそれぞれトランジスタのチャネル幅やチャネル長を変えることで電流駆動能力が異なる構成となっている。
【００１８】
実メモリ素子１１６はエンハンスメント状態とデプレッション状態の２値をとることができ、その状態の違いにより、センスアンプ回路１０１の実メモリセル側の入力ノードであるＩＮ＋の電圧が変化するため、この電圧をダミーセル側の入力ノードであるＩＮ−のリファレンス電圧と比較する事で、０と１を判別する。
【００１９】
センスアンプ回路１０１はカレントミラー接続された２つのＰＭＯＳトランジスタ１０２と１０３とそれぞれのドレイン電極にはＮＭＯＳトランジスタ１０４と１０５が接続され、ＮＭＯＳトランジスタ１０４と１０５のソース電極は共通に接続され、さらにＮＭＯＳトランジスタ１０６のドレイン電極に接続されている。ＰＭＯＳトランジスタ１０２と１０３のゲート電極は共通に接続され、さらにＰＭＯＳトランジスタ１０３のドレイン電極に接続されている。ＮＭＯＳトランジスタ１０４のゲート電極はセル電流検出部１１１からの電圧が印加されるＩＮ＋入力となっており、ＮＭＯＳトランジスタ１０５のゲート電極はリファレンス電圧発生部１２１からの電圧が印加されるＩＮ−入力となっている。またＮＭＯＳトランジスタ１０６のゲート電極には一定のバイアス電圧ＳＡＢＩＡＳが（例えば２Ｖ程度）加えられ、ＮＭＯＳトランジスタ１０６が定電流源として働くことでセンスアンプ回路１０１は差動増幅回路として働く。
【００２０】
セル電流検出部１１１の実メモリセル１１６のコントロールゲートには、実メモリセル１１６のエンハンスメント状態の時のしきい値電圧とデプレッション状態の時のしきい値電圧のほぼ中間値のバイアス電圧（ＣＧＢＩＡＳ）が印加されている。
【００２１】
実メモリー素子１１６はメモリアレイの中に多数存在するメモリセルの中から、カラムセレクタトランジスタ１１４とロウセレクトトランジスタ１１５により所望の1ビットを選択する。
【００２２】
図１では簡略化のためにカラムセレクトトランジスタ１１４とロウセレクトトランジスタ１１５と実メモリセル１１６はそれぞれ１つしか記載されていないが、実際のメモリアレイには複数存在し、各メモリセルに応じたカラムセレクト信号（ＣＯＬＳＥＬ）とロウセレクト信号（ＲＯＷＳＥＬ）がカラムセレクタトランジスタ１１４とロウセレクトトランジスタ１１５に印加される。この際、シリアル入出力の不揮発性メモリの場合だと、さらにビットセレクトのトランジスタが追加される場合がある。また、一般的にFLOTOX型の不揮発性メモリはアレイを構成するときには、実メモリー素子１１６とロウセレクトトランジスタ１１５（セレクトゲートトランジスタ）を一対とする２素子で1ビットのメモリセルとして機能し構成される。
【００２３】
セル電流検出部１１１は前述のように特定のセルを選択するとともにセル電流検出部１１１を構成するＮＭＯＳトランジスタ１１７のゲート電極にリード信号ＲＤを印可してＮＭＯＳトランジスタ１１７をターンオンさせすることで回路に電流が流れ始め、メモリセル１１６に流れる電流を電圧に変換してセンスアンプ部１０１のＩＮ＋のノードに電圧を入力する。このとき電流負荷部分を構成するＮＭＯＳトランジスタ１１３のゲート電極には一定の電圧値のバイアス電圧であるＳＡＢＩＡＳが加えられ、メモリセル１１６のドレイン電極にＳＡＢＩＡＳ以上の電圧が加わってデータが破壊するのを防いでいる。
【００２４】
リファレンス電圧発生部の構成は、セル電流検出部１１１に準じた構成となっていおり、電流負荷部分のＮＭＯＳトランジスタ１２３にはバイアス電圧ＳＡＢＩＡＳが加えられ、ダミーセル１２６には前述のＣＧＢＩＡＳのレベルと同等もしくは近い値のバイアス電圧であるＦＧＢＩＡＳが印加され、センスアンプ動作時にはＮＭＯＳトランジスタ１２７のゲート電極にセンスアンプイネーブル信号ＳＡＥＮが加えられ、ターンオンすることでリファレンス電圧発生部１２１に電流が流れ、センスアンプ部１０１のＩＮ−入力にリファレンス電圧を印可する。リファレンス電圧発生部１２１のＮＭＯＳトランジスタ１２４と１２５はセル電流検出部１１１とインピーダンスをあわせるために必要に応じて挿入される。電流負荷回路のＮＭＯＳトランジスタ１２２ａと１２２ｂはそれぞれＤＡＴＡ信号に応じていずれか一方がターンオンする構成となっているが、ＮＭＯＳトランジスタ１２２ｂの電流駆動能力はＮＭＯＳトランジスタ１２２ａよりも大きく設定されている。
【００２５】
センスアンプ部１０１のＩＮ−入力に印可されるリファレンス電圧は、メモリセルの“０”データの読み出した後はＤＡＴＡ信号が“Ｌ”となり電流負荷回路のＮＭＯＳトランジスタ１２２ａが選択されリファレンス電圧が下がり、メモリセルの“１”データの読み出した後はＤＡＴＡ信号が“Ｈ”となり電流負荷回路のＮＭＯＳトランジスタ１２２ｂが選択されリファレンス電圧が上がることでいずれの場合もＩＮ＋入力とＩＮ−入力の電位差が小さくなり、次にＩＮ＋が変化し始めた時により高速に電圧レベルをセンスしてセンスアンプ出力ＳＡＯＵＴが変化することが可能となる。
【００２６】
また、このような構成とすることでリファレンス電圧発生部１２１の電流パスは一つしかないため、従来示されていた特許文献１による高速動作の読み出し回路と比較してより少ない消費電流と小さな回路構成で同等な動作速度を得ることが出来る。
【実施例２】
【００２７】
図２は本発明の第２の実施形態よる読み出し回路の構成を示す回路図である。
図２ではリファレンス電圧発生部の電流負荷回路のＮＭＯＳトランジスタ１２２ｃのゲートは電源電圧に接続されＤＡＴＡ信号によらず常にターンオンしていて、電流負荷回路の駆動電流量はＮＭＯＳトランジスタ１２２ｄのオン／オフのみで切り替わる。
このような構成とすることでさらに少ない回路規模で高速な読み出し回路を実現することが可能となる。
【実施例３】
【００２８】
図３は本発明の第３の実施形態による読み出し回路の構成とその制御部分の一部を示す回路図である。
図３に示す第３の実施形態では、図１及び図２で示されていた実メモリセル１１６やダミーセル１２６は図示されていないが同様のものが接続される。また、図３のセレクタ３０４には図１及び図２のカラムセレクタトランジスタ１１４やロウセレクトトランジスタ１１５や必要に応じて加えられるビットライン選択回路が含まれ、さらにカラム選択信号ＣＯLＳＥＬ及びロウセレクト信号ＲＯＷＳＥＬをクロック信号ＣＬＫ同期して発生する回路も含まれる。
【００２９】
センスアンプ部１０１の出力ＳＡＯＵＴはバッファアンプ３０１を介してフリップフロップ３０２のデータに入力され、さらにフリップフロップ３０２のクロック入力にはクロック信号ＣＬＫをインバータ３０３で反転した電圧が入力されているため、クロック信号ＣＬＫの立下りエッジでデータを取り込んでそのＱ出力が変化する構成となっている。フリップフロップのＱ出力であるＤＡＴＡ信号は、リファレンス電圧発生部３２１の電流負荷回路を構成しているＮＭＯＳトランジスタ１２２eのゲートに入力され、ＤＡＴＡ信号が“Ｈ”の時にＮＭＯＳトランジスタ１２２ｆがターンオンして電流負荷回路の駆動電流量が増えリファレンス電圧が上がり、ＤＡＴＡ信号が“Ｌ”の時にＮＭＯＳトランジスタ１２２ｆがターンオフして電流負荷回路の駆動電流量が減りリファレンス電圧が下がる。
【００３０】
セレクタ３０４はクロック信号ＣＬＫの立ち上がりエッジに同期して所望のメモリセルを次々に選択する。セル電流検出部３１１は前記の選択されたメモリセルのオン電流に応じた電圧をセンスアンプ部のＩＮ＋入力に電圧を印加する。
【００３１】
ここでバッファアンプ３０１は、電圧比較手段であるセンスアンプ部１０１のアナログ出力を増幅してデジタル回路であるフリップフロップ３０２へ信号を伝達するための信号増幅手段として働き、図５にその一例を示す。
【００３２】
図５に示す一例では、信号入力用のＰＭＯＳトランジスタ４０１とＮＭＯＳトランジスタ４０２のゲート電極同士とドレイン電極同士が共通に接続され、ＰＭＯＳトランジスタのソース電極は電源電位に接続され、ＮＭＯＳトランジスタ４０２のソース電極は定電流源となるＮＭＯＳトランジスタ４０３に接続されている。ＮＭＯＳトランジスタ４０３のゲート電極には一定電圧（例えばセンスアンプ部で使用しているＳＡＢＩＡＳ）が印可されることにより定電流源として働く。共通接続された信号入力用ＰＭＯＳトランジスタ４０１のゲート電極と信号入力用ＮＭＯＳトランジスタ４０２のゲート電極はバッファアンプの入力端子となり、さらに共通接続された信号入力用ＰＭＯＳトランジスタ４０１のドレイン電極と信号入力用ＮＭＯＳトランジスタ４０２のドレイン電極はバッファアンプの出力端子となり、入力されたアナログ信号を増幅してロジック信号へと変換可能となる。
【００３３】
これらの信号の状態を図示したものが図４の波形図である。図４では“０”状態のメモリセルと“１”状態のメモリセルをクロック信号ＣＬＫの周期に同期して交互に読み出す状態を図示している。
【００３４】
Ｐｈａｓｅ１ではクロック信号ＣＬＫの立ち上がりエッジで、セレクタは第１のメモリセル（“０”状態）を選択し、セル電流に引っ張られてセンスアンプ部１０１のＩＮ＋入力が下がりＩＮ−入力の第１のリファレンス電圧よりも低くなったところでセンスアンプ部の出力ＳＡＯＵＴが“Ｈ”から“Ｌ”に変化する。
【００３５】
次にＰｈａｓｅ２ではクロック信号ＣＬＫの立下りエッジでＳＡＯＵＴの出力“Ｌ”はバッファアンプを介してフリップフロップ３０２に取り込まれＤＡＴＡ信号が“Ｌ”となることでＮＭＯＳトランジスタ１２２ｂがターンオフするため、リファレンス電圧が第２のリファレンス電圧まで下がり、センスアンプ部１０１のＩＮ−入力にはＩＮ＋に印加されているセンス電圧に近づいた第２のリファレンス電圧が印加される。
【００３６】
Ｐｈａｓｅ３ではクロック信号ＣＬＫの立ち上がりエッジで、セレクタは第２のメモリセル（“１”状態）を選択し、セル電流がごく小さいかほとんど流れないため、センスアンプ部１０１のＩＮ＋入力が上がりＩＮ−入力の第一のリファレンス電圧よりも高くなったところでセンスアンプ部の出力ＳＡＯＵＴが“Ｌ”から“Ｈ”に変化する。
【００３７】
さらにＰｈａｓｅ４ではクロック信号ＣＬＫの立下りエッジでＳＡＯＵＴの出力“Ｈ”はバッファアンプを介してフリップフロップ３０２に取り込まれＤＡＴＡ信号が“Ｈ”となることでＮＭＯＳトランジスタ１２２ｂがターンオンするため、リファレンス電圧が第１のリファレンス電圧まで上がり、センスアンプ部１０１のＩＮ−入力にはＩＮ＋に印加されているセンス電圧に近づいた第１のリファレンス電圧が印加される。
【００３８】
一般的にリファレンス電圧が一つしかない従来の図６のような構成の場合、リファレンス電圧はＩＮ＋に入力されるセンス電圧の振幅のほぼ中間に設定するが、そのセンス電圧の振幅の最大値または最小値からリファレンス電圧まで変化するのに時間がかかり読み出し動作が遅くなるが、本発明ではＩＮ＋入力されるセンス電圧の最大値と第１のリファレンス電圧またはＩＮ＋に入力されるセンス電圧の最小値と第２のリファレンス電圧の電位差が小さいため、読み出し動作は早くなる。
【００３９】
また特許文献１に記載される構成の場合、本発明同様にＩＮ＋入力されるセンス電圧の最大値と第１のリファレンス電圧またはＩＮ＋に入力されるセンス電圧の最小値と第２のリファレンス電圧の電位差が小さいため、読み出し動は早いがリファレンス電圧発生部が２つあるためその分消費電流は増えるが、本発明ではリファレンス電圧発生部が１つしかないため、図６の一般的な回路同様に低消費電力である。
【００４０】
図３及び図４では、クロック信号ＣＬＫの立ち上がりに同期してメモリセルを選択して、クロック信号ＣＬＫの立下りに同期してリファレンス電圧を変化させていたが、これを逆にクロック信号ＣＬＫの立下りに同期してメモリセルを選択して、クロック信号ＣＬＫの立ち上がりに同期してリファレンス電圧を変化させても同様な効果が得られる。
【図面の簡単な説明】
【００４１】
【図１】本発明の実施の形態１による読み出し回路の構成を示す回路図である。
【図２】本発明の実施の形態２による読み出し回路の構成を示す回路図である。
【図３】本発明の実施の形態３による読み出し回路の構成を示す回路図である。
【図４】本発明の実施の形態３による読み出し回路の動作を示した波形図である。
【図５】本発明の実施の形態３による読み出し回路の中のバッファアンプの一例を示した回路図である。
【図６】従来の読み出し回路の構成の一例を示す回路図である。
【符号の説明】
【００４２】
１０１  センスアンプ回路
１０２、１０３  カレントミラー回路を構成するＰＭＯＳトランジスタ
１０４、１０５  センスアンプの入力部を構成するＮＭＯＳトランジスタ
１０６  センスアンプの定電流源となるＮＭＯＳトランジスタ
１１１、３１１  セル電流検出部
１２１，３２１  リファレンス電圧発生部
１１２、１２２ａ、１２２ｂ、１２２ｃ、１２２ｄ、１２２e、１２２ｆ  電流負荷用ＮＭＯＳトランジスタ
１１３、１２３  電流負荷用電圧クランプトランジスタ
１１４  カラムセレクトトランジスタ
１１５  ロウセレクトトランジスタ
１１６  不揮発性メモリ素子
１１７，１２７  ソーススイッチング用ＮＭＯＳトランジスタ
１２４  ダミーセルのバイパストランジスタ
１２５  ダミーセルのセレクトゲート
１２６  ダミーセル
３０１  バッファアンプ
３０２  フリップフロップ
３０３  インバータ
３０４  セレクタ
４０１  バッファアンプを構成する信号入力用ＰＭＯＳトランジスタ
４０２  バッファアンプを構成する信号入力用ＮＭＯＳトランジスタ
４０３  バッファアンプを構成する定電流源となるＮＭＯＳトランジスタ
１      従来の不揮発性記憶回路のセンスアンプ回路
２、８  従来の不揮発性記憶回路の電流負荷用ＮＭＯＳトランジスタ
３、９  従来の不揮発性記憶回路の電流負荷用電圧クランプトランジスタ
４      従来の不揮発性記憶回路のカラムセレクトトランジスタ
５      従来の不揮発性記憶回路のロウセレクトトランジスタ（セレクトゲート）
６      従来の不揮発性メモリ素子
７      従来の不揮発性記憶回路のソーススイッチング用ＮＭＯＳトランジスタ
１０    ダミーセルのバイパストランジスタ
１１    ダミーセルのセレクトゲート
１２    ダミーセル
１３    ダミーセルのソーススイッチングトランジスタ
【図１】
2004206860.tif 000003
【図２】
2004206860.tif 000004
【図３】
2004206860.tif 000005
【図４】
2004206860.tif 000006
【図５】
2004206860.tif 000007
【図６】
2004206860.tif 000008