(57)【要約】【課題】ＭＯＳＦＥＴからなる、特にＤＣもしくは低周波駆動の半導体集積回路において、ノイズ少なく低コストの半導体集積回路装置を提供する。【解決手段】Ｐ＋型のゲート電極を備える、表面チャネル型Ｐ型ＭＯＳＦＥＴ１０１と埋め込みチャネル型Ｎ型ＭＯＳＦＥＴ１００で相補型ＭＯＳを構成し、半導体集積回路装置を構成する。【選択図】　　図１
2004039720.tif 000002
【特許請求の範囲】
【請求項１】
ゲート電極とソース電極を接続した第１のＰ型ＭＯＳトランジスタと、
ゲート電極を前記第１のＰＭＯＳトランジスタのゲート電極と接続し、ソース電極を前記第１のＰＭＯＳトランジスタのソース電極と接続した第２のＰＭＯＳトランジスタと、
ドレイン電極を前記第１のＰＭＯＳトランジスタのドレイン電極に接続し、ゲート電極を第１の入力端子とする第１のＮＭＯＳトランジスタと
ドレイン電極を前記第１のＰＭＯＳトランジスタのドレイン電極に接続し、ソース電極を前記第１のＮＭＯＳトランジスタのソース電極と接続し、ゲート電極を第２の入力端子とする第２のＮＭＯＳトランジスタとからなる増幅回路を有する半導体集積回路において、
前記第１若しくは第２のＮＭＯＳトランジスタが埋め込みチャネル型であることを特徴とする半導体集積回路装置。
【請求項２】
前記全てのＭＯＳトランジスタが埋め込みチャネル型である請求項１記載の半導体集積回路装置。
【請求項３】
前記第１若しくは第２のＮＭＯＳトランジスタのゲート電極がＰ型多結晶シリコンである請求項１記載の半導体集積回路装置。
【請求項４】
前記全てのＭＯＳトランジスタのゲート電極がＰ型多結晶シリコンである請求項１記載の半導体集積回路装置。
【請求項５】
請求項４記載の半導体集積回路よりなる差動増幅回路を有する半導体集積回路装置。
【請求項６】
請求項４記載の半導体集積回路よりなるＡ／Ｄコンバータを有する半導体集積回路装置。
【請求項７】
請求項４記載の半導体集積回路よりなるＤ／Ａコンバータを有する半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はＭＯＳＦＥＴで構成し、ＤＣもしくは低周波で駆動する回路に用いる半導体集積回路装置に関する。
【０００２】
【従来の技術】
図２に従来の半導体装置の模式的断面図を示す。Ｎ型半導体基板１上のＰ型ウェル層２にゲート絶縁膜８を介して形成されたゲート電極１３がＮ＋型の多結晶シリコンからなるＮチャネル型ＭＯＳトランジスター（以後ＮＭＯＳと表記）１０２が形成されている。また、Ｎ型半導体基板１にゲート絶縁膜８を介して形成されたゲート電極１３がやはりＮ＋型の多結晶シリコンからなるＰチャネル型ＭＯＳトランジスター（以後ＰＭＯＳと表記）１０３が形成されている。つまり、相補型ＭＯＳ構造（Ｃｏｍｐｌｅｍｅｎｔａｒｙ　ＭＯＳ、以後ＣＭＯＳと表記）が形成されている。ＮＭＯＳ１０２のゲート電極１３の両脇のＰ型ウェル層２には、ソース／ドレイン領域５が形成されている。ＰＭＯＳ１０３のゲート電極１３の両脇のＮ型半導体領域１には、ソース／ドレイン領域７が形成されている。ＮＭＯＳ１０２とＰＭＯＳ１０３との素子分離にフィールド絶縁膜３が形成されている。
【０００３】
一般に、ＤＣもしくは低周波で駆動する回路にこれらのＭＯＳＦＥＴを用いられている。
【０００４】
【発明が解決しようとする課題】
一般にＭＯＳトランジスタはゲート絶縁膜直下のシリコン表面をチャネルとして用いるため、ゲート絶縁膜とシリコン界面に存在する欠陥や表面準位の影響を受けやすい。特にＤＣもしくは５００ｋＨｚ以下のような低周波で動作させる場合には、これらの表面準位や欠陥を介した電子やホールのやりとりが頻繁に起こり、これが高周波信号に対するノイズ、いわゆる１／ｆノイズとして現われるので、半導体集積回路にとっては大きな問題となる。この欠陥や表面準位は、ゲート絶縁膜を構成する、例えば二酸化珪素と、シリコンとの原子の結合の不連続性によって生じるダングリングボンドや、ゲート絶縁膜を形成する前のシリコン表面に存在する欠陥や付着物質などによるもので、これらを完全になくすことは難しい。
【０００５】
この欠陥や表面準位に基づくノイズは、ＭＯＳトランジスタのゲート面積が小さいほど大きくなる。すなわちＭＯＳトランジスタのチャネル長をＬ、チャネル幅をＷとすると、Ｌ×Ｗが小さいほど高周波動作におけるノイズが顕著になる。
【０００６】
またこのような傾向は、ＭＯＳトランジスタの中でも、埋め込みチャネル型のＭＯＳトランジスタよりも表面チャネル型のＭＯＳトランジスタにおいて顕著である。なぜなら表面チャネル型トランジスタは、そのチャネルがゲート絶縁膜とシリコンの界面に形成されるのに対し、埋め込みチャネル型トランジスタは、そのチャネルがゲート絶縁膜とシリコンの界面より深い部分のシリコン内部に形成されるため、先に述べた欠陥や表面準位の影響が受けにくくなるためである。つまり、　Ｎ＋多結晶シリコンをゲート電極にもつＭＯＳトランジスタにおいては、　埋め込みチャネルとなるＰＭＯＳよりも表面チャネルとなるＮＭＯＳの方が信号成分に対するノイズ成分が大きくなる。
【０００７】
一方で、一般にＰＭＯＳはＮＭ　ＯＳよりも駆動能力が小さい。これはドレイン電流を構成するキャリアが、ＮＭＯＳは電子であるのに対し、ＰＭＯＳはホールであることに基づく。すなわちホールの移動度は、電子の約１／３であるため、ＰＭＯＳの駆動能力もＮＭＯＳの約１／３である。そのため、一般に小面積で高駆動能力を求められるような半導体集積回路においては、ＰＭＯＳよりもＮＭＯＳの方が多用される。
【０００８】
しかし、今まで述べてきたように従来技術において、ＮＭＯＳは、一般に表面チャネル型であるため、ノイズが大きくなってしまうという問題が存在した。
【０００９】
または、このノイズの影響を少なくするために、ＮＭＯＳのゲート面積を大きくする、あるいはＰＭＯＳを多用するなどの方法をとると、これは素子面積の増大、ひいてはチップ面積の増大につながるのでコストが高くなるという問題が生じていた。
【００１０】
【課題を解決するための手段】
上記課題を解決するために、本発明は、ゲート電極とソース電極を接続した第１のＰ型ＭＯＳトランジスタと、ゲート電極を前記第１のＰＭＯＳトランジスタのゲート電極と接続し、ソース電極を前記第１のＰＭＯＳトランジスタのソース電極と接続した第２のＰＭＯＳトランジスタと、ドレイン電極を前記第１のＰＭＯＳトランジスタのドレイン電極に接続し、ゲート電極を第１の入力端子とする第１のＮＭＯＳトランジスタと、ドレイン電極を前記第１のＰＭＯＳトランジスタのドレイン電極に接続し、ソース電極を前記第１のＮＭＯＳトランジスタのソース電極と接続し、ゲート電極を第２の入力端子とする第２のＮＭＯＳトランジスタとからなる増幅回路を有する半導体集積回路において、前記第１若しくは第２のＮＭＯＳトランジスタが埋め込みチャネル型であることを特徴とする半導体集積回路装置とした。
【００１１】
または、ＮＭＯＳトランジスタのゲート電極がＰ型多結晶シリコンであることを特徴とする半導体集積回路装置とした。
【００１２】
または、全てのＭＯＳトランジスタのゲート電極がＰ型多結晶シリコンであることを特徴とする半導体集積回路装置とした。
【００１３】
また、ＭＯＳＦＥＴからなる差動増幅回路において、全てのＭＯＳトランジスタのゲート電極がＰ型多結晶シリコンであることを特徴とする半導体集積回路装置とした。
【００１４】
また、ＭＯＳＦＥＴからなるＡ／Ｄコンバータにおいて、全てのＭＯＳトランジスタのゲート電極がＰ型多結晶シリコンであることを特徴とする半導体集積回路装置とした。
【００１５】
また、ＭＯＳＦＥＴからなるＤ／Ａコンバータにおいて、全てのＭＯＳトランジスタのゲート電極がＰ型多結晶シリコンであることを特徴とする半導体集積回路装置とした。
【００１６】
【発明の実施の形態】
本発明では、ＮＭＯＳがＰＭＯＳに比べて比較的多く使用され、ＤＣもしくは５００ｋＨｚ以下の低周波で駆動する半導体集積回路装置において、ＮＭＯＳを埋め込みチャネル型のＭＯＳＦＥＴで構成し、ＰＭＯＳを、表面チャネル型のＭＯＳＦＥＴで構成し、その駆動能力の向上と小型化を促進させたものである。
【００１７】
一般に埋め込みチャネル型のＭＯＳトランジスタは、表面チャネル型トランジスタに比べてサブスレッショルド特性が悪いためリーク電流が大きいという問題があり、このリーク電流増加を回避する１つの手段としてＭＯＳトランジスタのチャネル長を長くするということが挙げられるが、これにより駆動能力が低下してしまう。また、一方でこのサブスレッショルド特性を向上させるためにはゲート酸化膜厚を一定にした場合、基板濃度を減少させることが上げられるが、これはドレイン空乏層が伸びやすくなるため、パンチスルーを引き起こしやすくなり、やはりこれを避けるためにはチャネル長は長くする方向になる。つまり埋め込みチャネル型ＭＯＳトランジスタは、リーク電流やパンチスルーの観点からは、表面チャネル型トランジスタに比べて長チャネルになる傾向にある。
【００１８】
しかし、ＮＭＯＳの最小チャネル長を決定する場合には、必ずしもこれらの特性だけで決まらない場合がある。それは、ＮＭＯＳの基板電流によるバイポーラ動作（スナップバック現象）が生じてしまう場合である。これは、短チャネル化に伴いドレイン電流、ドレイン電界が増加しホットキャリアの発生が増進されるためである。そしてＮＭＯＳのホットキャリア発生は、表面チャネルよりもむしろ埋め込みチャネルの場合の方が少ない。これは、ＮＭＯＳの短チャネル化の限界が、リーク電流やパンチスルーで決定されない場合、埋め込みチャネル型ＭＯＳトランジスタは、スナップバック現象による短チャネル化の限界をブレークスルーできる要因となる。つまりこの場合、表面チャネル型ＭＯＳトランジスタに比べてＮＭＯＳの短チャネル化を推進できる。
【００１９】
また、表面チャネル型トランジスタは埋め込みチャネル型トランジスタに比べて、ゲート酸化膜とシリコン界面に存在する欠陥や表面準位の影響を受けやすく、ノイズが発生しやすい。このノイズはチャネル長やチャネル幅を大きくするほど低減できるので、埋め込みチャネル型ＭＯＳトランジスタに比べて表面チャネル型ＭＯＳトランジスタはチャネル長を長く設定しなければならない。
【００２０】
これらを考えると、ＮＭＯＳにおいては、埋め込みチャネル型の構造であることが望ましく、これを達成するための手段として本発明のようにＮＭＯＳのゲート電極をＰ型化することは効果的であるといえる。
【００２１】
つまり、　高駆動能力と低ノイズを両立する本発明のＮＭＯＳを採用したＣＭＯＳで構成したことは大変効果的である。
【００２２】
以下に、この発明の実施例を図面に基づいて説明する。
【００２３】
この実施例では単結晶半導体基板上に形成したＭＯＳＦＥＴに本発明を用いた場合を示す。本発明のＣＭＯＳの断面構造を図３に示す。本発明における半導体集積回路は，Ｐ型のゲート電極をもつＰＭＯＳ及びＰ型のゲート電極をもつＮＭＯＳで構成されている。
【００２４】
図３においてはＮ型の半導体基板１上にＰ型ウェル層２を形成している。そしてＮ型半導体基板１上にＰＭＯＳ１０１を形成している。ゲート電極をＰ型のポリシリコン９及び金属シリサイド膜１０の積層構造としており、エンハンス型のＰＭＯＳでは表面チャネル型を実現した、表面チャネル型Ｐ型ＭＯＳＦＥＴ１０１となっている。
【００２５】
また、Ｐ型ウェル層２上にＮＭＯＳ１００を形成しているが、ゲート電極を同じくＰ型のポリシリコン９及び金属シリサイド膜１０の積層構造としており、エンハンス型のＮＭＯＳでは埋め込みチャネル型を実現した、埋め込みチャネル型Ｎ型ＭＯＳＦＥＴ１００となっている。
【００２６】
これらのＭＯＳＦＥＴのソース及びドレインはそれぞれのＭＯＳＦＥＴの極性に応じた導電型の低濃度ドレイン／ソース領域及び高濃度ドレイン／ソース領域からなっている。すなわち、ＰＭＯＳに対してはＰ−型不純物領域６及びＰ＋型不純物領域７を形成し、ＮＭＯＳに対してはＮ−型不純物領域４及びＮ＋型不純物領域５を形成している。また、このような構造の作成において、Ｐ型ポリシリコンをマスクにＮ型不純物を注入する際、Ｐ型ポリシリコンの濃度低下による、抵抗の増大、ゲート電極の空乏化が懸念される。この課題を解決するため、Ｐ型ポリシリコン９上に金属シリサイド膜１０を形成し、さらに金属シリサイド膜１０上に、ＮＳＧ（Ｎｏｎｄｏｐｅｄ　Ｓｉｌｉｃａｔｅ　Ｇｌａｓｓ）１１を形成し、これらＰ型ポリシリコン９、金属シリサイド膜１０、ＮＳＧ１１を同一マスクでエッチングし、ＮＳＧ１１を所望の工程まで残しておく方法を用いている。そのため図１では、それぞれのＭＯＳＦＥＴのチャネル上はゲート絶縁膜８、Ｐ型多結晶シリコンゲート電極９、金属シリサイドゲート電極１０、ＮＳＧ１１という積層構造になっている。
【００２７】
このようにゲート電極にＰ型ポリシリコンを採用しているため、ＰＭＯＳでは閾値電圧は低く、閾値電圧制御用のチャネルドープにボロンまたはＢＦ２のようなＰ型の不純物を採用する。このためＰＭＯＳにおいては表面チャネル型のＭＯＳＦＥＴとなる。一方、ＮＭＯＳではＰＭ　ＯＳとは逆に閾値電圧が高くなるため、閾値電圧制御用のチャネルドープに、Ｐ型ウェル層とは逆導電型のリンまたは砒素のようなＮ型の不純物を採用することになる。そのためＮＭＯＳにおいては埋め込みチャネル型のＭＯＳＦＥＴとなる。先に述べたようにこのＮＭＯＳの構造においてはチャネルはシリコンとゲート絶縁膜界面より深いところに形成され、界面の欠陥や準位の影響を受けず、低ノイズの特性を有することになる。
【００２８】
このようなＭＯＳＦＥＴを用いた本発明の半導体集積回路の実施例を図１に示す。図１は、Ｎ型ＭＯＳＦＥＴ及びＰ型ＭＯＳＦＥＴからなる増幅回路だが、全てのＭＯＳＦＥＴについて、図３のようにＮＭＯＳは埋め込みチャネル型Ｎ型ＭＯＳＦＥＴ１００を、ＰＭＯＳは表面チャネル型Ｐ型ＭＯＳＦＥＴを用いて構成している。
【００２９】
特に図１では、入力端子から入力する入力信号を、従来のような表面チャネル型ではなく、埋め込みチャネル型のＮ型ＭＯＳＦＥＴ１００のゲート電極で受けている。これは、外部から与えられる信号に重畳されるノイズ信号の影響を極力除外するためである。
【００３０】
この入力信号を受ける素子においてノイズが重畳すると、増幅回路においてはノイズが増幅されて、出力端子７において出力信号に大きなノイズ信号が重畳して出力されてしまう。こうなると、出力端子以降の全ての回路において、このノイズ信号は、回路精度の悪化、誤作動の元となって働く。一旦増幅回路で増幅されたノイズ信号を除去することは難しく、もしこれを除くのであれば、ノイズ除去のためのフィルタ回路などの余分な回路を付加することになり、チップ面積の増大と、同時にコストの増加につながる。このように、本発明は余分なノイズ除去回路を必要とせず、入力素子及び入力回路そのものでノイズを除去できるという長所が存在する。
【００３１】
図１の回路に、図示はしないが定電流回路や出力回路などの他の回路を付加することによりＯＰ−Ａｍｐやコンパレータなどのような回路を作成することができるが、いずれも図１のような入力信号を入力する部分に本発明の埋め込み型Ｎ型ＭＯＳＦＥＴを用いることで、低ノイズの回路とすることができる。
【００３２】
図４は、増幅回路と抵抗を用いて構成した、差動増幅回路である。この場合も全てのＭＯＳＦＥＴが、埋め込み型Ｎ型ＭＯＳＦＥＴと、表面チャネル型のＰ型ＭＯＳＦＥＴからなる。そして、入力信号が入力する部分の素子に埋め込み型Ｎ型ＭＯＳＦＥＴを用いることで、低ノイズの差動増幅回路とすることができる。
【００３３】
また本発明は、高周波で動作する全てのＭＯＳＦＥＴからなる回路において有用である。特に高周波で高精度が求められる回路としては、図示はしないがＡ／Ｄ，Ｄ／Ａコンバータや信号が非常に微弱であることが常であるセンサー処理回路などである。
【００３４】
【発明の効果】
本発明のように、ＭＯＳＦＥＴからなる半導体集積回路において、ＮＭＯＳを埋め込みチャネル型ＭＯＳＦＥＴとし、ＰＭＯＳを表面チャネル型ＭＯＳＦＥＴとすることで、ＤＣもしくは５００ｋＨｚ以下の低周波動作におけるノイズの少ない回路とすることができる。また本発明においては、ノイズ除去のような余分な回路を必要とせず、製作工程の増加もないので非常に安価な低ノイズ回路を提供することができる。
【図面の簡単な説明】
【図１】本発明の半導体集積回路装置の一実施例である増幅回路の構成概要である。
【図２】従来の半導体集積回路装置の製造方法を示す模式断面図である。
【図３】本発明の半導体集積回路装置の構造を示す模式断面図である。
【図４】本発明の半導体集積回路装置の一実施例である差動増幅回路の構成概要である。
【符号の説明】
１　　Ｎ型半導体基板
２　　Ｐ型ウェル層
３　　フィールド絶縁膜
４　　Ｎ−型不純物領域
５　　Ｎ＋型不純物領域
６　　Ｐ―型不純物領域
７　　Ｐ＋型不純物領域
８　　ゲート絶縁膜
９　　Ｐ型多結晶シリコンゲート電極
１０　金属シリサイドゲート電極
１１　ＮＳＧ１２　酸化膜スペーサー
１３　Ｎ型多結晶シリコンゲート電極
１００　埋め込みチャネル型Ｎ型ＭＯＳＦＥＴ
１０１　表面チャネル型Ｐ型ＭＯＳＦＥＴ
１０２　表面チャネル型Ｎ型ＭＯＳＦＥＴ
１０３　埋め込みチャネル型Ｐ型ＭＯＳ　ＦＥ
１０４　グラウンド端子
１０５　入力端子
１０６　入力端子
１０７　出力端子
１０８　電源端子
１０９　抵抗
１１０　増幅回路
【図１】
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【図２】
2004039720.tif 000004
【図３】
2004039720.tif 000005
【図４】
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