(57)【要約】【課題】スキャンテストにおいてクロック供給系の遅延故障に起因する故障も検出する。【解決手段】スキャンテスト時に内部クロック生成回路３では通常動作時のクロック信号ＣＬＫよりも小さいハイレベル幅のテスト用クロック信号を出力する。クロック分配回路４内で部分的な配線抵抗の増大などによる遅延故障があるときには、テスト用クロック信号のハイレベルパルスが伝搬途中で消滅し、フリップフロップの動作不良として検出することができる。【選択図】      図１
2004177194.tif 000002
【特許請求の範囲】
【請求項１】
クロック信号を入力し該クロック信号のハイレベル幅よりも小さい所定のパルス幅を有し前記クロック信号と同一の周波数のテスト用クロック信号を生成する微分パルス発生回路と、前記クロック信号および前記テスト用クロック信号を入力しモード設定信号に基づいて通常状態モードのときには前記クロック信号を選択しテストモードではテスト用クロック信号を選択し内部クロック信号として出力するセレクタとを有する内部クロック生成回路と、
前記内部クロック信号を入力し複数に分岐させて出力するクロック分配回路と、
前記クロック分配回路から内部クロック信号を供給されて動作する複数のスキャンテスト用フリップフロップと、を備えることを特徴とする半導体装置。
【請求項２】
前記微分パルス発生回路は、
クロック信号がデータ入力端子から入力されるリセット端子付きフリップフロップと、
前記クロック信号を入力し第１の所定時間遅延させて前記リセット端子付きフリップフロップのクロック端子に出力する第１の遅延素子と、
前記リセット端子付きフリップフロップのデータ出力端子からの出力信号を入力し第１の所定時間遅延させて前記リセット端子付きフリップフロップのリセット端子に出力する第２の遅延素子とを有し、
前記リセット端子付きフリップフロップのデータ出力端子からの出力信号をテスト用クロック信号として出力する請求項１に記載の半導体装置。
【請求項３】
前記微分パルス発生回路は、
入力のクロック信号の立ち上がりに同期して立ち上がるテスト用クロック信号を生成することを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記微分パルス発生回路は、
クロック信号を入力し所定の時間遅延させて遅延クロック信号として出力する遅延素子と、
前記遅延クロック信号の反転信号および前記クロック信号を入力し論理積をとる論理積ゲートとを有し、
前記論理積ゲートからテスト用クロック信号を出力することを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記微分パルス発生回路は、
それぞれがクロック信号を入力し定められた時間遅延させて遅延クロック信号を出力するＮ（Ｎ≧２の整数）個の遅延素子と、
前記遅延クロック信号を入力し異なるＮの状態を表わすことができるに基づいてＮ個の前記遅延信号の中の１つを選択し選択された遅延信号として出力するセレクタと、
前記選択された遅延クロック信号の反転信号および前記クロック信号を入力し論理積をとり出力する論理積ゲートとを有し、
前記論理積ゲートからテスト用クロック信号を出力することを特徴とする請求項３に記載の半導体装置。
【請求項６】
クロック信号を入力し該クロック信号のハイレベル幅よりも小さい所定のパルス幅を有し前記クロック信号と同一の周波数のテスト用クロック信号を生成する微分パルス発生回路と、前記クロック信号および前記テスト用クロック信号を入力しモード設定信号に基づいて通常状態モードのときには前記クロック信号を選択しテストモードではテスト用クロック信号を選択して内部クロック信号として出力するセレクタとを有する内部クロック生成回路と、
前記内部クロック信号を入力し複数に分岐させて出力するクロック分配回路と、
前記クロック分配回路により分配された内部クロック信号を供給されて動作する複数のスキャンテスト用フリップフロップと、
前記クロック分配回路により分配された内部クロック信号の中から少なくとも２以上の内部クロック信号を入力し前記クロック信号からの遅延が最小の内部クロック信号と最大の内部クロック信号との遅延ばらつきが許容範囲内であるか否かを判定し判定結果信号を出力する遅延ばらつき判定回路と、を備えることを特徴とする半導体装置。
【請求項７】
前記微分パルス発生回路は、
クロック信号がデータ入力端子から入力されるリセット端子付きフリップフロップと、
前記クロック信号を入力し第１の所定時間遅延させて前記リセット端子付きフリップフロップのクロック端子に出力する第１の遅延素子と、
前記リセット端子付きフリップフロップのデータ出力端子からの出力信号を入力し第２の所定時間遅延させて前記リセット端子付きフリップフロップのリセット端子に出力する第２の遅延素子とを有し、
前記リセット端子付きフリップフロップのデータ出力端子からの出力信号をテスト用クロック信号として出力する請求項６に記載の半導体装置。
【請求項８】
前記微分パルス発生回路は、
入力のクロック信号の立ち上がりに同期して立ち上がるテスト用クロック信号を生成することを特徴とする請求項６に記載の半導体装置。
【請求項９】
前記微分パルス発生回路は、
クロック信号を入力し所定の時間遅延させて遅延クロック信号として出力する遅延素子と、
前記遅延クロック信号の反転信号および前記クロック信号を入力し論理積をとる論理積ゲートとを有し、
前記論理積ゲートからテスト用クロック信号を出力することを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記微分パルス発生回路は、
それぞれがクロック信号を入力し定められた時間遅延させて遅延クロック信号を出力するＮ（Ｎ≧２の整数）個の遅延素子と、
前記遅延クロック信号を入力し異なるＮの状態を表わすことができるに基づいてＮ個の前記遅延信号の中の１つを選択し選択された遅延信号として出力するセレクタと、
前記選択された遅延クロック信号の反転信号および前記クロック信号を入力し論理積をとり出力する論理積ゲートとを有し、
前記論理積ゲートからテスト用クロック信号を出力することを特徴とする請求項８に記載の半導体装置。
【請求項１１】
前記遅延ばらつき判定回路は、
クロック分配回路により分配された内部クロック信号の中から少なくとも２以上の内部クロック信号を入力して論理積をとる論理積ゲートと、
前記論理積ゲートの出力のハイレベル幅が所定のハイレベル幅以上の場合にパルスを出力するトグルパルス発生回路と、
前記トグルパルスをトグル入力端子に入力しデータ出力端子から判定結果信号を出力するトグル形フリップフロックと、を有することを特徴とする請求項６に記載の半導体装置。
【請求項１２】
前記遅延ばらつき判定回路は、
それぞれがクロック分配回路により分配された内部クロック信号の中から少なくとも２以上の内部クロック信号を入力して論理積をとる第１乃至第Ｍ（Ｍは正整数）の論理積ゲートと、
前記第１乃至第Ｍの論理積ゲートに対応して設けられそれぞれの対応する論理積ゲートの出力のハイレベル幅が所定のハイレベル幅以上の場合にパルスを出力する第１乃至第Ｍのトグルパルス発生回路と、
前記第１乃至第Ｍのトグルパルス発生回路に対応して設けられそれぞれの対応するトグルパルス発生回路の出力をトグル入力端子に入力しデータ出力端子から部分判定信号を出力する第１乃至第Ｍのトグル形フリップフロップと、
前記第１乃至第Ｍのトグル形フリップフロップからＭ個の部分判定信号を入力し論理積をとって判定結果信号を出力する論理積ゲートと、を有することを特徴とする請求項６に記載の半導体装置。
【請求項１３】
前記トグルパルス発生回路は、
入力信号を所定の時間遅延させて遅延信号として出力する遅延素子と、
前記遅延信号および前記入力信号を入力し論理積をとる論理積ゲートとを有し、
前記論理積ゲートから出力信号を出力することを特徴とする請求項１１または１２に記載の半導体装置。
【請求項１４】
前記トグルパルス発生回路の遅延素子の遅延時間は、
微分パルス発生回路の発生するテスト用クロック信号のハイレベル幅から内部クロック信号の遅延ばらつき許容限界値を引いた値に等しいことを特徴とする請求項１３に記載の半導体装置。
【請求項１５】
前記トグルパルス発生回路は、
それぞれが入力信号を定められた時間遅延させて遅延信号を出力するＮ（Ｎ≧２の整数）個の遅延素子と、
前記遅延信号を入力し異なるＮの状態を表わすことができる選択信号に基づいてＮ個の前記遅延信号の中の１つを選択し選択された遅延信号として出力するセレクタと、
前記選択された遅延信号および前記入力信号を入力し論理積をとり出力する論理積ゲートとを有し、
前記論理積ゲートから出力信号を出力することを特徴とする請求項１１または１２に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関し、特に、スキャンテスト用の回路を備えた半導体装置に関する。
【０００２】
【従来の技術】
半導体集積回路の故障テストを行うに当たり、順序回路に関して高い故障検出率を保証するテスト系列を生成することは困難である。これを解決するため、多くの半導体集積回路では通常動作モードに加えてスキャンテスト動作をするテストモードを備えている。スキャンパスを構成する各フリップフロップ（Ｆ／Ｆ）は、通常動作時の入出力とテストモード時のデータ入力を選択できるように、セレクタと組み合わせて使用される。
【０００３】
図１１は、通常動作モードとテストモードにおける信号経路を比較して示す図であり、太い点線は通常動作モードに対応し、太い実線はテストモードに対応する。テストモード時には通常動作モード時とフリップフロップの接続関係が変わり、全てのスキャンテスト用のフリップフロップがシフトレジスタ状に直列に接続される。スキャン設計された順序回路では、フリップフロップをシフトレジスタとして動作させることができるので、容易に各フリップフロップを任意の状態に設定でき、また、それらの状態を観測することが可能である。
【０００４】
しかしながら、通常動作モード時とスキャンテストを行うテストモード時ではフリップフロップの順序関係に変更が生じる。例えば図１１に示すように、通常動作モードにおいては、フリップフロップ３０１の出力は組合せ回路３０５を介してフリップフロップ３０２の入力に接続するとともに、組合せ回路３０５および３０６の２つを介してフリップフロップ３０４の入力に接続する。これに対してテストモードにおいては、フリップフロップが一列につながるような接続に変更されるため、フリップフロップ３０１の出力は組合せ回路３０５を介してフリップフロップ３０３の入力に接続し、フリップフロップ３０３の出力が組合せ回路３０６を介してフリップフロップ３０４の入力に接続し、フリップフロップ３０４の出力がフリップフロップ３０２の入力に接続するように変更される。
【０００５】
このため、例えばクロック信号３０７を供給する配線の一部に何らかの原因により故障が生じて大きな寄生抵抗Ｒｔが発生し、フリップフロップ３０１からフリップフロップ３０２へのパスの遅延時間が許容限界よりも大きくなったとしても、スキャンテストにおいてはフリップフロップ３０１からフリップフロップ３０２へのパスはテスト対象の外であり、フリップフロップ３０４からフリップフロップ３０２までの遅延時間が小さくフリップフロップ３０２が正常動作してしまう場合には、テスト対象のパスに含まれる各フリップフロップ間の遅延時間が許容範囲内に収まるので故障なしと判定されるという問題がある。
【０００６】
スキャンテストにおけるクロック信号のハイレベル幅を、フリップフロップ３０２が動作せず、他のフリップフロップの動作には影響しないパルス幅に設定できれば、スキャンテストにおいてクロック供給系の遅延故障をフリップフロップ３０２の動作異常として検出することができる。これを実現するためには、スキャンテスト時には通常動作時よりもハイレベル幅の小さいクロックを供給することが必要である。
【０００７】
スキャン用フリップフロップのクロック入力端子に供給されるクロック信号として２種類のクロック信号が供給され、設定されたモードにより選択されたクロック信号を用いる従来例の半導体装置が特許文献１に記載されている。しかしながら、この従来例は、スキャンテストにおけるシフトモードとキャプチャモードとで異なるクロック信号を用いるものであり、また、一方のクロック信号は他方のクロック信号を遅延させて得られた信号であるため両方のクロック信号のハイレベル幅は等しいので、この従来例に記載された構成はクロック供給系の遅延故障の検出には効果がない。
【０００８】
【特許文献１】
特開２００２−１６８９１３号公報（図２、図４および段落０００９）
【０００９】
【発明が解決しようとする課題】
以上、説明したように、スキャンテストでは検出が極めて困難であったクロック供給系の遅延故障に起因するフリップフロップ間の遅延故障を効率よく検出するためには、スキャンテスト時に通常動作時よりも小さいハイレベル幅のクロック信号を供給する必要がある。
【００１０】
本発明の主な目的は、スキャンテスト時にハイレベル幅の小さいテスト用のクロック信号を生成してクロック供給系の遅延に起因する故障を検出できるようにし、スキャンテストにおける故障検出率を向上させた半導体装置を提供することにある。
【００１１】
【課題を解決するための手段】
本発明の第１の発明の半導体装置は、クロック信号を入力し該クロック信号のハイレベル幅よりも小さい所定のパルス幅を有し前記クロック信号と同一の周波数のテスト用クロック信号を生成する微分パルス発生回路と、前記クロック信号および前記テスト用クロック信号を入力しモード設定信号に基づいて通常状態モードのときには前記クロック信号を選択しテストモードではテスト用クロック信号を選択し内部クロック信号として出力するセレクタとを有する内部クロック生成回路と、前記内部クロック信号を入力し複数に分岐させて出力するクロック分配回路と、前記クロック分配回路から内部クロック信号を供給されて動作する複数のスキャンテスト用フリップフロップと、を備えて構成される。
【００１２】
本発明の第２の発明の半導体装置は、クロック信号を入力し該クロック信号のハイレベル幅よりも小さい所定のパルス幅を有し前記クロック信号と同一の周波数のテスト用クロック信号を生成する微分パルス発生回路と、前記クロック信号および前記テスト用クロック信号を入力しモード設定信号に基づいて通常状態モードのときには前記クロック信号を選択しテストモードではテスト用クロック信号を選択して内部クロック信号として出力するセレクタとを有する内部クロック生成回路と、前記内部クロック信号を入力し複数に分岐させて出力するクロック分配回路と、前記クロック分配回路により分配された内部クロック信号を供給されて動作する複数のスキャンテスト用フリップフロップと、前記クロック分配回路により分配された内部クロック信号の中から少なくとも２以上の内部クロック信号を入力し前記クロック信号からの遅延が最小の内部クロック信号と最大の内部クロック信号との遅延ばらつきが許容範囲内であるか否かを判定し判定結果信号を出力する遅延ばらつき判定回路と、を備えて構成される。
【００１３】
【発明の実施の形態】
以下、本発明の好ましい実施形態について図面を参照しながら詳細に説明する。なお、以下の説明は本発明の代表的な実施の形態を示すものであり、本発明が以下の説明に限定されて解釈されるものではない。
【００１４】
図１は、本発明の半導体装置の第１実施形態におけるクロック信号供給系の回路図である。第１実施形態のクロック信号供給系は、内部クロック生成回路１と、クロック分配回路２と、クロック分配回路２を介して内部クロック信号が供給される複数のフリップフロップを含んで構成される。なお、本発明の半導体装置には、図１では省略しているが、組合せ回路が各フリップフロップ間に存在することは図１１と同様である。
【００１５】
内部クロック生成回路１は、微分パルス発生回路１２とセレクタ１４とを含み、微分パルス発生回路１２は、入力クロック信号１０（ＣＬＫ）を入力し、入力クロック信号１０のハイレベル幅よりも小さいパルス幅を有するスキャンテストのためのテスト用クロック信号１３を生成する。テスト用クロック信号１３の周波数は入力クロック信号１０の周波数と同一である。クロック信号セレクタ１４は、入力クロック信号１０およびテスト用クロック信号１３を入力しモード設定信号１１（ＭＯＤＥ）に基づいて通常動作モードのときには入力クロック信号１０を選択し内部クロック信号１５として出力する。また、クロック信号セレクタ１４は、テストモードではテスト用クロック信号１３を選択し内部クロック信号１５として出力する。
【００１６】
クロック分配回路２は、内部クロック信号１５を入力し複数に分岐させて出力する。クロック分配回路２内の内部クロック信号の分岐方法としては、クロック分配回路２から出力される複数の内部クロック信号の内部クロック信号１５からの遅延ばらつきが小さくなるように、ＣＴＳ（Ｃｌｏｃｋ  Ｔｒｅｅ  Ｓｙｎｔｈｅｓｙｓ）などのＣＡＤ技術を用いてクロック分配回路２内でツリー状にクロック用バッファを設ける方法が広く採用されている。
【００１７】
複数のスキャンテスト用のフリップフロップ（Ｆ／Ｆ）は、クロック分配回路２から内部クロックを供給されて動作する。図１では、図の煩雑を避けるために、分配回路２で分岐した内部クロックに接続するフリップフロップの一部のみを図示している。
【００１８】
図２は、本発明の第１実施形態の半導体装置の動作を示すタイミング図であり、図２（ａ）はクロック供給系が正常である場合を示し、図２（ｂ）はクロック供給系に何らかの要因（例えば製造時に生じた金属配線の極端な細り）により大きな寄生抵抗がついた場合を示す。
【００１９】
先ず、図１および図２（ａ）を参照してクロック供給系が正常な場合について動作を説明する。モード設定信号１１がテストモードに設定されたときに、入力クロック信号１０、微分パルス発生回路１２の出力であるテスト用クロック信号１３、セレクタ１４の出力であるクロック分配回路２への入力内部クロック信号１５、１段目のクロック用バッファ１６、バッファ１６の出力信号１７、２段目のクロック用バッファ１８、バッファ１８の出力１９信号、３段目のクロック用バッファ１１０、バッファ１１０の出力信号１１１、出力内部クロック信号１１１の経路を経て内部クロック信号がフリップフロップ１１３のクロック入力端子に入力し、フリップフロップ１１３が入力データ１１２を取り込んで出力信号１１４として出力する。
【００２０】
モード設定信号１１（ＭＯＤＥ）は、半導体装置が通常動作モードであるかスキャンテスト用のテストモードであるかを選択する信号であり、ＭＯＤＥ＝‘１’の時に半導体装置はテストモードになる。
【００２１】
図２（ａ）において、外部からの入力クロック信号１０は、時刻ｔ１で立ち上がり、時刻ｔ５で立ち下がる。すなわち、（ｔ５−ｔ１）だけのハイレベル幅をもつ。入力クロック信号１０が微分パルス発生回路１２に入力され、その出力であるテスト用クロック信号１３はハイレベル幅が（ｔ３−ｔ１）に狭められる。
【００２２】
テストモードでは、モード設定信号ＭＯＤＥが‘１’であるので、セレクタ１４によって、テスト用クロック信号１３が内部クロック信号として選択されてクロック分配回路に入力される。内部クロック信号は回路中のクロック用バッファ１６，１８，１１０を通過することにより信号遅延して（ｔ４−ｔ２）のハイレベル幅の内部クロック信号１１１となる。
【００２３】
フリップフロップ１１３の入力データ１１２は時刻ｔ２より後で変化するので、フリップフロップ１１３は時刻ｔ２で変化前の入力データ１１２を取り込み、出力１１４が変化する。
【００２４】
これに対して、クロックバッファ１１０からフリップフロップ１１３へ内部クロック信号１１３を伝える配線に大きな寄生抵抗が生じた場合には、図２（ｂ）に示すように、この寄生抵抗によるＣＲ時定数が大きいため（ｔ４−ｔ２）の小さいハイレベル幅の内部クロック信号１１１のハイレベルは消滅し、フリップフロップ１１３のクロック入力端子はローレベルのままとなり、入力データ１１２を取り込むことができないので、本来フリップフロップ１１３の出力１１４が変化すべきパタンである場合においてもフリップフロップ１１３の出力１１４が変化しないため、スキャンパタンの期待値との不一致として検出される。このように、本発明の第１実施形態では、入力クロック信号１０（ＣＬＫ）と同一の周波数でハイレベル幅の小さいテスト用のクロック信号を用いてスキャンテストを実施するため、クロック供給系に遅延故障があった場合に本来変化すべきフリップフロップの出力が変化しないので、フリップフロップの縮退故障を検出するスキャンテストパタンで、クロック供給系の遅延故障も検出でき、従来の通常動作と同じハイレベル幅のクロック信号を用いてスキャンテストする方式では検出が困難な故障をも検出できるという効果がある。
【００２５】
図３（ａ）は、微分パルス発生回路の第１実施例の回路図であり、微分パルス発生回路３０は第１実施形態である図１の微分パルス発生回路１２の詳細な回路の一例である。
【００２６】
微分パルス発生回路３０は、入力信号１３０を所定の時間遅延させて遅延信号として出力する遅延素子１３１と、遅延信号を反転した信号１３２および入力信号１３０を入力し論理積をとる２入力の論理積ゲート１３３とを有し、論理積ゲートから出力信号１３４を出力する。入力信号１３０、論理積ゲートの出力信号１３４は、図１の入力クロック信号１０、テスト用クロック信号１３にそれぞれ対応する。
【００２７】
図３（ｂ）は、微分パルス発生回路３０の動作タイミング図である。入力信号１３０がハイレベルに立ち上がってから遅延素子１３１の遅延時間が経過したとき論理積ゲートの一方の入力である信号１３２がローレベルに下がるので、論理積ゲート１３３の出力信号１３４は遅延素子１３１により定まる幅のパルスとなる。入力信号としてクロック信号を入力させた場合、出力信号は入力クロック信号と同一周波数で立ち上がりが同期しておりパルス幅のみが小さいテスト用クロック信号となる。
【００２８】
図４は、微分パルス発生回路の第２実施例の回路図であり、微分パルス発生回路４０は第１実施形態である図１の微分パルス発生回路１２の詳細な回路の他の例である。
【００２９】
微分パルス発生回路４０は、それぞれが入力信号１４０を入力し定められた時間遅延させて遅延信号を出力するＮ（Ｎ≧２の整数）個の遅延素子１４１１〜１４１Ｎと、Ｎ個の遅延信号を入力し異なるＮの状態を表すことができる選択信号１４７（ＳＥＬ）に基づいてＮ個の遅延信号の中の１つを選択して選択された遅延信号１４３として出力するセレクタ１４２と、選択された遅延信号１４３の反転信号１４４および入力信号１４０を入力し論理積をとり出力する２入力の論理積ゲート１４５とを有し、論理積ゲート１４５から出力信号１４６を出力する。入力信号１４０、論理積ゲートの出力信号１４６は、図１の入力クロック信号１０、テスト用クロック信号１３にそれぞれ対応する。動作については微分パルス発生回路の第１実施例と同様なので説明を省略する。第２実施例の微分パルス発生回路では、選択信号１４７によりテスト用クロック信号のハイレベル幅を調整できるので、半導体装置が使用される温度条件等によって最適なハイレベル幅が異なることが想定される場合や、故障の度合いとテストに必要なパルス幅の関係を評価する場合等に有効である。
【００３０】
図５（ａ）は、微分パルス発生回路の第３実施例の回路図であり、微分パルス発生回路５０は第１実施形態である図１の微分パルス発生回路１２の詳細な回路の他の例である。
【００３１】
微分パルス発生回路５０は、入力信号１５１がデータ入力端子から入力されるリセット端子付きフリップフロップ（Ｒ−Ｆ／Ｆ）１５７と、入力信号１５１を入力し第１の所定時間遅延させた信号１５３をリセット端子付きフリップフロップ１５７のクロック端子に出力する第１の遅延素子１５２と、リセット端子付きフリップフロップ１５７のデータ出力端子からの出力信号１５４を入力し第２の所定時間遅延させた信号１５６をリセット端子付きフリップフロップ１５７のリセット端子に出力する第２の遅延素子１５５とを有し、リセット端子付きフリップフロップ１５７のデータ出力端子から出力信号１５４を出力する。入力信号１５１、リセット端子付きフリップフロップからの出力信号１５４は、図１の入力クロック信号１０、テスト用クロック信号１３にそれぞれ対応する。
【００３２】
図５（ｂ）は、第３実施例の微分パルス発生回路の動作タイミング図である。図５（ａ）の入力信号１５１に、時刻ｗ１で立ち上がる信号が入力された場合に、リセット端子付きフリップフロップ１５７のクロック端子には、入力信号１５１が第１の遅延素子１５２によって遅延し、第１の遅延信号１５３として入力される。これにより第１の遅延信号が時刻ｗ２で立ち上がり、リセット端子付きフリップフロップ１５７の出力信号１５４も時刻ｗ２に立ち上がる。リセット端子付きフリップフロップ１５７の出力信号１５４を第２の遅延素子１５５によって遅延させた第２の遅延信号１５６が立ち上がる時刻ｗ３にリセット端子付きフリップフロップ１５７がリセットされ、出力信号１５４が立ち下がる。したがって、出力信号１５４は（ｗ３−ｗ２）により定まる幅のパルスとなる。入力信号としてクロック信号を入力させた場合、出力信号は入力クロック信号と同一周波数でパルス幅が小さいテスト用クロック信号となる。
【００３３】
図１の第１実施形態の微分パルス発生回路として、図３の第１実施例、図４の第２実施例または図５の第３実施例の何れを用いてもクロック供給系の遅延故障を検出するという効果は同様であり、また何れにおいても出力するテスト用クロック信号の周波数が入力クロック信号と同一なので、逓倍ＰＬＬなどの規模の大きい回路を半導体装置の内部に設ける必要がなく小規模な回路で実現できる。さらに、第１実施例および第２実施例を用いる場合には、テスト用クロック信号が外部からの入力クロック信号１０の立ち上がりに同期して立ち上がるので、両者の立ち上がりの時間差を考慮する必要がないため、スキャンテストのパタン作成においてタイミング設定等が容易となる。
【００３４】
次に、本発明の第２実施形態について説明する。図６は、本発明の半導体装置の第２実施形態におけるクロック信号供給系の回路図である。
【００３５】
第２実施形態のクロック信号供給系は、内部クロック生成回路３と、クロック分配回路４と、遅延ばらつき判定回路５と、クロック分配回路４を介して内部クロック信号が供給される複数のフリップフロップと、を含んで構成される。本実施形態では、遅延ばらつき判定回路５を備える点が第１実施形態と異なる。
【００３６】
なお、図６では、図の煩雑を避けるために、クロック分配回路４で分岐した内部クロックに接続する複数のフリップフロップの中の１個のみを図示しているが、通常は分岐の終段に設けられた複数のクロック用バッファがさらにそれぞれ複数のフリップフロップに接続される。また、図６では省略しているが、第２実施形態の半導体装置においても組合せ回路が各フリップフロップ間に存在することは図１１と同様である。
【００３７】
図６において内部クロック生成回路３は図１の内部クロック生成回路と同様の構成である。すなわち、入力クロック信号２０は入力クロック信号１０に対応し、微分パルス発生回路２２は微分パルス発生回路１２に対応し、テスト用クロック信号２３はテスト用クロック信号１３に対応し、セレクタ２４はセレクタ１４に対応し、内部クロック信号２５は内部クロック信号１５に対応し、モード設定信号２１はモード設定信号１１に対応する。内部クロック生成回路３は、モード設定信号２１（ＭＯＤＥ）が‘１’のテストモードのときには入力クロック信号２０と同じ周波数でこれよりも小さいハイレベル幅のテスト用クロック２３を内部クロック信号２５として出力し、モード設定信号１１（ＭＯＤＥ）が‘０’の通常動作モードのときには入力クロック信号２０を内部クロック信号２５として出力する。
【００３８】
クロック分配回路４は図１のクロック分配回路２と同様の構成であり、内部クロック信号２５を入力し複数に分岐させて出力する。クロック分配回路４内の内部クロック信号の分岐方法としてＣＴＳを用いてクロック用バッファを設ける方法が好ましいことも図１のクロック分配回路２と同様である。図６におけるクロック用バッファ２６、信号２７、クロック用バッファ２８、信号２９、クロック用バッファ２１０、出力の内部クロック信号２１１が、図１におけるクロック用バッファ１６、信号１７、クロック用バッファ１８、信号１９、クロック用バッファ１１０、出力の内部クロック信号１１１にそれぞれ対応する。
【００３９】
遅延ばらつき判定回路５は、クロック分配回路により分配された内部クロック信号の中から選択された複数の内部クロック信号を入力して論理積をとる論理積ゲート２１２と、論理積ゲート２１２の出力信号２１３のハイレベル幅が所定のハイレベル幅より大きい場合にトグルパルス２１５を出力するトグルパルス発生回路２１４と、トグルパルス２１５をトグル入力端子に入力しデータ出力端子から判定結果信号２１７を出力するトグル形フリップフロック２１６とを有して構成される。論理積ゲート２１２への入力信号には、クロック分配回路４において分岐の終段に設けられたそれぞれのクロック用バッファからの出力信号が用いられる。終段のクロック用バッファは通常複数のフリップフロップを駆動するが、例えば、図６中のクロック用バッファ２１０から信号２１１が代表して論理積ゲートゲート２１２に入力されているように、基本的には分岐の終段の各クロック用バッファから代表して一本ずつ配線を引き出し、これらの配線を論理積ゲート２１２の入力端子に接続する。但し、クロック分岐回路４内での遅延が大きい内部クロック信号の候補と、遅延の小さい内部クロック信号の候補を予め推測しうる場合には、論理積ゲート２１２にはこれら候補と推測された信号のみを入力するようにしてもよい。
【００４０】
図６の第２実施形態では、図１の第１実施形態におけると同様に、入力クロック信号と同一の周波数でハイレベル幅の小さいテスト用のクロック信号を用いてスキャンテストを実施するため、フリップフロップの縮退故障を検出するスキャンテストパタンで、クロック供給系の遅延故障をも検出できる。これに加えて、図６の第２実施形態は遅延ばらつき判定回路を備えているので、上記の第１実施形態と同様の効果に加えて、内部クロック信号の遅延ばらつきが予め設定された許容範囲内であるか否かを判定することができる。
【００４１】
次に、第２実施形態の内部クロック信号の遅延ばらつき判定動作について説明する。図６において、フリップフロップに供給される内部クロック信号の遅延ばらつきをテストするときには、スキャンテストの実行時と同様に、モード設定信号２１を‘１’にしてテストモードとし、内部クロック生成回路３はテスト用クロック２３を内部クロック信号２５として出力する。内部クロック信号２５はクロック分配回路４内のクロックツリーを構成するクロック用バッファを伝搬し、複数の終段のクロック用バッファからそれぞれ１本ずつ引き出した信号が、遅延ばらつき判定回路５の論理積ゲート２１２に入力され、論理積がとられる。これにより論理積ゲート２１２の入力のうちクロック分配回路４内で最小の遅延時間となるパスを構成するクロック用バッファから出力される内部クロック信号と最大の遅延時間となるパスを構成するクロック用バッファから出力される内部クロック信号との両者がともにハイレベルにある時間の幅のパルスが論理積ゲート２１２の出力信号２１３として出力され、トグルパルス発生回路２１４に入力される。信号２１３のハイレベル幅がトグルパルス発生回路２１４に予め設定されたパルス幅よりも大きい場合は、トグルパルス発生回路２１４の出力信号２１５にパルスが発生し、トグル形フリップフロップ（Ｔ−Ｆ／Ｆ）の出力２１７の論理状態が反転する。これに対して、信号２１３のハイレベル幅がトグルパルス発生回路２１４に予め設定されたパルス幅未満の場合は、トグルパルス発生回路２１４の出力信号２１５にはパルスが発生せず、トグル形フリップフロップ２１６の出力信号２１７の論理状態は変化しない。したがって、トグル形フリップフロップ２１６の出力信号２１７が反転するか否かを観測することにより、クロック分配回路４の終段のクロック用バッファから出力される複数の内部クロック信号の遅延ばらつきが許容範囲内に収まっているか否かを判定することができる。
【００４２】
図７（ａ）は、内部クロック信号の遅延ばらつきが予め設定された許容範囲内である場合の動作タイミング図である。
【００４３】
外部からの入力クロック信号２０は、時刻ｕ１で立ち上がり、時刻ｕ７で立ち下がり、（ｕ７−ｕ１）のハイレベル幅をもつ。入力クロック信号２０をもとに微分パルス発生回路２１で生成されハイレベル幅が（ｕ５−ｕ１）に狭められたテスト用クロック２３が選択されてクロック分配回路４に入力される。クロック分配回路４の終段のクロック用バッファのうちで、クロック分配回路４内での遅延時間が最小のパスの終段のクロック用バッファから出力される内部クロック信号が時刻ｕ２で立ち上がり、遅延時間が最大のパスの終段のクロック用バッファから出力される内部クロック信号が時刻ｕ３で立ち上がるとすれば、論理積（ＡＮＤ）ゲートの出力は（ｕ６−ｕ３）の幅のパルスとなる。ここでトグルパルス発生回路２１４の出力２１５にトグルパルスが発生可能な限界値としてトグルパルス発生回路２１４に予め設定された入力パルス幅が（ｕ６−ｕ５）であるとすれば、図７（ａ）では論理積（ＡＮＤ）ゲートの出力は（ｕ６−ｕ５）より大きいパルス幅を有するのでトグルパルス生成回路２１４の出力２１５にパルスが発生し、トグル形フリップフロップ２１６の出力２１７は論理状態が反転する。
【００４４】
図７（ｂ）は、内部クロック信号の遅延ばらつきが予め設定された許容範囲よりも大きい場合の動作タイミング図である。
【００４５】
微分パルス発生回路の出力２３までの動作は図７（ａ）と同じであるので説明を省略する。クロック分配回路４の終段のクロック用バッファのうちで、クロック分配回路４内での遅延時間が最小のパスの終段のクロック用バッファから出力される内部クロック信号が時刻ｕ２で立ち上がり、遅延時間が最大のパスの終段のクロック用バッファから出力される内部クロック信号が時刻ｕ５と時刻ｕ６との間で立ち上がったとする。この場合には論理積（ＡＮＤ）ゲートの出力は（ｕ６−ｕ５）よりも小さい幅のパルスとなる。したがって図７（ｂ）では論理積（ＡＮＤ）ゲートの出力は（ｕ６−ｕ５）より小さいパルス幅なのでトグルパルス生成回路２１４の出力２１５にパルスが発生せず、トグル形フリップフロップ２１６の出力２１７は変化しない。
【００４６】
図８は、図６の第２実施形態における遅延ばらつき判定回路５を他の実施例の遅延ばらつき判定回路６に変更したクロック供給系の回路図である。図８において遅延ばらつき判定回路６を除いた部分は図６と同じであるので、説明を省略し、遅延ばらつき判定回路６についてのみ説明する。
【００４７】
遅延ばらつき判定回路６は、Ｍ個の論理積（ＡＮＤ）ゲートと２２０１〜２２０Ｍと、Ｍ個のトグルパルス発生回路２２１１〜２２１Ｍと、Ｍ個のトグル形フリップフロップ２２２１〜２２２Ｍと、論理積（ＡＮＤ）ゲート２２３とを有している。論理積ゲート２２０ｉ（ｉは１，２，…Ｍ）は、クロック分配回路４の終段の複数のクロック用バッファから内部クロック信号を入力し、入力した内部クロック信号の論理積をとって出力する。論理積ゲート２２０ｉに対応して設けられたトグルパルス発生回路２２１ｉは、論理積ゲート２２０ｉから入力するパルス幅が予め設定されたパルス幅よりも大きい場合にトグルパルスを発生する。トグルパルス発生回路２２１ｉに対応して設けられたトグル形フリップフロップ２２２ｉは、トグルパルス発生回路２２１ｉからトグルパルスを入力した場合に出力の部分判定信号を反転する。論理積ゲート２２３は、Ｍ個のトグル形フリップフロップ２２２１〜２２２Ｍからそれぞれの部分判定信号を入力し論理積をとって判定結果信号２２４を出力する。なお、ばらつき判定回路６においては、誤判定を防ぐために、Ｍ個のトグル形フリップフロップ２２２１〜２２２Ｍが出力するＭ個の部分判定信号のすべてを一旦ローレベルに設定し、その後に遅延ばらつき判定テストを実行することが望ましい。
【００４８】
図８のクロック供給系を備える半導体装置は、図６のクロック供給系を備える半導体装置と同様に、論理積ゲート２２３の出力信号２２４が反転するか否かを観測することにより、クロック分配回路４の終段のクロック用バッファから出力される複数の内部クロック信号の遅延ばらつきが許容範囲内に収まっているか否かを判定することができる。
【００４９】
図８の実施例の遅延ばらつき判定回路６は、クロック分配回路の終段のクロックバッファの数または配置に因る制約により図６の遅延ばらつき判定回路５の回路構成が適用できない場合に有効である。
【００５０】
図９（ａ）は、図６および図９の遅延ばらつき判定回路内で用いられるトグルパルス発生回路の第１実施例の回路図である。トグルパルス発生回路６０は、入力信号（ＩＮ）２３０を入力し予め設定された時間分遅延させて遅延信号２３２として出力する遅延素子２３１と、遅延信号２３２および入力信号２３０を入力して論理積をとる論理積（ＡＮＤ）ゲート２３３とを有し、論理積ゲート２３３から出力信号（ＯＵＴ）２３４を出力する。
【００５１】
ここで、トグルパルス発生回路６０内の遅延素子２３１の遅延時間を、微分パルス発生回路３で発生するテスト用クロック信号のハイレベル幅から内部クロック信号の遅延ばらつき許容限界値を引いた値に等しく設定する。これにより、入力信号２３０のハイレベル幅が遅延素子２３１の遅延時間より大きいときには、図９（ｂ）に示すように、論理積ゲート２３３の出力信号２３４にはパルスが発生し、入力信号２３０のハイレベル幅が遅延素子２３１の遅延時間より小さいときには、図９（ｃ）に示すように、論理積ゲート２３３の出力信号２３４はローレベルのままとなる。
【００５２】
特に、微分パルス発生回路３で発生するテスト用クロック信号のハイレベル幅をスキャンテストのパルス幅に設定し、これから内部クロック信号の遅延ばらつきの許容限界値を引いた値に遅延素子２３１の遅延時間を設定した場合には、スキャンテストを実行することで同時に遅延ばらつき判定のテストをも行うことができる。
【００５３】
図１０は、トグルパルス発生回路の第２実施例の回路図である。トグルパルス発生回路７０は、それぞれが入力信号（ＩＮ）２４０を予め設定された時間分遅延させて出力するＮ（Ｎ≧２の整数）個の遅延素子２４１１〜２４１Ｎと、異なるＮの状態を表わすことができる選択信号２４７に基づいて遅延素子２４１１〜２４１Ｎの出力の中の１つを選択して出力するセレクタ２４２と、セレクタ２４２により選択された信号２４３および入力信号２４０を入力し論理積をとり出力する論理積ゲート２４４とを有し、論理積ゲート２４４から出力信号（ＯＵＴ）２４５を出力する。通常、Ｎ個の遅延素子２４１１〜２４１Ｎにはそれぞれ異なる遅延値が設定される。
【００５４】
上記のトグルパルス発生回路の第２実施例では、選択信号２４７により遅延素子による遅延時間を調整できるので、半導体装置の製造要因による特性ばらつきや使用される温度条件に因る特性変化に対応して遅延値を微調整する必要が生じる場合に有効である。
【００５５】
なお、第２実施形態の図６および図８において、微分パルス発生回路２２として、図３（ａ）の微分パルス発生回路３０、図４の微分パルス発生回路４０または図５（ａ）の微分パルス発生回路６０の何れを用いても良いことは、第１実施形態におけると同様である。
【００５６】
【発明の効果】
以上のように、本発明を適用することにより、通常動作時のクロック信号と同一周波数でハイレベル幅の小さいテスト用のクロック信号を用いてスキャンテストを行うので、スキャンテスト時にクロック供給系の遅延に起因する故障をも検出でき、スキャンテストにおける故障検出率を向上させることが可能となる。さらに本発明の第２実施形態においては、遅延ばらつき判定回路を設けたので、上記の効果に加えて内部クロック信号の遅延ばらつきが許容限度以下であるか否かの検査も可能となる。
【図面の簡単な説明】
【図１】本発明の半導体装置の第１実施形態におけるクロック信号供給系の回路図である。
【図２】（ａ），（ｂ）は本発明の第１実施形態の半導体装置の動作を示すタイミング図である。
【図３】（ａ）は微分パルス発生回路の第１実施例の回路図であり、（ｂ）は微分パルス発生回路３０の動作タイミング図である。
【図４】微分パルス発生回路の第２実施例の回路図である。
【図５】（ａ）は微分パルス発生回路の第３実施例の回路図であり、（ｂ）は第３実施例の微分パルス発生回路の動作タイミング図である。
【図６】本発明の半導体装置の第２実施形態におけるクロック信号供給系の回路図である。
【図７】（ａ），（ｂ）は本発明の半導体装置の第２実施形態の動作タイミング図である。
【図８】第２実施形態のクロック供給系において遅延ばらつき判定回路の第２実施例に置換した回路図である。
【図９】（ａ）はトグルパルス発生回路の第１実施例の回路図であり、（ｂ）および（ｃ）は動作タイミング図である。
【図１０】トグルパルス発生回路の第２実施例の回路図である。
【図１１】通常動作モードとスキャンテストモードにおける信号経路を比較して示した図である。
【符号の説明】
１，３    内部クロック生成回路
２，４    クロック分配回路
５，６    遅延ばらつき判定回路
１１，２１    モード設定信号
１２，２２    微分パルス発生回路
１４，２４    セレクタ
１１３    フリップフロップ
２１２，２２０１〜２２０Ｎ，２２３    論理積ゲート
２１４，２２１１〜２２１Ｎ    トグルパルス発生回路
２１６，２２２１〜２２２Ｎ    トグル形フリップフロップ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
2004177194.tif 000007
【図６】
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【図７】
2004177194.tif 000009
【図８】
2004177194.tif 000010
【図９】
2004177194.tif 000011
【図１０】
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【図１１】
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