(57)【要約】【課題】連続バスート読み出し動作モードを有するマルチチップシステムを提供する。【解決手段】本発明によるマルチ−チップシステムは、第１半導体メモリ装置と第２半導体メモリ装置を含み、前記メモリ装置は一つのパッケージに実装され、本マルチチップシステムは、連続的なバースト読み出し動作モードを有し、前記連続的なバースト読み出し動作モードでは、第１半導体メモリ装置から第２半導体メモリ装置にアドレス領域が移動されても、レイタンシーなしに連続して読み出し動作が実行される。【選択図】　　　図２
2004039211.tif 000002
【特許請求の範囲】
【請求項１】
複数の内部バーストサイクルからなるバースト読み出し動作モードを有する同期型半導体メモリ装置において、
データ情報を貯蔵するメモリセルアレイ　２００と、
クロック信号に同期されて動作し、外部アドレスに応答してバースト読み出し動作のための内部アドレスを順次に発生するアドレス発生回路２２０と、
前記内部アドレスの一部によって前記メモリセルアレイから各内部バーストサイクル間出力されるバーストデータを読み出すデータ読み出し回路　２３０、２４０、２５０と、
読み出しイネーブル信号に応答して動作し、前記外部アドレスまたは前記内部アドレスの遷移の時に前記データ読み出し回路の読み出し動作を制御する読み出し制御回路２１０、２５０と、
バーストイネーブル信号に応答して動作し、クロック信号に同期されたラッチイネーブル信号を発生するバースト制御回路　３００と、
前記ラッチイネーブル信号に応答して前記読み出し回路によって読み出された前記バーストデータをラッチし、前記内部アドレスの残りに応答して前記ラッチされたバーストデータを順次に出力するデータレジスタ　３１０、３２０と、
前記内部アドレスが前記内部バーストサイクルのうち最後の内部バーストサイクルに対応するバーストアドレスセットに到達したか否か検出し、検出結果によって前記バースト制御回路と前記読み出し制御回の動作を各々制御するための前記バーストイネーブル信号と前記読み出しイネーブル信号を発生する手段と、
を含む、ことを特徴にする同期型半導体メモリ装置。
【請求項２】
前記内部アドレス発生回は前記クロック信号のサイクルごとに前記内部アドレスを発生し、前記読み出し制御回は前記各内部バーストサイクルのバーストの長さに対応するクロックサイクルごとに前記データ読み出し回路が動作するようにする、ことを特徴にする請求項１に記載の同期型半導体メモリ装置。
【請求項３】
前記内部アドレスが前記最後の内部バーストサイクルに対応するバーストアドレスセットに到逹する時に、前記手段は、前記最後のバーストアドレスセットのバーストデータが出力された後に、前記バーストイネーブル信号を非活性化させる、ことを特徴にする請求項１に記載の同期型半導体メモリ装置。
【請求項４】
前記内部アドレスが前記最後の内部バーストサイクルに対応するバーストアドレスセットに到逹する時に、前記手段は、前記最後の内部バーストサイクルの以前に前記読み出しイネーブル信号を非活性化させる、ことを特徴にする請求項３に記載の同期型半導体メモリ装置。
【請求項５】
複数の内部バーストサイクルからなるバースト読み出し動作モードを有するマルチチップシステムにおいて、
クロック信号を伝達するクロックラインと、
制御信号を伝達する第１バスと、
データとアドレスを選択的に伝達する第２バスと、
前記クロックライン、前記第１バス及び前記第２バスに各々連結された第１及び第２半導体メモリ装置と、を含み、
前記第１及び第２半導体メモリ装置各々は、
データ情報を保存するメモリセルアレイ２００と、
クロック信号に同期されて動作し、外部アドレスに応答してバースト読み出し動作のための内部アドレスを順次に発生するアドレス発生回路２２０と、
前記内部アドレスの一部によって前記メモリセルアレイから各内部バーストサイクル間出力されるバーストデータを読み出すデータ読み出し回路２３０、２４０、２６０と、
読み出しイネーブル信号に応答して動作し、前記外部アドレスまたは前記内部アドレスの遷移の時に、前記データ読み出し回路の読み出し動作を制御する読み出し制御回路２１０、２５０と、
バーストイネーブル信号に応答して動作し、クロック信号に同期されたラッチイネーブル信号を発生するバースト制御回路３００と、
前記ラッチイネーブル信号に応答して前記読み出し回路によって読み出された前記バーストデータをラッチし、前記内部アドレスの残りに応答して前記ラッチされたバーストデータを順次に出力するデータレジスタ　３１０、３２０と、
前記内部アドレスが前記内部バーストサイクルのうち最後の内部バーストサイクルに対応するバーストアドレスセットに到達したか否かを検出し、検出結果によって前記バースト制御回路と前記読み出し制御回路の動作を各々制御するための前記バーストイネーブル信号と前記読み出しイネーブル信号を発生する手段と、を含む、ことを特徴とするマルチチップシステム。
【請求項６】
前記内部アドレス発生回路は前記クロック信号のサイクルごとに前記内部アドレスを発生し、前記読み出し制御回路は前記各内部バーストサイクルのバーストの長さに対応するクロックサイクルごとに前記データ読み出し回路が動作するようにする、ことを特徴とする請求項５に記載のマルチチップシステム。
【請求項７】
対応する半導体メモリ装置が前記マルチチップシステムに実装されたか否かを示す第１フラッグ信号を発生する第１フラッグ信号発生回路２８０と、
前記対応する半導体メモリ装置が前記マルチチップシステムの上位アドレス領域に属するか否かを示す第２フラッグ信号を発生する第２フラッグ信号発生回路２９０と、
前記第１及び第２フラッグ信号たちに応答して動作し、前記一部の内部アドレスが前記最後の内部バーストサイクルに対応するバーストアドレスセットに到達したか否かを検出する境界検出回路と、を含み、
前記境界検出回路は、検出結果によって前記読み出しイネーブル信号と前記バーストイネーブル信号を発生する、ことを特徴とする請求項６に記載のマルチチップシステム。
【請求項８】
前記第１半導体メモリ装置のアドレス領域が前記マルチチップシステムのアドレス領域のうち下位アドレス領域に属する場合に、前記内部アドレスが前記最後の内部バーストサイクルに対応するバーストアドレスセットに到逹する時に、前記境界検出回路は前記最後の内部バーストサイクルの以前に、前記読み出しイネーブル信号を非活性化させ、前記最後の内部バーストサイクルの以後に、前記バーストイネーブル信号を非活性化させる、ことを特徴とする請求項７に記載のマルチチップシステム。
【請求項９】
前記第２半導体メモリ装置のアドレス領域が前記マルチチップシステムのアドレス領域のうち上位アドレス領域に属する場合に、前記内部アドレスが前記最後の内部バーストサイクルに対応するバーストアドレスセットに到逹する時に、前記境界検出回路は前記最後の内部バーストサイクルの以前に前記読み出しイネーブル信号を活性化させ、前記最後の内部バーストサイクルの以後に、前記バーストイネーブル信号を活性化させる、ことを特徴とする請求項７に記載のマルチチップシステム。
【請求項１０】
前記第１及び第２フラッグ信号発生回路はオプションパッドまたはレーザヒューズで各々構成される、ことを特徴とする請求項７に記載のマルチチップシステム。
【発明の詳細な説明】
【０００１】
【発明が属する技術分野】
本発明は半導体集積回路装置に関するものであり、さらに具体的には、連続のバースト読み出し動作モードを支援する半導体メモリ装置およびマルチチップシステムに関するものである。
【０００２】
【従来の技術】
現在、多くの半導体メモリ装置　（例えば、ＳＲＡＭ、ＤＲＡＭ、フラッシュメモリなど）が、バースト読み出し動作モードを支援している。バースト読み出し動作とは、外部から提供されるクロック信号に同期されて、与えられたスタートアドレスからデータが順次に読み出されることを意味する。バースト読み出し動作モードにおいて、スタートアドレスがメモリ装置に与えられた後、一番目のデータが、メモリ装置から出力されるまでは一定の時間がかかり、このような遅延時間に相応するクロック数を一般的に　”レイタンシー”　（ｌａｔｅｎｃｙ）　（または、待機時間）という。そのようなレイタンシー間に、感知増幅回路はメモリセルからデータを感知し、感知されたデータはレジスタに一時的に貯蔵される。以後、そのように貯蔵されたデータは、クロック信号の上昇または下降エッジに同期されて出力バッファ回路を通じて外部に出力される。
【０００３】
外部からアドレスが与えられる度に、与えられたアドレスに対応するデータが出力される非同期またはランダムアクセス方式の場合に、半導体メモリ装置はデータライン数程度の感知増幅器を具備している。ランダムアクセス方式と異なり、バースト読み出し方式の半導体メモリ装置は、バーストの長さに該当するデータを一度に読み出し、読み出されたデータを一グループずつデータバスにロードするようになるので、多くのグループの感知増幅器を要する。よって、バースト読み出し方式を支援する半導体メモリ装置の場合に、必要な感知増幅器の数は、データライン数とバーストの長さによって決められる。
【０００４】
一度のバーストサイクルを通じてデータが外部に出る間、半導体メモリ装置の内部で次のバーストサイクルのためのデータを読み出してデータレジスタに一時貯蔵しておくことによって、遅延時間なしに次のバーストサイクルのデータが出力されることができる。このような動作を連続的なバースト読み出し動作　（ｃｏｎｔｉｎｕｏｕｓ　ｂｕｒｓｔ　ｒｅａｄ　ｏｐｅｒａｔｉｏｎ）という。上述の連続的なバースト読み出し動作を通じて、半導体メモリ装置は、任意のアドレスからアドレス空間の最後まで連続してデータを読み出すことができる。これによって、連続的なバースト読み出し動作は連続された大容量のデータを速い速度でアクセスすることができる。
【０００５】
【発明が解決しようとする課題】
本発明の目的は、バースト読み出し動作中にアドレスが第１チップの最後に至った時に、レイタンシーなしに、第２チップの一番目のアドレスから連続して読み出し動作が可能なマルチチップシステムを提供することである。
【０００６】
【課題を解決するための手段】
本発明による同期型半導体メモリ装置は、複数の内部バーストサイクルからなるバースト読み出し動作モードを有する。メモリ装置は、データ情報を貯蔵するメモリセルアレイ、クロック信号に同期されて動作し、外部アドレスに応答してバースト読み出し動作のための内部アドレスを順次に発生するアドレス発生回路、前記内部アドレスの一部に従って前記メモリセルアレイから各内部バーストサイクル間出力されるバーストデータを読み出すデータ読み出し回路、読み出しイネーブル信号に応答して動作し、前記外部アドレスまたは前記内部アドレスの遷移時に、前記データ読み出し回路の読み出し動作を制御する読み出し制御回路、バーストイネーブル信号に応答して動作し、クロック信号に同期されたラッチイネーブル信号を発生するバースト制御回路、前記ラッチイネーブル信号に応答して前記読み出し回路によって読み出された前記バーストデータをラッチし、前記内部アドレスの残りに応答して前記ラッチされたバーストデータを順次に出力するデータレジスタ、前記内部アドレスが前記内部バーストサイクルのうち最後の内部バーストサイクルに対応するバーストアドレスセットに到達したか否かを検出し、検出結果によって、前記バースト制御回路と前記読み出し制御回路の動作を各々制御するための前記バーストイネーブル信号と前記読み出しイネーブル信号とを発生する手段を含む。
【０００７】
この実施の形態において、前記内部アドレス発生回路は、前記クロック信号のサイクルごとに、前記内部アドレスを発生し、前記読み出し制御回路は、前記各内部バーストサイクルのバーストの長さに対応するクロックサイクルごとに、前記データ読み出し回路を動作させる。
【０００８】
この実施の形態において、前記内部アドレスが前記最後の内部バーストサイクルに対応するバーストアドレスセットに到逹する時に、前記手段は前記最後のバーストアドレスセットのバーストデータが出力された後に、前記バーストイネーブル信号を非活性化させる。
【０００９】
この実施の形態において、前記内部アドレスが前記最後の内部バーストサイクルに対応するバーストアドレスセットに到逹する時に、前記手段は、前記最後の内部バーストサイクルの以前に前記読み出しイネーブル信号を非活性化させる。
【００１０】
本発明の他の特徴によると、複数の内部バーストサイクルからなるバースト読み出し動作モードを有するマルチチップシステムは、クロック信号を伝達するクロックラインと、制御信号を伝達する第１バスと、データとアドレスを選択的に伝達する第２バスと、前記クロックライン、前記第１バス、及び前記第２バスに各々連結された第１及び第２半導体メモリ装置とを含む。前記第１及び第２半導体メモリ装置各々は、データ情報を貯蔵するメモリセルアレイと、クロック信号に同期されて動作し、外部アドレスに応答してバースト読み出し動作のための内部アドレスを順次に発生するアドレス発生回路と、前記内部アドレスの一部に従って前記メモリセルアレイから各内部バーストサイクル間出力されるバーストデータを読み出すデータ読み出し回路と、読み出しイネーブル信号に応答して動作し、前記外部アドレスまたは前記内部アドレスの遷移時に、前記データ読み出し回路の読み出し動作を制御する読み出し制御回路と、バーストイネーブル信号に応答して動作し、クロック信号に同期されたラッチイネーブル信号を発生するバースト制御回路と、前記ラッチイネーブル信号に応答して前記読み出し回路によって読み出された前記バーストデータをラッチし、前記内部アドレスの残りに応答して前記ラッチされたバーストデータを順次に出力するデータレジスタと、前記内部アドレスが前記内部バーストサイクルのうち最後の内部バーストサイクルに対応するバーストアドレスセットに到達したか否かを検出し、検出結果によって、前記バースト制御回路と前記読み出し制御回路の動作を各々制御するための前記バーストイネーブル信号と前記読み出しイネーブル信号を発生する手段とを含む。
【００１１】
この実施の形態において、前記内部アドレス発生回路は、前記クロック信号のサイクルごとに、前記内部アドレスを発生し、前記読み出し制御回路は前記各内部バーストサイクルのバーストの長さに対応するクロックサイクルごとに前記データ読み出し回路を動作させる。
【００１２】
この実施の形態において、前記手段は、対応する半導体メモリ装置が前記マルチチップシステムに実装されたか否かを示す第１フラッグ信号を発生する第１フラッグ信号発生回路と、前記対応する半導体メモリ装置が前記マルチチップシステムの上位アドレス領域に属するか否かを示す第２フラッグ信号を発生する第２フラッグ信号発生回路と、前記第１及び第２フラッグ信号に応答して動作し、前記一部の内部アドレスが前記最後の内部バーストサイクルに対応するバーストアドレスセットに到達したか否かを検出する境界検出回路とを含み、前記境界検出回路は、検出結果によって前記読み出しイネーブル信号と前記バーストイネーブル信号を発生する。
【００１３】
この実施の形態において、前記第　１　半導体メモリ装置のアドレス領域が、前記マルチチップシステムのアドレス領域のうち下位アドレス領域に属する場合に、前記内部アドレスが前記最後の内部バーストサイクルに対応するバーストアドレスセットに到逹する時に、前記境界検出回路は前記最後の内部バーストサイクルの以前に前記読み出しイネーブル信号を非活性化させ、前記最後の内部バーストサイクルの以後に前記バーストイネーブル信号を非活性化させる。
【００１４】
この実施の形態において、前記第　２　半導体メモリ装置のアドレス領域が、前記マルチチップシステムのアドレス領域のうち上位アドレス領域に属する場合に、前記内部アドレスが、前記最後の内部バーストサイクルに対応するバーストアドレスセットに到逹する時に、前記境界検出回路は、前記最後の内部バーストサイクルの以前に前記読み出しイネーブル信号を活性化させ、前記最後の内部バーストサイクルの以後に前記バーストイネーブル信号を活性化させる。
【００１５】
この実施の形態において、前記第１及び第２フラッグ信号発生回路はオプションパッドまたはレーザヒューズで各々構成される。
【００１６】
【発明の実施の形態】
本発明の望ましい実施の形態が、参照図面に基づいて以下詳しく説明される。
【００１７】
最近、メモリ密度すなわちメモリ貯蔵容量の増加は、現代デジタル技術の急速な発展に合わせ、続けて要求されて来ている。しかし、メモリ密度の現在の増加率は、このような切実な要求を満足させていない。メモリ密度を増加させるために、複数の半導体集積回路チップを含むマルチチップパッケージデザインが、ＤＲＡＭ、ＳＲＡＭ、フラッシュメモリ、及びその他などのような種類において、広く利用されて来ている。少なくとも二つのチップを含むマルチチップパッケージにおいて、メモリ容量を増加させることができる二つの方法が存在する。一番目の方法は、データバス幅　（ｔｈｅ　ｂｕｓ　ｗｉｄｔｈ　ｏｆ　ｄａｔａ）を広げることであり、これはメモリモジュールとして使われることと同じである。二番目の方法は、与えられたデータバス幅をそのまま維持しながら、アドレスを広げることである。本発明によるマルチチップシステムは、後者の方法を利用してメモリ容量を増加させようとすることである。特に、本発明によるマルチチップシステムは、バースト読み出し動作中にアドレスが第１チップの最後に至った時に、レイタンシーなしに第２チップの一番目のアドレスから連続して読み出し動作が可能にする。
【００１８】
図１は本発明によるマルチチップシステムを示すブロック図である。図１を参照すると、本発明によるマルチチップシステム１００は、二つの半導体集積回路装置１１０、１２０を含む。この実施の形態において、半導体集積回路装置１１０、１２０は、同一の容量を有する半導体メモリ装置である。半導体メモリ装置１１０、１２０は、アドレス／データバス１３２、制御バス１３４、及びクロックライン１３６を共有する。本発明のマルチチップシステムの場合に、アドレス／データバス１３２は、アドレスとデータを伝送するのに使われる。ルチチップシステム１００に内蔵したメモリ装置１１０、１２０は、単一のメモリ装置として動作する。
【００１９】
図２は、図１に示したマルチチップシステムの第１チップ１１０と大２チップ１２０のアドレスマップを示す図面である。図２を参照すると、第１チップ１１０は、４Ｍｘ１６（６４Ｍ）のメモリ容量を有する半導体メモリ装置として、０ｘ００００００”から“０ｘＦＦＦＦＦ”までのアドレス領域を有する。第２チップ１２０も　４Ｍｘ１６（６４Ｍ）のメモリ容量を有する半導体メモリ装置として、“０ｘ４０００００”から、“０ｘＦＦＦＦＦ”までのアドレス領域を有する。本発明によるマルチチップシステムの連続バースト読み出し動作が実行される場合に、第１チップ１１０に貯蔵されたデータが順次に出力され、レイタンシーなしに第２チップ１２０に貯蔵されたデータが順次に出力される。これは、以後に詳しく説明される。
【００２０】
図３は、図１に示した半導体メモリ装置１１０、１２０のうちいずれか一つ１１０を示すブロック図である。図３には一つの半導体メモリ装置１１０が示されているが、他の半導体メモリ装置１２０も、図３に示したことと実質的に同一に構成される。本発明による連続バースト読み出し動作は複数の内部バーストサイクル（ｉｎｔｅｒｎａｌ　ｂｕｒｓｔ　ｃｙｃｌｅｓ）を通じて実行され、各内部バーストサイクルは次のように正義されることができる。一度の感知動作を通じて読み出されるｎ−ビットデータの数を内部バーストの長さと仮定すると、内部バーストの長さが４である場合に、ｎ番目の内部バーストサイクル間の四つのデータグループが一度に読み出され、そのように読み出されたデータグループは（ｎ＋１）番目の内部バーストサイクル間のクロック信号ＣＬＫに同期されて順次に出力される。（ｎ＋１）番目の内部バーストサイクル間のデータグループが出力される時に、次の内部バーストサイクルのための読み出し動作が実行される。これは以後詳しく説明される。
【００２１】
図３を参照すると、本発明による半導体メモリ装置１１０は祢クロック信号ＣＬＫに同期されて動作する同期型メモリ装置である。半導体メモリ装置１１０はデータ情報を貯蔵するためのメモリセルアレ２００を含み、前記アレイ２００は、図示しないが、行（またはワードライン）と列（またはビットライン）のマトリックス形態に配列されたメモリセルを含む。アドレスバッファ回路２１０は、外部から供給されたアドレスＸＡ０〜ＸＡｎ　（ｎはプラス整数）をラッチする。アドレスバッファ回路２１０にラッチされたアドレス　Ａ０〜Ａｎは、内部アドレス発生回路としてカウンタ回路２２０に伝達される。カウンタ回路２２０は、アドレスバッファ回路２１０から提供されるアドレスＡ０〜Ａｎを受け入れ、クロック信号ＣＬＫに応答して連続バースト読み出し動作のための内部アドレスＡ０〜Ａｎを順次に発生する。
【００２２】
カウンタ回路２２０で生成される内部アドレスのうちの一部Ａｍ〜Ａｎ（ｍはプラス整数）は、アドレスバッファ回路２１０、行選択回路２３０、及び列選択回路２４０に各々伝達される。行選択回路２３０は、アドレス信号Ａｍ〜Ａｎに応答してメモリセルアレイ２００の行のうちから一つを選択し、列選択回路２４０は、カウンタ回路２２０からのアドレス信号Ａｍ〜Ａｎに応答して、メモリセルアレイ２００の列のうちから一部を選択する。
【００２３】
カウンタ回路２２０で生成される内部アドレスの一部は、また、アドレスバッファ回路２１０に伝達する。アドレスバッファ回路２１０は、遷移検出器（ｔｒａｎｓｉｔｉｏｎ　ｄｅｔｅｃｔｏｒ）を含む。遷移検出器は、境界検出回路２７０からの制御信号ＲＥＡＤ＿ＥＮに応答して動作する。遷移検出器は、外部からまたはカウンタ回路２２０から供給されたアドレスが遷移されたか否かを検出し、検出結果として、パルス信号　ＡＴＤ＿Ｓｕｍを発生する。読み出しスケジューラ（ｒｅａｄ　ｓｃｈｅｄｕｌｅｒ、２５０）は、パルス信号ＡＴＤ＿Ｓｕｍに応答して感知増幅回路２６０を制御するための制御信号を発生する。感知増幅回路２６０は読み出しスケジューラ　２５０によって制御され、行及び列選択回路２３０、２４０によって選択されたメモリセルのデータを感知増幅する。すなわち、感知増幅回路２６０は、選択されたメモリセルに貯蔵されたデータを読み出す。この時に、感知増幅回路２６０を構成する感知増幅器の数は、内部バーストの長さとデータ幅によって決められる。例えば、内部バーストの長さが４であり、データ幅がｘ１６人場合に、連続的なバースト読み出し動作を実行するためには、６４個の感知増幅器が必要である。
【００２４】
この実施の形態において、カウンタ回路２２０は、クロックサイクルから内部アドレスを発生し、遷移検出期は内部バーストの長さに対応するクロックサイクルごとに、アドレスの遷移に応答してパルス信号ＡＴＤ＿Ｓｕｍを発生する。例えば、内部バーストの長さが　４である場合に、遷移検出器は、４クロックサイクルごとにアドレスの遷移に応答して、パルス信号ＡＴＤ＿Ｓｕｍを発生する。行選択回路２３０、列選択回路２４０及び感知増幅回路２６０は、データ読み出し回路を構成し、アドレスバッファ回路２１０と読み出しスケジューラ２５０は読み出し制御回路を構成する。
【００２５】
続けて図３を参照すると、本発明の半導体メモリ装置１１０は、境界検出回路２７０、第１フラッグ発生回路２８０、及び第２フラッグ発生回路２９０をさらに含む。境界検出回路２７０は、フラッグ信号ＭＵＬＴ１、ＴＯＰに応答して動作し、カウンタ回路２２０で現在生成された内部アドレスＡｍ−Ａｎがマルチチップパッケージ１００内の第１チップ１１０と第２チップ１２０のアドレス境界領域を示すか否かを検出する。境界検出回路２７０は、検出結果によって、制御信号ＲＥＡＤ＿ＥＮ、ＢＵＲＳＴ＿ＥＮを出力する。第１フラッグ発生回路２８０は、半導体メモリ装置１１０がマルチチップパッケージに実装されたことを知らせる第１フラッグ信号ＭＵＬＴ１を出力し、第２フラッグ発生回路２９０は、半導体メモリ装置１１０がアドレス領域を基準に下部領域に対応するか否かを示す第２フラッグ信号ＴＯＰを出力する。
【００２６】
この実施の形態において、第１及び第２フラッグ発生回路２８０、２９０は、ボンディングパッドまたはレーザヒューズを利用して、各々実現されることができる。
【００２７】
半導体メモリ装置１１０には、バースト制御回路３００がさらに提供される。バースト制御回路３００は、境界検出回路２７０から提供される制御信号ＢＵＲＳＴ＿ＥＮに応答して動作し、クロック信号　ＣＬＫに同期されたラッチ信号ＬＡＴ＿ＥＮと出力パルス信号ＯＥを発生する。データラッチ回路３１０は、ラッチ信号ＬＡＴ＿ＥＮ）に応答して、感知増幅回路２６０に貯蔵されたデータをラッチする。先に説明したように、内部バーストの長さほどのデータが感知増幅回路２６０によって読み出され、このように読み出されたデータは、ラッチ信号ＬＡＴ＿ＥＮに同期されてデータラッチ回路３１０に一時的に貯蔵される。例えば、データラインの数が１６であり、内部バーストの長さが４である時に、４ワードデータ　（ｆｏｕｒ−ｗｏｒｄ　ｄａｔａ）が一度に読み出され、そのように読み出された４ワードデータはデータラッチ回路３１０にラッチされる。マルチプレクサ３２０は、選択信号ＳＥＬ０＿ＳＥＬｍ−１に応答して、データラッチ回路３１０にラッチされたデータを順次に選択する。選択信号ＳＥＬ０＿ＳＥＬｍ−１は、カウンタ回路２２０のアドレス信号Ａ０〜Ａｍ−１を利用して生成される。例えば、アドレス信号Ａ０〜Ａｍ−１、すなわち選択信号ＳＥＬ０〜ＳＥＬｍ−１が　“００”の値を有する時に、一番目のワードデータが選択され、アドレス信号Ａ０〜Ａｍ−１、すなわち選択信号ＳＥＬ０〜ＳＥＬｍ−１が“１０”の値を有する時に、二番目のワードデータが選択される。そして、アドレス信号Ａ０〜Ａｍ−１、すなわち選択信号ＳＥＬ０〜ＳＥＬｍ−１が“０１”の値を有する時に、三番目のワードデータが選択され、アドレス信号Ａ０〜Ａｍ−１すなわち選択信号ＳＥＬ０〜ＳＥＬｍ−１が“１１”の値を有する時に、四番目のワードデータが選択される。データ出力バッファ回路３３０は出力パルス信号ＯＥに応答してマルチプレクサ３２０によって選択されたデータを外部に出力する。
【００２８】
図４は、本発明によるマルチチップシステムの連続バースト読み出し動作を説明するための動作タイミング図である。本発明による連続バースト読み出し動作が、参照図面に基づいて以下詳しく説明される。
【００２９】
マルチチップシステム１００に実装された第１チップ１１０と第２チップ１２０は、以下各々、第１半導体メモリ装置１１０と第２半導体メモリ装置１２０という。第１及び第２半導体メモリ装置１１０、１２０の各々の第１フラッグ発生回路２８０は、各メモリ装置がマルチチップパッケージに実装されたことを示すフラッグ信号ＭＵＬＴ１を発生するようにプログラムされる。第１半導体メモリ装置１１０の第２フラッグ発生回路２９０は、第１半導体メモリ装置のアドレス領域が下部領域に属することを示すフラッグ信号ＴＯＰを発生するようにプログラムされる。第２半導体メモリ装置１２０の第２フラッグ発生回路２９０は、第２半導体メモリ装置のアドレス領域が上部領域に属することを示すフラッグ信号ＴＯＰを発生するようにプログラムされる。このような条件によると、マルチチップシステムが動作する時に、第１半導体メモリ装置１１０の境界検出回路２７０は制御信号ＲＥＡＤ＿ＥＮ、ＢＵＲＳＴ＿ＥＮを活性化させる一方、第２半導体メモリ装置１２０の境界検出回路２７０は、制御信号ＲＥＡＤ＿ＥＮ、ＢＵＲＳＴ＿ＥＮを非活性化させる。
【００３０】
連続バースト読み出し動作がスタートすると、マルチチップシステム１００の第１半導体メモリ装置１１０と第２半導体メモリ装置１２０には、外部アドレスＸＡが同時に印加される。そのように印加された外部アドレスＸＡは、第１半導体メモリ装置１１０と第２半導体メモリ装置１２０の各々のアドレスバッファ回路２１０に一時的に貯蔵される。第１半導体メモリ装置１１０の場合に、読み出し動作が実行される一方に、第２半導体メモリ装置１２０の場合に、読み出し動作が実行されない。但し、第１半導体メモリ装置１１０のように、第２半導体メモリ装置１２０のカウンタ回路２２０は、クロック信号ＣＬＫに応答して内部アドレスを順次に発生する。
【００３１】
第１半導体メモリ装置１１０のアドレスバッファ回路２１０内の遷移検出部は、外部アドレスＸＡの遷移に応答してパルス信号ＡＴＤ＿Ｓｕｍを発生する。これと同時に、カウンタ回路２２０はアドレスバッファ回路２１０からのアドレスＡ０〜Ａｎを受け入れ、クロック信号ＣＬＫに応答して内部アドレスを順次に発生する。そのように生成された内部アドレスＡ０〜Ａｎのうち一部Ａｍ〜Ａｎは、行及び列選択回路２３０、２４０に伝達され、その結果、選択回路２３０、２４０によってメモリセルが選択される。そのように選択されたメモリセルに貯蔵されたデータは、感知増幅回路２６０を通じて読み出される。感知増幅回路２６０の動作は、パルス信号ＡＴＭ＿Ｓｕｍに応答して動作する読み出しスケジューラ２５０によって制御される。
【００３２】
内部バーストの長さが４である場合に、以上の説明から分かるように、カウンタ回路２２０によって生成された一番目のアドレスによって、４ワードデータが感知増幅回路２６０を通じて、メモリセルアレイ２００から読み出される。
【００３３】
バースト制御回路３００は、境界検出回路２７０からの制御信号ＢＵＲＳＴ＿ＥＮに応答して動作し、クロック信号ＣＬＫに同期されたラッチ信号ＬＡＴ＿ＥＮと出力パルス信号ＯＥを発生する。データラッチ回路３１０は、ラッチ信号ＬＡＴ＿ＥＮに応答して、感知増幅回路２６０によって読み出され４ワードデータをラッチする。マルチプレクサ３２０は、選択信号ＳＥＬ０〜ＳＥＬｍ−１の選択的活性化に応答して、データラッチ回路３１０にラッチされた４ワードデータを、データ出力バッファ回路３３０に順次に出力する。データ出力バッファ回路３３０は、出力パルス信号ＯＥに応答して、マルチプレクサ３２０から順次に出力された四つの１ワードデータを、外部に出力する。
【００３４】
内部バーストの長さに相応するデータが外部に出力される間、次のバーストサイクルから出力されるデータが、感知増幅回路２６０によって読み出される。さらに具体的に説明すると、次の通りである。先に説明したように、カウンタ回路２２０が、クロックサイクルごとに内部アドレスを発生する一方に、アドレスバッファ回路２１０の遷移検出部は、４クロックサイクルごとにパルス信号ＡＴＤ＿Ｓｕｍを生成する。外部アドレスの入力の後に、カウンター回路２２０が次の内部バーストサイクルのための内部アドレスを発生する時に、図４に示したように、パルス信号ＡＴＤ＿Ｓｕｍが生成される。これは、次の内部バーストサイクルのためのデータが、先の説明のような方式で感知増幅回路２６０によって読み出されることを意味する。すなわち、図４に示したように、以前に読み出されたデータが出力される間、次の内部バーストサイクル間で出力されるデータが読み出される。
【００３５】
各内部バーストサイクルで、内部アドレスが内部バーストの長さほど（例えば、４回）生成され、これは以後“バーストアドレスセット”という。例えば、一番目のバーストアドレスセットは“０ｘ００００００”から“０ｘ０００００３”まで構成され、二番目のバーストアドレスセットは“０ｘ０００００４”から“０ｘ０００００７”まで構成される。第１半導体メモリ装置の最後のバーストアドレスセットは“０ｘ３ＦＦＦＦＣ”から“０ｘ３ＦＦＦＦＦ”まで構成される。
【００３６】
先の説明のような方式で、残りバーストアドレスセットに対する読み出し動作が、各々実行される。第１半導体メモリ装置１１０の最後のバーストアドレスセットに属する“０ｘ３ＦＦＦＦＣ”の内部アドレスが生成される時に、第１半導体メモリ装置１１０の境界検出回路２７０は“０ｘ３ＦＦＦＦＣ”の内部アドレスに応答して、検出信号ＩＮＤＩＣＡＴＯＲを内部的に生成する。同様に、第２半導体メモリ装置１２０の最後のバーストアドレスセットに属する“０ｘ３ＦＦＦＦＣ”の内部アドレスが生成される時に、第２半導体メモリ装置１２０の境界検出回路２７０は“０ｘ３ＦＦＦＦＣ”の内部アドレスに応答して、検出信号ＩＮＤＩＣＡＴＯＲを内部的に生成する。
【００３７】
第２半導体メモリ装置１２０の境界検出回路２７０は、検出信号ＩＮＤＩＣＡＴＯＲが生成され、所定の時間の後に制御信号ＲＥＡＤ＿ＥＮを活性化させる。これは、第２半導体メモリ装置１２０のアドレスバッファ回路２１０の遷移検出部を動作させることである。一方、第１半導体メモリ装置１１０の境界検出回路２７０は検出信号ＩＮＤＩＣＡＴＯＲが生成され、所定の時間の後に制御信号ＲＥＡＤ＿ＥＮを非活性化させ、これは、カウンタ回路２２０が動作しても、第１半導体メモリ装置１１０のアドレスバッファ回路２１０の遷移検出部がこれ以上パルス信号ＡＴＤ＿Ｓｕｍを生成することができないようにすることである。第１半導体メモリ装置１１０の最後のバーストアドレスセットに対応するデータが出力された後に、第１半導体メモリ装置１１０の境界検出回路２７０は、制御信号ＢＵＲＳＴ＿ＥＮを非活性化させる。これは、バースト制御回路３００が非活性化されるようにし、その結果、データ出力経路を構成する回路（例えば、３１０、３２０、３３０は動作しない。すなわち、第１／第２半導体メモリ装置１１０／１２０がデータを出力する間に、第２／第１半導体メモリ装置１２０／１１０はデータ出力バッファ回路を非活性化させる。これは、第１及び第２半導体メモリ装置１１０、１２０間のバス衝突を防止するためである。
【００３８】
第２半導体メモリ装置１２０のアドレスバッファ回路２１０の遷移検出器が動作状態にあるので、第２半導体メモリ装置１２０のカウンタ回路２２０が内部アドレスＡ０〜Ａｎを発生する時に、遷移検出器は４クロックサイクルごとに、パルス信号ＡＴＤ＿Ｓｕｍを発生する。これで、第２半導体メモリ装置１２０の読み出しスケジューラ２５０が感知増幅回路２６０の読み出し動作を制御するようにする。感知増幅回路２６０は、読み出しスケジューラ２５０の制御下に、内部アドレスＡｍ〜Ａｎによって指定されたメモリセルからデータを読み出す。第２半導体メモリ装置の一番目のバーストアドレスセットに対する読み出し動作は、第１半導体メモリ装置１１０の最後のバーストアドレスセットに対応する４ワードデータが出力される間、遂行される。最後のバーストアドレスセットに対応する４ワードデータが出力された後に、先の説明のように、第１半導体メモリ装置１１０のデータ出力経路は、非活性化される。以後、第２半導体メモリ装置１２０に貯蔵されたデータは、先の説明のような方法で順次に読み出される。
【００３９】
以上、本発明による回路の構成及び動作を、上記したような説明及び図面に従って示したものであるが、これは例を挙げて説明したことに過ぎず、本発明の技術的思想及び範囲を逸脱しない範囲内で、多様な変化及び変更が可能なことは勿論である。
【００４０】
【発明の效果】
上述のように、第１半導体メモリ装置１１０で生成された内部アドレスが、第１半導体メモリ装置１１０の最後のバーストアドレスセットに到逹すると、第２半導体メモリ装置１２０の一番目のバーストアドレスセットに対応するデータが、連続して読み出される。これは、第１半導体メモリ装置１１０が最後のバーストアドレスセットに対応するデータが出力される時に、第２半導体メモリ装置１２０の制御信号ＢＵＲＳＴ＿ＥＮを活性化させることによってなされる。したがって、第１半導体メモリ装置１１０から第２半導体メモリ装置１２０にアドレス領域が移動されても、レイタンシーなしに連続して読み出し動作が実行されることができる。
【図面の簡単な説明】
【図１】本発明によるマルチチップシステムを示すブロック図。
【図２】図１に示したマルチチップパッケージに実装された第１チップと第２チップのアドレスマップを示す図面。
【図３】半導体メモリ装置として、図１に示した第１及び第２チップのうちのいずれか一つを示すブロック図。
【図４】本発明によるマルチチップシステムの連続バスート読み出し動作を説明するための動作タイミング図。
【符号の説明】
１００　　マルチ−チップシステム
１１０，１２０　　チップ
２００　　メモリセルアレイ
２１０　　アドレスバッファー回路
２２０　　カウンタ回路
２３０　　行選択回路
２４０　　列選択回路
２５０　　読み出しスケジューラ
２６０　　感知増幅回路
２７０　　境界検出回路
２８０　　第１フラッグ発生回路
２９０　　第２フラッグ発生回路
３００　　バースト制御回路
３１０　　データラッチ回路
３２０　　マルチプレクサ
３３０　　データ出力バッファ回路
【図１】
2004039211.tif 000003
【図２】
2004039211.tif 000004
【図３】
2004039211.tif 000005
【図４】
2004039211.tif 000006