(57)【要約】【課題】簡単に高周波信号の周期を計測することができ、回路の低廉化、軽量化を図ることができる信号周期計測装置を提供すること。【解決手段】入力された高周波信号は、コンパレータ１で２値化され遅延素子群２の初段の遅延素子２１に入力される。初段の遅延素子２１に入力されたパルス信号は、遅延素子の合計遅延時間だけ遅延されて、最終段の遅延素子２ｎから出力される。トリガ信号発生部３は、最終段の遅延素子２ｎの出力が１になると、トリガ信号を発生し、各記憶部４１，…，４ｎは、トリガ信号が発生した時点における各遅延素子２１，…，２ｎの出力（１ビットの２値信号）を記憶する。記憶部４１，…，４ｎに記憶された２値信号は加算カウント部５で加算され前記コンパレータ１  に入力された高周波信号の周期情報として出力される。【選択図】          図１
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【特許請求の範囲】
【請求項１】
所定の遅延時間を有する複数の遅延素子を直列接続した遅延素子群から構成される遅延回路部と、
入力された高周波信号を２値化し、２値化された信号を上記遅延素子群の入力側の遅延素子に入力するコンパレータと、
上記遅延素子群の特定の遅延素子の出力に、上記２値化された信号が到達したときトリガ信号を発生するトリガ信号発生部と、
上記トリガ信号が入力されたとき、各遅延素子の状態を記憶する複数の記憶素子を備えた記憶部と、
上記記憶部の出力に基づき、上記入力された高周波信号の信号周期を求める信号周期計測部を備えた
ことを特徴とする信号周期計測装置。
【請求項２】
所定の遅延時間を有する複数の遅延素子を直列接続した複数の遅延素子群から構成される遅延回路部と、
入力された高周波信号を２値化し、２値化された信号を上記遅延回路部の上記複数の遅延素子群の入力側の遅延素子に同時に入力するコンパレータと、
上記遅延素子群中の特定の遅延素子の出力に、上記２値化された信号が到達したときトリガ信号を発生するトリガ信号発生部と、
上記トリガ信号が入力されたとき、各遅延素子の状態を記憶する複数の記憶素子を備えた記憶部と、
上記記憶部の出力に基づき、上記入力された高周波信号の信号周期を求める信号周期計測部を備えた
ことを特徴とする信号周期計測装置。
【請求項３】
上記トリガ信号発生部は、複数の遅延素子群の出力側の遅延素子の出力の論理和をとる論理和回路を備え、該論理和回路の出力をトリガ信号とすることを特徴とする請求項２の信号周期計測装置。
【請求項４】
所定の遅延時間を有する複数の遅延素子を直列接続した遅延素子群から構成される第１の遅延回路部と、
所定の遅延時間を有する複数の遅延素子を直列接続した複数の遅延素子群から構成され、上記第１の遅延回路部の各遅延素子接続点に接続される第２の遅延回路部と、
入力された高周波信号を２値化し、２値化された信号を上記第１の遅延回路部の入力側の遅延素子に入力するコンパレータと、
上記第１の遅延回路部の特定の遅延素子の出力に、上記２値化された信号が到達したときトリガ信号を発生するトリガ信号発生部と、
上記トリガ信号が入力されたとき、各遅延素子の状態を記憶する複数の記憶素子を備えた記憶部と、
上記記憶部の出力に基づき、上記入力された高周波信号の信号周期を求める信号周期計測部を備えたことを特徴とする信号周期計測装置。
【請求項５】
上記信号周期計測部は、上記記憶部の各記憶素子が出力する１ビット出力を加算し、論理的重みを付けた加算結果を得る加算回路を備え、
上記加算結果に基づき、入力された高周波信号の信号周期を求める
ことを特徴とする請求項１，２，３または請求項４の信号周期計測装置。
【請求項６】
上記加算回路は、上記記憶部の各記憶素子が出力する１ビットの２つ信号を加算して、論理的重みを付けた加算結果を得る複数の加算器と、
上記加算器の出力を加算し、論理的重みを持つ任意の桁数の出力を発生する複数の加算器から構成される
ことを特徴とする請求項１，２，３または請求項４の信号周期計測装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、信号周期を計測するための信号周期計測装置に関し、特に常に周期が連続的に変動する例えば１０ＭＨｚ程度以上の入力信号を計測して、周波数変位、ワウフラッター、ジッター等を観測するのに好適な信号周期計測装置に関するものである。
【０００２】
【従来の技術】
低周波信号から高周波信号までどの帯域においてもその周期や周波数変位を知るにはより高い周波数を使用した周期カウントを行うのが一般的に行われている（例えば特許文献１，２等参照）。
また、周波数変位を知るにはその目的周波数で位相の変化が起きやすいインピーダンス回路を使用し信号合成により周波数変位成分を復調していた。
【０００３】
【特許文献１】
特開昭６２−２０９３７０号公報
【特許文献２】
特開平０５−２９９９７９号公報
【０００４】
【発明が解決しようとする課題】
従来方式を用いて周期を計測する場合、目的の周波数よりも極めて高い周波数のクロック信号を用いて被測定信号をゲート信号として高速クロックの数を数える方式が多く用いられている。
又、被測定信号をゲートとして、コンデンサやインダクタンスに一定の傾きで電荷が蓄積される方式によりその電圧を周期に置き換える方法もあった。
これらの方式には使用するデバイスの性能等による計測の限界があり、又計測結果を出力する為の変換作業にも幾つかの段階が必要となる為、計測回路は極めて複雑で高度なものとなってしまう問題があった。その為、周波数変位等を知るためには次の周期計測までの時間が長い等の理由から高速で周波数変位する信号の計測は困難であった。
本発明は、上記事情に鑑みなされたものであって、本発明の目的は、高速のクロック信号を使用することなく、極めて簡単に高周波信号の周期を計測することができ、回路の低廉化、軽量化を図ることができる信号周期計測装置を提供することである。
【０００５】
【課題を解決するための手段】
本発明では上記課題を次のようにして解決する。
（１）所定の遅延時間を有する複数の遅延素子を直列接続した遅延素子群から構成される遅延回路部を設け、入力された高周波信号を２値化し、遅延素子群の入力側の遅延素子に入力し、トリガ信号発生部により上記遅延素子群の特定の遅延素子の出力に上記２値化された信号が到達したときトリガ信号を発生させる。
そして、上記トリガ信号が入力されたとき、各遅延素子の状態を記憶部で記憶し、この記憶部の出力に基づき上記入力された高周波信号の信号周期を求める。
本発明においては、上記構成としたので、回路に入力される任意の信号から極めて短時間で周期情報成分を得ることができ、その得られた信号の瞬間的な結果を出力すれば周期情報を観測することができ、また、連続して出力すれば周波数変位成分を観測することができる。
（２）上記遅延素子群を複数設け、上記２値化した信号を各遅延素子群に同時に入力する。そして、上記トリガ信号が入力されたとき、遅延素子群の各遅延素子の状態を記憶部で記憶し、この記憶部の出力に基づき、上記入力された高周波信号の信号周期を求める。
上記（２）のように、遅延素子群を複数設けることにより、遅延素子の遅延時間より細かい周期の信号の周期情報や周波数変位成分を精度よく求めることが可能となる。
（３）所定の遅延時間を有する複数の遅延素子を直列接続した遅延素子群から構成される第１の遅延回路部の各遅延素子接続点に、所定の遅延時間を有する複数の遅延素子を直列接続した複数の遅延素子群を接続し、入力された高周波信号を２値化し、上記第１の遅延回路部の遅延素子群の入力側の遅延素子に入力する。
そして、上記トリガ信号が入力されたとき、遅延素子群の各遅延素子の状態を記憶部で記憶し、この記憶部の出力に基づき、上記入力された高周波信号の信号周期を求める。
上記（３）のように、第１の遅延回路部の各遅延素子接続点に、所定の遅延時を有する複数の遅延素子を直列接続した複数の遅延素子群を接続することにより、前記トリガパルス発生部などにおける時間損失があっても、被測定信号のパルス前縁部と後端部の両方を直接測定することが可能となり、精度のよい計測が可能となる。
（４）上記（１）（２）（３）において、記憶部の各記憶素子が出力する１ビット出力を加算し、論理的重みを付けた加算結果を得て、この加算結果に基づき、入力された高周波信号の信号周期を求める
（５）上記（４）において、上記記憶部の各記憶素子が出力する１ビットの２つ信号を加算して、論理的重みを付けた加算結果を得て、この加算結果をさらに加算して、論理的重みを持つ任意の桁数の出力を発生する。
上記（４）（５）のように、記憶部の記憶素子の１ビット出力を、論理的重みをつけて加算し、この加算結果に基づき高周波信号の信号周期を求めることにより、高速に記憶素子の１ビット出力の加算結果を得ることができ、高い周波数の周期成分を短時間に確定することが可能となる。
【０００６】
【発明の実施の形態】
図１は本発明の第１の実施例を示す図である。
同図において、１はレベルコンバータであり、入力される高周波信号を所定の閾値と比較して、入力された高周波信号を１，０レベルの２値化された信号に変換する。２は遅延素子群、２１，…，２ｎは遅延素子である。各遅延素子２１，…，２ｎは、信号の持つディジタル的な成分に他の要素を付加する事無く入力信号を遅延させる機能を持つものであり、入力された２値化信号を所定時間遅延させて出力する。
最終段の遅延素子２ｎの出力側には、トリガ信号発生部３が接続されており、トリガ信号発生部３は、最終段の遅延素子２ｎの出力が１になると、トリガ信号を発生する。各遅延素子２１，…，２ｎの出力側には、上記トリガ信号により、それぞれ各遅延素子が出力する２値信号を記憶する記憶部４１，…，４ｎが設けられている。記憶部４１…，４ｎは例えばＤ−フリップフロップから構成され、この記憶部４１，…，４ｎの出力は、信号周期計測部１０の加算カウント部５に送られ加算され、例えばＤ／Ａ変換器でアナログ信号に変換され出力される。
【０００７】
図１の実施例の装置は次のように動作する。
入力された高周波信号は、コンパレータ１により２値化され周期情報だけを持つディジタル信号（以下、パルス信号という）となる。この信号は遅延素子群２の初段の遅延素子２１に入力される。遅延素子群２は、遅延素子を必要数だけ直列に接続し信号の伝搬にあらかじめ想定した遅延時間が得られるように接続したものであり、初段の遅延素子２１に入力されたパルス信号は、遅延素子の合計遅延時間だけ遅延されて、最終段の遅延素子２ｎから出力される。
最終段の遅延素子２ｎの出力は、トリガ信号発生部３に入力され、トリガ信号発生部３は、最終段の遅延素子２ｎの出力が１になると、トリガ信号を発生する。このトリガ信号は、記憶部４１，…，４ｎに入力され、各記憶部は、トリガ信号が発生した時点における各遅延素子２１，…，２ｎの出力（１ビットの２値信号）を記憶する。
【０００８】
記憶部４１，…，４ｎに記憶された２値信号は加算カウント部５で加算される。加算カウント部は図２（ａ）に示す様に任意の２つの信号Ａ，Ｂをビット重みと見なして加算を行い加算結果と桁上がり信号（キャリー）を出力する加算器Ａｄｄを同図（ｂ）に示すように接続した回路である。
同図（ｃ）に示す各記憶部４１，…，４ｎが出力する１ビットの２値信号Ｘ０，…，Ｘｍを加算することにより、キャリーを含む２ビットのデータが得られる事になり、更にそれらをお互いに加算し計算結果のビット幅を広げていくことにより、目的のビット幅の出力を得ることができる。例えば、図２（ｂ）に示すように、上記加算器Ａｄｄを３段接続することにより、４ビットの２進数を得ることができる。
この加算カウント部５の出力は、前記コンパレータ１に入力された高周波信号の周期情報として出力される。
【０００９】
周期情報を得るために入力される信号の周期Ｐｗに比べて、複数段接続された遅延素２１，…，２ｎの合計遅延時間Ｄｔが大きい場合、その伝搬遅延の有様は図３に示すように、あたかも電車が線路の上を走るように、信号の始まりの部分が遅延素子のいずれかを通過中に終わりの部分が遅延素子に入力される状態となる。
すなわち、図３（ａ）に示すように遅延素子２１，…，２ｎの出力を観測点１，ｋ，ｍとすると、遅延素子を信号が通過している間観測点ｘには１が現れるので、遅延素子群の入力、各観測点ｘ、出力における状態は図３（ｂ）のタイムチャートに示すようになる。
そして、信号の始まり部分が、トリガ信号発生部３に到達すると同時にトリガ信号が発せられ、各記憶部４１，…，４ｎは、接続されている遅延素子の現在の信号状態を取り込んで記億する。
このため、あたかも線路の上を走る電車が特定の場所に到達した瞬間にカメラのシャッタを押してその時の静止画像を撮影するのと同様に現在通過している信号の瞬間の状態を保存することができる。
【００１０】
トリガが発生した瞬間の遅延素子２１，…，２ｎの出力の状態が「００００１１１１１１１」であれば、この状態の「１」の数が入力した信号の周期と密接な相関を持っているので、この数量を計測すれば信号の周期を計測できることとなる。加算カウント部５は、上記記憶部４１，…，４ｎの出力を加算するので、この場合、加算カウント部５は２進数で「０１１１」を出力する。
また、例えば上記遅延素子２１，…，２ｎの遅延時間がそれぞれ１ｎｓであるとすれば、対象信号の周期（この場合はパルス幅）は、略７ｎｓ〜８ｎｓと推測することができる。上記加算カウント部５の出力を例えばＤ／Ａ変換器でアナログ量に変換し出力すれば、周期の変動などを観測することができる。
なお、トリガ信号発生部３に信号の先端が到達してから、上記記憶部４１，…，４ｎに記憶されるまでに１０ｎｓ程度の時間を要するので、この時間損失を合わせて考え、上記観測結果を補正する必要がある。
【００１１】
なお、一般に１，０が配列された状態をカウントする場合はクロックを使用して行うことが多いが、その方法では必要な処理時間を得ることはできない。
前記したように、本発明が対象とする分野は常に周期が変動する連続的な信号を計測して周期変動を観測し、周波数変位、ワウフラッター、ジッター等の目視観測に使用するものであり、例えば、ジッター計測の場合、例えば１０ＭＨｚ（１００ｎｓ）の入力信号がジッター成分で４ＭＨｚほどの速度で１ＭＨｚほどの幅に振られている、という状態を監視する時に、少なくとも４ＭＨｚ（２５０ｎｓ）以内に一つの周期成分を確定する必要がある。
上記構成の加算器を用いれば、比較的簡単な構成の回路を用いて、比較的低コストで、高速に加算結果を得ることができる。上記加算器は、例えば１段当たり１０ｎｓ程度の時間で加算を行うことができ、例えば２進数で８ビットの加算結果を得る場合には、７段であればよいので７０ｎｓ程度の時間で加算結果を得ることができることとなる。
この様にして得られたディジタルデータをＤ／Ａ変換で波形観測をする他に、ディジタルフィルタにより信号の中に含まれる成分の解析を行うなど、目的に応じた信号を取り出す事が可能となる。
なお、その他、デコーダを用いることも考えられるが、この場合は、多数のデコーダが必要となり、上記加算器を用いる場合に比べ、構成も複雑となり、またコストも増大する。
上記説明では遅延回路に被測定信号を１波形だけ通過させた場合について記述してきたが、被測定信号を複数個入力する事により更に高い周波数への応用が可能となる。
【００１２】
ところで、入力される信号の周期が遅延回路の遅延時間と全く一致する可能性は極めて少なく、仮に一致するほど近い状態であっても遅延回路自体には多少のばらつきがある事から入力した信号の波形が遅延回路の配列と完全に一致することは無い。
例えば、遅延回路の遅延時間が１ｎｓの時、２ｎｓの周期を持つ信号を通過させた場合、信号の先端がトリガ発生部に到達した瞬間の状態を記憶回路に取り込んだ時、信号の波形と遅延回路の波形が完全に一致すると「００１１００１１００１１」とのパターンとなる事が予想できるが実際はその様になる可能性は極めて少なく、０もしくは１が１個もしくは３個として出力される、これは２ｎｓの長さの列車が１ｎｓの長さの鉄橋を渡りきるのに３ｎｓ必要となる原理に基づいているのに加えてデバイスによって途中の状態を１と見なすか０と見なすかの違いにより発生する現象である。
従ってこれを平均する事により周期は遅延素子２個分、即ち２ｎｓとの結論を導くことが可能となる。上記例では個数が極めて少なく精度をあげる事は難しいが、以下に説明するように、より多くの遅延素子を使用することにより高い精度を実現する事が可能となる。
【００１３】
図４は本発明の第２の実施例の信号周期計測装置の構成例を示す図であり、本実施例は、上記したように多くの遅延素子を使用して、高い精度の計測を可能とした実施例を示している。
同図において、１はレベルコンバータであり、入力される高周波信号を所定の閾値と比較して、入力された高周波信号を１，０レベルの２値化された信号に変換する。
２−１，…，２−５は遅延時間の異なる第１  〜第５の遅延素子群であり、各遅延素子群２−１，…，２−５は、ｎ個の遅延素子２１，…，２ｎから構成される。        各遅延素子２１，…，２ｎは、前記したように、信号の持つディジタル的な成分に他の要素を付加する事無く入力信号を遅延させる機能を持つものであり、入力された２値化信号を所定時間遅延させて出力する。
遅延素子群２−１の最終段の遅延素子２ｎの出力側には、トリガ信号発生部３が接続されており、トリガ信号発生部３は、最終段の遅延素子２ｎの出力が１になると、トリガ信号を発生する。このトリガ信号は、遅延素子群２−１，…，２−５のｎ個の遅延素子２１，…，２ｎの出力に接続された記憶部４１，…，４ｎに供給され、記憶部は、各遅延素子の出力の状態を記憶する。この記憶部４１，…，４ｎの出力は、加算部５−１〜５−５に送られ加算され、その加算結果が加算部５１に送られ加算される。
上記加算部５−１〜５−ｎ、加算部５１で前記加算カウント部５を構成し、上記加算カウント部５は、前記図２に示したように、記憶部４１，…，４ｎの各記憶素子が出力する１ビットの２つ信号を加算して、論理的重みを付けた加算結果を得る複数の加算器から構成される加算部５−１〜５−ｎと、この加算結果を加算し、論理的重みを持つ任意の桁数の出力を発生する加算部５１から構成される。上記加算カウント部５の出力を、前記したように例えばＤ／Ａ変換器でアナログ信号に変換して出力すれば、周期の変動などを観測することができる。
【００１４】
以下、本実施例の動作について説明するが、その前に本実施例の信号周期計測の概念について説明する。
ここでは、図５に示すように、遅延時間が１．１１ｎｓの素子と０．９ｎｓの素子を各９個並べた２列の遅延素子群について考える。ちなみに、１．１１と０．９は逆数関係にある。
図６、図７は、図５の回路において、あるパルス幅のパルス信号（基準信号）が、遅延素子を通過したとき、何段の遅延素子が占有されるかを示したものである。図６，７では、「基準」の欄の数字が上記基準信号の周期（  基準パルス幅）  の値を示す。
同図の表Ａは、上記遅延素子の遅延時間で、上記基準の値を除して、少数点以下２桁まで求めた結果を示したものであり、「長」は、１．１１ｎｓの素子の占有段数を示し、「短」は、０．９ｎｓの素子の占有段数を示す。例えば「長」の側で  「１．４４」とある意味は、周期１．６の基準信号を遅延時間１．１１側の素子列を通すと１．４４段占有する、と言う意味である。また、「平均」は、「長」と  「短」の欄の数字の平均値である。表Ｂは、表Ａの「長」、「短」、「平均」値を四捨五入した値を示したものである。
【００１５】
表Ａにおいて、上記のように信号周期（パルス幅）１．６の基準信号を遅延時間１．１１側の素子列を通すと１．４４段占有するが、同じ行で「短」の側を見ると１．７８となっており、この２つを平均すると１．６１となり上記基準信号のパルス幅に極めて近くなる。
すなわち、遅延時間の異なる遅延素子にあるパルス幅の信号を入力し、占有段数の平均を求めることにより、その平均は、上記入力信号のパルス幅にかなり近似することがわかる。
しかし、実際に遅延素子を配列した場合は小数点を扱う事が出来ないので素子の特性、即ち小数点以下の短い時間に於ける信号が通過できたか／出来ないか、を一義的に定めなければならない。
ここで、図８に示すように、遅延が問題となるような高速の信号に対しては素子ＤＶに、同図（ａ）に示すパルス信号が入力されたとき、同図（ｃ）に示す信号が出力されるわけではなく、素子ＤＶの内部では、同図（ｂ）に示すように、アナログ的な動き、つまり「波形なまり」が発生する。この現象を数値的に扱えるようにするため、ここでは、信号が次の段にその周期の５０％以上入り込んだら「１」になった事とする。
【００１６】
すなわち、小数点以下の短い時間に於ける信号が通過できたか／出来ないか、を一義的に定めるために、前記図６、図７の表Ａの「長」、「短」、「平均」値を四捨五入して、実際の素子における状態を現すこととする。これを表で示したのが、前記図６、図７の表Ｂである。
例えば、表Ａ，Ｂにおいて、表Ａの「長」の欄が「１．４４」の行については、この値を四捨五入すると、「１」なので、遅延時間が１．１１ｎｓの素子については、表Ｂの「  長」  の欄に示すように、基準１．６のパルスにより、１段占有されている（  一つの遅延素子の出力が１になっている）  と考え、また、０．９ｎｓの素子については、表Ａの「短」の欄の値が１．６１なので、表Ｂの「  短」  の欄に示すように上記基準１．６のパルスにより、２段占有されている（  二つの遅延素子の出力が１になっている）  と考える。
なお、大きな段数が必要な長い周期を持つ信号の場合はあまり問題にならないが、短い信号の場合段数が少なくなるので、この様な処理が必要となる。
表Ｂに示す四捨五入をした結果から明らかなように、右の表の列に示す「長」「短」それぞれの遅延素子からの出力と見なす事が出来、これを平均すると使用した遅延素子の能力（１．１１及び０．９）に対してその約半分（０．５）までの入力信号の判別が出来る事になる。
図５では２列の遅延素子群について考えたが、遅延素子群の列数が増加しても同様な考え方をすることができ、列数が増加すれば、それに応じて、精度が上がる。
【００１７】
図４の実施例の装置は、例えば遅延素子２１〜２ｎを結ぶ伝搬線路の長さを変えるなどにより、合計の遅延時間を調整したものであり、遅延素子群２−１，…，２−５の各遅延素子２１〜２ｎのビットの状態を計数すれば、前記図６、図７で説明したように、精度が高く、より高い周波数においても直線性が悪化する事の少ない周期情報を得る事が可能となる。
すなわち、高い周波数の周期を計数する場合、波形が遅延回路内に留まる時間が少なくなるためこの状態を静止画の様に記憶回路に固定して数を数えたとしてもそれが実際に必要な周期情報としては荒すぎて実用にならない場合が多くこれを補うためにはビットを数えた各個数の間の情報即ち小数点以下の情報が必要となる。
その為に先に述べた様に遅延時間の異なる回路を並列に接続する。図４の例では０．  ７ｎｓの遅延時間を持つデバイスと０．  １ｎｓの遅延特性を持つ伝送線路を組み合わせる事により６．  ６６ｎｓ（  １５０ＭＨｚ）  の信号の周期を計測する回路を示している。
【００１８】
第１の遅延回路群２−１は合計遅延時間０．  ８ｎｓのブロックを１０個接続したものを使用し、同様に遅延回路群２−２，…，２−５と伝送線路の長さを調整して遅延回路群あたりの遅延時間を８ｎｓ〜最大１．  ２ｎｓにしたものまで５列用意したものであり、この回路に信号を通過させると次のように動作する。
入力された高周波信号は、コンパレータ１により２値化され周期情報だけを持つディジタル信号（以下、パルス信号という）となる。この信号は第１〜第５の遅延素子群２−１，…，２−５の初段の遅延素子２１に同時に入力される。なお、配線の長さや素子の物理的配置により、遅延時間は大きく影響されるので、各素子や配線の配置は遅延を考慮して適切に構成する必要があるが、ここでは、入力ラインでの遅延は無視できると考えている。
第１〜第５の遅延素子群２−１，…，２−５の初段の遅延素子２１に入力されたパルス信号は、遅延素子の合計遅延時間だけ遅延されて、最終段の遅延素子２ｎから出力される。
第１の遅延素子群２−１の最終段の遅延素子２ｎの出力は、トリガ信号発生部３に入力され、トリガ信号発生部３は、最終段の遅延素子２ｎの出力が１になると、トリガ信号を発生する。このトリガ信号は、前記したように遅延素子群２−１，…，２−５の各遅延素子に接続された記憶部４１，…，４ｎに入力され、各記憶部は、トリガ信号が発生した時点における各遅延素子２１，…，２ｎの出力（１ビットの２値信号）を記憶する。
【００１９】
記憶部４１，…，４ｎに記憶された２値信号は各加算部５−１〜５−ｎで加算され、それらの加算結果が加算部５で加算される。加算部５−１〜５−ｎは、各遅延素子群２−１，…，２−５における出力が１となっている遅延素子の合計値を例えば論理的重みのついた２進数で出力し、加算部５１は、これらの値を合計して、論理重みのついた２進数を出力する。
図４の回路において、周期（パルス幅）６．  ６６ｎｓ（  １５０ＭＨｚ）  の信号が、各遅延素子群２−１〜２−ｎに同時に入力されると、最も遅延の少ない第１の遅延素子群２−１からの信号がトリガ発生部３に届き、その時の各遅延素子２１〜２ｎの出力が記憶回路４−１〜４−ｎに転送される。
このとき、第１〜第５の遅延素子群２−１〜２−５の加算部５−１〜５−５の出力は、“８，７，７，６，６”となる。この値は、前記図６、図７で説明したように、信号の周期を遅延素子の遅延時間で割り算した時の小数点以下を四捨五入した値である。
【００２０】
これらの値は遅延素子の特性により異なるが、上記例を平均すると６．  ８ｎｓとの結果が得られ、入力信号の周期にかなり近い値が得られる。
なお、上記加算部５では、各加算部５−１〜５−ｎの出力を単に加算しており平均を求めていないが、２進数の特性を利用して、カウント結果を読み取る位置を変更することにより、２のｎ乗分の１で割ったのと同じ結果を得ることができる。したがって、信号を通過させる遅延素子群の数を２のｎ乗の数になるようにしておけば、簡単に平均を得ることができる。また、上記加算部５の出力は上記周期に比例した値であり、加算部５の出力を、例えばＤＡ変換したのち、遅延素子群の数に応じてレベル変換をすれば、周期に応じた出力を得ることもできる。
また、上記実施例では、信号の周期を遅延素子の遅延時間で割り算した時の小数点以下を四捨五入する場合について説明したが、上記値の小数点以下を切り捨ててもよく、使用する遅延素子などの特性から適宜設定すればよい。
なお、図４に示す回路においては、遅延素子群２−１の最終段の遅延素子２ｎの出力がトリガ信号発生部３に伝達され、トリガパルスを発生するが、トリガ信号発生部３および伝送線路の特性により、トリガ信号の発生に前記したように１０ｎｓ程度の時間損失が生じ、実際のパルス信号より短く判定されることがある。そこで、この時間損失を考慮して、上記測定値に、特定の値を加算するなどすれば、上記時間損失による測定誤差を補正することができる。
以上のように、上記実施例によれば遅延素子２１〜２−ｎの遅延時間より短い信号周期の測定が可能となり、精度よく信号周期を測定することが可能となる。
【００２１】
図４では、第１の遅延素子群２−１の最終段の遅延素子の出力をトリガ信号発生部３に入力し、トリガパルスを発生しているが、図９に示すように構成してもよい。
図９は、第１〜第３の遅延素子群２−１〜２−３の最終段の遅延素子の出力を論理和回路６に入力し、論理和回路６の出力をトリガ信号発生部３に入力し、どの遅延素子群から信号から信号が届いてもトリガパルスを発生できるように、即ち最も速く到達した信号でトリガパルスを発生するようにしたものである。
遅延時間の異なる素子をｘ個、ｙ個、ｚ個と並べたときに遅延時間と素子の数の関係から最初に出力側に到達するのがどれかはすぐわかるはずであるが、各遅延素子群の合計の遅延時間が同じになる状態も十分考えられ、上記構成とすれば、どの遅延素子群から信号が到達しても最速でトリガ信号を発生することができる。これにより、記憶回路のデータがなるべく一義的にならない様にすることができる。
【００２２】
図１０は本発明の第３の実施例を示す図であり、本実施例は、遅延素子を縦方向及び横方向に配列したものである。
同図において、１はレベルコンバータであり、前記したように入力される高周波信号を所定の閾値と比較して、入力された高周波信号を１，０レベルの２値化された信号に変換する。
２は第１の遅延素子群であり、遅延素子群２の各遅延素子２１，…，２ｎの接続点には、遅延素子２１，…，２ｎから構成される第２〜第ｎの遅延素子群２−１〜２−ｎが接続されている。各遅延素子２１，…，２ｎは、前記したように、信号の持つディジタル的な成分に他の要素を付加する事無く入力信号を遅延させる機能を持つものであり、入力された２値化信号を所定時間遅延させて出力する。
【００２３】
遅延素子群２の最終段の遅延素子２ｎの出力側には、トリガ信号発生部３（図示せず）が接続されており、トリガ信号発生部３は、最終段の遅延素子２ｎの出力が１になると、トリガ信号を発生する。このトリガ信号は、遅延素子群２−１，…，２−５のｎ個の遅延素子２１，…，２ｎの出力に接続された記憶部（図示せず）に供給され、記憶部は、前記したように各遅延素子の出力の状態を記憶する。この記憶部の出力は、前記したように、加算カウント部（図示せず）に入力され加算される。加算カウント部の構成は、前記図３に示したものと同様であり、加算カウント部は、記憶部の１  ビットの出力を加算し、論理的重みを付けた加算結果を出力する。
上記加算カウント部の出力を、前記したように例えばＤ／Ａ変換器でアナログ信号に変換して出力すれば、周期の変動などを観測することができる。
【００２４】
図１１は、図１０の回路における信号伝播の様子を示す図である。
同図に示すように、レベルコンバータ１が出力するパルス信号は、縦方向の第１の遅延素子群２の遅延素子２１…２ｎから、それぞれの接続点に接続された横方向の第２〜第ｎ遅延素子群２−１〜２−ｎの遅延素子２１〜２ｎに伝達される。同図では入力したパルス信号が到達した遅延素子を黒印で示している。
ここで、前記したように遅延素子群２を通過した信号はトリガ発生部３に伝達されて記憶回路が状態を記憶するためのトリガ信号を発生するが、その間にも遅延素子内部では信号が進んでしまう。このため、前記したように得られた結果は実際の周期よりも短くなってしまうことがある。
その短縮分はトリガ発生部３及び伝送線路の特性で決まる固定値として、前記第１，２の実施例で説明したように、測定結果に単純に上乗せすることもできるが、無条件に固定値で補正することとなり実際の信号は異なるものとなってしまう。
【００２５】
本実施例では、図１１に示すように遅延素子群２の各遅延素子２１〜２ｎに到達した信号を更に横方向に接続された第２〜第ｎの遅延素子群の遅延素子２１〜２ｎに伝達しているので、前記したようにトリガ信号発生部３や伝送線路に時間損失があっても、第２〜第ｎの遅延素子群の遅延素子２１〜２ｎの出力により、信号先端部の状態を知ることができる。
したがって、各遅延素子の出力のうち、１となっているものの数を数えれば先端部を含む全体の周期を知る事ができる。
すなわち、これら全体の遅延素子の状態を記憶回路に取り込むことにより、トリガ信号発生部３及び記憶回路に信号を取り込むまでの時間的損失を含まない信号自体のありのままの状態を観測する事が可能となる。
【００２６】
【発明の効果】
以上説明したように、この発明によれば、デバイスの遅延特性を利用して、信号周期を計測しているので、きわめて簡単な回路構成により、信号周期を精度よく計測することができる。
今日の論理デバイスはゲートあたりの遅延時間が１ｎｓ以下のものも多く存在しており、これらのデバイスを使用すれば、従来行われていた高速のクロックをカウントする方式で考えると１ＧＨｚ以上の内部クロックを有する周期測定回路と同等の機能を有する事になる。
また、本発明では基本的に内部クロック自体を必要とせずに同様の周期の計測を行う事が可能であり、回路の低価格化、軽量化、小型化を行うことが可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施例を示す図である。
【図２】加算カウント部の構成例を示す図である。
【図３】第１の実施例の動作を説明する図である。
【図４】本発明の第２の実施例を示す図である。
【図５】第２の実施例を説明するための回路構成の１例を示す図である。
【図６】図５において、あるパルス幅のパルス信号が遅延素子を通過したとき、何段の遅延素子が占有されるかを示した図（１）である。
【図７】図５において、あるパルス幅のパルス信号が遅延素子を通過したとき、何段の遅延素子が占有されるかを示した図（２）である。
【図８】遅延が問題となるような高速の信号に対して素子内部で生ずる「波形なまり」を説明する図である。
【図９】論理和回路を設けた場合の構成例を示す図である。
【図１０】本発明の第３の実施例を示す図である。
【図１１】図１０の回路における信号伝播の様子を示す図である。
【符号の説明】
１                  レベルコンバータ
２                  遅延素子群
２−１，…，２−ｎ  遅延素子群
２１，…，２ｎ      遅延素子
３                  トリガ信号発生部
４１，…，４ｎ      記憶部
５                  加算カウント部
５−１〜５−ｎ      加算部
５１                加算部
６                  論理和回路
１０                信号周期計測部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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