(57)【要約】【課題】本発明の目的は、高性能、高集積度、高速動作、低駆動電圧、低消費電力、低コストの半導体素子を実現することである。【解決手段】半導体基板１１上にバルク半導体素子１２が形成され、素子間絶縁膜１３をはさんで薄膜トランジスタ１４が形成され、バルク半導体素子１２は素子間絶縁膜１３に開孔されたコンタクトホール１５を介して薄膜トランジスタ１４と導通している。または、絶縁体基板上に第１層めの薄膜トランジスタが形成され、素子間絶縁膜をはさんで第２層めの薄膜トランジスタが形成され、第１層めの薄膜トランジスタは素子間絶縁膜に開孔されたコンタクトホールを介して第２層めの薄膜トランジスタと導通している。【選択図】　図１
2004039690.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上にバルク半導体素子が形成され、素子間絶縁膜をはさんで薄膜トランジスタが形成され、前記バルク半導体素子は前記素子間絶縁膜に開孔されたコンタクトホールを介して前記薄膜トランジスタと導通していることを特徴とする、半導体素子。
【請求項２】
請求項１記載の半導体素子において、
前記薄膜トランジスタのさらに上層に、単層あるいは複数層の薄膜トランジスタが形成されていることを特徴とする、半導体素子。
【請求項３】
絶縁体基板上に第１層めの薄膜トランジスタが形成され、素子間絶縁膜をはさんで第２層めの薄膜トランジスタが形成され、前記第１層めの薄膜トランジスタは前記素子間絶縁膜に開孔されたコンタクトホールを介して前記第２層めの薄膜トランジスタと導通していることを特徴とする、半導体素子。
【請求項４】
請求項３記載の半導体素子において、
前記第２層めの薄膜トランジスタのさらに上層に、単層あるいは複数層の薄膜トランジスタが形成されていることを特徴とする、半導体素子。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
半導体素子、特に、高性能、高集積度、高速動作、低駆動電圧、低消費電力、低コストなどを実現する、半導体素子に関する。
【０００２】
【背景技術】
半導体素子の３次元化は、高集積度、高速動作などを実現する、ひとつの有望な技術である（小柳光正、もたい秀樹、Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　ＦＰＤ　Ｗｏｒｌｄ　２００２、ｐｐ．　３６）。従来、半導体技術の３次元化は、半導体基板上にバルク半導体素子を形成し、その基板を積層することによるものが多かった。
【０００３】
一方、最近、薄膜トランジスタの特性向上が目覚しい。特に、レーザー結晶化薄膜トランジスタでは、バルク半導体素子に匹敵する特性のものが現れ始めている（Ｈ．　Ｗａｔａｋａｂｅ　ａｎｄ　Ｔ．　Ｓａｍｅｓｈｉｍａ，　“Ｄｅｆｅｃｔ　ｒｅｄｕｃｔｏｉｎ　ｔｅｃｈｎｏｌｏｇｉｅｓ　ｕｓｅｄ　ｔｏ　ｆａｂｒｉｃａｔｅ　ｈｉｇｈ　ｐｅｒｆｏｒｍａｎｃｅ　ｐｏｌｙ−Ｓｉ　ＴＦＴｓ”，　ＡＭ−ＬＣＤ　’０２，　Ｔｏｋｙｏ，　Ｊａｐａｎ，　ＴＦＴ２−３，　ｔｏ　ｂｅ　ｐｒｅｓｅｎｔｅｄ，　Ｊｕｌｙ　２００２）。
【０００４】
【発明が解決しようとする課題】
従来の半導体技術の３次元化技術、すなわち、半導体基板上にバルク半導体素子を形成しその基板を積層する技術では、おのおのの基板の厚さがかなりあるため、寄生容量や配線遅延が発生し、高速動作、低駆動電圧、低消費電力などを実現することは難しかった。また、おのおのの基板がかなり高価であるため、低コストを実現するのも難しかった。そこで、本発明の目的は、高性能、高集積度、高速動作、低駆動電圧、低消費電力、低コストの半導体素子を実現することである。
【０００５】
【課題を解決するための手段】
請求項１記載の本発明は、半導体基板上にバルク半導体素子が形成され、素子間絶縁膜をはさんで薄膜トランジスタが形成され、バルク半導体素子は素子間絶縁膜に開孔されたコンタクトホールを介して薄膜トランジスタと導通していることを特徴とする、半導体素子である。
【０００６】
請求項２記載の本発明は、請求項１記載の半導体素子において、薄膜トランジスタのさらに上層に、単層あるいは複数層の薄膜トランジスタが形成されていることを特徴とする、半導体素子である。
【０００７】
請求項３記載の本発明は、絶縁体基板上に第１層めの薄膜トランジスタが形成され、素子間絶縁膜をはさんで第２層めの薄膜トランジスタが形成され、第１層めの薄膜トランジスタは素子間絶縁膜に開孔されたコンタクトホールを介して第２層めの薄膜トランジスタと導通していることを特徴とする、半導体素子である。
【０００８】
請求項４記載の本発明は、請求項３記載の半導体素子において、第２層めの薄膜トランジスタのさらに上層に、単層あるいは複数層の薄膜トランジスタが形成されていることを特徴とする、半導体素子である。
【０００９】
請求項１から４記載の半導体素子によれば、高性能、高集積度、高速動作、低駆動電圧、低消費電力、低コストの半導体素子を実現することが可能となる。背景技術に書いたとおり、最近、薄膜トランジスタの特性向上が目覚しく、高性能の半導体素子を実現することが可能となる。また、従来の半導体技術の３次元化技術と同じく、高集積度の半導体素子を実現することが可能となる。また、素子間絶縁膜は薄膜であるので、高速動作、低駆動電圧、低消費電力の半導体素子を実現することが可能となる。また、使用する基板は１枚でよいので、低コストの半導体素子を実現することが可能となる。なお、薄膜トランジスタの製造工程は低温化が可能であるため、下層にダメージを与えない。
【００１０】
【発明の実施の形態】
以下、本発明の好ましい実施の形態を説明する。
【００１１】
図１は、本発明の第１の実施例の半導体素子を示す図である。
【００１２】
本実施例の半導体素子では、請求項１記載のとおり、半導体基板１１上にバルク半導体素子１２が形成され、素子間絶縁膜１３をはさんで薄膜トランジスタ１４が形成され、バルク半導体素子１２は素子間絶縁膜１３に開孔されたコンタクトホール１５を介して薄膜トランジスタ１４と導通している。また、請求項２記載のとおり、薄膜トランジスタ１４のさらに上側に、上層の薄膜トランジスタ１６が形成されている。なお、本実施例では、最下層のバルク半導体素子１２の上に、薄膜トランジスタ１４と上層の薄膜トランジスタ１６とで２層の薄膜トランジスタが形成されいてるが、単層であっても、３層以上であってもよい。
【００１３】
図２は、本発明の第２の実施例の半導体素子を示す図である。
【００１４】
本実施例の半導体素子では、請求項３記載のとおり、絶縁体基板２１上に第１層めの薄膜トランジスタ２２が形成され、素子間絶縁膜２３をはさんで第２層めの薄膜トランジスタ２４が形成され、第１層めの薄膜トランジスタ２２は素子間絶縁膜２３に開孔されたコンタクトホール２５を介して第２層めの薄膜トランジスタ２４と導通している。また、請求項４記載のとおり、第２層めの薄膜トランジスタ２４のさらに上側に、上層の薄膜トランジスタ２６が形成されている。なお、本実施例では、最下層の第１層めの薄膜トランジスタ２２の上に、第２層めの薄膜トランジスタ２４と上層の薄膜トランジスタ２６とでは２層の薄膜トランジスタが形成されいてるが、単層であっても、３層以上であってもよい。
【００１５】
図３は、本発明の薄膜トランジスタの製造方法の例を示す図である。ここでは、レーザー結晶化多結晶薄膜トランジスタを例にとって説明する。第１の実施例および第２の実施例の薄膜トランジスタは、本製造方法により形成されている。まず、基板３１上に、ＳｉＨ４を用いたＰＥＣＶＤや、Ｓｉ２Ｈ６を用いたＬＰＣＶＤにより、非晶質シリコン膜を成膜する。レーザー３３を照射することにより、非晶質シリコン膜は結晶化し、多結晶シリコン膜３２となる（図３（ａ））。多結晶シリコン膜３２をパターニングした後、ゲート絶縁膜３４を成膜し、ゲート電極３５を成膜およびパターニングする（図３（ｂ））。リンやボロンなどの不純物をゲート電極３５を用いて自己整合的に多結晶シリコン膜３２に打ち込み、活性化し、ＣＭＯＳ構造のソース領域およびドレイン領域３６を形成する。層間絶縁膜３７を成膜し、コンタクトホールを開穴し、ソース電極およびドレイン電極３８を成膜およびパターニングする（図３（ｃ））。本図に示すとおり、下層に、第１の実施例のように、バルク半導体素子１２や薄膜トランジスタ１４があるとき、また、第２の実施例のように、第１層めの薄膜トランジスタ２２や第２層めの薄膜トランジスタ２４があるときは、このコンタクトホールを開穴し、ソース電極およびドレイン電極３６を形成するときに、下層と導通させることにより、余分な工程を増やすことなく、所望の構造を得ることができる。
【００１６】
本製造工程は、最高温度が４００度程度であり、下層に、第１の実施例のように、バルク半導体素子１２や薄膜トランジスタ１４があっても、また、第２の実施例のように、第１層めの薄膜トランジスタ２２や第２層めの薄膜トランジスタ２４があっても、ダメージを与えない。
【図面の簡単な説明】
【図１】本発明の第１の実施例の半導体素子を示す図。
【図２】本発明の第２の実施例の半導体素子を示す図。
【図３】本発明の薄膜トランジスタの製造方法の例を示す図。
【符号の説明】
１１　半導体基板
１２　バルク半導体素子
１３　素子間絶縁膜
１４　薄膜トランジスタ
１５　コンタクトホール
１６　上層の薄膜トランジスタ
２１　絶縁体基板
２２　第１層めの薄膜トランジスタ
２３　素子間絶縁膜
２４　第２層めの薄膜トランジスタ
２５　コンタクトホール
２６　上層の薄膜トランジスタ
３１　基板
３２　多結晶シリコン膜
３３　レーザー
３４　ゲート絶縁膜
３５　ゲート電極
３６　ソース領域およびドレイン領域
３７　層間絶縁膜
３８　ソース電極およびドレイン電極
【図１】
2004039690.tif 000003
【図２】
2004039690.tif 000004
【図３】
2004039690.tif 000005