(57)【要約】【課題】ゲート耐圧を維持しつつゲート電極−チャネル層間距離を短縮する。【解決手段】ＩｎＰ基板１上に順次形成したｉ−ＩｎＡｌＡｓバッファ層２、ｉ−ＩｎＧａＡｓチャネル層３、ｉ−ＩｎＡｌＡｓスペーサ層４、δ−ドープシート５、バリア層６、ｎ−ＩｎＧａＡｓキャップ層７、およびｎ−ＩｎＧａＡｓキャップ層７上に形成されたソース電極８並びにドレイン電極９を有するＨＥＭＴのゲート電極１１を、バリア層６およびδ−ドープシート５を貫通してｉ−ＩｎＡｌＡｓスペーサ層４に達するように形成する。これにより、ゲート耐圧を維持しつつ、ゲート電極−チャネル層間距離を短縮することができ、ゲート長が短い場合であってもチャネルアスペクト比を高く保ったＨＥＭＴが実現される。【選択図】　　　　図１
2004119820.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に順次積層して形成されたバッファ層とチャネル層とスペーサ層と電子供給層とバリア層とを有し、さらに前記バリア層上に離隔して形成されたキャップ層と、離隔して形成された前記キャップ層表面のそれぞれに形成されたソース電極およびドレイン電極と、前記ソース電極と前記ドレイン電極との間の領域に形成されたゲート電極と、を有する電界効果トランジスタにおいて、
前記ゲート電極が、前記バリア層と前記電子供給層とを貫通して前記スペーサ層に達するように形成されていることを特徴とする電界効果トランジスタ。
【請求項２】
前記電子供給層は、δ−ドーピング構造であることを特徴とする請求項１記載の電界効果トランジスタ。
【請求項３】
前記バリア層は、前記電子供給層側にあって前記チャネル層よりもバリアの高い第１のバリア層と前記キャップ層側の第２のバリア層との積層構造を有していることを特徴とする請求項１記載の電界効果トランジスタ。
【請求項４】
電界効果トランジスタの製造方法において、
半導体基板上に、バッファ層とチャネル層とスペーサ層と電子供給層とバリア層とキャップ層とを順次形成する工程と、
前記キャップ層上にソース電極とドレイン電極とを形成する工程と、
前記ソース電極と前記ドレイン電極との間の領域の前記キャップ層に、前記バリア層に達する第１のリセスを形成する工程と、
前記第１のリセスの前記バリア層の表面から前記バリア層と前記電子供給層とを貫通し前記スペーサ層に達する第２のリセスを形成する工程と、
前記第２のリセスの前記スペーサ層上にゲート電極を形成する工程と、
を有することを特徴とする電界効果トランジスタの製造方法。
【請求項５】
前記第１のリセスの前記バリア層の表面から前記バリア層と前記電子供給層とを貫通し前記スペーサ層に達する前記第２のリセスを形成する工程においては、クエン酸と過酸化水素を含むエッチング液を用いたウェットエッチングにより前記第２のリセスを形成することを特徴とする請求項４記載の電界効果トランジスタの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は電界効果トランジスタおよびその製造方法に関し、特に高周波素子などに用いられる電界効果トランジスタおよびその製造方法に関する。
【０００２】
【従来の技術】
近年、ミリ波帯（３０〜３００ＧＨｚ）やサブミリ波帯（３００ＧＨｚ〜３ＴＨｚ）で動作させることを目的に、高電子移動度トランジスタ（Ｈｉｇｈ　Ｅｌｅｃｔｒｏｎ　Ｍｏｂｉｌｉｔｙ　Ｔｒａｎｓｉｓｔｏｒ，ＨＥＭＴ）の微細化に関する研究が盛んに行われている。このような極微細ＨＥＭＴとしては、ＩｎＰ基板を用いたＩｎＡｌＡｓ／ＩｎＧａＡｓ系が主流である。これは、電子供給層となるＩｎＡｌＡｓとチャネル層となるＩｎＧａＡｓの伝導帯のエネルギーの不連続量が０．５３ｅＶと大きいこと、ＩｎＧａＡｓの室温での電子の移動度および電子の飽和速度が高いことなどによる。さらに、チャネル層のＩｎ組成を０．７程度まで高めて電子の速度を増大させ、よりいっそう特性を高めようとする試みも成されている。
【０００３】
ところで、ＨＥＭＴのゲート長を短縮していった場合、ある程度のチャネルアスペクト比（Ｌｇ／ｄ；Ｌｇはゲート長，ｄはゲート電極からチャネル層までの距離）以下になると、ゲート電極の制御性が悪くなり、閾値電圧が負にシフトしたり、相互コンダクタンスｇｍが下がったりする現象が現れるようになる。これは、ショートチャネル効果と呼ばれ、ＨＥＭＴの場合は大体Ｌｇ／ｄ＜５でこの現象が現れ始める（例えば、「Ａｗａｎｏ　ｅｔ　ａｌ．，ＩＥＥＥ　Ｔｒａｎｓ．Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅｓ，３６，２２６０（１９８９）」参照。）。
【０００４】
このため、ゲート長を短縮する際には、ゲート電極−チャネル層間距離も短縮することが必要となる。そのため、電子供給層をδ−ドーピング構造とするとともに、ゲート電極からソース寄りおよびドレイン寄りの領域の電子濃度をある程度高くなるように保ちつつゲート電極−チャネル層間距離を短縮するなどの提案が成されている。（例えば、特許文献１参照。）
図１３は従来のＨＥＭＴの構成例を示す図である。
【０００５】
この図１３に示す構造を有するＨＥＭＴは、ＩｎＰ基板１０１上に、ｉ−ＩｎＡｌＡｓバッファ層１０２、ｉ−ＩｎＧａＡｓチャネル層１０３、ｉ−ＩｎＡｌＡｓスペーサ層１０４、電子供給層としての役割を果たすδ−ドープシート１０５、ｉ−ＩｎＡｌＡｓバリア層１０６、ｉ−ＩｎＰエッチング停止層１０７、および離隔されたｎ−ＩｎＧａＡｓキャップ層１０８が順に積層して形成されている。離隔されているｎ−ＩｎＧａＡｓキャップ層１０８の表面には、ソース電極１０９およびドレイン電極１１０がそれぞれ形成され、両電極間には、断面Ｔ型のゲート電極１１１が形成されている。ゲート電極１１１は、ｉ−ＩｎＰエッチング停止層１０７を貫通し、その下層のｉ−ＩｎＡｌＡｓバリア層１０６に達するように形成されている。また、ｎ−ＩｎＧａＡｓキャップ層１０８およびｉ−ＩｎＰエッチング停止層１０７の表面露出部分には、パッシベーション膜としてＳｉＯ２膜１１２が形成されている。
【０００６】
このようなＨＥＭＴ構造の形成には２段階リセス法が用いられる。この２段階リセス法では、１段目のｎ−ＩｎＧａＡｓキャップ層１０８のリセス形成時におけるエッチングを停止させるｉ−ＩｎＰエッチング停止層１０７を、２段目のリセス形成の対象としている。２段目のリセス形成では、Ａｒなどを用い、ゲート電極１１１の形成領域にあるｉ−ＩｎＰエッチング停止層１０７を、その下層のｉ−ＩｎＡｌＡｓバリア層１０６が露出するまでエッチングする。そして、この露出したｉ−ＩｎＡｌＡｓバリア層１０６上に、リフトオフ法によりゲート電極１１１が形成される。
【０００７】
このように、従来、チャネルアスペクト比を維持あるいは向上させることを目的として、ゲート電極−チャネル層間距離を短縮させるための様々な試みが成されている。
【０００８】
【特許文献１】
特開平１０−２０９４３４号公報（段落番号［００１７］〜［００２３］，図１）
【０００９】
【発明が解決しようとする課題】
しかし、現在では、ＨＥＭＴのゲート長は２５ｎｍまで短縮されてきており、ゲート電極−チャネル層間距離を更に短縮することが要求されている。このような場合に、従来と同様の方法でゲート電極−チャネル層間距離を短縮していくと、ゲート電極の耐圧が悪くなるという問題が現れるようになる。
【００１０】
本発明はこのような点に鑑みてなされたものであり、ゲート耐圧を維持しつつゲート電極−チャネル層間距離を短縮した電界効果トランジスタを提供することを目的とする。
【００１１】
【課題を解決するための手段】
本発明では上記課題を解決するために、図１に例示する構成によって実現可能な電界効果トランジスタが提供される。本発明の電界効果トランジスタは、半導体基板上に順次積層して形成されたバッファ層とチャネル層とスペーサ層と電子供給層とバリア層とを有し、さらに前記バリア層上に離隔して形成されたキャップ層と、離隔して形成された前記キャップ層表面のそれぞれに形成されたソース電極およびドレイン電極と、前記ソース電極と前記ドレイン電極との間の領域に形成されたゲート電極と、を有する電界効果トランジスタにおいて、前記ゲート電極が、前記バリア層と前記電子供給層とを貫通して前記スペーサ層に達するように形成されていることを特徴とする。
【００１２】
このような電界効果トランジスタは、図１に例示するＨＥＭＴのように、ゲート電極１１が、バリア層６であるｉ−ＩｎＡｌＡｓバリア層６ａおよびｉ−ＩｎＰエッチング停止層６ｂと、電子供給層であるδ−ドープシート５とを貫通してｉ−ＩｎＡｌＡｓスペーサ層４に達するように形成される。これにより、ゲート電極−チャネル層間距離が短縮されるようになる。
【００１３】
さらに、図１に示すような構造のＨＥＭＴは、ゲート電極１１直下の領域ではエンハンスメント型、ゲート電極１１からソース電極８側およびドレイン電極９側の領域ではディプレッション型になる。そのため、電子は、ソース電極８側およびドレイン電極９側の領域では、ｉ−ＩｎＧａＡｓチャネル層３内のややゲート電極１１寄りを流れ、ゲート電極１１直下の領域では、ｉ−ＩｎＧａＡｓチャネル層３内のややＩｎＰ基板１寄りを流れるようになる。さらに、ゲート電極１１直下にポテンシャルの低いδ−ドープシート５が存在しない方が、存在する場合に比べて、チャネル井戸から見たゲート電極側のポテンシャルは相対的に厚くなる。ゲート電極１１直下のこの厚いポテンシャルに対し、電子がＩｎＰ基板１寄りを流れるようになるため、ゲートリーク電流の発生は抑制されるようになる。
【００１４】
また、本発明では、電界効果トランジスタの製造方法において、半導体基板上に、バッファ層とチャネル層とスペーサ層と電子供給層とバリア層とキャップ層とを順次成長する工程と、前記キャップ層上にソース電極とドレイン電極とを形成する工程と、前記ソース電極と前記ドレイン電極との間の前記キャップ層に、前記バリア層に達する第１のリセスを形成する工程と、前記第１のリセスの前記バリア層表面から前記バリア層と前記電子供給層とを貫通し前記スペーサ層に達する第２のリセスを形成する工程と、前記第２のリセスの前記スペーサ層上にゲート電極を形成する工程と、を有することを特徴とする電界効果トランジスタの製造方法が提供される。
【００１５】
このような電界効果トランジスタの製造方法によれば、図１に示すＨＥＭＴのように、ゲート電極１１が、バリア層６およびδ−ドープシート５を貫通してｉ−ＩｎＡｌＡｓスペーサ層４に達するように形成されるので、ゲート電極−チャネル層間距離が短縮されたＨＥＭＴが得られるようになる。さらに、この製造方法によれば、ゲート電極１１直下にδ−ドープシート５が存在しないことにより相対的に厚くなるポテンシャルのｉ−ＩｎＰ基板１寄りを電子が流れる構造とすることができるため、ゲートリーク電流の発生が抑制されたＨＥＭＴが形成される。
【００１６】
【発明の実施の形態】
以下、本発明の実施の形態を、図面を参照して詳細に説明する。
図１はＨＥＭＴの構成例を示す図である。
【００１７】
この図１に示す構成のＨＥＭＴは、ＩｎＰ基板１を用いたＩｎＡｌＡｓ／ＩｎＧａＡｓ系である。ＩｎＰ基板１上には、ｉ−ＩｎＡｌＡｓバッファ層２、ｉ−ＩｎＧａＡｓチャネル層３、ｉ−ＩｎＡｌＡｓスペーサ層４、Ｓｉ−δ−ドーピング構造の電子供給層として機能するδ−ドープシート５、バリア層６、および離隔して形成されたｎ−ＩｎＧａＡｓキャップ層７が、順次積層して形成されている。
【００１８】
バリア層６は、第１のバリア層としてδ−ドープシート５側に形成されたｉ−ＩｎＡｌＡｓバリア層６ａ、および第２のバリア層としてｎ−ＩｎＧａＡｓキャップ層７側に形成されたｉ−ＩｎＰエッチング停止層６ｂとから構成されている。ｉ−ＩｎＡｌＡｓバリア層６ａは、ｉ−ＩｎＧａＡｓチャネル層３よりもバリアの高い層として形成される。また、ｉ−ＩｎＰエッチング停止層６ｂは、後述する２段階リセス法においてｎ−ＩｎＧａＡｓキャップ層７に第１のリセスを形成する際のエッチストッパとしての役割を果たす。
【００１９】
さらに、離隔したｎ−ＩｎＧａＡｓキャップ層７表面には、ソース電極８およびドレイン電極９がそれぞれ形成されている。ソース電極８およびドレイン電極９は、各電極形成のための金属蒸着後のアニールによる金属拡散により、ｉ−ＩｎＧａＡｓチャネル層３に電気的に接続された状態になっている。また、ｎ−ＩｎＧａＡｓキャップ層７およびｉ−ＩｎＰエッチング停止層６ｂの表面露出部分には、パッシベーション膜としてＳｉＯ２膜１０が形成されている。
【００２０】
ソース電極８とドレイン電極９との間の領域には、断面Ｔ型のゲート電極１１が形成されている。このゲート電極１１は、ＳｉＯ２膜１０、ｉ−ＩｎＰエッチング停止層６ｂ、ｉ−ＩｎＡｌＡｓバリア層６ａおよびδ−ドープシート５を貫通して形成されており、ゲート電極１１の下端は、ｉ−ＩｎＡｌＡｓスペーサ層４に達している。
【００２１】
このようなＨＥＭＴ構造の形成には、２段階リセス法を用いることができる。この２段階リセス法では、まず１段目のリセス形成で、ｉ−ＩｎＰエッチング停止層６ｂの表面までｎ−ＩｎＧａＡｓキャップ層７の一部をエッチングし、第１のリセスを形成する。そして、表面に露出しているｎ−ＩｎＧａＡｓキャップ層７およびｉ−ＩｎＰエッチング停止層６ｂ上にＳｉＯ２膜１０を形成した後、ゲート電極１１形成領域のＳｉＯ２膜１０を除去する。続く２段目のリセス形成では、ｉ−ＩｎＰエッチング停止層６ｂ、およびその下層のｉ−ＩｎＡｌＡｓバリア層６ａ並びにδ−ドープシート５をエッチングして除去し、第２のリセスを形成する。この第２のリセスとして形成された開口部に、下端がｉ−ＩｎＡｌＡｓスペーサ層４に達するゲート電極１１が形成される。
【００２２】
すなわち、従来のＨＥＭＴが２段目のリセス形成でｉ−ＩｎＰエッチング停止層６ｂのみ除去された構造を有していたのに対し、本発明に係るＨＥＭＴは、２段目のリセス形成で、ｉ−ＩｎＡｌＡｓバリア層６ａ、更にはδ−ドープシート５も除去された構造を有している。そして、ゲート電極１１は、ｉ−ＩｎＡｌＡｓスペーサ層４上に形成され、そのため、ゲート電極１１直下には、電子供給層であるδ−ドープシート５が存在しない。
【００２３】
ここで、ＨＥＭＴ構造においてゲート電極直下にδ−ドープシートが存在する場合と存在しない場合とについて比較する。図２はゲート電極直下にδ−ドープシートが存在する場合の伝導帯のエネルギーバンドと電子分布の模式図、図３はゲート電極直下にδ−ドープシートが存在しない場合の伝導帯のエネルギーバンドと電子分布の模式図である。ただし、図２および図３においては、ゲート電極−チャネル層間距離は同じものとする。
【００２４】
ゲート電極直下にδ−ドープシートが存在する場合には、図２に示したように、δ−ドープシート部分の伝導帯のエネルギーは下がり、２次元電子は、ＨＥＭＴ構造内に形成されたチャネル井戸のゲート電極側に片寄った電子分布となる。このようなエネルギーバンド構造においては、δ−ドープシート部分のポテンシャルが低いために、この部分に電子が流れ込み、その結果、ゲートリーク電流が生じる場合がある。さらに、このδ−ドープシートが存在しないとした場合に比べて相対的にポテンシャルが薄くなるのでチャネル井戸から電子がトンネルし、ゲートリーク電流が生じる場合もある。
【００２５】
一方、ゲート電極直下にδ−ドープシートが存在しない場合、すなわち図１に例示したＨＥＭＴ構造のような場合には、図３に示したように、ゲート電極側のポテンシャルは持ち上がり、２次元電子はチャネル井戸内の基板側に片寄った電子分布となる。
【００２６】
ゲート長が短い場合には、図１に示したゲート電極１１直下にδ−ドープシート５が存在しなくても、ゲート電極１１からソース電極８側およびドレイン電極９側の領域ではδ−ドープシート５が存在するので、ソース電極８側およびドレイン電極９側の領域の電子がゲート電極１１直下にまで染み出し、チャネル電子は繋がるようになる。ＨＥＭＴは、ゲート電極１１直下の領域ではエンハンスメント型となり、ソース電極８側およびドレイン電極９側の領域ではディプレッション型になる。そのため、ゲート電極１１直下にδ−ドープシート５が存在しない場合における電子のｉ−ＩｎＧａＡｓチャネル層３内を流れる経路は、ソース電極８側およびドレイン電極９側の領域ではややゲート電極１１寄り、ゲート電極１１直下の領域ではややＩｎＰ基板１寄りとなる。
【００２７】
さらに、ゲート電極１１直下にδ−ドープシート５が存在しないため、図３に示したように、ゲート電極側からのポテンシャルは単調に低くなり、チャネル井戸から見たゲート電極側のポテンシャルは、ゲート電極直下にδ−ドープシートが存在するとした場合に比べて相対的に厚くなる。ゲート電極１１直下では、電子は、ｉ−ＩｎＧａＡｓチャネル層３内のＩｎＰ基板１寄りを流れるため、ゲートリーク電流の発生が抑制されるようになる。
【００２８】
このように、ゲート電極１１直下のδ−ドープシート５が除去されているＨＥＭＴ構造とすることで、ゲート電極−チャネル層間距離が短縮されるとともに、ゲートリーク電流の発生も抑制される。したがって、ゲート電極１１の耐圧を維持しつつ、チャネルアスペクト比を高く保つことができる。
【００２９】
次に、図１に示したＨＥＭＴの製造方法について、図４から図１２を参照して説明する。ここで、図４は各層の形成工程、図５はソース・ドレイン電極の形成工程、図６は第１のリセスの形成工程、図７はＳｉＯ２膜の形成工程、図８は三層レジスト膜の形成工程、図９は電子ビーム露光工程、図１０は反応性イオンエッチング工程、図１１は第２のリセスの形成工程、図１２はゲート電極の形成工程をそれぞれ示す図である。以下、各工程を、順を追って説明する。
【００３０】
ＨＥＭＴの製造は、まず、図４に示すように、ＩｎＰ（１００）基板１上に、ＭＯＣＶＤ（Ｍｅｔａｌ　Ｏｒｇａｎｉｃ　Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法により、ｉ−ＩｎＡｌＡｓバッファ層２、ｉ−ＩｎＧａＡｓチャネル層３、ｉ−ＩｎＡｌＡｓスペーサ層４、δ−ドープシート５、ｉ−ＩｎＡｌＡｓバリア層６ａ、ｉ−ＩｎＰエッチング停止層６ｂ、ｎ−ＩｎＧａＡｓキャップ層７を形成する。
【００３１】
ここで、ｉ−ＩｎＡｌＡｓバッファ層２は膜厚３００ｎｍで、ｉ−ＩｎＧａＡｓチャネル層３は膜厚１５ｎｍで、ｉ−ＩｎＡｌＡｓスペーサ層４は膜厚５ｎｍで、順にそれぞれ成長する。また、δ−ドープシート５は、Ｓｉの面密度を５×１０１２ｃｍ−２として形成する。ｉ−ＩｎＡｌＡｓバリア層６ａは膜厚８ｎｍで、ｉ−ＩｎＰエッチング停止層６ｂは膜厚６ｎｍで、順にそれぞれ成長する。ｎ−ＩｎＧａＡｓキャップ層７は膜厚２５ｎｍとする。このｎ−ＩｎＧａＡｓキャップ層７のｎ型ドーパントとしてはＳｉを用い、そのドーピング濃度は１×１０１９ｃｍ−３とする。
【００３２】
各層の形成後、図５に示すように、素子間をアイソレーションした後、ｎ−ＩｎＧａＡｓキャップ層７上に、Ｔｉ／Ｐｔ／Ａｕを蒸着してアニールし、ソース電極８およびドレイン電極９を形成する。ソース電極８およびドレイン電極９は、その形成時のアニールによる金属拡散によってｉ−ＩｎＧａＡｓチャネル層３と電気的に接続される。
【００３３】
次いで、図６に示すように、ｎ−ＩｎＧａＡｓキャップ層７の一部をｉ−ＩｎＰエッチング停止層６ｂまでウェットエッチングして第１のリセスを形成し、ｎ−ＩｎＧａＡｓキャップ層７をソース電極８側の部分とドレイン電極９側の部分とに離隔する。このウェットエッチングにおけるエッチング液としては、ここでは、クエン酸と過酸化水素の混合液（クエン酸（３３％）：過酸化水素（３１％）＝１：１）を用いる。エッチング温度は１０℃とする。なお、この場合、ＩｎＧａＡｓのエッチング速度は約８０ｎｍ／ｍｉｎ、ＩｎＰのエッチング速度は約０．７ｎｍ／ｍｉｎ、ＩｎＡｌＡｓのエッチング速度は約７ｎｍ／ｍｉｎとなる。
【００３４】
ただし、エッチング液の組成は、上記組成に限定されるものではなく、ｉ−ＩｎＰエッチング停止層６ｂに対してｎ−ＩｎＧａＡｓキャップ層７を選択的にエッチングすることのできるエッチング液を用いればよい。
【００３５】
第１のリセスの形成後は、図７に示すように、ｎ−ＩｎＧａＡｓキャップ層７上、およびウェットエッチングにより表面に露出したｉ−ＩｎＰエッチング停止層６ｂ上に、ＳｉＯ２膜１０を形成する。
【００３６】
次いで、後に形成するゲート電極１１のゲート長に対応したサイズの開口部、およびその断面Ｔ型の形状を形成するために、図８に示すように、素子表面に第１レジスト層１２ａ、第２レジスト層１２ｂおよび第３レジスト層１２ｃを順次積層形成した三層レジスト膜１２を形成する。
【００３７】
そして、後に形成するゲート電極１１のゲート長および形状を考慮して、図９に示すように、三層レジスト膜１２を電子ビーム露光法により露光・現像処理し、ＳｉＯ２膜１０に達する開口部を形成する。
【００３８】
次いで、図１０に示すように、三層レジスト膜１２をマスクにして、ＣＦ４ガスを用いた反応性イオンエッチング（Ｒｅａｃｔｉｖｅ　Ｉｏｎ　Ｅｔｃｈｉｎｇ，ＲＩＥ）を行い、ＳｉＯ２膜１０の表面露出部分を除去する。
【００３９】
その後、図１１に示すように、ｉ−ＩｎＰエッチング停止層６ｂ、ｉ−ＩｎＡｌＡｓバリア層６ａ、δ−ドープシート５のウェットエッチングを行い、ｉ−ＩｎＡｌＡｓスペーサ層４に達する第２のリセスを形成する。このウェットエッチングには、エッチング液としてクエン酸と過酸化水素の混合液（クエン酸（３３％）：過酸化水素（３１％）＝１：１）を用い、エッチング温度は１０℃とする。そして、目的とする深さ（例えばゲート電極−チャネル層間距離が約４ｎｍ）になるまでエッチングした後、ウェットエッチングを停止する。このウェットエッチングの際には、第２のリセス内のδ−ドープシート５が確実に除去されるよう留意し、全体のエッチング量はエッチング時間の調節などにより制御する。ただし、エッチング液の組成は、上記組成に限定されるものではない。
【００４０】
次いで、図１２に示すように、開口された三層レジスト膜１２をマスクにして、第１，第２のリセスとして形成された開口部に対し、Ｔｉ／Ｐｔ／Ａｕを蒸着する。これにより、ｉ−ＩｎＡｌＡｓスペーサ層４上には、Ｔｉ／Ｐｔ／Ａｕが断面Ｔ型に堆積され、ゲート電極１１が形成される。その後、三層レジスト膜１２を除去することにより、図１に示した構造を有するＨＥＭＴが形成される。
【００４１】
このように形成されるＨＥＭＴは、ゲート電極１１直下の領域でエンハンスメント型、ゲート電極１１からソース電極８側およびドレイン電極９側の領域でディプレッション型となる。そのため、ｉ−ＩｎＧａＡｓチャネル層３内の電子の流れる経路が、ソース電極８側およびドレイン電極９側の領域ではややゲート電極１１寄り、ゲート電極１１直下の領域ではややＩｎＰ基板１寄りとなる。さらに、ゲート電極１１直下にδ−ドープシート５が存在しないために、チャネル井戸から見たゲート電極側のポテンシャルは相対的に厚くなり、ゲートリーク電流の発生を抑制することができる。したがって、ゲート耐圧を維持しつつ、ゲート電極−チャネル層間距離を短縮することができ、チャネルアスペクト比が高く保たれたＨＥＭＴを形成することができる。
【００４２】
なお、以上の説明では、電子供給層をδ−ドーピング構造としている場合について述べたが、本発明は、勿論、電子供給層が均一ドーピング構造であるＨＥＭＴにも適用可能である。
【００４３】
また、上記のＨＥＭＴ構造において用いた各層の材料および膜厚、ゲート電極などに用いた電極材料、各層や電極の形成条件やエッチング条件などは、単なる例であって、本発明はこれに限定されるものではない。
【００４４】
（付記１）　半導体基板上に順次積層して形成されたバッファ層とチャネル層とスペーサ層と電子供給層とバリア層とを有し、さらに前記バリア層上に離隔して形成されたキャップ層と、離隔して形成された前記キャップ層表面のそれぞれに形成されたソース電極およびドレイン電極と、前記ソース電極と前記ドレイン電極との間の領域に形成されたゲート電極と、を有する電界効果トランジスタにおいて、
前記ゲート電極が、前記バリア層と前記電子供給層とを貫通して前記スペーサ層に達するように形成されていることを特徴とする電界効果トランジスタ。
【００４５】
（付記２）　前記電子供給層は、δ−ドーピング構造であることを特徴とする付記１記載の電界効果トランジスタ。
（付記３）　前記バリア層は、前記電子供給層側にあって前記チャネル層よりもバリアの高い第１のバリア層と前記キャップ層側の第２のバリア層との積層構造を有していることを特徴とする付記１記載の電界効果トランジスタ。
【００４６】
（付記４）　前記電子供給層は、均一ドーピング構造であることを特徴とする付記１記載の電界効果トランジスタ。
（付記５）　前記キャップ層には不純物がドーピングされていることを特徴とする付記１記載の電界効果トランジスタ。
【００４７】
（付記６）　電界効果トランジスタの製造方法において、
半導体基板上に、バッファ層とチャネル層とスペーサ層と電子供給層とバリア層とキャップ層とを順次形成する工程と、
前記キャップ層上にソース電極とドレイン電極とを形成する工程と、
前記ソース電極と前記ドレイン電極との間の領域の前記キャップ層に、前記バリア層に達する第１のリセスを形成する工程と、
前記第１のリセスの前記バリア層の表面から前記バリア層と前記電子供給層とを貫通し前記スペーサ層に達する第２のリセスを形成する工程と、
前記第２のリセスの前記スペーサ層上にゲート電極を形成する工程と、
を有することを特徴とする電界効果トランジスタの製造方法。
【００４８】
（付記７）　前記第１のリセスの前記バリア層の表面から前記バリア層と前記電子供給層とを貫通し前記スペーサ層に達する前記第２のリセスを形成する工程においては、クエン酸と過酸化水素を含むエッチング液を用いたウェットエッチングにより前記第２のリセスを形成することを特徴とする付記６記載の電界効果トランジスタの製造方法。
【００４９】
（付記８）　前記バリア層は、前記チャネル層よりもバリアの高い第１のバリア層と第２のバリア層との積層構造を有し、
前記半導体基板上に、前記バッファ層と前記チャネル層と前記スペーサ層と前記電子供給層と前記バリア層と前記キャップ層とを順次形成する工程においては、前記電子供給層の形成後に前記第１のバリア層を形成し、前記第１のバリア層の形成後に前記第２のバリア層を形成し、前記第２のバリア層の形成後に前記キャップ層を形成することを特徴とする付記６記載の電界効果トランジスタの製造方法。
【００５０】
（付記９）　前記ソース電極と前記ドレイン電極との間の領域の前記キャップ層に、前記バリア層に達する前記第１のリセスを形成する工程においては、前記第２のバリア層をエッチング停止層とし前記キャップ層を選択的にエッチングすることのできるエッチング液を用いることを特徴とする付記８記載の電界効果トランジスタの製造方法。
【００５１】
【発明の効果】
以上説明したように本発明では、半導体基板上に順次形成したバッファ層、チャネル層、スペーサ層、電子供給層、バリア層、キャップ層、およびキャップ層上に形成されたソース電極並びにドレイン電極を有する電界効果トランジスタのゲート電極を、バリア層および電子供給層を貫通してスペーサ層に達するように形成する。これにより、ゲート耐圧を維持しつつ、ゲート電極−チャネル層間距離を短縮することができ、電界効果トランジスタのチャネルアスペクト比を高く保つことができる。
【図面の簡単な説明】
【図１】ＨＥＭＴの構成例を示す図である。
【図２】ゲート電極直下にδ−ドープシートが存在する場合の伝導帯のエネルギーバンドと電子分布の模式図である。
【図３】ゲート電極直下にδ−ドープシートが存在しない場合の伝導帯のエネルギーバンドと電子分布の模式図である。
【図４】各層の形成工程を示す図である。
【図５】ソース・ドレイン電極の形成工程を示す図である。
【図６】第１のリセスの形成工程を示す図である。
【図７】ＳｉＯ２膜の形成工程を示す図である。
【図８】三層レジスト膜の形成工程を示す図である。
【図９】電子ビーム露光工程を示す図である。
【図１０】反応性イオンエッチング工程を示す図である。
【図１１】第２のリセスの形成工程を示す図である。
【図１２】ゲート電極の形成工程を示す図である。
【図１３】従来のＨＥＭＴの構成例を示す図である。
【符号の説明】
１，１０１　ＩｎＰ基板
２，１０２　ｉ−ＩｎＡｌＡｓバッファ層
３，１０３　ｉ−ＩｎＧａＡｓチャネル層
４，１０４　ｉ−ＩｎＡｌＡｓスペーサ層
５，１０５　δ−ドープシート
６　バリア層
６ａ，１０６　ｉ−ＩｎＡｌＡｓバリア層
６ｂ，１０７　ｉ−ＩｎＰエッチング停止層
７，１０８　ｎ−ＩｎＧａＡｓキャップ層
８，１０９　ソース電極
９，１１０　ドレイン電極
１０，１１２　ＳｉＯ２膜
１１，１１１　ゲート電極
１２　三層レジスト膜
１２ａ　第１レジスト層
１２ｂ　第２レジスト層
１２ｃ　第３レジスト層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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