(57)【要約】【課題】出力段部のロスを極力減らし、データドライバ、ひいては液晶表示装置全体の低消費電力化を実現する。【解決手段】ｓｅｔ信号が「Ｈ」となると、ｎＭＯＳトランジスタ２０がドレイン電流Ｉ１で、ソース電位Ｖｉｎを保つようなＶｇｓ（ｐｒｅ）が入力容量Ｃｉｎに保持される。次に、ｓｅｔ信号が「Ｌ」、ｗｒｉｔｅ信号が「Ｈ」となると、ｎＭＯＳトランジスタ２０は、ソースフォロワ動作し、負荷容量Ｃｌｏａｄを充電しながら、安定状態となる。負荷容量への書き込みが終わったタイミングで、ｓｅｔ信号、ｗｒｉｔｅ信号とも「Ｌ」にする。これにより、負荷容量に書き込み電圧を保持する。同時に、電流源２１，２２を強制的にオフすることにより、微小なバイアス電流Ｉ１が完全に止まり、電流消費が全くなくなる。【選択図】  図１
2004208267.tif 000002
【特許請求の範囲】
【請求項１】
当該回路への入力電圧で負荷を駆動するソースフォロア回路において、
ＭＯＳトランジスタと、
前記ＭＯＳトランジスタのゲート電位を記憶する容量手段と、
前記ＭＯＳトランジスタへバイアス電流を供給するソース側電流源とドレイン側電流源とからなるバイアス電流供給手段と、
前記ＭＯＳトランジスタのソース電位を強制的に前記入力電圧にすることにより前記バイアス電流供給手段によって変動した前記ＭＯＳトランジスタのゲート電位を前記容量手段に保持した後、前記容量手段に保持されたゲート電位を、前記ＭＯＳトランジスタのゲートに印加して前記ＭＯＳトランジスタを動作させ、前記ソース側電流源を動作させることによって前記負荷を前記入力電圧で駆動する制御手段と
を具備することを特徴とするソースフォロア回路。
【請求項２】
前記ＭＯＳトランジスタは、ｎＭＯＳトランジスタとｐＭＯＳトランジスタとからなり、
前記制御手段は、前記入力電圧の値に基づいて、前記ｎＭＯＳトランジスタまたは前記ｐＭＯＳトランジスタのいずれか一方を選択的に駆動することを特徴とする請求項１記載のソースフォロア回路。
【請求項３】
前記容量手段の片側は、接地または定電位に接続されていることを特徴とする請求項１または２記載のソースフォロア回路。
【請求項４】
当該回路への入力電圧で負荷を駆動するソースフォロア回路において、
第１のＭＯＳトランジスタと、
前記第１のＭＯＳトランジスタのゲート電位を記憶する第１の容量手段と、
前記第１のＭＯＳトランジスタへバイアス電流を供給するソース側電流源とドレイン側電流源とからなる第１のバイアス電流供給手段と、
第２のＭＯＳトランジスタと、
前記第２のＭＯＳトランジスタのゲート電位を記憶する第２の容量手段と、
前記第２のＭＯＳトランジスタへバイアス電流を供給するドレイン側電流源とからなる第２のバイアス電流供給手段と、
前記第１のＭＯＳトランジスタのソース電位を強制的に前記入力電圧にすることにより前記第１のバイアス電流供給手段によって変動した前記第１のＭＯＳトランジスタのゲート電位を前記第１の容量手段に保持するとともに、前記第２のバイアス電流供給手段によって発生する前記第２のＭＯＳトランジスタのゲート電圧と前記入力電圧との差分の電位を、前記第２の容量手段に保持した後、前記第１の容量手段に保持されたゲート電位を、前記第１のＭＯＳトランジスタのゲートに印加して前記第１のＭＯＳトランジスタを動作させ、前記第２の容量手段に保持された差分の電位を前記負荷への出力電圧と、前記第２のＭＯＳトランジスタのゲートの間に印加して前記第２のＭＯＳトランジスタを動作させて、前記負荷を前記入力電圧で駆動する制御手段と
を具備することを特徴とするソースフォロア回路。
【請求項５】
前記第１のＭＯＳトランジスタおよび前記第２のＭＯＳトランジスタが共にｎＭＯＳトランジスタである第１の回路と、
前記第１のＭＯＳトランジスタおよび前記第２のＭＯＳトランジスタが共にｐＭＯＳトランジスタである第２の回路とを具備し、
前記制御手段は、前記入力電圧の値に基づいて、前記第１の回路または前記第２の回路のいずれか一方を選択的に駆動することを特徴とする請求項４記載のソースフォロア回路。
【請求項６】
前記第２のＭＯＳトランジスタが第３及び第４の２つのＭＯＳトランジスタから構成されており、該第３及び第４のＭＯＳトランジスタのソース及びゲート同士を共通接続し、第３及び第４のＭＯＳトランジスタのゲート電圧と前記入力電圧との差分の電位を、前記第２の容量手段に保持する時と、前記第２の容量手段に保持された差分の電位を、前記負荷への出力端子と前記第３及び第４のＭＯＳトランジスタのゲートとの間に印加する時とにおいて、第３及び第４のＭＯＳトランジスタのドレイン間に設けられたドレイン間抵抗を制御する抵抗制御手段を具備することを特徴とする請求項４または５に記載のソースフォロア回路。
【請求項７】
前記ドレイン間抵抗が第５、第６、第７のＭＯＳトランジスタで構成され、前記抵抗制御手段により各トランジスタがオン／オフ制御されて、抵抗値が調整されることを特徴とする請求項６記載のソースフォロア回路。
【請求項８】
画素電極が接続された薄膜トランジスタを介してクロス接続された走査線とデータ線とからなる液晶表示装置に対して、アナログ信号を前記データ線に送出するデータドライバを具備する液晶表示装置の駆動装置であって、
前記データドライバは、
ＭＯＳトランジスタと、
前記ＭＯＳトランジスタのゲート電位を記憶する容量手段と、
前記ＭＯＳトランジスタへバイアス電流を供給するソース側電流源とドレイン側電流源とからなるバイアス電流供給手段と、
前記ＭＯＳトランジスタのソース電位を強制的に前記入力電圧にすることにより前記バイアス電流供給手段によって変動した前記ＭＯＳトランジスタのゲート電位を前記容量手段に保持した後、前記容量手段に保持されたゲート電位を、前記ＭＯＳトランジスタのゲートに印加して前記ＭＯＳトランジスタを動作させ、前記ソース側電流源を動作させることによって前記負荷を前記入力電圧で駆動する制御手段とからなるバッファ回路を具備することを特徴とする液晶表示装置の駆動装置。
【請求項９】
前記ＭＯＳトランジスタは、ｎＭＯＳトランジスタとｐＭＯＳトランジスタとからなり、
前記制御手段は、前記入力電圧の値に基づいて、前記ｎＭＯＳトランジスタまたは前記ｐＭＯＳトランジスタのいずれか一方を選択的に駆動することを特徴とする請求項８記載の液晶表示装置の駆動装置。
【請求項１０】
前記容量手段の片側は、接地または定電位に接続されていることを特徴とする請求項８または９記載の液晶表示装置の駆動装置。
【請求項１１】
画素電極が接続された薄膜トランジスタを介してクロス接続された走査線とデータ線とからなる液晶表示装置に対して、アナログ信号を前記データ線に送出するデータドライバを具備する液晶表示装置の駆動装置であって、
前記データドライバは、
第１のＭＯＳトランジスタと、
前記第１のＭＯＳトランジスタのゲート−ソースバイアス電圧を記憶する第１の容量手段と、
前記第１のＭＯＳトランジスタへバイアス電流を供給するソース側電流源とドレイン側電流源とからなる第１のバイアス電流供給手段と、
第２のＭＯＳトランジスタと、
前記第２のＭＯＳトランジスタのゲート電位を記憶する第２の容量手段と、
前記第２のＭＯＳトランジスタへバイアス電流を供給するドレイン側電流源とからなる第２のバイアス電流供給手段と、
前記第１のＭＯＳトランジスタのソース電位を強制的に前記入力電圧にすることにより前記第１のバイアス電流供給手段によって変動した前記第１のＭＯＳトランジスタのゲート電位を前記第１の容量手段に保持するとともに、前記第２のバイアス電流供給手段によって発生する前記第２のＭＯＳトランジスタのゲート電圧と前記入力電圧との差分の電位を、前記第２の容量手段に保持した後、前記第１の容量手段に保持されたゲート電位を、前記第１のＭＯＳトランジスタのゲートに印加して前記第１のＭＯＳトランジスタを動作させ、前記第２の容量手段に保持された差分の電位を前記負荷への出力電圧と、前記第２のＭＯＳトランジスタのゲートの間に印加して前記第２のＭＯＳトランジスタを動作させて、前記負荷を前記入力電圧で駆動する制御手段とからなるバッファ回路を具備することを特徴とする液晶表示装置の駆動装置。
【請求項１２】
前記データドライバは、
さらに、前記第１のＭＯＳトランジスタおよび前記第２のＭＯＳトランジスタが共にｎＭＯＳトランジスタである第１の回路と、
前記第１のＭＯＳトランジスタおよび前記第２のＭＯＳトランジスタが共にｐＭＯＳトランジスタである第２の回路とを具備し、
前記制御手段は、前記入力電圧の値に基づいて、前記第１の回路または前記第２の回路のいずれか一方を選択的に駆動することを特徴とする請求項１１記載の液晶表示装置の駆動装置。
【請求項１３】
前記第２のＭＯＳトランジスタが第３及び第４の２つのＭＯＳトランジスタから構成されており、該第３及び第４のＭＯＳトランジスタのソース及びゲート同士を共通接続し、第３及び第４のＭＯＳトランジスタのゲート電圧と前記入力電圧との差分の電位を、前記第２の容量手段に保持する時と、前記第２の容量手段に保持された差分の電位を、前記負荷への出力端子と前記第３及び第４のＭＯＳトランジスタのゲートとの間に印加する時とにおいて、第３及び第４のＭＯＳトランジスタのドレイン間に設けられたドレイン間抵抗の抵抗値を制御する抵抗制御手段を具備することを特徴とする請求項１１または１２に記載の液晶表示装置の駆動装置。
【請求項１４】
前記ドレイン間抵抗が第５、第６、第７のＭＯＳトランジスタで構成され、前記抵抗制御手段により各トランジスタがオン／オフ制御されて、抵抗値が調整されることを特徴とする請求項１３記載の液晶表示装置の駆動装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、低消費電カアナログバッファ回路および駆動回路装置に関し、特に液晶表示装置のソースドライバの出力段に用いられるソースフォロア回路および液晶表示装置の駆動装置に関する。
【０００２】
【従来の技術】
液晶表示装置は、図１１に示すように走査線１、データ線２、薄膜トランジスタ３、画素電極４、液晶を介した対向電極（図示略）からなる。走査線１は、スキャンドライバ１０により順次選択され、データドライバ１１は、アナログ信号をデータ線２に送出する。
【０００３】
データドライバ１１は、タイミングコントロール９に従って、シフトレジスタ・データラッチ１２によりマルチプレクスされたデジタル信号を各チャネルに分配し、Ｒ−Ｓｔｒｉｎｇ１３およびＤ／Ａコンバータ１４によりＤＡ変換し、バッファ１５を介し、データ線２に送出する。バッファ１５は、容量負荷を有するデータ線２を速やかに駆動するために必要とされ、図１２に示すオペアンプを用いた回路が一般に用いられている（例えば、特許文献１参照。）。
【０００４】
【特許文献１】
特開２０００−３３８４６１号公報
【０００５】
【発明が解決しようとする課題】
ところで、図１２において、出力段に使用されるオペアンプＰ３は、その動作の維持のため、バイアス電流Ｉ１、Ｉ２が必要とされる。特に、バイアス電流Ｉ２は、負荷を駆動するために大きな値にしなければいけない。例えば、負荷Ｃｌｏａｄ＝３０ｐＦとし、Ｖｏｕｔ＝５Ｖをｔ＝５μｓｅｃで書き込む場合、少なくとも、バイアス電流Ｉ２は、Ｉ２＝Ｃｌｏａｄ×Ｖｏｕｔ／ｔ＝３０μＡ必要になる。
【０００６】
しかしながら、従来、Ｖｏｕｔが５Ｖ以下であっても、書き込みが終了した後においても上記バイアス電流Ｉ２を流していたために、このような回路でＱＶＧＡパネル（３２０×ＲＧＢ）を駆動しようとすると、
Ｉ２×３２０×３×５＝１４４ｍＷ
をオペアンプＰ３の出力段だけで消費することになる。
【０００７】
本来、負荷の充放電に要する電力を簡易的に見積もると、
Ｉ／２ｆＣＶ２＝１／２×（６０Ｈｚ×２４０）×（３０ｐＦ×３２０×３）×（５Ｖ）２  ＝  ５．２ｍＷ
となる。実際には、書き込み終了時にバイアス電流をカットオフするなどの低電力化の対応をしていたが、該対応だけでは十分では無く、ほとんどはオペアンプ内のロスとして消費されている。すなわち、液晶表示装置が携帯端末として使われる場合には、低消費電力化が要求されるため、バッファ１５の消費電力が大きな問題となっている。
【０００８】
この発明は上述した事情に鑑みてなされたもので、出力段部のロスを極力減らし、データドライバ、ひいては液晶表示装置全体の低消費電力化を実現することができるソースフォロア回路および液晶表示装置の駆動装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】
上述した問題点を解決するために、請求項１記載の発明では、当該回路への入力電圧で負荷を駆動するソースフォロア回路において、ＭＯＳトランジスタと、前記ＭＯＳトランジスタのゲート電位を記憶する容量手段と、前記ＭＯＳトランジスタへバイアス電流を供給するソース側電流源とドレイン側電流源とからなるバイアス電流供給手段と、前記ＭＯＳトランジスタのソース電位を強制的に前記入力電圧にすることにより前記バイアス電流供給手段によって変動した前記ＭＯＳトランジスタのゲート電位を前記容量手段に保持した後、前記容量手段に保持されたゲート電位を、前記ＭＯＳトランジスタのゲートに印加して前記ＭＯＳトランジスタを動作させ、前記ソース側電流源を動作させることによって前記負荷を前記入力電圧で駆動する制御手段とを具備することを特徴とする。
【００１０】
また、請求項２記載の発明では、請求項１記載のソースフォロア回路において、前記ＭＯＳトランジスタは、ｎＭＯＳトランジスタとｐＭＯＳトランジスタとからなり、前記制御手段は、前記入力電圧の値に基づいて、前記ｎＭＯＳトランジスタまたは前記ｐＭＯＳトランジスタのいずれか一方を選択的に駆動することを特徴とする。
【００１１】
また、請求項３記載の発明では、請求項１または２記載のソースフォロア回路において、前記容量手段の片側は、接地または定電位に接続されていることを特徴とする。
【００１２】
また、上述した問題点を解決するために、請求項４記載の発明では、当該回路への入力電圧で負荷を駆動するソースフォロア回路において、第１のＭＯＳトランジスタと、前記第１のＭＯＳトランジスタのゲート電位を記憶する第１の容量手段と、前記第１のＭＯＳトランジスタへバイアス電流を供給するソース側電流源とドレイン側電流源とからなる第１のバイアス電流供給手段と、第２のＭＯＳトランジスタと、前記第２のＭＯＳトランジスタのゲート電位を記憶する第２の容量手段と、前記第２のＭＯＳトランジスタへバイアス電流を供給するドレイン側電流源とからなる第２のバイアス電流供給手段と、前記第１のＭＯＳトランジスタのソース電位を強制的に前記入力電圧にすることにより前記第１のバイアス電流供給手段によって変動した前記第１のＭＯＳトランジスタのゲート電位を前記第１の容量手段に保持するとともに、前記第２のバイアス電流供給手段によって発生する前記第２のＭＯＳトランジスタのゲート電圧と前記入力電圧との差分の電位を、前記第２の容量手段に保持した後、前記第１の容量手段に保持されたゲート電位を、前記第１のＭＯＳトランジスタのゲートに印加して前記第１のＭＯＳトランジスタを動作させ、前記第２の容量手段に保持された差分の電位を前記負荷への出力電圧と、前記第２のＭＯＳトランジスタのゲートの間に印加して前記第２のＭＯＳトランジスタを動作させて、前記負荷を前記入力電圧で駆動する制御手段とを具備することを特徴とする。
【００１３】
また、請求項５記載の発明では、請求項４記載のソースフォロア回路において、前記第１のＭＯＳトランジスタおよび前記第２のＭＯＳトランジスタが共にｎＭＯＳトランジスタである第１の回路と、前記第１のＭＯＳトランジスタおよび前記第２のＭＯＳトランジスタが共にｐＭＯＳトランジスタである第２の回路とを具備し、前記制御手段は、前記入力電圧の値に基づいて、前記第１の回路または前記第２の回路のいずれか一方を選択的に駆動することを特徴とする。
【００１４】
また、請求項６記載の発明では、請求項４または５に記載のソースフォロア回路において、前記第２のＭＯＳトランジスタが第３及び第４の２つのＭＯＳトランジスタから構成されており、該第３及び第４のＭＯＳトランジスタのソース及びゲート同士を共通接続し、第３及び第４のＭＯＳトランジスタのゲート電圧と前記入力電圧との差分の電位を、前記第２の容量手段に保持する時と、前記第２の容量手段に保持された差分の電位を、前記負荷への出力端子と前記第３及び第４のＭＯＳトランジスタのゲートとの間に印加する時とにおいて、第３及び第４のＭＯＳトランジスタのドレイン間に設けられたドレイン間抵抗を制御する抵抗制御手段を具備することを特徴とする。
【００１５】
また、請求項７記載の発明では、請求項６記載のソースフォロア回路において、前記ドレイン間抵抗が第５、第６、第７のＭＯＳトランジスタで構成され、前記抵抗制御手段により各トランジスタがオン／オフ制御されて、抵抗値が調整されることを特徴とする。
【００１６】
また、上述した問題点を解決するために、請求項８記載の発明では、画素電極が接続された薄膜トランジスタを介してクロス接続された走査線とデータ線とからなる液晶表示装置に対して、アナログ信号を前記データ線に送出するデータドライバを具備する液晶表示装置の駆動装置であって、前記データドライバは、ＭＯＳトランジスタと、前記ＭＯＳトランジスタのゲート電位を記憶する容量手段と、前記ＭＯＳトランジスタへバイアス電流を供給するソース側電流源とドレイン側電流源とからなるバイアス電流供給手段と、前記ＭＯＳトランジスタのソース電位を強制的に前記入力電圧にすることにより前記バイアス電流供給手段によって変動した前記ＭＯＳトランジスタのゲート電位を前記容量手段に保持した後、前記容量手段に保持されたゲート電位を、前記ＭＯＳトランジスタのゲートに印加して前記ＭＯＳトランジスタを動作させ、前記ソース側電流源を動作させることによって前記負荷を前記入力電圧で駆動する制御手段とからなるバッファ回路を具備することを特徴とする。
【００１７】
また、請求項９記載の発明では、請求項８記載の液晶表示装置の駆動装置において、前記ＭＯＳトランジスタは、ｎＭＯＳトランジスタとｐＭＯＳトランジスタとからなり、前記制御手段は、前記入力電圧の値に基づいて、前記ｎＭＯＳトランジスタまたは前記ｐＭＯＳトランジスタのいずれか一方を選択的に駆動することを特徴とする。
【００１８】
また、請求項１０記載の発明では、請求項８または９記載の液晶表示装置の駆動装置において、前記容量手段の片側は、接地または定電位に接続されていることを特徴とする。
【００１９】
また、上述した問題点を解決するために、請求項１１記載の発明では、画素電極が接続された薄膜トランジスタを介してクロス接続された走査線とデータ線とからなる液晶表示装置に対して、アナログ信号を前記データ線に送出するデータドライバを具備する液晶表示装置の駆動装置であって、前記データドライバは、
第１のＭＯＳトランジスタと、前記第１のＭＯＳトランジスタのゲート−ソースバイアス電圧を記憶する第１の容量手段と、前記第１のＭＯＳトランジスタへバイアス電流を供給するソース側電流源とドレイン側電流源とからなる第１のバイアス電流供給手段と、第２のＭＯＳトランジスタと、前記第２のＭＯＳトランジスタのゲート電位を記憶する第２の容量手段と、前記第２のＭＯＳトランジスタへバイアス電流を供給するドレイン側電流源とからなる第２のバイアス電流供給手段と、前記第１のＭＯＳトランジスタのソース電位を強制的に前記入力電圧にすることにより前記第１のバイアス電流供給手段によって変動した前記第１のＭＯＳトランジスタのゲート電位を前記第１の容量手段に保持するとともに、前記第２のバイアス電流供給手段によって発生する前記第２のＭＯＳトランジスタのゲート電圧と前記入力電圧との差分の電位を、前記第２の容量手段に保持した後、前記第１の容量手段に保持されたゲート電位を、前記第１のＭＯＳトランジスタのゲートに印加して前記第１のＭＯＳトランジスタを動作させ、前記第２の容量手段に保持された差分の電位を前記負荷への出力電圧と、前記第２のＭＯＳトランジスタのゲートの間に印加して前記第２のＭＯＳトランジスタを動作させて、前記負荷を前記入力電圧で駆動する制御手段とからなるバッファ回路を具備することを特徴とする。
【００２０】
また、請求項１２記載の発明では、請求項１１記載の液晶表示装置の駆動装置において、前記データドライバは、さらに、前記第１のＭＯＳトランジスタおよび前記第２のＭＯＳトランジスタが共にｎＭＯＳトランジスタである第１の回路と、前記第１のＭＯＳトランジスタおよび前記第２のＭＯＳトランジスタが共にｐＭＯＳトランジスタである第２の回路とを具備し、前記制御手段は、前記入力電圧の値に基づいて、前記第１の回路または前記第２の回路のいずれか一方を選択的に駆動することを特徴とする。
【００２１】
また、請求項１３記載の発明では、請求項１１または１２に記載の液晶表示装置の駆動装置において、前記第２のＭＯＳトランジスタが第３及び第４の２つのＭＯＳトランジスタから構成されており、該第３及び第４のＭＯＳトランジスタのソース及びゲート同士を共通接続し、第３及び第４のＭＯＳトランジスタのゲート電圧と前記入力電圧との差分の電位を、前記第２の容量手段に保持する時と、前記第２の容量手段に保持された差分の電位を、前記負荷への出力端子と前記第３及び第４のＭＯＳトランジスタのゲートとの間に印加する時とにおいて、第３及び第４のＭＯＳトランジスタのドレイン間に設けられたドレイン間抵抗の抵抗値を制御する抵抗制御手段を具備することを特徴とする。
【００２２】
また、請求項１４記載の発明では、請求項１３記載の液晶表示装置の駆動装置において、前記ドレイン間抵抗が第５、第６、第７のＭＯＳトランジスタで構成され、前記抵抗制御手段により各トランジスタがオン／オフ制御されて、抵抗値が調整されることを特徴とする。
【００２３】
この発明では、制御手段により、前記ＭＯＳトランジスタのソース電位を強制的に前記入力電圧にすることにより前記バイアス電流供給手段によって変動した前記ＭＯＳトランジスタのゲート電位を前記容量手段に保持した後、前記容量手段に保持されたゲート電位を、前記ＭＯＳトランジスタのゲートに印加して前記ＭＯＳトランジスタを動作させ、前記ソース側電流源を動作させることによって前記負荷を前記入力電圧で駆動する。したがって、出力段部のロスを極力減らし、データドライバ、ひいては液晶表示装置全体の低消費電力化を実現することが可能となる。
【００２４】
【発明の実施の形態】
以下、図面を用いて本発明の実施の形態を説明する。
Ａ．第１実施形態
図１は、本発明の第１実施形態によるアナログバッファ回路の構成を示す等価回路図である。図１において、ｎＭＯＳトランジスタ２０と、同じ電流を流す電流源２１，２２がそれぞれ、ドレインＤ、ソースＳに接続され、ゲートＧと入力の間に入力容量Ｃｉｎが接続されている。また、ｓｅｔ信号で閉じるアナログスイッチＳＷ１、ｗｒｉｔｅ信号で閉じるアナログスイッチＳＷ２が図示するように接続されている。また、動作は、プリチャージ期間、書き込み期間、保持期間の３つの状態からなる。
【００２５】
図２は、本第１実施形態によるアナログバッファ回路の動作を説明するためのタイミングチャートである。
【００２６】
（ａ）プリチャージ期間
ｓｅｔ信号はｈｉｇｈとなると、アナログスイッチＳＷ１がオン状態となり、ｎＭＯＳトランジスタ２０には電流源２１からドレイン電流Ｉ１が流れる。ゲート・ソース間の電圧Ｖｇｓは、ドレイン電流Ｉ１に見合うように自動的にバイアスされる。また、ソース電位はＶｉｎにセットされるが、ソースノードの入出力電流の関係からＶｉｎからソースノードヘは、電流は流れ込まない。すなわち、入力インピーダンスは、十分大きい値が確保される。
【００２７】
このようにして、ｎＭＯＳトランジスタ２０がドレイン電流Ｉ１で、ソース電位Ｖｉｎを保つようなＶｇｓ（ｐｒｅ）が入力容量Ｃｉｎに保持される。そのときゲート電位はＶｉｎ＋Ｖｇｓ（ｐｒｅ）となる。一方、負荷Ｃｌｏａｄは、Ｖｓｓに放電される。
【００２８】
（ｂ）書き込み期間
ｓｅｔ信号がｌｏｗ、ｗｒｉｔｅ信号がｈｉｇｈとなると、アナログスイッチＳＷ１がオフ状態、アナログスイッチＳＷ２がオン状態となる。ゲート電位は、Ｖｉｎ＋Ｖｇｓ（ｐｒｅ）のままであるが、ｎＭＯＳトランジスタ２０は、ソースフォロワ動作し、負荷容量Ｃｌｏａｄを充電しながら、ソース電位がＶｉｎ、ドレイン電流がＩ１で安定状態となる。ドレイン電流Ｉ１が小さすぎると、ｎＭＯＳトランジスタ２０は、カットオフ寸前で動作することになり、ソース電位がＶｉｎに近づくと駆動能力が急激に低下する。Ｉ１＝１μＡ程度とすることで、３０ｐＦを４μｓｅｃ以下で充電することが可能である。
【００２９】
（ｃ）保持期間
負荷容量への書き込みが終わったタイミングで、ｓｅｔ信号、ｗｒｉｔｅ信号ともｌｏｗにすると、アナログスイッチＳＷ１，ＳＷ２がオフ状態となる。これにより、負荷容量に書き込み電圧を保持する。これと同時に、２つの電流源２１，２２を強制的にオフする。これにより微小なバイアス電流Ｉ１も完全に止まることになり、電流消費が全くなくなる。
【００３０】
上述した動作によれば、バッファ部消費電力を約１７ｍＷにすることができた。また、上述した動作は、ｎＭＯＳトランジスタ２０を用いた場合だが、回路を対象に構成することで、ｐＭＯＳトタンジスタで構成してもよい。
【００３１】
Ｂ．第２実施形態
次に、本発明の第２実施形態について説明する。上述した第１実施形態では、電流源２１，２２での電圧降下と、ｎＭＯＳトランジスタ２０の動作領域とを飽和領域に維持するため、ＯＵＴはＶｄｄより１Ｖ程度低いところまでしか動作しない。ｐＭＯＳトランジスタの場合には、逆にＶｓｓより１Ｖ程度高いところまでしか動作しない。これを解決したのが第２実施形態である。
【００３２】
図３は、本発明の第２実施形態によるアナログバッファ回路の構成を示す等価回路図である。制御信号発生回路３０は、インバータ２段のラッチ回路３１と、該ラッチ回路３１から発生する制御信号を作る回路３２とからなる。ラッチ回路３１により、入力信号ＩＮは、電源電圧の約半分の閾値（Ｖｌｔ）で振り分けられ、ラッチされる。すなわち、ＩＮ＜Ｖｌｔでｓｅｌ＝Ｌｏｗ、ＩＮ＞＝Ｖｌｔでｓｅｌ＝Ｈｉｇｈとなる。
【００３３】
スイッチＳＷ４は、Ｌａｔｃｈ信号（ネガティブ）によりオン状態となり、スイッチＳＷ５は、Ｌａｔｃｈ信号によりオン状態となる。ＷＲｎは、書き込み期間にｎＭＯＳトランジスタ３５経由で充電するスイッチＳＷ７を閉じる制御信号、ＷＲｐは、同じくｐＭＯＳトランジスタ３６側の信号で、スイッチＳＷ８を閉じる。また、スイッチＳＷ９は、Ｓｅｌ信号（ネガティブ）によりオン状態となる。また、スイッチＳＷ１０は、Ｓｅｌ信号によりオン状態となる。また、電流源としては、ｐＭＯＳトランジスタ３７、ｎＭＯＳトランジスタ３８を用いている。
【００３４】
図４は、本第２実施形態によるアナログバッファ回路の動作を説明するためのタイミングチャートである。図４に示す１Ｈ期間は、ＩＮ＜Ｖｌｔであり、Ｓｅｌ＝Ｌｏｗとなる。したがって、プリチャージ期間にＯＵＴはＶｓｓ側に放電される。次の書き込み期間では、ＷＲｎ信号によりスイッチＳＷ７が閉じ、ｎＭＯＳトランジスタ３５のソースフォロア回路により、ＯＵＴは所望の電位充電される。
【００３５】
２Ｈ期間は、ＩＮ＞Ｖｌｔであり、Ｓｅｌ＝Ｈｉｇｈとなる。したがって、プリチャージ期間にＯＵＴはＶｄｄで充電される。次の書き込み期間では、ＷＲｐ信号によりスイッチＳＷ８が閉じ、ｐＭＯＳトランジスタ３６のソースフォロア回路により、ＯＵＴは所望の電位まで放電される。
【００３６】
このようにして、Ｖｌｔより下側では、ｎＭＯＳトランジスタ３５のソースフォロア回路が動作し、Ｖｌｔより上側では、ｐＭＯＳトランジスタ３６のソースフォロア回路が動作し、ＶｓｓからＶｄｄのほぼ全域で動作することができる。
【００３７】
Ｃ．第３実施形態
次に、本発明の第３実施形態について説明する。図５は、本発明の第３実施形態によるアナログバッファ回路の構成を示す等価回路図である。なお、図１に対応する部分には同一の符号を付けて説明を省略する。入力容量Ｃｉｎの片側のノードがグランドに接続されている。プリチャージ期間のゲート電位は、Ｖｇｓ（ｐｒｅ）＋Ｖｉｎであり、この電圧がそのまま容量Ｃｉｎに保持される。したがって、書き込み期間に入力ＩＮが切り離されても、Ｖｉｎの情報は保たれ、第１実施形態と同様な動作を行う。
【００３８】
一般に、ＩＣ上に容量を形成する場合、プロセスによっては、安定な容量形成は片側の電極を基板電位にせざるを得ない場合がある。このような場合、本第３実施形態の回路構成が有効になる。また、書き込み期間には、入力ＩＮを切り離すことが可能で、Ｖｉｎ側のＤＡ変換処理を並列に行えるメリットもある。
【００３９】
Ｄ．第４実施形態
次に、本発明の第４実施形態について説明する。前述した第１ないし第３実施形態においては、ソースフォロアの出力電圧範囲に制限があることより、書き込み動作前にプリチャージ動作が必要となる。このことは、本来必要な出力電圧以上に負荷が駆動される事があることを示しており、まだ無駄な電力消費がある。これを解決したのが第４実施形態である。
【００４０】
図６は、本発明の第４実施形態によるアナログバッファ回路の構成を示す等価回路図である。動作タイミングは、第１実施形態と同じく図２の通りであるが、負荷Ｃｌｏａｄの放電動作は行わない。図６において、ＭＯＳトランジスタＱ１は、図１と同じ動作を行う。ＭＯＳトランジスタＱ１は、負荷容量Ｃｌｏａｄに向かって電流を供給する機能を果たす。
【００４１】
一方、ＭＯＳトランジスタＱ２は、Ｉ２に見合うゲート・ソース間電圧Ｖｇｓにバイアスされた状態での入力電位とゲート電位の差分の電位が入力容量Ｃｉｎ２に保持されているので、書き込み期間においては、負荷容量Ｃｌｏａｄの電位がＶｉｎになった時にドレイン電流がＩ２になる。
【００４２】
ここで、Ｉ１＝Ｉ２としておくと、Ｖｉｎ＜負荷容量Ｃｌｏａｄの電位のときは、負荷容量Ｃｌｏａｄの電位がＶｉｎになるまでＭＯＳトランジスタＱ２が電流を引き込む動作を行い、ＭＯＳトランジスタＱ１はカットオフし、Ｖｉｎ＞負荷容量Ｃｌｏａｄの電位のときは、負荷容量Ｃｌｏａｄの電位がＶｉｎになるまでＭＯＳトランジスタＱ１が電流を供給する動作を行い、ＭＯＳトランジスタＱ２はカットオフする。
【００４３】
このように、本発明の第４実施形態では、負荷容量Ｃｌｏａｄに対してプッシュプル動作が可能となる。ゆえに、プリチャージ動作が不要となり、プリチャージ動作での電力消費を削減でき、さらに低電力化が実現できる。
【００４４】
Ｅ．第５実施形態
次に、本発明の第５実施形態について説明する。上述した第４実施形態では、第１実施形態と同様に、図６に示すＭＯＳトランジスタＱ１の動作領域を飽和領域に維持するため、ＯＵＴはＶｄｄより１Ｖ程度低いところまでしか動作しない。これを解決したのが第５実施形態である。
【００４５】
図７は、本発明の第５実施形態によるによるアナログバッファ回路の構成を示す等価回路図である。なお、動作説明のためのタイミングチャートは図４と同じである。第２実施形態と同様に、制御信号発生回路４０を用いる。制御信号発生回路４０では、第２実施形態と同じく、ＩＮ＜Ｖｌｔでｓｅｌ＝ｌｏｗ、ＩＮ＞＝ＶＩｔでｓｅｌ＝Ｈｉｇｈとなるが、ｓｅｌ信号とｓｅｔ信号とにより、ＳＴｎ信号、ＳＴｐ信号が新たに出力される。スイッチＳＷ１１は、ＳＴｎ信号によりオン状態となり、スイッチＳＷ１２は、ＳＴｐ信号によりオン状態となる。これらのＳＴｎ信号、ＳＴｐ信号を用いて、ＩＮ＜ＶｌｔでｎＭＯＳトランジスタＱ１，Ｑ２が機能し、ＩＮ＞＝ＶｌｔでｐＭＯＳトランジスタＱ３，Ｑ４が機能することで、ＶｓｓからＶｄｄのほぼ全域で動作することができる。
【００４６】
Ｆ．第６実施形態
次に、本発明の第６実施形態について説明する。上述した第５実施形態において、ＶｉｎがＶｓｓあるいはＶｄｄに非常に近くなると、ＭＯＳトランジスタＱ２あるいはＭＯＳトランジスタＱ４の動作領域が飽和領域から線形領域になってしまう。したがって、ＶｉｎとＯＵＴに電位差が生じる。本第６実施形態では、入力電圧ＩＮと出力電圧ＯＵＴの電位差を小さくするものである。
【００４７】
上述した第５実施形態において、図７に示すＭＯＳトランジスタＱ４（図８（ａ））を、図８（ｂ）に示すように、複数のＭＯＳトランジスタＱ５〜Ｑ９により構成する。ＭＯＳトランジスタの飽和領域でのドレイン電流Ｉｄは、以下の（１）式で求められる。
【００４８】
【数１】
2004208267.tif 000003
【００４９】
ここで、Ｋ０は製造プロセスなどで決まる定数、ＷはＭＯＳトランジスタのチャンネル幅、Ｌはチャンネル長、Ｖｇｓはゲート−ソース間電圧、Ｖｔは閾値電圧である。
【００５０】
図８（ａ）において、ＭＯＳトランジスタＱ４のソース−ドレイン間電圧が（Ｖｇｓ−Ｖｔ）よりも小さくなると、飽和領域動作から線形領域動作に移行し、ソース−ドレイン間を流れる電流Ｉｄが急激に減少する。線形領域でのドレイン電流Ｉｄは、次の（２）式で求められる。Ｖｄｓはドレイン−ソース間電圧である。
【００５１】
【数２】
2004208267.tif 000004
【００５２】
したがって、図７において、入力電圧ＩＮがＶｄｄ−｜Ｖｇｓ−Ｖｔ｜以上になると、ＭＯＳトランジスタＱ４は、飽和領域動作から外れるため、出力電圧ＯＵＴは、入力電圧ＩＮより小さな値となってしまう。
【００５３】
そこで、ＭＯＳトランジスタＱ４を、図８（ｂ）に示すように、ＭＯＳトランジスタＱ５，Ｑ６に分割する。このとき、Ｗ／Ｌ（Ｑ４）＝Ｗ／Ｌ（Ｑ５）＋Ｗ／Ｌ（Ｑ６）とする。
【００５４】
入力電圧ＩＮが十分低いときは、ＭＯＳトランジスタＱ７がオン状態となり、プリチャージ期間では、ＭＯＳトランジスタＱ８がＳＴｐＢ信号（負論理のためＬレベルの信号）によりオン状態、書き込み期間では、ＭＯＳトランジスタＱ９がＷＲｐＢ信号（負論理のためＬレベルの信号）によりオン状態になる。このため、ＭＯＳトランジスタＱ５，Ｑ６のドレインは、常に接続状態になり、Ｗ／Ｌの和がＭＯＳトランジスタＱ４と等しい１つのＭＯＳトランジスタと見なせる。したがって、数式１より、図８（ａ）のＭＯＳトランジスタＱ４のドレイン電流と図８（ｂ）のＭＯＳトランジスタＱ５，Ｑ６のドレイン電流との和は、等しくなるので、図８（ａ）と図８（ｂ）の動作は変わらない。
【００５５】
入力電圧ＩＮが高くなり、Ｖｄｄ−ＩＮの電位差がＭＯＳトランジスタＱ５の閾値電圧とＭＯＳトランジスタＱ７の閾値電圧との和より小さくなってくると、プリチャージ期間では、ＭＯＳトランジスタＱ７がオン状態にならなくなり、実質的に、ＭＯＳトランジスタＱ５にのみ、ドレイン電流が流れるようになる。ここで、
【００５６】
Ｗ／Ｌ（Ｑ４）＝Ｗ／Ｌ（Ｑ５）＋Ｗ／Ｌ（Ｑ６）＞Ｗ／Ｌ（Ｑ５）
【００５７】
となるので、入力容量Ｃｉｎ２に保持される電圧は、ＭＯＳトランジスタＱ４のみの回路構成のときより、図９に示すＶｃ分だけ異なることになる。書き込み期間では、ＭＯＳトランジスタＱ５とＭＯＳトランジスタＱ６のドレインは、常に接続される。このため、出力電圧ＯＵＴがＶｄｄに近づく過程で、バイアス電流Ｉｂｉａｓに等しくなる出力電圧ＯＵＴがＶｃ分だけＶｄｄに近づいたところで、書き込みが終了することになる。したがって、ＭＯＳトランジスタＱ５とＭＯＳトランジスタＱ６のＷ／Ｌの分割比率を適当に設定することにより、入力電圧ＩＮがＶｄｄ直近の場合であっても、入力電圧ＩＮと出力電圧ＯＵＴの電位差を小さくすることが可能となる。
【００５８】
また、図７に示すＭＯＳトランジスタＱ２においても、同様に複数のＮ−ＭＯＳトランジスタで構成することで、Ｖｓｓ直近の入力電圧ＩＮと出力電圧ＯＵＴの電位差を小さくすることが可能となる。図１０は、ＭＯＳトランジスタＱ４（またはＱ２）を、図８（ｂ）に示す構成とした本第６実施形態による効果を示す概念図である。図１０に示すように、図８（ｂ）に示す構成よる、入力電圧ＩＮに対する入出力オフセット電圧の変化範囲が、図７に示す構成による、入力電圧ＩＮに対する入出力オフセット電圧の変化範囲より小さくなっていることが分かる。
【００５９】
【発明の効果】
以上説明したように、本発明によれば、制御手段により、前記ＭＯＳトランジスタのソース電位を強制的に前記入力電圧にすることにより前記バイアス電流供給手段によって変動した前記ＭＯＳトランジスタのゲート電位を前記容量手段に保持した後、前記容量手段に保持されたゲート電位を、前記ＭＯＳトランジスタのゲートに印加して前記ＭＯＳトランジスタを動作させることによって前記負荷を前記入力電圧で駆動するようにしたので、出力段部のロスを極力減らし、データドライバ、ひいては液晶表示装置全体の低消費電力化を実現することができるという利点が得られる。
【図面の簡単な説明】
【図１】本発明の第１実施形態によるアナログバッファ回路の構成を示す等価回路図である。
【図２】本第１実施形態によるアナログバッファ回路の動作を説明するためのタイミングチャートである。
【図３】本発明の第２実施形態によるアナログバッファ回路の構成を示す等価回路図である。
【図４】本第２実施形態によるアナログバッファ回路の動作を説明するためのタイミングチャートである。
【図５】本発明の第３実施形態によるアナログバッファ回路の構成を示す等価回路図である。
【図６】本発明の第４実施形態によるアナログバッファ回路の構成を示す等価回路図である。
【図７】本発明の第５実施形態によるアナログバッファ回路の構成を示す等価回路図である。
【図８】本発明の第６実施形態によるアナログバッファ回路の一部構成を示す等価回路図である。
【図９】本第６実施形態のアナログバッファ回路の動作を説明するための概念図である。
【図１０】本第６実施形態のアナログバッファ回路の効果を説明するための概念図である。
【図１１】一般的な液晶表示装置の構成を示すブロック図である。
【図１２】従来の液晶表示装置におけるバッファの回路構成を示す等価回路図である。
【符号の説明】
２１  ドレイン側の電流源（バイアス電流供給手段、第２のバイアス電流手段）
２２  ソース側の電流源（バイアス電流供給手段、第１のバイアス電流供給手段）
Ｃｉｎ  入力容量（容量手段）
Ｃｉｎ１  入力容量（第１の容量手段）
Ｃｉｎ２  入力容量（第２の容量手段）
２０  ＭＯＳトランジスタ
３５  ｎＭＯＳトランジスタ（第１のＭＯＳトランジスタ）
３６  ｐＭＯＳトランジスタ（第１のＭＯＳトランジスタ）
３７  ｐＭＯＳトランジスタ（第２のＭＯＳトランジスタ）
３８  ｎＭＯＳトランジスタ（第２のＭＯＳトランジスタ）
３０，４０  制御信号発生回路（制御信号発生手段）
Ｑ５  ＭＯＳトランジスタ（第３のＭＯＳトランジスタ）
Ｑ６  ＭＯＳトランジスタ（第４のＭＯＳトランジスタ）
Ｑ７  ＭＯＳトランジスタ（第５のＭＯＳトランジスタ）
Ｑ８  ＭＯＳトランジスタ（第６のＭＯＳトランジスタ）
Ｑ９  ＭＯＳトランジスタ（第７のＭＯＳトランジスタ）
【図１】
2004208267.tif 000005
【図２】
2004208267.tif 000006
【図３】
2004208267.tif 000007
【図４】
2004208267.tif 000008
【図５】
2004208267.tif 000009
【図６】
2004208267.tif 000010
【図７】
2004208267.tif 000011
【図８】
2004208267.tif 000012
【図９】
2004208267.tif 000013
【図１０】
2004208267.tif 000014
【図１１】
2004208267.tif 000015
【図１２】
2004208267.tif 000016