(57)【要約】【課題】  データ・キャッシュを含む読取りチャネルを使用して、情報記憶媒体から情報を読み取るための方法および装置を提供すること。【解決手段】  本発明は、情報を備えるアナログ波形を生成し、そのアナログ波形を読取りチャネルに提供し、１つまたは複数の第１のオペレーティング・パラメータを使用してそのアナログ波形からデジタル信号を生成する。方法は、実際のエラー訂正率でそのデジタル信号のエラーを訂正し、実際のエラー訂正率がエラー訂正率しきい値よりも大きいかどうかを判定する。実際のエラー訂正率がエラー訂正率しきい値を超える場合、方法は、デジタル信号を取り込み、その取り込んだデータをデータ・キャッシュに格納し、キャッシュからそのデジタル信号を読み取り、１つまたは複数の第２のオペレーティング・パラメータを生成し、それら１つまたは複数の第２のオペレーティング・パラメータを読み取りチャネルに提供する。その後、方法は、それら１つまたは複数の第２のオペレーティング・パラメータを使用して、情報記憶媒体から情報を読み取る。【選択図】      図１０
2004178787.tif 000002
【特許請求の範囲】
【請求項１】
アナログ−デジタル変換器と、
等化器とを具備する、読取りチャネルであって、
さらに前記読取りチャネルが、前記等化器と前記アナログ−デジタル変換器とを相互接続する第１の通信リンクを具備し、前記第１の通信リンクが第１のテストポートを具備するものであって、
さらに前記読取りチャネルが、データ・キャッシュと、
前記第１のテストポートと前記データ・キャッシュとを相互接続する第２の通信リンクと、
マイクロプロセッサ・インターフェースと、
前記データ・キャッシュと前記マイクロプロセッサ・インターフェースとを相互接続する第３の通信リンクと、
前記マイクロプロセッサ・インターフェースと前記等化器とを相互接続する第４の通信リンクとを具備する読取りチャネル。
【請求項２】
中間線形フィルタと、
前記中間線形フィルタと前記等化器とを相互接続する第５の通信リンクをさらに具備し、前記第５の通信リンクが第２のテストポートを具備するものであって、
前記中間線形フィルタと前記データ・キャッシュとを相互接続する第６の通信リンクと、
前記マイクロプロセッサ・インターフェースと前記中間線形フィルタとを相互接続する第７の通信リンクとをさらに具備する、請求項１に記載の読取りチャネル。
【請求項３】
サンプル補間回路と、
前記中間線形フィルタと前記サンプル補間回路とを相互接続する第８の通信リンクとをさらに具備し、前記第８の通信リンクが第３のテストポートを具備するものであって、
前記サンプル補間回路と前記データ・キャッシュとを相互接続する第９の通信リンクと、
前記マイクロプロセッサ・インターフェースと前記中間線形フィルタとを相互接続する第１０の通信リンクとをさらに具備する、請求項２に記載の読取りチャネル。
【請求項４】
利得制御モジュールと、
前記利得制御モジュールと前記サンプル補間回路とを相互接続する第１１の通信リンクとをさらに具備し、前記第１１の通信リンクが第４のテストポートを具備するものであって、
前記利得制御モジュールと前記データ・キャッシュとを相互接続する第１２の通信リンクと、
前記マイクロプロセッサ・インターフェースと前記利得制御モジュールとを相互接続する第１３の通信リンクとをさらに具備する、請求項３に記載の読取りチャネル。
【請求項５】
フェーズ・エラー生成器と、
前記利得制御モジュールと前記フェーズ・エラー生成器とを相互接続する第１４の通信リンクとをさらに具備し、前記第１４の通信リンクが第５のテストポートを具備するものであって、
前記フェーズ・エラー生成器と前記データ・キャッシュとを相互接続する第１５の通信リンクと、
前記マイクロプロセッサ・インターフェースと前記フェーズ・エラー生成器とを相互接続する第１６の通信リンクとをさらに具備する、請求項４に記載の読取りチャネル。
【請求項６】
ＰＬＬ回路と、
前記フェーズ・エラー生成器とＰＬＬ回路とを相互接続する第１７の通信リンクとをさらに具備し、前記第１７の通信リンクが第６のテストポートを具備するものであって、
前記ＰＬＬ回路と前記データ・キャッシュとを相互接続する第１８の通信リンクと、
前記マイクロプロセッサ・インターフェースと前記ＰＬＬ回路とを相互接続する第１９の通信リンクとをさらに具備する、請求項５に記載の読取りチャネル。
【請求項７】
フェーズ補間回路と、
前記ＰＬＬ回路と前記フェーズ補間回路とを相互接続する第２０の通信リンクとをさらに具備し、前記第２０の通信リンクが第７のテストポートを具備するものであって、
前記第７のテストポートと前記データ・キャッシュとを相互接続する第２１の通信リンクと、
前記フェーズ補間回路と前記サンプル補間回路とを相互接続する第２２の通信リンクとをさらに具備し、前記第２２の通信リンクが第８のテストポートを具備するものであって、
前記第８のテストポートと前記データ・キャッシュとを相互接続する第２３の通信リンクと、
前記マイクロプロセッサ・インターフェースと前記フェーズ補間回路とを相互接続する第２４の通信リンクとをさらに具備する、請求項６に記載の読取りチャネル。
【請求項８】
最尤検出器と、
前記利得制御モジュールと前記最尤検出器とを相互接続する第２５の通信リンクとをさらに具備し、前記第２５の通信リンクが第９のテストポートを具備するものであって、
前記第９のテストポートと前記データ・キャッシュとを相互接続する第２６の通信リンクと、
前記マイクロプロセッサ・インターフェースと前記最尤検出器とを相互接続する第２７の通信リンクとをさらに具備する、請求項７に記載の読取りチャネル。
【請求項９】
エラー訂正モジュールと、
前記エラー訂正モジュールと前記最尤検出器とを相互接続する第２８の通信リンクとをさらに具備し、前記第２８の通信リンクが第１０のテストポートを具備するものであって、
前記第１０のテストポートと前記データ・キャッシュとを相互接続する第２９の通信リンクと、
前記マイクロプロセッサ・インターフェースと前記エラー訂正モジュールとを相互接続する第３０の通信リンクとをさらに具備する、請求項８に記載の読取りチャネル。
【請求項１０】
特定用途向け集積回路であって、
（Ｎ）読取りチャネルと、
ＳＲＡＭメモリ・デバイスとを具備し、前記ＳＲＡＭメモリ・デバイスが前記（Ｎ）読取りチャネルそれぞれと通信可能であって、
さらに前記特定用途向け集積回路がマイクロプロセッサ・インターフェースを具備し、前記マイクロプロセッサ・インターフェースは前記ＳＲＡＭメモリ・デバイスの読取りが可能であり、前記マイクロプロセッサ・インターフェースは前記（Ｎ）読取りチャネルそれぞれと通信可能であって、（Ｎ）は１よりも大きいかまたは等しく８よりも小さいかまたは等しい、特定用途向け集積回路。
【請求項１１】
（Ｎ）が８である、請求項１０に記載の特定用途向け集積回路。
【請求項１２】
前記（Ｎ）読取りチャネルがそれぞれ、
アナログ−デジタル変換器と、
等化器とを具備する、読取りチャネルであって、
さらに前記読取りチャネルが、前記等化器と前記アナログ−デジタル変換器とを相互接続する第１の通信リンクを具備し、前記第１の通信リンクが第１のテストポートを具備するものであって、
さらに前記読取りチャネルが、前記第１のテストポートと前記データ・キャッシュとを相互接続する第２の通信リンクと、
前記データ・キャッシュと前記マイクロプロセッサ・インターフェースとを相互接続する第３の通信リンクと、
前記マイクロプロセッサ・インターフェースと前記等化器とを相互接続する第４の通信リンクとを具備する、請求項１０に記載の特定用途向け集積回路。
【請求項１３】
前記（Ｎ）読取りチャネルがそれぞれ、
中間線形フィルタと、
前記中間線形フィルタと前記等化器とを相互接続する第５の通信リンクをさらに具備し、前記第５の通信リンクが第２のテストポートを具備するものであって、
前記中間線形フィルタと前記データ・キャッシュとを相互接続する第６の通信リンクと、
前記マイクロプロセッサ・インターフェースと前記中間線形フィルタとを相互接続する第７の通信リンクとをさらに具備する、請求項１２に記載の特定用途向け集積回路。
【請求項１４】
前記（Ｎ）読取りチャネルがそれぞれ、
サンプル補間回路と、
前記中間線形フィルタと前記サンプル補間回路とを相互接続する第８の通信リンクとをさらに具備し、前記第８の通信リンクが第３のテストポートを具備するものであって、
前記サンプル補間回路と前記データ・キャッシュとを相互接続する第９の通信リンクと、
前記マイクロプロセッサ・インターフェースと前記中間線形フィルタとを相互接続する第１０の通信リンクとをさらに具備する、請求項１３に記載の特定用途向け集積回路。
【請求項１５】
前記（Ｎ）読取りチャネルがそれぞれ、
利得制御モジュールと、
前記利得制御モジュールと前記サンプル補間回路とを相互接続する第１１の通信リンクとをさらに具備し、前記第１１の通信リンクが第４のテストポートを具備するものであって、
前記利得制御モジュールと前記データ・キャッシュとを相互接続する第１２の通信リンクと、
前記マイクロプロセッサ・インターフェースと前記利得制御モジュールとを相互接続する第１３の通信リンクとをさらに具備する、請求項１４に記載の特定用途向け集積回路。
【請求項１６】
前記（Ｎ）読取りチャネルがそれぞれ、
フェーズ・エラー生成器と、
前記利得制御モジュールと前記フェーズ・エラー生成器とを相互接続する第１４の通信リンクとをさらに具備し、前記第１４の通信リンクが第５のテストポートを具備するものであって、
前記フェーズ・エラー生成器と前記データ・キャッシュとを相互接続する第１５の通信リンクと、
前記マイクロプロセッサ・インターフェースと前記フェーズ・エラー生成器とを相互接続する第１６の通信リンクとをさらに具備する、請求項１５に記載の特定用途向け集積回路。
【請求項１７】
前記（Ｎ）読取りチャネルがそれぞれ、
ＰＬＬ回路と、
前記フェーズ・エラー生成器とＰＬＬ回路とを相互接続する第１７の通信リンクとをさらに具備し、前記第１７の通信リンクが第６のテストポートを具備するものであって、
前記ＰＬＬ回路と前記データ・キャッシュとを相互接続する第１８の通信リンクと、
前記マイクロプロセッサ・インターフェースと前記ＰＬＬ回路とを相互接続する第１９の通信リンクとをさらに具備する、請求項１６に記載の特定用途向け集積回路。
【請求項１８】
前記（Ｎ）読取りチャネルがそれぞれ、
フェーズ補間回路と、
前記ＰＬＬ回路と前記フェーズ補間回路とを相互接続する第２０の通信リンクとをさらに具備し、前記第２０の通信リンクが第７のテストポートを具備するものであって、
前記第７のテストポートと前記データ・キャッシュとを相互接続する第２１の通信リンクと、
前記フェーズ補間回路と前記サンプル補間回路とを相互接続する第２２の通信リンクとをさらに具備し、前記第２２の通信リンクが第８のテストポートを具備するものであって、
前記第８のテストポートと前記データ・キャッシュとを相互接続する第２３の通信リンクと、
前記マイクロプロセッサ・インターフェースと前記フェーズ補間回路とを相互接続する第２４の通信リンクとをさらに具備する、請求項１７に記載の特定用途向け集積回路。
【請求項１９】
前記（Ｎ）読取りチャネルがそれぞれ、
最尤検出器と、
前記利得制御モジュールと前記最尤検出器とを相互接続する第２５の通信リンクとをさらに具備し、前記第２５の通信リンクが第９のテストポートを具備するものであって、
前記第９のテストポートと前記データ・キャッシュとを相互接続する第２６の通信リンクと、
前記マイクロプロセッサ・インターフェースと前記最尤検出器とを相互接続する第２７の通信リンクとをさらに具備する、請求項１８に記載の特定用途向け集積回路。
【請求項２０】
前記（Ｎ）読取りチャネルがそれぞれ、
エラー訂正モジュールと、
前記エラー訂正モジュールと前記最尤検出器とを相互接続する第２８の通信リンクとをさらに具備し、前記第２８の通信リンクが第１０のテストポートを具備するものであって、
前記第１０のテストポートと前記データ・キャッシュとを相互接続する第２９の通信リンクと、
前記マイクロプロセッサ・インターフェースと前記エラー訂正モジュールとを相互接続する第３０の通信リンクとをさらに具備する、請求項１９に記載の特定用途向け集積回路。
【請求項２１】
情報記憶媒体から読取りチャネルを使用して情報を読み取るための方法であって、
前記情報を具備するアナログ波形をある時間間隔にわたって生成するステップと、
前記時間間隔全体にわたって前記アナログ波形を前記読取りチャネルに提供するステップと、
前記読取りチャネルに関する１つまたは複数の第１のオペレーティング・パラメータを具備するコントローラを提供するステップと、
前記１つまたは複数の第１のオペレーティング・パラメータを前記読取りチャネルに提供するステップと、
前記時間間隔の第１の部分全体にわたって、前記１つまたは複数の第１のオペレーティング・パラメータを使用して、前記アナログ波形からデジタル信号を生成するステップと、
エラー訂正率しきい値を設定するステップと、
前記時間間隔の前記第１の部分中に実際のエラー訂正率で前記デジタル信号のエラーを訂正するステップと、
前記実際のエラー訂正率が前記エラー訂正率しきい値よりも大きいかどうかを判定するステップと、
前記実際のエラー訂正率が前記エラー訂正率しきい値よりも大きくない場合、前記時間間隔全体にわたって、前記１つまたは複数の第１のオペレーティング・パラメータを使用して前記デジタル信号の生成を続行するステップと、
前記実際のエラー訂正率が前記エラー訂正率しきい値よりも大きい場合、
前記時間間隔の前記第１の部分中に、前記デジタル信号を前記データ・キャッシュに格納するステップと、
前記時間間隔の前記第１の部分中に、前記デジタル信号を前記コントローラによって前記キャッシュから読み取るステップと、
前記時間間隔の前記第１の部分中に、前記コントローラによって１つまたは複数の第２のオペレーティング・パラメータを生成するステップと、
前記時間間隔の前記第１の部分中に、前記１つまたは複数の第２のオペレーティング・パラメータを前記読取りチャネルに提供するステップと、
前記時間間隔の第２の部分中に、前記１つまたは複数の第２のオペレーティング・パラメータを使用して前記デジタル信号を生成するステップとを具備する方法。
【請求項２２】
前記読取りチャネルが等化器を具備し、前記コントローラが１つまたは複数の第１の等化器オペレーティング・パラメータを具備し、
前記等化器に前記１つまたは複数の第１の等化器オペレーティング・パラメータを提供するステップと、
前記時間間隔の前記第１の部分中に、前記１つまたは複数の第１の等化器オペレーティング・パラメータを使用して前記デジタル信号を生成するステップと、
前記実際のエラー訂正率が前記エラー訂正率しきい値よりも大きい場合、
前記時間間隔の前記第１の部分中に、前記コントローラによって１つまたは複数の第２の等化器オペレーティング・パラメータを生成するステップと、
前記時間間隔の前記第１の部分中に、前記１つまたは複数の第２の等化器オペレーティング・パラメータを前記等化器に提供するステップと、
前記時間間隔の前記第２の部分中に、前記１つまたは複数の第２の等化器オペレーティング・パラメータを使用して前記デジタル信号を生成するステップとをさらに具備する、請求項２１に記載の方法。
【請求項２３】
前記読取りチャネルが中間線形フィルタを具備し、前記コントローラが１つまたは複数の第１の中間線形フィルタ・オペレーティング・パラメータを具備し、
前記中間線形フィルタに前記１つまたは複数の第１の中間線形フィルタ・オペレーティング・パラメータを提供するステップと、
前記時間間隔の前記第１の部分中に、前記１つまたは複数の第１の中間線形フィルタ・オペレーティング・パラメータを使用して前記デジタル信号を生成するステップと、
前記実際のエラー訂正率が前記エラー訂正率しきい値よりも大きい場合、
前記時間間隔の前記第１の部分中に、前記コントローラによって１つまたは複数の第２の中間線形フィルタ・オペレーティング・パラメータを生成するステップと、
前記時間間隔の前記第１の部分中に、前記１つまたは複数の第２の中間線形フィルタ・オペレーティング・パラメータを前記中間線形フィルタに提供するステップと、
前記時間間隔の前記第２の部分中に、前記１つまたは複数の第２の中間線形フィルタ・オペレーティング・パラメータを使用して前記デジタル信号を生成するステップとをさらに具備する、請求項２１に記載の方法。
【請求項２４】
前記読取りチャネルがサンプル補間回路を具備し、前記コントローラが１つまたは複数の第１のサンプル補間回路オペレーティング・パラメータを具備し、
前記サンプル補間回路に前記１つまたは複数の第１のサンプル補間回路オペレーティング・パラメータを提供するステップと、
前記時間間隔の前記第１の部分中に、前記１つまたは複数の第１のサンプル補間回路オペレーティング・パラメータを使用して前記デジタル信号を生成するステップと、
前記実際のエラー訂正率が前記エラー訂正率しきい値よりも大きい場合、
前記時間間隔の前記第１の部分中に、前記コントローラによって１つまたは複数の第２のサンプル補間回路オペレーティング・パラメータを生成するステップと、
前記時間間隔の前記第１の部分中に、前記１つまたは複数の第２のサンプル補間回路オペレーティング・パラメータを前記サンプル補間回路に提供するステップと、
前記時間間隔の前記第２の部分中に、前記１つまたは複数の第２のサンプル補間回路オペレーティング・パラメータを使用して前記デジタル信号を生成するステップとをさらに具備する、請求項２１に記載の方法。
【請求項２５】
前記読取りチャネルが利得制御モジュールを具備し、前記コントローラが１つまたは複数の第１の利得制御モジュール・オペレーティング・パラメータを具備し、
前記利得制御モジュールに前記１つまたは複数の第１の利得制御モジュール・オペレーティング・パラメータを提供するステップと、
前記時間間隔の前記第１の部分中に、前記１つまたは複数の第１の利得制御モジュール・オペレーティング・パラメータを使用して前記デジタル信号を生成するステップと、
前記実際のエラー訂正率が前記エラー訂正率しきい値よりも大きい場合、
前記時間間隔の前記第１の部分中に、前記コントローラによって１つまたは複数の第２の利得制御モジュール・オペレーティング・パラメータを生成するステップと、
前記時間間隔の前記第１の部分中に、前記１つまたは複数の第２の利得制御モジュール・オペレーティング・パラメータを前記利得制御モジュールに提供するステップと、
前記時間間隔の前記第２の部分中に、前記１つまたは複数の第２の利得制御モジュール・オペレーティング・パラメータを使用して前記デジタル信号を生成するステップとをさらに具備する、請求項２１に記載の方法。
【請求項２６】
前記読取りチャネルがフェーズ・エラー生成器を具備し、前記コントローラが１つまたは複数の第１のフェーズ・エラー生成器オペレーティング・パラメータを具備し、
前記フェーズ・エラー生成器に前記１つまたは複数の第１のフェーズ・エラー生成器オペレーティング・パラメータを提供するステップと、
前記時間間隔の前記第１の部分中に、前記１つまたは複数の第１のフェーズ・エラー生成器オペレーティング・パラメータを使用して前記デジタル信号を生成するステップと、
前記実際のエラー訂正率が前記エラー訂正率しきい値よりも大きい場合、
前記時間間隔の前記第１の部分中に、前記コントローラによって１つまたは複数の第２のフェーズ・エラー生成器オペレーティング・パラメータを生成するステップと、
前記時間間隔の前記第１の部分中に、前記１つまたは複数の第２のフェーズ・エラー生成器オペレーティング・パラメータを前記フェーズ・エラー生成器に提供するステップと、
前記時間間隔の前記第２の部分中に、前記１つまたは複数の第２のフェーズ・エラー生成器オペレーティング・パラメータを使用して前記デジタル信号を生成するステップとをさらに具備する、請求項２１に記載の方法。
【請求項２７】
前記読取りチャネルがＰＬＬ回路を具備し、前記コントローラが１つまたは複数の第１のＰＬＬ回路オペレーティング・パラメータを具備し、
前記ＰＬＬ回路に前記１つまたは複数の第１のＰＬＬ回路オペレーティング・パラメータを提供するステップと、
前記時間間隔の前記第１の部分中に、前記１つまたは複数の第１のＰＬＬ回路オペレーティング・パラメータを使用して前記デジタル信号を生成するステップと、
前記実際のエラー訂正率が前記エラー訂正率しきい値よりも大きい場合、
前記時間間隔の前記第１の部分中に、前記コントローラによって１つまたは複数の第２のＰＬＬ回路オペレーティング・パラメータを生成するステップと、
前記時間間隔の前記第１の部分中に、前記１つまたは複数の第２のＰＬＬ回路オペレーティング・パラメータを前記ＰＬＬ回路に提供するステップと、
前記時間間隔の前記第２の部分中に、前記１つまたは複数の第２のＰＬＬ回路オペレーティング・パラメータを使用して前記デジタル信号を生成するステップとをさらに具備する、請求項２１に記載の方法。
【請求項２８】
前記読取りチャネルがフェーズ補間回路を具備し、前記コントローラが１つまたは複数の第１のフェーズ補間回路オペレーティング・パラメータを具備し、
前記フェーズ補間回路に前記１つまたは複数の第１のフェーズ補間回路オペレーティング・パラメータを提供するステップと、
前記時間間隔の前記第１の部分中に、前記１つまたは複数の第１のフェーズ補間回路オペレーティング・パラメータを使用して前記デジタル信号を生成するステップと、
前記実際のエラー訂正率が前記エラー訂正率しきい値よりも大きい場合、
前記時間間隔の前記第１の部分中に、前記コントローラによって１つまたは複数の第２のフェーズ補間回路オペレーティング・パラメータを生成するステップと、
前記時間間隔の前記第１の部分中に、前記１つまたは複数の第２のフェーズ補間回路オペレーティング・パラメータを前記フェーズ補間回路に提供するステップと、
前記時間間隔の前記第２の部分中に、前記１つまたは複数の第２のフェーズ補間回路オペレーティング・パラメータを使用して前記デジタル信号を生成するステップとをさらに具備する、請求項２１に記載の方法。
【請求項２９】
前記読取りチャネルが最尤検出器を具備し、前記コントローラが１つまたは複数の第１の最尤検出器オペレーティング・パラメータを具備し、
前記最尤検出器に前記１つまたは複数の第１の最尤検出器オペレーティング・パラメータを提供するステップと、
前記時間間隔の前記第１の部分中に、前記１つまたは複数の第１の最尤検出器オペレーティング・パラメータを使用して前記デジタル信号を生成するステップと、
前記実際のエラー訂正率が前記エラー訂正率しきい値よりも大きい場合、
前記時間間隔の前記第１の部分中に、前記コントローラによって１つまたは複数の第２の最尤検出器オペレーティング・パラメータを生成するステップと、
前記時間間隔の前記第１の部分中に、前記１つまたは複数の第２の最尤検出器オペレーティング・パラメータを前記最尤検出器に提供するステップと、
前記時間間隔の第２の部分中に、前記１つまたは複数の第２の最尤検出器オペレーティング・パラメータを使用して前記デジタル信号を生成するステップとをさらに具備する、請求項２１に記載の方法。
【請求項３０】
読取りチャネルを使用して情報記憶媒体から情報を読み取るためにその中にコンピュータ読取り可能プログラム・コードが配置された、コンピュータ使用可能媒体を具備する製品であって、前記製品がコントローラおよび前記読取りチャネルに関する１つまたは複数の第１のオペレーティング・パラメータをさらに具備し、前記読取りチャネルはデータ・キャッシュを具備し、前記コンピュータ読取り可能プログラム・コードが、
前記情報を具備するアナログ波形をある時間間隔にわたって生成すること、
前記時間間隔全体にわたって前記アナログ波形を前記読取りチャネルに提供すること、
前記１つまたは複数の第１のオペレーティング・パラメータを前記読取りチャネルに提供すること、
前記時間間隔の第１の部分全体にわたって、前記１つまたは複数の第１のオペレーティング・パラメータを使用して、前記アナログ波形からデジタル信号を生成すること、
エラー訂正率しきい値を設定すること、
前記時間間隔の前記第１の部分中に実際のエラー訂正率で前記デジタル信号のエラーを訂正すること、
前記実際のエラー訂正率が前記エラー訂正率しきい値よりも大きいかどうかを判定すること、
前記実際のエラー訂正率が前記エラー訂正率しきい値よりも大きくない場合、前記時間間隔全体にわたって、前記１つまたは複数の第１のオペレーティング・パラメータを使用して前記デジタル信号の生成を続行すること、
前記実際のエラー訂正率が前記エラー訂正率しきい値よりも大きい場合、
前記時間間隔の前記第１の部分中に、前記デジタル信号を前記データ・キャッシュに格納すること、
前記時間間隔の前記第１の部分中に、前記デジタル信号を前記コントローラによって前記キャッシュから読み取ること、
前記時間間隔の前記第１の部分中に、前記コントローラによって１つまたは複数の第２のオペレーティング・パラメータを生成すること、
前記時間間隔の前記第１の部分中に、前記１つまたは複数の第２のオペレーティング・パラメータを前記読取りチャネルに提供すること、
前記時間間隔の第２の部分中に、前記１つまたは複数の第２のオペレーティング・パラメータを使用して前記デジタル信号を生成することを実行するための、一連のコンピュータ読取り可能プログラム・ステップを具備する製品。
【請求項３１】
前記読取りチャネルが等化器を具備し、前記コントローラが１つまたは複数の第１の等化器オペレーティング・パラメータを具備し、前記コンピュータ読取りプログラム・コードが、
前記等化器に前記１つまたは複数の第１の等化器オペレーティング・パラメータを提供すること、
前記時間間隔の前記第１の部分中に、前記１つまたは複数の第１の等化器オペレーティング・パラメータを使用して前記デジタル信号を生成すること、
前記実際のエラー訂正率が前記エラー訂正率しきい値よりも大きい場合、
前記時間間隔の前記第１の部分中に、前記コントローラによって１つまたは複数の第２の等化器オペレーティング・パラメータを生成すること、
前記時間間隔の前記第１の部分中に、前記１つまたは複数の第２の等化器オペレーティング・パラメータを前記等化器に提供すること、
前記時間間隔の前記第２の部分中に、前記１つまたは複数の第２の等化器オペレーティング・パラメータを使用して前記デジタル信号を生成することを実行するための、一連のコンピュータ読取り可能プログラム・ステップをさらに具備する、請求項３０に記載の製品。
【請求項３２】
前記読取りチャネルが中間線形フィルタを具備し、前記コントローラが１つまたは複数の第１の中間線形フィルタ・オペレーティング・パラメータを具備し、前記コンピュータ読取りプログラム・コードが、
前記中間線形フィルタに前記１つまたは複数の第１の中間線形フィルタ・オペレーティング・パラメータを提供すること、
前記時間間隔の前記第１の部分中に、前記１つまたは複数の第１の中間線形フィルタ・オペレーティング・パラメータを使用して前記デジタル信号を生成すること、
前記実際のエラー訂正率が前記エラー訂正率しきい値よりも大きい場合、
前記時間間隔の前記第１の部分中に、前記コントローラによって１つまたは複数の第２の中間線形フィルタ・オペレーティング・パラメータを生成すること、
前記時間間隔の前記第１の部分中に、前記１つまたは複数の第２の中間線形フィルタ・オペレーティング・パラメータを前記中間線形フィルタに提供すること、
前記時間間隔の前記第２の部分中に、前記１つまたは複数の第２の中間線形フィルタ・オペレーティング・パラメータを使用して前記デジタル信号を生成することを実行するための、一連のコンピュータ読取り可能プログラム・ステップをさらに具備する、請求項３０に記載の製品。
【請求項３３】
前記読取りチャネルがサンプル補間回路を具備し、前記コントローラが１つまたは複数の第１のサンプル補間回路オペレーティング・パラメータを具備し、前記コンピュータ読取りプログラム・コードが、
前記サンプル補間回路に前記１つまたは複数の第１のサンプル補間回路オペレーティング・パラメータを提供すること、
前記時間間隔の前記第１の部分中に、前記１つまたは複数の第１のサンプル補間回路オペレーティング・パラメータを使用して前記デジタル信号を生成すること、
前記実際のエラー訂正率が前記エラー訂正率しきい値よりも大きい場合、
前記時間間隔の前記第１の部分中に、前記コントローラによって１つまたは複数の第２のサンプル補間回路オペレーティング・パラメータを生成すること、
前記時間間隔の前記第１の部分中に、前記１つまたは複数の第２のサンプル補間回路オペレーティング・パラメータを前記サンプル補間回路に提供すること、
前記時間間隔の前記第２の部分中に、前記１つまたは複数の第２のサンプル補間回路オペレーティング・パラメータを使用して前記デジタル信号を生成することを実行するための、一連のコンピュータ読取り可能プログラム・ステップをさらに具備する、請求項３０に記載の製品。
【請求項３４】
前記読取りチャネルが利得制御モジュールを具備し、前記コントローラが１つまたは複数の第１の利得制御モジュール・オペレーティング・パラメータを具備し、前記コンピュータ読取りプログラム・コードが、
前記利得制御モジュールに前記１つまたは複数の第１の利得制御モジュール・オペレーティング・パラメータを提供すること、
前記時間間隔の前記第１の部分中に、前記１つまたは複数の第１の利得制御モジュール・オペレーティング・パラメータを使用して前記デジタル信号を生成すること、
前記実際のエラー訂正率が前記エラー訂正率しきい値よりも大きい場合、
前記時間間隔の前記第１の部分中に、前記コントローラによって１つまたは複数の第２の利得制御モジュール・オペレーティング・パラメータを生成すること、
前記時間間隔の前記第１の部分中に、前記１つまたは複数の第２の利得制御モジュール・オペレーティング・パラメータを前記利得制御モジュールに提供すること、
前記時間間隔の前記第２の部分中に、前記１つまたは複数の第２の利得制御モジュール・オペレーティング・パラメータを使用して前記デジタル信号を生成することを実行するための、一連のコンピュータ読取り可能プログラム・ステップをさらに具備する、請求項３０に記載の製品。
【請求項３５】
前記読取りチャネルがフェーズ・エラー生成器を具備し、前記コントローラが１つまたは複数の第１のフェーズ・エラー生成器オペレーティング・パラメータを具備し、前記コンピュータ読取りプログラム・コードが、
前記フェーズ・エラー生成器に前記１つまたは複数の第１のフェーズ・エラー生成器オペレーティング・パラメータを提供すること、
前記時間間隔の前記第１の部分中に、前記１つまたは複数の第１のフェーズ・エラー生成器オペレーティング・パラメータを使用して前記デジタル信号を生成すること、
前記実際のエラー訂正率が前記エラー訂正率しきい値よりも大きい場合、
前記時間間隔の前記第１の部分中に、前記コントローラによって１つまたは複数の第２のフェーズ・エラー生成器オペレーティング・パラメータを生成すること、
前記時間間隔の前記第１の部分中に、前記１つまたは複数の第２のフェーズ・エラー生成器オペレーティング・パラメータを前記フェーズ・エラー生成器に提供すること、
前記時間間隔の前記第２の部分中に、前記１つまたは複数の第２のフェーズ・エラー生成器オペレーティング・パラメータを使用して前記デジタル信号を生成することを実行するための、一連のコンピュータ読取り可能プログラム・ステップをさらに具備する、請求項３０に記載の製品。
【請求項３６】
前記読取りチャネルがＰＬＬ回路を具備し、前記コントローラが１つまたは複数の第１のＰＬＬ回路オペレーティング・パラメータを具備し、前記コンピュータ読取りプログラム・コードが、
前記ＰＬＬ回路に前記１つまたは複数の第１のＰＬＬ回路オペレーティング・パラメータを提供すること、
前記時間間隔の前記第１の部分中に、前記１つまたは複数の第１のＰＬＬ回路オペレーティング・パラメータを使用して前記デジタル信号を生成すること、
前記実際のエラー訂正率が前記エラー訂正率しきい値よりも大きい場合、
前記時間間隔の前記第１の部分中に、前記コントローラによって１つまたは複数の第２のＰＬＬ回路オペレーティング・パラメータを生成すること、
前記時間間隔の前記第１の部分中に、前記１つまたは複数の第２のＰＬＬ回路オペレーティング・パラメータを前記ＰＬＬ回路に提供すること、
前記時間間隔の前記第２の部分中に、前記１つまたは複数の第２のＰＬＬ回路オペレーティング・パラメータを使用して前記デジタル信号を生成することを実行するための、一連のコンピュータ読取り可能プログラム・ステップをさらに具備する、請求項３０に記載の製品。
【請求項３７】
前記読取りチャネルがフェーズ補間回路を具備し、前記コントローラが１つまたは複数の第１のフェーズ補間回路オペレーティング・パラメータを具備し、前記コンピュータ読取りプログラム・コードが、
前記フェーズ補間回路に前記１つまたは複数の第１のフェーズ補間回路オペレーティング・パラメータを提供すること、
前記時間間隔の前記第１の部分中に、前記１つまたは複数の第１のフェーズ補間回路オペレーティング・パラメータを使用して前記デジタル信号を生成すること、
前記実際のエラー訂正率が前記エラー訂正率しきい値よりも大きい場合、
前記時間間隔の前記第１の部分中に、前記コントローラによって１つまたは複数の第２のフェーズ補間回路オペレーティング・パラメータを生成すること、
前記時間間隔の前記第１の部分中に、前記１つまたは複数の第２のフェーズ補間回路オペレーティング・パラメータを前記フェーズ補間回路に提供すること、
前記時間間隔の前記第２の部分中に、前記１つまたは複数の第２のフェーズ補間回路オペレーティング・パラメータを使用して前記デジタル信号を生成することを実行するための、一連のコンピュータ読取り可能プログラム・ステップをさらに具備する、請求項３０に記載の製品。
【請求項３８】
前記読取りチャネルが最尤検出器を具備し、前記コントローラが１つまたは複数の第１の最尤検出器オペレーティング・パラメータを具備し、前記コンピュータ読取りプログラム・コードが、
前記最尤検出器に前記１つまたは複数の第１の最尤検出器オペレーティング・パラメータを提供すること、
前記時間間隔の前記第１の部分中に、前記１つまたは複数の第１の最尤検出器オペレーティング・パラメータを使用して前記デジタル信号を生成すること、
前記実際のエラー訂正率が前記エラー訂正率しきい値よりも大きい場合、
前記時間間隔の前記第１の部分中に、前記コントローラによって１つまたは複数の第２の最尤検出器オペレーティング・パラメータを生成すること、
前記時間間隔の前記第１の部分中に、前記１つまたは複数の第２の最尤検出器オペレーティング・パラメータを前記最尤検出器に提供すること、
前記時間間隔の前記第２の部分中に、前記１つまたは複数の第２の最尤検出器オペレーティング・パラメータを使用して前記デジタル信号を生成することを実行するための、一連のコンピュータ読取り可能プログラム・ステップをさらに具備する、請求項３０に記載の製品。
【請求項３９】
読取りチャネルを使用して情報記憶媒体から情報を読み取るためにコンピュータ読取り可能プログラム・コードをその中で実施させる、プログラム可能コンピュータ・プロセッサが使用可能なコンピュータ・プログラムであって、前記読取りチャネルがデータ・キャッシュを具備し、
前記プログラム可能コンピュータ・プロセッサに、前記情報を具備するアナログ波形をある時間間隔にわたって生成させる、コンピュータ読取り可能プログラム・コードと、
前記プログラム可能コンピュータ・プロセッサに、前記時間間隔全体にわたって前記アナログ波形をデータ・キャッシュを具備する読取りチャネルに提供させるコンピュータ読取り可能プログラム・コードと、
前記プログラム可能コンピュータ・プロセッサに、１つまたは複数の第１のオペレーティング・パラメータを前記読取りチャネルに提供させるコンピュータ読取り可能プログラム・コードと、
前記プログラム可能コンピュータ・プロセッサに、前記時間間隔の第１の部分全体にわたって、前記１つまたは複数の第１のオペレーティング・パラメータを使用して、前記アナログ波形からデジタル信号を生成させるコンピュータ読取り可能プログラム・コードと、
前記プログラム可能コンピュータ・プロセッサに、エラー訂正率しきい値を検索させるコンピュータ読取り可能プログラム・コードと、
前記プログラム可能コンピュータ・プロセッサに、前記時間間隔の前記第１の部分中に実際のエラー訂正率で前記デジタル信号のエラーを訂正させるコンピュータ読取り可能プログラム・コードと、
前記プログラム可能コンピュータ・プロセッサに、前記実際のエラー訂正率が前記エラー訂正率しきい値よりも大きいかどうかを判定させるコンピュータ読取り可能プログラム・コードと、
前記実際のエラー訂正率が前記エラー訂正率しきい値よりも大きくない場合、前記プログラム可能コンピュータ・プロセッサに、前記時間間隔全体にわたって、前記１つまたは複数の第１のオペレーティング・パラメータを使用して前記デジタル信号の生成を続行させるコンピュータ読取り可能プログラム・コードと、
前記実際のエラー訂正率が前記エラー訂正率しきい値よりも大きい場合、前記プログラム可能コンピュータ・プロセッサに、前記時間間隔の前記第１の部分中に、前記デジタル信号を前記データ・キャッシュに格納させるコンピュータ読取り可能プログラム・コードと、
前記プログラム可能コンピュータ・プロセッサに、前記時間間隔の前記第１の部分中に、前記デジタル信号を前記キャッシュから読み取らせるコンピュータ読取り可能プログラム・コードと、
前記プログラム可能コンピュータ・プロセッサに、前記時間間隔の前記第１の部分中に、１つまたは複数の第２のオペレーティング・パラメータを生成させるコンピュータ読取り可能プログラム・コードと、
前記プログラム可能コンピュータ・プロセッサに、前記時間間隔の前記第１の部分中に、前記１つまたは複数の第２のオペレーティング・パラメータを前記読取りチャネルに提供させるコンピュータ読取り可能プログラム・コードと、
前記プログラム可能コンピュータ・プロセッサに、前記時間間隔の第２の部分中に、前記１つまたは複数の第２のオペレーティング・パラメータを使用して前記デジタル信号を生成させるコンピュータ読取り可能プログラム・コードとを具備する、コンピュータ・プログラム。
【請求項４０】
前記読取りチャネルがさらに等化器を具備し、
１つまたは複数の第１の等化器オペレーティング・パラメータと、
前記プログラム可能コンピュータ・プロセッサに、前記等化器に前記１つまたは複数の第１の等化器オペレーティング・パラメータを提供させるコンピュータ読取り可能プログラムと、
前記プログラム可能コンピュータ・プロセッサに、前記時間間隔の前記第１の部分中に、前記１つまたは複数の第１の等化器オペレーティング・パラメータを使用して前記デジタル信号を生成させるコンピュータ読取り可能プログラムと、
前記実際のエラー訂正率が前記エラー訂正率しきい値よりも大きい場合、前記プログラム可能コンピュータ・プロセッサに、前記時間間隔の前記第１の部分中に、１つまたは複数の第２の等化器オペレーティング・パラメータを生成させるコンピュータ読取り可能プログラムと、
前記プログラム可能コンピュータ・プロセッサに、前記時間間隔の前記第１の部分中に、前記１つまたは複数の第２の等化器オペレーティング・パラメータを前記等化器に提供させるコンピュータ読取り可能プログラムと、
前記プログラム可能コンピュータ・プロセッサに、前記時間間隔の前記第２の部分中に、前記１つまたは複数の第２の等化器オペレーティング・パラメータを使用して前記デジタル信号を生成させるコンピュータ読取り可能プログラムとをさらに具備する、請求項３９に記載のコンピュータ・プログラム。
【請求項４１】
前記読取りチャネルがさらに中間線形フィルタを具備し、
１つまたは複数の第１の中間線形フィルタ・オペレーティング・パラメータと、
前記プログラム可能コンピュータ・プロセッサに、前記中間線形フィルタに１つまたは複数の第１の中間線形フィルタ・オペレーティング・パラメータを提供させるコンピュータ読取り可能プログラムと、
前記プログラム可能コンピュータ・プロセッサに、前記時間間隔の前記第１の部分中に、前記１つまたは複数の第１の中間線形フィルタ・オペレーティング・パラメータを使用して前記デジタル信号を生成させるコンピュータ読取り可能プログラムと、
前記実際のエラー訂正率が前記エラー訂正率しきい値よりも大きい場合、前記プログラム可能コンピュータ・プロセッサに、前記時間間隔の前記第１の部分中に、１つまたは複数の第２の中間線形フィルタ・オペレーティング・パラメータを生成させるコンピュータ読取り可能プログラムと、
前記プログラム可能コンピュータ・プロセッサに、前記時間間隔の前記第１の部分中に、前記１つまたは複数の第２の中間線形フィルタ・オペレーティング・パラメータを前記中間線形フィルタに提供させるコンピュータ読取り可能プログラムと、
前記プログラム可能コンピュータ・プロセッサに、前記時間間隔の前記第２の部分中に、前記１つまたは複数の第２の中間線形フィルタ・オペレーティング・パラメータを使用して前記デジタル信号を生成させるコンピュータ読取り可能プログラムとをさらに具備する、請求項３９に記載のコンピュータ・プログラム。
【請求項４２】
前記読取りチャネルがさらにサンプル補間回路を具備し、
１つまたは複数の第１のサンプル補間回路オペレーティング・パラメータと、
前記プログラム可能コンピュータ・プロセッサに、前記サンプル補間回路に前記１つまたは複数の第１のサンプル補間回路オペレーティング・パラメータを提供させるコンピュータ読取り可能プログラムと、
前記プログラム可能コンピュータ・プロセッサに、前記時間間隔の前記第１の部分中に、前記１つまたは複数の第１のサンプル補間回路オペレーティング・パラメータを使用して前記デジタル信号を生成させるコンピュータ読取り可能プログラムと、
前記実際のエラー訂正率が前記エラー訂正率しきい値よりも大きい場合、前記プログラム可能コンピュータ・プロセッサに、前記時間間隔の前記第１の部分中に、１つまたは複数の第２のサンプル補間回路オペレーティング・パラメータを生成させるコンピュータ読取り可能プログラムと、
前記プログラム可能コンピュータ・プロセッサに、前記時間間隔の前記第１の部分中に、前記１つまたは複数の第２のサンプル補間回路オペレーティング・パラメータを前記サンプル補間回路に提供させるコンピュータ読取り可能プログラムと、
前記プログラム可能コンピュータ・プロセッサに、前記時間間隔の前記第２の部分中に、前記１つまたは複数の第２のサンプル補間回路オペレーティング・パラメータを使用して前記デジタル信号を生成させるコンピュータ読取り可能プログラムとをさらに具備する、請求項３９に記載のコンピュータ・プログラム。
【請求項４３】
前記読取りチャネルがさらに利得制御モジュールを具備し、
１つまたは複数の第１の利得制御モジュール・オペレーティング・パラメータと、
前記プログラム可能コンピュータ・プロセッサに、前記利得制御モジュールに前記１つまたは複数の第１の利得制御モジュール・オペレーティング・パラメータを提供させるコンピュータ読取り可能プログラムと、
前記プログラム可能コンピュータ・プロセッサに、前記時間間隔の前記第１の部分中に、前記１つまたは複数の第１の利得制御モジュール・オペレーティング・パラメータを使用して前記デジタル信号を生成させるコンピュータ読取り可能プログラムと、
前記実際のエラー訂正率が前記エラー訂正率しきい値よりも大きい場合、前記プログラム可能コンピュータ・プロセッサに、前記時間間隔の前記第１の部分中に、１つまたは複数の第２の利得制御モジュール・オペレーティング・パラメータを生成させるコンピュータ読取り可能プログラムと、
前記プログラム可能コンピュータ・プロセッサに、前記時間間隔の前記第１の部分中に、前記１つまたは複数の第２の利得制御モジュール・オペレーティング・パラメータを前記利得制御モジュールに提供させるコンピュータ読取り可能プログラムと、
前記プログラム可能コンピュータ・プロセッサに、前記時間間隔の前記第２の部分中に、前記１つまたは複数の第２の利得制御モジュール・オペレーティング・パラメータを使用して前記デジタル信号を生成させるコンピュータ読取り可能プログラムとをさらに具備する、請求項３９に記載のコンピュータ・プログラム。
【請求項４４】
前記読取りチャネルがさらにフェーズ・エラー生成器を具備し、
１つまたは複数の第１のフェーズ・エラー生成器オペレーティング・パラメータと、
前記プログラム可能コンピュータ・プロセッサに、前記フェーズ・エラー生成器に前記１つまたは複数の第１のフェーズ・エラー生成器オペレーティング・パラメータを提供させるコンピュータ読取り可能プログラムと、
前記プログラム可能コンピュータ・プロセッサに、前記時間間隔の前記第１の部分中に、前記１つまたは複数の第１のフェーズ・エラー生成器オペレーティング・パラメータを使用して前記デジタル信号を生成させるコンピュータ読取り可能プログラムと、
前記実際のエラー訂正率が前記エラー訂正率しきい値よりも大きい場合、前記プログラム可能コンピュータ・プロセッサに、前記時間間隔の前記第１の部分中に、１つまたは複数の第２のフェーズ・エラー生成器オペレーティング・パラメータを生成させるコンピュータ読取り可能プログラムと、
前記プログラム可能コンピュータ・プロセッサに、前記時間間隔の前記第１の部分中に、前記１つまたは複数の第２のフェーズ・エラー生成器オペレーティング・パラメータを前記フェーズ・エラー生成器に提供させるコンピュータ読取り可能プログラムと、
前記プログラム可能コンピュータ・プロセッサに、前記時間間隔の前記第２の部分中に、前記１つまたは複数の第２のフェーズ・エラー生成器オペレーティング・パラメータを使用して前記デジタル信号を生成させるコンピュータ読取り可能プログラムとをさらに具備する、請求項３９に記載のコンピュータ・プログラム。
【請求項４５】
前記読取りチャネルがさらにＰＬＬ回路を具備し、
１つまたは複数の第１のＰＬＬ回路オペレーティング・パラメータと、
前記プログラム可能コンピュータ・プロセッサに、前記ＰＬＬ回路に前記１つまたは複数の第１のＰＬＬ回路オペレーティング・パラメータを提供させるコンピュータ読取り可能プログラムと、
前記プログラム可能コンピュータ・プロセッサに、前記時間間隔の前記第１の部分中に、前記１つまたは複数の第１のＰＬＬ回路オペレーティング・パラメータを使用して前記デジタル信号を生成させるコンピュータ読取り可能プログラムと、
前記実際のエラー訂正率が前記エラー訂正率しきい値よりも大きい場合、前記プログラム可能コンピュータ・プロセッサに、前記時間間隔の前記第１の部分中に、１つまたは複数の第２のＰＬＬ回路オペレーティング・パラメータを生成させるコンピュータ読取り可能プログラムと、
前記プログラム可能コンピュータ・プロセッサに、前記時間間隔の前記第１の部分中に、前記１つまたは複数の第２のＰＬＬ回路オペレーティング・パラメータを前記ＰＬＬ回路に提供させるコンピュータ読取り可能プログラムと、
前記プログラム可能コンピュータ・プロセッサに、前記時間間隔の前記第２の部分中に、前記１つまたは複数の第２のＰＬＬ回路オペレーティング・パラメータを使用して前記デジタル信号を生成させるコンピュータ読取り可能プログラムとをさらに具備する、請求項３９に記載のコンピュータ・プログラム。
【請求項４６】
前記読取りチャネルがさらにフェーズ補間回路を具備し、
１つまたは複数の第１のフェーズ補間回路オペレーティング・パラメータと、
前記プログラム可能コンピュータ・プロセッサに、前記フェーズ補間回路に前記１つまたは複数の第１のフェーズ補間回路オペレーティング・パラメータを提供させるコンピュータ読取り可能プログラムと、
前記プログラム可能コンピュータ・プロセッサに、前記時間間隔の前記第１の部分中に、前記１つまたは複数の第１のフェーズ補間回路オペレーティング・パラメータを使用して前記デジタル信号を生成させるコンピュータ読取り可能プログラムと、
前記実際のエラー訂正率が前記エラー訂正率しきい値よりも大きい場合、前記プログラム可能コンピュータ・プロセッサに、前記時間間隔の前記第１の部分中に、１つまたは複数の第２のフェーズ補間回路オペレーティング・パラメータを生成させるコンピュータ読取り可能プログラムと、
前記プログラム可能コンピュータ・プロセッサに、前記時間間隔の前記第１の部分中に、前記１つまたは複数の第２のフェーズ補間回路オペレーティング・パラメータを前記フェーズ補間回路に提供させるコンピュータ読取り可能プログラムと、
前記プログラム可能コンピュータ・プロセッサに、前記時間間隔の前記第２の部分中に、前記１つまたは複数の第２のフェーズ補間回路オペレーティング・パラメータを使用して前記デジタル信号を生成させるコンピュータ読取り可能プログラムとをさらに具備する、請求項３９に記載のコンピュータ・プログラム。
【請求項４７】
前記読取りチャネルがさらに最尤検出器を具備し、
１つまたは複数の第１の最尤検出器オペレーティング・パラメータと、
前記プログラム可能コンピュータ・プロセッサに、前記最尤検出器に前記１つまたは複数の第１の最尤検出器オペレーティング・パラメータを提供させるコンピュータ読取り可能プログラムと、
前記プログラム可能コンピュータ・プロセッサに、前記時間間隔の前記第１の部分中に、前記１つまたは複数の第１の最尤検出器オペレーティング・パラメータを使用して前記デジタル信号を生成させるコンピュータ読取り可能プログラムと、
前記実際のエラー訂正率が前記エラー訂正率しきい値よりも大きい場合、前記プログラム可能コンピュータ・プロセッサに、前記時間間隔の前記第１の部分中に、１つまたは複数の第２の最尤検出器オペレーティング・パラメータを生成させるコンピュータ読取り可能プログラムと、
前記プログラム可能コンピュータ・プロセッサに、前記時間間隔の前記第１の部分中に、前記１つまたは複数の第２の最尤検出器オペレーティング・パラメータを前記最尤検出器に提供させるコンピュータ読取り可能プログラムと、
前記プログラム可能コンピュータ・プロセッサに、前記時間間隔の前記第２の部分中に、前記１つまたは複数の第２の最尤検出器オペレーティング・パラメータを使用して前記デジタル信号を生成させるコンピュータ読取り可能プログラムとをさらに具備する、請求項３９に記載のコンピュータ・プログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
出願人の発明は、情報記憶媒体から情報を読み取るための装置および方法に関する。さらに出願人の発明は、データ読取りチャネル内の１つまたは複数の構成要素のオペレーションをリアルタイムで調整するための方法にも関する。
【背景技術】
【０００２】
自動媒体記憶ライブラリは、記憶された大量の媒体に費用対効果の高いアクセスを提供することで知られている。一般に、媒体記憶ライブラリは、ポータブル・データ記憶媒体が記憶される多数の記憶スロットを含む。典型的なポータブル・データ記憶媒体は、テープ・カートリッジ、光カートリッジ、ディスク・カートリッジ、電子記憶媒体などである。出願人の意味する「電子記憶媒体」とは、ＰＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、フラッシュＰＲＯＭ、コンパクトフラッシュ（登録商標）、スマートメディアなどのデバイスのことである。
【０００３】
１つ（または複数）のアクセス機構は、典型的には記憶スロットからデータ記憶媒体にアクセスし、アクセスした媒体をデータ記憶デバイスに送達して、アクセスした媒体上でのデータの読取りおよび／または書込みを行う。好適なエレクトロニクスはアクセス機構を動作させ、データ記憶デバイスを動作させて、接続されたオンライン・ホスト・コンピュータ・システムに情報を提供するか、またはこのシステムから情報を受け取る、あるいはその両方を行う。
【０００４】
磁気、光、または電子のいずれかの取外し可能媒体は、変動しやすいものである。こうした変動性には、たとえばその媒体の製造業者間での不整合性が含まれる。さらに、特定の磁気／光媒体は、パルス位置変調を使用して符号化された情報を含む。他の磁気／光媒体は、パルス幅変調を使用して符号化された情報を含む。媒体の中には、パルス位置変調とパルス幅変調の両方を使用して符号化された情報を含むものもある。さらに、こうした変動性は媒体の近代化から生じるものでもある。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
こうした媒体の変動性の有害な影響を最小限にするために求められるのが、情報記憶媒体から情報を読み取るための装置および方法であり、この方法は、読取りチャネル内の１つまたは複数の構成要素のオペレーティング・パラメータを動的にリアルタイムで、すなわち媒体が読み取られているときに、調整するものである。
【課題を解決するための手段】
【０００６】
出願人の発明は、読取りチャネルを使用して情報記憶媒体から情報を読み取るための方法および装置を備え、この読取りチャネルはデータ・キャッシュを備える。出願人の方法は、ある時間間隔にわたって情報記憶媒体を読み取り、その時間間隔にわたって記憶媒体で符号化された情報を含むアナログ波形を生成し、時間間隔全体にわたってそのアナログ波形を出願人の読取りチャネルに提供する。読取りチャネルは、読取りチャネルに関する１つまたは複数の第１のオペレーティング・パラメータを含むコントローラと通信している。出願人の方法は、時間間隔の第１の部分中に、それらの１つまたは複数の第１のオペレーティング・パラメータを使用して、アナログ波形からデジタル信号を生成する。
【０００７】
出願人の方法は、エラー訂正率のしきい値を設定する。出願人の方法は、第１の１つまたは複数のオペレーティング・パラメータを使用してデジタル信号を形成しながら、実際のエラー訂正率でそのデジタル信号のエラーを訂正し、その時間間隔の第１の部分中に、実際のエラー訂正率がエラー訂正率のしきい値よりも大きいかどうかを判定する。実際のエラー訂正率がエラー訂正率のしきい値よりも大きくない場合、出願人の方法は、１つまたは複数の第１のオペレーティング・パラメータを使用して、時間間隔全体にわたってデジタル信号の生成を続行する。
【０００８】
あるいは、実際のエラー数がエラー訂正しきい値よりも大きい場合、出願人の方法は、時間間隔の第１の部分中にデジタル信号を取り込み、取り込んだデータをデータ・キャッシュに格納し、そのデータをキャッシュから読み取り、その取り込んだデータを使用して１つまたは複数の第２のオペレーティング・パラメータを生成し、それら１つまたは複数の第２のオペレーティング・パラメータを読取りチャネルに提供する。その後出願人の方法は、１つまたは複数の第２のオペレーティング・パラメータを使用して、アナログ波形からデジタル信号を生成する。
【発明を実施するための最良の形態】
【０００９】
図面を参照すると、図に記載された同じ番号は同じ部分に対応する。本発明は、テープ・ドライブ・ユニットに配置された読取りチャネル・アセンブリ内で実施されるように記載される。ただし出願人の装置および方法の以下の説明は、出願人の発明を磁気テープからの情報の読取りまたはデータ処理アプリケーションのいずれかに限定することを意味するものではなく、本明細書に記載の発明は、一般の情報記憶媒体からの情報の読取りに適用することができる。
【００１０】
図３は、本発明の好ましい実施形態が実施されるハードウェアおよびソフトウエア環境を示す図である。ホスト・コンピュータ３９０は、プログラムの中でも特に、記憶域管理プログラム３１０を含む。特定の実施形態では、ホスト・コンピュータ３９０は単一のコンピュータを含む。代替の実施形態では、ホスト・コンピュータ３９０は１つまたは複数のメインフレーム・コンピュータ、１つまたは複数のワークステーション、１つまたは複数のパーソナル・コンピュータ、それらの組合せなどを備える。
【００１１】
情報は、ホスト・コンピュータ３９０と、データ記憶および検索システム３２０などのデータ記憶および検索システムによって管理される２次記憶デバイスとの間で、通信リンク３５０、３５２、および３５６を介して転送される。通信リンク３５０、３５２、および３５６は、ＲＳ−２３２ケーブルまたはＲＳ−４２２ケーブルなどのシリアル相互接続、イーサネット（登録商標）相互接続、ＳＣＳＩ相互接続、ファイバ・チャネル相互接続、ＥＳＣＯＮ相互接続、ＦＩＣＯＮ相互接続、ローカル・エリア・ネットワーク（ＬＡＮ）、私設ワイド・エリア・ネットワーク（ＷＡＮ）、公衆ワイド・エリア・ネットワーク、ストレージ・エリア・ネットワーク（ＳＡＮ）、伝送制御プロトコル／インターネットプロトコル（ＴＣＰ／ＩＰ）、インターネット、およびそれらの組合せなどを備える。
【００１２】
図３に示された実施形態では、データ記憶および検索システム３２０はデータ記憶デバイス１３０および１４０を含む。代替の実施形態では、出願人のデータ記憶および検索システム３２０は２つ以上のデータ記憶デバイスを含む。
【００１３】
複数のポータブル・データ記憶媒体３６０は、出願人のデータ記憶および検索システム内に移動可能なように配置される。特定の実施形態では、複数のデータ記憶媒体３６０は複数のポータブル・データ記憶カートリッジ３７０内に収容される。こうしたポータブル・データ記憶カートリッジは、それぞれ適切なデータ記憶デバイス内に取外し可能なように配置することができる。
【００１４】
データ記憶および検索システム３２０は、データ記憶デバイス１３０および１４０を管理するためのプログラム論理と、複数のポータブル・データ記憶カートリッジ３７０とをさらに含む。代替の実施形態では、データ記憶および検索システム３２０ならびにホスト・コンピュータ３９０を、単一の装置上に一緒に置くことができる。この場合ホスト・コンピュータ３９０は、たとえばライブラリ・コマンドまたはプロトコルの１つのセットを他のコマンド／プロトコルのセットに変換するため、あるいはライブラリ・コマンドを１つの通信インターフェースから他の通信インターフェースに変換するため、あるいはセキュリティまたは他の理由のために、他のホスト・コンピュータに接続することができる。
【００１５】
ホスト・コンピュータ３９０は、Ｗｉｎｄｏｗｓ、ＡＩＸ、Ｕｎｉｘ、ＭＶＸ、ＬＩＮＵＸ（ＷｉｎｄｏｗｓはＭｉｃｒｏｓｏｆｔ  Ｃｏｒｐｏｒａｔｉｏｎの登録商標、ＡＩＸはＩＢＭ  Ｃｏｒｐｏｒａｔｉｏｎの登録商標、ＭＶＳはＩＢＭ  Ｃｏｒｐｏｒａｔｉｏｎの商標、およびＵＮＩＸはＴｈｅ  Ｏｐｅｎ  Ｇｒｏｕｐを介して米国およびその他の国で独占的にライセンス交付を受けた登録商標である）などのオペレーティング・システムを含む、メインフレーム、パーソナル・コンピュータ、ワークステーションなどのコンピュータ・システムを備える。ホスト・コンピュータ３９０内の記憶管理プログラム３１０は、ＩＢＭ  ＭＶＳオペレーティング・システムで実施されるＩＢＭ  ＤＦＳＭＳなどの、データ記憶および検索システムへのデータの転送を管理する、当分野で知られた記憶管理タイプ・プログラムの機能を含むことができる。
【００１６】
データ記憶および検索システム３２０はコンピュータ・システムを備え、たとえば複数のテープ・ドライブおよびテープ・カートリッジを管理する。こうしたテープ・ドライブを具体化する際、テープ・ドライブ１３０および１４０は、たとえばＴｏｔａｌＳｔｏｒａｇｅ（ＴＭ）３５９０テープ・ドライブ（ＩＢＭ  Ｃｏｒｐｏｒａｔｉｏｎの商標）などの当分野で知られた任意の好適なテープ・ドライブであってよい。同様に、テープ・カートリッジ３７０は、ＥＣＣＳＴ、Ｍａｇｓｔａｒ、ＴｏｔａｌＳｔｏｒａｇｅ（ＴＭ）３４２０、３４８０、３４９０Ｅ、３５８０、３５９０テープ・カートリッジなどの、当分野で知られた任意の好適なテープ・カートリッジ・デバイスであってよい。
【００１７】
次に図１を参照すると、自動データ記憶および検索システム１００が、記憶スロットの第１の壁１０２および記憶スロットの第２の壁１０４を有するように示されている。ポータブル・データ記憶媒体は、これらの記憶スロットに個々に格納される。特定の実施形態では、こうしたデータ記憶媒体はポータブル・コンテナ、すなわちカートリッジに個々に収容される。こうしたデータ記憶媒体の例には、磁気テープ、様々なタイプの磁気ディスク、様々なタイプの光ディスク、電子記憶媒体などが含まれる。
【００１８】
出願人の自動データ記憶および検索システムには、アクセス機構１１０および１２０などの１つまたは複数のアクセス機構が含まれる。図１に示されるように、アクセス機構１１０および１２０は、記憶スロットの第１の壁１０２と記憶スロットの第２の壁１０４との間に配置された通路内のレール１７０に沿って双方向に移動する。アクセス機構は、記憶スロットの第１の壁１０２または記憶スロットの第２の壁１０４からポータブル・データ記憶媒体にアクセスし、そのアクセスした媒体をデータの読取りおよび／または書込みのためにデータ記憶デバイス１３０／１４０に移送し、媒体を適切な記憶スロットに戻す、ロボット・デバイスである。データ記憶デバイス１３０は、データ記憶デバイス・コントローラ１３４を含む。データ記憶デバイス１４０は、データ記憶デバイス・コントローラ１４４を含む。
【００１９】
デバイス１６０はライブラリ・コントローラを備える。特定の実施形態では、ライブラリ・コントローラ１６０はコンピュータと一体化している。オペレータ入力ステーション１５０は、ユーザが出願人の自動データ記憶および検索システム１００と通信できるようにするものである。電源構成装置１８０および電源構成装置１９０はそれぞれ、出願人の自動データ記憶および検索システム内に配置された個々の構成装置に電力を供給する１つまたは複数の電源ユニットを備える。インポート／エクスポート・ステーション１７２は、システム１００の側面に旋回可能なように取り付けられたアクセス・ドア１７４を含む。ポータブル・データ記憶カートリッジは、システム内に配置するか、または代替形態では、ステーション１７２／アクセス・ドア１７４を介して取り外すことができる。
【００２０】
データ記憶ドライブ１３０および／または１４０がテープ・ドライブ・ユニットを備える実施形態では、そのテープ・ドライブ・ユニットは、とりわけ、テープ・ヘッドを含む。次に図２を参照すると、多要素テープ・ヘッド２００は、情報を磁気テープに記録し、磁気テープから読み取るための、複数の読取り／書込み要素を含む。特定の実施形態では、磁気テープ・ヘッド２００は薄膜磁気抵抗トランスデューサを備える。例示された実施形態では、テープ・ヘッド２００は図２に示されたように構築することができる。テープ・ヘッド２００の長さは、磁気テープの幅にほぼ対応する。特定の実施形態では、テープ・ヘッド２００は３２の読取り／書込み要素ペア（「ＲＤ」および「ＷＲ」とラベル表示）と、磁気テープに書き込まれる３つのサーボ領域に対応する３セットのサーボ読取り要素、たとえばＬＳ１およびＲＳ６とを含む。例示された実施形態では、３２の読取り／書込み要素ペアは８つずつのグループ、すなわち２０１、２２１、２４１、および２６１に分割される。
【００２１】
さらにテープ・ヘッド２００は、磁気テープに事前に記録された線形サーボ・エッジを備えるサーボ信号を検出するための、複数のサーボ・センサを含む。図２の実施形態では、８つの読取り／書込みペアの隣接するグループが、４つのサーボ・センサのグループによって占有された２つのトラックによって分離される。４つのサーボ・センサの各グループは、たとえばサーボ・グループ２１１、サーボ・グループ２３１、およびサーボ・グループ２５１などの、「サーボ・グループ」と呼ぶことができる。
【００２２】
例示された実施形態では、テープ・ヘッド２００は、別々に製造された後に結合された左および右のモジュールを含む。書込みおよび読取り要素は、左モジュール上の正しい位置にある書込み要素および右モジュールの対応するポジションにある読取り要素から始まり、各モジュールの長さを下方向に横断的に（すなわちテープの幅を横切って）交互になる。したがって、左モジュール内にある各書込み要素は、右モジュール上の対応する位置にある読取り要素とペアになり、左モジュール内にある各読取り要素は、右モジュール上の対応する位置にある書込み要素とペアになり、その結果、書込み／読取り要素のペアが読取り／書込み要素のペアと横断的に交互になる。
【００２３】
図４は、出願人の非同期読取りチャネル・アセンブリの一実施形態の構成要素を示す図である。図４の例示された実施形態では、出願人の非同期読取りチャネル・アセンブリは、マイクロプロセッサ・インターフェース４０１、データ・キャッシュ４０３、マイクロプロセッサ・インターフェース４０１とキャッシュ４０３とを相互接続する通信リンク４０２を含む。特定の実施形態では、データ・キャッシュ４０３は１つまたは複数のＳＲＡＭデバイスを備える。特定の実施形態では、データ・キャッシュ４０３は約４キロバイトの記憶域を備える。特定の実施形態では、データ・キャッシュ４０３は約４キロバイトを超える記憶域を備える。
【００２４】
さらに出願人の読取りチャネルは、アナログ−デジタル変換器４０５、等化器４１５、中間線形フィルタ４２５、サンプル補間回路４３５、利得制御モジュール４４５、フェーズ・エラー生成器４５５、ＰＬＬ回路４６５、フェーズ補間回路４７５、パス・メトリクス・モジュール４８６、およびパス・メモリ４８９も含む。パス・メモリ４８９と組み合わせられたパス・メトリクス・モジュール４８６は、時には最尤検出器４８５と呼ばれることのあるものも備える。特定の実施形態では、出願人の読取りチャネルはＰＲ４最尤検出器を含む。特定の実施形態では、出願人の読取りチャネルはＥＰＲ４最尤検出器を含む。
【００２５】
特定の実施形態では、出願人の装置は単一の読取りチャネルを含む。特定の実施形態では、出願人の装置は複数の読取りチャネルを含む。特定の実施形態では、出願人の装置は８つの読取りチャネルを含む。特定の実施形態では、出願人の装置は２つのサーボ・チャネルと組み合わせられた８つの読取りチャネルを含む。
【００２６】
読取り／書込みヘッド２００などの読取りヘッドを使用して磁気テープから情報を読み取る場合、第１に、その情報を備えるアナログ波形が形成される。ＡＤＣ  ４０５などのアナログ−デジタル変換器がアナログ波形を第１のデジタル信号に変換する。第１のデジタル信号は、通信リンク４０９を使用して等化器４１５に提供される。通信リンク４０９はテストポート４１０を含む。特定の実施形態では、等化器４１５は有限インパルス応答（「ＦＩＲ］）フィルタを備える。こうしたＦＩＲフィルタは、第２のデジタル信号を生成するように第１のデジタル信号を形作る。
【００２７】
通信リンク４１１は、テストポート４１０とデータ・キャッシュ４０３とを相互接続する。特定の実施形態では、通信リンク４１１は、テストポート４１０と１つまたは複数のデータ・ポートとを相互接続する１つまたは複数の通信リンク、１つまたは複数のデータ・ポートを１つまたは複数のマルチプレクサに相互接続する１つまたは複数の通信リンク、１つまたは複数のマルチプレクサを１つまたは複数のデマルチプレクサと相互接続する１つまたは複数の通信リンク、および１つまたは複数のデマルチプレクサをデータ・キャッシュ４０３と相互接続する１つまたは複数の通信リンクを含む。
【００２８】
等化器４１５内で形成された第２のデジタル信号は、通信リンク４１９を使用して中間線形フィルタ４２５に提供される。通信リンク４１９はテストポート４２０を含む。中間線形フィルタ４２５は、サンプル・セルの中央で等化信号の値を決定する。中間線形フィルタ４２５は等化信号およびサンプル・セルの中央の等化信号の値を含む、第３のデジタル信号を生成する。
【００２９】
通信リンク４２１は、テストポート４２０とデータ・キャッシュ４０３とを相互接続する。特定の実施形態では、通信リンク４２１は、テストポート４２０と１つまたは複数のデータ・ポートとを相互接続する１つまたは複数の通信リンク、１つまたは複数のデータ・ポートを１つまたは複数のマルチプレクサに相互接続する１つまたは複数の通信リンク、１つまたは複数のマルチプレクサを１つまたは複数のデマルチプレクサと相互接続する１つまたは複数の通信リンク、および１つまたは複数のデマルチプレクサをデータ・キャッシュ４０３と相互接続する１つまたは複数の通信リンクを含む。
【００３０】
中間線形フィルタ４２５内で形成された第３のデジタル信号は、通信リンク４２９を介してサンプル補間回路４３５に提供される。通信リンク４２９はテストポート４３０を含む。サンプル補間回路４３５は中間線形フィルタ４２５から第３のデジタル信号を受け取り、ＰＬＬ回路４６５の出力を使用して同期サンプル時間での等化信号を推定する。出願人の意味する同期サンプル時間とは、ビット・セル・クロックが着信したときの時間である。ＰＬＬ回路４６５がこの時間を提供する。サンプル補間回路４３５は第４の同期デジタル信号を提供する。
【００３１】
通信リンク４３１は、テストポート４３０とデータ・キャッシュ４０３とを相互接続する。特定の実施形態では、通信リンク４３１は、テストポート４３０と１つまたは複数のデータ・ポートとを相互接続する１つまたは複数の通信リンク、１つまたは複数のデータ・ポートを１つまたは複数のマルチプレクサに相互接続する１つまたは複数の通信リンク、１つまたは複数のマルチプレクサを１つまたは複数のデマルチプレクサと相互接続する１つまたは複数の通信リンク、および１つまたは複数のデマルチプレクサをデータ・キャッシュ４０３と相互接続する１つまたは複数の通信リンクを含む。
【００３２】
サンプル補間回路４３５によって形成された第４のデジタル信号は、通信リンク４３９を介して利得制御モジュール４４５に提供される。通信リンク４３９はテストポート４４０を含む。利得制御モジュール４４５は、最尤検出器４８５が要求するレベルを事前設定するように振幅が設定された第５のデジタル信号を形成するように、第４の信号の振幅を調整する。第５のデジタル信号は、通信リンク４４８を介して最尤検出器４８５に提供される。通信リンク４４８はテストポート４８０を含む。通信リンク４８１は、テストポート４８０とデータ・キャッシュ４０３とを相互接続する。最尤検出器の出力は、通信リンク４９２上のデータおよび通信リンク４９３上の有効データ信号である。
【００３３】
通信リンク４８１は、テストポート４８０とデータ・キャッシュ４０３とを相互接続する。特定の実施形態では、通信リンク４８１は、テストポート４８０と１つまたは複数のデータ・ポートとを相互接続する１つまたは複数の通信リンク、１つまたは複数のデータ・ポートを１つまたは複数のマルチプレクサに相互接続する１つまたは複数の通信リンク、１つまたは複数のマルチプレクサを１つまたは複数のデマルチプレクサと相互接続する１つまたは複数の通信リンク、および１つまたは複数のデマルチプレクサをデータ・キャッシュ４０３と相互接続する１つまたは複数の通信リンクを含む。
【００３４】
利得制御モジュール４４５によって形成された第５のデジタル信号は、通信リンク４４９を介してフェーズ・エラー生成器４５５にも提供される。通信リンク４４９はテストポート４５０を含む。フェーズ・エラー生成器４５５は第１のデジタル信号のフェーズを推定し、エラー信号を生成する。
【００３５】
通信リンク４５１は、テストポート４５０とデータ・キャッシュ４０３とを相互接続する。特定の実施形態では、通信リンク４５１は、テストポート４５０と１つまたは複数のデータ・ポートとを相互接続する１つまたは複数の通信リンク、１つまたは複数のデータ・ポートを１つまたは複数のマルチプレクサに相互接続する１つまたは複数の通信リンク、１つまたは複数のマルチプレクサを１つまたは複数のデマルチプレクサと相互接続する１つまたは複数の通信リンク、および１つまたは複数のデマルチプレクサをデータ・キャッシュ４０３と相互接続する１つまたは複数の通信リンクを含む。
【００３６】
フェーズ・エラー生成器４５５は、通信リンク４５９を介してＰＬＬ回路４６５にフェーズ・エラー信号を提供する。通信リンク４５９はテストポート４６０を含む。通信リンク４６１は、テストポート４６０とデータ・キャッシュ４０３とを相互接続する。特定の実施形態では、通信リンク４６１は、テストポート４６０と１つまたは複数のデータ・ポートとを相互接続する１つまたは複数の通信リンク、１つまたは複数のデータ・ポートを１つまたは複数のマルチプレクサに相互接続する１つまたは複数の通信リンク、１つまたは複数のマルチプレクサを１つまたは複数のデマルチプレクサと相互接続する１つまたは複数の通信リンク、および１つまたは複数のデマルチプレクサをデータ・キャッシュ４０３と相互接続する１つまたは複数の通信リンクを含む。
【００３７】
フェーズ・エラー生成器４５５によって提供されたフェーズ・エラーは、そのフェーズ・エラーをフィルタリングし、同期ビット・セルの境界の位置を決定する、ＰＬＬ回路４６５によって処理される。同期ビット・セルの境界の位置は、それぞれ通信リンク４６９および４７８を介してフェーズ補間回路４７５およびサンプル補間回路４３５に提供される。通信リンク４６９はテストポート４７０を含む。通信リンク４７８はテストポート４７９を含む。
【００３８】
通信リンク４７１は、テストポート４７０とデータ・キャッシュ４０３とを相互接続する。特定の実施形態では、通信リンク４７１は、テストポート４７０と１つまたは複数のデータ・ポートとを相互接続する１つまたは複数の通信リンク、１つまたは複数のデータ・ポートを１つまたは複数のマルチプレクサに相互接続する１つまたは複数の通信リンク、１つまたは複数のマルチプレクサを１つまたは複数のデマルチプレクサと相互接続する１つまたは複数の通信リンク、および１つまたは複数のデマルチプレクサをデータ・キャッシュ４０３と相互接続する１つまたは複数の通信リンクを含む。
【００３９】
図５は、８つの読取りチャネル、すなわちチャネル０、１、２、３、４、５、６、および７と、データ・キャッシュ４０３との間の相互接続を示す図である。特定の実施形態では、ＳＲＡＭデバイス５９０はデータ・キャッシュ４０３を備える。チャネル０、１、２、３、４、５、６、および７はそれぞれ、等化器４１５、中間線形フィルタ４２５、サンプル補間回路４３５、利得制御モジュール４４５、フェーズ・エラー生成器４５５、ＰＬＬ回路４６５、フェーズ補間回路４７５、および最尤検出器４８５を含む。さらにチャネル０、１、２、３、４、５、６、および７はそれぞれ、通信リンク４０７、４０９、４１７、４１９、４２７、４２９、４３７、４３９、４４７、４４８、４４９、４５７、４５９、４６７、４６９、４７７、４８７、４９２、および４９３も含む。さらにチャネル０、１、２、３、４、５、６、および７はそれぞれ、テストポート４１０、４２０、４３０、４４０、４５０、４６０、４７０、４７９、４８０、および４９０も含む。
【００４０】
さらにチャネル０、１、２、３、４、５、６、および７はそれぞれ、通信リンク４１１、４２１、４３１、４４１、４５１、４６１、４７１、４８１、および４９１も含む。図５の例示された実施形態では、チャネル０に配置された通信リンク４１１、４２１、４３１、４４１、４５１、４６１、４７１、４８１、および４９１は、データ・ポート５０２および５０４と相互接続する。同様に、チャネル１、２、３、４、５、６、および７に配置された通信リンク４１１、４２１、４３１、４４１、４５１、４６１、４７１、４８１、および４９１は、それぞれデータ・ポート５１２／５１４、５２２／５２４、５３２／５３４、５４２／５４４、５５２／５５４、５６２／５６４、および５７２／５７４と相互接続する。
【００４１】
データ・ポート５０２／５０４は、それぞれ通信リンク５０６／５０８を介してマルチプレクサ・モジュール５８０と通信する。データ・ポート５１２／５１４は、それぞれ通信リンク５１６／５１８を介してマルチプレクサ・モジュール５８０と通信する。データ・ポート５２２／５２４は、それぞれ通信リンク５２６／５２８を介してマルチプレクサ・モジュール５８０と通信する。データ・ポート５３２／５３４は、それぞれ通信リンク５３６／５３８を介してマルチプレクサ・モジュール５８０と通信する。データ・ポート５４２／５４４は、それぞれ通信リンク５４６／５４８を介してマルチプレクサ・モジュール５８０と通信する。データ・ポート５５２／５５４は、それぞれ通信リンク５５６／５５８を介してマルチプレクサ・モジュール５８０と通信する。データ・ポート５６２／５６４は、それぞれ通信リンク５６６／５６８を介してマルチプレクサ・モジュール５８０と通信する。データ・ポート５７２／５７４は、それぞれ通信リンク５７６／５７８を介してマルチプレクサ・モジュール５８０と通信する。
【００４２】
マルチプレクサ・モジュール５８０は、１つまたは複数の通信リンクを介してデマルチプレクサ・モジュール５８１と通信する。デマルチプレクサ・モジュール５８１は、それぞれＳＲＡＭ  ５９０をＳＲＡＭブロック５９１、５９２、５９３、５９４、５９５、５９６、５９７、および５９８と相互接続する通信リンク５８２、５８３、５８４、５８５、５８６、５８７、５８８、および５８９を介して、ＳＲＡＭ  ５９０にデータを提供する。マルチプレクサ・モジュール５８０およびデマルチプレクサ・モジュール５８１の設計、ならびにマルチプレクサ・モジュール５８０とデマルチプレクサ・モジュール５８１とを相互接続している通信リンクの数は、データを取り込むために使用されるテストポートの数の関数である。
【００４３】
たとえば、出願人の装置が８つのチャネルからリアルタイムでデータを取り込むために使用される場合は、マルチプレクサ・モジュール５８０がマルチプレクサ６００、６１０、６２０、６３０、６４０、６５０、６６０、および６７０を備える、図６の実施形態が使用される。この８チャネルのデータ取込み実施形態では、デマルチプレクサは使用されない。出願人の装置が４つのチャネルからリアルタイムでデータを取り込むために使用される場合は、マルチプレクサ・モジュール５８０がマルチプレクサ７００、７１０、７２０、および７３０を備え、デマルチプレクサ・モジュール５８１がデマルチプレクサ７０５、７１５、７２５、および７３５を含む、図７の実施形態が使用される。マルチプレクサ７００、７１０、７２０、および７３０は、それぞれ通信リンク７０７、７１７、７２７、および７３７を使用して、デマルチプレクサ７０５、７１５、７２５、および７３５それぞれにデータを提供する。
【００４４】
出願人の装置が２つのチャネルからリアルタイムでデータを取り込むために使用される場合は、マルチプレクサ・モジュール５８０がマルチプレクサ８００および８１０を備え、デマルチプレクサ・モジュール５８１がデマルチプレクサ８０５および８１５を含む、図８の実施形態が使用される。マルチプレクサ８００および８１０は、それぞれ通信リンク８０７および８１７を使用して、デマルチプレクサ８０５および８１５それぞれにデータを提供する。出願人の装置が１つのチャネルからリアルタイムでデータを取り込むために使用される場合は、マルチプレクサ・モジュール５８０がマルチプレクサ９００を備え、デマルチプレクサ・モジュール５８１がデマルチプレクサ９０５を備える、図９の実施形態が使用される。マルチプレクサ９００は通信リンク９０７を使用して、デマルチプレクサ９０５にデータを提供する。
【００４５】
特定の実施形態では、図４、図５、図６、図７、図８、および図９に記載されたデバイス、テストポート、通信リンクなどは、ハードワイヤード回路で実施される。特定の実施形態では、図４、図５、図６、図７、図８、および図９に記載されたデバイス、テストポート、通信リンクなどの一部または全部を、特殊目的プロセッサで実施することができる。特定の実施形態では、図４、図５、図６、図７、図８、および図９に記載されたデバイス、テストポート、通信リンクなどの一部または全部を、高速汎用プログラム・プロセッサで実施することができる。特定の実施形態では、図４、図５、図６、図７、図８、および図９に記載されたデバイス、テストポート、通信リンクなどの一部または全部が、１つまたは複数の特定用途向け集積回路、すなわち「ＡＳＩＣ」を備えることができる。
【００４６】
出願人の発明には、出願人の読取りチャネルを使用して情報記憶媒体から情報を読み取るための方法が含まれる。次に図１０を参照すると、ステップ１００５では、出願人の方法がその上に情報を符号化した情報記憶媒体を提供する。特定の実施形態では、そうした情報記憶媒体が、磁気記憶媒体、光記憶媒体、電子記憶媒体、および／またはそれらの組合せを備える。出願人の意味する「磁気記憶媒体」とは、その中で情報を符号化するために１つまたは複数の磁気特性が様々に調整可能な媒体のことである。出願人の意味する「光記憶媒体」とは、その中で情報を符号化するために１つまたは複数の光特性が様々に調整可能な媒体のことである。出願人の意味する「電子記憶媒体」とは、ＰＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、フラッシュＰＲＯＭ、コンパクトフラッシュ、スマートメディアなどのデバイスのことである。
【００４７】
ステップ１０１０では、出願人の方法は、出願人の読取りチャネルを備える１つまたは複数の構成要素について、１つまたは複数の初期オペレーティング・パラメータ、すなわち第１のオペレーティング・パラメータを選択する。出願人の意味する「読取りチャネル」とは、情報記憶媒体から情報を検索し、その情報を調整／増幅／エラー訂正し、その情報を１つまたは複数の要求元コンピュータに送信する際に使用される、デバイスのことである。特定の実施形態では、出願人の読取りチャネルは図４、５、６、７、８、および９に示されたデバイスおよび通信リンクを含む。
【００４８】
特定の実施形態では、ステップ１０１０は、デバイス・コントローラ１３４（図１、３、４）またはデバイス・コントローラ１４４（図１、３、４）などの記憶デバイス・コントローラによって実行される。特定の実施形態では、ステップ１０１０はホスト・コンピュータ３９０（図１、３）などのホスト・コンピュータによって実行される。特定の実施形態では、ステップ１０１０は、コントローラ１６０（図１）などのデータ記憶および検索システム・コントローラによって実行される。特定の実施形態では、ステップ１０１０は、ステーション１５０（図１）などのオペレータ入力ステーションを使用してユーザによって実行される。
【００４９】
特定の実施形態では、ステップ１０１０の初期オペレーティング・パラメータは、読取りチャネル・デバイスが製造されたときに確立されたそれらのオペレーティング・パラメータを備える。特定の実施形態では、ステップ１０１０の初期オペレーティング・パラメータは、読取りチャネルが製造されたときに確立されたそれらのオペレーティング・パラメータを備える。特定の実施形態では、ステップ１０１０の初期オペレーティング・パラメータは、読取りチャネルが製造されたときに決定された１つまたは複数のオペレーティング・パラメータと組み合わされて、１つまたは複数の読取りチャネル・デバイスが製造されたときに確立された、それらのオペレーティング・パラメータを備える。特定の実施形態では、１つまたは複数の初期オペレーティング・パラメータは、コントローラ１３４（図１、３）および／または１４４（図１、３）などのデータ記憶デバイス・コントローラに格納される。
【００５０】
ステップ１０２０では、出願人の方法はエラー訂正しきい値を設定する。前述のように、出願人の読取りチャネルはエラー訂正モジュール４９５を含む。ステップ１０２０のエラー訂正しきい値は、最大許容エラー率、すなわち、エラー訂正モジュールに提供されたデジタル信号に１つまたは複数の訂正が実行される最大許容率を備える。特定の実施形態では、エラー訂正しきい値はユーザによって決定される。特定の実施形態では、エラー訂正しきい値はデータ記憶デバイス・コントローラに配置されたファームウェア内で設定される。特定の実施形態では、エラー訂正しきい値はデータ記憶および検索システム・コントローラに配置されたファームウェア内で設定される。特定の実施形態では、エラー訂正しきい値はシステム・ユーザによって設定される。特定の実施形態では、エラー訂正しきい値はホスト・コンピュータによって設定される。
【００５１】
当分野の技術者であれば理解されるように、情報は情報記憶媒体からある期間にわたって読み取られる。前述のように、出願人の方法は第１に、情報記憶媒体内に符号化された情報を備えるアナログ波形を形成する。このアナログ波形は、時間間隔にわたって継続的に形成される。その時間間隔にわたって、そのアナログ波形からデジタル信号が形成される。ステップ１０２５では、出願人の方法は時間間隔の第１の部分にわたって、ステップ１０１０の第１のオペレーティング・パラメータを使用して情報記憶媒体から情報を読み取る。
【００５２】
ステップ１０３０では、出願人の方法は、第１のオペレーティング・パラメータを使用して形成されたデジタル信号のエラーを訂正する。ステップ１０３０は、実際のエラー訂正率を決定することをさらに含む。特定の実施形態では、ステップ１０３０は、デバイス・コントローラ１３４（図１、３、４）またはデバイス・コントローラ１４４（図１、３、４）などの記憶デバイス・コントローラによって実行される。特定の実施形態では、ステップ１０３０はホスト・コンピュータ３９０（図１、３）などのホスト・コンピュータによって実行される。特定の実施形態では、ステップ１０３０は、コントローラ１６０（図１）などのデータ記憶および検索システム・コントローラによって実行される。
【００５３】
ステップ１０４０では、出願人の方法は、ステップ１０３０の実際のエラー訂正率が、ステップ１０２０のエラー訂正しきい値より大きいかどうかを判定する。特定の実施形態では、ステップ１０４０は、デバイス・コントローラ１３４（図１、３、４）またはデバイス・コントローラ１４４（図１、３、４）などの記憶デバイス・コントローラによって実行される。特定の実施形態では、ステップ１０４０はホスト・コンピュータ３９０（図１、３）などのホスト・コンピュータによって実行される。特定の実施形態では、ステップ１０４０は、コントローラ１６０（図１）などのデータ記憶および検索システム・コントローラによって実行される。特定の実施形態では、ステップ１０４０は、ステーション１５０（図１）などのオペレータ入力ステーションを使用してユーザによって実行される。
【００５４】
出願人の方法がステップ１０４０で、実際のエラー訂正率がエラー訂正しきい値より大きくないと判定した場合、出願人の方法はステップ１０４０からステップ１００５に移行し、第１のオペレーティング・パラメータを使用して情報記憶媒体からの情報の読取りを続行する。あるいは、出願人の方法がステップ１０４０で、実際のエラー訂正率がエラー訂正しきい値より大きいと判定した場合、出願人の方法は、実際のエラー訂正率を下げるために、１つまたは複数の読取りチャネル・デバイスのオペレーティング・パラメータを調整する。
【００５５】
より具体的には、出願人の方法がステップ１０４０で、実際のエラー訂正率がエラー訂正しきい値より大きいと判定した場合、出願人の方法はステップ１０４０からステップ１０５０に移行し、ここで出願人の方法は１つまたは複数の読取りチャネル・デバイスを最適化するために選択する。特定の実施形態では、これら１つまたは複数の読取りチャネル・デバイスは、等化器４１５、中間線形フィルタ４２５、サンプル補間回路４３５、利得制御モジュール４４５、フェーズ・エラー生成器４５５、ＰＬＬ回路４６５、フェーズ補間回路４７５、および最尤検出器４８５からなるグループから選択される。
【００５６】
特定の実施形態では、ステップ１０５０は、デバイス・コントローラ１３４（図１、３、４）またはデバイス・コントローラ１４４（図１、３、４）などの記憶デバイス・コントローラによって実行される。特定の実施形態では、ステップ１０５０はホスト・コンピュータ３９０（図１、３）などのホスト・コンピュータによって実行される。特定の実施形態では、ステップ１０５０は、コントローラ１６０（図１）などのデータ記憶および検索システム・コントローラによって実行される。特定の実施形態では、ステップ１０５０は、ステーション１５０（図１）などのオペレータ入力ステーションを使用してユーザによって実行される。
【００５７】
ステップ１０６０では、出願人の方法は、ステップ１０５０で選択された１つまたは複数のテストポートからデータを収集する。特定の実施形態では、ステップ１０６０は、テストポート４１０、４２０、４３０、４４０、４５０、４６０、４７０、４７９、４８０、および４９０のうちの１つまたは複数などの、それら１つまたは複数のトランスポートを起動することを含む。特定の実施形態では、ステップ１０６０は、これら１つまたは複数のトランスポートからデータ・キャッシュ４０３などのデータ・キャッシュへデータを送信することを含む。
【００５８】
特定の実施形態では、ステップ１０６０は、単一の読取りチャネル内に配置された単一のテストポートから情報を収集することを含む。特定の実施形態では、ステップ１０６０は、単一の読取りチャネル内に配置された複数のテストポートから情報を収集することを含む。特定の実施形態では、ステップ１０６０は、複数の読取りチャネル内に配置された複数のテストポートから情報を収集することを含む。
【００５９】
特定の実施形態では、ステップ１０６０は、デバイス・コントローラ１３４（図１、３、４）またはデバイス・コントローラ１４４（図１、３、４）などの記憶デバイス・コントローラによって実行される。特定の実施形態では、ステップ１０６０はホスト・コンピュータ３９０（図１、３）などのホスト・コンピュータによって実行される。特定の実施形態では、ステップ１０６０は、コントローラ１６０（図１）などのデータ記憶および検索システム・コントローラによって実行される。
【００６０】
ステップ１０７０では、出願人の方法は、収集した情報をデータ・キャッシュ４０３などのデータ・キャッシュに格納する。ステップ１０８０では、ステップ１０７０で格納された情報がコントローラによって読み取られる。特定の実施形態では、ステップ１０８０は、デバイス・コントローラ１３４（図１、３、４）またはデバイス・コントローラ１４４（図１、３、４）などの記憶デバイス・コントローラによって実行される。特定の実施形態では、ステップ１０８０はホスト・コンピュータ３９０（図１、３）などのホスト・コンピュータによって実行される。特定の実施形態では、ステップ１０８０は、コントローラ１６０（図１）などのデータ記憶および検索システム・コントローラによって実行される。
【００６１】
ステップ１０８０で読み取られた情報を使用して、ステップ１０９０では、出願人の方法は、ステップ１０５０で選択されたデバイス用に調整されたオペレーティング・パラメータを生成する。特定の実施形態では、ステップ１０９０は、デバイス・コントローラ１３４（図１、３、４）またはデバイス・コントローラ１４４（図１、３、４）などの記憶デバイス・コントローラによって実行される。特定の実施形態では、ステップ１０９０はホスト・コンピュータ３９０（図１、３）などのホスト・コンピュータによって実行される。特定の実施形態では、ステップ１０９０は、コントローラ１６０（図１）などのデータ記憶および検索システム・コントローラによって実行される。
【００６２】
ステップ１０９５では、ステップ１０９０の調整されたオペレーティング・パラメータが、ステップ１０５０で選択されたデバイスに提供される。特定の実施形態では、ステップ１０９５は、デバイス・コントローラ１３４（図１、３、４）またはデバイス・コントローラ１４４（図１、３、４）などの記憶デバイス・コントローラによって実行される。特定の実施形態では、ステップ１０９５はホスト・コンピュータ３９０（図１、３）などのホスト・コンピュータによって実行される。特定の実施形態では、ステップ１０９５は、コントローラ１６０（図１）などのデータ記憶および検索システム・コントローラによって実行される。
【００６３】
特定の実施形態では、ステップ１０９５は、通信リンク４０７、４１７、４２７、４３７、４４７、４５７、４６７、４７７、および４８７のうちの１つまたは複数を使用して調整されたオペレーティング・パラメータを通信することを含む。出願人の方法は、ステップ１０９５からステップ１０４０に移行して続行される。
【００６４】
図１１は、１つまたは複数のテストポートを使用して１つまたは複数の読取りチャネルからデータを取り込むための出願人の方法のステップを要約したものである。出願人の方法は、１つまたは複数のテストポートが選択されたステップ１０５０（図１０）からステップ１１１０に移行し、ここで出願人の方法は、それら１つまたは複数の選択されたテストポートを信号ソースとして設定する。特定の実施形態では、ステップ１１１０は、デバイス・コントローラ１３４（図１、３、４）またはデバイス・コントローラ１４４（図１、３、４）などの記憶デバイス・コントローラによって実行される。特定の実施形態では、ステップ１１１０はホスト・コンピュータ３９０（図１、３）などのホスト・コンピュータによって実行される。特定の実施形態では、ステップ１１１０は、コントローラ１６０（図１）などのデータ記憶および検索システム・コントローラによって実行される。
【００６５】
ステップ１１１５では、出願人の方法はＳＲＡＭコアを使用可能にする。特定の実施形態では、ステップ１１１５は、デバイス・コントローラ１３４またはデバイス・コントローラ１４４などの記憶デバイス・コントローラによって実行される。特定の実施形態では、ステップ１１１５はホスト・コンピュータ３９０などのホスト・コンピュータによって実行される。特定の実施形態では、ステップ１１１５は、コントローラ１６０などのデータ記憶および検索システム・コントローラによって実行される。
【００６６】
ステップ１１２０では、出願人の方法はＳＲＡＭへの入力用の（Ｎ）データ・チャネルを選択する。特定の実施形態では、（Ｎ）は１よりも大きいかまたは等しく８よりも小さいかまたは等しい整数である。データが単一の読取りチャネル内の単一のテストポートから取り込まれる場合、（Ｎ）は１に設定される。データが８つの異なる読取りチャネルから取り込まれる場合、（Ｎ）は８に設定される。特定の実施形態では、ステップ１１２０は、デバイス・コントローラ１３４またはデバイス・コントローラ１４４などの記憶デバイス・コントローラによって実行される。特定の実施形態では、ステップ１１２０はホスト・コンピュータ３９０などのホスト・コンピュータによって実行される。特定の実施形態では、ステップ１１２０は、コントローラ１６０などのデータ記憶および検索システム・コントローラによって実行される。
【００６７】
ステップ１１２５では、出願人の方法はトリガを選択する。出願人の意味する「トリガ」とは、データ取込みを開始する信号のことである。特定の実施形態では、トリガは、実際のエラー訂正率がしきい値エラー訂正率より大きいエラー訂正モジュール４９５からの信号を備える。特定の実施形態では、トリガは、読取りヘッドが記録媒体上の較正フィールド全体にわたるエラー訂正モジュール４９５からの信号を備える、すなわち「ＤＳＳ」トリガである。特定の実施形態では、トリガは、コントローラ１３４（図１、３、４）などのデータ記憶デバイス・コントローラを備える。特定の実施形態では、トリガは、コントローラ１６０（図１）などのデータ記憶および検索システム・コントローラからの信号を備える。特定の実施形態では、トリガは、ホスト３９０（図１、３）などのホスト・コンピュータからの信号を備える。特定の実施形態では、トリガは、オペレータ入力ステーション１５０（図１）などのオペレータ入力ステーションからの信号を備える。
【００６８】
ステップ１１３０では、出願人の方法は、８／（Ｎ）クロックごとにデータを取り込むようにＳＲＡＭを設定する。特定の実施形態では、ステップ１１３５はデバイス・コントローラ１３４／１４４などの記憶デバイス・コントローラによって実行される。特定の実施形態では、ステップ１１３５はホスト・コンピュータ３９０などのホスト・コンピュータによって実行される。特定の実施形態では、ステップ１１３５は、コントローラ１６０などのデータ記憶および検索システム・コントローラによって実行される。
【００６９】
ステップ１１３５では、出願人の方法はデータ取込み用のＭＵＸ／ＤＥＭＵＸモジュールを選択する。たとえば、データが８つの異なるテストポートから取り込まれる場合、出願人の方法は図６に示されるＭＵＸモジュールを選択する。データが４つの異なるテストポートから取り込まれる場合、出願人の方法は図７に示されるＭＵＸ／ＤＥＭＵＸモジュールを選択する。データが２つの異なるテストポートから取り込まれる場合、出願人の方法は図８に示されるＭＵＸ／ＤＥＭＵＸモジュールを選択する。データが１つのテストポートから取り込まれる場合、出願人の方法は図９に示されるＭＵＸ／ＤＥＭＵＸモジュールを選択する。特定の実施形態では、ステップ１１３５は、デバイス・コントローラ１３４またはデバイス・コントローラ１４４などの記憶デバイス・コントローラによって実行される。特定の実施形態では、ステップ１１３５はホスト・コンピュータ３９０などのホスト・コンピュータによって実行される。特定の実施形態では、ステップ１１３５は、コントローラ１６０などのデータ記憶および検索システム・コントローラによって実行される。
【００７０】
ステップ１１４０では、出願人の方法は、外部ＳＲＡＭ書込み機能を使用不能にする。特定の実施形態では、ステップ１１４０は、デバイス・コントローラ１３４またはデバイス・コントローラ１４４などの記憶デバイス・コントローラによって実行される。特定の実施形態では、ステップ１１４０はホスト・コンピュータ３９０などのホスト・コンピュータによって実行される。特定の実施形態では、ステップ１１４０は、コントローラ１６０などのデータ記憶および検索システム・コントローラによって実行される。
【００７１】
ステップ１１４５では、出願人の方法は、選択されたトリガが検出されるとサンプリングを開始するようにＳＲＡＭインターフェースを設定する。特定の実施形態では、ステップ１１４５は、デバイス・コントローラ１３４またはデバイス・コントローラ１４４などの記憶デバイス・コントローラによって実行される。特定の実施形態では、ステップ１１４５はホスト・コンピュータ３９０などのホスト・コンピュータによって実行される。特定の実施形態では、ステップ１１４５は、コントローラ１６０などのデータ記憶および検索システム・コントローラによって実行される。
【００７２】
ステップ１１５０では、出願人の方法は選択されたトリガを使用可能にする。特定の実施形態では、ステップ１１５０は、デバイス・コントローラ１３４またはデバイス・コントローラ１４４などの記憶デバイス・コントローラによって実行される。特定の実施形態では、ステップ１１５０はホスト・コンピュータ３９０などのホスト・コンピュータによって実行される。特定の実施形態では、ステップ１１５０は、コントローラ１６０などのデータ記憶および検索システム・コントローラによって実行される。
【００７３】
ステップ１１５５では、出願人の方法は、選択されたトリガが検出されるまで待機する。特定の実施形態では、ステップ１１５５は、デバイス・コントローラ１３４またはデバイス・コントローラ１４４などの記憶デバイス・コントローラによって実行される。特定の実施形態では、ステップ１１５５はホスト・コンピュータ３９０などのホスト・コンピュータによって実行される。特定の実施形態では、ステップ１１５５は、コントローラ１６０などのデータ記憶および検索システム・コントローラによって実行される。
【００７４】
ステップ１１６０では、出願人の方法は、選択されたトリガが検出されたかどうかを判定する。特定の実施形態では、ステップ１１６０は、デバイス・コントローラ１３４またはデバイス・コントローラ１４４などの記憶デバイス・コントローラによって実行される。特定の実施形態では、ステップ１１６０はホスト・コンピュータ３９０などのホスト・コンピュータによって実行される。特定の実施形態では、ステップ１１６０は、コントローラ１６０などのデータ記憶および検索システム・コントローラによって実行される。ステップ１１６０で出願人の方法が、選択されたトリガが検出されなかったと判定すると、出願人の方法はステップ１１６０からステップ１１５５に移行する。
【００７５】
あるいは、ステップ１１６０で出願人の方法が、選択されたトリガが検出されたと判定すると、出願人の方法はステップ１１６０からステップ１１６５に移行し、ここで出願人の方法は、ステップ１０５０（図１０）で選択されたテストポート上でデータを収集する。特定の実施形態では、ステップ１１６５は、デバイス・コントローラ１３４またはデバイス・コントローラ１４４などの記憶デバイス・コントローラによって実行される。特定の実施形態では、ステップ１１６５はホスト・コンピュータ３９０などのホスト・コンピュータによって実行される。特定の実施形態では、ステップ１１６５は、コントローラ１６０などのデータ記憶および検索システム・コントローラによって実行される。
【００７６】
ステップ１１７０では、出願人の方法は、データ・キャッシュが一杯であるかどうかを判定する。特定の実施形態では、ステップ１１７０は、デバイス・コントローラ１３４またはデバイス・コントローラ１４４などの記憶デバイス・コントローラによって実行される。特定の実施形態では、ステップ１１７０はホスト・コンピュータ３９０などのホスト・コンピュータによって実行される。特定の実施形態では、ステップ１１７０は、コントローラ１６０などのデータ記憶および検索システム・コントローラによって実行される。ステップ１１７０で出願人の方法が、データ・キャッシュが一杯であると判定すると、出願人の方法はステップ１１７０からステップ１０８０（図１０）に移行する。あるいは、ステップ１１７０で出願人の方法が、データ・キャッシュが一杯でないと判定すると、出願人の方法はステップ１１７０からステップ１１６５に移行し、ここで出願人の方法は、選択されたチャネル上でのデータの収集を続行する。
【００７７】
図１０および１１に記載されている出願人の方法の実施形態は、別々に実施することができる。さらに特定の実施形態では、図１０および／または１１に記載された個々のステップを組み合わせる、解消する、あるいは並べ替えることもできる。
【００７８】
当分野の技術者に本発明の作成および使用方法ならびにその特定の実施形態の識別方法をさらに詳しく例示するために、実施例１および２を提示する。ただしこれらの実施例は、添付の特許請求の範囲によってのみ定義される本発明の範囲を限定することを意図するものではない。
【実施例１】
【００７９】
実施例１では、第１のデジタル信号、すなわち等化器４１５への入力が、８つの異なる読取りチャネル上に配置されたテストポート４１０からＤＳＳトリガを使用して取り込まれる。表１は、様々なレジスタ、レジスタ設定値、および後で分析するために第１のデジタル信号を取り込む際に使用されるステップの説明を示したものである。特定の実施形態では、表１に示されたレジスタがマイクロプロセッサ・インターフェース４０１に配置される。この例で、データ・キャッシュがおよそ４ＫＢのメモリを備える場合、８つの信号ソースにはそれぞれそのメモリのうちおよそ５００Ｂが割り振られる。
【００８０】
特定の実施形態では、表１に示されたレジスタはデータ記憶および検索システム・コントローラに配置される。特定の実施形態では、表１に示されるレジスタはホスト・コンピュータに配置される。
【表１】
2004178787.tif 000003
【実施例２】
【００８１】
実施例２では、第１のデジタル信号、すなわち等化器４１５への入力が、読み取りチャネル５上のテストポート４１０から記憶デバイス・マイクロプロセッサ・トリガを使用して取り込まれる。表２は、様々なレジスタ、レジスタ設定値、および後で分析するために第１のデジタル信号を取り込む際に使用されるステップの説明を示したものである。特定の実施形態では、表２に示されたレジスタがマイクロプロセッサ・インターフェース４０１に配置される。この例では、データ・キャッシュのすべてのメモリ機能が、単一の信号ソースから取り込まれたデータに割り振られる。
【００８２】
特定の実施形態では、表２に示されたレジスタはデータ記憶および検索システム・コントローラに配置される。特定の実施形態では、表２に示されるレジスタはホスト・コンピュータに配置される。
【表２】
2004178787.tif 000004
【産業上の利用可能性】
【００８３】
出願人の発明は、出願人の読取りチャネル・アセンブリを使用して情報記憶媒体からデータを読み取るためにその中にコンピュータ読取り可能プログラム・コードが配置された、コンピュータ使用可能媒体を備える製品を含む。さらに出願人の発明は、出願人の読取りチャネル・アセンブリを使用して情報記憶媒体からデータを読み取るためにコンピュータ読取り可能プログラム・コードをその中で実施させる、プログラム可能コンピュータ・プロセッサが使用可能なコンピュータ・プログラムをさらに含む。
【００８４】
以上、本発明の好ましい実施形態について詳細に説明してきたが、当分野の技術者であれば、添付の特許請求の範囲に示したような本発明の範囲を逸脱することなく、それら実施形態の修正および適合が可能であることは明らかであろう。
【００８５】
まとめとして、本発明の構成に関して以下の事項を開示する。
（１）アナログ−デジタル変換器と、
等化器とを具備する、読取りチャネルであって、
さらに前記読取りチャネルが、前記等化器と前記アナログ−デジタル変換器とを相互接続する第１の通信リンクを具備し、前記第１の通信リンクが第１のテストポートを具備するものであって、
さらに前記読取りチャネルが、データ・キャッシュと、
前記第１のテストポートと前記データ・キャッシュとを相互接続する第２の通信リンクと、
マイクロプロセッサ・インターフェースと、
前記データ・キャッシュと前記マイクロプロセッサ・インターフェースとを相互接続する第３の通信リンクと、
前記マイクロプロセッサ・インターフェースと前記等化器とを相互接続する第４の通信リンクとを具備する読取りチャネル。
（２）中間線形フィルタと、
前記中間線形フィルタと前記等化器とを相互接続する第５の通信リンクをさらに具備し、前記第５の通信リンクが第２のテストポートを具備するものであって、
前記中間線形フィルタと前記データ・キャッシュとを相互接続する第６の通信リンクと、
前記マイクロプロセッサ・インターフェースと前記中間線形フィルタとを相互接続する第７の通信リンクとをさらに具備する、請求項１に記載の読取りチャネル。
（３）サンプル補間回路と、
前記中間線形フィルタと前記サンプル補間回路とを相互接続する第８の通信リンクとをさらに具備し、前記第８の通信リンクが第３のテストポートを具備するものであって、
前記サンプル補間回路と前記データ・キャッシュとを相互接続する第９の通信リンクと、
前記マイクロプロセッサ・インターフェースと前記中間線形フィルタとを相互接続する第１０の通信リンクとをさらに具備する、請求項２に記載の読取りチャネル。
（４）利得制御モジュールと、
前記利得制御モジュールと前記サンプル補間回路とを相互接続する第１１の通信リンクとをさらに具備し、前記第１１の通信リンクが第４のテストポートを具備するものであって、
前記利得制御モジュールと前記データ・キャッシュとを相互接続する第１２の通信リンクと、
前記マイクロプロセッサ・インターフェースと前記利得制御モジュールとを相互接続する第１３の通信リンクとをさらに具備する、請求項３に記載の読取りチャネル。
（５）フェーズ・エラー生成器と、
前記利得制御モジュールと前記フェーズ・エラー生成器とを相互接続する第１４の通信リンクとをさらに具備し、前記第１４の通信リンクが第５のテストポートを具備するものであって、
前記フェーズ・エラー生成器と前記データ・キャッシュとを相互接続する第１５の通信リンクと、
前記マイクロプロセッサ・インターフェースと前記フェーズ・エラー生成器とを相互接続する第１６の通信リンクとをさらに具備する、請求項４に記載の読取りチャネル。
（６）ＰＬＬ回路と、
前記フェーズ・エラー生成器とＰＬＬ回路とを相互接続する第１７の通信リンクとをさらに具備し、前記第１７の通信リンクが第６のテストポートを具備するものであって、
前記ＰＬＬ回路と前記データ・キャッシュとを相互接続する第１８の通信リンクと、
前記マイクロプロセッサ・インターフェースと前記ＰＬＬ回路とを相互接続する第１９の通信リンクとをさらに具備する、請求項５に記載の読取りチャネル。
（７）フェーズ補間回路と、
前記ＰＬＬ回路と前記フェーズ補間回路とを相互接続する第２０の通信リンクとをさらに具備し、前記第２０の通信リンクが第７のテストポートを具備するものであって、
前記第７のテストポートと前記データ・キャッシュとを相互接続する第２１の通信リンクと、
前記フェーズ補間回路と前記サンプル補間回路とを相互接続する第２２の通信リンクとをさらに具備し、前記第２２の通信リンクが第８のテストポートを具備するものであって、
前記第８のテストポートと前記データ・キャッシュとを相互接続する第２３の通信リンクと、
前記マイクロプロセッサ・インターフェースと前記フェーズ補間回路とを相互接続する第２４の通信リンクとをさらに具備する、請求項６に記載の読取りチャネル。
（８）最尤検出器と、
前記利得制御モジュールと前記最尤検出器とを相互接続する第２５の通信リンクとをさらに具備し、前記第２５の通信リンクが第９のテストポートを具備するものであって、
前記第９のテストポートと前記データ・キャッシュとを相互接続する第２６の通信リンクと、
前記マイクロプロセッサ・インターフェースと前記最尤検出器とを相互接続する第２７の通信リンクとをさらに具備する、請求項７に記載の読取りチャネル。
（９）エラー訂正モジュールと、
前記エラー訂正モジュールと前記最尤検出器とを相互接続する第２８の通信リンクとをさらに具備し、前記第２８の通信リンクが第１０のテストポートを具備するものであって、
前記第１０のテストポートと前記データ・キャッシュとを相互接続する第２９の通信リンクと、
前記マイクロプロセッサ・インターフェースと前記エラー訂正モジュールとを相互接続する第３０の通信リンクとをさらに具備する、請求項８に記載の読取りチャネル。
（１０）特定用途向け集積回路であって、
（Ｎ）読取りチャネルと、
ＳＲＡＭメモリ・デバイスとを具備し、前記ＳＲＡＭメモリ・デバイスが前記（Ｎ）読取りチャネルそれぞれと通信可能であって、
さらに前記特定用途向け集積回路がマイクロプロセッサ・インターフェースを具備し、前記マイクロプロセッサ・インターフェースは前記ＳＲＡＭメモリ・デバイスの読取りが可能であり、前記マイクロプロセッサ・インターフェースは前記（Ｎ）読取りチャネルそれぞれと通信可能であって、（Ｎ）は１よりも大きいかまたは等しく８よりも小さいかまたは等しい、特定用途向け集積回路。
（１１）（Ｎ）が８である、請求項１０に記載の特定用途向け集積回路。
（１２）前記（Ｎ）読取りチャネルがそれぞれ、
アナログ−デジタル変換器と、
等化器とを具備する、読取りチャネルであって、
さらに前記読取りチャネルが、前記等化器と前記アナログ−デジタル変換器とを相互接続する第１の通信リンクを具備し、前記第１の通信リンクが第１のテストポートを具備するものであって、
さらに前記読取りチャネルが、前記第１のテストポートと前記データ・キャッシュとを相互接続する第２の通信リンクと、
前記データ・キャッシュと前記マイクロプロセッサ・インターフェースとを相互接続する第３の通信リンクと、
前記マイクロプロセッサ・インターフェースと前記等化器とを相互接続する第４の通信リンクとを具備する、請求項１０に記載の特定用途向け集積回路。
（１３）前記（Ｎ）読取りチャネルがそれぞれ、
中間線形フィルタと、
前記中間線形フィルタと前記等化器とを相互接続する第５の通信リンクをさらに具備し、前記第５の通信リンクが第２のテストポートを具備するものであって、
前記中間線形フィルタと前記データ・キャッシュとを相互接続する第６の通信リンクと、
前記マイクロプロセッサ・インターフェースと前記中間線形フィルタとを相互接続する第７の通信リンクとをさらに具備する、請求項１２に記載の特定用途向け集積回路。
（１４）前記（Ｎ）読取りチャネルがそれぞれ、
サンプル補間回路と、
前記中間線形フィルタと前記サンプル補間回路とを相互接続する第８の通信リンクとをさらに具備し、前記第８の通信リンクが第３のテストポートを具備するものであって、
前記サンプル補間回路と前記データ・キャッシュとを相互接続する第９の通信リンクと、
前記マイクロプロセッサ・インターフェースと前記中間線形フィルタとを相互接続する第１０の通信リンクとをさらに具備する、請求項１３に記載の特定用途向け集積回路。
（１５）前記（Ｎ）読取りチャネルがそれぞれ、
利得制御モジュールと、
前記利得制御モジュールと前記サンプル補間回路とを相互接続する第１１の通信リンクとをさらに具備し、前記第１１の通信リンクが第４のテストポートを具備するものであって、
前記利得制御モジュールと前記データ・キャッシュとを相互接続する第１２の通信リンクと、
前記マイクロプロセッサ・インターフェースと前記利得制御モジュールとを相互接続する第１３の通信リンクとをさらに具備する、請求項１４に記載の特定用途向け集積回路。
（１６）前記（Ｎ）読取りチャネルがそれぞれ、
フェーズ・エラー生成器と、
前記利得制御モジュールと前記フェーズ・エラー生成器とを相互接続する第１４の通信リンクとをさらに具備し、前記第１４の通信リンクが第５のテストポートを具備するものであって、
前記フェーズ・エラー生成器と前記データ・キャッシュとを相互接続する第１５の通信リンクと、
前記マイクロプロセッサ・インターフェースと前記フェーズ・エラー生成器とを相互接続する第１６の通信リンクとをさらに具備する、請求項１５に記載の特定用途向け集積回路。
（１７）前記（Ｎ）読取りチャネルがそれぞれ、
ＰＬＬ回路と、
前記フェーズ・エラー生成器とＰＬＬ回路とを相互接続する第１７の通信リンクとをさらに具備し、前記第１７の通信リンクが第６のテストポートを具備するものであって、
前記ＰＬＬ回路と前記データ・キャッシュとを相互接続する第１８の通信リンクと、
前記マイクロプロセッサ・インターフェースと前記ＰＬＬ回路とを相互接続する第１９の通信リンクとをさらに具備する、請求項１６に記載の特定用途向け集積回路。
（１８）前記（Ｎ）読取りチャネルがそれぞれ、
フェーズ補間回路と、
前記ＰＬＬ回路と前記フェーズ補間回路とを相互接続する第２０の通信リンクとをさらに具備し、前記第２０の通信リンクが第７のテストポートを具備するものであって、
前記第７のテストポートと前記データ・キャッシュとを相互接続する第２１の通信リンクと、
前記フェーズ補間回路と前記サンプル補間回路とを相互接続する第２２の通信リンクとをさらに具備し、前記第２２の通信リンクが第８のテストポートを具備するものであって、
前記第８のテストポートと前記データ・キャッシュとを相互接続する第２３の通信リンクと、
前記マイクロプロセッサ・インターフェースと前記フェーズ補間回路とを相互接続する第２４の通信リンクとをさらに具備する、請求項１７に記載の特定用途向け集積回路。
（１９）前記（Ｎ）読取りチャネルがそれぞれ、
最尤検出器と、
前記利得制御モジュールと前記最尤検出器とを相互接続する第２５の通信リンクとをさらに具備し、前記第２５の通信リンクが第９のテストポートを具備するものであって、
前記第９のテストポートと前記データ・キャッシュとを相互接続する第２６の通信リンクと、
前記マイクロプロセッサ・インターフェースと前記最尤検出器とを相互接続する第２７の通信リンクとをさらに具備する、請求項１８に記載の特定用途向け集積回路。
（２０）前記（Ｎ）読取りチャネルがそれぞれ、
エラー訂正モジュールと、
前記エラー訂正モジュールと前記最尤検出器とを相互接続する第２８の通信リンクとをさらに具備し、前記第２８の通信リンクが第１０のテストポートを具備するものであって、
前記第１０のテストポートと前記データ・キャッシュとを相互接続する第２９の通信リンクと、
前記マイクロプロセッサ・インターフェースと前記エラー訂正モジュールとを相互接続する第３０の通信リンクとをさらに具備する、請求項１９に記載の特定用途向け集積回路。
（２１）情報記憶媒体から読取りチャネルを使用して情報を読み取るための方法であって、
前記情報を具備するアナログ波形をある時間間隔にわたって生成するステップと、
前記時間間隔全体にわたって前記アナログ波形を前記読取りチャネルに提供するステップと、
前記読取りチャネルに関する１つまたは複数の第１のオペレーティング・パラメータを具備するコントローラを提供するステップと、
前記１つまたは複数の第１のオペレーティング・パラメータを前記読取りチャネルに提供するステップと、
前記時間間隔の第１の部分全体にわたって、前記１つまたは複数の第１のオペレーティング・パラメータを使用して、前記アナログ波形からデジタル信号を生成するステップと、
エラー訂正率しきい値を設定するステップと、
前記時間間隔の前記第１の部分中に実際のエラー訂正率で前記デジタル信号のエラーを訂正するステップと、
前記実際のエラー訂正率が前記エラー訂正率しきい値よりも大きいかどうかを判定するステップと、
前記実際のエラー訂正率が前記エラー訂正率しきい値よりも大きくない場合、前記時間間隔全体にわたって、前記１つまたは複数の第１のオペレーティング・パラメータを使用して前記デジタル信号の生成を続行するステップと、
前記実際のエラー訂正率が前記エラー訂正率しきい値よりも大きい場合、
前記時間間隔の前記第１の部分中に、前記デジタル信号を前記データ・キャッシュに格納するステップと、
前記時間間隔の前記第１の部分中に、前記デジタル信号を前記コントローラによって前記キャッシュから読み取るステップと、
前記時間間隔の前記第１の部分中に、前記コントローラによって１つまたは複数の第２のオペレーティング・パラメータを生成するステップと、
前記時間間隔の前記第１の部分中に、前記１つまたは複数の第２のオペレーティング・パラメータを前記読取りチャネルに提供するステップと、
前記時間間隔の第２の部分中に、前記１つまたは複数の第２のオペレーティング・パラメータを使用して前記デジタル信号を生成するステップとを具備する方法。
（２２）前記読取りチャネルが等化器を具備し、前記コントローラが１つまたは複数の第１の等化器オペレーティング・パラメータを具備し、
前記等化器に前記１つまたは複数の第１の等化器オペレーティング・パラメータを提供するステップと、
前記時間間隔の前記第１の部分中に、前記１つまたは複数の第１の等化器オペレーティング・パラメータを使用して前記デジタル信号を生成するステップと、
前記実際のエラー訂正率が前記エラー訂正率しきい値よりも大きい場合、
前記時間間隔の前記第１の部分中に、前記コントローラによって１つまたは複数の第２の等化器オペレーティング・パラメータを生成するステップと、
前記時間間隔の前記第１の部分中に、前記１つまたは複数の第２の等化器オペレーティング・パラメータを前記等化器に提供するステップと、
前記時間間隔の前記第２の部分中に、前記１つまたは複数の第２の等化器オペレーティング・パラメータを使用して前記デジタル信号を生成するステップとをさらに具備する、請求項２１に記載の方法。
（２３）前記読取りチャネルが中間線形フィルタを具備し、前記コントローラが１つまたは複数の第１の中間線形フィルタ・オペレーティング・パラメータを具備し、
前記中間線形フィルタに前記１つまたは複数の第１の中間線形フィルタ・オペレーティング・パラメータを提供するステップと、
前記時間間隔の前記第１の部分中に、前記１つまたは複数の第１の中間線形フィルタ・オペレーティング・パラメータを使用して前記デジタル信号を生成するステップと、
前記実際のエラー訂正率が前記エラー訂正率しきい値よりも大きい場合、
前記時間間隔の前記第１の部分中に、前記コントローラによって１つまたは複数の第２の中間線形フィルタ・オペレーティング・パラメータを生成するステップと、
前記時間間隔の前記第１の部分中に、前記１つまたは複数の第２の中間線形フィルタ・オペレーティング・パラメータを前記中間線形フィルタに提供するステップと、
前記時間間隔の前記第２の部分中に、前記１つまたは複数の第２の中間線形フィルタ・オペレーティング・パラメータを使用して前記デジタル信号を生成するステップとをさらに具備する、請求項２１に記載の方法。
（２４）前記読取りチャネルがサンプル補間回路を具備し、前記コントローラが１つまたは複数の第１のサンプル補間回路オペレーティング・パラメータを具備し、
前記サンプル補間回路に前記１つまたは複数の第１のサンプル補間回路オペレーティング・パラメータを提供するステップと、
前記時間間隔の前記第１の部分中に、前記１つまたは複数の第１のサンプル補間回路オペレーティング・パラメータを使用して前記デジタル信号を生成するステップと、
前記実際のエラー訂正率が前記エラー訂正率しきい値よりも大きい場合、
前記時間間隔の前記第１の部分中に、前記コントローラによって１つまたは複数の第２のサンプル補間回路オペレーティング・パラメータを生成するステップと、
前記時間間隔の前記第１の部分中に、前記１つまたは複数の第２のサンプル補間回路オペレーティング・パラメータを前記サンプル補間回路に提供するステップと、
前記時間間隔の前記第２の部分中に、前記１つまたは複数の第２のサンプル補間回路オペレーティング・パラメータを使用して前記デジタル信号を生成するステップとをさらに具備する、請求項２１に記載の方法。
（２５）前記読取りチャネルが利得制御モジュールを具備し、前記コントローラが１つまたは複数の第１の利得制御モジュール・オペレーティング・パラメータを具備し、
前記利得制御モジュールに前記１つまたは複数の第１の利得制御モジュール・オペレーティング・パラメータを提供するステップと、
前記時間間隔の前記第１の部分中に、前記１つまたは複数の第１の利得制御モジュール・オペレーティング・パラメータを使用して前記デジタル信号を生成するステップと、
前記実際のエラー訂正率が前記エラー訂正率しきい値よりも大きい場合、
前記時間間隔の前記第１の部分中に、前記コントローラによって１つまたは複数の第２の利得制御モジュール・オペレーティング・パラメータを生成するステップと、
前記時間間隔の前記第１の部分中に、前記１つまたは複数の第２の利得制御モジュール・オペレーティング・パラメータを前記利得制御モジュールに提供するステップと、
前記時間間隔の前記第２の部分中に、前記１つまたは複数の第２の利得制御モジュール・オペレーティング・パラメータを使用して前記デジタル信号を生成するステップとをさらに具備する、請求項２１に記載の方法。
（２６）前記読取りチャネルがフェーズ・エラー生成器を具備し、前記コントローラが１つまたは複数の第１のフェーズ・エラー生成器オペレーティング・パラメータを具備し、
前記フェーズ・エラー生成器に前記１つまたは複数の第１のフェーズ・エラー生成器オペレーティング・パラメータを提供するステップと、
前記時間間隔の前記第１の部分中に、前記１つまたは複数の第１のフェーズ・エラー生成器オペレーティング・パラメータを使用して前記デジタル信号を生成するステップと、
前記実際のエラー訂正率が前記エラー訂正率しきい値よりも大きい場合、
前記時間間隔の前記第１の部分中に、前記コントローラによって１つまたは複数の第２のフェーズ・エラー生成器オペレーティング・パラメータを生成するステップと、
前記時間間隔の前記第１の部分中に、前記１つまたは複数の第２のフェーズ・エラー生成器オペレーティング・パラメータを前記フェーズ・エラー生成器に提供するステップと、
前記時間間隔の前記第２の部分中に、前記１つまたは複数の第２のフェーズ・エラー生成器オペレーティング・パラメータを使用して前記デジタル信号を生成するステップとをさらに具備する、請求項２１に記載の方法。
（２７）前記読取りチャネルがＰＬＬ回路を具備し、前記コントローラが１つまたは複数の第１のＰＬＬ回路オペレーティング・パラメータを具備し、
前記ＰＬＬ回路に前記１つまたは複数の第１のＰＬＬ回路オペレーティング・パラメータを提供するステップと、
前記時間間隔の前記第１の部分中に、前記１つまたは複数の第１のＰＬＬ回路オペレーティング・パラメータを使用して前記デジタル信号を生成するステップと、
前記実際のエラー訂正率が前記エラー訂正率しきい値よりも大きい場合、
前記時間間隔の前記第１の部分中に、前記コントローラによって１つまたは複数の第２のＰＬＬ回路オペレーティング・パラメータを生成するステップと、
前記時間間隔の前記第１の部分中に、前記１つまたは複数の第２のＰＬＬ回路オペレーティング・パラメータを前記ＰＬＬ回路に提供するステップと、
前記時間間隔の前記第２の部分中に、前記１つまたは複数の第２のＰＬＬ回路オペレーティング・パラメータを使用して前記デジタル信号を生成するステップとをさらに具備する、請求項２１に記載の方法。
（２８）前記読取りチャネルがフェーズ補間回路を具備し、前記コントローラが１つまたは複数の第１のフェーズ補間回路オペレーティング・パラメータを具備し、
前記フェーズ補間回路に前記１つまたは複数の第１のフェーズ補間回路オペレーティング・パラメータを提供するステップと、
前記時間間隔の前記第１の部分中に、前記１つまたは複数の第１のフェーズ補間回路オペレーティング・パラメータを使用して前記デジタル信号を生成するステップと、
前記実際のエラー訂正率が前記エラー訂正率しきい値よりも大きい場合、
前記時間間隔の前記第１の部分中に、前記コントローラによって１つまたは複数の第２のフェーズ補間回路オペレーティング・パラメータを生成するステップと、
前記時間間隔の前記第１の部分中に、前記１つまたは複数の第２のフェーズ補間回路オペレーティング・パラメータを前記フェーズ補間回路に提供するステップと、
前記時間間隔の前記第２の部分中に、前記１つまたは複数の第２のフェーズ補間回路オペレーティング・パラメータを使用して前記デジタル信号を生成するステップとをさらに具備する、請求項２１に記載の方法。
（２９）前記読取りチャネルが最尤検出器を具備し、前記コントローラが１つまたは複数の第１の最尤検出器オペレーティング・パラメータを具備し、
前記最尤検出器に前記１つまたは複数の第１の最尤検出器オペレーティング・パラメータを提供するステップと、
前記時間間隔の前記第１の部分中に、前記１つまたは複数の第１の最尤検出器オペレーティング・パラメータを使用して前記デジタル信号を生成するステップと、
前記実際のエラー訂正率が前記エラー訂正率しきい値よりも大きい場合、
前記時間間隔の前記第１の部分中に、前記コントローラによって１つまたは複数の第２の最尤検出器オペレーティング・パラメータを生成するステップと、
前記時間間隔の前記第１の部分中に、前記１つまたは複数の第２の最尤検出器オペレーティング・パラメータを前記最尤検出器に提供するステップと、
前記時間間隔の第２の部分中に、前記１つまたは複数の第２の最尤検出器オペレーティング・パラメータを使用して前記デジタル信号を生成するステップとをさらに具備する、請求項２１に記載の方法。
（３０）読取りチャネルを使用して情報記憶媒体から情報を読み取るためにその中にコンピュータ読取り可能プログラム・コードが配置された、コンピュータ使用可能媒体を具備する製品であって、前記製品がコントローラおよび前記読取りチャネルに関する１つまたは複数の第１のオペレーティング・パラメータをさらに具備し、前記読取りチャネルはデータ・キャッシュを具備し、前記コンピュータ読取り可能プログラム・コードが、
前記情報を具備するアナログ波形をある時間間隔にわたって生成すること、
前記時間間隔全体にわたって前記アナログ波形を前記読取りチャネルに提供すること、
前記１つまたは複数の第１のオペレーティング・パラメータを前記読取りチャネルに提供すること、
前記時間間隔の第１の部分全体にわたって、前記１つまたは複数の第１のオペレーティング・パラメータを使用して、前記アナログ波形からデジタル信号を生成すること、
エラー訂正率しきい値を設定すること、
前記時間間隔の前記第１の部分中に実際のエラー訂正率で前記デジタル信号のエラーを訂正すること、
前記実際のエラー訂正率が前記エラー訂正率しきい値よりも大きいかどうかを判定すること、
前記実際のエラー訂正率が前記エラー訂正率しきい値よりも大きくない場合、前記時間間隔全体にわたって、前記１つまたは複数の第１のオペレーティング・パラメータを使用して前記デジタル信号の生成を続行すること、
前記実際のエラー訂正率が前記エラー訂正率しきい値よりも大きい場合、
前記時間間隔の前記第１の部分中に、前記デジタル信号を前記データ・キャッシュに格納すること、
前記時間間隔の前記第１の部分中に、前記デジタル信号を前記コントローラによって前記キャッシュから読み取ること、
前記時間間隔の前記第１の部分中に、前記コントローラによって１つまたは複数の第２のオペレーティング・パラメータを生成すること、
前記時間間隔の前記第１の部分中に、前記１つまたは複数の第２のオペレーティング・パラメータを前記読取りチャネルに提供すること、
前記時間間隔の第２の部分中に、前記１つまたは複数の第２のオペレーティング・パラメータを使用して前記デジタル信号を生成することを実行するための、一連のコンピュータ読取り可能プログラム・ステップを具備する製品。
（３１）前記読取りチャネルが等化器を具備し、前記コントローラが１つまたは複数の第１の等化器オペレーティング・パラメータを具備し、前記コンピュータ読取りプログラム・コードが、
前記等化器に前記１つまたは複数の第１の等化器オペレーティング・パラメータを提供すること、
前記時間間隔の前記第１の部分中に、前記１つまたは複数の第１の等化器オペレーティング・パラメータを使用して前記デジタル信号を生成すること、
前記実際のエラー訂正率が前記エラー訂正率しきい値よりも大きい場合、
前記時間間隔の前記第１の部分中に、前記コントローラによって１つまたは複数の第２の等化器オペレーティング・パラメータを生成すること、
前記時間間隔の前記第１の部分中に、前記１つまたは複数の第２の等化器オペレーティング・パラメータを前記等化器に提供すること、
前記時間間隔の前記第２の部分中に、前記１つまたは複数の第２の等化器オペレーティング・パラメータを使用して前記デジタル信号を生成することを実行するための、一連のコンピュータ読取り可能プログラム・ステップをさらに具備する、請求項３０に記載の製品。
（３２）前記読取りチャネルが中間線形フィルタを具備し、前記コントローラが１つまたは複数の第１の中間線形フィルタ・オペレーティング・パラメータを具備し、前記コンピュータ読取りプログラム・コードが、
前記中間線形フィルタに前記１つまたは複数の第１の中間線形フィルタ・オペレーティング・パラメータを提供すること、
前記時間間隔の前記第１の部分中に、前記１つまたは複数の第１の中間線形フィルタ・オペレーティング・パラメータを使用して前記デジタル信号を生成すること、
前記実際のエラー訂正率が前記エラー訂正率しきい値よりも大きい場合、
前記時間間隔の前記第１の部分中に、前記コントローラによって１つまたは複数の第２の中間線形フィルタ・オペレーティング・パラメータを生成すること、
前記時間間隔の前記第１の部分中に、前記１つまたは複数の第２の中間線形フィルタ・オペレーティング・パラメータを前記中間線形フィルタに提供すること、
前記時間間隔の前記第２の部分中に、前記１つまたは複数の第２の中間線形フィルタ・オペレーティング・パラメータを使用して前記デジタル信号を生成することを実行するための、一連のコンピュータ読取り可能プログラム・ステップをさらに具備する、請求項３０に記載の製品。
（３３）前記読取りチャネルがサンプル補間回路を具備し、前記コントローラが１つまたは複数の第１のサンプル補間回路オペレーティング・パラメータを具備し、前記コンピュータ読取りプログラム・コードが、
前記サンプル補間回路に前記１つまたは複数の第１のサンプル補間回路オペレーティング・パラメータを提供すること、
前記時間間隔の前記第１の部分中に、前記１つまたは複数の第１のサンプル補間回路オペレーティング・パラメータを使用して前記デジタル信号を生成すること、
前記実際のエラー訂正率が前記エラー訂正率しきい値よりも大きい場合、
前記時間間隔の前記第１の部分中に、前記コントローラによって１つまたは複数の第２のサンプル補間回路オペレーティング・パラメータを生成すること、
前記時間間隔の前記第１の部分中に、前記１つまたは複数の第２のサンプル補間回路オペレーティング・パラメータを前記サンプル補間回路に提供すること、
前記時間間隔の前記第２の部分中に、前記１つまたは複数の第２のサンプル補間回路オペレーティング・パラメータを使用して前記デジタル信号を生成することを実行するための、一連のコンピュータ読取り可能プログラム・ステップをさらに具備する、請求項３０に記載の製品。
（３４）前記読取りチャネルが利得制御モジュールを具備し、前記コントローラが１つまたは複数の第１の利得制御モジュール・オペレーティング・パラメータを具備し、前記コンピュータ読取りプログラム・コードが、
前記利得制御モジュールに前記１つまたは複数の第１の利得制御モジュール・オペレーティング・パラメータを提供すること、
前記時間間隔の前記第１の部分中に、前記１つまたは複数の第１の利得制御モジュール・オペレーティング・パラメータを使用して前記デジタル信号を生成すること、
前記実際のエラー訂正率が前記エラー訂正率しきい値よりも大きい場合、
前記時間間隔の前記第１の部分中に、前記コントローラによって１つまたは複数の第２の利得制御モジュール・オペレーティング・パラメータを生成すること、
前記時間間隔の前記第１の部分中に、前記１つまたは複数の第２の利得制御モジュール・オペレーティング・パラメータを前記利得制御モジュールに提供すること、
前記時間間隔の前記第２の部分中に、前記１つまたは複数の第２の利得制御モジュール・オペレーティング・パラメータを使用して前記デジタル信号を生成することを実行するための、一連のコンピュータ読取り可能プログラム・ステップをさらに具備する、請求項３０に記載の製品。
（３５）前記読取りチャネルがフェーズ・エラー生成器を具備し、前記コントローラが１つまたは複数の第１のフェーズ・エラー生成器オペレーティング・パラメータを具備し、前記コンピュータ読取りプログラム・コードが、
前記フェーズ・エラー生成器に前記１つまたは複数の第１のフェーズ・エラー生成器オペレーティング・パラメータを提供すること、
前記時間間隔の前記第１の部分中に、前記１つまたは複数の第１のフェーズ・エラー生成器オペレーティング・パラメータを使用して前記デジタル信号を生成すること、
前記実際のエラー訂正率が前記エラー訂正率しきい値よりも大きい場合、
前記時間間隔の前記第１の部分中に、前記コントローラによって１つまたは複数の第２のフェーズ・エラー生成器オペレーティング・パラメータを生成すること、
前記時間間隔の前記第１の部分中に、前記１つまたは複数の第２のフェーズ・エラー生成器オペレーティング・パラメータを前記フェーズ・エラー生成器に提供すること、
前記時間間隔の前記第２の部分中に、前記１つまたは複数の第２のフェーズ・エラー生成器オペレーティング・パラメータを使用して前記デジタル信号を生成することを実行するための、一連のコンピュータ読取り可能プログラム・ステップをさらに具備する、請求項３０に記載の製品。
（３６）前記読取りチャネルがＰＬＬ回路を具備し、前記コントローラが１つまたは複数の第１のＰＬＬ回路オペレーティング・パラメータを具備し、前記コンピュータ読取りプログラム・コードが、
前記ＰＬＬ回路に前記１つまたは複数の第１のＰＬＬ回路オペレーティング・パラメータを提供すること、
前記時間間隔の前記第１の部分中に、前記１つまたは複数の第１のＰＬＬ回路オペレーティング・パラメータを使用して前記デジタル信号を生成すること、
前記実際のエラー訂正率が前記エラー訂正率しきい値よりも大きい場合、
前記時間間隔の前記第１の部分中に、前記コントローラによって１つまたは複数の第２のＰＬＬ回路オペレーティング・パラメータを生成すること、
前記時間間隔の前記第１の部分中に、前記１つまたは複数の第２のＰＬＬ回路オペレーティング・パラメータを前記ＰＬＬ回路に提供すること、
前記時間間隔の前記第２の部分中に、前記１つまたは複数の第２のＰＬＬ回路オペレーティング・パラメータを使用して前記デジタル信号を生成することを実行するための、一連のコンピュータ読取り可能プログラム・ステップをさらに具備する、請求項３０に記載の製品。
（３７）前記読取りチャネルがフェーズ補間回路を具備し、前記コントローラが１つまたは複数の第１のフェーズ補間回路オペレーティング・パラメータを具備し、前記コンピュータ読取りプログラム・コードが、
前記フェーズ補間回路に前記１つまたは複数の第１のフェーズ補間回路オペレーティング・パラメータを提供すること、
前記時間間隔の前記第１の部分中に、前記１つまたは複数の第１のフェーズ補間回路オペレーティング・パラメータを使用して前記デジタル信号を生成すること、
前記実際のエラー訂正率が前記エラー訂正率しきい値よりも大きい場合、
前記時間間隔の前記第１の部分中に、前記コントローラによって１つまたは複数の第２のフェーズ補間回路オペレーティング・パラメータを生成すること、
前記時間間隔の前記第１の部分中に、前記１つまたは複数の第２のフェーズ補間回路オペレーティング・パラメータを前記フェーズ補間回路に提供すること、
前記時間間隔の前記第２の部分中に、前記１つまたは複数の第２のフェーズ補間回路オペレーティング・パラメータを使用して前記デジタル信号を生成することを実行するための、一連のコンピュータ読取り可能プログラム・ステップをさらに具備する、請求項３０に記載の製品。
（３８）前記読取りチャネルが最尤検出器を具備し、前記コントローラが１つまたは複数の第１の最尤検出器オペレーティング・パラメータを具備し、前記コンピュータ読取りプログラム・コードが、
前記最尤検出器に前記１つまたは複数の第１の最尤検出器オペレーティング・パラメータを提供すること、
前記時間間隔の前記第１の部分中に、前記１つまたは複数の第１の最尤検出器オペレーティング・パラメータを使用して前記デジタル信号を生成すること、
前記実際のエラー訂正率が前記エラー訂正率しきい値よりも大きい場合、
前記時間間隔の前記第１の部分中に、前記コントローラによって１つまたは複数の第２の最尤検出器オペレーティング・パラメータを生成すること、
前記時間間隔の前記第１の部分中に、前記１つまたは複数の第２の最尤検出器オペレーティング・パラメータを前記最尤検出器に提供すること、
前記時間間隔の前記第２の部分中に、前記１つまたは複数の第２の最尤検出器オペレーティング・パラメータを使用して前記デジタル信号を生成することを実行するための、一連のコンピュータ読取り可能プログラム・ステップをさらに具備する、請求項３０に記載の製品。
（３９）読取りチャネルを使用して情報記憶媒体から情報を読み取るためにコンピュータ読取り可能プログラム・コードをその中で実施させる、プログラム可能コンピュータ・プロセッサが使用可能なコンピュータ・プログラムであって、前記読取りチャネルがデータ・キャッシュを具備し、
前記プログラム可能コンピュータ・プロセッサに、前記情報を具備するアナログ波形をある時間間隔にわたって生成させる、コンピュータ読取り可能プログラム・コードと、
前記プログラム可能コンピュータ・プロセッサに、前記時間間隔全体にわたって前記アナログ波形をデータ・キャッシュを具備する読取りチャネルに提供させるコンピュータ読取り可能プログラム・コードと、
前記プログラム可能コンピュータ・プロセッサに、１つまたは複数の第１のオペレーティング・パラメータを前記読取りチャネルに提供させるコンピュータ読取り可能プログラム・コードと、
前記プログラム可能コンピュータ・プロセッサに、前記時間間隔の第１の部分全体にわたって、前記１つまたは複数の第１のオペレーティング・パラメータを使用して、前記アナログ波形からデジタル信号を生成させるコンピュータ読取り可能プログラム・コードと、
前記プログラム可能コンピュータ・プロセッサに、エラー訂正率しきい値を検索させるコンピュータ読取り可能プログラム・コードと、
前記プログラム可能コンピュータ・プロセッサに、前記時間間隔の前記第１の部分中に実際のエラー訂正率で前記デジタル信号のエラーを訂正させるコンピュータ読取り可能プログラム・コードと、
前記プログラム可能コンピュータ・プロセッサに、前記実際のエラー訂正率が前記エラー訂正率しきい値よりも大きいかどうかを判定させるコンピュータ読取り可能プログラム・コードと、
前記実際のエラー訂正率が前記エラー訂正率しきい値よりも大きくない場合、前記プログラム可能コンピュータ・プロセッサに、前記時間間隔全体にわたって、前記１つまたは複数の第１のオペレーティング・パラメータを使用して前記デジタル信号の生成を続行させるコンピュータ読取り可能プログラム・コードと、
前記実際のエラー訂正率が前記エラー訂正率しきい値よりも大きい場合、前記プログラム可能コンピュータ・プロセッサに、前記時間間隔の前記第１の部分中に、前記デジタル信号を前記データ・キャッシュに格納させるコンピュータ読取り可能プログラム・コードと、
前記プログラム可能コンピュータ・プロセッサに、前記時間間隔の前記第１の部分中に、前記デジタル信号を前記キャッシュから読み取らせるコンピュータ読取り可能プログラム・コードと、
前記プログラム可能コンピュータ・プロセッサに、前記時間間隔の前記第１の部分中に、１つまたは複数の第２のオペレーティング・パラメータを生成させるコンピュータ読取り可能プログラム・コードと、
前記プログラム可能コンピュータ・プロセッサに、前記時間間隔の前記第１の部分中に、前記１つまたは複数の第２のオペレーティング・パラメータを前記読取りチャネルに提供させるコンピュータ読取り可能プログラム・コードと、
前記プログラム可能コンピュータ・プロセッサに、前記時間間隔の第２の部分中に、前記１つまたは複数の第２のオペレーティング・パラメータを使用して前記デジタル信号を生成させるコンピュータ読取り可能プログラム・コードとを具備する、コンピュータ・プログラム。
（４０）前記読取りチャネルがさらに等化器を具備し、
１つまたは複数の第１の等化器オペレーティング・パラメータと、
前記プログラム可能コンピュータ・プロセッサに、前記等化器に前記１つまたは複数の第１の等化器オペレーティング・パラメータを提供させるコンピュータ読取り可能プログラムと、
前記プログラム可能コンピュータ・プロセッサに、前記時間間隔の前記第１の部分中に、前記１つまたは複数の第１の等化器オペレーティング・パラメータを使用して前記デジタル信号を生成させるコンピュータ読取り可能プログラムと、
前記実際のエラー訂正率が前記エラー訂正率しきい値よりも大きい場合、前記プログラム可能コンピュータ・プロセッサに、前記時間間隔の前記第１の部分中に、１つまたは複数の第２の等化器オペレーティング・パラメータを生成させるコンピュータ読取り可能プログラムと、
前記プログラム可能コンピュータ・プロセッサに、前記時間間隔の前記第１の部分中に、前記１つまたは複数の第２の等化器オペレーティング・パラメータを前記等化器に提供させるコンピュータ読取り可能プログラムと、
前記プログラム可能コンピュータ・プロセッサに、前記時間間隔の前記第２の部分中に、前記１つまたは複数の第２の等化器オペレーティング・パラメータを使用して前記デジタル信号を生成させるコンピュータ読取り可能プログラムとをさらに具備する、請求項３９に記載のコンピュータ・プログラム。
（４１）前記読取りチャネルがさらに中間線形フィルタを具備し、
１つまたは複数の第１の中間線形フィルタ・オペレーティング・パラメータと、
前記プログラム可能コンピュータ・プロセッサに、前記中間線形フィルタに１つまたは複数の第１の中間線形フィルタ・オペレーティング・パラメータを提供させるコンピュータ読取り可能プログラムと、
前記プログラム可能コンピュータ・プロセッサに、前記時間間隔の前記第１の部分中に、前記１つまたは複数の第１の中間線形フィルタ・オペレーティング・パラメータを使用して前記デジタル信号を生成させるコンピュータ読取り可能プログラムと、
前記実際のエラー訂正率が前記エラー訂正率しきい値よりも大きい場合、前記プログラム可能コンピュータ・プロセッサに、前記時間間隔の前記第１の部分中に、１つまたは複数の第２の中間線形フィルタ・オペレーティング・パラメータを生成させるコンピュータ読取り可能プログラムと、
前記プログラム可能コンピュータ・プロセッサに、前記時間間隔の前記第１の部分中に、前記１つまたは複数の第２の中間線形フィルタ・オペレーティング・パラメータを前記中間線形フィルタに提供させるコンピュータ読取り可能プログラムと、
前記プログラム可能コンピュータ・プロセッサに、前記時間間隔の前記第２の部分中に、前記１つまたは複数の第２の中間線形フィルタ・オペレーティング・パラメータを使用して前記デジタル信号を生成させるコンピュータ読取り可能プログラムとをさらに具備する、請求項３９に記載のコンピュータ・プログラム。
（４２）前記読取りチャネルがさらにサンプル補間回路を具備し、
１つまたは複数の第１のサンプル補間回路オペレーティング・パラメータと、
前記プログラム可能コンピュータ・プロセッサに、前記サンプル補間回路に前記１つまたは複数の第１のサンプル補間回路オペレーティング・パラメータを提供させるコンピュータ読取り可能プログラムと、
前記プログラム可能コンピュータ・プロセッサに、前記時間間隔の前記第１の部分中に、前記１つまたは複数の第１のサンプル補間回路オペレーティング・パラメータを使用して前記デジタル信号を生成させるコンピュータ読取り可能プログラムと、
前記実際のエラー訂正率が前記エラー訂正率しきい値よりも大きい場合、前記プログラム可能コンピュータ・プロセッサに、前記時間間隔の前記第１の部分中に、１つまたは複数の第２のサンプル補間回路オペレーティング・パラメータを生成させるコンピュータ読取り可能プログラムと、
前記プログラム可能コンピュータ・プロセッサに、前記時間間隔の前記第１の部分中に、前記１つまたは複数の第２のサンプル補間回路オペレーティング・パラメータを前記サンプル補間回路に提供させるコンピュータ読取り可能プログラムと、
前記プログラム可能コンピュータ・プロセッサに、前記時間間隔の前記第２の部分中に、前記１つまたは複数の第２のサンプル補間回路オペレーティング・パラメータを使用して前記デジタル信号を生成させるコンピュータ読取り可能プログラムとをさらに具備する、請求項３９に記載のコンピュータ・プログラム。
（４３）前記読取りチャネルがさらに利得制御モジュールを具備し、
１つまたは複数の第１の利得制御モジュール・オペレーティング・パラメータと、
前記プログラム可能コンピュータ・プロセッサに、前記利得制御モジュールに前記１つまたは複数の第１の利得制御モジュール・オペレーティング・パラメータを提供させるコンピュータ読取り可能プログラムと、
前記プログラム可能コンピュータ・プロセッサに、前記時間間隔の前記第１の部分中に、前記１つまたは複数の第１の利得制御モジュール・オペレーティング・パラメータを使用して前記デジタル信号を生成させるコンピュータ読取り可能プログラムと、
前記実際のエラー訂正率が前記エラー訂正率しきい値よりも大きい場合、前記プログラム可能コンピュータ・プロセッサに、前記時間間隔の前記第１の部分中に、１つまたは複数の第２の利得制御モジュール・オペレーティング・パラメータを生成させるコンピュータ読取り可能プログラムと、
前記プログラム可能コンピュータ・プロセッサに、前記時間間隔の前記第１の部分中に、前記１つまたは複数の第２の利得制御モジュール・オペレーティング・パラメータを前記利得制御モジュールに提供させるコンピュータ読取り可能プログラムと、
前記プログラム可能コンピュータ・プロセッサに、前記時間間隔の前記第２の部分中に、前記１つまたは複数の第２の利得制御モジュール・オペレーティング・パラメータを使用して前記デジタル信号を生成させるコンピュータ読取り可能プログラムとをさらに具備する、請求項３９に記載のコンピュータ・プログラム。
（４４）前記読取りチャネルがさらにフェーズ・エラー生成器を具備し、
１つまたは複数の第１のフェーズ・エラー生成器オペレーティング・パラメータと、
前記プログラム可能コンピュータ・プロセッサに、前記フェーズ・エラー生成器に前記１つまたは複数の第１のフェーズ・エラー生成器オペレーティング・パラメータを提供させるコンピュータ読取り可能プログラムと、
前記プログラム可能コンピュータ・プロセッサに、前記時間間隔の前記第１の部分中に、前記１つまたは複数の第１のフェーズ・エラー生成器オペレーティング・パラメータを使用して前記デジタル信号を生成させるコンピュータ読取り可能プログラムと、
前記実際のエラー訂正率が前記エラー訂正率しきい値よりも大きい場合、前記プログラム可能コンピュータ・プロセッサに、前記時間間隔の前記第１の部分中に、１つまたは複数の第２のフェーズ・エラー生成器オペレーティング・パラメータを生成させるコンピュータ読取り可能プログラムと、
前記プログラム可能コンピュータ・プロセッサに、前記時間間隔の前記第１の部分中に、前記１つまたは複数の第２のフェーズ・エラー生成器オペレーティング・パラメータを前記フェーズ・エラー生成器に提供させるコンピュータ読取り可能プログラムと、
前記プログラム可能コンピュータ・プロセッサに、前記時間間隔の前記第２の部分中に、前記１つまたは複数の第２のフェーズ・エラー生成器オペレーティング・パラメータを使用して前記デジタル信号を生成させるコンピュータ読取り可能プログラムとをさらに具備する、請求項３９に記載のコンピュータ・プログラム。
（４５）前記読取りチャネルがさらにＰＬＬ回路を具備し、
１つまたは複数の第１のＰＬＬ回路オペレーティング・パラメータと、
前記プログラム可能コンピュータ・プロセッサに、前記ＰＬＬ回路に前記１つまたは複数の第１のＰＬＬ回路オペレーティング・パラメータを提供させるコンピュータ読取り可能プログラムと、
前記プログラム可能コンピュータ・プロセッサに、前記時間間隔の前記第１の部分中に、前記１つまたは複数の第１のＰＬＬ回路オペレーティング・パラメータを使用して前記デジタル信号を生成させるコンピュータ読取り可能プログラムと、
前記実際のエラー訂正率が前記エラー訂正率しきい値よりも大きい場合、前記プログラム可能コンピュータ・プロセッサに、前記時間間隔の前記第１の部分中に、１つまたは複数の第２のＰＬＬ回路オペレーティング・パラメータを生成させるコンピュータ読取り可能プログラムと、
前記プログラム可能コンピュータ・プロセッサに、前記時間間隔の前記第１の部分中に、前記１つまたは複数の第２のＰＬＬ回路オペレーティング・パラメータを前記ＰＬＬ回路に提供させるコンピュータ読取り可能プログラムと、
前記プログラム可能コンピュータ・プロセッサに、前記時間間隔の前記第２の部分中に、前記１つまたは複数の第２のＰＬＬ回路オペレーティング・パラメータを使用して前記デジタル信号を生成させるコンピュータ読取り可能プログラムとをさらに具備する、請求項３９に記載のコンピュータ・プログラム。
（４６）前記読取りチャネルがさらにフェーズ補間回路を具備し、
１つまたは複数の第１のフェーズ補間回路オペレーティング・パラメータと、
前記プログラム可能コンピュータ・プロセッサに、前記フェーズ補間回路に前記１つまたは複数の第１のフェーズ補間回路オペレーティング・パラメータを提供させるコンピュータ読取り可能プログラムと、
前記プログラム可能コンピュータ・プロセッサに、前記時間間隔の前記第１の部分中に、前記１つまたは複数の第１のフェーズ補間回路オペレーティング・パラメータを使用して前記デジタル信号を生成させるコンピュータ読取り可能プログラムと、
前記実際のエラー訂正率が前記エラー訂正率しきい値よりも大きい場合、前記プログラム可能コンピュータ・プロセッサに、前記時間間隔の前記第１の部分中に、１つまたは複数の第２のフェーズ補間回路オペレーティング・パラメータを生成させるコンピュータ読取り可能プログラムと、
前記プログラム可能コンピュータ・プロセッサに、前記時間間隔の前記第１の部分中に、前記１つまたは複数の第２のフェーズ補間回路オペレーティング・パラメータを前記フェーズ補間回路に提供させるコンピュータ読取り可能プログラムと、
前記プログラム可能コンピュータ・プロセッサに、前記時間間隔の前記第２の部分中に、前記１つまたは複数の第２のフェーズ補間回路オペレーティング・パラメータを使用して前記デジタル信号を生成させるコンピュータ読取り可能プログラムとをさらに具備する、請求項３９に記載のコンピュータ・プログラム。
（４７）前記読取りチャネルがさらに最尤検出器を具備し、
１つまたは複数の第１の最尤検出器オペレーティング・パラメータと、
前記プログラム可能コンピュータ・プロセッサに、前記最尤検出器に前記１つまたは複数の第１の最尤検出器オペレーティング・パラメータを提供させるコンピュータ読取り可能プログラムと、
前記プログラム可能コンピュータ・プロセッサに、前記時間間隔の前記第１の部分中に、前記１つまたは複数の第１の最尤検出器オペレーティング・パラメータを使用して前記デジタル信号を生成させるコンピュータ読取り可能プログラムと、
前記実際のエラー訂正率が前記エラー訂正率しきい値よりも大きい場合、前記プログラム可能コンピュータ・プロセッサに、前記時間間隔の前記第１の部分中に、１つまたは複数の第２の最尤検出器オペレーティング・パラメータを生成させるコンピュータ読取り可能プログラムと、
前記プログラム可能コンピュータ・プロセッサに、前記時間間隔の前記第１の部分中に、前記１つまたは複数の第２の最尤検出器オペレーティング・パラメータを前記最尤検出器に提供させるコンピュータ読取り可能プログラムと、
前記プログラム可能コンピュータ・プロセッサに、前記時間間隔の前記第２の部分中に、前記１つまたは複数の第２の最尤検出器オペレーティング・パラメータを使用して前記デジタル信号を生成させるコンピュータ読取り可能プログラムとをさらに具備する、請求項３９に記載のコンピュータ・プログラム。
【図面の簡単な説明】
【００８６】
【図１】出願人のデータ記憶および検索システムの一実施形態を示す透視図である。
【図２】テープ・ヘッドのトラック・レイアウトを示す図である。
【図３】出願人のデータ記憶および検索システムの一実施形態の構成要素を示す構成図である。
【図４】出願人の読取りチャネル・アセンブリの構成要素を示す構成図である。
【図５】複数の読取りチャネルと１つのデータ・キャッシュとを相互接続する通信リンクを示す構成図である。
【図６】マルチプレクサ／デマルチプレクサ回路および８つの異なるテストポートから情報を取り込むために使用される通信リンクを示す構成図である。
【図７】マルチプレクサ／デマルチプレクサ回路および４つの異なるテストポートから情報を取り込むために使用される通信リンクを示す構成図である。
【図８】マルチプレクサ／デマルチプレクサ回路および２つの異なるテストポートから情報を取り込むために使用される通信リンクを示す構成図である。
【図９】マルチプレクサ／デマルチプレクサ回路および１つのテストポートから情報を取り込むために使用される通信リンクを示す構成図である。
【図１０】情報記憶媒体から情報を読み取るための出願人の方法のステップを要約した流れ図である。
【図１１】（Ｎ）テストポートからデータを取り込むための出願人の方法のステップを要約した流れ図である。
【符号の説明】
【００８７】
１３０  データ記憶デバイス
１３４／１４４  データ記憶デバイス・コントローラ
１４０  データ記憶デバイス
３１０  記憶管理プログラム
３２０  データ記憶および検索システム
３６０  データ記憶媒体
３７０  データ記憶カートリッジ
３９０  ホスト・コンピュータ
４０１  マイクロプロセッサ・インターフェース
４０３  ＳＣＲＡＭ
４０５  ＡＤＣ入力
４１５  等化器
４２５  中間線形フィルタ
４３５  サンプル補間回路
４４５  利得制御モジュール
４５５  フェーズ・エラー生成器
４６５  ＰＬＬ
４７５  フェーズ補間回路
４８６  パス・メトリクス
４８９  パス・メモリ
４９５  エラー訂正モジュール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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