(57)【要約】【課題】強誘電体キャパシタ及び強誘電体メモリ装置に関し、電極と強誘電体膜の界面近傍におけるＰｂプア層の発生を抑制し、しかも、結晶配向性の良好な強誘電体膜を得る。【解決手段】少なくとも下部電極３とＰｂを含む強誘電体膜５との間に、Ｉｒｘ　Ｐｂ或いはＩｒｘ　Ｔｉのいずれかからなる層間膜４を設ける。【選択図】　　　　　図１
2004039782.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも下部電極とＰｂを含む強誘電体膜との間に、Ｉｒｘ　Ｐｂ或いはＩｒｘ　Ｔｉのいずれかからなる層間膜を設けたことを特徴とする強誘電体キャパシタ。
【請求項２】
少なくとも下部電極とＰｂを含む強誘電体膜との間に、Ｉｒｘ　Ｐｂ或いはＩｒｘ　Ｔｉのいずれかからなり、且つ、前記強誘電体膜との界面側が酸化された層間膜を設けたことを特徴とする強誘電体キャパシタ。
【請求項３】
Ｐｂを含む強誘電体膜を用いた強誘電体キャパシタにおいて、少なくとも下部電極として、Ｉｒｘ　Ｐｂ或いはＩｒｘ　Ｔｉのいずれかを用いたことを特徴とする強誘電体キャパシタ。
【請求項４】
Ｐｂを含む強誘電体膜を用いた強誘電体キャパシタにおいて、少なくとも下部電極として、Ｉｒｘ　Ｐｂ或いはＩｒｘ　Ｔｉのいずれかの少なくともＰｂを含む強誘電体膜側が酸化された導電体を用いたことを特徴とする強誘電体キャパシタ。
【請求項５】
請求項１乃至４のいずれか１項に記載の強誘電体キャパシタをメモリセルのキャパシタとして用いたことを特徴とする強誘電体メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は強誘電体キャパシタ及び強誘電体メモリ装置に関するものであり、特に、Ｐｂ系強誘電体膜におけるＰｂ抜けによる特性の低下及び格子不整合による経時劣化を低減するための構成に特徴のある強誘電体キャパシタ及び強誘電体メモリ装置に関するものである。
【０００２】
【従来の技術】
電源を切っても情報を記憶することのできる不揮発性メモリとして、フラッシュメモリや強誘電体メモリが知られており、この内、フラッシュメモリは、絶縁ゲート型電界効果トランジスタ（ＩＧＦＥＴ）のゲート絶縁膜中に埋め込んだフローティングゲートを有し、フローティングゲートに記憶情報を表わす電荷を蓄積することによって情報を記憶するものであり、情報の書き込み、消去には絶縁膜を通過するトンネル電流を流す必要があり、比較的高い電圧を必要とする。
【０００３】
一方、強誘電体メモリ（ＦｅＲＡＭ：Ｆｅｒｒｏｅｌｅｃｔｒｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）は、強誘電体のヒステリシス特性を利用して情報を記憶するものであり、強誘電体膜を１対の電極間のキャパシタ誘電体として有する強誘電体キャパシタは、電極間の印加電圧に応じて分極を生じ、印加電圧を取り去っても自発分極を有し、印加電圧の極性を反転すれば、　自発分極の極性も反転する。
【０００４】
この自発分極を検出することによって、情報を読み出すことができるため、強誘電体メモリは、フラッシュメモリに比べ低電圧で動作し、　省電力で高速の書き込みができるという特長がある。
【０００５】
以下、一般的な強誘電体メモリのキャパシタ部分の製造方法を述べるが、まず、下部電極が主としてスパッタ法により成膜され、続いて、強誘電体膜が成膜される。
この場合の強誘電体膜としては、ＰＺＴ（ＰｂＺｒｘ　Ｔｉ１−ｘ　Ｏ３　）或いはＰＺＴにＬａ等をドープしたＰＬＺＴ等のＰＺＴ系材料や、ＳｒＢｉ２　ＴａＯ９　（ＳＢＴ）或いはＢＳＴにＮｂ等をドープしたＢｉ層状構造化合物が用いられる。
【０００６】
また、強誘電体膜の成膜方法としては、スパッタ法、ゾルゲル法、ＭＯＣＶＤ法（有機金属気相成長法）等が用いられており、スパッタ法或いはゾルゲル法の場合には、室温で強誘電体膜がアモルファス状態で成膜され、その後、アニールをすることで強誘電体膜を結晶化させている。
一方、ＭＯＣＶＤ法の場合には、高温で強誘電体膜が結晶状態で成膜されることが多く、いずれの場合も、強誘電体膜の結晶化後に上部電極が成膜されるので、ここで、図８及び図９を参照して従来のＦｅＲＡＭの一例を説明する。
【０００７】
図８（ａ）参照
図８（ａ）は従来のプレーナ型ＦｅＲＡＭの概略的要部断面図であり、まず、ｎ型シリコン基板４１の所定領域にｐ型ウエル領域４２を形成するとともに、ｎ型シリコン基板４１を選択酸化することによって素子分離酸化膜４３を形成したのち、素子形成領域にゲート絶縁膜４４を介してＷＳｉからなるゲート電極４５を形成し、このゲート電極４５をマスクとしてＡｓ等のイオンを注入することによってｎ−　型ＬＤＤ（Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ）領域４６を形成する。
【０００８】
次いで、全面にＳｉＯ２　膜等を堆積させ、異方性エッチングを施すことによってサイドウォール４７を形成したのち、再び、Ａｓ等をイオン注入することによってｎ＋　型ドレイン領域４８及びｎ＋　型ソース領域４９を形成し、次いで、ＴＥＯＳ（Ｔｅｔｒａ−Ｅｔｈｙｌ−Ｏｒｔｈｏ−Ｓｉｌｉｃａｔｅ）−ＮＳＧ膜等の厚いＳｉＯ２　膜等からなる第１層間絶縁膜５０を形成したのち、ｎ＋　型ドレイン領域４８及びｎ＋　型ソース領域４９に達するコンタクトホールを形成し、このコンタクトホールをＷで埋め込むことによってＷプラグ５１，５２を形成する。
【０００９】
次いで、ＣＶＤ法を用いて全面に薄いＳｉＮ膜５３及びＳｉＯ２　膜５４を堆積させたのち、スパッタ法によってＴｉ膜及びＰｔ膜を順次堆積させて下部電極５５を形成し、次いで、スパッタ法を用いてアモルファス状のスパッタＰＺＴ膜を堆積させたのち、６５０〜７５０℃の大気圧酸素雰囲気中において３０〜６０分の熱処理を行うことによって、スパッタＰＺＴ膜をペロブスカイト酸化物として結晶化させることによって、結晶化したＰＺＴ膜５６とする。
【００１０】
次いで、再び、スパッタ法を用いてＰＺＴ膜５６上にＰｔを堆積させて上部電極５７を形成したのち、大気圧酸素雰囲気中において５００〜６５０℃で３０分間程度の熱処理を行なってＰＺＴ膜５６が受けた損傷を回復したのち、上部電極５７乃至下部電極５５をパターニングすることによって強誘電体キャパシタを形成する。
【００１１】
次いで、全面に薄いＳｉＯ２　膜等からなる第２層間絶縁膜５８を設けたのち、Ｗプラグ５２に達するコンタクトホールを形成するとともに、上部電極５７に対するコンタクトホールを設けたのち、全面にＴｉＮ膜を堆積させてパターニングすることによって局所内部配線（Ｌｏｃａｌ　Ｉｎｔｅｒｃｏｎｎｅｃｔ）５９を形成する。
【００１２】
最後に、全面にＴＥＯＳ−ＮＳＧ膜等からなる第３層間絶縁膜６０を形成したのち、Ｗプラグ５１に達するコンタクトホールを形成し、次いで、全面に、ＴｉＮ膜、Ａｌ膜、Ｔｉ膜、及び、ＴｉＮ膜を順次堆積させたのちパターニングしてｎ＋　型ドレイン領域４８に接続するビット線６１を形成することによってプレーナ型のＦｅＲＡＭの１メモリセルの基本構造が完成する。
なお、ビット線の形成工程でＴｉ膜の存在等に起因して強誘電体キャパシタが劣化するので、ＴｉＮ膜、Ａｌ膜、Ｔｉ膜、及び、ＴｉＮ膜を順次堆積させた後、アニールを行って脱水処理を行う必要がある。
【００１３】
図８（ｂ）参照
図８（ｂ）は、図８（ａ）に示したメモリセルの等価回路図であり、ゲート電極４５はワード線６２に連なり、一方、強誘電体キャパシタは、ｎ＋　型ソース領域４８と下部電極５５との間に接続され、下部電極５５は下部電極５５を構成するＰｔ配線層を介してプレート線（接地線）６３に接続されている。
【００１４】
次に、図９を参照して、従来のスタック型ＦｅＲＡＭの一例を説明するが、この場合には、ｎ＋　型ソース領域に接続するＷプラグに直接接するように強誘電体キャパシタを積層させたものであり、その他の構成は上述のプレーナ型のＦｅＲＡＭと同様であるので、強誘電体キャパシタの構成のみ説明する。
【００１５】
図９参照
図９は、従来のスタック型ＦｅＲＡＭを強誘電体キャパシタ部の概略的断面図であり、第１層間絶縁膜７１中に埋め込まれたＷプラグ７２に直接接するように、スパッタ法によってＩｒ膜を堆積させてＩｒ下部電極７３を形成し、次いで、スパッタ法を用いてアモルファス状のスパッタＰＺＴ膜を堆積させたのち、６５０〜７５０℃の大気圧酸素雰囲気中において３０〜６０分の熱処理を行うことによって、スパッタＰＺＴ膜をペロブスカイト酸化物として結晶化させることによって、結晶化したＰＺＴ膜７４とする。
【００１６】
次いで、再び、スパッタ法を用いてＰＺＴ膜７４上にＩｒを堆積させてＩｒ上部電極７５を形成したのち、大気圧酸素雰囲気中において５００〜６５０℃で３０分間程度の熱処理を行なってＰＺＴ膜７４が受けた損傷を回復したのち、上部電極７５乃至下部電極７３をパターニングすることによって強誘電体キャパシタを形成する。
なお、この様なスタック型の強誘電体キャパシタにおいては、Ｗプラグ７２の酸化を防止するために、下部電極としてＰｔの代わりに酸素の拡散防止能力のあるＩｒを用いるのが一般的である。
【００１７】
【発明が解決しようとする課題】
しかし、ＰＺＴ系の強誘電体膜をスパッタ法によって成膜する場合には、結晶化のためのアニール工程において、強誘電体膜中のＰｂがＰｔからなる下部電極中に拡散し、下部電極近傍の強誘電体膜中のＰｂ量が減少し、Ｐｂプア層が形成されることで分極値が低下して電気特性の劣化が起こるという問題がある。
【００１８】
また、上述のように上部電極の形成後にアニールを行う場合には、強誘電体膜中のＰｂがＰｔからなる上部電極中にも拡散し、上部電極近傍の強誘電体膜中のＰｂ量が減少し、Ｐｂプア層が形成されることで、電気特性の劣化が起こるという問題があり、この事情は、ゾル−ゲル法の場合も同様である。
一方、ＭＯＣＶＤ法の場合には、成膜中に強誘電体膜中のＰｂがＰｔからなる下部電極中に拡散し、電気特性の劣化が起こるという問題がある。
【００１９】
また、スタック型ＦｅＲＡＭの場合にも、強誘電体膜のアニール工程或いは成膜工程において、強誘電体膜中のＰｂがＩｒからなる下部電極中に拡散し、下部電極との界面付近の強誘電体膜にＰｂプア層が形成されてしまうという問題がある。
【００２０】
また、下部電極上に強誘電体膜を成膜する際に、Ｐｔ等の下部電極の結晶配向性を面内ではランダムであっても〈１１１〉方位をｚ軸として揃えておくことで強誘電体膜を配向させているが、下部電極と強誘電体膜の格子定数にミスマッチがある場合、この格子定数のミスマッチは、強誘電体膜の配向方位の制御を困難にする。
さらに、ミスマッチによりストレスが発生し、そのストレスが強誘電体メモリの使用回数の減少を引き起こす可能性が考えられる。
因に、ＰｔとＰＺＴとの格子定数のミスマッチは、約２．５％である。
【００２１】
したがって、本発明は、電極と強誘電体膜の界面近傍におけるＰｂプア層の発生を抑制し、しかも、結晶配向性の良好な強誘電体膜を得ることを目的とする。
【００２２】
【課題を解決するための手段】
図１は本発明の原理的構成の説明図であり、ここで、図１を参照して本発明における課題を解決するための手段を説明する。
なお、図における符号１，２，６は、夫々導電性プラグ、層間絶縁膜、及び、上部電極側の層間膜である。
図１参照
上記の目的を達成するために、本発明は、強誘電体キャパシタにおいて、少なくとも下部電極３とＰｂを含む強誘電体膜５との間に、Ｉｒｘ　Ｐｂ或いはＩｒｘ　Ｔｉのいずれかからなる層間膜４を設けたことを特徴とする。
【００２３】
この様に、Ｉｒｘ　Ｐｂ或いはＩｒｘ　Ｔｉのいずれかからなる層間膜４を設けることによって、Ｉｒｘ　Ｐｂ或いはＩｒｘ　ＴｉはＰｂに対するバリアになるので、成膜時或いは成膜後のアニール工程における強誘電体膜５からのＰｂの拡散を防止することができ、それによって、特性劣化を抑制することができる。
なお、Ｉｒｘ　Ｐｂの場合には、成膜時或いは成膜後のアニール工程において強誘電体膜５にＰｂを供給する機能も有する。
【００２４】
また、この層間膜４は、少なくとも強誘電体膜５との界面側が酸化された層間膜４でも良い。
この場合、酸化は自然酸化或いは強制酸化のいずれの場合も含むものであり、Ｉｒｘ　Ｐｂ或いはＩｒｘ　Ｔｉと同様な作用を奏するものである。
【００２５】
さらには、層間膜４ではなく、電極自体をＩｒｘ　Ｐｂ或いはＩｒｘ　Ｔｉ、または、少なくともその表面を酸化したもので構成しても良いものである。
この様な材料を層間膜４或いは電極として用いる場合、層間膜４の組成を、層間膜４と強誘電体膜５との格子定数の差を１％以下になるように選択することが望ましく、それによって、強誘電体膜５の配向性を高めることができ、経時劣化を低減することができる。
【００２６】
また、強誘電体キャパシタにおける上部電極７側の積層構造と下部電極３側の積層構造を対称的構造とすることが望ましく、それによって、良好なヒステリシス特性を得ることができる。
【００２７】
また、Ｐｂを含む強誘電体膜５としては、チタン酸ジルコン酸鉛が典型的なものであり、また、下部電極３としてはＩｒ電極或いはＩｒ／Ｔｉ／Ｉｒ積層構造電極が典型的なものであり、Ｉｒ／Ｔｉ／Ｉｒ積層構造電極の場合には、Ｔｉの配向特性を利用して強誘電体膜５の配向性を高めることができる。
【００２８】
また、上述の強誘電体キャパシタをメモリセルのキャパシタとして用いることによって、経時劣化の少ない強誘電体メモリ装置を構成することができる。
【００２９】
また、Ｉｒｘ　Ｐｂからなる層間膜４を形成する場合には、Ｉｒ下部電極３層上に少なくともＰｂを含んだ初期層を形成したのち、アニールすることによってＩｒ下部電極３とＰｂの合金からなる層間膜４を形成すれば良い。
【００３０】
また、Ｉｒｘ　Ｐｂの酸化物からなる層間膜４を形成する場合には、Ｉｒ下部電極３層上に少なくともＰｂを含んだ初期層を形成したのち、酸素雰囲気中でアニールすることによってＩｒとＰｂとを含む導電性酸化物を形成すれば良い。
【００３１】
また、少なくとも表面が酸化されたＩｒｘ　Ｐｂからなる層間膜４を形成する場合には、Ｉｒ下部電極３層上に少なくともＰｂを含んだ初期層を形成したのち、アニールすることによってＩｒとＰｂの合金からなる層間膜４を形成し、次いで、酸素雰囲気中でアニールすることによって層間膜４の少なくとも表面を導電性酸化物に変換すれば良い。
【００３２】
【発明の実施の形態】
ここで、図２を参照して、本発明の第１の実施の形態の強誘電体キャパシタの製造工程を説明するが、ここにおいては、スタック型ＦｅＲＡＭのキャパシタとして説明するものであり、したがって、Ｗプラグ以下の構成は、図８に示したプレーナ型ＦｅＲＡＭの構成と実質的に同じである。
【００３３】
図２（ａ）参照
まず、層間絶縁膜１１中にｎ＋　型ソース領域に接続するＷプラグ１２を形成したのち、スパッタ法によって厚さが、例えば、０．２μｍのＩｒ膜を堆積させてＩｒ下部電極１３を形成し、次いで、ＭＯＣＶＤ法を用いて厚さが、例えば、０．０１μｍのＰｂ膜１４を堆積させる。
【００３４】
図２（ｂ）参照
次いで、３００〜８００℃のＡｒ又はＮ２　雰囲気中において熱処理を行うことによってＰｂ膜１４とＩｒ下部電極１３の表面を反応させてＩｒｘ　Ｐｂ層間膜１５を形成する。
【００３５】
図２（ｃ）参照
次いで、スパッタ法を用いて厚さが、例えば、０．２μｍのアモルファス状のスパッタＰＺＴ膜を堆積させたのち、６５０〜７５０℃の大気圧酸素雰囲気中において３０〜６０分の熱処理を行うことによって、スパッタＰＺＴ膜をペロブスカイト酸化物として結晶化させることによって、結晶化したＰＺＴ膜１６とする。
次いで、再び、スパッタ法を用いてＰＺＴ膜１６上に厚さが、例えば、０．２μｍのＩｒを堆積させてＩｒ上部電極１７を形成する。
【００３６】
図２（ｄ）参照
次いで、大気圧酸素雰囲気中において５００〜６５０℃で３０分間程度の熱処理を行なってＰＺＴ膜１６が受けた損傷を回復したのち、上部電極１７乃至下部電極１３をパターニングすることによって強誘電体キャパシタ１８を形成する。
【００３７】
この第１の実施の形態においては、Ｉｒ下部電極１３とＰＺＴ膜１６との間にＩｒｘ　Ｐｂ層間膜１５を設けており、このＩｒｘ　Ｐｂ層間膜１５は熱処理工程においてＰＺＴ膜１６からＩｒ下部電極１３にＰｂが拡散するのを防止するだけでなく、Ｐｂの供給源としても機能するので、ＰＺＴ膜１６のＩｒ下部電極１３の近傍にＰｂプア層が形成されることがない。
【００３８】
また、Ｉｒｘ　Ｐｂ層間膜１５におけるＩｒとＰｂとの比率をコントロールすることによって、格子不整合を緩和することができ、それによって、ＰＺＴ膜１６の配向性を向上することができるとともに、Ｉｒ下部電極１３とＰＺＴ膜１６の界面に発生するストレスを緩和させることができ、それによって、電気的特性等の経時劣化を低減することができる。
【００３９】
次に、図３を参照して、本発明の第２の実施の形態の強誘電体キャパシタの製造工程を説明するが、ここでも、強誘電体キャパシタの構成のみを説明する。
図３（ａ）参照
まず、上記の第１の実施の形態と同様に、層間絶縁膜１１中にｎ＋　型ソース領域に接続するＷプラグ１２を形成したのち、スパッタ法によって厚さが、例えば、０．２μｍのＩｒ膜を堆積させてＩｒ下部電極１３を形成し、次いで、ＭＯＣＶＤ法を用いて厚さが、例えば、０．０１μｍのＰｂ膜１４を堆積させる。
【００４０】
図３（ｂ）参照
次いで、３００〜８００℃の酸化性雰囲気中において熱処理を行うことによってＰｂ膜１４とＩｒ下部電極１３の表面を反応させるとともに酸化させてＩｒｘ　Ｐｂｙ　Ｏｚ　層間膜１９を形成する。
【００４１】
図３（ｃ）及び（ｄ）参照
以降は、上記の第１の実施の形態と全く同様に、ＰＺＴ膜１６及びＩｒ上部電極１７を形成し、所定の熱処理を施したのち、上部電極１７乃至下部電極１３をパターニングすることによって強誘電体キャパシタ２０を形成する。
【００４２】
この第２の実施の形態においては、層間膜をＩｒｘ　Ｐｂｙ　Ｏｚ　で構成しているが、このＩｒｘ　Ｐｂｙ　Ｏｚ　もＰｂが拡散するのを防止するだけでなく、Ｐｂの供給源としても機能する。
特に、ＰＺＴ成膜時のＰｂ及びＯの供給源となるので抜けやすいＰｂＯを補うことができ、それによって、所期の組成のＰＺＴ膜を得ることができる。
【００４３】
また、Ｉｒ酸化物は導電性であるので、このＩｒｘ　Ｐｂｙ　Ｏｚ　層間膜１９が強誘電体キャパシタ２０の電気的特性に悪影響を与えることはなく、且つ、ＰＺＴ膜１６も酸化物であるので、ＰＺＴ膜１６との親和性を良好にすることができる。
【００４４】
次に、図４を参照して、本発明の第３の実施の形態の強誘電体キャパシタの製造工程を説明するが、ここでも、強誘電体キャパシタの構成のみを説明する。
図４（ａ）参照
まず、上記の第１の実施の形態と同様に、層間絶縁膜１１中にｎ＋　型ソース領域に接続するＷプラグ１２を形成したのち、スパッタ法によって厚さが、例えば、０．２μｍのＩｒ膜を堆積させてＩｒ下部電極１３を形成し、次いで、ＭＯＣＶＤ法を用いて厚さが、例えば、０．０１μｍのＰｂ膜１４を堆積させる。
【００４５】
図４（ｂ）参照
次いで、３００〜８００℃のＡｒ又はＮ２　雰囲気中において熱処理を行うことによってＰｂ膜１４とＩｒ下部電極１３の表面を反応させてＩｒｘ　Ｐｂ層間膜１５を形成する。
【００４６】
図４（ｃ）参照
次いで、３００〜８００℃の酸化性雰囲気中において熱処理を行うことによってＩｒｘ　Ｐｂ層間膜１５の表面を酸化させてＩｒｘ　Ｐｂｙ　Ｏｚ　／Ｉｒｘ　Ｐｂ層間膜２１に変換する。
【００４７】
図４（ｄ）及び（ｅ）参照
以降は、上記の第１の実施の形態と全く同様に、ＰＺＴ膜１６及びＩｒ上部電極１７を形成し、所定の熱処理を施したのち、上部電極１７乃至下部電極１３をパターニングすることによって強誘電体キャパシタ２２を形成する。
【００４８】
この第３の実施の形態においては、層間膜をＩｒｘ　Ｐｂｙ　Ｏｚ　／Ｉｒｘ　Ｐｂで構成しているので、上記の第２の実施の形態と同様の作用効果が得られるものであり、また、層間膜の一部がＩｒｘ　Ｐｂであるので導電性が高く、寄生抵抗が低減する。
【００４９】
次に、図５を参照して、本発明の第４乃至第６の実施の形態を説明するが、この第４乃至第６の実施の形態は、夫々上述の第１乃至第３の実施の形態に対応するものであり、上部電極側にも下部電極側の層間膜と同じ素材の層間膜を設けて対称的積層構造にしたものである。
図５（ａ）乃至（ｃ）参照
即ち、図５（ａ）に示す第４の実施の形態においては、ＰＺＴ膜１６上にＩｒｘ　Ｐｂ層間膜２３を設けて強誘電体キャパシタ２４としたものであり、また、図５（ｂ）に示す第５の実施の形態においては、ＰＺＴ膜１６上にＩｒｘ　Ｐｂｙ　Ｏｚ　層間膜２５を設けて強誘電体キャパシタ２６としたものであり、さらに、図５（ｃ）に示す第６の実施の形態においては、ＰＺＴ膜１６上にＩｒｘ　Ｐｂｙ　Ｏｚ　／Ｉｒｘ　Ｐｂ層間膜２７を設けて強誘電体キャパシタ２８としたものである。
【００５０】
このように、上部電極側にも少なくともＩｒとＰｂとを含む層間膜を設けているので、上部電極形成後の熱処理工程においてＰＺＴ膜１６からＰｂが拡散するのを防止し、それによって、Ｉｒ上部電極１７側の界面近傍にＰｂプア層が形成されることがない。
【００５１】
また、強誘電体キャパシタの電極構造を上下対称にしているので、強誘電体キャパシタのヒステリシス特性のシフトを防止することができ、特性の優れた強誘電体キャパシタを構成することができる。
【００５２】
次に、図６を参照して、本発明の第７乃至第９の実施の形態を説明するが、この第７乃至第９の実施の形態は、夫々上述の第１乃至第３の実施の形態に対応するものであり、上下の電極を層間膜と同じ素材で構成したものである。
図６（ａ）乃至（ｃ）参照
即ち、図６（ａ）に示す第７の実施の形態においては、Ｉｒｘ　Ｐｂ下部電極３２／ＰＺＴ膜１６／Ｉｒｘ　Ｐｂ上部電極３３積層構造によって強誘電体キャパシタ３４としたものであり、また、図６（ｂ）に示す第８の実施の形態においては、Ｉｒｘ　Ｐｂｙ　Ｏｚ　下部電極３５／ＰＺＴ膜１６／Ｉｒｘ　Ｐｂｙ　Ｏｚ　上部電極３６積層構造によって強誘電体キャパシタ３７としたものであり、さらに、図６（ｃ）に示す第９の実施の形態においては、Ｉｒｘ　Ｐｂｙ　Ｏｚ　／Ｉｒｘ　Ｐｂ下部電極３８／ＰＺＴ膜１６／Ｉｒｘ　Ｐｂｙ　Ｏｚ　／Ｉｒｘ　Ｐｂ上部電極３９積層構造によって強誘電体キャパシタ４０としたものである。
なお、Ｉｒｘ　Ｐｂｙ　Ｏｚ　／Ｉｒｘ　Ｐｂ下部電極３８及びＩｒｘ　Ｐｂｙ　Ｏｚ　／Ｉｒｘ　Ｐｂ上部電極３９において、ＰＺＴ膜１６に接する側がＩｒｘ　Ｐｂｙ　Ｏｚ　である。
【００５３】
このように、上下電極を少なくともＩｒとＰｂとを含む導電性膜によって形成しているので、上記の第４乃至第６の実施の形態と同様の効果が得られる。
但し、電極の導電性が低下するので、寄生抵抗成分が増加する。
【００５４】
次に、図７を参照して、本発明の第１０の実施の形態の強誘電体キャパシタの製造工程を説明するが、この第１０の実施の形態においては、上記の第１の実施の形態におけるＰｂをＴｉに置き換えて、層間膜をＩｒｘ　Ｔｉで構成したものである。
図７（ａ）参照
まず、層間絶縁膜１１中にｎ＋　型ソース領域に接続するＷプラグ１２を形成したのち、スパッタ法によって厚さが、例えば、０．２μｍのＩｒ膜を堆積させてＩｒ下部電極１３を形成し、引き続いて、スパッタ法によって厚さが、例えば、０．０１μｍのＴｉ膜２９を堆積させる。
【００５５】
図７（ｂ）参照
次いで、４００〜８００℃のＡｒ又はＮ２　雰囲気中において熱処理を行うことによってＴｉ膜２９とＩｒ下部電極１３の表面を反応させてＩｒｘ　Ｔｉ層間膜３０を形成する。
【００５６】
図７（ｃ）及び（ｄ）参照
以降は、上記の第１の実施の形態と全く同様に、ＰＺＴ膜１６及びＩｒ上部電極１７を形成し、所定の熱処理を施したのち、Ｉｒ上部電極１７乃至Ｉｒ下部電極１３をパターニングすることによって強誘電体キャパシタ３１を形成する。
【００５７】
この第１０の実施の形態においては、Ｉｒ下部電極１３とＰＺＴ膜１６との間にＩｒｘ　Ｔｉ層間膜３０を設けており、このＩｒｘ　Ｔｉ層間膜３０は熱処理工程においてＰＺＴ膜１６からＩｒ下部電極１３にＰｂが拡散するのを防止する機能があるので、ＰＺＴ膜１６のＩｒ下部電極１３の近傍にＰｂプア層が形成されることがない。
【００５８】
また、Ｉｒｘ　Ｔｉ層間膜１５におけるＩｒとＴｉとの比率をコントロールすることによって、格子不整合を緩和することができ、それによって、ＰＺＴ膜１６の配向性を向上することができるとともに、Ｉｒ下部電極１３とＰＺＴ膜１６の界面に発生するストレスを緩和させることができ、それによって、電気的特性等の経時劣化を低減することができる。
【００５９】
以上、本発明の各実施の形態を説明してきたが、本発明は各実施の形態に記載した構成に限られるものではなく、各種の変更が可能である。
例えば、上記の各実施の形態においては、強誘電体膜をＰＺＴで構成しているが、ＰＺＴに限られるものではなく、ＰＺＴにＬａを添加したＰＬＺＴ等の他のＰｂを含む強誘電体を用いても良いものである。
【００６０】
また、上記の各実施の形態においては、ＰＺＴの成膜工程をスパッタ法で行っているが、スパッタ法に限られるものではなく、ＭＯＣＶＤ法或いはゾル−ゲル法を用いても良いものであり、その場合にも上述の層間膜を設けることによってＰｂプア層の形成を防止することができる。
【００６１】
また、上記の第１０の実施の形態においては、上記の第１の実施の形態に対応する形態しか示していないが、上記の第２乃至第９の実施の形態に対応する形態も本発明の適用範囲とするものである。
【００６２】
また、上記の第４乃至第６の実施の形態においては、上下の層間膜を同じ素材で構成しているが、必ずしも同じである必要はなく、上記のＩｒｘ　Ｔｉを含めて互いに異なった構成、例えば、Ｉｒｘ　Ｐｂ下部層間膜とＩｒｘ　Ｐｂｙ　Ｏｚ　上部層間膜の組合せ等にしても良いものである。
【００６３】
また、上記の第７乃至第９の実施の形態においては、上下の電極を同じ素材で構成しているが、必ずしも同じである必要はなく、上記のＩｒｘ　Ｔｉを含めて互いに異なった構成、例えば、Ｉｒｘ　Ｐｂ下部電極とＩｒｘ　Ｐｂｙ　Ｏｚ　上部電極の組合せ等にしても良いものである。
【００６４】
また、上記の第１乃至第６及び第１０の実施の形態においては、下部電極をＩｒ単体で形成しているがＩｒ単体である必要はなく、例えば、Ｉｒ／Ｔｉ／Ｉｒ積層構造で構成しても良いものである。
この場合、下層のＩｒ層はＷプラグの酸化防止、Ｔｉ層は上層のＩｒ層の配向性向上、配向性の向上した上層のＩｒ層はＰＺＴ膜の配向性を高める機能を有することになる。
【００６５】
また、上記の各実施の形態においては、スタック型のキャパシタを例に説明しているが、図８（ａ）に示したプレーナ型のキャパシタにも適用されることは言うまでもないことであり、その場合には、配向性を高めるためにＴｉ層を介して下部電極を設けることが望ましい。
【００６６】
なお、プレーナ型に適用する場合には、下部電極は必ずしもＩｒである必要はなく、Ｐｔを用いても良いものである。
但し、Ｐｔ電極を用いる場合には、Ｐｔの触媒作用に伴う水素劣化に注意を払う必要がある。
【００６７】
また、上記の各実施の形態においては、層間膜或いは電極を形成する際に、スパッタ法とＭＯＣＶＤ法を組み合わせているが、全てスパッタ法によって成膜しても良いものであり、また、酸化物導電体からなる層間膜或いは電極を形成する際に、酸化物導電体をターゲットとしたスパッタ法によって成膜しても良いものである。
【００６８】
また、上記の各実施の形態においては、１Ｔｒ＋１Ｃ型の強誘電体メモリ装置を前提に説明しているが、２Ｔｒ＋２Ｃ型の強誘電体メモリ装置にも適用されることは言うまでもない。
【００６９】
また、上記の各実施の形態においては、強誘電体メモリ装置のメモリセルを構成する強誘電体キャパシタを前提として説明しているが、強誘電体メモリ装置に限られるものではなく、一般の半導体集積回路装置等の電子回路装置におけるキャパシタとして使用しても良いものであり、さらには、ディスクリートデバイスとしてのキャパシタとしても良いものである。
【００７０】
ここで、再び、図１を参照して、改めて本発明の詳細な特徴を説明する。
再び、図１参照
（付記１）　少なくとも下部電極３とＰｂを含む強誘電体膜５との間に、Ｉｒｘ　Ｐｂ或いはＩｒｘ　Ｔｉのいずれかからなる層間膜４を設けたことを特徴とする強誘電体キャパシタ。
（付記２）　少なくとも下部電極３とＰｂを含む強誘電体膜５との間に、Ｉｒｘ　Ｐｂ或いはＩｒｘ　Ｔｉのいずれかからなり、且つ、前記強誘電体膜５との界面側が酸化された層間膜４を設けたことを特徴とする強誘電体キャパシタ。
（付記３）　上記層間膜４の組成を、前記層間膜４と上記強誘電体膜５との格子定数の差が１％以下になるように選択したことを特徴とする付記１または２に記載の強誘電体キャパシタ。
（付記４）　Ｐｂを含む強誘電体膜５を用いた強誘電体キャパシタにおいて、少なくとも下部電極３として、Ｉｒｘ　Ｐｂ或いはＩｒｘ　Ｔｉのいずれかを用いたことを特徴とする強誘電体キャパシタ。
（付記５）　Ｐｂを含む強誘電体膜５を用いた強誘電体キャパシタにおいて、少なくとも下部電極３として、Ｉｒｘ　Ｐｂ或いはＩｒｘ　Ｔｉのいずれかの少なくともＰｂを含む強誘電体膜側が酸化された導電体を用いたことを特徴とする強誘電体キャパシタ。
（付記６）　上記層間膜４の組成を、前記層間膜４と上記強誘電体膜５との格子定数の差が１％以下になるように選択したことを特徴とする付記４または５に記載の強誘電体キャパシタ。
（付記７）　上記強誘電体キャパシタにおける上部電極７側の積層構造と下部電極３側の積層構造を対称的構造としたことを特徴とする付記１乃至６のいずれか１に記載の強誘電体キャパシタ。
（付記８）　上記Ｐｂを含む強誘電体膜５が、チタン酸ジルコン酸鉛からなることを特徴とする付記１乃至７のいずれか１に記載の強誘電体キャパシタ。
（付記９）　上記下部電極３が、Ｉｒ電極或いはＩｒ／Ｔｉ／Ｉｒ積層構造電極のいずれかであることを特徴とする付記１乃至８のいずれか１に記載の強誘電体キャパシタ。
（付記１０）　付記１乃至９のいずれか１に記載の強誘電体キャパシタをメモリセルのキャパシタとして用いたことを特徴とする強誘電体メモリ装置。
（付記１１）　Ｉｒ下部電極層上に少なくともＰｂを含んだ初期層を形成したのち、アニールすることによってＩｒ下部電極とＰｂの合金からなる層間膜４を形成し、次いで、前記層間膜４上にＰｂを含む強誘電体膜５を成膜することを特徴とする強誘電体キャパシタの製造方法。
（付記１２）　Ｉｒ下部電極層上に少なくともＰｂを含んだ初期層を形成したのち、酸素雰囲気中でアニールすることによってＩｒとＰｂとを含む導電性酸化物からなる層間膜４を形成し、次いで、前記層間膜４上にＰｂを含む強誘電体膜５を成膜することを特徴とする強誘電体キャパシタの製造方法。
（付記１３）　Ｉｒ下部電極層上に少なくともＰｂを含んだ初期層を形成したのち、アニールすることによってＩｒとＰｂの合金からなる層間膜４を形成し、次いで、酸素雰囲気中でアニールすることによって前記層間膜４の少なくとも表面を導電性酸化物に変換したのち、前記導電性酸化物上にＰｂを含む強誘電体膜５を成膜することを特徴とする強誘電体キャパシタの製造方法。
【００７１】
【発明の効果】
本発明によれば、少なくともＰｂを含む強誘電体膜の下部電極側に接する層を少なくともＩｒとＰｂを含む導電性膜或いは少なくともＩｒとＴｉを含む導電性膜で構成しているので、熱処理の伴うＰｂプア層の発生を防止することができ、且つ、組成を制御することによって格子整合性を高めることができるので、それによって、Ｐｂプア層による電気的特性の劣化及び格子不整合による経時劣化を抑制することができ、強誘電体メモリ装置をはじめとする強誘電体キャパシタを構成要素とする電子デバイスの信頼性の向上に寄与するところが大きい。
【図面の簡単な説明】
【図１】本発明の原理的構成の説明図である。
【図２】本発明の第１の実施の形態の強誘電体キャパシタの製造工程の説明図である。
【図３】本発明の第２の実施の形態の強誘電体キャパシタの製造工程の説明図である。
【図４】本発明の第３の実施の形態の強誘電体キャパシタの製造工程の説明図である。
【図５】本発明の第４乃至第６の実施の形態の強誘電体キャパシタの概略的断面図である。
【図６】本発明の第７乃至第９の実施の形態の強誘電体キャパシタの概略的断面図である。
【図７】本発明の第１０の実施の形態の強誘電体キャパシタの製造工程の説明図である。
【図８】従来のプレーナ型ＦｅＲＡＭの説明図である。
【図９】従来のスタック型ＦｅＲＡＭの説明図である。
【符号の説明】
１　導電性プラグ
２　層間絶縁膜
３　下部電極
４　層間膜
５　Ｐｂを含む強誘電体膜
６　層間膜
７　上部電極
１１　層間絶縁膜
１２　Ｗプラグ
１３　Ｉｒ下部電極
１４　Ｐｂ膜
１５　Ｉｒｘ　Ｐｂ層間膜
１６　ＰＺＴ膜
１７　Ｉｒ上部電極
１８　強誘電体キャパシタ
１９　Ｉｒｘ　Ｐｂｙ　Ｏｚ　層間膜
２０　強誘電体キャパシタ
２１　Ｉｒｘ　Ｐｂｙ　Ｏｚ　／Ｉｒｘ　Ｐｂ層間膜
２２　強誘電体キャパシタ
２３　Ｉｒｘ　Ｐｂ層間膜
２４　強誘電体キャパシタ
２５　Ｉｒｘ　Ｐｂｙ　Ｏｚ　層間膜
２６　強誘電体キャパシタ
２７　Ｉｒｘ　Ｐｂｙ　Ｏｚ　／Ｉｒｘ　Ｐｂ層間膜
２８　強誘電体キャパシタ
２９　Ｔｉ膜
３０　Ｉｒｘ　Ｔｉ層間膜
３１　強誘電体キャパシタ
３２　Ｉｒｘ　Ｐｂ下部電極
３３　Ｉｒｘ　Ｐｂ上部電極
３４　強誘電体キャパシタ
３５　Ｉｒｘ　Ｐｂｙ　Ｏｚ　下部電極
３６　Ｉｒｘ　Ｐｂｙ　Ｏｚ　上部電極
３７　強誘電体キャパシタ
３８　Ｉｒｘ　Ｐｂｙ　Ｏｚ　／Ｉｒｘ　Ｐｂ下部電極
３９　Ｉｒｘ　Ｐｂｙ　Ｏｚ　／Ｉｒｘ　Ｐｂ上部電極
４０　強誘電体キャパシタ
４１　ｎ型シリコン基板
４２　ｐ型ウエル領域
４３　素子分離酸化膜
４４　ゲート絶縁膜
４５　ゲート電極
４６　ｎ−　型ＬＤＤ領域
４７　サイドウォール
４８　ｎ＋　型ドレイン領域
４９　ｎ＋　型ソース領域
５０　第１層間絶縁膜
５１　Ｗプラグ
５２　Ｗプラグ
５３　ＳｉＮ膜
５４　ＳｉＯ２　膜
５５　下部電極
５６　ＰＺＴ膜
５７　上部電極
５８　第２層間絶縁膜
５９　局所内部配線
６０　第３層間絶縁膜
６１　ビット線
６２　ワード線
６３　プレート線
７１　層間絶縁膜
７２　Ｗプラグ
７３　Ｉｒ下部電極
７４　ＰＺＴ膜
７５　Ｉｒ上部電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2004039782.tif 000009
【図８】
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【図９】
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