(57)【要約】【課題】ゲート抵抗が小さくて、過電流の上昇率ｄｉ／ｄｔが小さいと、ゲート電圧の上昇量が低くなる。ゲート電圧の上昇量が低い場合には、過電流発生の検出精度が劣化して、過電流の発生を確実に検出することができないなどの課題があった。【解決手段】ＩＧＢＴ１１のゲートからオンＭＯＳトランジスタ２３を見たときのインピーダンスが、オンＭＯＳトランジスタ２３からＩＧＢＴ１１のゲートを見たときのインピーダンスよりも高いインピーダンス回路２４をＩＧＢＴ１１のゲートとオンＭＯＳトランジスタ２３間に挿入する。【選択図】　　　　図１
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【特許請求の範囲】
【請求項１】
制御回路から電力用半導体素子のオン指令を受けると、その電力用半導体素子の制御端子に印加する制御電圧を発生する制御電圧発生手段と、上記電力用半導体素子の制御端子と上記制御電圧発生手段間に挿入され、上記制御電圧発生手段から制御電圧が印加されていない状態のときの上記制御端子から上記制御電圧発生手段を見たインピーダンスが、上記制御電圧発生手段から上記制御端子と上記制御電圧発生手段間に制御電圧が印加されている状態のときの上記制御電圧発生手段から上記制御端子を見たインピーダンスよりも高いインピーダンス回路と、上記インピーダンス回路に印加される電圧を監視して、過電流の発生を検出する過電流検出手段とを備えた電力用半導体素子の駆動回路。
【請求項２】
制御回路から電力用半導体素子のオン指令を受けてから、所定時間経過した後の制御端子の電圧を監視して、アーム短絡を検出するアーム短絡検出手段を設けたことを特徴とする請求項１記載の電力用半導体素子の駆動回路。
【請求項３】
過電流検出手段により過電流が検出された場合、または、アーム短絡検出手段によりアーム短絡が検出された場合、制御回路から電力用半導体素子のオフ指令を受けたときよりも遅い遮断速度で上記電力用半導体素子をオフする遮断手段を設けたことを特徴とする請求項１または請求項２記載の電力用半導体素子の駆動回路。
【請求項４】
電力用半導体素子の制御端子から制御電圧発生手段の方向に流れる電流を阻止する整流素子及び第１のインピーダンス素子から為る直列回路と、上記直列回路と並列に接続された第２のインピーダンス素子とからインピーダンス回路を構成したことを特徴とする請求項１記載の電力用半導体素子の駆動回路。
【請求項５】
電力用半導体素子の制御端子から制御電圧発生手段の方向に流れる電流を阻止する第１の整流素子及び第１のインピーダンス素子から為る第１の直列回路と、上記第１の直列回路と並列に接続され、上記制御電圧発生手段から上記制御端子の方向に流れる電流を阻止する第２の整流素子及び第２のインピーダンス素子から為る第２の直列回路とからインピーダンス回路を構成したことを特徴とする請求項１記載の電力用半導体素子の駆動回路。
【請求項６】
電力用半導体素子の制御端子から制御電圧発生手段の方向に流れる電流を阻止する第１の整流素子及びインピーダンス素子から為る直列回路と、上記直列回路と並列に接続され、上記制御電圧発生手段から上記制御端子の方向に流れる電流を阻止する第２の整流素子とからインピーダンス回路を構成したことを特徴とする請求項１記載の電力用半導体素子の駆動回路。
【請求項７】
電力用半導体素子の制御端子とインピーダンス回路間にインピーダンス素子を挿入したことを特徴とする請求項１記載の電力用半導体素子の駆動回路。
【請求項８】
制御回路から電力用半導体素子のオン指令を受けると、その電力用半導体素子の制御端子に印加する制御電圧を発生する制御電圧発生手段と、上記電力用半導体素子の制御端子と上記制御電圧発生手段間に挿入された複数のインピーダンス素子と、上記複数のインピーダンス素子のうちの一部のインピーダンス素子に印加される電圧を監視して、過電流の発生を検出する過電流検出手段とを備えた電力用半導体素子の駆動回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、例えば、ＩＧＢＴなどの電力用半導体素子を駆動する電力用半導体素子の駆動回路に関するものである。
【０００２】
【従来の技術】
従来の電力用半導体素子の駆動回路は、パワー素子１の制御信号を出力する制御回路３と、その制御信号を入力して増幅し、増幅後の制御信号をパワー素子１のゲートに供給するゲートアンプ２と、パワー素子１のゲートとゲート駆動用直流電源９の正側間に入力側を挿入され、過電流によるパワー素子１のゲート電圧の上昇を制限するとともに、その過電流の検出信号を制御回路３に出力するホトカプラ１８とを備えている。
【０００３】
【特許文献１】
特開平４−３３７９１９号公報（第４−６頁、図１）
【０００４】
【発明が解決しようとする課題】
従来の電力用半導体素子の駆動回路は以上のように構成されているので、パワー素子１のゲート抵抗に印加されるゲート電圧の上昇を監視して過電流の発生を検出するが、そのゲート抵抗が小さい場合や、過電流の上昇率ｄｉ／ｄｔが小さい場合には、ゲート電圧の上昇量が低くなる。ゲート電圧の上昇量が低い場合には、過電流発生の検出精度が劣化して、過電流の発生を確実に検出することができないなどの課題があった。
なお、ゲート抵抗を大きくすると、パワー素子１のスイッチング速度が遅くなるため、スイッチング時の損失が大きくなる。
【０００５】
この発明は上記のような課題を解決するためになされたもので、過電流の発生を確実に検出することができる電力用半導体素子の駆動回路を得ることを目的とする。
【０００６】
【課題を解決するための手段】
この発明に係る電力用半導体素子の駆動回路は、制御電圧発生手段から制御電圧が印加されていない状態のときの制御端子から制御電圧発生手段を見たインピーダンスが、その制御電圧発生手段から制御端子と制御電圧発生手段間に制御電圧が印加されている状態のときの制御電圧発生手段から制御端子を見たインピーダンスよりも高いインピーダンス回路を電力用半導体素子の制御端子と制御電圧発生手段間に挿入し、そのインピーダンス回路に印加される電圧を監視して、過電流の発生を検出するようにしたものである。
【０００７】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態１．
図１はこの発明の実施の形態１による電力用半導体素子の駆動回路を示す構成図であり、図において、ＩＧＢＴ１１は電力用半導体素子の駆動回路により駆動される電力用半導体素子であり、制御回路１２はオン指令又はオフ指令をゲートアンプ１３に出力し、ゲートアンプ１３はオン指令又はオフ指令にしたがってＩＧＢＴ１１のゲート電圧を制御することにより、ＩＧＢＴ１１を駆動する。
ゲート電源２１，エミッタ電源２２及びオンＭＯＳトランジスタ２３は制御電圧発生手段を構成している。
【０００８】
インピーダンス回路２４は、第１のインピーダンス素子であるゲート抵抗２５と、ＩＧＢＴ１１のゲートからオンＭＯＳトランジスタ２３の方向に流れる電流を阻止するダイオード（整流素子）２６と、ゲート抵抗２５とダイオード２６から為る直列回路と並列に接続されている過電流検出用抵抗（第２のインピーダンス素子）２７とから構成され、ＩＧＢＴ１１のゲートからオンＭＯＳトランジスタ２３を見たインピーダンスが、オンＭＯＳトランジスタ２３からＩＧＢＴ１１のゲートを見たインピーダンスよりも高くなっている。
【０００９】
過電流検出回路２８は過電流検出用抵抗２７に印加される電圧を監視して、過電流の発生を検出する過電流検出手段を構成する。オフＭＯＳトランジスタ２９及び遮断速度調整回路３０は過電流検出回路２８により過電流が検出された場合、正常時に制御回路１２からＩＧＢＴ１１のオフ指令を受けたときよりも遅い遮断速度でＩＧＢＴ１１をオフする遮断手段を構成する。
オフＭＯＳトランジスタ２９は制御回路１２からＩＧＢＴ１１のオフ指令を受けると、ＩＧＢＴ１１のゲート電圧を低くし、遮断速度調整回路３０はＩＧＢＴ１１をオフする際の遮断速度を調整する。
【００１０】
次に動作について説明する。
まず、制御回路１２は、正常時においては、外部からＩＧＢＴ１１のオン要求を受けると、ＩＧＢＴ１１のオン指令（ＬＯＷ信号）をオンＭＯＳトランジスタ２３及びオフＭＯＳトランジスタ２９に出力する。
これにより、オフＭＯＳトランジスタ２９がオフ状態になる一方、オンＭＯＳトランジスタ２３がオン状態になるため、ゲート電源２１からゲート抵抗２５及びダイオード２６を通じて、電流がＩＧＢＴ１１のゲートに流れるとともに、ゲート電源２１から過電流検出用抵抗２７を通じて、電流がＩＧＢＴ１１のゲートに流れる。
一般に、ＩＧＢＴ１１のゲート抵抗は、ターンオン時のロス等を考慮して調整されており、ここでは、ゲート抵抗２５及びダイオード２６と、過電流検出用抵抗２７とから為る並列回路の抵抗値はＩＧＢＴ１１をターンオンする際のロス等を考慮して決められる。
【００１１】
上記のように電流がＩＧＢＴ１１のゲートに流れると、ＩＧＢＴ１１のゲートにはゲート電源２１の電圧Ｖｇが印加され、ＩＧＢＴ１１のゲート−エミッタ間電圧はゲート電源２１の電圧Ｖｇとエミッタ電源２２の電圧Ｖｅの差となる電圧Ｖｇｅとなり、ＩＧＢＴ１１はオンする。
この際、ＩＧＢＴ１１のコレクタ−エミッタ間電圧Ｖｃｅは低下し、電流によって決められる低いオン電圧となる。
【００１２】
制御回路１２は、正常時においては、外部からＩＧＢＴ１１のオフ要求を受けると、ＩＧＢＴ１１のオフ指令（ＨＩ信号）をオンＭＯＳトランジスタ２３及びオフＭＯＳトランジスタ２９に出力する。
これにより、オンＭＯＳトランジスタ２３がオフ状態になる一方、オフＭＯＳトランジスタ２９がオン状態になる。
遮断速度調整回路３０は、オフＭＯＳトランジスタ２９がオン状態になると、ターンオフ時のロス等によって規定される速度でＩＧＢＴ１１をオフする。
【００１３】
次に、ＩＧＢＴ１１に過電流が流れた場合について説明する。
ＩＧＢＴ１１に過電流が流れると、ＩＧＢＴ１１のコレクタ−エミッタ間電圧Ｖｃｅが上昇し、ＩＧＢＴ１１のゲート−コレクタ間に存在する帰還容量を介して変位電流がゲート電源２１に流れる。
この際、変位電流は、インピーダンス回路２４にダイオード２６があるため、ゲート抵抗２５を通らず、過電流検出用抵抗２７のみを通してゲート電源２１に流れる。
【００１４】
これにより、ＩＧＢＴ１１のゲート電圧が上昇するが、過電流検出用抵抗２７の抵抗値は、一般にターンオン時のロス等によって決められるゲート抵抗、すなわちここではＭＯＳトランジスタ２３からＩＧＢＴ１１のゲートを見た場合のインピーダンス回路２４の抵抗値よりも大きく設定されるため、ゲート電圧の上昇量は大きくなる。
また、インピーダンス回路２４にはダイオード２６があるため、ＩＧＢＴ１１のゲート電圧はゲート電源２１と比べて、通常のオン状態ではダイオード２６のオン電圧分だけ低くなり、検出系は負バイアスされている。そのため、過電流を検出する際には、ゲート電圧が負バイアスと検出レベルの合計分だけ上昇する必要があり、ＩＧＢＴ１１のゲート−ゲート電源２１間にノイズが印加された場合に誤動作しにくくなる特性が得られる。
【００１５】
過電流検出回路２８は、過電流検出用抵抗２７の両端の電圧が規定値以上に上昇すると、過電流が発生していると判断し、過電流の検出信号を制御回路１２及び遮断速度調整回路３０に出力する。
制御回路１２は、過電流検出回路２８から過電流の検出信号を受けると、ＩＧＢＴ１１のオフ指令（ＨＩ信号）をオンＭＯＳトランジスタ２３及びオフＭＯＳトランジスタ２９に出力する。なお、制御回路１２は、過電流の検出信号を必要に応じて外部に出力する。
これにより、オンＭＯＳトランジスタ２３がオフ状態になる一方、オフＭＯＳトランジスタ２９がオン状態になる。
遮断速度調整回路３０は、過電流検出回路２８から過電流の検出信号を受け、かつ、オフＭＯＳトランジスタ２９がオン状態になると、正常時のターンオフ時よりも遮断速度を遅くしてＩＧＢＴ１１をオフする。
【００１６】
以上で明らかなように、この実施の形態１によれば、ＩＧＢＴ１１のゲートからオンＭＯＳトランジスタ２３を見たときのインピーダンスが、オンＭＯＳトランジスタ２３からＩＧＢＴ１１のゲートを見たときのインピーダンスよりも高いインピーダンス回路２４をＩＧＢＴ１１のゲートとオンＭＯＳトランジスタ２３間に挿入し、そのインピーダンス回路２４の過電流検出用抵抗２７に印加される電圧を監視して、過電流の発生を検出するように構成したので、ターンオンロスを増加させることなく、すなわちＭＯＳトランジスタ２３からＩＧＢＴ１１を見た場合のインピーダンス回路２４のインピーダンスを大きくすることなく、過電流発生時のゲート電圧の上昇量を高めることができるようになり、その結果、過電流の発生を確実に検出することができる効果を奏する。
また、ＩＧＢＴ１１のゲート電圧は、通常、ゲート電源２１と比べてダイオード２６のオン電圧分だけ低くなるため、過電流検出回路２８は負バイアスされる。そのため、過電流を検知する際には、ゲート電圧が負バイアスと検出レベルの合計分だけ上昇する必要があり、ノイズにも強い回路を構成することができる。
【００１７】
また、この実施の形態１によれば、過電流検出回路２８により過電流が検出された場合、制御回路１２からＩＧＢＴ１１のオフ指令を受けたときよりも遅い遮断速度でＩＧＢＴ１１をオフするように構成したので、遮断時に発生するサージ電圧が低くなり、その結果、装置を破壊することなく、安全に遮断することができる効果を奏する。
【００１８】
なお、この実施の形態１では、整流素子としてダイオード２６を用いているが、ＩＧＢＴ１１のゲートからゲート抵抗２５を通して、電流がゲート電源２１に流れないようにすればよく、ターンオン後にオフとなるスイッチ等を用いてもよい。
また、抵抗（ゲート抵抗２５、過電流検出用抵抗２７）を用いてインピーダンス回路２４を構成しているが、インダクタンスＬを用いてインピーダンス回路２４を構成してもよい。
【００１９】
また、この実施の形態１では、オンＭＯＳトランジスタ２３及びオフＭＯＳトランジスタ２９を用いてゲートアンプ１３を構成しているが、バイポーラトランジスタを用いてゲートアンプ１３を構成してもよい。
さらに、この実施の形態１では、ＩＧＢＴ１１のエミッタにエミッタ電源２２を接続しているが、ＩＧＢＴ１１のエミッタにゲート電源２１の低圧側を接続してもよい。
なお、この実施の形態１では、過電流検出回路２８及び過電流検出用抵抗２７の一端をオンＭＯＳトランジスタ２３とゲート抵抗２５の間に接続しているが、過電流検出回路２８及び過電流検出用抵抗２７の一端をゲート電源２１とオンＭＯＳトランジスタ２３の間に接続してもよい。
【００２０】
実施の形態２．
この実施の形態２では、図１の過電流検出回路２８及び遮断速度調整回路３０の具体的な回路構成について説明する。
図２は過電流検出回路２８の内部構成を示す構成図であり、図において、トランジスタ４１はエミッタが過電流検出用抵抗２７に接続され、ベースが抵抗４２を介して過電流検出用抵抗２７の電源側に接続され、コレクタが抵抗４５，４６を介してゲート電源２１及びエミッタ電源２２の低圧側４７に接続されている。ダイオード４３及びフィルタとしてのコンデンサ４４はトランジスタ４１のゲート−エミッタ間に接続されている。
コンデンサ４８はフィルタとして機能し、抵抗４５，４６の中点はインバータ４９に接続されると供に、制御回路１２へ出力される。また、インバータ４９の出力は遮断速度調整回路３０に出力される。
【００２１】
過電流が流れると、ＩＧＢＴ１１から過電流検出用抵抗２７を通じて、電流がゲート電源２１に向かって流れ、トランジスタ４１のベースよりもエミッタの電圧が高くなり、トランジスタ４１がオンする。トランジスタ４１がオンするとコレクタより抵抗４５，４６に電流が流れる。
抵抗４６の電圧がインバータ４９の閾値以上になると、インバータ４９がＬＯＷ信号を遮断速度調整回路３０に出力する。また、インバータ４９の入力信号は制御回路１２に出力される。
【００２２】
図３は遮断速度調整回路３０の内部構成を示す構成図であり、図において、第１オフゲート抵抗５１は第２オフゲート抵抗５２の一端と接続され、第２オフゲート抵抗５２の他端はＭＯＳトランジスタ５３の一端と接続されている。ＭＯＳトランジスタ５３のゲートは過電流検出回路２８の出力に接続されている。
【００２３】
正常時には、過電流検出回路２８からＨＩ信号が出力されており、ＩＧＢＴ１１をターンオフする際には、制御回路１２からのオフ指令によりオフＭＯＳトランジスタ２９がオンするとほぼ同時に、ＭＯＳトランジスタ５３もオンする。
そのため、オフゲート抵抗値は第１オフゲート抵抗５１と第２オフゲート抵抗５２の並列接続値となる。
一方、過電流検出時には、過電流検出回路２８からＬＯＷが出力され、ＭＯＳトランジスタ５３がオフとなる。そのため、オフゲート抵抗は第１オフゲート抵抗５１のみとなり、抵抗値が大きくなるため、正常時よりも遅い速度で遮断することができる。
このように、過電流検出時の遮断速度を遅くしているため、遮断時に発生するサージ電圧が低くなり、装置を破壊することなく安全に遮断することができる。
【００２４】
実施の形態３．
上記実施の形態１，２では、上記のように構成しているので、オン状態で過電流が流れた場合、装置を破壊することなく安全に遮断することができる。しかし、逆側アームが短絡した状態でオンを行うアーム短絡など、負荷が非常に小さい状態で過電流が流れた際には保護ができない場合がある。
図４はアーム短絡保護回路を示す構成図であり、図において、バッファ６１は図１のオンＭＯＳトランジスタ２３，オフＭＯＳトランジスタ２９及びゲート電源２１より為る回路に相当し、サンプリング回路６２はゲート電圧の検出期間を設定し、ゲート電圧検出回路６３はサンプリング回路６２により設定された検出期間中、ゲート電圧を検出する。
【００２５】
図５は正常時のターンオン時のゲート電圧Ｖｇｅの波形、コレクタ−エミッタ間電圧Ｖｃｅの波形、コレクタ電流Ｉｃの波形を示す説明図である。
正常時、オン指令によって、ゲート電圧Ｖｇｅが上昇を開始し、閾値を超えるとコレクタ電流Ｉｃが増加を開始する。
ＩＧＢＴ１１が誘導負荷電流と同程度の電流を流すようになると、コレクタ−エミッタ間電圧Ｖｃｅが低下を開始し、ゲート電圧Ｖｇｅは一定電圧となる。この期間はミラー期間として知られており、この間バッファ６１からＩＧＢＴ１１へ流れる電流はＩＧＢＴ１１のゲート−コレクタ間に存在する帰還容量にバイパスされる。ミラー期間が終了すると、再び上昇を始め、所定のオンゲート電圧に到達する。
【００２６】
図６はアーム短絡状態でターンオン動作を行った場合のゲート電圧Ｖｇｅの波形、コレクタ−エミッタ間電圧Ｖｃｅの波形、コレクタ電流Ｉｃの波形を示す説明図である。
アーム短絡状態でＩＧＢＴ１１がターンオンすると、ゲート電圧Ｖｇｅは正常時と異なり、ミラー期間が存在せず、オンゲート電圧まで一気に立ち上がる。これはアーム短絡状態では、コレクタ−エミッタ間電圧Ｖｃｅが高電圧状態のままほとんど変化せず、帰還容量が小さいままなので、その充放電電流がほとんど流れないためである。
よって、ＩＧＢＴ１１の帰還容量の電荷がゲート抵抗２５を通して電源に戻されることはなく、図１に示されるような駆動回路では検知することはできない。しかし、このミラー期間が存在せず、一気にゲート電圧が立ち上がることを利用すれば、アーム短絡の検出が可能である。
【００２７】
図４のアーム短絡保護回路では、サンプリング回路６２がオン時のミラー期間を設定し、その間のゲート電圧をゲート電圧検出回路６３が検出する。アーム短絡時には、ミラー期間が存在せず、ゲート電圧が高くなるため、その差を検出することでアーム短絡を検出する。
ゲート電圧検出回路６３は、アーム短絡を検出すると、その検知信号を制御回路１２及び遮断速度調整回路３０に出力する。
これにより、制御回路１２がＩＧＢＴ１１のオフ指令を出力して、遮断速度調整回路３０が遮断速度を遅くしてＩＧＢＴ１１をオフするので、アーム短絡時にも装置を破壊することなく安全に遮断することができる。
【００２８】
ここで、図７はサンプリング回路６２及びゲート電圧検出回路６３の内部構成を示す構成図であり、図において、Ｖｃｃはゲート電源２１や回路素子を駆動するのに必要な電源に接続されていることを示している。
遅延回路７１は制御回路１２の出力信号を遅延させ、インバータ７２は遅延回路７１による遅延信号を反転する機能を有している。ＭＯＳトランジスタ７３はインバータ７２の出力信号により動作する。
コンパレータ８１はＩＧＢＴ１１のゲート電圧を抵抗８２，８３で分圧した値と電源Ｖｃｃを抵抗８４，８５で分圧した値を比較し、コンパレータ８１の出力は抵抗８６を通して電源Ｖｃｃに接続されている。コンパレータ８１は比較結果に応じてＨＩ信号又はＬＯＷ信号をインバータ８７及び制御回路１２に出力する。また、インバータ８７の出力は遮断速度調整回路３０に接続されている。
【００２９】
次に動作について説明する。
ＩＧＢＴ１１をターンオンする際には、制御回路１２からＬＯＷ信号が遅延回路７１に出力される。
遅延回路７１は、制御回路１２からＬＯＷ信号を受けると、そのＬＯＷ信号をオン時のミラー期間程度遅らせてインバータ７２に出力する。
インバータ７２は、遅延後のＬＯＷ信号を受けると、ＨＩ信号をＭＯＳトランジスタ７３に出力する。
これにより、ＭＯＳトランジスタ７３には、ＨＩ信号が入力されるため、ミラー期間程度の間はオフし、その後、遅れてオンとなる。
【００３０】
コンパレータ８１は、ＩＧＢＴ１１のゲート電圧を検出し、そのゲート電圧を分圧した値と電源電圧Ｖｃｃを分圧した値を比較する。ゲート電圧の方が高い場合はＨＩ信号を出力する。
ここで、コンパレータ８１のゲート電圧側の入力は、ＭＯＳトランジスタ７３がオフの間のみ検出される。即ち、ミラー期間程度の間のみ検出される。コンパレータ８１への入力は抵抗８２〜８５によって調整されている。
【００３１】
具体的には、正常時のミラー電圧では、コンパレータ８１の＋側入力であるゲートからの入力に対し、−側の入力が高くなるように調整されている。また、アーム短絡時にゲート電圧がオンゲート電圧まで一気に上昇する場合には、＋側の入力が高くなるように調整されている。
そのため、アーム短絡時には制御回路１２及びインバータ８７にＨＩ信号が出力され、制御回路１２がＩＧＢＴ１１をオフするとともに、遮断速度調整回路３０のＭＯＳトランジスタ５３がオフすることにより、第２オフゲート抵抗５２には電流が流れなくなる。その結果、正常時よりも遅い速度で遮断される。
【００３２】
図８は図４のアーム短絡保護回路を図１の駆動回路に適用した構成図を示している。なお、サンプリング回路６２及びゲート電圧検出回路６３はアーム短絡検出手段を構成する。
図８の例では、オン状態で過電流を検出する過電流検出回路２８とアーム短絡を検出するゲート電圧検出回路６３の検出信号が制御回路１２及び遮断速度調整回路３０に出力される。
したがって、オン状態で過電流が流れた場合でも、アーム短絡状態でオンした場合でも、装置を破壊することなく安全に遮断することができる効果を奏する。
【００３３】
実施の形態４．
図９はこの発明の実施の形態４による電力用半導体素子の駆動回路を示す構成図であり、図において、図１と同一符号は同一または相当部分を示すので説明を省略する。
第２の整流素子であるダイオード３１は過電流検出用抵抗２７と直列に接続され、オンＭＯＳトランジスタ２３からＩＧＢＴ１１のゲートの方向に流れる電流を阻止する機能を備えている。
【００３４】
ＩＧＢＴ１１をターンオンする場合、上記実施の形態１〜３と同様に、ゲート電源２１からゲート抵抗２５及びダイオード２６を通して、電流がＩＧＢＴ１１のゲートに流れるが、過電流検出用抵抗２７には流れない。
そのため、ゲート抵抗２５とダイオード２６から為る直列回路の抵抗値は、ターンオン時のロス等を考慮して決められる。
【００３５】
過電流時には、ＩＧＢＴ１１からゲート電源２１に流れる電流は、ダイオード３１と過電流検出用抵抗２７を通して流れ、過電流検出回路２８は、過電流検出用抵抗２７の両端電圧にダイオード３１のオン電圧を加えた電圧を検出する。
ダイオード３１には、ゲート電圧の上昇が小さいときは、ほとんど電流が流れず高抵抗となる。そのため、ダイオード３１のオン電圧に至るまでゲート電圧は上昇し易くなり、過電流の検出が容易になる。したがって、短絡電流の上昇率ｄｉ／ｄｔが低い場合でも過電流を確実に検出することができる効果を奏する。
また、ターンオン時に、ＩＧＢＴ１１へ電流が流れる経路を過電流時にＩＧＢＴ１１からゲート電流２１に流れる経路が異なるため、それぞれ個別に調整することができ、設計が容易になる。
【００３６】
実施の形態５．
上記実施の形態４では、ゲート抵抗２５とダイオード２６から為る第１の直列回路と並列に、過電流検出用抵抗２７とダイオード３１から為る第２の直列回路を接続してインピーダンス回路２４を構成するものについて示したが、図１０に示すように、第２の直列回路から過電流検出用抵抗２７を取り外して、過電流検出回路２８がダイオード３１の両端電圧を検出するようにしてもよい。
この場合でもインピーダンス回路２４にゲート電源２１が印加され、ゲート電源２１からＩＧＢＴ１１に電流が流れ、ダイオード２６のオン電圧が低くなった状態でのインピーダンス回路のインピーダンスに比べ、過電流であってもゲート電圧の上昇が小さいときには電流がほとんど流れず、ダイオード３１は高抵抗となるため、インピーダンス回路２４のインピーダンスは高くなる。
【００３７】
図１０の例では、過電流が流れる際、ＩＧＢＴ１１のゲートからゲート電源２１に流れる電流は、ダイオード３１のみを通して流れる。そのため、ゲート電圧はダイオード３１のオン電圧の上昇でクランプされる。
過電流のピーク電流値は、ゲート電圧の上昇量に依存するため過電流のピーク電流値を抑制することができる。また、ダイオード３１のオン電圧に至るまでのゲート電圧の上昇のし易さは、ダイオード３１によってほぼ決められるため過電流検出用抵抗２７を取り除いても影響は少ない。よって、過電流検出回路２８の検出下限をダイオード３１のオン電圧以下にしておけば検出することができる。
この実施の形態５によれば、上記実施の形態４よりも回路構成を簡略化することができる効果を奏する。
【００３８】
実施の形態６．
図１１はこの発明の実施の形態６による電力用半導体素子の駆動回路を示す構成図であり、図において、図９と同一符号は同一または相当部分を示すので説明を省略する。
インピーダンス素子であるゲート抵抗３２はＩＧＢＴ１１のゲートとインピーダンス回路２４間に挿入されている。
【００３９】
この実施の形態６では、インピーダンス回路２４と直列にゲート抵抗３２を接続しているので、ＩＧＢＴ１１のゲート−ゲート電源２１間にノイズが印加された場合、そのノイズはゲート抵抗３２と、過電流検出用抵抗２７及びダイオード３１から為る直列回路とに分圧される。
そのため、過電流検出回路２８は、ノイズによる誤動作の可能性が軽減される効果を奏する。
ここでは、図９の駆動回路にゲート抵抗３２を付加したものについて示したが、図１，８，１０の駆動回路にゲート抵抗３２を付加してもよいことは言うまでもない。
【００４０】
実施の形態７．
上記実施の形態６では、ゲート抵抗２５とダイオード２６から為る第１の直列回路と並列に、過電流検出用抵抗２７とダイオード３１から為る第２の直列回路を接続してインピーダンス回路２４を構成するものについて示したが、図１２に示すように、インピーダンス素子であるゲート抵抗２５のみでインピーダンス回路２４を構成し、そのゲート抵抗２５とゲート抵抗３２を直列に接続するようにしてもよい。
【００４１】
図１２の例では、ＩＧＢＴ１１のゲートへの充放電はゲート抵抗２５とゲート抵抗３２を通して行われ、過電流検出回路２８はゲート抵抗２５の両端電圧を検出する。
このような回路構成であっても、ＩＧＢＴ１１のゲート−ゲート電源２１間にノイズが印加された場合、そのノイズはゲート抵抗３２とゲート抵抗２５から為る直列回路に分圧される。
そのため、過電流検出回路２８は、ノイズによる誤動作の可能性が軽減される効果を奏する。
なお、本構成ではゲート抵抗２５が比較的大きくても良い場合など、過電流を検出し易い場合に用いられるものであり、その場合には、過電流検出用抵抗２７とダイオード２６，３１が取り除かれても問題はない。
【００４２】
【発明の効果】
以上のように、この発明によれば、制御電圧発生手段から制御電圧が印加されていない状態のときの制御端子から制御電圧発生手段を見たインピーダンスが、その制御電圧発生手段から制御端子と制御電圧発生手段間に制御電圧が印加されている状態のときの制御電圧発生手段から制御端子を見たインピーダンスよりも高いインピーダンス回路を電力用半導体素子の制御端子と制御電圧発生手段間に挿入し、そのインピーダンス回路に印加される電圧を監視して、過電流の発生を検出するように構成したので、過電流の発生を確実に検出することができる効果がある。
【図面の簡単な説明】
【図１】この発明の実施の形態１による電力用半導体素子の駆動回路を示す構成図である。
【図２】過電流検出回路の内部構成を示す構成図である。
【図３】遮断速度調整回路の内部構成を示す構成図である。
【図４】アーム短絡保護回路を示す構成図である。
【図５】正常時のターンオン時のゲート電圧Ｖｇｅの波形、コレクタ−エミッタ間電圧Ｖｃｅの波形、コレクタ電流Ｉｃの波形を示す説明図である。
【図６】アーム短絡状態でターンオン動作を行った場合のゲート電圧Ｖｇｅの波形、コレクタ−エミッタ間電圧Ｖｃｅの波形、コレクタ電流Ｉｃの波形を示す説明図である。
【図７】サンプリング回路及びゲート電圧検出回路の内部構成を示す構成図である。
【図８】この発明の実施の形態３による電力用半導体素子の駆動回路を示す構成図である。
【図９】この発明の実施の形態４による電力用半導体素子の駆動回路を示す構成図である。
【図１０】この発明の実施の形態５による電力用半導体素子の駆動回路を示す構成図である。
【図１１】この発明の実施の形態６による電力用半導体素子の駆動回路を示す構成図である。
【図１２】この発明の実施の形態７による電力用半導体素子の駆動回路を示す構成図である。
【符号の説明】
１１　ＩＧＢＴ、１２　制御回路、１３　ゲートアンプ、２１　ゲート電源（制御電圧発生手段）、２２　エミッタ電源（制御電圧発生手段）、２３　オンＭＯＳトランジスタ（制御電圧発生手段）、２４　インピーダンス回路、２５　ゲート抵抗（第１のインピーダンス素子）、２６　ダイオード（整流素子）、２７過電流検出用抵抗（第２のインピーダンス素子）、２８　過電流検出回路（過電流検出手段）、２９　オフＭＯＳトランジスタ（遮断手段）、３０　遮断速度調整回路（遮断手段）、３１　ダイオード（第２の整流素子）、３２　ゲート抵抗（インピーダンス素子）、４１　トランジスタ、４２　抵抗、４３　ダイオード、４５，４６　抵抗、４７　電源低圧側、４８　コンデンサ、４９　インバータ、５１　第１オフゲート抵抗、５２　第２オフゲート抵抗、５３　ＭＯＳトランジスタ、６１　バッファ、６２　サンプリング回路（アーム短絡検出手段）、６３　ゲート電圧検出回路（アーム短絡検出手段）、７１　遅延回路、７２　インバータ、７３　ＭＯＳトランジスタ、８１　コンパレータ、８２，８３，８４，８５，８６　抵抗、８７　インバータ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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