(57)【要約】【課題】外付け回路などを設けることなく、フレキシブルにＣＣＤセンサとＣＭＯＳセンサとの両方のイメージセンサに対応し、信号処理を行う。【解決手段】イメージセンサ用信号処理回路１に設けられたセンサ切り替えスイッチ３は、ＣＭＯＳセンサが接続されている場合、スイッチ３ａ，３ｄがＯＮ、ＣＣＤセンサが接続されている場合、スイッチ３ｂ，３ｃがＯＮとなる。センサ切り替えスイッチ３は、レジスタ８に格納されたＣＣＤセンサ、またはＣＭＯＳセンサのいずれかを選択する情報であるセンサ選択情報に基づいて、制御回路９が生成した制御信号により切り替え制御される。これにより、イメージセンサの出力信号の極性が反転しても、ＣＤＳアンプ５の両入力部には正常な信号が入力されることになり、ＣＣＤセンサ／ＣＭＯＳセンサのいずれのイメージセンサにもフレキシブルに対応することができる。【選択図】      図１
2004357059.tif 000002
【特許請求の範囲】
【請求項１】
第１のイメージセンサ、または第２のイメージセンサのいずれかから出力された黒レベル信号をサンプル／ホールドする黒レベルサンプルホールドアンプと、
切り替え制御信号に基づいて、前記第１のイメージセンサ、または前記第２のイメージセンサのいずれかから出力された画素信号と前記黒レベルサンプルホールドアンプから出力された黒レベル信号との出力先を切り替えるセンサ切り替え部と、
黒レベル信号と画素信号とをサンプル／ホールドし、かつ所期の利得で増幅する第１の増幅部と、
前記第１の増幅部から出力された信号を所期の利得で増幅する第２の増幅部と、
前記第２の増幅部から出力された信号をデジタル信号に変換するＡ／Ｄ変換器とを備え、
前記センサ切り替え部は、前記第１のイメージセンサ、または前記第２のイメージセンサのいずれかから出力された出力信号の極性を反転して出力することにより、前記第１のイメージセンサ、または前記第２のイメージセンサのいずれかから出力された出力信号であっても共通の前記Ａ／Ｄ変換器によって信号処理を行うことを特徴とする半導体集積回路装置。
【請求項２】
請求項１記載の半導体集積回路装置において、
センサ選択情報を格納するセンサ切り替え用レジスタを備え、
前記センサ切り替え用レジスタに設定されたセンサ選択情報に基づいて、切り替え制御信号が生成されることを特徴とする半導体集積回路装置。
【請求項３】
請求項１または２記載の半導体集積回路装置において、
前記第１のイメージセンサはＣＭＯＳセンサからなり、前記第２のイメージセンサがＣＣＤセンサからなり、前記センサ切り替え用レジスタに設定されるセンサ選択情報が、ダブルサンプル時のＣＭＯＳセンサ、およびＣＣＤセンサ、シングルサンプル時のＣＭＯＳセンサの出力波形にそれぞれ対応することを特徴とする半導体集積回路装置。
【請求項４】
請求項１〜３のいずれか１項に記載の半導体集積回路装置において、
前記センサ切り替え部は、前記第１の増幅部の前段、または後段、あるいは前記Ａ／Ｄ変換器の前段のいずれかに設けられたことを特徴とする半導体集積回路装置。
【請求項５】
請求項１〜４のいずれか１項に記載の半導体集積回路装置において、
バイアス電圧を供給する第１のバイアススイッチを備え、
前記第１のバイアススイッチは、プリブランク期間において、前記第１のイメージセンサ、または前記第２のイメージセンサのいずれかから出力された出力信号が前記黒レベルサンプルホールドアンプに入力される際に、前記黒レベルサンプルホールドアンプにバイアス電圧を供給することを特徴とする半導体集積回路装置。
【請求項６】
請求項５記載の半導体集積回路装置において、
前記第１のバイアススイッチは、前記第１のイメージセンサが選択された際に出力される第１のバイアス電圧と前記第２のイメージセンサが選択された際に出力される第２のバイアス電圧とを前記センサ切り替え用レジスタに設定されたセンサ選択情報に基づいて、切り替えて出力することを特徴とする半導体集積回路装置。
【請求項７】
請求項１〜４のいずれか１項に記載の半導体集積回路装置において、
バイアス電圧を増幅するバイアスアンプと、
前記バイアスアンプから出力されたバイアス電圧を前記黒レベルサンプルホールドアンプに供給する第２のバイアススイッチとを備え、
前記第２のバイアススイッチは、プリブランク期間において、前記第１のイメージセンサ、または前記第２のイメージセンサのいずれかから出力された出力信号が前記黒レベルサンプルホールドアンプに入力される際に、前記バイアスアンプから出力されたバイアス電圧を前記黒レベルサンプルホールドアンプに供給し、
前記バイアスアンプは、前記黒レベルサンプルホールドアンプの出力が、バイアス電圧とほぼ等しくなるようにバイアスすることを特徴とする半導体集積回路装置。
【請求項８】
請求項７記載の半導体集積回路装置において、
前記黒レベルサンプルホールドアンプの出力が、前記第１のイメージセンサが選択された際に出力される第１のバイアス電圧、または前記第２のイメージセンサが選択された際に出力される第２のバイアス電圧とするために前記センサ切り替え用レジスタに設定された情報に基づいて切り替え、前記バイアスアンプに第１のバイアス電圧と第２のバイアス電圧を選択入力する第３のバイアススイッチを設けたことを特徴とする半導体集積回路装置。
【請求項９】
請求項１〜４のいずれか１項に記載の半導体集積回路装置において、
前記黒レベルサンプルホールドアンプは、少なくとも２つの異なるバイアス電圧が入力され、前記第１のイメージセンサ、または前記第２のイメージセンサのいずれかから出力された出力信号に応じて、前記少なくとも２つのバイアス電圧から任意の１つのバイアス電圧を選択して供給することを特徴とする半導体集積回路装置。
【請求項１０】
請求項１〜９のいずれか１項に記載の半導体集積回路装置において、
前記第１の増幅部は、
前記第１のイメージセンサ、または前記第２のイメージセンサのいずれかから出力される黒レベル信号の黒レベルサンプルホールドアンプ出力信号をサンプルする第１のサンプル容量素子と、
前記第１のイメージセンサ、または前記第２のイメージセンサのいずれかから出力される画素信号をサンプルする第２のサンプル容量素子と
黒レベルサンプルホールドアンプ出力信号と画素信号との差を増幅する信号増幅部と、
前記信号増幅部の入出力間に接続される第１、および第２の帰還容量素子とを備え、
黒レベルサンプルホールドアンプ出力信号と画素信号とを前記第１、および第２のサンプル容量素子にサンプルする際に、前記第１の増幅部の入力部には所期のバイアス電圧が入力され、前記第１、および第２の帰還容量素子には、異なるバイアス電圧を印加することを特徴とする半導体集積回路装置。
【請求項１１】
請求項１〜９のいずれか１項に記載の半導体集積回路装置において、
前記第１の増幅部は、
前記第１のイメージセンサ、または前記第２のイメージセンサのいずれかから出力される黒レベル信号の黒レベルサンプルホールドアンプ出力信号をサンプルする第１のサンプル容量素子と、
前記第１のイメージセンサ、または前記第２のイメージセンサのいずれかから出力される画素信号をサンプルする第２のサンプル容量素子と
黒レベルサンプルホールドアンプ出力信号と画素信号との差を増幅する信号増幅部と、
前記信号増幅部の入出力間に接続される第１、および第２の帰還容量素子とを備え、
黒レベルサンプルホールドアンプ出力信号と画素信号とを前記第１、および第２のサンプル容量素子にサンプルする際に、前記第１の増幅部の入力部には、少なくとも２つの異なるバイアス電圧が供給され、前記第１のイメージセンサ、または前記第２のイメージセンサのいずれかの選択に応じて前記少なくとも２つのバイアス電圧から所期の１つのバイアス電圧を選択入力し、前記第１、および第２の帰還容量素子には、異なるバイアス電圧を印加することを特徴とする半導体集積回路装置。
【請求項１２】
第１のイメージセンサ、または第２のイメージセンサのいずれかから出力された出力信号を処理するイメージセンサ用信号処理回路を備えた半導体集積回路装置であって、
前記イメージセンサ用信号処理回路は、プリブランク期間において、オフセット信号を付加することにより、前記第１のイメージセンサ、または前記第２のイメージセンサのいずれかから出力された黒レベル信号をサンプル／ホールドする黒レベルサンプルホールドアンプに入力される黒レベル信号を所期の値にプリセットする第１の負帰還ループと、前記第１のイメージセンサ、または前記第２のイメージセンサのいずれかから出力された出力信号が前記黒レベルサンプルホールドアンプに入力される際に、前記黒レベルサンプルホールドアンプの出力が所期のバイアス電圧とほぼ等しくなるようにバイアス電圧を前記黒レベルサンプルホールドアンプに供給する第２の負帰還ループとを有したことを特徴とする半導体集積回路装置。
【請求項１３】
第１のイメージセンサ、または第２のイメージセンサに結合可能な半導体集積回路装置であって、
前記第１、または第２のイメージセンサから出力される黒レベル信号をサンプル／ホールドする黒レベルサンプルホールドアンプと、
結合されるべきイメージセンサに従った切り替え制御信号に基づいて、前記イメージセンサからの画素信号と前記黒レベルサンプルホールドアンプから出力される黒レベル信号との出力先を切り替えるセンサ切り替え部と、
黒レベル信号と画素信号とをサンプル／ホールドし、かつ所期の利得で増幅する第１の増幅部と、
前記第１の増幅部から出力される信号を所期の利得で増幅する第２の増幅部と、
前記第２の増幅部から出力される信号をデジタル信号に変換するＡ／Ｄ変換器とを備え、
前記センサ切り替え部は、結合されるべきイメージセンサに応じて、前記イメージセンサからの出力信号の極性を反転して出力することを特徴とする半導体集積回路装置。
【請求項１４】
第１のイメージセンサ、または第２のイメージセンサに結合可能であって、前記第１、または第２のイメージセンサからの出力信号を処理するイメージセンサ用信号処理回路を備えた半導体集積回路装置であって、
前記イメージセンサ用信号処理回路は、プリブランク期間において、オフセット信号を付加することにより、イメージセンサからの黒レベル信号をサンプル／ホールドする黒レベルサンプルホールドアンプに入力される黒レベル信号を所期の値にプリセットする第１の負帰還ループと、イメージセンサからの出力信号が前記黒レベルサンプルホールドアンプに入力される際に、前記黒レベルサンプルホールドアンプの出力が所期のバイアス電圧とほぼ等しくなるようにバイアス電圧を前記黒レベルサンプルホールドアンプに供給する第２の負帰還ループとを有したことを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置およびデジタルカメラシステムに関し、特に、ＣＣＤセンサやＣＭＯＳセンサのアナログフロントエンド信号処理に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
ビデオカメラ、デジタルスチルカメラ、カメラ付携帯電話などのカメラシステムには、電子撮像デバイスとしてＣＣＤ（Ｃｈａｒｇｅ  Ｃｏｕｐｌｅｄ  Ｄｅｖｉｃｅ）センサが広く用いられている。
【０００３】
デジタルビデオカメラなどに設けられたイメージセンサ用信号処理回路では、たとえば、ＣＣＤセンサなどの撮像素子から取り込まれた信号を相関ダブルサンプリング回路などによって色レベルのサンプリングを行うことが広く知られている。
【０００４】
この相関ダブルサンプリング回路は、たとえば、２つのコンデンサと、該コンデンサの一方の接続部に接続されたバッファ回路と、該バッファ回路の入力部に接続された外付けのコンデンサと、Ｄ／Ａ（Ｄｉｇｉｔａｌ／Ａｎａｌｏｇ）変換器と、完全差動アンプとから構成されている。
【０００５】
２つのコンデンサには、ＣＣＤセンサ出力信号である黒レベル信号と画素信号が個々にサンプルされる。バッファ回路は、各種のオフセットを補正するためのバイアス電圧を印加する。
【０００６】
外付けのコンデンサは、オフセットなどを補正するためのバイアス電圧を保持する。Ｄ／Ａ変換器は、外付けコンデンサを充放電する電流を出力する。完全差動アンプは、黒レベル信号と画素信号の差分を出力する。
【０００７】
その他に、相関ダブルサンプリング回路は、２個のサンプル／ホールド（Ｓ／Ｈ）回路と個々にサンプル／ホールドされた黒レベル信号と画素信号の差信号を出力する減算回路とから構成されるものがある（たとえば、特許文献１参照）。
【０００８】
サンプル／ホールド回路は、ＣＣＤセンサ出力信号（黒レベル信号と画素信号）を個々にサンプル／ホールドする。減算回路は、サンプル／ホールド回路によって個々にサンプル／ホールドされた黒レベル信号と画素信号の差信号を出力する。
【０００９】
【特許文献１】
米国特許第５７３６８８６号
【００１０】
【発明が解決しようとする課題】
ところが、上記のようなイメージセンサ用信号処理回路における信号処理技術では、次のような問題点があることが本発明者により見い出された。
【００１１】
近年、カメラシステムの小型化、高画質化に伴い、電子撮像デバイスとして、小型、高画質で低消費電力なＣＭＯＳセンサが実用化されている。特に、これまで高画質製品には、主にＣＣＤセンサが用いられてきたが、ＣＭＯＳセンサも用いられ始めている。
【００１２】
高画質向けイメージセンサには、センサ出力の信号処理回路が必須なため、ＣＭＯＳセンサに対しては、ＣＣＤセンサ用に実用化されている前述した信号処理回路が使われている。
【００１３】
しかし、ＣＭＯＳセンサは、受光素子とアンプなどのアナログ回路とが内蔵されているために、ＣＣＤセンサの信号極性に対して反転して出力されることが多く、ＣＣＤセンサ用信号処理回路でＣＭＯＳセンサのセンサ出力に対応するには、外付け追加部品が必要となってしまい、カメラシステムの高コスト化、および大型化などの問題が生じてしまう。
【００１４】
本発明の目的は、外付け回路などを設けることなく、フレキシブルにＣＣＤセンサとＣＭＯＳセンサとの両方のイメージセンサの信号処理に対応することのできる半導体集積回路装置を提供することにある。
【００１５】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１６】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
【００１７】
本発明の半導体集積回路装置は、第１のイメージセンサ、または第２のイメージセンサのいずれかから出力された黒レベル信号をサンプル／ホールドする黒レベルサンプルホールドアンプと、切り替え制御信号に基づいて、第１のイメージセンサ、または第２のイメージセンサのいずれかから出力された画素信号と黒レベルサンプルホールドアンプから出力された黒レベル信号とを切り替えて出力するセンサ切り替え部と、黒レベル信号と画素信号とをサンプル／ホールドし、かつ所期の利得で増幅する第１の増幅部と、さらに増幅することが必要な場合に該第１の増幅部から出力された信号を所期の利得で増幅する第２の増幅部を設け、、該第１もしくは該第２の増幅部から出力された信号をデジタル信号に変換するＡ／Ｄ変換器とを備え、センサ切り替え部は、第１、または第２のイメージセンサのいずれかから出力された出力信号の極性を反転して出力することにより、第１、または第２のイメージセンサのいずれかから出力された出力信号であっても共通のＡ／Ｄ変換器によって信号処理を行うものである。
【００１８】
また、本発明の半導体集積回路装置は、第１のイメージセンサ、または第２のイメージセンサのいずれかから出力された出力信号を処理するイメージセンサ用信号処理回路を備え、該イメージセンサ用信号処理回路は、プリブランク期間において、オフセット信号を付加することにより、第１、または第２のイメージセンサのいずれかから出力された黒レベル信号をサンプル／ホールドする黒レベルサンプルホールドアンプに入力される黒レベル信号を所期の値にプリセットする第１の負帰還ループと、第１、または第２のイメージセンサのいずれかから出力された出力信号が黒レベルサンプルホールドアンプに入力される際に、該黒レベルサンプルホールドアンプの出力がバイアス電圧とほぼ等しくなるようにバイアス電圧を黒レベルサンプルホールドアンプに供給する第２の負帰還ループとを有したものである。
【００１９】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００２０】
（実施の形態１）
図１は、本発明の実施の形態１によるイメージセンサ用信号処理回路のブロック図、図２は、図１のイメージセンサ用信号処理回路におけるＣＣＤセンサ、およびＣＭＯＳセンサの信号出力波形の説明図、図３は、図１のイメージセンサ用信号処理回路におけるＣＣＤセンサ選択時のタイミングチャート、図４は、図１のイメージセンサ用信号処理回路における他の構成例を示すブロック図、図５は、図４のイメージセンサ用信号処理回路におけるＣＣＤセンサ選択時のタイミングチャートである。
【００２１】
本実施の形態１において、半導体集積回路装置に設けられたイメージセンサ用信号処理回路１は、図１に示すように、黒レベルサンプル／ホールド（Ｓ／Ｈ）アンプ２、センサ切り替えスイッチ（センサ切り替え部）３、バイアススイッチ（第１のバイアススイッチ）４、ＣＤＳアンプ（第１の増幅部）５、ＰＧＡ（プログラマブルゲインアンプ）アンプ（第２の増幅部）６、Ａ／Ｄ変換器７、レジスタ（センサ切り替え用レジスタ）８、制御回路９、およびチャージポンプ回路１０から構成されている。
【００２２】
レンズを通して取り込んだ画像は、イメージセンサ（ＣＭＯＳセンサまたはＣＣＤセンサ）からセンサ信号として、外付けのコンデンサＣｉｎ＿ｅｘを介して端子ＣＤＳ−ｉｎに入力される。
【００２３】
端子ＣＤＳ−ｉｎには、黒レベルＳ／Ｈアンプ２の正（＋）側入力部、センサ切り替えスイッチ３の一方の入力部、およびバイアススイッチ４の一方の接続部がそれぞれ接続されている。
【００２４】
バイアススイッチ４の他方の接続部、および黒レベルＳ／Ｈアンプ２には、バイアス電圧Ｖｂｉａｓが入力されるようにそれぞれ接続されている。バイアススイッチ４の制御端子には、制御回路９から出力される制御信号が入力されるように接続されており、該制御信号がＨｉ信号になるとＯＮ（導通）となる。
【００２５】
黒レベルＳ／Ｈアンプ２の負（−）側入力部には、チャージポンプ回路１０の出力部が接続されており、該黒レベルＳ／Ｈアンプ２の出力部には、センサ切り替えスイッチ３の他方の入力部が接続されている。
【００２６】
センサ切り替えスイッチ３は、スイッチ３ａ〜３ｄからなる。スイッチ３ａ，３ｂの一方の接続部が、センサ切り替えスイッチ３の他方の入力部となり、スイッチ３ｃ，３ｄの一方の接続部が、センサ切り替えスイッチ３の他方の入力部となるように接続されている。
【００２７】
スイッチ３ｂ，３ｄの他方の接続部には、ＣＤＳアンプ５の一方の入力部が接続されており、スイッチ３ａ，３ｃの他方の接続部には、該ＣＤＳアンプ５の他方の入力部が接続されている。
【００２８】
スイッチ３ａ〜３ｄの制御端子には、制御回路９から出力される制御信号が入力されるように接続されており、該スイッチ３ａ〜３ｄは、制御信号によりＯＮ／ＯＦＦする。スイッチ３ａ，３ｄは、制御信号がＬｏ信号でそれぞれＯＮとなり、スイッチ３ｂ，３ｃは、制御信号がＨｉ信号でそれぞれＯＮとなる。
【００２９】
このセンサ切り替えスイッチ３においては、イメージセンサとしてＣＭＯＳセンサ（第１のイメージセンサ）が接続されている場合には、スイッチ３ａ，３ｄがＯＮとなり、ＣＣＤセンサ（第２のイメージセンサ）が接続されている場合には、スイッチ３ｂ，３ｃがＯＮとなる。
【００３０】
黒レベルＳ／Ｈアンプ２は、イメージセンサのセンサ出力の黒レベル信号をサンプル／ホールドする。センサ切り替えスイッチ３は、ＣＣＤセンサとＣＭＯＳセンサとに選択的に対応できるようにするため、ＣＤＳアンプ５の２入力である画素信号と黒レベルＳ／Ｈアンプ出力の黒レベル信号とを、該ＣＣＤセンサ／ＣＭＯＳセンサに応じて切り替えて出力する。
【００３１】
ＣＤＳアンプ５は、黒レベルＳ／Ｈアンプ２から出力される黒レベル信号と画素信号とをサンプル／ホールドし、かつ所期の利得で増幅する。チャージポンプ回路１０は、黒レベル信号のデジタル値を所期の値にプリセットするために黒レベルＳ／Ｈアンプ２に所望のオフセットを付加する。
【００３２】
ＣＤＳアンプ５の出力部には、ＰＧＡアンプ６の入力部が接続されており、該ＰＧＡアンプ６の出力部には、Ａ／Ｄ変換器７の入力部が接続されている。Ａ／Ｄ変換器７の出力部には、制御回路９が接続されている。
【００３３】
また、制御回路９には、黒レベルＳ／Ｈアンプ２、ＣＤＳアンプ５、チャージポンプ回路１０、およびレジスタ８などが接続されている。
【００３４】
ＰＧＡアンプ６は、ＣＤＳアンプ５の出力をさらに所期の利得で増幅する。Ａ／Ｄ変換器７は、ＰＧＡアンプ６の出力信号をデジタル信号に変換する。制御回路９は、アナログ／デジタル変換値をデジタル信号処理するとともにクロックや各種の制御信号を発生する。
【００３５】
レジスタ８は、外部より信号処理回路の利得や各種動作条件設定情報を設定保持する。このレジスタ８には、動作条件設定情報の１つとしてセンサ選択情報Ｓｃｃｄが設定される。
【００３６】
センサ選択情報Ｓｃｃｄは、ＣＣＤセンサ、またはＣＭＯＳセンサのいずれかを選択する情報であり、たとえば、レジスタ８に’１’（Ｈｉ信号）が設定されるとＣＣＤセンサが選択され、制御回路９は、センサ切り替えスイッチ３にＨｉ信号の制御信号を出力する。
【００３７】
また、レジスタ８に’０’（Ｌｏ信号）が設定されるとＣＭＯＳセンサの選択となり、制御回路９は、センサ切り替えスイッチ３に対してＬｏ信号の制御信号を出力する。
【００３８】
次に、本実施の形態におけるイメージセンサ用信号処理回路１の動作について説明する。
【００３９】
はじめに、ＣＣＤセンサ、および２種のＣＭＯＳセンサの信号出力波形について、図２の信号出力波形例の説明図を用いて説明する。
【００４０】
図示するように、ＣＣＤセンサとＣＭＯＳセンサとの大きな違いは、黒レベル信号と画素信号の大小関係が両センサ間で反転していることである。ＣＣＤセンサでは、画素信号が黒レベル信号より小さく、ＣＭＯＳセンサでは、画素信号が黒レベル信号より大きくなる。これらＣＣＤセンサ、ＣＭＯＳセンサともプリブランク期間に黒レベルの信号を出力し、映像期間に画素信号を出力する。
【００４１】
さらに、映像期間に黒レベルと画素信号とが交互に出力され、黒レベルからの画素信号の大きさを検出するためにダブルサンプルする必要のある信号と、ＣＭＯＳセンサにおいて、プリブランク期間のみに黒レベルを出力し、映像期間には連続して画素信号を出力するものがある。
【００４２】
図３は、ＣＣＤセンサ選択時におけるイメージセンサ用信号処理回路１のタイミングチャートである。
【００４３】
図３においては、上方から下方にかけて、制御回路９から出力されるサンプリングクロック信号φＣＬＰ、サンプリングクロック信号φ０、およびレジスタ８に設定されたセンサ選択情報Ｓｃｃｄの信号タイミングをそれぞれ示している。サンプリングクロック信号φＣＬＰは、プリブランク期間毎にＨｉ信号となるサンプリングクロックである。サンプリングクロック信号φ０は、黒レベル、および画素信号のサンプリングクロックである。
【００４４】
まず、イメージセンサとして、ＣＣＤセンサが選択される場合、レジスタ８には、該ＣＣＤセンサが備えられていることを示す情報が格納される。制御回路９は、レジスタ８に格納された情報に基づいて、センサ切り替えスイッチ３のスイッチ３ｂ，３ｃがそれぞれＯＮとなるように制御を行う。
【００４５】
よって、ＣＣＤセンサの出力信号はＣＤＳアンプ５の一方の入力部に入力され、黒レベルＳ／Ｈアンプ２の出力信号が該ＣＤＳアンプ５の他方の入力部に入力されるように接続されることになる。
【００４６】
プリブランク期間において、サンプリングクロック信号φＣＬＰがＨｉ信号となると制御回路９からＨｉ信号の制御信号が出力されてバイアススイッチ４がＯＮとなり、黒レベルＳ／Ｈアンプ２には、バイアス電圧Ｖｂｉａｓ、およびＣＣＤセンサから出力された黒レベル信号がそれぞれ入力される。
【００４７】
黒レベルＳ／Ｈアンプ２から出力された信号、およびＣＣＤセンサから出力された黒レベル信号は、ＣＤＳアンプ５、およびＰＧＡアンプ６を介してＡ／Ｄ変換器７によってデジタルデータに変換されて制御回路９に出力される。
【００４８】
制御回路９は、入力されたデジタルデータに基づいて、黒レベルＳ／Ｈアンプ２に所望のオフセットが付加されるようにチャージポンプ回路１０を動作制御して黒レベル信号のデジタル値を所期の値にプリセットする。
【００４９】
その後、映像期間においては、サンプリングクロック信号φＣＬＰがＬｏ信号となり、バイアススイッチ４がＯＦＦとなり、画素信号のサンプリングが行われる。以下、プリブランク期間と映像期間とが繰り返し実行される。
【００５０】
一方、イメージセンサとして、ＣＭＯＳセンサが選択された場合、レジスタ８には、該ＣＭＯＳセンサが備えられていることを示す情報が格納される。そして、制御回路９は、レジスタ８に格納された情報に基づいて、センサ切り替えスイッチ３のスイッチ３ａ，３ｄがＯＮとなるようにそれぞれ制御する。
【００５１】
この場合、ＣＣＤセンサの出力信号はＣＤＳアンプ５の他方の入力部に入力され、黒レベルＳ／Ｈアンプ２の出力信号が該ＣＤＳアンプ５の一方の入力部に入力されるように接続される。
【００５２】
これにより、図２に示したようにイメージセンサの出力信号の極性が反転しても、ＣＤＳアンプ５の両入力部には正常な信号が入力されることになり、ＣＣＤセンサ／ＣＭＯＳセンサのいずれのイメージセンサにもフレキシブルに対応することができる。
【００５３】
また、イメージセンサ用信号処理回路１において、イメージセンサ信号入力の端子ＣＤＳ−ｉｎは黒レベルＳ／Ｈアンプ２やＣＤＳアンプ５の入力動作範囲にある所期の電圧にバイアスされ、イメージセンサ出力振幅と等しく変動する。
【００５４】
電源電圧が大きい場合には、この入力動作範囲も広くとることができるので、ＣＣＤ、およびＣＭＯＳセンサのどちらの場合でも同じバイアス電圧でよいが、電源電圧が小さくなると、イメージセンサ出力振幅よりこの入力動作範囲が狭くなり、ＣＣＤ、およびＣＭＯＳセンサに共通なバイアス電圧とすることが難しくなる。
【００５５】
図４は、イメージセンサの入力端子ＣＤＳ−ｉｎのバイアス電圧をイメージセンサ（ＣＣＤセンサまたはＣＭＯＳセンサ）に合わせて切り替えることにより、低電源電圧時でも対応可能としたイメージセンサ用信号処理回路１ａの回路構成図である。
【００５６】
この場合、イメージセンサ用信号処理回路１ａは、図１のイメージセンサ用信号処理回路１に示す黒レベルＳ／Ｈアンプ２、センサ切り替えスイッチ３、ＣＤＳアンプ５、ＰＧＡアンプ６、Ａ／Ｄ変換器７、レジスタ８、制御回路９、およびチャージポンプ回路１０の構成に、バイアススイッチ（第１のバイアススイッチ）４ａ，４ｂを新たに追加したものである。
【００５７】
バイアススイッチ４ａ，４ｂの一方の接続部には、黒レベルＳ／Ｈアンプ２の正（＋）側入力部がそれぞれ接続されている。また、バイアススイッチ４ａ，４ｂの他方の接続部には、バイアス電圧（第１のバイアス電圧）ＶＲＴ、およびバイアス電圧（第２のバイアス電圧）ＶＲＢがそれぞれ供給されている。
【００５８】
バイアススイッチ４ａ，４ｂの制御端子には、スイッチ３ａ〜３ｄと同様に、制御回路９から出力される制御信号が入力されるように接続されている。
【００５９】
図５は、ＣＣＤセンサ選択時におけるイメージセンサ用信号処理回路１ａのタイミングチャートである。
【００６０】
図５においては、上方から下方にかけて、制御回路９から出力されるサンプリングクロック信号φＣＬＰ，サンプリングクロック信号φ０、およびレジスタ８に設定されたセンサ選択情報Ｓｃｃｄの信号タイミングをそれぞれ示している。
【００６１】
イメージセンサとして、ＣＣＤセンサが選択された場合、レジスタ８には、センサ選択情報Ｓｃｃｄとして’１’が格納される。制御回路９は、その情報に基づいて、センサ切り替えスイッチ３のスイッチ３ｂ，３ｃがそれぞれＯＮとなるように制御を行う。
【００６２】
プリブランク期間になると、制御回路９は、サンプリングクロック信号φＣＬＰがＨｉ信号、センサ選択情報Ｓｃｃｄが’１’の期間、バイアススイッチ４ａをＯＮさせてバイアス電圧ＶＲＴを黒レベルＳ／Ｈアンプ２の正（＋）側入力部に供給する。
【００６３】
また、ＣＭＯＳセンサが選択されている場合には、レジスタ８のセンサ選択情報Ｓｃｃｄは’０’であるので、プリブランク期間において、制御回路９は、サンプリングクロック信号φＣＬＰがＨｉ信号で、かつセンサ選択情報Ｓｃｃｄが’０’となる期間、バイアススイッチ４ｂをＯＮさせてバイアス電圧ＶＲＢを黒レベルＳ／Ｈアンプ２の正（＋）側入力部に供給する。
【００６４】
なお、選択されるバイアス電圧ＶＲＴ、ＶＲＢは、バイアス電圧ＶＲＴ＞バイス電圧ＶＲＢである。
【００６５】
それにより、本実施の形態１では、イメージセンサ用信号処理回路１、１ａに新たな外付け回路などを用いることなく、容易に、かつ簡単な回路構成により、ＣＣＤセンサとＣＭＯＳセンサとの両方のイメージセンサにフレキシブルに対応することができる。
【００６６】
（実施の形態２）
図６は、本発明の実施の形態２よるイメージセンサ用信号処理回路のブロック図、図７は、図６のイメージセンサ用信号処理回路におけるＣＣＤセンサ選択時のタイミングチャートである。
【００６７】
本実施の形態２において、イメージセンサ用信号処理回路１ｂは、図６に示すように、イメージセンサの出力信号を、コンデンサＣｉｎ＿ｅｘを介して入力する際に、端子ＣＤＳ−ｉｎをバイアスアンプ１１によりＶｂｉａｓにほぼ等しいバイアス電圧を印加するものである。
【００６８】
イメージセンサ用信号処理回路１ｂは、前記実施の形態１に示したイメージセンサ用信号処理回路１（図１）と同様である黒レベルＳ／Ｈアンプ２、センサ切り替えスイッチ３、バイアススイッチ４、ＣＤＳアンプ５、ＰＧＡアンプ６、Ａ／Ｄ変換器７、レジスタ８、制御回路９、およびチャージポンプ回路１０の構成に、バイアスアンプ１１とバイアススイッチ（第２のバイアススイッチ）１２とを新たに追加したものである。
【００６９】
バイアススイッチ４，１２の制御端子には、制御回路９から出力される制御信号がそれぞれ入力されるように接続されている。また、レジスタ８には、バイアス方法を選択するバイアス選択情報Ｓｂｉｓが新たな情報として格納される。
【００７０】
バイアスアンプ１１の正（＋）側入力部には、バイアス電圧Ｖｂｉａｓが入力されており、該バイアスアンプ１１の負（−）側入力部には、黒レベルＳ／Ｈアンプ２の出力部、およびスイッチ３ｃの一方の接続部がそれぞれ接続されている。
【００７１】
バイアスアンプ１１の出力部には、バイアススイッチ１２の一方の接続部が接続されており、該バイアススイッチ１２の他方の接続部には、端子ＣＤＳ−ｉｎが接続されている。
【００７２】
図７は、ＣＣＤセンサ選択時におけるイメージセンサ用信号処理回路１ｂのタイミングチャートである。図７においては、上方から下方にかけて、制御回路９から出力されるサンプリングクロック信号φＣＬＰ、サンプリングクロック信号φ０、およびレジスタ８に格納されたバイアス選択情報Ｓｂｉｓ、センサ選択情報Ｓｃｃｄの信号タイミングをそれぞれ示している。
【００７３】
図７に示すように、プリブランク期間のサンプリングクロック信号φＣＬＰがＨｉ信号で、かつバイアス選択情報Ｓｂｉｓが’０’の際には、制御回路９が制御信号を出力してバイアススイッチ４をＯＮにし、図１で示したバイアス電圧Ｖｂｉａｓが印加される。
【００７４】
また、バイアス選択情報Ｓｂｉｓが’１’の場合、該バイアススイッチ４がＯＦＦ、バイアススイッチ１２がＯＮとなるように制御回路９が制御を行い、バイアスアンプ１１から出力されるバイアス電圧が印加される。
【００７５】
このバイアスアンプ１１でバイアスする場合、発生するバイアス電圧は、黒レベルＳ／Ｈアンプ２の出力が常にバイアス電圧Ｖｂｉａｓと等しくなるように端子ＣＤＳ−ｉｎをバイアスするように働く。
【００７６】
これにより、チャージポンプ回路１０によりオフセット電圧が黒レベルＳ／Ｈアンプ２に付加されても、黒レベルＳ／Ｈアンプ２の出力が所期の電圧となり、ＣＤＳアンプ５の入力動作点を一定に保つことができる。また、ＣＤＳアンプ５でセンサ信号のサンプルを繰り返すことで発生するコンデンサＣｉｎ＿ｅｘへの充放電電流による端子ＣＤＳ−ｉｎのバイアス電圧変動を抑圧することができる。
【００７７】
これにより、本実施の形態２においても、イメージセンサ用信号処理回路１ｂに新たな外付け回路などを用いることなく、容易に、かつ簡単な回路構成により、ＣＣＤセンサとＣＭＯＳセンサとの両方のイメージセンサにフレキシブルに対応することができる。
【００７８】
（実施の形態３）
図８は、本発明の実施の形態３よるイメージセンサ用信号処理回路のブロック図、図９は、図８のイメージセンサ用信号処理回路におけるＣＣＤセンサ選択時のタイミングチャートである。
【００７９】
本実施の形態３において、イメージセンサ用信号処理回路１ｃは、図６に示したバイアスアンプ１１を用いてバイアスする場合において、黒レベルＳ／Ｈアンプ２の出力電圧をイメージセンサ（ＣＣＤまたはＣＭＯＳセンサ）に応じて切り替えることができるものである。
【００８０】
イメージセンサ用信号処理回路１ｃは、図８に示すように、図６のイメージセンサ用信号処理回路１ｂに示す黒レベルＳ／Ｈアンプ２、センサ切り替えスイッチ３、ＣＤＳアンプ５、ＰＧＡアンプ６、Ａ／Ｄ変換器７、レジスタ８、制御回路９、チャージポンプ回路１０、バイアスアンプ１１、およびバイアススイッチ１２の構成に、バイアススイッチ１４〜１７を新たに追加したものである。
【００８１】
バイアススイッチ１４〜１７の制御端子には、制御回路９から出力される制御信号がそれぞれ入力されるように接続されている。バイアススイッチ１４の一方の接続部には、バイアス電圧ＶＲＴが供給されており、該バイアススイッチ１４の他方の接続部には、黒レベルＳ／Ｈアンプ２の正（＋）側入力部、および端子ＣＤＳ−ｉｎがそれぞれ接続されている。
【００８２】
バイアススイッチ１５の一方の接続部には、バイアス電圧ＶＲＢが供給されており、該バイアススイッチ１５の他方の接続部には、黒レベルＳ／Ｈアンプ２の正（＋）側入力部が接続されている。
【００８３】
バイアススイッチ１６の一方の接続部には、バイアス電圧ＶＲＴが供給されており、バイアススイッチ１７の一方の接続部には、バイアス電圧ＶＲＢが供給されている。これらバイアススイッチ１６，１７の他方の接続部には、バイアスアンプ１１の正（＋）側入力部がそれぞれ接続されている。
【００８４】
図９は、ＣＣＤセンサ選択時におけるイメージセンサ用信号処理回路１ｃのタイミングチャートである。図９においては、上方から下方にかけて、制御回路９から出力されるサンプリングクロック信号φＣＬＰ、サンプリングクロック信号φ０、およびレジスタ８に格納されたバイアス選択情報Ｓｂｉｓ、センサ選択情報Ｓｃｃｄの信号タイミングをそれぞれ示している。
【００８５】
図示するように、サンプリングクロック信号φＣＬＰがＨｉ信号、センサ選択情報ＳｃｃｄがＨｉ信号で、かつバイアス選択情報Ｓｂｉｓが’１’の場合、制御回路９は、バイアススイッチ１４，１５をＯＦＦするとともに、バイアススイッチ１６をＯＮにし、バイアスアンプ１１の正（＋）側入力部の入力バイアスをバイアス電圧ＶＲＴにする。
【００８６】
一方、レジスタ８に格納されたセンサ選択情報Ｓｃｃｄが’０’の場合、制御回路９はバイアススイッチ１７がＯＮとなるように制御を行い、バイアスアンプ１１の正（＋）側入力部にバイアス電圧ＶＲＢが入力される。これにより、低電源電圧下での動作を可能にすることができる。
【００８７】
それにより、本実施の形態３でも、イメージセンサ用信号処理回路１ｃに新たな外付け回路などを用いることなく、容易に、かつ簡単な回路構成により、ＣＣＤセンサとＣＭＯＳセンサとの両方のイメージセンサにフレキシブルに対応することができる。
【００８８】
また、図１、図４、図６、および図８に示したイメージセンサ用信号処理回路は、入力バッファを設けた構成としてもよい。
【００８９】
図１０は、図４に示すイメージセンサ用信号処理回路１ａの構成に、新たに入力バッファ１８を設けたイメージセンサ用信号処理回路１ｄの構成例を示したものである。
【００９０】
この場合、入力バッファ１８の入力部には、端子ＣＤＳ−ｉｎが接続されており、該入力バッファ１８の出力部には、黒レベルＳ／Ｈアンプ２の正（＋）側入力部、およびスイッチ３ａ，３ｂの一方の接続部がそれぞれ接続されている。
【００９１】
これにより、黒レベルＳ／Ｈアンプ２やＣＤＳアンプ５が信号をサンプル／ホールドする際に発生する過渡的な充放電電流により発生した雑音を端子ＣＤＳ−ｉｎに漏れ出ることを抑止することが可能となる。
【００９２】
さらに、図１、図４、図６、図８、ならびに図１０に示したイメージセンサ用信号処理回路においては、ＣＣＤまたはＣＭＯＳセンサの切り替えをＣＤＳアンプ５の入力部側で行う構成であったが、たとえば、図１１〜図１４に示すように、ＣＣＤ、またはＣＭＯＳセンサの切り替えをＣＤＳアンプ５の出力部側で行うようにしてもよい。
【００９３】
図１１のイメージセンサ用信号処理回路１ｅにおいては、センサ切り替えスイッチ３は、ＣＤＳアンプ５の後段に設けられることになり、スイッチ３ａ，３ｂの一方の接続部には、ＣＤＳアンプ５の一方の出力部が接続され、スイッチ３ｃ，３ｄの一方の接続部には、ＣＤＳアンプ５の他方の出力部が接続される。
【００９４】
スイッチ３ａ，３ｃの他方の接続部には、ＰＧＡアンプ６の一方の入力部がそれぞれ接続され、スイッチ３ｂ，３ｄの他方の接続部には、ＰＧＡアンプ６の他方の入力部がそれぞれ接続される構成となる。
【００９５】
また、ＣＤＳアンプ５の一方の入力部には、端子ＣＤＳ−ｉｎが接続されており、該ＣＤＳアンプ５の他方の入力部には、黒レベルＳ／Ｈアンプ２の出力部が接続されている。
【００９６】
図１２のイメージセンサ用信号処理回路１ｆは、ＣＣＤセンサ／ＣＭＯＳセンサの切り替え制御をＡ／Ｄ変換器７の前段で行うこととしたものである。この場合、ＰＧＡアンプ６の一方の出力部には、スイッチ３ａ，３ｂの一方の接続部がそれぞれ接続されており、該ＰＧＡアンプ６の他方の出力部には、スイッチ３ｃ，３ｄの一方の接続部がそれぞれ接続されている。
【００９７】
スイッチ３ａ，３ｃの他方の接続部には、Ａ／Ｄ変換器７の他方の入力部がそれぞれ接続され、スイッチ３ｂ，３ｄの他方の接続部には、Ａ／Ｄ変換器７の一方の入力部がそれぞれ接続される構成となる。
【００９８】
この場合も、ＣＤＳアンプ５の一方の入力部には、端子ＣＤＳ−ｉｎが接続されており、該ＣＤＳアンプ５の他方の入力部には、黒レベルＳ／Ｈアンプ２の出力部が接続されている。
【００９９】
さらに、図１３のイメージセンサ用信号処理回路１ｇは、図８に示した端子ＣＤＳ−ｉｎをバイアスする手段としてバイアスアンプを用いる場合において、センサ切り替えスイッチ３をＣＤＳアンプ５の出力部側に設けたものであり、図１４のイメージセンサ用信号処理回路１ｈは、図１３において、センサ切り替えスイッチ３をＡ／Ｄ変換器７の前段に設けたものである。
【０１００】
イメージセンサ用信号処理回路１ｇにおいては、スイッチ３ａ，３ｂの一方の接続部には、ＣＤＳアンプ５の一方の出力部が接続され、スイッチ３ｃ，３ｄの一方の接続部には、ＣＤＳアンプ５の他方の出力部が接続される。
【０１０１】
スイッチ３ａ，３ｃの他方の接続部には、ＰＧＡアンプ６の一方の入力部がそれぞれ接続され、スイッチ３ｂ，３ｄの他方の接続部には、ＰＧＡアンプ６の他方の入力部がそれぞれ接続される構成となる。
【０１０２】
図１３においても、ＣＤＳアンプ５の一方の入力部には、端子ＣＤＳ−ｉｎが接続されており、該ＣＤＳアンプ５の他方の入力部には、黒レベルＳ／Ｈアンプ２の出力部が接続されている。
【０１０３】
また、図１４のイメージセンサ用信号処理回路１ｈにおいては、ＰＧＡアンプ６の一方の出力部には、スイッチ３ａ，３ｂの一方の接続部がそれぞれ接続されており、該ＰＧＡアンプ６の他方の出力部には、スイッチ３ｃ，３ｄの一方の接続部がそれぞれ接続されている。
【０１０４】
スイッチ３ａ，３ｃの他方の接続部には、Ａ／Ｄ変換器７の他方の入力部がそれぞれ接続され、スイッチ３ｂ，３ｄの他方の接続部には、Ａ／Ｄ変換器７の一方の入力部がそれぞれ接続される構成となる。
【０１０５】
ここでも、ＣＤＳアンプ５の一方の入力部には、端子ＣＤＳ−ｉｎが接続されており、該ＣＤＳアンプ５の他方の入力部には、黒レベルＳ／Ｈアンプ２の出力部が接続されている。
【０１０６】
（実施の形態４）
図１５は、本発明の実施の形態４によるイメージセンサ用信号処理回路に設けられたＣＤＳアンプの一例を示す説明図、図１６は、図１５のＣＤＳアンプに設けられたスイッチにおける動作タイミングのタイミングチャート、図１７は、図１５のＣＤＳアンプにおける入出力特性を示した説明図である。
【０１０７】
本実施の形態４において、ＣＤＳアンプ５は、スイッチドキャパシタアンプからなり、図１５に示すように、コンデンサ１９〜２２、アンプ２３、ならびにスイッチ２４〜３２から構成されている。スイッチ２４，２５の一方の接続部には、イメージセンサ、および黒レベルＳ／Ｈアンプ２から出力されるセンサ信号が入力されるように接続されている。
【０１０８】
スイッチ２４，２５の他方の接続部には、コンデンサ１９，２０の一方の接続部、およびスイッチ２６の接続部がそれぞれ接続されている。コンデンサ１９，２０の一方の接続部、およびスイッチ２７，２８の一方の接続部がそれぞれ接続されている。
【０１０９】
スイッチ２７，２８の他方の接続部には、バイアス電圧ＶＲＭがそれぞれ入力されるように接続されている。コンデンサ２１の他方の接続部には、スイッチ２９の他方の接続部、およびスイッチ３１の一方の接続部がそれぞれ接続されており、コンデンサ２２の他方の接続部には、スイッチ３２の他方の接続部、およびスイッチ３０の一方の接続部がそれぞれ接続されている。
【０１１０】
スイッチ２９の一方の接続部には、バイアス電圧ＶＲＴが入力されるように接続されており、スイッチ３０の他方の接続部には、バイアス電圧ＶＲＢが入力されるように接続されている。
【０１１１】
スイッチ３１の他方の接続部には、アンプ２３の一方の出力部（Ｖｏ−）に接続されており、スイッチ３２の一方の接続部には、アンプ２３の他方の出力部（Ｖｏ＋）に接続されている。
【０１１２】
コンデンサ１９，２０は、センサ信号の黒レベル信号と画素信号とをそれぞれサンプルする。アンプ２３は、画素信号と黒レベル信号との差電圧を増幅する。コンデンサ２１，２２は、アンプ２３の入出力間に接続される帰還容量である。
【０１１３】
スイッチ２４，２５はクロック信号φ１により動作制御され、スイッチ２６はクロック信号φ１ｂにより動作制御される。スイッチ２７，２８はクロック信号φ１ａ、スイッチ２９，３０は信号φ２、スイッチ３１，３２は信号φ２ｂによってそれぞれ動作制御される。
【０１１４】
図１６は、これらスイッチ２４〜３２における動作タイミングのタイミングチャートである。
【０１１５】
ＣＤＳアンプ５の利得は、コンデンサ１９のサンプリング容量Ｃｓ１とコンデンサ２１の帰還容量Ｃｆ１の比Ｃｓ１／Ｃｆ１で設定される。
【０１１６】
センサ信号サンプル時には、図１６に示すように、スイッチ２４，２５，２７，２８，２９，３０がそれぞれＯＮとなり、コンデンサ１９，２０の他方の接続部とコンデンサ２１，２２の一方の接続部、即ちアンプ２３の入力部はバイアス電圧ＶＲＭにバイアスされ、コンデンサ２１，２２の他方の接続部はバイアス電圧ＶＲＴ，ＶＲＢにそれぞれバイアスされる。
【０１１７】
増幅時には、スイッチ２６，３１，３２がそれぞれＯＮとなり、その他のスイッチ２４，２５，２７〜３０がＯＦＦとなるので、コンデンサ１９，２０の一方の接続部（センサ信号入力側）が短絡され、該コンデンサ１９，２０の他方の接続部はバイアス電圧ＶＲＭから切り離される。また、コンデンサ２１，２２の他方の接続部には、アンプ２３の出力部にそれぞれ接続される。
【０１１８】
なお、バイアス電圧ＶＲＴ，ＶＲＭ，ＶＲＢの大小関係は、ＶＲＴ＞ＶＲＭ＞ＶＲＢとなり、バイアス電圧ＶＲＭは、アンプ２２出力の同相電圧である。
【０１１９】
ＣＤＳアンプ５の利得は、サンプリング容量Ｃｓ１，Ｃｓ２、および帰還容量Ｃｆ１，Ｃｆ２をそれぞれ可変することで、プログラマブルに利得を可変する。前述したイメージセンサ用信号処理回路１，１ａ〜１ｃの本発明と合わせて考えると、ＣＣＤセンサ選択時には、センサ信号サンプルコンデンサにおいて、コンデンサ１９に画素信号をコンデンサ２０に黒レベル信号を、ＣＭＯＳセンサ選択時にはコンデンサ１９に黒レベル信号を、コンデンサ２０に画素信号がそれぞれサンプルされる。
【０１２０】
図１７は、ＣＤＳアンプ５における入出力特性を示した説明図である。この図１７は、アンプ２２の出力（（Ｖｏ＋）−（Ｖｏ−））のＣＤＳアンプ５への入力（画素信号−黒レベル信号）依存性を示したものである。
【０１２１】
ＣＣＤセンサの場合、画素信号は黒レベル信号より小さく、ＣＭＯＳセンサでは画素信号は黒レベル信号より大きいので、図１７から分かるように動作領域はＹ軸を境に左右に分かれる。
【０１２２】
ＣＤＳアンプ５の特徴は、画素信号と黒レベルとの差がゼロにおいて、出力（（Ｖｏ＋）−（Ｖｏ−））＝ＶＲＢ−ＶＲＴとなるようにレベルシフトされていることである。このレベルシフトはコンデンサ２１，２２の他方の接続部をバイアス電圧ＶＲＴ，ＶＲＢと異なる電圧に信号サンプル時にバイアスすることで実現されている。
【０１２３】
これにより、本実施の形態４においては、レベルシフトのためだけのレベルシフト回路を不要にすることができる。
【０１２４】
（実施の形態５）
図１８は、本発明の実施の形態５による黒レベルＳ／Ｈアンプ２の構成例を示した説明図、図１９は、図１８の黒レベルＳ／Ｈアンプにおけるダブルサンプル時のタイミングチャート、図２０は、図１８の黒レベルＳ／Ｈアンプにおけるシングルサンプル時のタイミングチャートである。
【０１２５】
本実施の形態５において、図１８は、図１、図６、図１１、図１２にそれぞれ示した黒レベルＳ／Ｈアンプ２の４つの構成例を示した説明図である。
【０１２６】
黒レベルＳ／Ｈアンプ２は、図示するようにサンプリングクロック信号φ０に同期して動作するとともに、ダブルサンプル／シングルサンプル（図２）を選択する制御信号により制御される。
【０１２７】
このダブルサンプル／シングルサンプルを選択する制御信号は、レジスタ８（図１）に動作条件設定情報の１つとして設定されるサンプル選択情報Ｓｓｐに基づいて制御回路９が生成する。
【０１２８】
図１９は、黒レベルＳ／Ｈアンプ２におけるダブルサンプル時のタイミングチャート、図２０は、黒レベルＳ／Ｈアンプ２におけるシングルサンプル時のタイミングチャートである。
【０１２９】
図１９に示すように、サンプリングクロック信号φ０＝’１’でセンサ信号の黒レベルをサンプル容量であるコンデンサＣＢＬＨにサンプルし、サンプリングクロック信号φ０＝’０’で黒レベルのセンサ信号がホールド出力される。ホールド出力には、チャージポンプ出力で決まる電圧により、イメージセンサ用信号処理回路のオフセット電圧などが重畳される。
【０１３０】
Ｓｓｐ＝’１’の場合には、黒レベルＳ／Ｈアンプ２は、クロック動作せず、連続時間動作し、チャージポンプで決まる電圧、もしくはバイアス電圧Ｖｂｉａｓにチャージポンプで決まるオフセット電圧が重畳された電圧が常時出力される状態となる。
【０１３１】
ちなみに、図１８（ａ）は、オフセット電圧も含んだチャージポンプ電圧が出力され、図１８（ｂ）〜（ｄ）は、バイアス電圧Ｖｂｉａｓにチャージポンプ電圧で決まるオフセット電圧が重畳された電圧が出力される。
【０１３２】
図１８（ａ）、（ｂ）では、チャージポンプが対固定電圧に接続された外付けコンデンサＣｅｘｔに充放電することで電圧が決定される。他方、図１８（ｃ）、（ｄ）では、チャージポンプはアンプの入出力間に接続された外付けコンデンサＣｅｘｔのアンプ入力端側に充放電する。
【０１３３】
図１８（ａ）、（ｂ）では、外付けコンデンサＣｅｘｔの一端を固定電圧としているため、ＬＳＩなどの半導体集積回路装置の観点から見た場合には、ピン数低減と外部雑音混入経路が少なくなるという効果がある。
【０１３４】
しかし、アンプ出力には信号処理回路とのオフセットが重畳されるため、黒レベル信号サンプル時とホールド出力時が異なることがあり、サンプリングクロック信号φ０に同期して変動する。
【０１３５】
他方、図１１（ｃ）、（ｄ）の外付けコンデンサＣｅｘｔは、アンプの入出力端間に接続されており、半導体集積回路装置の観点からは、ピン数が多くなるとともに外部雑音が混入される可能性が高くなるという欠点がある。
【０１３６】
図１８に示した黒レベルＳ／Ｈアンプ２では、黒レベル信号サンプル時とホールド時のアンプ出力がほぼ等しくなるため、サンプリングクロック信号φ０で同期して動作してもアンプ出力変動が小さいという利点がある。
【０１３７】
（実施の形態６）
図２１は、本発明の実施の形態６によるＣＤＳアンプの構成例を示した説明図、図２２は、図２１のＣＤＳアンプに設けられた各スイッチにおける動作タイミングを示すタイミングチャート、図２３は、図２１のＣＤＳアンプにおける入出力特性の説明図である。
【０１３８】
本実施の形態６において、ＣＤＳアンプ（第１の増幅部）５ａは、図２１に示すように、コンデンサ１９〜２２、アンプ２３、ならびにスイッチ２４〜３２からなる図１５の構成に、スイッチ３３〜３６を新たに追加した構成からなる。
【０１３９】
スイッチ３３の一方の接続部には、バイアス電圧ＶＲＢが入力されるように接続されており、スイッチ３４の一方の接続部には、バイアス電圧ＶＲＴ入力されるように接続されている。スイッチ３３，３４の他方の接続部には、スイッチ２７の一方の接続部が接続されている。
【０１４０】
スイッチ３５，３６の一方の接続部には、スイッチ２８の他方の接続部が接続されており、該スイッチ３５，３６の他方の接続部には、バイアス電圧ＶＲＴが入力されるように接続されている。その他の接続においては、図１５と同様であるので説明を省略する。
【０１４１】
また、図２２に、これらスイッチ２４〜３２，３３〜３６における動作タイミングのタイミングチャートを示す。
【０１４２】
このＣＤＳアンプ５ａは、図１５のＣＤＳアンプ５と比べた場合の特徴は、アンプ２３入力部のバイアス電圧をアンプ２３の出力同相電圧であるバイアス電圧ＶＲＭと異なる電圧としたことである。
【０１４３】
これにより、バイアス電圧ＶＲＭを低インピーダンスとするための大きなバイパスコンデンサが不要となり、バイアス電圧ＶＲＭに外付けバイパスコンデンサを付加するためのピンを削減することができる。
【０１４４】
また、ＣＤＳアンプ５（図１５）では、センサ信号のサンプル時にサンプル容量であるコンデンサ１９，２０の他方の接続部をバイアス電圧ＶＲＭにバイアスしているため、バイアス電圧ＶＲＭ印加回路には、クロック信号（φ１，φ１ａ，φ２，φ２ｂ）に同期したパルス性の過渡電流が流れるため、低インピーダンスでないとバイアス電圧ＶＲＭの電圧が変動することになり、精度よくサンプリングできないという問題が発生する。
【０１４５】
そこで、図２１に示すように、アンプ２３の入力部のバイアスをバイアス電圧ＶＲＴ、若しくはバイアス電圧ＶＲＢとすることで、バイアス電圧ＶＲＭへの大きなバイパスコンデンサを不要にすることができる。
【０１４６】
しかしながら、アンプ２３のホールド動作時に、該アンプ２３の入力同相電圧は、入力端バイアス電圧から、センサ信号タイプにより変動方向が変わる。ＣＣＤセンサでは、入力同相電圧はバイアス電圧より低下し、ＣＭＯＳセンサでは、大きくなる。
【０１４７】
したがって、バイアス電圧ＶＲＴやバイアス電圧ＶＲＢにバイアスするためには、アンプ２３の入力動作範囲をより広くする必要があり、低電源電圧下では両センサに対応することができなくなる。
【０１４８】
そこで、イメージセンサに応じてアンプ２３のバイアス電圧を切り替えることで、該アンプ２３の入力同相電圧を動作可能入力同相電圧範囲内となるようにすることにした。
【０１４９】
本実施の形態では、レジスタ８に格納されたセンサ選択情報Ｓｃｃｄに基づいて制御回路９から出力される制御信号により、Ｓｃｃｄ＝’１’ＣＣＤセンサに対応となり、入力部のバイアスはバイアス電圧ＶＲＴに、Ｓｃｃｄ＝’０’はＣＭＯＳセンサ対応となり、入力部の端バイアスはバイアス電圧ＶＲＢとなる。
【０１５０】
また、図２３にＣＤＳアンプ５ａにおける入出力特性を示す。図示するように、前記実施の形態４に記載したＣＤＳアンプ５における入出力特性（図１７）と同様な特性となる。
【０１５１】
それにより、本実施の形態６においては、低電源電圧下であっても動作を容易にすることのできるＣＤＳアンプ５ａを実現することができる。
【０１５２】
（実施の形態７）
図２４は、本発明の実施の形態７による黒レベルＳ／Ｈアンプの構成例を示した説明図、図２５は、図２４の黒レベルＳ／Ｈアンプにおけるダブルサンプル時のタイミングチャート、図２６は、図２４の黒レベルＳ／Ｈアンプにおけるシングルサンプル時のタイミングチャートである。
【０１５３】
本実施の形態７において、図２４は、図４、図８、図１０、図１３にそれぞれ示した黒レベルＳ／Ｈアンプの他の構成例を示した説明図である。
【０１５４】
黒レベルＳ／Ｈアンプ２ａにおいて、図１８に示した黒レベルＳ／Ｈアンプ２との違いは、バイアス電圧Ｖｂｉａｓをイメージセンサに応じて、バイアス電圧ＶＲＴ、若しくはバイアス電圧ＶＲＢを選択可能にしたことである。
【０１５５】
レジスタ８に格納されたセンサ選択情報Ｓｃｃｄに基づいて制御回路９から出力される制御信号により、Ｓｃｃｄ＝’１’でＣＣＤセンサ対応となりバイアス電圧としてバイアス電圧ＶＲＴが選択され、Ｓｃｃｄ＝’０’でＣＭＯＳセンサ対応となり、バイアス電圧としてバイアス電圧ＶＲＢが選択される。
【０１５６】
それにより、本実施の形態７によれば、黒レベルＳ／Ｈアンプ２ａの低電源電圧下での使用が可能になる。
【０１５７】
（実施の形態８）
図２７は、本発明の実施の形態８によるＣＤＳアンプの構成例を示した説明図、図２８は、図２７のＣＤＳアンプに設けられた各スイッチにおける動作タイミングを示すタイミングチャート、図２９は、図２７のＣＤＳアンプにおける入出力特性の説明図である。
【０１５８】
本実施の形態８において、図２７は、図１１〜図１４にそれぞれ示したようにセンサ切り替えスイッチ３がＣＤＳアンプの後に接続されたイメージセンサ用信号処理回路に設けられたＣＤＳアンプ（第１の増幅部）の他の構成例を示した説明図である。
【０１５９】
ＣＤＳアンプ５ｂは、図２７に示すように、コンデンサ１９〜２２、アンプ２３、ならびにスイッチ２４〜３２からなるＣＤＳアンプ５（図１５）の構成に、スイッチ３７，３８を新たに追加した構成からなる。
【０１６０】
スイッチ３７の一方の接続部には、コンデンサ１９の他方の接続部が接続されており、スイッチ３８の一方の接続部には、コンデンサ２２の他方の接続部が接続されている。
【０１６１】
スイッチ３７の他方の接続部には、バイアス電圧ＶＲＢが入力されるように接続されており、スイッチ３８の他方の接続部には、バイアス電圧ＶＲＴが入力されるように接続されている。また、図２８に、これらスイッチ２４〜３２，３７，３８における動作タイミングのタイミングチャートを示す。
【０１６２】
このように、ＣＤＳアンプ５ｂは、センサ信号の切り替えを入力部側ではなく出力部側で切り替えることとするために、帰還容量であるコンデンサ２１，２２のサンプル時のバイアス電圧を切り替える構成としたものである。
【０１６３】
画素信号、および黒レベル信号をそれぞれサンプル容量であるコンデンサ（第１、および第２のサンプル容量素子）Ｃｓ１，Ｃｓ２にサンプルする際、コンデンサ（第１、および第２の帰還容量素子）Ｃｆ１，Ｃｆ２はバイアス電圧ＶＲＴ、あるいはバイアス電圧ＶＲＢにバイアスされる。
【０１６４】
本実施の形態では、レジスタ８に設定されるセンサ選択情報Ｓｃｃｄ＝’１’でＣＣＤセンサ対応となり、コンデンサ２１はバイアス電圧ＶＲＴに、コンデンサ２２はバイアス電圧ＶＲＢにバイアスされる。
【０１６５】
Ｓｃｃｄ＝’０’では逆に、コンデンサ２１は、バイアス電圧ＶＲＢに、コンデンサ２２は、バイアス電圧ＶＲＴにバイアスされる。なお、ここでは、アンプ２３の入力部もバイアス電圧ＶＲＭにバイアスされる例を示している。
【０１６６】
また、ＣＤＳアンプ５ｂの入出力特性を図２９に示す。ＣＣＤセンサ選択時の特性は、本図の左側の実線で示される。もし、この状態でＣＭＯＳセンサ信号が入力されるとした場合、このＣＣＤセンサ特性をそのまま正の入力側に外挿した特性となる。
【０１６７】
このことは、アンプ出力振幅が大きくなることになり、アンプの出力範囲を大きく採る必要がある。これを避けるため、出力範囲をシフトさせるようにしたものが、本図右側に示したＣＭＯＳ選択時の特性である。
【０１６８】
また、図３０は、センサ切り替えスイッチ３がＣＤＳアンプの後に接続されたイメージセンサ用信号処理回路に設けられたＣＤＳアンプ（第１の増幅部）のさらに他の構成例を示した説明図である。
【０１６９】
ＣＤＳアンプ５ｃは、図３０に示すように、コンデンサ１９〜２２、アンプ２３、ならびにスイッチ２４〜２６，２９〜３２，３７，３８からなるＣＤＳアンプ５ｂ（図２７）の構成に、スイッチ３９〜４２を新たに追加した構成からなる。
【０１７０】
スイッチ３９の一方の接続部、およびスイッチ４２の他方の接続部には、バイアス電圧ＶＲＢが入力されるように接続されている。スイッチ４０の一方の接続部、およびスイッチ４１の他方の接続部には、バイアス電圧ＶＲＴが入力されるように接続されている。
【０１７１】
これらスイッチ３９，４０の他方の接続部には、コンデンサ２１の一方の接続部がそれぞれ接続されており、スイッチ４１，４２の一方の接続部には、コンデンサ２２の他方の接続部がそれぞれ接続されている。また、図３１に、これらスイッチ２４〜２６，２９〜３２，３７，３８，３９〜４２における動作タイミングのタイミングチャートを示す。
【０１７２】
このように、ＣＤＳアンプ５ｃにおいては、サンプル時のアンプ２３の入力部のバイアスをセンサによって切り替える構成とした。
【０１７３】
また、ＣＤＳアンプ５ｃの入出力特性を図３２に示す。この場合においても、ＣＣＤセンサ選択時の特性は、本図の左側の実線で示され、ＣＭＯＳセンサ選択時の特性は、本図の左側の実線で示される。
【０１７４】
ここでは、レジスタ８に設定されるセンサ選択情報Ｓｃｃｄ＝’１’でバイアス電圧ＶＲＴにＳｃｃｄ＝’０’でバイアス電圧ＶＲＢにバイアスされる。
【０１７５】
それにより、ＣＤＳアンプ５ｃにおける構成により、低電源電圧下での回路動作を可能とすることができる。
【０１７６】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１７７】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【０１７８】
（１）簡単な回路構成により、ＣＣＤセンサとＣＭＯＳセンサとの両方のイメージセンサにフレキシブルに対応することができるので、イメージセンサ用信号処理回路を備えた半導体集積回路装置を低コスト化、および小型化することができる。
【０１７９】
（２）また、上記（１）により、デジタルカメラシステムなどに用いることにより、該デジタルカメラシステムの低コスト化、ならびに小型化などを実現することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１によるイメージセンサ用信号処理回路のブロック図である。
【図２】図１のイメージセンサ用信号処理回路におけるＣＣＤセンサ、およびＣＭＯＳセンサの信号出力波形の説明図である。
【図３】図１のイメージセンサ用信号処理回路におけるＣＣＤセンサ選択時のタイミングチャートである。
【図４】図１のイメージセンサ用信号処理回路における他の構成例を示すブロック図である。
【図５】図４のイメージセンサ用信号処理回路におけるＣＣＤセンサ選択時のタイミングチャートである。
【図６】本発明の実施の形態２によるイメージセンサ用信号処理回路のブロック図である。
【図７】図６のイメージセンサ用信号処理回路におけるＣＣＤセンサ選択時のタイミングチャートである。
【図８】本発明の実施の形態３によるイメージセンサ用信号処理回路のブロック図である。
【図９】図８のイメージセンサ用信号処理回路におけるＣＣＤセンサ選択時のタイミングチャートである。
【図１０】図１、図４、図６、図８に示したイメージセンサ用信号処理回路に入力バッファを設けた構成図である。
【図１１】本発明の他の実施の形態によるイメージセンサ用信号処理回路の一例を示すブロック図である。
【図１２】本発明の他の実施の形態によるイメージセンサ用信号処理回路の他の例を示すブロック図である。
【図１３】本発明の他の実施の形態によるイメージセンサ用信号処理回路の一例を示すブロック図である。
【図１４】本発明の他の実施の形態によるイメージセンサ用信号処理回路の他の例を示すブロック図である。
【図１５】本発明の実施の形態４によるイメージセンサ用信号処理回路に設けられたＣＤＳアンプの一例を示す説明図である。
【図１６】図１５のＣＤＳアンプに設けられたスイッチにおける動作タイミングのタイミングチャートである。
【図１７】図１５のＣＤＳアンプにおける入出力特性を示した説明図である。
【図１８】本発明の実施の形態５による黒レベルＳ／Ｈアンプの構成例を示した説明図である。
【図１９】図１８の黒レベルＳ／Ｈアンプにおけるダブルサンプル時のタイミングチャートである。
【図２０】図１８の黒レベルＳ／Ｈアンプにおけるシングルサンプル時のタイミングチャートである。
【図２１】本発明の実施の形態６によるＣＤＳアンプの構成例を示した説明図である。
【図２２】図２１のＣＤＳアンプに設けられた各スイッチにおける動作タイミングを示すタイミングチャートである。
【図２３】図２１のＣＤＳアンプにおける入出力特性の説明図である。
【図２４】本発明の実施の形態７による黒レベルＳ／Ｈアンプの構成例を示した説明図である。
【図２５】図２４の黒レベルＳ／Ｈアンプにおけるダブルサンプル時のタイミングチャートである。
【図２６】図２４の黒レベルＳ／Ｈアンプにおけるシングルサンプル時のタイミングチャートである。
【図２７】本発明の実施の形態８によるＣＤＳアンプの構成例を示した説明図である。
【図２８】図２７のＣＤＳアンプに設けられた各スイッチにおける動作タイミングを示すタイミングチャートである。
【図２９】図２７のＣＤＳアンプにおける入出力特性の説明図である。
【図３０】本発明の他の実施の形態によるイメージセンサ用信号処理回路の一例を示すブロック図である。
【図３１】図３０のＣＤＳアンプに設けられた各スイッチにおける動作タイミングを示すタイミングチャートである。
【図３２】図３０のＣＤＳアンプにおける入出力特性の説明図である。
【符号の説明】
１  イメージセンサ用信号処理回路
１ａ〜１ｈ  イメージセンサ用信号処理回路
２，２ａ  黒レベルサンプル／ホールドアンプ
３  センサ切り替えスイッチ（センサ切り替え部）
３ａ〜３ｄ  スイッチ
４  バイアススイッチ（第１のバイアススイッチ）
４ａ，４ｂ  バイアススイッチ（第１のバイアススイッチ）
５  ＣＤＳアンプ（第１の増幅部）
５ａ〜５ｃ  ＣＤＳアンプ（第１の増幅部）
６  ＰＧＡアンプ（第２の増幅部）
７  Ａ／Ｄ変換器
８  レジスタ（センサ切り替え用レジスタ）
９  制御回路
１０  チャージポンプ回路
１１  バイアスアンプ
１２  バイアススイッチ（第２のバイアススイッチ）
１４〜１７  バイアススイッチ
１８  入力バッファ
１９〜２２  コンデンサ
２３  アンプ
２４〜３２  スイッチ
３３〜３６  スイッチ
３７，３８  スイッチ
３９〜４２  スイッチ
Ｃｉｎ＿ｅｘ  コンデンサ
ＣＤＳ−ｉｎ  端子
【図１】
2004357059.tif 000003
【図２】
2004357059.tif 000004
【図３】
2004357059.tif 000005
【図４】
2004357059.tif 000006
【図５】
2004357059.tif 000007
【図６】
2004357059.tif 000008
【図７】
2004357059.tif 000009
【図８】
2004357059.tif 000010
【図９】
2004357059.tif 000011
【図１０】
2004357059.tif 000012
【図１１】
2004357059.tif 000013
【図１２】
2004357059.tif 000014
【図１３】
2004357059.tif 000015
【図１４】
2004357059.tif 000016
【図１５】
2004357059.tif 000017
【図１６】
2004357059.tif 000018
【図１７】
2004357059.tif 000019
【図１８】
2004357059.tif 000020
【図１９】
2004357059.tif 000021
【図２０】
2004357059.tif 000022
【図２１】
2004357059.tif 000023
【図２２】
2004357059.tif 000024
【図２３】
2004357059.tif 000025
【図２４】
2004357059.tif 000026
【図２５】
2004357059.tif 000027
【図２６】
2004357059.tif 000028
【図２７】
2004357059.tif 000029
【図２８】
2004357059.tif 000030
【図２９】
2004357059.tif 000031
【図３０】
2004357059.tif 000032
【図３１】
2004357059.tif 000033
【図３２】
2004357059.tif 000034