(57)【要約】【課題】反射型液晶表示装置では、隣接画素電極間の寄生容量の影響が無視できない構造のため、垂直アドレス回路からの距離によるフィードスルー電圧の分布特性、すなわち場所による不均一がより一層大きい。【解決手段】第ｍ行画素に供給される走査パルスの立ち下がりに対し、第（ｍ＋１）行画素に供給される走査パルスの立ち上がりが１水平期間先行しているため、第（ｍ＋１）行の画素が選択状態となり、この行に属する画素の画素電極電圧レベルが変化する期間には、第ｍ行画素はいずれも選択状態となっており、隣接画素電極間の寄生容量結合によって第（ｍ＋１）行画素から第ｍ行画素に対しフィードスルーによる誤差電圧が生じても、オン状態にある第ｍ行画素のスイッチングトランジスタによって再充電が行われ、その影響がキャンセルされ、その結果、フィードスルー電圧分布が軽減され、より均一性に優れた表示品質を得ることができる。【選択図】            図３
2004258498.tif 000002
【特許請求の範囲】
【請求項１】
互いに直交する複数の信号線及び複数の走査線と、それら複数の信号線及び複数の走査線の各交差部に形成された、画素電極、電荷保持容量及びスイッチング素子からなる複数の画素とが搭載されており、各画素の前記スイッチング素子は制御端子が前記走査線に接続され、入力端子が前記信号線に接続され、出力端子が前記画素電極及び前記電荷保持容量の一方の端子に並列接続されている素子基板と、一方の面に共通電極が形成された透明基板と、前記素子基板の画素電極と前記透明基板の共通電極を離間対向配置した間隙に充填された液晶からなる液晶パネルと、
前記複数の信号線に表示信号を供給する水平アドレス回路と、
前記複数の走査線に走査パルスを１水平期間毎に走査線単位で順次供給する垂直アドレス回路と、
前記垂直アドレス回路より隣接する２本の前記走査線に供給される連続した第１及び第２の走査パルスのうち、前記第２の走査パルスによる前記スイッチング素子のオフからオンへの遷移タイミングが、前記第１の走査パルスによる前記スイッチング素子のオンからオフへの遷移タイミングよりも時間的に先行するように、前記垂直アドレス回路から出力される前記走査パルスを制御する走査パルス制御手段と
を有することを特徴とする液晶表示装置。
【請求項２】
互いに直交する複数の信号線及び複数の走査線と、それら複数の信号線及び複数の走査線の各交差部に形成された、画素電極、電荷保持容量及びスイッチング素子からなる複数の画素とが搭載されており、各画素の前記スイッチング素子は制御端子が前記走査線に接続され、入力端子が前記信号線に接続され、出力端子が前記画素電極及び前記電荷保持容量の一方の端子に並列接続されている素子基板と、一方の面に共通電極が形成された透明基板と、前記素子基板の画素電極と前記透明基板の共通電極を離間対向配置した間隙に充填された液晶からなる液晶パネルと、
前記複数の信号線に表示信号を供給する水平アドレス回路と、
前記複数の走査線に走査パルスを１水平期間毎に走査線単位で順次供給する垂直アドレス回路と、
前記垂直アドレス回路より隣接する２本の前記走査線に供給される連続した第１及び第２の走査パルスのうち、前記第１の走査パルスによる前記スイッチング素子のオンからオフへの遷移タイミングが、前記第２の走査パルスによる前記スイッチング素子のオフからオンへの遷移タイミングよりも時間的に先行するように、前記垂直アドレス回路から出力される前記走査パルスを制御する走査パルス制御手段と
を有することを特徴とする液晶表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は液晶表示装置に係り、特に液晶パネルを用いて画像表示を行う液晶表示装置に関する。
【０００２】
【従来の技術】
従来から、大画面映像表示用の表示装置として図８及び図９に示すような液晶表示装置が知られている。図８は従来の液晶表示装置の液晶パネルの一例の概略構成図、図９は従来の液晶表示装置の一例の回路構成図を示す。両図中、同一構成部分には同一符号を付してある。図８に示すように、従来の液晶表示装置の液晶パネル１３は、シリコン（Ｓｉ）基板１０上に複数の信号線Ｄ１，Ｄ２，Ｄ３，・・・（以下、総称して信号線Ｄという。）が一定間隔で平行に配置され、これら各信号線Ｄ１，Ｄ２，Ｄ３，・・・と直交する方向に複数の走査線Ｇ１，Ｇ２，Ｇ３，・・・（以下、総称して走査線Ｇという。）が一定間隔で配置されている。
【０００３】
複数の信号線Ｄと複数の走査線Ｇの交差部のそれぞれには、スイッチングトランジスタＴｒ、コンデンサＣｓ等を含んだ表示画素ＰＸが形成され、全体としてマトリクス状に表示画素ＰＸが配置されている。スイッチングトランジスタＴｒは、ドレインが信号線Ｄに、ゲートが走査線Ｇに、ソースがコンデンサＣｓの一方の保持容量個別電極１７１及び画素電極１８に並列にそれぞれ接続されている。これらの信号線Ｄ、走査線Ｇ、表示画素ＰＸ及び画素電極１８で素子基板１９を構成している。
【０００４】
一方、所定の間隙を有して、Ｓｉ基板１０（素子基板１９）の上方に、表面に光学的に透明な共通電極２０が形成された透明基板２１が配置されている。このとき、スッチングトランジスタＴｒ等と共通電極２０とが対向するようにされている。そして、前記した素子基板１９と透明基板２１の間の所定の間隙には、液晶４が充填されている。また、外部接続線２２がコンデンサＣｓの他方の保持容量共通電極１７２及び透明基板２１に形成された共通電極２０と並列接続されている。
【０００５】
また、図９に示すように、液晶表示装置は、図８に示した構成の液晶パネル１３と、液晶パネル１３の走査線Ｇに走査信号を供給する垂直アドレス回路２と、信号線Ｄに画像信号を供給する水平アドレス回路３とからなる。垂直アドレス回路２は複数の走査線Ｇに接続され、水平アドレス回路３は複数の信号線Ｄに接続されている。なお、前述したように、同一列方向の複数のスイッチングトランジスタＴｒのドレイン１４は、同一の信号線Ｄに接続され、同一行方向の複数のスイッチングトランジスタＴｒのゲート１５が同一の走査線Ｇに接続され、ソース１６が同じ表示画素ＰＸ内のコンデンサＣｓの一方の保持容量個別電極１７１及び画素電極１８に並列にそれぞれ接続されている。
【０００６】
次に、この従来の液晶表示装置の動作について説明する。図９に示す水平アドレス回路３は１水平期間のビデオ信号を順次信号線Ｄ１，Ｄ２，Ｄ３，・・・にサンプリングする。次に、図９に示す垂直アドレス回路２から走査線Ｇ１，Ｇ２，Ｇ３，・・・に対して１水平期間毎に順次選択パルスを出力する。
【０００７】
その結果、走査線Ｇ１，Ｇ２，Ｇ３，・・・に接続された複数のスイッチングトランジスタＴｒが１行ずつ１水平期間毎に順次オンとなり、信号線Ｄ１，Ｄ２，Ｄ３，・・・にサンプリングされたビデオ信号がオンとされたスイッチングトランジスタＴｒのドレイン・ソース１４、１６を通して対応する画素のコンデンサＣｓに蓄積保持される。このコンデンサＣｓに蓄積された電荷による保持電圧により、各画素ＰＸでは、画素電極１８と共通電極２０間の電圧が液晶４に印加され、その電圧に応じて液晶４の光変調度が変化することにより、画像が表示される。
【０００８】
図１０は従来の液晶表示装置における表示画素部分の断面構造の概略図を示す。同図中、図８及び図９と同一構成部分には同一符号を付してある。図１０において、各画素のスイッチングトランジスタＴｒのソース１６が信号線１１０を介して保持容量（コンデンサＣｓ）の個別電極１７１に接続され、さらに、遮光金属層３００に形成した開口部を介して最上層の金属層に形成した画素電極１８に接続した構造となっている。
【０００９】
この構造により、画素電極１８をスイッチングトランジスタＴｒや保持容量Ｃｓ等の画素回路構成要素を構成する層の上部に位置する別の配線層を用いて、これらの構成要素を完全に覆うように形成できる。したがって、各画素電極１８の面積を大きく画素電極間距離を微細にできるため、高い開口率／高光利用率の液晶表示装置が実現できる。
【００１０】
また、遮光金属層３００の開口部３０１と各画素電極１８の間隙部１８１の位置を、Ｓｉ基板１０の表面に対して垂直方向上にずらして構成することにより、入射光源光が直接スイッチングトランジスタＴｒ部分に到達して誤動作することを防いでおり、強力な入射光に耐えることのできる高い耐光性を実現し、高輝度の液晶表示装置を実現できる。
【００１１】
【発明が解決しようとする課題】
しかるに、上記の従来の液晶表示装置では、図１１の等価回路図に示すように、各画素を構成する画素回路において、スイッチングトランジスタＴｒのゲート、ソース１４、１６間には配線レイアウトおよびトランジスタ構造に起因するゲート・ソース間寄生容量２００が存在する。このため、走査線Ｇに選択パルス信号が供給されて、スイッチングトランジスタＴｒがオンからオフ状態に遷移する瞬間に、走査線Ｇの選択パルスの変化がこの寄生容量２００による容量結合を介して画素電極１８に現われ、コンデンサＣｓに保持する液晶駆動電圧に誤差電圧（以後、この誤差電圧をゲート・ソース間フィードスルー電圧と呼ぶものとする。）を発生させるという問題がある。
【００１２】
更に、図１０に示した従来の反射型液晶表示装置においては、画素電極１８を各スイッチングトランジスタＴｒの上部を個別に覆うようにそれぞれ形成し、高い開口率を実現できるという特徴を活かすため、各画素電極１８の間の間隙１８１は、例えば１ミクロン以下という微小寸法で形成される。これより、この反射型液晶表示装置に固有の特徴として、同一列方向の隣接する２つの画素（これを上下隣接画素というものとする）の画素電極１８間には比較的大きな画素間寄生容量（図１１に２０１で示す）が形成される。
【００１３】
従来の反射型液晶表示装置においては、この画素間寄生容量の存在により、ゲート・ソース間フィードスルー電圧に加え、さらに上下隣接画素の画素電極電圧変化の影響が画素電極１８に現われ、コンデンサＣｓに保持する液晶駆動電圧の誤差電圧をさらに増大させる、という問題がある。
【００１４】
ところで、通常、スイッチングトランジスタＴｒのゲート１５と走査線Ｇに用いられるポリシリコンは、金属配線に比較して抵抗が高い値をもつ。例えば、金属であるアルミニウム（Ａｌ）のシート抵抗は、略３０ｍΩ／□であるのに対して、ポリシリコンのシート抵抗は、略３０Ω／□である。このため、ポリシリコン上にタングステン、シリサイド等の金属材料を形成して走査線Ｇとすることが考えられるが、そのシート抵抗は、７Ω／□程度であり、Ａｌと比較すると略２００倍大きい。
【００１５】
図１２に示すように、走査線Ｇには、直列抵抗成分や寄生容量成分が分布しているため、垂直アドレス回路２から走査線Ｇに印加される選択パルス（以下、走査パルスともいう）の波形は、垂直アドレス回路２の出力近傍のＡ点では、ほとんどなまりがないが、垂直アドレス回路２から順次遠ざかったＢ点、Ｃ点では、なまりがだんだん大きくなる。ここで、図１２は従来の液晶表示装置の寄生容量を説明するための図であり、同図中、分布容量とは、走査線Ｇに寄生している容量である。
【００１６】
図１３（Ａ）、（Ｂ）は、図１２の垂直アドレス回路２の近傍に位置する走査線Ｇ上のＡ点、および遠くに位置する走査線Ｇ上のＣ点の各々の画素において発生するフィードスルー電圧の概要を表した模式図である。ここで、フィードスルー電圧とは、▲１▼ゲート・ソース間寄生容量２００を介して現れる、走査線Ｇ上の選択パルスの影響と、▲２▼隣接画素電極間寄生容量２０１を介して現れる、隣り合う画素信号変化の影響の２つの成分が複合されたものを対象としている。
【００１７】
図１３（Ａ）に示したＡ点に対応する画素と、同図（Ｂ）に示したＣ点に対応する画素では、フィードスルー電圧の発生に以下のような差がある。
【００１８】
（１）ゲート・ソース間フィードスルー電圧
Ａ点においては、図１３（Ａ）に示すように第ｍ行走査パルスａｍのなまりが小さいため、Ｉで示す第ｍ行走査パルスａｍがハイレベルからローレベルに遷移する瞬間、すなわち、第ｍ行走査線に接続された画素のスイッチングトランジスタＴｒがオンからオフレベルに遷移する瞬間に、ゲート・ソース間フィードスルーが急峻に現れる。この場合、スイッチングトランジスタＴｒがオフからオンに移行する途中で誤差電圧を再充電で埋め合わせる効果が小さく、ゲート・ソース間フィードスルー電圧は大きな値を示す。
【００１９】
一方、Ｃ点においては図１３（Ｂ）に示すように第ｍ行走査パルスｃｍのなまりが大きいため、Ｉで示す第ｍ行走査パルスｃｍがハイレベルからローレベルに遷移する瞬間、すなわち、第ｍ行走査線に接続された画素のスイッチングトランジスタＴｒのオンからオフレベルへの遷移は急峻でなく、ゲート・ソース間フィードスルーによる誤差電圧をトランジスタによる再充電である程度緩和することができる結果、ゲート・ソース間フィードスルー電圧はＡ点より小さな値を示す。
【００２０】
（２）画素電極間フィードスルー電圧
画素電極間フィードスルーについては、第ｍ行走査パルスの立ち下り、すなわち、第ｍ行の画素のスイッチングトランジスタＴｒがオンからオフに移行する瞬間のタイミングと、第（ｍ＋１）行走査パルスの立ち上がり、すなわち第（ｍ＋１）行の画素のスイッチングトランジスタＴｒがオフからオンに移行し、第（ｍ＋１）行画素の信号電圧が変化するタイミングとの相対関係により、その影響が変化する。
【００２１】
図１３の各部電圧波形の模式図では、Ａ点においては、第ｍ行走査パルスａｍのなまりが小さく、第ｍ行走査線に接続された画素のスイッチングトランジスタＴｒのオフ時点Ｉより前のタイミングで第ｍ＋１行走査線に接続された画素の信号変化（書き込み）がなされている。ここで、液晶を交流電圧駆動する必要から、画素への書き込み信号はフレーム毎に極性反転することが基本となっていることに注意されたい。
【００２２】
Ａ点のタイミングでは、隣接画素、すなわち第（ｍ＋１）行の画素信号電圧が、第ｍ行画素のオフ時点より前のタイミングで変化する傾向にあり、画素間寄生容量を介して第（ｍ＋１）行画素から第ｍ行画素に対してフィードスルーによる誤差電圧が生じても、オン状態にある第ｍ行画素のトランジスタによる再充電が行われ、前記誤差電圧を打ち消す傾向がある。
【００２３】
一方、Ｃ点においては、第ｍ行走査パルスａｍのなまりが大きく、第ｍ行走査線に接続された画素のスイッチングトランジスタのオフ時点Ｉより後ろのタイミングで第（ｍ＋１）行走査線に接続された画素のスイッチングトランジスタのオン時点ＩＩが生じて第（ｍ＋１）行走査線に接続された画素の信号変化（書き込み）がなされており、この時点では第ｍ行走査線に接続された画素のスイッチングトランジスタＴｒがすでにオフ状態に移行した後であるため、スイッチングトランジスタによる再充電は行われず、画素電極間フィードスルーによる誤差電圧は大きな値を示す。
【００２４】
図１３では、第（ｍ＋１）行画素の信号電圧が負極性から正極性に変化しているため、第ｍ行画素に現れる画素間フィードスルーによる誤差電圧はプラス側、すなわち（１）のゲート・ソース間フィードスルー電圧と逆向きの電圧となり、（１）のゲート・ソース間フィードスルー電圧と（２）の画素電極間フィードスルー電圧を合わせた実質的な誤差電圧は、Ａ点では図１３（Ａ）に△ＶＡで示され、Ｃ点では同図（Ｂ）に△ＶＣで示され、両者には大きな差が生じる結果となる。
【００２５】
図１４は上述のフィードスルー量を、横軸を垂直アドレス回路からの距離としてプロットした図である。ゲート・ソース間寄生容量のみによって発生するフィードスルー電圧の分布特性（特性ＩＩＩ）と画素間フィードスルーを合わせた場合のフィードスルー電圧の分布特性（特性ＩＶ）の２つの特性を同一図上にプロットしている。
【００２６】
図１４より明らかなように、図１０の反射型液晶表示装置のように隣接画素電極間の寄生容量の影響が無視できない構造の場合、垂直アドレス回路からの距離によるフィードスルー電圧の分布特性、すなわち場所による不均一がより一層大きくなる、という問題がある。
【００２７】
このようなフィードスルー電圧分布（不均一）の増大は、画面の輝度ムラとして画像表示品位を著しく低下させると共に、本来理想的な交流電圧で駆動すべき液晶に直流電圧成分の分布が印加される結果、焼き付きや信頼性の低下につながる、という問題がある。
【００２８】
本発明は以上の点に鑑みなされたもので、構造上隣接画素電極間の寄生容量が大きい反射型液晶表示装置の表示均一性を改善し、画面の輝度ムラのない、焼き付きのない信頼性の高い液晶表示装置を提供することを目的とする。
【００２９】
【課題を解決するための手段】
本発明は上記の目的を達成するため、互いに直交する複数の信号線及び複数の走査線と、それら複数の信号線及び複数の走査線の各交差部に形成された、画素電極、電荷保持容量及びスイッチング素子からなる複数の画素とが搭載されており、各画素のスイッチング素子は制御端子が走査線に接続され、入力端子が信号線に接続され、出力端子が画素電極及び電荷保持容量の一方の端子に並列接続されている素子基板と、一方の面に共通電極が形成された透明基板と、素子基板の画素電極と透明基板の共通電極を離間対向配置した間隙に充填された液晶からなる液晶パネルと、複数の信号線に表示信号を供給する水平アドレス回路と、複数の走査線に走査パルスを１水平期間毎に走査線単位で順次供給する垂直アドレス回路と、垂直アドレス回路より隣接する２本の走査線に供給される連続した第１及び第２の走査パルスのうち、一方の走査線に供給される第１の走査パルスによるスイッチング素子のオフ時点と、続いて他方の走査線に供給される第２の走査パルスによるスイッチング素子のオン時点とが互いに一致しないように制御する走査パルス制御手段とを有する構成としたものである。
【００３０】
この発明では、隣接する第ｍ行と第（ｍ＋１）行の２本の走査線のうち、第ｍ行の走査線に供給される第１の走査パルスによる第ｍ行の各画素内のスイッチング素子のオフ時点と、第（ｍ＋１）行の走査線に供給される第２の走査パルスによる第（ｍ＋１）行の各画素内のスイッチング素子のオン時点とが互いに一致しないようにされているため、第（ｍ＋１）行の各画素がスイッチング素子のオンにより選択状態となった時点では、隣接する第ｍ行の各画素がスイッチング素子が直前の状態（オン又はオフ状態）を維持することができる。
【００３１】
また、上記の目的を達成するため、本発明は、上記の走査パルス制御手段を、第２の走査パルスによるスイッチング素子のオフからオンへの遷移タイミングが、第１の走査パルスによるスイッチング素子のオンからオフへの遷移タイミングよりも時間的に先行するように、垂直アドレス回路から出力される走査パルスを制御する構成としたことを特徴とする。
【００３２】
この発明では、隣接する第ｍ行と第（ｍ＋１）行の２本の走査線のうち、第（ｍ＋１）行の走査線に接続された複数の画素が第２の走査パルスにより選択状態に切り替わり、この行に属する画素の画素電極電圧レベルが変化する時には、第ｍ行の走査線に接続された複数の画素は第１の走査パルスによりいずれも選択状態となっているため、隣接画素電極間の寄生容量結合によって第（ｍ＋１）行の走査線に接続された画素から第ｍ行の走査線に接続された画素に対しフィードスルーによる誤差電圧が生じても、選択状態にある第ｍ行の走査線に接続された画素のスイッチング素子によって再充電が行われ、その影響がキャンセルされる。
【００３３】
また、本発明は上記の目的を達成するため、上記の走査パルス制御手段を、第１の走査パルスによるスイッチング素子のオンからオフへの遷移タイミングが、第２の走査パルスによるスイッチング素子のオフからオンへの遷移タイミングよりも時間的に先行するように、垂直アドレス回路から出力される走査パルスを制御する構成としたことを特徴とする。
【００３４】
この発明では、隣接する第ｍ行と第（ｍ＋１）行の２本の走査線のうち、第（ｍ＋１）行の走査線に接続された複数の画素が第２の走査パルスにより選択状態に切り替わり、この行に属する画素の画素電極電圧レベルが変化する時には、第ｍ行の走査線に接続された複数の画素は第１の走査パルスにより、いずれも既に非選択状態となっているため、隣接画素電極間の寄生容量結合によって第（ｍ＋１）行画素から第ｍ行画素に対しフィードスルーによる誤差電圧が生じても、オフ状態にある第ｍ行画素のスイッチング素子によって再充電が行われることがない。
【００３５】
【発明の実施の形態】
次に、本発明の各実施の形態について図面と共に説明する。図１は本発明になる液晶表示装置の第１の実施の形態の回路構成図を示す。同図に示す第１の実施の形態の液晶表示装置は、水平アドレス回路１０１及び垂直アドレス回路１０３を有すると共に、従来例の構成と同様に、互いに平行に一定間隔で配置されたｋ本の信号線Ｄ１、Ｄ２、・・・、Ｄｋと、互いに平行に一定間隔で配置されたｎ本の走査線Ｇ１、Ｇ２、・・・、Ｇｎとが互いに直交する方向に形成され、それらの各交差部にはそれぞれ表示画素ＰＩＸが形成されている。すなわち、複数の表示画素ＰＩＸが二次元マトリクス状に配列されている。
【００３６】
水平アドレス回路１０１は、水平シフトレジスタ１０２及びｋ個のスイッチ（ＳＷ）回路より構成されている。水平シフトレジスタ１０２のｋ個の各出力ビット端子は、ｋ個のＳＷ回路のうち対応する１個のＳＷ回路の制御端子に接続されている。また、ｋ個のＳＷ回路の入力側端子は表示信号入力端子ＳＩＧに共通接続され、各ＳＷ回路の出力側端子は前記ｋ本の信号線Ｄ１、Ｄ２、・・・、Ｄｋのうち、対応する１本の信号線に別々に接続されている。
【００３７】
また、水平シフトレジスタ１０２には、図示しない駆動タイミング生成回路より水平スタート信号ＨＳＴ及び水平クロックＨＣＫが供給される。水平シフトレジスタ１０２の各出力ビット端子からはＳＷ回路群の各制御端子に対し順次オンパルスを送出し、各ＳＷ回路を順次オン状態とすることにより、表示信号入力端子からの表示信号ＳＩＧを対応する信号線Ｄ１、Ｄ２、・・・、Ｄｋに順次サンプリングする。
【００３８】
垂直アドレス回路１０３は、垂直シフトレジスタ１０４で構成され、垂直シフトレジスタ１０４のｎ個の各出力ビット端子は前記走査線Ｇ１、Ｇ２、・・・、Ｇｎのうち、対応する一本の走査線に接続されている。垂直アドレス回路１０３を構成する垂直シフトレジスタ１０４は、図示しない駆動タイミング生成回路より垂直スタート信号ＶＳＴ及び垂直クロックＶＣＫを入力信号として受け、対応する走査線Ｇ１、Ｇ２、・・・、Ｇｎに順次行選択パルス（走査パルス）を送出する。
【００３９】
次に、図１に示す本発明の液晶表示装置の第１の実施の形態の動作について、図２及び図３のタイミングチャートを併せ参照して説明する。本実施の形態は垂直アドレス回路１０３を構成する垂直シフトレジスタ（ＶＳＲ）１０４が、入力される垂直スタート信号（ＶＳＴ）のイネーブル期間中（図２で垂直スタート信号ＶＳＴがハイレベルとなっている期間中）に、垂直クロック（ＶＣＫ）によるトリガ（図２では立ち上がりエッジ）が２サイクル含まれるタイミングで供給する走査パルス制御手段を有することを特徴とする。
【００４０】
すなわち、垂直シフトレジスタ１０４は、図２に示すように、垂直スタート信号ＶＳＴがハイレベルとなっている期間中の垂直クロックＶＣＫの最初の立ち上がりエッジに同期して立ち上がり、垂直クロックＶＣＫの最初から３番目の立ち上がりエッジに同期して立ち下がる、２水平期間の幅のパルスを走査線Ｇ１に出力すると共に、垂直クロックＶＣＫの立ち上がりエッジに同期して順次、次のビットへシフト動作する。その結果、各行の走査線Ｇ１、Ｇ２、・・・、Ｇｎには、図２に示すように、各々表示信号ＳＩＧに対し、水平期間周期の２倍のオン期間を有するパルスが１水平期間毎に順次走査パルスとして送出される。
【００４１】
各水平期間に選択されるゲート線との関係は表１のようになる。
【００４２】
【表１】
2004258498.tif 000003
この結果、任意の第ｍ行の画素には第（ｍ−１）ラインと第ｍラインの表示信号が繰り返して書き込まれることになるが、液晶駆動電圧として最終的に保持されるのは２回目に書き込んだ第ｍラインの表示信号の方であり、第（ｍ−１）ラインの信号が書き込まれる１ライン期間の影響は無視して差し支えないレベルである。
【００４３】
本実施の形態における液晶表示装置の駆動方法によれば、図３（Ａ）に示す第ｍ行画素（ｍは１〜ｎ−１のうちの任意の値）に供給される走査パルスの立ち下がり、すなわち第ｍ行の画素内のスイッチングトランジスタのオンからオフへの遷移タイミングに対し、図３（Ｂ）に示す第（ｍ＋１）行画素に供給される走査パルスの立ち上がり、すなわち、第（ｍ＋１）行の画素内のスイッチングトランジスタのオフからオンへの遷移タイミングが１水平期間先行している。
【００４４】
換言すれば、第（ｍ＋１）行の画素が選択状態となり、この行に属する画素の画素電極電圧レベルが変化する期間には、第ｍ行画素はいずれも選択状態となっており、隣接画素電極間の寄生容量結合によって第（ｍ＋１）行画素から第ｍ行画素に対しフィードスルーによる誤差電圧が生じても、オン状態にある第ｍ行画素のスイッチングトランジスタによって再充電が行われ、その影響がキャンセルされる。
【００４５】
ここで、垂直アドレス回路１０３からの距離が近い画素に供給される走査パルスは、第ｍ行画素、第（ｍ＋１）行画素では図３（Ａ）、（Ｂ）に点線で示すように立ち上がり及び立ち下がりがそれぞれ急峻であるのに対し、垂直アドレス回路１０３からの距離が遠い画素に供給される走査パルスは、第ｍ行画素、第（ｍ＋１）行画素では図３（Ａ）、（Ｂ）に実線で示すように立ち上がり及び立ち下がりがそれぞれなまり、傾斜を有するが、前述したキャンセル効果は走査パルス波形のなまりの程度に依存しないため、隣接画素電極間寄生容量起因のフィードスルー電圧分布が軽減され、より均一性に優れた表示品質を得ることができる。
【００４６】
次に、本発明の液晶表示装置の第２の実施の形態について説明する。図４は本発明になる液晶表示装置の第２の実施の形態の回路構成図を示す。同図中、図１と同一構成部分には同一符号を付し、その説明を省略する。図４において、垂直アドレス回路１０６は、垂直シフトレジスタ（ＶＳＲ）１０５と、垂直シフトレジスタ１０５のｎ個の各出力ビット端子Ａ１、Ａ２、・・・、Ａｎに一方の入力端子が個別に接続され、他方の入力端子が垂直スタート信号ＶＳＴに共通接続されたｎ個の２入力ＡＮＤゲートＧＡ１、ＧＡ２、・・・、ＧＡｎとから構成されている。ＡＮＤゲートＧＡ１、ＧＡ２、・・・、ＧＡｎの各出力端子は走査線Ｇ１、Ｇ２、・・・、Ｇｎに別々に接続されている。
【００４７】
次に、本実施の形態の垂直駆動動作について図５のタイミングチャートを併せ参照して説明する。垂直シフトレジスタ１０５は、垂直スタート信号ＶＳＴがハイレベルとなっている期間中の垂直クロックＶＣＫの最初の立ち上がりエッジに同期して立ち上がり、垂直クロックＶＣＫの次の立ち上がりエッジに同期して立ち下がる、１水平期間の幅のパルスを第１のビット端子Ａ１に出力すると共に、垂直クロックＶＣＫの立ち上がりエッジに同期して順次、次のビットへシフト動作する。その結果、ＶＣＫの立ち上がりに同期して、垂直シフトレジスタ１０５の各ビット出力端子Ａ１、Ａ２、Ａ３、・・・、Ａｎから図５にＡ１、Ａ２、Ａ３、・・・、Ａｎで示す１水平期間幅のパルスが順次出力される。
【００４８】
一方、入力垂直クロックＶＣＫは、ｎ個のＡＮＤゲートＧＡ１、ＧＡ２、・・・、ＧＡｎの各入力端子に共通に供給されており、垂直クロックＶＣＫのデューティーに応じて垂直シフトレジスタ１０５の各ビット出力端子Ａ１、Ａ２、Ａ３、・・・、Ａｎの各出力パルスがＡＮＤゲートＧＡ１、ＧＡ２、・・・、ＧＡｎによりゲートされ、各走査線Ｇ１、Ｇ２、Ｇ３、・・・、Ｇｎには、図５にＧ１、Ｇ２、Ｇ３、・・・、Ｇｎで示すように、ハイレベル期間が１水平期間より短くなるようにゲートされたパルス（垂直クロックＶＣＫのハイレベル期間と同じ幅のパルス）が走査パルスとして出力される。
【００４９】
従って、本実施の形態の構成および駆動方法によれば、ある走査線Ｇｍを介して第ｍ行画素に供給される走査パルスの立ち下がりに対して、次の走査線Ｇｍ＋１を介して第（ｍ＋１）行画素内の各スイッチングトランジスタに供給される走査パルスの立ち上がりが所定の時間遅れるため、第ｍ行の画素内の各スイッチングトランジスタのオンからオフの遷移タイミングに対し、上記の所定の時間遅れて第（ｍ＋１）行画素内の各スイッチングトランジスタがオフからオンに切り替わる。
【００５０】
換言すれば、第（ｍ＋１）行画素が選択状態となり、この行に属する画素の画素電極電圧レベルが変化する期間には、第ｍ行画素はいずれも既に非選択状態となっており、隣接画素電極間の寄生容量結合によって第（ｍ＋１）行画素から第ｍ行画素に対しフィードスルーによる誤差電圧が生じても、オフ状態にある第ｍ行画素のトランジスタによって再充電が行われることがない。
【００５１】
この条件は、垂直アドレス回路１０６からの距離が近い画素と遠い画素に供給される走査パルスの波形の変化、すなわち走査線を伝搬する走査パルスのなまりの程度に依存せず、隣接画素電極間寄生容量起因のフィードスルー電圧が全表示領域に渡って同じ量だけ発生することになる。その結果、フィードスルー電圧分布による不均一が軽減され、より均一性に優れた表示品質を得ることができる。
【００５２】
次に、本発明の第３の実施の形態について説明する。図６は本発明になる液晶表示装置の第３の実施の形態の回路構成図を示す。同図中、図４と同一構成部分には同一符号を付し、その説明を省略する。図６に示す第３の実施の形態は、上記第２の実施の形態において走査パルス出力をゲートするために用いるゲート信号を、別の手段で実現した、第２実施の形態の変形例である。
【００５３】
図４の第２の実施の形態では、ＡＮＤゲートＧＡ１〜ＧＡｎによる垂直シフトレジスタ１０５の出力パルスのゲートを、垂直クロックＶＣＫを用いて実現している。これに対し、図６の第３の実施の形態では、ＡＮＤゲートＧＡ１〜ＧＡｎのゲート信号を生成する手段として、垂直クロックＶＣＫを２分周する２分周回路１１０と、この２分周回路１１０の出力信号を水平クロック周期の所定個数分遅延させる遅延回路１１１と、遅延回路１１１の出力信号を反転させるインバータ回路１１２と、排他的論理和ゲート（ＥＸ−ＯＲ）１１３の組み合わせからなるタイミング回路を含んで構成した点に特徴がある。
【００５４】
次に、本実施の形態の垂直駆動動作について図７のタイミングチャートを併せ参照して説明する。垂直クロックＶＣＫが垂直シフトレジスタ１０５に入力されると、そのＶＣＫの立ち上がりに同期して、垂直シフトレジスタ１０５の各ビット出力端子Ａ１、Ａ２、Ａ３、・・・、Ａｎから図７にＡ１、Ａ２、Ａ３、・・・、Ａｎで示す１水平期間幅のパルスが順次出力される。
【００５５】
一方、入力垂直クロックＶＣＫは、図６の２分周回路１１０にも供給され、ここでその立ち上がりに同期して１水平期間毎に反転する、繰り返し周波数が２倍の図７にＰで示す矩形波とされる。この矩形波は、遅延回路１１１により水平クロック周期の所定倍の期間、遅延された後インバータ回路１１２で極性が反転されて図７にＱで示す波形とされた後、排他的論理和ゲート（ＥＸ−ＯＲ）１１３に供給される一方、直接に排他的論理和ゲート（ＥＸ−ＯＲ）１１３に供給される。
【００５６】
これにより、排他的論理和ゲート（ＥＸ−ＯＲ）１１３からは図７に（ＧＡＴＥ）で示す波形の１水平期間周期のパルスが取り出され、内部ゲート信号として垂直アドレス回路１０６内のＡＮＤゲートＧＡ１〜ＧＡｎに共通に入力される。ＡＮＤゲートＧＡ１〜ＧＡｎは、この内部ゲート信号がハイレベルの期間のみ、対応する垂直アドレス回路１０５の出力ビット端子Ａ１〜Ａｎからの出力パルスをゲート出力するため、ＡＮＤゲートＧＡ１〜ＧＡｎからは、図７にＧ１〜Ｇｎで示す１水平期間周期のパルスが取り出され、走査パルスとして図６の走査線Ｇ１〜Ｇｎに供給される。
【００５７】
このように、本実施の形態によれば、第２の実施の形態と異なり、垂直クロックＶＣＫの立ち上がり位相と、水平クロック周期の所定倍の遅延でゲート信号を生成するため、垂直クロックＶＣＫのデューティーをゲート用に加工することが不要となる。また、第２の実施の形態と同様に、本実施の形態によれば、隣接画素電極間寄生容量起因のフィードスルー電圧が全表示領域に渡って同じ量だけ発生し、その結果、フィードスルー電圧分布による不均一が軽減され、より均一性に優れた表示品質を得ることができる。
【００５８】
【発明の効果】
以上説明したように、本発明によれば、隣接する第ｍ行と第（ｍ＋１）行の２本の走査線のうち、第（ｍ＋１）行の走査線に接続された各画素がスイッチング素子のオンにより選択状態となった時点では、隣接する第ｍ行の走査線に接続された各画素のスイッチング素子が直前の状態（オン又はオフ状態）を維持するようにしたため、走査線を伝搬する走査パルスのなまりの程度に依存せず、隣接画素電極間寄生容量起因のフィードスルー電圧が全表示領域に渡って同じ量だけ軽減又は同じ量だけ発生するようにでき、これにより全表示領域にわたってフィードスルー電圧分布による不均一が軽減され、より均一性に優れた表示品質を得ることができ、特に、構造上隣接画素間の寄生容量が大きい反射型液晶表示装置の表示均一性を改善することができる。
【図面の簡単な説明】
【図１】本発明の液晶表示装置の第１の実施の形態の回路構成図である。
【図２】図１の液晶表示装置の各部のタイミングチャートである。
【図３】図１の液晶表示装置の隣接する行の画素へ供給される走査パルスの波形図である。
【図４】本発明の液晶表示装置の第２実施の形態の回路構成図である。
【図５】図４の液晶表示装置の各部のタイミングチャートである。
【図６】本発明の液晶表示装置の第３の実施の形態の回路構成図である。
【図７】図６の液晶表示装置の各部のタイミングチャートである。
【図８】従来の液晶表示装置の液晶パネルの一例の概略構成図である。
【図９】従来の液晶表示装置の一例の回路構成図である。
【図１０】従来の液晶表示装置における表示画素部分の断面構造の概略図である。
【図１１】従来の液晶表示装置の寄生容量を含む等価回路図である。
【図１２】従来の液晶表示装置の走査線上の各部における走査パルスの波形図である。
【図１３】図１２の垂直アドレス回路の近傍に位置する走査線Ｇ上のＡ点、および遠くに位置する走査線Ｇ上のＣ点の各々の画素において発生するフィードスルー電圧の概要を表した模式図である。
【図１４】従来の液晶表示装置のフィードスルー量を、横軸を垂直アドレス回路からの距離としてプロットした図である。
【符号の説明】
１０１  水平アドレス回路
１０２  水平シフトレジスタ
１０３、１０６  垂直アドレス回路
１０４、１０５  垂直シフトレジスタ
１１０  ２分周回路
１１１  遅延回路
１１２  インバータ回路
１１３  排他的論理和ゲート（ＥＸ−ＯＲ）
ＳＷ  スイッチ回路
ＧＡ１〜ＧＡｎ  ＡＮＤゲート
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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