(57)【要約】【課題】マイクロプロセッサが特別なプログラムを搭載していなくても、できる限りデータの消去回数を抑制して、実質的にフラッシュメモリの書き換え可能回数を増やすことができるフラッシュメモリ装置を得ることを目的とする。【解決手段】マイクロプロセッサ１から書込コマンドを受信すると、複数のセクタ（０）〜（３）の中から未書込状態のセクタを検出するセクタ判定回路１３を設け、そのセクタ判定回路１３が未書込状態のセクタを検出すると、外部から受信したデータを当該セクタに書き込むようにする。【選択図】        図１
2004220644.tif 000002
【特許請求の範囲】
【請求項１】
特定のブロックが複数のセクタに分割されたフラッシュメモリと、外部から書込コマンドを受信すると、上記複数のセクタの中から未書込状態のセクタを検出するセクタ検出手段と、上記セクタ検出手段が未書込状態のセクタを検出すると、外部から受信したデータを当該セクタに書き込む書込手段とを備えたフラッシュメモリ装置。
【請求項２】
各セクタに対するデータの書込状態を示す識別情報がフラッシュメモリに格納され、セクタ検出手段が当該識別情報を参照して、複数のセクタの中から未書込状態のセクタを検出することを特徴とする請求項１記載のフラッシュメモリ装置。
【請求項３】
セクタ検出手段が外部から読込コマンドを受信したとき、複数のセクタの中から既書込状態のセクタを検出すると、そのセクタからデータを読み込んで外部に出力する読込手段を設けたことを特徴とする請求項１記載のフラッシュメモリ装置。
【請求項４】
セクタ検出手段が外部から消去コマンドを受信したとき、複数のセクタの中から未書込状態のセクタを検出することができない場合、上記複数のセクタに書き込まれているデータを消去する消去手段を設けたことを特徴とする請求項１記載のフラッシュメモリ装置。
【請求項５】
消去手段は、セクタ検出手段が外部から消去コマンドを受信したとき、複数のセクタの中から未書込状態のセクタを検出すると、データの消去を拒否することを特徴とする請求項４記載のフラッシュメモリ装置。
【請求項６】
セクタ検出手段は、マイクロプロセッサからコマンドを受信することを特徴とする請求項１から請求項５のうちのいずれか１項記載のフラッシュメモリ装置。
【請求項７】
セクタ検出手段は、ＲＯＭライタからコマンドを受信することを特徴とする請求項１から請求項５のうちのいずれか１項記載のフラッシュメモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、外部からコマンドを受信して、フラッシュメモリに対するデータの読み書き等を制御するフラッシュメモリ装置に関するものである。
【０００２】
【従来の技術】
フラッシュメモリは、固定の容量（データサイズ）毎に複数のブロックに分割されており、ユーザはＥＥＰＲＯＭの代替えとして小量データ格納用にフラッシュメモリの特定ブロックを使用している。しかし、一般的なフラッシュメモリの書き換え可能回数は１００回程度であるため、ユーザからはＥＥＰＲＯＭ並の書き換え可能回数（１万回〜１０万回）が要求される。この要求を実現するためにはメモリセルの特性改善のための開発が必要である。
【０００３】
そこで、従来はフラッシュメモリのメモリセルの特性を変更することなく、実質的にフラッシュメモリの書き換え可能回数を増やすため、フラッシュメモリの任意のブロック領域を複数のセクタ領域に分割し、マイクロプロセッサが任意のブロック領域にデータを書き込む際、順次、複数のセクタ領域の中の未書込領域にデータを書き込み、未書込領域がなくなると、任意のブロック領域を一括して消去するようにする（例えば、特許文献１を参照）。
【０００４】
【特許文献１】
特開２００２−７２２１公報（段落番号［００１８］、第１図）
【０００５】
【発明が解決しようとする課題】
従来のフラッシュメモリ装置は以上のように構成されているので、メモリセルの特性を変更することなく、実質的にフラッシュメモリの書き換え可能回数を増やすことができる。しかし、マイクロプロセッサがデータをフラッシュメモリに書き込む際の動作を制御するプログラムが必要となる課題があった。
また、マイクロプロセッサが上記プログラムを搭載している必要があるため、上記プログラムを搭載しているマイクロプロセッサ以外の機器（例えば、ＲＯＭライタ）がデータをフラッシュメモリに書き込む際には、フラッシュメモリの書き換え可能回数を増やすことができない課題があった。
【０００６】
この発明は上記のような課題を解決するためになされたもので、マイクロプロセッサが特別なプログラムを搭載していなくても、できる限りデータの消去回数を抑制して、実質的にフラッシュメモリの書き換え可能回数を増やすことができるフラッシュメモリ装置を得ることを目的とする。
【０００７】
【課題を解決するための手段】
この発明に係るフラッシュメモリ装置は、外部から書込コマンドを受信すると、複数のセクタの中から未書込状態のセクタを検出するセクタ検出手段を設け、そのセクタ検出手段が未書込状態のセクタを検出すると、外部から受信したデータを当該セクタに書き込むようにしたものである。
【０００８】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態１．
図１はこの発明の実施の形態１によるフラッシュメモリ装置を示す構成図であり、図において、マイクロプロセッサ１はフラッシュメモリ１１にデータを書き込む際に書込コマンドを発行し、フラッシュメモリ装置２はマイクロプロセッサ１から書込コマンドを受信すると、その書込コマンドにしたがってデータの書込処理を実施する。
【０００９】
フラッシュメモリ１１を構成する複数のブロックのうち、ＥＥＰＲＯＭの代わりに使用する特定ブロックはＮ個のセクタ（１）〜（Ｎ）に分割され、各セクタ（１）〜（Ｎ）にはデータの書込状態を示すステータスビット（識別情報）１１ａが付加されている。
フラッシュメモリ制御回路１２はセクタ判定回路１３とフラッシュメモリコントローラ１４から構成されている。
【００１０】
セクタ判定回路１３はマイクロプロセッサ１からフラッシュメモリコントローラ１４を介して書込コマンドを受信すると、セクタ（１）〜（Ｎ）の中から未書込状態のセクタを検出し、そのセクタの内部アドレスをフラッシュメモリコントローラ１４に通知する。フラッシュメモリコントローラ１４はセクタ判定回路１３からセクタの内部アドレスを受けると、マイクロプロセッサ１から受信したデータを当該セクタに書き込む処理を実施する。
なお、セクタ判定回路１３はセクタ検出手段を構成し、フラッシュメモリコントローラ１４は書込手段を構成している。
図３はこの発明の実施の形態１によるフラッシュメモリ装置の処理内容を示すフローチャートである。
【００１１】
次に動作について説明する。
この実施の形態１では、説明の便宜上、図２に示すように、先頭アドレスが１０００Ｈのブロックを特定ブロック（容量は４Ｋバイト）とし、その特定ブロックが４分割されている場合について説明する。この例では、１個のセクタのサイズは１Ｋバイトになり、ステータスビットが“０”のセクタ（０）にはデータが既に書き込まれており、ステータスビットが“１”のセクタ（１）〜（３）にはデータが未だ書き込まれていないものとする。
【００１２】
まず、フラッシュメモリ１１にデータを書き込む場合、マイクロプロセッサ１が書込コマンドを発行して、その書込データと書込アドレスと制御信号を出力する。
フラッシュメモリコントローラ１４は、マイクロプロセッサ１から書込コマンド，書込データ及び制御信号を受信すると（ステップＳＴ１）、書込コマンドが発行された旨を示すコマンド情報をセクタ判定回路１３に出力する（ステップＳＴ２）。
【００１３】
セクタ判定回路１３は、マイクロプロセッサ１から書込アドレスを受信し（ステップＳＴ３）、かつ、フラッシュメモリコントローラ１４からコマンド情報を受けると、その書込アドレスが特定ブロックの範囲内であるか否かを判定する（ステップＳＴ４）。即ち、その書込アドレスが１０００Ｈ〜１ＦＦＦＨの範囲内であるか否かを判定する。
セクタ判定回路１３は、その書込アドレスが特定ブロックの範囲内でない場合、特定ブロック以外のブロックへのアクセス要求であると判断し、その書込アドレスをフラッシュメモリコントローラ１４に出力する（ステップＳＴ５）。
【００１４】
セクタ判定回路１３は、その書込アドレスが特定ブロックの範囲内である場合（この例では、説明の便宜上、書込アドレスが１１００Ｈであるとする）、特定ブロックへのアクセス要求であると判断し、フラッシュメモリコントローラ１４から受けたコマンド情報を解析する（ステップＳＴ６）。この例では、そのコマンド情報は、書込コマンドが発行された旨を示すので、セクタ判定回路１３は、セレクタカウント数を“０”にセットする（ステップＳＴ７）。
【００１５】
セクタ判定回路１３は、セレクタカウント数に対応するセクタ、即ち、セクタ（０）のステータスビット１１ａを参照して、セクタ（０）に対するデータの書込状態を確認する（ステップＳＴ８）。
この例では、セクタ（０）のステータスビット１１ａは“０”であるため、セクタ（０）にはデータが既に書き込まれていると判断し、セレクタカウント数に“１”を加算してステップＳＴ８の処理に戻る（ステップＳＴ１０）。
ただし、“１”加算前のセレクタカウント数が総セクタ数ｍ−１（この例では、ｍ＝４）に到達していれば（ステップＳＴ９）、セクタ（０）〜（３）の全てにデータが書き込まれているので、特定ブロック以外のブロックへのアクセス要求のときと同様に、その書込アドレスをフラッシュメモリコントローラ１４に出力する（ステップＳＴ１１）。
【００１６】
次に、セクタ判定回路１３は、セレクタカウント数に対応するセクタ、即ち、セクタ（１）のステータスビット１１ａを参照して、セクタ（１）に対するデータの書込状態を確認する（ステップＳＴ８）。
この例では、セクタ（１）のステータスビット１１ａは“１”であるため、セクタ（１）にはデータが未だ書き込まれていないと判断し、フラッシュメモリコントローラ１４に出力する内部アドレスを計算する（ステップＳＴ１２）。
即ち、書込アドレス“１１００Ｈ”に対して、セレクタカウント数“１”とセクタサイズ“４００Ｈ”（１Ｋバイト＝４００Ｈ）の乗算結果を加算して内部アドレス“１５００Ｈ”を求める。
内部アドレス＝書込アドレス＋セレクタカウント数×セクタサイズ
＝１１００Ｈ＋１×４００Ｈ＝１５００Ｈ
【００１７】
セクタ判定回路１３は、上記のようにして内部アドレスを計算すると、その内部アドレス“１５００Ｈ”をフラッシュメモリコントローラ１４に出力し、また、ステータスビット１１ａの更新を許可するステータスライト信号をイネーブルして、そのステータスライト信号をフラッシュメモリコントローラ１４に出力する（ステップＳＴ１３）。
【００１８】
フラッシュメモリコントローラ１４は、セクタ判定回路１３から内部アドレス“１５００Ｈ”を受けると、その内部アドレス“１５００Ｈ”を先頭アドレスとして、セクタ（１）に対する書込データの書込処理を実施する（ステップＳＴ１４）。
次に、フラッシュメモリコントローラ１４は、セクタ判定回路１３からイネーブルされたステータスライト信号を受けているので（ステップＳＴ１５）、セクタ（１）のステータスビット１１ａを“１”から“０”に更新し（ステップＳＴ１６）、そのステータスライト信号をディセーブルにする（ステップＳＴ１７）。
ただし、フラッシュメモリコントローラ１４は、セクタ判定回路１３からステップＳＴ５又はＳＴ１１の処理において、書込アドレスを受けた場合には、その書込アドレスを先頭アドレスとして、特定ブロック以外のブロックに書込データを書き込むようにする。
【００１９】
以上で明らかなように、この実施の形態１によれば、マイクロプロセッサ１から書込コマンドを受信すると、複数のセクタ（０）〜（３）の中から未書込状態のセクタを検出するセクタ判定回路１３を設け、そのセクタ判定回路１３が未書込状態のセクタを検出すると、マイクロプロセッサ１から受信したデータを当該セクタに書き込むように構成したので、マイクロプロセッサ１が特別なプログラムを搭載していなくても、できる限りデータの消去回数を抑制して、実質的にフラッシュメモリ１１の書き換え可能回数を増やすことができる効果を奏する。
【００２０】
なお、この実施の形態１では、フラッシュメモリ装置２がマイクロプロセッサ１から書込コマンド等を受信して、書込データをフラッシュメモリ１１に書き込むものについて示したが、これに限るものではなく、例えば、ＲＯＭライタから書込コマンド等を受信して、書込データをフラッシュメモリ１１に書き込むようにしてもよい。
【００２１】
実施の形態２．
図４はこの発明の実施の形態２によるフラッシュメモリ装置を示す構成図であり、図において、図１と同一符号は同一または相当部分を示すので説明を省略する。
セクタ判定回路１５はセクタ判定回路１３と同様の機能を有する他に、マイクロプロセッサ１からフラッシュメモリコントローラ１６を介して読込コマンドを受信すると、セクタ（１）〜（Ｎ）の中から既書込状態のセクタを検出し、そのセクタの内部アドレスをフラッシュメモリコントローラ１６に通知する。フラッシュメモリコントローラ１６はフラッシュメモリコントローラ１４と同様の機能を有する他に、セクタ判定回路１５からセクタの内部アドレスを受けると、そのセクタからデータを読み込んでマイクロプロセッサ１に送信する処理を実施する。なお、セクタ判定回路１５はセクタ検出手段を構成し、フラッシュメモリコントローラ１６は書込手段及び読込手段を構成している。
図５はこの発明の実施の形態２によるフラッシュメモリ装置の処理内容を示すフローチャートである。
【００２２】
次に動作について説明する。
この実施の形態２では、説明の便宜上、上記実施の形態１と同様に、セクタ（０）にはデータが既に書き込まれており、セクタ（１）〜（３）にはデータが未だ書き込まれていないものとする。
まず、フラッシュメモリ１１のデータを読み込む場合、マイクロプロセッサ１が読込コマンドを発行して、その読込アドレスと制御信号を出力する。
フラッシュメモリコントローラ１６は、マイクロプロセッサ１から読込コマンド及び制御信号を受信すると（ステップＳＴ２１）、読込コマンドが発行された旨を示すコマンド情報をセクタ判定回路１５に出力する（ステップＳＴ２２）。
【００２３】
セクタ判定回路１５は、マイクロプロセッサ１から読込アドレスを受信し（ステップＳＴ２３）、かつ、フラッシュメモリコントローラ１６からコマンド情報を受けると、その読込アドレスが特定ブロックの範囲内であるか否かを判定する（ステップＳＴ２４）。即ち、その読込アドレスが１０００Ｈ〜１ＦＦＦＨの範囲内であるか否かを判定する。
セクタ判定回路１５は、その読込アドレスが特定ブロックの範囲内でない場合、特定ブロック以外のブロックへのアクセス要求であると判断し、その読込アドレスをフラッシュメモリコントローラ１６に出力する（ステップＳＴ２５）。
【００２４】
セクタ判定回路１５は、その読込アドレスが特定ブロックの範囲内である場合（この例では、説明の便宜上、読込アドレスが１１００Ｈであるとする）、特定ブロックへのアクセス要求であると判断し、フラッシュメモリコントローラ１６から受けたコマンド情報を解析する（ステップＳＴ２６）。この例では、そのコマンド情報は、読込コマンドが発行された旨を示すので、セクタ判定回路１５は、セレクタカウント数を“０”にセットする（ステップＳＴ２７）。
【００２５】
セクタ判定回路１５は、セレクタカウント数に対応するセクタ、即ち、セクタ（０）のステータスビット１１ａを参照して、セクタ（０）に対するデータの書込状態を確認する（ステップＳＴ２８）。
この例では、セクタ（０）のステータスビット１１ａは“０”であるため、セクタ（０）にはデータが既に書き込まれていると判断し、セレクタカウント数に“１”を加算する（ステップＳＴ２９）。ただし、セクタ（０）のステータスビット１１ａが“１”の場合には、特定ブロックにはデータが書き込まれているセクタが存在しないと判断し、ステップＳＴ２５の処理に進む。
【００２６】
次に、セクタ判定回路１５は、セレクタカウント数に対応するセクタ、即ち、セクタ（１）のステータスビット１１ａを参照して、セクタ（１）に対するデータの書込状態を確認する（ステップＳＴ３０）。
この例では、セクタ（１）のステータスビット１１ａは“１”であるため、セクタ（１）にはデータが未だ書き込まれていないと判断し、フラッシュメモリコントローラ１６に出力する内部アドレスを計算する（ステップＳＴ３３）。
即ち、読込アドレス“１１００Ｈ”に対して、セレクタカウント数“１”−１とセクタサイズ“４００Ｈ”（１Ｋバイト＝４００Ｈ）の乗算結果を加算して内部アドレス“１１００Ｈ”を求める。
内部アドレス＝読込アドレス＋（セレクタカウント数−１）×セクタサイズ
＝１１００Ｈ＋（１−１）×４００Ｈ＝１１００Ｈ
【００２７】
ただし、セクタ（０）〜（３）の全てにデータが書き込まれている場合には、セレクタカウント数を“１”にセットして、ステップＳＴ３３の処理に進む（ステップＳＴ３１，ＳＴ３２）。
セクタ判定回路１５は、上記のようにして内部アドレスを計算すると、その内部アドレス“１１００Ｈ”をフラッシュメモリコントローラ１６に出力する。
【００２８】
フラッシュメモリコントローラ１６は、セクタ判定回路１５から内部アドレス“１１００Ｈ”を受けると、その内部アドレス“１１００Ｈ”を先頭アドレスとして、セクタ（０）からデータを読み込み（ステップＳＴ３４）、その読込データをマイクロプロセッサ１に送信する。
【００２９】
以上で明らかなように、この実施の形態２によれば、マイクロプロセッサ１から読込コマンドを受信したとき、複数のセクタの中から既書込状態のセクタを検出すると、そのセクタからデータを読み込んでマイクロプロセッサ１に出力するように構成したので、マイクロプロセッサ１が特別なプログラムを搭載していなくても、フラッシュメモリ１１からデータを読み込むことができる効果を奏する。
【００３０】
なお、この実施の形態２では、フラッシュメモリ装置２がマイクロプロセッサ１から読込コマンド等を受信して、フラッシュメモリ１１からデータを読み込むものについて示したが、これに限るものではなく、例えば、ＲＯＭライタから読込コマンド等を受信して、フラッシュメモリ１１からデータを読み込むようにしてもよい。
【００３１】
実施の形態３．
図６はこの発明の実施の形態３によるフラッシュメモリ装置を示す構成図であり、図において、図４と同一符号は同一または相当部分を示すので説明を省略する。
セクタ判定回路１７はセクタ判定回路１５と同様の機能を有する他に、マイクロプロセッサ１からフラッシュメモリコントローラ１８を介して消去コマンドを受信すると、セクタ（１）〜（Ｎ）の中から未書込状態のセクタの検出処理を実施し、未書込状態のセクタを検出することができない場合、マイクロプロセッサ１から受信した消去アドレスをフラッシュメモリコントローラ１８に通知する。フラッシュメモリコントローラ１８はフラッシュメモリコントローラ１６と同様の機能を有する他に、セクタ判定回路１７から消去アドレスを受けると、特定ブロックに書き込まれているデータを一括して消去する処理を実施する。
なお、セクタ判定回路１７はセクタ検出手段を構成し、フラッシュメモリコントローラ１８は書込手段，読込手段及び消去手段を構成している。
図７はこの発明の実施の形態３によるフラッシュメモリ装置の処理内容を示すフローチャートである。
【００３２】
次に動作について説明する。
まず、フラッシュメモリ１１の特定ブロックに書き込まれているデータを一括して消去する場合、マイクロプロセッサ１が消去コマンドを発行して、その消去アドレスと制御信号を出力する。
フラッシュメモリコントローラ１８は、マイクロプロセッサ１から消去コマンドと制御信号を受信すると（ステップＳＴ４１）、消去コマンドが発行された旨を示すコマンド情報をセクタ判定回路１７に出力する（ステップＳＴ４２）。
【００３３】
セクタ判定回路１７は、マイクロプロセッサ１から消去アドレスを受信し（ステップＳＴ４３）、かつ、フラッシュメモリコントローラ１８からコマンド情報を受けると、その消去アドレスが特定ブロックの範囲内であるか否かを判定する（ステップＳＴ４４）。即ち、その消去アドレスが１０００Ｈ〜１ＦＦＦＨの範囲内であるか否かを判定する。
【００３４】
セクタ判定回路１７は、その消去アドレスが特定ブロックの範囲内である場合（この例では、説明の便宜上、消去アドレスが１０００Ｈであるとする）、特定ブロックへのアクセス要求であると判断し、フラッシュメモリコントローラ１８から受けたコマンド情報を解析する（ステップＳＴ４５）。この例では、そのコマンド情報は、消去コマンドが発行された旨を示すので、セクタ判定回路１７は、セレクタカウント数を“０”にセットする（ステップＳＴ４６）。
【００３５】
セクタ判定回路１７は、セレクタカウント数に対応するセクタ、即ち、セクタ（０）のステータスビット１１ａを参照して、セクタ（０）に対するデータの書込状態を確認する（ステップＳＴ４７）。
セクタ（０）のステータスビット１１ａが“０”である場合には、セクタ（０）にはデータが既に書き込まれていると判断し、セレクタカウント数に“１”を加算してステップＳＴ４７の処理に戻る（ステップＳＴ４９）。
【００３６】
セクタ判定回路１７は、上記の処理を繰り返し実施して、セクタ（０）〜（３）のステータスビット１１ａがすべて“０”であることを確認すると（ステップＳＴ４８）、ステータスライト信号をイネーブルして、そのステータスライト信号と消去アドレス“１０００Ｈ”をフラッシュメモリコントローラ１８に出力する（ステップＳＴ５０，ＳＴ５１）。
一方、セクタ判定回路１７は、セクタ（０）〜（３）の何れかのステータスビット１１ａが“１”であることを確認すると（ステップＳＴ４７）、コマンド終了信号をイネーブルにする（ステップＳＴ５２）。
【００３７】
フラッシュメモリコントローラ１８は、セクタ判定回路１７から消去アドレス“１０００Ｈ”を受け、かつ、イネーブルされたコマンド終了信号を受けていない場合（ステップＳＴ５３）、その消去アドレス“１０００Ｈ”を先頭アドレスとして、セクタ（０）〜（３）に書き込まれているデータを一括して消去する（ステップＳＴ５４）。
次に、フラッシュメモリコントローラ１８は、セクタ判定回路１７からイネーブルされたステータスライト信号を受けているので（ステップＳＴ５５）、セクタ（０）〜（３）のステータスビット１１ａを“０”から“１”に更新し（ステップＳＴ５６）、そのステータスライト信号をディセーブルにする（ステップＳＴ５７）。
一方、フラッシュメモリコントローラ１８は、セクタ判定回路１７からイネーブルされたコマンド終了信号を受けると、データの一括消去を拒否して処理を終了する（ステップＳＴ５８）。
【００３８】
以上で明らかなように、この実施の形態３によれば、マイクロプロセッサ１から消去コマンドを受信したとき、複数のセクタ（０）〜（３）の中から未書込状態のセクタを検出することができない場合、複数のセクタ（０）〜（３）に書き込まれているデータを消去するように構成したので、マイクロプロセッサ１が特別なプログラムを搭載していなくても、特定ブロックに書き込まれているデータを一括して消去することができる効果を奏する。
また、この実施の形態３によれば、マイクロプロセッサ１から消去コマンドを受信したとき、複数のセクタ（０）〜（３）の中から未書込状態のセクタを検出すると、データの消去を拒否するように構成したので、マイクロプロセッサ１が特別なプログラムを搭載していなくても、データの消去回数を抑制することができる効果を奏する。
【００３９】
なお、この実施の形態３では、フラッシュメモリ装置２がマイクロプロセッサ１から消去コマンド等を受信して、特定ブロックに書き込まれているデータを一括して消去するものについて示したが、これに限るものではなく、例えば、ＲＯＭライタから消去コマンド等を受信して、特定ブロックに書き込まれているデータを一括して消去するようにしてもよい。
【００４０】
【発明の効果】
以上のように、この発明によれば、外部から書込コマンドを受信すると、複数のセクタの中から未書込状態のセクタを検出するセクタ検出手段を設け、そのセクタ検出手段が未書込状態のセクタを検出すると、外部から受信したデータを当該セクタに書き込むように構成したので、マイクロプロセッサが特別なプログラムを搭載していなくても、できる限りデータの消去回数を抑制して、実質的にフラッシュメモリの書き換え可能回数を増やすことができる効果がある。
【図面の簡単な説明】
【図１】この発明の実施の形態１によるフラッシュメモリ装置を示す構成図である。
【図２】フラッシュメモリのメモリマップを示す説明図である。
【図３】この発明の実施の形態１によるフラッシュメモリ装置の処理内容を示すフローチャートである。
【図４】この発明の実施の形態２によるフラッシュメモリ装置を示す構成図である。
【図５】この発明の実施の形態２によるフラッシュメモリ装置の処理内容を示すフローチャートである。
【図６】この発明の実施の形態３によるフラッシュメモリ装置を示す構成図である。
【図７】この発明の実施の形態３によるフラッシュメモリ装置の処理内容を示すフローチャートである。
【符号の説明】
１  マイクロプロセッサ、２  フラッシュメモリ装置、１１  フラッシュメモリ、１１ａ  ステータスビット（識別情報）、１２  フラッシュメモリ制御回路、１３  セクタ判定回路（セクタ検出手段）、１４  フラッシュメモリコントローラ（書込手段）、１５  セクタ判定回路（セクタ検出手段）、１６  フラッシュメモリコントローラ（書込手段、読込手段）、１７  セクタ判定回路（セクタ検出手段）、１８  フラッシュメモリコントローラ（書込手段、読込手段、消去手段）。
【図１】
2004220644.tif 000003
【図２】
2004220644.tif 000004
【図３】
2004220644.tif 000005
【図４】
2004220644.tif 000006
【図５】
2004220644.tif 000007
【図６】
2004220644.tif 000008
【図７】
2004220644.tif 000009