(57)【要約】【課題】プロセッサが周辺装置にアクセスする際、ソフトウェアの設定等を必要とせず、最適なウエイト値でのアクセス制御が自動的に行えるウエイト制御回路を提供する。【解決手段】リードイネーブル端子、ライトイネーブル端子、アドレスバス、入力データバス、出力データバスを有するプロセッサ２のウエイト制御回路１であって、プロセッサ２から周辺装置３へのアクセスの可否を、前記プロセッサ２から前記周辺装置３の任意のレジスタへのデータのライト及びリードにより判定するための判定回路１０と、ウエイト制御実行の開始を認識するための要因レジスタ１１と、前記要因レジスタ１１がイネーブルになった場合にウエイト数に制限を設けるための制限回路１２と、を具備する。【選択図】      図１
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【特許請求の範囲】
【請求項１】
リードイネーブル端子、ライトイネーブル端子、アドレスバス、入力データバス、出力データバスを有するプロセッサのウエイト制御回路であって、
プロセッサから周辺装置へのアクセスの可否を、前記プロセッサから前記周辺装置の任意のレジスタへのデータのライト及びリードにより判定するための判定回路と、ウエイト制御実行の開始を認識するための要因レジスタと、前記要因レジスタがイネーブルになった場合にウエイト数に制限を設けるための制限回路と、を具備することを特徴とするウエイト制御回路。
【請求項２】
前記要因レジスタがイネーブルになると自動的にウエイト数を決定する決定手段を更に具備することを特徴とする請求項１に記載のウエイト制御回路。
【請求項３】
前記制限回路は、前記プロセッサが前記周辺装置にアクセスする際、アドレス、データ、ライトイネーブル、リードイネーブル、のそれぞれについてウエイト数に制限を設けることを特徴とする請求項１または２に記載のウエイト制御回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、プロセッサ（ＣＰＵ等）が周辺装置（ＬＳＩ，ＲＡＭ等）にアクセスする場合のウエイト制御回路に関する。
【０００２】
【従来の技術】
従来、ウエイト制御回路について各種の提案がなされている（例えば、特許文献１を参照）。以下、従来のウエイト制御回路に関わるアクセス制御方法の一例について説明する。
【０００３】
図５は、従来のウエイト制御回路と、プロセッサ及び周辺装置を含むシステムの構成を示すブロック図である。このシステムは、ウエイト制御回路２１、プロセッサ（ＣＰＵ）２２、周辺装置２３を含んでいる。
【０００４】
このような構成のウエイト制御回路２１のウエイト制御動作について説明する。はじめに、ＣＰＵ２２は、周辺装置２３及びウエイト制御回路２１とアドレス信号線、データ信号線を介してアクセス可能となっている。この状態で、ＣＰＵ２２はソフトウェアによって予め設定されたウエイトで周辺装置２３にアクセスする。ウエイト制御回路２１は、セットアップタイム、ホールドタイムを満足するためにウエイト制御回路２１の内部にある遅延素子（図示省略）で位相調整を行い、アクセスが行える状態になると、ウエイト制御回路２１はＣＰＵ２２に制御信号を転送し、ＣＰＵ２２は周辺装置２３にアクセス可能となる。
【０００５】
このように、従来のウエイト制御回路２１では、上述したような手順を記述したプログラムに従ってソフトウェア的にウエイト制御を行う必要があった。
【０００６】
【特許文献１】
特開２０００−９９３２６号公報（第５−６頁、図１）
【０００７】
【発明が解決しようとする課題】
しかしながら、従来のウエイト制御回路２１では、プロセッサ２２のウエイト制御を行う場合、ウエイト値を一度決定してしまうと、ソフトウェアを再設定しない限り変更できないという課題があった。
【０００８】
そこで、本発明は、上記課題に鑑みてなされたものであり、プロセッサが周辺装置にアクセスする際、ソフトウェアの設定等を必要とせず、最適なウエイト値でのアクセス制御が自動的に行えるウエイト制御回路を提供することを目的とする。
【０００９】
【課題を解決するための手段】
上記目的を達成するために、請求項１に記載のウエイト制御回路は、リードイネーブル端子、ライトイネーブル端子、アドレスバス、入力データバス、出力データバスを有するプロセッサのウエイト制御回路であって、プロセッサから周辺装置へのアクセスの可否を、前記プロセッサから前記周辺装置の任意のレジスタへのデータのライト及びリードにより判定するための判定回路と、ウエイト制御実行の開始を認識するための要因レジスタと、前記要因レジスタがイネーブルになった場合にウエイト数に制限を設けるための制限回路と、を具備することを特徴とする。
【００１０】
上記構成によれば、プロセッサが周辺装置にアクセスする際に、データのライト及びリードが正常に行えるかどうかを判定することにより、ウエイト制御を自動的に行うことができ、効率の良いアクセス動作が行える。
【００１１】
また、請求項２に記載のウエイト制御回路は、請求項１に記載のウエイト制御回路において、前記要因レジスタがイネーブルになると自動的にウエイト数を決定する決定手段を更に具備することを特徴とする。
【００１２】
上記構成によれば、ウエイト制御を行うときの要因を予め決定しておくことで、ウエイトを変更したいときに自動的にウエイト変更が実行できる。
【００１３】
また、請求項３に記載のウエイト制御回路は、請求項１または２に記載のウエイト制御回路において、前記制限回路は、前記プロセッサが前記周辺装置にアクセスする際、アドレス、データ、ライトイネーブル、リードイネーブル、のそれぞれについてウエイト数に制限を設けることを特徴とする。
【００１４】
上記構成によれば、システムまたは評価としての動作に問題がない程度の値にウエイト数を設定することができる。
【００１５】
【発明の実施の形態】
以下、本発明に係わるウエイト制御回路の好ましい実施の形態について、図面を用いて詳細に説明する。
【００１６】
図１は、本発明の実施の形態におけるウエイト制御回路と、プロセッサ及び周辺装置を含むシステムの構成を示すブロック図である。このシステムは、ウエイト制御回路１と、アドレスバス、データバス、ライトイネーブル端子、リードイネーブル端子を有するプロセッサ（ＣＰＵ）２と、周辺装置３と、で構成される。図に示すように、ウエイト制御回路１は、更に、ライト及びリードのアクセスが正常に行われるかどうかを判定する判定回路１０と、ウエイト制御を開始させるかどうかを判定する要因レジスタ１１と、ウエイト数に制限を設ける制限回路１２と、で構成される。
【００１７】
判定回路１０は、周辺装置３からのフラグＦＬＧ（後述）とＣＰＵ２のリードの状況に基づいて、ＣＰＵ２が周辺装置３に書き込み及び読み込みを正常に行えるかどうかを判定する回路である。また、要因レジスタ１１は、予めウエイト制御を実行したい場合にＯＮになるようにしておき、ＯＮになればウエイト制御を実行させるための制御レジスタとして機能するレジスタである。更に、制限回路１２は、アドレス、データ、ライトイネーブル、リードイネーブルのそれぞれにウエイトの制限情報を蓄えておき、その範囲内でウエイト制御を行うようにする回路である。
【００１８】
次に、上記構成のウエイト制御回路１を備えたシステムの動作について説明する。
【００１９】
図２は、本発明の実施の形態におけるウエイト制御回路１を備えたシステムの、周辺装置３へのアクセス時における動作を説明するためのタイミングチャートである。ＣＰＵ２が周辺装置３の任意のレジスタ（ＡＤＲ１）にデータ（ＤＡＴＡ＝１）をライトし、レジスタに正常に書き込まれていればフラグＦＬＧ＝１となり、異常の場合にはＦＬＧ＝０となる。レジスタへの書き込みが正常に行われ、その後、ＣＰＵ２がレジスタ（ＡＤＲ１）の値を正しく読み込むことができれば、正常であるとして判定回路に問題がないことが伝えられる。
【００２０】
次に、書き込みが正常に行われない異常の場合について説明する。図３は、本発明の実施の形態におけるウエイト制御回路１を備えたシステムの、周辺装置３への書き込みが異常である場合の動作を説明するためのタイミングチャ−トである。図３の左側に示すように、ＣＰＵ２が周辺装置３の任意のレジスタ（ＡＤＲ１）にデータ（ＤＡＴＡ＝１）をライトしてもフラグが立たない場合、判定回路１０は異常である（ＦＬＧ＝０）ことを検知し、制限回路１２の制限情報を参照しながら、ＣＰＵ２のウエイトを制御する。このように、異常である場合、ウエイト制御回路１は上記の動作を繰り返し行い、図３の右側に示すように、正常即ちＦＬＧ＝１が検知されるまでウエイト制御が行われる。
【００２１】
図４は、本発明の実施の形態におけるウエイト制御回路１を備えたシステムの、ウエイト制御動作の流れを示すフローチャートである。はじめに、ウエイト制御回路１の要因レジスタ１１がＯＮになると（ステップＳ１０１）、ウエイト制御を開始して、ＣＰＵ２が周辺装置３の任意のレジスタ（ＡＤＲ１）にデータ（ＤＡＴＡ＝１）をライトする（ステップＳ１０２）。次に、判定回路１０でフラグを検知し（ステップＳ１０３）、ＦＬＧ＝１を検知した場合、ＣＰＵ２が周辺装置３のレジスタ（ＡＤＲ１）のリードを行う（ステップＳ１０４）。リード値が正常であるかどうかを判定し（ステップＳ１０５）、リード値＝１の場合、ライト及びリード共に異常がないので要因レジスタ１１をＯＦＦにしてウエイト制御を終了する（ステップＳ１０６）。
【００２２】
一方、ステップＳ１０３でＦＬＧ＝１とならなかった場合、ウエイト制御回路１は制御信号を発してＣＰＵ２のウエイト変更を行い（ステップＳ１０７）、ＦＬＧ＝１となり、正常にライトが行われたことが検知されるまでステップＳ１０２、ステップＳ１０３、ステップＳ１０７のループを循環してウエイト制御を行う。
【００２３】
また、ステップＳ１０５でリード値＝１とならなかった場合、ウエイト制御回路１は制御信号を発してＣＰＵ２のウエイト変更を行い（ステップＳ１０８）、リード値＝１となり、正常にリードが行われたことが検知されるまでステップＳ１０４、ステップＳ１０５、ステップＳ１０８のループを循環してウエイト制御を行う。
【００２４】
【発明の効果】
以上のように、本発明のウエイト制御回路によれば、プロセッサが周辺装置にアクセスする際に、データのライト及びリードが正常に行えるかどうかを判定することにより、ウエイト制御を自動的に行うことができ、効率の良いアクセス動作が行える。
【図面の簡単な説明】
【図１】本発明の実施の形態におけるウエイト制御回路と、プロセッサ及び周辺装置を含むシステムの構成を示すブロック図である。
【図２】本発明の実施の形態におけるウエイト制御回路を備えたシステムの、周辺装置へのアクセス時における動作を説明するためのタイミングチャートである。
【図３】本発明の実施の形態におけるウエイト制御回路を備えたシステムの、周辺装置への書き込みが異常である場合の動作を説明するためのタイミングチャ−トである。
【図４】本発明の実施の形態におけるウエイト制御回路を備えたシステムの、ウエイト制御動作の流れを示すフローチャートである。
【図５】従来のウエイト制御回路と、プロセッサ及び周辺装置を含むシステムの構成を示すブロック図である。
【符号の説明】
１  ウエイト制御回路
２  プロセッサ（ＣＰＵ）
３  周辺装置
１０  判定回路
１１  要因レジスタ
１２  制限回路
【図１】
2004220502.tif 000003
【図２】
2004220502.tif 000004
【図３】
2004220502.tif 000005
【図４】
2004220502.tif 000006
【図５】
2004220502.tif 000007