(57)【要約】【課題】入力コマンドのシフト機能を有する同期型半導体記憶装置において、アクセスの高速化を図る。【解決手段】入力アドレスをシフトさせるモードにおいては、シフト後のタイミングで不良アドレスとの比較判定を実行し、入力アドレスをシフトさせる必要のないモードにおいては、アドレス信号をシフト回路を通過させることなく比較判定回路へ伝達して、不良アドレスとの比較を実行する。【選択図】        図１
2004206843.tif 000002
【特許請求の範囲】
【請求項１】
クロック信号に同期して動作し、第１および第２のモードを有する同期型半導体記憶装置であって、
複数のメモリセルが配置されたメモリアレイと、
前記クロック信号に同期して入力される入力アドレスを、Ｋ（Ｋ：０以上の整数）クロック遅延させて出力するシフト回路と、
Ｋを設定するモード切替回路と、
前記複数のメモリセルのうちの不良メモリセルを特定する不良アドレスを記憶し、前記第１のモードでは、前記入力アドレスと前記不良アドレスとを比較し、前記第２のモードでは、前記シフト回路から出力された前記入力アドレスと前記不良アドレスとを比較する比較判定回路と、
前記シフト回路から出力された前記入力アドレスと前記比較判定回路の比較結果とに基づいて、前記メモリアレイへのアクセスを制御するデコード回路とを備える、同期型半導体記憶装置。
【請求項２】
前記比較判定回路は、
前記シフト回路を通過前の前記入力アドレスと前記不良アドレスとの比較判定を行なう第１の判定回路と、
前記シフト回路を通過した前記入力アドレスと前記不良アドレスとの比較判定を行なう第２の判定回路と、
前記モード切替回路からの指示に応じて、Ｋ＝０である前記第１のモードにおいては、前記第１の判定回路からの比較判定結果を出力し、Ｋ≧１である前記第２のモードにおいては、前記第２の判定回路からの比較判定結果を前記デコード回路へ出力するセレクタとを含む、請求項１に記載の同期型半導体記憶装置。
【請求項３】
クロック信号に同期して動作し、第１および第２のモードを有する同期型半導体記憶装置であって、
各々に複数のメモリセルが配置された複数のメモリアレイと、
前記クロック信号に同期して入力される入力アドレスを、Ｋ（Ｋ：０以上の整数）クロック遅延させて出力するシフト回路と、
Ｋを設定するモード切替回路と、
前記複数のメモリアレイにそれぞれ対応して設けられ、各々が対応するメモリアレイ内の前記複数のメモリセルのうちの不良メモリセルを特定する不良アドレスを記憶し、前記第１のモードでは、前記入力アドレスと前記不良アドレスとを比較し、前記第２のモードでは、前記シフト回路から出力された前記入力アドレスと前記不良アドレスとを比較する複数の比較判定回路と、
前記複数の比較判定回路にそれぞれ対応して設けられ、各々が前記シフト回路から出力された前記入力アドレスおよび対応する比較判定回路の比較結果に基づいて、前記対応するメモリアレイへのアクセスを制御する複数のデコード回路とを備える、同期型半導体記憶装置。
【請求項４】
クロック信号に同期して動作し、第１および第２のモードを有する同期型半導体記憶装置であって、
複数のメモリセルが配置されたメモリアレイと、
前記クロック信号に同期して入力される入力アドレスをＫ（Ｋ：０以上の整数）クロック遅延させた第１のシフトアドレスと、Ｋ≧１のときに前記第１のシフトアドレスよりも遅延量の小さい第２のシフトアドレスとを生成するシフト回路と、
Ｋを設定するモード切替回路と、
前記複数のメモリセルのうちの不良メモリセルを特定する不良アドレスを記憶し、前記シフト回路からの前記第２のシフトアドレスと前記不良アドレスとを比較する比較判定回路と、
前記シフト回路からの前記第１のシフトアドレスと前記比較判定回路の比較結果とに基づいて前記メモリアレイへのアクセスを制御するデコード回路とを備える、同期型半導体記憶装置。
【請求項５】
前記比較判定回路は、
前記シフト回路を通過前の前記入力アドレスと前記不良アドレスとの比較判定を行なう第１の判定回路と、
前記シフト回路からの前記第２のシフトアドレスと前記不良アドレスとの比較判定を行なう第２の判定回路と、
前記モード切替回路からの指示に応じて、Ｋ＝０である前記第１のモードにおいては、前記第１の判定回路からの比較判定結果を出力し、Ｋ≧１である前記第２のモードにおいては、前記第２の判定回路からの比較判定結果を前記デコード回路へ出力するセレクタとを含む、請求項４に記載の同期型半導体記憶装置。
【請求項６】
Ｋ＝０のとき、前記第１および第２のシフトアドレスは、共通の信号である、請求項４に記載の同期型半導体記憶装置。
【請求項７】
Ｋ≧１のとき、前記第１のシフトアドレスと前記第２のシフトアドレスとの遅延量の差は１クロック未満である、請求項４に記載の同期型半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、同期型半導体記憶装置に関し、より特定的にはクロック信号の立上がりと立下がりとに同期して動作し、かつ、動作周波数の高速化に伴いメモリセルへのアクセス処理が複数サイクルにわたる同期型半導体記憶装置に関する。
【０００２】
【従来の技術】
同期型半導体記憶装置に対する高周波動作化の要求に伴って、外部クロック信号の立上がりエッジと立下がりエッジとに同期して外部とデータのやり取りを行なうダブルデータレートＳＤＲＡＭ（Double Data Rate ＳＤＲＡＭ：以下、ＤＤＲ−ＳＤＲＡＭと称する。）が開発され、実用化されている。
【０００３】
ＤＤＲ−Ｉと呼ばれる第１世代型のＤＤＲ−ＳＤＲＡＭは、複数備えられるデータ入力回路の各々において、外部クロック信号の連続する立上がりエッジと立下がりエッジとに同期して受けた２ビットのデータを１サイクル毎にメモリセルアレイに対して一度に書込む２ビットプリフェッチ動作を行なう（データの読出しについては、複数備えられるデータ出力回路の各々に対応して、メモリセルアレイから１サイクル毎に２ビットのデータが一度に読出され、その２ビットのデータが順序付けされて半サイクル毎に外部へ出力される。）。
【０００４】
近年、さらなる高周波動作化を実現するＤＤＲ−ＳＤＲＡＭとして、ＤＤＲ−ＩＩと呼ばれる第２世代型のＤＤＲ−ＳＤＲＡＭが注目されている。ＤＤＲ−ＩＩについては、「ＪＥＤＥＣ（Joint Electron Device Engineering Council）」と呼ばれる米国の電子デバイス標準化機関においてその標準化が行なわれており、その仕様については、半導体メーカから公開されている（たとえば、非特許文献１参照。）。
【０００５】
ＤＤＲ−ＩＩの第１の特徴は、４ビットプリフェッチ動作が行なわれることである。ＤＤＲ−ＩＩにおいては、内部処理の実行が指示されてからメモリセルにアクセスするまでに要する時間自体はＤＤＲ−Ｉと変わらないため、高周波化された動作周波数（外部クロック周波数）に対してメモリセルへのアクセス処理が１サイクル内に終了しない。そこで、ＤＤＲ−ＩＩにおいては、２サイクルを内部処理の１動作単位とし、その１動作単位毎にメモリセルへのアクセスが行なわれる。
【０００６】
書込み動作を例に説明すると、データ入力回路の各々において連続する２サイクルの間に外部クロック信号の立上がりおよび立下がりエッジに同期して受けた４ビット分のデータが、２サイクル毎にメモリセルアレイに対して一度に書込まれる。このように、ＤＤＲ−ＩＩにおいては、２ビットプリフェッチ動作を行なうＤＤＲ−Ｉに比べて装置内部のデータ転送レートが最大で２倍になるため、動作周波数が高速化される。
【０００７】
ＤＤＲ−ＩＩの第２の特徴として、同期型半導体記憶装置が搭載されるシステム側の動作効率を向上させる手法としてアディティブレイテンシ（以下、「ＡＬ」とも称する。）、リードレイテンシ（以下、「ＲＬ」とも称する。）およびライトレイテンシ（以下、「ＷＬ」とも称する。）が用いられていることである。ＤＤＲ−ＳＤＲＡＭにおいては、アクティベートコマンド（ＡＣＴコマンド）を受けてからリードコマンドまたはライトコマンド（以下、併せて「コラムコマンド」とも称する。）を受けるまでの時間は、動作スペックとして遅延時間ｔＲＣＤで規定されている。システムを利用するユーザからみれば、ＡＣＴコマンドを発行した後、次のサイクルでコラムコマンドを直ちに発行できることが動作効率の観点から望ましい。そこで、ＤＤＲ−ＩＩにおいては、ＡＣＴコマンドを受けた次のサイクルでコラムコマンドの受付けを可能とし、装置内部においてＡＬで規定されるサイクル分コラムコマンドを遅延させる（クロック単位でシフトさせる）ことにより、遅延時間ｔＲＣＤを確保している。以下においては、「遅延させる」という表現を「シフトさせる」ともいう。
【０００８】
このようにすることで、ＤＤＲ−ＩＩが搭載されるシステムを利用するユーザにとっては、遅延時間ｔＲＣＤを考慮することなく、コラムコマンドをＡＣＴコマンドに続けて発行することができ、効率のよいプログラムを組むことができるようになる。
【０００９】
【非特許文献１】
“５１２メガビット  エム−ディー  ディーディーアール−ＩＩ  エスディーラム  スペシフィケーション  バージョン０．１１（512Mb M-die DDR-II SDRAMSpecification Version 0.11）”、［online］、平成１４年４月、三星電気、［平成１４年１１月２９日検索］、インターネット＜ＵＲＬ：  ｈｔｔｐ：／／ｗｗｗ．ｓａｍｓｕｎｇｅｌｅｃｔｒｏｎｉｃｓ．ｃｏｍ／ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ／ＤＲＡＭ／ＤＤＲ＿ＩＩ／５１２Ｍ＿ｂｉｔ／Ｋ４Ｔ５１０４３ＱＭ／ｄｓ＿ｋ４ｔ５１０４（０８＿１６）３ｑｍ．ｐｄｆ＞
【００１０】
【発明が解決しようとする課題】
ＤＤＲ−ＩＩでは、ＡＬを用いてコラムコマンドをシフトさせる場合、入力アドレスもコラムコマンドと同様にシフトさせる必要が生じる。一般的にこのような構成は、シフトクロック数Ｋ（Ｋ：０以上の整数）をモードレジスタ等によって変更可能なシフタを設けて、当該シフタを通過させた入力アドレスをアクセスに用いることで実現される。
【００１１】
したがって、実際のアクセスに先立って必要となる、冗長救済のためのアドレス判定についても、当該シフタ通過後に開始されるため、アクセス速度の低下を招いてしまう。また、コラムコマンドをシフトさせず、入力アドレスのシフトが不要な場合であっても、シフトクロック数＝０に設定されたシフタを通過するため、入力アドレスには遅延が発生してしまい、アクセス速度の低下が招かれる。
【００１２】
この発明は、以上のような問題点を解決するためになされたものであって、この発明の目的は、入力コマンドのシフト機能を有する同期型半導体記憶装置において、アクセスを高速化することである。
【００１３】
【課題を解決するための手段】
この発明に従う同期型半導体記憶装置は、クロック信号に同期して動作し、第１および第２のモードを有する同期型半導体記憶装置であって、複数のメモリセルが配置されたメモリアレイと、クロック信号に同期して入力される入力アドレスを、Ｋ（Ｋ：０以上の整数）クロック遅延させて出力するシフト回路と、Ｋを設定するモード切替回路と、複数のメモリセルのうちの不良メモリセルを特定する不良アドレスを記憶し、第１のモードでは、入力アドレスと不良アドレスとを比較し、第２のモードでは、シフト回路から出力された入力アドレスと不良アドレスとを比較する比較判定回路と、シフト回路から出力された入力アドレスと比較判定回路の比較結果とに基づいて、メモリアレイへのアクセスを制御するデコード回路とを備える。
【００１４】
この発明の他の構成に従う半導体記憶装置は、クロック信号に同期して動作し、第１および第２のモードを有する同期型半導体記憶装置であって、複数のメモリセルが配置されたメモリアレイと、クロック信号に同期して入力される入力アドレスをＫ（Ｋ：０以上の整数）クロック遅延させた第１のシフトアドレスと、Ｋ≧１のときに第１のシフトアドレスよりも遅延量の小さい第２のシフトアドレスとを生成するシフト回路と、Ｋを設定するモード切替回路と、複数のメモリセルのうちの不良メモリセルを特定する不良アドレスを記憶し、シフト回路からの第２のシフトアドレスと不良アドレスとを比較する比較判定回路と、シフト回路からの第１のシフトアドレスと比較判定回路の比較結果とに基づいてメモリアレイへのアクセスを制御するデコード回路とを備える。
【００１５】
【発明の実施の形態】
以下において、本発明の実施の形態について、図面を参照しながら説明する。なお、図中同一符号は同一または相当部分を示す。
【００１６】
［実施の形態１］
図１は、実施の形態１に従う同期型半導体記憶装置１０００の構成を示すブロック図である。
【００１７】
図１を参照して、同期型半導体記憶装置１０００は、アドレス端子１０と、アドレスバッファ２０と、モードレジスタ３０と、シフタ４０と、スペア判定回路５０と、デコーダ８０とメモリアレイ１００とを備える。
【００１８】
メモリアレイ１００は、行列状に配列される複数の正規のメモリセル（図示せず）を含む。また、メモリアレイ１００は、複数の正規のメモリセルのうち、不良メモリセルが生じた場合に、不良メモリセルと置換するためのスペアメモリセル（図示せず）をさらに含む。
【００１９】
アドレス端子１０へは、複数の正規のメモリセルのうちの所望のメモリセルを選択するためのアドレス信号ＡＤＤが入力される。アドレスバッファ２０は、アドレス端子１０から入力されたアドレス信号ＡＤＤを一時的に記憶し、アドレス信号Ｙ＜ｎ：０＞（ｎ：自然数）を出力する。ここで、Ｙ＜ｎ：０＞は、Ｙ＜０＞〜Ｙ＜ｎ＞を総括的に表記したものである。なお、以下、本明細書においては、複数ビットの信号を総括的に示す場合には、同様の表記を用いるものとする。
【００２０】
また、以下においては、信号およびデータ等の２値的な高電圧状態（たとえば、電源電圧Ｖｃｃ）および低電圧状態（たとえば、接地電圧ＧＮＤ）を、それぞれ、Ｈレベル（“１”）およびＬレベル（“０”）とも称する。また、以下においては、先頭に記号“／”が付された信号は、当該“／”を付さない信号を反転した信号であるものとする。
【００２１】
モードレジスタ３０は、内部にセットされた情報に基づいて、シフタ４０でのシフトクロック数Ｋ（Ｋ：０以上の整数）を特定するモード切替信号ＭＲ＜２：０＞と、シフタ４０でのシフトクロックの有／無を示す選択信号ＳＬとを生成する。同期型半導体記憶装置１０００は、シフトクロック数Ｋに応じて、シフトクロック有（Ｋ≧１）のモードと、シフトクロック無（Ｋ＝０）のモードとを有することになる。なお、モードレジスタ３０に設定される情報は、特定のコマンド（モードレジスタセットコマンド等）を入力時に更新可能である。
【００２２】
モード切替信号ＭＲ＜２＞〜ＭＲ＜０＞は、シフトクロック数Ｋに応じて、いずれか１つがＨレベルに設定され、残りはＬレベルに設定される。たとえば、Ｋ＝０、１および２のときに、モード切替信号ＭＲ＜０＞，ＭＲ＜１＞およびＭＲ＜２＞は、それぞれＨレベルに設定されるものとする。以下、本実施の形態では、Ｋは０〜２の範囲で設定されるものとするが、モード切替信号のビット数を増やして、より大きなシフトクロック数を設定する構成とすることも可能である。
【００２３】
シフタ４０は、モードレジスタ３０からのモード切替信号ＭＲ＜２：０＞に応じて、アドレスバッファ２０からのアドレス信号Ｙ＜ｎ：０＞を、Ｋクロック分シフトして、シフトアドレス信号Ｚ＜ｎ：０＞として出力する。
【００２４】
スペア判定回路５０は、詳細は後述するが、アドレス信号Ｙ＜ｎ：０＞とシフトアドレス信号Ｚ＜ｎ：０＞とを受け、選択信号ＳＬに応じて、デコーダ８０を制御する一致比較判定信号ＳＰを出力する。
【００２５】
図２は、シフタ４０内に含まれ、入力アドレス信号をシフト可能なシフト回路６０の構成を示す回路図である。
【００２６】
図２を参照して、シフト回路６０は、バッファ４１〜４５と、ＮチャネルＭＯＳトランジスタ４８．０〜４８．３とを有する。ＮチャネルＭＯＳトランジスタ４８．０は、バッファ４１と４２との間に設けられる。ＮチャネルＭＯＳトランジスタ４８．１は、バッファ４２と４３との間に設けられる。ＮチャネルＭＯＳトランジスタ４８．２は、バッファ４３と４４との間に設けられる。ＮチャネルＭＯＳトランジスタ４８．３は、バッファ４４と４５との間に設けられる。
【００２７】
バッファ４１は、ノードＳ１とＮチャネルＭＯＳトランジスタ４８．０との間に設けられたインバータ４６および４７を有する。インバータ４６は、ノードＳ１に入力されたアドレス信号Ｙ＜ｎ＞の反転レベルの信号を出力する。インバータ４７は、インバータ４６から出力された信号の反転レベルの信号を出力する。すなわち、バッファ４１は、ノードＳ１から入力された信号の反転レベルの信号を一時的に記憶する機能を有する。バッファ４２〜４５は、バッファ４１と同様な構成および機能を有するので詳細な説明は繰り返さない。
【００２８】
ＮチャネルＭＯＳトランジスタ４８．０および４８．２は、Ｈレベルのクロック信号ＣＬＫの反転レベルの信号に応じて、ターンオンし、バッファ４１および４３の出力信号をそれぞれバッファ４２および４４へ伝達する。ＮチャネルＭＯＳトランジスタ４８．１および４８．３は、Ｈレベルのクロック信号ＣＬＫに応じて、ターンオンし、バッファ４２および４４の出力信号をそれぞれバッファ４３および４５へ伝達する。
【００２９】
シフト回路６０は、さらに、ＮチャネルＭＯＳトランジスタ４９．０〜４９．２を有する。ＮチャネルＭＯＳトランジスタ４９．０〜４９．２は、ノードＳ１、Ｓ２およびＳ３とノードＳＯとの間にそれぞれ設けられる。ＮチャネルＭＯＳトランジスタ４９．０のゲートへ、モードレジスタ３０からＨレベルのモード切替信号ＭＲ＜０＞が入力されると、ＮチャネルＭＯＳトランジスタ４９．０はターンオンし、ノードＳ１の信号は、ノードＳＯを介してシフトアドレス信号Ｚ＜ｎ＞として出力される。
【００３０】
ＮチャネルＭＯＳトランジスタ４９．１のゲートへ、モードレジスタ３０からＨレベルのモード切替信号ＭＲ＜１＞が入力されると、ＮチャネルＭＯＳトランジスタ４９．１はターンオンし、ノードＳ２の信号は、ノードＳＯを介してシフトアドレス信号Ｚ＜ｎ＞として出力される。
【００３１】
ＮチャネルＭＯＳトランジスタ４９．２のゲートへ、モードレジスタ３０からＨレベルのモード切替信号ＭＲ＜２＞が入力されると、ＮチャネルＭＯＳトランジスタ４９．２はターンオンし、ノードＳ３の信号は、ノードＳＯを介してシフトアドレス信号Ｚ＜ｎ＞として出力される。すなわち、シフト回路６０は、アドレス信号Ｙ＜ｎ＞をシフトしない信号、アドレス信号Ｙ＜ｎ＞を１クロックシフトした信号またはアドレス信号Ｙ＜ｎ＞を２クロックシフトした信号をシフトアドレス信号Ｚ＜ｎ＞として出力する機能を有する。なお、シフタ４０は、アドレス信号Ｙ＜ｎ：０＞を構成するビット数の数だけシフト回路６０を含む。たとえば、アドレス信号Ｙ＜ｎ：０＞を構成するビット数が“８”であれば、シフタ４０は、シフト回路６０を８個含む。したがって、シフタ４０は、入力されたアドレス信号Ｙ＜ｎ：０＞をシフトアドレス信号Ｚ＜ｎ：０＞として出力する。
【００３２】
図３は、スペア判定回路５０の構成を示す回路図である。
図３を参照して、スペア判定回路５０は、メモリアレイ１００内の不良メモリセルを特定するための不良アドレスをプログラム可能なプログラム回路７１．０〜７１．ｎを含む。プログラム回路７１．０は、電源電圧Ｖｃｃと接地電圧ＧＮＤとの間に直列に接続されたヒューズ素子７２と、ＰチャネルＭＯＳトランジスタ７３と、ＮチャネルＭＯＳトランジスタ７４とを含む。ＰチャネルＭＯＳトランジスタ７３およびＮチャネルＭＯＳトランジスタ７４のゲートへは、信号φＳが入力される。信号φＳは、通常はＨレベルに設定され、プログラム回路７１．０〜７１．ｎにプログラムされている不良アドレスとアドレス信号Ｙ＜ｎ：０＞との一致比較を判定する場合のみＬレベルに設定される。プログラム回路７１．１〜７１．ｎは、プログラム回路７１．０と同様な構成を有するので詳細な説明は繰り返さない。
【００３３】
スペア判定回路５０は、さらに、バッファ５５．０〜５５．ｎを含む。バッファ５５．０は、プログラム回路７１．０とノードＰ０との間に設けられたインバータ５６および５７を有する。インバータ５６は、プログラム回路７１．０の出力信号の反転レベルの信号を出力する。インバータ５７は、インバータ５６から出力された信号の反転レベルの信号を出力する。すなわち、バッファ５５．０は、プログラム回路７１．０から入力された信号の反転レベルの信号を一時的に記憶する機能を有する。バッファ５５．１〜５５．ｎは、バッファ５５．０と同様な構成および機能を有し、プログラム回路７１．１〜７１．ｎからの出力信号の反転レベルの信号をそれぞれ一時的に記憶する機能を有する。
【００３４】
スペア判定回路５０は、さらに、ＰチャネルＭＯＳトランジスタ５２と、ＮチャネルＭＯＳトランジスタ５３と、判定回路５１．０〜５１．ｎとを含む。ＰチャネルＭＯＳトランジスタ５２は、電源電圧ＶｃｃとノードＮ１との間に設けられる。ＰチャネルＭＯＳトランジスタ５２のゲートへは、信号φＳが入力される。ＮチャネルＭＯＳトランジスタ５３は、ノードＮ＃１と接地電圧ＧＮＤとの間に設けられる。ＮチャネルＭＯＳトランジスタ５３のゲートへは、信号／φＳが入力される。
【００３５】
判定回路５１．０〜５１．ｎは、バッファ５５．０〜５５．ｎにそれぞれ対応して、ノードＮ１とノードＮ＃１との間に並列に設けられる。判定回路５１．０は、ノードＮ１とノードＮ＃１との間に直列に接続されたＮチャネルＭＯＳトランジスタ７５，７６と、ノードＮ１とノードＮ＃１との間に直列に接続されたＮチャネルＭＯＳトランジスタ７８，７９と、インバータ７７とを有する。ＮチャネルＭＯＳトランジスタ７５および７６のゲートへは、それぞれノードＰ０の信号およびアドレス信号Ｙ＜０＞が入力される。インバータ７７は、ノードＰ０の信号の反転レベルの信号を出力する。ＮチャネルＭＯＳトランジスタ７８および７９のゲートへは、それぞれインバータ７７の出力信号およびアドレス信号／Ｙ＜０＞が入力される。判定回路５１．１〜５１．ｎは、判定回路５１．０と同様な構成および機能を有するので詳細な説明は繰り返さない。
【００３６】
スペア判定回路５０は、さらに、ＰチャネルＭＯＳトランジスタ６２と、ＮチャネルＭＯＳトランジスタ６３と、判定回路６１．０〜６１．ｎとを含む。ＰチャネルＭＯＳトランジスタ６２は、電源電圧ＶｃｃとノードＮ２との間に設けられる。ＰチャネルＭＯＳトランジスタ６２のゲートへは、信号φＳが入力される。ＮチャネルＭＯＳトランジスタ６３は、ノードＮ＃２と接地電圧ＧＮＤとの間に設けられる。ＮチャネルＭＯＳトランジスタ６３のゲートへは、信号／φＳが入力される。
【００３７】
判定回路６１．０〜６１．ｎは、バッファ５５．０〜５５．ｎにそれぞれ対応して、ノードＮ２とノードＮ＃２との間に並列に設けられる。判定回路６１．０は、ノードＮ２とノードＮ＃２との間に直列に接続されたＮチャネルＭＯＳトランジスタ８５，８６と、ノードＮ２とノードＮ＃２との間に直列に接続されたＮチャネルＭＯＳトランジスタ８８，８９と、インバータ８７とを有する。ＮチャネルＭＯＳトランジスタ８５および８６のゲートへは、それぞれノードＰ０の信号およびシフトアドレス信号Ｚ＜０＞が入力される。インバータ８７は、ノードＰ０の信号の反転レベルの信号を出力する。ＮチャネルＭＯＳトランジスタ８８および８９のゲートへは、それぞれインバータ８７の出力信号およびシフトアドレス信号／Ｚ＜０＞が入力される。判定回路６１．１〜６１．ｎは、判定回路６１．０と同様な構成および機能を有するので詳細な説明は繰り返さない。
【００３８】
スペア判定回路５０は、さらに、セレクタ７０を含む。
セレクタ７０は、モードレジスタ３０から出力される選択信号ＳＬに応じて、ノードＮ１またはＮ２の信号を一致比較判定信号ＳＰとしてデコーダ８０へ出力する。スペア判定回路５０が、シフタ４０によってシフトされていないアドレス信号Ｙ＜ｎ：０＞とプログラム回路７１．０〜７１．ｎにプログラムされている不良アドレスとの一致比較を判定する際は、選択信号ＳＬはＬレベルに設定される。スペア判定回路５０が、シフタ４０によってシフトされたシフトアドレス信号Ｚ＜ｎ：０＞とプログラム回路７１．０〜７１．ｎにプログラムされている不良アドレスとの一致比較を判定する際は、選択信号ＳＬはＨレベルに設定される。
【００３９】
セレクタ７０へＬレベルの選択信号ＳＬが入力されると、ノードＮ１の信号が一致比較判定信号ＳＰとして、デコーダ８０へ出力される。セレクタ７０へＨレベルの選択信号ＳＬが入力されると、ノードＮ２の信号が一致比較判定信号ＳＰとして、デコーダ８０へ出力される。
【００４０】
次に、プログラム回路７１．０〜７１．ｎにプログラムされている不良アドレスと、シフタ４０によってシフトされていないアドレス信号Ｙ＜ｎ：０＞との一致比較を判定する際のスペア判定回路５０の動作を説明する。通常Ｈレベルに設定されている信号φＳは、スペア判定回路５０が一致比較の判定動作を行なう際は、Ｌレベルに設定される。したがって、ノードＮ１およびＮ＃１は、それぞれ電源電圧Ｖｃｃおよび接地電圧ＧＮＤに設定される。
【００４１】
プログラム回路７１．０内のヒューズ素子７２が切断されていない場合、Ｌレベルの信号φＳによって、ＰチャネルＭＯＳトランジスタ７３はターンオンし、バッファ５５．０はＬレベルの信号を出力する。アドレス信号Ｙ＜ｎ：０＞の最下位ビットであるアドレス信号Ｙ＜０＞がＬレベルに設定されていれば、判定回路５１．０内のＮチャネルＭＯＳトランジスタ７８，７９はターンオンし、ノードＮ１の電圧レベルは、Ｌレベルに設定される。
【００４２】
一方、プログラム回路７１．０内のヒューズ素子７２が切断されている場合、Ｌレベルの信号φＳによって、ＰチャネルＭＯＳトランジスタ７３はターンオンするが、通常φＳはＨレベルに設定されているため、バッファ５５．０は一時的に記憶しているＨレベルの信号を出力する。したがって、判定回路５１．０内のＮチャネルＭＯＳトランジスタ７５はターンオンする。アドレス信号Ｙ＜ｎ：０＞の最下位ビットであるアドレス信号Ｙ＜０＞がＬレベルであれば、判定回路５１．０内のＮチャネルＭＯＳトランジスタ７９はターンオンするが、ノードＮ１とノードＮ＃１とは電気的に接続されないので、ノードＮ１の電圧レベルはＨレベルを維持する。
【００４３】
すなわち、プログラム回路７１．０内のヒューズ素子７２との一致比較の対象となるアドレス信号Ｙ＜０＞がＬレベルの場合、ヒューズ素子７２が切断されていなければ、ヒューズ素子７２のプログラムアドレスとアドレス信号Ｙ＜０＞とが一致したことを示すためにノードＮ１の電圧レベルはＬレベルに設定される。
【００４４】
一方、プログラム回路７１．０内のヒューズ素子７２との一致比較の対象となるアドレス信号Ｙ＜０＞がＨレベルの場合、ヒューズ素子７２が切断されていなければ、ヒューズ素子７２のプログラムアドレスとアドレス信号Ｙ＜０＞とが一致していないことを示すためにノードＮ１の電圧レベルはＨレベルに設定される。プログラム回路７１．１〜７１．ｎにおける一致比較判定動作は、プログラム回路７１．０と同様なので詳細な説明は繰り返さない。
【００４５】
したがって、スペア判定回路５０において、プログラム回路７１．０〜７１．ｎにプログラムされている不良アドレスとアドレス信号Ｙ＜ｎ：０＞とが全て一致すれば、ノードＮ１の電圧レベルはＬレベルに設定される。プログラム回路７１．０〜７１．ｎにプログラムされている不良アドレスとアドレス信号Ｙ＜ｎ：０＞とが１つでも異なれば、ノードＮ１の電圧レベルはＨレベルに設定される。その結果、一致比較判定信号ＳＰは、ノードＮ１の電圧レベルがＬレベルのとき、Ｌレベルに設定される。一方、一致比較判定信号ＳＰは、ノードＮ１の電圧レベルがＨレベルのとき、Ｈレベルに設定される。
【００４６】
プログラム回路７１．０〜７１．ｎにプログラムされている不良アドレスと、シフタ４０によってシフトされたシフトアドレス信号Ｚ＜ｎ：０＞との一致比較を判定する際のスペア判定回路５０の動作においては、ノードＮ１の代わりにノードＮ２の電圧レベルが、プログラム回路７１．０〜７１．ｎにプログラムされている不良アドレスとアドレス信号Ｙ＜ｎ：０＞とを比較するときの動作と同様に設定される以外は、同様であるので詳細な説明は繰り返さない。
【００４７】
再び図１を参照して、デコーダ８０は、シフタ４０およびスペア判定回路５０からそれぞれ出力されたシフトアドレス信号Ｚ＜ｎ：０＞と一致比較判定信号ＳＰとに応じて、メモリアレイ１００内の所望のメモリセルへアクセスする。デコーダ８０は、一致比較判定信号ＳＰがＬレベルの場合、シフトアドレス信号Ｚ＜ｎ：０＞で特定されるメモリセルへアクセスするための制御信号をメモリアレイ１００へ出力する。
【００４８】
一方、デコーダ８０は、一致比較判定信号ＳＰがＨレベルの場合、シフトアドレス信号Ｚ＜ｎ：０＞で特定されるメモリセルへのアクセスを禁止し、メモリアレイ１００内のスペアメモリセルにアクセスするための制御信号をメモリアレイ１００へ出力する。
【００４９】
次に、図１、図２および図３を参照して、同期型半導体記憶装置１０００における、アドレス信号Ｙ＜ｎ：０＞をシフトしない場合のメモリアクセス動作を説明する。アドレス信号Ｙ＜ｎ：０＞はシフトされないため、モードレジスタは、モード切替信号ＭＲ＜０＞および選択信号ＳＬをそれぞれＨおよびＬレベルに設定する。
【００５０】
アドレス端子１０に入力されたアドレス信号ＡＤＤは、アドレスバッファ２０を介してアドレス信号Ｙ＜ｎ：０＞として、シフタ４０およびスペア判定回路５０へ入力される。シフタ４０へは、Ｈレベルのモード切替信号ＭＲ＜０＞が入力され、シフタ４０内のシフト回路６０のＮチャネルＭＯＳトランジスタ４９．０がターンオンされる。そのため、シフタ４０に入力されたアドレス信号Ｙ＜ｎ：０＞はシフトされず、シフトアドレス信号Ｚ＜ｎ：０＞として、デコーダ８０およびスペア判定回路５０に入力される。
【００５１】
スペア判定回路５０へは、シフタ４０にアドレス信号Ｙ＜ｎ：０＞が入力されると同時に、アドレス信号Ｙ＜ｎ：０＞が入力される。そのため、アドレス信号Ｙ＜ｎ：０＞がシフタ４０を介してデコーダ８０に入力されるまでの時間と並行して、スペア判定回路５０は、プログラム回路７１．０〜７１．ｎにプログラムされている不良アドレスとアドレス信号Ｙ＜ｎ：０＞との一致比較を判定することができる。したがって、シフタ４０内のＮチャネルＭＯＳトランジスタ４９．０を介する分だけわずかに遅延したシフトアドレス信号Ｚ＜ｎ：０＞がシフタ４０から出力される時間に関わりなく、スペア判定回路５０は、一致比較判定信号ＳＰを早く決定することができる。その結果、デコーダ８０によるメモリアレイ１００へのアクセスも高速化される。
【００５２】
次に、図１、図２および図３を参照して、同期型半導体記憶装置１０００における、アドレス信号Ｙ＜ｎ：０＞をシフトする場合のメモリアクセス動作を説明する。一例として、アドレス信号Ｙ＜ｎ：０＞は１クロックシフトされるとする。アドレス信号Ｙ＜ｎ：０＞は１クロックシフトされるため、モードレジスタは、モード切替信号ＭＲ＜１＞および選択信号ＳＬをＨレベルに設定する。
【００５３】
この場合においては、スペア判定回路５０は、シフタ４０からシフトアドレス信号Ｚ＜ｎ：０＞が出力されるのを待って、プログラム回路７１．０〜７１．ｎにプログラムされている不良アドレスとシフトアドレス信号Ｚ＜ｎ：０＞との一致比較を判定することになる。したがって、スペア判定回路５０から一致比較判定信号ＳＰが出力されるまでの時間は、アドレス信号Ｙ＜ｎ：０＞がシフタ４０を経由し、１クロックシフトされる時間だけ遅くなる。その結果、同期型半導体記憶装置１０００の構成においては、アドレス信号Ｙ＜ｎ：０＞をシフトする場合、メモリアレイ１００へのアクセス速度の向上はない。
【００５４】
以上説明したように、実施の形態１に従う同期型半導体記憶装置１０００は、アドレス信号Ｙ＜ｎ：０＞をシフトしない場合において、メモリアレイ１００へのアクセスを高速化することができる。
【００５５】
［実施の形態２］
次に、アクセスの対象となるメモリアレイが複数ある場合、すなわち、複数のメモリアレイがバンクとして扱われる場合の同期型半導体記憶装置の構成を説明する。
【００５６】
図４は、実施の形態２に従う同期型半導体記憶装置１０００ａの構成を示すブロック図である。
【００５７】
図４を参照して、同期型半導体記憶装置１０００ａは、図１に示す実施の形態１に従う同期型半導体記憶装置１０００と比較して、メモリアレイ１００ａと、スペア判定回路５０ａと、デコーダ８０ａとをさらに備える点が異なる。それ以外の構成は、同期型半導体記憶装置１０００と同様なので詳細な説明は繰り返さない。
【００５８】
メモリアレイ１００ａは、メモリアレイ１００と同様な構成を有するので詳細な説明は繰り返さない。バンクとして扱われる２つのメモリアレイ１００および１００ａの一方にアクセスするには、メモリアレイ内の所望のメモリセルを特定するために必要なアドレス信号のビット数を１つ増やしたアドレス信号を入力すればよい。たとえば、メモリアレイ内の所望のメモリセルを特定するために必要なアドレス信号が８ビットであれば９ビットのアドレス信号を同期型半導体記憶装置１０００ａのアドレス端子１０へ入力させる。アドレス信号の最上位ビットであるバンクを選択する信号が、例えば、“０”ならばメモリアレイ１００がアクセス対象となり、アドレス信号の最上位ビットが、“１”ならばメモリアレイ１００ａがアクセス対象となるように設定されていれば、２つのメモリアレイのうちの所望のメモリアレイにアクセス可能となる。
【００５９】
スペア判定回路５０ａは、スペア判定回路５０と比較して、一致比較判定信号ＳＰの代わりに一致比較判定信号ＳＰ１を出力する点が異なる。それ以外の構成および機能は、スペア判定回路５０と同様なので詳細な説明は繰り返さない。一致比較判定信号ＳＰ１は、一致比較判定信号ＳＰと同様に、スペア判定回路５０ａ内にプログラムされている不良アドレスとアドレス信号Ｙ＜ｎ：０＞とが一致したらＬレベル、一致しなかったらＨレベルに設定される。スペア判定回路５０ａへは、アドレス信号Ｙ＜ｎ：０＞、モードレジスタ３０から出力される選択信号ＳＬおよびシフタ４０から出力されるシフトアドレス信号Ｚ＜ｎ：０＞が入力される。
【００６０】
デコーダ８０ａは、デコーダ８０と比較して、一致比較判定信号ＳＰの代わりに一致比較判定信号ＳＰ１が入力される点が異なる。それ以外の構成および機能は、デコーダ８０と同様なので詳細な説明は繰り返さない。デコーダ８０ａは、メモリアレイ１００ａに対応して設けられる。デコーダ８０ａへは、シフトアドレス信号Ｚ＜ｎ：０＞および一致比較判定信号ＳＰ１が入力される。
【００６１】
バンクとして扱われるメモリアレイ１００がアクセス対象となったときの同期型半導体記憶装置１０００ａにおける、アドレス信号Ｙ＜ｎ：０＞をシフトする場合およびシフトしない場合のメモリアクセス動作は、スペア判定回路５０およびデコーダ８０が実施の形態１に従う同期型半導体記憶装置１０００と同様に動作する。したがって、同期型半導体記憶装置１０００ａの動作の詳細な説明は繰り返さない。
【００６２】
バンクとして扱われるメモリアレイ１００ａがアクセス対象となったときの同期型半導体記憶装置１０００ａにおける、アドレス信号Ｙ＜ｎ：０＞をシフトする場合およびシフトしない場合のメモリアクセス動作は、スペア判定回路５０ａおよびデコーダ８０ａが実施の形態１に従う同期型半導体記憶装置１０００と同様に動作する。したがって、同期型半導体記憶装置１０００ａの動作の詳細な説明は繰り返さない。
【００６３】
したがって、同期型半導体記憶装置１０００ａにおいては、バンクとして扱われる複数のメモリアレイを備える構成であっても、実施の形態１に従う同期型半導体記憶装置１０００の奏する効果を得ることができる。
【００６４】
［実施の形態３］
実施の形態１および２においては、アドレス信号Ｙ＜ｎ：０＞をシフトしない場合において、メモリアクセスの高速化を可能な構成を示したが、以下においては、アドレス信号Ｙ＜ｎ：０＞をシフトする場合において、メモリアクセスの高速化を可能な構成を説明する。
【００６５】
図５は、実施の形態３に従う同期型半導体記憶装置１０００ｂの構成を示すブロック図である。
【００６６】
図５を参照して、同期型半導体記憶装置１０００ｂは、図１に示す実施の形態１に従う同期型半導体記憶装置１０００と比較して、シフタ４０の代わりにシフタ４０ｂを備える点と、スペア判定回路５０の代わりにスペア判定回路５０ｂを備える点が異なる。
【００６７】
同期型半導体記憶装置１０００ｂは、同期型半導体記憶装置１０００と比較して、さらに、モードレジスタ３０から選択信号ＳＬが出力されない点が異なる。
【００６８】
シフタ４０ｂは、シフタ４０と比較して、シフトアドレス信号Ｚ＜ｎ：０＞に加えて、さらにシフトアドレス信号Ｚ＃＜ｎ：０＞を出力する点が異なる。
【００６９】
スペア判定回路５０ｂは、スペア判定回路５０と比較して、シフトアドレス信号Ｚ＜ｎ：０＞の代わりにシフトアドレス信号Ｚ＃＜ｎ：０＞が入力される点と、アドレス信号Ｙ＜ｎ：０＞および選択信号ＳＬが入力されない点が異なる。それ以外の構成は、同期型半導体記憶装置１０００と同様なので詳細な説明は繰り返さない。
【００７０】
図６は、シフタ４０ｂ内に含まれるシフト回路９０の構成を示す回路図である。
【００７１】
図６を参照して、シフト回路９０は、シフト回路６０と比較して、さらに、ＮチャネルＭＯＳトランジスタ１１９．１および１１９．２を有する。ＮチャネルＭＯＳトランジスタ１１９．１および１１９．２は、ノードＳ＃２およびＳ＃３とノードＳ＃Ｏとの間にそれぞれ設けられる。それ以外の構成は、シフト回路６０と同様なので詳細な説明は繰り返さない。
【００７２】
ＮチャネルＭＯＳトランジスタ４９．０のゲートへ、モードレジスタ３０からＨレベルのモード切替信号ＭＲ＜０＞が入力されると、ＮチャネルＭＯＳトランジスタ４９．０はターンオンし、ノードＳ１の信号は、Ｓ＃Ｏを介してシフトアドレス信号Ｚ＃＜ｎ＞として出力される。
【００７３】
ＮチャネルＭＯＳトランジスタ１１９．１のゲートへ、モードレジスタ３０からＨレベルのモード切替信号ＭＲ＜１＞が入力されると、ＮチャネルＭＯＳトランジスタ１１９．１はターンオンし、ノードＳ＃２の信号は、ノードＳ＃Ｏを介してシフトアドレス信号Ｚ＃＜ｎ＞として出力される。
【００７４】
ＮチャネルＭＯＳトランジスタ１１９．２のゲートへ、モードレジスタ３０からＨレベルのモード切替信号ＭＲ＜２＞が入力されると、ＮチャネルＭＯＳトランジスタ１１９．２はターンオンし、ノードＳ＃３の信号は、ノードＳ＃Ｏを介してシフトアドレス信号Ｚ＃＜ｎ＞として出力される。
【００７５】
すなわち、シフト回路９０は、シフト回路６０の機能に加えて、さらに、アドレス信号Ｙ＜ｎ＞をシフトしない信号、アドレス信号Ｙ＜ｎ＞を０．５クロックシフトした信号またはアドレス信号Ｙ＜ｎ＞を１．５クロックシフトした信号をシフトアドレス信号Ｚ＃＜ｎ＞として出力する機能を有する。なお、シフタ４０ｂは、アドレス信号Ｙ＜ｎ：０＞を構成するビット数の数だけシフト回路９０を含む。たとえば、アドレス信号Ｙ＜ｎ：０＞を構成するビット数が“８”であれば、シフタ４０ｂは、シフト回路９０を８個含む。また、シフタ４０ｂは、入力されたアドレス信号Ｙ＜ｎ：０＞をシフトアドレス信号Ｚ＜ｎ：０＞およびＺ＃＜ｎ：０＞として出力する。
【００７６】
図７は、スペア判定回路５０ｂの構成を示す回路図である。
図７を参照して、スペア判定回路５０ｂは、図３に示すスペア判定回路５０と比較して、ＰチャネルＭＯＳトランジスタ５２と、ＮチャネルＭＯＳトランジスタ５３と、判定回路５１．０〜５１．ｎと、セレクタ７０とを含まない点が異なる。ノードＮ２の信号は、一致比較判定信号ＳＰ＃として出力される。それ以外の構成は、スペア判定回路５０と同様なので詳細な説明は繰り返さない。
【００７７】
したがって、スペア判定回路５０ｂにおいて、プログラム回路７１．０〜７１．ｎにプログラムされている不良アドレスとシフタ４０ｂから入力されるアドレス信号Ｚ＃＜ｎ：０＞とが全て一致すれば、ノードＮ２の電圧レベルはＬレベルに設定される。プログラム回路７１．０〜７１．ｎにプログラムされているアドレスと、アドレス信号Ｙ＜ｎ：０＞とが１つでも異なれば、ノードＮ２の電圧レベルはＨレベルに設定される。その結果、一致比較判定信号ＳＰ＃は、ノードＮ２の電圧レベルがＬレベルのとき、Ｌレベルに設定される。一方、一致比較判定信号ＳＰ＃は、ノードＮ２の電圧レベルがＨレベルのとき、Ｈレベルに設定される。
【００７８】
次に、図５、図６および図７を参照して、同期型半導体記憶装置１０００ｂにおける、アドレス信号Ｙ＜ｎ：０＞をシフトする場合のメモリアクセス動作を説明する。一例として、アドレス信号Ｙ＜ｎ：０＞は２クロックシフトされるとする。アドレス信号Ｙ＜ｎ：０＞は２クロックシフトされるため、モードレジスタは、モード切替信号ＭＲ＜２＞をＨレベルに設定する。
【００７９】
アドレス端子１０に入力されたアドレス信号ＡＤＤは、アドレスバッファ２０を介してアドレス信号Ｙ＜ｎ：０＞として、シフタ４０ｂへ入力される。シフタ４０ｂへは、Ｈレベルのモード切替信号ＭＲ＜２＞が入力され、シフタ４０ｂ内のシフト回路９０のＮチャネルＭＯＳトランジスタ４９．２がターンオンされる。そのため、シフタ４０ｂに入力されたアドレス信号Ｙ＜ｎ：０＞は、２クロックシフトされ、シフトアドレス信号Ｚ＜ｎ：０＞として、デコーダ８０に入力される。また、シフタ４０ｂへは、Ｈレベルのモード切替信号ＭＲ＜２＞が入力され、シフタ４０ｂ内のシフト回路９０のＮチャネルＭＯＳトランジスタ１１９．２もターンオンされる。そのため、シフタ４０ｂに入力されたアドレス信号Ｙ＜ｎ：０＞は、１．５クロックシフトされ、シフトアドレス信号Ｚ＃＜ｎ：０＞として、スペア判定回路５０ｂに入力される。
【００８０】
スペア判定回路５０ｂへは、アドレス信号Ｙ＜ｎ：０＞が２クロックシフトされたシフトアドレス信号Ｚ＜ｎ：０＞がデコーダ８０へ入力される前に、アドレス信号Ｙ＜ｎ：０＞が１．５クロックシフトされたシフトアドレス信号Ｚ＃＜ｎ：０＞が入力される。
【００８１】
したがって、デコーダ８０へシフトアドレス信号Ｚ＜ｎ：０＞が入力されるまでの時間を無駄なく利用して、スペア判定回路５０ｂは、プログラム回路７１．０〜７１．ｎにプログラムされている不良アドレスとシフトアドレス信号Ｚ＃＜ｎ：０＞との一致比較を判定し、一致比較判定信号ＳＰ＃を早く決定することができる。その結果、デコーダ８０によるメモリアレイ１００へのアクセスも高速化される。
【００８２】
また、シフタ４０ｂは、出力信号であるシフトアドレス信号Ｚ＜ｎ：０＞とシフトアドレス信号Ｚ＃＜ｎ：０＞とのシフトされたクロック数の差が１クロック未満になるように構成されている。もし、シフトアドレス信号Ｚ＜ｎ：０＞とシフトアドレス信号Ｚ＃＜ｎ：０＞とのシフトされたクロック数の差が１クロック以上、例えば、２クロックである場合、シフタ４０ｂからデコーダ８０へシフトアドレス信号Ｚ＜ｎ：０＞が入力される時には、１つ前の入力アドレスと不良アドレスとの一致比較判定信号ＳＰ＃がデコーダ８０へ入力される。そのため、メモリアレイ１００に正常にアクセスできなくなる。したがって、スペア判定回路５０ｂとデコーダ８０との間にラッチ回路等を設け、デコーダ８０に入力されるシフトアドレス信号Ｚ＜ｎ：０＞と一致比較判定信号ＳＰ＃とが対応するように、当該ラッチ回路からの出力タイミングを制御する機構をさらに設ける必要が生じる。
【００８３】
したがって、シフタ４０ｂでは、出力信号であるシフトアドレス信号Ｚ＜ｎ：０＞とシフトアドレス信号Ｚ＃＜ｎ：０＞とのシフトされたクロック数の差が１クロック未満になるように構成している。上記のような複雑な機構が不要となるように、特に、シフタ４０ｂでは、回路構成をより簡素化するために、クロックエッジに応答させて、シフトアドレス信号Ｚ＜ｎ＞とシフトアドレス信号Ｚ＃＜ｎ＞との間で０．５クロックサイクル差を設ける構成としている。しかし、シフトアドレス信号Ｚ＜ｎ＞とシフトアドレス信号Ｚ＃＜ｎ＞の取出し点（たとえば、図６に示すシフト回路９０のノードＳ２，Ｓ＃２）を１クロックサイクル差が得られるようにし、さらに、シフトアドレス信号Ｚ＃＜ｎ＞について、αクロックサイクル（α：０＜α＜１の実数）相当の遅延を与える遅延段を通過させる構成としても良い。この場合には、特にα＜０．５と設定することにより、図６に示すシフト回路９０の構成と比較して、同期型半導体記憶装置１０００ｂ内のスペア判定回路５０ｂでの判定時間に余裕を持たせることができる。
【００８４】
以上説明したように、実施の形態３に従う同期型半導体記憶装置１０００ｂは、アドレス信号Ｙ＜ｎ：０＞をシフトした場合において、複雑な機構を設けることなく、メモリアレイ１００へのアクセスを高速化することができる。
【００８５】
［実施の形態４］
以下に、実施の形態１および３を組み合わせることにより、アドレス信号Ｙ＜ｎ：０＞をシフトしない場合およびシフトした場合においてもメモリアレイへのアクセスを高速化可能な同期型半導体記憶装置の構成を示す。
【００８６】
図８は、実施の形態４に従う同期型半導体記憶装置１０００ｃの構成を示すブロック図である。
【００８７】
図８を参照して、同期型半導体記憶装置１０００ｃは、図１に示す実施の形態１に従う同期型半導体記憶装置１０００と比較して、シフタ４０の代わりにシフタ４０ｂを備える点と、スペア判定回路５０の代わりにスペア判定回路５０ｃを備える点が異なる。
【００８８】
スペア判定回路５０ｃは、スペア判定回路５０と比較して、同様な構成を有するが、シフトアドレス信号Ｚ＜ｎ：０＞の代わりにシフトアドレス信号Ｚ＃＜ｎ：０＞が入力される点が異なる。したがって、スペア判定回路５０ｃ内の判定回路６１．０〜６１．ｎへは、シフトアドレス信号Ｚ＜０＞〜Ｚ＜ｎ＞の代わりにそれぞれシフトアドレス信号Ｚ＃＜０＞〜Ｚ＃＜ｎ＞が入力される。それ以外の機能はスペア判定回路５０と同様なので詳細な説明は繰り返さない。
【００８９】
同期型半導体記憶装置１０００ｃにおける、アドレス信号Ｙ＜ｎ：０＞をシフトしない場合のメモリアクセス動作は、同期型半導体記憶装置１０００と同様なので詳細な説明は繰り返さない。
【００９０】
同様に、同期型半導体記憶装置１０００ｃにおける、アドレス信号Ｙ＜ｎ：０＞をシフトする場合のメモリアクセス動作は、スペア判定回路５０ｃ内の判定回路６１．０〜６１．ｎの判定結果がセレクタ７０を介して一致比較判定信号ＳＰとしてデコーダ８０へ出力される点以外は、同期型半導体記憶装置１０００ｂと同様なので詳細な説明は繰り返さない。
【００９１】
したがって、実施の形態４に従う同期型半導体記憶装置１０００ｃは、アドレス信号Ｙ＜ｎ：０＞をシフトしない場合およびシフトした場合においても、メモリアレイ１００へのアクセスを高速化することができる。
【００９２】
なお、実施の形態４においても、シフタ４０ｂの出力信号であるシフトアドレス信号Ｚ＜ｎ：０＞とシフトアドレス信号Ｚ＃＜ｎ：０＞とのシフトされたクロック数の差が１クロック未満になるようにし、さらに、シフトアドレス信号Ｚ＃＜ｎ＞について、αクロックサイクル（α：０＜α＜１の実数）相当の遅延を与える遅延段を通過させる構成としても良い。そして、実施の形態３と同様に、α＜０．５と設定することにより、同期型半導体記憶装置１０００ｃ内のスペア判定回路５０ｃでの判定時間に余裕を持たせることができる。
【００９３】
また、実施の形態２で説明したアクセス対象となるメモリアレイが複数ある場合の構成は、実施の形態２と同様に、メモリアレイの数に対応させて、デコーダおよびスペア判定回路をそれぞれ設ければ、実施の形態３および４でそれぞれ説明した同期型半導体記憶装置１０００ｂおよび同期型半導体記憶装置１０００ｃについても適用可能である。
【００９４】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００９５】
【発明の効果】
以上説明したように、本発明の同期型半導体記憶装置によれば、入力アドレスをシフトさせるモード（第２のモード）においては、シフト後のタイミングで不良アドレスとの比較判定を実行できる一方で、入力アドレスをシフトさせる必要のないモード（第１のモード）においては、アドレス信号をシフト回路を通過させることなく比較判定回路へ伝達して、不良アドレスとの比較を実行できる。この結果、当該第１のモードにおけるアクセスが高速化される。
【００９６】
また、入力アドレスをシフトさせるモードにおいて、シフト回路から、デコード回路よりも早く比較判定回路へ入力アドレスが伝達されるので、デコード回路は、入力アドレスと不良アドレスとの比較判定を早期に開始することができる。この結果、当該モードにおけるアクセスが高速化される。
【図面の簡単な説明】
【図１】実施の形態１に従う同期型半導体記憶装置の構成を示すブロック図である。
【図２】シフタ内に含まれ、入力アドレス信号をシフト可能なシフト回路の構成を示す回路図である。
【図３】スペア判定回路の構成を示す回路図である。
【図４】実施の形態２に従う同期型半導体記憶装置の構成を示すブロック図である。
【図５】実施の形態３に従う同期型半導体記憶装置の構成を示すブロック図である。
【図６】シフタ内に含まれるシフト回路の構成を示す回路図である。
【図７】スペア判定回路の構成を示す回路図である。
【図８】実施の形態４に従う同期型半導体記憶装置の構成を示すブロック図である。
【符号の説明】
３０  モードレジスタ、４０，４０ｂ  シフタ、５０，５０ａ，５０ｂ，５０ｃ  スペア判定回路、６０，９０  シフト回路、７０  セレクタ、７１．１〜７１．ｎ  プログラム回路、８０，８０ａ  デコーダ、１００，１００ａ  メモリアレイ、１０００，１０００ａ，１０００ｂ，１０００ｃ  同期型半導体記憶装置。
【図１】
2004206843.tif 000003
【図２】
2004206843.tif 000004
【図３】
2004206843.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
2004206843.tif 000009
【図８】
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