(57)【要約】【課題】電界効果型トランジスタ（ＭＩＳ−ＦＥＴ）のゲート電極に強誘電体キャパシタ接続した構造の強誘電体素子の保持特性を向上する。【解決手段】ゲート電極に、第１の強誘電体キャパシタと、第２のキャパシタを接続し、且つ第２のキャパシタは第１のキャパシタよりも残留分極が小さい強誘電体キャパシタであるか、またはペロブスカイト構造を有する常誘電体キャパシタとする。【選択図】　図１
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【特許請求の範囲】
【請求項１】
電界効果トランジスタのゲート電極に、２つ以上のキャパシタが並列に接続されている強誘電体素子であって、
且つ前記２つ以上のキャパシタの一部は電圧印加後にも電荷の移動を発生する特性を有することを特徴とする強誘電体素子。
【請求項２】
前記２つ以上のキャパシタの一部は、イオン性分極特性を有する請求項１に記載の強誘電体素子。
【請求項３】
前記イオン性分極は電圧印加の１秒以上以降、さらに電圧除荷の１秒以上以降にも発生する遅い分極を含むことを特徴とする請求項２に記載の強誘電体素子。
【請求項４】
前記２つ以上のキャパシタの一部は、ペロブスカイト材料からなる請求項２に記載の強誘電体素子。
【請求項５】
前記２つ以上のキャパシタの一部は、有機強誘電体材料からなる請求項２に記載の強誘電体素子。
【請求項６】
前記イオン性分極により緩和電流を発生する請求項３に記載の強誘電体素子。
【請求項７】
前記２つ以上のキャパシタは、強誘電体キャパシタと常誘電体キャパシタを夫々少なくとも１つ以上具備することを特徴とする請求項２に記載の強誘電体素子。
【請求項８】
前記２つ以上のキャパシタは、残留分極値が異なる強誘電体キャパシタを少なくとも２つ以上具備することを特徴とする請求項２に記載の強誘電体素子。
【請求項９】
前記２つ以上のキャパシタのゲート電極に接続されていない側の電極に書込電圧を印加することで情報を記憶する請求項２に記載の強誘電体素子。
【請求項１０】
前記２つ以上のキャパシタのゲート電極に接続されていない側の電極間に書込電圧を印加することで情報を記憶する請求項２に記載の強誘電体素子。
【請求項１１】
前記２つ以上のキャパシタは、第１のキャパシタと第２のキャパシタからなる２つのキャパシタであって、
前記書込電圧を印加した際に、前記第１のキャパシタに分配される電圧をＶ１、前記第２のキャパシタに分配される電圧をＶ２、前記書込電圧印加後に前記ゲート電極に保持される電圧をＶＦＧとするとき、前記第１のキャパシタへＶ１を印加後に−ＶＦＧを印加した時の緩和電流の絶対値と、前記第２のキャパシタへ−Ｖ２を印加後にＶＦＧを印加した時の緩和電流の絶対値とが、ほぼ同様に時間に依存して減衰することを特徴とする請求項１０に記載の強誘電体素子。
【請求項１２】
キャパシタ面積がＳ１である前記第１のキャパシタの緩和電流とキャパシタ面積がＳ２である前記第２のキャパシタの緩和電流の電圧印加後の同じ時間での電流値を夫々Ｉ１、Ｉ２とするとき、Ｓ１／Ｓ２の比がＩ２／Ｉ１とほぼ等しいことを特徴とする請求項２に記載の強誘電体素子。
【請求項１３】
請求項１２に記載の強誘電体素子の設計方法であって、
前記第１のキャパシタの強誘電体膜厚をｔ１とし、前記第２のキャパシタの常誘電体膜厚をｔ２とするとき、ｔ１とｔ２の比により第１のキャパシタと第２のキャパシタのキャパシタンス比を設定することを特徴とする強誘電体素子の設計方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体素子に関わり、特に強誘電体を用いて不揮発に情報を保持できるメモリや不揮発情報によりＬＳＩの機能を制御することが可能な強誘電体素子を提供するものである。
【０００２】
【従来の技術】
マルチメディアの進展に伴い、大容量のデジタル情報を高速に扱える半導体メモリの大容量化はさらに加速されつつある。同時に、携帯商品の需要増に伴い、電源切断後も記憶が保持される「不揮発性」が以前にも増して重要視されている。
【０００３】
このような背景の下、特許第３１６０３２４号に記載の「半導体記憶素子」に代表される強誘電体素子はトランジスタの上方に強誘電体キャパシタを配置するだけなのでセルの占有面積が小さく、また強誘電体が非常に高速に動作できることから、究極のメモリと呼ばれてきた。
【０００４】
図１７には上記従来技術例の強誘電体素子の構造を示す。強誘電体の分極によりフローティング電極に電荷の過不足が生じ、これにより電界効果型トランジスタのゲートのＯｎ／Ｏｆｆを制御するものである。
【０００５】
【発明が解決しようとする課題】
しかし、このＭＦＭＩＳ型強誘電体素子を実現する上での課題の１つとして、フローティング電極の保持電位低下による情報の喪失という課題があった。フローティング電極は強誘電体の分極による電荷の過不足により正または負の電位を生じる。一方、強誘電体キャパシタは漏れ電流があるため、電位差を減少させる方向に電荷の移動が発生してしまうと考えられてきた。
【０００６】
これを回避する手段として東工大の石原らは特許第３２３９１０９号「強誘電体不揮発性メモリとその読み出し方法」において、フローティング電極に電位が生じない強誘電体素子を提案している。図１８にその構成と動作原理を示したが、電界効果トランジスタのゲート電極に、構成材料及び面積が等しく、且つ強誘電体薄膜の膜厚が異なる２つの強誘電体キャパシタを接続させ、且つそれぞれの上部電極間に電圧を印加することで記憶動作を行う。この構成では、それぞれの強誘電体キャパシタの残留分極がほぼ同等であるため、電荷の過不足が相殺され、フローティング電極には電位が生じないため記憶の劣化は生じない。
【０００７】
しかしながら、このデバイスでは、逆に情報を読み出す際には電圧を印加する必要があるために、記憶情報が破壊され、読み出し後に再度情報を記憶しなおす必要があった。
【０００８】
以上のように、強誘電体素子は、保持時間が短いかまたは読み出しに煩雑さを有し、実用性にまだ程遠いのが現状である。
【０００９】
【課題を解決するための手段】
我々は、強誘電体素子に関する研究を重ね、以下のような構造の強誘電体素子により、保持時間が長く、しかも非破壊読出しが可能な強誘電体素子を提供できることを突き止めた。
【００１０】
すなわち、本発明の第１の発明の強誘電体素子は、電界効果トランジスタのゲート電極に、ペロブスカイト材料をからなる部分を含む２つ以上のキャパシタが並列に接続されている構成を具備する。
【００１１】
また、本発明の第２の発明の強誘電体素子では、第１のキャパシタの上部電極と第２のキャパシタの上部電極の間へ書込電圧を印加した際に、第１のキャパシタに分配される電圧をＶ１、第２のキャパシタに分配される電圧をＶ２、書込電圧印加後にゲート電極に保持される電圧をＶＦＧとするとき、第１のキャパシタへＶ１を印加後に−ＶＦＧを印加した時の緩和電流の絶対値と、第２のキャパシタへ−Ｖ２を印加後にＶＦＧを印加した時の緩和電流の絶対値とが、ほぼ同様に時間に依存して減衰することを特徴とする。
【００１２】
【発明の実施の形態】
（実施形態１）
以下、本発明の第１の実施形態の強誘電体素子について、図面を用いながら説明する。
【００１３】
図１において、１は強誘電体素子である。３は電界効果型トランジスタである。５は第１のキャパシタである強誘電体キャパシタ（ＭＦＭ）であり、例えば厚さ５００ｎｍのチタン酸ジルコン酸鉛（ＰＺＴ）からなる。７は第２のキャパシタである常誘電体キャパシタ（ＭＩＭ）であり、ＰＺＴと同じペロブスカイト系材料の常誘電体からなり、本実施形態では例えば厚さ２００ｎｍのチタン酸バリウム・ストロンチウム（ＢＳＴ）からなる。
【００１４】
本実施形態１の強誘電体素子は、電界効果型トランジスタのゲート電極に２つのキャパシタを接続した構成を有し、且ついずれもがペロブスカイト材料からなるキャパシタであり、一方は強誘電体で他方は常誘電体であることを特徴とする。
【００１５】
図２には、本発明の強誘電体素子の駆動方法を示している。本実施形態１の強誘電体素子は、２つのキャパシタのそれぞれの上部電極の間に電圧を印加することで駆動される。図２（ａ）に示すように、強誘電体キャパシタ側が正となるパルス電圧を印加すると、フローティング電極には正の電位が残留し、一方図２（ｂ）に示すように、常誘電体キャパシタ側が正となるパルス電圧を印加すると、フローティング電極には負の電位が残留することとなる。このとき、たとえば電界効果型トランジスタがＮ型電界効果型トランジスタであれば、図２（ａ）の状態では電界効果型トランジスタはＯＮ状態となり、図２（ｂ）の状態ではＯＦＦ状態となる。これらを２値情報とすれば、特別な操作もなく非破壊で情報の読出しが実行できる。
【００１６】
次に、本発明の強誘電体ゲートトランジスタにおいて、情報の保持特性を向上できる原理を説明する。
【００１７】
従来の強誘電体素子と同様に、本発明の強誘電体素子においてもフローティング電極には電位が残留することとなる。従来の解釈では、この時、電界に従って強誘電体薄膜を通してリーク電流が流れ、保持電位が低下すると説明されていた。
【００１８】
しかしながら本発明者らは、強誘電体と常誘電体の直列構造の詳細な検討によって、フローティング電極の電位低下はリーク電流により低下しているのではないことを突き止めた。
【００１９】
図３には、強誘電体−常誘電体直列構造（ＭＦＭ−ＭＩＭ）のフローティング電極の電位を測定する回路を示している。この回路において、電界効果型トランジスタのゲート・ソース間電圧（ＶＧＳ）とドレイン・ソース間電流（ＩＤＳ）の特性をあらかじめ測定しておくことによって、電界効果型トランジスタのドレイン電流を測定することにより、電界効果型トランジスタのゲートの電位（＝フローティング電極の電位）を逆算することが可能である。なお、ここで、電界効果型トランジスタのゲート・基板間容量は、ＭＦＭやＭＩＭの容量より十分小さいものを選択することで、ＭＦＭ−ＭＩＭの容量のバランスを乱さないように注意している。
【００２０】
図４には、測定したＩＤＳからＶＧＳを逆算した結果を示している。強誘電体のヒステリシス特性に従って、ＶＧＳもヒステリシス特性を示している。
【００２１】
図５には図３の評価回路を用いて、１０［Ｖ］、１［ｓｅｃ］の電圧パルスを印加した際のＶＧＳの経時的変化を示している。比較的緩やかな減少傾向を示した。
【００２２】
図６には、電圧パルス印加後の測定回路の等価回路を示した。ＭＦＭ、ＭＩＭ、電界効果型トランジスタのいずれもがキャパシタの並列接続として見ることができる。
【００２３】
ここで、先の図５の電位の減少と、図６の等価回路により、フローティング電極からの電荷の流出速度（＝電流；ＩＬｅｑ）を次の式で計算することができる。
【００２４】
ＩＬｅｑ＝ΔＱ／Δｔ＝（ＣＦ＋ＣＩ＋ＣＭＯＳ）・ΔＶＧＳ／Δｔ
ここに、Ｑはフローティング電極の電荷量であり、ｔは時間、ＣＦはＭＦＭの静電容量であり、ＣＩはＭＩＭの静電容量である。
【００２５】
この式を用いて電荷流出速度を計算した結果を図７に示す。両対数でプロットすると直線的に減少する特性を示した。
【００２６】
次に、各構成要素のリーク電流を測定した結果を図８に示す。最大のリーク電流はＭＦＭに観察された。
【００２７】
さらにＭＦＭのリークを詳細に測定した結果を図９に示す。その結果、電圧を印加しているときには時間とともにリークが減少するとともに、逆に電圧を除荷した瞬間から、同様に時間とともに減衰し、しかも逆方向に流れる電流が検出された。これは、誘電緩和現象と呼ばれる現象であり、ペロブスカイト材料において、非常に遅い分極によって引き起こされると考えられている。
【００２８】
以上の結果から、ＭＦＭ−ＭＩＭ構造の保持電位の劣化は、強誘電体の誘電緩和電流によって起こされていることが明らかとなった。
【００２９】
しかし、保持電位であるＶＦＧ〜１［Ｖ］の場合と、先の図７の電荷流出速度を比較するとおよそ１桁も差がある。
【００３０】
ここで、本発明者らは、再度、本実施形態１の強誘電体素子におけるＭＦＭへの電圧印加履歴に着目した。
【００３１】
図１０にはたとえば１０［Ｖ］の電圧パルスを２つの上部電極間に印加したときの、印加電圧とＭＦＭへの分配電圧の履歴を示している。図１０に示すように、強誘電体は、保持する電圧以外にも、電圧パルスを印加中に逆向きに、この場合７［Ｖ］の電圧を印加されていることが理解される。このことから、図７の電荷流出速度が保持電圧における緩和電流より大きい理由は、電圧パルス印加後に発生する緩和電流も加味された緩和電流が保持電位の劣化に影響しているのではないかと考えられる。
【００３２】
そこで、＋７［Ｖ］、１［ｓｅｃ］の電圧印加直後に−１［Ｖ］で保持した場合のＭＦＭの緩和電流を測定した。結果を図１１に示す。非常に良好な一致が見られ、強誘電体素子のフローティング電極に保持されている電位の劣化が、ＭＦＭへの電圧印加履歴に応じた緩和電流により強く支配されていることが、本発明者らによって明らかとなった。
【００３３】
この原理に基づき、本実施形態１の強誘電体素子において、保持時間を向上できる原理を図１２に示す。
【００３４】
本実施形態１の強誘電体素子では、電界効果型トランジスタのゲート電極に強誘電体キャパシタとペロブスカイト材料からなる常誘電体キャパシタを接続している。図１３には、本実施形態の常誘電体キャパシタのリークの時間依存性を示している。本実施形態では、常誘電体材料としてペロブスカイト材料を用いているため、強誘電体キャパシタで見られたのと同様に、緩和現象が生じていることがわかる。
【００３５】
このため、正の書込電圧を印加しているときの図１２（ａ）では、ＭＦＭとＭＩＭにそれぞれ図の向きに電圧が分配され印加されることとなる。次に図１２（ｂ）の状態では、先に説明した原理により、電圧印加履歴に応じた緩和電流が、それぞれ図に示す方向に流れることとなる。すなわち、ＭＦＭは等価的に図に示す向きに電荷が抜けたように作用する。ここで、ＭＩＭキャパシタもペロブスカイト材料とすることで、逆にフローティング電極に電荷が入るように作用する。すなわち、フローティング電極は等価的に電荷が流出せず、その電位の保持特性が向上するのである。また、フローティング電極には、ＭＦＭの分極に伴う電荷の過不足が生じるため、その分の電位のみが発生され保持されるのである。
【００３６】
以上のことを検証した結果を以下、説明する。
【００３７】
図１３には、ＭＩＭキャパシタを構成するＢＳＴの緩和電流の測定結果を示している。
【００３８】
ここに、５Ｖの電圧を上部電極間に印加したときに、ＭＦＭへ３Ｖが、ＭＩＭへ２Ｖが分配されるようにキャパシタンスを設定した情況において、図９で得られたＭＦＭの緩和電流とＭＩＭの緩和電流の値がほぼ等しくなるようにそれぞれの電極面積の比を設定した。なお、電極面積を変えると当然キャパシタンスも変化するが、この場合、例えばＭＩＭキャパシタを構成するＢＳＴの膜厚を厚くすることで、緩和電流値を近づけつつキャパシタンスのバランスを設定できる。今回の実験ではＭＦＭは直径０．２ｍｍの円形電極で、ＭＩＭは直径０．１２ｍｍの円形電極とし、ＭＦＭキャパシタのほうが３倍面積を大きくしている。
【００３９】
図１４にこの場合の、緩和電流値を比較して示している。ほぼ同等の緩和電流値とできていることが理解される。
【００４０】
図１５には本発明のような緩和電流を相殺する構造の場合と、ＭＩＭキャパシタに緩和現象が全く生じない場合（実効的に従来のＭＦＭＩＳ型強誘電体素子もこれと同等である）の場合について、保持特性評価開始１秒後からのフローティング電極からの電荷の移動量を比較している。
【００４１】
緩和電流相殺の効果が明瞭に見られ、例えば、２×１０−１０［Ｃ］の電荷移動が、従来方式であればおよそ１０秒で起こるのに対し、本発明方式ではおよそ１万秒を要し、保持特性が極めて向上されることが理解される。
【００４２】
以上、本発明の強誘電体素子は、電界効果型トランジスタの電極に、ペロブスカイト材料からなる強誘電体キャパシタと常誘電体キャパシタを並列的に接続させ、且つ２つのキャパシタの他端の電極間に電圧を印加することでフローティング電極に電位を発生でき、さらに、ペロブスカイト材料に特有の誘電緩和現象による電荷の移動を相殺せしめることで、強誘電体の分極のみによる電荷情報を電位情報として長期保持できるものである。
【００４３】
なお、本実施形態においてはＭＦＭ、ＭＩＭ材料としてそれぞれＰＺＴ、ＢＳＴの場合について説明したが、他のペロブスカイト材料を用いても同様の効果が得られることは容易に類推できるものである。
【００４４】
また、緩和電流の発生原因については、完全にまだ理解はなされていないが、ペロブスカイト材料がイオン分極によって分極を生じる材料であることと、分極の速度には分布があって、非常に遅い分極が存在することから、これが電流として観察されると解釈されている。このことから、遅いイオン分極を有する材料を用いれば、ペロブスカイト材料を用いずとも本発明の構造で同様に保持特性を向上することができる。例えば、有機強誘電体材料であるフッ化ビニリデン（ＰＶＤＦ）を用いても同様の緩和現象を得ることができる。
【００４５】
また、本実施形態においては、キャパシタが２つの場合について説明したが、同様に緩和電流を相殺するように個々のキャパシタサイズのバランスを整合することで、同様の効果が得られることは言うまでもない。
【００４６】
（実施形態２）
実施形態２の強誘電体素子の構造を図１６に示す。図１６において、図１と同一番号を付記し説明を省略する。図１６において、３１は強誘電体素子である。３３は強誘電体キャパシタである。実施形態２の強誘電体素子においては、第２のキャパシタとして実施形態１の常誘電体キャパシタの代わりに第２の強誘電体キャパシタ３３を配置した構造となっている。
【００４７】
ここに、第２の強誘電体キャパシタの残留分極が第１の強誘電体キャパシタよりも十分小さく、たとえば５０％以下とすることにより、その差の分だけの電荷量をフローティング電極に保持できることとなる。
【００４８】
いずれもペロブスカイト材料であるため、同様に緩和現象が発生することで、これらを相殺できることは実施形態１と同様である。
【００４９】
【発明の効果】
本発明により、実用性の高い強誘電体素子及びその設計方法が提供される。
【図面の簡単な説明】
【図１】本発明の第１の実施形態の強誘電体素子の構成説明図
【図２】同実施形態１の駆動方法説明図
【図３】同実施形態１におけるフローティング電極の電位測定回路を示す図
【図４】同実施形態１におけるフローティング電極の電位測定結果を示す図
【図５】同実施形態１におけるフローティング電極の電位の保持特性評価結果を示す図
【図６】同実施形態１における保持時の等価回路を示す図
【図７】同実施形態１におけるフローティング電極からの電荷流出速度計算結果を示す図
【図８】同実施形態１における各構成素子のリーク電流の時間依存性を示す図
【図９】同実施形態１におけるＭＦＭのリーク電流の時間依存性を示す図
【図１０】同実施形態１におけるＭＦＭへの分配電圧説明図
【図１１】同実施形態１におけるフローティング電極からの電荷流出の要因説明図
【図１２】同実施形態１における緩和電流相殺の原理説明図
【図１３】同実施形態１におけるＭＦＭの緩和電流評価結果を示す図
【図１４】同実施形態１におけるＭＦＭとＭＩＭの緩和電流評価結果を示す図
【図１５】同実施形態１の強誘電体素子の保持特性向上説明図
【図１６】本発明の第２の実施形態の強誘電体素子の構成説明図
【図１７】第１の従来技術の強誘電体素子の構成説明図
【図１８】第２の従来技術の強誘電体素子の構成及び動作説明図
【符号の説明】
１　強誘電体素子
３　電界効果型トランジスタ
５　第１のキャパシタ（強誘電体キャパシタ）
７　第２のキャパシタ（常誘電体キャパシタ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
2004039959.tif 000017
【図１６】
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【図１７】
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【図１８】
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