(57)【要約】【課題】ＲＯＭデコーダのレイアウト面積およびゲート容量を低減させた液晶駆動用半導体集積回路装置を提供する。【解決手段】Ｐ−ＲＯＭデコーダ２１６Ｐに配置されるゲート配線３４Ｐは、階調レベルを表すデジタル信号の１ビット分が正転および反転で入力される対向する２本のゲート配線３４Ｐを一対として、それらのゲート配線３４Ｐの内側でデプレッション形トランジスタ２Ｐ（常時オン状態）上を含んで、エンハンスメント形トランジスタ１Ｐまでのゲート配線幅をトランジスタ１Ｐ上のゲート配線幅Ｌの２分の１にして形成している。【選択図】　図１
2004119746.tif 000002
【特許請求の範囲】
【請求項１】
階調レベルを表すｎ（ｎは２以上の整数）ビットのデータ信号に対応して２のｎ乗階調の階調電圧のうちの１つの階調電圧を選択するｎビットのＲＯＭデコーダを有し、そのＲＯＭデコーダは、１ビットごとに、データ信号が正転および反転で入力される対向する一対のゲート配線が配置され、その一対のゲート配線のそれぞれに、２のｎ乗対からなるエンハンスメント形トランジスタとデプレッション形トランジスタ（常時オン状態）とが、片方ずつで所定配置された液晶駆動用半導体集積回路装置において、
前記一対のゲート配線のそれぞれのゲート配線において、前記デプレッション形トランジスタ上を含み前記エンハンスメント形トランジスタまでのゲート配線幅を前記対向する内側で凹状になるように幅狭にしたことを特徴とする液晶駆動用半導体集積回路装置。
【請求項２】
前記一対のゲート配線のそれぞれのゲート配線において、前記エンハンスメント形トランジスタが連続配置されたエンハンスメント形トランジスタ間のゲート配線幅を前記対向する内側で凹状になるように幅狭にしたことを特徴とする請求項１記載の液晶駆動用半導体集積回路装置。
【請求項３】
前記幅狭なゲート配線幅が、エンハンスメント形トランジスタ上のゲート配線幅の２分の１であることを特徴とする請求項１または請求項２記載の液晶駆動用半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は液晶駆動用半導体集積回路装置に関し、特に画像データとして供給されたデジタル信号である階調レベルを表すｎビット（ｎは２以上の整数）のデータ信号をアナログ信号である２のｎ乗階調の対応するレベルの階調電圧に変換するＲＯＭデコーダを有し、この階調電圧で液晶パネルのデータ線を駆動する液晶駆動用半導体集積回路装置に関する。
【０００２】
【従来の技術】
液晶表示装置が、薄型、軽量、低電力という特長から、パソコンなど様々な装置に用いられ、特に画質を高精細に制御するのに有利であるアクティブマトリックス方式のカラー液晶表示装置が主流を占めている。
【０００３】
この種の液晶表示装置の液晶表示モジュールは、図２に示すように、液晶パネル（ＬＣＤパネル）１０１と、半導体集積回路装置（以下、ＩＣという）からなる制御回路（以下、コントローラという）１０２と、ＩＣからなる複数個の走査側駆動回路（以下、走査側ドライバという）１０３およびデータ側駆動回路（以下、データ側ドライバという）１０４とを具備している。液晶パネル１０１は、詳細を図示しないが、透明な画素電極および薄膜トランジスタ（ＴＦＴ）を配置した半導体基板と、面全体に１つの透明な電極を形成した対向基板と、これら２枚の基板を対向させて間に液晶を封入した構造からなり、対向基板電極に所定の電圧（以下、コモン電圧Ｖｃｏｍという）を供給するとともに、スイッチング機能を持つＴＦＴを制御することにより各画素電極に所定の電圧を印加し、各画素電極と対向基板電極との間の電位差により液晶の透過率を変化させて画像を表示するものである。ここで、画像を中間調表示（階調表示）するために各画素電極には所定の電圧として可変の電圧（以下、階調電圧という）が印加される。半導体基板上には、各画素電極へ印加する階調電圧を送るデータ線と、ＴＦＴのスイッチング制御信号（走査信号）を送る走査線とが配線されている。
【０００４】
コントローラ１０２は、入力側がＰＣ（パソコン）１０５に接続され、出力側が走査側ドライバ１０３およびデータ側ドライバ１０４に接続されている。走査側ドライバ１０３およびデータ側ドライバ１０４の出力側は、液晶パネル１０１の走査線およびデータ線にそれぞれ接続されている。走査側ドライバ１０３およびデータ側ドライバ１０４は、製造上の制限よりチップサイズが制限され、従って、ＩＣ１個で出力できる走査線およびデータ線に対応する出力数も制限され、液晶パネル１０１のサイズが大きい場合、それぞれ複数個を液晶パネル１０１の外周に配置する必要がある。例えばＸＧＡ（１０２４×７６８画素）カラー表示の液晶パネルの場合の各ドライバ１０３，１０４のモジュールへの実装は、
▲１▼走査側ドライバ１０３は、７６８本のゲート線を駆動する必要があり、例えば１９２本分の駆動能力を有する場合、４個必要とし、液晶パネル１０１の左側外周にカスケード接続で片側配置される。
▲２▼データ側ドライバ１０４は、１画素をカラー表示するためにデータ線はＲ（赤）、Ｇ（緑）、Ｂ（青）用の３本が必要なため、１０２４×３＝３０７２本のデータ線を駆動する必要があり、例えば、３８４本分の駆動能力を有する場合、８個を必要とし、液晶パネル１０１の上側外周にカスケード接続で片側配置される。
尚、図示しないが、対向基板電極には、コモン電圧Ｖｃｏｍを供給するための電源回路が接続されている。
【０００５】
ＰＣ１０５から画像データが液晶表示モジュールのコントローラ１０２に送られ、コントローラ１０２から走査側ドライバ１０３には、クロック信号等が各走査側ドライバ１０３に並列に送られ、垂直同期用のスタート信号ＳＴＶが初段の走査側ドライバ１０３に送られ、カスケード接続された次段以降の走査側ドライバ１０３に順次転送されていく。また、コントローラ１０２からデータ側ドライバ１０４には、クロック信号等のタイミング信号やデータ信号が各データ側ドライバ１０４に並列に送られ、水平同期用のスタート信号ＳＴＨが初段のデータ側ドライバ１０４に送られ、カスケード接続された次段以降のデータ側ドライバ１０４に順次転送されていく。そして、走査側ドライバ１０３から各走査線にはパルス状の走査信号が送られ、走査線に印加された走査信号がハイレベルのとき、その走査線につながるＴＦＴが全てオンとなり、そのときデータ側ドライバ１０４からデータ線に送られた階調電圧が、オンとなったＴＦＴを介して画素電極に印加される。このとき、図示しない電源回路から対向基板電極にコモン電圧Ｖｃｏｍが供給される。そして、走査信号がローレベルとなり、ＴＦＴがオフ状態に変化すると、画素電極と対向基板電極との電位差は、次の階調電圧が画素電極に印加されるまでの間保持される。そして、各走査線に順次走査信号を送ることにより、全ての画素電極に所定の階調電圧が印加され、フレーム周期で階調電圧の書き替えを行うことにより画像を表示することができる。
【０００６】
上述のデータ側ドライバ１０４として、階調電圧を出力するために、入力された階調レベルを表すデジタル信号をアナログ信号の階調電圧に変換するＲＯＭデコーダを備えたものがある（例えば、特許文献１参照。）。以下、特許文献１に記載のドット反転駆動法を用いたデータ側ドライバについて、データ線Ｓ本として３８４本分の駆動能力を有するものとして図３乃至図８を参照して説明する。先ず、データ側ドライバの概略構成について図３を参照して説明する。図において、データ側ドライバ１２０は画像データとしてＲ、Ｇ、Ｂ各色ｎ（ｎは２以上の整数）＝６ビットのデータ信号ＤＡＴＡを供給することにより２のｎ乗＝６４階調の正極性および負極性階調電圧ＶＰ１〜ＶＰ６４、ＶＮ１〜ＶＮ６４のうちデータ信号ＤＡＴＡの論理に対応した１つの階調電圧ＶＰｘ、ＶＮｘを３８４本の各データ線に奇数線と偶数線とで極性が互い違いとなるようにして１水平期間ごとに交互に出力するもので、主回路として、シフトレジスタ１２１、データレジスタ１２２、データラッチ１２３、レベルシフタ１２４、デジタルアナログ変換回路（以下、ＤＡコンバータという）２５およびボルテージフォロア出力回路１２６を有している。シフトレジスタ１２１は、例えば、６４ビット双方向性でシフト方向切換え信号Ｒ／Ｌにより、例えば、右シフト・スタートパルス入出力ＳＴＨＲが選択され、１水平期間ごとに、クロック信号ＣＬＫのエッジでスタートパルスＳＴＨＲの“Ｈ”レベルを読込み、データ取込み用の制御信号Ｃ１、Ｃ２、…、Ｃ６４を順次生成し、データレジスタ１２２に供給する。データレジスタ１２２は、１水平期間ごとに、シフトレジスタ１２１の制御信号Ｃ１、Ｃ２、…、Ｃ６４に基づき、６ビット×６ドット（ＲＧＢ×２）の３６ビット幅で供給される１走査線分のデータ信号ＤＡＴＡを取込む。データラッチ１２３は、１水平期間ごとに、データレジスタ１２２に取込まれた１走査線分のデータ信号ＤＡＴＡをストローブ信号ＳＴＢのタイミングで保持するとともにレベルシフタ１２４に一括供給する。レベルシフタ１２４は、１水平期間ごとに、データラッチ１２３からのデータ信号ＤＡＴＡを電圧レベルを高めてＤＡコンバータ１２５に供給する。ＤＡコンバータ１２５は、１水平期間ごとに、奇数出力と偶数出力とで極性が互い違いとなるようにして、各出力に対応して内部に含まれる階調電圧発生回路で生成された６４階調の階調電圧のうちデータ信号ＤＡＴＡに対応する各１つの階調電圧をボルテージフォロア出力回路１２６に供給する。ボルテージフォロア出力回路１２６は、１水平期間ごとに、供給された階調電圧を駆動能力を高めて３８４本の各データ線に奇数線と偶数線とで極性が互い違いになるように出力する。
【０００７】
次に、データ側ドライバ１２０の半導体チップ上での構成を図４を参照して説明する。図４において、２０１は長尺矩形の半導体チップで、半導体チップ２０１には、長辺に沿う中央部に内部回路２０２が配置されている。図示しないが、長辺に沿う両外周部の内、液晶パネル側に配置される外周部にデータ線３８４本分に対応した出力用パッドが内部回路２０２と接続されて配置され、反対側の外周部にスタートパルス入出力、シフト方向切り替え入力、クロック入力、データ入力、ラッチ入力等の入力用パッドと正電源、負電源、γ補正電源の電源用パッドが内部回路２０２と接続されて配置されている。尚、出力用パッドの一部は液晶パネル側の長辺の他に短辺または入力側の長辺にも配置されることがある。内部回路２０２内はレイアウト的に例えば、Ｌ個＝６個の出力を有する回路ブロック２０３をＭ＝Ｓ／Ｌ＝６４段、チップ長尺方向に隣接配置し、全体でＳ＝３８４個の出力となるように構成している。回路ブロック２０３は奇数段目の回路ブロック２０３ａと偶数段目の回路ブロック２０３ｂとで回路配置が一部異なっている。
【０００８】
次に、回路ブロック２０３ａ，２０３ｂについて図５を参照して説明する。尚、ＤＡコンバータに含まれる階調電圧発生回路および外部からの電源入力や信号入力の図示を省略する。回路ブロック２０３ａ，２０３ｂは、クロック入力のエッジでスタートパルスのＨレベルを読込むことによりデータ取込み用の制御信号を生成する１段が６出力に対応する１段のシフトレジスタ２１１と、シフトレジスタ２１１からの制御信号により、例えばｎビットとして６ビットの表示データを取り込む６段のデータレジスタ２１２と、データレジスタ２１２の奇数段であるｉ段目（ｉ＝１，３，５）と偶数段である（ｉ＋１）段目に取込まれた表示データを交互に出力する２入力２出力の３段の第１切り替えスイッチ２１３と、第１切り替えスイッチ２１３からの表示データをストローブ信号ＳＴＢのタイミングで保持するとともに一括出力する６段のラッチ２１４と、ラッチ２１４からの表示データの電圧レベルを次段回路を駆動できるレベルに変換する６段のレベルシフタ２１５と、６４階調の正の階調電圧が供給されレベルシフタ２１５からの表示データに基づき各段からその階調電圧のうち１つずつを出力する３段をチップ長尺方向に隣接して一まとめにしたＰチャネル型ＲＯＭデコーダ（以下、Ｐ−ＲＯＭデコーダという）２１６Ｐと、６４階調の負の階調電圧が供給されレベルシフタ２１５からの表示データに基づき各段からその階調電圧のうち１つずつを出力する３段をチップ長尺方向に隣接して一まとめにしたＮチャネル型ＲＯＭデコーダ（以下、Ｎ−ＲＯＭデコーダという）２１６Ｎとを半導体チップ２０１の長尺方向に隣接配置したＤＡコンバータ２１６と、ＤＡコンバータ２１６からの正および負の階調電圧を交互に一出力側と他出力側に出力する２入力２出力の３段の第２切り替えスイッチ２１７と、第２切り替えスイッチ２１７の一出力側と他出力側からの階調電圧を奇数段と偶数段にそれぞれ出力する６段のボルテージフォロア出力回路２１８とをボルテージフォロア出力回路２１８を半導体チップ２０１の液晶パネル側の長辺側にして順次、段配置して構成し、シフトレジスタ２１１とデータレジスタ２１２間を配線２２１と、データレジスタ２１２と第１切り替えスイッチ２１３間を配線２２２と、第１切り替えスイッチ２１３とラッチ２１４間を配線２２３と、ラッチ２１４とレベルシフタ２１５間を配線２２４と、レベルシフタ２１５とＤＡコンバータ２１６間を配線２２５と、ＤＡコンバータ２１６と第２切り替えスイッチ２１７間を配線２２６と、第２切り替えスイッチ２１７とボルテージフォロア出力回路２１８間を配線２２７とで接続している。
【０００９】
回路ブロック２０３ａのＤＡコンバータ２１６のＰ−ＲＯＭデコーダ２１６ＰとＮ−ＲＯＭデコーダ２１６Ｎが例えば、図５に示すように配置されているとすると回路ブロック２０３ｂのＤＡコンバータ２１６のＰ−ＲＯＭデコーダ２１６ＰとＮ−ＲＯＭデコーダ２１６Ｎはこれとは逆配置され、隣接する回路ブロック２０３ａと回路ブロック２０３ｂとでＰ−ＲＯＭデコーダ２１６ＰとＮ−ＲＯＭデコーダ２１６Ｎとがミラー配置となるようにしている。各配線の詳細な接続および回路ブロック２０３ａ，２０３ｂの動作の説明は、省略する。
【００１０】
次に、ＤＡコンバータ２１６に含まれるＰ−ＲＯＭデコーダ２１６ＰおよびＮ−ＲＯＭデコーダ２１６Ｎの回路構成について説明する。Ｐ−ＲＯＭデコーダ２１６Ｐは、図６に示すように、Ｐチャネルエンハンスメント形トランジスタ１ＰとＰチャネルデプレッション形トランジスタ２Ｐ（常時オン状態）とを所定位置で６４行と１２列にマトリックス配置している。各行はトランジスタ１Ｐとトランジスタ２Ｐとがトランジスタ１Ｐのドレイン及びトランジスタ２Ｐのソース又はトランジスタ１Ｐのソース及びトランジスタ２Ｐのドレインで直列接続されたものを一対としてそれらが更に六対組み合わされトランジスタ直列回路３Ｐを構成している。各行の各対は各対のトランジスタの一方のゲートが列毎に共通接続されたゲート列４Ｐａと、他方のゲートが列毎に共通接続されたゲート列４Ｐｂとでゲート列対４Ｐを構成している。各トランジスタ直列回路３Ｐの一端側である第１列目のトランジスタ１Ｐ又は２Ｐのソースには図示しない階調電圧発生回路から６４階調の正極性階調電圧ＶＰ１〜ＶＰ６４がそれぞれ供給される。各ゲート列対４Ｐには前段回路から液晶表示パネルのデータ線に対応する６ビットのデータ信号Ｄ０，Ｄ１，…，Ｄ５がゲート列４Ｐａに正相Ｄ０，Ｄ１，…，Ｄ５で供給され、ゲート列４Ｐｂに逆相Ｄ０バー，Ｄ１バー，…，Ｄ５バーで供給される。各トランジスタ直列回路３Ｐの他端側である第１２列目のトランジスタ１Ｐ又は２Ｐのドレインは共通接続され、後段回路に正極性階調電圧ＶＰ１〜ＶＰ６４のうちデータ信号ＤＡＴＡに対応する１つの階調電圧ＶＰｘが出力される。
【００１１】
Ｎ−ＲＯＭデコーダ２１６Ｎは図７に示すように、Ｎチャネルエンハンスメント形トランジスタ１ＮとＮチャネルデプレッション形トランジスタ２Ｎ（常時オン状態）とを所定位置で６４行と１２列にマトリックス配置している。各行はトランジスタ１Ｎとトランジスタ２Ｎとがトランジスタ１Ｎのドレイン及びトランジスタ２Ｎのソース又はトランジスタ１Ｎのソース及びトランジスタ２Ｎのドレインで直列接続されたものを一対としてそれらが更に六対組み合わされトランジスタ直列回路３Ｎを構成している。各行の各対は各対のトランジスタの一方のゲートが列毎に共通接続されたゲート列４Ｎａと、他方のゲートが列毎に共通接続されたゲート列４Ｎｂとでゲート列対４Ｎを構成している。各トランジスタ直列回路４Ｎの一端側である第１列目のトランジスタ１Ｎ又は２Ｎのドレインには図示しない階調電圧発生回路から６４階調の負極性階調電圧ＶＮ１〜ＶＮ６４がそれぞれ供給される。各ゲート列対４Ｎには前段回路から液晶表示パネルのデータ線に対応する６ビットのデータ信号Ｄ０，Ｄ１，…，Ｄ５がゲート列４Ｎａに正相Ｄ０，Ｄ１，…，Ｄ６で供給され、ゲート列４Ｎｂに逆相Ｄ１バー，Ｄ１バー，…，Ｄ６バーで供給される。各トランジスタ直列回路３Ｎの他端側である第１２列目のトランジスタ１Ｎ又は２Ｎのドレインは共通接続され、後段回路に負極性階調電圧ＶＮ１〜ＶＮ６４のうちデータ信号ＤＡＴＡに対応する１つの階調電圧ＶＮｘが出力される。
【００１２】
以上の構成のＰ−ＲＯＭデコーダ２１６ＰおよびＮ−ＲＯＭデコーダ２１６Ｎの動作を説明する。各トランジスタ直列回路３Ｐ，３Ｎの一端側である第１列目のトランジスタ１Ｐ，１Ｎ又は２Ｐ，２Ｎのソースに６４階調の階調電圧ＶＰ１〜ＶＰ６４，ＶＮ１〜ＶＮ６４が与えられる。この状態で各ゲート列対４Ｐ，４Ｎに”Ｈ（ハイレベル）”又は”Ｌ（ロウレベル）”の所定のデータ信号Ｄ０，Ｄ１，…，Ｄ５がゲート列４Ｐａ，４Ｎａに正相Ｄ０，Ｄ１，…，Ｄ５で供給され、ゲート列４Ｐｂ，４Ｎｂに逆相Ｄ０バー，Ｄ１バー，…，Ｄ５バーでそれぞれ供給されると各トランジスタ直列回路３Ｐ，３Ｎの内選択された１つのトランジスタ直列回路３Ｐ，３Ｎのトランジスタ１Ｐ，１Ｎがすべてオン状態（トランジスタ２Ｐ，２Ｎは常時オン状態）となり、そのトランジスタ直列回路３Ｐ，３Ｎに与えられている階調電圧ＶＰｘ，ＶＮｘが取り出される。
【００１３】
次に、回路ブロック２０３ａ，２０３ｂ内のＤＡコンバータ２１６のＰ−ＲＯＭデコーダ２１６ＰとＮ−ＲＯＭデコーダ２１６Ｎの半導体チップ２０１上でのパターン配置は、回路ブロック２０３ａのＤＡコンバータ２１６のＰ−ＲＯＭデコーダ２１６ＰとＮ−ＲＯＭデコーダ２１６Ｎが例えば、図５に示すように配置されているとして、回路ブロック２０３ａの場合を例として図８に示すと、３段を一まとめにしたＰ−ＲＯＭデコーダ２１６Ｐが３段を一まとめにしたＮ−ＲＯＭデコーダ２１６Ｎにチップ長尺方向（図面で右側）に隣接して配置されている。Ｐ−ＲＯＭデコーダ２１６ＰはＰ型半導体基板１１に配置されたＮウェル１２内に、６４行１２列のマトリックス配置されたトランジスタ１Ｐ，２ＰのソースおよびドレインとなるＰ型拡散層１３Ｐと、６対のゲート列対４Ｐとなるゲート配線１４Ｐとを３段分含んで構成されている。各第１列目のトランジスタ１Ｐ又は２ＰのソースとなるＰ型拡散層１３Ｐは行毎に金属配線１５Ｐにより電気的に共通接続（●印で図示する）され階調電圧発生回路から各正極性階調電圧ＶＰ１〜ＶＰ６４がそれぞれ供給されるようになっている。各第１２列目のトランジスタ１Ｐ又は２ＰのドレインとなるＰ型拡散層１３Ｐは列毎に金属配線１６Ｐにより電気的に共通接続（■印で図示する）され後段回路に正極性階調電圧ＶＰ１〜ＶＰ６４のうち表示データに対応する１つの階調電圧ＶＰｘが出力されるようになっている。Ｎ−ＲＯＭデコーダ２１６ＮはＮウェル１２にチップ長尺方向（図面で左側）に隣接してＰ型半導体基板１１内に、６４行１２列のマトリックス配置されたトランジスタ１Ｎ，２ＮのソースおよびドレインとなるＮ型拡散層１３Ｎと、６対のゲート列対４Ｎとなるゲート配線１４Ｎとを３段分含んで構成されている。各第１列目のトランジスタ１Ｎ又は２ＮのドレインとなるＮ型拡散層１３Ｎは行毎に金属配線１５Ｎにより電気的に共通接続（●印で図示する）され階調電圧発生回路から各負極性階調電圧ＶＮ１　〜ＶＮ６４がそれぞれ供給されるようになっている。各第１２列目のトランジスタ１Ｎ又は２ＮのソースとなるＮ型拡散層１３Ｎは列毎にポリシリコンおよび金属または金属からなる配線１６Ｎにより電気的に共通接続（■印で図示する）され後段回路に負極性階調電圧ＶＮ１　〜ＶＮ６４のうち表示データに対応する１つの階調電圧ＶＮｘが出力されるようになっている。Ｐ型拡散層１３ＰとＮ型拡散層１３Ｎはチップ短尺方向に互いに半ピッチずらして配置にしている。回路ブロック２０３ｂの場合は、図８とは逆に３段を一まとめにしたＰ−ＲＯＭデコーダ２１６Ｐが３段を一まとめにしたＮ−ＲＯＭデコーダ２１６Ｎにチップ長尺方向（図面で左側）に隣接して図８と同様の構成で配置されている。
【００１４】
次に、ＲＯＭデコーダ２１６Ｎ，２１６Ｐのゲート配線１４Ｎ，１４Ｐの半導体チップ２０１上での従来のパターン配置について、Ｐ−ＲＯＭデコーダ２１６Ｐのゲート配線１４Ｐを例に図９を参照して説明する。１ビット分のＰ−ＲＯＭデコーダ２１６Ｐには、ゲート列４Ｐａおよび４Ｐｂからなる六対のゲート列対４Ｐを構成する１２本のゲート配線１４Ｐとして、図９に示すように、それぞれ一様な配線幅Ｌ、例えば、Ｌ＝２μｍで、ゲート配線間の間隔Ｓが、例えば、Ｓ＝１μｍのゲート配線２４Ｐが形成されている。このパターン配置は、Ｎ−ＲＯＭデコーダ２１６Ｎのゲート配線１４Ｎも同一である。従って、ＲＯＭデコーダ２１６Ｎ，２１６Ｐの各行の六対のエンハンスメント形トランジスタ１Ｎ，１Ｐとデプレッション形トランジスタ２Ｎ，２Ｐ（常時オン状態）は、ゲート長（＝ゲート配線幅Ｌ）が同一寸法である。
【００１５】
【特許文献１】
特開２０００−２２１９２７号公報
【００１６】
【発明が解決しようとする課題】
ところで、上述のデータ側ドライバ１２０において、半導体チップ上のＲＯＭデコーダ２１６Ｎ，２１６Ｐのレイアウト面積およびゲート容量を更に低減したいという要求がある。そこで、本発明者は、ＲＯＭデコーダ２１６Ｎ，２１６Ｐのゲート配線１４Ｎ，１４Ｐに目をつけた。すなわち、ゲート列対４Ｎ，４Ｐは、各行において、必ず一対のエンハンスメント形トランジスタ１Ｎ，１Ｐとデプレッション形トランジスタ２Ｎ，２Ｐ（常時オン状態）で構成され、トランジスタ１Ｎ，１Ｐは所定のゲート長（ゲート配線幅）Ｌを必要とするのに対して、トランジスタ２Ｎ，２Ｐは常時オン状態に設計されており、トランジスタとして機能させるためのゲート長は不要であり、導線としての機能を有しておればよいということに目をつけた。
本発明は上記要求に鑑みてなされたものであり、その目的とするところは、常時オン状態に設計のデプレッション形トランジスタのゲート長を短くすることにより、ＲＯＭデコーダのレイアウト面積およびゲート容量を低減させた液晶駆動用半導体集積回路装置を提供することにある。
【００１７】
【課題を解決するための手段】
本発明の液晶駆動用半導体集積回路装置は、階調レベルを表すｎ（ｎは２以上の整数）ビットのデータ信号に対応して２のｎ乗階調の階調電圧のうちの１つの階調電圧を選択するｎビットのＲＯＭデコーダを有し、そのＲＯＭデコーダは、１ビットごとに、データ信号が正転および反転で入力される対向する一対のゲート配線が配置され、その一対のゲート配線のそれぞれに、２のｎ乗対からなるエンハンスメント形トランジスタとデプレッション形トランジスタ（常時オン状態）とが、片方ずつで所定配置された液晶駆動用半導体集積回路装置において、前記一対のゲート配線のそれぞれのゲート配線において、前記デプレッション形トランジスタ上を含み前記エンハンスメント形トランジスタまでのゲート配線幅を前記対向する内側で凹状になるように幅狭にしたことを特徴とする。
上記液晶駆動用半導体集積回路装置において、前記一対のゲート配線のそれぞれのゲート配線において、前記エンハンスメント形トランジスタが連続配置されたエンハンスメント形トランジスタ間のゲート配線幅を前記対向する内側で凹状になるように幅狭にしたことを特徴とする。
また、上記液晶駆動用半導体集積回路装置において、前記幅狭なゲート配線幅が、エンハンスメント形トランジスタ上のゲート配線幅の２分の１であることを特徴とする。
【００１８】
【発明の実施の形態】
以下に、本発明に基づき、液晶駆動用半導体集積回路装置としての一実施例のデータ側ドライバについて説明する。このデータ側ドライバは、従来技術で述べたデータ側ドライバと図４乃至図８に示す構成が同一であり、ＲＯＭデコーダ２１６Ｎ，２１６Ｐのゲート配線１４Ｎ，１４Ｐの半導体チップ２０１上でのパターン配置が図９に示す従来のパターン配置とは異なる。以下、ＲＯＭデコーダ２１６Ｎ，２１６Ｐのゲート配線１４Ｎ，１４Ｐの半導体チップ２０１上でのパターン配置について、Ｐ−ＲＯＭデコーダ２１６Ｐのゲート配線１４Ｐを例に図１を参照して説明する。１ビット分のＰ−ＲＯＭデコーダ２１６Ｐには、ゲート列４Ｐａおよび４Ｐｂからなる六対のゲート列対４Ｐを構成する１２本のゲート配線１４Ｐとして、ゲート配線３４Ｐがパターン配置されている。このゲート配線３４Ｐは、デプレッション形トランジスタ２Ｐ（常時オン状態）上を含みエンハンスメント形トランジスタ１Ｐまでのゲート配線幅を、各ゲート列対４Ｐの対向するゲート配線３４Ｐの内側で凹状になるように、トランジスタ１Ｐ上のゲート配線幅Ｌ、例えば、Ｌ＝２μｍの２分の１としている。このパターン配置は、Ｎ−ＲＯＭデコーダ２１６Ｎのゲート配線１４Ｎも同様に形成する。
【００１９】
従来のゲート配線２４Ｐでは、一対のゲート列対４Ｐのチップ長尺方向のレイアウト寸法Ｔ＝（ゲート配線幅Ｌ＋ゲート配線間間隔Ｓ）×２＝（２μｍ＋１μｍ）×２＝６μｍを必要とした。これに対して、本発明のゲート配線３４Ｐでは、一対のゲート列対４Ｐのチップ長尺方向のレイアウト寸法Ｔ＝（（ゲート配線幅Ｌ／２）＋（ゲート配線幅Ｌ／２とゲート配線間間隔Ｓとの共用））×２＋ゲート配線間間隔Ｓ＝（１μｍ＋１μｍ）×２＋１μｍ＝５μｍとなり、一対のゲート列対４Ｐのチップ長尺方向のレイアウト寸法Ｔは、２０％低減できる。ゲート配線の面積が低減されるので、ゲート容量も低減できる。
【００２０】
尚、上記実施例では、エンハンスメント形トランジスタ１Ｐがゲート列内で連続配置されている場合、トランジスタ１Ｐ間のゲート配線幅をＬのままとしたが、Ｌ／２のゲート配線幅としてもよい。
また、上記実施例では、ゲート配線の幅狭な箇所の寸法をＬ／２としたが、これに限定されず、Ｌより小さく導線として機能する範囲内であればよい。
また、ＲＯＭデコーダは、上記実施例の図６乃至図８に示したものに限定されず、ＲＯＭデコーダとして１ビット×１階調入力分をエンハンスメント形トランジスタとデプレッション形トランジスタ（常時オン状態）との一対で構成するものであれば適用できる。
また、データ側ドライバは、上記実施例の図３乃至図５に示したものに限定されず、入力された階調レベルを表すデジタル信号をアナログ信号の階調電圧に変換するＲＯＭデコーダを備え、そのＲＯＭデコーダとして１ビット×１階調入力分をエンハンスメント形トランジスタおよびデプレッション形トランジスタ（常時オン状態）の一対で構成するものであれば適用できる。この条件を満たしておれば、勿論、ライン反転駆動法を用いたものにも適用できる。
【００２１】
【発明の効果】
本発明によれば、液晶駆動用半導体集積回路装置に含まれる階調レベルを表すｎ（ｎは２以上の整数）ビットのデータ信号に対応して２のｎ乗階調の階調電圧のうちの１つの階調電圧を選択するｎビットのＲＯＭデコーダは、１ビットごとに、データ信号が正転および反転で入力される対向する一対のゲート配線が配置されている。その一対のゲート配線のそれぞれに、エンハンスメント形トランジスタとデプレッション形トランジスタ（常時オン状態）とを一対とする２のｎ乗対が、片方ずつで所定配置されている。一対のゲート配線のそれぞれのゲート配線において、デプレッション形トランジスタ（常時オン状態）上を含みエンハンスメント形トランジスタまでのゲート配線幅を内側で凹状になるように幅狭にしている。その結果、ゲート配線幅が幅狭になった分、両方のゲート配線が配置されるチップ長尺方向のレイアウト寸法を低減できるとともに、ゲート配線面積が低減でき、ＲＯＭデコーダのレイアウト面積およびゲート容量を低減させた液晶駆動用半導体集積回路装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の一実施例である図８のＰ−ＲＯＭデコーダの１段分のゲート配線のパターン配置を示す図。
【図２】液晶表示装置の概略構成図。
【図３】図２の液晶表示装置に用いられるデータ側ドライバの概略構成を示すブロック図。
【図４】図３のデータ側ドライバとして構成される半導体チップの概略平面図。
【図５】図４の半導体チップに配置された回路ブロックの概略構成図。
【図６】図５の回路ブロックに含まれるＰ−ＲＯＭデコーダの１段分の回路図。
【図７】図５の回路ブロックに含まれるＮ−ＲＯＭデコーダの１段分の回路図。
【図８】図５の回路ブロックに含まれるＰ−ＲＯＭデコーダとＮＲＯＭデコーダの半導体チップ上での概略平面パターン図。
【図９】図８のＰ−ＲＯＭデコーダの１段分のゲート配線のパターン配置を示す図。
【符号の説明】
１Ｎ，１Ｐ　エンハンスメント形トランジスタ
２Ｎ，２Ｐ　デプレッション形トランジスタ（常時オン状態）
４Ｐａ，４Ｐｂ　ゲート列
３４Ｐ　ゲート配線
２０１　半導体チップ
２１６Ｐ　Ｐ−ＲＯＭデコーダ
２１６Ｎ　Ｎ−ＲＯＭデコーダ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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