(57)【要約】【課題】１つのＩＣから複数のＩＣへバス配線を分岐して接続する際、ジグザグな配線等を使用する事なく配線長を等長にしたプリント回路板を提供するものである。【解決手段】第１のＩＣと、複数個の第２のＩＣとを、ビア等を利用してバス配線を分岐することにより接続する際に、バス配線は分岐位置において２つに分岐され、分岐位置から第２のＩＣに向かって線対称に引き出す事により、バス配線におけるすべての配線の配線長を等長にしている。また、バス配線の各配線の分岐位置と第１のＩＣとを等しくする事により、分岐後の各配線の配線長及び分岐前の各配線の配線長も等しくしている。【選択図】　　　図１
2004119454.tif 000002
【特許請求の範囲】
【請求項１】
第１のＩＣと、２つの第２のＩＣが実装され、一端は該第１のＩＣに接続され、他端は２つに分岐されて該第２のＩＣと接続されるバス配線を有するプリント回路板において、該バス配線は分岐位置において２つに分岐され、分岐位置から該第２のＩＣに向かって線対称に引き出されており、該バス配線におけるすべての配線の配線長が等しい事を特徴とするプリント回路板。
【請求項２】
第１のＩＣと、少なくとも３個の第２のＩＣが実装され、一端は該第１のＩＣに接続され、他端は複数に分岐されて該第２のＩＣと接続されるバス配線を有するプリント回路板において、該バス配線は複数の分岐位置を有し、各分岐位置において２つに分岐され、接続される第２のＩＣに向かって各分岐位置から線対称に引き出されており、該バス配線におけるすべての配線の配線長が等しい事を特徴とするプリント回路板。
【請求項３】
前記プリント配線板は複数の配線層からなる多層プリント配線板からなっており、前記分岐位置に前記複数の配線層を接続する複数のビアを設け、該ビアにより前記分岐位置で複数に分岐されたバス配線のそれぞれは、該プリント配線板の異なる配線層で該第２のＩＣに向かって引き出されている事を特徴とする請求項１または２に記載のプリント回路板。
【請求項４】
前記第２のＩＣはすべて、前記第１のＩＣが実装されているプリント配線板表面と同じ表面には実装されており、前記分岐位置で分岐されたバス配線のうち、前記第１のＩＣが実装されているプリント配線板表面と異なる配線層に配線されているバス配線は、再度複数のビアにより前記第１のＩＣが実装されているプリント配線板表面と同じ表面に引き出されて、前記第２のＩＣと接続する事を特徴とする請求項３に記載のプリント回路板。
【請求項５】
前記分岐位置に設けられた複数のビアは、千鳥状に配置されている事を特徴とする請求項３に記載のプリント回路板。
【請求項６】
前記プリント配線板は、プリント配線板の表裏面を配線層とする２層のプリント配線板であり、前記複数のビアにより分岐され前記プリント配線板の表裏面に配線されたバス配線に、お互いが対向するようにダンピング抵抗を配置する事を特徴とする請求項３に記載のプリント回路板。
【請求項７】
前記第２のＩＣは、前記プリント配線板の表裏面に対向して配置されており、前記各バス配線は前記第２のＩＣの直前において前記プリント配線板の表裏面を接続する複数のビアにより分岐され、各対向して配置された第２のＩＣと接続する事を特徴とする請求項３に記載のプリント回路板。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、プリント回路板上に配線されるバス配線の高速伝送に関するものである。
【０００２】
【従来の技術】
近年、複数のＩＣ素子等を実装したプリント回路板においては、配置された各ＩＣ間の情報を高速に伝送することが求められる。そのため高速で信号を伝送できる複数の信号線は平行に並んだバス配線が頻繁に使用される。またメモリ量を増やすために、１つのＣＰＵもしくはメモリコントローラＩＣに対して、複数のＲＡＭがバス配線により接続されるような場合、ＣＰＵもしくはメモリコントローラＩＣから引き出される１つのバス配線を途中で分岐して複数のＲＡＭに配線することが必要となる。しかしながらバス配線のような複数の配線を使用して伝送する場合、配線長に差があるとスキューが発生し、情報が正確に伝達されないという課題が生じていた。
【０００３】
従来これらの課題を解決するため、図８に示すようにジグザグ配線などすることにより、配線を等長にしスキューを小さくしていた。図８において、１００はプリント回路板である。１０１は表裏両面に配線を有する２層からなるプリント配線板である。１０２はメモリコントローラＩＣ、１０３と１０４は全く同じＲＡＭ（ｒａｎｄｏｍ−ａｃｃｅｓｓ　ｍｅｍｏｒｙ）でありプリント配線１０１に実装されている。１０５はメモリコントローラＩＣ１０２とＲＡＭ１０４を接続するバス配線で、プリント配線板１０１の表面に屈曲して配線されている。１０６はメモリコントローラＩＣ１０２とＲＡＭ１０３を接続するバス配線で、メモリコントローラＩＣ１０２から延びた配線１０５をビア１０７により分岐しプリント配線板１０１の裏面に接続されて配線されている。またバス配線１０６はビア１０８により再びプリント配線板１０１の表面へと配線されＲＡＭ１０３に接続されている。ＲＡＭ１０３と１０４は回路設計上メモリコントローラＩＣ１０２から均等な位置に配置されていないため、バス配線１０５と１０６の配線長を等しくするために、配線１０６のプリント配線板１０１の裏面に配線された部分をジグザグに配線している。また各バス配線における複数の配線の配線長も等しくなるように配線されている。
【０００４】
【発明が解決しようとする課題】
しかしながら、すべてのバス配線を等長にするために配線をジグザグにした前記従来の技術においては、ジグザグに配線した裏面のバス配線の領域が大きくなってしまい、回路設計の自由度を低下させるという問題があった。これは実装するＩＣの数がさらに増えた場合、バスの配線も多くなるためより顕著となり、ジグザグに配線する領域を確保することができず、等長に配線する事ができない場合もあった。
【０００５】
また、ジグザグな配線では、配線長を物理的に等長にする事はできるが、ジグザグの間隔によっては物理的な配線長よりも早く信号が伝送されてしまい、その結果スキューが発生してしまうという問題もあった。
【０００６】
また、高速な信号配線同士が上下の層で近接して平行に配線されることにより、信号間の干渉でクロストークが発生する。したがって裏面のジグザグな配線が増えると、表面のバス配線と干渉する領域が発生してしまい、表裏面での配線のクロストークの影響が大きくなるという問題も発生してしまう。
【０００７】
さらに、バス配線において各配線の途中で分岐して使用する場合においては、分岐後の各配線の配線長及び分岐前の各配線の配線長に差があるとシグナルインティグリティを確保することが厳しくなり、ビットエラーが発生する事が知られている。前記従来の技術においては、配線１０６のビア１０７による分岐位置のメモリコントローラＩＣ１０２からの距離はそれぞれの配線で異なっている。そのため、さまざまな個所で反射が発生してしまい、シグナルインティグリティの低下という非常に大きな問題が発生する。この問題は、ＩＣ間のバス配線が長くなればなるほど、また、クロック周波数が高くなればなるほど大きく影響が現れる。
【０００８】
【課題を解決するための手段】
本発明においては前記課題を解決するため、第１のＩＣと、２つの第２のＩＣが実装され、一端は該第１のＩＣに接続され、他端は２つに分岐されて該第２のＩＣと接続されるバス配線を有するプリント回路板において、該バス配線は分岐位置において２つに分岐され、分岐位置から該第２のＩＣに向かって線対称に引き出されており、該バス配線におけるすべての配線の配線長が等しいプリント回路板を提供している。
【０００９】
また本発明においては、第１のＩＣと、少なくとも３個の第２のＩＣが実装され、一端は該第１のＩＣに接続され、他端は複数に分岐されて該第２のＩＣと接続されるバス配線を有するプリント回路板において、該バス配線は複数の分岐位置を有し、各分岐位置において２つに分岐され、接続される第２のＩＣに向かって各分岐位置から線対称に引き出されており、該バス配線におけるすべての配線の配線長が等しいプリント回路板を提供している。
【００１０】
また本発明においては、前記プリント配線板は複数の配線層からなる多層プリント配線板からなっており、前記分岐位置に前記複数の配線層を接続する複数のビアを設け、該ビアにより前記分岐位置で複数に分岐されたバス配線のそれぞれは、該プリント配線板の異なる配線層で該第２のＩＣに向かって引き出されているプリント回路板を提供している。
【００１１】
また本発明においては、前記第２のＩＣはすべて、前記第１のＩＣが実装されているプリント配線板表面と同じ表面には実装されており、前記分岐位置で分岐されたバス配線のうち、前記第１のＩＣが実装されているプリント配線板表面と異なる配線層に配線されているバス配線は、再度複数のビアにより前記第１のＩＣが実装されているプリント配線板表面と同じ表面に引き出されて、前記第２のＩＣと接続するプリント回路板を提供している。
【００１２】
また本発明においては、前記分岐位置に設けられた複数のビアは、千鳥状に配置されているプリント回路板を提供している。
【００１３】
また本発明においては、前記プリント配線板は、プリント配線板の表裏面を配線層とする２層のプリント配線板であり、前記複数のビアにより分岐され前記プリント配線板の表裏面に配線されたバス配線に、お互いが対向するようにダンピング抵抗を配置するプリント回路板を提供している。
【００１４】
また本発明においては、前記第２のＩＣは、前記プリント配線板の表裏面に対向して配置されており、前記各バス配線は前記第２のＩＣの直前において前記プリント配線板の表裏面を接続する複数のビアにより分岐され、各対向して配置された第２のＩＣと接続するプリント回路板を提供している。
【００１５】
次に本発明の実施の形態を図面を参照して説明する。
【００１６】
（第１の実施の形態）
図１は、本発明の第１の実施の形態のプリント回路板を示す図であり、プリント配線板に１つのメモリコントローラと２つのＲＡＭが実装されている場合を示している。図１において前述の従来の技術で説明した図８と同じ部材には同じ符号が付してある。
【００１７】
図１において、１０はプリント回路板である。１は表裏両面に配線を有する２層からなるプリント配線板である。１０２はメモリコントローラＩＣ、１０３と１０４は全く同じＲＡＭでありプリント配線板１に並べて実装されている。１１０はメモリコントローラＩＣ１０２とＲＡＭ１０３を接続するバス配線で、プリント配線板１の表面に配線されている。１１１はメモリコントローラＩＣ１０２とＲＡＭ１０４を接続するバス配線で、メモリコントローラＩＣ１０２から延びたバス配線１１０をビア１２０により分岐しプリント配線板１０１の裏面に接続して配線されている。バス配線１１０とバス配線１１１は、分岐位置となるビア１２０から、それぞれがＲＡＭ１０３、１０４に向かって線対称に引き出されている。またバス配線１１１はビア１２１により再びプリント回路板１０１の表面へと配線されＲＡＭ１０３に接続されている。
【００１８】
ビア１２０は、バス配線１１０のメモリコントローラＩＣ１０２からビア１２０までの配線が、各配線が平行で等しい長さになる位置に設けられている。また、バス配線１１０のビア１２０からＲＡＭ１０３までの配線長と、バス配線１１１のビア１２０からＲＡＭ１０４までの配線長が直線的に等しくなる位置に設けられている。ＲＡＭ１０３と１０４は全く同じＲＡＭであるため、各配線の接続位置も等しい。したがってビア１２０は、ＲＡＭ１０３と１０４の並びと平行で、かつＲＡＭ１０３と１０４の中間点に配置されることになる。
【００１９】
尚、本実施の形態では、２層からなるプリント配線板にビアを形成し、ビアによってバス配線をプリント配線板の表裏面に分岐しているが、本発明はこれに限られるものではなく、１層からなるプリント配線板にジャンパー線によってバス配線をプリント配線板上で分岐する事もできる。
【００２０】
このように配線することにより、メモリコントローラＩＣ１０２からＲＡＭ１０３と１０４までの各バス配線を、ジグザグ配線を使用する事なく等長で配線する事ができ、スキューの発生を防ぐ事ができる。また、バス配線の幅の領域のみで配線することが可能であり、回路設計の自由度を妨げる事はない。また、回路基板の表裏面で配線が平行になる事がないため、クロストークの影響を受けることもない。また、各バス配線の分岐位置から各ＩＣまでの距離を等しくする事ができ、シグナルインティグリティを低下させる事もない。
【００２１】
（第２の実施の形態）
図２は、本発明の第２の実施の形態のプリント回路板を示す図であり、プリント配線板に１つのメモリコントローラＩＣと一列に並んだ４つのＲＡＭが実装されている場合を示している。
【００２２】
図２において、２００はプリント回路板である。２０１は表裏両面に配線を有する２層からなるプリント配線板である。２０２はメモリコントローラＩＣ、２０３、２０４、２０５、２０６は全く同じＲＡＭであり、プリント配線板２０１に一列に並べて実装されている。２１０はメモリコントローラＩＣ２０２とＲＡＭ２０３を接続するバス配線で、プリント配線板２０１の表面に配線されている。２１１はメモリコントローラＩＣ２０２とＲＡＭ２０６を接続するバス配線で、メモリコントローラＩＣ２０２から延びたバス配線２１０をビア２２０により分岐しプリント配線板２０１の裏面に接続して配線されている。バス配線２１０とバス配線２１１は、分岐位置となるビア２２０から、それぞれがＲＡＭ２０３、２０６に向かって線対称に引き出されている。またバス配線２１１はビア２２４により再びプリント配線板２０１の表面へと配線されＲＡＭ２０６に接続されている。
【００２３】
２１２はメモリコントローラＩＣ２０２とＲＡＭ２０４を接続するバス配線で、メモリコントローラＩＣ２０２から延びたバス配線２１０をビア２２１により分岐しプリント配線板２０１の裏面に接続して配線されている。バス配線２１０とバス配線２１２は、分岐位置となるビア２２１から、それぞれがＲＡＭ２０３、２０４に向かって線対称に引き出されている。またバス配線２１２はビア２２３により再びプリント回路板２０１の表面へと配線されＲＡＭ２０４に接続されている。２１３はメモリコントローラＩＣ２０２とＲＡＭ２０５を接続するバス配線で、メモリコントローラＩＣ２０２から延びたバス配線２１１をビア２２２により分岐しプリント配線板２０１の表面に接続して配線ＲＡＭ２０５に接続されている。バス配線２１１とバス配線２１３は、分岐位置となるビア２２２から、それぞれがＲＡＭ２０６、２０５に向かって線対称に引き出されている。
【００２４】
ビア２２０は、バス配線２１０のメモリコントローラＩＣ１０２からビア２２０までの配線が、各配線が平行で等しい長さになる位置に設けられている。また、バス配線２１０のビア２２０からＲＡＭ２０３までの配線長と、バス配線２１１のビア２２０からＲＡＭ２０６までの配線長が直線的に等しくなる位置に設けられている。
【００２５】
ビア２２１は、バス配線２１０のメモリコントローラＩＣ１０２からビア２２１までの配線が、各配線が平行で等しい長さになる位置に設けられている。また、バス配線２１０のビア２２１からＲＡＭ２０３までの配線長と、バス配線２１２のビア２２１からＲＡＭ２０４までの配線長が直線的に等しくなる位置に設けられている。
【００２６】
ビア２２２は、バス配線２１１のメモリコントローラＩＣ１０２からビア２２２までの配線が、各配線が平行で等しい長さになる位置に設けられている。また、バス配線２１１のビア２２２からＲＡＭ２０６までの配線長と、バス配線２１３のビア２２２からＲＡＭ２０５までの配線長が直線的に等しくなる位置に設けられている。
【００２７】
ＲＡＭ２０３、２０４、２０５、２０６は全く同じＲＡＭであるため、各配線の接続位置も等しい。したがってビア２２０は、ＲＡＭ２０３、２０４、２０５、２０６の並びと平行で、かつＲＡＭ２０３と２０６の中間点に配置されることになる。また、ビア２２１は、ＲＡＭ２０３、２０４、２０５、２０６の並びと平行で、かつＲＡＭ２０３と２０４の中間点に配置されることになる。ビア２２２は、ＲＡＭ２０３、２０４、２０５、２０６の並びと平行で、かつＲＡＭ２０５と２０６の中間点に配置されることになる。
【００２８】
尚、本実施の形態では、２層からなるプリント配線板にビアを形成し、ビアによってバス配線をプリント配線板の表裏面に分岐しているが、本発明はこれに限られるものではなく、１層からなるプリント配線板にジャンパー線によってバス配線をプリント配線板上で分岐する事もできる。
【００２９】
また、本実施の形態では１つのメモリコントローラＩＣと一列に並んだ４つのＲＡＭが実装されているプリント配線板について説明したが、本発明はこれに限られるものではなく、ＲＡＭの数に応じて分岐の数を変更すれば、ＲＡＭの数はいくつであってもかまわない。たとえばＲＡＭが２０３、２０４、２０６の３つであれば、ビア２２２を形成しなければ良い。
【００３０】
また、本実施の形態では２層からなるプリント配線板を用いて説明したが、本発明はこれに限られるものではなく、３層以上の多層プリント配線板でも良く、分岐した各バス配線を配線する配線層は、他の信号線や、電源パターン、グラウンドパターンの設計に応じて随時決定すれば良い。
【００３１】
このように配線することにより、プリント配線板に１つのメモリコントローラＩＣと一列に並んだ４つのＲＡＭが実装されている場合であっても、第１の実施の形態と同様に、メモリコントローラＩＣからＲＡＭまでの各バス配線を、ジグザグ配線を使用する事なく等長で配線する事ができ、スキューの発生を防ぐ事ができる。また、バス配線の幅の領域のみで配線することが可能であり、回路設計の自由度を妨げる事はない。また、回路基板の表裏面で配線が平行になる事がないため、クロストークの影響を受けることもない。また、各バス配線の分岐位置から各ＩＣまでの距離を等しくする事ができ、シグナルインティグリティを低下させる事もない。
【００３２】
（第３の実施の形態）
図３、図４は、本発明の第３の実施の形態のプリント回路板を示す図である。図３はプリント配線板に１つのメモリコントローラと２つのＲＡＭが実装されている場合を示している。図４はプリント配線板に１つのメモリコントローラと一列に並んだ４つのＲＡＭが実装されている場合を示している。
【００３３】
図３において前述の第１の実施の形態を示す図１と同じ部材には同じ符号を付してある。図３において、３００はプリント回路板である。３０１は表裏両面に配線を有する２層からなるプリント配線板である。１０２はメモリコントローラＩＣ、１０３と１０４は全く同じＲＡＭでありプリント配線板３０１に並べて実装されている。図３において図１と異なる点は、図１におけるビア１２０、１２１の形態を、各ビアを千鳥状に配置したビア１２２、１２３を設けたことにある。ビアを千鳥状に配置した事よって、ビアを一列に配置した第１の実施の形態よりもバス配線１１０、１１１の全体の配線幅をより細くすることが可能となる。
【００３４】
また図４において前述の第２の実施の形態を示す図２と同じ部材には同じ符号を付してある。図４において、４００はプリント回路板である。４０１は表裏両面に配線を有する２層からなるプリント配線板である。２０２はメモリコントローラＩＣ、２０３、２０４、２０５、２０６は全く同じＲＡＭであり、プリント配線板２０１に一列に並べて実装されている。図４において図２と異なる点は、図２におけるビア２２０、２２１、２２２、２２３、２２４の形態を、各ビアを千鳥状に配置したビア２２５、２２６、２２７、２２８、２２９を設けたことにある。ビアを千鳥状に配置した事よって、ビアを一列に配置した第１の実施の形態よりもバス配線２１０、２１１、２１２、２１３の全体の配線幅をより細くすることが可能となる。
【００３５】
これによって、配線領域を更に狭くすることが可能となり、回路設計の自由度を大幅に向上させることができる。また、第１の実施の形態と同様にメモリコントローラＩＣ１０２からＲＡＭ１０３、１０４までの各バス配線および、第２の実施の形態と同様にメモリコントローラＩＣ２０２からＲＡＭ２０３、２０４、２０５、２０６までの各バス配線を等長で配線する事ができ、スキューの発生を防ぎ事ができる。また、回路基板の表裏面で配線が平行になる事がないため、クロストークの影響を受けることもない。また、各バス配線の分岐位置から各ＩＣまでの距離を等しくする事ができ、シグナルインティグリティを低下させる事もない。
【００３６】
（第４の実施の形態）
図５は、本発明の第４の実施の形態のプリント回路板を示す図であり、プリント配線板に１つのメモリコントローラと一列に並んだ４つのＲＡＭが実装されている場合を示している。図５において前述の第２の実施の形態を示す図２と同じ部材には同じ符号を付してある。図５において、５００はプリント回路板である。５０１は表裏両面に配線を有する２層からなるプリント配線板である。２０２はメモリコントローラＩＣ、２０３、２０４、２０５、２０６は全く同じＲＡＭであり、プリント配線板２０１に一列に並べて実装されている。図５において図２と異なる点は、メモリコントローラ２０２から延びたバス配線２１０がビア２２０で分岐され、プリント回路板２０１の表裏面に引き出された後、表面には抵抗２３０、裏面には抵抗２３１が配置されている事である。
【００３７】
この様な形態をとる事により、前述の第２の実施の形態に示した効果に加え、メモリコントローラＩＣ２０２、または、ＲＡＭ２０３、２０４、２０５、２０６のバッファ能力が大き過ぎる場合に、抵抗２３０、２３１によってオーバーシュートの抑制と分岐後の不要輻射の抑制に大きな効果が得られる。
【００３８】
（第５の実施の形態）
図６は、本発明の第５の実施の形態のプリント回路板を示す図であり、プリント配線板に１つのメモリコントローラと２つのＲＡＭが実装されている場合を示している。図６において前述の第１の実施の形態を示す図１と同じ部材には同じ符号を付してある。図６において、６００はプリント回路板である。６０１は表裏両面に配線を有する２層からなるプリント配線板である。１０２はメモリコントローラＩＣ、１０３’と１０４は全く同じＲＡＭでありプリント配線板６０１に並べて実装されている。図６においてＲＡＭ１０３’、１０４は全く同じ機能を持つＩＣであるがピンの配置が異なっている。ＲＡＭ１０３’にはピン１０３ａ〜１０３ｈが設けられており、ＲＡＭ１０４にはピン１０４ａ〜１０４ｈが設けられている。ＲＡＭ１０３’のピン１０３ａとＲＡＭ１０４のピン１０４ｂは同じ機能をもつピンであり、同様に、ピン１０３ｂとピン１０４ａ、ピン１０３ｃとピン１０４ｄ、ピン１０３ｄとピン１０４ｃ、ピン１０３ｅとピン１０４ｆ、ピン１０３ｆとピン１０４ｅ、ピン１０３ｇとピン１０４ｈ、ピン１０３ｈとピン１０４ｇは同じ機能をもつピンである。メモリコントローラ１０２にはピン１０２ａ〜１０２ｈが設けられており、各ピン１０２ａ〜１０２ｈから延びているバス配線は１１０ａ〜１１０ｈ、１１１ａ〜１１１ｈの各配線から構成されている。
【００３９】
配線１１０ａはビア２３７により表裏面に引き出され、表面は配線１１０ａとしてＲＡＭ１０３のピン１０３ｂへ、裏面は１１１ａとしてＲＡＭ１０４のピン１０４ａに接続されている。配線１１０ｂはビア１２４によりまず裏面に引き出される。裏面に引き出された後２本に分岐し、１本は配線１１０ｂとしてビア１２５により再度表面に引き出されＲＡＭ１０３のピン１０３ａへ接続されている。この時ビア１２４、１２５は、その間における配線１１０ｂが配線１１０ａを跨ぐ位置に設けられている。他の１本は配線１１１ｂとしてＲＡＭ１０４のピン１０４ｂに接続されている。
【００４０】
配線１１０ｃ、１１０ｅ、１１０ｇは配線１１０ａと同様にビア１２６により表裏面に引き出され、表面は配線１１０ｃ、１１０ｅ、１１０ｇとしてＲＡＭ１０３のピン１０３ｄ、１０３ｆ、１０３ｈへ、裏面は１１１ｃ、１１１ｅ、１１１ｇとしてＲＡＭ１０４のピン１０４ｃ、１０４ｅ、１０４ｇに接続されている。配線１１０ｄ、１１０ｆ、１１０ｈは配線１１０ｂと同様にビア１２４によりまず裏面に引き出される。裏面に引き出された後２本に分岐し、１本は配線１１０ｄ、１１０ｆ、１１０ｈとしてビア１２５により再度表面に引き出されＲＡＭ１０３のピン１０３ｃ、１０３ｅ、１０３ｇへ接続されている。この時ビア１２４、１２５は、その間における配線１１０ｄ、１１０ｆ、１１０ｈが配線１１０ｃ、１１０ｅ、１１０ｇを跨ぐ位置に設けられている。他の１本は配線１１１ｄ、１１１ｆ、１１１ｈとしてＲＡＭ１０４のピン１０４ｄ、１０４ｆ、１０４ｈに接続されている。
【００４１】
この様な形態をとる事により、ＲＡＭのピンの配置が異なる場合においても、前述の第１の実施の形態と同様に、メモリコントローラＩＣ１０２からＲＡＭ１０３’、１０４までの各バス配線をジグザグ配線を使用する事なく等長で配線する事ができ、スキューの発生を防ぐ事ができる。また、バス配線の幅の領域のみで配線することが可能であり、回路設計の自由度を妨げる事はない。また、回路基板の表裏面で配線が平行になる事がないため、クロストークの影響を受けることもない。また、各バス配線の分岐位置から各ＩＣまでの距離を等しくする事ができ、シグナルインティグリティを低下させる事もない。
【００４２】
（第６の実施の形態）
図７は、本発明の第６の実施の形態のプリント回路板を示す図であり、プリント配線板に表面に１つのメモリコントローラと、表裏面にそれぞれ４つのＲＡＭが実装されている場合を示している。図７において前述の第３の実施の形態を示す図４と同じ部材には同じ符号を付してある。図７において、７００はプリント回路板である。７０１は表裏両面に配線を有する２層からなるプリント配線板である。プリント配線板７０１の表面には１つのメモリコントローラ２０２が実装されており、また、表面に４つのＲＡＭ２０３、２０４、２０５、２０６が実装され、裏面には４つのＲＡＭ２０３’、２０４’、２０５’、２０６’がＲＡＭ２０３、２０４、２０５、２０６の真下に実装されている。ビア２４０は各バス配線２１０、２１１、２１２、２１３をＲＡＭの直前でさらにプリント配線板２０１の表裏面に分岐して引き出され、それぞれＲＡＭ２０３、２０３’、２０４、２０４’、２０５、２０５’、２０６、２０６’に接続している。
【００４３】
このようにＲＡＭがプリント配線板２０１の表裏面に配置されている場合でも、バス配線２１０、２１１、２１２、２１３とビア２２５、２２６、２２７、２２４をもうける事により第３の実施の形態
尚、前述の第１から第６までの実施の形態においては、プリント配線板に実装されているのはメモリコントローラＩＣとＲＡＭであるが、本発明はこれに限られるものではなく、１つのＣＰＵと複数のＲＡＭの様に、１つのＩＣから同じ信号を複数のＩＣとの間で送受信するものであればＩＣの種類はなんであってもかまわない。
【００４４】
【発明の効果】
本発明は、プリント回路板に実装された、第１のＩＣと、複数個の第２のＩＣとを、バス配線を分岐することにより接続する際に、バス配線は分岐位置において２つに分岐され、分岐位置から第２のＩＣに向かって線対称に引き出す事により、バス配線におけるすべての配線の配線長を等長にしている。
【００４５】
これにより、ジグザグな配線を使用する事なく、第１のＩＣと複数個の第２のＩＣとを等長の配線する事ができるため、配線長の差により発生するスキューを防止することができ、また物理的な配線長よりも早く信号が伝送されることもなく、それによって発生するスキューも防止する事ができる。
【００４６】
また、バス配線をジグザグに配線する必要がないため、バス配線の領域をバス配線の幅のみとする事ができ、回路設計の自由度を大幅に向上させる事ができる。また、実装するＩＣの数がさらに増えた場合であっても、バスの配線の領域を確保することが容易であり、等長に配線する事が可能である。
【００４７】
また、多層からなるプリント配線板を使用して、異なる配線層に分岐したバス配線を設けた場合、高速な信号配線同士が上下の層で近接して平行に配線されることはないため、信号間の干渉でクロストークの影響を抑制する事ができる。
【００４８】
さらに、バス配線の各配線の分岐位置と第１のＩＣとを等しくする事により、分岐後の各配線の配線長及び分岐前の各配線の配線長に差がないため、シグナルインティグリティを確保することができ、ビットエラーが発生を防止することができる。
【００４９】
また、異なる配線層に分岐したバス配線に、分岐した直後に対向して抵抗を配置することにより、メモリコントローラＩＣやＲＡＭのバッファ能力が大き過ぎる場合に、抵抗によってオーバーシュートの抑制と分岐後の不要輻射の抑制に大きな効果を得ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態におけるプリント回路板を示した図。
【図２】本発明の第２の実施の形態におけるプリント回路板を示した図。
【図３】本発明の第３の実施の形態におけるプリント回路板を示した図。
【図４】本発明の第３の実施の形態におけるプリント回路板を示した図。
【図５】本発明の第４の実施の形態におけるプリント回路板を示した図。
【図６】本発明の第５の実施の形態におけるプリント回路板を示した図。
【図７】本発明の第６の実施の形態におけるプリント回路板を示した図。
【図８】従来の技術を示した図。
【符号の説明】
１００、２００　プリント回路板
１０１、２０１　プリント配線板
１０２、２０２　メモリコントローラＩＣ
１０３、１０３’、１０４、２０３、２０４、２０５、２０６、２０３’、２０４’、２０５’、２０６’　ＲＡＭ
１１０、１１１、２１０、２１１、２１２、２１３　バス配線
１２０、１２１、２２０、２２１、２２２、２２３、２２４、２２５、２２６、２２７、２２８、２２９、２４０　ビア
２３０、２３１　抵抗
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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