(57)【要約】【課題】書き込み電圧を容易に調整可能にして製品歩留りを向上させることが可能な、不揮発性メモリを備えた半導体集積回路装置を提供する。【解決手段】不揮発性メモリで用いる書き込み電圧（昇圧電圧）を生成するレベル昇圧回路と、レベル昇圧回路の出力である実測値と外部から供給される期待値を比較する第１のコンパレータと、昇圧電圧を制御するための複数の補正電圧を生成する分圧回路と、補正電圧を選択するためのカウント値を生成するカウンタと、実測値と期待値の比較結果に応じてカウント値を順次変化させるためのカウント信号を生成するタイミング制御回路と、カウンタ値を保持する記憶装置と、カウント値により補正電圧を選択出力する補正レベル制御回路と、基準電圧を出力する基準電圧源と、選択された補正電圧と基準電圧とを比較し、昇圧電圧を生成するためのクロックをレベル昇圧回路に供給するか否かを制御するレベル制御回路とを有する。【選択図】  図１
2004220711.tif 000002
【特許請求の範囲】
【請求項１】
不揮発性メモリを備えた半導体集積回路装置であって、
前記不揮発性メモリに供給する書き込み電圧として用いられる昇圧電圧を生成するレベル昇圧回路と、
前記レベル昇圧回路から出力された昇圧電圧である実測値と外部から供給される電圧である期待値との比較結果を出力する第１のコンパレータと、
前記レベル昇圧回路で生成する昇圧電圧の値を制御するための複数の補正電圧を生成する分圧回路と、
前記複数の補正電圧からいずれか１つを選択するための選択信号となるカウント値を生成するカウンタと、
前記実測値と前記期待値の比較結果をモニタし、該モニタ結果に応じて前記カウント値を順次変化させるためのカウント信号を生成するタイミング制御回路と、
前記カウンタ値を保持する、データの書き換えが可能な不揮発性の記憶装置と、
前記選択信号にしたがって補正電圧を選択出力する補正レベル制御回路と、
所定の一定電圧である基準電圧を出力する基準電圧源と、
前記補正レベル制御回路で選択された補正電圧と前記基準電圧とを比較し、前記昇圧電圧を生成するためのクロックを前記レベル昇圧回路に対して供給するか否かを制御するレベル制御回路と、
を有する半導体集積回路装置。
【請求項２】
前記分圧回路は、
前記レベル昇圧回路の前記昇圧電圧の出力端と接地電位間に挿入される、直列に接続された複数の抵抗器から構成される請求項１記載の半導体集積回路装置。
【請求項３】
前記タイミング制御回路は、
前記実測値が前記期待値よりも低いとき、前記カウンタに前記カウント値をインクリメントするためのカウント信号を出力し、
前記実測値が前記期待値よりも高いとき、前記カウント信号の出力を停止する請求項１または２記載の半導体集積回路装置。
【請求項４】
前記期待値が入力される入力端子が抵抗器を介して接地電位に接続された請求項１乃至３のいずれか１項記載の半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は不揮発性メモリを内蔵する半導体集積回路装置に関する。
【０００２】
【従来の技術】
フラッシュメモリ（Ｆｌａｓｈ  Ｍｅｍｏｒｙ）やＥＥＰＲＯＭ（Ｅｌｅｃｔｒｏｎｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  ａｎｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）等の不揮発性メモリでは、一般に、外部から供給される外部電源電圧よりも高い書き込み電圧（昇圧電圧）を用いてデータの書き込みが行われる。
【０００３】
書き込み電圧は、必要な電圧よりも低ければ書き込み不良となり、高すぎれば半導体集積回路装置の破損や寿命の低下を招くため、書き込み可能になる電圧よりもわずかに高い電圧に設定することが望ましい。
【０００４】
また、書き込み時間の短縮や信頼性向上のため、書き込み動作時にワード線に印加する書き込み電圧を徐々に変える手法が提案されている（例えば、特許文献１参照）。
【０００５】
【特許文献１】
特開２０００−１１３６９０号
【０００６】
【発明が解決しようとする課題】
近年の不揮発性メモリを内蔵した半導体集積回路装置（例えば、１チップマイコン等）では、その集積度が大幅に進んだ結果、隣接する配線間や回路素子間の短絡不良等が増大して製品の歩留りが低下する傾向にある。したがって、製造ばらつきにより上記書き込みが可能になる電圧が所定の範囲から外れた半導体集積回路装置であっても、その特性に応じて書き込み電圧を調整すれば良品として用いることができるため、半導体集積回路装置の歩留りの更なる低下を抑制できる。
【０００７】
従来の半導体集積回路装置では、外部電源電圧の変動に対して書き込み電圧の変動範囲を制御する構成や上記書き込み動作時にワード線に印加する書き込み電圧を変化させる構成は提案されているが、製品歩留りの向上を目的として書き込み電圧の値を調整する構成は提案されていなかった。
【０００８】
本発明は上記したような従来の技術が有する問題点を解決するためになされたものであり、書き込み電圧を容易に調整可能にして製品歩留りを向上させることが可能な、不揮発性メモリを備えた半導体集積回路装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】
上記目的を達成するため本発明の半導体集積回路装置は、不揮発性メモリを備えた半導体集積回路装置であって、
前記不揮発性メモリに供給する書き込み電圧として用いられる昇圧電圧を生成するレベル昇圧回路と、
前記レベル昇圧回路から出力された昇圧電圧である実測値と外部から供給される電圧である期待値との比較結果を出力する第１のコンパレータと、
前記レベル昇圧回路で生成する昇圧電圧の値を制御するための複数の補正電圧を生成する分圧回路と、
前記複数の補正電圧からいずれか１つを選択するための選択信号となるカウント値を生成するカウンタと、
前記実測値と前記期待値の比較結果をモニタし、該モニタ結果に応じて前記カウント値を順次変化させるためのカウント信号を生成するタイミング制御回路と、
前記カウンタ値を保持する、データの書き換えが可能な不揮発性の記憶装置と、
前記選択信号にしたがって補正電圧を選択出力する補正レベル制御回路と、
所定の一定電圧である基準電圧を出力する基準電圧源と、
前記補正レベル制御回路で選択された補正電圧と前記基準電圧とを比較し、前記昇圧電圧を生成するためのクロックを前記レベル昇圧回路に対して供給するか否かを制御するレベル制御回路と、
を有する構成である。
【００１０】
このとき、前記分圧回路は、
前記レベル昇圧回路の前記昇圧電圧の出力端と接地電位間に挿入される、直列に接続された複数の抵抗器から構成されていてもよく、
前記タイミング制御回路は、
前記実測値が前記期待値よりも低いとき、前記カウンタに前記カウント値をインクリメントするためのカウント信号を出力し、
前記実測値が前記期待値よりも高いとき、前記カウント信号の出力を停止してもよい。
【００１１】
また、前記期待値が入力される入力端子が抵抗器を介して接地電位に接続されていてもよい。
【００１２】
上記のように構成された半導体集積回路装置では、レベル昇圧回路から出力された昇圧電圧である実測値と外部から供給される電圧である期待値との比較結果を出力する第１のコンパレータと、レベル昇圧回路で生成する昇圧電圧の値を制御するための複数の補正電圧を生成する分圧回路と、複数の補正電圧からいずれか１つを選択するための選択信号となるカウント値を生成するカウンタと、実測値と期待値の比較結果をモニタし、該モニタ結果に応じてカウント値を順次変化させるためのカウント信号を生成するタイミング制御回路と、選択信号にしたがって補正電圧を選択出力する補正レベル制御回路と、所定の一定電圧である基準電圧を出力する基準電圧源と、補正レベル制御回路で選択された補正電圧と基準電圧とを比較し、昇圧電圧を生成するためのクロックをレベル昇圧回路に供給するか否かを制御するレベル制御回路とを有することで、期待値を外部から入力するだけで不揮発性メモリの書き込み電圧が自動的に調整されるため、書き込み電圧を容易に調整することができる。
【００１３】
また、カウンタ値を保持する、データの書き換えが可能な不揮発性の記憶装置を有することで、カウンタのカウント値を不揮発性の記憶装置に書き込みながら昇圧電圧の値を調整することができるため、不揮発性メモリの書き込み電圧の調整完了時には、調整後のカウント値が該記憶装置へ自動的に書き込まれる。
【００１４】
【発明の実施の形態】
次に本発明について図面を参照して説明する。
【００１５】
本発明の半導体集積回路装置は、不揮発性メモリに供給する書き込み電圧の設定値（以下、期待値と称す）を外部のテスタから供給し、実際の書き込み電圧（以下、実測値と称す）を該期待値に基づいて半導体集積回路装置内で自動的に調整する構成である。
【００１６】
図１は本発明の半導体集積回路装置の一構成例を示すブロック図であり、図２は図１に示したタイミング制御回路の一構成例を示すブロックである。
【００１７】
図１に示すように、本実施形態の半導体集積回路装置１は、不揮発性メモリに供給する書き込み電圧として用いられる昇圧電圧Ｖｐｐを生成するレベル昇圧回路１１と、レベル昇圧回路１１から出力された昇圧電圧Ｖｐｐ（実測値）と外部のテスタ２から供給される電圧（期待値）との比較結果を出力する第１のコンパレータ（Ｃｏｍｐ１）１３と、レベル昇圧回路１１で生成する昇圧電圧Ｖｐｐの値を制御するための複数の補正電圧を生成する分圧回路１４と、実測値と期待値の比較結果に応じて複数の補正電圧からいずれか１つを選択する補正レベル制御回路１５と、所定の一定電圧である基準電圧Ｖｒｅｆを出力する基準電圧源１６と、補正レベル制御回路１５で選択された補正電圧と基準電圧Ｖｒｅｆとを比較し、昇圧電圧Ｖｐｐを生成するためのクロック（Ｃｌｏｃｋ）をレベル昇圧回路１１に対して供給するか否かを制御するレベル制御回路１２と、補正レベル制御回路１５で補正電圧を選択するための選択信号（カウント値）を生成するカウンタ１８と、カウンタ１８から出力されるカウント値を保持する、データの書き換えが可能な不揮発性の記憶装置１９と、実測値と期待値の比較結果をモニタし、モニタ結果に応じてカウンタ１８のカウント値をインクリメントさせるためのカウントアップ信号を生成するタイミング制御回路２０とを有する構成である。なお、記憶装置１９には、例えば、ＥＥＰＲＯＭが用いられる。
【００１８】
レベル制御回路１２は、昇圧電圧Ｖｐｐを生成するためのクロック（Ｃｌｏｃｋ）をレベル昇圧回路１１に対して供給するか否かを制御する論理和ゲート１２１と、補正レベル制御回路１５で選択された補正電圧と基準電圧源１６から出力される基準電圧Ｖｒｅｆとを比較し、論理和ゲート１２１からのクロック出力を制御するための信号を生成する第２のコンパレータ（Ｃｏｍｐ２）１２２とを有する構成である。
【００１９】
図２に示すように、タイミング制御回路２０は、第１のコンパレータ１３の比較結果をモニタするためのサンプリング信号を生成するサンプリング信号生成回路２１と、カウンタ１８の出力値をインクリメントするためのカウントアップ信号を生成する論理積ゲート２２と、カウントアップ信号が実測値と期待値の比較結果のモニタ中に変わらないようにするための遅延回路（ｄｅｌａｙ）２３とを有する構成である。
【００２０】
サンプリング信号生成回路２１は、カウンタ回路２４と、該カウンタ回路２４の出力及び実測値と期待値の比較結果のモニタ可否を制御するための制御信号Ｃｍが入力される論理積ゲート２５とを備え、カウンタ回路２４が所定のカウント値をカウントアップしたら“１”を出力する。すなわち、サンプリング信号生成回路２１は、モニタ可の状態において、所定の周期毎にパルス信号からなるサンプリング信号を出力する。なお、制御信号Ｃｍは、半導体集積回路装置が備える、例えば、ＣＰＵ等の不図示の制御回路から送出される。
【００２１】
レベル昇圧回路１１は、半導体集積回路装置の内部で生成されたクロック（Ｃｌｏｃｋ）から昇圧電圧Ｖｐｐを生成する周知のチャージポンプ回路で構成され、クロック供給時に昇圧電圧Ｖｐｐを生成し、クロック供給停止時に昇圧電圧Ｖｐｐの生成を停止する。
【００２２】
補正レベル制御回路１５は、制御信号にしたがって複数の入力信号からいずれか一つを選択して出力するセレクタ回路であり、カウンタ１８から出力されるカウント値にしたがって、分圧回路１４から出力される複数の補正電圧の中から一つの補正電圧を選択して出力する。
【００２３】
第１のコンパレータ１３は、テスタ２から半導体集積回路装置１に期待値が入力されると、期待値とレベル昇圧回路１１から出力された実測値とを比較し、実測値が期待値よりも低いときは“１”を出力し、実測値が期待値よりも高いときは“０”を出力する。
【００２４】
タイミング制御回路２０は、サンプリング信号生成回路２１で生成されたサンプリング信号のタイミングで第１のコンパレータ１３の比較結果をモニタし、第１のコンパレータ１３から“１”が出力されている場合はカウンタ１８にカウントアップ信号を出力し、第１のコンパレータ１３から“０”が出力されている場合はカウントアップ信号の出力を停止する。
【００２５】
カウンタ１８は、書き込み電圧調整後のカウント値を保持するためのアジャストメント領域を備えた記憶装置１９と接続され、タイミング制御回路２０からカウントアップ信号を受信すると、カウント値を予め格納された初期値から順にインクリメントすると共に、その値を記憶装置１９のアジャストメント領域に書き込む。なお、カウント値の記憶装置１９からの読み出し／書き込み制御は上記ＣＰＵ等の制御回路で行ってもよい。
【００２６】
図１に示すように、分圧回路１４は、レベル昇圧回路１１の昇圧電圧出力端と接地電位間に直列に接続された複数の抵抗器（図１では５個）で構成され、各抵抗器の接続ノードの電圧が補正レベル制御回路１５の入力ポートにそれぞれ入力される。補正レベル制御回路１５は、カウンタ１８から出力されるカウント値にしたがって入力ポートを選択し、分圧回路１４で生成された補正電圧を、例えば、低い方から順に出力する。
【００２７】
第２のコンパレータ１２２は、補正レベル制御回路１５から出力された補正電圧と基準電圧源１６から出力された基準電圧Ｖｒｅｆとを比較し、基準電圧Ｖｒｅｆよりも補正電圧が低いときに論理和ゲート１２１からクロック（Ｃｌｏｃｋ）を出力させ、基準電圧Ｖｒｅｆよりも補正電圧が高いときに論理和ゲート１２１からのクロック（Ｃｌｏｃｋ）出力を停止させるためのゲート信号を出力する。
【００２８】
以上の構成により、図１に示す半導体集積回路装置では、補正レベル制御回路１５で入力ポートが選択される度に、補正レベル制御回路１５から出力される補正電圧と基準電圧Ｖｒｅｆとが一致するように、レベル昇圧回路１１から出力される昇圧電圧Ｖｐｐの値が制御される。すなわち、補正レベル制御回路１５で選択された入力ポートを境に分圧回路１４の接地電位側の全抵抗値をＲ１、昇圧電圧Ｖｐｐ側の全抵抗値をＲ２としたとき、
Ｖｐｐ＝Ｖｒｅｆ×（Ｒ１＋Ｒ２）／Ｒ１
となるように、昇圧電圧Ｖｐｐの値が制御される。
【００２９】
レベル昇圧回路１１から出力される昇圧電圧Ｖｐｐは、カウンタ１８のカウント値にしたがって１段階づつ高くなり、実測値が期待値を越えると、第１のコンパレータから“０”が出力され、タイミング制御回路２０からのカウントアップ信号の出力が停止する。このとき、カウンタ１８は、記憶装置１９のアジャストメント領域に書き込まれたカウント値を維持するため、補正レベル制御回路１５で選択された入力ポートが該カウント値に対応したもので固定され、昇圧電圧Ｖｐｐは対応する値で一定に制御される。
【００３０】
例えば、図１に示すように分圧回路１４が５つの抵抗器で構成されている場合、各抵抗器の抵抗値が等しく、Ｖｒｅｆ＝１．５Ｖと仮定すると、レベル昇圧回路１１は、補正レベル制御回路１５の入力ポートが図１の上から下へ向かって選択されるにつれて、１．８７５Ｖ，２．５Ｖ，３．７５Ｖ，７．５Ｖの順に昇圧電圧Ｖｐｐを出力する。
【００３１】
次に、本実施形態の半導体集積回路装置の動作について、図面を参照して説明する。
【００３２】
図３は図１に示した第１のコンパレータ及びタイミング制御回路の書き込み電圧の調整時の動作を示すタイミングチャートであり、図４は図１に示した第１のコンパレータ及びタイミング制御回路の書き込み電圧の非調整時の動作を示すタイミングチャートである。また、図５は図１に示したカウンタの動作を示すタイミングチャートである。なお、図３は書き込み電圧の調整が８段階目で完了し、図５は書き込み電圧の調整が２段階目で完了する例を示している。
【００３３】
不揮発性メモリの書き込み電圧を調整するためにテスタ２から半導体集積回路装置１に期待値が入力され、半導体集積回路装置１に電源が投入されると、図３に示すように、カウンタ１８は記憶装置１９に格納されたカウント値（初期値）を読み取り、その値を補正レベル制御回路１５に出力する。このとき、補正レベル制御回路１５では読み取った初期値に対応する補正電圧（補正値０）が選択され、レベル昇圧回路１１からは該初期値に対応する昇圧電圧Ｖｐｐが出力される。
【００３４】
レベル昇圧回路１１から昇圧電圧Ｖｐｐが出力されると、上述したように第１のコンパレータ１３により期待値と実測値（レベル昇圧回路１１の出力値）とが比較される。ここでは、補正値０に対応する昇圧電圧Ｖｐｐが期待値よりも低いため、第１のコンパレータ１３からは“１”が出力される。タイミング制御回路２０は、第１のコンパレータ１３から“１”が出力されているため、サンプリング信号に同期してカウンタ１８にカウントアップ信号を出力する。
【００３５】
カウンタ１８は、タイミング制御回路２０からカウントアップ信号を受信すると、カウント値を初期値からインクリメントし、補正レベル制御回路１５に初期値から１段階高い補正電圧（補正値１）を選択させる。このとき、レベル昇圧回路１１からは補正値１に対応する昇圧電圧Ｖｐｐが出力される。
【００３６】
同様の処理を順次繰り返し、レベル昇圧回路１１から補正値８に対応する昇圧電圧Ｖｐｐが出力されると、ここでは実測値が期待値を上まわるため、第１のコンパレータ１３から“０”が出力される。
【００３７】
タイミング制御回路２０は、第１のコンパレータ１３の比較結果が“０”であるため、カウントアップ信号の出力を停止する。このとき、カウンタ１８は補正値８に相当するカウント値を維持し、補正レベル制御回路１５は対応する補正電圧の選択状態を維持する。したがって、レベル昇圧回路１１の出力は補正値８に対応する昇圧電圧Ｖｐｐで維持される。
【００３８】
一方、書き込み電圧を調整しない場合、テスタ２からは期待値として接地電位が半導体集積回路装置１に入力される。この状態で半導体集積回路装置１に電源が投入されると、図４に示すように、カウンタ１８は記憶装置１９に格納されたカウント値（初期値）を読み取り、その値を補正レベル制御回路１５に出力する。このとき、補正レベル制御回路１５では読み取った初期値に対応する補正電圧が選択され、レベル昇圧回路１１からは該初期値に対応する昇圧電圧Ｖｐｐが出力される。
【００３９】
レベル昇圧回路１１から昇圧電圧Ｖｐｐが出力されると、上述したように第１のコンパレータ１３により期待値と実測値とが比較される。ここでは、期待値が接地電位であるため、第１のコンパレータ１３からは“０”が出力される。タイミング制御回路２０は、第１のコンパレータ１３の出力が“０”であるため、カウンタ１８にカウントアップ信号を出力しない。このため、カウンタ１８はカウント値を維持し、補正レベル制御回路１５は初期値に対応する補正電圧の選択状態を維持する。したがって、レベル昇圧回路１１の出力は初期値に対応する昇圧電圧Ｖｐｐで維持される。
【００４０】
なお、半導体集積回路装置が備える複数の入出力端子のうち、期待値を入力するための入力端子は抵抗器を介して接地電位に接続しておいてもよい。このような構成では、テスタ２から期待値として所定の電圧が入力されないときは接地電位に設定される。また、本実施形態では、レベル昇圧回路１１から出力する昇圧電圧Ｖｐｐを低い方から順次高く設定する例を示したが、昇圧電圧Ｖｐｐを高い方から順次低く設定し、期待値を下回った段階で調整を完了してもよい。
【００４１】
よって、本実施形態の半導体集積回路装置によれば、テスタ２から期待値を入力するだけで不揮発性メモリの書き込み電圧が自動的に調整されるため、書き込み電圧を容易に調整することが可能であり、製品歩留りを向上させることができる。
【００４２】
図５に示すように、本実施形態のカウンタ１８は、不揮発性メモリの書き込み電圧の調整時、記憶装置１９が備えるカウント値を書き込むためのアジャストメント領域のアドレスを、不図示の制御回路から送出されるアドレスラッチ信号のタイミングで予めラッチしておく。
【００４３】
続いて、タイミング制御回路２０からのカウントアップ信号にしたがってカウントを開始すると、補正レベル制御回路１５にカウント値を出力すると共にデータラッチ信号を記憶装置１９へ出力し、カウント値を記憶装置１９のデータストアバッファへラッチさせる。そして、昇圧電圧Ｖｐｐの実測値が期待値を越えてカウントアップ信号の出力が停止したら、データストアバッファにラッチされたカウント値をアジャストメント領域のアドレスに書き込む。なお、図５に示すアジャストメント領域の“ＸＸ”は、カウント値０においては調整が完了していないため、カウント値が書き込まれるか否かは不定であることを示している。
【００４４】
本実施形態の半導体集積回路装置では、以上説明したようにカウンタ１８のカウント値を記憶装置１９のデータストアバッファに書き込みながら昇圧電圧Ｖｐｐの値を調整していくため、不揮発性メモリの書き込み電圧の調整完了時には、外部からの制御によりカウント値を書き込まなくても記憶装置１９へ調整後のカウント値が自動的に書き込まれる。したがって、不揮発性メモリの書き込み電圧の調整作業が簡略化され、調整時間が短縮される。
【００４５】
【発明の効果】
本発明は以上説明したように構成されているので、以下に記載する効果を奏する。
【００４６】
レベル昇圧回路から出力された昇圧電圧である実測値と外部から供給される電圧である期待値との比較結果を出力する第１のコンパレータと、レベル昇圧回路で生成する昇圧電圧の値を制御するための複数の補正電圧を生成する分圧回路と、複数の補正電圧からいずれか１つを選択するための選択信号となるカウント値を生成するカウンタと、実測値と期待値の比較結果をモニタし、該モニタ結果に応じてカウント値を順次変化させるためのカウント信号を生成するタイミング制御回路と、選択信号にしたがって補正電圧を選択出力する補正レベル制御回路と、所定の一定電圧である基準電圧を出力する基準電圧源と、補正レベル制御回路で選択された補正電圧と基準電圧とを比較し、昇圧電圧を生成するためのクロックをレベル昇圧回路に供給するか否かを制御するレベル制御回路とを有することで、期待値を外部から入力するだけで不揮発性メモリの書き込み電圧が自動的に調整されるため、書き込み電圧を容易に調整することができる。したがって、製品歩留りを向上させることができる。
【００４７】
また、カウンタ値を保持する、データの書き換えが可能な不揮発性の記憶装置を有することで、カウンタのカウント値を不揮発性の記憶装置に書き込みながら昇圧電圧の値を調整することができるため、不揮発性メモリの書き込み電圧の調整完了時には、調整後のカウント値が該記憶装置へ自動的に書き込まれる。したがって、不揮発性メモリの書き込み電圧の調整作業が簡略化され、調整時間が短縮される。
【図面の簡単な説明】
【図１】本発明の半導体集積回路装置の一構成例を示すブロック図である。
【図２】図１に示したタイミング制御回路の一構成例を示すブロックである。
【図３】図１に示した第１のコンパレータ及びタイミング制御回路の書き込み電圧の調整時の動作を示すタイミングチャートである。
【図４】図１に示した第１のコンパレータ及びタイミング制御回路の書き込み電圧の非調整時の動作を示すタイミングチャートである。
【図５】図１に示したカウンタの動作を示すタイミングチャートである。
【符号の説明】
１    半導体集積回路装置
２    テスタ
１１    レベル昇圧回路
１２    レベル調整回路
１３    第１のコンパレータ
１４    分圧回路
１５    補正レベル制御回路
１６    基準電圧源
１８    カウンタ
１９    記憶装置
２０    タイミング制御回路
２１    サンプリング信号生成回路
２２、２５    論理積ゲート
２３    遅延回路
２４    カウンタ回路
１２１    論理和ゲート
１２２    第２のコンパレータ
【図１】
2004220711.tif 000003
【図２】
2004220711.tif 000004
【図３】
2004220711.tif 000005
【図４】
2004220711.tif 000006
【図５】
2004220711.tif 000007