(57)【要約】【課題】基板１１上に、該基板１１よりも線膨張係数が大きい圧電体薄膜層１６を形成する場合に、その圧電体薄膜層１６にクラックが生じるのを抑制して、圧電素子の製造コストを低減しつつ、その信頼性を向上させる。【解決手段】圧電体薄膜層１６を形成する工程において、成膜時における圧電体薄膜層１６に圧縮応力を付与することにより、成膜後の冷却時に基板１１と圧電体薄膜層１６との収縮量の差によって圧電体薄膜層１６に生じる引張応力を緩和する。具体的には、スパッタ法により圧電体薄膜層１６を形成する場合、そのスパッタ時に、基板１１に−３０Ｖ以上０Ｖ以下のバイアスを印加することで、圧電体薄膜層１６に圧縮応力を付与する。【選択図】　　図１
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【特許請求の範囲】
【請求項１】
基板上に、第１の電極層を形成する工程と、該第１の電極層上に、上記基板を所定温度に加熱した状態で、該基板よりも線膨張係数が大きい圧電体薄膜層を形成する工程と、該圧電体薄膜層上に、第２の電極層を形成する工程とを含む圧電素子の製造方法であって、
上記圧電体薄膜層を形成する工程において、成膜時における圧電体薄膜層に圧縮応力を付与することにより、成膜後の冷却時に基板と圧電体薄膜層との収縮量の差によって圧電体薄膜層に生じる引張応力を緩和することを特徴とする圧電素子の製造方法。
【請求項２】
請求項１記載の圧電素子の製造方法において、
圧電体薄膜層を形成する工程は、スパッタ法により圧電体薄膜層を形成する工程であり、
上記スパッタ時に、基板に−３０Ｖ以上０Ｖ以下のバイアスを印加することで、圧電体薄膜層に圧縮応力を付与することを特徴とする圧電素子の製造方法。
【請求項３】
請求項１記載の圧電素子の製造方法において、
圧電体薄膜層の圧電定数が５０ｐＣ／Ｎよりも大きいことを特徴とする圧電素子の製造方法。
【請求項４】
請求項１記載の圧電素子の製造方法において、
圧電体薄膜層を形成する工程において、基板温度を４５０℃以上に設定することを特徴とする圧電素子の製造方法。
【請求項５】
請求項１記載の圧電素子の製造方法において、
圧電体薄膜層を形成する工程は、スパッタ法により圧電体薄膜層を形成する工程であり、
上記スパッタ時に、酸素分圧を１．５％以上に設定することを特徴とする圧電素子の製造方法。
【請求項６】
請求項１記載の圧電素子の製造方法において、
基板がシリコンからなることを特徴とする圧電素子の製造方法。
【請求項７】
請求項１記載の圧電素子の製造方法において、
圧電体薄膜層が、チタン酸ジルコン酸鉛を主成分とする、菱面体晶系又は正方晶系の（００１）面に優先配向したペロブスカイト型結晶構造の圧電材料からなることを特徴とする圧電素子の製造方法。
【請求項８】
請求項１記載の圧電素子の製造方法において、
圧電体薄膜層の厚みが０．５μｍ以上であることを特徴とする圧電素子の製造方法。
【請求項９】
請求項１記載の圧電素子の製造方法において、
第１の電極層を形成する工程の前に、予め基板上に、該基板と第１の電極層との密着性を高める密着層を形成することを特徴とする圧電素子の製造方法。
【請求項１０】
基板上に、第１の電極層を形成する工程と、該第１の電極層上に、上記基板を所定温度に加熱した状態で、該基板よりも線膨張係数が大きい圧電体薄膜層をスパッタ法により形成する工程と、該圧電体薄膜層上に、第２の電極層を形成する工程とを含む圧電素子の製造方法であって、
上記圧電体薄膜層を形成する工程は、上記基板を４５０℃以上に加熱し、且つ、酸素分圧を１．５％以上に設定した状態で、該基板に−３０Ｖ以上０Ｖ以下のバイアスを印加してスパッタ法により圧電体薄膜層を形成する工程であることを特徴とする圧電素子の製造方法。
【請求項１１】
第１の電極層と圧電体薄膜層と第２の電極層とが順に積層されてなる圧電素子を備え、該圧電素子の圧電体薄膜層の圧電効果により振動層を層厚方向に変位させて圧力室内のインクを吐出させるように構成されたインクジェットヘッドの製造方法であって、
基板上に、第１の電極層を形成する工程と、
上記第１の電極層上に、上記基板を所定温度に加熱した状態で、該基板よりも線膨張係数が大きい圧電体薄膜層を形成する工程と、
上記圧電体薄膜層上に第２の電極層を形成する工程と、
上記第２の電極層上に、振動層を形成する工程と、
上記振動層の第２の電極層とは反対側の面に、圧力室を形成するための圧力室部材を接合する工程と、
上記接合工程後に、上記基板を除去する工程とを含み、
上記圧電体薄膜層を形成する工程において、成膜時における圧電体薄膜層に圧縮応力を付与することにより、成膜後の冷却時に基板と圧電体薄膜層との収縮量の差によって圧電体薄膜層に生じる引張応力を緩和することを特徴とするインクジェットヘッドの製造方法。
【請求項１２】
第１の電極層と圧電体薄膜層と第２の電極層とが順に積層されてなる圧電素子を備え、該圧電素子の圧電体薄膜層の圧電効果により振動層を層厚方向に変位させて圧力室内のインクを吐出させるように構成されたインクジェットヘッドの製造方法であって、
圧力室を形成するための圧力室基板上に、振動層を形成する工程と、
上記振動層上に、第１の電極層を形成する工程と、
上記第１の電極層上に、上記基板を所定温度に加熱した状態で、該基板よりも線膨張係数が大きい圧電体薄膜層を形成する工程と、
上記圧電体薄膜層上に第２の電極層を形成する工程と、
上記圧力室基板に、圧力室を形成する工程とを含み、
上記圧電体薄膜層を形成する工程において、成膜時における圧電体薄膜層に圧縮応力を付与することにより、成膜後の冷却時に基板と圧電体薄膜層との収縮量の差によって圧電体薄膜層に生じる引張応力を緩和することを特徴とするインクジェットヘッドの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、第１の電極層と圧電体薄膜層と第２の電極層とが順に積層されてなる圧電素子の製造方法、及びこの圧電素子を備えたインクジェットヘッドの製造方法に関する技術分野に属する。
【０００２】
【従来の技術】
一般に、圧電素子は、チタン酸ジルコン酸鉛（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３）（ＰＺＴ）等の圧電材料からなる圧電体層と、この圧電体層の厚み方向両面にそれぞれ設けられた２つの電極層とで構成されており、例えばインクジェット式記録装置のインクジェットヘッドにおいては、上記圧電体層の圧電効果により振動層を層厚方向に変位させて圧力室内のインクを吐出させるアクチュエータとして用いられている。
【０００３】
ところで、近年の電子機器の小型化に伴って、上記のような圧電素子に対しても小型化が強く要求されるようになってきており、この要求を満足させるために、圧電素子の各層を薄膜により形成するための研究開発が盛んになってきている。例えば特許文献１には、酸化マグネシウムの単結晶基板上に第１の電極層を形成し、この第１の電極層上にＰＺＴからなる圧電体薄膜層をスパッタ法により形成し、この圧電体薄膜層上に第２の電極層を形成することで、圧電素子を製造するようにすることが示されている。この製造方法では、ＰＺＴのようなペロブスカイト型結晶構造の圧電材料からなる（００１）面又は（１００）面結晶配向膜を容易に形成することができ、薄膜化しても高い圧電特性を実現することができる。
【０００４】
【特許文献１】
特開平１０−２０９５１７号公報
【０００５】
【発明が解決しようとする課題】
ところが、上記のような製造方法では、高価なＭｇＯ単結晶基板を用いるため、圧電素子の製造コストがかなり高くなってしまうという問題がある。そこで、シリコンやガラス等の安価な基板の上に圧電体薄膜層を形成するようにすることが考えられる。
【０００６】
しかしながら、シリコンやガラス等の基板を用いた場合には、通常、圧電体薄膜層の方が基板よりも線膨張係数が大きくなり、それ故、基板を所定温度に加熱した状態で成膜した後に冷却すると、圧電体薄膜層の方が基板よりも収縮量が大きくてより収縮しようとするが、その収縮が基板によって制限され、この結果、圧電体薄膜層に引張応力（残留応力）が生じてしまう。このような引張応力が生じると、両電極層間に電圧を印加して圧電素子を作動させたときにも、圧電体薄膜層に引張応力が生じるので、上記残留引張応力と作動時の引張応力とが相俟って、引張応力に弱い圧電体薄膜層にクラックが生じてしまう。尚、ＭｇＯ単結晶基板を用いた場合には、圧電体薄膜層の線膨張係数が基板よりも小さいので、成膜後の冷却時に圧電体薄膜層に圧縮応力が生じ、このため、圧電素子を作動させても、その作動時の引張応力が残留圧縮応力と相殺されて、圧電体薄膜層にクラックが生じ難くなる。
【０００７】
本発明は斯かる点に鑑みてなされたものであり、その目的とするところは、基板上に、該基板よりも線膨張係数が大きい圧電体薄膜層を形成する場合に、その圧電体薄膜層にクラックが生じるのを抑制して、圧電素子の製造コストを低減しつつ、その信頼性を向上させようとすることにある。
【０００８】
【課題を解決するための手段】
上記の目的を達成するために、この発明では、圧電体薄膜層を形成する工程において、成膜時における圧電体薄膜層に圧縮応力を付与することにより、成膜後の冷却時に基板と圧電体薄膜層との収縮量の差によって圧電体薄膜層に生じる引張応力を緩和するようにした。
【０００９】
具体的には、請求項１の発明では、基板上に、第１の電極層を形成する工程と、該第１の電極層上に、上記基板を所定温度に加熱した状態で、該基板よりも線膨張係数が大きい圧電体薄膜層を形成する工程と、該圧電体薄膜層上に、第２の電極層を形成する工程とを含む圧電素子の製造方法を対象とする。
【００１０】
そして、上記圧電体薄膜層を形成する工程において、成膜時における圧電体薄膜層に圧縮応力を付与することにより、成膜後の冷却時に基板と圧電体薄膜層との収縮量の差によって圧電体薄膜層に生じる引張応力を緩和するようにする。
【００１１】
このことにより、成膜時における圧電体薄膜層に圧縮応力を付与しておけば、その圧縮応力により、成膜後の冷却時に圧電体薄膜層に生じる引張応力が緩和される。このように成膜時における圧電体薄膜層に圧縮応力を付与するには、例えば、スパッタ法により圧電体薄膜層を形成する場合、基板に０Ｖ又は負のバイアスを印加すればよい。こうすれば、高速粒子（Ａｒ原子等）によるピーニング効果により圧縮応力を付与することができる。したがって、シリコン等の安価な基板を用いて圧電素子を製造しても、圧電体薄膜層にそれ程大きな残留引張応力は生じない。この結果、この圧電素子を作動させても、圧電体薄膜層に生じるトータルの引張応力は比較的小さいので、圧電体薄膜層にクラックが生じるのを抑制することができる。よって、圧電素子の製造コストを低減しつつ、その信頼性を向上させることができる。ここで、線膨張係数は、温度によって変化する場合には、室温（２０℃）から圧電体薄膜層を形成する際における基板温度（成膜温度）までのものをいう。
【００１２】
請求項２の発明では、請求項１の発明において、圧電体薄膜層を形成する工程は、スパッタ法により圧電体薄膜層を形成する工程であり、上記スパッタ時に、基板に−３０Ｖ以上０Ｖ以下のバイアスを印加することで、圧電体薄膜層に圧縮応力を付与するようにする。
【００１３】
このことで、圧電体薄膜層を、大きな残留引張応力が生じないように容易に形成することができる。そして、−３０Ｖよりも小さい（絶対値では大きい）バイアスを印加すると、圧電材料がＡｒ原子等によってはじき飛ばされる可能性が高くなるが、−３０Ｖ以上とすればそのようなことは生じず、圧電特性に影響を及ぼすことはない。
【００１４】
請求項３の発明では、請求項１の発明において、圧電体薄膜層の圧電定数が５０ｐＣ／Ｎよりも大きいものとする。
【００１５】
すなわち、このように圧電定数が比較的大きい圧電体薄膜層に圧縮応力を付与しなければ、作動時の変形量（引張応力）が大きいために圧電体薄膜層にクラックが生じる可能性がかなり高くなってしまう。しかし、この発明では、圧縮応力を付与することで残留引張応力を緩和するので、作動時の変形量が大きくても、圧電体薄膜層にクラックが生じるのを抑制することができる。よって、請求項１の発明の作用効果を有効に発揮させることができる。
【００１６】
請求項４の発明では、請求項１の発明において、圧電体薄膜層を形成する工程において、基板温度を４５０℃以上に設定するようにする。
【００１７】
こうすれば、圧電体薄膜層を特にスパッタ法により容易にかつ良好に形成することができる。一方、このように基板温度（成膜温度）が４５０℃以上であると、圧電体薄膜層に圧縮応力を付与しなければ、室温（２０℃）まで冷却したときの温度差により、圧電体薄膜層にかなり大きな引張応力が生じて、作動時にクラックが生じる可能性が非常に高くなってしまう。しかし、この発明では、圧縮応力を付与することで残留引張応力を緩和するので、基板温度が高くても、圧電体薄膜層にクラックが生じるのを抑制することができる。よって、適切な基板温度で圧電特性が良好な圧電体薄膜層を形成することができるとともに、請求項１の発明の作用効果を有効に発揮させることができる。
【００１８】
請求項５の発明では、請求項１の発明において、圧電体薄膜層を形成する工程は、スパッタ法により圧電体薄膜層を形成する工程であり、上記スパッタ時に、酸素分圧を１．５％以上に設定するようにする。
【００１９】
すなわち、スパッタ時の酸素分圧が１．５％未満では、引張応力を緩和するのに十分な圧縮応力を付与することができないが、１．５％以上にすることで、特に負のバイアスの印加と相俟って、圧電体薄膜層を、大きな残留引張応力が生じないように容易に形成することができる。
【００２０】
請求項６の発明では、請求項１の発明において、基板がシリコンからなるものとする。こうすることで、圧電素子の製造コストを格段に低減しつつ、圧電体薄膜層にクラックが生じるのを抑制して、圧電素子の信頼性を向上させることができる。
【００２１】
請求項７の発明では、請求項１の発明において、圧電体薄膜層が、チタン酸ジルコン酸鉛を主成分とする、菱面体晶系又は正方晶系の（００１）面に優先配向したペロブスカイト型結晶構造の圧電材料からなるものとする。
【００２２】
このことにより、圧電特性が良好な圧電材料とすることができるとともに、（００１）面配向（菱面体晶系の場合には、（１００）面と（００１）面とは同じあるため、この菱面体晶系の（１００）面配向を含む）により、特に正方晶系の場合に電界方向が＜００１＞分極軸方向と平行になって大きな圧電特性が得られ、しかも、電界印加による分極の回転が起きないため、圧電特性のばらつきを低く抑えることができる。一方、菱面体晶系の場合、分極軸が＜１１１＞方向であるため、電界方向と分極軸方向との間に約５４°の角度が生じるものの、電界印加に対して分極は常に一定の角度を保つことができるため、この場合も電界印加による分極の回転が起きず、これにより、圧電特性のばらつきを低く抑えることができる。そして、このように圧電体薄膜層を（００１）面配向にするには、例えば、スパッタ法により圧電体薄膜層を形成する場合、基板に０Ｖ又は負のバイアスを印加すればよく、こうすれば、圧電体薄膜層に生じる引張応力を緩和することができるとともに、圧電体薄膜層を（００１）面配向にすることもでき、簡単な方法で信頼性及び圧電特性を向上させることができる。
【００２３】
請求項８の発明では、請求項１の発明において、圧電体薄膜層の厚みが０．５μｍ以上であるものとする。
【００２４】
すなわち、圧電体薄膜層の厚みが０．５μｍよりも小さいと、第１及び第２の電極層間に電圧を印加したときに圧電体薄膜層にかかる電界がかなり大きくなるため、通常の印加電圧（例えば１０Ｖ程度）でもクラックが生じる可能性が高くなるので、このように０．５μｍ以上とするのが好ましい。
【００２５】
請求項９の発明では、請求項１の発明において、第１の電極層を形成する工程の前に、予め基板上に、該基板と第１の電極層との密着性を高める密着層を形成するようにする。
【００２６】
このことで、基板と第１の電極層との密着性を向上させることができ、圧電素子の製造時における膜剥離を確実に防止することができる。
【００２７】
請求項１０の発明では、基板上に、第１の電極層を形成する工程と、該第１の電極層上に、上記基板を所定温度に加熱した状態で、該基板よりも線膨張係数が大きい圧電体薄膜層をスパッタ法により形成する工程と、該圧電体薄膜層上に、第２の電極層を形成する工程とを含む圧電素子の製造方法を対象とする。
【００２８】
そして、上記圧電体薄膜層を形成する工程は、上記基板を４５０℃以上に加熱し、且つ、酸素分圧を１．５％以上に設定した状態で、該基板に−３０Ｖ以上０Ｖ以下のバイアスを印加してスパッタ法により圧電体薄膜層を形成する工程であるものとする。
【００２９】
この発明により、成膜時における圧電体薄膜層に圧縮応力を確実にが付与することができ、その圧縮応力により、成膜後の冷却時に圧電体薄膜層に生じる引張応力を緩和することができる。
【００３０】
請求項１１の発明は、第１の電極層と圧電体薄膜層と第２の電極層とが順に積層されてなる圧電素子を備え、該圧電素子の圧電体薄膜層の圧電効果により振動層を層厚方向に変位させて圧力室内のインクを吐出させるように構成されたインクジェットヘッドの製造方法の発明である。
【００３１】
そして、この発明では、基板上に、第１の電極層を形成する工程と、上記第１の電極層上に、上記基板を所定温度に加熱した状態で、該基板よりも線膨張係数が大きい圧電体薄膜層を形成する工程と、上記圧電体薄膜層上に第２の電極層を形成する工程と、上記第２の電極層上に、振動層を形成する工程と、上記振動層の第２の電極層とは反対側の面に、圧力室を形成するための圧力室部材を接合する工程と、上記接合工程後に、上記基板を除去する工程とを含み、上記圧電体薄膜層を形成する工程において、成膜時における圧電体薄膜層に圧縮応力を付与することにより、成膜後の冷却時に基板と圧電体薄膜層との収縮量の差によって圧電体薄膜層に生じる引張応力を緩和するようにする。
【００３２】
この発明により、基板上に、第１の電極層、圧電体薄膜層、第２の電極層及び振動層を順次形成して、この振動層に圧力室部材を接合した後に上記基板を除去するようにすれば、請求項１の発明と同様の構成の圧電素子を備えたインクジェットヘッドが得られ、圧電素子延いてはインクジェットヘッドの製造コストを低減させることができるとともに、インク吐出用アクチュエータとして用いる圧電素子の信頼性を向上させることができる。
【００３３】
請求項１２の発明では、第１の電極層と圧電体薄膜層と第２の電極層とが順に積層されてなる圧電素子を備え、該圧電素子の圧電体薄膜層の圧電効果により振動層を層厚方向に変位させて圧力室内のインクを吐出させるように構成されたインクジェットヘッドの製造方法を対象とする。
【００３４】
そして、圧力室を形成するための圧力室基板上に、振動層を形成する工程と、上記振動層上に、第１の電極層を形成する工程と、上記第１の電極層上に、上記基板を所定温度に加熱した状態で、該基板よりも線膨張係数が大きい圧電体薄膜層を形成する工程と、上記圧電体薄膜層上に第２の電極層を形成する工程と、上記圧力室基板に、圧力室を形成する工程とを含み、上記圧電体薄膜層を形成する工程において、成膜時における圧電体薄膜層に圧縮応力を付与することにより、成膜後の冷却時に基板と圧電体薄膜層との収縮量の差によって圧電体薄膜層に生じる引張応力を緩和するようにする。
【００３５】
このことにより、圧力室部材を基板として、その上に、振動層、第１の電極層、圧電体薄膜層及び第２の電極層を順次形成するようにすれば、請求項９の発明と同様の作用効果を有するインクジェットヘッドが得られる。
【００３６】
【発明の実施の形態】
（実施形態１）
図１は、本発明の実施形態に係る製造方法により製造した圧電素子を示し、同図において１１は、厚みが０．３ｍｍのφ４インチシリコン（Ｓｉ）ウエハからなる基板であり、この基板１１上には、チタン（Ｔｉ）からなる密着層１２が形成されている。この密着層１２上には、厚みが０．２μｍであって白金（Ｐｔ）からなる第１の電極層１４が形成されている。この第１の電極層１４は（１１１）面配向となっている。尚、第１の電極層１４の材料は、Ｐｔ、イリジウム、パラジウム及びルテニウムの群から選ばれた少なくとも１種の貴金属であればよい。
【００３７】
上記第１の電極層１４上には、厚みが３μｍであって菱面体晶系又は正方晶系のペロブスカイト型結晶構造を有するＰＺＴからなる圧電体薄膜層１６が形成されている。この圧電体薄膜層１６は（００１）面に優先配向（菱面体晶系の場合には、（１００）面と（００１）面とは同じあるため、この菱面体晶系の（１００）面配向を含む）してなり、（００１）面配向度は９０％以上となっている。この圧電体薄膜層１６の圧電定数（ｄ３１）は５０ｐＣ／Ｎよりも大きいことが望ましい。上記ＰＺＴの組成は、正方晶と菱面体晶との境界（モルフォトロピック相境界）付近の組成（例えばＺｒ／Ｔｉ＝５２／４８）である。尚、圧電体薄膜層１６におけるＺｒ／Ｔｉ組成は、Ｚｒ／Ｔｉ＝４０／６０〜６０／４０であればよい。また、圧電体薄膜層１６の構成材料は、ＰＺＴにＳｒ、Ｎｂ、Ａｌ等の添加物を含有したもの等のように、ＰＺＴを主成分とする圧電材料であればよい。さらに、圧電体薄膜層１６の膜厚は、３μｍである必要はないが、０．５以上５．０μｍ以下あることが望ましい。
【００３８】
上記圧電体薄膜層１６上には、厚みが０．１μｍのＰｔからなる第２の電極層１７が形成されている。尚、第２の電極層１７の材料はＰｔに限らず、導電性材料であればよい。
【００３９】
上記密着層１２は、上記基板１１と第１の電極層１４との密着性を高めるためのものであって、Ｔｉに限らず、タンタル、鉄、コバルト、ニッケル若しくはクロム又はそれら（Ｔｉを含む）の化合物で構成してもよい。この密着層１２は必ずしも必要なものではなく、基板１１上に第１の電極層１４を直接に形成するようにしてよい。
【００４０】
上記基板１１と圧電体薄膜層１６とは、圧電体薄膜層１６の方が基板１１よりも線膨張係数が大きい関係にあり（圧電体薄膜層１６（ＰＺＴ）：約５０×１０−７／℃、基板１１（Ｓｉ）：２８×１０−７／℃）、この関係を満たす基板１１の材料としては、シリコンの他に、石英（５×１０−７／℃）やバリウムホウ珪酸ガラス（４６×１０−７／℃）等があり、これらはシリコンと同様に安価であるので好ましい。ここで、上記線膨張係数は、温度によって変化する場合には、室温（２０℃）から圧電体薄膜層１６を形成する際における基板１１の温度（成膜温度）までのものをいう。
【００４１】
次に、上記圧電素子の製造方法を説明する。
【００４２】
すなわち、Ｓｉ基板１１上に、密着層１２、第１の電極層１４、圧電体薄膜層１６及び第２の電極層１７をスパッタ法により順次成膜して形成する。この圧電体薄膜層１６は、基板１１を所定温度（４５０℃以上が好ましい）に加熱した状態で、スパッタ法により形成する（スパッタ時の酸素分圧は１．５％以上に設定することが望ましい）とともに、そのスパッタ時に、基板１１に−３０Ｖ以上０Ｖ以下のバイアスを印加することで、成膜時における圧電体薄膜層１６に圧縮応力を付与する。つまり、成膜中の圧電体薄膜層１６に対して高速粒子（Ａｒ原子等）によるピーニング効果により圧縮応力を付与する。こうすることで、成膜後の冷却時に基板１１と圧電体薄膜層１６との線膨張係数差に起因する収縮量の差によって圧電体薄膜層１６に生じる引張応力（残留応力）を緩和する。ここで、−３０Ｖ以上のバイアスを印加するのは、−３０Ｖよりも小さい（絶対値では大きい）バイアスを印加すると、圧電材料がＡｒ原子等によってはじき飛ばされて圧電特性に影響を及ぼす可能性が高くなるからである。また、スパッタ時の酸素分圧は、１．５％未満にすると、引張応力を緩和するのに十分な圧縮応力を付与することができなくなるので、１．５％以上に設定することが望ましい。
【００４３】
そして、上記のように圧電体薄膜層１６の成膜時（スパッタ時）において、基板１１に０Ｖ又は負のバイアスを印加することで、圧電体薄膜層を（００１）面に優先配向させることもできる。
【００４４】
このように、基板１１上に、該基板１１よりも線膨張係数が大きい圧電体薄膜層１６を形成するようにしても、成膜時における圧電体薄膜層１６に圧縮応力を付与するので、この圧縮応力により、成膜後における上記所定温度（成膜温度）から室温（２０℃）までの冷却時に圧電体薄膜層１６に生じる引張応力が緩和されて、圧電体薄膜層１６にはそれ程大きな引張応力（残留応力）は生じない。この結果、この製造した圧電素子の第１及び第２の電極層１４，１７間に電圧を印加して圧電素子を作動させても、圧電体薄膜層１６に生じるトータルの引張応力は、その作動により生じるものが殆どであって比較的小さいので、圧電体薄膜層１６にクラックが生じるのを抑制することができる。特に圧電体薄膜層１６の圧電定数が５０ｐＣ／Ｎよりも大きい場合や、基板１１の温度（成膜温度）が４５０℃以上である場合には、圧電体薄膜層１６に圧縮応力を付与しなければ、作動時のトータル引張応力がかなり高くなって、圧電体薄膜層１６にクラックが生じてしまうが、この実施形態では、圧縮応力を付与することで残留引張応力を緩和するので、そのような問題は全く生じない。
【００４５】
したがって、シリコン等の安価な基板１１を使用して、圧電素子の製造コストを低減しながら、その信頼性を向上させることができる。
【００４６】
尚、圧電体薄膜層１６の（００１）面配向性をより向上させるために、図２に示すように、第１の電極層１４と圧電体薄膜層１６との間に、配向制御層１５を設けるようにしてもよい。すなわち、第１の電極層１４上に配向制御層１５をスパッタ法により形成し、この配向制御層１５上に圧電体薄膜層１６を形成する。この配向制御層１５の構成材料としては、立方晶系又は正方晶系のペロブスカイト型結晶構造を有するチタン酸ランタン鉛（ＰＬＴ）（鉛の含有量が化学量論組成よりも３０モル％以下過剰であるのがよい）が好ましく、（１００）面又は（００１）面（立方晶系の場合は（１００）面と（００１）面とは同じである）に優先配向させる。そして、この配向制御層１５を形成するときも、圧電体薄膜層１６を形成するときと同様に、基板１１に−３０Ｖ以上０Ｖ以下のバイアスを印加することで、配向制御層１５に圧縮応力を付与する。このバイアスの印加により、圧縮応力の付与に加えて、配向制御層１５を（１００）面又は（００１）面に優先配向させることもできる。こうして形成した配向制御層１５上に圧電体薄膜層１６を形成（基板１１に−３０Ｖ以上０Ｖ以下のバイアスを印加した状態でスパッタ法により形成）すると、結晶配向性がより一層高い圧電体薄膜層１６が得られる。
【００４７】
また、上記実施形態では、各層をスパッタ法により形成したが、各層（上記配向制御層１５を含む）の成膜法はスパッタ法に限らず、熱処理による結晶化工程なしに直接に結晶性薄膜を形成する成膜法（例えばＣＶＤ法等）であってもよい。また、密着層１２、第１の電極層１４及び第２の電極層１７の成膜法は、ゾル・ゲル法等であってもよい。
【００４８】
ここで、具体的に実施した実施例について説明する。尚、以下の各実施例１〜５においては、基板上に、密着層、第１の電極層、圧電体薄膜層及び第２の電極層を順にスパッタ法により形成した構成は、上記実施形態と同じである。但し、実施例５においては、第１の電極層と圧電体薄膜層との間に配向制御層を形成した。
【００４９】
（実施例１）
まず、０．３ｍｍ厚のＳｉ基板上に、厚みが６０ÅのＴｉ密着層を形成し、続いて、この密着層上に第１の電極層を形成した。具体的には、Ｐｔターゲットを用いて、基板を６００℃に加熱しながら、１Ｐａのアルゴンガス中で２００Ｗの高周波電力で１２分間形成した。
【００５０】
次いで、上記第１の電極層上に圧電体薄膜層を形成した。具体的には、ＰＺＴ（Ｚｒ／Ｔｉ＝５２／４８）の焼結体ターゲットを用い、基板温度６００℃で、アルゴンと酸素との混合雰囲気中（ガス体積比Ａｒ：Ｏ２＝９．５：０．５）、真空度０．３Ｐａ、高周波電力２５０Ｗ、基板バイアス−１０Ｖ印加の条件で３時間形成した。この圧電体薄膜層の膜厚は３μｍであった。また、この圧電体薄膜層にはクラックや膜の剥離は見られなかった。
【００５１】
そして、この段階で、上記圧電体薄膜層の結晶性及び膜組成を調べた。この結果、Ｘ線回折法による解析から、圧電体薄膜層は、（００１）面に配向（菱面体晶系であるので、（１００）面に配向）した菱面体晶系ペロブスカイト型結晶構造を示し、（１００）面以外の面の回折ピークは見られなかった（つまり配向率は１００％であった）。また、Ｘ線マイクロアナライザーによる組成分析を行った結果、ＰＺＴ膜の組成はターゲット組成と同じでＺｒ／Ｔｉ＝５２／４８であった。
【００５２】
次に、上記のように圧電体薄膜層まで形成したもの用いて、ダイシングにより１５ｍｍ×２ｍｍに切り出したカンチレバーを１００個作製し、その各カンチレバーの圧電体薄膜層上に、０．１μｍ厚の第２の電極層をスパッタ法により室温で形成して、圧電定数ｄ３１の測定を行った。この１００個のカンチレバーの圧電定数ｄ３１の平均値は−１２２ｐＣ／Ｎであり、ばらつきはσ＝２．９％であった。
【００５３】
続いて、上記のように圧電体薄膜層まで形成したものにおいて、その圧電体薄膜層上に厚みが０．２μｍのＰｔからなる第２の電極層を形成し、その後、その第２の電極層をφ０．５ｍｍのドット電極にパターニングした。そして、第１及び第２の電極層間に０Ｖから１００Ｖまで、１Ｖ／秒の割合で電圧を増加させながら印加して、そのリーク電流値を測定し、圧電体薄膜層にクラックが発生してリーク電流値が急激に増加したときの電圧を調べ、この電圧を膜厚１μｍ当たりの値に換算したものを耐電圧とした（ドット電極１０点について測定した）。この結果、耐電圧の平均値は３０Ｖ／μｍであった。
【００５４】
また、２ｍｍ×２０ｍｍの短冊状の基板を用い、ＰＺＴ膜の形成前後でサンプルの反り量を、表面粗さ計を用いて測定したところ、ＰＺＴ膜を上向きにして、下に凸の方向（ＰＺＴ膜に引張応力が生じる方向）に基板が反っていた。この反り量から残留応力（引張応力）を算出したところ、３２ＭＰａであった。
【００５５】
（実施例２〜実施例７）
上記実施例１に対して、基板材料、第１の電極層の材料、圧電体薄膜層の膜厚、並びに圧電体薄膜層形成時におけるターゲット組成（Ｚｒ／Ｔｉ）、基板温度及びバイアスを表１のように異ならせて、実施例１と同様のものを作製し、圧電体薄膜層の（００１）面配向率、圧電定数ｄ３１、耐電圧及び残留応力（引張応力）を調べた。この結果を上記実施例１と共に表１に示す。
【００５６】
（比較例）
上記実施例１に対して、圧電体薄膜層形成時において基板電位をフロートにする（バイアスを印加しない）点のみを異ならせて、実施例１と同様のものを作製し、圧電体薄膜層の（００１）面配向率、圧電定数ｄ３１、耐電圧及び残留応力（引張応力）を調べた。この結果を上記各実施例と併せて表１に示す。
【００５７】
【表１】
2004119703.tif 000003
【００５８】
このことより、比較例のように基板電位をフロートにして圧電体薄膜層を形成すると、（００１）面配向率がかなり低く、残留応力が２３５ＭＰａと高いためにクラックが生じ易い、すなわち耐電圧が低いことが判る。
【００５９】
これに対し、各実施例のものでは、比較例のものに比べて残留引張応力の値が小さくなっており、基板への負バイアスの印加により、引張応力が緩和され、クラックが生じ難いことが判る。また、基板への負バイアスの印加により、実施例６のものを除いて（００１）面配向率が９０％以上と高くなることが判る（実施例６のものでも、比較例のものよりはかなり高く良好であり、負バイアス印加の効果がある）。
【００６０】
また、実施例６のように圧電定数ｄ３１が低い（５０ｐＣ／Ｎ以下）と、電圧を印加しても変形量（引張応力）がかなり小さいので、クラックは全く生じず、このような場合には、基板電位をフロートにして圧電体薄膜層を形成したとしても、耐電圧はかなり高いレベルにあると考えられる。したがって、成膜時における圧電体薄膜層に圧縮応力を付与して信頼性向上の効果が特に得られるのは、圧電定数が５０ｐＣ／Ｎよりも大きい場合である。
【００６１】
さらに、実施例７のように圧電体薄膜層の膜厚が０．５μｍよりも小さいと、膜厚１μｍ当たりの耐電圧としては、他の実施例と同等であり良好であるが、印加電圧としては８．２Ｖ（４１Ｖ／μｍ×０．２μｍ）でクラックが生じてしまい、このため、印加電圧が制限されてしまう。したがって、通常よく使用する印加電圧（例えば１０Ｖ程度）でもクラックが生じないように、膜厚を０．５μｍ以上とするのが好ましい。
【００６２】
尚、クラックを生じ難くする観点から、残留応力（引張応力）の範囲としては、０ＭＰａ以上であって１００ＭＰａ以下であることが好ましいと考えられる。
【００６３】
（実施形態２）
図３は、本発明の実施形態に係る製造方法により製造したインクジェットヘッドの全体構成を示し、図４はその要部の構成を示す。図３及び図４において、Ａは、圧力室部材であって、この圧力室部材Ａには、その厚み方向（上下方向）に貫通する圧力室開口部１０１が形成されている。Ｂは、上記圧力室開口部１０１の上端開口を覆うように配置されたアクチュエータ部であり、Ｃは、圧力室開口部１０１の下端開口を覆うように配置されたインク流路部材である。上記圧力室部材Ａの圧力室開口部１０１は、その上下にそれぞれ位置する上記アクチュエータ部Ｂ及びインク流路部材Ｃにより閉塞されることで圧力室１０２とされている。
【００６４】
上記アクチュエータ部Ｂは、上記各圧力室１０２の略真上に位置する第１の電極層１０３（個別電極）を有し、これら圧力室１０２及び第１の電極層１０３は、図３から判るように、千鳥状に多数配列されている。
【００６５】
上記インク流路部材Ｃは、インク供給方向に並ぶ圧力室１０２間で共用する共通液室１０５と、この共通液室１０５のインクを上記圧力室１０２に供給するための供給口１０６と、圧力室１０２内のインクを吐出させるためのインク流路１０７とを有している。
【００６６】
Ｄは、ノズル板であって、このノズル板Ｄには、上記インク流路１０７に連通するノズル孔１０８が形成されている。また、ＥはＩＣチップであって、このＩＣチップから上記各個別電極１０３に対してボンディングワイヤＢＷを介して電圧をそれぞれ供給するようになっている。
【００６７】
次に、上記アクチュエータ部Ｂの構成を図５に基づいて説明する。この図５は、図３に示したインク供給方向とは直交する方向の断面図である。同図では、上記直交方向に並ぶ４個の圧力室１０２を持つ圧力室部材Ａが参照的に描かれている。このアクチュエータ部Ｂは、上記の如く各圧力室１０２の略真上にそれぞれ位置する第１の電極層１０３と、この各第１の電極層１０３上（同図では下側）に設けられた圧電体薄膜層１１０と、この圧電体薄膜層１１０上（同下側）に設けられ、全圧電体薄膜層１１０に共通となる第２の電極層１１２（共通電極）と、この第２の電極層１１２上（同下側）に設けられ、上記圧電体薄膜層１１０の圧電効果により層厚方向に変位し振動する振動層１１１と、この振動層１１１上（同下側）に設けられ、各圧力室１０２の相互を区画する区画壁１０２ａの上方に位置する中間層１１３（縦壁）とを有しており、上記第１の電極層１０３、圧電体薄膜層１１０及び第２の電極層１１２は、これらが順に積層されてなる圧電素子を構成することになる。また、振動層１１１は、この圧電素子の第２の電極層１１２側の面に設けられていることになる。
【００６８】
尚、図５中、１１４は圧力室部材Ａとアクチュエータ部Ｂとを接着する接着剤であり、上記各中間層１１３は、この接着剤１１４を用いた接着時に、その一部の接着剤１１４が区画壁１０２ａの外方にはみ出した場合でも、この接着剤１１４が振動層１１１に付着しないで振動層１１１が所期通りの変位及び振動を起こすように、圧力室１０２の上面と振動層１１１の下面との距離を拡げる役割を有している。このようにアクチュエータ部Ｂの振動層１１１における第２の電極層１１２とは反対側面に中間層１１３を介して圧力室部材Ａを接合するのが好ましいが、振動層１１１における第２の電極層１１２とは反対側面に直接圧力室部材Ａを接合するようにしてもよい。
【００６９】
上記第１の電極層１０３、圧電体薄膜層１１０及び第２の電極層１１２の各構成材料は、上記実施形態１で説明した第１の電極層１４、圧電体薄膜層１６及び第２の電極層１７とそれぞれ同様である。
【００７０】
次に、図３のＩＣチップＥを除くインクジェットヘッド、つまり図４に示す上記圧力室部材Ａ、アクチュエータ部Ｂ、インク流路部材Ｃ及びノズル板Ｄよりなるインクジェットヘッドの製造方法を図６〜図１０に基いて説明する。
【００７１】
図６（ａ）に示すように、基板１２０上に、順次、密着層１２１、第１の電極層１０３、圧電体薄膜層１１０、第２の電極層１１２、振動層１１１、上記中間層１１３をスパッタ法により成膜して、積層する。尚、上記密着層１２１は、上記実施形態１で説明した密着層１２と同様であって、基板１２０と第１の電極層１０３との密着性を高めるために基板１２０と第１の電極層１０３との間に形成する（必ずしも密着層１２１を形成する必要はない）。この密着層１２１は、後述の如く、基板１２０と同様に除去する。また、振動層１１１の材料にはＣｒを、中間層１１３にはＴｉをそれぞれ使用する。
【００７２】
上記基板１２０には、１８ｍｍ角に切断したＳｉ基板を用いる。この基板１２０は、Ｓｉに限るものではなく、上記実施形態１で説明したように、圧電体薄膜層１１０の方が基板１２０よりも線膨張係数が大きい関係を満たす石英やバリウムホウ珪酸ガラス等であってもよい。また、基板サイズも１８ｍｍ角に限るものではなく、Ｓｉ基板であれば、φ２〜１０インチのウエハであってもよい。
【００７３】
上記圧電体薄膜層１１０を形成する際には、上記実施形態１と同様に、基板１２０の温度を所定温度（４５０℃以上が好ましい）に設定するとともに、スパッタ時（酸素分圧は１．５％以上に設定することが望ましい）に、基板１２０に−３０Ｖ以上０Ｖ以下のバイアスを印加することで、成膜時における圧電体薄膜層１１０に圧縮応力を付与し、これにより、成膜後の冷却時に基板１２０と圧電体薄膜層１１０との線膨張係数差に起因する収縮量の差によって圧電体薄膜層１１０に生じる引張応力（残留応力）を緩和する。
【００７４】
上記振動層１１１は、Ｃｒターゲットを用いて、室温において１Ｐａのアルゴンガス中２００Ｗの高周波電力で６時間形成することにより得られる。この振動層１１１の膜厚は３μｍとなる。この振動層１１１の材料は、Ｃｒに限らず、ニッケル、アルミニウム、タンタル、タングステン、シリコン又はこれらの酸化物若しくは窒化物（例えば二酸化シリコン、酸化アルミニウム、酸化ジルコニウム、窒化シリコン）等であってもよい。また、振動層１１１の膜厚は２〜５μｍであればよい。
【００７５】
上記中間層１１３は、Ｔｉターゲットを用いて、室温において１Ｐａのアルゴンガス中２００Ｗの高周波電力で５時間形成することにより得られる。この中間層１１３の膜厚は５μｍとなる。この中間層１１３の材料は、Ｔｉに限らず、Ｃｒ等の導電性金属であればよい。また、中間層１１３の膜厚は３〜１０μｍであればよい。
【００７６】
一方、図６（ｂ）に示すように、圧力室部材Ａを形成する。この圧力室部材Ａは、上記Ｓｉ基板１２０よりも大きいサイズ、例えば４インチウエハーのシリコン基板１３０（図１１参照）を使用して形成される。具体的には、先ず、シリコン基板１３０（圧力室部材用）に対して複数の圧力室用開口部１０１をパターンニングする。このパターンニングは、同図（ｂ）から判るように、４つの圧力室用開口部１０１を１組として、各組を区画する区画壁１０２ｂは、各組内の圧力室用開口部１０１を区画する区画壁１０２ａの幅の約２倍の幅の厚幅に設定される。その後、上記パターンニングされたシリコン基板１３０をケミカルエッチング又はドライエッチング等で加工して、各組で４個の圧力室用開口部１０１を形成し、圧力室部材Ａを得る。
【００７７】
その後は、上記成膜後のシリコン基板１２０（成膜用）と前記圧力室部材Ａとを接着剤を用いて接着する。この接着剤の形成は電着による。すなわち、先ず、同図（ｃ）に示すように、圧力室部材Ａ側の接着面として、圧力室の区画壁１０２ａ、１０２ｂの上面に接着剤１１４を電着により付着させる。具体的には、図示しないが、上記区画壁１０２ａ、１０２ｂの上面に、下地電極膜として、光が透過する程度に薄い数百ÅのＮｉ薄膜をスパッタ法により形成し、その後、上記Ｎｉ薄膜上に、パターニングされた接着樹脂剤１１４を形成する。この際、電着液としては、アクリル樹脂系水分散液に０〜５０重量部の純水を加え、良く攪拌混合した溶液を使用する。Ｎｉ薄膜の膜厚を光が透過するほど薄く設定するのは、シリコン基板１３０（圧力室部材用）に接着樹脂が完全に付着したことを容易に視認できるようにするためである。電着条件は、実験によると、液温約２５℃、直流電圧３０Ｖ、通電時間６０秒が好適であり、この条件下で約３〜１０μｍのアクリル樹脂を、シリコン基板１３０（圧力室部材用）のＮｉ薄膜上に電着樹脂形成する。
【００７８】
そして、図７（ａ）に示すように、上記積層されたＳｉ基板１２０（成膜用）と圧力室部材Ａとを、上記電着された接着剤１１４を用いて接着する。この接着は、基板１２０（成膜用）に成膜された中間層１１３を基板側接着面として行う。また、Ｓｉ基板１２０（成膜用）は１８ｍｍのサイズであり、圧力室部材Ａを形成するＳｉ基板１３０は４インチサイズと大きいため、図１１に示すように、複数（同図では１４個）のＳｉ基板１２０（成膜用）を１個の圧力室部材Ａ（Ｓｉ基板１３０）に貼り付ける。この貼り付けは、図７（ａ）に示すように、各Ｓｉ基板１２０（成膜用）の中心が圧力室部材Ａの厚幅の区画壁１０２ｂの中心に位置するように位置付けられた状態で行われる。この貼り付け後、圧力室部材ＡをＳｉ基板１２０（成膜用）側に押圧、密着させて、両者の接着を液密性高くする。さらに、上記接着したＳｉ基板１２０（成膜用）及び圧力室部材Ａを加熱炉において徐々に昇温して、上記接着剤１１４を完全に硬化させる。続いて、プラズマ処理を行って、上記接着剤１１４のうち、はみ出した断片を除去する。
【００７９】
尚、図７（ａ）では、成膜後のＳｉ基板１２０（成膜用）と圧力室部材Ａとを接着したが、圧力室用開口部１０１を形成しない段階のＳｉ基板１３０（圧力室部材用）を上記成膜後のＳｉ基板１２０（成膜用）と接着してもよい。
【００８０】
その後は、図７（ｂ）に示すように、圧力室部材Ａの各区画壁１０２ａ、１０２ｂをマスクとして中間層１１３をエッチングして所定形状に仕上げる（上記各区画壁１０２ａ、１０２ｂに連続する形状（縦壁）とする）。次いで、図８（ａ）に示すように、Ｓｉ基板１２０（成膜用）及び密着層１２１をエッチングにより除去する。
【００８１】
続いて、図８（ｂ）に示すように、上記圧力室部材Ａ上に位置する第１の電極層１０３について、フォトリソグラフィー技術を用いてエッチングして、各圧力室１０２毎に個別化する。そして、図９（ａ）に示すように、フォトリソグラフィー技術を用いて圧電体薄膜層１１０をエッチングして第１の電極層１０３と同様の形状に個別化する。これらエッチング後の第１の電極層１０３及び圧電体薄膜層１１０は、圧力室１０２の各々の上方に位置し、かつ第１の電極層１０３及び圧電体薄膜層１１０の幅方向の中心が、対応する圧力室１０２の幅方向の中心に対し高精度に一致するように形成される。このように第１の電極層１０３及び圧電体薄膜層１１０を各圧力室１０２毎に個別化した後、図９（ｂ）に示すように、シリコン基板１３０（圧力室部材用）を各厚幅の区画壁１０２ｂの部分で切断して、４つの圧力室１０２を持つ圧力室部材Ａとその上面に固着されたアクチュエータ部Ｂとが４組完成する。
【００８２】
続いて、図１０（ａ）に示すように、インク流路部材Ｃに共通液室１０５、供給口１０６及びインク流路１０７を形成するとともに、ノズル板Ｄにノズル孔１０８を形成する。次いで、同図（ｂ）に示すように、上記インク流路部材Ｃとノズル板Ｄとを接着剤１０９を用いて接着する。
【００８３】
その後、同図（ｃ）に示すように、圧力室部材Ａの下端面又はインク流路部材Ｃの上端面に接着剤（図示せず）を転写し、圧力室部材Ａとインク流路部材Ｃとのアライメント調整を行って、この両者を上記接着剤により接着する。以上により、同図（ｄ）に示すように、圧力室部材Ａ、アクチュエータ部Ｂ、インク流路部材Ｃ及びノズル板Ｄを持つインクジェットヘッドが完成する。
【００８４】
したがって、この実施形態２においても、上記実施形態１と同様に、シリコン基板１２０を用いながら、成膜時における圧電体薄膜層１１０に圧縮応力を付与することで、成膜後の冷却時に圧電体薄膜層１１０に生じる引張応力が緩和するので、インクジェットヘッドの製造コストを低減させつつ、インク吐出用アクチュエータとして用いる圧電素子の信頼性を向上させることができる。
【００８５】
尚、この実施形態２においても、第１の電極層１０３と圧電体薄膜層１１０との間に、上記実施形態１で説明した配向制御層を設けるようにしてもよい。
【００８６】
また、各層の成膜法はスパッタ法に限らず、熱処理による結晶化工程なしに直接に結晶性薄膜を形成する成膜法（ＣＶＤ法等）であってもよく、密着層１２１、第１の電極層１０３、第２の電極層１１２、振動層１１１及び中間層１１３の成膜法は、ゾル・ゲル法等であってもよい。
【００８７】
（実施形態３）
図１２は、本発明の実施形態に係る他の製造方法により製造したインクジェットヘッドの主要部を示し、上記実施形態２のインクジェットヘッドのように基板を成膜用と圧力室部材用とに別個に用いないで、成膜用と圧力室部材用とを兼用するようにしたものである。
【００８８】
具体的には、圧力室４０２がエッチング加工により形成された圧力室基板４０１（圧力室部材）上に、振動層４０３、密着層４０４、第１の電極層４０６（共通電極）、圧電体薄膜層４０８及び第２の電極層４０９（個別電極）が順に積層されている。上記第１の電極層４０６、圧電体薄膜層４０８及び第２の電極層４０９は、これらが順に積層されてなる圧電素子を構成することになる。また、振動層４０３は、この圧電素子の第１の電極層４０６側の面に密着層４０４を介して設けられていることになる。この密着層４０４は、振動層４０３と第１の電極層４０６との密着性を高めるものであり、上記実施形態２における密着層１２１と同様になくてもよい。上記振動層４０３、密着層４０４、第１の電極層４０６、圧電体薄膜層４０８及び第２の電極層４０９の各構成材料は、上記実施形態２で説明した密着層１２１、第１の電極層１０３、圧電体薄膜層１１０及び第２の電極層１１２とそれぞれ同様である。
【００８９】
上記圧力室基板４０１は、φ４インチで厚さ２００μｍのＳｉ基板を用いる。この実施形態でも、Ｓｉに限るものではなく、石英やバリウムホウ珪酸ガラス等であってもよい。
【００９０】
次に、上記インクジェットヘッドの製造方法について図１３を参照しながら説明する。
【００９１】
すなわち、先ず、図１３（ａ）に示すように、圧力室４０２が形成されていない圧力室基板４０１上に、振動層４０３、密着層４０４、第１の電極層４０６、圧電体薄膜層４０８及び第２の電極層４０９をスパッタ法により順次形成する。
【００９２】
上記圧電体薄膜層４０８を形成する際には、上記実施形態１，２と同様に、圧力室基板４０１の温度を所定温度（４５０℃以上が好ましい）に設定するとともに、スパッタ時（酸素分圧は１．５％以上に設定することが望ましい）に、圧力室基板４０１に−３０Ｖ以上０Ｖ以下のバイアスを印加することで、成膜時における圧電体薄膜層４０８に圧縮応力を付与し、これにより、成膜後の冷却時に圧力室基板４０１と圧電体薄膜層４０８との線膨張係数差に起因する収縮量の差によって圧電体薄膜層４０８に生じる引張応力（残留応力）を緩和する。
【００９３】
次いで、上記第２の電極層４０９上に、レジストをスピンコートにより塗布し、圧力室４０２が形成されるべき位置に合わせて露光・現像を行ってパターニングする。そして、第２の電極層４０９、圧電体薄膜層４０８をエッチングして個別化する。このエッチングは、アルゴンとフッ素元素を含む有機ガスとの混合ガスを用いたドライエッチングで行う。
【００９４】
続いて、図１３（ｂ）に示すように、圧力室基板４０１に圧力室４０２を形成する。この圧力室４０２の形成は、六フッ化硫黄ガス、フッ素元素を含む有機ガス又はこれらの混合ガスを使用した異方性ドライエッチングで行う。つまり、圧力室基板４０１の上記各膜を形成した面とは反対側の面における側壁４１３となる部分にエッチングマスクを形成して、異方性ドライエッチングにより圧力室４０２を形成する。
【００９５】
そして、予めノズル孔４１０を形成したノズル板４１２を、接着剤を用いて圧力室基板４０１の上記各膜を形成した面とは反対側の面に接合することにより、インクジェットヘッドが完成する。上記ノズル孔４１０は、リゾグラフィ法、レーザー加工法、放電加工法等により、ノズル板４１２の所定位置に開口する。そして、ノズル板４１２を圧力室基板４０１に接合する際には、各ノズル孔４１０が圧力室４０２に対応して配置されるように位置合わせを行う。
【００９６】
したがって、この実施形態３においても、上記実施形態２と同様に圧電素子の信頼性が高いインクジェットヘッドが低コストで得られる。
【００９７】
尚、この実施形態２においても、第１の電極層４０６と圧電体薄膜層４０８との間に、上記実施形態１で説明した配向制御層を設けるようにしてもよい。
【００９８】
また、各層の成膜法はスパッタ法に限らず、熱処理による結晶化工程なしに直接に結晶性薄膜を形成する成膜法（ＣＶＤ法等）であってもよく、振動層４０３、密着層４０４、第１の電極層４０６及び第２の電極層４０９の成膜法は、ゾル・ゲル法等であってもよい。
【００９９】
【発明の効果】
以上説明したように、本発明によると、圧電体薄膜層を形成する工程において、成膜時における圧電体薄膜層に圧縮応力を付与することにより、成膜後の冷却時に基板と圧電体薄膜層との収縮量の差によって圧電体薄膜層に生じる引張応力を緩和するようにしたことにより、圧電素子の製造コストを低減しつつ、その信頼性の向上化を図ることができる。
【図面の簡単な説明】
【図１】本発明の実施形態に係る製造方法により製造した圧電素子を示す断面図である。
【図２】配向制御層を設けた構成の圧電素子を示す断面図である。
【図３】本発明の実施形態に係る製造方法により製造したインクジェットヘッドの全体構成を示す斜視図である。
【図４】図３のインクジェットヘッドにおける圧力室部材及びアクチュエータ部の要部を示す分解斜視図である。
【図５】図３のインクジェットヘッドにおける圧力室部材及びアクチュエータ部の要部を示す断面図である。
【図６】図３のインクジェットヘッドの製造方法における積層工程、圧力室用開口部の形成工程及び接着剤の付着工程を示す図である。
【図７】図３のインクジェットヘッドの製造方法における、成膜後の基板と圧力室部材との接着工程及び縦壁の形成工程を示す図である。
【図８】図３のインクジェットヘッドの製造方法における、基板（成膜用）及び密着層の除去工程及び第１の電極層の個別化工程を示す図である。
【図９】図３のインクジェットヘッドの製造方法における、圧電体薄膜層の個別化工程及び基板（圧力室部材用）の切断工程を示す図である。
【図１０】図３のインクジェットヘッドの製造方法における、インク流路部材及びノズル板の生成工程、インク流路部材とノズル板との接着工程、圧力室部材とインク流路部材との接着工程及び完成したインクジェットヘッドを示す図である。
【図１１】図３のインクジェットヘッドの製造方法において、成膜されたＳｉ基板と圧力室部材用のＳｉ基板との接着状態を示す平面図である。
【図１２】本発明の実施形態に係る他の製造方法により製造したインクジェットヘッドにおける圧力室部材及びアクチュエータ部の要部を示す断面図である。
【図１３】図１２のインクジェットヘッドの製造方法における積層工程及び圧力室形成工程を示す図である。
【符号の説明】
１１　基板
１２　密着層
１４　第１の電極層
１６　圧電体薄膜層
１７　第２の電極層
１０２　圧力室
１０３　第１の電極層（個別電極）
１１０　圧電体薄膜層
１１１　振動層
１１２　第２の電極層（共通電極）
１２０　基板
１２１　密着層
４０１　圧力室基板
４０２　圧力室
４０３　振動層
４０４　密着層
４０６　第１の電極層（共通電極）
４０８　圧電体薄膜層
４０９　第２の電極層（個別電極）
Ａ　圧力室部材
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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