(57)【要約】【課題】外部電源ラインを遮断し、内部電源ラインを放電させて電力消費を低減可能なディープパワーダウン制御回路を提供すること。【解決手段】ディープパワーダウン信号（ＤＰＤ）に従い外部電源電圧ラインと内部電源電圧ラインとの短絡を開放させるディープパワーダウンスイッチ（５０）と、ディープパワーダウン信号（ＤＰＤ）に従い全ての内部電圧ラインを接地して放電させるディープパワーダウン放電部（６０）と、バンクアクティブ信号（ＲＡＳ＜０：３＞）及びバースト終了命令（ＢＳＴ）により制御され、クロックイネーブル信号（ＣＫＥ）を使用し、ディープパワーダウン信号（ＤＰＤ）を出力するディープパワーダウン信号発生手段とを備える。【選択図】　図１
2004039205.tif 000002
【特許請求の範囲】
【請求項１】
バンクアクティブ信号及びバースト終了命令により制御され、クロックイネーブル信号を使用してディープパワーダウン信号を出力するディープパワーダウン信号発生手段、
前記ディープパワーダウン信号に従い外部電源電圧ラインと内部電源電圧ラインとの短絡を開放させるディープパワーダウンスイッチ手段、及び
前記ディープパワーダウン信号に従い全ての前記内部電源電圧ラインを接地させて放電させるディープパワーダウン放電手段を備えていることを特徴とするディープパワーダウン制御回路。
【請求項２】
前記ディープパワーダウンスイッチ手段が、前記外部電源電圧ライン及び内部電源電圧ラインの間に接続され、ゲートに入力される前記ディープパワーダウン信号によって制御されるＭＯＳトランジスタを備えていることを特徴とする請求項１記載のディープパワーダウン制御回路。
【請求項３】
前記ＭＯＳトランジスタが、ＮＭＯＳトランジスタであり、
前記ＭＯＳトランジスタのゲートにはハイレベルシフターにより前記ディープパワーダウン信号の電位レベルが昇圧された信号が印加されることを特徴とる請求項２記載のディープパワーダウン制御回路。
【請求項４】
前記ディープパワーダウン放電手段が、オンした場合に全ての前記内部電源電圧ラインが接地されるように、前記内部電源電圧ライン及び接地の間に接続され、ゲートに前記ディープパワーダウン信号が印加される複数のＭＯＳトランジスタを備えていることを特徴とする請求項１記載のディープパワーダウン制御回路。
【請求項５】
複数の前記ＭＯＳトランジスタのうちで、バックバイアス電圧ラインと接地との間に接続されたＭＯＳトランジスタのゲートには、ローレベルシフターにより前記ディープパワーダウン信号の電位レベルがダウンシフトされた信号が印加されることを特徴とする請求項４記載のディープパワーダウン制御回路。
【請求項６】
前記ディープパワーダウン信号発生手段は、
複数の前記バンクアクティブ信号を利用して全てのバンクがアクティブ状態でない場合、イネーブルされた状態信号を発生する状態信号発生手段、
バースト終了命令を発生する命令語ディコーダ、
クロックイネーブル信号をバッファし、正常モードでは内部電源電圧で駆動され、正常動作クロックイネーブル信号を出力し、ディープパワーダウンモードでは外部電源電圧で駆動され、ディープパワーダウンクロックイネーブル信号を出力するクロックイネーブル信号バッファ、及び
バンクアクティブ状態では、前記状態信号及びバースト終了命令を使用してバースト終了信号を出力し、バンクアイドル状態では前記状態信号及びバースト終了命令により制御され、前記クロックイネーブル信号バッファの前記ディープパワーダウンクロックイネーブル信号を使用し、前記ディープパワーダウン信号を出力するディープパワーダウンディコーダを備えていることを特徴とする請求項１記載のディープパワーダウン制御回路。
【請求項７】
前記状態信号発生手段が、
複数の前記バンクアクティブ信号を否定論理和する複数のノアゲート、及び
これら複数のノアゲートの出力信号を論理積し、前記状態信号を出力するナンドゲートを備えていることを特徴とする請求項６記載のディープパワーダウン制御回路。
【請求項８】
前記クロックイネーブル信号バッファが、
前記内部電源電圧で駆動され、前記クロックイネーブル信号をバッファする第１バッファ手段、及び
前記外部電源電圧で駆動され、前記クロックイネーブル信号をバッファする第２バッファ手段を備えていることを特徴とする請求項６記載のディープパワーダウン制御回路。
【請求項９】
前記クロックイネーブル信号バッファが、前記第２バッファ手段の出力信号の電位レベルを昇圧するレベルシフターをさらに備えていることを特徴とする請求項８記載のディープパワーダウン制御回路。
【請求項１０】
前記ディープパワーダウンディコーダが、
バンクアクティブ状態で前記状態信号及びバースト終了命令を論理演算して前記バースト終了信号を出力するバースト終了信号発生手段、及び
バンクアイドル状態で前記状態信号及びバースト終了命令を論理演算した信号により制御され、前記ディープパワーダウンクロックイネーブル信号を駆動して前記ディープパワーダウン信号を出力する、ディープパワーダウン信号発生手段を備えていることを特徴とする請求項６記載のディープパワーダウン制御回路。
【請求項１１】
前記バースト終了信号発生手段が、前記内部電源電圧で駆動され、前記ディープパワーダウン信号発生手段が、前記外部電源電圧で駆動されることを特徴とする請求項１０記載のディープパワーダウン制御回路。
【請求項１２】
前記ディープパワーダウンディコーダが、
前記ディープパワーダウン信号発生手段の出力端子に、ラッチ手段を接続していることを特徴とする請求項１０記載のディープパワーダウン制御回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体メモリ装置のディープパワーダウン制御回路に関し、より詳しくはディープパワーダウン放電回路を用いて内部回路、又は配線間に発生するマイクロブリッジを遮断することができるディープパワーダウン制御回路に関する。
【０００２】
【従来の技術】
一般に、半導体メモリ装置は、活性化状態では周辺回路が動作してデータを格納するか、若しくは格納されたデータを外部へ出力し、待機状態では不要な周辺回路をディスエーブルさせて消費電力を減少させる。
【０００３】
さらに、半導体メモリ装置は、長時間待機状態にあれば、待機状態での不要な電力消費を減らすために、周辺回路の動作を停止させるディープパワーダウンモード（Ｄｅｅｐ　Ｐｏｗｅｒ　Ｄｏｗｎ　Ｍｏｄｅ）に進入（ｅｎｔｒｙ）する。
【０００４】
半導体メモリ装置は、外部命令により制御されてディープパワーダウンモードになる。即ち、プリチャージ命令からプリチャージ時間ｔＲＰ後に、半導体メモリ装置の外部信号ピンを介して入力された複数の信号ＣＳ、ＲＡＳ、ＣＡＳ、ＷＥ、ＣＫＥの状態により、クロック信号に同期してディープパワーダウンモードに進入、又はディープパワーダウンモードを終了（ｅｘｉｔ）して元の状態に復帰する。
【０００５】
例えば、チップ選択信号ＣＳがローレベル、ローアドレスストローブ信号ＲＡＳがハイレベル、カラムアドレスストローブ信号ＣＡＳがハイレベル、ライトイネーブル信号ＷＥがローレベル、及びクロックイネーブル信号ＣＫＥがローレベルの場合、クロック信号ＣＬＫに同期してディープパワーダウンモードに進入し、クロックイネーブル信号ＣＫＥがハイレベルに遷移する時、ディープパワーダウンモードを終了する。
【０００６】
半導体メモリ装置は、ディープパワーダウンモードに進入すれば、電源回路の一部の回路を電源遮断する方法で制御して電力消費を低減する。
【０００７】
【発明が解決しようとする課題】
しかし、このような方法によっては限定的に電力消費を低減することができるだけであり、特に誤動作を誘発する特定の電源回路は制御することができない。例えば、基準電圧発生器又はパワーアップ回路等は制御し難いため、動作を停止させることができず、制御可能な一部の回路のみの電源を遮断して電力消費を低減するため、電力消費を低減する効果が十分ではないことになる。
【０００８】
特に、内部回路又は配線間に発生するマイクロブリッジ（ｍｉｃｒｏ　ｂｒｉｄｇｅ）を制御することができない問題点がある。
【０００９】
上記の問題点を解決するために、本発明は、半導体メモリ装置において外部電源ラインを遮断し、内部電源ラインを放電させて不要な電力消費を低減することができるディープパワーダウン制御回路を提供することを目的としている。
【００１０】
【課題を解決するための手段】
本発明に係るディープパワーダウン制御回路は、ディープパワーダウン信号に従い外部電源電圧ラインと内部電源電圧ラインとの短絡を開放させるディープパワーダウンスイッチ手段、前記ディープパワーダウン信号に従い全ての内部電源電圧ラインを接地させて放電させるディープパワーダウン放電手段、及び、バンクアクティブ信号及びバースト終了命令により制御され、クロックイネーブル信号を使用して、前記ディープパラーダウン信号を出力するディープパワーダウン信号発生手段を備えていることを特徴としている。
【００１１】
【発明の実施の形態】
以下、図面を参照して本発明に係る実施の形態を詳しく説明する。以下の詳細な説明によって、上記した本発明の目的、特徴及び利点が明らかになる。
【００１２】
図１は、本発明の実施の形態に係るディープパワーダウン制御回路の概略構成を示すブロック図である。
【００１３】
本発明の実施の形態に係るディープパワーダウン制御回路は、全てのバンクがアイドル状態（ｉｄｌｅ）になればイネーブルされる状態信号ＲＡＳＩＤＬＥを発生するＲＡＳＩＤＬＥ信号発生部１０と、バースト終了命令ＢＳＴを発生する命令語ディコーダ２０と、クロックイネーブル信号ＣＫＥをバッファするＣＫＥバッファ３０と、状態信号ＲＡＳＩＤＬＥ、バースト終了命令ＢＳＴ及びディープパワーダウンクロックイネーブル信号ＣＫＥＺＤＰＤを利用して、バンクアクティブ状態ではバースト終了信号ＢＳＴＰを出力し、全てのバンクがアイドル（プリチャージ）状態ではディープパワーダウンモードに進入し、ディープパワーダウン信号ＤＰＤを出力するディープパワーダウンディコーダ４０と、ディープパワーダウン信号ＤＰＤに応じて外部電圧パッドＶＤＤＰＡＤと内部電源ラインＶＰＥＲＩとを選択的に遮断するディープパワーダウンスイッチ５０と、ディープパワーダウン信号ＤＰＤに応じて全ての内部電源ラインを接地して放電させるディープパワーダウン放電部６０とを備えている。
【００１４】
ＲＡＳＩＤＬＥ信号発生部１０は、図２に示したように、各バンクをイネーブルさせるためのローアドレスストローブ信号ＲＡＳ＜０：３＞（バンクアクティブ信号）を論理演算するノア（ＮＯＲ）ゲートＮＯＲ１１及びＮＯＲ１２と、ノアゲートＮＯＲ１１及びＮＯＲ１２の出力信号を論理演算するナンド（ＮＡＮＤ）ゲートＮＤ１１と、ナンドゲートＮＤ１１の出力信号を反転させて状態信号ＲＡＳＩＤＬＥとして出力するインバータＩＮＶ１１とを備えている。ここで、ノアゲートＮＯＲ１１はローアドレスストローブ信号ＲＡＳ＜０：１＞を論理演算し、ノアゲートＮＯＲ１２はローアドレスストローブ信号ＲＡＳ＜２：３＞を論理演算する。ここではバンク４個で構成された場合を例に挙げて説明したが、それ以外の場合には、バンク数に応じて図２に示した回路は適宜変形される。
【００１５】
従って、何れのバンクもアクティブでないアイドル状態では、ローアドレスストローブ信号ＲＡＳ＜０：３＞が全てローレベルとなり、状態信号ＲＡＳＩＤＬＥはハイレベルにイネーブルされる。
【００１６】
ＣＫＥバッファ３０は、図３に示したように、正常モード動作でクロックイネーブル信号ＣＫＥをバッファする正常ＣＫＥバッファ３１と、ディープパワーダウンモードでクロックイネーブル信号ＣＫＥをバッファするディープパワーダウンＣＫＥバッファ３２とを備えている。
【００１７】
ここで、正常ＣＫＥバッファ３１は、内部電源電圧ＶＰＥＲＩにより電圧を供給され、クロックイネーブル信号ＣＫＥが入力されて正常動作クロックイネーブル信号ＣＫＥＺを出力するインバータＩＮＶ３１を備えている。
【００１８】
さらに、ディープパワーダウンＣＫＥバッファ３２は、出力バッファ駆動電圧ＶＤＤＱを供給されて、入力されるクロックイネーブル信号ＣＫＥを反転して出力するＩＮＶ３２と、インバータＩＮＶ３２から出力された信号のレベルをシフトしてディープパワーダウンクロックイネーブル信号ＣＫＥＺＤＰＤを出力するレベルシフター３３を備えている。ここで、レベルシフター３３は、出力バッファ駆動電圧ＶＤＤＱが内部電源電圧ＶＰＥＲＩよりも低い場合、ディープパワーダウンクロックイネーブル信号ＣＫＥＺＤＰＤのレベルをシフトする。ここでは、インバータＩＮＶ３２に出力バッファ駆動電圧ＶＤＤＱが供給される場合を例に挙げて説明したが、外部パッドに印加される外部電源電圧ＶＤＤを供給してもよい。
【００１９】
ディープパワーダウンディコーダ４０は、図４に示したように、バンク活性化状態でバースト終了信号ＢＳＴＰを出力するバースト終了信号発生部４１と、バンクアイドル状態でディープパワーダウン信号ＤＰＤを出力するディープパワーダウン信号発生部４２とを備えている。
【００２０】
ここで、バースト終了信号発生部４１は、状態信号ＲＡＳＩＤＬＥを反転させて出力するインバータＩＮＶ４１と、インバータＩＮＶ４１の出力信号及びバースト終了命令ＢＳＴを論理演算するナンドゲートＮＤ４１と、ナンドゲートＮＤ４１の出力信号を反転させてバースト終了信号ＢＳＴＰとして出力するインバータＩＮＶ４２とを備えている。
【００２１】
さらに、ディープパワーダウン信号発生部４２は、インバータＩＮＶ４１の出力信号を反転させて出力するインバータＩＮＶ４３と、インバータＩＮＶ４３の出力信号及びバースト終了命令ＢＳＴを論理演算するナンドゲートＮＤ４２と、外部電源電圧ＶＤＤを供給されてディープパワーダウンクロックイネーブル信号ＣＫＥＺＤＰＤを反転させて出力するインバータＩＮＶ４４と、外部電源電圧ＶＤＤと接地電圧ＶＳＳとの間に直列接続され、ゲートにナンドゲートＮＤ４２の出力信号が印加されるＰＭＯＳトランジスタＰＭ４１、ゲートにインバータＩＮＶ４４の出力信号が印加されるＰＭＯＳトランジスタＰＭ４２、及びゲートにインバータＩＮＶ４４の出力信号が印加されるＮＭＯＳトランジスタＮＭ４１と、ＰＭＯＳトランジスタＰＭ４２及びＮＭＯＳトランジスタＮＭ４１の共通ドレインの電位をラッチするラッチ部４３と、外部電源電圧ＶＤＤが供給されてラッチ部４３によりラッチされた電位を反転させてディープパワーダウン信号ＤＰＤとして出力するインバータＩＮＶ４５とを備えている。ここで、ラッチ部４３は、一方の出力端子が他方の入力端子に相互に接続された２個のインバータＩＮＶ４６及びＩＮＶ４７で構成された反転ラッチ構造である。
【００２２】
従って、いずれか一つのバンクがアクティブ状態の場合、即ち状態信号ＲＡＳＩＤＬＥがディスエーブルされている場合、バースト終了信号発生部４１が、入力されたバースト終了信号ＢＳＴと同じレベルのバースト終了信号ＢＳＴＰを出力する。これに対し、全てのバンクがアクティブ状態でない場合、即ち状態信号ＲＡＳＩＤＬＥがイネーブルされ、且つクロックイネーブル信号ＣＫＥがローレベルである場合、バースト終了信号発生部４１がバースト終了信号ＢＳＴＰをディスエーブルさせ、且つ、ディープパワーダウン信号発生部４２が外部電源電圧ＶＤＤを供給されるインバータＩＮＶ４４、ＩＮＶ４５、ＩＮＶ４６、ＩＮＶ４７によりディープパワーダウン信号ＤＰＤをハイレベルにイネーブルさせる。これによって、半導体メモリ装置はディープパワーダウンモードに進入（ｅｎｔｒｙ）することとなる。
【００２３】
一方、クロックイネーフル信号ＣＫＥがハイレベルである間では、ディープパワーダウン信号発生部４２はディープパワーダウン信号ＤＰＤをローレベルにディスエーブルさせる。従って、この場合半導体メモリ装置はディープパワーダウンモードを終了（ｅｘｉｔ）する。
【００２４】
ここで、半導体メモリ装置のディープパワーダウン動作を制御する信号であるディープパワーダウン信号ＤＰＤは、チップ内部のディープパワーダウン動作を制御する目的で、チップ内部の如何なる回路にも用いられ得る。
【００２５】
ディープパワーダウンスイッチ５０は、図５ａに示したように、外部電源電圧ＶＤＤと内部電源電圧ＶＰＥＲＩとの間に接続され、ゲートに入力されるディープパワーダウン信号ＤＰＤによって制御されるＰＭＯＳトランジスタＰＭ５１で構成されている。
【００２６】
従って、ＰＭＯＳトランジスタＰＭ５１はディープパワーダウン信号ＤＰＤがハイレベルにイネーブルされるとターンオフされ、内部電源電圧ＶＰＥＲＩラインへの外部電源電圧ＶＤＤの供給を遮断する。ここで、内部電源電圧ＶＰＥＲＩラインはチップの各部を駆動する電源に供給される電圧ラインであってもよい。即ち、昇圧電圧ＶＰＰ、バックバイアス電圧ＶＢＢ、ビットラインプリチャージ電圧ＶＢＬＰ、セルプレート電圧ＶＣＰ、基準電圧ＶＲＥＦ、内部駆動電圧ＶＩＮＴ等の内部電源電圧を生成する半導体メモリ装置の電源に供給される電圧ラインであってもよい。
【００２７】
さらに、ディープパワーダウンスイッチ５０のスイッチング手段を調節するために、ディープパワーダウン信号ＤＰＤが入力される入力端子にＲＣ遅延器（図示せず）を接続して用いてもよい。
【００２８】
ディープパワーダウンスイッチ５０の別の実施の形態としては、例えば図５ｂに示したように、外部電源電圧ＶＤＤ及び内部電源電圧ＶＰＥＲＩの間に接続され、ディープパワーダウン信号ＤＰＤがハイレベルシフター５１によりレベルシフトされた信号がゲートに印加されて制御されるＮＭＯＳトランジスタＮＭ５１で構成されていてもよい。
【００２９】
ここで、ハイレベルシフター５１はＮＭＯＳトランジスタＮＭ５１をターンオンさせるために、外部電源電圧ＶＤＤよりも閾電圧以上高い信号である昇圧電圧ＶＰＰを用いるために使用される。
【００３０】
図６はハイレベルシフター５１の一実施の形態であり、ハイレベルシフター５１は、昇圧電圧ＶＰＰとディープパワーダウン信号ＤＰＤが入力される入力端子の間に直列接続され、ゲートが出力信号ＤＰＤＨの出力端子に接続されたＰＭＯＳトランジスタＰＭ５２と、ゲートに外部電源電圧ＶＤＤが印加されるＮＭＯＳトランジスタＮＭ５２と、昇圧電圧ＶＰＰと接地電圧ＶＳＳとの間に直列接続され、ゲートにＰＭＯＳトランジスタＰＭ５２及びＮＭＯＳトランジスタＮＭ５２の共通ドレインの電位が印加されるＰＭＯＳトランジスタＰＭ５３、及びゲートにディープパワーダウン信号ＤＰＤが印加されるＮＭＯＳトランジスタＮＭ５３とから構成され、ＰＭＯＳトランジスタＰＭ５３及びＮＭＯＳトランジスタＮＭ５３の共通ドレインの電位が出力信号ＤＰＤＨとして出力される。図６に示した回路構成は、ハイレベルシフター５１の一実施の形態に過ぎず、同一目的で同一動作を行う他の回路構成としてもよい。
【００３１】
ディープパワーダウン放電部６０は、図７に示したように、ディープパワーダウン信号ＤＰＤをバッファするバッファ部６１と、全ての内部電源電圧ラインＶＰＰ、ＶＰＥＲＩ、ＶＤＤＣＬＰ、ＶＣＯＲＥ、ＶＢＬＰ、ＶＣＰ、ＶＢＢを接地電圧ラインＶＳＳに接続するＮＭＯＳトランジスタＮＭ６１〜ＮＭ６７と、バックバイアス電圧ラインＶＢＢを接地電圧ラインＶＳＳに接続するＮＭＯＳトランジスタＮＭ６７をターンオンさせるためにディープパワーダウン信号ＤＰＤの電圧レベルをダウンシフトするローレベルシフター６２とを備えている。
【００３２】
ここで、バッファ部６１は直列接続された二つのインバータＩＮＶ６１及びＩＮＶ６２で構成される。
【００３３】
ローレベルシフター６２は、ディープパワーダウン信号ＤＰＤを反転させるインバータＩＮＶ６３と、ソースが共に接続されて接地電圧ＶＳＳに接続され、ゲートにディープパワーダウン信号ＤＰＤ、及びインバータＩＮＶ６３の出力信号が各々印加されるＰＭＯＳトランジスタＰＭ６１及びＰＭ６２と、ソースが共に接続されてバックバイアス電圧ＶＢＢが印加され、ゲートがクロスカップル接続されたＮＭＯＳトランジスタＮＭ６８及びＮＭ６９とで構成され、ＰＭＯＳトランジスタＰＭ６２及びＮＭＯＳトランジスタＮＭ６９の相互に接続されたドレインの電位がＮＭＯＳトランジスタＮＭ６７のゲートに印加される。
【００３４】
さらに、ＮＭＯＳトランジスタＮＭ６１は昇圧電圧ＶＰＰと周辺回路駆動電圧ＶＰＥＲＩの間に接続され、ゲートにバッファ部６１の出力信号が印加され、ディープパワーダウンモード（ディープパワーダウン信号ＤＰＤがハイレベル）に進入すればターンオンされて昇圧電圧ラインＶＰＰと周辺回路駆動電圧ラインＶＰＥＲＩとを短絡させる。
【００３５】
これと同様に、他のＮＭＯＳトランジスタＮＭ６２〜ＮＭ６７はディープパワーダウンモードに進入すれば、ターンオンされて両端に接続された電圧ラインを短絡させる。
【００３６】
ここで、ディープパワーダウンモードでなければ、ＮＭＯＳトランジスタＮＭ６７のゲートにはローレベルシフター６２によってバックバイアス電圧ＶＢＢが印加されており、ＮＭＯＳトランジスタＮＭ６７はターンオフ状態であるが、ディープパワーダウンモードでは、ＮＭＯＳトランジスタＮＭ６７のゲートにはローレベルシフター６２により接地電圧ＶＳＳが印加されてＮＭＯＳトランジスタＮＭ６７がターンオンし、バックバイアス電圧ラインＶＢＢと接地電圧ラインＶＳＳとが短絡する。
【００３７】
結論として、ディープパワーダウンモードに進入すれば、ディープパワーダウンディコーダ４０はハイレベルのディープパワーダウン信号ＤＰＤを出力し、ディープパワーダウンスイッチ５０により外部電源電圧ラインＶＤＤと内部電源電圧ラインＶＰＥＲＩとの短絡を開放させて、外部からの電圧印加を遮断すると共に、ディープパワーダウン放電部６０のＮＭＯＳトランジスタＮＭ６１〜ＮＭ６７により全ての内部電源電圧ラインＶＰＰ、ＶＰＥＲＩ、ＶＤＤＣＬＰ、ＶＣＯＲＥ、ＶＢＬＰ、ＶＣＰ及びＶＢＢ等を接地電圧ラインＶＳＳと短絡させる。
【００３８】
従って、本発明では、ディープパワーダウンモードに進入し、ディープパワーダウンスイッチ５０がターンオフし外部電源電圧ラインＶＤＤと内部電源電圧ラインＶＰＥＲＩとの短絡が開放された場合に、内部電源電圧ラインＶＰＰ、ＶＰＥＲＩ、ＶＤＤＣＬＰ、ＶＣＯＲＥ、ＶＢＬＰ、ＶＣＰ及びＶＢＢ等がフローティング状態となってディープパワーダウンモード終了（ｅｘｉｔ）時、或いは他のノイズ等により、内部電源電圧が逆転されるか若しくはラッチアップが発生して誤動作を起こすことを防止する。
【００３９】
【発明の効果】
以上で説明したように、本発明に係るディープパワーダウン制御回路によれば、ディープパワーダウン放電部を備えて全ての内部電源電圧ラインを接地させることにより、フローティング状態の発生を防止して電源電圧の逆転若しくはラッチアップの発生を防止することができる。
【００４０】
さらに、内部電源電圧ラインの間のマイクロブリッジ（ｍｉｃｒｏ　ｂｒｉｄｇｅ）等による漏洩電流を防止する効果がある。
【００４１】
本発明について、好ましい実施の形態を基に説明したが、これらの実施の形態は、例を示すことを目的として開示したものであり、当業者であれば、本発明に係る技術的思想の範囲内で、多様な改良、変更、付加等が可能である。このような改良、変更、付加等も、特許請求の範囲に記載した本発明の技術的範囲に属することは言うまでもない。
【図面の簡単な説明】
【図１】本発明に係るディープパワーダウン制御回路の概略構成を示すブロック図である。
【図２】図１に示したＲＡＳＩＤＬＥ信号発生部１０の回路図である。
【図３】図１に示したＣＫＥバッファ３０の回路構成の一例を示す回路図である。
【図４】図１に示したディープパワーダウンディコーダ４０の回路構成の一例を示す回路図である。
【図５ａ】ディープパワーダウンスイッチ５０の回路構成の一例を示す回路図である。
【図５ｂ】ディープパワーダウンスイッチ５０の回路構成の別の例を示す回路図である。
【図６】図５ｂに示したレベルシフターの回路構成の一例を示す回路図である。
【図７】図１に示したディープパワーダウン放電部６０の回路構成の一例を示す回路図である。
【符号の説明】
１０　ＲＡＳＩＤＬＥ信号発生部
２０　命令語ディコーダ
３０　ＣＫＥバッファ
４０　ディープパワーダウンディコーダ
５０　ディープパワーダウンスイッチ
６０　ディープパワーダウン放電部
【図１】
2004039205.tif 000003
【図２】
2004039205.tif 000004
【図３】
2004039205.tif 000005
【図４】
2004039205.tif 000006
【図５ａ】
2004039205.tif 000007
【図５ｂ】
2004039205.tif 000008
【図６】
2004039205.tif 000009
【図７】
2004039205.tif 000010