(57)【要約】【課題】従来暗号回路の論理ゲート回路は消費電力が大きく、内部の秘密鍵を解析される可能性がある。【解決手段】この発明の論理ゲート回路は、ｐ型ＦＥＴとｎ型ＦＥＴを直列接続し、夫々のゲートに入力信号を印加し、ｐ型ＦＥＴとｎ型ＦＥＴの接続点から出力を取り出すものであり、上記ｐ型ＦＥＴと直列に第２のｐ型ＦＥＴを、上記ｎ型ＦＥＴと直列に第２のｎ型ＦＥＴを接続し、上記入力信号を遅延素子で遅延して第２のｐ型ＦＥＴおよび第２のｎ型ＦＥＴのゲート制御信号とし、消費電力を少なくした。【選択図】      図１
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【特許請求の範囲】
【請求項１】
ｐ型ＦＥＴとｎ型ＦＥＴを直列接続し、夫々のゲートに入力信号を印加し、ｐ型ＦＥＴとｎ型ＦＥＴの接続点から出力を取り出すＣＭＯＳ集積回路の論理ゲート回路において、上記ｐ型ＦＥＴと直列に第２のｐ型ＦＥＴを、上記ｎ型ＦＥＴと直列に第２のｎ型ＦＥＴを接続し、上記入力信号を遅延素子で遅延して第２のｐ型ＦＥＴおよび第２のｎ型ＦＥＴのゲート制御信号としたことを特徴とする論理ゲート回路。
【請求項２】
暗号回路を含む集積回路の、暗号回路部分にのみ請求項１記載の論理ゲート回路を備えたことを特徴とする暗号集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、集積回路の論理ゲート回路及び暗号回路を含む暗号集積回路に関するものである。
【０００２】
【従来の技術】
暗号回路の消費電力から暗号回路内部の秘密鍵を解析する電力解析は、論理回路を構成するトランジスタのゲートに電圧が加えられたときに電流が流れ、消費される電力を測定する方法である。一般に回路の消費電力は、実行している演算と用いられているデータの値に関係する。これより秘密情報を用いた演算を行っているデバイスの消費電力変化を観察することで、秘密情報に関して情報を得ることが出来る。
【０００３】
解析方法には、消費電力の変化を直接解析に用いる単純電力解析や、大量の測定値の平均を取り測定誤差やノイズの影響を小さくし、全データの平均値との差分を取ることで演算プロセスによる電力消費の影響を除き秘密情報による消費電力の変化のみを取り出す電力差分解析（参考文献：Ｐ．  Ｋｏｃｈｅｒ，  Ｊ．  Ｊａｆｆｅ，  Ｂ．  Ｊｕｎ，  ”Ｄｉｆｆｅｒｅｎｔｉａｌ  Ｐｏｗｅｒ  Ａｎａｌｙｓｉｓ”，  Ａｄｖａｎｃｅｓ  ｉｎ  Ｃｒｙｐｔｏｌｏｇｙ：  Ｐｒｏｃｅｅｄｉｎｇｓ  ｏｆＣＲＹＰＴＯ’９９，  Ｓｐｒｉｎｇｅｒ−Ｖｅｒｌａｇ，  １９９９，  ｐｐ．３８８−３９７．）が知られている。
【０００４】
これらの電力解析方法は、暗号回路が組み込まれた携帯端末やＩＣカードが盗まれた場合に、攻撃者が暗号回路内部の秘密鍵を解析するために行うことを主に想定している。
一方、電力解析の対策として、コストやサイズの制約があるＩＣカードなどのシステムでは、
１．消費電力信号の振幅を小さくする。
２．消費電力測定に対して雑音を付加する。
３．秘密情報と内部変数の相関を小さくする。
といった方法が考えられる。
【０００５】
【非特許文献】
Ｐ．  Ｋｏｃｈｅｒ，  Ｊ．  Ｊａｆｆｅ，  Ｂ．  Ｊｕｎ，  ”Ｄｉｆｆｅｒｅｎｔｉａｌ  Ｐｏｗｅｒ  Ａｎａｌｙｓｉｓ”，Ａｄｖａｎｃｅｓ  ｉｎ  Ｃｒｙｐｔｏｌｏｇｙ：  Ｐｒｏｃｅｅｄｉｎｇｓ  ｏｆ  ＣＲＹＰＴＯ’９９，
Ｓｐｒｉｎｇｅｒ−Ｖｅｒｌａｇ，  １９９９，  ｐｐ．３８８−３９７．
【０００６】
【発明が解決しようとする課題】
従来の携帯端末やＩＣカードは、盗まれた場合に攻撃者の電力解析により暗号回路内部の秘密鍵を解析される可能性があると言う問題点があった。
【０００７】
この発明は上記のような問題点を解決するためになされたもので、携帯端末やＩＣカード内部で暗号回路を構成する論理ゲート回路の消費電力を少なくし、携帯端末やＩＣカードの電力解析を困難にすることを目的とする。
【０００８】
【課題を解決するための手段】
この発明に係る論理ゲート回路は、ｐ型ＦＥＴとｎ型ＦＥＴを直列接続し、夫々のゲートに入力信号を印加し、ｐ型ＦＥＴとｎ型ＦＥＴの接続点から出力を取り出すＣＭＯＳ集積回路の論理ゲート回路において、上記ｐ型ＦＥＴと直列に第２のｐ型ＦＥＴを、上記ｎ型ＦＥＴと直列に第２のｎ型ＦＥＴを接続し、上記入力信号を遅延素子で遅延して第２のｐ型ＦＥＴおよび第２のｎ型ＦＥＴのゲート制御信号としたものである。
【０００９】
【発明の実施の形態】
実施の形態１．
図１はこの発明の構成を示す構成図である。
図はインバーター（反転回路）の例であり、１はインバーターを構成する第１のｐ型ＦＥＴ、２は反転回路を構成する第１のｎ型ＦＥＴ、３は第１のｐ型ＦＥＴ１に直列に挿入される第２のｐ型ＦＥＴ、４は第１のｎ型ＦＥＴ２に直列に挿入される第２のｎ型ＦＥＴ、５はインバーターへの入力信号、６はインバーターからの出力信号、７および８はそれぞれ第２のＦＥＴ３，４の入力に接続される遅延素子である。
【００１０】
次に動作について説明する。
通常、第１のｐ型ＦＥＴおよび第１のｎ型ＦＥＴは入力信号に応じてオン／オフする。入力信号がＬｏｗレベルの場合はｐ型ＦＥＴがオンでｎ型ＦＥＴがオフとなることにより、出力信号は電源電圧と同レベル（Ｈｉｇｈ）となり、入力信号がＨｉｇｈレベルの場合はｐ型ＦＥＴがオフでｎ型ＦＥＴがオンとなることにより、出力信号はＧＮＤと同レベル（Ｌｏｗ）となることにより、反転回路としての動作をする。
【００１１】
入力信号がＨｉｇｈからＬｏｗに変化する、またはＬｏｗからＨｉｇｈに変化する瞬間にはｐ型ｎ型双方のＦＥＴともにオフでもオンでもない中間点的な状態となるため、双方のＦＥＴを通じて貫通電流と呼ばれる電流が流れ、これによる電力消費が発生してしまう。図２はこの様子を模式的に示す図である。貫通電流による電力消費は通常ＬＳＩの電力消費全体の１０〜３０％程度といわれている。
【００１２】
本発明の回路構成によれば、入力信号により第１のｐ型ＦＥＴ１がオン／オフの状態を切り替える際、第２のｐ型ＦＥＴ３は第１のｐ型ＦＥＴ１に遅れてオン／オフの状態を切り替える。このため、第１のｐ型ＦＥＴ１がオンでもオフでもない中間的な半導通状態にあるときは、第２のｐ型ＦＥＴ３はオフ状態にあり、第１のｐ型ＦＥＴ１に遅れて第２のｐ型ＦＥＴ３がオンでもオフでもない中間的な半導通状態にあるときは、第１のｐ型ＦＥＴ１がオフ状態となっているため、貫通電流に伴う電力消費が抑えられる。
【００１３】
また、第１のｎ型ＦＥＴ２がオン／オフの状態を切り替える際、第２のｎ型ＦＥＴ４は第１のｎ型ＦＥＴ１に遅れてオン／オフの状態を切り替える。このため、第１のｎ型ＦＥＴ２がオンでもオフでもない中間的な半導通状態にあるときは、第２のｎ型ＦＥＴ４はオフ状態にあり、第１のｎ型ＦＥＴ２に遅れて第２のｎ型ＦＥＴ４がオンでもオフでもない中間的な半導通状態にあるときは、第１のｎ型ＦＥＴ２がオフ状態となっているため、貫通電流に伴う電力消費が抑えられる。
第１のｐ型ＦＥＴ１及び第１のｎ型ＦＥＴ２がオフ／オンの状態を切り替える際も同様な動作をし、貫通電流に伴う電力消費が抑えられる。図３はこの様子を模式的に示す図である。
【００１４】
以上のように、第１のＦＥＴに直列に第２のＦＥＴを設け、第１のＦＥＴのスイッチングに遅れて第２のＦＥＴのスイッチングが行われるようにしているので、貫通電流に伴う電力消費を抑えることができ、電力解析による秘密鍵の解析が困難となる。
【００１５】
実施形態２．
以上の実施形態１では、通常のＦＥＴによるＣＭＯＳに対して第２のＦＥＴを設け、論理回路がスイッチする際の貫通電流を削減するようにしたものであるが、次に実施形態１よる論理回路を暗号回路に対して適用する実施形態を示す。実施形態１に示す論理回路は貫通電流を削減し消費電力を減らす効果があるが、第２のＦＥＴを設けるためトランジスタ数が増加する。
【００１６】
暗号回路では、電力解析による秘密鍵の解析に対抗するため、特に電力削減の要求が大きいため、暗号回路部分に限って実施形態１の論理回路を適用することにより、集積回路全体のトランジスタ数を大きく増加させることなく暗号回路の消費電力を抑えることができる。
【００１７】
【発明の効果】
以上のように、この発明の論理回路構成方法によれば貫通電流に伴う消費電力を削減することができるという効果がある。
また、この論理回路構成方法による論理回路を暗号回路に限って適用することにより、集積回路全体を構成するトランジスタ数を大きく増加させることなく暗号回路の消費電力を削減することができ、電力解析による秘密鍵の解析を困難にするという効果がある。
【図面の簡単な説明】
【図１】この発明の論理回路構成を示す図。
【図２】従来の論理回路の動作により貫通電流の発生を説明する模式図。
【図３】この発明の回路の動作により貫通電流の発生が抑えられることを説明する模式図。
【符号の説明】
１：第１のｐ型ＦＥＴ、  ２：第１のｎ型ＦＥＴ、３：第２のｐ型ＦＥＴ
４：第２のｎ型ＦＥＴ、５：入力信号線、６：出力信号線、７、８：遅延素子。
【図１】
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【図２】
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【図３】
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