(57)【要約】【課題】組み立て工程後の不良を安価なテスタを用いて救済する。【解決手段】エラー検出回路１３は、メモリセルからのリードデータと外部入出力端子１２からのデータとを、比較回路１８により比較することで、メモリセルの良／不良を判断する。エラー検出回路１３は、メモリセルが不良の場合に、検知信号ＣＯＭＰＥＲＲを出力する。セルフフューズプログラム回路２０は、検知信号ＣＯＭＰＥＲＲを受けると、外部アドレスを、救済アドレスとして、ラッチ回路ＬＡｉにラッチする。カウンタＣｉ及びスイッチ回路ＳＷにより、ラッチ回路ＬＡｉにラッチされた救済アドレスを、１ビットずつ、フューズプログラム回路ＦＰｉに転送することで、救済アドレスのプログラムを行う。【選択図】    図１
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【特許請求の範囲】
【請求項１】
メモリセルから読み出される第１データと外部入力端子に与えられる第２データとに基づいて、前記メモリセルの良／不良を判定するエラー検出回路と、前記メモリセルが不良の場合に、前記メモリセルのアドレスデータを、救済アドレスデータとして、電気的フューズにプログラムするセルフフューズプログラム回路とを具備することを特徴とする半導体メモリ。
【請求項２】
前記エラー検出回路は、比較回路を有し、前記比較回路は、前記第１データと前記第２データとを比較して、両者の値が不一致の場合に、検知信号を出力する機能を有することを特徴とする請求項１に記載の半導体メモリ。
【請求項３】
前記エラー検出回路は、入力回路を有し、前記入力回路は、前記メモリセルにプログラムするための第３データを入力すると共に、前記第２データを入力する機能を有することを特徴とする請求項２に記載の半導体メモリ。
【請求項４】
前記第２データと前記第３データは、同じ値を有することを特徴とする請求項３に記載の半導体メモリ。
【請求項５】
前記エラー検出回路は、擬似リード制御回路を有し、前記擬似リード制御回路は、前記第２データを前記比較回路に転送すると共に、前記第３データを前記メモリセルに転送する機能を有することを特徴とする請求項４に記載の半導体メモリ。
【請求項６】
前記メモリセルに前記第３データがプログラムされた後に、前記メモリセルから前記第１データが読み出されることを特徴とする請求項５に記載の半導体メモリ。
【請求項７】
前記エラー検出回路は、出力回路を有し、前記出力回路は、前記第１データが前記メモリセルから読み出されるときに非活性化されることを特徴とする請求項１に記載の半導体メモリ。
【請求項８】
前記エラー検出回路は、擬似リード制御回路を有し、前記擬似リード制御回路は、前記第１データを前記比較回路に転送する機能を有することを特徴とする請求項７に記載の半導体メモリ。
【請求項９】
前記セルフフューズプログラム回路は、ラッチ回路を有し、前記ラッチ回路は、前記検知信号を受けると、前記アドレスデータをラッチする機能を有することを特徴とする請求項２に記載の半導体メモリ。
【請求項１０】
前記ラッチ回路は、前記検知信号を受けると、前記アドレスデータを前記救済アドレスデータとして有効にするためのマスターデータをラッチする機能を有することを特徴とする請求項９に記載の半導体メモリ。
【請求項１１】
前記ラッチ回路は、前記検知信号を受けると、前記メモリセルを含むバンクを選択するためのバンク選択信号をラッチする機能を有することを特徴とする請求項１０に記載の半導体メモリ。
【請求項１２】
前記ラッチ回路は、前記バンク選択信号に基づいて、前記マスターデータ及び前記救済アドレスデータを出力するか否かを決定することを特徴とする請求項１１に記載の半導体メモリ。
【請求項１３】
前記セルフフューズプログラム回路は、フューズプログラム回路を有し、前記フューズプログラム回路は、前記救済アドレスデータを前記電気的フューズにプログラムする機能を有することを特徴とする請求項９に記載の半導体メモリ。
【請求項１４】
前記セルフフューズプログラム回路は、カウンタ及びスイッチ回路を有し、前記カウンタ及び前記スイッチ回路は、前記救済アドレスデータを、１ビットずつ、前記フューズプログラム回路に転送する機能を有することを特徴とする請求項１３に記載の半導体メモリ。
【請求項１５】
前記救済アドレスデータは、複数ビットから構成され、前記電気的フューズに対するプログラム動作は、前記救済アドレスデータの各ビットの値にかかわらず、全てのビットに対して実施されることを特徴とする請求項１４に記載の半導体メモリ。
【請求項１６】
請求項１５記載の半導体メモリにおいて、前記電気的フューズにプログラムされたデータをモニタするためのモニタ回路を具備することを特徴とする半導体メモリ。
【請求項１７】
前記電気的フューズにプログラムされたデータをモニタするベリファイ動作を行うとき、前記救済アドレスデータの全てのビットは、同一の値に設定されることを特徴とする請求項１６に記載の半導体メモリ。
【請求項１８】
前記カウンタは、ベリファイ動作を行う前に初期化されることを特徴とする請求項１７に記載の半導体メモリ。
【請求項１９】
前記セルフフューズプログラム回路は、バンクセレクト回路を有し、前記バンクセレクト回路は、前記フューズプログラム回路が選択されたバンクに対応するときに、前記救済アドレスデータを前記スイッチ回路に転送する機能を有すことを特徴とする請求項１４に記載の半導体メモリ。
【請求項２０】
メモリセルから読み出される第１データと外部入力端子に与えられる第２データとに基づいて、前記メモリセルの良／不良を判定するステップと、前記メモリセルが不良の場合に、前記メモリセルのアドレスデータを、救済アドレスデータとして、電気的フューズにプログラムするステップとを具備することを特徴とする救済アドレスのプログラミング方法。
【請求項２１】
前記メモリセルに前記第２データと同じ第３データをプログラミングした後に、前記第１データが読み出されることを特徴とする請求項２０に記載の救済アドレスのプログラミング方法。
【請求項２２】
前記救済アドレスデータは、１ビットずつ、前記電気的フューズにプログラムされることを特徴とする請求項２０に記載の救済アドレスのプログラミング方法。
【請求項２３】
前記電気的フューズに対するプログラム動作は、前記救済アドレスデータの各ビットの値にかかわらず、全てのビットに対して実施されることを特徴とする請求項２０に記載の救済アドレスのプログラミング方法。
【請求項２４】
前記電気的フューズにプログラムされたデータを検証するベリファイ動作において、前記救済アドレスデータの全てのビットは、同一の値に設定されることを特徴とする請求項２０に記載の救済アドレスのプログラミング方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電気的に書き込み可能なフューズ  （Ｅ−Ｆｕｓｅ）に救済アドレスが記憶される半導体メモリに関する。
【０００２】
【従来の技術】
通常、半導体メモリは、製品の歩留りを向上させるために、テストにより不良と判断された不良セルをスペアセルに置き換えるためのリダンダンシイ回路を備えている。この置き換えは、テスト後に、不良セルのアドレス、即ち、救済アドレスを、フューズアレイにプログラムすることにより実現される。
【０００３】
そして、通常動作時、例えば、フューズアレイに記憶された救済アドレスと同一の外部アドレスがチップに与えられると、不良セルに代わってスペアセルが選択されるため、外見上は、不良セルが救済されたことになり、製品の歩留りを向上させることができる（例えば、特許文献１参照）。
【０００４】
救済アドレスを記憶するフューズとしては、レーザ光を用いてフューズを切断するレーザフューズが一般的に知られている。レーザフューズに対する救済アドレスのプログラムは、レーザ光を使用するため、ウェハ状態でのみ行うことができ、組み立て  （ａｓｓｅｍｂｌｙ）  工程後には行うことができない。
【０００５】
そこで、最近では、組み立て工程後のテストで不良とされた不良セルのアドレスをフューズアレイにプログラムし、製品の歩留りをさらに向上させるため、フューズアレイを、電気的に書き込み可能なフューズ（以下、電気的フューズ）により構成した半導体メモリが開発されている。
【０００６】
図４５は、電気的フューズを備えた従来の半導体メモリの主要部を示している。
【０００７】
チップ１０内には、メモリセルアレイ１１が配置される。メモリセルアレイ１１は、複数のメモリブロック（例えば、バンク）のうちの１つであってもよい。本例では、メモリセルアレイ１１は、デコーダ、センスアンプ、リード／ライト回路などの周辺回路の一部を含んでいるものとする。
【０００８】
外部入出力端子（ＤＱ端子）１２は、ライトデータ（書き込みデータ）をチップ１０内に取り込み、かつ、リードデータをチップ外に出力するための要素である。入力回路１４Ａは、外部入出力端子１２に与えられたライトデータをメモリセルアレイ１１に転送する。出力回路１７Ａは、メモリセルアレイ１１から読み出されたリードデータを外部入出力端子１２に転送する。
【０００９】
外部入力端子（アドレス端子）１９Ａは、通常動作時及びテスト時に、ロウ／カラムアドレスデータをチップ１０内に取り込むための要素である。ロウ／カラムアドレスデータは、メモリセルアレイ１１に与えられ、メモリセルの選択に使用される。
【００１０】
また、テスト後のフューズプログラム時においては、例えば、フューズアレイに救済アドレスをプログラムするために必要なデータＡ０〜Ａ４が、テスタにより作成される。このデータＡ０〜Ａ４は、外部入力端子１９Ａを経由して、チップ１０内に供給される。
【００１１】
データＡ０〜Ａ４は、デコード回路ＤＣｉに与えられる。デコード回路ＤＣｉは、データＡ０〜Ａ４をデコードし、フューズプログラムデータＤ０〜Ｄ１９を生成する。フューズプログラムデータＤ０〜Ｄ１９は、フューズブローの対象となるフューズを決定する。
【００１２】
フューズプログラム回路ＦＰｉは、複数の電気的フューズからなるフューズアレイを備える。フューズプログラム回路ＦＰｉは、フューズプログラムデータＤ０〜Ｄ１９により決定されるフューズアレイ内の１つの電気的フューズ（例えば、キャパシタ）のキャパシタ絶縁膜を電気的に破壊する。最終的に、フューズアレイには、マスターデータ（１ビット）ＦＭＡＳＴ及び救済アドレスデータ（複数ビット）ＦＡＤＤｎがプログラムされる。
【００１３】
マスターデータＦＭＡＳＴは、フューズプログラム回路ＦＰｉの有効／無効を決定するデータである。マスターデータＦＭＡＳＴがフューズプログラム回路ＦＰｉの有効を示している場合には、フューズプログラム回路ＦＰｉにプログラムされた救済アドレスデータＦＡＤＤｎが有効になる。
【００１４】
モニタ回路Ｍは、マスターデータＦＭＡＳＴ及び救済アドレスデータＦＡＤＤｎが、正確に、フューズアレイにプログラムされたか否かを検出するための回路である。
【００１５】
通常動作時には、フューズプログラム回路ＦＰｉは、マスターデータＦＭＡＳＴ及び救済アドレスデータＦＡＤＤｎを出力する。リダンダンシイ回路２１は、マスターデータＦＭＡＳＴがフューズプログラム回路ＦＰｉの有効を示している場合に、救済アドレスデータＦＡＤＤｎと外部アドレスデータとを比較する。
【００１６】
そして、両者が一致する場合には、リダンダンシイ回路２１は、置き換え信号Ｒｅｐを出力する。メモリセルアレイ１１は、置き換え信号Ｒｅｐを受けると、不良セルに代えて、スペアセルを選択する。
【００１７】
なお、チップ１０は、メモリチップの他、メモリセルアレイを備えるＩＣチップ、例えば、メモリ混載ＩＣチップや、システムＬＳＩチップなども含む。また、メモリの種類も限定されない。ＤＲＡＭ、ＳＲＡＭ、ＦｅＲＡＭ、ＭＲＡＭ、ＲＯＭ、フラッシュメモリなど、全てのメモリを含む。
【００１８】
次に、図４５のデコード回路ＤＣｉ、フューズプログラム回路ＦＰｉ及びモニタ回路Ｍの例について説明する。
【００１９】
説明を明確にするため、前提条件を以下のように規定する。１つのチップ１０内には、４つのバンク（メモリセルアレイ）が配置される。１つのバンクに対して、１つのデコード回路ＤＣｉ、１つのフューズプログラム回路ＦＰｉ及び１つのリダンダンシイ回路２１が設けられる。１つのバンクは、例えば、１６ロウ及び１６カラムのマトリックス状メモリセルアレイからなり、救済アドレスデータＦＡＤＤ０〜ＦＡＤＤ３は、４ビットから構成される。
【００２０】
図４６は、デコード回路ＤＣｉ（ｉ＝０，１，２，３）の例を示し、図４７は、フューズプログラム回路ＦＰｉ（ｉ＝０，１，２，３）及びモニタ回路Ｍの例を示している。
【００２１】
デコード回路ＤＣ０，ＤＣ１，ＤＣ２，ＤＣ３は、４つのバンク０，１，２，３に対応して４つ存在し、フューズプログラム回路ＦＰ０，ＦＰ１，ＦＰ２，ＦＰ３も、４つのバンク０，１，２，３に対応して４つ存在する。
【００２２】
テスタにより生成されるデータ（フューズプログラム時のアドレスデータ）Ａ０〜Ａ４は、デコード回路ＤＣ０，ＤＣ１，ＤＣ２，ＤＣ３に入力される。
【００２３】
バンク０に対応するデコード回路ＤＣ０は、フューズプログラムデータ（デコード信号）Ｄ０〜Ｄ４を出力する。フューズプログラムデータＤ０〜Ｄ４は、バンク０に対応するフューズプログラム回路ＦＰ０に入力される。
【００２４】
バンク１に対応するデコード回路ＤＣ１は、フューズプログラムデータ（デコード信号）Ｄ５〜Ｄ９を出力する。フューズプログラムデータＤ５〜Ｄ９は、バンク１に対応するフューズプログラム回路ＦＰ１に入力される。
【００２５】
バンク２に対応するデコード回路ＤＣ２は、フューズプログラムデータ（デコード信号）Ｄ１０〜Ｄ１４を出力する。フューズプログラムデータＤ１０〜Ｄ１４は、バンク２に対応するフューズプログラム回路ＦＰ２に入力される。
【００２６】
バンク３に対応するデコード回路ＤＣ３は、フューズプログラムデータ（デコード信号）Ｄ１５〜Ｄ１９を出力する。フューズプログラムデータＤ１５〜Ｄ１９は、バンク３に対応するフューズプログラム回路ＦＰ３に入力される。
【００２７】
表１に示すように、テスタにより生成されるデータＡ０〜Ａ４の値に応じて、フューズプログラムデータ（デコード信号）Ｄ０〜Ｄ１９のうちの１つが“Ｈ”となる。
【００２８】
【表１】
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ここで、具体例について考える。
【００２９】
例えば、テストの結果、バンク０内に不良セルが存在し、その不良アドレス（救済アドレス）Ａ０，Ａ１，Ａ２，Ａ３が、“０”，“０”，“０”，“１”であったとする。救済アドレスは、ロウアドレス（ロウ救済）であっても、また、カラムアドレス（カラム救済）であっても、どちらでもよい。
【００３０】
まず、テスト後のフューズプログラム時において、テスタにより生成されるアドレスデータＡ０，Ａ１，Ａ２，Ａ３，Ａ４が、“０”，“０”，“０”，“０”，“０”に設定される。この場合、表１に示すように、フューズプログラムデータＤ０〜Ｄ１９のうち、データＤ０のみが“Ｈ”となる。
【００３１】
その結果、図４７のフューズプログラム回路ＦＰ０内のＭＡＳＴが“Ｈ”になり、ゲートにＭＡＳＴが入力されるＮチャネルＭＯＳトランジスタＴｒ２がオン状態となる。ＮチャネルＭＯＳトランジスタＴｒ１は、高電圧を緩和するためのバリアトランジスタであり、常に、オン状態である。
【００３２】
従って、ＦＭＡＳＴに関わる電気的フューズ（例えば、キャパシタ）ＥＦに高電圧が印加され、その電気的フューズＥＦのキャパシタ絶縁膜が破壊され、フューズプログラム回路ＦＰ０が有効になる。
【００３３】
次に、テスタにより生成されるアドレスデータＡ０，Ａ１，Ａ２，Ａ３，Ａ４が、“０”，“０”，“１”，“０”，“０”に設定される。この場合、表１に示すように、フューズプログラムデータＤ０〜Ｄ１９のうち、データＤ４のみが“Ｈ”となる。
【００３４】
その結果、図４７のフューズプログラム回路ＦＰ０内のＡ３が“Ｈ”になり、ゲートにＡ３が入力されるＮチャネルＭＯＳトランジスタＴｒ２がオン状態となる。ＮチャネルＭＯＳトランジスタＴｒ１は、高電圧を緩和するためのバリアトランジスタであり、常に、オン状態である。
【００３５】
従って、ＦＡＤＤ３に関わる電気的フューズ（例えば、キャパシタ）ＥＦに高電圧が印加され、その電気的フューズＥＦのキャパシタ絶縁膜が破壊される。
【００３６】
以上の２回のフューズプログラム動作により、フューズプログラム回路ＦＰ０内に、救済アドレスＡ０，Ａ１，Ａ２，Ａ３として、“０”，“０”，“０”，“１”がプログラムされる。
【００３７】
なお、図４７においては、電気的フューズＥＦのキャパシタ絶縁膜が破壊された場合（導通状態）を“１”とし、破壊されない場合（非導通状態）を“０”とする。マスターデータ（１ビット）ＦＭＡＳＴ及び救済アドレスデータ（４ビット）ＦＡＤＤ０〜ＦＡＤＤ３を読み出すための回路は、省略している。
【００３８】
図４６及び図４７の例では、救済アドレスは、テスタ（救済アドレス作成対応機種）により生成される。この場合、テスタは、メモリセルアレイを構成するメモリセルの全てをテストする機能と共に、不良と判断されたメモリセルのアドレスをマップ  （Ｆａｉｌ  Ａｄｄｒｅｓｓ  Ｍａｐ  ：  ＦＡＭ）  上に表し、最も効率よく、不良セルを救済するための救済アドレス（救済解）を求める機能を備える。
【００３９】
救済アドレスをフューズプログラム回路ＦＰｉにプログラムするに当たって、本例では、そのプログラムのために使用する外部端子の数を減らすために、図４６のデコード回路ＤＣｉをチップ内に設けている。即ち、デコード回路ＤＣｉを使用する場合には、外部端子の数は、５個（Ａ０〜Ａ４）で済むが、デコード回路ＤＣｉを使用しない場合には、外部端子の数は、最低でも、フューズの数（２０個）だけ必要になる。
【００４０】
図４８は、フューズプログラム時の具体的な動作波形の例を示している。
【００４１】
この動作波形は、バンク１に関し、救済アドレスＡ０，Ａ１，Ａ２，Ａ３として、“０”，“０”，“０”，“１”をプログラムする例である。
【００４２】
まず、フューズプログラム信号（フューズプログラムエントリー信号）ＰＲＯＧＲＡＭが“Ｈ”になり、フューズプログラムモードとなる。この時、図４７のフューズプログラム回路ＦＰｉ内のＮチャネルＭＯＳトランジスタＮ４がオン状態になる。また、ＶＢＰのレベル（電位）が、フューズの切断にとって必要な十分に大きな値に設定される。
【００４３】
ＶＢＰのレベルは、チップ動作の低消費電力化を実現するため、フーズプログラムモードのときのみ、十分に大きな値に設定し、ＶＢＰを使用しないときは、例えば、接地電位に設定する。
【００４４】
次に、ＦＭＡＳＴのプログラムを行う。
【００４５】
ロウアドレスストローブ信号／ＲＡＳの立下りエッジ（“Ｈ”から“Ｌ”への切り替わり点）に同期して、テスタにより生成されたアドレス信号Ａ０〜Ａ４が、図４６のデコード回路ＤＣｉに取り込まれる。アドレス信号Ａ０〜Ａ４は、“１”，“０”，“１”，“０”，“０”である、表１により、バンク１内のＦＭＡＳＴに対応するデコード信号Ｄ５が“Ｈ”となる。
【００４６】
このため、バンク１内のＦＭＡＳＴに対応する電気的フューズＥＦについてのみ、その一端には、ＶＢＰが与えられ、その他端には、接地電位が与えられる。その結果、バンク１内のＦＭＡＳＴに対応する電気的フューズ（例えば、キャパシタ）ＥＦのキャパシタ絶縁膜の両端に大きな電位差が生じ、そのキャパシタ絶縁膜が破壊され、“１（＝有効）”がプログラムされる。
【００４７】
次に、ＦＡＤＤ３のプログラムを行う。
【００４８】
ここで、ＦＡＤＤ０〜ＦＡＤＤ２については、“０”をプログラムすることになるが、電気的フューズＥＦの初期状態（破壊されていない状態）は、“０”であるため、ＦＡＤＤ０〜ＦＡＤＤ２については、フューズプログラムを行う必要がない。
【００４９】
ロウアドレスストローブ信号／ＲＡＳの立下りエッジ（“Ｈ”から“Ｌ”への切り替わり点）に同期して、テスタにより生成されたアドレス信号Ａ０〜Ａ４が、図４６のデコード回路ＤＣｉに取り込まれる。アドレス信号Ａ０〜Ａ４は、“１”，“０”，“０”，“１”，“０”である、表１により、バンク１内のＡＤＤ３に対応するデコード信号Ｄ９が“Ｈ”となる。
【００５０】
このため、バンク１内のＦＡＤＤ３に対応する電気的フューズＥＦについてのみ、その一端には、ＶＢＰが与えられ、その他端には、接地電位が与えられる。その結果、バンク１内のＦＡＤＤ３に対応する電気的フューズ（例えば、キャパシタ）ＥＦのキャパシタ絶縁膜の両端に大きな電位差が生じ、そのキャパシタ絶縁膜が破壊され、“１”がプログラムされる。
【００５１】
なお、本例では、全ての電気的フューズＥＦの一端は、共通接続され、その一端に、ＶＢＰ（高電位）が与えられる。このため、フューズプログラムは、１ビットずつ行う。本例では、１つの救済アドレスに対して、最低１回のプログラム動作（ＦＭＡＳＴ＝１ビット）、最大５回のプログラム動作（ＦＭＡＳＴ＋ＡＤＤ０〜ＡＤＤ３＝５ビット）が行われる。
【００５２】
通常、救済アドレスをプログラムした後、救済アドレスが正確にプログラムされたか否かを検証するベリファイが実行される。
【００５３】
フューズプログラム動作は、上述のように、電気的フューズの初期状態が“０”であることから、“１”−プログラミングの対象となるフューズに対してのみ実行する。
【００５４】
これに対し、ベリファイ動作は、救済アドレスが正確にプログラムされているか否かを検証するものであるため、例えば、全ての電気的フューズ（ＦＭＡＳＴ，ＦＡＤＤ０〜ＦＡＤＤ３）に対して、１ビットずつ、順次、行う。
【００５５】
この場合、ベリファイ動作は、例えば、バンク０のＦＭＡＳＴから始まり、バンク０のＦＡＤＤ０→ＦＡＤＤ１→ＦＡＤＤ２→ＦＡＤＤ３と進み、さらに、バンク１→バンク２→バンク３と進む。
【００５６】
“１”−プログラミングを実行した電気的フューズに対するベリファイでは、ＥＦｍｏｎｉが“Ｈ”のときは、プログラミングＯＫ、“Ｌ”のときは、プログラミングＮＧとなる。“１”−プログラミングを実行していない電気的フューズに対するベリファイでは、ＥＦｍｏｎｉが“Ｌ”のときは、プログラミングＯＫ、“Ｈ”のときは、プログラミングＮＧとなる。
【００５７】
１つのバンクに対して、１つのモニタ回路が設けられる場合には、複数のバンクにおけるベリファイ動作をパラレルに実行することができる。また、複数のバンクに対して、１つのモニタ回路のみが設けられる場合には、ベリファイ動作は、１バンクずつ、順次、行う。
【００５８】
なお、ベリファイ動作は、事実上は、電気的フューズに対する“１”−プログラミングの検証として実施される。従って、ベリファイ動作は、全ての電気的フューズに対して行わずに、“１”−プログラミングを行った電気的フューズのみを対象としてもよい。
【００５９】
この場合、“１”−プログラミングがＯＫのときは、ＶＢＰから、電気的フューズＥＦ、トランジスタＴｒ１，Ｔｒ２，Ｎ４を経由して、Ｖｓｓまでの電流パスができる。一方、“１”−プログラミングがＮＧのときは、フューズが破壊されていないので、このような電流パスはできない。
【００６０】
“１”−プログラミングを行った電気的フューズのみを対象とするベリファイ動作によれば、フューズプログラム時に使用したアドレスを、再び、テスタからチップへ与えればよいため、簡単かつ短時間に、ベリファイ動作を行うことができる。
【００６１】
図４９は、救済アドレスのベリファイ時の動作波形の例を示している。
この動作波形は、“１”−プログラミングを行った電気的フューズのみを対象とするベリファイ動作に関する。
【００６２】
まず、テストモードベリファイ信号ＴＭＶＥＲＩＦＹが“Ｈ”になり、ベリファイモードとなる。この時、図４７のモニタ回路Ｍ内のトランスファゲートＴＧがオン状態になる。また、ＶＢＰのレベル（電位）が、“Ｈ”、例えば、電源電位Ｖｄｄに設定される。
【００６３】
ＶＢＰのレベルは、チップ動作の低消費電力化を実現するため、ベリファイモードのときのみ、“Ｈ”に設定し、ＶＢＰを使用しないときは、例えば、接地電位に設定する。
【００６４】
まず、バンク０のＦＡＤＤ０のベリファイについて考える。
【００６５】
ロウアドレスストローブ信号／ＲＡＳの立下りエッジに同期して、テスタにより生成されたアドレス信号Ａ０〜Ａ４が、図４６のデコード回路ＤＣｉに取り込まれる。アドレス信号Ａ０〜Ａ４は、“１”，“０”，“０”，“０”，“０”である。表１により、バンク０内のＦＡＤＤ０に対応するデコード信号Ｄ１が“Ｈ”となる。
【００６６】
このため、バンク０内のＦＡＤＤ０に対応する電気的フューズＥＦについてのみ、その一端には、ＶＢＰが与えられ、その他端には、接地電位が与えられる。その結果、バンク０内のＦＡＤＤ０に対応する電気的フューズＥＦの状態に応じて、ＥＦｍｏｎｉの値が変化する。
【００６７】
バンク０内のＦＡＤＤ０に関する電気的フューズについては、例えば、“０”−プログラミングが実行されている。
【００６８】
この場合、同図に示すように、電流ｉＰＤが流れずに、ＥＦｍｏｎｉが“Ｌ”となる場合には、バンク０内のＦＡＤＤ０に関わるフューズは、破壊されておらず、“０”が正確にプログラムされていることが確認できる。一方、電流ｉＰＤが流れ、ＥＦｍｏｎｉが“Ｈ”となる場合には、バンク０内のＦＡＤＤ０に関わるフューズは、破壊されており、“１”が誤ってプログラムされていることになる。
【００６９】
次に、バンク１のＦＭＡＳＴのベリファイについて考える。
【００７０】
ロウアドレスストローブ信号／ＲＡＳの立下りエッジに同期して、テスタにより生成されたアドレス信号Ａ０〜Ａ４が、図４６のデコード回路ＤＣｉに取り込まれる。アドレス信号Ａ０〜Ａ４は、“１”，“０”，“１”，“０”，“０”である。表１により、バンク１内のＦＭＡＳＴに対応するデコード信号Ｄ５が“Ｈ”となる。
【００７１】
このため、バンク１内のＦＭＡＳＴに対応する電気的フューズＥＦについてのみ、その一端には、ＶＢＰが与えられ、その他端には、接地電位が与えられる。その結果、バンク１内のＦＭＡＳＴに対応する電気的フューズＥＦの状態に応じて、ＥＦｍｏｎｉの値が変化する。
【００７２】
バンク１内のＦＭＡＳＴに関する電気的フューズについては、例えば、“１”−プログラミングが実行されている。
【００７３】
この場合、同図に示すように、電流ｉＰＤが流れ、ＥＦｍｏｎｉが“Ｈ”となる場合には、バンク１内のＦＭＡＳＴに関わるフューズは、破壊されており、“１”が正確にプログラムされていることが確認できる。一方、電流ｉＰＤが流れずに、ＥＦｍｏｎｉが“Ｌ”となる場合には、バンク１内のＦＭＡＳＴに関わるフューズは、破壊されておらず、“０”が誤ってプログラムされていることになる。
【００７４】
【特許文献１】
特開２００２−１９７８８９号公報
【００７５】
【発明が解決しようとする課題】
図５０は、レーザフューズを使用したときのテストフローを示している。
この場合、ウェハ段階でのテスト工程、例えば、ダイソートテストＤ／Ｓでは、救済アドレスを作成できるテスタによりテストが実行され、救済アドレスのプログラム時には、レーザマシンによりフューズの切断が実行される。この後、不良セルが正確にスペアセルに置き換えられたか否かをテストする。
【００７６】
レーザフューズを使用する場合には、不良セルの救済は、ウェハ段階でのみしか行うことができず、組み立て工程後には行うことができない。ウェハ段階で行うテストは、テスト時間の関係から一定の温度（例えば、高温のみ）の下でしか行わない。また、テスタの信号をチップに伝えるための信号ケーブルが長いため、高速動作のテストもできない。従って、組み立て工程後のテスト工程、例えば、低温テストＬＴや高温テストＨＴなどでは、不良セルが生じたときにも、これを救済することができない。
【００７７】
図５１は、電気的フューズを使用したときのテストフローを示している。
この場合、ウェハ段階でのテスト工程、例えば、ダイソートテストＤ／Ｓでは、レーザフューズを使用したときと同様に、救済アドレスを作成できるテスタによりテストが実行される。但し、救済アドレスのプログラムは、レーザマシンによらず、電気的に行うことができる。
【００７８】
従って、ウェハをレーザマシンに移動させる工程がなくなるため、組み立て工程までのウェハタッチを減らすことができる。これは、半導体メモリの製造における効率向上を意味している。
【００７９】
この後、不良セルが正確にスペアセルに置き換えられたか否かのテスト工程が実行される。
【００８０】
電気的フューズを使用する場合には、不良セルの救済は、組み立て工程後にも行うことができる。例えば、組み立て工程後のテスト工程、例えば、低温テストＬＴや高温テストＨＴなどでは、救済アドレスを作成できるテスタによりテストを実行した後、救済アドレスのプログラムが電気的に実行されるため、製品の歩留り向上を実現できる。
【００８１】
しかし、従来の電気的フューズを使用したテストフローでは、テスト毎に、救済アドレス（救済解）を求めなければならない。また、この救済アドレスは、例えば、ＦＡＭ  （Ｆａｉｌ  Ａｄｄｒｅｓｓ  Ｍａｐ）  機能を搭載したテスタにより求めなければならない。ところが、ＦＡＭ機能を搭載したテスタは、非常に高価であり、これを使用すると、テストコストを下げることができない。
【００８２】
また、組み立て工程後のチップのテストにおいては、複数チップを同時にテストする。１回のテストで、テスト対象となったチップの全てにおいて、救済アドレスが一致するということはほとんどない。即ち、組み立て工程後のチップに対しては、フューズプログラム動作は、チップ毎に、個別に行うことになる。
【００８３】
テスタは、フューズプログラム動作を行っている期間は、テスト及び救済解の作成動作を実行できないため、結果として、その期間、ＦＡＭ機能も使用できないことになる。
【００８４】
つまり、従来においては、ＦＡＭ機能を搭載した高価なテスタを使用しなければならないばかりでなく、さらに、この高価なテスタを、効率よく、使用することができないという問題がある。
【００８５】
ところで、組み立て工程後にメモリセルが不良となる原因としては、主として、ビット線同士の短絡などのビット不良にある。ビット不良の発生率は、高速動作品になるほど高くなる傾向がある。
【００８６】
このようなビット不良を、ウェハ段階のダイソートテストで検出することは、▲１▼  テスト強度／感度を高くしなければならないこと、▲２▼  ダイソートテストの時間が膨大になること、▲３▼  オーバーキルによる歩留まりの低下が考えられること、などの理由から、現実的には不可能である。結局、ビット不良については、組み立て工程後のテスト工程で救済しなければならない。
【００８７】
そこで、少なくとも、このような組み立て工程後に発生するメモリセルの不良については、ＦＡＭを搭載した高価なテスタを用いずに救済することができるようになれば、テスト効率の向上とテストコストの低下にとっては、非常に有効となる。
【００８８】
本発明は、このような点に鑑みてなされたものであり、その目的は、組み立て工程後に発生するメモリセルの不良を、ＦＡＭを搭載した高価なテスタを用いずに救済することにある。
【００８９】
【課題を解決するための手段】
本発明の例に関わる半導体メモリは、メモリセルから読み出される第１データと外部入力端子に与えられる第２データとに基づいて、前記メモリセルの良／不良を判定するエラー検出回路と、前記メモリセルが不良の場合に、前記メモリセルのアドレスデータを、救済アドレスデータとして、電気的フューズにプログラムするセルフフューズプログラム回路とを備える。
【００９０】
本発明の例に関わる救済アドレスのプログラミング方法は、メモリセルから読み出される第１データと外部入力端子に与えられる第２データとに基づいて、前記メモリセルの良／不良を判定するステップと、前記メモリセルが不良の場合に、前記メモリセルのアドレスデータを、救済アドレスデータとして、電気的フューズにプログラムするステップとを備える。
【００９１】
【発明の実施の形態】
以下、図面を参照しながら、本発明の半導体メモリの例について詳細に説明する。
【００９２】
（１）    概要
本発明は、主として、救済アドレスのプログラムをチップ毎に個別に行うことが多くなる組み立て工程後に発生するメモリセルの不良、例えば、ビット線不良に対しては、ＦＡＭを搭載した高価なテスタを用いずに、救済アドレスのプログラムを行うことができる半導体メモリを提案するものである。
【００９３】
即ち、本発明の半導体メモリでは、テスタは、テストアドレス及びテストデータを生成する機能を有していればよく、テスト結果に基づく救済アドレス（救済解）は、半導体メモリ自身で作成すると共に、その救済アドレスのプログラムも、半導体メモリ自身で自動的に行う（セルフフューズプログラム）。
【００９４】
これにより、不良セルの検出と、その不良セルの救済（不良セルからスペアセルへの置き換え）、即ち、救済アドレスのプログラムとに関するテスト工程のテスト効率の向上とテストコストの低下を実現できる。
【００９５】
具体的には、本発明の半導体メモリにおいては、不良セルの検出に関しては、チップ内に、テスタから与えられるテストデータ（ライトデータ）及びテストデータのプログラムが行われたメモリセルから読み出されるリードデータに基づいて、不良セルの検出を行うエラー検出回路を新設する。
【００９６】
また、不良セルの救済に関しては、チップ内に、セルフフューズプログラム回路を新設する。セルフフューズプログラム回路は、不良セルが検出されたときに、その不良セルのアドレスを、救済アドレス（救済解）としてラッチするラッチ回路と、その救済アドレスを、１ビットずつ、電気的フューズにプログラムするフューズプログラム回路とを備える。
【００９７】
なお、救済アドレスのプログラム後に、この救済アドレスが正確に電気的フューズにプログラムされたか否かをテストするモニタ回路を、さらに、チップ内に設けてもよい。
【００９８】
このように、本発明によれば、不良セルの検出、救済アドレス（救済解）の作成及び救済アドレスのプログラムを、半導体メモリ内で自動的に行うため、ＦＡＭを搭載した高価なテスタを用いずに、テスト工程を実施できる。
【００９９】
本発明は、主として、組み立て工程後のテスト工程に対して効果的であるが、ウェハ段階におけるテスト工程に適用することも可能である。
【０１００】
（２）    例１
以下、本発明の例１に関わる半導体メモリについて説明する。
【０１０１】
▲１▼  全体図
図１は、本発明の例１に関わる半導体メモリの主要部を示している。
チップ１０内には、メモリセルアレイ１１が配置される。メモリセルアレイ１１は、複数のメモリブロック（例えば、バンク）のうちの１つであってもよい。本例では、メモリセルアレイ１１は、デコーダ、センスアンプ、リード／ライト回路などの周辺回路の一部を含んでいるものとする。
【０１０２】
外部入出力端子（ＤＱ端子）１２は、プログラムデータをチップ１０内に取り込み、かつ、リードデータをチップ外に出力するための要素である。入力回路１４は、外部入出力端子１２に与えられたプログラムデータをメモリセルアレイ１１に転送する。出力回路１７は、メモリセルアレイ１１から読み出されたリードデータを外部入出力端子１２に転送する。
【０１０３】
本例では、メモリセルアレイ１１と入力回路１４との間に、擬似リード制御回路  （  Ｐｓｅｕｄｏ  Ｒｅａｄ  Ｃｏｎｔｒｏｌ  Ｃｉｒｃｕｉｔ  ）  １５が配置され、メモリセルアレイ１１と出力回路１６との間に、擬似リード制御回路１６が配置される。比較回路１８は、擬似リード制御回路１５，１６の出力データｃｏｍｐＷ，ｃｏｍｐＲに基づいて、検知信号（ラッチ信号）ＣＯＭＰＥＲＲを出力する。
【０１０４】
擬似リード制御回路１５は、ライトモード（テストモード時のライト動作を含む）時に、外部入出力端子１２に与えられるプログラムデータを、メモリセルアレイ１１に転送し、テストモード（擬似リードサイクル；  Ｐｓｅｕｄｏ  Ｒｅａｄ  Ｃｙｃｌｅ  ）時の期待値入力動作において、外部入出力端子１２に与えられるプログラムデータ（期待値）を、比較回路１８に転送する機能を有する。
【０１０５】
また、テストモード時のライト動作及びテストモード（擬似リードサイクル）時の期待値入力動作では、入力回路１４は、外部入出力端子１２に与えられるプログラムデータを擬似リード制御回路１５に転送することができるように、活性化される。
【０１０６】
擬似リード制御回路１６は、リードモード時に、メモリセルアレイ１１から読み出されるリードデータを、出力回路１７に転送し、テストモード（擬似リードサイクル）時のリード動作において、メモリセルアレイ１１から読み出されるリードデータを、比較回路１８に転送する機能を有する。
【０１０７】
また、テストモード（擬似リードサイクル）時のリード動作では、出力回路１７は、擬似リード制御回路１６の出力データを外部入出力端子１２に転送しないように、非活性化される。
【０１０８】
比較回路１８は、テストモード時に、プログラムデータ（期待値）ｃｏｍｐＷとリードデータｃｏｍｐＲとを比較し、その比較結果に基づいて、不良セルの検出を行う。
【０１０９】
擬似リード制御回路１５，１６及び比較回路１８は、エラー検出回路１３を構成している。エラー検出回路１３は、本発明の半導体メモリの特徴の一つとなっている。
【０１１０】
外部入力端子（アドレス端子）１９は、リード／ライトモード時及びテストモード時に、ロウ／カラムアドレスデータをチップ１０内に取り込むための要素である。ロウ／カラムアドレスデータは、外部入力端子１９を経由して、メモリセルアレイ１１に与えられ、メモリセルの選択に使用される。
【０１１１】
テストモード時のライト動作では、メモリセルアレイ１１内のメモリセルにプログラムデータ（テストデータ）をプログラムするために、ロウ／カラムアドレスデータがチップ１０に供給される。テストモード（擬似リードサイクル）時のリード動作では、メモリセルアレイ１１内のメモリセルからプログラムデータ（期待値）と比較するためのリードデータを読み出すために、ロウ／カラムアドレスデータがチップ１０に供給される。
【０１１２】
また、テストモード時の救済アドレスラッチサイクルでは、メモリセルアレイ１１内に不良セルが存在した場合に、その不良セルのアドレス（救済アドレス）をラッチ回路ＬＡｉにラッチするために、バンクアドレスデータ及びロウ／カラムアドレスデータ（実際にラッチするのは、その一部）がチップ１０に供給される。
【０１１３】
ラッチ回路ＬＡｉは、テストモード時の救済アドレスラッチサイクルにおいて、救済アドレス（救済解）をラッチする。不良セルをロウ単位で救済するロウ救済の場合には、ラッチ回路ＬＡｉは、ロウアドレスをラッチし、不良セルをカラム単位で救済するカラム救済の場合には、ラッチ回路ＬＡｉは、カラムアドレスをラッチする。
【０１１４】
フューズプログラム回路ＦＰｉは、複数の電気的フューズからなるフューズアレイを備える。フューズプログラム回路ＦＰｉは、フューズプログラムデータＭＡＳＴ，ＡＤＤｎにより決定されるフューズアレイ内の１つの電気的フューズ（例えば、キャパシタ）のキャパシタ絶縁膜を電気的に破壊する。最終的に、フューズアレイには、マスターデータ（１ビット）ＦＭＡＳＴ及び救済アドレスデータ（複数ビット）ＦＡＤＤｎがプログラムされる。
【０１１５】
マスターデータＦＭＡＳＴは、フューズプログラム回路ＦＰｉの有効／無効を決定するデータである。マスターデータＦＭＡＳＴがフューズプログラム回路ＦＰｉの有効を示している場合には、フューズプログラム回路ＦＰｉにプログラムされた救済アドレスデータＦＡＤＤｎが有効になる。
【０１１６】
カウンタＣｉ及びスイッチ回路ＳＷは、ラッチ回路ＬＡｉにラッチされた救済アドレスを、１ビットずつ、電気的フューズにプログラムするために設けられている。救済アドレスデータを構成する複数ビットのうち、カウンタＣｉにより選択された１ビットは、ラッチ回路ＬＡｉからフューズプログラム回路ＦＰｉに転送される。
【０１１７】
ラッチ回路ＬＡｉ、フューズプログラム回路ＦＰｉ、カウンタＣｉ及びスイッチ回路ＳＷは、セルフフューズプログラム回路２０を構成している。セルフフューズプログラム回路２０は、本発明の半導体メモリの特徴の一つとなっている。
【０１１８】
モニタ回路Ｍは、マスターデータＦＭＡＳＴ及び救済アドレスデータＦＡＤＤｎが、正確に、フューズアレイにプログラムされたか否かを検出するための回路である。
【０１１９】
リード／ライトモード時には、フューズプログラム回路ＦＰｉは、マスターデータＦＭＡＳＴ及び救済アドレスデータＦＡＤＤｎを出力する。リダンダンシイ回路２１は、マスターデータＦＭＡＳＴがフューズプログラム回路ＦＰｉの有効を示している場合に、救済アドレスデータＦＡＤＤｎと外部アドレスデータとを比較する。
【０１２０】
そして、両者が一致する場合には、リダンダンシイ回路２１は、置き換え信号Ｒｅｐを出力する。メモリセルアレイ１１は、置き換え信号Ｒｅｐを受けると、不良セルに代えて、スペアセルを選択する。
【０１２１】
なお、チップ１０は、メモリチップの他、メモリセルアレイを備えるＩＣチップ、例えば、メモリ混載ＩＣチップや、システムＬＳＩチップなども含む。また、メモリの種類も限定されない。ＤＲＡＭ、ＳＲＡＭ、ＦｅＲＡＭ、ＭＲＡＭ、ＲＯＭ、フラッシュメモリなど、全てのメモリを含む。
【０１２２】
▲２▼  エラー検出回路
次に、図１のエラー検出回路１３の例について説明する。
【０１２３】
エラー検出回路１３は、テスタから与えられるテストデータ（ライトデータ）及びテストデータのプログラムが行われたメモリセルから読み出されるリードデータに基づいて、不良セルの検出を行う機能を有する。
【０１２４】
エラー検出回路１３は、入力回路１４、擬似リード制御回路１５，１６、出力回路１７及び比較回路１８から構成される。
【０１２５】
▲２▼−１．  概要
図２は、エラー検出回路の概要を示している。
【０１２６】
ＴＭＣＯＭＰは、テストモード（擬似リードサイクル）にエントリーするか否かを決定する制御信号であり、例えば、ＴＭＣＯＭＰ＝“Ｈ”の期間、テストモードが実行される。制御信号ＴＭＣＯＭＰは、入力回路１４、擬似リード制御回路１５，１６及び出力回路１７に与えられ、テストモードにおけるこれら回路の状態を決定する。
【０１２７】
ｂＷＲＩＴＥは、ライトモード（テストモード時のライト動作を含む）のときに“Ｌ”、ライトモード以外のモードのときに、“Ｈ”となる制御信号である。ライトモード時には、プログラムデータを擬似リード制御回路１５に転送するために、入力回路１４は、制御信号ｂＷＲＩＴＥにより活性化される。この時、出力回路１７は、制御信号ｂＷＲＩＴＥにより非活性化される。
【０１２８】
ノーマルライトモードでは、プログラムデータは、経路▲１▼を経由して、メモリセルアレイ１１に転送される。テストモード（擬似リードサイクル）におけるライト動作においても、プログラムデータは、経路▲１▼を経由して、メモリセルアレイ１１に転送される。
【０１２９】
ノーマルリードモードでは、リードデータは、経路▲１▼’を経由して、出力回路１７に転送される。
【０１３０】
テストモード（擬似リードサイクル）時の期待値入力動作では、プログラムデータは、経路▲２▼を経由して、期待値として、比較回路１８に転送される。テストモード（擬似リードサイクル）時のリード動作では、リードデータは、経路▲２▼を経由して、比較回路１８に転送される。
【０１３１】
以下、エラー検出回路１３を構成する各回路の具体例について説明する。
【０１３２】
▲２▼−２．  入力回路
図３は、入力回路の例を示している。
【０１３３】
入力回路１４は、インバータＩ１〜Ｉ５及びナンド（論理積否定）回路ＮＡＮＤ１，ＮＡＮＤ２から構成される。入力回路１４の状態は、制御信号ＴＭＣＯＭＰ，ｂＷＲＩＴＥによって制御される。
【０１３４】
例えば、ノーマルライトモードのときは、制御信号ＴＭＣＯＭＰ及び制御信号ｂＷＲＩＴＥは、共に、“Ｌ”となるため、ナンドゲート回路ＮＡＮＤ１の出力信号ｂＷＴＩＮは、“Ｈ”となる。その結果、外部入出力端子１２に与えられるプログラムデータは、入力回路１４からプログラムデータＷＤとして出力される。
【０１３５】
また、ノーマルリードモードのときは、制御信号ＴＭＣＯＭＰは、“Ｌ”、制御信号ｂＷＲＩＴＥは、“Ｈ”となるため、ナンドゲート回路ＮＡＮＤ１の出力信号ｂＷＴＩＮは、“Ｌ”となる。その結果、入力回路１４の出力データＷＤは、“Ｌ”に固定される。
【０１３６】
また、テストモード時のライト動作のときは、制御信号ＴＭＣＯＭＰは、“Ｌ”、制御信号ｂＷＲＩＴＥは、“Ｌ”となるため、ナンドゲート回路ＮＡＮＤ１の出力信号ｂＷＴＩＮは、“Ｈ”となる。その結果、外部入出力端子１２に与えられるプログラムデータは、プログラムデータＷＤとして、入力回路１４から出力される。
【０１３７】
また、テストモード（擬似リードサイクル）時の期待値入力動作のときは、制御信号ＴＭＣＯＭＰは、“Ｈ”、制御信号ｂＷＲＩＴＥは、“Ｈ”となるため、ナンドゲート回路ＮＡＮＤ１の出力信号ｂＷＴＩＮは、“Ｈ”となる。その結果、外部入出力端子１２に与えられるプログラムデータは、プログラムデータＷＤとして、入力回路１４から出力される。
【０１３８】
図４は、図３の入力回路の動作波形図を示している。
【０１３９】
ライトモード（テストモード時のライト動作を含む）では、ナンドゲート回路ＮＡＮＤ１の出力信号ｂＷＴＩＮが“Ｈ”であるため、入力データ（プログラムデータ）ＤＱと出力データＷＤは、同相となる。
【０１４０】
ノーマルリードモードでは、ナンドゲート回路ＮＡＮＤ１の出力信号ｂＷＴＩＮが“Ｌ”であるため、入力回路１４の出力データＷＤは、常に、“Ｌ”となる。
【０１４１】
テストモード（擬似リードサイクル）時の期待値入力動作では、ナンドゲート回路ＮＡＮＤ１の出力信号ｂＷＴＩＮが“Ｈ”となるため、出力データＷＤは、入力データＤＱに依存して変化する。
【０１４２】
このように、本例では、入力回路１４は、テストモードであっても、プログラムデータをチップ内に取り込むことができるように構成される。
【０１４３】
▲２▼−３．  出力回路
図５は、出力回路の例を示している。
【０１４４】
出力回路１７は、インバータＩ６〜Ｉ１１、ナンド（論理積否定）回路ＮＡＮＤ３〜ＮＡＮＤ５、ＰチャネルＭＯＳトランジスタＰ１及びＮチャネルＭＯＳトランジスタＮ１から構成される。出力回路１７の状態は、制御信号ＴＭＣＯＭＰ，ｂＷＲＩＴＥによって制御される。
【０１４５】
例えば、ノーマルライトモードのときは、制御信号ＴＭＣＯＭＰ及び制御信号ｂＷＲＩＴＥは、共に、“Ｌ”となるため、ナンドゲート回路ＮＡＮＤ３，ＮＡＮＤ４の出力信号は、“Ｈ”となり、ナンドゲート回路ＮＡＮＤ５の出力信号は、“Ｌ”となる。その結果、ＰチャネルＭＯＳトランジスタＰ１がオフ状態、ＮチャネルＭＯＳトランジスタＮ１がオン状態となり、出力回路１７の出力データは、入力データＲＤＤによらず、常に、“Ｌ”に固定される。
【０１４６】
また、ノーマルリードモードのときは、制御信号ＴＭＣＯＭＰは、“Ｌ”、制御信号ｂＷＲＩＴＥは、“Ｈ”となるため、ナンドゲート回路ＮＡＮＤ３〜ＮＡＮＤ５の出力信号の値は、入力データ（リードデータ）ＲＤＤの値に依存して変化する。例えば、入力データＲＤＤが“Ｈ”のときは、ＰチャネルＭＯＳトランジスタＰ１がオン状態、ＮチャネルＭＯＳトランジスタＮ１がオフ状態となり、出力データも、“Ｈ”となる。また、入力データＲＤＤが“Ｌ”のときは、ＰチャネルＭＯＳトランジスタＰ１がオフ状態、ＮチャネルＭＯＳトランジスタＮ１がオン状態となり、出力データも、“Ｌ”となる。
【０１４７】
また、テストモード時のライト動作のときは、制御信号ＴＭＣＯＭＰは、“Ｌ”、制御信号ｂＷＲＩＴＥは、“Ｌ”となるため、ナンドゲート回路ＮＡＮＤ３，ＮＡＮＤ４の出力信号は、“Ｈ”となり、ナンドゲート回路ＮＡＮＤ５の出力信号は、“Ｌ”となる。その結果、ＰチャネルＭＯＳトランジスタＰ１は、オフ状態、ＮチャネルＭＯＳトランジスタＮ１は、オン状態となり、出力回路１７の出力データは、入力データＲＤＤによらず、常に、“Ｌ”に固定される。
【０１４８】
また、テストモード（擬似リードサイクル）時のリード動作のときは、制御信号ＴＭＣＯＭＰ及び制御信号ｂＷＲＩＴＥは、共に、“Ｈ”となるため、ナンドゲート回路ＮＡＮＤ３，ＮＡＮＤ４の出力信号は、“Ｈ”となり、ナンドゲート回路ＮＡＮＤ５の出力信号は、“Ｈ”となる。その結果、ＰチャネルＭＯＳトランジスタＰ１及びＮチャネルＭＯＳトランジスタＮ１が、共に、オフ状態となり、出力回路１７の出力ノードは、フローティング状態となる。
【０１４９】
図６は、図５の出力回路の動作波形図を示している。
【０１５０】
ノーマルリードモードでは、制御信号ＴＭＣＯＭＰは、“Ｌ”、制御信号ｂＷＲＩＴＥは、“Ｈ”となる。
【０１５１】
入力データＲＤＤが“Ｌ”のときは、ＰＧＴ＝“Ｈ”により、ＰチャネルＭＯＳトランジスタＰ１がオフ状態となり、ＮＧＴ＝“Ｈ”により、ＮチャネルＭＯＳトランジスタＮ１がオン状態となる。また、入力データＲＤＤが“Ｈ”のときは、ＰＧＴ＝“Ｌ”により、ＰチャネルＭＯＳトランジスタＰ１がオン状態となり、ＮＧＴ＝“Ｌ”により、ＮチャネルＭＯＳトランジスタＮ１がオフ状態となる。
【０１５２】
テストモード（擬似リードサイクル）時のリード動作では、制御信号ＴＭＣＯＭＰは、“Ｈ”、制御信号ｂＷＲＩＴＥは、“Ｈ”となる。この場合、入力データＲＤＤの値によらず、ＰＧＴ＝“Ｈ”、ＮＧＴ＝“Ｌ”になるため、ＰチャネルＭＯＳトランジスタＰ１及びＮチャネルＭＯＳトランジスタＮ１は、共に、オフ状態となる。
【０１５３】
このように、本例では、出力回路１７は、テストモードにおいては、リード動作であっても、メモリセルアレイから読み出されるリードデータを外部入出力端子に転送しないように構成される。
【０１５４】
▲２▼−４．  擬似リード制御回路
図７は、擬似リード制御回路（ライト側）の例を示している。
【０１５５】
擬似リード制御回路１５は、インバータＩ１２〜Ｉ１４及びナンド（論理積否定）回路ＮＡＮＤ６，ＮＡＮＤ７から構成される。擬似リード制御回路１５の状態は、制御信号ＴＭＣＯＭＰによって制御される。
【０１５６】
例えば、ノーマル動作モード及びテストモード時のライト動作では、制御信号ＴＭＣＯＭＰは、“Ｌ”であるため、ナンドゲート回路ＮＡＮＤ６の出力データの値は、入力データ（プログラムデータ）ＷＤの値に依存して変化し、ナンドゲート回路ＮＡＮＤ７の出力データの値は、入力データ（プログラムデータ）ＷＤの値によらず、常に、“Ｈ”となる。
【０１５７】
従って、ノーマル動作モード及びテストモード時のライト動作では、擬似リード制御回路１５は、入力データ（プログラムデータ）ＷＤを、出力データＷＴＤとして、メモリセルアレイ１１に転送する。
【０１５８】
また、テストモード（擬似リードサイクル）時の期待値入力動作では、制御信号ＴＭＣＯＭＰは、“Ｈ”であるため、ナンドゲート回路ＮＡＮＤ６の出力データの値は、入力データ（プログラムデータ）ＷＤの値によらず、常に、“Ｈ”となり、ナンドゲート回路ＮＡＮＤ７の出力データの値は、入力データ（期待値としてのプログラムデータ）ＷＤの値に依存して変化する。
【０１５９】
従って、テストモード（擬似リードサイクル）時の期待値入力動作では、擬似リード制御回路１５は、入力データ（期待値としてのプログラムデータ）ＷＤを、出力データｃｏｍｐＷとして、比較回路１８に転送する。
【０１６０】
図８は、擬似リード制御回路（リード側）の例を示している。
【０１６１】
擬似リード制御回路１６は、インバータＩ１５〜Ｉ１７及びナンド（論理積否定）回路ＮＡＮＤ８，ＮＡＮＤ９から構成される。擬似リード制御回路１６の状態は、制御信号ＴＭＣＯＭＰによって制御される。
【０１６２】
例えば、ノーマル動作モードのときは、制御信号ＴＭＣＯＭＰは、“Ｌ”であるため、ナンドゲート回路ＮＡＮＤ８の出力データの値は、入力データ（リードデータ）ＲＤの値に依存して変化し、ナンドゲート回路ＮＡＮＤ９の出力データの値は、入力データ（リードデータ）ＲＤの値によらず、常に、“Ｈ”となる。
【０１６３】
従って、ノーマル動作モードでは、擬似リード制御回路１６は、入力データ（リードデータ）ＲＤを、出力データＲＤＤとして、出力回路１７に転送する。
【０１６４】
また、テストモード（擬似リードサイクル）時のリード動作では、制御信号ＴＭＣＯＭＰは、“Ｈ”であるため、ナンドゲート回路ＮＡＮＤ８の出力データの値は、入力データ（リードデータ）ＲＤの値によらず、常に、“Ｈ”となり、ナンドゲート回路ＮＡＮＤ９の出力データの値は、入力データ（リードデータ）ＲＤの値に依存して変化する。
【０１６５】
従って、テストモード（擬似リードサイクル）時のリード動作では、擬似リード制御回路１６は、入力データ（リードデータ）ＲＤを、出力データｃｏｍｐＲとして、比較回路１８に転送する。
【０１６６】
図９は、図７及び図８の擬似リード制御回路の動作波形図を示している。
【０１６７】
ライトモード（テストモード時のライト動作を含む）では、制御信号ＴＭＣＯＭＰは、“Ｌ”であるため、入力データ（プログラムデータ）ＷＤと出力データＷＴＤは、同相となる。出力データｃｏｍｐＷは、常に、“Ｌ”を維持する。
【０１６８】
リードモードでは、制御信号ＴＭＣＯＭＰは、“Ｌ”であるため、入力データ（リードデータ）ＲＤと出力データＲＤＤは、同相となる。出力データｃｏｍｐＲは、常に、“Ｌ”を維持する。
【０１６９】
テストモード（擬似リードサイクル）の期待値入力動作では、制御信号ＴＭＣＯＭＰは、“Ｈ”であるため、出力データｃｏｍｐＷは、期待値としての入力データ（プログラムデータ）ＷＤと同相となる。出力データＷＴＤは、常に、“Ｌ”を維持する。
【０１７０】
テストモード（擬似リードサイクル）のリード動作では、制御信号ＴＭＣＯＭＰは、“Ｈ”であるため、出力データｃｏｍｐＲは、入力データ（リードデータ）ＲＤと同相となる。出力データＲＤＤは、常に、“Ｌ”を維持する。
【０１７１】
このように、本例では、擬似リード制御回路１５，１６は、テストモード（擬似リードサイクル）時には、プログラムデータ（期待値）及びリードデータを、比較回路１８に転送するように構成される。
【０１７２】
▲２▼−５．  比較回路
図１０は、比較回路の例を示している。
【０１７３】
比較回路１８は、ＰチャネルＭＯＳトランジスタＰ２，Ｐ３、ＮチャネルＭＯＳトランジスタＮ２，Ｎ３及びインバータＩ１８，Ｉ１９から構成される。
【０１７４】
比較回路１８の出力データ（ラッチ信号）ＣＯＭＰＥＲＲの値は、入力データｃｏｍｐＲ，ｃｏｍｐＷの値によって決定される。入力データｃｏｍｐＲ，ｃｏｍｐＷの値が互いに等しい場合には、出力データＣＯＭＰＥＲＲの値は、“Ｌ”となり、互いに異なる場合には、出力データＣＯＭＰＥＲＲの値は、“Ｈ”となる。
【０１７５】
比較回路１８の構成については、表２に示すような論理を実現できる回路であれば、図１０の回路に限られず、どのような回路を用いてもよい。
【０１７６】
【表２】
2004178674.tif 000004
図１１は、比較回路１８の他の例を示している。
【０１７７】
メモリセルアレイ１１内の複数のメモリセル（複数ビット）に対して、同時に、リード／ライト動作を実現できる多ビットタイプ半導体メモリにおいては、本例に示すような回路が有効である。
【０１７８】
本例の比較回路１８は、４ビットタイプ半導体メモリに適用される比較回路の例である。４つの比較回路Ａ，Ｂ，Ｃ，Ｄは、それぞれ、図１０に示す比較回路とほぼ同じ構成を有している。但し、図１０の比較回路を４ビットタイプ半導体メモリに適用する場合には、図１０のＰチャネルＭＯＳトランジスタＰ３及びＮチャネルＭＯＳトランジスタＮ３の出力ノードＩＮを出力端子とする。即ち、図１０のインバータＩ１９が不要となる。
【０１７９】
比較回路Ａ，Ｂ，Ｃ，Ｄの出力データＩＮ０，ＩＮ１，ＩＮ２，ＩＮ３は、ナンドゲート回路ＮＡＮＤ１０に入力され、比較回路１８の出力データ（ラッチ信号）ＣＯＭＰＥＲＲは、ナンドゲート回路ＮＡＮＤ１０から出力される。
【０１８０】
本例では、全ての比較回路Ａ，Ｂ，Ｃ，Ｄの出力データＩＮ０，ＩＮ１，ＩＮ２，ＩＮ３が“Ｈ”のとき、即ち、全ての比較回路Ａ，Ｂ，Ｃ，Ｄにおいて、入力データｃｏｍｐＲｉ，ｃｏｍｐＷｉ（ｉ＝０，１，２，３）の値が互いに等しい場合には、比較回路１８の出力データ（ラッチ信号）ＣＯＭＰＥＲＲは、“Ｌ”となる。
【０１８１】
これに対し、比較回路Ａ，Ｂ，Ｃ，Ｄの出力データＩＮ０，ＩＮ１，ＩＮ２，ＩＮ３のうちの少なくとも１つが“Ｌ”のとき、即ち、比較回路Ａ，Ｂ，Ｃ，Ｄの少なくとも１つにおいて、入力データｃｏｍｐＲｉ，ｃｏｍｐＷｉ（ｉ＝０，１，２，３）の値が互いに異なる場合には、比較回路１８の出力データ（ラッチ信号）ＣＯＭＰＥＲＲは、“Ｈ”となる。
【０１８２】
比較回路１８の構成については、表３に示すような論理を実現できる回路であれば、図１１の回路に限られず、どのような回路を用いてもよい。
【０１８３】
【表３】
2004178674.tif 000005
【０１８４】
▲２▼−６．  動作
図１２は、エラー検出回路の動作波形図を示している。
【０１８５】
まず、メモリセルアレイ内のメモリセルに対して、プログラムデータ（テストデータ）をプログラムするライトサイクルが実行される（テストモード時のライト動作）。この時、上述したように、図２の入力回路１４は、活性化され、擬似リード制御回路（ライト側）１５は、テストデータをメモリセルアレイ１１に転送する。
【０１８６】
この後、制御信号ＴＭＣＯＭＰが“Ｈ”になると、テストモード（擬似リードサイクル）にエントリーする。この時、上述したように、図２の入力回路１４は、活性化され、擬似リード制御回路（ライト側）１５は、プログラムデータ（期待値。テストデータと同じ値を有する。）を比較回路１８に転送する。また、図２の出力回路１７は、非活性化され、擬似リード制御回路（リード側）１６は、リードデータを比較回路１８に転送する。
【０１８７】
比較回路は、プログラムデータ（期待値）ｃｏｍｐＷの値とリードデータｃｏｍｐＲの値とを比較し、両者が不一致のときのみ、出力データ（ラッチ信号）ＣＯＭＰＥＲＲを“Ｈ”にする。
【０１８８】
▲３▼  セルフフューズプログラム回路
次に、図１のセルフフューズプログラム回路２０の例について説明する。
【０１８９】
セルフフューズプログラム回路２０は、不良セルが検出されたときに、その不良セルのアドレスを、救済アドレス（救済解）としてラッチすると共に、その救済アドレスを、１ビットずつ、電気的フューズにプログラムする機能を有する。
【０１９０】
セルフフューズプログラム回路２０は、ラッチ回路ＬＡｉ、フューズプログラム回路ＦＰｉ、カウンタＣｉ及びスイッチ回路ＳＷから構成される。
【０１９１】
なお、以下では、説明を明確にするため、前提条件を以下のように規定する。１つのチップ内には、４つのバンク（メモリセルアレイ）が配置される。１つのバンクに対して、１つのセルフフューズプログラム回路及び１つのリダンダンシイ回路が設けられる。１つのバンクは、例えば、１６ロウ及び１６カラムのマトリックス状メモリセルアレイからなり、救済アドレスデータＦＡＤＤ０〜ＦＡＤＤ３は、４ビットから構成される。
【０１９２】
この前提条件は、本発明を分かり易く説明するためのもので、バンクの数、１つのバンクに対応するセルフフューズプログラム回路の数及びリダンダンシイ回路の数、１つのバンクのロウ数／カラム数、ロウ救済にするか又はカラム救済にするかなどは、変更が可能である。
【０１９３】
▲３▼−１．  概要
図１３は、セルフフューズプログラム回路の概要を示している。
【０１９４】
セルフフューズプログラム回路は、不良セルが検出されたときに、その不良セルのアドレスを、救済アドレス（救済解）としてラッチするラッチ回路ＬＡｉ（ｉ＝０，１，２，３）と、救済アドレスを電気的フューズにプログラムするためのフューズプログラム回路ＦＰｉと、救済アドレスを、１ビットずつ、電気的フューズにプログラムするためのカウンタＣｉ及びスイッチ回路ＳＷとを備える。
【０１９５】
検知信号（ラッチ信号）ＣＯＭＰＥＲＲは、上述した図２のエラー検出回路から出力される信号である。ラッチ回路ＬＡｉには、マスターデータＭａｓｔｅｒ（Ｖｅｘｔ）及びアドレスデータＡ０〜Ａ５が入力される。
【０１９６】
マスターデータＭａｓｔｅｒは、フューズプログラム回路ＦＰｉの有効／無効を決定するデータである。フューズプログラム回路ＦＰｉに救済アドレス（救済解）をプログラムする場合には、マスターデータＭａｓｔｅｒは、フューズプログラム回路ＦＰｉが有効であることを示す値（例えば、“１”）に設定される。
【０１９７】
本例では、アドレスデータ（６ビット）Ａ０〜Ａ５のうちの２ビットＡ４，Ａ５は、バンクの選択に使用される。即ち、アドレスデータＡ４，Ａ５により、４つのバンクのうちの１つが選択され、その選択された１つのバンクに対して、救済アドレス（救済解）のプログラムが実行される。
【０１９８】
残りの４ビットＡ０〜Ａ３は、選択されたバンクに対する不良アドレス（救済解）を示している。不良セルからスペアセルへの置き換えをロウ単位で行うロウ救済の場合には、アドレスデータＡ０〜Ａ３は、ロウアドレスデータであり、不良セルからスペアセルへの置き換えをカラム単位で行うカラム救済の場合には、アドレスデータＡ０〜Ａ３は、カラムアドレスデータである。
【０１９９】
この４ビットアドレスデータＡ０〜Ａ３により、１６ロウ／カラムのうちの１ロウ／カラム（不良アドレス）が選択される。但し、１ロウ／カラム単位で、不良セルの救済を実行することを条件とする。
【０２００】
不良セルの救済単位は、１ロウ／カラム単位であっても、又は、複数（例えば、２、４、８など）ロウ／カラム単位であってもよい。
【０２０１】
▲３▼−２．  フューズプログラム回路
まず、図１３を参照しつつ、フューズプログラム回路ＦＰｉ（ｉ＝０，１，２，３）について説明する。
【０２０２】
フューズプログラム回路ＦＰｉは、１つのバンクに対応して、１つだけ設けられている。本例では、４つのバンクを前提としているため、チップ内には、４つのフューズプログラム回路ＦＰｉが設けられている。
【０２０３】
電気的フューズＥＦの一端は、共通に、１つのＶＢＰノードに接続される。この場合、電気的フューズＥＰに対するプログラムを、複数又は全て、同時に実行すると、キャパシタ絶縁膜を破壊しなければならない電気的フューズ、即ち、“１”−プログラミングの対象となる電気的フューズＥＰに十分な高電圧が印加されない恐れがある。
【０２０４】
そこで、本例では、電気的フューズＥＰに対するプログラムは、１つ（１ビット）ずつ、実行される。
【０２０５】
電気的フューズＥＦの他端は、ＮチャネルＭＯＳトランジスタＴｒ１，Ｔｒ２，Ｎ４を経由して、接地ノードＶｓｓに接続される。
【０２０６】
ＮチャネルＭＯＳトランジスタＴｒ１は、フューズプログラム時には、ゲートに高電位ＶＰが印加され、常に、オン状態となる。ＮチャネルＭＯＳトランジスタＴｒ２は、そのゲートに入力されるマスターデータＭＡＳＴ及び救済アドレスデータＡＤＤ０〜ＡＤＤ３の値に応じて、オン状態又はオフ状態となる。
【０２０７】
カウンタＣｉに選択されないデータは、“Ｌ”であるため、そのデータがゲートに入力されるＮチャネルＭＯＳトランジスタＴｒ２は、オフ状態である。カウンタＣｉに選択されるデータは、ラッチ回路ＬＡｉの出力データの値に応じて変化するため、ＮチャネルＭＯＳトランジスタＴｒ２は、オフ状態（“０”−プログラミング）又はオン状態（“１”−プログラミング）となる。
【０２０８】
フューズプログラム時には、フューズプログラム信号ＰＲＯＧＲＡＭが“Ｈ”となるため、ＮチャネルＭＯＳトランジスタＮ４は、常に、オン状態となる。つまり、ＮチャネルＭＯＳトランジスタＴｒ２がオン状態のときには、電気的フューズＥＦの両端に高電圧が印加され、その電気的フューズＥＦのキャパシタ絶縁膜が破壊される。
【０２０９】
▲３▼−３．  ラッチ回路
▲３▼−３．−１．  全体図
図１４は、ラッチ回路の例を示している。
【０２１０】
ラッチ回路ＬＡｉは、不良セルが検出されたときに、その不良セルのアドレスを、救済アドレス（救済解）としてラッチする機能を有する。
【０２１１】
本例では、ラッチ回路ＬＡｉの数は、バンク数（フューズプログラム回路ＰＦｉの数）に対応して、４つ存在する。各ラッチ回路の構成は、同じである。
【０２１２】
ラッチ回路ＬＡｉについて、ラッチ回路ＬＡ０を例に説明する。
ラッチ回路ＬＡ０は、マスターデータラッチ回路ＭＡＳＴＬ、救済アドレス（救済解）ラッチ回路Ａ０Ｌ〜Ａ３Ｌ及びバンクアドレスデータラッチ回路ＢａｎＬから構成される。
【０２１３】
テストモード時、外部入力端子（アドレス端子）１９には、テストの対象となるメモリセルを特定するためのアドレスデータＡ０〜Ａ５が入力される。本例では、アドレスデータＡ０〜Ａ５のうちの上位２ビットＡ４，Ａ５は、４つのバンクのうちの１つを選択するためのバンクアドレスデータとなり、残りの３ビットＡ０〜Ａ３は、選択されたバンク内において、実際にメモリセルを選択するためのアドレスデータとして使用される。
【０２１４】
なお、実際にメモリセルを選択するためには、Ａ０〜Ａ３がロウアドレスデータの場合には、これに加えて、カラムアドレスデータが必要となり、Ａ０〜Ａ３がカラムアドレスデータの場合には、これに加えて、ロウアドレスデータが必要となる。
【０２１５】
そして、例えば、上述した図２のエラー検出回路（リード／ライト回路）１３を用いて、そのメモリセルの良／不良がテストされ、不良の場合には、比較回路１８から、検知信号（ラッチ信号）ＣＯＭＰＥＲＲ（＝“Ｈ”）が出力される。この検知信号ＣＯＭＰＥＲＲは、ラッチ回路ＬＡ０内のＮチャネルＭＯＳトランジスタＮ５のゲートに入力される。
【０２１６】
この時、外部入力端子（アドレス端子）１９には、テストの対象となるメモリセルを特定するためのアドレスデータＡ０〜Ａ５が入力される。アドレスデータ（バンクアドレスデータ）Ａ４，Ａ５は、デコード回路２３に入力される。デコード回路２３は、例えば、図１５に示すような回路から構成される。デコード回路２３は、アドレスデータＡ４，Ａ５に基づいて、４つのバンク０〜３のうちの１つを選択する。
【０２１７】
例えば、バンク０内のメモリセルをテストした場合には、バンク０が選択される。この時、バンク０に対応するラッチ回路ＬＡ０に入力されるバンク選択信号ＢＡ０が“Ｈ”となり、非選択のバンク１〜３に対応するラッチ回路ＬＡ１〜ＬＡ３に入力されるバンク選択信号ＢＡ１〜ＢＡ３が“Ｌ”となる。
【０２１８】
テストの対象となったメモリセルが不良の場合には、検知信号（ラッチ信号）ＣＯＭＰＥＲＲが“Ｈ”であるため、バンク選択信号ＢＡ０は、バンクアドレスデータラッチ回路ＢａｎＬ内のラッチ回路ＬＡＴＣＨ・ＢＡ０Ｌに入力され、その不良となったメモリセルのアドレスデータは、救済アドレスとして、救済アドレスデータラッチ回路Ａ０Ｌ〜Ａ３Ｌ内のラッチ回路ＬＡＴＣＨ・Ａ０Ｌ〜ＬＡＴＣＨ・Ａ３Ｌに入力される。
【０２１９】
マスターデータＭａｓｔｅｒ（Ｖｅｘｔ）は、例えば、常に、“Ｈ（＝電源電位Ｖｄｄ）”に設定されている。従って、検知信号（ラッチ信号）ＣＯＭＰＥＲＲが“Ｈ”になるときは、マスターデータラッチ回路ＭＡＳＴＬ内のラッチ回路ＬＡＴＣＨ・ＭＡＳＴＬには、マスターデータＭａｓｔｅｒ（Ｖｅｘｔ）＝“Ｈ”が入力される。
【０２２０】
ラッチ回路ＬＡＴＣＨ・ＢＡ０Ｌの出力信号（バンク選択信号）ＢＡＬ０は、マスターデータラッチ回路ＭＡＳＴＬ内のラッチ回路ＬＡＴＣＨ・ＭＡＳＴＬ及び救済アドレスデータラッチ回路Ａ０Ｌ〜Ａ３Ｌ内のラッチ回路ＬＡＴＣＨ・Ａ０Ｌ〜ＬＡＴＣＨ・Ａ３Ｌに入力され、これらラッチ回路の状態を制御する。
【０２２１】
テストモードベリファイ信号ＴＭＶＥＲＩＦＹについても、マスターデータラッチ回路ＭＡＳＴＬ内のラッチ回路ＬＡＴＣＨ・ＭＡＳＴＬ及び救済アドレスデータラッチ回路Ａ０Ｌ〜Ａ３Ｌ内のラッチ回路ＬＡＴＣＨ・Ａ０Ｌ〜ＬＡＴＣＨ・Ａ３Ｌに入力され、これらラッチ回路の状態を制御する。
【０２２２】
テストモードベリファイ信号ＴＭＶＥＲＩＦＹは、バンクアドレスデータラッチ回路ＢａｎＬ内のラッチ回路ＬＡＴＣＨ・ＢＡ０Ｌに入力されてもよいし、また、入力されなくてもよい（破線で示す）。
【０２２３】
図１６は、図１４のラッチ回路の動作波形例を示している。
テストモード時の擬似リードサイクルにおいて、検知信号（ラッチ信号）ＣＯＭＰＥＲＲが“Ｈ”になると、マスターデータＭａｓｔｅｒ（Ｖｅｘｔ）及びアドレスデータＡ０〜Ａ５は、ラッチ回路にラッチされる。
【０２２４】
マスターデータＭａｓｔｅｒ（Ｖｅｘｔ）は、常に、“Ｈ”であり、アドレスデータＡ０〜Ａ５は、不良セルのアドレス（ロウアドレス又はカラムアドレス）を表している。
【０２２５】
▲３▼−３．−２．  バンクアドレスデータラッチ回路ＢａｎＬ
図１７は、バンクアドレスデータラッチ回路ＢａｎＬ内のラッチ回路ＬＡＴＣＨ・ＢＡ０Ｌの例を示している。
【０２２６】
ラッチ回路ＬＡＴＣＨ・ＢＡ０Ｌは、インバータＩ２１〜Ｉ２３、クロックドインバータＣＩ１、ナンドゲート回路ＮＡＮＤ１１，ＮＡＮＤ１２、ＰチャネルＭＯＳトランジスタＰ４及びＮチャネルＭＯＳトランジスタＮ６から構成される。
【０２２７】
ＮチャネルＭＯＳトランジスタＮ６は、電源投入後の初期化動作に用いるものである。本例では、ｂＣＲＤＹが“Ｈ”になることにより、データラッチ部の入力ノードＬＡＩＮ１が“Ｌ”に初期化される。
【０２２８】
テストモード時のラッチサイクルにおいて、ｂＨＩＭＡＳＴは、“Ｈ”に設定される。その結果、ナンドゲート回路ＮＡＮＤ１１の出力データは、検知信号（ラッチ信号）ＣＯＭＰＥＲＲの値に依存するようになる。
【０２２９】
例えば、検知信号（ラッチ信号）ＣＯＭＰＥＲＲの値が“Ｈ”のときは、ナンドゲート回路ＮＡＮＤ１１の出力データは、“Ｌ”となり、ＰチャネルＭＯＳトランジスタＰ４は、オン状態となる。このため、バンク選択信号ＢＡ０は、ＰチャネルＭＯＳトランジスタＰ４を経由して、データラッチ部の入力ノードＬＡＩＮ１に転送される。
【０２３０】
また、検知信号（ラッチ信号）ＣＯＭＰＥＲＲの値が“Ｌ”のときは、ナンドゲート回路ＮＡＮＤ１１の出力データは、“Ｈ”となり、ＰチャネルＭＯＳトランジスタＰ４は、オフ状態となる。このため、バンク選択信号ＢＡ０は、データラッチ部の入力ノードＬＡＩＮ１に転送されない。
【０２３１】
本例では、実際にデータをラッチするラッチ部は、インバータＩ２１及びクロックドインバータＣＩ１から構成される。
【０２３２】
検知信号（ラッチ信号）ＣＯＭＰＥＲＲの値が“Ｈ”のとき、クロックドインバータＣＩ１は、動作状態となり、ラッチ部は、バンク選択信号ＢＡ０をラッチできる状態となる。検知信号（ラッチ信号）ＣＯＭＰＥＲＲの値が“Ｌ”のときは、クロックドインバータＣＩ１は、非動作状態となる。
【０２３３】
バンク０が選択されている場合には、バンク選択信号ＢＡ０は、“Ｈ”となるため、ラッチ部には、“Ｈ”がラッチされる。また、バンク０が選択されていない場合には、バンク選択信号ＢＡ０は、“Ｌ”となるため、ラッチ部には、“Ｌ”がラッチされる。
【０２３４】
ラッチ部にラッチされたバンク選択信号ＢＡ０は、クロック信号ＰＣＬＫに同期して、バンク選択信号ＢＡＬ０として、ラッチ回路ＬＡＴＣＨ・ＢＡ０Ｌから出力される。
【０２３５】
なお、クロック信号ＰＣＬＫは、例えば、図２０に示すように、テストモード時のフューズプログラムサイクルにおいて“Ｈ”となるフューズプログラム信号ＰＲＯＧＲＡＭと、外部クロック信号ＣＬＫとのアンド論理をとることにより得ることができる。
【０２３６】
▲３▼−３．−３．  マスターデータラッチ回路ＭＡＳＴＬ
図１８は、マスターデータラッチ回路ＭＡＳＴＬ内のラッチ回路ＬＡＴＣＨ・ＭＡＳＴＬの例を示している。
【０２３７】
ラッチ回路ＬＡＴＣＨ・ＭＡＳＴＬは、インバータＩ２４〜Ｉ２６、クロックドインバータＣＩ２、ナンドゲート回路ＮＡＮＤ１３〜ＮＡＮＤ１５、ＰチャネルＭＯＳトランジスタＰ５及びＮチャネルＭＯＳトランジスタＮ７から構成される。
【０２３８】
ＮチャネルＭＯＳトランジスタＮ７は、電源投入後の初期化動作に用いるものである。本例では、ｂＣＲＤＹが“Ｈ”になることにより、データラッチ部の入力ノードＬＡＩＮ２が“Ｌ”に初期化される。
【０２３９】
バンク０が選択されている場合、上述の図１７のバンクアドレスデータラッチ回路ＬＡＴＣＨ・ＢＡ０Ｌから出力されるバンク選択信号ＢＡＬ０（＝“Ｈ”）は、クロック信号ＰＣＬＫに同期して出力される。また、バンク０内のテストの対象となったメモリセルが不良であるの場合には、検知信号（ラッチ信号）ＣＯＭＰＥＲＲは、“Ｈ”である。
【０２４０】
従って、ナンドゲート回路ＮＡＮＤ１３の出力データは、“Ｌ”となり、ＰチャネルＭＯＳトランジスタＰ５は、オン状態となる。このため、マスターデータ（＝“Ｈ”）ＭＡＳＴＬは、ＰチャネルＭＯＳトランジスタＰ５を経由して、データラッチ部の入力ノードＬＡＩＮ２に転送される。
【０２４１】
また、検知信号（ラッチ信号）ＣＯＭＰＥＲＲの値が“Ｌ”のときは、ナンドゲート回路ＮＡＮＤ１３の出力データは、“Ｈ”となり、ＰチャネルＭＯＳトランジスタＰ５は、オフ状態となる。このため、マスターデータ（＝“Ｈ”）ＭＡＳＴＬは、データラッチ部の入力ノードＬＡＩＮ２に転送されない。
【０２４２】
ラッチ部は、インバータＩ２４及びクロックドインバータＣＩ２から構成される。検知信号（ラッチ信号）ＣＯＭＰＥＲＲの値が“Ｈ”のとき、クロックドインバータＣＩ２は、動作状態となり、ラッチ部は、マスターデータ（＝“Ｈ”）ＭＡＳＴＬをラッチする。検知信号（ラッチ信号）ＣＯＭＰＥＲＲの値が“Ｌ”のときは、クロックドインバータＣＩ２は、非動作状態となる。
【０２４３】
ラッチ部にラッチされたマスターデータ（＝“Ｈ”）ＭＡＳＴＬは、クロック信号ＰＣＬＫに同期して、マスターデータＬＭＡＳＴとして、ラッチ回路ＬＡＴＣＨ・ＭＡＳＴＬから出力される。クロック信号ＰＣＬＫは、上述したように、例えば、フューズプログラム信号ＰＲＯＧＲＡＭと外部クロック信号ＣＬＫとのアンド論理をとることにより得られる（図２０）。
【０２４４】
テストモードベリファイ信号ＴＭＶＥＲＩＦＹは、フューズプログラム回路ＦＰｉにプログラムされた救済アドレスデータを検証するときに“Ｈ”となる信号である。テストモードベリファイ信号ＴＭＶＥＲＩＦＹが“Ｈ”になると、ラッチ回路ＬＡＴＣＨ・ＭＡＳＴＬから出力されるマスターデータＬＭＡＳＴは、“Ｈ”に固定される。
【０２４５】
▲３▼−３．−４．  救済アドレスデータラッチ回路ＡｎＬ
図１９は、救済アドレスデータラッチ回路ＡｎＬ内のラッチ回路ＬＡＴＣＨ・ＡｎＬの例を示している。
【０２４６】
ラッチ回路ＬＡＴＣＨ・ＡｎＬは、インバータＩ２７〜Ｉ２９、クロックドインバータＣＩ３、ナンドゲート回路ＮＡＮＤ１６〜ＮＡＮＤ１８、ＰチャネルＭＯＳトランジスタＰ６及びＮチャネルＭＯＳトランジスタＮ８から構成される。
【０２４７】
ＮチャネルＭＯＳトランジスタＮ８は、電源投入後の初期化動作に用いるものである。本例では、ｂＣＲＤＹが“Ｈ”になることにより、データラッチ部の入力ノードＬＡＩＮ３が“Ｌ”に初期化される。
【０２４８】
バンク０が選択されている場合、上述の図１７のバンクアドレスデータラッチ回路ＬＡＴＣＨ・ＢＡ０Ｌから出力されるバンク選択信号ＢＡＬ０（＝“Ｈ”）は、クロック信号ＰＣＬＫに同期して出力される。また、バンク０内のテストの対象となったメモリセルが不良であるの場合には、検知信号（ラッチ信号）ＣＯＭＰＥＲＲは、“Ｈ”である。
【０２４９】
従って、ナンドゲート回路ＮＡＮＤ１６の出力データは、“Ｌ”となり、ＰチャネルＭＯＳトランジスタＰ６は、オン状態となる。このため、救済アドレスデータＡｎＬは、ＰチャネルＭＯＳトランジスタＰ６を経由して、データラッチ部の入力ノードＬＡＩＮ３に転送される。
【０２５０】
また、検知信号（ラッチ信号）ＣＯＭＰＥＲＲの値が“Ｌ”のときは、ナンドゲート回路ＮＡＮＤ１６の出力データは、“Ｈ”となり、ＰチャネルＭＯＳトランジスタＰ６は、オフ状態となる。このため、救済アドレスデータＡｎＬは、データラッチ部の入力ノードＬＡＩＮ３に転送されない。
【０２５１】
ラッチ部は、インバータＩ２７及びクロックドインバータＣＩ３から構成される。検知信号（ラッチ信号）ＣＯＭＰＥＲＲの値が“Ｈ”のとき、クロックドインバータＣＩ３は、動作状態となり、ラッチ部は、救済アドレスデータＡｎＬをラッチする。検知信号（ラッチ信号）ＣＯＭＰＥＲＲの値が“Ｌ”のときは、クロックドインバータＣＩ３は、非動作状態となる。
【０２５２】
ラッチ部にラッチされた救済アドレスデータＡｎＬは、クロック信号ＰＣＬＫに同期して、救済アドレスデータＬＡＤＤｎとして、ラッチ回路ＬＡＴＣＨ・ＡｎＬから出力される。
【０２５３】
テストモードベリファイ信号ＴＭＶＥＲＩＦＹは、フューズプログラム回路ＦＰｉにプログラムされた救済アドレスデータを検証するときに“Ｈ”となる信号である。テストモードベリファイ信号ＴＭＶＥＲＩＦＹが“Ｈ”になると、ラッチ回路ＬＡＴＣＨ・ＡｎＬから出力される救済アドレスデータＬＡＤＤｎは、“Ｈ”に固定される。
【０２５４】
▲３▼−３．−５．  動作
図２１は、図１７乃至図２０のラッチ回路の動作波形例を示している。
【０２５５】
まず、カウンタ（シフトレジスタ）のイニシャライズサイクルにおいて、ｂＣＲＤＹが“Ｈ”になり、カウンタが初期化されると共に、ラッチ回路ＬＡＴＣＨ・ＢＡ０Ｌ，ＬＡＴＣＨ・ＭＡＳＴＬ，ＬＡＴＣＨ・ＡｎＬが初期化される（ＬＡＩＮ１〜ＬＡＩＮ３＝“Ｌ”）。この後、ｂＣＲＤＹは、“Ｌ”になる。
【０２５６】
ＴＭＣＯＭＰを“Ｈ”に設定し、テストモード（ライトサイクル＋擬似リードサイクル）にエントリーする。この後、ラッチサイクルが実行される。
【０２５７】
ｂＨＩＴＭＡＳＴが“Ｈ”となる。検知信号（ラッチ信号）ＣＯＭＰＥＲＲが“Ｈ”のときは、マスターデータＭＡＳＴＬ（＝“Ｈ”）がラッチ回路ＬＡＴＣＨ・ＭＡＳＴＬにラッチされ、救済アドレスデータＡｎＬ（ｎ＝０，１，２，３）がラッチ回路ＬＡＴＣＨ・ＡｎＬにラッチされる。
【０２５８】
そして、この後、ＰＲＯＧＲＡＭを“Ｈ”に設定し、テストモードのフューズプログラムサイクルにエントリーする。マスターデータＬＭＡＳＴ及び救済アドレスデータＬＡＤＤｎは、クロック信号ＰＣＬＫに同期して、ラッチ回路ＬＡＴＣＨ・ＭＡＳＴＬ，ＬＡＴＣＨ・ＡｎＬから出力される。
【０２５９】
▲３▼−４．  スイッチ回路
図２２及び図２３は、スイッチ回路の例を示している。
スイッチ回路ＳＷは、アンドゲート回路から構成される。カウンタからの制御信号ＥＦＭＡＳＴ，ＥＦＡＤＤｎ（ｎ＝０，１，２，３）が“Ｈ”になると、スイッチ回路ＳＷは、データを転送できる状態になる。
【０２６０】
例えば、図２２に示すように、マスターデータＬＭＡＳＴの転送の有無を決定するスイッチＳＷは、ナンドゲート回路ＮＡＮＤ２０及びインバータＩ３１から構成される。カウンタからの制御信号ＥＦＭＡＳＴが“Ｈ”になると、マスターデータＬＭＡＳＴは、フューズプログラムデータ（マスターデータ）ＭＡＳＴとして、ラッチ回路からフューズプログラム回路に転送される。
【０２６１】
また、図２３に示すように、救済アドレスデータＬＡＤＤｎの転送の有無を決定するスイッチＳＷは、ナンドゲート回路ＮＡＮＤ２１及びインバータＩ３２から構成される。カウンタからの制御信号ＥＦＡＤＤｎが“Ｈ”になると、救済アドレスデータＬＡＤＤｎは、フューズプログラムデータ（救済アドレスデータ）ＡＤＤｎとして、ラッチ回路からフューズプログラム回路に転送される。
【０２６２】
なお、図２２及び図２３において、カウンタからの制御信号ＥＦＭＡＳＴ，ＥＦＡＤＤｎが“Ｌ”のときは、スイッチ回路ＳＷの出力データは、常に、“Ｌ”となる。
【０２６３】
▲３▼−５．  カウンタ
▲３▼−５．−１．  概要
上述したように、フューズプログラム回路ＦＰｉ（図１３）内の複数の電気的フューズＥＦの一端は、共通に、ＶＢＰノードに接続される。この場合、複数又は全ての電気的フューズＥＦに対して、同時に、データプログラムを実行すると、“１”−プログラミングの対象となる電気的フューズＥＦが２つ以上存在するときに、問題が生じることがある。
【０２６４】
即ち、高電圧により、最初に、１つの電気的フューズＥＦが破壊されたとすると、ＶＢＰノードから、その１つの電気的フューズＥＦを経由して、接地ノードＶｓｓに電流が流れる。すると、複数の電気的フューズＥＦの一端（ＶＢＰ側）の電位が低下し、まだ、破壊されていない“１”−プログラミングの対象となる電気的フューズＥＦに、十分な高電圧が印加されなくなり、“１”−プログラミングが不可能になる可能性がある。
【０２６５】
そこで、本例では、プログラミングの対象となる電気的フューズＥＦを選択するためのカウンタＣｉ及び上述のスイッチ回路ＳＷ（図２２及び図２３）を新規に設け、マスターデータＬＭＡＳＴ及び救済アドレスデータＬＡＤＤｎを、１ビットずつ、フューズプログラム回路ＦＰｉ内の電気的フューズＥＦにプログラムするようにしている。
【０２６６】
▲３▼−５．−２．  全体図
図２４は、カウンタの例を示している。
本例では、カウンタＣｉ（ｉ＝０，１，２，３）は、ＴＹＰＥ−Ａ回路及びＴＹＰＥ−Ｂ回路を有するシフトレジスタである。
【０２６７】
制御信号ＰＣＬＫ，ｂＰＣＬＫ，ＣＲＤＹ，ｂＣＲＤＹは、ＴＹＰＥ−Ａ回路及びＴＹＰＥ−Ｂ回路にそれぞれ入力され、各回路の動作を制御する。制御信号ＣＲＤＹと制御信号ｂＣＲＤＹとの関係、及び、制御信号ＰＣＬＫと制御信号ｂＰＣＬＫとの関係は、図２５に示すようになる。
【０２６８】
▲３▼−５．−３．  ＴＹＰＥ−Ａ回路
図２６は、ＴＹＰＥ−Ａ回路の例を示している。
ＴＹＰＥ−Ａ回路は、インバータＩ３４〜Ｉ３７、クロックドインバータＣＩ４、ナンドゲート回路ＮＡＮＤ２２、ＰチャネルＭＯＳトランジスタＰ７及びスイッチ（トランスファゲート）ＳＷ１，ＳＷ２から構成される。
【０２６９】
シフトレジスタのイニシャライズサイクル（図２１）では、制御信号ＣＲＤＹが“Ｌ”になり、ＴＹＰＥ−Ａ回路内のラッチ部の入力ノードｎｏｄｅＡの電位が“Ｈ”に設定される。また、制御信号ＣＲＤＹが“Ｌ”のとき、クロックドインバータＣＩ４が動作状態になるため、インバータＩ３４及びクロックドインバータＣＩ４からなるラッチ部には、“Ｈ”がラッチされる。
【０２７０】
制御信号ＰＣＬＫは、図２０に示すように、フューズプログラム信号ＰＲＯＧＲＡＭと外部クロック信号ＣＬＫとのアンド論理をとることにより得られるクロック信号である。制御信号ＰＣＬＫは、当初は、“Ｌ”状態であるため、スイッチＳＷ２は、オン状態であり、インバータＩ３５，Ｉ３６からなるラッチ部にも、“Ｈ”がラッチされる。ノードｎｏｄｅＡの電位とＦＯＵＴの電位が、互いに等しくなる（ＦＯＵＴ＝“Ｈ”）。
【０２７１】
この後、制御信号ＣＲＤＹは、“Ｈ”になる。
【０２７２】
フューズプログラムサイクルでは、フューズプログラム信号ＰＲＯＧＲＡＭが“Ｈ”であるため、外部クロック信号ＣＬＫに同期したクロック信号ＰＣＬＫが生成される。ＴＹＰＥ−Ａ回路の動作は、クロック信号ＰＣＬＫに制御される。
【０２７３】
即ち、クロック信号ＰＣＬＫが“Ｈ”になると、スイッチＳＷ１がオン状態となり、インバータＩ３４及びクロックドインバータＣＩ４からなるラッチ部に“Ｌ”がラッチされる（ｎｏｄｅＡ＝“Ｌ”）。また、出力信号ＦＯＵＴは、“Ｈ”であるため、ナンドゲート回路ＮＡＮＤ２２の２つの入力信号は、共に、“Ｈ”となる。その結果、制御信号ＥＦＭＡＳＴは、“Ｈ”となる。
【０２７４】
制御信号ＥＦＭＡＳＴが“Ｈ”になると、上述のスイッチ回路（図２２）は、マスターデータＬＭＡＳＴを転送できる状態となる。
【０２７５】
この後、クロック信号ＰＣＬＫが“Ｌ”になると、再び、スイッチＳＷ１がオフ状態、スイッチＳＷ２がオン状態となり、インバータＩ３５，Ｉ３６からなるラッチ部にも、“Ｌ”がラッチされる。ノードｎｏｄｅＡの電位とＦＯＵＴの電位が、互いに等しくなる（ＦＯＵＴ＝“Ｌ”）。
【０２７６】
さらに、この後、クロック信号ＰＣＬＫが“Ｈ”になると、スイッチＳＷ１がオン状態となり、インバータＩ３４及びクロックドインバータＣＩ４からなるラッチ部に“Ｌ”がラッチされる（ｎｏｄｅＡ＝“Ｌ”）。また、出力信号ＦＯＵＴは、“Ｌ”であるため、制御信号ＥＦＭＡＳＴは、“Ｌ”となる。
【０２７７】
制御信号ＥＦＭＡＳＴは、クロック信号ＰＣＬＫの最初のサイクル、即ち、クロック信号ＰＣＬＫが最初に“Ｈ”になったときに“Ｈ”となり、それ以降のサイクルでは、常に、“Ｌ”となる。
【０２７８】
▲３▼−５．−４．  ＴＹＰＥ−Ｂ回路
図２７は、ＴＹＰＥ−Ｂ回路の例を示している。
ＴＹＰＥ−Ｂ回路は、インバータＩ３８〜Ｉ４２、ナンドゲート回路ＮＡＮＤ２３、ＮチャネルＭＯＳトランジスタＮ９及びスイッチ（トランスファゲート）ＳＷ３，ＳＷ４から構成される。
【０２７９】
シフトレジスタのイニシャライズサイクル（図２１）では、制御信号ＣＲＤＹが“Ｌ”、制御信号ｂＣＲＤＹが“Ｈ”になり、ＴＹＰＥ−Ｂ回路内のラッチ部の入力ノードｎｏｄｅＢの電位が“Ｌ”に設定される。即ち、インバータＩ３８，Ｉ３９からなるラッチ部には、“Ｌ”がラッチされる。
【０２８０】
制御信号ＰＣＬＫは、フューズプログラム信号ＰＲＯＧＲＡＭと外部クロック信号ＣＬＫとのアンド論理をとることにより得られるクロック信号である。制御信号ＰＣＬＫは、当初は、“Ｌ”状態であるため、スイッチＳＷ４は、オン状態であり、インバータＩ４０，Ｉ４１からなるラッチ部にも、“Ｌ”がラッチされる。ノードｎｏｄｅＢの電位とＦＯＵＴｍの電位が、互いに等しくなる（ＦＯＵＴｍ＝“Ｌ”）。
【０２８１】
この後、制御信号ｂＣＲＤＹは、“Ｌ”になる。
【０２８２】
フューズプログラムサイクルでは、フューズプログラム信号ＰＲＯＧＲＡＭが“Ｈ”であるため、外部クロック信号ＣＬＫに同期したクロック信号ＰＣＬＫが生成される。ＴＹＰＥ−Ｂ回路の動作は、クロック信号ＰＣＬＫに制御される。
【０２８３】
即ち、クロック信号ＰＣＬＫが“Ｈ”になると、スイッチＳＷ３がオン状態となり、インバータＩ３８、Ｉ３９からなるラッチ部に、入力データＦＩＮｍがラッチされる（ｎｏｄｅＢ＝ＦＩＮｍ）。
【０２８４】
入力データＦＩＮｍは、前段のユニットの出力信号である。前段のユニットがＴＹＰＥ−Ａ回路である場合には、入力データＦＩＮｍは、ＴＹＰＥ−Ａ回路の出力データＦＯＵＴとなる。また、前段のユニットがＴＹＰＥ−Ｂ回路である場合には、入力データＦＩＮｍは、前段のＴＹＰＥ−Ｂ回路の出力データＦＯＵＴｍ−１となる。
【０２８５】
出力信号ＦＯＵＴｍは、当初は、“Ｌ”であるため、ナンドゲート回路ＮＡＮＤ２２の出力データは、“Ｈ”となる。その結果、制御信号ＥＦＡＤＤｍは、“Ｌ”となる。
【０２８６】
この後、クロック信号ＰＣＬＫが“Ｌ”になると、再び、スイッチＳＷ３がオフ状態、スイッチＳＷ４がオン状態となり、インバータＩ４０，Ｉ４１からなるラッチ部にも、入力データＦＩＮｍ、即ち、前段のユニットの出力信号がラッチされる。ノードｎｏｄｅＢの電位とＦＯＵＴｍの電位が、互いに等しくなる。
【０２８７】
さらに、この後、クロック信号ＰＣＬＫが“Ｈ”になると、本サイクルの前のサイクルでインバータＩ３８、Ｉ３９からなるラッチ部にラッチされた入力データＦＩＮｍが“Ｈ”であるときには、現在のＦＯＵＴｍの状態が“Ｈ”であるため、制御信号ＥＦＡＤＤｍは、“Ｈ”となる。
【０２８８】
制御信号ＥＦＡＤＤｍが“Ｈ”になると、上述のスイッチ回路（図２３）は、救済アドレスデータ（１ビット）ＬＡＤＤｍを転送できる状態となる。
【０２８９】
本サイクルの前のサイクルでインバータＩ３８、Ｉ３９からなるラッチ部にラッチされた入力データＦＩＮｍが“Ｌ”であるときには、現在のＦＯＵＴｍの状態が“Ｌ”であるため、制御信号ＥＦＡＤＤｍは、“Ｌ”となる。
【０２９０】
制御信号ＥＦＡＤＤｍが、一度、“Ｈ”になった場合には、そのサイクル以降のサイクルでは、制御信号ＥＦＡＤＤｍは、常に、“Ｌ”となる。
【０２９１】
以上より、図２４乃至図２７に示すカウンタの動作としては、最初のサイクルで、クロック信号ＰＣＬＫが“Ｈ”になると、制御信号ＥＦＭＡＳＴが“Ｈ”となり、この後のサイクルでは、クロック信号ＰＣＬＫが“Ｈ”になる度に、制御信号ＥＦＡＤＤ０から制御信号ＥＦＡＤＤ３まで、順次、“Ｈ”がシフトしていく動作となる。
【０２９２】
▲３▼−５．−５．  動作
図２８は、図２４乃至図２７のカウンタの動作波形例を示している。
シフトレジスタのイニシャライズサイクルでは、制御信号ＣＲＤＹが“Ｈ”になり、制御信号ｂＣＲＤＹが“Ｌ”になる。テストモードエントリーサイクルにおいて、フューズプログラム信号ＰＲＯＧＲＡＭが“Ｈ”となった後、フューズプログラムサイクルで、実際に、電気的フューズＥＦに対するデータプログラムが実行される。
【０２９３】
即ち、最初に、制御信号ＰＣＬＫが“Ｈ”になると、制御信号ＥＦＭＡＳＴが“Ｈ”になり、例えば、図１３のマスターデータＦＭＡＳＴに関わるトランジスタＴｒ２がオン状態となり、電気的フューズＥＦが破壊され、“１”−プログラミングが実行される。
【０２９４】
次に、制御信号ＰＣＬＫが“Ｈ”になると、制御信号ＥＦＡＤＤ０が“Ｈ”になり、例えば、図１３の救済アドレスデータＦＡＤＤ０に関わるトランジスタＴｒ２は、プログラムデータに応じて、オン／オフ状態となる。
【０２９５】
フューズプログラムデータＡＤＤ０が“１”の場合には、図１３の救済アドレスデータＦＡＤＤ０に関わるトランジスタＴｒ２は、オン状態となるため、電気的フューズＥＦは、破壊される。フューズプログラムデータＡＤＤ０が“０”の場合には、図１３の救済アドレスデータＦＡＤＤ０に関わるトランジスタＴｒ２は、オフ状態となるため、電気的フューズＥＦは、破壊されない。
【０２９６】
この後、制御信号ＰＣＬＫが“Ｈ”になる度に、制御信号ＥＦＡＤＤ１〜ＥＦＡＤＤ３が、順次、“Ｈ”になり、例えば、図１３の救済アドレスデータＦＡＤＤ１〜ＦＡＤＤ３に関わる電気的フューズＥＦに、救済アドレスデータがプログラミングされる。
【０２９７】
本例のフューズプログラムサイクルでは、５サイクル、即ち、５回、制御信号ＰＣＬＫが“Ｈ”になることにより、１つのバンクｉに対応する１つのフューズプログラム回路ＦＰｉに、１つの救済アドレスデータがプログラムされる。
【０２９８】
本発明の例によれば、フューズプログラム回路ＦＰｉ内の電気的フューズＥＦに対するプログラム動作は、救済アドレスデータの値によらず、常に、同じ動作となる。このため、１つのテスタを用いて、複数チップに対するフューズプログラムを同時に行うことが可能となる。
【０２９９】
即ち、電気的フューズＥＦに対する従来のプログラム動作では、“１”−プログラミング（絶縁膜の破壊）を実行する電気的フューズに対してのみ、プログラミング動作を行っていたため、１つのテスタは、１つのチップに対するフューズプログラムしか行うことができない。
【０３００】
これに対し、本発明に関わるエラー検出回路及びセルフフューズプログラム回路を用いれば、救済アドレスデータの値にかかわらず、常に、図２８に示すような動作により、フューズプログラムが実行される。
【０３０１】
即ち、本発明の例では、“１”−プログラミング（絶縁膜の破壊）を実行する電気的フューズＥＦのみならず、“０”−プログラミングを実行する電気的フューズＥＦに対しても、プログラミング動作を実行する。但し、“０”−プログラミング動作では、電気的フューズＥＦは、破壊されないため、電気的フューズＥＦの状態は、何ら変わらない。
【０３０２】
▲４▼  モニタ回路
▲４▼−１．  概要
次に、モニタ回路について説明する。
【０３０３】
モニタ回路Ｍｉ（ｉ＝０，１，２，３）は、フューズプログラム回路ＦＰｉに対応している。本例では、４つのバンク０〜３を前提とし、４つのフューズプログラム回路ＦＰｉをチップ内に設けたため、モニタ回路Ｍｉも、チップ内に４つ配置する。但し、後述する例のように、全てのバンク０〜３又は全てのフューズプログラム回路ＦＰｉに対して、共通に、１つのモニタ回路Ｍｉを設けるようにしてもよい。
【０３０４】
図１３に示すように、例えば、モニタ回路Ｍｉは、インバータＩ２０、トランスファゲート（スイッチ）ＴＧ及びモニタ２２から構成される。テストモードベリファイ信号ＴＭＶＥＲＩＦＹは、フューズプログラム回路ＦＰｉ内の電気的フューズＥＦにプログラムされた救済アドレスデータを検証する際に、“Ｈ”となる信号である。
【０３０５】
本発明の例に関わるエラー検出回路及びセルフフューズプログラム回路を用いた場合、救済アドレスは、チップ内で自動的に生成され、かつ、チップ内で自動的に電気的フューズＥＦにプログラムされる。
【０３０６】
そこで、フューズプログラム回路ＦＰｉにプログラムされた救済アドレスデータをモニタするためのモニタ回路Ｍｉを用意する。モニタ回路Ｍｉは、チップ内部に設けても、又は、チップ外部に設けても、どちらでもよい。モニタ回路Ｍｉの一部、例えば、モニタ２２のみを、チップ外部に設けてもよい。
【０３０７】
モニタ回路Ｍｉは、フューズプログラム回路ＦＰｉにプログラムされた救済アドレスデータをモニタするために使用することができる。
【０３０８】
また、例えば、テストモード時に、テスタにより、検知信号（ラッチ信号）ＣＯＭＰＥＲＲをモニタし、ＣＯＭＰＥＲＲ＝“Ｈ”になったときの外部アドレスデータ（救済アドレスデータ）Ａ０〜Ａ３を記憶しておく。そして、本発明に関わる救済アドレスデータのプログラミングが終了した後に、正確に、救済アドレスデータがプログラミングされたか否かを、モニタ回路Ｍｉを用いて検証（ベリファイ）することができる。
【０３０９】
▲４▼−２．  動作
図４３は、ベリファイ動作の動作波形例を示している。
本例では、１つのバンクに１つのモニタ回路を対応させているため、バンクの選択のために使用する／ＲＡＳ及びＡ４，Ａ５は、無視してよい。
【０３１０】
ベリファイ動作では、図１３の電気的フューズＥＦの一端に共通に接続されるＶＢＰノードには、高電位ＶＢＰに代えて、例えば、電源電位Ｖｄｄを与える。ベリファイモードでは、まず、テストモードベリファイ信号ＴＭＶＥＲＩＦＹが“Ｈ”になる。
【０３１１】
この時、例えば、図１８に示すマスターデータラッチ回路ＬＡＴＣＨ・ＭＡＳＴＬの出力データＬＭＡＳＴ及び図１９に示す救済アドレスデータラッチ回路ＬＡＴＣＨ・ＡｎＬの出力データＬＡＤＤｎは、強制的に、“Ｈ”となる。また、図１３のモニタ回路Ｍｉ内のトランスファゲートＴＧがオン状態となり、モニタ２２がフューズプログラム回路ＦＰｉ内のトランジスタＴｒ２の一端に電気的に接続される。
【０３１２】
また、制御信号ＣＲＤＹが“Ｌ”になり、図２４乃至図２７のカウンタ（シフトレジスタ）Ｃｉがイニシャライズされる。この後、制御信号ＣＲＤＹは、“Ｈ”になる。
【０３１３】
ベリファイサイクルでは、クロック信号ＣＬＫに同期して、図１３のカウンタＣｉの出力データＥＦＭＡＳＴ，ＥＦＡＤＤ０，ＥＦＡＤＤ１，ＥＦＡＤＤ２，ＥＦＡＤＤ３が、順次、“Ｈ”になる。
【０３１４】
図１３のラッチ回路ＬＡ０，ＬＡ１，ＬＡ２，ＬＡ３の出力データＬＭＡＳＴ，ＬＡＤＤｎは、上述のように、全て、“Ｈ”であるため、カウンタＣｉの出力データＥＦＭＡＳＴ，ＥＦＡＤＤ０，ＥＦＡＤＤ１，ＥＦＡＤＤ２，ＥＦＡＤＤ３が、順次、“Ｈ”になることにより、フューズプログラム回路ＦＰｉ内の電気的フューズＥＦの状態を、モニタ回路Ｍｉによりモニタすることができる。
【０３１５】
例えば、カウンタＣｉの出力データＥＦＡＤＤ０が“Ｈ”のとき、救済アドレスデータＦＡＤＤ０に関わる電気的フューズＥＦの他端は、モニタ回路Ｍｉに電気的に接続される。この場合、電気的フューズＥＦが破壊されていれば（“１”状態）、ＶＢＰノードからモニタ回路Ｍｉに向かって電流が流れ、電気的フューズＥＦが破壊されていなければ（“０”状態）、ＶＢＰノードからモニタ回路Ｍｉに向かって電流が流れることはない。
【０３１６】
従って、例えば、モニタ回路Ｍｉにより、この電流の有無を検出することにより、救済アドレスデータＦＡＤＤ０に関わる電気的フューズＥＦの状態を確認することができる。
【０３１７】
セルフフューズプログラム（自己救済）の場合、本来は、期待値（プログラムされるべき値）が存在しないので、フューズプログラムデータのベリファイを実行する必要がない。
【０３１８】
しかし、このような状況下でも、回路動作の確認のために、セルフフューズプログラムではなく、故意に、ライトデータをプログラムする場合には、ベリファイが必要となる。つまり、モニタ回路Ｍｉにより確認されたデータとテスタに記憶された救済アドレスデータとを比較することにより、正確に、救済アドレスデータがフューズプログラム回路ＦＰｉにプログラミングされたか否かを検証（ベリファイ）できる。
【０３１９】
なお、ベリファイ動作は、フューズプログラム動作の後、続けて行うことができる。但し、図４３に示すように、ベリファイ動作前には、ベリファイエントリー動作及びシフトレジスタのイニシャライズ動作を行う必要がある。
【０３２０】
▲５▼  変形例
図１７のバンクアドレスデータラッチ回路ＬＡＴＣＨ・ＢＡ０Ｌ、図１８のマスターデータラッチ回路ＬＡＴＣＨ・ＭＡＳＴＬ及び図１９の救済アドレスデータラッチ回路ＬＡＴＣＨ・ＡｎＬの変形例について説明する。
【０３２１】
▲５▼−１．  バンクアドレスデータラッチ回路ＢａｎＬ
図２９は、バンクアドレスデータラッチ回路ＢａｎＬ内のラッチ回路ＬＡＴＣＨ・ＢＡ０Ｌの例を示している。
【０３２２】
ラッチ回路ＬＡＴＣＨ・ＢＡ０Ｌは、インバータＩ４３〜Ｉ４６、クロックドインバータＣＩ５、ナンドゲート回路ＮＡＮＤ２４，ＮＡＮＤ２５、ＰチャネルＭＯＳトランジスタＰ８及びＮチャネルＭＯＳトランジスタＮ１０から構成される。
【０３２３】
ＮチャネルＭＯＳトランジスタＮ１０は、電源投入後の初期化動作に用いるものである。本例では、ｂＣＲＤＹが“Ｈ”になることにより、データラッチ部の入力ノードＬＡＩＮ１が“Ｌ”に初期化される。
【０３２４】
テストモード時のラッチサイクルにおいて、例えば、検知信号（ラッチ信号）ＣＯＭＰＥＲＲの値が“Ｈ”のときは、ＰチャネルＭＯＳトランジスタＰ８は、オン状態となる。このため、バンク選択信号ＢＡ０は、ＰチャネルＭＯＳトランジスタＰ８を経由して、データラッチ部の入力ノードＬＡＩＮ１に転送される。
【０３２５】
また、検知信号（ラッチ信号）ＣＯＭＰＥＲＲの値が“Ｌ”のときは、ＰチャネルＭＯＳトランジスタＰ８は、オフ状態となる。このため、バンク選択信号ＢＡ０は、データラッチ部の入力ノードＬＡＩＮ１に転送されない。
【０３２６】
本例では、実際にデータをラッチするラッチ部は、インバータＩ４４及びクロックドインバータＣＩ５から構成される。
【０３２７】
検知信号（ラッチ信号）ＣＯＭＰＥＲＲの値が“Ｈ”のとき、クロックドインバータＣＩ５は、動作状態となり、ラッチ部は、バンク選択信号ＢＡ０をラッチできる状態となる。検知信号（ラッチ信号）ＣＯＭＰＥＲＲの値が“Ｌ”のときは、クロックドインバータＣＩ５は、非動作状態となる。
【０３２８】
バンク０が選択されている場合には、バンク選択信号ＢＡ０は、“Ｈ”となるため、ラッチ部には、“Ｈ”がラッチされる。また、バンク０が選択されていない場合には、バンク選択信号ＢＡ０は、“Ｌ”となるため、ラッチ部には、“Ｌ”がラッチされる。
【０３２９】
ラッチ部にラッチされたバンク選択信号ＢＡ０は、クロック信号ＰＣＬＫに同期して、バンク選択信号ＢＡＬ０として、ラッチ回路ＬＡＴＣＨ・ＢＡ０Ｌから出力される。
【０３３０】
テストモードベリファイ信号ＴＭＶＥＲＩＦＹが“Ｈ”のときは、ラッチ回路ＬＡＴＣＨ・ＢＡ０Ｌの出力データＢＡＬ０は、“Ｈ”に固定される。
【０３３１】
▲５▼−２．  マスターデータラッチ回路ＭＡＳＴＬ
図３０は、マスターデータラッチ回路ＭＡＳＴＬ内のラッチ回路ＬＡＴＣＨ・ＭＡＳＴＬの例を示している。
【０３３２】
ラッチ回路ＬＡＴＣＨ・ＭＡＳＴＬは、インバータＩ４７〜Ｉ５０、クロックドインバータＣＩ６、ナンドゲート回路ＮＡＮＤ２６〜ＮＡＮＤ２７、ＰチャネルＭＯＳトランジスタＰ９及びＮチャネルＭＯＳトランジスタＮ１１から構成される。
【０３３３】
ＮチャネルＭＯＳトランジスタＮ１１は、電源投入後の初期化動作に用いるものである。本例では、ｂＣＲＤＹが“Ｈ”になることにより、データラッチ部の入力ノードＬＡＩＮ２が“Ｌ”に初期化される。
【０３３４】
バンク０が選択されている場合、上述の図２９のバンクアドレスデータラッチ回路ＬＡＴＣＨ・ＢＡ０Ｌから出力されるバンク選択信号ＢＡＬ０（＝“Ｈ”）は、クロック信号ＰＣＬＫに同期して出力される。また、バンク０内のテストの対象となったメモリセルが不良であるの場合には、検知信号（ラッチ信号）ＣＯＭＰＥＲＲは、“Ｈ”である。
【０３３５】
従って、ＰチャネルＭＯＳトランジスタＰ９は、オン状態となる。このため、マスターデータ（＝“Ｈ”）ＭＡＳＴＬは、ＰチャネルＭＯＳトランジスタＰ９を経由して、データラッチ部の入力ノードＬＡＩＮ２に転送される。
【０３３６】
また、検知信号（ラッチ信号）ＣＯＭＰＥＲＲの値が“Ｌ”のときは、ＰチャネルＭＯＳトランジスタＰ９は、オフ状態となる。このため、マスターデータ（＝“Ｈ”）ＭＡＳＴＬは、データラッチ部の入力ノードＬＡＩＮ２に転送されない。
【０３３７】
ラッチ部は、インバータＩ４８及びクロックドインバータＣＩ６から構成される。検知信号（ラッチ信号）ＣＯＭＰＥＲＲの値が“Ｈ”のとき、クロックドインバータＣＩ６は、動作状態となり、ラッチ部は、マスターデータ（＝“Ｈ”）ＭＡＳＴＬをラッチする。検知信号（ラッチ信号）ＣＯＭＰＥＲＲの値が“Ｌ”のときは、クロックドインバータＣＩ６は、非動作状態となる。
【０３３８】
ラッチ部にラッチされたマスターデータ（＝“Ｈ”）ＭＡＳＴＬは、クロック信号ＰＣＬＫに同期して、マスターデータＬＭＡＳＴとして、ラッチ回路ＬＡＴＣＨ・ＭＡＳＴＬから出力される。
【０３３９】
バンク選択信号ＢＡＬ０が“Ｌ”のときは、ラッチ回路ＬＡＴＣＨ・ＭＡＳＴＬの出力データＬＭＡＳＴは、“Ｌ”に固定される。また、テストモードベリファイ信号ＴＭＶＥＲＩＦＹが“Ｈ”のときは、ラッチ回路ＬＡＴＣＨ・ＭＡＳＴＬの出力データＬＭＡＳＴは、“Ｈ”に固定される。
【０３４０】
▲５▼−３．  救済アドレスデータラッチ回路ＡｎＬ
図３１は、救済アドレスデータラッチ回路ＡｎＬ内のラッチ回路ＬＡＴＣＨ・ＡｎＬの例を示している。
【０３４１】
ラッチ回路ＬＡＴＣＨ・ＡｎＬは、インバータＩ５１〜Ｉ５４、クロックドインバータＣＩ７、ナンドゲート回路ＮＡＮＤ２８〜ＮＡＮＤ２９、ＰチャネルＭＯＳトランジスタＰ１０及びＮチャネルＭＯＳトランジスタＮ１２から構成される。
【０３４２】
ＮチャネルＭＯＳトランジスタＮ１２は、電源投入後の初期化動作に用いるものである。本例では、ｂＣＲＤＹが“Ｈ”になることにより、データラッチ部の入力ノードＬＡＩＮ３が“Ｌ”に初期化される。
【０３４３】
バンク０が選択されている場合、上述の図２９のバンクアドレスデータラッチ回路ＬＡＴＣＨ・ＢＡ０Ｌから出力されるバンク選択信号ＢＡＬ０（＝“Ｈ”）は、クロック信号ＰＣＬＫに同期して出力される。また、バンク０内のテストの対象となったメモリセルが不良であるの場合には、検知信号（ラッチ信号）ＣＯＭＰＥＲＲは、“Ｈ”である。
【０３４４】
従って、ＰチャネルＭＯＳトランジスタＰ１０は、オン状態となる。このため、救済アドレスデータＡｎＬは、ＰチャネルＭＯＳトランジスタＰ１０を経由して、データラッチ部の入力ノードＬＡＩＮ３に転送される。
【０３４５】
また、検知信号（ラッチ信号）ＣＯＭＰＥＲＲの値が“Ｌ”のときは、ＰチャネルＭＯＳトランジスタＰ１０は、オフ状態となる。このため、救済アドレスデータＡｎＬは、データラッチ部の入力ノードＬＡＩＮ３に転送されない。
【０３４６】
ラッチ部は、インバータＩ５２及びクロックドインバータＣＩ７から構成される。検知信号（ラッチ信号）ＣＯＭＰＥＲＲの値が“Ｈ”のとき、クロックドインバータＣＩ７は、動作状態となり、ラッチ部は、救済アドレスデータＡｎＬをラッチする。検知信号（ラッチ信号）ＣＯＭＰＥＲＲの値が“Ｌ”のときは、クロックドインバータＣＩ７は、非動作状態となる。
【０３４７】
ラッチ部にラッチされた救済アドレスデータＡｎＬは、クロック信号ＰＣＬＫに同期して、救済アドレスデータＬＡＤＤｎとして、ラッチ回路ＬＡＴＣＨ・ＡｎＬから出力される。
【０３４８】
バンク選択信号ＢＡＬ０が“Ｌ”のときは、ラッチ回路ＬＡＴＣＨ・ＡｎＬの出力データＬＡＤＤｎは、“Ｌ”に固定される。また、テストモードベリファイ信号ＴＭＶＥＲＩＦＹが“Ｈ”のときは、ラッチ回路ＬＡＴＣＨ・ＡｎＬの出力データＬＡＤＤｎは、“Ｈ”に固定される。
【０３４９】
▲６▼  効果
本発明の例１によれば、チップ内に、メモリセルの不良を検出するエラー検出回路と、その不良のメモリセルのアドレスを救済アドレスとして、自動的に、フューズプログラム回路にプログラムするセルフフューズプログラム回路とを新規に設けている。このため、特に、組み立て工程後に発生するメモリセルの不良を、ＦＡＭを搭載した高価なテスタを用いずに救済することができる。
【０３５０】
例えば、図４４に示すように、本発明に関わるテストフローによれば、組み立て工程後に発生するメモリセルの不良を、救済アドレス作成機能を有しない安価なテスタでテストすることが可能になる。しかも、救済アドレスの作成及びそのプログラムは、チップ内で自動的に行われることになると共に（セルフフューズプログラム）、１つのテスタで複数のチップに対して同時にフューズプログラムすることも可能になる。
【０３５１】
この効果は、図４４のテストフローを図５１のテストフローと比較すれば、明らかである。
従って、テスト時間の短縮による製造コストの低下が可能となる。
【０３５２】
（３）    例２
以下、本発明の例２に関わる半導体メモリについて説明する。
【０３５３】
▲１▼  全体図
図３２は、本発明の例２に関わる半導体メモリの主要部を示している。
例２に関わる半導体メモリの特徴は、例１に関わる半導体メモリと比べると、セルフフューズプログラム回路２０内に、テストモードのベリファイサイクルで、バンクを選択するバンクセレクト機能を発揮することができるバンクセレクト回路ＢＳｉを設けた点にある。
【０３５４】
例１では、ラッチ回路ＬＡｉがバンクセレクト機能を有している。しかし、このバンクセレクト機能は、テストモード時のフューズプログラムサイクルにおいて発揮されるものであった。つまり、テストモードのベリファイサイクルでは、テストモードベリファイ信号ＴＭＶＥＲＩＦＹが“Ｈ”になることにより、全てのバンクに対応する全てのフューズプログラム回路ＦＰに対して、救済アドレスデータのモニタ動作が行われていた（図１３、図１７−１９及び図２９−図３１を参照）。
【０３５５】
これに対し、例２では、バンクセレクト回路ＢＳｉは、テストモード時のフューズプログラムサイクル及びベリファイサイクルで、バンクを選択するバンクセレクト機能を発揮することができる。このため、選択されたバンクに対応するフューズプログラム回路ＦＰｉ内の電気的フューズＥＦにプログラムされた救済アドレスデータのみを、選択的に、モニタ回路Ｍでモニタすることができる。その結果、モニタ回路Ｍは、チップ１０に１つだけ設ければ足りる。
【０３５６】
以下、本例の半導体メモリの具体的構成について説明する。
【０３５７】
チップ１０内には、メモリセルアレイ１１が配置される。メモリセルアレイ１１は、複数のメモリブロック（例えば、バンク）のうちの１つであってもよい。本例では、メモリセルアレイ１１は、デコーダ、センスアンプ、リード／ライト回路などの周辺回路の一部を含んでいるものとする。
【０３５８】
外部入出力端子（ＤＱ端子）１２は、プログラムデータをチップ１０内に取り込み、かつ、リードデータをチップ外に出力するための要素である。入力回路１４Ａは、外部入出力端子１２に与えられたプログラムデータをメモリセルアレイ１１に転送する。出力回路１７Ａは、メモリセルアレイ１１から読み出されたリードデータを外部入出力端子１２に転送する。
【０３５９】
メモリセルアレイ１１と入力回路１４との間には、擬似リード制御回路  （  Ｐｓｅｕｄｏ  Ｒｅａｄ  Ｃｏｎｔｒｏｌ  Ｃｉｒｃｕｉｔ  ）  １５が配置され、メモリセルアレイ１１と出力回路１６との間には、擬似リード制御回路１６が配置される。比較回路１８は、擬似リード制御回路１５，１６の出力データｃｏｍｐＷ，ｃｏｍｐＲに基づいて、検知信号（ラッチ信号）ＣＯＭＰＥＲＲを出力する。
【０３６０】
擬似リード制御回路１５は、ライトモード（テストモード時のライト動作を含む）時に、外部入出力端子１２に与えられるプログラムデータを、メモリセルアレイ１１に転送し、テストモード（擬似リードサイクル；  Ｐｓｅｕｄｏ  Ｒｅａｄ  Ｃｙｃｌｅ  ）時の期待値入力動作において、外部入出力端子１２に与えられるプログラムデータ（期待値）を、比較回路１８に転送する機能を有する。
【０３６１】
また、テストモード時のライト動作及びテストモード（擬似リードサイクル）時の期待値入力動作では、入力回路１４は、外部入出力端子１２に与えられるプログラムデータを擬似リード制御回路１５に転送することができるように、活性化される。
【０３６２】
擬似リード制御回路１６は、リードモード時に、メモリセルアレイ１１から読み出されるリードデータを、出力回路１７に転送し、テストモード（擬似リードサイクル）時のリード動作において、メモリセルアレイ１１から読み出されるリードデータを、比較回路１８に転送する機能を有する。
【０３６３】
また、テストモード（擬似リードサイクル）時のリード動作では、出力回路１７は、擬似リード制御回路１６の出力データを外部入出力端子１２に転送しないように、非活性化される。
【０３６４】
比較回路１８は、テストモード時に、プログラムデータ（期待値）ｃｏｍｐＷとリードデータｃｏｍｐＲとを比較し、その比較結果に基づいて、不良セルの検出を行う。
【０３６５】
擬似リード制御回路１５，１６及び比較回路１８は、エラー検出回路１３を構成している。
【０３６６】
外部入力端子（アドレス端子）１９は、リード／ライトモード時及びテストモード時に、ロウ／カラムアドレスデータをチップ１０内に取り込むための要素である。ロウ／カラムアドレスデータは、外部入力端子１９を経由して、メモリセルアレイ１１に与えられ、メモリセルの選択に使用される。
【０３６７】
テストモード時のライト動作では、メモリセルアレイ１１内のメモリセルにプログラムデータ（テストデータ）をプログラムするために、ロウ／カラムアドレスデータがチップ１０に供給される。テストモード（擬似リードサイクル）時のリード動作では、メモリセルアレイ１１内のメモリセルからプログラムデータ（期待値）と比較するためのリードデータを読み出すために、ロウ／カラムアドレスデータがチップ１０に供給される。
【０３６８】
また、テストモード時の救済アドレスラッチサイクルでは、メモリセルアレイ１１内に不良セルが存在した場合に、その不良セルの外部アドレスを、救済アドレスとして、をラッチ回路ＬＡｉにラッチするために、ロウ／カラムアドレスデータ（実際にラッチするのは、その一部）がチップ１０に供給される。
【０３６９】
ラッチ回路ＬＡｉは、テストモード時の救済アドレスラッチサイクルにおいて、救済アドレス（救済解）をラッチする。不良セルをロウ単位で救済するロウ救済の場合には、ラッチ回路ＬＡｉは、ロウアドレスをラッチし、不良セルをカラム単位で救済するカラム救済の場合には、ラッチ回路ＬＡｉは、カラムアドレスをラッチする。
【０３７０】
フューズプログラム回路ＦＰｉは、複数の電気的フューズからなるフューズアレイを備える。フューズプログラム回路ＦＰｉは、フューズプログラムデータＭＡＳＴ，ＡＤＤｎにより決定されるフューズアレイ内の１つの電気的フューズ（例えば、キャパシタ）のキャパシタ絶縁膜を電気的に破壊する。最終的に、フューズアレイには、マスターデータ（１ビット）ＦＭＡＳＴ及び救済アドレスデータ（複数ビット）ＦＡＤＤｎがプログラムされる。
【０３７１】
マスターデータＦＭＡＳＴは、フューズプログラム回路ＦＰｉの有効／無効を決定するデータである。マスターデータＦＭＡＳＴがフューズプログラム回路ＦＰｉの有効を示している場合には、フューズプログラム回路ＦＰｉにプログラムされた救済アドレスデータＦＡＤＤｎが有効になる。
【０３７２】
カウンタＣｉ及びスイッチ回路ＳＷは、ラッチ回路ＬＡｉにラッチされた救済アドレスを、１ビットずつ、電気的フューズにプログラムするために設けられている。救済アドレスデータを構成する複数ビットのうち、カウンタＣｉにより選択された１ビットは、ラッチ回路ＬＡｉからフューズプログラム回路ＦＰｉに転送される。
【０３７３】
バンクセレクト回路ＢＳｉは、テストモードのフューズプログラム時及びベリファイ時に、複数のバンクのうちの１つを選択し、選択された１つのバンクに対応するフューズプログラム回路ＦＰｉに対して、フューズプログラム動作、及び、それにプログラムされた救済アドレスのベリファイ動作を実行するための要素である。
【０３７４】
ラッチ回路ＬＡｉ、バンクセレクト回路ＢＳｉ、フューズプログラム回路ＦＰｉ、カウンタＣｉ及びスイッチ回路ＳＷは、セルフフューズプログラム回路２０を構成している。
【０３７５】
モニタ回路Ｍは、マスターデータＦＭＡＳＴ及び救済アドレスデータＦＡＤＤｎが、正確に、フューズアレイにプログラムされたか否かを検出するための回路である。
【０３７６】
リード／ライトモード時には、フューズプログラム回路ＦＰｉは、マスターデータＦＭＡＳＴ及び救済アドレスデータＦＡＤＤｎを出力する。リダンダンシイ回路２１は、マスターデータＦＭＡＳＴがフューズプログラム回路ＦＰｉの有効を示している場合に、救済アドレスデータＦＡＤＤｎと外部アドレスデータとを比較する。
【０３７７】
そして、両者が一致する場合には、リダンダンシイ回路２１は、置き換え信号Ｒｅｐを出力する。メモリセルアレイ１１は、置き換え信号Ｒｅｐを受けると、不良セルに代えて、スペアセルを選択する。
【０３７８】
▲２▼  エラー検出回路
図３２のエラー検出回路１３に対しては、例えば、図１のエラー検出回路１３の例（図２〜図１２）をそのまま適用できる。従って、ここでは、エラー検出回路１３の説明については、省略する。
【０３７９】
▲３▼  セルフフューズプログラム回路
次に、図３２のセルフフューズプログラム回路２０の例について説明する。
【０３８０】
セルフフューズプログラム回路２０は、不良セルが検出されたときに、その不良セルのアドレスを、救済アドレス（救済解）としてラッチすると共に、その救済アドレスを、１ビットずつ、電気的フューズにプログラムする機能を有する。
【０３８１】
セルフフューズプログラム回路２０は、ラッチ回路ＬＡｉ、バンクセレクト回路ＢＳｉ、フューズプログラム回路ＦＰｉ、カウンタＣｉ及びスイッチ回路ＳＷから構成される。
【０３８２】
なお、本回路の説明に当たり、例１と同様に、以下のように前提条件を規定する。１つのチップ内には、４つのバンク（メモリセルアレイ）が配置される。１つのバンクに対して、１つのセルフフューズプログラム回路及び１つのリダンダンシイ回路が設けられる。１つのバンクは、１６ロウ、又は、１６カラムからなり、救済アドレスデータＦＡＤＤ０〜ＦＡＤＤ３は、４ビットから構成される。
【０３８３】
この前提条件は、例１と同様に、単に、本発明を分かり易く説明するためのもので、バンクの数、１つのバンクに対応するセルフフューズプログラム回路の数及びリダンダンシイ回路の数、１つのバンクのロウ数／カラム数、ロウ救済にするか又はカラム救済にするかなどは、変更が可能である。
【０３８４】
以下では、１つのバンクに対して、１つの救済アドレス（救済解）を求め、これを、セルフプログラムする例について述べるが、複数の救済アドレス（救済解）を求め、これを、セルフプログラムするようにしてもよい。
【０３８５】
▲３▼−１．  概要
図３３は、セルフフューズプログラム回路の概要を示している。
【０３８６】
セルフフューズプログラム回路は、不良セルが検出されたときに、その不良セルのアドレスを、救済アドレス（救済解）としてラッチするラッチ回路ＬＡｉ（ｉ＝０，１，２，３）と、救済アドレスを電気的フューズにプログラムするためのフューズプログラム回路ＦＰｉと、救済アドレスを、１ビットずつ、電気的フューズにプログラムするためのカウンタＣｉ及びスイッチ回路ＳＷと、フューズプログラム動作又はベリファイ動作の対象となるバンクを選択するためのバンクセレクト回路とを備える。
【０３８７】
テストモードベリファイ信号ＴＭＶＥＲＩＦＹは、フューズプログラム回路ＦＰｉ内の電気的フューズＥＦにプログラムされたデータを検証（ベリファイ）するときに活性化される信号である。ラッチ回路ＬＡｉには、マスターデータＭａｓｔｅｒ（Ｖｅｘｔ）及びアドレスデータＡ０〜Ａ５が入力される。
【０３８８】
マスターデータＭａｓｔｅｒは、フューズプログラム回路ＦＰｉの有効／無効を決定するデータである。フューズプログラム回路ＦＰｉに救済アドレス（救済解）をプログラムする場合には、マスターデータＭａｓｔｅｒは、フューズプログラム回路ＦＰｉが有効であることを示す値（例えば、“１”）に設定される。
【０３８９】
アドレスデータ（６ビット）Ａ０〜Ａ５のうちの２ビットＡ４，Ａ５は、バンクの選択に使用される。即ち、アドレスデータＡ４，Ａ５により、４つのバンクのうちの１つが選択され、その選択された１つのバンクに対して、救済アドレス（救済解）のプログラム、又は、フューズプログラム回路ＦＰｉ内の電気的フューズＥＦにプログラムされたデータの検証が実行される。
【０３９０】
残りの４ビットＡ０〜Ａ３は、選択されたバンクに対する不良アドレス（救済解）を示している。不良セルからスペアセルへの置き換えをロウ単位で行うロウ救済の場合には、アドレスデータＡ０〜Ａ３は、ロウアドレスデータであり、不良セルからスペアセルへの置き換えをカラム単位で行うカラム救済の場合には、アドレスデータＡ０〜Ａ３は、カラムアドレスデータである。
【０３９１】
この４ビットアドレスデータＡ０〜Ａ３により、１６ロウ／カラムのうちの１ロウ／カラム（不良アドレス）が選択される。
【０３９２】
▲３▼−２．  フューズプログラム回路
図３３のフューズプログラム回路ＦＰｉ（ｉ＝０，１，２，３）は、図１３のフューズプログラム回路ＦＰｉと全く同じである。従って、ここでは、フューズプログラム回路ＦＰｉの説明については、省略する。
【０３９３】
▲３▼−３．  ラッチ回路及びバンクセレクト回路
▲３▼−３．−１．  全体図
図３４は、ラッチ回路及びバンクセレクト回路の例を示している。
【０３９４】
ラッチ回路ＬＡｉは、不良セルが検出されたときに、その不良セルのアドレスを、救済アドレス（救済解）としてラッチする機能を有する。
【０３９５】
本例では、ラッチ回路ＬＡｉの数は、バンク数（フューズプログラム回路ＰＦｉの数）に対応して、４つ存在する。各ラッチ回路の構成は、同じである。
【０３９６】
ラッチ回路ＬＡｉについて、ラッチ回路ＬＡ０を例に説明する。
ラッチ回路ＬＡ０は、マスターデータラッチ回路ＭＡＳＴＬ、救済アドレス（救済解）ラッチ回路Ａ０Ｌ〜Ａ３Ｌ及びバンクアドレスデータラッチ回路ＢａｎＬから構成される。
【０３９７】
テストモード時、外部入力端子（アドレス端子）１９には、テストの対象となるメモリセルを特定するためのアドレスデータＡ０〜Ａ５が入力される。本例では、アドレスデータＡ０〜Ａ５のうちの上位２ビットＡ４，Ａ５は、４つのバンクのうちの１つを選択するためのバンクアドレスデータとなり、残りの３ビットＡ０〜Ａ３は、選択されたバンク内において、実際にメモリセルを選択するためのアドレスデータとして使用される。
【０３９８】
そして、例えば、上述した図２のエラー検出回路（リード／ライト回路）１３を用いて、そのメモリセルの良／不良がテストされ、不良の場合には、比較回路１８から、検知信号（ラッチ信号）ＣＯＭＰＥＲＲ（＝“Ｈ”）が出力される。この検知信号ＣＯＭＰＥＲＲは、ラッチ回路ＬＡ０内のＮチャネルＭＯＳトランジスタＮ５のゲートに入力される。
【０３９９】
この時、外部入力端子（アドレス端子）１９には、テストの対象となるメモリセルを特定するためのアドレスデータＡ０〜Ａ５が入力される。アドレスデータ（バンクアドレスデータ）Ａ４，Ａ５は、デコード回路２３に入力される。デコード回路２３は、例えば、図１５に示すような回路から構成される。デコード回路２３は、アドレスデータＡ４，Ａ５に基づいて、４つのバンク０〜３のうちの１つを選択する。
【０４００】
例えば、バンク０内のメモリセルをテストした場合には、バンク０が選択される。この時、バンク０に対応するラッチ回路ＬＡ０に入力されるバンク選択信号ＢＡ０が“Ｈ”となり、非選択のバンク１〜３に対応するラッチ回路ＬＡ１〜ＬＡ３に入力されるバンク選択信号ＢＡ１〜ＢＡ３が“Ｌ”となる。
【０４０１】
テストの対象となったメモリセルが不良の場合には、検知信号（ラッチ信号）ＣＯＭＰＥＲＲが“Ｈ”であるため、バンク選択信号ＢＡ０は、バンクアドレスデータラッチ回路ＢａｎＬ内のラッチ回路ＬＡＴＣＨ・ＢＡ０Ｌに入力され、その不良となったメモリセルのアドレスデータは、救済アドレスとして、救済アドレスデータラッチ回路Ａ０Ｌ〜Ａ３Ｌ内のラッチ回路ＬＡＴＣＨ・Ａ０Ｌ〜ＬＡＴＣＨ・Ａ３Ｌに入力される。
【０４０２】
マスターデータＭａｓｔｅｒ（Ｖｅｘｔ）は、例えば、常に、“Ｈ（＝電源電位Ｖｄｄ）”に設定されている。従って、検知信号（ラッチ信号）ＣＯＭＰＥＲＲが“Ｈ”になるときは、マスターデータラッチ回路ＭＡＳＴＬ内のラッチ回路ＬＡＴＣＨ・ＭＡＳＴＬには、マスターデータＭａｓｔｅｒ（Ｖｅｘｔ）＝“Ｈ”が入力される。
【０４０３】
ラッチ回路ＬＡＴＣＨ・ＢＡ０Ｌの出力信号（バンク選択信号）ＢＡＬ０は、バンクセレクト回路ＢＳ０内のセレクタＢＳ・ＭＡＳＴＬ，ＢＳ・ＡｎＬに入力され、これらセレクタＢＳ・ＭＡＳＴＬ，ＢＳ・ＡｎＬの状態を制御する。
【０４０４】
テストモードベリファイ信号ＴＭＶＥＲＩＦＹは、マスターデータラッチ回路ＭＡＳＴＬ内のラッチ回路ＬＡＴＣＨ・ＭＡＳＴＬ及び救済アドレスデータラッチ回路Ａ０Ｌ〜Ａ３Ｌ内のラッチ回路ＬＡＴＣＨ・Ａ０Ｌ〜ＬＡＴＣＨ・Ａ３Ｌに入力され、これらラッチ回路の状態を制御する。
【０４０５】
図３４のラッチ回路の動作波形例については、例えば、例１に関わる図１６の動作波形例と同じになる。なお、動作波形例の説明については、ここでは、省略する。
【０４０６】
▲３▼−３．−２．  バンクアドレスデータラッチ回路ＢａｎＬ
図３５は、バンクアドレスデータラッチ回路ＢａｎＬ内のラッチ回路ＬＡＴＣＨ・ＢＡ０Ｌの例を示している。
【０４０７】
ラッチ回路ＬＡＴＣＨ・ＢＡ０Ｌは、インバータＩ４３〜Ｉ４５，Ｉ５６、クロックドインバータＣＩ５、ナンドゲート回路ＮＡＮＤ２４、ＰチャネルＭＯＳトランジスタＰ８及びＮチャネルＭＯＳトランジスタＮ１０から構成される。
【０４０８】
ＮチャネルＭＯＳトランジスタＮ１０は、電源投入後の初期化動作に用いるものである。本例では、ｂＣＲＤＹが“Ｈ”になることにより、データラッチ部の入力ノードＬＡＩＮ１が“Ｌ”に初期化される。
【０４０９】
テストモード時のラッチサイクルにおいて、例えば、検知信号（ラッチ信号）ＣＯＭＰＥＲＲの値が“Ｈ”のときは、ＰチャネルＭＯＳトランジスタＰ８は、オン状態となる。このため、バンク選択信号ＢＡ０は、ＰチャネルＭＯＳトランジスタＰ８を経由して、データラッチ部の入力ノードＬＡＩＮ１に転送される。
【０４１０】
また、検知信号（ラッチ信号）ＣＯＭＰＥＲＲの値が“Ｌ”のときは、ＰチャネルＭＯＳトランジスタＰ８は、オフ状態となる。このため、バンク選択信号ＢＡ０は、データラッチ部の入力ノードＬＡＩＮ１に転送されない。
【０４１１】
本例では、実際にデータをラッチするラッチ部は、インバータＩ４４及びクロックドインバータＣＩ５から構成される。
【０４１２】
検知信号（ラッチ信号）ＣＯＭＰＥＲＲの値が“Ｈ”のとき、クロックドインバータＣＩ５は、動作状態となり、ラッチ部は、バンク選択信号ＢＡ０をラッチできる状態となる。検知信号（ラッチ信号）ＣＯＭＰＥＲＲの値が“Ｌ”のときは、クロックドインバータＣＩ５は、非動作状態となる。
【０４１３】
バンク０が選択されている場合には、バンク選択信号ＢＡ０は、“Ｈ”となるため、ラッチ部には、“Ｈ”がラッチされる。また、バンク０が選択されていない場合には、バンク選択信号ＢＡ０は、“Ｌ”となるため、ラッチ部には、“Ｌ”がラッチされる。
【０４１４】
ラッチ部にラッチされたバンク選択信号ＢＡ０は、クロック信号ＰＣＬＫに同期して、バンク選択信号ＢＡＬ０として、ラッチ回路ＬＡＴＣＨ・ＢＡ０Ｌから出力される。
【０４１５】
▲３▼−３．−３．  マスターデータラッチ回路ＭＡＳＴＬ及びバンクセレクト回路ＢＳ・ＭＡＳＴＬ
図３６は、マスターデータラッチ回路ＭＡＳＴＬ内のラッチ回路ＬＡＴＣＨ・ＭＡＳＴＬの例、及び、バンクセレクト回路ＢＳ・ＭＡＳＴＬの例を示している。
【０４１６】
ラッチ回路ＬＡＴＣＨ・ＭＡＳＴＬは、インバータＩ４７〜Ｉ５０、クロックドインバータＣＩ６、ナンドゲート回路ＮＡＮＤ２６〜ＮＡＮＤ２７、ＰチャネルＭＯＳトランジスタＰ９及びＮチャネルＭＯＳトランジスタＮ１１から構成される。
【０４１７】
ＮチャネルＭＯＳトランジスタＮ１１は、電源投入後の初期化動作に用いるものである。本例では、ｂＣＲＤＹが“Ｈ”になることにより、データラッチ部の入力ノードＬＡＩＮ２が“Ｌ”に初期化される。
【０４１８】
バンク０が選択されている場合、図３５のバンクアドレスデータラッチ回路ＬＡＴＣＨ・ＢＡ０Ｌから出力されるバンク選択信号ＢＡＬ０（＝“Ｈ”）は、クロック信号ＰＣＬＫに同期して出力される。また、バンク０内のテストの対象となったメモリセルが不良であるの場合には、検知信号（ラッチ信号）ＣＯＭＰＥＲＲは、“Ｈ”である。
【０４１９】
従って、ＰチャネルＭＯＳトランジスタＰ９は、オン状態となる。このため、マスターデータ（＝“Ｈ”）ＭＡＳＴＬは、ＰチャネルＭＯＳトランジスタＰ９を経由して、データラッチ部の入力ノードＬＡＩＮ２に転送される。
【０４２０】
また、検知信号（ラッチ信号）ＣＯＭＰＥＲＲの値が“Ｌ”のときは、ＰチャネルＭＯＳトランジスタＰ９は、オフ状態となる。このため、マスターデータ（＝“Ｈ”）ＭＡＳＴＬは、データラッチ部の入力ノードＬＡＩＮ２に転送されない。
【０４２１】
ラッチ部は、インバータＩ４８及びクロックドインバータＣＩ６から構成される。検知信号（ラッチ信号）ＣＯＭＰＥＲＲの値が“Ｈ”のとき、クロックドインバータＣＩ６は、動作状態となり、ラッチ部は、マスターデータ（＝“Ｈ”）ＭＡＳＴＬをラッチする。検知信号（ラッチ信号）ＣＯＭＰＥＲＲの値が“Ｌ”のときは、クロックドインバータＣＩ６は、非動作状態となる。
【０４２２】
ラッチ部にラッチされたマスターデータ（＝“Ｈ”）ＭＡＳＴＬは、クロック信号ＰＣＬＫに同期して、マスターデータＬＭＡＳＴＡとして、ラッチ回路ＬＡＴＣＨ・ＭＡＳＴＬから出力される。
【０４２３】
テストモードベリファイ信号ＴＭＶＥＲＩＦＹが“Ｈ”のときは、ラッチ回路ＬＡＴＣＨ・ＭＡＳＴＬの出力データＬＭＡＳＴＡは、“Ｈ”に固定される。
【０４２４】
バンクセレクト回路ＢＳ・ＭＡＳＴＬは、ナンドゲート回路ＮＡＮＤ３０及びインバータＩ５７から構成される。
【０４２５】
バンク選択信号ＢＡＬ０が“Ｈ”のときは、バンクセレクト回路ＢＳ・ＭＡＳＴＬは、ラッチ回路ＬＡＴＣＨ・ＭＡＳＴＬの出力データＬＭＡＳＴＡを、出力データＬＭＡＳＴとして出力する。
【０４２６】
バンク選択信号ＢＡＬ０が“Ｌ”のときは、バンクセレクト回路ＢＳ・ＭＡＳＴＬの出力データＬＭＡＳＴは、ラッチ回路ＬＡＴＣＨ・ＭＡＳＴＬの出力データＬＭＡＳＴＡの値にかかわらず、“Ｌ”に固定される。
【０４２７】
▲３▼−３．−４．  救済アドレスデータラッチ回路ＡｎＬ及びバンクセレクト回路ＢＳ・ＡｎＬ
図３７は、救済アドレスデータラッチ回路ＡｎＬ内のラッチ回路ＬＡＴＣＨ・ＡｎＬの例、及び、バンクセレクト回路ＢＳ・ＡｎＬの例を示している。
【０４２８】
ラッチ回路ＬＡＴＣＨ・ＡｎＬは、インバータＩ５１〜Ｉ５４、クロックドインバータＣＩ７、ナンドゲート回路ＮＡＮＤ２８〜ＮＡＮＤ２９、ＰチャネルＭＯＳトランジスタＰ１０及びＮチャネルＭＯＳトランジスタＮ１２から構成される。
【０４２９】
ＮチャネルＭＯＳトランジスタＮ１２は、電源投入後の初期化動作に用いるものである。本例では、ｂＣＲＤＹが“Ｈ”になることにより、データラッチ部の入力ノードＬＡＩＮ３が“Ｌ”に初期化される。
【０４３０】
バンク０が選択されている場合、図３５のバンクアドレスデータラッチ回路ＬＡＴＣＨ・ＢＡ０Ｌから出力されるバンク選択信号ＢＡＬ０（＝“Ｈ”）は、クロック信号ＰＣＬＫに同期して出力される。また、バンク０内のテストの対象となったメモリセルが不良であるの場合には、検知信号（ラッチ信号）ＣＯＭＰＥＲＲは、“Ｈ”である。
【０４３１】
従って、ＰチャネルＭＯＳトランジスタＰ１０は、オン状態となる。このため、救済アドレスデータＡｎＬは、ＰチャネルＭＯＳトランジスタＰ１０を経由して、データラッチ部の入力ノードＬＡＩＮ３に転送される。
【０４３２】
また、検知信号（ラッチ信号）ＣＯＭＰＥＲＲの値が“Ｌ”のときは、ＰチャネルＭＯＳトランジスタＰ１０は、オフ状態となる。このため、救済アドレスデータＡｎＬは、データラッチ部の入力ノードＬＡＩＮ３に転送されない。
【０４３３】
ラッチ部は、インバータＩ５２及びクロックドインバータＣＩ７から構成される。検知信号（ラッチ信号）ＣＯＭＰＥＲＲの値が“Ｈ”のとき、クロックドインバータＣＩ７は、動作状態となり、ラッチ部は、救済アドレスデータＡｎＬをラッチする。検知信号（ラッチ信号）ＣＯＭＰＥＲＲの値が“Ｌ”のときは、クロックドインバータＣＩ７は、非動作状態となる。
【０４３４】
ラッチ部にラッチされた救済アドレスデータＡｎＬは、クロック信号ＰＣＬＫに同期して、救済アドレスデータＬＡＤＤｎＡとして、ラッチ回路ＬＡＴＣＨ・ＡｎＬから出力される。
【０４３５】
テストモードベリファイ信号ＴＭＶＥＲＩＦＹが“Ｈ”のときは、ラッチ回路ＬＡＴＣＨ・ＡｎＬの出力データＬＡＤＤｎＡは、“Ｈ”に固定される。
【０４３６】
バンクセレクト回路ＢＳ・ＡｎＬは、ナンドゲート回路ＮＡＮＤ３１及びインバータＩ５８から構成される。
【０４３７】
バンク選択信号ＢＡＬ０が“Ｈ”のときは、バンクセレクト回路ＢＳ・ＡｎＬは、ラッチ回路ＬＡＴＣＨ・ＡｎＬの出力データＬＡＤＤｎＡを、出力データＬＡＤＤｎとして出力する。
【０４３８】
バンク選択信号ＢＡＬ０が“Ｌ”のときは、バンクセレクト回路ＢＳ・ＡｎＬの出力データＬＡＤＤｎは、ラッチ回路ＬＡＴＣＨ・ＡｎＬの出力データＬＡＤＤｎＡの値にかかわらず、“Ｌ”に固定される。
【０４３９】
▲３▼−３．−５．  動作
図３５乃至図３７のラッチ回路の動作は、例１と同様に、例えば、図２１に示すようになる。但し、バンク選択信号ＢＡＬ０は、“Ｈ”とし、テストモードベリファイ信号ＴＭＶＥＲＩＦＹは、“Ｌ”とする。
【０４４０】
▲３▼−４．  スイッチ回路
図２２及び図２３は、スイッチ回路の例を示している。
図３３のスイッチ回路ＳＷとしては、図１３のスイッチ回路ＳＷの例（図２２及び図２３）をそのまま使用することができる。従って、ここでは、スイッチ回路ＳＷの説明については、省略する。
【０４４１】
▲３▼−５．  カウンタ
▲３▼−５．−１．  概要
カウンタは、例１と同様に、マスターデータＬＭＡＳＴ及び救済アドレスデータＬＡＤＤｎを、１ビットずつ、フューズプログラム回路ＦＰｉ内の電気的フューズＥＦにプログラムするための制御信号ＥＦＭＡＳＴ，ＥＦＡＤＤｎを生成する。
【０４４２】
▲３▼−５．−２．  全体図
図３８は、カウンタの例を示している。
本例では、カウンタＣｉ（ｉ＝０，１，２，３）は、ＴＹＰＥ−Ａ回路及びＴＹＰＥ−Ｂ回路を有するシフトレジスタである。
【０４４３】
制御信号ＣＬＫ，ｂＣＬＫ，ＣＲＤＹ，ｂＣＲＤＹは、ＴＹＰＥ−Ａ回路及びＴＹＰＥ−Ｂ回路にそれぞれ入力され、各回路の動作を制御する。
【０４４４】
制御信号ＣＲＤＹは、例えば、図３９に示すように、テストモードベリファイ信号ＴＭＶＥＲＩＦＹから生成してもよい。この場合、テストモードベリファイ信号ＴＭＶＥＲＩＦＹが“Ｈ”になってから一定期間後に、制御信号ＣＲＤＹが“Ｌ”になる。制御信号ＣＲＤＹが“Ｌ”になると、カウンタＣｉが初期化される。図４０に示すように、制御信号ｂＣＲＤＹは、制御信号ＣＲＤＹの反転信号である。
【０４４５】
▲３▼−５．−３．  ＴＹＰＥ−Ａ回路
図４１は、ＴＹＰＥ−Ａ回路の例を示している。
ＴＹＰＥ−Ａ回路は、インバータＩ３４〜Ｉ３７、クロックドインバータＣＩ４、ナンドゲート回路ＮＡＮＤ２２、ＰチャネルＭＯＳトランジスタＰ７及びスイッチ（トランスファゲート）ＳＷ１，ＳＷ２から構成される。
【０４４６】
シフトレジスタのイニシャライズサイクルでは、制御信号ＣＲＤＹが“Ｌ”になり、ＴＹＰＥ−Ａ回路内のラッチ部の入力ノードｎｏｄｅＡの電位が“Ｈ”に設定される。また、制御信号ＣＲＤＹが“Ｌ”のとき、クロックドインバータＣＩ４が動作状態になるため、インバータＩ３４及びクロックドインバータＣＩ４からなるラッチ部には、“Ｈ”がラッチされる。
【０４４７】
制御信号（クロック信号）ＣＬＫが“Ｌ”のとき、スイッチＳＷ２は、オン状態であり、インバータＩ３５，Ｉ３６からなるラッチ部にも、“Ｈ”がラッチされる。ノードｎｏｄｅＡの電位とＦＯＵＴの電位が、互いに等しくなる（ＦＯＵＴ＝“Ｈ”）。
【０４４８】
この後、制御信号ＣＲＤＹは、“Ｈ”になる。
ベリファイサイクルでは、ＴＹＰＥ−Ａ回路の動作は、クロック信号ＣＬＫに制御される。
【０４４９】
即ち、クロック信号ＣＬＫが“Ｈ”になると、スイッチＳＷ１がオン状態となり、インバータＩ３４及びクロックドインバータＣＩ４からなるラッチ部に“Ｌ”がラッチされる（ｎｏｄｅＡ＝“Ｌ”）。また、出力信号ＦＯＵＴは、“Ｈ”であるため、ナンドゲート回路ＮＡＮＤ２２の２つの入力信号は、共に、“Ｈ”となる。その結果、制御信号ＥＦＭＡＳＴは、“Ｈ”となる。
【０４５０】
制御信号ＥＦＭＡＳＴが“Ｈ”になると、スイッチ回路（図２２）は、マスターデータＬＭＡＳＴを転送できる状態となる。
【０４５１】
この後、クロック信号ＣＬＫが“Ｌ”になると、再び、スイッチＳＷ１がオフ状態、スイッチＳＷ２がオン状態となり、インバータＩ３５，Ｉ３６からなるラッチ部にも、“Ｌ”がラッチされる。ノードｎｏｄｅＡの電位とＦＯＵＴの電位が、互いに等しくなる（ＦＯＵＴ＝“Ｌ”）。
【０４５２】
さらに、この後、クロック信号ＣＬＫが“Ｈ”になると、スイッチＳＷ１がオン状態となり、インバータＩ３４及びクロックドインバータＣＩ４からなるラッチ部に“Ｌ”がラッチされる（ｎｏｄｅＡ＝“Ｌ”）。また、出力信号ＦＯＵＴは、“Ｌ”であるため、制御信号ＥＦＭＡＳＴは、“Ｌ”となる。
【０４５３】
▲３▼−５．−４．  ＴＹＰＥ−Ｂ回路
図４２は、ＴＹＰＥ−Ｂ回路の例を示している。
ＴＹＰＥ−Ｂ回路は、インバータＩ３８〜Ｉ４２、ナンドゲート回路ＮＡＮＤ２３、ＮチャネルＭＯＳトランジスタＮ９及びスイッチ（トランスファゲート）ＳＷ３，ＳＷ４から構成される。
【０４５４】
シフトレジスタのイニシャライズサイクルでは、制御信号ＣＲＤＹが“Ｌ”、制御信号ｂＣＲＤＹが“Ｈ”になり、ＴＹＰＥ−Ｂ回路内のラッチ部の入力ノードｎｏｄｅＢの電位が“Ｌ”に設定される。即ち、インバータＩ３８，Ｉ３９からなるラッチ部には、“Ｌ”がラッチされる。
【０４５５】
制御信号（クロック信号）ＣＬＫが“Ｌ”のとき、スイッチＳＷ４は、オン状態であり、インバータＩ４０，Ｉ４１からなるラッチ部にも、“Ｌ”がラッチされる。ノードｎｏｄｅＢの電位とＦＯＵＴｍの電位が、互いに等しくなる（ＦＯＵＴｍ＝“Ｌ”）。
【０４５６】
この後、制御信号ｂＣＲＤＹは、“Ｌ”になる。
ベリファイサイクルでは、ＴＹＰＥ−Ｂ回路の動作は、クロック信号ＣＬＫに制御される。
【０４５７】
即ち、クロック信号ＣＬＫが“Ｈ”になると、スイッチＳＷ３がオン状態となり、インバータＩ３８、Ｉ３９からなるラッチ部に、入力データＦＩＮｍがラッチされる（ｎｏｄｅＢ＝ＦＩＮｍ）。
【０４５８】
入力データＦＩＮｍは、前段のユニットの出力信号である。前段のユニットがＴＹＰＥ−Ａ回路である場合には、入力データＦＩＮｍは、ＴＹＰＥ−Ａ回路の出力データＦＯＵＴとなる。また、前段のユニットがＴＹＰＥ−Ｂ回路である場合には、入力データＦＩＮｍは、前段のＴＹＰＥ−Ｂ回路の出力データＦＯＵＴｍ−１となる。
【０４５９】
出力信号ＦＯＵＴｍは、当初は、“Ｌ”であるため、ナンドゲート回路ＮＡＮＤ２２の出力データは、“Ｈ”となる。その結果、制御信号ＥＦＡＤＤｍは、“Ｌ”となる。
【０４６０】
この後、クロック信号ＣＬＫが“Ｌ”になると、再び、スイッチＳＷ３がオフ状態、スイッチＳＷ４がオン状態となり、インバータＩ４０，Ｉ４１からなるラッチ部にも、入力データＦＩＮｍ、即ち、前段のユニットの出力信号がラッチされる。ノードｎｏｄｅＢの電位とＦＯＵＴｍの電位が、互いに等しくなる。
【０４６１】
さらに、この後、クロック信号ＣＬＫが“Ｈ”になると、本サイクルの前のサイクルでインバータＩ３８、Ｉ３９からなるラッチ部にラッチされた入力データＦＩＮｍが“Ｈ”であるときには、現在のＦＯＵＴｍの状態が“Ｈ”であるため、制御信号ＥＦＡＤＤｍは、“Ｈ”となる。
【０４６２】
制御信号ＥＦＡＤＤｍが“Ｈ”になると、スイッチ回路（図２３）は、救済アドレスデータ（１ビット）ＬＡＤＤｍを転送できる状態となる。
【０４６３】
本サイクルの前のサイクルでインバータＩ３８、Ｉ３９からなるラッチ部にラッチされた入力データＦＩＮｍが“Ｌ”であるときには、現在のＦＯＵＴｍの状態が“Ｌ”であるため、制御信号ＥＦＡＤＤｍは、“Ｌ”となる。
【０４６４】
制御信号ＥＦＡＤＤｍが、一度、“Ｈ”になった場合には、そのサイクル以降のサイクルでは、制御信号ＥＦＡＤＤｍは、常に、“Ｌ”となる。
【０４６５】
▲３▼−５．−５．  動作
図４３は、図３８乃至図４２のカウンタの動作波形例を示している。
ベリファイ動作では、図３３の電気的フューズＥＦの一端に共通に接続されるＶＢＰノードには、高電位ＶＢＰに代えて、例えば、電源電位Ｖｄｄを与える。ベリファイモードでは、まず、テストモードベリファイ信号ＴＭＶＥＲＩＦＹが“Ｈ”になる。
【０４６６】
この時、例えば、図３６に示すマスターデータラッチ回路ＬＡＴＣＨ・ＭＡＳＴＬの出力データＬＭＡＳＴＡ及び図３７に示す救済アドレスデータラッチ回路ＬＡＴＣＨ・ＡｎＬの出力データＬＡＤＤｎＡは、強制的に、“Ｈ”となる。また、図３３のモニタ回路Ｍ内のトランスファゲートＴＧがオン状態となり、モニタ２２がフューズプログラム回路ＦＰｉ内のトランジスタＴｒ２の一端に電気的に接続される。
【０４６７】
また、制御信号ＣＲＤＹが“Ｌ”になり、図３８乃至図４２のカウンタ（シフトレジスタ）Ｃｉがイニシャライズされる。この後、制御信号ＣＲＤＹは、“Ｈ”になる。
【０４６８】
ベリファイサイクルでは、まず、バンクアドレスデータＡ４，Ａ５が、／ＲＡＳ信号の立下りエッジに同期して、チップ内に入力される。
【０４６９】
選択されたバンクにおいては、バンク選択信号ＢＡＬ０が“Ｈ”になるため、図３６のバンクセレクト回路ＢＳ・ＭＡＳＴＬは、ラッチ回路ＬＡＴＣＨ・ＭＡＳＴＬの出力データＬＭＡＳＴＡを転送できる状態になる。また、図３７のバンクセレクト回路ＢＳ・ＡｎＬは、ラッチ回路ＬＡＴＣＨ・ＡｎＬの出力データＬＡＤＤｎＡを転送できる状態になる。
【０４７０】
非選択のバンクにおいては、バンク選択信号ＢＡＬ０が“Ｌ”になるため、図３６のバンクセレクト回路ＢＳ・ＭＡＳＴＬの出力データＬＭＡＳＴ及び図３７のバンクセレクト回路ＢＳ・ＡｎＬの出力データＬＡＤＤｎは、“Ｌ”に固定される。
【０４７１】
この後、クロック信号ＣＬＫに同期して、カウンタＣｉの出力データＥＦＭＡＳＴ，ＥＦＡＤＤ０，ＥＦＡＤＤ１，ＥＦＡＤＤ２，ＥＦＡＤＤ３が、順次、“Ｈ”になる。
【０４７２】
選択されたバンクに関わるバンクセレクト回路ＢＳ０，ＢＳ１，ＢＳ２，ＢＳ３の出力データＬＭＡＳＴ，ＬＡＤＤ０〜ＬＡＤＤ３は、全て、“Ｈ”であるため、カウンタＣｉの出力データＥＦＭＡＳＴ，ＥＦＡＤＤ０，ＥＦＡＤＤ１，ＥＦＡＤＤ２，ＥＦＡＤＤ３が、順次、“Ｈ”になることにより、選択されたバンクに関わるフューズプログラム回路ＦＰｉ内の電気的フューズＥＦの状態を、モニタ回路Ｍによりモニタすることができる。
【０４７３】
例えば、カウンタＣｉの出力データＥＦＡＤＤ０が“Ｈ”のとき、救済アドレスデータＦＡＤＤ０に関わる電気的フューズＥＦの他端は、モニタ回路Ｍに電気的に接続される。この場合、電気的フューズＥＦが破壊されていれば（“１”状態）、ＶＢＰノードからモニタ回路Ｍに向かって電流が流れ、電気的フューズＥＦが破壊されていなければ（“０”状態）、ＶＢＰノードからモニタ回路Ｍに向かって電流が流れることはない。
【０４７４】
従って、例えば、モニタ回路Ｍにより、この電流の有無を検出することにより、救済アドレスデータＦＡＤＤ０に関わる電気的フューズＥＦの状態を確認することができる。
【０４７５】
セルフフューズプログラム（自己救済）の場合、本来は、期待値（プログラムされるべき値）が存在しないので、フューズプログラムデータのベリファイを実行する必要がない。
【０４７６】
しかし、このような状況下でも、回路動作の確認のために、セルフフューズプログラムではなく、故意に、ライトデータをプログラムする場合には、ベリファイが必要となる。つまり、モニタ回路Ｍｉにより確認されたデータとテスタに記憶された救済アドレスデータとを比較することにより、正確に、救済アドレスデータがフューズプログラム回路ＦＰｉにプログラミングされたか否かを検証（ベリファイ）できる。
【０４７７】
▲４▼  モニタ回路
本例では、図３３に示すように、モニタ回路Ｍは、４つのバンクに対応する４つのフューズプログラム回路ＦＰｉに共通に接続される。モニタ回路Ｍ自体の構成は、例１に関わるモニタ回路Ｍｉ（図１３）の構成と同じであるため、その説明については、省略する。
【０４７８】
▲５▼  効果
本発明の例２においても、例１と同様に、チップ内に、メモリセルの不良を検出するエラー検出回路と、その不良のメモリセルのアドレスを救済アドレスとして、自動的に、フューズプログラム回路にプログラムするセルフフューズプログラム回路とを新規に設けている。
【０４７９】
このため、特に、組み立て工程後に発生するメモリセルの不良を、ＦＡＭを搭載した高価なテスタを用いずに救済することができる。
【０４８０】
【発明の効果】
以上、説明したように、本発明の例によれば、組み立て工程後に発生するメモリセルの不良を、ＦＡＭを搭載した高価なテスタを用いずに救済することができる。また、救済解の作成及びフューズプログラムは、全てのチップにおいて同じ動作で実行されるため、１つのテスタで複数のチップに対して同時に不良セルの救済を行うことができる。
【図面の簡単な説明】
【図１】本発明の例１に関わる半導体メモリの主要部を示すブロック図。
【図２】エラー検出回路の例を示すブロック図。
【図３】入力回路の例を示す回路図。
【図４】図３の入力回路の動作を示す波形図。
【図５】出力回路の例を示す回路図。
【図６】図５の出力回路の動作を示す波形図。
【図７】擬似リード制御回路（ライト側）の例を示す回路図。
【図８】擬似リード制御回路（リード側）の例を示す回路図。
【図９】図７及び図８の擬似リード制御回路の動作を示す波形図。
【図１０】比較回路の例を示す回路図。
【図１１】比較回路の例を示す回路図。
【図１２】図２のエラー検出回路の動作を示す波形図。
【図１３】セルフフューズプログラム回路の例を示す回路図。
【図１４】ラッチ回路の例を示す回路図。
【図１５】デコード回路の例を示す回路図。
【図１６】図１４のラッチ回路の動作を示す波形図。
【図１７】バンクアドレスデータラッチ回路の例を示す回路図。
【図１８】マスターデータラッチ回路の例を示す回路図。
【図１９】救済アドレスデータラッチ回路の例を示す回路図。
【図２０】ＰＣＬＫ生成回路の例を示す回路図。
【図２１】図１７乃至図１９のラッチ回路の動作を示す波形図。
【図２２】スイッチ回路の例を示す回路図。
【図２３】スイッチ回路の例を示す回路図。
【図２４】カウンタの例を示す回路図。
【図２５】ｂＣＲＤＹ／ｂＰＣＬＫ生成回路の例を示す回路図。
【図２６】カウンタの構成要素ＴＹＰＥ−Ａの例を示す回路図。
【図２７】カウンタの構成要素ＴＹＰＥ−Ｂの例を示す回路図。
【図２８】図２４乃至図２７のカウンタの動作を示す波形図。
【図２９】バンクアドレスデータラッチ回路の変形例を示す回路図。
【図３０】マスターデータラッチ回路の変形例を示す回路図。
【図３１】救済アドレスデータラッチ回路の変形例を示す回路図。
【図３２】本発明の例２に関わる半導体メモリの主要部を示すブロック図。
【図３３】セルフフューズプログラム回路の例を示す回路図。
【図３４】ラッチ回路及びバンクセレクト回路の例を示す回路図。
【図３５】バンクアドレスデータラッチ回路の例を示す回路図。
【図３６】マスターデータラッチ回路及びバンクセレクト回路の例を示す回路図。
【図３７】救済アドレスデータラッチ回路及びバンクセレクト回路の例を示す回路図。
【図３８】カウンタの例を示す回路図。
【図３９】ＣＲＤＹ生成回路の例を示す回路図。
【図４０】ｂＣＲＤＹ生成回路の例を示す回路図。
【図４１】カウンタの構成要素ＴＹＰＥ−Ａの例を示す回路図。
【図４２】カウンタの構成要素ＴＹＰＥ−Ｂの例を示す回路図。
【図４３】図３８乃至図４２のカウンタの動作を示す波形図。
【図４４】本発明に関わるテストフローを示す図。
【図４５】従来の半導体メモリの主要部を示すブロック図。
【図４６】デコード回路の例を示す回路図。
【図４７】フューズプログラム回路及びモニタ回路の例を示す回路図。
【図４８】フューズプログラム時の半導体メモリの動作を示す波形図。
【図４９】フューズベリファイ時の半導体メモリの動作を示す波形図。
【図５０】レーザフューズ使用時のテストフローを示す図。
【図５１】電気的フューズ使用時のテストフローを示す図。
【符号の説明】
１１                          ：メモリセルアレイ（バンク）、
１２                          ：外部入出力端子（ＤＱ端子）、
１３                          ：エラー検出回路、
１４                          ：入力回路、
１５，１６                    ：擬似リード制御回路、
１７                          ：出力回路、
１８                          ：比較回路、
１９                          ：外部入力端子（アドレス端子）、
２０                          ：セルフフューズプログラム回路、
２１                          ：リダンダンシイ回路、
２２                          ：モニタ、
２３                          ：デコード回路、
ＬＡｉ                        ：ラッチ回路、
ＦＰｉ                        ：フューズプログラム回路、
ＳＷ                          ：スイッチ回路、
Ｃｉ                          ：カウンタ、
Ｍｉ                          ：モニタ回路、
ＢＳｉ                        ：バンクセレクト回路、
Ｉ１〜Ｉ６３                  ：インバータ、
ＣＩ１〜ＣＩ７                ：クロックドインバータ、
ＮＡＮＤ１〜ＮＡＮＤ３１      ：ナンドゲート回路、
Ｐ１〜Ｐ１０                  ：ＰチャネルＭＯＳトランジスタ、
Ｎ１〜Ｎ１２                  ：ＮチャネルＭＯＳトランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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