(57)【要約】【課題】ホットキャリアによる特性変動の影響を受けることなく、トランジスタ特性の良好な高耐圧ＭＯＳトランジスタを含む半導体装置を提供する。【解決手段】半導体基板表面にゲート酸化膜を介して形成されたゲート電極と、前記ゲート電極を挟んで前記半導体基板内に形成され、低濃度不純物領域と、前記低濃度不純物領域内に形成され、前記低濃度不純物領域よりも不純物濃度の高い高濃度濃度不純物領域とからなるソース・ドレイン領域とを具備したＬＤＤ構造のＭＯＳトランジスタを含む半導体装置において、前記ゲート酸化膜が、前記低濃度不純物領域表面を覆うように、前記ゲート電極の端縁から突出している。【選択図】図１
2004039681.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板内に形成された低濃度不純物領域と、前記低濃度領域内に形成された高濃度不純物領域とからなるソース・ドレイン領域と、前記ソース・ドレイン領域に挟まれたチャネル領域上方の前記半導体基板表面にゲート酸化膜を介して形成されたゲート電極とを有するＬＤＤ構造のＭＯＳトランジスタを含む半導体装置において、
前記ゲート酸化膜が、前記ゲート電極の端縁から、前記低濃度不純物領域表面を覆うように、突出していることを特徴とする半導体装置。
【請求項２】
前記ゲート酸化膜は、前記低濃度不純物領域表面を覆い、その端縁が前記高濃度不純物領域との境界となるように、前記基板表面上に突出していることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記ＭＯＳトランジスタは、前記ゲート酸化膜の膜厚が、３０ｎｍ以上であることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
半導体基板表面の少なくともＭＯＳトランジスタ形成領域全体にゲート酸化膜を形成する工程と、
前記ゲート酸化膜上にゲート電極を形成する工程と、
前記ゲート電極をマスクとして、低濃度不純物を注入し、低濃度不純物領域を形成する工程と、
前記ゲート電極の端縁から露呈する前記ゲート酸化膜の一部を除去するゲート酸化膜除去工程と、
前記ゲート酸化膜の除去された領域に高濃度不純物を注入し、高濃度不純物領域を形成する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項５】
前記高濃度不純物領域を形成する工程は、前記ゲート酸化膜除去工程で用いたマスクパターンを残したまま、このマスクパターンをマスクとして、前記低濃度不純物領域表面にイオン注入を行う工程を含むことを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記ＭＯＳトランジスタは、前記ゲート酸化膜の膜厚が、　　　３０ｎｍ以上である高耐圧トランジスタであることを特徴とする請求項４または５に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置およびその製造方法に関し、特にゲート酸化膜の厚い、高耐圧の半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
半導体装置の高集積化・高密度化に伴い、半導体基板の薄型化も進んでおり、拡散層の深さの浅い半導体装置が求められている。このような状況の中で固体撮像装置においても、撮像画素数の増加が進んでいるが、画素数の増加に伴い信号電荷の高速転送、すなわち高速駆動への要求から、半導体基板の薄型化への要求が高まっている。また、固体撮像装置の周辺回路、特にＣＣＤの駆動用トランジスタとしては高耐圧のものが求められており、高耐圧化をめざして、研究が進められている。
【０００３】
このような中で、高耐圧トランジスタなどの高耐圧半導体装置では、ゲート酸化膜として耐圧の高い絶縁膜が必要であることから、ゲート酸化膜は１００ｎｍ程度と厚い熱酸化膜、あるいは熱酸化膜と窒化膜との積層膜で構成されているのが実情である。高耐圧トランジスタは、一例を図８に示すように、シリコン基板１０表面に形成された素子分離絶縁膜１１で囲まれた素子形成領域内に、ゲート酸化膜１２を介して形成されたゲート電極１３と、このゲート電極１３に対して自己整合的に形成された低濃度不純物領域１５Ｌおよび１６Ｌ　と、この低濃度不純物領域１５Ｌおよび１６Ｌ内に形成された高濃度不純物領域１５Ｄおよび１６Ｄとからなるソース・ドレイン領域１５、１６とを具備してなるものである。そしてソース・ドレイン領域１５、１６にコンタクトするように、層間絶縁膜１７に形成されたコンタクトホール２２、１８内にソース配線層２３およびドレイン配線層１９が形成されている。ここで２０はゲートコンタクト、２１はゲート配線層である。
【０００４】
このような高耐圧トランジスタでは、高濃度不純物領域の深さを浅く制御する必要があることから、ゲート酸化膜の存在によって影響を受けないように、半導体基板表面から直接イオン注入を行うことができるように、不純物注入領域のゲート酸化膜を除去するという方法がとられている。
【０００５】
この高耐圧トランジスタを含む半導体装置の製造工程の一部を図９および図１０に示す。このような半導体装置では、高耐圧トランジスタおよび他の半導体デバイスとを同時に形成するが、この図では、高耐圧トランジスタ側についてのみ説明する。従来の方法では、まず、ゲート電極１３に対して自己整合的に低濃度不純物領域１５Ｌおよび１６Ｌ　を形成した後、ゲート電極の周りに側壁絶縁膜１４を形成し（図９）これをパターニングする。そして、この側壁絶縁膜１４をマスクとしてゲート酸化膜１２をエッチング除去し（図１０）たのち、レジストパターン（図示せず）をマスクとしてイオン注入を行い、低濃度不純物領域１５Ｌおよび１６Ｌ内に高濃度不純物領域１５Ｄおよび１６Ｄを形成し、表面をＣＶＤ法で形成した酸化シリコン膜からなる層間絶縁膜１７で被覆してなるものである。なお、高耐圧トランジスタのみを形成する場合には、レジストパターンをマスクとしてイオン注入を行い、低濃度不純物領域１５Ｌおよび１６Ｌ内に高濃度不純物領域１５Ｄおよび１６Ｄを形成するため、側壁絶縁膜１４の形成は不要である。しかしながら集積回路を形成する際には、低電圧用トランジスタ側ではＬＤＤ構造を形成するための高濃度不純物領域形成に際し、側壁絶縁膜をマスクとしてイオン注入を行う必要があるため、側壁絶縁膜１４は必要である。そこでこのような集積回路装置では、側壁絶縁膜１４を形成し、高耐圧トランジスタ側では、これを、イオン注入のためのレジストパターンにかからない程度にエッチング除去している。
【０００６】
この構造では、ゲート電極１３およびＬＤＤスペーサとしての側壁絶縁膜１４をエッチングマスクとして、ゲート酸化膜がエッチングされるため、ゲート電極１３のすぐ近くまでゲート酸化膜が除去されており、代わりに低濃度不純物領域１５Ｌおよび１６Ｌの表面はＣＶＤ法で形成した層間絶縁膜１７で被覆されることになる。
【０００７】
【発明が解決しようとする課題】
しかしながら、ＣＶＤ法で形成した酸化シリコン膜は熱酸化膜に比べ、電荷をトラップし易いため、このＭＯＳトランジスタは、ホットキャリアによる特性変動の影響を受けやすくなるという問題があった。
【０００８】
本発明は、前記実情に鑑みてなされたもので、ホットキャリアによる特性変動の影響を受けることなく、トランジスタ特性の良好な高耐圧ＭＯＳトランジスタを含む半導体装置を提供することを目的とする。
また、製造が容易で信頼性の高い半導体装置の製造方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】
本発明の半導体装置は、半導体基板表面にゲート酸化膜を介して形成されたゲート電極と、前記ゲート電極を挟んで前記半導体基板内に形成され、低濃度不純物領域と、前記低濃度不純物領域内に形成され、前記低濃度不純物領域よりも不純物濃度の高い高濃度濃度不純物領域とからなるソース・ドレイン領域とを具備したＬＤＤ構造のＭＯＳトランジスタを含む半導体装置において、前記ゲート酸化膜が、前記低濃度不純物領域表面を覆うように、前記ゲート電極の端縁から突出していることを特徴とする。
【００１０】
かかる構成によれば、低濃度不純物領域表面がゲート酸化膜で被覆されているため、熱酸化膜エッチング後に形成される膜質のよくないＣＶＤ膜に接することなく保護されるため、このような膜質のよくないＣＶＤ膜などにホットキャリアがトラップされることによる、トランジスタ特性の変動もなくなり、トランジスタ特性の安定化をはかることが可能となる。
【００１１】
望ましくは、前記ゲート酸化膜は、前記低濃度不純物領域表面を覆い、その端縁が前記高濃度不純物領域との境界となるように、前記基板表面上に突出しているようにすることにより、低濃度不純物領域表面は完全にゲート酸化膜で被覆されていることになり、ホットキャリアのトラップを確実に阻止することが可能となる。
【００１２】
また望ましくは、前記ＭＯＳトランジスタが、前記ゲート酸化膜の膜厚が、３０ｎｍ以上である高耐圧トランジスタである場合に、特に有効である。
【００１３】
また本発明の半導体装置の製造方法によれば、半導体基板表面の少なくともＭＯＳトランジスタ形成領域全体にゲート酸化膜を形成する工程と、前記ゲート酸化膜上にゲート電極を形成する工程と、前記ゲート電極をマスクとして、低濃度不純物を注入し、低濃度不純物領域を形成する工程と、前記ゲート電極の端縁から露呈する前記ゲート酸化膜の一部を除去し、前記低濃度不純物領域表面を露呈せしめるゲート酸化膜除去工程と、前記ゲート酸化膜の除去された前記低濃度不純物領域表面から高濃度不純物を注入し、前記低濃度不純物領域と前記高濃度不純物領域との界面が前記ゲート酸化膜の端縁と一致するように、高濃度不純物領域を形成する工程とを含むことを特徴とする。
【００１４】
かかる構成によれば、低濃度不純物領域表面がゲート酸化膜で被覆されているため、熱酸化膜エッチング後の表面に形成されるＣＶＤ膜等に、ホットキャリアがトラップされることによる、不純物濃度の変動もなくなり、トランジスタ特性の安定化をはかることが可能となる。
【００１５】
望ましくは、前記高濃度不純物領域を形成する工程は、前記ゲート酸化膜除去工程で用いたマスクパターンを残したまま、このマスクパターンをマスクとして、前記低濃度不純物領域表面にイオン注入を行うようにすれば、マスクパターンの形成工程を増大することなく、形成することが可能となり、工数の増大を招くことなく、トランジスタ特性の安定化をはかることが可能となる。
【００１６】
望ましくは、この方法は、前記ゲート酸化膜の膜厚が、３０ｎｍ以上である場合に特に有効である。
【００１７】
【発明の実施の形態】
以下本発明の実施の形態について図面を参照しつ説明する。
（第１の実施の形態）
【００１８】
本実施形態の高耐圧ＭＯＳトランジスタは、図１に示すように、ゲート酸化膜１２が、低濃度不純物領域１５Ｌ、１６Ｌ表面を覆うように、ゲート電極１３の端縁から、高濃度不純物領域１５Ｄ、１６Ｄとの境界面近傍まで突出せしめられたことを特徴とする。
【００１９】
この構造では、ゲート酸化膜は膜厚１００ｎｍ程度と厚く形成されており、ゲート電極１３の端縁で除去されることなく、高濃度不純物領域１５Ｄ、１６Ｄとの境界面近傍まで突出せしめられている。他部については図８に示した従来例の高耐圧ＭＯＳトランジスタと同様に形成されている。
【００２０】
すなわち、図１に示すように、シリコン基板１０表面に形成された素子分離絶縁膜１１で囲まれた素子形成領域内に、膜厚１００ｎｍの熱酸化膜からなるゲート酸化膜１２を介して形成されたゲート電極１３と、このゲート電極１３に対して自己整合的に形成された低濃度不純物領域１５Ｌおよび１６Ｌ　と、この低濃度不純物領域１５Ｌおよび１６内に形成された高濃度不純物領域１５Ｄおよび１６Ｄとからなるソース・ドレイン領域１５、１６とを具備してなるものである。
【００２１】
ここでゲート電極１３は、膜厚３５０ｎｍの多結晶シリコン膜である。そして、この上層にＣＶＤ法によって形成された膜厚８００ｎｍ程度の酸化シリコン膜からなる層間絶縁膜１７が形成されており、ソース・ドレイン領域１５、１６にコンタクトするように、この層間絶縁膜１７に形成されたコンタクトホール２２、１８内にメタルシリサイド膜からなるソース配線層２３およびドレイン配線層１９が形成されている。ここで２０はゲートコンタクト、２１はメタルシリサイドからなるゲート配線層である。
【００２２】
次にこの高耐圧トランジスタの製造工程について、図２乃至図６を参照しつつ説明する。
まず、図２に示すように、ｎ型シリコン基板表面にＬＯＣＯＳ法により素子分離絶縁膜１１を形成し、酸化性雰囲気中で８００℃〜９００℃に加熱することにより、素子分離絶縁膜１１で囲まれた素子領域表面に膜厚１００ｎｍの酸化シリコン膜を形成する。
【００２３】
続いて、図３に示すように、この上層にＣＶＤ法により多結晶シリコン層を形成しこれをフォトリソグラフィを用いてパターニングし、ゲート電極１３を形成する。そしてこのゲート電極１３をマスクとしてこれと自己整合的に、ドーズ量１×１０１２〜９×１０１２／ｃｍ２、パワー２０〜７０ｅＶでイオン注入を行い、低濃度不純物領域１５Ｌ、１６Ｌを形成する。
【００２４】
この後、図４に示すように、ゲート電極１３を覆うように酸化シリコン膜を形成し、これを異方性エッチングすることによりゲート電極１３の側壁に酸化シリコン膜を残しスペーサとしての酸化シリコン膜１４を形成する。そして図５に示すように、フォトリソグラフィにより第１のレジストパターンＲ１を形成し、この第１のレジストパターンＲ１をマスクとしてゲート酸化膜１２を選択的に除去し、低濃度不純物領域１５Ｌ、１６Ｌの表面を露呈せしめる。
【００２５】
そして、図６に示すように、前記第１のレジストパターン除去後、再度第２のレジストパターンＲ２を形成し、この第２のレジストパターンＲ２をマスクとして、ドーズ量１×１０１５〜９×１０１５／ｃｍ２、パワー５０〜１００ｅＶでイオン注入を行い、高濃度不純物領域１５Ｄ、１６Ｄを形成する。詳細な説明は省略するが、このときＣＭＯＳの場合は順次ｎ型不純物を注入すべき領域のイオン注入、そしてｐ型不純物を注入すべき領域のイオン注入をレジストパターンをそれぞれに形成して行うようにする。
【００２６】
この後、ＣＶＤ法により層間絶縁膜としての酸化シリコン膜１７を形成する。そして、フォトリソグラフィ法を用いたエッチングによりこの酸化シリコン膜１７にソース・ドレイン領域へのコンタクトのためのコンタクト２２、１８を形成すると共に、金属シリサイド層からなるソース配線層２３およびドレイン配線層１９を形成する。さらにゲート電極へのコンタクトのためのゲートコンタクト２０を形成しゲート配線２１を形成する。
【００２７】
このようにして形成された高耐圧トランジスタは、低濃度不純物領域表面がゲート酸化膜で被覆されているため、熱酸化膜エッチング後に形成されるＣＶＤ膜などに、ホットキャリアがトラップされることによる、不純物濃度の変動もなくなり、トランジスタ特性の安定化をはかることが可能となる。
【００２８】
また、ゲート酸化膜は、低濃度不純物領域表面を覆い、その端縁が高濃度不純物領域との境界となるように、基板表面上に突出しているようにすることにより、低濃度不純物領域表面は完全にゲート酸化膜で被覆されていることになり、ホットキャリアのトラップを確実に阻止することが可能となる。
【００２９】
このような構造は、前記ゲート酸化膜の膜厚が、３０ｎｍ以上である高耐圧トランジスタである場合に、ゲート酸化膜の有無により、拡散深さが大きく左右され、高濃度不純物領域の深さの制御性が大きく左右され易いため、ゲート酸化膜の除去効果が高く、特に有効である。
【００３０】
また本発明の半導体装置の製造方法によれば、製造が容易で、低濃度不純物領域表面がゲート酸化膜で被覆されているため、熱酸化膜エッチング後に形成されるＣＶＤ膜などによって、ホットキャリアがトラップされることによる、不純物濃度の変動もなくなり、トランジスタ特性の安定化をはかることが可能となる。
【００３１】
（第２の実施の形態）
前記第１の実施の形態では、ゲート酸化膜の除去のためのレジストパターンと高濃度不純物領域形成のためのイオン注入用のレジストパターンとは別のレジストパターンで形成したが、ＣＭＯＳデバイスのように、開口形成後一度にイオン注入を行うことができない場合以外は、同一のレジストパターンを用いるようにしてもよい。これによりフォトリソグラフィプロセスが低減される。
【００３２】
図７はその製造工程の一部を示す説明図である。
すなわち、前記第１の実施の形態のようにＣＭＯＳの場合では、図５および図６に示すように、ゲート酸化膜除去のためのレジストパターンＲ１の形成とイオン注入のためのレジストパターンＲ２の形成とは別に行ったが、ｎＭＯＳあるいはｐＭＯＳのみの場合には、図７に示すように、ゲート酸化膜除去のためのレジストパターンＲを除去することなくそのまま残してこれをマスクとしてイオン注入を行うようにしてもよい。これにより工数が大幅に低減される。
【００３３】
なお、配線層としては、タングステンシリサイドなどの金属シリサイドのほか多結晶シリコンあるいはアルミニウムなども適用可能である。
【００３４】
【発明の効果】
以上説明してきたように、本発明の半導体装置によれば、低濃度不純物領域表面が露出しないようにすることにより、ゲート酸化膜をゲート電極の端縁から突出させることにより、低濃度領域表面のＣＶＤ膜などにホットキャリアがトラップされて、不純物濃度の変動を生じ、トランジスタ特性が劣化するなどの問題がなくなり、高性能で信頼性の高い高耐圧トランジスタを提供することが可能となる。
【００３５】
また　本発明の方法によれば、ゲート酸化膜の除去工程において、低濃度不純物領域表面が露出しないように除去領域のパターンを変更するのみで、ホットキャリアのトラップにより、不純物濃度の変動を生じ、トランジスタ特性が劣化するという問題がなくなり、極めて容易に信頼性の高い高耐圧トランジスタを提供することが可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態の半導体装置を示す図である。
【図２】本発明の第１の実施の形態の半導体装置の製造工程を示す図である。
【図３】本発明の第１の実施の形態の半導体装置の製造工程を示す図である。
【図４】本発明の第１の実施の形態の半導体装置の製造工程を示す図である。
【図５】本発明の第１の実施の形態の半導体装置の製造工程を示す図である。
【図６】本発明の第１の実施の形態の半導体装置の製造工程を示す図である。
【図７】本発明の第２の実施の形態の半導体装置の製造工程を示す図である。
【図８】従来例の半導体装置を示す図である。
【図９】従来例の半導体装置の製造工程を示す図である。
【図１０】従来例の半導体装置の製造工程を示す図である。
【符号の説明】
１０・・・シリコン基板
１１・・・素子分離絶縁膜
１２・・・絶縁膜（ゲート酸化膜）
１３・・・ゲート電極
１４ａ・・側壁絶縁膜（スペーサ）
１５Ｌ、１６Ｌ・・・低濃度不純物領域
１５Ｄ、１６Ｄ・・・高濃度不純物領域
１５、１６　・・・　　ソース・ドレイン領域
１７・・・層間絶縁膜
１８、２０、２２・・・コンタクト
１９・・・ドレイン配線層
２１・・・ゲート配線層
２３・・・ソース配線層
【図１】
2004039681.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2004039681.tif 000009
【図８】
2004039681.tif 000010
【図９】
2004039681.tif 000011
【図１０】
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