(57)【要約】【課題】溝内に均一に半導体充填物が充填された半導体装置を提供する。【解決手段】細長の活性溝２２１〜２２４の両端を、活性溝２２１〜２２４を取り囲む内周溝３０に接続する。活性溝２２１〜２２４の両端部分の半導体充填物２５の成長速度が中央部分の成長速度と等しくなり、活性溝２２１〜２２４内が均一高さの半導体充填物２５で充填された半導体装置１が得られる。【選択図】　　　　図１
2004039655.tif 000002
【特許請求の範囲】
【請求項１】
半導体層上に第１導電型の低濃度層が形成された半導体基板と、
前記半導体基板の前記低濃度層側の表面に形成され、底部が前記低濃度層内に位置する溝であって、細長の複数の活性溝と、前記活性溝を取り囲むリング状の内周溝と、
前記各活性溝の内部と前記内周溝の内部に配置された第２導電型の半導体充填物とを有する半導体装置であって、
前記各活性溝の両端は前記内周溝に接続された半導体装置。
【請求項２】
前記活性溝と前記内周溝とを含む溝は、更に前記内周溝を同心状に取り囲むリング状のガードリング溝を複数個有し、
前記各ガードリング溝の内部には、前記半導体充填物が配置された請求項１記載の半導体装置。
【請求項３】
前記半導体基板は、前記半導体層表面の面方位が｛１　０　０｝のものが用いられ、
前記内周溝は四角リング状に形成され、前記各活性溝は、前記内周溝の四辺のうちの互いに平行な二辺に対して平行な向きに配置されると共に、前記活性溝側面と、前記内周溝の側面の前記半導体基板の結晶の面方位は｛１　０　０｝にされた請求項１又は請求項２のいずれか１項記載の半導体装置。
【請求項４】
前記活性溝内の前記半導体充填物の上部は除去され、除去された部分の前記活性溝の側面にはゲート絶縁膜が形成され、
該ゲート絶縁膜に接触してゲート電極膜が形成され、
前記低濃度層内部の表面側であって、前記ゲート絶縁膜と接触する位置には第２導電型のベース領域が形成され、
前記ベース領域内部の表面側であって前記ゲート絶縁膜と接触する位置には第１導電型のソース領域が形成され、
前記ゲート電極に電圧を印加し、前記ベース領域のうちの前記ゲート絶縁膜と接する部分に第１導電型の反転層を形成すると、前記反転層によって前記ソース領域と前記低濃度層とが接続されるように構成された請求項１乃至請求項３のいずれか１項記載の半導体装置。
【請求項５】
前記各溝内の前記半導体充填物は、前記低濃度層と略同一高さまで充填され、
少なくとも、前記活性溝内の前記半導体充填物の上端部と前記活性溝間に位置する前記低濃度層の表面とに接触する金属膜であって、該金属膜が、前記低濃度層とはショットキー接合を形成し、前記半導体充填物とはオーミック接合を形成する材料で構成されたアノード電極を有する請求項１乃至３のいずれか１項記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置にかかり、特に、溝内に半導体充填物が配置された半導体装置に関する。
【０００２】
【従来の技術】
図３６は、従来の半導体装置１０１の拡散構造を表す平面図であって、後述するソース領域を通り、表面と平行な面で半導体基板を切断した断面に相当する。
【０００３】
図３７は、図３６のＪ−Ｊ線切断面図を示し、図３８はＫ−Ｋ線切断面図である。逆に、図３６は図３７、図３８のＳ−Ｓ線切断面図となっている。
【０００４】
この半導体装置１０１は半導体基板１１０を有している。該半導体基板１１０は、シリコン単結晶中にＮ＋型不純物が高濃度にドープされた半導体層１１１と、その上に形成されたＮ−型のシリコンエピタキシャル層から成る低濃度層１１２とを有している。
【０００５】
上述の半導体基板１１０には後述する半導体チップのパターンが複数個規則的に形成されており、各チップ毎に分離するように半導体基板１１０を切断すると、切断された部分毎に下記に説明する半導体装置１０１が得られるようになっている。
【０００６】
半導体装置１０１を説明すると、該半導体装置１０１は、切断された状態では、四角形状の半導体チップであり、その中央部分には、後述するトレンチ型パワーＭＯＳＦＥＴが配置された活性領域が設けられている。
【０００７】
活性領域には、細長の複数の活性溝１２２１〜１２２４が互いに平行に配置されている。
【０００８】
活性領域の周囲には、活性溝１２２１〜１２２４を取り囲むように、四角リング形状の内周溝１３０が、各活性溝１２２１〜１２２４とは非接触の状態で配置されている。また、活性領域の周囲には、内周溝１３０を囲むように、四角リング形状の複数本のガードリング溝１２３１〜１２３４が配置されている。ガードリング溝１２３１〜１２３４と内周溝１３０とは、活性溝１２２１〜１２２４を同心状に取り囲んでいる。
【０００９】
各溝１２２１〜１２２４、１３０、１２３１〜１２３３の内部には、Ｐ型の半導体充填物１２５が配置されている。
【００１０】
活性溝１２２１〜１２２４内部の半導体充填物１２５は、上部が除去され、除去された部分の活性溝１２２１〜１２２４の内周面には、ゲート絶縁膜１５１が形成されている。活性溝１２２１〜１２２４内部の半導体充填物１２５の残った部分はゲート絶縁膜１５１の下層に位置している。
【００１１】
また、ゲート絶縁膜１５１の表面には、ポリシリコンからなるゲート電極プラグ１５５が形成され、活性溝１２２１〜１２２４内部のゲート絶縁膜１５１で囲まれた部分は、ゲート電極プラグ１５５で埋められている。
【００１２】
各ゲート電極プラグ１５５は、金属薄膜から成る不図示のゲート電極膜によって互いに接続されている。
【００１３】
各活性溝１２２１〜１２２４の長手方向中央部分の少なくとも片側位置には、Ｐ型のベース領域１３３と、該ベース領域１３３内部に形成されたＮ型のソース領域１６６とが配置されており、半導体基板１１０の表面近傍位置では、ソース領域１６６がゲート絶縁膜１５１と接触し、ソース領域１６６の下層位置に於いては、ベース領域１３３がゲート絶縁膜１５１に接触している。
【００１４】
また、ベース領域１３３内部の表面近傍であって、ソース領域１６６の間の位置には、ベース領域１３３よりも高濃度のＰ型のオーミック領域１６５が配置されている。
【００１５】
ソース領域１６６の表面とオーミック領域１６５の表面には、金属薄膜からなるソース電極膜１６７が接触されている。ゲート電極プラグ１５５の上には熱酸化膜１５８及びＰＳＧ膜１６３が配置されており、これらの熱酸化膜１５８及びＰＳＧ膜１６３により、ソース電極膜１６７とゲート電極プラグ１５５とは電気的に絶縁されている。
【００１６】
半導体基板１１０の裏面側には半導体層１１１の表面が位置し、その表面にはドレイン電極膜１７０が形成されている。
【００１７】
かかる半導体装置１０１で、ソース電極膜１６７を接地電位に接続し、ドレイン電極膜１７０に正電圧を印加した状態で、各ゲート電極プラグ１５５にしきい値電圧以上の大きさの正電圧を印加すると、ベース領域１３３とゲート絶縁膜１５１の界面で構成されるチャネル領域にＮ型の反転層が形成され、ソース領域１６６と低濃度層１１２とが反転層によって接続され、低濃度層１１２からソース領域１６６に向けて電流が流れる。
【００１８】
その状態から、各ゲート電極プラグ１５５をソース電極膜１６７と同じ電位にすると、反転層は消滅し、電流は流れなくなる。この状態ではトランジスタ１０１は遮断状態である。
【００１９】
半導体装置１０１が遮断状態にあると、ベース領域１３３と低濃度層１１２の界面のＰＮ接合が逆バイアスされ、主として低濃度層１１２の内部に空乏層が広がる。
【００２０】
活性溝１２２１〜１２２４の底部に位置する半導体充填物１２５や、内周溝１３０やガードリング溝１２３１〜１２３４内に位置する半導体充填物１２５は互いに非接触の状態にあり、それぞれ浮遊電位に置かれているが、逆バイアスが大きくなり、空乏層が半導体充填物１２５に達すると、その半導体充填物１２５からも空乏層が広がるようになる。
【００２１】
そして、活性溝１２２１〜１２２４間の低濃度層１１２が全部空乏化した後、更に大きな逆バイアスが印加されると、空乏層は半導体層１１１方向に向けて均一に広がるので高耐圧の半導体装置１０１を得ることができる。
【００２２】
上記のような半導体装置１０１では、半導体充填物１２５は、低濃度層１１２とは逆の導電型の半導体単結晶がエピタキシャル成長されることで形成されているが活性溝１２２１〜１２２４の両端部分において、半導体充填物１２５の成長が中央部分よりも遅く、半導体充填物１２５の高さが均一にならなかった。
【００２３】
このため、活性溝１２２１〜１２２４の両端部分においてゲート電極プラグ１５５と低濃度層１１２との間に短絡が生じたり、活性溝１２２１〜１２２４の両端部分に電流集中が生じるなど、歩留まりを低下させる要因になっていた。
【００２４】
【発明が解決しようとする課題】
本発明は上記従来技術の不都合を解決するために創作されたものであり、その目的は、低抵抗高耐圧の半導体装置を提供することにある。
【００２５】
【課題を解決するための手段】
本発明の発明者等は、活性溝１２２１〜１２２４の両端部分において、半導体充填物１２５の成長が遅いのは、中央部分とはエピタキシャル成長の原料ガスの流れが異なる点にあると考えた。
【００２６】
即ち、活性溝１２２１〜１２２４の両端部分は低濃度層１１２で三方が囲まれていることから、活性溝１２２１〜１２２４と内周溝１３０とを接続すると活性溝１２２１〜１２２４の両端部分は中央部分と同じ状態になり、半導体充填物１２５の成長が均一になる。
【００２７】
また、表面の面方位が｛１　０　０｝の半導体基板を使用た場合には、溝底面には｛１　０　０｝面が露出するため、側面にも｛１　０　０｝面が露出するようにしておくと、四角リング形状の溝の四隅部分においても半導体充填物１２５が均一に成長するようになる。
【００２８】
本発明は上記知見に基いて創作されたものであり、請求項１記載の発明は、半導体層上に第１導電型の低濃度層が形成された半導体基板と、前記半導体基板の前記低濃度層側の表面に形成され、底部が前記低濃度層内に位置する溝であって、細長の複数の活性溝と、前記活性溝を取り囲むリング状の内周溝と、前記各活性溝の内部と前記内周溝の内部に配置された第２導電型の半導体充填物とを有する半導体装置であって、前記各活性溝の両端は前記内周溝に接続された半導体装置である。
請求項２記載の発明は、前記活性溝と前記内周溝とを含む溝は、更に前記内周溝を同心状に取り囲むリング状のガードリング溝を複数個有し、前記各ガードリング溝の内部には、前記半導体充填物が配置された請求項１記載の半導体装置である。
請求項３記載の発明は、前記半導体基板は、前記半導体層表面の面方位が｛１０　０｝のものが用いられ、前記内周溝は四角リング状に形成され、前記各活性溝は、前記内周溝の四辺のうちの互いに平行な二辺に対して平行な向きに配置されると共に、前記活性溝側面と、前記内周溝の側面の前記半導体基板の結晶の面方位は｛１　０　０｝にされた請求項１又は請求項２のいずれか１項記載の半導体装置である。
請求項４記載の発明は、前記活性溝内の前記半導体充填物の上部は除去され、除去された部分の前記活性溝の側面にはゲート絶縁膜が形成され、該ゲート絶縁膜に接触してゲート電極膜が形成され、前記低濃度層内部の表面側であって、前記ゲート絶縁膜と接触する位置には第２導電型のベース領域が形成され、前記ベース領域内部の表面側であって前記ゲート絶縁膜と接触する位置には第１導電型のソース領域が形成され、前記ゲート電極に電圧を印加し、前記ベース領域のうちの前記ゲート絶縁膜と接する部分に第１導電型の反転層を形成すると、前記反転層によって前記ソース領域と前記低濃度層とが接続されるように構成された請求項１乃至請求項３のいずれか１項記載の半導体装置である。
請求項５記載の発明は、前記各溝内の前記半導体充填物は、前記低濃度層と略同一高さまで充填され、少なくとも、前記活性溝内の前記半導体充填物の上端部と前記活性溝間に位置する前記低濃度層の表面とに接触する金属膜であって、該金属膜が、前記低濃度層とはショットキー接合を形成し、前記半導体充填物とはオーミック接合を形成する材料で構成されたアノード電極を有する請求項１乃至３のいずれか１項記載の半導体装置である。
【００２９】
【発明の実施の形態】
以下で図面を参照し、本発明の実施形態について説明する。
図１の符号１は、本発明の一実施形態であるＭＯＳＦＥＴ型の半導体装置である。図１は、後述するソース領域を通り、半導体基板１０の表面と平行な面で半導体基板を切断した断面図を示している。
【００３０】
この半導体装置１は、１枚のウェハー上に複数個が同時に形成されており、ダイシング工程によって互いに分離され、四角形状の半導体チップとされた後、ダイボンド、ワイヤーボンド工程とモールド工程を経て使用が可能になる。
【００３１】
図２〜図４は、それぞれ図１のＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線切断面図に対応する図である。逆に、図１は、図２のＱ−Ｑ線切断面図に対応している。
【００３２】
活性領域の外部には、後述する溝形成工程で形成されたリング状の内周溝３０が１本と、リング状のガードリング溝２３１〜２３３が複数本数、活性領域を取り囲んで配置されている。ガードリング溝２３１〜２３３は内周溝３０の外側に同心状に配置されている。
【００３３】
内周溝３０とガードリング溝２３１〜２３３のリングは長方形であり、内周溝３０の一辺に対し各ガードリング溝２３１〜２３３の一辺が互いに平行になっており、且つ、内周溝３０と最内周のガードリング溝２３１の間、及びガードリング溝２３１〜２３３同士の間の距離は等距離になっている。
【００３４】
活性領域内には細長で直線状の複数の活性溝２２１〜２２４が形成されている。
【００３５】
各活性溝２２１〜２２４は互いに平行に配置され、且つ内周溝３０の互いに平行な二辺に対して互いに平行になっている。
【００３６】
半導体基板１０表面の面方位は｛１　０　０｝面であり、且つ溝形成工程において、半導体基板１０表面の面方位の方向と溝の方向とがアラインメントされ、活性溝２２１〜２２４の長手方向の側面に｛１　０　０｝面が露出するようにされている。
【００３７】
その結果、内周溝３０とガードリング溝２３１〜２３３の全内周面と、活性溝２２１〜２２４の側面と、各溝２３１〜２３３、２２１〜２２４、３０の底面には｛１　０　０｝面が露出する。
ここで｛１　０　０｝は、下記面方位の全てを表す。
【００３８】
【数１】
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【００３９】
後述する溝充填工程により、活性溝２２１〜２２４の底部には、Ｐ型の半導体充填物２５が配置されている。内周溝３０及びガードリング溝２３１〜２３３の内部には、同じ溝充填工程により、内周溝３０及びガードリング溝２３１〜２３３の底部から基板表面の高さまで半導体充填物２６、２７が配置されている。
【００４０】
活性溝２２１〜２２４の両端部は、内周溝３０と接しており、内周溝３０内部の半導体充填物２６と活性溝２２１〜２２４内部の半導体充填物２５とは接続されている。
【００４１】
以下で、上述した構造の半導体装置１の製造工程について、説明する。
図５（ａ）、（ｂ）〜図２６（ａ）、（ｂ）は、本発明の半導体装置１の製造工程を説明するための図面であり、図５（ａ）〜図２６（ａ）は、図１のＡ−Ａ線に相当する部分、図５（ｂ）〜図２６（ｂ）は、図１のＢ−Ｂ線に相当する部分を製造工程順に表した断面図である。
【００４２】
まず、図５（ａ）、（ｂ）を参照し、符号１０は、下記製造工程を適用する半導体基板である。
【００４３】
本実施例では、Ｎ型を第１導電型とし、Ｐ型を第２導電型とすると、半導体基板１０はシリコン単結晶から成る第１導電型の半導体層１１と、該半導体層１１表面にシリコンがエピタキシャル成長されて成る第１導電型の低濃度層１２とを有している。
【００４４】
この低濃度層１２の表面にシリコン酸化膜４１を形成する。次いで、パターニングし、シリコン酸化膜４１に、活性領域となる開口８０ａを、１個の半導体装置１となるパターンの中央に形成する。
【００４５】
１枚の半導体基板１０には、後述する各工程が行われることで、複数個の半導体装置のパターンが形成されるようになっている。上記の開口８０ａは四角形であり、その縁は、１個の半導体装置１を構成するパターンと、他の半導体装置を構成するパターンとの間の境界から一定距離だけ離間している。開口８０ａの底面には低濃度層１２が露出している。
【００４６】
次に、半導体基板１０の表面にボロンなどのＰ型不純物を照射すると、シリコン酸化膜４１がマスクとなり、図６（ａ）に示すように、開口８０ａ底面に露出する低濃度層１２の表面にＰ型不純物が注入され、開口８０ａの平面形状と同じ形状のＰ型注入層３１が形成される。活性領域の外部では、図６（ｂ）に示すようにＰ型注入層３１は形成されない。
【００４７】
次いで、熱酸化処理すると、図７（ａ）に示すように、Ｐ型注入層が拡散され、開口８０ａで露出する低濃度層１２の位置に、Ｐ型不純物拡散層からなるベース領域３３が形成される。このベース領域３３は半導体基板１０の一部を構成している。
【００４８】
このとき、シリコン酸化膜４１及び各Ｐ型注入層３１の表面に新たなシリコン酸化膜が形成される。図７（ａ）、（ｂ）では、符号４３は、熱酸化処理後に、半導体基板１０上に位置しているシリコン酸化膜からなる絶縁膜を示している。
【００４９】
次いで、絶縁膜４３をパターニングし、該絶縁膜４３のベース領域３３の外周より外側であって、ベース領域３３を取り囲む位置にリング状の開口を複数本と、ベース領域３３を跨ぐ位置に互いに平行な直線状の開口を複数本形成する。
【００５０】
図８（ａ）、（ｂ）の符号８２１〜８２３は、複数のリング状の開口のうちの内側３本を示しており、符号８１１〜８１３は、複数の直線状の開口のうちの隣接する３本を示している。
【００５１】
各直線状の開口８１１〜８１３は、それぞれの両端が、リング状の開口８２１〜８２３のうち、最も内側に配置された最内周のリング状の開口８２１に接続されている。
【００５２】
矩形リング状の各開口８２１〜８２３の底部には、低濃度層１２が露出しており、各直線状の開口８１１〜８１３の底部には、Ｐ型のベース領域３３とＮ型の低濃度層１２が露出している。
【００５３】
次に、絶縁膜４３をマスクにして、半導体基板１０のエッチング処理をすると、各開口８１１〜８１３、８２１〜８２３の底部の部分が除去され、溝が形成される。図９（ａ）、（ｂ）の符号２２１〜２２３は、その溝のうち、３本の直線状の開口８１１〜８１３の底面下に形成された直線状で細長の３本の活性溝を示しており、符号３０は、リング状の開口８２１〜８２３のうちの最内周の開口８２１の底面下に形成された内周溝を示している。
【００５４】
また、符号２３１、２３２は、３本のリング状の開口８２１〜８２３のうちの最内周の開口８２１よりも外側の２本のリング状の開口８２２、８２３の底面下に形成された２本のガードリング溝を示している。
【００５５】
その状態の平面図を図３１に示し、図３１のＦ−Ｆ線切断面図を図２７及び後述する図２８〜図３０に示す。なお、図９（ａ）、図９（ｂ）は、図３１のＤ−Ｄ線切断面図とＥ−Ｅ線切断面図にそれぞれ相当する図である。
【００５６】
図３１に示されたとおり、この実施例では、符号２２１〜２２４と符号２３１〜２３３でそれぞれ示すように、活性溝は４本形成され、ガードリング溝は３本形成されている。複数の活性溝２２１〜２２４の全部は、その両端が内周溝３０に接続されている。
【００５７】
後述する図１０（ａ）、（ｂ）〜図２６（ａ）、（ｂ）等の断面図では、３本を超える本数の活性溝２２４と、２本を超える本数のガードリング溝２３３は省略する。
【００５８】
上述したエッチング処理では、各溝２２１〜２２４、３０、２３１〜２３３の深さは低濃度層１２の厚みよりも浅く、かつベース領域３３の深さよりも深くなるようにされており、その結果、各溝２２１〜２２４、３０、２３１〜２３３の底部は、半導体層１１と低濃度層１２の間の界面と、ベース領域３３の底部との間に位置する。
【００５９】
次いで、図１０（ａ）、（ｂ）と図２８に示すように、各溝２２１〜２２４、３０、２３１〜２３３の内周面に、Ｐ型不純物が添加されたシリコン単結晶のエピタキシャル層を成長させると、各溝２２１〜２２４、３０、２３１〜２３３内部が、エピタキシャル成長物からなるＰ型の半導体充填物で充填される。
【００６０】
従来の半導体装置では、活性溝の両端部とリング状の溝との間が低濃度層で仕切られており、活性溝の両端部と中央部とでは、エピタキシャル成長の条件が異なってしまい、実際、活性溝の両端部ではエピタキシャル成長の速度が遅く、活性溝の両端部は半導体充填物で完全に埋まっていなかった。
【００６１】
本発明の半導体装置１では、活性溝２２１〜２２４と内周溝３０とは連続しているから活性溝２２１〜２２４の両端部と内周溝３０の間には低濃度層１２で仕切られていない。このため、細長で直線状の活性溝２２１〜２２４の両端部と中央部分とは同一条件でエピタキシャル成長するため、活性溝２２１〜２２４の内部は、長手方向の全部が、半導体充填物で完全に充填される。
【００６２】
また、半導体基板１０表面の面方位は｛１　０　０｝面であるウエハが用いられている。また、内周溝３０とガードリング溝２３１〜２３３の全内周面と、活性溝２２１〜２２４の側面と、各溝２３１〜２３３、２２１〜２２４の底面には｛１　００｝面が露出されているから、溝内に露出する半導体基板１０表面の面方位は全て等しいから、底面や側面からは、半導体の単結晶が同じ成長速度でエピタキシャル成長し、各溝３０、２３１〜２３３、２２１〜２２４の内部は完全に充填される。このため、特に活性溝２２１〜２２４の両端部に凹み等が生じることもないので、凹み等に電界が集中することもない。
【００６３】
活性溝２２１〜２２４の内部に位置する半導体充填物と、内周溝３０の内部に位置する半導体充填物と、ガードリング溝２３１〜２３３の内部に位置する半導体充填物とを、それぞれ符号２５、２６、２７で示すと、各半導体充填物２５〜２７は、各溝２２１〜２２４、３０、２３１〜２３３の上端を超えて成長しており、少なくとも絶縁膜４３の開口８１１〜８１３、８２１〜８２３内部まで達している。半導体充填物２５〜２７の、半導体基板１０の表面よりも上部の部分を、図１１（ａ）、（ｂ）に示すように除去する。
【００６４】
次いで、絶縁膜４３を全部除去し、新たに絶縁膜４４を形成した後、その絶縁膜４４をパターニングし、図１２（ｂ）に示すように、ガードリング溝２３１〜２３３の上部を絶縁膜４４で覆いながら、図１２（ａ）に示すように、活性溝２２１〜２２４内に充填された半導体充填物２５の上部のみを露出させる。
【００６５】
その状態で、エッチング処理により、半導体充填物２５の上部を除去し、半導体充填物２５の上端部を、ベース領域３３の底部よりも深い高さに位置させる。エッチング後の半導体充填物２５の厚みは、一定膜厚になるようにしておく。
【００６６】
エッチング処理がされた状態の活性溝２２１〜２２４の状態を図１３（ａ）に示し、内周溝３０とガードリング溝２３１〜２３３の状態を図１３（ｂ）に示す。
【００６７】
また、図１のＣ−Ｃ線切断面図に相当する位置の切断面図を図２９に示す。活性溝２２１〜２２４の半導体充填物２５は、上部部分が除去され、底部が残存した状態なので、内周溝３０の半導体充填物２６と接続されている。
【００６８】
ガードリング溝２３１〜２３３の上部は絶縁膜４４で覆われており、ガードリング溝２３１〜２３３の上部に位置する半導体充填物２７はエッチングされない。
また、内周溝３０の上部も絶縁膜４４で覆われており、内周溝３０の上部に位置する半導体充填物２６はエッチングされない。
【００６９】
この状態では、活性溝２２１〜２２４の半導体充填物２５がエッチングされた部分の内周面には半導体基板１０が露出している。
このとき、活性溝２２１〜２２４内の半導体充填物２５は、上述したように、凹み等が無く均一に充填されているので、エッチングで上部が除去された後の半導体充填物２５も、その上端部分は平らであり、凹み等は存在しない。
【００７０】
次いで、図１４（ａ）、（ｂ）に示すように、絶縁膜４４を全部除去し、図１５（ａ）、（ｂ）と図３０に示すように、熱酸化処理を行うと、活性溝２２１〜２２４の内周面や半導体基板１０の上部表面及び半導体充填物２５の上端部分にゲート絶縁膜５１が形成される。
【００７１】
ゲート絶縁膜５１は薄いため、活性溝２２１〜２２４の半導体充填物２５より上側に位置する部分は、ゲート絶縁膜５１で充填されることななく、ゲート絶縁膜５１の表面を内周面とするゲート穴２８１〜２８３が形成される。
【００７２】
次いで、ゲート絶縁膜５１の表面に、ポリシリコンを堆積させると、図１６（ａ）、（ｂ）に示すように、ゲート穴２８１〜２８３の内部が、ポリシリコン薄膜５３で充填される。
【００７３】
次に、ポリシリコンのエッチング工程により、図１７（ａ）、（ｂ）に示すように、ゲート穴２８１〜２８３内部のポリシリコン薄膜５３を残し、半導体基板１０表面のゲート絶縁膜５１上に位置するポリシリコン薄膜５３をエッチング除去すると、ゲート穴２８１〜２８３内部のポリシリコン薄膜５３によってゲート電極プラグ５５が形成される。
【００７４】
次いで、酸化膜のエッチング工程により、図１８（ａ）、（ｂ）に示すように、半導体基板１０表面上のゲート絶縁膜５１を除去する。各ゲート穴２８１〜２８３内部のゲート絶縁膜５１はエッチングされない。
【００７５】
次に、半導体基板１０を熱酸化処理すると、図１９（ａ）、（ｂ）に示すように、半導体基板１０の表面やゲート電極プラグ５５表面に熱酸化膜からなる下地酸化膜５８が形成される。
【００７６】
次に、下地酸化膜５８上にパターニングされたレジスト膜を形成する。図２０（ａ）、（ｂ）の符号９１は、そのレジスト膜であり、このレジスト膜９１は、活性溝２２１〜２２４と活性溝の間の位置に、活性溝２２１〜２２４と平行な細長の開口８３を有している。
この開口８３は、活性溝２２１〜２２４に対して一定距離だけ離間して平行に配置されている。
【００７７】
各活性溝２２１〜２２４は、ベース領域３３の上部に位置しており、各活性溝２２１〜２２４の両端部を除いた部分、即ち中央部分の間には、ベース領域３３が各活性溝２２１〜２２４の側面に接触して配置されている。従って、開口８３の下方にはベース領域３３が位置している。
【００７８】
他方、内周溝３０に隣接する活性溝２２１、２２４と内周溝３０の間や、内周溝３０と最内周のガードリング溝２３１との間、及びガードリング溝２３１〜２３３の間の上はレジスト膜９１によって覆われている。
【００７９】
レジスト膜９１の上方からボロンを照射すると、開口８３の底部に位置するベース領域３３の内部の表面近傍にボロンが注入され、Ｐ＋型高濃度注入領域が形成される。図２０（ａ）、（ｂ）の符号６０は、そのＰ＋型高濃度注入領域を示している。
【００８０】
このＰ＋型高濃度注入領域６０は、細長の開口８３の底面下に形成されており、細長の開口８３と同じ平面形状である。従って、活性溝２２１〜２２４の間には１本ずつ配置され、活性溝２２１〜２２４に対して一定距離だけ離間して平行になっている。Ｐ＋型高濃度注入領域６０と活性溝２２１〜２２４の間の位置には、下地酸化膜５８の下層に、ベース領域３３の表面が露出している。
【００８１】
次にレジスト膜９１を除去し、他の形状にパターニングされたレジスト膜９２を形成する。このレジスト膜９２は、Ｐ＋型高濃度注入領域６０と活性溝２２１〜２２４の間の位置に開口８６が設けられており、Ｐ＋型高濃度注入領域６０の上方や、各溝２３１〜２３３、２２１〜２２４、３０の上方は覆われている。
【００８２】
この状態で燐等のＮ型不純物イオンを照射すると、図２１（ａ）、（ｂ）に示すように、開口８６の底面に露出する下地酸化膜５８を介して、ベース領域３３の内部の表面近傍にＮ＋型注入領域６１が形成される。このＮ＋型不純物層６１は、Ｐ＋型高濃度注入領域６０と同様に細長であり、Ｐ＋型高濃度注入領域６０両側に配置されている。１個のＮ＋型不純物層６１は、長手方向の二辺の一方の辺がＰ＋型高濃度注入領域６０と接触し、他方の辺が活性溝２２１〜２２４内のゲート絶縁膜５１に接触している。
【００８３】
次に、レジスト膜９２を除去し、図２２（ａ）、（ｂ）に示すように下地酸化膜５８の表面にＰＳＧ膜６３を成膜した後、熱処理し、Ｐ型高濃度注入領域６０とＮ型注入領域６１内の不純物をベース領域３３よりも浅い深さまで拡散させると、図２３（ａ）、（ｂ）に示すように、ベース領域３３よりも高濃度のＰ＋型のオーミック領域６５と、低濃度層１２よりも高濃度のＮ型のソース領域６６とが所定深さに形成される。
【００８４】
Ｐ＋型のオーミック領域６５とＮ型のソース領域６６は、ベース領域３３よりも浅く、ベース領域３３の内部に位置している。活性溝２２１〜２２４の間の位置の下地酸化膜５８の下層には、中央にＰ＋型のオーミック領域６５が露出し、その両側にＮ型のソース領域６６が露出している。
【００８５】
次いで、図２４（ａ）、（ｂ）に示すように、ＰＳＧ膜６３と下地酸化膜５８を一緒にパターニングし、ソース領域６６とオーミック領域６５とを露出させる。このとき、不図示の位置でゲート電極プラグ５５の表面が部分的に露出される。
【００８６】
次に、アルミなどの金属膜を半導体基板１０表面に全面成膜した後、パターニングすると、図２５（ａ）、（ｂ）に示すように、ソース領域６６の表面とオーミック領域６５の表面の両方に接触するソース電極膜６７が形成される。
【００８７】
ソース電極膜６７を形成するときのパターニングにより、同じ金属膜からゲート電極膜が形成される。このゲート電極膜は、ソース電極膜６７とは分離・絶縁されており、ゲート電極プラグ５５に接触している。
【００８８】
次いで、ソース電極膜６７が形成された面と反対側の半導体基板１０の表面に、クロムなどの金属膜を成膜し、図２６（ａ）、（ｂ）に示すように、ドレイン電極膜７０を形成する。以上の工程により、本発明の一実施形態の半導体装置１の図１、図２、図３に示すような状態が得られる。この状態から、保護膜形成工程や、上述したようなダイシング工程を経て、複数の半導体装置１同士を切り離した後、ダイボンド、ワイヤーボンド工程とモールド工程等の組立工程を経ると、プラスチックパッケージに封止された半導体装置が得られる。
【００８９】
上記のような半導体装置１において、ソース電極膜６７を接地電位に接続し、ドレイン電極膜７０に正電圧を印加した状態で、ゲート電極プラグ５５にしきい値電圧以上の大きさの正電圧を印加すると、チャネル領域（ベース領域３３とゲート絶縁膜５１の界面）にＮ型の反転層が形成され、ソース領域６６と低濃度層１２とが反転層によって接続され、低濃度層１２と反転層とソース領域６６を通って、ドレイン電極７０からソース電極膜６７に向けて電流が流れる。この状態を導通状態と言う。
【００９０】
導通状態から、各ゲート電極プラグ５５をソース電極と同じ電位にすると、反転層は消滅し、電流は流れなくなる。この状態では半導体装置１は遮断状態にある。
【００９１】
半導体装置１が遮断状態にあり、ベース領域３３と低濃度層１２の境界で構成されるＰＮ接合が逆バイアスされた場合には、Ｐ型のベース領域３３内とＮ型の低濃度層１２内に空乏層が広がる。ベース領域３３は低濃度層１２に比して高濃度なので、空乏層は主として低濃度層１２内部に広がり、活性溝２２１〜２２４や内周溝３０内の半導体充填物２５、２６に達する。
【００９２】
本実施形態では、活性溝２２１〜２２４の内部と内周溝３０内部に位置する半導体充填物２５、２６は互いに接続されているが、ゲート電極プラグ５５にもソース電極膜６７にも接続されておらず、浮遊電位に置かれている。
【００９３】
ＰＮ接合から広がった空乏層がいずれか一方の半導体充填物２５、２６に達すると、半導体充填物２５、２６の電位が安定し、この半導体充填物２５、２６からも空乏層が広がり始め、印加される電圧がさらに大きくなると、空乏層は、複数のガードリング溝２３１〜２３３の最内周に位置するガードリング溝２３１に達する。
【００９４】
各ガードリング溝２３１〜２３３内部に位置する半導体充填物２７は互いに絶縁されており、浮遊電位に置かれているが、空乏層が達すると電位が安定し、各ガードリング溝２３１〜２３３内部の半導体充填物２７からも空乏層が広がり始めるため、最内周に位置するガードリング２３１から外側に位置する各ガードリング２３２、２３３に向けて順番に空乏層が達し、最外周のガードリング２３３よりも外側に空乏層が広がる。
【００９５】
各溝２３１〜２３３、３０、２２１〜２２４内部に半導体充填物２５〜２７が均一に充填されており、例えば、活性溝２２１〜２２４内部の半導体充填物２５の両端部に凹み等がないので、電界が集中することがなく、破壊耐量が大きくなっている。
【００９６】
なお、以上は第１導電型をＮ型、第２導電型をＰ型として説明したが、上記実施例や後述する各実施例において、第１導電型をＰ型、第２導電型をＮ型としても良い。
【００９７】
また、上記実施形態は、ＭＯＳＦＥＴを説明したが、本発明の半導体装置はこれに限られるものではなく、例えば、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ　ｇａｔｅ　ｂｉｐｏｌａｒ　ｔｒａｎｓｉｓｔｏｒ）やショットキーバリアダイオードも含まれる。
【００９８】
図３５の半導体装置１’は、低濃度層１２が、該低濃度層１２とは反対の導電型のコレクタ層１１’表面に形成されたＩＧＢＴ型の半導体装置である。
【００９９】
また、図３２、図３３、図３４の符号２は、本発明の他の例であるショットキーバリアダイオード型の半導体装置を示している。
【０１００】
ここで、図３２は、この実施例の半導体装置２の平面図を示しており、図３３と図３４は、図３２のＧ−Ｇ線、Ｈ−Ｈ線の切断面図をそれぞれ示している。なお、簡単のため図３２では、後述する熱酸化膜とＰＳＧ膜とアノード電極は省略されている。
【０１０１】
この半導体装置２は、Ｎ型のシリコン単結晶から成る半導体層１１と、その表面上にシリコン単結晶のエピタキシャル成長によって形成されたＮ型の低濃度層１２とを有している。半導体層１１は、その表面の面方位が｛１　０　０｝のものが用いられており、その結果、半導体層１１の表面にエピタキシャル成長された低濃度層１２の表面も｛１　０　０｝の面方位になっている。
【０１０２】
低濃度層１２には、低濃度層１２の厚みよりも浅い深さまで、直線状で細長の活性溝７５１〜７５３と、活性溝７５１〜７５３の両端に接し、活性溝７５１〜７５３を取り囲む四角リング形状の内周溝７６と、更に内周溝７６を同心状に取り囲む四角リング状の複数のガードリング溝７７１〜７７３とが設けられている。
【０１０３】
この半導体装置２においても、上述の半導体装置１と同様に、内周溝７６とガードリング溝７７１〜７７３のリングは長方形であり、内周溝７６の一辺に対し各ガードリング溝７７１〜７７３の一辺が互いに平行になっており、且つ、内周溝７６と最内周のガードリング溝７７１の間、及びガードリング溝７７１〜７７３同士の間の距離は等距離になっている。また、各溝７５１〜７５３、７６、７７１〜７７３の深さは、低濃度層１２の厚みよりも浅く、底面には低濃度層１２が露出している。
【０１０４】
各溝７５１〜７５３、７６、７７１〜７７３を形成する際には、細長の活性溝７５１〜７５３の側面に｛１　０　０｝面が現れるように、半導体層１１及び低濃度層１２の面方位に対して相対的に位置合わせがされている。
【０１０５】
四角リング状の他の溝（内周溝７６及びガードリング溝７７１〜７７３）の四辺は活性溝７５１〜７５３の長手方向に対して平行な方向であるか、又は垂直な方向に伸びているから、全ての溝７５１〜７５３、７６、７７１〜７７３の側面には、底面同様、｛１　０　０｝面が露出されている。
【０１０６】
各溝７５１〜７５３、７６、７７１〜７７３の内部には、エピタキシャル成長によって形成されたＰ型のシリコン単結晶から成る半導体充填物２５が充填されており、各溝７５１〜７５３、７６、７７１〜７７３の内の半導体充填物２５と、低濃度層１２との間にはＰＮ接合が形成されている。
【０１０７】
内周溝７６上の外周の縁付近よりも外側には、熱酸化膜１４とＰＳＧ膜１５とで構成された絶縁膜１６が配置されている。絶縁膜１６で覆われていない部分、即ち、内周溝７６上の外周の縁付近よりも内側には、金属薄膜からなるアノード電極１８が配置されている。
【０１０８】
各溝７５１〜７５３、７６、７７１〜７７３内の半導体充填物２５は、低濃度層１２の表面高さと同じ高さまで充填されており、アノード電極１８は、内周溝７６の外周よりも内側の絶縁膜１６が配置されていない部分において、低濃度層１２の表面と、内周溝７６と内の半導体充填物２５の表面と、活性溝７５１〜７５３内の半導体充填物２５の表面とに接触している。従って、同心状に配置された内周溝７６とガードリング溝７７１〜７７３のうち、内周溝７６を除く他の溝、即ちガードリング溝７７１〜７７３は、アノード電極１８には接触しておらず、各ガードリング溝７７１〜７７３内の半導体充填物２５は浮遊電位に置かれている。
【０１０９】
アノード電極１８を構成する金属は、低濃度層１２と接触した部分でショットキー接合を形成する材料である。他方、各溝７５１〜７５３、７６、７７１〜７７３内の半導体充填物２５は、高濃度に不純物が添加されているため、アノード電極１８と半導体充填物２５とはオーミック接合を形成している。
【０１１０】
半導体層１１の表面には、半導体層１１とオーミック接合を形成するカソード電極１９が形成されており、アノード電極１８に正電圧、カソード電極１９に負電圧を印加すると、低濃度層１２とアノード電極膜１８との間のショットキー接合が順バイアスされ、アノード電極膜１８からカソード電極膜１９に向けて電流が流れる。
【０１１１】
このとき、活性溝７５１〜７５３の内部と、各活性溝７５１〜７５３に接続された内周溝７６の内部の半導体充填物２５と低濃度層１２との間のＰＮ接合も順バイアスされるが、ＰＮ接合は、ショットキー接合の順方向電圧降下によってクランプされ、電流は流れない。
【０１１２】
逆に、アノード電極１８に負電圧、カソード電極１９に正電圧を印加すると、上記電圧では順バイアスされていたショットキー接合とＰＮ接合は逆バイアスされる。
【０１１３】
この状態では、逆バイアスされたショットキー接合と、逆バイアスされたＰＮ接合から低濃度層１２内に空乏層が広がり、ガードリング溝７７１〜７７３内の浮遊電位に置かれた半導体充填物２５に空乏層が達すると、その半導体充填物２５の電位が安定し、その半導体充填物２５から更に空乏層が広がり始める。
【０１１４】
この状態で印加された電圧より高い電圧が印加されると、活性溝７５１〜７５３、内周溝７６及びガードリング溝７７１〜７７３の下方へさらに空乏層が広がる。
【０１１５】
この半導体装置２でも、溝７５１〜７５３、７６、７７１〜７７３内には、低濃度層１２の｛１　０　０｝面が露出されており、その｛１　０　０｝面から半導体充填物２５が成長し、各溝７５１〜７５３、７６、７７１〜７７３内が充填されているから、溝７５１〜７５３、７６、７７１〜７７３内部は均一の高さに成長した半導体充填物２５で充填されている。
【０１１６】
【発明の効果】
溝内が半導体充填物で均一に充填された半導体装置が得られる。
【図面の簡単な説明】
【図１】本発明の半導体装置の一例のＭＯＳＦＥＴ拡散構造を示す平面図
【図２】図１のＡ−Ａ線切断面図
【図３】図１のＢ−Ｂ線切断面図
【図４】図１のＣ−Ｃ線切断面図
【図５】（ａ）：図１のＡ−Ａ線切断面に相当する部分の製造工程を説明する第１の断面図
（ｂ）：図１のＢ−Ｂ線切断面に相当する部分の製造工程を説明する第１の断面図
【図６】（ａ）：図１のＡ−Ａ線切断面に相当する部分の製造工程を説明する第２の断面図
（ｂ）：図１のＢ−Ｂ線切断面に相当する部分の製造工程を説明する第２の断面図
【図７】（ａ）：図１のＡ−Ａ線切断面に相当する部分の製造工程を説明する第３の断面図
（ｂ）：図１のＢ−Ｂ線切断面に相当する部分の製造工程を説明する第３の断面図
【図８】（ａ）：図１のＡ−Ａ線切断面に相当する部分の製造工程を説明する第４の断面図
（ｂ）：図１のＢ−Ｂ線切断面に相当する部分の製造工程を説明する第４の断面図
【図９】（ａ）：図１のＡ−Ａ線切断面に相当する部分の製造工程を説明する第５の断面図
（ｂ）：図１のＢ−Ｂ線切断面に相当する部分の製造工程を説明する第５の断面図
【図１０】（ａ）：図１のＡ−Ａ線切断面に相当する部分の製造工程を説明する第６の断面図
（ｂ）：図１のＢ−Ｂ線切断面に相当する部分の製造工程を説明する第６の断面図
【図１１】（ａ）：図１のＡ−Ａ線切断面に相当する部分の製造工程を説明する第７の断面図
（ｂ）：図１のＢ−Ｂ線切断面に相当する部分の製造工程を説明する第７の断面図
【図１２】（ａ）：図１のＡ−Ａ線切断面に相当する部分の製造工程を説明する第８の断面図
（ｂ）：図１のＢ−Ｂ線切断面に相当する部分の製造工程を説明する第８の断面図
【図１３】（ａ）：図１のＡ−Ａ線切断面に相当する部分の製造工程を説明する第９の断面図
（ｂ）：図１のＢ−Ｂ線切断面に相当する部分の製造工程を説明する第９の断面図
【図１４】（ａ）：図１のＡ−Ａ線切断面に相当する部分の製造工程を説明する第１０の断面図
（ｂ）：図１のＢ−Ｂ線切断面に相当する部分の製造工程を説明する第１０の断面図
【図１５】（ａ）：図１のＡ−Ａ線切断面に相当する部分の製造工程を説明する第１１の断面図
（ｂ）：図１のＢ−Ｂ線切断面に相当する部分の製造工程を説明する第１１の断面図
【図１６】（ａ）：図１のＡ−Ａ線切断面に相当する部分の製造工程を説明する第１２の断面図
（ｂ）：図１のＢ−Ｂ線切断面に相当する部分の製造工程を説明する第１２の断面図
【図１７】（ａ）：図１のＡ−Ａ線切断面に相当する部分の製造工程を説明する第１３の断面図
（ｂ）：図１のＢ−Ｂ線切断面に相当する部分の製造工程を説明する第１３の断面図
【図１８】（ａ）：図１のＡ−Ａ線切断面に相当する部分の製造工程を説明する第１４の断面図
（ｂ）：図１のＢ−Ｂ線切断面に相当する部分の製造工程を説明する第１４の断面図
【図１９】（ａ）：図１のＡ−Ａ線切断面に相当する部分の製造工程を説明する第１５の断面図
（ｂ）：図１のＢ−Ｂ線切断面に相当する部分の製造工程を説明する第１５の断面図
【図２０】（ａ）：図１のＡ−Ａ線切断面に相当する部分の製造工程を説明する第１６の断面図
（ｂ）：図１のＢ−Ｂ線切断面に相当する部分の製造工程を説明する第１６の断面図
【図２１】（ａ）：図１のＡ−Ａ線切断面に相当する部分の製造工程を説明する第１７の断面図
（ｂ）：図１のＢ−Ｂ線切断面に相当する部分の製造工程を説明する第１７の断面図
【図２２】（ａ）：図１のＡ−Ａ線切断面に相当する部分の製造工程を説明する第１８の断面図
（ｂ）：図１のＢ−Ｂ線切断面に相当する部分の製造工程を説明する第１８の断面図
【図２３】（ａ）：図１のＡ−Ａ線切断面に相当する部分の製造工程を説明する第１９の断面図
（ｂ）：図１のＢ−Ｂ線切断面に相当する部分の製造工程を説明する第１９の断面図
【図２４】（ａ）：図１のＡ−Ａ線切断面に相当する部分の製造工程を説明する第２０の断面図
（ｂ）：図１のＢ−Ｂ線切断面に相当する部分の製造工程を説明する第２０の断面図
【図２５】（ａ）：図１のＡ−Ａ線切断面に相当する部分の製造工程を説明する第２１の断面図
（ｂ）：図１のＢ−Ｂ線切断面に相当する部分の製造工程を説明する第２１の断面図
【図２６】（ａ）：図１のＡ−Ａ線切断面に相当する部分の製造工程を説明する第２２の断面図
（ｂ）：図１のＢ−Ｂ線切断面に相当する部分の製造工程を説明する第２２の断面図
【図２７】図１のＣ−Ｃ線切断面に相当する部分の製造工程を説明する第１の断面図
【図２８】図１のＣ−Ｃ線切断面に相当する部分の製造工程を説明する第２の断面図
【図２９】図１のＣ−Ｃ線切断面に相当する部分の製造工程を説明する第３の断面図
【図３０】図１のＣ−Ｃ線切断面に相当する部分の製造工程を説明する第４の断面図
【図３１】本発明の一実施形態に係る半導体装置の製造工程を説明する平面図
【図３２】本発明の他の実施形態に係る半導体装置を説明する平面図
【図３３】図３２のＧ−Ｇ線切断面図
【図３４】図３２のＨ−Ｈ線切断面図
【図３５】本発明の半導体装置のうちのＩＧＢＴの例
【図３６】従来の半導体装置を説明する平面図
【図３７】図３６のＪ−Ｊ線切断面図
【図３８】図３６のＫ−Ｋ線切断面図
【符号の説明】
１、１’、２……半導体装置
１０……半導体基板
１１……半導体層
１２……低濃度層
２２１〜２２４　、７５１〜７５３……活性溝
２３１〜２３３、７７１〜７７３……ガードリング溝
３０、７６……内周溝
３３……ベース領域
５１……ゲート絶縁膜
５５……ゲート電極プラグ
６６……ソース領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
2004039655.tif 000039
【図３７】
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【図３８】
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