(57)【要約】【課題】異なる閾値電圧を有するトランジスタと遅延低閾値電圧漏洩保護を用いるダイナミック論理回路を提供する。【解決手段】ダイナミック論理回路（３０）は、プリチャージ相の間にプリチャージ電圧（ＶDD）にプリチャージされるプリチャージノード（３０PN）およびプリチャージノードに接続される条件付放電通路（３０L、３０DT）を備える。条件付放電通路は、評価相の間、プリチャージノードをプリチャージ電圧とは異なる電圧に条件付で結合するよう動作可能である。ダイナミック論理回路はまた、プリチャージノードの状態に応答して信号を得るための出力（ＯＵＴ3）を備える。最後に、ダイナミック論理回路は、出力に結合され、評価相の段階にあって条件付放電通路がイネーブルされていない評価相の段階の一部分の間に、プリチャージ電圧をプリチャージノードに結合する電圧保持回路（３０KT1、３０KT2）を備える。【選択図】図３
2004187291.tif 000002
【特許請求の範囲】
【請求項１】
プリチャージ相の間にプリチャージ電圧までにプリチャージされるプリチャージノードと、
前記プリチャージノードに接続され、評価相の間に、前記プリチャージノードを前記プリチャージ電圧とは異なる電圧に条件付で結合するよう動作可能な条件付放電通路と、
前記プリチャージノードの状態に応答して信号を提供する出力端と、
前記出力端に結合され、前記評価相の段階の間にあって前記条件付放電通路がイネーブルされていない前記評価相の段階の一部分の間に、前記プリチャージ電圧を前記プリチャージノードに結合する電圧保持回路と
を備えるダイナミック論理回路。
【請求項２】
プリチャージ相の間に、プリチャージノードをプリチャージ電圧までにプリチャージし、
評価相の間に、前記プリチャージノードに接続される条件付放電通路を条件付で放電し、前記条件付放電通路の放電によって、前記プリチャージノードが前記プリチャージ電圧とは異なる電圧に結合され、
前記プリチャージノードの状態に応答して、出力端に信号を提供し、
前記評価相の段階の間にあって前記条件付放電通路がイネーブルされていない前記評価相の段階の一部分の間に、前記プリチャージ電圧を前記プリチャージノードに結合する
ステップを備えるダイナミック論理回路の動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施例は電子回路装置に関し、より詳しくは、異なる閾値電圧を有するトランジスタと遅延低閾値電圧漏洩保護とを用いるダイナミック論理回路に関する。
【背景技術】
【０００２】
電子回路は、個人、ビジネスおよびその他の環境で装置において用いられることを含めて、多くのアプリケーションに普及している。市場での需要によって、装置の電力消費やスピードのような要因を含めて回路デザインの多くの観点が影響を及ぼされる。様々な電子回路によって今日、ダイナミックもしくはドミノ論理として業界で知られているものが実現されている。ダイナミック論理回路は、２相で動作し、すなわち、１つ以上のプリチャージノードが第１の電圧にプリチャージされる間のプリチャージ相と、各プリチャージノードの電圧に基づいてデータが読まれる間の評価相とがある。それ故そのプリチャージ電圧は、妨げが無ければ第１の論理状態として読まれ、またはそのプリチャージ電圧は、まず放電され、それから第１の論理状態を相補する第２の論理として読まれる。更には、ダイナミック論理では、しばしば２つ以上のステージに信号が通り、第１ステージのプリチャージノードを放電する第１ステージによる評価が結果として第２ステージの入力に出力端を生じ、そしてそれによってその信号もまた第２ステージのプリチャージノードの放電をトリガする。このようにして、ステージの評価相が重なるとき多数のステージがトリガされ、そして各ステージの出力が次に続くステージへと伝播する。
【０００３】
ダイナミック論理プリチャージノードからは、そのプリチャージノードへの放電通路がその評価相の間にイネーブルされていない段階の評価相の間に電流が漏洩するということが技術的に認められている。実際、ダイナミック論理ステージの放電通路には１つ以上のいわゆる低閾値電圧（「ＬＶＴ」）トランジスタが含まれていることが技術上知られており、そのようなトランジスタは、放電通路がイネーブルされるときその通路のスピードを増すために、その通路でときどき用いられる。そのような場合、各ＬＶＴトランジスタは、同じ回路の他のトランジスタと比べて比較的低閾値のトランジスタを有しており、それ故そのような他のトランジスタは高閾値電圧（「ＨＶＴ」）トランジスタと呼称される。以前の１つのアプローチでは、少なくとも１つのＨＶＴトランジスタもまた放電通路に含まれている。実際、そのようなアプローチおよび関連する観点に関して更なる詳細を多数知るために、本件出願と発明者および譲受人が同じである１９９８年１１月３日発行の「異なる閾値電圧を有するトランジスタを用いるダイナミック論理回路」という名称の米国特許第５，８３１，４５１号および本件出願と発明者および譲受人が同じである１９９８年１０月１３日発行の「低閾値電圧を有するカスコード・トランジスタの使用」という名称の米国特許第５，８２１，７７８号を見直すものとし、これら２つの特許は双方とも、参照することでここに含める。いずれにしても、ＬＶＴトランジスタを１つ（またはそのようなトランジスタを１つ以上）用いると、それがイネーブルされないときそれに応じて漏洩が増大し、また、そのようなものである故、ダイナミック論理ステージの放電通路において実現されても、放電通路がイネーブルされないとき、そのトランジスタによって漏洩が増大する。漏洩が増大するのは望ましいものではなく、それは、それによって装置の電力消費が増大し、実際、深刻なものであれば回路の適切な動作が損なわれるからである。
【０００４】
更なる背景としては、二重レール・ダイナミック論理回路において、評価相の間にプリチャージノードから起こる前述の漏洩を軽減できるように、あるアプローチが実行されている。とりわけ、二重レール・ダイナミック論理回路には２つのプリチャージノードが含まれており、評価相の間、プリチャージノードの一方または他方が、二重レール・システムで明らかなとおり、確実に放電し、一方同時にその２つのプリチャージノードの他方はチャージされたままとなる。このようにチャージされたプリチャージノードは漏洩し得るものであり、とりわけ、そのチャージされたプリチャージノードに接続されている放電通路にＬＶＴトランジスタが１つ以上あればそうなる。しかしながら、そのような回路においてもまた、１組の交差結合されるＬＶＴ・ｐチャンネル・トランジスタがしばしば接続されて、そのようなトランジスタの各々のソース／ドレイン通路がそれぞれのプリチャージノードに接続され、一方各々のトランジスタのゲートがそれぞれの反対のプリチャージノードに接続されている。結果として、１つのプリチャージノードが放電されてローとなると、その同じノードによってイネーブリング電圧が反対の交差結合したｐチャンネル・トランジスタに供給され、そしてそのトランジスタがイネーブルされるとソース電圧を反対のプリチャージノードへと導通し、それによってそのそれぞれの放電通路を通るいかなる漏洩にもかかわらずそれを充分なレベルに保持する。更に、この場合に注意すべきこととして、交差結合されたトランジスタはＬＶＴトランジスタであり、そうである故に、ＬＶＴトランジスタによって、ＶＤＤとプリチャージノードとの間の接続がＨＶＴトランジスタと比べてより抵抗の低いものとなる。これは、とりわけ低い動作電圧では、望ましいが、そのときＨＶＴトランジスタの相対的な駆動電流がそれらに対応するＬＶＴのものと比べて相当に減少する。また、このようにＬＶＴ・ｐチャンネル・トランジスタを用いるのは望ましいことであり、それは、ＨＶＴトランジスタを用いてそのような結合を提供すると、放電通路における１つ以上のＬＶＴトランジスタの漏洩に対してプリチャージノードを充分な電圧に保持するのに不十分であることが証明されるからである。なおも更に、このような環境のもとでプリチャージ電圧を充分高く保持しなければ、結果として雑音余裕が不十分となり、ノイズまたは漏洩電流あるいはその双方によってダイナミックノードがそうすべきでないところで切り替わってしまう。
【０００５】
なおも更なる背景としては、単一レール・ダイナミック論理回路において、ＨＶＴ・ｐチャンネル・トランジスタをフィードバックとして含めることが技術上知られており、また時には「キーパ」トランジスタと呼称され、トランジスタ・ゲートが回路出力に接続され、トランジスタ・ソースが電圧源に接続され、そしてトランジスタ・ドレインがプリチャージノードに接続されるよう接続されている。このように、ダイナミック論理回路がその評価相にあるがその放電通路がイネーブルされていないならば、高プリチャージ電圧が反転され、フィードバック・トランジスタのゲートに印加される。それに応答してそのトランジスタが導通し、それによってソース電圧がプリチャージノードに結合される。したがって、理論的には、この電圧の結合によって回路の放電通路を通して起こるいかなる漏洩も相殺される。更には、単一フィードバック・ｐチャンネル・トランジスタを単純にＬＶＴトランジスタとすることはできず、それは、そうすると、放電通路が完全にイネーブルされてＨＶＴトランジスタが含まれている段階で、放電通路に含まれているそのＨＶＴトランジスタによって放電通路がプリチャージノードを充分に引き落とさないように制限されるからであり、それは、そのプリチャージノードが、より抵抗の低いＬＶＴ・ｐチャンネル・トランジスタを通してソース電圧に接続されるからである。換言すると、ＨＶＴ放電通路トランジスタによっては、ＬＶＴフィードバック・ｐチャンネル・トランジスタに打ち勝つのに充分な駆動電流が得られないのである。
【０００６】
ダイナミック論理回路について実行される前述のアプローチが多くのアプリケーションにおいて申し分の無いものであることが証明されている一方で、回路の放電通路における漏洩は受け入れられないものであって、とりわけ、その通路における漏洩がＬＶＴ・ｎチャンネル・トランジスタを１つ以上用いることで増大するときにそうである。更には、ＨＶＴ・ｐチャンネル・キーパ・トランジスタによって単一レール・ダイナミック論理回路のＬＶＴ・ｎチャンネル・トランジスタの漏洩を補償する幾分かの電流が得られる一方、好ましい実施例と関連して、そのようなアプローチのみでは様々な理由があって不十分であるということが認められている。とりわけ、ＨＶＴ・ｐチャンネル・キーパ・トランジスタがこれに関してその目的を果たすためには、イネーブルされるときに提供される電流（すなわち、ｐチャンネル・トランジスタの「オン電流」）が、ＬＶＴ・ｎチャンネル・トランジスタの漏洩電流（すなわち、ｎチャンネル・トランジスタの「オフ電流」）よりも充分に大きくなければならない。しかしながらこの目標は益々困難なものとなりつつあり、それは、ＨＶＴ・ｐチャンネル・トランジスタのオン電流の、ＬＶＴ・ｎチャンネル・トランジスタのオフ電流に対する比を低減する傾向のある様々な要因があるからである。例えば、回路デザインにおいてシステム・ソース電圧ＶＤＤが現在の傾向のとおり低下すると、前述の電流比も低下する。別の要因として、トランジスタの閾値電圧は温度の関数であり、すなわち高温になると閾値電圧が低下し、これによってまた問題の電流比も低下する。なおも別の要因として、より大きな駆動電流が得られるように多くの低閾値電圧トランジスタを構築する傾向があって、やはり更に前述の比が低下する。最後に、ｎチャンネル・トランジスタによるとｐチャンネル・トランジスタよりも強い電流が得られ、なおもまた前述の比が低下する。それ故、注意すべきこととして、こういった要因のために、ＨＶＴ・ｐチャンネル・トランジスタは、ＬＶＴ・ｎチャンネル・トランジスタの漏洩を補償するよう充分な電流を供給しようと試みるが、しかしその試みにおいて、ＨＶＴ・ｐチャンネル・トランジスタに掛かる電圧が益々大きく低下してしまい、とりわけその力がｎチャンネル・トランジスタの力に比して低減されるという相対的な意味においてそうなってしまう。電圧低下の増大は、ダイナミック論理回路のデータ有効性の信頼性に異議が唱えられてしまうことを含めて、様々な理由で不利益である。しかしながら、フィードバック・トランジスタはＨＶＴトランジスタであるので、充分な電流を得て、回路放電通路におけるいずれのＬＶＴトランジスタの漏洩を通してでも失われてしまうより大きな電流を相殺することは不可能であるように思える。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
以上のことを踏まえて、好ましい実施例は、以下に記述されるとおり従来技術の制限および欠点を改善しようとするものである。
【課題を解決するための手段】
【０００８】
好ましい実施例において、ダイナミック論理回路が得られる。ダイナミック論理回路は、プリチャージ相の間にプリチャージ電圧にプリチャージされるプリチャージノードと、そのプリチャージノードに接続される条件付放電通路とを備える。その条件放電通路は、評価相の間に、プリチャージノードをプリチャージ電圧とは異なる電圧に条件付で連結するよう動作可能である。ダイナミック論理回路はまた、プリチャージノードの状態に応じて信号を提供する出力も備える。最後に、ダイナミック論理回路は、出力に連結され、評価相の段階で条件付放電通路がイネーブルされていない評価相の段階の一部でプリチャージ電圧をプリチャージノードに連結する電圧保持回路を備える。
【０００９】
その他の観点もまた開示され、特許請求の範囲に請求されている。
【実施例】
【００１０】
好ましい実施例の背景として、ここに図１について記述し、本文献の「発明の背景」の章において先に紹介された従来技術に関する追加の状況と詳細を提供する。とりわけ、図１には、広く１０で示される従来技術の二重レール・ダイナミック論理回路システムの概略が例示されており、ここで、ダイナミック論理はまた、時折「ドミノ」論理とも呼称される。一般に、システム１０は、図の中央を下る垂直な線を仮定して、その線の両側にある対称的な品目によって、二重レール出力信号を、すなわち、相補信号を、システム１０のデータ出力期間中に得るのに貢献し、ここで以下に記載されるとおり、その期間はシステム１０の評価相である。
【００１１】
図１の左の方を見ると、システム１０には、プリチャージ・トランジスタ１２ＰＴ、プリチャージノード１２ＰＮ、出力インバータ１２ＩＮＶおよび低閾値電圧（「ＬＶＴ」）ｐチャンネル・トランジスタ・キーパ・トランジスタ１２ＫＴが含まれており、ここで、ＬＶＴトランジスタはそのＬＶＴの性質を指示する星印を付けて示されており、そしてこの取り決めは、この文献の残り全体を通して他のトランジスタについても同様に用いられる。プリチャージノード１２ＰＮは、出力インバータ１２ＩＮＶの入力に接続されており、そしてインバータ１２ＩＮＶの出力によって出力信号ＯＵＴ１が得られる。プリチャージノード１２ＰＮはまた、ＨＶＴ・ｐチャンネル・トランジスタであるプリチャージ・トランジスタ１２ＰＴのドレインに接続されており、ここで、プリチャージ・トランジスタ１２ＰＴのソースはシステム電圧源ＶＤＤに接続されており、かつプリチャージ・トランジスタ１２ＰＴのゲートはクロック信号ＣＬＫ１に接続されている。更には、プリチャージノード１２ＰＮはキーパ・トランジスタ１２ＫＴのドレインに接続されており、それは、ＬＶＴ・ｐチャンネル・トランジスタであって、ここで、キーパ・トランジスタ１２ＫＴのソースはＶＤＤに接続されており、かつキーパ・トランジスタ１２ＫＴのゲートはプリチャージノード１４ＰＮに交差結合されている。プリチャージノード１２ＰＮはまた、異なるトランジスタ結合のソース／ドレイン通路を経て放電ノード１０ＤＮに結合されている。第１に、プリチャージノード１２ＰＮは、ゲートが信号Ｂに接続されているＬＶＴ・ｎチャンネル・トランジスタ１２Ｎ１のソース／ドレイン通路およびゲートが信号Ａに接続されているＬＶＴ・ｎチャンネル・トランジスタ１２Ｎ２のソース／ドレイン通路を経て放電ノード１０ＤＮに結合されている。第２にプリチャージノード１２ＰＮは、ゲートが信号ＢＸに接続されているＬＶＴ・ｎチャンネル・トランジスタ１４Ｎ１のソース／ドレイン通路およびゲートが信号ＡＸに接続されているＬＶＴ・ｎチャンネル・トランジスタ１４Ｎ２のソース／ドレイン通路を経て放電ノード１０ＤＮに結合されている。信号ＢＸおよびＡＸについて注意すると、「Ｘ」との指定は相補信号を指示するものであり、すなわち、ＡＸはＡの相補であり、またＢＸはＢの相補であり、ここで、「Ｘ」をこのように用いるというこの取り決めは、この文献において他の信号にもまた用いられる。最後に、放電ノード１０ＤＮは、ＨＶＴ・ｎチャンネル放電トランジスタ１０ＤＴのソース／ドレイン通路を介して接地され、ここで、放電トランジスタ１０ＤＴはゲートがＣＬＫ１に接続されている。以上のとおりであるから、プリチャージノード１２ＰＮから接地までに二者択一の通路が作られていて、そのような通路の各々は条件付放電通路と呼称されるが、それは、以下に示されるとおり、その通路沿いの各装置への入力が、それぞれの装置がイネーブルされるようにイネーブルしているのであれば、通路全体に沿っての放電が可能となるからである。
【００１２】
図１の右の方を見ると、システム１０には、プリチャージ・トランジスタ１４ＰＴ、プリチャージノード１４ＰＮ、出力インバータ１４ＩＮＶおよびＬＶＴ・ｐチャンネル・キーパ・トランジスタ１４ＫＴが含まれている。プリチャージノード１４ＰＮは、出力インバータ１４ＩＮＶの入力に接続されており、またインバータ１４ＩＮＶの出力によって、出力信号ＯＵＴＸ１の、すなわち、出力ＯＵＴ１の二重レールが得られる。プリチャージノード１４ＰＮはまた、プリチャージ・トランジスタ１４ＰＴのドレインに接続されており、それは、ＨＶＴ・ｐチャンネル・トランジスタであって、ここで、プリチャージ・トランジスタ１４ＰＴのソースはＶＤＤに接続され、かつプリチャージ・トランジスタ１４ＰＴのゲートはＣＬＫ１に接続されている。更には、プリチャージノード１４ＰＮはキーパ・トランジスタ１４ＫＴのドレインに接続されており、それは、ＬＶＴ・ｐチャンネル・トランジスタであって、ここで、キーパ・トランジスタ１４ＫＴのソースはＶＤＤに接続され、かつキーパ・トランジスタ１４ＫＴのゲートはプリチャージノード１２ＰＮに交差結合されている。プリチャージノード１４ＰＮはまた、種々のトランジスタ結合のソース／ドレイン通路を経て放電ノード１０ＤＮに結合されている。第１に、プリチャージノード１４ＰＮは、ゲートが信号Ｂに接続されているＬＶＴ・ｎチャンネル・トランジスタ１４Ｎ３のソース／ドレイン通路およびゲートが信号ＡＸに接続されているＬＶＴ・ｎチャンネル・トランジスタ１４Ｎ２のソース／ドレイン通路を経て放電ノード１０ＤＮに結合されている。第２に、プリチャージノード１４ＰＮは、ゲートがＢＸに接続されているＬＶＴ・ｎチャンネル・トランジスタ１２Ｎ３のソース／ドレイン通路およびＬＶＴ・ｎチャンネル・トランジスタ１２Ｎ２のソース／ドレイン通路を経て放電ノード１０ＤＮに結合されている。このように、プリチャージノード１４ＰＮから接地まで二者択一通路が作られており、そのような通路の各々はまた、前述のような理由で条件付放電通路と呼称される。
【００１３】
まず、３つの広い観点を導入することによって、システム１０の動作をここに説明する。第１に、上で指示されたとおり、システム１０のＬＶＴトランジスタであるトランジスタの各々が、トランジスタの概略図の隣の星印を含めて図１に示されている。そのようなＬＶＴトランジスタの各々について、それは回路の他の同様の導電型のトランジスタに比して相対的に低い閾値電圧を有しており、すなわち、ＬＶＴ・ｎチャンネル・トランジスタは、システム１０のＨＶＴ・ｎチャンネル・トランジスタよりも低い閾値電圧を有しており、かつＬＶＴ・ｐチャンネル・トランジスタは、システム１０のＨＶＴ・ｐチャンネル・トランジスタよりも低い閾値電圧を有している。そのような「ＬＶＴ」トランジスタが、この文献の「発明の背景」の章で先にこの文献に取り込まれた米国特許第５，８３１，４５１号および米国特許第５，８２１，７７８号により詳しく説明されている。第２に、システム１０は、一般に２つの動作の相で動作され、ここで、これらの相はＣＬＫ１の状態によって引き起こされる。動作のプリチャージ相は、ＣＬＫ１がローのとき起こり、そしてこの相の間、プリチャージノード１２ＰＮおよび１４ＰＮはハイにプリチャージされ、そしてそれ故に、出力ＯＵＴ１およびＯＵＴＸ１は双方ともローである。プリチャージ相には評価相が続き、ここでＣＬＫ１はハイであり、この後の相において出力ＯＵＴ１およびＯＵＴＸ１が有効であり、そして二重レール・システムとしては、これらの２つの出力の一方がハイであり、他方がローである。第３に、動作の評価相の間、入力Ａ、Ｂ、ＡＸおよびＢＸの状態によっていずれの出力がハイでいずれがローであるかの選択がなされ、したがって、これらの入力によって、システム１０の出力値を指令する論理等式が得られる。これらの観点の各々は更に以下で説明される。
【００１４】
ＣＬＫ１がローであるとき、それはｐチャンネル・プリチャージ・トランジスタ１２ＰＴおよび１４ＰＴの双方をイネーブルし、同時にそれはｎチャンネル放電トランジスタ１０ＤＴをディスエーブルし、それによって、システム１０をその動作のプリチャージ相とする。そうして、ｐチャンネル・プリチャージ・トランジスタ１２ＰＴおよび１４ＰＴの各々は、ＶＤＤを、そのドレインが接続されるプリチャージノード１２ＰＮおよび１４ＰＮの一方にそれぞれ結合する。そうして、プリチャージ相の間、プリチャージノード１２ＰＮおよび１４ＰＮは、条件付放電通路のいずれかを通して導通することなくプリチャージされたままである。またこの相の間、プリチャージノード１２ＰＮおよび１４ＰＮの各々の高電圧は、それぞれのインバータ１２ＩＮＶおよび１４ＩＮＶによってそれぞれ反転され、出力ＯＵＴ１およびＯＵＴＸ１にそれぞれ低信号を提供する。更には、プリチャージノード１２ＰＮおよび１４ＰＮの高信号は、ｐチャンネル・キーパ・トランジスタ１２ＫＴおよび１４ＫＴの双方をディスエーブルする。
【００１５】
システム１０の動作のプリチャージ相に続いて、ＣＬＫ１はハイに移行し、その場合それはｐチャンネル・プリチャージ・トランジスタ１２ＰＴおよび１４ＰＴの双方をディスエーブルし、そして同時にそれはｎチャンネル放電トランジスタ１０ＤＴをイネーブルし、それによってシステム１０をその動作の評価相とする。評価相の間、入力Ａ、ＡＸ、ＢおよびＢＸが有効であり、ここで、それらはスタティック回路かダイナミック回路かである他の何らかの回路で得られる。したがって、例えば、ＡおよびＢの双方が評価相の間ハイであると仮定する。そうすると、ｎチャンネル・トランジスタ１２Ｎ１および１２Ｎ２の双方が、高ＣＬＫ１によってｎチャンネル放電トランジスタ１０ＤＴがされるように、イネーブルされ、そうして、プリチャージノード１２ＰＮから接地へと、これらの３つのトランジスタを介して放電通路がイネーブルされる。結果として、プリチャージノード１２ＰＮからの電圧は接地へと低下し、この下降する移行によってインバータ１２ＩＮＶからの出力ＯＵＴ１に上昇する移行がもたらされる。同時に、相補として明らかなようにＡＸおよびＢＸはローであり、そうして条件付通路はプリチャージノード１４ＰＮから接地へとイネーブルされる。結果として、プリチャージノード１４ＰＮからの電圧はハイのままであり、そして、この高電圧によってインバータ１４ＩＮＶからの低出力ＯＵＴＸ１がもたらされる。実際、他の信号の実現性およびシステム１０の接続性が与えられるならば、出力ＯＵＴ１およびＯＵＴＸ１が以下の等式１および２に示される論理等式を実現するということが当業者には理解される。
ＯＵＴ１＝（Ｂ  ＡＮＤ  Ａ）ＯＲ（ＢＸ  ＡＮＤ  ＡＸ）      （等式１）
ＯＵＴＸ１＝（Ｂ  ａｎｄ  ＡＸ）ＯＲ（ＢＸ  ＡＮＤ  Ａ）      （等式２）
【００１６】
以上に加えて、評価相の間の、交差結合されたＬＶＴ・ｐチャンネル・キーパ・トランジスタ１２ＫＴおよび１４ＫＴの作用について顕著な観察が行われている。以上の説明から、いかなる評価相の間も２つのプリチャージノード１２ＰＮおよび１４ＰＮの一方が放電し、他方がチャージされたままであるということが当業者には理解される。しかしながら、チャージされたままであるプリチャージノードについて、そのようなプリチャージノードは２つの異なる条件付放電通路に接続されており、そして、これらの通路の各々には２つのＬＶＴ・ｎチャンネル・トランジスタが含まれている。例えば、プリチャージノード１２ＰＮは、チャージされるときなおもトランジスタ１２Ｎ１および１２Ｎ２を介して放電ノード１０ＤＮに接続されているか、またはその代わりに、それはトランジスタ１４Ｎ１および１４Ｎ２を介して放電ノード１０ＤＮに接続されている。これらの条件付放電通路がこのときイネーブルされていない一方で、これらのトランジスタのＬＶＴ性によって漏洩電流が引き起こされ、そして結果として、プリチャージノード１２ＰＮの電圧に引き（ｄｒａｗ）がある。しかしながら、このときにまた反対のプリチャージノード１４ＰＮがローであることを思い起こし、かつ更にこの低電圧は、ｐチャンネル・キーパ・トランジスタ１２ＫＴのゲートに交差接続されていることを思い起こす。結果として、キーパ・トランジスタ１２ＫＴはイネーブルされ、それによって、ＶＤＤをプリチャージノード１４ＰＮに結合する。結果として、キーパ・トランジスタ１２ＫＴがＬＶＴトランジスタであるおかげで、プリチャージノード１２ＰＮにＬＶＴ電流源が得られ、それによって、ディスエーブルされた条件付放電通路に沿ってプリチャージノード１２ＰＮから接地へと生じるＬＶＴ電流漏洩を相殺する。この点に関して、プリチャージノード１２ＰＮがハイであり、それ故にプリチャージノード１４ＰＮがローであるとき、どのようにｐチャンネル・キーパ・トランジスタ１２ＫＴが動作するのかが示されると、当業者であれば、プリチャージノード１４ＰＮがハイ（かつそれ故にプリチャージノード１２ＰＮがロー）であるときの、ｐチャンネル・キーパ・トランジスタ１４ＫＴの相補動作を理解する。そうして、そのようなアプローチによって、二重レール回路についての動作が改善されるが、しかしながら、以下に示されるように、プリチャージノードごとの単一ｐチャンネル・キーパ・トランジスタが、単一レール・ダイナミック論理回路において作動可能ではなく、その代わり、後の好ましい実施例がこれに関しての解決策を提供することが示されている。
【００１７】
好ましい実施例の更なる背景として、ここで図２について記述されており、本文献の「発明の背景」の章において先に紹介された従来技術についてまた詳述されている。とりわけ、図２は広く２０で示される従来技術の単一レール・ダイナミック論理回路システムの概略を例示する。システム２０には、プリチャージ・トランジスタ２０ＰＴ、プリチャージノード２０ＰＮ、出力インバータ２０ＩＮＶ、ＨＶＴ・ｐチャンネル・フィードバック・トランジスタ２０ＦＰおよび論理回路２０Ｌと放電トランジスタ２０ＤＴの双方を含む条件付放電通路が含まれている。これらの装置をより詳細に見ると、プリチャージ・トランジスタ２０ＰＴは典型的にはＨＶＴ・ｐチャンネル・トランジスタであり、典型的には図２に示されているｎチャンネル・トランジスタよりも小さい。プリチャージ・トランジスタ２０ＰＴはシステム電圧レベル（例えば、ＶＤＤ）のソースに接続されるソースおよびプリチャージノード２０ＰＮに接続されるドレインを有する。クロック信号ＣＬＫ２は、プリチャージ・トランジスタ２０ＰＴのゲートに接続されており、そして、それはまた放電トランジスタ２０ＤＴのゲートにも接続されている。放電トランジスタ２０ＤＴは、ソースが低参照電圧（例えば、接地）に接続され、かつドレインがノード２０Ｎに接続されているＨＶＴ・ｎチャンネル・トランジスタである。プリチャージノード２０ＰＮとノード２０Ｎとの間には論理回路２０Ｌが接続されている。論理回路２０Ｌの特定の論理は、いかなるタイプの論理等式をも実行する。例えば、論理回路２０Ｌにはしばしば、論理等式を実行するよう種々の方法で接続されている数多くのｎチャンネル・トランジスタが含まれており、そして、その等式の論理関数は、特定のトランジスタ構成ならびにこれらのトランジスタのゲートに接続されるそれぞれの入力信号に基づいて決定される。本説明の目的にとっては、その特定の論理等式および入力は重要ではなく、それ故、ＩＮＰＵＴ（Ｓ）という語が広く示されており、そのような信号は、スタティック、ダイナミックまたはその双方である他の種々の回路のいずれからでも得られるということが理解されている。更には、好ましくは論理回路２０Ｌ内のｎチャンネル・トランジスタはＬＶＴ・ｎチャンネル・トランジスタであって、それ故、ｎチャンネル放電トランジスタ２０ＤＴに比して低い閾値電圧を有し、ここでやはり、そのような「ＬＶＴ」トランジスタについては、本文献の「発明の背景」の章で先に本文献に取り込められた米国特許第５，８３１，４５１号および米国特許第５，８２１，７７８号でより詳しく説明されている。論理回路２０ＬにおいてＬＶＴトランジスタを使用していることを示すために、やはり星印が付けられている。
【００１８】
ダイナミック論理回路としてのシステム２０の動作にはまた、プリチャージと評価相の双方が含まれている。とりわけ、ＣＬＫ２がローであるとき、それはｐチャンネル・プリチャージ・トランジスタ２０ＰＴをイネーブルし、同時にそれはｎチャンネル放電トランジスタ２０ＤＴをディスエーブルし、それによって、システム２０をその動作のプリチャージ相とする。そうして、ｐチャンネル・プリチャージ・トランジスタ２０ＰＴは、ＶＤＤをプリチャージノード２０ＰＮに結合する。そうして、プリチャージノード２０ＰＮは、プリチャージ相の間、条件付放電通路を経ていかなる導通もなく、プリチャージされたままである。またこのプリチャージ相の間、プリチャージノード２０ＰＮの高電圧がインバータ２０ＩＮＶによって反転され、出力ＯＵＴ２に低信号が得られる。更には、出力ＯＵＴ２の低信号は、ｐチャンネル・フィードバック・トランジスタ２０ＦＰのゲートに接続され、それによってそのトランジスタをイネーブルし、かつこのＨＶＴトランジスタはまたＶＤＤをプリチャージノード２０ＰＮに結合する。または、ＣＬＫ２がハイに移行するとき、それはｐチャンネル・プリチャージ・トランジスタ２０ＰＴをディスエーブルし、かつ同時にそれはｎチャンネル放電トランジスタ２０ＤＴをイネーブルし、それによってシステム２０をその動作の評価相とする。評価相の間、ＩＮＰＵＴ（Ｓ）が有効であり、ここで、それらはスタティック回路かダイナミック回路かである他の何らかの回路から得られる。そうして、ＩＮＰＵＴ（Ｓ）の状態に基づいて、論理回路２０Ｌの論理等式が満たされるならば、その回路を経て導電通路が作られ、一方そのような論理等式が満たされないならば、その回路を経て導電通路が作られない。第１の段階では、すなわち、条件付放電通路がイネーブルされているならば、プリチャージノード２０ＰＮが、論理回路２０Ｌおよび既にイネーブルされている放電トランジスタ２０ＤＴを経て放電され、それによってプリチャージノード２０ＰＮの電圧を接地に下降させ、かつ出力ＯＵＴ２を上昇させる。第２の段階では、すなわち、条件付放電通路がイネーブルされていないならば、プリチャージノード２０ＰＮの電圧が初めは放電されず、しかしながら、またこのとき論理回路２０ＬのＬＶＴトランジスタが１つ以上漏洩し、それによってプリチャージノード２０ＰＮで妨げられずにいることが望まれるプリチャージ電圧を引き下げる。同時に、更に注意すると、プリチャージ電圧が反転され、それによって出力ＯＵＴ２に低電圧が得られ、それはｐチャンネル・フィードバック・トランジスタ２０ＦＰをイネーブルする。しかしながら、ｐチャンネル・フィードバック・トランジスタ２０ＦＰはＨＶＴトランジスタであり、そしてそれ故に、結果的には、このＨＶＴトランジスタが、論理回路２０ＬのＬＶＴトランジスタによってもたらされる漏洩を相殺しようと試みることになる。先に記述されたとおり、この、閾値電圧の力におけるミスマッチのために、種々の環境において適切であるとは証明されていない。
【００１９】
図３には、広く３０で示される発明の単一レール・ダイナミック論理回路の概略が例示されている。システム３０は、ある点では図２のシステム２０に類似しており、当業者はただちにある共通性を理解するであろう。ある点でシステム２０のものに匹敵するシステム３０の品目をここでより詳細に見てみると、システム３０には、プリチャージ・トランジスタ３０ＰＴ、プリチャージノード３０ＰＮ、出力インバータ３０ＩＮＶおよび論理回路３０Ｌと放電トランジスタ３０ＤＴの双方を含む条件付放電通路が含まれている。プリチャージ・トランジスタ３０ＰＴは、好ましくはＨＶＴ・ｐチャンネル・トランジスタであり、かつ典型的には、図３に示されるｎチャンネル・トランジスタよりも小さい。プリチャージ・トランジスタ３０ＰＴは、システム電圧レベル（例えば、ＶＤＤ）源に接続されているソースおよびプリチャージノード３０ＰＮに接続されているドレインを有する。クロック信号ＣＬＫ３が、プリチャージ・トランジスタ３０ＰＴのゲートに接続されており、かつそれはまた、放電トランジスタ３０ＤＴのゲートにも接続されている。放電トランジスタ３０ＤＴは、好ましくはソースが低参照電圧（例えば、接地）に接続され、ドレインがノード３０Ｎ１に接続されている。プリチャージノード３０ＰＮとノード３０Ｎ１との間に論理回路３０Ｌが接続されている。論理回路３０Ｌの特定の論理は、いずれかのタイプの論理等式を実行し、そして好ましくは、論理回路３０Ｌには、論理等式を実行するよう種々の方法で接続されるＬＶＴ・ｎチャンネル・トランジスタが１つ以上含まれており、ここで、その等式の論理関数は、特定のトランジスタ構成ならびにこれらのトランジスタに（例えば、ゲートまたはソース／ドレイン・ノードの一方に）接続されるそれぞれの入力信号に基づいて決定される。やはり、特定の論理等式および入力が重要なのではなく、それ故、ＩＮＰＵＴ（Ｓ）という語が広く示されていて、そのような信号が、スタティックか、ダイナミックかまたはその双方である他の種々の回路のいずれかから得られることが理解される。
【００２０】
ここで、発明のシステム３０と従来技術のシステム２０との間の種々の相違を見ると、ＣＬＫ３はまた、入力として遅延回路３０ＤＥＬに接続されており、それによって、以下に詳述される理由で出力遅延クロック信号ＣＬＫＤが得られ、それは、好ましくはＣＬＫ３の反転された形を表し、かつ、システム３０の評価期間よりも短いが、システム３０が、その条件付放電通路がイネーブルされるとき移行するのにかかる時間よりも長い期間だけＣＬＫ３に関して遅れている移行期を有する。示された例において、この遅延は、それを３つの信号反転に等しくすることによって達成され、すなわち、ＣＬＫ３を３つのインバータ３０ＤＩＮＶ１、３０ＤＩＮＶ２、３０ＤＩＮＶ３の直列接続に接続することによって成し遂げられ、インバータ３０ＤＩＮＶ３の出力によってＣＬＫＤ信号が得られるものとなる。ＣＬＫＤ信号は、ソースがＶＤＤに接続され、かつドレインがノード３０Ｎ２に接続されているＬＶＴ・ｐチャンネル・キーパ・トランジスタ３０ＫＴ１のゲートに接続されている。ノード３０Ｎ２はまた、ドレインがプリチャージノード３０ＰＮに接続され、かつゲートが出力ＯＵＴ３に接続されているＬＶＴ・ｐチャンネル・キーパ・トランジスタ３０ＫＴ２のソースに、すなわち、インバータ３０ＩＮＶの出力に、接続されている。また、先の取り決めと一貫して、ＬＶＴ・ｐチャンネル・キーパ・トランジスタ３０ＫＴ１および３０ＫＴ２の双方には、そのようなトランジスタの各々がＬＶＴ装置であることが好ましいということを指示する星印が付けられている。最後に、簡略化のために注意しておくことは、図３には、図２に示されるｐチャンネル・フィードバック・トランジスタ２０ＦＰのような追加のＨＶＴ・フィードバック・トランジスタが示されておらず、しかしながら、そのような装置はまた、図２に示されるのと同じように接続することができ、それによって、出力ＯＵＴ３がローであるとき、実際、ｐチャンネル・キーパ・トランジスタ３０ＫＴ１および３０ＫＴ２がディスエーブルされている段階でさえ、ＶＤＤをプリチャージノード３０ＰＮに付加的に結合している。
【００２１】
システム３０の動作を詳述する前に、更に観察を行うと、高閾値電圧トランジスタに対して低閾値電圧トランジスタを使用することに関して注目すべきであり、それは、これらの装置もまた好ましい実施例に含まれているからである。この点に関して、これらの品目は、あるトランジスタの閾値電圧の、他のトランジスタの閾値電圧に対する相対値を指定するのに用いられており、そして必ずしも、これらの品目をある絶対的な値に制限するものではないということに注意する。とりわけ、トランジスタの閾値電圧は、トランジスタが少量の電流を流すゲート‐ソース電圧を決定する電流‐電圧特性を測定することによって決定されるということが技術上知られている。閾値電圧の相対的な性質を示すために以下のことを考慮する。第１の閾値電圧をもつ第１のトランジスタでは、所定のドレイン‐ソース電圧で（ゲートをドレインに接続して）第１の量の駆動電流が得られる。第１のトランジスタの閾値電圧よりも低い第２の閾値電圧をもつ第２のトランジスタについては、第２のトランジスタによって所定のドレイン‐ソース電圧で（ゲートをドレインに接続して）第２の量の駆動電流が得られ、そしてその駆動電流は、その同じドレイン‐ソース電圧で第１のトランジスタで得られる第１の量の駆動電流よりも大きい。そうして、この文献内でかつ好ましい実施例について、第１のタイプのトランジスタがＨＶＴトランジスタ（すなわち、比較的高いＶＴをもつトランジスタ）と呼称され、一方第２のタイプのトランジスタがＬＶＴトランジスタ（すなわち、比較的低いＶＴをもつトランジスタ）と呼称される。更には、ＨＶＴトランジスタは、好ましくは、すべてのトランジスタが同じＶＴを共有し、かつそのＶＴが、受け入れ不可能なほど大きな漏洩電流を避けるために充分高くなるよう決定された回路全体に渡って、ここで用いられているトランジスタについてそのオーダでＶＴを有することに注意する。また、ＬＶＴトランジスタによって、ＨＶＴトランジスタとは反対に駆動電流がより高いという利点が得られるけれども、対照的に、それによって、ＨＶＴトランジスタよりも大きな漏洩電流が得られるという不利益が生じる。実際、ＬＶＴトランジスタによる典型的な漏洩は、ＨＶＴトランジスタのものよりも大きさが２もしくは３またはそれ以上のオーダで大きい。最後に、ＬＶＴとＨＶＴとは関連した品目として示されているので、図３において、ＬＶＴトランジスタとしてのｐチャンネル・トランジスタ３０ＫＴ１と３０ＫＴ２の各々が、好ましくは、システム３０における少なくとも１つの他のｐチャンネル・トランジスタと比較して、例えば、ｐチャンネル・プリチャージ・トランジスタ３０ＰＴと比較して、あるいは当業者によってインバータ３０ＩＮＶに含まれていると理解されるｐチャンネル・トランジスタと比較して、より低いＶＴを有することに注意する。
【００２２】
システム３０の動作がここに記述され、遅延回路３０ＤＥＬおよびｐチャンネル・キーパ・トランジスタ３０ＫＴ１および３０ＫＴ２を含むことによって、プリチャージノード３０ＴＮで失われる電圧に対して更に保護されるということが以下に示され、ここで、これらのＬＶＴトランジスタによって、ある段階にそのノードに更なる駆動電流が提供されて、論理回路３０Ｌのいずれか１つ以上のＬＶＴトランジスタによる電流漏洩を相殺し、それによって、プリチャージ電圧をプリチャージノード３０ＰＮに保持するよう動作するようにそのような保護が得られている。また、しかしながら、これらの装置は、他の段階ではプリチャージノード３０ＰＮの適切なデータスイッチングが妨げられないように含まれている。これらの性質および利点が、ＩＮＰＵＴ（Ｓ）に応答する条件付データ通路の動作の２つの可能な段階と関連して、以下に更に説明され、ここで、第１の段階において、ＩＮＰＵＴ（Ｓ）は、図４と関連して記述されるように、条件付データ通路がイネーブルされるようなものであり、かつ第２の段階において、ＩＮＰＵＴ（Ｓ）は、図５と関連して記述されるように、条件付データ通路がイネーブルされないようなものである。
【００２３】
図４には、システム３０と関連する種々の信号のタイミング図が例示されており、かつ一例としてそこでは、プリチャージノード３０ＰＮから接地への条件付データ通路が動作の評価相の間イネーブルされており、一方、その図にはまた、前述の動作のプリチャージ相が例示されて完成されたものとなっている。そして信号を見ると、時刻ｔ０でＣＬＫ３はローに移行し、それによって、ｐチャンネル・プリチャージ・トランジスタ３０ＰＴをイネーブルし、かつｎチャンネル放電トランジスタ３０ＤＴをディスエーブルする。プリチャージ・ｐチャンネル・トランジスタ３０ＰＴがイネーブルされると、プリチャージノード３０ＰＮがＶＤＤに結合され、そうして、ｔ０以降では、図４においてＣＬＫ３信号が動作のプリチャージ相に対応させられている。またプリチャージ相の間、プリチャージノード３０ＰＮに結合されるＶＤＤがインバータ３０ＩＮＶによって反転されて出力ＯＵＴ３がローとされ、そして、このローがｐチャンネル・キーパ・トランジスタ３０ＫＴ２のゲートに接続され、そしてそれによって、そのトランジスタをイネーブルする。またプリチャージ相の始めにおいてＣＬＫＤがローであり、そしてこのローがｐチャンネル・キーパ・トランジスタ３０ＫＴ２のゲートに接続され、それによってそのトランジスタをイネーブルする。そうして、ｐチャンネル・キーパ・トランジスタ３０ＫＴ１と３０ＫＴ２の結合がイネーブル（または図４に示されるように「ＯＮ」と）され、それによって更に、これら２つのトランジスタの直列接続されたソース／ドレイン通路を介してＶＤＤをプリチャージノード３０ＴＮに結合する。
【００２４】
ｔ０でのＣＬＫの下降する移行は、遅延回路３０ＤＥＬへの入力であり、そしてそれによって、３つのインバータ３０ＤＩＮＶ１、３０ＤＩＮＶ２および３０ＤＩＮＶ３を通り、これらの３つの信号反転に対応しての結合した遅延の後、時刻ｔ１でＣＬＫＤは高値に上昇する。この高値は、ｐチャンネル・キーパ・トランジスタ３０ＫＴ１のゲートに接続され、そしてそれによって、そのトランジスタをディスエーブルする。そうしてｔ１で始動して、ｐチャンネル・キーパ・トランジスタ３０ＫＴ１と３０ＫＴ２との結合がディスエーブル（または図４に示されるように「ＯＦＦ」と）され、それによってもはや、これらの２つのトランジスタの直列接続されたソース／ドレイン通路を介してＶＤＤをプリチャージノード３０ＰＮに結合しなくなる。しかしながら、ｐチャンネル・プリチャージ・トランジスタ３０ＰＴはイネーブルされたままであり、それによって、プリチャージ相の間ＶＤＤをプリチャージノード３０ＰＮに結合し続ける。
【００２５】
時刻ｔ２ではＣＬＫ３がハイに移行し、それによって、ｐチャンネル・プリチャージ・トランジスタ３０ＰＴをディスエーブルし、かつｎチャンネル放電トランジスタ３０ＤＴをイネーブルする。この移行でシステム２０はその動作の評価相に入るものと考えられ、そのようなレベルがｔ２に続いて図４に適切に示されている。また評価相の間、論理回路３０ＬへのＩＮＰＵＴ（Ｓ）が有効である。更には、図４の例が、プリチャージノード３０ＰＮからの条件付放電通路がイネーブルされるという段階を例示するよう意図されていることを思い出す。こうして、回路３０ＬへのＩＮＰＵＴ（Ｓ）は、時刻ｔ３で論理回路３０Ｌが「ＯＮ」となることを指示することによって、図４に例示されるように、少なくとも１つの条件付通路が論理回路３０Ｌを通して形成され、ここでｔ２とｔ３との差は、放電トランジスタ３０ＤＴならびに論理回路３０Ｌにおいて関係するトランジスタをイネーブルする遅延を表すことが意図されるものであるように仮定される。更には、条件付放電通路がそのときイネーブルされる結果として、プリチャージノード３０ＰＮのプリチャージ電圧が、その通路を通して接地に放電される。そうして、この放電が起こるための、かつインバータ３０ＩＮＶの動作のためのｔ３の後の遅延に続いて、時刻ｔ４で出力ＯＵＴ３が上昇し始める。
【００２６】
図４の例示を完了した後に、ｔ２でハイに移行したＣＬＫ３およびこの高信号の移行が、入力として遅延回路３０ＤＥＬに接続されることを思い起こされたい。したがって、インバータ３０ＤＩＮＶ１、３０ＤＩＮＶ２および３０ＤＩＮＶ３によって得られるその回路の３つの反転遅延に続いて、時刻ｔ５でＣＬＫＤがローに移行する。この低信号がｐチャンネル・キーパ・トランジスタ３０ＫＴ１のゲートに接続される一方で、同時に、しかしながら、出力ＯＵＴ３からのハイがｎチャンネル・キーパ・トランジスタ３０ＫＴ２のゲートに接続される。そうして、時刻ｔ４の後に続いてｎチャンネル・キーパ・トランジスタ３０ＫＴ１と３０ＫＴ２の結合がＯＦＦのままであって、それによって、その評価相の間、システム２０の動作には影響が及ぼされない。
【００２７】
図５には、システム３０と関連する種々の信号のタイミング図が例示されており、そして一例として、ここで、プリチャージノード３０ＰＮから接地への条件付データ通路が動作の評価相の間ディスエーブルされる。最初、図５の信号は、時刻ｔ０から時刻ｔ２まで図４に示されるものと同じである。そうして、先の記述に覚えがあるか、あるいは更なる詳細のためにそれを参照するとして、ここで、そのような詳細には、ｔ０からｔ２までのプリチャージ相およびｔ２での評価相の開始が記述されている。図５のｔ２に続いて、やはり論理回路３０ＬへのＩＮＰＵＴ（Ｓ）が有効であり、図５の例について、回路３０ＬへのＩＮＰＵＴ（Ｓ）は、ｔ２およびそれ以降で論理回路３０Ｌが「ＯＦＦ」のままであることを指示することによって、図５に例示されるように、論理回路３０Ｌを経て導電通路が形成されないようなものであると仮定する。したがって、この点で、放電トランジスタ３０ＤＴはハイのＣＬＫ３によってイネーブルされるが、プリチャージノード３０ＰＮから接地への電流路はイネーブルされない。しかしながら、論理回路３０Ｌでディスエーブルされたトランジスタは漏洩し、そして実際、これらのトランジスタは好ましくはＬＶＴトランジスタであるので、それらの漏洩は、それらの対応するＨＶＴのものの漏洩を凌ぐものである。そうして、ｔ２に続いて直ちに、そのような漏洩は、プリチャージノード３０ＰＮの電圧を引き下げる傾向にあるが、以下に記述されるとおり、この漏洩は時刻ｔ３．１についてその後軽減される。
【００２８】
時刻ｔ３．１（図４の参照記号ｔ３からそれを区別するためにそのように指示される）では、ＣＬＫＤはローに移行する。とりわけ、ｔ２でＣＬＫ３がハイに移行したことを思い起こされたい。そうして、遅延回路３０ＤＥＬの３つのインバータの遅延に続いて、ｔ３．１でＣＬＫＤの応答するローへの移行が示されている。更にはまた、ｔ３．１についてＯＵＴ３も既にローであったが、それはプリチャージノード３０ＰＮへの条件付放電通路がイネーブルされなかったからである。結果として、ｔ３．１では、ＣＬＫＤによって低信号がｐチャンネル・キーパ・トランジスタ３０ＫＴ１のゲートに接続され、かつ出力ＯＵＴ３によって低信号がｐチャンネル・キーパ・トランジスタ３０ＫＴ２のゲートに接続されている。そうして、図５の最後の信号に示されているように、ｔ３．１では、ｐチャンネル・キーパ・トランジスタ３０ＫＴ１と３０ＫＴ２との結合がイネーブルされる（すなわち、オンとされる）。イネーブルされたｐチャンネル・キーパ・トランジスタ３０ＫＴ１と３０ＫＴ２との結合によって、これらの２つのトランジスタの直列接続されたソース／ドレインに沿って、ＶＤＤとプリチャージノード３０ＰＮとの間に導電通路が得られる。加えて、ｐチャンネル・キーパ・トランジスタ３０ＫＴ１と３０ＫＴ２とは双方とも好ましくはＬＶＴ装置であるので、ｔ３．１ではＬＶＴソースがこれら２つのトランジスタによって形成され、プリチャージノード３０ＰＮに電流を流して、その通路の論理回路３０ＬのＬＶＴトランジスタによって条件付放電通路に起こりつつあるいかなる漏洩をも相殺する。更には、この相殺は、システム３０の評価相の残りの部分についても継続するということに注意する。
【００２９】
以上より、当業者は、システム３０により従来技術に勝る種々の利点が得られることを理解する。第１に、単一レール・ダイナミック論理回路が、その条件付放電通路によって、状態を変えず（例えば、ローを出力し）その評価相の間ディスエーブルされたままである段階では、さもなければ放電通路で生じるであろうＬＶＴトランジスタの漏洩が、回路プリチャージノードに由来するＬＴＶトランジスタ電流が含まれることによって、部分的または全体で相殺される。第２に、単一レール・ダイナミック論理回路が、その条件付放電通路により状態を変えず（例えば、ハイを出力し）その評価相の間イネーブルされている段階では、ＬＶＴトランジスタ電流源はディスエーブルされ、そうして、評価相の間適切に放電するという回路の能力を妨げない。これらの利点が得られるので、条件付放電通路は、ＬＶＴ・ｎチャンネル装置を使用して、評価相の間イネーブルされるときこれらの装置のスピードから利点を得るが、なお評価相の間イネーブルされていないときこれらの装置によって得られるいかなる追加の漏洩をも、追加の電流源で相殺することができる。好ましい実施例において、追加の電流源によってＬＶＴ・ｐチャンネル装置が実行され、そして回路ＣＬＫ信号によって引き起こされる遅延回路を用いることによって前述の機能性が得られ、ここでその遅延は好ましくはＣＬＫ信号に続く３つの反転である。しかしながら、代わりの実施例においては、他の遅延構成が考案されている。例えば、インバータを５つ用いることができる。なおも別の代わりの実施例においては、なおも別の構造が実現されており、条件付放電通路がイネーブルされる段階で、回路の適切なデータのスイッチングを干渉するように、ＬＶＴ・ｐチャンネル・トランジスタ電流源が、評価相の終わりに先立ってではあるがまた評価相において早くなり過ぎないようにイネーブルされる限り、正味の利点が実現されている。これらのタイミングの目標が与えられて、ＬＶＴ・ｐチャンネル・トランジスタ源をイネーブルすることができ、それによって、漏洩およびノイズに対しての保護を行う。更には、この機能性は更にクロックを追加することなく得られる。最後に、本実施例は詳細に記述されているが、特許請求の範囲で定義される発明の範囲から逸脱することなく、前述の記載に対して、種々の置き換え、修正または変更を行うことができることに注意する。
【００３０】
この出願は、「プリチャージノード電圧漏洩の低減された保持時間ラッチ」という名称で本出願と同日付で出願された米国特許出願              号（ドケット番号：ＴＩ‐３３５９６）と関連する。
【００３１】
以上の説明に関して更に以下の項を開示する。
（１）プリチャージ相の間にプリチャージ電圧までプリチャージされるプリチャージノードと、
前記プリチャージノードに接続され、評価相の間に、前記プリチャージノードを前記プリチャージ電圧とは異なる電圧に条件付で結合するよう動作可能な条件付放電通路と、
前記プリチャージノードの状態に応答して信号を提供する出力端と、
前記出力端に結合され、前記評価相の段階の間にあって前記条件付放電通路がイネーブルされていない前記評価相の段階の一部分の間に、前記プリチャージ電圧を前記プリチャージノードに結合する電圧保持回路と
を備えるダイナミック論理回路。
（２）前記電圧保持回路が、ある導電型および第１の閾値電圧を有する低閾値電圧トランジスタを備え、前記第１の閾値電圧が、同じ導電型を有する前記ダイナミック論理回路の別のトランジスタの閾値電圧よりも低い（１）記載のダイナミック論理回路。
（３）前記電圧保持回路が、第１の閾値電圧を有する低閾値電圧ｐチャンネル・トランジスタを備え、前記第１の閾値電圧が、前記ダイナミック論理回路の別のｐチャンネル・トランジスタの閾値電圧よりも低い（１）記載のダイナミック論理回路。
（４）前記プリチャージノードに接続される入力および前記出力に接続されるインバータ出力を有するインバータを更に備え、前記インバータは、前記第１の閾値電圧よりも大きな第２の閾値電圧を有する高閾値電圧ｐチャンネル・トランジスタを備える（３）記載のダイナミック論理回路。
（５）前記条件付放電通路は、少なくとも１つのｎチャンネル・トランジスタを備える（１）記載のダイナミック論理回路。
（６）プリチャージ相の間に、プリチャージノードをプリチャージ電圧までプリチャージし、
評価相の間に、前記プリチャージノードに接続される条件付放電通路を条件付で放電し、前記条件付放電通路の放電によって、前記プリチャージノードが前記プリチャージ電圧とは異なる電圧に結合され、
前記プリチャージノードの状態に応答して、出力端に信号を提供し、
前記評価相の段階の間にあって前記条件付放電通路がイネーブルされていない前記評価相の段階の一部分の間に、前記プリチャージ電圧を前記プリチャージノードに結合する
ステップを備えるダイナミック論理回路の動作方法。
（７）前記結合ステップが、ある導電型および第１の閾値電圧を有する少なくとも１つの低閾値電圧トランジスタとの結合を備えており、前記第１の閾値電圧は、同じ導電型を有する前記ダイナミック論理回路の別のトランジスタの閾値電圧よりも低い（６）記載の方法。
（８）前記結合ステップが、ある導電型および第１の閾値電圧を有する少なくとも１つの低閾値電圧ｐチャンネル・トランジスタとの結合を備えており、前記第１の閾値電圧は、同じ導電型を有する前記ダイナミック論理回路の別のｐチャンネル・トランジスタの閾値電圧よりも低い（６）記載の方法。
（９）条件付放電通路を条件付で放電するステップが、少なくとも１つのｎチャンネル・トランジスタをイネーブルすることを備える（６）記載の方法。
（１０）前記ｎチャンネル・トランジスタが、前記ダイナミック論理回路の別のｎチャンネル・トランジスタの閾値電圧よりも低い閾値電圧を有する（９）記載の方法。
（１１）ダイナミック論理回路（３０）である。このダイナミック論理回路は、プリチャージ相の間にプリチャージ電圧（ＶＤＤ）にプリチャージされるプリチャージノード（３０ＰＮ）およびこのプリチャージノードに接続される条件付放電通路（３０Ｌ、３０ＤＴ）を備える。この条件付放電通路は、評価相の間、前記プリチャージノードを前記プリチャージ電圧とは異なる電圧に条件付で結合するよう動作可能である。前記ダイナミック論理回路はまた、前記プリチャージノードの状態に応答して信号を得るための出力（ＯＵＴ３）を備える。最後に、前記ダイナミック論理回路は、前記出力に結合され、前記評価相の段階にあって前記条件付放電通路がイネーブルされていない前記評価相の段階の一部分の間に、前記プリチャージ電圧を前記プリチャージノードに結合する電圧保持回路（３０ＫＴ１、３０ＫＴ２）を備える。
【図面の簡単な説明】
【００３２】
【図１】回路のプリチャージノードに接続される交差結合されたＬＶＴ・ｐチャンネル・トランジスタを備える、従来技術の二重レール・ダイナミック論理回路を概略的に示す図。
【図２】プリチャージノードが回路放電通路によって放電されないときにプリチャージノードに電圧が得られるよう接続されるＨＶＴ・ｐチャンネル・フィードバック・トランジスタを備える、従来技術の単一レール・ダイナミック論理回路を概略的に示す図。
【図３】遅延回路およびＬＶＴ・ｐチャンネル・トランジスタ供給回路が含まれている、好ましい実施例のダイナミック論理回路を概略的に示す図であり、ここで、遅延回路は、ダイナミック論理回路がその評価相を開始した後であってプリチャージノードが回路放電通路によって放電されていない段階において供給回路をイネーブルする。
【図４】図３の好ましい実施例の動作のタイミング図を示し、ここで、プリチャージノードから接地までの条件付データ通路は、動作の評価相の間にイネーブルされる。
【図５】図３の好ましい実施例の動作のタイミング図を示し、ここで、プリチャージノードから接地までの条件付データ通路は、動作の評価相の間にディスエーブルされる。
【符号の説明】
【００３３】
１０  二重レール・ダイナミック論理回路システム
１２ＰＴ、１４ＰＴ、２０ＰＴ、３０ＰＴ  プリチャージ・トランジスタ
１２ＰＮ、１４ＰＮ、２０ＰＮ、３０ＰＮ、  プリチャージノード
１２ＩＮＶ、１４ＩＮＶ、２０ＩＮＶ、３０ＩＮＶ  出力インバータ
１２ＫＴ、１４ＫＴ  ＬＶＴ・ｐチャンネル・トランジスタ・キーパ・トランジスタ
２０、３０  単一レール・ダイナミック論理回路システム
２０ＦＰ  ＨＶＴ・ｐチャンネル・フィードバック・トランジスタ
２０Ｌ、３０Ｌ  論理回路
２０ＤＴ、３０ＤＴ  放電トランジスタ
【図１】
2004187291.tif 000003
【図２】
2004187291.tif 000004
【図３】
2004187291.tif 000005
【図４】
2004187291.tif 000006
【図５】
2004187291.tif 000007