(57)【要約】【課題】コントロールゲート電極とフローティングゲート電極からなるゲート電極部を有する記憶素子、及びこの記憶素子を具備する半導体装置において、製造工程の短縮化・高効率化を可能とするゲート電極部の構造を有する記憶素子、及びこの記憶素子を具備する半導体装置、並びにこれらの製造方法を提供する。【解決手段】半導体基板のゲート電極部形成領域にコントロールゲート電極とフローティングゲート電極とを並設した記憶素子、及びこの記憶素子を具備する半導体装置とする。特に、コントロールゲート電極は、半導体基板上に所定間隔を設けて並設した第１と第２のコントロールゲート電極とで構成し、この第１と第２のコントロールゲート電極との間にフローティングゲート電極を設ける。第１コントロールゲート電極及び第２コントロールゲート電極の側面に形成するサイドウォールは、フローティングゲート電極の形成と同時に形成する。【選択図】　　図１
2004119694.tif 000002
【特許請求の範囲】
【請求項１】
コントロールゲート電極と、フローティングゲート電極と、ソース領域と、ドレイン領域で構成した記憶素子において、
前記コントロールゲート電極と前記フローティングゲート電極とを同一平面上に設けたことを特徴とする記憶素子。
【請求項２】
前記コントロールゲート電極は、所定間隔を設けて並設した第１コントロールゲート電極と第２コントロールゲート電極で構成し、前記第１コントロールゲート電極と前記第２コントロールゲート電極との間に前記フローティングゲート電極を設けたことを特徴とする請求項１記載の記憶素子。
【請求項３】
半導体基板上にコントロールゲート電極と、フローティングゲート電極と、ソース領域と、ドレイン領域で構成した記憶素子を形成した半導体装置において、
前記コントロールゲート電極と前記フローティングゲート電極とを同一平面上に設けた記憶素子を具備することを特徴する半導体装置。
【請求項４】
前記コントロールゲート電極は、所定間隔を設けて並設した第１コントロールゲート電極と第２コントロールゲート電極で構成し、前記第１コントロールゲート電極と前記第２コントロールゲート電極との間に前記フローティングゲート電極を設けた記憶素子を具備することを特徴とする請求項３記載の半導体装置。
【請求項５】
コントロールゲート電極と、フローティングゲート電極と、ソース領域と、ドレイン領域で構成した記憶素子の製造方法において、
半導体基板上に積層した導電層をパターンニングして前記コントロールゲート電極を形成し、このコントロールゲート電極に前記フローティングゲート電極を同一平面上において並設したことを特徴とする記憶素子の製造方法。
【請求項６】
前記導電層をパターンニングすることにより所定間隔を設けて並設した第１コントロールゲート電極と第２コントロールゲート電極と形成し、前記第１コントロールゲート電極と前記第２コントロールゲート電極との間に前記フローティングゲート電極を形成することを特徴とする請求項５記載の記憶素子の製造方法。
【請求項７】
前記フローティングゲート電極は、前記半導体基板上に導電層を積層し、この導電層をエッチバックすることにより形成し、前記フローティングゲート電極の形成にともなって前記第１コントロールゲート電極と前記第２コントロールゲート電極とにそれぞれサイドウォールを形成することを特徴とする請求項６記載の記憶素子の製造方法。
【請求項８】
前記半導体基板にソース拡散層とドレイン拡散層とを形成するために設けた第１のレジストマスクのパターンニング用マスクを用いて、前記フローティングゲート電極上部に第２のレジストマスクを形成し、前記サイドウォールを除去することを特徴とする請求項７記載の記憶素子の製造方法。
【請求項９】
半導体基板上にコントロールゲート電極と、フローティングゲート電極と、ソース領域と、ドレイン領域で構成した記憶素子を形成した半導体装置の製造方法において、
前記半導体基板上に積層した導電層をパターンニングして前記コントロールゲート電極を形成し、このコントロールゲート電極に前記フローティングゲート電極を同一平面上において並設した記憶素子を具備することを特徴とする半導体装置の製造方法。
【請求項１０】
前記導電層をパターンニングすることにより所定間隔を設けて並設した第１コントロールゲート電極と第２コントロールゲート電極と形成し、前記第１コントロールゲート電極と前記第２コントロールゲート電極との間に前記フローティングゲート電極を形成した記憶素子を具備することを特徴とする請求項９記載の半導体装置の製造方法。
【請求項１１】
前記フローティングゲート電極は、前記半導体基板上に導電層を積層し、この導電層をエッチバックすることにより形成し、前記フローティングゲート電極の形成にともなって前記第１コントロールゲート電極と前記第２コントロールゲート電極とにそれぞれサイドウォールを形成した記憶素子を具備することを特徴とする請求項１０記載の半導体装置の製造方法。
【請求項１２】
前記半導体基板にソース拡散層とドレイン拡散層とを形成するために設けた第１のレジストマスクのパターンニング用マスクを用いて、前記フローティングゲート電極上部に第２のレジストマスクを形成し、前記サイドウォールを除去した記憶素子を具備することを特徴とする請求項１１記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、記憶素子及びこの記憶素子を具備する半導体装置並びにこれらの製造方法に関するものである。
【０００２】
【従来の技術】
従来、半導体基板を用いて構成した記憶素子の一形態として、半導体基板のゲート電極領域にフローティングゲート電極を形成し、このフローティングゲート電極への電荷の蓄積状態によって情報を記憶するＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ　Ｅｒａｓａｂｌｅ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｒｅａｄ−Ｏｎｌｙ　Ｍｅｍｏｒｙ）等の記憶素子が広く用いられており、かかる記憶素子を具備した半導体装置が一般的に利用されている。
【０００３】
かかる記憶素子では、図１３（ｅ）に示すように、半導体基板１００のゲート電極領域上面に形成したゲート絶縁膜１３０上にフローティングゲート電極１４０’を形成し、同フローティングゲート電極１４０’上にＯＮＯ（Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ）膜１５０等の絶縁膜を介してコントロールゲート電極１６０’を形成してゲート電極部１８０を構成している。
【０００４】
かかる記憶素子の製造方法を簡単に説明すると、まず、半導体基板１００には、図１３（ａ）に示すように、ＬＯＣＯＳ（Ｌｏｃａｌ　Ｏｘｉｄａｔｉｏｎ　ｏｆ　Ｓｉｌｉｃｏｎ）法により素子分離酸化膜１１０を形成し、その後、不純物をイオン注入してウェル１２０を形成し、さらに、上面にゲート絶縁膜１３０を成膜している。
【０００５】
次いで、図１３（ｂ）に示すように、ゲート絶縁膜１３０上に多結晶シリコン層からなるフローティングゲート電極用導電層１４０と、ＯＮＯ膜１５０と、多結晶シリコン層からなるコントロールゲート電極用導電層１６０とを順次積層し、さらに、コントロールゲート電極用導電層１６０の上面にレジスト１７０を塗布している。
【０００６】
その後、フォトリソグラフィー技術によってレジスト１７０をパターンニングしてレジストマスク１７０’を形成し、このレジストマスク１７０’を用いて、コントロールゲート電極用導電層１６０、ＯＮＯ膜１５０、フローティングゲート電極用導電層１４０を順次エッチングすることにより、図１３（ｃ）に示すように所定形状のフローティングゲート電極１４０’とコントロールゲート電極１６０’とを有するゲート電極部１８０を形成している。
【０００７】
このようにして形成したゲート電極部１８０を用いてセルフアラインによってソース領域及びドレイン領域に所要の不純物を注入して低濃度ソース拡散層１９０及び低濃度ドレイン拡散層２００を形成している。
【０００８】
その後、レジストマスク１７０’を除去して半導体基板上面に、図示しないが絶縁層を形成し、次いで、多結晶シリコン層を形成し、この多結晶シリコン層をエッチバックすることにより、図１３（ｄ）に示すように、ゲート電極部１８０にサイドウォール２１０を形成している。
【０００９】
このサイドウォール２１０を利用して、ソース領域及びドレイン領域に所要の不純物を注入して高濃度ソース拡散層２２０及び高濃度ドレイン拡散層２３０を形成している。その後、図１３（ｅ）に示すように、エッチングによってサイドウォール２１０を除去して記憶素子としている（例えば、特許文献１参照。）。
【００１０】
その後、図示しないが記憶素子を被覆するように半導体基板１００上に平坦化膜を成膜し、記憶素子のゲート、ソース、ドレインとそれぞれ接続したゲート用端子、ソース用端子、ドレイン用端子等を形成して半導体装置としている。
【００１１】
【特許文献１】
特開２００１−２１０７３４号公報
【００１２】
【発明が解決しようとする課題】
しかしながら、上記した記憶素子、及びこの記憶素子を具備する半導体装置では、フローティングゲート電極、コントロールゲート電極及びサイドウォールがともに多結晶シリコンによって形成されるにもかかわらず、フローティングゲート電極と、ＯＮＯ膜と、コントロールゲート電極とを積層構造としてゲート電極部を形成し、形成したゲート電極部の側面にサイドウォールを形成しなければならないために、それぞれに対して別々に形成作業を行なう必要があり、作業工程の短縮化が不可能であった。
【００１３】
また、ゲート電極部は、フローティングゲート電極と、ＯＮＯ膜と、コントロールゲート電極とを順次積層して形成しているために上方に向けて大きく突出した形状となっており、このゲート電極部を完全に被覆するように平坦化膜を形成しなければならないために平坦化膜が厚肉となって平坦化膜形成に時間がかかるとともに、平坦化膜を貫通させて形成する導通用配線の形成が困難となる場合があった。
【００１４】
さらに、上記した記憶素子を具備する半導体装置では、記憶素子のゲート電極部をフローティングゲート電極と、ＯＮＯ膜と、コントロールゲート電極とを積層させて形成するために、記憶素子部分を形成する場合には、記憶素子以外の部分、たとえば制御回路等の形成とは別々に行なう必要があり、工程数が増えるという問題があった。そのうえ、制御回路部分等の形成時には記憶素子部分はレジストで被覆していることにより、レジストによる半導体基板の汚染が生じる場合があり、記憶素子の性能が低下するおそれがあった。
【００１５】
【課題を解決するための手段】
上記の問題を解決すべく、本発明の記憶素子では、コントロールゲート電極と、フローティングゲート電極と、ソース領域と、ドレイン領域で構成した記憶素子において、コントロールゲート電極とフローティングゲート電極とを同一平面上に設けた。さらに、コントロールゲート電極は、所定間隔を設けて並設した第１コントロールゲート電極と第２コントロールゲート電極で構成し、第１コントロールゲート電極と第２コントロールゲート電極との間にフローティングゲート電極を設けたことことにも特徴を有するものである。
【００１６】
また、本発明の半導体装置では、半導体基板上にコントロールゲート電極と、フローティングゲート電極と、ソース領域と、ドレイン領域で構成した記憶素子を形成した半導体装置において、コントロールゲート電極とフローティングゲート電極とを同一平面上に設けた記憶素子を具備することとした。さらに、コントロールゲート電極は、所定間隔を設けて並設した第１コントロールゲート電極と第２コントロールゲート電極で構成し、第１コントロールゲート電極と第２コントロールゲート電極との間にフローティングゲート電極を設けた記憶素子を具備することにも特徴を有するものである。
【００１７】
また、本発明の記憶素子の製造方法では、コントロールゲート電極と、フローティングゲート電極と、ソース領域と、ドレイン領域で構成した記憶素子の製造方法において、半導体基板上に積層した導電層をパターンニングしてコントロールゲート電極を形成し、このコントロールゲート電極にフローティングゲート電極を同一平面上において並設することとした。
【００１８】
さらに、以下の点にも特徴を有するものである。すなわち、
（１）導電層をパターンニングすることにより所定間隔を設けて並設した第１コントロールゲート電極と第２コントロールゲート電極と形成し、第１コントロールゲート電極と第２コントロールゲート電極との間にフローティングゲート電極を形成すること。
（２）フローティングゲート電極は、半導体基板上に導電層を積層し、この導電層をエッチバックすることにより形成し、フローティングゲート電極の形成にともなって第１コントロールゲート電極と第２コントロールゲート電極とにそれぞれサイドウォールを形成すること。
（３）半導体基板にソース拡散層とドレイン拡散層とを形成するために設けた第１のレジストマスクのパターンニング用マスクを用いて、フローティングゲート電極上部に第２のレジストマスクを形成し、前記サイドウォールを除去すること。
【００１９】
また、本発明の記憶素子を具備する半導体装置の製造方法では、半導体基板上にコントロールゲート電極と、フローティングゲート電極と、ソース領域と、ドレイン領域で構成した記憶素子を形成した半導体装置の製造方法において、半導体基板上に積層した導電層をパターンニングしてコントロールゲート電極を形成し、このコントロールゲート電極にフローティングゲート電極を同一平面上において並設した記憶素子を具備することとした。
【００２０】
さらに、以下の点にも特徴を有するものである。すなわち、
（１）導電層をパターンニングすることにより所定間隔を設けて並設した第１コントロールゲート電極と第２コントロールゲート電極と形成し、第１コントロールゲート電極と第２コントロールゲート電極との間にフローティングゲート電極を形成すること。
（２）フローティングゲート電極は、半導体基板上に導電層を積層し、この導電層をエッチバックすることにより形成し、フローティングゲート電極の形成にともなって第１コントロールゲート電極と第２コントロールゲート電極とにそれぞれサイドウォールを形成すること。
（３）半導体基板にソース拡散層とドレイン拡散層とを形成するために設けた第１のレジストマスクのパターンニング用マスクを用いて、フローティングゲート電極上部に第２のレジストマスクを形成し、サイドウォールを除去すること。
【００２１】
【発明の実施の形態】
本発明の記憶素子、及び記憶素子を具備する半導体装置では、半導体基板のゲート電極領域にコントロールゲート電極を形成し、このコントロールゲート電極に対してフローティングゲート電極を並設してなるものである。
【００２２】
すなわち、フローティングゲート電極とコントロールゲート電極を、絶縁膜を介した積層構造とするのではなく、半導体基板の上に形成したコントロールゲート電極に隣接させてフローティングゲート電極を形成するものである。
【００２３】
従って、記憶素子のゲート電極部が積層構造とはならないことにより、このゲート電極部が上方に大きく突出することがなく、ゲート電極部を薄くすることができるので、記憶素子の上面に成膜する平坦化膜の膜厚を薄くすることができ、平坦化膜の形成に要する時間を短縮することができるとともに、平坦化膜を貫通させて形成する導通用配線の形成を容易とすることができる。なお、コントロールゲート電極とフローティングゲート電極との間には、ＯＮＯ膜等からなる絶縁膜を介設している。
【００２４】
特に、図１に模式図で示すように、コントロールゲート電極は、所定間隔を設けて並設した第１コントロールゲート電極５ａと第２コントロールゲート電極５ｂで構成し、第１コントロールゲート電極５ａと第２コントロールゲート電極５ｂとの間にフローティングゲート電極１１を設けることにより、フローティングゲート電極１１の形成と同時に第１コントロールゲート電極５ａ及び第２コントロールゲート電極５ｂの側面にサイドウォール１２を形成することができ（図１０参照）、製造工程を短縮化することができる。
【００２５】
なお、図１に示す第１コントロールゲート電極５ａ及び第２コントロールゲート電極５ｂは、図２（ａ）に示すように、平面視において所定間隔を設けて並設した２つのコントロールゲート電極から構成する場合だけでなく、図２（ｂ）に示すように平面視において無端のループとなったループ状コントロールゲート電極５’から構成するものであってもよい。この場合であっても、図２（ｂ）のＸｂ−Ｘｂ断面は、図１と同一構造となる。ループ状コントロールゲート電極５’では、ループ状コントロールゲート電極４’の中央部がフローティングゲート電極形成領域１１’となっている。なお、ループ状コントロールゲート電極５’は、図２（ｂ）に示すように略四角形状のループとなっているものに限定するものではなく、円弧状や多角形状のループとなっていてもよい。
【００２６】
また、コントロールゲート電極は、図２（ａ）のように２つのコントロールゲート電極５ａ，５ｂから構成したり、図２（ｂ）のようにループ状コントロールゲート電極５’で構成したりする場合には限定するものではなく、図２（ｃ）に示すように、ループ状コントロールゲート電極５’の１カ所を切欠したＵ字状コントロールゲート電極５”であってもよいし、図示しないが平面視Ｈ状としたコントロールゲート電極であってもよい。図２（ｃ）に示すＵ字状コントロールゲート電極５”の場合も、Ｘｃ−Ｘｃ断面は図１と同じとなる。
【００２７】
以下においては、コントロールゲート電極は、図２（ａ）に示すように、第１コントロールゲート電極５ａと第２コントロールゲート電極５ｂとで一対とした２つのコントロールゲート電極からなるものとして説明を行なう。
【００２８】
上記のように構成した記憶素子Ａにおいては、従来のフローティングゲート電極を有するＥＥＰＲＯＭと同様に、スレッショルド電圧（Ｖｔｈ）の高低を検出してフローティングゲート電極１１における電子の有無を判断し、それに基づいて「０」または「１」の情報を読出可能としている。
【００２９】
電子が空となっているフローティングゲート電極１１に電子を注入する場合には、図３に示すように、ソースにソース電圧Ｖｓを印加するとともにドレインにドレイン電圧Ｖｄを印加してソース−ドレイン間にチャネルを形成し、このときドレイン電圧Ｖｄには高電圧を印加することによりホットキャリアを発生させて、第１コントロールゲート電極５ａに所定の第１ゲート電圧Ｖｃｇ１及び第２コントロールゲート電極５ｂに所定の第２ゲート電圧Ｖｃｇ２を印加することにより、フローティングゲート電極１１に電子を注入している。図３中、Ｅａはフローティングゲート電極１１に注入される電子の流れを示しており、Ｅｂはフローティングゲート電極１１に注入されずにソースからドレインに流れ込む電子の流れを示している。
【００３０】
一方、フローティングゲート電極１１に蓄積された電子を排除する場合には、図４に示すように、ソース電圧Ｖｓ、ドレイン電圧Ｖｄ、第１ゲート電圧Ｖｃｇ１、第２ゲート電圧Ｖｃｇ２をそれぞれＧＮＤとして、基板電圧Ｖｓｕｂ及びウェル電圧Ｖｗｅｌｌにそれぞれ所定電圧を印加することによってフローティングゲート電極１１からウェル３側にフローティングゲート電極１１内の電子を排除している。図４中、Ｅｃはフローティングゲート電極１１から排除される電子の流れを示している。
【００３１】
このように、ソース電圧Ｖｓ、ドレイン電圧Ｖｄ、第１ゲート電圧Ｖｃｇ１、第２ゲート電圧Ｖｃｇ２、及び基板電圧Ｖｓｕｂ、ウェル電圧Ｖｗｅｌｌを制御することによってフローティングゲート電極１１への電子の注入、及びフローティングゲート電極１１からの電子の排除を制御して、記憶素子に「１」または「０」の情報を記憶させている。
【００３２】
なお、ソース電圧Ｖｓ、ドレイン電圧Ｖｄ、第１ゲート電圧Ｖｃｇ１、第２ゲート電圧Ｖｃｇ２、及び基板電圧Ｖｓｕｂ、ウェル電圧Ｖｗｅｌｌの制御は、上記の形態に限定するものではなく、フローティングゲート電極１１への電子の注入、あるいはフローティングゲート電極１１からの電子の排除を制御可能な形態であればどのような形態であってもよい。
【００３３】
以下において、図１及び図５〜図１２の模式図を用いて本実施形態の記憶素子Ａの製造工程について説明する。
【００３４】
まず、記憶素子Ａを形成する半導体基板１には、図５に示すように、ＬＯＣＯＳ法により素子分離酸化膜２を形成し、その後、素子分離酸化膜２間に不純物をイオン注入してウェル３を形成している。本実施の形態では、半導体基板１にはｎ型シリコン基板を用い、ウェル３にはｐ型ウェルを用いている。なお、半導体基板１はｎ型シリコン基板、ウェル３はｐ型ウェルに限定するものではなく、ｐ型シリコン基板を用い、ｎ型ウェルを形成して後述するように記憶素子を形成してもよい。
【００３５】
ウェル３の形成後、半導体基板１上面には、従来の技術を用いてゲート絶縁膜４を形成している。
【００３６】
ゲート絶縁膜４の形成後、図６に示すように、ゲート絶縁膜４上面には、ＣＶＤ（化学的気相成長）法によって多結晶シリコン層からなるコントロールゲート電極用導電層５を形成し、さらに、このコントロールゲート電極用導電層５上面には第１レジスト６を塗布している。
【００３７】
次いで、フォトリソグラフィー技術によって第１レジスト６をパターニングすることにより、コントロールゲート電極用導電層５上面には第１コントロールゲート電極５ａと第２コントロールゲート電極５ｂを形成するための第１レジストマスク６’を形成し、この第１レジストマスク６’を用いてコントロールゲート電極用導電層５をエッチングすることにより、図７に示すように、第１コントロールゲート電極５ａと第２コントロールゲート電極５ｂとを形成している。
【００３８】
第１コントロールゲート電極５ａと第２コントロールゲート電極５ｂの形成後、第１レジストマスク６’を除去し、次いで、第１コントロールゲート電極５ａ及び第２コントロールゲート電極５ｂ上面には第２レジスト（図示せず）を塗布し、この第２レジストをフォトリソグラフィー技術によってパターニングすることにより、図８に示すように第１コントロールゲート電極５ａと第２コントロールゲート電極５ｂの間にのみ第２レジストを残存させるとともに第１コントロールゲート電極５ａと第２コントロールゲート電極５ｂの一部をそれぞれ露出させた第２レジストマスク７を形成している。
【００３９】
そして、第１コントロールゲート電極５ａと第２コントロールゲート電極５ｂを用いてセルフアラインにより、半導体基板１のソース領域及びドレイン領域には所要の不純物をイオン注入して、低濃度ソース拡散層８及び低濃度ドレイン拡散層９を形成している。
【００４０】
低濃度ソース拡散層８及び低濃度ドレイン拡散層９の形成後、第２レジストマスク７を除去し、第１コントロールゲート電極５ａ及び第２コントロールゲート電極５ｂ上面にはＯＮＯ膜を成膜して、このＯＮＯ膜のエッチバックを行なうことにより、図９に示すように第１コントロールゲート電極５ａの側面及び第２コントロールゲート電極５ｂの側面にＯＮＯ膜からなる絶縁膜１０を形成している。なお、本実施の形態では、絶縁膜１０はＯＮＯ膜で形成しているが、ＯＮＯ膜に限定するものではなく適宜の絶縁性を有する膜を用いてよい。
【００４１】
絶縁膜１０の形成後、第１コントロールゲート電極５ａ及び第２コントロールゲート電極５ｂ上面にはＣＶＤ法によって多結晶シリコン層からなるフローティングゲート電極用導電層（図示せず）を成膜し、このフローティングゲート電極用導電層をエッチバックすることによって、図１０に示すように第１コントロールゲート電極５ａと第２コントロールゲート電極５ｂとの間であって、第１コントロールゲート電極５ａ及び第２コントロールゲート電極５ｂと同一平面上にフローティングゲート電極用導電層を残存させてフローティングゲート電極１１を形成している。
【００４２】
なお、フローティングゲート電極１１形成のためのエッチバックはエッチバック量を大きくして、フローティングゲート電極１１と第１コントロールゲート電極５ａ及び第２コントロールゲート電極５ｂが必ず絶縁膜１０を介して接続するようにすることが望ましい。
【００４３】
また、上記したようにフローティングゲート電極用導電層のエッチバックを行なうことにより、第１コントロールゲート電極５ａの側面及び第２コントロールゲート電極５ｂの側面にもフローティングゲート電極用導電層を残存させ、この残存させたフローティングゲート電極用導電層をサイドウォール１２としている。
【００４４】
すなわち、サイドウォール１２は、フローティングゲート電極１１の形成と同時に形成することができるので、別途、サイドウォール１２のみを形成するための工程を設ける必要がなく、製造工程を短縮化させることができる。
【００４５】
サイドウォール１２の形成後、このサイドウォール１２を利用して、図１１に示すように半導体基板１のソース領域及びドレイン領域に所要の不純物を注入して高濃度ソース拡散層１３及び高濃度ドレイン拡散層１４を形成している。
【００４６】
高濃度ソース拡散層１３及び高濃度ドレイン拡散層１４の形成後、サイドウォール１２の除去を行なう。このとき、サイドウォール１２と同一の多結晶シリコンで構成したフローティングゲート電極１１がサイドウォール１２とともに除去されることを防止すべく、図１２に示すようにフローティングゲート電極１１上部には、第３レジストマスク１５を形成している。
【００４７】
この第３レジストマスク１５を形成する場合には、高濃度ソース拡散層１３及び高濃度ドレイン拡散層１４の形成後の第１コントロールゲート電極５ａ及び第２コントロールゲート電極５ｂ上面に第３レジスト（図示せず）を塗布し、この第３レジストをフォトリソグラフィー技術によってパターニングすることにより形成している。
【００４８】
特に、第３レジストのパターンニングに用いるパターンニング用マスク（図示せず）は、上記した図８の第２レジストマスク７の形成に用いたパターンニング用マスクを用いている。
【００４９】
第２レジストマスク７の形成に用いるパターンニング用マスクと、第３レジストマスク１５の形成に用いるパターンニング用マスクとに同一のパターンニング用マスクを用いることによって、あらかじめ用意しておくパターンニング用マスクの種類を削減することができ、パターンニング用マスクの管理に要する労力を削減することができるとともに製造コストを低減させることができる。
【００５０】
第３レジストマスク１５を利用して、エッチングにより図１に示すようにサイドウォール１２を除去して記憶素子Ａとしている。
【００５１】
その後、図示しないが記憶素子Ａを被覆するように半導体基板１上に平坦化膜を成膜し、記憶素子のゲート、ソース、ドレインとそれぞれ接続したゲート用端子、ソース用端子、ドレイン用端子等を形成して半導体装置としている。
【００５２】
図１及び図１０〜図１２では、説明の便宜上、第１コントロールゲート電極５ａと、第２コントロールゲート電極５ｂと、フローティングゲート電極１１とをそれぞれ断面において略同一の幅寸法としているが、略同一の幅寸法である必要はなく、第１コントロールゲート電極５ａの幅寸法及び第２コントロールゲート電極５ｂの幅寸法と比較して、フローティングゲート電極１１の幅寸法を細くし、第１コントロールゲート電極５ａ及び第２コントロールゲート電極５ｂによるフローティングゲート電極１１の制御を行ないやすくしてもよい。
【００５３】
上記のように記憶素子Ａを具備する半導体装置を形成することにより、半導体装置の形成時には、第１コントロールゲート電極５ａ及び第２コントロールゲート電極５ｂを形成するための多結晶シリコン層の形成、あるいは、フローティングゲート電極１１を形成するための多結晶シリコン層の形成に合わせて、半導体装置の記憶素子以外の部分、たとえば制御回路等の形成に用いる多結晶シリコン層を形成することができ、記憶素子部分と記憶素子以外の部分とを同時に形成することができる。
【００５４】
従って、従来のように、記憶素子以外の部分の形成時に記憶素子部分をレジストで被覆している必要がなく、レジストの配設回数を削減して製造工程を短縮化することができるとともに、レジストの被覆による半導体基板の汚染を抑制して、製造歩留りを向上させることができる。
【００５５】
【発明の効果】
請求項１記載の発明によれば、コントロールゲート電極とフローティングゲート電極とを同一平面上に設けたて記憶素子を構成することにより、コントロールゲート電極とフローティングゲート電極からなるゲート電極部が上方に大きく突出することがなく、ゲート電極部を薄くすることができるので、記憶素子の上面に成膜する平坦化膜の膜厚を薄くすることができ、平坦化膜の形成に要する時間を短縮することができるとともに、平坦化膜を貫通させて形成する導通用配線の形成を容易とすることができる。
【００５６】
請求項２記載の発明によれば、コントロールゲート電極は、所定間隔を設けて並設した第１コントロールゲート電極と第２コントロールゲート電極で構成し、第１コントロールゲート電極と第２コントロールゲート電極との間にフローティングゲート電極を設けたことによって、第１コントロールゲート電極と第２コントロールゲート電極とによって規制されながらフローティングゲート電極を所定形状に形成することができるので、フローティングゲート電極を所定形状とするためのパターンニングを不要として、製造工程を短縮化できる。特に、フローティングゲート電極の形成と同時に第１コントロールゲート電極及び第２コントロールゲート電極の側面にサイドウォールを形成することができ、製造工程をさらに短縮化できる。
【００５７】
請求項３記載の発明によれば、半導体基板上にコントロールゲート電極と、フローティングゲート電極と、ソース領域と、ドレイン領域で構成した記憶素子を形成した半導体装置において、記憶素子のコントロールゲート電極とフローティングゲート電極とを同一平面上に設けたことによって、請求項１記載の発明と同様に、コントロールゲート電極とフローティングゲート電極からなるゲート電極部が上方に大きく突出することがなく、ゲート電極部を薄くすることができるので、記憶素子の上面に成膜する平坦化膜の膜厚を薄くすることができ、平坦化膜の形成に要する時間を短縮することができるとともに、平坦化膜を貫通させて形成する導通用配線の形成を容易とすることができる。
【００５８】
請求項４記載の発明によれば、コントロールゲート電極は、所定間隔を設けて並設した第１コントロールゲート電極と第２コントロールゲート電極で構成し、第１コントロールゲート電極と第２コントロールゲート電極との間にフローティングゲート電極を設けたことによって、請求項２記載の発明と同様に、第１コントロールゲート電極と第２コントロールゲート電極とによって規制されながらフローティングゲート電極を所定形状に形成することができるので、フローティングゲート電極を所定形状とするためのパターンニングを不要として、製造工程を短縮化できる。特に、フローティングゲート電極の形成と同時に第１コントロールゲート電極及び第２コントロールゲート電極の側面にサイドウォールを形成することができ、製造工程をさらに短縮化できる。
【００５９】
請求項５記載の発明によれば、コントロールゲート電極と、フローティングゲート電極と、ソース領域と、ドレイン領域で構成した記憶素子の製造方法において、半導体基板上に積層した導電層をパターンニングしてコントロールゲート電極を形成し、このコントロールゲート電極にフローティングゲート電極を同一平面上において並設することによって、コントロールゲート電極とフローティングゲート電極からなるゲート電極部が上方に大きく突出することがなく、ゲート電極部を薄くすることができるので、記憶素子の上面に成膜する平坦化膜の膜厚を薄くすることができ、平坦化膜の形成に要する時間を短縮することができるとともに、平坦化膜を貫通させて形成する導通用配線の形成を容易とすることができる。
【００６０】
請求項６記載の発明によれば、導電層をパターンニングすることにより所定間隔を設けて並設した第１コントロールゲート電極と第２コントロールゲート電極と形成し、第１コントロールゲート電極と第２コントロールゲート電極との間にフローティングゲート電極を形成することによって、第１コントロールゲート電極と第２コントロールゲート電極とによって規制されながらフローティングゲート電極を所定形状に形成することができるので、フローティングゲート電極を所定形状とするためのパターンニングを不要として、製造工程を短縮化できる。
【００６１】
請求項７記載の発明によれば、フローティングゲート電極は、半導体基板上に導電層を積層し、この導電層をエッチバックすることにより形成し、フローティングゲート電極の形成にともなって第１コントロールゲート電極と第２コントロールゲート電極とにそれぞれサイドウォールを形成することによって、フローティングゲート電極の形成と同時に第１コントロールゲート電極及び第２コントロールゲート電極の側面にサイドウォールを形成することができ、製造工程を短縮化できる。
【００６２】
請求項８記載の発明によれば、半導体基板にソース拡散層とドレイン拡散層とを形成するために設けた第１のレジストマスクのパターンニング用マスクを用いて、フローティングゲート電極上部に第２のレジストマスクを形成し、前記サイドウォールを除去することによって、記憶素子の形成に必要となるパターンニング用マスクの数を削減でき、同パターンニング用マスクの管理労力を削減できるとともに、製造コストを削減できる。
【００６３】
請求項９記載の発明によれば、半導体基板上にコントロールゲート電極と、フローティングゲート電極と、ソース領域と、ドレイン領域で構成した記憶素子を形成した半導体装置の製造方法において、半導体基板上に積層した導電層をパターンニングしてコントロールゲート電極を形成し、このコントロールゲート電極にフローティングゲート電極を同一平面上において並設することによって、請求項５記載の発明と同様に、コントロールゲート電極とフローティングゲート電極からなるゲート電極部が上方に大きく突出することがなく、ゲート電極部を薄くすることができるので、記憶素子の上面に成膜する平坦化膜の膜厚を薄くすることができ、平坦化膜の形成に要する時間を短縮することができるとともに、平坦化膜を貫通させて形成する導通用配線の形成を容易とすることができる。
【００６４】
請求項１０記載の発明によれば、導電層をパターンニングすることにより所定間隔を設けて並設した第１コントロールゲート電極と第２コントロールゲート電極と形成し、第１コントロールゲート電極と第２コントロールゲート電極との間にフローティングゲート電極を形成することによって、請求項６記載の発明と同様に、第１コントロールゲート電極と第２コントロールゲート電極とによって規制されながらフローティングゲート電極を所定形状に形成することができるので、フローティングゲート電極を所定形状とするためのパターンニングを不要として、製造工程を短縮化できる。
【００６５】
請求項１１記載の発明によれば、フローティングゲート電極は、半導体基板上に導電層を積層し、この導電層をエッチバックすることにより形成し、フローティングゲート電極の形成にともなって第１コントロールゲート電極と第２コントロールゲート電極とにそれぞれサイドウォールを形成することによって、請求項７記載の発明と同様に、フローティングゲート電極の形成と同時に第１コントロールゲート電極及び第２コントロールゲート電極の側面にサイドウォールを形成することができ、製造工程を短縮化できる。
【００６６】
さらに、コントロールゲート電極用の導電層あるいはフローティングゲート電極用の導電層の形成にともなって、コントロールゲート電極用の導電層あるいはフローティングゲート電極用の導電層を半導体装置の記憶素子以外の部分における素子の形成に利用することにより、記憶素子部分と記憶素子以外の部分とを同時に形成することができる。従って、記憶素子以外の部分の形成時に記憶素子部分をレジストで被覆している必要がなく、レジストの配設回数を削減して製造工程を短縮化することができるとともに、レジストの被覆による半導体基板の汚染を抑制して、製造歩留りを向上させることができる。
【００６７】
請求項１２記載の発明によれば、半導体基板にソース拡散層とドレイン拡散層とを形成するために設けた第１のレジストマスクのパターンニング用マスクを用いて、フローティングゲート電極上部に第２のレジストマスクを形成し、サイドウォールを除去することによって、請求項８記載の発明と同様に、記憶素子の形成に必要となるパターンニング用マスクの数を削減でき、同パターンニング用マスクの管理労力を削減できるとともに、製造コストを削減できる。
【図面の簡単な説明】
【図１】本発明にかかる記憶素子を説明する断面模式図である。
【図２】本発明にかかる記憶素子におけるコントロールゲート電極の平面視形状説明図である。
【図３】本発明にかかる記憶素子におけるフローティングゲート電極への電子注入形態の説明図である。
【図４】本発明にかかる記憶素子におけるフローティングゲート電極からの電子排除形態の説明図である。
【図５】本発明にかかる記憶素子の製造工程説明用の断面模式図である。
【図６】本発明にかかる記憶素子の製造工程説明用の断面模式図である。
【図７】本発明にかかる記憶素子の製造工程説明用の断面模式図である。
【図８】本発明にかかる記憶素子の製造工程説明用の断面模式図である。
【図９】本発明にかかる記憶素子の製造工程説明用の断面模式図である。
【図１０】本発明にかかる記憶素子の製造工程説明用の断面模式図である。
【図１１】本発明にかかる記憶素子の製造工程説明用の断面模式図である。
【図１２】本発明にかかる記憶素子の製造工程説明用の断面模式図である。
【図１３】従来の記憶素子の製造工程説明用の断面模式図である。
【符号の説明】
Ａ　記憶素子
１　半導体基板
２　素子分離酸化膜
３　ウェル
４　ゲート絶縁膜
５　コントロールゲート電極用導電層
５ａ　第１コントロールゲート電極
５ｂ　第２コントロールゲート電極
６　第１レジスト
６’　第１レジストマスク
７　第２レジストマスク
８　低濃度ソース拡散層
９　低濃度ドレイン拡散層
１０　絶縁膜
１１　フローティングゲート電極
１２　サイドウォール
１３　高濃度ソース拡散層
１４　高濃度ドレイン拡散層
１５　第３レジストマスク
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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