(57)【要約】【課題】通常のプロセスを用いながらも、メモリセルの面積を好適に低減することのできる半導体メモリを提供する。【解決手段】インバータのＰチャネルトランジスタＴ１のドレインＤとインバータのゲート配線ＧＬ２とは１層目の配線層として敷設された配線ＦＬ１を介して接続されている。インバータのＮチャネルトランジスタＴ４のドレインＤとインバータのゲート配線ＧＬ１とは１層目の配線層として敷設された配線ＦＬ２を介して接続されている。配線ＦＬ１とトランスファゲートＴ５のドレインＤとの間と、インバータのＰチャネルトランジスタＴ３のドレインＤと配線ＦＬ２とトランスファゲートＴ６のドレインＤとの間とは、２層目の配線層として敷設された配線ＳＬ１、ＳＬ２を介してそれぞれ接続されている。【選択図】　　　　図１
2004119932.tif 000002
【特許請求の範囲】
【請求項１】
互いにループ接続された２つのＣＭＯＳインバータの各接続点にあたる２つのノードにおいて、互いに論理レベルの反転したデータが記憶保持される半導体メモリにおいて、
前記各インバータのＮチャネルトランジスタのドレインとＰチャネルトランジスタのドレインとの間の接続、及びこれら２つのインバータのループ接続が複数の配線層の配線を介して行われる
ことを特徴とする半導体メモリ。
【請求項２】
前記各接続が、ゲート電極の形成されている層を除く配線層の配線を介して行われる
請求項１記載の半導体メモリ。
【請求項３】
互いにループ接続された２つのＣＭＯＳインバータの各接続点にあたる２つのノードにおいて、互いに論理レベルの反転したデータが記憶保持されるメモリセルを備える半導体メモリにおいて、
前記各インバータの２つのトランジスタのゲート電極は、該ゲート電極の形成されている層で同ゲート電極と同一部材のゲート配線にて接続されており、
前記各インバータの一方のトランジスタのドレインと他方のインバータの前記ゲート配線とは第１の配線層の配線を介して接続されているとともに、前記各インバータのＰチャネルトランジスタのドレインとＮチャネルトランジスタのドレインとは前記第１の配線層よりも上層の第２の配線層の配線を介して接続されてなる
ことを特徴とする半導体メモリ。
【請求項４】
請求項３記載の半導体メモリにおいて、
当該メモリセルは、前記各インバータについて、その一方のインバータの出力側のノードと同メモリセルの外部との導通態様を制御する第１のトランスファゲートと、他方のインバータの出力側のノードと同メモリセルの外部との導通態様を制御する第２のトランスファゲートとを備え、且つ前記第１のトランスファゲートは、前記一方のインバータのＮチャネルトランジスタとドレインを共有して構成されるものであり、
前記一方のインバータのＰチャネルトランジスタのドレインと前記他方のインバータの前記ゲート配線とは第１の配線層として敷設された第１の配線を介して接続されているとともに、前記他方のインバータのＮチャネルトランジスタのドレインと前記一方のインバータの前記ゲート配線とは同第１の配線層として敷設された第２の配線を介して接続されており、
前記第１の配線と前記第１のトランスファゲートのドレインとの間と、前記他方のインバータのＰチャネルトランジスタのドレインと前記第２の配線と前記第２のトランスファゲートのドレインとの間とは、前記第２の配線層として敷設された配線を介してそれぞれ接続されてなる
ことを特徴とする半導体メモリ。
【請求項５】
請求項３記載の半導体メモリにおいて、
当該メモリセルは、前記各インバータについて、その一方のインバータの出力側のノードと同メモリセルの外部との導通態様を制御する第１のトランスファゲートと、他方のインバータの出力側のノードと同メモリセルの外部との導通態様を制御する第２のトランスファゲートとを備え、且つ前記第１のトランスファゲートは、前記一方のインバータのＮチャネルトランジスタとドレインを共有して構成されるものであり、
前記一方のインバータのＰチャネルトランジスタのドレインと前記他方のインバータの前記ゲート配線とは前記第１の配線層として敷設された第１の配線を介して接続されているとともに、前記他方のインバータのＰチャネルトランジスタのドレインと前記一方のインバータの前記ゲート配線とは同第１の配線層として敷設された第２の配線を介して接続され、更に前記他方のインバータのＮチャネルトランジスタのドレインと前記第２のトランスファゲートのドレインとは同第１の配線層として敷設された第３の配線を介して接続されており、
前記第１の配線と前記第１のトランスファゲートのドレインとの間と、前記第２の配線と前記第３の配線との間とは、前記第２の配線層として敷設される配線を介して接続されてなる
ことを特徴とする半導体メモリ。
【請求項６】
請求項５記載の半導体メモリにおいて、
前記第１及び第２のトランスファゲートのソースは、前記第２の配線層として敷設された導電物を介して前記第２の配線層よりも上層の第３の配線層として敷設されたビット線と接続されるものであって、且つ
前記第２の配線層として敷設された導電物の敷設態様を隣接するメモリセル間で異ならしめることで、前記ビット線と前記導電物との接続点を隣接するビット線間で千鳥となるようにする
ことを特徴とする半導体メモリ。
【請求項７】
互いに同一でない複数のセルを１単位として、前記セルを２単位以上配列したことを特徴とする半導体メモリ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体メモリに関し、詳しくは同半導体メモリのレイアウト構造の改良に関する。
【０００２】
【従来の技術】
図７に、スタティック型半導体メモリ（ＳＲＡＭ）のメモリセルの等価回路を示す。同図７に示されるように、このメモリセルは、インバータＩＶ１及びインバータＩＶ２と、ＮチャネルトランジスタからなるトランスファゲートＴ５及びＴ６とを備えて構成されている。そして、インバータＩＶ１は、ＰチャネルトランジスタＴ１及びＮチャネルトランジスタＴ２によって構成されている。また、インバータＩＶ２は、ＰチャネルトランジスタＴ３及びＮチャネルトランジスタＴ４にて構成されている。そして、上記インバータＩＶ１及びＩＶ２は、電源「Ｖｃｃ」と接地との間で常時給電状態が維持されるかたちで互いにループ接続されており、この各接続点にあたるノードＮＤ１及びノードＮＤ２において、互いに論理レベルの反転したデータが記憶保持される構成となっている。
【０００３】
図８に、上記半導体メモリを半導体基板上に構成する際の従来のレイアウト構造の一例を示す。同図８に示されるように、インバータＩＶ１及びＩＶ２の各ＰチャネルトランジスタＴ１、Ｔ３、及びインバータＩＶ１及びＩＶ２の各ＮチャネルトランジスタＴ２、Ｔ４とは互いに対称に形成されている。
【０００４】
詳しくは、Ｎウェル側には、インバータＩＶ１及びＩＶ２の各ＰチャネルトランジスタＴ１、Ｔ３が形成されている。一方、Ｐウェル側には、インバータＩＶ１及びＩＶ２の各ＮチャネルトランジスタＴ２、Ｔ４が形成されている。更に、Ｐウェルには、２つのトランスファゲートＴ５、Ｔ６がそれらの各ドレインを上記各ＮチャネルトランジスタＴ２、Ｔ４の各ドレインと共有するかたちで形成されている。
【０００５】
上記インバータＩＶ１を構成するＰチャネルトランジスタＴ１のゲート電極ＧとＮチャネルトランジスタＴ２のゲート電極Ｇとは、ポリシリコンからなると共に、同じくポリシリコンからなるゲート配線ＧＬ１と一体的に形成されている。また、上記インバータＩＶ２を構成するＰチャネルトランジスタＴ３のゲート電極ＧとＮチャネルトランジスタＴ４のゲート電極Ｇとは、ポリシリコンからなると共に、同じくポリシリコンからなるゲート配線ＧＬ２と一体的に形成されている。更に、上記各トランスファゲートＴ５、Ｔ６のゲート電極Ｇは、ポリシリコンからなると共に同ポリシリコンからなるワード線ＷＬと一体的に形成されている。
【０００６】
そして、こうした各トランジスタ上には、図示しない層間絶縁膜が形成されており、同層間絶縁膜上には、図中ハッチングを施して示すように金属配線ＭＬ１、ＭＬ２が形成されている。そして、この金属配線ＭＬ１により、インバータＩＶ１のＰチャネルトランジスタＴ１のドレインＤとＮチャネルトランジスタＴ２のドレインＤとが電気的に接続されている。また、金属配線ＭＬ２により、インバータＩＶ２のＰチャネルトランジスタＴ３のドレインＤとＮチャネルトランジスタＴ４のドレインＤとが電気的に接続されている。
【０００７】
ところで、上記のようにＣＭＯＳ回路を用いてメモリセルを構成する場合においては、通常、ＰウェルとＮウェルとの間にこれらを例えばロコス（Ｌｏｃａｌ　Ｏｘｉｄａｔｉｏｎ　Ｏｆ　Ｓｉｌｉｃｏｎ）分離等で分離する素子分離領域が形成される。そして、この素子分離領域のために、ＰチャネルトランジスタＴ１、Ｔ３の各活性領域（ドレインＤ及びソースＳ）とＮチャネルトランジスタＴ２、Ｔ４の各活性領域（ドレインＤ及びソースＳ）との間には、所定の間隔ΔＬを有する非活性領域ＮＤ１が設けられることとなる。更に、ＮチャネルトランジスタＴ２、Ｔ５とメモリセルの境界とによって非活性領域ＮＤ２が、また、ＮチャネルトランジスタＴ４、Ｔ６とメモリセルの境界とによって非活性領域ＮＤ３がそれぞれ区画形成されることとなる。
【０００８】
こうした非活性領域ＮＤ１〜ＮＤ３は半導体素子の形成されない領域であるために、こうした非活性領域ＮＤ１〜ＮＤ３の存在がメモリセルの面積増大の原因となっていた。このため、例えば下記非特許文献１に見られるように、非活性領域ＮＤ１の面積等を削減すべく、メモリセルの幅Ｗを低減するように、インバータＩＶ１及びＩＶ２の各トランジスタを非対称的にレイアウトすることも提案されている。これによりメモリセルの面積の増大を抑制することができるようになる。
【０００９】
【非特許文献１】
Ｋ．Ｎｏｄａ，　Ｋ．Ｍａｔｓｕｉ，　Ｔ．Ｉｔａｎｉ，　Ｈ．Ｉｗａｓａｋｉ，　Ｋ．Ｕｒａｂｅ，　Ｈ．Ｍｉｙａｍｏｔｏ，　Ｋ．Ｔｏｋａｓｈｉｋｉ，　Ｈ．Ｋａｗａｍｏｔｏ，　Ｍ．Ｓａｔｏｈ，　Ｋ．Ｙｏｓｈｉｄａ，　Ｋ．Ｋｉｓｈｉｍｏｔｏ，　Ｋ．Ｋｏｙａｎａｇｉ，　ａｎｄ　Ｔ．Ｔａｎｉｇａｗａ　「Ａ　２．９μｍ２　Ｅｍｂｅｄｄｅｄ　ＳＲＡＭ　Ｃｅｌｌ　ｗｉｔｈ　Ｃｏ−Ｓａｌｉｃｉｄｅ　Ｄｉｒｅｃｔ−Ｓｔｒａｐ　Ｔｅｃｈｎｏｌｏｇｙ　ｆｏｒ　０．１８μｍ　Ｈｉｇｈ　Ｐｅｒｆｏｒｍａｎｃｅ　ＣＭＯＳ　Ｌｏｇｉｃ」ＩＥＥＥ１９９８
【００１０】
【発明が解決しようとする課題】
上記非特許文献１に記載のＳＲＡＭによれば、確かにメモリセルの面積の増大を抑制することができるようになる。ただし、こうした構造では、各トランジスタ間の電気的な接続に対して、例えばトランジスタの拡散層とゲート電極とを短絡するかたちでコンタクトホール及び同コンタクトホール内のプラグを形成する等、特殊なプロセスが必要とされることになる。
【００１１】
本発明はこうした実情に鑑みてなされたものであり、その目的は、通常のプロセスを用いながらも、メモリセルの面積を好適に低減することのできる半導体メモリを提供することにある。
【００１２】
【課題を解決するための手段】
以下、上記目的を達成するための手段及びその作用効果について記載する。
請求項１記載の発明は、互いにループ接続された２つのＣＭＯＳインバータの各接続点にあたる２つのノードにおいて、互いに論理レベルの反転したデータが記憶保持される半導体メモリにおいて、前記各インバータのＮチャネルトランジスタのドレインとＰチャネルトランジスタのドレインとの間の接続、及びこれら２つのインバータのループ接続が複数の配線層の配線を介して行われることをその要旨とする。
【００１３】
上記構成では、各インバータのＮチャネルトランジスタのドレインとＰチャネルトランジスタのドレインとの間の接続、及びこれら２つのインバータのループ接続とが複数の配線層の配線を介して行われる。このように複数の配線層を介して接続を行うことで、各メモリセルにおいて配線の占める面積を低減することができるようになる。これにより、メモリセル内の非活性領域の面積を低減するように各インバータを配置した場合であれ、簡易なプロセスにて配線を行うことができるようになる。したがって、上記構成によれば、通常のプロセスを用いながらも、メモリセルの面積を好適に低減することができるようになる。
【００１４】
なお、この際、メモリセルは、各インバータのＮチャネルトランジスタ及びＰチャネルトランジスタ間を分離する方向に対するそれに直交する方向の比が「３」以上となるようにすることが望ましい。
【００１５】
また、上記請求項１記載の発明は、請求項２記載の発明によるように、前記各接続が、ゲート電極の形成されている層を除く配線層の配線を介して行われるようにしてもよい。
【００１６】
請求項３記載の発明は、互いにループ接続された２つのＣＭＯＳインバータの各接続点にあたる２つのノードにおいて、互いに論理レベルの反転したデータが記憶保持されるメモリセルを備える半導体メモリにおいて、前記各インバータの２つのトランジスタのゲート電極は、該ゲート電極の形成されている層で同ゲート電極と同一部材のゲート配線にて接続されており、前記各インバータの一方のトランジスタのドレインと他方のインバータの前記ゲート配線とは第１の配線層の配線を介して接続されているとともに、前記各インバータのＰチャネルトランジスタのドレインとＮチャネルトランジスタのドレインとは前記第１の配線層よりも上層の第２の配線層の配線を介して接続されてなることをその要旨とする。
【００１７】
上記構成では、各インバータの一方のトランジスタのドレインと他方のインバータのゲート配線とが第１の配線層の配線を介して接続されるとともに、各インバータのＰチャネルトランジスタのドレインとＮチャネルトランジスタのドレインとがそれよりも上層の第２の配線層の配線を介して接続される。こうした態様にて２層に分けて配線を形成することで、各インバータの一方のトランジスタのドレインと他方のインバータのゲート配線との接続にかかる配線と、各インバータのＰチャネルトランジスタのドレインとＮチャネルトランジスタのドレインとの接続にかかる配線とのショートを回避することができる。このため、これら２層にわたって形成される配線の当該半導体基板面への投影図をオーバーラップもしくは極力近接させることができる。したがって、上記構成によれば、各インバータの各ゲート配線同士を極力近接する構成とすることができ、ひいては、通常のプロセスを用いながらも、メモリセルの面積を好適に低減することができるようになる。
【００１８】
請求項４記載の発明は、請求項３記載の発明において、当該メモリセルは、前記各インバータについて、その一方のインバータの出力側のノードと同メモリセルの外部との導通態様を制御する第１のトランスファゲートと、他方のインバータの出力側のノードと同メモリセルの外部との導通態様を制御する第２のトランスファゲートとを備え、且つ前記第１のトランスファゲートは、前記一方のインバータのＮチャネルトランジスタとドレインを共有して構成されるものであり、前記一方のインバータのＰチャネルトランジスタのドレインと前記他方のインバータの前記ゲート配線とは第１の配線層として敷設された第１の配線を介して接続されているとともに、前記他方のインバータのＮチャネルトランジスタのドレインと前記一方のインバータの前記ゲート配線とは同第１の配線層として敷設された第２の配線を介して接続されており、前記第１の配線と前記第１のトランスファゲートのドレインとの間と、前記他方のインバータのＰチャネルトランジスタのドレインと前記第２の配線と前記第２のトランスファゲートのドレインとの間とは、前記第２の配線層として敷設された配線を介してそれぞれ接続されてなることをその要旨とする。
【００１９】
上記構成では、第１の配線と第１のトランスファゲートのドレインとが第２の配線層の配線を介して接続されている。この第１のトランスファゲートは、一方のインバータのＮチャネルトランジスタとドレインを共有している。したがって、この第２の配線層の配線を介して、一方のインバータのＰチャネルトランジスタのドレインとＮチャネルトランジスタのドレインとが接続される。しかも、この配線が第２の配線層として敷設されているために、上記第２の配線との干渉（ショート）も回避することができる。
【００２０】
また、他方のインバータのＰチャネルトランジスタのドレインと第２の配線と第２のトランスファゲートのドレインとが第２の配線層の配線を介して接続されている。ここで、第２の配線は、他方のインバータのＮチャネルトランジスタのドレインと電気的に接続されている。このため、この第２の配線層の配線を介して、他方のインバータのＰチャネルトランジスタのドレインとＮチャネルトランジスタのドレインとが接続される。しかも、この配線が第２の配線層として敷設されているために、上記第１の配線との干渉（ショート）も回避することができる。
【００２１】
請求項５記載の発明は、請求項３記載の発明において、当該メモリセルは、前記各インバータについて、その一方のインバータの出力側のノードと同メモリセルの外部との導通態様を制御する第１のトランスファゲートと、他方のインバータの出力側のノードと同メモリセルの外部との導通態様を制御する第２のトランスファゲートとを備え、且つ前記第１のトランスファゲートは、前記一方のインバータのＮチャネルトランジスタとドレインを共有して構成されるものであり、前記一方のインバータのＰチャネルトランジスタのドレインと前記他方のインバータの前記ゲート配線とは前記第１の配線層として敷設された第１の配線を介して接続されているとともに、前記他方のインバータのＰチャネルトランジスタのドレインと前記一方のインバータの前記ゲート配線とは同第１の配線層として敷設された第２の配線を介して接続され、更に前記他方のインバータのＮチャネルトランジスタのドレインと前記第２のトランスファゲートのドレインとは同第１の配線層として敷設された第３の配線を介して接続されており、前記第１の配線と前記第１のトランスファゲートのドレインとの間と、前記第２の配線と前記第３の配線との間とは、前記第２の配線層として敷設される配線を介して接続されてなることをその要旨とする。
【００２２】
上記構成では、第１の配線と第１のトランスファゲートのドレインとが第２の配線層の配線を介して接続されている。ここで、第１の配線は、一方のインバータのＰチャネルトランジスタのドレインと電気的に接続されている。また、第１のトランスファゲートは、一方のインバータのＮチャネルトランジスタとドレインを共有している。このため、上記第２の配線層の配線を介して、一方のインバータのＮチャネルトランジスタのドレインとＰチャネルトランジスタのドレインとが接続される。しかも、この配線が第２の配線層として敷設されるために、第３の配線との干渉（ショート）を回避することができる。
【００２３】
一方、第２の配線と第３の配線とが第２の配線層の配線を介して接続されている。ここで、第２の配線は、他方のインバータのＰチャネルトランジスタのドレインと電気的に接続されている。また、第３の配線は、他方のインバータのＮチャネルトランジスタのドレインと電気的に接続されている。このため、当該第２の配線層の配線によって、他方のインバータのＰチャネルトランジスタのドレインとＮチャネルトランジスタのドレインとが接続される。
【００２４】
請求項６記載の発明は、請求項５記載の発明において、前記第１及び第２のトランスファゲートのソースは、前記第２の配線層として敷設された導電物を介して前記第２の配線層よりも上層の第３の配線層として敷設されたビット線と接続されるものであって、且つ前記第２の配線層として敷設された導電物の敷設態様を隣接するメモリセル間で異ならしめることで、前記ビット線と前記導電物との接続点を隣接するビット線間で千鳥となるようにすることをその要旨とする。
【００２５】
上記構成によれば、第２の配線層として敷設された導電物の敷設態様を隣接するメモリセル間で異ならしめることで、ビット線と前記導電物との接続点を隣接するビット線間で千鳥となるようにしている。これにより、ビット線間の間隔の拡大を抑制することができるようになる。特に、半導体装置の製造プロセスによっては、上層の配線層ほど配線間の間隔の最小値を大きくせざるを得なくなることがあるが、上記構成によれば、第３の配線層における配線間の間隔の増大を抑制できる。
【００２６】
請求項７記載の発明は、互いに同一でない複数のセルを１単位として、前記セルを２単位以上配列したことをその要旨とする。
上記構成によれば、隣接するセルの空き領域を互いに重複利用することが可能となり、ひいては、メモリセルの面積を好適に低減することができるようになる。
なお、本発明において、ＣＭＯＳという用語は、相補型金属−酸化物−半導体という意味以外に、金属に代えて例えばポリシリコンを用いるなど、その趣旨を逸脱しない範囲で解釈できることは勿論である。
【００２７】
【発明の実施の形態】
（第１の実施形態）
以下、本発明にかかる半導体メモリの第１の実施形態について、図面を参照しつつ説明する。
【００２８】
本実施形態の半導体メモリのメモリセルも、先の図７に示したＳＲＡＭ型半導体メモリのメモリセルとして構成されている。図１は、同メモリセルの本実施形態にかかるレイアウト構造を示す図である。図１（ａ）は、メモリセルについて、その半導体基板に形成された各トランジスタのレイアウトを示す図である。
【００２９】
同図１（ａ）に示すように、上記インバータＩＶ１を構成するＰチャネルトランジスタＴ１のゲート電極ＧとＮチャネルトランジスタＴ２のゲート電極Ｇとは、ポリシリコンからなると共に、これと同一部材からなるゲート配線ＧＬ１と一体的に形成されている。このゲート配線ＧＬ１の線幅に対する中心線は、図示しないビット線の線方向（図中、縦方向）に沿って略直線となるように形成されている。また、上記インバータＩＶ２を構成するＰチャネルトランジスタＴ３のゲート電極ＧとＮチャネルトランジスタＴ４のゲート電極Ｇとは、ポリシリコンからなると共に、これと同一部材からなるゲート配線ＧＬ２と一体的に形成されている。このゲート配線ＧＬ２の線幅に対する中心線も、図示しないビット線の線方向（図中、縦方向）に沿って略直線となるように形成されている。更に、上記各トランスファゲートＴ５、Ｔ６のゲート電極Ｇは、ポリシリコンからなると共に、これと同一部材からなるワード線ＷＬと一体的に形成されている。このワード線ＷＬの線幅に対する中心線も略直線であるとともに、上記各ゲート配線ＧＬ１，ＧＬ２の線幅に対する中心線に対して略直交している。
【００３０】
そして、各インバータＩＶ１、ＩＶ２は、ＰチャネルトランジスタＴ１のドレインが、ＰチャネルトランジスタＴ３のドレインＤとＮチャネルトランジスタＴ４のドレインＤとを結ぶ線と交わるように配置されている。詳しくは、ＰチャネルトランジスタＴ３のドレインＤとＮチャネルトランジスタＴ４のドレインＤとについて、それらのチャネルの反対側の端部の結ぶ線よりも、ＰチャネルトランジスタＴ１のドレインＤがゲート配線ＧＬ２側に配置されている。なお、メモリセルのワード線ＷＬの走る方向（図中、横方向）の長さを極力縮小すべく、ＰチャネルトランジスタＴ３のドレインＤは、ゲート配線ＧＬ１の線幅に対する中心線の延長線と重なるように配置することが望ましい。この際、ゲート配線ＧＬ２のうちＰチャネルトランジスタＴ１と対向する部分においてそれと離間する側に偏倚されるように歪曲させるとともに、ゲート配線ＧＬ１のうちＮチャネルトランジスタＴ４のドレインＤと対向する部分においてそれと離間する側に偏倚するように歪曲させることが望ましい。これにより、各インバータＩＶ１、ＩＶ２（各ゲート配線ＧＬ１、ＧＬ２）を極力近接させて配置することができる。
【００３１】
また、ゲート配線ＧＬ１は、トランジスタＴ１のゲート電極Ｇにつながる部分でゲート配線ＧＬ２側に偏倚するように歪曲されて形成することが望ましい。同様に、ゲート配線ＧＬ２は、トランジスタＴ４のゲート電極Ｇにつながる部分でゲート配線ＧＬ１側に偏倚するように歪曲されて形成することが望ましい。これにより、メモリセルの幅をいっそう縮小することができる。
【００３２】
また、上記トランスファゲートＴ５のドレインＤは、トランジスタＴ２のドレインＤと共有されている。詳しくは、ＮチャネルトランジスタＴ２及びトランスファゲートＴ５の各ソースＳ、チャネル及びドレインＤを形成する活性領域は、略Ｌ字状に形成されている。すなわち、ゲート配線ＧＬ１の線方向に直交する態様にてインバータＩＶ２側へ延びる活性領域は、ゲート配線ＧＬ２の延長線上に重なるように９０度折れ曲がって形成されている。
【００３３】
上記レイアウトによって、例えばロコス分離等で分離されたＰチャネルトランジスタＴ１、Ｔ３及びＮチャネルトランジスタＴ２、Ｔ４間の所定の間隔ΔＬを有する非活性領域ｎｄ１の横幅ｗを、先の図８に示したものの横幅Ｗよりも小さくすることができる。このため、例えば非活性領域ｎｄ１の面積は、先の図８に示した非活性領域ＮＤ１の面積と比較して小さくなる。ちなみに、このメモリセルは、ワード線ＷＬの走る方向（図中、横方向）の長さに対する図示しないビット線の走る方向（図中、縦方向）の長さの比を「３」以上として形成することが望ましい。
【００３４】
図２は、こうしたメモリセルの配置態様を示す図である。同図２（ａ）に示すように、この半導体メモリは、一点鎖線にて囲って示した４つのメモリセルを単位とし、このメモリセルがワード線ＷＬの走る方向（図中、横方向）と、図示しないビット線の走る方向（図中、縦方向）とに周期的に形成されている。
【００３５】
詳しくは、各メモリセルは、図２（ｂ）に示すような態様にて周期的に繰り返し形成されている。すなわち、ワード線ＷＬの走る方向（図中、横方向）である行方向に対しては、各メモリセルが２つのメモリセルを単位として周期的に形成されている。
【００３６】
そして、各メモリセルは、そのインバータＩＶ１、ＩＶ２を構成する各トランジスタＴ１〜Ｔ４のソースＳを、行方向に隣接するメモリセルの各インバータを構成する各トランジスタＴ１〜Ｔ４のソースＳと共有する。
【００３７】
一方、図示しないビット線の走る方向（図中、縦方向）である列方向に対しては、２列を単位として周期的に形成されている。これにより、Ｐウェル及びＮウェルの２つのメモリセル間での共有を図る。また、列方向に隣接するトランスファゲート間でソースを共有する。
【００３８】
なお、これら４つのメモリセルを単位とする各メモリセルは、微妙に異なる形状となっていてもよい。
こうした態様にて配置される各メモリセルにおいて、各インバータＩＶ１、ＩＶ２の各トランジスタのドレイン間の電気的な接続と、これら２つのインバータＩＶ１、ＩＶ２のループ接続とは、図１（ｂ）及び図１（ｃ）に示すように２層の配線層を介して行われる。
【００３９】
図１（ｂ）は、半導体基板の上方に形成される第１層目の配線層の配線（以下で「導電物」と呼ぶものも含む）の形成態様を示す図である。同図１（ｂ）では、この第１層目に形成されている配線をハッチングを施して示してある。これら各配線は、アルミニウムを素材とする。
【００４０】
ここで、配線ＦＬ１は、インバータＩＶ１のＰチャネルトランジスタＴ１のドレインＤとインバータＩＶ２のゲート配線ＧＬ２とを電気的に接続するためのものである。詳しくは、ＰチャネルトランジスタＴ１のドレインＤ上には、図示しない層間絶縁膜を開口するコンタクトホールが形成されており、ここにプラグｐｄ１が充填されている。また、ゲート配線ＧＬ２上には、図示しない層間絶縁膜を開口するコンタクトホールが形成されており、ここにプラグｐｇ２が充填されている。そして、これら各プラグｐｄ１、ｐｇ２は、配線ＦＬ１によって接続される。なお、ゲート配線ＧＬ２のうちの配線ＦＬ１とのコンタクト領域は、換言すればプラグｐｇ２の形成領域は、図１（ａ）に示したように、その幅がその両側の部分と比べて拡大されている。
【００４１】
また、配線ＦＬ２は、インバータＩＶ２のＮチャネルトランジスタＴ４のドレインＤとインバータＩＶ１のゲート配線ＧＬ１とを電気的に接続するためのものである。詳しくは、ＮチャネルトランジスタＴ４のドレインＤ上に形成されるプラグｐｄ４と、ゲート配線ＧＬ１上に形成されるプラグｐｇ１とが配線ＦＬ２によって接続される。なお、ゲート配線ＧＬ１のうちの配線ＦＬ２とのコンタクト領域は、換言すればプラグｐｇ１の形成領域は、図１（ａ）に示したように、その幅がその両側の部分と比べて拡大されている。
【００４２】
更に、配線ＦＬ３は、インバータＩＶ１及びインバータＩＶ２の各ＮチャネルトランジスタＴ２及びＴ４の各ソースを電気的に接続するための配線であり、これは実際には、接地電位に保たれる配線としてワード線ＷＬの走る方向（図中、横方向）に延びている。詳しくは、この配線ＦＬ３は、トランジスタＴ２のソース上に形成されるプラグｐｓ２と、トランジスタＴ４のソース上に形成されているプラグｐｓ４とに接続されている。
【００４３】
また、導電物ｓｍ１は、トランジスタＴ１のソースＳと電気的に接続される。詳しくは、この導電物ｓｍ１は、トランジスタＴ１のソースＳ上に形成されるプラグｐｓ１と接続されている。この導電物ｓｍ１は、トランジスタＴ２と離間する側に延びている。詳しくは、この導電物ｓｍ１は、プラグｐｓ１との接続面から図中縦方向に向かって延びている。
【００４４】
更に、導電物ｄｍ３、ｓｍ３は、トランジスタＴ３のドレインＤ、ソースＳ上にそれぞれ形成されるプラグｐｄ３、ｐｓ３とそれぞれ接続されている。導電物ｄｍ５、ｓｍ５は、トランスファゲートＴ５のドレインＤ、ソースＳ上にそれぞれ形成されるプラグｐｄ５、ｐｓ５とそれぞれ接続されている。導電物ｄｍ６、ｄｍ６は、トランスファゲートＴ６のドレインＤ、ソースＳ上にそれぞれ形成されるプラグｐｄ６、ｐｓ６とそれぞれ接続されている。
【００４５】
なお、これら第１層目の配線層に形成される部材は、半導体基板及び同第１層目の配線層間に形成される各プラグｐｓ１〜ｐｓ６、ｐｄ１〜ｐｄ６との接続面において、これら各プラグｐｓ１〜ｐｓ６、ｐｄ１〜ｐｄ６の上面を覆うようにこれらの上面の面積よりも大きな面積にて形成されている。
【００４６】
図１（ｃ）は、半導体基板の上方に形成される第２層目の配線層の配線（以下で「導電物」と呼ぶものも含む）の形成態様を示す図である。同図１（ｃ）では、この第２層目に形成されている配線を斜線をつけて示してある。これら各配線は、アルミニウムを素材とする。
【００４７】
ここで、配線ＳＬ１は、第１層目の配線ＦＬ１とトランスファゲートＴ５のドレインＤとを電気的に接続するためのものである。詳しくは、配線ＳＬ１は、配線ＦＬ１のうちプラグｐｇ２の略直上に形成されたプラグｐｆ１と、導電物ｄｍ５上に形成されたプラグｐｄｍ５と接続されている。上述したようにトランスファゲートＴ５のドレインは、トランジスタＴ２のドレインと共有されているために、配線ＳＬ１を介してトランジスタＴ１のドレインとトランジスタＴ２のドレインとが電気的に接続されることとなる。
【００４８】
配線ＳＬ２は、トランジスタＴ３のドレインＤと配線ＦＬ２とトランスファゲートＴ６のドレインＤとを電気的に接続するためのものである。詳しくは、この配線ＳＬ２は、導電物ｄｍ３上に形成されたプラグｐｍ３と、配線ＦＬ２のうちプラグｐｇ１の略直上に形成されたプラグｐｆ２と、導電物ｄｍ６上に形成されたプラグｐｄｍ６とに接続されている。この配線ＳＬ２を介して、トランジスタＴ３のドレインＤとトランジスタＴ４のドレインＤとトランスファゲートＴ６のドレインＤとが電気的に接続される。
【００４９】
更に、配線ＳＬ３は、トランジスタＴ１のソースＳとトランジスタＴ３のソースＳとを電気的に接続するためのものである。詳しくは、配線ＳＬ３は、導電物ｓｍ１のうちプラグｐｓ１の接続面から延長して延びた端部上に形成されているプラグｐｓｍ１と、導電物ｓｍ３上に形成されているプラグｐｓｍ３とに接続している。なお、この配線ＳＬ３は、給電線として、実際にはワード線ＷＬの走る方向（図中、横方向）に延びて形成されている。
【００５０】
また、配線ＳＬ４は、ポリシリコンからなる上記ワード線ＷＬの電気的な抵抗を低減させるべくこれと平行に接続されているメタル配線である。
更に、導電物ｍｍ１は、導電物ｓｍ５上に形成されたプラグｐｓｍ５と接続されており、導電物ｍｍ２は、導電物ｓｍ６上に形成されたプラグｐｓｍ６と接続されている。これら各導電物ｍｍ１、ｍｍ２は、３層目の配線層に形成されるビット線とコンタクトを取るためのものである。
【００５１】
以上説明した本実施形態によれば、以下の効果が得られるようになる。
（１）各インバータＩＶ１、ＩＶ２の各トランジスタのドレイン間の電気的な接続と、これら２つのインバータＩＶ１、ＩＶ２のループ接続とを２つの配線層の配線を介して行った。これにより、メモリセルの各インバータＩＶ１、ＩＶ２を極力近接させて配置した場合であれ、通常のプロセスを用いてメモリセル内の各部の接続ができるようになる。
【００５２】
（２）各インバータＩＶ１、ＩＶ２の各トランジスタのドレイン間の接続を２層目の配線を介して行った。これにより、各インバータＩＶ１、ＩＶ２について、それらのトランジスタのドレインと他方のインバータのゲート配線との接続にかかる配線と、各インバータのＰチャネルトランジスタのドレインとＮチャネルトランジスタのドレインとの接続にかかる配線との同一層における交差を回避することができる。
【００５３】
また、上記態様にて配線を行うことで、インバータＩＶ１のＮチャネルトランジスタＴ２及びＰチャネルトランジスタＴ１間を分離する態様にて、２つのインバータの接地側の端子の接続にかかる配線を第１層目の配線層として敷設することもできる。
【００５４】
（第２の実施形態）
以下、本発明にかかる半導体メモリの第２の実施形態について、図面を参照しつつ説明する。
【００５５】
本実施形態の半導体メモリのメモリセルも、先の図７に示したＳＲＡＭ型半導体メモリのメモリセルとして構成されている。図３は、同メモリセルの本実施形態にかかるレイアウト構造を示す図である。なお、同図３においては、便宜上、先の図１と同一の部材番号を用いるが、これらの間には関係がない。図３（ａ）は、メモリセルについて、その半導体基板に形成された各トランジスタのレイアウトを示す図である。
【００５６】
同図３（ａ）に示すように、上記インバータＩＶ１を構成するＰチャネルトランジスタＴ１のゲート電極ＧとＮチャネルトランジスタＴ２のゲート電極Ｇとは、ポリシリコンからなると共に、これと同一の部材からなるゲート配線ＧＬ１と一体的に形成されている。このゲート配線ＧＬ１の線幅に対する中心線は、図示しないビット線の線方向（図中、縦方向）に沿って略直線となるように形成されている。また、上記インバータＩＶ２を構成するＰチャネルトランジスタＴ３のゲート電極ＧとＮチャネルトランジスタＴ４のゲート電極Ｇとは、ポリシリコンからなると共に、これと同一の部材からなるゲート配線ＧＬ２と一体的に形成されている。このゲート配線ＧＬ２の線幅に対する中心線も、図示しないビット線の線方向（図中、縦方向）に沿って略直線となるように形成されている。更に、上記各トランスファゲートＴ５、Ｔ６のゲート電極Ｇは、ポリシリコンからなると共に、これ同一の部材となるワード線ＷＬと一体的に形成されている。このワード線ＷＬの線幅に対する中心線は、蛇行しつつも上記各ゲート配線ＧＬ１、ＧＬ２の線幅に対する中心線に対して略直交している。
【００５７】
そして、各インバータＩＶ１、ＩＶ２は、ＰチャネルトランジスタＴ１のドレインがＰチャネルトランジスタＴ３のドレインＤとＮチャネルトランジスタＴ４のドレインＤとを結ぶ線と交わるように配置されている。詳しくは、ＰチャネルトランジスタＴ３のドレインＤとＮチャネルトランジスタＴ４のドレインＤとについて、それらのチャネルの反対側の端部の結ぶ線よりも、ＰチャネルトランジスタＴ１のドレインＤがゲート配線ＧＬ２側に配置されている。なお、メモリセルのワード線ＷＬの走る方向（図中、横方向）の長さを極力縮小すべく、ＰチャネルトランジスタＴ３のドレインＤは、ゲート配線ＧＬ１の延長上と重なるように配置することが望ましい。
【００５８】
また、ゲート配線ＧＬ２は、トランジスタＴ１のドレインＤと対向する部分において、それから離間する側に偏倚するように歪曲して形成されることが望ましい。更に、ゲート配線ＧＬ１は、トランジスタＴ１のゲート電極Ｇにつながる部分で、ゲート配線ＧＬ２側に偏倚するように歪曲して形成されることが望ましい。これにより、各インバータを極力近接させることができるようになる。
【００５９】
また、ＰチャネルトランジスタＴ１は、そのドレインＤ及びソースＳを備える活性領域が略Ｌ字状に形成されている。すなわち、ゲート配線ＧＬ１の線幅に対する中心線に略直交する方向に延びる活性領域は、９０度屈曲してＮチャネルトランジスタＴ２から離間する側へ延びて形成されている。
【００６０】
更に、上記トランスファゲートＴ５のドレインＤは、トランジスタＴ２のドレインＤと共有されている。詳しくは、ＮチャネルトランジスタＴ２及びトランスファゲートＴ５の各ソースＳ、チャネル及びドレインＤを形成する活性領域は、略Ｌ字状に形成されている。すなわち、ゲート配線ＧＬ１の線方向に直交する態様にてインバータＩＶ２側へ延びる活性領域は、ゲート配線ＧＬ２の延長線上に重なるように９０度折れ曲がって形成されている。
【００６１】
上記レイアウトによって、例えばロコス分離等で分離されたＰチャネルトランジスタＴ１、Ｔ３及びＮチャネルトランジスタＴ２、Ｔ４間の所定の間隔ΔＬを有する非活性領域ｎｄ１’の横幅ｗ’を、先の図８に示したものの横幅Ｗよりも小さくすることができる。このため、例えば非活性領域ｎｄ１’の面積は、先の図８に示した非活性領域ＮＤ１の面積と比較して小さくなる。ちなみに、このメモリセルは、ワード線ＷＬの走る方向（図中、横方向）の長さに対する図示しないビット線の走る方向（図中、縦方向）の長さの比を「３」以上として形成することが望ましい。
【００６２】
図４は、こうしたメモリセルの配置態様を示す図である。同図４（ａ）に示すように、この半導体メモリは、一点鎖線にて囲って示した４つのメモリセルを単位とし、これら４つのメモリセルがワード線ＷＬの走る方向（図中、横方向）と、図示しないビット線の走る方向（図中、縦方向）とに周期的に形成されている。
【００６３】
詳しくは、各メモリセルは、図４（ｂ）に示すような態様にて周期的に繰り返し形成されている。すなわち、ワード線ＷＬの走る方向（図中、横方向）である行方向に対しては、（２つのメモリセルを単位として）周期的に形成されている。そして、各インバータＩＶ１、ＩＶ２の各Ｎチャネルトランジスタのソースは、行方向に隣接する２つのトランジスタ間で共有されている。
【００６４】
一方、図示しないビット線の走る方向（図中、縦方向）である列方向に対しては、２列を単位として周期的に形成されている。詳しくは、各メモリセルは、２行２列を単位として配置されている。これにより、Ｐウェル及びＮウェルの２つのメモリセル間での共有を図る。また、列方向に隣接するトランスファゲート間でソースを共有する。更に、各インバータＩＶ１、ＩＶ２の各Ｐチャネルトランジスタのソースを、隣接する４つのトランジスタ間で共有する。
【００６５】
こうした態様にて配置される各メモリセルにおいて、ドレイン間の電気的な接続と、これら２つのインバータＩＶ１、ＩＶ２のループ接続とは、図３（ｂ）及び図３（ｃ）に示すように２層の配線層を介して行われる。
【００６６】
図３（ｂ）は、半導体基板の上方に形成される第１層目の配線層の配線（以下で「導電物」と呼ぶものも含む）の形成態様を示す図である。同図３（ｂ）では、この第１層目に形成されている配線をハッチングを施して示してある。これら各配線は、アルミニウムを素材とする。
【００６７】
ここで、配線ＦＬ１は、インバータＩＶ１のＰチャネルトランジスタＴ１のドレインＤとインバータＩＶ２のゲート配線ＧＬ２とを電気的に接続するためのものである。詳しくは、ＰチャネルトランジスタＴ１のドレインＤ上には、図示しない層間絶縁膜を開口するコンタクトホールが形成されており、ここにプラグｐｄ１が充填されている。また、ゲート配線ＧＬ２上には、図示しない層間絶縁膜を開口するコンタクトホールが形成されており、ここにプラグｐｇ２が充填されている。そして、これら各プラグｐｄ１、ｐｇ２は、配線ＦＬ１によって接続される。なお、ゲート配線ＧＬ２のうちの配線ＦＬ１とのコンタクト領域は、換言すればプラグｐｇ２の形成領域は、図３（ａ）に示したように、その幅がその両側の部分と比べて拡大されている。
【００６８】
また、配線ＦＬ２は、インバータＩＶ２のＰチャネルトランジスタＴ３のドレインＤとインバータＩＶ１のゲート配線ＧＬ１とを電気的に接続するためのものである。詳しくは、ＰチャネルトランジスタＴ３のドレインＤ上に形成されるプラグｐｄ３と、ゲート配線ＧＬ１上に形成されるプラグｐｇ１とが配線ＦＬ２によって接続される。なお、ゲート配線ＧＬ１のうちの配線ＦＬ２とのコンタクト領域は、換言すればプラグｐｇ１の形成領域は、図３（ａ）に示したように、その幅がその両側の部分と比べて拡大されている。
【００６９】
また、配線ＦＬ３は、インバータＩＶ２のＮチャネルトランジスタＴ４のドレインＤとトランスファゲートＴ６のドレインＤとを電気的に接続するためのものである。詳しくは、ＮチャネルトランジスタＴ４のドレインＤ上に形成されているプラグｐｄ４とトランスファゲートＴ６のドレインＤ上に形成されているプラグｐｄ６とが配線ＦＬ３にて接続されている。
【００７０】
更に、配線ＦＬ４は、インバータＩＶ１及びインバータＩＶ２の各ＮチャネルトランジスタＴ２及びＴ４の各ソースＳを電気的に接続するための配線であり、これは実際には、接地電位に保たれる配線としてワード線ＷＬの走る方向（図中、横方向）に延びている。詳しくは、この配線ＦＬ３は、トランジスタＴ２のソースＳ上に形成されるプラグｐｓ２と、トランジスタＴ４のソースＳ上に形成されているプラグｐｓ４とに接続されている。
【００７１】
また、導電物ｓｍ１は、トランジスタＴ１のソースＳ上に形成されるプラグｐｓ１と接続されている。更に、導電物ｓｍ３は、トランジスタＴ３のソースＳ上に形成されるｐｓ３と接続されている。導電物ｄｍ５、ｓｍ５は、トランスファゲートＴ５のドレインＤ、ソースＳ上にそれぞれ形成されるプラグｐｄ５、ｐｓ５とそれぞれ接続されている。導電物ｓｍ６は、トランスファゲートＴ６のソースＳ上に形成されるプラグｐｓ６と接続されている。
【００７２】
なお、これら第１層目の配線層に形成される部材は、半導体基板及び同第１層目の配線層間に形成される各プラグｐｓ１〜ｐｓ６、ｐｄ１〜ｐｄ６との接続面において、これら各プラグｐｓ１〜ｐｓ６、ｐｄ１〜ｐｄ６の上面を覆うようにこれらの上面の面積よりも大きな面積にて形成されている。
【００７３】
図３（ｃ）は、半導体基板の上方に形成される第２層目の配線層の配線（以下で「導電物」と呼ぶものも含む）の形成態様を示す図である。同図３（ｃ）では、この第２層目に形成されている配線を斜線をつけて示してある。これら各配線は、アルミニウムを素材とする。
【００７４】
ここで、配線ＳＬ１は、第１層目の配線ＦＬ１とトランスファゲートＴ５のドレインＤとを電気的に接続するためのものである。詳しくは、配線ＳＬ１は、配線ＦＬ１のうちプラグｐｇ２の略直上に形成されたプラグｐｆ１と、導電物ｄｍ５上に形成されたプラグｐｄｍ５と接続されている。上述したようにトランスファゲートＴ５のドレインＤは、トランジスタＴ２のドレインと共有されているために、配線ＳＬ１を介してトランジスタＴ１のドレインとトランジスタＴ２のドレインとが電気的に接続されることとなる。
【００７５】
配線ＳＬ２は、配線ＦＬ２と配線ＦＬ３とを電気的に接続するためのものである。詳しくは、この配線ＳＬ２は、配線ＦＬ２のうちプラグｐｇ１の略直上に形成されたプラグｐｆ２と、配線ＦＬ３の略中央上に形成されたプラグｐｆ３とに接続されている。この配線ＳＬ２を介して、トランジスタＴ３のドレインＤとトランジスタＴ４のドレインＤとが電気的に接続される。
【００７６】
更に、配線ＳＬ３は、トランジスタＴ１のソースＳとトランジスタＴ３のソースＳとを電気的に接続するためのものである。詳しくは、配線ＳＬ３は、導電物ｓｍ１上に形成されているプラグｐｓｍ１と、導電物ｓｍ３上に形成されているプラグｐｓｍ３とに接続している。なお、この配線ＳＬ３は、給電線として、実際にはワード線ＷＬの走る方向（図中、横方向）に延びて形成されている。
【００７７】
また、配線ＳＬ４は、ポリシリコンからなる上記ワード線ＷＬの電気的な抵抗を低減させるべくこれと略平行に接続されているメタル配線である。
更に、導電物ｍｍ１は、導電物ｓｍ５上に形成されたプラグｐｓｍ５と接続されており、導電物ｍｍ２は、導電物ｓｍ６上に形成されたプラグｐｓｍ６と接続されている。これら各導電物ｍｍ１、ｍｍ２は、３層目の配線層に形成されるビット線とコンタクトを取るためのものである。
【００７８】
図５は、こうしたメモリセルについての第２層目の配線層の形成態様を示す図である。図５に示すように、第２層目の配線層の配線のうちトランスファゲートＴ５及びＴ６のソースＳと電気的に接続されている導電物（先の図３（ｃ）のｍｍ２、ｍｍ１）は、図中縦方向に隣接するセルで共有されるとともに、図中横方向に隣接するセルで異なった形状に形成されている。そして、これにより、図６に示すように、３層目の配線層に形成されるビット線ＢＬ及び／ＢＬと上記２層目の配線層の配線のうちトランスファゲートＴ５及びＴ６のソースＳと電気的に接続されている導電物との接続点を隣接するメモリセル間で完全に千鳥とすることができる。このため、３層目の配線間隔を好適に確保することができる。特に、半導体装置の製造プロセスによっては、上層の配線層ほど配線間の間隔の最小値を大きくせざるを得なくなることがあるが、３層目の配線層において平行に形成されるビット線ＢＬ、／ＢＬ間で２層目との接続部分を千鳥とすることで、配線間の間隔の増大を抑制することができる。
【００７９】
以上説明した本実施形態においても、先の第１の実施形態の上記（１）及び（２）の効果が得られると共に、以下の効果が得られるようになる。
（３）２層目の配線層に形成される配線ＳＬ４をＰチャネルトランジスタＴ１及びＴ３の上方に形成したことで、メモリセルのうちＮチャネルトランジスタの形成される領域を小さくすることができるようになる。
【００８０】
（４）３層目の配線層に形成されるビット線ＢＬ、／ＢＬの２層目との接続部分を、隣接するビット線間で完全に千鳥とすることで、配線間の間隔の増大を抑制することができる。
【００８１】
なお、上記各実施形態は、以下のように変更して実施してもよい。
・メモリセルの各トランジスタのレイアウトは、上記各実施形態で例示したものに限らない。例えば、先の図１において、トランジスタＴ１のドレインとトランジスタＴ２のドレインとを結ぶ線と、トランジスタＴ３のドレインが交差するような配置としてもよい。
【００８２】
・上記各実施形態においては、各インバータのＮチャネルトランジスタのドレインとＰチャネルトランジスタのドレインとの間の接続と、２つのインバータのループ接続とを、第１層目及び第２層目の配線を介して行ったがこれに限られない。要は、図１（ｂ）や図３（ｂ）に示した配線を、図１（ｃ）や図３（ｃ）に示した配線層（第２の配線層）よりも下方の配線層（第１の配線層）の配線とすれば、図１や図３に示すトランジスタＴ４のドレインとコンタクトを取る部材と配線ＳＬ１との干渉（ショート）を回避すること等ができる。
【００８３】
・例えば、図１や図３に示した配線ＳＬ２等を、第３層目以上の配線層の配線とする等、各インバータのＮチャネルトランジスタのドレインとＰチャネルトランジスタのドレインとの間の接続と、これら２つのインバータのループ接続とを３つ以上の配線層の配線を介して行ってもよい。要は、各インバータのＮチャネルトランジスタのドレインとＰチャネルトランジスタのドレインとの間の接続と、これら２つのインバータのループ接続とを同一の配線層を介して接続する代わりに、複数の配線層を介して接続することは、メモリセルの面積を低減する上で有効である。
【００８４】
・第２の配線層として敷設された導電物の敷設態様を隣接するメモリセル間で異ならしめることで、前記ビット線と前記導電物との接続点を隣接するビット線間で千鳥となるようにする構成としては、先の図５に例示したものに限らない。更に、互いに同一でない複数のセルを１単位として、前記セルを２単位以上配列する構成としては、第２の配線層として敷設された導電物の敷設態様を隣接するメモリセル間で異ならしめることで、前記ビット線と前記導電物との接続点を隣接するビット線間で千鳥となるようにする構成に限らない。すなわち、例えば凹部を有する第１のメモリセルと凸部を有する第２のメモリセルとを単位として、これら第１のメモリセルの凹部に第２のメモリセルの凸部をはめ込むようにして各メモリセルを配置してもよい。こうした構成によって、隣接するセル間で空き領域を互いに重複利用することが可能となり、メモリセルの面積を低減することができる。
【００８５】
・配線やゲート電極の素材等は適宜変更してよい。
【図面の簡単な説明】
【図１】本発明にかかる半導体メモリの第１の実施形態のメモリセルのレイアウトを示す平面図。
【図２】同実施形態のメモリセルの配置態様を示す平面図。
【図３】本発明にかかる半導体メモリの第２の実施形態のメモリセルのレイアウトを示す平面図。
【図４】同実施形態のメモリセルの配置態様を示す平面図。
【図５】同実施形態の２層目の配線の形成態様を示す図。
【図６】同実施形態の３層目の配線の形成態様を示す図。
【図７】スタティックランダムアクセスメモリ（ＳＲＡＭ）の回路図。
【図８】従来の半導体メモリのレイアウトを示す平面図。
【符号の説明】
ＩＶ１、ＩＶ２…インバータ、Ｔ１、Ｔ３…Ｐチャネルトランジスタ、Ｔ２、Ｔ４…Ｎチャネルトランジスタ、Ｔ５、Ｔ６…トランスファゲート、ＦＬ１〜ＦＬ４…配線、ＳＬ１〜ＳＬ４…配線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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