(57)【要約】【課題】読み出しビット線に接続するＭＴＪ素子の数を実効的に減少させ、誤読み出しを抑制する。【解決手段】磁気ランダムアクセスメモリは、ブロックＢＫ１１内に設けられた複数のＭＴＪ素子１２と、これらＭＴＪ素子１２の一端にそれぞれ独立して接続されたワード線ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４と、ＭＴＪ素子１２の他端に共通して接続された読み出し副ビット線ＲＢＬ’と、この読み出し副ビット線ＲＢＬ’に電流経路の一端が接続されたブロック選択スイッチＲＳＷと、ブロック選択スイッチＲＳＷの電流経路の他端に接続された第１の読み出し主ビット線ＲＢＬとを具備する。【選択図】    図１
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【特許請求の範囲】
【請求項１】
磁気抵抗効果を利用してデータを記憶する複数の磁気抵抗効果素子で１ブロックが構成され、このブロックがロウ方向及びカラム方向に複数個配置されたメモリセルアレイを有する磁気ランダムアクセスメモリであって、
第１のブロック内に設けられた複数の第１の磁気抵抗効果素子と、
前記複数の第１の磁気抵抗効果素子の一端にそれぞれ独立して接続され、前記ロウ方向に延在された複数の第１のワード線と、
前記複数の第１の磁気抵抗効果素子の他端に共通して接続された第１の読み出し副ビット線と、
前記第１の読み出し副ビット線に電流経路の一端が接続された第１のブロック選択スイッチと、
前記第１のブロック選択スイッチの前記電流経路の他端に接続され、前記カラム方向に延在された第１の読み出し主ビット線と
を具備することを特徴とする磁気ランダムアクセスメモリ。
【請求項２】
前記第１の読み出し主ビット線に接続されたバイアス回路とをさらに具備することを特徴とする請求項１に記載の磁気ランダムアクセスメモリ。
【請求項３】
前記バイアス回路は、異なるカラム毎に配置されることを特徴とする請求項２に記載の磁気ランダムアクセスメモリ。
【請求項４】
前記バイアス回路は、複数のカラムで共有して使用されることを特徴とする請求項２に記載の磁気ランダムアクセスメモリ。
【請求項５】
前記第１の読み出し主ビット線の電流経路に存在するセンスアンプと
をさらに具備することを特徴とする請求項１に記載の磁気ランダムアクセスメモリ。
【請求項６】
前記第１のブロック選択スイッチは、ＭＩＳトランジスタ、ＭＥＳトランジスタ、接合トランジスタ、バイポーラトランジスタ及びダイオードのうちのいずれか１つであることを特徴とする請求項１に記載の磁気ランダムアクセスメモリ。
【請求項７】
前記複数の第１の磁気抵抗効果素子はＭＴＪ素子であり、
このＭＴＪ素子は、磁化の向きが固定された磁化固着層と、書き込みデータに応じて磁化の向きが変わる磁気記録層と、前記磁化固着層と前記磁気記録層との間に配置されたトンネルバリア層とを含むことを特徴とする請求項１に記載の磁気ランダムアクセスメモリ。
【請求項８】
前記ＭＴＪ素子の磁化容易軸は、前記ロウ方向を向いていることを特徴とする請求項７に記載の磁気ランダムアクセスメモリ。
【請求項９】
前記ＭＴＪ素子は、１重トンネル接合構造又は２重トンネル接合構造であることを特徴とする請求項７に記載の磁気ランダムアクセスメモリ。
【請求項１０】
前記第１のブロックと同一ロウに配置された第２のブロックは、
前記複数の第１のワード線にそれぞれ独立して一端が接続された複数の第２の磁気抵抗効果素子と、
前記複数の第２の磁気抵抗効果素子の他端に共通して接続された第２の読み出し副ビット線と、
前記第２の読み出し副ビット線に電流経路の一端が接続された第２のブロック選択スイッチと、
前記第２のブロック選択スイッチの前記電流経路の他端に接続され、前記カラム方向に延在された第２の読み出し主ビット線と
を具備し、
データを読み出す場合、前記複数の第１のワード線の中からロウアドレスにより選択ワード線が選ばれ、
前記複数の第１及び第２の磁気抵抗効果素子のうち、前記選択ワード線に接続された磁気抵抗効果素子には、すべて電流が流れることを特徴とする請求項１に記載の磁気ランダムアクセスメモリ。
【請求項１１】
前記第１及び第２の読み出し主ビット線に同電位が印加されることを特徴とする請求項１０に記載の磁気ランダムアクセスメモリ。
【請求項１２】
読み出し動作時、前記複数の第１のワード線は、選択された選択ワード線と選択されていない非選択ワード線とを有し、
読み出し電流は、前記第１の読み出し主ビット線から前記選択ワード線へ流すことを特徴とする請求項１に記載の磁気ランダムアクセスメモリ。
【請求項１３】
前記選択ワード線には接地電位が印加されることを特徴とする請求項１２に記載の磁気ランダムアクセスメモリ。
【請求項１４】
読み出し動作時、前記複数の第１のワード線は、選択された選択ワード線と選択されていない非選択ワード線とを有し、
読み出し電流は、前記選択ワード線から前記第１の読み出し主ビット線へ流すことを特徴とする請求項１に記載の磁気ランダムアクセスメモリ。
【請求項１５】
前記選択ワード線には電源電位が印加されることを特徴とする請求項１４に記載の磁気ランダムアクセスメモリ。
【請求項１６】
前記非選択ワード線はフローティング状態であることを特徴とする請求項１２又は１４に記載の磁気ランダムアクセスメモリ。
【請求項１７】
前記第１のブロックと同一のカラムで、かつ異なるロウに配置された第３のブロックは、
複数の第３の磁気抵抗効果素子と、
前記複数の第３の磁気抵抗効果素子の一端にそれぞれ独立して接続された複数の第２のワード線と、
前記複数の第３の磁気抵抗効果素子の他端に共通して接続された第３の読み出し副ビット線と、
電流経路の一端が前記第３の読み出し副ビット線に接続され、前記電流経路の他端が前記第１の読み出し主ビット線に接続された第３のブロック選択スイッチと
を具備し、
前記第１のブロックのデータを読み出す場合、
前記複数の第２のワード線は、前記第１の読み出し主ビット線の電位よりも高電位又は低電位に設定されていることを特徴とする請求項１に記載の磁気ランダムアクセスメモリ。
【請求項１８】
前記第１及び第３のブロック選択スイッチはダイオードであることを特徴とする請求項１７に記載の磁気ランダムアクセスメモリ。
【請求項１９】
前記高電位は、電源電位であることを特徴とする請求項１７に記載の磁気ランダムアクセスメモリ。
【請求項２０】
前記低電位は、接地電位であることを特徴とする請求項１７に記載の磁気ランダムアクセスメモリ。
【請求項２１】
前記複数の第１の磁気抵抗効果素子を半導体基板の表面に対して垂直な方向に複数段に積み重ねて前記第１のブロックを構成していることを特徴とする請求項１に記載の磁気ランダムアクセスメモリ。
【請求項２２】
前記第１のブロック内において、前記複数の第１の磁気抵抗効果素子は前記半導体基板の前記表面に対して垂直な方向で互いに重なり合っていることを特徴とする請求項２１に記載の磁気ランダムアクセスメモリ。
【請求項２３】
前記複数の第１のワード線と対になって前記複数の第１の磁気抵抗効果素子の前記他端側に配置され、前記カラム方向に延在された複数の第１の書き込みビット線と
をさらに具備することを特徴とする請求項２１に記載の磁気ランダムアクセスメモリ。
【請求項２４】
前記複数の第１の書き込みビット線は、前記複数の第１の磁気抵抗効果素子と離間して配置されていることを特徴とする請求項２３に記載の磁気ランダムアクセスメモリ。
【請求項２５】
前記複数の第１の磁気抵抗効果素子の前記一端側は、前記第１のブロック選択スイッチが配置される側であることを特徴とする請求項２３に記載の磁気ランダムアクセスメモリ。
【請求項２６】
前記複数の第１の磁気抵抗効果素子の前記他端側は、前記第１のブロック選択スイッチが配置される側であることを特徴とする請求項２３に記載の磁気ランダムアクセスメモリ。
【請求項２７】
前記複数の第１の磁気抵抗効果素子のうち上段及び下段の隣接する２つの磁気抵抗効果素子で共有して使用され、前記２つの磁気抵抗効果素子のそれぞれと離間して配置され、前記カラム方向に延在された複数の第１の書き込みビット線と
をさらに具備することを特徴とする請求項２１に記載の磁気ランダムアクセスメモリ。
【請求項２８】
前記複数の第１の書き込みビット線の両端にそれぞれ接続され、前記複数の第１の書き込みビット線に書き込みデータに応じた向きの書き込み電流を流すための書き込みビット線ドライバ／シンカーと
をさらに具備することを特徴とする請求項２３又は２７に記載の磁気ランダムアクセスメモリ。
【請求項２９】
前記複数の第１の磁気抵抗効果素子に書き込むデータの値は、前記複数の第１の書き込みビット線に流れる書き込み電流の向きによって決定されることを特徴とする請求項２３又は２７に記載の磁気ランダムアクセスメモリ。
【請求項３０】
前記第１のブロック選択スイッチは、前記複数の第１の磁気抵抗効果素子の直下に配置されていることを特徴とする請求項２１に記載の磁気ランダムアクセスメモリ。
【請求項３１】
前記第１の読み出し副ビット線は前記半導体基板の前記表面に対して垂直方向に延在する複数のコンタクトプラグで形成され、これら複数のコンタクトプラグは互いに重なっていることを特徴とする請求項２１に記載の磁気ランダムアクセスメモリ。
【請求項３２】
前記複数の第１の磁気抵抗効果素子を半導体基板の表面に対して平行な方向に並べて前記第１のブロックを構成していることを特徴とする請求項１に記載の磁気ランダムアクセスメモリ。
【請求項３３】
前記複数の第１の磁気抵抗効果素子は同一面上に配置されていることを特徴とする請求項３２に記載の磁気ランダムアクセスメモリ。
【請求項３４】
前記複数の第１の磁気抵抗効果素子で共有して使用され、前記複数の第１の磁気抵抗効果素子の前記他端側に配置され、前記カラム方向に延在された第１の書き込みビット線と
をさらに具備することを特徴とする請求項３２に記載の磁気ランダムアクセスメモリ。
【請求項３５】
前記第１の書き込みビット線は、前記複数の第１の磁気抵抗効果素子と離間して配置されていることを特徴とする請求項３４に記載の磁気ランダムアクセスメモリ。
【請求項３６】
前記複数の第１の磁気抵抗効果素子の前記一端側は、前記第１のブロック選択スイッチが配置される側であることを特徴とする請求項３４に記載の磁気ランダムアクセスメモリ。
【請求項３７】
前記複数の第１の磁気抵抗効果素子の前記他端側は、前記第１のブロック選択スイッチが配置される側であることを特徴とする請求項３４に記載の磁気ランダムアクセスメモリ。
【請求項３８】
前記第１のブロックが前記半導体基板の前記表面に対して垂直な方向に積み上げられ、この積み上げられたブロックは前記第１のブロック選択スイッチに接続されていることを特徴とする請求項３２に記載の磁気ランダムアクセスメモリ。
【請求項３９】
前記第１の書き込みビット線の両端に接続され、前記第１の書き込みビット線に書き込みデータに応じた向きの書き込み電流を流すための書き込みビット線ドライバ／シンカーと
をさらに具備することを特徴とする請求項３４又は３８に記載の磁気ランダムアクセスメモリ。
【請求項４０】
前記複数の第１の磁気抵抗効果素子に書き込むデータの値は、前記複数の第１の書き込みビット線に流れる書き込み電流の向きによって決定されることを特徴とする請求項３４又は３８に記載の磁気ランダムアクセスメモリ。
【請求項４１】
前記複数の第１の磁気抵抗効果素子を半導体基板の表面に対して平行な方向に並べて前記第１のブロックを構成し、
前記複数の第１の磁気抵抗効果素子の前記他端に共通して接続された第４の読み出し副ビット線と、
電流経路の一端が前記第４の読み出し副ビット線に接続され、前記電流経路の他端が前記第１の読み出し主ビット線に接続された第４のブロック選択スイッチと
をさらに具備することを特徴とする請求項１に記載の磁気ランダムアクセスメモリ。
【請求項４２】
前記複数の第１の磁気抵抗効果素子は同一面上に配置されていることを特徴とする請求項４１に記載の磁気ランダムアクセスメモリ。
【請求項４３】
前記複数の第１の磁気抵抗効果素子で共有して使用され、前記複数の第１の磁気抵抗効果素子の前記他端側に配置され、前記カラム方向に延在された第１の書き込みビット線と
をさらに具備することを特徴とする請求項４１に記載の磁気ランダムアクセスメモリ。
【請求項４４】
前記第１の書き込みビット線は、前記複数の第１の磁気抵抗効果素子と離間して配置されていることを特徴とする請求項４３に記載の磁気ランダムアクセスメモリ。
【請求項４５】
前記複数の第１の磁気抵抗効果素子の前記他端側は、前記第１及び第４のブロック選択スイッチが配置される側であることを特徴とする請求項４３に記載の磁気ランダムアクセスメモリ。
【請求項４６】
前記複数の第１の磁気抵抗効果素子の前記一端側は、前記第１及び第４のブロック選択スイッチが配置される側であることを特徴とする請求項４３に記載の磁気ランダムアクセスメモリ。
【請求項４７】
前記複数の第１の磁気抵抗効果素子に書き込むデータの値は、前記複数の第１の書き込みビット線に流れる書き込み電流の向きによって決定されることを特徴とする請求項４３に記載の磁気ランダムアクセスメモリ。
【請求項４８】
前記書き込み電流の向きは、前記第１及び第４のブロック選択スイッチで制御することを特徴とする請求項４７に記載の磁気ランダムアクセスメモリ。
【請求項４９】
前記第１の書き込みビット線の両端に接続され、前記第１の書き込みビット線に書き込みデータに応じた向きの書き込み電流を流すための書き込みビット線ドライバ／シンカーと
をさらに具備することを特徴とする請求項４３に記載の磁気ランダムアクセスメモリ。
【請求項５０】
磁気抵抗効果を利用してデータを記憶する複数の第１の磁気抵抗効果素子と、前記複数の第１の磁気抵抗効果素子の一端にそれぞれ独立して接続された複数の第１のワード線と、前記複数の第１の磁気抵抗効果素子の他端に共通して接続された第１の読み出し副ビット線と、前記第１の読み出し副ビット線に電流経路の一端が接続された第１のブロック選択スイッチと、前記第１のブロック選択スイッチの前記電流経路の他端に接続された第１の読み出し主ビット線とを有する第１のブロックと、
前記第１のブロックと同一のロウでかつ異なるカラムに配置され、前記磁気抵抗効果を利用してデータを記憶する複数の第２の磁気抵抗効果素子と、前記複数の第２の磁気抵抗効果素子の一端にそれぞれ独立して接続された前記複数の第１のワード線と、前記複数の第１の磁気抵抗効果素子の他端に共通して接続された第２の読み出し副ビット線と、前記第２の読み出し副ビット線に電流経路の一端が接続された第２のブロック選択スイッチと、前記第２のブロック選択スイッチの前記電流経路の他端に接続された第２の読み出し主ビット線とを有する第２のブロックと、
前記第１のブロックと異なるロウでかつ同一のカラムに配置され、前記磁気抵抗効果を利用してデータを記憶する複数の第３の磁気抵抗効果素子と、前記複数の第３の磁気抵抗効果素子の一端にそれぞれ独立して接続された複数の第２のワード線と、前記複数の第３の磁気抵抗効果素子の他端に共通して接続された第３の読み出し副ビット線と、前記第３の読み出し副ビット線に電流経路の一端が接続された第３のブロック選択スイッチと、前記第３のブロック選択スイッチの前記電流経路の他端に接続された前記第１の読み出し主ビット線とを有する第３のブロックと、
前記第１乃至第３のブロックの周辺に配置され、前記第１の読み出し主ビット線に接続された第１のバイアス回路と、
前記第１乃至第３のブロックの周辺に配置され、前記第２の読み出し主ビット線に接続された第２のバイアス回路と、
前記第１乃至第３のブロックの周辺に配置され、前記第１及び第２の読み出し主ビット線に接続されたセンスアンプと
を具備する磁気ランダムアクセスメモリのデータ読み出し方法であって、
前記第１のブロック内の前記複数の第１の磁気抵抗効果素子の中の第１の選択磁気抵抗効果素子のデータを読み出す際、
前記第１の読み出し主ビット線を前記センスアンプに接続するステップと、
前記複数の第１のワード線の中から、前記第１の選択磁気抵抗効果素子に接続する選択ワード線を選択するステップと、
前記第１の選択磁気抵抗効果素子に第１の読み出し電流を流し、前記第２のブロック内の前記複数の第２の磁気抵抗効果素子の中の前記選択ワード線に接続する第２の選択磁気抵抗効果素子に第２の読み出し電流を流すことによって、前記センスアンプで前記第１の選択磁気抵抗効果素子のデータを読み出すステップとを具備することを特徴とする磁気ランダムアクセスメモリのデータ読み出し方法。
【請求項５１】
前記第１及び第２のバイアス回路から前記第１及び第２の読み出し主ビット線に、同電位をそれぞれ印加することを特徴とする請求項５０に記載の磁気ランダムアクセスメモリのデータ読み出し方法。
【請求項５２】
前記複数の第１のワード線のうち、選択されていない非選択ワード線はフローティング状態であることを特徴とする請求項５０に記載の磁気ランダムアクセスメモリのデータ読み出し方法。
【請求項５３】
前記第１の読み出し電流は、前記第１の読み出し主ビット線から前記選択ワード線へ流すことを特徴とする請求項５０に記載の磁気ランダムアクセスメモリのデータ読み出し方法。
【請求項５４】
前記第２の読み出し電流は、前記第２の読み出し主ビット線から前記選択ワード線へ流すことを特徴とする請求項５０に記載の磁気ランダムアクセスメモリのデータ読み出し方法。
【請求項５５】
前記選択ワード線に接地電位を印加することを特徴とする請求項５３又は５４に記載の磁気ランダムアクセスメモリのデータ読み出し方法。
【請求項５６】
前記第１の読み出し電流は、前記選択ワード線から前記第１の読み出し主ビット線へ流すことを特徴とする請求項５０に記載の磁気ランダムアクセスメモリのデータ読み出し方法。
【請求項５７】
前記第２の読み出し電流は、前記選択ワード線から前記第２の読み出し主ビット線へ流すことを特徴とする請求項５０に記載の磁気ランダムアクセスメモリのデータ読み出し方法。
【請求項５８】
前記選択ワード線に電源電位を印加することを特徴とする請求項５６又は５７に記載の磁気ランダムアクセスメモリのデータ読み出し方法。
【請求項５９】
前記第２の読み出し主ビット線は、前記センスアンプには接続されないことを特徴とする請求項５０に記載の磁気ランダムアクセスメモリのデータ読み出し方法。
【請求項６０】
前記第１及び第２のブロック選択スイッチはオンし、前記第３の読み出し選択スイッチはオフしていることを特徴とする請求項５０に記載の磁気ランダムアクセスメモリのデータ読み出し方法。
【請求項６１】
前記複数の第２のワード線は、前記第１の読み出し主ビット線の電位よりも高電位又は低電位に設定することを特徴とする請求項５０に記載の磁気ランダムアクセスメモリのデータ読み出し方法。
【請求項６２】
前記第１乃至第３のブロック選択スイッチはダイオードであることを特徴とする請求項６１に記載の磁気ランダムアクセスメモリのデータ読み出し方法。
【請求項６３】
前記高電位は、電源電位であることを特徴とする請求項６１に記載の磁気ランダムアクセスメモリのデータ読み出し方法。
【請求項６４】
前記低電位は、接地電位であることを特徴とする請求項６１に記載の磁気ランダムアクセスメモリのデータ読み出し方法。
【請求項６５】
前記第１の読み出し電流を前記第１の読み出し主ビット線から前記選択ワード線へ流す場合に、前記複数の第２のワード線を前記高電位にすることを特徴とする請求項６１に記載の磁気ランダムアクセスメモリのデータ読み出し方法。
【請求項６６】
前記第１の読み出し電流を前記選択ワード線から前記第１の読み出し主ビット線へ流す場合に、前記複数の第２のワード線を前記低電位にすることを特徴とする請求項６１に記載の磁気ランダムアクセスメモリのデータ読み出し方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、磁気抵抗（Magneto Resistive）効果を利用して“１”，“０”データを記憶する磁気ランダムアクセスメモリ（ＭＲＡＭ：Magnetic Random Access Memory）に関する。
【０００２】
【従来の技術】
近年、新たな原理によりデータを記憶するメモリが数多く提案されているが、その中の一つに、トンネル磁気抵抗（Tunneling Magneto Resistive：以下、ＴＭＲと称す。）効果を利用して“１”，“０”データを記憶する磁気ランダムアクセスメモリ（ＭＲＡＭ：Magnetic Random Access Memory）がある。この磁気ランダムアクセスメモリの提案としては、例えば、非特許文献１が知られている。
【０００３】
磁気ランダムアクセスメモリは、ＴＭＲ効果を利用したＭＴＪ（Magnetic Tunnel Junction）素子に、“１”，“０”データを記憶する。ＭＴＪ素子の基本構造は、２つの磁性層（強磁性層）により絶縁層（トンネルバリア層）を挟み込んだ構造である。
【０００４】
ＭＴＪ素子に記憶されるデータは、２つの磁性層の磁化状態が平行か、又は反平行かによって判断される。ここで、平行とは、２つの磁性層の磁化の向きが同じであることを意味し、反平行とは、２つの磁性層の磁化の向きが逆向きであることを意味する。
【０００５】
ＭＴＪ素子の磁化状態が平行となった場合、そのＭＴＪ素子を構成する２つの磁性層の間に挟まれた絶縁層（トンネルバリア層）のトンネル抵抗は、最も低くなる。例えば、この状態を“１”状態とする。また、ＭＴＪ素子の磁化状態が反平行となった場合、そのＭＴＪ素子を構成する２つの磁性層の間に挟まれた絶縁層（トンネルバリア層）のトンネル抵抗は、最も高くなる。例えば、この状態を“０”状態とする。
【０００６】
磁気ランダムアクセスメモリのセルアレイ構造については、現在、メモリ容量の大容量化、読み出し／書き込み動作の安定化などの観点から、種々の構造が検討されている。
【０００７】
例えば、現在では、１つのメモリセルを１つのＭＯＳトランジスタと１つのＭＴＪ素子から構成するセルアレイ構造が知られている。また、読み出し動作の安定化を実現するため、このようなセルアレイ構造を有すると共に、１ビットデータを２つのメモリセルアレイを用いて記憶する磁気ランダムアクセスメモリも知られている。
【０００８】
しかし、これらの磁気ランダムアクセスメモリでは、メモリ容量の増大を図ることが難しい。なぜなら、これらのセルアレイ構造では、１つのＭＴＪ素子に１つのＭＯＳトランジスタが対応しているためである。
【０００９】
ところで、例えば、複数のＭＴＪ素子を並列に接続したアレイ構造が提案されている（例えば、特許文献１及び特許文献２参照。）。このセルアレイ構造によれば、複数のＭＴＪ素子に１つのＭＯＳトランジスタが対応しているため、１つのメモリセルが１つのＭＴＪ素子と１つのＭＯＳトランジスタとから構成されるセルアレイ構造に比べて、メモリ容量の増大を図ることができる。
【００１０】
しかし、特許文献１及び特許文献２に開示される技術においては、ＭＴＪ素子は、一平面内に二次元的に配置されるため、ＭＴＪ素子を高密度に集積することが十分にできない。
【００１１】
そこで、この問題を解決するために、ＭＴＪ素子を半導体基板上に三次元的に配置する技術が提案されている。即ち、この技術では、半導体基板の表面領域に形成される１つのＭＯＳトランジスタ（選択トランジスタ）に対して直列又は並列接続される複数のＭＴＪ素子を対応させ、かつ、これらの複数のＭＴＪ素子をその１つのＭＯＳトランジスタ上に複数段に積み重ねる。
【００１２】
この技術に関しては、例えば、特許文献３に詳細に開示されている。この技術によれば、複数のＭＴＪ素子が１つのＭＯＳトランジスタ上に複数段に積み重ねられるため、メモリセルアレイのメモリ容量を増大させるのに都合がよい。
【００１３】
ところで、特許文献１及び特許文献２に開示される技術では、読み出し動作に関して、いわゆる破壊読み出し動作原理が適用される。破壊読み出し動作原理は、これらの文献において詳細に説明したように、１回の読み出し動作が、基本的に、２回の読み出しステップと２回の書き込みステップから構成されるため、読み出し時間が長くなる、という問題がある。
【００１４】
これに対し、特許文献３に開示される技術では、ブロック内の直列又は並列接続される複数のＭＴＪ素子の抵抗比を互いに異なる値とすることにより、１回の読み出しステップのみで、ブロック内の複数のＭＴＪ素子のデータを一度に読み出すことができる。
【００１５】
しかし、特許文献３に開示される技術では、ブロック内の直列又は並列接続される複数のＭＴＪ素子の抵抗比を互いに異なる値としなければならないため、ＭＴＪ素子の構造やその製造方法が複雑になる。また、読み出しデータは、複数のＭＴＪ素子のデータが混在したものとなっているため、その読み出しデータから各ＭＴＪ素子のデータを取り出すＡ／Ｄ変換回路やロジック回路が必要となり、読み出し回路が複雑になる。
【００１６】
【非特許文献１】
Roy Scheuerlein, et al.，A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell，「2000 ISSCC Digest of Technical Papers」，（米国），2000年2月，p.128-129
【００１７】
【特許文献１】
特願2000-296082号公報
【００１８】
【特許文献２】
特願2001-350013号公報
【００１９】
【特許文献３】
特願2001-365236号公報
【００２０】
【特許文献４】
特願2001-390549号公報
【００２１】
【特許文献５】
特願2001-390518号公報
【００２２】
【発明が解決しようとする課題】
他の例として、図４６に示すような回路構成の磁気ランダムアクセスメモリがある（例えば、特許文献４及び特許文献５参照。）。
【００２３】
このような回路構成の磁気ランダムアクセスメモリにおいて、例えば、左下のブロックＢＫ１１において、読み出しワード線ＲＷＬ１で選択された４つのＭＴＪ素子（ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４）１２を同時に読み出す場合を考える。尚、ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４は、２つの相補対となっている。
【００２４】
この回路構成では、ビット線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４に同電位がバイアスされるならば、選択されていない右下のブロックＢＫｊ１において、ＭＴＪ素子１２がショート状態になっていても、ビット線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４間に電位差がないため、ビット線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４のおのおのの間には電流が流れない。従って、選択された左下のブロックＢＫ１１のＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４にそれぞれ流れる電流（実線）が、センスアンプ１５−１，１５−２，１５−３，１５−４においてそれぞれ読み出される。
【００２５】
しかし、電位差が生じてしまうと、ＭＴＪ素子１２を介して電流が流れる。そして、各ビット線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４に接続するＭＴＪ素子の数が増えれば増えるほど、この電流は大きくなる。
【００２６】
各センスアンプ１５−１，１５−２，１５−３，１５−４への共通線と各ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４との間には、選択ＭＯＳトランジスタ（カラム選択スイッチ１４−１）がある。この選択ＭＯＳトランジスタには抵抗があるため、選択したＭＴＪ素子の抵抗により、電位差が生じる。また、各ビット線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４間に電位差が生じると、ブロック内のＭＴＪ素子の共通のノードを介して電流が流れる。
【００２７】
ここで、簡単のために、ビット線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４にそれぞれ接続するＭＴＪ素子の抵抗値は同じとし、ＢＬ１に接続するＭＴＪ素子のみは高抵抗状態（記憶層と固定層の磁化方向が反平行）であるとし、他のビット線ＢＬ２，ＢＬ３，ＢＬ４に接続するＭＴＪ素子は低抵抗状態（記憶層と固定層の磁化方向が平行）であるとする。
【００２８】
ＭＴＪ素子が高抵抗状態、ＭＴＪ素子が低抵抗状態の場合の信号電流差をＩｓ、センスアンプからのバイアス電圧をＶ、ＭＴＪ素子の抵抗をＲｍ，ブロック選択スイッチのＭＯＳトランジスタの抵抗をＲｔ、カラム選択スイッチのＭＯＳトランジスタの抵抗をＲｃとすると、信号電流差Ｉｓは以下の式（１）のようになる。
【００２９】
Ｉｓ＝Ｖ／（Ｒｔ＋Ｒｃ＋Ｒｍ）−Ｖ／［Ｒｔ＋Ｒｃ＋Ｒｍ・（１＋ＭＲ）］
＝ＭＲ×Ｖ／Ｒｍ÷［１＋（Ｒｔ＋Ｒｃ）／Ｒｍ］÷［１＋ＭＲ＋（Ｒｔ＋Ｒｃ）／Ｒｍ］…（１）
ここで、データによるＭＴＪ素子の抵抗とＭＯＳトランジスタの抵抗に起因するビット線ＢＬ２、ＢＬ３，ＢＬ４とビット線ＢＬ１との間の電位差ΔＶは、以下の式（２）のようになる。
【００３０】
ΔＶ＝Ｖ／［Ｒｔ＋Ｒｃ＋Ｒｍ・（１＋ＭＲ）］×［Ｒｔ＋Ｒｍ・（１＋ＭＲ）］−Ｖ／［Ｒｔ＋Ｒｃ＋Ｒｍ］×［Ｒｔ＋Ｒｍ］
＝ＭＲ×Ｖ×Ｒｃ／Ｒｍ÷［１＋（Ｒｔ＋Ｒｃ）／Ｒｍ］÷［１＋ＭＲ＋（Ｒｔ＋Ｒｃ）／Ｒｍ］…（２）
ビット線ＢＬに接続するＭＴＪ素子の数をｎとすると、ＭＴＪ素子の共通端子を通じて、信号電流差Ｉｓを打ち消す方向に流れる電流ΔＩ（図４６の３本の点線）は、並列配置された３つのＭＴＪ２，ＭＴＪ３，ＭＴＪ４と１つのＭＴＪ１との合成抵抗が、ｎ―１個並列状態となった合成抵抗を流れる。従って、電流ΔＩは次の式（３）のようになる。
【００３１】
ΔＩ＝ΔＶ／［（Ｒｍ＋Ｒｍ／３）／（ｎ−１）］
＝Ｖ×（ｎ−１）／（４・Ｒｍ／３）×Ｒｃ／Ｒｍ×ＭＲ÷［１＋（Ｒｔ＋Ｒｃ）／Ｒｍ］÷［１＋ＭＲ＋（Ｒｔ＋Ｒｃ）／Ｒｍ］…（３）
従って、式（１）〜（３）より、正味の信号電流差Ｉｓ’は、以下の式（４）のようになる。
【００３２】
Ｉｓ’＝Ｉｓ−ΔＩ
＝ＭＲ×Ｖ／Ｒｍ÷［１＋（Ｒｔ＋Ｒｃ）／Ｒｍ］÷［１＋ＭＲ＋（Ｒｔ＋Ｒｃ）／Ｒｍ］×［１−Ｒｃ・（ｎ−１）／（４・Ｒｍ／３）］…（４）
この式（４）において、１−Ｒｃ・（ｎ−１）／（４・Ｒｍ／３）＞０、つまり、Ｒｍ／Ｒｃ＞４（ｎ−１）／３の関係を満たさなければ、誤読み出しすることになる。
【００３３】
従って、誤読み出しを防止するためには、ＭＴＪ素子の抵抗Ｒｍを大きくする、カラム選択スイッチのＭＯＳトランジスタのチャネル幅を大きくする、又はビット線ＢＬに接続するセルの数を減らす等の対策が必要となる。
【００３４】
しかしながら、特に、ビット線ＢＬに接続できるセルの最大数に制約があって、ビット線ＢＬに接続するセルの数を減らして、セルアレイ数を単純に多くせざるを得ないということは、チップサイズの増大を招き、ＭＴＪ素子を高密度に集積することが十分にできなくなる可能性がある。このため、大容量メモリに対して、上記のような対策を実行することは困難である。
【００３５】
本発明は上記課題を解決するためになされたものであり、その目的とするところは、誤読み出しを抑制することが可能な磁気ランダムアクセスメモリ及びその磁気ランダムアクセスメモリのデータ読み出し方法を提供することにある。
【００３６】
【課題を解決するための手段】
本発明は、前記目的を達成するために以下に示す手段を用いている。
【００３７】
本発明の第１の視点による磁気ランダムアクセスメモリは、磁気抵抗効果を利用してデータを記憶する複数の磁気抵抗効果素子で１ブロックが構成され、このブロックがロウ方向及びカラム方向に複数個配置されたメモリセルアレイを有する磁気ランダムアクセスメモリであって、第１のブロック内に設けられた複数の第１の磁気抵抗効果素子と、前記複数の第１の磁気抵抗効果素子の一端にそれぞれ独立して接続され、前記ロウ方向に延在された複数の第１のワード線と、前記複数の第１の磁気抵抗効果素子の他端に共通して接続された第１の読み出し副ビット線と、前記第１の読み出し副ビット線に電流経路の一端が接続された第１のブロック選択スイッチと、前記第１のブロック選択スイッチの前記電流経路の他端に接続され、前記カラム方向に延在された第１の読み出し主ビット線とを具備する。
【００３８】
本発明の第２の視点による磁気ランダムアクセスメモリのデータ読み出し方法は、磁気抵抗効果を利用してデータを記憶する複数の第１の磁気抵抗効果素子と、前記複数の第１の磁気抵抗効果素子の一端にそれぞれ独立して接続された複数の第１のワード線と、前記複数の第１の磁気抵抗効果素子の他端に共通して接続された第１の読み出し副ビット線と、前記第１の読み出し副ビット線に電流経路の一端が接続された第１のブロック選択スイッチと、前記第１のブロック選択スイッチの前記電流経路の他端に接続された第１の読み出し主ビット線とを有する第１のブロックと、前記第１のブロックと同一のロウでかつ異なるカラムに配置され、前記磁気抵抗効果を利用してデータを記憶する複数の第２の磁気抵抗効果素子と、前記複数の第２の磁気抵抗効果素子の一端にそれぞれ独立して接続された前記複数の第１のワード線と、前記複数の第１の磁気抵抗効果素子の他端に共通して接続された第２の読み出し副ビット線と、前記第２の読み出し副ビット線に電流経路の一端が接続された第２のブロック選択スイッチと、前記第２のブロック選択スイッチの前記電流経路の他端に接続された第２の読み出し主ビット線とを有する第２のブロックと、前記第１のブロックと異なるロウでかつ同一のカラムに配置され、前記磁気抵抗効果を利用してデータを記憶する複数の第３の磁気抵抗効果素子と、前記複数の第３の磁気抵抗効果素子の一端にそれぞれ独立して接続された複数の第２のワード線と、前記複数の第３の磁気抵抗効果素子の他端に共通して接続された第３の読み出し副ビット線と、前記第３の読み出し副ビット線に電流経路の一端が接続された第３のブロック選択スイッチと、前記第３のブロック選択スイッチの前記電流経路の他端に接続された前記第１の読み出し主ビット線とを有する第３のブロックと、前記第１乃至第３のブロックの周辺に配置され、前記第１の読み出し主ビット線に接続された第１のバイアス回路と、前記第１乃至第３のブロックの周辺に配置され、前記第２の読み出し主ビット線に接続された第２のバイアス回路と、前記第１乃至第３のブロックの周辺に配置され、前記第１及び第２の読み出し主ビット線に接続されたセンスアンプとを具備する磁気ランダムアクセスメモリのデータ読み出し方法であって、前記第１のブロック内の前記複数の第１の磁気抵抗効果素子の中の第１の選択磁気抵抗効果素子のデータを読み出す際、前記第１の読み出し主ビット線を前記センスアンプに接続するステップと、前記複数の第１のワード線の中から、前記第１の選択磁気抵抗効果素子に接続する選択ワード線を選択するステップと、前記第１の選択磁気抵抗効果素子に第１の読み出し電流を流し、前記第２のブロック内の前記複数の第２の磁気抵抗効果素子の中の前記選択ワード線に接続する第２の選択磁気抵抗効果素子に第２の読み出し電流を流すことによって、前記センスアンプで前記第１の選択磁気抵抗効果素子のデータを読み出すステップとを具備する。
【００３９】
【発明の実施の形態】
１．本発明の概要
本発明の各実施形態に係る磁気ランダムアクセスメモリの概要ついて説明する。
【００４０】
第１に、本発明の各実施形態に係る磁気ランダムアクセスメモリ（ＭＲＡＭ：Magnetic Random Access Memory）では、［１］１つの読み出しスイッチ素子を複数のＭＴＪ（Magnetic Tunnel Junction）素子で共有し、この複数のＭＴＪ素子を半導体基板の表面に対して垂直な方向（縦方向）に複数段に積み重ねて１ブロックを構成した構造や、［２］１つの読み出しスイッチ素子を複数のＭＴＪ素子で共有し、この複数のＭＴＪ素子を半導体基板の表面に対して平行な方向（横方向）に配置して１ブロックを構成した構造や、［３］２つの読み出しスイッチ素子を複数のＭＴＪ素子で共有し、この複数のＭＴＪ素子を半導体基板の表面に対して平行な方向（横方向）に配置して１ブロックを構成し、ブロック選択スイッチを２つ設けた構造を採用している。
【００４１】
第２に、本発明の各実施形態に係る磁気ランダムアクセスメモリでは、上記［１］乃至［３］のようなブロックの各構成において、複数のＭＴＪ素子の一端に独立してワード線がそれぞれ接続され、複数のＭＴＪ素子の他端に共通して読み出し副ビット線が接続され、この読み出し副ビット線は読み出し選択スイッチを介して読み出し主ビット線に接続されている。従って、読み出し用のビット線が、主ビット線と副ビット線とに分割されている。
【００４２】
第３に、本発明の各実施形態に係る磁気ランダムアクセスメモリでは、上記［１］乃至［３］のようなブロックがマトリックス状に複数個配置されたセルアレイ構造となっており、このセルアレイの周囲の周辺回路部には読み出し主ビット線にバイアスするためのセンスアンプとバイアス回路が設けられている。
【００４３】
第４に、本発明の各実施形態に係る磁気ランダムアクセスメモリでは、読み出し動作時において、選択ＭＴＪ素子と同一のワード線に接続された全てのＭＴＪ素子に読み出し電流が流される。また、選択ブロックと同一ロウのブロックにおいて、各ブロックの読み出しビット線にバイアス回路から同電位が印加される。また、読み出し動作時、選択ブロックの選択ワード線は、接地電位又は電源電位が供給され、選択ブロックの非選択のワード線は、フローティング状態にされている。
【００４４】
２．本発明の実施形態
本発明の各実施形態に係る磁気ランダムアクセスメモリの具体的な形態ついて説明する。
【００４５】
各実施形態は、図４６に示す特許文献４及び特許文献５の構成を変更して、ビット線ＢＬに接続するセルの数を減らしたものである。尚、各実施形態は、データの読み出し線をビット線ＢＬとするために、各実施形態と図４６に示す従来構造とは、ワード線ＷＬとビット線ＢＬが入れ代わっている。
【００４６】
このような各実施形態は、大きく分けると、３つのセル構造に分けられる。つまり、［１］積層型、［２］横並び型、［３］クロスポイント型である。
【００４７】
以下に、このような各実施形態を図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００４８】
［１］積層型
第１乃至第４の実施形態では、一つの読み出し用のスイッチング素子上に複数のＭＴＪ素子が積層化され、この積層化された複数のＭＴＪ素子が前記スイッチング素子に接続され、一つのブロックが構成された構造である。
【００４９】
尚、第１乃至第４の実施形態では、一つのブロックに４つのＭＴＪ素子が積層された構造を例にあげるが、ＭＴＪ素子の数はこれに限定されない。
【００５０】
［１−１］第１の実施形態
第１の実施形態は、ＭＴＪ素子が積層された積層型であり、読み出し用のスイッチング素子としてＭＯＳトランジスタを用いたものである。
【００５１】
Ａ．全体的な回路構造
図１は、本発明の第１の実施形態に係る磁気ランダムアクセスメモリの概略的な構成図を示す。
【００５２】
メモリセルアレイ１１は、Ｘ方向、Ｙ方向及びＺ方向にアレイ状に配置される複数のＭＴＪ素子１２を有する。ここで、Ｚ方向とは、Ｘ方向及びＹ方向に直交する紙面に垂直な方向をいうものとする。
【００５３】
本実施形態では、メモリセルアレイ１１は、Ｘ方向に配置されるｊ個のＭＴＪ素子１２と、Ｙ方向に配置されるｎ個のＭＴＪ素子１２と、Ｚ方向に積み重ねられる４個のＭＴＪ素子（ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４）１２とからなるセルアレイ構造を有する。
【００５４】
Ｚ方向に積み重ねられた４個のＭＴＪ素子１２は、１つのブロックＢＫｉｋ（ｉ＝１，２，・・・ｊ、ｋ＝１，２，・・・ｎ）を構成している。ブロックＢＫｉｋ内の４個のＭＴＪ素子１２は、実際には、紙面に垂直な方向（Ｚ方向）に互いに重なり合っている。
【００５５】
本実施形態では、Ｘ方向に配置されるｊ個のブロックＢＫｉｋにより１つのロウが構成される。メモリセルアレイ１１は、ｎ個のロウを有する。また、Ｙ方向に配置されるｎ個のブロックＢＫｉｋにより１つのカラムが構成される。メモリセルアレイ１１は、ｊ個のカラムを有する。
【００５６】
ブロックＢＫｉｋ内の４個のＭＴＪ素子１２の一端は、読み出し副ビット線ＲＢＬｉ’（ｉ＝１，２，・・・ｊ）で共通接続され、例えば、ＭＯＳトランジスタから構成される読み出し選択スイッチ（ブロック選択スイッチ又はロウ選択スイッチ）ＲＳＷを経由して、読み出し主ビット線ＲＢＬｉに接続される。読み出し主ビット線ＲＢＬｉは、Ｙ方向に延び、例えば、１カラム内に１本だけ設けられる。
【００５７】
読み出し主ビット線ＲＢＬｉは、バイアス回路１３−ｉ、例えばＭＯＳトランジスタから構成されるカラム選択スイッチ１４−ｉを経由して、センスアンプ（Ｓ／Ａ）１５に接続される。
【００５８】
ブロックＢＫｉｋ内の４個のＭＴＪ素子１２の他端は、それぞれ独立に読み出し／書き込み用のワード線ＷＬ４（ｎ−１）＋１，ＷＬ４（ｎ−１）＋２，ＷＬ４（ｎ−１）＋３，ＷＬ４（ｎ−１）＋４に接続される。即ち、１ブロックＢＫｉｋ内の４個のＭＴＪ素子１２に対応して、１つのロウ内には、４本のワード線ＷＬ４（ｎ−１）＋１，ＷＬ４（ｎ−１）＋２，ＷＬ４（ｎ−１）＋３，ＷＬ４（ｎ−１）＋４が配置される。ここで、ｎは、ロウの番号であり、ｎ＝１，２，・・・である。
【００５９】
ワード線ＷＬ４（ｎ−１）＋１，ＷＬ４（ｎ−１）＋２，ＷＬ４（ｎ−１）＋３，ＷＬ４（ｎ−１）＋４は、Ｘ方向に延び、その一端はロウコーダ１６−ｎと書き込みワード線ドライバ１７−ｎに接続され、その他端はロウコーダ１８−ｎとワード線シンカー１９−ｎに接続される。
【００６０】
ブロックＢＫｉｋを構成する４つのＭＴＪ素子１２の近傍には、４つのＭＴＪ素子１２と対になって、Ｙ方向に延び、かつＺ方向に積み重ねられる複数本（本実施形態では、４本）の書き込みビット線ＷＢＬ４（ｊ−１）＋１，ＷＢＬ４（ｊ−１）＋２，ＷＢＬ４（ｊ−１）＋３，ＷＢＬ４（ｊ−１）＋４が配置される。
【００６１】
書き込みビット線ＷＢＬ４（ｊ−１）＋１，ＷＢＬ４（ｊ−１）＋２，ＷＢＬ４（ｊ−１）＋３，ＷＢＬ４（ｊ−１）＋４の両端は、書き込みビット線ドライバ／シンカー２０−ｊ，２１−ｊ及びカラムデコーダ２２−ｊ，２３−ｊに接続される。
【００６２】
読み出し選択スイッチ（ＭＯＳトランジスタ）ＲＳＷのゲートは、ブロック選択線ＢＳｎ（ｎ＝１，２，・・・）となる。ブロック選択線ＢＳｎは、１つのロウ内に１本だけ配置される。例えば、１つのカラムが４つのブロックから構成される場合、ブロック選択線ＢＳｎの数は、４本となる。ブロック選択線ＢＳｎは、Ｘ方向に延び、その一端は、ブロック選択ドライバ（ＢＳドライバ）２４−ｎ（ｎ＝１，２，・・・）に接続される。
【００６３】
Ｂ．書き込み／読み出し動作原理
次に、本発明の第１の実施形態におけるデータの書き込み／読み出し動作について説明する。
【００６４】
（１）書き込み動作原理
第１の実施形態の書き込み方法は、通常の１ＭＯＳトランジスタ＋１ＭＴＪのセルの場合と同様である。ここでは、左下のブロックＢＫ１１のＭＴＪ１にデータを書き込む場合を考える。
【００６５】
まず、ワード線ＷＬ１及び書き込みビット線ＷＢＬ１を選択し、これら選択されたワード線ＷＬ１及び書き込みビット線ＷＢＬ１にそれぞれ電流を流し、これらの電流から発生する磁場が合成される。この合成磁場によって、選択されたワード線ＷＬ１及び書き込みビット線ＷＢＬ１の交点にあるＭＴＪ１の磁化を反転させ、あるいは反転させないことにより、このＭＴＪ１に任意のデータを書き込む。
【００６６】
ここで、ＭＴＪ１に書き込まれるデータは、書き込みビット線ＷＢＬ１に流れる書き込み電流の向きにより決定される。
【００６７】
（２）読み出し動作原理
▲１▼読み出し動作の概要
第１の実施形態に係る読み出し動作原理の概要について説明する。ここでは、左下のブロックＢＫ１１のＭＴＪ１のデータを読み出す場合を考える。
【００６８】
まず、カラムデコーダ２２−１で選択されたカラム選択スイッチ１４−１がオンすることにより、カラムアドレス信号により選択された読み出しビット線ＲＢＬ１がセンスアンプ１５に接続され、センスアンプ１５からバイアス電流が流される。後述するセンスアンプ１５のフィードバック回路により、読み出しビット線ＲＢＬ１の電圧は、一定電圧（Ｖｃｏｎｓｔ）に設定される。
【００６９】
ここで、非選択の読み出しビット線ＲＢＬｊは、カラム選択スイッチ１４−ｊがオフしているためセンスアンプ１５には接続されないが、バイアス回路１３−ｊにより一定電圧（Ｖｃｏｎｓｔ）が印加される。ここで、読み出しビット線ＲＢＬｊに印可される一定電圧は、読み出しビット線ＲＢＬ１に印加される一定電圧と同電位である。
【００７０】
また、ブロックＢＫ１１を選択するのに必要なロウアドレス信号（この場合は全数から２つ抜いたもの）により、ブロック選択線ＢＳ１が駆動され、ブロックＢＫ１１を選択するＭＯＳトランジスタＲＳＷがオンする。
【００７１】
また、ブロックＢＫ１１において、ロウアドレス信号により選択されたワード線ＷＬ１は接地電位ＶＳＳに設定され、非選択のワード線ＷＬ２，ＷＬ３，ＷＬ４はフローティング状態にされる。
【００７２】
このようにして、ロウアドレス信号とカラムアドレス信号により選択されたＭＴＪ１には、センスアンプ１５からのバイアス電流が流れ、ＭＴＪ１に書き込まれたデータが読み出される。
【００７３】
尚、ブロック選択用のＭＯＳトランジスタＲＳＷがオフである左上と右上のブロックＢＫ１ｎ，ＢＫｊｎのＭＴＪ素子１２には、電流は流れない。
【００７４】
また、ブロック選択用のＭＯＳトランジスタＲＳＷがオンでカラムアドレス信号で非選択の右下のブロックＢＫｊ１のＭＴＪ素子１２には、バイアス回路１３−ｊからバイアス電流が流れる。この非選択ブロックＢＫｊ１内で選択されたワード線ＷＬ１に接続するＭＴＪ５に流れる電流は、ワード線ＷＬ１を通って接地電位ＶＳＳへと流れるため、ロウアドレス信号とカラムアドレス信号で選択されたブロックＢＫ１１のＭＴＪ１に還流することはない。
【００７５】
▲２▼読み出し動作の詳細
次に、図２を用いて、上述したデータの読み出し動作について、さらに詳しく説明する。ここでも、先程と同様に、左下のブロックＢＫ１１のＭＴＪ１のデータを読み出す場合を考える。
【００７６】
読み出し副ビット線ＲＢＬ’にあたるＭＴＪ素子１２の共通ノードの電位が全て同電位（例えば、接地電位）ならば、ＭＴＪ素子１２がショート状態になっていても、電位差がないため、ＭＴＪ素子１２を介して、ワード線ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４のそれぞれの間には電流が流れない。従って、選択された左下のブロックＢＫ１１のＭＴＪ１に流れる電流（図２の点線）が、センスアンプ１５において読み出される。
【００７７】
尚、読み出し主ビット線ＲＢＬｊには、センスアンプ１５からバイアスされていなくても、バイアス回路１３−ｊから同電位をバイアスするため、読み出し主ビット線ＲＢＬｊを選択されたセンスアンプ１５に接続するかどうかはここでは関係がない。
【００７８】
しかし、ＭＴＪ素子１２の共通ノードにおいて電位差が生じてしまうと、ＭＴＪ素子１２を介して、ワード線ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４のそれぞれの間に電流が流れる。このため、次のような点に留意する必要がある。
【００７９】
センスアンプ１５と読み出し副ビット線ＲＢＬ’にあたるＭＴＪ素子１２の共通ノードとの間には、読み出しスイッチＲＳＷとカラム選択スイッチ１４−１が存在し、つまり選択ＭＯＳトランジスタが２つある。この選択ＭＯＳトランジスタには抵抗があるため、選択したＭＴＪ１の抵抗により、電位差が生じてしまう。
【００８０】
簡単のために、ワード線ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４のそれぞれに接続するＭＴＪ素子１２の抵抗値は同じとし、ワード線ＷＬ１に接続されたＭＴＪ素子１２のみは高抵抗状態（記憶層と固定層の磁化方向が反平行である状態）であるとし、他のワード線ＷＬ２，ワード線ＷＬ３，ワード線ＷＬ４に接続されたＭＴＪ素子１２は低抵抗状態（記憶層と固定層の磁化方向が平行である状態）であるとする。
【００８１】
ＭＴＪ素子１２が高抵抗状態、ＭＴＪ素子１２が低抵抗状態の場合の信号電流差をＩｓとし、センスアンプ１５からのバイアス電圧をＶとし、ＭＴＪ素子１２の抵抗をＲｍ，ロウ選択ＭＯＳトランジスタの抵抗をＲｔ、カラム選択ＭＯＳトランジスタとブロック選択ＭＯＳトランジスタの合計抵抗をＲｃとすると、信号電流差Ｉｓは以下の式（５）のようになる。
【００８２】
Ｉｓ＝Ｖ／（Ｒｔ＋Ｒｃ＋Ｒｍ）−Ｖ／［Ｒｔ＋Ｒｃ＋Ｒｍ・（１＋ＭＲ）］
＝ＭＲ×Ｖ／Ｒｍ÷［１＋（Ｒｔ＋Ｒｃ）／Ｒｍ］÷［１＋ＭＲ＋（Ｒｔ＋Ｒｃ）／Ｒｍ］…（５）
データによるＭＴＪ素子１２の抵抗とＭＯＳトランジスタの抵抗に起因する読み出し副ビット線ＲＢＬ’にあたるＭＴＪ素子１２の共通ノード間の電位差ΔＶは、以下の式（６）のようになる。
【００８３】
ΔＶ＝Ｖ／［Ｒｔ＋Ｒｃ＋Ｒｍ・（１＋ＭＲ）］×［Ｒｔ＋Ｒｍ・（１＋ＭＲ）］−Ｖ／［Ｒｔ＋Ｒｃ＋Ｒｍ］×［Ｒｔ＋Ｒｍ］
＝ＭＲ×Ｖ×Ｒｃ／Ｒｍ÷［１＋（Ｒｔ＋Ｒｃ）／Ｒｍ］÷［１＋ＭＲ＋（Ｒｔ＋Ｒｃ）／Ｒｍ］…（６）
ワード線ＷＬに接続するＭＴＪ素子１２の数をｍとすると、ＭＴＪ素子１２の共通端子を通じて、信号電流差Ｉｓを打ち消す方向に流れる電流ΔＩは、以下の式（７）のようになる。
【００８４】
ΔＩ＝ΔＶ／［｛Ｒｍ＋Ｒｍ／（ｍ−１）｝／３］
＝Ｖ×３・（ｍ−１）／（ｍ・Ｒｍ）×Ｒｃ／Ｒｍ×ＭＲ÷［１＋（Ｒｔ＋Ｒｃ）／Ｒｍ］÷［１＋ＭＲ＋（Ｒｔ＋Ｒｃ）／Ｒｍ］…（７）
従って、式（５）、（６）、（７）より、正味の信号電流差Ｉｓ’は、以下の式（８）のようになる。
【００８５】
Ｉｓ’＝Ｉｓ−ΔＩ
＝ＭＲ×Ｖ／Ｒｍ÷［１＋（Ｒｔ＋Ｒｃ）／Ｒｍ］÷［１＋ＭＲ＋（Ｒｔ＋Ｒｃ）／Ｒｍ］×［１−Ｒｃ・３・（ｍ−１）／（ｍ・Ｒｍ）］…（８）
ここで、１−Ｒｃ・３・（ｍ−１）／（ｍ・Ｒｍ）＞０、つまり、Ｒｍ／Ｒｃ＞３・（ｍ−１）／ｍの関係を満たさないと、誤読み出しすることになる。但し、１＞（ｍ−１）／ｍであるから、より厳しくみて、Ｒｍ／Ｒｃ＞３を満たす必要がある。
【００８６】
つまり、誤読み出しを防止するためのＲｍ／Ｒｃの制約は、ワード線ＷＬに接続するセルの数には依存せず、ＭＴＪ素子の抵抗Ｒｍ及びカラム選択ＭＯＳトランジスタとブロック選択ＭＯＳトランジスタの合計抵抗Ｒｃのみに依存することになる。
【００８７】
以上のように、本実施形態のよれば、特許文献４及び特許文献５に対して、カラム選択ＭＯＳトランジスタとブロック選択ＭＯＳトランジスタの合計抵抗Ｒｃは実質２倍にはなるが、アレイの規模を表しているｍ、ｎのパラメータは制約式に入ってこない。このため、アレイ規模の制約はなく、本提案が特許文献４及び特許文献５よりも大容量化の面で有利であることがわかる。
【００８８】
Ｃ．周辺回路部の回路構造
次に、周辺回路部の具体的な構成について説明する。ここでは、ブロックＢＫ１１のＭＴＪ１に対応する周辺回路部のみを図示して説明する。
【００８９】
（１）ワード線ドライバ／シンカー
▲１▼回路例１
図３は、本発明の第１の実施形態に係るワード線ドライバ／シンカーの回路例１を示している。
【００９０】
書き込みワード線ドライバ１７−１は、ＰＭＯＳトランジスタＱＰ１とＮＡＮＤ回路ＮＤ１とを有している。一方、ワード線シンカー１９−１は、ＮＭＯＳトランジスタＱＮ１とＡＮＤ回路ＡＤ２とＯＲ回路ＯＲ５とを有している。
【００９１】
ＰＭＯＳトランジスタＱＰ１は、電源端子ＶＤＤとワード線ＷＬ１の一端との間に接続される。ＮＡＮＤ回路ＮＤ１の出力信号は、ＰＭＯＳトランジスタＱＰ１のゲートに供給される。
【００９２】
ＮＡＮＤ回路ＮＤ１には、書き込み信号ＷＲＩＴＥが入力される。この書き込み信号ＷＲＩＴＥは、書き込み電流を流す期間を決定する信号である。また、ＮＡＮＤ回路ＮＤ１には、ワード線ＷＬ１を選択するためのロウアドレス信号が入力される。
【００９３】
ＮＭＯＳトランジスタＱＮ１は、ワード線ＷＬ１の他端と接地端子ＶＳＳとの間に接続される。ＯＲ回路ＯＲ５の出力信号は、ＡＮＤ回路ＡＤ２に供給される。ＡＮＤ回路ＡＤ２の出力信号は、ＮＭＯＳトランジスタＱＮ１のゲートに供給される。
【００９４】
ＯＲ回路ＯＲ５には、書き込み信号ＷＲＩＴＥ及び読み出し信号ＲＥＡＤが入力される。この読み出し信号ＲＥＡＤは、読み出し動作期間を決定する信号である。また、ＡＮＤ回路ＡＤ２には、ロウアドレス信号が入力される。
【００９５】
このような回路例１では、次のようにデータの書き込み／読み出しが行われる。
【００９６】
書き込み時には、ロウデコーダにより、選択されたロウアドレス信号のドライバとなるＰＭＯＳトランジスタＱＰ１、シンカーとなるＮＭＯＳトランジスタＱＮ１がオンして、選択されたワード線ＷＬ１に電流が流れる。
【００９７】
尚、書き込み時において、非選択のワード線ＷＬのドライバとなるＰＭＯＳトランジスタ、シンカーとなるＮＭＯＳトランジスタはオフのため、非選択のワード線ＷＬには電流が流れない。
【００９８】
一方、読み出し時には、ロウデコーダにより、選択されたロウアドレス信号のシンカーとなるＮＭＯＳトランジスタＱＮ１がオンして、選択されたワード線ＷＬ１を接地電位ＶＳＳにバイアスする。
【００９９】
尚、読み出し時において、非選択のワード線ＷＬのドライバとなるＰＭＯＳトランジスタ、シンカーとなるＮＭＯＳトランジスタはオフのため、非選択のワード線ＷＬはこの回路ではフローティング状態となる。
【０１００】
▲２▼回路例２
図４は、本発明の第１の実施形態に係るワード線ドライバ／シンカーの回路例２を示している。
【０１０１】
回路例２では、シンカーかドライバのどちらかにアドレス選択性があれば十分なので、シンカー側のデコーダを削除して、回路規模を小さくしてある。また、電源電圧依存性をなくし、温度依存性をなくすか、あるいはＭＴＪ素子のスイッチング特性に合わせた温度依存性を持たせるような書き込みで電流を流せるように電流源回路を設け、その出力（Ｉｃｏｎｓｔ）をゲートの入力として５極管動作するようにして、電流源の電流をカレントミラーするようにしている。この場合、図３の回路例１と異なり、読み出し時のＮＭＯＳトランジスタのシンカーを別に設ける必要がある。
【０１０２】
尚、回路例２において、回路例１との差異は、ワード線シンカー１９−１の構成であるため、書き込みワード線ドライバ１７−１の説明は簡略化する。
【０１０３】
書き込みワード線ドライバ１７−１は、回路例１と同様、ＰＭＯＳトランジスタＱＰ２とＮＡＮＤ回路ＮＤ２とを有している。一方、ワード線シンカー１９−１は、ＮＭＯＳトランジスタＱＮ２，ＱＮ３，ＱＮ４とＡＮＤ回路ＡＤ３とを有している。
【０１０４】
ＮＭＯＳトランジスタＱＮ２，ＱＮ３は、ワード線ＷＬ１の他端と接地端子ＶＳＳの間に接続される。ＮＭＯＳトランジスタＱＮ２のゲートには、書き込み信号ＷＲＩＴＥが入力される。ＮＭＯＳトランジスタＱＮ３のゲートには、一定電圧（Ｉｃｏｎｓｔ）が供給される。
【０１０５】
ＮＭＯＳトランジスタＱＮ４は、ワード線ＷＬ１の他端と接地端子ＶＳＳの間に接続される。ＮＭＯＳトランジスタＱＮ４のゲートには、ＡＮＤ回路ＡＤ３の出力信号が入力される。
【０１０６】
ＡＮＤ回路ＡＤ３には、読み出し信号ＲＥＡＤが入力される。また、ＡＮＤ回路ＡＤ３には、ロウアドレス信号が入力される。
【０１０７】
このような回路例２では、次のようにデータの書き込み／読み出しが行われる。
【０１０８】
書き込み時には、ロウデコーダにより、選択されたロウアドレス信号のドライバとなるＰＭＯＳトランジスタＱＰ２、シンカーとなるＮＭＯＳトランジスタＱＮ２（書き込み信号ＷＲＩＴＥによりオン）、ＱＮ３（Ｉｃｏｎｓｔによりオン）がオンして、選択されたワード線ＷＬ１に電流が流れる。
【０１０９】
尚、書き込み時において、非選択のワード線ＷＬのドライバとなるＰＭＯＳトランジスタはオフのため、非選択のワード線ＷＬには電流が流れない。
【０１１０】
一方、読み出し時には、ロウデコーダにより、選択されたロウアドレス信号のシンカーとなるＮＭＯＳトランジスタＱＮ４がオンし、選択されたワード線ＷＬ１を接地電位ＶＳＳにする。
【０１１１】
尚、読み出し時において、非選択のワード線ＷＬのドライバとなるＰＭＯＳトランジスタ、シンカーとなるＮＭＯＳトランジスタはオフのため、非選択のワード線ＷＬはフローティング状態となる。
【０１１２】
（２）書き込みビット線ドライバ／シンカー
▲１▼回路例１
図５は、本発明の第１の実施形態に係る書き込みビット線ドライバ／シンカーの回路例１を示している。
【０１１３】
書き込みビット線ドライバ／シンカー２０−１は、ＰＭＯＳトランジスタＱＰ３と、ＮＭＯＳトランジスタＱＮ５と、ＮＡＮＤ回路ＮＤ３と、ＡＮＤ回路ＡＤ４とを有している。
【０１１４】
ＰＭＯＳトランジスタＱＰ３は、電源端子ＶＤＤと書き込みビット線ＷＢＬ１の一端との間に接続される。ＮＡＮＤ回路ＮＤ３の出力信号は、ＰＭＯＳトランジスタＱＰ３のゲートに供給される。
【０１１５】
ＮＭＯＳトランジスタＱＮ５は、書き込みビット線ＷＢＬ１の一端と接地端子ＶＳＳの間に接続される。ＡＮＤ回路ＡＤ４の出力信号は、ＮＭＯＳトランジスタＱＮ５のゲートに供給される。
【０１１６】
ＮＡＮＤ回路ＮＤ３には、書き込み信号ＷＲＩＴＥ、カラムアドレス信号、下位ロウアドレス信号及びデータ信号ＤＡＴＡが入力される。ＡＮＤ回路ＡＤ４には、書き込み信号ＷＲＩＴＥ、カラムアドレス信号、下位ロウアドレス信号及びデータ信号ＤＡＴＡの反転信号ｂＤＡＴＡが入力される。
【０１１７】
書き込みビット線ドライバ／シンカー２１−１は、ＰＭＯＳトランジスタＱＰ４と、ＮＭＯＳトランジスタＱＮ６と、ＮＡＮＤ回路ＮＤ４と、ＡＮＤ回路ＡＤ５とを有している。
【０１１８】
ＰＭＯＳトランジスタＱＰ４は、電源端子ＶＤＤと書き込みビット線ＷＢＬ１の一端との間に接続される。ＮＡＮＤ回路ＮＤ４の出力信号は、ＰＭＯＳトランジスタＱＰ４のゲートに供給される。
【０１１９】
ＮＭＯＳトランジスタＱＮ６は、書き込みビット線ＷＢＬ１の一端と接地端子ＶＳＳの間に接続される。ＡＮＤ回路ＡＤ５の出力信号は、ＮＭＯＳトランジスタＱＮ６のゲートに供給される。
【０１２０】
ＮＡＮＤ回路ＮＤ４には、書き込み信号ＷＲＩＴＥ、カラムアドレス信号、下位ロウアドレス信号及び反転信号ｂＤＡＴＡが入力される。ＡＮＤ回路ＡＤ５には、書き込み信号ＷＲＩＴＥ、カラムアドレス信号、下位ロウアドレス信号及びデータ信号ＤＡＴＡが入力される。
【０１２１】
ここで、書き込みビット線ＷＢＬ１には、書き込むデータによって電流の流れる方向を変える必要があるため、データ信号ＤＡＴＡとその反転信号ｂＤＡＴＡとを用いる。また、アドレス信号は、カラムアドレス信号とブロック内のＭＴＪ素子を選択するためのロウアドレス信号とからなり、図１の例では４つのセルがブロック内に存在するため、２ビットとなる。
【０１２２】
このような回路例１では、次のようにデータの書き込みが行われる。
【０１２３】
書き込み時には、カラムデコーダにより、選択されたカラムアドレス信号のドライバとなるＰＭＯＳトランジスタＱＰ３、シンカーとなるＮＭＯＳトランジスタＱＮ６がオンして、選択された書き込みビット線ＷＢＬ１に電流が流れる。又は、カラムデコーダにより、選択されたカラムアドレス信号のドライバとなるＰＭＯＳトランジスタＱＰ４、シンカーとなるＮＭＯＳトランジスタＱＮ５がオンして、選択された書き込みビット線ＷＢＬ１に電流が流れる。
【０１２４】
尚、書き込み時において、非選択の書き込みビット線ＷＢＬのドライバとなるＰＭＯＳトランジスタ、シンカーとなるＮＭＯＳトランジスタはオフのため、非選択の書き込みビット線ＷＢＬには電流が流れない。
【０１２５】
上記回路例１では、図３のワード線ドライバ／シンカーと同一信号を用いる回路例を示しているが、別信号を用いて、書き込みワード線ＷＬとタイミングを変えてもよい。
【０１２６】
▲２▼回路例２
図６は、本発明の第１の実施形態に係る書き込みビット線ドライバ／シンカーの回路例２を示している。
【０１２７】
回路例２では、シンカーかドライバのどちらかにアドレス選択性があれば十分なので、シンカー側のデコーダを削除して、回路規模を小さくしてある。
【０１２８】
尚、回路例２において、回路例１との差異は、シンカー側の構成であるため、ドライバ側の説明は簡略化する。
【０１２９】
書き込みビット線ドライバ／シンカー２０−１は、ＰＭＯＳトランジスタＱＰ５と、ＮＭＯＳトランジスタＱＮ７と、ＮＡＮＤ回路ＮＤ５と、インバータＩＮＶ１とを有している。
【０１３０】
ＮＭＯＳトランジスタＱＮ７は、書き込みビット線ＷＢＬ１の一端と接地端子ＶＳＳの間に接続される。インバータＩＮＶ１の出力信号は、ＮＭＯＳトランジスタＱＮ７のゲートに供給される。インバータＩＮＶ１には、データ信号ＤＡＴＡが入力される。
【０１３１】
書き込みビット線ドライバ／シンカー２１−１は、ＰＭＯＳトランジスタＱＰ６と、ＮＭＯＳトランジスタＱＮ８と、ＮＡＮＤ回路ＮＤ６と、インバータＩＮＶ２とを有している。
【０１３２】
ＮＭＯＳトランジスタＱＮ８は、書き込みビット線ＷＢＬ１の一端と接地端子ＶＳＳの間に接続される。インバータＩＮＶ１の出力信号は、ＮＭＯＳトランジスタＱＮ８のゲートに供給される。インバータＩＮＶ２には、データ信号ＤＡＴＡの反転信号ｂＤＡＴＡが入力される。
【０１３３】
このような回路例２では、次のようにデータの書き込みが行われる。
【０１３４】
書き込み時には、カラムデコーダにより、選択されたカラムアドレス信号のドライバとなるＰＭＯＳトランジスタＱＰ５、シンカーとなるＮＭＯＳトランジスタＱＮ８がオンして、選択された書き込みビット線ＷＢＬ１に電流が流れる。又は、選択されたカラムアドレス信号のドライバとなるＰＭＯＳトランジスタＱＰ６、シンカーとなるＮＭＯＳトランジスタＱＮ７がオンして、選択された書き込みビット線ＷＢＬ１に電流が流れる。
【０１３５】
尚、書き込み時において、非選択の書き込みビット線ＷＢＬのドライバとなるＰＭＯＳトランジスタ、シンカーとなるＮＭＯＳトランジスタはオフのため、非選択の書き込みビット線ＷＢＬには電流が流れない。
【０１３６】
▲３▼回路例３
図７は、本発明の第１の実施形態に係る書き込みビット線ドライバ／シンカーの回路例３を示している。
【０１３７】
回路例３では、シンカーかドライバのどちらかにアドレス選択性があれば十分なので、シンカー側のデコーダを削除して、回路規模を小さくしてある。また、電源電圧依存性をなくし、温度依存性をなくすか、あるいはＭＴＪ素子のスイッチング特性に合わせた温度依存性を持たせるような書き込みで電流を流せるように電流源回路を設け、その出力（Ｉｃｏｎｓｔ）をゲート入力として５極管動作するようにして、電流源の電流をカレントミラーするようにしている。
【０１３８】
尚、回路例３において、回路例１との差異は、シンカー側の構成であるため、ドライバ側の説明は簡略化する。
【０１３９】
書き込みビット線ドライバ／シンカー２０−１は、ＰＭＯＳトランジスタＱＰ７と、ＮＭＯＳトランジスタＱＮ９．ＱＮ１０と、ＮＡＮＤ回路ＮＤ７と、インバータＩＮＶ３とを有している。
【０１４０】
ＮＭＯＳトランジスタＱＮ９，ＱＮ１０は、書き込みビット線ＷＢＬ１の一端と接地端子ＶＳＳの間に接続される。インバータＩＮＶ３の出力信号は、ＮＭＯＳトランジスタＱＮ９のゲートに供給される。インバータＩＮＶ３には、データ信号ＤＡＴＡが入力される。ＮＭＯＳトランジスタＱＮ１０のゲートには、一定電圧（Ｉｃｏｎｓｔ）が供給される。
【０１４１】
書き込みビット線ドライバ／シンカー２１−１は、ＰＭＯＳトランジスタＱＰ８と、ＮＭＯＳトランジスタＱＮ１１．ＱＮ１２と、ＮＡＮＤ回路ＮＤ８と、インバータＩＮＶ４とを有している。
【０１４２】
ＮＭＯＳトランジスタＱＮ１１，ＱＮ１２は、書き込みビット線ＷＢＬ１の一端と接地端子ＶＳＳの間に接続される。インバータＩＮＶ４の出力信号は、ＮＭＯＳトランジスタＱＮ１１のゲートに供給される。インバータＩＮＶ４には、反転信号ｂＤＡＴＡが入力される。ＮＭＯＳトランジスタＱＮ１２のゲートには、一定電圧（Ｉｃｏｎｓｔ）が供給される。
【０１４３】
このような回路例３では、次のようにデータの書き込みが行われる。
【０１４４】
書き込み時には、カラムデコーダにより、選択されたカラムアドレス信号のドライバとなるＰＭＯＳトランジスタＱＰ７、シンカーとなるＮＭＯＳトランジスタＱＮ１１，ＱＮ１２がオンして、選択された書き込みビット線ＷＢＬ１に電流が流れる。又は、選択されたカラムアドレス信号のドライバとなるＰＭＯＳトランジスタＱＰ８、シンカーとなるＮＭＯＳトランジスタＱＮ９．ＱＮ１０がオンして、選択された書き込みビット線ＷＢＬ１に電流が流れる。
【０１４５】
尚、書き込み時において、非選択の書き込みビット線ＷＢＬのドライバとなるＰＭＯＳトランジスタ、シンカーとなるＮＭＯＳトランジスタはオフのため、非選択の書き込みビット線ＷＢＬには電流が流れない。
【０１４６】
上記回路例３では、図３のワード線ドライバ／シンカーと同一信号を用いる回路例を示しているが、別信号を用いて、書き込みワード線ＷＬとタイミングを変えてもよい（特願２００２−１４０４９９号参照。）。
【０１４７】
（３）ブロック選択ドライバ
図８は、本発明の第１の実施形態に係るブロック選択ドライバの回路例を示している。
【０１４８】
ブロック選択ドライバ２４−１は、ＮＡＮＤ回路ＮＤ９と、インバータＩＮＶ５とを有している。
【０１４９】
ＮＡＮＤ回路ＮＤ９の出力信号は、インバータＩＮＶ５に供給される。インバータＩＮＶ５は、ブロック選択線ＢＳ１に接続される。ＮＡＮＤ回路ＮＤ９には、書き込み信号ＷＲＩＴＥ及び上位ロウアドレス信号が入力される。
【０１５０】
このようなブロック選択ドライバ２４−１では、ロウアドレス信号のうち、ブロック内のセルを区別するために必要な下位アドレスを除いた上位アドレスのみでデコードされる。図１の例では４つのセルがブロック内に存在するため、全ロウアドレス信号から２ビット除いたアドレス信号が入力される。
【０１５１】
尚、ブロック選択信号は、書き込み時には必要がない。
【０１５２】
（４）バイアス回路、カラム選択スイッチ、センスアンプ
図９は、本発明の第１の実施形態に係るバイアス回路、カラム選択スイッチ、センスアンプの回路例を示している。
【０１５３】
バイアス回路１３−１、カラム選択スイッチ１４−１及びセンスアンプ１５は、ＮＭＯＳトランジスタＱＮ１３，ＱＮ１４と、ＮＡＮＤ回路ＮＤ１０と、インバータＩＮＶ６と、オペアンプＯＰ１と、フィードバック抵抗Ｒｆ１と、センスアンプ（図９では差動アンプ）１５とを有している。
【０１５４】
カラム選択スイッチ１４−１であるＮＭＯＳトランジスタＱＮ１４は、読み出しビット線ＲＢＬ１の一端とノードｎ１の間に接続される。このＮＭＯＳトランジスタＱＮ１４のゲートには、インバータＩＮＶ６の出力信号が入力される。このインバータＩＮＶ６にはＮＡＮＤ回路ＮＤ１０の出力信号が入力される。ＮＡＮＤ回路ＮＤ１０には、読み出し信号ＲＥＡＤ及びカラムアドレス信号が入力される。
【０１５５】
ＮＭＯＳトランジスタＱＮ１３の一端は読み出しビット線ＲＢＬ１の一端と接続され、その他端は一定電位（Ｖｃｏｎｓｔ）にバイアスされる。ＮＭＯＳトランジスタＱＮ１３のゲートには、ＮＡＮＤ回路ＮＤ１０の出力信号が供給される。
【０１５６】
オペアンプＯＰ１のマイナス側入力端子は、ノードｎ１に接続され、その出力端子は、ノードｎ２に接続され、そのプラス側入力端子には、一定電位（Ｖｃｏｎｓｔ）が供給される。また、ノードｎ２とノードｎ３との間には、フィードバック抵抗Ｒｆ１が接続される。尚、オペアンプＯＰ１の構成については後述する。
【０１５７】
センスアンプ（差動アンプ）１５のマイナス側入力端子は、ノードｎ２に接続され、その出力端子は、出力ドライバに接続され、そのプラス側入力端子には、参照電位Ｖｒｅｆが供給される。この参照電位Ｖｒｅｆは、“１”データの場合におけるオペアンプＯＰ１の出力電位と“０”データの場合におけるオペアンプＯＰ１の出力電位との中間電位になるように、装置内部で生成した中間電位である。尚、センスアンプ（差動アンプ）１５及び参照電位Ｖｒｅｆの生成回路の構成については後述する。
【０１５８】
このような回路例では、次のようにデータの読み出しが行われる。
【０１５９】
読み出し時には、カラムデコーダにより、選択されたカラムアドレス信号のカラム選択スイッチのＮＭＯＳトランジスタＱＮ１４がオンして、選択された読み出しビット線ＲＢＬ１をセンスアンプ１５に接続する。選択された読み出しビット線ＲＢＬ１は、オペアンプＯＰ１のフィードバックにより、一定電位（Ｖｃｏｎｓｔ）にバイアスされる。そして、オペアンプＯＰ１の出力信号を、次段のセンスアンプ（差動アンプ）１５で増幅し、出力ドライバへ送る。
【０１６０】
尚、非選択の読み出しビット線ＲＢＬｊは、バイアス回路１３−ｊにより、一定電位（Ｖｃｏｎｓｔ）にバイアスされる。従って、選択ビット線ＢＬ、非選択ビット線ＢＬを同電位にバイアスすることで、回り込み電流をなくすことができる。
【０１６１】
図１０は、本発明の第１の実施形態に係る参照電位の生成回路の回路例を示している。
【０１６２】
ここで、図１０に示すオペアンプ，フィードバック抵抗、選択スイッチ等のパラメータ、レイアウトは、図９で示すデータ読み出し用のオペアンプ，フィードバック抵抗、選択スイッチと可能な限り同じものである。これは、寄生抵抗や寄生容量を合わせるためである。
【０１６３】
以下に、センスアンプ（差動アンプ）１５の参照電位の生成について説明する。
【０１６４】
フィードバック抵抗をＲｆ、“０”データの抵抗をＲ０、“１”データの抵抗をＲ１とする。ここで、ＭＯＳトランジスタの抵抗は無視する。そして、“０”データ、“１”データの場合のオペアンプ出力をＶ０，Ｖ１とする。
【０１６５】
オペアンプＯＰを＋入力と−入力を同電位にしようと動作させると、以下の式（９）、（１０）、（１１）のようになる。
【０１６６】
Ｖｃｏｎｓｔ／Ｒ０＝（Ｖ０−Ｖｃｏｎｓｔ）／Ｒｆ
→Ｖ０＝（１＋Ｒｆ／Ｒ０）・Ｖｃｏｎｓｔ…（９）
Ｖｃｏｎｓｔ／Ｒ１＝（Ｖ１−Ｖｃｏｎｓｔ）／Ｒｆ
→Ｖ１＝（１＋Ｒｆ／Ｒ１）・Ｖｃｏｎｓｔ…（１０）
Ｖｃｏｎｓｔ・（１／Ｒ０＋１／Ｒ１）＝２・（Ｖｒｅｆ−Ｖｃｏｎｓｔ）／Ｒｆ
→Ｖｒｅｆ＝｛１＋（Ｒｆ／Ｒ０＋Ｒｆ／Ｒ１）／２｝・Ｖｃｏｎｓｔ…（１１）
従って、式（９）乃至式（１１）により、以下の式（１２）が導き出される。
【０１６７】
Ｖｒｅｆ＝（Ｖ０＋Ｖ１）／２…（１２）
尚、その他、参照電位の生成は、特願２００１−４０１８５０号、特願２００２−１７６６８３号において提案した方法でもよい。
【０１６８】
図１１は、本発明の第１の実施形態に係るオペアンプの回路例を示している。
【０１６９】
オペアンプは、ＰＭＯＳトランジスタＱＰ９，ＱＰ１０，ＱＰ１１，ＱＰ１２，ＱＰ１３，ＱＰ１４と、ＮＭＯＳトランジスタＱＮ１７，ＱＮ１８，ＱＮ１９，ＱＮ２０，ＱＮ２１，ＱＮ２２とを有する。
【０１７０】
このような回路例では、イネーブル信号ＥＮＢＬの反転信号ｂＥＮＢＬが“Ｌ”レベルになると、オペアンプＯＰ１は動作状態となる。ここで、ワード線ＷＬ、カラム選択スイッチの起動の前後において、反転信号ｂＥＮＢＬを“Ｌ”レベルにし、オペアンプＯＰ１を動作状態にする。
【０１７１】
図１２は、本発明の第１の実施形態に係る差動アンプの回路例を示している。
【０１７２】
差動アンプ１５は、ＰＭＯＳトランジスタＱＰ１５，ＱＰ１６，ＱＰ１７，ＱＰ１８，ＱＰ１９，ＱＰ２０と、ＮＭＯＳトランジスタＱＮ２３，ＱＮ２４，ＱＮ２５，ＱＮ２６，ＱＮ２７，ＱＮ２８とを有する。
【０１７３】
このような回路例では、イネーブル信号ＥＮＢＬが“Ｈ”レベルになると、差動アンプは動作状態となる。ここで、ワード線ＷＬ、カラム選択スイッチ、オペアンプＯＰ１の起動がかかってオペアンプＯＰ１の出力が安定してから、イネーブル信号ＥＮＢＬを“Ｈ”レベルとする。
【０１７４】
Ｄ．メモリセル部のデバイス構造
次に、メモリセル部のデバイス構造について説明する。ここでは、図１のブロックＢＫ１１のデバイス構造を例にあげる。
【０１７５】
尚、図１３、図１５、図１７は、磁気ランダムアクセスメモリの１ブロック分のＸ方向の断面を表し、図１４、図１６、図１８は、磁気ランダムアクセスメモリの１ブロック分のＹ方向の断面を表している。図１３乃至図１８に示される要素には、図１の回路の要素と対応がとれるように、図１と同じ符号が付してある。
【０１７６】
（１）メモリセル部の構造
▲１▼構造例１
図１３及び図１４は、本発明の第１の実施形態に係る磁気ランダムアクセスメモリの構造例１の断面図を示している。
【０１７７】
半導体基板４１の表面領域には、読み出し選択スイッチ（ＭＯＳトランジスタ）ＲＳＷが配置される。
【０１７８】
読み出し選択スイッチＲＳＷのソースは、コンタクトプラグ４２Ｆを介して読み出しビット線ＲＢＬ１に接続される。読み出しビット線ＲＢＬ１は、例えば、Ｙ方向（カラム方向）に一直線に延び、メモリセルアレイ領域の周辺部に設けられたバイアス回路１３−１及びカラム選択スイッチ１４−１を経由して、センスアンプ１５に接続される。
【０１７９】
読み出し選択スイッチ（ＭＯＳトランジスタ）ＲＳＷのゲートは、ブロック選択線ＢＳ１となっている。ブロック選択線ＢＳ１は、Ｘ方向に延びている。
【０１８０】
読み出し選択スイッチＲＳＷ上には、４個のＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４が複数段に積み重ねられている。つまり、ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４の直下に読み出し選択スイッチＲＳＷが配置されている。
【０１８１】
ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４の一端（図１３では、下端）は、下部電極４４Ａ，４４Ｂ，４４Ｃ，４４Ｄにそれぞれ接続される。コンタクトプラグ４２Ａ，４２Ｂ，４２Ｃ，４２Ｄ，４２Ｅ及び中間層４３は、下部電極４４Ａ，４４Ｂ，４４Ｃ，４４Ｄを互いに電気的に接続すると共に、下部電極４４Ａ，４４Ｂ，４４Ｃ，４４Ｄを読み出し選択スイッチＲＳＷのドレインに電気的に接続する。
【０１８２】
このような下部電極４４Ａ，４４Ｂ，４４Ｃ，４４Ｄ、コンタクトプラグ４２Ａ，４２Ｂ，４２Ｃ，４２Ｄ，４２Ｅ及び中間層４３は、読み出し副ビット線ＲＢＬ１’を構成する。従って、読み出し副ビット線ＲＢＬ’は、半導体基板４１の表面に対して垂直方向に延在する互いに重なっているコンタクトプラグ４２Ａ，４２Ｂ，４２Ｃ，４２Ｄ，４２Ｅなどで形成されている。
【０１８３】
ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４の他端（図１３では、上端）は、読み出し／書き込みワード線ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４に電気的にそれぞれ接続される。このワード線ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４は、Ｘ方向（ロウ方向）に延びている。
【０１８４】
ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４は、それぞれ独立にワード線ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４に接続される。即ち、４つのＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４に対して、４本のワード線ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４が設けられる。
【０１８５】
書き込みビット線ＷＢＬ１，ＷＢＬ２，ＷＢＬ３，ＷＢＬ４は、ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４の直下であって、かつ、その近傍にＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４と離間して配置される。この書き込みビット線ＷＢＬ１，ＷＢＬ２，ＷＢＬ３，ＷＢＬ４は、Ｙ方向（カラム方向）に延びている。本実施形態では、４つのＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４に対して、４本の書き込みビット線ＷＢＬ１，ＷＢＬ２，ＷＢＬ３，ＷＢＬ４が設けられている。
【０１８６】
構造例１では、複数段に積み重ねられたＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４の各段において、下部電極４４Ａ，４４Ｂ，４４Ｃ，４４Ｄ、書き込みビット線ＷＢＬ１，ＷＢＬ２，ＷＢＬ３，ＷＢＬ４及び読み出し／書き込みワード線ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４が配置される。
【０１８７】
これらのレイアウトは、例えば、ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４の各段において、同じ位置に設定される。
【０１８８】
下部電極４４Ａ，４４Ｂ，４４Ｃ，４４Ｄは、例えば、長方形パターンを有し、その一部分に、コンタクトプラグ４２Ａ〜４２Ｅに対するコンタクト領域が設けられている。また、下部電極４４Ａ，４４Ｂ，４４Ｃ，４４Ｄのコンタクト領域以外の部分には、ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４が配置される。
【０１８９】
ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４は、書き込みビット線ＷＢＬ１，ＷＢＬ２，ＷＢＬ３，ＷＢＬ４と読み出し／書き込みワード線ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４の交点に配置される。
【０１９０】
以上のような構造例１によれば、ブロック内の複数のＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４は、半導体基板４１上に複数段に積み重ねられ、これら複数のＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４で１つの読み出しスイッチ素子ＲＳＷを共有している。このため、セル面積の増大を抑制しつつ、大容量化を図ることができる。
【０１９１】
▲２▼構造例２
図１５及び図１６は、本発明の第１の実施形態に係る磁気ランダムアクセスメモリの構造例２の断面図を示している。ここでは、上記構造例１と異なる部分について説明する。
【０１９２】
構造例２において、構造例１との差異は、ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４に対して、その下部に、Ｘ方向に延びる読み出し／書き込みワード線ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４を配置し、その上部に、Ｙ方向に延びる書き込みビット線ＷＢＬ１，ＷＢＬ２，ＷＢＬ３，ＷＢＬ４を配置してある点である。
【０１９３】
つまり、構造例１では、ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４に対して、読み出し選択スイッチＲＳＷが存在する半導体基板４１側（図１３及び図１４ではＭＴＪの下側）に書き込みビット線ＷＢＬ１，ＷＢＬ２，ＷＢＬ３，ＷＢＬ４が配置され、反対側（図１３及び図１４ではＭＴＪの上側）にワード線ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４が配置されている。
【０１９４】
これに対し、構造例２では、ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４に対して、読み出し選択スイッチＲＳＷが存在する半導体基板４１側（図１５及び図１６ではＭＴＪの下側）にワード線ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４が配置され、反対側（図１５及び図１６ではＭＴＪの上側）に書き込みビット線ＷＢＬ１，ＷＢＬ２，ＷＢＬ３，ＷＢＬ４が配置されている。
【０１９５】
以上のような構造例２によれば、上記構造例１と同様の効果を得ることができる。
【０１９６】
▲３▼構造例３
図１７及び図１８は、本発明の第１の実施形態に係る磁気ランダムアクセスメモリの構造例３の断面図を示している。ここでは、上記構造例１と異なる部分について説明する。
【０１９７】
構造例３において、構造例１との差異は、複数のＭＴＪ素子（上段のＭＴＪ素子と下段のＭＴＪ素子）で、１本の書き込みビット線を共有している点である。つまり、ＭＴＪ１，ＭＴＪ２間に書き込みビット線ＷＢＬ１を配置し、ＭＴＪ１，ＭＴＪ２で書き込みビット線ＷＢＬ１を共有している。また、ＭＴＪ３，ＭＴＪ４間に書き込みビット線ＷＢＬ２を配置し、ＭＴＪ３，ＭＴＪ４で書き込みビット線ＷＢＬ２を共有している。
【０１９８】
以上のような構造例３によれば、上記構造例１と同様の効果を得ることができる。
【０１９９】
さらに、複数のＭＴＪ素子（上段のＭＴＪ素子と下段のＭＴＪ素子）で、１本の書き込みビット線を共有しているため、積層方向（Ｚ方向）のメモリセルの体積を縮小することができる。
【０２００】
（２）ＭＴＪ素子の構造
次に、ＭＴＪ素子の構造について説明する。
【０２０１】
ＭＴＪ素子１２は、磁化の向きが固定された磁化固着層（磁性層）３１と、トンネルバリア層（非磁性層）３２と、磁化の向きが反転する磁気記録層（磁性層）３３との３層で構成されている。
【０２０２】
ＭＴＪ素子１２は、例えば長方形状となっている。そして、長方形状の長手方向が磁化容易軸方向となり、長手方向に垂直な方向が磁化困難軸方向となる。ＭＴＪ素子１２の磁化容易軸は、データ書き込み時に磁化を反転させるために、書き込むデータに応じて電流の向きを変えられるように両方向に電流が流れる書き込み配線の延在方向に対して垂直な方向に向けられている。
【０２０３】
つまり、本実施形態の場合、書き込み電流を両方向に流すことができるのは書き込みビット線ＷＢＬである。このため、ＭＴＪ素子１２の磁化容易軸は、書き込みビット線ＷＢＬの延在方向に対して垂直な方向、即ちワード線の延在方向（ロウ方向）に向けられている。
【０２０４】
尚、磁化固着層３１と磁気記録層３３の位置は入れ替えてもよく、ＭＴＪ素子１２は、１層のトンネルバリア層３２からなる１重トンネル接合構造であっても、２層のトンネルバリア層３２からなる２重トンネル接合構造であってもよい。
【０２０５】
以下、１重トンネル接合構造や２重トンネル接合構造のＭＴＪ素子１２の例について説明する。
【０２０６】
▲１▼１重トンネル接合構造
図１９（ａ）に示す１重トンネル接合構造のＭＴＪ素子１２は、下地接点層（下地電極層）１０１、バッファ層（例えば強磁性層）１０２、反強磁性層１０３、強磁性層１０４が順に積層された磁化固着層３１と、この磁化固着層３１上に形成されたトンネルバリア層３２と、このトンネルバリア層３２上に自由強磁性層１０５、接点層１０６が順に積層された磁気記録層３３とからなる。
【０２０７】
図１９（ｂ）に示す１重トンネル接合構造のＭＴＪ素子１２は、下地接点層１０１、バッファ層１０２、反強磁性層１０３、強磁性層１０４′、非磁性層１０７、強磁性層１０４″が順に積層された磁化固着層３１と、この磁化固着層３１上に形成されたトンネルバリア層３２と、このトンネルバリア層３２上に強磁性層１０５′、非磁性層１０７、強磁性層１０５″、接点層１０６が順に積層された磁気記録層３３とからなる。
【０２０８】
尚、図１９（ｂ）に示すＭＴＪ素子１２では、磁化固着層３１内の強磁性層１０４′、非磁性層１０７、強磁性層１０４″からなる３層構造と、磁気記録層３３内の強磁性層１０５′、非磁性層１０７、強磁性層１０５″からなる３層構造とを導入することで、図１９（ａ）に示すＭＴＪ素子１２よりも、強磁性内部の磁極の発生を抑制し、より微細化に適したセル構造が提供できる。
【０２０９】
▲２▼２重トンネル接合構造
図２０（ａ）に示す２重トンネル接合構造のＭＴＪ素子１２は、下地接点層１０１、バッファ層１０２、反強磁性層１０３、強磁性層１０４が順に積層された第１の磁化固着層３１ａと、この第１の磁化固着層３１ａ上に形成された第１のトンネルバリア層３２ａと、この第１のトンネルバリア層３２ａ上に形成された磁気記録層３３と、この磁気記録層３３上に形成された第２のトンネルバリア層３２ｂと、この第２のトンネルバリア層３２ｂ上に強磁性層１０４、反強磁性層１０３、バッファ層１０２、接点層１０６が順に積層された第２の磁化固着層３１ｂとからなる。
【０２１０】
図２０（ｂ）に示す２重トンネル接合構造のＭＴＪ素子１２は、下地接点層１０１、バッファ層１０２、反強磁性層１０３、強磁性層１０４が順に積層され第１の磁化固着層３１ａと、この第１の磁化固着層３１ａ上に形成された第１のトンネルバリア層３２ａと、この第１のトンネルバリア層３２ａ上に強磁性層３３′、非磁性層１０７、強磁性層３３″の３層構造によって順に積層された磁気記録層３３と、この磁気記録層３３上に形成された第２のトンネルバリア層３２ｂと、この第２のトンネルバリア層３２ｂ上に強磁性層１０４′、非磁性層１０７、強磁性層１０４″、反強磁性層１０３、バッファ層１０２、接点層１０６が順に積層された第２の磁化固着層３１ｂとからなる。
【０２１１】
尚、図２０（ｂ）に示すＭＴＪ素子１２では、磁気記録層３３を構成する強磁性層３３′、非磁性層１０７、強磁性層３３″の３層構造と、第２の磁化固着層３１ｂ内の強磁性層１０４′、非磁性層１０７、強磁性層１０４″からなる３層構造とを導入することで、図２０（ａ）に示すＭＴＪ素子１２よりも、強磁性内部の磁極の発生を抑制し、より微細化に適したセル構造が提供できる。
【０２１２】
このような２重トンネル接合構造のＭＴＪ素子１２は、１重トンネル接合構造のＭＴＪ素子１２よりも、同じ外部バイアスを印加したときのＭＲ（Magneto Resistive）比（“１”状態、“０”状態の抵抗の変化率）の劣化が少なく、より高いバイアスで動作できる。すなわち、２重トンネル接合構造は、セル内の情報を読み出す際に有利となる。
【０２１３】
▲３▼ＭＴＪ素子の材料
上記１重トンネル接合構造又は２重トンネル接合構造のＭＴＪ素子１２は、例えば以下の材料を用いて形成される。
【０２１４】
磁化固着層３１、３１ａ、３１ｂ及び磁気記録層３３の材料には、例えば、Ｆｅ，Ｃｏ，Ｎｉ又はそれらの合金、スピン分極率の大きいマグネタイト、ＣｒＯ2 ，ＲＸＭｎＯ3-y （Ｒ；希土類、Ｘ；Ｃａ，Ｂａ，Ｓｒ）などの酸化物の他、ＮｉＭｎＳｂ，ＰｔＭｎＳｂなどのホイスラー合金などを用いることが好ましい。また、これら磁性体には、強磁性を失わないかぎり、Ａｇ，Ｃｕ，Ａｕ，Ａｌ，Ｍｇ，Ｓｉ，Ｂｉ，Ｔａ，Ｂ，Ｃ，Ｏ，Ｎ，Ｐｄ，Ｐｔ，Ｚｒ，Ｉｒ，Ｗ，Ｍｏ，Ｎｂなどの非磁性元素が多少含まれていてもよい。
【０２１５】
磁化固着層３１、３１ａ、３１ｂの一部を構成する反強磁性層１０３の材料には、Ｆｅ−Ｍｎ，Ｐｔ−Ｍｎ，Ｐｔ−Ｃｒ−Ｍｎ，Ｎｉ−Ｍｎ，Ｉｒ−Ｍｎ，ＮｉＯ，Ｆｅ2 Ｏ3 などを用いることが好ましい。
【０２１６】
トンネルバリア層３２、３２ａ、３２ｂの材料には、Ａｌ2 Ｏ3 ，ＳｉＯ2 ，ＭｇＯ，ＡｌＮ，Ｂｉ2 Ｏ3 ，ＭｇＦ2 ，ＣａＦ2 ，ＳｒＴｉＯ2 ，ＡｌＬａＯ3 などの様々な誘電体を使用することができる。これらの誘電体には、酸素、窒素、フッ素欠損が存在していてもよい。
【０２１７】
Ｅ．効果
第１に、本実施形態では、１つの読み出しスイッチ素子を並列接続された複数のＭＴＪ素子で共有し、この複数のＭＴＪ素子を半導体基板の表面に対して垂直な方向（縦方向）に複数段に積み重ねて１ブロックを構成している。
【０２１８】
このため、ＭＴＪ素子毎に読み出しスイッチ素子を設けた構造よりも、１ビットあたりのセル面積を縮小することができるため、セル面積を増大させることなく、大容量化を図ることができる。
【０２１９】
第２に、本実施形態では、ブロックの各構成において、複数のＭＴＪ素子の一端に独立してワード線がそれぞれ接続され、複数のＭＴＪ素子の他端に共通して読み出し副ビット線が接続され、この読み出し副ビット線は読み出し選択スイッチを介して読み出し主ビット線に接続されている。
【０２２０】
そして、読み出し時、選択ワード線に接続されたすべてのＭＴＪ素子に読み出し電流が流される。ここで、読み出しブロックと同一ロウのブロックの読み出し主ビット線にはバイアス回路から同電位が印加される。また、読み出しブロック内において、選択ワード線は接地電位に設定し、非選択ワード線はフローティング状態にする。これにより、同一ロウのブロックにおいて、読み出し電流の回り込みを防止でき、誤読み出しを抑制することができる。
【０２２１】
尚、読み出し主ビット線は、カラム毎に１本ずつ設けられ、同一カラムのブロックで共有するが、各ブロックには読み出し選択スイッチが設けられている。従って、読み出し時、読み出しブロックＢＫの読み出し選択スイッチをオンし、この読み出しブロックＢＫと同一カラムの非選択ブロックＢＫ’の読み出し選択スイッチをオフしておけば、読み出し主ビット線に読み出し電流を流し込んでも、非選択ブロックＢＫ’に読み出し電流が流れ込むことはない。
【０２２２】
また、選択ＭＴＪ素子に接続する選択ワード線には、同一ロウの非選択ＭＴＪ素子も接続されているが、選択ワード線を接地電位に設定することで、非選択ＭＴＪ素子に流れるバイアス電流は、選択ＭＴＪ素子に流れることなく、接地点に流れ込むようになっている。
【０２２３】
このように、本実施形態では、読み出しビット線に接続するＭＴＪ素子の数を実質的に減らすことができ、読み出し電流の回り込みを抑制できるため、誤読み出しを防止することができる。
【０２２４】
［１−２：第２の実施形態］
第２の実施形態は、第１の実施形態と同様に、ＭＴＪ素子が積層された積層型であり、読み出し用のスイッチング素子としてＭＯＳトランジスタを用いたものであるが、第２の実施形態では、第１の実施形態と読み出し電流の流れる方向が逆になっている。
【０２２５】
Ａ．全体的な回路構造
図２１は、本発明の第２の実施形態に係る磁気ランダムアクセスメモリの概略的な構成図を示す。ここでは、第１の実施形態と同じ構成については説明を省略する。
【０２２６】
第２の実施形態の構成図において、第１の実施形態との差異は、ワード線ドライバ１７−ｎとワード線シンカー１９−ｎの位置を逆にした点である。そして、第１の実施形態では、選択ワード線には接地電位が供給されたのに対し、第２の実施形態では、選択ワード線には電源電位が供給される。
【０２２７】
つまり、第２の実施形態では、第１の実施形態と読み出し時の電流の向きが異なることになる。
【０２２８】
Ｂ．書き込み／読み出し動作原理
次に、本発明の第２の実施形態におけるデータの書き込み／読み出し動作について説明する。
【０２２９】
（１）書き込み動作原理
第２の実施形態の書き込み方法は、第１の実施形態と同様であるため、説明は省略する。
【０２３０】
（２）読み出し動作原理
ここでは、左下のブロックＢＫ１１のＭＴＪ１のデータを読み出す場合を考える。本実施形態では、読み出し電流は、選択されたワード線ＷＬ１から選択された読み出しビット線ＲＢＬ１に向かう。
【０２３１】
まず、カラムアドレス信号により選択された読み出しビット線ＲＢＬ１はカラムデコーダ２２−１で選択されたカラム選択スイッチ１４−１によりセンスアンプ１５に接続され、センスアンプ１５から電流がバイアスされる。後述するセンスアンプ１５のフィードバック回路により、読み出しビット線ＲＢＬ１の電圧は、一定電圧（Ｖｃｏｎｓｔ）に設定される。
【０２３２】
ここで、非選択の読み出しビット線ＲＢＬｊは、カラム選択スイッチ１４−ｊがオフしているため、センスアンプ１５には接続されないが、バイアス回路１３−ｊにより一定電圧（Ｖｃｏｎｓｔ）に設定される。
【０２３３】
また、ブロックＢＫ１１を選択するのに必要なロウアドレス信号（この場合は全数から２つ抜いたもの）により、ブロック選択線ＢＳ１が駆動され、ブロックＢＫ１１を選択するＭＯＳトランジスタＲＳＷをオンする。
【０２３４】
一方、ブロックＢＫ１１において、ロウアドレス信号により選択されたワード線ＷＬ１は電源電位ＶＤＤに設定され、非選択のワード線ＷＬ２，ＷＬ３，ＷＬ４はフローティング状態となる。
【０２３５】
これにより、ロウアドレス信号とカラムアドレス信号により選択されたＭＴＪ１には、ワード線ＷＬ１からセンスアンプ１５に向かって電流が流れる。
【０２３６】
Ｃ．周辺回路部の回路構造
次に、周辺回路部の具体的な構成について説明する。ここでは、ブロックＢＫ１１のＭＴＪ１に対応する周辺回路部のみを図示して説明する。
【０２３７】
尚、第２の実施形態の周辺回路において、書き込みビット線ドライバ／シンカー及びブロック選択ドライバは、第１の実施形態と同様なもので充分であるため、説明は省略する。
【０２３８】
（１）ワード線ドライバ／シンカー
▲１▼回路例１
図２２は、本発明の第２の実施形態に係るワード線ドライバ／シンカーの回路例１を示している。
【０２３９】
書き込みワード線ドライバ１７−１は、ＰＭＯＳトランジスタＱＰ２１とＮＡＮＤ回路ＮＤ１１とＯＲ回路ＯＲ１とを有している。一方、ワード線シンカー１９−１は、ＮＭＯＳトランジスタＱＮ２９を有している。
【０２４０】
ＰＭＯＳトランジスタＱＰ２１は、電源端子ＶＤＤとワード線ＷＬ１の一端との間に接続される。ＰＭＯＳトランジスタＱＰ２１のゲートには、ＮＡＮＤ回路ＮＤ１１の出力信号が入力される。
【０２４１】
ＮＡＮＤ回路ＮＤ１１には、ロウアドレス信号及びＯＲ回路ＯＲ１の出力信号が入力される。
【０２４２】
ＯＲ回路ＯＲ１には、書き込み信号ＷＲＩＴＥ及び読み出し信号ＲＥＡＤが入力される。
【０２４３】
ＮＭＯＳトランジスタＱＮ２９は、ワード線ＷＬ１の他端と接地端子ＶＳＳの間に接続される。ＮＭＯＳトランジスタＱＮ２９のゲートには、書き込み信号ＷＲＩＴＥが入力される。
【０２４４】
このような回路例１では、次のようにデータの書き込み／読み出しが行われる。
【０２４５】
書き込み時には、ロウデコーダにより、選択されたロウアドレス信号のドライバとなるＰＭＯＳトランジスタＱＰ２１、シンカーとなるＮＭＯＳトランジスタＱＮ２９がオンして、選択されたワード線ＷＬ１に電流が流れる。
【０２４６】
尚、書き込み時において、非選択のワード線ＷＬのドライバとなるＰＭＯＳトランジスタ、シンカーとなるＮＭＯＳトランジスタはオフのため、非選択のワード線ＷＬには電流が流れない。つまり、ドライバとシンカーの両者をフルデコードする必要はない。
【０２４７】
一方、読み出し時には、ロウデコーダにより、選択されたロウアドレス信号のドライバとなるＰＭＯＳトランジスタＱＰ２１がオンして、選択されたワード線ＷＬ１１を電源電位ＶＤＤにバイアスする。ここで、読み出し信号ＲＥＡＤは、読み出し動作期間を決定する信号である。
【０２４８】
尚、読み出し時において、非選択のワード線ＷＬのドライバとなるＰＭＯＳトランジスタ、シンカーとなるＮＭＯＳトランジスタはオフのため、非選択のワード線ＷＬはこの回路ではフローティング状態となる。
【０２４９】
▲２▼回路例２
図２３は、本発明の第２の実施形態に係るワード線ドライバ／シンカーの回路例２を示している。
【０２５０】
回路例２では、シンカーかドライバのどちらかにアドレス選択性があれば十分なので、シンカー側のデコーダを削除して、回路規模を小さくしてある。また、電源電圧依存性をなくし、温度依存性をなくすか、あるいはＭＴＪのスイッチング特性に合わせた温度依存性を持たせるような書き込みで電流を流せるように電流源回路を設け、その出力（Ｉｃｏｎｓｔ）をゲート入力として５極管動作するようにして、電流源の電流をカレントミラーするようにしている。この場合、図２２の回路例１と異なり、読み出し時のＮＭＯＳトランジスタのシンカーは別に設ける必要がある。
【０２５１】
尚、回路例２において、回路例１との差異は、ワード線シンカー１９−１の構成であるため、書き込みワード線ドライバ１７−１の説明は簡略化する。
【０２５２】
書き込みワード線ドライバ１７−１は、回路例１と同様、ＰＭＯＳトランジスタＱＰ２２とＮＡＮＤ回路ＮＤ１２とＯＲ回路ＯＲ２とを有している。一方、ワード線シンカー１９−１は、ＮＭＯＳトランジスタＱＮ３０，ＱＮ３１を有している。
【０２５３】
ＮＭＯＳトランジスタＱＮ３０，ＱＮ３１は、ワード線ＷＬ１の他端と接地端子ＶＳＳの間に接続される。ＮＭＯＳトランジスタＱＮ３０のゲートには、書き込み信号ＷＲＩＴＥが入力される。ＮＭＯＳトランジスタＱＮ３１のゲートには、一定電圧（Ｉｃｏｎｓｔ）が供給される。
【０２５４】
このような回路例２では、次のようにデータの書き込み／読み出しが行われる。
【０２５５】
書き込み時には、ロウデコーダにより、選択されたロウアドレス信号のドライバとなるＰＭＯＳトランジスタＱＰ２２、シンカーとなるＮＭＯＳトランジスタＱＮ３０（書き込み信号ＷＲＩＴＥによりオン）、ＱＮ３１（Ｉｃｏｎｓｔによりオン）がオンして、選択されたワード線ＷＬ１に電流が流れる。
【０２５６】
尚、書き込み時において、非選択のワード線ＷＬのドライバとなるＰＭＯＳトランジスタがオフのため、非選択のワード線ＷＬには電流が流れない。
【０２５７】
一方、読み出し時には、ロウデコーダにより、選択されたロウアドレス信号のドライバとなるＰＭＯＳトランジスタＱＰ２２がオンして、選択されたワード線ＷＬ１を電源電位ＶＤＤにバイアスする。
【０２５８】
尚、読み出し時において、非選択のワード線ＷＬのドライバとなるＰＭＯＳトランジスタ、シンカーとなるＮＭＯＳトランジスタはオフのため、非選択のワード線ＷＬはフローティング状態となる。
【０２５９】
（２）バイアス回路、カラム選択スイッチ、センスアンプ
図２４は、本発明の第２の実施形態に係るバイアス回路、カラム選択スイッチ、センスアンプの回路例を示している。
【０２６０】
バイアス回路１３−１、カラム選択スイッチ１４−１及びセンスアンプ１５は、ＰＭＯＳトランジスタＱＰ２３，ＱＰ２４と、ＡＮＤ回路ＡＤ８と、インバータＩＮＶ７と、オペアンプＯＰ４と、フィードバック抵抗Ｒｆ４と、センスアンプ（図２４では差動アンプ）１５とを有している。
【０２６１】
カラム選択スイッチ１４−１であるＰＭＯＳトランジスタＱＰ２４は、読み出しビット線ＲＢＬ１の一端とノードｎ４の間に接続される。このＰＭＯＳトランジスタＱＰ２４のゲートには、インバータＩＮＶ７の出力信号が入力される。このインバータＩＮＶ７にはＡＮＤ回路ＡＤ８の出力信号が入力される。ＡＮＤ回路ＮＤ８には、読み出し信号ＲＥＡＤ及びカラムアドレス信号が入力される。
【０２６２】
ＰＭＯＳトランジスタＱＰ２３の一端は読み出しビット線ＲＢＬ１の一端と接続され、その他端は一定電位（Ｖｃｏｎｓｔ）にバイアスされる。ＰＭＯＳトランジスタＱＰ２３のゲートには、ＡＮＤ回路ＡＤ８の出力信号が供給される。
【０２６３】
オペアンプＯＰ４のマイナス側入力端子は、ノードｎ４に接続され、その出力端子は、ノードｎ５に接続され、そのプラス側入力端子には、一定電位（Ｖｃｏｎｓｔ）が供給される。また、ノードｎ５とノードｎ６との間には、フィードバック抵抗Ｒｆ４が接続される。尚、オペアンプＯＰ４の構成については後述する。
【０２６４】
センスアンプ（差動アンプ）１５のプラス側入力端子は、ノードｎ５に接続され、その出力端子は、出力ドライバに接続され、そのマイナス側入力端子には、参照電位Ｖｒｅｆが供給される。この参照電位Ｖｒｅｆは、“１”データの場合におけるオペアンプＯＰ４の出力電位と“０”データの場合におけるオペアンプＯＰ４の出力電位との中間電位になるように、装置内部で生成した中間電位である。尚、センスアンプ（差動アンプ）１５の構成については後述する。
【０２６５】
このような回路例では、次のようにデータの読み出しが行われる。
【０２６６】
読み出し時には、カラムデコーダにより、選択されたカラムアドレス信号のカラム選択スイッチのＰＭＯＳトランジスタＱＰ２４がオンして、選択された読み出しビット線ＲＢＬ１をセンスアンプ１５に接続する。選択されたビット線ＢＬ１はオペアンプＯＰ４のフィードバックにより、一定電位（Ｖｃｏｎｓｔ）にバイアスされる。そして、オペアンプＯＰ４の出力信号を、次段のセンスアンプ（差動アンプ）１５で増幅し、出力ドライバへ送る。
【０２６７】
尚、非選択の読み出しビット線ＲＢＬは、バイアス回路１３−ｊにより、一定電位（Ｖｃｏｎｓｔ）にバイアスされる。従って、選択ビット線ＢＬ、非選択ビット線ＢＬを同電位にバイアスすることで、回り込み電流をなくすことができる。
【０２６８】
ここで、ＭＴＪ素子への印加電圧は、ＭＲにバイアス電圧依存性があるため、制限される。つまり、ＭＴＪ素子の端子間の電圧差が大きくなると、ＭＲが減少するため、ＭＴＪ素子の端子間の電位差は小さいほうが望ましい。従って、第２の実施形態における一定電圧（Ｖｃｏｎｓｔ）は、接地電位ＶＳＳよりも電源電位ＶＤＤに近い電位となる。そのため、第１の実施形態と異なり、カラム選択スイッチ及びバイアスＭＯＳトランジスタは、ＰＭＯＳトランジスタで構成してある。
【０２６９】
図２５は、本発明の第２の実施形態に係るオペアンプの回路例を示している。この図２５では、入力信号の電位の都合上、図１１におけるＰＭＯＳトランジスタとＮＭＯＳトランジスタが入れ代わった構成となっている。
【０２７０】
オペアンプＯＰ４は、ＰＭＯＳトランジスタＱＰ２３，ＱＰ２４，ＱＰ２５，ＱＰ２６，ＱＰ２７，ＱＰ２８と、ＮＭＯＳトランジスタＱＮ３２，ＱＮ３３，ＱＮ３４，ＱＮ３５，ＱＮ３６，ＱＮ３７とを有する。
【０２７１】
このような回路例では、イネーブル信号ＥＮＢＬが“Ｈ”レベルになると、オペアンプＯＰ４は動作状態となる。ここで、ワード線ＷＬ、カラム選択スイッチの起動の前後において、イネーブル信号ＥＮＢＬを“Ｈ”レベルにし、オペアンプＯＰ１を動作状態にする。
【０２７２】
図２６は、本発明の第２の実施形態に係る差動アンプの回路例を示している。この図２６では、入力信号の電位の都合上、図１２におけるＰＭＯＳトランジスタとＮＭＯＳトランジスタが入れ代わった構成となっている。
【０２７３】
差動アンプ１５は、ＰＭＯＳトランジスタＱＰ２９，ＱＰ３０，ＱＰ３１，ＱＰ３２，ＱＰ３３，ＱＰ３４と、ＮＭＯＳトランジスタＱＮ３８，ＱＮ３９，ＱＮ４０，ＱＮ４１，ＱＮ４２，ＱＮ４３とを有する。
【０２７４】
このような回路例では、イネーブル信号ＥＮＢＬの反転信号ｂＥＮＢＬが“Ｌ”レベルになると、差動アンプ１５は動作状態となる。ここで、ワード線ＷＬ、カラム選択スイッチ、オペアンプＯＰ１の起動がかかってオペアンプＯＰ１の出力が安定してから、イネーブル信号ＥＮＢＬを“Ｈ”レベルとする。
【０２７５】
Ｄ．メモリセル部のデバイス構造
第２の実施形態におけるメモリセル部のデバイス構造は、上記第１の実施形態とほぼ同様であるため、説明は省略する。
【０２７６】
Ｅ．効果
本実施形態によれば、上記第１の実施形態と同様に、ＭＴＪ素子毎に読み出しスイッチ素子を設けた構造よりも、１ビットあたりのセル面積を縮小することができるため、セル面積を増大させることなく、大容量化を図ることができる。
【０２７７】
また、上記第１の実施形態と同様に、読み出しビット線に接続するＭＴＪ素子の数を実質的に減らすことができ、読み出し電流の回り込みを抑制できるため、誤読み出しを防止することができる。
【０２７８】
［１−３：第３の実施形態］
第３の実施形態は、ＭＴＪ素子が積層された積層型であり、読み出し用のスイッチング素子としてダイオードを用いたものである。従って、第３の実施形態と第１の実施形態とは読み出しスイッチング素子が異なるため、これに関係する周辺回路部や読み出し動作も異なる。
【０２７９】
Ａ．全体的な回路構造
図２７は、本発明の第３の実施形態に係る磁気ランダムアクセスメモリの概略的な構成図を示す。ここでは、第１の実施形態と同じ構成については説明を省略する。
【０２８０】
第３の実施形態の構成図において、第１の実施形態との差異は、読み出し用のスイッチング素子がＭＯＳトランジスタからダイオードに変更した点である。従って、第３の実施形態では、第１の実施形態におけるブロック選択ドライバ２４−ｎが不要となるが、ロウデコーダ１８−ｎ側にバイアス回路２５−ｎが必要になる。
【０２８１】
Ｂ．書き込み／読み出し動作原理
次に、本発明の第３の実施形態におけるデータの書き込み／読み出し動作について説明する。
【０２８２】
（１）書き込み動作原理
第３の実施形態の書き込み方法は、第１の実施形態と同様であるため、説明は省略する。
【０２８３】
（２）読み出し動作原理
ここでは、左下のブロックＢＫ１１のＭＴＪ１のデータを読み出す場合を考える。
【０２８４】
第３の実施形態では、読み出しスイッチング素子として使用するダイオードＲＳＷは２端子素子なので、ブロックＢＫ１１の選択はワード線ＷＬ１の電位を利用する。つまり、非選択ブロックＢＫ１ｎ，ＢＫｊｎのワード線ＷＬ４（ｎ−１）＋１，ＷＬ４（ｎ−１）＋２，ＷＬ４（ｎ−１）＋３，ＷＬ４（ｎ−１）＋４の電位は、読み出しビット線ＲＢＬ１の電位と同電位か、又は読み出しビット線ＲＢＬ１の電位より高電位にする。以下の周辺回路の回路例では、高電位に設定する例が示されている。
【０２８５】
まず、読み出しでは、カラムアドレス信号により選択された読み出しビット線ＲＢＬ１はカラムデコーダ２２−１で選択されたカラム選択スイッチ１４−１によりセンスアンプ１５に接続され、センスアンプ１５から電流がバイアスされる。後述するセンスアンプ１５のフィードバック回路により、読み出しビット線ＲＢＬ１の電圧は、一定電圧（Ｖｃｏｎｓｔ）に設定される。
【０２８６】
ここで、非選択の読み出しビット線ＲＢＬｊは、カラム選択スイッチ１４−ｊがオフしているため、センスアンプ１５には接続されないが、バイアス回路１３−ｊにより一定電圧（Ｖｃｏｎｓｔ）に設定される。
【０２８７】
選択ブロックＢＫ１１内において、ワード線ドライバ／シンカー１７−１、１９−１により選択されたワード線ＷＬ１は接地電位ＶＳＳに接続され、非選択のワード線ＷＬ２，ＷＬ３，ＷＬ４はフローティング状態となる。
【０２８８】
これにより、ロウアドレス信号とカラムアドレス信号により選択されたＭＴＪ１には、センスアンプ１５からのバイアス電流が流れる。
【０２８９】
尚、非選択ブロックＢＫ１ｎ，ＢＫｊｎ内のワード線ＷＬは電源電位ＶＤＤにバイアスされるため、非選択ブロックＢＫ１ｎ，ＢＫｊｎ内のＭＴＪ素子１２には電流は流れない。
【０２９０】
ロウアドレス信号により選択され、カラムアドレス信号で非選択のブロックＢＫｊ１のＭＴＪ素子１２には、バイアス回路１３−ｊから電流が流れる。この非選択ブロックＢＫｊ１内で選択されたワード線ＷＬ１に接続するＭＴＪ５に流れる電流は接地電位ＶＳＳへと流れるため、ロウアドレス信号とカラムアドレス信号で選択されたブロックＢＫ１１のＭＴＪ１に還流することはない。
【０２９１】
Ｃ．周辺回路部の回路構造
次に、周辺回路部の具体的な構成について説明する。ここでは、ブロックＢＫ１１のＭＴＪ１に対応する周辺回路部のみを図示して説明する。
【０２９２】
尚、第３の実施形態の周辺回路において、書き込みビット線ドライバ／シンカー、ブロック選択ドライバ、センスアンプ、バイアス回路及びカラム選択スイッチは、第１の実施形態と同様なもので充分であるため、説明は省略する。
【０２９３】
（１）ワード線ドライバ／シンカー
▲１▼回路例１
図２８は、本発明の第３の実施形態に係るワード線ドライバ／シンカーの回路例１を示している。
【０２９４】
書き込みワード線ドライバ１７−１は、ＰＭＯＳトランジスタＱＰ３５とＡＮＤ回路ＡＤ９とを有している。一方、ワード線シンカー１９−１は、ＮＭＯＳトランジスタＱＮ４４とＡＮＤ回路ＡＤ１０とＯＲ回路ＯＲ３とを有している。
【０２９５】
ＰＭＯＳトランジスタＱＰ３５は、電源端子ＶＤＤとワード線ＷＬ１の一端との間に接続される。ＡＮＤ回路ＡＤ９の出力信号は、ＰＭＯＳトランジスタＱＰ３５のゲートに供給される。
【０２９６】
ＡＮＤ回路ＡＤ９には、読み出し信号ＲＥＡＤ及びロウアドレス信号が入力される。
【０２９７】
ＮＭＯＳトランジスタＱＮ４４は、ワード線ＷＬ１の他端と接地端子ＶＳＳの間に接続される。ＯＲ回路ＯＲ３の出力信号は、ＡＮＤ回路ＡＤ１０に供給される。ＡＮＤ回路ＡＤ１０の出力信号は、ＮＭＯＳトランジスタＱＮ４４のゲートに供給される。
【０２９８】
ＯＲ回路ＯＲ３には、書き込み信号ＷＲＩＴＥ及び読み出し信号ＲＥＡＤが入力される。また、ＡＮＤ回路ＡＤ１０には、ロウアドレス信号が入力される。
【０２９９】
このような回路例１では、次のようにデータの書き込み／読み出しが行われる。
【０３００】
書き込み時には、ドライバとなるＰＭＯＳトランジスタＱＰ３５、ロウデコーダにより選択されたロウアドレス信号のシンカーとなるＮＭＯＳトランジスタＱＮ４４がオンして、選択されたワード線ＷＬ１に電流が流れる。
【０３０１】
尚、書き込み時において、非選択のワード線ＷＬのシンカーとなるＮＭＯＳトランジスタはオフのため、ドライバのＰＭＯＳトランジスタがオンであっても非選択のワード線ＷＬには電流が流れない。つまり、ドライバとシンカーの両者をフルデコードする必要はない。
【０３０２】
一方、読み出し時には、ロウデコーダにより、ドライバのＰＭＯＳトランジスタＱＰ３５はオフ、選択されたロウアドレス信号のシンカーとなるＮＭＯＳトランジスタＱＮ４４がオンして、選択されたワード線ＷＬ１を接地電位ＶＳＳにする。
【０３０３】
尚、読み出し時において、選択ブロックＢＫ１１内の非選択のワード線ＷＬ２，ＷＬ３，ＷＬ４のドライバとなるＰＭＯＳトランジスタ、シンカーとなるＮＭＯＳトランジスタはオフのため、非選択のワード線ＷＬ２，ＷＬ３，ＷＬ４はこの回路ではフローティング状態となる。
【０３０４】
また、非選択ブロックＢＫ１ｎ，ＢＫｊｎでは、デコーダにより、ドライバとなるＰＭＯＳトランジスタがオン、シンカーのＮＭＯＳトランジスタがオフとなるため、電源電位ＶＤＤにバイアスされる。
【０３０５】
▲２▼回路例２
図２９は、本発明の第３の実施形態に係るワード線ドライバ／シンカーの回路例２を示している。
【０３０６】
回路例２では、電源電圧依存性をなくし、温度依存性をなくすか、あるいはＭＴＪ素子のスイッチング特性に合わせた温度依存性を持たせるような書き込みで電流を流せるように電流源回路を設け、その出力（Ｉｃｏｎｓｔ）をゲート入力として５極管動作するようにして、電流源の電流をカレントミラーするようにしている。この場合、図２８の回路例１と異なり、読み出し時のＮＭＯＳトランジスタのシンカーを別に設ける必要がある。
【０３０７】
尚、回路例２において、回路例１との差異は、ワード線シンカー１９−１の構成であるため、書き込みワード線ドライバ１７−１の説明は簡略化する。
【０３０８】
書き込みワード線ドライバ１７−１は、回路例１と同様、ＰＭＯＳトランジスタＱＰ３６とＡＮＤ回路ＡＤ１１とを有している。一方、ワード線シンカー１９−１は、ＮＭＯＳトランジスタＱＮ４５，ＱＮ４６，ＱＮ４７，ＱＮ４８とＡＮＤ回路ＡＤ１２とを有している。
【０３０９】
ＮＭＯＳトランジスタＱＮ４５，ＱＮ４６，ＱＮ４７は、ワード線ＷＬ１の他端と接地端子ＶＳＳの間に接続される。ＮＭＯＳトランジスタＱＮ４５のゲートには、ＡＮＤ回路ＡＤ１２の出力信号が入力される。ＮＭＯＳトランジスタＱＮ４６のゲートには、書き込み信号ＷＲＩＴＥが入力される。ＮＭＯＳトランジスタＱＮ４７のゲートには、読み出し信号ＲＥＡＤが入力される。ＡＮＤ回路ＡＤ１２には、ロウアドレス信号が入力される。
【０３１０】
ＮＭＯＳトランジスタＱＮ４８は、ＮＭＯＳトランジスタＱＮ４５と接地端子ＶＳＳの間に接続される。ＮＭＯＳトランジスタＱＮ４８のゲートには、読み出し信号ＲＥＡＤが入力される。
【０３１１】
このような回路例２では、次のようにデータの書き込み／読み出しが行われる。
【０３１２】
書き込み時には、ロウデコーダにより、選択されたロウアドレス信号のドライバとなるＰＭＯＳトランジスタＱＰ３６、シンカーとなるＮＭＯＳトランジスタＱＮ４５（ロウアドレス信号によりオン）、ＱＮ４６（書き込み信号ＷＲＩＴＥによりオン）、ＱＮ４７（Ｉｃｏｎｓｔによりオン）がオンして、選択されたワード線ＷＬ１に電流が流れる。
【０３１３】
尚、書き込み時において、非選択のワード線ＷＬのドライバとなるＰＭＯＳトランジスタはオフのため、非選択のワード線ＷＬには電流が流れない。
【０３１４】
一方、読み出し時には、ロウデコーダにより、選択されたロウアドレス信号のシンカーとなるＮＭＯＳトランジスタＱＮ４５，ＱＮ４８がオンし、選択されたワード線ＷＬ１を接地電位ＶＳＳにする。
【０３１５】
尚、読み出し時において、非選択のワード線ＷＬのドライバとなるＰＭＯＳトランジスタ、シンカーとなるＮＭＯＳトランジスタはオフのため、非選択のワード線ＷＬはフローティング状態となる。
【０３１６】
Ｄ．メモリセル部のデバイス構造
次に、メモリセル部のデバイス構造について説明する。ここでは、図１のブロックＢＫ１１のデバイス構造を例にあげる。
【０３１７】
尚、図３０は、磁気ランダムアクセスメモリの１ブロック分のＸ方向の断面を表し、図３１は、磁気ランダムアクセスメモリの１ブロック分のＹ方向の断面を表している。図３０及び図３１に示される要素には、図１の回路の要素と対応がとれるように、図１と同じ符号が付してある。
【０３１８】
（１）メモリセル部の構造
図３０及び図３１は、本発明の第３の実施形態に係る磁気ランダムアクセスメモリの構造例の断面図を示している。ここでは、第１の実施形態と同じ構造部分については説明を省略する。
【０３１９】
第３の実施形態のメモリセル部において、第１の実施形態との差異は、読み出し用のスイッチング素子の部分である。つまり、第３の実施形態では、半導体基板４１内にＰＮ接合ダイオードＲＳＷが形成されている。このダイオードＲＳＷのＰ型拡散層には、ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４の一端を共通接続する読み出し副ビット線ＲＢＬ’が接続され、Ｎ型拡散層には、読み出し主ビット線ＲＢＬが接続されている。ここで、読み出し主ビット線ＲＢＬは、Ｙ方向に延びている。
【０３２０】
（２）ＭＴＪ素子の構造
第３の実施形態のＭＴＪ素子は、第１の実施形態と同様の構造であるため、説明は省略する。
【０３２１】
Ｅ．効果
本実施形態によれば、上記第１の実施形態と同様に、ＭＴＪ素子毎に読み出しスイッチ素子を設けた構造よりも、１ビットあたりのセル面積を縮小することができるため、セル面積を増大させることなく、大容量化を図ることができる。
【０３２２】
また、上記第１の実施形態と同様に、読み出しビット線に接続するＭＴＪ素子の数を実質的に減らすことができ、読み出し電流の回り込みを抑制できるため、誤読み出しを防止することができる。
【０３２３】
さらに、本実施形態では、読み出し用のスイッチング素子としてダイオードを用いている。従って、第１及び第２の実施形態におけるブロック選択線やブロック選択ドライバを省略することができるため、読み出し用のスイッチング素子としてトランジスタを用いた場合よりも、周辺回路部の面積を縮小することができる。
【０３２４】
［１−４：第４の実施形態］
第４の実施形態は、第３の実施形態と同様に、ＭＴＪ素子が積層された積層型であり、読み出し用のスイッチング素子としてダイオードを用いたものであるが、第４の実施形態では、第３の実施形態と読み出し電流の流れる方向が逆になっている。
【０３２５】
Ａ．全体的な回路構造
図３２は、本発明の第４の実施形態に係る磁気ランダムアクセスメモリの概略的な構成図を示す。ここでは、第３の実施形態と同じ構成については説明を省略する。
【０３２６】
第４の実施形態の構成図において、第３の実施形態との差異は、ワード線ドライバ１７−ｎとワード線シンカー１９−ｎの位置を逆にした点である。そして、第３の実施形態では、選択ワード線には接地電位が供給されたのに対し、第４の実施形態では、選択ワード線には電源電位が供給される。また、バイアス回路２５−ｎは、ワード線シンカー１９−ｎ側に配置される。
【０３２７】
つまり、第４の実施形態では、第３の実施形態と読み出し時の電流の向きが異なることになる。
【０３２８】
Ｂ．書き込み／読み出し動作原理
次に、本発明の第４の実施形態におけるデータの書き込み／読み出し動作について説明する。
【０３２９】
（１）書き込み動作原理
第４の実施形態の書き込み方法は、第１の実施形態と同様であるため、説明は省略する。
【０３３０】
（２）読み出し動作原理
ここでは、左下のブロックＢＫ１１のＭＴＪ１のデータを読み出す場合を考える。
【０３３１】
第４の実施形態では、読み出しスイッチング素子として使用するダイオードＲＳＷは２端子素子なので、ブロックＢＫ１１の選択はワード線ＷＬ１の電位を利用する。つまり、第３の実施形態と同様、非選択ブロックＢＫ１ｎ，ＢＫｊｎのワード線ＷＬ４（ｎ−１）＋１，ＷＬ４（ｎ−１）＋２，ＷＬ４（ｎ−１）＋３，ＷＬ４（ｎ−１）＋４の電位は、読み出しビット線ＲＢＬ１の電位と同電位か、又は読み出しビット線ＲＢＬ１の電位より低電位にする。以下の周辺回路の回路例では、低電位に設定する例が示されている。
【０３３２】
そして、読み出し電流は、選択されたワード線ＷＬ１から選択された読み出しビット線ＲＢＬ１に向かう。
【０３３３】
まず、カラムアドレス信号により選択された読み出しビット線ＲＢＬ１はカラムデコーダ２２−１で選択されたカラム選択スイッチ１４−１によりセンスアンプ１５に接続され、センスアンプ１５から電流がバイアスされる。後述するセンスアンプ１５のフィードバック回路により、読み出しビット線ＲＢＬ１の電圧は、一定電圧（Ｖｃｏｎｓｔ）に設定される。
【０３３４】
ここで、非選択の読み出しビット線ＲＢＬｊは、カラム選択スイッチ１４−ｊがオフしているため、センスアンプ１５には接続されないが、バイアス回路１３−ｊにより一定電圧（Ｖｃｏｎｓｔ）に設定される。
【０３３５】
選択ブロックＢＫ１１内において、ワード線バイアス／シンカー１７−１、１９−１により選択されたワード線ＷＬ１は電源電位ＶＤＤに接続され、非選択のワード線ＷＬ２，ＷＬ３，ＷＬ４はフローティング状態となる。
【０３３６】
これにより、ロウアドレス信号とカラムアドレス信号により選択されたＭＴＪ１には、ワード線ＷＬ１からセンスアンプ１５へバイアス電流が流れる。
【０３３７】
尚、非選択ブロックＢＫ１ｎ，ＢＫｊｎ内のワード線ＷＬ４（ｎ−１）＋１，ＷＬ４（ｎ−１）＋２，ＷＬ４（ｎ−１）＋３，ＷＬ４（ｎ−１）＋４は接地電位ＶＳＳにバイアスされるため、非選択ブロックＢＫ１ｎ，ＢＫｊｎ内のＭＴＪ素子１２には電流は流れない。
【０３３８】
ロウアドレス信号により選択され、カラムアドレス信号で非選択のブロックＢＫｊ１のＭＴＪ素子１２には、バイアス回路１３−ｊから電流が流れる。この非選択ブロックＢＫｊ１内で選択されたワード線ＷＬ１に接続するＭＴＪ５に流れる電流は接地電位ＶＳＳへと流れるため、ロウアドレス信号とカラムアドレス信号で選択されたブロックＢＫ１１のＭＴＪ１に還流することはない。
【０３３９】
Ｃ．周辺回路部の回路構造
次に、周辺回路部の具体的な構成について説明する。ここでは、ブロックＢＫ１１のＭＴＪ１に対応する周辺回路部のみを図示して説明する。
【０３４０】
尚、第４の実施形態の周辺回路において、書き込みビット線ドライバ／シンカー、ブロック選択ドライバ、センスアンプ、バイアス回路及びカラム選択スイッチは、第１の実施形態と同様なもので充分であるため、説明は省略する。
【０３４１】
（１）ワード線ドライバ／シンカー
図３３は、本発明の第４の実施形態に係るワード線ドライバ／シンカーの回路例を示している。
【０３４２】
書き込みワード線ドライバ１７−１は、ＰＭＯＳトランジスタＱＰ３７とＮＡＮＤ回路ＮＤ１３とＯＲ回路ＯＲ４とを有している。一方、ワード線シンカー１９−１は、ＮＭＯＳトランジスタＱＮ４９とＮＡＮＤ回路ＮＤ１４とを有している。
【０３４３】
ＰＭＯＳトランジスタＱＰ３７は、電源端子ＶＤＤとワード線ＷＬ１の一端との間に接続される。ＰＭＯＳトランジスタＱＰ３７のゲートには、ＮＡＮＤ回路ＮＤ１３の出力信号が入力される。
【０３４４】
ＮＡＮＤ回路ＮＤ１３には、ロウアドレス信号及びＯＲ回路ＯＲ４の出力信号が入力される。
【０３４５】
ＯＲ回路ＯＲ４には、書き込み信号ＷＲＩＴＥ及び読み出し信号ＲＥＡＤが入力される。
【０３４６】
ＮＭＯＳトランジスタＱＮ４９は、ワード線ＷＬ１の他端と接地端子ＶＳＳの間に接続される。ＮＭＯＳトランジスタＱＮ４９のゲートには、ＮＡＮＤ回路ＮＤ１４の出力信号が入力される。
【０３４７】
ＮＡＮＤ回路ＮＤ１４には、読み出し信号ＲＥＡＤ及びロウアドレス信号が入力される。
【０３４８】
このような回路例では、次のようにデータの書き込み／読み出しが行われる。
【０３４９】
書き込み時には、シンカーとなるＮＭＯＳトランジスタＱＮ４９、ロウデコーダにより選択されたロウアドレス信号のドライバとなるＰＭＯＳトランジスタＱＰ３７がオンして、選択されたワード線ＷＬ１に電流が流れる。
【０３５０】
尚、書き込み時において、非選択のワード線ＷＬのドライバとなるＰＭＯＳトランジスタはオフのため、シンカーのＮＭＯＳトランジスタがオンであっても非選択のワード線ＷＬには電流が流れない。つまり、ドライバとシンカーの両者をフルデコードする必要はない。
【０３５１】
一方、読み出し時には、ロウデコーダにより、シンカーのＮＭＯＳトランジスタＱＮ４９はオフ、選択されたロウアドレス信号のドライバとなるＰＭＯＳトランジスタＱＰ３７はオンして、選択されたワード線ＷＬ１を電源電位ＶＤＤにする。
【０３５２】
尚、読み出し時、選択ブロックＢＫ１１において、非選択のワード線ＷＬ２，ＷＬ３，ＷＬ４のドライバとなるＰＭＯＳトランジスタ、シンカーとなるＮＭＯＳトランジスタはオフのため、非選択のワード線線ＷＬ２，ＷＬ３，ＷＬ４はこの回路ではフローティング状態となる。
【０３５３】
非選択ブロックＢＫ１ｎ，ＢＫｊｎでは、デコーダにより、ドライバとなるＰＭＯＳトランジスタがオフ、シンカーのＮＭＯＳトランジスタがオンとなるため、接地電位ＶＳＳにバイアスされる。
【０３５４】
Ｄ．メモリセル部のデバイス構造
第４の実施形態におけるメモリセル部のデバイス構造は、上記第３の実施形態とほぼ同様であるため、説明は省略する。
【０３５５】
Ｅ．効果
本実施形態によれば、上記第１の実施形態と同様に、ＭＴＪ素子毎に読み出しスイッチ素子を設けた構造よりも、１ビットあたりのセル面積を縮小することができるため、セル面積を増大させることなく、大容量化を図ることができる。
【０３５６】
また、上記第１の実施形態と同様に、読み出しビット線に接続するＭＴＪ素子の数を実質的に減らすことができ、読み出し電流の回り込みを抑制できるため、誤読み出しを防止することができる。
【０３５７】
また、上記第３の実施形態と同様に、読み出し用のスイッチング素子としてダイオードを用いている。従って、第１及び第２の実施形態におけるブロック選択線やブロック選択ドライバを省略することができるため、読み出し用のスイッチング素子としてトランジスタを用いた場合よりも、周辺回路部の面積を縮小することができる。
【０３５８】
［２］横並び型
第５及び第６の実施形態では、複数のＭＴＪ素子が半導体基板の表面に平行な方向（書き込みビット線が延びる方向）に横並びで配置され、複数のＭＴＪ素子の一端は共通接続され、複数のＭＴＪ素子の他端はそれぞれ独立にワード線に接続され、一つのブロックが構成された構造である。
【０３５９】
尚、第５及び第６の実施形態では、一つのブロックに４つのＭＴＪ素子が横並びで配置された構造を例にあげるが、ＭＴＪ素子の数はこれに限定されない。
【０３６０】
［２−１：第５の実施形態］
第５の実施形態は、ＭＴＪ素子が半導体基板に水平方向に配置された横並び型の構造である。
【０３６１】
Ａ．全体的な回路構造
図３４は、本発明の第５の実施形態に係る磁気ランダムアクセスメモリの概略的な構成図を示す。
【０３６２】
第５の実施形態の構成図において、第１の実施形態との差異は、ブロックを構成するＭＴＪ素子１２が積層化されていないため、書き込みビット線ＷＢＬｊが１カラム毎に１本で済むという点である。
【０３６３】
つまり、第５の実施形態では、１ブロックＢＫｊｎ内のＭＴＪ素子１２の数に関係なく、書き込みビット線ＷＢＬｊを複数のＭＴＪ素子１２で共有している。例えば、書き込みビット線ＷＢＬ１は、同じカラムであるブロックＢＫ１１，ＢＫ１ｎ内のＭＴＪ素子１２で共有することになる。
【０３６４】
Ｂ．書き込み／読み出し動作原理
次に、本発明の第５の実施形態におけるデータの書き込み／読み出し動作について説明する。
【０３６５】
（１）書き込み動作原理
ここでは、左下のブロックＢＫ１１のＭＴＪ１にデータを書き込む場合を考える。
【０３６６】
まず、選択されたワード線ＷＬ１及び書き込みビット線ＷＢＬ１にそれぞれ電流を流し、これらによる合成磁場を発生させる。この合成磁場によって、選択されたワード線ＷＬ１及び書き込みビット線ＷＢＬ１の交点にあるＭＴＪ１の磁化を反転させ、あるいは反転させないことにより、このＭＴＪ１にデータを書き込む。
【０３６７】
尚、第５の実施形態では、同一カラムに位置する複数のＭＴＪ素子１２にそれぞれデータを書き込む場合、同一の書き込みビット線ＷＢＬｊを用いることになる。
【０３６８】
従って、ブロックＢＫ１１のＭＴＪ２にデータを書き込む場合は、ワード線ＷＬ２及び書き込みビット線ＷＢＬ１を用い、ブロックＢＫ１１のＭＴＪ３にデータを書き込む場合は、ワード線ＷＬ３及び書き込みビット線ＷＢＬ１を用い、ブロックＢＫ１１のＭＴＪ４にデータを書き込む場合は、ワード線ＷＬ４及び書き込みビット線ＷＢＬ１を用いることになる。
【０３６９】
（２）読み出し動作原理
ここでは、左下のブロックＢＫ１１のＭＴＪ１のデータを読み出す場合を考える。
【０３７０】
まず、カラムデコーダ２２−１で選択されたカラム選択スイッチ１４−１がオンすることにより、カラムアドレス信号により選択された読み出しビット線ＲＢＬ１はセンスアンプ１５に接続され、センスアンプ１５からバイアス電流が流される。センスアンプ１５のフィードバック回路により、読み出しビット線ＲＢＬ１の電圧は、一定電圧（Ｖｃｏｎｓｔ）に設定される。
【０３７１】
ここで、非選択の読み出しビット線ＲＢＬｊは、カラム選択スイッチ１４−ｊがオフしているためセンスアンプ１５には接続されないが、バイアス回路１３−ｊにより一定電圧（Ｖｃｏｎｓｔ）に設定される。
【０３７２】
また、ブロックＢＫ１１を選択するのに必要なロウアドレス信号により、ブロック選択線ＢＳ１が駆動され、ブロックＢＫ１１を選択するＭＯＳトランジスタＲＳＷがオンする。
【０３７３】
一方、ブロックＢＫ１１において、ロウアドレス信号により選択されたワード線ＷＬ１は接地電位ＶＳＳに設定され、非選択のワード線ＷＬ２，ＷＬ３，ＷＬ４はフローティング状態となる。
【０３７４】
これにより、ロウアドレス信号とカラムアドレス信号により選択されたＭＴＪ１には、センスアンプ１５からのバイアス電流が流れる。
【０３７５】
尚、ブロック選択用のＭＯＳトランジスタＲＳＷがオフであるブロックＢＫ１ｎ，ＢＫｊｎのＭＴＪ素子１２には、電流は流れない。
【０３７６】
ブロック選択用のＭＯＳトランジスタＲＳＷがオンでカラムアドレス信号で非選択のブロックＢＫｊ１のＭＴＪ素子１２には、バイアス回路１３−ｊから電流が流れる。この非選択ブロックＢＫｊ１内で選択されたワード線ＷＬ１に接続するＭＴＪ５に流れる電流は接地電位ＶＳＳへと流れるため、ロウアドレス信号とカラムアドレス信号で選択されたブロックＢＫ１１のＭＴＪ１に還流することはない。
【０３７７】
Ｃ．周辺回路部の回路構造
次に、周辺回路部の具体的な構成について説明する。ここでは、ブロックＢＫ１１のＭＴＪ１に対応する周辺回路部のみを図示して説明する。
【０３７８】
尚、第５の実施形態の周辺回路において、ワード線ドライバ／シンカー、ブロック選択ドライバ、センスアンプ、バイアス回路及びカラム選択スイッチは、第１の実施形態と同様なもので充分であるため、説明は省略する。
【０３７９】
（１）書き込みビット線ドライバ
▲１▼回路例１
図３５は、本発明の第５の実施形態に係る書き込みビット線ドライバの回路例１を示している。
【０３８０】
第５の実施形態の構造では、書き込み時にブロックＢＫｊｎ内の全てのＭＴＪ素子１２で書き込みビット線ＷＢＬｊを共有しているため、第５の実施形態の書き込みビット線ドライバの回路例１では、第１の実施形態の回路例１と異なり、ブロック内のＭＴＪ素子１２を選択するためのロウアドレス信号の入力が不要となっている。
【０３８１】
書き込みビット線ドライバ／シンカー２０−１は、ＰＭＯＳトランジスタＱＰ３８と、ＮＭＯＳトランジスタＱＮ５０と、ＮＡＮＤ回路ＮＤ１５と、ＡＮＤ回路ＡＤ１３とを有している。
【０３８２】
ＰＭＯＳトランジスタＱＰ３８は、電源端子ＶＤＤと書き込みビット線ＷＢＬ１の一端との間に接続される。ＮＡＮＤ回路ＮＤ１５の出力信号は、ＰＭＯＳトランジスタＱＰ３８のゲートに供給される。
【０３８３】
ＮＭＯＳトランジスタＱＮ５０は、書き込みビット線ＷＢＬ１の一端と接地端子ＶＳＳの間に接続される。ＡＮＤ回路ＡＤ１３の出力信号は、ＮＭＯＳトランジスタＱＮ５０のゲートに供給される。
【０３８４】
ＮＡＮＤ回路ＮＤ１５には、書き込み信号ＷＲＩＴＥ、カラムアドレス信号及びデータ信号ＤＡＴＡが入力される。ＡＮＤ回路ＡＤ１３には、書き込み信号ＷＲＩＴＥ、カラムアドレス信号及びデータ信号ＤＡＴＡの反転信号ｂＤＡＴＡが入力される。
【０３８５】
書き込みビット線ドライバ／シンカー２１−１は、ＰＭＯＳトランジスタＱＰ３９と、ＮＭＯＳトランジスタＱＮ５１と、ＮＡＮＤ回路ＮＤ１６と、ＡＮＤ回路ＡＤ１４とを有している。
【０３８６】
ＰＭＯＳトランジスタＱＰ３９は、電源端子ＶＤＤと書き込みビット線ＷＢＬ１の一端との間に接続される。ＮＡＮＤ回路ＮＤ１６の出力信号は、ＰＭＯＳトランジスタＱＰ３９のゲートに供給される。
【０３８７】
ＮＭＯＳトランジスタＱＮ５１は、書き込みビット線ＷＢＬ１の一端と接地端子ＶＳＳの間に接続される。ＡＮＤ回路ＡＤ１４の出力信号は、ＮＭＯＳトランジスタＱＮ５１のゲートに供給される。
【０３８８】
ＮＡＮＤ回路ＮＤ１６には、書き込み信号ＷＲＩＴＥ、カラムアドレス信号及び反転信号ｂＤＡＴＡが入力される。ＡＮＤ回路ＡＤ１４には、書き込み信号ＷＲＩＴＥ、カラムアドレス信号及びデータ信号ＤＡＴＡが入力される。
【０３８９】
ここで、書き込みビット線ＷＢＬ１には、書き込むデータによって電流の流れる方向を変える必要があるため、データ信号ＤＡＴＡとその反転信号ｂＤＡＴＡとを用いる。
【０３９０】
このような回路例１では、次のようにデータの書き込みが行われる。
【０３９１】
書き込み時には、カラムデコーダにより、選択されたカラムアドレス信号のドライバとなるＰＭＯＳトランジスタＱＰ３８、シンカーとなるＮＭＯＳトランジスタＱＮ５１がオンして、選択された書き込みビット線ＷＢＬ１に電流が流れる。又は、カラムデコーダにより、選択されたカラムアドレス信号のドライバとなるＰＭＯＳトランジスタＱＰ３９、シンカーとなるＮＭＯＳトランジスタＱＮ５０がオンして、選択された書き込みビット線ＷＢＬ１に電流が流れる。
【０３９２】
尚、書き込み時において、非選択の書き込みビット線ＷＢＬのドライバとなるＰＭＯＳトランジスタ、シンカーとなるＮＭＯＳトランジスタはオフのため、非選択の書き込みビット線ＷＢＬには電流が流れない。
【０３９３】
▲２▼回路例２
図３６は、本発明の第５の実施形態に係る書き込みビット線ドライバ／シンカーの回路例２を示している。
【０３９４】
第５の実施形態の構造では、書き込み時にブロックＢＫｊｎ内のＭＴＪ素子１２で書き込みビット線ＷＢＬｊを共有しているため、第５の実施形態の書き込みビット線ドライバの回路例２では、第１の実施形態の回路例３と異なり、ブロック内のＭＴＪを選択するためのロウアドレス信号の入力が不要となっている。
【０３９５】
回路例２では、シンカーかドライバのどちらかにアドレス選択性があれば十分なので、シンカー側のデコーダを削除して、回路規模を小さくしてある。また、電源電圧依存性をなくし、温度依存性をなくすか、あるいはＭＴＪ素子のスイッチング特性に合わせた温度依存性を持たせるような書き込みで電流を流せるように電流源回路を設け、その出力（Ｉｃｏｎｓｔ）をゲート入力として５極管動作するようにして、電流源の電流をカレントミラーするようにしている。
【０３９６】
尚、回路例２において、回路例１との差異は、シンカー側の構成であるため、ドライバ側の説明は簡略化する。
【０３９７】
書き込みビット線ドライバ／シンカー２０−１は、ＰＭＯＳトランジスタＱＰ４０と、ＮＭＯＳトランジスタＱＮ５２．ＱＮ５３と、ＮＡＮＤ回路ＮＤ１７と、インバータＩＮＶ８とを有している。
【０３９８】
ＮＭＯＳトランジスタＱＮ５２，ＱＮ５３は、書き込みビット線ＷＢＬ１の一端と接地端子ＶＳＳの間に接続される。インバータＩＮＶ８の出力信号は、ＮＭＯＳトランジスタＱＮ５２のゲートに供給される。インバータＩＮＶ８には、データ信号ＤＡＴＡが入力される。ＮＭＯＳトランジスタＱＮ５３のゲートには、一定電圧（Ｉｃｏｎｓｔ）が供給される。
【０３９９】
書き込みビット線ドライバ／シンカー２１−１は、ＰＭＯＳトランジスタＱＰ４１と、ＮＭＯＳトランジスタＱＮ５４．ＱＮ５５と、ＮＡＮＤ回路ＮＤ１８と、インバータＩＮＶ９とを有している。
【０４００】
ＮＭＯＳトランジスタＱＮ５４，ＱＮ５５は、書き込みビット線ＷＢＬ１の一端と接地端子ＶＳＳの間に接続される。インバータＩＮＶ９の出力信号は、ＮＭＯＳトランジスタＱＮ５４のゲートに供給される。インバータＩＮＶ９には、反転信号ｂＤＡＴＡが入力される。ＮＭＯＳトランジスタＱＮ５５のゲートには、一定電圧（Ｉｃｏｎｓｔ）が供給される。
【０４０１】
このような回路例２では、次のようにデータの書き込みが行われる。
【０４０２】
書き込み時には、カラムデコーダにより、選択されたカラムアドレス信号のドライバとなるＰＭＯＳトランジスタＱＰ４０、シンカーとなるＮＭＯＳトランジスタＱＮ５４，ＱＮ５５がオンして、選択された書き込みビット線ＷＢＬ１に電流が流れる。又は、選択されたカラムアドレス信号のドライバとなるＰＭＯＳトランジスタＱＰ４１、シンカーとなるＮＭＯＳトランジスタＱＮ５２．ＱＮ５３がオンして、選択された書き込みビット線ＷＢＬ１に電流が流れる。
【０４０３】
尚、書き込み時において、非選択の書き込みビット線ＷＢＬのドライバとなるＰＭＯＳトランジスタ、シンカーとなるＮＭＯＳトランジスタはオフのため、非選択の書き込みビット線ＷＢＬには電流が流れない。
【０４０４】
Ｄ．メモリセル部のデバイス構造
次に、メモリセル部のデバイス構造について説明する。ここでは、図３４のブロックＢＫ１１のデバイス構造を例にあげる。
【０４０５】
尚、図３７，３９は、磁気ランダムアクセスメモリの１ブロック分のＹ方向の断面を表している。図３８は、磁気ランダムアクセスメモリの１ブロック分の平面を表している。また、図４０は、図３８及び図３９の構造の変形例を示している。
【０４０６】
（１）メモリセル部の構造
▲１▼構造例１
図３７は、本発明の第５の実施形態に係る磁気ランダムアクセスメモリの構造例１の断面図を示している。
【０４０７】
半導体基板４１の表面領域には、読み出し選択スイッチ（例えばＭＯＳトランジスタ）ＲＳＷが配置される。
【０４０８】
読み出し選択スイッチＲＳＷのソースは、コンタクトプラグ４６を介して読み出しビット線ＲＢＬ１に接続される。読み出しビット線ＲＢＬ１は、例えば、Ｙ方向（カラム方向）に一直線に延び、メモリセルアレイ領域の周辺部のバイアス回路１３−１及びカラム選択スイッチ１４−１を経由して、センスアンプ１５に接続される。
【０４０９】
読み出し選択スイッチＲＳＷのゲートは、ブロック選択線ＢＳ１−１，ＢＳ１−２となっている。ブロック選択線ＢＳ１−１，ＢＳ１−２は、Ｘ方向に延びている。
【０４１０】
読み出し選択スイッチＲＳＷのドレインは、コンタクトプラグ４２，４４及び中間層４３，４５Ａを介して、上部電極４５に電気的に接続される。このような上部電極４５、コンタクトプラグ４２，４４及び中間層４３，４５Ａは、読み出し副ビット線ＲＢＬ１’を構成する。
【０４１１】
読み出し選択スイッチＲＳＷ上には、Ｙ方向に並んだ４個のＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４が配置されている。このＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４は同一面上に配置されている。また、ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４の直下に読み出し選択スイッチＲＳＷが配置されている。
【０４１２】
ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４の一端（本実施形態では、上端）は、上部電極４５に共通に接続される。
【０４１３】
ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４の他端（本実施形態では、下端）は、それぞれ独立にワード線ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４に電気的に接続される。即ち、４つのＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４に対して、４本のワード線ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４が設けられる。このワード線ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４は、Ｘ方向（ロウ方向）に延びている。
【０４１４】
書き込みビット線ＷＢＬ１は、ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４の直上であって、かつ、その近傍にＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４と離間して配置される。書き込みビット線ＷＢＬ１は、Ｙ方向（カラム方向）に延びている。
【０４１５】
このように、本実施形態では、ブロックを構成する４つのＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４に対して、１本の書き込みビット線ＷＢＬ１が設けられている。
【０４１６】
▲２▼構造例２
図３８及び図３９は、本発明の第５の実施形態に係る磁気ランダムアクセスメモリの構造例２の平面図及び断面図を示している。
【０４１７】
構造例２において、構造例１との差異は、書き込みビット線ＷＢＬ１とワード線ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４の配置が入れ代わっている点である。
【０４１８】
つまり、構造例１では、ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４に対して、読み出し選択スイッチＲＳＷが存在する半導体基板４１側（図３７ではＭＴＪの下側）にワード線ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４が配置され、反対側（図３７ではＭＴＪの上側）に書き込みビット線ＷＢＬ１が配置されている。
【０４１９】
これに対し、構造例２では、ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４に対して、読み出し選択スイッチＲＳＷが存在する半導体基板４１側（図３７ではＭＴＪの下側）に書き込みビット線ＷＢＬ１が配置され、反対側（図３７ではＭＴＪの上側）にワード線ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４が配置されている。
【０４２０】
▲３▼変形例
図４０は、本発明の第５の実施形態に係る磁気ランダムアクセスメモリの構造例２の変形例を示している。
【０４２１】
変形例において、構造例２との差異は、構造例２のＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４を積層し、１ブロックのＭＴＪ素子の数を増やしている点である。
【０４２２】
つまり、変形例では、読み出し選択スイッチＲＳＷのドレインは、コンタクトプラグ４２，４４及び中間層４５Ａを介して、１段目の上部電極４５に電気的に接続され、さらに、コンタクトプラグ４４及び中間層４５Ａを介して、２段目の上部電極４５に電気的に接続されている。従って、読み出し選択スイッチＲＳＷ上には、Ｙ方向に並んだ１段目の４個のＭＴＪ素子と、２段目の４個のＭＴＪ素子とが配置されている。
【０４２３】
２段目のＭＴＪ素子は、１段目のＭＴＪ素子と同様に、それぞれ独立にワード線ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４に電気的に接続される。また、２段目の４つのＭＴＪ素子は、１本の書き込みビット線ＷＢＬ１を共有している。
【０４２４】
（２）ＭＴＪ素子の構造
第５の実施形態のＭＴＪ素子は、第１の実施形態と同様の構造であるため、説明は省略する。
【０４２５】
Ｅ．効果
本実施形態によれば、上記第１の実施形態と同様に、ＭＴＪ素子毎に読み出しスイッチ素子を設けた構造よりも、１ビットあたりのセル面積を縮小することができるため、セル面積を増大させることなく、大容量化を図ることができる。
【０４２６】
また、上記第１の実施形態と同様に、読み出しビット線に接続するＭＴＪ素子の数を実質的に減らすことができ、読み出し電流の回り込みを抑制できるため、誤読み出しを防止することができる。
【０４２７】
さらに、本実施形態では、１ブロック内の複数のＭＴＪ素子で１本の書き込みビット線を共有している。従って、第１乃至第４の実施形態のように、ＭＴＪ素子毎に書き込みビット線が配置された構造よりも、メモリセル部の面積を縮小することができる。
【０４２８】
［２−２：第６の実施形態］
第６の実施形態は、第５の実施形態と同様に、ＭＴＪ素子が半導体基板に水平方向に配置された横並び型の構造である。第６の実施形態では、第５の実施形態と読み出し電流の流れる方向が逆になっている。
【０４２９】
Ａ．全体的な回路構造
図４１は、本発明の第６の実施形態に係る磁気ランダムアクセスメモリの概略的な構成図を示す。ここでは、第５の実施形態と同じ構成については説明を省略する。
【０４３０】
第６の実施形態の構成図において、第５の実施形態との差異は、ワード線ドライバ１７−ｎとワード線シンカー１９−ｎの位置を逆にした点である。そして、第５の実施形態では、選択ワード線には接地電位が供給されたのに対し、第６の実施形態では、選択ワード線には電源電位が供給される。
【０４３１】
つまり、第６の実施形態では、第５の実施形態と読み出し時の電流の向きが異なることになる。
【０４３２】
Ｂ．書き込み／読み出し動作原理
次に、本発明の第６の実施形態におけるデータの書き込み／読み出し動作について説明する。
【０４３３】
（１）書き込み動作原理
第６の実施形態の書き込み方法は、第５の実施形態と同様であるため、説明は省略する。
【０４３４】
（２）読み出し動作原理
ここでは、左下のブロックＢＫ１１のＭＴＪ１のデータを読み出す場合を考える。
【０４３５】
まず、読み出し電流は、選択されたワード線ＷＬ１から選択された読み出しビット線ＲＢＬ１に向かう。カラムアドレス信号により選択された読み出しビット線ＲＢＬ１はカラムデコーダ２２−１で選択されたカラム選択スイッチ１４−１によりセンスアンプ１５に接続され、センスアンプ１５から電流がバイアスされる。後述するセンスアンプ１５のフィードバック回路により、読み出しビット線ＲＢＬ１の電圧は、一定電圧（Ｖｃｏｎｓｔ）に設定される。
【０４３６】
ここで、非選択の読み出しビット線ＲＢＬｊは、カラム選択スイッチ１４−ｊがオフしているため、センスアンプ１５には接続されないが、バイアス回路１３−ｊにより一定電圧（Ｖｃｏｎｓｔ）に設定される。
【０４３７】
また、ブロックＢＫ１１を選択するのに必要なロウアドレス信号により、ブロック選択線ＢＳ１が駆動され、ブロックＢＫ１１を選択するＭＯＳトランジスタＲＳＷをオンする。
【０４３８】
一方、ブロックＢＫ１１において、ロウアドレス信号により選択されたワード線ＷＬ１は電源電位ＶＤＤに設定され、非選択のワード線ＷＬ２，ＷＬ３，ＷＬ４はフローティング状態となる。
【０４３９】
これにより、ロウアドレス信号とカラムアドレス信号により選択されたＭＴＪ１には、ワード線ＷＬ１からセンスアンプ１５に向かって電流が流れる。
【０４４０】
Ｃ．周辺回路部の回路構造
第６の実施形態の周辺回路では、ブロック選択ドライバは、第１の実施形態と同様なもので充分であるため、これに関する説明は省略する。
【０４４１】
また、第６の実施形態は、第５の実施形態の場合と読み出し電流の流れる向きが反対である。従って、第６の実施形態の周辺回路では、ワード線ドライバ／シンカー、センスアンプ、バイアス回路及びカラム選択スイッチは、第２の実施形態と同様なもので充分であるため、これらに関する説明は省略する。
【０４４２】
また、第６の実施形態は、第５の実施形態と同様に、ブロックＢＫｊｎ内のＭＴＪ素子１２で書き込みビット線ＷＢＬｊを共有しているため、ブロック内のＭＴＪを選択するためのロウアドレス信号の入力が不要となる。従って、第６の実施形態の周辺回路では、書き込みビット線ドライバは、第５の実施形態と同様なもので充分であるため、これに関する説明は省略する。
【０４４３】
Ｄ．メモリセル部のデバイス構造
第６の実施形態におけるメモリセル部のデバイス構造は、上記第５の実施形態とほぼ同様であるため、説明は省略する。
【０４４４】
Ｅ．効果
本実施形態によれば、上記第１の実施形態と同様に、ＭＴＪ素子毎に読み出しスイッチ素子を設けた構造よりも、１ビットあたりのセル面積を縮小することができるため、セル面積を増大させることなく、大容量化を図ることができる。
【０４４５】
また、上記第１の実施形態と同様に、読み出しビット線に接続するＭＴＪ素子の数を実質的に減らすことができ、読み出し電流の回り込みを抑制できるため、誤読み出しを防止することができる。
【０４４６】
また、上記第５の実施形態と同様に、１ブロック内の複数のＭＴＪ素子で１本の書き込みビット線を共有している。従って、第１乃至第４の実施形態のように、ＭＴＪ素子毎に書き込みビット線が配置された構造よりも、メモリセル部の面積を縮小することができる。
【０４４７】
［３］クロスポイント型
ここで言うクロスポイント型とは、ワード線とビット線との交点にＭＴＪ素子が配置されただけの通常のクロスポイント型のセルアレイを変形させたものであり、ビット線を分割し、ブロック選択スイッチを２つ設けたものである。
【０４４８】
つまり、第７の実施形態では、複数のＭＴＪ素子が半導体基板の表面に平行な方向（ビット線が延びる方向）に横並びで配置され、複数のＭＴＪ素子の一端は共通接続され、複数のＭＴＪ素子の他端はそれぞれ独立にワード線に接続されて、一つのブロックが構成された構造である。そして、この構造では、ビット線が２つに分割され、ブロック選択スイッチが２つ配置されている。
【０４４９】
尚、第７の実施形態では、一つのブロックに４つのＭＴＪ素子が横並びで配置された構造を例にあげるが、ＭＴＪ素子の数はこれに限定されない。
【０４５０】
［３−１：第７の実施形態］
第７の実施形態は、複数のＭＴＪ素子からなる１ブロックにおいて、２つのビット線と２つのブロック選択スイッチとを備えたクロスポイント型の構造である。
【０４５１】
Ａ．全体的な回路構造
図４２は、本発明の第７の実施形態に係る磁気ランダムアクセスメモリの概略的な構成図を示す。
【０４５２】
第７の実施形態の構成図において、第１の実施形態との差異は、ブロックを構成するＭＴＪ素子１２が積層化されていないため、書き込みビット線ＢＬ−ｆｊが１カラム毎に１本で済むという点である。
【０４５３】
つまり、第７の実施形態では、第５の実施形態と同様、１ブロックＢＫｊｎ内のＭＴＪ素子１２の数に関係なく、書き込みビット線ＢＬ−ｆｊを複数のＭＴＪ素子１２で共有している。例えば、書き込みビット線ＢＬ−ｆ１は、同じカラムであるブロックＢＫ１１，ＢＫ１ｎ内のＭＴＪ素子１２で共有することになる。
【０４５４】
また、第７の実施形態の構成図において、第１の実施形態との差異は、１ブロックＢＫｊｎ毎にブロック選択スイッチ素子が２つ（ＢＳＷ１，ＢＳＷ２）設けてある点である。
【０４５５】
つまり、第７の実施形態では、１ブロックＢＫｊｎ内において、複数のＭＴＪ素子１２の一端を共通接続する配線の両端に、ブロック選択スイッチ素子（ＭＯＳトランジスタ）ＢＳＷ１，ＢＳＷ２が配置されている。この２つのブロック選択スイッチ素子ＢＳＷ１，ＢＳＷ２によって、データに応じて書き込み電流の向きを変えることができる。
【０４５６】
Ｂ．書き込み／読み出し動作原理
次に、本発明の第７の実施形態におけるデータの書き込み／読み出し動作について説明する。
【０４５７】
（１）書き込み動作原理
ここでは、左下のブロックＢＫ１１のＭＴＪ１にデータを書き込む場合を考える。
【０４５８】
まず、２つのブロック選択スイッチ素子ＢＳＷ１，ＢＳＷ２をブロック選択ドライバ（ＢＳドライバ、ＳＳドライバ）２４−１，２６−１でオンして、書きこみを行うブロックＢＫ１１を選択する。
【０４５９】
そして、選択されたワード線ＷＬ１及び書き込みビット線ＢＬ−ｆ１、ＢＬ−ｔ１にそれぞれ電流を流し、これらによる合成磁場を発生させる。
【０４６０】
この合成磁場によって、選択されたワード線ＷＬ１と選択ブロックＢＫ１１内の共通ノード（副ビット線ＢＬ−ｔ１’）の交点にあるＭＴＪ１の磁化を反転させ、あるいは反転させないことにより、このＭＴＪ１にデータを書き込む。
【０４６１】
尚、上記第１乃至第６の実施形態と同様、書き込みビット線ドライバ／シンカー２０−１，２１−１のドライバとシンカーの役目を換えることで、書き込むデータ（“０”データ又は“１”データ）を換えることが可能である。つまり、書き込むデータの応じて、ビット線ＢＬ−ｔ１→副ビット線ＢＬ−ｔ１’→ビット線ＢＬ−ｆ１という順に電流が流れるか、ビット線ＢＬ−ｆ１→副ビット線ＢＬ−ｔ１’→ビット線ＢＬ−ｔ１という順に電流が流れる。
【０４６２】
このような書き込み動作によると、書き込みビット線ＢＬ−ｆ１、ＢＬ−ｔ１からブロック選択スイッチ素子ＢＳＷ１，ＢＳＷ２を介して、選択ブロックＢＫ１１内のＭＴＪ共通ノード（副ビット線ＢＬ−ｔ１’）に電流が流れる。このため、上記第１乃至第６の実施形態とは異なり、ＭＴＪ素子のより近くに書き込み電流を流すことができ、発生磁場を大きくすることができるため、書き込み電流を低減することができる。
【０４６３】
尚、第７の実施形態では、同一カラムに位置する複数のＭＴＪ素子１２にそれぞれデータを書き込む場合、同一の書き込みビット線ＢＬ−ｆｊ、ＢＬ−ｔｊを用いることになる。
【０４６４】
従って、ブロックＢＫ１１のＭＴＪ２にデータを書き込む場合は、書き込みビット線ＢＬ−ｆ１、ＢＬ−ｔ１、副ビット線ＢＬ−ｔ１’を用いることは同様で、ワード線ＷＬ２を用いることになる。ブロックＢＫ１１のＭＴＪ３にデータを書き込む場合は、書き込みビット線ＢＬ−ｆ１、ＢＬ−ｔ１、副ビット線ＢＬ−ｔ１’を用いることは同様で、ワード線ＷＬ３を用いることになる。ブロックＢＫ１１のＭＴＪ４にデータを書き込む場合は、書き込みビット線ＢＬ−ｆ１、ＢＬ−ｔ１、副ビット線ＢＬ−ｔ１’を用いることは同様で、ワード線ＷＬ４を用いることになる。
【０４６５】
勿論、他のブロックＢＫｊｎの場合も、上記と同様の動作で書き込みが行われる。
【０４６６】
（２）読み出し動作原理
ここでは、左下のブロックＢＫ１１のＭＴＪ１のデータを読み出す場合を考える。
【０４６７】
まず、カラムデコーダ２２−１で選択されたカラム選択スイッチ１４−１がオンすることにより、カラムアドレス信号により選択された読み出しビット線ＢＬ−ｔ１はセンスアンプ１５に接続され、センスアンプ１５からバイアス電流が流される。センスアンプ１５のフィードバック回路により、読み出しビット線ＢＬ−ｔ１の電圧は、一定電圧（Ｖｃｏｎｓｔ）に設定される。
【０４６８】
ここで、非選択の読み出しビット線ＢＬ−ｔｊは、カラム選択スイッチ１４−ｊがオフしているためセンスアンプ１５には接続されないが、バイアス回路１３−ｊにより一定電圧（Ｖｃｏｎｓｔ）に設定される。
【０４６９】
また、ブロックＢＫ１１を選択するのに必要なロウアドレス信号により、ブロック選択線ＢＳ１が駆動され、ブロックＢＫ１１を選択するＭＯＳトランジスタＢＳＷ１がオンする。
【０４７０】
一方、ブロックＢＫ１１において、ロウアドレス信号により選択されたワード線ＷＬ１は接地電位ＶＳＳに設定され、非選択のワード線ＷＬ２，ＷＬ３，ＷＬ４はフローティング状態となる。
【０４７１】
これにより、ロウアドレス信号とカラムアドレス信号により選択されたＭＴＪ１には、センスアンプ１５からのバイアス電流が流れる。
【０４７２】
尚、ブロック選択用のＭＯＳトランジスタＢＳＷ１がオフであるブロックＢＫ１ｎ，ＢＫｊｎのＭＴＪ素子１２には、電流は流れない。
【０４７３】
ブロック選択用のＭＯＳトランジスタＢＳＷ１がオンでカラムアドレス信号で非選択のブロックＢＫｊ１のＭＴＪ素子１２には、バイアス回路１３−ｊから電流が流れる。この非選択ブロックＢＫｊ１内で選択されたワード線ＷＬ１に接続するＭＴＪ５に流れる電流は接地電位ＶＳＳへと流れるため、ロウアドレス信号とカラムアドレス信号で選択されたブロックＢＫ１１のＭＴＪ１に還流することはない。
【０４７４】
Ｃ．周辺回路部の回路構造
第７の実施形態の周辺回路では、ワード線ドライバ／シンカー、書き込みビット線ドライバ、ブロック選択ドライバ、センスアンプ、バイアス回路、カラム選択スイッチは、第１乃至第６の実施形態と同様なもので充分であるため、これに関する説明は省略する。
【０４７５】
Ｄ．メモリセル部のデバイス構造
次に、メモリセル部のデバイス構造について説明する。ここでは、図４２のブロックＢＫ１１のデバイス構造を例にあげる。
【０４７６】
尚、図４３は、磁気ランダムアクセスメモリの１ブロック分の平面を表している。図４４は、磁気ランダムアクセスメモリの１ブロック分のＹ方向の断面を表している。
【０４７７】
（１）メモリセル部の構造
図４３及び４４は、本発明の第７の実施形態に係る磁気ランダムアクセスメモリの構造例の平面図及び断面図を示している。
【０４７８】
半導体基板４１の表面領域には、ブロック選択スイッチ（例えばＭＯＳトランジスタ）ＢＳＷ１，ＢＳＷ２が配置される。
【０４７９】
まず、ブロック選択スイッチＢＳＷ１のソースは、コンタクトプラグ４６を介して読み出しビット線ＢＬ−ｔ１に接続される。読み出しビット線ＢＬ−ｔ１は、例えば、Ｙ方向（カラム方向）に一直線に延び、メモリセルアレイ領域の周辺部のバイアス回路１３−１及びカラム選択スイッチ１４−１を経由して、センスアンプ１５に接続される。
【０４８０】
ブロック選択スイッチＢＳＷ１のゲートは、ブロック選択線ＢＳ１となっている。ブロック選択線ＢＳ１は、Ｘ方向に延びている。
【０４８１】
ブロック選択スイッチＢＳＷ１，ＢＳＷ２のドレインは、コンタクトプラグ４２，４４及び中間層４５Ａを介して、それぞれ下部電極４５に電気的に接続される。このような下部電極４５、コンタクトプラグ４２，４４及び中間層４５Ａは、読み出し副ビット線ＲＢＬ１’を構成する。
【０４８２】
ブロック選択スイッチＢＳＷ２のソースは、コンタクトプラグ５０，５１を介して書き込みビット線ＢＬ−ｆ１に接続される。書き込みビット線ＢＬ−ｆ１は、例えば、Ｙ方向（カラム方向）に一直線に延び、メモリセルアレイ領域の周辺部の書き込みビット線ドライバ／シンカー２０−１，２１−１に接続される。
【０４８３】
ブロック選択スイッチＢＳＷ２のゲートは、ブロック選択線ＳＳ１となっている。ブロック選択線ＳＳ１は、Ｘ方向に延びている。
【０４８４】
このようなブロック選択スイッチＢＳＷ１，ＢＳＷ２上には、Ｙ方向に並んだ４個のＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４が配置されている。
【０４８５】
ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４の一端（本実施形態では、下端）は、上部電極４５に共通に接続される。
【０４８６】
ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４の他端（本実施形態では、上端）は、それぞれ独立にワード線ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４に電気的に接続される。即ち、４つのＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４に対して、４本のワード線ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４が設けられる。このワード線ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４は、Ｘ方向（ロウ方向）に延びている。
【０４８７】
書き込みビット線ＢＬ−ｆ１は、ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４の直下であって、かつ、その近傍に配置される。書き込みビット線ＢＬ−ｆ１は、Ｙ方向（カラム方向）に延びている。
【０４８８】
このように、本実施形態では、ブロックを構成する４つのＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４に対して、１本の書き込みビット線ＢＬ−ｆ１と、１本の読み出しビット線ＢＬ−ｔ１と、２つのブロック選択スイッチＢＳＷ１，ＢＳＷ２とが設けられている。
【０４８９】
（２）ＭＴＪ素子の構造
第７の実施形態のＭＴＪ素子は、第１の実施形態と同様の構造であるため、説明は省略する。
【０４９０】
Ｅ．効果
本実施形態によれば、上記第１の実施形態と同様に、ＭＴＪ素子毎に読み出しスイッチ素子を設けた構造よりも、１ビットあたりのセル面積を縮小することができるため、セル面積を増大させることなく、大容量化を図ることができる。
【０４９１】
また、上記第１の実施形態と同様に、読み出しビット線に接続するＭＴＪ素子の数を実質的に減らすことができ、読み出し電流の回り込みを抑制できるため、誤読み出しを防止することができる。
【０４９２】
また、上記第５の実施形態と同様に、１ブロック内の複数のＭＴＪ素子で１本の書き込みビット線を共有している。従って、第１乃至第４の実施形態のように、ＭＴＪ素子毎に書き込みビット線が配置された構造よりも、メモリセル部の面積を縮小することができる。
【０４９３】
［４］その他
その他、本発明は、上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【０４９４】
例えば、各実施形態では、次のような構造に変更することも可能である。
【０４９５】
（１）各実施形態において、バイアス回路１３−ｊは、異なるカラム毎に設けられていたが、これに限定されない。
【０４９６】
つまり、図４５に示すように、バイアス回路１３を複数のカラムで共有し、各カラム毎にスイッチＳＷ−ｊを設けて、読み出し主ビット線ＲＢＬｊから外に出してもよい。
【０４９７】
（２）各実施形態において、読み出し選択スイッチＲＳＷやブロック選択スイッチＢＳＷは、ＭＯＳトランジスタやＰＮ接合ダイオードであったが、これに限定されない。
【０４９８】
つまり、読み出し選択スイッチＲＳＷやブロック選択スイッチＢＳＷは、ＭＩＳ(Metal Insulator Semiconductor)トランジスタ(ＭＯＳトランジスタを含む)、ＭＥＳ(Metal Semiconductor)トランジスタ、接合(Junction)トランジスタ、バイポーラトランジスタ、ダイオード等でもよい。
【０４９９】
（３）第７の実施形態において、書き込みビット線ＢＬ−ｆ１とワード線ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４の配置を入れ代えてもよい。
【０５００】
つまり、図４４では、ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４に対して、読み出し選択スイッチＲＳＷ１，ＲＳＷ２が存在する半導体基板４１側（図４４ではＭＴＪの下側）に書き込みビット線ＢＬ−ｆ１が配置され、反対側（図４４ではＭＴＪの上側）にワード線ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４が配置されていた。
【０５０１】
しかし、例えば、ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４に対して、読み出し選択スイッチＲＳＷ１，ＲＳＷ２が存在する半導体基板４１側にワード線ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４を配置し、反対側に書き込みビット線ＢＬ−ｆ１を配置してもよい。
【０５０２】
（４）各実施形態において、磁気抵抗効果素子としてＭＴＪ素子を用いることを前提としたが、これに限定されない。
【０５０３】
つまり、磁気抵抗効果素子として、２つの磁性層とこれら磁性層に挟まれた導体層とからなるＧＭＲ（Giant Magneto-Resistance）素子や、ペロブスカイト形Ｍｎ酸化物などによるＣＭＲ（Colossal Magneto-Resistance）素子を用いることも可能である。この場合、セルアレイ構造、読み出し動作原理、読み出し回路を適宜変更することにより、各実施形態に適用することができる。
【０５０４】
【発明の効果】
以上説明したように本発明によれば、誤読み出しを抑制することが可能な磁気ランダムアクセスメモリ及びその磁気ランダムアクセスメモリのデータ読み出し方法を提供できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る磁気ランダムアクセスメモリを示す概略的な構成図。
【図２】本発明の第１の実施形態に係る磁気ランダムアクセスメモリのデータ読み出し動作を示す図。
【図３】本発明の第１の実施形態に係るワード線ドライバ／シンカーの回路例１を示す図。
【図４】本発明の第１の実施形態に係るワード線ドライバ／シンカーの回路例２を示す図。
【図５】本発明の第１の実施形態に係る書き込みビット線ドライバ／シンカーの回路例１を示す図。
【図６】本発明の第１の実施形態に係る書き込みビット線ドライバ／シンカーの回路例２を示す図。
【図７】本発明の第１の実施形態に係る書き込みビット線ドライバ／シンカーの回路例３を示す図。
【図８】本発明の第１の実施形態に係るブロック選択ドライバの回路例を示す図。
【図９】本発明の第１の実施形態に係るバイアス回路、カラム選択スイッチ、センスアンプの回路例を示す図。
【図１０】本発明の第１の実施形態に係る参照電位の生成回路の回路例を示す図。
【図１１】本発明の第１の実施形態に係るオペアンプの回路例を示す図。
【図１２】本発明の第１の実施形態に係る差動アンプの回路例を示す図。
【図１３】本発明の第１の実施形態に係る磁気ランダムアクセスメモリのＸ方向における構造例１を示す断面図。
【図１４】本発明の第１の実施形態に係る磁気ランダムアクセスメモリのＹ方向における構造例１を示す断面図。
【図１５】本発明の第１の実施形態に係る磁気ランダムアクセスメモリのＸ方向における構造例２を示す断面図。
【図１６】本発明の第１の実施形態に係る磁気ランダムアクセスメモリのＹ方向における構造例２を示す断面図。
【図１７】本発明の第１の実施形態に係る磁気ランダムアクセスメモリのＸ方向における構造例３を示す断面図。
【図１８】本発明の第１の実施形態に係る磁気ランダムアクセスメモリのＹ方向における構造例３を示す断面図。
【図１９】本発明の第１の実施形態に係る１重トンネル接合構造のＭＴＪ素子を示す断面図。
【図２０】本発明の第１の実施形態に係る２重トンネル接合構造のＭＴＪ素子を示す断面図。
【図２１】本発明の第２の実施形態に係る磁気ランダムアクセスメモリを示す概略的な構成図。
【図２２】本発明の第２の実施形態に係るワード線ドライバ／シンカーの回路例１を示す図。
【図２３】本発明の第２の実施形態に係るワード線ドライバ／シンカーの回路例２を示す図。
【図２４】本発明の第２の実施形態に係るバイアス回路、カラム選択スイッチ、センスアンプの回路例を示す図。
【図２５】本発明の第２の実施形態に係るオペアンプの回路例を示す図。
【図２６】本発明の第２の実施形態に係る差動アンプの回路例を示す図。
【図２７】本発明の第３の実施形態に係る磁気ランダムアクセスメモリを示す概略的な構成図。
【図２８】本発明の第３の実施形態に係るワード線ドライバ／シンカーの回路例１を示す図。
【図２９】本発明の第３の実施形態に係るワード線ドライバ／シンカーの回路例２を示す図。
【図３０】本発明の第３の実施形態に係る磁気ランダムアクセスメモリのＸ方向における構造例を示す断面図。
【図３１】本発明の第３の実施形態に係る磁気ランダムアクセスメモリのＹ方向における構造例を示す断面図。
【図３２】本発明の第４の実施形態に係る磁気ランダムアクセスメモリを示す概略的な構成図。
【図３３】本発明の第４の実施形態に係るワード線ドライバ／シンカーの回路例を示す図。
【図３４】本発明の第５の実施形態に係る磁気ランダムアクセスメモリを示す概略的な構成図。
【図３５】本発明の第５の実施形態に係る書き込みビット線ドライバ／シンカーの回路例１を示す図。
【図３６】本発明の第５の実施形態に係る書き込みビット線ドライバ／シンカーの回路例２を示す図。
【図３７】本発明の第５の実施形態に係る磁気ランダムアクセスメモリのＹ方向における構造例１を示す断面図。
【図３８】本発明の第５の実施形態に係る磁気ランダムアクセスメモリの構造例２を示す平面図。
【図３９】本発明の第５の実施形態に係る磁気ランダムアクセスメモリのＹ方向における構造例２を示す断面図。
【図４０】本発明の第５の実施形態に係る磁気ランダムアクセスメモリのＹ方向における変形例を示す断面図。
【図４１】本発明の第６の実施形態に係る磁気ランダムアクセスメモリを示す概略的な構成図。
【図４２】本発明の第７の実施形態に係る磁気ランダムアクセスメモリを示す概略的な構成図。
【図４３】本発明の第７の実施形態に係る磁気ランダムアクセスメモリの構造例を示す平面図。
【図４４】本発明の第７の実施形態に係る磁気ランダムアクセスメモリのＹ方向における構造例を示す断面図。
【図４５】本発明の各実施形態に係る磁気ランダムアクセスメモリの変形例を示す概略的な構成図。
【図４６】従来技術による磁気ランダムアクセスメモリを示す概略的な構成図。
【符号の説明】
１１…メモリセルアレイ、１２…ＭＴＪ素子、１３−１，・・・１３−ｎ、２５−１，・・・２５−ｎ…バイアス回路、１４−１，・・・１４−ｎ…カラム選択スイッチ、１５…センスアンプ、１６−１，・・・１６−ｎ、１８−１，・・・１８−ｎ…ロウデコーダ、１７−１，・・・１７−ｎ…書き込みワード線ドライバ、１９−１，・・・１９−ｎ…ワード線シンカー、２０−１，・・・２０−ｊ、２１−１，・・・２１−ｊ…書き込みビット線ドライバ／シンカー、２２−１，・・・２２−ｊ、２３−１，・・・２３−ｊ…カラムデコーダ、２４−１，・・・２４−ｎ、２６−１，・・・２６−ｎ…ブロック選択ドライバ（ＢＳドライバ、ＳＳドライバ）、３１，３１ａ，３１ｂ…磁化固着層、３２，３２ａ，３２ｂ…トンネルバリア層、３３…磁気記録層、４１…半導体基板、４２Ａ，・・・４２Ｆ，４６…コンタクトプラグ、４３…中間層、４４Ａ，・・・４４Ｄ，４５…下部電極、１０１…下地接点層（下地電極層）、１０２…バッファ層、１０３…反強磁性層、１０４，１０４′，１０４″…強磁性層、１０５，１０５′，１０５″…自由記録層、１０６…接点層、１０７…非磁性層、ＭＴＪ１，・・・ＭＴＪ８…ＭＴＪ素子、ＢＫ１１，・・・ＢＫｊｎ…ブロック、ＷＬ４（ｎ−１）＋１，・・・ＷＬ４（ｎ−１）＋４…ワード線、ＷＢＬ４（ｎ−１）＋１，・・・ＷＢＬ４（ｎ−１）＋４…書き込みビット線、ＲＢＬ１，・・・ＲＢＬｊ…読み出しビット線（読み出し主ビット線）、ＲＢＬ１’，・・・ＲＢＬｊ’…読み出しビット線（読み出し副ビット線）、ＢＳ１，・・・ＢＳｎ、ＳＳ１，・・・ＳＳｎ…ブロック選択線、ＲＳＷ，ＲＳＷ１，ＲＳＷ２…読み出し選択スイッチ、ＢＬ−ｆ１，・・・ＢＬ−ｆｊ…書き込みビット線、ＢＬ−ｔ１，・・・ＢＬ−ｔｊ…読み出しビット線、ＢＳＷ１，ＢＳＷ２…ブロック選択スイッチ、ＱＰ１，・・・ＱＰ４１…ＰＭＯＳトランジスタ、ＱＮ１，・・・ＱＮ５５…ＮＭＯＳトランジスタ、ＡＤ１，・・・ＡＤ１４…ＡＮＤ回路、ＮＤ１，・・・ＮＤ１８…ＮＡＮＤ回路、ＯＲ１，・・・ＯＲ５…ＯＲ回路、ＩＮＶ１，・・・ＩＮＶ９…インバータ回路、ＯＰ１，・・・ＯＰ４…オペアンプ、Ｒｆ１，・・・Ｒｆ４…フィードバック抵抗。
【図１】
2004206796.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【手続補正書】
【提出日】平成15年6月27日(2003.6.27)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項１
【補正方法】変更
【補正の内容】
【請求項１】
磁気抵抗効果を利用する複数の磁気抵抗効果素子で１ブロックが構成され、このブロックがロウ方向及びカラム方向に複数個配置されたメモリセルアレイを有する磁気ランダムアクセスメモリであって、
第１のブロック内に設けられた複数の第１の磁気抵抗効果素子と、
前記複数の第１の磁気抵抗効果素子の一端にそれぞれ独立して接続され、前記ロウ方向に延在された複数の第１のワード線と、
前記複数の第１の磁気抵抗効果素子の他端に共通して接続された第１の読み出し副ビット線と、
前記第１の読み出し副ビット線の一端に第１の電流経路の一端が接続された第１のブロック選択スイッチと、
前記第１の電流経路の他端に接続され、前記カラム方向に延在された第１の読み出し主ビット線と
を具備することを特徴とする磁気ランダムアクセスメモリ。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】請求項１０
【補正方法】変更
【補正の内容】
【請求項１０】
前記第１のブロックと同一ロウに配置された第２のブロックは、
前記複数の第１のワード線にそれぞれ独立して一端が接続された複数の第２の磁気抵抗効果素子と、
前記複数の第２の磁気抵抗効果素子の他端に共通して接続された第２の読み出し副ビット線と、
前記第２の読み出し副ビット線に第２の電流経路の一端が接続された第２のブロック選択スイッチと、
前記第２の電流経路の他端に接続され、前記カラム方向に延在された第２の読み出し主ビット線と
を具備し、
データを読み出す場合、前記複数の第１のワード線の中からロウアドレスにより選択ワード線が選ばれ、
前記複数の第１及び第２の磁気抵抗効果素子のうち、前記選択ワード線に接続された磁気抵抗効果素子には、すべて電流が流れることを特徴とする請求項１に記載の磁気ランダムアクセスメモリ。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】請求項１７
【補正方法】変更
【補正の内容】
【請求項１７】
前記第１のブロックと同一のカラムで、かつ異なるロウに配置された第３のブロックは、
複数の第３の磁気抵抗効果素子と、
前記複数の第３の磁気抵抗効果素子の一端にそれぞれ独立して接続された複数の第２のワード線と、
前記複数の第３の磁気抵抗効果素子の他端に共通して接続された第３の読み出し副ビット線と、
第３の電流経路の一端が前記第３の読み出し副ビット線に接続され、前記第３の電流経路の他端が前記第１の読み出し主ビット線に接続された第３のブロック選択スイッチと
を具備し、
前記第１のブロックのデータを読み出す場合、
前記複数の第２のワード線は、前記第１の読み出し主ビット線の電位よりも高電位又は低電位に設定されていることを特徴とする請求項１に記載の磁気ランダムアクセスメモリ。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】請求項４１
【補正方法】変更
【補正の内容】
【請求項４１】
前記複数の第１の磁気抵抗効果素子を半導体基板の表面に対して平行な方向に並べて前記第１のブロックを構成し、
第４の電流経路の一端が前記第４の読み出し副ビット線の他端に接続された第４のブロック選択スイッチと
をさらに具備することを特徴とする請求項１に記載の磁気ランダムアクセスメモリ。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】請求項４３
【補正方法】変更
【補正の内容】
【請求項４３】
前記複数の第１の磁気抵抗効果素子で共有して使用され、前記複数の第１の磁気抵抗効果素子の前記他端側に配置され、前記カラム方向に延在され、前記第４の電流経路の他端に接続された第１の書き込みビット線と
をさらに具備することを特徴とする請求項４１に記載の磁気ランダムアクセスメモリ。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】請求項４７
【補正方法】変更
【補正の内容】
【請求項４７】
前記複数の第１の磁気抵抗効果素子に書き込むデータの値は、前記第１の書き込みビット線に流れる書き込み電流の向きによって決定されることを特徴とする請求項４３に記載の磁気ランダムアクセスメモリ。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】請求項５０
【補正方法】変更
【補正の内容】
【請求項５０】
磁気抵抗効果を利用する複数の第１の磁気抵抗効果素子と、前記複数の第１の磁気抵抗効果素子の一端にそれぞれ独立して接続された複数の第１のワード線と、前記複数の第１の磁気抵抗効果素子の他端に共通して接続された第１の読み出し副ビット線と、前記第１の読み出し副ビット線に第１の電流経路の一端が接続された第１のブロック選択スイッチと、前記第１の電流経路の他端に接続された第１の読み出し主ビット線とを有する第１のブロックと、
前記第１のブロックと同一のロウでかつ異なるカラムに配置され、前記磁気抵抗効果を利用する複数の第２の磁気抵抗効果素子と、前記複数の第２の磁気抵抗効果素子の一端にそれぞれ独立して接続された前記複数の第１のワード線と、前記複数の第１の磁気抵抗効果素子の他端に共通して接続された第２の読み出し副ビット線と、前記第２の読み出し副ビット線に第２の電流経路の一端が接続された第２のブロック選択スイッチと、前記第２の電流経路の他端に接続された第２の読み出し主ビット線とを有する第２のブロックと、
前記第１のブロックと異なるロウでかつ同一のカラムに配置され、前記磁気抵抗効果を利用する複数の第３の磁気抵抗効果素子と、前記複数の第３の磁気抵抗効果素子の一端にそれぞれ独立して接続された複数の第２のワード線と、前記複数の第３の磁気抵抗効果素子の他端に共通して接続された第３の読み出し副ビット線と、前記第３の読み出し副ビット線に第３の電流経路の一端が接続された第３のブロック選択スイッチと、前記第３の電流経路の他端に接続された前記第１の読み出し主ビット線とを有する第３のブロックと、
前記第１乃至第３のブロックの周辺に配置され、前記第１の読み出し主ビット線に接続された第１のバイアス回路と、
前記第１乃至第３のブロックの周辺に配置され、前記第２の読み出し主ビット線に接続された第２のバイアス回路と、
前記第１乃至第３のブロックの周辺に配置され、前記第１及び第２の読み出し主ビット線に接続されたセンスアンプと
を具備する磁気ランダムアクセスメモリのデータ読み出し方法であって、
前記第１のブロック内の前記複数の第１の磁気抵抗効果素子の中の第１の選択磁気抵抗効果素子のデータを読み出す際、
前記第１の読み出し主ビット線を前記センスアンプに接続するステップと、
前記複数の第１のワード線の中から、前記第１の選択磁気抵抗効果素子に接続する選択ワード線を選択するステップと、
前記第１の選択磁気抵抗効果素子に第１の読み出し電流を流し、前記第２のブロック内の前記複数の第２の磁気抵抗効果素子の中の前記選択ワード線に接続する第２の選択磁気抵抗効果素子に第２の読み出し電流を流すことによって、前記センスアンプで前記第１の選択磁気抵抗効果素子のデータを読み出すステップと
を具備することを特徴とする磁気ランダムアクセスメモリのデータ読み出し方法。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】請求項６０
【補正方法】変更
【補正の内容】
【請求項６０】
前記第１及び第２のブロック選択スイッチはオンし、前記第３のブロック選択スイッチはオフしていることを特徴とする請求項５０に記載の磁気ランダムアクセスメモリのデータ読み出し方法。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００３７
【補正方法】変更
【補正の内容】
【００３７】
本発明の第１の視点による磁気ランダムアクセスメモリは、磁気抵抗効果を利用する複数の磁気抵抗効果素子で１ブロックが構成され、このブロックがロウ方向及びカラム方向に複数個配置されたメモリセルアレイを有する磁気ランダムアクセスメモリであって、第１のブロック内に設けられた複数の第１の磁気抵抗効果素子と、前記複数の第１の磁気抵抗効果素子の一端にそれぞれ独立して接続され、前記ロウ方向に延在された複数の第１のワード線と、前記複数の第１の磁気抵抗効果素子の他端に共通して接続された第１の読み出し副ビット線と、前記第１の読み出し副ビット線の一端に第１の電流経路の一端が接続された第１のブロック選択スイッチと、前記第１の電流経路の他端に接続され、前記カラム方向に延在された第１の読み出し主ビット線とを具備する。


【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００３８
【補正方法】変更
【補正の内容】
【００３８】
本発明の第２の視点による磁気ランダムアクセスメモリのデータ読み出し方法は、磁気抵抗効果を利用する複数の第１の磁気抵抗効果素子と、前記複数の第１の磁気抵抗効果素子の一端にそれぞれ独立して接続された複数の第１のワード線と、前記複数の第１の磁気抵抗効果素子の他端に共通して接続された第１の読み出し副ビット線と、前記第１の読み出し副ビット線に第１の電流経路の一端が接続された第１のブロック選択スイッチと、前記第１の電流経路の他端に接続された第１の読み出し主ビット線とを有する第１のブロックと、前記第１のブロックと同一のロウでかつ異なるカラムに配置され、前記磁気抵抗効果を利用する複数の第２の磁気抵抗効果素子と、前記複数の第２の磁気抵抗効果素子の一端にそれぞれ独立して接続された前記複数の第１のワード線と、前記複数の第１の磁気抵抗効果素子の他端に共通して接続された第２の読み出し副ビット線と、前記第２の読み出し副ビット線に第２の電流経路の一端が接続された第２のブロック選択スイッチと、前記第２の電流経路の他端に接続された第２の読み出し主ビット線とを有する第２のブロックと、前記第１のブロックと異なるロウでかつ同一のカラムに配置され、前記磁気抵抗効果を利用する複数の第３の磁気抵抗効果素子と、前記複数の第３の磁気抵抗効果素子の一端にそれぞれ独立して接続された複数の第２のワード線と、前記複数の第３の磁気抵抗効果素子の他端に共通して接続された第３の読み出し副ビット線と、前記第３の読み出し副ビット線に第３の電流経路の一端が接続された第３のブロック選択スイッチと、前記第３の電流経路の他端に接続された前記第１の読み出し主ビット線とを有する第３のブロックと、前記第１乃至第３のブロックの周辺に配置され、前記第１の読み出し主ビット線に接続された第１のバイアス回路と、前記第１乃至第３のブロックの周辺に配置され、前記第２の読み出し主ビット線に接続された第２のバイアス回路と、前記第１乃至第３のブロックの周辺に配置され、前記第１及び第２の読み出し主ビット線に接続されたセンスアンプとを具備する磁気ランダムアクセスメモリのデータ読み出し方法であって、前記第１のブロック内の前記複数の第１の磁気抵抗効果素子の中の第１の選択磁気抵抗効果素子のデータを読み出す際、前記第１の読み出し主ビット線を前記センスアンプに接続するステップと、前記複数の第１のワード線の中から、前記第１の選択磁気抵抗効果素子に接続する選択ワード線を選択するステップと、前記第１の選択磁気抵抗効果素子に第１の読み出し電流を流し、前記第２のブロック内の前記複数の第２の磁気抵抗効果素子の中の前記選択ワード線に接続する第２の選択磁気抵抗効果素子に第２の読み出し電流を流すことによって、前記センスアンプで前記第１の選択磁気抵抗効果素子のデータを読み出すステップとを具備する。