(57)【要約】【課題】高い周波数のＯＳＤ表示用クロックでもＯＳＤ表示を正常に行う。【解決手段】ＯＳＤ表示を行うためのデータをＯＳＤ表示ブロック毎に設定するＯＳＤＲＡＭ１ａ，１ｂと、ＯＳＤＲＡＭ１ａ，１ｂに設定するデータをＣＰＵ４から転送するメモリバス１１と、ＯＳＤ表示を行うためにＯＳＤＲＡＭ１ａ，１ｂに設定されているデータを転送するＯＳＤローカルバス１２とを備え、スイッチ２ａ，２ｂを切り替えて、ＯＳＤＲＡＭ１ａ，１ｂに交互にデータを設定し、設定されたデータをＯＳＤＲＡＭ１ａ，１ｂから交互にＯＳＤローカルバス１２に転送する。【選択図】        図１
2004258212.tif 000002
【特許請求の範囲】
【請求項１】
ＯＳＤ表示を行うためのデータをＯＳＤ表示ブロック毎に設定する第１及び第２のＯＳＤＲＡＭと、
上記第１及び第２のＯＳＤＲＡＭに設定するデータを転送するメモリバスと、
ＯＳＤ表示を行うために上記第１及び第２のＯＳＤＲＡＭに設定されているデータを転送するＯＳＤローカルバスとを備え、
上記メモリバスから上記第１及び第２のＯＳＤＲＡＭに交互にデータを設定し、設定されたデータを上記第１及び第２のＯＳＤＲＡＭから交互に上記ＯＳＤローカルバスに転送することを特徴とする画面表示回路。
【請求項２】
ＯＳＤ表示を行うためのデータを設定するＯＳＤＲＡＭと、
上記ＯＳＤＲＡＭに設定するデータを転送するメモリバスと、
上記ＯＳＤＲＡＭに設定されているデータから読み出されたデータを格納するバッファと、
ＯＳＤ表示を行うために上記バッファに格納されているデータを転送するＯＳＤローカルバスと、
上記ＯＳＤＲＡＭに設定されているデータから１水平走査線でＯＳＤ表示に必要なデータを読み出して上記バッファに格納すると共に、上記バッファに格納されているデータが上記ＯＳＤローカルバスに転送されている間に、上記メモリバスから上記ＯＳＤＲＡＭにデータを設定するバッファ転送制御回路とを備えたことを特徴とする画面表示回路。
【請求項３】
バッファ転送制御回路は、１水平走査線でＯＳＤ表示を行う前のその１水平走査線の期間に、１水平走査線でＯＳＤ表示に必要なデータを読み出してバッファに格納することを特徴とする請求項２記載の画面表示回路。
【請求項４】
バッファ転送制御回路は、１水平走査線でＯＳＤ表示を行った後のその１水平走査線の期間に、次の１水平走査線でＯＳＤ表示に必要なデータを読み出してバッファに格納することを特徴とする請求項２記載の画面表示回路。
【請求項５】
バッファ転送制御回路が、１水平走査線でＯＳＤ表示を行う前のその１水平走査線の期間に１水平走査線でＯＳＤ表示に必要なデータを読み出してバッファに格納するか、又は１水平走査線でＯＳＤ表示を行った後のその１水平走査線の期間に次の１水平走査線でＯＳＤ表示に必要なデータを読み出してバッファに格納するかを選択可能にしたことを特徴とする請求項２記載の画面表示回路。
【請求項６】
バッファとしてデュアルポートＲＡＭを使用したことを特徴とする請求項２記載の画面表示回路。
【請求項７】
バッファ転送制御回路は、ＯＳＤＲＡＭに設定されているデータから、１文字分の表示期間に２文字分以上のデータを、１水平走査線で表示する順に先読みしてバッファに格納することを特徴とする請求項２記載の画面表示回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は画面上に文字、数字、記号等のパターンを表示させる画面表示装置に関するものである。
【０００２】
【従来の技術】
図７は従来の画面表示装置（Ｏｎ−Ｓｃｒｅｅｎ−Ｄｉｓｐｌａｙ）の一般的な構成を示すブロック図である。この画面表示装置はＯＳＤＲＡＭ１、ＣＰＵ４、ＯＳＤＲＡＭ調停回路９、メモリバス１１、ＯＳＤローカルバス１２及びＯＳＤＲＡＭバス１３により構成されている。画面上に文字、数字、記号等のパターンを表示させるにあたっては、事前にＣＰＵ４により、文字コードや色コード等のアトリビュートコードのデータをＯＳＤＲＡＭ１に設定し、その設定されたデータに従って画面上に文字、数字、記号等のパターンを表示させている。
【０００３】
この画面表示装置では、外部から入力されるＯＳＤ表示用クロックを動作クロックとし、これに同期して各ブロックが動作する。ＯＳＤＲＡＭ１も同様にこのＯＳＤ表示用クロックに同期して、ＯＳＤローカルバス１２を介して、文字コードをキャラクタＲＯＭ（図示せず）に、アトリビュートコードを出力回路（図示せず）に転送する。
【０００４】
また、ＯＳＤＲＡＭ１をアクセスするパスとしてメモリバス１１があり、これは文字コードやアトリビュートコードを設定するためのパスである。このメモリバス１１を介して文字コードやアトリビュートコードをＯＳＤＲＡＭ１に設定するときは、ＣＰＵ４の基本動作クロックで行われる。このＣＰＵ４の基本動作クロックとＯＳＤ表示用クロックは、例えば特許文献１に示すように、異なる動作周波数のクロックが使用されている。
【０００５】
通常、この基本動作クロックと表示用クロックは非同期で動作するもので、ＯＳＤＲＡＭ１に対し、メモリバスアクセス、ＯＳＤローカルバスアクセスの２つの異なるアクセスタイミングが発生する。ＯＳＤＲＡＭ１がデュアルポートＲＡＭで構成されていれば、２つの異なるアクセスタイミングでのアクセスは問題とならないが、デュアルポートＲＡＭは、シングルポートＲＡＭに比べ、その回路規模は大きくなるので通常は使用されていない。よって、ＯＳＤＲＡＭ１には、２つの異なるアクセスタイミングを調停するためのＯＳＤＲＡＭ調停回路９が付加されている。
【０００６】
図８は各バス上のデータタイミングを示すタイミングチャートであり、図８（ａ）はメモリバス１１上のデータタイミング、図８（ｂ）はＯＳＤローカルバス１２上のデータタイミング、図８（ｃ）はＯＳＤＲＡＭバス１３上のデータタイミングをそれぞれ示している。
【０００７】
ＯＳＤ表示処理中では、ＯＳＡＤＲＡＭ調停回路９は、図８（ｂ）に示すように、ＯＳＤ表示用クロックに同期して、ＯＳＤＲＡＭ１よりＯＳＤＲＡＭバス１３を介してＯＳＤローカルバス１２にデータを転送している。このとき、図８（ａ）に示すように、ＣＰＵ４からＯＳＤＲＡＭ１へのアクセスがあった場合には、ＯＳＡＤＲＡＭ調停回路９はメモリバス１１からのアクセスを優先させ、図８（ｃ）に示すように、ＯＳＤＲＡＭバス１３にはメモリバス１１からのデータを割り込ませる。ＣＰＵ４からのアクセスが終了後、ＯＳＡＤＲＡＭ調停回路９は、ＯＳＤＲＡＭバス１３のアクセス権をＯＳＤ処理に戻してＯＳＤ表示を継続処理する。
【０００８】
ＯＳＤ表示の機能向上として、１走査区間内での文字数の増加や水平走査周波数の高い機能ＴＶ等に対応するためには、ＯＳＤ表示用クロックの高速化の要求が強くなっている。図９は図８のＯＳＤ表示用クロックの動作周波数より高い動作周波数を使用した場合の各バス上のデータタイミングを示すタイミングチャートである。この場合には、図９（ｃ）に示すように、ＯＳＤＲＡＭバス１３上の文字コードＤ，Ｆのデータが短くなり、次段のＯＳＤＲＯＭ（図示せず）や出力回路（図示せず）への転送マージンが低下する。また、ＯＳＤ表示用クロックの動作周波数をさらに高くすると、データが欠落してしまう可能性もある。
【０００９】
【特許文献１】
特許第２７１５１７９号公報（第２ページ、右欄「作用」の欄）
【００１０】
【発明が解決しようとする課題】
従来の画面表示装置は以上のように構成されているので、ＯＳＤ表示用クロックの動作周波数を高くした場合に、ＯＳＤローカルバス１２上へのデータが欠落してしまいＯＳＤ表示が正常にできなくなるという課題があった。
【００１１】
この発明は上記のような課題を解決するためになされたもので、ＯＳＤ表示用クロックの動作周波数を高くしても、ＯＳＣＲＡＭをデュアルポート化することなしに、ＯＳＤ表示を正常に行える画面表示装置を得ることを目的とする。
【００１２】
【課題を解決するための手段】
この発明に係る画面表示装置は、ＯＳＤ表示を行うためのデータをＯＳＤ表示ブロック毎に設定する第１及び第２のＯＳＤＲＡＭと、第１及び第２のＯＳＤＲＡＭに設定するデータを転送するメモリバスと、ＯＳＤ表示を行うために第１及び第２のＯＳＤＲＡＭに設定されているデータを転送するＯＳＤローカルバスとを備え、メモリバスから第１及び第２のＯＳＤＲＡＭに交互にデータを設定し、設定されたデータを第１及び第２のＯＳＤＲＡＭから交互にＯＳＤローカルバスに転送するものである。
【００１３】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態１．
図１はこの発明の実施の形態１による画面表示装置の構成を示すブロック図である。図１に示すように、画面表示装置は、ＯＳＤＲＡＭ１ａ（第１のＯＳＤＲＡＭ）、ＯＳＤＲＡＭ１ｂ（第２のＯＳＤＲＡＭ）、スイッチ２ａ，２ｂ、レジスタ３、ＣＰＵ４、ＯＳＤ表示制御回路５、メモリバス１１、ＯＳＤローカルバス１２及びＯＳＤＲＡＭバス１３ａ，１３ｂにより構成されている。
【００１４】
次に動作について説明する。
ＯＳＤＲＡＭ１ａ，１ｂは、それぞれ物理的に独立したメモリモジュールで、それぞれスイッチ２ａ，２ｂを介して、メモリバス１１又はＯＳＤローカルバス１２に接続される。スイッチ２ａ，２ｂはレジスタ３に設定されるスイッチ切り替えビット１０１の値により制御される。レジスタ３からのスイッチ切り替えビット１０１の値により、スイッチ２ａ，２ｂはＯＳＤＲＡＭ１ａ，１ｂをメモリバス１１又はＯＳＤローカルバス１２のいずれかに接続する。
【００１５】
ここでは、スイッチ切り替えビット１０１の値が“０”の場合に、ＯＳＤＲＡＭ１ａをメモリバス１１に接続し、ＯＳＤＲＡＭ１ｂをＯＳＤローカルバス１２に接続する。また、スイッチ切り替えビット１０１の値が“１”の場合には、ＯＳＤＲＡＭ１ａをＯＳＤローカルバス１２に接続し、ＯＳＤＲＡＭ１ｂをメモリバス１１に接続する。
【００１６】
ＯＳＤＲＡＭ１ａ，１ｂには、画面上のＯＳＤ表示における各ＯＳＤ表示ブロック毎のデータが設定される。そして、ＣＰＵ４は、画面上のどのＯＳＤ表示ブロックのＯＳＤ表示を行うかを管理しており、レジスタ３にスイッチ切り替えビット１０１の値を設定してスイッチ２ａ，２ｂを切り替えることにより、該当するＯＳＤ表示ブロックのＯＳＤ表示を行うためのデータが設定されているＯＳＤＲＡＭ１ａ又はＯＳＤＲＡＭ１ｂを、ＯＳＤローカルバス１２に接続する。
【００１７】
例えば、レジスタ３のスイッチ切り替えビット１０１の値が“０”の場合に、ＯＳＤＲＡＭ１ｂをＯＳＤローカルバス１２に接続することにより、ＯＳＤＲＡＭ１ｂに設定されているデータを、ＯＳＤ表示用クロックに同期して、ＯＳＤＲＡＭバス１３ｂ、スイッチ２ｂを介してＯＳＤローカルバス１２に転送する。また、このとき、ＯＳＤＲＡＭ１ａはメモリバス１１に接続されているので、ＣＰＵ４は次のＯＳＤ表示ブロックにＯＳＤ表示させるためのデータを、ＣＰＵ４の基本動作クロックに同期して、メモリバス１１、スイッチ２ａ、ＯＳＤＲＡＭバス１３ａを介してＯＳＤＲＡＭ１ａに設定する。
【００１８】
ＯＳＤ表示制御回路５は、垂直同期信号及び水平同期信号を基準に、ＯＳＤＲＡＭ１ａに対応するＯＳＤ表示ブロック、又はＯＳＤＲＡＭ１ｂに対応するＯＳＤ表示ブロックを選択し、各ＯＳＤ表示ブロックのＯＳＤ表示が終了すると、ＣＰＵ４に対して割り込み信号１０２を出力する。
【００１９】
ＯＳＤＲＡＭ１ｂに設定されているデータに対応するＯＳＤ表示ブロックのＯＳＤ表示が終了すると、ＣＰＵ４はＯＳＤ表示制御回路５からの割り込み信号１０２を受けて、レジスタ３のスイッチ切り替えビット１０１の値を“１”に設定する。スイッチ２ａによりＯＳＤＲＡＭ１ａはＯＳＤローカルバス１２に接続され、ＯＳＤＲＡＭ１ａに設定されているデータを、ＯＳＤ表示用クロックに同期して、ＯＳＤＲＡＭバス１３ａ、スイッチ２ａを介してＯＳＤローカルバス１２に転送する。そして、スイッチ２ｂによりＯＳＤＲＡＭ１ｂはメモリバス１１に接続され、ＣＰＵ４は次のＯＳＤ表示ブロックにＯＳＤ表示させるためのデータを、ＣＰＵ４の基本動作クロックに同期して、メモリバス１１、スイッチ２ｂ、ＯＳＤＲＡＭバス１３ｂを介してＯＳＤＲＡＭ１ｂに設定する。
【００２０】
ＯＳＤＲＡＭ１ａに設定されているデータに対応するＯＳＤ表示ブロックのＯＳＤ表示が終了すると、ＣＰＵ４はＯＳＤ表示制御回路５からの割り込み信号１０２を受けて、レジスタ３のスイッチ切り替えビット１０１の値を“０”に設定する。
【００２１】
このように、画面上のＯＳＤ表示ブロック毎にＯＳＤ表示させるためのデータをＯＳＤＲＡＭ１ａ及びＯＳＤＲＡＭ１ｂに交互に設定し、設定されたデータをＯＳＤＲＡＭ１ａ及びＯＳＤＲＡＭ１ｂから交互にＯＳＤローカルバス１２に転送することにより、ＣＰＵ４が基本動作クロックに同期してＯＳＤ表示のためのデータをＯＳＤＲＡＭ１ａ及びＯＳＤＲＡＭ１ｂに設定するタイミングにかかわらず、ＯＳＤＲＡＭ１ａ及びＯＳＤＲＡＭ１ｂに設定されているデータを欠落することなく、常にＯＳＤ表示用クロックに同期してＯＳＤローカルバス１２に転送することができる。
【００２２】
このように、２つのＯＳＤＲＡＭ１ａ，１ｂを独立して動作させることができ、基本動作クロックとＯＳＤ表示用クロックによる非同期動作に関係なく、２つのＯＳＤＲＡＭ１ａ，１ｂにアクセスが可能になる。
【００２３】
以上のように、この実施の形態１によれば、ＯＳＤ表示を行うＯＳＤ表示ブロック毎のデータを設定する２つのＯＳＤＲＡＭ１ａ，１ｂを備え、この２つのＯＳＤＲＡＭ１ａ，１ｂに交互にＯＳＤ表示のためのデータを設定し、設定されたデータをＯＳＤＲＡＭ１ａ及びＯＳＤＲＡＭ１ｂから交互にＯＳＤローカルバス１２に転送することにより、ＯＳＤＲＡＭバス１３ａ，１３ｂ上に、メモリバス１１からＯＳＤＲＡＭ１ａ，１ｂへ設定されるデータと、ＯＳＤＲＡＭ１ａ，１ｂからＯＳＤローカルバス１２に出力されるデータとの衝突がなく、ＯＳＤ表示用クロックの動作周波数を高くしても、ＯＳＤ表示を正常に行うことができるという効果が得られる。
【００２４】
実施の形態２．
図２はこの発明の実施の形態２による画面表示装置の構成を示すブロック図である。図２に示すように、画面表示装置は、ＯＳＤＲＡＭ１、ＣＰＵ４、ＯＳＤ表示制御回路５、バッファ転送制御回路６１及びバッファ６２を備えたバッファ付ＯＳＤＲＡＭ調停回路６、メモリバス１１、ＯＳＤローカルバス１２、ＯＳＤＲＡＭバス１３、バッファ入力バス１４及びバッファ出力バス１５により構成されている。ここで、バッファ６２の「ＳＡ」はバッファ６２に備えられている「Ｓｅｎｓｅ  Ａｍｐ」を示している。
【００２５】
次に動作について説明する。
従来の図７に示すＯＳＤＲＡＭ調停回路９は、ＯＳＤＲＡＭ１の読み出し時にはバッファ転送させることなく、読み出したデータを直接ＯＳＤローカルバス１２へ転送しているが、この実施の形態２のバッファ付ＯＳＤＲＡＭ調停回路６では、バッファ６２を備え、読み出したデータをバッファ６２にバッファ転送して一旦格納してからＯＳＤローカルバス１２へ転送する。
【００２６】
このバッファ付ＯＳＤＲＡＭ調停回路６はＯＳＤ表示制御回路５から出力されるバッファ転送制御イネーブル信号１０３により能動化される。このバッファ転送制御イネーブル信号１０３は画面上でＯＳＤ表示が行われていない区間でイネーブルになる信号である。
【００２７】
図３は画面上のＯＳＤ表示エリアを示す図である。このＯＳＤ表示エリアは、通常、複数のＯＳＤ表示ブロックより構成されている。ここでは、水平同期信号によって水平走査が開始されてからＯＳＤ表示が行われるまでの１水平走査線の区間▲１▼でイネーブルになる場合で説明する。
【００２８】
バッファ転送制御イネーブル信号１０３が１水平走査線の区間▲１▼でイネーブルになると、バッファ転送制御回路６１はＯＳＤＲＡＭ１から１水平走査線に表示すべきキャラクタ数のデータをＯＳＤＲＡＭバス１３、バッファ入力バス１４を介してバッファ６２へ転送して格納する。１水平走査線で３２文字分の各文字のの一部を表示する場合、１文字分のＯＳＤ表示に必要なデータが２バイトとすれば、転送すべきデータは２×３２＝６４バイトとなる。
【００２９】
１水平走査線の区間▲１▼が終了してＯＳＤ表示を行う際には、バッファ６２からバッファ出力バス１５を介して、格納されているデータがＯＳＤローカルバス１２へ順次転送される。このとき、ＣＰＵ４はＯＳＤ表示制御回路５に設定されている区間▲１▼でないことを示すフラグビット１０４を読み込んで、次の１水平走査線に表示すべきキャラクタ数のデータをメモリバス１１を介してバッファ転送制御回路６１に転送し、バッファ転送制御回路６１は転送されたデータをＯＳＤＲＡＭバス１３を介してＯＳＤＲＡＭ１に設定する。
【００３０】
このように、１水平走査線の区間▲１▼以外はＯＳＤ表示のスピードに関係なく、ＯＳＤＲＡＭ１にアクセスしてＯＳＤ表示のためのデータを設定することが可能になる。このＯＳＤＲＡＭ１からバッファ６２へのデータの転送と、バッファ６２からのＯＳＤローカルバス１２へのデータの転送は、次の１水平走査線でも同様に行われる。
【００３１】
以上のように、この実施の形態２によれば、バッファ転送制御回路６１が、ＯＳＤＲＡＭ１に設定されているＯＳＤ表示用のデータから、１水平走査線でＯＳＤ表示を行うデータを、水平同期信号によって水平走査が開始されてからＯＳＤ表示が行われるまでの１水平走査線の区間▲１▼でバッファ６２に一旦格納し、バッファ６２に格納されているデータがＯＳＤローカルバス１２に転送されＯＳＤ表示をしている間に、ＣＰＵ４がＯＳＤＲＡＭ１にＯＳＤ表示のためのデータを設定することにより、ＯＳＤＲＡＭバス１３上に、メモリバス１１からＯＳＤＲＡＭ１に設定されるデータと、ＯＳＤＲＡＭ１からＯＳＤローカルバス１２に出力されるデータとの衝突がなく、ＯＳＤ表示用クロックの動作周波数を高くしても、ＯＳＤ表示を正常に行うことができるという効果が得られる。
【００３２】
実施の形態３．
この発明の実施の形態３による画面表示装置の構成を示すブロック図は、実施の形態２の図２において、バッファ転送制御イネーブル信号１０３をバッファ転送制御イネーブル信号１０５とし、フラグビット１０４をフラグビット１０６としたものである。実施の形態２では、図３に示す画面の各水平走査線のＯＳＤ表示の前の区間▲１▼でバッファ転送を行ったが、画面上のＯＳＤ表示位置によっては、ＯＳＤ表示の前の区間▲１▼が短くなる場合がある。この場合、ＯＳＤ表示の終了後から次の水平走査線のための水平同期信号が入力されるまでの区間▲２▼に、次の１水平走査線でＯＳＤ表示すべきデータをバッファ転送しておく方法も考えられる。
【００３３】
この場合、図２のＯＳＤ表示制御回路５より、図３の画面上の区間▲２▼でイネーブルとなるバッファ転送制御イネーブル信号１０５を出力し、ＣＰＵ４はＯＳＤ表示制御回路５に設定されている区間▲２▼でないことを示すフラグビット１０６を読み込むものとする。バッファ転送制御イネーブル信号１０５が１水平走査線の区間▲２▼でイネーブルになると、バッファ転送制御回路６１は、ＯＳＤＲＡＭ１から１水平走査線で３２文字を表示させるための６４バイト分のデータをＯＳＤＲＡＭバス１３及びバッファ入力バス１４を介してバッファ６２へ転送して格納する。
【００３４】
区間▲２▼が終了し次の１水平走査線でＯＳＤ表示を行う際には、バッファ６２からバッファ出力バス１５を介して、格納されているデータがＯＳＤローカルバス１２へ順次転送される。このとき、ＣＰＵ４はＯＳＤ表示制御回路５に設定されている区間▲２▼でないことを示すフラグビット１０６を読み込んで、次の１水平走査線に表示すべきキャラクタ数のデータをメモリバス１１を介してバッファ転送制御回路６１に転送し、バッファ転送制御回路６１はＯＳＤＲＡＭバス１３を介してＯＳＤＲＡＭ１に転送されたデータを設定する。
【００３５】
以上のように、この実施の形態３によれば、バッファ転送制御回路６１が、ＯＳＤＲＡＭ１に設定されているＯＳＤ表示用のデータから、１水平走査線でＯＳＤ表示を行うデータを、ＯＳＤ表示の終了後から次の水平走査線のための水平同期信号が入力されるまでの区間▲２▼でバッファ６２にバッファ転送して一旦格納し、バッファ６２に格納されているデータがＯＳＤローカルバス１２に出力されてＯＳＤ表示をしている間に、ＣＰＵ４がＯＳＤＲＡＭ１にＯＳＤ表示のためのデータを設定することにより、ＯＳＤＲＡＭバス１３上に、メモリバス１１からＯＳＤＲＡＭ１に設定されるデータと、ＯＳＤＲＡＭ１からＯＳＤローカルバス１２に出力されるデータとの衝突がなく、ＯＳＤ表示用クロックの動作周波数を高くしても、ＯＳＤ表示を正常に行うことができるという効果が得られる。
【００３６】
実施の形態４．
図４はこの発明の実施の形態４による画面表示装置の構成を示すブロック図である。図４に示すように、画面表示装置は、ＯＳＤＲＡＭ１、ＣＰＵ４、ＯＳＤ表示制御回路５、バッファ転送制御回路６１及びバッファ６２を備えたバッファ付ＯＳＤＲＡＭ調停回路６、スイッチ７ａ，７ｂ、レジスタ８、メモリバス１１、ＯＳＤローカルバス１２、ＯＳＤＲＡＭバス１３、バッファ入力バス１４及びバッファ出力バス１５により構成されている。
【００３７】
次に動作について説明する。
上記実施の形態２又は上記実施の形態３では、図３に示す画面上の区間▲１▼又は区間▲２▼で、ＯＳＤＲＡＭ１に設定されているデータをバッファ６２にバッファ転送を行っており、ＯＳＤ表示を画面上のどの位置で表示するかで、この区間▲１▼、区間▲２▼の時間は決定されている。ここで、この区間▲１▼、区間▲２▼の時間について検討する。
【００３８】
例えば、ＮＴＳＣ方式の場合、
カラーサブキャリア周波数ｆｓｃ＝３．５７９５４５ＭＨｚ、
水平周波数ｆｈ＝ｆｓｃ×２／４５５≒１５７３４．２６４Ｈｚ、
水平走査線１Ｈ＝１／ｆｈ≒６３．６μｓｅｃ、
ＯＳＤ表示クロックの動作周波数ｆｏｓｃ＝２７ＭＨｚとすると、
１文字の表示処理時間≒１１８４ｎｓｅｃ（１６ドット×７４ｎｓｅｃ）、
１表示ブロックのＴＶ表示区間＝１１８４ｎｓｅｃ×３４文字
＝４０２５６ｎｓｅｃ≒４０．３μｓｅｃ、
ＴＶ画面上に現れない左１文字目の表示前のＯＳＤ回路動作時間
＝１１８４ｎｓｅｃ×２文字＝２３６８ｎｓｅｃ≒２．４μｓｅｃ
となり、１水平走査線中のＯＳＤ表示処理には、「４０．３μｓｅｃ＋２．４μｓｅｃ」の時間を要することになる。よって、
バッファ転送に使用できる区間▲１▼、区間▲２▼の時間
＝６３．６μｓｅｃ−４０．３μｓｅｃ−２．４μｓｅｃ≒２０．９μｓｅｃ
となる。
【００３９】
ここで、バッファ転送に使用されるＯＳＤ表示クロックの動作周波数をｆｏｓｃとし、ＯＳＤＲＡＭ１への１バイトデータの転送にＯＳＤ表示クロックの動作周波数ｆｏｓｃの５サイクルかかるとすると、
３２文字分のデータ転送には、
３２文字×２バイト／文字×５サイクル×７４ｎｓｅｃ
＝４７３６ｎｓｅｃ≒４．８μｓｅｃ
の時間を要することによる。
上記バッファ転送時間４．８μｓｅｃが区間▲１▼又は区間▲２▼のいずれかで確保されるように、画面上のＯＳＤ表示位置を決定する必要がある。
【００４０】
この実施の形態４では、多様なＯＳＤ表示に対応するために、バッファ転送制御回路６１を能動化するタイミングを選択できるように、区間▲１▼で能動化されるバッファ転送制御イネーブル信号１０３と、区間▲２▼で能動化されるバッファ転送制御イネーブル信号１０５とをレジスタ８で選択可能にする。
【００４１】
ＣＰＵ４はＯＳＤ表示ブロックを画面上のどの位置で行うかを管理しており、レジスタ８のスイッチ切り替えビット１０７の値を設定する。例えば、スイッチ切り替えビット１０７の値が“０”の場合に、スイッチ７ａは区間▲１▼で能動化されるバッファ転送制御イネーブル信号１０３をバッファ転送制御回路６１に入力し、ＣＰＵ４はＯＳＤ表示制御回路５に設定されている区間▲１▼でないことを示すフラグビット１０４を読み込むものとする。
【００４２】
また、スイッチ切り替えビット１０７の値が“１”の場合に、スイッチ７ａは区間▲２▼で能動化されるバッファ転送制御イネーブル信号１０５をバッファ転送制御回路６１に入力し、ＣＰＵ４はＯＳＤ表示制御回路５に設定されている区間▲２▼でないことを示すフラグビット１０６を読み込むものとする。その他の処理は実施の形態２及び実施の形態３と同じである。
【００４３】
このようにして、バッファ転送時間が区間▲１▼又は区間▲２▼のいずれかで確保できるようにすれば良く、画面上のＯＳＤ表示ブロックの位置によって、ＣＰＵ４はレジスタ８のスイッチ切り替えビット１０７の値を設定して、バッファ転送制御回路６１の動作タイミングを切り替える。
【００４４】
以上のように、この実施の形態４によれば、バッファ転送制御回路６１により、ＯＳＤＲＡＭ１に設定されているＯＳＤ表示用のデータから、１水平走査線でＯＳＤ表示を行うデータを、水平同期信号によって水平走査が開始されてからＯＳＤ表示が行われるまでの１水平走査線の区間▲１▼でバッファ転送するか、又はＯＳＤ表示の終了後から次の水平走査線のための水平同期信号が入力されるまでの区間▲２▼でバッファ転送するかを、ＣＰＵ４が画面上のＯＳＤ表示ブロックの位置によって切り替えることにより、ＯＳＤＲＡＭバス１３上に、メモリバス１１からＯＳＤＲＡＭ１に設定されるデータと、ＯＳＤＲＡＭ１からＯＳＤローカルバス１２に出力されるデータとの衝突がなく、ＯＳＤ表示用クロックの動作周波数を高くしても、ＯＳＤ表示を正常に行うことができるという効果が得られる。
【００４５】
実施の形態５．
図５はこの発明の実施の形態５による画面表示装置の構成を示すブロック図である。図５に示すように、画面表示装置は、ＯＳＤＲＡＭ１、ＣＰＵ４、ＯＳＤ表示制御回路５、バッファ転送制御回路６１及びデュアルポートＲＡＭ６３を備えたバッファ付ＯＳＤＲＡＭ調停回路６、メモリバス１１、ＯＳＤローカルバス１２、ＯＳＤＲＡＭバス１３、バッファ入力バス１４及びバッファ出力バス１５により構成されている。
【００４６】
上記実施の形態２では、バッファ６２はシングルポートのバッファを使用しているので、バッファ入力バス１４を介してバッファ転送を行うタイミングと、バッファ出力バス１５を介してＯＳＤローカルバス１２にデータを転送するタイミングは完全に分離されていなければならない。
【００４７】
しかし、図５ではこのバッファ６２をデュアルポートＲＡＭ６３に置き換えているので、バッファ転送制御回路６１によるデュアルポートＲＡＭ６３へのバッファ転送と同時に、デュアルポートＲＡＭ６３からＯＳＤローカルバス１２へのデータ転送が可能となる。その他の処理は実施の形態２と同様である。
【００４８】
バッファ６２をデュアルポート化することで、シングルポートバッファに比べて構成する回路規模は増大するデメリットはあるが、ＯＳＤＲＡＭ１からのバッファ転送に使用できる時間を２０．９μｓｅｃ以上にすることができる。
【００４９】
以上のように、この実施の形態５によれば、実施の形態２と同様の効果が得られると共に、バッファとしてデュアルポートＲＡＭ６３を使用することにより、ＯＳＤＲＡＭ１からのバッファ転送に使用できる時間を長く確保でき、高速走査を行う高精彩画像システムへの対応が可能になるという効果が得られる。
【００５０】
実施の形態６．
この発明の実施の形態６による画面表示装置の構成を示すブロック図は、実施の形態２の図２と同じである。
【００５１】
図６はバッファ入力バス１４上のデータタイミングを示すタイミングチャートである。上記実施の形態２では、バッファ転送制御回路６１は、図６（ａ）に示すように、１文字分の表示期間に１文字分の２バイトのＯＳＤＲＡＭ１に設定されているデータを、バッファ入力バス１４を介してバッファ６２に格納しているが、この実施の形態６では、バッファ転送制御回路６１は、図６（ｂ）に示すように、１文字分の表示期間に２文字分のデータを、１水平走査線で表示する順に１文字目から３２文字目までを先読みして、バッファ入力バス１４を介してバッファ６２に格納する。
【００５２】
このバッファ６２に格納されたデータを１文字目から順次３２文字目までをＯＳＤローカルバス１２に出力してＯＳＤ表示が行われる。このＯＳＤ表示処理中にＣＰＵ４からＯＳＤＲＡＭ１へのアクセスがあった場合、バッファ転送制御回路６１はＣＰＵ４からのアクセスを優先させるが、バッファ６２には、既に先読みされたデータが格納されているので、このバッファ６２からのデータを転送して処理を続けることでＯＳＤ表示が行われる。その他の処理は実施の形態２と同様である。
【００５３】
このように、この実施の形態６では、図３に示すＯＳＤ表示エリアの区間であっても、ＣＰＵ４からＯＳＤＲＡＭ１へのアクセスが可能となる。
【００５４】
この実施の形態６では、１文字分の表示期間に２文字分のデータの読み出しについて説明したが、もちろん、３文字以上のデータの読み出しの場合でも同様の効果がある。
【００５５】
以上のように、この実施の形態６によれば、実施の形態２と同様の効果が得られると共に、バッファ転送制御回路６１が、ＯＳＤＲＡＭ１に設定されているデータから、１文字分の表示期間に２文字分以上のデータを、１水平走査線で表示する順に１文字目から３２文字目までを先読みして、バッファ入力バス１４を介してバッファ６２に格納し、格納されたデータが１文字目から順次３２文字目までをＯＳＤローカルバス２に出力されてＯＳＤ表示を行うことにより、ＯＳＤ表示エリアの区間であっても、ＣＰＵ４からＯＳＤＲＡＭ１へのアクセスが可能となるという効果が得られる。
【００５６】
【発明の効果】
以上のように、この発明によれば、ＯＳＤ表示を行うためのデータをＯＳＤ表示ブロック毎に設定する第１及び第２のＯＳＤＲＡＭと、第１及び第２のＯＳＤＲＡＭに設定するデータを転送するメモリバスと、ＯＳＤ表示を行うために第１及び第２のＯＳＤＲＡＭに設定されているデータを転送するＯＳＤローカルバスとを備え、メモリバスから第１及び第２のＯＳＤＲＡＭに交互にデータを設定し、設定されたデータを第１及び第２のＯＳＤＲＡＭから交互にＯＳＤローカルバスに転送することにより、ＯＳＤ表示用クロックの動作周波数を高くしても、ＯＳＤ表示を正常に行うことができるという効果がある。
【図面の簡単な説明】
【図１】この発明の実施の形態１による画面表示装置の構成を示すブロック図である。
【図２】この発明の実施の形態２による画面表示装置の構成を示すブロック図である。
【図３】この発明の実施の形態２による画面表示装置における画面上のＯＳＤ表示エリアを示す図である。
【図４】この発明の実施の形態４による画面表示装置の構成を示すブロック図である。
【図５】この発明の実施の形態５による画面表示装置の構成を示すブロック図である。
【図６】この発明の実施の形態６による画面表示装置におけるバッファ入力バス上のデータタイミングを示すタイミングチャートである。
【図７】従来の画面表示装置の構成を示すブロック図である。
【図８】従来の画面表示装置におけるバス上のデータタイミングを示すタイミングチャートである。
【図９】従来の画面表示装置におけるバス上のデータタイミングを示すタイミングチャートである。
【符号の説明】
１，１ａ，１ｂ  ＯＳＤＲＡＭ、２ａ，２ｂ  スイッチ、３  レジスタ、４  ＣＰＵ、５  ＯＳＤ表示制御回路、６  バッファ付ＯＳＤＲＡＭ調停回路、７ａ，７ｂ  スイッチ、８  レジスタ、１１  メモリバス、１２  ＯＳＤローカルバス、１３  ＯＳＤＲＡＭバス、１４  バッファ入力バス、１５  バッファ出力バス、６１  バッファ転送制御回路、６２  バッファ、６３  デュアルポートＲＡＭ、１０１  スイッチ切り替えビット、１０２  割り込み信号、１０３  バッファ転送制御イネーブル信号、１０４  フラグビット、１０５  バッファ転送制御イネーブル信号、１０６  フラグビット、１０７  スイッチ切り替えビット。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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