(57)【要約】【課題】不感帯の発生を防止できる位相比較器をシンプルな構成で実現すること。【解決手段】本発明にかかる位相比較器ＰＤは、第１入力信号ｉｎ１の位相と第２入力信号ｉｎ２の位相とを比較する位相比較器において、第１入力信号ｉｎ１を遅延させて第１遅延信号ｄｅｌ１を出力する第１遅延回路Ｄ１と、第２入力信号ｉｎ２を遅延させて第２遅延信号ｄｅｌ２を出力する第２遅延回路Ｄ２と、第１入力信号ｉｎ１と第２遅延信号ｄｅｌ２とが入力され、第１入力信号ｉｎ１の位相が第２遅延信号ｄｅｌ２の位相よりも進んでいるときにその進みに対応した第１出力パルスｏｕｔ１を出力する第１位相比較回路Ａ１と、第２入力信号ｉｎ２と第１遅延信号ｄｅｌ１とが入力され、第２入力信号ｉｎ２の位相が第１遅延信号ｄｅｌ１の位相よりも進んでいるときにその進みに対応した第２出力パルスｏｕｔ２を出力する第２位相比較回路Ａ２と、を備えるという手段を講じた。【選択図】            図１
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【特許請求の範囲】
【請求項１】
第１入力信号の位相と第２入力信号の位相とを比較する位相比較器において、
第１入力信号を遅延させて第１遅延信号を出力する第１遅延回路と、
第２入力信号を遅延させて第２遅延信号を出力する第２遅延回路と、
第１入力信号と第２遅延信号とが入力され、第１入力信号の位相が第２遅延信号の位相よりも進んでいるときにその進みに対応した第１出力パルスを出力する第１位相比較回路と、
第２入力信号と第１遅延信号とが入力され、第２入力信号の位相が第１遅延信号の位相よりも進んでいるときにその進みに対応した第２出力パルスを出力する第２位相比較回路と、
を備えたことを特徴とする位相比較器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、２系列の入力信号の位相を比較する位相比較器に関するものであり、特には、不感帯（デッドゾーン）の発生を防止できる位相比較器に関するものである。
【０００２】
【従来の技術】
２系列の入力信号の位相を比較する位相比較器において、２系列の入力信号間の位相差が僅少である場合には、位相差に応じて出力される出力パルスが消滅してしまうという問題、いわゆる不感帯の存在の問題がある。
例えば、図７に示したような従来の位相比較器１００は、第１入力信号ｉｎ１と第２入力信号ｉｎ２とが位相比較器１００に入力され、それらの位相差に応じて、第１出力パルスｏｕｔ１もしくは第２出力パルスｏｕｔ２が出力されるように構成されている。
【０００３】
この場合のタイムチャートの例を例示した図８においては、
第１入力信号ｉｎ１に対して、第２入力信号ｉｎ２の位相が進んだ状態から徐々に位相差が減少して（範囲Ｒ１）、位相差が０もしくは僅少になり（範囲Ｒ２）、さらに、第２入力信号の位相が徐々に遅れる（範囲Ｒ３）場合を示している。
この場合、第１入力信号ｉｎ１に対して、第２入力信号ｉｎ２の位相が進んだ状態から徐々に位相差が減少する範囲（範囲Ｒ１）では、第１出力パルスｏｕｔ１は出力されないが、第２出力パルスｏｕｔ２が出力される。この範囲では、第２出力パルスｏｕｔ２の幅が徐々に狭くなる。
そして、位相差が０もしくは僅少になる範囲（範囲Ｒ２）では第２出力パルスｏｕｔ２は出力されない。
即ち、この範囲では、第１、第２出力パルスは何れも出力されない。この範囲を不感帯（デッドゾーン）と称する。
さらに、第２入力信号ｉｎ２の位相が徐々に遅れる範囲（範囲Ｒ３）では、第１出力パルスｏｕｔ１が出力され始め、そのパルス幅は徐々に広くなる。
【０００４】
このようにして、従来の位相比較器１００によれば、２系列の入力信号の位相差が僅少になると第１、第２出力パルスの何れも出力されない状態、いわゆる不感帯が発生するという問題がある。
このような不感帯の発生を防止するための技術として、例えば、特開平９−９３１００号公報（特許文献１）で提案された技術がある。
【０００５】
【特許文献１】
特開平９−９３１００号公報
【０００６】
特許文献１で提案された技術は、入力信号の位相が近接している場合においても不感帯の存在しない位相比較器を提供することを目的とするものであって、図９に示したように、入力信号ｂの位相が入力信号ｃの位相よりも進んでいるときにはその進みに対応した出力パルスｅを生じ、ｂの位相がｃの位相よりも遅れているときにはその遅れに対応した出力パルスｆを生じる比較回路ＣＰ１と、入力信号ａの位相が入力信号ｄの位相よりも進んでいるときにはその進みに対応した出力パルスｇを生じ、ａの位相がｄの位相よりも遅れているときにはその遅れに対応した出力パルスｈを生じる比較回路ＣＰ２と、出力パルスｅとｇとを合成する合成回路Ｇ１と、出力パルスｆとｈとを合成する合成回路Ｇ２と、入力信号ｂを入力信号ａに対して相対的に遅延させる遅延回路ＤＬ１と、入力信号ｄを入力信号ｃに対して相対的に遅延させる遅延回路ＤＬ２とを有するものである。
【０００７】
【発明が解決しようとする課題】
しかしながら、特許文献１の技術では、合成回路Ｇ１，Ｇ２等の余分な回路構成を必要とするので、その分だけ回路の複雑化を招いているという問題がある。
【０００８】
そこで、本発明は、不感帯の発生を防止できる位相比較器をシンプルな構成で実現することを目的としてなされたものである。
【０００９】
【課題を解決するための手段】
本発明にかかる位相比較器においては、
第１入力信号の位相と第２入力信号の位相とを比較する位相比較器において、
第１入力信号を遅延させて第１遅延信号を出力する第１遅延回路と、
第２入力信号を遅延させて第２遅延信号を出力する第２遅延回路と、
第１入力信号と第２遅延信号とが入力され、第１入力信号の位相が第２遅延信号の位相よりも進んでいるときにその進みに対応した第１出力パルスを出力する第１位相比較回路と、
第２入力信号と第１遅延信号とが入力され、第２入力信号の位相が第１遅延信号の位相よりも進んでいるときにその進みに対応した第２出力パルスを出力する第２位相比較回路と、
を備えるという手段を講じた。
【００１０】
【作用】
上記構成によれば、
第１入力信号の位相が第２入力信号の位相よりも僅かに進んでいる状態において、第１位相比較回路では、第１入力信号は、第２入力信号を遅延させた第２遅延信号と比較されるので、第１入力信号と第２入力信号との位相差が僅少な場合で従来であれば不感帯に入ってしまうような場合でも、遅延させた分だけ充分な位相差に拡大されるので、第１位相比較回路から出力される第１出力パルスは充分なパルス幅を持った信号として得られる。
また、第２入力信号の位相が第１入力信号の位相よりも僅かに進んでいる状態において、第２位相比較回路では、第２入力信号は、第１入力信号を遅延させた第１遅延信号と比較されるので、第２入力信号と第１入力信号との位相差が僅少な場合で従来であれば不感帯に入ってしまうような場合でも、遅延させた分だけ充分な位相差に拡大されるので、第２位相比較回路から出力される第２出力パルスは充分なパルス幅を持った信号として得られる。
なお、第１入力信号の位相と第２入力信号の位相とが一致している状態においては、第１位相比較回路と第２位相比較回路から、それぞれ最小限のパルス幅を持った出力パルスが得られる。
以上のように、第１入力信号の位相と第２入力信号の位相のどちらが進んでいても、一致していても、また、位相差が僅少であっても、少なくとも何れか一方の位相比較回路から出力パルスが得られる。
【００１１】
【発明の実施の形態】
以下に、本発明にかかる位相比較器を、その実施の形態を示した図面に基づいて詳細に説明する。
【００１２】
本発明の１つの実施形態としての位相比較器ＰＤを示した図１において、
Ｄ１は第１遅延回路であり、第１入力信号ｉｎ１を遅延させた第１遅延信号ｄｅｌ１を出力するように構成されている。
Ｄ２は第２遅延回路であり、第２入力信号ｉｎ２を遅延させた第２遅延信号ｄｅｌ２を出力するように構成されている。
Ａ１は第１位相比較回路であり、第１入力信号ｉｎ１と、前記第２遅延信号ｄｅｌ２とが入力され、第１入力信号ｉｎ１の位相が第２遅延信号ｄｅｌ２の位相よりも進んでいるときにその進みに対応した第１出力パルスｏｕｔ１を出力する。
Ａ２は第２位相比較回路であり、第２入力信号ｉｎ２と、前記第１遅延信号ｄｅｌ１とが入力され、第２入力信号ｉｎ２の位相が第１遅延信号ｄｅｌ１の位相よりも進んでいるときにその進みに対応した第２出力パルスｏｕｔ２を出力する。
【００１３】
上記構成の位相比較器ＰＤの動作を、第１入力信号ｉｎ１の位相が第２入力信号ｉｎ２の位相より僅少時間Ｔだけ進んでいる場合を例示して、図１と、図２のタイムチャートを参照しながら説明する。
第２遅延回路Ｄ２の遅延時間をΔｔとする。
第１位相比較回路Ａ１においては、遅れている方の第２入力信号ｉｎ２は第２遅延回路Ｄ２によってさらに遅延時間Δｔだけ遅延されるので、第１入力信号ｉｎ１と第２遅延信号ｄｅｌ２との位相差は拡大されて（Ｔ＋Δｔ）となる。従って、僅少時間Ｔだけの場合には不感帯に入って出力パルスが得られないような僅かな位相差の場合であっても、第１位相比較回路Ａ１からは、前記位相差に対応したパルス幅の第１出力パルスｏｕｔ１が得られる。
【００１４】
なお、第１入力信号ｉｎ１の位相と第２入力信号ｉｎ２の位相とが一致している場合であっても、第２遅延信号は遅延時間Δｔだけ遅延されるので、最小限のパルス幅の第１出力パルスｏｕｔ１が得られる。
そして、第２入力信号の位相が徐々に進むと、前記第１出力パルスｏｕｔ１のパルス幅は徐々に僅少となって、第１出力パルスｏｕｔ１は出力されなくなる。なお、このような状態になる前に、後述するように第２出力パルスｏｕｔ２が出力され始める。
【００１５】
次に、第２入力信号ｉｎ２の位相が第１入力信号ｉｎ１の位相より僅少時間Ｔだけ進んでいる場合を例示して、図１と、図３のタイムチャートを参照しながら説明する。
第１遅延回路Ｄ１の遅延時間をΔｔとする。
第２位相比較回路Ａ２においては、遅れている方の第１入力信号ｉｎ１は第１遅延回路Ｄ１によってさらに遅延時間Δｔだけ遅延されるので、第２入力信号ｉｎ２と第１遅延信号ｄｅｌ１との位相差は拡大されて（Ｔ＋Δｔ）となる。従って、僅少時間Ｔだけの場合には不感帯に入って出力パルスが得られないような僅かな位相差の場合であっても、第２位相比較回路Ａ２からは、前記位相差に対応したパルス幅の第２出力パルスｏｕｔ２が得られる。
【００１６】
なお、第１入力信号ｉｎ１の位相と第２入力信号ｉｎ２の位相とが一致している場合であっても、第１遅延信号は遅延時間Δｔだけ遅延されるので、最小限のパルス幅の第２出力パルスｏｕｔ２が得られる。
そして、第１入力信号の位相が徐々に進むと、前記第２出力パルスｏｕｔ２のパルス幅は徐々に僅少となって、第２出力パルスｏｕｔ２は出力されなくなる。なお、このような状態になる前に、前述した第１出力パルスｏｕｔ１が出力され始める。
【００１７】
図４には、２系列の入力信号の位相差が徐々に変化する場合を例示して、２系列の出力パルスの状況を図示した。
即ち、図４においては、第１入力信号ｉｎ１に対して、第２入力信号ｉｎ２の位相が進んだ状態から徐々に位相差が減少して（範囲Ｒ１）、位相差が０もしくは僅少になり（範囲Ｒ２）、さらに、第２入力信号の位相が徐々に遅れる（範囲Ｒ３）場合を示している。
この場合、第１入力信号ｉｎ１に対して、第２入力信号ｉｎ２の位相が進んだ状態から徐々に位相差が減少する範囲（範囲Ｒ１）では、第１位相比較回路Ａ１からは第１出力パルスｏｕｔ１は出力されないが、第２位相比較回路Ａ２から第２出力パルスｏｕｔ２が出力される。
そして、位相差が０もしくは僅少になる範囲（範囲Ｒ２）では、第１位相比較回路Ａ１から第１出力パルスｏｕｔ１が出力されはじめる。この範囲では第２位相比較回路Ａ２から出力される第２出力パルスｏｕｔ２のパルス幅は徐々に狭くなる。
さらに、第２入力信号ｉｎ２の位相が徐々に遅れる範囲（範囲Ｒ３）では、第１位相比較回路Ａ１から出力される第１出力パルスｏｕｔ１のパルス幅は徐々に広くなるが、第２位相比較回路Ａ２からは第２出力パルスｏｕｔ２は出力されなくなる。
【００１８】
このようにして、図１に示した本発明にかかる位相比較器ＰＤによれば、２系列の入力信号の位相差が、従来であれば不感帯に入って位相差を検出できなかったような僅少時間Ｔであっても、第１位相比較回路Ａ１もしくは第２位相比較回路Ａ２の少なくとも何れか一方から出力パルスが得られる。
なお、前記位相比較器ＰＤをＰＬＬ回路に用いた場合には、位相差が僅少な場合（範囲Ｒ２）のＣＮ比（Ｃ／Ｎ）を良くするため、および、電流消費を抑制するために、後段に接続されるチャージポンプ回路のドライブ電流を制限する。
また、２系列の入力信号の位相差が充分大きい範囲（範囲Ｒ１，Ｒ３）では、第１位相比較回路Ａ１もしくは第２位相比較回路Ａ２の何れか一方からしか出力パルスが出力されないので、前記位相比較器ＰＤをＰＬＬ回路に用いた場合には、後段に接続されるチャージポンプ回路における電流の消費を抑制することができる。
さらに、前記位相比較器ＰＤは、特許文献１における第１合成回路と第２合成回路のいずれも不要であるので、不感帯の発生を防止できる位相比較器をシンプルな回路構成で実現できるという効果も得られる。
【００１９】
次に、本発明にかかる位相比較器の具体的な回路構成例を、図５を参照して説明する。
図５は、図１における第１位相比較回路Ａ１と第２位相比較回路Ａ２を、それぞれ２個のＤ−ＦＦ（Ｄ−フリップ・フロップ回路）（Ｇ１１，Ｇ１２，Ｇ１３，Ｇ１４）と、ＮＡＮＤ（反転論理積処理）ゲート（Ｇ１５，Ｇ１６）と、ＥＸ−ＯＲ（排他的論理和処理）ゲート（Ｇ１７，Ｇ１８）と、ＡＮＤ（論理積処理）ゲート（Ｇ１９，Ｇ２０）とを用いて構成したものである。
第１位相比較回路Ａ１において、Ｄ−ＦＦ（Ｇ１１）の出力Ｑ１と、Ｄ−ＦＦ（Ｇ１２）の出力Ｑ２とは、ＮＡＮＤゲート（Ｇ１５）に入力されて、そのＮＡＮＤ出力Ｑ５でＤ−ＦＦ（Ｇ１１，Ｇ１２）はリセットされる。
また、Ｄ−ＦＦ（Ｇ１１）の出力Ｑ１と、Ｄ−ＦＦ（Ｇ１２）の出力Ｑ２とは、ＥＸ−ＯＲゲート（Ｇ１７）にも入力されて、そのＥＸ−ＯＲ出力Ｑ７が出力される。
ＥＸ−ＯＲ出力Ｑ７と、Ｄ−ＦＦ（Ｇ１２）の出力Ｑ２とは、ＡＮＤゲート（Ｇ１９）に入力されて、そのＡＮＤ出力Ｑ９が第１出力パルスｏｕｔ１として出力される。
【００２０】
第２位相比較回路Ａ２において、Ｄ−ＦＦ（Ｇ１３）の出力Ｑ３と、Ｄ−ＦＦ（Ｇ１４）の出力Ｑ４とは、ＮＡＮＤゲート（Ｇ１６）に入力されて、そのＮＡＮＤ出力Ｑ６でＤ−ＦＦ（Ｇ１３，Ｇ１４）はリセットされる。
また、Ｄ−ＦＦ（Ｇ１３）の出力Ｑ３と、Ｄ−ＦＦ（Ｇ１４）の出力Ｑ４とは、ＥＸ−ＯＲゲート（Ｇ１８）にも入力されて、そのＥＸ−ＯＲ出力Ｑ８が出力される。
ＥＸ−ＯＲ出力Ｑ８と、Ｄ−ＦＦ（Ｇ１３）の出力Ｑ３とは、ＡＮＤゲート（Ｇ２０）に入力されて、そのＡＮＤ出力Ｑ１０が第２出力パルスｏｕｔ２として出力される。
【００２１】
以上の構成の位相比較器ＰＤの動作は、図２、３、４に示したタイミングチャートを参照した説明と同様であるの省略する。
なお、２系列の入力信号の位相差が充分大きい範囲（範囲Ｒ１，Ｒ３）では、ＥＸ−ＯＲゲート（Ｇ１７，Ｇ１８）とＡＮＤゲート（Ｇ１９，Ｇ２０）によって、第１位相比較回路Ａ１もしくは第２位相比較回路Ａ２の何れか一方からしか出力パルスが出力されないので、前記位相比較器ＰＤをＰＬＬ回路に用いた場合には、後段に接続されるチャージポンプ回路における電流の消費を抑制することができる。
さらに、前記位相比較器ＰＤは、特許文献１における第１合成回路と第２合成回路のいずれも不要であるので、不感帯の発生を防止できる位相比較器をシンプルな回路構成で実現できるという効果も得られる。
【００２２】
また、本発明の位相比較器は、図５の回路構成に代えて図６のような回路構成でも実現できる。
図６に示した位相比較器ＰＤ２は、図１における第１位相比較回路Ａ１と第２位相比較回路Ａ２を、それぞれ２個のＤ−ＦＦ（Ｄ−フリップ・フロップ回路）（Ｇ２１，Ｇ２２，Ｇ２３，Ｇ２４）と、ＮＡＮＤ（反転論理積処理）ゲート（Ｇ２５，Ｇ２６）と、ＡＮＤ（論理積処理）ゲート（Ｇ２７，Ｇ２８）とを用いて、第１位相比較回路Ａ１２と第２位相比較回路Ａ２２を構成したものである。
【００２３】
第１位相比較回路Ａ１２において、Ｄ−ＦＦ（Ｇ２１）の出力Ｑ１１と、Ｄ−ＦＦ（Ｇ２２）の出力Ｑ１２とは、ＮＡＮＤゲート（Ｇ２５）に入力されて、そのＮＡＮＤ出力Ｑ１７でＤ−ＦＦ（Ｇ２１，Ｇ２２）はリセットされる。
また、Ｄ−ＦＦ（Ｇ２１）の反転出力Ｑ１５と、Ｄ−ＦＦ（Ｇ２２）の出力Ｑ１２とは、ＡＮＤゲート（Ｇ２７）に入力されて、そのＡＮＤ出力Ｑ１９が第１出力パルスｏｕｔ１として出力される。
【００２４】
第２位相比較回路Ａ２２において、Ｄ−ＦＦ（Ｇ２３）の出力Ｑ１３と、Ｄ−ＦＦ（Ｇ２４）の出力Ｑ１４とは、ＮＡＮＤゲート（Ｇ２６）に入力されて、そのＮＡＮＤ出力Ｑ１８でＤ−ＦＦ（Ｇ２３，Ｇ２４）はリセットされる。
また、Ｄ−ＦＦ（Ｇ２３）の出力Ｑ１３と、Ｄ−ＦＦ（Ｇ２４）の反転出力Ｑ１６とは、ＡＮＤゲート（Ｇ２８）に入力されて、そのＡＮＤ出力Ｑ２０が第２出力パルスｏｕｔ２として出力される。
【００２５】
以上の構成の位相比較器ＰＤ２の動作も、図２、３、４に示したタイミングチャートを参照した説明と同様であるので省略する。
なお、２系列の入力信号の位相差が充分大きい範囲（範囲Ｒ１，Ｒ３）では、ＡＮＤゲート（Ｇ２７，Ｇ２８）によって、第１位相比較回路Ａ１２もしくは第２位相比較回路Ａ２２の何れか一方からしか出力パルスが出力されないので、前記位相比較器ＰＤ２をＰＬＬ回路に用いた場合には、後段に接続されるチャージポンプ回路における電流の消費を抑制することができる。
さらに、前記位相比較器ＰＤ２は、特許文献１における第１合成回路と第２合成回路のいずれも不要であるので、不感帯の発生を防止できる位相比較器をシンプルな回路構成で実現できるという効果も得られる。
【００２６】
このように、上述した図１、５、６に示した位相比較器によれば、不感帯の発生を防止できるとともに、充分な位相差がある場合には、第１出力パルスと第２出力パルスの何れか一方しか出力されない。従って、前記位相比較器をＰＬＬ回路に用いた場合には、後段に接続されるチャージポンプ回路における電流の消費を抑制することができる。さらに、上記効果の得られる位相比較器をシンプルな回路構成で実現できる。
【００２７】
【発明の効果】
本発明の位相比較器によれば、２系列の入力信号の位相差が僅少な場合でも不感帯の発生を防止できるという効果が得られる。
また、上記効果の得られる位相比較器を、特許文献１における合成回路を用いることなくシンプルな構成で実現できる。
【図面の簡単な説明】
【図１】本発明にかかる位相比較器の実施の形態の構成を示した構成図である。
【図２】図１に示した位相比較器の信号のタイムチャートである。
【図３】図１に示した位相比較器の信号のタイムチャートである。
【図４】図１に示した位相比較器の信号のタイムチャートである。
【図５】図１に示した位相比較器の具体的な回路構成例である。
【図６】図１に示した位相比較器の別の具体的な回路構成例である。
【図７】不感帯を説明するための位相比較器の概略を示している。
【図８】不感帯を説明するためのタイムチャートである。
【図９】不感帯の発生を防止した従来例（特許文献１）の位相比較器の構成図である。
【符号の説明】
ＰＤ    位相比較器
ＰＤ２  位相比較器
Ｄ１    第１遅延回路
Ｄ２    第２遅延回路
Ａ１    第１位相比較回路
Ａ１２  第１位相比較回路
Ａ２    第２位相比較回路
Ａ２２  第２位相比較回路
ｉｎ１    第１入力信号
ｄｅｌ１  第１遅延信号
ｏｕｔ１  第１出力パルス
ｉｎ２    第２入力信号
ｄｅｌ２  第２遅延信号
ｏｕｔ２  第２出力パルス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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