(57)【要約】【課題】  回路駆動用クロック信号のデューティ比がバッファリング等により変化するのを防ぐ、クロック信号波形補正装置及びその方法を提供する。【解決手段】  デューティ比の保証された基準クロック信号１ａとデューティ比の保証されていない駆動用クロック信号１ｂとが入力され、デューティ比の保証された補正後駆動用クロック信号１ｆを出力する。位相比較器１１は、基準クロック信号１ａと駆動用クロック信号１ｂとの論理レベルが異なる間、パルス信号１ｃをＨｉｇｈにする。スイッチ回路１４は、パルス信号１ｃがＨｉｇｈの間、駆動用クロック信号１ｂの反転信号１ｄを、駆動用クロック信号１ｂが入力された第１のバッファ１５の出力信号１ｅに伝達する。信号１ｅが入力された第２のバッファ１６が補正後駆動用クロック信号１ｆを出力する【選択図】      図１
2004357316.tif 000002
【特許請求の範囲】
【請求項１】
デューティ比の保証された基準クロック信号とデューティ比の保証されていない駆動用クロック信号とを用いて、前記駆動用クロック信号のデューティ比を前記基準クロック信号のデューティ比に合わせる
ことを特徴とするクロック信号波形補正方法。
【請求項２】
デューティ比の保証された基準クロック信号とデューティ比の保証されていない駆動用クロック信号との立ち上がり及び立ち下がりのうち少なくとも一方の位相差を検出し、該位相差が検出されている時間を示す第１の処理と、
前記第１の処理により示された時間に、前記駆動用クロック信号にチャージアップ力またはチャージダウン力を与える第２の処理とを備えている
ことを特徴とする請求項１に記載のクロック信号波形補正方法。
【請求項３】
請求項２に記載のクロック信号波形補正方法において、
前記第１の処理は、前記基準クロック信号と前記駆動用クロック信号との立ち上がり及び立ち下がりの両方の位相差を検出し、該位相差が検出されている時間を示す処理である
ことを特徴とするクロック信号波形補正方法。
【請求項４】
デューティ比の保証された基準クロック信号とデューティ比の保証されていない駆動用クロック信号とを入力とし、前記駆動用クロック信号のデューティ比を前記基準クロック信号のデューティ比に合わせる
ことを特徴とするクロック信号波形補正装置。
【請求項５】
デューティ比の保証された基準クロック信号とデューティ比の保証されていない駆動用クロック信号との立ち上がり及び立ち下がりのうち少なくとも一方の位相差を検出し、該位相差が検出されている時間を示す信号を出力する第１の手段と、
前記第１の手段から入力された信号が示す時間に、前記駆動用クロック信号にチャージアップ力またはチャージダウン力を与える第２の手段とを備えている
ことを特徴とする請求項４に記載のクロック信号波形補正装置。
【請求項６】
請求項５に記載のクロック信号波形補正装置において、
前記第１の手段は、前記基準クロック信号と前記駆動用クロック信号との立ち上がり及び立ち下がりの両方の位相差を検出し、該位相差が検出されている時間を示す信号を出力する手段である
ことを特徴とするクロック信号波形補正装置。
【請求項７】
デューティ比の保証されていない駆動用クロック信号のデューティ比をデューティ比の保証された基準クロック信号のデューティ比に合わせるクロック信号波形補正装置を備えた半導体集積装置であって、
前記クロック信号波形補正装置は、
前記基準クロック信号と前記駆動用クロック信号との立ち上がり及び立ち下がりのうち少なくとも一方の位相差を検出し、該位相差が検出されている時間を示す信号を出力する第１の手段と、
前記第１の手段から入力された信号が示す時間に、前記駆動用クロック信号にチャージアップ力またはチャージダウン力を与える第２の手段とを備えている
ことを特徴とする半導体集積装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、回路駆動などに利用されるクロック信号の波形を補正するクロック信号波形補正方法及びその装置に関するものであり、特に、基準クロック信号を基に駆動用クロック信号のデューティ比を補正する方法及び装置に関する。
【背景技術】
【０００２】
従来、大規模集積回路などに対するクロック信号の供給方法としては、チップ上に構成されたクロック発生装置などによりデューティ比が保証された基準クロック信号を生成し、その信号線をバゥファリングして各回路ブロックに伝達し、駆動用クロック信号として利用する方法が、一般には行われている。
【０００３】
クロック信号のデューティ比について説明する。
【０００４】
図１５（ａ）は、トランジスタサイズが等しい３つのインバータを直結した簡単なバッファ回路の回路図である。４１は第１のインバータ、４２は第２のインバータ、４３は第３のインバータである。Ｃ０、Ｃ１及びＣ２は、各インバータの出力信号線が有する配線容量を示している。また、図１５（ｂ）は、図１５（ａ）に示す回路にクロック信号が入力された場合の、各インバータの出力信号の波形である。ＩＮは第１のインバータ４１の出力信号、ＳＩＧ１は第２のインバータ４２の出力信号、ＯＵＴは第３のインバータ４３の出力信号である。
【０００５】
デューティ比とは、割り当てられた信号伝送時間に対する、実際にパルスが存在している時間の割合を指す。信号ＩＮの波形を例にとると、ｃinに対するａinの割合となる。ただし、ｃin＝ａin＋ｂinである。信号ＯＵＴの波形によると、ｃout に対するａout の割合となる。
【０００６】
いま、信号ＩＮのデューティ比が５０％であるとすると、ａinはｃinの半分となり、すなわち、ａin＝ｂinとなる。このとき、Ｃ０＝Ｃ１＝Ｃ２ならば、ａout ＝ｂout となり、信号ＯＵＴのデューティ比は５０％のまま保たれる。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、従来技術において、以下のような問題がある。
【０００８】
図１６は、図１５（ａ）に示す回路において、Ｃ０、Ｃ１及びＣ２が異なる場合の、各インバータの出力信号の波形である。
【０００９】
Ｃ１＞Ｃ０のとき、信号ＳＩＧ１の立ち上がり及び立ち下がりの傾きは、信号ＩＮよりもゆるやかになる。このとき、Ｃ２＝Ｃ０であれば、信号ＯＵＴの立ち上がり及び立ち下がりの傾きは信号ＩＮと等しくなるが、ａout がｂout よりも大きくなり、信号ＯＵＴのデューティ比は５０％よりも大きくなる。また、Ｃ２＜Ｃ０であれば、信号ＯＵＴの立ち上がり及び立ち下がりの傾きは信号ＩＮよりも急になるが、ａout がｂout よりも大きくなり、信号ＯＵＴのデューティ比は５０％よりも大きくなる。したがって、この場合、クロック信号のデューティ比は保存されない。
【００１０】
以上説明したように、クロック信号のデューティ比を保存するためには、回路を構成する各ノードのトランジスタサイズと配線容量とが適切に設計されていなければならない。しかしながら、実際のＡＳＩＣ設計やスタンダードセルを用いた設計において、クロック信号のデューティ比を保証するために配線容量を考慮して各ノードのトランジスタサイズを設計することは極めて困難である。なぜなら、昨今のディジタル回路は集積度が極めて高く、また配線間の距離は数μｍになっているので、配線間相互の容量を正確に予測することは殆ど不可能であるからである。
【００１１】
クロック信号のデューティ比が保証されないことにより発生する問題点につい
て説明する。
【００１２】
図１７は、データを伝達するデータバスのブロック図である。ラッチ回路Ａは、制御信号ＡがＨｉｇｈの間は入力されるデータをそのまま出力し、制御信号Ａが立ち下がった瞬間にデータをラッチし、次に立ち上がるまでそのデータを保持する。ラッチ回路Ｂは、制御信号ＢがＨｉｇｈの間は入力されるデータをそのまま出力し、制御信号Ｂが立ち下がった瞬間にデータをラッチし、次に立ち上がるまでそのデータを保持する。制御信号Ａ及び制御信号Ｂとしてクロック信号を入力することにより、データを順次伝達することができる。
【００１３】
図１８は、図１７に示したデータバスが正常に動作した場合のタイミングチャートである。データ信号１がＸ0 からＸ1 に変化したとき、ラッチ回路Ａは制御信号Ａの立ち下がりによりデータ保持状態となっている。このため、データ信号２はＸ0 のままである。制御信号Ａが立ち上がるとラッチ回路Ａはデータ保持状態から解放されるので、データ信号２はＸ1 に変化する。このとき、ラッチ回路Ｂは制御信号Ｂの立ち下がりによりデータ保持状態となっている。このため、データ信号３はＸ0 のままである。制御信号Ｂが立ち上がるとラッチ回路Ｂはデータ保持状態から解放されるので、データ信号３はＸ1 に変化する。
【００１４】
しかしながら、制御信号として入力されるクロック信号のデューティ比が変化したとき、誤動作が生じる。
【００１５】
図１９は、制御信号Ａのデューティ比が大きくなった場合のタイミングチャートである。図１８と同じタイミングでデータ信号１がＸ0 からＸ1 に変化したとき、制御信号Ａはデューティ比が大きくなったためにまだ立ち下がってはいない。このため、ラッチ回路Ａはデータ保持状態にはなっていないので、データ信号２はＸ1 に変化する。このとき、ラッチ回路Ｂはまだデータ保持状態にはなっていないので、データ信号３もＸ1 に変化してしまう。すなわち、データのミスラッチが生じる。
【００１６】
前記の問題に鑑み、本発明は、デューティ比の保証されていない駆動用クロック信号の波形を補正するクロック信号波形補正装置及びその方法を提供することを課題とする。
【課題を解決するための手段】
【００１７】
前記の課題を解決するため、請求項１の発明が講じた解決手段は、クロック信号波形補正方法として、デューティ比の保証された基準クロック信号とデューティ比の保証されていない駆動用クロック信号とを用いて、前記駆動用クロック信号のデューティ比を前記基準クロック信号のデューティ比に合わせるものであり、これにより、駆動用クロック信号の波形を補正することができる。
【００１８】
請求項２の発明が講じた解決手段は、請求項１の発明を具体化したものであり、デューティ比の保証された基準クロック信号とデューティ比の保証されていない駆動用クロック信号との立ち上がり及び立ち下がりのうち少なくとも一方の位相差を検出し、該位相差が検出されている時間を示す第１の処理と、前記第１の処理により示された時間に、前記駆動用クロック信号にチャージアップ力またはチャージダウン力を与える第２の処理とを備えている構成とするものである。
【００１９】
請求項２の発明の構成により、駆動用クロック信号は、基準クロック信号に対する立ち上がり及び立ち下がりのうち少なくとも１つの位相差が検出され、位相差がある間、チャージアップ力またはチャージダウン力を与えられるので、駆動用クロック信号のデューティ比を基準クロック信号のデューティ比に合わせることができる。
【００２０】
そして、請求項３の発明では、前記請求項２における第１の処理は、前記基準クロック信号と前記駆動用クロック信号との立ち上がり及び立ち下がりの両方の位相差を検出し、該位相差が検出されている時間を示すものとする。
【００２１】
また、前記の課題を解決するため、請求項４の発明が講じた解決手段は、クロック信号波形補正装置として、デューティ比の保証された基準クロック信号とデューティ比の保証されていない駆動用クロック信号とを入力とし、前記駆動用クロック信号のデューティ比を前記基準クロック信号のデューティ比に合わせる構成とするものであり、これにより、駆動用クロック信号の波形を補正することができる。
【００２２】
請求項５の発明が講じた解決手段は、請求項４の発明を具体化したものであり、デューティ比の保証された基準クロック信号とデューティ比の保証されていない駆動用クロック信号との立ち上がり及び立ち下がりのうち少なくとも１つの位相差を検出し、該位相差が検出されている時間を示す信号を出力する第１の手段と、前記第１の手段から入力された信号が示す時間に、前記駆動用クロック信号にチャージアップ力またはチャージダウン力を与える第２の手段とを備えている構成とするものである。
【００２３】
請求項５の発明の構成により、駆動用クロック信号は、基準クロック信号に対する立ち上がり及び立ち下がりのうち少なくとも一方の位相差が検出され、位相差がある間、チャージアップ力またはチャージダウン力を与えられるので、駆動用クロック信号のデューティ比を基準クロック信号のデューティ比に合わせることができる。
【００２４】
ここで、請求項６の発明では、前記請求項５における第１の手段は、前記基準クロック信号と前記駆動用クロック信号との立ち上がり及び立ち下がりの両方の位相差を検出し、該位相差が検出されている時間を示す信号を出力するものとする。
【００２５】
また、請求項７の発明が講じた解決手段は、デューティ比の保証されていない駆動用クロック信号のデューティ比をデューティ比の保証された基準クロック信号のデューティ比に合わせるクロック信号波形補正装置を備えた半導体集積装置を対象とし、前記クロック信号波形補正装置は、前記基準クロック信号と前記駆動用クロック信号との立ち上がり及び立ち下がりのうち少なくとも一方の位相差を検出し、該位相差が検出されている時間を示す信号を出力する第１の手段と、前記第１の手段から入力された信号が示す時間に、前記駆動用クロック信号にチャージアップ力またはチャージダウン力を与える第２の手段とを備えている構成とするものである。
【発明の効果】
【００２６】
本発明によると、クロック発生装置により生成された駆動用クロック信号が各回路ブロックに分配された後においても、駆動用クロック信号のデューティ比を、基準クロック信号のデューティ比に合わせることにより保証することができる。したがって、ラッチ回路におけるデータのミスラッチなどの誤動作を未然に防止できるため、回路の動作を安定させることができ、さらに、回路の動作の高速化が可能になる。
【００２７】
しかも、簡単な回路構成によって、駆動用クロック信号のデューティ比を基準クロック信号のデューティ比に合わせることができ、駆動用クロック信号のデューティ比を容易に且つ確実に保証することができる。
【発明を実施するための最良の形態】
【００２８】
図１は、本発明に係るクロック信号波形補正装置の位置づけを説明するための半導体集積回路の模式図である。
【００２９】
図１において、半導体集積回路上には、複数の回路ブロック５１ａ、５１ｂ、５１ｃ及び５２ｄ、並びにクロック発生装置５２が構成されている。各回路ブロック５１ａ〜５１ｄには、クロック発生装置５２により生成された駆動用クロック信号が入力され、該駆動用クロック信号は各回路ブロック５１ａ〜５１ｄの動作を制御する。
【００３０】
クロック信号波形補正装置１０は、回路ブロック５１ｂ内に構成されている。課題の項で説明したように、駆動用クロック信号は、バッファ回路を介して各回路に伝達される際に、各ノードのトランジスタサイズや配線容量などによりデューティ比が保証されなくなる。クロック信号波形補正装置１０は、デューティ比の保証されなくなった駆動用クロック信号を入力とすると共に、クロック発生回路５２から出力されたデューティ比の保証されている基準クロック信号を入力とし、駆動用クロック信号の波形を補正することにより、デューティ比の保証された駆動用クロック信号を出力する機能を持つものである。
【００３１】
以下、本発明の実施形態に係るクロック信号波形補正装置について、図面を参照しながら説明する。
【００３２】
（第１の実施形態）
図２は、本発明の第１の実施形態に係るクロック信号波形補正装置の構成図である。図２において、１１は位相比較器、１２はｐ−チャネルＭＯＳトランジスタ、１３はｎ−チャネルＭＯＳトランジスタ、１４はスイッチ回路、１５は第１のバッファ、１６は第２のバッファである。ｐ−チャネルＭＯＳトランジスタ１２及びｎ−チャネルＭＯＳトランジスタ１３により、信号反転回路が構成されている。
【００３３】
１ａは、クロック発生装置により生成された基準クロック信号であり、１ｂは、デューティ比の保証されていない駆動用クロック信号である。
【００３４】
位相比較器１１は、排他的論理和回路を構成しており、入力された基準クロック信号１ａ及び駆動用クロック信号１ｂの排他的論理和を示すパルス信号１ｃを出力する。
【００３５】
ｐ−チャネルＭＯＳトランジスタ１２は、ソースが電源に接続されており、ゲートから駆動用クロック信号１ｂが入力される。ｎ−チャネルＭＯＳトランジスタ１３は、ソースが接地されており、ゲートから駆動用クロック信号１ｂが入力される。また、ｐ−チャネルＭＯＳトランジスタ１２及びｎ−チャネルＭＯＳトランジスタ１３は、ドレイン同志が接続されており、ここからスイッチ回路１４に信号１ｄが出力される。この信号は、駆動用クロック信号１ｂの反転信号１ｄとなる。
【００３６】
スイッチ回路１４は、パルス信号１ｃにより回路のＯＮ−ＯＦＦを制御される。パルス信号１ｃがＨｉｇｈの時、ＯＮとなり反転信号１ｄを出力する。パルス信号１ｃがＬｏｗの時、ＯＦＦとなり反転信号１ｄを出力しない。
【００３７】
第１のバッファ１５は、駆動用クロック信号１ｂが入力され、出力信号線にスイッチ回路１４の出力信号線が接続されている。第２のバッファ１６は、第１のバッファ１５の出力信号１ｅが入力され、補正後の駆動用クロック信号１ｆを出力する。
【００３８】
以上のように構成されたクロック信号波形補正装置の動作を説明する。
【００３９】
図３は、駆動用クロック信号１ｂのデューティ比が基準クロック信号１ａのデューティ比よりも大きい場合の、本実施形態に係るクロック信号波形補正装置における各信号波形である。
【００４０】
位相比較器１１は、基準クロック信号１ａと駆動用クロック信号１ｂとの排他的論理和をとり、パルス信号１ｃを出力する。すなわち、パルス信号１ｃは、基準クロック信号１ａと駆動用クロック信号１ｂとに、立ち上がりのずれ及び立ち下がりのずれがある時間だけＨｉｇｈとなる。
【００４１】
パルス信号１ｃがＨｉｇｈの間、スイッチ回路１４はＯＮになる。このとき、駆動用クロック信号１ｂの反転信号１ｄが第１のバッファの出力信号１ｅに伝達される。パルス信号１ｃが立ち上がりのずれを示している間は、反転信号１ｄは立ち下がりつつあるので、第１のバッファ１５の出力信号１ｅにはチャージダウン力が加わることになり、駆動用クロック信号１ｂよりも立ち上がりが遅くなる。パルス信号１ｃが立ち下がりのずれを示している間は、反転信号１ｄはＬｏｗなので、第１のバッファ１５の出力信号１ｅにはチャージダウン力が加わることになり、駆動用クロック信号１ｂよりも立ち下がりが早くなる。この結果、補正後の駆動用クロック信号１ｆのデューティ比は、基準クロック信号１ａのデューティ比に等しくなる。
【００４２】
図４は、駆動用クロック信号１ｂのデューティ比が基準クロック信号のデューティ比よりも小さい場合の、各信号波形である。
【００４３】
位相比較器１１は、基準クロック信号１ａと駆動用クロック信号１ｂとの排他的論理和をとり、パルス信号１ｃを出力する。すなわち、パルス信号１ｃは、基準クロック信号１ａと駆動用クロック信号１ｂとに、立ち上がりのずれ及び立ち下がりのずれがある時間だけＨｉｇｈとなる。パルス信号１ｃがＨｉｇｈの間、スイッチ回路１４はＯＮになる。このとき、駆動用クロック信号１ｂの反転信号１ｄが第１のバッファの出力信号１ｅに伝達される。ここまでは、図３と同様である。
【００４４】
パルス信号１ｃが立ち上がりのずれを示している間は、反転信号１ｄはＨｉｇｈなので、第１のバッファ１５の出力信号１ｅにはチャージアップ力が加わることになり、駆動用クロック信号１ｂよりも立ち上がりが早くなる。パルス信号１ｃが立ち下がりのずれを示している間は、反転信号１ｄは立ち上がりつつあるので、第１のバッファ１５の出力信号１ｅにはチャージアップ力が加わることになり、駆動用クロック信号１ｂよりも立ち下がりが遅くなる。この結果、補正後の駆動用クロック信号１ｆのデューティ比は、基準クロック信号１ａのデューティ比に等しくなる。
【００４５】
以上のように、本発明の第１の実施形態によると、簡単な回路構成により、駆動用クロック信号のデューティ比を基準クロック信号のデューティ比に合わせることができる。
【００４６】
ただし、本実施形態において、ｐ−チャネルＭＯＳトランジスタ１２及びｎ−チャネルＭＯＳトランジスタ１３の電流駆動力は、第１のバッファ１５の電流駆動力よりも小さくなければいけない。もし、大きい場合には、図５に示すように、第１のバッファ１５の出力信号にヒゲ状のノイズが発生し、回路の誤動作の原因となる。
【００４７】
（第２の実施形態）
図６は、本発明の第２の実施形態に係るクロック信号波形補正装置の構成図である。図６において、２１は立上がり位相比較器、２２は立ち下がり位相比較器、２３Ａ及び２３Ｄは電流源としてのｐ−チャネルＭＯＳトランジスタ、２３Ｂ及び２３Ｃは電流源としてのｎ−チャネルＭＯＳトランジスタ、２４Ａ、２４Ｂ、２４Ｃ及び２４Ｄはスイッチ回路、２５は第１のバッファ、２６は第２のバッファである。ｐ−チャネルＭＯＳトランジスタ２３Ａ及びスイッチ回路２４Ａにより第１の電流供給手段が構成され、ｎ−チャネルＭＯＳトランジスタ２３Ｂ及びスイッチ回路２４Ｂにより第２の電流供給手段が構成され、ｎ−チャネルＭＯＳトランジスタ２３Ｃ及びスイッチ回路２４Ｃにより第３の電流供給手段が構成され、ｐ−チャネルＭＯＳトランジスタ２３Ｄ及びスイッチ回路２４Ｄにより第４の電流供給手段が構成されている。
【００４８】
２ａは、クロック発生装置により生成された基準クロック信号であり、２ｂは、デューティ比の保証されていない駆動用クロック信号である。
【００４９】
立上がり位相比較器２１は、例えば図７に示すような回路で構成され、入力された基準クロック信号２ａ及び駆動用クロック信号２ｂの立ち上がりのタイミングを比較し、パルス信号２ｃ及び２ｄを出力する。立ち下がり位相比較器２２は、例えば図８に示すような回路で構成され、入力された基準クロック信号２ａ及び駆動用クロック信号２ｂの立ち下がりのタイミングを比較し、パルス信号２ｅ及び２ｆを出力する。
【００５０】
ｐ−チャネルＭＯＳトランジスタ２３Ａは、ソースが電源に接続されており、ドレインがスイッチ回路２４Ａに接続されている。ｎ−チャネルＭＯＳトランジスタ２３Ｂは、ソースが接地されており、ドレインがスイッチ回路２４Ｂに接続されている。ｎ−チャネルＭＯＳトランジスタ２３Ｃは、ソースが接地されており、ドレインがスイッチ回路２４Ｃに接続されている。ｐ−チャネルＭＯＳトランジスタ２３Ｄは、ソースが電源に接続されており、ドレインがスイッチ回路２４Ｄに接続されている。また、ｐ−チャネルＭＯＳトランジスタ２３Ａ及び２３Ｄ、ｎ−チャネルＭＯＳトランジスタ２３Ｂ及び２３Ｃは、ゲートにはそれぞれ駆動用クロック信号２ｂが入力される。
【００５１】
スイッチ回路２４Ａは、パルス信号２ｃのＨｉｇｈ−Ｌｏｗにより回路のＯＮ−ＯＦＦを制御される。スイッチ回路２４Ｂは、パルス信号２ｄのＨｉｇｈ−Ｌｏｗにより回路のＯＮ−ＯＦＦを制御される。スイッチ回路２４Ｃは、パルス信号２ｅのＨｉｇｈ−Ｌｏｗにより回路のＯＮ−ＯＦＦを制御される。スイッチ回路２４Ｄは、パルス信号２ｆのＨｉｇｈ−Ｌｏｗにより回路のＯＮ−ＯＦＦを制御される。
【００５２】
第１のバッファ２５は、駆動用クロック信号２ｂが入力され、出力信号線には、スイッチ回路２４Ａ、２４Ｂ、２４Ｃ及び２４Ｄの出力信号線がそれぞれ接続されている。第２のバッファ２６は、第１のバッファ２５の出力信号が入力され、補正後の駆動用クロック信号２ｇを出力する。
【００５３】
以上のように構成されたクロック信号波形補正装置の動作を説明する。
【００５４】
図９（ａ）は、駆動用クロック信号２ｂの立ち上がりが遅れたために、デューティ比が基準クロック信号２ａのデューティ比よりも小さくなった場合の、本実施形態に係るクロック信号波形補正装置における各信号波形である。
【００５５】
立ち上がり位相比較器２１は、駆動用クロック信号２ｂの立ち上がりが基準クロック信号２ａよりも遅れている間だけ、パルス信号２ｃをＨｉｇｈにする。パルス信号２ｄはＬｏｗのままである。パルス信号２ｃがＨｉｇｈの間、スイッチ回路２４ＡはＯＮになる。このとき、第１のバッファ２５の出力信号線には、ｐ−チャネルＭＯＳトランジスタ２３Ａによりチャージアップ力が加わるので、補正後の駆動用クロック信号２ｇは、立ち上がりが早められる。この結果、補正後の駆動用クロック信号２ｇのデューティ比は、基準クロック信号２ａのデューティ比に等しくなる。
【００５６】
図９（ｂ）は、駆動用クロック信号２ｂの立ち上がりが早まったために、デューティ比が基準クロック信号２ａのデューティ比よりも大きくなった場合の、本実施形態に係るクロック信号波形補正装置における各信号波形である。
【００５７】
立ち上がり位相比較器２１は、基準クロック信号２ａの立ち上がりが駆動用クロック信号２ｂよりも遅れている間だけ、パルス信号２ｄをＨｉｇｈにする。パルス信号２ｃはＬｏｗのままである。パルス信号２ｄがＨｉｇｈの間、スイッチ回路２４ＢはＯＮになる。このとき、第１のバッファ２５の出力信号線には、ｎ−チャネルＭＯＳトランジスタ２３Ｂによりチャージダウン力が加わるので、補正後の駆動用クロック信号２ｇは、立ち上がりが遅らされる。この結果、補正後の駆動用クロック信号２ｇのデューティ比は、基準クロック信号２ａのデューティ比に等しくなる。
【００５８】
図１０（ａ）は、駆動用クロック信号２ｂの立ち下がりが遅れたために、デューティ比が基準クロック信号２ａのデューティ比よりも大きくなった場合の、本実施形態に係るクロック信号波形補正装置における各信号波形である。
【００５９】
立ち下がり位相比較器２２は、駆動用クロック信号２ｂの立ち下がりが基準クロック信号２ａよりも遅れている間だけ、パルス信号２ｅをＨｉｇｈにする。パルス信号２ｆはＬｏｗのままである。パルス信号２ｅがＨｉｇｈの間、スイッチ回路２４ＣはＯＮになる。このとき、第１のバッファ２５の出力信号線には、ｎ−チャネルＭＯＳトランジスタ２３Ｃによりチャージダウン力が加わるので、補正後の駆動用クロック信号２ｇは、立ち下がりが早められる。この結果、補正後の駆動用クロック信号２ｇのデューティ比は、基準クロック信号２ａのデューティ比に等しくなる。
【００６０】
図１０（ｂ）は、駆動用クロック信号２ｂの立ち下がりが早まったために、デューティ比が基準クロック信号２ａのデューティ比よりも小さくなった場合の、本実施形態に係るクロック信号波形補正装置における各信号波形である。
【００６１】
立ち下がり位相比較器２２は、基準クロック信号２ａの立ち下がりが駆動用クロック信号２ｂよりも遅れている間だけ、パルス信号２ｆをＨｉｇｈにする。パルス信号２ｅはＬｏｗのままである。パルス信号２ｆがＨｉｇｈの間、スイッチ回路２４ＤはＯＮになる。このとき、第１のバッファ２５の出力信号線には、ｐ−チャネルＭＯＳトランジスタ２３Ｄによりチャージアップ力が加わるので、補正後駆動用クロック信号２ｇは、立ち下がりが遅らされる。この結果、補正後駆動用クロック信号２ｇのデューティ比は、基準クロック信号２ａのデューティ比に等しくなる。
【００６２】
以上のように、本発明の第２の実施形態に係るクロック信号波形補正装置によると、駆動用クロック信号のデューティ比を基準クロック信号のデューティ比に合わせることができる。なお、本実施形態は、第１の実施形態よりも若干複雑な回路構成となるが、クロック信号の位相の比較が第１の実施形態と比べて高精度であるため、デューティ比の補正もより高精度に実現できる。
【００６３】
なお、本実施形態では、クロック信号の立ち上がり及び立ち下がりを共に補正する装置を示したが、クロック信号の立ち上がりのみを補正する装置又は立ち下がりのみを補正する装置も同様に実現可能である。
【００６４】
（第３の実施形態）
図１１は、本発明の第３の実施形態に係るクロック信号波形補正装置の回路図である。図１１において、３１及び３２は反転回路、３３はＮＡＮＤ回路、３４はＡＮＤ回路、３５はｐ−チャネルＭＯＳトランジスタ、３６はｎ−チャネルＭＯＳトランジスタ、３７は第１のバッファ、３８は第２のバッファである。
【００６５】
３ａは、クロック発生装置により生成された基準クロック信号であり、３ｂは、デューティ比の保証されていない駆動用クロック信号である。
【００６６】
反転回路３１は、入力された駆動用クロック信号３ｂを反転し出力する。反転回路３２は、入力された基準クロック信号３ａを反転し出力する。ＮＡＮＤ回路３３は、基準クロック信号３ａと反転回路３１の出力信号とが入力され、ＮＡＮＤ演算結果をパルス信号３ｃとして出力する。ＡＮＤ回路３４は、駆動用クロック信号３ｂと反転回路３２の出力信号とが入力され、ＡＮＤ演算結果をパルス信号３ｄとして出力する。ｐ−チャネルＭＯＳトランジスタ３５は、ソースが電源に接続されており、ゲートにはＮＡＮＤ回路３３から出力されるパルス信号３ｃが入力される。ｎ−チャネルＭＯＳトランジスタ３６は、ソースが接地されており、ゲートにはＡＮＤ回路３４から出力されるパルス信号３ｄが入力される。第１のバッファ３７は、駆動用クロック信号３ｂを入力とし、出力信号線にｐ−チャネルＭＯＳトランジスタ３５及びｎ−チャネルＭＯＳトランジスタ３６のドレインが接続されている。第２のバッファ３８は、第１のバッファ３７の出力信号が入力され、補正後の駆動用クロック信号３ｅが出力される。
【００６７】
以上のように構成されたクロック信号波形補正装置の動作を説明する。
【００６８】
図１２（ａ）は、駆動用クロック信号３ｂのデューティ比が基準クロック信号３ａのデューティ比よりも小さい場合の、本実施形態に係るクロック信号波形補正装置における各信号波形である。
【００６９】
パルス信号３ｃは、基準クロック信号３ａがＨｉｇｈであり且つ駆動用クロック信号３ｂがＬｏｗのときのみ、Ｌｏｗとなり、これ以外はＨｉｇｈとなる。パルス信号３ｄはＬｏｗのままである。パルス信号３ｃがＬｏｗのとき、ｐ−チャネルＭＯＳトランジスタ３５は電流源となり、第１のバッファ３７の出力信号線をチャージアップする。この結果、補正後の駆動用クロック信号３ｅのデューティ比は、基準クロック信号３ａのデューティ比に等しくなる。
【００７０】
図１２（ｂ）は、駆動用クロック信号３ｂのデューティ比が基準クロック信号３ａのデューティ比よりも大きい場合の、本実施形態に係るクロック信号波形補正装置における各信号波形である。
【００７１】
パルス信号３ｄは、基準クロック信号３ａがＬｏｗであり且つ駆動用クロック信号３ｂがＨｉｇｈのときのみ、Ｈｉｇｈとなり、これ以外はＬｏｗとなる。パルス信号３ｄがＨｉｇｈのとき、ｎ−チャネルＭＯＳトランジスタ３６は電流源となり、第１のバッファ３７の出力信号線をチャージダウンする。この結果、補正後の駆動用クロック信号３ｅのデューティ比は、基準クロック信号３ａのデューティ比に等しくなる。
【００７２】
以上のように、本発明の第３の実施形態に係るクロック信号波形補正装置によると、簡単な回路構成により、駆動用クロック信号のデューティ比を基準クロック信号のデューティ比に合わせることができる。
【００７３】
したがって、本発明のクロック信号波形補正装置を用いることにより、集積回路の各回路ブロックにおいて駆動用クロック信号を補正しそのデューティ比を保証することができるので、クロック信号のデューティ比が保証されないことに起因する回路の誤動作を防止することができ、回路動作の安定化が実現できる。また、回路動作が安定することにより、さらなる高速化が実現できる。
【００７４】
さらに、本発明のクロック信号波形補正装置をスタンダードセル化し、ランダムロジック部に組み入れたりＡＳＩＣなどの回路に組み入れることにより、高速動作がより安定した集積回路が、容易に実現可能となる。
【００７５】
図１３は、本発明に係るクロック信号波形補正装置を用いた３２ビットマイクロコントローラの構成の概略を示す回路図である。図１３に示す３２ビットマイクロコントローラは、ＣＰＵ５３、メモリ５４、バスコントローラ５５及び周辺回路５６によって構成されており、クロック発生装置５７から出力されるクロック信号に従って、例えば５０ＭＨz の周波数で動作する。ＣＰＵ５３とメモリ５４とはバスで接続されており、３２ビットのデータを送受信する。ここで、ＣＰＵ５３は、本発明に係るクロック信号波形補正装置を備えているものとする。
【００７６】
図１４は、ＣＰＵ５３とメモリ５４とのデータの送受信を示す図である。同図中、（ａ）はミスラッチの例、（ｂ）は正常動作の例である。バスクロック及びＣＰＵクロックの周期は２０ｎｓであり、デューティ比は５０％である。メモリ５４は、バスクロックの立ち上がりから８ｎｓ後にデータをＣＰＵ５３に出力するものとする。また、ＣＰＵ５３は、ＣＰＵクロックの立ち下がりのタイミングでメモリ５４から出力されるデータをラッチするものとする。このとき、ＣＰＵクロックのデューティ比が３５％に変化して“Ｈ”レベルである時間が７ｎｓになると、従来のマイクロコントローラでは、図１４（ａ）に示すようにデータのミスラッチが生じる。ところが、図１３に示すマイクロコントローラでは、ＣＰＵ５３はクロック信号波形補正装置を備えているので、ＣＰＵクロックのデューティ比が保証され、図１４（ｂ）に示すように正常に動作する。
【図面の簡単な説明】
【００７７】
【図１】本発明に係るクロック信号波形補正装置の位置づけを表す集積回路の模式図である。
【図２】本発明の第１の実施形態に係るクロック信号波形補正装置の構成図である。
【図３】本発明の第１の実施形態に係るクロック信号波形補正装置における信号波形図である。
【図４】本発明の第１の実施形態に係るクロック信号波形補正装置における信号波形図である。
【図５】本発明の第１の実施形態に係るクロック信号波形補正装置における信号波形図である。
【図６】本発明の第２の実施形態に係るクロック信号波形補正装置の構成図である。
【図７】本発明の第２の実施形態に係るクロック信号波形補正装置における立ち上がり位相比較器の構成図である。
【図８】本発明の第２の実施形態に係るクロック信号波形補正装置における立ち下がり位相比較器の構成図である。
【図９】本発明の第２の実施形態に係るクロック信号波形補正装置における信号波形図である。
【図１０】本発明の第２の実施形態に係るクロック信号波形補正装置における信号波形図である。
【図１１】本発明の第３の実施形態に係るクロック信号波形補正装置の構成図である。
【図１２】本発明の第３の実施形態に係るクロック信号波形補正装置における信号波形図である。
【図１３】本発明に係るクロック信号波形補正装置を用いたマイクロコントローラの構成の概略を示す回路図である。
【図１４】図１３に示すマイクロコントローラ内のＣＰＵとメモリとのデータの送受信を示す図である。
【図１５】（ａ）は簡単なバッファ回路の回路図、（ｂ）はその信号波形図である。
【図１６】図１５（ａ）の回路における信号波形図である。
【図１７】２つのラッチ回路からなるデータバスのブロック図である。
【図１８】図１７に示すデータバスにおける動作タイミングチャートである。
【図１９】図１７に示すデータバスにおける動作タイミングチャートである。
【符号の説明】
【００７８】
１１  位相比較器
１２  ｐ−チャネルＭＯＳトランジスタ
１３  ｎ−チャネルＭＯＳトランジスタ
１４  スイッチ回路
１５  第１のバッファ
１６  第２のバッファ
２１  立ち上がり位相比較器
２２  立ち下がり位相比較器
２３Ａ、２３Ｄ  ｐ−チャネルＭＯＳトランジスタ
２３Ｂ、２３Ｃ  ｎ−チャネルＭＯＳトランジスタ
２４Ａ、２４Ｂ、２４Ｃ、２４Ｄ  スイッチ回路
２５  第１のバッファ
２６  第２のバッファ
３１、３２  反転回路
３３  ＮＡＮＤ回路
３４  ＡＮＤ回路
３５  ｐ−チャネルＭＯＳトランジスタ
３６  ｎ−チャネルＭＯＳトランジスタ
３７  第１のバッファ
３８  第２のバッファ
４１  第１のインバータ
４２  第２のインバータ
４３  第３のインバータ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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