(57)【要約】【課題】マルチバンクＤＲＡＭにおける共通のデータバスの利用率及びデータ転送レートを向上でき、かつ制御回路の規模を増大させることなく、データアクセスの高速化を実現できる半導体記憶装置を提供する。【解決手段】マルチバンクＤＲＡＭにおいて、各メモリバンクに書き込みアドレスを保持するアドレスレジスタ２５０と書き込みデータを保持するデータレジスタ２９０が設けられ、また、アドレスレジスタに保持されているアドレスと今回入力されるアドレスが一致するかを検出するアドレス一致検出回路２７０が設けられ、同一メモリバンクの同一のアドレスに対して書き込みに続いて読み出しが行われる場合、読み出しアドレスによって指定されたメモリセルからの読み出しをせずに、データレジスタの保持データを読み出しデータとして出力するので、同一のアドレスに対する連続したメモリアクセスの高速化が図れる。【選択図】    図１
2004220678.tif 000002
【特許請求の範囲】
【請求項１】
アドレスバスとデータバスを共有する複数のメモリバンクを有し、アドレスによって選択されたメモリバンクの選択メモリセルに対してメモリアクセスが行われる半導体記憶装置であって、
上記各メモリバンクに、
書き込みアドレスを保持するアドレスレジスタと、
書き込みデータを保持するデータレジスタと、
上記アドレスレジスタによって保持されているアドレスと上記アドレスバスを介して入力されるアドレスとを比較し、両方が一致するときアドレス一致信号を出力するアドレス一致検出回路と、
書き込みに続き読み出しが行われるとき、上記一致検出回路によって上記アドレスレジスタに保持されている書き込みアドレスと入力される読み出しアドレスとが一致することを示す上記アドレス一致信号を受けたとき、上記データレジスタに保持されている書き込みデータを上記読み出しアドレスによって指定されたメモリセルからの読み出しデータとして出力する制御回路と
を有する半導体記憶装置。
【請求項２】
上記アドレスレジスタに保持されている書き込みアドレス及び上記アドレスバスから入力されるアドレスの何れかを選択して、当該選択されたアドレスをロウデコーダ及びカラムデコーダに出力するアドレス選択回路
を有する請求項１記載の半導体記憶装置。
【請求項３】
上記データレジスタにデータが保持されているか否かを検出するデータ検出回路
を有する請求項１記載の半導体記憶装置。
【請求項４】
上記データ検出回路によって、上記データレジスタにデータが保持されていると検出したとき、上記制御回路からの制御信号に従って、上記データレジスタに保持されているデータを上記読み出しアドレスによって指定したメモリセルに対応するセンスアンプに出力するデータ転送ゲート
をさらに有する請求項３記載の半導体記憶装置。
【請求項５】
書き込みのとき、上記データレジスタへの書き込み制御信号に応じて、書き込みデータ線から入力される書き込みデータを上記データレジスタに転送する書き込みゲートを
有する請求項１記載の半導体記憶装置。
【請求項６】
上記各メモリバンクにおいて、メモリセルアレイにおいてツイストビット線が用いられる
請求項１記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、マルチバンクの構成を有するＤＲＡＭに関し、特にセンスアンプバンク内にデータレジスタを持ち、レイト書き込み（Ｌａｔｅ  Ｗｒｉｔｅ）を行うＤＲＡＭからなる半導体記憶装置に関するものである。
【０００２】
【従来の技術】
複数のメモリバンクを有するいわゆるマルチバンク構成のＤＲＡＭにおいて、リード（書き込み）・ライト（読み出し）の連続オペレーションを実行する際、ライトデータレイテンシとリードデータレイテンシが違うことから、リードからライトへ移行する際にデータバスのデータコンフリクトを避ける為、ＮＯＰ（待機命令）命令を任意の数挿入する必要が生じる。
【０００３】
図７は、従来のマルチバンクＤＲＡＭの一構成例を示すブロック図である。図示のように、マルチバンクＤＲＡＭは、アドレスラッチ回路１００、ロウデコーダ１１０、メモリセルアレイ１２０、カラムデコーダ１３０、カラムセレクタ１４０、センスアンプ制御回路１５０、センスアンプ１６０、カラムアドレスレイテンシ制御回路１７０、ＭＡ，ＬＩＯＭＵＸ制御回路１８０、バンクアドレスデコーダ１９０、マルチフェースアレイタイミング発生回路２００、コマンドデコーダ２１０及び入出力回路２２０を有している。
【０００４】
また、図示のように、本例のマルチバンクＤＲＡＭには、例えば４つのメモリバンク、即ちバンクＡ、バンクＢ、バンクＣ及びバンクＤが設けられている。各メモリバンクにおいて、ロウデコーダ１１０、メモリセルアレイ１２０、カラムデコーダ１３０、カラムセレクタ１４０、センスアンプ制御回路１５０及びセンスアンプ１６０がそれぞれ独立に設けられている。
【０００５】
以下、本例のマルチバンクＤＲＡＭの各構成部分について簡単に説明する。
アドレスラッチ回路１００は、外部から入力されるアドレスＡＤＲを保持して、保持されているアドレスＡＤＲをロウデコーダ１１０、カラムデコーダ１３０、カラムアドレスレイテンシ制御回路１７０及びバンクアドレスデコーダ１９０にそれぞれ出力する。
【０００６】
各メモリバンクにおいて、ロウデコーダ１１０は、入力されるロウアドレスＲＡＤＲに従って、当該ロウアドレスＲＡＤＲによって指定されたワード線を選択して、それを活性化させる。
【０００７】
メモリセルアレイ１２０は、複数のメモリセルが行列状に配置して構成されている。行列の各行にワード線が設けられ、各列にビット線が設けられている。メモリセルアレイに対してアクセスが行われるとき、ロウデコーダ１１０によってワード線が選択され、カラムセレクタ１４０によってビット線が選択される。
【０００８】
カラムデコーダ１３０は、入力されるカラムアドレスＣＡＤＲに従って、カラム選択信号を発生し、カラムセレクタ１４０に出力する。
【０００９】
カラムセレクタ１４０は、メモリセルアレイの各列に対応する複数のカラム選択ゲートが設けられている。カラムデコーダ１３０によって出力されるカラム選択信号に応じて、カラムアドレスＣＡＤＲによって指定されたカラムに対応するカラム選択ゲートが開き、選択カラムのビット線とそれに対応するセンスアンプが接続される。
【００１０】
センスアンプ制御回路１５０は、カラムアドレスレイテンシ制御回路１７０、バンクアドレスデコーダ１９０及びマルチフェースアレイタイミング発生回路２００からの制御信号に応じて、所定のタイミングでセンスアンプ１６０に駆動電圧を供給し、センスアンプの動作を制御する。
【００１１】
センスアンプ１６０は、それに接続されているビット線対の電位差を増幅し、増幅されたビット線の電圧を保持する。読み出しのとき、センスアンプ１６０は、選択メモリセルの記憶データに応じてビット線対に生じた電位差を増幅し、増幅結果を外部に出力することで、選択メモリセルの記憶データを外部に読み出す。一方、書き込みのとき、センスアンプは書き込みデータに応じてビット線対の電圧をラッチする。当該ラッチされたビット線電圧に応じて、選択メモリセルのキャパシタに電荷が蓄積される。
【００１２】
カラムアドレスレイテンシ制御回路１７０は、アドレスラッチ回路１００から入力されるアドレスＡＤＲに応じて、カラムアクセスの待ち時間を制御するための制御信号を生成し、センスアンプ制御回路１５０及びＭＡ，ＬＩＯＭＵＸ制御回路１８０に出力する。
【００１３】
ＭＡ，ＬＩＯＭＵＸ制御回路１８０は、カラムアドレスレイテンシ制御回路１７０から制御されたメインアンプ１つに対し複数のＷＬＩＯから１組のＷＬＩＯを選択するカラムアドレス及びＭＡ制御信号（ＷＬＩＯ書き込み及び読み出し制御信号）を受け取り、入出力回路２２０とデータレジスタ２９０、センスアンプ１６０との間のデータのやり取りを行う。
【００１４】
バンクアドレスデコーダ１９０は、アドレスラッチ回路１００から入力されるバンクアドレスＢＡＤＲに応じて、複数のメモリバンクから何れか一つのメモリバンクを選択するためのメモリバンク選択信号を生成し、各メモリバンクのロウデコーダ１１０及びカラムデコーダ１３０に出力する。
【００１５】
マルチフェースアレイタイミング発生回路２００は、メモリアクセス時の動作タイミングを制御するための制御信号を発生し、ロウデコーダ１１０及びセンスアンプ制御回路１５０にそれぞれ出力する。
【００１６】
コマンドデコーダ２１０は、外部から入力されるコマンドＣＭＤをデコードし、それに応じて読み出しコマンドＲＣＭＤ及び書き込みコマンドＷＣＭＤを生成し、バンクアドレスデコーダ１９０に出力する。
【００１７】
入出力回路２２０は、書き込みのとき、外部から入力される書き込みデータＤＱを保持して、保持した書き込みデータをデータ線ＷＧＩＯを介してＭＡ，ＬＩＯＭＵＸ制御回路１８０に出力する。また、読み出しのとき、センスアンプ１６０によって選択メモリセルから読み出したデータがＭＡ，ＬＩＯＭＵＸ制御回路１８０及びデータ線ＷＧＩＯを介して入出力回路２２０に出力されるので、入出力回路２２０は、データ線ＷＧＩＯからの読み出しデータを保持して外部に出力する。
【００１８】
図８は、従来のマルチバンクＤＲＡＭにおいて、書き込み・読み出し・書き込み動作が同一のバンクに対して行うときのタイミングチャートを示している。以下、図８を参照しつつ、従来のマルチバンクＤＲＡＭの書き込み・読み出し・書き込み動作について説明する。
【００１９】
図８に示すように、ここで、書き込みデータレイテンシ（待ち時間）は０、読み出しデータレイテンシは４、また、アドレス入力はロウ、カラムマルチプレクスなしとする。さらに、アレイサイクルタイムｔＲＣを４クロック周期とする。
図示のマルチバンクＤＲＡＭにおいて、同一のバンクに対してのメモリセルアクセスでは、一連のリフレシュ動作のインタラプトによるデータ破壊を防止するために、少なくとも同一のメモリバンクへのアクセスは、アレイサイクルタイムｔＲＣを待って行うように制御される。
【００２０】
図８のタイミングチャートに示すように、時間ｔ０からクロック信号ＣＬＫの４周期の期間はバンクＡに対しての書き込み動作期間であり（図中では符号Ｗで表記する）、時間ｔ４からの４クロック周期は、同じくバンクＡに対しての読み出し動作期間であり（図中では符号Ｒで表記する）、時間ｔ８からの４クロック周期は、データ線におけるコンフリクトを防止するために挿入されたＮＯＰ期間（待機期間）であり（図中では符号Ｎで表記する）、そして、時間ｔ１３からの４クロック周期は、次の書き込み動作期間である。
【００２１】
図８に示すように、書き込み動作期間中に、クロック周期ごとに書き込みアドレスＡ０，Ｂ０，Ｃ０とＤ０が入力される（図８（Ｂ））。また、アドレスと同時に書き込みデータｄＡ０，ｄＢ０，ｄＣ０とｄＤ０が順次入力される（同図（Ｃ））。
入力されるアドレスに応じて、複数のメモリバンクによって共有されている共有アドレスバスには、アドレスラッチ回路１００によりラッチされたアドレスが転送される（同図（Ｄ））。
【００２２】
そして、同図（Ｅ）に示すように、バンクアドレスによって選択されたメモリバンク、ここではバンクＡが活性化され、入力される書き込みデータｄＡ０が書き込み共通入出力回路（ＷＧＩＯ）及び書き込みデータ線ＷＬＩＯ／ＷＬＩＯＢを介して、バンクＡにある選択メモリセルに書き込まれる。
また、同様に、同図（Ｆ）〜（Ｈ）に示すように、時間ｔ１においてバンクＢ、時間ｔ２においてバンクＣ、さらに時間ｔ３においてバンクＤにと順次書き込みデータが転送され、書き込みアドレスによってそれぞれのバンクにおいて指定したメモリセルに対して書き込みが行われる。
【００２３】
読み出し動作において、書き込み動作とほぼ同様に、時間ｔ４において、共通アドレスバスに読み出しアドレスＡ１が入力される。これに続き、クロック周期ごとに共通のアドレスバスに読み出しアドレスＢ１，Ｃ１そしてＤ１が入力される。
【００２４】
時間ｔ４において、バンクアドレスによって選択されたバンクＡに読み出しアドレスＡ１が入力され、これに従ってバンクＡにおいてアドレスＡ１によって指定されたメモリセルから記憶データが読み出され、センスアンプによって増幅されたのち、ビット線から読み出しデータ線ＲＬＩＯ，／ＲＬＩＯに出力され、さらに入出力回路２２０を介して外部に出力される。
【００２５】
続いて、時間ｔ５から、クロック周期ごとにバンクＢ，ＣとＤが順次選択され、各バンクにおいて入力された読み出しアドレスによって選択されたメモリセルから記憶データが読み出され、順次出力される。
【００２６】
【特許文献１】
特開平３−２７３５９４号公報
【００２７】
【発明が解決しようとする課題】
ところで、上述した従来のマルチバンクＤＲＡＭにおいて、書き込みレイテンシが０で、読み出しレイテンシが４であるため、読み出しに続き書き込みが行われる一連のメモリアクセス動作において、読み出しが開始してからクロック信号ＣＬＫの４周期分の待ち時間を経過した時点で読み出しデータがはじめて出力される。このため、読み出し動作に続き、書き込みが実行される場合、共通のデータバス上データのコンフリクトを避けるため、待機期間、即ち、クロックＣＬＫの数周期分に対応するＮＯＰ命令を挿入する必要がある。
【００２８】
読み出し動作期間と書き込み動作期間の間に待機期間が挿入されることにより、共通のデータバス上に有効なデータが存在しない状態が一定の頻度で出現する。即ち、データバス上に有効なデータが転送される時間が全動作期間に示す割合が低下してしまい、その結果、データバスの利用率が低下し、またはデータバスにおける有効なデータ転送レートが低下してしまうという不利益が生じる。
【００２９】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、マルチバンクＤＲＡＭにおける共通のデータバスの利用率及びデータ転送レートを向上でき、かつ制御回路の規模を増大させることなく、データアクセスの高速化を実現できる半導体記憶装置を提供することにある。
【００３０】
【課題を解決するための手段】
上記目的を達成するため、本発明の半導体記憶装置は、アドレスバスとデータバスを共有する複数のメモリバンクを有し、アドレスによって選択されたメモリバンクの選択メモリセルに対してメモリアクセスが行われる半導体記憶装置であって、上記各メモリバンクに、書き込みアドレスを保持するアドレスレジスタと、書き込みデータを保持するデータレジスタと、上記アドレスレジスタによって保持されているアドレスと上記アドレスバスを介して入力されるアドレスとを比較し、両方が一致するときアドレス一致信号を出力するアドレス一致検出回路と、書き込みに続き読み出しが行われるとき、上記一致検出回路によって上記アドレスレジスタに保持されている書き込みアドレスと入力される読み出しアドレスとが一致することを示す上記アドレス一致信号を受けたとき、上記データレジスタに保持されている書き込みデータを上記読み出しアドレスによって指定されたメモリセルからの読み出しデータとして出力する制御回路とを有する。
【００３１】
また、本発明では、好適には、上記アドレスレジスタに保持されている書き込みアドレス及び上記アドレスバスから入力されるアドレスの何れかを書き込みまたは読み出しコマンドにより選択して、当該選択されたアドレスをロウデコーダ及びカラムデコーダに出力するアドレス選択回路を有する。
【００３２】
また、本発明では、好適には、上記データレジスタにデータが保持されているか否かを検出するデータ検出回路を有し、上記データ検出回路によって、上記データレジスタにデータが保持されていると検出したとき、上記制御回路からの制御信号に従って、上記データレジスタに保持されているデータを上記読み出しアドレスによって指定したメモリセルに対応するセンスアンプに出力するデータ転送ゲートをさらに有する。
【００３３】
また、本発明では、好適には、書き込みのとき、上記データレジスタへの書き込み制御信号に応じて、書き込みデータ線から入力される書き込みデータを上記データレジスタに転送する書き込みゲートを有する。
【００３４】
さらに、本発明では、好適には、上記各メモリバンクにおいて、メモリセルアレイにおいてツイストビット線が用いられる。
【００３５】
本発明によれば、複数のメモリバンクをもつマルチバンク半導体記憶装置、例えば、マルチバンクＤＲＡＭにおいて、各メモリバンクに書き込みアドレスを保持するアドレスレジスタと書き込みデータを保持するデータレジスタが設けられ、また、アドレスレジスタに保持されているアドレスと今回入力されるアドレスが一致するかを検出するアドレス一致検出回路が設けられ、同一メモリバンクの同一のアドレスに対して書き込みに続いて読み出しが行われる場合、読み出しアドレスによって指定されたメモリセルからの読み出しをせずに、データレジスタの保持データを読み出しデータとして出力するので、連続するリード、ライトメモリアクセスにおいてもＮＯＰを挿入することなく連続アクセスが可能となる。
【００３６】
【発明の実施の形態】
図１は本発明に係る半導体記憶装置、即ち、ＤＲＡＭの一実施形態を示す構成図である。
図示のように、本実施形態のＤＲＡＭは、複数のメモリバンクを有する、いわゆるマルチバンクのＤＲＡＭである。複数のメモリバンクによって、アドレスバス及びデータバス（データ線）が共有されている。
【００３７】
各メモリバンクには、図１に示すように、ロウデコーダ１１０、メモリセルアレイ１２０、カラムデコーダ１３０、カラムセレクタ１４０、センスアンプ１６０、書き込みアドレスレジスタ２５０、アドレス選択回路２６０、アドレス一致検出回路２７０、センスアンプ及びデータレジスタ制御回路２８０、及びデータレジスタ２９０を有している。
【００３８】
また、メモリバンクによって共有されている部分として、アドレスラッチ回路１００、カラムアドレスレイテンシ制御回路１７０、ＭＡ，ＬＩＯＭＵＸ制御回路１８０、マルチフェースアレイタイミング発生回路２００、コマンドデコーダ２１０及び入出力回路２２０、及びバンクアドレス及び書き込み／読み出しデコーダ２３０を有している。
【００３９】
以下、本実施形態のＤＲＡＭの各構成部分について説明する。
アドレスラッチ回路１００は、外部から入力されるアドレスＡＤＲを保持して、保持されているアドレスＡＤＲを各メモリバンクの書き込みアドレスレジスタ２５０、アドレス選択回路２６０、アドレス一致検出回路２７０、カラムアドレスレイテンシ制御回路１７０、及びバンクアドレス及び書き込み／読み出しデコーダ２３０にそれぞれ出力する。
【００４０】
各メモリバンクにおいて、書き込みアドレスレジスタ２５０は、アドレスラッチ回路１００から入力される書き込みアドレスＷＡＤＲを保持して、保持した書き込みアドレスＷＡＤＲをアドレスラッチ回路１００から入力されるアドレスＡＤＲとともにアドレス選択回路２６０に出力する。
【００４１】
アドレス選択回路２６０は、各メモリバンク共有のバンクアドレス及び書き込み／読み出しデコーダ２３０からのイネーブル信号、例えば、図１に示すように、書き込みバンクイネーブル信号ＷＢＥまたは読み出しバンクイネーブル信号ＲＢＥによって活性化される。そして、動作時に書き込みアドレスレジスタから入力される書き込みアドレスＷＡＤＲまたはアドレスラッチ回路１００から入力されるアドレスＡＤＲの何れかを選択して、選択したアドレスに含まれているロウアドレスＲＡＤＲをロウデコーダ１１０に、そして、カラムアドレスＣＡＤＲをカラムデコーダ１３０にそれぞれ出力する。
【００４２】
アドレス一致検出回路２７０は、書き込みアドレスレジスタ２５０から入力される書き込みアドレスＷＡＤＲまたはアドレスラッチ回路１００から入力されるアドレスＡＤＲが一致する否かを検出し、一致した場合それを示す一致信号ＭＴＨを発生し、センスアンプ及びデータレジスタ制御回路２８０に出力する。
【００４３】
ロウデコーダ１１０は、アドレス選択回路２６０から入力されるロウアドレスＲＡＤＲに従って、当該ロウアドレスＲＡＤＲによって指定されたワード線を選択して、それを活性化させる。
【００４４】
メモリセルアレイ１２０は、複数のメモリセルが行列状に配置して構成されている。行列の各行にワード線が設けられ、各列にビット線が設けられている。メモリセルアレイに対してアクセスが行われるとき、ロウデコーダ１１０によってワード線が選択され、カラムセレクタ１４０によってビット線が選択される。
【００４５】
メモリセルは、例えば、トランジスタとキャパシタから構成されている。トランジスタの一方の電極がビット線に接続され、他方の電極がキャパシタに接続されている。キャパシタには、メモリセルの記憶データに応じた電荷が蓄積される。また、トランジスタのゲートがワード線に接続されているので、メモリアクセスのとき、選択ワード線を活性化することによって、当該選択ワード線に接続されているメモリセルのトランジスタが導通する。
【００４６】
読み出しのとき、選択ワード線の活性化に伴ってメモリセルのトランジスタが導通し、キャパシタとビット線との間で電荷の再分配が行われた結果、メモリセルの記憶データに応じて、ビット線電位がわずかに変化する。このため、センスアンプに接続されている一対のビット線の間にわずかな電位差が発生する。センスアンプによってビット線間の電位差が増幅されるので、増幅信号に応じて選択メモリセルの記憶データを外部に読み出される。また、センスアンプによって増幅されたビット線電圧に応じて、メモリセルに対して再書き込みが行われ、メモリセルのリフレッシュが行われる。一方書き込みのとき、センスアンプは、書き込みデータに応じてビット線電圧をラッチする。そして、ラッチした電圧で選択メモリセルのキャパシタに対して電荷の蓄積が行われる。この結果、書き込みデータが選択メモリセルに書き込まれる。
【００４７】
カラムデコーダ１３０は、入力されるカラムアドレスＣＡＤＲに従って、カラム選択信号を発生し、カラムセレクタ１４０に出力する。
【００４８】
カラムセレクタ１４０は、メモリセルアレイの各列に対応する複数のカラム選択ゲートが設けられている。カラムデコーダ１３０によって出力されるカラム選択信号に応じて、カラムアドレスＣＡＤＲによって指定されたカラムに対応するカラム選択ゲートが開き、選択カラムのビット線とそれに対応するセンスアンプが接続される。
【００４９】
センスアンプ１６０は、それに接続されている一対のビット線間の電位差を増幅し、また、増幅されたビット線の電圧を保持する。例えば、読み出しのとき、センスアンプ１６０は、選択メモリセルの記憶データに応じてビット線対に生じた電位差を増幅し、選択メモリセルの記憶データを外部に読み出す。一方、書き込みのとき、センスアンプは書き込みデータに応じてビット線電圧を保持して当該保持電圧に従って、選択メモリセルのキャパシタに電荷が蓄積されるので、書き込みデータが選択メモリセルに書き込まれる。
【００５０】
センスアンプ及びデータレジスタ制御回路２８０は、アドレス一致検出回路２７０からのアドレス一致検出信号ＭＴＨ及びマルチフェースアレイタイミング発生回路２００からの制御信号に応じて、センスアンプ１６０及びデータレジスタ２９０を制御するための制御信号を出力する。
【００５１】
次に、各メモリバンクによって共有される部分について説明する。
アドレスラッチ回路１００は、上述したように、外部から入力されるアドレスＡＤＲを保持する。
カラムアドレスレイテンシ制御回路１７０は、アドレスラッチ回路１００から入力されるアドレスＡＤＲに応じて、カラムアクセスの待ち時間を制御するための制御信号を生成し、センスアンプ制御回路１５０及びＭＡ，ＬＩＯＭＵＸ制御回路１８０に出力する。
【００５２】
ＭＡ，ＬＩＯＭＵＸ制御回路１８０は、カラムアドレスレイテンシ制御回路１７０から制御されたメインアンプ１つに対し複数のＷＬＩＯから１組のＷＬＩＯを選択するカラムアドレス及びＭＡ制御信号（ＷＬＩＯ書き込み及び読み出し制御信号）を受け取り、入出力回路２２０とデータレジスタ２９０、センスアンプ１６０との間のデータのやり取りを行う。
【００５３】
マルチフェースアレイタイミング発生回路２００は、メモリアクセス時の動作タイミングを制御するための制御信号を発生し、ロウデコーダ１１０とセンスアンプ及びデータレジスタ制御回路２８０にそれぞれ出力する。
【００５４】
コマンドデコーダ２１０は、外部から入力されるコマンドＣＭＤをデコードし、それに応じて読み出しコマンドＲＣＭＤ及び書き込みコマンドＷＣＭＤを生成し、バンクアドレス及び書き込み／読み出しデコーダ２３０に出力する。
【００５５】
入出力回路２２０は、書き込みのとき、外部から入力される書き込みデータＤＱを保持して、保持した書き込みデータをデータ線ＷＧＩＯを介してＭＡ，ＬＩＯＭＵＸ制御回路１８０に出力する。また、読み出しのとき、センスアンプ１６０によって選択メモリセルから読み出したデータがＭＡ，ＬＩＯＭＵＸ制御回路１８０及びデータ線ＷＧＩＯを介して入出力回路２２０に出力されるので、入出力回路２２０は、データ線ＷＧＩＯからの読み出しデータを保持して外部に出力する。
【００５６】
バンクアドレス及び書き込み／読み出しデコーダ２３０は、アドレスラッチ回路１００から入力されるバンクアドレスＢＡＤＲに応じて、複数のメモリバンクから何れか一つのメモリバンクを選択するためのイネーブル信号、例えば、書き込みバンクイネーブル信号ＷＢＥまたは読み出しバンクイネーブル信号ＲＢＥを生成して各メモリバンク及びカラムアドレスレイテンシ制御回路１７０に出力する。
【００５７】
上述した構成を有する本実施形態のＤＲＡＭにおいて、従来のＤＲＡＭに較べて、書き込みアドレスレジスタ２５０及びデータレジスタ２９０などが改めて設けられている。メモリセルアクセスのとき、書き込みアドレスレジスタ２５０によって、アドレスラッチ回路１００から入力される書き込みアドレスＷＡＤＲが保持される。そして、同じアドレスをもつメモリセルに対して、書き込みが連続して行われたとき、書き込みアドレスレジスタ２５０によって保持されている書き込みアドレスがアドレス選択回路２６０によって選択され、ロウデコーダ１１０及びカラムデコーダ１３０にそれぞれロウアドレスＲＡＤＲ及びカラムアドレスＣＡＤＲが供給される。一方、データレジスタ２９０によって、前回の書き込みデータが保持され、書き込みが連続して行われたとき、当該データレジスタの保持データがメモリセルへ書き込まれるので、リード後にライトを行ってもＮＯＰを必要としない。
【００５８】
図２は、センスアンプ１６０、カラムセレクタ１４０及びデータレジスタ２９０などを含むセンスアンプバンクの一構成例を示す回路図である。
図２に示すように、このセンスアンプバンクには、センスアンプ１６０、中間増幅回路１６２、センスアンプセレクタ１６４、データレジスタ２９０、データ検出回路２９２、レジスタ転送ゲート２９４、レジスタイコライザ２９６、及び書き込みゲート２９８が含まれている。
【００５９】
センスアンプ１６０には、図示のように、それぞれ対をなしているビット線が接続されている。センスアンプ１６０によって、各ビット線対の電位差が増幅される。
センスアンプセレクタ１６４は、センスアンプを選択するための選択ゲート（トランスファゲート）によって構成されている。各選択ゲートがカラムセレクタによって出力される選択選択信号ＳＡＳＥＬ及びＳＡＳＥＬＢによって制御される。読み出し及び書き込みのとき、選択されたセンスアンプに対応する選択ゲートが開き、選択されたセンスアンプによって増幅された信号が中間増幅回路１６２に出力される。
【００６０】
中間増幅回路１６２は、読み出しのとき動作し、選択されたセンスアンプから入力された読み出し信号を増幅し、読み出しデータ線ＲＬＩＯ，ＲＬＩＯＢに出力する。
【００６１】
データレジスタ２９０は、図２に示すように、ラッチ回路によって構成され、書き込みデータ線ＷＬＩＯ，ＷＬＩＯＢを介して入力される書き込みデータを保持し、保持した書き込みデータをレジスタ転送ゲート２９４を介してセンスアンプセレクタ１６４及び中間増幅回路１６２に出力する。
【００６２】
データ検出回路２９２は、データレジスタ２９０にデータが保持されているか否かを検出して、データが保持されている場合、レジスタ転送ゲート２９４を活性化するデータ転送イネーブル信号ＤＴＥを発生し、レジスタ転送ゲート２９４に出力する。
書き込み前の待機状態において、レジスタイコライザ２９６によって、データレジスタ２９０の両方のラッチ回路の入力側が電源電圧ＶＤＤに保持される。即ち、ラッチ回路の出力側がローレベルに保持される。これに応じて、データ検出回路２９２は、ハイレベルのデータ転送イネーブル信号ＤＴＥを出力するので、レジスタ転送ゲート２９４が遮断される。一方、書き込みデータがデータレジスタ２９０に保持されているとき、書き込みデータに応じて、データレジスタ２９０の両方のラッチ回路によって異なるレベルの信号が出力される。このため、センスアンプへの出力信号Ｗ２ＳＡに従って、データ検出回路２９２によって、活性化された（ローレベル）データ転送イネーブル信号ＤＴＥが出力され、これに応じてレジスタ転送ゲート２９４が導通する。
【００６３】
レジスタ転送ゲート２９４は、図示のように、データレジスタ２９０とセンスアンプセレクタ１６４または中間増幅回路１６２との間に設けられている。レジスタ転送ゲート２９４が活性化状態にあるとき、データレジスタ２９０に保持されている書き込みデータがセンスアンプセレクタ１６４または中間増幅回路１６２に出力される。
【００６４】
レジスタイコライザ２９６は、書き込みの前に、データレジスタ２９０の入力側を電源電圧ＶＤＤにプリチャージする。このため、このときデータレジスタ２９０の入力側がハイレベル、その出力側がローレベルに保持される。
【００６５】
書き込みゲート２９８は、書き込みデータ線ＷＬＩＯ，ＷＬＩＯＢとデータレジスタ２９０との間に設けられ、データレジスタへの書き込み信号Ｗ２Ｒに応じて、書き込みゲート２９８が活性化され、書き込みデータがデータレジスタ２９０に書き込まれる。
【００６６】
上述した構成を有するセンスアンプバンクにおいて、データレジスタ２９０への書き込みデータの取り込みは、以下のように行われる。まず、リセット信号ＲＥＳＥが活性化され（ローレベルに保持され）、これに応じてレジスタイコライザ２９６が活性化され、データレジスタ２９０の入力端子が電源電圧ＶＤＤにプリチャージされる。そして、データレジスタへの書き込み信号Ｗ２Ｒが活性化される（ハイレベルに保持される）ので、書き込みゲート２９８が開き、書き込みデータ線ＷＬＩＯ，ＷＬＩＯＢから入力される書き込みデータに応じてデータレジスタ２９０を構成する２つのラッチ回路のうち、何れかのラッチ回路の入力側がローレベルに保持されるので、データレジスタ２９０を構成する両方のラッチ回路に互いに反転する論理レベルをもつ書き込みデータが保持される。
【００６７】
このように、書き込みのとき、書き込みデータ線ＷＬＩＯ，ＷＬＩＯＢから入力される書き込みデータがデータレジスタ２９０によって保持される。そして、制御信号Ｗ２ＳＡに従ってデータレジスタ２９０の保持データがレジスタ転送ゲート２９４を介してセンスアンプセレクタ１６４に出力され、センスアンプ選択信号ＳＡＳＥＬ，ＳＡＳＥＬＢによって選択されたセンスアンプに出力される。このため、選択されたセンスアンプによって書き込みデータが保持され、選択メモリセルに書き込みデータが書き込まれる。
【００６８】
通常の読み出しにおいて、選択メモリセルの記憶データに応じて選択されたセンスアンプによってビット線の電位差が増幅されて、さらにセンスアンプセレクタ１６４を介して読み出した信号が中間増幅回路１６２に出力され、中間増幅回路１６２によって増幅した信号が読み出しデータ線ＲＬＩＯ，ＲＬＩＯＢに出力される。しかし、本実施形態のＤＲＡＭにおいて、書き込みに続く読み出しが同じバンクの同じメモリセルに対して行われる場合、書き込みデータはデータレジスタ２９０によって保持されている。このため、選択メモリセルからセンスアンプによるデータの読み出しをせずに、データレジスタ２９０の保持データがレジスタ転送ゲート２９４を介して選択ビット線に対応するセンスアンプに出力され、当該センスアンプによってラッチされる。そして、当該センスアンプによってラッチされたデータが中間増幅回路１６２を介して読み出しデータ線ＲＬＩＯ，ＲＬＩＯＢに出力される。
【００６９】
なお、本実施形態のＤＲＡＭにおいて、センスアンプバンクは、図２に示す構成に限定されることなく、他の構成も可能である。
図３は、センスアンプバンクの他の構成例を示す回路図である。図示のように、本例のセンスアンプバンクでは、レジスタ転送ゲート２９４ａを除いて、他の部分は図２に示すセンスアンプバンクの対応する部分と同じ構成を有する。
【００７０】
レジスタ転送ゲート２９４ａは、図３に示すように、トランスファゲートによって構成されている。データ検出回路２９２から出力されるデータ検出信号がトランスファゲートを構成するｐＭＯＳトランジスタのゲートに印加され、その論理反転信号がトランスファゲートを構成するｎＭＯＳトランジスタのゲートに印加される。
【００７１】
これによって、図３に示すセンスアンプバンクは、図２に示すセンスアンプバンクと同じように動作する。また、レジスタ転送ゲート２９４ａにトランスファゲートを用いることと、ツイストビット線を用いること、またメモリセルへの書き込みタイミングを変えることにより、簡単にアーリライトを行うことが出来、リフレシュしている隣のビット線に対してライトしているビット線の影響を及ぼすことなく、アレイサイクルタイムを高速化できる。
【００７２】
以下、メモリセルアクセス時のタイミングチャートを参照しつつ、本実施形態のＤＲＡＭにおけるメモリセルアクセス時の動作を説明する。
【００７３】
図４は本実施形態のＤＲＡＭにおけるレイトライト（Ｌａｔｅ  ｗｒｉｔｅ）動作を示すタイミングチャートである。以下、図４を参照しつつ、本実施形態のＤＲＡＭにおけるレイトライトについて説明する。なお、本実施形態において、書き込みレイテンシと読み出しレイテンシをともに４とする。即ち、書き込みアドレスが入力してから、選択メモリセルにデータが書き込まれるまでクロック信号ＣＬＫの４周期分の待ち時間があり、同様に、読み出しの場合にも読み出しアドレスが入力してから、選択メモリセルから記憶データを読み出すまでクロック信号ＣＬＫの４周期分の待ち時間がある。
【００７４】
図４に示すように、まず、時間ｔ０において、バンクＡに対して書き込みコマンドが入力されるとともに、バンクＡに対する書き込みアドレスＡ０が入力される。書き込みレイテンシが経過したのち、即ち、クロック信号ＣＬＫの４周期分経過した時間ｔ４において、バンクＡへの書き込みデータｄＡ０が入力される。
【００７５】
時間ｔ０でバンクＡにて選択されるワード線に対応するロウアドレスＡ０−１は、前回のバンクＡへの書き込みアクセスにおけるロウアドレスである。そして、次回バンクＡに対して書き込みアクセスが行われるまで、今回のロウアドレスＡ０がバンクＡに設けられている書き込みアドレスレジスタ２５０によって保持される。同様に、時間ｔ４において入力される書き込みデータｄＡ０は、次回バンクＡに対して書き込みアクセスが発生するまで、バンクＡに設けられているデータレジスタ２９０によって保持される。
【００７６】
上述した動作と同様に、時間ｔ１において、バンクＢに対する書き込みアドレスＢ０が入力され、時間ｔ２において、バンクＣに対する書き込みアドレスＣ０が入力され、時間ｔ３において、バンクＤに対する書き込みアドレスＤ０が入力されるので、それぞれのメモリバンクにおいて、他のメモリバンクとのコンフリクトが起こらないように順次書き込みが行われる。また、それぞれのメモリバンクに設けられている書き込みアドレスレジスタ及びデータレジスタによって、入力される書き込みアドレス及び書き込みデータがそれぞれ保持される。そして、各メモリバンクにおいて、今回入力された書き込みアドレス及び書き込みデータがそれぞれのメモリバンクに対する次回の書き込みアクセスまでに保持される。
【００７７】
また、時間ｔ４において、メモリバンクＡに対する読み出し命令とともに読み出しアドレスＡ１が入力される。そして、読み出しレイテンシ、即ち、クロック信号ＣＬＫの４周期分が経過したあと、例えば、図４における時間ｔ８よりバンクＡからの読み出しデータｑＡ１が外部に読み出される。
【００７８】
続いて、時間ｔ５においてメモリバンクＢに対する読み出しアドレスＢ１が入力され、時間ｔ６においてメモリバンクＣに対する読み出しアドレスＣ１が入力され、時間ｔ７においてメモリバンクＤに対する読み出しアドレスＤ１が入力される。そして、時間ｔ９以降、バンクＢ〜バンクＤからの読み出しデータｑＢ１〜ｑＤ１が順次読み出される。
【００７９】
そして、図４に示すように、時間ｔ９以降に、バンクＡ〜バンクＤに対して次回の書き込みアクセスが順次行われる。
【００８０】
上述したように、本実施形態のＤＲＡＭにおいて、レイトライトを行うため、従来のレイトライトなしの場合と違い、書き込みレイテンシと読み出しレイテンシが同じクロック数存在するので、書き込み・読み出し・書き込みの一連の動作において、メモリバンクの間でコンフリクトさえ起きなければ、読み出しのあと次の書き込みが行なわれる直前にデータのコンフリクトを回避するためＮＯＰ命令を挿入せずに書き込みを実行することができる。
【００８１】
なお、図４に示すように、時間ｔ８にてＮＯＰが一回挿入されているのは、読み出しデータがクロック信号ＣＬＫに対して多少遅れて出力されるため、次の書き込み動作において外部から入力される書き込みと最後の読み出しデータとのコンフリクトを防ぐためである。
【００８２】
なお、上述した書き込み動作では、メモリバンクごとに設けられている書き込みアドレスレジスタ２５０及びデータレジスタ２９０によって書き込みアドレスと書き込みデータがそれぞれ保持される。また、センスアンプ及びデータレジスタ制御回路２８０において、書き込みコマンドが入力されてからクロック信号ＣＬＫをカウントして、書き込みレイテンシ、即ち、クロック信号ＣＬＫの４周期分が経過したとき、データレジスタ２９０にデータ取り込みを指示する制御信号を出力する。これに応じて、データレジスタ２９０において、入力される書き込みデータが取り込まれ、保持される。
【００８３】
図５は、本実施形態のＤＲＡＭにおいて、同一バンク、同一ワードアドレスに対して、複数のバースト長、例えば、２ビットのバースト長をもつ、書き込み・読み出し・書き込みの一連の動作が行われるときのタイミングチャートを示している。
【００８４】
図５に示すように、まず、時間ｔ０において、バンクＡに対して書き込みコマンドが入力されるとともに、書き込みアドレスＡ０が入力される。そして、書き込みレイテンシ、即ち、クロック信号ＣＬＫの４周期分経過した時間ｔ４において、書き込みデータＤＡ０−０は、２ビット連続して入力される。しかし、ここで、２ビット目の書き込みデータに対して、書き込み禁止がかかり、１ビット目のデータのみが所望のメモリセルへ書き込む命令となる。またここで、これら２ビットのデータは１クロック毎に２ビット同時（２ビットプリフェッチ）に転送され、１ビットごとに設けられた各データレジスタへ転送される。
図５に示すように、書き込みコマンドに従って、時間ｔ５においてデータレジスタへの書き込み制御信号Ｗ２Ｒが活性化され、これに従って２ビットの書き込みデータＤＡ０−０及びＤＡ０−Ｘがデータレジスタに取り込まれる。
【００８５】
続いて時間ｔ４において、クロック信号ＣＬＫの４周期分前に入力された書き込みコマンドと同一バンクのメモリセルに対する読み出しコマンドが入力されるとする。即ち、図５に示すように、時間ｔ４において入力される読み出しアドレスは、クロック信号ＣＬＫの４周期分前に入力される書き込みアドレスと同じくＡ０である。勿論、時間ｔ４において、書き込みコマンドに従って取り込まれた書き込みデータＤＡ０−０は、データレジスタ２９０に保持され、まだ指定のメモリセルに書き込まれていない。また、この読み出しは、２ビットのバースト長をもち、先ほど書き込まれた１ビットのデータと、もともとメモリセル内にあったデータをあわせて２ビットのバースト長になるようにデータの組合せを行わなければならない。
【００８６】
この場合、バンクＡにおいて、アドレス一致検出回路２７０によって、書き込みアドレスレジスタ２５０に保持されている書き込みアドレス（Ａ０）と今回入力される読み出しアドレス（Ａ０）とが比較され、両方が一致したので、アドレス一致検出信号ＭＴＨが出力される。これを受けて、センスアンプバンク内にセンスアンプへの書き込み制御信号Ｗ２ＳＡが活性化され、読み出し動作でもセンスアンプバンク内にあるデータレジスタ２９０に保持されている１ビットのデータが、アドレスＡ０に応じて選択されたビット線に出力され、当該ビット線に接続されているセンスアンプによってラッチされる。また、もう１ビットのデータは書き込み時に書き込み禁止となっているのでデータレジスタにはデータが無く、図２に示すデータ検出回路２９２によりデータが無いことを検知してメモリセルからデータが読み出される。これら２ビットのデータはセンスアンプによってラッチされ、さらに中間増幅回路１６２によって増幅されて、読み出しデータ線ＲＬＩＯ，ＲＬＩＯＢに出力される。このため、データレジスタ内にあったデータもあたかも読み出しアドレスＡ０によって指定されたメモリセルからデータを読み出したかのように、データレジスタ２９０に保持されている前回の書き込みデータが読み出しデータとして読み出しデータ線ＲＬＩＯ，ＲＬＩＯＢに出力される。
【００８７】
また、クロック信号ＣＬＫの４周期分前に書き込み禁止がかかり、データが書き込まれていないビット、即ち、図５に示すＤＡ０−Ｘに対して、センスアンプバンク内のデータ検出回路２９２によって、レジスタにデータが格納していないことが検出され、センスアンプへの書き込み制御信号Ｗ２ＳＡが活性化されても、データレジスタとセンスアンプとの間に設けられているレジスタ転送ゲート２９４が閉じたままなので、メモリセルからの読み出しデータがそのまま中間増幅回路１６２を介して読み出しデータ線ＲＬＩＯ，ＲＬＩＯＢに転送される。
【００８８】
バンクＡへの書き込み及び読み出し動作に続き、バンクＢ、バンクＣ及びバンクＤに対して、同じように書き込み及び読み出し動作が行われる。各メモリバンクにおいて、それぞれのアドレス一致検出回路により、読み出しアドレスが直前の書き込みアクセス時の書き込みアドレスと一致するか否かが判断され、一致した場合、上述したバンクＡでの読み出し動作と同じように、メモリセルからの読み出しを行わず、データレジスタに保持されているデータが読み出しデータ線ＲＬＩＯ，ＲＬＩＯＢに転送される。
【００８９】
上述したように、本実施形態のＤＲＡＭにおいて、各メモリバンクにおいて、アドレス一致検出回路２７０のほか、センスアンプバンクにデータレジスタ２９０及びデータ検出回路２９２などが設けられている。書き込みに続き読み出しが行われる一連のメモリアクセス動作において、アドレス一致検出回路によって、読み出しアドレスとその前の書き込みアクセスにおける書き込みアドレスとが比較され、アドレスが一致した場合、センスアンプバンク内のデータレジスタの保持データをセンスアンプに出力させ、センスアンプによってラッチされ、読み出しデータ線に転送される。このため、同一のバンク、同一のワードアドレスに対して書き込みと読み出しが連続して行われた場合、書き込みに続き読み出しのとき、メモリセルからデータの読み出しを行わず、データレジスタに保持されているデータを直接読み出しデータとして出力するので、ＮＯＰを必要としない。
【００９０】
また、本実施形態において、センスアンプバンク内にデータレジスタを配置しているので、通常のデータレジスタを他の場所へ配置する場合と比べ、データ選択のために必要だった複雑なマルチプレクサなどを要せず、回路構成が簡素化できる。また、本実施形態において、レイトライト機能を有するＤＲＡＭを構成する際にメモリセルからの読み出しデータ、またはデータレジスタからの保持データを切り替えるマルチプレクサを必要とせず、センスアンプとデータレジスタ、及びデータ検出回路がマルチプレクサと同等の役割を果たすため、マルチプレクサを必要としない。
【００９１】
また、通常のデータレジスタを他の場所へ配置する場合、バースト長が長くなるほど、データレジスタデータを切り替えるためのマルチプレクサの構成が複雑になるが、本実施形態のＤＲＡＭの場合のデータレジスタの場合、バースト長に関係なく同じ回路構成で対応することが可能である。
【００９２】
なお、本実施形態のＤＲＡＭにおいて、図６に示すように、各メモリバンクのメモリセルアレイ及びセンスアンプバンクにおいて、ツイストビット線を用いることによって、隣接するビット線がセンシング中であっても、ビット線の間の容量結合による影響を打ち消し合うことができ、書き込みデータをセンスアンプが活性化されるよりも早くメモリセルへ書くことが可能となり、メモリセルのキャパシタに対して十分な電荷蓄積が可能となる。このため、メモリセルの記憶データの信頼性が向上し、または、書き込み時のアレイサイクルを短縮でき、書き込み動作の高速化が可能となる。
【００９３】
【発明の効果】
以上説明したように、本発明の半導体記憶装置によれば、共通のアドレス及びデータバスを用いたマルチバンクのＤＲＡＭにおいて、回路構成を簡素化しながら、データ転送レートの向上を実現でき、書き込みアクセスの高速化を実現できる利点がある。
本発明によれば、各メモリバンクにおいて、センスアンプバンクにデータレジスタが設けられ、同一バンク、同一ワードアドレスに対して書き込みに続き読み出しが行われる場合、メモリセルからの読み出しを行わず、データレジスタの格納データを読み出しデータとして出力するので、複雑なマルチプレクサを要せず、簡単な制御によって読み出しができる。また、複数のデータバースト長をもち、書き込みにおいて書き込み禁止が要求された場合でも、書き込み直後の読み出し動作において、複雑なデータの組合せ回路を必要とせず、データレジスタにあるデータをあたかもメモリセル内にあったかのように読み出しを実現でき、従来のＤＲＡＭにおける複雑な制御を簡略化できる。
さらに、本発明によれば、各メモリバンクのメモリセルアレイにおいて、ツイストビット線を用い、隣接するビット線の間の容量結合による影響を抑制することによりセンシング前の書き込みに対しても十分早く書き込みデータを準備できることから、書き込み時間を短縮でき、書き込みの高速化を実現できる。
【図面の簡単な説明】
【図１】本発明に係る半導体記憶装置の一実施形態を示す構成図である。
【図２】センスアンプバンクの一構成例を示す回路図である。
【図３】センスアンプバンクの他の構成例を示す回路図である。
【図４】本実施形態のＤＲＡＭの書き込み及び読み出し動作を示すタイミングチャートである。
【図５】本実施形態のＤＲＡＭにおいて、同一のバンク、同一のワードアドレスに対して書き込み・読み出しの一連の動作を示すタイミングチャートである。
【図６】各メモリバンクにおいてツイスト信号線を用いた例を示す構成図である。
【図７】従来のＤＲＡＭの一構成例を示す構成図である。
【図８】従来のＤＲＡＭの動作を示すタイミングチャートである。
【符号の説明】
１００…アドレスラッチ回路、１１０…ロウデコーダ、１２０…メモリセルアレイ、１３０…カラムデコーダ、１４０…カラムセレクタ、１５０…センスアンプ制御回路、１６０…センスアンプ、１７０…カラムアドレスレイテンシ制御回路、１８０…ＭＡ，ＬＩＯＭＵＸ制御回路、１９０…バンクアドレスデコーダ、２００…マルチフェースアレイタイミング発生回路、２１０…コマンドデコーダ、２２０…入出力回路、２３０…バンクアドレス及び書き込み／読み出しデコーダ、２５０…書き込みアドレスレジスタ、２６０…アドレス選択回路、２７０…アドレス一致検出回路、２８０…センスアンプ及びデータレジスタ制御回路、２９０…データレジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2004220678.tif 000008
【図７】
2004220678.tif 000009
【図８】
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