(57)【要約】【課題】記憶容量が従来の３倍になり、ソース接触点が占める面積を減少させた高密度フラッシュメモリ体を提供する。【解決手段】ウェーハ上に複数の柱状電晶体をそれぞれ間隔をおいて配列し作製するとともに、各柱状電晶体に４つの垂直面を具有させ、垂直面の１つを高密度フラッシュメモリ体セルの基体１２１とソース１１との間のショートサーキット作製に用い、他３個の垂直面にはそれぞれフラッシュメモリ体セルを作製し、該フラッシュメモリ体セルの電晶体のスレショルド電圧が該基体１２１とソース１１との間の電圧が異なることにより変化することがないようにした。また、フラッシュメモリ体セルは１本のワード線を共用し、該フラッシュメモリ体セルのドレイン１４は間隔をおいてジャンプ接続を行う方式で連線する。各柱状電晶体に３個のフラッシュメモリ体セルを作製して３ビットのデータを蓄積し、高密度のメモリ特性を備えさせる。【選択図】　図１９
2004039899.tif 000002
【特許請求の範囲】
【請求項１】
間隔を置いて配列された複数の柱状電晶体がウェーハ上にそれぞれ形成され、該柱状電晶体は同じソースを共用し、各柱状電晶体は４つの垂直面を有し、その垂直面の１つを各柱状電晶体上の基体とソースとの間のショートサーキットとし、他の３つの垂直面にはそれぞれフラッシュメモリ体セルが形成され、該各柱状電晶体上の３つのフラッシュメモリ体セルは一つのドレインを共用し、該各柱状電晶体上のビット線は間隔を置いて座標軸方向に配列された該ドレインといずれもジャンプ接続方式で連接し、隣接する２つのフラッシュメモリ体セルはワード線を共用していることを特徴とする高密度フラッシュメモリ体。
【請求項２】
該柱状電晶体のソース上に半導体が設置され、該半導体は該ソースに近い部位にあり、不純物濃度が高く、該ソースから離れた部位ではその不純物濃度が漸次低下し、該ソース上に濃度が異なる２層の半導体が順次形成され、それぞれ該基体およびチャンネルとされることを特徴とする請求項１に記載の高密度フラッシュメモリ体。
【請求項３】
該ソースはＮ＋型半導体であることを特徴とする請求項２に記載の高密度フラッシュメモリ体。
【請求項４】
該基体および該チャンネルはそれぞれＰ＋型半導体およびＰ−型半導体であることを特徴とする請求項３に記載の高密度フラッシュメモリ体。
【請求項５】
該Ｐ＋型半導体および該Ｐ−型半導体の厚みは約０．５〜２μｍであることを特徴とする請求項４に記載の高密度フラッシュメモリ体。
【請求項６】
該Ｐ＋型半導体は、該ソースに近い部位において不純物濃度が高く、厚さが０．２〜０．４μｍに達すると不純物濃度が徐々に低下することを特徴とする請求項４に記載の高密度フラッシュメモリ体。
【請求項７】
該半導体の表面には別の半導体が該ドレインとしてインプラントされることを特徴とする請求項４に記載の高密度フラッシュメモリ体。
【請求項８】
該ドレインはＮ＋型半導体であることを特徴とする請求項７に記載の高密度フラッシュメモリ体。
【請求項９】
各柱状電晶体間に２つのフローティングゲートが設けられることを特徴とする請求項１に記載の高密度フラッシュメモリ体。
【請求項１０】
各フローティングゲートは複合結晶シリコンを材料としてなることを特徴とする請求項９に記載の高密度フラッシュメモリ体。
【請求項１１】
第１座標軸方向に配列された該２つのフローティングゲート間にＯＮＯ層が設けられ、そのＯＮＯ層中に複合結晶シリコン層が設けられ、フラッシュメモリ体セル上の該第１座標軸方向に配列された制御ゲートとされ、該複合結晶シリコン層が第２座標軸方向に沿って延伸し、該第２座標軸方向に配列された各フラッシュメモリ体セルと連接し、各フラッシュメモリ体セル上の該ワード線が形成されることを特徴とする請求項１０に記載の高密度フラッシュメモリ体。
【請求項１２】
該第２座標軸方向に配列された２つのフローティングゲート間にＯＮＯ層が設けられ、そのＯＮＯ層中には該第２座標軸方向に間隔をおいて複合結晶シリコン層が設置され、該フラッシュメモリ体セル上の該第２座標軸方向に配列された制御ゲートとされることを特徴とする請求項１１に記載の高密度フラッシュメモリ体。
【請求項１３】
該第２座標軸方向に配列された柱状電晶体間において制御ゲートが形成されていない位置に第１金属層が設けられ、該第１金属層がそれぞれ該基体および該ソースに連接し、該基体と該ソースとの間のショートサーキット領域が形成されることを特徴とする請求項１２に記載の高密度フラッシュメモリ体。
【請求項１４】
該第２座標軸方向に配列されかつ該第１金属層に隣する柱状電晶体のドレイン上方にそれぞれ間隔をおいて第２金属層が設けられ、該第２金属層は間隔をおいて該第１座標軸方向に配列されたドレインと連接し、該フラッシュメモリ体セルのビット線とされることを特徴とする請求項１３に記載の高密度フラッシュメモリ体。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、高密度フラッシュメモリ体に関する。
【０００２】
【従来の技術】
近年、半導体製造技術の向上に伴って、半導体製造技術のレベルはサブミクロン（ｓｕｂ　ｍｉｃｒｏｎ）からディープサブミクロン（ｄｅｅｐ−ｓｕｂ　ｍｉｃｒｏｎ）の技術段階にまで大きく発展し、製造される半導体素子の体積は益々小さくなる趨勢にある。その目的はチップ（ｃｈｉｐ）の体積を減少させること以外に、各ウェーハ（ｗａｆｅｒ）上に作製されるチップの数量を増加させて、各チップの製造コストを効果的に削減し、各チップの電晶体容量および素子の作動速度を大幅に向上させることにある。モルガン理論によれば、１年半を経過する毎に、チップの電晶体の数は２倍に増加するので、集積回路のメモリ体容量は既に従来の数千ビットから、現在では数千万ビットのチップにまで増加している（フラッシュメモリ体を例にとると、現在既に十億ビットの集積回路にまで発展している）。目下、市場では６４００万ビットの製品が、フラッシュメモリ体製品の主流となっている。
【０００３】
こうした発展傾向からもわかるように、電子産業分野のフラッシュメモリ体容量およびその作動速度に対する要求は益々高くなってきており、今後、フラッシュメモリ体が高密度のメモリ容量に向けて発展していくのは必然的趨勢であり、また近い将来、高密度メモリ容量を備えたフラッシュメモリ体が現有の半導体製品に取って代わり、フラッシュメモリ体市場をリードすることになる。このことは半導体の設計およびメーカによる懸命な研究開発において、突破しようとしている重要な課題でもある。
【０００４】
【発明が解決しようとする課題】
現在市場で発展している高密度フラッシュメモリ体では、各フラッシュメモリ体セル間の接触点の数を減少させるため、通常いずれもＮＡＮＤゲートの設計を採用しており、その長所はチップ群の面積を小さくできることであるが、この種のＮＡＮＤゲートを用いて設計されたセルでは、各セル間の縦列電気抵抗が大きいため、縦列電気抵抗Ｒが増加することによって各セルでＲＣの遅延が生じ、その読取り、書込みおよび消去の速度が遅くなる。そのほか、この種のＮＡＮＤゲートを用いて設計されたフラッシュメモリ体は、ファウラーノルドハイム法（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ　ｔｕｎｎｅｌｉｎｇ）や、ホットキャリア（ｈｏｔ　ｃａｒｒｉｅｒ）原理を利用しているため、セルが過剰書込み（ｏｖｅｒ　ｐｒｏｇｒａｍ）されやすく、フローティングゲート内の電子数が非常に多くなって、該フラッシュメモリ体セルのスレショルド電圧が増大して規格内で制御できなくなり、チャンネルが永久にターンオフの状態になるという問題が生じる。従って、従来の高密度フラッシュメモリ体は実際の運用において大きく制限されており、各種電子産業分野において広く用いられることはできなかった。
【０００５】
したがって、本発明の目的は、その記憶容量が従来のフラッシュメモリ体の３倍になり、ソース接触点が占める面積を効果的に減少させることができる高密度フラッシュメモリ体を提供することにある。
本発明のもう１つの目的は、電子の書込み効率と速度を一般の堆積型フラッシュメモリ体セルのそれよりも大幅に向上させることができる高密度フラッシュメモリ体を提供することにある。
【０００６】
本発明のさらなる目的は、過剰消去の発生を効果的に防止する効果を備える高密度フラッシュメモリ体を提供することにある。
本発明のまた一つの目的は、３個のメモリ体セルが１個の柱状電晶体を共用できる高密度フラッシュメモリ体を提供することにある。
【０００７】
【課題を解決するための手段】
前記フラッシュメモリ体が高密度容量に向かって発展している必然的趨勢、ならびに現有の高密度フラッシュメモリ体セル上に発生する多くの問題に鑑みて、本発明者は高密度フラッシュメモリ体を発明し、インプラントおよびエッチングトレンチ（ｔｒｅｎｃｈ）技術を用いて、先ずウェーハ上に複数個の柱状の電晶体をそれぞれ間隔をおいて配列し作製するとともに、各柱状電晶体に４つの垂直面を具有させ、垂直面の１つを該高密度フラッシュメモリ体セルの基体（Ｓｕｂｓｔｒａｔｅ）とソース（ｓｏｕｒｃｅ）との間のショートサーキット作製に用い、他３個の垂直面にはそれぞれフラッシュメモリ体のセルを作製し、該フラッシュメモリ体セルの電晶体のスレショルド電圧（ｔｈｒｅｓｈｏｌｄ　ｖｏｌｔａｇｅ）が該基体とソースとの間の電圧が異なるために変化することがないようにした。そのほか、該フラッシュメモリ体セルのレイアウトにおいて、相互に隔たるセルが１本のワード線（ｗｏｒｄ　ｌｉｎｅ）を共用するので、該フラッシュメモリ体セルのドレインは、間隔をおいてジャンプ接続を行う方式で連線する必要があり、このようにして各柱状電晶体に３個のフラッシュメモリ体セルを作製して３ビットのデータを蓄積し、作製した該フラッシュメモリ体セルに高密度のメモリ特性を備えさせた。
【０００８】
本発明では、設計された高密度フラッシュメモリ体において、各柱状電晶体が３個のフラッシュメモリ体セルに共用されるため、その記憶容量が従来のフラッシュメモリ体の３倍になり、ソース接触点が占める面積を効果的に減少させる。また、本発明では、先ず該ウェーハにインプラント技術を通じ、該高密度フラッシュメモリ体セルのソースにするＮ＋型半導体を形成し、続けてＭＯＣＶＤ法で該Ｎ＋型半導体表面に順次濃度が異なるＰ＋およびＰ−型半導体を形成させて、それぞれ該フラッシュメモリ体セルの基体およびチャンネル（ｃｈａｎｎｅｌ）とする。このうち該ソース側に近い方のチャンネル上において、不純物イオンの濃度が該ソース側から離れている他のチャンネルより高くなるので、そのスレショルド電圧は該他のチャンネル上の該電圧に比べて高くなり、一チャンネル上に２段階の異なるスレショルド電圧値が形成されて、該高密度フラッシュメモリ体セルのゲート（ｇａｔｅ）側に電圧が印加され、チャンネルをターンオン（ｔｕｒｎ　ｏｎ）にすると、ソース注入効果（ｓｏｕｒｃｅ−ｓｉｄｅ−ｉｎｊｅｃｔｉｏｎ）が発生して、大量のゲートホットキャリアが発生し、電子の書込み効率と速度を一般の堆積型フラッシュメモリ体セルのそれよりも大幅に向上させることができる。
【０００９】
さらに本発明では、２段階の濃度を利用して該Ｐ型半導体をインプラントするときに、ソース側に近い方の臨界電圧を高くできるので、チャンネルをターンオフ（ｔｕｒｎ　ｏｆｆ）にして過剰消去の発生を効果的に防止する効果がある。
また、セルのレイアウト（ｌａｙｏｕｔ）において、各セルのドレイン側を間隔をおいてジャンプ接続を行う方式で連線することにより、３個のメモリ体セルが１個の柱状電晶体を共用できる。
【００１０】
【発明の実施の形態】
本発明は、高密度フラッシュメモリ体に関するもので、主としてインプラントおよびエッチングトレンチ（ｔｒｅｎｃｈ）技術を用いて、ウェーハ（ｗａｆｅｒ）上に複数個の柱状電晶体を間隔をおいて配列し作製するとともに、各柱状電晶体に４つの垂直面を具有させ、且つ垂直面の１つを該高密度フラッシュメモリ体の基体（ｓｕｂｓｔｒａｔｅ）とソース（ｓｏｕｒｃｅ）との間のショートサーキットとして用い、他３つの面にはそれぞれフラッシュメモリ体のセルを作製するものである。従って本発明は各柱状電晶体に３つのフラッシュメモリセルを作製することにより、３ビットのデータを蓄積させる。該フラッシュメモリ体セルは高密度の特性を有するため、後続の説明において、以下、高密度フラッシュメモリ体セル（Ｈｉｇｈ　Ｄｅｎｓｉｔｙ　Ｒｅａｄ　Ｏｎｌｙ　Ｍｅｍｏｒｙ、略称ＨＤＲＯＭ）と称する。
本発明の好ましい一実施例では、先ずＰ型ウェーハ上に高濃度の砒素（Ａｓ）をインプラント（ｉｍｐｌａｎｔ）し、図１に示すように、砒素イオンをＰ型チップに混入させて、Ｎ＋型半導体１１を形成するとともに、それを高密度フラッシュメモリ体セルのソース１１とする。次に、再びＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）積層法（本発明の他の実施例では、ＰＶＤ（Ｐｈｙｓｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）またはＰＣＶＤ（Ｐｈｏｔｏｎ−ｉｎｄｕｃｅｄ　Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）等の積層法を利用してもよい）、或いはインプラント（ｉｍｐｌａｎｔ）技術を使って、該Ｎ＋型半導体１１の表面に厚み約０．５〜２μｍのＰ型半導体１２を積層（またはインプラント）する。本実施例では、前記の積層する際に混入する硼素イオンが該Ｎ＋型半導体１１の部位に接近し、その不純物濃度が比較的高く、且つその積層厚みが０．２〜０．４μｍに達したとき、はじめて不純物濃度が漸次低減する。このようにして該Ｎ＋型半導体１１の表面に２層の濃度が異なるＰ＋およびＰ−型半導体１２１、１２２が順次形成され、該Ｐ＋およびＰ−型半導体１２１、１２２はそれぞれ該フラッシュメモリ体セルの基体１２１およびチャンネル１２２となる。次に、該半導体材料にリソグラフィおよびエッチングトレンチ技術を用いて、間隔をおいて配列された複数の柱状電晶体１３を作製し、各柱状電晶体１３にいずれも４個の垂直面を具有させ、図２に示すように、再び該電晶体に高濃度の燐（Ｐ）をインプラントし、燐イオンを該半導体１２２表面に混入させて別のＮ＋半導体１４を形成するとともに、それを高密度フラッシュメモリセルのドレイン１４とする。該ウェーハ全表面からこれを見ると、図３に示すように、前記処理によって該ウェーハ上に複数個の柱状電晶体１３が作製され、各該柱状電晶体１３がＸおよびＹ軸方向に沿って相互に等間隔で平行に配列されている。
【００１１】
前記積層過程で、該Ｐ型半導体１２のソース１１（即ち該Ｎ＋型半導体１１）に近い側に混入する硼素イオン濃度が比較的高い主な原因を次に列挙する。
（１）該フラッシュメモリ体セルにおいて、一部のチャンネル１２２および基体１２１上の硼素イオン濃度を高めると、即ち該製造過程で該フラッシュメモリ体セルに突き抜け現象防止（ａｎｔｉ−ｐｕｎｃｈ−ｔｈｒｏｕｇｈ）処理を行ったことに等しくなり、該フラッシュメモリ体セルには以後、突き抜け現象（ｐｕｎｃｈ−ｔｈｒｏｕｇｈ）によって電圧が非常に低くなるためにドレイン１４とソース１１との間に突き抜け現象が起こるという問題が発生しない。
【００１２】
（２）該フラッシュメモリ体セルのドレイン１４側は、「書込み（ｐｒｏｇｒａｍ）と消去（ｅｒａｓｅ）」を進める際に高電圧が印加されるので、ドレイン１４側に近接するチャンネルの硼素イオン濃度が低下し、該フラッシュメモリ体セルに比較的高い接面破壊電圧を受ける能力を備えさせる。
【００１３】
（３）該フラッシュメモリ体セルはソース１１側に近いチャンネル（ｃｈａｎｎｅｌ）上においてその硼素イオンの濃度が比較的高いため、該チャンネル上のスレショルド（ｔｈｒｅｓｈｏｌｄ）電圧が高くなり、またドレイン１４側に近い別のチャンネル上において硼素イオン濃度が低いことから、該別のチャンネルのスレショルド電圧が低くなり、従ってチャンネル上に２段階の異なる臨界電圧値が備わるという現象を形成し、ゲート（ｇａｔｅ）側に電圧が印加され、チャンネルがターンオン（ｔｕｒｎ　ｏｎ）になるとソース注入効果（ｓｏｕｒｃｅ−ｓｉｄｅ−ｉｎｊｅｃｔｉｏｎ）を発生し、大量のゲートホットキャリアを生じて電子の書込み効率と速度が一般の堆積式フラッシュメモリ体セルに比べて遥かに高くなる。
【００１４】
（４）一般的な従来の堆積式フラッシュメモリ体セルは、ファウラーノルドハイム法（Ｆｏｗｌｅｒ　Ｎｏｒｄｈｅｉｍ　ｔｕｎｎｅｌｉｎｇ）またはホットキャリア（ｈｏｔ　ｃａｒｒｉｅｒ）書込み原理を用いているので、セルが過剰書込み（ｏｖｅｒ　ｐｒｏｇｒａｍ）されやすく、フローティングゲート内の電子数が非常に多くなり、スレショルド電圧が増大しすぎて規格内で制御できなくなり、チャンネルが永久にターンオフになるという問題があった。しかし本実施例を用いて２段階の濃度で該Ｐ型半導体１２をインプラントすると、ソース１１側に接近する臨界電圧を高くできるので、チャンネルをターンオフ（ｔｕｒｎ　ｏｆｆ）にして、過度の消去が発生するのを効果的に防止できる。
【００１５】
本実施例では、リソグラフィおよびエッチングトレンチ技術を用いて前記半導体材料に柱状電晶体１３を形成する際に、その過剰エッチング（Ｏｖｅｒ　Ｅｔｃｈｉｎｇ）に対して、エッチングされた各柱状電晶体１３間に相当の間隔１３１をもたせ、図２に示すように、その大小をフラッシュメモリ体セル内で必要なフローティングゲート（Ｆｌｏａｔｉｎｇ　Ｇａｔｅ）、制御ゲート（ｃｏｎｔｒｏｌ　Ｇａｔｅ）および絶縁酸化珪素（ｏｘｉｄｅ）等の構造に合うように作製するので、各該柱状電晶体１３間のエッチングによる距離は、２個のフローティングゲート、１個の制御ゲートおよび絶縁層が要する最小幅より小さくすることはできない。
【００１６】
また本実施例では、前記半導体材料に対して摂氏約８００〜９５０度で酸化処理を行い、全半導体材料の表面に第１酸化珪素層１５を形成し、図４に示すように、該酸化珪素層１５の厚みを約７０〜１２０Åとし、主としてフラッシュメモリ体セル上の透化酸化珪素（ｔｕｎｎｅｌ　ｏｘｉｄｅ）として用いる。該第１酸化珪素層１５の品質の良し悪しは、該フラッシュメモリ体セルの重複して消去または書込された回数（ｃｙｃｌｉｎｇ　ｅｎｄｕｒａｎｃｅ）、フローティングゲート中に電子を保存する時間（ｄａｔｅ　ｒｅｔｅｎｔｉｏｎ）、ならびにその電子の書込み（ｐｒｏｇｒａｍ）と消去（ｅｒａｓｅ）の効率を決定する。このほか、該酸化処理は次のような重要な意義を有する。
【００１７】
（１）高温によって積層珪素を新たに結晶させて単結晶（ｓｉｎｇｌｅ　ｃｒｙｓｔａｌ）にする。
（２）高温製造によって、インプラント時に生じる欠陥（ｄｅｆｅｃｔ）を補修し、インプラントの不純物を活性化（ａｃｔｉｖｅ）させる。
【００１８】
続いて、本実施例ではさらにＣＶＤ積層法で該第１酸化珪素層１５上に第１複合結晶シリコン（ｐｏｌｙ−ｓｉｌｉｃｏｎ）層１６を形成させる。図４に示すように、その厚みは約２００〜３００Åで、該第１複合結晶シリコン層１６は主にフラッシュメモリ体セル上のフローティングゲート１６１として用いる。次に、先ず一部の第１複合結晶シリコン層１６をエッチッングし、該柱状電晶体１３上縁に該第１複合結晶シリコン層１６を残留させない。さらにその上にフォトレジスト剤８０を塗布し、図５に示すように、フォトマスク８１およびリソグラフィ技術を用いて、留保している該第１複合結晶シリコン層１６上にフローティングゲートを定義づけ、再びエッチングトレンチ技術によって不必要な複合結晶シリコンをエッチングするとともに、その上のフォトレジスト剤８０を除去し、図６に示すように、２つの隣接する該柱状電晶体１３間に２つのフローティングゲート１６１を作製する。次に再びＣＶＤ積層法を用いて、交替方式で前記半導体材料にＯＮＯ層１７（Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ、酸化珪素−窒化珪素−酸化珪素）を形成し、該柱状電晶体１３上縁の余分な該ＯＮＯ層１７をエッチングして、留保した該ＯＮＯ層１７を図７に示すように、後の製造過程において形成される第２複合結晶シリコン層と該フローティングゲート１６１との間の絶縁層にする。本実施例ではフラッシュメモリ体セル中の不純物濃度が減少し、高温によって変形するので、低温で製造する方式を採用し該ＯＮＯ層１７を形成する。
【００１９】
前記製造過程においては、主として該ウェーハの全表面に対して前記処理を順次進めるため、該ＯＮＯ層１７が形成されると、２つの隣接する該柱状電晶体１３間に作製される構造は、前記半導体材料のＸ軸方向の断面から見ても或いはＹ軸方向から見ても、いずれも完全に同じである。
【００２０】
本実施例では、後続する製造過程において、前記半導体材料のＸおよびＹ軸の断面に製造される構造は同じではないので、以下の説明において特にＸおよびＹ軸断面上に形成される構造の相違を明示する。
前記半導体材料にフォトレジスト剤８０を塗布し、図８に示すように、フォトマスク８１およびリソグラフィ技術を用いて、Ｙ軸方向に配列された該柱状電晶体１３間に留保した該ＯＮＯ層１７上に、Ｙ軸方向に配列された制御ゲートを定義づける。図９に示すように、エッチングトレンチ技術を用いて不必要なＯＮＯ層をエッチングするとともに、その上のフォトレジスト剤８０を除去し、該ＯＮＯ層１７中にそれぞれ該制御ゲートを作製できる空間を形成する。次にＣＶＤ積層法で全半導体材料および該ＯＮＯ層中に第２複合結晶シリコン（ｐｏｌｙ−ｓｉｌｉｃｏｎ）層１８を形成し、図９に示すように、該第２複合結晶シリコン層１８をフラッシュメモリ体セル上のＹ軸方向に配列された制御ゲート１８とする。該第２複合結晶シリコン層１８はＸ軸方向に延伸しているので、Ｘ軸方向に配列された各該フラッシュメモリ体セルに連接し、各該フラッシュメモリ体セル上にワード線（ｗｏｒｄ　ｌｉｎｅ）Ｗが形成される。再び全半導体表面の余分な該第２複合結晶シリコン層１８をエッチングした後、全半導体材料にＣＶＤ積層法で第２酸化シリコン層１９を形成する。このときの該フラッシュメモリ体セルのＹ軸断面構造は図１０に示すとおりである。
【００２１】
続いて、Ｘ軸方向に配列された柱状電晶体１３間に留保した該ＯＮＯ層１７上にフォトマスクおよびリソグラフィ技術を用いて、該ＯＮＯ層１７の位置に間隔をおいてＹ軸方向に配列された制御ゲートを定義づけ、さらにエッチングトレンチ技術によって不必要なＯＮＯをエッチングするとともに、その上のフォトレジスト剤を除去した後、Ｘ軸方向に沿って該ＯＮＯ層１７中に間隔をおいてそれぞれ該制御ゲートを作製できる空間を形成する。次にＣＶＤ積層法で該ＯＮＯ層１７上に該第２複合結晶シリコン（ｐｏｌｙ−ｓｉｌｉｃｏｎ）層１８を形成し、該フラッシュメモリ体セル上のＸ軸方向に配列された制御ゲート１８とする。該Ｘ軸の断面構造は図１１に示すとおりである。さらに全半導体材料の余分な第２複合結晶シリコン層１８をエッチングした後、全半導体材料にＣＶＤ積層法で第３酸化シリコン層２０を形成し、図１２に示すように、後続の製造過程中で形成する第１金属層と該制御ゲート１８との間の絶縁層とする。このときの該フラッシュメモリ体セルのＸ軸断面構造は図１２に示すとおりである。
【００２２】
次に本実施例では、再びＸ軸方向に配列された柱状電晶体１３間の構造に対して、フォトマスク８１およびリソグラフィ技術を用いて、図１２に示すように、該フラッシュメモリ体セル上の基体１２１とソース１１間のショートサーキット領域を定義づける。即ちＸ軸方向に配列された該柱状電晶体１３間には該制御ゲート１８の該ＯＮＯ層１７の位置が未だ定義されておらず、エッチングトレンチ技術で該ショートサーキット領域に対し過剰エッチングを行い、該ショートサーキット領域をソース１１の位置まで過剰エッチングした後、図１３に示すように、再びその中に第１金属層２１を塗布し、Ｘ軸方向に配列された該フラッシュメモリ体セルの基体１２１とソース１１との間にショートサーキットを形成し、最後に、エッチングトレンチ技術を用いて余分な金属層２１をエッチングする。このときの該フラッシュメモリ体セルのＸ軸の断面図は図１３に示すとおりである。
【００２３】
本実施例ではＨＤＰ（Ｈｉｇｈ　Ｄｅｎｓｉｔｙ　Ｐｌａｓｍａ）方式で全半導体材料に第４酸化シリコン層２２を形成し、図１４に示すように、後続の製造過程で形成する第２金属層と該第１金属層２１との間の絶縁層とする。さらにその上にフォトレジスト剤８０を塗布するとともに、フォトマスク８１およびリソグラフィ技術を用いてそれぞれ隣接する該第１金属層の柱状電晶体上に、間隔をおいて該フラッシュメモリ体セル１４の接点を定義づけ、図１４に示すように、再びエッチングトレンチ技術を用いて該ドレイン１４上方の不必要な該酸化シリコン層１５、１９、２０、２２をエッチングし、またその上のフォトレジスト剤８０を除去した後、再びエッチングされた酸化シリコン層の位置に第２金属層２３を塗布し、図１５に示すように、該第２金属層２３とＹ軸方向に配列された該ドレイン１４との接点を連接させて、該フラッシュメモリ体セル上のビット線（ｂｉｔ　ｌｉｎｅ）Ｂ１とする。このときの該フラッシュメモリ体セルのＸ軸断面およびその俯瞰構造は図１５および図１６に示すとおりである。このほか、特に注意すべきは、該ビット線Ｂ１はＹ軸方向に延伸し、間隔をおいて該柱状電晶体の対応するドレイン１４上に作製されるので、該柱状電晶体にとっては、該ビット線Ｂ１は一つ接続して一つジャンプする方式でＹ軸方向に沿って対応するドレイン１４と連接する。
【００２４】
ＣＶＤ積層法で全半導体材料に第５酸化シリコン層２４を形成し、図１７に示すように、後続の製造過程で形成される第３金属層と該ビット線との間の絶縁層とし、続いてその上にフォトレジスト剤８０を塗布するとともに、フォトマスク８１およびリソグラフィ技術を用いて、それぞれ第１金属層２１に近隣する別の柱状電晶体上に、間隔をおいて該フラッシュメモリ体セル上の別のドレイン１４の接点に定義づけ、図１７に示すように、再びエッチング技術によって該ドレイン上方の不必要な該酸化シリコン層１５、１９、２０、２２、２４をエッチングし、またその上のフォトレジスト剤８０を除去した後、エッチングされた該酸化シリコン層の位置に第３金属層２５を塗布し、該３金属層２５をＹ軸方向に配列された別のドレイン１４の接点と接続し、該フラッシュメモリ体セル上の別のビット線Ｂ２にする。このときの該フラッシュメモリ体セルのＸ軸断面およびその俯瞰構造は図１７および図１８に示すとおりである。このほか特に注意すべきは、該別のビット線Ｂ２はＹ軸の方向に間隔をおいて該ビット線と相互に交錯して該柱状電晶体の別のドレイン１４上に作製されるので、該柱状電晶体においては、該別のビット線Ｂ２も一つ接続して一つジャンプする方式を用いて、Ｙ軸方向に沿って対応する別のドレイン１４と接続する。
【００２５】
最後に全半導体材料上に保護層３０を塗布して、高密度フラッシュメモリ体セルの全製造過程を完了する。このときのＸ軸方向に配列された該フラッシュメモリ体セルのＸ軸断面構造は図１９に示すとおりであり、このうち該酸化シリコン層１９、２０、２２、２４に形成される絶縁層は、すべて符号５０で示している。
【００２６】
前記製造過程を用いて、各柱状電晶体１３上に３個のフラッシュメモリ体セルＱ１、Ｑ２、Ｑ３を作製して３ビットのデータを蓄積する。該フラッシュメモリ体セルの等価回路は、図２０に示すように、各フラッシュメモリ体セルが実際に作動するときには、図１８に示す該フラッシュメモリ体セル間の回路配置のように、下記方式で行う。
【００２７】
（１）データをフラッシュメモリ体セルＱ１に書込むときには、高電位（例えば１０ボルト）をワード線Ｗに送り、該フラッシュメモリ体セルＱ１を開くとともに、該ワード線Ｗを高電圧（例えば１０ボルト）に保ち、このとき前記のソース注入法を用いて電子を該フラッシュメモリ体セル上のフローティングゲート１６１内に送りデータの書込みを完成させる。
【００２８】
（２）該フラッシュメモリ体セルＱ１中のデータを消去したいときには、マイナスの高電位（例えば−５ボルト）を該ワード線Ｗに送るとともに、該ビット線Ｂ１を高電位（例えば１０ボルト）に保ち、ファウラーノルドハイム法（ＦｏｗｌｅｒＮｏｒｄｈｅｉｍ　ｔｕｎｎｅｌｉｎｇ）を用いて該フラッシュメモリ体セル内の電子をドレイン１４側に吸収してデータ消去を完了させる。或いは該ソース１１を高電位（例えば１０ボルト）に接続して再びファウラノルドハイム法（Ｆｏｗｌｅｒ　Ｎｏｒｄｈｅｉｍ　ｔｕｎｎｅｌｉｎｇ）を用いてフローティングゲート１６１の電子を該ソース１１に吸収してデータ消去を完了させる。
【００２９】
（３）該フラッシュメモリ体セルＱ１内からデータを読み取るときには、一般の電位（例えば３ボルト）を該ワード線Ｗに送るとともに、該ビット線Ｂ１を操作電位（例えば３ボルト）に保ち、ドレイン１４側から読み取った電流値によって該フラッシュメモリ体セルＱ１上のフローティングゲート１６１内で、電子が完成させた「１」または「０」値が蓄積されているかどうかを判断する。
【００３０】
本実施例で作製された各柱状電晶体はいずれも３個のフラッシュメモリ体セルに共用されているため、そのメモリ容量は従来のフラッシュメモリ体の３倍になるほか、高密度のメモリ特性を備え、且つソース接触点が占める面積を効果的に減少し、フラッシュメモリ体の体積を大きく縮小して、ウェーハ上に作製するフラッシュメモリ体の数量を効果的に高める。
【図面の簡単な説明】
【図１】本発明の実施例による高密度フラッシュメモリ体の作製において、ウェーハに２層の濃度が異なるＰ＋およびＰ−型半導体を順次積層させた後の状態を示す断面図である。
【図２】本発明の実施例による高密度フラッシュメモリ体の作製において、リソグラフィおよびエッチングトレンチ（ｔｒｅｎｃｈ）技術を用いてウェーハ上に間隔をおいて配列した複数個の柱状電晶体を形成した後の状態を示す断面図である。
【図３】本発明の実施例による高密度フラッシュメモリ体の作製において、リソグラフィおよびエッチングトレンチ（ｔｒｅｎｃｈ）技術を用いてウェーハ上に間隔をおいて配列した複数個の柱状電晶体を形成した後の状態を示す平面図である。
【図４】本発明の実施例による高密度フラッシュメモリ体の半導体材料に対し順次酸化およびＣＶＤ積層処理を行った後の状態を示す断面図である。
【図５】本発明の実施例による高密度フラッシュメモリ体の半導体材料上に第１複合結晶シリコン層を形成した後の状態を示す断面図である。
【図６】本発明の実施例による高密度フラッシュメモリ体の隣接する柱状電晶体間に２つのフローティングゲートを作製した後の状態を示す断面図である。
【図７】本発明の実施例による高密度フラッシュメモリ体の半導体材料上にＯＮＯ層を形成した後の状態を示す断面図である。
【図８】本発明の実施例による高密度フラッシュメモリ体の作製において、フォトマスクおよびリソグラフィ技術を利用して、Ｙ軸方向に配列された柱状電晶体間に留保されたＯＮＯ層に、Ｙ軸方向に配列された制御ゲートを定義づけたときのＹ軸における断面図である。
【図９】本発明の実施例による高密度フラッシュメモリ体のＹ軸方向に配列された該柱状電晶体間に留保されているＯＮＯ層に、Ｙ軸方向に配列された制御ゲートを作製した後のＹ軸における断面図である。
【図１０】本発明の実施例による高密度フラッシュメモリ体のＹ軸方向に配列された制御ゲートにＭＯＣＶＤ法で第２酸化シリコン層を形成させた後のＹ軸における断面図である。
【図１１】本発明の実施例による高密度フラッシュメモリ体のＸ軸方向に配列された柱状電晶体間に留保されたＯＮＯ層上に、Ｘ軸方向に配列された制御ゲートを作製した後のＸ軸における断面図である。
【図１２】本発明の実施例による高密度フラッシュメモリ体の作製において、フォトマスクおよびリソグラフィ技術を利用して、Ｘ軸方向に配列された柱状電晶体間に留保されているＯＮＯ層上に第１金属層を定義付けたときのＸ軸における断面図である。
【図１３】本発明の実施例による高密度フラッシュメモリ体のＸ軸方向に配列された柱状電晶体間に第１金属層を作製した後のＸ軸における断面図である。
【図１４】本発明の実施例による高密度フラッシュメモリ体の作製において、フォトマスクおよびリソグラフィ技術を利用して、Ｘ軸方向に配列された柱状電晶体上に、その上のドレイン接点を定義付けたときのＸ軸における断面図である。
【図１５】本発明の実施例による高密度フラッシュメモリ体のＸ軸方向に配列された柱状電晶体上に第２金属層を作製し、フラッシュメモリ体セル上のドレインのビット線を形成した後のＸ軸における断面図である。
【図１６】本発明の実施例による高密度フラッシュメモリ体のＸ軸方向に配列された柱状電晶体上に第２金属層を作製し、フラッシュメモリ体セル上のドレインのビット線を形成した後の回路配置を示す平面図である。
【図１７】本発明の実施例による高密度フラッシュメモリ体の作製において、フォトマスクおよびリソグラフィ技術を利用して、Ｘ軸方向に配列された柱状電晶体上に他の接点を定義付けたときの、Ｘ軸における断面図である。
【図１８】本発明の実施例による高密度フラッシュメモリ体の作製において、フォトマスクおよびリソグラフィ技術を利用して、Ｘ軸方向に配列された柱状電晶体上に他の接点を定義付けたときの回路配置を示す平面図である。
【図１９】本発明の実施例による高密度フラッシュメモリ体の全製造過程が完了したときの、フラッシュメモリ体セルのＸ軸における断面図である。
【図２０】本発明の実施例による高密度フラッシュメモリ体の各柱状電晶体に３個のフラッシュメモリ体セルを作製したときの等価回路を示す図である。
【符号の説明】
１１　　　　　　　　ソース
１３　　　　　　　　柱状電晶体
１４　　　　　　　　ドレイン
１５　　　　　　　　第１酸化シリコン層
１６　　　　　　　　第１複合結晶シリコン（ｐｏｌｙ−ｓｉｌｉｃｏｎ）層
１８　　　　　　　　制御ゲート
１２１　　　　　　　　基体
１２２　　　　　　　　チャンネル
１６１　　　　　　　　フローティングゲート
Ｂ１、Ｂ２　　　　ビット線
Ｑ１、Ｑ２、Ｑ３　フラッシュメモリ体セル
Ｗ　　　　　　　　ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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