(57)【要約】【課題】ホトリソグラフィプロセスを低減した、貫通導体を有する半導体装置の製造方法を提供する。【解決手段】半導体装置の製造方法は、（ａ）半導体支持基板の主面上に多数の半導体素子を含む素子層を形成した半導体基板の裏面を研削し、１００μｍ以下に薄くする工程と、（ｂ）前記薄くした半導体基板を平滑な表面を有する支持台上に位置決めして支持し、半導体基板を貫通するビア孔を形成する工程と、（ｃ）平滑な表面を有する第１の支持台上に位置決めして支持し、半導体支持基板を貫通するビア孔を形成する工程と、（ｄ）前記絶縁膜を堆積したビア孔内に金属層を形成する工程と、を含む。【選択図】　図３
2004119659.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）半導体支持基板の主面上に多数の半導体素子を含む素子層を形成した半導体基板の裏面を研削し、薄くする工程と、
（ｂ）前記薄くした半導体基板を平滑な表面を有する第１の支持台上に位置決めして支持し、前記半導体支持基板を貫通するビア孔を形成する工程と、
（ｃ）平滑な表面を有する第２の支持台上に前記ビア孔を形成した半導体基板の素子層を位置決めして支持し、前記ビア孔内面上および前記半導体基板裏面のビア孔周囲状に絶縁膜を堆積する工程と、
（ｄ）前記絶縁膜を堆積したビア孔内に金属層を形成する工程と、
を含む半導体装置の製造方法。
【請求項２】
前記工程（ｂ）が、前記第１の支持台上に前記半導体基板の裏面を配置し、前記素子層側からビア孔を形成する請求項１記載の半導体装置の製造方法。
【請求項３】
前記工程（ｂ）が、
（ｂ−１）前記素子層上にレジストパターンを形成する工程と、
（ｂ−２）前記レジストパターンをマスクとし、前記素子層および前記半導体支持基板を反応性イオンエッチングでエッチングする工程と、
を含む請求項２記載の半導体装置の製造方法。
【請求項４】
前記工程（ｂ）が、前記第１の支持台上に前記素子層を配置し、前記半導体基板裏面側からビア孔を形成する請求項１記載の半導体装置の製造方法。
【請求項５】
前記工程（ｂ）が、
（ｂ−４）前記半導体基板裏面上にレジストパターンを形成する工程と、
（ｂ−５）前記レジストパターンをマスクとし、前記半導体支持基板を貫通して反応性イオンエッチングを行ない、前記素子層内の電極層を露出させる工程と、
を含む請求項４記載の半導体装置の製造方法。
【請求項６】
前記工程（ｂ）が、
（ｂ−３）レーザ光を照射して前記半導体基板にビア孔を形成する工程
を含む請求項１記載の半導体装置の製造方法。
【請求項７】
前記工程（ｃ）において、前記第２の支持台が磁性金属材料を含んでおり、前記半導体基板裏面上に磁石が配置され、前記半導体基板を前記第２の支持台上に密着させる請求項１〜６のいずれか１項記載の半導体装置の製造方法。
【請求項８】
前記工程（ｂ）が、前記半導体基板裏面上にレジストパターンを形成する工程を含み、
前記工程（ｃ）が前記半導体基板裏面上にレジストパターンを残した状態でスパッタリングにより絶縁層を堆積し、その後リフトオフを行う請求項４記載の半導体装置の製造方法。
【請求項９】
前記工程（ｄ）が、
（ｄ−１）平滑な表面を有する第３の支持台上に、前記素子層を配置し、前記半導体基板裏面上にステンシルマスクを配置する工程と、
（ｄ−２）前記ステンシルマスク上方から前記開口内および前記素子層の一部上に金属層を堆積する工程と、
を含む請求項１〜８のいずれか１項記載の半導体装置の製造方法。
【請求項１０】
前記工程（ｄ）が、
（ｄ−３）前記ステンシルマスクをガイドとし、スキージングにより前記金属層を形成する工程、
を含む請求項９記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、特に複数枚をスタックして３次元積層を構成するのに適した貫通導体を有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
大規模集積回路（ＬＳＩ）を形成した半導体チップを積層すれば、同一占有面積内の素子数を飛躍的に増大させることができる。回路基板上の配線を介することなく、積層した半導体チップ間の電気的接続を実現するためには、半導体基板を貫通する貫通導体を形成することが望ましい。
【０００３】
なお、半導体基板上に配線層を形成する場合は、配線層が横方向に延在してもよい。このような場合も貫通導体と呼ぶ。すなわち、本明細書において、貫通導体とは半導体基板の１面から他の面に、半導体基板外の配線を介することなく、接続された導体を呼ぶ。
【０００４】
ＬＳＩチップに、貫通導体を形成するには、ウェットエッチング、反応性イオンエッチング（ＲＩＥ）或いはレーザによりビア孔を形成し、ビア孔内を絶縁した後、ビア孔に金属を充填する。必要に応じて、面内方向の配線やハンダバンプも形成する。
【０００５】
半導体基板は、通常６００〜７００μｍの厚さを有する。しかしながら、半導体素子を構成している領域は、主面近傍のたかだか２〜３μｍの厚さの領域の場合が多く、その他の厚さ部分は物理的支持基板としての機能を果たしているのみである。半導体チップの体積を減少させることが望まれる場合、特に複数枚の半導体チップを積層する場合には、半導体基板を研削し、薄くすることが望まれる。
【０００６】
ＬＳＩチップに貫通導体を形成する場合、ビア孔を形成し、ビア孔内面を絶縁し、メッキ等によってビア孔内に金属を充填し、その後ウエハ裏面よりシリコン基板を研削し、表面のダメージ層をドライエッチにより除去し、ビア先端の金属を露出させ貫通ビアとする方法がよく用いられている。
【０００７】
しかしながら、ビア孔に金属を充填した後、基板を薄く研削する方法は容易ではない。又、研削工程を行なった時には、基板裏面が直接露出するため、ビア孔内の導体と基板裏面との短絡を防止することが必要である。このためには、シリコン基板裏面に絶縁層を形成し、ビア導電体を露出するための開口を設けなければならない。このような工程のため、ビア導電体を形成するためには、複数回のレジストプロセスが必要であった。
【０００８】
【特許文献１】
特開昭５９−４１７４号公報
【０００９】
【発明が解決しようとする課題】
以上説明したように、ＬＳＩチップに貫通導体を形成することは容易ではなかった。
【００１０】
本発明の目的は、製造工程における複雑性、困難性を低減した貫通導体を有する半導体装置の製造方法を提供することである。
本発明の他の目的は、ホトリソグラフィプロセスを低減した、貫通導体を有する半導体装置の製造方法を提供することである。
【００１１】
本発明のさらに他の目的は、容易に、かつ信頼性高く実施することのできる半導体装置の製造方法を提供することである。
【００１２】
【課題を解決するための手段】
本発明の１観点によれば、ａ）半導体支持基板の主面上に多数の半導体素子を含む素子層を形成した半導体基板の裏面を研削し、薄くする工程と、（ｂ）前記薄くした半導体基板を平滑な表面を有する第１の支持台上に位置決めして支持し、前記半導体支持基板を貫通するビア孔を形成する工程と、（ｃ）平滑な表面を有する第２の支持台上に前記ビア孔を形成した半導体基板の素子層を位置決めして支持し、前記ビア孔内面上および前記半導体基板裏面のビア孔周囲上に絶縁膜を堆積する工程と、（ｄ）前記絶縁膜を堆積したビア孔内に金属層を形成する工程と、を含む半導体装置の製造方法が提供される。
【００１３】
ビア導電体を形成した後にシリコン基板を研削する代りに、シリコン基板を研削した後にビア導電体を形成する。
多くの工程をウエハレベルで一括して行なうことができ、効率的に貫通導体を有する半導体装置を製造することができる。
【００１４】
一旦ウエハを薄くすると、ウエハの自己保存能力が失われるが、適切な支持台を用いることにより、ウエハの取り扱いを適切に行なうことができる。
【００１５】
【発明の実施の形態】
以下、図面を参照して本発明の実施例による半導体装置の製造方法を説明する。
【００１６】
図１（Ａ）は、ウエハの平面図を示す。ウエハＷＦは、その主面内に複数のチップ領域ＣＨを画定している。各チップ領域ＣＨ内に、多数の半導体素子が形成され、ＬＳＩ回路を構成する。なお、ウエハＷＦは、例えば直径１０インチないし１２インチであり、チップＣＨは、一辺数ｍｍ〜２、３ｃｍ、例えば１ｃｍ×１ｃｍ程度の大きさである。
【００１７】
図１（Ｂ）は、ＬＳＩ構造が形成された半導体チップの構成を概略的に示す。例えばｐ型のシリコン基板１の表面層に、トレンチが形成され、絶縁膜が埋め込まれてシャロートレンチアイソレション（ＳＴＩ）２が形成される。ＳＴＩは、素子分離領域であり、活性領域を画定する。シリコン基板１の表面層に、不純物が添加され、ｎ型ウエル３ｎ、及びｐ型ウエル３ｐ、４ｐが形成されている。
【００１８】
図示の構成は、メモリを含むＬＳＩであり、メモリー領域においてはｐ型ウエル４ｐにメモリ素子が形成され、周辺領域においてはｎ型ウエル３ｎ、ｐ型ウエル３ｐにＣＭＯＳ回路が形成されている。
【００１９】
ＳＴＩ２で画定された活性領域のシリコン基板表面上に絶縁ゲート電極５が形成される。絶縁ゲート電極５の両側に、ソース／ドレイン領域６が形成される。なお、周辺回路領域においては、絶縁ゲート電極５を形成した後、エクステンション領域をイオン注入し、サイドウォールスペーサを形成した後、高濃度のソース／ドレイン領域を形成し、ＬＤＤ構造のソース／ドレイン領域が形成される。
【００２０】
メモリー領域においては、リテンション特性を改善するため、高濃度イオン注入は行なわず、低濃度イオン注入のみによりソース／ドレイン領域６が形成されている。
【００２１】
ゲート電極５を覆って、第１層間絶縁膜７が形成される。第１層間絶縁膜７は、例えば単層の酸化シリコン層や、窒化シリコン層／酸化シリコン層／窒化シリコン層等の絶縁積層によって形成されている。第１層間絶縁膜７を貫通し、周辺回路領域のソース／ドレイン領域６に達するコンタクトホールが形成され、タングステン等の導電体が埋め込まれ、導電体プラグ８が形成されている。
【００２２】
第１層間絶縁膜７の上に、第１配線層１０が形成され、導電体プラグ８に対する必要な配線が行われている。第１配線層１０を埋め込むように、第２層間絶縁膜１１が形成されている。第２層間絶縁膜１１には、ダマシン構造の配線１２が形成されている。又、第２層間絶縁膜１１、第１層間絶縁膜７を貫通するコンタクト孔が形成され、メモリーセルの一方のソース／ドレイン領域に達するコンタクト孔が形成され、導電体プラグ１３が埋め込まれている。
【００２３】
メモリ領域においては、第２層間絶縁膜１１の表面上に、下部電極、誘電体層、上部電極で構成されるキャパシタ１５が形成されている。誘電体層を強誘電体で形成した場合、強誘電体キャパシタ１５が形成される。
【００２４】
キャパシタ１５を埋め込んでキャップ層を含む第３層間絶縁膜１７が形成されている。第３層間絶縁膜１７内には、ダマシン構造の第２配線層１８、１９が形成されている。配線の層数は、必要に応じて増減できる。抵抗、インダクタなど他の回路素子を作りこむこともできる。
【００２５】
このように、各ＬＳＩチップＣＨにおいては、半導体基板１の主面近傍の領域から上に、ＭＯＳトランジスタ等の半導体素子及びキャパシタ等の受動素子が形成されている。
【００２６】
なお、半導体基板１内に形成されたＳＴＩ２、ウエル３よりも上の層を回路素子が形成されている点から素子層と呼び、これらの層よりも下の層９を素子層を支持するために用いられているにすぎない点から支持基板９と呼ぶ。支持基板９は、素子層２０を支持する機能が果たせれば、その厚さは任意である。
【００２７】
図１（Ｃ）は、シリコンウエハの断面構成を概略的に示す。シリコンウエハの表面領域から上に、素子層２０が形成され、その下に支持基板９が配置されている。支持基板９には、トランジスタ等の半導体素子は形成されておらず、物理的支持部材としての機能を果たす。素子層２０は、ＭＯＳトランジスタ、キャパシタ、インダクタ、抵抗、配線等の回路素子を含む。
【００２８】
図２（Ｄ）に示すように、素子層２０を形成した半導体ウエハＷＦの上面に、ＵＶ（紫外線）テープ３２を介して、平滑な表面を有するガラス基板３１を接着する。ＵＶテープ３２は、接着力を有し、紫外線（ＵＶ）の照射により接着力を失う有機材料の層である。
【００２９】
図２（Ｅ）に示すように、主面上にＵＶテープ３２、ガラス板３１を接着されたウエハＷＦを裏面から研削する。例えば、６００〜７００ｍｍの厚さを有していたシリコン基板を、厚さ１００μｍ以下に研削する。厚さおよそ１００μｍ以下に研磨されたシリコン基板は、自己保持能力を失う。
【００３０】
図２（Ｆ）に示すように、シリコン基板ＷＦの研削面に、平滑な表面を有する他のガラス基板３５を、ＵＶテープ３６を介して接着する。高い物理的強度を有するガラス基板３１、３５により、シリコンウエハＷＦが挟持された構成となる。なお、平滑な表面を有する支持台としての役割を果たせれば、ガラス板以外の材料の支持台を用いてもよい。
【００３１】
図２（Ｇ）に示すように、ガラス基板３１を介してＵＶテープ３２に紫外線を照射し、接着力を減少させる。シリコン基板９ｔは紫外線を遮蔽する。従って、半導体支持基板９ｔとガラス基板３５の間のＵＶテープ３６には、紫外光は照射されず、接着力は減少しない。シリコン基板ＷＦの主面上のＵＶテープ３２、ガラス基板３１を除去する。
【００３２】
図２（Ｈ）に示すように、ガラス基板３５上にＵＶテープ３６を介してシリコン基板ＷＦを支持した状態で、素子層２０表面上にレジスト層３８を塗布し、キュアする。
【００３３】
レジスト層３８に対し、シリコン基板を貫通する導体を配置するビア孔のパターンを露光、転写し、現像する。レジスト層３８には、ビア孔のパターンが開口される。
【００３４】
図２（Ｉ）に示すように、残されたレジストパターン３８をマスクとし、素子層２０、半導体支持基板９ｔを反応性イオンエッチング（ＲＩＥ）し、ビア孔を形成する。ＲＩＥにより、レジストパターン３８の開口パターンに従った開口が、素子層２０、半導体支持基板９ｔを貫通して形成される。
【００３５】
例えば、無機絶縁層に対してはＣＦ４−ＣＨＦ３等を含むエッチングガス、シリコンや金属等の導電層に対してはＳＦ６、Ｃｌ２等を含むエッチングガスを用いた反応性イオンエッチングを行なう。Ｃ４Ｆ８とＳＦ６とを切り替えてエッチングするボッシュ法、ＳＦ６＋Ｏ２によるディープＲＩＥを行ってもよい。
【００３６】
なお、ＲＩＥのプロセスパラメータを制御することによりテーパエッチングを行ってもよい。テーパエッチングを行った場合は、深さと共に縮径するビア孔が形成される。
【００３７】
図３（Ｊ）は、レジストパターン３８を除去した状態のシリコン基板ＷＦを示す。シリコン基板ＷＦに貫通孔が形成されている。なお、この状態は架空のものであり、現実的にはシリコン基板ＷＦの上面又は下面上にガラス板とＵＶテープ等の支持構造Ｓが残されている。
【００３８】
図３（Ｋ）に示すように、支持構造Ｓに支持されたシリコン基板ＷＦ表面上に、Ｆｅ、Ｎｉ、Ｃｏ等の磁性金属板で形成された平滑な表面を有する支持台４０を配置する。支持台４０を配置した後、支持構造Ｓを除去し、代りにアルニコ系、サマリウム系等の磁石４１を配置する。これらの磁石は、比較的高温まで磁気特性を保つ。磁石４１が磁性支持台４０に吸引されることにより、シリコン基板ＷＦを支持基板４０に密着させる。
【００３９】
この状態で、図中下方より、化学気相堆積（ＣＶＤ）等により絶縁層の形成を行う。絶縁層は、無機材料又は有機材料で形成される。無機材料としては酸化シリコン、窒化シリコンなどを用いることができる。有機材料としては、ポリイミド、ポリナフタレン、パリレンなどを用いることができる。
【００４０】
酸化シリコンのＣＶＤは、例えばＴＥＯＳ、オゾンを用いたプラズマＣＶＤで行える。窒化シリコンのＣＶＤは、例えばアンモニアとシランを用いたプラズマＣＶＤで行える。パリレンは、フッ素化ポリマの１種であり、気相成長できる。ポリイミドは、液体を解さないで蒸着重合でき、蒸着重合ポリイミドをうることができる。
【００４１】
図３（Ｌ）に示すように、支持台４０に圧着されたシリコン基板ＷＦ及び磁石４１上に、絶縁層４４が堆積する。絶縁層４４は、シリコン支持基板９ｔと支持台４０との間の間隙にも入り込み、間隙を埋め込んだ絶縁層を形成する。
【００４２】
図２（Ｉ）における孔開け工程において、深さ方向に次第に開口径が狭くなるテーパエッチングを行うと、図３（Ｌ）に示すように堆積した絶縁層４４は、ビア孔周囲で支持基板９ｔ裏面上に拡大する部分とビア孔上部の大径部とで中間の縮径部を挟む構成となり、半導体基板ＷＦに強く固定される。
【００４３】
絶縁層４４を形成した後、磁石４１を除去する。磁石４１上の絶縁層も同時に除去される。ビア孔周囲で支持基板９ｔ裏面上に堆積された絶縁層は残リ、その下のシリコン基板を遮蔽する。
【００４４】
図３（Ｍ）に示すように，磁石４１の代りに平滑な表面を有する支持台４５が準備され、シリコン基板ＷＦの下面に配置される。支持台４５上にシリコン基板を支持した後、支持台４０を取り外す。
【００４５】
シリコン基板ＷＦの主面上には、ビア孔のパターンに適合し、ビア孔およびその周辺を露出するする開口パターンを有するステシルマスク４６が配置される。ステンシルマスクは例えば、ガラス、プラスチックなどにより形成される。ステンシルマスク４６と、支持台４５とは、冶具Ｊにより所望の相対的位置に画定される。この状態において、ステンシルマスク４６上方から金属などの導電体のスパッタリングを行なう。スパッタリングにより、シリコン基板ＷＦの表面上に導電体層（金属層）４８が堆積する。導電（金属）材料としては、Ａｕ，Ｃｕ，Ａｇ，Ｐｔ，Ｐｄ、およびこれらの組合せ等から選択することができる。
【００４６】
図３（Ｏ）は、スパッタリング後のシリコン基板の状態を示す。ステンシルマスク４６及び支持台４５は図示去れていない。シリコン支持基板９ｔと素子層２０を貫通するビア孔の内壁上に、絶縁層４４が形成され、さらにその表面上に金属層４８が形成されている。金属層４８は、ビア孔において支持基板９ｔの下面に露出されると共に、素子層２０の電極領域に接触する。
【００４７】
なお、図３（Ｏ）に示す状態の後、必要に応じてレジストマスクを形成し、メッキ工程を行って貫通孔内の導電体層４８の空隙部を埋め込むメッキ層を形成してもよい。この場合、金属層４８は、メッキ用のシード層として機能する。
【００４８】
以上説明した実施例においては、ホトリソグラフィにより形成したレジストパターンを用いてＲＩＥを行い、シリコン基板に貫通孔を形成した。貫通孔は、他の工程によって形成することもできる。
【００４９】
図４（Ａ）は、貫通孔をレーザ照射により形成する場合を示す。半導体基板９ｔの上に、素子層２０が形成されている。半導体基板９ｔは、ＵＶテープ３６を介してガラス基板３５に接着されている。レーザビームＬは、集束され、シリコン基板ＷＦの所望位置に照射される。レーザビームＬが照射されたシリコン基板ＷＦは、蒸発、アブレーション等により逃散し、コンタクト孔が形成される。
【００５０】
レーザとしては、ＹＡＧレーザ（波長５３２ｎｍ、３５５ｎｍ）を用いることができる。その他、ラマンレーザ、ＵＶレーザを用いることもできる。ＣＦ系ガス雰囲気中でレーザ照射を行い、飛散物の堆積を防止することもできる。
【００５１】
上述の実施例においては、半導体基板を研削した後、研削面に他の支持基板を接着し、元の支持基板を除去した。同一の支持基板を利用し、同様の工程を行なうことも可能である。
【００５２】
図４（Ｂ）に示すように、ＵＶテープ３２を介してガラス板３１上に支持されたシリコン基板ＷＦ裏面上にレジストパターン３８を形成し、レジストパターン３８をマスクとしてシリコン基板９ｔのエッチングを行なう。
【００５３】
図４（Ｃ）に示すように、シリコン基板ＷＦのエッチングを終了した後、レジストパターン３８に対して等方的エッチングを行う。レジストパターン３８は、等方的エッチングにより後退し、シリコン支持基板９ｔの開口位置から後退する。すなわちビア孔周囲にシリコン基板９ｔの裏面が露出する。
【００５４】
この状態において、シリコン基板ＷＦ裏面上方から絶縁層４４の堆積を行う。レジストパターン３８が後退しているため、絶縁層４４は、開口周辺のシリコン基板９ｔの裏面上にも延在して堆積される。
【００５５】
図４（Ｄ）は、堆積された絶縁層４４の形状を概略的に示す断面図である。シリコン基板以外の部分は図示を省略している。開口内壁上からシリコン基板９ｔの裏面上に延在して、絶縁層４４が形成されている。その後、図３（Ｍ）、（Ｏ）に示すような工程を行うことにより、素子層２０と接続された金属配線層を形成することができる。
【００５６】
図４（Ｅ）は、図３（Ｍ）の工程において，スパッタリングの代りにスキージングにより導電体ペーストを開口部に充填する状態を示す。ステンシルマスク４６をガイドとしてナイフエッジ６５等により導電体ペースト６３を開口部に充填する。その後キュア等を行うことにより、開口を埋め込んだ導電体層が得られる。以下、本発明の他の実施例による半導体装置の製造方法を説明する。
【００５７】
図５（Ａ）に示すように、支持台５０の上に、素子層２０を下にして半導体基板ＷＦを配置し、その上にＦｅ，Ｃｏ，Ｎｉ等の磁性金属で形成されたステンシルマスク５２を配置する。支持台５０の下方にはアルニコ磁石、サマリウム磁石等の磁石５４を配置し、半導体基板ＷＦをステンシルマスク５３と密着させる。支持台５０は、熱伝導性の良好な材料で形成され、冷媒の配管を備え、所望温度に半導体基板ＷＦを冷却することができる。
【００５８】
図５（Ｂ）に示すように、ステンシルマスク５３を介してレジスト層５２を露光する。レジスト層５２は、ステンシルマスク５３と同一パターンに露光される。その後、レジスト層５２を現像することにより、露光領域が除去される。ステンシルマスク５３とレジストマスク５２によって積層マスクが形成される。
【００５９】
図５（Ｃ）に示すように、ステンシルマスク５３とレジストマスク５２を複合マスクとし、その下のシリコン基板ＷＦのエッチングを行なう。例えば、誘導結合プラズマ（ＩＣＰ）を用いたプラズマエッチングを行う。冷媒を流すことによって基板の温度上昇を防止する。例えば、基板を−５℃に保ってＣ４Ｆ８とＳＦ６とを切り替えてエッチングするボッシュ法、ＳＦ６＋Ｏ２によるディープＲＩＥを行う。シリコン基板ＷＦがエッチングされ、素子層２０内の電極（パッド）Ｐを露出する開口が形成される。
【００６０】
図５（Ｄ）に示すように、エッチング工程終了後、ステンシルマスク５３、レジストパターン５２を除去し、新たにステンシルマスク５３よりも遮蔽領域の狭く、素子層をより広い領域で露出する磁性金属のマスク５５を配置する。このマスク５５を介して、絶縁層５６の堆積が行われる。絶縁層５６は、下地半導体支持基板表面上及びマスク５５表面上に堆積される。
【００６１】
図５（Ｅ）は、開口近傍の断面図を示す。半導体支持基板９ｔ、素子層２０に開口が形成され、開口内に金属層Ｍ１，ビア金属Ｖ１、金属層Ｍ２を含む配線（パッド）Ｐを露出する。絶縁層５６は、開口内面を覆い、開口周辺の支持基板９ｔ表面も覆っている。
【００６２】
図６（Ｆ）に示すように、半導体基板ＷＦの裏面上に、新たなメタルマスク５８を配置する。マスク５８は、半導体基板ＷＦの開口よりも狭い開口領域（窓）を有し、既に形成した開口と位置合わせして配置される。すなわち、マスク５８の開口は、先に形成された開口の中央部に対応する位置に開口を有する。マスク５８を介して、ＲＩＥ等の異方性エッチングを行なって絶縁層５６の局所的除去を行う。
【００６３】
図６（Ｇ）に示すように、狭い開口領域を介したＲＩＥにより、絶縁層５６は、開口底面の中心部が除去され、下層に配置された配線Ｐを露出する。開口側壁は、絶縁層に覆われた状態を保つ。
【００６４】
図６（Ｈ）に示すように、続いてシード金属層６０の堆積を行う。開口内に露出された電極Ｐと堆積されたシード金属層６０とが電気的に接続される。シード金属層の材料はその後行うメッキの金属に適合するものを選ぶ。例えば、メッキ層と同一材料とする。
【００６５】
図６（Ｉ）に示すように、その後レジスト層ＰＲの形成、メッキ層６１の形成等を行うことにより、開口内に露出されたパッドＰに電気的に接続されたメッキ層６１が形成される。
【００６６】
図７（Ｊ）は、レジストマスクＰＲ、シード層６０の不要部分の除去等を行った後の導電体積層の構成を概略的に示す。
なお、貫通導体の接続部を形成するためにシードメタル層の形成、メッキ層の形成等を行った。貫通導体の接続部は、他の方法により形成することもできる。
【００６７】
図７（Ｋ）は、変形例を示す。図６（Ｇ）に示す工程の後、ホトレジスト層ＰＲのパターニングを行い、開口内にスキージングにより導電体ペースト層６３を充填する。ホトレジスト層ＰＲを除去し、塗布導電体ペースト層６３のアニール処理を行うことにより、ＬＳＩ回路の電極層に接続されたパッド層を形成することができる。
【００６８】
このようにして形成した貫通導体を有する半導体装置は種々の用途に用いることができる。
図８（Ａ）は、半導体支持基板９ｔの上に素子層２０が形成され、その上に配線層６０が形成された状態を示す。配線層６０は、積層キャパシタ６２の部分と、多層配線６４の部分を含み、合わせて配線層を構成する。このような配線層を備えた半導体チップを他の半導体チップと積層することにより、より高性能の半導体複合システムが形成される。
【００６９】
図８（Ｂ）は、メモリーを構成する半導体チップ７１〜７４を積層した構成を示す。回路基板７０は、半導体チップ７１〜７４に対する配線層を有する。回路基板７０の下面には、ハンダバンプ７８が形成され、外部に対する接続端子を構成する。積層された半導体チップ７１〜７４には、貫通導体７６が形成され、積層間の電気的導通が形成されている。
【００７０】
図８（Ｃ）は、複合半導体デバイスの構成例を示す。例えば、撮像装置８２と画像信号処理装置８４とが積層され、指紋検出回路を構成している。この複合装置は、回路基板８０上に積層され、ハンダバンプ８８により外部に接続される。ワイヤボンディングも用いられている。
【００７１】
なお、指紋検出装置の代りに、通常の画像検出装置、画像送信装置等を実現することも可能である。
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば種々の変更、改良、組合わせが可能なことは当業者に自明であろう。
【００７２】
以下、本発明の特徴を付記する。
（付記１）（１）　（ａ）半導体支持基板の主面上に多数の半導体素子を含む素子層を形成した半導体基板の裏面を研削し、薄くする工程と、
（ｂ）前記薄くした半導体基板を平滑な表面を有する第１の支持台上に位置決めして支持し、前記半導体支持基板を貫通するビア孔を形成する工程と、
（ｃ）平滑な表面を有する第２の支持台上に前記ビア孔を形成した半導体基板の素子層を位置決めして支持し、前記ビア孔内面上および前記半導体基板裏面のビア孔周囲状に絶縁膜を堆積する工程と、
（ｄ）前記絶縁膜を堆積したビア孔内に金属層を形成する工程と、
を含む半導体装置の製造方法。
【００７３】
（付記２）（２）　前記工程（ｂ）が、前記第１の支持台上に前記半導体基板の裏面を配置し、前記素子層側からビア孔を形成する請求項１記載の半導体装置の製造方法。
【００７４】
（付記３）　前記工程（ｂ）が、素子層側で径が大きいテーパ状側面を有するビア孔を形成する付記２記載の半導体装置の製造方法。
（付記４）　前記絶縁膜が、無機材料を含む付記１記載の半導体装置の製造方法。
【００７５】
（付記５）　前記絶縁膜が、有機材料を含む付記１記載の半導体装置の製造方法。
（付記６）前記有機材料が、ポリイミド、ポリナフタレン、パリレンのいずれかを含む付記５記載の半導体装置の製造方法。
【００７６】
（付記７）（３）　前記工程（ｂ）が、
（ｂ−１）前記素子層上にレジストパターンを形成する工程と、
（ｂ−２）前記レジストパターンをマスクとし、前記素子層および前記半導体支持基板を反応性イオンエッチングでエッチングする工程と、
を含む付記２または３記載の半導体装置の製造方法。
【００７７】
（付記８）（４）　前記工程（ｂ）が、前記第１の支持台上に前記素子層を配置し、前記半導体基板裏面側からビア孔を形成する付記１記載の半導体装置の製造方法。
【００７８】
（付記９）（５）　前記工程（ｂ）が、
（ｂ−４）前記半導体基板裏面上にレジストパターンを形成する工程と、
（ｂ−５）前記レジストパターンをマスクとし、前記半導体支持基板を貫通して反応性イオンエッチングを行ない、前記素子層内の電極層を露出させる工程と、
を含む付記８記載の半導体装置の製造方法。
【００７９】
（付記１０）（６）　前記工程（ｂ）が、
（ｂ−３）レーザ光を照射して前記半導体支持基板にビア孔を形成する工程
を含む付記１記載の半導体装置の製造方法。
【００８０】
（付記１１）（７）　前記工程（ｃ）において、前記第２の支持台が磁性金属材料を含んでおり、前記半導体基板裏面上に磁石が配置され、前記半導体基板を前記第２の支持台上に密着させる付記１〜１０のいずれか１項記載の半導体装置の製造方法。
【００８１】
（付記１２）（８）　前記工程（ｂ）が、前記半導体基板裏面上にレジストパターンを形成する工程を含み、
前記工程（ｃ）が前記半導体基板裏面上にレジストパターンを残した状態でスパッタリングにより絶縁層を堆積し、その後リフトオフを行う付記８記載の半導体装置の製造方法。
【００８２】
（付記１３）（９）　前記工程（ｄ）が、
（ｄ−１）平滑な表面を有する第３の支持台上に、前記素子層を配置し、前記半導体基板裏面上にステンシルマスクを配置する工程と、
（ｄ−２）前記ステンシルマスク上方から前記開口内および前記素子層の一部上に金属層を堆積する工程と、
を含む付記１〜１２のいずれか１項記載の半導体装置の製造方法。
【００８３】
（付記１４）　前記ステンシルマスクが、ガラス、又はプラスチックで形成されている付記１３記載の半導体装置の製造方法。
（付記１５）　前記ステンシルマスクが、磁性金属で形成されている付記１３記載の半導体装置の製造方法。
【００８４】
（付記１６）　前記磁性金属が、鉄、ニッケル、コバルトのいずれかを含む付記１５記載の半導体装置の製造方法。
（付記１７）　前記金属層が、Ａｕ，Ｃｕ，Ａｇ，Ｐｔ，Ｐｄ、およびこれらの組合せのいずれかから形成されている付記１〜１６のいずれか１項記載の半導体装置の製造方法。
【００８５】
（付記１８）　前記工程（ｄ）が、さらに、
（ｄ−４）前記金属層の上にメッキ層を形成する工程を含む付記１３記載の半導体装置の製造方法。
【００８６】
（付記１９）（１０）　前記工程（ｄ）が、
（ｄ−３）前記ステンシルマスクをガイドとし、スキージングにより前記金属層を形成する工程、
を含む付記１〜１２記載の半導体装置の製造方法。
【００８７】
（付記２０）　さらに、前記金属層を他の半導体チップの電極に接続する工程を含む付記１〜１９のいずれか１項半導体装置の製造方法。
【００８８】
【発明の効果】
以上説明したように、本発明によれば、フォトリソグラフィによる工程を低減した，貫通導体を有する半導体装置の製造方法が提供される。
【図面の簡単な説明】
【図１】本発明の第１の実施例による半導体装置の製造方法の主要工程を示す平面図および断面図である。
【図２】本発明の第１の実施例による半導体装置の製造方法の主要工程を示す断面図である。
【図３】本発明の第１の実施例による半導体装置の製造方法の主要工程を示す断面図である。
【図４】第１の実施例の変形例を示す断面図である。
【図５】本発明の第２の実施例による半導体装置の製造方法の主要工程を示す断面図である。
【図６】本発明の第２の実施例による半導体装置の製造方法の主要工程を示す断面図である。
【図７】本発明の第２の実施例による半導体装置の製造方法の主要工程，および変形例を示す断面図である。
【図８】半導体装置を利用した装置例を示す断面図である。
【符号の説明】
１　　　　シリコン基板
２　　　　シャロートレンチアイソレーション（ＳＴＩ）
３　　　　ウェル
４　　　　ウェル
５　　　　絶縁ゲート電極
６　　　　ソース／ドレイン領域
７、１１、１７　層間絶縁膜
８、１３　　　　導電体プラグ
１５　　　　（強誘電体）キャパシタ
１８、１９　　　（デュアルダマシン）配線
９　　　　半導体支持基板
２０　　　　素子層
ＷＦ　　　　ウエハ
ＣＨ　　　　チップ
３１、３５　　　ガラス板（支持台）
３２、３６　　　ＵＶテープ
３８　　　　レジスト層
４０　　　　（磁性金属）支持台
４１　　　　磁石
４４　　　　絶縁層
４８　　　　金属層
４６　　　　ステンシルマスク
６３　　　　導電体ペースト
５３　　　　ステンシルマスク
５２　　　　レジスト層
５４　　　　磁石
５６　　　　絶縁層
５８　　　　ステンシルマスク
６０　　　　シード金属層
６１　　　　メッキ層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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