(57)【要約】【課題】短時間で自己テストを実行可能な入出力回路及び半導体集積回路を提供する。【解決手段】基準クロックＳＰを発生させる基準クロック発生回路３０、基準クロックＳＰ又はテストクロックＣＬＫ２と同期してシリアルデータＳＳを送信する信号送信部１０、基準クロックＳＰと同期してシリアルデータＳＳを変換して変換信号を生成する信号受信部４０、信号送信部１０がテストクロックＣＬＫ２と同期時に、変換信号の位相とテストクロックＣＬＫ２の位相との位相誤差を検出するテスト回路２０ａを備える。【選択図】      図１
2004325410.tif 000002
【特許請求の範囲】
【請求項１】
基準クロックを発生させる基準クロック発生回路と、
前記基準クロック及びテストクロックのいずれかと同期してシリアルデータを送信する信号送信部と、
前記基準クロックと同期して前記シリアルデータから変換信号を生成する信号受信部と、
前記信号送信部が前記テストクロックと同期時において、前記変換信号の位相と前記テストクロックの位相との位相誤差を検出するテスト回路
とを備えることを特徴とする入出力回路。
【請求項２】
前記信号受信部は、
前記シリアルデータをバッファリングするレシーバと、
バッファリングされた前記シリアルデータ及び前記基準クロックに基づいて再生クロックを生成するクロック再生回路
とを備えることを特徴とする請求項１に記載の入出力回路。
【請求項３】
前記テスト回路は、前記テストクロック及び前記基準クロックのいずれかを前記信号送信部に供給するセレクタを備えることを特徴とする請求項１に記載の入出力回路。
【請求項４】
前記テスト回路は、前記テストクロックを生成するテストクロック生成回路を備えることを特徴とする請求項１に記載の入出力回路。
【請求項５】
前記テスト回路は、前記再生クロックを前記変換信号として前記テストクロックと比較するクロック比較回路を備えることを特徴とする請求項２に記載の入出力回路。
【請求項６】
前記クロック比較回路は、
ｎを２以上の整数として、前記再生クロックを一定時間遅延させて第１〜第ｎの遅延信号を生成する遅延回路部と、
前記第１〜第ｎの遅延信号を前記テストクロックと同期してラッチして第１〜第ｎのラッチ信号を生成するラッチ回路部と、
前記第ｎラッチ信号及び前記第（ｎ−１）ラッチ信号を排他的論理和演算して誤差検出信号を生成する排他的論理和回路部と、
前記誤差検出信号を前記テストクロックと同期してカウントするカウンタ部
とを備えることを特徴とする請求項５に記載の入出力回路。
【請求項７】
前記受信回路部は、バッファリングされた前記シリアルデータを前記再生クロックと同期してパラレルデータに変換するシリアル／パラレル変換器を備えることを特徴とする請求項２に記載の入出力回路。
【請求項８】
前記テスト回路は、前記パラレルデータを前記変換信号として前記テストクロックと比較するクロック比較回路を備えることを特徴とする請求項７に記載の入出力回路。
【請求項９】
前記クロック比較回路は、
ｎを２以上の整数として、前記パラレルデータを一定時間遅延させて第１〜第ｎの遅延信号を生成する遅延回路部と、
前記第１〜第ｎ遅延信号を前記テストクロックと同期してラッチして第１〜第ｎラッチ信号を生成するラッチ回路部と、
前記第ｎラッチ信号及び前記第（ｎ−１）ラッチ信号を排他的論理和演算して誤差検出信号を生成する排他的論理和回路部と、
前記誤差検出信号を前記テストクロックと同期してカウントするカウンタ部
とを備えることを特徴とする請求項８に記載の入出力回路。
【請求項１０】
テストクロックと同期してシリアルデータを送信し、前記シリアルデータから変換信号を生成し、前記変換信号の位相と前記テストクロックの位相との位相誤差を検出する入出力回路と、
該入出力回路を介して外部と信号を送受信する内部回路
とを備えることを特徴とする半導体集積回路。
【請求項１１】
前記入出力回路は、
基準クロックを発生させる基準クロック発生回路と、
前記基準クロック及び前記テストクロックのいずれかと同期して前記シリアルデータを送信する信号送信部と、
前記基準クロックと同期して前記シリアルデータから前記変換信号を生成する信号受信部と、
前記信号送信部が前記テストクロックと同期時において、前記位相誤差を検出するテスト回路
とを備えることを特徴とする請求項１０に記載の半導体集積回路。
【請求項１２】
前記テストクロックは、前記内部回路により供給されることを特長とする請求項１０に記載の半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、自己テスト機能を有する入出力回路及び半導体集積回路に関する。
【０００２】
【従来の技術】
ポートを介してデータの送受信を行う入出力回路においては、データと同期信号としてのクロック信号とを送受信する方式が知られている。データ及びクロック信号を送受信する方式は、転送レートが高速となるとデータの位相とクロック信号の位相とに互いにズレが生じる。この為、転送レートが高速の場合は、データのみを送受信する方式が用いられる。また、データの送受信を行う入出力回路を搭載した半導体集積回路をテストする際、出力端子からの送信データを入力端子に帰還して入出力回路のテストを行う「ループバックテスト」が知られている（例えば、特許文献１参照。）。更に、半導体集積回路内部にテスト回路を組み込む「組み込み自己テスト（ＢＩＳＴ）」手法が注目されている（例えば、特許文献２参照。）。
【０００３】
【特許文献１】
特開平１０−１７０６０６号公報
【０００４】
【特許文献２】
特開２００１−３４３４２５号公報
【０００５】
【発明が解決しようとする課題】
上述したループバックテストにおいては、一定時間送信データを入力端子に供給し、エラーが発生するか否かをテストする。信号受信部の保証値は１０−１２以下のエラーレートである。テストを行う際、例えば３．２［Ｇｂｐｓ］のビットレートで１０１２ビットのデータを転送するには５分以上の時間が必要となる。このように、テスト時間の増大に起因して半導体集積回路の検査効率の低下が生じている。
【０００６】
上記問題点を鑑み、本発明は、短時間で自己テストを実行可能な入出力回路及び半導体集積回路を提供することを目的とする。
【０００７】
【課題を解決するための手段】
上記目的を達成する為に、本発明の第１の特徴は、（イ）基準クロックを発生させる基準クロック発生回路；（ロ）基準クロック及びテストクロックのいずれかと同期してシリアルデータを送信する信号送信部；（ハ）基準クロックと同期してシリアルデータから変換信号を生成する信号受信部；（ニ）信号送信部がテストクロックと同期時において、変換信号の位相とテストクロックの位相との位相誤差を検出するテスト回路を備える入出力回路であることを要旨とする。
【０００８】
本発明の第２の特徴は、（イ）テストクロックと同期してシリアルデータを送信し、シリアルデータから変換信号を生成し、変換信号の位相とテストクロックの位相との位相誤差を検出する入出力回路；（ロ）入出力回路を介して外部と信号を送受信する内部回路を備える半導体集積回路であることを要旨とする。
【０００９】
【発明の実施の形態】
次に、図面を参照して、本発明の実施の形態を説明する。この実施の形態における図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。
【００１０】
本発明の実施の形態に係る半導体集積回路５０ａは、図１に示すように、内部回路５１、内部回路５１に接続された入出力回路６０ａを備える。内部回路５１は、入出力回路６０ａを介して外部にシリアルデータＳＳを伝達する。また、内部回路５１は、外部からのシリアルデータＳＤを入出力回路６０ａを介して受け取る。図１に示す入出力回路６０ａは、基準クロックＳＰを発生させる基準クロック発生回路３０、基準クロックＳＰ及びテストクロックＣＬＫ２のいずれかと同期してシリアルデータＳＳを送信する信号送信部１０、基準クロックＳＰと同期してシリアルデータＳＳから変換信号を生成する信号受信部４０、信号送信部１０がテストクロックＣＬＫ２と同期時において、変換信号の位相とテストクロックＣＬＫ２の位相との位相誤差を検出するテスト回路２０ａを備える。基準クロック発生回路３０は、半導体集積回路５０ａの外部から基準端子５を介して伝達される基準信号ＳＲｅｆに応じて、基準クロックＳＰの周波数を制御する。
【００１１】
更に、図１に示す信号受信部４０は、入力端子２に接続されたレシーバ４１、レシーバ４１と基準クロック発生回路３０との間に接続されたクロック再生回路４２、レシーバ４１及びクロック再生回路４２に入力側が接続され、内部回路５１に出力側が接続されたシリアル／パラレル変換器４３を備える。レシーバ４１は、半導体集積回路５０ａの外部からのシリアルデータＳＤをバッファリングする。クロック再生回路４２は、バッファリングされたシリアルデータＳＤ及び基準クロックＳＰに基づいて再生クロックＣＬＫ１を生成する。シリアル／パラレル変換器４３は、バッファリングされたシリアルデータＳＤを再生クロックＣＬＫ１と同期してパラレルデータＤＰ２に変換する。
【００１２】
一方、図１に示す信号送信部１０は、内部回路５１に接続されたパラレル／シリアル変換器１１、パラレル／シリアル変換器１１と出力端子１との間に接続されたドライバ１２を備える。パラレル／シリアル変換器１１は、基準クロックＳＰと同期して内部回路５１からのパラレルデータＤＰ１をシリアルデータＳＳに変換する。パラレル／シリアル変換器１１は、テスト時においてはテストクロックＣＬＫ２と同期して内部回路５１からのパラレルデータＤＰ１をシリアルデータＳＳに変換する。ドライバ１２は、パラレル／シリアル変換器１１からのシリアルデータＳＳをバッファリングする。
【００１３】
またテスト回路２０ａは、図１に示すように、第１のテスト端子３及び第２のテスト端子４に入力側が接続され、パラレル／シリアル変換器１１に出力側が接続されたセレクタ２１、第２のテスト端子４及びクロック再生回路４２に入力側が接続され、テスト出力端子６に出力側が接続されたクロック比較回路２３を備える。半導体集積回路５０ａの外部から第２のテスト端子４を介して伝達されるテストクロックＣＬＫ２は、例えば、基準クロックＳＰと位相が異なる固定周波数のクロック信号である。セレクタ２１は、半導体集積回路５０ａの外部から第１のテスト端子３を介して伝達される切り替え信号ＳＣに基づき、基準クロックＳＰ及びテストクロックＣＬＫ２のいずれかを選択する。選択された基準クロックＳＰ又はテストクロックＣＬＫ２は、パラレル／シリアル変換器１１に供給される。更に、クロック比較回路２３は、変換信号としての再生クロックＣＬＫ１の位相とテストクロックＣＬＫ２の位相とを比較して位相誤差情報Ｓｏｕｔを生成する。位相誤差情報Ｓｏｕｔは、テスト出力端子６を介して例えば半導体集積回路５０ａ外部のロジックアナライザ等に伝達される。
【００１４】
図１に示す再生クロックＣＬＫ１は、図２に示すクロック比較回路２３の比較クロック入力端子２５に供給される。図１に示すテストクロックＣＬＫ２は、図２に示すテストクロック入力端子２４に供給される。クロック比較回路２３は、図２に示すように、比較クロック入力端子２５に接続された遅延回路部６１、テストクロック入力端子２４及び遅延回路部６１に接続されたラッチ回路部６２、テストクロック入力端子２４及びラッチ回路部６２に接続された排他的論理和回路部６３、排他的論理和回路部６３と誤差信号出力端子２６との間に接続されたカウンタ部６４を備える。
【００１５】
図２に示す遅延回路部６１は、ｎ段接続された第１〜第ｎ遅延回路６１ａ〜６１ｎを備える（ｎ；２以上の整数）。ラッチ回路部６２は、ｎ段接続された第１〜第ｎラッチ回路６２ａ〜６２ｎを備える。排他的論理和回路部６３は、（ｎ−１）段接続された第１〜第（ｎ−１）の排他的論理和回路６３ａ〜６３（ｎ−１）を備える。カウンタ部６４は、テストクロック入力端子２４に接続されたインバータ回路６５及び（ｎ−１）段接続された第１〜第（ｎ−１）カウンタ６４ａ〜６４（ｎ−１）を備える。
【００１６】
詳細には、第１遅延回路６１ａは、図２に示すように、第２遅延回路６１ｂに入力側が接続され、第１ラッチ回路６２ａに出力側が接続される。第２遅延回路６１ｂは、第３遅延回路６１ｃに入力側が接続され、第２ラッチ回路６２ｂに出力側が接続される。第３遅延回路６１ｃは、第４遅延回路６１ｄに入力側が接続され、第３ラッチ回路６２ｃに出力側が接続される。第４遅延回路６１ｄは、第５遅延回路６１ｅに入力側が接続され、第４ラッチ回路６２ｄに出力側が接続される。第５遅延回路６１ｅは、第６遅延回路６１ｆに入力側が接続され、第５ラッチ回路６２ｅに出力側が接続される。第６遅延回路６１ｆは、図示を省略する第７遅延回路に入力側が接続され、第６ラッチ回路６２ｆに出力側が接続される。図示を省略する第７〜第（ｎ−１）遅延回路も同様に構成されている。これに対して第ｎ遅延回路６１ｎは、比較クロック入力端子２５に入力側が接続され、第ｎラッチ回路６２ｎに出力側が接続される。第ｎ遅延回路６１ｎは、再生クロックＣＬＫ１を一定時間遅延させ、第ｎ遅延クロックＤｎを第（ｎ−１）遅延回路に供給する。同様に、第１〜第（ｎ−１）遅延回路６１ａ〜６１（ｎ−１）は、第１〜第（ｎ−１）遅延クロックＤ１〜Ｄ（ｎ−１）をそれぞれ生成する。
【００１７】
また、図２に示す第１ラッチ回路６２ａは、第１遅延回路６１ａ及びテストクロック入力端子２４に入力側が接続され、第１排他的論理和回路６３ａに出力側が接続される。第２ラッチ回路６２ｂは、第２遅延回路６１ｂ及びテストクロック入力端子２４に入力側が接続され、第１排他的論理和回路６３ａ及び第２排他的論理和回路６３ｂに出力側が接続される。第３ラッチ回路６２ｃは、第３遅延回路６１ｃ及びテストクロック入力端子２４に入力側が接続され、第２排他的論理和回路６３ｂ及び第３排他的論理和回路６３ｃに出力側が接続される。同様に、第ｎラッチ回路６２ｎは、第ｎ遅延回路６１ｎ及びテストクロック入力端子２４に入力側が接続され、第（ｎ−１）排他的論理和回路６３（ｎ−１）に出力側が接続される。第１ラッチ回路６２ａは、テストクロックＣＬＫ２の立ち上りと同期して第１遅延クロックＤ１をラッチし、第１ラッチ信号Ｌ１を第１排他的論理和回路６３ａに供給する。第２ラッチ回路６２ｂは、テストクロックＣＬＫ２の立ち上がりと同期して第２遅延クロックＤ２をラッチし、第２ラッチ信号Ｌ２を第１排他的論理和回路６３ａ及び第２排他的論理和回路６３ｂに供給する。同様に、第ｎラッチ回路６２ｎは、テストクロックＣＬＫ２の立ち上りと同期して第ｎ遅延クロックＤｎをラッチし、第ｎラッチ信号Ｌｎを第（ｎ−１）排他的論理和回路６３（ｎ−１）に供給する。
【００１８】
図２に示す第１排他的論理和回路６３ａは、第１ラッチ回路６２ａ及び第２ラッチ回路６２ｂに入力側が接続され、第１カウンタ６４ａに出力側が接続される。第２排他的論理和回路６３ｂは、第２ラッチ回路６２ｂ及び第３ラッチ回路６２ｃに入力側が接続され、第２カウンタ６４ｂに出力側が接続される。同様に、第（ｎ−１）排他的論理和回路６３（ｎ−１）は、第ｎラッチ回路６２ｎ及び図示を省略する第（ｎ−１）ラッチ回路に入力側が接続され、第（ｎ−１）カウンタ６４（ｎ−１）に出力側が接続される。第１排他的論理和回路６３ａは、第１ラッチ信号Ｌ１及び第２ラッチ信号Ｌ２のいずれかがハイレベルの場合にのみ誤差検出信号Ｅ１を第１カウンタ６４ａに供給する。第２排他的論理和回路６３ｂは、第２ラッチ信号Ｌ２及び第３ラッチ信号Ｌ３のいずれかがハイレベルの場合にのみ誤差検出信号Ｅ２を第２カウンタ６４ｂに供給する。第３〜第（ｎ−１）排他的論理和回路６３ｃ〜６３（ｎ−１）も同様な機能を有する。
【００１９】
図２に示す第１カウンタ６４ａは、第１排他的論理和回路６３ａ及びインバータ回路６５に入力側が接続され、誤差信号出力端子２６に出力側が接続される。第２カウンタ６４ｂは、第２排他的論理和回路６３ｂ及びインバータ回路６５に入力側が接続され、誤差信号出力端子２６に出力側が接続される。同様に、第（ｎ−１）カウンタ６４（ｎ−１）は、第（ｎ−１）排他的論理和回路６３（ｎ−１）及びインバータ回路６５に入力側が接続され、誤差信号出力端子２６に出力側が接続される。第１カウンタ６４ａは、第１排他的論理和回路６３ａが生成するハイレベル信号をインバータ回路６５が反転したテストクロックＣＬＫ２と同期してカウントする。同様に、第（ｎ−１）カウンタ６４（ｎ−１）は、第（ｎ−１）排他的論理和回路６３（ｎ−１）が生成するハイレベル信号をインバータ回路６５が反転したテストクロックＣＬＫ２と同期してカウントする。
【００２０】
次に、図１〜図５を用いて本発明の実施の形態に係る入出力回路６０ａの動作を説明する。但し、図２に示す遅延回路部６１及びラッチ回路部６２の段数をそれぞれ８段、また排他的論理和回路部６３及びカウンタ部６４の段数をそれぞれ７段とした場合について説明する。
【００２１】
（イ）先ず、図１に示す基準クロック発生回路３０は、基準信号ＳＲｅｆに応じて多相クロックである基準クロックＳＰを発生させる。基準クロックＳＰは、例えば図３（ａ）〜（ｄ）に示すように、互いに位相が４５°異なるクロック信号群ＳＰ１〜ＳＰ４である。図１に示すセレクタ２１は、基準クロックＳＰをパラレル／シリアル変換器１１に伝達する。パラレル／シリアル変換器１１は、基準クロックＳＰと同期して内部回路５１からのパラレルデータＤＰ１をシリアルデータＳＳに変換する。ドライバ１２は、パラレル／シリアル変換器１１からのシリアルデータＳＳをバッファリングする。
【００２２】
（ロ）次にテストが開始されると、図１に示す第２のテスト端子４を介してテストクロックＣＬＫ２がセレクタ２１及びクロック比較回路２３に供給される。更に、第１のテスト端子３を介してセレクタ２１に切り替え信号ＳＣが供給される。切り替え信号ＳＣがセレクタ２１に供給されると、セレクタ２１はテストクロックＣＬＫ２をパラレル／シリアル変換器１１に供給する。パラレル／シリアル変換器１１は、テストクロックＣＬＫ２と同期して内部回路５１からのパラレルデータＤＰ１をシリアルデータＳＳに変換する。
【００２３】
（ハ）次に、レシーバ４１は、ドライバ１２からのシリアルデータＳＳを受信してバッファリングする。また、図１に示すクロック再生回路４２は、図３（ｅ）に示すように、図３（ａ）〜（ｄ）に示す基準クロックＳＰ１〜ＳＰ４に基づいて再生クロックＣＬＫ１を生成する。具体的には、クロック再生回路４２は、バッファリング後のシリアルデータＳＤの定常状態時に再生クロックＣＬＫ１が立ち上がるように動作する。したがって、図３（ｆ）に示すバッファリング後のシリアルデータＳＤが定常状態時の時刻ｔ１、ｔ２、ｔ３、ｔ４において、図３（ｅ）に示すように、再生クロックＣＬＫ１の立ち上りエッジが生成されている。
【００２４】
（ニ）次に、図２に示す第１〜第８遅延回路６１ａ〜６１ｈは、図４（ａ）〜（ｈ）に示すように、第１〜第８遅延クロックＤ１〜Ｄ８をそれぞれ生成する。図４（ｈ）に示す第８遅延クロックＤ８は時刻Ｈにおいて立ち上がる。図４（ｇ）に示す第７遅延クロックＤ７は、時刻Ｈよりも一定時間遅延した時刻Ｇにおいて立ち上がる。同様に、図４（ａ）に示す第１遅延クロックＤ１は、図４（ｂ）に示す第２遅延クロックＤ２の立ち上り時刻Ｂよりも一定時間遅延した時刻Ａにおいて立ち上がる。一方テストクロックＣＬＫ２は、図４（ｉ）に示すように、時刻Ｅにおいて立ち上がる。
【００２５】
（ホ）次に、図２に示す第１〜第８ラッチ回路６２ａ〜６２ｈは、図４（ａ）〜（ｈ）に示す第１〜第８遅延クロックＤ１〜Ｄ８を図４（ｉ）に示すテストクロックＣＬＫ２の立ち上りと同期してそれぞれラッチする。この結果、図２に示す第１〜第５ラッチ信号Ｌ１〜Ｌ５はハイレベルとなる。第６〜第８ラッチ信号Ｌ６〜Ｌ８（図示せず）はローレベルとなる。
【００２６】
（ヘ）次に、図２に示す排他的論理和回路部６３は、第１〜第８ラッチ信号Ｌ１〜Ｌ８の変化時において、ハイレベル信号をカウンタ部６４に供給する。図２に示す第５排他的論理和回路６３ｅは、第５カウンタ６４ｅにハイレベル信号を供給する。これに対して第１〜第４排他的論理和回路６３ａ〜６３ｄ及び第６〜第８排他的論理和回路６３ｆ〜６３ｈ（図示せず）は、ローレベル信号を生成する。
【００２７】
（ト）次に、図２に示す第５カウンタ６４ｅは、第５排他的論理和回路部６３ｅから供給されるハイレベル信号をテストクロックＣＬＫ２と同期してカウントする。カウンタ部６４が生成するカウント値は、誤差信号出力端子２６を介して図１に示すテスト出力端子６に位相誤差情報Ｓｏｕｔとして伝達される。図５（ａ）に示す位相誤差情報Ｓｏｕｔは、分布データの時間的な広がりが小さい。即ち、再生クロックＣＬＫ１の位相とテストクロックＣＬＫ２の位相とにズレが少なく、再生クロックＣＬＫ１が正常に生成されている。
【００２８】
（チ）一方、図５（ｂ）に示すように分布データの時間的な広がりが大きく、急激にカウント値が変化する位相誤差情報Ｓｏｕｔがカウンタ部６４から供給された場合、再生クロックＣＬＫ１の位相とテストクロックＣＬＫ２の位相とに若干ズレがあると判断できる。しかし、再生クロックＣＬＫ１の周波数とテストクロックＣＬＫ２の周波数とは略等しく、ランダムなノイズ成分は少ない。また、図５（ｃ）に示すように位相誤差情報Ｓｏｕｔの分布データの時間的な広がりが大きく、カウント値の変化が少ない場合、再生クロックＣＬＫ１の位相とテストクロックＣＬＫ２の位相とは大きくズレている。更に、再生クロックＣＬＫ１にはランダムなノイズ成分が多く含まれている。
【００２９】
このように、本発明の実施の形態に係る入出力回路６０ａによれば、クロック比較回路２３により、テストクロックＣＬＫ２の位相と変換信号の位相、即ち再生クロックＣＬＫ１の位相との位相誤差を検出できる。よって、クロック比較回路２３が生成する位相誤差情報Ｓｏｕｔに基づいて、クロック再生回路４２が正常に動作しているか否かを即座に判断できる。したがって、短時間で自己テストを実行可能な半導体集積回路５０ａを提供できる。
【００３０】
なお、実施の形態の第１の変形例に係る半導体集積回路５０ｂとして、例えば図６に示すように、内部回路５１が発生させるクロック信号をテストクロックＣＬＫ２として利用しても良い。即ち、基準クロックＳＰと位相が異なるクロック信号であればテストクロックＣＬＫ２として利用できる。内部回路５１がデジタル回路である場合、通常、内部回路５１はＰＬＬ回路及び水晶発振器等の同期信号生成用のクロック信号源を内蔵する。図６に示す入出力回路６０ｂによれば、テストクロックＣＬＫ２を半導体集積回路５０ｂの内部回路５１が供給する為、図１に示す第２のテスト端子４を不要とすることが出来る。
【００３１】
また、実施の形態の第２の変形例に係る半導体集積回路５０ｃとして、図７に示すように、テスト回路２０ｃが第２のテスト端子４に接続されたテストクロック生成回路２２を備える構成でも良い。テストクロック生成回路２２としては、例えば電圧制御発振器（ＶＣＯ）が利用できる。図７に示す第２のテスト端子４には直流電圧が印加される。テストクロック生成回路２２としてＶＣＯを用いる場合、第２のテスト端子４に印加する直流電圧の電圧値と比例させてＶＣＯの発振周波数を制御できる。図７に示す入出力回路６０ｃによれば、テストクロックＣＬＫ２を可変とする構成なので、テスト回路２０ｃにより高速動作テスト及び低速動作テストを実施できる。
【００３２】
更に、実施の形態の第３の変形例に係る半導体集積回路５０ｄとして、図８に示すように、クロック比較回路２３が、パラレルデータＤＰ２を変換信号としてテストクロックＣＬＫ２と比較する構成でも良い。クロック比較回路２３は、パラレルデータＤＰ２の位相とテストクロックＣＬＫ２の位相とを比較する。即ち、図２に示す比較クロック入力端子２５にパラレルデータＤＰ２が供給される。したがって、図８に示す入出力回路６０ｄは、シリアル／パラレル変換器４３が正常に動作するか否かをテストできる。また、テストクロックＣＬＫ２を可変とすることにより、テスト回路２０ｄがシリアル／パラレル変換器４３の高速動作テスト及び低速動作テストを実施できる。
【００３３】
（その他の実施の形態）
上記のように、本発明は実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【００３４】
既に述べた実施の形態の第２の変形例及び実施の形態の第３の変形例においても、実施の形態の第１の変形例と同様に内部回路５１がテストクロックＣＬＫ２を生成する構成でも良い。また、実施の形態の第２の変形例及び実施の形態の第３の変形例において、実施の形態と同様に半導体集積回路５０ｃ、５０ｄの外部から第２のテスト端子４を介して伝達されるテストクロックＣＬＫ２を利用しても良い。
【００３５】
また、上述した実施の形態の説明において、位相誤差情報Ｓｏｕｔをロジックアナライザにより測定する一例を説明した。しかし、位相誤差情報Ｓｏｕｔの判定回路を用いて自動的に半導体集積回路を検査することが可能である。また、クロック比較回路２３が位相誤差情報Ｓｏｕｔをシリアルデータで生成する一例を説明したが、位相誤差情報Ｓｏｕｔはパラレルデータであってもよい。
【００３６】
上述した実施の形態の説明においては、内部回路５１がパラレルデータＤＰ１、ＤＰ２を入出力するとして説明したが、シリアルデータを入出力してもよい。この場合、図１に示すドライバ１２が基準クロックＳＰ又はテストクロックＣＬＫ２と同期してシリアルデータを送信する。
【００３７】
更に、実施の形態の第３の変形例に係る入出力回路６０ｄは、クロック比較回路２３が、テストクロックＣＬＫ２と再生クロックＣＬＫ１とを更に比較する構成でも良い。即ち、クロック比較回路２３を複数設けることにより、より信頼性が高くテストを実行できる。
【００３８】
このように本発明は、ここでは記載していない様々な実施の形態等を包含するということを理解すべきである。したがって、本発明はこの開示から妥当な特許請求の範囲の発明特定事項によってのみ限定されるものである。
【００３９】
【発明の効果】
本発明によれば、短時間で自己テストを実行可能な入出力回路及び半導体集積回路を提供できる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係る半導体集積回路の構成を示すブロック図である。
【図２】本発明の実施の形態に係るクロック比較回路の回路図である。
【図３】本発明の実施の形態に係る半導体集積回路の動作を示すタイムチャートである。
【図４】本発明の実施の形態に係るクロック比較回路の動作を示すタイムチャートである。
【図５】図５（ａ）〜（ｃ）は、本発明の実施の形態に係るクロック比較回路の出力信号例を示すグラフである。
【図６】本発明の実施の形態の第１の変形例に係る半導体集積回路の構成を示すブロック図である。
【図７】本発明の実施の形態の第２の変形例に係る半導体集積回路の構成を示すブロック図である。
【図８】本発明の実施の形態の第３の変形例に係る半導体集積回路の構成を示すブロック図である。
【符号の説明】
１…出力端子
２…入力端子
３…第１のテスト端子
４…第２のテスト端子
５…基準端子
６…テスト出力端子
１０…信号送信部
１１…パラレル／シリアル変換器
１２…ドライバ
２０ａ〜２０ｄ…テスト回路
２１…セレクタ
２２…テストクロック生成回路
２３…クロック比較回路
２４…テストクロック入力端子
２５…比較クロック入力端子
３０…基準クロック発生回路
３０…ＰＬＬ回路
４０…信号受信部
４１…レシーバ
４２…クロック再生回路
４３…シリアル／パラレル変換器
５０ａ〜５０ｄ…半導体集積回路
５１…内部回路
６０ａ〜６０ｄ…入出力回路
６１…遅延回路部
６１ａ〜６１ｎ…遅延回路
６２…ラッチ回路部
６２ａ〜６２ｎ…ラッチ回路
６３…排他的論理和回路部
６４…カウンタ部
６５…インバータ回路
【図１】
2004325410.tif 000003
【図２】
2004325410.tif 000004
【図３】
2004325410.tif 000005
【図４】
2004325410.tif 000006
【図５】
2004325410.tif 000007
【図６】
2004325410.tif 000008
【図７】
2004325410.tif 000009
【図８】
2004325410.tif 000010
【手続補正書】
【提出日】平成16年5月11日(2004.5.11)
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
基準クロックを発生させる基準クロック発生回路と、
前記基準クロック及びテストクロックのいずれかと同期してシリアルデータを送信する信号送信部と、
前記基準クロックと同期して前記シリアルデータから変換信号を生成する信号受信部と、
前記信号送信部が前記テストクロックと同期時において、前記変換信号の位相と前記テストクロックの位相との位相誤差を検出するテスト回路
とを備えることを特徴とする入出力回路。
【請求項２】
前記信号受信部は、
前記シリアルデータをバッファリングするレシーバと、
バッファリングされた前記シリアルデータ及び前記基準クロックに基づいて再生クロックを生成するクロック再生回路
とを備えることを特徴とする請求項１に記載の入出力回路。
【請求項３】
前記テスト回路は、前記テストクロック及び前記基準クロックのいずれかを前記信号送信部に供給するセレクタを備えることを特徴とする請求項１に記載の入出力回路。
【請求項４】
前記テスト回路は、前記再生クロックを前記変換信号として前記テストクロックと比較するクロック比較回路を備えることを特徴とする請求項２に記載の入出力回路。
【請求項５】
前記信号受信部は、バッファリングされた前記シリアルデータを前記再生クロックと同期してパラレルデータに変換するシリアル／パラレル変換器を備えることを特徴とする請求項２に記載の入出力回路。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００１
【補正方法】変更
【補正の内容】
【０００１】
【発明の属する技術分野】
本発明は、自己テスト機能を有する入出力回路に関する。


【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正の内容】
【０００６】
上記問題点を鑑み、本発明は、短時間で自己テストを実行可能な入出力回路を提供することを目的とする。


【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】削除
【補正の内容】
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００３９
【補正方法】変更
【補正の内容】
【００３９】
【発明の効果】
本発明によれば、短時間で自己テストを実行可能な入出力回路を提供できる。