(57)【要約】【課題】しきい値電圧がばらつくなどの不都合を抑制しながら、素子分離形成時に発生した内部応力を緩和することが可能な半導体装置の製造方法を提供する。【解決手段】この半導体装置の製造方法は、シリコン基板１のチャネル領域に、インジウム（Ｉｎ）を導入する工程と、その後、シリコン酸化膜の粘性流動が起こる温度以上の温度（約１０００℃）で熱処理することによって、シリコン基板１の主表面上にゲート酸化膜５を形成する工程とを備えている。【選択図】図３
2004119860.tif 000002
【特許請求の範囲】
【請求項１】
半導体層に、原子番号が４０以上の重元素からなる不純物を導入する工程と、
その後、絶縁膜の粘性流動が起こる温度以上の温度で熱処理することによって、前記半導体層の主表面上に絶縁膜を形成する工程とを備えた、半導体装置の製造方法。
【請求項２】
前記不純物を導入する工程は、
少なくとも前記半導体層のチャネル領域が形成される領域に、前記不純物をイオン注入する工程を含む、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記原子番号が４０以上の重元素からなる不純物は、Ｉｎ、ＳｂおよびＢｉの少なくともいずれか１つの元素を含む、請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記絶縁膜を形成する工程は、
酸化性ガスを含む雰囲気中で、前記絶縁膜の粘性流動が起こる温度以上の温度で熱処理することによって、前記半導体層の主表面上にゲート絶縁膜を形成する工程を含む、請求項１〜３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
半導体層に、ボロンよりも拡散係数が小さいｐ型の不純物を導入する工程と、
その後、絶縁膜の粘性流動が起こる温度以上の温度で熱処理することによって、前記半導体層の主表面上に絶縁膜を形成する工程とを備えた、半導体装置の製造方法。
【請求項６】
前記ボロンよりも拡散係数が小さいｐ型の不純物は、ＧａおよびＩｎの少なくともいずれかを含む、請求項５に記載の半導体装置の製造方法。
【請求項７】
前記絶縁膜を形成する工程に先立って、
前記半導体層の主表面に素子分離溝を形成する工程をさらに備え、
前記絶縁膜を形成する工程は、
前記素子分離溝の上部コーナ部近傍に露出された前記半導体層の主表面上に、前記絶縁膜を形成する工程を含む、請求項１〜６のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、特に、絶縁膜を有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
近年、ＵＬＳＩ（Ｕｌｔｒａ　Ｌａｒｇｅ　Ｓｃａｌｅ　Ｉｎｔｅｇｒａｔｅｄ　ｃｉｒｃｕｉｔ）回路の高密度化・高集積化にともなって、素子の微細化が進められている。素子を微細化するためには、素子自体の微細化と同時に、素子分離領域の微細化が重要になってきている。このため、素子分離領域の微細化を行うための種々の方法が提案されている。特に、従来の選択酸化法（ＬＯＣＯＳ法；Ｌｏｃａｌ　Ｏｘｉｄａｔｉｏｎ　Ｏｆ　Ｓｉｌｉｃｏｎ）に代えて、ＳＴＩ（Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ）法が提案されている。
【０００３】
このＳＴＩ法では、シリコン基板の表面に素子分離溝を形成した後、素子分離溝の上部コーナ部を丸めるために、素子分離溝の表面を酸化することによって、シリコン酸化膜からなる丸め酸化膜を形成する。そして、丸め酸化膜が形成された素子分離溝内に絶縁物を埋め込むことによって、ＳＴＩによる素子分離が形成される。
【０００４】
この後、たとえば、ｎチャネルＭＯＳトランジスタを形成する場合には、シリコン基板の主表面に犠性酸化膜を形成した後、シリコン基板の主表面に、ｐ型不純物であるボロンをイオン注入することによって、ｐ型ウェル領域の形成およびしきい値電圧（チャネル領域の不純物濃度）の調整を行う。そして、犠性酸化膜を除去した後、シリコン基板の主表面にゲート酸化膜を形成する。その後、ゲート酸化膜上に、ゲート電極を形成する。そして、ゲート電極をマスクとして、シリコン基板の主表面に、砒素（Ａｓ）などのｎ型の不純物をイオン注入することによって、一対のｎ型のソース／ドレイン領域を形成する。これにより、一対のソース／ドレイン領域と、ゲート酸化膜と、ゲート電極とからなるｎチャネルＭＯＳトランジスタが形成される。
【０００５】
しかしながら、上記した従来のＳＴＩの形成方法では、シリコン酸化膜からなる丸め酸化膜の形成工程において、丸め酸化膜とシリコン基板との界面で、シリコン原子間に酸素原子が入り込むので、体積膨張が生じる。このため、シリコン基板と丸め酸化膜との界面では、体積膨張に起因する内部応力（ストレス）が発生する。特に、素子分離溝の上部コーナ部では、丸め酸化時に耐酸化マスク（図示せず）が存在するため、上方向への体積膨張が阻害される。このため、素子分離溝の上部コーナ部では、強いストレスが発生する。
【０００６】
そこで、従来、丸め酸化膜の形成工程後に行われる犠性酸化膜の形成工程を１１００℃の高温で行うことによって、丸め酸化膜の形成工程において素子分離溝の上部コーナ部に発生した強いストレスを緩和する方法が提案されている（たとえば、非特許文献１参照）。
【０００７】
【非特許文献１】
２ｎｄ　Ｉｎｔｅｒｎａｔｉｏｎａｌ　Ｗｏｒｋｓｈｏｐ　ｏｎ　Ｊｕｎｃｔｉｏｎ　Ｔｅｃｈｎｏｌｏｇｙ　２００１，Ｓ１−５，“Ｉｍｐａｃｔ　ｏｆ　ＳＴＩ　Ｓｔｒｅｓｓ　ｏｎ　ｔｈｅ　Ｊｕｎｃｔｉｏｎ　Ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ”
【発明が解決しようとする課題】
しかしながら、このように、１１００℃の高温で犠性酸化膜を形成すると、チャネル領域内の不純物（ボロン（Ｂ））がシリコン基板の露出した表面から外部に外方拡散するという不都合が生じる。特に、ボロンは、軽い元素であるため、１１００℃の高温の熱処理によって外方拡散しやすい。このように、チャネル領域内の不純物の外方拡散が生じると、チャネル領域の不純物濃度が局所的に低濃度になるため、デバイス毎にしきい値電圧がばらつくなどの不都合が発生する。その結果、安定した素子特性を得るのが困難になるという問題点があった。
【０００８】
この発明は、上記のような課題を解決するためになされたものであり、この発明の１つの目的は、安定した素子特性を得ることが可能な半導体装置の製造方法を提供することである。
【０００９】
この発明のもう１つの目的は、上記の半導体装置の製造方法において、不純物の外方拡散を抑制することである。
【００１０】
【課題を解決するための手段】
上記目的を達成するために、この発明の第１の局面による半導体装置の製造方法は、半導体層に、原子番号が４０以上の重元素からなる不純物を導入する工程と、その後、絶縁膜の粘性流動が起こる温度以上の温度で熱処理することによって、半導体層の主表面上に絶縁膜を形成する工程とを備えている。なお、本発明における半導体層は、通常の半導体層のみならず、半導体基板も含む広い概念である。
【００１１】
この第１の局面による半導体装置の製造方法では、上記のように、半導体層に、原子番号が４０以上の重元素からなる不純物を導入した後、絶縁膜の粘性流動が起こる温度以上の温度で熱処理することにより、半導体層の主表面上に絶縁膜を形成することによって、原子番号が４０以上の重元素からなる不純物はボロンなどの軽い元素に比べて重くて拡散しにくいので、絶縁膜形成のための熱処理時に、半導体層の主表面から不純物が外方拡散するのを抑制することができる。これにより、たとえば、チャネル領域の不純物の外方拡散に起因してチャネル領域の不純物濃度が局所的に低濃度になるのを抑制することができる。その結果、デバイス毎にしきい値電圧がばらつくなどの不都合を抑制することができる。また、絶縁膜の粘性流動が起こる温度以上の温度で熱処理することによって、熱処理により形成される絶縁膜が粘弾性体になるので、たとえば、素子分離形成時に発生した内部応力（ストレス）を解放するように、絶縁膜を粘性流動（移動）させることができる。これにより、素子分離形成時に発生した内部応力を緩和することができる。したがって、この第１の局面による半導体装置の製造方法では、しきい値電圧がばらつくなどの不都合を抑制しながら、素子分離形成時に発生した内部応力を緩和することができる。
【００１２】
上記第１の局面による半導体装置の製造方法において、好ましくは、不純物を導入する工程は、少なくとも半導体層のチャネル領域が形成される領域に、不純物をイオン注入する工程を含む。このように構成すれば、絶縁膜形成時の熱処理の際に、容易に、チャネル領域の不純物が外方拡散するのを抑制することができる。
【００１３】
上記の場合、好ましくは、原子番号が４０以上の重元素からなる不純物は、Ｉｎ、ＳｂおよびＢｉの少なくともいずれか１つの元素を含む。このような重くて拡散しにくい元素を不純物として用いれば、容易に、不純物の外方拡散を抑制することができる。
【００１４】
上記の場合、好ましくは、絶縁膜を形成する工程は、酸化性ガスを含む雰囲気中で、絶縁膜の粘性流動が起こる温度以上の温度で熱処理することによって、半導体層の主表面上にゲート絶縁膜を形成する工程を含む。このように構成すれば、素子分離形成時に発生した内部応力（ストレス）を解放するように、ゲート絶縁膜を粘性流動（移動）させることができる。これにより、ゲート絶縁膜の形成時に、素子分離形成時に発生した内部応力を緩和することができる。
【００１５】
この発明の第２の局面による半導体装置の製造方法は、半導体層に、ボロンよりも拡散係数が小さいｐ型の不純物を導入する工程と、その後、絶縁膜の粘性流動が起こる温度以上の温度で熱処理することによって、半導体層の主表面上に絶縁膜を形成する工程とを備えている。
【００１６】
この第２の局面による半導体装置の製造方法では、上記のように、半導体層に、ボロンよりも拡散係数が小さいｐ型の不純物を導入した後、絶縁膜の粘性流動が起こる温度以上の温度で熱処理することにより、半導体層の主表面上に絶縁膜を形成することによって、ボロンよりも拡散係数が小さいｐ型の不純物はボロンよりも拡散しにくいので、絶縁膜形成のための熱処理時に、半導体層の主表面から不純物が外方拡散するのを抑制することができる。これにより、たとえば、チャネル領域の不純物の外方拡散に起因してチャネル領域の不純物濃度が局所的に低濃度になるのを抑制することができる。その結果、デバイス毎にしきい値電圧がばらつくなどの不都合を抑制することができる。また、絶縁膜の粘性流動が起こる温度以上の温度で熱処理することによって、熱処理により形成される絶縁膜が粘弾性体になるので、たとえば、素子分離形成時に発生した内部応力（ストレス）を解放するように、絶縁膜を粘性流動（移動）させることができる。これにより、素子分離形成時に発生した内部応力を緩和することができる。したがって、この第２の局面による半導体装置の製造方法では、しきい値電圧がばらつくなどの不都合を抑制しながら、素子分離形成時に発生した内部応力を緩和することができる。
【００１７】
上記第２の局面による半導体装置の製造方法において、好ましくは、ボロンよりも拡散係数が小さいｐ型の不純物は、ＧａおよびＩｎの少なくともいずれかを含む。このように構成すれば、ＧａおよびＩｎはボロンよりも拡散しにくいので、容易に、絶縁膜形成のための熱処理時に、半導体層の主表面から不純物が外方拡散するのを抑制することができる。
【００１８】
上記第１または第２の局面による半導体装置の製造方法において、好ましくは、絶縁膜を形成する工程に先立って、半導体層の主表面に素子分離溝を形成する工程をさらに備え、絶縁膜を形成する工程は、素子分離溝の上部コーナ部近傍に露出された半導体層の主表面上に、絶縁膜を形成する工程を含む。このように構成すれば、素子分離形成時に素子分離溝の上部コーナ部に発生した強い内部応力（ストレス）を解放するように、絶縁膜を粘性流動（移動）させることができる。
【００１９】
【発明の実施の形態】
以下、本発明を具体化した実施形態を図面に基づいて説明する。
【００２０】
図１〜図１０は、本発明の一実施形態による半導体装置の製造方法を説明するための断面図である。図１〜図１０を参照して、以下に、本発明の一実施形態による半導体装置の製造方法について説明する。
【００２１】
まず、図１に示すように、シリコン基板１の表面上の所定領域に、素子分離溝５０を形成した後、その素子分離溝５０の表面を丸め酸化することによって、丸め酸化膜２を形成する。なお、シリコン基板１は、本発明の「半導体層」の一例である。そして、その丸め酸化膜２が形成された素子分離溝５０を埋め込むように、絶縁物３を形成する。これにより、ＳＴＩ（Ｓｈａｌｌｏｗ　ＴｒｅｎｃｈＩｓｏｌａｔｉｏｎ）による素子分離が形成される。なお、丸め酸化膜２の形成時に、丸め酸化膜２とシリコン基板１との界面で、シリコン原子間に酸素原子が入り込むので、体積膨張が生じる。このため、シリコン基板１と丸め酸化膜２との界面では、体積膨張に起因する内部応力（ストレス）が発生する。特に、素子分離溝５０の上部コーナ部では、丸め酸化時に耐酸化マスク（図示せず）が存在するため、上方向への体積膨張が阻害される。このため、素子分離溝５０の上部コーナ部では、強いストレスが発生する。
【００２２】
次に、図２に示すように、シリコン基板１の表面を酸化することによって、シリコン酸化膜からなる犠性酸化膜４を形成する。そして、犠性酸化膜４を介してシリコン基板１の表面にボロン（Ｂ）を、約１９０ｋｅＶの注入エネルギおよび約３×１０１３ｃｍ−２の注入量でイオン注入することによって、図示しないＰウェル領域を形成する。
【００２３】
この後、本実施形態では、図３に示すように、シリコン基板１の主表面上のチャネル領域が形成される領域に、インジウム（Ｉｎ）を、約１６０ｋｅＶの注入エネルギおよび約１．５×１０１３ｃｍ−２の注入量でイオン注入することによって、チャネル領域の不純物濃度の調整を行う。これにより、しきい値電圧の調整を行う。この後、犠性酸化膜４を除去する。なお、このインジウム（Ｉｎ）は、本発明の「原子番号が４０以上の重元素からなる不純物」および「ボロンよりも拡散係数が小さいｐ型の不純物」の一例である。
【００２４】
次に、本実施形態では、図４に示すように、シリコン酸化膜の粘性流動が起こる温度以上の温度（約１０００℃）でシリコン基板１の表面を酸化することによって、シリコン酸化膜からなるゲート酸化膜５を形成する。なお、約１０００℃の高温でゲート酸化膜５を形成すると、ゲート酸化膜５は、粘性流動が可能な粘弾性体になる。このゲート酸化膜５は、本発明の「絶縁膜」および「ゲート絶縁膜」の一例である。ここで、チャネル領域に注入されたインジウム（Ｉｎ）は、ボロン（Ｂ）に比べて拡散係数が小さいので、ゲート酸化膜５の高温の熱処理時に拡散されにくい。具体的には、１０００℃でのボロン（Ｂ）の拡散係数は、約１．１×１０−１４　ｃｍ２／ｓｅｃであるのに対して、１０００℃でのインジウム（Ｉｎ）の拡散係数は、約３．０×１０−１５　ｃｍ２／ｓｅｃであるので、インジウム（Ｉｎ）は、ボロン（Ｂ）に比べて、ゲート酸化膜５の高温（１０００℃）の熱処理時に拡散されにくい。
【００２５】
この後、ポリシリコン膜（図示せず）を全面に堆積した後、通常のフォトリソグラフィー工程とＲＩＥ（Ｒｅａｃｔｉｖｅ　Ｉｏｎ　Ｅｔｃｈｉｎｇ）によるエッチング技術とを用いて、そのポリシリコン膜をパターニングすることによって、ゲート電極６を形成する。
【００２６】
次に、図５に示すように、ゲート電極６をマスクとして、シリコン基板１の主表面に、ｎ型の不純物である砒素（Ａｓ）を、約５ｋｅＶの注入エネルギおよび約１×１０１５ｃｍ−２の注入量でイオン注入することによって、低濃度不純物領域７を形成する。この後、約９００℃で約１０秒間の熱処理を行うことによって、低濃度不純物領域７に注入した不純物（Ａｓ）を活性化させる。
【００２７】
次に、ＣＶＤ法を用いて、全面にＴＥＯＳ膜などからなる絶縁膜（図示せず）を堆積した後、その絶縁膜をＲＩＥ法を用いてエッチバックすることによって、図６に示すように、ゲート電極６の側面に、絶縁膜からなるサイドウォールスペーサ８を形成する。この後、ゲート電極６およびサイドウォールスペーサ８をマスクとして、シリコン基板１の表面に砒素（Ａｓ）を約４５ｋｅＶの注入エネルギおよび約５×１０１５ｃｍ−２の注入量でイオン注入することによって、高濃度不純物領域９を形成する。この後、約１０００℃で約１０秒間の熱処理を行うことによって、高濃度不純物領域９に注入した不純物（Ａｓ）を活性化する。
【００２８】
上記した低濃度不純物領域７と高濃度不純物領域９とによって、ＬＤＤ（Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ）構造の一対のソース／ドレイン領域が構成される。
【００２９】
次に、図７に示すように、ポリシリコンからなるゲート電極６の上面上と、ソース／ドレイン領域を構成する高濃度不純物領域９の上面上とに、サリサイド（ｓｅｌｆ−ａｌｉｇｎｅｄ　ｓｉｌｉｃｉｄｅ）プロセスを用いて、自己整合的に、コバルトシリサイド（ＣｏＳｉ２）膜１０を形成する。
【００３０】
次に、図８に示すように、ＣＶＤ法を用いて、層間絶縁膜１１を形成した後、層間絶縁膜１１の所定領域に、フォトリソグラフィー技術とＲＩＥなどのドライエッチング技術とを用いて、コンタクトホール１１ａを形成する。
【００３１】
次に、ＷＦ６などのガスによるＣＶＤ法を用いて、コンタクトホール１１ａ内を埋め込むとともに、層間絶縁膜１１の上面上に延びるように、タングステン膜（図示せず）を堆積した後、そのタングステン膜の層間絶縁膜１１の上面上に延びる部分をＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）法を用いて除去する。これにより、図９に示すように、コンタクトホール１１ａ内に埋め込まれたタングステンプラグ（Ｗプラグ）１２が形成される。
【００３２】
最後に、スパッタ法などを用いてアルミ膜（図示せず）を堆積した後、フォトリソグラフィー技術とＲＩＥ法などのドライエッチング技術とを用いて、そのアルミ膜をパターニングすることによって、図１０に示すように、タングステンプラグ１２に接続される金属配線１３を形成する。このようにして、本実施形態によるｎチャネルＭＯＳトランジスタが完成される。
【００３３】
本実施形態では、上記のように、チャネル領域に注入するしきい値電圧調整用のｐ型不純物として、ボロンに比べて重いインジウム（Ｉｎ）を用いることによって、インジウムはボロンに比べて拡散しにくいので、ゲート酸化膜５の形成時の約１０００℃の高温の熱処理時に、シリコン基板１の表面から不純物が外部に外方拡散するのを抑制することができる。これにより、チャネル領域内の不純物の外方拡散に起因してチャネル領域の不純物濃度が局所的に低濃度になるのを抑制することができるので、デバイス毎にしきい値電圧がばらつくという不都合を抑制することができる。
【００３４】
また、本実施形態では、ゲート酸化膜５を、酸化膜の粘性流動が起こる温度以上の温度（約１０００℃）で熱処理することにより形成することによって、ゲート酸化膜５が粘弾性体になるので、ＳＴＩによる丸め酸化膜２の形成時に素子分離溝５０の上部コーナ部に発生した強い内部応力（ストレス）を開放するように、ゲート酸化膜５を粘性流動（移動）させることができる。これにより、ＳＴＩ（素子分離）形成時に素子分離溝５０の上部コーナ部に発生した内部応力を緩和することができる。
【００３５】
したがって、本実施形態では、しきい値電圧がばらつくなどの不都合を抑制しながら、素子分離形成時に発生した内部応力を緩和することができる。
【００３６】
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【００３７】
たとえば、上記実施形態では、ｎチャネルＭＯＳトランジスタのチャネル領域に注入するｐ型の不純物として、インジウム（Ｉｎ）を用いたが、本発明はこれに限らず、原子番号が４０以上の重くて拡散しにくい他のｐ型の不純物、または、ボロンよりも拡散係数の小さいＧａなどの他のｐ型の不純物を用いてもよい。
【００３８】
また、上記実施形態では、ｎチャネルＭＯＳトランジスタの形成方法について説明したが、本発明はこれに限らず、ｐチャネルＭＯＳトランジスタや、ＣＭＯＳトランジスタについて、本発明を適用してもよい。なお、ｐチャネルＭＯＳトランジスタを形成する場合には、チャネル領域に注入するｎ型の不純物として、原子番号が４０以上の重くて拡散しにくいアンチモン（Ｓｂ）やビスマス（Ｂｉ）を用いるのが好ましい。さらに、ＭＯＳトランジスタ以外の半導体装置の製造方法に本発明を適用することも可能である。
【００３９】
また、上記実施形態では、ＳＴＩ法による素子分離領域に囲まれた素子形成領域に、ＭＯＳトランジスタを形成する場合について説明したが、本発明はこれに限らず、他の方法による素子分離領域に囲まれた素子形成領域に半導体素子が形成される場合であってもよい。また、素子分離を行わない半導体装置にも本発明を適用可能である。
【００４０】
また、上記実施形態では、ゲート酸化膜を酸化膜の粘性流動が起こる温度以上の温度（約１０００℃）で熱処理することにより形成する例を示したが、本発明はこれに限らず、犠性酸化膜を酸化膜の粘性流動が起こる温度以上の温度で熱処理することにより形成するようにしてもよい。この場合には、犠性酸化膜の形成時に、素子分離形成時に発生した内部応力（ストレス）を開放するように、犠性酸化膜を粘性流動（移動）させることができる。これにより、犠性酸化膜の形成時に、丸め酸化膜の形成時に素子分離溝の上部コーナ部に発生した内部応力を緩和することができる。また、この場合にも、チャネル領域に、Ｉｎなどの原子番号が４０以上の重くて拡散しにくい不純物を導入することにより、犠性酸化膜の形成時の高温の熱処理時に、チャネル領域の不純物が外方拡散するのを抑制することができる。これにより、チャネル領域内の不純物の外方拡散に起因してチャネル領域の不純物濃度が局所的に低濃度になるのを抑制することができるので、デバイス毎にしきい値電圧がばらつくという不都合を抑制することができる。
【００４１】
また、上記実施形態では、約１０００℃の熱処理を行うことによりゲート酸化膜を形成したが、本発明はこれに限らず、ゲート酸化膜（絶縁膜）の粘性流動が起こる温度以上の熱処理温度であれば他の温度でもよい。
【００４２】
また、上記実施形態では、シリコン基板（半導体基板）の主表面にゲート酸化膜（絶縁膜）の粘性流動が起こる温度以上の温度でゲート酸化膜（絶縁膜）を形成する場合について説明したが、本発明はこれに限らず、絶縁性基板上に形成されたシリコン層（半導体層）の主表面にゲート酸化膜（絶縁膜）の粘性流動が起こる温度以上の温度でゲート酸化膜（絶縁膜）を形成してもよい。
【００４３】
【発明の効果】
以上のように、本発明によれば、しきい値電圧がばらつくなどの不都合を抑制しながら、素子分離形成時に発生した内部応力を緩和することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図２】本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図３】本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図４】本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図５】本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図６】本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図７】本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図８】本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図９】本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図１０】本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
【符号の説明】
１　シリコン基板（半導体層）
２　丸め酸化膜
４　犠牲酸化膜
５　ゲート酸化膜（絶縁膜、ゲート絶縁膜）
６　ゲート電極
５０　素子分離溝
【図１】
2004119860.tif 000003
【図２】
2004119860.tif 000004
【図３】
2004119860.tif 000005
【図４】
2004119860.tif 000006
【図５】
2004119860.tif 000007
【図６】
2004119860.tif 000008
【図７】
2004119860.tif 000009
【図８】
2004119860.tif 000010
【図９】
2004119860.tif 000011
【図１０】
2004119860.tif 000012