(57)【要約】【課題】表示品位を低下させないで、画素開口率を向上できるアクティブマトリクス基板を提供する。【解決手段】本発明のアクティブマトリクス基板は、基板１と、基板の主面上に設けられた薄膜トランジスタおよび容量素子１９とを備える。薄膜トランジスタはチャネル領域を含む半導体層を有する。容量素子１９は、容量用誘電膜４と、容量用誘電膜を挟んで互いに対向するように配置された＋−下部容量電極３および上部容量電極５とを有する。基板は、主面に凹部２を有し、主面は、上面１ａと、凹部２を規定する、底面２ａ、および、底面と上面とに連続する側面２ｂとを有する。容量素子は、基板方向からみたときに、薄膜トランジスタのチャネル領域７ｃと重畳するように、薄膜トランジスタよりも基板側に配置されており、容量素子は、凹部の底面の少なくとも一部から側面の少なくとも一部まで延設されている。【選択図】  図１
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【特許請求の範囲】
【請求項１】
基板と、前記基板の主面上に設けられた薄膜トランジスタおよび容量素子とを備えるアクティブマトリクス基板であって、
前記薄膜トランジスタはチャネル領域を含む半導体層を有し、
前記容量素子は、容量用誘電膜と、前記容量用誘電膜を挟んで互いに対向するように配置された下部容量電極および上部容量電極とを有し、
前記基板は、前記主面に凹部を有し、前記主面は、上面と、前記凹部を規定する、底面、および、前記底面と前記上面とに連続する側面とを有し、
前記容量素子は、前記基板方向からみたときに、前記薄膜トランジスタの前記チャネル領域と重畳するように、前記薄膜トランジスタよりも前記基板側に配置されており、
前記容量素子は、前記凹部の前記底面の少なくとも一部から前記側面の少なくとも一部まで延設されている、アクティブマトリクス基板。
【請求項２】
前記基板は石英で形成される、請求項１に記載のアクティブマトリクス基板。
【請求項３】
前記基板は、前記凹部を有しない板と、前記板上に設けられた絶縁膜とを含み、前記凹部は前記絶縁膜に設けられる、請求項１に記載のアクティブマトリクス基板。
【請求項４】
前記薄膜トランジスタのチャネル層は、前記凹部の内部に配置されており、かつ、前記凹部の前記側面の少なくとも一部に設けられた前記容量素子の上端よりも前記底面側に配置される、請求項１から３のいずれかに記載のアクティブマトリクス基板。
【請求項５】
前記容量素子は、前記凹部の前記底面の少なくとも一部から、前記側面を介して、前記上面の少なくとも一部まで延設される、請求項１から４のいずれかに記載のアクティブマトリクス基板。
【請求項６】
前記薄膜トランジスタの前記チャネル領域は、前記容量素子上に絶縁層を介して配置され、
前記凹部の前記底面から前記基板の前記上面までの高さは、前記容量素子と、前記半導体層と、前記絶縁層との厚さの和よりも大きい、請求項１から５のいずれかに記載のアクティブマトリクス基板。
【請求項７】
前記凹部の前記底面および前記側面の全面に、前記容量素子が形成される、請求項１から６のいずれかに記載のアクティブマトリクス基板。
【請求項８】
前記上部容量電極および前記下部容量電極の少なくとも一方は遮光性を有する、請求項１から７のいずれかにに記載のアクティブマトリクス基板。
【請求項９】
前記上部容量電極および前記下部容量電極の少なくとも一方が、タングステン、モリブデン、タンタル、クロム、チタン、ケイ化タングステン、ケイ化モリブデン、ケイ化タンタル、ケイ化クロム、ケイ化チタン、タングステン合金、モリブデン合金、タンタル合金、クロム合金、チタン合金、不純物がドーピングされた非晶質シリコン、不純物がドーピングされた多結晶シリコンからなる群より選択された少なくとも１つを含む、単層、または２以上の積層膜で構成される、請求項１から８のいずれかに記載のアクティブマトリクス基板。
【請求項１０】
前記容量用誘電膜が、酸化シリコン膜、窒化シリコン膜、および酸化シリコン膜と窒化シリコン膜との積層膜のうちいずれかの膜により構成される、請求項１から９のいずれかに記載のアクティブマトリクス基板。
【請求項１１】
前記半導体層は、前記チャネル領域を挟んで対向して配置されたソース領域およびドレイン領域を含み、さらに、前記チャネル領域と前記ソース領域との間、および、前記チャネル領域と前記ドレイン領域との間に、低濃度不純物領域を有している、請求項１から１０のいずれかに記載のアクティブマトリクス基板。
【請求項１２】
請求項１から１１のいずれかに記載のアクティブマトリクス基板と、前記アクティブマトリクス基板上に配置された表示媒体層とを備える表示装置。
【請求項１３】
前記表示媒体層が液晶材料を含む、請求項１２に記載の表示装置。
【請求項１４】
投射型液晶表示装置である請求項１３に記載の表示装置。
【発明の詳細な説明】
【０００１】
【発明が属する技術分野】
本発明はアクティブマトリクス基板に関し、特に、薄膜トランジスタおよび容量素子を備えるアクティブマトリクス基板等に関する。
【０００２】
【従来の技術】
アクティブマトリクス型液晶表示装置に用いられるアクティブマトリクス基板には、一般に、画素毎に薄膜トランジスタ（ＴＦＴ）および容量素子が設けられる。ＴＦＴはスイッチング素子として機能し、オン状態にあるＴＦＴを介して表示信号が画素電極に伝達される。容量素子は、液晶容量と並列に保持容量が付加されるように設けられ、不要な信号が液晶層に漏れるのを防いで、画素電位を保持し、表示品位の低下を防止する。
【０００３】
以下、図１２および図１３を参照しながら、従来のアクティブマトリクス基板１２００の構成を説明する。図１２はアクティブマトリクス基板１２００の断面図を示し、図１３は部分平面図を示す。なお、図１２は、図１３のＢ―Ｂ’に対応している。
【０００４】
アクティブマトリクス基板１２００では、石英基板１１０１上に所定形状の下部遮光膜１１０３ａが設けられ、この下部遮光膜１１０３ａ上に第１絶縁膜１１０６を介してＴＦＴ半導体層１１０７が設けられている。ＴＦＴ半導体層１１０７は、チャネル領域１１０７ｃ、ソース領域１１０７ａ、およびドレイン領域１１０７ｂを含んでいる。ＴＦＴ半導体層１１０７上にはゲート酸化膜１１０８が設けられ、ゲート酸化膜１１０８上にゲート電極１１０９が設けられている。このゲート電極１１０９、ソース領域１１０７ａ、およびドレイン領域１１０７ｂにより、ＴＦＴが構成されている。
【０００５】
アクティブマトリクス基板１２００では、このＴＦＴに隣接して、画素電位を保持するための容量素子が設けられている。容量素子は、上記ＴＦＴ半導体層１１０７と同層の一部で構成される下部容量電極１１０３と、下部容量電極１１０３上のゲート酸化膜１１０８と、ゲート酸化膜１１０８を挟んで下部容量電極１１０３と対向するように設けられた上部容量電極１１０５とで構成されている。
【０００６】
ゲート電極１１０９および上部容量電極１１０５を覆うように第２絶縁膜１１１０が設けられている。第２絶縁膜１１１０およびゲート酸化膜１１０８の所定の部分には、ソースコンタクトホール１１１１およびドレインコンタクトホール１１１２が設けられている。第２絶縁膜１１１０上にはソース電極１１１４およびドレイン電極１１１５が設けられている。ソース電極１１１４は、上記ソースコンタクトホール１１１１を介してＴＦＴのソース領域１１０７ａと電気的に接続されており、また、ドレイン電極１１１５は、上記ドレインコンタクトホール１１１２を介してＴＦＴのドレイン領域１１０７ｂと電気的に接続されている。
【０００７】
ソース電極１１１４およびドレイン電極１１１５の上には、第３絶縁膜１１１６が設けられている。また、第３絶縁膜１１１６において、ドレイン電極１１１５上の所定の領域に画素コンタクトホール１１１７が設けられている。第３絶縁膜１１１６上には透明画素電極１１１８が設けられており、透明画素電極１１１８は上記画素コンタクトホール１１１７を通じてドレイン電極１１１５と電気的に接続されている。
【０００８】
一般に、入射光や、基板の裏面からの反射光が、ＴＦＴ半導体層のチャネル領域に入射した場合、光励起によってオフ時にリーク電流が発生し、液晶表示装置の表示品位が劣化するという問題があるため、表示品位を向上させるためには、高遮光化が要求される。また、表示品位を向上させるためには、容量素子の高容量化も求められる。一方、上記の要求を満たすためには、画素間遮光領域が拡大し、画素開口率が低下してしまうという問題がある。従って、画素開口率の向上と、表示品位の向上とを両立できないという問題がある。
【０００９】
この問題を解決するために、特許文献１は、容量素子とＴＦＴ半導体層のチャネル領域とを重畳させるとともに、ＴＦＴ半導体層の下層に容量素子が設けられた液晶表示装置を開示している。この液晶表示装置では、容量素子によってＴＦＴ半導体層のチャネル領域が遮光されるため、画素開口率の低下を抑制しながら、チャネル領域を遮光し、表示品位の低下を抑制できる。
【００１０】
【特許文献１】
特開２００１−６６６３８号公報
【００１１】
【発明が解決しようとする課題】
しかしながら、表示品位を低下させないで、画素開口率をより高くすることが求められており、特許文献１のアクティブマトリクス基板ではこの要求に十分に応えることができない。
【００１２】
以上では、液晶表示装置に関する問題を例に説明したが、上記の要求は液晶表示装置に限られず、有機ＥＬ素子などその他の表示装置に共通である。
【００１３】
本発明は上記の課題に鑑みてなされたものであり、表示品位を低下させないで、画素開口率を向上できるアクティブマトリクス基板を提供することを目的とする。
【００１４】
【課題を解決するための手段】
本発明のアクティブマトリクス基板は、基板と、前記基板の主面上に設けられた薄膜トランジスタおよび容量素子とを備えるアクティブマトリクス基板であって、前記薄膜トランジスタはチャネル領域を含む半導体層を有し、前記容量素子は、容量用誘電膜と、前記容量用誘電膜を挟んで互いに対向するように配置された下部容量電極および上部容量電極とを有し、前記基板は、前記主面に凹部を有し、前記主面は、上面と、前記凹部を規定する、底面、および、前記底面と前記上面とに連続する側面とを有し、前記容量素子は、前記基板方向からみたときに、前記薄膜トランジスタの前記チャネル領域と重畳するように、前記薄膜トランジスタよりも前記基板側に配置されており、前記容量素子は、前記凹部の前記底面の少なくとも一部から前記側面の少なくとも一部まで延設されており、これにより上記の課題が解決される。
【００１５】
前記基板は石英で形成されてもよい。
【００１６】
前記基板は、前記凹部を有しない板と、前記板上に設けられた絶縁膜とを含み、前記凹部は前記絶縁膜に設けられてもよい。
【００１７】
前記薄膜トランジスタのチャネル層は、前記凹部の内部に配置されており、かつ、前記凹部の前記側面の少なくとも一部に設けられた前記容量素子の上端よりも前記底面側に配置されてもよい。
【００１８】
前記容量素子は、前記凹部の前記底面の少なくとも一部から、前記側面を介して、前記上面の少なくとも一部まで延設されてもよい。
【００１９】
前記薄膜トランジスタの前記チャネル領域は、前記容量素子上に絶縁層を介して配置され、前記凹部の前記底面から前記基板の前記上面までの高さは、前記容量素子と、前記半導体層と、前記絶縁層との厚さの和よりも大きいことが好ましい。
【００２０】
前記凹部の前記底面および前記側面の全面に、前記容量素子が形成されることが好ましい。
【００２１】
前記上部容量電極および前記下部容量電極の少なくとも一方は遮光性を有することが好ましい。
【００２２】
前記上部容量電極および前記下部容量電極の少なくとも一方は、例えば、タングステン、モリブデン、タンタル、クロム、チタン、ケイ化タングステン、ケイ化モリブデン、ケイ化タンタル、ケイ化クロム、ケイ化チタン、タングステン合金、モリブデン合金、タンタル合金、クロム合金、チタン合金、不純物がドーピングされた非晶質シリコン、不純物がドーピングされた多結晶シリコンからなる群より選択された少なくとも１つを含む、単層、または２以上の積層膜で構成される。
【００２３】
前記容量用誘電膜は、例えば、酸化シリコン膜、窒化シリコン膜、および酸化シリコン膜と窒化シリコン膜との積層膜のうちいずれかの膜により構成される。
【００２４】
ある実施形態では、前記半導体層は、前記チャネル領域を挟んで対向して配置されたソース領域およびドレイン領域を含み、さらに、前記チャネル領域と前記ソース領域との間、および、前記チャネル領域と前記ドレイン領域との間に、低濃度不純物領域を有している。
【００２５】
本発明の表示装置は、上記アクティブマトリクス基板と、前記アクティブマトリクス基板上に配置された表示媒体層とを備え、これにより、上記課題が解決される。
【００２６】
前記表示媒体層は、例えば液晶材料を含む。
【００２７】
本発明の表示装置は、例えば投射型液晶表示装置である。
【００２８】
【発明の実施の形態】
本発明のアクティブマトリクス基板は、基板と、基板の主面上に設けられた、薄膜トランジスタ、および容量素子とを備えている。アクティブマトリクス基板は表示装置を作製するために利用され、表示の単位となる複数の画素を有している。薄膜トランジスタおよび容量素子は、典型的に、画素ごとに設けられる。
【００２９】
薄膜トランジスタは、チャネル領域を含む半導体層を有している。例えば、本発明のアクティブマトリクス基板を液晶表示装置用のアクティブマトリクス基板として利用する場合、上記薄膜トランジスタは、スイッチング素子として機能し、オン状態にある薄膜トランジスタを介して表示信号が画素電極に伝達される。
【００３０】
容量素子は、容量用誘電膜と、容量用誘電膜を挟んで互いに対向するように配置される下部容量電極および上部容量電極とを有している。例えば、本発明のアクティブマトリクス基板を液晶表示装置用のアクティブマトリクス基板として利用する場合、容量素子は、液晶容量と並列に保持容量が付加されるように設けられ、不要な信号が液晶層に漏れるのを防いで、画素電位を保持し、表示品位の低下を防止する。なお、容量素子は、基板法線に対する、上部容量電極と下部容量電極と容量用誘電膜との重畳領域で構成される。
【００３１】
容量素子は、基板法線と略平行な方向に対して（基板方向からみたときに）、薄膜トランジスタのチャネル領域が容量素子の少なくとも一部と互いに重畳するように、薄膜トランジスタよりも基板側に配置される。
【００３２】
一般に、薄膜トランジスタのチャネル領域に光が入射すると、薄膜トランジスタのオフ時のリーク電流が高くなってしまうという問題があるため、上記チャネル領域を遮光する必要がある。本発明では、薄膜トランジスタのチャネル領域が容量素子に重畳するように、容量素子が配置されている。  従って、チャネル領域を遮光するために遮光層を設けた場合であっても、遮光層は上記容量素子と重畳するように配置されるので、基板面内において、容量素子によって透過率が低下する領域と遮光層の領域とが重畳する。結果として、基板面内において、容量素子によって透過率が低下する面積の増大を抑制し、画素開口率の低下を抑制できる。
【００３３】
容量素子の上部容量電極および下部容量電極の少なくとも一方が、遮光性を有していれば、チャネル領域を遮光するための遮光層を別途設ける必要がないという利点があるので好ましい。
【００３４】
本発明のアクティブマトリクス基板では、基板の主面に凹部が設けられている。凹部は、底面と、この底面に連続する側面とによって規定される。基板の主面は、凹部を規定する底面および側面と、側面に連続する上面とを有している。容量素子は、上記基板の凹部の底面の少なくとも一部から側面の少なくとも一部まで延設されている。
【００３５】
容量素子の容量を大きくできれば、表示品位を向上できるという効果が得られるが、容量素子の容量を大きくするために容量面積を大きくすれば、画素開口率が低下してしまうという問題がある。特に、容量素子が遮光性を有する構成要素を含む場合、画素開口率の低下が顕著になる。
【００３６】
本発明では、基板の主面に凹部が設けられており、容量素子が、凹部の底面の少なくとも一部から側面の少なくとも一部まで延設されているので、平坦な基板面に容量素子を設ける場合に比べて、画素開口率の低下を抑制しながら、効率よく容量面積を大きくできる。
【００３７】
本発明のアクティブマトリクス基板は、従来よりも高遮光化を実現できるので、特に、投射型液晶表示装置に用いられる液晶素子用の基板に好適に利用される。投射型液晶表示装置に用いられる液晶素子では、通常の液晶表示装置に比べて強力な光を入射させる必要があるため、入射光や基板裏面からの反射光がチャネル領域に入射しやすく、表示品位の劣化が顕著であるという問題があったが、本発明のアクティブマトリクス基板は高遮光化を実現できるので、上記問題を解決できる。
【００３８】
以下、図面を参照しながら、実施形態を説明する。なお、以下の実施形態では、液晶表示装置に用いられるアクティブマトリクス基板を例示するが、本発明のアクティブマトリクス基板は、液晶表示装置に限られず、有機ＥＬなど様々な表示装置に用いられる。また、以下の実施形態は本発明の例示であり、本発明は以下の実施形態に限定されることはない。
【００３９】
（実施形態１）
図１は、実施形態１のアクティブマトリクス基板２０の模式的な断面図であり、図２（ａ）および（ｂ）は、アクティブマトリクス基板２０の模式的な平面図である。図１および図２では、１画素内における、ＴＦＴおよび容量素子が形成された領域を図示している。なお、図１は、図２（ａ）および（ｂ）のＡ―Ａ’に対応する断面図である。
【００４０】
アクティブマトリクス基板２０は、例えば石英で形成された絶縁基板１を有しており、絶縁基板１の主面には凹部２が設けられている。凹部２は、底面２ａと、底面２ａに連続する側面２ｂとで規定される。すなわち、基板１の主面は、この底面２ａおよび側面２ｂと、上面１ａとを有する。
【００４１】
基板１の所定の領域には、下部容量電極３と、容量用誘電膜４と、上部容量電極５とがこの順で基板１側から配置されており、これらによって容量素子１９が形成されている。上述したように、基板法線に対する、上部容量電極５と下部容量電極３と容量用誘電膜４との重畳領域が容量素子１９を構成する。容量素子１９は、凹部２の底面２ａの少なくとも一部から側面２ｂの少なくとも一部まで延設されるように配置される。本実施形態では図１に示すように、下部容量電極３、容量用誘電膜４および上部容量電極５はいずれも、凹部２の底面２ａおよび側面２ｂの全面を覆い、さらに基板１の上面１ａの一部まで延設されるように形成されているため、容量素子１９は、凹部２の底面２ａおよび側面２ｂの全面と、基板１の上面１ａの一部とにわたって形成されている。
【００４２】
絶縁基板１の主面に凹部２を設け、容量素子１９を凹部２の底面２ａおよび側面２ｂに形成することにより、基板面内（基板１の上面１ａと平行な面内）で、容量素子１９が占める面積を増大させることなく、凹部２の側面２ｂに形成された容量素子１９の面積分だけ、容量面積を大きくすることができる。すなわち、図１２に示したように同一の基板面内に容量素子を形成する場合に比べて、画素開口率の低下を抑制しながら、効率よく容量素子の容量を大きくすることができる。
【００４３】
なお、本実施形態では、例えば、下部容量電極３はリン等の不純物が高濃度にドーピングされた多結晶シリコン膜で形成され、容量用誘電膜４はＳｉＯ２膜で形成され、上部容量電極５はリン等の不純物が高濃度にドーピングされた多結晶シリコン膜とＷＳｉ膜との積層膜で形成されている。
【００４４】
上部容量電極５上には、例えばＳｉＯ２膜で形成される第１絶縁膜６を挟んで、ＴＦＴ半導体層７が配置される。ＴＦＴ半導体層７は、チャネル領域７ｃ、ソース領域７ａおよびドレイン領域７ｂを含む。ＴＦＴ半導体層７のうち少なくともチャネル領域７ｃは、基板法線１ｃと略平行な方向に対して容量素子１９と互いに重畳するように配置される。
【００４５】
本実施形態では、上部容量電極５が遮光性を有しているので、容量素子１９は遮光機能を有している。従って、チャネル領域７ｃを容量素子１９に重畳させることによって、容量素子１９によってチャネル領域７ｃが遮光される。なお、本発明では必ずしも容量素子が遮光性材料で形成された構成要素を有している必要はないが、容量素子１９が遮光機能を有している場合、別途遮光層を設ける必要がないという利点があるため、より好ましい。
【００４６】
チャネル領域７ｃは、凹部２の内部に配置されるように、かつ、容量素子２の上端部よりも低い位置に配置されることが好ましい。ここで、チャネル領域７ｃが凹部２の内部に配置されるとは、チャネル領域７ｃが、凹部２の底面２ａと対向し、かつ、凹部２の底面２ａから、基板１の上面１ａの高さ以下の位置に配置されることを示す。また、容量素子２の上端部とは、凹部２の底面２ａから上面１ａに向かって最も高い位置に存在する容量素子２の端部をいう。本実施形態のように容量素子２が遮光性を備えている場合、チャネル領域７ｃを、凹部２の内部、かつ、容量素子２の上端部よりも低い位置に配置することにより、凹部２の底面２ａおよび側面２ｂに形成された容量素子２によってチャネル領域７ｃを遮光できるという効果が得られる。
【００４７】
ＴＦＴ半導体層７上には、ゲート酸化膜８と、ゲート電極９と、第２絶縁膜１０とがこの順で基板１側から形成される。第２絶縁膜１０上には、ソース電極１４およびドレイン電極１５が設けられ、ソース電極１４およびドレイン電極１５を覆うように第３絶縁膜１６が設けられる。さらに、第３絶縁膜１６上の所定の領域に透明画素電極１８が形成される。
【００４８】
第２絶縁膜１０およびゲート酸化膜８には、ソースコンタクトホール１１およびドレインコンタクトホール１２が形成される。また、第２絶縁膜１０、ゲート酸化膜８、第１絶縁膜６および容量誘電膜４には、容量コンタクトホール１３が形成される。ソース電極１４は、ソースコンタクトホール１１を介してＴＦＴのソース領域７ａに接続される。ドレイン電極１５は、ドレインコンタクトホール１２を介してＴＦＴのドレイン領域７ｂに接続されると共に、容量コンタクトホール１３を介して下部容量電極３に接続されるため、容量素子１９とドレイン領域７ｂとが電気的に接続され、かつ、容量素子１９と透明画素電極１８とが電気的に接続される。
【００４９】
次に、図３（ａ  ）〜（ｄ）、および図４（ａ）〜（ｂ）を参照しながら、アクティブマトリクス基板２０の製造方法を説明する。
【００５０】
まず、石英で形成された絶縁基板１を用意し、フォトエッチング技術を用いて、図３（ａ）に示すように基板１の主面に凹部２を形成する。凹部２の深さ（底面２ａから上面１ａまでの距離ｈ１）は、例えば１μｍとした。凹部２の深さは、後の工程で凹部２内に形成される容量素子１９と、ＴＦＴ半導体層７と、第１絶縁膜６との厚さの和よりも大きくなるように設定されている。
【００５１】
次に、図３（ｂ）に示すように、リン等の不純物が高濃度にドーピングされた多結晶シリコン膜を膜厚１００ｎｍで成膜した後、フォトエッチング技術を用いて下部容量電極３を形成する。下部容量電極３は、凹部２の底面２ａおよび側面２ｂの全面を覆い、さらに、基板１の上面１ａの一部まで延設されるように形成した。
【００５２】
次に、図３（ｂ）に示すように、下部容量電極３上に、膜厚４０ｎｍのＳｉＯ２膜からなる容量用誘電膜４を成膜した後、Ｏ２雰囲気、９００℃の条件の下で、酸化アニール処理を行う。酸化アニール処理により、容量用誘電膜４を耐圧に優れた膜にできる。続いて、容量用誘電膜４上に、リン等の不純物が高濃度にドーピングされた多結晶シリコン膜（膜厚１００ｎｍ）および、ＷＳｉ膜（膜厚１００ｎｍ）が順次積層された積層膜を成膜する。成膜後、フォトエッチング技術を用いて上記積層膜をパターニングし、上部容量電極５を形成する。
【００５３】
本実施形態では、容量用配線５ａ（図２（ａ）および（ｂ））の一部分が上部容量電極５として作用する。容量用配線５ａは図２（ａ）および（ｂ）に示すように、表示領域全体に格子状に形成されている。格子状の容量用配線５ａにおいて、一方向に延びる容量用配線５ａはゲート配線９ａと重畳して配置され、他方向に延びる容量用配線５ａは、ソース配線と重畳して配置される。容量用配線５ａは、外部から電圧を直接印加できるように形成されている。なお、容量用配線５ａの形状は上記に限定されることはなく、表示領域全体に線状に形成されていてもよい。
【００５４】
以上により、上部容量電極５と、下部容量電極３と、容量用誘電膜４とで構成される容量素子１９が形成される。容量素子１９は図３（ｂ）に示すように、凹部２の底面２ａおよび側面２ｂの全面と、さらに、基板１の上面１ａの一部まで延設されるように形成される。
【００５５】
上部容量電極５、下部容量電極３および容量用誘電膜４は、上記で例示した材料以外を用いても形成可能である。上部容量電極３および下部容量電極５の少なくとも一方は、例えば、タングステン、モリブデン、タンタル、クロム、チタン、ケイ化タングステン、ケイ化モリブデン、ケイ化タンタル、ケイ化クロム、ケイ化チタン、タングステン合金、モリブデン合金、タンタル合金、クロム合金、チタン合金、不純物がドーピングされた非晶質シリコン、不純物がドーピングされた多結晶シリコンからなる群より選択された少なくとも１つを含む、単層、または２以上の積層膜で構成される。また、容量用誘電膜４は、例えば、酸化シリコン膜、窒化シリコン膜、および酸化シリコン膜と窒化シリコン膜との積層膜のうちいずれかの膜により構成される。
【００５６】
次に、図３（ｃ）に示すように、上部容量電極５上に、膜厚４００ｎｍのＳｉＯ２膜からなる第１絶縁膜６を成膜し、成膜後、ＬＰＣＶＤ法を用いて第１絶縁膜６上に厚さ７０ｎｍの非晶質シリコン膜を成膜する。続いて、６００℃、２０時間の条件下で熱処理を行って非晶質シリコン膜を結晶化した後、所定の形状にエッチングし、ＴＦＴ半導体層７を形成する。ＴＦＴ半導体層７のうち、後にチャネル領域７ｃになる領域は、基板法線１ｃと略平行な方向に対して、容量素子１９と互いに重畳するように形成される。
【００５７】
上述したように本実施形態では、凹部２の深さｈ１を１μｍとしている。また、容量素子１９の膜厚を３４０ｎｍ（膜厚１００ｎｍの下部容量電極３と、膜厚４０ｎｍの容量誘電膜４と、膜厚２００ｎｍの上部容量電極５との合計膜厚）とし、第１絶縁膜６の膜厚を４００ｎｍとし、ＴＦＴ半導体層７の膜厚を７０ｎｍとしており、これらの合計膜厚８１０ｎｍは、凹部２の深さｈ１（１μｍ）よりも小さく、ＴＦＴ半導体層７のうち、後にチャネル領域７ｃになる領域は、凹部２の内部に配置される。本実施形態では、凹部２の底面２ａの全面と、側面２ｂの全面とを覆うように容量素子１９が形成されているので、凹部２の底面２ａおよび側面２ｂの容量素子１９によって、基板１の下方または側面からチャネル領域７ｃに入射する光を高い効率で遮光できる。
【００５８】
次に、図３（ｄ）に示すように、ＴＦＴ半導体層７上に膜厚８０ｎｍのＳｉＯ２膜からなるゲート酸化膜８を成膜し、ゲート酸化膜８上に、リン等の不純物が高濃度にドーピングされた多結晶シリコン膜（膜厚１５０ｎｍ）および、ＷＳｉ膜（膜厚１５０ｎｍ）が順次積層された積層膜を成膜する。成膜後、フォトエッチング技術を用いて、上記積層膜をパターニングし、ゲート電極９を形成する。さらに、ＴＦＴ半導体層７にゲート電極９をマスクとして、リン等の不純物を３×１０１５原子／ｃｍ２、７５Ｋｅｖの条件で注入する。これにより、高濃度不純物領域であるソース領域７ａおよびドレイン領域７ｂおよびゲート電極９の下に位置するチャネル領域７ｃが形成される。
【００５９】
なお、図２（ｂ）は、図３（ｄ）に対応する平面図である。
【００６０】
次に、図４（ａ）に示すように、ゲート電極９を覆うように第２絶縁膜１０を形成する。第２絶縁膜１０を形成した後、ソース領域７ａおよびドレイン領域７ｂの所定部分が露出するように、第２絶縁膜１０およびゲート酸化膜８に、ソースコンタクトホール１１およびドレインコンタクトホール１２を形成する。また、下部容量電極３の所定部分が露出するように、第２絶縁膜１０、ゲート酸化膜８、第１絶縁膜６および容量誘電膜４に、容量コンタクトホール１３を形成する。
【００６１】
コンタクトホール１１〜１３を形成した後、膜厚８０ｎｍのＴｉＷ膜および、膜厚４００ｎｍのＡｌ−Ｓｉ膜および、膜厚１５０ｎｍのＴｉＷ膜を順次積層した積層膜を成膜する。フォトエッチング技術を用いて、上記積層膜をパターニングし、ソース電極１４およびドレイン電極１５を形成する。ソース電極１４は、ソースコンタクトホール１１を介してＴＦＴのソース領域７ａに接続される。ドレイン電極１５は、ドレインコンタクトホール１２を介してＴＦＴのドレイン領域７ｂに接続されると共に、容量コンタクトホール１３を介して下部容量電極３に接続される。各コンタクトホールに導電材料を付与することにより、容量素子１９とドレイン領域７ｂとを電気的に接続でき、かつ、容量素子１９と後述の透明画素電極１８とを電気的に接続できる。
【００６２】
次に図４（ｂ）に示すように、ソース電極１４およびドレイン電極１５を覆うように、第３絶縁膜１６を成膜する。成膜後、ドレイン電極１５の所定部分が露出するように第３絶縁膜１６に画素コンタクトホール１７を形成する。さらに、第３絶縁膜１６上に膜厚１２０ｎｍのインジウム錫酸化膜（ＩＴＯ）を成膜する。成膜後、フォトエッチング技術を用いて、上記ＩＴＯをパターニングし、ドレイン電極１５と接続された透明画素電極１８を形成する。
【００６３】
以上の工程により、実施形態１のアクティブマトリクス基板２０が作製される。得られたアクティブマトリクス基板２０は例えば、公知の方法を用いて液晶材料を挟んで対向基板と貼り合わせられ、液晶表示素子が構成される。
【００６４】
以下、実施形態２〜実施形態８を説明する。実施形態２〜実施形態８のアクティブマトリクス基板の構成要素のうち、実施形態１のアクティブマトリクス基板２０と同様の作用を有する構成要素には同じ参照符号を付し、その説明を省略する。
【００６５】
（実施形態２）
次に、実施形態２のアクティブマトリクス基板３０を説明する。図５は、アクティブマトリクス基板３０の部分断面図である。
【００６６】
アクティブマトリクス基板３０は、ＴＦＴ半導体層７のチャネル領域７ｃとソース領域７ａの間、および、チャネル領域７ｃとドレイン領域７ｂとの間の両方に、低濃度不純物領域７ｄが形成されている点で、実施形態１のアクティブマトリクス基板２０と異なる。アクティブマトリクス基板３０では低濃度不純物領域７ｄが設けられていることにより、ＴＦＴに抵抗成分を付加することになり、液晶表示装置のオフ状態でのリーク電流の増加をより抑制できる。
【００６７】
以下、アクティブマトリクス基板３０の製造方法を説明する。
【００６８】
実施形態１のアクティブマトリクス基板２０で説明した製造方法と同様のプロセスを用いて、ゲート電極９まで作製する。
【００６９】
上記ゲート電極９の形成後、ゲート電極９をマスクとして、リン等の不純物を２×１０１３原子／ｃｍ２、７５Ｋｅｖの条件でＴＦＴ半導体層７に注入する。注入後、ＴＦＴ半導体層７にフォトレジストを形成し、リン等の不純物を３×１０１５原子／ｃｍ２、７５Ｋｅｖの条件で注入する。この工程により、高濃度不純物領域であるソース領域７ａ、ドレイン領域７ｂおよびゲート電極９の下に位置するチャネル領域７ｃを形成する。これにより、チャネル領域７ｃとソース領域７ａとの間、および、チャネル領域７ｃとドレイン領域７ｂとの間の両方に、同時に、低濃度不純物領域７ｄが形成される。
【００７０】
この後、実施形態１のアクティブマトリクス基板２０で説明した製造方法と同様のプロセスを用いて、透明画素電極１８まで形成し、アクティブマトリクス基板３０が作製される。
【００７１】
（実施形態３）
次に、実施形態３のアクティブマトリクス基板４０を説明する。図６は、アクティブマトリクス基板４０の部分断面図である。
【００７２】
アクティブマトリクス基板４０は、石英基板４１が凹部２を有しておらず、石英基板４１上に設けられた絶縁膜（第４絶縁膜４１ａ）に凹部２が設けられている点で、実施形態１のアクティブマトリクス基板２０と異なる。アクティブマトリクス基板４０では、第４絶縁膜４１ａが石英基板５０１上に形成されているため、石英基板４１からの不純物汚染を防ぐことができる。
【００７３】
以下、アクティブマトリクス基板４０の製造方法を説明する。
【００７４】
まず、石英で形成された絶縁基板４１に、膜厚１．３μｍの第４絶縁膜４１ａを成膜する。次に、フォトエッチング技術を用い、第４絶縁膜４１ａに深さ１μｍの凹部２を形成する。実施形態１のアクティブマトリクス基板２０と異なり、本実施形態では絶縁基板４１に凹部２を形成するのではなく、絶縁基板４１上に形成する第４絶縁膜４１ａに凹部２を形成する。
【００７５】
以降、実施形態１のアクティブマトリクス基板２０で説明した製造方法と同様のプロセスを用いて、透明画素電極１８まで形成し、実施形態３のアクティブマトリクス基板４０が作製される。
【００７６】
（実施形態４）
次に、実施形態４のアクティブマトリクス基板５０を説明する。図７は、アクティブマトリクス基板５０の部分断面図である。
【００７７】
アクティブマトリクス基板５０は、石英基板４１が凹部２を有しておらず、石英基板４１上に設けられた更なる絶縁膜（第４絶縁膜４１ａ）に凹部２が設けられている点、および、ＴＦＴ半導体層７のチャネル領域７ｃとソース領域７ａの間、および、チャネル領域７ｃとドレイン領域７ｂとの間の両方に、低濃度不純物領域７ｄが形成されている点で、実施形態１のアクティブマトリクス基板２０と異なる。アクティブマトリクス基板５０は、実施形態１、２および３の組み合わせであり、実施形態１、２および３で説明した効果を同時に得ることができる。
【００７８】
以下、アクティブマトリクス基板５０の製造方法を説明する。
【００７９】
まず、石英で形成された絶縁基板４１に、膜厚１．３μｍの第４絶縁膜４１ａを成膜する。次に、フォトエッチング技術を用い、第４絶縁膜４１ａに深さ１μｍの凹部２を形成する。実施形態１のアクティブマトリクス基板２０と異なり、本実施形態では絶縁基板４１に凹部２を形成するのではなく、絶縁基板４１上に形成する第４絶縁膜４１ａに凹部２を形成する。
【００８０】
以降、実施形態１のアクティブマトリクス基板２０で説明した製造方法と同様のプロセスを用い、下部容量電極３からゲート電極９まで作製する。
【００８１】
ゲート電極９の形成後、ゲート電極９をマスクとして、リン等の不純物を２×１０１３原子／ｃｍ２、７５Ｋｅｖの条件でＴＦＴ半導体層７に注入する。注入後、ＴＦＴ半導体層７にフォトレジストを形成し、リン等の不純物を３×１０１５原子／ｃｍ２、７５Ｋｅｖの条件で注入する。この工程により、高濃度不純物領域であるソース領域７ａ、ドレイン領域７ｂおよびゲート電極９の下に位置するチャネル領域７ｃを形成する。これにより、チャネル領域７ｃとソース領域７ａとの間、および、チャネル領域７ｃとドレイン領域７ｂとの間の両方に、同時に、低濃度不純物領域７ｄが形成される。
【００８２】
この後、実施形態１のアクティブマトリクス基板２０で説明した製造方法と同様のプロセスを用いて透明画素電極１８まで形成し、実施形態４のアクティブマトリクス基板５０が作製される。
【００８３】
（実施形態５）
次に、実施形態５のアクティブマトリクス基板６０を説明する。図８は、アクティブマトリクス基板６０の部分断面図である。
【００８４】
アクティブマトリクス基板６０は、ドレイン電極６７と上部容量電極６５とが容量コンタクトホール６６によって接続されている点、および、容量用配線の一部を下部容量電極６３として作用させている点で実施形態１のアクティブマトリクス基板２０と異なる。容量用配線は、例えば、実施形態１の容量用配線５ａと同様に表示領域全体に格子状に形成される。また、外部から電圧を直接印加できるように形成される。なお、容量用配線は線状に形成されてもよい。
【００８５】
アクティブマトリクス基板６０では、ドレイン電極６７と上部容量電極６５とを接続するため、容量コンタクトホール６６を形成するための領域を確保するために上部容量電極６５の一部を除去する必要がない。従って、上部容量電極６５の面積をより大きくできるので、容量素子１９の容量面積をより大きくして、容量を増加させることができる。
【００８６】
以下、アクティブマトリクス基板６０の製造方法を説明する。
【００８７】
実施形態１のアクティブマトリクス基板２０で説明した製造方法と同様のプロセスを用いて、第２絶縁膜１０まで形成する。第２絶縁膜１０を形成した後、実施形態１と同様に、ソースコンタクトホール１１およびドレインコンタクトホール１２を形成する。
【００８８】
本実施形態では、ドレイン電極６７と上部容量電極６５とを容量コンタクトホール６６で接続するため、上部容量電極６５の所定の領域が露出するように、第２絶縁膜１０、ゲート酸化膜８および第１絶縁膜６に容量コンタクトホール６６を形成する。次に、ドレイン電極６７およびソース電極１４を形成し、ドレイン電極６７と上部容量電極６５とを容量コンタクトホール６６によって接続する。
【００８９】
この後、実施形態１のアクティブマトリクス基板２０で説明した製造方法と同様のプロセスを用いて透明画素電極１８まで形成し、実施形態５のアクティブマトリクス基板６０が作製される。
【００９０】
（実施形態６）
次に、実施形態６のアクティブマトリクス基板７０を説明する。図９は、アクティブマトリクス基板７０の部分断面図である。
【００９１】
アクティブマトリクス基板７０は、ＴＦＴ半導体層７のチャネル領域７ｃとソース領域７ａの間、および、チャネル領域７ｃとドレイン領域７ｂとの間の両方に低濃度不純物領域７ｄが形成されている点、ドレイン電極６７と上部容量電極６５とが容量コンタクトホール６６によって接続されている点、および、容量用配線の一部を下部容量電極６３として作用させている点で実施形態１のアクティブマトリクス基板２０と異なる。容量用配線は、例えば、実施形態１の容量用配線５ａと同様に表示領域全体に格子状に形成される。また、外部から電圧を直接印加できるように形成される。なお、容量用配線は線状に形成されてもよい。
【００９２】
アクティブマトリクス基板７０は、実施形態１、２および５の組み合わせであり、実施形態１、２および５で説明した効果を同時に得ることができる。
【００９３】
以下、アクティブマトリクス基板７０の製造方法を説明する。
【００９４】
実施形態１のアクティブマトリクス基板２０で説明した製造方法と同様のプロセスを用いて、ゲート電極９まで作製する。
【００９５】
上記ゲート電極９の形成後、ゲート電極９をマスクとして、リン等の不純物を２×１０１３原子／ｃｍ２、７５Ｋｅｖの条件でＴＦＴ半導体層７に注入する。注入後、ＴＦＴ半導体層７にフォトレジストを形成し、リン等の不純物を３×１０１５原子／ｃｍ２、７５Ｋｅｖの条件で注入する。この工程により、高濃度不純物領域であるソース領域７ａ、ドレイン領域７ｂおよびゲート電極９の下に位置するチャネル領域７ｃを形成する。これにより、チャネル領域７ｃとソース領域７ａとの間、および、チャネル領域７ｃとドレイン領域７ｂとの間の両方に、同時に、低濃度不純物領域７ｄが形成される。
【００９６】
続いて、実施形態１のアクティブマトリクス基板２０で説明した製造方法と同様のプロセスを用いて、第２絶縁膜１０まで形成する。第２絶縁膜１０を形成した後、実施形態１と同様に、ソースコンタクトホール１１およびドレインコンタクトホール１２を形成する。
【００９７】
本実施形態では、ドレイン電極６７と上部容量電極６５とを容量コンタクトホール６６で接続するため、上部容量電極６５の所定の領域が露出するように、第２絶縁膜１０、ゲート酸化膜８および第１絶縁膜６に容量コンタクトホール６６を形成する。次に、ドレイン電極６７およびソース電極１４を形成し、ドレイン電極６７と上部容量電極６５とを容量コンタクトホール６６によって接続する。
【００９８】
この後、実施形態１のアクティブマトリクス基板２０で説明した製造方法と同様のプロセスを用いて透明画素電極１８まで形成し、アクティブマトリクス基板７０が作製される。
【００９９】
（実施形態７）
次に、実施形態７のアクティブマトリクス基板８０を説明する。図１０は、アクティブマトリクス基板８０の部分断面図である。
【０１００】
アクティブマトリクス基板８０は、石英基板４１が凹部２を有しておらず、石英基板４１上に設けられた更なる絶縁膜（第４絶縁膜４１ａ）に凹部２が設けられている点、および、ドレイン電極６７と上部容量電極６５とが容量コンタクトホール６６によって接続されている点、および、容量用配線の一部を下部容量電極６３として作用させている点で実施形態１のアクティブマトリクス基板２０と異なる。容量用配線は、例えば、実施形態１の容量用配線５ａと同様に表示領域全体に格子状に形成される。また、外部から電圧を直接印加できるように形成される。なお、容量用配線は線状に形成されてもよい。
【０１０１】
アクティブマトリクス基板８０は、実施形態１、３および５の組み合わせであり、実施形態１、３および５で説明した効果を同時に得ることができる。
【０１０２】
アクティブマトリクス基板８０は、実施形態１、３および５で説明した製造方法を組み合わせて作製される。
【０１０３】
（実施形態８）
次に、実施形態８のアクティブマトリクス基板９０を説明する。図１１は、アクティブマトリクス基板９０の部分断面図である。
【０１０４】
アクティブマトリクス基板９０は、ＴＦＴ半導体層７のチャネル領域７ｃとソース領域７ａの間、および、チャネル領域７ｃとドレイン領域７ｂとの間の両方に、低濃度不純物領域７ｄが形成されている点、石英基板４１が凹部２を有しておらず、石英基板４１上に設けられた更なる絶縁膜（第４絶縁膜４１ａ）に凹部２が設けられている点、および、ドレイン電極６７と上部容量電極６５とが容量コンタクトホール６６によって接続されている点、および、容量用配線の一部を下部容量電極６３として作用させている点で実施形態１のアクティブマトリクス基板２０と異なる。容量用配線は、例えば、実施形態１の容量用配線５ａと同様に表示領域全体に格子状に形成される。また、外部から電圧を直接印加できるように形成される。なお、容量用配線は線状に形成されてもよい。
【０１０５】
アクティブマトリクス基板８０は、実施形態１、２、３および５の組み合わせであり、実施形態１、２、３および５で説明した効果を同時に得ることができる。
【０１０６】
アクティブマトリクス基板８０は、実施形態１、２、３および５で説明した製造方法を組み合わせて作製される。
【０１０７】
【発明の効果】
本発明により、表示品位を低下させないで、画素開口率を向上できるアクティブマトリクス基板が提供される。本発明のアクティブマトリクス基板を用いることにより、表示品質の高い表示装置を構成できる。
【図面の簡単な説明】
【図１】本発明の実施形態１のアクティブマトリクス基板の模式的な断面図であり、図２（ａ）および（ｂ）のＡ―Ａ’に対応する。
【図２】（ａ）および（ｂ）は、実施形態１のアクティブマトリクス基板の模式的な平面図である。
【図３】（ａ  ）〜（ｄ）は、実施形態１のアクティブマトリクス基板の製造方法を説明するための図である。
【図４】（ａ）および（ｂ）は、実施形態１のアクティブマトリクス基板の製造方法を説明するための図である。
【図５】実施形態２のアクティブマトリクス基板の断面図である。
【図６】実施形態３のアクティブマトリクス基板の断面図である。
【図７】実施形態４のアクティブマトリクス基板の断面図である。
【図８】実施形態５のアクティブマトリクス基板の断面図である。
【図９】実施形態６のアクティブマトリクス基板の断面図である。
【図１０】実施形態７のアクティブマトリクス基板の断面図である。
【図１１】実施形態８のアクティブマトリクス基板の断面図である。
【図１２】従来のアクティブマトリクス基板の断面図であり、図１３のＢ―Ｂ’に対応している。
【図１３】従来のアクティブマトリクス基板の部分平面図である。
【符号の説明】
１  基板
１ａ  上面
２  凹部
２ａ  底面
２ｂ  側面
３  下部容量電極
４  容量誘電膜
５  上部容量電極
５ａ  容量用配線
６  第１絶縁膜
７  ＴＦＴ半導体層
７ａ  ソース領域
７ｂ  ドレイン領域
７ｃ  チャネル領域
８  ゲート酸化膜
９  ゲート電極
１０  第２絶縁膜
１１  ソースコンタクトホール
１２  ドレインコンタクトホール
１３  容量コンタクトホール
１４  ソース電極
１５  ドレイン電極
１６  第３絶縁膜
１７  画素コンタクトホール
１８  透明画素電極
１９  容量素子
２０  アクティブマトリクス基板
３０  アクティブマトリクス基板
４０  アクティブマトリクス基板
４１  石英基板
４１ａ  第４絶縁膜
５０  アクティブマトリクス基板
６０  アクティブマトリクス基板
６３  下部容量電極
６５  上部容量電極
６６  容量コンタクトホール
６７  ドレイン電極
７０  アクティブマトリクス基板
８０  アクティブマトリクス基板
９０  アクティブマトリクス基板
１１０１  石英基板
１１０３  下部容量電極
１１０３ａ  下部遮光膜
１１０５  上部容量電極
１１０６  第１絶縁膜
１１０７  ＴＦＴ半導体層
１１０７ａ  ソース領域
１１０７ｂ  ドレイン領域
１１０７ｃ  チャネル領域
１１０８  ゲート酸化膜
１１０９  ゲート電極
１１１０  第２絶縁膜
１１１１  ソースコンタクトホール
１１１２  ドレインコンタクトホール
１１１４  ソース電極
１１１５  ドレイン電極
１１１６  第３絶縁膜
１１１７  画素コンタクトホール
１１１８  透明画素電極
１２００  アクティブマトリクス基板
【図１】
2004325627.tif 000003
【図２】
2004325627.tif 000004
【図３】
2004325627.tif 000005
【図４】
2004325627.tif 000006
【図５】
2004325627.tif 000007
【図６】
2004325627.tif 000008
【図７】
2004325627.tif 000009
【図８】
2004325627.tif 000010
【図９】
2004325627.tif 000011
【図１０】
2004325627.tif 000012
【図１１】
2004325627.tif 000013
【図１２】
2004325627.tif 000014
【図１３】
2004325627.tif 000015