(57)【要約】【課題】容易にテストを行い得る半導体集積回路を提供する。【解決手段】信号を転送するシステムバス２を分割した複数の分割ステージ２ａ１〜２ａ４、２ｂ１〜２ｂ４と、複数の分割ステージ２ａ１〜２ａ４、２ｂ１〜２ｂ４を直列に接続するステージ素子３ａ１〜３ａ３、３ｂ１〜３ｂ３と、互いに異なる分割ステージ２ａ１〜２ａ４、２ｂ１〜２ｂ４に接続された複数の機能モジュール１ａ〜１ｃとを有する。ステージ素子３ａ１〜３ａ３、３ｂ１〜３ｂ３は、入力側の分割ステージ２ａ１〜２ａ３、２ｂ２〜２ｂ４から転送された信号をクロック信号Ｃｋに同期して出力側の分割ステージ２ａ２〜２ａ４、２ｂ１〜２ｂ３へ転送する分割モード及び入力側の分割ステージ２ａ１〜２ａ３、２ｂ２〜２ｂ４から転送された信号を随時に出力側の分割ステージ２ａ２〜２ａ４、２ｂ１〜２ｂ３へ転送するスルーモードにて動作する。【選択図】      図２
2004325340.tif 000002
【特許請求の範囲】
【請求項１】
信号を転送するシステムバスを分割した複数の分割ステージと、
前記複数の分割ステージを直列に接続し、入力側の前記分割ステージから転送された信号をクロック信号に同期して出力側の前記分割ステージへ転送する分割モード及び前記入力側の分割ステージから転送された信号を随時に前記出力側の分割ステージへ転送するスルーモードにて動作するステージ素子と、
互いに異なる前記分割ステージに接続された複数の機能モジュール
とを有することを特徴とする半導体集積回路。
【請求項２】
前記分割モードにおいて前記ステージ素子へ前記クロック信号を供給し、前記スルーモードにおいて前記ステージ素子への前記クロック信号の供給を停止するクロック伝播回路を更に有することを特徴とする請求項１記載の半導体集積回路。
【請求項３】
前記複数の機能モジュールは、それぞれ同等の機能を有することを特徴とする請求項１又は２記載の半導体集積回路。
【請求項４】
前記機能モジュールは、データを格納する機能を有するメモリであることを特徴とする請求項３記載の半導体集積回路。
【請求項５】
前記ステージ素子は、前記入力側の分割ステージから転送された信号を保持する記憶回路を有することを特徴とする請求項１乃至４何れか１項記載の半導体集積回路。
【請求項６】
前記記憶回路は、前記クロック信号に同期して前記信号を取り込み及び保持するフリップフロップ回路であることを特徴とする請求項５記載の半導体集積回路。
【請求項７】
前記ステージ素子は、前記入力側の分割ステージに接続された第１の入力端子と、前記フリップフロップ回路を介して前記入力側の分割ステージに接続された第２の入力端子と、前記出力側の分割ステージに接続された出力端子と、前記第１の入力端子又は第２の入力端子と前記出力端子との接続を切り換えるスルー信号が入力される切換端子とを備えるセレクタを更に有し、
前記セレクタは、前記分割モードにおいて前記第２の入力端子と前記出力端子とを接続し、前記スルーモードにおいて前記第１の入力端子と前記出力端子とを接続することを特徴とする請求項６記載の半導体集積回路。
【請求項８】
前記ステージ素子は、前記分割モードにおいて前記クロック信号に同期したパルス信号を生成し、前記スルーモードにおいて前記パルス信号の生成を停止すると共に前記記憶回路を前記信号がスルーするような状態に保持するパルス生成回路を更に有し、前記フリップフロップ回路は、前記パルス信号に同期して前記信号を取り込み及び保持することを特徴とする請求項６記載の半導体集積回路。
【請求項９】
前記ステージ素子は、前記分割モードにおいて前記フリップフロップ回路へ前記クロック信号を供給し、前記スルーモードにおいて前記フリップフロップ回路への前記クロック信号の供給を停止すると共に前記記憶回路を前記信号がスルーするような状態に保持するクロック制御回路を更に有することを特徴とする請求項６記載の半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体集積回路に係り、特に半導体集積回路のテスト容易化設計技術に係る。
【０００２】
【従来の技術】
半導体集積回路の機能テスト方法として、スキャンを用いたテスト方法、組み込み自己テスト（ＢＩＳＴ）回路を用いたテスト方法などの他に、半導体チップ外部から直接データを与え、或いはデータを読み出すテスト方法が知られている。特に、メモリを含む半導体デバイスの機能テストは、多量のデータの書き込み及び読み出しが必要となる。例えば、マイクロプロセッサに搭載されているキャッシュメモリ等のリフレッシュ動作を必要としない随時書き込み読み出しメモリ（スタティックＲＡＭ）或いはリフレッシュ動作を必要とする随時書き込み読み出しメモリ（ダイナミックＲＡＭ）特にインベデッドＤＲＡＭなどの直接機能テスト（ＤＦＴ）がある。
【０００３】
直接機能テストにおいて多量のデータを容易に書き込み及び読み出すために、通常動作時にシステムバスとなる内部バスとは別に直接機能テスト専用のデータバス（直接機能テスト用バス）を設ける第１の方法が考えられる。しかし、第１の方法では、配線リソース及びバッファの消費が問題となる。そこで、通常動作時にシステムバスとなる内部バスを直接機能テスト用バスとして兼用する第２の方法が用いられている。一般的に、システムバスは通常動作時においてデータを高速に転送するために複数の分割ステージに分割され、データはクロック信号に同期して分割ステージ間を伝播する（例えば、特許文献１参照。）。
【０００４】
【特許文献１】
特開平９−２１８７３４号公報（第１図、段落［００１２］−［００３２］）
【０００５】
【発明が解決しようとする課題】
したがって、直接機能テストの対象となる複数の機能モジュールが互いに異なる分割ステージに接続されている場合、半導体チップ外部に配置されたテスタ（外部テスタ）は、各機能モジュールが接続されている分割ステージの違いを考慮してテストしなければならず、テストパターンの複雑化を招き、テスト効率が低下する。特に、複数の機能モジュールが、例えば同一機能を有するメモリである等、同一の機能を有する場合、外部テスタは、各機能モジュールに対して分割ステージの違いを考慮して異なるシーケンスでテストしなければならず、テスト効率が著しく低下する。
【０００６】
本発明はこのような従来技術の問題点を解決するために成されたものであり、その目的は、容易にテストを行い得る半導体集積回路を提供することである。
【０００７】
【課題を解決するための手段】
上記目的を達成するため、本発明の特徴は、信号を転送するシステムバスを分割した複数の分割ステージと、複数の分割ステージを直列に接続し、入力側の分割ステージから転送された信号をクロック信号に同期して出力側の分割ステージへ転送する分割モード及び入力側の分割ステージから転送された信号を随時に出力側の分割ステージへ転送するスルーモードにて動作するステージ素子と、互いに異なる分割ステージに接続された複数の機能モジュールとを有する半導体集積回路であることを要旨とする。
【０００８】
【発明の実施の形態】
以下図面を参照して、本発明の実施の形態を説明する。図面の記載において同一あるいは類似の部分には同一あるいは類似な符号を付している。
【０００９】
図１に示すように、本発明の実施の形態に係る半導体集積回路は、半導体チップ８と、半導体集積回路の主要な機能を実現する為の複数の機能モジュール（第１乃至第３の機能モジュール）１ａ〜１ｃと、第１乃至第３の機能モジュール１ａ〜１ｃに接続されたバスブロック１１と、バスブロック１１に接続されたＩ／Ｏバッファ７と、バスブロック１１に接続された制御部９と、クロック信号Ｃｋを生成するフェイズ−ロックド・ループ回路（ＰＬＬ回路）１０とを有する。クロック信号Ｃｋは、第１乃至第３の機能モジュール１ａ〜１ｃ及び制御部９へ供給される。制御部９は、クロック信号Ｃｋをバスブロック１１へ転送するクロック伝播回路４を有する。Ｉ／Ｏバッファ７及びバスブロック１１は、第１乃至第３の機能モジュール１ａ〜１ｃと半導体チップ８外部との間での信号の送受信を行う。制御部９は、半導体集積回路の通常動作及びテスト動作を制御する為のスルー信号Ｔｓをバスブロック１１へ供給する。
【００１０】
図２は、図１に示した半導体集積回路のうち、第１乃至第３の機能モジュール１ａ〜１ｃ、バスブロック１１、Ｉ／Ｏバッファ７及びクロック伝播回路４を示すブロック図である。バスブロック１１は、信号を転送するシステムバス２を分割した複数の分割ステージ２ａ１〜２ａ４、２ｂ１〜２ｂ４と、複数の分割ステージ２ａ１〜２ａ４、２ｂ１〜２ｂ４を直列に接続するステージ素子３ａ１〜３ａ３、３ｂ１〜３ｂ３と、ＭＵＸ１２ａ１、１２ａ２、１２ｂ１、１２ｂ２、１２ｃ１、１２ｃ２とを有する。クロック伝播回路４は、スルー信号Ｔｓが供給されるインバータ回路５と、インバータ回路５の出力信号とクロック信号Ｃｋが供給される論理和回路（ＡＮＤ回路）６とを有する。システムバス２は、入力システムバス２ａと出力システムバス２ｂとを有する。入力システムバス２ａは、ステージ素子３ａ１〜３ａ３によって分割ステージ２ａ１〜２ａ４に分割されている。出力システムバス２ｂは、ステージ素子３ｂ１〜３ｂ３によって分割ステージ２ｂ１〜２ｂ４に分割されている。
【００１１】
第１の機能モジュール１ａは、ＭＵＸ１２ａ１、１２ｃ１を介して分割ステージ２ａ２に接続され、ＭＵＸ１２ｂ１、１２ｃ１を介して分割ステージ２ｂ２に接続されている。第２の機能モジュール１ｂは、ＭＵＸ１２ａ２、１２ｃ２を介して分割ステージ２ａ３に接続され、ＭＵＸ１２ｂ２、１２ｃ２を介して分割ステージ２ｂ３に接続されている。第３の機能モジュール１ｂは、分割ステージ２ａ４、２ｂ４に接続されている。即ち、第１乃至第３の機能モジュール１ａ〜１ｃは、互いに異なる分割ステージ２ａ１〜２ａ４、２ｂ１〜２ｂ４に接続されている。ＡＮＤ回路６の出力は、ステージ素子３ａ１〜３ａ３、３ｂ１〜３ｂ３に接続されている。Ｉ／Ｏバッファ７は、分割ステージ２ａ１、２ｂ１に接続されている。クロック信号Ｃｋは、第１乃至第３の機能モジュール１ａ〜１ｃに供給されている。ＡＮＤ回路６の出力信号及びスルー信号Ｔｓは、ステージ素子３ａ１〜３ａ３、３ｂ１〜３ｂ３にそれぞれ供給されている。第１乃至第３の機能モジュール１ａ〜１ｃは、例えばデータを格納する機能を有するメモリ等、それぞれ同等の機能を有する。
【００１２】
図３に示すように、ステージ素子３ａ１は、入力側の分割ステージ２ａ１に接続された記憶回路３１と、記憶回路３１及び出力側の分割ステージ２ａ２に接続されたセレクタ３８と、記憶回路３１へクロック信号Ｃｋを供給するクロック供給回路３５とを有する。
【００１３】
記憶回路３１は、入力側の分割ステージ２ａ１に接続されたインバータ回路５１と、インバータ回路５１の出力に接続された第１のラッチ回路５２及びインバータ回路５４と、インバータ回路５４の出力に接続された第２のラッチ回路５３とを有するフリップフロップ回路である。セレクタ３８は、インバータ回路５４の出力に接続されている。
【００１４】
セレクタ３８は、入力側の分割ステージ２ａ１に直接接続された第１の入力端子Ｉｎ１と、記憶回路３１を介して入力側の分割ステージ２ａ１に接続された第２の入力端子Ｉｎ０と、出力側の分割ステージ２ａ２に接続された出力端子Ｏｔと、第１の入力端子Ｉｎ１又は第２の入力端子Ｉｎ０と出力端子Ｏｔとの接続を切り換えるスルー信号Ｔｓが入力される切換端子Ｓｔとを備える。第２の入力端子Ｉｎ０は、インバータ回路５４の出力に接続されている。
【００１５】
クロック供給回路３５は、クロック信号Ｃｋが供給されるインバータ回路６６と、インバータ回路６６の出力に接続されたインバータ回路６７とを有する。クロック供給回路３５は、インバータ回路６６の出力からクロック信号Ｃｋと逆相のクロック信号を生成し、インバータ回路６７の出力からクロック信号Ｃｋと同相のクロック信号を生成する。クロック供給回路３５が生成する同相及び逆相のクロック信号は、記憶回路３１へそれぞれ供給する。具体的には、逆相のクロック信号は、インバータ回路５４、５５に供給され、同相のクロック信号は、インバータ回路５１、５６にそれぞれ供給される。
【００１６】
なお、図２に示した他のステージ素子３ａ２、３ａ３、３ｂ１〜３ｂ３は、図３に示したステージ素子３ａ１と同様な回路構成を有する。
【００１７】
次に、図１乃至図３に示した半導体集積回路の動作を説明する。
【００１８】
図１の制御部９がスルー信号Ｔｓの論理値を「０（ｄｉｓａｂｌｅ）」に設定することにより、図２のクロック伝播回路４は、クロック信号Ｃｋをステージ素子３ａ１〜３ａ３、３ｂ１〜３ｂ３にそれぞれ転送する。また、スルー信号Ｔｓの論理値を０に設定することにより、図３に示したセレクタ３８は第２の入力端子３Ｉｎ０と出力端子Ｏｔとを接続する。これにより、入力側の分割ステージ２ａ１と出力側の分割ステージ２ａ２は、記憶回路３１を介して接続される。即ち、ステージ素子３ａ１は「分割モード」に設定される。同様にして、図２の他のステージ素子３ａ２、３ａ３、３ｂ１〜３ｂ３も分割モードに設定される。
【００１９】
クロック信号Ｃｋの論理値が１の時、図３のインバータ回路５１が開き、インバータ回路５４、５５が閉じる。よって、インバータ回路５１は、入力側の分割ステージ２ａ１から転送された信号の反転値を第１のラッチ回路５２及びインバータ回路５４へ転送する。一方、クロック信号Ｃｋの論理値が０の時、インバータ回路５１、５６が閉じ、インバータ回路５４、５５が開く。よって、第１のラッチ回路５２は入力側の分割ステージ２ａ１から転送された信号の反転値を保持し、インバータ回路５４は入力側の分割ステージ２ａ１から転送された信号の反転値を更に反転させて、入力側の分割ステージ２ａ１から転送された信号の論理値を第２のラッチ回路５３及びセレクタ３８へ転送する。そして、セレクタ３８は、インバータ回路５４から転送された信号を出力側の分割ステージ２ａ２へ転送する。
【００２０】
このように、記憶回路３１は、入力側の分割ステージ２ａ１から転送された信号の論理値及び反転値をクロック信号Ｃｋに同期して取り込み及び保持する。したがって、ステージ素子３ａ１は、分割モードにおいて、入力側の分割ステージ２ａ１から転送された信号をクロック信号Ｃｋに同期して出力側の分割ステージ２ａ２へ転送する。同様にして、図２に示した他のステージ素子３ａ２、３ａ３、３ｂ１〜３ｂ３も、入力側の分割ステージ２ａ２、２ａ３、２ｂ２〜２ａ４から転送された信号をクロック信号Ｃｋに同期して出力側の分割ステージ２ａ３、２ａ４、２ｂ１〜２ａ３へそれぞれ転送する。換言すれば、スルー信号Ｔｓの論理値が０に設定されているとき、ステージ素子３ａ１〜３ａ３、３ｂ１〜３ｂ３は、システムバス２を分割するフリップフロップ回路として機能する。したがって、半導体集積回路は、通常の動作を行うことができる、即ち、システムバス２を高速に動作させることができる。具体的には、システムバス２が図１の半導体チップ８内に長距離に渡り配置されている場合、ステージ素子３ａ１〜３ａ３、３ｂ１〜３ｂ３でシステムバス２を分割することで、半導体集積回路は要求される動作周波数を満たすことができる。
【００２１】
一方、図１の制御部９がスルー信号Ｔｓの論理値を「１（ｅｎａｂｌｅ）」に設定することにより、図２のクロック伝播回路４は、ステージ素子３ａ１〜３ａ３、３ｂ１〜３ｂ３にクロック信号Ｃｋを転送せずに、論理値０の信号を供給し続ける。また、スルー信号Ｔｓの論理値を１に設定することにより、図３のセレクタ３８は第１の入力端子Ｉｎ１と出力端子Ｏｔとを接続し、入力側の分割ステージ２ａ１及び出力側の分割ステージ２ａ２は、記憶回路３１を介することなく直接接続される。即ち、ステージ素子３ａ１は「スルーモード」に設定される。同様にして、図２の他のステージ素子３ａ２、３ａ３、３ｂ１〜３ｂ３もスルーモードに設定される。スルーモードにおいて、ステージ素子３ａ１〜３ａ３、３ｂ１〜３ｂ３は、システムバス２を分割するフリップフロップ回路として機能しない。よって、入力側の分割ステージ２ａ１〜２ａ３、２ｂ２〜２ａ４から転送された信号は、そのまま出力側の分割ステージ２ａ２〜２ａ４、２ｂ１〜２ａ３へ転送される。換言すれば、ステージ素子３ａ１〜３ａ３、３ｂ１〜３ｂ３は、スルーモードにおいて、入力側の分割ステージ２ａ１〜２ａ３、２ｂ２〜２ａ４から転送された信号を随時に出力側の分割ステージ２ａ２〜２ａ４、２ｂ１〜２ａ３へ転送する。
【００２２】
次に、図１のバスブロック１１を介した第１乃至第３の機能モジュール１ａ〜１ｃへのデータ転送について説明する。
【００２３】
分割モードにおいて半導体集積回路は通常の動作を行う。通常動作時において、２周期分のクロック信号Ｃｋを図２のステージ素子３ａ１へ供給することにより、Ｉ／Ｏバッファ７から第１の機能モジュール１ａにデータが転送される。即ち、Ｉ／Ｏバッファ７から第１の機能モジュール１ａにデータを転送する場合には、２クロックサイクルが必要となる。逆に、第１の機能モジュール１ａからＩ／Ｏバッファ７にデータを転送する場合にも、２クロックサイクルが必要となる。Ｉ／Ｏバッファ７から第２の機能モジュール１ｂにデータを転送する場合、第２の機能モジュール１ｂからＩ／Ｏバッファ７にデータを転送する場合には、通過するステージ素子３ａ２、３ｂ２が１つづつ増え、３クロックサイクルがそれぞれ必要となる。同様に、Ｉ／Ｏバッファ７から第３の機能モジュール１ｃにデータを転送する場合、第３の機能モジュール１ｃからＩ／Ｏバッファ７にデータを転送する場合には、通過するステージ素子３ａ３、３ｂ３が更に１つ増え、４クロックサイクルがそれぞれ必要となる。
【００２４】
一方、図１の半導体装置にＩ／Ｏバッファ７を介して外部テスタを接続することにより、半導体集積回路の直接機能テストが実施される。分割モードにおいて第１乃至第３の機能モジュール１ａ〜１ｃをテストする場合を考える。第１の機能モジュール１ａへのアクセスには往復４クロックサイクル、第２の機能モジュール１ｂへのアクセスには往復６クロックサイクル、第３の機能モジュール１ｃへのアクセスには往復８クロックサイクルのオーバーヘッドがそれぞれ必要となる。即ち、第１乃至第３の機能モジュール１ａ〜１ｃが接続されている分割ステージ２ａ１〜２ａ３、２ｂ２〜２ａ４が互いに異なる為、第１乃至第３の機能モジュール１ａ〜１ｃへのアクセスに必要なオーバーヘッドも互いに異なる。したがって、第１乃至第３の機能モジュール１ａ〜１ｃが全く同じ機能を有し、テスト内容も同じであっても、第１乃至第３の機能モジュール１ａ〜１ｃに対するテストパターンは、オーバーヘッドのタイミングを考慮して各々別に作成する必要がある。
【００２５】
そこで、外部テスタを用いて半導体集積回路の直接機能テストを実施する場合、スルー信号Ｔｓの論理値を１（ｅｎａｂｌｅ）に設定し、ステージ素子３ａ１〜３ａ３、３ｂ１〜３ｂ３を、入力側の分割ステージ２ａ１〜２ａ３、２ｂ２〜２ａ４から転送された信号を随時に出力側の分割ステージ２ａ２〜２ａ４、２ｂ１〜２ａ３へ転送するスルーモードにて動作させる。スルーモードにおいて、ステージ素子３ａ１〜３ａ３、３ｂ１〜３ｂ３は、入力側の分割ステージ２ａ１〜２ａ３、２ｂ２〜２ａ４を出力側の分割ステージ２ａ２〜２ａ４、２ｂ１〜２ａ３に直接接続し、入力システムバス２ａ及び出力システムバス２ｂは、複数のステージに分割されない１本の内部バスをそれぞれ形成する。よって、スルーモードにおいてＩ／Ｏバッファ７から第１乃至第３の機能モジュール１ａ〜１ｃにデータを転送する場合には、１システムクロックが必要となる。逆に、第１乃至第３の機能モジュール１ａ〜１ｃからＩ／Ｏバッファ７にデータを転送する場合にも、１システムクロックが必要となる。即ち、接続されている分割ステージ２ａ１〜２ａ４、２ｂ１〜２ａ４が互いに異なる総ての機能モジュール１ａ〜１ｃへＩ／Ｏバッファ７から１クロックサイクルでデータを転送することができ、総ての機能モジュール１ａ〜１ｃからＩ／Ｏバッファ７へ１クロックサイクルでデータを転送することができる。したがって、第１乃至第３の機能モジュール１ａ〜１ｃが接続されている分割ステージ２ａ１〜２ａ４、２ｂ１〜２ａ４が互いに異なっていても、第１乃至第３の機能モジュール１ａ〜１ｃへのアクセスに必要なオーバーヘッドは同じになる。よって、第１乃至第３の機能モジュール１ａ〜１ｃに対するテストパターンは、オーバーヘッドのタイミングを考慮することなく作成することができる。特に、第１乃至第３の機能モジュール１ａ〜１ｃが全く同じ機能を有し、テスト内容も同じであれば、第１乃至第３の機能モジュール１ａ〜１ｃに対するテストパターンは、同じものとなる。換言すれば、外部テスタは、第１乃至第３の機能モジュール１ａ〜１ｃを全く等価に見ることができ、テストのハンドリングを簡略化することができる。具体的には、外部テスタは、ほぼ同じテストパターンを用いて、直接機能テストを行うことができる。
【００２６】
また、分割モードにおいては、例えば第３の機能モジュール１ｃへのアクセスには４システムクロックが必要であった。しかし、スルーモードにおいては、１システムクロックで第３の機能モジュール１ｃへアクセスできる。したがって、スルーモードでの動作周波数は、分割モードでの動作周波数に対して、少なくとも１／４以下となる。なお、通常動作での動作周波数においてテストを行う際は、スルーモードではなく、スルー信号の論理値を０（ｄｉｓａｂｌｅ）に設定して、ステージ素子３ａ１〜３ａ３、３ｂ１〜３ｂ３のステージ分割機能を生かしてテストを行う。
【００２７】
更に、ステージ素子３ａ１〜３ａ３、３ｂ１〜３ｂ３は、スルーモードにおいてフリップフロップ回路としての機能を停止しているため、ステージ素子３ａ１〜３ａ３、３ｂ１〜３ｂ３へクロック信号Ｃｋを供給する必要がない。よって、クロック伝播回路４はステージ素子３ａ１〜３ａ３、３ｂ１〜３ｂ３へクロック信号Ｃｋの転送を停止し、半導体集積回路の消費電力を抑えることができる。なお、近年の半導体チップは高集積化、高動作周波数化が進み、リーク電流が増加したため、消費電流が大きくなっている。半導体チップの消費電流は、通常動作時に限らず、半導体チップの量産テスト時においても、削減すべきである。なぜなら、テスト動作時における消費電流の増加は、一度にテストできるチップ個数を制限する要因となる場合があるからである。そこで、並列テストを行えるチップ個数の上限がチップ１個あたりの消費電流で決まる場合、テスト時には、スルーモードとなるステージ素子３ａ１〜３ａ３、３ｂ１〜３ｂ３へのクロック供給を停止することで、テスト時の消費電流を下げ、並列にテストを行える個数の上限を緩和することができる。
【００２８】
（第１の変形例）
本発明の実施の形態の第１の変形例として、図３に示したステージ素子３ａ１の変形例を示す。
【００２９】
図４（ａ）に示すように、第１の変形例に係るステージ素子１３ａ１は、入力側の分割ステージ２ａ１に接続された記憶回路３２と、記憶回路３２及び出力側の分割ステージ２ａ２に接続されたインバータ回路３９と、記憶回路３２に接続されたパルス生成回路３６とを有する。記憶回路３２は、入力側の分割ステージ２ａ１に接続されたインバータ回路５７と、インバータ回路５７の出力に接続されたラッチ回路５８とを有するフリップフロップ回路である。インバータ回路５７の出力はインバータ回路３９の入力に接続されている。
【００３０】
図４（ｂ）に示すように、パルス生成回路３６は、直列に接続された奇数段、例えば３段のインバータ回路からなる反転遅延回路６８と、クロック信号Ｃｋが遅延回路６８を介して供給される第１の入力端子とクロック信号Ｃｋが直接供給される第２の入力端子を有するＮＡＮＤ回路７０と、スルー信号Ｔｓが供給されるインバータ回路６９と、ＮＡＮＤ回路７０の出力及びインバータ回路６９の出力に接続されたＮＡＮＤ回路７１と、ＮＡＮＤ回路７１の出力に接続されたインバータ回路７２とを有する。
【００３１】
なお、図２に示した他のステージ素子３ａ２、３ａ３、３ｂ１〜３ｂ３は、図４（ａ）及び図４（ｂ）に示したステージ素子１３ａ１と同様な回路構成を有する。
【００３２】
次に、図４（ａ）及び図４（ｂ）に示したステージ素子１３ａ１の動作を説明する。
【００３３】
図４（ｂ）の反転遅延回路６８は、クロック信号Ｃｋに対して逆相のクロック信号を遅延して生成する。よって、ＮＡＮＤ回路７０には、クロック信号Ｃｋ及び反転遅延されたクロック信号Ｃｋが供給され、クロック信号Ｃｋに同期したパスル信号を生成する。例えば、パスル信号は、クロック信号Ｃｋの立ち上がりと同時に立ち上がり、クロック信号Ｃｋの１／２周期よりも短いパルス幅で立ち下がる。
【００３４】
スルー信号Ｔｓの論理値が０である時、ＮＡＮＤ回路７１には、ＮＡＮＤ回路７０からのパルス信号及びインバータ回路６９からの論理値１の信号がそれぞれ供給される。よって、ＮＡＮＤ回路７１は、ＮＡＮＤ回路７０が生成するパルス信号に対して逆相のクロックパルス信号ＣＫＰＢを生成する。そして、インバータ回路７２は、ＮＡＮＤ回路７０が生成するパルス信号に対して同相のクロックパルス信号ＣＫＰを生成する。このように、分割モードにおいて、図４（ａ）のパルス生成回路３６は、クロックパルス信号ＣＫＰ、ＣＫＰＢを生成し、インバータ回路５７、５９へ供給する。クロックパルス信号ＣＫＰ、ＣＫＰＢの論理値が（１、０）である時、インバータ回路５７が開き、インバータ回路５９が閉じる。よって、インバータ回路５７は、入力側の分割ステージ２ａ１から転送された信号の反転値をラッチ回路５８及びインバータ回路３９へ転送する。そして、インバータ回路３９は、信号の反転値を更に反転させて、入力側の分割ステージ２ａ１から転送された信号の論理値を出力側の分割ステージ２ａ２へ転送する。一方、クロック信号ＣＫＰ、ＣＫＰＢの論理値が（０、１）である時、ラッチ回路５８は、入力側の分割ステージ２ａ１から転送された信号の反転値を保持する。
【００３５】
このように、分割モードにおいて、記憶回路３２は、入力側の分割ステージ２ａ１から転送された信号の反転値をクロックパルス信号ＣＫＰ、ＣＫＰＢに同期して取り込み及び保持するパルスフリップフロップ回路として機能する。即ち、パルスフリップフロップ回路は、クロックパスル信号ＣＫＰが立ち上がっている期間だけ信号を取り込み、立ち下がるとその信号を保持する。したがって、ステージ素子１３ａ１は、分割モードにおいて、入力側の分割ステージ２ａ１から転送された信号をクロック信号Ｃｋに同期して出力側の分割ステージ２ａ２へ転送する。同様にして、図２に示した他のステージ素子３ａ２、３ａ３、３ｂ１〜３ｂ３も、入力側の分割ステージ２ａ２、２ａ３、２ｂ２〜２ａ４から転送された信号をクロック信号Ｃｋに同期して出力側の分割ステージ２ａ３、２ａ４、２ｂ１〜２ａ３へそれぞれ転送する。
【００３６】
一方、スルー信号Ｔｓの論理値が１である時、ＮＡＮＤ回路７１には、ＮＡＮＤ回路６６からクロックパルス信号が、インバータ回路６９から論理値０の信号がそれぞれ供給され、ＮＡＮＤ回路７１は、論理値０の信号を生成し続ける。したがって、パルス生成回路３６は、クロックパルス信号ＣＫＰの替わりに論理値１の信号を、クロックパルス信号ＣＫＰＢの替わりに論理値０の信号をそれぞれ生成し続ける。したがって、インバータ回路５７は開いた状態、インバータ回路５７は閉じた状態をそれぞれ維持し、記憶回路３２は、入力側の分割ステージ２ａ１から転送された信号を随時に出力側の分割ステージ２ａ２へ転送する。
【００３７】
以上説明したように、パルス生成回路３６が、クロックパスル信号ＣＫＰが常に立ち上がった状態にする論理を取り入れることで、記憶回路３２を常に通過するスルーモードを設けることができる。パルス生成回路３６を用いることで、図２に示したセレクタ３８が省略される。セレクタ３８は、機能テストのために付加されているため、通常動作においてはシステムバス２のデータ通過速度を遅延させる原因となる。一方、図４（ａ）及び図４（ｂ）のステージ素子１３ａ１において、パルス生成回路３６にテスト用の論理ゲート（ＮＡＮＤ回路）７１を加えても、データ通過速度の遅延を増やすことがない。また、１つのパルス生成回路３６を複数の記憶回路３２で共用すれば、テストのための論理追加による回路面積の増加も抑えることができる。
【００３８】
（第２の変形例）
本発明の実施の形態の第２の変形例として、図３に示したステージ素子３ａ１の変形例を示す。
【００３９】
図５に示すように、第２の変形例に係るステージ素子２３ａ１は、入力側の分割ステージ２ａ１に接続された記憶回路３３と、記憶回路３３及び出力側の分割ステージ２ａ２に接続されたバッファ回路４０と、記憶回路３３に接続されたクロック制御回路３７とを有する。
【００４０】
記憶回路３３は、入力側の分割ステージ２ａ１に接続されたインバータ回路６０と、インバータ回路６０の出力に接続された第１のラッチ回路６１及びインバータ回路６３と、インバータ回路６３の出力に接続された第２のラッチ回路６４とを有するフリップフロップ回路である。バッファ回路４０は、インバータ回路６３の出力に接続されている。
【００４１】
クロック制御回路３７は、クロック信号Ｃｋが供給されるインバータ回路７７と、スルー信号Ｔｓが供給されるインバータ回路７８と、クロック信号Ｃｋが供給されるＮＯＲ回路７４及びＮＡＮＤ回路７５と、インバータ回路７７の出力に接続されたＮＡＮＤ回路７３及びＮＯＲ回路７６とを有する。ＮＡＮＤ回路７３は、クロック信号ＣＫ０をインバータ回路６０へ供給する。ＮＯＲ回路７７は、クロック信号ＣＫ１をインバータ回路６２へ供給する。ＮＡＮＤ回路７５は、クロック信号ＣＫ２をインバータ回路６３へ供給する。ＮＯＲ回路７６は、クロック信号ＣＫ３をインバータ回路６５へ供給する。
【００４２】
なお、図２に示した他のステージ素子３ａ２、３ａ３、３ｂ１〜３ｂ３は、図５に示したステージ素子２３ａ１と同様な回路構成を有する。
【００４３】
次に、図５に示したステージ素子２３ａ１の動作を説明する。
【００４４】
図１の制御部９がスルー信号Ｔｓの論理値を０に設定することにより、図５に示したＮＯＲ回路７４、７６に論理値０の信号が供給され、ＮＡＮＤ回路７３、７５には論理値１の信号が供給される。クロック信号Ｃｋの論理値が（１、０）の時、ＮＯＲ回路７４及びＮＡＮＤ回路７５に論理値（１、０）の信号が供給され、ＮＡＮＤ回路７３及びＮＯＲ回路７６に論理値（０、１）の信号が供給される。したがって、クロック信号ＣＫ０の論理値は（１、０）となり、クロック信号ＣＫ１の論理値は（０、１）となり、クロック信号ＣＫ２の論理値は（０、１）となり、クロック信号ＣＫ３の論理値は（１、０）となる。即ち、クロック信号ＣＫ０、ＣＫ３は、クロック信号Ｃｋと同相の信号となり、クロック信号ＣＫ１、ＣＫ２は、クロック信号Ｃｋと逆相の信号となる。クロック信号Ｃｋの論理値が１の時、インバータ回路６０が開き、インバータ回路６２、６３が閉じる。一方、クロック信号Ｃｋの論理値が０の時、インバータ回路６０、６５が閉じ、インバータ回路６２、６３が開く。したがって、ステージ素子２３ａ１は、入力側の分割ステージ２ａ１から転送された信号をクロック信号Ｃｋに同期して出力側の分割ステージ２ａ２へ転送する。即ち、記憶回路３３は、フリップフロップ回路として機能し、ステージ素子２３ａ１は分割モードに設定される。
【００４５】
一方、図１の制御部９がスルー信号Ｔｓの論理値を１に設定することにより、図５に示したＮＯＲ回路７４、７６に論理値１の信号が供給され、ＮＡＮＤ回路７３、７５には論理値０の信号が供給される。したがって、クロック信号Ｃｋの論理値が（１、０）の時、クロック信号ＣＫ０の論理値は（１、１）となり、クロック信号ＣＫ１の論理値は（０、０）となり、クロック信号ＣＫ２の論理値は（１、１）となり、クロック信号ＣＫ３の論理値は（０、０）となる。即ち、クロック信号ＣＫ０、ＣＫ２は、クロック信号Ｃｋに係らず論理値１の信号となり、クロック信号ＣＫ１、ＣＫ３は、クロック信号Ｃｋに係らず論理値０の信号となる。インバータ回路６０、６３は開いた状態を保持し、インバータ回路６２、６５は閉じた状態を保持する。したがって、ステージ素子２３ａ１は、入力側の分割ステージ２ａ１から転送された信号をクロック信号Ｃｋに随時に出力側の分割ステージ２ａ２へ転送する。即ち、記憶回路３３は、フリップフロップ回路として機能せず、ステージ素子２３ａ１はスルーモードに設定される。
【００４６】
以上説明したように、クロック制御回路３７が、クロック信号ＣＫ０、ＣＫ２が常に立ち上がった状態にする論理を取り入れることで、ステージ素子２３ａ１をスルーモードに設定することができる。クロック制御回路３７を用いることで、図２に示したセレクタ３８が省略される。図５のステージ素子１３ａ１に、クロック制御回路３７を加えても、データ通過速度の遅延を増やすことがない。また、１つのクロック制御回路３７を複数の記憶回路３３で共用すれば、テストのための論理追加による回路面積の増加も抑えることができる。
【００４７】
上記のように、本発明は、１つの実施の形態及び第１及び第２の変形例によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。即ち、本発明はここでは記載していない様々な実施の形態等を包含するということを理解すべきである。したがって、本発明はこの開示から妥当な特許請求の範囲に係る発明特定事項によってのみ限定されるものである。
【００４８】
【発明の効果】
以上説明したように、本発明によれば、容易にテストを行い得る半導体集積回路を提供することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係る半導体集積回路を示すブロック図である。
【図２】図１に示した半導体集積回路のうち、第１乃至第３の機能モジュール、バスブロック、Ｉ／Ｏバッファ及びクロック伝播回路を示すブロック図である。
【図３】図２に示したステージ素子の一例を示す回路図である。
【図４】図４（ａ）は、第１の変形例に係るステージ素子を示す回路図である。図４（ｂ）は、図４（ａ）に示したパルス生成回路を示す回路図である。
【図５】第２の変形例に係るステージ素子を示す回路図である。
【符号の説明】
１ａ    第１の機能モジュール
１ｂ    第２の機能モジュール
１ｃ    第３の機能モジュール
２    システムバス
２ａ    入力システムバス
２ｂ    出力システムバス
２ａ１〜２ａ４、２ｂ１〜２ｂ４    分割ステージ
３ａ１〜２ａ３、３ｂ１〜３ｂ３、１３ａ１、２３ａ１    ステージ素子
４    クロック伝播回路
５、３９、５１、５４〜５７、５９、６０、６２、６３、６５〜６７、６９、７２、７７、７８    インバータ回路
６    ＡＮＤ回路
７    Ｉ／Ｏバッファ
８    半導体チップ
９    制御部
１０    ＰＬＬ回路
１１    バスブロック
１２ａ１、１２ａ２、１２ｂ１、１２ｂ２、１２ｃ１、１２ｃ２    ＭＵＸ
３１〜３３    記憶回路
３５    クロック供給回路
３６    パルス生成回路
３７    クロック制御回路
３８    セレクタ
４０    バッファ回路
５２、６１    第１のラッチ回路
５３、６４    第２のラッチ回路
５８    ラッチ回路
６８    反転遅延回路
７０、７１、７３、７５    ＮＡＮＤ回路
７４、７６    ＮＯＲ回路
Ｃｋ、ＣＫ０〜ＣＫ３    クロック信号
ＣＫＰ、ＣＫＰＢ    クロックパルス信号
Ｔｓ    スルー信号
Ｉｎ１    第１の入力端子
Ｉｎ０    第２の入力端子
Ｏｔ    出力端子
Ｓｔ    切換端子
【図１】
2004325340.tif 000003
【図２】
2004325340.tif 000004
【図３】
2004325340.tif 000005
【図４】
2004325340.tif 000006
【図５】
2004325340.tif 000007