(57)【要約】    【課題】  レベルシフト回路により生じるジッタ成分を低減する。    【解決手段】  ロジック回路１０からの出力信号ｄ１は、ＤＳエンコーダ２２によってデータ信号Ｄａｔａ１とストローブ信号Ｓｔｂ１とに符号化される。データ信号Ｄａｔａ１，ストローブ信号Ｓｔｂ１は、レベルシフト回路２３，２４によって振幅レベルが変換されて、データ信号Ｄａｔａ１ａ，ストローブ信号Ｓｔｂ１ａとして、フリップフロップ２６，２７に供給される。データ信号Ｄａｔａ１，ストローブ信号Ｓｔｂ１は、フリップフロップ２６，２７によって、クロック信号ＣＬＫ１ａの立ち上がりエッジに応答してラッチされ、レベルシフト回路２３，２４までに発生したジッタ成分が除去されてドライバ回路２８，２９に出力される。ドライバー回路２８，２９から差動信号線４２，４１へ出力され、端子ＴＰＢ，ＮＴＰＢ，ＴＰＡ，ＮＴＰＡから外部へ出力される。【選択図】  図１
2004208321.tif 000002
【特許請求の範囲】
【請求項１】
外部からの入力信号の振幅を増幅する第１の増幅回路と、
前記第１の増幅回路からの出力信号の振幅を増幅する第２の増幅回路と、
前記第１の増幅回路と前記第２の増幅回路との間に設けられ、前記第１の増幅回路からの出力信号の振幅レベルを所定のレベルにクランプするクランプ回路とを備え、
前記入力信号は、その振幅が３００ｍＶ以下であり、その中心電位は電源電圧レベルと接地電圧レベルとの間の電位でありかつ時系列的にレベルが変化する
ことを特徴とする半導体集積回路装置のデータ入出力部。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体集積回路装置およびそのデータ入出力部に関し、さらに詳しくは、レベルシフト回路を有する半導体集積回路装置に関する。
【背景技術】
【０００２】
近年、映像情報機器のデジタル化により、機器間のデータ送受信においてもデジタル伝送が使用されつつある。家庭においてもＤＶＣ（Ｄｉｇｉｔａｌ  Ｖｉｄｅｏ  Ｃａｍｅｒａ）とＰＣ（Ｐｅｒｓｏｎａｌ  Ｃｏｍｐｕｔｅｒ）の接続等でＩＥＥＥ１３９４規格が採用され、ホームネットワークの規格として標準化されている。２００Ｍｂｐｓ伝送のＩＥＥＥ１３９４．１９９５がすでに規格化され、また、４００ＭｂｐｓのＩＥＥＥ１３９４．ａが近々規格化される予定である。上記規格は、ＩＥＥＥ  Ｐ１３９４．１９９５  Ｄｒａｆｔ８．４、および、ＩＥＥＥ  Ｐ１３９４ａ  Ｄｒａｆｔ３．１にそれぞれ記載されており、この規格を遵守するＬＳＩの開発が各社で行われている。現状では、ＩＥＥＥ１３９４は、ＭＡＸで４００Ｍｂｐｓという非常に高速なデータ伝送を実現する規格である。しかし、この高速データ伝送のために、ジッタ（ｊｉｔｔｅｒ）やスキュー（ｓｋｅｗ）に関する制限が非常に厳しい。この制限を満足させるために、各回路ごとに個別にジッタ、スキューを低減する対策が施されてきた。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
０．２５μｍ世代のＬＳＩでは、データ入出力回路からＬＳＩ外部へ入出力される信号の電圧レベルと、ＬＳＩ内部のロジック部での信号の電圧レベルとが異なる仕様となっている。そのため、レベルシフト回路を設ける必要がある。ところが、レベルシフト回路は、図１４，１５に示すように、回路構成上、非常に大きなジッタ成分を有している。すなわち、電圧変換する２つの電圧のレベル（ＶＤＤＨ，ＶＤＤＬ）は全く相関なく変化するため、電圧を変換する際に、入力された信号の立ち上がりエッジ、立ち下がりエッジの各々が大きくずれてしまう。例えば、ＴＹＰ条件に対して、立ち上がりエッジが大きく遅延し、かつ、立ち下がりエッジが前にでるというような現象が発生する。このとき、ＩＥＥＥ１３９４のように信号の立ち上がり部、立ち下がり部がそれぞれデータとして使用されている伝送方式の場合には、データ伝送に耐えられない幅にまでデータ幅が減少してしまうという問題が発生する。
【０００４】
この発明は、以上のような問題を解決するためになされたものであり、その目的は、ジッタ成分を低減することができる半導体集積回路装置を提供することである。
【課題を解決するための手段】
【０００５】
この発明の１つの局面に従うと、半導体集積回路装置は、ロジック回路部と、第１のレベルシフト回路と、フリップフロップ回路とを備える。
【０００６】
ロジック回路部は、第１の電圧レベルの第１の電源電圧と、第１の接地電圧とを受け、第１の電圧レベルの振幅の出力信号を発生する。第１のレベルシフト回路は、ロジック回路部からの出力信号の振幅を第２の電圧レベルの振幅に変換する。フリップフロップ回路は、第２の電圧レベルの第２の電源電圧と、第２の接地電圧とを受け、所定のクロック信号に応答してレベルシフト回路からの出力信号をラッチし、当該ラッチした出力信号を所定のクロック信号に応答して出力する。
【０００７】
フリップフロップ回路を設けない場合には、第１のレベルシフト回路までに生じたジッタを含んだ出力信号がそのまま外部へ出力される。しかし、上記半導体集積回路装置においては、第１のレベルシフト回路からの出力に含まれるジッタ成分がフリップフロップ回路によって低減される。これにより、大きなデータウインドウを確保することができ、高速動作を実現できる。
【０００８】
好ましくは、上記半導体集積回路装置はさらに、クロック信号発生回路と、第２のレベルシフト回路とを備える。クロック信号発生回路は、第１の電源電圧と第１の接地電圧とを受け、第１の電圧レベルの振幅を有する第１のクロック信号を発生する。第２のレベルシフト回路は、クロック信号発生回路からの第１のクロック信号の振幅を第２の電圧レベルの振幅に変換してフリップフロップ回路へ供給する。上記フリップフロップ回路は、第２のレベルシフト回路からのクロック信号の立上がりまたは立ち下がりのいずれか一方のエッジに応答する。
【０００９】
好ましくは、上記ロジック回路部は、クロック信号発生回路からの第１のクロック信号に応答して動作する。また、上記クロック信号発生回路からの第１のクロック信号は、ロジック回路部からの出力信号の周波数の２倍の周波数を有する。
【００１０】
第２のレベルシフト回路によるジッタ成分の増加量は、第２のレベルシフト回路からのクロック信号の立ち上がり部と立ち下がり部とで異なる。しかし、上記半導体集積回路装置においては、フリップフロップ回路は、第２のレベルシフト回路からのクロック信号の立上がりまたは立ち下がりのいずれか一方のエッジに応答する。したがって、応答するほうのエッジだけをみると、第２のレベルシフト回路における電源電圧の変動等の影響によって、すべてのエッジが同じ方向にずれている。これにより、第２のレベルシフト回路によるジッタ成分を除去することができる。
【００１１】
好ましくは、上記フリップフロップ回路は、クロック信号が停止するテストモード時には、第１のレベルシフト回路からの出力信号を外部へ出力する。
【００１２】
上記半導体集積回路装置においては、テストモード時にあらためてフリップフロップ回路にクロック信号を供給する必要がない。
【００１３】
好ましくは、上記フリップフロップ回路は、第１のラッチ回路と、タイミング調整回路と、第２のラッチ回路と、第３のラッチ回路とを含む。
【００１４】
第１のラッチ回路は、第２のレベルシフト回路からのクロック信号に応答して、第１のレベルシフト回路からの出力信号をラッチする。タイミング調整回路は、第１のラッチ回路からの出力信号および第１のラッチ回路からの出力信号の反転信号を受け、当該出力信号および反転信号を第２のレベルシフト回路からのクロック信号に応答して出力する。第２のラッチ回路は、第２のレベルシフト回路からのクロック信号の反転信号に応答して、タイミング調整回路からの出力信号をラッチする。第３のラッチ回路は、第２のレベルシフト回路からのクロック信号の反転信号に応答して、タイミング調整回路からの反転信号をラッチする。
【００１５】
上記半導体集積回路装置においては、第１のラッチ回路からの出力信号と第１のラッチ回路からの出力信号の反転信号とが、同じタイミングでそれぞれ第２のラッチ回路、第３のラッチ回路に供給される。
【００１６】
好ましくは、上記フリップフロップ回路はさらに、インバータと、遅延補償回路と、出力切換回路とを含む。
【００１７】
インバータは、第１のレベルシフト回路からの出力信号を反転する。遅延補償回路は、第１のレベルシフト回路からの出力信号を所定時間だけ遅延させる。出力切換回路は、ノーマルモード時には、第２のラッチ回路からの出力信号および第３のラッチ回路からの出力信号を外部へ出力する一方、第１のクロック信号が停止するテストモード時には、遅延補償回路からの出力信号およびインバータからの出力信号を外部へ出力する。
【００１８】
上記半導体集積回路装置においては、テストモード時にあらためて第１から第３のラッチ回路にクロック信号を供給する必要がない。また、遅延補償回路を設けたため、テストモード時に、遅延補償回路からの出力信号とインバータからの出力信号とが同じタイミングで出力切換回路から出力される。
【００１９】
好ましくは、上記第２のラッチ回路および第３のラッチ回路はともに、インバータと、クロックドインバータとを含む。
【００２０】
インバータは、タイミング調整回路からの信号を反転する。クロックドインバータは、第２のレベルシフト回路からのクロック信号の反転信号に応答して、上記インバータからの出力を反転して上記インバータの入力に供給する。
【００２１】
上記半導体集積回路装置においては、第２のラッチ回路および第３のラッチ回路から、同じタイミングで、タイミング調整回路からの出力信号および反転信号が出力される。これにより、フリップフロップ回路におけるジッタの発生を抑制することができる。この結果、データ入出力の経路にフリップフロップ回路を設けてもほとんどジッタを増加させない。
【００２２】
また、第２のラッチ回路および第３のラッチ回路からの出力信号による相補信号間にタイミングのずれが存在する場合には、この相補信号を受けるドライバ回路を設けたときにドライバ回路の出力にジッタ（データ不定期間）が生じる。上記半導体集積回路装置においては、第２のラッチ回路および第３のラッチ回路から、同じタイミングで、信号が出力される。したがって、上述のようなジッタの発生を防ぐことができる。
【００２３】
好ましくは、上記フリップフロップ回路はさらに、リセット回路を含む。リセット回路は、活性のリセット信号を受けて第２のレベルシフト回路からのクロック信号を活性にし、かつ、第２のレベルシフト回路からのクロック信号の反転信号を不活性にする。上記第１のラッチ回路は、活性のリセット信号を受けて第１の論理レベルの信号を出力する。
【００２４】
通常、フリップフロップ回路をリセットする場合には、初段のラッチ回路と２段目のラッチ回路との双方に活性のリセット信号を供給する。仮に、上記フリップフロップ回路において、第１から第３のラッチ回路のすべてに活性のリセット信号を供給するとした場合には、第２のラッチ回路の入力から出力までの回路構成と第３のラッチ回路の入力から出力までの回路構成とを異なるものとしなければならなくなる。これにより、第２のラッチ回路からの出力信号と第３のラッチ回路からの出力信号との相補信号間でタイミングのずれが生じてしまう。そこで、上記半導体集積回路装置においては、第２および第３のラッチ回路には活性のリセット信号を供給せずに、クロックドインバータに供給される反転信号を不活性にすることにより、フリップフロップ回路のリセットを実現している。これにより、第２のラッチ回路の入力から出力までの回路構成と第３のラッチ回路の入力から出力までの回路構成とを同じにすることができる。この結果、第２のラッチ回路からの出力信号と第３のラッチ回路からの出力信号との相補信号間でタイミングのずれが生じるのを防ぐことができる。
【００２５】
好ましくは、上記第１のレベルシフト回路は、第１のインバータと、第１のＰチャネルＭＯＳトランジスタと、第１のＮチャネルＭＯＳトランジスタと、第２のＰチャネルＭＯＳトランジスタと、第２のＮチャネルＭＯＳトランジスタとを含む。
【００２６】
第１のインバータは、第１の電源電圧を受ける第１の電源ノードと第１の接地電圧を受ける第１の接地ノードとの間に接続される。第１のＰチャネルＭＯＳトランジスタは、第２の電源電圧を受ける第２の電源ノードと第１の接地ノードとの間に接続される。第１のＮチャネルＭＯＳトランジスタは、第１のＰチャネルＭＯＳトランジスタのドレインと第１の接地ノードとの間に接続され、第１のインバータの出力をゲートに受ける。第２のＰチャネルＭＯＳトランジスタは、ソースが第２の電源ノードに接続され、ドレインが第１のＰチャネルＭＯＳトランジスタのゲートに接続され、第１のＰチャネルＭＯＳトランジスタと第１のＮチャネルＭＯＳトランジスタとの相互接続ノードの電圧をゲートに受ける。第２のＮチャネルＭＯＳトランジスタは、第２のＰチャネルＭＯＳトランジスタのドレインと第１の接地ノードとの間に接続され、第１のインバータの入力をゲートに受ける。
【００２７】
通常、半導体集積回路装置において電源電圧が２系統存在する場合には、接地電圧も別々に２系統設けられる。そして、第１の電源電圧を受ける回路には第１の接地電圧が供給され、第２の電源電圧を受ける回路には第２の接地電圧が供給される。仮に、上記第１のレベルシフト回路において第１および第２のＮチャネルＭＯＳトランジスタを第２の接地ノードに接続した場合には、非常に不安定な状態となり、レベル変換時の誤動作やジッタの増加を引き起こすことになる。これは、第１の接地電圧と第２の接地電圧とで直流的に見たレベルが同一であっても、接続されている回路ブロックによって、交流的に見ると全く異なるレベルになるためである。例えば、第１の接地ノードに接続されている回路ブロックがデジタル回路ブロックであり、第２の接地ノードに接続されている回路ブロックがアナログ回路や入出力回路であるような場合である。
【００２８】
しかし、上記半導体集積回路装置においては、第１のインバータと、第１および第２のＮチャネルＭＯＳトランジスタとを第１の接地ノードに共通に接続している。これにより、第１のレベルシフト回路において発生するジッタ量を低減することができる。また、レベル変換時の誤動作を抑制することもできる。
【００２９】
この発明のもう１つの局面に従うと、半導体集積回路装置のデータ入出力部は、第１の増幅回路と、第２の増幅回路と、クランプ回路とを備える。
【００３０】
第１の増幅回路は、外部からの入力信号の振幅を増幅する。第２の増幅回路は、第１の増幅回路からの出力信号の振幅を増幅する。クランプ回路は、第１の増幅回路と第２の増幅回路との間に設けられ、第１の増幅回路からの出力信号の振幅レベルを所定のレベルにクランプする。上記入力信号は、その振幅が３００ｍＶ以下であり、その中心電位は電源電圧レベルと接地電圧レベルとの間の電位でありかつ時系列的にレベルが変化する。
【００３１】
上記半導体集積回路のデータ入出力部では、第１および第２の増幅器による多段構成としているため、外部からの入力信号が、振幅レベルの非常に小さい（３００ｍＶ以下）信号であっても高速で増幅することができる。
【００３２】
また、仮に、上記クランプ回路を設けない場合には、外部から同じデータが連続して入力されたときに、第１の増幅回路の出力信号の振幅が大きく振れてしまう。したがって、その後に上記データの反転データが入力されたときに、第１の増幅回路がこの反転データを増幅する速度が遅くなり、反転データのデータ幅が狭くなってしまう。このデータ幅の差によるジッタ成分が生じる。しかし、上記半導体集積回路のデータ入出力部では、クランプ回路を設けたため、第１の増幅回路からの信号の振幅レベルが所定のレベルにクランプされる。これにより、データ幅の差によるジッタ成分の発生を抑制することができる。この結果、高速な増幅動作を実現できる。
【発明の効果】
【００３３】
この発明による半導体集積回路装置は、フリップフロップ回路を設けたため、第１のレベルシフト回路からの出力に含まれるジッタ成分を低減することができる。これにより、大きなデータウインドウを確保することができ、動作マージンを大きくとることができる。したがって、プロセスばらつきや、電源電圧の変動による特性変動に関しても非常に強い回路を設計することができる。また、高速動作のＬＳＩ設計を容易に行うことができ、設計期間を短縮することができる。
【００３４】
また、フリップフロップ回路は、第２のレベルシフト回路からのクロック信号の立上がりまたは立ち下がりのいずれか一方のエッジに応答し、クロック信号発生回路からの第１のクロック信号は、ロジック回路部からの出力信号の周波数の２倍の周波数を有するため、第２のレベルシフト回路によるジッタ成分を除去することができる。
【００３５】
また、フリップフロップ回路は、クロック信号が停止するテストモード時には、第１のレベルシフト回路からの出力信号を外部へ出力するため、テストモード時にあらためてフリップフロップ回路にクロック信号を供給する必要がない。
【００３６】
また、フリップフロップ回路は、タイミング調整回路を含むため、第１のラッチ回路からの出力信号と第１のラッチ回路からの出力信号の反転信号とが、同じタイミングでそれぞれ第２のラッチ回路、第３のラッチ回路に供給される。
【００３７】
また、フリップフロップ回路は、遅延補償回路を設けたため、テストモード時に、遅延補償回路からの出力信号とインバータからの出力信号とが同じタイミングで出力切換回路から出力される。
【００３８】
また、第２のラッチ回路および第３のラッチ回路はともに、インバータと、クロックドインバータとを含むため、フリップフロップ回路におけるジッタの発生を抑制することができる。この結果、データ入出力の経路にフリップフロップ回路を設けてもほとんどジッタを増加させない。
【００３９】
また、第２および第３のラッチ回路には活性のリセット信号を供給せず、クロックドインバータに供給される反転信号を不活性にするため、第２のラッチ回路からの出力信号と第３のラッチ回路からの出力信号との相補信号間でタイミングのずれが生じるのを防ぐことができる。
【００４０】
また、第１のレベルシフト回路では、第１のインバータと、第１および第２のＮチャネルＭＯＳトランジスタとを第１の接地ノードに共通に接続しているため、第１のレベルシフト回路において発生するジッタ量を低減することができる。
【００４１】
この発明による半導体集積回路装置のデータ入出力部では、第１および第２の増幅器による多段構成としているため、外部からの入力信号が、振幅レベルの非常に小さい（３００ｍＶ以下）信号であっても高速で増幅することができる。
【００４２】
また、クランプ回路を設けたため、データ幅の差によるジッタ成分の発生を抑制することができる。この結果、高速な増幅動作を実現できる。
【発明を実施するための最良の形態】
【００４３】
以下、この発明の実施の形態について図面を参照しつつ説明する。なお、図中同一または相当部分には同一符号を付し、その説明は繰り返さない。
【００４４】
図１は、この発明の実施の形態による半導体集積回路装置（ＩＥＥＥ１３９４物理層）の全体構成を示すブロック図である。
【００４５】
図１に示す半導体集積回路装置には、２系統の電源電圧ＶＤＤＬ，ＶＤＤＨが存在する。電源電圧ＶＤＤＬは２．５Ｖであり、電源電圧ＶＤＤＨは３．３Ｖである。また、この半導体集積回路装置は、ロジック回路部１０と、データ出力部２０と、データ入力部３０と、差動信号線４１，４２とを備える。ロジック回路部１０、データ出力部２０、データ入力部３０、および差動信号線４１，４２は、同一チップ１上に配置される。
【００４６】
ロジック回路部１０は、電源電圧ＶＤＤＬと接地電圧ＶＳＳＬとを受け、ＰＬＬ回路２１からのクロック信号ＣＬＫ１に応答して動作し、出力信号ｄ１をデータ出力部２０へ出力し、データ入力部３０からの入力信号ｄ２を受ける。出力信号ｄ１および入力信号ｄ２は、２．５Ｖの振幅レベルを有する。
【００４７】
データ出力部２０は、ＰＬＬ回路２１と、ＤＳエンコーダ２２と、レベルシフト回路２３−２５と、フリップフロップ２６，２７と、ドライバ回路２８，２９とを含む。
【００４８】
ＰＬＬ回路２１は、電源電圧ＶＤＤＬと接地電圧ＶＳＳＬとを受け、クロック信号ＣＬＫ１を発生する。クロック信号ＣＬＫ１は、２．５Ｖ（ＶＤＤＬ）の振幅レベルおよび４００ＭＨｚの周波数を有する。
【００４９】
ＤＳエンコーダ２２は、電源電圧ＶＤＤＬと接地電圧ＶＳＳＬとを受け、ロジック回路部１０からの出力信号ｄ１を、データ信号Ｄａｔａ１とストローブ信号Ｓｔｂ１とに符号化する。ＤＳエンコーダ２２は、ＩＥＥＥ１３９４の物理層において規格化されているＤＳ方式（符号化方式）によるデータ伝送を実現する回路である。データ信号Ｄａｔａ１およびストローブ信号Ｓｔｂ１は、２．５Ｖ（ＶＤＤＬ）の振幅レベルを有する。
【００５０】
レベルシフト回路２３は、ＤＳエンコーダ２２からのデータ信号Ｄａｔａ１の振幅レベルを、３．３Ｖ（ＶＤＤＨ）の振幅レベルに変換する。レベルシフト回路２４は、ＤＳエンコーダ２２からのストローブ信号Ｓｔｂ１の振幅レベルを、３．３Ｖ（ＶＤＤＨ）の振幅レベルに変換する。レベルシフト回路２５は、ＰＬＬ回路２１からのクロック信号ＣＬＫ１の振幅レベルを、３．３Ｖ（ＶＤＤＨ）の振幅レベルに変換する。
【００５１】
フリップフロップ２６は、電源電圧ＶＤＤＨおよび接地電圧ＶＳＳＨを受け、レベルシフト回路２５からのクロック信号ＣＬＫ１ａの立ち上がりエッジに応答してレベルシフト回路２３からのデータ信号Ｄａｔａ１ａをラッチし、相補信号として出力する。フリップフロップ２７は、電源電圧ＶＤＤＨおよび接地電圧ＶＳＳＨを受け、レベルシフト回路２５からのクロック信号ＣＬＫ１ａの立ち上がりエッジに応答してレベルシフト回路２４からのストローブ信号Ｓｔｂ１ａをラッチし、相補信号として出力する。
【００５２】
ドライバ回路２８は、電源電圧ＶＤＤＨおよび接地電圧ＶＳＳＨを受け、フリップフロップ２６からの相補の出力データ信号を差動信号線４２へ出力する。ドライバ回路２９は、電源電圧ＶＤＤＨおよび接地電圧ＶＳＳＨを受け、フリップフロップ２７からの相補の出力ストローブ信号を差動信号線４１へ出力する。
【００５３】
データ入力部３０は、レシーバ回路３１，３２と、レベルシフト回路３３，３４と、ＤＳデコーダ３５と、フリップフロップ３６とを含む。
【００５４】
レシーバ回路３１は、電源電圧ＶＤＤＨおよび接地電圧ＶＳＳＨを受け、端子ＴＰＡ，ＮＴＰＡからの相補の入力データ信号を増幅して、データ信号Ｄａｔａ２として出力する。レシーバ回路３２は、電源電圧ＶＤＤＨおよび接地電圧ＶＳＳＨを受け、端子ＴＰＢ，ＮＴＰＢからの相補の入力ストローブ信号を増幅して、ストローブ信号Ｓｔｂ２として出力する。
【００５５】
レベルシフト回路３３は、レシーバ回路３１からのデータ信号Ｄａｔａ２の振幅レベルを、２．５Ｖ（ＶＤＤＬ）の振幅レベルに変換する。レベルシフト回路３４は、レシーバ回路３２からのストローブ信号Ｓｔｂ２の振幅レベルを、２．５Ｖ（ＶＤＤＬ）の振幅レベルに変換する。
【００５６】
ＤＳデコーダ３５は、電源電圧ＶＤＤＬおよび接地電圧ＶＳＳＬを受け、レベルシフト回路３３，３４からのデータ信号Ｄａｔａ２ａおよびストローブ信号Ｓｔｂ２ａを、入力信号ｄ２ａに複合化する。また、ＤＳデコーダ３５は、データ信号Ｄａｔａ２ａとストローブ信号Ｓｔｂ２ａとの排他的論理和を取ることによってクロック信号ＣＬＫ２を生成する。クロック信号ＣＬＫ２は、２００ＭＨｚの周波数を有する。この周波数は、データ信号Ｄａｔａ２ａおよびストローブ信号Ｓｔｂ２ａの周波数に等しい。ＤＳデコーダ３５は、ＩＥＥＥ１３９４の物理層において規格化されているＤＳ方式（符号化方式）によるデータ伝送を実現する回路である。
【００５７】
フリップフロップ３６は、電源電圧ＶＤＤＬおよび接地電圧ＶＳＳＬを受け、ＤＳデコーダ３５からのクロック信号ＣＬＫ２に応答して、ＤＳデコーダ３５からの入力信号ｄ２ａをラッチし、入力信号ｄ２として出力する。
【００５８】
差動信号線４１は、ドライバ回路２９からの相補の出力ストローブ信号を端子ＴＰＡ，ＮＴＰＡに伝送し、端子ＴＰＡ，ＮＴＰＡからの相補の入力データ信号をレシーバ回路３１に伝送する。差動信号線４２は、ドライバ回路２８からの相補の出力データ信号を端子ＴＰＢ，ＮＴＰＢに伝送し、端子ＴＰＢ，ＮＴＰＢからの入力ストローブ信号をレシーバ回路３２に伝送する。
【００５９】
端子ＴＰＡ，ＮＴＰＡは、第１のツイストペア信号線（図示せず）に接続される。端子ＴＰＢ，ＮＴＰＢは、第２のツイストペア信号線（図示せず）に接続される。第１のツイストペア信号線と第２のツイストペア信号線とで１本のケーブルＣａｂｌｅを構成する。
【００６０】
次に、以上のように構成された半導体集積回路装置の動作について、（１）データ信号を外部へ出力する場合と、（２）外部からのデータ信号を入力する場合とに分けて説明する。
【００６１】
（１）データ信号を外部へ出力する場合
ロジック回路１０からの出力信号ｄ１は、ＤＳエンコーダ２２によってデータ信号Ｄａｔａ１とストローブ信号Ｓｔｂ１とに符号化される。データ信号Ｄａｔａ１およびストローブ信号Ｓｔｂ１は、それぞれレベルシフト回路２３，２４によって振幅レベルが変換されて、データ信号Ｄａｔａ１ａおよびストローブ信号Ｓｔｂ１ａとして、それぞれフリップフロップ２６，２７に供給される。
【００６２】
データ信号Ｄａｔａ１およびストローブ信号Ｓｔｂ１は、それぞれフリップフロップ２６，２７によって、クロック信号ＣＬＫ１ａの立ち上がりエッジに応答してラッチされ、レベルシフト回路２３，２４までに発生したジッタ成分が除去されてドライバ回路２８，２９に出力される。そして、ドライバー回路２８，２９から差動信号線４２，４１へ出力され、さらに、端子ＴＰＢ，ＮＴＰＢ，ＴＰＡ，ＮＴＰＡから外部へ出力される。
【００６３】
ここで、レベルシフト回路２５は、レベルシフト回路２３，２４と同じ回路構成である。しかし、レベルシフト回路２５を介しても、クロック信号ＣＬＫ１ａの周期に関するジッタ成分の増加はない。以下、図２を参照してこの理由を説明する。データ信号Ｄａｔａ１ａおよびストローブ信号Ｓｔｂ１ａは、立ち上がりエッジおよび立ち下がりエッジの双方のエッジが有効である。よって、立ち上がり方向と立ち下がり方向とで、レベルシフト回路２３，２４から受けるジッタの増加が異なる。これに対して、フリップフロップ２６，２７は、クロック信号ＣＬＫ１ａの立ち上がりエッジのみを有効としてデータ信号Ｄａｔａ１ａ、ストローブ信号Ｓｔｂ１ａをラッチする。このため、クロック信号ＣＬＫ１ａの有効とされるエッジのずれは常に同じ方向となる。したがって、クロック信号ＣＬＫ１ａでは、レベルシフト回路２５によるジッタ成分の増加はなく、ＰＬＬ回路２１でのジッタ成分が残るだけになる。
【００６４】
なお、フリップフロップ２６，２７を設けずに、レベルシフト回路２３，２４からのデータ信号Ｄａｔａ１およびストローブ信号Ｓｔｂ１を直接外部へ出力する場合には、レベルシフト回路２３，２４までに発生したジッタ成分を除去することができない。レベルシフト回路２３，２４により生じるジッタ成分は、最大で５００ｐｓ以上になる。これでは、ＩＥＥＥ１３９４の送信側の規格である４００ｐｓを満たすことができない。
【００６５】
また、ここでは、フリップフロップ２６，２７は、クロック信号ＣＬＫ１ａの立ち上がりエッジのみを有効としてデータ信号Ｄａｔａ１ａ、ストローブ信号Ｓｔｂ１ａをラッチするが、クロック信号ＣＬＫ１ａの立ち下がりエッジのみを有効としてデータ信号Ｄａｔａ１ａ、ストローブ信号Ｓｔｂ１ａをラッチしてもよい。
【００６６】
（２）外部からのデータ信号を入力する場合
外部から端子ＴＰＡ，ＮＴＰＡに入力されたデータ信号は、レシーバ回路３１へ供給される。外部から端子ＴＰＢ，ＮＴＰＢに入力されたストローブ信号は、レシーバ回路３２へ供給される。レシーバ回路３１，３２からのデータ信号Ｄａｔａ２およびストローブ信号Ｓｔｂ２は、それぞれレベルシフト回路３３，３４によって振幅レベルが３．３Ｖ（ＶＤＤＨ）から２．５Ｖ（ＶＤＤＬ）に変換されて、データ信号Ｄａｔａ２ａおよびストローブ信号Ｓｔｂ２ａとしてＤＳデコーダ３５に供給される。データ信号Ｄａｔａ２ａおよびストローブ信号Ｓｔｂ２ａはＤＳデコーダ３５によって入力信号ｄ２ａに複合化されてフリップフロップ３６に供給される。フリップフロップ３６からの出力が入力信号ｄ２としてロジック回路部１０に入力される。
【００６７】
データ入力部３０では、レシーバ回路３１，３２においてジッタ成分を低減している。
【００６８】
図３は、図１に示すレシーバ回路３１，３２の概略構成を示すブロック図である。レシーバ回路３１，３２は、増幅回路３０１，３０３，３０４と、クランプ回路３０２とを備える。
【００６９】
増幅回路３０１は、入力信号ＩＮを増幅する。クランプ回路３０２は、増幅回路３０１からの出力信号の振幅を所定のレベルにクランプする。増幅回路３０３は、増幅回路３０１の出力信号を増幅する。増幅回路３０４は、増幅回路３０３の出力信号を増幅する。
【００７０】
レシーバ回路３１，３２では、多段構成（３０１，３０３，３０４）を採用しているため、振幅レベルが非常に小さい（３００ｍＶ以下）信号ＩＮを高速で増幅することができる。また、初段の増幅回路３０１は僅かな入力レベルの信号ＩＮを増幅するため、クランプ回路２２を設けて必要以上に出力の振幅が広がらないようにしている。クランプ回路３０２を設けていない場合には、図４に示すように、同じデータが連続して入力された場合（ａ）に、初段の増幅回路３０１の出力の振幅が大きく振れる。このため、その後に入力された反転データを増幅する速度が遅くなり、データ幅Ｌ３が通常のデータ幅Ｌ１に比べて非常に狭くなってしまう。そして、この入力データの差によるジッタ成分によりレシーバ回路は４００ＭＨｚのデータ入力が全くできなくなってしまう。クランプ回路３０２を設けた場合には、ジッタは最大でも３００ｐｓとなり、トータルでもデータ入力におけるスペックを満足することが可能になる。
【００７１】
次に、図１に示したフリップフロップ２６，２７、レベルシフト回路２３−２５，３３，３４について、さらに詳しく説明する。
【００７２】
図５は、図１に示したフリップフロップ２６，２７の構成を示すブロック図である。フリップフロップ２６，２７は、ラッチ回路ＬＣ１−ＬＣ３と、リセット回路５０と、タイミング調整回路６０と、遅延補償回路７０と、出力切換回路８０と、インバータ９１，９３−９５と、クロックドインバータ９２とを備える。これらはすべて、電源電圧ＶＤＤＨと接地電圧ＶＳＳＨとを受ける。
【００７３】
リセット回路５０は、インバータ５１，５３と、ＮＡＮＤ回路５２とを含む。インバータ５１は、図１に示すレベルシフト回路２５からのクロック信号ＣＬＫ１ａを反転する。ＮＡＮＤ回路５２は、インバータ５１の出力とリセット信号／ＲＳＥＴとのＮＡＮＤを出力する。ＮＡＮＤ回路５２の出力がクロック信号ＣＬＫとなる。インバータ５３は、ＮＡＮＤ回路５２からの出力を反転する。インバータ５３からの出力がクロック信号ＣＬＫＢとなる。クロック信号ＣＬＫＢは、クロック信号ＣＬＫの反転信号である。
【００７４】
インバータ９１は、入力信号Ｄを反転する。入力信号Ｄは、フリップフロップ２６ではデータ信号Ｄａｔａ１ａであり、フリップフロップ２７ではストローブ信号Ｓｔｂ１ａである。クロックドインバータ９２は、クロック信号ＣＬＫＢに応答して、インバータ９１の出力を反転する。
【００７５】
ラッチ回路ＬＣ１は、ＮＡＮＤ回路１１１と、クロックドＮＡＮＤ回路１１２とを含む。ＮＡＮＤ回路１１１は、クロックドインバータ９２の出力とリセット信号／ＲＳＥＴとのＮＡＮＤを出力する。クロックドＮＡＮＤ回路１１２の一方の入力は電源電圧ＶＤＤＨを受け、他方の入力はＮＡＮＤ回路１１１の出力を受ける。クロックドＮＡＮＤ回路１１２の出力は、ＮＡＮＤ回路１１１の２つの入力のうち、クロックドインバータ９２の出力を受ける方の入力に接続される。したがって、クロックドＮＡＮＤ回路１１２は、クロック信号ＣＬＫに応答してＮＡＮＤ回路１１１の出力を反転する。
【００７６】
インバータ９３は、ＮＡＮＤ回路１１１の出力を反転する。
【００７７】
タイミング調整回路６０は、クロックドインバータ６１，６２を含む。クロックドインバータ６１は、クロック信号ＣＬＫに応答して、ＮＡＮＤ回路１１１からの出力を反転する。クロックドインバータ６２は、クロック信号ＣＬＫに応答して、インバータ９３の出力を反転する。
【００７８】
ラッチ回路ＬＣ２は、インバータ１２１と、クロックドＮＡＮＤ回路１２２とを含む。インバータ１２１は、クロックドインバータ６１の出力を反転する。クロックドＮＡＮＤ回路１２２の一方の入力は電源電圧ＶＤＤＨを受け、他方の入力はインバータ１２１の出力を受ける。クロックドＮＡＮＤ回路１２２の出力は、インバータ１２１の入力に接続される。したがって、クロックドＮＡＮＤ回路１２２は、クロック信号ＣＬＫＢに応答してインバータ１２１の出力を反転する。
【００７９】
ラッチ回路ＬＣ３は、インバータ１３１と、クロックドＮＡＮＤ回路１３２とを含む。インバータ１３１は、クロックドインバータ６２の出力を反転する。クロックドＮＡＮＤ回路１３２の一方の入力は電源電圧ＶＤＤＨを受け、他方の入力はインバータ１３１の出力を受ける。クロックドＮＡＮＤ回路１３２の出力は、インバータ１３１の入力に接続される。したがって、クロックドＮＡＮＤ回路１３２は、クロック信号ＣＬＫＢに応答してインバータ１３１の出力を反転する。
【００８０】
インバータ９４は、インバータ１２１の出力を反転する。インバータ９５は、インバータ１３１の出力を反転する。
【００８１】
遅延補償回路７０は、ＰチャネルＭＯＳトランジスタ７１と、ＮチャネルＭＯＳトランジスタ７２とを含む。ＰチャネルＭＯＳトランジスタ７１およびＮチャネルＭＯＳトランジスタ７２は、ノードＮ１とノードＮ２との間に並列に接続される。ＰチャネルＭＯＳトランジスタ７１のゲートには、接地電圧ＶＳＳＨが供給される。ＮチャネルＭＯＳトランジスタ７２のゲートには、電源電圧ＶＤＤＨが供給される。ノードＮ１には、入力信号Ｄが供給される。
【００８２】
出力切換回路８０は、ＮＡＮＤ回路８１−８６と、インバータ８７とを含む。ＮＡＮＤ回路８１は、ノードＮ２の電圧とテスト信号ＤＴＥＳＴとのＮＡＮＤを出力する。インバータ８７は、テスト信号ＤＴＥＳＴを反転する。ＮＡＮＤ回路８２は、インバータ８７の出力とインバータ９４の出力とのＮＡＮＤを出力する。ＮＡＮＤ回路８３は、ＮＡＮＤ回路８１の出力とＮＡＮＤ回路８２の出力とのＮＡＮＤを出力する。ＮＡＮＤ回路８３の出力がフリップフロップ２６，２７の出力Ｑとなる。ＮＡＮＤ回路８４は、入力信号Ｄの反転信号／Ｄとテスト信号ＤＴＥＳＴとのＮＡＮＤを出力する。ＮＡＮＤ回路８５は、インバータ８７の出力とインバータ９５の出力とのＮＡＮＤを出力する。ＮＡＮＤ回路８６は、ＮＡＮＤ回路８４の出力とＮＡＮＤ回路８５の出力とのＮＡＮＤを出力する。ＮＡＮＤ回路８６の出力がフリップフロップ２６，２７の出力／Ｑとなる。
【００８３】
以上のように構成されたフリップフロップ２６，２７について、特徴的な点を以下に説明する。
【００８４】
（Ａ）タイミング調整回路６０におけるクロックドインバータ６１の出力からフリップフロップの出力Ｑまでの回路の段数と、タイミング調整回路６０におけるクロックドインバータ６２の出力からフリップフロップの出力／Ｑまでの回路の段数とを揃えている。
【００８５】
これにより、フリップフロップ２６，２７からの相補の出力Ｑ，／Ｑのタイミングが揃う。したがって、出力Ｑ，／Ｑのタイミングのずれによって図１に示すドライバ回路２８，２９の出力に生じるジッタ（データ不定期間）を無くすことができる。
【００８６】
（Ｂ）Ｌレベルのリセット信号／ＲＳＥＴを受けてクロック信号ＣＬＫをＨレベル、クロック信号ＣＬＫＢをＬレベルにするリセット回路５０を設けている。
【００８７】
フリップフロップ２６，２７は、リセット信号／ＲＳＥＴがＬレベルになるとリセット状態となり、出力ＱはＬレベル、出力／ＱはＨレベルとなる。通常のフリップフロップ回路では、リセット信号／ＲＳＥＴは、２段目のラッチ回路（ラッチ回路ＬＣ２，ＬＣ３に相当）にも入力される。しかし、その場合には、出力Ｑ，／Ｑまでの回路構成が出力Ｑ側と出力／Ｑ側とで異なってしまう。これにより、出力Ｑ，／Ｑ間でタイミングのずれが生じてしまう。そこで、フリップフロップ回路２６，２７では、２段目のラッチ回路ＬＣ２，ＬＣ３へはリセット信号／ＲＳＥＴを入力せずに、クロック信号ＣＬＫＢをＬレベルにすることによってフリップフロップのリセットを実現している。これにより、出力Ｑ，／Ｑまでの回路構成を同じにすることができ、出力Ｑ，／Ｑ間でタイミングのずれが生じるのを防ぐことができる。
【００８８】
（Ｃ）図１に示すデータ出力部２０の回路のテスト時（テスト信号ＤＴＥＳＴがＨレベルのとき）には、出力切換回路８０は、位相補償回路７０からの入力信号Ｄを出力Ｑとして出力し、インバータ９１からの出力／Ｄを出力／Ｑとして出力する。
【００８９】
フリップフロップ２６，２７は、図１に示すデータ出力部２０におけるデータ経路上にある。したがって、フリップフロップ２６，２７に代えて通常のフリップフロップを設けた場合には、回路のテストをする際にクロック信号ＣＬＫ１ａの供給が必然となってしまう。しかし、このフリップフロップ２６，２７では、出力切換回路８０を設けているため、テスト時にクロック信号ＣＬＫ１ａの供給を行わずにデータ出力部２０の回路のテストが実施できる。すなわち、テスト信号ＤＴＥＳＴがＨレベルになるとデータ（入力信号Ｄ，／Ｄ）の経路を変更してフリップフロップ内部（ＬＣ１−ＬＣ３，６０）を通らない様に回路を構成している。
【００９０】
（Ｄ）遅延補償回路７０を設けている。
【００９１】
遅延補償回路７０は、ノードＮ１に供給される入力信号Ｄを所定時間遅延させてノードＮ２から出力する。これにより、ＮＡＮＤ回路８１に入力される信号Ｄのタイミングを、ＮＡＮＤ回路８４に入力される信号／Ｄのタイミングに合わせることができる。すなわち、テスト時においても相補のデータＤ，／Ｄの経路をそろえるために遅延補償回路７０を設け遅延調整を行っている。
【００９２】
図６は、図１に示したレベルシフト回路３３，３４の構成を示す回路図である。図６に示すレベルシフト回路は、ＰチャネルＭＯＳトランジスタＰＴ１−ＰＴ４と、ＮチャネルＭＯＳトランジスタＮＴ１−ＮＴ４とを備える。
【００９３】
ＰチャネルＭＯＳトランジスタＰＴ１およびＮチャネルＭＯＳトランジスタＮＴ１は、電源電圧ＶＤＤＨ（３．３Ｖ）を受ける第２の電源ノードと接地電圧ＶＳＳＨを受ける第２の接地ノードとの間に直列に接続される。ＰチャネルＭＯＳトランジスタＰＴ１およびＮチャネルＭＯＳトランジスタＮＴ１のゲートには入力信号ＩＮが供給される。入力信号ＩＮは、レベルシフト回路３３ではデータ信号Ｄａｔａ２であり、レベルシフト回路３４ではストローブ信号Ｓｔｂ２である。
【００９４】
ＰチャネルＭＯＳトランジスタＰＴ２およびＮチャネルＭＯＳトランジスタＮＴ２は、電源電圧ＶＤＤＬ（２．５Ｖ）を受ける第１の電源ノードと接地電圧ＶＳＳＨを受ける第２の接地ノードとの間に直列に接続される。ＰチャネルＭＯＳトランジスタＰＴ２およびＮチャネルＭＯＳトランジスタＮＴ２のゲートには、ＰチャネルＭＯＳトランジスタＰＴ１およびＮチャネルＭＯＳトランジスタＮＴ１の相互接続ノードの電圧が供給される。
【００９５】
ＰチャネルＭＯＳトランジスタＰＴ３およびＮチャネルＭＯＳトランジスタＮＴ３は、電源電圧ＶＤＤＬ（２．５Ｖ）を受ける第１の電源ノードと接地電圧ＶＳＳＨを受ける第２の接地ノードとの間に直列に接続される。ＰチャネルＭＯＳトランジスタＰＴ３およびＮチャネルＭＯＳトランジスタＮＴ３のゲートには、ＰチャネルＭＯＳトランジスタＰＴ２およびＮチャネルＭＯＳトランジスタＮＴ２の相互接続ノードの電圧が供給される。
【００９６】
ＰチャネルＭＯＳトランジスタＰＴ４およびＮチャネルＭＯＳトランジスタＮＴ４は、電源電圧ＶＤＤＬ（２．５Ｖ）を受ける第１の電源ノードと接地電圧ＶＳＳＨを受ける第２の接地ノードとの間に直列に接続される。ＰチャネルＭＯＳトランジスタＰＴ４およびＮチャネルＭＯＳトランジスタＮＴ４のゲートには、ＰチャネルＭＯＳトランジスタＰＴ３およびＮチャネルＭＯＳトランジスタＮＴ３の相互接続ノードの電圧が供給される。ＰチャネルＭＯＳトランジスタＰＴ４およびＮチャネルＭＯＳトランジスタＮＴ４の相互接続ノードの電圧が、レベルシフト回路の出力信号ＯＵＴとなる。出力信号ＯＵＴは、レベルシフト回路３３では、データ信号Ｄａｔａ２ａであり、レベルシフト回路３４では、ストローブ信号Ｓｔｂ２ａである。
【００９７】
通常、電源電圧が２系統（ＶＤＤＬ，ＶＤＤＨ）存在する場合には、接地電圧も別々に２系統（ＶＳＳＬ，ＶＳＳＨ）設けられる。そして、第１の電源電圧ＶＤＤＬを受ける回路には第１の接地電圧（ＶＳＳＬ）が供給され、第２の電源電圧（ＶＤＤＨ）を受ける回路には第２の接地電圧（ＶＳＳＨ）が供給される。仮に、図６に示したレベルシフト回路において、ＮチャネルＭＯＳトランジスタＮＴ２−ＮＴ４を、接地電圧ＶＳＳＬを受ける第１の接地ノードに接続した場合には、非常に不安定な状態となり、レベル変換時の誤動作やジッタの増加を引き起こすことになる。これは、接地電圧ＶＳＳＬ，ＶＳＳＨの直流的に見たレベルが同一であっても、接続されている回路ブロックによって、交流的に見ると全く異なるレベルになるためである。例えば、第１の接地ノードに接続されている回路ブロックがデジタル回路ブロックであり、第２の接地ノードに接続されている回路ブロックがアナログ回路や入出力回路であるような場合である。
【００９８】
しかし、このレベルシフト回路では、ＮチャネルＭＯＳトランジスタＮＴ１−ＮＴ４を、レベル変換する前の３．３Ｖ（ＶＤＤＨ）の電源電圧を受ける回路ブロック側（Ｈ側）の接地ノードに接続している。これにより、レベルシフト回路において発生するジッタ量を低減することができる。また、レベル変換時の誤動作を抑制することもできる。
【００９９】
また、図７に示すように、接地電圧を共通にすることによって、入力Ｌレベルに対するマージンＭを大きくすることができる。なお、図７においては、２段目回路（ＰＴ２，ＮＴ２）のしきい値Ｖｔを、１／２（ＶＤＤＬ−ＶＳＳＬ）と仮定している。また、Ｈ側とは、３．３Ｖ（ＶＤＤＨ）の電源電圧を受ける回路ブロック側のことをいい、Ｌ側とは、２．５Ｖ（ＶＤＤＬ）の電源電圧を受ける回路ブロック側のことをいう。
【０１００】
図８は、図１に示したレベルシフト回路２３−２５の構成を示す回路図である。図８に示すレベルシフト回路は、ＰチャネルＭＯＳトランジスタＰＴ１１−ＰＴ１６と、ＮチャネルＭＯＳトランジスタＮＴ１１−ＮＴ１６とを備える。
【０１０１】
ＰチャネルＭＯＳトランジスタＰＴ１１およびＮチャネルＭＯＳトランジスタＮＴ１１は、電源電圧ＶＤＤＬ（２．５Ｖ）を受ける第１の電源ノードと接地電圧ＶＳＳＬを受ける第１の接地ノードとの間に直列に接続される。ＰチャネルＭＯＳトランジスタＰＴ１１およびＮチャネルＭＯＳトランジスタＮＴ１１のゲートには入力信号ＩＮが供給される。入力信号ＩＮは、レベルシフト回路２３ではデータ信号Ｄａｔａ１であり、レベルシフト回路２４ではストローブ信号Ｓｔｂ１であり、レベルシフト回路２５ではクロック信号ＣＬＫ１である。
【０１０２】
ＰチャネルＭＯＳトランジスタＰＴ１２およびＮチャネルＭＯＳトランジスタＮＴ１２は、第１の電源ノードと第１の接地ノードとの間に直列に接続される。ＰチャネルＭＯＳトランジスタＰＴ１２およびＮチャネルＭＯＳトランジスタＮＴ１２のゲートには、ＰチャネルＭＯＳトランジスタＰＴ１１およびＮチャネルＭＯＳトランジスタＮＴ１１の相互接続ノードの電圧が供給される。
【０１０３】
ＰチャネルＭＯＳトランジスタＰＴ１３およびＮチャネルＭＯＳトランジスタＮＴ１３は、電源電圧ＶＤＤＨ（３．３Ｖ）を受ける第２の電源ノードと第１の接地ノードとの間に直列に接続される。ＰチャネルＭＯＳトランジスタＰＴ１３のゲートには、ＰチャネルＭＯＳトランジスタＰＴ１４およびＮチャネルＭＯＳトランジスタＮＴ１４の相互接続ノードの電圧が供給される。ＮチャネルＭＯＳトランジスタＮＴ１３のゲートには、ＰチャネルＭＯＳトランジスタＰＴ１２およびＮチャネルＭＯＳトランジスタＮＴ１２の相互接続ノードの電圧が供給される。
【０１０４】
ＰチャネルＭＯＳトランジスタＰＴ１４およびＮチャネルＭＯＳトランジスタＮＴ１４は、第２の電源ノードと第１の接地ノードとの間に直列に接続される。ＰチャネルＭＯＳトランジスタＰＴ１４のゲートには、ＰチャネルＭＯＳトランジスタＰＴ１３およびＮチャネルＭＯＳトランジスタＮＴ１３の相互接続ノードの電圧が供給される。ＮチャネルＭＯＳトランジスタＮＴ１４のゲートには、ＰチャネルＭＯＳトランジスタＰＴ１１およびＮチャネルＭＯＳトランジスタＮＴ１１の相互接続ノードの電圧が供給される。
【０１０５】
ＰチャネルＭＯＳトランジスタＰＴ１５およびＮチャネルＭＯＳトランジスタＮＴ１５は、第２の電源ノードと第１の接地ノードとの間に直列に接続される。ＰチャネルＭＯＳトランジスタＰＴ１５およびＮチャネルＭＯＳトランジスタＮＴ１５のゲートには、ＰチャネルＭＯＳトランジスタＰＴ１４およびＮチャネルＭＯＳトランジスタＮＴ１４の相互接続ノードの電圧が供給される。
【０１０６】
ＰチャネルＭＯＳトランジスタＰＴ１６およびＮチャネルＭＯＳトランジスタＮＴ１６は、第２の電源ノードと第１の接地ノードとの間に直列に接続される。ＰチャネルＭＯＳトランジスタＰＴ１６およびＮチャネルＭＯＳトランジスタＮＴ１６のゲートには、ＰチャネルＭＯＳトランジスタＰＴ１５およびＮチャネルＭＯＳトランジスタＮＴ１５の相互接続ノードの電圧が供給される。ＰチャネルＭＯＳトランジスタＰＴ１６およびＮチャネルＭＯＳトランジスタＮＴ１６の相互接続ノードの電圧が、レベルシフト回路の出力信号ＯＵＴとなる。出力信号ＯＵＴは、レベルシフト回路２３では、データ信号Ｄａｔａ１ａであり、レベルシフト回路２４では、ストローブ信号Ｓｔｂ１ａであり、レベルシフト回路２５では、クロック信号ＣＬＫ１ａである。
【０１０７】
このレベルシフト回路では、ＮチャネルＭＯＳトランジスタＮＴ１１−ＮＴ１６を、レベル変換する前の２．５Ｖ（ＶＤＤＬ）の電源電圧を受ける回路ブロック側（Ｌ側）の接地ノードに接続している。これにより、レベルシフト回路において発生するジッタ量を低減することができる。また、レベル変換時の誤動作を抑制することもできる。
【０１０８】
また、図９に示すように、接地電圧を共通にすることによって、入力Ｈレベルに対するマージンＭを大きくすることができる。なお、図９においては、２段目回路（ＰＴ１２，ＮＴ１２）のしきい値Ｖｔを、１／２（ＶＤＤＬ−ＶＳＳＬ）と仮定している。また、Ｈ側とは、３．３Ｖ（ＶＤＤＨ）の電源電圧を受ける回路ブロック側のことをいい、Ｌ側とは、２．５Ｖ（ＶＤＤＬ）の電源電圧を受ける回路ブロック側のことをいう。
【０１０９】
次に、図１に示した半導体集積回路装置におけるジッタ成分のシミュレーション結果について説明する。
【０１１０】
図１０は、４００ＭＨｚ動作時（周期２５００ｐｓ）のタイミングバジェットを示したものである。図中、Ｄｒａｆｔは規格値を表し、ＭＥＩは図１で示した回路のシミュレーション結果を表す。また、ＴＸはデータ出力部２０、ＲＸはデータ入力部３０、Ｃａｂｌｅはケーブル部のジッタ値である。一周期分の時間Ｔ（２５００ｐｓ）からＴＸ、ＲＸ、Ｃａｂｌｅのジッタ値を引いたものがＤａｔａ  Ｗｉｎｄｏｗ（データウィンドウ）であり、その概念図を図１１に示す。図１０中のＭＥＩにおいて、ケーブル部のジッタに関しては、チップ内部ではないため規格値をそのまま使用している。規格に対し、ＴＸでは１４０ｐｓの余裕、ＲＸでは２３０ｐｓの余裕を有しており、結果として規格の２倍近い８１０ｐｓのＤａｔａ  Ｗｉｎｄｏｗを確保することができている。このように、データウィンドウを広く確保することができるため、動作マージンを大きくとる事ができ、プロセスばらつきや、電源電圧の変動による特性変動に関しても非常に強い回路を設計することができる。また、動作マージンが大きいことから高速動作のＬＳＩ設計を容易に行うことができ、設計期間の短縮等の効果もある。
【０１１１】
図１２は、図１に示した各部のジッタ値を示したものである。（ａ）は、データ出力部２０におけるジッタを、（ｂ）は、データ入力部３０におけるジッタを表す。データ入力部３０のレベル変換回路３３，３４では、データ出力部２０と異なり、最悪時で２００ｐｓのジッタとなっている（ｊｉｔｔｅｒ５）。データ出力部２０においては、フリップフロップ２６，２７を新規に設けるため、その分のジッタは増加するが、（ｂ）に示すように、フリップフロップ回路でのジッタｊｉｔｔｅｒ２は小さいため問題ない。これは、上述したように、フリップフロップ２６，２７によるジッタ低減効果によるものである。
【０１１２】
図１３は、ＩＥＥＥ１３９４物理層チップのチップレイアウト概略図である。  図１に示したデータ入出力部２０，３０は、ＰＯＲＴ部（ＰＯＲＴ１、ＰＯＲＴ２）に含まれており、ロジック回路部１０は、ロジック部（ＬＯＧＩＣ）に含まれている。ロジック部からのデータをケーブル側端子（ＴＰＡ０、１、ＮＴＰＡ０、１、ＴＰＢ０、１、ＮＴＰＢ０、１）を介してケーブルに出力し、ケーブルからのデータをロジック部に入力している。レベル変換回路２３−２５，３３，３４やフリップフロップ回路２６，２７は、上記ＰＯＲＴ部のロジック部よりの部分に配置されている。
【図面の簡単な説明】
【０１１３】
【図１】この発明の実施の形態による半導体集積回路装置（ＩＥＥＥ１３９４物理層）の全体構成を示すブロック図である。
【図２】データ信号Ｄａｔａ１ａ、ストローブ信号Ｓｔｂ１ａ、クロック信号ＣＬＫ１ａにおけるジッタの増加を説明するための図である。
【図３】図１に示すレシーバ回路の概略構成を示すブロック図である。
【図４】クランプ回路の有無による増幅回路の出力の違いを示す図である。
【図５】図１に示したフリップフロップの構成を示すブロック図である。
【図６】図１に示したレベルシフト回路の構成を示す回路図である。
【図７】入力Ｌレベルに対するマージンを示す図である。
【図８】図１に示したレベルシフト回路の構成を示す回路図である。
【図９】入力Ｈレベルに対するマージンを示す図である。
【図１０】４００ＭＨｚ動作時のタイミングバジェットを示す図である。
【図１１】Ｄａｔａ  Ｗｉｎｄｏｗ（データウィンドウ）の概念図である。
【図１２】図１に示した各部のジッタ値を示したものであり、（ａ）は、データ出力部におけるジッタを、（ｂ）は、データ入力部におけるジッタを表す。
【図１３】ＩＥＥＥ１３９４物理層チップのチップレイアウト概略図である。
【図１４】従来のレベルシフト回路の構成を示す回路図である。
【図１５】従来のレベルシフト回路の構成を示す回路図である。
【符号の説明】
【０１１４】
１０  ロジック回路部
２１  ＰＬＬ回路
２３−２５，３３，３４  レベルシフト回路
２６，２７  フリップフロップ回路
３０，３１  レシーバ回路
５０  リセット回路
６０  タイミング調整回路
７０  遅延補償回路
８０  出力切換回路
ＬＣ１−ＬＣ３  ラッチ回路
【図１】
2004208321.tif 000003
【図２】
2004208321.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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