(57)【要約】【課題】カップリングノイズなどによる誤データ出力を確実に防止し、効率よくメモリテストを行う。【解決手段】データ制御回路１４には、否定論理積回路ＮＤ６、およびインバータＩｖ２からなるデータ反転防止回路ＤＤが設けられている。このデータ反転防止回路ＤＤは、オンチップコンペアテスト時において、メインアンプデータ出力制御信号ＭＡＥＱｉＲが出力されている期間のみ、データ圧縮信号ＴＤＡＴＡ１〜ＴＤＡＴＡ４を取り込み、カップリングノイズなどによるデータ反転の誤出力を防止する。【選択図】　　　図２
2004039123.tif 000002
【特許請求の範囲】
【請求項１】
メインアンプから出力されるデータをあるビット数に圧縮したデータ圧縮信号を出力するデータ圧縮回路と、
前記データ圧縮回路から出力されたデータ圧縮信号を論理演算し、テスト結果信号として出力するテスト制御回路と、
オンチップコンペアテストモード時に、前記メインアンプの出力制御を行うデータ出力制御信号が有効な期間だけ、前記データ圧縮回路から出力されたデータ圧縮信号を前記テスト制御回路に出力するデータ反転防止回路とを備えたことを特徴とする半導体集積回路装置。
【請求項２】
メインアンプから出力されるデータをあるビット数に圧縮したデータ圧縮信号を出力するデータ圧縮回路と、
データ出力制御信号とテストモード信号とに基づいて出力許可信号を生成するデータ反転防止回路と、
前記データ反転防止回路から出力された出力許可信号に基づいて、前記データ圧縮回路から出力されたデータ圧縮信号を論理演算し、テスト結果信号として出力するテスト制御回路とを備えたことを特徴とする半導体集積回路装置。
【請求項３】
メインアンプから出力されるデータをあるビット数に圧縮したデータ圧縮信号を出力するデータ圧縮回路と、
データ出力制御信号とテストモード信号とに基づいて出力許可信号を生成するデータ反転防止回路と、
前記データ反転防止回路から出力された出力許可信号に基づいて、前記データ圧縮回路から出力されたデータ圧縮信号を論理演算して１ビットの信号を生成して出力する第１の演算部と、前記第１の演算部から出力された信号をラッチするラッチ回路と、テストリード信号に基づいて、前記ラッチ回路がラッチした信号をテスト結果信号として出力する第２の演算部とよりなるテスト制御回路とを備えたことを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置に関し、特に、シンクロナスＤＲＡＭにおけるオンチップコンペアテストの高効率化に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
たとえば、シンクロナスＤＲＡＭなどの半導体集積回路装置において、スクリーニングテストの１つとして、複数のテストを連続して行い、その結果をフリップフロップなどに保持し、コンペア結果をまとめて出力する、いわゆるオンチップコンペアテストがある。
【０００３】
本発明者が検討したところによれば、このテストでは、メインアンプから出力されたデータは、データ圧縮回路によりあるビット数まで圧縮された後、Ｉ／Ｏバスを介してラッチに保持された後、あるＩ／Ｏピンからその結果が出力される。
【０００４】
なお、この種の半導体メモリについて詳しく述べてある例としては、１９９４年１１月５日、株式会社　培風館発行、伊藤　清男（著）、「超ＬＳＩメモリ」Ｐ３４４〜Ｐ３４６があり、この文献には、シンクロナスＤＲＡＭにおける構成などが記載されている。
【０００５】
【発明が解決しようとする課題】
ところが、上記のような半導体集積回路装置におけるテスト技術では、次のような問題点があることが本発明者により見い出された。
【０００６】
近年のメモリ容量の増加や半導体素子の高集積化などに伴い、Ｉ／Ｏバスの配線長も長くなる傾向にあり、該Ｉ／Ｏバスがカップリングノイズなどの影響を受けやすくなっている。
【０００７】
それにより、データ反転などの誤データ出力が発生し、メモリテストの効率を低下させるとともに、半導体製造の歩留まり向上の妨げになってしまうという問題がある。
【０００８】
本発明の目的は、カップリングノイズなどによる誤データ出力を確実に防止し、効率よくメモリテストを行うことのできる半導体集積回路装置を提供することにある。
【０００９】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１０】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
【００１１】
すなわち、本発明の半導体集積回路装置は、メインアンプから出力されるデータをあるビット数に圧縮したデータ圧縮信号を出力するデータ圧縮回路と、該データ圧縮回路から出力されたデータ圧縮信号を論理演算し、テスト結果信号として出力するテスト制御回路と、オンチップコンペアテストモード時に、メインアンプの出力制御を行うデータ出力制御信号が有効な期間だけ、データ圧縮回路から出力されたデータ圧縮信号をテスト制御回路に出力するデータ反転防止回路とを備えたものである。
【００１２】
また、本発明の半導体集積回路装置は、メインアンプから出力されるデータをあるビット数に圧縮したデータ圧縮信号を出力するデータ圧縮回路と、該データ出力制御信号とテストモード信号とに基づいて出力許可信号を生成するデータ反転防止回路と、該データ反転防止回路から出力された出力許可信号に基づいて、データ圧縮回路から出力されたデータ圧縮信号を論理演算し、テスト結果信号として出力するテスト制御回路とを備えたものである。
【００１３】
さらに、本発明の半導体集積回路装置は、メインアンプから出力されるデータをあるビット数に圧縮したデータ圧縮信号を出力するデータ圧縮回路と、該データ出力制御信号とテストモード信号とに基づいて出力許可信号を生成するデータ反転防止回路と、該データ反転防止回路から出力された出力許可信号に基づいて、データ圧縮回路から出力されたデータ圧縮信号を論理演算して１ビットの信号を生成して出力する第１の演算部と、該第１の演算部から出力された信号をラッチするラッチ回路と、テストリード信号に基づいて、ラッチ回路がラッチした信号をテスト結果信号として出力する第２の演算部とよりなるテスト制御回路とを備えたものである。
【００１４】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００１５】
図１は、本発明の一実施の形態によるメモリのブロック図、図２は、図１のメモリに設けられたテスト回路のブロック図、図３は、図２のテスト回路における各部信号のタイミングチャートである。
【００１６】
本実施の形態において、シンクロナスＤＲＡＭであるメモリ（半導体集積回路装置）１は、図１に示すように、記憶の最小単位であるメモリセルが規則正しくアレイ状に並べられてメモリアレイ２が設けられている。このメモリアレイ２は、ＢａｎｋＡ、ＢａｎｋＢの２つ設けられた２バンク構成となっている。
【００１７】
また、それぞれのメモリアレイ２には、ロウデコーダ３が接続されている。このロウデコーダ３は、該メモリアレイ２の内、ロウ（行）方向のワード線を選択する。
【００１８】
各々のメモリアレイ２には、センスアンプ部４ならびにカラムデコーダ５が接続されている。センスアンプ部４は、センスアンプ、後述するメインアンプ４ａ、およびテスト回路４ｂなどから構成されている。
【００１９】
センスアンプはメモリセルのセル読み出し信号を増幅し、メインアンプ４ａは、センスアンプから入出力される信号の増幅を行う。テスト回路４ｂは、オンチップコンペアテストなどのメモリ１におけるスクリーニング時に用いられるテスト用回路である。カラムデコーダ５は、カラム（列）方向のビット線の選択を行う。
【００２０】
これらカラムデコーダ５には、カラムアドレスカウンタ６が接続されている。このカラムアドレスカウンタ６には、カラムアドレスバッファ７が接続されている。また、各々のロウデコーダ３には、ロウアドレスバッファ８が接続されている。
【００２１】
カラムアドレスカウンタ６は、カラムアドレスバッファ７から入力されたアドレス信号に基づいてバーストモードのアドレスを発生する。カラムアドレスバッファ７は、入力されたカラム方向のアドレス信号に基づいて、それぞれの内部アドレス信号を発生させ、カラムアドレスカウンタ６に出力する。
【００２２】
ロウアドレスバッファ８は、入力されるロウ方向のアドレス信号に基づいて、それぞれの内部アドレス信号を発生させ、それぞれのロウデコーダ３に出力する。ロウアドレスバッファ８には、リフレッシュカウンタ９が接続されている。このリフレッシュカウンタ９は、リフレッシュ動作のカウントを行う。
【００２３】
また、メモリ１には、コントロール回路１０が設けられている。このコントロール回路１０は、外部から入力されるクロック信号ＣＬＫ、クロック信号を受け付ける許可信号であるクロックイネーブル信号ＣＫＥ、チップの選択を行うチップセレクト信号／ＣＳ、ロウ方向のアドレスを適当なタイミングで読み込むための制御信号であるロウアドレスストローブ信号／ＲＡＳ、カラム方向のアドレスを適当なタイミングで読み込むための制御信号であるカラムアドレスストローブ信号／ＣＡＳ、書き込み許可信号であるライトイネーブル信号／ＷＥならびに選択信号である入出力マスク信号ＤＱＭなどの入力信号やコマンド用信号が入力端子を介して入力され、各種の制御信号ならびにコマンドデコード回路によりコマンド用信号がデコードされた制御信号を出力する。ここで、前述したコマンドデコード回路は、コントロール回路１０内に設けられている。
【００２４】
さらに、コントロール回路１０には、クロック信号ＣＬＫに同期した信号を生成し、メモリ１の動作の基本となるクロック信号として供給を行うクロック生成回路が設けられており、該クロック生成回路によって生成されたクロック信号が内部クロックバスを介して供給されている。
【００２５】
センスアンプには、入力バッファ１１ならびに出力バッファ１２が接続されている。入力バッファ１１は、入力データを所定のタイミングによって取り込み、出力バッファ１２は、出力データを一時的に保管する。
【００２６】
また、テスト回路４ｂの構成について説明する。
【００２７】
テスト回路４ｂは、図２に示すように、データ圧縮回路１３、およびデータ制御回路１４から構成されている。
【００２８】
データ圧縮回路１３は、オンチップコンペアテスト時にメインアンプ４ａから出力されたあるビット（たとえば、１６ビット）のデータを４ビット程度のデータ圧縮信号ＴＤＡＴＡ１〜ＴＤＡＴＡ４に縮約する。データ制御回路１４は、データ圧縮回路１３から出力されたデータ圧縮信号ＴＤＡＴＡ１〜ＴＤＡＴＡ４の出力制御を行う。
【００２９】
データ制御回路（テスト制御回路）１４は、４入力の否定論理積回路（第１の演算部）ＮＤ１、２入力の否定論理積回路ＮＤ２〜ＮＤ６、およびインバータＩｖ１，Ｉｖ２から構成されている。また、否定論理積回路ＮＤ６、ならびにインバータＩｖ２によってデータ反転防止回路ＤＤが構成されている。
【００３０】
データ圧縮回路１３から出力されたデータ圧縮信号ＴＤＡＴＡ１〜ＴＤＡＴＡ４は、Ｉ／ＯバスＢを介して否定論理積回路ＮＤ１の入力部にそれぞれ入力されるように接続されている。
【００３１】
否定論理積回路ＮＤ１の出力部には、否定論理積回路（第１の演算部）ＮＤ２の一方の入力部が接続されており、該否定論理積回路ＮＤ２の他方の接続部には、インバータＩｖ２の出力部が接続されている。
【００３２】
否定論理積回路ＮＤ２の出力部には、否定論理積回路ＮＤ３の一方の入力部が接続されており、該否定論理積回路ＮＤ３の他方の入力部には、否定論理積回路ＮＤ４の出力部が接続されている。
【００３３】
否定論理積回路ＮＤ３の出力部には、否定論理積回路ＮＤ４の一方の入力部、および否定論理積回路（第２の演算部）ＮＤ５の一方の入力部がそれぞれ接続されている。否定論理積回路ＮＤ４の他方の入力部には、オンチップコンペアテスト時に入力されるテスト信号（テストモード信号）ＴＯＣＣが入力されるように接続されている。これら否定論理積回路ＮＤ３，ＮＤ４によりラッチ回路が構成されている。
【００３４】
否定論理積回路ＮＤ５の他方の接続部には、オンチップコンペアテストのリードデータ出力時に入力されるテストリード信号ＴＯＣＣＲが入力されるように接続されている。
【００３５】
否定論理積回路ＮＤ５の出力部には、インバータＩｖ１の入力部が接続されている。そして、インバータＩｖ１から出力された信号は、テスト結果データ（テスト結果信号）として出力制御回路を介し、あるＩ／ＯピンＤＱに出力される。このテスト結果データは、各Ｂａｎｋ単位で出力されるので、ある特定の２つのピンからテスト結果データが出力される。
【００３６】
また、データ反転防止回路ＤＤにおいて、否定論理積回路ＮＤ６の一方の入力部には、メインアンプデータ出力制御信号（出力制御信号）ＭＡＥＱｉＲが入力されるように接続されており、該否定論理積回路ＮＤ６の他方の入力部にはテスト信号ＴＯＣＣが入力されるように接続されている。否定論理積回路ＮＤ６の出力部には、インバータＩｖ２の入力部が接続されている。
【００３７】
次に、本実施の形態によるテスト回路４ｂの動作について、図３のタイミングチャートを用いて説明する。
【００３８】
図３においては、上方から下方にかけて、クロック信号ＣＬＫ、テストモード用のレジスタであるモードレジスタから出力されるレジスタ信号ＭＲＳ、オンチップコンペアテスト時に入力されるテスト信号ＴＯＣＣ、オンチップコンペアテストのリードデータ出力時に入力されるテストリード信号ＴＯＣＣＲ、データ圧縮回路１３のから出力されるデータ圧縮信号ＴＤＡＴＡ１〜ＴＤＡＴＡ４、メインアンプ４ａのデータ出力を制御するメインアンプデータ出力制御信号ＭＡＥＱｉＲ、あるＩ／ＯピンＤＱに出力されるテスト結果データの信号タイミングをそれぞれ示している。
【００３９】
まず、レジスタ信号ＭＲＳがＨｉ信号になると、テスト信号ＴＯＣＣがＨｉ信号となり、オンチップコンペアテストがエントリされる。そして、メインアンプデータ出力制御信号ＭＡＥＱｉＲがＨｉ信号になる。
【００４０】
メインアンプ４ａは、メインアンプデータ出力制御信号ＭＡＥＱｉＲを受けて、テストデータを出力する。また、データ圧縮回路１３はメインアンプ４ａから出力されたテストデータをデータ圧縮し、圧縮信号ＴＤＡＴＡ１〜ＴＤＡＴＡ４として否定論理積回路ＮＤ１にそれぞれ出力する。
【００４１】
否定論理積回路ＮＤ１は、これら圧縮信号ＴＤＡＴＡ１〜ＴＤＡＴＡ４の否定論理積を取り、その結果を否定論理積回路ＮＤ２の一方の入力部に出力する。
【００４２】
否定論理積回路ＮＤ６は、メインアンプデータ出力制御信号ＭＡＥＱｉＲ、およびテスト信号ＴＯＣＣのいずれもがＨｉ信号になるとＬｏ信号を出力する。この信号はインバータＩｖ２によって反転されてＨｉ信号（出力許可信号）となり否定論理積回路ＮＤ２の他方の入力部に入力される。
【００４３】
よって、否定論理積回路ＮＤ２からは、メインアンプデータ出力制御信号ＭＡＥＱｉＲに同期し、圧縮信号ＴＤＡＴＡ１〜ＴＤＡＴＡ４における論理結果の反転信号が出力される。この反転信号は、否定論理積回路ＮＤ３，ＮＤ４からなるラッチ回路に保持される。
【００４４】
その後、メインアンプデータ出力制御信号ＭＡＥＱｉＲがＬｏ信号になると、それに伴って否定論理積回路ＮＤ２がＬｏ信号出力に固定される。これにより、メインアンプデータ出力制御信号ＭＡＥＱｉＲがＨｉ信号の期間だけ反転信号が出力されるので、カップリングノイズなどの影響を受けていない正規のデータのみが出力されることになる。
【００４５】
そして、レジスタ信号ＭＲＳが再びＨｉ信号となると、テストリード信号ＴＯＣＣＲがＨｉ信号となり、それに同期してラッチ回路に保持されたデータが否定論理積回路ＮＤ５、およびインバータＩｖ１を介してテスト結果データとしてＩ／ＯピンＤＱから出力され、一致（Ｐａｓｓ）、不一致（Ｆａｉｌ）の判定が行われる。
【００４６】
それにより、本実施の形態によれば、オンチップコンペアテストにおいて、メインアンプ４ａの動作期間だけ、データ圧縮信号ＴＤＡＴＡ１〜ＴＤＡＴＡ４を受け付けることにより、カップリングノイズなどによるデータ反転の誤出力を防止することができるので、メモリ１のスクリーニング効率を向上することができる。
【００４７】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００４８】
たとえば、前記実施の形態では、シンクロナスＤＲＡＭについて記載したが、通常のＤＲＡＭやＳＲＡＭなどの半導体集積回路装置にも応用することも可能である。
【００４９】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【００５０】
（１）オンチップコンペアテストにおいて、ノイズなどによるデータの誤出力を防止することができる。
【００５１】
（２）上記（１）により、半導体集積回路装置のスクリーニングを効率的に行うことができるとともに、該半導体集積回路装置の製造スループットを向上させることができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態によるメモリのブロック図である。
【図２】図１のメモリに設けられたテスト回路のブロック図である。
【図３】図２のテスト回路における各部信号のタイミングチャートである。
【符号の説明】
１　メモリ（半導体集積回路装置）
２　メモリアレイ２
３　ロウデコーダ
４　センスアンプ部
４ａ　メインアンプ４ａ
４ｂ　テスト回路
５　カラムデコーダ
６　カラムアドレスカウンタ
７　カラムアドレスバッファ
８　ロウアドレスバッファ
９　リフレッシュカウンタ
１０　コントロール回路
１１　入力バッファ
１２　出力バッファ
１３　データ圧縮回路
１４　データ制御回路（テスト制御回路）
ＤＤ　　データ反転防止回路
Ｂ　　Ｉ／Ｏバス
ＮＤ１　否定論理積回路（第１の演算部）
ＮＤ２　　否定論理積回路（第１の演算部）
ＮＤ３，ＮＤ４　否定論理積回路
ＮＤ５　否定論理積回路（第２の演算部）
ＮＤ６　否定論理積回路
ＭＡＥＱｉＲ　　メインアンプデータ出力制御信号（出力制御信号）
ＴＤＡＴＡ１〜ＴＤＡＴＡ４　データ圧縮信号
Ｉｖ１，Ｉｖ２　　インバータ
ＴＯＣＣＲ　テストリード信号
ＴＯＣＣ　テスト信号（テストモード信号）
【図１】
2004039123.tif 000003
【図２】
2004039123.tif 000004
【図３】
2004039123.tif 000005