(57)【要約】【課題】セルデータ書込行程時における消費電力を低減させることができる表示パネルの駆動装置を提供する。【解決手段】画像信号に応じて表示パネルの列電極毎に列電極上のセル各々についての発光又は非発光を示すビット列からなるセルデータを作成し、共振作用によって所定の最小電位を含む共振振幅信号を生成し、共振振幅信号の立ち上がり期間と立ち下がり期間との間に所定の最大電位を与えてセルデータの１ビット分に対応した時間幅の電源パルスを順次生成し、列電極毎に設けられてセルデータのビット列の論理レベルをそのビット列順に判別しその発光の論理レベルを示すビットであるとき電源パルスを駆動パルスとして対応する列電極に供給し、セルデータの書き込み時の電力の大小を判別し、その判別結果に応じて共振振幅信号の立ち上がり期間と立ち下がり期間を変化させる。【選択図】　図４
2004109619.tif 000002
【特許請求の範囲】
【請求項１】
複数の行電極と、前記行電極に交差して配列された複数の列電極とを有し、その交差部各々に容量性負荷のセルが形成された表示パネルの前記列電極各々に、画像信号に基づいた駆動パルスを印加する駆動装置であって、前記画像信号に応じて表示パネルの前記列電極毎に列電極上のセル各々についての発光又は非発光を示すビット列からなるセルデータを作成する手段と、
前記セルデータの１ビット分に対応したパルス幅の電源パルスを順次生成するパルス生成手段と、
前記列電極毎に設けられて前記セルデータの１ビット毎にそのビットが発光の論理レベルを示すとき前記電源パルスを前記駆動パルスとして対応する列電極に供給するパルス供給手段と、を備え、
前記パルス生成手段は、前記セルデータの書き込み時の電力の大小を判別する判別手段と、前記判別手段の判別結果に応じて前記電源パルスの立ち上がり期間と立ち下がり期間とを変化させる調節手段とを有することを特徴とする表示パネルの駆動装置。
【請求項２】
前記パルス生成手段は、共通の出力端を有する複数の共振回路を含み、前記判別手段の判別結果に応じて前記複数の共振回路の動作タイミングを互いに変化させることによって前記電源パルスの立ち上がり期間と立ち下がり期間とを変化させることを特徴とする請求項１記載の表示パネルの駆動装置。
【請求項３】
前記パルス生成手段は、前記判別手段によって前記セルデータの書き込み時の電力が小と判別されたとき前記電源パルスの立ち上がり期間と立ち下がり期間とを短くし、前記判別手段によって前記セルデータの書き込み時の電力が大と判別されたとき前記電源パルスの立ち上がり期間と立ち下がり期間とを長くすることを特徴とする請求項１記載の表示パネルの駆動装置。
【請求項４】
前記複数の共振回路各々は、一端が接地されたコンデンサと、前記コンデンサの他端と前記出力端との間に直列接続された第１スイッチング素子及び第１インダクタンス素子からなり前記コンデンサの蓄積電荷を放電する放電路と、前記コンデンサの他端と前記出力端との間に直列接続された第２スイッチング素子及び第２インダクタンス素子からなり前記コンデンサに電荷を充電する充電路と、を備え、
前記パルス生成手段は、前記出力端に所定の最高電位を印加する第３スイッチング素子を有することを特徴とする請求項２記載の表示パネルの駆動装置。
【請求項５】
前記パルス生成手段は、前記第３スイッチング素子をオフ状態にせしめかつ前記複数の共振回路各々の前記第１スイッチング素子のみをオン状態にせしめる立ち上がり行程と、前記第３スイッチング素子をオン状態にせしめる一定レベル行程と、前記第３スイッチング素子をオフ状態にせしめかつ前記複数の共振回路各々の前記第２スイッチング素子のみをオン状態にせしめる立ち下がり行程と、を周期的に繰り返すことを特徴とする請求項４記載の表示パネルの駆動装置。
【請求項６】
前記パルス生成手段は、前記判別手段によって前記セルデータの書き込み時の電力が小と判別されたとき前記第１スイッチング素子及び第２スイッチング素子のオンオフを複数の共振回路各々で同一タイミングで行って前記電源パルスの立ち上がり期間及び立ち下がり期間を短くし、前記判別手段によって前記セルデータの書き込み時の電力が大と判別されたとき前記第１スイッチング素子及び第２スイッチング素子のオンオフを複数の共振回路各々で異なるタイミングで行って前記電源パルスの立ち上がり期間及び立ち下がり期間を長くすることを特徴とする請求項４記載の表示パネルの駆動装置。
【請求項７】
前記判別手段は、前記画像信号がパソコン入力である場合には前記セルデータの書き込み時の電力が大と判別し、前記画像信号がビデオ入力である場合には前記セルデータの書き込み時の電力が小と判別することを特徴とする請求項１記載の表示パネルの駆動装置。
【請求項８】
前記判別手段は、前記セルデータ中の少なくとも２ビットの論理レベルが同一レベルで連続しない又は論理レベルの反転が多い場合には前記セルデータの書き込み時の電力が大と判別し、前記セルデータ中の少なくとも２ビットの論理レベルが同一レベルで連続する又は論理レベルの反転が少ない場合には前記セルデータの書き込み時の電力が小と判別することを特徴とする請求項１記載の表示パネルの駆動装置。
【請求項９】
前記判別手段は、前記前記セルデータの書き込み時に流れる電流に基づいて書き込み電力の大小を判別することを特徴とする請求項１記載の表示パネルの駆動装置。
【請求項１０】
前記パルス発生手段は、前記第３スイッチング素子をオフ状態にせしめかつ前記複数の共振回路のうちの第１共振回路の前記第１スイッチング素子のみをオン状態にせしめる立ち上がり行程と、前記第３スイッチング素子をオン状態にせしめる一定レベル行程と、前記第３スイッチング素子をオフ状態にせしめかつ前記第１共振回路の前記第２スイッチング素子のみをオン状態にせしめる立ち下がり行程とを含む第１共振回路動作と、
前記第３スイッチング素子をオフ状態にせしめかつ前記複数の共振回路のうちの第２共振回路の前記第１スイッチング素子のみをオン状態にせしめる立ち上がり行程と、前記第３スイッチング素子をオン状態にせしめる一定レベル行程と、前記第３スイッチング素子をオフ状態にせしめかつ前記第２共振回路の前記第２スイッチング素子のみをオン状態にせしめる立ち下がり行程とを含む第２共振回路動作と、を交互に繰り返すことを特徴とする請求項４記載の表示パネルの駆動装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、交流駆動型プラズマディスプレイパネル（以下、ＰＤＰと称する）又はエレクトロルミネセンス（以下、ＥＬと称する）等の容量性負荷を有する表示パネルの駆動装置に関する。
【０００２】
【従来の技術】
現在、壁掛ＴＶとして、プラズマディスプレイパネル（以下、ＰＤＰと称する）、又はエレクトロルミネセンスディスプレイパネル（以下、ＥＬＰと称する）等の如き容量性発光素子からなる表示パネルが製品化されている。
図１は、かかる表示パネルとしてＰＤＰを用いたプラズマディスプレイ装置の概略構成を示す図である。
【０００３】
図１において、プラズマディスプレイパネルとしてのＰＤＰ１０は、Ｘ及びＹの１対にて１画面の各行（第１行〜第ｎ行）に対応した行電極対を為す行電極Ｙ１〜Ｙｎ及びＸ１〜Ｘｎを備えている。更に、ＰＤＰ１０には、上記行電極対に直交し、かつ図示せぬ誘電体層及び放電空間を挟んで１画面の各列（第１列〜第ｍ列）に対応した列電極Ｚ１〜Ｚｍが形成されている。尚、１対の行電極対（Ｘ、Ｙ）と１つの列電極Ｚとの交差部に１画素を担う放電セルが形成される。
【０００４】
この際、各放電セルは、その放電セル内において放電が生起されるか否かにより、”発光”及び”非発光”の２つの状態しかもたない。すなわち、最低輝度（非発光状態）、及び最高輝度（発光状態）の２階調分の輝度しか表現出来ないのである。
そこで、このような発光素子を有するＰＤＰ１０に対して、入力された映像信号に対応した中間調の輝度を得るべく、駆動装置１００は、サブフィールド法を用いた階調駆動を実施する。
【０００５】
サブフィールド法では、入力された映像信号を各画素毎に対応したＮビットの画素データに変換し、このＮビットのビット桁各々に対応させて、１フィールドの表示期間をＮ個のサブフィールドに分割する。各サブフィールドには、そのサブフィールドの重み付けに対応した放電実行回数が夫々割り当ててあり、映像信号に応じたサブフィールドにおいてのみでこの放電を選択的に生起させる。この際、各サブフィールドで生起された放電回数の合計（１フィールド表示期間内での）により、映像信号に対応した中間調の輝度が得られるのである。
【０００６】
尚、かかるサブフィールド法を利用して実際にＰＤＰを階調駆動する方法として、選択消去アドレス法が知られている。
図２は、かかる選択消去アドレス法に基づく階調駆動を実施する際に、駆動装置１００が、１サブフィールド内においてＰＤＰ１０の列電極及び行電極に印加する各種駆動パルスの印加タイミングを示す図である。
【０００７】
先ず、駆動装置１００は、負極性のリセットパルスＲＰｘを行電極Ｘ１〜Ｘｎ、更に正極性のリセットパルスＲＰＹを行電極Ｙ１〜Ｙｎ各々に同時に印加する（一斉リセット行程Ｒｃ）。
これらリセットパルスＲＰｘ及びＲＰＹの印加に応じて、ＰＤＰ１０中の全ての放電セルがリセット放電されて、各放電セル内には一様に所定量の壁電荷が形成される。これにより、全ての放電セルは一旦、”発光セル”に初期設定される。
【０００８】
次に、駆動装置１００は、入力された映像信号を各画素（セル）毎の例えば８ビットのセルデータに変換する。駆動装置１００は、かかるセルデータを各ビット桁毎に分割してセルデータビットを求め、このセルデータビットの論理レベルに応じたパルス電圧を有する駆動パルスを発生する。例えば、駆動装置１００は、上記セルデータビットが論理レベル”１”である場合には高電圧、論理レベル”０”である場合には低電圧（０ボルト）のセルデータパルスＤＰを発生する。そして、駆動装置１００は、１画面分（ｎ行×ｍ列）のセルデータパルスＤＰ１１〜ＤＰｎｍを１行分毎（ｍ個）にグループ化したセルデータパルス群ＤＰ１１−１ｍ、ＤＰ２１−２ｍ、ＤＰ３１−３ｍ、・・・・、ＤＰｎ１−ｎｍ各々を、図２に示す如く順次、列電極Ｚ１〜Ｚｍに印加して行く。更に、駆動装置１００は、上記セルデータパルス群ＤＰ各々の印加タイミングにて、図２に示されるが如き走査パルスＳＰを発生し、これを行電極Ｙ１〜Ｙｎへと順次印加して行く（セルデータ書込行程Ｗｃ）。この際、走査パルスＳＰが印加された”行”と、高電圧のセルデータパルスＤＰが印加された”列”との交差部の放電セルにのみ放電（選択消去放電）が生じ、その放電セル内に残存していた壁電荷が選択的に消去される。これにより、上記一斉リセット行程Ｒｃにおいて”発光セル”の状態に初期化された放電セルは、”非発光セル”に推移する。一方、走査パルスＳＰが印加されたものの、低電圧のセルデータパルスＤＰが印加された”行”及び”列”に交叉して形成されている放電セルには前述した如き選択消去放電は生起されず、上記一斉リセット行程Ｒｃにて初期化された状態、つまり”発光セル”の状態が保持される。
【０００９】
次に、駆動装置１００は、図２に示されるが如き正極性の維持パルスＩＰＸを繰り返し行電極Ｘ１〜Ｘｎに印加すると共に、この維持パルスＩＰＸが行電極Ｘ１〜Ｘｎに印加されていない期間中に、図２に示されるが如き正極性の維持パルスＩＰＹを繰り返し行電極Ｙ１〜Ｙｎに印加する（発光維持行程Ｉｃ）。
この際、壁電荷が残留したままとなっている放電セル、すなわち”発光セル”状態にある放電セルのみが、これら維持パルスＩＰＸ及びＩＰＹが交互に印加される度に放電（維持放電）する。つまり、上記セルデータ書込行程Ｗｃにおいて”発光セル”に設定された放電セルのみが、このサブフィールドの重み付けに対応した回数分だけ維持放電に伴う発光を繰り返し、その発光状態を維持するのである。尚、これら維持パルスＩＰＸ及びＩＰＹが印加される回数は、各サブフィールド毎の重み付けに応じて予め設定されている回数である。
【００１０】
次に、駆動装置１００は、図２に示されるが如き消去パルスＥＰを行電極Ｘ１〜Ｘｎに印加する（消去行程Ｅ）。これにより、全放電セルを一斉に消去放電せしめて各放電セル内に残留している壁電荷を消滅させる。
上述した如き一連の動作を１フィールド内において複数回実行することにより、視覚状において、映像信号に対応した中間輝度が得られるのである。
【００１１】
【発明が解決しようとする課題】
ところが、ＰＤＰ又はＥＬＰの如き容量性表示パネルでは、セルデータを書き込むべく列電極に印加されるセルデータパルスは、各行のデータを書き込む毎に、データ書き込みが為されないその他の行に対しても充放電を実施しなければならず、更に隣接する列電極間の容量充放電をも行わなければならない。このため、このセルデータ書き込みの際の電力消費が大きいという問題があった。
【００１２】
本発明が解決しようとする課題には、上記の問題点が一例として挙げられ、セルデータ書込行程時における消費電力を低減させることができる表示パネルの駆動装置を提供することを本発明の目的とする。
【００１３】
【課題を解決するための手段】
本発明による表示パネルの駆動装置は、複数の行電極と、行電極に交差して配列された複数の列電極とを有し、その交差部各々に容量性負荷のセルが形成された表示パネルの列電極各々に、画像信号に基づいた駆動パルスを印加する駆動装置であって、画像信号に応じて表示パネルの列電極毎に列電極上のセル各々についての発光又は非発光を示すビット列からなるセルデータを作成する手段と、セルデータの１ビット分に対応したパルス幅の電源パルスを順次生成するパルス生成手段と、列電極毎に設けられてセルデータの１ビット毎にそのビットが発光の論理レベルを示すとき電源パルスを駆動パルスとして対応する列電極に供給するパルス供給手段と、を備え、パルス生成手段は、セルデータの書き込み時の電力の大小を判別する判別手段と、判別手段の判別結果に応じて電源パルスの立ち上がり期間と立ち下がり期間とを変化させる調節手段とを有することを特徴としている。
【００１４】
【発明の実施の形態】
以下、本発明の実施例を図面を参照しつつ詳細に説明する。
図３は、本発明による表示パネルの表示装置の構成を示している。この表示装置は、プラズマディスプレイパネルとしてのＰＤＰ１０と、各種機能モジュールからなる駆動部とから構成されている。
【００１５】
ＰＤＰ１０は、Ｘ及びＹの１対にて１画面の各行（第１行〜第ｎ行）に対応した行電極対を為す行電極Ｙ１〜Ｙｎ及びＸ１〜Ｘｎを備えている。更に、ＰＤＰ１０には、上記行電極対に直交し、かつ図示せぬ誘電体層及び放電空間を挟んで１画面の各列（第１列〜第ｍ列）に対応した列電極Ｚ１〜Ｚｍが形成されている。なお、１対の行電極対（Ｘ、Ｙ）と１つの列電極Ｚとの交差部に１つの放電セルＣ（ｉ、ｊ）が形成される。
【００１６】
駆動部は、Ａ／Ｄ変換器１、フレームメモリ３、駆動制御回路４、データ解析回路５、列電極駆動回路６、Ｘ行電極駆動回路７及びＹ行電極駆動回路８から構成される。
Ａ／Ｄ変換器１は、アナログの入力映像信号をサンプリングしてこれを各セルに対応した例えば８ビットのセルデータＰＤに変換して、これをフレームメモリ３に供給する。フレームメモリ３は、駆動制御回路４から供給された書込信号に従って上記セルデータＰＤを順次書き込む。そして、１画面（フレーム）分、すなわち第１行・第１列の画素に対応したセルデータＰＤ１１から、第ｎ行・第ｍ列の画素に対応したセルデータＰＤｎｍまでの（ｎ×ｍ）個分のセルデータＰＤの書き込みが終了すると、フレームメモリ３は、以下の如き読み出し動作を行う。先ず、メモリ３は、セルデータＰＤ１１〜ＰＤｎｍ各々の第１ビット目をセル駆動データビットＤＢ１１１〜ＤＢ１ｎｍと捉え、これらを駆動制御回路４から供給された読出アドレスに従って１表示ライン分ずつ読み出して列電極駆動回路６に供給する。次に、フレームメモリ３は、セルデータＰＤ１１〜ＰＤｎｍ各々の第２ビット目をセル駆動データビットＤＢ２１１〜ＤＢ２ｎｍと捉え、これらを駆動制御回路４から供給された読出アドレスに従って１表示ライン分ずつ読み出して列電極駆動回路６に供給する。以下、同様にしてフレームメモリ３は、セルデータＰＤ１１〜ＰＤｎｍ各々の第３〜第Ｎビットを夫々セル駆動データビットＤＢ３〜ＤＢ（Ｎ）と捉え、各ＤＢ毎に１表示ライン分ずつ読み出して列電極駆動回路６に供給して行く。
【００１７】
表示データ解析回路５は、Ａ／Ｄ変換器１から順次出力されるセルデータＰＤ１１〜ＰＤｎｍに基づいて列方向に隣接する画素同士についてのセルデータの論理レベルの反転が多いか否か及び少ないか否かを判別する。その判別結果の信号は駆動制御回路４に供給される。セルデータの論理レベルの反転が多い映像としては、パソコンの表示映像や市松模様映像がある。セルデータの論理レベルの反転が少ない映像には、テレビジョン映像のような普通の映像信号のものがある。
【００１８】
駆動制御回路４は、フレームメモリ３へのセルデータの書き込み及びフレームメモリ３からのセルデータビットの読み出しを制御する。更に、その書き込み及び読み出し制御に同期して図２に示す如きサブフィールド法に基づく発光駆動フォーマットに従ってＰＤＰ１０を階調駆動すべき各種スイッチング信号を列電極駆動回路６、Ｘ行電極駆動回路７及びＹ行電極駆動回路８各々に供給する。
【００１９】
なお、図２に示す発光駆動フォーマットでは、１フィールドの表示期間をＮ個のサブフィールドＳＦ１〜ＳＦ（Ｎ）に分割し、各サブフィールド内において前述した如きセルデータ書込行程Ｗｃ及び発光維持行程Ｉｃの各々を実行する。更に、先頭のサブフィールドＳＦ１においてのみで一斉リセット行程Ｒｃを実行し、最後尾のサブフィールドＳＦ（Ｎ）においてのみで、各放電セル内に残留している壁電荷を消滅させる消去行程Ｅを実行する。
【００２０】
Ｘ行電極駆動回路７及びＹ行電極駆動回路８各々は、上記駆動制御回路４から供給された各種スイッチング信号に応じて各種駆動パルスを発生し、ＰＤＰ１０の行電極Ｘ及びＹに印加する。
図４は、列電極駆動回路６の内部構成を示している。列電極駆動回路６はＰＤＰ１０の列電極Ｚ１〜Ｚｍの数分だけの同一回路を備えているので、図４の列電極駆動回路６ではＰＤＰ１０の列電極Ｚｉ（Ｚ１〜Ｚｍの１つ）に対応した部分だけを示している。
【００２１】
図４の列電極駆動回路６は共振回路１１及びパルス発生回路３１を備えている。共振回路１１は共通ラインＣＬで互いに接続された第１共振ブロック１３と第２共振ブロック１４とを有している。
第１共振ブロック１３はスイッチング素子ＳＷ１１，ＳＷ１２、コイルＬ１１，Ｌ１２、ダイオードＤ１１，Ｄ１２及びコンデンサＣ１１からなる。スイッチング素子ＳＷ１１、コイルＬ１１及びダイオードＤ１１はその順に直列に接続されている。ダイオードＤ１１はコイルＬ１１側をアノードとされている。その直列回路のダイオードＤ１１側の一端は共通ラインＣＬに接続され、スイッチング素子ＳＷ１１側の他端はコンデンサＣ１１を介してアース接続されている。同様に、スイッチング素子ＳＷ１２、ダイオードＤ１２及びコイルＬ１２はその順に直列に接続されている。ダイオードＤ１２はコイルＬ１２側をアノードとされている。その直列回路のコイルＬ１２側の一端は共通ラインＣＬに接続され、スイッチング素子ＳＷ１２側の他端はコンデンサＣ１１を介してアース接続されている。
【００２２】
第２共振ブロック１４はスイッチング素子ＳＷ２１，ＳＷ２２、コイルＬ２１，Ｌ２２、ダイオードＤ２１，Ｄ２２及びコンデンサＣ２１からなる。スイッチング素子ＳＷ２１、コイルＬ２１及びダイオードＤ２１はその順に直列に接続されている。ダイオードＤ２１はコイルＬ２１側をアノードとされている。その直列回路のダイオードＤ２１側の一端は共通ラインＣＬに接続され、スイッチング素子ＳＷ２１側の他端はコンデンサＣ２１を介してアース接続されている。同様に、スイッチング素子ＳＷ２２、ダイオードＤ２２及びコイルＬ２２はその順に直列に接続されている。ダイオードＤ２２はコイルＬ２２側をアノードとされている。その直列回路のコイルＬ２２側の一端は共通ラインＣＬに接続され、スイッチング素子ＳＷ２２側の他端はコンデンサＣ２１を介してアース接続されている。
【００２３】
共通ラインＣＬには電源Ｂ１１の正端子がスイッチング素子ＳＷ１３を介して接続されている。また、共通ラインＣＬには図４に示すように回路容量Ｃｋがあるとする。
パルス発生回路３１は、スイッチング素子ＳＷ３１，ＳＷ３２を有している。スイッチング素子ＳＷ３１，ＳＷ３２は直列に接続され、その直列回路のスイッチング素子ＳＷ３１側の一端は共通ラインＣＬに接続され、スイッチング素子ＳＷ３２側の他端はアース接続されている。スイッチング素子ＳＷ３１，ＳＷ３２同士の接続ラインはＰＤＰ１０の列電極Ｚｉに接続されている。列電極Ｚｉにおいては、負荷容量Ｃｐがあるとする。
【００２４】
１フィールドのうちのいずれか１サブフィールドにおいて駆動制御回路４の読み出し制御によってフレームメモリ４から読み出されたセルビットデータＤＢの列電極Ｚｉ用のビット列をＤＢ１ｉ，ＤＢ２ｉ，ＤＢ３ｉ，ＤＢ４ｉ，……，ＤＢｎｉによって表す。ＤＢ１ｉ＝１，ＤＢ２ｉ＝１，ＤＢ３ｉ＝１，ＤＢ４ｉ＝１，……，ＤＢｎｉ＝１のようにセルビットデータＤＢの列電極Ｚｉ用のビット列が全て論理１を示す場合、或いはＤＢ１ｉ＝０，ＤＢ２ｉ＝０，ＤＢ３ｉ＝０，ＤＢ４ｉ＝０，……，ＤＢｎｉ＝０のようにセルビットデータのビット列が全て論理０を示す場合にはセルビットデータにおける論理レベルの反転が少ない状態である。一方、ＤＢ１ｉ＝１，ＤＢ２ｉ＝０，ＤＢ３ｉ＝１，ＤＢ４ｉ＝０，……，ＤＢｎ−１ｉ＝１，ＤＢｎｉ＝０或いはＤＢ１ｉ＝０，ＤＢ２ｉ＝１，ＤＢ３ｉ＝０，ＤＢ４ｉ＝１，……，ＤＢｎ−１ｉ＝０，ＤＢｎｉ＝１のように論理１と論理０とが交互に生ずる場合にはセルビットデータにおける論理レベルの反転が多い状態である。
【００２５】
このセルビットデータの論理レベル反転状態はデータ解析回路５によって判断される。駆動制御回路４は、セルビットデータＤＢデータ及び解析回路５による判断結果に応じてスイッチング素子ＳＷ１１，ＳＷ１２，ＳＷ１３，ＳＷ２１，ＳＷ２２，ＳＷ３１，ＳＷ３２に対してスイッチング信号Ｓｈ１１，Ｓｈ１２，Ｓｈ１３，Ｓｈ２１，Ｓｈ２２，Ｓｈ３１，Ｓｈ３２を供給してオン又はオフ制御を行う。
【００２６】
セルビットデータＤＢの各ビットは行電極駆動回路７及び８による走査に同期してＤＢ１ｉ，ＤＢ２ｉ，ＤＢ３ｉ，ＤＢ４ｉ，……，ＤＢｎｉの順にそのビットの論理レベルに対応したデータパルスＤＰ１ｉ，ＤＰ２ｉ，ＤＰ３ｉ，ＤＰ４ｉ，……，ＤＰｎｉとして列電極駆動回路６から列電極Ｚｉに出力される。ただし、データパルスＤＰ１ｉ〜ＤＰｎｉ各々は対応するＤＢ１ｉ〜ＤＢｎｉの論理レベルが１の場合だけ生成される。
【００２７】
行電極各々の走査期間において生じる共通ラインＣＬの電位の状態（すなわち、電源パルス）は立ち上がり期間、一定レベル期間及び立ち下がり期間からなる。
先ず、図５に示すように、全てのセルビットデータＤＢが論理１を示してセルビットデータの反転が少ない状態の場合には、行電極駆動回路７及び８による１行目の走査期間にはＤＢ１ｉ＝１によってスイッチング素子ＳＷ３１はオンとなり、ＳＷ３２はオフとなる。
【００２８】
１行目の走査期間の開始と同時に立ち上がり期間になり、スイッチング素子ＳＷ１１及びＳＷ２１が同時にオンとなる。スイッチング素子ＳＷ１１のオンによってコンデンサ１１に蓄積されている電荷によりスイッチング素子ＳＷ１１、コイルＬ１１、ダイオードＤ１１、そして共通ラインＣＬを介して回路容量Ｃｋに電流が流れ込み、更に、スイッチング素子Ｓ３１を介して電流が列電極Ｚｉに達して負荷容量Ｃｐに流れ込む。スイッチング素子ＳＷ２１のオンによってコンデンサ２１に蓄積されている電荷によりスイッチング素子ＳＷ２１、コイルＬ２１、ダイオードＤ２１、そして共通ラインＣＬを介して回路容量Ｃｋに電流が流れ込み、更に、スイッチング素子Ｓ３１を介して電流が列電極Ｚｉに達して負荷容量Ｃｐに流れ込む。すなわち、回路容量Ｃｋ及び負荷容量Ｃｐには第１共振ブロック１３と第２共振ブロック１４とから立ち上がり電流が流れ込み、回路容量Ｃｋ及び負荷容量Ｃｐを充電させる。この立ち上がり期間にはコイルＬ１１，Ｌ１２、回路容量Ｃｋ及び負荷容量Ｃｐによる時定数に応じて共通ラインＣＬ及び列電極Ｚｉの電位は時間経過に従って徐々に上昇する。
【００２９】
次いで、一定レベル期間になると、スイッチング素子ＳＷ１３がオンとなる。電源Ｂ１１の出力電圧ＶＢが共通ラインＣＬを介して回路容量Ｃｋに印加され、更にスイッチング素子ＳＷ３１及び列電極Ｚｉを介して負荷容量Ｃｐにも印加される。共通ラインＣＬ及び列電極Ｚｉの電位は最高電位である電圧ＶＢに維持される。
【００３０】
その後、立ち下がり期間になると、スイッチング素子ＳＷ１３がオフとなり、スイッチング素子ＳＷ１１及びＳＷ２１が同時にオフなり、更に、スイッチング素子ＳＷ１２及びＳＷ２２がオンとなる。スイッチング素子ＳＷ１２のオンによって回路容量Ｃｋ及び負荷容量Ｃｐに蓄積された電荷により負荷容量Ｃｐからはスイッチング素子ＳＷ３１を介した後、共通ラインＣＬ、コイルＬ１２、ダイオードＤ１２、スイッチング素子ＳＷ１２を介してコンデンサＣ１１に電流が流れ込む。スイッチング素子ＳＷ２２のオンによって回路容量Ｃｋ及び負荷容量Ｃｐに蓄積された電荷により負荷容量Ｃｐからはスイッチング素子ＳＷ３１を介した後、共通ラインＣＬ、コイルＬ２２、ダイオードＤ２２、スイッチング素子ＳＷ２２を介してコンデンサＣ２１に電流が流れ込む。すなわち、回路容量Ｃｋ及び負荷容量Ｃｐからの立ち下がり電流が第１共振ブロック１３と第２共振ブロック１４へ流れ込み、コンデンサＣ１１及びＣ２１を充電させる。この立ち下がり期間にはコイルＬ１２、コイルＬ２２、回路容量Ｃｋ及び負荷容量Ｃｐの時定数に応じて共通ラインＣＬ及び列電極Ｚｉの電位は時間経過に従って徐々に降下する。よって、列電極ＺｉにはＤＢ１ｉ＝１に対応したデータパルスＤＰ１ｉが形成されたことになる。
【００３１】
１行目の走査期間が終了すると、２行目の走査に移り、ＤＢ２ｉ＝１に対する立ち上がり期間となり、その後の一定レベル期間及び立ち下がり期間に亘って上記の動作が繰り返される。
次に、図６に示すように、セルビットデータＤＢが論理１と論理０との繰り返すビット反転の多い状態の場合には、行電極駆動回路７及び８による１行目の走査期間にはＤＢ１ｉ＝１によってスイッチング素子ＳＷ３１はオンとなり、ＳＷ３２はオフとなる。
【００３２】
１行目の走査期間の開始と同時に立ち上がり期間になり、スイッチング素子ＳＷ１１が先ずオンとなる。スイッチング素子ＳＷ１１のオンによってコンデンサ１１に蓄積されている電荷によりスイッチング素子ＳＷ１１、コイルＬ１１、ダイオードＤ１１、そして共通ラインＣＬを介して回路容量Ｃｋに電流が流れ込み、更に、スイッチング素子Ｓ３１を介して電流が列電極Ｚｉに達して負荷容量Ｃｐに流れ込む。すなわち、回路容量Ｃｋ及び負荷容量Ｃｐには第１共振ブロック１３から立ち上がり電流が流れ込み、回路容量Ｃｋ及び負荷容量Ｃｐを充電させる。この第１共振ブロック１３による立ち上がり期間にはコイルＬ１１、回路容量Ｃｋ及び負荷容量Ｃｐによる時定数に応じて共通ラインＣＬ及び列電極Ｚｉの電位は徐々に上昇する。
【００３３】
共通ラインＣＬ及び列電極Ｚｉの電位上昇が終了してほぼ安定した電位となると、スイッチング素子ＳＷ１１のオンが継続した状態でスイッチング素子ＳＷ２１がオンとなる。スイッチング素子ＳＷ２１のオンによってコンデンサ２１に蓄積されている電荷によりスイッチング素子ＳＷ２１、コイルＬ２１、ダイオードＤ２１、そして共通ラインＣＬを介して回路容量Ｃｋに電流が流れ込み、更に、スイッチング素子Ｓ３１を介して電流が列電極Ｚｉに達して負荷容量Ｃｐに流れ込む。すなわち、回路容量Ｃｋ及び負荷容量Ｃｐには第２共振ブロック１４から立ち上がり電流が流れ込み、回路容量Ｃｋ及び負荷容量Ｃｐを更に充電させる。この第２共振ブロック１４による立ち上がり期間にはコイルＬ２１、回路容量Ｃｋ及び負荷容量Ｃｐによる時定数に応じて共通ラインＣＬ及び列電極Ｚｉの電位は更に徐々に上昇する。
【００３４】
次いで、一定レベル期間になると、スイッチング素子ＳＷ１３がオンとなる。電源Ｂ１１の出力電圧ＶＢが共通ラインＣＬを介して回路容量Ｃｋに印加され、更にスイッチング素子ＳＷ３１及び列電極Ｚｉを介して負荷容量Ｃｐにも印加される。共通ラインＣＬ及び列電極Ｚｉの電位は電圧ＶＢに維持される。
その後、立ち下がり期間になると、スイッチング素子ＳＷ１３がオフとなり、スイッチング素子ＳＷ１１及びＳＷ２１が同時にオフなり、更に、スイッチング素子ＳＷ２２がオンとなる。スイッチング素子ＳＷ２２のオンによって回路容量Ｃｋ及び負荷容量Ｃｐに蓄積された電荷により負荷容量Ｃｐからはスイッチング素子ＳＷ３１を介した後、共通ラインＣＬ、コイルＬ２２、ダイオードＤ２２、スイッチング素子ＳＷ２２を介してコンデンサＣ２１に電流が流れ込む。すなわち、回路容量Ｃｋ及び負荷容量Ｃｐからの立ち下がり電流が第２共振ブロック１４へ流れ込み、コンデンサＣ２１を充電させる。この第２共振ブロック１４による立ち下がり期間にはコイルＬ２２、回路容量Ｃｋ及び負荷容量Ｃｐの時定数に応じて共通ラインＣＬ及び列電極Ｚｉの電位は徐々に降下する。
【００３５】
共通ラインＣＬ及び列電極Ｚｉの電位降下が終了してほぼ安定した電位となると、スイッチング素子ＳＷ２２のオンが継続した状態でスイッチング素子ＳＷ１２がオンとなる。スイッチング素子ＳＷ１２のオンによって回路容量Ｃｋ及び負荷容量Ｃｐに蓄積された電荷により負荷容量Ｃｐからはスイッチング素子ＳＷ３１を介した後、共通ラインＣＬ、コイルＬ１２、ダイオードＤ１２、スイッチング素子ＳＷ１２を介してコンデンサＣ１１に電流が流れ込む。すなわち、回路容量Ｃｋ及び負荷容量Ｃｐからの立ち下がり電流が第１共振ブロック１３へ流れ込み、コンデンサＣ１１を充電させる。この第１共振ブロック１３による立ち下がり期間にはコイルＬ１２、回路容量Ｃｋ及び負荷容量Ｃｐの時定数に応じて共通ラインＣＬ及び列電極Ｚｉの電位は更に徐々に降下する。よって、列電極ＺｉにはＤＢ１ｉ＝１に対応したデータパルスＤＰ１ｉが形成されたことになる。
【００３６】
１行目の走査期間が終了すると、行電極駆動回路７及び８による２行目の走査期間にはＤＢ２ｉ＝０によってスイッチング素子ＳＷ３１がオフとなり、スイッチング素子ＳＷ３２がオンとなる。２行目の走査期間に亘って負荷容量Ｃｐはスイッチング素子ＳＷ３２によって短絡されるので、列電極Ｚｉの電位は０となり、データパルスは生成しない。
【００３７】
２行目の走査期間の開始と同時に立ち上がり期間になり、スイッチング素子ＳＷ１１が先ずオンとなる。スイッチング素子ＳＷ１１のオンによってコンデンサ１１に蓄積されている電荷によりスイッチング素子ＳＷ１１、コイルＬ１１、ダイオードＤ１１、そして共通ラインＣＬを介して回路容量Ｃｋに電流が流れ込み、回路容量Ｃｋを充電させる。負荷容量Ｃｐには電流は流れ込まない。第１共振ブロック１３による立ち上がり期間にはコイルＬ１１及び回路容量Ｃｋによる時定数に応じて共通ラインＣＬの電位は徐々に上昇する。
【００３８】
共通ラインＣＬの電位上昇が終了してほぼ安定した電位となると、スイッチング素子ＳＷ１１のオンが継続した状態でスイッチング素子ＳＷ２１がオンとなる。スイッチング素子ＳＷ２１のオンによってコンデンサ２１に蓄積されている電荷によりスイッチング素子ＳＷ２１、コイルＬ２１、ダイオードＤ２１、そして共通ラインＣＬを介して回路容量Ｃｋに電流が流れ込み、回路容量Ｃｋを更に充電させる。第２共振ブロック１４による立ち上がり期間にはコイルＬ２１及び回路容量Ｃｋによる時定数に応じて共通ラインＣＬの電位は更に徐々に上昇する。
【００３９】
次いで、一定レベル期間になると、スイッチング素子ＳＷ１３がオンとなる。電源Ｂ１１の出力電圧ＶＢが共通ラインＣＬを介して回路容量Ｃｋに印加される。共通ラインＣＬの電位は電圧ＶＢに維持される。
その後、立ち下がり期間になると、スイッチング素子ＳＷ１３がオフとなり、スイッチング素子ＳＷ１１及びＳＷ２１が同時にオフなり、更に、スイッチング素子ＳＷ２２がオンとなる。スイッチング素子ＳＷ２２のオンによって回路容量Ｃｋに蓄積された電荷により共通ラインＣＬ、コイルＬ２２、ダイオードＤ２２、スイッチング素子ＳＷ２２を介して第２共振ブロック１４のコンデンサＣ２１に電流が流れ込み、コンデンサＣ２１を充電させる。この第２共振ブロック１４による立ち下がり期間にはコイルＬ２２及び回路容量Ｃｋの時定数に応じて共通ラインＣＬの電位は徐々に降下する。
【００４０】
共通ラインＣＬの電位降下が終了してほぼ安定した電位となると、スイッチング素子ＳＷ２２のオンが継続した状態でスイッチング素子ＳＷ１２がオンとなる。スイッチング素子ＳＷ１２のオンによって回路容量Ｃｋに蓄積された電荷により、共通ラインＣＬ、コイルＬ１２、ダイオードＤ１２、スイッチング素子ＳＷ１２を介してコンデンサＣ１１に電流が流れ込み、コンデンサＣ１１を充電させる。この第１共振ブロック１３による立ち下がり期間にはコイルＬ１２及び回路容量Ｃｋの時定数に応じて共通ラインＣＬの電位は更に徐々に降下する。
【００４１】
２行目の走査期間が終了すると、３行目の走査以降においては、上記のＤＢ１ｉ＝１とＤＢ２ｉ＝０と同一の動作が交互に繰り返される。
以上のように、図５に示したように、セルビットデータＤＢに論理レベルの反転が少ない場合には、すなわち、アドレス電力が少ない場合には、スイッチング素子ＳＷ１１とＳＷ２１とが同一タイミングでオンオフし、またスイッチング素子ＳＷ１２とＳＷ２２とが同一タイミングでオンオフする。これにより、データパルスの立ち上がり期間及び立ち下がり期間が短くなり、結果としてセルデータ書込行程Ｗｃの期間が短くなる。その短縮されたことによる余った時間を同一のサブフィールドの発光維持行程Ｉｃに割り当てることができる。発光維持行程Ｉｃの維持パルスを発生する共振回路において共振作用によって形成する維持パルスの立ち上がり期間及び立ち下がり期間を例えば、その共振回路のインダクタンス値を大きくすることによって長くすることができる。よって、共振作用における電力回収率を上げることができ、無効電力を削減することができる。
【００４２】
なお、図５のように同一の論理レベルが連続するときコンデンサＣ１１，Ｃ１２の電位が徐々に上昇して共通ラインＣＬの電位（共振電位）の振幅が小さくなるため、アドレス電力が低減される。
一方、図６に示したように、セルビットデータＤＢに論理レベルの反転が多い場合には、すなわち、アドレス電力が大きい場合には、スイッチング素子ＳＷ１１とＳＷ２１とが独立したタイミングでオンオフし、またスイッチング素子ＳＷ１２とＳＷ２２とが独立したタイミングでオンオフする。これにより、データパルスの立ち上がり期間及び立ち下がり期間が長くなり、結果としてセルデータ書込行程Ｗｃの共振作用における電力回収率を上げることができ、無効電力を削減することができる。
【００４３】
上記した図５に示した動作は、共振回路１１の第１共振ブロック１３と第２共振ブロック１４とが同時に共振する１段共振動作であり、図６に示した動作は第１共振ブロック１３と第２共振ブロック１４との複合共振動作であるが、第１共振ブロック１３と第２共振ブロック１４とが交互に共振する１段共振動作を行うこともできる。
【００４４】
この交互共振動作においては、図７に示すように、全てのセルビットデータＤＢが論理１を示してセルビットデータの反転が少ない状態の場合について説明すると、行電極駆動回路７及び８による１行目の走査期間にはＤＢ１ｉ＝１によってスイッチング素子ＳＷ３１はオンとなり、ＳＷ３２はオフとなる。
１行目の走査期間の開始と同時に立ち上がり期間になり、スイッチング素子ＳＷ１１が先ずオンとなる。スイッチング素子ＳＷ１１のオンによってコンデンサ１１に蓄積されている電荷によりスイッチング素子ＳＷ１１、コイルＬ１１、ダイオードＤ１１、そして共通ラインＣＬを介して回路容量Ｃｋに電流が流れ込み、更に、スイッチング素子Ｓ３１を介して電流が列電極Ｚｉに達して負荷容量Ｃｐに流れ込む。回路容量Ｃｋ及び負荷容量Ｃｐには第１共振ブロック１３から立ち上がり電流が流れ込み、回路容量Ｃｋ及び負荷容量Ｃｐを充電させる。この立ち上がり期間にはコイルＬ１１、回路容量Ｃｋ及び負荷容量Ｃｐによる時定数に応じて共通ラインＣＬ及び列電極Ｚｉの電位は時間経過に従って徐々に上昇する。
【００４５】
次いで、一定レベル期間になると、スイッチング素子ＳＷ１３がオンとなる。電源Ｂ１１の出力電圧ＶＢが共通ラインＣＬを介して回路容量Ｃｋに印加され、更にスイッチング素子ＳＷ３１及び列電極Ｚｉを介して負荷容量Ｃｐにも印加される。共通ラインＣＬ及び列電極Ｚｉの電位は最高電位である電圧ＶＢに維持される。
【００４６】
その後、立ち下がり期間になると、スイッチング素子ＳＷ１３がオフとなり、スイッチング素子ＳＷ１１がオフなり、更に、スイッチング素子ＳＷ１２がオンとなる。スイッチング素子ＳＷ１２のオンによって回路容量Ｃｋ及び負荷容量Ｃｐに蓄積された電荷により負荷容量Ｃｐからはスイッチング素子ＳＷ３１を介した後、共通ラインＣＬ、コイルＬ１２、ダイオードＤ１２、スイッチング素子ＳＷ１２を介してコンデンサＣ１１に電流が流れ込む。回路容量Ｃｋ及び負荷容量Ｃｐからの立ち下がり電流が第１共振ブロック１３へ流れ込み、コンデンサＣ１１を充電させる。この立ち下がり期間にはコイルＬ１２、回路容量Ｃｋ及び負荷容量Ｃｐの時定数に応じて共通ラインＣＬ及び列電極Ｚｉの電位は時間経過に従って徐々に降下する。よって、列電極ＺｉにはＤＢ１ｉ＝１に対応したデータパルスＤＰ１ｉが形成されたことになる。
【００４７】
１行目の走査期間が終了すると、スイッチング素子ＳＷ１２がオフとなり、２行目の走査に移り、ＤＢ２ｉ＝１に対する立ち上がり期間となり、スイッチング素子ＳＷ２１がオンとなる。スイッチング素子ＳＷ２１のオンによってコンデンサ２１に蓄積されている電荷によりスイッチング素子ＳＷ２１、コイルＬ２１、ダイオードＤ２１、そして共通ラインＣＬを介して回路容量Ｃｋに電流が流れ込み、更に、スイッチング素子Ｓ３１を介して電流が列電極Ｚｉに達して負荷容量Ｃｐに流れ込む。回路容量Ｃｋ及び負荷容量Ｃｐには第２共振ブロック１４とから立ち上がり電流が流れ込み、回路容量Ｃｋ及び負荷容量Ｃｐを充電させる。この立ち上がり期間にはＬ１２、回路容量Ｃｋ及び負荷容量Ｃｐによる時定数に応じて共通ラインＣＬ及び列電極Ｚｉの電位は時間経過に従って徐々に上昇する。
【００４８】
次いで、一定レベル期間になると、スイッチング素子ＳＷ１３がオンとなり、上記したように、共通ラインＣＬ及び列電極Ｚｉの電位は最高電位である電圧ＶＢに維持される。
その後、立ち下がり期間になると、スイッチング素子ＳＷ１３がオフとなり、それと同時にスイッチング素子ＳＷ２１がオフなり、更に、スイッチング素子ＳＷ２２がオンとなる。スイッチング素子ＳＷ２２のオンによって回路容量Ｃｋ及び負荷容量Ｃｐに蓄積された電荷により負荷容量Ｃｐからはスイッチング素子ＳＷ３１を介した後、共通ラインＣＬ、コイルＬ２２、ダイオードＤ２２、スイッチング素子ＳＷ２２を介してコンデンサＣ２１に電流が流れ込む。回路容量Ｃｋ及び負荷容量Ｃｐからの立ち下がり電流が第２共振ブロック１４へ流れ込み、コンデンサＣ２１を充電させる。この立ち下がり期間にはコイルＬ２２、回路容量Ｃｋ及び負荷容量Ｃｐの時定数に応じて共通ラインＣＬ及び列電極Ｚｉの電位は時間経過に従って徐々に降下する。よって、列電極ＺｉにはＤＢ２ｉ＝１に対応したデータパルスＤＰ２ｉが形成されたことになる。
【００４９】
２行目の走査期間が終了すると、３行目の走査に移り、ＤＢ３ｉ＝１に対する立ち上がり期間となり、その後の一定レベル期間及び立ち下がり期間に亘って上記の如く第１共振ブロック１３の共振動作と第２共振ブロック１４の共振動作とが交互に繰り返される。
列電極Ｚｉ用のビット列ＤＢ１ｉ，ＤＢ２ｉ，ＤＢ３ｉ，ＤＢ４ｉ，……，ＤＢｎｉのうちのいずかが０の場合には、図７には示していないが、その０に対応した行についての走査期間に亘ってスイッチング素子ＳＷ３１がオフとなり、スイッチング素子ＳＷ３２がオンとなる。よって、スイッチング素子ＳＷ３１を介した負荷容量Ｃｐへの充放電は行われず、列電極Ｚｉの電位は０Ｖとなる。
【００５０】
なお、図５〜図７においてはセルビットデータＤＢのＤＢ１ｉ，ＤＢ２ｉ，ＤＢ３ｉ，ＤＢ４ｉまでの各スイッチング素子のオンオフと、共通ラインＣＬ及び列電極Ｚｉ各々の電位変化とを示し、それ以降のＤＢ５ｉ〜ＤＢｎｉは同様の変化であるので省略している。
図５〜図７の各共振動作を比較すると、図５の同時１段共振動作、図７の交互の１段共振動作及び図６の複合共振動作についての共振時間は０．７，１，２の比であり、データ書き込み時の電力（アドレス電力）は大、中、小の関係である。よって、表示パネル全体に対するデータ書き込みによって予想されるアドレス電力値に応じて各共振動作を選択的に切り替えるようにしても良い。
【００５１】
図７では、第１共振ブロック１３と第２共振ブロック１４とをパルス単位で交互に動作せさる例を示したが、サブフィールド又はフィールド毎に交互に動作させるようにしても良い。
上記の例では、アドレス電力をセルデータの論理レベルの反転状態に基づいて判別している。すなわち、セルデータの論理レベルの反転が少ない場合にはアドレス電力小と判別し、一方、セルデータの論理レベルの反転が多い場合にはアドレス電力大と判別しているが、これに限らず、入力画像信号の種類（入力切替）又はデータ書き込み時に流れる電流（アドレス電流）を検出しその大小に基づいてアドレス電力の大小判別するようにしても良い。
【００５２】
すなわち、ビデオ入力（ＮＴＳＣ入力、ＰＡＬ入力）の場合アドレス電力小と判別してデータパルスの立ち上がり期間及び立下り期間を短くし、ＰＣ（パソコン）入力の場合にはアドレス電力大と判別してデータパルスの立ち上がり期間及び立下がり期間を長くする。また、データ書込み時に流れる電流（アドレス電流）が小の場合にはアドレス電力小と判別してデータパルスの立ち上がり期間及び立下り期間を短くし、データ書込み時に流れる電流（アドレス電流）が大の場合にはアドレス電力大と判別してデータパルスの立ち上がり期間及び立下がり期間を長くする。
【００５３】
ビデオ入力（ＮＴＳ入力、ＰＡＬ入力）のように隣接ラインで相関がある画像の場合には、１段共振としてデータパルスの立ち上がり期間及び立下り期間を短くし、よってアドレス期間を短くし、その余った時間をサスティン期間に振り分けサスティンパルスの立ち上がり期間及び立下り期間を長くしてサスティンの無効電力を削減することができる。
【００５４】
ＰＣ入力のように隣接ラインで相関がない画像の場合には、複数段共振（例えば２段共振）としてデータパルスの立ち上がり期間及び立下り期間を長くしてアドレス電力のより一層の削減を図る。この場合、アドレス期間が長くなるため、相対的にサスティン期間を短くする必要があるが、これはサスティンパルス数を削減することにより対応することができる。
【００５５】
このように、かかる駆動装置は、画像信号に応じて表示パネルの列電極毎に列電極上のセル各々についての発光又は非発光を示すビット列からなるセルデータを作成する手段と、セルデータの１ビット分に対応したパルス幅の電源パルスを順次生成するパルス生成手段と、列電極毎に設けられてセルデータの１ビット毎にそのビットが発光の論理レベルを示すとき電源パルスを駆動パルスとして対応する列電極に供給するパルス供給手段と、を備え、パルス生成手段は、セルデータの書き込み時の電力の大小を判別する判別手段と、判別手段の判別結果に応じて電源パルスの立ち上がり期間と立ち下がり期間とを変化させる調節手段とを有するので、アドレス電力に応じてデータパルスの立ち上がり期間及び立下り期間を調整することにより、アドレス期間と、サスティン期間とのバランスを最適化して表示装置全体の無効電力を削減することが可能となる。
【図面の簡単な説明】
【図１】ＰＤＰを用いた表示装置の概略構成を示す図である。
【図２】１サブフィールド内においてＰＤＰに印加される各駆動パルスの印加タイミングを示す図である。
【図３】本発明を適用した駆動装置の構成を示すブロック図である。
【図４】図３の装置中の列電極駆動回路の構成を示す回路図である。
【図５】セルビットデータにおける論理レベル反転が少ない場合の同時１段共振動作による各スイッチング素子のオンオフと、共通ラインＣＬ及び列電極Ｚｉ各々の電位変化とを示す図である。
【図６】セルビットデータにおける論理レベル反転が多い場合の複合共振動作による各スイッチング素子のオンオフと、共通ラインＣＬ及び列電極Ｚｉ各々の電位変化とを示す図である。
【図７】セルビットデータにおける論理レベル反転が少ない場合の交互共振動作による各スイッチング素子のオンオフと、共通ラインＣＬ及び列電極Ｚｉ各々の電位変化とを示す図である。
【符号の説明】
１　Ａ／Ｄ変換器
３　フレームメモリ
４　駆動制御回路
５　データ解析回路
６　列電極駆動回路
７　Ｘ行電極駆動回路
８　Ｙ行電極駆動回路
１０　ＰＤＰ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
2004109619.tif 000007
【図６】
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【図７】
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