(57)【要約】【課題】試験時における同測数を増加させ、製造コストが抑制された半導体装置を提供する。【解決手段】半導体装置１では、試験モード時においては、複数のうちの一部の入力パッド１２にのみ動作の制御用の信号が入力され、この信号の入力用と、試験モードの実行を開始させるための信号入力用の入力パッド１１以外の入力パッド１３〜１５は使用されない。このように試験モード時に使用されない入力パッド１３〜１５に対応する入力回路２３〜２５については、試験モード信号ＴＳの入力に応じて出力電圧を一定値に固定することにより、各入力回路２３〜２５の出力側に接続された内部回路３０の入力が安定しこの内部回路３０の誤動作が防止される。従って、試験モード時に使用されない入力パッド１３〜１５に対してバイアス用のピンを接続する必要がなくなり、ピンの接続が必要な入力パッドの数が減少して、同測数を増加させることができる。【選択図】        図１
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【特許請求の範囲】
【請求項１】
外部からの所定の入力信号に応じて実行される１つ以上の試験モードを具備する半導体装置において、
外部から各種の信号が入力される複数の入力パッドと、
前記各入力パッドからの信号の入力を受けてそれぞれ所定の内部回路に供給する複数の入力回路と、
入力された信号に基づいて前記試験モードの実行開始を判断し、その実行中に所定の試験モード信号を出力する試験モード検出回路と、
を有し、前記複数の入力回路のうち、前記試験モードの実行を開始させるための信号が入力される前記入力パッドに対応する前記入力回路と、前記試験モード時の動作を制御するための信号が入力される前記入力パッドに対応する前記入力回路とを除く残りの前記入力回路は、前記試験モード信号の入力に応じて出力電圧を一定値に固定することを特徴とする半導体装置。
【請求項２】
前記試験モード検出回路は、前記複数の入力回路のうちの少なくとも１つを通じて所定のコマンドコードを受信することにより、前記試験モードの実行開始を判断することを特徴とする請求項１記載の半導体装置。
【請求項３】
前記複数の入力回路のうちの少なくとも１つに入力される信号電圧が、通常モード時より大きい所定の電圧値に達したときに検出信号を出力する１つまたは複数の高電圧検出回路をさらに有し、
前記試験モード検出回路は、前記高電圧検出回路からの検出信号に基づいて、前記試験モードの実行開始を判断することを特徴とする請求項１記載の半導体装置。
【請求項４】
前記複数の入力回路のうちの少なくとも１つに入力される信号電圧が、通常モード時より大きい所定の電圧値に達したときに検出信号を出力する１つまたは複数の高電圧検出回路をさらに有し、
前記試験モード検出回路は、前記複数の入力回路のうちの少なくとも１つを通じて入力された所定のコマンドコードと、前記高電圧検出回路からの検出信号とに基づいて、前記試験モードの実行開始を判断することを特徴とする請求項１記載の半導体装置。
【請求項５】
それぞれが記憶データを保持するための複数のメモリセルが行列状に配置されたメモリセルアレイをさらに有し、
前記試験モードとして、前記メモリセルアレイ内のすべての前記メモリセルに対する所定のデータのプログラム動作とイレーズ動作とを順次行うサイクリング試験を実行する動作モードが含まれることを特徴とする請求項１記載の半導体装置。
【請求項６】
外部から各種の信号が入力される複数の入力パッドと、前記各入力パッドからの信号の入力を受けてそれぞれ所定の内部回路に供給する複数の入力回路と、入力された信号に基づいて前記試験モードの実行開始を判断し、その実行中に所定の試験モード信号を出力する試験モード検出回路とを具備して、外部からの所定の入力信号に応じて１つ以上の試験モードが実行される半導体装置の試験方法において、
前記複数の入力回路のうち、前記試験モードの実行を開始させるための信号を入力する前記入力パッドに対応する前記入力回路と、前記試験モード時の動作を制御するための信号を入力する前記入力パッドに対応する前記入力回路とを除く残りの前記入力回路については、前記試験モード信号の入力に応じて出力電圧を一定値に固定させることを特徴とする半導体装置の試験方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、外部からの所定の入力信号に応じて実行される１つ以上の試験モードを具備する半導体装置およびその試験方法に関する。
【０００２】
【従来の技術】
近年、半導体デバイスの製造コストを削減するため、ウェハレベルでの試験の際の同測数を増やすことが重要になっている。特に、半導体メモリ、中でも不揮発性半導体メモリの一種であるいわゆるフラッシュメモリの場合には、その書き換え特性を保証し、かつ不良メモリセルをスクリーニングにより除去するために、プログラム／イレーズのサイクリング試験を行う必要があるが、この試験は非常に長時間を要する。このため、一度に試験されるデバイスが多いほど出荷までの時間が短縮でき、結果的に製造コストが削減されることになる。
【０００３】
図８は、従来のフラッシュメモリの内部構成を示すブロック図である。
図８では、記憶容量が３２ＭｂｉｔのいわゆるＮＯＲ型のフラッシュメモリ３００について例示している。このフラッシュメモリ３００は、マトリクス状に配置された複数の不揮発性メモリセルを有するメモリセルアレイ３０１と、このメモリセルアレイ３０１の行および列をそれぞれ選択するためのＸデコーダ３０２およびＹゲートユニット３０３と、アドレスパッドＡ（０）〜Ａ（２１）からアドレス指定信号の入力を受けるアドレスバッファ３１１と、この入力信号に基づいて内部アドレス信号を発生するアドレスシーケンサ３１２と、入出力パッドＩ／Ｏ（０）〜Ｉ／Ｏ（７）から入力されたデータやコマンドを受け、またメモリセルアレイ３０１から読み出されたデータを出力するためのデータ入出力バッファ３２０と、コントロールパッドＰ１〜Ｐ４から各種制御信号の入力をそれぞれ受ける入力バッファ３３１、３３２、３３３および３３４と、各入力バッファ３３１〜３３４の入力データに基づいてフラッシュメモリ３００の内部の動作を制御するコマンド制御回路３４０と、メモリセルアレイ３０１のプログラム／イレーズ時に必要とされる高電圧を発生する高電圧発生回路３５０によって構成される。
【０００４】
メモリセルアレイ３０１での読み出しや書き込みのアドレスは、アドレスパッドＡ（０）〜Ａ（２１）を通じて外部から供給され、アドレスバッファ３１１およびアドレスシーケンサ３１２を介してＸデコーダ３０２およびＹゲートユニット３０３に入力される。Ｘデコーダ３０２およびＹゲートユニット３０３は、入力されたアドレス信号をデコードして、メモリセルアレイ３０１のワード線およびビット線をデコード結果に応じて活性化させて、メモリセルアレイ３０１に対するデータの読み出し／書き込み経路を確立する。
【０００５】
メモリセルアレイ３０１に書き込むためのデータは、外部から入出力パッドＩ／Ｏ（０）〜Ｉ／Ｏ（７）、データ入出力バッファ３２０を介してＹゲートユニット３０３に供給される。また、メモリセルアレイ３０１から読み出されたデータは、データ入出力バッファ３２０および入出力パッドＩ／Ｏ（０）〜Ｉ／Ｏ（７）を通じて外部に出力される。
【０００６】
また、データ入出力バッファ３２０からは、外部から入出力パッドＩ／Ｏ（０）〜Ｉ／Ｏ（７）を介して入力されたコマンドが、コマンド制御回路３４０に供給される。一方、コマンド制御回路３４０には、コントロールパッドＰ１〜Ｐ４に対して外部からの入力された各種の制御信号が、それぞれ入力バッファ３３１〜３３４を介して入力される。この制御信号としては、例えば、データの読み出しを指示する出力イネーブル信号、フラッシュメモリ３００自体が選択されたことを示すチップイネーブル信号、データ書き込みまたはコマンド取り込みタイミングのトリガを与える信号、各種の試験モードに移行するための鍵を解除する信号等が含まれる。
【０００７】
コマンド制御回路３４０は、入力バッファ３３１〜３３４からの信号や、データ入出力バッファ３２０から供給されるコマンドを内部のレジスタに格納し、これらをデコードしてデコード結果に対応する所定のアルゴリズムを発生し、Ｘデコーダ３０２、Ｙゲートユニット３０３、アドレスシーケンサ３１２、データ入出力バッファ３２０および高電圧発生回路３５０に対して制御信号を出力して、これらの動作を制御する。また、データ入出力バッファ３２０に対しては、上記のデコード結果に基づいてデータの入力／出力を指示するためのステータス信号を出力する。
【０００８】
高電圧発生回路３５０は、コマンド制御回路３４０の制御の下で、プログラム／イレーズ動作を実行する際に使用する電圧を生成して、Ｘデコーダ３０２およびＹゲートユニットに供給する。
【０００９】
このフラッシュメモリ３００は、ウェハレベルにおいてプログラム／イレーズのサイクリング試験を行う試験動作モードを具備している。この試験動作モードは、この試験動作モードへ移行するための鍵となる信号が、例えばコントロールパッドＰ１〜Ｐ４を介して外部に入力され、この信号をコマンド制御回路３４０が検知することによって実行される。例えば、コントロールパッドＰ１に対して所定量以上の電圧が印加されたときに、この電圧印加が検知されることにより試験動作モードが開始される。
【００１０】
試験動作モードでは、入出力パッドＩ／Ｏ（０）〜Ｉ／Ｏ（７）から入力されたテストコマンドを、コマンド制御回路３４０が順次デコードし、デコード結果に応じたアルゴリズムに基づいて各部を制御することにより動作が行われる。このとき、アドレスパッドＡ（０）〜Ａ（２１）からはアドレスの供給を受けず、アドレスシーケンサ３１２がコマンド制御回路３４０からの指示に基づいて、Ｘデコーダ３０２およびＹゲートユニット３０３に対して直接アドレスを指定する。これにより、メモリセルアレイ３０１内のすべての行・列に対するプログラム／イレーズ動作が順次行われるため、終了までに比較的長い時間を要する。
【００１１】
このようなサイクリング試験に要する時間を短縮するために、例えば、「オート・プログラム／イレーズ・サイクル・モード」等と呼ばれる自動試験機能や、無条件にデバイス全体のプログラムを消去する「チップ・イレーズ」等と呼ばれる機能を、デバイス自体に設けることが行われているが、コスト削減効果は十分なものとは言えなかった。
【００１２】
また、半導体デバイスの同測数の増加を妨げる大きな原因として、１つの半導体デバイスに対して試験時に接続することが必要なピン数が多いことが挙げられる。すなわち、各デバイスに接続するピン数が少ないほど、１回で同時に試験することが可能なデバイスの数が増え、全体的な試験時間の短縮につながる。
【００１３】
例えば、上記の図８で示したフラッシュメモリの場合、コントロールパッドＰ１〜Ｐ４、入出力パッドＩ／Ｏ（０）〜Ｉ／Ｏ（７）、アドレスパッドＡ（０）〜Ａ（２１）、電圧印加パッドＶｃｃおよびＶｓｓがそれぞれ２個の合計３８個のパッドを具備している。サイクリング試験時には、これらのすべてに信号が入力される必要はない。しかし、試験時に使用されないパッドを開放したままにしておくと、これらの入力初段が不安定になり、必要のない電源電流が内部回路に流れる、あるいは内部回路の出力が不安定になる等の事態が発生することがあるため、使用されないパッドをバイアスしておく必要がある。従って、実際には３８個のすべてのパッドに測定器からのピンを接続する必要がある。
【００１４】
従来、例えば、バーン・インと呼ばれる試験を効率よく行うことが可能な半導体回路としては、以下のようなものがあった。この半導体回路では、テスト対象となる半導体回路の内部の機能ブロックと、通常動作時にこの機能ブロックへの入力信号が与えられる入力端子との間に、テスト時と通常動作時とで動作が切り替わるモード切り換え回路が設けられている。また、このモード切り換え回路の内部には論理ゲートが設けられ、入力端子からの出力と、テスト時に論理“Ｈ”となる外部のバーン・インボードからのテスト信号とがこの論理ゲートに入力される。そして、この論理ゲートによりテスト信号の入力時には、機能ブロックへの出力信号の論理レベルが所定値に固定される。このため、テスト時には電源関係の端子およびテスト信号入力用の端子のみにバーン・インボードからのピンが当てられればよく、バーン・インボードのピン配置を容易に標準化することが可能となる（例えば、特許文献１参照）。
【００１５】
【特許文献１】
特開平６−１１５３７号公報（段落番号〔００４９〕〜〔００５６〕、第１図）
【００１６】
【発明が解決しようとする課題】
上記特許文献１では、テスト時にＨレベルとなるテスト信号が外部から入力され、このテスト信号に基づいて、モード切り換え回路から機能ブロックへの出力信号の論理レベルが固定される。しかし、例えば図８のようなフラッシュメモリ３００でのサイクリング試験が行われる場合には、特定のコマンドコードの入力や、あるいは通常モードでは使用されない高電圧が所定パッドに印加されること等に基づいて、試験モードへ移行されることが多い。これは、顧客による通常の使用時に、誤って試験モードに移行することを防止するためである。上記特許文献１では、このようにコマンドコードや高電圧に基づいて試験モードへ移行する半導体デバイスに対しては適用することができず、試験時の同測数を増加させ、試験効率を高めることは不可能であった。
【００１７】
本発明はこのような課題に鑑みてなされたものであり、試験時における同測数が増加して、製造コストが抑制された半導体装置を提供することを目的とする。
また、本発明の他の目的は、試験時における半導体装置の同測数を増加させ、製造コストを抑制することが可能な半導体装置の試験方法を提供することである。
【００１８】
【課題を解決するための手段】
本発明では上記課題を解決するために、図１に示すように、外部からの所定の入力信号に応じて実行される１つ以上の試験モードを具備する半導体装置１において、外部から各種の信号が入力される複数の入力パッド１１〜１５と、前記各入力パッド１１〜１５からの信号の入力を受けてそれぞれ所定の内部回路３０に供給する複数の入力回路２１〜２５と、入力された信号に基づいて前記試験モードの実行開始を判断し、その実行中に所定の試験モード信号を出力する試験モード検出回路３１とを有し、前記複数の入力回路２１〜２５のうち、前記試験モードの実行を開始させるための信号が入力される前記入力パッドに対応する前記入力回路と、前記試験モード時の動作を制御するための信号が入力される前記入力パッドに対応する前記入力回路とを除く残りの前記入力回路は、前記試験モード信号の入力に応じて出力電圧を一定値に固定することを特徴とする半導体装置１が提供される。
【００１９】
このような半導体装置１では、試験モード検出回路３１によって、試験モードの開始が判断されるとともに、その実行中に所定の試験モード信号が出力される。また、試験モード時においては、複数のうちの一部の入力パッドにのみ動作の制御用の信号が入力され、この信号の入力用と、試験モードの実行を開始させるための信号の入力用以外の例えば入力パッド１３〜１５は使用されない。このように試験モード時に使用されない入力パッド１３〜１５に対応する入力回路２３〜２５は、試験モード信号の入力を受けると、入力パッド１３〜１５からの入力信号にかかわらず出力電圧を一定値に固定する。これにより、試験モードの実行時においては、各入力回路２３〜２５の出力側に接続された内部回路３０の入力が安定し、この内部回路３０の誤動作が防止される。従って、試験モード時に使用されない入力パッド１３〜１５に対してバイアス用のピンを接続する必要がなくなる。
【００２０】
また、本発明では、外部から各種の信号が入力される複数の入力パッドと、前記各入力パッドからの信号の入力を受けてそれぞれ所定の内部回路に供給する複数の入力回路と、入力された信号に基づいて前記試験モードの実行開始を判断し、その実行中に所定の試験モード信号を出力する試験モード検出回路とを具備して、外部からの所定の入力信号に応じて１つ以上の試験モードが実行される半導体装置の試験方法において、前記複数の入力回路のうち、前記試験モードの実行を開始させるための信号を入力する前記入力パッドに対応する前記入力回路と、前記試験モード時の動作を制御するための信号を入力する前記入力パッドに対応する前記入力回路とを除く残りの前記入力回路については、前記試験モード信号の入力に応じて出力電圧を一定値に固定させることを特徴とする半導体装置の試験方法が提供される。
【００２１】
このような半導体装置の試験方法では、試験モード検出回路によって、試験モードの開始が判断されるとともに、その実行中に所定の試験モード信号が出力される。また、試験モード時においては、複数のうちの一部の入力パッドにのみ動作の制御用の信号を入力し、この信号の入力用と、試験モードの実行を開始させるための信号の入力用以外の入力パッドを使用しない。このように試験モード時に使用されない入力パッドに対応する入力回路については、試験モードの実行時において、入力される信号にかかわらず出力電圧を一定値に固定することにより、各入力回路の出力側に接続された内部回路の入力電圧が安定してこの内部回路の誤動作が防止される。従って、試験モード時に使用されない入力パッドに対してバイアス用のピンを接続する必要がなくなる。
【００２２】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。
図１は、本発明の半導体装置の原理を説明するための原理図である。
【００２３】
図１に示す半導体装置１は、外部から各種の信号が入力される複数の入力パッド１１〜１５と、各入力パッドに対応して設けられた入力回路２１〜２５と、入力回路２１〜２５のそれぞれ出力先となる回路等が含まれる半導体装置１の内部回路３０とを具備している。また、後述するように、半導体装置１は、入力回路２１を介して所定値以上の入力電圧を検出するための高電圧検出回路４０を具備してもよい。なお、入力パッド１１〜１５や入力回路２１〜２５、高電圧検出回路４０が設けられる数は、図１に示した数に限ったことではない。
【００２４】
この半導体装置１は、例えば所定の基板等に搭載されて使用される通常モードの他に、装置内部の動作を確認するための各種の試験モードを具備している。各動作モードは、内部回路３０において実行される。
【００２５】
通常モードにおいて、入力パッド１１〜１５には、外部から各種の信号を入力するための接続線や端子等が固着され、半導体装置１の動作を制御するための各種の信号の入力を受ける。入力回路２１〜２５は、それぞれ入力パッド１１〜１５に直接接続された回路であり、入力パッド１１〜１５からの信号を内部回路３０の所定の回路に出力する。これらの入力パッド１１〜１５は、例えば入力信号をバッファ処理する入力バッファとして実現される。内部回路３０は、各入力回路２１〜２５からの信号を用いて所定の処理を行う。この処理により、半導体装置１からは、図示しない出力回路および対応する出力パッドを通じて、必要な信号が外部に出力される。
【００２６】
また、試験モードの実行は、入力パッド１１〜１５のうちの１つ以上から入力された所定の信号に基づいて開始される。ここでは、入力パッド１１からの信号入力に従って、試験モードの実行が開始されるものとする。内部回路３０の試験モード検出回路３１は、入力パッド１１から、例えば入力回路２１を介して所定の信号を検出すると、試験モードの開始が要求されたことを検出する。例えば、試験モード検出回路３１は、特定の入力パッド（ここでは入力パッド１１）を通じて外部から入力されたコマンドコードに基づいて、試験モードの開始要求を判断する。
【００２７】
試験モード検出回路３１は、試験モードの開始要求の受信を判断すると、受信したことを試験モード制御回路３２に通知する。これとともに、試験モードの実行中にのみ出力状態（例えばＨレベル）となる試験モード信号ＴＳを出力する。この試験モード信号ＴＳは、内部回路３０内の所定の回路に出力されるとともに、入力回路２３〜２５に対しても出力される。なお、試験モード制御回路３２に対して試験モードの開始要求を通知する信号は、試験モード信号ＴＳと兼用されてもよい。
【００２８】
試験モード制御回路３２は、試験モード検出回路３１からの通知に応じて試験モードの動作を実行する。ここで、試験モード時の動作を制御するための外部からの信号は、入力パッド１２に対して供給されるものとする。この信号は、入力回路２２を通じて試験モード制御回路３２に出力され、試験モード制御回路３２はこの入力信号に基づいて、試験モードで決められた所定の動作を実行する。
【００２９】
また、入力回路２３〜２５に対しては、試験モード時において外部から入力するべき信号が存在しない。前述したように、入力回路２３〜２５には、試験モード検出回路３１からの試験モード信号ＴＳが入力される。そして、入力回路２３〜２５は、試験モード信号ＴＳが入力されている間、入力パッド１３〜１５の電圧レベルにかかわらず、その出力電圧を一定値に固定するようになっている。これにより、入力パッド１３〜１５に外部からのピンが接続されていない場合でも、入力回路２３〜２５の出力電位が安定した状態となる。
【００３０】
なお、入力パッド１３〜１５において、出力電圧を一定値に固定するためのトリガとなる信号は、試験モード時にのみ所定のレベルとなる信号であれば、試験モード信号ＴＳの派生信号でもよい。
【００３１】
このような半導体装置１において、試験モードを用いた試験を行う場合には、まず、外部の試験装置からの信号出力用のピンが、入力パッド１１および１２に接続される。そして、入力パッド１１に対して、試験モードの実行開始を要求するコマンドコード等の信号が入力される。試験モード検出回路３１は、この入力信号を入力回路２１を介して受信して、試験モードの実行開始要求を検出し、検出したことを試験モード制御回路３２に通知する。これとともに、試験モード検出回路３１は、試験モード信号ＴＳの出力を開始する。
【００３２】
この後、入力パッド１２から試験モードの動作を制御するための信号が入力され、試験モード制御回路３２は、入力回路２２を介してこの信号を受信し、この信号に基づいて試験モードの動作を実行する。また、試験モード信号ＴＳを受信した入力回路２３〜２５は、出力電圧を例えばＬレベルまたはＨレベル等の一定値に固定する。
【００３３】
このように、半導体装置１の具備する試験モードを実行する際には、外部からの信号入力のためのピンは、入力パッド１１および１２に対してのみ接続が必要である。また、試験モード時に必要とされない入力パッド１３〜１５に対応する各入力回路２３〜２５は、試験モードへの移行に応じて内部で発生された試験モード信号ＴＳに応じて、出力電圧を一定値に固定するように動作する。このため、使用されない入力パッド１３〜１５にピンを接続しなくても、対応する入力回路２３〜２５から内部回路３０に入力される電圧が安定した状態となり、内部回路３０が誤動作することが防止される。
【００３４】
従って、入力パッド１３〜１５に対しては従来のようにバイアスを行うためのピンを接続する必要がなくなり、試験を行うために１つの半導体装置１に接続するピン数が減少する。このことは、このような構成を有する多数の半導体装置１に対して同時に試験を行う場合に、同測数を増加させることができ、結果的に１つの半導体装置１当たりの試験所要時間が短縮され、製造コストが抑制される。
【００３５】
なお、以上の説明では、例えば特定の入力パッド１１に入力されたコマンドコード等に基づいて試験モードの動作の開始要求を検出したが、この他に、例えば、通常モードでの最大電圧値より大きな所定の電圧値の入力を受けた場合に、試験モードの動作を開始するようにしてもよい。このためには、高電圧検出回路４０が用いられる。
【００３６】
高電圧検出回路４０は、例えば入力パッド１１に入力された信号の電圧を検出し、この電圧値が所定の値に達した場合に、検出信号を試験モード検出回路３１に対して出力する。試験モード検出回路３１は、この検出信号を受信すると、試験モード制御回路３２に対して、試験モードの開始要求の受信を通知し、これにより試験モードの動作が開始される。
【００３７】
ここで、高電圧検出回路４０において検出信号を出力する際の電圧のしきい値は、通常モードで入力される信号電圧の最大値より十分大きい値とする。半導体装置１に対する試験は、この装置を出荷してユーザが使用しているときに行われる必要はなく、このような構成とすることで、ユーザの通常使用時に試験モードに容易に移行しなくなる。本発明は、このような高電圧検出回路４０を用いた構成の場合にも適用することが可能である。
【００３８】
このように、本発明の半導体装置１では、試験モードが実行されたときにのみ、内部で発生される試験モード信号ＴＳに応じて、入力回路２３〜２５の出力電圧が一定値に固定される。このため、試験モードへ移行する際に、特定のコマンドコードの入力や通常使用時よりも高電圧の信号入力等、移行のしやすさをある程度制限するような手段が用いられた場合にも、入力パッドに接続が必要なピン数を減らすことができ、試験効率が高められる。
【００３９】
なお、本発明は、試験モードを開始する際に、通常使用時よりも高電圧の信号入力に基づく判断と、特定の入力パッドの信号レベルの変化やコマンドコードに基づく判断とを併用した場合にも適用可能である。
【００４０】
次に、半導体装置として、不揮発性の半導体記憶装置の一種であるフラッシュメモリを例に挙げ、本発明をフラッシュメモリに対して適用した場合について詳しく説明する。
【００４１】
図２は、本発明の第１の実施の形態に係るフラッシュメモリの内部構成を示すブロック図である。
図２では、記憶容量が３２ＭｂｉｔのいわゆるＮＯＲ型のフラッシュメモリ１００について例示している。このフラッシュメモリ１００は、通常モードの他に、ウェハレベルにおいて、メモリセルに対するプログラム／イレーズ動作のサイクリング試験を行う試験モードとを具備している。
【００４２】
図２に示すように、フラッシュメモリ１００は、マトリクス状に配置された複数の不揮発性メモリセルを有するメモリセルアレイ１０１と、このメモリセルアレイ１０１の行および列をそれぞれ選択するためのＸデコーダ１０２およびＹゲートユニット１０３と、アドレスパッドＡ（０）〜Ａ（２１）からアドレス指定信号の入力を受けるアドレスバッファ１１１と、この入力信号に基づいて内部アドレス信号を発生するアドレスシーケンサ１１２と、入出力パッドＩ／Ｏ（０）〜Ｉ／Ｏ（７）から入力されたデータやコマンドを受け、またメモリセルアレイ１０１から読み出されたデータを出力するためのデータ入出力バッファ１２０と、コントロールパッドＰ１〜Ｐ４から各種制御信号の入力をそれぞれ受ける入力バッファ１３１、１３２、１３３および１３４と、各入力バッファ１３１〜１３４の入力データに基づいてフラッシュメモリ１００の内部の動作を制御するコマンド制御回路１４０と、メモリセルアレイ１０１のプログラム／イレーズ時に必要とされる高電圧を発生する高電圧発生回路１５０と、入力電圧が所定値に達したか否かを検出する高電圧検出回路１６１によって構成される。
【００４３】
メモリセルアレイ１０１は、マトリクス状に配列されたメモリセルや、ワード線、ビット線等を含み、各メモリセルに情報を記憶する。データ読み出し時には、ワード線の活性化により指定されたメモリセルからのデータが、Ｙゲートユニット１０３に供給される。プログラムまたはイレーズ時には、ワード線およびビット線をそれぞれの動作に応じた適当な電位に設定することで、メモリセルに対する電荷注入あるいは電荷抜き取りの動作を実行する。
【００４４】
Ｘデコーダ１０２は、アドレスシーケンサ１１２から供給された内部アドレス信号をデコードして、メモリセルアレイ１０１のワード線をデコード結果に応じて活性化させる。Ｙゲートユニット１０３は、アドレスシーケンサ１１２から供給された内部アドレス信号をデコードして、このデコード結果に応じてメモリセルアレイ１０１のビット線を選択的に内部データ線に接続し、メモリセルアレイ１０１に対するデータの読み出し／書き込み経路を確立する。
【００４５】
アドレスバッファ１１１は、アドレスパッドＡ（０）〜Ａ（２１）を介して外部から入力されたアドレス指定信号をバッファ処理して、アドレスシーケンサ１１２に供給する。また、アドレスバッファ１１１は、コマンド制御回路１４０から試験モード信号を受けると、出力電圧をＬレベルに固定する機能を具備する。なお、アドレスバッファ１１１は、実際にはアドレスパッドＡ（０）〜Ａ（２１）のそれぞれに対して個別に設けられている。
【００４６】
アドレスシーケンサ１１２は、コマンド制御回路１４０からの制御信号に基づいて、アドレスバッファ１１１から信号を受けて内部アドレス信号を発生し、Ｘデコーダ１０２およびゲートユニット１０３に供給する。また、アドレスシーケンサ１１２は、試験モード時には、メモリセルアレイ１０１内のすべてのメモリセルに対するプログラム／イレーズ動作を行うためのアドレスを自動的に出力する。
【００４７】
データ入出力バッファ１２０は、外部から入出力パッドＩ／Ｏ（０）〜Ｉ／Ｏ（７）を介して入力されたデータを受け取り、このデータをＹゲートユニット１０３に供給するとともに、コマンド関連のデータをコマンド制御回路１４０に供給する。また、メモリセルアレイ１０１から読み出され、Ｙゲートユニット１０３より供給されたデータを、所定の入出力パッドＩ／Ｏ（０）〜Ｉ／Ｏ（７）を介して外部に出力する。
【００４８】
入力バッファ１３１〜１３４は、コントロールパッドＰ１〜Ｐ４を介して外部から入力される各種の制御信号を受けてバッファ処理し、コマンド制御回路１４０に供給する。この制御信号としては、例えば、データの読み出しを指示する出力イネーブル信号、フラッシュメモリ１００自体が選択されたことを示すチップイネーブル信号、データ書き込みまたはコマンド取り込みタイミングのトリガを与える信号、各種の試験モードに移行するための鍵を解除する信号等が含まれる。
【００４９】
このような制御信号として、本実施の形態では、入力バッファ１３１に対して、プログラム／イレーズのサイクリング試験を行う試験モードに移行するための所定電圧以上の信号が入力され、入力バッファ１３２に対して、この試験モード時の制御信号が入力されるものとする。また、入力バッファ１３３および１３４は、コマンド制御回路１４０からの試験モード信号を受けると、出力電圧をＬレベルに固定する機能を具備する。
【００５０】
コマンド制御回路１４０は、通常動作モードおよび試験モードの各動作モードでの回路内の動作を、外部からの入力信号に基づいて制御する。このコマンド制御回路１４０は、通常モードコマンドレジスタ１４１、試験モードコマンドレジスタ１４２およびステート制御部１４３を具備している。
【００５１】
通常モードコマンドレジスタ１４１は、通常モード時にのみ動作し、入出力パッドＩ／Ｏ（０）〜Ｉ／Ｏ（７）からデータ入出力バッファ１２０を介して入力されるコマンドコードを、内部の図示しないレジスタに格納し、デコードする。そして、このデコード結果と、コントロールパッドＰ１〜Ｐ４からの入力信号とに基づいて、ステート制御部１４３に対して処理を指示する。
【００５２】
試験モードコマンドレジスタ１４２は、入出力パッドＩ／Ｏ（０）〜Ｉ／Ｏ（７）からデータ入出力バッファ１２０を介して入力されるコマンドコードを、内部の図示しないレジスタに格納し、デコードする。そして、このデコード結果と、高電圧検出回路１６１からの検出結果に基づいて、試験モードの開始要求が行われたことを判断すると、通常モードコマンドレジスタ１４１の動作を停止させるとともに、ステート制御部１４３に対して試験モードで決められた処理の開始を指示する。また、コマンドコードのデコード結果に基づいて、試験モードの終了判断を行う。さらに、試験モードの実行中には、アドレスバッファ１１１と入力バッファ１３３および１３４とに対して、試験モード信号Ｓ１を出力する。
【００５３】
ステート制御部１４３は、通常モードコマンドレジスタ１４１および試験モードコマンドレジスタ１４２からの指示に応じて、対応する所定のアルゴリズムを発生し、Ｘデコーダ１０２、Ｙゲートユニット１０３、アドレスシーケンサ１１２、データ入出力バッファ１２０および高電圧発生回路１５０に対して制御信号を出力して、これらの動作を制御する。また、データ入出力バッファ１２０に対しては、上記の指示に基づいてデータの入力／出力を指示するためのステータス信号を出力する。
【００５４】
なお、コマンド制御回路１４０におけるコマンド入力タイミング、およびサイクリング試験時の動作タイミングの基となるトリガ信号は、コントロールパッドＰ２から入力バッファ１３２を介して入力される信号によって与えられる。また、コマンド制御回路１４０は、例えばコントロールパッドＰ３から入力バッファ１３３を通じてチップイネーブル信号を受信すると、装置内の駆動電圧を低下させるためのパワーダウン信号ＰＤを出力する。このパワーダウン信号ＰＤの出力先には、アドレスバッファ１１１、データ入出力バッファ１２０、入力バッファ１３１〜１３４が含まれる。
【００５５】
高電圧発生回路１５０は、コマンド制御回路１４０の制御の下で、プログラム／イレーズ動作を実行する際に使用する電圧を生成して、Ｘデコーダ１０２およびＹゲートユニット１０３に供給する。
【００５６】
高電圧検出回路１６１は、コントロールパッドＰ１における入力電圧を監視し、その電圧が所定の電圧値に達した場合に、試験モードコマンドレジスタ１４２に対して検出信号を出力する。
【００５７】
また、電源パッドＶｃｃおよびＶｓｓに対しては、フラッシュメモリ１００を駆動させるための電源電圧およびグランド電圧がそれぞれ供給される。
このフラッシュメモリ１００は、通常モードでは、入出力パッドＩ／Ｏ（０）〜Ｉ／Ｏ（７）から入力されるコマンドコードが通常モードコマンドレジスタ１４１によりデコードされ、このデコード結果とコントロールパッドＰ１〜Ｐ４から入力される制御信号とに基づいて、ステート制御部１４３で所定のアルゴリズムが実行されることにより動作する。
【００５８】
データの書き込み時には、そのデータが入出力パッドＩ／Ｏ（０）〜Ｉ／Ｏ（７）からデータ入出力バッファ１２０を介してＹゲートユニット１０３に入力され、書き込み先のアドレスがアドレスパッドＡ（０）〜Ａ（２１）から入力される。このとき、ステート制御部１４３で実行されるアルゴリズムに従って、アドレスシーケンサ１１２、Ｘデコーダ１０２、Ｙゲートユニット１０３および高電圧発生回路１５０の動作が制御され、メモリセルアレイ１０１上の指定されたアドレスにデータが書き込まれる。
【００５９】
また、データの読み出し時には、読み出しを行うアドレスがアドレスパッドＡ（０）〜Ａ（２１）より入力され、メモリセルアレイ１０１から読み出されたデータは、入出力パッドＩ／Ｏ（０）〜Ｉ／Ｏ（７）より出力される。
【００６０】
一方、試験モードへの移行は、Ｉ／Ｏ（０）〜Ｉ／Ｏ（７）に入力されるコマンドコードと、コントロールパッドＰ１に入力される高電圧信号とに基づいて判断される。コントロールパッドＰ１に入力される高電圧信号は、高電圧検出回路１６１において検出され、検出信号が試験モードコマンドレジスタ１４２に対して出力される。
【００６１】
図３は、高電圧検出回路１６１の回路構成例を示す図である。
高電圧検出回路１６１は、例えば図３に示すように、Ｎチャネル型のＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタと呼称する）１６１ａ、１６１ｂおよび１６１ｃと、Ｐチャネル型のＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタと呼称する）１６１ｄと、バッファ１６１ｅおよび１６１ｆによって構成される。
【００６２】
ＮＭＯＳトランジスタ１６１ａのドレインおよびゲートには、コントロールパッドＰ１からの信号が入力される。また、ＮＭＯＳトランジスタ１６１ａのソースは、ＮＭＯＳトランジスタ１６１ｂのドレインおよびゲートに接続され、このＮＭＯＳトランジスタ１６１ｂのソースがＰＭＯＳトランジスタ１６１ｄのドレインに接続されている。
【００６３】
ＰＭＯＳトランジスタ１６１ｄおよびＮＭＯＳトランジスタ１６１ｃの双方のゲートには、基準電圧Ｖｒｅｆが印加されている。また、ＰＭＯＳトランジスタ１６１ｄのソースとＮＭＯＳトランジスタ１６１ｃのドレインとが接続され、この接続点には、バッファ１６１ｅおよび１６１ｆが直列に接続されて、その出力が高電圧検出信号ＨＰ１となっている。また、ＮＭＯＳトランジスタ１６１ｃのドレインは接地されている。
【００６４】
この高電圧検出回路１６１では、コントロールパッドＰ１からの入力電圧が、ＮＭＯＳトランジスタ１６１ａおよび１６１ｂにおいて増幅作用を受け、ＰＭＯＳトランジスタ１６１ｄに印加される。一方、ＰＭＯＳトランジスタ１６１ｄは、ドレイン電位が基準電圧Ｖｒｅｆに達した場合にＯＮし、このときバッファ１６１ｅおよび１６１ｆを介して、高電圧検出信号ＨＰ１が試験モードコマンドレジスタ１４２に対して出力される。
【００６５】
このような回路では、基準電圧Ｖｒｅｆを適当な値に設定することで、コントロールパッドＰ１に対して、通常モード時に印加される電圧の最大値より十分高い電圧が印加された場合にのみ、高電圧検出信号ＨＰ１を出力させることができる。従って、このような高電圧検出信号ＨＰ１に基づいて試験モードの実行要求を判断することで、通常モード時に、一般のユーザが誤って試験モードに移行させてしまうことが防止される。
【００６６】
図４は、試験モードの実行前後における試験モードコマンドレジスタ１４２の処理を順に示すフローチャートである。
ウェハレベルでのプログラム／イレーズ動作のサイクリング試験を行う場合、試験装置からの信号入力のためのピンは、電源パッドＶｃｃおよびＶｓｓと、コントロールパッドＰ１およびＰ２、入出力パッドＩ／Ｏ（０）〜Ｉ／Ｏ（７）に対して接続される。ステップＳ４０１において、試験モードコマンドレジスタ１４２は、入出力パッドＩ／Ｏ（０）〜Ｉ／Ｏ（７）からデータ入出力バッファ１２０を介して入力されるコマンドコードを順次デコードし、試験モードの実行開始を要求するコマンドコードが入力された場合に、ステップＳ４０２に進む。
【００６７】
ステップＳ４０２において、高電圧検出回路１６１からの高電圧検出信号ＨＰ１を監視し、この信号がＨレベルとなった場合に、ステップＳ４０３に進む。これにより、コントロールパッドＰ１に対する高電圧の印加を判断し、この判断とコマンドコードの判断とに基づいて、試験モードの実行を開始させる。
【００６８】
ステップＳ４０３において、ステート制御部１４３に対して、試験モードに対応するアルゴリズムを発生するように指示する。ステート制御部１４３は、この指示に応じて所定のアルゴリズムを発生し、各部を制御する。試験モードでは、アドレスパッドＡ（０）〜Ａ（２１）に対して信号が入力されず、ステート制御部１４３からの指示に基づいて、アドレスシーケンサ１１２が自動的に書き込みアドレスを生成して、Ｘデコーダ１０２およびＹゲートユニット１０３に対して供給する。書き込みや消去の結果はデータ入出力バッファ３２０および入出力パッドＩ／Ｏ（０）〜Ｉ／Ｏ（７）を通じて外部に出力され、これにより書き換え特性の評価や不良メモリセルのスクリーニングを行うことが可能となる。なお、このとき、通常モードコマンドレジスタ１４１は、試験モードコマンドレジスタ１４２からの通知に応じて、動作を停止する。
【００６９】
また、このような処理とともに、ステップＳ４０４において、試験モード信号Ｓ１をＨレベルに変化させる。この試験モード信号Ｓ１は、信号入力が行われないアドレスバッファ１１１と入力バッファ１３３および１３４に対して出力される。
【００７０】
ステップＳ４０５において、入力されるコマンドコードを監視し、このデコード結果により試験モードの実行終了の要求を受けた場合には、ステップＳ４０６に進む。ステップＳ４０６において、通常モードコマンドレジスタ１４１に対して、試験モードの実行終了について通知する。これにより、通常モードコマンドレジスタ１４１の動作が再開される。また、これとともに、ステップＳ４０６において、試験モード信号Ｓ１をＬレベルに変化させる。
【００７１】
次に、試験モード信号Ｓ１に基づくアドレスバッファ１１１、入力バッファ１３３および１３４の動作について説明する。
図５は、例として入力バッファ１３３の回路構成例を示す図である。なお、アドレスバッファ１１１および入力バッファ１３４についても、同様の回路構成を有している。
【００７２】
図５に示すように、入力バッファ１３３は、２つのＮＯＲ（排他的論理和）ゲート１３３ａおよび１３３ｂと、インバータ１３３ｃとを具備する。ＮＯＲゲート１３３ａには、パワーダウン信号ＰＤと試験モード信号Ｓ１とが入力され、その出力はインバータ１３３ｃを介してＮＯＲゲート１３３ｂに入力される。また、ＮＯＲゲート１３３ｂの他方の入力には、コントロールパッドＰ３からの信号が供給される。
【００７３】
このような回路では、パワーダウン信号ＰＤと試験モード信号Ｓ１とがともにＬレベルの場合にのみ、コントロールパッドＰ３の入力信号がそのまま出力される。また、パワーダウン信号ＰＤと試験モード信号Ｓ１のいずれか一方でもＨレベルとなった場合は、出力は必ずＬレベルに固定される。
【００７４】
なお、例えばＮＯＲゲート１３３ａを、入力バッファ１３３に設けずに、パワーダウン信号ＰＤを出力するコマンド制御回路１４０内の論理回路の出力段に設けてもよい。
【００７５】
ところで、上述したように、試験モードが実行される場合、アドレスパッドＡ（０）〜Ａ（７）と、コントロールパッドＰ３およびＰ４には、入力されるべき信号が存在しない。本実施の形態では、試験モード時には、これらにそれぞれ対応するアドレスバッファ１１１、入力バッファ１３３および１３４に対して試験モード信号Ｓ１が入力され、各バッファの出力がＬレベルに固定される。このため、アドレスパッドＡ（０）〜Ａ（７）とコントロールパッドＰ３およびＰ４に対して試験用のピンを接続しないで開放状態とした場合でも、対応する各バッファからコマンド制御回路１４０に出力される信号電位がＬレベルに安定した状態となり、コマンド制御回路１４０が誤動作することがない。
【００７６】
従って、本実施の形態の場合、全３８個のパッドのうち、試験装置からのピンの接続が必要なのは、電源パッドＶｃｃおよびＶｓｓが各２個ずつと、入出力パッドＩ／Ｏ（０）〜Ｉ／Ｏ（７）、コントロールパッドＰ１およびＰ２の合計１４個となる。これは、接続が必要なピンの数が少ないほどその時点での同測数が単純に増加するものとすると、３８個のピンの接続が必要な従来のフラッシュメモリと比較して同測数が２．７倍となり、試験コストが３７％まで減少することになる。また、試験装置に対する設備投資額の削減効果も得られる。
【００７７】
次に、図６は、本発明の第２の実施の形態に係るフラッシュメモリの内部構成を示すブロック図である。なお、図６では、図２と同じ構成要素については同じ符号を付して示しており、それらの説明については省略する。
【００７８】
上記の第１の実施の形態では、コマンドコードと高電圧印加とによって試験モードの実行開始を判断していたが、本実施の形態では、コマンドコードを用いず、高電圧印加のみによって試験モードへ移行することが可能なフラッシュメモリ２００について示している。
【００７９】
このフラッシュメモリ２００では、コントロールパッドＰ１と、アドレスパッドＡ（２１）と用いて、試験モードを実行させるための高電圧印加が行われる。そのために、コントロールパッドＰ１の出力側に高電圧検出回路１６１が設けられるとともに、アドレスパッドＡ（２１）の出力側にも高電圧検出回路２６２が設けられている。各検出回路は同様の構成を有しており、入力電圧が所定値に達すると、高電圧検出信号ＨＰ２およびＨＡ２をそれぞれコマンド制御回路２４０に対して出力する。
【００８０】
また、コマンド制御回路２４０において、試験モードコマンドレジスタ２４２は、コマンドコードの供給を受けず、高電圧検出回路１６１および２６２からの高電圧検出信号ＨＰ２およびＨＡ２を受信して、試験モードの実行開始要求を判断する。そして、上記実施の形態と同様に、ステート制御部１４３に試験モードに対応するアルゴリズムを発生させるように指示するとともに、アドレスバッファ１１１と入力バッファ１３３および１３４に対して試験モード信号Ｓ２を出力する。なお、試験モード時には、試験中のデバイス、すなわちメモリセルアレイ１０１のステータスを外部に出力するために、入出力パッドＩ／Ｏ（７）および対応するデータ入出力バッファ１２０が使用される。
【００８１】
ここで、図７は、試験モードコマンドレジスタ２４２が具備する試験モードコマンドデコーダの回路構成例を示す図である。
図７に示す試験モードコマンドデコーダ２４２ａは、高電圧検出信号ＨＰ２およびＨＡ２の入力を受けるＮＡＮＤ（排他的論理積）ゲート２４２ｂと、このＮＡＮＤゲート２４２ｂからの信号を受けて試験モード信号Ｓ２を出力するインバータ２４２ｃとによって構成される。この試験モードコマンドデコーダ２４２ａでは、高電圧検出信号ＨＰ２およびＨＡ２の双方がＨレベルとなった場合のみ、出力される試験モード信号Ｓ２がＬレベルとなる。従って、コントロールパッドＰ１と、アドレスパッドＡ（２１）の双方に所定値以上の高電圧が印加された場合に、試験モードに移行する。
【００８２】
このようなフラッシュメモリ２００の場合、試験モードに移行して試験を行うためには、アドレスパッドＡ（０）〜Ａ（２０）、コントロールパッドＰ３およびＰ４、入出力パッドＩ／Ｏ（０）〜Ｉ／Ｏ（６）がデータ入力部または出力部として使用されない。また、試験モード時には、アドレスパッドＡ（０）〜Ａ（２０）、コントロールパッドＰ３およびＰ４にそれぞれ対応するアドレスバッファ１１１、入力バッファ１３３および１３４に対して試験モード信号Ｓ２が入力され、各バッファの出力がＬレベルに固定される。なお、入出力パッドＩ／Ｏ（０）〜Ｉ／Ｏ（６）にそれぞれ対応するデータ入出力バッファ１２０については、出力を一定電圧値に固定する機構を設ける必要はない。
【００８３】
従って、本実施の形態の場合、全３８個のパッドのうち、試験装置からのピンの接続が必要なのは、電源パッドＶｃｃおよびＶｓｓが各２個ずつと、コントロールパッドＰ１およびＰ２、アドレスパッドＡ（２１）、入出力パッドＩ／Ｏ（７）の合計８個となる。接続が必要なピンの数が少ない程その時点での同測数が単純に増加するものとすると、このフラッシュメモリ２００では、３８個のピンの接続が必要な従来のフラッシュメモリと比較して同測数が４．７５倍となり、試験コストを２１％まで減少させることができる。
【００８４】
【発明の効果】
以上説明したように、本発明の半導体装置では、試験モード時に使用されない入力パッドに対応する入力回路は、試験モード検出回路からの試験モード信号の入力を受けると、対応する入力パッドからの信号にかかわらず出力電圧を一定値に固定する。これにより、各入力回路の出力側に接続された内部回路の入力電圧が安定し、この内部回路の誤動作が防止される。従って、試験モード時に使用されない入力パッドに対してバイアス用のピンを接続する必要がなくなり、ピンの接続が必要な入力パッドの数が減少するので、試験モード時の同測数が増加し、製造コストを抑制することができる。
【００８５】
また、本発明の半導体装置の試験方法では、試験モード時に使用されない入力パッドに対応する入力回路は、試験検出回路からの試験モード信号の入力を受けると、対応する入力パッドからの信号にかかわらず出力電圧を一定値に固定する。これにより、各入力回路の出力側に接続された内部回路の入力電圧が安定してこの内部回路の誤動作が防止される。従って、試験モード時に使用されない入力パッドに対してバイアス用のピンを接続する必要がなくなり、ピンの接続が必要な入力パッドの数が減少するので、試験モード時の半導体装置の同測数が増加し、各半導体装置の製造コストを抑制することができる。
【図面の簡単な説明】
【図１】本発明の半導体装置の原理を説明するための原理図である。
【図２】本発明の第１の実施の形態に係るフラッシュメモリの内部構成を示すブロック図である。
【図３】高電圧検出回路の回路構成例を示す図である。
【図４】試験モードの実行前後における試験モードコマンドレジスタの処理を順に示すフローチャートである。
【図５】入力バッファの回路構成例を示す図である。
【図６】本発明の第２の実施の形態に係るフラッシュメモリの内部構成を示すブロック図である。
【図７】試験モードコマンドレジスタが具備する試験モードコマンドデコーダの回路構成例を示す図である。
【図８】従来のフラッシュメモリの内部構成を示すブロック図である。
【符号の説明】
１  半導体装置
１１、１２、１３、１４、１５  入力パッド
２１、２２、２３、２４、２５  入力回路
３０  内部回路
３１  試験モード検出回路
３２  試験モード制御回路
４０  高電圧検出回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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