(57)【要約】【課題】デコード回路において、信号線の切り替え時にノイズが発生する。【解決手段】第１発生部１４は、所定のビット数の垂直側デコード原信号２０を垂直側駆動回路１８に所定のタイミングで供給する。垂直側駆動回路１８は、トランジスタを直列に配列したデコード回路を内部に有し、垂直側デコード原信号２０によりそれらのトランジスタを制御する。第１発生部１４は、直前の垂直側デコード原信号２０に対して、１ビットの値だけが異なる垂直側デコード原信号２０を順次垂直側駆動回路１８に出力する。これにより、トランジスタの動作に伴い発生するノイズの発生を抑制できる。【選択図】        図１
2004177834.tif 000002
【特許請求の範囲】
【請求項１】
所定のビット数のデコード原信号を出力する発生部と、
前記デコード原信号に応じて、複数の信号線のうち特定の信号線を選択して駆動するデコード部と、
を備え、すべての信号線を駆動する一連の過程において、前記発生部は、直前に出力したデコード原信号に対して、前記所定のビット数より少ない規定ビット数だけ値が異なるデコード原信号を順次前記デコード部に供給することを特徴とする駆動回路。
【請求項２】
前記発生部は、最後の信号線を指定するためのデコード原信号と、最初の信号線を指定するためのデコード原信号とが前記規定ビット数だけ異なるようにデコード原信号を順次前記デコード部に出力することを特徴とする請求項１に記載の駆動回路。
【請求項３】
前記発生部は、最初の信号線から所定の信号線までの範囲において、直前に出力したデコード原信号に対して、前記規定ビット数だけが異なる第１の規則性に基づいてデコード原信号を順次出力し、前記所定の信号線から最後の信号線までの範囲において、前記最後の信号線を指定するためのデコード原信号と前記最初の信号線を指定するためのデコード原信号とが前記規定ビット数だけ異なる状態に戻すように、前記第１の規則性とは異なる第２の規則性に基づいてデコード原信号を順次出力することを特徴とする請求項１または２に記載の駆動回路。
【請求項４】
前記第２の規則性に基づいて順次出力されるデコード原信号は、前記第１の規則性に基づいて順次出力されるデコード原信号と一致しないようビットの変化の順序が定められていることを特徴とする請求項３に記載の駆動回路。
【請求項５】
並列に設けられた複数の信号線を順次駆動する方法において、
単位駆動期間毎に異なるビット列を入力する入力ステップと、
入力されたビット列に応じて、単位駆動期間毎に異なる信号線を選択および駆動する出力ステップと、
を含み、前記入力ステップにおいて入力する前記ビット列は、一連の過程において隣接する単位駆動期間の間で前記ビット列の総ビット数より少ないビットのみ変化する規則に従うものであり、前記出力ステップは、入力したビット列の変化に伴い、前記複数の信号線を一方向に走査する要領にて選択および駆動することを特徴とする駆動方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、複数の信号線を順次駆動する技術およびその技術により画素を駆動する技術に関し、とくにデコーダを用いたものに関する。
【０００２】
【従来の技術】
近年ガラス基板上に半導体薄膜を形成した半導体装置、例えば薄膜トランジスタ（以下単に「トランジスタ」という）を使用したアクティブマトリクス型表示装置が急速に普及している。アクティブマトリクス型表示装置は、表示素子に液晶やＥＬ（Ｅｌｅｃｔｒｏ  Ｌｕｍｉｎｅｓｃｅｎｃｅ）素子などを用いる。このような表示装置は、画素が格子状に多数配列された画素パネルと、特定の画素を選択し、駆動するための水平側駆動回路と垂直側駆動回路を有する。それぞれの駆動回路は、シフトレジスタやデコーダを用いて、各画素に接続された信号線を順次選択し、駆動用の電圧を印加する。
【０００３】
駆動回路には、特許文献１に開示されるごとく格子状に配置された画素の行または列に対応して、画素駆動用の信号伝送に用いる複数の信号線が接続されている。それぞれの信号線には、例えば複数のｐチャネル型トランジスタが直列に配置されたデコード回路が接続され、そのトランジスタにカウンタ等で生成されたデコード原信号が入力される。各信号線に接続されたデコード回路におけるトランジスタの配置はそれぞれ異なっているので、デコード原信号に基づいてすべてのｐチャネル型トランジスタがオンになる１本の信号線が選択される。そして、駆動回路は、選択された信号線に対して所定の電圧を印加して、対応する画素を駆動させる。なお、ｐチャネル型トランジスタがｎチャネル型トランジスタであってもよい。
【０００４】
【特許文献１】
特公平７−６６２５６号公報
【特許文献２】
特公平６−２８４２４号公報
【０００５】
【発明が解決しようとする課題】
一般に回路には電気容量が存在する。この電気容量はデコーダに含まれるトランジスタの動作に応じて影響をうける。そのため、デコード原信号の切り替わりによりいずれかのビットが変化してトランジスタが動作すると、その影響が駆動回路の出力にも伝わりノイズが発生する。デコード原信号において、電位の変化するビットの数が多いほど、大きなノイズが発生しやすくなる。例えばデコード原信号が「００００００」から「０００００１」に切り替わるときより、デコード原信号が「０１１１１１」から「１０００００」に切り替わるときのほうが発生するノイズが大きくなる。また、一般にトランジスタは状態が変化する際に多くの電流を消費するので、トランジスタの状態が変化する回数が多いほど電力消費量が増大する。
【０００６】
本発明者はそうした点に着目して本発明をなしたものであり、その目的は、デコード回路において発生するノイズを低減すること、画素パネルおける表示不良を低減し、画質を向上すること、デコード回路における電力の消費量を減らすことにある。また、一定の電圧レベルを保持するレベル固定回路およびそれを利用した表示装置を提供すること、電圧レベルを保持するための素子数が少ないレベル固定回路およびそれを利用した表示装置を提供すること、消費電力の小さいレベル固定回路およびそれを利用した表示装置を提供することにある。
【０００７】
【課題を解決するための手段】
本発明のある態様は、複数の信号線に所定の電圧を印加する駆動回路である。
この駆動回路は、所定のビット数のデコード原信号を出力する発生部と、前記デコード原信号に応じて、複数の信号線のうち特定の信号線を選択して駆動するデコード部とを備え、すべての信号線を駆動する一連の過程において、前記発生部は、直前に出力したデコード原信号に対して、前記所定のビット数より少ない規定ビット数だけ値が異なるデコード原信号を順次前記デコード部に供給する。「デコード原信号」は、デコード部に入力される信号である。これにより、デコード原信号の切り替わりにともない状態が変化するトランジスタの数を少なくできる。
【０００８】
前記発生部は、最後の信号線を指定するためのデコード原信号と、最初の信号線を指定するためのデコード原信号とが前記規定ビット数だけ異なるようにデコード原信号を順次前記デコード部に出力してもよい。これにより、繰り返し走査する場合でもノイズの発生を抑えることができる。
【０００９】
前記発生部は、最初の信号線から所定の信号線までの範囲において、直前に出力したデコード原信号に対して、前記規定ビット数だけが異なる第１の規則性に基づいてデコード原信号を順次出力し、前記所定の信号線から最後の信号線までの範囲において、前記最後の信号線を指定するためのデコード原信号と前記最初の信号線を指定するためのデコード原信号とが前記規定ビット数だけ異なる状態に戻すように、前記第１の規則性とは異なる第２の規則性に基づいてデコード原信号を順次出力してもよい。「第２の規則性」は、例えば第１の規則性と同様に、直前に出力したデコード原信号に対して、１ビットだけが異なるようにデコード原信号を出力する規則であってもよいし、規定ビット数より少ない範囲でビットが異なるようにデコード原信号を出力する規則であってもよい。これにより、例えば信号線の本数が２の累乗でない場合でも、すべての信号線を駆動する一連の過程において、多くのビットの値が同時に変化することを防ぐことができる。
【００１０】
前記第２の規則性に基づいて順次出力されるデコード原信号は、前記第１の規則性に基づいて順次出力されるデコード原信号と一致しないようビットの変化の順序が定められてもよい。これにより、１回の選択課程において同一の信号線が複数回選択されることを防止できる。
【００１１】
本発明の別の態様は、並列に設けられた複数の信号線を順次駆動する方法である。この方法は、単位駆動期間毎に異なるビット列を入力する入力ステップと、入力されたビット列に応じて、単位駆動期間毎に異なる信号線を選択および駆動する出力ステップとを含み、前記入力ステップにおいて入力する前記ビット列は、一連の過程において隣接する単位駆動期間の間で前記ビット列の総ビット数より少ないビットのみ変化する規則に従うものであり、前記出力ステップは、入力したビット列の変化に伴い、前記複数の信号線を一方向に走査する要領にて選択および駆動する。「単位駆動期間」は、一本の信号線を選択し、駆動する期間である。「一方向に走査する要領にて選択および駆動」とは、並列に設けられた複数の信号線を、一方向に一本ずつ順に選択して駆動することである。
【００１２】
なお、以上の構成要素の任意の組合せや組み替えもまた、本発明の態様として有効である。
【００１３】
【発明の実施の形態】
図１は、実施の形態に係る駆動回路を有する画像表示装置１０の構成図である。画素パネル３０はｍ行×ｎ列で配置された複数の画素２８を有し、それぞれの画素２８は走査信号線Ｇ１、Ｇ２・・・Ｇｍ（以下、単に「走査信号線Ｇ」ともいう）の一行と、データ信号線Ｓ１、Ｓ２・・・Ｓｎ（以下、単に「データ信号線Ｓ」ともいう）の一列とに接続されている。第１発生部１４は、所定のビット数の垂直側デコード原信号２０を垂直側駆動回路１８に出力する。垂直側駆動回路１８は、第１発生部１４から供給された垂直側デコード原信号２０に基づいて、いずれかの走査信号線Ｇを選択し、画素２８の駆動に必要な電圧を印加する。
垂直側デコード原信号２０は、電圧を印加する走査信号線Ｇを指定するための信号であり、例えば複数の信号線で供給される複数ビットの信号である。垂直側駆動回路１８は、例えば垂直側デコード原信号２０の各ビットにより制御されるトランジスタを直列に配置したデコード回路を走査信号線Ｇごとに有する。これにより、垂直側駆動回路１８は、全てのトランジスタがオンになった走査信号線Ｇを選択して駆動できる。この走査信号線Ｇの選択時に、状態が切り替わるトランジスタの数を少なくすることでノイズの発生を抑えることができる。
【００１４】
第２発生部１６は、第１発生部１４と同様に所定のビット数の水平側デコード原信号２２を水平側駆動回路２６に出力する。水平側駆動回路２６は、第２発生部１６から供給された水平側デコード原信号２２に基づいて、対応する列のサンプリングタイミングをサンプルホールド回路２４に指示する。サンプルホールド回路２４は、列毎に映像信号をサンプリングして、それらの列に対応するデータ信号線Ｓにサンプリングした電圧を印加する。
【００１５】
同期制御部１２は、水平同期信号Ｈｐと垂直同期信号Ｖｐとに基づいて第１スタートパルスＳＴ１および第２スタートパルスＳＴ２並びに第１クロックパルスＣＰ１および第２クロックパルスＣＰ２を生成する。第１発生部１４は、第１スタートパルスＳＰ１および第１クロックパルスＣＰ１に基づいて、走査信号線Ｇを上方から下方へ順次指定する垂直側デコード原信号２０を生成し、第１クロックパルスＣＰ１の立ち上がりもしくは立ち下がりのタイミングで順に垂直側駆動回路１８に出力する。同様に第２発生部１６は、第２スタートパルスＳＴ２および第２クロックパルスＣＰ２に基づいて水平側デコード原信号２２を水平側駆動回路２６に出力する。垂直側駆動回路１８および水平側駆動回路２６の内部構成は同等であるため、以下垂直側駆動回路１８を例に説明する。
【００１６】
図２は、図１の第１発生部１４が出力する一連の垂直側デコード原信号２０の一例を示す図である。本実施の形態において、垂直側デコード原信号２０は、第１デコード原信号Ｄとその信号を反転した第２デコード原信号ＸＤとを組み合わせたものである。本図は、走査信号線Ｇの本数が２６本の場合の垂直側デコード原信号２０を示しており、２６本の走査信号線Ｇをそれぞれ一意に指定するために、第１デコード原信号Ｄおよび第２デコード原信号ＸＤはそれぞれ６ビットになっている。第１発生部１４は、この６ビットの第１デコード原信号Ｄを、Ｄ０からＤ５までの６本の信号線で垂直側駆動回路１８に出力する。第２デコード原信号ＸＤは、第１デコード原信号Ｄと同様にＸＤ０からＸＤ５までの６本の信号線で垂直側駆動回路１８に出力される。第１発生部１４は、これらの第１デコード原信号Ｄおよび第２デコード原信号ＸＤを、１番目から６４番目まで順番に図１の第１デコーダ１８に出力する。例えば、まず第１発生部１４は、第１デコード原信号Ｄとして「００００００」を出力し、次のタイミングで「０００００１」を出力する。そして、６４番目の第１デコード原信号Ｄ「１０００００」を出力すると、１番目の「００００００」を出力する。
【００１７】
１番目から６４番目までの一連の第１デコード原信号Ｄにおいて、任意のタイミングにおける第１デコード原信号Ｄは、直前の第１デコード原信号Ｄに対して１ビット分の電圧値が変化しているだけである。例えば、２番目の第１デコード原信号Ｄは「０００００１」であり、３番目の第１デコード原信号Ｄは「００００１１」である。また、第２デコード原信号ＸＤについても同様に連続するタイミングで出力する第２デコード原信号ＸＤは互いに１ビット分の電圧値が変わっているだけである。また、一連の第１デコード原信号Ｄおよび第２デコード原信号ＸＤにおいて、重複するものはない。このような垂直側デコード原信号２０に対応するように、トランジスタを垂直側駆動回路１８に配置することにより、走査信号線を切り替える際に動作するトランジスタの数を少なくし、ノイズの発生を抑えることができる。これにより、装置の誤動作を防ぎ、例えば表示装置における画質を向上できる。また、状態が切り替わるトランジスタの数を少なくできるので、消費電力を抑えることができる。
【００１８】
図３は、垂直側駆動回路１８の内部構成図である。デコード回路４８は、第１デコード原信号Ｄおよび第２デコード原信号ＸＤの組み合わせに応じて、電圧を印加する走査信号線Ｇを選択する。このデコード回路４８には、第１デコード原信号Ｄまたは第２デコード原信号ＸＤにより制御される複数のｐチャネル型のトランジスタ４４が直列に接続されている。このトランジスタ４４の組み合わせは、第１デコード原信号Ｄに基づいて決められる。第１発生部１４は垂直側駆動回路１８に対して、第１デコード原信号Ｄと第２デコード原信号ＸＤを同時に供給してもよいし、交互に供給してもよい。交互に供給することで、第１デコード原信号Ｄと第２デコード原信号ＸＤを同時に供給する場合に比べて、同時に状態が変化するトランジスタの数を減らすことができる。
【００１９】
本図において、第１デコード回路４８ａは、図２の１番目の第１デコード原信号Ｄと第２デコード原信号ＸＤの組み合わせのときに全てのトランジスタ４４がオンになり、走査信号線Ｇ１に電圧を印加するための回路である。第２デコード回路４８ｂは、２番目の第１デコード原信号Ｄと第２デコード原信号ＸＤの組み合わせのときに全てのトランジスタ４４がオンになり、走査信号線Ｇ２に電圧を印加するための回路である。このような複数の回路が、第１デコード原信号Ｄと第２デコード原信号ＸＤの組み合わせに対応するように６４番目まで順に並んでいる。すなわち、垂直側駆動回路１８は、隣り合う画素に接続された走査信号線Ｇをそれぞれ選択するためのデコード回路４８を第１デコード原信号Ｄの昇順または降順に有する。第１電位決定部４６ａは、走査信号線Ｇ１が選択された時および選択されなかった時とで、それぞれ予め定められた電圧を印加する。同様に、第２電位決定部４６ｂは、走査信号Ｇ２に予め定められた電圧を印加する。このような電位決定部４６は、走査信号線Ｇごとに設けられる。第１選択無効化回路６２は、垂直側デコード原信号２０にかかわらずＥＮＢ反転信号に基づいて強制的に負電圧電源ＶＢＢに接続あるいは切断するトランジスタである。電位決定部４６および第１選択無効化回路６２については後述する。
【００２０】
図４は、別の形態における一連の垂直側デコード原信号２０の一例を示す図である。本図は、直前の第１デコード原信号Ｄに対して最大で２ビットの値が変化する例である。例えば、３番目の第１デコード原信号Ｄに対して４番目の第１デコード原信号Ｄは１ビットの値が変化している。そして、４番目の第１デコード原信号Ｄに対して５番目の第１デコード原信号Ｄは２ビットの値が変化している。このような垂直側デコード原信号２０でも同時に動作するトランジスタの個数を少なくできる。他の例では、値が変化するビットの数がさらに多くてもよく、例えば、垂直側デコード原信号２０のビットの数の１／３、または１／２程度のビットが変化してもよい。
【００２１】
図５は、駆動すべき走査信号線Ｇの本数が２の累乗でない場合の垂直側デコード原信号２０の一例を示す図である。本図は走査信号線Ｇの本数が４０本の場合の例である。最後の走査信号線Ｇ４０を指定するための第１デコード原信号Ｄは「１１０１００」である。ここから最初の走査信号線Ｇ１を指定する「００００００」に戻すと、同時に３ビットが変化することになる。こうした場合、実際には信号線を駆動しないダミーの信号期間を設け、４０番目までに出力された第１デコード原信号Ｄとは重複しないようにして、１ビットずつ初期状態に戻してもよい。例えば、このダミー信号期間を垂直帰線期間に設けてもよい。
【００２２】
図６も駆動すべき走査信号線Ｇの本数が２の累乗でない場合の垂直側デコード原信号２０の一例を示す図である。本図は走査信号線Ｇの本数が４０本の場合の例であり、１番目の信号線から３７番目の信号線までの範囲と、３８番目の信号線から４０番目の信号線までの範囲におけるそれぞれの信号線に対応する垂直側デコード原信号２０のビットの変化の規則性は異なっている。図１の第１発生部１４は、最初の信号線から所定の信号線までの範囲において、直前に出力した第１デコード原信号Ｄに対して、１ビットだけが異なる第１の規則性に基づいて第１デコード原信号Ｄを順次出力し、所定の信号線から最後の信号線までの範囲において、最後の信号線を指定するための第１デコード原信号Ｄと最初の信号線を指定するための第１デコード原信号Ｄとが１ビットだけ異なる状態に戻すように、第１の規則性とは異なる第２の規則性に基づいて第１デコード原信号Ｄを順次出力する。これにより、走査信号線Ｇの本数が２の累乗でない場合でも、１ビットずつ初期状態に戻すことができる。第２の規則性に基づいて順次出力される第１デコード原信号Ｄは、第１の規則性に基づいて順次出力される第１デコード原信号Ｄと一致しないようビットの変化の順序が定められていてもよい。第１発生部１４は、垂直側デコード原信号２０をカウンタや論理素子等を用いて出力してもよいし、信号パターンをメモリに保持し、メモリに保持されたパターンに基づいて垂直側デコード原信号２０を生成して出力してもよい。
【００２３】
図７は、図３の第１電位決定部４６ａの内部構成図である。第１電位決定部４６ａは、入力した信号を予め決められた複数の電圧値のいずれかに固定して出力するレベル固定回路７０と、図３の第１選択無効化回路６２とは状態が反対になるように動作する第２選択無効化回路５０とを有する。レベル固定回路７０は、正電圧電源５２、信号線４０、スイッチ回路７２、帰還線７６、負電圧電源６０を有する。スイッチ回路７２は、スイッチ用トランジスタ５４と変換回路７４を有し、変換回路７４は、反転用トランジスタ５６と抵抗用トランジスタ５８を有する。前提として、レベル固定回路７０は複数の同一導電型のトランジスタにより構成されているものとする。ここでは、これをｐチャネル型トランジスタとする。
【００２４】
正電圧電源５２は、レベル固定回路７０で使用されるｐチャネル型トランジスタをオフ状態にする電圧（以下、「ＶＤＤ」という）を供給する。負電圧電源６０は、レベル固定回路７０で使用されるｐチャネル型トランジスタをオン状態にする電圧（以下、「ＶＢＢ」という）を供給する。
【００２５】
変換回路７４は、スイッチ回路７２の入力部に相当し、入力電圧を変換する。
スイッチ用トランジスタ５４は、正電圧電源５２と接続し、変換回路７４から入力する電圧に応じて、ＶＤＤを出力する。動作の詳細は後述する。帰還線７６は、スイッチ用トランジスタ５４の出力と信号線４０を接続し、スイッチ回路７２の出力からスイッチ回路７２の入力へ信号を帰還する。
【００２６】
レベル固定回路７０の動作をＰ１からＰ６の各部における電圧値とあわせて説明する。信号線４０において入力する信号の電圧がＶＤＤである場合、Ｐ１では、入力した信号の電圧がＶＤＤであり、Ｐ２でもＶＤＤになる。そして反転用トランジスタ５６にＶＤＤが入力される。反転用トランジスタ５６はＶＤＤに対して動作しないので、正電圧電源５２のＶＤＤは出力されず、Ｐ３では負電圧電源１８のＶＢＢが出力される。スイッチ用トランジスタ５４はＶＢＢにより動作するため、Ｐ４ではＶＤＤを出力する。これは、信号線４０における信号の電圧と同一であるため、Ｐ５では入力した信号の電圧と同じＶＤＤが出力される。
【００２７】
一方、信号線４０において入力する信号の電圧がＶＢＢである場合、Ｐ１において、入力した信号の電圧はＶＢＢであり、Ｐ２の反転用トランジスタ５６にＶＢＢが入力される。反転用トランジスタ５６はＶＢＢにより動作するため、Ｐ３の電圧値は、以下の通りで表される。
【数１】
2004177834.tif 000003
ここで、Ｒ５６は反転用トランジスタ５６の抵抗、Ｒ５８は抵抗用トランジスタ５８の抵抗である。なお、この値で後述のスイッチ用トランジスタ５４を動作させないようにするため、Ｒ５６はＲ５８より小さくする。上記の出力電圧に対してスイッチ用トランジスタ５４は動作しないため、正電圧電源５２のＶＤＤは出力されない。そのため、Ｐ４、Ｐ５の信号線４０における信号の電圧はＶＢＢである。
【００２８】
次にデコード回路４８ａがオフであり、かつ第２選択無効化回路５０がオフの場合、仮にレベル固定回路７０が設けられていないとすると、信号線４０はＶＤＤともＶＢＢとも接続されない状態となる。すなわち、信号線４０が非選択の場合、例えば回路中の漏れ電流などの影響によりＰ１の電位が下がりそうになる。
こうした場合に、レベル固定回路７０がこれを防止するよう動作する。この状態の前段階は、信号線４０において入力する信号の電圧がＶＤＤの状態であるとする。前述の通り、Ｐ１では信号線４０において入力する信号の電圧が規定されていない。そのため電圧は任意の雑音に影響される場合がある。Ｐ２の反転用トランジスタ５６には、前段階でのスイッチ用トランジスタ５４の出力電圧であるＶＤＤが帰還線７６を介して入力される。反転用トランジスタ５６はＶＤＤに対して動作しないので、正電圧電源５２のＶＤＤは出力されず、Ｐ３から負電圧電源１８のＶＢＢが出力される。スイッチ用トランジスタ５４はＶＢＢにより動作するため、Ｐ４はＶＤＤを出力する。Ｐ５の信号線４０における信号の電圧はＶＤＤとなると共に、スイッチ用トランジスタ５４から出力されたＶＤＤは再び帰還線７６を介して反転用トランジスタ５６に入力される。つまり、Ｐ１の電位がＶＤＤまたはＶＤＤとＶＢＢの中間電位の状態になった場合、スイッチ用トランジスタ５４が設けられていることにより、次に信号線４０が選択されるまでＰ１の電位は正電圧電源５２のＶＤＤになる。なお、以上の実施の形態では、所定のトランジスタはｐチャネル型トランジスタとして説明したが、これはｎチャネル型トランジスタでもかまわない。
【００２９】
以上の構成によるレベル固定回路７０の動作は以下の通りである。レベル固定回路７０の信号線４０は電圧がＶＤＤである信号を入力する。信号はさらにスイッチ回路７２に入力される。スイッチ回路７２は、入力した信号の電圧がＶＤＤであるときは、ＶＤＤを出力する。スイッチ回路７２の出力は、帰還線７６を介して信号線４０に接続され、信号線４０からＶＤＤを出力すると共に、再びスイッチ回路７２に入力される。そのため、スイッチ回路７２の入力信号は、スイッチ回路７２の出力信号と入力信号の和となる。その後、外部入力信号がＶＤＤより小さくなっても、スイッチ回路７２にはスイッチ回路７２の出力ＶＤＤが入力される。その結果、スイッチ回路７２からＶＤＤが出力され、信号線４０の出力もＶＤＤを保持する。
【００３０】
レベル固定回路７０により、信号線４０が所定の電圧により制御されていた前段階に続いて、信号線４０が所定の電圧により制御されなくなった後でも、前段階のスイッチ回路７２の出力をスイッチ回路７２の入力に帰還させることにより、スイッチ回路７２から所定の電圧を出力し、それによって信号線４０の電圧を保持することができる。
【００３１】
本実施の形態では、選択されている信号線は図３のデコード回路４８を介して負電圧電源ＶＢＢに直接接続されている。選択されていない信号線は、デコード回路４８ではなく、レベル固定回路７０を使用して正電圧電源ＶＤＤに接続される。
【００３２】
図３の第１選択無効化回路６２は、信号線４０と第１選択無効化回路６２をデコード原信号にかかわらず、ＥＮＢ反転信号をもとに強制的に接続あるいは切断するトランジスタである。第１選択無効化回路６２がオフになると、デコード原信号による信号が無効になる選択無効状態となる。
【００３３】
図７に戻り、第２選択無効化回路５０は、信号線４０と正電圧電源５２をデコード原信号にかかわらず、ＥＮＢ信号をもとに強制的に接続あるいは切断するトランジスタである。第２選択無効化回路５０がオンになると、デコード原信号による信号が無効になる選択無効状態となる。第１選択無効化回路６２とはオンとオフが反対の関係にある。
【００３４】
垂直側駆動回路１８の動作を各部における電圧値とあわせて説明する。信号線４０が選択無効状態の場合、ＥＮＢ反転信号により第１選択無効化回路６２がオフとなり、信号線４０は負電圧電源１８のＶＢＢと切断される。一方、ＥＮＢ信号により第２選択無効化回路５０がオンとなり、信号線４０が正電圧電源５２のＶＤＤと接続され、Ｐ１はＶＤＤとなる。これより、信号線４０はＶＤＤに接続され、レベル固定回路７０は上述した入力がＶＤＤの場合の動作をする。そのため、信号線４０のＰ５における電圧はＶＤＤとなる。
【００３５】
一方、信号線４０が図３のデコード回路４８によって選択されている場合、ＥＮＢ反転信号により第１選択無効化回路６２がオンになり、さらにデコード回路４８がデコード原信号によりすべてオンとなるため、信号線４０のＰ６はＶＢＢになる。一方、ＥＮＢ信号により第２選択無効化回路５０がオフとなるため、Ｐ２ではＶＢＢとなり、レベル固定回路７０にはＶＢＢが入力される。レベル固定回路７０は上述した入力がＶＢＢの場合の動作をする。そのため、信号線４０のＰ５における電圧はＶＢＢとなる。
【００３６】
さらに、信号線４０がデコード回路４８によって選択されていない場合、第１選択無効化回路６２と第２選択無効化回路５０は選択されている状態と同一の動作をするが、デコード回路４８がデコード原信号によりオンにならないため、信号線４０のＰ６とＰ１は、ＶＢＢまたはＶＤＤに定まらない。選択されていない状態が選択無効状態からの変化であるとすれば、Ｐ５の信号線４０の電圧はＶＤＤとなる。
【００３７】
図８は、垂直側駆動回路１８に入力されるデコード原信号とＥＮＢ信号のタイミングチャートを示す。デコード原信号による信号線４０の切り換えが行われる前後の期間は、ＥＮＢ信号がＶＢＢとなることによって、すべての信号線４０が負電圧電源１８のＶＢＢと切断される。その際、信号線４０は正電圧電源５２のＶＤＤと接続されることにより、すべての信号線４０がＶＤＤと接続され、選択無効状態となる。その後、ＥＮＢ信号がＶＤＤとなり、デコード原信号により選択された信号線４０は、所定のデコード回路４８がオンとなることで、負電圧電源ＶＢＢに接続される。また、選択されていない信号線４０は、レベル固定回路７０を介して正電圧電源５２のＶＤＤと接続される。
【００３８】
以上、本発明を実施の形態をもとに説明した。実施の形態は例示であり、それらの各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。
【００３９】
例えば第１の変形例として、図１の垂直側駆動回路１８およびサンプルホールド回路２４の後段に増幅用のバッファを設けてもよい。
【００４０】
第２の変形例として、図３の電位決定部４６、デコード回路４８および第１選択無効化回路６２を、全てｎチャネル型トランジスタで構成してもよい。
【００４１】
【発明の効果】
本発明によれば、デコード回路において発生するノイズを低減することができる。画素パネルおける表示不良を低減し、画質を向上することができる。さらに、デコード回路における電力の消費量を減らすことができる。
【図面の簡単な説明】
【図１】本実施の形態に係る画像表示装置の構成図である。
【図２】図１の第１発生部が出力する垂直側デコード原信号を示す図である。
【図３】図１の垂直側駆動回路の内部構成図である。
【図４】別の形態における、図１の第１発生部が出力する垂直側デコード原信号を示す図である。
【図５】更に別の形態における、図１の第１発生部が出力する垂直側デコード原信号を示す図である。
【図６】更に別の形態における、図１の第１発生部が出力する垂直側デコード原信号を示す図である。
【図７】図３の第１電位決定部の内部構成図である。
【図８】図３の垂直側駆動回路に入力される各信号のタイミングを示す図である。
【符号の説明】
１０  画像表示装置、１４  第１発生部、１６  第２発生部、１８  垂直側駆動回路、２６  水平側駆動回路、３０  画素パネル、４６  電位決定部、４８  デコード回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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