(57)【要約】【課題】ウェーハレベルでのバーインに際して、多数のチップ動作を同時に開始した場合の瞬時電流を低減する。【解決手段】入力信号に基いて動作する電気回路が個々に構築されたチップ２が複数行列に形成された半導体ウェーハ１を構成する際に、チップ形成領域外に設定した電気信号遅延回路搭載領域Ａ１〜Ａ８に、前記電気回路を動作させる信号を遅延させる電気信号遅延回路１１を形成する。この半導体ウェーハ１によれば、ウェーハレベルバーインでの検査時に同一タイミングで印加される基準クロックを、電気信号遅延回路１１を介して、チップ２のク゛ルーフ゜ごとに異なるタイミングで入力することが可能であり、各チップ２に流れる電流のピークを分散させて、半導体ウェーハ１における瞬時電流を低減できる。電気信号遅延回路１１はチップ形成領域外に形成されているので、チップ面積の増大を来すことはない。【選択図】　図１
2004119456.tif 000002
【特許請求の範囲】
【請求項１】
入力信号に基いて動作する電気回路が個々に構築された半導体装置が複数行列に形成された半導体ウェーハであって、
前記半導体装置の形成領域外に、前記電気回路を動作させる信号を遅延させる遅延回路が形成された半導体ウェーハ。
【請求項２】
請求項１記載の半導体ウェーハに含まれた半導体装置を検査する際に、
各半導体装置の電気回路を動作させる信号の入力タイミングを半導体装置形成領域外の遅延回路により複数のグループに分割して通電検査する半導体装置の検査方法。
【請求項３】
半導体ウェーハ上の接続端子の間を接続する外部接続配線を介して遅延回路から各半導体装置へ信号を供給する請求項２記載の半導体装置の検査方法。
【請求項４】
請求項１記載の半導体ウェーハに含まれた半導体装置を検査する半導体装置検査装置であって、
半導体ウェーハ上の接続端子の間を接続して遅延回路から各半導体装置へ信号を供給する外部接続配線を有した半導体装置検査装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体ウェーハ、半導体装置の検査方法、および半導体装置検査装置に関する。
【０００２】
【従来の技術】
従来、半導体装置（以下、「チップ」と称する）を製造する際には、製造初期に発生する不良品をスクリーニングするために、チップを高温、高電圧条件下で動作させる加速試験を行っており、これをバーインと呼んでいる。
【０００３】
近年、半導体集積回路は微細化高集積化が進み、それに伴って初期不良を短時間で検出するバーイン技術が必要不可欠となってきた。このようなバーイン技術に、半導体ウェーハ上に形成されている複数のチップをウェーハ状態で一括してバーインするウェーハレベルバーインがある。本明細書では、ダイシング等によって最終的にウェーハから切り出されるチップを、ウェーハから切り出される前の状態においてもチップと称する。
【０００４】
ウェーハレベルバーインを行なう場合、１つのバーインボードに搭載されるチップ数は、従来のパッケージバーインに比較して数十倍から数百倍となる。このように多数のチップの電極に電源電圧や信号を同時に印加して各チップを動作させるために、各チップのパッド電極に一括してコンタクトできるプローブ電極（バンプ）を形成したプローブカードが用いられている（たとえば特許文献１参照）。
【０００５】
つまり、半導体ウェーハに搭載された多数のチップの電源端子と入力端子とにプローブカードを通じて同一タイミングで基準クロックを入力することにより、前記多数のチップを同時に動作させる。図８に示すように、基準クロック（１）を例えば半導体ウェーハの上半分に搭載されたチップ（ノッチを下にした場合）に印加するとともに、それと同一のタイミングで基準クロック（２）を残りの半導体ウェーハの下半分に搭載されたチップ（ノッチを下にした場合）に印加することにより、半導体ウェーハに搭載された全チップを同時に動作させるのである。
【０００６】
しかしそのために、チップ動作の最初に瞬時的に大量の電流が半導体ウェーハに流れる。一方で、パターンの微細化、チップの小型化によって低消費電力化が進んできたとはいえ、バーインボードに搭載されるチップ数が大幅に増えたことで、バーインボード当たりの総消費電力は増加している。総消費電力を分析すると、半導体装置では、時間軸で定常（ＤＣ）電流と、瞬時（ＡＣ）電流に分けられる。
【０００７】
そして、瞬時的に大量の電流が流れる時に、上記したプローブカード上の配線抵抗によって電源電圧が大きく降下したり、プローブカード上の配線が大電流に耐えきれず断線する恐れがある。そこで、半導体ウェーハの瞬時電流を低減するために、チップ個々の内部に遅延回路を設けることで、各チップに流れる電流のピークを分散させる提案がなされている（たとえば特許文献２参照）。
【０００８】
【特許文献１】
特開平７−２３１０１９号公報
【０００９】
【特許文献２】
特開平１１−１２１５５７号公報
【００１０】
【発明が解決しようとする課題】
しかしながら、上記したような遅延回路をチップ個々に設けると、各チップの回路規模が増大し、チップ面積が増大してしまうという問題がある。
【００１１】
本発明は上記問題を解決するもので、チップ面積の増大を来すことなく、ウェーハレベルバーイン時の瞬時電流を低減できるようにすることを目的とする。
【００１２】
【課題を解決するための手段】
上記目的を達成するために本発明は、入力信号に基いて動作する電気回路が個々に構築された半導体装置が複数行列に形成された半導体ウェーハを、前記半導体装置の形成領域外に、前記電気回路を動作させる信号を遅延させる遅延回路が形成された構成としたことを特徴とする。
【００１３】
また本発明は、上記半導体ウェーハに含まれた半導体装置を検査する際に、各半導体装置の電気回路を動作させる信号の入力タイミングを半導体装置形成領域外の遅延回路により複数のグループに分割して通電検査することを特徴とする。
【００１４】
また、半導体ウェーハ上の接続端子の間を接続する外部接続配線を介して遅延回路から各半導体装置へ信号を供給することを特徴とする。
さらに本発明は、上記半導体ウェーハに含まれた半導体装置を検査する半導体装置検査装置を、半導体ウェーハ上の接続端子の間を接続して遅延回路から各半導体装置へ信号を供給する外部接続配線を有した構成としたことを特徴とする。
【００１５】
上記した半導体ウェーハによれば、同一タイミングで印加される電気信号を、遅延回路を介して、半導体装置（グループ）ごとに異なるタイミングで入力することが可能であり、ウェーハレベルバーインでの検査時に各半導体装置に流れる電流のピークを分散させて、半導体ウェーハにおける瞬時電流を低減できる。よって、外部の接続手段の配線抵抗によって電源電圧が大きく降下したり、外部の接続手段の配線が大電流に耐えきれず断線することを防止できる。遅延回路は半導体装置形成領域外に形成されているので、個々の半導体装置に遅延回路を形成する場合のようにチップ面積の増大を来すことはない。
【００１６】
【発明の実施の形態】
はじめに、従来より行なわれているウェーハレベルバーインでの測定・検査技術を説明する。
【００１７】
図６において、１は測定・検査の対象となる複数のチップ２が形成された半導体ウェーハ（例えば８インチシリコンウェーハ）であり、３は半導体ウェーハ１上の複数のチップ２に対して一括的にコンタクトするためのプローブカードである。４は半導体ウェーハ１を載せるウェーハトレイであり、シールリングおよび真空バルブ（図示せず）を取り付け可能である。
【００１８】
図７に示すように、半導体ウェーハ１には、各チップ２に形成された半導体回路（図示せず）をそれぞれ動作させるための電源端子および入力端子および出力端子（以下、パッド電極５）がチップ搭載領域の全面に配置されている。
【００１９】
プローブカード３は、半導体ウェーハ１上の多数のパッド電極５に対して一括的にコンタクトできる多数のプローブ電極（以下、バンプ６）が形成されたバンプ付きフィルム７と、測定・検査装置に電気的に接続される配線基板８と、これら配線基板８とバンプ付きフィルム７とを電気的に接続できる弾性部材たる局在型異方導電性ゴム９とを少なくとも備えていて、これら３つの部材７〜９が密着固定されて一枚のカードに形成されている。
【００２０】
検査の際には、図６に示すように、半導体ウェーハ１がチップ状に分割されることなくウェーハトレイ４上に載置され、次いでこのウェーハトレイ４がプローブカード３に対して適切な位置にくるように高精度にアライメントされる。
【００２１】
その後に、プローブカード３とウェーハトレイ４との間隔が縮小されることにより、図７に示すように、半導体ウェーハ１がプローブカード３とウェーハトレイ４との間に挟まれ、前記アライメントにより位置合わせされた半導体ウェーハ１上のパッド電極５とプローブカード３のバンプ６とが物理的にコンタクトする。プローブカード３とウェーハトレイ４との間にできる僅かな空間は、上記したシールリング，真空バルブにより大気からシールされて減圧され、それによりプローブカード３によって半導体ウェーハ１が均等に押圧される。
【００２２】
その結果、プローブカード３の各バンプ６がほぼ均等な力をもって半導体ウェーハ１上のパッド電極５を押圧することになり、半導体ウェーハ１の全面に形成された数千から数万個以上にも及ぶ多数のパッド電極５に対しても、プローブカード３の各バンプ６が同時にしかも確実にコンタクトすることになる。上記した密閉空間が減圧状態にある間は、ウェーハトレイ４がプローブカード３から離脱することはなく、半導体ウェーハ１はこれらの部材間に一体的に狭持される。
【００２３】
そして、この密着固定状態のウェーハトレイ４，半導体ウェーハ１，プローブカード３がバーインボードに設置され加熱される。そして、バーイン装置からの電気信号および電源電圧がプローブカード３のバンプ６を介して、半導体ウェーハ１の各チップ２のパッド電極５（入力端子および電源端子）に供給され、対応するパッド電極５（出力端子）から出力信号が取り出されて測定・検査されることにより、前記パッド電極５，５間の半導体回路が正常か否か検査される。
【００２４】
検査が終了したら、プローブカード３とウェーハトレイ４との間の密閉空間の圧力が上昇されて大気圧程度に回復され、それによりウェーハトレイ４がプローブカード３から分離した後に半導体ウェーハ１が取り出される。
【００２５】
次に、本発明によるウェーハレベルバーインでの測定・検査技術を説明する。
図１は、本発明の第１実施形態における半導体ウェーハ、およびそれに含まれるチップの検査に用いられるコンタクト用プローブカード上の配線の一部を模式的に示している。半導体ウェーハおよびプローブカードは、先に図６、図７を用いて説明した従来のものとほぼ同様の構成を有しているので、図６、図７を援用して詳しい説明は省略する。
【００２６】
この半導体ウェーハ１が従来のものと相違するのは、チップ２が形成されていないウェーハ周縁部分に電気信号遅延回路搭載領域Ａ１〜Ａ８が設定され、そのそれぞれに電気信号遅延回路１１と遅延回路入力パッド１２と遅延回路出力パッド１３とが形成されている点である。
【００２７】
電気信号遅延回路搭載領域Ａ１〜Ａ４には、電気信号遅延回路１１が１段で構成された回路が搭載されており、電気信号遅延回路搭載領域Ａ５〜Ａ８には、電気信号遅延回路１１が２段で構成された回路が搭載されている。
【００２８】
３１ａ〜３１ｖはプローブカード３上の信号供給配線であり、各列のチップ２のパッド電極５に接触するプローブカード３上のバンプ６（パッド電極５、バンプ６とも、黒丸点で示す）に接続するとともに、電気信号遅延回路搭載領域Ａ１〜Ａ８の遅延回路入力パッド１２と遅延回路出力パッド１３とに接触するようにプローブカード３上に形成されたバンプ（図示せず）に接続している。
【００２９】
それにより、信号供給配線３１ｋ，３１ｌはそれぞれ、ウェーハ左端・右端の短いチップ列のパッド電極５および電気信号遅延回路搭載領域Ａ４，Ａ８の電気信号遅延回路１１に接続し、信号供給配線３１ａ〜３１ｊはそれぞれ、ウェーハ上半部のチップ列のパッド電極５および電気信号遅延回路搭載領域１，２，３の電気信号遅延回路１１に接続し、信号供給配線３１ｍ〜３１ｖはそれぞれ、ウェーハ下半部のチップ列のパッド電極５および電気信号遅延回路搭載領域５，６，７の電気信号遅延回路１１に接続するようになっている。
【００３０】
図５は、ウェーハレベルバーイン用のバーインボード１４に搭載されたプローブカード３に、上述したようにして半導体ウェーハ１とウェーハトレイ４を重ね合わせている状態を示す。バーインボード１４には、バーインを実施するために必要な各種信号、例えば、電圧、基準クロック、入出力信号等を発生するバーイン装置１５が接続されている。
【００３１】
測定・検査に際して、バーイン装置１５より各種信号がバーインボード１４へ供給される。そのなかで基準クロックは、プローブカード３のバンプ６から、電気信号遅延回路搭載領域Ａ１〜Ａ８のそれぞれの遅延回路入力パッド１２へ送られ、電気信号遅延回路１１で遅延された後、遅延回路出力パッド１３より、プローブカード３上の信号供給配線３１ａ〜３１ｖ，次いでバンプ６を経由して、半導体ウェーハ１上の各列のチップ２のパッド電極５に印加される。
【００３２】
このとき、上記したように、信号供給配線３１ａ〜３１ｋが接続する電気信号遅延回路搭載領域Ａ１〜Ａ４に、電気信号遅延回路１１が１段で構成された回路が搭載されており、信号供給配線３１ｌ〜３１ｖが接続する電気信号遅延回路搭載領域Ａ５〜Ａ８に、電気信号遅延回路１１が２段で構成された回路が搭載されていることから、信号供給配線３１ａ〜３１ｋと信号供給配線３１ｌ〜３１ｖとに、異なるタイミングの基準クロックが入力される。
【００３３】
このため、図３に示す瞬時電流波形が流れる。（ａ）は信号供給配線３１ａ〜３１ｋに接続されているウェーハ上半部および右端の列の各チップ２に流れる電流の波形である。（ｂ）は信号供給配線３１ｌ〜３１ｖに接続されているウェーハ下半部および左端の列の各チップ２に流れる電流の波形である。波形（ａ）における各チップ２への動作ポイントは、電気信号遅延回路搭載領域Ａ１〜Ａ４に搭載された１段構成の電気信号遅延回路１１を経由した基準クロック（１）の信号立ち上がりであり、波形（ｂ）における各チップ２への動作ポイントは、電気信号遅延回路搭載領域Ａ５〜Ａ８に搭載された２段構成の電気信号遅延回路１１を経由した基準クロック（２）の信号立ち上がりである。図からわかるように、瞬時電流波形（ａ）のピーク電流と瞬時電流波形（ｂ）のピーク電流とのポイントはずれており、言い換えるとピーク電流は分散されるため、ピーク電流の合計値は小さくなる。
【００３４】
図２は、本発明の第２実施形態における半導体ウェーハ、およびそれに含まれるプの検査に用いられるコンタクト用プローブカード上の配線の一部を模式的に示している。
【００３５】
半導体ウェーハ１には、上記した第１実施形態と同様に、チップ２が形成されていないウェーハ周縁部分に電気信号遅延回路搭載領域Ａ１〜Ａ８が設定され、そのそれぞれに電気信号遅延回路１１と遅延回路入力パッド１２と遅延回路出力パッド１３とが形成されている。
【００３６】
ただし、電気信号遅延回路搭載領域Ａ１，Ａ２に、電気信号遅延回路１１が１段で構成された回路が搭載され、電気信号遅延回路搭載領域Ａ５，Ａ６に、電気信号遅延回路１１が２段で構成された回路が搭載され、電気信号遅延回路搭載領域Ａ３，Ａ４，Ａ７，Ａ８に、電気信号遅延回路１１が３段で構成された回路が搭載されている。
【００３７】
プローブカード３上の信号供給配線３２ａ〜３２ｌは、各列のチップ２のパッド電極５に接触するプローブカード３上のバンプ６（パッド電極５、バンプ６とも、黒丸点で示す）に接続するとともに、電気信号遅延回路搭載領域Ａ１〜Ａ８の遅延回路入力パッド１２と遅延回路出力パッド１３とに接触するようにプローブカード３上に形成されたバンプ（図示せず）に接続している。
【００３８】
それにより、電気信号遅延回路搭載領域Ａ１，２の１段構成の電気信号遅延回路１１に、信号供給配線３２ｃを介してウェーハ端部近傍のチップ列が接続し、信号供給配線３２ｅ，３２ｆを介してウェーハ中央部のチップ列が接続する。電気信号遅延回路搭載領域Ａ３，Ａ４，Ａ７，Ａ８の３段構成の電気信号遅延回路１１に、信号供給配線３２ａ，３２ｌを介してウェーハ右端・左端の短いチップ列が接続し、信号供給配線３２ｂ，３２ｄ，３２ｉ，３２ｋを介してウェーハ端部近傍のチップ列が接続する。電気信号遅延回路搭載領域Ａ５，Ａ６の２段構成の電気信号遅延回路１１に、信号供給配線３２ｊを介してウェーハ端部近傍のチップ列が接続し、信号供給配線３２ｇ，３２ｈを介してウェーハ中央部のチップ列が接続する。
【００３９】
このため、バーイン装置からの基準クロックは、電気信号遅延回路１１の回路構成の相違に基づく異なるタイミングで信号供給配線３２ａ〜３２ｌに入力され、各チップ２のパッド電極５に印加される。
【００４０】
図４は瞬時電流波形を示し、（ｃ）は電気信号遅延回路搭載領域Ａ１，Ａ２に搭載された１段構成の電気信号遅延回路１１、信号供給配線３２ｃ、３２ｅ〜３２ｆに接続されている各チップ２に流れる電流の波形であり、（ｄ）は電気信号遅延回路搭載領域Ａ５，Ａ６に搭載された２段構成の電気信号遅延回路１１、信号供給配線３２ｇ〜３２ｈ、３２ｊに接続されている各チップ２に流れる電流の波形であり、（ｅ）は電気信号遅延回路搭載領域Ａ３，Ａ４，Ａ７，Ａ８に搭載された３段構成の電気信号遅延回路１１、信号供給配線３２ａ〜３２ｂ、３２ｄ、３２ｉ、３２ｋ〜３２ｌに接続されている各チップ２に流れる電流の波形である。
【００４１】
波形（ｃ）での各チップ２への動作ポイントは、１段構成の電気信号遅延回路１１を経由した基準クロック（１）の信号立ち上がりであり、波形（ｄ）での各チップ２への動作ポイントは、２段構成の電気信号遅延回路１１を経由した基準クロック（２）の信号立ち上がりであり、波形（ｅ）での各チップ２への動作ポイントは、３段構成の電気信号遅延回路１１を経由した基準クロック（３）の信号立ち上がりである。図からわかるように、瞬時電流波形（ｃ）と瞬時電流波形（ｄ）と瞬時電流波形（ｃ）とでピーク電流のポイントがずれており、言い換えるとピーク電流が３段に分散されるため、ピーク電流の合計値は第１実施形態に示した電流値よりもさらに小さくなる。
【００４２】
なお、上記した電気信号遅延回路搭載領域Ａ１〜Ａ８は、チップ２の最長の行・列のウェーハ径方向の外側に残る領域とその間の領域とを示したに過ぎず、領域数はこれに限定されない。電気信号遅延回路搭載領域Ａ１〜Ａ８には、例示した以外の複数段構成、たとえば４段あるいはそれ以上の電気信号遅延回路１１を搭載するようにしてもよい。また、電気信号遅延回路１１からの基準クロックを列毎（見方を変えれば行毎）の複数のチップ２に供給する例を示したが、エリア毎、ブロック毎の複数のチップ２に供給するようにしてもよい。
【００４３】
【発明の効果】
本発明によれば、ウェーハ上の複数のチップに同時に電気信号等を供給した際の動作タイミングをずらす遅延回路をチップ搭載領域外に設けることで、チップ面積の増加を招くことなく、瞬時電流の合計値を抑えることができる。よって、各チップに一括してコンタクトする外部接続手段としてのプローブカード上の電流供給経路が大電流による発熱で断線・ショートしたり、プローブカード上の配線抵抗によって電源電圧が大きく降下する不具合を避けることができ、多数のチップを短時間で検査するウェーハレベルバーインを確実に行なうことが可能である。
【図面の簡単な説明】
【図１】本発明の第１の実施形態における半導体ウェーハの構成、およびそれに含まれる複数のチップに一括してコンタクトするためのプローブカードの配線を示す模式図
【図２】図１に示した半導体ウェーハにおける基準クロックと瞬時電流との関係を示す波形図
【図３】本発明の第２の実施形態における半導体ウェーハの構成、およびそれに含まれる複数のチップに一括してコンタクトするためのプローブカードの配線を示す模式図
【図４】図２に示した半導体ウェーハにおける基準クロックと瞬時電流との関係を示す波形図
【図５】ウェーハレベルバーインでの測定・検査に際し、従来と同様にして組み立てられる装置構成図
【図６】ウェーハレベルバーインでの測定・検査技術において、従来と同様にして半導体ウェーハをプローブカードとウェーハトレイとの間に配置する状態を示す斜視図
【図７】ウェーハレベルバーインでの測定・検査技術において、従来と同様にして半導体ウェーハをプローブカードとウェーハトレイとの間に挟持した状態を示す断面図
【図８】従来のウェーハレベルバーイン試験における基準クロックと瞬時電流との関係を示す波形図
【符号の説明】
１　　半導体ウェーハ
２　　チップ
３　　プローブカード
４　　ウェーハトレイ
５　　パッド電極
６　　バンプ
１１　　電気信号遅延回路
１２　　遅延回路入力パッド
１３　　遅延回路出力パッド
１４　　バーインボード
１５　　バーイン装置
Ａ１〜Ａ８　　　電気信号遅延回路搭載領域
３１ａ〜３１ｖ　信号供給配線
３２ａ〜３２ｌ　信号供給配線
【図１】
2004119456.tif 000003
【図２】
2004119456.tif 000004
【図３】
2004119456.tif 000005
【図４】
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【図５】
2004119456.tif 000007
【図６】
2004119456.tif 000008
【図７】
2004119456.tif 000009
【図８】
2004119456.tif 000010