(57)【要約】　　　（修正有）【課題】抵抗導電層を含む新規な半導体装置およびその製造方法を提供する。【解決手段】本発明の半導体装置の製造方法は、抵抗導電層２４と、ＭＯＳトランジスタ２００とが同一の半導体層上に混在する半導体装置の製造方法であって、抵抗導電層の形成領域において、第１絶縁層２２の上に抵抗導電層２４を形成し、抵抗導電層２４を覆うように保護層２６を形成し、ＭＯＳトランジスタの形成領域にゲート絶縁層１４およびゲート電極２０を形成すること、を含む。【選択図】　　　　図１
2004119697.tif 000002
【特許請求の範囲】
【請求項１】
抵抗導電層と、ＭＯＳトランジスタとが同一の半導体層上に混在する半導体装置の製造方法であって、
前記抵抗導電層の形成領域において、前記半導体層の上方に第１絶縁層を形成し、
前記ＭＯＳトランジスタの形成領域において、素子分離領域を形成し、
前記抵抗導電層の形成領域において、前記第１絶縁層の上に抵抗導電層を形成し、
前記抵抗導電層の形成領域において、該抵抗導電層を覆うように保護層を形成し、
前記ＭＯＳトランジスタの形成領域において、前記半導体層の表面を露出させ、
前記半導体層の表面を熱酸化することにより、前記半導体層上に第２絶縁層を形成し、
少なくとも前記第２絶縁層の上にゲート導電層を形成し、
前記ＭＯＳトランジスタの形成領域において、前記ゲート導電層および前記第２絶縁層をパターニングすることによって、ゲート電極およびゲート絶縁層を形成すること、を含む、半導体装置の製造方法。
【請求項２】
抵抗導電層と、ＭＯＳトランジスタとが同一の半導体層上に混在する半導体装置の製造方法であって、
前記抵抗導電層の形成領域において、前記半導体層の上方に第１絶縁層を形成し、
前記ＭＯＳトランジスタの形成領域において、素子分離領域を形成し、
前記抵抗導電層の形成領域において、前記第１絶縁層の上に抵抗導電層を形成し、
前記抵抗導電層の形成領域において、前記抵抗導電層の上に保護層を形成し、前記ＭＯＳトランジスタの形成領域において、前記半導体層の表面を露出させ、
前記半導体層の表面を熱酸化することにより、前記半導体層上に第２絶縁層を形成し、
前記抵抗導電層の側面に第３絶縁層を形成し、
少なくとも前記第２絶縁層の上にゲート導電層を形成し、
前記ＭＯＳトランジスタの形成領域において、前記ゲート導電層および前記第２絶縁層をパターニングすることによって、ゲート電極およびゲート絶縁層を形成すること、を含む、半導体装置の製造方法。
【請求項３】
請求項１または２において、
前記ゲート導電層は、ポリシリコン層と金属層との積層体である、半導体装置の製造方法。
【請求項４】
請求項１ないし３のいずれかにおいて、
前記抵抗導電層は、ポリシリコン層である、半導体装置の製造方法。
【請求項５】
請求項１ないし４のいずれかにおいて、
前記第１絶縁層および前記素子分離領域は同一工程にて形成される、半導体装置の製造方法。
【請求項６】
請求項５において、
前記第１絶縁層および前記素子分離領域は、前記半導体層の表面を酸化することにより形成される、半導体装置の製造方法。
【請求項７】
請求項１ないし６のいずれかにおいて、
前記抵抗導電層と、ソース−ドレイン間耐圧が異なる絶縁ゲート型の高耐圧トランジスタおよび低耐圧トランジスタとが同一の前記半導体層上に混載された半導体装置の製造方法であって、
前記ＭＯＳトランジスタは、前記高耐圧トランジスタである、半導体装置の製造方法。
【請求項８】
請求項１ないし７のいずれかにおいて、
前記第２絶縁層は、前記ＭＯＳトランジスタの形成領域において、前記半導体層のうち少なくとも前記ゲート電極が形成される領域を露出させた後、該表面を熱酸化することにより形成される、半導体装置の製造方法。
【請求項９】
請求項１において、
前記半導体層は、表面にシリコン基板を含む層であり、
前記第１および第２絶縁層は、酸化シリコン層であり、
前記保護層は、窒化シリコン層または酸化窒化シリコン層である、半導体装置の製造方法。
【請求項１０】
請求項２において、
前記半導体層は、少なくとも表面にシリコン層を含む層であり、
前記第１、第２および第３絶縁層は、酸化シリコン層であり、
前記保護層は、窒化シリコン層または酸化窒化シリコン層である、半導体装置の製造方法。
【請求項１１】
請求項２において、
前記第２絶縁層および前記第３絶縁層は同一工程にて形成される、半導体装置の製造方法。
【請求項１２】
請求項１１において、
前記第２絶縁層および前記第３絶縁層はそれぞれ、前記半導体層の表面および前記抵抗導電層の側面を酸化することにより形成される、半導体装置の製造方法。
【請求項１３】
半導体装置であって、
半導体層と、
前記半導体層上に形成されたＭＯＳトランジスタと、
前記半導体層上に絶縁層を介して形成された抵抗導電層と、
を含み、
前記ＭＯＳトランジスタは、
ゲート絶縁層と、
前記ゲート絶縁層の上に形成されたゲート電極と、
を含む、半導体装置。
【請求項１４】
請求項１３において、
前記ゲート電極は、ポリシリコン層と金属層との積層体からなる、半導体装置。
【請求項１５】
請求項１３または１４において、
前記抵抗導電層は、ポリシリコン層である、半導体装置。
【請求項１６】
請求項１３ないし１５のいずれかにおいて、
前記半導体層は、少なくとも表面にシリコン層を含む層であり、
前記ゲート絶縁層は、酸化シリコン層である、半導体装置。
【請求項１７】
請求項１３ないし１６のいずれかにおいて、
前記半導体層上に形成され、ソース−ドレイン間耐圧が異なる絶縁ゲート型の高耐圧トランジスタおよび低耐圧トランジスタと、を含み、
前記ＭＯＳトランジスタは、前記高耐圧トランジスタである、半導体装置。
【請求項１８】
請求項１３ないし１７のいずれかにおいて、
さらに、前記抵抗導電層を覆うように形成された保護層を含む、半導体装置。
【請求項１９】
請求項１３ないし１７のいずれかにおいて、
さらに、前記抵抗導電層上に形成された保護層を含む、半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、抵抗導電層を含む新規な半導体装置およびその製造方法に関する。
【０００２】
【背景技術】
半導体層に形成される抵抗素子として、例えばポリシリコン層からなる抵抗導電層が用いられている（例えば、特許文献１参照）。近年、製造プロセスの簡略化を図るべく、この抵抗素子と、ＭＯＳ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造を有するトランジスタ（以下、「ＭＯＳトランジスタ」とする）とを同一の半導体層上に効率良く形成するために、これらの製造プロセスを一部共通化する要請が高まっている。
【０００３】
【特許文献１】
特開昭６１−２４２０５８号公報
【０００４】
【発明が解決しようとする課題】
本発明の目的は、抵抗素子およびＭＯＳトランジスタを効率良く同一の半導体層上に形成できる半導体装置の製造方法を提供することにある。
【０００５】
また、本発明の目的は、抵抗素子およびＭＯＳトランジスタが同一の半導体層上に形成された半導体装置を提供することにある。
【０００６】
【課題を解決するための手段】
１．第１の半導体装置の製造方法
本発明の第１の半導体装置の製造方法は、
抵抗導電層と、ＭＯＳトランジスタとが同一の半導体層上に混在する半導体装置の製造方法であって、
前記抵抗導電層の形成領域において、前記半導体層の上方に第１絶縁層を形成し、
前記ＭＯＳトランジスタの形成領域において、素子分離領域を形成し、
前記抵抗導電層の形成領域において、前記第１絶縁層の上に抵抗導電層を形成し、
前記抵抗導電層の形成領域において、該抵抗導電層を覆うように保護層を形成し、
前記ＭＯＳトランジスタの形成領域において、前記半導体層の表面を露出させ、
前記半導体層の表面を熱酸化することにより、前記半導体層上に第２絶縁層を形成し、
少なくとも前記第２絶縁層の上にゲート導電層を形成し、
前記ＭＯＳトランジスタの形成領域において、前記ゲート導電層および前記第２絶縁層をパターニングすることによって、ゲート電極およびゲート絶縁層を形成すること、を含む。
【０００７】
本明細書において、抵抗導電層とは、半導体層の上方に形成され、抵抗素子として機能する導電層をいう。
【０００８】
本発明の第１の半導体装置の製造方法によれば、前記第２絶縁層を形成する際に、前記抵抗導電層が前記保護層によって覆われている状態で、前記半導体層の表面を前記熱酸化することにより、前記抵抗導電層の酸化を防止することができる。これにより、所望の抵抗値を有する抵抗導電層を形成することができる。上記作用効果については、本発明の実施の形態の欄で詳述する。
【０００９】
この場合、前記半導体層は、表面にシリコン基板を含む層であり、前記第１および第２絶縁層は、酸化シリコン層であり、前記保護層は、窒化シリコン層または酸化窒化シリコン層であることができる。
２．第２の半導体装置の製造方法
本発明の第２の半導体装置の製造方法は、
抵抗導電層と、ＭＯＳトランジスタとが同一の半導体層上に混在する半導体装置の製造方法であって、
前記抵抗導電層の形成領域において、前記半導体層の上方に第１絶縁層を形成し、
前記ＭＯＳトランジスタの形成領域において、素子分離領域を形成し、
前記抵抗導電層の形成領域において、前記第１絶縁層の上に抵抗導電層を形成し、
前記抵抗導電層の形成領域において、前記抵抗導電層の上に保護層を形成し、
前記ＭＯＳトランジスタの形成領域において、前記半導体層の表面を露出させ、
前記半導体層の表面を熱酸化することにより、前記半導体層上に第２絶縁層を形成し、
前記抵抗導電層の側面に第３絶縁層を形成し、
少なくとも前記第２絶縁層の上にゲート導電層を形成し、
前記ＭＯＳトランジスタの形成領域において、前記ゲート導電層および前記第２絶縁層をパターニングすることによって、ゲート電極およびゲート絶縁層を形成すること、を含む。
【００１０】
本発明の第２の半導体装置の製造方法によれば、前記第２絶縁層を形成する際に、前記抵抗導電層の上に前記保護層が形成されている状態で、前記半導体層の表面を前記熱酸化することにより、前記抵抗導電層の酸化を防止することができる。これにより、所望の抵抗値を有する抵抗導電層を形成することができる。
【００１１】
この場合、前記半導体層は、少なくとも表面にシリコン層を含む層であり、前記第１、第２および第３絶縁層は、酸化シリコン層であり、前記保護層は、窒化シリコン層または酸化窒化シリコン層であることができる。
【００１２】
また、この場合、前記第２絶縁層および前記第３絶縁層は同一工程にて形成できる。さらに、前記第２絶縁層および前記第３絶縁層はそれぞれ、前記半導体層の表面および前記抵抗導電層の側面を酸化することにより形成できる。
【００１３】
また、本発明の第１および第２半導体装置の製造方法は、以下の（１）〜（５）の態様をとることができる。
【００１４】
（１）前記ゲート導電層は、ポリシリコン層と金属層との積層体であることができる。これにより、前記ゲート電極の低抵抗化が図られ、ゲート配線の遅延が改善できる。
【００１５】
（２）前記抵抗導電層は、ポリシリコン層であることができる。
【００１６】
（３）前記第１絶縁層および前記素子分離領域は同一工程にて形成されることができる。これにより、製造プロセスの効率化を図ることができる。この場合、前記第１絶縁層および前記素子分離領域は、前記半導体層の表面を酸化することにより形成できる。
【００１７】
（４）前記抵抗導電層と、ソース−ドレイン間耐圧が異なる絶縁ゲート型の高耐圧トランジスタおよび低耐圧トランジスタとが同一の前記半導体層上に混載された半導体装置の製造方法であって、
前記ＭＯＳトランジスタは、前記高耐圧トランジスタであることができる。
【００１８】
高耐圧トランジスタは一般に、高電圧に耐え得るように、ゲート絶縁層の膜厚が大きく形成されている。ゲート絶縁層を膜厚を大きく形成する場合、前記抵抗導電層が露出した状態で前記半導体層の表面を熱酸化すると、前記抵抗導電層が大きく酸化されてしまう。したがって、上記本発明の半導体装置の製造方法を用いることによって、前記抵抗導電層の酸化を防止することによって得られるメリットが大きい。
【００１９】
（５）前記第２絶縁層は、前記ＭＯＳトランジスタの形成領域において、前記半導体層のうち少なくとも前記ゲート電極が形成される領域を露出させた後、該表面を熱酸化することにより形成できる。
３．半導体装置
本発明の半導体装置は、
半導体層と、
前記半導体層上に形成されたＭＯＳトランジスタと、
前記半導体層上に絶縁層を介して形成された抵抗導電層と、
を含み、
前記ＭＯＳトランジスタは、
ゲート絶縁層と、
前記ゲート絶縁層の上に形成されたゲート電極と、
を含む。
【００２０】
本発明の第１および第２半導体装置の製造方法は、以下の（１）〜（６）の態様をとることができる。
【００２１】
（１）前記ゲート電極は、ポリシリコン層と金属層との積層体からなることができる。
【００２２】
（２）前記抵抗導電層は、ポリシリコン層であることができる。
【００２３】
（３）前記半導体層は、少なくとも表面にシリコン層を含む層であり、前記ゲート絶縁層は、酸化シリコン層であることができる。
【００２４】
（４）前記半導体層上に形成され、ソース−ドレイン間耐圧が異なる絶縁ゲート型の高耐圧トランジスタおよび低耐圧トランジスタと、を含み、前記ＭＯＳトランジスタは、前記高耐圧トランジスタであることができる。
【００２５】
（５）さらに、前記抵抗導電層を覆うように形成された保護層を含むことができる。
【００２６】
（６）さらに、前記抵抗導電層上に形成された保護層を含むことができる。
【００２７】
【発明の実施の形態】
以下、本発明の好適な実施の形態について、図面を参照しながら説明する。
【００２８】
［第１の実施の形態］
１．半導体装置の構造
図１は、本発明を適用した第１の実施の形態に係る半導体装置を模式的に示す断面図である。図２は、図１に示す抵抗導電層２４を模式的に示す平面図である。図３は、図１に示すＭＯＳトランジスタ２００を高耐圧トランジスタとして用いた半導体装置を模式的に示す断面図である。なお、図１に示す断面は図２のＡ−Ａ線に沿った断面である。
【００２９】
本実施の形態の半導体装置は、図１に示すように、抵抗素子１００とＭＯＳトランジスタ２００とを含む。この抵抗素子１００およびＭＯＳトランジスタ２００は同一の半導体層上に混在している。なお、本実施の形態の半導体装置においては、前記半導体層として、ｐ型シリコン基板からなる半導体基板１０を用いた場合について説明する。また、ＭＯＳトランジスタ２００のゲート電極２０は、ドープトポリシリコン層１６と金属層１８との積層体からなるが、このような構造も通常、ＭＯＳ構造と呼ばれている。
【００３０】
抵抗素子１００は図１に示すように、抵抗導電層２４を含む。この抵抗導電層２４は、半導体基板１０上に形成された第１絶縁層２２上に設置されている。抵抗導電層２４はドープトポリシリコンからなる。また、抵抗素子１００には、抵抗導電層２４を覆うように保護層２６が形成されている。保護層２６は例えば窒化シリコン膜または酸化窒化シリコン膜からなる。
【００３１】
また、抵抗導電層２４には、不純物が導入されている。この抵抗導電層２４の抵抗値は、導入される不純物の種類および量を適宜調整することにより所望の値に設定することができる。抵抗導電層２４には、ｐ型またはｎ型不純物を導入することができる。
【００３２】
図２に示すように、この抵抗導電層２４の上にはコンタクト９０，９２が形成されている。このコンタクト９０，９２はそれぞれ配線層（図示せず）と接続されている。これにより、抵抗導電層２４はコンタクト９０，９２を介して前記配線層と電気的に接続されている。
【００３３】
ＭＯＳトランジスタ２００は、図１に示すように、ゲート絶縁層１４と、ゲート電極２０とを含む。ゲート電極２０はゲート絶縁層１４の上に形成されている。本実施の形態においては、ゲート絶縁層１４は酸化シリコン層からなり、ゲート電極２０はポリシリコン層１６および金属層１８からなる。すなわち、ゲート電極２０はポリサイド構造を有する。これにより、ゲート電極の低抵抗化が図られ、ゲート配線の遅延が改善されている。ポリシリコン層１６はドープトポリシリコンからなる。また、金属層１８に用いる金属としては、例えばタングステン、モリブデンが挙げられる。
【００３４】
ＭＯＳトランジスタ２００はさらに、ｎ型のソース／ドレイン領域１７，１９を含む。このソース／ドレイン領域１７，１９は、ゲート電極２０を挟むように形成されている。このソース／ドレイン領域１７，１９はそれぞれオフセット領域３７，３９内に形成されている。なお、このソース／ドレイン領域１７，１９上には、必要に応じてシリサイド層を形成することもできる。
【００３５】
本実施の形態の半導体装置において、ＭＯＳトランジスタ２００はｐ型ウエル１１内に形成されている。このｐ型ウエル１１内にオフセット領域３７，３９が形成され、オフセット領域３７，３９内にそれぞれソース／ドレイン領域１７，１９が形成されている。
【００３６】
この半導体装置は図３に示すように、トリプルウエル構造を有する。具体的には、領域ＨＶにおいて、ｐ型シリコン基板からなる半導体基板１０内にｎ型ウエル５１が形成され、このｎ型ウエル５１内にｐ型ウエル１１が形成されている。さらに、図３に示すように、半導体基板１０にはｎ型ウエル４１とｐ型ウエル６１とが形成されている。
【００３７】
本実施の形態の半導体装置では、図３に示すように、抵抗素子１００とともに、高耐圧トランジスタおよび低耐圧トランジスタが同一の半導体基板１０上に形成されており、ＭＯＳトランジスタ２００は高耐圧トランジスタとして機能する。
【００３８】
すなわち、本実施の形態の半導体装置には、図３に示すように、同一の半導体基板１０上に、抵抗素子１００とともに、高耐圧トランジスタおよび低耐圧トランジスタが混在している。図１に示す抵抗素子１００とＭＯＳトランジスタ２００は、図３に示す半導体装置の一部を抜き出して示したものである。
【００３９】
図３において、領域ＨＶは、高耐圧トランジスタが形成されている領域を示し、領域ＬＶは、低耐圧トランジスタが形成されている領域を示す。また、領域ＨＶｐは、高耐圧ＰチャネルＭＯＳ（ｐＭＯＳ）トランジスタ３００の形成領域を示し、領域ＨＶｎは、低耐圧ＮチャネルＭＯＳ（ｎＭＯＳ）トランジスタ２００の形成領域を示す。同様に、領域ＬＶｐは、高耐圧ＰチャネルＭＯＳ（ｐＭＯＳ）トランジスタ５００の形成領域を示し、領域ＬＶｎは、低耐圧ＮチャネルＭＯＳ（ｎＭＯＳ）トランジスタ４００の形成領域を示す。各トランジスタは、ＬＯＣＯＳ酸化によって、素子分離領域１２によって分離されている。この素子分離領域１２は、抵抗素子１００の抵抗導電層２４と半導体基板１０とを分離する第１絶縁層２２と同一の工程にて形成することができる。
【００４０】
また、この半導体装置においては、図３に示すように、高耐圧トランジスタ２００，３００のゲート絶縁層の膜厚は、低耐圧トランジスタ４００，５００のゲート絶縁層の膜厚よりも大きく形成されている。
【００４１】
なお、本実施の形態においては、図３に示すように、ＭＯＳトランジスタ２００がトリプルウエルに形成されている場合を示したが、ＭＯＳトランジスタ２００はツインウエルに形成されていてもよい。この場合、ｐウエル１１がｎウエル５１内に形成されるかわりに、ｎウエル５１とｐウエル１１とが隣接するように形成される。
２．半導体装置の製造方法
次に、本実施の形態に係る半導体装置の製造方法について、図１〜図１２を参照して説明する。なお、図４〜図１２の断面図は、図１に示す半導体装置の断面図に対応する。本実施の形態においては、図３に示す半導体装置のうち、抵抗素子１００および高耐圧ｎＭＯＳトランジスタ２００部分の製造方法について主に説明し、他の領域については説明を省略する。以下、抵抗素子１００が形成される領域を「抵抗素子の形成領域１００ａ」とし、ＭＯＳトランジスタ２００が形成される領域を「ＭＯＳトランジスタの形成領域２００ａ」とする。
【００４２】
（Ａ）まず、半導体基板１０の表面に、素子分離領域１２および第１絶縁層２２を形成する（図３および図４参照）。本実施の形態においては、素子分離領域１２および第１絶縁層２２が同一工程にて形成される場合について説明する。
【００４３】
具体的には、ＬＯＣＯＳ法によって半導体基板１０の表面をフィールド酸化することにより、ＭＯＳトランジスタの形成領域２００ａにおいて、半導体基板１０上に素子分離領域１２を形成するとともに、抵抗素子の形成領域１００ａにおいて、半導体基板１０上に第１絶縁層２２を形成する。
【００４４】
（Ｂ）次いで、高耐圧トランジスタのためのウエルを形成する（図３参照）。
【００４５】
具体的には、一般的なフォトリソグラフィ法によって形成したレジストマスク（図示せず）を用いて、所定の領域に不純物を導入することにより、領域ＨＶに、高耐圧ｐＭＯＳトランジスタを形成するためのｎ型のウエル（ｎウエル）５１を形成し、領域ＨＶｎに、高耐圧ｎＭＯＳトランジスタを形成するためのｐ型のウエル（ｐウエル）１１を形成する（図３参照）。
【００４６】
次いで、高耐圧トランジスタ２００のソース／ドレインのオフセット領域３７，３９を形成する（図３および図４参照）。具体的には、領域ＨＶｎの所定領域にｎ型不純物を導入して、ソース／ドレインのオフセット領域３７，３９をする。
【００４７】
次いで、高耐圧トランジスタ２００のチャネル領域が形成される。具体的には、高耐圧トランジスタ２００の閾値電圧を調整するために、ｎ型不純物がチャネル領域内に注入される。
【００４８】
（Ｃ）次いで、抵抗素子の形成領域１００ａに抵抗導電層２４を形成する（図５参照）。
【００４９】
具体的には、図４に示すように、全面に、抵抗導電層２４を形成するための導電層２４ａを積層する。この導電層２４ａは例えばポリシリコンからなる。次いで、この導電層２４ａのうち少なくとも抵抗導電層２４が形成される領域に不純物を導入する。この不純物の導入により、抵抗導電層２４の抵抗値が所定の値に調整される。
【００５０】
次に、レジスト層Ｒ１００を抵抗素子の形成領域１００ａに形成する。このレジスト層Ｒ１００は、抵抗導電層２４が形成される領域上に形成される。次いで、このレジスト層Ｒ１００をマスクとして導電層２４ａをエッチングする。これにより、図５に示すように、抵抗素子の形成領域１００ａに抵抗導電層２４を形成する。この抵抗導電層２４は、所定の平面形状に形成される（図２参照）。すなわち、抵抗導電層２４の平面形状は図２に示す形状に限定されるわけでなく、任意の形状にすることができる。また、この工程において、ＭＯＳトランジスタの形成領域２００ａに形成されていた導電層２４ａは除去される。
【００５１】
（Ｄ）次いで、抵抗素子の形成領域１００ａにおいて、抵抗導電層２４上に保護層２６を形成する（図７参照）。
【００５２】
具体的には、図６に示すように、全面に保護層２６ａを形成した後、図７に示すように、抵抗素子の形成領域１００ａにおいて、レジスト層Ｒ２００を形成する。このレジスト層Ｒ２００は、少なくとも抵抗導電層２４を覆うように形成する。次いで、このレジスト層Ｒ２００をマスクとして保護層２６ａをエッチングする。これにより、図８に示すように、抵抗素子の形成領域１００ａにおいて、抵抗導電層２４を覆うように保護層２６が形成される。以上の工程を経て、抵抗素子１００が形成される（図９参照）。この抵抗素子１００の上には、後の工程でコンタクト９０，９２が形成される（図２参照）。また、この工程において、ＭＯＳトランジスタの形成領域２００ａに形成されていた保護層２６ａは除去される。
【００５３】
（Ｅ）次いで、ＭＯＳトランジスタの形成領域２００ａにおいて、半導体基板１０上に第２絶縁層１４ａを形成する（図９参照）。
【００５４】
具体的には、熱酸化によって半導体基板１０の表面が酸化されて、半導体基板１０の表面全体に、酸化シリコンからなる第２絶縁層１４ａが形成される。
【００５５】
（Ｆ）次いで、第２絶縁層１４ａの上に、ゲート電極２０を形成するためのゲート導電層２０ａを形成する（図１０参照）。
【００５６】
ゲート導電層２０ａは、ポリシリコン層１６ａおよび金属層１８ａの２層からなる。すなわち、このゲート導電層２０ａは、第２絶縁層１４ａの上にポリシリコン層１６ａを形成した後、その上に金属層１８ａを積層することにより形成される。金属層１８ａは、タングステンまたはモリブデン等の金属からなる。
【００５７】
なお、ポリシリコンは多結晶半導体であるため、その抵抗率は金属よりも高い。このため、ＭＯＳトランジスタ２００のように、ポリシリコン層１６を含むゲート電極２０を形成する場合には、金属層１８ａを形成する前に、ポリシリコン層１６ａのうち少なくともゲート電極２０が形成される領域（図１０では領域１６ｂ）に、チャネルに対応する不純物（この場合ｎ型不純物）を注入することによって、ポリシリコン層１６ａを予備的に低抵抗化する。
【００５８】
（Ｇ）次いで、ＭＯＳトランジスタの形成領域２００ａにおいて、ゲート絶縁層１４およびゲート電極２０を形成する（図１２参照）。
【００５９】
まず、レジスト層Ｒ３００をゲート導電層２０ａ上に形成する（図１１参照）。このレジスト層Ｒ３００はゲート電極２０が形成される領域に設置される。このレジスト層Ｒ３００をマスクとしてゲート導電層２０ａをエッチングする。エッチングの方法としては、例えばドライエッチングが挙げられる。これにより、図１２に示すように、ＭＯＳトランジスタの形成領域２００ａにおいて、ゲート絶縁層１４およびゲート電極２０が半導体基板１０上に形成される。また、この工程において、抵抗素子の形成領域１００ａにおいて、抵抗導電層２４の上方に形成されていた第２絶縁層１４ａおよびゲート導電層２０ａは除去される。
【００６０】
（Ｈ）次いで、ＭＯＳトランジスタの形成領域２００ａにおいて、ゲート電極２０の側面に、サイドウォール絶縁層１５を形成する（図１参照）。具体的には、このサイドウォール絶縁層１５はゲート電極２０の両側面に形成され、ソース／ドレイン領域１７，１９を形成するためのマスクとして機能する。このサイドウォール絶縁層１５は、例えば、反応性イオンエッチング（ＲＩＥ）などの異方性エッチングによって形成することができる。
【００６１】
次いで、ＭＯＳトランジスタの形成領域２００ａにおいて、半導体基板１０に形成されたオフセット領域３７，２９内にそれぞれ、ソース／ドレイン領域１７，１９を形成する。このソース／ドレイン領域１７，１９はサイドウォール絶縁層１５がマスクとして機能し、自己整合的に形成される。以上の工程を経て、ＭＯＳトランジスタ２００が形成される（図１参照）。
【００６２】
（作用効果）
本実施の形態に係る半導体装置およびその製造方法によれば、次の作用効果を奏することができる。
【００６３】
第１に、前記（Ｄ）の工程で、抵抗導電層２４の上に保護層２６を形成した後、前記（Ｅ）の工程で、熱酸化によって、ゲート絶縁層１４を形成するための第２絶縁層１４ａを形成することにより、熱酸化によって第２絶縁層１４ａを形成する際に、ポリシリコン層からなる抵抗導電層２４の酸化を防止することができる。これにより、抵抗導電層２４を所望の抵抗値に設定することができる。特に、ゲート絶縁層の膜厚が比較的大きいトランジスタを形成する場合に大きな効果を発揮する。その理由について以下に説明する。
【００６４】
本実施の形態の半導体装置において、ＭＯＳトランジスタ２００のゲート絶縁層１４は半導体基板１０の表面を熱酸化することにより形成される。したがって、仮に、抵抗導電層２４が露出した状態で半導体基板１０の熱酸化を行なった場合、熱酸化によって抵抗導電層２４が酸化されてしまい、抵抗導電層２４が抵抗素子として十分に機能し得なくなる場合がある。
【００６５】
これに対し、本実施の形態によれば、抵抗導電層２４が保護層２６によって覆われている状態で熱酸化を行なうことにより、抵抗導電層２４の酸化を防止することができる。特に、膜厚が大きなゲート絶縁層１４を形成する場合には、抵抗導電層２４が露出した状態で半導体基板１０の熱酸化を行なうと、抵抗導電層２４が大きく酸化されてしまう。このため、上記方法を用いることによって、抵抗導電層２４の酸化を防止することによって得られるメリットが大きい。
【００６６】
例えば、高耐圧トランジスタは一般に、高電圧に耐え得るように、ゲート絶縁層の膜厚が大きく形成されている。本実施の形態の半導体装置において、ＭＯＳトランジスタ２００は高耐圧トランジスタとして機能することから、上記方法を用いることにより、大きなメリットを得ることができる。
【００６７】
第２に、抵抗素子１００を構成し、ポリシリコン層からなる抵抗導電層２４と、ＭＯＳトランジスタ２００のゲート電極２０を構成するポリシリコン層１６とを、別の工程にて形成することにより、それぞれの機能に応じた特性に形成することができる。
【００６８】
抵抗導電層２４は抵抗素子として用いられるものである。一方、ＭＯＳトランジスタのゲート電極は低抵抗化されていることが望ましく、ＭＯＳトランジスタ２００のゲート電極２０のためのポリシリコン層１６は低抵抗化されていることが望ましい。したがって、抵抗導電層２４とポリシリコン層１６とは相反する特性が求められている。このため、これらを別工程にて形成することにより、それぞれに要求される特性を有する層としてそれぞれを形成することができる。
【００６９】
特に、本実施の形態においては、ゲート電極２０がポリサイド構造を有するため、さらなる低抵抗化が図られている。このため、ポリシリコン層からなる抵抗導電層２４とポリシリコン層１６とを別工程で形成することによって得られるメリットが大きい。
【００７０】
第３に、前記（Ｄ）の工程で、ポリシリコンからなる抵抗導電層２４の上に保護層２６を形成した後、前記（Ｆ）および前記（Ｇ）の工程で、ポリシリコン層１６ａを含むゲート導電層２０ａを形成した後、ポリシリコン層１６ａをエッチングする。この場合、保護層２６はストッパ層として機能する。すなわち、保護層２６は、ポリシリコン層１６ａをエッチングする際に、ポリシリコンからなる抵抗導電層２４がエッチングされるのを防止することができる。
【００７１】
第４に、ＭＯＳトランジスタ２００のゲート絶縁層１４およびゲート電極２０を形成する前に、抵抗素子１００を形成することにより、ＭＯＳトランジスタ２００のゲート絶縁層１４およびゲート電極２０を形成する際の製造プロセスに制約されることなく、抵抗素子１００を形成することができる。
【００７２】
［第２の実施の形態］
次に、本発明の第２の形態の半導体装置およびその製造方法について説明する。なお、本実施の形態の半導体装置において、第１の実施の形態の半導体装置の構成要素と同じ構造および機能を有する構成要素には、同じ番号を付し、詳しい説明は省略する。
１．半導体装置の構造
図１３は、本発明を適用した第２の実施の形態に係る半導体装置を模式的に示す断面図である。
【００７３】
本実施の形態の半導体装置は、図１３に示すように、抵抗素子１１０とＭＯＳトランジスタ２００とを含む。図１３に示すＭＯＳトランジスタ２００は、第１の実施の形態に係るＭＯＳトランジスタ２００と同じ構造を有し、かつ、図３に示す半導体装置において、高耐圧トランジスタとして機能する。
【００７４】
抵抗素子１１０は抵抗導電層２４を含む点で、第１の実施の形態の抵抗素子１００と同様であるが、保護層４６が抵抗導電層２４の上面に形成されている点で、保護膜２６（図１参照）が抵抗導電層２４を覆うように形成されている第１の実施の形態の抵抗素子１００と異なる構造を有する。以下、本実施の形態の半導体装置において、第１の実施の形態の半導体装置と異なる点について説明する。
【００７５】
抵抗素子１１０は、抵抗導電層２４を含み、第１の実施の形態の抵抗導電層２４と同様の平面形状を有する（図２参照）。抵抗導電層２４の上面には保護層４６が形成され、抵抗導電層２４の側面には第３絶縁層２３が形成されている。保護層４６は、例えば窒化シリコン層または酸化窒化シリコン層からなる。第３絶縁層２３は、例えばポリシリコンからなる抵抗導電層２４の表面を酸化することにより形成される。この場合、第３絶縁層２３は酸化シリコン層からなる。
２．半導体装置の製造方法
次に、本実施の形態に係る半導体装置の製造方法について、図１３〜図１８を参照して説明する。図１４〜図１８の断面図は、図１３に示す半導体装置の断面図に対応する。本実施の形態においても、第１の実施の形態と同様に、図３に示す半導体装置のうち、抵抗素子１１０および高耐圧ＭＯＳトランジスタ２００部分の製造方法について主に説明し、他の領域については説明を省略する。以下、抵抗素子１１０が形成される領域を「抵抗素子の形成領域１１０ａ」とし、高耐圧トランジスタ２００が形成される領域を「ＭＯＳトランジスタの形成領域２００ａ」とする。なお、以下の製造プロセスにおいて、第１の実施の形態の半導体装置の製造プロセスと異なる点を中心に説明する。
【００７６】
（Ａ）まず、前述した第１の実施の形態の半導体装置の製造プロセスのうち、前記（Ａ）および（Ｂ）の工程を行なう。これにより、半導体基板１０に第１絶縁層２２および素子分離領域１２を形成し（図３および図１４参照）、半導体基板１０にウエル１１，５１（図３参照）、オフセット領域３７，３９（図３および図１４参照）を形成する。
【００７７】
（Ｂ）次いで、抵抗素子の形成領域１１０ａに抵抗素子１１０を形成する（図１５参照）。
【００７８】
具体的には、まず、図１４に示すように、全面に、抵抗導電層２４を形成するための導電層２４ａを積層する。続いて、導電層２４ａの上に保護層４６ａを形成する。次に、レジスト層Ｒ４００を抵抗素子の形成領域１１０ａに形成する。このレジスト層Ｒ４００は、抵抗導電層２４を形成する領域上に形成される。次いで、このレジスト層Ｒ４００をマスクとして、保護層４６ａおよび導電層２４ａをエッチングする。これにより、図１５に示すように、抵抗素子の形成領域１１０ａに抵抗導電層２４を形成する。この抵抗導電層２４は、第１の実施の形態の抵抗導電層２４と同様の平面形状に形成される（図２参照）。以上の工程を経て、抵抗素子１１０が形成される（図１５参照）。この抵抗素子１１０の上には、第１の実施の形態の抵抗素子１００と同様に、後の工程でコンタクト９０，９２が形成される（図２参照）。また、この工程によって、抵抗導電層２４の上に保護層４６が形成される。この工程において、その他の領域に形成されていた導電層２４ａおよび保護層４６ａは除去される。
【００７９】
（Ｃ）次いで、ＭＯＳトランジスタの形成領域２００ａにおいて、半導体基板１０上に第２絶縁層１４ａを形成する（図１６参照）。
【００８０】
具体的には、熱酸化によって、半導体基板１０の表面全体に、酸化シリコンからなる第２絶縁層１４ａが形成される。なお、この工程によって、図１６に示すように、露出していた抵抗導電層２４の側面が酸化されて、第３絶縁層２３が形成される。
【００８１】
（Ｄ）次いで、全面に、ゲート電極２０を形成するためのゲート導電層２０ａを形成する（図１７参照）。次いで、ＭＯＳトランジスタの形成領域２００ａにおいて、レジスト層Ｒ５００をマスクとして、第２絶縁層１４ａおよびゲート導電層２０ａのエッチングを行なうことにより、ゲート絶縁層１４およびゲート電極２０を形成する（図１８参照）。
【００８２】
上記工程において、ゲート導電層２０ａ，ゲート絶縁層１４およびゲート電極２０の形成方法ならびに層構造は、第１の実施の形態のゲート導電層２０ａと同様であるため、詳しい説明は省略する。
【００８３】
（Ｅ）次いで、ゲート電極２０の両側面にサイドウォール絶縁層１５を形成した後、オフセット領域３７，３９にそれぞれソース／ドレイン領域１７，１９を形成する（図１３参照）。以降の工程は、第１の実施の形態の半導体装置の製造方法の前記（Ｈ）工程と同様であるため、詳しい説明は省略する。以上の工程を経て、ＭＯＳトランジスタ２００が形成される（図１３参照）。
【００８４】
（作用効果）
本実施の形態に係る半導体装置およびその製造方法によれば、次の作用効果を奏することができる。
【００８５】
第１に、前記（Ｂ）の工程で、抵抗導電層２４の上面に保護層４６を形成した後、前記（Ｃ）の工程で、ゲート絶縁層１４を形成するための第２絶縁層１４ａを形成することにより、ポリシリコン層からなる抵抗導電層２４の酸化を防止することができ、抵抗導電層２４を所望の抵抗値に形成することができる。この作用効果については、第１の実施の形態の欄で詳述したため、詳しい説明は省略する。
【００８６】
第２に、抵抗素子１１０を構成し、ポリシリコン層からなる抵抗導電層２４と、ＭＯＳトランジスタ２００のゲート電極２０を構成するポリシリコン層１６とを、別の工程にて形成することにより、それぞれの層を、それぞれの機能に応じた特性に形成することができる。この作用効果については、第１の実施の形態の欄で詳述したので、詳しい説明は省略する。
【００８７】
第３に、前記（Ｂ）の工程で、ポリシリコンからなる抵抗導電層２４の上面に保護層４６を形成した後、前記（Ｄ）の工程で、ポリシリコン層１６ａを含むゲート導電層２０ａを形成した後、ポリシリコン層１６ａをエッチングする。この場合、保護層４６はストッパ層として機能する。すなわち、保護層４６は、ポリシリコン層１６ａをエッチングする際に、ポリシリコンからなる抵抗導電層２４の上面がエッチングされるのを防止することができる。
【００８８】
さらに、本実施の形態においては、前記（Ｃ）の工程において、熱酸化によって第２絶縁層１４ａが形成されるとともに、抵抗導電層２４の側面に第３絶縁層２３が形成される。この第３絶縁層２３もまた、保護層４６と同様に、ポリシリコン層１６ａをエッチングする工程において、ストッパ層として機能する。すなわち、保護層２３は、前記（Ｄ）の工程で、ポリシリコン層１６ａをエッチングする際に、ポリシリコンからなる抵抗導電層２４の側面がともにエッチングされるのを防止することができる。
【００８９】
また、この場合、前記（Ｄ）の工程中の熱酸化処理によって、ＭＯＳトランジスタ２００のゲート絶縁層１４のための第２絶縁層１４ａが形成されるとともに、ＭＯＳトランジスタ２００のゲート電極２０を形成する際のエッチング時における抵抗導電層２４のストッパ層（第３絶縁層２３）が形成される。このように、前記熱酸化処理によって、ゲート絶縁層１４のための第２絶縁層１４ａと、抵抗導電層２４のストッパ層（第３絶縁層２３）とを同一の工程にて形成できるため、
製造プロセスの簡略化を図ることができる。
【００９０】
第４に、ＭＯＳトランジスタ２００のゲート絶縁層１４およびゲート電極２０を形成する前に、抵抗素子１１０を形成することにより、ＭＯＳトランジスタ２００のゲート絶縁層１４およびゲート電極２０を形成する際の製造プロセスに制約されることなく、抵抗素子１１０を形成することができる。
【００９１】
第５に、前記（Ｂ）の工程において、レジスト層Ｒ４００にて導電層２４ａおよび保護層４６ａを一度にエッチングできる。これにより、第１の実施の形態の半導体装置の製造方法と比較して、製造工程数をさらに少なくすることができ、製造プロセスの効率化を図ることができる。
【００９２】
本発明は、上述した実施の形態に限定されるものではなく、種々の変形が可能である。例えば、本発明は、実施の形態で説明した構成と実質的に同一の構成（例えば、機能、方法および結果が同一の構成、あるいは目的および結果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。
【００９３】
例えば、上記の実施の形態においては、抵抗導電層２４がｎ型不純物を導入することにより形成される場合を示したが、ｐ型不純物から抵抗不純物を形成することもできる。
【００９４】
また、例えば、上記の実施の形態においては、ＭＯＳトランジスタ２００がｎ型ＭＯＳである場合、すなわち、半導体基板１０がｐ型シリコン基板であり、トランジスタ２００のソース／ドレイン領域１７，１９に導入される不純物をｎ型不純物とし、半導体基板１０のウエル１１およびゲート電極２０に導入される不純物をｐ型不純物とする場合について説明したが、各層においてこれらを入れ替えても本発明の趣旨を逸脱するものではない。すなわち、トランジスタ２００がｐ型ＭＯＳである場合でも同様の作用および効果を奏することができる。
【００９５】
さらに、例えば、上記実施の形態では、半導体層としてバルク状の半導体基板を用いたが、ＳＯＩ基板の半導体層を用いることもできる。
【図面の簡単な説明】
【図１】本発明を適用した第１の実施の形態に係る半導体装置を模式的に示す平面図である。
【図２】図１に示す抵抗導電層を模式的に示す平面図である。
【図３】図１に示すＭＯＳトランジスタを高耐圧トランジスタとして用いる半導体装置を模式的に示す断面図である。
【図４】図１に示す半導体装置の製造方法の一工程を模式的に示す断面図である。
【図５】図１に示す半導体装置の製造方法の一工程を模式的に示す断面図である。
【図６】図１に示す半導体装置の製造方法の一工程を模式的に示す断面図である。
【図７】図１に示す半導体装置の製造方法の一工程を模式的に示す断面図である。
【図８】図１に示す半導体装置の製造方法の一工程を模式的に示す断面図である。
【図９】図１に示す半導体装置の製造方法の一工程を模式的に示す断面図である。
【図１０】図１に示す半導体装置の製造方法の一工程を模式的に示す断面図である。
【図１１】図１に示す半導体装置の製造方法の一工程を模式的に示す断面図である。
【図１２】図１に示す半導体装置の製造方法の一工程を模式的に示す断面図である。
【図１３】本発明を適用した第２の実施の形態に係る半導体装置を模式的に示す平面図である。
【図１４】図１３に示す半導体装置の製造方法の一工程を模式的に示す断面図である。
【図１５】図１３に示す半導体装置の製造方法の一工程を模式的に示す断面図である。
【図１６】図１３に示す半導体装置の製造方法の一工程を模式的に示す断面図である。
【図１７】図１３に示す半導体装置の製造方法の一工程を模式的に示す断面図である。
【図１８】図１３に示す半導体装置の製造方法の一工程を模式的に示す断面図である。
【符号の説明】
１０　半導体基板、　１１，４１，５１　ウエル、　１２　素子分離領域、　１４　ゲート絶縁層、　１４ａ　第２絶縁層、　１５　サイドウォール絶縁層、１６，１６ａ　ポリシリコン層、　１６ｂ　領域、　１７，１９，４７，４９，５７，５９，６７，６９　ソース／ドレイン領域、　１８，１８ａ　金属層、２０　ゲート電極、　２０ａ　ゲート導電層、　２２　第１絶縁層、　２３　第３絶縁層、　２４　抵抗導電層、　２４ａ　導電層、　２６，２６ａ，４６，４６ａ　保護層、　３７，３９，７７，７９　オフセット領域、　９０，９２　コンタクト、　１００，１１０　抵抗素子、　１００ａ，１１０ａ　抵抗素子の形成領域、　２００　ＭＯＳトランジスタ、　２００ａ　ＭＯＳトランジスタの形成領域、　Ｒ１００，Ｒ２００，Ｒ３００，Ｒ４００，Ｒ５００　レジスト層
【図１】
2004119697.tif 000003
【図２】
2004119697.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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