(57)【要約】【課題】１Ｔ１Ｒ型抵抗メモリアレイを形成する方法が提供すること【解決手段】１Ｔ１Ｒ型抵抗メモリアレイ構造を半導体基板上に形成する方法は、ａ）ゲート誘電体の上に重なるポリサイド／酸化物／窒化物ゲートスタックを該半導体基板上に形成する工程と、ｂ）該ゲートスタックに隣接するソースおよびドレイン領域を生成する工程と、ｃ）サリサイド化処理を行って、露出しているソースおよびドレイン領域の上にケイ化物を形成する工程とｄ）該ゲートスタックに沿って、窒化物サイドウォールを形成する工程と、ｅ）シリコン酸化物絶縁層を堆積し、該ゲートスタックと同じレベルになるように平板化する工程と、ｆ）該ドレイン領域と接続するビットコンタクトをパターニングし、エッチングする工程と、ｇ）底部電極を堆積して平板化する工程と、ｈ）抵抗メモリ材料の層を堆積する工程と、ｉ）該抵抗メモリ材料の層の上に上部電極を形成する工程とを包含する。【選択図】　図２
2004119958.tif 000002
【特許請求の範囲】
【請求項１】
１Ｔ１Ｒ型抵抗メモリアレイ構造を半導体基板上に形成する方法であって、
ａ）ゲート誘電体の上に重なるポリサイド／酸化物／窒化物ゲートスタックを該半導体基板上に形成する工程と、
ｂ）該ゲートスタックに隣接するソースおよびドレイン領域を生成する工程と、
ｃ）サリサイド化処理を行って、露出しているソースおよびドレイン領域の上にケイ化物を形成する工程と
ｄ）該ゲートスタックに沿って、窒化物サイドウォールを形成する工程と、
ｅ）シリコン酸化物絶縁層を堆積し、該ゲートスタックと同じレベルになるように平板化する工程と、
ｆ）該ドレイン領域と接続するビットコンタクトをパターニングし、エッチングする工程と、
ｇ）底部電極を堆積し、平板化する工程と、
ｈ）抵抗メモリ材料の層を堆積する工程と、
ｉ）該抵抗メモリ材料の層の上に上部電極を形成する工程と
を包含する、方法。
【請求項２】
前記ポリサイド／酸化物／窒化物ゲートスタックを形成する工程は、
ａ）前記ゲート酸化物の上に重なるポリサイド層を堆積する工程と、
ｂ）該ポリサイド層の上に重なる第１のシリコン酸化物層を堆積する工程と、
ｃ）該シリコン酸化物層の上に重なる窒化物層を堆積する工程と、
ｄ）ゲートスタック領域を規定する、フォトレジストマスクを形成し、パターニングする工程と、
ｅ）該ゲートスタック領域の外側の該窒化物層、該酸化物層、および該ポリサイド層をエッチングして、ゲートスタックを形成する工程と
を包含する、請求項１に記載の方法。
【請求項３】
前記ポリサイド層を堆積する工程は、ポリサイドを、約１００〜２００ｎｍの間の厚さまで堆積する、請求項２に記載の方法。
【請求項４】
前記第１のシリコン酸化物層を堆積する工程は、シリコン酸化物を、約１００〜２００ｎｍの間の厚さまで堆積する、請求項２に記載の方法。
【請求項５】
前記窒化物層を堆積する工程は、窒化物を、約５０〜１００ｎｍの間の厚さまで堆積する、請求項２に記載の方法。
【請求項６】
前記ソースおよびドレイン領域を生成する工程は、リンまたはヒ素イオン注入を含む、請求項１に記載の方法。
【請求項７】
前記ソースおよびドレイン領域を生成する工程は、ＬＤＤおよびハロ注入をさらに含む、請求項６に記載の方法。
【請求項８】
前記窒化物サイドウォールを形成する工程は、窒化物を５０〜１５０ｎｍ堆積し、その後にエッチングが続く工程を含む、請求項１に記載の方法。
【請求項９】
前記底部電極を堆積する工程の前に、バリア金属を堆積する、請求項１に記載の方法。
【請求項１０】
前記底部電極を堆積し、平板化する工程は、ＰｔまたはＩｒ底部電極である底部電極を生成する、請求項１に記載の方法。
【請求項１１】
前記抵抗メモリ材料の層を堆積する工程は、ＣＭＲまたはＨＴＳＣ材料を堆積する、請求項１に記載の方法。
【請求項１２】
前記抵抗メモリ材料の層を堆積する工程は、ＰＣＭＯを堆積する、請求項１１に記載の方法。
【請求項１３】
前記抵抗メモリ材料をエッチングして、前記底部電極の上に重なる抵抗メモリスタッドを形成する工程と、該抵抗メモリスタッドの上に上部電極を形成する工程の前に、酸化物を堆積し、該抵抗メモリスタッドと同じレベルになるように平板化する工程とをさらに包含する、請求項１に記載の方法。
【請求項１４】
前記酸化物を堆積する工程の前に、Ｓｉ３Ｎ４、Ａｌ３Ｏ５、およびＴｉＯ２のバリア絶縁体層を堆積する工程をさらに包含する、請求項１３に記載の方法。
【請求項１５】
前記抵抗メモリ材料の層を堆積する工程は、酸化物の層を堆積する工程と、トレンチをエッチングして、前記底部電極に対してコンタクトを解放する工程と、Ｓｉ３Ｎ４、Ａｌ３Ｏ５、およびＴｉＯ２のバリア絶縁体を堆積する工程と、該バリア絶縁体をエッチングして、該底部電極から該バリア絶縁体を取り除く工程と、該抵抗メモリ材料を堆積し、平板化して、抵抗メモリスタッドを形成する工程とを包含する、請求項１に記載の方法。
【請求項１６】
前記上部電極を形成する工程は、ＰｔまたはＩｒ上部電極を形成する、請求項１に記載の方法。
【請求項１７】
１Ｔ１Ｒ型抵抗メモリアレイ構造を半導体基板上に形成する方法であって、
ａ）窒化物サイドウォールを有するポリサイド／酸化物／窒化物ゲートスタックを含むトランジスタのアレイを形成する工程であって、該トランジスタは、該ゲートスタックに隣接するソースおよびドレイン領域を含む、工程と、
ｂ）該ソースおよびドレイン領域をサリサイド化する工程と、
ｃ）シリコン酸化物層を堆積し、該ポリサイド／酸化物／窒化物ゲートスタックと同じレベルになるように平板化する工程と、
ｄ）フォトレジストをパターニングして、少なくとも１つのトランジスタドレインの上で、少なくとも部分的に、ビットコンタクトを規定する工程と、
ｅ）該シリコン酸化物層をエッチングして、該ビットコンタクトを、該少なくとも１つのトランジスタドレインに対して解放する工程と、
ｆ）底部電極材料を堆積し、該ポリサイド／酸化物／窒化物ゲートスタックと同じレベルになるように該底部電極材料を平板化する工程と、
ｇ）該底部電極の上に、抵抗メモリ材料を堆積する工程と、
ｈ）該抵抗メモリ材料の上に上部電極を形成する工程と
を包含する、方法。
【請求項１８】
前記トランジスタのアレイを形成する工程と同時にアレイ部以外の周辺トランジスタを形成する工程をさらに包含する、請求項１７に記載の方法。
【請求項１９】
前記トランジスタのアレイと前記アレイ部以外の周辺トランジスタとの間に、電気的なコンタクトを形成する工程をさらに包含する、請求項１８に記載の方法。
【請求項２０】
前記底部電極材料を堆積する工程は、Ｐｔを堆積する、請求項１８に記載の方法。
【請求項２１】
前記抵抗メモリ材料を堆積する工程は、ＣＭＲまたはＨＴＳＣ材料を堆積する、請求項１８に記載の方法。
【請求項２２】
前記抵抗メモリ材料を堆積する工程は、ＰＣＭＯを堆積する、請求項１８に記載の方法。
【請求項２３】
前記抵抗メモリ材料をエッチングして、前記底部電極の上に重なる抵抗メモリスタッドを形成する工程と、該抵抗メモリスタッドの上に上部電極を形成する工程の前に、酸化物を堆積し、該抵抗メモリスタッドと同じレベルになるように平板化する工程とをさらに包含する、請求項１７に記載の方法。
【請求項２４】
前記酸化物を堆積する工程の前に、Ｓｉ３Ｎ４、Ａｌ３Ｏ５、およびＴｉＯ２のバリア絶縁体層を堆積する工程をさらに包含する、請求項２３に記載の方法。
【請求項２５】
前記抵抗メモリ材料の層を堆積する工程は、酸化物の層を堆積する工程と、トレンチをエッチングして、前記底部電極に対してコンタクトを解放する工程と、Ｓｉ３Ｎ４、Ａｌ３Ｏ５、およびＴｉＯ２のバリア絶縁体を堆積する工程と、該バリア絶縁体をエッチングして、該底部電極から該バリア絶縁体を取り除く工程と、該抵抗メモリ材料を堆積し、平板化して、抵抗メモリスタッドを形成する工程とを包含する、請求項１７に記載の方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、情報格納デバイス、より具体的には、抵抗メモリ素子を含むメモリセルアレイに関する。
【０００２】
【従来の技術】
新たな材料によって、今日では、抵抗の変化に基づいた不揮発性メモリセルを製造することが可能になっている。ペロブスカイト構造を有する材料、中でも、超巨大磁気抵抗効果（ＣＭＲ）材料および高温超伝導（ＨＴＳＣ）材料は、外部からの影響によって変化し得る電気抵抗特性を有する材料である。
【０００３】
例えば、ペロブスカイト構造を有する材料、特にＣＭＲおよびＨＴＳＣ材料性質は、１つ以上の短い電気パルスを薄膜またはバルク材料に印加することによって、改変され得る。単数または複数のパルスからの電界強度または電流密度は、材料の物理的状態を切り換えて、材料の性質を改変するのに充分である。このパルスのエネルギーは、材料を破壊、または大幅に損傷することがないように、充分低い。複数のパルスが、材料の性質を徐々に変化させるように、材料に印加されてもよい。変化し得る性質のうちの１つとして、材料の抵抗がある。変化は、最初の変化を誘発するために用いられるパルスと反対の極性のパルスを用いることによって、少なくとも部分的には、可逆的になり得る。
【０００４】
【課題を解決するための手段】
１Ｔ１Ｒ型抵抗メモリアレイを形成する方法が提供される。この方法は、トランジスタのアレイを基板上に形成する工程を含む。トランジスタは、トランジスタのアレイおよび少なくとも一部のサポート回路部において用いられるトランジスタの両方の形成に適する処理を用いて形成され得る。サポート回路部は、本明細書中、任意の非メモリデバイスとして定義され、抵抗メモリアレイに接続され得、例えば、符号化回路部、復号回路部、データ処理回路部または計算回路部などである。このトランジスタは、窒化物サイドウォールを有するポリサイド／酸化物／窒化物ゲートスタックを含む。シリコン酸化物絶縁層は、堆積され、例えば、ＣＭＰを用いて、ゲートスタックのレベルまで平板化される。フォトレジストは、ビットコンタクトパターンを形成するために用いられる。ビットコンタクト開口部が、トランジスタのドレイン領域を露出させるように開かれる。その後、金属、例えば、ＰｔまたはＩｒが、ゲートスタックのレベルまで堆積および平板化されて、底部電極が形成される。その後、抵抗メモリ材料の層は、底部電極の上、あるいは、トランジスタのアレイ全体の上に堆積される。その後、上部電極は、抵抗メモリ材料の上に形成される。
【０００５】
本発明の方法を用いることによって、多数のさらなる工程を追加することなく、抵抗メモリアレイを形成することが可能になり得る。これは、なぜなら、サポート回路部の形成に関連する処理工程は、抵抗メモリアレイを形成するトランジスタのアレイを形成するために用いられることができるからである。
【０００６】
本発明による１Ｔ１Ｒ型抵抗メモリアレイ構造を半導体基板上に形成する方法は、ａ）ゲート誘電体の上に重なるポリサイド／酸化物／窒化物ゲートスタックを該半導体基板上に形成する工程と、ｂ）該ゲートスタックに隣接するソースおよびドレイン領域を生成する工程と、ｃ）サリサイド化処理を行って、露出しているソースおよびドレイン領域の上にケイ化物を形成する工程とｄ）該ゲートスタックに沿って、窒化物サイドウォールを形成する工程と、ｅ）シリコン酸化物絶縁層を堆積し、該ゲートスタックと同じレベルになるように平板化する工程と、ｆ）該ドレイン領域と接続するビットコンタクトをパターニングし、エッチングする工程と、ｇ）底部電極を堆積し、平板化する工程と、ｈ）抵抗メモリ材料の層を堆積する工程と、ｉ）該抵抗メモリ材料の層の上に上部電極を形成する工程とを包含する。
【０００７】
前記ポリサイド／酸化物／窒化物ゲートスタックを形成する工程は、ａ）前記ゲート酸化物の上に重なるポリサイド層を堆積する工程と、ｂ）該ポリサイド層の上に重なる第１のシリコン酸化物層を堆積する工程と、ｃ）該シリコン酸化物層の上に重なる窒化物層を堆積する工程と、ｄ）ゲートスタック領域を規定する、フォトレジストマスクを形成し、パターニングする工程と、ｅ）該ゲートスタック領域の外側の該窒化物層、該酸化物層、および該ポリサイド層をエッチングして、ゲートスタックを形成する工程とを包含してもよい。
【０００８】
前記ポリサイド層を堆積する工程は、ポリサイドを、約１００〜２００ｎｍの間の厚さまで堆積してもよい。
【０００９】
前記第１のシリコン酸化物層を堆積する工程は、シリコン酸化物を、約１００〜２００ｎｍの間の厚さまで堆積してもよい。
【００１０】
前記窒化物層を堆積する工程は、窒化物を、約５０〜１００ｎｍの間の厚さまで堆積してもよい。
【００１１】
前記ソースおよびドレイン領域を生成する工程は、リンまたはヒ素イオン注入を含んでもよい。
【００１２】
前記ソースおよびドレイン領域を生成する工程は、ＬＤＤおよびハロ注入をさらに含んでもよい。
【００１３】
前記窒化物サイドウォールを形成する工程は、窒化物を５０〜１５０ｎｍ堆積し、その後にエッチングが続く工程を含んでもよい。
【００１４】
前記底部電極を堆積する工程の前に、バリア金属を堆積してもよい。
【００１５】
前記底部電極を堆積し、平板化する工程は、ＰｔまたはＩｒ底部電極である底部電極を生成してもよい。
【００１６】
前記抵抗メモリ材料の層を堆積する工程は、ＣＭＲまたはＨＴＳＣ材料を堆積してもよい。
【００１７】
前記抵抗メモリ材料の層を堆積する工程は、ＰＣＭＯを堆積してもよい。
【００１８】
前記抵抗メモリ材料をエッチングして、前記底部電極の上に重なる抵抗メモリスタッドを形成する工程と、該抵抗メモリスタッドの上に上部電極を形成する工程の前に、酸化物を堆積し、該抵抗メモリスタッドと同じレベルになるように平板化する工程とをさらに包含してもよい。
【００１９】
酸化物を堆積する工程の前に、Ｓｉ３Ｎ４、Ａｌ３Ｏ５、およびＴｉＯ２のバリア絶縁体層を堆積する工程をさらに包含してもよい。
【００２０】
前記抵抗メモリ材料の層を堆積する工程は、酸化物の層を堆積する工程と、トレンチをエッチングして、前記底部電極に対してコンタクトを解放する工程と、Ｓｉ３Ｎ４、Ａｌ３Ｏ５、およびＴｉＯ２のバリア絶縁体を堆積する工程と、該バリア絶縁体をエッチングして、該底部電極から該バリア絶縁体を取り除く工程と、該抵抗メモリ材料を堆積し、平板化して、抵抗メモリスタッドを形成する工程とを包含してもよい。
【００２１】
前記上部電極を形成する工程は、ＰｔまたはＩｒ上部電極を形成してもよい。
【００２２】
本発明による１Ｔ１Ｒ型抵抗メモリアレイ構造を半導体基板上に形成する方法は、ａ）窒化物サイドウォールを有するポリサイド／酸化物／窒化物ゲートスタックを含むトランジスタのアレイを形成する工程であって、該トランジスタは、該ゲートスタックに隣接するソースおよびドレイン領域を含む、工程と、ｂ）該ソースおよびドレイン領域をサリサイド化する工程と、ｃ）シリコン酸化物層を堆積し、該ポリサイド／酸化物／窒化物ゲートスタックと同じレベルになるように平板化する工程と、ｄ）フォトレジストをパターニングして、少なくとも１つのトランジスタドレインの上で、少なくとも部分的に、ビットコンタクトを規定する工程と、ｅ）該シリコン酸化物層をエッチングして、該ビットコンタクトを、該少なくとも１つのトランジスタドレインに対して解放する工程と、ｆ）底部電極材料を堆積し、該ポリサイド／酸化物／窒化物ゲートスタックと同じレベルになるように該底部電極材料を平板化する工程と、ｇ）該底部電極の上に、抵抗メモリ材料を堆積する工程と、ｈ）該抵抗メモリ材料の上に上部電極を形成する工程とを包含する。
【００２３】
前記トランジスタのアレイを形成する工程と同時にアレイ部以外の周辺トランジスタを形成する工程をさらに包含してもよい。
【００２４】
前記トランジスタのアレイと前記アレイ部以外の周辺トランジスタとの間に、電気コンタクトを形成する工程をさらに包含してもよい。
【００２５】
前記底部電極材料を堆積する工程は、Ｐｔを堆積してもよい。
【００２６】
前記抵抗メモリ材料を堆積する工程は、ＣＭＲまたはＨＴＳＣ材料を堆積してもよい。
【００２７】
前記抵抗メモリ材料を堆積する工程は、ＰＣＭＯを堆積してもよい。
【００２８】
前記抵抗メモリ材料をエッチングして、前記底部電極の上に重なる抵抗メモリスタッドを形成する工程と、該抵抗メモリスタッドの上に上部電極を形成する工程の前に、酸化物を堆積し、該抵抗メモリスタッドと同じレベルになるように平板化する工程とをさらに包含してもよい。
【００２９】
前記酸化物を堆積する工程の前に、Ｓｉ３Ｎ４、Ａｌ３Ｏ５、およびＴｉＯ２のバリア絶縁体層を堆積する工程をさらに包含してもよい。
【００３０】
前記抵抗メモリ材料の層を堆積する工程は、酸化物の層を堆積する工程と、トレンチをエッチングして、前記底部電極に対してコンタクトを解放する工程と、Ｓｉ３Ｎ４、Ａｌ３Ｏ５、およびＴｉＯ２のバリア絶縁体を堆積する工程と、該バリア絶縁体をエッチングして、該底部電極から該バリア絶縁体を取り除く工程と、該抵抗メモリ材料を堆積し、平板化して、抵抗メモリスタッドを形成する工程とを包含してもよい。
【００３１】
【発明の実施の形態】
図１に、ある実施形態の１Ｔ１Ｒ型メモリアレイ１０の模式図を示す。２４ビットの１Ｔ１Ｒ型メモリアレイを示す。図に示すように、Ｗ１〜Ｗ４と表示される４本のワード線１２、および、Ｂ１〜Ｂ６と表示される６本のビット線１４がある。ビット１６（破線で示す）は、それぞれ、１つのトランジスタ１８および１つの抵抗素子２０によって形成され、従って、このメモリ素子は、１トランジスタ・１レジスタメモリビット、または、１Ｔ１Ｒ型メモリビットと呼ばれ得る。トランジスタ１８は、それぞれ、ゲート２２を有する。ゲート２２は、ワード線１２のうちの１本に接続されている。抵抗素子２０は、トランジスタ１８のドレイン２４と、ビット線１４との間に接続されている。トランジスタ１８は、コモンソース２８（ＶＳと呼ぶ）に接続されているソース２６を有する。この実施形態において示すように、隣接するトランジスタ１８のソース２６は、互いに接続され、このことによって、アレイ面積が縮小され得る。
【００３２】
図２に、処理中の１Ｔ１Ｒ型メモリアレイ１０の平面図を示す。この実施形態において示すように、Ｗ１〜Ｗ４と表示される４本のワード線１２、および、Ｂ１〜Ｂ３と表示される３本のビット線１４があり、１２ビットのメモリアレイを形成する。
【００３３】
図２のメモリアレイのビット線１４のうちの１本での断面であり、図２において「Ａ−Ａ」として示されている断面に相当する断面を、図３に示す。図４に、図２において「Ｂ−Ｂ」として示されている断面に相当する断面であり、２本の隣接するビット線１４の間での断面を示す。当業者にとって周知の標準的な処理が用いられて、任意の所望のウェルおよびシャロートレンチアイソレーション（ＳＴＩ）４８が基板５０上に形成され得る。ゲート酸化物５２は、基板５０の上で成長する。ポリサイドの層５４が堆積され、酸化物の層５６、窒化物の層５８が続く。本明細書中で用いられる用語酸化物は、二酸化シリコンを含むシリコン酸化物のことを指す。用語窒化物は、概して、シリコン窒化物のことを指す。例えば、ポリサイド５４は、約１００〜２００ｎｍの厚さであり得る。酸化物５６は、約１００〜２００ｎｍの厚さであり得る。窒化物５８は、約５０〜１００ｎｍの厚さであり得る。フォトレジストが、堆積され、パターニングされる。その後、ポリサイドの層５４、酸化物の層５６、および窒化物の層５８は、エッチングされて、図３および４に示すように、ゲートスタック６０を形成する。その後、リンまたはヒ素Ｎ＋のソース／ドレインイオン注入が行われて、ソース領域６２およびドレイン領域６４が生成される。Ｎ＋イオン注入は、低ドープドレイン（ＬＤＤ）を含み得る。Ｎ＋イオン注入は、ハロ（Ｈａｌｏ）イオン注入を含み得る。これらの注入処理のいずれも、サポート回路部がある場合には、サポート回路部に関連して用いられ得るので、メモリアレイに関連して行われるこれらの処理は、処理全体に対して、処理工程を追加する必要がない。
【００３４】
窒化物の層は、好ましくは、約５０〜１５０ｎｍの厚さまで堆積され、図５および６に示すように、エッチングされて、窒化物サイドウォール６６が形成される。図５は、図３に窒化物サイドウォール６６を形成したものに相当する。図６は、図４に窒化物サイドウォール６６を形成したものに相当する。その後、サリサイド処理が行われて、ソース／ドレイン領域６２および６４に対応するＮ＋領域と、メモリアレイ内においてｐ−ウェルタイ（図示せず）に対応するＰ＋領域とがサリサイド化される。サリサイド処理が用いられて、例えば、隣接するトランジスタ間に、コモンソースラインが形成され得る。メモリアレイが、サポート回路部と同時に形成されている場合、Ｐ＋領域は、サポート回路部（図示せず）の一部のソース／ドレイン領域にも対応し得る。
【００３５】
シリコン酸化物７０は、ＣＶＤ処理によって、ＣＭＰ処理を用いる平板化に適した厚さまで堆積される。例えば、シリコン酸化物は、ゲートスタック６０の高さの約１．５倍の厚さまで堆積され得る。その後、シリコン酸化物７０は、ＣＭＰ処理を用いて平板化される。ある実施形態においては、平板化は、窒化物５８でストップし、図７および図８に示す構造が得られる。図７は、図５にシリコン酸化物７０を堆積および平板化したものに相当する。図８は、図６を同様に処理したものに相当する。
【００３６】
フォトレジストは、ビットコンタクトエッチングのため、塗布され、パターニングされる。酸化物の選択的なエッチングが用いられて、ビットコンタクトが開かれる。窒化物のエッチングに対して酸化物の選択性が高いので、窒化物５８上のマスクパターンのオーバーラップは、許容できる。エッチング処理の選択性に起因して、ゲートスタック上の窒化物をエッチングすることなく、シリコン酸化物がエッチングされる。これによって、ビットコンタクトの自己整合の少なくとも一部が提供される。バリア金属、例えば、ＴｉＮ、ＴａＮ、ＴａＡｌＮＸは、薄膜バリア層（図示せず）を形成するように堆積される。その後、底部電極材料が堆積される。例えば、底部電極材料は、プラチナまたはイリジウムであってもよい。底部電極材料は、例えば、ＣＭＰを用いて、窒化物の層５８のレベルまで平板化されて、底部電極７４が生成される。得られる構造を図９および図１０に示す。図９は、ビット線での断面に相当する。図１０は、隣接するビット線間の断面に相当する。
【００３７】
ある実施形態において、抵抗メモリ材料７６は、メモリアレイ１０にわたって、底部電極７４上に堆積される。あるいは、抵抗メモリ材料７６は、ウェハ全体の上に堆積され、メモリアレイ１０の外側の領域から取り除かれる。抵抗メモリ材料７６は、電気パルスに応じて抵抗を変化させることができる任意の材料、例えば、ＰＣＭＯのようなＣＭＲ材料およびＨＴＳＣ材料から構成される。その後、上部電極７８は、上部電極材料、例えば、プラチナまたはイリジウムを堆積し、１つ以上の上部電極７８を形成するように、上部電極材料をパターニングおよびエッチングすることによって形成され、上部電極７８は、ビット線１４に対応する。得られるメモリアレイ構造を、図１１および図１２に示す断面図によって示す。図１１は、ビット線での断面に相当する。図１２は、隣接するビット線の間の断面に相当する。
【００３８】
第２の実施形態において、抵抗メモリ材料の層７６が、メモリアレイの上に重なるように堆積され、エッチングされて、底部電極７４上に重なる抵抗メモリスタッド（図示せず）が形成される。約１０〜５０ｎｍのバリア絶縁体薄膜、例えば、Ｓｉ３Ｎ４、Ａｌ３Ｏ５またはＴｉＯ２が堆積され、その後、酸化物の層が続く。酸化物の層は、ＣＭＰ平板化に適した厚さ、例えば、抵抗メモリスタッドの高さの１．５倍である。その後、酸化物の層は、恐らく、ＣＭＰを用いて、抵抗メモリスタッドと同じレベルになるように平板化される。平板化処理は、上部電極７８の形成の前に、バリア絶縁体を抵抗メモリスタッドの上部から取り除く。
【００３９】
第３の実施形態において、抵抗メモリスタッドは、一回のダマシン処理を用いて形成される。酸化物の層は、約１００〜３００ｎｍの厚さまで堆積される。トレンチは、酸化物を通じて底部電極７４までエッチングされる。バリア絶縁体の薄膜、例えば、Ｓｉ３Ｎ４、Ａｌ３Ｏ５またはＴｉＯ２は、トレンチサイドウォールを含むトレンチに沿って約１０ｎｍ〜５０ｎｍの厚さに堆積される。バリア絶縁体は、プラズマエッチングされて、底部電極７４を含む平板な表面から、トレンチサイドウォール上の絶縁体を残して、バリア絶縁体が取り除かれる。抵抗メモリ材料７６は、堆積および平板化されて、抵抗メモリスタッド（図示せず）が形成される。その後、上部電極７８が形成されて、抵抗メモリスタッドの上に重なる。
【００４０】
上記の実施形態においては、ソースおよびドレイン領域の形成のためにＮ＋イオン注入を利用しているが、Ｐ＋イオン注入が代わりに用いられてもよい。
【００４１】
トランジスタを形成する処理の１つが、１Ｔ１Ｒ型抵抗メモリアレイの形成に関連して説明されてきたが、この処理は、サポート電子部品（アレイ部以外の周辺トランジスタ）およびメモリアレイを形成するために用いられてもよい。例えば、トランジスタのアレイを形成するのと同時にサポート電子部品（アレイ部以外の周辺トランジスタ）を形成してもよい。あるいは、サポート電子部品およびメモリアレイトランジスタは、上記の処理工程の少なくとも一部を用いて、形成され得る。例えば、高ｋ誘電材料を組み入れる処理を含む、トランジスタを形成する代替的な処理が用いられ得る。トランジスタが形成された後、コンタクトがドレインに対して形成され、上述のように、抵抗メモリ材料が堆積されて、１Ｔ１Ｒ型抵抗メモリアレイが形成される。あるいは、トランジスタを形成するのと同時にサポート電子部品を形成する場合、電気的なコンタクトが、トランジスタのアレイとサポートトランジスタとの間に形成されるようにされてもよい。
【００４２】
１Ｔ１Ｒ型抵抗メモリアレイを形成する方法が提供される。１Ｔ１Ｒ型抵抗メモリアレイ構造を半導体基板上に形成する方法は、窒化物サイドウォールを有するポリサイド／酸化物／窒化物ゲートスタックを含むトランジスタのアレイを形成する工程を含む。トランジスタは、ゲートスタックに隣接するソースおよびドレイン領域を含む。絶縁層は、堆積され、ポリサイド／酸化物／窒化物ゲートスタックと同じレベルになるように平板化される。底部電極は、金属を堆積および平板化することによって形成される。上部電極は、抵抗メモリ材料の上に形成される。１Ｔ１Ｒ型抵抗メモリアレイは、メモリアレイと同じ基板上に形成されるサポート回路部に接続され得る。サポート回路部は、メモリアレイ用のトランジスタの形成と、多くの処理工程が共通であり得る。
【図面の簡単な説明】
【図１】図１は、抵抗メモリアレイの模式図である。
【図２】図２は、抵抗メモリアレイの平面図である。
【図３】図３は、抵抗メモリアレイのビット線での断面図である。
【図４】図４は、抵抗メモリアレイの隣接するビット線の間での断面図である。
【図５】図５は、抵抗メモリアレイのビット線での断面図である。
【図６】図６は、抵抗メモリアレイの隣接するビット線の間での断面図である。
【図７】図７は、抵抗メモリアレイのビット線での断面図である。
【図８】図８は、抵抗メモリアレイの隣接するビット線の間での断面図である。
【図９】図９は、抵抗メモリアレイのビット線での断面図である。
【図１０】図１０は、抵抗メモリアレイの隣接するビット線の間での断面図である。
【図１１】図１１は、抵抗メモリアレイのビット線での断面図である。
【図１２】図１２は、抵抗メモリアレイの隣接するビット線の間での断面図である。
【符号の説明】
１０　１Ｔ１Ｒ型メモリアレイ
１２　ワード線
１４　ビット線
１８　トランジスタ
２０　抵抗素子
５０　基板
５２　ゲート酸化物
５４　ポリサイド層
５６　酸化物
５８　窒化物
６０　ゲートスタック
６２　ソース領域
６４　ドレイン領域
６６　窒化物サイドウォール
７０　シリコン酸化物
７４　底部電極
７６　抵抗メモリ材料
７８　上部電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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