(57)【要約】【課題】多相化画像信号を用いる液晶表示装置において、表示画素の補助容量を通じた画像信号のクロストークによる表示品質の低下を防止する。【解決手段】列信号線駆動回路５１に対する多相化画像信号の各入力回路に、ディジタル画像データＶＩＤＥＯｄ［ｉ］：（ｉ＝１〜ｎ）を処理する遅延回路１１と加算回路１２とＤ／Ａ変換器１３とからなる各単相処理部１−ｉを設ける。また、画像データＶＩＤＥＯｄ［ｉ］を全て加算する加算回路２１とその加算結果に一定係数Ａｃを乗算する乗算回路２２とからなる補償データ作成部２を設け、その乗算結果を各単相処理部１−ｉの加算回路１２で画像データＶＩＤＥＯｄ［ｉ］に加算する。係数Ａｃは乗算回路２２の乗算結果を補助容量の基板側端子の電圧変動分に対応させる値に設定され、組単位で書き込まれる画像信号に応じたクロストーク分を補償する。【選択図】        図１
2004206050.tif 000002
【特許請求の範囲】
【請求項１】
スイッチングトランジスタと補助容量と画素電極を含み、前記補助容量の一方の端子を前記スイッチングトランジスタの出力端子と前記画素電極に接続し、他方の端子を基板側に構成した構造からなる多数の表示画素をマトリクス状に配置させた第１基板と、前記第１基板に対向して配置せしめられた透明基板であって、前記第１基板における表示画素の配置領域と対応する領域に共通電極を設けた第２基板と、前記第１基板と前記第２基板の間に封止・保持された液晶部材と、列方向に整列した各表示画素のスイッチングトランジスタの入力端子に接続した各列信号線をｎ本（ｎは２以上の自然数）を一組として組分けし、ｎ相に多相化された入力画像信号を各組の列信号線に並列にサンプリング出力する動作を前記組単位で順次実行する列信号線駆動回路と、行方向に整列した各表示画素のスイッチングトランジスタのオン／オフ制御端子に接続した各行信号線に対して行選択信号を順次出力し、表示画素のスイッチングトランジスタを行単位でオン／オフさせる行走査線駆動回路とを備え、前記第１基板における各補助容量の基板側の端子と前記第２基板の共通電極にそれぞれ所定電圧を印加した状態で、前記列信号線駆動回路と前記行走査線駆動回路が同期して動作することにより画像表示を行う液晶表示装置において、
ｎ相に多相化された前記画像信号の同一時点における各信号を加算する第１加算回路と、
前記第１加算回路が求めた加算結果に対して一定の係数値を乗算する第１乗算回路と、
前記列信号線駆動回路に対するｎ相分の画像信号の各入力回路中にそれぞれ独立に設けられ、前記第１乗算回路の乗算結果と前記第１加算回路が加算処理を実行した時点の画像信号とを加算して前記列信号線駆動回路へ出力する第２加算回路とを備え、
前記第１乗算回路における乗算係数値を、前記列信号線駆動回路によってｎ相分の画像信号が組単位で前記補助容量に蓄積される際に、前記補助容量の基板側の端子に生じる電圧変動分を補償する値として設定したことを特徴とする液晶表示装置。
【請求項２】
スイッチングトランジスタと補助容量と画素電極を含み、前記補助容量の一方の端子を前記スイッチングトランジスタの出力端子と前記画素電極に接続し、他方の端子を基板側に構成した構造からなる多数の表示画素をマトリクス状に配置させた第１基板と、前記第１基板に対向して配置せしめられた透明基板であって、前記第１基板における表示画素の配置領域と対応する領域に共通電極を設けた第２基板と、前記第１基板と前記第２基板の間に封止・保持された液晶部材と、列方向に整列した各表示画素のスイッチングトランジスタの入力端子に接続した各列信号線をｎ本（ｎは２以上の自然数）を一組として組分けし、ｎ相に多相化された入力画像信号を各組の列信号線に並列にサンプリング出力する動作を前記組単位で順次実行する列信号線駆動回路と、行方向に整列した各表示画素のスイッチングトランジスタのオン／オフ制御端子に接続した各行信号線に対して行選択信号を順次出力し、表示画素のスイッチングトランジスタを行単位でオン／オフさせる行走査線駆動回路とを備え、前記第１基板における各補助容量の基板側の端子と前記第２基板の共通電極にそれぞれ所定電圧を印加した状態で、前記列信号線駆動回路と前記行走査線駆動回路が同期して動作することにより画像表示を行う液晶表示装置において、
ｎ相に多相化された前記画像信号の同一時点における各信号を加算する第１加算回路と、
前記列信号線駆動回路に対するｎ相分の画像信号の各入力回路に対応する回路としてそれぞれ独立に設けられ、前記第１加算回路が求めた加算結果に対して前記各入力回路毎に個別に設定された係数値を乗算する第２乗算回路と、
前記列信号線駆動回路に対するｎ相分の画像信号の各入力回路中にそれぞれ独立に設けられ、前記第２乗算回路の乗算結果と前記第１加算回路が加算処理を実行した時点の画像信号とを加算して前記列信号線駆動回路へ出力する第３加算回路とを備え、
前記各第２乗算回路の乗算係数値を、前記列信号線駆動回路によってｎ相分の画像信号が組単位で前記補助容量に蓄積される際に、前記第２乗算回路に対応する前記入力回路と接続された列方向の各表示画素における前記各補助容量の基板側の端子に生じる電圧変動分を補償する値として設定したことを特徴とする液晶表示装置。
【請求項３】
スイッチングトランジスタと補助容量と画素電極を含み、前記補助容量の一方の端子を前記スイッチングトランジスタの出力端子と前記画素電極に接続し、他方の端子を基板側に構成した構造からなる多数の表示画素をマトリクス状に配置させた第１基板と、前記第１基板に対向して配置せしめられた透明基板であって、前記第１基板における表示画素の配置領域と対応する領域に共通電極を設けた第２基板と、前記第１基板と前記第２基板の間に封止・保持された液晶部材と、列方向に整列した各表示画素のスイッチングトランジスタの入力端子に接続した各列信号線をｎ本（ｎは２以上の自然数）を一組として組分けし、ｎ相に多相化された入力画像信号を各組の列信号線に並列にサンプリング出力する動作を前記組単位で順次実行する列信号線駆動回路と、行方向に整列した各表示画素のスイッチングトランジスタのオン／オフ制御端子に接続した各行信号線に対して行選択信号を順次出力し、表示画素のスイッチングトランジスタを行単位でオン／オフさせる行走査線駆動回路とを備え、前記第１基板における各補助容量の基板側の端子と前記第２基板の共通電極にそれぞれ所定電圧を印加した状態で、前記列信号線駆動回路と前記行走査線駆動回路が同期して動作することにより画像表示を行う液晶表示装置において、
ｎ相に多相化された前記画像信号の同一時点における各信号を加算する第１加算回路と、
前記第１加算回路が求めた加算結果に対して一定の係数値を乗算する第１乗算回路と、
前記第１基板における各補助容量の基板側の端子に電圧を印加させるための基板側回路とその本来の所定電圧を出力する外部の電圧供給回路との間に設けられ、前記電圧供給回路の出力電圧に対して前記第１乗算回路の乗算結果を加算して前記基板側回路へ出力する第４加算回路とを備え、
前記第１乗算回路における乗算係数値を、前記列信号線駆動回路によってｎ相分の画像信号が組単位で前記補助容量に蓄積される際に、前記補助容量の基板側の端子に生じる電圧変動分を補償する値として設定したことを特徴とする液晶表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は液晶表示装置に係り、特に多相化された画像信号によって表示が行われる投射型ディスプレイやビューファインダ、ヘッドマウントディスプレイ等に適用され、組単位で表示画素に書き込まれる画像信号のクロストークを抑制して高画質な画像を表示させるための改善に関する。
【０００２】
【従来の技術】
アクティブマトリックス型の液晶表示装置においては、基板上に表示画素がマトリクス状に形成されており、各表示画素はスイッチング用電界効果型トランジスタ（以下、単に「トランジスタ」という）と信号電圧保持用のコンデンサ（以下、「補助容量」という）と画素電極と共通電極と液晶部材で構成されているが、従来から、トランジスタの応答特性や補助容量の周波数特性が十分でないような場合の解決策として、例えば、下記の特許文献１〜４等で開示されているように、画像信号をｎ相（ｎは２以上の自然数）の多相信号に変換して入力することが行われている。
即ち、元の画像信号を多相化することによりその占有周波数帯域を１／ｎに低下せしめ、ｎ本の入力信号線を通じて液晶表示装置に供給することにより前記の問題点を解決させている。
【０００３】
先ず、液晶表示装置は図５に示すような回路構成からなり、マトリクス状に配設された多数の表示画素ＰＸと、それらの表示画素ＰＸを駆動するための列信号線駆動回路５１及び行信号線駆動回路５２を備えており、行信号線駆動回路５２が各行信号線Ｇ１…Ｇｊを通じて各行の表示画素ＰＸのトランジスタをＯＮ／ＯＦＦ制御し、列信号線駆動回路５１が各信号線Ｄ（１）１…Ｄ（Ｘ）ｎを通じて各列の表示画素ＰＸの補助容量に画像信号を書き込むようになっている。
具体的には、単結晶シリコン基板の上に複数の列信号線Ｄ（１）１…Ｄ（Ｘ）ｎと複数の行信号線Ｇ１…Ｇｊが相互に直交した態様でそれぞれ平行に形成されていると共に、各信号線Ｄ（１）１…Ｄ（Ｘ）ｎとＧ１…Ｇｊの交差部分にそれぞれ１個ずつ表示画素ＰＸが配置・形成されており、列信号線Ｄ（１）１…Ｄ（Ｘ）ｎの合計本数をｉ本とすれば、表示画素数が（ｉ×ｊ）個の表示パネルを構成していることになる。
尚、図５では、多相化画像信号に基づく画像表示動作手順を説明するために、列信号線Ｄ（１）１…Ｄ（Ｘ）ｎをＤ（Ｋ）１〜Ｄ（Ｋ）ｎ［但し、Ｋ＝１〜Ｘ］としてＸ組に分けて表現してある。
【０００４】
次に、各表示画素ＰＸは、前記のようにトランジスタ６１と補助容量６２と画素電極６３と共通電極６４と液晶部材６５とで構成されている。
即ち、列信号線Ｄ（１）１と行信号線Ｇ１の交差部分の表示画素ＰＸ（１，１）について説明すると、トランジスタ６１のドレインには列信号線Ｄ（１）１が、制御端子であるゲートには行走査線Ｇ１が、ソースには補助容量６２と画素電極６３がそれぞれ接続されていると共に、画素電極６３と共通電極６４の間に液晶部材６５が保持された構成になっている。
また、全ての表示画素ＰＸの共通電極６４にはＣＯＭ信号が印加され、補助容量６２の一方の端子にはＣＣ信号が印加されるようになっている。
【０００５】
そして、各表示画素ＰＸの断面構造は図９に示され、基板７１面に形成されたトランジスタ６１のソースに対して画素電極６３が接続されており、その接続部分から側方へ導体部７２が連続的に形成され、基板７１と導体部７２の間に誘電体層７３を形成することによって補助容量６２を構成している。
従って、前記の導体層７２が補助容量６２の一方の端子に相当し、基板７１が他方の端子に相当するが、以降、後者の端子を「基板側端子７１ａ」として説明する。
また、画素電極６３の上側には透明基板７４が液晶部材６５を介して対向配置せしめられており、透明基板７４には透明な導体膜である共通電極６４が形成されている。
尚、７５は絶縁層であり、７６，７７はそれぞれ画素電極６３側と透明基板７４側に皮膜された液晶配向膜である。
従って、液晶表示装置では透明基板７４側の共通電極６４に対してＣＯＭ信号を印加し、補助容量６２の基板側端子７１ａに対してＣＣ信号を印加することになるが、基板側端子７１ａは基板７１自体か又は基板７１に形成した導体層によって構成されるため、ＣＣ信号も基板７１又は前記導体層を通じて共通に印加されることになる。
【０００６】
次に、列信号線駆動回路５１は、図示していないシフトレジスタやサンプリングスイッチで構成されており、外部回路から入力される水平スタート信号ＨＳＴ及び水平クロック信号ＨＣＫに基づいて、転送されてくる多相化画像信号：ＶＩＤＥＯ（Ｋ）［ｉ］［ｉ＝１〜ｎ］を所定のタイミングで順次サンプリングして列信号線Ｄ（１）１〜Ｄ（１）ｎ，Ｄ（２）１〜Ｄ（２）ｎ，…，Ｄ（Ｘ）１〜Ｄ（Ｘ）ｎへ順次出力する。
即ち、列信号線駆動回路５１はｎ個の入力端子から同時に多相化画像信号を取り込み、一定のタイミングで各組の列信号線Ｄ（Ｋ）１〜Ｄ（Ｋ）ｎ：［Ｋ＝１〜Ｘ］へ順次出力させる。
【０００７】
具体的には、１水平走査期間をＨとすると、多相化画像信号をＨ／Ｘの期間毎にサンプリングし、最初のＨ／Ｘの期間におけるｎ個のサンプリング信号は列信号線Ｄ（１）１〜Ｄ（１）ｎへ並列出力し、次のＨ／Ｘの期間におけるｎ個のサンプリング信号は列信号線Ｄ（２）１〜Ｄ（２）ｎへ並列出力し、以降、同様にして１水平走査期間の最後のＨ／Ｘの期間におけるｎ個のサンプリング出力信号は列信号線Ｄ（Ｘ）１〜Ｄ（Ｘ）ｎへ並列出力することになる。
【０００８】
一方、行走査線駆動回路５２は、図示しないシフトレジスタとセレクタを含む回路として構成されており、外部から入力される垂直スタート信号ＶＳＴ、垂直クロック信号ＶＣＫに基づいて、１フレーム分の走査期間内に走査信号（選択信号）を行走査線Ｇ１…Ｇｊへ順次供給する動作を各フレーム単位で繰り返す。
そして、その走査信号が行走査線Ｇ１に供給された時は、その走査信号が第１行目の（Ｋ×ｎ）個の表示画素ＰＸに係る各トランジスタ６１のゲートに印加されて、それらのトランジスタ６１をオン状態（選択状態）とし、各トランジスタ６１のドレイン・ソース間を導通させる。
【０００９】
それにより、列信号線駆動回路５１でサンプリングされた画像信号は各組の列信号線Ｄ（１）１〜Ｄ（１）ｎ，Ｄ（２）１〜Ｄ（２）ｎ，…，Ｄ（Ｘ）１〜Ｄ（Ｘ）ｎへ順次同時に並列出力され、それぞれの組に係る列信号線Ｄ（１）１〜Ｄ（１）ｎ，Ｄ（２）１〜Ｄ（２）ｎ，…，Ｄ（Ｘ）１〜Ｄ（Ｘ）ｎが接続されている各トランジスタ６１のドレイン・ソース間を通じて各補助容量６２に同時に蓄積される。
そして、行走査線駆動回路５２は、列信号線駆動回路５１における各水平走査期間Ｈ毎に走査信号を行信号線のＧ１からＧｊまで順次出力し、その走査信号を出力した行信号線に対応する各表示画素ＰＸの補助容量６２に対して列信号線Ｄ（１）１〜Ｄ（１）ｎ，Ｄ（２）１〜Ｄ（２）ｎ，…，Ｄ（Ｘ）１〜Ｄ（Ｘ）ｎに出力されている画像信号を蓄積させてゆくことになる。
その結果、第１行目（１）から最終行（ｊ）までの全ての表示画素ＰＸの補助容量６２に１フレーム分の画像信号が蓄積され、各表示画素ＰＸでは補助容量６２に蓄積された画像信号に対応する電圧が画素電極６３へ供給される。
【００１０】
一方、図５において、ＣＯＭ信号は図９に示した透明基板７４側の共通電極６４から印加されるが、画像信号の極性と同極性の電圧とされ、一般的な液晶表示装置ではＣＯＭ信号の電圧が液晶部材６５の閾値電圧に設定されている。
そして、液晶部材６５を交流駆動させるために画像信号はフレーム毎又はフィールド毎に反転せしめられ、その信号電圧レベル（信号分電圧）と前記のＣＯＭ信号の電圧との差を実効電圧として液晶部材６５に光変調動作を生じさせる。
また、ＣＣ信号は補助容量６２に蓄積された画像信号の電圧を調整するものであり、液晶の適正な光変調動作を確保させるための電圧を各表示画素ＰＸの基板側端子７１ａに対して共通に印加されている。
【００１１】
次に、以上に説明した液晶表示装置の概略動作を、図６及び図７のタイミングチャートに基づいて更に具体的に説明する。
ここに、図６は主に行信号線駆動回路５２の動作タイミングを、図７は主に列信号線駆動回路５１の動作タイミングを示している。
【００１２】
図６において、（ａ）は列信号線駆動回路５１に入力される多相化画像信号の入力波形を示し、その画像信号はフレーム期間Ａでは非反転信号となり、フレーム期間Ｂでは反転信号になっている。
行走査線駆動回路５２には、（ｂ）と（ｃ）に示すＶＳＴ，ＶＣＫの各信号が供給される。
そして、行走査線駆動回路５２が内蔵するシフトレジスタは、入力されたＶＳＴをＶＣＫの立ち上がりエッジで１段分シフトし、これを走査信号として出力するｊ段のシフトレジスタであり、行走査線駆動回路５２の各シフト段から内蔵のセレクタにより行信号線Ｇ１，Ｇ２，…，Ｇｊに対して（ｄ）に示す走査信号を出力させるが、そのセレクタはシフトレジスタの出力を期間Ａでは行信号線Ｇ１，Ｇ２，…，Ｇｊへ出力し、期間Ｂでは出力しないようになっている。
従って、期間Ａでは、走査信号が行走査線Ｇ１，Ｇ２，…，Ｇｊへ順次出力されて各行のトランジスタ６１がオン状態となり、期間Ｂでは各行のトランジスタ６１はオフ状態となる。
また、図６の（ｅ）と（ｆ）に示すＣＯＭ信号とＣＣ信号は、それぞれ前記の所定電位の信号で共通電極６４と各補助容量６２の基板側端子７１ａに印加されている。
【００１３】
一方、列信号線駆動回路５１の動作タイミング（図７）についてみると、列信号線駆動回路５１に対しては、（ａ）に模式的に示す多相化された画像信号と、（ｃ）のＨＳＴと、（ｄ）のＨＣＫが入力されている。
ここで、ＨＳＴとＨＣＫは列信号線駆動回路５１が内蔵するシフトレジスタの動作を制御する信号である。
列信号線駆動回路５１では、（ｂ）に示す行信号線駆動回路５２のＶＳＴと同期したＨＳＴに基づいて、（ｅ）の多相化画像信号がＨＣＫに同期して列信号線Ｄ（１）１〜Ｄ（１）ｎ，Ｄ（２）１〜Ｄ（２）ｎ，…，Ｄ（Ｘ）１〜Ｄ（Ｘ）ｎに出力される。
尚、図７の（ｅ），（ｆ）は図６に示した前記のＣＯＭ信号（ｅ）とＣＣ信号（ｆ）である。
【００１４】
従って、図５に示した液晶表示装置では、列信号線駆動回路５１と行信号線駆動回路５２が相互に同期をとりながら多相化画像信号を組単位で各表示画素ＰＸに書き込む動作を繰り返し、フレーム期間Ａにおいて画像信号を各表示画素ＰＸの補助容量６２に蓄積させ、フレーム期間Ｂにおいて各表示画素ＰＸに対応する領域の液晶部材６５に光変調動作を生じさせることにより、連続的にフレーム画像を表示させる。
【００１５】
ところで、前記の液晶表示装置においては、上記のようにＣＣ信号を印加する基板側端子７１ａが基板７１自体又は基板に構成した導体層になっており、ＣＣ信号は全ての表示画素ＰＸの補助容量６２に対して共通に印加されている。
そして、そのようなＣＣ信号の共通印加方式は、前記のように画像信号を多相化して入力させる液晶表示装置に限らず、画像信号をシリアルに転送する従来の一般的な液晶表示装置においても同様であるが、いずれにしても、各表示画素ＰＸの補助容量６２に対するＣＣ信号の共通印加回路を介して各補助容量６２に蓄積された画像信号のクロストークが発生し、その結果として画像の表示品質が低下するという問題がある。
即ち、画像信号が行単位又は前記の組単位で補助容量６２に書き込まれてゆく際に前記の共通印加回路を介して電荷の移動が生じ、それによって補助容量６２と画素電極６３の電圧が変動することにより表示画像の乱れが発生する。
特に、前記の液晶表示装置では多相化画像信号が組単位で補助容量６２に同時に書き込まれてゆき、また前記の電圧変動量が比較的大きくなるために画像の表示品質に与える影響が大きくなる。
【００１６】
その問題点に対して、本願発明者は、前記の液晶表示装置が画像信号を多相化していることに着目し、図８に示すように、各組（Ｋ＝１〜Ｘ）のｎ本の列信号線Ｄ（Ｋ）１〜Ｄ（Ｋ）ｎ：［Ｋ＝１〜Ｘ］の内で、各組の同じ順番の列信号線に接続された表示画素ＰＸの補助容量６２における基板側端子（ＣＣ信号を印加する端子）が、外部から導かれたｎ本のＣＣ信号線ＣＣ１〜ＣＣｎの内で同じ順番の信号線にのみ共通接続された回路構成を提案した（特願２００２−１９９３５５号）。
この提案に係る液晶表示装置によれば、各組単位で垂直方向に整列した表示画素ＰＸ群毎に独立したＣＣ信号線ＣＣ１〜ＣＣｎからＣＣ信号を印加しており、少なくとも水平方向に隣接した表示画素ＰＸ間でのクロストークを防止でき、画像の表示品質を向上させることが可能になる。
【００１７】
【特許文献１】
特開平１１−００７２７０号公報
【特許文献２】
特開平１１−１３３９３２号公報
【特許文献３】
特開平１１−１３３９３３号公報
【特許文献４】
特開平１１−２０２８４１号公報
【００１８】
【発明が解決しようとする課題】
しかしながら、前記の提案（特願２００２−１９９３５５号）の液晶表示装置によると、表示画素ＰＸの補助容量６２を介したクロストークは抑制できるが、図８に示すように、基板上にｎ本のＣＣ信号線ＣＣ１〜ＣＣｎを別途形成すると共に、各組（Ｋ＝１〜Ｘ）の同じ順番の列信号線に接続された表示画素ＰＸに係る補助容量６２の基板側端子７１ａに対して各ＣＣ信号線ＣＣ１〜ＣＣｎを接続する回路も形成しなければならない。
具体的には、同一の列信号線に接続された表示画素ＰＸの補助容量６２の基板側端子７１ａは共通の導体層として形成することができるが、各ＣＣ信号線ＣＣ１〜ＣＣｎと共にそれら信号線ＣＣ１〜ＣＣｎと前記の導体層に対する接続回路を基板上に形成しなければならず、それらを構成するための信号線数は非常に多くなる。
従って、画像信号のクロストークの問題点を解消する点では有効であるが、ＣＣ信号の印加回路の配線領域を確保するために液晶表示装置の基板が大きくなり、半導体プロセスの複雑化によって歩留まりの低下と製造コストの増大を招くという問題がある。
【００１９】
一方、図５に示した回路構成では、画像信号のクロストークに係る問題はあるが、画面を構成する全ての表示画素ＰＸに対して基板７１自体を全面的に基板側端子７１ａとして共通にＣＣ信号を印加させることができるため、基板上の回路構成は簡素になる。
【００２０】
そこで、本発明は、多相化画像信号によって画像表示を行う液晶表示装置において、ＣＣ信号の印加回路を図５に示した一般的な構成としながら、各表示画素ＰＸの画像信号のクロストークを抑制できる方式を提供することを目的として創作された。
【００２１】
【課題を解決するための手段】
先ず、本発明が適用される液晶表示装置は、スイッチングトランジスタと補助容量と画素電極を含み、前記補助容量の一方の端子を前記スイッチングトランジスタの出力端子と前記画素電極に接続し、他方の端子を基板側に構成した構造からなる多数の表示画素をマトリクス状に配置させた第１基板と、前記第１基板に対向して配置せしめられた透明基板であって、前記第１基板における表示画素の配置領域と対応する領域に共通電極を設けた第２基板と、前記第１基板と前記第２基板の間に封止・保持された液晶部材と、列方向に整列した各表示画素のスイッチングトランジスタの入力端子に接続した各列信号線をｎ本（ｎは２以上の自然数）を一組として組分けし、ｎ相に多相化された入力画像信号を各組の列信号線に並列にサンプリング出力する動作を前記組単位で順次実行する列信号線駆動回路と、行方向に整列した各表示画素のスイッチングトランジスタのオン／オフ制御端子に接続した各行信号線に対して行選択信号を順次出力し、表示画素のスイッチングトランジスタを行単位でオン／オフさせる行走査線駆動回路とを備え、前記第１基板における各補助容量の基板側の端子と前記第２基板の共通電極にそれぞれ所定電圧を印加した状態で、前記列信号線駆動回路と前記行走査線駆動回路が同期して動作することにより画像表示を行うものである。
即ち、従来技術において説明した多相化画像信号を扱う液晶表示装置であり、図５の回路構成のように第１基板における各補助容量の基板側端子に対して共通に所定電圧を印加する方式の液晶表示装置を前提とする。
【００２２】
そして、第１の発明は、前記液晶表示装置において、ｎ相に多相化された前記画像信号の同一時点における各信号を加算する第１加算回路と、前記第１加算回路が求めた加算結果に対して一定の係数値を乗算する第１乗算回路と、前記列信号線駆動回路に対するｎ相分の画像信号の各入力回路中にそれぞれ独立に設けられ、前記第１乗算回路の乗算結果と前記第１加算回路が加算処理を実行した時点の画像信号とを加算して前記列信号線駆動回路へ出力する第２加算回路とを備え、前記第１乗算回路における乗算係数値を、前記列信号線駆動回路によってｎ相分の画像信号が組単位で前記補助容量に蓄積される際に、前記補助容量の基板側の端子に生じる電圧変動分を補償する値として設定したことを特徴とする液晶表示装置に係る。
【００２３】
この発明では、第１加算回路で多相化されたｎ相分の画像信号を同一時点で加算した結果に対して第１乗算回路で一定の係数値を乗算し、その乗算結果を第２加算回路で各相の画像信号に加算している。
ここで、第１加算回路の加算結果は、列信号線駆動回路が画像信号を組単位で並列にサンプリング出力して表示画素の補助容量に蓄積させる際に各補助容量の基板側の端子に発生する電圧変動分にほぼ比例した値を示す。
従って、第１乗算回路によってその電圧変動分を補償する値として設定された係数値を前記の加算結果に乗算し、その乗算結果を各相の画像信号の各入力回路に設けた第２加算回路で各画像信号に加算しておけば、各表示画素の補助容量に対して前記の電圧変動分を補償した画像信号が書き込まれることになり、各補助容量の基板側の端子を通じた各画像信号のクロストークによる表示画像の乱れを防止できる。
また、この発明の各回路は多相化画像信号の入力経路に挿入すればよく、必ずしも基板上に構成する必要はなく、仮に基板上に構成するとしても、各表示画素の形成領域とは別の領域に形成できるため、半導体プロセスが複雑化することはない。
【００２４】
第２の発明は、前記の前提とされる液晶表示装置において、ｎ相に多相化された前記画像信号の同一時点における各信号を加算する第１加算回路と、前記列信号線駆動回路に対するｎ相分の画像信号の各入力回路に対応する回路としてそれぞれ独立に設けられ、前記第１加算回路が求めた加算結果に対して前記各入力回路毎に個別に設定された係数値を乗算する第２乗算回路と、前記列信号線駆動回路に対するｎ相分の画像信号の各入力回路中にそれぞれ独立に設けられ、前記第２乗算回路の乗算結果と前記第１加算回路が加算処理を実行した時点の画像信号とを加算して前記列信号線駆動回路へ出力する第３加算回路とを備え、前記各第２乗算回路の乗算係数値を、前記列信号線駆動回路によってｎ相分の画像信号が組単位で前記補助容量に蓄積される際に、前記第２乗算回路に対応する前記入力回路と接続された列方向の各表示画素における前記各補助容量の基板側の端子に生じる電圧変動分を補償する値として設定したことを特徴とする液晶表示装置に係る。
【００２５】
前記の第１の発明では、第１加算回路による多相化された信号の加算結果に対して第１乗算回路が一定の係数値を乗算し、その乗算結果を第２加算回路によって一律にｎ相分の各画像信号に対して加算するようになっている。
しかし、半導体プロセスで製造される第１基板の各表示画素に係る補助容量の基板側の端子に接続される回路（図５におけるＣＣ信号の印加回路）は、行方向に関して一様に形成されるとは限らず、例えば、偶数番目の列と奇数番目の列とで回路パターンが異なる場合がある。
そのような場合には、行方向に整列した各表示画素について、各補助容量の基板側の端子に生じる電圧変動分が異なり、行方向に係る各画像信号間のクロストークによって表示画像の乱れが生じることになる。
この第２の発明によれば、第２乗算回路をｎ相分の画像信号の各入力回路に対応させた回路として独立に設けておき、各第２乗算回路によって第１加算回路が求めた加算結果に対して個別の乗算係数値を乗算し、その乗算結果を各入力回路中にそれぞれ独立に設けた第３加算回路によって各相の画像信号に加算するようになっている。
従って、各第２乗算回路の乗算係数値を個別に調整することにより、前記のように偶数番目の列と奇数番目の列とで回路パターンが異なることによって生じる各画像信号間のクロストークをきめ細かに防止でき、より高品質な画像が得られる。
【００２６】
第３の発明は、前記の前提とされる液晶表示装置において、ｎ相に多相化された前記画像信号の同一時点における各信号を加算する第１加算回路と、前記第１加算回路が求めた加算結果に対して一定の係数値を乗算する第１乗算回路と、前記第１基板における各補助容量の基板側の端子に電圧を印加させるための基板側回路とその本来の所定電圧を出力する外部の電圧供給回路との間に設けられ、前記電圧供給回路の出力電圧に対して前記第１乗算回路の乗算結果を加算して前記基板側回路へ出力する第４加算回路とを備え、前記第１乗算回路における乗算係数値を、前記列信号線駆動回路によってｎ相分の画像信号が組単位で前記補助容量に蓄積される際に、前記補助容量の基板側の端子に生じる電圧変動分を補償する値として設定したことを特徴とする液晶表示装置に係る。
【００２７】
この発明は、第１及び第２の発明が多相化された各画像信号の入力回路側で各補助容量の基板側の端子に生じる電圧変動分を補償しているのに対して、前記の基板側の端子に共通に所定電圧を印加する回路側で補償を実行するものである。この発明における第１加算回路と第１乗算回路が担う機能は第１の発明の場合と同様であるが、その乗算結果は、第１基板における各補助容量の基板側の端子に電圧を印加させるための基板側回路とその本来の電圧を出力する外部の電圧供給回路との間に設けられた第４加算回路に出力され、第４加算回路が前記電圧供給回路の出力電圧に対して前記乗算結果を加算して前記の基板側回路に出力している。
従って、前記の電圧変動分は基板側回路側で補償されることになり、第１及び第２の発明と同様に、各補助容量の基板側の端子を通じた各画像信号のクロストークによる表示画像の乱れを防止できる。
また、各回路を必ずしも基板上に構成する必要がなく、仮に基板上に構成する場合にも半導体プロセスが複雑化しないことも、第１及び第２の発明と同様である。
【００２８】
【発明の実施の形態】
以下、本発明の液晶表示装置の実施形態を図１から図４を用いて詳細に説明する。
［実施形態１］
この実施形態における液晶表示装置の基本回路部分は図５に示したものと同様であり、その回路構成と多相化画像信号による画像表示動作については従来技術の欄で説明したとおりであるため、ここではそれらの説明を省略する。
また、この実施形態では、各表示画素ＰＸに係る補助容量６２の基板側端子７１ａが図９に示したように基板７１自体で構成されており、ＣＣ信号は基板７１を通じて表示画素ＰＸに対して共通に印加されているものとする。
【００２９】
この実施形態の特徴は、列信号線駆動回路５１に対する多相化画像信号の入力回路に図１に示すような信号処理回路が適用されている点にある。
その信号処理回路は、ｎ相に多相化された各ディジタル画像データＶＩＤＥＯｄ［ｉ］に対応する各信号線に設けられた各単相処理部１−ｉと、ｎ相の全ての画像データＶＩＤＥＯｄ［ｉ］を用いて補償データを作成する補償データ作成部２とからなり、各単相処理部１−ｉは遅延回路１１と加算回路１２とＤ／Ａ変換器１３の直列回路として構成されており、また補償データ作成部２は加算回路２１と乗算回路２２の直列回路として構成されている。
但し、「ｉ」はｎ相に多相化された各回路に対応付けたインデックス番号（１〜ｎ）であり、以下、この実施形態及び下記の実施形態２，３においても同様とする。
そして、補償データ作成部２では、加算回路２１がｎ相分の各画像データＶＩＤＥＯｄ［ｉ］を全て加算し、乗算回路２２がその加算データ：Ｖｑに対して一定の係数Ａｃを乗算して各単相処理部１−ｉ側の加算回路１２へ出力するようになっている。
【００３０】
各単相処理部１−ｉ側においては、ＣＬＫに同期した遅延回路１１で画像データＶＩＤＥＯｄ［ｉ］の転送を受けて一定時間後に加算回路１２へ出力させるが、これは補償データ作成部２の加算・乗算動作に僅かに時間を要するため、補償データ作成部２から乗算結果が出力されるタイミングと画像データＶＩＤＥＯｄ［ｉ］が各単相処理部１−ｉ側の加算回路１２へ入力されるタイミングとの同期をとるためである。
従って、各単相処理部１−ｉの加算回路１２で画像データＶＩＤＥＯｄ［ｉ］に加算される補償データ作成部２の乗算結果は、同一時点で得られている画像データＶＩＤＥＯｄ［ｉ］に基づいて作成されたものであり、それが各単相処理部１−ｉ側の加算回路１２で各画像データＶＩＤＥＯｄ［ｉ］に加算されることになる。
【００３１】
ところで、補償データ作成部２における乗算回路２２の乗算係数Ａｃは、次に説明する定数として設定される。
今、ｎ相分の各画像データＶＩＤＥＯｄ［ｉ］がＤ／Ａ変換器１３のみを介してアナログ画像信号ＶＩＤＥＯ［ｉ］として列信号線駆動回路５１に入力される場合を想定すると、上記のように図５の液晶表示装置ではそれらの画像信号ＶＩＤＥＯ［ｉ］を列信号線Ｄ（Ｋ）［ｉ］を介して組単位で各表示画素ＰＸの補助容量６２に書き込む。
【００３２】
その場合、各補助容量６２の基板側端子７１ａに相当する基板７１には所定電圧のＣＣ信号が印加されているが、各補助容量６２に蓄積された電荷は僅かであるが基板７１側を介して他の組の各表示画素ＰＸ側へ流れ、それによって画像信号ＶＩＤＥＯ［ｉ］が書き込まれた各表示画素ＰＸの基板側端子７１ａの電圧が変動し、結果的に画素電極６３の電圧が変動するために適正な画素表示が得られていないことになる。
即ち、組単位で画像信号ＶＩＤＥＯ［ｉ］のクロストークが発生して画像の表示品質が損なわれることになる。
【００３３】
一方、図２に示すように、前記のクロストーク量に対応する画素電極６３の電圧変動量Ｖｑは、同時に書き込まれる画像信号ＶＩＤＥＯｄ［ｉ］の加算値にほぼ比例した傾向を示す。
そこで、この実施形態では、前記の乗算係数Ａｃを画像信号ＶＩＤＥＯｄ［ｉ］の加算値に対する基板側端子７１ａの電圧変動量の増加率（比例定数）として設定しておき、それを画像信号ＶＩＤＥＯｄ［ｉ］の加算値に乗算することにより基板側端子７１ａの電圧変動量Ｖｑを得るようにしている。
【００３４】
従って、上記のように、補償データ作成部２で得られた電圧変動量Ｖｑを各単相処理部１−ｉの加算回路１２で各画像データＶＩＤＥＯｄ［ｉ］に加算し、それをＤ／Ａ変換器１３でアナログ信号に変換すると、予め前記の電圧変動量Ｖｑを補償した画像信号ＶＩＤＥＯ［ｉ］が得られる。
そして、そのｎ相の画像信号ＶＩＤＥＯ［ｉ］がＤ／Ａ変換器１３から列信号線駆動回路５１へ出力されるため、図５の液晶表示装置においては、組単位でクロストーク量を相殺した画像信号ＶＩＤＥＯ［ｉ］による表示が可能になる。
また、この実施形態では、一般的な液晶表示装置と同様に、基板７１自体が全ての表示画素ＰＸの補助容量６２に対する共通の基板側端子７１ａとなっており、基板７１に対してＣＣ信号を印加しておくだけで足りるため、図８に示した液晶表示装置のように基板上に複雑なＣＣ信号の印加用回路を形成する必要がない。
【００３５】
尚、前記の乗算係数Ａｃはディジタル信号として乗算回路２２へ入力されるが、出力電圧を可変設定できる定電圧回路（図示せず）から得られる電圧をＡ／Ｄ変換器（図示せず）でディジタル信号に変換して入力させればよい。
乗算係数Ａｃの値は、予め各種の画像データＶＩＤＥＯｄ［ｉ］を用いて電圧変動分を実験的に求めておき、定電圧回路側で出力電圧を調整することにより得られる。
【００３６】
［実施形態２］
先ず、この実施形態における液晶表示装置の基本回路部分も、実施形態１の場合と同様に、図５に示した構成とする。
また、各表示画素ＰＸに係る補助容量６２の基板側端子７１ａが図９に示したように基板７１自体で構成されているものとする。
この実施形態の特徴は、列信号線駆動回路５１に対する多相化画像信号の入力回路に図３に示すような信号処理回路が適用されている点にある。
【００３７】
この実施形態の特徴は、列信号線駆動回路５１に対する多相化画像信号の入力回路に図３に示すような信号処理回路が適用されている点にある。
そして、図３と図１とを比較すれば明らかなように、この実施形態の信号処理回路と実施形態１の信号処理回路との相違は次のような点にある。
先ず、実施形態１では補償データ作成部２を加算回路２１と乗算回路２２とで構成しているが、この実施形態では、乗算回路１４が各単相処理部１ａ−ｉに対してそれぞれ独立に組み込まれており、実施形態１の補償データ作成部２に相当するものが加算回路２１と各単相処理部１ａ−ｉの各乗算回路１４とで構成してある。
また、各単相処理部１ａ−ｉの加算回路１２ａは、乗算回路１４の乗算結果をその各単相処理部１ａ−ｉに入力される画像信号ＶＩＤＥＯｄ［ｉ］に加算するようになっている。
【００３８】
そして、この実施形態では、各単相処理部１ａ−ｉの乗算回路１４に対してそれぞれ個別の乗算係数Ａｃ［ｉ］が設定されている。
即ち、各乗算係数Ａｃ［ｉ］は、列信号線駆動回路５１によってｎ相分の画像信号ＶＩＤＥＯ［ｉ］が組単位で各表示画素ＰＸの補助容量６２に書き込まれる際に、単相処理部１ａ−ｉに対応した表示画素ＰＸの基板側端子７１ａに生じる個別の電圧変動量の増加率（比例定数）として設定されている。
【００３９】
この実施形態では、前記の図３に示した構成に基づいて、加算回路２１がｎ相分の各画像データＶＩＤＥＯｄ［ｉ］を全て加算し、その加算データ：Ｖａｌに対して単相処理部１ａ−ｉの乗算回路１４が乗算係数Ａｃ［ｉ］を乗算して補償データ：ΔＶｑ［ｉ］＝Ａｃ［ｉ］＊Ｖａｌを作成し、加算回路１２ａがその補償データ：ΔＶｑ［ｉ］を画像信号ＶＩＤＥＯｄ［ｉ］に加算する。
その場合、実施形態１では補償データ作成部２で作成した補償データΔＶｑを一律に各画像データＶＩＤＥＯｄ［ｉ］に加算していたが、この実施形態では、各乗算係数Ａｃ［ｉ］を個別に調整設定できるため、各画像信号ＶＩＤＥＯｄ［ｉ］が書き込まれる表示画素ＰＸの特性に対応させた補償データ：ΔＶｑ［ｉ］を各画像データＶＩＤＥＯｄ［ｉ］に加算できることになる。
【００４０】
従って、半導体プロセスで製造される各表示画素ＰＸにおける補助容量６２の基板側端子７１ａへ接続される回路（図５におけるＣＣ信号の印加回路）が偶数番目の列と奇数番目の列とで回路パターンを異ならしめてあり、それらの列毎に前記の基板側端子７１ａに生じる電圧変動分が異なるような場合には、各電圧変動分に対応させて乗算係数Ａｃ［ｉ］を個別に調整することにより、行方向に隣接している表示画素ＰＸの画像信号間で生じるクロストークを防止できる。
また、ｎ相分の画像信号ＶＩＤＥＯ［ｉ］が組単位で各表示画素ＰＸの補助容量６２に書き込まれる際に、組同士の境界部分で前記の電圧変動が大きくなることも想定されるが、この実施形態の装置によれば、そのような現象にも対応することが可能である。
【００４１】
［実施形態３］
この実施形態は、前記の各実施形態がクロストークによる画素電極６３の電圧変動量Ｖｑを予め画像信号ＶＩＤＥＯ［ｉ］の入力側で補償しているのに対して、基板側端子７１ａ側で補償するものである。
そして、この実施形態においても、前記の各実施形態と同様に、液晶表示装置の基本回路部分は図５に示した構成になっており、その基本回路部分についての説明は省略する。
また、各表示画素ＰＸに係る補助容量６２の基板側端子７１ａが基板７１自体で構成されている点も前記の各実施形態の場合と同様である。
【００４２】
この実施形態の特徴は、列信号線駆動回路５１に対する多相化画像信号の入力回路とＣＣ信号の印加回路に図４に示すような信号処理回路が適用されている点にある。
その信号処理回路は、多相化されたディジタル画像データＶＩＤＥＯｄ［ｉ］に対応する各信号線に設けられた各単相処理部３−ｉと、各画像データＶＩＤＥＯｄ［ｉ］を用いて補償データを作成する補償データ作成部４とからなり、各単相処理部３−ｉは遅延回路３１とＤ／Ａ変換器３２の直列回路として構成されており、また補償データ作成部４は加算回路４１と乗算回路４２と加算回路４３とＤ／Ａ変換器４４の直列回路として構成されている。
【００４３】
そして、各単相処理部３−ｉでは、転送されてくる各画像データＶＩＤＥＯｄ［ｉ］をクロック信号ＣＬＫに同期した遅延回路３１で遅延させ、Ｄ／Ａ変換器３２でアナログ信号へ変換して列信号線駆動回路５１へ出力させる。
一方、補償データ作成部４では、加算回路４１がｎ相分の各画像データＶＩＤＥＯｄ［ｉ］を全て加算し、乗算回路４２がその加算データに対して一定の係数Ａｃを乗算し、更に、加算回路４３によって乗算回路４２が求めた前記の乗算値Ｖｑに対して本来のＣＣ信号を与えるディジタル信号ＣＣｄを加算し、その加算データをＤ／Ａ変換器４４でアナログ信号ＣＣｑに変換する。
また、その変換後のアナログ信号ＣＣｑは、図５の液晶表示装置における基板７１に印加され、各表示画素ＰＸに係る補助容量６２の基板側端子７１ａに対する共通の電圧とされる。
【００４４】
ここで、乗算回路４２の乗算係数Ａｃは実施形態１で説明した値に相当する。
即ち、加算回路４１によるｎ相分の各画像データＶＩＤＥＯｄ［ｉ］を全て加算した結果にその係数Ａｃを乗算した値が、図５の液晶表示装置において画像信号ＶＩＤＥＯ［ｉ］が組単位で各表示画素ＰＸの補助容量６２に書き込まれた際の基板側端子７１ａの電圧変動分Ｖｑに相当するように設定されている。
【００４５】
また、各単相処理部３−ｉに遅延回路３１が設けられているのは、補償データ作成部４で前記の演算処理に時間を要するためであり、Ｄ／Ａ変換器３２でアナログ信号へ変換した画像信号ＶＩＤＥＯ［ｉ］が列信号線駆動回路５１によって各表示画素ＰＸの補助容量６２に書き込まれるタイミングと、補償データ作成部４が同一時点の画像信号ＶＩＤＥＯｄ［ｉ］に基づいて作成した前記のアナログ信号ＣＣｑが出力するタイミングとが同期するようになっている。
【００４６】
従って、この実施形態によれば、組単位で画像信号ＶＩＤＥＯ［ｉ］が各表示画素ＰＸの補助容量６２に書き込まれる際に、各表示画素ＰＸに係る補助容量６２の基板側端子７１ａの電圧が本来のＣＣ信号に前記の電圧変動分Ｖｑを加算した電圧（アナログ信号ＣＣｑの電圧）に設定されており、画像信号のクロストークによる電圧変動分を補償した画像表示を実行できる。
即ち、実施形態１の場合と同様に、図５の液晶表示装置において、組単位でクロストーク量を相殺した画像信号ＶＩＤＥＯ［ｉ］による表示が可能になる。
また、基板７１上に複雑なＣＣ信号の印加用回路を形成する必要がないことも実施形態１の場合と同様である。
【００４７】
更に、乗算回路４２へ入力される乗算係数Ａｃのディジタル信号が出力電圧を可変設定できる定電圧回路とＡ／Ｄ変換器で構成できることも実施形態１の場合と同様であり、また本来のＣＣ信号を与えるディジタル信号ＣＣｄもそれと同様の回路構成で実現できることは当然である。
【００４８】
以上の各実施形態では、多相化されたディジタル画像データＶＩＤＥＯｄ［ｉ］に対する信号処理回路について説明したが、本発明はアナログ画像信号に対する信号処理回路として構成することも可能である。
その場合には、Ｄ／Ａ変換器１３，３２，４４は不要であり、他の回路を同様の機能を備えたアナログ回路に置き換えて構成すればよい。
【００４９】
【発明の効果】
本発明の液晶表示装置は、以上の構成を有していることにより、次のような効果を奏する。
請求項１の発明は、多相化された画像信号によって表示を行う液晶表示装置において、組単位で表示画素に書き込まれる画像信号が補助容量の基板側端子を通じてクロストークする不具合を、多相化画像信号の列信号線駆動回路に対する入力経路にクロストークによる電圧変動分を補償する信号処理回路を設けることにより解消し、高い画像品質を実現する。
また、同様の目的で創作された従来技術の特願２００２−１９９３５５号のように、補助容量の基板側端子に対する所定電圧を印加する回路を基板上に複雑な構成で形成する必要がなく、前記の所定電圧を基板自体又は基板に形成した導体層を共通の印加回路にできるため、液晶表示装置を製造するための半導体プロセスが簡素化できる。
請求項２の発明は、請求項１の発明が多相化画像信号に対する組単位での補償を行っているのに対して、画素単位での画像信号に対する補償を可能にし、よりきめ細かな調整によって更に高品質な画像表示を実現する。
請求項３の発明は、各表示画素における補助容量の基板側端子に所定電圧を印加する信号経路に画像信号のクロストークによる電圧変動分を補償する信号処理回路を設けたことにより、請求項１の発明と同様の効果を実現する。
【図面の簡単な説明】
【図１】本発明の液晶表示装置の実施形態１に係る信号処理回路の回路図である。
【図２】乗算回路の乗算係数の概念を説明するためのグラフである。
【図３】実施形態２に係る信号処理回路の回路図である。
【図４】実施形態３に係る信号処理回路の回路図である。
【図５】多相化画像信号により画像表示を行う従来の液晶表示装置の回路図である。
【図６】主に行信号線駆動回路の動作タイミングを示すタイミングチャートである。
【図７】主に列信号線駆動回路の動作タイミングを示すタイミングチャートである。
【図８】画像信号のクロストークを抑制することを目的とした従来技術に係る液晶表示装置（特願２００２−１９９３５５号）の回路図である。
【図９】表示画素の断面構造図である。
【符号の説明】
１−ｉ，１ａ−ｉ，３−ｉ：（但し、ｉ＝１〜ｎ）…単相処理部、２，４…補償データ作成部、１１，３１…遅延回路、１２，１２ａ，４１，４３…加算回路、１３，３２，４４…Ｄ／Ａ変換器、２１…加算回路、１４，２２，４２…乗算回路、５１…列信号線駆動回路、５２…行信号線駆動回路、６１…トランジスタ（スイッチング用電界効果型トランジスタ）、６２…補助容量（信号電圧保持用のコンデンサ）、６３…画素電極、６４…共通電極、６５…液晶部材、７１…基板、７１ａ…補助容量の基板側端子、７２…導体部、７３…誘電体層、７４…透明基板、７５…絶縁層、７６，７７…液晶配向膜、Ａｃ…乗算係数、ＣＣ…ＣＣ信号、ＣＣｄ…本来のＣＣ信号を与えるディジタル信号、ＣＣｑ…補償した後のアナログＣＣ信号、ＣＬＫ…クロック信号、ＣＯＭ…ＣＯＭ信号、Ｄ（Ｋ）１〜Ｄ（Ｋ）ｎ：（但し、Ｋ＝１〜Ｘ）…列信号線、Ｇ１〜Ｇｊ…行信号線、ＨＣＫ…水平クロック信号、ＨＳＴ…水平スタート信号、ＶＩＤＥＯ［ｉ］：（但し、ｉ＝１〜ｎ）…多相化されたアナログ画像信号、ＶＩＤＥＯｄ［ｉ］：（但し、ｉ＝１〜ｎ）…多相化されたディジタル画像データ、ＶＩＤＥＯ（Ｋ）［ｉ］：（但し、ｉ＝１〜ｎ）…多相化された画像信号の組、ＶＣＫ…垂直クロック信号、ＶＳＴ…垂直スタート信号、ΔＶｑ…電圧変動量。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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