(57)【要約】【課題】ポリシリコンの抵抗値が意図した抵抗値と大きく変わってしまう場合がある。この変動は、ソース、ドレイン形成用に行なわれた高濃度のイオン注入時に導入された不純物がポリシリコンに取り込まれる事によって発生する。特に、不純物にリン（Ｐ＋）を用いた時に顕著である。【解決手段】上記課題を解決する本発明の半導体装置の製造方法は、ポリシリコンによって抵抗体を形成する前に、ＣＶＤによって外方拡散防止用の絶縁膜を形成する事を特徴とする。【選択図】　　図２
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【特許請求の範囲】
【請求項１】
基板の上にゲート絶縁膜を介して設けられたゲート電極を有するｎ型ＭＯＳＦＥＴ及びｐ型ＭＯＳＦＥＴと、基板の上に絶縁膜を介して設けられたポリシリコン抵抗体を備えた半導体装置の製造方法において、ＭＯＳＦＥＴを形成した後、ポリシリコンによって抵抗体を形成する前に、ＣＶＤによって外方拡散防止用の絶縁膜を形成する事を特徴とする半導体装置。
【請求項２】
前記外方拡散防止用の絶縁膜が酸化シリコン膜である事を特徴とする請求項１記載の半導体装置。
【請求項３】
前記外方拡散防止用の絶縁膜が窒化シリコン膜である事を特徴とする請求項１記載の半導体装置。
【請求項４】
前記外方拡散防止用の絶縁膜が酸窒化シリコン膜である事を特徴とする請求項１記載の半導体装置。
【請求項５】
基板の上にゲート絶縁膜を介して設けられたゲート電極を有するｎ型ＭＯＳＦＥＴ及びｐ型ＭＯＳＦＥＴと、基板の上に絶縁膜を介して設けられたポリシリコン抵抗体を備えた半導体装置の製造方法において、ＭＯＳＦＥＴを形成した後、ポリシリコンによって抵抗体を形成する前に、ＣＶＤによって外方拡散防止用の絶縁膜を形成する事を特徴とする半導体装置の製造方法。
【請求項６】
前記外方拡散防止用の絶縁膜が酸化シリコン膜である事を特徴とする請求項１記載の半導体装置の製造方法。
【請求項７】
前記外方拡散防止用の絶縁膜が窒化シリコン膜である事を特徴とする請求項１記載の半導体装置の製造方法。
【請求項８】
前記外方拡散防止用の絶縁膜が酸窒化シリコン膜である事を特徴とする請求項１記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、　ＭＯＳＦＥＴとポリシリコンによる抵抗体を混載した半導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
ＭＯＳＦＥＴとポリシリコンによる抵抗体を混載する事によって、さまざまなアプリケーションを実現する事が可能となる。通常、このような混載ＬＳＩを形成する製造プロセスにおいては、ＭＯＳトランジスタを形成し、その後にポリシリコンの抵抗体を形成するといった手順が取られる。この製造方法を図１に基づいて説明する。
【０００３】
半導体基板１０１上に、素子分離用のフィールド酸化膜（ＬＯＣＯＳ）１０２を、窒化膜を酸化のマスクにして形成する。高集積化を目的としてＳＴＩ（シャロートレンチ分離）を用いる事もあるが、ここではＬＯＣＯＳを用いた図を示す。図示しないゲート酸化膜の形成後、ポリシリコンによってゲート電極１０３を形成する。ゲート電極１０３とフォトレジストをマスクとしてソース１０４、ドレイン１０５領域に高濃度の不純物イオン注入を行う。例えば、リン（Ｐ＋）を５×１０１５　ｃｍ−２程度注入する。これら一連の工程の後に、ポリシリコンによって抵抗体１０６を形成する。一般に、ポリシリコンの抵抗体１０６はフィールド酸化膜１０２上に形成する。これらの素子が形成されたのちに層間絶縁膜１０７を形成し、コンタクトホールをエッチングにて開け、メタル配線層１０８を形成、最終保護膜１０９をつける。
【０００４】
【発明が解決しようとする課題】
しかし、上記のような工程を経て作成したＬＳＩにおいて、抵抗体１０６であるポリシリコンの抵抗値が意図した抵抗値と大きく変わってしまう場合がある。この変動は、ソース１０４、ドレイン１０５形成用に行なった高濃度のイオン注入時に導入された不純物がポリシリコンに取り込まれる事によって発生する。特に、不純物にリン（Ｐ＋）を用いた時に顕著である。これは、不純物がポリシリコンのデポ中やエッチング、その他の熱工程によってポリシリコン中に取り込まれてしまうために発生するからである。例えばリンがポリシリコン中に混入した場合、Ｐ型ポリ抵抗体では抵抗値が増大し、Ｎ型ポリ抵抗体では抵抗値が減少する。このように、当初狙いとしていた抵抗値と実際のでき上がった抵抗値に差異が生じてしまう。
【０００５】
この抵抗値の変動はまた、ウエハー面内の抵抗値ばらつきを大きくし、ＬＳＩの精度を悪化させてしまう原因となる。これは、デポ中や熱処理中のウエハー内の熱分布や気流によって不純物の取り込まれ方が変わるためである。例えば、リンの取り込まれ方が、ウエハー周辺において中心部よりも多くなれば、ウエハー周辺部の抵抗値が中心部よりも大きくなる。このようなばらつきは特性のばらつきを大きくする事につながり、不良率を大きくしてしまう危険性がある。
【０００６】
【課題を解決するための手段】
上記課題は本発明によれば、基板の上にゲート絶縁膜を介して設けられたゲート電極を有するｎ型ＭＯＳＦＥＴ及びｐ型ＭＯＳＦＥＴと、基板の上に絶縁膜を介して設けられたポリシリコン抵抗体を備えた半導体装置の製造方法において、ＭＯＳＦＥＴを形成した後、ポリシリコンによって抵抗体を形成する前に、ＣＶＤによって外方拡散防止用の絶縁膜を形成する事を特徴とする半導体装置及びその製造方法によって解決できる。
【０００７】
【実施例】
本発明の実施例を図２に基づいて説明する。半導体基板２０１上に、素子分離用のフィールド酸化膜（ＬＯＣＯＳ）２０２を、図示しない窒化膜をマスクにして形成する。図示しないゲート酸化膜の形成後、ポリシリコンによってゲート電極２０３を形成する。ゲート電極２０３形成後、ゲート電極２０３と図示しないフォトレジストをマスクとしてソース２０４、ドレイン２０５領域に高濃度のイオン注入を行う。例えば、リン（Ｐ＋）を５×１０＾１５　ｃｍ−２程度注入する。ポリシリコンの抵抗体を形成する前に、これらの高濃度不純物の拡散を防ぐためにＣＶＤによって酸化膜若しくは窒化膜若しくは酸窒化膜２１０を形成する。
【０００８】
次に、ポリシリコンによって抵抗体２０６を形成する。一般に、ポリシリコンの抵抗体２０６はフィールド酸化膜２０２上に形成する。抵抗体２０６は、ポリシリコンをＣＶＤ（化学的気相成長法）によって全面に生成した後に、所望の抵抗値をとる様に不純物を注入し、そしてエッチングにより所望の形状を得て、製造される。
【０００９】
特に図示しないが、従来例のように、これらの素子が形成されたのちに層間絶縁膜を形成し、コンタクトホールをエッチングにて開け、メタル配線層を形成、最終保護膜をつける。従来の製造工程と異なる点はポリシリコンの抵抗体を形成する前に、拡散防止のＣＶＤによる絶縁膜を形成しておくという点である。
【００１０】
以上の方法によれば、抵抗体２０６となるポリシリコンのデポ中やエッチング中に発生するソース２０４、ドレイン領域中２０５の不純物の取り込みを防ぐ事ができ、抵抗値を安定化する事ができる。ソース２０４、ドレイン領域２０５中の不純物はポリシリコンのＣＶＤ中やその他の熱処理中に拡散し、酸化膜中に蓄積される。拡散防止用絶縁膜のＣＶＤはプラズマＣＶＤなど、４００℃程度の低温で行う事ができるので、外方拡散が格段に抑えられる。また、不純物の拡散速度が基板シリコンと比較して絶縁膜中の方が低ければ低いほど、外方拡散は抑えられる。従って、用いる絶縁膜はその中での不純物の拡散速度が遅いほど有効となる。用いている不純物の種類によって、その不純物の拡散速度が遅い絶縁膜を選択する事で、より大きな効果を得る事ができる。
【００１１】
拡散防止の絶縁膜はコンタクト部分では除去する必要があるので、抵抗体形成後に除去するか又はコンタクトエッチ時に同時にコンタクト部のみ除去する。
【００１２】
この方法を用いれば、ポリシリコンのＣＶＤ中に生じる不純物の抵抗体下部への蓄積が無くなるために抵抗値の変動が抑えられる。
【００１３】
【発明の効果】
本発明を用いる事によってポリシリコンの抵抗値のばらつきを抑える事が可能となり、特性の安定化や歩留りの向上を期待する事ができる。ウエハー内の抵抗値ばらつきが一桁向上する。
【図面の簡単な説明】
【図１】従来のＣＭＯＳ、ポリシリコン混載の製造工程を説明する断面図である。
【図２】本発明の実施例の製造工程を説明するための断面図である。
【符号の説明】
１０１　　半導体基板
１０２　　素子分離用酸化膜
１０３　　ゲート電極
１０４　　ソース
１０５　　ドレイン
１０６　　抵抗体
１０７　　層間絶縁膜
１０８　　メタル配線
１０９　　最終保護膜
２０１　　半導体基板
２０２　　素子分離用酸化膜
２０３　　ゲート電極
２０６　　抵抗体
２１０　　拡散防止用絶縁膜
【図１】
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【図２】
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