(57)【要約】【課題】ロジックＢＩＳＴの擬似乱数発生器から印加される擬似乱数のテストパタンにより活性化が困難な被テスト回路内のエンコーダ又はデコーダに対し、エンコード条件またはデコード条件を擬似乱数を元に生成する補助回路を設け、前記被テスト回路内のエンコーダ又はデコーダのテスト効率とテスト品質の向上を図る事にある。【解決手段】スキャンベースの組込み自己テスト法によるテスト機構を備えた半導体集積回路において、複数の入力と少なくとも１つの出力を有し、出力が前記複数の入力の組み合わせによって決定される動作回路１０２と、半導体集積回路の機能を実現するために、該動作回路１０２の入力へデータを供給するロジック１０４と、スキャンフリップフロップで構成する少なくとも１つの順序回路１０１と、該順序回路１０１の送出データ、又は該ロジック１０４が送出するデータを選択して、該動作回路１０２へ出力するセレクタ１０３とを有する事をする事を特徴とする。【選択図】      図１
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【特許請求の範囲】
【請求項１】
スキャンベースの組込み自己テスト法によるテスト機構を備えた半導体集積回路において、
複数の入力と少なくとも１つの出力を有し、出力が前記複数の入力の組み合わせによって決定される動作回路と、
半導体集積回路の機能を実現するために、該動作回路の入力へデータを供給するロジックと、
スキャンフリップフロップで構成された少なくとも１つの順序回路と、
該順序回路の送出データ、又は該ロジックが送出するデータを選択して、該動作回路へ出力するセレクタとを有し、
該セレクタは、スキャンベースの組込み自己テスト法によるテスト時は、該順序回路の送出データを選択し、該動作回路へ出力する
ことを特徴とした半導体集積回路。
【請求項２】
スキャンベースの組込み自己テスト法によるテスト機構を備えた半導体集積回路において、
複数の入力と少なくとも１つの出力を有し、出力が前記複数の入力の組み合わせによって決定される動作回路と、
半導体集積回路の機能を実現するために、該動作回路の入力へデータを供給するロジックと、
スキャンフリップフロップの出力を入力とするテスト用デコーダと、
該テスト用デコーダの送出データ、又は該ロジックが送出するデータを選択して、該動作回路へ出力するセレクタとを有し、
該セレクタは、スキャンベースの組込み自己テスト法によるテスト時は、該テスト用デコーダの送出データを選択し、該動作回路へ出力する
ことを特徴とした半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ロジックの組込み自己試験機構によるテストにおけるテスト容易化のための半導体集積回路に関する。
【０００２】
【従来の技術】
乱数をテストデータに使用したスキャンベースの組込み自己テスト法（以降、ロジックＢＩＳＴ（Ｂｕｉｌｔ−ｉｎ―ｓｅｌｆ−Ｔｅｓｔ）と呼ぶ。）の技術の詳細は、特開平５−２４１８８２号公報（特許文献１）、特許第２７１１４９２号公報（特許文献２）を参照する。
【０００３】
ＵＳＰ６，０７０，２６１（特許文献３）は、ロジックＢＩＳＴのテスト期間をいくつかのフェーズに分割し、回路中に埋め込まれたテスト回路を各フェーズでスイッチ切り替えを行わせる技術が記載されている。この結果、回路中の分岐処理の偏りを分散させ得る。
【０００４】
特許第３０５２９３７号公報（特許文献４）では、エンコーダが送出するモード信号やテスト信号を伝送する信号線数の削除に関する技術が考案されている。
【０００５】
【特許文献１】
特開平５−２４１８８２号公報
【特許文献２】
特許第２７１１４９２号公報
【特許文献３】
米国特許第６，０７０，２６１号明細書
【特許文献４】
特許第３０５２９３７号公報
【０００６】
【発明が解決しようとする課題】
ロジックＢＩＳＴでは、テストデータが擬似乱数であるために十分な故障検出率が得られないケースがある。特にエンコーダやネストした条件分岐処理をもつ回路は、擬似乱数によるテストで条件分岐先の活性化頻度に偏りが発生し、その結果、未活性の分岐処理やテストされない回路が残ってしまうという問題がある。
【０００７】
ＵＳＰ  ６，０７０，２６１の技術の結果、回路中の特定のロジックに関し、テスト効率とテスト品質を向上させるために、活性化頻度の偏りを分散させるが、ここではテストポイントインサーション（Ｔｅｓｔ  Ｐｏｉｎｔ  Ｉｎｓｅｒｔｉｏｎ、ＴＰＩ）技術が前提である。ＴＰＩはゲートレベルのネットリストを一旦故障シミュレーションを実施して可制御性・可観測性の解析を行い、可制御性・可観測性が悪い箇所にはテスト回路を挿入するという技術である。しかし、こうした場合は、ＴＰＩによって、回路スピードの劣化が発生してしまい、場合によっては、再度論理圧縮が必要になるケースが発生してしまう。
【０００８】
特許第３０５２９３７号公報は、エンコーダが送出するモード信号やテスト信号を伝送する信号線数の削除に関する技術が考案されているが、ロジックＢＩＳＴの擬似乱数のテストデータによるテスト容易化に関する技術ではない。
【０００９】
本発明の目的は、ロジックＢＩＳＴによる半導体集積回路において、擬似乱数がテストデータに与えられたときに、エンコーダ又はデコーダのエンコード条件又はデコード条件に印加される乱数の候補を絞り込む事によって、テストの効率とテスト品質を向上させることにある。
【００１０】
【課題を解決するための手段】
上記目的を達成するため、本発明に係る、スキャンベースの組込み自己テスト法によるテスト機構を備えた半導体集積回路は、複数の入力と少なくとも１つの出力を有し、出力が前記複数の入力の組み合わせによって決定される動作回路と、
半導体集積回路の機能を実現するために、該動作回路の入力へデータを供給するロジックと、スキャンフリップフロップで構成された少なくとも１つの順序回路と、該順序回路の送出データ、又は該ロジックが送出するデータを選択して、該動作回路へ出力するセレクタとを有し、該セレクタは、スキャンベースの組込み自己テスト法によるテスト時は、該順序回路の送出データを選択し、該動作回路へ出力することを特徴とする。
【００１１】
上記半導体集積回路は、回路の本来機能にあるエンコーダ又はデコーダ又はレジスタトランスファレベルで表現されるｉｆ−ｅｌｓｅ条件をネストして連接した記述による条件分岐処理回路に対して、テストデータに擬似乱数が与えられたときに、前記エンコーダ又はデコーダ、又はネストした条件分岐処理へ印加すべく入力信号の組み合わせを限定するための順序回路を補助回路として設けることで、ロジックＢＩＳＴ実施時に印加される擬似乱数によって活性化が困難であった前記エンコーダ又はデコーダ、又はネストした条件分岐処理に対して活性化容易性を与え、テスト効率を向上させることを可能にする。
【００１２】
同じく、本発明に係る、スキャンベースの組込み自己テスト法によるテスト機構を備えた半導体集積回路は、複数の入力と少なくとも１つの出力を有し、出力が前記複数の入力の組み合わせによって決定される動作回路と、半導体集積回路の機能を実現するために、該動作回路の入力へデータを供給するロジックと、スキャンフリップフロップの出力を入力とするテスト用デコーダと、該テスト用デコーダの送出データ、又は該ロジックが送出するデータを選択して、該動作回路へ出力するセレクタとを有し、該セレクタは、スキャンベースの組込み自己テスト法によるテスト時は、該テスト用デコーダの送出データを選択し、該動作回路へ出力することを特徴とする。
【００１３】
上記半導体集積回路は、回路の本来機能にあるエンコーダ又はデコーダ又はレジスタトランスファレベルで表現されるｉｆ−ｅｌｓｅ条件をネストして連接した記述による条件分岐処理回路に対して、テストデータに擬似乱数が与えられたときに、前記エンコーダ又はデコーダ、又はネストした条件分岐処理へ印加すべく入力信号の組み合わせに絞り込まれたデータを供給し、ロジックＢＩＳＴ実施時に印加される擬似乱数によって活性化が困難であった前記エンコーダ又はデコーダ、又はネストした条件分岐処理に対して活性化容易性を与え、テスト効率を向上させることを可能にする。
【００１４】
【発明の実施の形態】
図１に、請求項１の半導体集積回路の実施例を示す。
ここでは、１６ビット入力から４ビット出力を行うワンホットエンコーダに対して、ロジックＢＩＳＴの擬似乱数の印加であっても、前記ワンホットエンコーダの１６状態のエンコーディング条件を生成する順序回路が付加されている。
【００１５】
１０１はテスト用に設けた順序回路であって、４ビットの状態レジスタで構成し、１６個の状態をもつ。１０２は、テスト対象となるワンホットエンコーダであって、１６ビットを入力してから４ビット出力信号を生成する。１０３はテスト時に、エンコーダ１０２の入力が、順序回路１０１からの出力信号に切り替えるためのセレクタであって、ｌｂｉｓｔｅｎ１０５がロジックＢＩＳＴのテストイネーブル信号である。１０４は、エンコーダ１０２の入力を制御する本来の回路機能を実現するためのロジックである。
【００１６】
図２には、図１のワンホットエンコーダ１０２をＶｅｒｉｌｏｇＨＤＬ（Ｖｅｒｉｌｏｇ  Ｈａｒｄｗａｒｅ  Ｄｅｓｃｒｉｐｔｉｏｎ  Ｌａｎｇｕａｇｅ）で記述した例である。
【００１７】
この例において、ワンホットエンコーダ１０２の入力の組み合わせは１６ビットデータの場合の２の１６乗通り、６５５３６通りであり、仮にロジックＢＩＳＴのテストデータが真の乱数だとすると、ワンホットエンコーダ１０２の１６通りのエンコード条件に一致する確立は１６／６５５３６であり、実際のロジックＢＩＳＴによる擬似乱数下においてもいずれの条件を満たさないケースに陥り、図２に示すＶｅｒｉｌｏｇＨＤＬ記述のｄｅｆａｕｌｔ条件で活性化される回路ばかりがテストされ、その他はほとんど未活性であり、テストされにくい。仮に“ＥＮＣ＿ＯＵＴ”の信号が周辺回路の制御信号である場合は、周辺回路のテスト容易性に関して著しい悪影響を与えてしまう。
【００１８】
図３は、図１の順序回路１０１をＶｅｒｉｌｏｇＨＤＬで記述した例である。
この例では、図２のワンホットエンコーダの分岐条件にあたるワンホットデータのみを生成するようにした。テスト中はこのワンホットデータがワンホットエンコーダ１０２の分岐条件とされるので、エンコード条件に一致する確率は、順序回路１０１を構成する４ビットのレジスタから送出される１６の状態に支配され、ワンホットエンコーダ１０２の１６通りのエンコード条件のいずれかに必ず一致し、擬似乱数のテストデータが印加される場合であっても、エンコード条件の活性化頻度の偏りが抑制され、テスト効率とテスト品質が向上する。ここで当該順序回路１０１の状態レジスタは、スキャンレジスタで構成され、ロジックＢＩＳＴのテストにおいては、スキャン機構を介して擬似乱数のテストデータが送出される。
【００１９】
図４に、請求項２の半導体集積回路の実施例を示す。
ここでは、１６ビット入力から４ビット出力を行うワンホットエンコーダに対してロジックＢＩＳＴの擬似乱数の印加であっても、前記ワンホットエンコーダの１６状態のエンコーディング条件を生成するテスト用デコーダが付加されている。
【００２０】
４０１は、スキャンレジスタ、４０２は、テスト用に設けたテスト用のデコーダであって、４ビットスキャンレジスタ４０１から１６ビットのワンホットデータを出力するものである。４０３は、テスト対象となるエンコーダであって、１６ビットを入力してから４ビット出力信号を生成する。４０４は、テスト時にエンコーダ４０３の入力がデコーダ４０２出力へ切り替えるためのセレクタであって、ｌｂｉｓｔｅｎ４０６がロジックＢＩＳＴのテストイネーブル信号である。４０５は、エンコーダ４０３の入力を制御する本来の回路機能を実現するためのロジックである。ロジックＢＩＳＴのテスト中はエンコーダ４０３の分岐条件がデコーダ４０２の出力によって一意的に決定されるので、テスト容易性が飛躍的に向上する。なお、スキャンレジスタ４０１はロジックＢＩＳＴのテストにおいてはスキャン機構を介して擬似乱数のテストデータが送出される。
【００２１】
図５は、ｉｆ−ｅｌｓｅ等のカスケード型の条件分岐処理に対して、テスト用デコーダを設け、ロジックＢＩＳＴの擬似乱数の印加であっても、いずれもの条件分岐が活性化されるように条件式にテスト用デコーダ出力を配置させた例である。図５の（Ａ）は請求項２のテスト用デコーダ出力を配置する前のＶｅｒｉｌｏｇＨＤＬコードであって、（Ｂ）がテスト用デコーダを条件式に配置させた後のＶｅｒｉｌｏｇＨＤＬコードである。ここでテスト用デコーダは既存のレジスタ“ｑ”のうち下位２ビットで決定させた。図中の“ｌｂｉｓｔｅｎ”ロジックＢＩＳＴのテストイネーブル信号である。
【００２２】
図５の（Ａ）の条件分岐処理は、仮に分岐条件の信号“ｃｏｎｄｉｔｉｏｎ０”、“ｃｏｎｄｉｔｉｏｎ２”、“ｃｏｎｄｉｔｉｏｎ３”の信号が図６に示すような、論理回路によって生成される場合には、ロジックＢＩＳＴの擬似乱数の印加によって条件が真になるには、仮にテストデータが真の乱数だと仮定すると、確率的に極めて困難である。
【００２３】
なお、レジスタ“ｑ”は、論理合成後のゲートレベルのネットリストにおいてスキャンセルで構成され、ロジックＢＩＳＴの擬似乱数発生器からスキャン機構を通して、擬似乱数のテストデータが出力される。仮に、テストデータが真の乱数と仮定しても、“ｑ”の２ビットの信号によって条件分岐が決定できるので、テスト容易性が飛躍的に向上する。
【００２４】
本発明は、ＩＣ内に組み込まれたテスト機能（ＢＩＳＴ）に関する発明であり、テスト時間を短縮すると伴に確実に被テスト回路のテストを行うようにした半導体集積回路を提供するものである。
【００２５】
従来、本テストは乱数を用いて、エンコーダ等の回路をテストしていたが、乱数ということで全ての回路をテストするということを偶然性にまかせていた部分があり、完全なテストができないという課題があった。すなわち、乱数の候補が多すぎて、条件に当てはまらない確率が高い被テスト回路が存在することが原因となっている。
【００２６】
本発明は、前記問題点を解決するために、被テスト回路に必要な乱数の候補に絞り、テストを行うようにしたので、テスト時間の短縮が可能になると伴に、全ての被テスト回路が確実にテストできるようになった。
【００２７】
【発明の効果】
以上、詳細に説明したように、請求項１による半導体集積回路は、回路の本来機能にあるエンコーダ又はデコーダ又はレジスタトランスファレベルで表現されるｉｆ−ｅｌｓｅ条件をネストして連接した記述による条件分岐処理回路が、ロジックＢＩＳＴのテスト時は、前記エンコーダ又はデコーダ又は条件分岐処理回路の、エンコード条件又はデコード条件又は条件分岐処理の活性化条件に一致するデータを生成する順序回路の出力信号によってテストされるので、擬似乱数のテストデータであっても前記エンコーダ又はデコーダ又は条件分岐処理回路の、活性化頻度の偏りを抑制し、いずれの条件分岐に対しても活性化が容易で、テスト効率とテスト品質を向上させる。
【００２８】
また、請求項２による半導体集積回路は、回路の本来機能にあるエンコーダ又はデコーダ、又はレジスタトランスファレベルで表現されるｉｆ−ｅｌｓｅ条件をネストして連接した記述による条件分岐処理回路が、ロジックＢＩＳＴのテスト時は、前記エンコーダ又はデコーダ又は条件分岐処理回路の、エンコード条件又はデコード条件又は条件分岐処理の活性化条件に一致するデータを生成するテスト用デコーダの出力信号によってテストされるので、擬似乱数のテストデータであっても前記エンコーダ又はデコーダ又は条件分岐処理回路の活性化頻度の偏りを抑制し、いずれの条件分岐に対しても活性化が容易で、テスト効率とテスト品質を向上させる。また、前記テスト用デコーダの入力は該半導体集積回路の本来機能を実現するために設けられているレジスタから供給するので、テスト容易化設計による面積のオーバーヘッドを抑制することができる。
【図面の簡単な説明】
【図１】本発明に係る、半導体集積回路の第１の実施例図である。
【図２】ワンホットエンコーダをＶｅｒｉｌｏｇＨＤＬで記述した例図である。
【図３】順序回路をＶｅｒｉｌｏｇＨＤＬで記述した例図である。
【図４】本発明に係る、半導体集積回路の第２の実施例図である。
【図５】ｉｆ−ｅｌｓｅ等のカスケード型の条件分岐処理に対して、テスト用デコーダを設け、ロジックＢＩＳＴの擬似乱数の印加であっても、条件分岐が活性化されるように条件式にテスト用デコーダ出力を配置させた例図である。
【図６】論理回路の例図である。
【符号の説明】
１０１  テスト用に設けた順序回路
１０２  テスト対象となるワンホットエンコーダ
１０３  セレクタ
１０４  ロジック
１０５  ｌｂｉｓｔｅｎ
４０１  スキャンレジスタ
４０２  テスト用のデコーダ
４０３  テスト対象となるエンコーダ
４０４  セレクタ
４０５  ロジック
４０６  ｌｂｉｓｔｅｎ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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