(57)【要約】【課題】クロック信号のパルス幅のマージン不足を評価してその結果をレイアウト修正などに容易にフィードバック可能な技術を提供する【解決手段】メモリセルアレイからのデータリードにおいてその周辺回路に供給されるクロック信号を生成するためのリード系クロック生成回路（１１１，１１３，１１５）と、メモリセルアレイへのデータライトにおいてその周辺回路に供給されるクロック信号を生成するためのライト系クロック生成回路（１１２，１１４，１１６）とを設け、上記リード系クロック生成回路及び上記ライト系クロック生成回路には、それぞれ出力されるクロック信号のパルス幅を個別的に調整可能なパルス幅調整手段を設け、リード系とライト系とでクロック信号のパルス幅を個別的に調整できるようにする。【選択図】        図２
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【特許請求の範囲】
【請求項１】
データの記憶を可能とする複数のメモリセルが配列されて成るメモリセルアレイと、上記メモリセルアレイからのデータリード又は上記メモリセルへのデータライトにおいて動作される周辺回路とを含む半導体記憶装置であって、
上記メモリセルアレイからのデータリードにおいて上記周辺回路に供給されるクロック信号を生成するためのリード系クロック生成回路と、
上記メモリセルアレイへのデータライトにおいて上記周辺回路に供給されるクロック信号を生成するためのライト系クロック生成回路と、を含み、
上記リード系クロック生成回路及び上記ライト系クロック生成回路は、それぞれ出力されるクロック信号のパルス幅を個別的に調整可能なパルス幅調整手段を含んで成ることを特徴とする半導体記憶装置。
【請求項２】
データの記憶を可能とする複数のメモリセルが配列されて成るメモリセルアレイと、上記メモリセルアレイからのデータリードに使用されるリード系回路と、上記メモリセルへのデータライトにおいて使用されるライト系回路とを含む半導体記憶装置であって、
上記メモリセルアレイからのデータリードにおいて上記リード系回路に供給されるクロック信号を生成するためのリード系クロック生成回路と、
上記メモリセルアレイへのデータライトにおいて上記周辺回路に供給されるクロック信号を生成するためのライト系クロック生成回路と、を含み、
上記リード系クロック生成回路及び上記ライト系クロック生成回路は、それぞれ出力されるクロック信号のパルス幅を個別的に調整可能なパルス幅調整手段を含んで成ることを特徴とする半導体記憶装置。
【請求項３】
上記リード系回路又は上記ライト系回路は、互いに独立してデータリード又はデータのライトを可能とする複数のポートを含み、上記パルス幅調整手段は、上記ポート毎に配列される請求項２記載の半導体記憶装置。
【請求項４】
データの記憶を可能とする複数のメモリセルが配列されて成るメモリセルアレイと、上記メモリセルアレイからのデータリードに使用されるリード系回路と、上記メモリセルへのデータライトにおいて使用されるライト系回路と、を含む半導体記憶装置であって、
上記メモリセルアレイからのデータリードにおいて上記リード系回路に供給されるクロック信号を生成するためのリード系クロック生成回路と、
上記メモリセルアレイへのデータライトにおいて上記周辺回路に供給されるクロック信号を生成するためのライト系クロック生成回路と、
上記リード系クロック生成回路及び上記ライト系クロック生成回路は、それぞれ出力されるクロック信号のパルス幅を個別的に調整可能なパルス幅調整手段を含み、
上記リード系クロック生成回路に含まれる上記パルス幅調整手段は、入力信号を遅延させるための遅延回路と、
上記遅延回路からの出力信号に基づいて波形整形を行う論理ゲートとを含み、上記論理ゲートは、上記リード系回路において分散配置されて成ることを特徴とする半導体記憶装置。
【請求項５】
上記リード系回路は、アドレス信号を取り込むためのアドレスバッファと、
上記アドレスバッファを介して取り込まれたアドレス信号に基づいてロウ系の選択信号を生成するロウ系デコード回路と、
上記アドレスバッファを介して取り込まれたアドレス信号に基づいてカラム系の選択信号を生成するカラム系デコード回路と、を含み、
上記論理ゲートは、上記リード系回路に含まれる上記各回路に対応して複数配置されて成る請求項４記載の半導体記憶装置。
【請求項６】
ロウ系デコード回路及びカラム系デコード回路に対応して配置された上記論理ゲートは、上記ロウ系及びカラム系のデコード回路の出力信号と上記遅延回路からの出力信号との論理演算を行う請求項５記載の半導体記憶装置。
【請求項７】
データの記憶を可能とする複数のメモリセルが配列されて成るメモリセルアレイと、上記メモリセルアレイからのデータリードに使用されるリード系回路と、上記メモリセルへのデータライトにおいて使用されるライト系回路と、を含む半導体記憶装置であって、
上記メモリセルアレイからのデータリードにおいて上記リード系回路に供給されるクロック信号を生成するためのリード系クロック生成手段と、
上記メモリセルアレイへのデータライトにおいて上記周辺回路に供給されるクロック信号を生成するためのライト系クロック生成手段と、
上記リード系クロック生成回路及び上記ライト系クロック生成回路は、それぞれ出力されるクロック信号のパルス幅を個別的に調整可能なパルス幅調整手段を含み、
上記リード系クロック生成回路に含まれる上記パルス幅調整手段は、入力信号を遅延させるための遅延回路と、
上記遅延回路からの出力信号に基づいて波形整形を行う論理ゲートとを含み、上記論理ゲートは、上記ライト系回路において分散配置されて成ることを特徴とする半導体記憶装置。
【請求項８】
上記ライト系回路は、アドレス信号を取り込むためのアドレスバッファと、
上記アドレスバッファを介して取り込まれたアドレス信号に基づいてロウ系の選択信号を生成するロウ系デコード回路と、
上記アドレスバッファを介して取り込まれたアドレス信号に基づいてカラム系の選択信号を生成するカラム系デコード回路と、を含み、
上記論理ゲートは、上記ライト系回路に含まれる上記各回路に対応して複数配置されて成る請求項７記載の半導体記憶装置。
【請求項９】
ロウ系デコード回路及びカラム系デコード回路に対応して配置された上記論理ゲートは、上記ロウ系及びカラム系のデコード回路の出力信号と上記遅延回路からの出力信号との論理演算を行う請求項８記載の半導体記憶装置。
【請求項１０】
上記パルス幅調整手段は、上記遅延回路での信号遅延量を調整可能な調整手段を含み、上記調整手段は、上記遅延回路での信号遅延量を制御可能な制御信号の論理を決定するためのヒューズ回路を含む請求項１乃至９の何れか１項記載の半導体記憶装置。
【請求項１１】
上記パルス幅調整手段は、上記遅延回路での信号遅延量を調整可能な調整手段を含み、上記調整手段は、上記遅延回路での信号遅延量を制御可能な制御信号の論理を決定するためのフリップフロップ回路を含む請求項１乃至９の何れか１項記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置、さらにはそれにおけるクロック信号のパルス幅のマージン不足を評価してその結果をレイアウト修正などに容易にフィードバック可能な技術に関し、例えばスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）に適用して有効な技術に関する。
【０００２】
【従来の技術】
メモリセルアレイの各列に対して設けられた複数のビット線対と、上記メモリセルアレイからのリードデータを転送するデータ線対と、リード動作及びライト動作において、上記複数のビット線対のうち一つのビット線対を選択し、この一つのビット線対と上記データ線対との接続状態と非接続状態との切り換えを制御可能な制御手段と、リード動作において、上記データ線に対して上記複数のビット線対のいずれもが接続されていない期間に、その電位を等しくするイコライズ手段と、ライト動作において、入力されたデータに従って上記データ線対を駆動するライトアンプとを備え、リード動作とライト動作との周期が同一であっても、前記一つのビット線対と前記データ線対との接続期間を、リード動作とライト動作とにおいて個別に独立して設定可能にされた半導体記憶装置が知られている（例えば特許文献１参照）。かかる半導体記憶装置によれば、ビット線対とデータ線対との接続期間は、リード動作とライト動作との周期が同一であっても、リード動作とライト動作において別個に独立して設定可能とされるので、リード動作のときにビット線対とデータ線対との接続関係を短く設定する一方、ライト動作のときにビット線対とデータ線対との接続関係を長くとることで、データの高速リード、及びデータライトの確実化を図っている。
【０００３】
また、データライト時及びデータリード時に導通してデータを通過させるゲートと、このゲートの導通期間をデータライト及びデータリード時で変化させる制御手段手段を設けることで、データリード期間の長さ及びデータライト期間の長さに対する相反する要求を解消し、高い周波数での高速動作を可能にするための技術が知られている（例えば特許文献２参照）。
【０００４】
【特許文献１】
特許公開平１１−３０６７５８号公報
【特許文献２】
特許公開平１１−１４５９９５号公報
【０００５】
【発明が解決しようとする課題】
上記特許文献１，２に記載された技術においては、リード時とライト時とでクロック信号のパルス幅を異ならせることにより、リード動作のときにビット線対とデータ線対との接続関係を短く設定する一方、ライト動作のときにビット線対とデータ線対との接続関係を長くとることで、データの高速リード、及びデータライトの確実化を図ったり、あるいは、データリード期間の長さ及びデータライト期間の長さに対する相反する要求を解消し、高い周波数での高速動作を可能にしているものの、クロック信号のパルス幅のマージン不足を評価してその結果をレイアウト修正などにフィードバックすることについては考慮されておらず、半導体記憶装置の如何なる箇所で評価・解析時のマージン性不良を生じているのか、さらにはそのマージン性不良箇所で必要とされるパルス幅の確認が困難とされる。また、上記特許文献１，２に記載された技術においては、リード系回路を構成する主要回路単位、あるいはライト系回路を構成する主要回路単位でクロック信号のパルス幅を調整することについては考慮されておらず、上記主要回路単位でクロック信号のパルス幅を調整することによりチップの性能向上を図ることは困難とされる。
【０００６】
本発明の目的は、クロック信号のパルス幅のマージン不足を評価してその結果をレイアウト修正などに容易にフィードバック可能な技術を提供することにある。
【０００７】
また、本発明の別の目的は、リード系回路を構成する主要回路単位、あるいはライト系回路を構成する主要回路単位でクロック信号のパルス幅の調整を可能とするための技術を提供することにある。
【０００８】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【０００９】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１０】
すなわち、データの記憶を可能とする複数のメモリセルが配列されて成るメモリセルアレイと、上記メモリセルアレイからのデータリード又は上記メモリセルへのデータライトにおいて動作される周辺回路とを含んで半導体記憶装置が構成されるとき、上記メモリセルアレイからのデータリードにおいて上記周辺回路に供給されるクロック信号を生成するためのリード系クロック生成回路と、上記メモリセルアレイへのデータライトにおいて上記周辺回路に供給されるクロック信号を生成するためのライト系クロック生成回路とを設け、上記リード系クロック生成回路及び上記ライト系クロック生成回路には、それぞれ出力されるクロック信号のパルス幅を個別的に調整可能なパルス幅調整手段を設ける。
【００１１】
上記の手段によれば、リード系とライト系とでクロック信号のパルス幅を個別的に変更することができるため、リード系、ライト系でクロックパルスのパルス幅を最適に調整することができる。このことが、リード系、ライト系毎の検証評価の容易化を達成し、その評価結果をレイアウト修正になどにフィードバック可能とする。
【００１２】
データの記憶を可能とする複数のメモリセルが配列されて成るメモリセルアレイと、上記メモリセルアレイからのデータリードに使用されるリード系回路と、上記メモリセルへのデータライトにおいて使用されるライト系回路とを含んで半導体記憶装置が構成される場合には、上記メモリセルアレイからのデータリードにおいて上記リード系回路に供給されるクロック信号を生成するためのリード系クロック生成回路と、上記メモリセルアレイへのデータライトにおいて上記周辺回路に供給されるクロック信号を生成するためのライト系クロック生成回路と、を設け、上記リード系クロック生成回路及び上記ライト系クロック生成回路には、それぞれ出力されるクロック信号のパルス幅を個別的に調整可能なパルス幅調整手段を設けるとよい。
【００１３】
このとき、上記リード系回路又は上記ライト系回路は、互いに独立してデータリード又はデータのライトを可能とする複数のポートを含み、上記パルス幅調整手段は上記ポート毎に配列することができる。
【００１４】
データの記憶を可能とする複数のメモリセルが配列されて成るメモリセルアレイと、上記メモリセルアレイからのデータリードに使用されるリード系回路と、上記メモリセルへのデータライトにおいて使用されるライト系回路とを含んで半導体記憶装置が構成されるとき、上記メモリセルアレイからのデータリードにおいて上記リード系回路に供給されるクロック信号を生成するためのリード系クロック生成回路と、上記メモリセルアレイへのデータライトにおいて上記周辺回路に供給されるクロック信号を生成するためのライト系クロック生成回路と、上記リード系クロック生成回路及び上記ライト系クロック生成回路は、それぞれ出力されるクロック信号のパルス幅を個別的に調整可能なパルス幅調整手段を設け、上記リード系クロック生成回路に含まれる上記パルス幅調整手段には、入力信号を遅延させるための遅延回路と、上記遅延回路からの出力信号に基づいて波形整形を行う論理ゲートとを設け、上記論理ゲートは、上記リード系回路において分散配置するとよい。
【００１５】
上記リード系回路が、アドレス信号を取り込むためのアドレスバッファと、上記アドレスバッファを介して取り込まれたアドレス信号に基づいてロウ系の選択信号を生成するロウ系デコード回路と、上記アドレスバッファを介して取り込まれたアドレス信号に基づいてカラム系の選択信号を生成するカラム系デコード回路とを含むとき、上記論理ゲートは、上記リード系回路に含まれる上記各回路に対応して複数配置することができる。
【００１６】
このとき、ロウ系デコード回路及びカラム系デコード回路に対応して配置された上記論理ゲートは、上記ロウ系及びカラム系のデコード回路の出力信号と上記遅延回路からの出力信号との論理演算を行うように構成することができる。
【００１７】
データの記憶を可能とする複数のメモリセルが配列されて成るメモリセルアレイと、上記メモリセルアレイからのデータリードに使用されるリード系回路と、上記メモリセルへのデータライトにおいて使用されるライト系回路とを含んで半導体記憶装置が構成されるとき、上記メモリセルアレイからのデータリードにおいて上記リード系回路に供給されるクロック信号を生成するためのリード系クロック生成手段と、上記メモリセルアレイへのデータライトにおいて上記周辺回路に供給されるクロック信号を生成するためのライト系クロック生成手段と、上記リード系クロック生成回路及び上記ライト系クロック生成回路は、それぞれ出力されるクロック信号のパルス幅を個別的に調整可能なパルス幅調整手段を設け、上記リード系クロック生成回路に含まれる上記パルス幅調整手段には、入力信号を遅延させるための遅延回路と、上記遅延回路からの出力信号に基づいて波形整形を行う論理ゲートとを設け、上記論理ゲートは、上記ライト系回路において分散配置することができる。
【００１８】
上記ライト系回路が、アドレス信号を取り込むためのアドレスバッファと、上記アドレスバッファを介して取り込まれたアドレス信号に基づいてロウ系の選択信号を生成するロウ系デコード回路と、上記アドレスバッファを介して取り込まれたアドレス信号に基づいてカラム系の選択信号を生成するカラム系デコード回路とを含んで成るとき、上記論理ゲートは、上記ライト系回路に含まれる上記各回路に対応して複数配置することができる。
【００１９】
ロウ系デコード回路及びカラム系デコード回路に対応して配置された上記論理ゲートは、上記ロウ系及びカラム系のデコード回路の出力信号と上記遅延回路からの出力信号との論理演算を行うように構成することができる。
【００２０】
上記パルス幅調整手段は、上記遅延回路での信号遅延量を調整可能な調整手段を含み、上記調整手段は、上記遅延回路での信号遅延量を制御可能な制御信号の論理を決定するためのヒューズ回路を含んで構成することができる。
【００２１】
上記パルス幅調整手段は、上記遅延回路での信号遅延量を調整可能な調整手段を含み、上記調整手段は、上記遅延回路での信号遅延量を制御可能な制御信号の論理を決定するためのフリップフロップ回路を含んで構成することができる。
【００２２】
【発明の実施の形態】
図１８には、本発明にかかる半導体記憶装置の一例とされるスタティック・ランダム・アクセス・メモリ（「ＳＲＡＭ」と略記する）が示される。図１８に示されるＳＲＡＭ１８０は、特に制限されないが、リード系ポートとライト系ポートとを独立して備えるマルチポートＳＲＡＭとされる。このＳＲＡＭ１８０は、メモリセルアレイ部１８２と、その周辺回路の一例とされるデコード部１８１、リードライト部１８３及びクロック発生部１８５とを含み、公知の半導体集積回路製造技術により単結晶シリコン基板などの一つの半導体基板に形成される。
【００２３】
メモリセルアレイ部１８２は、複数のワード線と複数のビット線の交差箇所に複数のスタティック型メモリセルが配列されて成る。デコード部１８１は、入力されたリード用アドレスＡＲ＜０：ｎ＞をデコードすることによって上記複数のワード線のうちの一つを選択レベルに駆動するための信号を形成する手段と、入力されたライト用アドレスＡＷ＜０：ｎ＞をデコードすることによって上記複数のワード線のうちの一つを選択レベルに駆動するための信号を形成する手段とを含む。上記デコード部１８１から出力された信号によってワード線が選択レベルに駆動されると、そのワード線に結合されているメモリセルの記憶データのリード及び、当該メモリセルへのデータライトが可能とされる。メモリセルの記憶データはビット線に伝達され、リードライト部１８３を介して外部出力可能とされる。リードライト部１８３は、ビット線を選択するためのリードカラム選択回路と、このリードカラム選択回路を介して得られたリードデータを増幅するためのリードアンプ回路、データライトデータを増幅するためのライトアンプ、及びこのライトアンプをライト用ビット線に選択的に結合させるためのライト用カラム選択回路を含む。メモリセルからのリードデータはＤ０＜０：ｍ＞によって示される。メモリセルへのライトデータはＷＤ＜０：ｍ＞によって示される。クロック発生部１８５は、リード用クロック信号及びライト用クロック信号を生成する。生成されたリード用クロック信号及びライト用クロック信号は、上記デコード部１８１に供給される。
【００２４】
図１９には、上記メモリセルアレイ部１８２の構成例が示される。
【００２５】
複数のワード線と複数のビット線の交点にマトリックス配置される複数のメモリセルＭＣのうち、左端のビット線に対応したメモリセルＭＣが代表として例示的に示されているように、８個のＭＯＳトランジスタの２ポートメモリセルが用いられる。すなわち、同図の左上端のメモリセルＭＣに代表されるように、メモリセルＭＣは、ｐチャネル型の負荷ＭＯＳトランジスタＭＰとｎチャネル型の駆動ＭＯＳトランジスタＭＤからなる２つのＣＭＯＳインバータ回路の入力と出力とを交差接続されてなるラッチ回路を記憶部とし、かかる記憶部に対してライト（書き込み）経路とリード（読み出し）経路とがそれぞれ設けられる２ポート構成とされる。
【００２６】
上記ライト経路は、上記ラッチ回路の一対の入出力ノードと、ライト用の相補ビット線との間に設けられたアドレス選択用の一対のＭＯＳトランジスタＭＴにより構成される。上記リード経路は、上記チッチ回路の一方の記憶ノードの情報電圧がゲートに印加され、ソースに回路の接地電位が与えられたｎチャネル型ＭＯＳトランジスタＭＮ２と、かかるＭＯＳトランジスタＭＮ２のドレインとリード用ビット線ＢＢ０Ｕとの間に設けらたアドレス選択用のＭＯＳトランジスタＭＮ１により構成される。上記ライト経路を構成する一対のＭＯＳトランジスタＭＴのゲートは、ライト用ワード線ＭＷＷＤ０に接続され、上記リード経路を構成するＭＯＳトランジスタＭＮ１のゲートは、リード用ワード線ＭＷＤ０に接続される。
【００２７】
上記リード用ビット線ＢＢ０Ｕには、タイミング信号ＹＥＱを受けるｐチャネル型ＭＯＳトランジスタにより構成されるビット線プリチャージ回路ＢＰＣが設けられる。上記ビット線ＢＢ０Ｕのリード信号は、ローカルアンプ（又はセンスアンプ）ＬＡＭＰにより増幅される。ローカルアンプＬＡＭＰは、カラム選択回路も兼ねた反転増幅回路により構成される。つまり、上記ビット線ＢＢ０Ｕは、ｐチャネル型の増幅ＭＯＳトランジスタＭＰ２のゲートに伝えられ、かかるＭＯＳトランジスタＭＰ２のドレインとソースには、カラム選択信号ＹＲ０−Ｎによってスイッチ制御されるｐチャネル型ＭＯＳトランジスタＭＰ１とｎチャネル型ＭＯＳトランジスタＭＮ３が設けられる。
【００２８】
上記ｎチャネル型ＭＯＳトランジスタＭＮ３は、カラム選択信号ＹＲ０−Ｎによってオン状態にされるとき、増幅素子としてのＭＯＳトランジスタＭＰ２の負荷素子を構成する。また、ｐチャネル型ＭＯＳトランジスタＭＰ１は、動作電圧を供給するスイッチとして用いられる。上記増幅ＭＯＳトランジスタＭＰ２のドレイン出力は、インバータ回路とｎチャネル型ＭＯＳトランジスタによるロウレベルラッチ回路が設けられる。
【００２９】
特に制限されないが、この実施例では回路の高集積化のために上記ローカルアンプＬＡＭＰに対して上下にビット線が振り分けられて配置される。同図では、そのうち上側に配置されるビット線ＢＢ０Ｕ〜ＢＢ３Ｕが代表として例示的に示され、下側に配置されるビット線ＢＢ０Ｄ〜ＢＢ３Ｄは、そのメモリセル部やプリチャージ回路が省略されて一部のみが示されている。上記ローカルアンプＬＡＭＰにより上下一対のビット線ＢＢ０Ｕ，ＢＢ０Ｄの信号センスを行うようにするために、増幅ＭＯＳトランジスタＭＰ２とＭＰ３が並列形態に接続され、それぞれのゲートに上記ビット線ＢＢ０Ｕ，ＢＢ０Ｄが接続される。
【００３０】
このようにローカルアンプＬＡＭＰを上下に振り分けたビット線対ＢＢ０Ｕ，ＢＢ０Ｄに共用した場合、実質的なビット線長さを半分にできビット線の寄生容量等も半分にできるので高速リードに有益である。この構成では、上側のメモリアレイと下側のメモリアレイのうちいずれか一方のメモリアレイのワード線が選択されることになる。
【００３１】
図１には上記デコード部１８１の構成例が示され、図２２には上記クロック発生部１８５の構成例が示される。
【００３２】
上記デコード部１８１は、メモリセルアレイ部１８２からのデータリードの際に使用されるリード用デコード部１０と、メモリセルアレイ部１８２へのデータライトの際に使用されるライト用デコード部２０とを含む。
【００３３】
リード用デコード部１０は、複数のアドレスバッファ１１、複数のデコード・ワードドライバ１２、複数のデコード・カラムドライバ１３、及びデコード線１４を含む。
【００３４】
上記複数のアドレスバッファ１１は、外部から入力されたリード用アドレス信号ＡＲ０〜ＡＲｎをリードアドレスバッファ用クロック信号ｃｋｐｒに同期して取り込む。上記複数のアドレスバッファ１１の出力信号は、デコード線１４を介して複数のデコード・ワードドライバ１２、及び複数のデコード・カラムドライバ１３に取り込まれる。複数のデコード・ワードドライバ１２は、図示されないが、上記デコード線１４を介して入力された信号をデコードするためのリードデコーダと、そのデコード結果に基づいてワード線を選択レベルに駆動するためのリードワードドライバとを含む。このリードワードドライバによるワード線駆動は、リードワードドライバ用クロック信号ｃｋｘｒに同期して行われる。複数のデコード・カラムドライバ１３は、図示されないが、上記デコード線１４を介して入力された信号をデコードするためのリードデコーダと、そのデコード結果に基づいて、リードライト部１８３におけるリードカラム選択回路を駆動するためのリードカラムドライバとを含む。このリードカラムドライバによるリードカラム選択回路の駆動はリードカラムドライバ用クロック信号ｃｋｙｒに同期して行われる。
【００３５】
ライト用デコード部２０は、複数のアドレスバッファ２１、複数のデコード・ワードドライバ２２、複数のデコード・カラムドライバ２３、及びデコード線２４を含む。
【００３６】
上記複数のアドレスバッファ２１は、外部から入力されたライト用アドレス信号ＡＷ０〜ＡＷｎをライトアドレスバッファ用クロック信号ｃｋｐｗに同期して取り込む。上記複数のアドレスバッファ１１の出力信号は、デコード線１４を介して複数のデコード・ワードドライバ２２、及び複数のデコード・カラムドライバ２３に取り込まれる。複数のデコード・ワードドライバ２２は、上記デコード線２４を介して入力された信号をデコードするためのライトデコーダと、そのデコード結果に基づいてワード線を選択レベルに駆動するためのライトワードドライバとを含む。このライトワードドライバによるワード線駆動は、ライトワードドライバ用クロック信号ｃｋｘｗに同期して行われる。複数のデコード・カラムドライバ２３は、上記デコード線１４を介して入力された信号をデコードするためのライトデコーダと、そのデコード結果に基づいて、リードライト部１８３におけるライトカラム選択回路を駆動するためのライトカラムドライバとを含む。このライトカラムドライバによるライトカラム選択回路の駆動はライトカラムドライバ用クロック信号ｃｋｙｗに同期して行われる。
【００３７】
クロック発生部１８５は、インバータ１２１，１２２、パルスジェネレータ１１１〜１１６とを含む。外部から入力されたクロック信号ＣＫは、インバータ１２１，１２２を介してパルスジェネレータ１１１〜１１６へ供給される。
【００３８】
パルスジェネレータ１１１は、上記インバータ１２２の出力信号に基づいてリードアドレスバッファ用クロック信号ｃｋｐｒを生成する。このリードアドレスバッファ用クロック信号ｃｋｐｒのパルス幅はパルス幅制御信号ＰＷＲＰ＜０−ｏ＞によって調整可能とされる。
【００３９】
パルスジェネレータ１１２は、上記インバータ１２２の出力信号に基づいてライトアドレスバッファ用クロック信号ｃｋｐｗを生成する。このライトアドレスバッファ用クロック信号ｃｋｐｗのパルス幅はパルス幅制御信号ＰＷＲＰ＜０−ｐ＞によって調整可能とされる。
【００４０】
パルスジェネレータ１１３は、上記インバータ１２２の出力信号に基づいてリードワードドライバァ用クロック信号ｃｋｘｒを生成する。このリードワードドライバァ用クロック信号ｃｋｘｒのパルス幅はパルス幅制御信号ＰＷＲＸ＜０−ｑ＞によって調整可能とされる。
【００４１】
パルスジェネレータ１１４は、上記インバータ１２２の出力信号に基づいてリードワードドライバァ用クロック信号ｃｋｘｒを生成する。このリードワードドライバァ用クロック信号ｃｋｘｒのパルス幅はパルス幅制御信号ＰＷＲＸ＜０−ｑ＞によって調整可能とされる。
【００４２】
パルスジェネレータ１１５は、上記インバータ１２２の出力信号に基づいてリードカラムドライバ用クロック信号ｃｋｙｒを生成する。このリードカラムドライバ用クロック信号ｃｋｙｒのパルス幅はパルス幅制御信号ＰＷＲＹ＜０−ｓ＞によって調整可能とされる。
【００４３】
パルスジェネレータ１１６は、上記インバータ１２２の出力信号に基づいてライトカラムドライバ用クロック信号ｃｋｙｗを生成する。このライトカラムドライバ用クロック信号ｃｋｙｗのパルス幅はパルス幅制御信号ＰＷＷＹ＜０−ｔ＞によって調整可能とされる。
【００４４】
特に制限されないが、上記パルスジェネレータ１１１〜１１６は同一とされる。
【００４５】
図２０には、上記パルスジェネレータ１１１の構成例が代表的に示される。また、図２１には、図２０に示されるパルスジェネレータ１１１における主要部の動作波形が示される。
【００４６】
図２０に示されるように上記パルスジェネレータ１１１は、インバータ１２１，１２２を介して伝達されたクロック信号２０３を遅延させるためのディレイヤー（遅延回路）２０１と、このディレイヤー２０１の出力信号２０４と上記クロック信号２０３とのノア論理を得るためのゲート回路２０２とを含む。このゲート回路２０２の出力信号２０５のパルス幅２０７（ｃｋｐｒ）は、上記ディレイヤー２０１での遅延時間により決定され、上記ディレイヤー２０１での遅延時間は、パルス幅制御信号ＰＷＲＰ＜０−ｏ＞により変更可能とされる。
【００４７】
図１２、図１３、図１４には、上記ディレイヤー２０１の構成例が示される。
【００４８】
図１２に示される構成によれば、ディレイヤー２０１は、ドライバ６０，６１，６２と、インバータ６５，６６，６７，６８とが結合されて成る。上記ドライバ６０，６１，６２は、それぞれｐチャネル型ＭＯＳトランジスタＱ１１，Ｑ１２とｎチャネル型ＭＯＳトランジスタＱ１３，Ｑ１４とが直列接続されて成る。そして、上記ドライバ６０，６１，６２は、互いドライバビリティが異なるようにＭＯＳトランジスタのゲートサイズが調整されている。ｐチャネル型ＭＯＳトランジスタＱ１１のソース電極は高電位側電源Ｖｄｄに結合され、ｎチャネル型ＭＯＳトランジスタＱ１４のソース電極は低電位側電源Ｖｓｓに結合されている。ｐチャネル型ＭＯＳトランジスタＱ１１のゲート電極とｎチャネル型ＭＯＳトランジスタＱ１４のゲート電極とは、インバータ６８を介して入力端子ＩＮに結合される。入力端子ＩＮには、クロック信号２０３（ＣＫ）が入力される。パルス幅制御信号ＰＷ０，ＰＷ１，ＰＷ２は、例えば図２０おけるパルス幅制御信号ＰＷＲＰ＜０−ｏ＞に相当し、それぞれ対応するドライバ６０，６１，６２におけるｎチャネル型ＭＯＳトランジスタＱ１３のゲート電極に伝達される。また、上記パルス幅制御信号ＰＷ０，ＰＷ１，ＰＷ２は、それぞれ対応するインバータ６５，６６，６７を介してドライバ６０，６１，６２におけるｐチャネル型ＭＯＳトランジスタＱ１２のゲート電極に伝達される。この結果、上記パルス幅制御信号ＰＷ０，ＰＷ１，ＰＷ２の論理の組み合わせにより、ドライバ６０，６１，６２が選択的に活性化される。ドライバ６０，６１，６２において、ｐチャネル型ＭＯＳトランジスタＱ１２とｎチャネル型ＭＯＳトランジスタＱ１３との直列接続ノードは出力端子ＯＵＴに共通接続される。ドライバ６０，６１，６２のドライバビリティが互いに異なることから、それらが選択的に活性化されることによって、上記出力端子ＯＵＴから出力されるクロック信号の立ち上がり及び立ち下がり特性を切り換えることができ、それによってクロック信号の遅延時間（遅延量）を変更することができる。
【００４９】
図１３に示される構成によれば、ディレイヤー２０１は、ドライバ７０，７１，７２，７３と、インバータ７５〜８５とが結合されて成る。上記ドライバ７０，７１，７２，７３は、図１２におけるドライバ６０などと同様に、それぞれｐチャネル型ＭＯＳトランジスタＱ２１，Ｑ２２とｎチャネル型ＭＯＳトランジスタＱ２３，Ｑ２４とが直列接続されて成る。ｐチャネル型ＭＯＳトランジスタＱ１１のソース電極は高電位側電源Ｖｄｄに結合され、ｎチャネル型ＭＯＳトランジスタＱ２４のソース電極は低電位側電源Ｖｓｓに結合されている。パルス幅制御信号ＰＷ０，ＰＷ１，ＰＷ２は、それぞれ対応するドライバ７０，７１，７２，７３におけるｎチャネル型ＭＯＳトランジスタＱ２３のゲート電極に伝達される。また、上記パルス幅制御信号ＰＷ０，ＰＷ１，ＰＷ２，ＰＷ３は、それぞれ対応するインバータ７５，７８，８１，８４を介してドライバ７０，７１，７２，７３におけるｐチャネル型ＭＯＳトランジスタＱ２２のゲート電極に伝達される。入力端子ＩＮを介して取り込まれたクロック信号は、ドライバ７０におけるＭＯＳトランジスタＱ２１，Ｑ２４に伝達されると共に、インバータ７６，７７を介してドライバ７１におけるＭＯＳトランジスタＱ２１，Ｑ２４に伝達され、さらに、インバータ７６，７７，７９，８０を介してドライバ７２におけるＭＯＳトランジスタＱ２１，Ｑ２４に伝達され、そして、インバータ７６，７７，７９，８０，８２，８３を介してドライバ７３におけるＭＯＳトランジスタＱ２１，Ｑ２４に伝達される。上記パルス幅制御信号ＰＷ０，ＰＷ１，ＰＷ２，ＰＷ３の何れかがハイレベルにされることで、対応するドライバが活性化され、そのとき、経由されるインバータの段数に応じて、クロック信号の遅延時間が決定される。例えばパルス幅制御信号ＰＷ０がハイレベルの場合には、入力端子ＩＮから入力されたクロック信号は、ドライバ７０及びインバータ８５を介して後段回路へ出力される。パルス幅制御信号ＰＷ１がハイレベルの場合には、入力端子ＩＮから入力されたクロック信号は、インバータ７６，７７、ドライバ７１及びインバータ８５を介して後段回路へ出力される。パルス幅制御信号ＰＷ２がハイレベルの場合には、入力端子ＩＮから入力されたクロック信号は、インバータ７６，７７，７９，８０、ドライバ７２及びインバータ８５を介して後段回路へ出力される。パルス幅制御信号ＰＷ３がハイレベルの場合には、入力端子ＩＮから入力されたクロック信号は、インバータ７６，７７，７９，８０，８２，８３、ドライバ７３及びインバータ８５を介して後段回路へ出力される。
【００５０】
図１４に示される構成によれば、ディレイヤー２０１は、インバータ９４と、遅延段９０，９１，９２とが結合されて成る。遅延段９０，９１，９２は直列接続され、入力端子ＩＮを介して取り込まれたクロック信号はインバータ９４及び遅延段９０，９１，９２を介して出力端子ＯＵＴに伝達される。遅延段９０は、インバータ９５，９８，９９，１００、及びナンドゲート９６，９７，９８，９９とが結合されて成る。パルス幅制御信号ＰＷ０は、ナンドゲート９８の一方の入力端子に伝達されると共に、インバータ９５を介してナンドゲート９６の一方の入力端子に伝達される。これにより、パルス幅制御信号ＰＷ０がハイレベルの場合にはナンドゲート９８が活性化され、パルス幅制御信号ＰＷ０がローレベルの場合にはナンドゲート９６が活性化される。ナンドゲート９６の出力信号は、後段のナンドゲート９７を介して出力端子ＯＵＴに伝達され、ナンドゲート９８の出力信号は、後段のインバータ９９，１００、及びナンドゲート９７を介して出力端子ＯＵＴに伝達される。このようにパルス幅制御信号ＰＷ０の論理に応じて、インバータ９９，１００を経由するか否かの切り換えが行われることによって遅延時間の切り換えが行われる。他の遅延段９１，９２においても同様に構成されることにより遅延時間の切り換えが可能とされる。
【００５１】
上記パルス幅制御信号ＰＷＲＰ＜０−ｏ＞〜ＰＷＷＹ＜０−ｔ＞は、ＳＲＡＭ１８０における所定端子を介して入力することができる。そして、このパルス幅制御信号ＰＷＲＰ＜０−ｏ＞〜ＰＷＷＹ＜０−ｔ＞の論理を設定する手段としては、特に制限されないが、上記ＳＲＡＭ１８０の外部に配置されたヒューズ回路や、フリップフロップ回路などによって構成することができる。
【００５２】
図１５乃至図１７には、上記パルス幅制御信号ＰＷＲＰ＜０−ｏ＞の論理を設定することによって遅延回路の遅延時間を調整可能な手段の具体例が示される。尚、図１５乃至図１７においては、説明の便宜上、図１８に示される構成のＳＲＡＭ１８がマクロセル１８０Ｍとして提供され、その場合に供給されるパルス幅制御信号ＰＷＲＰ＜０−ｏ＞を４ビット構成としている。
【００５３】
図１５に示される構成例では、上記パルス幅制御信号ＰＷＲＰ＜０−ｏ＞の論理を設定する手段は、ヒューズ１５１〜１５４と、それに直列接続された抵抗１５５〜１５８とを含んで成るヒューズ回路によって構成される。ヒューズ１５１〜１５４は、高電位側電源Ｖｄｄに結合され、抵抗１５５〜１５８は低電位側電源Ｖｓｓに結合される。ヒューズ１５１〜１５４が切断されていない場合には、それに対応する抵抗との直列接続ノードはハイレベル（高電位側電源Ｖｄｄレベル）とされる。それに対して、レーザ光などによってヒューズ１５１〜１５４が切断されると、切断されたヒューズに対応する抵抗の端子はハイレベルからローレベル（低電位側電源Ｖｓｓ）に変化される。このようにヒューズを切断するか否かによって、上記パルス幅制御信号ＰＷＲＰ＜０−ｏ＞の論理を設定することができる。
【００５４】
図１６に示される構成例では、上記パルス幅制御信号ＰＷＲＰ＜０−ｏ＞の論理を設定する手段は、スイッチ１６１〜１６４と、フリップフロップ回路１６５〜１６８とを含んで成る。フリップフロップ回路１６５〜１６８はクロック信号ＣＫａに同期動作される。スイッチ１６１は、スキャンイン端子ＳＣＡＮ＿ｉｎと、外部端子ｉｎ１とを選択的にフリップフロップ回路１６５のデータ端子Ｄに結合させる。スイッチ１６２は、フリップフロップ回路１６５の出力端子Ｑと、外部端子ｉｎ２とを選択的にフリップフロップ回路１６６のデータ端子Ｄに結合させる。スイッチ１６３は、フリップフロップ回路１６６の出力端子Ｑと、外部端子ｉｎ３とを選択的にフリップフロップ回路１６７のデータ端子Ｄに結合させる。スイッチ１６４は、フリップフロップ回路１６８の出力端子Ｑと、外部端子ｉｎ４とを選択的にフリップフロップ回路１６８のデータ端子Ｄに結合させる。
【００５５】
スイッチ１６１〜１６４の選択動作は選択信号ｓｅｌｅｃｔによって制御される。スイッチ１６１によって外部端子ｉｎ１〜ｉｎ４が選択されることにより、外部から与えられた４ビット構成のパルス幅制御信号ＰＷＲＰ＜０−ｏ＞は、スイッチ１６１〜１６４を介してフリップフロップ回路１６５〜１６８に伝達され、そこに保持される。フリップフロップ回路１６５〜１６８の保持値は、ＳＲＡＭ１８０に伝達される。また、スイッチ１６１によりスキャンイン端子ＳＣＡＮ＿ｉｎが選択され、スイッチ１６２〜１６４によってフリップフロップ回路１６５〜１６７の出力信号が選択された場合には、上記スキャンイン端子ＳＣＡＮ＿ｉｎを介してシリアル形式で伝達されたデータ（パルス幅制御信号）を、クロック信号ＣＫａに同期してフリップフロップ回路１６５〜１６８に保持させることができる。従って、図１６に示される構成では、スイッチ１６１〜１６４の切り換えにより、２通りの設定モードを選択することができる。
【００５６】
図１７に示される構成例では、図１６における外部端子ｉｎ１〜ｉｎ４の論理を、図１５に示されるヒューズ回路によって決定するようにしたものである。
【００５７】
上記した例によれば、以下の作用効果を得ることができる。
【００５８】
（１）メモリセルアレイからのデータリードにおいてその周辺回路に供給されるクロック信号を生成するためのリード系クロック生成回路の一例とされるディレイヤー１１１，１１３，１１５と、メモリセルアレイへのデータライトにおいてその周辺回路に供給されるクロック信号を生成するためのライト系クロック生成回路の一例とされるディレイヤー１１２，１１４，１１６とを有するため、リード系とライト系とでクロック信号のパルス幅を個別的に変更することができ、リード系、ライト系でクロックパルスのパルス幅を最適に調整することができる。このため、リード系、ライト系毎の検証評価を容易に行うことができるし、その評価をレイアウト修正になどにフィードバックすることができる。
【００５９】
（２）パルス幅制御信号ＰＷＲＰ＜０−ｏ＞、ＰＷＲＰ＜０−ｐ＞、ＰＷＲＰ＜０−ｑ＞、ＰＷＲＰ＜０−ｒ＞、ＰＷＲＰ＜０−ｓ＞、ＰＷＲＰ＜０−ｔ＞によって、アドレスバッファ１１、デコード・ワードドライバ１２、デコード・カラムドライバ１３、アドレスバッファ２１、デコード・ワードドライバ２２、デコード・カラムドライバ２３に供給されるクロック信号のパルス幅調整を個別的に行うことができることから、供給されるクロック信号のパルス幅を個々の回路毎に最適に調整することができる。また、そのように供給されるクロック信号のパルス幅を個々の回路毎に最適に調整することができるため、その回路毎の検証、評価を容易に行うことができるし、その結果をレイアウト修正などにフィードバックすることができる。
【００６０】
（３）リード系とライト系とでクロック信号のパルス幅を個別的に変更することができるため、タイミングの最適化により動作速度の向上を図ることができる。例えばマルチポートＳＲＡＭでは、リード用クロック信号のパルス幅よりもライト用クロック信号パルス幅が広い。このため、メモリセル内部ノードの容量が大きく、ライト時間が長くなる。マルチポートでのサイクル時間を決定する要因として、ライト用ビット線がライトしきい値以下になる期間（図３（Ａ）“ＴＡ”）とリード用ビット線とがリード部のしきい値以下になる期間（図３（Ａ）“ＴＢ”）がある。電源電圧に対して、８０％程度低下したところでも、ライト部のしきい値を下回ることはないが、リード部のしきい値は、電源電圧の９０％近くに設定されていることが多い（特に高速ＳＲＡＭの場合）。また、リード電流を確保するため、リード用ビット線負荷が多く、リード用ビット線のプリチャージ時間は長い傾向にある。
【００６１】
リード系とライト系とでクロック信号のパルス幅が等しい場合、図３（Ａ）に示されるように、論理しきい値とビット線プリチャージ時間によって、期間“ＴＡ”，“ＴＢ”の大小関係は、“ＴＡ”＜“ＴＢ”となるため、“ＴＢ”でサイクルが制約される。これに対して、図１に示される構成を採用してリード系のクロック信号のパルス幅を最適化することにより、図３（Ｂ）に示されるように、リード部のしきい値を下回る期間（“ＴＢ”）を“ＴＡ”に等しくすることにより、サイクル時間を“ＴＢ−ＴＡ”だけ高速化することができる。
【００６２】
（４）ワード選択信号のパルス幅のみを調整することによって実効的なパルス幅を確保することができる。例えば図６（Ｂ）に示されるように、ワード線を選択レベルに駆動するためのワード選択信号のパルス幅が狭いために誤動作を生じている場合、図６（Ａ）に示されるように、カラム選択信号のパルス幅はそのままにして、ワード選択信号のパルス幅のみを拡げるの良い。カラム選択信号のパルス幅を拡げてしまうと、サイクル時間の低下を招くからである。上記の例では、クロック発生部１８５において、リードワードドライバ用クロック信号ｃｋｘｒ、ライトワードドライバ用クロック信号ｃｋｘｗのパルス幅のみを調整することができ、それによって、ワード選択信号のパルス幅のみを拡げることができる。
【００６３】
（５）カラム選択信号のパルス幅のみを調整することによって貫通電流を回避することができる。例えばカラム選択信号のパルス幅が細すぎることが原因で、図６（Ｄ）に示されるように、ワード選択信号がハイレベルでカラム選択信号がローレベルの期間Ｘが発生する。図６（Ｃ）に示されるように、ワード線選択信号によってｎチャネル型ＭＯＳトランジスタが駆動され、カラム選択信号によってｐチャネル型ＭＯＳトランジスタが駆動される場合において、上記のようにワード選択信号がハイレベルでカラム選択信号がローレベルの期間が発生すると、図６（Ｃ）において、６１で示されるルートで貫通電流が流れるおそれがある。かかる場合には、カラム選択信号のパルス幅のみを拡げることで上記貫通電流を阻止することができる。ワード選択信号のパルス幅も一緒に拡げてしまうと、上記貫通電流を阻止することはできない。上記の例によれば、リードカラムドライバ用クロック信号ｃｋｙｒや、ライトカラムドライバ用クロック信号ｃｋｙｗのパルス幅のみを調整することができ、それによって上記の貫通電流を阻止することができる。
【００６４】
次に、本発明にかかる半導体記憶装置の一例とされるＳＲＡＭの別の構成例について説明する。
【００６５】
上記の例ではマルチポートのＳＲＡＭについて説明したが、一つのポートがデータの入出力に兼用されるシングルポートの場合においても、上記マルチポートの場合と同様の作用効果を得ることができる。
【００６６】
図２には、シングルポートの場合のデコード部１８１及びクロック発生部１８５の構成例が示される。
【００６７】
図２に示されるデコード部１８１は、複数のアドレスバッファ４１、複数のデコード・ワードドライバ４２、複数のデコード・カラムドライバ４３、及びデコード線４４を含み、リード及びライトにおいてそれらが兼用される。
【００６８】
上記複数のアドレスバッファ４１は、外部から入力されたアドレス信号Ａ０〜Ａｎをクロック信号に同期して取り込む。この場合のクロック信号は、後述するようにセレクタ３１を介して取り込まれる。上記複数のアドレスバッファ４１の出力信号は、デコード線４４を介して複数のデコード・ワードドライバ４２、及び複数のデコード・カラムドライバ４３に取り込まれる。複数のデコード・ワードドライバ４２は、上記デコード線４４を介して入力された信号をデコードするためのデコーダと、そのデコード結果に基づいてワード線を選択レベルに駆動するためのワードドライバとを含む。このワードドライバによるワード線駆動は、リードワードドライバ用クロック信号ｃｋｘｒに同期して行われる。複数のデコード・カラムドライバ４３は、上記デコード線４４を介して入力された信号をデコードするためのリードデコーダと、そのデコード結果に基づいて、リードライト部１８３におけるカラム選択回路を駆動するためのカラムドライバとを含む。このカラムドライバによるカラム選択回路の駆動は、クロック信号に同期して行われる。この場合のクロック信号は後述するようにセレクタ３３を介して取り込まれる。尚、ビット線をプリチャージするためのビット線プリチャージ回路を駆動するためのビット線プリチャージドライバ４５が設けられる。このビット線プリチャージドライバ４５は、後述するようにセレクタ３３を介して取り込まれるクロック信号に同期して上記ビット線プリチャージ回路を駆動する。
【００６９】
クロック発生部１８５は、図１に示される場合と同一構成とされる。ただし、デコード部１８１がリードライトで兼用される関係で、クロック発生部１８５で得られたクロック信号をリードライトセレクト信号Ｒ／Ｗ  ｓｅｌｅｃｔに基づいて選択するためのセレクタ３１，３２，３３が設けられる。
【００７０】
セレクタ３１は、パルスジェネレータ１１１から出力されたリードアドレスバッファ用クロック信号ｃｋｐｒと、パルスジェネレータ１１２から出力されたライトアドレスバッファ用クロック信号ｃｋｐｗとを選択的に上記複数のアドレスバッファ４１に伝達する。すなわち、リードサイクルにおいてリードライトセレクト信号Ｒ／Ｗ  ｓｅｌｅｃｔがハイレベルとされとき、パルスジェネレータ１１１から出力されたリードアドレスバッファ用クロック信号ｃｋｐｒがセレクタ３１を介して上記複数のアドレスバッファ４１に伝達される。そして、ライトサイクルにおいてリードライトセレクト信号Ｒ／Ｗ  ｓｅｌｅｃｔがローレベルとされとき、パルスジェネレータ１１２から出力されたライトアドレスバッファ用クロック信号ｃｋｐｗがセレクタ３１を介して上記複数のアドレスバッファ４１に伝達される。
【００７１】
セレクタ３２は、パルスジェネレータ１１３から出力されたリードワードドライバ用クロック信号ｃｋｘｒと、パルスジェネレータ１１４から出力されたライトワードドライバ用クロック信号ｃｋｘｗとを選択的に上記複数のアドレスバッファ４１に伝達する。すなわち、リードサイクルにおいてリードライトセレクト信号Ｒ／Ｗ  ｓｅｌｅｃｔがハイレベルとされたとき、パルスジェネレータ１１３から出力されたリードワードドライバ用クロック信号ｃｋｘｒがセレクタ３２を介して上記ビット線プリチャージドライバ４５に伝達される。そして、ライトサイクルにおいてリードライトセレクト信号Ｒ／Ｗ  ｓｅｌｅｃｔがローレベルとされたとき、パルスジェネレータ１１４から出力されたリードワードドライバ用クロック信号ｃｋｘｗがセレクタ３２を介して上記ビット線プリチャージドライバ４５に伝達される。
【００７２】
セレクタ３３は、パルスジェネレータ１１５から出力されたリードカラムドライバ用クロック信号ｃｋｙｒと、パルスジェネレータ１１６から出力されたライトカラムドライバ用クロック信号ｃｋｙｗとを選択的に上記複数のデコード及びカラムドライバ４３に伝達する。すなわち、リードサイクルにおいてリードライトセレクト信号Ｒ／Ｗ  ｓｅｌｅｃｔがハイレベルとされたとき、パルスジェネレータ１１５から出力されたリードカラムドライバ用クロック信号ｃｋｙｒがセレクタ３３を介して上記複数のデコード及びカラムドライバ４３に伝達される。そして、ライトサイクルにおいてリードライトセレクト信号Ｒ／Ｗ  ｓｅｌｅｃｔがローレベルとされたとき、パルスジェネレータ１１６から出力されたライトカラムドライバ用クロック信号ｃｋｙｗがセレクタ３３を介して上記複数のデコード及びカラムドライバ４３に伝達される。
【００７３】
このように図２に示される構成では、シングルポート構成とされることで、デコード部１８１やビット線プリチャージドライバ４５がリードライトで兼用されているにもかかわらず、リードライトセレクト信号Ｒ／Ｗ  ｓｅｌｅｃｔによって選択動作されるセレクタ３１，３２，３３を設け、クロック発生部１８５で発生されたクロック信号を選択的にデコード部１８１やビット線プリチャージドライバ４５に供給しているため、図１に示される構成の場合と同様の作用効果を得ることができる。
【００７４】
また、このシングルポートの場合においても、リード系とライト系とでクロック信号のパルス幅を個別的に調整することができるため、タイミングの最適化により動作速度の向上を図ることができる。
【００７５】
ここで、シングルポート（特に小振幅動作）においては、リードパルス幅  がライトパルス幅よりも広く、メモリセル内部ノードの容量が小さく、ライト時間が高速とされる。サイクル時間を決定する要因として、リードサイクルの後にライトサイクルが来る「ライト・アフター・リード」（図４（Ａ））時と、リードサイクルの後にリードサイクルが来る「リードアフターリード」（図４（Ｂ））時とがある。リードサイクルにおけるクロック信号と、ライトサイクルにおけるクロック信号とのパルス幅が同一の場合には、「ライト・アフター・リード」（図４（Ａ））に制約される。それに対して、図４（Ｃ）に示されるように、ライト時のワード線駆動のための信号、及びカラム選択信号のパルス幅を最適化（小さく）することにより、最小の「リード・アフター・リード」で決まるサイクルまで高速サイクル動作が可能になる。
【００７６】
図５には、ＳＲＡＭの内部クロック信号をリード、ライトのそれぞれにおいて２ポート化した場合の構成例が示される。また、図２３には、図５におけるクロック発生部１８５の詳細な構成例が示される。
【００７７】
図５に示される回路構成が図１に示されるのと大きく相違するのは、リード用としてＡポート及びＢポートの２ポートを備え、ライト用としてＡポート及びＢポートの２ポートを備える点である。また、クロック発生部１８５は、図２３に示されるように、上記多ポート化に対応してパルスジェネレータの個数が増えている。
【００７８】
すなわち、デコード部１８１は、リード用デコード部１０とライト用デコード部２０とを含み、上記リード用デコード部１０は、Ａポート側リード用デコード部１０Ａと、Ｂポート側リード用デコード部１０Ｂとを含み、上記ライト用デコード部２０は、Ａポート側ライト用デコード部２０Ａと、Ｂポート側ライト用デコード部２０Ｂとを含む。
【００７９】
Ａポート側リード用デコード部１０Ａと、Ｂポート側リード用デコード部１０Ｂとは、添え字Ａ，Ｂを付することで区別されるが、基本的には、図１に示されるリード用デコード部１０と同一構成とされる。
【００８０】
また、Ａポート側ライト用デコード部２０Ａと、Ｂポート側リード用デコード部２０Ｂとは、添え字Ａ，Ｂを付することで区別されるが、基本的には、図１に示されるライト用デコード部２０と同一構成とされる。
【００８１】
さらに図５に示されるクロック発生部１８５は、Ａポート側パルスジェネレータ１１１Ａ，１１２Ａ，１１３Ａ，１１４Ａ，１１５Ａ，１１６Ａと、Ｂポート側パルスジェネレータ１１１Ｂ，１１２Ｂ，１１３Ｂ，１１４Ｂ，１１５Ｂ，１１６Ｂとを含んで成る。上記Ａポート側パルスジェネレータとＢポート側パルスジェネレータとは、添え字Ａ，Ｂを付することで区別されるが、基本的には、図１に示されるパルスジェネレータ１１１，１１２，１１３，１１４，１１５，１１６と同一構成とされ、それぞれ対応するパルス幅制御信号ＰＷＲＰＡ＜０−ｏ＞，ＰＷＲＰＢ＜０−ｐ＞，ＰＷＲＸＡ＜０−ｑ＞，ＰＷＲＸＢ＜０−ｒ＞，ＰＷＲＹＡ＜０−ｓ＞，ＰＷＲＹＢ＜０−ｔ＞，ＰＷＲＹＢ＜０−ｕ＞，ＰＷＲＹＢ＜０−ｖ＞，ＰＷＲＹＢ＜０−ｗ＞，ＰＷＲＹＢ＜０−ｘ＞，ＰＷＲＹＢ＜０−ｙ＞，ＰＷＲＹＢ＜０−ｚ＞に応じてクロック信号のパルス幅の調整が可能とされる。
【００８２】
このようにＳＲＡＭの内部クロック信号をリード、ライトのそれぞれにおいて２ポート化した場合においても、内部クロック信号がリード用、ライト用で分離され、このリード用、ライト用がさらにＡポート、Ｂポートで分離され、さらに、内部構成ブロック単位で分離されることにより、クロックパルスのパルス幅制御を行うことで、上記の例の場合と同様の作用効果を得ることができる。
【００８３】
尚、ＳＲＡＭの内部クロック信号をリード又はライトの何れかが２ポート化されている場合においては、当該ポートにおいて、図５に示される構成を採用することによって、同様の作用効果を得ることができる。
【００８４】
図７には、クロック発生部１８５の別の構成例が示され、図１０には、図７における主要部の動作タイミングが示される。
【００８５】
図７において、クロック発生部１８５は、インバータ列９００と、ディレイヤー７０１，７０２，７０３，８０１，８０２，８０３と、ゲート回路７１１，７１２，７１３，８２１，８２２，８２３を含んで成る。ディレイヤー７０１，７０２，７０３，８０１，８０２，８０３は、特に制限されないが、上記の構成例の場合と同様に、図１２乃至図１４に示される回路構成を採用することができる。上記インバータ列９００は、特に制限されないが、３個のインバータが互いに直列接続され、入力端子を介して伝達されたクロック信号を取り込む。このインバータ列９００から出力されたクロック信号ｃｋｐは、上記ディレイヤー７０１，８０１、及び上記ゲート回路７１１，８２１に供給される。
【００８６】
上記ディレイヤー７０１は、上記インバータ列９００から伝達されたクロック信号ｃｋｐを遅延させることで、リードアドレスバッファ用クロック信号ｄｃｋｐｒを得る。ゲート回路７１１は、上記複数のアドレスバッファ１１における個々のアドレスバッファに対応して配置され、上記インバータ列９００から伝達されたクロック信号ｃｋｐと、上記ディレイヤー７０１からリードアドレスバッファ用クロック信号ｄｃｋｐｒとのノア論理を得る。アドレスバッファ１１は、対応するゲート回路７１１から出力されたクロック信号ｃｋｂｒに同期してアドレス信号ＡＲ０〜ＡＲｎを取り込む。上記ゲート回路７１１から出力されたクロック信号ｃｋｂｒのパルス幅は、上記ディレイヤー７０１での遅延時間によって決定される。上記ディレイヤー７０１での遅延時間は、パルス幅制御信号ＰＷＲＰ＜０−ｏ＞によって切り換えることができる。これによりクロック信号ｃｋｂｒのパルス幅はパルス幅制御信号ＰＷＲＰ＜０−ｏ＞によって調整可能とされる。
【００８７】
上記ディレイヤー７０２は、上記デコード線１４における所定の信号線のノア論理を得るゲート回路６０１の出力信号を遅延させることによりリードワードドライバ用クロック信号ｄｃｋｘｒを得る。ゲート回路７１２は、上記複数のデコード・ワードドライバ１２における個々のデコード・ワードドライバに対応して配置され、当該デコード・ワードドライバ内のデコーダｄｅｃの出力信号ｉｘｒと、上記ディレイヤー７０２から出力されたリードワードドライバ用クロック信号ｄｃｋｘｒとのノア論理を得る。このゲート回路７１２の出力信号ｏｘｒに基づいてワード線選択が行われる。上記ゲート回路７１２から出力された信号ｏｘｒのパルス幅は、上記ディレイヤー７０２での遅延時間によって決定される。上記ディレイヤー７０２での遅延時間は、パルス幅制御信号ＰＷＲＸ＜０−ｑ＞によって切り換えることができる。これにより上記信号ｏｘｒのパルス幅はパルス幅制御信号ＰＷＲＸ＜０−ｑ＞によって調整可能とされる。
【００８８】
上記ディレイヤー７０３は、上記デコード線１４における所定の信号線のノア論理を得るゲート回路６０２の出力信号を遅延させることによりリードカラムドライバ用クロック信号ｄｃｋｙｒを得る。ゲート回路７１３は、上記複数のデコード・カラムドライバ１３における個々のデコード・カラムドライバに対応して配置され、当該デコード・カラムドライバ内のデコーダｄｅｃの出力信号ｉｙｒと、上記ディレイヤー７０３から出力されたリードカラムドライバ用クロック信号ｄｃｋｙｒとのノア論理を得る。このゲート回路７１３の出力信号ｏｙｒに基づいてリード系のカラム選択が行われる。
【００８９】
上記ゲート回路７１３から出力された信号ｏｙｒのパルス幅は、上記ディレイヤー７０３での遅延時間によって決定される。上記ディレイヤー７０３での遅延時間は、パルス幅制御信号ＰＷＲＹ＜０−ｓ＞によって切り換えることができる。これにより上記信号ｏｙｒのパルス幅はパルス幅制御信号ＰＷＲＹ＜０−ｓ＞によって調整可能とされる。
【００９０】
上記ディレイヤー８０１は、上記インバータ列９００から伝達されたクロック信号ｃｋｐを遅延させることで、ライトアドレスバッファ用クロック信号ｄｃｋｐｗを得る。ゲート回路８２１は、上記複数のアドレスバッファ２１における個々のアドレスバッファに対応して配置され、上記インバータ列９００から伝達されたクロック信号ｃｋｐと、上記ディレイヤー８０１からのライトアドレスバッファ用クロック信号ｄｃｋｐｗとのノア論理を得る。アドレスバッファ２１は、対応するゲート回路８２１から出力されたクロック信号ｃｋｂｗに同期してアドレス信号ＡＷ０〜ＡＷｎを取り込む。上記ゲート回路８２１から出力されたクロック信号ｃｋｂｗのパルス幅は、上記ディレイヤー８０１での遅延時間によって決定される。上記ディレイヤー８０１での遅延時間は、パルス幅制御信号ＰＷＷＰ＜０−ｐ＞によって切り換えることができる。これによりクロック信号ｃｋｂｗのパルス幅はパルス幅制御信号ＰＷＷＰ＜０−ｐ＞によって調整可能とされる。
【００９１】
上記ディレイヤー８０２は、上記デコード線２４における所定の信号線のノア論理を得るゲート回路６０３の出力信号を遅延させることによりライトワードドライバ用クロック信号ｄｃｋｘｗを得る。ゲート回路７２２は、上記複数のデコード・ワードドライバ２２における個々のデコード・ワードドライバに対応して配置され、当該デコード・ワードドライバ内のデコーダｄｅｃの出力信号ｉｘｗと、上記ディレイヤー８０２から出力されたリードワードドライバ用クロック信号ｄｃｋｘｗとのノア論理を得る。このゲート回路７１２の出力信号ｏｘｗに基づいてワード線選択が行われる。上記ゲート回路８２２から出力された信号ｏｘｗのパルス幅は、上記ディレイヤー８０２での遅延時間によって決定される。上記ディレイヤー８０２での遅延時間は、パルス幅制御信号ＰＷＷＸ＜０−ｒ＞によって切り換えることができる。これにより上記信号ｏｘｗのパルス幅はパルス幅制御信号ＰＷＷＸ＜０−ｒ＞によって調整可能とされる。
【００９２】
上記ディレイヤー８０３は、上記デコード線１４における所定の信号線のノア論理を得るゲート回路６０４の出力信号を遅延させることによりライトカラムドライバ用クロック信号ｄｃｋｙｗを得る。ゲート回路８２３は、上記複数のデコード・カラムドライバ２３における個々のデコード・カラムドライバに対応して配置され、当該デコード・カラムドライバ内のデコーダｄｅｃの出力信号ｉｙｗと、上記ディレイヤー８０３から出力されたライトカラムドライバ用クロック信号ｄｃｋｙｗとのノア論理を得る。このゲート回８２３の出力信号ｏｙｗに基づいてライト系のカラム選択が行われる。
【００９３】
上記ゲート回路８２３から出力された信号ｏｙｗのパルス幅は、上記ディレイヤー８０３での遅延時間によって決定される。上記ディレイヤー８０３での遅延時間は、パルス幅制御信号ＰＷＷＹ＜０−ｔ＞によって切り換えることができる。これにより上記信号ｏｙｗのパルス幅はパルス幅制御信号ＰＷＷＹ＜０−ｔ＞によって調整可能とされる。
【００９４】
上記の構成においては、図１０において破線で示されるように、クロック信号や、それに基づいて形成される信号のパルス幅を、リード系とライト系とで個別的に調整可能であるのは勿論のこと、個々のディレイヤーディレイヤー７０１，７０２，７０３，８０１，８０２，８０３毎に独立してクロック信号や、それに基づいて形成される信号のパルス幅を調整することができる。図１０に示される例では、ゲート回路７１１から出力されたクロック信号ｃｋｂｒのパルス幅（ｗｉｄｔｈ）は“Ａ”に調整され、ゲート回路７１２の出力信号ｏｘｒのパルス幅は“Ｂ”に調整され、ゲート回路７１３の出力信号ｏｙｒのパルス幅は“Ｃ”に調整され、ｃｋｂｗのパルス幅は“Ｄ”に調整され、ゲート回路８２１から出力されたクロック信号ｏｘｗのパルス幅は“Ｅ”に調整され、ゲート回８２３の出力信号ｏｙｗのパルス幅は“Ｆ”に調整される。
【００９５】
図８には、図７に示される構成を採用した場合のチップレイアウト平面が示される。メモリセルアレイは４個のエリアに形成される。そして、チップ中央部において縦方向にデコード部１８１が配置され、横方向にリードライト部１８３が配置される。そして、チップ中央部において、デコード部１８１とリードライト部１８３とに挟まれるように、パルスジェネレータ、アドレスバッファ、カラムドライバ、ディレイヤーなどの形成エリア９１０が設けられる。
【００９６】
図９には、上記パルスジェネレータ、アドレスバッファ、カラムドライバ、ディレイヤーなどの形成エリア９１０が拡大して示される。このエリア９１０の中央部には、横方向に複数のアドレスバッファ１１，２１が配置され、そこに対応するゲート回路７１１，８２１が分散配置される。そして、複数のアドレスバッファ１１，２１が配置エリアを挟むように、ディレイヤー７０２，７０３，８０２，８０３と、ディレイヤー７０１，８０１とが配置される。インバータ列９００は、上記ディレイヤー７０１，８０１に近接配置される。
【００９７】
図１１には、上記クロック発生部１８５の別の構成例が示される。
【００９８】
図１１に示されるクロック発生部１８５が、図７に示されるのと異なるのは、ライト系のアドレスバッファ用クロック信号を、リード系のアドレスバッファ用クロック信号に基づいて形成している点である。すなわち、ディレイヤー８０１では、上記ディレイヤー７０１から出力されたクロック信号ｄｃｋｐｒを取り込んで、それを遅延することにより、クロック信号ｄｃｋｐｗを得る。このように上記ディレイヤー７０１で遅延されたクロック信号ｄｃｋｐｒを利用することにより、ディレイヤー８０１での遅延時間は短くて良いため、その分、ディレイヤー８０１の回路規模の縮小を図ることができる。
【００９９】
以上本発明者によってなされた発明を具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１００】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるＳＲＡＭに適用した場合について説明したが、本発明はそれに限定されるものではなく、各種半導体記憶装置に広く適用することができる。
【０１０１】
本発明は、少なくとも複数のメモリセルが配列されて成るメモリセルアレイを含むことを条件に適用することができる。
【０１０２】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【０１０３】
すなわち、リード系とライト系とでクロック信号のパルス幅を個別的に調整することができるため、リード系、ライト系でクロックパルスのパルス幅を最適に調整することができ、それにより、リード系、ライト系毎の検証評価を容易に行うことができ、その評価をレイアウト修正になどにフィードバックすることができる。
【図面の簡単な説明】
【図１】本発明にかかる半導体記憶装置の一例であるＳＲＡＭにおける主要部の構成例ブロック図である。
【図２】上記ＳＲＡＭにおける主要部の別の構成例ブロック図である。
【図３】図１に示される回路構成を採用した場合の効果を説明するための波形図である。
【図４】図２に示される回路構成を採用した場合の効果を説明するための波形図である。
【図５】上記ＳＲＡＭの内部クロック信号をリード、ライトのそれぞれにおいて２ポート化した場合の構成例ブロック図である。
【図６】上記ＳＲＡＭの作用効果を説明するための説明図である。
【図７】上記ＳＲＡＭにおける主要部の別の構成例ブロック図である。
【図８】上記ＳＲＡＭにおける主要部のレイアウト説明図である。
【図９】上記ＳＲＡＭにおける主要部のレイアウト説明図である。
【図１０】上記ＳＲＡＭにおける主要部の動作タイミング図である。
【図１１】上記ＳＲＡＭにおける主要部の別の構成例ブロック図である。
【図１２】上記ＳＲＡＭにおけるディレイヤーの構成例回路図である。
【図１３】上記ＳＲＡＭにおけるディレイヤーの別の構成例回路図である。
【図１４】上記ＳＲＡＭにおけるディレイヤーの別の構成例回路図である。
【図１５】上記ＳＲＡＭにおけるパルス幅制御信号の論理設定を可能とする手段の構成例回路図である。
【図１６】上記ＳＲＡＭにおけるパルス幅制御信号の論理設定を可能とする手段の別の構成例回路図である。
【図１７】上記ＳＲＡＭにおけるパルス幅制御信号の論理設定を可能とする手段の別の構成例回路図である。
【図１８】上記ＳＲＡＭの全体的な構成例ブロック図である。
【図１９】上記ＳＲＡＭにおける主要部の構成例回路図である。
【図２０】上記ＳＲＡＭにおける主要部の構成例回路図である。
【図２１】図２０に示される回路における主要部の動作タイミング図である。
【図２２】図１８及び図１におけるクロック発生部の詳細な構成例ブロック図である。
【図２３】図５におけるクロック発生部の詳細な構成例ブロック図である。
【符号の説明】
１０  リード用デコード部
２０  ライト用デコード部
１１  アドレスバッファ
１２  デコード・ワードドライバ
１３  デコード・カラムドライバ
１４  デコード線
２１  アドレスバッファ
２２  デコード・ワードドライバ
２３  デコード・カラムドライバ
２４  デコード線
４１  アドレスバッファ
４２  デコード・ワードドライバ
４３  デコード・カラムドライバ
４４  デコード線
４５  ビット線プリチャージドライバ
１１１〜１１６  パルスジェネレータ
１８０  ＳＲＡＭ
１８１  デコード部
１８２  メモリセルアレイ部
１８３  リード部
１８４  ライト部
１８５  クロック発生部
７０１，７０２，７０３，８０１，８０２，８０３  ディレイヤー
７１１，７１２，７１３，８２１，８２２，８２３  ゲート回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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