(57)【要約】　　　（修正有）【課題】寄生容量が小さいトレンチゲート型半導体装置を提供する。【解決手段】トレンチゲート型半導体装置において、第１導電型の第１半導体層１０１と、前記第１半導体層と隣接する第２導電型の第２半導体層１０３と、前記第２半導体層と隣接する前記第１導電型の第３半導体層１０４と、前記第３半導体層を貫き、前記第２半導体層に達する複数の絶縁ゲート１０５と、前記絶縁ゲートに接する第２導電型の第４半導体層１１１と、前記第３半導体層及び前記第４半導体層に電気的に接続する第１主電極１０９と、前記第１半導体層に電気的に接続する第２主電極１００とを備え、第３半導体層１１５が抵抗を介して前記第１主電極に電気的に接続されている。【選択図】図１
2004039838.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成された第１導電型の第１半導体層と、前記第１半導体層と隣接する第２導電型の第２半導体層と、前記第２半導体層と隣接する第１導電型の第３半導体層と、前記第３半導体層の一主表面から前記第３半導体層を貫き、前記第２半導体層に達する複数の絶縁ゲートと、チャンネルに電気的に接続する第１主電極と、前記第１半導体層に電気的に接続する第２主電極とを備え、前記第３半導体層は前記複数の絶縁ゲートにより第１および第２の領域に区分され、第１の領域には前記チャンネルが形成され、第２の領域は、抵抗を介して前記第１主電極に電気的に接続されていることを特徴とするトレンチゲート型半導体装置。
【請求項２】
半導体基板上に形成された第１導電型の第１半導体層と、前記第１半導体層と隣接する第２導電型の第２半導体層と、前記第２半導体層と隣接する第１導電型の第３半導体層と、前記第３半導体層の一主表面から前記第３半導体層を貫き、前記第２半導体層に達する複数の絶縁ゲートと、隣り合う前記絶縁ゲートの間に形成された領域であって、互いに隣接する第１領域及び第２領域と、前記第１領域における前記第３半導体層内において、前記絶縁ゲートに接する第２導電型の第４半導体層と、前記第１領域において、前記第３半導体層及び前記第４半導体層に電気的に接続する第１主電極と、前記第１半導体層に電気的に接続する第２主電極とを備え、
前記第２領域における前記第３半導体層が抵抗を介して前記第１主電極に電気的に接続されていることを特徴とするトレンチゲート型半導体装置。
【請求項３】
前記抵抗が少なくとも１００Ω以上である請求項１に記載のトレンチゲート型半導体装置。
【請求項４】
前記第３半導体層内の前記第２の領域に形成され、前記第３半導体層よりも高不純物濃度である第５半導体層と、前記第５半導体層を前記第１主電極に電気的に接続する抵抗を備えた請求項１に記載のトレンチゲート型半導体装置。
【請求項５】
前記第３半導体層内の前記第２の領域に形成され、前記第３半導体層よりも高不純物濃度である第５半導体層と、前記第５半導体層を前記第１主電極に電気的に接続する抵抗を備え、前記抵抗が、前記第３半導体層の表面に形成された酸化膜と、その表面に形成された多結晶シリコンにより形成されている請求項１に記載のトレンチゲート型半導体装置。
【請求項６】
第１導電型の第１半導体層と、前記第１半導体層と隣接する第２導電型の第２半導体層と、前記第２半導体層と隣接する前記第１導電型の第３半導体層と、前記第３半導体層を貫き、前記第２半導体層に達する複数の絶縁ゲートと、隣り合う前記絶縁ゲート間の領域であって、互いに隣接する第１領域及び第２領域と、前記第１の領域における前記第３半導体層内において、前記絶縁ゲートに接する第２導電型の第４半導体層と、前記第１領域において、前記第３半導体層及び前記第４半導体層に電気的に接続する第１主電極と、前記第１半導体層に電気的に接続する第２主電極とを備え、
前記第２領域における前記第３半導体層が、前記第３半導体層から前記第１主電極へ電流を流す方向に、少なくとも１個接続されたダイオードを介して、前記第１主電極に電気的に接続されているトレンチゲート型半導体装置。
【請求項７】
前記ダイオードと逆の電流を流す方向に前記第３半導体層と前記第１主電極の間に少なくとも１個以上のダイオードが接続された請求項６に記載のトレンチゲート型半導体装置。
【請求項８】
前記第２の領域における前記第３半導体層内に形成され、前記第３半導体層よりも高不純物濃度である第５半導体層と、前記第５半導体層を前記第１主電極に電気的に接続するダイオードとを備えた請求項６に記載のトレンチゲート型半導体装置。
【請求項９】
前記ダイオードが、前記第３半導体層の表面に形成された酸化膜に隣接して形成された、多結晶シリコンにより形成されている請求項６に記載のトレンチゲート型半導体装置。
【請求項１０】
第１導電型の第１半導体層と、前記第１半導体層と隣接する第２導電型の第２半導体層と、前記第２半導体層と隣接し、互いに隣接する第１領域と第２領域を有する第１導電型の第３の半導体層と、前記第３の半導体層の第１領域と第２領域を貫き、前記第２半導体層に達する複数の絶縁ゲートと、前記第３半導体層の第１の領域内において、前記絶縁ゲートに接する第２導電型の第４半導体層と、前記第１領域において、前記第３半導体層及び前記第４半導体層に電気的に接続する第１主電極と、前記第１半導体層に電気的に接続する第２主電極と、前記第２の領域に形成された第１導電型の第５の半導体層と、前記第５の半導体層に電気的に接続する第３の主電極とを備え、
前記第２領域における前記第３半導体層が、前記第５半導体層と少なくともＬ以上の距離を持ち、この距離Ｌの大きさは前記第３の半導体層と第５の半導体層の電位差が０．５Ｖ以上になった時にパンチスルーするように選ばれていることを特徴とするトレンチゲート型半導体装置。
【請求項１１】
第１導電型の第１半導体層と、前記第１半導体層と隣接する前記第１半導体層よりも低不純物濃度の第１導電型の第２半導体層と、前記第２半導体層と隣接する第２導電型の第３半導体層と、前記第３半導体層を貫き、前記第２半導体層に達する複数の絶縁ゲートと、隣り合う前記絶縁ゲート間の領域であって、互いに隣接する第１領域及び第２領域と、前記第１の領域における前記第３半導体層内において、前記絶縁ゲートに接する第１導電型の第４半導体層と、前記第１領域において、前記第３半導体層及び前記第４半導体層に電気的に接続する第１主電極と、前記第１半導体層に電気的に接続する第２主電極とを備え、
前記第２領域における前記第３半導体層が抵抗を介して前記第１主電極に電気的に接続されているトレンチゲート型半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、トレンチゲートを有する半導体装置の構造に関する。
【０００２】
【従来の技術】
絶縁ゲートバイポーラトランジスタ（Ｉｎｓｕｌａｔｅｄ　Ｇａｔｅ　Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ、以下ＩＧＢＴと略する）は、コレクタ電極とエミッタ電極の間に流す電流を、ゲート電極に加える電圧によって制御するスイッチング素子である。
【０００３】
制御できる電力は、数十ワットから数十万ワットであり、スイッチング周波数の幅も数十ヘルツから百キロヘルツに及ぶ。この特長を生かして、エアコンディショナーや電子レンジなどのような家庭用の小電力機器から、鉄道や製鉄所用のインバータなどのような大電力機器まで広く使われている。
【０００４】
ＩＧＢＴの性能の中で最も重要なものの一つが損失である。近年は損失低減のためにトレンチゲート型ＩＧＢＴが注目されている。トレンチゲート型ＩＧＢＴはゲート電極がシリコン基板に埋め込まれた構造をしている。
【０００５】
基本的構成は、シリコン基板上へｐ型コレクタ層、低抵抗のｎ型バッファ層、高抵抗のｎ型ドリフト層の３層を形成し、そのドリフト層の露出面側にｐ型ベース層を形成したものである。
【０００６】
ｐ型ベース層には、平面形状がストライプ形状の複数本の同じ形状をした溝が掘られている。この溝の中には、多結晶シリコンで形成されたトレンチゲート電極が、絶縁膜によりシリコン基板と絶縁された状態で設けられている。したがって、トレンチゲート電極の側壁が、ＭＯＳのチャネルとなる構造をしている。
【０００７】
トレンチゲート型ＩＧＢＴは、ゲート電極をシリコン基板表面に形成するプレーナーゲート型ＩＧＢＴに比して同じ面積により多くのゲート電極を形成することができる。このため、チャネルの数を多くすることができ、チャネル抵抗が低く損失が小さい。　また、従来のプレーナー型ＩＧＢＴに比べて、オン電圧、すなわち、導通時のコレクタ−エミッタ間に発生する電圧が低い。
【０００８】
特開２０００−３０７１１６号公報には、トレンチゲート電極の配列ピッチを変えて、損失を低減する構造が開示されている。この従来技術には、ゲート間のピッチの広い箇所にはチャネルを形成せず、ｐ層だけ〔ＦＰ層〕をフローティング状態、すなわち、ゲート電極、エミッタ電極、コレクタ電極のいずれの電極にも電気的に接触しない状態に形成し、ピッチの狭い箇所にだけチャネルを形成した構造が開示されている。このような構成によれば、過電流による素子の破壊を防止するとともに、導通損失及びオン電圧を低減できる。
【０００９】
【発明が解決しようとする課題】
上述の構造ではフローティング状態のＦＰ層を設けているが、本発明者らの調査の結果、コレクタ−ゲート間容量が大きくなることが分かった。
【００１０】
したがって、本発明の目的は、寄生容量が小さいトレンチゲート型半導体装置を提供することである。
【００１１】
【課題を解決するための手段】
本発明の半導体装置は、半導体基板上に形成された第１導電型の第１半導体層と、前記第１半導体層と隣接する第２導電型の第２半導体層と、前記第２半導体層と隣接する第１導電型の第３半導体層と、前記第３半導体層の一主表面から前記第３半導体層を貫き、前記第２半導体層に達する複数の絶縁ゲートと、チャンネルに電気的に接続する第１主電極と、第１半導体層に電気的に接続する第２主電極とを備え、前記第３半導体層は前記複数の絶縁ゲートにより第１および第２の領域に区分され、第１の領域には前記チャンネルが形成され、第２の領域は、抵抗を介して前記第１主電極に電気的に接続されているトレンチゲート型半導体装置である。
【００１２】
この時、前記抵抗を少なくとも１００Ω以上にするのが好ましい。また、上述の第２の領域における前記第３半導体層内に第３半導体層よりも高不純物濃度である第５半導体層を形成して、この第５半導体層を抵抗を介して第１主電極に電気的に接続しても良い。更に、この抵抗が半導体層の表面に形成されている酸化膜の表面上に形成された、多結晶シリコンにより形成されていることが好ましい。
【００１３】
【発明の実施の形態】
（実施例１）
図１に本実施例のトレンチゲート型半導体装置の断面構造図を示す。本実施例の半導体装置は、コレクタ電極１００、ｐ導電型のコレクタ層１０１、ｎ導電型のバッファ層１０２、ｎ導電型のドリフト層１０３、ｐ導電型のベース層１０４、ゲート電極１０５、ゲート絶縁膜１０６、絶縁膜１０７、絶縁膜１０８、エミッタ電極１０９、ｐ導電型のコンタクト層１１０、ｎ導電型のエミッタ層１１１、ゲート端子１１２、短絡抵抗１１３、エミッタ端子１１４、フローティングｐ層１１５（以下ＦＰ層と略す）、コレクタ端子１１６を備えている。
【００１４】
コレクタ電極１００は、半導体基板の一端部に形成される第１導電型の第１半導体層、たとえば、ｐ導電型のコレクタ層１０１に電気的に接続している。このコレクタ層１０１に隣接して第２導電型の第２半導体層、たとえば、ｎ導電型の半導体層が設けられる。実施例では、この半導体層は、ｎ＋導電型のバッファ層１０２、　バッファ層１０２に隣接し、バッファ層１０２よりも不純物濃度が低いｎ−導電型のドリフト層１０３からなっている。ドリフト層１０３に隣接して第１導電型の第３の半導体層、たとえば、ｐ導電型のベース層１０４が設けられる。
【００１５】
ｐ導電型のベース層１０４の一主表面からベース層１０４を貫いて、ｎ型の半導体層であるドリフト層１０３に達する複数のゲート電極１０５が設けられる。ゲート電極１０５の外周は、ゲート絶縁膜１０６により覆われている。
【００１６】
ベース層１０４の主表面上には、絶縁膜１０７、絶縁膜１０８の順序で絶縁膜が設けられている。ベース層１０４は、複数のゲート電極１０５により第１の領域と第２の領域に区分される。第１領域に属するベース層１０４内には、絶縁ゲート１０５に接する第２導電型の第４半導体層、たとえば、ｎ導電型のエミッタ層１１１が形成されている。エミッタ電極１０９は、ｎ導電型のエミッタ層１１１に接続するとともに、ｐ導電型のコンタクト層１１０を介してベース層１０４に接続する。これによって、二つのゲート電極１０５の間にチャンネルが形成される。一方、第２領域に属するベース層１０４は、いずれの電極にも直接接続しないフローティング層１１５（以下ＦＰ層と略す）であり、短絡抵抗１１３を介してエミッタ電極１０９へ接続する。ゲート電極１０５，エミッタ電極１０９、コレクタ電極１００は、それぞれゲート端子１１２、エミッタ端子１１４、コレクタ端子１１６を備えている。
【００１７】
次に図１に基づいて本実施例の動作を説明する。始めにコレクタ端子１１６とエミッタ端子１１４の間に数十ボルトから数千ボルト程度の電圧を加え、次にゲート端子１１２とエミッタ端子１１４の間に１５ボルト程度の電圧を加える。
【００１８】
ゲート端子１１２に加えられた１５ボルトはゲート電極１０５に伝わり、ベース層１０４及びＦＰ層１１５とゲート絶縁膜１０６との境界部分に反転層を形成する。ベース層１０４に形成される反転層はエミッタ層１１１とドリフト層１０３を電気的に接続し、チャネルが形成される。
【００１９】
このチャネルを通って、電子がエミッタ層１１１からドリフト層１０３に注入され、この電子がコレクタ層１０１からのホールの注入を促す。コレクタ層１０１から注入されたホールはドリフト層１０３を通り、ベース層１０４を抜けてエミッタ電極１０９に流れ込む。ホール電流の一部はＦＰ層１１５を抜けて短絡抵抗１１３を通ってエミッタ端子１１４に流れてゆく。
【００２０】
しかしこのホール電流は短絡抵抗１１３があるためにベース層１０４を流れるホール電流に比べて極めて小さい。なぜならば、抵抗１１３を流れるホール電流が増えると抵抗１１３の両端の電圧が増加して、ＦＰ層１１５の電位が上昇し、ホールがＦＰ層１１５に流れ込むのを阻害するからである。
【００２１】
このため、ＦＰ層１１５は特開２０００−３０７１１６号公報に記載された、従来技術の半導体装置の構造と同じようにフローティングに近い状態になり、ホールをドリフト層から逃がさないためにホールがドリフト層に蓄積されてオン電圧が下がるという特徴を持つ。これにより、本実施例は十分に低いオン電圧を有する。一方、この短絡抵抗１１３はコレクタ−ゲート間容量を低減する効果もある。
【００２２】
図２（ａ）、（ｂ）はそれぞれ本実施例と従来の装置の断面構造の等価回路図である。従来の装置は、図１において、抵抗１１３がないため、第２領域のＦＰ層１１５がどこにも接続されていない構造である。従って、その等価回路は図２（ｂ）のように表される。
【００２３】
図２（ｂ）はその等価回路であり、ＩＧＢＴ２００、コレクタ−エミッタ間容量Ｃｃｅ２０１、コレクタ−ゲート間容量Ｃｃｇ２０２、ゲート−エミッタ間容量Ｃｇｅ２０３、ＦＰ層−ドリフト層間容量Ｃｆｄ２０４、ゲート−ＦＰ層間容量Ｃｇｆ２０５から構成されている。
【００２４】
図２（ｂ）ではＩＧＢＴを便宜的に記号を使って表記し、その記号に寄生容量等を接続した構成で等価回路を示している。この構造ではフローティング状態のＦＰ層を設けているが、本発明者らの調査の結果、コレクタ−ゲート間容量が大きくなることが分かった。以下その理由を説明する。
【００２５】
ＦＰ層があると、ゲート−ＦＰ層間の容量ＣｇｆとＦＰ層−ドリフト層間容量Ｃｆｄが帰還容量に加わり、コレクタ−ゲート間容量が増加してしまう。コレクタ−ゲート間容量Ｃｃｇが増加すると、ＩＧＢＴがオフする時のコレクタ電圧の急激な電圧変化（ｄｖ／ｄｔ）によりコレクタ−ゲート間容量Ｃｃｇを通して流れる寄生電流も増加し、この電流がゲート端子に流れ込んでＩＧＢＴが誤点弧する可能性がある。
【００２６】
そのため、一般にＩＧＢＴを使ったインバータではゲート端子に接続するゲート抵抗の値を小さくし、誤点弧を防いでいる。しかしながら、ゲート抵抗を小さくするとゲート電流が増加してしまい、容量の大きなゲート駆動回路を使わなければならなくなり、インバータが大きく、重くなる。
【００２７】
また、大きなノイズがＩＧＢＴのコレクタ−エミッタ間に入力されると、コレクタ−ゲート間容量Ｃｃｇを通って寄生電流がゲートに流れ込んでＩＧＢＴが誤動作する。このために、ノイズフィルターなどのノイズ対策用の部品が必要となり、部品点数が増えてインバータが大型化したり、重量が増加したり、あるいは製造コストが高くなる。
【００２８】
更に、上述のようにインバータが大型化すると、これを使った電気自動車システムなども車体が大きく、重くなり、航続距離が短くなったり、あるいは電気自動車の値段が高くなる。
【００２９】
これに対して本実施例では、図２（ａ）に示すように、短絡抵抗１１３をＦＰ層１１５とエミッタ電極１０９との間に設けている。したがって、コレクタ−エミッタ間に急激に高い電圧が印加されると、誤動作を引き起こす寄生電流が、図２（ａ）に矢印で示すように短絡抵抗１１３を通ってエミッタにバイパスされるためにゲートには流れ込まなくなり、誤動作を防止できる。
【００３０】
（実施例２）
図３に本実施例の平面図の半導体装置の平面図を示す。また、図４には図３中のＣ−Ｄ線に沿う断面を示す。図３、４において、図１、２と同じ構成要素には同一の符号を付けてある。図３において、３００はコンタクト、３０１はコンタクト、３０２はｐ導電型のウェル層である。本実施例の特徴は、ＦＰ層１１５の抵抗成分を短絡抵抗１１３として使った点にある。
【００３１】
ＦＰ層１１５は一般的に不純物の拡散により形成されある特定の抵抗を有する。この抵抗は多くの場合数十Ω〜数百Ωのシート抵抗値を有しており、これを抵抗１１３として利用する。
【００３２】
この構成によれば、新たに抵抗１１３を設けなくても、実施例１と同様の効果を得ることができる。また、ＦＰ層１１５により短絡抵抗１１３を形成すると、（１）製造プロセスを増加すること無く所望の構成を実現できる、（２）素子内部に抵抗１１３を集積化できるので素子を小型化できる。
【００３３】
（実施例３）
図５に本実施例の半導体装置の断面図を示す。図５において図１、４と同じ構成要素には同一の符号を付けてある。図５の特徴は、ＦＰ層１１５とエミッタ端子１１４の接続にダイオード５００を使った点にある。
【００３４】
ダイオード５００をＦＰ層１１５とエミッタ端子１１４の接続に使うと、ＦＰ層１１５の電位がダイオード５００の内蔵電位より低い時にはＦＰ層１１５はフローティング状態になる。ＦＰ層１１５の電位がダイオードの内蔵電位よりも高くなるとダイオード５００が導通して、ＦＰ層１１５がエミッタ端子に短絡される。なお、内蔵電位は、一般には０．６Ｖ〜１．０Ｖ程度である。
【００３５】
ＦＰ層１１５をフローティング状態にすべきオン状態では、ＩＧＢＴのコレクタ電極１００−エミッタ電極１０９間の電圧は数ボルト程度に低下しているために、ＦＰ層の電位は１ボルト程度までしか上昇せず、ＦＰ層１１５はダイオード５００の内蔵電位によりフローティング状態になる。
【００３６】
一方、コレクタ電圧の増加時にはコレクタ電極１００−エミッタ電極１０９間の電圧は数十ボルト以上になり、これに合わせてＦＰ層１１５の電位も数ボルト以上に増加する。このためダイオード５００が導通し、ＦＰ層１１５はエミッタ端子１１４に短絡される。ＦＰ層がエミッタ端子１１４に短絡されると寄生電流がゲート電極に流れ込まずにエミッタ電極に流れ込むために誤動作を防止できる。
【００３７】
本実施例によれば、上記の動作によりオン電圧が低く、同時にコレクタ−ゲート間容量の小さいトレンチＩＧＢＴを実現できる。図５ではダイオード１個の場合について説明した。しかし、この個数はＩＧＢＴの耐圧に合わせて増やすのが好ましい。
【００３８】
例えば、耐圧が３３００Ｖを超えるＩＧＢＴの場合には、オン状態でのコレクタ電極１００−エミッタ電極１０９間の電圧は５Ｖ程度まで増加するために、ダイオード５００の個数を少なくとも５個以上つなぎ、内蔵電位の合計が５Ｖを超えるように設定するのがよい。
【００３９】
また、ＦＰ層１１５よりもエミッタ端子１１４の電位が高くなるノイズなどが加えられた場合にダイオード５００が壊れるのを防ぐために、ダイオード５００と反対方向に保護ダイオードを接続する構成も好ましい。
【００４０】
（実施例４）
図６に本実施例の半導体装置の平面構造を、図７に図６中のＥ−Ｆ線に沿う断面図を示す。図６、７において図１から５と同じ構成要素には同じ符号を付けてある。
【００４１】
本実施例の特徴は、ＦＰ層１１５とウェル層３０２の間隔をＬにした点にある。コレクタ電圧が増大し、ＦＰ層１１５の電位が増加した時、空乏層がＦＰ層１１５及びウェル層３０２から拡がる。ＦＰ層１１５はフローティング状態のため、空乏層の延びはウェル層３０２からの方が大きい。コレクタ電圧が増加し、ウェル層３０２からの空乏層がＦＰ層１１５に到達すると、ＦＰ層１１５とウェル層３０２がパンチスルーし、ＦＰ層１１５から空乏層を抜けてウェル層３０２に電流が流れるようになる。
【００４２】
すなわちＦＰ層１１５はパンチスルー電圧より低い時にフローティング状態になり、パンチスルー電圧より高くなるとエミッタ電極に空乏層を介して短絡される。
【００４３】
その結果、実施例１〜３と同様の効果が得られる。パンチスルー電圧はこのＬを任意の寸法に設定することで変えることができ、実施例３のダイオードの接続数を変えたのと同じ効果を得られる。
【００４４】
（実施例５）
図８は、本実施例の半導体装置の断面図を示す。図８において図１から７と同じ構成要素には同一の符号を付けてある。本実施例の特徴は、ＦＰ層１１５内部に短絡層６００を形成し、ＦＰ層１１５の抵抗を低減した点にある。ＦＰ層１１５は前述したように抵抗を持っている。このため、図３に示すようにＡＢ断面の近辺のＦＰ層１１５と、コンタクト３０１に近いＦＰ層１１５とでは、エミッタ端子１１４への短絡抵抗１１３の抵抗値が異なる。
【００４５】
場所により短絡抵抗１１３の抵抗値が変わると、オン電圧に分布ができたりコレクタ−ゲート間容量に分布ができたりする。そこで、ＦＰ層１１５の抵抗を減らすために高不純物濃度のｐ導電型の短絡層６００を形成する。
【００４６】
抵抗１１３はチップ外部で配線により個別抵抗に接続するか、あるいはチップ内部に多結晶シリコンなどを使って形成する方法がある。図９にその実施例の平面構成図を、図１０に図９中のＧ−Ｈ線に沿う断面図を示す。
【００４７】
図９、１０において、図１から８と同じ構成要素には同一の符号を付けてある。図９中のＥ−Ｆ線に沿う断面図が図８である。本構成によれば、抵抗９０１をチップ表面に形成し、短絡層６００を介してＦＰ層１１５に接続されたＦＰ電極９００と、エミッタ電極１０９とを接続したことにより、抵抗をチップ内部に集積化できる。エミッタ電極１０９および、ＦＰ電極９００との間には絶縁膜９０２が設けられ、抵抗９０１が外部に露出するのを防いでいる。
【００４８】
この抵抗は、シリコン基板上に形成された酸化膜１０８の上に堆積した多結晶シリコン膜に不純物を注入して形成するのが好ましい。本実施例によれば、短絡層６００を設けたことによりＦＰ層１１５の抵抗によるオン電圧の分布や帰還容量の分布を無くすことができる。更に、多結晶シリコンを使って抵抗を形成することでチップ内に抵抗を集積化できる。
【００４９】
（実施例６）
図１１に本実施例の半導体装置の平面図を、図１２に断面図を示す。図１２は図１１のＩ−Ｊ断面を示している。図１から１０と同じ構成要素には同一の符号を付けてある。
【００５０】
図１１、１２において、１１００は多結晶シリコンゲート配線、１１０１はゲート配線、１１０２はフィールド酸化膜、１１０３は多結晶シリコンダイオードの高濃度のｐ型不純物層（アノード層）、１１０４は多結晶シリコンダイオードの低濃度のｎ型不純物層（カソード層）、１１０５は多結晶シリコンダイオードの高濃度のｎ型不純物層（カソードコンタクト層）、１１０６はコンタクト層である。図１１、１２のＩ側はチップの導通領域側を示し、Ｊ側は周辺領域側を示す。
【００５１】
一般に導通領域側のＩと周辺領域のＪ側の間にはゲートの配線１１０１が配置されている。本実施例の特徴は、導通領域の周辺にゲート配線が配置されている構造の素子に短絡ダイオードを内蔵した点にある。
【００５２】
ＦＰ層１１５は短絡層６００及びウェル層３０２及びコンタクト層１１０６を介してＦＰ電極９００に接続されている。そして、ＦＰ電極９００は多結晶シリコンダイオードのアノード電極を兼ねており、ダイオードを通ってエミッタ電極１０９に接続されている。
【００５３】
周辺のゲート配線部では多結晶シリコンとアルミ電極のいずれもがゲート配線に使用されているために、本実施例のようにゲート配線の下のドリフト層を通って、ダイオードのアノード電極につなげなくてはならない。
【００５４】
本実施例の構造を使えば、周辺にゲート配線を配置したＩＧＢＴの場合でもダイオードをチップ内部に集積化可能となる。図１３から図１６は本発明の第６の実施例の製造方法を示す。
【００５５】
いずれも図１１のＩ−Ｊ断面を示している。工程を説明する。図１３において、はじめにｐ導電型のコレクタ層１０１とｎ導電型のバッファ層１０２、及びｎ導電型のドリフト層１０３からなる基板を用意する。
【００５６】
この基板はｐ導電型のコレクタ層１０１にｎ導電型のバッファ層１０２、及びｎ導電型のドリフト層１０３をエピタキシャル成長させて作製しても良いし、あるいはｎ導電型のドリフト層１０３にコレクタ側面から不純物注入、熱拡散などによりｐ導電型のコレクタ層１０１とｎ導電型のバッファ層１０２を形成しても良い。
【００５７】
次にこの基板に選択的にウェル層３０２をイオン打ち込み及び熱拡散で形成する。続いて、選択酸化工程により部分的にフィールド酸化膜１０２を形成する。
【００５８】
図１４において、ＦＰ層１１５及び短絡層６００をイオン打ち込み及び熱拡散で形成する。図１５において、多結晶シリコンを堆積させ、フィールド酸化膜の上の部分だけを残して除去する。
【００５９】
この残った多結晶シリコン膜にイオン打ち込み及び熱拡散でダイオードのアノード及びカソード、カソードコンタクト層を形成する。最後に図１６において、絶縁膜１０８を堆積し、アルミ電極との接触部分に穴を開ける。
【００６０】
次いで、アルミ膜を堆積し、パターニングして、エミッタ電極、ゲート配線、ＦＰ電極を形成する。そして、裏面のコレクタ電極１００を形成する。必要とあれば、エミッタ電極形成後に表面保護膜を形成するのも好ましい。
【００６１】
また、更に必要に応じて、シリコン結晶中のキャリアのライフタイムを制御するために電子線やヘリウムなどを照射する場合もある。電子線やヘリウムを照射した場合には、その後熱処理をして照射による欠陥を回復する場合が多い。最後に、ウェハをチップに切り出し、パッケージなどに組み立てて完成する。
【００６２】
（実施例７）
図１７は本実施例の回路図である。図１７で図１から１６と同じ構成要素には同一の符号を付けてある。図１７において、１７００はゲート駆動回路、１７０１は入力端子、１７０２は入力端子、１７０３はＩＧＢＴ、１７０４はダイオード、１７０５乃至１７０７は出力端子である。本実施例の特徴は、インバータに実施例１から６で説明したＩＧＢＴを適用した点にある。
【００６３】
本実施例に用いたＩＧＢＴはコレクタ−ゲート間容量が小さいためにｄｖ／ｄｔ誤点弧が起こりにくい。このため、ゲート電流を減らせ、ゲート駆動回路に容量の小さいものを使えるようになると言う効果がある。またゲート駆動回路を小型化できるため、インバータ装置の小型化や低価格化が可能となるという効果も有する。
【００６４】
（実施例８）
図１８に本実施例を示す。図１８において、１０００はバッテリー、１００１はインバータ、１００２はモーター、１００３は変速機、１００４は車輪、１００５はシャフトである。
【００６５】
図１８の動作を説明する。バッテリー１０００から供給される電力をインバータ１００１で制御し、モータ１００２を回転させる。モーター１００２の回転で発生した駆動力はシャフト１００５を介して変速機１００３に伝わる。変速機１００３で駆動力が左右の車輪に分配、変速され車輪が回転し、車体が移動する。
【００６６】
本実施例の特徴は、本発明のトレンチゲート型半導体装置を電気自動車のインバータ１００１に適用した点にある。本発明のトレンチゲート型半導体装置は、▲１▼ノイズに強くノイズフィールターを小さくできる、▲２▼ゲート電流が小さくゲートドライバを小さくできるという特徴があり、電気自動車の小型・軽量化に効果がある。
【００６７】
また、軽くできると走行距離が伸び、電気代を節約できるという効果もある。更に、ノイズフィルター、ゲートドライバーを小さくすることで製造コストを減らすことができ、安価に電気自動車を提供できるようになるという効果もある。
【００６８】
本実施例では電気自動車を例に本発明によるトレンチゲート型半導体装置を適用した場合の効果を説明したが、もちろん電気自動車に限られるものではなく、インバータを搭載したものであれば同様の効果を得られる。
【００６９】
例えば、ハイブリッド車のように内燃機関とモーター・インバータの組み合わせシステムでも、上述した電気自動車の例と同様に、本発明によるトレンチゲート型半導体装置を適用すると、小型・軽量化による燃費向上、コスト低減などの効果を得られる。また同様に、鉄道車両などに適用しても効果を得ることができる。
【００７０】
（実施例９）
以上、実施例１から８ではＩＧＢＴを例に説明したが、本発明はこれに限定されるわけではなく、トレンチゲートを有するデバイス、たとえば、トレンチゲート型ＭＯＳＦＥＴでも同様の効果を得ることができる。
【００７１】
図１９は、本発明をＭＯＳＦＥＴに実施した場合の実施例を示す断面図である。図１９においては、図１から１８と同じ構成要素には同一の符号を付けてある。
【００７２】
図１９においては、高不純物濃度のｎ型のドレイン層２００１が半導体基板の一主表面上に形成され、それにコレクタ電極１００が接触している。高不純物濃度のｎ型のドレイン層２００１上には、ｎ導電型のドリフト層１０３が隣接して形成される。その他の構成は、図１ないし図１８で説明した構成である。
【００７３】
この実施例の特徴は、パワーＭＯＳＦＥＴに本発明を適用した点にある。図１９に示すようにパワーＭＯＳＦＥＴでもフローティングｐ層１１５を短絡抵抗１１３でエミッタ電極１０９に接続することである。これによって帰還容量を低減でき、コレクタ−エミッタ間に急激に高い電圧が印加されても、誤動作を引き起こす寄生電流が短絡抵抗１１３を通ってエミッタにバイパスされるためにゲートには流れ込まなくなり、誤動作を防止できる。
【００７４】
上記実施例ではインバータ装置について説明したが、本発明の半導体装置はコンバータやチョッパ等のその他の電力変換装置でも同様の効果を得られる。
【００７５】
【発明の効果】
以上説明したように、フローティングｐ層（ＦＰ層）を抵抗やダイオードを介してエミッタ電極に接続することによりコレクタ−ゲート間容量を低減でき、ＩＧＢＴの誤点弧を防止できるので、ゲートドライバを小容量化できる、ノイズ対策を無くすか、もしくは、少なくでき、インバータを小型・軽量化・低コスト化できる。
【図面の簡単な説明】
【図１】第１の実施例の断面構造図である。
【図２】第１の実施例および従来の装置の等価回路図である。
【図３】第２の実施例の平面構造図である。
【図４】第２の実施例の断面構造図である。
【図５】第３の実施例の断面構造図である。
【図６】第４の実施例の平面構造図である。
【図７】第４の実施例の断面構造図である。
【図８】第５の実施例の断面構造図である。
【図９】第５の実施例の平面構造図である。
【図１０】第５の実施例の他の断面構造図である。
【図１１】第６の実施例の平面構造図である。
【図１２】第６の実施例の断面構造図である。
【図１３】第６の実施例の製造方法を示す断面構造図である。
【図１４】第６の実施例の製造方法を示す断面構造図である。
【図１５】第６の実施例の製造方法を示す断面構造図である。
【図１６】第６の実施例の製造方法を示す断面構造図である。
【図１７】第７の実施例の等価回路図である。
【図１８】第８の実施例のブロック図である。
【図１９】本発明の第９の実施例を示す断面図である。
【符号の説明】
１００…コレクタ電極、１０１…ｐ導電型のコレクタ層、１０２…ｎ導電型のバッファ層、１０３…ｎ導電型のドリフト層、１０４…ｐ導電型のベース層、１０５…ゲート電極、１０６…ゲート絶縁膜、１０７…絶縁膜、１０８…絶縁膜、１０９…エミッタ電極、１１０…ｐ導電型のコンタクト層、１１１…ｎ導電型のエミッタ層、１１２…ゲート端子、１１３…短絡抵抗、１１４…エミッタ端子、１１５…フローティングｐ層、１１６…コレクタ端子、２００…ＩＧＢＴ、２０１…コレクタ−エミッタ間容量Ｃｃｅ、２０２…コレクタ−ゲート間容量Ｃｃｇ、２０３…ゲート−エミッタ間容量Ｃｇｅ、２０４…ＦＰ層−ドリフト層間容量Ｃｆｄ、２０５…ゲート−ＦＰ層間容量Ｃｇｆ、３００…コンタクト、３０１…コンタクト、３０２…ｐ導電型のウェル層、５００…短絡ダイオード、８００…短絡層、９００…ＦＰ電極、９０１…短絡抵抗、９０２…絶縁膜、１０００…バッテリー、１００１…インバータ、１００２…モーター、１００３…変速機、１００４…車輪、１００５…シャフト、１１００…多結晶シリコンゲート配線、１１０１…ゲート配線、１１０２…フィールド酸化膜、１１０３…多結晶シリコンダイオードの高濃度のｐ型不純物層（アノード層）、１１０４…多結晶シリコンダイオードの低濃度のｎ型不純物層（カソード層）、１１０５…多結晶シリコンダイオードの高濃度のｎ型不純物層（カソードコンタクト層）、１１０６…コンタクト層、１７００はゲート駆動回路、１７０１は入力端子、１７０２は入力端子、１７０３はＩＧＢＴ、１７０４…ダイオード、１７０５乃至１７０７…出力端子。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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