(57)【要約】【課題】セルフリフレッシュ解除後の一定期間リードアクセスが不能になるメモリを用いる場合でも、ＤＭＡ転送を迅速に行うことができるようにする。【解決手段】メモリシステム４０の動作を制御するメモリ制御部３０と、起動中の場合には次回アクセス予定アドレスと所定時間内に行うアクセス要求の予測回数とをメモリアービタ２０に送信する手段を有するリードＤＭＡＣ１１〜１３と、メモリユニットＣＳ０〜４に対するセルフリフレッシュ要求及びリードアクセス要求を受け付けてこれらの要求に係る動作をメモリ制御部３０に実行させるメモリアービタ２０とを設け、メモリアービタ２０がセルフリフレッシュ要求を受け付けた場合、所定時間内にアクセス対象となるメモリ領域を認識し、リードＤＭＡＣごとに所定時間内の予定アクセス対象メモリ領域のデータを一時的にコピーできるアドレスを設定する。【選択図】        図１
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【特許請求の範囲】
【請求項１】
セルフリフレッシュ解除後の一定期間リードアクセスが不能になるメモリを記憶手段とするメモリシステムの動作を制御し、前記メモリシステムの動作を制御するメモリ制御部に対し、１以上のリードＤＭＡＣからの要求を受け付けてこれらの要求に係る動作を実行させ、また、前記メモリに対するセルフリフレッシュ要求及び解除要求を受け付けてこれらの要求に係る動作を前記メモリ制御部に実行させるメモリアービタにおいて、
起動中のリードＤＭＡＣから次回にアクセス要求を行う予定のアドレスと所定時間内に行うアクセス要求の予測回数を受信し、受信した前記アドレスと前記予測回数を参照してメモリシステムのうち所定時間内にアクセス対象となりうるメモリ領域を認識する手段と、
リードＤＭＡＣごとに所定時間内の予定アクセス対象メモリ領域のデータを一時的にコピーできるアドレスを設定する手段と、
を備えていることを特徴とするメモリアービタ。
【請求項２】
セルフリフレッシュ解除後の一定期間リードアクセスが不能になるメモリを記憶手段とするメモリシステムの動作を制御し、前記メモリシステムの動作を制御するメモリ制御部に対し、１以上のリードＤＭＡＣからの要求を受け付けてこれらの要求に係る動作を実行させ、また、前記メモリに対するセルフリフレッシュ要求及び解除要求を受け付けてこれらの要求に係る動作を前記メモリ制御部に実行させるメモリアービタにおいて、
起動中のリードＤＭＡＣから次回にアクセス要求を行う予定のアドレスと所定時間内に行うアクセス要求の予測回数を受信し、受信した前記アドレスと前記予測回数を参照してメモリシステムのうち所定時間内にアクセス対象となりうるメモリ領域を認識する手段と、
セルフリフレッシュ要求時、所定時間内の予定アクセス対象メモリ領域のデータを前記メモリシステムのうちの特定のメモリにコピーする手段と、
を備えていることを特徴とするメモリアービタ。
【請求項３】
セルフリフレッシュ要求時、データがコピーされたメモリに対してはセルフリフレッシュを行わず、それ以外のメモリに対してのみセルフリフレッシュを実行することを特徴とする請求項１または２記載のメモリアービタ。
【請求項４】
セルフリフレッシュ解除中、リードＤＭＡＣからのアクセス要求に対し、データのコピー先のアドレスに変換し、前記メモリ制御部に対し変換したアドレスにリードアクセスを要求することを特徴とする請求項１ないし３のいずれか１項に記載のメモリアービタ。
【請求項５】
所定時間内の予定アクセス対象メモリ領域がメモリシステムのうちの特定のメモリに集約されている場合には、データのコピー動作を行わないことを特徴とする請求項１ないし３のいずれか１項に記載のメモリアービタ。
【請求項６】
セルフリフレッシュ要求時、集約していたメモリに対してはセルフリフレッシュを行わず、それ以外のメモリに対してのみ実行することを特徴とする請求項５記載のメモリアービタ。
【請求項７】
セルフリフレッシュ解除後の一定期間リードアクセスが不能になるメモリを記憶手段とするメモリシステムの動作を制御し、前記メモリシステムの動作を制御するメモリ制御部と、
前記メモリシステムに記憶されているデータの読み出し要求であるリードアクセス要求を行う１以上のリードＤＭＡユニットと、
前記メモリ制御部に対し、１以上のリードＤＭＡＣからの要求を受け付けてこれらの要求に係る動作を実行させ、また、前記メモリに対するセルフリフレッシュ要求及び解除要求を受け付けてこれらの要求に係る動作を前記メモリ制御部に実行させるメモリアービタとからなるメモリ制御装置において、
起動中のリードＤＭＡＣから次回にアクセス要求を行う予定のアドレスと所定時間内に行うアクセス要求の予測回数をメモリアービタに送信する手段と、
前記送信する手段によって送信された前記アドレスと前記予測回数を参照してメモリシステムのうち所定時間内にアクセス対象となりうるメモリ領域を認識する手段と、
リードＤＭＡＣごとに所定時間内の予定アクセス対象メモリ領域のデータを一時的にコピーできるアドレスを設定する手段と、
を備えていることを特徴とするメモリ制御装置。
【請求項８】
セルフリフレッシュ解除後の一定期間リードアクセスが不能になるメモリを記憶手段とするメモリシステムの動作を制御し、前記メモリシステムの動作を制御するメモリ制御部と、
前記メモリシステムに記憶されているデータの読み出し要求であるリードアクセス要求を行う１以上のリードＤＭＡユニットと、
前記メモリ制御部に対し、１以上のリードＤＭＡＣからの要求を受け付けてこれらの要求に係る動作を実行させ、また、前記メモリに対するセルフリフレッシュ要求及び解除要求を受け付けてこれらの要求に係る動作を前記メモリ制御部に実行させるメモリアービタとからなるメモリ制御装置において、
起動中のリードＤＭＡＣから次回にアクセス要求を行う予定のアドレスと所定時間内に行うアクセス要求の予測回数をメモリアービタに送信する手段と、
前記送信する手段によって送信された前記アドレスと前記予測回数を参照してメモリシステムのうち所定時間内にアクセス対象となりうるメモリ領域を認識する手段と、
セルフリフレッシュ要求時、所定時間内の予定アクセス対象メモリ領域のデータを前記メモリシステムのうちの特定のメモリにコピーする手段と、
を備えていることを特徴とするメモリ制御装置。
【請求項９】
所定時間内の予定アクセス対象メモリ領域がメモリシステムのうちの特定のメモリに集約されている場合には、データのコピー動作を行わないことを特徴とする請求項７または８記載のメモリ制御装置。
【請求項１０】
セルフリフレッシュ要求時、集約していたメモリに対してはセルフリフレッシュを行わず、それ以外のメモリに対してのみ実行することを特徴とする請求項９記載のメモリ制御装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、セルフリフレッシュ解除後の一定期間リードアクセスが不能になるメモリを記憶手段とするメモリシステムの動作を制御し、メモリシステムの動作を制御するメモリ制御部に対し、リードＤＭＡＣからの要求を受け付けてこれらの要求に係る動作を実行させ、また、メモリに対するセルフリフレッシュ要求及び解除要求を受け付けてこれらの要求に係る動作をメモリ制御部に実行させるメモリアービタ、及びこのメモリアービタを備えたメモリ制御装置に関する。
【０００２】
【従来の技術】
従来から、各種電子機器における記憶手段として、様々なメモリが用いられている。そして、メモリに対するアクセス速度は電子機器の動作速度に大きな影響を及ぼすことから、高速にアクセス可能なメモリの開発が精力的に行われてきた。その結果、現在では例えばＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ  Ｄｙｎａｍｉｃ  ＲＡＭ）や、さらに高速にアクセスが可能なＤＤＲ  ＳＤＲＡＭ（Ｄｏｕｂｌｅ  Ｄａｔａ  Ｒａｔｅ  ＳＤＲＡＭ）が開発され、広く用いられるようになっている。
【０００３】
一方、アクセスの高速化のためには、アクセスする側のメモリ制御装置の改良も重要である。このような改良の試みとしては、例えば特開２００１−２０２７７７号公報に記載のＳＤＲＡＭの制御装置が知られており、この装置においては、ＳＤＲＡＭで構成されるメモリシステムに対してセルフリフレッシュをＣＰＵを介することなく設定／解除できるようにすることにより、ＳＤＲＡＭに対する迅速なＤＭＡ（ダイレクト・メモリ・アクセス）転送を可能としている。
【０００４】
【特許文献１】
特開２００１−２０２７７７号公報
【０００５】
【発明が解決しようとする課題】
ところで、上述したＤＤＲ  ＳＤＲＡＭは、高速にアクセス可能ではあるが、セルフリフレッシュの解除後２００クロックの間はリード不可であるという特性がある。従って、セルフリフレッシュ直後にリードアクセス要求があった場合には、その要求はリードが可能になるまで待たされることになり、この場合には高速なアクセスが行えないという問題があった。
【０００６】
本発明は、セルフリフレッシュの解除後、所定クロック間（この例では２００クロック間）リード不可であるＤＤＲ  ＳＤＲＡＭで構成されるメモリシステムを対象としており、このようなメモリシステムにおいて、省エネモード復帰時のＤＭＡ転送を迅速に行うことを目的としている。
【０００７】
【課題を解決するための手段】
ＤＤＲ  ＳＤＲＡＭはセルフリフレッシュ解除後２００クロック間リードアクセス不可である。そこで、本発明では、ＤＤＲ  ＳＤＲＡＭで構成されたメモリシステムに対するメモリアービタが各リード専用ＤＭＡＣより次回のアクセス予定アドレスと例えば２００クロック間という所定時間内にアクセスがありうると予測される回数情報を入手しておき、２００クロック間アクセスがありうるメモリ領域を認識しておく。省エネ時、セルフリフレッシュの要求があった場合、所定時間アクセスがありうるメモリのデータをメモリシステムのうちの特定のメモリにコピーしておき、本メモリに対してはセルフリフレッシュを実行せず、それ以外のメモリに対してのみセルフリフレッシュを実行する。このように制御すると、セルフリフレッシュ解除中、リードＤＭＡＣからのアクセス要求があってもセルフリフレッシュされていないメモリにデータをコピーしているため、リード要求にアドレスを変換して即応答することができ、省エネモード復帰時におけるＤＭＡ転送の速度が向上する。
【０００８】
また、本発明では、ＤＤＲ  ＳＤＲＡＭで構成されたメモリシステムに対するメモリアービタが各リード専用ＤＭＡＣより次回のアクセス予定アドレスと例えば２００クロック間という所定時間内にアクセスがありうると予測される回数情報を入手しておき、２００クロック間アクセスがありうるメモリ領域を認識しておく。省エネ時、セルフリフレッシュの要求があった場合、所定時間アクセスがありうるメモリ領域がメモリシステムのうちの特定のメモリに集約されていれば、本メモリに対してはセルフリフレッシュを実行せず、それ以外のメモリに対してのみセルフリフレッシュを実行する。このように制御すると、セルフリフレッシュ解除中、リードＤＭＡＣからのアクセス要求があってもセルフリフレッシュされていないメモリへのアクセスのため、リード要求に即応答することができ、省エネモード復帰時におけるＤＭＡ転送の速度が向上する。
【０００９】
具体的には、前記目的を達成するため、第１の手段は、セルフリフレッシュ解除後の一定期間リードアクセスが不能になるメモリを記憶手段とするメモリシステムの動作を制御し、前記メモリシステムの動作を制御するメモリ制御部に対し、１以上のリードＤＭＡＣからの要求を受け付けてこれらの要求に係る動作を実行させ、また、前記メモリに対するセルフリフレッシュ要求及び解除要求を受け付けてこれらの要求に係る動作を前記メモリ制御部に実行させるメモリアービタにおいて、起動中のリードＤＭＡＣから次回にアクセス要求を行う予定のアドレスと所定時間内に行うアクセス要求の予測回数を受信し、受信した前記アドレスと前記予測回数を参照してメモリシステムのうち所定時間内にアクセス対象となりうるメモリ領域を認識する手段と、リードＤＭＡＣごとに所定時間内の予定アクセス対象メモリ領域のデータを一時的にコピーできるアドレスを設定する手段とを備えていることを特徴とする。
【００１０】
第２の手段は、第１の手段と同様の前提のメモリアービタにおいて、起動中のリードＤＭＡＣから次回にアクセス要求を行う予定のアドレスと所定時間内に行うアクセス要求の予測回数を受信し、受信した前記アドレスと前記予測回数を参照してメモリシステムのうち所定時間内にアクセス対象となりうるメモリ領域を認識する手段と、セルフリフレッシュ要求時、所定時間内の予定アクセス対象メモリ領域のデータを前記メモリシステムのうちの特定のメモリにコピーする手段とを備えていることを特徴とする。
【００１１】
第３の手段は、第１または第２の手段において、セルフリフレッシュ要求時、データがコピーされたメモリに対してはセルフリフレッシュを行わず、それ以外のメモリに対してのみセルフリフレッシュを実行することを特徴とする。
【００１２】
第４の手段は、第１ないし第３の手段において、セルフリフレッシュ解除中、リードＤＭＡＣからのアクセス要求に対し、データのコピー先のアドレスに変換し、前記メモリ制御部に対し変換したアドレスにリードアクセスを要求することを特徴とする。
【００１３】
第５の手段は、第１ないし３の手段において、所定時間内の予定アクセス対象メモリ領域がメモリシステムのうちの特定のメモリに集約されている場合には、データのコピー動作を行わないことを特徴とする。
【００１４】
第６の手段は、第５の手段において、セルフリフレッシュ要求時、集約していたメモリに対してはセルフリフレッシュを行わず、それ以外のメモリに対してのみ実行することを特徴とする。
【００１５】
第７の手段は、セルフリフレッシュ解除後の一定期間リードアクセスが不能になるメモリを記憶手段とするメモリシステムの動作を制御し、前記メモリシステムの動作を制御するメモリ制御部と、前記メモリシステムに記憶されているデータの読み出し要求であるリードアクセス要求を行う１以上のリードＤＭＡユニットと、前記メモリ制御部に対し、１以上のリードＤＭＡＣからの要求を受け付けてこれらの要求に係る動作を実行させ、また、前記メモリに対するセルフリフレッシュ要求及び解除要求を受け付けてこれらの要求に係る動作を前記メモリ制御部に実行させるメモリアービタとからなるメモリ制御装置において、起動中のリードＤＭＡＣから次回にアクセス要求を行う予定のアドレスと所定時間内に行うアクセス要求の予測回数をメモリアービタに送信する手段と、前記送信する手段によって送信された前記アドレスと前記予測回数を参照してメモリシステムのうち所定時間内にアクセス対象となりうるメモリ領域を認識する手段と、リードＤＭＡＣごとに所定時間内の予定アクセス対象メモリ領域のデータを一時的にコピーできるアドレスを設定する手段とを備えていることを特徴とする。
【００１６】
第８の手段は、第７の手段と同様の前提のメモリ制御装置において、起動中のリードＤＭＡＣから次回にアクセス要求を行う予定のアドレスと所定時間内に行うアクセス要求の予測回数をメモリアービタに送信する手段と、前記送信する手段によって送信された前記アドレスと前記予測回数を参照してメモリシステムのうち所定時間内にアクセス対象となりうるメモリ領域を認識する手段と、セルフリフレッシュ要求時、所定時間内の予定アクセス対象メモリ領域のデータを前記メモリシステムのうちの特定のメモリにコピーする手段とを備えていることを特徴とする。
【００１７】
第９の手段は、第７または第８の手段において、所定時間内の予定アクセス対象メモリ領域がメモリシステムのうちの特定のメモリに集約されている場合には、データのコピー動作を行わないことを特徴とする。
【００１８】
第１０の手段は、第９の手段において、セルフリフレッシュ要求時、集約していたメモリに対してはセルフリフレッシュを行わず、それ以外のメモリに対してのみ実行することを特徴とする。
【００１９】
なお、以下の実施形態において、所定時間内にアクセス対象となりうるメモリ領域を認識する手段はアクセス対象メモリ領域認識部２１，２２，２３に、所定時間内の予定アクセス対象メモリ領域のデータを一時的にコピーできるアドレスを設定する手段はコピー先アドレス指定（機能）部２５に、所定時間内の予定アクセス対象メモリ領域のデータを前記メモリシステムのうちの特定のメモリにコピーする手段はデータコピー（機能）部２７にそれぞれ対応し、各手段で行われる動作は、メモリアービタ内のＣＰＵの制御下で実行される。
【００２０】
【発明の実施の形態】
以下、図面を参照し、この発明の実施形態について説明する。
【００２１】
図１は、本発明の実施形態に係るメモリアービタとメモリ制御部とメモリシステムとの接続図である。
【００２２】
このメモリ制御装置１は、メモリシステム４０の動作を制御する装置であり、メモリシステム４０と接続する半導体集積回路として形成されている。また、メモリシステム４０は記憶手段としてＤＤＲ  ＳＤＲＡＭからなるメモリユニットＣＳ０，ＣＳ１，ＣＳ２，ＣＳ３，ＣＳ４を備えている。そしてメモリ制御装置１は、セルフリフレッシュの解除後一定期間（ここでは２００クロックとする）はリードアクセス不可であるという特性を持つＤＤＲ  ＳＤＲＡＭ等のメモリに対するセルフリフレッシュ要求を適切に行うことにより、セルフリフレッシュの解除後リード要求に即応できるようにした点が特徴である。
【００２３】
このようなメモリ制御装置１は、図１に示すように、リード・ダイレクト・メモリ・アクセス・コントローラ（リードＤＭＡＣ）１１，１２，１３、セルフリフレッシュ設定／解除部１４、メモリアービタ２０、及びメモリ制御部３０を備えている。
【００２４】
リードＤＭＡＣ１１〜１３は、図示を省略した通信コントローラやデータ処理ユニット等に接続され、これらのユニットからの要求に応じてメモリシステム４０を構成する各メモリユニットＣＳ１〜４に記憶されているデータの読み出し要求であるリードアクセス要求を行うユニットである。この要求は、ＲＥＱ信号によってメモリアービタ２０に送信される。
【００２５】
また、セルフリフレッシュ設定部１４は、メモリシステム４０にセルフリフレッシュを行わせるか否かを設定する手段であり、メモリアービタ２０に対してセルフリフレッシュの実行あるいは解除を要求する信号（ＲＥＱ）を送信する。
【００２６】
メモリアービタ２０は、アクセス対象メモリ領域認識部２１，２２，２３、対象メモリ判断（機能）部２４、コピー先アドレス指定（機能）部２５、コピー先アドレス変換（機能）部２６及びデータコピー（機能）部２７を有する。
【００２７】
アクセス対象メモリ領域認識部２１〜２３は、各リードＤＭＡＣ１１〜１３に対しての次回アドレスと予測回数より所定時間内にアクセスがありうるメモリ領域を認識する機能を有する。対象メモリ判断部２４は、各リードＤＭＡＣ１１〜１３からの所定時間内にアクセスがありうるメモリ領域より対象メモリ（ＣＳ０〜４）を判断する機能を有し、この対象メモリ判断部２４によってセルフリフレッシュ要求時に起動中の各リードＤＭＡＣ１１〜１３の所定時間内にアクセスがありうるメモリ領域からメモリシステム４０内のどのメモリが対象なのかを判断することができる。
【００２８】
コピー先アドレス指定部２５は、一時的にデータをコピーできるアドレスを指定できる機能を有し、リードＤＭＡＣ１１〜１３の個数分設けられ（ここでは１つで代表する）、ＣＰＵからの要求により、一時的にデータをコピーできるアドレスが設定できる。
【００２９】
データコピー部２７は、アクセス対象メモリ領域の前記指定されたアドレスへデータをコピーする機能を有し、セルフリフレッシュ要求時、起動中のリードＤＭＡＣ１１〜１３に対し、設定されたコピー先アドレスへ所定時間アクセスがありうるメモリ領域分のデータをコピーする。
【００３０】
コピー先アドレス変換部２６は、リフレッシュ解除中、リードＤＭＡＣ１１〜１３からアクセス要求があった場合、要求アドレスからコピー先アドレスへ変換し、メモリ制御部３０へ要求を発行する。
【００３１】
メモリ制御部３０は、メモリアービタ２０からの指示に従ってメモリシステム４０の動作を制御し、データの入出力やセルフリフレッシュ動作等を行わせるユニットである。なお、セルフリフレッシュ動作については、メモリシステム４０全体での一括実行だけでなく、メモリシステム４０のうち一部のメモリあるいはメモリ領域のみについての実行も指示することができる。例えばメモリアービタ２０よりメモリユニットＣＳ０は非実行、それ以外のメモリユニットＣＳ１〜４は実行の要求を受け付けた場合、メモリユニットＣＳ１〜４のみセルフリフレッシュを実行する。ここでは、メモリシステム４０を構成するメモリユニットＣＳ１〜４の単位でセルフリフレッシュが可能であるとするが、さらに細かい単位で可能な構成にしてもよい。
【００３２】
このようなメモリ制御装置１において、リードＤＭＡＣ１１〜１３には、起動中の場合には、次回にアクセス要求を行う予定のアドレス（Ｎｅｘｔ  ＡＤＤＲ）と所定時間内に行うアクセス要求の予測回数（Ｅｓｔｉｍａｔｅｄ  Ｃｙｃｌｅ）とをメモリアービタ２０に送信するアクセス予定送信手段を設けている。ここで、所定時間は、メモリユニット４１〜４５を構成するＤＤＲ  ＳＤＲＡＭにおける、セルフリフレッシュの解除後リードアクセスが可能になるまでの時間と同じ時間にするとよいが、これに限られるものではない。また、上記の予測回数は、所定時間内に自身からのアクセス要求があり得ると予測される回数である。リードＤＭＡＣ１１〜１３にこのようなアクセス予定送信手段を設けたことにより、メモリアービタ２０に対し、所定時間内にアクセスがあり得るメモリ領域を予測するための判断材料を提供することができる。
【００３３】
図２は図１に示したメモリアービタの処理手順を示すフローチャートであり、下記の処理は、図示しないＲＯＭに格納されたプログラムに基づいて、図示しないＲＡＭをワークエリアとして使用しながら、図示しないＣＰＵが実行する。
【００３４】
この手順はステップＳ１からＳ１５の処理によって構成されている。まず、ステップＳ１で予めＣＰＵから一時的にコピーできる空き領域のアドレスを各リードＤＭＡＣ１１〜１３ごとに設定しておく。なお、本アドレスは特定のメモリ内のアドレスに設定することが望ましい。例えばメモリユニットＣＳ０に一時的にコピー可能な空き領域があれば、メモリユニットＣＳ０内のアドレスを各リードＤＭＡＣ１１〜１３に設定する。
【００３５】
ステップＳ２では、ステップＳ１でＣＰＵから一時的にコピーできる空き領域のアドレスが各リードＤＭＡＣ１１〜１３ごとに設定された後、このステップでセルフリフレッシュ要求を受け付ける。次いで、ステップＳ３で起動中であるＲｅａｄ  ＤＡＭＣの次回アクセス予定アドレスと所定時間内にアクセスがありうると予測される回数を読む。そして、ステップＳ４で、ステップＳ３で読み取った次回アドレスと予測回数から所定時間内にアクセスがありうるメモリ領域を認識する。
【００３６】
ステップＳ５では、各リードＤＭＡＣ１１〜１３に対する所定時間内にアクセスがありうるメモリ領域が特定のメモリユニットＣＳ０〜４に集約されているかどうかを判断する。ステップＳ５でメモリ領域が特定のメモリユニット（ＣＳ０〜４のいずれか）に集約されていない場合には、ステップＳ６で、起動中のリードＤＭＡＣ１１〜１３ごとに所定時間内にアクセスがありうるメモリ領域のデータ全てをステップＳ１で設定したアドレスへコピーするようにメモリ制御部３０へコピー要求を発行する。
【００３７】
データのコピーが終了すると、ステップＳ７でコピーしたメモリ（ユニット）以外のメモリに対するセルフリフレッシュ要求をメモリ制御部３０へ発行する。例えばメモリユニットＣＳ０に全てのデータをコピーしていれば、その他のＣＳ１〜ＣＳ４のセルフリフレッシュ要求を発行する。次いで、ステップＳ８でメモリシステム４０に対し、ステップＳ７で指定したメモリに対してのみセルフリフレッシュを実行する。ステップＳ８で要求を受けたメモリはステップＳ９でセルフリフレッシュモードへ移行し、ステップＳ８で要求を受けたメモリは、ステップＳ１０でセルフリフレッシュ解除要求を受け付け、メモリ制御部３０へ解除要求を発行する。そして、ステップＳ１１でセルフリフレッシュ中にリードＤＭＡＣ１１〜１３からアクセス要求を受け付け、ステップＳ１２で要求アドレスに対し、ステップＳ１で設定したコピー先アドレスに変換し、メモリ制御部３０へリード要求を発行する。
【００３８】
一方、ステップＳ５でメモリに集約されていれば、ステップＳ１３で集約していたメモリ以外に対するセルフリフレッシュ要求をメモリ制御部３０へ発行する。そして、ステップＳ１４で、メモリシステム４０に対してステップＳ１３で指定したメモリに対してのみセルフリフレッシュを実行する。
【００３９】
このフローチャートに示す処理は、プログラムにしたがってＣＰＵが実行するように構成されているが、メモリ制御装置１を構成する半導体集積回路であるＡＳＩＣによって実行するように構成することもできることは言うまでもない。
【００４０】
このようにＤＤＲ  ＳＤＲＡＭで構成されたメモリシステム４０に対するメモリアービタ２０が各リード専用ＤＭＡＣ１１〜１３より次回のアクセス予定アドレスと例えば２００クロック間という所定時間内にアクセスがありうると予測される回数情報を入手しておき、２００クロック間アクセスがありうるメモリ領域を認識しておく。省エネ時、セルフリフレッシュの要求があった場合、所定時間アクセスがありうるメモリのデータをメモリシステム４０のうちの特定のメモリにコピーしておき、本メモリに対してはセルフリフレッシュを実行せず、それ以外のメモリに対してのみセルフリフレッシュを実行する。このように制御すると、セルフリフレッシュ解除中、リードＤＭＡＣ１１〜１３からのアクセス要求があってもセルフリフレッシュされていないメモリにデータをコピーしているため、リード要求にアドレスを変換して即応答することができ、省エネモード復帰時におけるＤＭＡ転送の速度が向上する。
【００４１】
また、省エネ時、セルフリフレッシュの要求があった場合、所定時間アクセスがありうるメモリ領域がメモリシステム４０のうちの特定のメモリに集約されていれば、本メモリに対してはセルフリフレッシュを実行せず、それ以外のメモリに対してのみセルフリフレッシュを実行する。このように制御すると、セルフリフレッシュ解除中、リードＤＭＡＣ１１〜１３からのアクセス要求があってもセルフリフレッシュされていないメモリへのアクセスのため、リード要求に即応答することができ、省エネモード復帰時におけるＤＭＡ転送の速度が向上する。
【００４２】
なお、このようなメモリ制御装置１を搭載する装置としては、スキャナ等の画像読取装置、複写機、ＦＡＸ装置、プリンタ、デジタル複合機等の画像形成装置、その他のサーバ装置やデータ管理装置等の電子装置等がある。そして、これらのうち、特に画像形成装置や画像読取装置においては、待機時に省電力モードに移行して消費電力を低減することが求められている。この場合には消費電力の低減のためセルフリフレッシュ動作が活用されるが、上述したメモリ制御装置１のような制御を行うことにより、省電力モードからの復帰時にセルフリフレッシュを解除した場合に、その後一定期間リードアクセス要求が待たされることがないので、省電力モードからの復帰に要する時間を短縮することができる。
【００４３】
なお、図１にはメモリ制御装置１の特徴について説明するための最低限の構成要素のみを示しており、メモリ制御装置１がこれら以外の構成要素、例えばライトＤＭＡＣ等を備えていてもよいことはもちろんである。また、セルフリフレッシュ設定部１４については、メモリ制御装置１の外部に設けてもよい。
【００４４】
【発明の効果】
以上のように、本発明によれば、セルフリフレッシュの解除後、所定クロック間リード不可であるＤＤＲ  ＳＤＲＡＭで構成されるメモリシステムにおいて、省エネモード復帰時のＤＭＡ転送を迅速に行うことができる。
【図面の簡単な説明】
【図１】本発明の実施形態に係るメモリ制御装置の構成を示すブロック図である。
【図２】本発明の実施形態に係るメモリ制御装置がメモリシステムにセルフリフレッシュの実行を要求する際のメモリアービタにおける処理手順を示すフローチャートである。
【符号の説明】
１  メモリ制御装置
１１〜１３  リードＤＭＡＣ
１４  セルフリフレッシュ設定部
２０  メモリアービタ
２１，２２，２３  アクセス対象メモリ領域認識部
２４  対象メモリ判断部
２５  コピー先アドレス指定部
２６  コピー先アドレス変換部
２７  データコピー部
３０  メモリ制御部
４０  メモリシステム
ＣＳ０〜４  メモリユニット
【図１】
2004258880.tif 000003
【図２】
2004258880.tif 000004