(57)【要約】【課題】アナログフェーズシフター特有の音を再現する。【解決手段】循環ループの循環信号はＶｄｓ−アドミタンス比のテーブル２５に印加されて、テーブル２５からＶｄｓにより変化するＦＥＴのアドミタンス比が出力され、この出力に乗算器２６により係数Ｃが乗算される。この乗算器２６から出力される係数Ｃ’が循環ループに挿入されている乗算器２１の係数とされることにより、ＦＥＴを用いるアナログフェーズシフター特有の音を再現できるようになる。【選択図】　図６
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【特許請求の範囲】
【請求項１】
循環ループを有するディジタルフィルタにより構成されている楽音の音色を調整するディジタルフェーズシフターであって、
前記循環ループ内に挿入されている乗算器の係数が、電界効果トランジスタにおけるドレイン−ソース間電圧に対するアドミタンスの変化をシミュレートする非線形テーブル出力に対応する係数とされており、前記非線形テーブルには前記循環ループを循環する信号が入力されていることを特徴とするディジタルフェーズシフター。
【請求項２】
循環ループを有するディジタルフィルタにより構成されている楽音の音色を調整するディジタルフェーズシフターであって、
トランスコンダクタンスアンプにおける入力に対するコンダクタンスの変化をシミュレートする非線形変換手段が、前記循環ループ内に挿入されていることを特徴とするディジタルフェーズシフター。
【請求項３】
前記循環ループ内に挿入されている乗算器の係数が、前記コンダクタンスの設定値に基づく係数とされていることを特徴とする請求項２記載のディジタルフェーズシフター。
【発明の詳細な説明】
【０００１】
【発明が属する技術分野】
この発明は、楽音の音色を調整、あるいは入力音響信号に積極的に変化を与えるエフェクタであるディジタルフェーズシフターに関する。
【０００２】
【従来の技術】
電子楽器やスタジオ録音機器等において、楽音など入力音響信号の音色の調整、あるいは積極的な可変制御を行うためにエフェクタが用いられる。このエフェクタの一種に位相変調シフトを楽音に与えることにより、音の回転感や音の広がり感を与えるようにしたフェーズシフターがある。アナログフェーズシフターでは、可変位相シフトフィルタ（ＡＰＦ）を実現するため、可変抵抗手段が必要となる。この可変抵抗手段に用いられる素子あるいは回路として、ＦＥＴ（電界効果トランジスタ）、ＣｄＳ（カドミウムセル）光伝導素子、トランスコンダクタンスアンプ（ＴＣＡ）などが用いられている。ＣｄＳは光の量に応じて導電率が変化する可変抵抗素子であり、入出力のリニアリティが良く、歪まないが、比較的高価である。またＴＣＡは、バイアス制御電圧により電流増幅率を可変できる素子で、抵抗負荷ならＶＣＡ（電圧制御増幅器）となり、コンデンサ負荷なら時定数可変の積分器となる。このことから、ＴＣＡはＶＣＦ（電圧制御フィルタ）を組むのに便利であり、アナログシンセサイザに多く用いられていた。そして、ＦＥＴ、ＣｄＳ、ＴＣＡと使用する可変抵抗手段により、フェイズシフターの音質特性はそれぞれ独特の個性を持っている。
【０００３】
ＦＥＴはＶｇｓ（ゲート・ソース間電圧）を制御信号とし、Ｖｄｓ（ドレイン・ソース間電圧）とＩｄ（ドレイン電流）との関係を可変抵抗として用いている。ところで、一般的にＦＥＴのＶｄｓ−Ｉｄ特性は図１１に示すように飽和特性を示すため、可変抵抗として機能するのはＶｄｓが小さい時だけである。しかしながら、あまり信号レベルを下げるとＳ／Ｎ比などが劣化することから、歪み領域まで用いている場合が多くされている。種々の方式のフェイズシフターを試聴比較してみると、実は、このＦＥＴ独特の非線形特性によって発生する歪みが、ＦＥＴを用いて位相量を制御するタイプのフェイズシフターの持ち味になっていることがわかった。すなわち、ＦＥＴが飽和領域に入ると、インピーダンスが高くなるため、可変位相シフトフィルタの見かけのカットオフが下がる方向に動的に変化する。従つて、フェーズシフター特有の山谷のある周波数特性は、カットオフの変動によりトータルでは山谷が浅くなる方向へ変化する。音量に関係なく周波数特性が一定になっていると、大音量でピークがきつく感じられるが、ＦＥＴを用いた場合、音量が大きいほど周波数特性が平坦になるため、きつい音にならないようになる。また、ＦＥＴの特性は、正負非対称なので、歪みにより発生する倍音は調和性のある偶数次倍音を含むようになり、これがＦＥＴ特有の良い歪み感を生む要因となっている。
【０００４】
【発明が解決しようとする課題】
集積回路技術の進歩に伴い、アナログフィルタに代わってディジタルフィルタが、電子楽器におけるエフェクタに用いられるようになっている。この場合、アナログフィルタによる位相フィルタを単純にディジタルフィルタによる位相フィルタに置き換えた従来のディジタルフェーズシフターにおいては、アナログ方式のものに特有の歪み要素が欠けているため、暖かみのある音が得られないという問題点があった。すなわち、アナログフィルタ特有の音を再現するのが困難であった。特に、ＦＥＴを用いたアナログフェーズシフターにおいては、独特の歪みっぼい感じがギターなどに最適であるが、位相制御用のアナログフィルタを単純にディジタルフィルタに置き換えた従来のディジタルフェーズシフターでは、このような歪みっぼい感じを得ることができなかった。
【０００５】
一方、ＴＣＡが開発された以降、この回路をフェーズシフターにおける可変位相シフトフィルタに用いたものが製品化されている。ＴＣＡの入出力特性は、図１２に示すように対称の飽和特性とされており、数ｍＶ以上の入力電圧で歪みが増えるため大きな入力電圧を入力することができない。ＴＣＡを可変位相シフトフィルタとして用いた場合、飽和領域まで行くと、ＦＥＴと同様に見かけのカットオフが下がり、周波数特性の山谷が浅くなる。しかし、ＦＥＴと異なり飽和特性が対称とされているため、奇数次歪みが主となる。これにより、音の印象がかなり異なるようになる。ＦＥＴを用いるフェーズシフターで歪むと、見かけのカットオフが下がるのは、主に波形の片側なので、むしろ歪みにより倍音が増えた感じを受けるのに対して、ＴＣＡでは過大入力による周波数特性の変化は、カットオフが下がることで、音がこもった感じになる。このような変化は音量感にも影響し、音に独特のコンプレス感を与えることになる。このように歪みの作用が異なることが、その素子あるいは回路独特の音色の変化を生じさせている。
【０００６】
そこで、本発明では、アナログフェーズシフター特有の音を再現することができるディジタルフェーズシフターを提供することを目的としている。
【０００７】
【課題を解決するための手段】
上記目的を達成するために、本発明のディジタルフェーズシフターは、ディジタルフィルタの循環ループ内に挿入されている乗算器の係数が、電界効果トランジスタのドレイン−ソース間電圧に対するアドミタンスの変化をシミュレートする非線形テーブル出力に対応する係数とされている。これにより、電界効果トランジスタを用いたアナログフェーズシフター特有の音を再現することができる。
また、本発明のディジタルフェーズシフターは、ディジタルフィルタの循環ループ内に、トランスコンダクタンスアンプにおける入力に対するコンダクタンスの変化をシミュレートする非線形変換手段が挿入されている。これにより、トランスコンダクタンスアンプを用いたアナログフェーズシフター特有の音を再現することができる。この場合、循環ループ内に挿入されている乗算器の係数を、コンダクタンスの設定値に基づく係数としてもよい。
【０００８】
【発明の実施の形態】
第１図ないし第６図を参照して電界効果トランジスタを用いたアナログフェーズシフターをシミュレートしたディジタルフェーズシフターを説明する。ただし、図１は電界効果トランジスタ（ＦＥＴ）を用いた原理的なアナログフェーズシフターの回路例を示す回路図であり、図２はＦＥＴのドレイン−ソース間電圧（Ｖｄｓ）−ドレイン電流（Ｉｄ）特性、および、Ｖｄｓ−アドミタンス（１／Ｒｄｓ）特性を示す図であり、図３は双一次のハイパス型のディジタルフィルタの回路図であり、図４はハイパス型の係数１乗算型フィルタ（ここでは、この形式のものをＤＣＦ：Ｄｉｇｉｔａｌ　Ｃｏｎｔｒｏｌ　Ｆｉｌｔｅｒと記す）の回路図であり、図５は図３と図４に示すディジタルフィルタの伝達関数を同じにした際のＤＣＦのディジタルフィルタの回路図であり、図６はＦＥＴを用いたアナログフェーズシフターをシミュレートした本発明にかかるディジタルフェーズシフターの回路図である。
【０００９】
図１に示すアナログフェーズシフターの原理的な回路では、コンデンサＣａとＦＥＴとを直列接続した直列回路に入力端子ＩＮから入力信号を印加し、ＦＥＴにおけるドレイン−ソース間電圧（Ｖｄｓ）を出力端子ＯＵＴから出力している。ＦＥＴのゲートにはゲート電圧（Ｖｇｓ）が印加されており、ＦＥＴはＶｇｓおよびＶｄｓに応じたアドミタンスとなる。ＦＥＴのＶｄｓ−Ｉｄ特性の概略が図２（ａ）に示されているが、この図に示すように、Ｖｄｓ−Ｉｄ特性においてはＶｄｓが小さい領域においては、ＶｄｓにＩｄが比例する比例領域となり、それ以上のＶｄｓとなる領域においては、Ｉｄが飽和する飽和領域となる。このため、ＦＥＴのアドミタンス（１／Ｒｄｓ）は図２（ｂ）に示すＶｄｓ−アドミタンス特性のように、比例領域においてはほぼ一定のアドミタンスを示すと共に、飽和領域においてはＶｄｓに反比例するアドミタンスを示すようになる。
【００１０】
図１に示す回路とされるアナログフェーズシフターは、ハイパスフィルタとなっており、そのカットオフ周波数はＦＥＴのアドミタンスが小さくなると低下するようになる。すなわち、図１に示す回路のアナログフェーズシフターでは、ＦＥＴのＶｄｓに応じてカットオフ周波数ｆｃが低下するハイパスフィルタとなる。このハイパスフィルタを双一次ＨＰＦ（ハイパスフィルタ）のディジタルフィルタとして実現すると図３に示す回路のディジタルフィルタとなる。図３において、１，６はサンプリング周波数Ｆｓにおける１サンプル遅延手段であり、２，３は係数ｆが乗算される乗算器であり、４は加算器であり、５は係数ｂが乗算される乗算器である。この双一次ＨＰＦの伝達関数をＨ１（ｚ）とすると、Ｈ１（ｚ）は次のように表せる。
Ｈ１（ｚ）＝ｆ・（１−ｚ−１）／（１−ｂ・ｚ−１）　　　　　　　　（１）
ただし、ｆ＝（１−ｘ）／（１＋ｘ）、ｂ＝１／（１＋ｘ）、ｘ＝ｔａｎ（π・ｆｃ／Ｆｓ）である。
【００１１】
図３に示す双一次ＨＰＦでは、乗算係数が多く、ＦＥＴのドレイン−ソース間電圧（Ｖｄｓ）に相当する信号の算出が煩雑になるので、図４に示すＤＣＦ構成のディジタルフィルタを用いることにする。このＤＣＦ構成のディジタルフィルタでは、係数Ｃを循環信号に乗算する乗算器１１と、加算器１２および１サンプル遅延手段１３とにより構成されている電荷蓄積手段と、減算器１０とにより循環ループが構成されている。入力端子ＩＮからの入力信号は減算器１０の加算端子に入力されており、循環信号が出力端子ＯＵＴから出力されている。このＤＣＦ構成のディジタルフィルタの伝達関数Ｈ２（ｚ）は、次のように表せる。
Ｈ２（ｚ）＝（１−ｚ−１）／｛１−（１−Ｃ）・ｚ−１｝　　　　　　（２）
【００１２】
上記（１）式と上記（２）式に示す伝達関数を等しくするために、出力（ＯＵＴ）に係数ｇ’を乗算する乗算器１４を追加したＤＣＦ構成のディジタルフィルタとする。このＤＣＦ構成のディジタルフィルタの回路図を図５に示す。図５に示す回路のＤＣＦ構成のディジタルフィルタの伝達関数Ｈ３（ｚ）は次のように表せる。
Ｈ３（ｚ）＝ｇ’・（１−ｚ−１）／｛１−（１−Ｃ）・ｚ−１｝　　　（３）
上記伝達関数Ｈ１（ｚ）と伝達関数Ｈ３（ｚ）とが等しいとして、上記（１）式と上記（３）式とから、係数Ｃと係数ｇ’を求める。
Ｃ＝１−ｂ＝２ｘ／（１＋ｘ）
ｇ’＝ｆ＝１−ｘ／（１＋ｘ）＝１−Ｃ／２　　　　　　　　　　　（４）
【００１３】
図５に示すＤＣＦ構成のディジタルフィルタに、図１に示す回路とされるアナログフェーズシフターに特有のカットオフ周波数制御の構成を付け加えると、図６に示すＤＣＦ構成のディジタルフィルタが得られる。このディジタルフィルタが、図１に示す回路とされるアナログフェーズシフターをシミュレートした本発明にかかるディジタルフェーズシフターとなる。
【００１４】
図６において、循環ループの構成は図５に示すディジタルフィルタと同様となる。入力端子ＩＮからの入力信号は減算器２０において循環信号が差し引かれて循環ループに与えられている。この循環ループの循環信号は上述したようにドレイン−ソース間電圧（Ｖｄｓ）に相当しており、この循環信号がＶｄｓ−アドミタンス比のテーブル２５に印加される。これにより、テーブル２５からは、例えば図２（ｂ）に示すようにＶｄｓにより変化するＦＥＴのアドミタンス比が出力され、このアドミタンス比にカットオフ係数Ｃが乗算器２６において乗算される。カットオフ係数Ｃは、ＦＥＴのアドミタンス値を決定するバイアス電圧であるゲート電圧（Ｖｇｓ）に相当している。そして、乗算器２６から出力されるアドミタンス比にカットオフ係数Ｃが乗算されて、ＦＥＴのアドミタンスをシミュレートする係数Ｃ’が、循環ループ内に挿入されている乗算器２１に乗算される。
【００１５】
また、係数Ｃ’は乗算器２７において−０．５の係数が乗算され、加算器２８において”１”が加算されることから、加算器２８からは係数（１−Ｃ’／２）が出力される。この係数（１−Ｃ’／２）は、乗算器２４において循環ループから取り出された循環信号に乗算されて、出力端子ＯＵＴから出力される。これにより、カットオフ周波数が変化すると共に、位相変調シフトを与えられた出力が得られるＦＥＴを用いるアナログフェーズシフターをシミュレートしたディジタルフェーズシフターを得ることができるようになる。
なお、図６に示すディジタルフェーズシフターは１段に限らず、複数段縦続接続することにより必要とする移相シフト量を与えられるディジタルフェーズシフターとすることができる。また、Ｖｄｓ−アドミタンス比のテーブル２５に替えてＶｄｓ−アドミタンス比を演算に求める演算手段としても良い。
【００１６】
次に、図７にトランスコンダクタンスアンプを用いたアナログフェーズシフターの回路図を示す。そして、このアナログフェーズシフターをシミュレートした本発明にかかるディジタルフェーズシフターの回路図を図８に示す。
図７に示すトランスコンダクタンスアンプ用いたアナログフェーズシフターにおいて、ＴＣＡはコンダクタンスがｇｍと表されているトランスコンダクタンスアンプであり、その反転入力端子（−）には抵抗Ｒ１，Ｒ２，Ｒ３の一端が接続されており、その非反転入力端子（＋）はアースされている。入力端子ＩＮからの入力信号は抵抗Ｒ１の他端に入力されており、ＴＣＡはシンク電流Ｉの電流出力とされている。このＴＣＡの出力端子に一端が接続されているシンク電流Ｉを積分するコンデンサＣ１の他端は、抵抗Ｒ１の他端に接続されている。また、ＴＣＡの出力端子はダーリントン接続されたトランジスタＴＲ１，ＴＲ２とエミッタ抵抗Ｒ５からなるエミッタフォロワを介して出力端子ＯＵＴから出力されている。この出力端子ＯＵＴに負帰還用の抵抗Ｒ２の他端が接続されている。ＴＣＡのコンダクタンスは抵抗Ｒ４を介して印加されているバイアス制御電圧Ｖｃにより制御することができる。なお、抵抗Ｒ１と抵抗Ｒ２とは等しい抵抗値とされている。
【００１７】
図８に示す本発明にかかるディジタルフェーズシフターは、図７に示すアナログフェーズシフターをシミュレートしたローパス型のディジタルフィルタからなるディジタルフェーズシフターとされている。このディジタルフェーズシフターは、循環ループと積分手段とを備えている。循環ループは、減算器３１−減算器３２−非線形手段（ＮＬ）３３−乗算器３４−積分手段からなる。また、積分手段は、加算器３６、１サンプル遅延手段３８と乗算器３７，４０とから構成されている。非線形変換を行う非線形手段（ＮＬ）３３は、ＴＣＡにおける非線形特性を示すコンダクタンス（ｇｍ）の非線形性をシミュレートしており、乗算器３４は、ＴＣＡにおけるバイアス制御電圧Ｖｃで設定されるコンダクタンスｇｍ（Ｖｃ）を係数としており、乗算器３５は、負帰還ループに挿入されて例えば係数０．５が乗算されており、減算器３２と非線形手段（ＮＬ）３３と乗算器３４と乗算器３５とから構成されている負帰還ループによりＴＣＡがシミュレートされている。
【００１８】
入力端子ＩＮからの入力信号は、例えば係数２が乗算される乗算器３０を介して減算器３１の加算端子に入力され、減算器３１の減算端子に積分手段から出力される循環信号が印加されている。また、出力端子ＯＵＴからは減算器３９の出力が出力されており、減算器３９では係数０．５が循環信号に乗算されている乗算器３７の出力から、入力端子ＩＮからの入力信号および係数０．５が１サンプル前の循環信号に乗算されている乗算器４０の出力が減算されている。ここで、乗算器３４の係数をｇｍとした際の減算器３２の入力（ＴＣＡの入力）に対する乗算器３４の出力（ＴＣＡの出力）特性の一例を図１０に示す。図１０に示すように、ｇｍの値が大きくなると負帰還量も増加するので非線形特性は線形領域が広がるようになるが、実際にはｇｍはさほど大きくならないので非線形特性は線形領域が狭い飽和特性となる。すなわち、ｇｍはｇｍ＜＜１と見なすことができる範囲で使用されるようになる。なお、コンダクタンスであるｇｍが大きくなるとカットオフ周波数は高くなり、小さくなるとカットオフ周波数は低くなる。
【００１９】
そして、図８の回路を簡略化して構成すると、図９に示す本発明にかかるディジタルフェーズシフターが得られる。図９に示すディジタルフェーズシフターにおいて、乗算器４２に乗算される係数Ｃは、Ｃ＝１／（０．５＋１／ｇｍ）となり、非線形手段（ＮＬ）４１と係数Ｃが乗算される乗算器４２によりＴＣＡがシミュレートされるようになる。
なお、図８あるいは図９に示すディジタルフェーズシフターは、１段に限らず、複数段縦続接続することにより必要とする移相シフト量を与えられるディジタルフェーズシフターとすることができる。
以上説明した本発明にかかるディジタルフェーズシフターは、ディジタル信号プロセッサ（ＤＳＰ）とそのマイクロプログラムによって実現しても良いし、コンピュータソフトウェア処理によって実現しても良い。もちろん、専用のハードウェア、ＬＳＩによる実現も容易に可能である。
【００２０】
【発明の効果】
以上説明したように、この発明によれば、ディジタルフィルタの循環ループ内に挿入されている乗算器の係数が、電界効果トランジスタのドレイン−ソース間電圧に対するアドミタンスの変化をシミュレートする非線形テーブル出力に対応する係数とされている。これにより、電界効果トランジスタを用いたアナログフェーズシフター特有の音を再現することができる。また、ディジタルフィルタの循環ループ内に、トランスコンダクタンスアンプにおける入力に対するコンダクタンスの変化をシミュレートする非線形変換手段を挿入するようにして、トランスコンダクタンスアンプを用いたアナログフェーズシフター特有の音を再現することができるようにしている。
【図面の簡単な説明】
【図１】電界効果トランジスタ（ＦＥＴ）を用いた原理的なアナログフェーズシフターの回路例を示す図である。
【図２】ＦＥＴのドレイン−ソース間電圧（Ｖｄｓ）−ドレイン電流（Ｉｄ）特性、および、Ｖｄｓ−アドミタンス（１／Ｒｄｓ）特性を示す図である。
【図３】双一次のハイパス型のディジタルフィルタの回路図である。
【図４】ハイパス型のダイナミックコムフィルタ（ＤＣＦ）の回路図である。
【図５】図３と図４に示すディジタルフィルタの伝達関数を同じにした際のＤＣＦのディジタルフィルタの回路図である。
【図６】本発明の実施の形態にかかるＦＥＴを用いたアナログフェーズシフターをシミュレートしたディジタルフェーズシフターの回路図である。
【図７】トランスコンダクタンスアンプ用いたアナログフェーズシフターの回路図である。
【図８】本発明の実施の形態にかかるトランスコンダクタンスアンプを用いたアナログフェーズシフターをシミュレートしたディジタルフェーズシフターの回路図である。
【図９】本発明の実施の形態にかかるトランスコンダクタンスアンプを用いたアナログフェーズシフターをシミュレートしたディジタルフェーズシフターの他の回路図である。
【図１０】ＴＣＡの入力−出力特性の一例を示す図である。
【図１１】ＦＥＴのＶｄｓ−Ｉｄ特性を示す図である。
【図１２】ＴＣＡの入出力特性を示す図である。
【符号の説明】
１０　減算器、１１　乗算器、１２　加算器、１３　１サンプル遅延手段、１４乗算器、２０　減算器、２１　乗算器、２２　加算器、２３　１サンプル遅延手段、２４　乗算器、２５　Ｖｄｓ−アドミタンス比のテーブル、２６　乗算器、２７　乗算器、２８　加算器、３０　乗算器、３１　減算器、３２　減算器、３３　非線形手段（ＮＬ）、３４　乗算器、３５　乗算器、３６　加算器、３７乗算器、３８　１サンプル遅延手段、３９　減算器、４０　乗算器、４１　非線形手段（ＮＬ）、４２　乗算器、４３　加算器、４４　１サンプル遅延手段、４５　減算器、４６　減算器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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