(57)【要約】【課題】低オン抵抗、高降伏電圧を有する高出力ＭＯＳＦＥＴ半導体装置を提供する。【解決手段】ＭＯＳＦＥＴ半導体装置１０は、ｐ−およびｎ−のドーピングされたウエル２０および３８を備える。ウエル２０は、ドリフト領域に対し逆ドーピングされ、構造化されてそれぞれが垂直に密着して形成される。ドリフト領域は、高いｎ−ドーピングされたエピタキシャル層を備える。【選択図】図１
2004119982.tif 000002
【特許請求の範囲】
【請求項１】
　ＭＯＳＦＥＴ半導体装置であって、
　構造化されｐ−ドーピングされたウエルと、構造化されｎ−のドーピングされたウエルとを備え、
　前記ウエルは、垂直に密着して形成されそれぞれが各装置性能に最適化されて、オン状態で電流伝導に寄与しないように、ドリフト領域に対し逆ドーピングになっており、電荷補償を有し、ドリフト領域がより高いドーピングされたエピタキシャル層となっているためより低いオン抵抗であることを特徴とするＭＯＳＦＥＴ半導体装置。
【請求項２】
　ＭＯＳＦＥＴ半導体装置の形成方法であって、
　ｎ＋基板を設けるステップと、
　ドーピングされていないエピタキシャル層を蒸着し、マスキングし、ｎ型及びｐ型材料を注入して、複数のドーピングされたウエルを該基板上に形成するステップと、
第２のドーピングされていないエピタキシャル層を蒸着し、ｎ型材料をマスキングし、ｎ型及びｐ型材料の両方を注入して、複数のドーピングされたウエルの形成を継続するステップと、
　ｎ型のドーピングされたエピタキシャル層を蒸着し、マスキングし、ｐ型材料を注入して、複数のドーピングされたウエルの形成を完了するステップと、
　マスキングをし、ｐ＋及びｎ＋のソース／ドレインを注入して、さらにゲート酸化膜およびコンタクトを形成し、該ＭＯＳＦＥＴ半導体装置の形成を完了するステップと、
　を含むことを特徴とするＭＯＳＦＥＴ半導体装置の形成方法。
【請求項３】
　高出力ＭＯＳＦＥＴ半導体装置システムであって、
　ｐ＋基板を設ける手段と、
　ドーピングされていないエピタキシャル層を蒸着し、マスキングし、ｎ型及びｐ型材料を注入して、複数のドーピングされたウエルを該ｐ＋基板上に形成する手段と、
　第２のドーピングされていないエピタキシャル層を蒸着し、ｐ型材料をマスキングし、ｎ型及びｐ型材料の両方を注入して、複数のドーピングされたウエルの形成を継続する手段と、
ｎ型のドーピングされたエピタキシャル層を蒸着し、マスキングし、ｎ型材料を注入して、複数のドーピングされたウエルの形成を完了する手段と、
　マスキングしｐ＋及びｎ＋のソース／ドレインを注入して、該ＭＯＳＦＥＴ半導体装置の形成を完了する手段と、
　を含むことを特徴とするＭＯＳＦＥＴ半導体システム。
【発明の詳細な説明】
【技術分野】
【０００１】
　本発明は、高降伏電圧を有する高出力ＭＯＳＦＥＴ半導体装置に関する。
【背景技術】
【０００２】
　高電圧ＤＭＯＳ（拡散金属酸化膜半導体）装置は２種類に分類される。５０Ｖまでのプレーナ型（フィールド領域又はドリフト領域がない）と、多くの場合ＲＥＳＵＲＦ物理学を利用した１００Ｖまでのフィールド／ドリフトである。どのように装置の性能を向上させるか、すなわち、オン抵抗を減らして高い降伏電圧を維持すること、が課題であった。従来、このような高電圧ＤＭＯＳ装置として、例えば特許文献１から３に記載される装置があった。本発明は、シリコンの限界を破る高出力装置構成のかつてない新世代について提唱する。電圧を１ｋＶより上げるために、この構成をより高い物質固有抵抗（ｍａｒｅｒｉａｌ　ｒｅｓｉｓｔｉｖｉｔｙ）およびより大きなジオメトリへ広げることができる。
【０００３】
【特許文献１】米国特許第４，７５４，３１０号明細書
【特許文献２】米国特許第５，２１６，２７５号明細書
【特許文献３】米国特許第５，４３８，２１５号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００４】
　本発明は、低いオン抵抗と高い降伏電圧とを有する高出力ＭＯＳＦＥＴ半導体装置を提供する。
【課題を解決するための手段】
【０００５】
　本発明のＭＯＳＦＥＴ半導体装置は、構造化されｐ−ドーピングされたウエルと、構造化されｎ−のドーピングされたウエルとを備え、前記ウエルは、垂直に密着して形成されそれぞれが各装置性能に最適化されて、オン状態で電流伝導に寄与しないように、ドリフト領域に対し逆ドーピングになっており、電荷補償を有し、ドリフト領域がより高いドーピングされたエピタキシャル層となっているためより低いオン抵抗である。
【０００６】
　また、本発明のＭＯＳＦＥＴ半導体装置の形成方法は、ｎ＋基板を設けるステップと、ドーピングされていないエピタキシャル層を蒸着し、マスキングし、ｎ型及びｐ型材料を注入して、複数のドーピングされたウエルを該基板上に形成するステップと、第２のドーピングされていないエピタキシャル層を蒸着し、ｎ型材料をマスキングし、ｎ型及びｐ型材料の両方を注入して、複数のドーピングされたウエルの形成を継続するステップと、ｎ型のドーピングされたエピタキシャル層を蒸着し、マスキングし、ｐ型材料を注入して、複数のドーピングされたウエルの形成を完了するステップと、マスキングをし、ｐ＋及びｎ＋のソース／ドレインを注入して、さらにゲート酸化膜およびコンタクトを形成し、該ＭＯＳＦＥＴ半導体装置の形成を完了するステップと、を含む。
【０００７】
　また、本発明の高出力ＭＯＳＦＥＴ半導体装置システムは、ｐ＋基板を設ける手段と、ドーピングされていないエピタキシャル層を蒸着し、マスキングし、ｎ型及びｐ型材料を注入して、複数のドーピングされたウエルを該ｐ＋基板上に形成する手段と、第２のドーピングされていないエピタキシャル層を蒸着し、ｐ型材料をマスキングし、ｎ型及びｐ型材料の両方を注入して、複数のドーピングされたウエルの形成を継続する手段と、ｎ型のドーピングされたエピタキシャル層を蒸着し、マスキングし、ｎ型材料を注入して、複数のドーピングされたウエルの形成を完了する手段と、マスキングしｐ＋及びｎ＋のソース／ドレインを注入して、該ＭＯＳＦＥＴ半導体装置の形成を完了する手段と、を含む。
【発明の効果】
【０００８】
　このＭＯＳＦＥＴ半導体装置は、電流フローに垂直な線に沿ったドーピングインテグラル（ｄｏｐｉｎｇ　ｉｎｔｅｇｒａｌ）が、物質固有のブレークスルー電荷（ＭＡＴＥＲＩＡＬ　ｓｐｅｃｉｆｉｃ　ｂｒｅａｋｔｈｒｏｕｇｈ　ｃｈａｒｇｅ；シリコンについては２．１０12／ｃｍ2）より低く留まるような、逆ドーピング型の微細構造ウエルをドリフト領域に対して有することを特徴とする。装置構造内部の電界は逆ドーピングされた２つのウエルの正味の電荷により固定されている。従って、両領域が完全に平衡になっていれば、ほぼ水平なフィールド分布を実現することができる。より高いブロッキング電圧を得るためには、ドーピングを変更せずにウエルの深さのみを増やす。このようにすれば、ブロッキング電圧とオン抵抗の関係が事実上リニアとなる。この技術により、ブロッキング電圧が１０００Ｖで、従来の技術に比較してオン抵抗を１桁減少させた装置を作ることができる。
【発明を実施するための最良の形態】
【０００９】
　以下、本発明を実施するための最良の形態について図面に基づいて説明する。
【００１０】
　本発明の実施形態に係る高出力ＭＯＳＦＥＴ半導体装置１０は新しいデバイス構造を採用している。この構成はより高い電圧を作り出し、シリコン内で実現できる。この構成により、減少係数（ｓｈｒｉｎｋ　ｆａｃｔｏｒ）は５を維持しつつ、現在の最先端装置に比べてはるかに低い比オン抵抗と、はるかに高い降伏電圧を得ることができる。
【００１１】
　図１に本発明の実施形態に係るＭＯＳＦＥＴ半導体装置１０の断面を模式的に示す。ＭＯＳＦＥＴ半導体装置１０は、構造化されそれぞれが垂直に密着して形成されて各装置性能に最適化された、ｐ−およびｎ−のドーピングされたウエル（２０、３８）より成る。ドーピングされたウエル２０はそれぞれ、オン状態で電流伝導に寄与しないようにドリフト領域３８に対し逆ドーピングされて、電荷補償し、ドリフト領域３８がより高いｎ−ドーピングされたエピタキシャル層となっているため、オン抵抗（２２、２６、２８、３０）は小さくなる。
【００１２】
　次に、本発明の実施形態に係る高出力ＭＯＳＦＥＴ半導体装置１０を形成する方法又は処理について説明する。図１を再度参照すると、ｎ＋基板１８に、ドーピングされていないエピタキシャル層１２を蒸着し、マスキングをして、ｎ型及びｐ型材料を注入する異なる複数のドーピングされたウエル（２０、３８）をｎ＋基板１８上に形成する。次に、第２のドーピングされていないエピタキシャル層１４を蒸着し、ｎ型材料領域をマスキングし、ｎ型及びｐ型材料の両方を注入して、複数のドーピングされたウエル（２０、３８）の形成を継続する。最後に、ｎ型のドーピングされたエピタキシャル層１６を蒸着し、マスキングし、ｐ型材料を注入することにより、複数のドーピングされたウエル（２０、３８）の形成が完了する。周知の半導体処理技術を用いて、ゲート酸化膜やコンタクト（３４、３６、３２）の形成はもちろん、マスキングとｐ＋及びｎ＋のソース／ドレインの注入により、ＭＯＳＦＥＴ半導体装置の形成が完了する。さらに、図示されていないが、上記処理を用いてｎ型材料をｐ型材料に、そしてｐ型材料をｎ型材料に交換することにより、逆の極性の装置を作ることができる。
【００１３】
　ドリフト領域３８に対して逆のドーピングを、構造化された微細ウエル２０に導入することにより、オン状態で電流伝導に寄与せず、エピタキシャル層のドリフト領域３８がより高いドーピングとなっているため低いオン抵抗をもたらす。更にこのことが、物質固有のブレークスルー電荷（シリコンについては２．１０12／ｃｍ2）より低い、電流フローに垂直なドーピングインテグラルのウエルを有することで、より高いブロッキング降伏電圧を作り出す。これより高いブロッキング降伏電圧はドーピングされたウエル（２０、３８）の深さによって、より高い範囲へ制御されるが、ドーピングレベルには依存しない。また、より低いオン抵抗も制御され、より高いドリフト領域３８のドーピングレベルによって低く保たれる。
【００１４】
　要約すると、本構成概念は、逆型の微細構造のドーピングウエルを導入して追加電荷を平衡にする一方で、ドーピングを増加した（１桁高い）ドリフト領域における電荷補償に基づいている。ブロッキング電圧は変更されないで保持される。電荷補償ウエルはオン状態では電流伝導に寄与せず、その一方でドーピングを増加したドリフト領域はドーピングレベルに比例してオン抵抗を下げる。降伏電圧とオン抵抗の関係は、ドーピングの低さとエピタキシャル層の厚さとに比例する。ここで、低ドーピングされた／厚膜化されたエピタキシャル層が、より高い降伏とより高いオン抵抗をもたらす。こうした制限は、ドリフト領域中に逆ドーピング型のウエルを導入することで克服でき、電流フローに垂直な線に沿ったドーピングインテグラルが最適化されて、物質固有のブレークスルー電荷（シリコンについては２．１０12／ｃｍ2）より低く留まる。
【図面の簡単な説明】
【００１５】
【図１】本発明の実施形態に係る高出力ＭＯＳＦＥＴ半導体装置１０の断面構造を模式的に示す図である。
【符号の説明】
【００１６】
　１０　ＭＯＳＦＥＴ半導体装置、１２，１４，１６　エピタキシャル層、１８　ｎ＋基板、２０，３８　ウエル、２２，２６，２８，３０　オン抵抗、３２，３４，３６　コンタクト。
【図１】
2004119982.tif 000003