(57)【要約】【課題】データ劣化を構造的に少なくできる強誘電体記憶装置を提供すること。【解決手段】ビット線３０を階層化し、複数のブロック１１Ａ，１１Ｂ，…１１Ｘの各々に、ビット線３０にサブビット線選択スイッチを介して従属するサブビット線４０を設けた。複数のブロック１１Ａ，１１Ｂ，…１１Ｘは、インクリメント方向に沿って順次選択され、かつ、各ブロック１１Ａ，１１Ｂ，…１１Ｘ内でも、ワード線２０がその最下位から最上位に向かうインクリメント方向に沿って順次選択される。各ブロック領域１１Ａ，１１Ｂ，１１Ｘ内に配置されるワード線２０の本数ｎを、予め設定したリラクゼーション耐用回数以下に設定した。【選択図】        図１
2004220739.tif 000002
【特許請求の範囲】
【請求項１】
複数のブロック領域に分割されたメモリセルアレイ領域と、第１の方向に沿って互いに平行に、前記メモリセルアレイ領域に配設された複数のワード線と、
前記第１の方向と交差する第２の方向に沿って互いに平行に、前記メモリセルアレイ領域に配設された複数のビット線と、
前記複数のブロック領域の各々にて、前記複数のビット線の各々について設けられた複数のサブビット線と、
前記複数のビット線の各々と前記複数のサブビット線の各々との間に設けられた複数のサブビット線選択スイッチと、
前記複数のビット線の各々に従属する前記複数のサブビット線と前記複数のワード線との各交点にそれぞれ配置された複数の強誘電体メモリセルと、
前記複数のワード線及び前記複数のサブビット線選択スイッチを駆動する第１の駆動部と、
前記複数のビット線を駆動する第２の駆動部と、
を有し、
前記第１の駆動部は、前記第２の方向にて順次前記複数のワード線を１本ずつ選択し、かつ、各回にて選択される１本の前記ワード線と交差する複数のサブビット線に接続された複数のサブビット選択スイッチをオン駆動し、
前記複数のブロック領域の各々に配置される前記ワード線の本数を、予め設定したリラクゼーション耐用回数以下に設定したことを特徴とする強誘電体記憶装置。
【請求項２】
複数のメモリセルアレイ領域と、
第１の方向に沿って互いに平行に、前記複数のメモリセルアレイ領域にそれぞれ配設された複数のワード線と、
前記第１の方向と交差する第２の方向に沿って互いに平行に、前記複数のメモリセルアレイ領域にそれぞれ配設された複数のビット線と、
複数のメモリセルアレイ領域の各々にて、前記複数のワード線と前記複数のビット線との各交点にそれぞれ配置された複数の強誘電体メモリセルと、
前記複数のメモリセルアレイ領域の各々の前記複数のワード線を駆動する第１の駆動部と、
前記複数のメモリセルアレイ領域の各々の前記複数のビット線を駆動する第２の駆動部と、
を有し、
前記複数のメモリセルアレイ領域は前記第２の方向に沿って配置され、前記第１の駆動部は、前記第２の方向にて順番に、前記複数のメモリセルアレイ領域の前記複数のワード線を１本ずつ選択し、
前記複数のメモリセルアレイ領域の各々に設けられた前記複数のワード線の本数を、予め設定したリラクゼーション耐用回数以下に設定したことを特徴とする強誘電体記憶装置。
【請求項３】
請求項１または２において、
前記リラクゼーション耐用回数は、前記強誘電体メモリセルに同一極性の非選択電圧を繰り返し印加した時に劣化するデータが、そのデータ読み出し時に前記ビット線に接続されるセンスアンプにて、劣化前の元データの論理と同じであると判定できる時の、前記非選択電圧の最大の繰り返し印加回数であることを特徴とする強誘電体記憶装置。
【請求項４】
第１のメモリセルアレイと、
少なくとも一つの第２のメモリセルアレイと、
前記第１のメモリセルアレイより読み出されたデータを、前記少なくとも一つの第２のメモリセルアレイに書き込むデータバッファと、
を有し、
前記第１メモリセルアレイ及び前記少なくとも一つの第２のメモリセルアレイの各々は、
第１の方向に沿って互いに平行に配設され、前記第１の方向と交差する第２の方向にて順次１本ずつ選択される複数のワード線と、
前記第２の方向に沿って互いに平行に配設され、前記データバッファに接続された複数のビット線と、
前記複数のワード線と前記複数のビット線との各交点に配置された複数の強誘電体メモリセルと、
を有することを特徴とする強誘電体記憶装置。
【請求項５】
請求項４において、
前記第１のメモリセルアレイの１本のワード線に接続された少なくとも一つの強誘電体メモリセルには、第１，第２の論理値のいずれか一方が記憶され、それが読み出されることで、該少なくとも一つの強誘電体メモリセルは前記第１の論理値が書き込まれた状態となり、
前記第１のメモリセルアレイより読み出された前記第２の論理値は、前記少なくとも一つの第２のメモリセルアレイの１本のワード線に接続された少なくとも一つの強誘電体メモリセルに書き込まれ、該少なくとも一つの強誘電体メモリセルは、その書き込み前に予め、前記第１の論理値が記憶された状態であることを特徴とする強誘電体記憶装置。
【請求項６】
請求項４において、
前記データバッファは、前記少なくとも一つの第２のメモリセルアレイより読み出されたデータを、前記第１のメモリセルアレイに書き込むことを特徴とする強誘電体記憶装置。
【請求項７】
請求項６において、
前記第１メモリセルアレイと前記少なくとも一つの第２のメモリセルアレイとの一方に属する１本のワード線に接続された少なくとも一つの強誘電体メモリセルには、第１，第２の論理値のいずれか一方が記憶され、それが読み出されることで、該少なくとも一つの強誘電体メモリセルには第１の論理値が書き込まれた状態となり、
前記第１メモリセルアレイと前記少なくとも一つの第２のメモリセルアレイとの一方より読み出された前記第２の論理値は、前記第１メモリセルアレイと前記少なくとも一つの第２のメモリセルアレイとの他方に属する１本のワード線に接続された少なくとも一つの強誘電体メモリセルに書き込まれ、該少なくとも一つの強誘電体メモリセルは、その書き込み前に予め、前記第１の論理値が記憶された状態であることを特徴とする強誘電体記憶装置。
【請求項８】
請求項４において、
各一つの前記第１，第２のメモリセルアレイに対して、前記複数のワード線、前記複数のビット線及び前記複数の強誘電体メモリセルを有する第３のメモリセルアレイがさらに設けられ、
前記データバッファは、前記第２のメモリセルアレイより読み出されたデータを、前記第３のメモリセルアレイに書き込み、前記第３のメモリセルアレイより読み出されたデータを前記第１のメモリセルアレイに書き込むことを特徴とする強誘電体記憶装置。
【請求項９】
請求項８において、
前記第１〜第３のメモリセルアレイのいずれか一つに属する１本のワード線に接続された少なくとも一つの強誘電体メモリセルには、第１，第２の論理値のいずれか一方が記憶され、それが読み出されることで、該少なくとも一つの強誘電体メモリセルには第１の論理値が書き込まれた状態となり、
前記第１〜第３のメモリセルアレイの一つより読み出された前記第２の論理値は、前記第１〜第３のメモリセルアレイの他の一つに属する１本のワード線に接続された少なくとも一つの強誘電体メモリセルに書き込まれ、該少なくとも一つの強誘電体メモリセルは、その書き込み前に予め、前記第１の論理値が記憶された状態であることを特徴とする強誘電体記憶装置。
【請求項１０】
請求項４乃至７のいずれかにおいて、
前記第１のメモリセルアレイ及び前記少なくとも一つの第２のメモリセルアレイ領域の各々は、複数のブロック領域に分割され、
第１のメモリセルアレイ及び前記少なくとも一つの第２のメモリセルアレイ領域の各々は、
前記複数のブロック領域の各々にて、前記複数のビット線の各々について設けられた複数のサブビット線と、
前記複数のビット線の各々と前記複数のサブビット線の各々との間に設けられた複数のサブビット線選択スイッチと、
をさらに有し、
前記複数の強誘電体メモリセルは、前記複数のビット線の各々に従属する前記複数のサブビット線と前記複数のワード線との各交点に配置され、
前記複数のブロック領域の各々に配置される前記ワード線の本数を、予め設定したリラクゼーション耐用回数以下に設定したことを特徴とする強誘電体記憶装置。
【請求項１１】
請求項８または９において、
前記第１〜第３のメモリセルアレイ領域の各々は、複数のブロック領域に分割され、
前記第１〜第３のメモリセルアレイ領域の各々は、
前記複数のブロック領域の各々にて、前記複数のビット線の各々について設けられた複数のサブビット線と、
前記複数のビット線の各々と前記複数のサブビット線の各々との間に設けられた複数のサブビット線選択スイッチと、
をさらに有し、
前記複数の強誘電体メモリセルは、前記複数のビット線の各々に従属する前記複数のサブビット線と前記複数のワード線との各交点に配置され、
前記複数のブロック領域の各々に配置される前記ワード線の本数を、予め設定したリラクゼーション耐用回数以下に設定したことを特徴とする強誘電体記憶装置。
【請求項１２】
請求項１乃至１１のいずれかに記載の強誘電体記憶装置と、
前記強誘電体記憶装置より読み出されたデータに基づいて駆動される駆動部と、
を内蔵した表示用駆動ＩＣ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、強誘電体記憶装置及び表示用駆動ＩＣに関する。
【０００２】
【背景技術】
強誘電体記憶装置として、各メモリセルにトランジスタおよびキャパシタ（強誘電体）を一つずつ配置した１Ｔ／１Ｃセル、あるいは、その各メモリセル毎にさらにリファレンスセルを配置した２Ｔ／２Ｃセルを有するアクティブ型強誘電体メモリが知られている。
【０００３】
しかし、このアクティブ型強誘電体記憶装置は、メモリセルが１個の素子から構成される他の不揮発性記憶装置として知られるフラッシュメモリ、ＥＥＰＲＯＭなどと比較して、メモリ面積が大きくなり、大容量化できない。
【０００４】
各メモリセルを１個の強誘電体キャパシタとした強誘電体記憶装置として、特開平９−１１６１０７に開示されたものがある。
【０００５】
【特許文献１】
特開平９−１１６１０７号公報
【０００６】
【発明が解決しようとする課題】
しかし、各メモリセルを１個の強誘電体キャパシタとした強誘電体記憶装置では、リラクゼーション、高速駆動化の問題など、実用化する上で解決すべき課題が残っており、本発明はそれらを解決することを目的とする。
【０００７】
【課題を解決するための手段】
本発明の第１の態様に係る強誘電体記憶装置は、複数のブロック領域に分割されたメモリセルアレイ領域と、第１の方向に沿って互いに平行に、前記メモリセルアレイ領域に配設された複数のワード線と、前記第１の方向と交差する第２の方向に沿って互いに平行に、前記メモリセルアレイ領域に配設された複数のビット線と、前記複数のブロック領域の各々にて、前記複数のビット線の各々について設けられた複数のサブビット線と、前記複数のビット線の各々と前記複数のサブビット線の各々との間に設けられた複数のサブビット線選択スイッチと、前記複数のビット線の各々に従属する前記複数のサブビット線と前記複数のワード線との各交点にそれぞれ配置された複数の強誘電体メモリセルと、前記複数のワード線及び前記複数のサブビット線選択スイッチを駆動する第１の駆動部と、前記複数のビット線を駆動する第２の駆動部とを有する。前記第１の駆動部は、前記第２の方向にて順次前記複数のワード線を１本ずつ選択し、かつ、各回にて選択される１本の前記ワード線と交差する複数のサブビット線に接続された複数のサブビット選択スイッチをオン駆動する。そして、前記複数のブロック領域各々に配置される前記ワード線の本数を、予め設定したリラクゼーション耐用回数以下に設定した。
【０００８】
本発明の第１の態様によれば、第２方向で順番に各ブロック領域が選択され、各ブロック領域内では最下位のワード線から最上位のワード線に向かって順次インクリメントされて選択される。これがリードサイクルとなる。各ブロック領域内のワード線の数をｎ本とすると、１サイクル内では各ブロック領域はｎ本のワード線の数だけ選択が繰り返される。ブロック領域内の一つの強誘電体メモリセルに着目すると、ｎ回のうちの１回でデータ読み出しが行われ、他の（ｎ−１）回は非選択電圧が印加される。このように、非選択電圧が印加される回数は、ブロック領域内のワード線の本数ｎに基づき制限される。このｎの値を、予め設定したリラクゼーション耐用回数以下に設定している。よって、強誘電体メモリセルからの読み出し時に、データが過度に劣化することが防止される。
【０００９】
本発明の第１の態様は、ビット線が階層化されていないものにも適用である。この強誘電体記憶装置は、複数のメモリセルアレイ領域と、第１の方向に沿って互いに平行に、前記複数のメモリセルアレイ領域にそれぞれ配設された複数のワード線と、前記第１の方向と交差する第２の方向に沿って互いに平行に、前記複数のメモリセルアレイ領域にそれぞれ配設された複数のビット線と、複数のメモリセルアレイ領域の各々にて、前記複数のワード線と前記複数のビット線との各交点にそれぞれ配置された複数の強誘電体メモリセルと、前記複数のメモリセルアレイ領域の各々の前記複数のワード線を駆動する第１の駆動部と、前記複数のメモリセルアレイ領域の各々の前記複数のビット線を駆動する第２の駆動部とを有し、前記複数のメモリセルアレイ領域は前記第２の方向に沿って配置され、前記第１の駆動部は、前記第２の方向にて順番に、前記複数のメモリセルアレイ領域の前記複数のワード線を１本ずつ選択し、前記複数のメモリセルアレイ領域の各々に設けられた前記複数のワード線の本数を、予め設定したリラクゼーション耐用回数以下に設定した。
【００１０】
いずれの場合も、リラクゼーション耐用回数は、前記強誘電体メモリセルに同一極性の非選択電圧を繰り返し印加した時に劣化するデータが、そのデータ読み出し時に前記ビット線に接続されるセンスアンプにて、劣化前の元データの論理と同じであると判定できる時の、前記非選択電圧の最大の繰り返し印加回数とすることができる。こうすると、常に記憶データの誤判定を防止できる。
【００１１】
本発明の第２の態様に係る強誘電体記憶装置は、第１のメモリセルアレイと、少なくとも一つの第２のメモリセルアレイと、前記第１のメモリセルアレイより読み出されたデータを、前記少なくとも一つの第２のメモリセルアレイに書き込むデータバッファとを有し、前記第１メモリセルアレイ及び前記少なくとも一つの第２のメモリセルアレイの各々は、第１の方向に沿って互いに平行に配設され、前記第１の方向と交差する第２の方向にて順次１本ずつ選択される複数のワード線と、前記第２の方向に沿って互いに平行に配設され、前記データバッファに接続された複数のビット線と、前記複数のワード線と前記複数のビット線との各交点に配置された複数の強誘電体メモリセルとを有する。
【００１２】
強誘電体メモリセルのデータ読み出し及びデータ書き込みの各々は、詳細を後述する通り、２値の一方である第１の論理値の書き込み工程と、２値の他方である第２の論理値の書き込み工程との、２つの工程を要する。本発明の第２の態様では、第１のメモリセルアレイからのデータ読み出しが第１の論理値の書き込み工程に相当し、第１のメモリセルアレイから読み出されたデータを第２のメモリセルアレイに書き込む工程が、第２の論理値の書き込み工程に相当する。こうして、第１，第２のメモリセルアレイを２工程で使い分けることで、第１のメモリセルアレイに対して２工程分を実施するものと比較してアクセスタイムが半減する。
【００１３】
より詳しくは、前記第１のメモリセルアレイの１本のワード線に接続された少なくとも一つの強誘電体メモリセルには、第１，第２の論理値のいずれか一方が記憶され、それが読み出されることで、該少なくとも一つの強誘電体メモリセルは前記第１の論理値が書き込まれた状態となる。また、前記第１のメモリセルアレイより読み出された前記第２の論理値は、前記少なくとも一つの第２のメモリセルアレイの１本のワード線に接続された少なくとも一つの強誘電体メモリセルに書き込まれ、該少なくとも一つの強誘電体メモリセルは、その書き込み前に予め、前記第１の論理値が記憶された状態とされる。
【００１４】
その後の動作として、前記データバッファは、前記少なくとも一つの第２のメモリセルアレイより読み出されたデータを、前記第１のメモリセルアレイに書き込むことができる。このように、読み出し側を第１，第２のメモリセルアレイで交互に切り換えることができる。この場合、前記第１メモリセルアレイと前記少なくとも一つの第２のメモリセルアレイとの一方に属する１本のワード線に接続された少なくとも一つの強誘電体メモリセルには、第１，第２の論理値のいずれか一方が記憶され、それが読み出されることで、該少なくとも一つの強誘電体メモリセルには第１の論理値が書き込まれた状態となる。また、前記第１メモリセルアレイと前記少なくとも一つの第２のメモリセルアレイとの一方より読み出された前記第２の論理値は、前記第１メモリセルアレイと前記少なくとも一つの第２のメモリセルアレイとの他方に属する１本のワード線に接続された少なくとも一つの強誘電体メモリセルに書き込まれ、該少なくとも一つの強誘電体メモリセルは、その書き込み前に予め、前記第１の論理値が記憶された状態とされる。
【００１５】
本発明の第２の態様において、各一つの前記第１，第２のメモリセルアレイに対して、前記複数のワード線、前記複数のビット線及び前記複数の強誘電体メモリセルを有する第３のメモリセルアレイをさらに設けることができる。この場合、前記データバッファは、前記第２のメモリセルアレイより読み出されたデータを、前記第３のメモリセルアレイに書き込み、前記第３のメモリセルアレイより読み出されたデータは前記第１のメモリセルアレイに書き込まれる。
【００１６】
以上の動作を行うためには、前記第１〜第３のメモリセルアレイのいずれか一つに属する１本のワード線に接続された少なくとも一つの強誘電体メモリセルには、第１，第２の論理値のいずれか一方が記憶され、それが読み出されることで、該少なくとも一つの強誘電体メモリセルには第１の論理値が書き込まれた状態とされる。また、前記第１〜第３のメモリセルアレイの一つより読み出された前記第２の論理値は、前記第１〜第３のメモリセルアレイの他の一つに属する１本のワード線に接続された少なくとも一つの強誘電体メモリセルに書き込まれ、該少なくとも一つの強誘電体メモリセルは、その書き込み前に予め、前記第１の論理値が記憶された状態とされる。
【００１７】
本発明の第２の態様に用いられるメモリセルアレイとして、本発明の第１の態様にて用いたメモリセルアレイを使用することができる。こうすると、高速アクセスに加えて、データの劣化を防止できる。
【００１８】
本発明の第３の態様に係る表示用駆動ＩＣは、上述した強誘電体記憶装置と、それより読み出されたデータに基づいて駆動される駆動部とを内蔵している。このような表示用駆動ＩＣによれば、表示サイクルに合わせたデータ読み出しが可能であり、また、画質を向上させることができる。
【００１９】
【発明の実施の形態】
＜第１の実施形態＞
図１は、本発明の第１の実施形態を示している。図１に示すメモリセルアレイ領域１０おいて、ワード線２０が延びる行（ロー）方向Ａを第１の方向、階層化されたメインビット線３０及びサブビット線４０が延びる列（カラム）方向Ｂを第２の方向と定義するが、これに限定されない。図１に示すメモリセルアレイ領域１０は、少なくとも列方向Ｂにて複数のローブロック１１Ａ，１１Ｂ，…１１Ｘに分割されている。
【００２０】
また、このメモリセルアレイ１０を駆動するラインデコーダ１００及びカラムデコーダ１１０が設けられている。メモリセルアレイ１０より読み出されたデータは、データラッチ回路１２０を介して表示駆動回路１３０に送出される。本実施形態の強誘電体記憶装置は、表示駆動回路１３０と共に表示用駆動ＩＣに搭載し、液晶表示体などの駆動に用いることができる。
【００２１】
（メモリセルアレイ領域）
まず、メモリセルアレイ領域１０について説明する。本実施形態では、少なくともビット線３０が階層化されている。すなわち、複数のローブロック１１Ａ，１１Ｂ，…１１Ｘの各々にて、複数のメインビット線３０の各々についてサブビット線４０が設けられている。なお、本実施形態において、ワード線２０を階層化しても良い。
【００２２】
複数のメインビット線３０の各々に従属する複数のサブビット線４０と、複数のワード線２０との各交点には、それぞれ強誘電体キャパシタ（メモリセル）５０が設けられている。
【００２３】
複数のメインビット線３０の各々と、複数のサブビット線４０の各々の一端との間には、複数のサブビット線選択スイッチ６０が設けられている。
【００２４】
ここで、各ローブロック１１Ａ，１１Ｂ，…１１Ｘに配置されるワード線２０の数はｎ本となっている。なお、ワード線２０が階層化されて、各ローブロックにサブワード線が配置される場合には、各ローブロック内のサブワード線の総数をｎ本とする。
【００２５】
（メモリセルアレイの周辺回路）
図１に示すラインデコーダ１００、カラムデコーダ１１０及びデータラッチ回路１２０は、メモリセルアレイ１０からデータを読み出して、そのデータを液晶ディスプレイ等の表示体を駆動する表示駆動回路１３０に送出するものである。
【００２６】
データ読み出し時では、カラムデコーダ１１０は、全てのメインビット線３０に選択ビット電圧を供給し、全メインビット線３０を介して、一ライン上の強誘電体キャパシタ５０より一斉にデータを読み出すようになっている。
【００２７】
図１に示すラインデコーダ１００は、図１に示すインクリメント方向にて順次ワード線２０を１本ずつ選択する。ラインデコーダ１００は、１本のワード線３０に選択ワード電圧を供給して選択し、他のワード線３０には非選択ワード電圧を供給して非選択とする。さらに、このラインデコーダ１００は、各回にて選択される１本のワード線２０と交差する複数のサブビット線４０に接続された複数のサブビット選択スイッチ６０をオン駆動する。つまり、ラインデコーダ１００は、まず、ブロック領域１１Ｘを選択し、そのローブロック１１Ｘに配置された複数のサブビット線選択スイッチ６０をオンする。さらに、ラインデコーダ１００は、図１の下端のワード線２０から順にインクリメント方向に沿って、ローブロック１１Ｘ内のワード線２０を順次選択する。ローブロック１１Ｘ内のワード線２０の選択が完了したら、ラインデコーダ１００は、第２の方向Ｂでローブロック１１Ｘと隣接する次のローブロックについて同様にワード線２０を選択して行く。最後に、上端のローブロック１１Ａ内のワード線２０を選択する。これで１サイクルのデータ読み出しが終了し、同様にして次サイクルの読み出しが実施される。
【００２８】
（動作説明）
この強誘電体記憶装置は、強誘電体キャパシタ５０のヒステリシス現象に現れる２通りの分極状態を１ビットとして利用した記憶装置である。
【００２９】
ヒステリシス現象について、強誘電体に印加される電圧と強誘電体の分極値との相関を図２に示した。図２の縦軸Ｐ（Ｑ）は、強誘電体の分極値（電荷量）を示し、横軸Ｖは、強誘電体に印加される電圧を表す。図２の曲線は、強誘電体キャパシタ５０に印加される電圧の変化に応じて、強誘電体キャパシタ３０の分極状態が循環する特性を示す。例えば、今Ｂ点の状態（論理値０の記憶状態）またはＤ点の状態（論理値１の記憶状態）にある強誘電体キャパシタ５０に選択電圧Ｖｓを印加すると、分極状態はＡ点に移る（論理値０，１の読み出し）。印加される電圧が０になると、Ｂ点に移行する。つまり、元々Ｄ点にあった分極状態も、Ａ点を経由してＢ点に移行する。その後、さらに強誘電体キャパシタ５０に選択電圧（−Ｖｓ）を印加すると状態はＣ点に移る。（論理値１の書き込み）。印加される電圧が０になると、今度は、Ｄ点に状態が移る（論理値１の記憶状態）。
【００３０】
ここで、Ｂ点またはＤ点の分極状態にある強誘電体キャパシタ３０に非選択電圧（±Ｖｓ／３）を印加したとする。その後印加される電圧が０になると、状態は、元のＢ点またはＤ点に戻るのである。これは、ある強誘電体キャパシタ５０の選択時に、非選択の強誘電体キャパシタ５０に非選択電圧（±Ｖｓ／３）が印加されても、記憶状態は維持されることを示す。
【００３１】
ただし、Ｂ点またはＤ点の分極状態にあった強誘電体キャパシタ５０に、非選択電圧と０Ｖとが交互に印加され、かつ各回の非選択電圧が、プラスまたはマイナスの同一極性で繰り返し印加されると、図３に示す弊害が生ずる。図３で模式的に示していることは、強誘電体キャパシタ５０のヒステリシスループが縮小するリラクゼーションの問題である。すなわち、上述のような電圧を繰り返し強誘電体キャパシタ５０に印加すると、その電圧印加の度に図３のＢ点またはＤ点の分極値が徐々に減少してしまう。
【００３２】
上述したような電圧は、図１に示す例えばローブロック１１Ａが選択されている時に、選択ワード電圧及び選択ビット電圧が印加される一ライン上の選択メモリセル以外の他のライン上の非選択メモリセルに印加される。非選択のローブロックには、そのような電圧は繰り返し印加されないので、図３に示す弊害は生じない。
【００３３】
ランダムアクセスメモリでは、どのメモリセルを選択するかがランダムである。しかし、上述したインクリメント方式でメモリセルを選択する場合には、一つのローブロック内にて連続してアクセスされる回数を制限することで、上述した電圧の繰り返し印加回数を制限することができる。
【００３４】
そこで、本実施形態では、各ローブロック１１Ａ，１１Ｂ，…１１Ｘ内に配置されるワード線２０の本数をｎ本とし、このｎ本の数をリラクゼーションに耐え得る数（リラクゼーション耐用回数）に制限した。リラクゼーション耐用回数は、用いられる強誘電体キャパシタのヒステリシス特性によって異なる。よって、実測によりその値を求めることが好ましい。一例として、サブビット線選択スイッチ６０の数を少なくする観点から下限を決めると、ｎ本の数は、例えば、１６〜６４本とすることができる。
【００３５】
リラクゼーション耐用回数ｎは、強誘電体メモリセル５０に非選択電圧を繰り返し印加した時に劣化するデータ記憶値が、データ読み出し時にメインビット線に接続されるセンスアンプにて、元のデータ記憶値の論理と同じであると判定できる時の、非選択電圧の最大の繰り返し印加回数とすることができる。
【００３６】
ここで、図３に示すように、Ｂ点にある論理値０とＤ点にある論理値１とは、読み出し時にＢ点及びＤ点から共にＡ点に移動したときの電荷量Ｑ０，Ｑ１に基づいて、センスアンプにて判定される。ここで、図３に示すように、リラクゼーションの結果、本来の読み出し電荷量Ｑ０，Ｑ１が、データ劣化後の電荷量Ｑ２，Ｑ３まで減少したとする。そして、この電荷量Ｑ２，Ｑ３が、論理値０，１を区別して判定できる限界の電荷量であったとする。この場合、その電荷量Ｑ２，Ｑ３まで減少するに至るまでに繰り返された非選択電圧の印加回数ｎが、ローブロック内に配置出来る最大のワード線２０の本数となる。
【００３７】
こうすると、ローブロック内にて順次ワード線２０を選択しても、リラクゼーション耐用回数ｎを越えて、非選択メモリセルに非選択電圧が印加され続けることがないように保証される。よって、読み出しデータを誤認識することがなくなる。
【００３８】
＜第２の実施形態＞
図４は、本発明の第２の実施形態に係る強誘電体記憶装置の概略説明図である。図４において、この強誘電体記憶装置は、第１のメモリセルアレイ２００と、第２のメモリセルアレイ３００とを有する。この第１，第２のメモリセルアレイ２００，３００は、例えば、図１に示すメモリアレイセル１０と同じ構造を有する。第１のメモリセルアレイ２００の周辺回路として、ラインデコーダ２１０、カラムデコーダ２２０及びデータラッチ回路２３０が設けられている。第２のメモリセルアレイ３００の周辺回路も同様に、ラインデコーダ３１０、カラムデコーダ３２０及びデータラッチ回路３３０が設けられている。
【００３９】
２つのカラムデコーダ２１０，３２０は、データバッファ４００に接続されている。このデータバッファ４００には、入出力端子Ｉ／Ｏを介してデータが入出力される。
【００４０】
図５は、カラムデコーダ２２０，３２０とデータバッファ４００との一部を示している。図５には、第１のメモリセルアレイ２００の１本のメインビット線３０にスイッチ２４０を介して切り換え接続されるセンスアンプ２５０及び書き込み回路２６０が示されている。これらはカラムデコーダ２２０に設けられる。同様に、第２のメモリセルアレイ３００の１本のメインビット線３０にスイッチ３４０を介して切り換え接続されるセンスアンプ３５０及び書き込み回路３６０が示されている。これらはカラムデコーダ３２０に設けられる。図５に示すデータバッファ４００は、接続手段としてのゲート回路４１０〜４６０を有している。
【００４１】
このデータバッファ４００は、図１に示すインクリメント方向に沿って第１のメモリセルアレイ２００より１ラインずつ読み出されたデータを、スイッチ２４０、センスアンプ２５０、ゲート回路４１０，４４０、書き込み回路３６０及びスイッチ３４０を介して、第２のメモリセルアレイ３００の一ラインに再書き込み制御する。逆に、図１に示すインクリメント方向に沿って第２のメモリセルアレイ３００より１ラインずつ読み出されたデータを、スイッチ３４０、センスアンプ３５０、ゲート回路４３０，４２０、書き込み回路２６０及びスイッチ２４０を介して、第１のメモリセルアレイ２００の一ラインに再書き込み制御する。ゲート回路４５０，４６０は、入出力端子Ｉ／Ｏからの入出力に応じてオン駆動される。
【００４２】
このように、第１，第２のメモリセルアレイ２００，３００は、その一方から読み出される時は、その他方は再書込み用メモリとして用いられ、両メモリセルアレイ２００，３００で１フレーム分の表示データを記憶することになる。なお、１フレーム分のメモリとして第１，第２のメモリセルアレイ２００，３００を用いることになるが、一メモリセルが一つの強誘電体キャパシタからなる小面積のクロスポイントメモリを用いているので、メモリセルアレイの面積の拡大は最小限に抑えられる。
【００４３】
このような、データ読み出しと同期したデータ再書込みを行うために、第１，第２のメモリセルアレイ２００，３００のラインアドレス（ローアドレス）を順次指定するアドレスコントローラ４１０が設けられている。
【００４４】
２つのデータラッチ回路２３０，３３０は、液晶ディスプレイ等の表示体を駆動する表示駆動回路４２０に接続されている。
【００４５】
（動作説明）
図２にて既に説明した通り、強誘電体キャパシタ５０の分極方向（正の電位と負の電位）をそれぞれ論理値“０”、“１”とみなすことができ、本明細書では図２のＢ点の分極値を論理値“０”、図２のＤ点の分極値を論理値“１”とする。論理値“０”を記憶させたいときは、強誘電体キャパシタ５０に電圧Ｖｓを、論理値“１”を記憶させたいときは強誘電体キャパシタ５０に電圧（−Ｖｓ）をそれぞれ印加すればよい。
【００４６】
次に、強誘電体記憶装置のデータの読み書きを説明する。まず、データ書き込み時には、“０”データ書き込み及び“１”データ書き込みを要する。強誘電体キャパシタ５０の特性上、“０”データを書き込む時と“１”データを書き込む時とでは、電圧の印加方向の反転が必要であるので、“０”データ書き込み及び“１”データ書き込みの２工程を要するからである。
【００４７】
また、この強誘電体記憶装置は、破壊読み出し方式なので、読み出し後に再書き込み作業が必要である。よって、データ読み出し時は、読み出し・再書き込みの２工程を要する。最初の読み出し工程は、“０”データ書き込みと同じ印加方向に電圧（Ｖｓ）を印加することで、強誘電体キャパシタ３０内の移動電荷量から保持されている状態を読み出す。その後の再書込みは、元々“１”データを記憶していたセルにのみ、選択電圧（−Ｖｓ）を印加して“１”データを再書込みしている。
【００４８】
以上のことから、データの読み出しとデータの書き込みのそれぞれにおいて、“０”データ書き込みと、“１”データ書き込みとが必要である。これは強誘電体記憶装置の特有のことで、ＳＲＡＭ，ＤＲＡＭと比較するとアクセススピードが遅くなるという欠点を有する。
【００４９】
本実施形態は、“０”データ書き込みと、“１”データ書き込みとの２工程が、外部から見ると一工程分の時間で済、結果としてアクセススピードを向上させることを目的としている。このために、第１，第２のメモリセルアレイ２００，３００を、読み出し用と再書き込み用とに使い分けている。
【００５０】
この動作の具体例を、図６を用いて説明する。図６は、第１のメモリセルアレイ２００よりインクリメント方向に従ってデータを読み出す例を示している。図６のＷＬ１，ＷＬ２，…は、最下位のワード線から順次インクリメントされて選択されるワード線を示している。すなわち、第１のメモリセルアレイ２００では、ワード線ＷＬ１，ＷＬ２，…の順でワード線が選択される。よって、図１に示すワード線２０に接続された複数の強誘電体キャパシタ５０からのデータが、複数のサブビット線４０，複数のサブビット線選択スイッチ６０及び複数のメインビット線３０を介して読み出される。
【００５１】
このデータ読み出し工程は、強誘電体キャパシタ５０に選択電圧（Ｖｓ）を印加することで、図２に示すＢ点またはＤ点よりＡ点に移行させることを意味する。よって、このデータ読み出し工程は、上述した通り、“０”データ書き込みに相当し、その後印加電圧を０Ｖとすると、一律にＢ点の論理値“０”の記憶状態となる。このため、元々図２のＤ点にあって論理値“１”を記憶していたメモリセルのデータが破壊される。このため、論理値“１”を記憶していたメモリセルには、図２に示すように、選択電圧（−Ｖｓ）を印加して論理値“１”を再書込みする必要がある。
【００５２】
本実施形態では、この論理値“１”の再書込み工程を、第１のメモリセルアレイ２００に対してでなく、第２のメモリセルアレイ３００に対して実施している。その前提として、第２のメモリセルアレイ３００のうち、論理値“１”の再書込み工程が実施される一ライン上の全メモリセルは、予め“０”データ書き込みが行われている必要がある。このためには、そのライン上の全メモリセルからデータ読み出しを実施しておけば良い。
【００５３】
図６に戻って説明すると、第１のメモリセルアレイ２００のワード線ＷＬ１上の全メモリセルから読み出しが行われている間に、第２のメモリセルアレイ３００のワード線ＷＬ１が選択される。そして、第１のメモリセルアレイ２００のワード線ＷＬ１上のメモリセルのうち、論理値“１”を記憶していたメモリセルと対応するアドレス（第２のメモリセルアレイ３００のワード線ＷＬ１上のアドレス）に、論理値“１”の再書込みが行われる。第２のメモリセルアレイ３００のワード線ＷＬ１上の他のアドレスには、予め“０”データ書き込みがなされているので、書き込み動作は不要である。
【００５４】
こうして、第１のメモリセルアレイ２００のワード線ＷＬ１上の各メモリセルのデータは、第２のメモリセルアレイ３００のワード線ＷＬ１上の各メモリセルに移し変えられる。以降、第１のメモリセルアレイ２００の各ワード線を順次選択して読み出し動作を実施すると共に、第２のメモリセルアレイ３００の各ワード線を順次選択して再書込みを実施すればよい。そして、１フレーム分のデータを第１のメモリセルアレイ２００より読み出したら、次は第２のメモリセルアレイ３００から同様にしてデータ読み出しを実施すればよい。このときには、第１のメモリセルアレイ２００が再書込み用のメモリとして用いられることになる。
【００５５】
図７は、第１のメモリセルアレイ２００に新データを書き込む動作を示している。この新データは、入出力端子Ｉ／Ｏ、データバッファ４００及びカラムデコーダ２２０を介して書き込まれる。図７では、ワード線ＷＬ１，ＷＬ２，…の順にワード線を選択してデータ書き込みを行う例を示しているが、これに限定されず、書き換えの必要なラインをランダムに選択して書き込んでも良い。
【００５６】
例えば第１のメモリセルアレイ２００のワード線ＷＬ１に接続されたメモリセルに新データを書き込む時には、第２のメモリセルアレイ３００のワード線ＷＬ１に接続されたメモリセルよりデータ読み出し動作を実施する必要がある。これにより、第２のメモリセルアレイ３００のワード線ＷＬ１に接続されたメモリセルには“０”データ書き込みが実施される。
【００５７】
この必要性は、第１のメモリセルアレイ２００のワード線ＷＬ１に接続されたメモリセルより、図６に示すようにして新データをデータ読み出する時の準備のためである。この新データの読み出し時には、第２のメモリセルアレイ３００のワード線ＷＬ１に接続されたメモリセルに新データのうちの論理値“１”の再書込みをする必要があり、その前に、第２のメモリセルアレイ３００のワード線ＷＬ１に接続されたメモリセルに“０”データ書込みを実施しておく必要があるからである。よって、第１，第２のメモリセルアレイ２００，３００の一方に新データを書き込む時には、第１，第２のメモリセルアレイ２００，３００の他方からはデータ読み出しが実施される。この新データの書き換えは、例えば非表示期間を利用して実施できる。
【００５８】
＜第３の実施形態＞
図８は、図４の構成に第３のメモリセルアレイ５００をさらに追加した実施形態を示している。第３のメモリセルアレイ５００の周辺回路として、ラインデコーダ５１０、カラムデコーダ５２０及びデータラッチ回路５３０が設けられている。
【００５９】
本実施形態では、データバッファ４００は、第１のメモリセルアレイ２００より読み出されたデータを第２のメモリセルアレイ３００に再書込みする点は、第２の実施形態と同様である。このデータバッファ４００は、第２のメモリセルアレイ３００より読み出されたデータを第３のメモリセルアレイ５００に再書き込みし、第３のメモリセルアレイ５００より読み出されたデータを第１のメモリセルアレイ２００に再書き込みする。こうして、第１〜第３のメモリセルアレイ２００，３００，５００を１フレーム分のメモリとして利用している。
【００６０】
図９は、図８に示す装置の読み出しシーケンスを、図１０は書き込みシーケンスを示している。図９及び図１０のいずれにおいても、書き込み（再書込み）されるメモリセルアレイは、その前に必ず読み出し動作が実施されて、“０”データ書込みが実施されている。
【００６１】
なお、本発明は上述した実施形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。例えば、第２の実施形態において、一つの第１のメモリセルアレイ２００に対して、複数の第２のメモリセルアレイ３００を配置しても良い。この場合、第３の実施形態に示すメモリセルアレイ３００，５００を共に第２のメモリセルとして用いることができる。複数の第２のメモリセルアレイ３００，５００に、第１のメモリセルアレイ１００からの読み出しデータを再書込みすることができる。そして、例えば一方の第２のメモリセルアレイ３００からデータ読み出し中に、他の第２のメモリセルアレイ５００に新データを書き換えることができる。この期間では、第１のメモリセルアレイ１００に第２のメモリセルアレイ３００からの旧データを再書込みしており、第１のメモリセルアレイ１００に新データを書き換えることができないからである。
【００６２】
また、第２，第３の実施形態に用いられるメモリセルアレイ２００，３００，５００は、第１の実施形態に示すメモリセルアレイ１００と同一構造のものを用いる必要は必ずしもない。第１の実施形態に示すメモリセルアレイ１００を用いれば、上述した通り２値の論理値の判定にミスを生じるような事態がハードウェアとして防止できる効果がある。これ以外に、第１，第２のメモリセルアレイ２００，３００を共に、図１１に示すように、ビット線の階層化がされずに、上述したリラクゼーション耐用回数に相当するｎ本のワード線ＷＬ１〜ＷＬｎを有するメモリセルアレイ６００にて構成しても良い。あるいは、第１〜第３のメモリセルアレイ２００，３００，５００が、図１２に示すように、上述のメモリセルアレイ６００を複数配列して構成しても良い。この場合、各ラインデコーダ６１０は図４または図８のアドレスコントローラ４１０に接続され、各カラムデコーダ６２０は図４または図８のデータバッファ４００に接続され、各データラッチ回路６３０は図４または図８の表示駆動回路４２０に接続される。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る強誘電体記憶装置の概略図である。
【図２】強誘電体のヒステリシス現象を示す特性図である。
【図３】リラクゼーションを説明するための特性図である。
【図４】本発明の第２の実施形態に係る強誘電体記憶装置の概略説明図である。
【図５】図４に示すカラムデコーダ及びデータバッファの一部の回路図である。
【図６】図４に示す強誘電体記憶装置での読み出しシーケンスを説明するための図である。
【図７】図４に示す強誘電体記憶装置での書き込みシーケンスを説明するための図である。
【図８】本発明の第３の実施形態に係る強誘電体記憶装置の概略説明図である。
【図９】図８に示す強誘電体記憶装置での読み出しシーケンスを説明するための図である。
【図１０】図８に示す強誘電体記憶装置での書き込みシーケンスを説明するための図である。
【図１１】本発明の第２の実施形態の変形例を示す概略説明図である。
【図１２】図４，図８に示す第１，第１，第３のメモリセルアレイに代用されるメモリセルアレイを示す図である。
【符号の説明】
１０  メモリセルアレイ、  ２０  ワード線、  ３０  メインビット線、  ４０サブビット線、  ５０  強誘電体キャパシタ（メモリセル）、  ６０  サブビット線選択スイッチ、  １００  ラインデコーダ、  １１０  カラムデコーダ、１２０  データラッチ回路、  １３０  表示駆動回路、  ２００  第１のメモリセルアレイ、  ２１０，３１０，５１０，６１０  ラインデコーダ、２２０，３２０，５２０，６２０  カラムデコーダ、２３０，３３０，５３０，６３０  データラッチ回路、４００  データバッファ、  ４１０  アドレスコントローラ、  ４２０  表示駆動回路、  ６００  メモリセルアレイ
【図１】
2004220739.tif 000003
【図２】
2004220739.tif 000004
【図３】
2004220739.tif 000005
【図４】
2004220739.tif 000006
【図５】
2004220739.tif 000007
【図６】
2004220739.tif 000008
【図７】
2004220739.tif 000009
【図８】
2004220739.tif 000010
【図９】
2004220739.tif 000011
【図１０】
2004220739.tif 000012
【図１１】
2004220739.tif 000013
【図１２】
2004220739.tif 000014
【手続補正書】
【提出日】平成15年12月1日(2003.12.1)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００２７
【補正方法】変更
【補正の内容】
【００２７】
図１に示すラインデコーダ１００は、図１に示すインクリメント方向にて順次ワード線２０を１本ずつ選択する。ラインデコーダ１００は、１本のワード線２０に選択ワード電圧を供給して選択し、他のワード線２０には非選択ワード電圧を供給して非選択とする。さらに、このラインデコーダ１００は、各回にて選択される１本のワード線２０と交差する複数のサブビット線４０に接続された複数のサブビット選択スイッチ６０をオン駆動する。つまり、ラインデコーダ１００は、まず、ブロック領域１１Ｘを選択し、そのローブロック１１Ｘに配置された複数のサブビット線選択スイッチ６０をオンする。さらに、ラインデコーダ１００は、図１の下端のワード線２０から順にインクリメント方向に沿って、ローブロック１１Ｘ内のワード線２０を順次選択する。ローブロック１１Ｘ内のワード線２０の選択が完了したら、ラインデコーダ１００は、第２の方向Ｂでローブロック１１Ｘと隣接する次のローブロックについて同様にワード線２０を選択して行く。最後に、上端のローブロック１１Ａ内のワード線２０を選択する。これで１サイクルのデータ読み出しが終了し、同様にして次サイクルの読み出しが実施される。


【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２９
【補正方法】変更
【補正の内容】
【００２９】
ヒステリシス現象について、強誘電体に印加される電圧と強誘電体の分極値との相関を図２に示した。図２の縦軸Ｐ（Ｑ）は、強誘電体の分極値（電荷量）を示し、横軸Ｖは、強誘電体に印加される電圧を表す。図２の曲線は、強誘電体キャパシタ５０に印加される電圧の変化に応じて、強誘電体キャパシタ５０の分極状態が循環する特性を示す。例えば、今Ｂ点の状態（論理値０の記憶状態）またはＤ点の状態（論理値１の記憶状態）にある強誘電体キャパシタ５０に選択電圧Ｖｓを印加すると、分極状態はＡ点に移る（論理値０，１の読み出し）。印加される電圧が０になると、Ｂ点に移行する。つまり、元々Ｄ点にあった分極状態も、Ａ点を経由してＢ点に移行する。その後、さらに強誘電体キャパシタ５０に選択電圧（−Ｖｓ）を印加すると状態はＣ点に移る。（論理値１の書き込み）。印加される電圧が０になると、今度は、Ｄ点に状態が移る（論理値１の記憶状態）。


【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】図１２
【補正方法】変更
【補正の内容】
【図１２】図４，図８に示す第１，第２，第３のメモリセルアレイに代用されるメモリセルアレイを示す図である。


【手続補正４】
【補正対象書類名】図面
【補正対象項目名】図４
【補正方法】変更
【補正の内容】
【図４】
2004220739.tif 000015
【手続補正５】
【補正対象書類名】図面
【補正対象項目名】図１１
【補正方法】変更
【補正の内容】
【図１１】
2004220739.tif 000016