(57)【要約】【課題】１Ｖ以下程度の低電圧電源の電圧を、中・大電力負荷への利用を図るために昇圧するＤＣ−ＤＣコンバータを提供する。【解決手段】本発明はＣＭＯＳ駆動段、ＭＯＳトランジスターと電気二重層キャパシターよりなる昇圧段、ゲートドライバー段、信号発生段より構成される。ＣＭＯＳ駆動段と昇圧段を構成する複数段接続されたＭＯＳトランジスターのゲート端子の各々のゲート保護回路を配慮し、昇圧動作に十分な振幅電圧値と信号発生段タイミング周期のゲートドライバー段出力を受け入れ可能とすることにより１Ｖ以下程度の低電圧電源の昇圧を実現した。あわせて昇圧段を構成するキャパシターとして電気二重層キャパシター等の超大容量キャパシターを適用する等で中・大電流対策を実現した。【選択図】          図７
2004357406.tif 000002
【特許請求の範囲】
【請求項１】
ＣＭＯＳ駆動段により駆動され、複数段接続された電気二重層キャパシターと、これら電気二重層キャパシターの充放電を制御する複数段接続されたＭＯＳトランジスター素子とを含む昇圧段において、
前記ＣＭＯＳ駆動段の電源端子は昇圧されるべき入力電源電圧系に接続されており、前記ＣＭＯＳ駆動段のゲート電極及び前記複数段接続されたＭＯＳトランジスター素子のゲート電極にはゲート保護用のツエナーダイオードと、前記昇圧されるべき電圧電源系とは別に設定された電源で動作するゲートドライバー出力が接続され、
前記ゲートドライバー出力を、前記ＣＭＯＳ駆動段と、複数段接続されたＭＯＳトランジスターのスイッチング制御による昇圧に十分な信号発生段のタイミング周期をもとにつくられた振幅電圧及び周期の信号として、前記ＣＭＯＳ駆動段ゲート端子と複数段接続されたＭＯＳトランジスターのゲート端子に供給することにより、低い入力電源電圧値でも昇圧動作が可能なことを特徴とするＤＣ−ＤＣコンバータ
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
太陽電池や燃料電池等の１Ｖ以下程度の低電圧電源電圧を、中・大電力負荷の用途への利用を図るために昇圧するＤＣ−ＤＣコンバータに関するものである。
【０００２】
【従来の技術】
近年環境問題対応等で、太陽電池や燃料電池等の活用が盛んになっている。これら太陽電池や燃料電池等のような発電素子の場合、出力電圧は素子あたり１Ｖ以下程度の低出力電圧である。
【０００３】
入力電圧が数Ｖ以上の昇圧回路は容易に入手可能であるものの、１Ｖ以下程度の低電圧でしかも中・大電流を扱う発電素子の電圧を直接高効率で昇圧出来るＤＣ−ＤＣコンバータの出現が望まれている。
【０００４】
従来、１．２−１．６Ｖ程度のボタン電池等の低電圧電源出力を数１０マイクロアンペア程度の微小電流消費の高抵抗負荷に対して高効率で昇圧するＤＣ−ＤＣコンバータとしては、たとえば「特許文献１」、「非特許文献１」、「非特許文献２」に示すようなＣＭＯＳシェンケル型ＤＣ−ＤＣコンバータがあり、電子腕時計、電卓、携帯用電子機器等の昇圧回路として使われてきた。その一事例を第１図に示す（「特許文献１」の第２図より要旨部分転載）。この第１図の例は上述のように、１．２−１．６Ｖ程度の低電圧電源出力を微小電流消費の高抵抗負荷に対して高効率で昇圧するＤＣ−ＤＣコンバータの３倍圧の場合の従来事例である。第２図は本発明の一事例であって、同じく３倍圧ＤＣ−ＤＣコンバータの場合において、１Ｖ以下の低電圧電源、数十ｍＡ程度以上の中・大電流出力負荷に適合させる場合の構成上の差異を示すため示したものである。
【０００５】
従来の方式と本発明方式との差異はＣＭＯＳ駆動段のゲートとＭＯＳトランジスタースイッチング素子群のゲートに印加する信号の電源系統の違いである。つまり従来方式はＣＭＯＳ駆動段のゲート保護回路の影響でゲート電圧振幅が入力電圧ＶＩＮに制限されているという制約があったのに対し、本発明では、ゲートドライバーの電源を別途配置し、それにより駆動されるＣＭＯＳ駆動段と昇圧段を構成する複数段接続されたＭＯＳトランジスターのゲート端子の各々のゲート保護回路を改善し、昇圧動作に十分な振幅電圧値と信号発生段タイミング周期のゲートドライバー段出力を受け入れ可能とすることにより１Ｖ以下程度の低電圧を実現したものである。あわせて昇圧段を構成するキャパシターとして超大容量キャパシターを適用する等で中・大電流対策を実現した。
【０００６】
次に本発明の特長である低電圧対応と大電流対応のうち、まず先に低電圧対応について述べる。「特許文献１」、「非特許文献１」、「非特許文献２」にも示されているように、Ｐ型ＭＯＳトランジスタースイッチング素子とＮ型ＭＯＳトランジスタースイッチング素子を相補接続したＣＭＯＳ駆動段はこの方式の昇圧回路の駆動回路として欠かせないものである。まず図３方式のＣＭＯＳ駆動段で、１Ｖ以下の電源電圧の昇圧実現が技術的に困難であった理由を説明する。
【０００７】
図３はＰ型ＭＯＳトランジスタースイッチング素子とＮ型ＭＯＳトランジスタースイッチング素子を組み合わせた実用的なＣＭＯＳ駆動回路である。ここでＣＭＯＳのゲート電極と両ソース電極端にそれぞれ接続されているＰＮジャンクションダイオードは、「非特許文献３」でも詳述されているように、静電気等サージ電圧によるゲート電極の絶縁破壊を防ぐためのものである。少なくとも「特許文献１」、「非特許文献１」、「非特許文献２」の作成当時（１９７０年代）に入手出来ていた市販のＭＯＳスイッチング素子やＰＭＯＳとＮＭＯＳを相補接続したＣＭＯＳ製品ではそのゲート端子に内部回路として静電対策のためのＰＮジャンクションダイオードがすでに組み込まれており取り外しも出来ないものもあった。このＰＮジャンクションダイオードは静電対策には有効であるものの、その有する順方向電圧のため、実際に市販ＭＯＳ部品を使って従来方式のＤＣ−ＤＣコンバータを構成しようとするとき、ＭＯＳのスイッチングを行わせるに必要なゲート電圧の確保が妨げられた。
【０００８】
つまり、ここでＰ型及びＮ型の各ＭＯＳトランジスタースイッチング素子のゲートスレシオルド電圧をＶｔｈ（簡単のためＰ型及びＮ型とも同一値と仮定する。）、ゲート印加電圧をＶｇ、電源電圧を（Ｖｄｄ−Ｖｓｓ）とすると、このＰＮジャンクションダイオードが存在する場合は、ＣＭＯＳ駆動回路を正常に機能するためのゲート印加電圧Ｖｇは、電源電圧（Ｖｄｄ−Ｖｓｓ）＞ゲート印加電圧Ｖｇ＞ゲートスレシオルド電圧Ｖｔｈ、の条件を満たさねばならない。
【０００９】
通常、Ｐ型及びＮ型の各ＭＯＳトランジスタースイッチング素子のゲートスレシオルド電圧Ｖｔｈは半導体プロセス上、実用的には１Ｖ以下に設計することは困難であり、これら各ＭＯＳトランジスタースイッチング素子の確実なオン状態を実現するには数Ｖ以上のゲート―ソース電圧が望まれる。
【００１０】
以上のことは、従来方式のＤＣ−ＤＣコンバータの昇圧段部分を構成するＰ型ＭＯＳトランジスタースイッチング素子またはＮ型ＭＯＳトランジスタースイッチング素子のゲート端子についてもＣＭＯＳ駆動段の場合と同様で、静電気サージ対策用のＰＮジャンクションダイオードが接続されているとゲート電圧が制限され、ＭＯＳトランジスタのオン条件を満たすことが出来ない。これらの原因が、総じて従来方式のＤＣ−ＤＣコンバータでは、太陽電池や燃料電池等の低電圧（１Ｖ以下程度）発電素子電圧でのＤＣ−ＤＣコンバータ昇圧動作が困難な理由となっていた。
【００１１】
次に、中・大電力対応については、少なくとも「特許文献１」、「非特許文献１」、「非特許文献２」の当時（１９７０年代）には、大電力ＭＯＳスイッチング素子や大容量キャパシターが普及していなかったため、そのような需要適用まで進むことができなかったというのが実情であろう。それに比べ電子腕時計、電卓、携帯用電子機器等の微小電流昇圧回路用途には市販ＭＯＳスイッチング素子や一般キャパシターによる実現の条件が揃っていたため実現が先行したものである。
【００１２】
【特許文献１】
森久光雄：特許公報昭６０−２８２３２、ＤＣ−ＤＣコンバータ
【非特許文献１】
森久光雄、八村健二、佐々木丈彦、中村功  ：ＣＭＯＳシェンケル型ＤＣ―ＤＣコンバータ、「日経エレクトロニクス」、
１９７３年１２月３日号、Ｐ９２−１０９、図４
【非特許文献２】
森久光雄著：  発明のプロセスとＴＲＩＺとの関連  （事例：液晶ウォッチ用
高効率ＤＣ−ＤＣコンバータ）  、第１４，１８，１９図
ｈｔｔｐ：／／ｗｗｗ．ｏｓａｋａ−ｇｕ．ａｃ．ｊｐ／ｐｈｐ／ｎａｋａｇａｗａ／ＴＲＩＺ／ｊｐａｐｅｒｓ／Ｍｏｒｉｈｉｓａ００１１０１／Ｍｏｒｉｈｉｓａ００１１０１．ｈｔｍｌ
（大阪学院大学  中川  徹  教授  ＴＲＩＺホームページ）
【非特許文献３】
Ｓ．Ｈ．ボールドマン：“ナノエレクトロニクスの落とし穴  静電気”日経サイエンス２００３年１月号、Ｐ８９
【００１３】
【発明が解決しようとする課題】
近年、環境問題対応等で、太陽電池や燃料電池等の、環境にクリーンな発電素子の電力用電源としての利用ニーズが増えてきた。しかしこれらの発電素子の発電出力電圧は１Ｖ以下程度であり、このような低電圧を昇圧出来る大電力用ＤＣ−ＤＣコンバータの実現は困難とされていた。
本発明は、このような１Ｖ以下の低電圧の発電素子の中・大電流でのＤＣ−ＤＣコンバータ昇圧動作を高効率で行うことを可能にするものである。
【００１４】
【課題を解決するための手段】
まず第１番目に、低電圧入力に対する課題解決の手段について述べる。
上述したようにＣＭＯＳ駆動回路のゲート端子静電気保護用の副目的で導入されているＰＮダイオードの存在により、ＭＯＳトランジスタースイッチング素子を駆動させるために必要なゲート電圧が制限されているのが、低電圧（１Ｖ程度以下）での昇圧が困難な基本的な理由であった。ゲート端子と両電源電圧端子間に接続されていたＰＮジャンクションダイオードはこのようにＭＯＳトランジスタースイッチング素子のゲート電圧を独立した電源系とするのに障害があるので廃止するとしても、何らかのかたちでゲート端子静電気保護対策が望まれる。それにはゲート電圧振幅値が多くとれる方式、例えば図４のようにツエナーダイオードクランプ方式のような静電気サージ対策方法が適当である。
これは、近年ＰＭＯＳまたはＮＭＯＳスイッチング素子のそれぞれ単体での市販品入手が容易になり、幸いこれらの製品のゲート端子には、静電保護用としてＰＮジャンクションダイオードにくらべ大幅な電圧余裕をもつツエナーダイオードが内部回路として一般的に組み込まれており、これを組み合わせて図４のようにＣＭＯＳ構成にすることが容易に出来るようになった。これによりＭＯＳのスイッチングに必要な十分なゲート電圧振幅の確保をする本発明の方式の実用化の条件がそろってきた。
【００１５】
なお、低電圧電源でのＭＯＳトランジスタのスイッチングを可能にする手段としては、ＭＯＳのゲートのドライブ信号をＭＯＳトランジスタの電源電圧（Ｖｄｄ−Ｖｓｓ）系から分離し独立した電源系とすべくゲートドライバー（ＧＤ）に必要な電源を別途あらかじめ設置する必要がある。この点は、従来方式では「特許文献１」第１ページ請求項記載のように、複数段接続されたＭＯＳトランジスタースイッチ素子のゲート電極には、特許文献１の第３図レベルコンバータ（本発明のゲートドライバー（ＧＤ）に相当する）供給電源を昇圧回路最終段に表われる最も高い昇圧電圧から得る等、動作に必要な電圧は自給されており、外部電源は必要としない（図１を参照）。これはこの方式が適用されていた応用製品は電子腕時計や電卓などの携帯用電子機器製品であり、電池を挿入してから昇圧機能が立ち上がるまでの一連のイニシアライズ動作も入力電源から自給しなければならないとの制約があったためである。
【００１６】
しかし本発明では、中・大電流での使用を目指しており、また必ずしも携帯用機器向けではないので動作に必要な電源を自給する必要も特になく、必要な小容量の電源を別途外部設置することに問題はない。
【００１７】
第２番目には、中・大電流対応についての課題解決の手段について述べる。
上述のように、「特許分献１」、「非特許文献１」、「非特許文献２」に示されている従来方式のＤＣ−ＤＣコンバータは微小電力負荷を対象にしていたので、キャパシター素子としては一般キャパシターで十分であった。キャパシター素子には、まず第６図に示すように一般キャパシター、電解キャパシタ、電気二重層キャパシター等が存在する。ここで中・大電流対応としてはより大容量キャパシターが有効であることは言うまでもない。特に電気二重層キャパシター等の超大容量キャパシターの出現によりキャパシタ容量は一般キャパシターより一挙に６桁程度に上昇した。このことは、上記従来のＤＣ―ＤＣコンバ―タでは対象にしている用途が数１０マイクロアンペア程度の軽負荷であったのが、概略６桁程度の改善、つまりアンペアオーダも可能との改善が見通せることを意味する。
【００１８】
また、大容量のキャパシターへの充電を短時間で効率的に果たすため、ＭＯＳトランジスタースイッチ素子としては低ＯＮ抵抗のパワーＭＯＳトランジスターが有効であることは言うまでも無い。ＭＯＳトランジスタースイッチング素子については、最近ハイパワー化も著しくそのオン抵抗も１０ミリオーム以下と、「特許分献１」に示された１９７０年代のＭＯＳトランジスタースイッチング素子のオン抵抗が１０Ｋオーム程度であった状況に比べると、６桁程度小さくなっており、中・大電流対応に有効である。
【００１９】
【発明の実施の形態】
すでに「従来の技術」の項で、図２にもとづき本発明の構成の概要を従来方式（図１）との差異を中心に解説した。また実現のための個々の課題は「発明が解決しようとする課題」の項で、手段については「課題を解決するための手段」の項で説明した。本「発明の実施の形態」の項では、それらの前提を踏まえ、実際の実施事例を通じて説明を行うものである。
【００２０】
図７は本発明の方式による５倍圧の昇圧回路の事例である。構成は、大きくはＣＭＯＳ駆動段、昇圧段、ゲートドライバー段、信号発生段よりなる。
【００２１】
まず第１に本発明での低電圧における動作は、ＣＭＯＳ駆動段と、複数段接続されたＭＯＳトランジスターのゲート端子にスイッチング制御による昇圧に十分な振幅電圧値（＋ＶＨ〜−ＶＬ）が、ＣＭＯＳ駆動段の電源電圧に拘束されずに、別途信号発生段によるタイミング信号周期のもとに供給されるようにすることにより実現している。
【００２２】
ここで、この実現には「発明が解決しようとする課題」の項でもすでに述べたように、近年ＰＭＯＳまたはＮＭＯＳスイッチング素子のそれぞれ単体での市販品入手が可能になり、これを組み合わせてＣＭＯＳを構成することも容易に出来るようになったことが大きく寄与している。幸いこれらの製品のゲート端子には、静電保護用としてＰＮジャンクションダイオードにくらべ大幅な電圧制限余裕をもつツエナーダイオードが一般的に内部回路として組み込まれている。そのためＭＯＳのスイッチングに必要なゲート電圧振幅の確保が可能となり、その結果、大振幅のゲート電圧が必要な本発明の方式が実現し、昇圧すべき電源電圧が限りなく０Ｖに近い場合にも使えるようになった。
【００２３】
図８は、図７の５倍圧の昇圧回路において、信号発生段からの信号をもとに、ＣＭＯＳ駆動段のゲート端子と昇圧段のＭＯＳトランジスターのゲート端子に駆動に必要なゲート電圧を供給し入力電圧ＶＳＳが昇圧されるプロセスのタイムチャ−トの概要を示したものである。
【００２４】
第２の課題である大電流を処理するための基本的方策としては、上述のように昇圧回路を構成する原理となるキャパシターの容量を大きくすることと、ＭＯＳトランジスタースイッチング素子のオン抵抗が小さいことが決め手となる。
【００２５】
大電流対策としてはキャパシター素子としては図６に示すなかで、電気二重層キャパシター等の超大容量キャパシターを適用する。「発明が解決しようとする課題」の項のなかですでに述べたように、電気二重層キャパシター等の超大容量キャパシターの出現によりキャパシタ容量は一挙に６桁程度に上昇した。このことは、上記従来のＤＣ―ＤＣコンバ―タでは対象にしている用途が１０マイクロアンペア程度の軽負荷であったのが、概略６桁以上の改善、つまりアンペアオーダ程度が見通せることを意味する。
【００２６】
また、大電流対策として、ハイパワー化の著しい現状のＭＯＳトランジスタースイッチング素子では、オン抵抗も１０ミリオーム以下のものは容易に得られるので、さらに有利になっている。
【００２７】
【実施例】
本発明の実施例として、図７の５倍圧回路において、大電流対策としてスイッチ素子には低ＯＮ抵抗のパワーＭＯＳトランジスター素子を使い、電気二重層キャパシターの容量を２２Ｆ（ファラッド）とした場合の実験を行った。結果は、入力電源電圧０．５Ｖ、駆動周波数６．３ＫＨｚの場合、負荷抵抗５０Ωで出力電圧２．１Ｖ（負荷電流４０ｍＡ）が得られた。従来方式の事例では、入力電源電圧１．５Ｖの場合で１ＭΩ程度の高抵抗負荷で出力電圧数Ｖ程度（負荷電流数マイクロＡ程度）であることと比較した場合、本方式の場合３桁以上の大電流に対応出来ること、入力電源電圧１Ｖ以下の昇圧が可能であることが確認された。
【００２８】
【発明の効果】
１Ｖ程度以下の低電圧の太陽電池や燃料電池等の発電素子出力を、数十ｍＡ以上の中・大電流出力負荷に昇圧する実用的ＤＣ−ＤＣコンバータが可能になった。特に従来では困難と思われる０Ｖ近くの低電源電圧でも昇圧出来るのが特徴である。
【００２９】
大電流対策としてスイッチ素子には低ＯＮ抵抗のパワーＭＯＳトランジスター、キャパシター素子としては電気二重層キャパシター等の超大容量キャパシターを適用することにより、従来では不可能であった中・大電力の昇圧の見通しが得られる。
【００３０】
本発明ではゲートをドライブするゲートドライバーの外部電源が必要であるが、昇圧回路として目指す負荷電流は少なくとも数１０ｍＡ以上であるのに対して、ゲートドライブ段の消費電流は精々１ｍＡ程度に可能であり、それによるＤＣ−ＤＣコンバータとしての効率低下は少ない。
【００３１】
なお、スイッチング型のＤＣ−ＤＣコンバータはインダクタを使用することによるスイッチングノイズ発生が大電流になるほど大きいのが欠点となっていた。しかし、パワーＭＯＳトランジスターとキャパシターの組み合わせの本発明の方式は、大電力であってもスイッチングノイズ発生の少ない、おとなしい昇圧回路であると言える。
【００３２】
本考案は、太陽電池、燃料電池等に限らず、低電圧、中・大電流の昇圧が望まれる場合の電圧増倍機能を有する技術である。
【図面の簡単な説明】
【図１】従来方式ＤＣ−ＤＣコンバータ（３倍圧）の事例である。
【図２】本発明方式ＤＣ−ＤＣコンバータ（３倍圧）の事例である。
【図３】ＰＮジャンクションダイオードクランプ方式ＣＭＯＳの構成である。
【図４】ツエナーダイオードクランプ方式ＣＭＯＳの構成である。
【図５】ダイオードクランプ方式によるゲート入力可能電圧振幅の違いを示す。
【図６】キャパシターの種類と容量範囲を示す。
【図７】本発明方式ＤＣ−ＤＣコンバータ（５倍圧）の全体構成例である。
【図８】入力電圧ＶＩＮが昇圧されるプロセスのタイムチャ−ト概要である。
【符号の説明】
ＯＳＣ    信号発生器
Ｖ０１  信号発生器出力
ＶＤＤ（＝ＧＮＤ）  基準電位
ＶＳＳ      低電圧電位
ＶＧ  ゲートドライバー電圧
ＶＩＮ    入力電源電圧
ＶＯＵＴ  出力電圧
ＤＲ１  ＣＭＯＳ駆動段（ＰＮジャンクションダイオードクランプ方式）
ＤＲ２  ＣＭＯＳ駆動段（ツエナーダイオードクランプ方式）
Ｃ１〜Ｃ５  キャパシター
Ｍ１〜Ｍ１４  ＭＯＳトランジスター
ＧＤ  ゲートドライバー
ＧＤ１  ゲートドライバー１
ＧＤ２  ゲートドライバー２
＋ＶＨ  ゲートドライバー高電位電圧
−ＶＬ  ゲートドライバー低電位電圧
＋Ｖｈ  信号発生器電源電圧
ＲＬ  出力負荷抵抗
ＰＭＯＳ  Ｐ型ＭＯＳトランジスター
ＮＭＯＳ  Ｎ型ＭＯＳトランジスター
Ｄｐｎ    ＰＮジャンクション方式クランプダイオード
Ｄｚ      ツエナー方式クランプダイオード
Ｖｉｎ    ＣＭＯＳ駆動段入力端子
Ｖｏｕｔ  ＣＭＯＳ駆動段出力端子
【図１】
2004357406.tif 000003
【図２】
2004357406.tif 000004
【図３】
2004357406.tif 000005
【図４】
2004357406.tif 000006
【図５】
2004357406.tif 000007
【図６】
2004357406.tif 000008
【図７】
2004357406.tif 000009
【図８】
2004357406.tif 000010