(57)【要約】【課題】半導体装置において、互いに隣接するビット線どうしのうちの一方のビット線で発生する干渉ノイズが他方のビット線に混入しないようにして、この混入により高速動作を阻害するという問題を、メモリセルアレイ部における面積を増大させることなく、メモリセルレイアウトのみで解決する。【解決手段】ソースに接続されたスイッチングトランジスタと、一方の電極が前記ソースと接続されたデータ蓄積用のストレージキャパシタとを具備したメモリセルを有する。前記スイッチングトランジスタのドレインと接続されたデータの入出力線であるビット線４０、４１が、隣り合うビット線と異なる金属配線層で構成された階層構造で形成されており、前記階層構造で形成されたビット線よりも上層側の空き領域に、シールドビット線４９が設けられている。【選択図】　　　図１
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【特許請求の範囲】
【請求項１】
ソースに接続されたスイッチングトランジスタと、一方の電極が前記ソースと接続されたデータ蓄積用のストレージキャパシタとを具備したメモリセルを有し、前記スイッチングトランジスタのドレインと接続されたデータの入出力線であるビット線が、隣り合うビット線と異なる金属配線層で構成された階層構造で形成されており、前記階層構造で形成されたビット線よりも上層側の空き領域にシールドビット線が設けられていることを特徴とする半導体記憶装置。
【請求項２】
隣り合うビット線の階層を交互に入れ替えて配置したことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
ビット線よりも下層側の空き領域がプレート裏打ち領域として構成されていることを特徴とする請求項１または２記載の半導体記憶装置。
【請求項４】
ソースが互いに接続された第１のスイッチングトランジスタおよび第２のスイッチングトランジスタと、一方の電極が前記ソースと接続されたデータ蓄積用のストレージキャパシタとをそれぞれが具備した、複数のメモリセルと、
前記第１のスイッチングトランジスタのドレインと接続された第１層金属配線でそれぞれが形成された、データの入出力線である複数の第１のビット線と、
前記第２のスイッチングトランジスタのドレインと接続されるとともに、前記第１のビット線と交互に階層構造で配置される第２層金属配線でそれぞれが形成された、データの入出力線である複数の第２のビット線と、
を有することを特徴とする半導体記憶装置。
【請求項５】
隣り合うデータの入出力線である第１のビット線と第２のビット線の階層を交互に入れ替えて配置したことを特徴とする請求項４記載の半導体記憶装置。
【請求項６】
階層構造をとるデータの入出力線であるビット線よりも上層側の空き領域にシールドビット線が設けられていることを特徴とする請求項４または５記載の半導体記憶装置。
【請求項７】
ビット線よりも下層側部の空き領域がプレート裏打ち領域として構成されていることを特徴とする請求項４から６までのいずれか１項記載の半導体記憶装置。
【請求項８】
階層構造を用いて形成されたデータの入出力線である第１のビット線と第２のビット線との並びを、センスアンプ列単位で交互に入れ替えて配置したことを特徴とする請求項４記載の半導体記憶装置。
【請求項９】
隣り合うデータの入出力線である第１のビット線と第２のビット線の階層を交互に入れ替えて配置したことを特徴とする請求項８記載の半導体記憶装置。
【請求項１０】
階層構造をとるデータの入出力線であるビット線よりも上層側の空き領域にシールドビット線が設けられていることを特徴とする請求項８または９記載の半導体記憶装置。
【請求項１１】
ビット線よりも下層側の空き領域がプレート裏打ち領域として構成されていることを特徴とする請求項８から１０までのいずれか１項記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体記憶装置に関し、特に、ダイナミック・ランダム・アクセス・メモリ回路（ＤＲＡＭ）等からなる半導体記憶装置であって、例えば１つのメモリセルに２つのトランジスタと１つのストレージキャパシタとを有して、メモリセルアレイ部のレイアウト設計に有効な、半導体記憶装置に関するものである。
【０００２】
【従来の技術】
以下、半導体記憶装置として、米国特許第５８５６９４０号に開示されているデュアルワード線およびデュアルビット線方式による「省待ち時間（ｌｏｗ　ｌａｔｅｎｃｙ）ＤＲＡＭセル」について、図面を参照しながら説明する。省待ち時間ＤＲＡＭセルは、１メモリセル当たり２つのトランジスタおよび１つのストレージキャパシタを有し、各メモリセルがそれぞれ２本ずつのワード線およびビット線と接続されている。
【０００３】
図２０は、従来の「省待ち時間ＤＲＡＭセル」を有する半導体記憶装置のメモリセルの構成を示す回路図である。この図２０に示すメモリセル２０は、第１のトランジスタ２２と、第２のトランジスタ２３と、ストレージキャパシタ２４とを有し、例えば、第１のトランジスタ２２では、ゲートが第１のワード線ＷＬａと接続され、ドレインが第１のビット線ＢＬａと接続され、ソースがストレージノード２１と接続され、第２のトランジスタ２３では、ゲートが第２のワード線ＷＬｂと接続され、ドレインが第２のビット線ＢＬｂと接続され、ソースがストレージノード２１と接続され、ストレージキャパシタ２４では、一方の電極がストレージノード２１と接続され、他方の電極がセルプレートとなるように構成されている。
【０００４】
このようにメモリセル２０は、１つのストレージキャパシタ２４に対して独立に制御可能な第１のトランジスタ２２と第２のトランジスタ２３とを有している。したがって、メモリセル２０においては、第１のワード線ＷＬａ、第１のトランジスタ２２、第１のビット線ＢＬａによるアクセスと、第２のワード線ＷＬｂ、第２のトランジスタ２３、第２のビット線ＢＬｂによるアクセスとの間で、インターリーブ動作を行うことができる。これにより、一方のビット線でプリチャージ等を行っている間に他方のビット線を用いてメモリセル２０にアクセスすることができるため、読み出し動作および書き込み動作を高速に行うことができる。
【０００５】
【特許文献１】
米国特許第５８５６９４０号
【０００６】
【発明が解決しようとする課題】
しかしながら、前記従来の「省待ち時間ＤＲＡＭセル」を有する半導体記憶装置においては、データの入出力線である隣接するビット線に対してインターリーブ動作を行うため、第１のビット線ＢＬａ（ｎ）（ｎ＝０，１，２，…）および第２のビット線ＢＬｂ（ｎ）（ｎ＝０，１，２，…）が互いに動作すると、このときのビット線電位の変化によるカップリングノイズが隣接するビット線に混入し、高速動作を阻害するという技術的課題を有している。
【０００７】
本発明は、かかる点に鑑み、高速動作を阻害するという前記の問題を、メモリセルアレイ部における面積を増大させることなく、メモリセルレイアウトのみで解決し、互いに隣接するビット線どうしのうちの一方のビット線で発生する干渉ノイズが他方のビット線に混入しないようにする半導体記憶装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】
前記の課題を解決するために請求項１の発明が講じた解決手段は、ソースに接続されたスイッチングトランジスタと、一方の電極が前記ソースと接続されたデータ蓄積用のストレージキャパシタとを具備したメモリセルを有し、前記スイッチングトランジスタのドレインと接続されたデータの入出力線であるビット線が、隣り合うビット線と異なる金属配線層で構成された階層構造で形成されており、前記階層構造で形成されたビット線よりも上層側の空き領域にシールドビット線が設けられているようにしたものである。
【０００９】
このような構成であると、メモリセルを構成するデータの入出力線である第１のビット線と、この第１のビット線と隣接する第２のビット線とを、異なる金属配線層で構成して階層型ビット線構造とするとともに、階層構造によって形成され配置されたビット線よりも上層側の空き領域に、シールドビット線を設けたため、一方のビット線で発生する干渉ノイズが他方のビット線に混入することを防止できる。
【００１０】
請求項２の発明では、隣り合うビット線の階層を交互に入れ換えて配置したものである。
このような構成であると、異なる金属配線層で構成されることによるビット線に乗る負荷を均等に分配することができる。
【００１１】
請求項３の発明では、ビット線よりも下層側の空き領域がプレート裏打ち領域として構成されているようにしたものである。
このような構成であると、プレート電極の低抵抗化を図ることができ、ビット線−セルプレート間容量からの干渉ノイズを削減することができる。
【００１２】
請求項４の発明では、ソースが互いに接続された第１のスイッチングトランジスタおよび第２のスイッチングトランジスタと、一方の電極が前記ソースと接続されたデータ蓄積用のストレージキャパシタとをそれぞれが具備した、複数のメモリセルと、前記第１のスイッチングトランジスタのドレインと接続された第１層金属配線でそれぞれが形成された、データの入出力線である複数の第１のビット線と、前記第２のスイッチングトランジスタのドレインと接続されるとともに、前記第１のビット線と交互に階層構造で配置される第２層金属配線でそれぞれが形成された、データの入出力線である複数の第２のビット線と、を有するようにしたものである。
【００１３】
このような構成は前記の「省待ち時間（ｌｏｗ　ｌａｔｅｎｃｙ）ＤＲＡＭセル」にもとづいたものであるが、第１のビット線と第２のビット線とは階層構造をとることにより、同じ金属配線層が隣接しておらず、したがってビット線どうしの間の干渉をビット線間ピッチを拡大することなく防止することができる。
【００１４】
請求項５の発明では、隣り合うデータの入出力線である第１のビット線と第２のビット線の階層を交互に入れ替えて配置したものである。
このような構成であると、異なる金属配線層で構成されることによるビット線に乗る負荷を均等に分配することができる。
【００１５】
請求項６の発明では、階層構造をとるデータの入出力線であるビット線よりも上層側の空き領域にシールドビット線が設けられているようにしたものである。
このような構成であると、シールドビット線のシールド効果により、ビット線どうしの間の干渉のノイズを抑えることができる。
【００１６】
請求項７の発明では、ビット線よりも下層側の空き領域がプレート裏打ち領域として構成されているようにしたものである。
このような構成であると、プレート電極の低抵抗化を図ることができ、ビット線−セルプレート間容量からの干渉ノイズを削減することができる。
【００１７】
請求項８の発明では、階層構造を用いて形成されたデータの入出力線である第１のビット線と第２のビット線との並びを、センスアンプ列単位で交互に入れ替えて配置したものである。
【００１８】
このような構成は、例えば第１のビット線ＢＬａ（ｎ）と第２のビット線ＢＬｂ（ｎ）の並びを具体的にａ，ｂ，ｂ，ａ，ａ，ｂ，ｂ，ａ，…というようにセンスアンプ列単位で一対ごとに交互に入れ替えて、同一ポートを隣接して配置するものであり、これにより、第１のワード線と第２のワード線との配線の一部を曲げて作成することができて、このためデータ蓄積用のストレージキャパシタのレイアウト面積を増やすことができ、メモリセルアレイの全体の面積を増加させることなく、メモリセル容量を増やすことができる。
【００１９】
請求項９の発明では、隣り合うデータの入出力線である第１のビット線と第２のビット線の階層を交互に入れ替えて配置したものである。
このような構成であると、互いに隣接する第１のビット線と第２のビット線とに対してインターリーブ動作を行う際に、ビット線電位の変化により一方のビット線で発生する高速動作を阻害するカップリングノイズが隣接するビット線に混入することのないメモリセルレイアウト構造をとることが可能となる。
【００２０】
請求項１０の発明では、階層構造をとるデータの入出力線であるビット線よりも上層側の空き領域にシールドビット線が設けられているようにしたものである。
【００２１】
このような構成であると、シールドビット線のシールド効果により、ビット線どうしの間の干渉のノイズを抑えることができる。
請求項１１の発明では、ビット線よりも下層側の空き領域がプレート裏打ち領域として構成されているようにしたものである。
【００２２】
このような構成であると、プレート電極の低抵抗化を図ることができ、ビット線−セルプレート間容量からの干渉ノイズを削減できる。
【００２３】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しながら説明する。
（第１の実地の形態）
図２は第１の実施の形態に係るメモリセルの回路構成を示している。図２に示すようにメモリセル３０はスイッチングトランジスタ３２とストレージキャパシタ３３とを有する。スイッチングトランジスタ３２は、ゲートがワード線ＷＬと接続され、ドレインがビット線ＢＬと接続され、ソースがストレージノード３１と接続されている。ストレージキャパシタ３３は、一方の電極がストレージノード３１と接続され、他方の電極がセルプレートとなる。ここではメモリセル３０を１Ｔｒ１Ｃセルと呼ぶ。
【００２４】
図１は本発明の第１の実施の形態の半導体記憶装置におけるメモリセルアレイの模式的なレイアウト構成を示すものである。ここでは、それぞれが行方向にのびるビット線ＢＬｌ（ｎ＝０，２，…）４０およびＢＬｍ（ｍ＝１，３，…）４１と、シールドビット線４９とが設けられている。
【００２５】
図３は、図１のレイアウト構成からシールドビット線４９を取り除いたものに相当する構成を示した図である。以下、この図３を用いて、メモリセルアレイの模式的なレイアウト構成を詳細に説明する。それぞれが行方向にのびるビット線ＢＬｌ（ｎ＝０，２，…）４０およびＢＬｍ（ｍ＝１，３，…）４１は、交互に設けられ異なる金属配線層で構成されている。ここで４２はワード線ＷＬで、ビット線４０、４１の方向と交差する向きに配置され、メモリセルを選択的にビット線４０、４１に接続するトランジスタのゲート電極として働くポリシリコン配線にて作成されている。４３はメモリセルキャパシタ、４４はメモリセルトランジスタ、４５はビット線とメモリセルトランジスタとを電気的に接続するコンタクトである。
【００２６】
図１に示すレイアウト構成は、この図３のレイアウト構成と同様の構成に対し、ビット線４０よりも上層側の空き領域にシールドビット線４９が設けられたものである。
【００２７】
このような構成であると、シールドビット線４９のシールド効果によりビット線間干渉のノイズを抑えることができる。また、図３に示すように隣接するビット線ＢＬｌ４０とビット線ＢＬｍ４１が異なる金属配線層で形成されることによっても、ビット線間ピッチを拡大することなしにビット線間の干渉ノイズを抑えることができ、これによる干渉ノイズの抑制効果と、上記シールドビット線４９による干渉ノイズの抑制効果との相乗効果を期待することができる。
（第２の実地の形態）
図４は、本発明の第２の実施の形態の半導体記憶装置におけるメモリセルアレイの模式的なレイアウト構成を示すものであり、図５は図４におけるＡ−Ａ線で切ったときの断面の模式図である。上述の第１の実施の形態のものと同様に、それぞれが行方向に伸びるビット線ＢＬｌ（ｌ＝０，２，…）６０およびＢＬｍ（ｍ＝１，３，…）６１が異なる金属配線層で構成されており、ビット線６０の上層の空き領域にシールドビット線６２が配置してある。
【００２８】
図５において、ビット線コンタクト等は省略してある。ビット線ＢＬｌ６０とビット線ＢＬｍ６１とは階層構造を取っており、下層の金属配線で形成されたビット線の階層部にはシールドビット線６２を配置してある。そのシールド効果により、ビット線間干渉のノイズが抑えられる。
（第３の実施の形態）
図６は、本発明の第３の実施の形態の半導体記憶装置におけるメモリセルアレイの模式的なレイアウト構成を示すものである。それぞれが行方向に伸びるビット線ＢＬｌ（ｌ＝０，２，…）５０およびＢＬｍ（ｍ＝１，３，…）５１は、それぞれ、異なる金属配線層５２、５３が交互に配置されるように構成されている。また、図示は省略されているが、図１および図４〜図５に示したものと同様のシールドビット線が、この図６のメモリセルアレイにおいても設けられている。
【００２９】
これにより、階層の違いによってビット線５０、５１に乗る負荷を均等にさせることができる。かつビット線５０、５１どうしの間の干渉のノイズを抑制可能であることと、シールドビット線によって干渉ノイズを抑制可能であることとの相乗効果によって、ビット線どうしの間の干渉ノイズを確実に抑制することができる。
【００３０】
なお、図では１つのメモリセルごとに配線層を入れ替えてあるが、２つ以上のメモリセル単位で配線層を入れ替えても同様である。
（第４の実地の形態）
図７は、本発明の第４の実施の形態の半導体記憶装置における１Ｔｒ１Ｃメモリセルの模式的な構成を示すものであり、それぞれが行方向にのびるビット線ＢＬｌ（ｌ＝０，１，２，…）８０およびＢＬｍ（ｍ＝０，１，２，…）８１は、交互に設けられ異なる金属配線層で構成されている。８５はワード線で、ビット線８０、８１と交差する向きに配置され、メモリセルを選択的にビット線に接続するトランジスタのゲート電極として働くポリシリコン配線にて作成されている。８２はメモリセルキャパシタ、８３はメモリセルトランジスタであり、８４はセルプレートの裏打ち領域を示す。
【００３１】
ここでは、金属配線を用いて階層構造によって設けられたデータの入出力線であるビット線８１の下層部の空き領域に、下層の金属配線によってプレートの裏打ち領域８４を形成したものである。それによりプレート電極の低抵抗化が図れ、ビット線−セルプレート間の干渉ノイズを削減できる。
（第５の実地の形態）
図８は、本発明の第５の実施の形態の半導体記憶装置におけるメモリセルアレイの模式的な構成を示すものである。第１のビット線ＢＬａ（ｎ＝０，１，２，…）の一端部には第１のセンスアンプ系回路９Ａがそれぞれ設けられ、第２のビット線ＢＬｂ（ｎ＝０，１，２，…）における第１のセンスアンプ系回路９Ａと反対側の端部には第２のセンスアンプ系回路９Ｂがそれぞれ設けられている。
【００３２】
また、それぞれが第１のビット線ＢＬａ（ｎ）および第２のビット線ＢＬｂ（ｎ）と交差する第１のワード線ＷＬａ（ｊ＝０，１，２，…）および第２のワード線ＷＬｂ（ｊ＝０，１，２，…）は、列方向に交互にのびるように設けられている。９０は２Ｔｒ１Ｃセルである。
【００３３】
図９は、本実施の形態に係る２Ｔｒ１Ｃセル９０の回路構成を示している。図９に示すように第１のワード線ＷＬａおよび第２のワード線ＷＬｂと、第１のビット線ＢＬａおよび第２のビット線ＢＬｂとにより囲まれている領域には、それぞれメモリセル９０が設けられている。また、２Ｔｒ１Ｃセル９０は、第１のスイッチトランジスタ１０２と、第２のスイッチトランジスタ１０３と、ストレージキャパシタ１０４とを有している。第１のスイッチトランジスタ１０２は、ゲートが第１のワード線ＷＬａと接続され、ドレインが第１のビット線ＢＬａと接続され、ソースがストレージノード１０１と接続されている。第２のスイッチトランジスタ１０３は、ゲートが第２のワード線ＷＬｂと接続され、ドレインが第２のビット線ＢＬｂと接続され、ソースがストレージノード１０１と接続されている。ストレージキャパシタ１０４は、一方の電極がストレージノード１０１と接続され、他方の電極がセルプレートとなるように構成されている。
【００３４】
図１０は、２Ｔｒ１Ｃセルにおけるメモリセルアレイの模式的なレイアウト構造図である。ここで、１１０は第１層金属配線にて形成されたビット線ＢＬａ（ｎ）、１１１は第２層金属配線にて形成されたビット線ＢＬｂ（ｎ）、１１２はビット線１１０、１１１と交差する向きに配置されメモリセルを選択的にビット線に接続するトランジスタのゲート電極として働くポリシリコン配線にて形成されたワード線ＷＬａ、１１３はワード線１１２と同様に形成されたワード線ＷＬｂである。１１４はメモリセルキャパシタ、１１５はメモリセルトランジスタ、１１６はビット線１１０、１１１とメモリセルトランジスタとを電気的に接続するコンタクトである。
【００３５】
図１１は２Ｔｒ１Ｃセルを有する半導体記憶装置によるポートａおよびポートｂのそれぞれのビット線電位ＢＬａおよびＢＬｂの電位変化のタイミングチャートである。例えばポートａに着目すると、このポートａのプリチャージ動作時におけるポートｂのセンス時に干渉ノイズが乗ってしまい、増幅動作に影響を及ぼし高速動作を阻害することになる。しかし、前記により説明したようなメモリセルレイアウト構造をとることにより、本実施の形態に係る２Ｔｒ１Ｃセルを有する半導体記憶装置において、例えば読み込み動作時には、それぞれの第１のビット線と第２のビット線は階層構造をとることにより同金属配線層では隣接しておらず、ビット線ＢＬａ（ｎ）、ＢＬｂ（ｎ）どうしの干渉を、ビット線間ピッチを拡大することなく防止することができる。
（第６の実地の形態）
図１２は、本発明の第６の実施の形態の半導体記憶装置における、前述の２Ｔｒ１Ｃメモリセルのメモリセルアレイの模式的なレイアウト構成を示すものである。それぞれが行方向に伸びるビット線ＢＬａ（ｎ＝０，１，２，…）１３０およびＢＬｂ（ｎ＝０，１，２，…）１３１は、異なる金属配線層が交互に入れ替わるように構成されている。このような構成であると、階層の違いによりビット線に乗る負荷を均等させることができ、かつビット線間の干渉にもとづくノイズが抑えられる。また図ではメモリセルごとに配線層を入れ替えてあるが、２つ以上のメモリセル単位で配線層を入れ替えても同様である。
（第７の実地の形態）
図１３は、本発明の第７の実施の形態の半導体記憶装置における前述の２Ｔｒ１Ｃメモリセルアレイの模式的なレイアウト構成を示すものである。それぞれが行方向に伸びるビット線ＢＬａ（ｎ）１４０およびＢＬａ（ｎ＋１）１４１が上層の金属配線層で構成されており、下層の金属配線で構成されたビット線の上層の空き領域である階層部にはシールドビット線１４２が配置されている。
【００３６】
このような構成であると、シールドビット線１４２のシールド効果によりビット線１４０、１４１どうしの間の干渉のノイズが抑えられる。またこの実施の形態は、前述の第５および第６の実施の形態と組み合わせることによって、より大きな効果が得られるものである。
（第８の実地の形態）
図１４は本発明の第８の実施の形態の半導体記憶装置における前述の２Ｔｒ１Ｃメモリセルアレイの模式的なレイアウト構成を示すものである。この実施の形態の半導体装置においては、それぞれが行方向にのびるビット線ＢＬａ（ｎ＝０，１，２，…）１５０およびＢＬｂ（ｎ＝０，１，２，…）１５１は、交互に設けられるとともに、互いに異なる金属配線層で構成されている。１５２はワード線ＷＬａで、ビット線１５０、１５１と交差する向きに配置され、メモリセルを選択的にビット線１５０、１５１に接続するトランジスタのゲート電極として働くポリシリコン配線にて作成されている。１５３は、ワード線ＷＬａ１５２と同様に形成されたワード線ＷＬｂである。１５４はメモリセルキャパシタ、１５５はメモリセルトランジスタであり、また１５６はセルプレートの裏打ち領域を示す。
【００３７】
すなわち、この第８の実施の形態における半導体記憶装置は、金属配線を用いて階層構造によって設けられたデータの入出力線であるビット線１５１の下層の空き領域に金属配線によってプレートの裏打ち１５６を行ったものである。それにより、プレート電極の低抵抗化を図ることができて、ビット線−セルプレート間の干渉ノイズを削減することができる。
（第９の実地の形態）
図１５は、本発明の第９の実施の形態の半導体記憶装置における前述の２Ｔｒ１Ｃメモリセルアレイの模式的なレイアウト構成を示すものである。第１のビット線ＢＬａ（ｎ）の一端部には第１のセンスアンプ系回路１６Ａがそれぞれ設けられ、第２のビット線ＢＬｂ（ｎ）における第１のセンスアンプ系回路１６Ａとは反対側の端部には第２のセンスアンプ系回路１６Ｂがそれぞれ設けられている。ここで、第１のビット線ＢＬａ（ｎ）と第２のビット線ＢＬｂ（ｎ）の並びは、一対ごとの交互になっている。ＷＬａ（ｊ）（ｊ＝０，１，２，…）は第１のワード線、ＷＬｂ（ｊ）（ｊ＝０，１，２，…）は第２のワード線、９０は２Ｔｒ１Ｃセルである。
【００３８】
図１６は本実地の形態におけるメモリセルレイアウト図を示したものである。第１のビット線ＢＬａ（ｎ）１７１と第２のビット線ＢＬｂ（ｎ）１７２が同ポートで隣接するような構成を取ることにより、ワード線ＷＬａ１７３、ＷＬｂ１７４を曲げて形成する空間を確保でき、メモリセルキャパシタ１７５のレイアウトを加工することができる。それにより、メモリセルアレイのレイアウト面積を増加させることなしに、メモリセルキャパシタサイズを大きくすることができ、メモリセル容量を増やすことができる。
（第１０の実地の形態）
図１７は、本発明の第１０の実施の形態の半導体記憶装置にもとづく、前記第９の実地の形態における２Ｔｒ１Ｃメモリセルにおけるメモリセルアレイの模式的なレイアウト構成を示すものである。それぞれが行方向に伸びるビット線ＢＬａ（ｎ＝０，１，２，…）１８０およびＢＬｂ（ｎ＝０，１，２，…）１８１は、それぞれ、異なる金属配線層が交互に入れ替わるように構成されている。これにより階層の違いによりビット線１８０、１８１に乗る負荷を均等化させることができ、かつビット線１８０、１８１どうしの間の干渉のノイズを抑えることができる。また図ではメモリセルごとに配線層を入れ替えてあるが、２つ以上のメモリセル単位で配線層を入れ替えても同様である。
（第１１の実地の形態）
図１８は、本発明の第１１の実施の形態の半導体記憶装置にもとづき、前記第９の実地の形態における２Ｔｒ１Ｃメモリセルにおいて、第１のビット線ＢＬａ（ｎ）１９０とＢＬａ（ｎ＋１）１９１との間に同層の金属配線で形成されたシールドビット線１９２を配置したものである。これによりビット線１９０、１９１どうしの間のピッチを開けてメモリセルアレイ部のレイアウト面積を増大させることなしに、ビット線１９０、１９１どうしの間の干渉のノイズを抑えることができる。またこの第１１の実施の形態は、第１０の実施の形態と組み合わせることによって、より大きな効果が得られる。
（第１２の実地の形態）
図２０は、本発明の第１２の実施の形態の半導体記憶装置にもとづく、前記第９の実施の形態における２Ｔｒ１Ｃメモリセルの模式的な構成を示すものである。ここで、２００は、セルプレートの裏打ち領域を示す。すなわち、ここでは、第９の実施の形態の半導体記憶装置において、上層の金属配線によって設けられたビット線の下層の空き領域に、下層の金属配線によってプレートの裏打ち２００を行ったものである。それにより、プレート電極の低抵抗化を図ることができ、ビット線−セルプレート間の干渉ノイズを削減することができる。なお、１７１、１７２はビット線、１７３、１７４はワード線である。
【００３９】
なお、以上においては実施の形態にもとづきレイアウト図を用いて本発明を説明したが、本発明は前記実施の形態のみに限定されるものではなく、その要旨を逸脱しない範囲で変更可能である。例えば、上記実施の形態の半導体記憶装置においてはＤＲＡＭに適用した場合について説明を行ったが、ＤＲＡＭに限定されるものではなく、他の半導体メモリについても広く適用可能であり、特に高速化により隣接するビット線間の干渉ノイズの削減が要求される半導体メモリに適用可能である。
【００４０】
【発明の効果】
以上のように本発明によれば、階層型のビット線構造のメモリセルを設けるとともに、シールドビット線を配置したことにより、隣接するビット線間にレイアウト面積を増大させることなく、隣接するビット線間にのる干渉ノイズをメモリセルのレイアウト構造のみで削減できる優れた半導体記憶装置を実現することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態の半導体装置におけるメモリセルアレイを示す模式的なレイアウト図
【図２】図１の半導体装置におけるメモリセルの回路図
【図３】本発明の第１の実施の形態の半導体装置におけるメモリセルアレイをシールドビット線を除いて示す模式的なレイアウト図
【図４】本発明の第２の実施の形態の半導体装置におけるメモリセルアレイを示す模式的なレイアウト図
【図５】図４におけるＡ−Ａ線に沿った断面図
【図６】本発明の第３の実施の形態の半導体装置におけるメモリセルアレイを示す模式的なレイアウト図
【図７】本発明の第４の実施の形態の半導体装置におけるメモリセルアレイを示す模式的な平面図
【図８】本発明の第５の実施の形態の半導体装置におけるメモリセルアレイを示す模式的な平面図
【図９】図８の半導体装置におけるメモリセルの回路図
【図１０】図８のメモリセルアレイの模式的なレイアウト図
【図１１】図８の半導体装置におけるビット線電位の変化の様子を模式的にあらわしたタイミングチャート
【図１２】本発明の第６の実施の形態の半導体装置におけるメモリセルアレイを示す模式的なレイアウト図
【図１３】本発明の第７の実施の形態の半導体装置におけるメモリセルアレイを示す模式的なレイアウト図
【図１４】本発明の第８の実施の形態の半導体装置におけるメモリセルアレイを示す模式的な平面図
【図１５】本発明の第９の実施の形態の半導体装置におけるメモリセルアレイを示す模式的な平面図
【図１６】本発明の第９の実施の形態の半導体装置におけるメモリセルアレイを示す模式的な平面図
【図１７】本発明の第１０の実施の形態の半導体装置におけるメモリセルアレイを示す模式的なレイアウト図
【図１８】本発明の第１１の実施の形態の半導体装置におけるメモリセルアレイを示す模式的なレイアウト図
【図１９】本発明の第１２の実施の形態の半導体装置におけるメモリセルアレイを示す模式的な平面図
【図２０】従来の省待ち時間ＤＲＡＭセルを有する半導体記憶装置におけるメモリセルの回路図
【符号の説明】
４０、６０　　ビット線
４１、６１　　ビット線
４９、６２　　シールドビット線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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