(57)【要約】【課題】入力信号に対する周波数特性及び応答性の両方を改善する半導体レーザ駆動回路を提供する。【解決手段】第１のＤＦＥＴ１０のソース端子１０ｓと第１のＥＦＥＴ１２のドレイン端子１０ｄとが電気的に接続されるとともに、第２のＤＦＥＴ１１のソース端子１１ｓと第２のＥＦＥＴ１３のドレイン端子１３ｄとが電気的に接続される。第１のＥＦＥＴ１２及び第２のＥＦＥＴ１３のソース端子１２ｓ及び１３ｓは電流供給用ＦＥＴ２５のドレイン端子２５ｄに電気的に接続されており、電流Ｉ０が供給される。第１のＥＦＥＴ１２及び第２のＥＦＥＴ１３は、入力信号生成回路２０より入力される第１入力信号Ｖ１及び第２入力信号Ｖ２に基づき、変調電流Ｉ１、Ｉ２を生成する。【選択図】　図１
2004039748.tif 000002
【特許請求の範囲】
【請求項１】
半導体レーザに電気的に接続される第１の出力と、
負荷素子に電気的に接続される第２の出力と、
前記半導体レーザを駆動するための第１の入力信号を受けるゲート、ソース及びドレインを有する第１のエンハンスメント型電界効果トランジスタと、
前記第１の入力信号に対する相補信号である第２の入力信号を受けるゲート、ソース及びドレインを有する第２のエンハンスメント型電界効果トランジスタと、
前記第１のエンハンスメント型電界効果トランジスタの前記ソース及びドレインの一方と、前記第２のエンハンスメント型電界効果トランジスタの前記ソース及びドレインの一方とに電気的に接続される電流源と、
所定のバイアス電圧を受けるゲート、ソース及びドレインを有する第１のデプリーション型電界効果トランジスタと、
前記所定のバイアス電圧を受けるゲート、ソース及びドレインを有する第２のデプリーション型電界効果トランジスタと
を備え、
前記第１のデプリーション型電界効果トランジスタの前記ソース及びドレインの一方は、前記第１の出力に電気的に接続可能なように設けられるとともに、前記第１のデプリーション型電界効果トランジスタの前記ソース及びドレインの他方は、前記第１のエンハンスメント型電界効果トランジスタの前記ソース及びドレインの他方に電気的に接続され、
前記第２のデプリーション型電界効果トランジスタの前記ソース及びドレインの一方は、前記第２の出力に電気的に接続可能なように設けられるとともに、前記第２のデプリーション型電界効果トランジスタの前記ソース及びドレインの他方は、前記第２のエンハンスメント型電界効果トランジスタの前記ソース及びドレインの他方に電気的に接続される、半導体レーザ駆動回路。
【請求項２】
前記第１のデプリーション型電界効果トランジスタのゲート幅が前記第１のエンハンスメント型電界効果トランジスタのゲート幅よりも小さく、前記第２のデプリーション型電界効果トランジスタのゲート幅が前記第２のエンハンスメント型電界効果トランジスタのゲート幅よりも小さいことを特徴とする請求項１記載の半導体レーザ駆動回路。
【請求項３】
前記第１のエンハンスメント型電界効果トランジスタのゲート幅（Ｗ）と前記第１のエンハンスメント型電界効果トランジスタのゲート長（Ｌ）との比（Ｗ／Ｌ）が、前記第１のデプリーション型電界効果トランジスタのゲート幅（Ｗ）と前記第１のデプリーション型電界効果トランジスタのゲート長（Ｌ）との比（Ｗ／Ｌ）よりも大きく、
前記第２のエンハンスメント型電界効果トランジスタのゲート幅（Ｗ）と前記第２のエンハンスメント型電界効果トランジスタのゲート長（Ｌ）との比（Ｗ／Ｌ）が、前記第２のデプリーション型電界効果トランジスタのゲート幅（Ｗ）と前記第２のデプリーション型電界効果トランジスタのゲート長（Ｌ）との比（Ｗ／Ｌ）よりも大きいことを特徴とする請求項１記載の半導体レーザ駆動回路。
【請求項４】
前記第１のエンハンスメント型電界効果トランジスタ、前記第２のエンハンスメント型電界効果トランジスタ、前記第１のデプリーション型電界効果トランジスタ、及び前記第２のデプリーション型電界効果トランジスタが、化合物半導体電界効果トランジスタであることを特徴とする請求項１記載の半導体レーザ駆動回路。
【請求項５】
前記電流源は電流源用電界効果トランジスタを備え、
前記電流源用電界効果トランジスタのゲート幅（Ｗ）と前記電流源用電界効果トランジスタのゲート長（Ｌ）との比（Ｗ／Ｌ）は、前記第１のデプリーション型電界効果トランジスタのゲート幅（Ｗ）と前記第１のデプリーション型電界効果トランジスタのゲート長（Ｌ）との比（Ｗ／Ｌ）、及び前記第２のデプリーション型電界効果トランジスタのゲート幅（Ｗ）と前記第２のデプリーション型電界効果トランジスタのゲート長（Ｌ）との比（Ｗ／Ｌ）のそれぞれより大きいことを特徴とする請求項１記載の半導体レーザ駆動回路。
【請求項６】
請求項１〜５のいずれかに記載の半導体レーザ駆動回路と、
前記第１の出力に電気的に接続される前記半導体レーザと、
前記第２の出力に電気的に接続される前記負荷素子と
を備えることを特徴とする半導体レーザ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体レーザ駆動回路に関するものである。
【０００２】
【従来の技術】
図８に、従来の半導体レーザ駆動回路の一例を示す。半導体レーザ装置２００は、半導体レーザ２０２、抵抗２０３、電界効果トランジスタ（以下、ＦＥＴという）２０５、ＦＥＴ２０６、ＦＥＴ２０８を備えている。このうち、ＦＥＴ２０５、ＦＥＴ２０６、ＦＥＴ２０８が半導体レーザ駆動回路を構成している。半導体レーザ２０２は、アノード端子が高電位電源線２０１と接続されるとともに、カソード端子がＦＥＴ２０５のドレイン端子に接続されている。一方、抵抗２０３は、一端が高電位電源線２０１に接続されるとともに、他端がＦＥＴ２０６のドレイン端子に接続されている。また、ＦＥＴ２０５のソース端子、ＦＥＴ２０６のソース端子、及びＦＥＴ２０８のドレイン端子はノード２１１に接続されている。ＦＥＴ２０８のソース端子は低電位電源線２１０に接続されている。ＦＥＴ２０８のゲート端子には、端子２０９を介して参照電圧Ｖｒｅｆが印加されている。また、ＦＥＴ２０５のゲート端子には端子２０４を介して入力信号Ｖ１が印加され、ＦＥＴ２０６のゲート端子には端子２０７を介して入力信号Ｖ１に対する相補信号である入力信号Ｖ２が印加される。
【０００３】
図８に示した回路では、駆動信号Ｖ１は駆動信号Ｖ２の相補信号であり、半導体レーザ２０２と抵抗２０３とに交互に電流が流れる。このようにして、半導体レーザ駆動回路は半導体レーザ２０２を駆動する。
【０００４】
【発明が解決しようとする課題】
ＦＥＴはドレイン・ゲート間寄生容量やゲート・ソース間寄生容量、相互コンダクタンスなどの諸特性を有している。このため、ＦＥＴによって構成される半導体レーザ駆動回路の周波数特性、及び応答性がこれらの諸特性によって左右される。半導体レーザを駆動するときのように大電流を制御する場合には、相互コンダクタンスの大きなＦＥＴを使用する必要があり、高周波の入力信号に対する半導体レーザ駆動回路の周波数特性、及び応答性が悪化する。発明者は、周波数特性を改善するために、２つのＦＥＴをカスコード接続する形態があると考えている。しかしながら、発明者は、この形態によれば周波数特性は改善されるが応答性に関わる時定数の改善はされないことを発見した。つまり、この形態では応答性において所望の効果を期待できない。
【０００５】
本発明は、入力信号に対する周波数特性及び応答性の両方を改善された半導体レーザ駆動回路を提供することを目的とする。
【０００６】
【課題を解決するための手段】
本発明は、半導体レーザを駆動するための半導体レーザ駆動回路である。半導体レーザ駆動回路は、半導体レーザに電気的に接続される第１の出力と、負荷素子に電気的に接続される第２の出力と、半導体レーザを駆動するための第１の入力信号を受けるゲート、ソース及びドレインを有する第１のエンハンスメント型電界効果トランジスタ（以下、第１のＥＦＥＴという）と、第１の入力信号に対する相補信号である第２の入力信号を受けるゲート、ソース及びドレインを有する第２のエンハンスメント型電界効果トランジスタ（以下、第２のＥＦＥＴという）と、第１のエンハンスメント型電界効果トランジスタのソース及びドレインの一方と、第２のエンハンスメント型電界効果トランジスタのソース及びドレインの一方とに電気的に接続される電流源と、所定のバイアス電圧を受けるゲート、ソース及びドレインを有する第１のデプリーション型電界効果トランジスタ（以下、第１のＤＦＥＴという）と、所定のバイアス電圧を受けるゲート、ソース及びドレインを有する第２のデプリーション型電界効果トランジスタ（以下、第２のＤＦＥＴという）とを備え、第１のデプリーション型電界効果トランジスタのソース及びドレインの一方は、第１の出力に電気的に接続可能なように設けられるとともに、第１のデプリーション型電界効果トランジスタのソース及びドレインの他方は、第１のエンハンスメント型電界効果トランジスタのソース及びドレインの他方に電気的に接続され、第２のデプリーション型電界効果トランジスタのソース及びドレインの一方は、第２の出力に電気的に接続可能なように設けられるとともに、第２のデプリーション型電界効果トランジスタのソース及びドレインの他方は、第２のエンハンスメント型電界効果トランジスタのソース及びドレインの他方に電気的に接続される。
【０００７】
上記した半導体レーザ駆動回路は、エンハンスメント型のＦＥＴと出力との間にデプリーション型のＦＥＴを接続することによって、変調電流を高速でスイッチ動作できるとともに、周波数特性及び応答性良く半導体レーザを駆動することができる。
【０００８】
また、半導体レーザ駆動回路は、第１のデプリーション型電界効果トランジスタのゲート幅が第１のエンハンスメント型電界効果トランジスタのゲート幅よりも小さく、第２のデプリーション型電界効果トランジスタのゲート幅が第２のエンハンスメント型電界効果トランジスタのゲート幅よりも小さくてもよい。これによって、第１のＤＦＥＴ及び第２のＤＦＥＴのドレイン・ゲート間寄生容量が小さくなり、応答性良く半導体レーザを駆動することができる。
【０００９】
また、半導体レーザ駆動回路は、第１のエンハンスメント型電界効果トランジスタのゲート幅（Ｗ）と第１のエンハンスメント型電界効果トランジスタのゲート長（Ｌ）との比（Ｗ／Ｌ）が、第１のデプリーション型電界効果トランジスタのゲート幅（Ｗ）と第１のデプリーション型電界効果トランジスタのゲート長（Ｌ）との比（Ｗ／Ｌ）よりも大きく、第２のエンハンスメント型電界効果トランジスタのゲート幅（Ｗ）と第２のエンハンスメント型電界効果トランジスタのゲート長との比（Ｗ／Ｌ）が、第２のデプリーション型電界効果トランジスタのゲート幅（Ｗ）と第２のデプリーション型電界効果トランジスタのゲート長（Ｌ）との比（Ｗ／Ｌ）よりも大きくてもよい。これによって、第１のＥＦＥＴ及び第２のＥＦＥＴそれぞれは第１のＤＦＥＴ及び第２のＤＦＥＴそれぞれが飽和する際の電流を充分に供給することができる。
【００１０】
また、半導体レーザ駆動回路は、第１のエンハンスメント型電界効果トランジスタ、第２のエンハンスメント型電界効果トランジスタ、第１のデプリーション型電界効果トランジスタ、及び第２のデプリーション型電界効果トランジスタが、化合物半導体電界効果トランジスタ（以下、化合物半導体ＦＥＴという）であってもよい。化合物半導体ＦＥＴを用いることによって、上記した半導体レーザ駆動回路を構成することができる。
【００１１】
また、半導体レーザ駆動回路は、電流源が電流源用電界効果トランジスタを備え、電流源用電界効果トランジスタのゲート幅（Ｗ）と電流源用電界効果トランジスタのゲート長（Ｌ）との比（Ｗ／Ｌ）は、第１のデプリーション型電界効果トランジスタのゲート幅（Ｗ）と第１のデプリーション型電界効果トランジスタのゲート長（Ｌ）との比（Ｗ／Ｌ）、及び第２のデプリーション型電界効果トランジスタのゲート幅（Ｗ）と第２のデプリーション型電界効果トランジスタのゲート長（Ｌ）との比（Ｗ／Ｌ）のそれぞれより大きくてもよい。これによって、電流源は第１のＤＦＥＴ及び第２のＤＦＥＴが飽和する際に電流を充分に供給することができる。
【００１２】
また、本発明による半導体レーザ装置は、上記した半導体レーザ駆動回路と、第１の出力に電気的に接続される半導体レーザと、第２の出力に電気的に接続される負荷素子とを備える。半導体レーザ装置が上記した半導体レーザ駆動回路を備えることによって、周波数特性及び応答性良く半導体レーザを照射できる。
【００１３】
【発明の実施の形態】
以下、図面とともに本発明による半導体レーザ駆動回路の好適な実施形態について詳細に説明する。なお、図面の説明においては同一要素には同一符号を付し、重複する説明を省略する。
【００１４】
図１は、本発明による半導体レーザ装置の実施形態を示す回路図である。図１に示す半導体レーザ装置１００は、半導体レーザ駆動回路１、半導体レーザ１５、及び負荷素子１６を備えている。半導体レーザ駆動回路１は、第１のＤＦＥＴ１０、第２のＤＦＥＴ１１、第１のＥＦＥＴ１２、及び第２のＥＦＥＴ１３、電流源１４、第１の出力２８、及び第２の出力２９を備えている。さらに、半導体レーザ駆動回路１は、入力信号生成回路２０、バイアス電圧生成回路２１、及びバイアス電流源３１を備えている。
【００１５】
第１のＥＦＥＴ１２においては、ソース端子１２ｓがノード２３に、ゲート端子１２ｇが入力信号生成回路２０の出力２０ａに、ドレイン端子１２ｄが第１のＤＦＥＴ１０のソース端子１０ｓに、それぞれ電気的に接続されている。入力信号生成回路２０は、半導体レーザ１５を駆動するための第１入力信号Ｖ１を生成する。そして、入力信号生成回路２０は、第１入力信号Ｖ１を出力２０ａからゲート端子１２ｇへ提供する。
【００１６】
第１のＤＦＥＴ１０においては、ソース端子１０ｓが第１のＥＦＥＴ１２のドレイン端子１２ｄに電気的に接続されている。すなわち、第１のＥＦＥＴ１２と第１のＤＦＥＴ１０とはカスコード接続されている。また、第１のＤＦＥＴ１０においては、ゲート端子１０ｇがバイアス電圧生成回路２１に、ドレイン端子１０ｄが第１の出力２８に、それぞれ電気的に接続されている。
【００１７】
バイアス電圧生成回路２１は、所定のバイアス電圧Ｖｂｉａｓを生成して、ゲート端子１０ｇへ提供する。また、第１の出力２８は、半導体レーザ１５のカソード１５ａに電気的に接続されている。半導体レーザ１５のアノード１５ｂは、接地線１７といった高電位電源線に電気的に接続されている。また、第１の出力２８は、半導体レーザ１５にバイアス電流を供給するためのバイアス電流源３１の一端にも電気的に接続されている。バイアス電流源３１の他端は、負電源線１８といった低電位電源線に電気的に接続されている。
【００１８】
電流源１４は、参照電圧生成回路２４及び電流供給用ＦＥＴ２５を有している。電流供給用ＦＥＴ２５においては、ソース端子２５ｓが負電源線１８といった低電位電源線に、ゲート端子２５ｇが参照電圧生成回路２４の出力２４ａに、ドレイン端子２５ｄがノード２３に、それぞれ電気的に接続されている。参照電圧生成回路２４は、半導体レーザ１５に供給する電流の大きさを制御するための参照電圧Ｖｒｅｆを生成して、この電圧をゲート端子２５ｇへ提供する。
【００１９】
第２のＥＦＥＴ１３においては、ソース端子１３ｓがノード２３に、ゲート端子１３ｇが入力信号生成回路２０の出力２０ｂに、ドレイン端子１３ｄが第２のＤＦＥＴ１１のソース端子１１ｓに、それぞれ電気的に接続されている。入力信号生成回路２０は、半導体レーザ１５を駆動するための第１入力信号Ｖ１に対する相補信号である第２入力信号Ｖ２を生成する。そして、入力信号生成回路２０は、第２入力信号Ｖ２を出力２０ｂからゲート端子１３ｇへ提供する。
【００２０】
第２のＤＦＥＴ１１においては、ソース端子１１ｓが第２のＥＦＥＴ１３のドレイン端子１３ｄに電気的に接続されている。すなわち、第２のＥＦＥＴ１３と第２のＤＦＥＴ１１とはカスコード接続されている。また、第２のＤＦＥＴ１１においては、ゲート端子１１ｇがバイアス電圧生成回路２１に、ドレイン端子１１ｄが負荷素子１６の一端に、それぞれ電気的に接続されている。バイアス電圧生成回路２１は、バイアス電圧Ｖｂｉａｓをゲート端子１１ｇへ提供する。また、負荷素子１６の他端は、接地線１７といった高電位電源線に電気的に接続されている。
【００２１】
ここで、第１のＤＦＥＴ１０のゲート幅は、第１のＥＦＥＴ１２のゲート幅よりも小さく形成されている。このとき、半導体レーザ１５を駆動するのに必要なドレイン電流を流せるように、第１のＤＦＥＴ１０のゲート幅を決定するとよい。また、第２のＤＦＥＴ１１のゲート幅は、第２のＥＦＥＴ１３のゲート幅よりも小さく形成されている。このとき、半導体レーザ１５を駆動するのに必要なドレイン電流と略等しい電流を流せるように、第２のＤＦＥＴ１１のゲート幅を決定するとよい。
【００２２】
また、第１のＥＦＥＴ１２のゲート電極は、第１のＥＦＥＴ１２のゲート幅（Ｗ）と第１のＥＦＥＴ１２のゲート長（Ｌ）との比（Ｗ／Ｌ）が、第１のＤＦＥＴ１０のゲート幅（Ｗ）と第１のＤＦＥＴ１０のゲート長（Ｌ）との比（Ｗ／Ｌ）よりも大きくなるように形成されている。特に本実施形態においては、第１のＥＦＥＴ１２のゲート長と第１のＤＦＥＴ１０のゲート長とが略等しく形成され、第１のＥＦＥＴ１２のゲート幅が第１のＤＦＥＴ１０のゲート幅よりも大きく形成されている。
【００２３】
また、第２のＥＦＥＴ１３のゲート電極も第１のＥＦＥＴ１３のゲート電極と同様に、第２のＥＦＥＴ１３のゲート幅（Ｗ）と第２のＥＦＥＴ１３のゲート長（Ｌ）との比（Ｗ／Ｌ）が、第２のＤＦＥＴ１１のゲート幅（Ｗ）と第２のＤＦＥＴ１１のゲート長（Ｌ）との比（Ｗ／Ｌ）よりも大きくなるように形成されている。特に本実施形態においては、第２のＥＦＥＴ１３のゲート長と第２のＤＦＥＴ１１のゲート長とが略等しく形成され、第２のＥＦＥＴ１３のゲート幅が第２のＤＦＥＴ１１のゲート幅よりも大きく形成されている。
【００２４】
また、電源供給用ＦＥＴ２５のゲート電極は、電源供給用ＦＥＴ２５のゲート幅（Ｗ）と電源供給用ＦＥＴ２５のゲート長（Ｌ）との比（Ｗ／Ｌ）が、第１のＤＦＥＴ１０のゲート幅（Ｗ）と第１のＤＦＥＴ１０のゲート長（Ｌ）との比（Ｗ／Ｌ）、及び第２のＤＦＥＴ１１のゲート幅（Ｗ）と第２のＤＦＥＴ１１のゲート長（Ｌ）との比（Ｗ／Ｌ）のそれぞれよりも大きくなるように形成されている。特に本実施形態においては、電源供給用ＦＥＴ２５のゲート長と第１のＤＦＥＴ１０及び第２のＤＦＥＴ１１のゲート長とが略等しく形成され、電源供給用ＦＥＴ２５のゲート幅が第２のＤＦＥＴ１１のゲート幅よりも大きく形成されている。
【００２５】
上記した半導体レーザ駆動回路１において、電流供給用ＦＥＴ２５のゲート端子２５ｇは、参照電圧生成回路２４から参照電圧Ｖｒｅｆを受けて、電流Ｉ０を生成する。第１のＥＦＥＴ１２及び第２のＥＦＥＴ１３それぞれは、第１入力信号Ｖ１及び第２入力信号Ｖ２それぞれに応答して、電流Ｉ０から変調電流Ｉ１及びＩ２それぞれを生成する。変調電流Ｉ１は、半導体レーザ１５、第１のＤＦＥＴ１０、及び第１のＥＦＥＴ１２を経て、電流供給用ＦＥＴ２５を通り負電源線１８へ流れる。また、変調電流Ｉ２は、負荷素子１６、第２のＤＦＥＴ１１、及び第２のＥＦＥＴ１３を経て、電流供給用ＦＥＴ２５を通り負電源線１８へ流れる。
【００２６】
図２（ａ）は、図１に示した半導体レーザ駆動回路１におけるカスコード接続部分（図１のＡ部分）の小信号モデルである。このカスコード接続部分は、第１のＤＦＥＴ１０及び第１のＥＦＥＴ１２を含んで構成されている。また、図２（ｂ）は図２（ａ）を簡略化したモデルを示す回路図である。なお、図２（ａ）及び図２（ｂ）を参照しながら第１のＤＦＥＴ１０及び第１のＥＦＥＴ１２を含むカスコード接続部分を説明するが、第２のＤＦＥＴ１１及び第２のＥＦＥＴ１３を含むカスコード接続部分についても、以下の説明と同様となる。
【００２７】
図２（ａ）を参照すると、小信号モデルは、信号源２６ａ、ゲート・ソース間抵抗４０、第１のゲート・ソース間寄生容量１３ｃ、２個の第１のドレイン・ゲート間寄生容量１３ｂ、抵抗４１、電流源４２、第２のドレイン・ゲート間寄生容量１１ｂ、ドレイン・ソース間抵抗４３、抵抗１５ａを備えている。
【００２８】
信号源２６ａは、第１入力信号Ｖ１を生成する信号源を示したものである。信号源２６ａのプラス端子はノード４５に接続されており、信号源２６ａのマイナス端子はノード４４に接続されている。そして、信号源２６ａは、ノード４４とノード４５との間に、ノード４４側をマイナス側として入力信号Ｖ１を生成する。
【００２９】
ゲート・ソース間抵抗４０は、第１のＥＦＥＴ１２における、ゲート端子とソース端子との間に存在する抵抗成分である。また、ゲート・ソース間寄生容量１３ｃは、第１のＥＦＥＴ１２の、ゲート端子とソース端子との間に存在する寄生容量である。また、第１のドレイン・ゲート間寄生容量１３ｂは、第１のＥＦＥＴ１２の、ドレイン端子とソース端子との間に存在する寄生容量である。これらゲート・ソース間抵抗４０、ゲート・ソース間寄生容量１３ｃ、及び１個の第１のドレイン・ゲート間寄生容量１３ｂは、一端がノード４５に接続され、他端がノード４４に接続されている。ここで、ノード４５とノード４４との電位差はＶとなっている。また、さらに１個の第１のドレイン・ゲート間寄生容量１３ｂは一端がノード４５に接続され、他端が抵抗４１の一端に接続されている。抵抗４１の他端は、ノード４４に接続されている。
【００３０】
電流源４２の一端はノード４６に接続されており、他端はノード４４に接続されている。そして、電流源４２はノード４６からノード４４の方向へ電流（＝ｇｍＶ、ｇｍ：ＦＥＴの相互コンダクタンス）を生成する。
【００３１】
第２のドレイン・ゲート間寄生容量１１ｂは、第１のＤＦＥＴ１０の、ドレイン端子とゲート端子との間に存在する寄生容量である。また、ドレイン・ソース間抵抗４３は、第１のＤＦＥＴ１０の、ドレイン端子とゲート端子との間に存在する抵抗成分である。また、抵抗１５ａは、半導体レーザ１５の等価抵抗である。これら第２のドレイン・ゲート間寄生容量１１ｂ、ドレイン・ソース間抵抗４３、及び抵抗１５ａそれぞれは、一端がノード４６に接続されており、他端がノード４４に接続されている。ノード４４は、接地されている。
【００３２】
図２（ｂ）は、図２（ａ）に示した小信号モデルを簡略化したモデルを示す回路図である。図２（ｂ）に示す回路は、第１のゲート・ソース間寄生容量１３ｃ、第１のドレイン・ゲート間寄生容量１３ｂ、第２のゲート・ソース間寄生容量１１ｃ、第２のドレイン・ゲート間寄生容量１１ｂ、抵抗１５ａ、第１の入力端子２６、第３の入力端子３０、接地線１７といった高電位電源線、第１のＥＦＥＴ１２、第１のＤＦＥＴ１０、負電源線１８といった低電位電源線、及び出力端子５２を備えている。
【００３３】
第１のＥＦＥＴ１２においては、ドレイン端子がノード４９に、ゲート端子がノード５０に、ソース端子がノード５１にそれぞれ接続されている。そして、第１のドレイン・ゲート間寄生容量１３ｂは、一端がノード４９に、他端がノード５０にそれぞれ接続されている。また、第１のゲート・ソース間寄生容量１３ｃは、一端がノード５０に、他端がノード５１にそれぞれ接続されている。ノード５１は、負電源線１８に接続されている。第１の入力端子２６はノード５０に接続されている。そして、第１の入力端子２６には第１入力信号Ｖ１が印加される。
【００３４】
第１のＤＦＥＴ１０においては、ドレイン端子がノード４７に、ゲート端子がノード４８に、ソース端子がノード４９にそれぞれ接続されている。そして、第２のドレイン・ゲート間寄生容量１１ｂは、一端がノード４７に、他端がノード４８にそれぞれ接続されている。また、第２のゲート・ソース間寄生容量１１ｃは、一端がノード４８に、他端がノード４９にそれぞれ接続されている。ノード４７は、抵抗１５ａを介して接地線１７に接続されている。また、ノード４７は、出力端子５２に接続されている。出力端子５２からは、出力信号Ｖｏｕｔが出力される。第３の入力端子３０は、ノード４８に接続されている。そして、第３の入力端子３０には所定のバイアス電圧Ｖｂｉａｓが印加される。
【００３５】
ここで、図３（ａ）は、図２に示した小信号モデルの基礎となる、１個のＦＥＴに関する一般的な小信号モデルを示す回路図である。また、図３（ｂ）は図３（ａ）を簡略化したモデルを示す回路図である。
【００３６】
図３（ａ）を参照すると、小信号モデルは、信号源２６ａ、ゲート・ソース間抵抗１９ｅ、ゲート・ソース間寄生容量１９ｃ、ドレイン・ゲート間寄生容量１９ｂ、電流源５９、ドレイン・ソース間抵抗１９ｆ、抵抗１５ａを備えている。
【００３７】
信号源２６ａのプラス端子はノード５６に接続されており、信号源２６ａのマイナス端子はノード５８に接続されている。そして、信号源２６ａは、ノード５８とノード５６との間に、ノード５８側をマイナス側として入力信号Ｖ１を生成する。
【００３８】
ゲート・ソース間抵抗１９ｅ及びゲート・ソース間寄生容量１９ｃは、一端がノード５６に接続され、他端がノード５８に接続されている。ここで、ノード５８とノード５６との電位差はＶとなっている。
【００３９】
ドレイン・ゲート間寄生容量１９ｂは、一端がノード５６に、他端がノード５７にそれぞれ接続されている。
【００４０】
電流源５９の一端はノード５７に接続されており、他端はノード５８に接続されている。そして、電流源５９はノード５７からノード５８の方向へ定電流（＝ｇｍＶ、ｇｍ：ＦＥＴの相互コンダクタンス）を発生する。また、ドレイン・ソース間抵抗１９ｆ及び抵抗１５ａそれぞれは、一端がノード５７に接続されており、他端がノード５８に接続されている。ノード５８は、接地されている。
【００４１】
上記したＦＥＴの小信号モデルを簡略化したモデルを、図３（ｂ）に示す。図３（ｂ）に示す回路は、ゲート・ソース間寄生容量１９ｃ、ドレイン・ゲート間寄生容量１９ｂ、抵抗１５ａ、入力端子２６、接地線１７といった高電位電源線、ＦＥＴ１９、負電源線１８といった低電位電源線、及び出力端子５２を備えている。
【００４２】
ＦＥＴ１９においては、ドレイン端子がノード５５に、ゲート端子がノード５３に、ソース端子がノード５４にそれぞれ接続されている。そして、ドレイン・ゲート間寄生容量１９ｂは、一端がノード５５に、他端がノード５３にそれぞれ接続されている。また、ゲート・ソース間寄生容量１９ｃは、一端がノード５３に、他端がノード５４にそれぞれ接続されている。
【００４３】
入力端子２６はノード５３に接続されている。そして、入力端子２６には入力信号Ｖ１が印加される。また、ノード５５は抵抗１５ａを介して接地線１７に接続されている。ノード５５は、出力端５２にも接続されている。出力端５２からは、出力信号Ｖｏｕｔが出力される。また、ノード５４は、負電源線１８に接続されている。
【００４４】
ここで、本実施形態に用いられるＦＥＴの構造及び特性について説明する。図４は、本実施形態に用いられるＦＥＴの一例としてＧａＡｓＦＥＴといった化合物半導体ＦＥＴの基本構造を示す斜視図である。図４に示すＦＥＴ１９０は、半絶縁性基板１９１、活性層１９２、ソース電極１９３、ゲート電極１９４、及びドレイン電極１９５を備えている。
【００４５】
半絶縁性基板１９１はＧａＡｓからなり、ＦＥＴの基体となる。また、活性層１９２はｎ型半導体層であり、半絶縁性基板１９１上に気相成長法あるいはイオン注入法などにより形成される。ソース電極１９３及びドレイン電極１９５は、ＡｕＧｅ合金等からなり、活性層１９２上に所定の間隔をおいて形成される。ゲート電極１９４は、Ａｌ、Ｔｉなどからなり、ソース電極１９３とドレイン電極１９５との間に設けられている。また、ゲート電極１９４は、ソース電極１９３とドレイン電極１９５との互いに向かい合う辺に平行な方向を長手方向として柱状に形成される。また、活性層１９２内には、ゲート電極１９４に加えられる電圧に応じて空乏層１９６が形成されている。そして、ゲート電極１９４に印加する電圧を変化させると空乏層１９６の状態が変化する。これによって、ドレイン電極１９５からソース１９３に流れる電流量が変化する。また、この電流量は、ゲート幅Ｗに比例し、ゲート長Ｌに反比例する。
【００４６】
再び図３（ａ）または図３（ｂ）を参照すると、ＦＥＴの小信号モデルにおいて、ドレイン・ゲート間寄生容量１９ｂ及びゲート・ソース間寄生容量１９ｃは、ＦＥＴの飽和特性領域において近似的に（１）式のように表すことができる。
【００４７】
【数１】
2004039748.tif 000003
（Ｃｇｄ：ドレイン・ゲート間寄生容量値、Ｃｇｓ：ゲート・ソース間寄生容量値、Ｃｏｘ：酸化膜の単位容量、Ｗ：ゲート幅、Ｌ：ゲート長）
【００４８】
（１）式より、ドレイン・ゲート間寄生容量値Ｃｇｄ及びゲート・ソース間寄生容量値Ｃｇｓは、ゲート長Ｌを一定とするとゲート幅Ｗと正比例の関係になる。つまり、ゲート幅Ｗが大きいほど、ドレイン・ゲート間寄生容量値Ｃｇｄ及びゲート・ソース間寄生容量値Ｃｇｓが大きくなる。そして、これらの容量値は、ミラー効果によって実際の値以上の容量値として作用する。ミラー効果とは、ＦＥＴなどの増幅器の入出力間に接続された容量素子の容量値が本来の値よりも大きな値に見える現象である。
【００４９】
図５（ａ）は、ＦＥＴといった増幅器と寄生容量との関係を示す回路図である。図５（ａ）に示す回路は、増幅器１９ｇ及びドレイン・ゲート間寄生容量１９ｂを備えている。増幅器１９ｇは、例えば−Ａｖ倍のゲインを有する。増幅器１９ｇの入力は、ノード５３に接続されている。また、増幅器１９ｇの出力は、ノード５５に接続されている。ノード５３には、入力端子２６が接続されており、この入力端子２６に入力信号Ｖ１が印加される。また、ノード５５には、出力端子５２が接続されており、この出力端子５２から出力信号Ｖｏｕｔが回路の外部へ提供される。
【００５０】
容量値Ｃｇｄを有するドレイン・ゲート間寄生容量１９ｂは、一端がノード５３に接続され、他端がノード５５に接続されている。
【００５１】
増幅器１９ｇの入力インピーダンスが極めて大きく、増幅器１９ｇへの入力電流が無視できると仮定すると、図５（ａ）に示す回路への入力電流ｉｉｎがすべてドレイン・ゲート間寄生容量１９ｂに流れるために、次の（２）式が成り立つ。
【００５２】
【数２】
2004039748.tif 000004
（ｉｉｎ：入力電流値、Ｑ：電荷、Ｖｃａｐ：ドレイン・ゲート間寄生容量１９ｂの端子間電圧値）
【００５３】
したがって、等価的な入力容量は（１＋Ａｖ）倍になる。図５（ｂ）は、（２）式に示したような現象を考慮した、図５（ａ）に示した回路と等価な回路である。図５（ｂ）に示す回路は、増幅器１９ｇ、及びドレイン・ゲート間寄生等価容量１９ｂ１、１９ｂ２を備えている。増幅器１９ｇの入力は、ノード５３に接続されている。また、増幅器１９ｇの出力は、ノード５５に接続されている。ノード５３には、入力端子２６が接続されており、この入力端子２６に入力信号Ｖ１が印加される。さらに、ノード５３には、ドレイン・ゲート間寄生等価容量１９ｂ１の一端が接続されている。ドレイン・ゲート間寄生等価容量１９ｂ１の他端は、接地されている。また、ノード５５には、出力端子５２が接続されており、この出力端子５２から出力信号Ｖｏｕｔが回路の外部へ提供される。さらに、ノード５５には、ドレイン・ゲート間寄生等価容量１９ｂ２の一端が接続されている。ドレイン・ゲート間寄生等価容量１９ｂ２の他端は、接地されている。
【００５４】
ドレイン・ゲート間寄生等価容量１９ｂ１は容量値（１＋Ａｖ）Ｃｇｄを有し、ドレイン・ゲート間寄生等価容量１９ｂ２は容量値（１＋１／Ａｖ）Ｃｇｄを有している。ミラー効果とは、図５（ａ）に示した増幅回路に基づいて説明すれば、図５（ｂ）に示す増幅回路のように、入力容量が等価的に（１＋Ａｖ）倍に見え、また出力容量が等価的に（１＋１／Ａｖ）倍に見える現象である。
【００５５】
こういったミラー効果は、半導体レーザ駆動回路を高速で駆動する際に顕著に影響する。半導体レーザ駆動回路の入力容量や出力容量を低減することができれば、このミラー効果による影響が小さくなるので周波数特性や応答性を改善できる。
【００５６】
図６は、ソース接地増幅器の近似モデルを示す回路図である。この近似モデルは、信号源２６ａ、ゲート・ソース間抵抗１９ｅ、ゲート・ソース間寄生容量１９ｃ、ドレイン・ゲート間寄生等価容量１９ｂ３、電流源４２、ドレイン・ソース間抵抗１９ｆ、抵抗１５ａを備えている。
【００５７】
信号源２６ａのプラス端子はノード４５に接続されており、信号源２６ａのマイナス端子はノード４４に接続されている。そして、信号源２６ａは、ノード４４とノード４５との間に、ノード４４側をマイナス側として入力信号Ｖ１を生成する。
【００５８】
ゲート・ソース間抵抗１９ｅ、ゲート・ソース間寄生容量１９ｃ、及びドレイン・ゲート間寄生等価容量１９ｂ３は、一端がノード４５に接続され、他端がノード４４に接続されている。ここで、ノード４４とノード４５との電位差はＶとなっている。
【００５９】
電流源４２の一端はノード４６に接続されており、他端はノード４４に接続されている。そして、電流源４２はノード４６からノード４４の方向へ定電流（＝ｇｍＶ、ｇｍ：ＦＥＴの相互コンダクタンス）を発生する。また、ドレイン・ソース間抵抗１９ｆ及び抵抗１５ａそれぞれは、一端がノード４６に接続されており、他端がノード４４に接続されている。ノード４４は、接地されている。
【００６０】
図６に示したＦＥＴのソース接地増幅器の近似モデルにおいて、入力容量及び出力容量は次の（３）式のように表せる。
【００６１】
【数３】
2004039748.tif 000005
（Ｃｉｎ：入力容量、Ｃｏｕｔ：出力容量、Ｃｇｓ：ゲート・ソース間寄生容量値、Ｃｇｄ：ドレイン・ゲート間寄生容量値、Ｃｇｄ（１＋ｇｍＲＬ）：ドレイン・ゲート間寄生等価容量値、Ａｖ：増幅率、ｇｍ：ＦＥＴの相互コンダクタンス、ＲＬ：負荷抵抗）
【００６２】
上の（３）式によると、ＦＥＴの相互コンダクタンスｇｍが大きくなると、入力容量Ｃｉｎ及び出力容量Ｃｏｕｔが共に大きくなる。すなわち、半導体レーザ駆動回路を相互コンダクタンスの大きな半導体素子を使用して構成する場合は、入力容量と出力容量が共に増大することとなる。また、半導体レーザなどの負荷を駆動するときには、回路の時定数ＣｇｄＲＬはＣｇｄの増大によって増加する。そして、本実施形態による半導体レーザ駆動回路１においては、第１のＤＦＥＴ１０（第２のＥＦＥＴ１１）のドレイン・ゲート間寄生容量値Ｃｇｄ２がこのＣｇｄに相当する。
【００６３】
従来の半導体レーザ駆動回路では、このドレイン・ゲート間寄生容量値Ｃｇｄ２が大きいために従来の半導体レーザ駆動回路の時定数Ｃｇｄ２ＲＬが大きくなり、回路の応答性に影響していた。
【００６４】
ここで、図２に示した小信号モデルにおいて、抵抗４１の抵抗値であるＣｇｓ１／ｇｍＣｇｄ１の大きさはその影響が無視できる程度となる。このため、入力等価容量値、及び出力等価容量値は、近似的に次の（４）式のように表すことができる。
【００６５】
【数４】
2004039748.tif 000006
（Ｃｉｎ：入力等価容量値、Ｃｏｕｔ：出力等価容量値、Ｃｇｓ１：第１のゲート・ソース間寄生容量値、Ｃｇｄ１：第１のドレイン・ゲート間寄生容量値、Ｃｇｄ２：第２のドレイン・ゲート間寄生容量値）
【００６６】
上の（４）式から、カスコード接続によって入力等価容量が低減されるため、周波数特性が改善される。本実施形態による半導体レーザ駆動回路は、第１のＥＦＥＴ及び第１のＤＦＥＴをカスコード接続しているので、変調電流の、入力信号に対する周波数特性を改善できる。
【００６７】
一方、カスコード接続によっては出力等価容量の値となるＣｇｄ２は改善されないため、回路の時定数Ｃｇｄ２ＲＬは改善されない。この、出力等価容量値となるＣｇｄ２を低減できれば、入力信号Ｖ１に対する出力信号Ｖｏｕｔの応答性は改善される。
【００６８】
ここで、Ｃｇｄ２といったドレイン・ゲート間寄生容量値は（１）式に示したとおり、ゲート幅Ｗに依存している。すなわち、第１のＤＦＥＴのゲート幅Ｗを小さくすることによって、ドレイン・ゲート間寄生容量値Ｃｇｄ２が小さくなる。これによって、時定数Ｃｇｄ２ＲＬが小さくなるので、半導体レーザ駆動回路においては、入力信号に対する変調電流の応答性を改善することができる。
【００６９】
本実施形態による半導体レーザ駆動回路では、第１のＤＦＥＴのドレイン端子が、半導体レーザに電気的に接続される第１の出力に電気的に接続可能なように設けられている。さらに、第１のＤＦＥＴのソース端子が、第１のＥＦＥＴのドレイン端子に電気的に接続されている。また、第２のＤＦＥＴのドレイン端子が、負荷素子に電気的に接続される第２の出力に電気的に接続可能なように設けられている。さらに、第２のＤＦＥＴのソース端子が、第２のＥＦＥＴのドレイン端子に電気的に接続されている。
【００７０】
エンハンスメント型のＦＥＴがゼロバイアス時にドレイン電流を流さないのに対し、デプリーション型のＦＥＴではゼロバイアス時でもドレイン電流が流れる。そして、ある所定のバイアス電圧をエンハンスメント型のＦＥＴ及びデプリーション型のＦＥＴそれぞれのゲート端子に印加したときには、デプリーション型のＦＥＴのドレイン電流がエンハンスメント型のＦＥＴのドレイン電流よりも大きくなる。
【００７１】
ドレイン電流値は、図４を用いて説明したとおりＦＥＴのゲート幅Ｗに比例する。すなわち、第１のＤＦＥＴのゲート幅Ｗは、半導体レーザを駆動するのに必要なドレイン電流を流せるように決定されるが、第１のＥＦＥＴのゲート幅Ｗよりも小さくできる。本実施形態による半導体レーザ駆動回路は、このような第１のＤＦＥＴを用いることによって、半導体レーザ駆動回路における変調電流の、入力信号に対する応答性を改善できる。
【００７２】
特に、半導体レーザを駆動するときには大きな変調電流が必要となるため、図８に示した従来の回路ではゲート幅Ｗを大きく設計する必要があり、ドレイン・ゲート間寄生容量値Ｃｇｄが大きくなる。これに対し、本実施形態による半導体レーザ駆動回路では、大きな変調電流が必要なときでも上記した構成によってドレイン・ゲート間寄生容量値Ｃｇｄを小さくすることができる。よって、本実施形態は、大電流の変調電流が流れる半導体レーザ駆動回路の高速化に有効である。
【００７３】
以上に述べたように、本実施形態による半導体レーザ駆動回路は、エンハンスメント型のＦＥＴである第１のＥＦＥＴ（第２のＥＦＥＴ）と出力端子との間にデプリーション型のＦＥＴである第１のＥＦＥＴ（第２のＥＦＥＴ）を備えることによって、周波数特性及び応答性良く半導体レーザを駆動することができる。また、半導体レーザ駆動回路は、第１のＥＦＥＴ及び第１のＤＦＥＴと対になる、第２のＥＦＥＴ及び第２のＤＦＥＴを備えている。これにより、半導体レーザ駆動回路は、高速にスイッチング動作を行うことができる。
【００７４】
図７（ａ）は、本実施形態による半導体レーザ駆動回路に約１Ｇｂｐｓの入力信号を入力したときの、出力波形を示すグラフである。また、図７（ｂ）は、図７（ａ）に示した出力波形のうち、区間Ｔ１の部分波形を示すグラフである。また、図７（ｃ）は、図７（ａ）に示した出力波形のうち、区間Ｔ２の部分波形を示すグラフである。
【００７５】
図７（ａ）〜（ｃ）に示すグラフＡは、本実施形態による半導体レーザ駆動回路において、第１のＥＦＥＴ及び第２のＥＦＥＴのゲート幅Ｗを６８０μｍ、第１のＤＦＥＴ及び第２のＤＦＥＴのゲート幅Ｗを２４０μｍにしたときの出力波形である。また、グラフＢは、本実施形態による半導体レーザ駆動回路において、第１のＥＦＥＴ及び第２のＥＦＥＴのゲート幅Ｗを６８０μｍ、第１のＤＦＥＴ及び第２のＤＦＥＴのゲート幅Ｗを３２０μｍにしたときの出力波形である。また、グラフＣは、図８に示した従来の半導体レーザ駆動回路の出力波形である。
【００７６】
図７（ｂ）を参照すると、従来回路の出力波形であるグラフＣの立ち上がり時間は５７．０ピコ秒である。これに対し、本実施形態による回路の一の出力波形であるグラフＡの立ち上がり時間は４６．０ピコ秒となり、従来の回路と較べて立ち上がり時間が１１ピコ秒も早くなっている。また、本実施形態による回路の他の出力波形であるグラフＢの立ち上がり時間は５０．０ピコ秒となり、立ち上がり時間は７ピコ秒早くなっている。
【００７７】
また、図７（ｃ）を参照すると、グラフＣの立ち下がり時間は３０．７ピコ秒である。これに対し、グラフＡの立ち下がり時間は２９．０ピコ秒となり、従来の回路と較べて立ち下がり時間が１．７ピコ秒早くなっている。また、グラフＢの立ち下がり時間は２９．０ピコ秒となり、立ち下がり時間は１．７ピコ秒早くなっている。
【００７８】
図７（ａ）、図７（ｂ）、及び図７（ｃ）に示したように、本実施形態による半導体レーザ駆動回路によれば、入力信号に対して応答性良く変調電流を生成し、半導体レーザを駆動することができる。
【００７９】
また、本実施形態による半導体レーザ駆動回路は、第１のＤＦＥＴのゲート幅が第１のＥＦＥＴのゲート幅よりも小さく形成されている。また、第２のＤＦＥＴのゲート幅が第２のＥＦＥＴのゲート幅よりも小さく形成されている。これによって、第１のＤＦＥＴ及び第２のＤＦＥＴのドレイン・ゲート間寄生容量が小さくなり、半導体レーザ駆動回路は応答性良く半導体レーザを駆動することができる。
【００８０】
また、半導体レーザ駆動回路は、第１のＥＦＥＴのゲート幅（Ｗ）と第１のＥＦＥＴのゲート長（Ｌ）との比（Ｗ／Ｌ）が、第１のＤＦＥＴのゲート幅（Ｗ）と第１のＤＦＥＴのゲート長（Ｌ）との比（Ｗ／Ｌ）よりも大きいように各ＦＥＴのゲート電極が形成されている。また、第２のＥＦＥＴのゲート幅（Ｗ）と第２のＥＦＥＴのゲート長（Ｌ）との比（Ｗ／Ｌ）が、第２のＤＦＥＴのゲート幅（Ｗ）と第２のＤＦＥＴのゲート長（Ｌ）との比（Ｗ／Ｌ）よりも大きく形成されている。これによって、第１のＥＦＥＴ及び第２のＥＦＥＴそれぞれは第１のＤＦＥＴ及び第２のＤＦＥＴそれぞれよりもドレイン電流を多く流せるので、半導体レーザに必要な変調電流を充分に供給することができる。
【００８１】
また、半導体レーザ駆動回路は、第１のＥＦＥＴ、第２のＥＦＥＴ、第１のＤＦＥＴ、及び第２のＤＦＥＴとして、化合物半導体ＦＥＴが用いられている。ＧａＡｓＦＥＴを用いることによって、上記した半導体レーザ駆動回路を好適に構成することができる。
【００８２】
また、半導体レーザ駆動回路は、電流源に電流源用ＦＥＴを備えている。そして、電流源用ＦＥＴのゲート幅（Ｗ）と電流源用ＦＥＴのゲート長（Ｌ）との比（Ｗ／Ｌ）が、第１のＤＦＥＴのゲート幅（Ｗ）と第１のＤＦＥＴのゲート長（Ｌ）との比（Ｗ／Ｌ）、及び第２のＤＦＥＴのゲート幅（Ｗ）を第２のＤＦＥＴのゲート長（Ｌ）との比（Ｗ／Ｌ）のそれぞれより大きくなるように電流源用ＦＥＴのゲート電極が形成されている。これによって、電流源用ＦＥＴは第１のＤＦＥＴ及び第２のＤＦＥＴそれぞれよりもドレイン電流を多く流せるので、半導体レーザに必要な電流を充分に供給することができる。
【００８３】
また、本実施形態による半導体レーザ装置は、上記した半導体レーザ駆動回路と、第１の出力に電気的に接続される半導体レーザと、第２の出力に電気的に接続される負荷素子とを備えている。半導体レーザ装置が上記した半導体レーザ駆動回路を備えることによって、半導体レーザ装置は、周波数特性及び応答性良くレーザ光を半導体レーザから照射することができる。
【００８４】
なお、半導体レーザを駆動するための出力回路としては、特開平５−２９１８４７公報に開示されたものがある。しかし、半導体レーザを駆動するためには大きな変調電流が必要となるが、この出力回路は大きな変調電流が流れる際に回路の応答性を改善するものではない。また、ＦＥＴといった、相互コンダクタンスの大きな半導体素子を使用する際に生じる応答性の劣化を改善するものではない。
【００８５】
これに対し、上記した半導体レーザ駆動回路は、特開平５−２９１８４７公報に開示された出力回路においては全く考慮されていないＦＥＴの種類及びゲート幅に関する工夫によって、大きな変調電流が流れる場合、または相互コンダクタンスの大きな半導体素子を使用する場合においても応答性良く半導体レーザを駆動することができる。
【００８６】
本発明による半導体レーザ駆動回路は、上記した実施形態に限られるものではなく、様々な変形が可能である。例えば、上記した実施形態においては、第１のＥＦＥＴのドレイン端子と第１のＤＦＥＴのソース端子とが電気的に接続されている。そして、第１のＤＦＥＴのドレイン端子が第１の出力に電気的に接続されており、第１のＥＦＥＴのソース端子がノードを介して電流源用ＦＥＴのドレイン端子に電気的に接続されている。この構成では、変調電流は第１の出力から電流源に向かって流れるが、変調電流は電流源から第１の出力へ向かって流れても良い。すなわち、第１のＥＦＥＴのソース端子と第１のＤＦＥＴのドレイン端子とが電気的に接続され、第１のＤＦＥＴのソース端子が第１の出力に電気的に接続され、第１のＥＦＥＴのドレイン端子がノードを介して電流源用ＦＥＴのソース端子に電気的に接続されてもよい。この場合、電流源用ＦＥＴのソース端子が高電位電源線に電気的に接続され、第１のＤＦＥＴのドレイン端子が第１の出力に電気的に接続され、第１の出力は半導体レーザのアノードに電気的に接続され、半導体レーザのカソードは低電位電源線に電気的に接続されるとよい。このような変形は、第２のＥＦＥＴ及び第２のＤＦＥＴを含む回路部分に関しても同様である。
【００８７】
また、第１のＥＦＥＴ、第２のＥＦＥＴ、第１のＤＦＥＴ、及び第２のＤＦＥＴとしては、図４に示したようなＧａＡｓＦＥＴ以外にＭＯＳＦＥＴ等を用いても、上記した実施形態による半導体レーザ駆動回路を好適に構成できる。また、第１のＥＦＥＴ及び第２のＥＦＥＴとしては、ゼロバイアスではエミッタ・コレクタ間に電流が流れないバイポーラトランジスタ等を用いてもよい。
【００８８】
また、上記した実施形態ではＦＥＴのゲート幅を２４０μｍまたは３２０μｍとしたときの出力波形を示したが、ゲート幅はこれらに限るものではない。半導体レーザに発光させる光の強度等に応じた変調電流を流すために必要なゲート幅を、適宜設計するとよい。このようにゲート幅を調整することによって、変調電流の立ち上がり時間、立ち下がり時間、またはインピーダンス整合等を、回路の設計段階において容易に調整することができる。
【００８９】
【発明の効果】
本発明による半導体レーザ駆動回路は、以上詳細に説明したように、次のような効果を得る。すなわち、本発明による半導体レーザ駆動回路は、エンハンスメント型のＦＥＴである第１のＥＦＥＴと出力端子との間にデプリーション型のＦＥＴである第１のＥＦＥＴを備えることによって、周波数特性及び応答性良く半導体レーザを駆動することができる。
【図面の簡単な説明】
【図１】図１は、本発明による半導体レーザ駆動回路の実施形態を示す回路図である。
【図２】図２（ａ）は、図１に示した半導体レーザ駆動回路における、第１のＤＦＥＴ及び第１のＥＦＥＴによるカスコード接続部分の小信号モデルである。図２（ｂ）は、図２（ａ）を簡略化したモデルを示す回路図である。
【図３】図３（ａ）は、図２（ａ）及び図２（ｂ）に示した小信号モデルの基礎となる、１個のＦＥＴに関する一般的な小信号モデルを示す回路図である。図３（ｂ）は、図２（ａ）を簡略化したモデルを示す回路図である。
【図４】図４は、本実施形態に用いられるＦＥＴの一例としてＧａＡｓＦＥＴの基本構造を示す斜視図である。
【図５】図５（ａ）は、ＦＥＴといった増幅器と寄生容量との関係を示す回路図である。図５（ｂ）は、図５（ａ）に示した回路と等価な回路を示す回路図である。
【図６】図６は、ＦＥＴのソース接地増幅器の近似モデルを示す回路図である。
【図７】図７（ａ）は、半導体レーザ駆動回路に約１Ｇｂｐｓの入力信号を入力したときの、出力波形を示すグラフである。図７（ｂ）は、図７（ａ）に示した出力波形のうち、区間Ｔ１の部分波形を示すグラフである。図７（ｃ）は、図７（ａ）に示した出力波形のうち、区間Ｔ２の部分波形を示すグラフである。
【図８】図８は、従来の半導体レーザ駆動回路の一例を示す回路図である。
【符号の説明】
１００…半導体レーザ装置、１…半導体レーザ駆動回路、１０…第１のＤＦＥＴ、１１…第２のＤＦＥＴ、１２…第１のＥＦＥＴ、１３…第２のＥＦＥＴ、１４…電流源、１５…半導体レーザ、１６…負荷素子、１７…接地線、１８…負電源線、２０…入力信号生成回路、２１…バイアス電圧生成回路、２３…ノード、２４…参照電圧生成回路、２５…電流供給用ＦＥＴ、２８…第１の出力、２９…第２の出力、３１…バイアス電流源、１０ｄ、１１ｄ、１２ｄ、１３ｄ、２５ｄ…ドレイン端子、１０ｇ、１１ｇ、１２ｇ、１３ｇ、２５ｇ…ゲート端子、１０ｓ、１１ｓ、１２ｓ、１３ｓ、２５ｓ…ソース端子。
【図１】
2004039748.tif 000007
【図２】
2004039748.tif 000008
【図３】
2004039748.tif 000009
【図４】
2004039748.tif 000010
【図５】
2004039748.tif 000011
【図６】
2004039748.tif 000012
【図７】
2004039748.tif 000013
【図８】
2004039748.tif 000014