(57)【要約】【課題】ウエハプロセス誤差（Ｗａｆｅｒ　Ｉｎｄｕｃｅｄ　Ｓｈｉｆｔ）や装置要因誤差（Ｔｏｏｌ　Ｉｎｄｕｃｅｄ　Ｓｈｉｆｔ）があった場合でも、ロバスト性に優れたアライメントが実行できる位置検出方法および露光装置を提供することを目的とする。【解決手段】露光装置からアライメント実波形を取得する取得手段、３次元形状測定装置から取得されるレジストやウエハ下地の表面情報を用いて、シミュレーション波形を生成させる生成手段を有し、アライメント実波形とシミュレーション波形が一致するようにＴＩＳ、ＷＩＳを決定させたのち、決定したシミュレーション波形からＴＩＳ、ＷＩＳを振って複数の波形を生成し、複数の波形から信号処理あるいは信号処理パラメータを最適化させ、結果を露光装置へフィードバックすることを特徴とする位置検出方法および位置検出装置、ならびに露光方法および露光装置。【選択図】　　　　図１
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【特許請求の範囲】
【請求項１】
製造装置における処理に必要な、第１のデータを取得する取得手段、第２のデータを生成する生成手段を有し、前記第１のデータと前記第２のデータが一致するように、第２の生成手段の入力条件を決定し、前記決定した第２のデータに対して前記入力条件を振り、複数のデータを生成し、前記複数の生成データに基づいて、処理を最適化させ、結果を製造装置にフィードバックすることを特徴とする方法および該方法を有する製造装置。
【請求項２】
露光装置におけるマーク位置検出のために必要な、第１の波形を取得する取得手段、第２の波形を生成する生成手段を有し、前記第１の取得波形と前記第２の生成波形が一致するように、第２の生成手段の入力条件を決定し、前記決定した第２の生成波形に対して、前記入力条件を振り、複数の波形を生成し、前記複数の生成波形に対して信号処理を最適化させ、結果を露光装置にフィードバックすることを特徴とする位置検出方法および装置、ならびに該位置検出方法を有する露光方法および露光装置。
【請求項３】
前記最適化手法は、複数の信号処理による真値からのずれ量（オフセット）を評価しながら、前記入力条件に対する敏感度が最小な信号処理を決定することを特徴とする位置検出方法および装置、ならびに該位置検出方法を有する露光方法および露光装置。
【請求項４】
前記最適化手法は、複数の信号処理パラメータによる真値からのずれ量（オフセット）を評価しながら、前記入力条件に対する敏感度が最小な信号処理パラメータを決定することを特徴とする位置検出方法および装置、ならびに該位置検出方法を有する露光方法および露光装置。
【請求項５】
前記生成手段は露光装置外の計測手段にて取得された計測情報をもとに生成することを特徴とする位置検出方法および装置、ならびに該位置検出方法を有する露光方法および露光装置。
【請求項６】
前記計測情報は、ウエハの下地およびレジストの表面情報であることを特徴とする位置検出方法および装置、ならびに該位置検出方法を有する露光方法および露光装置。
【請求項７】
前記入力条件は前記計測手段にて取得された前記計測情報を複数蓄積し、前記蓄積した計測情報をもとに決定される範囲で振ることを特徴とする位置検出方法および装置、ならびに該位置検出方法を有する露光方法および露光装置。
【請求項８】
前記入力条件はレジストＷＩＳであることを特徴とする位置検出方法および装置、ならびに該位置検出方法を有する露光方法および露光装置。
【請求項９】
前記入力条件は下地ＷＩＳであることを特徴とする位置検出方法および装置、ならびに該位置検出方法を有する露光方法および露光装置。
【請求項１０】
波形データの信号処理を解析するツールにおいて、第１の実波形を取得する取得手段と、第２の擬似波形を生成する生成手段を有し、前記第１の取得波形と、前記第２の擬似波形が一致するように、第２の生成手段の入力条件を振り、前記決定した第２の生成波形に対して、前記入力条件を振り、複数の擬似波形を生成し、前記複数の擬似波形に対して信号処理を最適化させることを特徴とするツールおよび、データウエアハウス。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は例えば半導体製造用の露光装置において第１物体のレチクル面上に形成されているＩＣ，ＬＳＩ，ＶＬＳＩ等の微細な電子回路パターンと第２物体のウエハの相対的な位置合わせ（アライメント）を行う為の位置検出方法及び露光装置に関するものである。本発明は特にウエハプロセス誤差であるＷＩＳ（Ｗａｆｅｒ　Ｉｎｄｕｃｅｄ　ｓｈｉｆｔ）を発生しうる状況においても、アライメントを高精度に行う必要のある位置検出方法及び露光装置に関する。
【０００２】
【従来の技術】
半導体デバイス製造用の投影露光装置においては、回路の微細化及び高密度化に伴い、レチクル面上の回路パターンをウエハ面上により高い解像力で投影露光できることが要求されている。回路パターンの投影解像力は投影光学系の開口数（ＮＡ）と露光波長に依存するので、高解像度化の方法としては、投影光学系のＮＡを大きくする方法や露光波長をより短波長化する方法が採用されている。後者の方法に関し、露光光源は、ｇ線からｉ線に移行し、更にｉ線からエキシマレーザに移行しつつある。また、エキシマレーザにおいても、その発振波長が２４８ｎｍ及び１９３ｎｍの露光装置が既に実用化され使用されている。
【０００３】
現在では発振波長を更に短波長化した、波長１５７ｎｍのＶＵＶの露光方式、１３ｎｍのＥＵＶ露光方式が次世代の露光方式の候補として検討されている。
【０００４】
また、半導体デバイスの製造プロセスも多様化しており、露光装置の深度不足の問題を解決する平坦化技術として、Ｗ−ＣＭＰ（Ｔｕｎｇｓｔｅｎ　Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）プロセス等の技術も注目されている。
【０００５】
また、半導体デバイスの構造や材料も多種多様であり、例えば、ＧａＡｓ、ＩｎＰ等の化合物を組み合わせて構成したＰ−ＨＥＭＴ（Ｐｓｅｕｄｏｍｏｒｐｈｉｃ　Ｈｉｇｈ　Ｅｌｅｃｔｒｏｎ　Ｍｏｂｉｌｉｔｙ　Ｔｒａｎｓｉｓｔｏｒ）やＭ−ＨＥＭＴ（Ｍｅｔａｍｏｒｐｈｅ−ＨＥＭＴ）や、ＳｉＧｅ、ＳｉＧｅＣ等を使用したＨＢＴ（Ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ　Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ）が提案されている。
【０００６】
一方、回路パターンの微細化に伴い、回路パターンが形成されているレチクルとそれが投影されるウエハとを高精度にアライメントすることも要求されており、その必要精度は回路線幅の１／３であり、例えば、現状の１８０ｎｍデザインにおける必要精度はその１／３の６０ｎｍである。
【０００７】
現在、露光装置で実際に使用されているアライメント方法のほとんどは、ウエハ上に構成されるアライメントマークの光学像をＣＣＤカメラ等の撮像素子上に結像して得られる電気信号を画像処理し、ウエハ上のマークの位置検出を行っている。
【０００８】
一般にレチクルとウエハとのアライメントを行う際にアライメント精度を劣化させる大きな要因として、
（１）レジストのアライメントマーク近傍での膜厚の不均一性
（２）ウエハ下地のアライメントマーク形状の非対称性
が挙げられている。これらウエハに起因するアライメント誤差要因のことをＷＩＳ（Ｗａｆｅｒ　Ｉｎｄｕｃｅｄ　Ｓｈｉｆｔ）
と呼んでいる。なお、本明細書では、以下の説明で、（１）のレジスト起因のアライメント誤差のことを“レジストＷＩＳ”、（２）のウエハ下地起因のアライメント誤差のことを“下地ＷＩＳ”と呼ぶことにする。
【０００９】
これに対して、露光装置に起因するアライメント誤差要因のことをＴＩＳ（Ｔｏｏｌ　Ｉｎｄｕｃｅｄ　Ｓｈｉｆｔ）と呼び、具体的には、照明系のコマ収差や球面収差、照明光のテレセンなどが挙げられる。
【００１０】
そして、実際のアライメント誤差を引き起こす要因は、このＷＩＳとＴＩＳが相互に影響し合っていることも指摘されている。
【００１１】
【発明が解決しようとする課題】
露光装置の三大性能のひとつ、実素子ウエハでの重ね合わせ精度を向上させることは、半導体素子の性能および、製造の歩留まりを向上させるために必須の課題と言える。しかしながら、ＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）プロセスなど特殊な半導体製造技術の導入により、回路パターンの構造は良いが、位置検出用マークに欠陥が発生する問題が発生するようになった。これは、回路パターンの微細化に伴い、回路パターンとアライメントマークの線幅の差が大きくなって、成膜や、エッチング、ＣＭＰなどのプロセス条件が微細な回路パターン（線幅０．１〜０．１５μｍ）には最適化されているが、線幅の大きなアライメントマーク（線幅０．６〜４．０μｍ）には最適化されていないために生じる場合が多い。
【００１２】
アライメントマークの線幅を回路パターンの線幅に合わせようとすると、アライメントに用いる顕微鏡の分解能が足りないため、信号強度またはコントラストが減少し、アライメント信号の安定性が悪化する。回路パターンと同等の線幅のアライメントマークを検出できる顕微鏡にするには、大きなＮＡ、短い波長のアライメント光源が必要となり、投影光学系なみの顕微鏡になり、装置コストが上がるなど別の問題も新たに発生してしまう。
【００１３】
現在、このような状況下では、プロセスの条件を変更して、アライメントマークと回路パターンの双方で適切な条件になるように、試行錯誤で条件出しを行ったり、アライメントマークの線幅を何種類か製作して露光評価して、もっとも良いと思われる線幅のアライメントマークを用いるようにしている。
【００１４】
したがって、最適な条件（パラメータ）を決定するまでに膨大な時間を要していた。また、一旦パラメータが決定された後であっても、例えばウエハプロセス誤差ＷＩＳが発生した場合には、それに応じた製造プロセスの変更に伴って製造装置のパラメータを再度変更する必要が生じる場合があり、この場合にも膨大な時間を要する。　更に今後は、回路パターンの微細化が進むと共に、新た半導体プロセスの導入や、ウエハ径の３００ｍｍ化などにより、回路パターンとアライメントマークの双方をウエハ全面で欠陥無く製造することがますます困難になると予想される。
【００１５】
【課題を解決するための手段】
本発明は、上記の背景に鑑みてなされたものであり、その目的は、アライメントマークの欠陥や、レジスト塗布むらなどのウエハプロセス誤差ＷＩＳがあった場合でも、さらには、装置要因の誤差ＴＩＳがあった場合でも、正確かつ迅速にアライメントが実行できる位置検出方法および露光装置を提供することにある。
【００１６】
この目的を達成するために、本発明にかかる位置検出方法および露光装置は、露光装置におけるマーク位置検出のために必要な、第１の波形を取得する取得手段、第２の波形を生成する生成手段を有し、第１の取得波形と第２の生成波形が一致するように、第２の生成手段の入力条件を決定し、その第２の生成波形に対して、入力条件を振り、複数の波形を生成し、複数の波形に対して信号処理を最適化させ、結果を露光装置にフィードバックすることを特徴としている。
【００１７】
また、最適化の手法としては、複数の信号処理による真値からのずれ量（オフセット）を評価しながら、入力条件に対する敏感度が最小な信号処理を決定することを特徴としている。
【００１８】
また、別の最適化の手法としては、複数の信号処理パラメータによる真値からのずれ量（オフセット）を評価しながら、入力条件に対する敏感度が最小な信号処理パラメータを決定することを特徴としている。
【００１９】
また、第２の波形の生成手段は露光装置外の計測手段にて取得された計測情報をもとに生成することを特徴としている。さらに、計測情報は、ウエハの下地およびレジストの表面情報であることを特徴としている。
【００２０】
また、第２の波形を生成する生成手段の入力条件を振る範囲は、前記計測手段にて取得された前記計測情報を複数蓄積し、前記蓄積した計測情報をもとに決定される範囲で振ることを特徴としている。さらに、好適には第２の波形を生成する生成手段の入力条件は、レジストＷＩＳや下地ＷＩＳであることを特徴としている。
【００２１】
【発明の実施の形態】
以下、添付図面を参照しながら本発明の好適な実施形態を説明する。
【００２２】
図２は本発明の半導体露光装置の概略図である。なお、本発明のポイントとなる部分以外は図示していない。露光装置１は、ある回路パターンの描画されたレチクル１０を縮小投影する縮小投影光学系１１と前工程で下地パターンおよびアライメントマークの形成されたウエハ１２を保持するウエハチャック１３とウエハ１２を所定の位置に位置決めするウエハステージ１４と、ウエハ上のアライメントマークの位置を計測するアライメント検出光学系１５等から構成されている。
【００２３】
次に、アライメント検出の原理について説明する。図３はアライメント検出光学系１５の主要構成要素を示したものである。光源１８からの照明光は、ビームスプリッタ１９で反射し、レンズ２０を通り、ウエハ１２上のアライメントマーク３０を照明する。アライメントマーク３０からの回折光はレンズ２０、ビームスプリッタ１９、レンズ２１を通り、ＣＣＤセンサ２２で受光させる。ここで、アライメントマーク３０は、レンズ２０，２１により１００倍程度の結像倍率で拡大され、ＣＣＤセンサ２２に結像されている。
【００２４】
図１は本発明の実施形態を説明するブロック概略図である。
【００２５】
まず、露光装置からは取得手段により、アライメントに必要なデータ（波形データ）を取得する。以下、これをＡＤＵＬと呼ぶことにする。なお、ＡＤＵＬとはＡｌｉｇｎｍｅｎｔ　　Ｄａｔａ　　Ｕｐ　　Ｌｏａｄの略称であり、露光装置からアライメントに必要なデータを取得することを指す。
【００２６】
一方で、計測手段である３次元形状測定装置（以下プロファイラ）からの計測情報、すなわちアライメントマーク近傍のレジストおよびウエハの下地の表面情報を取得する。ここで、アライメントマークの３次元形状の検出にはもちろん光学式のものを用いることができるが、特許公報２７３５６３２号公報に示したような走査型トンネル顕微鏡や、特開平５−２１７８６１号公報に示されているような原子間力顕微鏡（ＡＦＭ）等の分解能の高い方式を用いることもできる。
【００２７】
次に、計測手段で取得したレジストおよびウエハ下地の表面情報と、入力条件処理部で設定したある入力条件のもとに、生成手段である光学シミュレータを用いて、アライメント信号を擬似的に生成する。なお、光学シミュレータとは、市販品としては、ＥＭＦｌｅｘやＥＭシリーズ、Ｍｅｔｒｏｐｏｌｅ、ＣＯＤＥＶ（いずれも商品名）等を挙げることができる。光学シミュレータでは例えば有限要素法を用いて光の伝搬に関するＭａｘｗｅｌｌ　の方程式をベクトル的に解き、アライメントマークからの光が、実際の構成でどのような信号となるかを求める事ができる。また、光学系の収差等も含めた実際の構成でのアライメントスコープによるアライメントマークの検出信号をシミュレートすることが可能である。次に、ＡＤＵＬで取得した実波形と、シミュレーションで生成した擬似波形とを比較して一致度を評価し、一致していなければ、入力条件処理部にて入力条件を変えてシミュレーション波形を生成し、一致するまで繰り返す。
【００２８】
本実施形態では一致した波形を新たな基準として、入力条件処理部にて入力条件を複数振り、得られる複数の生成波形に対して、最適化処理部で、信号処理あるいは処理パラメータを最適化してパラメータを露光装置にフィードバックするものである。
【００２９】
図４の処理フローチャートに沿って、本実施形態を説明すると、
まず、Ｓ１０１０において、露光装置からＡＤＵＬの実波形を取得する。
【００３０】
一方、Ｓ１０２０では、プロファイラを用いてレジストおよび下地の３次元形状（表面情報）を取得する。
【００３１】
Ｓ１０３０では、Ｓ１０２０で取得した表面情報をもとに、光学シミュレータを用いて、波形を生成する。
【００３２】
Ｓ１０１０で取得した波形と、Ｓ１０３０で生成した波形とが一致しているかを評価し（Ｓ１０４０）、もし、一致していなければ入力条件（ＴＩＳ、ＷＩＳ）を変更して（Ｓ１０５０）、２つの波形が一致するようにシミュレーション波形の生成を繰り返す。
【００３３】
ここで、Ｓ１０４０における一致度を評価する方法としては、あるテンプレートからの一致度を比較して、両者の一致度が、ある許容範囲に入っているかを評価してもよいし、片方の波形をテンプレートとしてもう一方との相関をとり、相関度が、ある設定スレシを上回るかを評価する方法でもよい。
【００３４】
次にＳ１０６０において、ＡＤＵＬ波形に一致したシミュレーション波形の生成条件の近傍で、ＴＩＳあるいはＷＩＳを振り、ＡＤＵＬ波形近傍の複数の波形を生成しておく。
【００３５】
Ｓ１０７０でおいては、それら複数の波形に対して、信号処理を行い、信号処理あるいは処理パラメータの最適化を行う。最後に、Ｓ１０８０において、最適な信号処理あるいは処理パラメータは、露光装置にフィードバックされる。
【００３６】
図５はＳ１０５０あるいはＳ１０６０における入力条件のうち、レジストＷＩＳの発生例を示す図である。
【００３７】
図５では、プロファイラから取得されるレジストの表面情報が、ＡＤＵＬ波形に最も一致する場所（図のＡ）に設定した後、その位置を基準として、紙面左右方向にα１からα２までの範囲で振ることにより、シミュレーション波形を複数生成する。
【００３８】
図６はＳ１０５０あるいはＳ１０６０における入力条件のうち、下地ＷＩＳの発生例を示す図である。
【００３９】
図６の下地ＷＩＳは、アライメントマークの段差に関するＷＩＳであり、プロファイラから取得されるウエハの下地の表面情報がＡＤＵＬ波形に最も一致する場所（図のＢ）に設定した後に、その位置を基準として、β１からβ２の範囲を振ることにより、シミュレーション波形を複数生成する。
【００４０】
図７は、図６とは異なった下地ＷＩＳの発生例である。
【００４１】
図７の下地ＷＩＳはアライメントマークの側壁角度に関するＷＩＳであり、プロファイラから取得されるウエハの下地の表面情報が、ＡＤＵＬ波形に最も一致する場所を設定した後、その位置を基準として、アライメントマークの側壁角度（左右それぞれγ１、γ２とする）を振ることにより、シミュレーション波形を複数生成する。
【００４２】
次に、図８は本実施例の信号処理における真値からずれを説明する図である。図８のように、ウエハ下地およびレジストの表面情報が取得できたと仮定して、アライメントマークの側壁形状がほぼ左右対称で、該垂直であれば、側壁間の中心（図のＡ）をマーク位置の真値と定義することができる。例えば、信号処理を行った結果のマーク位置が図Ａ’であったと仮定すると、図のＡとＡ’の差分を真値からのずれと定義することができる。本発明における以下の実施形態の説明で、ずれとはこの真値からのずれと定義し、このずれを評価基準として、各種信号処理を行い、信号処理あるいは信号処理パラメータの最適化に適用することを特徴としている。
【００４３】
なお、本実施形態において、真値は必ずしも必要ではなく、たとえばウエハ下地の表面情報が図８のように理想的でなかった場合には、ＡＤＵＬからの実波形に一致したシミュレーション波形から算出されるマーク位置を仮に真値として、ＷＩＳを振りながら、その仮の真値からのずれで評価すればよい。この場合でも、ＡＤＵＬの実波形の近傍で、ＷＩＳにロバストな信号処理を決定することは可能である。
【００４４】
図９は、本発明の第１の実施形態を説明する、信号処理の最適化の概念を表す図である。
【００４５】
複数の信号処理（Ｐ１〜Ｐ４）につき、図５で設定したレジストＷＩＳの範囲α１からα２に対するずれ量を求め、そのずれ量のレジストＷＩＳに対する敏感度が最も小さい処理を最適信号処理と決定する。（図のＰ４）
図１０は本発明の第２の実施形態を説明する、信号処理パラメータの最適化の概念を表す図である。
【００４６】
複数の信号処理パラメータにつき、図６で設定した下地ＷＩＳの範囲β１からβ２に対するずれ量を求め、そのずれ量の下地ＷＩＳに対する敏感度が最も小さいパラメータを最適信号処理パラメータとして決定する。
【００４７】
ここで、アライメントマークの段差に関するＷＩＳ、β１およびβ２の具体的決定方法は、プロファイラから取得されるアライメントマークの段差情報を複数蓄積しておき、統計処理を行った後、その範囲（例えば３σ）以上の範囲をβ１からβ２に設定して振ることとする。
【００４８】
図１１および図１２は、本発明の第３の実施形態を説明する、ＷＩＳが２つの場合に、信号処理の最適化の概念を表す図である。図１１では、図７の２つのＷＩＳ（γ１およびγ２）を例にとり、γ１、γ２を振りながら生成したシミュレーション波形に対して信号処理Ｐ１を施し、信号処理Ｐ１におけるずれ量をプロットした図である。図１０において、γ１とγ２がともにゼロ近傍ではずれ量は小さいが、γ１とγ２が大きくなるにつれ非線形にずれ量も大きくなっている。また、γ１≒γ２のときにはずれ量が小さい傾向があることから、下地の側壁角度γは左右が非対称の影響が大きいことが示唆される。
【００４９】
図１１は、複数の信号処理に対して図１０と同様の処理を行い、ずれ量をプロットした図である。
【００５０】
本実施形態では、γ１およびγ２の範囲に対して、ずれ量の敏感度が一番小さい信号処理（この場合、Ｐ４）が最適な信号処理と決定する。
【００５１】
図１３は、本発明の第４の実施形態を説明する、複数の信号処理パラメータの最適化を示す図である。
【００５２】
図１３では、具体的には、２つの信号処理パラメータＣおよびＷがあり、入力条件として、例えばＷＩＳが設定範囲内の４種類（ＷＩＳ１、ＷＩＳ２、ＷＩＳ３、ＷＩＳ４）を想定する。本実施形態では、それぞれＷＩＳ１からＷＩＳ４に対して、ずれ量の敏感度があるスレシを下回る領域を決定し、領域Ａ１から領域Ａ４までのＡＮＤをとることにより、領域ＡＡを最適信号処理パラメータと決定する。
【００５３】
なお、本発明の第１から第４の実施形態は、ＷＩＳに対して処理パラメータの最適化を適用しているが、これに限らず、ＴＩＳに対しても本実施形態を適用することも可能である。
【００５４】
次に実施形態の方法を利用したデバイスの製造方法の実施形態を説明する。
【００５５】
図１４は微小デバイス（ＩＣやＬＳＩ等の半導体チップ、液晶パネル、ＣＣＤ、薄膜磁気ヘッド、マイクロマシン等）の製造フローを示す。
【００５６】
ステップ１（回路設計）では半導体デバイスの回路設計を行う。ステップ２（マスク製作）では設計した回路パターンを形成したマスクを制作する。一方、ステップ３（ウエハ製造）ではシリコン等の材料を用いてウエハを製造する。ステップ４（ウエハプロセス）では前工程　と呼ばれ、上記用意したマスクとウエハを用いて、リソグラフィー技術によってウエハ上に実際の回路を形成する。次にステップ５（組み立て）は後工程と呼ばれ、ステップ４によって作製されたウエハを用いて半導体チップ化する工程であり、アッセンブリ工程（ダイシング、ボンディング）、パッケージング工程（チップ封入）等の工程を含む。ステップ６（検査）ではステップ５で作製された半導体デバイスの動作確認テスト、耐久性テスト等の検査を行う。こうした工程を経て半導体デバイスが完成し、これが出荷（ステップ７）される。
【００５７】
図１５は上記ウエハプロセスの詳細なフローを示す。ステップ１１（酸化）ではウエハの表面を酸化させる。ステップ１２（ＣＶＤ）ではウエハ表面に絶縁膜を形成する。ステップ１３（電極形成）ではウエハ上に電極を蒸着によって形成する。ステップ１４（イオン打込み）ではウエハにイオンを打ち込む。ステップ１５（レジスト処理）ではウエハに感光剤を塗布する。ステップ１６（露光）では上記説明した露光装置によってマスクの回路パターンをウエハに焼付露光する。ステップ１７（現像）では露光したウエハを現像する。ステップ１８（エッチング）では現像したレジスト像以外の部分を削り取る。ステップ１９（レジスト剥離）ではエッチングが済んで不要となったレジストを取り除く。これらのステップを繰り返し行うことによって、ウエハ上に多重に回路パターンが形成される。本実施例の製造方法を用いれば、従来は製造が難しかった高集積度の半導体デバイスを製造することができる。
【００５８】
【発明の効果】
本発明は、位置検出用マーク信号からマークの位置を検出する上で、マークの欠陥やレジスト塗布むらなどのウエハプロセス誤差ＷＩＳ（Ｗａｆｅｒ　　Ｉｎｄｕｃｅｄ　Ｓｈｉｆｔ）や装置要因の誤差ＴＩＳ（Ｔｏｏｌ　Ｉｎｄｕｃｅｄ　　Ｓｈｉｆｔ）がある場合においても、マークの位置を高精度に位置検出することができるようになる。特に本発明を半導体露光装置のアライメントに適用した場合は、ＷＩＳあるいはＴＩＳの影響を受けにくくなり、アライメント精度を向上させることができ、ひいては半導体素子製造工程において歩留まりを向上させることができる。
【００５９】
また、本出願人はＡＤＵＬ波形に対してのみ信号処理を行い、最適化を行う方法を提案済みである。
【００６０】
しかし、本明細書では、ＡＤＵＬ波形に一致させたシミュレーション波形から、ＷＩＳやＴＩＳを振って生成される複数の波形に対して、信号処理の最適化を行っている。
【００６１】
つまり、本明細書はＡＤＵＬで取得された波形の近傍に対しても信号処理が最適化されているので、よりロバスト性に優れているといえる。
【図面の簡単な説明】
【図１】本発明における実施形態を説明するブロック概略図。
【図２】本発明における半導体露光装置の概略を示す図。
【図３】本発明における位置検出光学系を示す図。
【図４】本発明における処理のフローチャートを示す図。
【図５】本発明におけるレジストＷＩＳの発生例を示す図
【図６】本発明における下地ＷＩＳの発生例を示す図。
【図７】本発明における下地ＷＩＳの別の発生例を示す図。
【図８】本発明の信号処理における真値からのずれを説明する図。
【図９】本発明における第１の実施形態を説明する信号処理の最適化の概念を示す図。
【図１０】本発明における第２の実施形態を説明する信号処理パラメータの最適化の概念を示す図。
【図１１】本発明における第３の実施形態を説明する信号処理の最適化を示す図。
【図１２】本発明における第３の実施形態を説明する信号処理の最適化を示す図。
【図１３】本発明における第４の実施形態を説明する複数の信号処理パラメータの最適化を示す図。
【図１４】半導体デバイスの製造フローを示す図。
【図１５】ウエハプロセスの詳細なフローを示す図。
【符号の説明】
１　半導体露光装置
１０　レチクル
１１　縮小投影光学系
１２　ウエハ
１３　ウエハチャック
１４　ウエハステージ
１５　アライメントスコープ
１６　アライメント信号処理部
１７　中央処理装置
１８　アライメント用光源
１９　ビームスプリッタ
２０，２１　レンズ
２２　ＣＣＤセンサ
３０　アライメントマーク
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
2004119455.tif 000007
【図６】
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【図７】
2004119455.tif 000009
【図８】
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【図９】
2004119455.tif 000011
【図１０】
2004119455.tif 000012
【図１１】
2004119455.tif 000013
【図１２】
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【図１３】
2004119455.tif 000015
【図１４】
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【図１５】
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