(57)【要約】【目的】誤放電を防止して表示品質の向上を図ることができる表示装置を提供することを目的とする。【解決手段】行電極対及び列電極の交叉部に形成されている表示パネルの単位発光領域を、第１放電セルと、前面基板側に光吸収層が設けられておりかつ背面基板側に２次電子放出材料層が設けられた第２放電セルとで構成する。そして、行電極対の一方の行電極に対して列電極を低電位とする極性を有する走査パルスを印加しつつ、画素データに対応した電圧を有する画素データパルスを列電極に印加することにより第２放電セル内において選択的にアドレス放電を生起せしめる。かかる構成により、第２放電セル内の列電極は行電極に対して陰極となるので、この第２放電セル内に形成されている２次電子放出材料層から良好に２次電子が放出され、アドレス放電が確実に生起されるようになる。【選択図】  図５
2004177825.tif 000002
【特許請求の範囲】
【請求項１】
入力映像信号に基づく各画素毎の画素データに応じて前記入力映像信号に対応した画像表示を行う表示装置であって、
放電空間を挟んで対向配置された前面基板及び背面基板と、前記前面基板の内面に設けられている複数の行電極対と、前記背面基板の内面において前記行電極対に交叉して配列された複数の列電極とを有し、前記行電極対及び前記列電極の各交差部に、第１放電セルと、前面基板側に光吸収層が設けられておりかつ前記背面基板側に２次電子放出材料層が設けられた第２放電セルとからなる単位発光領域が形成されている表示パネルと、
前記行電極対を為す第１行電極及び第２行電極の内の前記第１行電極に対して前記列電極が低電位となる極性を有する走査パルスを前記行電極対各々の前記第１行電極に順次印加しつつ、前記走査パルスと同一タイミングにて前記画素データに対応した電圧を有する画素データパルスを１表示ライン分ずつ順次前記列電極に印加することにより前記第２放電セル内において選択的にアドレス放電を生起せしめるアドレス手段と、
前記第１行電極及び前記第２行電極に交互にサスティンパルスを繰り返し印加するサスティン手段と、を有することを特徴とする表示装置。
【請求項２】
前記アドレス手段は、前記アドレス放電を前記第１放電セル側に拡張してこの第１放電セルを点灯セルモードに設定する手段を含み、
前記サスティン手段は、前記第１行電極及び前記第２行電極に交互に前記サスティンパルスを印加することにより前記点灯セル状態にある前記第１放電セルのみを繰り返しサスティン放電させることを特徴とする請求項１記載の表示装置。
【請求項３】
前記第１放電セルは前記第１行電極と前記第２行電極とが前記放電空間内において第１放電間隙を介して対向する部分を含み、前記第２放電セルは前記行電極対における前記第２行電極とこの行電極対に隣接する行電極対における前記第１行電極とが前記放電空間内において第２放電間隙を介して対向する部分を含み、
前記第２放電セル内における前記第１行電極及び前記第２行電極に交互にプライミングパルスを印加して前記アドレス放電の生起された前記第２放電セルのみでプライミング放電を生起せしめることにより前記第１放電セル側に放電を拡張してこの第１放電セルを点灯セルモードに設定するプライミング拡張手段を更に含むことを特徴とする請求項１記載の表示装置。
【請求項４】
前記第２放電間隙は、前記第２放電セル内における前記第１行電極及び前記第２行電極各々の中間位置よりも前記第１放電セル側に偏倚した位置に形成されていることを特徴とする請求項３記載の表示装置。
【請求項５】
前記行電極対を為す前記第１行電極及び前記第２行電極の各々は、前記表示パネルの水平方向に伸張する本体部と、前記単位発光領域毎に前記本体部から前記水平方向とは交叉する方向に夫々突出する突起部とを備え、
前記第１放電セルは、前記第１行電極及び前記第２行電極各々の前記突起部が互いに前記放電空間内において前記第１放電間隙を介して対向する部分を含み、
前記第２放電セルは、前記行電極対における前記第２行電極の前記突起部とこの行電極対に隣接する行電極対における前記第１行電極の前記突起部とが互いに前記放電空間内において前記第２放電間隙を介して対向する部分を含むことを特徴とする請求項３記載の表示装置。
【請求項６】
前記表示パネルの水平方向において互いに隣接する前記第２放電セル各々の前記放電空間は閉じた空間であると共に、前記表示パネルの水平方向において互いに隣接する前記第１放電セル各々の前記放電空間は互いに連通していることを特徴とする請求項１記載の表示装置。
【請求項７】
前記第１放電セル内のみに放電によって発光する蛍光体層が形成されていることを特徴とする請求項１記載の表示装置。
【請求項８】
前記アドレス放電に先立って、前記第１行電極及び前記列電極間にリセットパルスを前記第１行電極に印加することにより前記第２放電セル内においてリセット放電を生起せしめるリセット手段を更に含むことを特徴とする請求項１記載の表示装置。
【請求項９】
前記リセット手段は、前記表示パネルにおける奇数表示ラインに属する前記第２放電セル各々内において生起させる前記リセット放電と、前記表示パネルにおける偶数表示ラインに属する前記第２放電セル各々内において生起せしめる前記リセット放電とを時間的に分離して実行することを特徴とする請求項８記載の表示装置。
【請求項１０】
前記アドレス手段は、前記表示パネルにおける奇数表示ラインに属する前記第２放電セル各々内において生起せしめる前記アドレス放電とは異なる時刻において前記表示パネルにおける偶数表示ラインに属する前記第２放電セル各々内において前記アドレス放電を生起せしめることを特徴とする請求項１記載の表示装置。
【請求項１１】
前記リセットパルスは、前記サスティンパルスに比して立ち上がり区間又は立ち下がり区間でのレベル推移が緩やかな波形を有することを特徴とする請求項１及び８記載の表示装置。
【請求項１２】
前記サスティン放電終了後に前記第１行電極及び前記第２行電極各々に消去パルスを印加することにより前記第１放電セル内において消去放電を生起せしめる消去手段を更に含むことを特徴とする請求項２記載の表示装置。
【請求項１３】
前記サスティン放電終了後に前記第２放電セル内に形成されている前記行電極対における前記第２行電極及びこの行電極対に隣接する行電極対における前記第２行電極間に電荷移動パルスを印加して前記サスティン放電の生起された前記第１放電セルと対になる前記第２放電セルのみを放電せしめることにより、前記第１放電セルから前記第２放電セルに壁電荷を移動させてこの第２放電セルを前記点灯セル状態にする電荷移動手段を更に含むことを特徴とする請求項２記載の表示装置。
【請求項１４】
前記単位発光領域はその範囲が隔壁により区画され、前記単位発光領域内の前記第１放電セルと前記第２放電セルは仕切り壁によって区画されていることを特徴とする請求項１記載の表示装置。
【請求項１５】
前記単位発光領域内の前記第２放電セルとこの単位発光領域に隣接する単位発光領域との間が閉じられていると共に前記単位発光領域内の前記第１放電セルの放電空間と前記第２放電セルの放電空間とが連通していることを特徴とする請求項１４記載の表示装置。
【請求項１６】
前記第１放電セルは前記第１行電極と前記第２行電極とが前記放電空間内において第１放電間隙を介して対向する部分を含み、前記第２放電セルは前記行電極対における前記第１行電極とこの行電極対に隣接する行電極対における前記第２行電極とが前記放電空間内において第２放電間隙を介して対向する部分を含むことを特徴とする請求項１記載の表示装置。
【請求項１７】
前記第１放電セルは前記第１行電極と前記第２行電極とが前記放電空間内において第１放電間隙を介して対向する部分を含み、前記第２放電セルは前記行電極対における前記第１行電極と前記列電極とが前記放電空間内において第３放電間隙を介して対向する部分を含むことを特徴とする請求項１記載の表示装置。
【発明の詳細な説明】
【０００１】
【発明が属する技術分野】
本発明は、表示パネルを搭載した表示装置に関する。
【０００２】
【従来の技術】
近年、大型で薄型のカラー表示パネルとして面放電方式交流型プラズマディスプレイパネルを搭載したプラズマディスプレイ装置が注目されている。
図１〜図３は、従来の面放電方式交流型プラズマディスプレイパネルの構成の一部を示す図である（例えば、特許文献１参照）。
【０００３】
プラズマディスプレイパネル（ＰＤＰ）には、図２に示す如き互いに平行に配置された前面ガラス基板１と背面ガラス基板４との間に画素毎に放電を生じさせるための構成が形成されている。前面ガラス基板１の表面が表示面となる。前面ガラス基板１の裏面側には、長手の複数の行電極対（Ｘ’，Ｙ’）と、この行電極対（Ｘ’，Ｙ’）を被覆する誘電体層２と、この誘電体層２の裏面を被覆するＭｇＯ（酸化マグネシウム）からなる保護層３が順に設けられている。各行電極Ｘ’，Ｙ’は、図１に示す如く、夫々、幅の広いＩＴＯ等の透明導電膜からなる透明電極Ｘａ’，Ｙａ’と、その導電性を補う幅の狭い金属膜からなるバス電極Ｘｂ’，Ｙｂ’とから構成されている。行電極Ｘ’とＹ’とが放電ギャップｇ’を挟んで対向するように表示画面の垂直方向に交互に配置されており、各行電極対（Ｘ’，Ｙ’）によって、マトリクス表示の１表示ライン（行）Ｌが構成されている。背面ガラス基板４には、図３に示す如く、行電極対Ｘ’，Ｙ’と直交する方向に配列された複数の列電極Ｄ’と、この列電極Ｄ’間にそれぞれ平行に形成された帯状の隔壁５と、この隔壁５の側面と列電極Ｄ’を被覆するそれぞれ赤（Ｒ）、緑（Ｇ）、青（Ｂ）の蛍光材料によって形成された蛍光体層６とが設けられている。上記保護層３及び蛍光体層６間には、図２に示す如く、キセノンを含むＮｅ−Ｘｅガスが封入されている放電空間Ｓ’が存在する。各表示ラインＬには、図１に示す如く列電極Ｄ’及び行電極対（Ｘ’，Ｙ’）の交差部において放電空間Ｓ’を隔壁５によって区画した、単位発光領域としての放電セルＣ’が形成されている。
【０００４】
上記の面放電方式交流型ＰＤＰにおける画像の形成には、中間調を表示させるための方法として、サブフィールド法を用いた階調駆動方法が知られている。かかる駆動法では、１フィールドの表示期間をＮ個のサブフィールドに分割し、各サブフィールドにそのサブフィールドの重み付けに対応した発光実施回数を割り当てる。そして、入力映像信号に応じて、各放電セル毎に発光実施するサブフィールドと、発光を実施させないサブフィールドとを設定して発光駆動を行う。この際、１フィールドを通して実施された発光の総数に応じた中間輝度が視覚されるのである。
【０００５】
図４は、上記駆動を実現すべく各サブフィールド内においてＰＤＰに印加される各種駆動パルスを示す図である。
図４に示すように、各サブフィールドは、一斉リセット期間Ｒｃ、アドレス期間Ｗｃ、及びサスティン期間Ｉｃによって構成されている。
一斉リセット期間Ｒｃでは、互いに対をなす行電極Ｘ１’〜Ｘｎ’とＹ１’〜Ｙｎ’間にリセットパルスＲＰｘ，ＲＰｙが一斉に印加されることによって、全ての放電セルにおいて一斉にリセット放電が行われ、これによって、一旦、各放電セル内に所定量の壁電荷が形成される。次のアドレス期間Ｗｃでは、行電極Ｙ１’〜Ｙｎ’に順次、走査パルスＳＰが印加されるとともに、入力映像信号に対応した各画素毎の画素データパルスが１表示ライン分ずつ列電極Ｄ１’〜Ｄｍ’に印加される。つまり、図４に示す如く、第１表示ライン〜第ｎ表示ライン各々に対応した夫々ｍ個の画素データパルスからなる画素データパルス群ＤＰ１〜ＤＰｎが走査パルスＳＰに同期して順次、列電極Ｄ１’〜Ｄｍ’に印加されるのである。この際、上記走査パルスと同時に高電圧の画素データパルスが印加された放電セルのみにアドレス放電（選択消去放電）が生起される。かかるアドレス放電により放電セル内に形成されていた壁電荷が消滅する。一方、アドレス放電の生起されなかった放電セル内には壁電荷が残留する。次のサスティン期間Ｉｃでは、互いに対をなす行電極Ｘ１’〜Ｘｎ’とＹ１’〜Ｙｎ’間にサスティンパルスＩＰｘ，ＩＰｙが各サブフィールドの重み付けに対応した数だけ印加される。これによって、壁電荷が残留したままの発光セルのみが、印加されるサスティンパルスＩＰｘ，ＩＰｙの数に対応した数だけサスティン放電を繰り返す。かかるサスティン放電により、放電空間Ｓ’に封入されているキセノンＸｅから波長１４７ｎｍの真空紫外線が放射される。かかる真空紫外線により、背面基板上に形成されている赤（Ｒ）、緑（Ｇ）、青（Ｂ）の蛍光体層が励起して可視光を発生する。
【０００６】
ところで、図１〜図３に示す如き構造を有するＰＤＰを図４に示す如く駆動させると、アドレス期間Ｗｃにおいてアドレス放電が正しく生起されない場合がある。アドレス放電が正しく生起されないと壁電荷を完全に消滅させることが出来なくなり、入力映像信号に対応した正しい画像表示が為されなくなるという問題が生じる。
【０００７】
【特許文献１】
特開平５−２０５６４２号公報
【０００８】
【発明が解決しようとする課題】
本発明は、かかる問題を解決すべく為されたものであり、誤放電を防止して表示品質の向上を図ることができる表示装置を提供することを目的とするものである。
【０００９】
【課題を解決するための手段】
請求項１記載による表示装置は、入力映像信号に基づく各画素毎の画素データに応じて前記入力映像信号に対応した画像表示を行う表示装置であって、放電空間を挟んで対向配置された前面基板及び背面基板と、前記前面基板の内面に設けられている複数の行電極対と、前記背面基板の内面において前記行電極対に交叉して配列された複数の列電極とを有し、前記行電極対及び前記列電極の各交差部に、第１放電セルと、前面基板側に光吸収層が設けられておりかつ前記背面基板側に２次電子放出材料層が設けられた第２放電セルとからなる単位発光領域が形成されている表示パネルと、前記行電極対を為す第１行電極及び第２行電極の内の前記第１行電極に対して前記列電極が低電位となる極性を有する走査パルスを前記行電極対各々の前記第１行電極に順次印加しつつ、前記走査パルスと同一タイミングにて前記画素データに対応した電圧を有する画素データパルスを１表示ライン分ずつ順次前記列電極に印加して、前記第２放電セル内において選択的にアドレス放電を生起せしめるアドレス手段と、前記第１行電極及び前記第２行電極に交互にサスティンパルスを繰り返し印加するサスティン手段と、を有する。
【００１０】
【発明の実施の形態】
図５は、本発明による表示装置としてのプラズマディスプレイ装置の構成を示す図である。
図５に示すように、かかるプラズマディスプレイ装置は、プラズマディスプレイパネルとしてのＰＤＰ５０、奇数Ｘ電極ドライバ５１、偶数Ｘ電極ドライバ５２、奇数Ｙ電極ドライバ５３、偶数Ｙ電極ドライバ５４、アドレスドライバ５５、及び駆動制御回路５６から構成される。
【００１１】
ＰＤＰ５０には、表示画面における垂直方向に夫々伸張している帯状の列電極Ｄ１〜Ｄｍが形成されている。更に、ＰＤＰ５０には、表示画面における水平方向に夫々伸張している帯状の行電極Ｘ１〜Ｘｎ及び行電極Ｙ２〜Ｙｎが、図５に示すように交互にかつ番号順に配列して形成されている。一対の行電極、つまり行電極対（Ｘ２、Ｙ２）〜行電極対（Ｘｎ、Ｙｎ）の各々がＰＤＰ５０における第１表示ライン〜第（ｎ−１）表示ラインを担う。各表示ラインと列電極Ｄ１〜Ｄｍ各々との各交叉部（図５中の一点鎖線にて囲まれた領域）に、画素を担う画素セルＰＣが形成されている。すなわち、ＰＤＰ５０には、第１表示ラインに属する画素セルＰＣ１、１〜ＰＣ１、ｍ、第２表示ラインに属する画素セルＰＣ２、１〜ＰＣ２、ｍ、・・・・、第（ｎ−１）表示ラインに属する画素セルＰＣｎ−１、１〜ＰＣｎ−１、ｍがマトリクス状に配列されているのである。
【００１２】
図６〜図９は、ＰＤＰ５０の内部構造の一部を抜粋して示す図である。
尚、図６は、表示面側から眺めたＰＤＰ５０の平面図である。又、図７は、図６に示されるＶ１−Ｖ１線から眺めたＰＤＰ５０の断面図である。又、図８は、図６に示されるＶ２−Ｖ２線から眺めたＰＤＰ５０の断面図である。又、図９は、図６に示されるＷ１−Ｗ１線から眺めたＰＤＰ５０の断面図である。
【００１３】
図６に示すように、行電極Ｙは、表示画面の水平方向に伸長する帯状のバス電極Ｙｂ（行電極Ｙの本体部）と、バス電極Ｙｂに接続された複数の透明電極Ｙａとから構成される。バス電極Ｙｂは例えば黒色の金属膜からなる。透明電極ＹａはＩＴＯ等の透明導電膜からなり、バス電極Ｙｂ上における各列電極Ｄに対応した位置に夫々配置されている。透明電極Ｙａは、バス電極Ｙｂとは直交する方向に伸張しており、その一端及び他端が夫々図６に示す如く幅広な形状になっている。すなわち、透明電極Ｙａは、行電極Ｙの本体部から突起した突起電極と捉えることができる。又、行電極Ｘは、表示画面の水平方向に伸長する帯状のバス電極Ｘｂ（行電極Ｘの本体部）と、バス電極Ｘｂに接続された複数の透明電極Ｘａとから構成される。バス電極Ｘｂは例えば黒色の金属膜からなる。透明電極ＸａはＩＴＯ等の透明導電膜からなり、バス電極Ｘｂ上における各列電極Ｄに対応した位置に夫々配置されている。透明電極Ｘａは、バス電極Ｘｂとは直交する方向に伸張しており、その一端が図６に示す如く幅広な形状になっている。すなわち、透明電極Ｘａは、行電極Ｘの本体部から突起した突起電極と捉えることができる。上記透明電極Ｘａ及びＹａ各々の幅広部が、図６に示す如く互いに所定幅の放電ギャップｇを介して対向して配置されている。つまり、対を為す行電極Ｘ及びＹ各々の本体部から突起した突起電極としての透明電極Ｘａ及びＹａが互いに放電ギャップｇを介して対向して配置されているのである。
【００１４】
上記透明電極Ｙａ及びバス電極Ｙｂからなる行電極Ｙと、透明電極Ｘａ及びバス電極Ｘｂからなる行電極Ｘは、図７に示す如く、ＰＤＰ５０の表示面を担う前面ガラス基板１０の裏面に形成されている。更に、これら行電極Ｘ及びＹを被覆すべく、前面ガラス基板１０の裏面には誘電体層１１が形成されている。誘電体層１１の表面における制御放電セルＣ２（後述する）各々に対応した位置には、誘電体層１１から背面側に向かって突出した嵩上げ誘電体層１２が形成されている。嵩上げ誘電体層１２は、黒色または暗色の顔料を含んだ帯状の光吸収層からなり、図６に示す如く表示面の水平方向に伸張して形成されている。嵩上げ誘電体層１２の表面及び嵩上げ誘電体層１２が形成されていない誘電体層１１の表面は、ＭｇＯ（酸化マグネシウム）からなる保護層（図示せず）によって被覆されている。前面ガラス基板１０に対して平行配置された背面基板１３上には、夫々バス電極Ｘｂ及びＹｂと直交する方向（垂直方向）に伸張している複数の列電極Ｄが互いに所定の間隙を開けて平行に配列されている。背面基板１３には、列電極Ｄを被覆する白色の列電極保護層（誘電体層）１４が形成されている。列電極保護層１４上には、第１横壁１５Ａ、第２横壁１５Ｂ及び縦壁１５Ｃからなる隔壁１５が形成されている。第１横壁１５Ａは、バス電極Ｙｂと対向した列電極保護層１４上の位置において表示面の水平方向に伸張して形成されている。第２横壁１５Ｂは、バス電極Ｘｂと対向した列電極保護層１４上の位置において表示面の水平方向に伸張して形成されている。縦壁１５Ｃは、バス電極Ｘｂ（Ｙｂ）上において等間隙に配置された透明電極Ｘａ（Ｙａ）各々の間の位置において夫々、バス電極Ｘｂ（Ｙｂ）とは直交する方向に伸張して形成されている。
【００１５】
又、図７に示すように、列電極保護層１４上における嵩上げ誘電体層１２に対向した領域（縦壁１５Ｃ、第１横壁１５Ａ及び第２横壁１５Ｂ各々の側面を含む）には２次電子放出材料層３０が形成されている。２次電子放出材料層３０は、仕事関数が低い（例えば４．２ｅＶ以下）、いわゆる２次電子放出係数の高い高γ材料からなる層である。２次電子放出材料層３０として用いる材料としては、例えばＭｇＯ、ＣａＯ、ＳｒＯ、ＢａＯ等のアルカリ土類金属酸化物、Ｃｓ２Ｏ等のアルカリ金属酸化物、ＣａＦ２、ＭｇＦ２等のフッ化物、ＴｉＯ２、Ｙ２Ｏ３、あるいは、結晶欠陥や不純物ドープにより２次電子放出係数を高めた材料、ダイアモンド状薄膜、カーボンナノチューブ等がある。一方、列電極保護層１４上における嵩上げ誘電体層１２に対向した領域以外の領域（縦壁１５Ｃ、第１横壁１５Ａ及び第２横壁１５Ｂ各々の側面を含む）には、図７に示す如く蛍光体層１６が形成されている。蛍光体層１６としては、赤色で発光する赤色蛍光層、緑色で発光する緑色蛍光層、及び青色で発光する青色蛍光層の３系統があり、各画素セルＰＣ毎にその割り当てが決まっている。上記２次電子放出材料層３０及び蛍光体層１６と、誘電体層１１との間には放電ガスが封入された放電空間が存在する。第１横壁１５Ａ、第２横壁１５Ｂ及び縦壁１５Ｃ各々の高さは図７及び図９に示すように、嵩上げ誘電体層１２又は誘電体層１１の表面に到達するほど高くはない。従って、図７に示す如く第２横壁１５Ｂと嵩上げ誘電体層１２との間には、放電ガスの流通が可能な隙間ｒが存在する。第１横壁１５Ａ及び嵩上げ誘電体層１２間には、放電の干渉を防ぐべくこの第１横壁１５Ａに沿った方向に伸張した誘電体層１７が形成されている。又、縦壁１５Ｃ及び嵩上げ誘電体層１２間には、図８に示すように縦壁１５Ｃに沿った方向に断続的に誘電体層１８が形成されている。
【００１６】
ここで、第１横壁１５Ａ及び縦壁１５Ｃによって囲まれた領域（図６中の一点鎖線にて囲まれた領域）が画素を担う画素セルＰＣとなる。更に、図６及び図７に示す如く画素セルＰＣは、第２横壁１５Ｂによって表示放電セルＣ１及び制御放電セルＣ２に区分けされている。表示放電セルＣ１は、図６及び図７に示されるように、表示ラインを担う一対の行電極Ｘ及びＹと、蛍光体層１６とを含む。一方、制御放電セルＣ２は、上記表示ラインを担う一対の行電極の内の行電極Ｙと、この表示ラインの表示面上方に隣接する表示ラインを担う一対の行電極の内の行電極Ｘと、嵩上げ誘電体層１２と、２次電子放出材料層３０とを含む。尚、表示放電セルＣ１内では、図６に示すように、行電極Ｘの透明電極Ｘａの一端に形成されている幅広部と、行電極Ｙの透明電極Ｙａの一端に形成されている幅広部とが放電ギャップｇを介して互いに対向して配置されている。一方、制御放電セルＣ２内においては、この透明電極Ｙａの他端に形成されている幅広部が含まれるが、透明電極Ｘは含まれていない。
【００１７】
又、図７に示す如く、表示面の上下方向（図７では左右方向）において互いに隣接する画素セルＰＣ各々の放電空間は、第１横壁１５Ａ及び誘電体層１７によって遮断されている。ところが、同一の画素セルＰＣに属する表示放電セルＣ１及び制御放電セルＣ２各々の放電空間は、図７に示す如き隙間ｒにて連通している。更に、表示面の左右方向において互いに隣接する制御放電セルＣ２各々の放電空間は、図８に示す如き嵩上げ誘電体層１２及び誘電体層１８によって遮断されているが、表示面の左右方向において互いに隣接する表示放電セルＣ１各々の放電空間は互いに連通している。
【００１８】
このように、ＰＤＰ５０に形成されている画素セルＰＣ１、１〜ＰＣｎ−１、ｍの各々は、互いにその放電空間が連通している表示放電セルＣ１及び制御放電セルＣ２から構成されている。
奇数Ｘ電極ドライバ５１は、駆動制御回路５６から供給されたタイミング信号に応じて、ＰＤＰ５０の行電極Ｘの内の奇数番号（図５に示す）が付されている行電極Ｘ１、Ｘ３、Ｘ５、・・・・、Ｘｎ−２、及びＸｎ各々に、各種駆動パルス（後述する）を印加する。偶数Ｘ電極ドライバ５２は、駆動制御回路５６から供給されたタイミング信号に応じて、ＰＤＰ５０の行電極Ｘの内の偶数番号（図５に示す）が付されている行電極Ｘ２、Ｘ４、・・・・、Ｘｎ−３、及びＸｎ−１各々に各種駆動パルス（後述する）を印加する。奇数Ｙ電極ドライバ５３は、駆動制御回路５６から供給されたタイミング信号に応じて、ＰＤＰ５０の行電極Ｙの内の奇数番号（図５に示す）が付されている行電極Ｙ３、Ｙ５、・・・・、Ｙｎ−２、及びＹｎ各々に各種駆動パルス（後述する）を印加する。偶数Ｙ電極ドライバ５４は、駆動制御回路５６から供給されたタイミング信号に応じて、ＰＤＰ５０の行電極Ｙの内の偶数番号（図５に示す）が付されている行電極Ｙ２、Ｙ４、・・・・、Ｙｎ−３、及びＹｎ−１各々に各種駆動パルス（後述する）を印加する。アドレスドライバ５５は、駆動制御回路５６から供給されたタイミング信号に応じて、ＰＤＰ５０の列電極Ｄ１〜Ｄｍに画素データパルス（後述する）を印加する。
【００１９】
駆動制御回路５６は、先ず、入力映像信号を各画素毎に輝度レベルを表す例えば８ビットの画素データに変換し、この画素データに対して誤差拡散処理及びディザ処理を施す。例えば、当該誤差拡散処理では、先ず、画素データの上位６ビット分を表示データ、残りの下位２ビット分を誤差データとする。そして、周辺画素各々に対応した当該画素データの各誤差データを重み付け加算したものを、上記表示データに反映させる。かかる動作により、原画素における下位２ビット分の輝度が上記周辺画素によって擬似的に表現され、それ故に８ビットよりも少ない６ビット分の表示データにて、上記８ビット分の画素データと同等の輝度階調表現が可能になる。そして、この誤差拡散処理によって得られた６ビットの誤差拡散処理画素データに対してディザ処理を施す。ディザ処理では、互いに隣接する複数の画素を１画素単位とし、この１画素単位内の各画素に対応した上記誤差拡散処理画素データに夫々、互いに異なる係数値からなるディザ係数を夫々割り当てて加算してディザ加算画素データを得る。かかるディザ係数の加算によれば、上記１画素単位で眺めた場合には、上記ディザ加算画素データの上位４ビット分だけでも８ビットに相当する輝度を表現することが可能となる。そこで、駆動制御回路５６は、当該ディザ加算画素データの上位４ビット分を多階調化画素データＰＤＳとし、これを図１０に示す如きデータ変換テーブルに従って第１〜第１５ビットからなる１５ビットの画素駆動データＧＤに変換する。従って、８ビットで２５６階調を表現し得る画素データは、図１０に示すように、全部で１６パターンからなる１５ビットの画素駆動データＧＤに変換される。次に、駆動制御回路５６は、１画面分の画素駆動データＧＤ１、１〜ＧＤ（ｎ−１）、ｍ毎に、これら画素駆動データＧＤ１、１〜ＧＤ（ｎ−１）、ｍ各々を同一ビット桁同士にて分離することにより、
ＤＢ１：画素駆動データＧＤ１、１〜ＧＤ（ｎ−１）、ｍ各々の第１ビット目
ＤＢ２：画素駆動データＧＤ１、１〜ＧＤ（ｎ−１）、ｍ各々の第２ビット目
ＤＢ３：画素駆動データＧＤ１、１〜ＧＤ（ｎ−１）、ｍ各々の第３ビット目
ＤＢ４：画素駆動データＧＤ１、１〜ＧＤ（ｎ−１）、ｍ各々の第４ビット目
ＤＢ５：画素駆動データＧＤ１、１〜ＧＤ（ｎ−１）、ｍ各々の第５ビット目
ＤＢ６：画素駆動データＧＤ１、１〜ＧＤ（ｎ−１）、ｍ各々の第６ビット目
ＤＢ７：画素駆動データＧＤ１、１〜ＧＤ（ｎ−１）、ｍ各々の第７ビット目
ＤＢ８：画素駆動データＧＤ１、１〜ＧＤ（ｎ−１）、ｍ各々の第８ビット目
ＤＢ９：画素駆動データＧＤ１、１〜ＧＤ（ｎ−１）、ｍ各々の第９ビット目
ＤＢ１０：画素駆動データＧＤ１、１〜ＧＤ（ｎ−１）、ｍ各々の第１０ビット目
ＤＢ１１：画素駆動データＧＤ１、１〜ＧＤ（ｎ−１）、ｍ各々の第１１ビット目
ＤＢ１２：画素駆動データＧＤ１、１〜ＧＤ（ｎ−１）、ｍ各々の第１２ビット目
ＤＢ１３：画素駆動データＧＤ１、１〜ＧＤ（ｎ−１）、ｍ各々の第１３ビット目
ＤＢ１４：画素駆動データＧＤ１、１〜ＧＤ（ｎ−１）、ｍ各々の第１４ビット目
ＤＢ１５：画素駆動データＧＤ１、１〜ＧＤ（ｎ−１）、ｍ各々の第１５ビット目
の如き画素駆動データビット群ＤＢ１〜ＤＢ１５を得る。
【００２０】
尚、画素駆動データビット群ＤＢ１〜ＤＢ１５各々は、後述するサブフィールドＳＦ１〜ＳＦ１５各々に対応したものである。駆動制御回路５６は、サブフィールドＳＦ１〜ＳＦ１５毎に、そのサブフィールドに対応した画素駆動データビット群ＤＢを１表示ライン分（ｍ個）ずつアドレスドライバ５５に供給する。
更に、駆動制御回路５６は、図１１に示す如き発光駆動シーケンスに従ってＰＤＰ５０を駆動制御すべき各種タイミング信号を発生して、奇数Ｘ電極ドライバ５１、偶数Ｘ電極ドライバ５２、奇数Ｙ電極ドライバ５３及び偶数Ｙ電極ドライバ５４に供給する。
【００２１】
図１１に示す発光駆動シーケンスでは、映像信号における各フィールドを１５個のサブフィールドＳＦ１〜ＳＦ１５に分割し、各サブフィールドにおいてアドレス行程Ｗ、発光維持行程Ｉ、及び消去行程Ｅを実行する。尚、先頭のサブフィールドＳＦ１では、上記アドレス行程Ｗに先立ち一斉リセット行程Ｒを実行する。
【００２２】
図１２は、上記一斉リセット行程Ｒ、アドレス行程Ｗ、発光維持行程Ｉ、及び消去行程Ｅにおいて、奇数Ｘ電極ドライバ５１、偶数Ｘ電極ドライバ５２、奇数Ｙ電極ドライバ５３及び偶数Ｙ電極ドライバ５４各々がＰＤＰ５０に印加する各種駆動パルスを示す図である。尚、図１２においては、先頭のサブフィールドＳＦ１のみを抜粋して示している。
【００２３】
先ず、一斉リセット行程Ｒでは、奇数Ｘ電極ドライバ５１及び偶数Ｘ電極ドライバ５２が、サスティンパルス（後述する）に比して立ち下がり変化の緩やかな負極性のリセットパルスＲＰＸを発生してＰＤＰ５０の行電極Ｘ１〜Ｘｎの各々に同時に印加する。かかるリセットパルスＲＰＸの印加と同時に、奇数Ｙ電極ドライバ５３及び偶数Ｙ電極ドライバ５４が、サスティンパルス（後述する）に比して立ち下がり変化の緩やかな負極性のリセットパルスＲＰＹを発生してＰＤＰ５０の行電極Ｙ２〜Ｙｎの各々に同時に印加する。この間、アドレスドライバ５５は、正極性のリセットパルスＲＰＤを発生してＰＤＰ５０の列電極Ｄ１〜Ｄｎの各々に同時に印加する。これらリセットパルスＲＰＤ、ＲＰＹ及びＲＰＸの印加に応じて、ＰＤＰ５０の画素セルＰＣ１，１〜ＰＣ（ｎ−１），ｍ各々の制御放電セルＣ２内においてリセット放電（消去放電）が生起される。尚、これらリセットパルスＲＰＤ、ＲＰＹ及びＲＰＸの印加により、列電極Ｄ側が行電極Ｘ、Ｙに対して相対的に陽極となる。かかるリセット放電により、全ての画素セルＰＣ各々の制御放電セルＣ２内に存在していた壁電荷が消滅する。
【００２４】
上記した如く、一斉リセット行程Ｒでは、ＰＤＰ５０の全ての画素セルＰＣ各々の制御放電セルＣ２内から一斉に壁電荷を消滅させ、これら画素セルＰＣ各々を全て消灯セルモードに初期化する。
次に、アドレス行程Ｗでは、奇数Ｙ電極ドライバ５３及び偶数Ｙ電極ドライバ５４が正極性の電圧Ｖ１を全ての行電極Ｙ２〜Ｙｎに印加しつつ、正極性の電圧Ｖ２（Ｖ２＞Ｖ１）を有する走査パルスＳＰを行電極Ｙ２〜Ｙｎ各々に順次印加して行く。この間、アドレスドライバ５５は、このサブフィールドＳＦ１に対応した画素駆動データビット群ＤＢ１における各データビットをその論レベルに応じたパルス電圧を有する画素データパルスＤＰに変換する。例えば、アドレスドライバ５５は、論理レベル０の画素駆動データビットを正極性の高電圧の画素データパルスＤＰに変換する一方、論理レベル１の画素駆動データビットを低電圧（０ボルト）の画素データパルスＤＰに変換する。そして、かかる画素データパルスＤＰを上記走査パルスＳＰの印加タイミングに同期して１表示ライン分（ｍ個）ずつ列電極Ｄ１〜Ｄｍに印加して行く。つまり、アドレスドライバ５５は、先ず、第１表示ラインに対応したｍ個の画素データパルスＤＰからなる画素データパルス群ＤＰ１を列電極Ｄ１〜Ｄｍに印加し、次に、第２表示ラインに対応したｍ個の画素データパルスＤＰからなる画素データパルス群ＤＰ２を列電極Ｄ１〜Ｄｍに印加して行くのである。この際、正極性の電圧Ｖ２を有する走査パルスＳＰと共に低電圧（０ボルト）の画素データパルスＤＰが印加された画素セルＰＣの制御放電セルＣ２内の列電極Ｄ及び行電極Ｙ間において書込アドレス放電が生起される。そして、上記書込アドレス放電に伴いその放電が図７に示す如き隙間ｒを介して表示放電セルＣ１側に移行し、表示放電セルＣ１内の行電極Ｙ及びＸ間で放電が生起される。上述した如き制御放電セルＣ２から表示放電セルＣ１への放電移行により、表示放電セルＣ１内に壁電荷が形成される。一方、走査パルスＳＰが印加されたものの高電圧の画素データパルスＤＰが印加された画素セルＰＣの制御放電セルＣ２内では上記の如き書込アドレス放電は生起されず、この制御放電セルＣ２内には壁電荷は形成されない。よって、この際、制御放電セルＣ２から表示放電セルＣ１への放電移行も起こらず、それ故に表示放電セルＣ１内に壁電荷は形成されない。
【００２５】
このように、アドレス行程Ｗでは、サブフィールドに対応した画素駆動データビット群の各データビットに応じて選択的に画素セルＰＣ各々の制御放電セルＣ２内に書込アドレス放電を生起させて壁電荷を形成する。これにより、壁電荷の形成された画素セルＰＣを点灯セルモード、壁電荷の形成されなかった画素セルＰＣを消灯セルモードに設定するのである。
【００２６】
次に、サスティン行程Ｉでは、奇数Ｙ電極ドライバ５３が正極性のサスティンパルスＩＰＹＯを、このサスティン行程Ｉの属するサブフィールドに割り当てられている回数だけ繰り返し、奇数の行電極Ｙ３、Ｙ５、・・・・、Ｙｎ各々に印加する。かかるサスティンパルスＩＰＹＯ各々と同一タイミングにて、偶数Ｘ電極ドライバ５２は、正極性のサスティンパルスＩＰＸＥをこのサスティン行程Ｉの属するサブフィールドに割り当てられている回数だけ繰り返し、偶数の行電極Ｘ２、Ｘ４、・・・・、Ｘｎ−１各々に印加する。又、サスティン行程Ｉでは、奇数Ｘ電極ドライバ５１が正極性のサスティンパルスＩＰＸＯをこのサスティン行程Ｉの属するサブフィールドに割り当てられている回数だけ繰り返し、奇数の行電極Ｘ１、Ｘ３、Ｘ５、・・・・、Ｘｎ各々に印加する。更に、かかるサスティン行程Ｉでは、偶数Ｙ電極ドライバ５４が、正極性のサスティンパルスＩＰＹＥをこのサスティン行程Ｉの属するサブフィールドに割り当てられている回数だけ繰り返し、偶数の行電極Ｙ２、Ｙ４、・・・・、Ｙｎ−１各々に印加する。尚、図１２に示すように、上記サスティンパルスＩＰＸＥ及びＩＰＹＯと、上記サスティンパルスＩＰＸＯ及びＩＰＹＥとは、その印加タイミングが互いにずれている。これらサスティンパルスＩＰＸＯ、ＩＰＸＥ、ＩＰＹＯ又はＩＰＹＥが印加される度に、点灯セルモードに設定された画素セルＰＣの表示放電セルＣ１内の透明電極Ｘａ及びＹａ間においてサスティン放電が生起される。そして、かかるサスティン放電によって発生した紫外線により、図７に示す如く表示放電セルＣ１内に形成されている蛍光体層１６（赤色蛍光層、緑色蛍光層、青色蛍光層）が励起し、その蛍光色に対応した光が前面ガラス基板１０を介して放射される。つまり、このサスティン行程Ｉの属するサブフィールドに割り当てられている回数分だけ、サスティン放電に伴う発光が繰り返し生起されるのである。
【００２７】
上記した如く、サスティン行程Ｉでは、点灯セルモードに設定された画素セルＰＣのみを、サブフィールドに割り当てられている回数分だけ繰り返し発光させるのである。
各サブフィールドの最後尾で実行される消去行程Ｅでは、奇数Ｘ電極ドライバ５１及び偶数Ｘ電極ドライバ５２が、図１２に示す如き正極性の消去パルスＥＰＸを全ての行電極Ｘに印加する。更に、奇数Ｙ電極ドライバ５３及び偶数Ｙ電極ドライバ５４が図１２に示す如き正極性の消去パルスＥＰＹを全ての行電極Ｙに印加する。これら消去パルスＥＰＸ及びＥＰＹの印加により、全ての制御放電セルＣ２内の行電極Ｙ及び列電極Ｄ、並びに全ての表示放電セルＣ１内の行電極Ｘ及びＹ間において消去放電が生起される。これにより、全ての画素セルＰＣ内に残留していた壁電荷が消去される。
【００２８】
そして、これら一斉リセット行程Ｒ、アドレス行程Ｗ、発光維持行程Ｉ、及び消去行程Ｅによる駆動を、図１０に示す如き１６通りの画素駆動データＧＤに基づいて実行する。かかる駆動によると、表現すべき中間輝度に対応した分だけ連続したサブフィールド各々のアドレス行程Ｗにて書込アドレス放電（図１０中に二重丸にて示す）が生起される。つまり、各画素セルＰＣは、表現すべき中間輝度に対応した分だけ連続したサブフィールド各々で点灯セルモードに設定され、これらサブフィールドの各々に割り当てられている回数分だけサスティン放電に伴う発光を繰り返し生起するのである。この際、１フィールド内において生起されたサスティン放電に伴う発光の総数に対応した輝度が視覚される。よって、図１０に示す如き第１〜第１６階調駆動による１６種類の発光パターンによれば、サブフィールドＳＦ１〜ＳＦ１５内において、二重丸にて示すサブフィールドで生起されたサスティン放電の合計回数に対応した１６階調分の中間輝度が表現されるのである。
【００２９】
ここで、図５に示すプラズマディスプレイ装置においては、ＰＤＰ５０の各画素を担う画素セルＰＣを図６及び図７に示す如き表示放電セルＣ１及び制御放電セルＣ２にて構築するようにしている。そして、表示画像に関与するサスティン放電を表示放電セルＣ１内にて生起させる一方、表示画像には関与しない発光を伴うリセット放電及びアドレス放電を、主に制御放電セルＣ２内にて生起させるようにしている。制御放電セルＣ２内には、上記リセット放電及びアドレス放電に伴う光が前面ガラス基板１０を通過して外部に漏れるのを防ぐべく、黒色または暗色の顔料を含んだ光吸収層からなる嵩上げ誘電体層１２が形成されている。よって、リセット放電及びアドレス放電に伴う放電光は嵩上げ誘電体層１２によって遮断されるので、表示画像のコントラスト、特に、暗コントラストを高めることが可能になる。
【００３０】
更に、制御放電セルＣ２内には、その背面基板１３側に図７に示す如く２次電子放出材料層３０を設けている。２次電子放出材料層３０は、その形成面が陰極となる放電時に２次電子を放出するγ特性が良好となるものである。図１２に示す駆動では、アドレス行程Ｗにおいて書込アドレス放電を生起させる際には、正極性の電圧Ｖ２を有する走査パルスＳＰを行電極Ｙに印加すると共に低電圧（０ボルト）の画素データパルスＤＰを列電極Ｄに印加している。すなわち、制御放電セルＣ２内の列電極Ｄが低電位となる極性を有する走査パルスＳＰを行電極Ｙに印加することにより、書込アドレス放電時において列電極Ｄを陰極側にしているのである。従って、制御放電セルＣ２内に形成されている２次電子放出材料層３０も陰極となり、この２次電子放出材料層３０から良好に２次電子が放出されるようになる。よって、制御放電セルＣ２内において上記書込アドレス放電が確実に生起されるようになる。
【００３１】
尚、上記実施例では、アドレス行程において各画素セルＰＣ内に選択的に壁電荷を形成させる、いわゆる選択書込アドレス法を適用した場合について説明したが、各画素セルＰＣに形成されている壁電荷を選択的に消去する選択消去アドレス法を採用しても良い。
選択消去アドレス法に基づく駆動を行うにあたり、駆動制御回路５６は、先ず、入力映像信号を各画素毎に輝度レベルを表す例えば８ビットの画素データに変換し、この画素データに対して前述した如き誤差拡散処理及びディザ処理を施す。駆動制御回路５６は、これら誤差拡散処理及びディザ処理により８ビットの画素データを４ビットの多階調化画素データＰＤＳに変換し、更に、この多階調化画素データＰＤＳを図１３に示す如きデータ変換テーブルに従って１５ビットの画素駆動データＧＤに変換する。これにより、８ビットで２５６階調を表現し得る画素データは、全部で１６パターンからなる１５ビットの画素駆動データＧＤに変換される。次に、駆動制御回路５６は、１画面分の画素駆動データＧＤ１，１〜ＧＤ（ｎ−１），ｍ毎に、これら画素駆動データＧＤ１，１〜ＧＤ（ｎ−１），ｍ各々を同一ビット桁同士にて分離することにより、画素駆動データビット群ＤＢ１〜ＤＢ１５を得る。駆動制御回路５６は、サブフィールドＳＦ１〜ＳＦ１５毎に、そのサブフィールドに対応した画素駆動データビット群ＤＢにおけるデータビットを１表示ライン分（ｍ個）ずつアドレスドライバ５５に供給する。
【００３２】
図１４は、選択消去アドレス法を適用してＰＤＰ５０を階調駆動する際の発光駆動シーケンスを示す図である。
図１４に示す発光駆動シーケンスでは、映像信号における各フィールドを１５個のサブフィールドＳＦ１〜ＳＦ１５に分割し、各サブフィールドにおいてアドレス行程Ｗ、及び発光維持行程Ｉを実行する。尚、先頭のサブフィールドＳＦ１では上記アドレス行程Ｗに先立ち一斉リセット行程Ｒを実行し、最後尾のサブフィールドＳＦ１５では発光維持行程Ｉの直後に消去行程Ｅを実行する。
【００３３】
図１５は、図１４に示す発光駆動シーケンスに従って、上記一斉リセット行程Ｒ、アドレス行程Ｗ、発光維持行程Ｉ各々にて奇数Ｘ電極ドライバ５１、偶数Ｘ電極ドライバ５２、奇数Ｙ電極ドライバ５３及び偶数Ｙ電極ドライバ５４各々がＰＤＰ５０に印加する各種駆動パルスを示す図である。尚、図１５においては、先頭のサブフィールドＳＦ１のみを抜粋して示している。
【００３４】
先ず、一斉リセット行程Ｒでは、奇数Ｙ電極ドライバ５３及び偶数Ｙ電極ドライバ５４が、サスティンパルス（後述する）に比して立ち下がり変化の緩やかな負極性のリセットパルスＲＰＹを発生してＰＤＰ５０の行電極Ｙ２〜Ｙｎの各々に同時に印加する。又、かかるリセットパルスＲＰＹと同一タイミングにて、奇数Ｘ電極ドライバ５１及び偶数Ｘ電極ドライバ５２が、正極性のリセットパルスＲＰＸを発生してＰＤＰ５０の行電極Ｘ１〜Ｘｎの各々に同時に印加する。この間、アドレスドライバ５５は、正極性のリセットパルスＲＰＤを発生してＰＤＰ５０の列電極Ｄ１〜Ｄｎの各々に同時に印加する。これらリセットパルスＲＰＤ、ＲＰＹ及びＲＰＸの印加に応じて、ＰＤＰ５０の全ての画素セルＰＣ各々の制御放電セルＣ２内の列電極Ｄ及び行電極Ｙ間においてリセット放電（書込放電）が生起され、この制御放電セルＣ２内に壁電荷が形成される。尚、これらリセットパルスＲＰＤ、ＲＰＹ及びＲＰＸの印加により、列電極Ｄ側が行電極Ｘ、Ｙに対して相対的に陽極となる。そして、上記リセット放電が図７に示す如き隙間ｒを介して表示放電セルＣ１側に移行し、表示放電セルＣ１内の行電極Ｙ及びＸ間において放電を生起させる。かかる放電移行により、全ての画像セルＰＣの表示放電セルＣ１内には壁電荷が形成される。
【００３５】
上記した如く、選択消去アドレス法に基づく一斉リセット行程Ｒでは、ＰＤＰ５０の全ての画素セルＰＣの表示放電セルＣ１内に壁電荷を形成させ、これら画素セルＰＣを全て点灯セルモードに初期化する。
次に、アドレス行程Ｗでは、奇数Ｙ電極ドライバ５３及び偶数Ｙ電極ドライバ５４が正極性の電圧Ｖ１を全ての行電極Ｙ２〜Ｙｎに印加しつつ、正極性の電圧Ｖ２（Ｖ２＞Ｖ１）を有する走査パルスＳＰを行電極Ｙ２〜Ｙｎ各々に順次印加して行く。この間、アドレスドライバ５５は、このサブフィールドＳＦ１に対応した画素駆動データビット群ＤＢ１における各データビットをその論レベルに応じたパルス電圧を有する画素データパルスＤＰに変換する。例えば、アドレスドライバ５５は、論理レベル０の画素駆動データビットを正極性の高電圧の画素データパルスＤＰに変換する一方、論理レベル１の画素駆動データビットを低電圧（０ボルト）の画素データパルスＤＰに変換する。そして、かかる画素データパルスＤＰを上記走査パルスＳＰの印加タイミングに同期して１表示ライン分（ｍ個）ずつ列電極Ｄ１〜Ｄｍに印加して行く。つまり、アドレスドライバ５５は、先ず、第１表示ラインに対応したｍ個の画素データパルスＤＰからなる画素データパルス群ＤＰ１を列電極Ｄ１〜Ｄｍに印加し、次に、第２表示ラインに対応したｍ個の画素データパルスＤＰからなる画素データパルス群ＤＰ２を列電極Ｄ１〜Ｄｍに印加して行くのである。この際、正極性の電圧Ｖ２を有する走査パルスＳＰと共に低電圧（０ボルト）の画素データパルスＤＰが印加された画素セルＰＣの制御放電セルＣ２内の列電極Ｄ及び行電極Ｙ間において消去アドレス放電が生起される。そして、上記消去アドレス放電に伴いその放電が図７に示す如き隙間ｒを介して表示放電セルＣ１側に移行し、表示放電セルＣ１内の行電極Ｙ及びＸ間で放電が生起される。上述した如き制御放電セルＣ２から表示放電セルＣ１への放電移行により、表示放電セルＣ１内に形成されていた壁電荷が消滅する。一方、走査パルスＳＰが印加されたものの高電圧の画素データパルスＤＰが印加された画素セルＰＣの制御放電セルＣ２内では上記の如き消去アドレス放電は生起されない。よって、上述した如き制御放電セルＣ２から表示放電セルＣ１への放電移行も生じないので、表示放電セルＣ１内の壁電荷の形成状態も現状を維持する。つまり、表示放電セルＣ１内に壁電荷が存在する場合にはこれがそのまま残留し、存在しない場合には壁電荷のこの壁電荷の非形成状態が維持される。
【００３６】
このように、選択消去アドレス法に基づくアドレス行程Ｗでは、サブフィールドに対応した画素駆動データビット群の各データビットに応じて選択的に画素セルＰＣ各々の制御放電セルＣ２内に消去アドレス放電を生起させて壁電荷を消去させる。これにより、壁電荷の残留する画素セルＰＣを点灯セルモード、壁電荷が消去された画素セルＰＣを消灯セルモードに設定するのである。
【００３７】
次に、サスティン行程Ｉでは、奇数Ｙ電極ドライバ５３が正極性のサスティンパルスＩＰＹＯを、このサスティン行程Ｉの属するサブフィールドに割り当てられている回数だけ繰り返し、奇数の行電極Ｙ３、Ｙ５、・・・・、Ｙｎ各々に印加する。かかるサスティンパルスＩＰＹＯ各々と同一タイミングにて、偶数Ｘ電極ドライバ５２は、正極性のサスティンパルスＩＰＸＥをこのサスティン行程Ｉの属するサブフィールドに割り当てられている回数だけ繰り返し、偶数の行電極Ｘ２、Ｘ４、・・・・、Ｘｎ−１各々に印加する。又、サスティン行程Ｉでは、奇数Ｘ電極ドライバ５１が正極性のサスティンパルスＩＰＸＯをこのサスティン行程Ｉの属するサブフィールドに割り当てられている回数だけ繰り返し、奇数の行電極Ｘ１、Ｘ３、Ｘ５、・・・・、Ｘｎ各々に印加する。更に、かかるサスティン行程Ｉでは、偶数Ｙ電極ドライバ５４が、正極性のサスティンパルスＩＰＹＥをこのサスティン行程Ｉの属するサブフィールドに割り当てられている回数だけ繰り返し、偶数の行電極Ｙ２、Ｙ４、・・・・、Ｙｎ−１各々に印加する。尚、図１５に示すように、上記サスティンパルスＩＰＸＥ及びＩＰＹＯと、上記サスティンパルスＩＰＸＯ及びＩＰＹＥとは、その印加タイミングが互いにずれている。これらサスティンパルスＩＰＸＯ、ＩＰＸＥ、ＩＰＹＯ又はＩＰＹＥが印加される度に、点灯セルモードに設定された画素セルＰＣの表示放電セルＣ１内の透明電極Ｘａ及びＹａ間においてサスティン放電が生起される。そして、かかるサスティン放電によって発生した紫外線により、図７に示す如く表示放電セルＣ１内に形成されている蛍光体層１６（赤色蛍光層、緑色蛍光層、青色蛍光層）が励起し、その蛍光色に対応した光が前面ガラス基板１０を介して放射される。つまり、このサスティン行程Ｉの属するサブフィールドに割り当てられている回数分だけ、サスティン放電に伴う発光が繰り返し生起されるのである。
【００３８】
上記した如く、サスティン行程Ｉでは、点灯セルモードに設定された画素セルＰＣのみを、サブフィールドに割り当てられている回数分だけ繰り返し発光させるのである。
そして、図１４及び図１５に示す如き一斉リセット行程Ｒ、アドレス行程Ｗ、及び発光維持行程Ｉによる駆動を、図１３に示す如き１６通りの画素駆動データＧＤに基づいて実行する。尚、図１４及び図１５に示す如き選択消去アドレス法を適用した駆動によれば、サブフィールドＳＦ１〜ＳＦ１５の内で、画素セルＰＣを消灯セルモードから点灯セルモードに推移させることが可能な機会は、サブフィールドＳＦ１の一斉リセット行程Ｒだけである。従って、サブフィールドＳＦ１〜ＳＦ１５の内の１のサブフィールドで消去アドレス放電が生起され、一旦、画素セルＰＣが消灯セルモードに設定されると、それ以降のサブフィールドではこの画素セルＰＣが点灯セルモードに復帰することはない。従って、図１３に示す如き１６通りの画素駆動データＧＤに基づく駆動によれば、表現すべき輝度に対応した分だけ連続したサブフィールド各々において各画素セルＰＣが点灯セルモードに設定される。そして、消去アドレス放電（黒丸にて示す）が生起されるまでの間、各サブフィールドのサスティン行程Ｉにおいて連続してサスティン放電発光（白丸に示す）が為されるのである。
【００３９】
上述した如き駆動により、１フィールド期間内において生起された放電の総数に対応した輝度が視覚される。すなわち、図１３に示す如き第１〜第１６階調駆動による１６種類の発光パターンによれば、白丸にて示されるサブフィールドにおいて生起されたサスティン放電の合計回数に対応した１６階調分の中間輝度が表現されるのである。
【００４０】
以上の如き選択消去アドレス法に基づく駆動を行う場合にも、アドレス行程Ｗにおいて消去アドレス放電を生起させる際には、正極性の電圧Ｖ２を有する走査パルスＳＰを行電極Ｙに印加すると共に低電圧（０ボルト）の画素データパルスＤＰを列電極Ｄに印加している。このように、制御放電セルＣ２内の列電極Ｄを行電極Ｙよりも低電位とすることにより、制御放電セルＣ２内に形成されている２次電子放出材料層３０が行電極Ｙに対して陰極となる。よって、消去アドレス放電を生起させる際には、２次電子放出材料層３０から良好に２次電子が放出され、制御放電セルＣ２内において上記消去アドレス放電が確実に生起されるようになるのである。
【００４１】
又、上記実施例においては、Ｎ個（実施例では１５個）のサブフィールドによって（Ｎ＋１）階調分の中間輝度を表現する階調駆動を一例にとってその動作を説明したが、Ｎ個のサブフィールドで２Ｎ階調分の中間輝度を表現する階調駆動にも同様に適用可能である。
又、上述の実施形態では、表示ラインを担う行電極Ｘ及びＹが、Ｘ、Ｙ、Ｘ、Ｙなる配置にて配列されている表示パネルを駆動する場合について説明したが、行電極Ｘ及びＹが、Ｘ、Ｘ、Ｙ、Ｙ、Ｘ、Ｘ、Ｙ、Ｙなる配置にて配列されてなる表示パネルに対しても同様に適用可能である。
【００４２】
図１６は、行電極Ｘ及びＹが、Ｘ、Ｘ、Ｙ、Ｙ、Ｘ、Ｘ、Ｙ、Ｙなる配置にて配列されてなる表示パネルを搭載したプラズマディスプレイ装置の構成を示す図である。
図１６に示すように、かかるプラズマディスプレイ装置は、図５に示すＰＤＰ５０に代わり、行電極Ｘ及びＹの配列順がＸ、Ｘ、Ｙ、Ｙ、Ｘ、Ｘ、Ｙ、ＹとなるＰＤＰ５００を採用したものであり、その他の構成は図５に示すものと同一である。
【００４３】
ＰＤＰ５００には、表示画面における垂直方向に夫々伸張している帯状の列電極Ｄ１〜Ｄｍが形成されている。更に、ＰＤＰ５００には、表示画面における水平方向に夫々伸張している帯状の行電極Ｘ１〜Ｘｎ及び行電極Ｙ２〜Ｙｎが交互にかつ番号順に配列して形成されている。一対の行電極、つまり行電極対（Ｘ２、Ｙ２）〜行電極対（Ｘｎ、Ｙｎ）の各々がＰＤＰ５０における第１表示ライン〜第（ｎ−１）表示ラインを担う。各表示ラインと列電極Ｄ１〜Ｄｍ各々との各交叉部（図１６中の一点鎖線にて囲まれた領域）に、画素を担う画素セルＰＣが形成されている。すなわち、ＰＤＰ５０には、第１表示ラインに属する画素セルＰＣ１、１〜ＰＣ１、ｍ、第２表示ラインに属する画素セルＰＣ２、１〜ＰＣ２、ｍ、・・・・、第（ｎ−１）表示ラインに属する画素セルＰＣｎ−１、１〜ＰＣｎ−１、ｍがマトリクス状に配列されているのである。
【００４４】
図１７〜図２０は、ＰＤＰ５００の内部構造の一部を抜粋して示す図である。尚、図１７は表示面側から眺めた構造を示す平面図である。又、図１８は図１７に示されるＶ１−Ｖ１線から眺めた断面図であり、図１９はＶ２−Ｖ２線から眺めた断面図である。又、図２０は、図１７に示されるＷ１−Ｗ１線から眺めた断面図である。図１７〜図２０において、図６〜図９に示される符号と同一符号の付されている構造物は互いに同一のものである。
【００４５】
すなわち、ＰＤＰ５００には、ＰＤＰ５０と同様な構造を有する一対の放電セル（表示放電セルＣ１及び制御放電セルＣ２）からなる画素セルＰＣがマトリクス状に配列されている。ただし、ＰＤＰ５００においては、ＰＤＰ５０とは異なり、画面上下方向において互いに隣接する２つの画素セルＰＣ各々の制御放電セルＣ２同士が互いに隣接して配置されている。これら隣接する制御放電セルＣ２各々の放電空間は、図１８に示されるように第１横壁１５Ａ及び誘電体層１７によって遮断されている。
【００４６】
図２１は、上記ＰＤＰ５００を選択書込アドレス法を採用した図１０及び図１１に示す如き駆動シーケンスに従って駆動する際に、奇数Ｘ電極ドライバ５１、偶数Ｘ電極ドライバ５２、奇数Ｙ電極ドライバ５３及び偶数Ｙ電極ドライバ５４各々がＰＤＰ５００に印加する各種駆動パルスを示す図である。
尚、図２１の一斉リセット行程Ｒ、アドレス行程Ｗ、サスティン行程Ｉ、消去行程Ｅ各々で印加されるリセットパルスＲＰＸ、ＲＰＹ、ＲＰＤ、画素データパルスＤＰ、走査パルスＳＰ、サスティンパルスＩＰＸＯ、ＩＰＸＥ、ＩＰＹＥ、ＩＰＹＯ、消去パルスＥＰＸ及びＥＰＹの各々は、図１２に示されるものと同一である。つまり、これら各種駆動パルスの印加によって生起される放電、及びその放電に伴う作用が図１２において説明したものと同一である。ただし、図２１に示される駆動では、サスティン行程Ｉにおいて全ての行電極Ｘに対して同一タイミングにてサスティンパルスＩＰＸＯ及びＩＰＸＥを印加すると共に、かかるＩＰＸＯ及びＩＰＸＥとは異なるタイミングにて全ての行電極Ｙに対してサスティンパルスＩＰＹＥ及びＩＰＹＯを印加するようにしている。
【００４７】
一方、図２２は、上記ＰＤＰ５００を選択消去アドレス法を採用した図１３及び図１４に示す如き駆動シーケンスに従って駆動する際に、奇数Ｘ電極ドライバ５１、偶数Ｘ電極ドライバ５２、奇数Ｙ電極ドライバ５３及び偶数Ｙ電極ドライバ５４各々がＰＤＰ５００に印加する各種駆動パルスを示す図である。
尚、図２２の一斉リセット行程Ｒ、アドレス行程Ｗ、及びサスティン行程Ｉ各々で印加されるリセットパルスＲＰＸ、ＲＰＹ、ＲＰＤ、画素データパルスＤＰ、走査パルスＳＰ、サスティンパルスＩＰＸＯ、ＩＰＸＥ、ＩＰＹＥ及びＩＰＹＯの各々は、図１５に示されるものと同一である。つまり、これら各種駆動パルスの印加によって生起される放電、及びその放電に伴う作用が図１５において説明したものと同一なのである。ただし、図２２に示される駆動では、サスティン行程Ｉにおいて全ての行電極Ｘに対して同一タイミングでサスティンパルスＩＰＸＯ及びＩＰＸＥを印加すると共に、かかるＩＰＸＯ及びＩＰＸＥとは異なるタイミングで全ての行電極Ｙに対してサスティンパルスＩＰＹＥ及びＩＰＹＯを印加するようにしている。
【００４８】
図２３は、プラズマディスプレイ装置の他の構成を示す図である。
図２３に示すように、かかるプラズマディスプレイ装置は、プラズマディスプレイパネルとしてのＰＤＰ５０１、奇数Ｘ電極ドライバ５１０、偶数Ｘ電極ドライバ５２０、奇数Ｙ電極ドライバ５３０、偶数Ｙ電極ドライバ５４０、アドレスドライバ５５０、及び駆動制御回路５６０から構成される。
【００４９】
ＰＤＰ５０１には、表示画面における垂直方向に夫々伸張している帯状の列電極Ｄ１〜Ｄｍが形成されている。更に、ＰＤＰ５０１には、表示画面における水平方向に夫々伸張している帯状の行電極Ｘ２〜Ｘｎ及び行電極Ｙ１〜Ｙｎが、図２３に示すように交互にかつ番号順に配列して形成されている。一対の行電極、つまり行電極対（Ｘ２、Ｙ２）〜行電極対（Ｘｎ、Ｙｎ）の各々がＰＤＰ５０１における第１表示ライン〜第（ｎ−１）表示ラインを担う。各表示ラインと列電極Ｄ１〜Ｄｍ各々との各交叉部（図２３中の一点鎖線にて囲まれた領域）に、画素を担う画素セルＰＣが形成されている。すなわち、ＰＤＰ５０１には、第１表示ラインに属する画素セルＰＣ１、１〜ＰＣ１、ｍ、第２表示ラインに属する画素セルＰＣ２、１〜ＰＣ２、ｍ、・・・・、第（ｎ−１）表示ラインに属する画素セルＰＣｎ−１、１〜ＰＣｎ−１、ｍがマトリクス状に配列されているのである。
【００５０】
図２４〜図２７は、ＰＤＰ５０１の内部構造の一部を抜粋して示す図である。尚、図２４は、表示面側から眺めたＰＤＰ５０１の平面図である。又、図２５は図２４に示されるＶ１−Ｖ１線から眺めた断面図であり、図２６は図２４に示されるＶ２−Ｖ２線から眺めた断面図である。又、図２７は、図２４に示されるＷ１−Ｗ１線から眺めたＰＤＰ５０１の断面図である。図２４〜図２７において、図６〜図９に示される符号と同一符号の付されている構造物は互いに同一のものである。
【００５１】
すなわち、ＰＤＰ５０１には、ＰＤＰ５０と同様な構造を有する一対の放電セル（表示放電セルＣ１及び制御放電セルＣ２）からなる画素セルＰＣがマトリクス状に配列されている。ただし、ＰＤＰ５０１においてはＰＤＰ５０とは異なり、図２４に示す如く、行電極Ｘを担う透明電極Ｘａの両端に幅広部が形成されている。従って、制御放電セルＣ２内における透明電極Ｙａ及びＸａ各々の幅広部の間にも放電ギャップｇが形成される。更に、制御放電セルＣ２内に形成されている放電ギャップｇは、制御放電セルＣ２内に形成されているバス電極Ｘｂ及びＹｂ間の中間位置よりも、この制御放電セルＣ２と対を為す表示放電セルＣ１側に偏倚した位置に形成されている。
【００５２】
奇数Ｘ電極ドライバ５１０は、駆動制御回路５６０から供給されたタイミング信号に応じて、ＰＤＰ５０１の行電極Ｘの内の奇数番号（図２３に示す）が付されている行電極Ｘ３、Ｘ５、・・・・、Ｘｎ−２、及びＸｎ各々に各種駆動パルス（後述する）を印加する。偶数Ｘ電極ドライバ５２０は、駆動制御回路５６０から供給されたタイミング信号に応じて、ＰＤＰ５０１の行電極Ｘの内の偶数番号（図２３に示す）が付されている行電極Ｘ２、Ｘ４、・・・・、Ｘｎ−３、及びＸｎ−１各々に各種駆動パルス（後述する）を印加する。奇数Ｙ電極ドライバ５３０は、駆動制御回路５６０から供給されたタイミング信号に応じて、ＰＤＰ５０１の行電極Ｙの内の奇数番号（図２３に示す）が付されている行電極Ｙ１、Ｙ３、Ｙ５、・・・・、Ｙｎ−２、及びＹｎ各々に各種駆動パルス（後述する）を印加する。偶数Ｙ電極ドライバ５４０は、駆動制御回路５６０から供給されたタイミング信号に応じて、ＰＤＰ５０１の行電極Ｙの内の偶数番号（図２３に示す）が付されている行電極Ｙ２、Ｙ４、・・・・、Ｙｎ−３、及びＹｎ−１各々に各種駆動パルス（後述する）を印加する。アドレスドライバ５５０は、駆動制御回路５６０から供給されたタイミング信号に応じて、ＰＤＰ５０１の列電極Ｄ１〜Ｄｍに画素データパルス（後述する）を印加する。
【００５３】
駆動制御回路５６０は、先ず、入力映像信号を各画素毎に輝度レベルを表す例えば８ビットの画素データに変換し、この画素データに対して前述した如き誤差拡散処理及びディザ処理を施して４ビットの多階調化画素データＰＤＳを得る。そして、これを図２８に示す如きデータ変換テーブルに従って第１〜第１５ビットからなる１５ビットの画素駆動データＧＤに変換する。次に、駆動制御回路５６０は、１画面分の画素駆動データＧＤ１、１〜ＧＤ（ｎ−１）、ｍ毎に、これら画素駆動データＧＤ１、１〜ＧＤ（ｎ−１）、ｍ各々を同一ビット桁同士にて分離することにより、ＤＢ１：画素駆動データＧＤ１、１〜ＧＤ（ｎ−１）、ｍ各々の第１ビット目
ＤＢ２：画素駆動データＧＤ１、１〜ＧＤ（ｎ−１）、ｍ各々の第２ビット目
ＤＢ３：画素駆動データＧＤ１、１〜ＧＤ（ｎ−１）、ｍ各々の第３ビット目
ＤＢ４：画素駆動データＧＤ１、１〜ＧＤ（ｎ−１）、ｍ各々の第４ビット目
ＤＢ５：画素駆動データＧＤ１、１〜ＧＤ（ｎ−１）、ｍ各々の第５ビット目
ＤＢ６：画素駆動データＧＤ１、１〜ＧＤ（ｎ−１）、ｍ各々の第６ビット目
ＤＢ７：画素駆動データＧＤ１、１〜ＧＤ（ｎ−１）、ｍ各々の第７ビット目
ＤＢ８：画素駆動データＧＤ１、１〜ＧＤ（ｎ−１）、ｍ各々の第８ビット目
ＤＢ９：画素駆動データＧＤ１、１〜ＧＤ（ｎ−１）、ｍ各々の第９ビット目
ＤＢ１０：画素駆動データＧＤ１、１〜ＧＤ（ｎ−１）、ｍ各々の第１０ビット目
ＤＢ１１：画素駆動データＧＤ１、１〜ＧＤ（ｎ−１）、ｍ各々の第１１ビット目
ＤＢ１２：画素駆動データＧＤ１、１〜ＧＤ（ｎ−１）、ｍ各々の第１２ビット目
ＤＢ１３：画素駆動データＧＤ１、１〜ＧＤ（ｎ−１）、ｍ各々の第１３ビット目
ＤＢ１４：画素駆動データＧＤ１、１〜ＧＤ（ｎ−１）、ｍ各々の第１４ビット目
ＤＢ１５：画素駆動データＧＤ１、１〜ＧＤ（ｎ−１）、ｍ各々の第１５ビット目
の如き画素駆動データビット群ＤＢ１〜ＤＢ１５を得る。
【００５４】
尚、画素駆動データビット群ＤＢ１〜ＤＢ１５各々は、後述するサブフィールドＳＦ１〜ＳＦ１５各々に対応したものである。駆動制御回路５６０は、サブフィールドＳＦ１〜ＳＦ１５毎に、そのサブフィールドに対応した画素駆動データビット群ＤＢを１表示ライン分（ｍ個）ずつアドレスドライバ５５０に供給する。
更に、駆動制御回路５６０は、図２９に示す如き発光駆動シーケンスに従ってＰＤＰ５０１を駆動制御すべき各種タイミング信号を発生して、奇数Ｘ電極ドライバ５１０、偶数Ｘ電極ドライバ５２０、奇数Ｙ電極ドライバ５３０及び偶数Ｙ電極ドライバ５４０に供給する。
【００５５】
図２９に示す発光駆動シーケンスでは、映像信号における各フィールドを１５個のサブフィールドＳＦ１〜ＳＦ１５に分割し、各サブフィールド毎に以下に示す如き各駆動行程を実行する。
つまり、先頭のサブフィールドＳＦ１では、奇数行リセット行程ＲＯＤ、奇数行アドレス行程ＷＯＤ、偶数行リセット行程ＲＥＶ、偶数行アドレス行程ＷＥＶ、プライミング拡張行程ＰＩ、サスティン行程Ｉ及び消去行程Ｅを順次実行する。又、サブフィールドＳＦ２〜ＳＦ１５各々では、アドレス行程Ｗ、プライミング拡張行程ＰＩ、サスティン行程Ｉ及び消去行程Ｅを順次実行する。
【００５６】
図３０は、図２９に示されるサブフィールドＳＦ１において、奇数Ｘ電極ドライバ５１０、偶数Ｘ電極ドライバ５２０、奇数Ｙ電極ドライバ５３０、偶数Ｙ電極ドライバ５４０及びアドレスドライバ５５０がＰＤＰ５０１に印加する各種駆動パルスとその印加タイミングを示す図である。
先ず、奇数行リセット行程ＲＯＤでは、奇数Ｙ電極ドライバ５３０が、サスティンパルス（後述する）に比して立ち上がり変化の緩やかな正極性の第１リセットパルスＲＰＹ１を発生してＰＤＰ５０１の奇数の行電極Ｙ１、Ｙ３、・・・・、Ｙｎ各々に同時に印加する。かかる第１リセットパルスＲＰＹ１の印加に応じて、奇数表示ラインに属する全ての画素セルＰＣ各々の制御放電セルＣ２内における行電極Ｙ及び列電極Ｄ間において第１リセット放電（書込放電）が生起される。そして、上記第１リセットパルスＲＰＹ１の印加後、引き続き奇数Ｙ電極ドライバ５３０は、負極性の第２リセットパルスＲＰＹ２を発生してＰＤＰ５０１の奇数の行電極Ｙ１、Ｙ３、・・・・、Ｙｎ各々に同時に印加する。更に、かかる第２リセットパルスＲＰＹ２と同一タイミングにて、アドレスドライバ５５０が正極性のリセットパルスＲＰＤを発生して列電極Ｄ１〜Ｄｎの各々に同時に印加する。これらリセットパルスＲＰＤ及び第２リセットパルスＲＰＹ２の印加に応じて、奇数表示ラインに属する画素セルＰＣ各々の制御放電セルＣ２内における行電極Ｙ及び列電極Ｄ間において第２リセット放電（消去放電）が生起される。上記第１リセット放電及び第２リセット放電の終息後、奇数表示ラインに属する全ての画素セルＰＣ各々の制御放電セルＣ２内における列電極Ｄの近傍には負、行電極Ｘ及びＹ近傍には正の壁電荷が夫々形成される。
【００５７】
次に、奇数行アドレス行程ＷＯＤでは、奇数Ｙ電極ドライバ５３０が正極性の電圧Ｖ１を全ての奇数の行電極Ｙの各々に印加しつつ、正極性の電圧Ｖ２（Ｖ２＞Ｖ１）を有する走査パルスＳＰを奇数の行電極Ｙ１、Ｙ３、Ｙ５、・・・・、Ｙｎ−２各々に順次印加して行く。この間、アドレスドライバ５５０は、このサブフィールドＳＦ１に対応した画素駆動データビット群ＤＢ１中の奇数表示ラインに対応した画素駆動データビット各々をその論レベルに応じたパルス電圧を有する画素データパルスＤＰに変換する。例えば、アドレスドライバ５５０は、論理レベル０の画素駆動データビットを正極性の高電圧の画素データパルスＤＰに変換する一方、論理レベル１の画素駆動データビットを低電圧（０ボルト）の画素データパルスＤＰに変換する。そして、かかる画素データパルスＤＰを上記走査パルスＳＰの印加タイミングに同期して１表示ライン分（ｍ個）ずつ列電極Ｄ１〜Ｄｍに印加して行く。つまり、アドレスドライバ５５０は、先ず、第１表示ラインに対応したｍ個の画素データパルスＤＰからなる画素データパルス群ＤＰ１を列電極Ｄ１〜Ｄｍに印加し、次に、第３表示ラインに対応したｍ個の画素データパルスＤＰからなる画素データパルス群ＤＰ３を列電極Ｄ１〜Ｄｍに印加して行くのである。この際、正極性の電圧Ｖ２を有する走査パルスＳＰと共に低電圧（０ボルト）の画素データパルスＤＰが印加された画素セルＰＣの制御放電セルＣ２内において選択的に書込アドレス放電が生起される。つまり、この制御放電セルＣ２内における列電極Ｄと透明電極Ｙａの幅広部との間において書込アドレス放電が生起されるのである。一方、走査パルスＳＰと共に高電圧の画素データパルスＤＰが印加された画素セルＰＣの制御放電セルＣ２内では上述した如き書込アドレス放電は生起されない。ここで、上記書込アドレス放電の生起された画素セルＰＣではその制御放電セルＣ２内の行電極Ｙ近傍に負の壁電荷、行電極Ｘ近傍に正の壁電荷が夫々形成され、この画素セルＰＣは仮点灯セルモードに設定される。一方、書込アドレス放電の生起されなかった画素セルＰＣの制御放電セルＣ２内における行電極Ｙ及びＸ各々の近傍には上記奇数行リセット行程ＲＯＤにて生成された正の壁電荷がそのまま残存することになり、この画素セルＰＣは消灯セルモードに設定される。尚、奇数行アドレス行程ＷＯＤでは、制御放電セルＣ２内における列電極Ｄ及び行電極Ｘ間での誤った放電を防止すべく、奇数Ｘ電極ドライバ５１０が走査パルスＳＰと同一極性の電圧を奇数の行電極Ｘに印加しつづける。
【００５８】
このように、奇数行アドレス行程ＷＯＤでは、奇数表示ラインに対応した画素セルＰＣ各々が、入力映像信号に基づく画素データに従って仮点灯セルモード及び消灯セルモードのいずれか一方に設定されるのである。
次の偶数行リセット行程ＲＥＶでは、偶数Ｙ電極ドライバ５４０が、サスティンパルス（後述する）に比して立ち上がり変化の緩やかな正極性の第１リセットパルスＲＰＹ１を発生してＰＤＰ５０の偶数の行電極Ｙ２、Ｙ４、・・・・、Ｙｎ−１各々に同時に印加する。かかる第１リセットパルスＲＰＹ１の印加に応じて、偶数表示ラインに属する全ての画素セルＰＣ各々の制御放電セルＣ２内における行電極Ｙ及び列電極Ｄ間において第１リセット放電（書込放電）が生起される。そして、上記第１リセットパルスＲＰＹ１の印加後、引き続き偶数Ｙ電極ドライバ５４０は、負極性の第２リセットパルスＲＰＹ２を発生してＰＤＰ５０１の偶数の行電極Ｙ２、Ｙ４、・・・・、Ｙｎ−１各々に同時に印加する。更に、かかる第２リセットパルスＲＰＹ２と同一タイミングにて、アドレスドライバ５５０が正極性のリセットパルスＲＰＤを発生して列電極Ｄ１〜Ｄｎの各々に同時に印加する。これらリセットパルスＲＰＤ及び第２リセットパルスＲＰＹ２の印加に応じて、偶数表示ラインに属する画素セルＰＣ各々の制御放電セルＣ２内における行電極Ｙ及び列電極Ｄ間において第２リセット放電（消去放電）が生起される。上記第１リセット放電及び第２リセット放電の終息後、偶数表示ラインに属する全ての画素セルＰＣ各々の制御放電セルＣ２内における列電極Ｄの近傍には負、行電極Ｘ及びＹ近傍には正の壁電荷が夫々形成される。
【００５９】
次に、偶数行アドレス行程ＷＥＶでは、偶数Ｙ電極ドライバ５４０が正極性の電圧Ｖ１を全ての偶数の行電極Ｙの各々に印加しつつ、正極性の電圧Ｖ２（Ｖ２＞Ｖ１）を有する走査パルスＳＰを偶数の行電極Ｙ２、Ｙ４、Ｙ６、・・・・、Ｙｎ−１各々に順次印加して行く。この間、アドレスドライバ５５０は、このサブフィールドＳＦ１に対応した画素駆動データビット群ＤＢ１中の偶数表示ラインに対応した画素駆動データビット各々をその論レベルに応じたパルス電圧を有する画素データパルスＤＰに変換する。つまり、アドレスドライバ５５０は、論理レベル０の画素駆動データビットを正極性の高電圧の画素データパルスＤＰに変換する一方、論理レベル１の画素駆動データビットを低電圧（０ボルト）の画素データパルスＤＰに変換する。そして、かかる画素データパルスＤＰを上記走査パルスＳＰの印加タイミングに同期して１表示ライン分（ｍ個）ずつ列電極Ｄ１〜Ｄｍに印加して行く。つまり、アドレスドライバ５５０は、先ず、第２表示ラインに対応したｍ個の画素データパルスＤＰからなる画素データパルス群ＤＰ２を列電極Ｄ１〜Ｄｍに印加し、次に、第４表示ラインに対応したｍ個の画素データパルスＤＰからなる画素データパルス群ＤＰ４を列電極Ｄ１〜Ｄｍに印加して行くのである。この際、正極性の電圧Ｖ２を有する走査パルスＳＰと共に低電圧（０ボルト）の画素データパルスＤＰが印加された画素セルＰＣの制御放電セルＣ２内において選択的に書込アドレス放電が生起される。つまり、この制御放電セルＣ２内における列電極Ｄと透明電極Ｙａの幅広部との間において書込アドレス放電が生起されるのである。一方、走査パルスＳＰと共に高電圧の画素データパルスＤＰが印加された画素セルＰＣの制御放電セルＣ２内では上述した如き書込アドレス放電は生起されない。
書込アドレス放電の生起された画素セルＰＣではその制御放電セルＣ２内の行電極Ｙ近傍に負の壁電荷、行電極Ｘ近傍に正の壁電荷が夫々形成され、この画素セルＰＣは仮点灯セルモードに設定される。一方、書込アドレス放電の生起されなかった画素セルＰＣの制御放電セルＣ２内における行電極Ｙ及びＸ各々の近傍には上記偶数行リセット行程ＲＥＶにて生成された正の壁電荷がそのまま残存することになり、この画素セルＰＣは消灯セルモードに設定される。尚、偶数行アドレス行程ＷＥＶでは、制御放電セルＣ２内における列電極Ｄ及び行電極Ｘ間での誤った放電を防止すべく、偶数Ｘ電極ドライバ５２０が走査パルスＳＰと同一極性の電圧を奇数の行電極Ｘに印加しつづける。
【００６０】
このように、偶数行アドレス行程ＷＥＶでは、偶数表示ラインに対応した画素セルＰＣ各々が、入力映像信号に基づく画素データに従って仮点灯セルモード及び消灯セルモードのいずれか一方に設定されるのである。
尚、サブフィールドＳＦ２〜ＳＦ１５各々のアドレス行程Ｗでは、奇数Ｙ電極ドライバ５３０及び偶数Ｘ電極ドライバ５４０が図３０に示す如き正極性の走査パルスＳＰを行電極Ｙ１、Ｙ２、Ｙ３、・・・・、Ｙｎ−１各々に順次印加する（図示せず）。この間、アドレスドライバ５５０は、各サブフィールドＳＦ（ｊ）［ｊは２〜１５までの自然数］に対応した画素駆動データビット群ＤＢ（ｊ）における各画素駆動データビットを、その論レベルに対応したパルス電圧を有する画素データパルスＤＰに変換する。そして、かかる画素データパルスＤＰを上記走査パルスＳＰの印加タイミングに同期して１表示ライン分（ｍ個）ずつ列電極Ｄ１〜Ｄｍに印加して行く。この際、上記走査パルスＳＰと共に低電圧（０ボルト）の画素データパルスＤＰが印加された画素セルＰＣの制御放電セルＣ２内において選択的に前述した如き書込アドレス放電が生起される。一方、走査パルスＳＰと共に高電圧の画素データパルスＤＰが印加された画素セルＰＣの制御放電セルＣ２内では上述した如き書込アドレス放電は生起されない。書込アドレス放電の生起された画素セルＰＣではその制御放電セルＣ２内の行電極Ｙ近傍に負の壁電荷、行電極Ｘ近傍に正の壁電荷が夫々形成され、この画素セルＰＣは仮点灯セルモードに設定される。一方、書込アドレス放電の生起されなかった画素セルＰＣの制御放電セルＣ２内における行電極Ｙ及びＸ各々の近傍には正の壁電荷が残存することになり、この画素セルＰＣは消灯セルモードに設定される。
【００６１】
次に、プライミング拡張行程ＰＩでは、奇数Ｙ電極ドライバ５３０が正極性のプライミングパルスＰＰＹＯを図３０に示す如く断続的に繰り返し、奇数の行電極Ｙ１、Ｙ３、・・・・、Ｙｎ各々に印加する。又、かかるプライミング拡張行程ＰＩでは、奇数Ｘ電極ドライバ５１０が正極性のプライミングパルスＰＰＸＯを上記プライミングパルスＰＰＹＯと同一タイミングにて断続的に繰り返し、奇数の行電極Ｘ３、Ｘ５、・・・・、Ｘｎ各々に印加する。又、プライミング拡張行程ＰＩでは偶数Ｘ電極ドライバ５２０が、正極性のプライミングパルスＰＰＸＥを上記ＰＰＸＯ及びＰＰＹＯとは異なるタイミングにて、図３０に示す如く断続的に繰り返し偶数の行電極Ｘ２、Ｘ４、・・・・、Ｘｎ−１各々に印加する。更に、プライミング拡張行程ＰＩでは偶数Ｙ電極ドライバ５４０が正極性のプライミングパルスＰＰＹＥを上記プライミングパルスＰＰＸＥと同一タイミングにて、図３０に示す如く断続的に繰り返し偶数の行電極Ｙ２、Ｙ４、・・・・、Ｙｎ−１各々に印加する。これらプライミングパルスＰＰＸＯ、ＰＰＸＥ、ＰＰＹＯ、又はＰＰＹＥが印加される度に、前述した如き仮点灯セルモードに設定された画素セルＰＣの制御放電セルＣ２内における透明電極Ｘａ及びＹａ間においてプライミング放電が生起される。この際、プライミング放電が生起される度に、図２５に示す如き隙間ｒを介して表示放電セルＣ１側に放電が拡張し、表示放電セルＣ１内に壁電荷が形成される。
【００６２】
上記した如く、プライミング拡張行程ＰＩでは、上記奇数行アドレス行程ＷＯＤ、偶数行アドレス行程ＷＥＶ、又はアドレス行程Ｗにて仮点灯セルモードに設定された画素セルＰＣの制御放電セルＣ２のみに、繰り返しプライミング放電を生起させることにより、表示放電セルＣ１側に徐々に放電を拡張する。かかる放電拡張により表示放電セルＣ１内に壁電荷が形成され、この表示放電セルＣ１が属する画素セルＰＣは点灯セルモードに設定される。一方、上記の如き各種アドレス行程において消灯セルモードに設定された制御放電セルＣ２ではプライミング放電は生起されない。よって、この制御放電セルＣ２と連通する表示放電セルＣ１内には壁電荷が形成されないので、画素セルＰＣは消灯セルモードに設定される。
【００６３】
次に、サスティン行程Ｉでは、奇数Ｙ電極ドライバ５３０が図３０に示す如き正極性のサスティンパルスＩＰＹＯを、このサスティン行程Ｉの属するサブフィールドに割り当てられている回数だけ繰り返し、奇数の行電極Ｙ１、Ｙ３、Ｙ５、・・・・、Ｙｎ各々に印加する。又、サスティン行程Ｉでは、偶数Ｘ電極ドライバ５２０が上記サスティンパルスＩＰＹＯと同一タイミングにて正極性のサスティンパルスＩＰＸＥを発生し、これをこのサスティン行程Ｉの属するサブフィールドに割り当てられている回数だけ繰り返し、偶数の行電極Ｘ２、Ｘ４、・・・・、Ｘｎ−１各々に印加する。又、サスティン行程Ｉでは、奇数Ｘ電極ドライバ５１０が上記サスティンパルスＩＰＹＯとは異なるタイミングにて図３０に示す如き正極性のサスティンパルスＩＰＸＯを発生し、これをこのサスティン行程Ｉの属するサブフィールドに割り当てられている回数だけ繰り返し、奇数の行電極Ｘ１、Ｘ３、Ｘ５、・・・・、Ｘｎ各々に印加する。又、かかるサスティン行程Ｉでは、偶数Ｙ電極ドライバ５４０が、上記サスティンパルスＩＰＸＯと同一タイミングにて正極性のサスティンパルスＩＰＹＥを発生し、これをこのサスティン行程Ｉの属するサブフィールドに割り当てられている回数だけ繰り返し、偶数の行電極Ｙ２、Ｙ４、・・・・、Ｙｎ−１各々に印加する。これらサスティンパルスＩＰＸＯ、ＩＰＸＥ、ＩＰＹＯ又はＩＰＹＥが印加される度に、点灯セルモードに設定された画素セルＰＣの表示放電セルＣ１内の透明電極Ｘａ及びＹａ間においてサスティン放電が生起される。この際、かかるサスティン放電によって発生した紫外線により、図２７に示す如く表示放電セルＣ１に形成されている蛍光体層１６（赤色蛍光層、緑色蛍光層、青色蛍光層）が励起し、その蛍光色に対応した光が前面ガラス基板１０を介して放射される。つまり、このサスティン行程Ｉの属するサブフィールドに割り当てられている回数分だけ、サスティン放電に伴う発光が繰り返し生起されるのである。
【００６４】
そして、消去行程Ｅでは、奇数Ｘ電極ドライバ５１、偶数Ｘ電極ドライバ５２、奇数Ｙ電極ドライバ５３、偶数Ｙ電極ドライバ５４及びアドレスドライバ５５が正極性の消去パルスＥＰを全ての行電極Ｘ及びＹに印加する。消去パルスの印加に応じて、壁電荷の残留している全ての制御放電セルＣ２内で消去放電が生起され、壁電荷が消去される。
【００６５】
ここで、図２８に示す１６通りの画素駆動データＧＤに基づき、図２９及び図３０に示す如き駆動を実行すると、各フィールド内において、表現すべき中間輝度に対応した分だけ連続したサブフィールド各々のアドレス行程（ＷＯＤ、ＷＥＶ、Ｗ）にて書込アドレス放電（図２８中に二重丸にて示す）が生起される。すなわち、画素セルＰＣは、表現すべき中間輝度に対応した分だけ連続したサブフィールド各々で点灯セルモードに設定され、これらサブフィールド各々のサスティン行程Ｉにおいてサスティン放電されるのである。この際、１フィールド内において生起されたサスティン放電の総数に対応した輝度が視覚される。すなわち、図２８に示す如き第１〜第１６階調駆動による１６種類の発光パターンによれば、二重丸にて示されるサブフィールドにおいて生起された放電の合計回数に応じた１６階調分の中間輝度が表現されるのである。
【００６６】
ここで、図２３に示すプラズマディスプレイ装置においては、ＰＤＰ５０１の各画素を担う画素セルＰＣを図２４及び図２５に示す如き表示放電セルＣ１及び制御放電セルＣ２にて構築するようにしている。そして、表示画像に関与するサスティン放電を表示放電セルＣ１にて生起させる一方、表示画像には関与しない発光を伴うリセット放電、プライミング放電及びアドレス放電は、制御放電セルＣ２にて生起させるようにしている。この際、制御放電セルＣ２には、この制御放電セルＣ２内で生起された上記各種放電に伴う光が前面ガラス基板１０を通過して外部に漏れるのを防ぐべく、黒色または暗色の顔料を含んだ光吸収層からなる嵩上げ誘電体層１２が形成されている。よって、リセット放電、プライミング放電及びアドレス放電に伴う放電光は嵩上げ誘電体層１２によって遮断されるので、表示画像のコントラスト、特に、暗コントラストを高めることが可能になる。更に、制御放電セルＣ２内には、その背面基板１３側に図２５に示す如く２次電子放出材料層３０を設けている。２次電子放出材料層３０によれば、制御放電セルＣ２内の列電極Ｄ及び行電極Ｙ間における放電開始電圧及び放電維持電圧は、表示放電セルＣ１内の列電極Ｄ及び行電極Ｙ間での放電開始電圧及び放電維持電圧よりも低くなる。つまり、表示放電セルＣ１は、制御放電セルＣ２に比して放電開始電圧及び放電維持電圧が高くなるのである。よって、制御放電セルＣ２内において繰り返しプライミング放電を生起させることにより表示放電セルＣ１側に放電を拡張するプライミング拡張行程ＰＩを実行しても、表示放電セルＣ１内で生起される放電は微弱なものとなるので、暗コントラストの低下が抑制される。
【００６７】
更に、制御放電セルＣ２内には、行電極Ｘ及びＹ各々の本体部から突起した透明電極Ｘａ及びＹａにより、バス電極Ｘｂ及びＹｂ間の中間位置よりもこの制御放電セルＣ２と対を為す表示放電セルＣ１側に偏倚した位置に放電ギャップｇを設けるようにしている。従って、図３０に示す如き駆動によると、制御放電セルＣ２内における放電ギャップｇに対応した位置、例えば図２５に示す位置Ｐにおいて上記プライミング放電が生起される。つまり、制御放電セルＣ２内において、この制御放電セルＣ２と対を為す表示放電セルＣ１側に近い位置でプライミング放電が生起されるので、制御放電セルＣ２から表示放電セルＣ１への放電拡張が容易に為される。一方、リセット放電及び書込アドレス放電は、制御放電セルＣ２内の列電極Ｄ及び透明電極Ｙａ間で生起させるようにしている。つまり、制御放電セルＣ２内において生起されるリセット放電及び書込アドレス放電は、この制御放電セルＣ２と対を為す表示放電セルＣ１までの距離が透明電極Ｘａよりも大となる透明電極Ｙａと、列電極Ｄとの間で生起される。よって、これらリセット放電及びアドレス放電は、図２５に示す如きプライミング放電の生起される位置Ｐよりも、この制御放電セルＣ２と対を為す表示放電セルＣ１から遠い位置Ｑにおいて生起されることになる。従って、リセット放電及びアドレス放電に伴う紫外線が表示放電セルＣ１側に漏れ込む量が低減し、暗コントラストの低下が抑制されるのである。
【００６８】
又、制御放電セルＣ２内における放電ギャップｇを表示放電セルＣ１側に近い位置に形成することにより、図２４に示す如く、制御放電セルＣ２内に面する透明電極Ｙａの幅広部の面積を制御放電セルＣ２内に面する透明電極Ｘａの幅広部の面積よりも大きくできる。これにより、制御放電セルＣ２内における列電極Ｄ及び透明電極Ｙａの幅広部間で生起されるリセット放電、アドレス放電の安定性が増し、プライミング放電における表示放電セルＣ１の放電の移行などが容易となる。
【００６９】
尚、図２８〜図３０では、アドレス行程において、書込アドレス放電を生起させることにより各画素セルＰＣ内に選択的に壁電荷を形成させる、いわゆる選択書込アドレス法を適用した場合について説明したが、各画素セルＰＣに形成されている壁電荷を選択的に消去する選択消去アドレス法を採用しても良い。
選択消去アドレス法に基づく駆動を行うにあたり、駆動制御回路５６０は、先ず、入力映像信号を各画素毎に輝度レベルを表す例えば８ビットの画素データに変換し、この画素データに対して前述した如き誤差拡散処理及びディザ処理を施す。駆動制御回路５６０は、これら誤差拡散処理及びディザ処理により８ビットの画素データを４ビットの多階調化画素データＰＤＳに変換し、更に、この多階調化画素データＰＤＳを図３１に示す如きデータ変換テーブルに従って１５ビットの画素駆動データＧＤに変換する。次に、駆動制御回路５６０は、１画面分の画素駆動データＧＤ１、１〜ＧＤ（ｎ−１）、ｍ毎に、これら画素駆動データＧＤ１、１〜ＧＤ（ｎ−１）、ｍ各々を同一ビット桁同士にて分離することにより、画素駆動データビット群ＤＢ１〜ＤＢ１５を得る。駆動制御回路５６０は、サブフィールドＳＦ１〜ＳＦ１５毎に、そのサブフィールドに対応した画素駆動データビット群ＤＢを１表示ライン分（ｍ個）ずつアドレスドライバ５５０に供給する。
【００７０】
図３２は、選択消去アドレス法を適用してＰＤＰ５０１を階調駆動する際の発光駆動シーケンスを示す図である。
図３２に示す発光駆動シーケンスでは、先頭のサブフィールドＳＦ１において、奇数行リセット行程ＲＯＤ、奇数行アドレス行程ＷＯＤ、偶数行リセット行程ＲＥＶ、偶数行アドレス行程ＷＥＶ、プライミング拡張行程ＰＩ、サスティン行程Ｉ、及び電荷移動行程ＭＲを順次実行する。又、サブフィールドＳＦ２〜ＳＦ１５各々において、アドレス行程Ｗ、プライミング拡張行程ＰＩ、サスティン行程Ｉ、及び電荷移動行程ＭＲを順次実行する。尚、最後尾のサブフィールドＳＦ１５に限り、電荷移動行程ＭＲの直後に消去行程Ｅを実行する。
【００７１】
図３３は、図３２に示す発光駆動シーケンスに従ってＰＤＰ５０１を駆動すべくこのＰＤＰ５０１に印加する各種駆動パルスと、その印加タイミングを示す図である。尚、図３３では、図３２に示すサブフィールドＳＦ１での動作のみを抜粋して示している。
先ず、奇数行リセット行程ＲＯＤでは、奇数Ｙ電極ドライバ５３０が、サスティンパルス（後述する）に比して立ち下がり変化の緩やかな負極性のリセットパルスＲＰＹを発生してＰＤＰ５０１の奇数の行電極Ｙ１、Ｙ３、Ｙ５、・・・・、Ｙｎの各々に同時に印加する。この間、アドレスドライバ５５０は、正極性のリセットパルスＲＰＤを発生して列電極Ｄ１〜Ｄｎの各々に同時に印加する。これらリセットパルスＲＰＹ及びリセットパルスＲＰＤの印加に応じて、奇数表示ラインに属する画素セルＰＣ各々の制御放電セルＣ２内の列電極Ｄ及び行電極Ｙ間においてリセット放電（書込放電）が生起される。かかるリセット放電の終息後、奇数表示ラインに属する画素セルＰＣ各々の制御放電セルＣ２内における列電極Ｄの近傍に負の壁電荷、行電極Ｘ及びＹ近傍に正の壁電荷が夫々形成される。
【００７２】
次に、奇数行アドレス行程ＷＯＤでは、奇数Ｙ電極ドライバ５３０が正極性の電圧Ｖ１を全ての奇数の行電極Ｙの各々に印加しつつ、正極性の電圧Ｖ２（Ｖ２＞Ｖ１）を有する走査パルスＳＰを奇数の行電極Ｙ１、Ｙ３、Ｙ５、・・・・、Ｙｎ−２各々に順次印加して行く。この間、アドレスドライバ５５０は、このサブフィールドＳＦ１に対応した画素駆動データビット群ＤＢ１中の奇数表示ラインに対応した画素駆動データビット各々をその論レベルに応じたパルス電圧を有する画素データパルスＤＰに変換する。つまり、アドレスドライバ５５０は、論理レベル０の画素駆動データビットを正極性の高電圧の画素データパルスＤＰに変換する一方、論理レベル１の画素駆動データビットを低電圧（０ボルト）の画素データパルスＤＰに変換する。そして、かかる画素データパルスＤＰを上記走査パルスＳＰの印加タイミングに同期して１表示ライン分（ｍ個）ずつ列電極Ｄ１〜Ｄｍに印加して行く。つまり、アドレスドライバ５５０は、先ず、第１表示ラインに対応したｍ個の画素データパルスＤＰからなる画素データパルス群ＤＰ１を列電極Ｄ１〜Ｄｍに印加し、次に、第３表示ラインに対応したｍ個の画素データパルスＤＰからなる画素データパルス群ＤＰ３を列電極Ｄ１〜Ｄｍに印加して行くのである。この際、正極性の電圧Ｖ２を有する走査パルスＳＰと共に低電圧（０ボルト）の画素データパルスＤＰが印加された画素セルＰＣの制御放電セルＣ２内において選択的に消去アドレス放電が生起される。つまり、この制御放電セルＣ２内における列電極Ｄと透明電極Ｙａの幅広部との間において消去アドレス放電が生起されるのである。一方、走査パルスＳＰと共に高電圧の画素データパルスＤＰが印加された画素セルＰＣの制御放電セルＣ２内では上述した如き消去アドレス放電は生起されない。この際、上記消去アドレス放電の生起された画素セルＰＣではその制御放電セルＣ２内の行電極Ｘ及びＹ各々の近傍に負の壁電荷が夫々形成され、この画素セルＰＣは消灯セルモードに設定される。一方、消去アドレス放電の生起されなかった画素セルＰＣの制御放電セルＣ２内における行電極Ｙ及びＸ各々の近傍には上記奇数行リセット行程ＲＯＤにて生成された正の壁電荷がそのまま残存することになり、この画素セルＰＣは仮点灯セルモードに設定される。尚、奇数行アドレス行程ＷＯＤでは、制御放電セルＣ２内における列電極Ｄ及び行電極Ｘ間での誤った放電を防止すべく、奇数Ｘ電極ドライバ５１０及び偶数Ｘ電極ドライバ５２０が走査パルスＳＰと同一極性の電圧を全ての行電極Ｘに印加しつづける。
【００７３】
このように、奇数行アドレス行程ＷＯＤでは、入力映像信号に対応した画素データに基づき、奇数表示ラインに対応した画素セルＰＣ各々を仮点灯セルモード及び消灯セルモードのいずれか一方に設定するのである。
次に、偶数行リセット行程ＲＥＶでは、偶数Ｙ電極ドライバ５４０が、サスティンパルス（後述する）に比して立ち下がり変化の緩やかな負極性のリセットパルスＲＰＹを発生してＰＤＰ５０１の偶数の行電極Ｙ２、Ｙ４、Ｙ６、・・・・、Ｙｎ−１の各々に同時に印加する。この間、アドレスドライバ５５０は、正極性のリセットパルスＲＰＤを発生して列電極Ｄ１〜Ｄｎの各々に同時に印加する。これらリセットパルスＲＰＹ及びリセットパルスＲＰＤの印加に応じて、偶数表示ラインに属する画素セルＰＣ各々の制御放電セルＣ２内の列電極Ｄ及び行電極Ｙ間においてリセット放電（書込放電）が生起される。かかるリセット放電の終息後、偶数表示ラインに属する画素セルＰＣ各々の制御放電セルＣ２内における列電極Ｄの近傍には負の壁電荷、行電極Ｘ及びＹ近傍には正の壁電荷が夫々形成される。
【００７４】
次に、偶数行アドレス行程ＷＥＶでは、偶数Ｙ電極ドライバ５４０が正極性の電圧Ｖ１を全ての奇数の行電極Ｙの各々に印加しつつ、正極性の電圧Ｖ２（Ｖ２＞Ｖ１）を有する走査パルスＳＰを偶数の行電極Ｙ２、Ｙ４、Ｙ６、・・・・、Ｙｎ−１各々に順次印加して行く。この間、アドレスドライバ５５０は、このサブフィールドＳＦ１に対応した画素駆動データビット群ＤＢ１中の偶数表示ラインに対応した画素駆動データビット各々をその論レベルに応じたパルス電圧を有する画素データパルスＤＰに変換する。つまり、アドレスドライバ５５０は、論理レベル０の画素駆動データビットを正極性の高電圧の画素データパルスＤＰに変換する一方、論理レベル１の画素駆動データビットを低電圧（０ボルト）の画素データパルスＤＰに変換する。そして、かかる画素データパルスＤＰを上記走査パルスＳＰの印加タイミングに同期して１表示ライン分（ｍ個）ずつ列電極Ｄ１〜Ｄｍに印加して行く。つまり、アドレスドライバ５５０は、先ず、第２表示ラインに対応したｍ個の画素データパルスＤＰからなる画素データパルス群ＤＰ２を列電極Ｄ１〜Ｄｍに印加し、次に、第４表示ラインに対応したｍ個の画素データパルスＤＰからなる画素データパルス群ＤＰ４を列電極Ｄ１〜Ｄｍに印加して行くのである。この際、正極性の電圧Ｖ２を有する走査パルスＳＰと共に低電圧（０ボルト）の画素データパルスＤＰが印加された画素セルＰＣの制御放電セルＣ２内において選択的に消去アドレス放電が生起される。つまり、この制御放電セルＣ２内における列電極Ｄと透明電極Ｙａの幅広部との間において消去アドレス放電が生起されるのである。一方、走査パルスＳＰと共に高電圧の画素データパルスＤＰが印加された画素セルＰＣの制御放電セルＣ２内では上述した如き消去アドレス放電は生起されない。この際、上記消去アドレス放電の生起された画素セルＰＣではその制御放電セルＣ２内の行電極Ｘ及びＹ各々の近傍に負の壁電荷が夫々形成され、この画素セルＰＣは消灯セルモードに設定される。一方、消去アドレス放電の生起されなかった画素セルＰＣの制御放電セルＣ２内における行電極Ｙ及びＸ各々の近傍には上記偶数行リセット行程ＲＥＶにて生成された正の壁電荷がそのまま残存することになり、この画素セルＰＣは仮点灯セルモードに設定される。尚、偶数行アドレス行程ＷＥＶでは、制御放電セルＣ２内における列電極Ｄ及び行電極Ｘ間での誤った放電を防止すべく、奇数Ｘ電極ドライバ５１０及び偶数Ｘ電極ドライバ５２０が走査パルスＳＰと同一極性の電圧を全ての行電極Ｘに印加しつづける。
【００７５】
このように、偶数行アドレス行程ＷＥＶでは、入力映像信号に対応した画素データに基づき、偶数表示ラインに対応した画素セルＰＣ各々を仮点灯セルモード及び消灯セルモードのいずれか一方に設定するのである。
次に、プライミング拡張行程ＰＩでは、偶数Ｘ電極ドライバ５２０が、図３３に示す如き正極性のプライミングパルスＰＰＸＥを偶数の行電極Ｘ２、Ｘ４、・・・・、Ｘｎ−１各々に印加する。又、かかるプライミング拡張行程ＰＩでは、偶数Ｙ電極ドライバ５４０が正極性のプライミングパルスＰＰＹＥを断続的に繰り返し偶数の行電極Ｙ２、Ｙ４、・・・・、Ｙｎ−２及びＹｎ各々に印加する。又、プライミング拡張行程ＰＩでは、奇数Ｙ電極ドライバ５３０が正極性のプライミングパルスＰＰＹＯを奇数の行電極Ｙ１、Ｙ３、・・・・、Ｙｎ各々に印加する。更に、上記プライミングパルスＰＰＹＯと同一タイミングにて、奇数Ｘ電極ドライバ５１０が正極性のプライミングパルスＰＰＸＯを奇数の行電極Ｘ３、Ｘ５、・・・・、Ｘｎ各々に印加する。尚、図３３に示すように、奇数の行電極Ｘ及びＹ各々に印加されるプライミングパルスＰＰＸＯ及びＰＰＹＯの印加タイミングと、偶数の行電極Ｘ及びＹ各々に印加されるプライミングパルスＰＰＸＥ及びＰＰＹＥの印加タイミングとは互いにずれている。ここで、上記プライミングパルスＰＰＸＯ、ＰＰＸＥ、ＰＰＹＯ、又はＰＰＹＥが印加される度に、上述した如き仮点灯セルモードに設定されている画素セルＰＣの制御放電セルＣ２内における透明電極Ｘａ及びＹａ間においてプライミング放電が生起される。この際、プライミング放電が生起される度に、図２５に示す如き隙間ｒを介して表示放電セルＣ１側に放電が拡張し、表示放電セルＣ１内に壁電荷が形成され、この表示放電セルＣ１に対応した画素セルＰＣは点灯セルモードに設定される。一方、このプライミング放電が生起されなかった制御放電セルＣ２に連通している表示放電セルＣ１内には壁電荷の形成が為されないので、この画素セルＰＣは消灯セルモードを維持する。
【００７６】
次に、サスティン行程Ｉでは、奇数Ｙ電極ドライバ５３０が図３３に示す如き正極性のサスティンパルスＩＰＹＯを発生し、これをこのサスティン行程Ｉの属するサブフィールドに割り当てられている回数だけ繰り返し、奇数の行電極Ｙ１、Ｙ３、Ｙ５、・・・・、Ｙｎ各々に印加する。又、サスティン行程Ｉでは、偶数Ｘ電極ドライバ５２０が上記サスティンパルスＩＰＹＯと同一タイミングにて、正極性のサスティンパルスＩＰＸＥを発生し、これをこのサスティン行程Ｉの属するサブフィールドに割り当てられている回数だけ繰り返し、偶数の行電極Ｘ２、Ｘ４、・・・・、Ｘｎ−１各々に印加する。又、サスティン行程Ｉでは、奇数Ｘ電極ドライバ５１０が、上記サスティンパルスＩＰＸＥとは異なるタイミングにて図３３に示す如き正極性のサスティンパルスＩＰＸＯを発生し、これをこのサスティン行程Ｉの属するサブフィールドに割り当てられている回数だけ繰り返し、奇数の行電極Ｘ３、Ｘ５、・・・・、Ｘｎ各々に印加する。更に、かかるサスティン行程Ｉでは、偶数Ｙ電極ドライバ５４０が、上記サスティンパルスＩＰＸＯと同一タイミングにて正極性のサスティンパルスＩＰＹＥを発生し、これをこのサスティン行程Ｉの属するサブフィールドに割り当てられている回数だけ繰り返し、偶数の行電極Ｙ２、Ｙ４、・・・・、Ｙｎ−１各々に印加する。上記サスティンパルスＩＰＸＯ、ＩＰＸＥ、ＩＰＹＯ又はＩＰＹＥが印加される度に、点灯セルモードに設定された画素セルＰＣの表示放電セルＣ１内の透明電極Ｘａ及びＹａ間においてサスティン放電が生起される。この際、かかるサスティン放電にて発生した紫外線により、図２５に示す如く表示放電セルＣ１に形成されている蛍光体層１６（赤色蛍光層、緑色蛍光層、青色蛍光層）が励起し、その蛍光色に対応した光が前面ガラス基板１０を介して放射される。つまり、このサスティン行程Ｉの属するサブフィールドに割り当てられている回数分だけ、サスティン放電に伴う発光が繰り返し生起されるのである。
【００７７】
上記した如く、サスティン行程Ｉでは、直前のアドレス行程（ＷＯＤ、ＷＥＶ、Ｗ）において点灯セルモードに設定された画素セルＰＣのみを、サブフィールドに割り当てられている回数分だけ繰り返し発光させる。
次に、電荷移動行程ＭＲでは、偶数Ｘ電極ドライバ５２０が正極性の電荷移動パルスＭＰＸＥを発生し、これを繰り返し偶数の行電極Ｘ２、Ｘ４、・・・・、Ｘｎ−１各々に印加する。又、偶数Ｙ電極ドライバ５４が上記電荷移動パルスＭＰＸＥと同一タイミングにて正極性の電荷移動パルスＭＰＹＥを発生し、これを繰り返し偶数の行電極Ｙ２、Ｙ４、・・・・、Ｙｎ−１各々に印加する。又、電荷移動行程ＭＲでは、奇数Ｙ電極ドライバ５３０が、上記電荷移動パルスＭＰＸＥとは異なるタイミングにて正極性の電荷移動パルスＭＰＹＯを発生し、これを奇数の行電極Ｙ１、Ｙ３、・・・・、Ｙｎ各々に印加する。更に、電荷移動行程ＭＲでは、奇数Ｘ電極ドライバ５１０が上記電荷移動パルスＭＰＸＥとは異なるタイミングにて正極性の電荷移動パルスＭＰＸＯを発生し、これを繰り返し奇数の行電極Ｘ１、Ｘ３、Ｘ５、・・・・、Ｘｎ各々に印加する。これら電荷移動パルスＭＰＸＯ、ＭＰＹＯ、ＭＰＸＥ又はＭＰＹＥが印加される度に、直前のサスティン行程Ｉにおいてサスティン放電の生起された画素セルＰＣの制御放電セルＣ２内において放電が生起される。かかる放電により、この制御放電セルＣ２と対を為す表示放電セルＣ１に形成されていた壁電荷が図２５に示す如き隙間ｒを介して制御放電セルＣ２に移動する。
【００７８】
そして、最後尾のサブフィールドＳＦ１５の消去行程Ｅでは、奇数Ｘ電極ドライバ５１０、偶数Ｘ電極ドライバ５２０、奇数Ｙ電極ドライバ５３０、及び偶数Ｙ電極ドライバ５４０が正極性の消去パルスを全ての行電極Ｘ及びＹに印加する（図示せず）。消去パルスの印加に応じて、壁電荷の残留している全ての制御放電セルＣ２内で消去放電が生起され、この壁電荷が消去される。
【００７９】
ここで、図３０〜図３２に示す如き選択消去アドレス法を適用した駆動によれば、サブフィールドＳＦ１〜ＳＦ１５の内で、画素セルＰＣを消灯セルモードから点灯セルモードに推移させることが可能な機会は、サブフィールドＳＦ１の奇数行リセット行程ＲＯＤ及び偶数行リセット行程ＲＥＶだけである。つまり、サブフィールドＳＦ１〜ＳＦ１５の内の１のサブフィールドで消去アドレス放電が生起され、一旦、画素セルＰＣが消灯セルモードに設定されると、それ以降のサブフィールドにてこの画素セルＰＣが点灯セルモードに復帰することはない。従って、図３１に示す画素駆動データＧＤに基づく駆動によれば、表現すべき輝度に対応した分だけ連続したサブフィールド各々において各画素セルＰＣが点灯セルモードに設定される。そして、消去アドレス放電（黒丸にて示す）が生起されるまでの間、各サブフィールドのサスティン行程Ｉにおいて連続してサスティン放電発光（白丸に示す）が為されるのである。かかる駆動により、１フィールド期間内において生起された放電の総数に対応した輝度が視覚される。すなわち、図３１に示す如き第１〜第１６階調駆動による１６種類の発光パターンによれば、白丸にて示されるサブフィールドにおいて生起されたサスティン放電の合計回数に対応した１６階調分の中間輝度が表現されるのである。
【００８０】
この際、上述した如き選択消去アドレス法を適用した駆動時においても、表示画像に関与するサスティン放電を表示放電セルＣ１にて生起させ、表示画像には関与しない発光を伴うリセット放電、プライミング放電及びアドレス放電を制御放電セルＣ２にて生起させている。よって、リセット放電、プライミング放電及びアドレス放電に伴う放電光は制御放電セルＣ２のみに形成されている嵩上げ誘電体層１２にて遮断されるので、表示画像のコントラスト、特に、暗コントラストを高めることが可能になる。更に、選択消去アドレス法を適用した駆動時においても、プライミング放電を制御放電セルＣ２内の透明電極Ｘａ及びＹａ間で生起させ、リセット放電及びアドレス放電を列電極Ｄ及び透明電極Ｙａ間で生起させるようにしている。よって、プライミング放電は、制御放電セルＣ２と対を為す表示放電セルＣ１側に近い位置で生起されるので、この制御放電セルＣ２から表示放電セルＣ１への放電拡張が容易に為される。一方、リセット放電及びアドレス放電は、プライミング放電の生起される場所よりも制御放電セルＣ２と対を為す表示放電セルＣ１から離れた位置で生起されるので、これらリセット放電及びアドレス放電に伴う紫外線が表示放電セルＣ１側に漏れ込む量が低減し、暗コントラストの低下が抑制される。
【図面の簡単な説明】
【図１】従来のＰＤＰの構造の一部を表示面側から眺めた平面図である。
【図２】図１に示されるＶ−Ｖ線上でのＰＤＰの断面を示す図である。
【図３】図１に示されるＷ−Ｗ線上でのＰＤＰの断面を示す図である。
【図４】ＰＤＰに印加される各種駆動パルスと、その印加タイミングを示す図である。
【図５】プラズマディスプレイ装置の概略構成を示す図である。
【図６】図５に示されるＰＤＰ５０の構造の一部を表示面側から眺めた平面図である。
【図７】図６に示されるＶ１−Ｖ１線上でのＰＤＰ５０の断面を示す図である。
【図８】図６に示されるＶ２−Ｖ２線上でのＰＤＰ５０の断面を示す図である。
【図９】図６に示されるＷ１−Ｗ１線上でのＰＤＰ５０の断面を示す図である。
【図１０】選択書込アドレス法を採用した駆動時において用いられる画素データ変換テーブルと、この画素データ変換テーブルによって得られた画素駆動データＧＤに基づく発光駆動パターンを示す図である。
【図１１】選択書込アドレス法を採用した駆動時における発光駆動シーケンスの一例を示す図である。
【図１２】図１１に示す発光駆動シーケンスに従って先頭のサブフィールドＳＦ１においてＰＤＰ５０に印加される各種駆動パルスとその印加タイミングを示す図である。
【図１３】選択消去アドレス法を採用した駆動時において用いられる画素データ変換テーブルと、この画素データ変換テーブルによって得られた画素駆動データＧＤに基づく発光駆動パターンを示す図である。
【図１４】選択消去アドレス法を採用した駆動時における発光駆動シーケンスの一例を示す図である。
【図１５】図１４に示す発光駆動シーケンスに従って先頭のサブフィールドＳＦ１においてＰＤＰ５０に印加される各種駆動パルスとその印加タイミングを示す図である。
【図１６】ＰＤＰ５００を搭載したプラズマディスプレイ装置の他の構成を示す図である。
【図１７】ＰＤＰ５００の構造の一部を表示面側から眺めた平面図である。
【図１８】図１７に示されるＶ１−Ｖ１線上でのＰＤＰ５００の断面を示す図である。
【図１９】図１７に示されるＶ２−Ｖ２線上でのＰＤＰ５００の断面を示す図である。
【図２０】図１７に示されるＷ１−Ｗ１線上でのＰＤＰ５００の断面を示す図である。
【図２１】選択書込アドレス法を採用した駆動時に、先頭のサブフィールドＳＦ１にてＰＤＰ５００に印加される各種駆動パルスとその印加タイミングを示す図である。
【図２２】選択消去アドレス法を採用した駆動時に、先頭のサブフィールドＳＦ１にてＰＤＰ５００に印加される各種駆動パルスとその印加タイミングを示す図である。
【図２３】プラズマディスプレイ装置の他の構成を示す図である。
【図２４】図２３に示されるＰＤＰ５０１の構造の一部を表示面側から眺めた平面図である。
【図２５】図２４に示されるＶ１−Ｖ１線上でのＰＤＰ５０１の断面を示す図である。
【図２６】図２４に示されるＶ２−Ｖ２線上でのＰＤＰ５０１の断面を示す図である。
【図２７】図２４に示されるＷ１−Ｗ１線上でのＰＤＰ５０１の断面を示す図である。
【図２８】図２３に示すプラズマディスプレイ装置を選択書込アドレス法を採用して駆動する際に用いられる画素データ変換テーブルと、この画素データ変換テーブルによって得られた画素駆動データＧＤに基づく発光駆動パターンを示す図である。
【図２９】図２３に示すプラズマディスプレイ装置を選択書込アドレス法を採用して駆動する際の発光駆動シーケンスの一例を示す図である。
【図３０】図２９に示す発光駆動シーケンスに従って先頭のサブフィールドＳＦ１においてＰＤＰ５０１に印加される各種駆動パルスとその印加タイミングを示す図である。
【図３１】図２３に示すプラズマディスプレイ装置を選択消去アドレス法を採用して駆動する際に用いられる画素データ変換テーブルと、この画素データ変換テーブルによって得られた画素駆動データＧＤに基づく発光駆動パターンを示す図である。
【図３２】図２３に示すプラズマディスプレイ装置を選択消去アドレス法を採用して駆動する際の発光駆動シーケンスの一例を示す図である。
【図３３】図３２に示す発光駆動シーケンスに従って先頭のサブフィールドＳＦ１においてＰＤＰ５０１に印加される各種駆動パルスとその印加タイミングを示す図である。
【符号の説明】
５０  ＰＤＰ
５１  奇数Ｘ電極ドライバ
５２  偶数Ｘ電極ドライバ
５３  奇数Ｙ電極ドライバ
５４  偶数Ｙ電極ドライバ
５５  アドレスドライバ
５６  駆動制御回路
Ｃ１  表示放電セル
Ｃ２  制御放電セル
ＰＣ  画素セル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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