(57)【要約】【課題】ＣＰＵの処理の効率化を図ることができる処理装置を実現することを目的にする。【解決手段】本発明は、ＣＰＵによりリソースに対してバスを介してバスアクセスを行う処理装置に改良を加えたものである。本装置は、バス上の信号を記録すると共に、この記録した信号をバスに出力する記録再生部を設けたことを特徴とする装置である。【選択図】        図１
2004325275.tif 000002
【特許請求の範囲】
【請求項１】
ＣＰＵによりリソースに対してバスを介してバスアクセスを行う処理装置において、
前記バス上の信号を記録すると共に、この記録した信号をバスに出力する記録再生部を設けたことを特徴とする処理装置。
【請求項２】
記録再生部は、
バスに接続し、アドレスを格納するアドレス格納メモリと、
バスに接続し、データを格納するデータ格納メモリと、
バスに接続し、制御信号を格納する制御ステータスメモリと、
前記アドレス格納メモリ、前記データ格納メモリ、前記制御ステータスメモリにアドレスを与えるアドレスカウンタと、
ＣＰＵの命令を受けて、アドレスカウンタにカウントをさせると共に、前記アドレス格納メモリ、前記データ格納メモリ、前記制御ステータスメモリに書き込み指示、読み出し指示を行う制御部と
を備えたことを特徴とする請求項１記載の処理装置。
【請求項３】
記録再生部に、少なくとも終了アドレスを記憶するアドレス記憶部を設け、制御部が、書き込み指示終了時に、アドレスカウンタのアドレスを終了アドレスとしてアドレス記憶部に記憶させ、読み出し指示時に、アドレスカウンタがアドレス記憶部の終了アドレスまで、書き込み指示を与えることを特徴とする請求項２記載の処理装置。
【請求項４】
ＩＣテスタに用いたことを特徴とする請求項１〜３のいずれかに記載の処理装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＣＰＵによりリソースに対してバスを介してバスアクセスを行う処理装置に関し、ＣＰＵの処理の効率化を図ることができる処理装置に関するものである。
【０００２】
【従来の技術】
ＩＣテスタは、被試験対象（以下ＤＵＴ）に試験パターンを与え、ＤＵＴの出力と期待値とを比較し、ＤＵＴの良否の判定を行うものである。このような装置は、例えば、特許文献１に記載されている。
【０００３】
このような装置のピンエレクトロニクスを図３に示し説明する。図３において、テスタコントローラＴＣは、ＩＣテスタ全体の制御を行う。ピンエレクトロニクスＰＥは、テスタコントローラＴＣと上位バスＢ１を介して接続され、ＤＵＴの試験を行う。ピンエレクトロニクスＰＥは、バスブリッジ１、ＲＯＭ２、ＲＡＭ３、ＰＥコントローラ４、ドライバＤ、コンパレータＣ、ＡＤ／ＤＡ部５、ＰＭＵ６、リレーコントローラ７、ドライバ８、リレーＲＬ、ＣＰＵ９等からなる。
【０００４】
バスブリッジ１は、上位バスＢ１を介して、テスタコントローラＴＣに接続し、バスＢ２に接続する。ＲＯＭ２はバスＢ２に接続し、ファームウェアを格納する。ＲＡＭ３はバスＢ２に接続し、プログラムを格納する。ＰＥコントローラ４はバスＢ２に接続し、ドライバＤ、コンパレータＣをコントロールし、ＤＵＴと信号の授受を行う。ＡＤ／ＤＡ部５はバスＢ２に接続し、アナログ信号をデジタル信号に変換、または、デジタル信号をアナログ信号に変換し、ＤＵＴの試験を行う。ＰＭＵ６はバスＢ２に接続し、ＤＵＴの直流特性試験を行う。リレーコントローラ７はバスＢ２に接続し、ドライバ８を介してリレーＲＬのオン、オフを行う。リレーＲＬは、ＤＵＴのピンと、ドライバＤ、コンパレータＣ、ＡＤ／ＤＡ部５、ＰＭＵ６との接続切換を行う。ＣＰＵ９は、バスＢ２に接続し、ＲＯＭ２のファームウェア、ＲＡＭ３のプログラムに基づいて、ＰＥコントローラ４、ＡＤ／ＤＡ部５、ＰＭＵ６、リレーコントローラ７を制御する。
【０００５】
このような装置の動作を以下に説明する。テスタコントローラＴＣは、上位バスＢ１、バスブリッジ１を介して、ＲＯＭ２のファームウェアの更新、ＲＡＭ３のプログラムの更新や、ＣＰＵ９に対して指示を与える。そして、ＣＰＵ９は、ＲＯＭ２のファームウェア、ＲＡＭ３のプログラムを読み出し、ファームウェア、プログラムに基づいて、バスＢ２を介して、バスアクセスをして、各リソース（ＰＥコントローラ４、ＡＤ／ＤＡ部５、ＰＭＵ６、リレーコントローラ７）の制御を行い、ＤＵＴの試験を行っている。
【０００６】
【特許文献１】
特開２０００−２９２５００号公報
【０００７】
【発明が解決しようとする課題】
例えば、同じＤＵＴのピンに対して、異なる試験のため、リレーＲＬのオン、オフが繰り返され、ＣＰＵ９は何度も同じ処理を、バスＢ２を介して、リレーコントローラ７に対して繰り返している。同様に、ＣＰＵ９は各リソースに対して繰返し設定を行う場合がある。
【０００８】
通常、ＣＰＵ９のバスＢ２のアクセス動作は、ＣＰＵ９の内部処理に比較して時間がかかり、かつ、このような繰返し処理の場合、同様の設定であるにもかかわらず、その都度、ＣＰＵ９は処理を行わなければならず、非効率であった。
【０００９】
そこで、本発明の目的は、ＣＰＵの処理の効率化を図ることができる処理装置を実現することにある。
【００１０】
【課題を解決するための手段】
請求項１記載の発明は、
ＣＰＵによりリソースに対してバスを介してバスアクセスを行う処理装置において、
前記バス上の信号を記録すると共に、この記録した信号をバスに出力する記録再生部を設けたことを特徴とするものである。
請求項２記載の発明は、請求項１記載の発明において、
記録再生部は、
バスに接続し、アドレスを格納するアドレス格納メモリと、
バスに接続し、データを格納するデータ格納メモリと、
バスに接続し、制御信号を格納する制御ステータスメモリと、
前記アドレス格納メモリ、前記データ格納メモリ、前記制御ステータスメモリにアドレスを与えるアドレスカウンタと、
ＣＰＵの命令を受けて、アドレスカウンタにカウントをさせると共に、前記アドレス格納メモリ、前記データ格納メモリ、前記制御ステータスメモリに書き込み指示、読み出し指示を行う制御部と
を備えたことを特徴とするものである。
請求項３記載の発明は、請求項２記載の発明において、
記録再生部に、少なくとも終了アドレスを記憶するアドレス記憶部を設け、制御部が、書き込み指示終了時に、アドレスカウンタのアドレスを終了アドレスとしてアドレス記憶部に記憶させ、読み出し指示時に、アドレスカウンタがアドレス記憶部の終了アドレスまで、書き込み指示を与えることを特徴とするものである。
請求項４記載の発明は、請求項１〜３のいずれかに記載の発明において、
ＩＣテスタに用いたことを特徴とするものである。
【００１１】
【発明の実施の形態】
以下図面を用いて本発明の実施の形態を説明する。図１は本発明の一実施例を示した構成図である。ここで、図３と同一のものは同一符号を付し説明を省略する。
【００１２】
図１において、バスブリッジ１０は、バスブリッジ１の代わりに設けられ、上位バスＢ１を介して、テスタコントローラＴＣに接続し、バスＢ２に接続する。また、バスブリッジ１０は、記録再生部１１を有する。記録再生部１１は、バスＢ２上の信号を記録すると共に、この記録した信号をバスＢ２に出力する。
【００１３】
次に、記録再生部１１の具体的構成を図２に示し説明する。図２において、アドレス格納メモリ１１１は、バスＢ２のアドレスバスＢ２１に接続し、バスＢ２上のアドレスを格納し、このアドレスをバスＢ２に出力する。データ格納メモリ１１２は、バスＢ２のデータバスＢ２２に接続し、バスＢ２上のデータを格納し、このデータをバスＢ２に出力する。制御ステータスメモリ１１３は、バスＢ２の制御バスＢ２３に接続し、バスＢ２上の制御信号を格納する。
【００１４】
複数のタグレジスタ１１４はアドレス記憶部で、タグ番号ごとに設けられ、スタートアドレス、終了アドレスを保持する。アドレスカウンタ１１５は、タグレジスタ１１４のスタートアドレスに基づいて、カウントを行い、メモリ１１１〜１１３、タグレジスタ１１４にカウント値を与える。制御信号発生器１１６は、制御ステータスメモリ１１３から制御信号を入力し、アドレスバスＢ２１、データバスＢ２２の信号に基づいて、制御バスＢ２３に制御信号の出力を行う。コントローラ１１７は、タグレジスタ１１４、アドレスカウンタ１１５、制御信号発生器１１６を制御する。デコーダ１１８は、バスＢ２に接続し、ＣＰＵ９からのタグ番号、データ、制御信号を解釈し、タグレジスタ１１４にタグ番号を与え、コントローラ１１７に解釈結果を与える。ここで、コントローラ１１７、デコーダ１１８は制御部を構成する。
【００１５】
このような装置の動作を説明する。ＣＰＵ９からリソースに対する一連のアクセスが発生する場合に、これを記録する。ＣＰＵ９のアクセスが発生する場合、初回のアクセス前に、ＣＰＵ９は、記録再生部１１に書き込み指示を行う。
【００１６】
具体的には、ＣＰＵ９から記録再生部１１のタグレジスタ１１４への書き込みアクセスを行う。すなわち、ＣＰＵ９が、バスＢ２のアドレスバスＢ２１にタグレジスタ１１４を指定するアドレスと、データバスＢ２２に所望のタグ番号（命令記録番号）と、制御バスＢ２３に記録開始を通知するためのフラグビットを立てるデータとを流す。これにより、記録再生部１１のデコーダ１１８が、タグ番号のタグレジスタ１１４へのアクセスであることを解釈し、コントローラ１１７へ記録命令（ｒｅｃ）をアサートする。そして、コントローラ１１７からタグレジスタ１１４へのセレクト信号（ｃｓ）とスタートアドレス書き込み制御信号（ｗｒ）とを発生させる。この制御信号（ｗｒ）により、タグレジスタ１１４は、アドレスカウンタ１１５のアドレスをスタートアドレスとして書き込む。ここで、タグ番号が”０”の場合、メモリ１１１〜１１３の先頭アドレスがスタートアドレスとなり、タグ番号が”ｎ”の”終了アドレス＋１”がタグ番号”ｎ＋１”のスタートアドレスとなる。
【００１７】
このとき同時に、コントローラ１１７は、アドレスカウンタ１１５へカウントイネーブル信号（ｃｎｔｅｎ）を発生し、アドレスカウンタ１１５は、スタート番地からカウント値をインクリメントし、メモリ１１１〜１１３、タグレジスタ１１４にアドレスを与える。
【００１８】
そして、ＣＰＵ９がバスアクセスを行う度に、デコーダ１１８、コントローラ１１７が協調して、アクセスアドレスと、データと、ライト・リードステータス、チップセレクト信号などの制御スターテスとを自動的にメモリ１１１〜１１３に記録していくための制御信号を発生する。
【００１９】
具体的には、ＣＰＵ９のアクセスが発生する毎に、デコーダ１１８で解釈し、コントローラ１１７に通知する。コントローラ１１７は、バスアクセス１回につき、アドレスカウンタ１１５にカウントイネーブル信号（ｃｎｔｅｎ）を１回発行し、アドレスカウンタ１１５はインクリメントして、メモリ１１１〜１１３のアドレスを更新する。そして、コントローラ１１７は、メモリライト信号（ｗｒ）、チップセレクト信号（ｃｓ）を望ましいタイミングで発生し、順次メモリ１１１〜１１３にバスＢ２の信号を記録していく。
【００２０】
一連のバスアクセスが終了したら、ＣＰＵ９は、再び、タグレジスタ１１４への書き込みバスアクセスを発行し、記録を終了する。
【００２１】
具体的には、ＣＰＵ９は、バスＢ２のアドレスバスＢ２１にタグレジスタ１１４を指定するアドレス、データバスＢ２２に所望のタグ番号と記録終了のためのフラグビットを立てたものを流す。記録再生部１１のデコーダ１１８がタグ番号のタグレジスタ１１４へのアクセスであることを解釈して、タグ番号（ｔａｇＮＯ）を出力し、記録命令（ｒｅｃ）をネゲートする。コントローラ１１７がセレクト信号（ｃｓ）とアドレスカウンタ１１５の最終カウント値を書き込ませる書き込み命令信号（ｗｒ）を出力する。これにより、タグレジスタ１１４は終了アドレス値を書き込む。さらに、コントローラ１１７は、カウントイネーブル信号（ｃｎｔｅｎ）、その他の制御信号をネゲートして、それ以上メモリ１１１〜１１３への書き込みが継続しないようにする。
【００２２】
以上で、一連のＣＰＵ９のサイクルの記録が終わる。これにより、ＣＰＵ９からどのリソースへのアクセスがどのような順序で行われたかが、メモリ１１１〜１１３に記録され、かつ、メモリ１１１〜１１３を読み出す際の先頭、終了アドレスがタグレジスタ１１４に記録されたことになる。
【００２３】
次に、一連のＣＰＵ９のバスアクセスの再生について説明する。再生の場合、ＣＰＵ９は、記録再生部１１に再生を開始させる。
【００２４】
具体的には、ＣＰＵ９は、アドレスバスＢ２１にタグレジスタ１１４を指定するアドレスと、データバスＢ２２に所望のタグ番号（命令記録番号）と、制御バスＢ２３に再生開始のためのフラグビットとを流す。記録再生部１１のデコーダ１１８は、このバスアクセスが再生アクセスであることを認識し、再生命令信号（ｒｕｎ）をアサートして、コントローラ１１７へ再生を開始させる。このとき、デコーダ１１８は、タグ番号を出力し、タグレジスタ１１４を指定し、コントローラ１１７は、アウトプットイネーブル信号（ｏｅ）をアサートして、タグ番号のタグレジスタ１１４からスタートアドレス、終了アドレスを出力させる。そして、コントローラ１１７は、ロード信号（ｌｏａｄ）をアサートして、アドレスカウンタ１１５にスタートアドレスをロードする。
【００２５】
この場合、記録再生部１１は、内部クロックにより、再生命令信号（ｒｕｎ）のアサート中に、コントローラ１１７はメモリ１１１〜１１３にチップセレクト信号（ｃｓ）、アウトプットイネーブル（ｏｅ）を与え、アドレスカウンタ１１５がアドレスを更新していく。
【００２６】
そして、制御信号発生器１１６は、メモリ１１１〜１１３からのデータ（アドレス記録値、データ記録値、制御信号記録値）を入力し、どのリソースに対するアクセスかを認識し、メモリ１１１〜１１３の読み出しサイクルに同期して、制御信号を制御バスＢ２３に適当なタイミングで出力する。
【００２７】
最後に、アドレスカウンタ１１５の出力が、タグレジスタ１１４の終了アドレスと一致すると、コントローラ１１５は、アドレスカウンタ１１６、制御信号発生器１１６、デコーダ１１８にエンド信号（ｅｎｄ）を出力する。デコーダ１１８は、コントローラ１１７に対する再生命令信号（ｒｕｎ）をネゲートする。そして、コントローラ１１７は、メモリ１１１〜１１３への読み出しアクセスを停止する。
【００２８】
以上のように、アドレスカウンタ１１５、コントローラ１１７が、メモリ１１１〜１１３にアドレス、データ、制御信号を記録し、再生するので、同じ処理のバスアクセスを繰返し行うことができるので、ＣＰＵ９の負担を軽減でき、ＣＰＵ９の使用効率と実行スピードを向上させることができる。特にＩＣテスタに用いた場合、多くの繰返しのバスアクセスが発生するが、記録再生部１１が繰返しのバスアクセスを行うので、ＣＰＵ９は他の処理を行うことができ、ＣＰＵ９が効率よく処理を行うことができ、試験時間の短縮を行うことができる。
【００２９】
また、タグレジスタ１１７により、タグ番号ごとにスタートアドレス、終了アドレスを記憶したので、複数の繰返しのバスアクセスの記録、再生を行うことができる。
【００３０】
なお、本発明はこれに限定されるものではなく、ＩＣテスタの例を示したが、ＣＰＵがバスを介してリソースに繰返し同じ動作を行う構成に適用できる。また、ＣＰＵとして、ＣＰＵ９に限定されるものではなく、テスタコントローラＴＣでもよい。
【００３１】
また、再生指示をＣＰＵ９が行う代わりに、テスタコントローラＴＣが記録再生部１１に対して再生指示を行う構成でもよい。
【００３２】
また、アドレスカウンタ１１５を１つ設けた構成を示したが、タグ番号ごとに設け、スタートアドレスを固定し、終了アドレスのみをタグレジスタ１１４に記憶する構成にしてもよい。
【００３３】
また、記録再生部１１をバスブリッジ１０内に設けた構成を示したが、単独にバスＢ２に接続する構成や他の機器の内部に設ける構成でもよい。
【００３４】
そして、制御信号発生器１１６を設けた構成を示したが、コントローラ１１７が制御ステータスメモリ１１３に対して、タイミング制御を行い、制御ステータスメモリ１１３から制御信号をバスＢ２３に出力させる構成でもよい。
【００３５】
【発明の効果】
本発明によれば、記録再生部が、バス上の信号を記録し、再生するので、同じ処理のバスアクセスを繰返し行うことができるので、ＣＰＵの負担を軽減でき、ＣＰＵの使用効率と実行スピードを向上させることができる。
【００３６】
請求項４によれば、記録再生部が繰返しのバスアクセスを行うので、ＣＰＵは他の処理を行うことができ、ＣＰＵが効率よく処理を行うことができ、試験時間の短縮を行うことができる。
【図面の簡単な説明】
【図１】本発明の一実施例を示した構成図である。
【図２】記録再生部１１の具体的構成図である。
【図３】従来のＩＣテスタの構成を示した図である。
【符号の説明】
４  ＰＥコントローラ
５  ＡＤ／ＤＡ部
６  ＰＭＵ
７  リレーコントローラ
９  ＣＰＵ
１１  記録再生部
１１１  アドレス格納メモリ
１１２  データ格納メモリ
１１４  タグレジスタ
１１５  アドレスカウンタ
１１６  制御信号発生器
１１７  コントローラ
１１８  デコーダ
Ｂ２  バス
【図１】
2004325275.tif 000003
【図２】
2004325275.tif 000004
【図３】
2004325275.tif 000005