(57)【要約】【課題】　高電圧がセルのワードラインに印加されてセルにストレスを与える問題を解決し、不要な電流消耗も防止し、読出しマージンを確保できるブースト回路を提供する。【解決手段】　所定の時間遅延したＡＴＤ信号に応じて基準電圧を発生させる基準電圧発生回路部と、ＡＴＤ信号とその反転信号に応じて所定のブースト電圧を出力する第１ブースト手段と、基準電圧と第１ブースト手段のブースト電圧に応じてフラッシュメモリセルをセンシングし、フラッシュメモリセルのゲート端子に印加される第１ブースト手段のブースト電圧に応じて出力信号が変化するセンシング回路と、第１ブースト回路のブースト電圧とセンシング回路の出力に応じて第１ブースト回路のブースト電圧又は電源電圧を印加するためのスイッチング回路と、ＡＴＤ信号に応じて出力端子に電源電圧を供給し、第１ブースト回路のブースト電圧又は電源電圧に応じてブーストされて２つのレベルのブースト電圧を出力する第２ブースト手段とを含んでなる。【選択図】図１
2004039230.tif 000002
【特許請求の範囲】
【請求項１】
　所定の時間遅延したＡＴＤ信号に応じて基準電圧を発生させるための基準電圧発生回路部と、
　前記ＡＴＤ信号とその反転信号に応じて所定のブースト電圧を出力するための第１ブースト手段と、
　前記基準電圧と前記第１ブースト手段のブースト電圧に応じてフラッシュメモリセルをセンシングし、前記フラッシュメモリセルのゲート端子に印加される前記第１ブースト手段のブースト電圧に応じて出力信号が変化するセンシング回路と、
　前記第１ブースト手段のブースト電圧と前記センシング回路の出力信号に応じて前記第１ブースト手段のブースト電圧又は電源電圧を印加するためのスイッチング回路と、
　前記ＡＴＤ信号に応じて出力端子に電源電圧を供給し、前記第１ブースト手段のブースト電圧又は電源電圧に応じてブーストされて２つのレベルのブースト電圧を出力するための第２ブースト手段と
を備えてなるブースト回路。
【請求項２】
　請求項１に記載のブースト回路において、
　前記基準電圧発生回路部は、
　前記ＡＴＤ信号を所定の時間遅延させるためのＡＴＤ信号遅延回路と、
　前記ＡＴＤ信号遅延回路によって遅延したＡＴＤ信号に応じて基準電圧を発生させるための基準電圧発生回路と含んでなる
ことを特徴とするブースト回路。
【請求項３】
　請求項１に記載のブースト回路において、
　前記第１ブースト手段は、
　電源端子と第１ノードとの間に接続され、第２ノードの電位に応じて駆動される第１ＰＭＯＳトランジスタと、
　前記第２ノードと接地端子との間に接続され、前記ＡＴＤ信号に応じて駆動される第１ＮＭＯＳトランジスタと、
　前記第２ノードと前記第１ノードとの間に接続され、前記ＡＴＤ信号に応じて駆動される第２ＰＭＯＳトランジスタと、
　前記第１ノードに対して接続され、前記ＡＴＤ信号の反転信号に応じて充電されるキャパシタと、
　前記キャパシタと接地端子との間に接続され、前記ＡＴＤ信号に応じて駆動される第２ＮＭＯＳトランジスタとを含んでなる
ことを特徴とするブースト回路。
【請求項４】
　請求項１に記載のブースト回路において、
　前記センシング回路は、
　電源端子と出力端子との間に接続され、ゲート端子が接地端子に接続されたＰＭＯＳトランジスタと、
　前記出力端子と接地端子の間に接続され、前記基準電圧に応じて駆動されるＮＭＯＳトランジスタ及び前記第１ブースト手段のブースト電圧に応じて駆動されるフラッシュメモリセルの直列接続とを含んでなる
ことを特徴とするブースト回路。
【請求項５】
　請求項４に記載のブースト回路において、
　前記フラッシュメモリセルは消去されたセルである
ことを特徴とするブースト回路。
【請求項６】
　請求項１に記載のブースト回路において、
　前記スイッチング回路は、
　前記センシング回路の出力信号の反転信号に応じて前記第１ブースト手段のブースト電圧又はローレベルの電圧を出力するための第１スイッチング手段と、
　前記第１スイッチング手段の出力信号に応じて前記第１ブースト手段のブースト電圧を印加するための第１ＰＭＯＳトランジスタと、
　前記センシング回路の出力信号に応じて前記第１ブースト手段のブースト電圧又はローレベルの電圧を出力するための第２スイッチング手段と、
　前記第２スイッチング手段の出力信号に応じて前記電源電圧を印加するための第２ＰＭＯＳトランジスタとを含んでなる
ことを特徴とするブースト回路。
【請求項７】
　請求項１に記載のブースト回路において、
　前記第２ブースト手段は、
　前記電源端子と出力端子との間に接続され、第１ノードの電位に応じて駆動される第１ＰＭＯＳトランジスタと、
　前記第１ノードと接地端子との間に接続され、前記ＡＴＤ信号に応じて駆動される第１ＮＭＯＳトランジスタと、
　前記第１ノードと出力端子との間に接続され、前記ＡＴＤ信号に応じて駆動される第２ＰＭＯＳトランジスタと、
　前記出力端子に対して接続され、前記スイッチング回路を介して印加される第１ブースト手段のブースト電圧又は電源電圧に応じて充電されるキャパシタと、
　前記キャパシタと接地端子との間に接続され、前記ＡＴＤ信号に応じて駆動される第２ＮＭＯＳトランジスタとを含んでなる
ことを特徴とするブースト回路。
【発明の詳細な説明】
【技術分野】
【０００１】
　この発明は、フラッシュメモリセルからその記憶内容を読み出すためにセルのワードラインに印可する所要の電圧を作るブースト回路に係り、特に、スタンバイモードで第１ブースト手段と第２ブースト手段を第１電位にプリチャージし、読出モードで第１ブースト手段のブースト電位に応じてフラッシュメモリセルのセル電流を変化させてフラッシュメモリセルセンシング回路の出力を変化させ、これにより第２ブースト手段が第３電位又は第４電位にブーストされるようにすることにより、高電圧がセルのワードラインに印加されてセルにストレスを与える問題を解決し、不要な電流消耗も防止し、読出マージンも確保することが可能なブースト回路に関する。
【背景技術】
【０００２】
　低電圧用フラッシュメモリ素子からセルの状態を読み出すためには、セルのワードラインに動作電圧より高い電圧を印加しなければならない。このために、動作電圧をブーストさせて動作電圧より高い電圧を作る方法を使用している。低電圧用フラッシュメモリセルの動作電源が１．８〜２．４Ｖ程度であるが、２回のブーストを行う場合、ブースト電圧は４〜５．４Ｖ程度になり、またそれ以上になることもできる。ところで、ブースト電圧が５．５Ｖ以上でワードラインに印加されると、約６Ｖのプログラム検証電圧に近くなって、読出しマージンを確保することができず、セルがストレスを受けて寿命を短縮させるという問題点がある。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
　この発明の目的は、読出マージンを十分確保することが可能なブースト電圧を生成するブースト回路を提供することにある。
【０００４】
　この発明の他の目的は、フラッシュメモリセルを用いてブースト電圧を調節することにより、読出しマージンを十分確保することができるうえ、セルがストレスを受けないようにするブースト回路を提供することにある。
【課題を解決するための手段】
【０００５】
　この発明に係るブースト回路は、所定の時間遅延したアドレス遷移検出信号（以下、「ＡＴＤ信号」という）に応じて基準電圧を発生させるための基準電圧発生回路部と、前記ＡＴＤ信号とその反転信号に応じて所定のブースト電圧を出力するための第１ブースト手段と、前記基準電圧と前記第１ブースト手段のブースト電圧に応じてフラッシュメモリセルをセンシングし、前記フラッシュメモリセルのゲート端子に印加される前記第１ブースト手段のブースト電圧に応じて出力信号が変化するセンシング回路と、前記第１ブースト回路のブースト電圧と前記センシング回路の出力に応じて前記第１ブースト回路のブースト電圧又は電源電圧を印加するためのスイッチング回路と、前記ＡＴＤ信号に応じて出力端子に電源電圧を供給し、前記第１ブースト回路のブースト電圧又は電源電圧に応じてブーストされて２つのレベルのブースト電圧を出力するための第２ブースト手段とを含んでなることを特徴とする。
【発明の効果】
【０００６】
　この発明によれば、スタンバイモードで第１ブースト手段と第２ブースト手段は第１電位にプリチャージされ、読出しモードで第１ブースト手段は第２電位にブーストされるが、第１ブースト手段のブースト電位に応じてフラッシュメモリセルのセル電流を変化せてフラッシュメモリセルセンシング回路の出力を変化させ、これにより第２ブースト手段は第３電位或いは第４電位にブーストされるようにすることにより、高電圧がセルのワードラインに印加されてセルにストレスを与える問題を解決し、不要な電流消耗も防止し、読出しマージンも確保することができる。
【発明を実施するための最良の形態】
【０００７】
　以下、添付図面に基づいて、この発明を好適な実施例によって説明する。ところが、この発明は、下記の実施例に限定されるものではなく、様々な変形実現が可能である。これらの実施例は、この発明の開示を完全にし、当技術分野で通常の知識を有する者にこの発明の範疇を知らせるために提供されるものである。一方、図面上において、同一の符号は同一の要素を示す。
【０００８】
　図１は、この発明に係るブースト回路図であって、次のように構成される。
【０００９】
　基準電圧発生回路部１１は、アドレス遷移検出信号（ＡＴＤ信号）を所定の時間遅延させて論理組合せするＡＴＤ信号遅延回路１０１と、ＡＴＤ信号遅延回路１０１の出力信号に応じて基準電圧ＶＲＥＦを発生させる基準電圧発生回路１０２とから構成されている。
【００１０】
　第１ブースト手段１２は、ＡＴＤ信号と第１〜第３インバータＩ１１〜Ｉ１３を介して反転遅延したＡＴＤ信号とによって第１ノードＱ１１を所定の電位にブーストさせるが、次のように構成される。電源端子Ｖｃｃと第１ノードＱ１１との間に、第２ノードＱ１２の電位に応じて駆動される第１ＰＭＯＳトランジスタＰ１１が接続される。第２ノードＱ１２と接地端子Ｖｓｓとの間に、ＡＴＤ信号に応じて駆動される第１ＮＭＯＳトランジスタＮ１１が接続され、第２ノードＱ１２と第１ノードＱ１１との間に、ＡＴＤ信号に応じて駆動される第２ＰＭＯＳトランジスタＰ１２が接続される。第１ノードＱ１１と接地端子Ｖｓｓとの間に第１キャパシタＣ１１と第２ＮＭＯＳトランジスタＮ１２とが直列接続されるが、第１キャパシタＣ１１は、第１〜第３インバータＩ１１〜Ｉ１３を介して反転遅延したＡＴＤ信号に応じて充電され、第２ＮＭＯＳトランジスタＮ１２は、ＡＴＤ信号に応じて駆動される。前記第１及び第２ＰＭＯＳトランジスタＰ１１及びＰ１２は、それぞれのウェルが第１ノードＱ１１に接続される。
【００１１】
　フラッシュメモリセルセンシング回路部１３は、基準電圧ＶＲＥＦと第１ノードＱ１１の電位に応じて駆動され、フラッシュメモリセルＭ１１のゲートに印加される第１ノードＱ１１の電位に応じて出力電圧の電位が調節され、次のように構成される。電源端子Ｖｃｃと第３ノードＱ１３との間に、ゲート端子が接地端子Ｖｓｓに接続された第３ＰＭＯＳトランジスタＰ１３が接続され、第３ノードＱ１３と接地端子Ｖｓｓとの間に、基準電圧ＶＲＥＦに応じて駆動される第３ＮＭＯＳトランジスタＮ１３と、第１ノードＱ１１の電位に応じて駆動されてセル電流が調節されるフラッシュメモリセルＭ１１とが直列接続される。ここで、フラッシュメモリセルＭ１１は、ＵＶ消去されたしきい値電圧、例えば２Ｖを維持する。
【００１２】
　スイッチング回路部１４は、フラッシュメモリセルセンシング回路部１３の出力である第３ノードＱ１３の電位と第１ノードＱ１１の電位に応じて第１ノードＱ１１の電位又は電源電圧Ｖｃｃを第４ノードＱ１４に伝達し、次のように構成される。第１スイッチング手段１０３は、第３ノードＱ１３の電位を反転させる第４インバータＩ１４の出力信号に応じて第１ノードＱ１１の電位又はローレベルの電圧を出力する。第４ＰＭＯＳトランジスタＰ１４は、第１ノードＱ１１と第４ノードＱ１４との間に接続され、第１スイッチング手段１０３の出力信号に応じて駆動される。第２スイッチング手段１０４は、第４インバータＩ１４及び第５インバータＩ１５によって遅延した第３ノードＱ１３の電位に応じて第１ノードＱ１１の電位又はローレベルの電圧を出力する。第５ＰＭＯＳトランジスタＰ１５は、電源端子Ｖｃｃと第４ノードＱ１４との間に接続され、第２スイッチング手段１０４の出力信号に応じて駆動される。前記第４ＰＭＯＳトランジスタＰ１４のウェルが第１ノードＱ１１に接続され、第５ＰＭＯＳトランジスタＰ１５のウェルが第４ノードＱ１４に接続されている。
【００１３】
　第２ブースト手段１５は、ＡＴＤ信号と第４ノードＱ１４によって出力端子ＶＢＯＯＴに電源電圧Ｖｃｃ又はブースト電圧を出力し、次のように構成される。電源端子Ｖｃｃと出力端子ＶＢＯＯＴとの間に、第５ノードＱ１５の電位に応じて駆動される第６ＰＭＯＳトランジスタＰ１６が接続される。第５ノードＱ１５と接地端子Ｖｓｓとの間に、ＡＴＤ信号に応じて駆動される第４ＮＭＯＳトランジスタＮ１４が接続され、第５ノードＱ１５と出力端子ＶＢＯＯＴとの間に、ＡＴＤ信号に応じて駆動される第７ＰＭＯＳトランジスタＰ１７が接続される。出力端子ＶＢＯＯＴと接地端子Ｖｓｓとの間に、第２キャパシタＣ１２と第５ＮＭＯＳトランジスタＮ１５とが直列接続されるが、第２キャパシタＣ１２は第４ノードＱ１４の電位によって充電され、第５ＮＭＯＳトランジスタＮ１５はＡＴＤ信号に応じて駆動される。前記第６及び第７ＰＭＯＳトランジスタＰ１６及びＰ１７は、それぞれのウェルが出力端子ＶＢＯＯＴに接続される。
【００１４】
　次に、このように構成されるこの発明に係るブースト回路の駆動方法を説明する。
【００１５】
　スタンバイモードでは、ＡＴＤ信号がロー状態で印加されるが、ＡＴＤ信号がロー状態で印加されると、第１ブースト手段１２の第１及び第２ＮＭＯＳトランジスタＮ１１及びＮ１２がターンオフされ、第２ＰＭＯＳトランジスタＰ１２がターンオンされる。したがって、第１ノードＱ１１の電位は、第２ノードＱ１２の電位と同一になる。他方、ロー状態のＡＴＤ信号は、第１〜第３インバータＩ１１〜Ｉ１３を介してハイ状態に反転され、この電位によって第１キャパシタＣ１１が充電され、第１ノードＱ１１は、第１電位αを維持する。したがって、第１ノードＱ１１と同一の電位を維持する第２ノードＱ１２も第１電位αの電位を維持し、これにより第１ＰＭＯＳトランジスタＰ１１は、ターンオフされる。基準電圧発生回路部１１は、ＡＴＤ信号を所定の時間遅延させるＡＴＤ信号遅延部１０１と、ＡＴＤ信号遅延部１０１の出力信号に応じて基準電圧ＶＲＥＦを発生させる基準電圧発生器１０２とから構成されており、ロー状態のＡＴＤ信号に対して、ロー状態の基準電圧ＶＲＥＦを出力する。これにより、第３ＮＭＯＳトランジスタＮ１３がターンオフされるため、フラッシュメモリセルセンシング回路１３の第３ノードＱ１３は、ハイ状態を維持する。ハイ状態を維持する第３ノードＱ１３の電位によって、スイッチング回路部１４の第１スイッチング手段１０３はロー状態の信号を出力し、第２スイッチング手段１０４はハイ状態の信号を出力する。これにより、第５ＰＭＯＳトランジスタＰ１５はターンオフされ、第４ＰＭＯＳトランジスタＰ１４はターンオンされる。したがって、第１ノードＱ１１の電位が第４ノードＱ１４に伝達され、この電位によって第２キャパシタＣ１２が充電されて出力端子ＶＢＯＯＴも第１電位αにプリチャージされる。この際、ＡＴＤ信号がロー状態で印加されるため、第２ブスート手段１５も第１ブースト手段１２と同一に動作し、出力端子ＶＢＯＯＴは、第１ノードＱ１１及び第４ノードＱ１４と同じ第１電位αを維持する。
【００１６】
　読出しモードでは、ＡＴＤ信号がハイ状態で印加されるが、ＡＴＤ信号がハイ状態で印加されると、第１ブースト手段１２の第１及び第２ＮＭＯＳトランジスタＮ１１及びＮ１２がターンオンされ、第２ＰＭＯＳトランジスタＰ１２がターンオフされて、第２ノードＱ１２はロー状態になる。ロー状態を維持する第２ノードＱ１２の電位によって第１ＰＭＯＳトランジスタＰ１１がターンオンされて、電源電圧Ｖｃｃが第１ノードＱ１１に供給される。したがって、以前に第１電位αにプリチャージされた第１ノードＱ１１は、第２電位（Ｖｃｃ＋α）を維持することになる。一方、ＡＴＤ信号を所定の時間遅延させるＡＴＤ信号遅延部１０１と、ＡＴＤ信号遅延部１０１の出力信号に応じて基準電圧を発生させる基準電圧発生器１０２とからなる基準電圧発生回路部１１は、ハイ状態の基準電圧ＶＲＥＦを出力する。これにより、第３ＮＭＯＳトランジスタＮ１３がターンオンされるため、フラッシュメモリセルセンシング回路１３の第３ノードＱ１３の電位は、フラッシュメモリセルＭ１１のゲートに印加される電圧に応じてその電位が決定される。ところで、フラッシュメモリセルＭ１１のゲートに印加される第１ノードＱ１１が所定の電圧、例えば電源電圧Ｖｃｃが１．７〜２．６Ｖの際に、第１ノードＱ１１が２．５〜３．５Ｖ程度を維持すると、フラッシュメモリセルセンシング回路１３は、フラッシュメモリセルＭ１１がプログラムされたと判断し、第３ノードＱ１３がハイ状態を維持する。すなわち、フラッシュメモリセルＭ１１のゲートに印加される電圧に応じてフラッシュメモリセルＭ１１のセル電流が変化するため、第３ノードＱ１３の電位はセル電流に応じて変化する。第３ノードＱ１３の電位がハイ状態を維持していると、第４インバータＩ１４を介してロー状態に反転され、第５インバータＩ１５を介してハイ状態に再反転され、第１スイッチング手段１０３はロー状態の信号を出力し、第２スイッチング手段１０４はハイ状態の信号を出力する。したがって、第４ＰＭＯＳトランジスタＰ１４はターンオンされ、第５ＰＭＯＳトランジスタＰ１５はターンオフされる。第４ＰＭＯＳトランジスタＰ１４を介して第２電位（Ｖｃｃ＋α）を維持する第１ノードＱ１１の電位が第４ノードＱ１４に伝達される。したがって、第２電位（Ｖｃｃ＋α）を維持する第４ノードＱ１４の電位によって第２キャパシタＣ１２が充電される。他方、ＡＤＴ信号がハイ状態で印加されるため、第２ブースト手段１５も第１ブースト手段１２と同様の動作によって電源電圧Ｖｃｃが出力端子ＶＢＯＯＴに供給される。したがって、出力ノードＶＢＯＯＴは、第１電位αにプリチャージされた状態で電源電圧Ｖｃｃが印加され、且つ第２キャパシタＣ１２が第２電位（Ｖｃｃ＋α）に充電されるため、第３電位（２Ｖｃｃ＋２α）を維持することになる。
【００１７】
　一方、フラッシュメモリセルＭ１１のゲートに印加される第１ノードＱ１１が所定の電圧以上、例えば、電源電圧Ｖｃｃが１．７〜２．６Ｖの際、第１ノードＱ１１が３．６〜３．９Ｖ程度を維持すると、フラッシュメモリセルセンシング回路１３は、フラッシュメモリセルＭ１１が消去されたと判断し、第３ノードＱ１３がロー状態を維持する。第３ノードＱ１３の電位がロー状態を維持していると、第４インバータＩ１４を介してハイ状態に反転され、第５インバータＩ１５を介してロー状態に再反転され、第１スイッチング手段１０３はハイ状態の信号を出力し、第２スイッチング手段１０４はロー状態の信号を出力する。したがって、第４ＰＭＯＳトランジスＰ１４はターンオフされ、第５ＰＭＯＳトランジスタＰ１５はターンオンされて、電源電圧Ｖｃｃが第４ノードＱ１４に供給されるため、電源電圧Ｖｃｃによって第２キャパシタＣ１２が充電される。他方、ＡＴＤ信号がハイ状態で印加されるため、第２ブースト手段１５も第１ブースト手段１２と同様の動作によって電源電圧Ｖｃｃが出力端子ＶＢＯＯＴに供給される。したがって、出力ノードＶＢＯＯＴは、第１電位αにプリチャージされた状態で電源電圧Ｖｃｃが印加され、且つ第２キャパシタＣ１２が電源電圧Ｖｃｃの電位に充電されるため、第４電位（２Ｖｃｃ＋α）を維持することになる。
【００１８】
　上述したようにこの発明に係るブースト回路は、スタンバイモードで第１ブースト手段と第２ブースト手段が第１電位αにプリチャージされ、読出モードで第１ブースト手段が第２電位（Ｖｃｃ＋α）にブーストされるが、第１ブースト手段のブースト電位に応じてフラッシュメモリセルのセル電流を変化させてフラッシュメモリセルセンシング回路の出力を変化させ、これにより第２ブースト手段が第３電位（２Ｖｃｃ＋２α）あるいは第４電位（２Ｖｃｃ＋α）にブーストされる。
【００１９】
　図２は、この発明に係るブースト回路に適用されるＡＴＤ信号遅延回路の一例を示す回路図である。
【００２０】
　図２に示すように、電源端子Ｖｃｃと第１ノードＱ２１との間に、第１抵抗Ｒ２１とＡＴＤ信号に応じて駆動される第１ＰＭＯＳトランジスタＰ２１とが接続される。第１ノードＱ２１と接地端子Ｖｓｓとの間に、ＡＴＤ信号に応じて駆動される第１ＮＭＯＳトランジスタＮ２１が接続される。第１ＰＭＯＳトランジスタＰ２１と第１ＮＭＯＳトランジスタＮ２１は、第１インバータＩ２１を構成する。第１ノードＱ２１には第２抵抗Ｒ２２と多数のキャパシタＣ２１〜Ｃ２３が接続され、第１ノードＱ２１の電位は第２インバータＩ２２によって反転される。ＮＯＲゲート２１は、第２インバータＩ２２の出力信号とＡＴＤ信号とを入力として論理演算する。この際、ＮＯＲゲート２１の出力信号は、第３インバータＩ２３によって反転され、遅延したＡＴＤ信号ＤＥＬＡＹ＿ＡＴＤとして出力される。
【００２１】
　このように構成されたこの発明に係るブースト回路に適用されるＡＴＤ信号遅延回路の駆動方法を概略的に説明すると、次のとおりである。アドレスが遷移すると、これを検出してＡＴＤ信号がハイ状態で印加され、ハイ状態のＡＴＤ信号が第１及び第２インバータＩ２１及びＩ２２を介して遅延する。第１及び第２インバータＩ２１及びＩ２２を介して遅延したＡＴＤ信号と遅延していないＡＴＤ信号とがＮＯＲゲート２１によって論理演算されてロー状態で出力され、ロー状態の信号が第３インバータＩ２３によってハイ状態に反転されて出力信号ＤＥＬＡＹ＿ＡＴＤを出力する。
【００２２】
　図３は、この発明に係るブースト回路に適用される基準電圧発生回路の一例を示す回路図である。
【００２３】
　図３に示すように、電源端子Ｖｃｃと出力端子ＶＲＥＦとの間に、ＡＴＤ信号遅延回路の出力信号、すなわち遅延したＡＴＤ信号ＤＥＬＡＹ＿ＡＴＤが第１インバータＩ３１を介して反転した信号に応じて駆動される第１ＰＭＯＳトランジスタＰ３１が接続されている。出力端子ＶＲＥＦと第１ノードＱ３１との間に第１ＮＭＯＳトランジスタＮ３１が接続され、第１ノードＱ３１と接地端子Ｖｓｓとの間に第２ＮＭＯＳトランジスタＮ３２が接続される。出力端子ＶＲＥＦと接地端子Ｖｓｓとの間に、第１ノードＱ３１の電位に応じて駆動される第３ＮＭＯＳトランジスタＮ３３と、第１インバータＩ３１の出力信号に応じて駆動される第４ＮＭＯＳトランジスタＮ３４とが並列接続される。一方、直列接続された第１及び第２ＮＭＯＳトランジスタＮ３１及びＮ３２と第３ＮＭＯＳトランジスタＮ３３とは並列接続され、第４ＮＭＯＳトランジスタＮ３４もそれに並列接続される。
【００２４】
　次に、このように構成される基準電圧発生回路の駆動方法を説明する。
【００２５】
　アドレスの遷移を検出してＡＴＤ信号がハイ状態で入力され、これによりＡＴＤ遅延信号ＤＥＬＡＹ＿ＡＴＤがハイ状態で入力されると、第１インバータＩ３１によってロー状態に反転されて第１ＰＭＯＳトランジスタＰ３１をターンオンさせ、第４ＮＭＯＳトランジスタＮ３４をターンオフさせる。したがって、電源電圧Ｖｃｃが第１ＰＭＯＳトランジスタＰ３１を介して出力端子ＶＲＥＦに印加されるが、出力端子ＶＲＥＦの電位は直列接続された第１及び第２ＮＭＯＳトランジスタＮ３１及びＮ３２とこれらに並列接続された第３ＮＭＯＳトランジスタＮ３３によって決定される。すなわち、ハイ状態を維持する出力端子ＶＲＥＦの電位に応じて第１ＮＭＯＳトランジスタＮ３１がターンオンされて第１ノードＱ３１に電圧を供給し、第２及び第３ＮＭＯＳトランジスタＮ３２及びＮ３３が第１ノードＱ３１の電位に応じてターンオンされる。したがって、これらのＮＭＯＳトランジスタＮ３１、Ｎ３２及びＮ３３によって出力端子ＶＲＥＦの電位が決定される。
【００２６】
　図４は、この発明に係るブースト回路に適用される第１スイッチング手段及び第２スイッチング手段の一例を示す回路図である。
【００２７】
　図４に示すように、ブースト電圧が入力される電源入力端子ＶＰＰＩと第１ノードＱ４１との間に、出力端子ＯＵＴの電位に応じて駆動される第１ＰＭＯＳトランジスタＰ４１が接続され、第１ノードＱ４１と接地端子Ｖｓｓとの間に、入力信号ＩＮに応じて駆動される第１ＮＭＯＳトランジスタＮ４１が接続されている。電源入力端子ＶＰＰＩと出力端子ＯＵＴとの間に、第１ノードＱ４１の電位に応じて駆動される第２ＰＭＯＳトランジスタＰ４２が接続され、出力端子ＯＵＴと接地端子Ｖｓｓとの間に、入力信号ＩＮを反転させる第１インバータＩ４１の出力信号に応じて駆動される第２ＮＭＯＳトランジスタＮ４２が接続される。ここで、入力信号ＩＮは、第１スイッチング手段１０３の場合には、センシング回路１３の出力が反転された信号であり、第２スイッチング手段１０４の場合には、センシング回路１３の出力が遅延した信号である。
【００２８】
　次に、このように構成されたこの発明に係るスイッチング手段の駆動方法を説明する。
【００２９】
　入力信号ＩＮがロー状態で入力されると、第１ＮＭＯＳトランジスタＮ４１がターンオフされ、第１インバータＩ４１を介してハイ状態に反転されて第２ＮＭＯＳトランジスタＮ４２がターンオンされる。ターンオンされた第２ＮＭＯＳトランジスタＮ４２によって出力端子ＯＵＴの電位はロー状態になり、これにより第１ＰＭＯＳトランジスタＰ４１がターンオンされる。したがって、第１ノードＱ４１に入力電圧ＶＰＰＩが印加されて第１ノードＱ４１はハイ状態を維持し、これにより第２ＰＭＯＳトランジスタＰ４２はターンオフされるため、出力端子ＯＵＴはロー状態を維持することになる。
【００３０】
　他方、入力信号ＩＮがハイ状態で入力されると、第１ＮＭＯＳトランジスタＮ４１がターンオンされ、第１インバータＩ４１を介してロー状態に反転されて第２ＮＭＯＳトランジスタＮ４２がターンオフされる。ターンオンされた第１ＮＭＯＳトラジスタＮ４１によって第１ノードＱ４１の電位はロー状態になり、これにより第２ＰＭＯＳトランジスタＰ４２がターンオンされる。したがって、第２ＰＭＯＳトランジスタＰ４２を介して出力端子ＯＵＴに入力電圧ＶＰＰＩが印加され、出力端子ＯＵＴは入力電圧ＶＰＰＩの電位を維持することになる。
【図面の簡単な説明】
【００３１】
【図１】この発明に係るブースト回路図の回路図である。
【図２】この発明に係るブースト回路に適用されるアドレス遷移検出信号遅延回路の一例を示す回路図である。
【図３】この発明に係るブースト回路に適用される基準電圧発生回路の一例を示す回路図である。
【図４】この発明に係るブースト回路に適用されるスイッチング手段の一例を示す回路図である。
【符号の説明】
【００３２】
１１　基準電圧発生回路部
１２　第１ブースト手段
１３　フラッシュメモリセルセンシング回路
１４　スイッチング回路部
１５　第２ブースト手段
１０１　ＡＴＤ信号遅延回路
１０２　基準電圧発生回路
１０３　第１スイッチング手段
１０４　第１スイッチング手段
【図１】
2004039230.tif 000003
【図２】
2004039230.tif 000004
【図３】
2004039230.tif 000005
【図４】
2004039230.tif 000006
【手続補正書】
【提出日】平成15年7月10日(2003.7.10)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００３１
【補正方法】変更
【補正の内容】
【００３１】
【図１】この発明に係るブースト回路の回路図である。
【図２】この発明に係るブースト回路に適用されるアドレス遷移検出信号遅延回路の一例を示す回路図である。
【図３】この発明に係るブースト回路に適用される基準電圧発生回路の一例を示す回路図である。
【図４】この発明に係るブースト回路に適用されるスイッチング手段の一例を示す回路図である。