(57)【要約】【課題】オン抵抗の低いＩＧＢＴを実現する。【解決手段】ＩＧＢＴは、ｐ＋型コレクタ領域２４と、ｎ＋型バッファ領域２６と、ｎ−型ドリフト領域２８と、ｐ型ボディ領域４２と、ｎ＋型エミッタ領域３８と、ｐ型ボディ領域４２及びｎ−型ドリフト領域２８（チャネル４４が形成される領域）を介してｎ＋型エミッタ領域３８と繋がっているとともにｎ−型ドリフト領域２８に接し、ｎ−型ドリフト領域２８よりも不純物濃度が高いｎ＋型仮想エミッタ領域３２を備えている。さらに、コレクタ電極２２と、エミッタ電極４０と、ｎ＋型エミッタ領域３８とｎ＋型仮想エミッタ領域３２を繋ぐ前記ｐ型ボディ領域４２及びｎ−型ドリフト領域２８（チャネル４４が形成される領域）に絶縁膜３４を介して隣合うゲート電極３６を備えている。【選択図】　図１
2004039785.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の第１半導体領域と、
第１半導体領域に接する第２導電型の第２半導体領域と、
第２半導体領域に接する第１導電型の第３半導体領域と、
第３半導体領域に接する第２導電型の第４半導体領域と、
第３半導体領域を含む領域を介して第４半導体領域と繋がっているとともに第２半導体領域に接し、第２半導体領域の少なくとも一部よりも不純物濃度が高い第２導電型の第５半導体領域と、
第１半導体領域に接する第１電極と、
第３半導体領域と第４半導体領域に接する第２電極と、
第４半導体領域と第５半導体領域を繋ぐ前記第３半導体領域を含む領域に絶縁膜を介して隣合うゲート電極を備えた半導体装置。
【請求項２】
第２導電型の第１半導体領域と、
第１半導体領域に接する第２導電型の第２半導体領域と、
第２半導体領域に接する第１導電型の第３半導体領域と、
第３半導体領域に接する第２導電型の第４半導体領域と、
第３半導体領域を含む領域を介して第４半導体領域と繋がっているとともに第２半導体領域に接し、第２半導体領域の少なくとも一部よりも不純物濃度が高い第２導電型の第５半導体領域と、
第１半導体領域に接する第１電極と、
第３半導体領域と第４半導体領域に接する第２電極と、
第４半導体領域と第５半導体領域を繋ぐ前記第３半導体領域を含む領域に絶縁膜を介して隣合うゲート電極を備えた半導体装置。
【請求項３】
第５半導体領域に接する位置又は第５半導体領域から第２半導体領域を介した位置にあるとともに第２半導体領域に接する第１導電型の第６半導体領域をさらに備えたことを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
第１導電型の第１半導体領域と、
第１半導体領域に接する第２導電型の第２半導体領域と、
第２半導体領域に接する第１導電型の第３半導体領域と、
第３半導体領域に接する第２導電型の第４半導体領域と、
第３半導体領域を含む領域を介して第４半導体領域と繋がっているとともに第２半導体領域の少なくとも一部よりも不純物濃度が高い第２導電型の第５半導体領域と、
第５半導体領域に接する位置又は第５半導体領域から第２半導体領域を介した位置にあるとともにに第２半導体領域に接する第１導電型の第６半導体領域と、
第１半導体領域に接する第１電極と、
第３半導体領域と第４半導体領域に接する第２電極と、
第４半導体領域と第５半導体領域を繋ぐ前記第３半導体領域を含む領域に絶縁膜を介して隣合うゲート電極を備え、
第５半導体領域が第２半導体領域に接していることを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関する。特に、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ　Ｇａｔｅ　Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）や、ＭＯＳＦＥＴ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ：電界効果型トランジスタ）や、ＩＧＢＴトリガ型サイリスタに好適に用いられる技術に関する。
【０００２】
【従来の技術と発明が解決しようとする課題】図１２に、従来のＩＧＢＴの断面図を示す。このＩＧＢＴは、ｐ＋型コレクタ領域３２４と、これに接するｎ＋型バッファ領域３２６と、これに接するｎ−型ドリフト領域３２８と、これに接するｐ型ボディ領域３４２と、これに接するｎ＋型エミッタ領域３３８を備えている。さらに、ｐ＋型コレクタ領域３２４に接するコレクタ電極３２２と、ｐ型ボディ領域３４２のｐ＋型領域３４２ｂとｎ＋型エミッタ領域３３８に接するエミッタ電極３４０と、ｐ型ボディ領域３４２のｐ−型領域３４２ｂに絶縁膜３３４を介して隣合うゲート電極３３６を備えている。
【０００３】
ＩＧＢＴは、オン時には、エミッタ電極３４０側からコレクタ電極３２２側へ電子を流し、コレクタ電極側３２２からエミッタ電極３４０側へ正孔を注入することで主にｎ−型ドリフト領域３２８を低抵抗化させる（伝導度変調を生じさせる）ので、オン抵抗を低くできるという特徴を有する。ＩＧＢＴにおいてエミッタ電極３４０側からの電子を多く流してよりオン抵抗を低くするためには、表面セルを微細化してチャネル抵抗を小さくする構成が考えられる。
【０００４】
しかし、この構成を押し進め過ぎると、ターンオフ制御が不能になるという致命的な問題が生じてしまう。
表面セルを微細化すると、ｎ−型ドリフト領域３２８内に蓄積された正孔を引抜くためのｐ＋型領域３４２ｂも小さくなる。この場合、ｎ−型ドリフト領域３２８に蓄積された正孔は、ｐ型ボディ領域３４２のｐ＋型領域３４２ｂからではなく、ｎ＋型エミッタ領域３３８を経由してエミッタ電極３４０から引き抜かれてしまう。この結果、ｐ＋型コレクタ領域３２４、ｎ＋型バッファ領域３２６、ｎ−型ドリフト領域３２８、ｐ−型ボディ領域３４２ａ、ｎ＋型エミッタ領域３３８からなるｐｎｐｎ構造の寄生サイリスタが、ゲート電極３３６のオン・オフにかかわらずオンしてしまい、ゲート電極３３６によるターンオフ制御が不能となってしまう。
【０００５】
従って、上記した表面セルを微細化してチャネル抵抗を小さくする構成によってオン抵抗を低くするのには限界がある。上記では、ＩＧＢＴを例にして説明したが、ＭＯＳＦＥＴにおいても類似した問題が生じる。即ち、表面セルを微細化してチャネル抵抗を小さくする構成を押し進め過ぎると、ゲート電極のオン・オフにかかわらず寄生トランジスタがオンしてしまい、ゲート電極によるターンオフ制御が不能となってしまう。
【０００６】
図１３に、従来のＩＧＢＴトリガ型サイリスタの断面図を示す。このサイリスタは、ｐ＋型コレクタ領域４２４と、これに接するｎ＋型バッファ領域４２６と、これに接するｎ−型ドリフト領域４２８と、これに接するｐ型第１ボディ領域４４２と、これに接するｎ＋型エミッタ領域４３８と、ｎ＋型エミッタ領域４３８からｐ型第１ボディ領域４４２ａ等を介した位置にあるｎ＋型フローティングエミッタ領域４３２と、このｎ＋型エミッタ領域４３２がフローティングとなるようにこのｎ＋型エミッタ領域４３２の周囲を覆うｐ−型第２ボディ領域４３０を備えている。さらに、ｐ＋型コレクタ領域４２４に接するアノード電極４２２と、ｐ−型第１ボディ領域４４２ａとｎ＋型エミッタ領域４３８に接するカソード電極４４０と、ｎ＋型エミッタ領域４３８とｎ＋型フローティングエミッタ領域４３２の間に位置するｐ型第１ボディ領域４４２等に絶縁膜４３４を介して隣合うゲート電極４３６を備えている。
【０００７】
ｐ＋型コレクタ領域４２４、ｎ＋型バッファ領域４２６、ｎ−型ドリフト領域４２８、ｐ−型第２ボディ領域４３０、フローティングエミッタ領域４３２によってｐｎｐｎ構造のサイリスタが構成されている。ｐ＋型コレクタ領域４３２、ｎ＋型バッファ領域４２６、ｎ−型ドリフト領域４２８、ｐ型第１ボディ領域４４２、ｎ＋型エミッタ領域４３８によってＩＧＢＴが構成されている。このＩＧＢＴはサイリスタをオンさせるトリガとしての機能を果たす。
【０００８】
このＩＧＢＴトリガ型サイリスタにおいても、ＩＧＢＴ動作時のオン抵抗を低くしようとすると、先に述べたＩＧＢＴの場合と同様の問題が生じる。
また、このＩＧＢＴトリガ型サイリスタでは、ＩＧＢＴ動作時とサイリスタ動作時でオン抵抗の差が大きく、ＩＧＢＴ動作からサイリスタ動作に移行する際に、オン抵抗が大きく低下する。このため、図１４に示すように、ＩＧＢＴ動作からサイリスタ動作に移行する際に、電流（アノード電流）−電圧（アノード電圧）特性が不連続的に大きく変化するという問題があった。このように移行の際に電流−電圧特性が不連続的に大きく変化するということは、ＩＧＢＴ動作時にアノード電圧を徐々に増加させた後、移行の際にアノード電圧を大きく低下させ、その後のサイリスタ動作時にアノード電圧を徐々に増加させるようにアノード電圧の制御を行う必要があることを意味する。しかしながら、オン・オフのスイッチングを行う度にこのような電圧の制御を行うのは、スイッチング処理の負担を増加させることになる。
ＩＧＢＴ動作からサイリスタ動作への移行の際の電流−電圧特性の不連続的な変化を低くするには、上記したＩＧＢＴ動作時のオン抵抗を低くしてＩＧＢＴ動作時とサイリスタ動作時のオン抵抗の差を小さくすることが有効である。
【０００９】
本発明は、オン抵抗の低い半導体装置を実現することを第１の目的とする。
本発明は、ＩＧＢＴ動作からサイリスタ動作への移行の際の電流−電圧特性の不連続的な変化が小さい半導体装置を実現することを第２の目的とする。
本発明は上記した目的の少なくとも１つを達成しようとするものである。
【００１０】
【課題を解決するための手段及び作用と効果】本発明を具現化した半導体装置は、第１導電型の第１半導体領域と、第１半導体領域に接する第２導電型の第２半導体領域と、第２半導体領域に接する第１導電型の第３半導体領域と、第３半導体領域に接する第２導電型の第４半導体領域と、第３半導体領域を含む領域を介して第４半導体領域と繋がっているとともに第２半導体領域に接し、第２半導体領域の少なくとも一部よりも不純物濃度が高い第２導電型の第５半導体領域を備えている。さらに、この半導体装置は、第１半導体領域に接する第１電極と、第３半導体領域と第４半導体領域に接する第２電極と、第４半導体領域と第５半導体領域を繋ぐ前記第３半導体領域を含む領域に絶縁膜を介して隣合うゲート電極を備えている（請求項１）。
【００１１】
この半導体装置は、基本的にはＩＧＢＴ動作を行うものである。この半導体装置は、ＩＧＢＴでいうエミッタ領域として機能する第４半導体領域と同様の機能を果たすいわば仮想エミッタ領域としての第５半導体領域を備えたことを大きな特徴とする。
この半導体装置では、ゲート電極に所定電圧を印加すると、ゲート電極と隣合う第３半導体領域を含む領域に第２導電型キャリアのチャネルが形成される。この結果、第２電極から供給される第２導電型キャリアは、第２電極に接するエミッタ領域として機能する第４半導体領域に加えて、上記したチャネルを通って仮想エミッタ領域として機能する第５半導体領域にも流れ込む。この結果、第２半導体領域側からみると、第４半導体領域に加えて、第５半導体領域からも第２導電型キャリアを引込むことができる。このことは、エミッタ電極として機能する第２電極側から流す第２導電型キャリアを増加できることを意味する。第２導電型キャリアを増加できると、ドリフト領域として機能する第２半導体領域等をより低抵抗化できる。従って、オン抵抗を低くすることができる。
【００１２】
また、第４半導体領域と第５半導体領域を繋ぐ領域には、これらの領域と逆導電型の第３半導体領域が含まれている。よって、ゲート電極に所定電圧を印加しなければ、第４半導体領域と第５半導体領域を繋ぐチャネルは形成されない。よって、第５半導体領域の存在によってターンオフ制御が不能になるという問題は基本的に生じない。
従って、本発明の半導体装置のような第５半導体領域を備えることで、〔従来の技術〕（図１２参照）で述べた表面セルを微細化してチャネル抵抗を小さくする構成を押し進め過ぎた場合にターンオフ制御が不能になるという問題を生じさせずに、オン抵抗を低くすることが可能である。
【００１３】
本発明はまた、次の半導体装置にも具現化される。この半導体装置は、第２導電型の第１半導体領域と、第１半導体領域に接する第２導電型の第２半導体領域と、第２半導体領域に接する第１導電型の第３半導体領域と、第３半導体領域に接する第２導電型の第４半導体領域と、第３半導体領域を含む領域を介して第４半導体領域と繋がっているとともに第２半導体領域に接し、第２半導体領域の少なくとも一部よりも不純物濃度が高い第２導電型の第５半導体領域を備えている。さらに、この半導体装置は、第１半導体領域に接する第１電極と、第３半導体領域と第４半導体領域に接する第２電極と、第４半導体領域と第５半導体領域を繋ぐ前記第３半導体領域を含む領域に絶縁膜を介して隣合うゲート電極を備えている（請求項２）。
この半導体装置は、基本的にはＭＯＳＦＥＴ動作を行うものである。この半導体装置は、ＭＯＳＦＥＴでいうソース領域として機能する第４半導体領域と同様の機能を果たすいわば仮想ソース領域としての第５半導体領域を備えたことを大きな特徴とする。この半導体装置によっても、請求項１の半導体装置と概ね同様の作用効果を得ることができ、オン抵抗を低くできる。
【００１４】
これらの半導体装置においては、第５半導体領域に接する位置又は第５半導体領域から第２半導体領域を介した位置にあるとともに第２半導体領域に接する第１導電型の第６半導体領域をさらに備えることが好ましい（請求項３）。
このような第６半導体領域を備えると、第６半導体領域に蓄積される第１導電型キャリアの存在によって、第５半導体領域に第２導電型キャリアをより集め易くすることができる。よって、第２電極側から流す第２導電型キャリアをより増加させることができるので、ドリフト領域として機能する第２半導体領域等をより低抵抗化できる。従って、オン抵抗をより低くできる。また、このような第６半導体領域は、高耐圧の確保にも寄与する。
【００１５】
本発明はまた、次の半導体装置にも具現化される。この半導体装置は、第１導電型の第１半導体領域と、第１半導体領域に接する第２導電型の第２半導体領域と、第２半導体領域に接する第１導電型の第３半導体領域と、第３半導体領域に接する第２導電型の第４半導体領域と、第３半導体領域を含む領域を介して第４半導体領域と繋がっているとともに第２半導体領域の少なくとも一部よりも不純物濃度が高い第２導電型の第５半導体領域と、第５半導体領域に接する位置又は第５半導体領域から第２半導体領域を介した位置にあるとともにに第２半導体領域に接する第１導電型の第６半導体領域を備えている。さらに、この半導体装置は、第１半導体領域に接する第１電極と、第３半導体領域と第４半導体領域に接する第２電極と、第４半導体領域と第５半導体領域を繋ぐ前記第３半導体領域を含む領域に絶縁膜を介して隣合うゲート電極を備えている。そして、第５半導体領域が第２半導体領域に接している（請求項４）。
【００１６】
この半導体装置は、ＩＧＢＴ動作とサイリスタ動作を行うものである。典型的にはＩＧＢＴトリガ型サイリスタとして機能する。この半導体装置は、図１３に示す従来のＩＧＢＴトリガ型サイリスタにおけるフローティングエミッタ領域４３２のように、第５半導体領域をフローティング状態にせず、第５半導体領域が同じ導電型の第２半導体領域に接するように構成したことを大きな特徴とするものである。
【００１７】
第５半導体領域が第２半導体領域に接するようにすると、ＩＧＢＴ動作のときにエミッタ領域として機能する第４半導体領域だけでなく、いわば仮想エミッタ領域として機能する第５半導体領域からも第２半導体領域側に第２導電型キャリアを引込むことができる。よって、カソード電極として機能する第２電極側から流す第２導電型キャリアを増加させることができるので、ドリフト領域として機能する第２半導体領域等を低抵抗化できる。このため、オン抵抗を低くできる。このように、この半導体装置によると、ＩＧＢＴ動作時のオン抵抗を低くできる。
【００１８】
また、この半導体装置によると、ＩＧＢＴ動作時のオン抵抗を低くできるため、ＩＧＢＴ動作時とサイリスタ動作時のオン抵抗の差を小さくすることができる。このため、従来のＩＧＢＴトリガ型サイリスタに比べてＩＧＢＴ動作からサイリスタ動作への移行の際の電流−電圧特性（典型的には第１電極を流れる電流（アノード電流）−第１電極に印加する電圧（アノード電圧）の特性）の不連続的な変化を小さくすることができる。従って、ＩＧＢＴ動作からサイリスタ動作への移行の際の電圧制御の負担を軽減することができ、スイッチング処理の負担を軽減することができる。
【００１９】
【発明の実施の形態】後記する本発明の実施例の主要な特徴を記載する。
（形態１）　第５半導体領域の不純物濃度は、不純物濃度の単位をｃｍ−３としたときに、第２半導体領域の少なくとも一部よりも不純物濃度が１桁以上高いことを特徴とする請求項１〜４のいずれかに記載の半導体装置。
形態１によると、第５半導体領域に、仮想エミッタ領域あるいは仮想ソース領域としての機能をより充分に発揮させることができる。
【００２０】
（形態２：第２実施例に対応）　第５半導体領域に隣接する第２半導体領域の部位を、その隣接部位よりも離れた第２半導体領域の部位に比べて低不純物濃度にすることを特徴とする請求項１〜４のいずれかに記載の半導体装置。
第５半導体領域は、第２半導体領域に比べて高不純物濃度であるため、空乏層が伸びにくい。形態２では、空乏層が伸びにくい第５半導体領域に隣接する第２半導体領域の部位を、その隣接部位よりも離れた第２半導体領域の部位に比べてより低不純物濃度にして、空乏層を伸び易くしている。このため、第５半導体領域と第２半導体領域の接触部付近でブレークダウンが生じることを抑制できるので、より高耐圧化を実現できる。一方、第５半導体領域に隣接する第２半導体領域の部位だけを低不純物濃度にしているので、オン抵抗の上昇は抑制できる。
【００２１】
（形態３：第５実施例に対応）　ゲート電極として、第３半導体領域のうち横方向に伸びる表面領域に絶縁膜を介して隣合うプレーナゲート電極と、第３半導体領域のうち縦方向に伸びる領域に隣接して形成されたトレンチに絶縁膜を介して埋込まれたトレンチゲート電極の両方を備えたことを特徴とする請求項１〜４のいずれかに記載の半導体装置。
形態３によると、オン時には、第３半導体領域のうち、横方向に伸びる表面領域と縦方向に伸びる領域の両方にチャネルを形成できる。よって、オン抵抗をより低くできる。
【００２２】
（形態４：第６実施例に対応）　ゲート電極として、半導体領域に形成されたトレンチに絶縁膜を介して埋込まれたトレンチゲート電極を備え、そのトレンチゲート電極の奥行方向に、第４半導体領域と第５半導体領域が第３半導体領域を介して配置され、その第４半導体領域と第５半導体領域の間に位置する第３半導体領域が絶縁膜を介してトレンチゲート電極に隣合っていることを特徴とする請求項１〜４のいずれかに記載の半導体装置。
形態４によると、半導体領域のセル幅方向（横方向）に第４半導体領域と第５半導体領域を配置する場合に比べて、半導体領域のセル幅を小さくできる。
【００２３】
（形態５：第７実施例に対応）　ゲート電極として、半導体領域に形成されたトレンチに絶縁膜を介して埋込まれたトレンチゲート電極を備え、そのトレンチゲート電極の深さ方向に、第４半導体領域と第５半導体領域が第３半導体領域を介して配置され、その第４半導体領域と第５半導体領域の間に位置する第３半導体領域が絶縁膜を介してトレンチゲート電極に隣合っていることを特徴とする請求項１〜４のいずれかに記載の半導体装置。
形態５によると、半導体領域のセル幅方向（横方向）に第４半導体領域と第５半導体領域を配置する場合に比べて、半導体領域のセル幅を小さくできる。
【００２４】
【実施例】
（第１実施例）　図１に、第１実施例の半導体装置の断面図を示す。
この半導体装置は、基本的にはＩＧＢＴとして機能する。後述するように、この半導体装置は、ＩＧＢＴ動作に加えてサイリスタ動作が並存する状態が存在するが、この状態でもＩＧＢＴ動作が主であり、サイリスタ動作が従である。
この半導体装置では、高不純物濃度のシリコン基板からなるｐ＋型コレクタ領域（第１半導体領域）２４の一方の主面上に、ｎ＋型バッファ領域（第２半導体領域）２６が形成されている。ｎ＋型バッファ領域２６の表面上にはｎ−型ドリフト領域（第２半導体領域）２８が形成されている。なお、ｎ＋型バッファ領域２６とｎ−型ドリフト領域２８は特許請求の範囲にいう「第２半導体領域」に相当する。ｎ−型ドリフト領域２８の表面部には、ｐ型ボディ領域４２（第３半導体領域）が選択的に形成されている。ｐ型ボディ領域４２は、比較的低不純物濃度のｐ−型領域４２ａと、高不純物濃度のｐ＋型領域４２ｂによって構成されている。
【００２５】
ｐ型ボディ領域４２の表面部には、ｎ＋型エミッタ領域（第４半導体領域）３８が選択的に形成されている。ｎ＋型エミッタ領域３８からｐ型ボディ領域４２とｎ−型ドリフト領域２８を介した位置にｎ＋型仮想エミッタ領域（第５半導体領域）３２が形成されている。このｎ＋型仮想エミッタ領域３２は、ｎ−型ドリフト領域２８の表面部に選択的に形成されている。ｎ＋型仮想エミッタ領域３２の直下には、その下面に接するようにｐ−型仮想チャネル領域（第６半導体領域）３０が形成されている。このｐ−型仮想チャネル領域３０は、ｎ−型ドリフト領域２８に選択的に形成されている。
【００２６】
ｐ＋型コレクタ領域２４の不純物濃度は、約１×１０１８ｃｍ−３である。
ｎ＋型バッファ領域２６の不純物濃度は、約１×１０１７ｃｍ−３である。
ｎ−型ドリフト領域２８の不純物濃度は、約１×１０１４ｃｍ−３である。
ｐ型ボディ領域４２のうち、ｐ−型領域４２ａの不純物濃度は約２×１０１７ｃｍ−３であり、ｐ＋型領域４２ｂの不純物濃度は約５×１０１９ｃｍ−３である。
ｎ＋型エミッタ領域３８の不純物濃度は、約１×１０２０ｃｍ−３である。
ｎ＋型仮想エミッタ領域３２の不純物濃度は、約１×１０１７ｃｍ−３である。
ｐ−型仮想チャネル領域３０の不純物濃度は、約２×１０１６ｃｍ−３である。
このように、本実施例では、ｎ＋型仮想エミッタ領域３２の不純物濃度は、ｎ−型ドリフト領域２８の不純物濃度よりも３桁高くなっている。また、本実施例では、ｎ＋型仮想エミッタ領域３２の不純物濃度は、ｎ＋型エミッタ領域３８の不純物濃度よりも低いが、ｎ＋型仮想エミッタ領域３２はｎ＋型エミッタ領域３８と同様の機能を持たせるものであるため、ｎ＋型エミッタ領域３８と同程度の不純物濃度か、あるいはｎ＋型エミッタ領域３８よりも高い不純物濃度であってもよい。
【００２７】
ｐ＋型コレクタ領域２４の他方の主面側には、コレクタ電極（第１電極）２２が形成されている。ｐ＋型ボディ領域４２とｎ＋型エミッタ領域３８の表面上には、エミッタ電極（第２電極）４０が形成されている。ｎ＋型エミッタ領域３８の一部とｎ＋型仮想エミッタ領域３２、及びこれらの領域３８、３２の間に位置するｐ−型ボディ領域４２ａとｎ−型ドリフト領域２８の表面上には、絶縁膜３４を介してゲート電極（プレーナゲート電極）３６が形成されている。
【００２８】
次に、上記構成の第１実施例の半導体装置の動作について説明する。
まず、ターンオン動作について説明する。エミッタ電極４０が接地され、コレクタ電極２２、ゲート電極３６にそれぞれ正電圧が印加されたとする。すると、ゲート電極３６に絶縁膜３４を介して隣合うｐ−型ボディ領域４２に反転領域４６が形成される。また、ゲート電極３６に絶縁膜３４を介して隣合うｎ−型ドリフト領域２８に蓄積領域４８が形成される。反転領域４６と蓄積領域４８によってチャネル４４が構成される。この結果、エミッタ電極４０から流出した電子のうちのあるグループは、ｎ＋型エミッタ領域３８と反転領域４６を通って、ｎ−型ドリフト領域２８に流れ込む。
また、エミッタ電極４０から流出した電子のうちの他のグループは、ｎ＋型エミッタ領域３８とチャネル４４（反転領域４６、蓄積領域４８）を通ってｎ＋型仮想エミッタ領域３２に流れ込む。ｎ＋型仮想エミッタ領域３２に流れ込んだ電子は、コレクタ電極２２に印加された正電圧の作用によって、ｎ−型ドリフト領域２８に引込まれる。
このように、ｎ−型ドリフト領域２８には、ｎ＋型エミッタ領域３８に加えて、ｎ＋型仮想エミッタ領域３２からも電子が流れ込む。
【００２９】
一方、コレクタ電極２２に印加された正電圧の作用によって、コレクタ電極２２からの正孔は、ｐ＋型コレクタ領域２４を経由してｎ−型ドリフト領域２８に注入される。この結果、ｎ−型ドリフト領域２８に入り込んだ電子と正孔によってｎ−型ドリフト領域２８が低抵抗化され（伝導度変調が生じ）、ＩＧＢＴがオンする。ｎ−型ドリフト領域２８には、ｎ＋型エミッタ領域３８に加えて、ｎ＋型仮想エミッタ領域３２からも電子が流れ込むので、ｎ−型ドリフト領域２８を非常に低抵抗化でき、オン抵抗を非常に低くできる。
この状態では、ｎ＋型仮想エミッタ領域３２の電子は基本的には、ｎ−型ドリフト領域２８に引込まれている。また、ｐ＋型コレクタ領域２４から注入される正孔は基本的には、ｐ型ボディ領域４２のｐ＋型領域４２ｂを通ってエミッタ電極４０へ流出する。
【００３０】
図２に電流−電圧特性を模式的に示す。図２の実線が第１実施例のＩＧＢＴ、一点鎖線が従来のＩＧＢＴ（図１２参照）のコレクタ電流−コレクタ電圧特性である。参考のために、点線によって従来のＩＧＢＴトリガ型サイリスタ（図１３参照）のアノード電流−アノード電圧特性（図１４参照）を示す。第１実施例のＩＧＢＴは、従来のＩＧＢＴに比べて電流−電圧特性の傾きが大きくなっている。即ち、オン抵抗が低くなっている。
【００３１】
さらにコレクタ電極２２に印加する正電圧を増加させると、ｎ＋型仮想エミッタ領域３２に流れ込む電子が増加する。また、ｎ＋型仮想エミッタ領域３２の直下のｐ−型仮想チャネル領域３０には正孔が徐々に蓄積され、ｐ−型仮想チャネル領域３０の抵抗が低くなる。この結果、ｐ＋型コレクタ領域２４、ｎ＋型バッファ領域２６、ｎ−型ドリフト領域２８、ｐ−型仮想チャネル領域３０、ｎ＋型仮想エミッタ領域３２で構成されるｐｎｐｎ構造のサイリスタがオンする。但し、第１実施例では、図１３のＩＧＢＴトリガ型サイリスタに比べて、ｎ＋型仮想エミッタ領域３２の面積を小さくしており、サイリスタ動作は補助的なものとしている。そして、上記サイリスタがオンしていても、ＩＧＢＴ動作が実質的にメインとなるように構成されている。即ち、図２に示すように、ＩＧＢＴ動作のみの時と、ＩＧＢＴ動作に加えてサイリスタ動作が生じているときの電流−電圧特性があまり変化しないように構成されている。
【００３２】
この状態では、ｎ＋型仮想エミッタ領域３２の電子は、ｎ−型ドリフト領域２８に引込まれるものと、ｐ−型仮想チャネル領域３０に流れ込むものが所定の割合で存在する。また、ｐ＋型コレクタ領域２４から注入される正孔は、ｐ型ボディ領域４２のｐ＋型領域を通ってエミッタ電極４０から流出するものと、ｐ−型仮想チャネル領域３０に注入されるものが所定の割合で存在する。
【００３３】
次に、ターンオフ動作について説明する。ゲート電極３６の電圧が０Ｖ又は負電圧に設定されると、ゲート電極３６に絶縁膜３４を介して隣合うｐ−型ボディ領域４２に形成されていた反転領域４６が消滅する。この結果、エミッタ電極４０からｎ＋型仮想エミッタ領域３２への電子の供給が停止される。一方、ｐ＋型コレクタ領域２４からｎ−型ドリフト領域２８に注入され、蓄積されていた正孔は、ｐ型ボディ領域４２のｐ＋型領域４２ｂを通ってエミッタ電極４０へ流出する。以上の動作によって、ＩＧＢＴとサイリスタがターンオフする。
【００３４】
このように、エミッタ電極４０からｎ＋型仮想エミッタ領域３２への電子の供給は、ゲート電極３６によって制御されている。よって、ｎ＋型仮想エミッタ領域３２の存在あるいはｎ＋型仮想エミッタ領域３２の面積を大きくすることで、ターンオフ制御が不能になるという問題は基本的には発生しない。
【００３５】
また、ｐ−型仮想チャネル領域３０は、ｐｎｐｎサイリスタの一部を構成するとともに、その領域に蓄積される正孔の存在によってｎ＋型仮想エミッタ領域３２に電子をより集め易くするという役割を果たしている。即ち、このｐ−型仮想チャネル領域３０を設けることによって、エミッタ電極４０からｎ＋型仮想エミッタ領域３２に流し込む電子をより増加させることができる。また、空乏層が伸びにくいｎ＋型仮想エミッタ領域３２に隣接して低不純物濃度で逆導電型のｐ−型仮想チャネル領域３０を設け、この領域に空乏層を伸ばすようにすることで、より高耐圧化を実現できる。
【００３６】
（第２実施例）　図３に、第２実施例の半導体装置の断面図を示す。
第２実施例の半導体装置は、ｐ−型ボディ領域４２ａとｎ＋型仮想エミッタ領域３２の間に位置し、これらの領域４２ｂ、３２に接するｎ型ドリフト領域２８の部位（ｎ−−領域）２８ａが、他のｎ型ドリフト領域２８に比べてより低不純物濃度に形成されている点で、第１実施例の半導体装置と異なる。
【００３７】
ｎ＋型仮想エミッタ領域３２は、ｎ−型ドリフト領域２８に比べて高不純物濃度であるため、空乏層が伸びにくい。第２実施例の構成では、空乏層が伸びにくいｎ＋型仮想エミッタ領域３２に隣接するｎ−型ドリフト領域２８の部位（ｎ−−領域）２８ａを、その隣接部位２８ａよりも離れたｎ−型ドリフト領域２８に比べてより低不純物濃度にして、空乏層を伸び易くしている。このため、ｎ＋型仮想エミッタ領域３２とｎ−型ドリフト領域２８の接触部付近でブレークダウンが生じることを抑制できるので、第１実施例に比べてより高耐圧化を実現できる。一方、ｎ＋型仮想エミッタ領域３２に隣接するｎ−型ドリフト領域２８の部位（ｎ−−領域）２８ａだけを低不純物濃度にしているので、オン抵抗の上昇は抑制できる。
【００３８】
（第３実施例）　図４に、第３実施例の半導体装置の断面図を示す。
第３実施例の半導体装置は、ｎ＋型仮想エミッタ領域３２とｐ−型仮想チャネル領域３０が直接接しておらず、これらの領域３２、３０の間にｎ−型ドリフト領域２８の一部２８ｂが介在している点で第１実施例の半導体装置と異なる。
【００３９】
第３実施例のように、ｎ＋型仮想エミッタ領域３２とｐ−型仮想チャネル領域３０の間にｎ−型ドリフト領域２８の一部２８ｂが介在していると、この介在した部位２８ｂにも空乏層をより十分に伸ばすことができるので、第１実施例に比べてより高耐圧化を実現できる。
【００４０】
（第４実施例）　図５に、第４実施例の半導体装置の断面図を示す。
第４実施例の半導体装置は、ｎ＋型仮想エミッタ領域３２のうちｐ−型ボディ領域４２ａに近い部位がｐ−型仮想チャネル領域３０で覆い、ｎ＋型仮想エミッタ領域３２のうちｐ−型ボディ領域４２ａから離れた部位がｎ−型ドリフト領域２８ｃと接するように構成している点で第１実施例の半導体装置と異なる。
【００４１】
第４実施例のように、ｐ−型ボディ領域４２ａに近い部位をｐ−型仮想チャネル領域３０で覆い、ｐ−型ボディ領域４２ａから離れた部位でｎ−型ドリフト領域２８ｃと接するようにすることで、第１実施例のようにｐ−型ボディ領域４２ａに近い部位にｎ−型ドリフト領域２８を配置する場合に比べて、高耐圧化を実現できる。
なお、第４実施例では、ゲート電極３６に所定電圧を印加すると、ｐ−型仮想チャネル領域３０にも反転領域４９が形成される。この結果、反転領域４４、蓄積領域４８、反転領域４９によってチャネル４４が構成される。
【００４２】
（第５実施例）　図６に、第５実施例の半導体装置の断面図を示す。
第５実施例の半導体装置は、ゲート電極として、ｐ型ボディ領域４２のうち横方向に伸びる表面領域に絶縁膜３４を介して隣合うプレーナゲート電極３６と、ｐ型ボディ領域４２のうち縦方向に伸びる領域に隣接して形成されたトレンチ５０に絶縁膜５２を介して埋込まれたトレンチゲート電極５４の両方を備えている点で、第１実施例の半導体装置と異なる。
【００４３】
第５実施例によると、オン時には、ｐ型ボディ領域４２のうち、横方向に伸びる表面領域４６と縦方向に伸びる領域４７の両方に反転領域（チャネル）を形成できる。よって、第１実施例に比べてオン抵抗をより低くできる。
【００４４】
（第６実施例）　図７に、第６実施例の半導体装置の断面図を示す。
第６実施例の半導体装置は、第５実施例と同様に、ゲート電極として、半導体領域に形成されたトレンチ５０に絶縁膜５２を介して埋込まれたトレンチゲート電極５４を備えている。また、そのトレンチゲート電極５４の奥行方向に、ｎ＋型エミッタ領域３８とｎ＋型仮想エミッタ領域３２がｐ−型ボディ領域４２ａを介して配置されている。ｎ＋型仮想エミッタ領域３２の直下に、ｐ−型仮想チャネル領域３０が形成されている。これらの領域３２、３０は、ｎ−型ドリフト領域２８に選択的に形成されている。そして、ｎ＋型エミッタ領域３８とｎ＋型仮想エミッタ領域３２の間に位置するｐ−型ボディ領域４２ａが絶縁膜５２を介してトレンチゲート電極５４に隣合っている。また、第１実施例におけるプレーナゲート電極を備えていない。これらの点で第１実施例の半導体装置と異なる。
【００４５】
第６実施例によると、第１実施例のように半導体領域のセル幅方向（横方向）にｎ＋型エミッタ領域３８とｎ＋型仮想エミッタ領域３２を配置する場合に比べて、半導体領域のセル幅を小さくできる。また、トレンチゲート電極５４のみで縦方向に伸びる領域と奥行方向に伸びる領域の両方にチャネルを形成できる。即ち、ｐ−型ボディ領域４２ａの縦方向領域５６と、ｐ−型ボディ領域４２ａの奥行方向領域５８及びｎ−型ドリフト領域２８の奥行方向領域６０の両方にチャネルを形成できる。
【００４６】
（第７実施例）　図８に、第７実施例の半導体装置の断面図を示す。
第７実施例の半導体装置では、第５実施例と同様に、半導体領域に形成されたトレンチ５０に絶縁膜５２を介して埋込まれたトレンチゲート電極５４を備えている。そのトレンチゲート電極５４の深さ方向（縦方向）に、ｎ＋型エミッタ領域３８とｎ＋型仮想エミッタ領域３２がｐ−型ボディ領域４２ａを介して配置されている。ｎ＋型仮想エミッタ領域３２の直下に、ｐ−型仮想チャネル領域３０が形成されている。ｐ−型仮想チャネル領域３０の一部は、絶縁膜５２を介してトレンチゲート電極５４と隣合っている。これらの領域３２、３０は、ｎ−型ドリフト領域２８に選択的に形成されている。そして、ｎ＋型エミッタ領域３８とｎ＋型仮想エミッタ領域３２の間に位置するｐ−型ボディ領域４２ａが絶縁膜５２を介してトレンチゲート電極５４に隣合っている。
【００４７】
第７実施例では、ｎ＋型エミッタ領域３８からの電子は、トレンチゲート電極５４に沿ってｐ−型ボディ領域４２、ｎ＋型仮想エミッタ領域３２、ｐ−型仮想チャネル領域３０に形成されたチャネルを通ってｎ−型ドリフト領域２８に達する。あるいは、ｎ＋型仮想エミッタ領域３２から直接にｎ−型ドリフト領域２８に流れ込む。
【００４８】
第７実施例によると、第１実施例のように半導体領域のセル幅方向（横方向）にｎ＋型エミッタ領域３８とｎ＋型仮想エミッタ領域３２を配置する場合に比べて、半導体領域のセル幅を小さくできる。また、第５実施例のようにプレーナゲート電極とトレンチゲート電極５４を併用しなくてもよい。
【００４９】
（第８実施例）　図９に、第８実施例の半導体装置の断面図を示す。
この半導体装置は、基本的にはＭＯＳＦＥＴとして機能する。この半導体装置は、ｎ＋型ドレイン領域１２４と、これに接するｎ−型ドリフト領域１２８と、これに接するｐ型ボディ領域１４２と、これに接するｎ＋型ソース領域１３８と、ｐ型ボディ領域１４２及びｎ−型ドリフト領域１２８を介してｎ＋型ソース領域１３８と繋がっているとともにｎ−型ドリフト領域１２８に接し、ｎ−型ドリフト領域１２８よりも不純物濃度が高いｎ＋型仮想ソース領域１３２と、これに接するｐ−型仮想チャネル領域１３０を備えている。さらに、ｎ＋型ドレイン領域１２４に接するドレイン電極１２２と、ｐ型ボディ領域１４２とｎ＋型ソース領域１３８に接するソース電極１４０と、ｎ＋型ソース領域１３８とｎ＋型仮想ソース領域１３２を繋ぐｐ型ボディ領域１４２及びｎ−型ドリフト領域１２８に絶縁膜１３４を介して隣合うゲート電極１３６を備えている。
この半導体装置は、第１実施例においてｐ＋型領域２４としていた箇所をｎ＋型領域１２４としている。また、ｎ＋型バッファ領域２６を設けていない。これらの点で第１実施例と主に異なる。
【００５０】
第８実施例の半導体装置によっても、第１実施例の半導体装置と概ね同様の作用効果を得ることができ、オン抵抗を低くすることができる。
【００５１】
（第９実施例）　図１０に、第９実施例の半導体装置の断面図を示す。
この半導体装置は、基本的にはＩＧＢＴトリガ型サイリスタとして機能する。
このサイリスタは、ｐ＋型コレクタ領域２２４と、これに接するｎ＋型バッファ領域２２６と、これに接するｎ−型ドリフト領域２２８と、これに接するｐ型第１ボディ領域２４２と、これに接するｎ＋型エミッタ領域２３８と、ｐ型第１ボディ領域２４２及びｎ−型ドリフト領域２２８を介してｎ＋型エミッタ領域２３８と繋がっているとともにｎ−型ドリフト領域２２８よりも不純物濃度が高いｎ＋型仮想エミッタ領域２３２と、これに接するｐ−型第２ボディ領域２３０を備えている。ここで、ｎ＋型仮想エミッタ領域２３２はｎ−型ドリフト領域２２８に接している。さらに、ｐ＋型コレクタ領域２２４に接するアノード電極２２２と、ｐ型第１ボディ領域２４２とｎ＋型エミッタ領域２３８に接するカソード電極２４０と、ｎ＋型エミッタ領域２３８とｎ＋型仮想エミッタ領域２３２を繋ぐｐ型第１ボディ領域２４２及びｎ−型ドリフト領域２２８に絶縁膜２３４を介して隣合うゲート電極２３６を備えている。
【００５２】
この半導体装置は、ＩＧＢＴ動作に加えてサイリスタ動作が並存する状態が存在するが、この状態においてはサイリスタ動作が主であり、ＩＧＢＴ動作は従である。
この半導体装置の基本的構造は、第１実施例の半導体装置と同様であるが、ｎ＋型仮想エミッタ領域２３２とｐ−型仮想チャネル領域２３０の幅（横方向の長さ）が第１実施例の半導体装置に比べて大幅に長い。即ち、これらの領域２３２、２３０の幅を長くすることで、サイリスタとしての動作を主とし、ＩＧＢＴとしての動作を従としている。
【００５３】
この半導体装置は、従来のＩＧＢＴトリガ型サイリスタにおけるフローティングエミッタ領域のように、ｎ＋型仮想エミッタ領域２３２をフローティング状態にせず、ｎ＋型仮想エミッタ領域２３２が同じ導電型のｎ−型ドリフト領域２２８に接するように構成したことを大きな特徴とするものである。
【００５４】
ｎ＋型仮想エミッタ領域２３２がｎ−型ドリフト領域２２８に接するようにすると、ＩＧＢＴ動作のときにｎ＋型エミッタ領域２３８だけでなく、ｎ＋型仮想エミッタ領域２３２からもｎ−型ドリフト領域２２８側に電子を引込むことができる。よって、カソード電極２３６側から流す電子を増加させることができるので、ｎ−型ドリフト領域２２８等を低抵抗化できる。従って、オン抵抗を低くできる。このように、この半導体装置によると、ＩＧＢＴ動作時のオン抵抗を低くできる。また、ＩＧＢＴ動作が重畳しているサイリスタ動作時のオン抵抗も低くできる。
【００５５】
ところで、図１３に示す従来のＩＧＢＴトリガ型サイリスタのようにフローティングエミッタ領域４３２を設けると、ゲート電極４３６に電圧を印加してＭＯＳ動作を行うときにフローティングエミッタ領域４３２に電子を流し込みにくく、サイリスタ動作に移行しにくかった。即ち、サイリスタ動作に移行させるためにカソード電極４４０から流す電子の量を多くする必要があった。つまり、サイリスタ動作に移行するためのアノード電流の値が大きかった。
これは、ＭＯＳ動作を行うときは、ｎ＋型フローティングエミッタ領域４３２をｎ＋型エミッタ領域４３８に比べて電位を高くする必要があるが、アノード電極４２２に正電圧を印加してもｐ−型第２ボディ領域４３０を介してｎ＋型フローティングエミッタ領域４３２の電位が上がるため、フローティングエミッタ領域４３２の電位が上がりにくいからである。
【００５６】
これに対し、第９実施例の半導体装置では、ｎ＋型仮想エミッタ領域２３２をフローティング状態にせず、ｎ＋型仮想エミッタ領域２３２がｎ−型ドリフト領域２２８に接するようにしている。よって、アノード電極２２２に正電圧を印加した場合に、ｎ−型ドリフト領域２２８を通じてｎ＋型仮想エミッタ領域２３２の電位が上がり易い。このため、ゲート電極２３６に電圧を印加してＭＯＳ動作を行う場合にｎ＋型仮想エミッタ領域２３２に電子を流し込み易いので、サイリスタ動作に移行し易い。
従って、従来のＩＧＢＴトリガ型サイリスタに比べて、サイリスタ動作に移行させるためにカソード電極２４０から流す電子の量を減少させることができる。即ち、サイリスタ動作に移行するためのアノード電流の値を小さくすることができる。
【００５７】
以上のように、第９実施例の半導体装置によると、ＩＧＢＴ動作時のオン抵抗を低くすることができる。よって、第９実施例の半導体装置によると、図１１に示すように、従来のＩＧＢＴトリガ型サイリスタに比べて、ＩＧＢＴ動作時に所定のアノード電流を流すためのアノード電圧を小さくすることができる。また、サイリスタ動作に移行するためのアノード電流の値を小さくすることができる。このため、この半導体装置によると、図１１に示すように、従来のＩＧＢＴトリガ型サイリスタに比べてＩＧＢＴ動作からサイリスタ動作への移行の際のアノード電流−アノード電圧特性の不連続的な変化を小さくすることができる。従って、ＩＧＢＴ動作からサイリスタ動作への移行の際の電圧制御の負担を軽減することができ、スイッチング処理の負担を軽減することができる。図１１に示すように、ＩＧＢＴ動作からサイリスタ動作への移行の際の電流−電圧特性の不連続的な変化をほぼゼロにして、ほぼ連続的な電流−電圧特性を得ることも可能である。
【００５８】
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
【００５９】
（１）例えば上記実施例の半導体装置では、ｐ型ボディ領域と、ｐ−型仮想チャネル領域は別体の領域として形成しているが、これらの領域は一体的に形成してもよい。例えば図１に示すｐ型ボディ領域４２とｐ型仮想チャネル領域３０は繋げて一体的に形成してもよい。
（２）また、第１実施例〜第８実施例の半導体装置（ＩＧＢＴ、ＭＯＳＦＥＴ）では、ｎ型仮想エミッタ領域に加えてｐ−型仮想チャネル領域が形成された例を示したが、ｐ−型仮想チャネル領域は形成されていなくてもよい。
（３）また、第８実施例のＭＯＳＦＥＴ、あるいは第９実施例のＩＧＢＴトリガ型サイリスタに、第２実施例〜第７実施例と同様の構造を適用してもよいのは勿論である。
【００６０】
（４）また、第１実施例〜第７実施例の半導体装置（ＩＧＢＴ）では、ＩＧＢＴ動作に加えて、ｐ＋型コレクタ領域２４、ｎ＋型バッファ領域２６、ｎ−型ドリフト領域２８、ｐ−型仮想チャネル領域３０、ｎ＋型仮想エミッタ領域３２で構成されるｐｎｐｎ構造のサイリスタが従属的に動作するように構成されている。しかし、ｐ−型仮想チャネル領域３０やｎ＋型仮想エミッタ領域３２等の位置、形状、大きさ等を調整することで、ｐ−型仮想チャネル領域３０を備えた構造であっても、上記ｐｎｐｎ構造によるサイリスタが動作せず、実質的にＩＧＢＴ動作のみが行われるように構成してもよい。この場合、ｐ−型仮想チャネル領域３０は、ｎ＋型仮想エミッタ領域３２に電子を引付け易くするための機能を基本的に果たす。
【００６１】
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【図面の簡単な説明】
【図１】第１実施例の半導体装置（ＩＧＢＴ）の断面図を示す。
【図２】第１実施例の半導体装置（ＩＧＢＴ）の電流−電圧特性を示す。
【図３】第２実施例の半導体装置（ＩＧＢＴ）の断面図を示す。
【図４】第３実施例の半導体装置（ＩＧＢＴ）の断面図を示す。
【図５】第４実施例の半導体装置（ＩＧＢＴ）の断面図を示す。
【図６】第５実施例の半導体装置（ＩＧＢＴ）の断面図を示す。
【図７】第６実施例の半導体装置（ＩＧＢＴ）の断面図を示す。
【図８】第７実施例の半導体装置（ＩＧＢＴ）の断面図を示す。
【図９】第８実施例の型半導体装置（ＭＯＳＦＥＴ）の断面図を示す。
【図１０】第９実施例の半導体装置（ＩＧＢＴトリガ型サイリスタ）の断面図を示す。
【図１１】第９実施例の半導体装置（ＩＧＢＴトリガ型サイリスタ）の電流−電圧特性を示す。
【図１２】従来のＩＧＢＴの断面図を示す。
【図１３】従来のＩＧＢＴトリガ型サイリスタの断面図を示す。
【図１４】従来のＩＧＢＴトリガ型サイリスタの電流−電圧特性を示す。
【符号の説明】
２２：コレクタ電極
２４：ｐ＋型コレクタ領域
２６：ｎ＋型バッファ領域
２８：ｎ−型ドリフト領域
３０：ｐ−型仮想チャネル領域
３２：ｎ＋型仮想エミッタ領域
３４：絶縁膜
３６：ゲート電極
３８：ｎ＋型エミッタ領域
４０：エミッタ電極
４２：ｐ型ボディ領域
４４：チャネル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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