(57)【要約】【課題】与えられたクロックのデューティ比を補正してデューティ比５０％のクロックを得る。【解決手段】デューティ比補正回路１０Ａは、クロックＣＫ１を遅延させてクロックＣＫ２を出力する遅延部１１Ａと、クロックＣＫ１，ＣＫ２をそれぞれのゲート入力とするトランジスタ１２，１３およびこれらの共通のドレイン出力である信号ＣＫ３´を反転してクロックＣＫ３を出力するインバータ回路１６からなるクロック出力部１７とを備えている。遅延部１１Ａは、クロックＣＫ１の立ち下り変化がデューティ比５０％のタイミングに現れるようにクロックＣＫ１を遅延させる。トランジスタ１２，１３は、それぞれクロックＣＫ１の立ち上がり変化およびクロックＣＫ２の立ち下がり変化に応じて接地電圧および電源電圧を共通のドレインから出力する（信号ＣＫ３´）。そして、最終的にデューティ比がほぼ５０％にされたクロックＣＫ３が得られる。【選択図】  図１
2004187200.tif 000002
【特許請求の範囲】
【請求項１】
１周期あたりの第１の論理値の期間が第２の論理値の期間よりも短い第１のクロックを入力し、この第１のクロックを遅延させて、前記第２の論理値への変化が、前記第１のクロックの前記第１の論理値への変化時から半周期に相当する時間が経過したタイミングに現れる第２のクロックを出力する遅延部と、
前記第１および第２のクロックに基づいて第３のクロックを出力するクロック出力部とを備え、
前記クロック出力部は、
前記第１のクロックが前記第１の論理値に変化したとき、前記第３のクロックを、前記第１および第２の論理値のいずれか一方である第１の出力論理値に設定する第１の出力部と、
前記第２のクロックが前記第２の論理値に変化したとき、前記第３のクロックを、前記第１および第２の論理値の他方である第２の出力論理値に設定する第２の出力部とを有するものであり、
前記第１のクロックを入力し、これのデューティ比を補正して、前記第３のクロックを出力する
ことを特徴とするデューティ比補正回路。
【請求項２】
請求項１に記載のデューティ比補正回路において、
前記第１のクロックは、分周回路によって生成されたものである
ことを特徴とするデューティ比補正回路。
【請求項３】
請求項１に記載のデューティ比補正回路において、
前記第１の出力部は、ｎチャネル型およびｐチャネル型のいずれか一方のチャネル型であって、かつ、ゲートに前記第１のクロックを入力する第１のトランジスタを有するものであり、
前記第２の出力部は、ｎチャネル型およびｐチャネル型の他方のチャネル型であって、かつ、ゲートに前記第２のクロックを入力するとともに、前記第１のトランジスタとドレイン同士が接続された第２のトランジスタを有するものであり、
前記第３のクロックは、前記第１および第２のトランジスタの共通のドレインから出力される信号に基づいたものである
ことを特徴とするデューティ比補正回路。
【請求項４】
請求項１に記載のデューティ比補正回路において、
前記遅延部は、与えられた信号を通過させる状態にされ、かつ、前記第１のクロックを入力して前記第２のクロックを出力するトランスファーゲートを有するものである
ことを特徴とするデューティ比補正回路。
【請求項５】
請求項４に記載のデューティ比補正回路において、
前記トランスファーゲートは、ゲートとドレインとが接続されたトランジスタを有するものである
ことを特徴とするデューティ比補正回路。
【請求項６】
請求項１に記載のデューティ比補正回路において、
前記遅延部は、ゲートに所定の電圧が与えられ、かつ、ソースまたはドレインに前記第１のクロックを入力してドレインまたはソースから前記第２のクロックを出力するトランジスタを有するものであり、
前記トランジスタのゲートに与えられる前記所定の電圧は、当該トランジスタがｎチャネル型トランジスタにあっては当該トランジスタのゲート閾値以上の電圧である一方、当該トランジスタがｐチャネル型トランジスタにあっては当該トランジスタのゲート閾値以下の電圧である
ことを特徴とするデューティ比補正回路。
【請求項７】
請求項５または６に記載のデューティ比補正回路において、前記第１のクロックは、少なくとも１個のｎチャネル型トランジスタおよび少なくとも１個のｐチャネル型トランジスタで構成されたクロック生成回路によって生成されたものであり、
前記クロック出力部は、少なくとも１個のｎチャネル型トランジスタおよび少なくとも１個のｐチャネル型トランジスタで構成されたものであり、
前記遅延部を構成する前記トランジスタは、前記第３のクロックが前記第１の出力論理値に変化したときに前記クロック生成回路および前記クロック出力部が有する前記第１の出力部においてターンオンするトランジスタと、前記第３のクロックが前記第２の出力論理値に変化したときに前記クロック生成回路および前記クロック出力部が有する前記第２の出力部においてターンオンするトランジスタとで、個数に差異が生じている方のチャネル型のものである
ことを特徴とするデューティ比補正回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、デジタル回路におけるクロックを加工する回路に関するものであり、特に、分周回路などによって生成されたクロックのデューティ比を補正するのに好適な回路技術に関する。
【０００２】
【従来の技術】
デジタル回路において、各部の動作の歩調を合わせるために用いられるクロックのデューティ比を５０％に保つことは非常に重要である。一般に、デューティ比５０％のクロックは分周回路によって生成される。
【０００３】
図７は、一般的な分周回路（２分周回路）の回路構成を示す。同図に示した分周回路１００は、クロックＣＫ０を入力し、これを２分周してクロックＣＫ１を出力する。クロックＣＫ０を２分周することによって、クロックＣＫ１の論理値“Ｈ”の期間および論理値“Ｌ”の期間を、いずれもクロックＣＫ０の１周期の期間とすることができる。これにより、デューティ比がほぼ５０％にされたクロックＣＫ１を得ている（たとえば、非特許文献１参照）。
【０００４】
【非特許文献１】
ウィリアム・ジェイ・ダリィ（Ｗｉｌｌｉａｍ  Ｊ．Ｄａｌｌｙ）ほか著、「デジタル・システムズ・エンジニアリング（Ｄｉｇｉｔａｌ  Ｓｙｓｔｅｍｓ  Ｅｎｇｉｎｅｅｒｉｎｇ）」、（米国）、ケンブリッジ・ユニバーシティ・プレス（Ｃａｍｂｒｉｄｇｅ  Ｕｎｉｖｅｒｓｉｔｙ  Ｐｒｅｓｓ）、１９９８年８月、ｐ．５８１
【０００５】
【発明が解決しようとする課題】
しかし、近年、デジタル回路において非常に高い周波数のクロックが用いられるようになり、分周回路１００を構成する各トランジスタ素子における信号伝播遅延、特にＭＯＳ抵抗による遅延が影響し、デューティ比５０％のクロックを得ることが困難となってきている。以下、この問題点について説明する。
【０００６】
図８は、分周回路１００から出力されるクロックＣＫ１の論理値が変化するときの信号伝播の様子を示す。同図（ａ）は、クロックＣＫ１が立ち上がり変化（“Ｌ”→“Ｈ”）をするときの信号伝播の様子を示す。また、同図（ｂ）は、クロックＣＫ１が立ち下がり変化（“Ｈ”→“Ｌ”）をするときの信号伝播の様子を示す。
【０００７】
分周回路１００のようなダイナミック型の２分周回路では、クロックＣＫ０が立ち上がり変化をするときにクロックＣＫ１の論理値が変化する。そして、クロックＣＫ１が立ち上がり変化をするときの信号伝播遅延は、ｎチャネル型トランジスタ１０１およびｐチャネル型トランジスタ１０２のターンオンに起因するものである。一方、クロックＣＫ１が立ち下がり変化をするときの信号伝播遅延は、ｎチャネル型トランジスタ１０３のターンオンに起因するものである。したがって、クロックＣＫ１が立ち上がり変化をするときは、立ち下がり変化をするときよりも、ｐチャネル型トランジスタ１個分だけ余分に遅延することとなる。
【０００８】
図９は、分周回路１００の入出力であるクロックＣＫ０，ＣＫ１の波形を示す。一定周期で発生するクロックＣＫ０の立ち上がり変化に対するクロックＣＫ１の立ち上がり変化の遅延ｄ１が、立ち下がり変化の遅延ｄ２よりも大きいため、クロックＣＫ１のデューティ比は５０％のタイミングよりも誤差ｄ３だけずれている。この誤差ｄ３は、クロックＣＫ０，ＣＫ１の周波数が比較的低い場合には無視し得るものであるが、周波数が高くなるにつれ無視できなくなる。
【０００９】
上記の問題に鑑み、本発明は、与えられたクロックのデューティ比がほぼ５０％になるように補正を行うデューティ比補正回路の提供を目的とする。
【００１０】
【課題を解決するための手段】
本発明が講じた手段は、デューティ比補正回路として、１周期あたりの第１の論理値の期間が第２の論理値の期間よりも短い第１のクロックを入力し、この第１のクロックを遅延させて、前記第２の論理値への変化が、前記第１のクロックの前記第１の論理値への変化時から半周期に相当する時間が経過したタイミングに現れる第２のクロックを出力する遅延部と、前記第１および第２のクロックに基づいて第３のクロックを出力するクロック出力部とを備え、前記第１のクロックを入力し、これのデューティ比を補正して、前記第３のクロックを出力するものとする。ここで、前記クロック出力部は、前記第１のクロックが前記第１の論理値に変化したとき、前記第３のクロックを、前記第１および第２の論理値のいずれか一方である第１の出力論理値に設定する第１の出力部と、前記第２のクロックが前記第２の論理値に変化したとき、前記第３のクロックを、前記第１および第２の論理値の他方である第２の出力論理値に設定する第２の出力部とを有するものとする。
【００１１】
本発明によると、遅延部によって、第１のクロックが遅延させられ、第２の論理値への変化が、第１のクロックの第１の論理値への変化時（立ち上がりまたは立ち下がり変化時）から半周期に相当する時間が経過したタイミング（つまり、第１のクロックにおけるデューティ比がほぼ５０％のタイミング）に現れる第２のクロックが出力される。そして、クロック出力部における第１の出力部によって、第１のクロックが第１の論理値に変化したとき、第３のクロックが第１の出力論理値に設定される。一方、第２の出力部によって、第２のクロックが第２の論理値に変化したとき、第３のクロックが第２の出力論理値に設定される。すなわち、第１のクロックにおけるディーティ比がほぼ５０％のタイミングに、第３のクロックは第２の出力論理値となる。したがって、本発明によって、与えられた第１のクロックのデューティ比を補正し、デューティ比がほぼ５０％の第３のクロックを得ることができる。
【００１２】
具体的には、本発明のディーティ比補正回路において、前記第１のクロックは、分周回路によって生成されたものとする。
【００１３】
また、具体的には、前記第１の出力部は、ｎチャネル型およびｐチャネル型のいずれか一方のチャネル型であって、かつ、ゲートに前記第１のクロックを入力する第１のトランジスタを有するものとする。また、前記第２の出力部は、ｎチャネル型およびｐチャネル型の他方のチャネル型であって、かつ、ゲートに前記第２のクロックを入力するとともに、前記第１のトランジスタとドレイン同士が接続された第２のトランジスタを有するものとする。そして、前記第３のクロックは、前記第１および第２のトランジスタの共通のドレインから出力される信号に基づいたものとする。
【００１４】
また、具体的には、前記遅延部は、与えられた信号を通過させる状態にされ、かつ、前記第１のクロックを入力して前記第２のクロックを出力するトランスファーゲートを有するものとする。
【００１５】
このように、与えられた信号を通過させる状態にされたトランスファーゲートに第１のクロックを与えることによって、第１のクロックを遅延させることができる。なお、好ましくは、前記トランスファーゲートは、ゲートとドレインとが接続されたトランジスタを有するものとする。
【００１６】
また、具体的に、前記遅延部は、ゲートに所定の電圧が与えられ、かつ、ソースまたはドレインに前記第１のクロックを入力してドレインまたはソースから前記第２のクロックを出力するトランジスタを有するものとする。また、前記トランジスタのゲートに与えられる前記所定の電圧は、当該トランジスタがｎチャネル型トランジスタにあっては当該トランジスタのゲート閾値以上の電圧である一方、当該トランジスタがｐチャネル型トランジスタにあっては当該トランジスタのゲート閾値以下の電圧であるとする。
【００１７】
このように、遅延部にｎチャネル型およびｐチャネル型のいずれか一方のチャネル型のトランジスタを設け、当該トランジスタのソース・ドレイン間に第１のクロックを通すことによって、第１のクロックを遅延させることができる。
【００１８】
さらに好ましくは、前記第１のクロックは、少なくとも１個のｎチャネル型トランジスタおよび少なくとも１個のｐチャネル型トランジスタで構成されたクロック生成回路によって生成されたものとし、前記クロック出力部は、少なくとも１個のｎチャネル型トランジスタおよび少なくとも１個のｐチャネル型トランジスタで構成されたものとする。そして、前記遅延部を構成する前記トランジスタは、前記第３のクロックが前記第１の出力論理値に変化したときに前記クロック生成回路および前記クロック出力部が有する前記第１の出力部においてターンオンするトランジスタと、前記第３のクロックが前記第２の出力論理値に変化したときに前記クロック生成回路および前記クロック出力部が有する前記第２の出力部においてターンオンするトランジスタとで、個数に差異が生じている方のチャネル型のものとする。
【００１９】
これによると、第３のクロックが第１の出力論理値に変化したときにターンオンするｎチャネル型およびｐチャネル型のトランジスタの個数と、第３のクロックが第２の出力論理値に変化したときにターンオンするｎチャネル型およびｐチャネル型のトランジスタの個数とを、それぞれ等しくすることができる。したがって、温度変化などで各トランジスタの特性が変化した場合であっても、得られる第３のクロックのデューティ比をほぼ５０％に保つことができる。
【００２０】
【発明の実施の形態】
本発明の実施の形態について、以下、図面を参照しながら説明する。
【００２１】
（第１の実施形態）
図１は、本発明の第１の実施形態に係るデューティ比補正回路の回路構成を示す。本実施形態のデューティ比補正回路１０Ａは、当該デューティ比補正回路１０Ａに与えられたクロックＣＫ１（本発明の第１のクロックに相当する）を遅延させてクロックＣＫ２（本発明の第２のクロックに相当する）を出力する遅延部１１Ａと、ソースに接地電圧が与えられ、ゲートにクロックＣＫ１が与えられるｎチャネル型トランジスタ１２と、ソースに電源電圧が与えられ、ゲートにクロックＣＫ２が与えられるｐチャネル型トランジスタ１３と、トランジスタ１４，１５から構成され、トランジスタ１２，１３の共通のドレインから出力される信号ＣＫ３´を反転させてクロックＣＫ３（本発明の第３のクロックに相当する）を出力するインバータ回路１６とを備えている。そして、トランジスタ１２〜１５によってクロック出力部１７が構成されている。なお、トランジスタ１２，１４からなる部分は本発明の第１の出力部に相当し、また、トランジスタ１３，１５からなる部分は本発明の第２の出力部に相当する。さらに、ｎチャネル型トランジスタ１２は本発明の第１のトランジスタに相当し、また、ｐチャネル型トランジスタ１３は本発明の第２のトランジスタに相当する。
【００２２】
遅延部１１Ａは、ｎチャネル型トランジスタ１１１およびｐチャネル型トランジスタ１１２からなるトランスファーゲート１１３を有している。トランジスタ１１１，１１２のゲートには、それぞれ電源電圧および接地電圧が与えられており、トランスファーゲート１１３は、与えられた信号を通過させる状態にされている。
【００２３】
上記の通りに構成されたデューティ比補正回路１０Ａの動作について、図２に示したタイミングチャートを参照しながら説明する。なお、デューティ比補正回路１０Ａは、図７に示した分周回路１００の後段に設けられ、分周回路１００が出力する図９に示したクロックＣＫ１を入力するものとして説明する。
【００２４】
クロックＣＫ１が第１の論理値“Ｈ”に変化したとき、トランジスタ１２がターンオンし、信号ＣＫ３´は第２の論理値“Ｌ”（接地電圧）に変化する（図示せず）。そして、信号ＣＫ３´はインバータ回路１６によって反転され、トランジスタ１４から、クロックＣＫ３として、第１の出力論理値“Ｈ”（電源電圧）の信号が出力される。
【００２５】
一方、クロックＣＫ１が第２の論理値“Ｌ”に変化したとき、これに遅延して（図２に示した遅延ｄ３）クロックＣＫ２が第２の論理値“Ｌ”に変化する。これにより、トランジスタ１３がターンオンし、信号ＣＫ３´は第１の論理値“Ｈ”（電源電圧）に変化する。そして、信号ＣＫ３´はインバータ回路１６によって反転され（図示せず）、トランジスタ１５から、クロックＣＫ３として、第２の出力論理値“Ｌ”（接地電圧）の信号が出力される。
【００２６】
クロックＣＫ２の第２の論理値“Ｌ”への変化は、クロックＣＫ１のデューティ比がほぼ５０％のタイミングに現れる。したがって、デューティ比補正回路１０Ａから出力されるクロックＣＫ３のデューティ比はほぼ５０％となる。
【００２７】
上記の動作において、遅延部１１Ａに第２の論理値“Ｌ”のクロックＣＫ１が与えられる直前、すなわち、クロックＣＫ１が第１の論理値“Ｈ”であるとき、ｎチャネル型トランジスタ１１１はターンオフ状態にあり、ｐチャネル型トランジスタ１１２はターンオン状態にある。したがって、クロックＣＫ１が第２の論理値“Ｌ”に変化したとき、クロックＣＫ１の遅延に関して、ｎチャネル型トランジスタ１１１の影響は比較的小さなものであり、主にｐチャネル型トランジスタ１１２のオン抵抗（ＭＯＳ抵抗）が影響を及ぼすことになる。すなわち、遅延部１１Ａは、クロックＣＫ１に対して、実質的にｐチャネル型トランジスタ１個分の伝播遅延を生じさせる。
【００２８】
図３は、デューティ比補正回路１０Ａを図７に示した分周回路１００の後段に設けた場合に、デューティ比補正回路１０Ａから出力されるクロックＣＫ３の論理値が変化するときの信号伝播の様子を示す。同図（ａ）は、クロックＣＫ３が立ち上がり変化（“Ｌ”→“Ｈ”）をするときの信号伝播の様子を示す。また、同図（ｂ）は、クロックＣＫ３が立ち下がり変化（“Ｈ”→“Ｌ”）をするときの信号伝播の様子を示す。
【００２９】
クロックＣＫ３が立ち上がり変化をするとき、分周回路１００におけるトランジスタ１０１，１０２およびデューティ比補正回路１０Ａにおけるトランジスタ１２，１４の合計４個のトランジスタを経由することによる伝播遅延が生じる。一方、クロックＣＫ３が立ち下がり変化をするとき、分周回路１００におけるトランジスタ１０３およびデューティ比補正回路１０Ａにおけるトランジスタ１１２，１３，１５の合計４個のトランジスタを経由することによる伝播遅延が生じる。すなわち、デューティ比補正回路１０Ａを分周回路１００の後段に設けることによって、クロックＣＫ３の立ち上がり変化と立ち下がり変化とで伝播遅延量が等しくされる。このことから、クロックＣＫ３のデューティ比がほぼ５０％となることがわかる。
【００３０】
さらに、図３に示した回路構成によると、クロックＣＫ３の立ち上がり変化と立ち下がり変化とで経由するｎチャネル型およびｐチャネル型のトランジスタの個数がそれぞれ等しくされている。これにより、温度変化などで分周回路１００およびデューティ比補正回路１０Ａを構成する各トランジスタの特性が変化した場合であっても、クロックＣＫ３の立ち上がり変化および立ち下がり変化への影響が同程度となり、得られる第３のクロックのデューティ比をほぼ５０％に保つことができる。
【００３１】
以上、本実施形態によると、デューティ比が５０％からずれたクロックＣＫ１について、遅延部１１Ａにおけるｐチャネル型トランジスタ１１２のオン抵抗による伝播遅延によってこの「ずれ」を補償し、デューティ比がほぼ５０％にされたクロックＣＫ３を得ることができる。また、温度変化などでトランジスタの特性が変化しても、その変化に影響されることなく、クロックＣＫ３のデューティ比をほぼ５０％に保つことができる。
【００３２】
なお、デューティ比補正回路１０Ａの入力を生成する回路を分周回路１００としたが、本発明はこれに限定されるものではない。デューティ比補正回路１０Ａが入力とするクロックＣＫ１を生成する回路は、クロックを生成する一般的なクロック生成回路であってもよい。
【００３３】
また、クロックＣＫ１にはｐチャネル型トランジスタ１個分のデューティ比の「ずれ」が生じているものとしたが、複数個分の「ずれ」が生じていてもよい。その場合、遅延部１１Ａによる伝播遅延の量が多くなるように、遅延部１１Ａを構成すればよい。
【００３４】
また、遅延部１１Ａはｐチャネル型トランジスタ１３の側に設けられたものとしたが、ｎチャネル型トランジスタ１２の側に設けてもよい。
【００３５】
また、インバータ回路１６は省略することが可能である。これを省略した場合であっても、クロックＣＫ３の立ち上がり変化と立ち下がり変化とで伝播遅延量を等しくすることができ、本発明が奏する効果に何ら相違はない。
【００３６】
また、上記説明では、第１および第２の論理値をそれぞれ“Ｈ”および“Ｌ”としたが、これを逆にした場合であっても、上記説明におけるトランジスタの極性を逆にすることにより、上記と同様の効果を奏するディーティ比補正回路を構成することが可能である。
【００３７】
（第２の実施形態）
図４は、本発明の第２の実施形態に係るデューティ比補正回路の回路構成を示す。本実施形態のデューティ比補正回路１０Ｂは、第１の実施形態に係るデューティ比補正回路１０Ａにおける遅延部１１Ａをこれとは構成の異なる遅延部１１Ｂに置き換えた回路構成をしている。また、デューティ比補正回路１０Ａにおけるインバータ回路１６を省略したクロック出力部１８を備え、図１に示した信号ＣＫ３´をクロックＣＫ３として出力する。なお、図４において、図１に示した構成要素と同様のものについてはこれと同一の符号を付し、説明を省略する。以下、遅延部１１Ｂについてのみ説明する。
【００３８】
遅延部１１Ｂは、ｎチャネル型トランジスタ１１１およびｐチャネル型トランジスタ１１２からなるトランスファーゲート１１３を有している。トランジスタ１１１のゲートには電源電圧が与えられている。一方、トランジスタ１１２のゲートとドレインとは接続されている。これにより、クロックＣＫ１を遅延させるときに、トランジスタ１１２のゲート容量による伝播遅延を加えることができる。
【００３９】
以上、本実施形態によると、ｐチャネル型トランジスタ１１２のオン抵抗に加えてゲート容量による伝播遅延によって、クロックＣＫ１のデューティ比５０％からの「ずれ」を補償することができる。これにより、クロックＣＫ１についてｐチャネル型トランジスタ１個分の「ずれ」を、さらに正確に補償することができる。
【００４０】
なお、ｐチャネル型トランジスタ１１２ではなく、ｎチャネル型トランジスタ１１１のゲートとドレインとを接続するようにしてもよい。
【００４１】
また、遅延部１１Ｂはｐチャネル型トランジスタ１３の側に設けられたものとしたが、ｎチャネル型トランジスタ１２の側に設けてもよい。
【００４２】
（第３の実施形態）
図５は、本発明の第３の実施形態に係るデューティ比補正回路の回路構成を示す。本実施形態のデューティ比補正回路１０Ｃは、第２の実施形態に係るデューティ比補正回路１０Ｂにおける遅延部１１Ｂをこれとは構成の異なる遅延部１１Ｃに置き換えた回路構成をしている。なお、図５において、図４に示した構成要素と同様のものについてはこれと同一の符号を付し、説明を省略する。以下、遅延部１１Ｃについてのみ説明する。
【００４３】
遅延部１１Ｃは、ｐチャネル型トランジスタ１１２を有している。トランジスタ１１２のゲートには、当該トランジスタ１１２のゲート閾値電圧Ｖｔｈが与えられている。ここで、トランジスタ１１２はｐチャネル型トランジスタであるため、接地電圧よりも低い電圧が与えられている。このように、トランジスタ１１２のゲートにゲート閾値電圧Ｖｔｈを与えることにより、トランスファーゲートを設けることなく、ソースまたはドレインに与えられるクロックＣＫ１の論理値に応じて、トランジスタ１１２のスイッチング動作が可能となる。
【００４４】
以上、本実施形態によると、ｐチャネル型トランジスタ１１２のみによる伝播遅延によって、クロックＣＫ１のデューティ比５０％からの「ずれ」を補償することができる。これにより、クロックＣＫ１についてｐチャネル型トランジスタ１個分の「ずれ」を、さらに正確に補償することができる。
【００４５】
なお、トランジスタ１１２のゲートに与える電圧は、ゲート閾値電圧Ｖｔｈよりも大きな電圧、すなわち、上記説明よりもさらに低い電圧であってもよい。
【００４６】
また、遅延部１１Ｃは、ｐチャネル型トランジスタ１１２に代えて、ｎチャネル型トランジスタを有するものでもよい。この場合、ｎチャネル型トランジスタのゲートには、当該トランジスタのゲート閾値電圧以上の電圧を与えればよい。
【００４７】
また、遅延部１１Ｃをｎチャネル型トランジスタ１２の側に設けるようにしてもよい。
【００４８】
（第４の実施形態）
第１から第３の実施形態に係るデューティ比補正回路１０Ａ，１０Ｂ，１０Ｃは、基本的には、トランジスタ１２，１３からなるインバータ回路（一入力回路）に遅延部１１Ａ，１１Ｂ，１１Ｃを挿入した構成となっている。しかし、本発明はこれに限定されるものではなく、多入力の回路を基礎として実現可能である。そこで、多入力の回路として２入力ＮＡＮＤ回路を基礎に構成したデューティ比補正回路についての例を示す。
【００４９】
図６は、本発明の第４の実施形態に係るデューティ比補正回路の回路構成を示す。本実施形態のデューティ比補正回路１０Ｄは、ｎチャネル型トランジスタ１２ａ，１２ｂおよびｐチャネル型トランジスタ１３ａ，１３ｂからなる２入力ＮＡＮＤ回路（クロック出力部１９）において、遅延部１１ａ，１１ｂを、ｐチャネル型トランジスタ１３ａ，１３ｂの側にそれぞれ設けた構成をしており、２つの入力端子に共通のクロックＣＫ１を入力する。なお、遅延部１１ａ，１１ｂは、第１から第３の実施形態で説明した遅延部１１Ａ，１１Ｂ，１１Ｃのいずれであってもよい。上記の通りに構成されたデューティ比補正回路１０Ｄは、第１から第３の実施形態に係るデューティ比補正回路１０Ａ，１０Ｂ，１０Ｃと同様に、入力とするクロックＣＫ１のデューティ比５０％からの「ずれ」を補償して、デューティ比がほぼ５０％にされたクロックＣＫ３を出力する。
【００５０】
なお、上記説明において、遅延部１１ａ，１１ｂはｐチャネル型トランジスタ１３ａ，１３ｂの側に設けられたものとしたが、ｎチャネル型トランジスタ１２ａ，１２ｂの側に設けてもよい。
【００５１】
【発明の効果】
以上説明したように、本発明によると、分周回路などによって生成されるクロックのデューティ比５０％からの「ずれ」を補償して、従来、分周回路だけでは生成が困難であったデューティ比５０％の高周波数クロックを得ることができる。近年、デジタル回路において非常に高い周波数のクロックが用いられるようになってきた状況を鑑みるに、本発明によって得られる効果は極めて大きなものである。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るデューティ比補正回路の回路図である。
【図２】図１に示したデューティ比補正回路のタイミングチャートである。
【図３】図１に示したデューティ比補正回路を分周回路の後段に設けた場合の信号伝播の様子を示す図である。
【図４】本発明の第２の実施形態に係るデューティ比補正回路の回路図である。
【図５】本発明の第３の実施形態に係るデューティ比補正回路の回路図である。
【図６】本発明の第４の実施形態に係るデューティ比補正回路の回路図である。
【図７】一般的な分周回路の回路図である。
【図８】図７に示した分周回路における信号伝播の様子を示す図である。
【図９】図７に示した分周回路の入力クロックおよび出力クロックの波形図である。
【符号の説明】
１０Ａ，１０Ｂ，１０Ｃ，１０Ｄ，１０Ｅ  デューティ比補正回路
１１Ａ，１１Ｂ，１１Ｃ，１１ａ，１１ｂ  遅延部
１２，１２ａ，１２ｂ  ｎチャネル型トランジスタ（第１のトランジスタ、第１の出力部）
１３，１３ａ，１３ｂ  ｐチャネル型トランジスタ（第２のトランジスタ、第２の出力部）
１４  ｐチャネル型トランジスタ（第１の出力部）
１５  ｎチャネル型トランジスタ（第２の出力部）
１７，１８，１９  クロック出力部
１１２  ｐチャネル型トランジスタ（トランジスタ）
１１３  トランスファーゲート
１００  分周回路（クロック生成回路）
ＣＫ１  クロック（第１のクロック）
ＣＫ２  クロック（第２のクロック）
ＣＫ３  クロック（第３のクロック）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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