(57)【要約】【課題】寄生バイポーラトランジスタ・アクションを抑止し、高耐圧ＭＯＳトランジスタの動作耐圧の向上を図る。【解決手段】Ｎ＋型のソース層１３の下の領域Ｐ＋型の埋め込み層７が配置される。このＰ＋型の埋め込み層７はＮ＋型のソース層１２の下の領域を低抗抗化する。このため、Ｎ型の第１ドレイン層４の端部で生成された正孔は、このＰ＋型の埋め込み層７及びＮ＋型のソース層に隣接するボディ層３の表面に形成されたＰ＋型層１２によってすみやかに吸収され、ソース電極１６を通って高耐圧トランジスタの外部に放出される。すると、ボディ層３の電位の上昇が抑制されるため、寄生ＮＰＮ型バイポーラトランジスタがオンしにくくなる。【選択図】図９
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【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、この半導体基板の表面に設けられた第２導電型のウエル領域と、この第２導電型のウエル領域に表面に設けられた第１導電型のボディ層と、このボディ層の表面に配置されたゲート絶縁膜と、このゲート絶縁膜上に配置されたゲート電極と、このゲート電極の一方の端に隣接し、前記ボディ層の表面に配置された第２導電型のソース層と、前記ソース層の下の領域に配置された前記ボディ層よりも高濃度の第１導電型の埋め込み層と、前記ウエル領域の表面領域及びボディ層の表面に部分的に重畳する領域に配置された第２導電型の第１ドレイン層と、前記ゲート電極の他方の端から離間して、前記第１ドレイン層の表面に配置された第２導電型の第２ドレイン層と、を具備することを特徴とする半導体装置。
【請求項２】
前記第１ドレイン層の表面に前記ゲート絶縁膜よりも厚い絶縁膜が配置され、前記ゲート電極はこの厚い絶縁膜の一部上に延在することを特徴とする請求項１記載の半導体装置。
【請求項３】
第１導電型の半導体基板の表面に第１導電型のボディ層と、このボディ層に部分的に重畳する第２導電型のドレイン層を形成する工程と、
前記ボディ層に前記ボディ層よりも高濃度の第１導電型の埋め込み層をイオン注入により形成する工程と、
前記ボディ層の表面にゲート絶縁膜を形成する工程と、
このゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極の一端に隣接して前記ボディ層の表面に第１導電型のボディ層電位固定層をイオン注入により形成する工程と、
前記ボディ層電位固定層に隣接してソース電極を形成すると共に、前記ゲート電極から離れた前記半導体基板の表面に第２導電型の第２ドレイン層をイオン注入により形成する工程とを具備することを特徴とする半導体装置の製造方法。
【請求項４】
第１導電型の半導体基板の表面に第１導電型のボディ層と、このボディ層に部分的に重畳する第２導電型のドレイン層を形成する工程と、
前記ボディ層にこのボディ層よりも高濃度の第１導電型の埋め込み層をイオン注入により形成する工程と、
前記ボディ層の表面にフィールド酸化膜を形成する工程と、
前記フィールド酸化膜を部分的にエッチングした領域にゲート絶縁膜を形成する工程と、
このゲート絶縁膜及び前記フィールド酸化膜の一部上に延在するゲート電極を形成する工程と、
前記ゲート電極の一端に隣接して前記ボディ層の表面に第１導電型のボディ層電位固定層をイオン注入により形成する工程と、
前記ボディ層電位固定層に隣接してソース電極を形成すると共に、前記ゲート電極から離れた前記半導体基板の表面に第２導電型の第２ドレイン層をイオン注入により形成する工程とを具備することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路に内蔵される、ＤＭＯＳ（Ｄｉｆｆｕｓｅｄ　ＭＯＳ）タイプの高耐圧トランジスタに関する。
【０００２】
【従来の技術】
高耐圧ＭＯＳトランジスタは、高いソースドレイン耐圧（ＢＶＤＳ）、あるいは高いゲート耐圧を有しており、ＬＣＤドライバー、ＥＬドライバーや電源回路等に応用されている。
【０００３】
図１１は従来例に係るＤＭＯＳタイプのＮチャネル型の高耐圧トランジスタの構造を示す断面図である。
【０００４】
Ｐ型のシリコン基板１００の表面に、Ｎ型のウエル領域１０１が形成され、このウエル領域１０１の表面にＰ型のボディ領域１０２の表面に、ゲート酸化膜１０３、厚いフィールド酸化膜１０４Ａ，１０４Ｂが形成されている。そして、ゲート酸化膜１０３から隣接するフィールド酸化膜１０４Ａの一部上に延在するゲート電極１０５が形成されている。
【０００５】
ゲート電極１０５の一方の端に隣接し、ボディ層１０２の表面にＮ＋型のソース層１０６が形成されている。また、Ｎ＋型のソース層１０６に隣接して、ボディ層１０２の電位固定用のＰ＋層１０７が形成されている。
【０００６】
更に、ウエル領域１０１の表面領域及びボディ層１０２の表面に部分的に重畳する領域にＮ型の第１ドレイン層１０８が形成されている。また、ゲート電極１０５の他方の端から離間して、Ｎ型の第１ドレイン層１０８の表面に配置されたＮ＋型の第２ドレイン層１０９が形成されている。
【０００７】
上記の高耐圧ＭＯＳトランジスタ構造によれば、第２ドレイン層１０９に高電圧を印加した場合に、Ｎ型のウエル領域１０１及びボディ層１０２に空乏層が広がり、ドレイン電界が緩和されるため、高いソースドレイン耐圧を得ることができる。また、Ｎ型の第１ドレイン層１０８を設けているので、トランジスタのオン抵抗を下げることができる。また、ゲート電極１０５はゲート酸化膜１０３から隣接するフィールド酸化膜１０４Ａの一部上に延在しているため、ゲート酸化膜１０３の破壊にも強い構造を有している。
【０００８】
【発明が解決しようとする課題】
しかしながら、上述した従来の高耐圧トランジスタは、動作耐圧が低いという問題があった。ここで、動作耐圧は、高耐圧トランジスタがオンであり、チャネル電流が流れている状態でのソースドレイン間耐圧をいう。
【０００９】
【課題を解決するための手段】
その原因については本発明者の検討によれば以下の通りである。図１１において、Ｎ＋型の第２ドレイン層１０９にドレイン電圧を印加し、かつゲート電極１０５にしきい値電圧以上のゲート電圧を印加すると、Ｎ＋型のソース層１０６とＮ型の第１ドレイン層１０８との間のチャネル領域ＣＨに、チャネル電流（電子電流）が流れる。ドレイン電圧が高くなると、Ｎ型の第１ドレイン層１０８の端での電界が強くなり、インパクトイオン化により、電子−正孔対が生成される。Ｎ型の第１ドレイン層１０８の端で生成された正孔はボディ層１０２中に放出されドリフト電流となる。すると、ボディ層１０２の電位が上昇する。
【００１０】
一方、図１１に示すように、寄生ＮＰＮ型バイポーラトランジスタが形成される。この寄生ＮＰＮ型バイポーラトランジスタのエミッタはＮ＋型のソース層１０６であり、ベースはＰ型のボディ層１０２であり、コレクタはＮ型のウエル領域１０１である。
【００１１】
Ｎ型の第１ドレイン層１０８の端で生成された正孔がボディ層１０２中に放出され、ボディ層１０２の電位が上昇すると、寄生ＮＰＮ型バイポーラトランジスタのベース電位が上昇する。従来、Ｎ＋型ソース層１０６に隣接して、ボディ層１０２の電位固定用のＰ＋層１０７が形成されているが、これではボディ層１０２の電位を固定するのには不充分であり、寄生ＮＰＮ型バイポーラトランジスタがオンしてしまう。
【００１２】
すると、Ｎ＋型の第２ドレイン層１０９とＮ＋型ソース層１０６との間に大きな寄生電流が流れる。そのため、高耐圧トランジスタの動作耐圧が低くなる。
【００１３】
そこで、本発明は、図９に示すように、Ｎ＋型のソース層１２の下の領域に、高耐圧トランジスタ内部で生成された正孔を吸収するためのＰ＋型の埋め込み層７を配置したものである。Ｐ＋型の埋め込み層７はＮ＋型のソース層１３の下の領域を低抗抗化する。
【００１４】
このため、高耐圧トランジスタ内部で生成された正孔は、このＰ＋型埋め込み層７及びＮ＋型ソース層に隣接するボディ層３の表面に形成されたＰ＋型層１２を通してすみやかに吸収され、高耐圧トランジスタの外部に放出される。すると、ボディ層３の電位の上昇が抑制されるため、寄生ＮＰＮ型バイポーラトランジスタがオンしにくくなる。これにより、高耐圧トランジスタの動作耐圧が向上する。
【００１５】
【発明の実施の形態】
次に、本発明の第１の実施形態による半導体装置及びその製造方法について図面を参照しながら説明する。
【００１６】
まず、図１に示すように、Ｐ型シリコン基板１の表面にイオン注入・熱拡散によりＮ型ウエル領域２を形成する。ここで、イオン注入は、例えばリン（３１Ｐ＋）を加速エネルギー１４０〜１６０ＫｅＶ、ｄｏｓｅ量５×１０１２／ｃｍ２の条件で行う。その後、１２００℃で１５時間程度の熱拡散を行う。
【００１７】
次に、図２に示すように、Ｐ型ボディ層３、Ｎ型の第１ドレイン層４を形成する。このＮ型の第１ドレイン層４は、Ｐ型ボディ層３の表面に部分的に重畳されている。ここで、Ｐ型ボディ層３形成のためのイオン注入は、不図示のフォトレジスト層をマスクとして、例えばボロン（１１Ｂ＋）を加速エネルギー８０ＫｅＶ、ｄｏｓｅ量１．５×１０１３／ｃｍ２の条件で行う。また、Ｎ型の第１ドレイン層４形成のためのイオン注入は、不図示のフォトレジスト層をマスクとして、例えば砒素（７５Ａｓ＋）を加速エネルギー１６０ＫｅＶ、ｄｏｓｅ量２×１０１２／ｃｍ２、続いてリン（３１Ｐ＋）を加速エネルギー１００ＫｅＶ、ｄｏｓｅ量１×１０１２／ｃｍ２、条件で行う。上記のイオン注入後、１１００℃で４時間程度の熱拡散を行う。
【００１８】
次に、図３に示すように、フォトレジスト層５をマスクとして、Ｐ型ボディ層３に２回目のイオン注入を行う。これは、Ｐ型ボディ層３のチャネル領域ＣＨの濃度を高くして、高耐圧トランジスタのショートチャネル効果を防止するためである。このイオン注入は、例えば、ボロン（１１Ｂ＋）を加速エネルギー１２０ＫｅＶ、ｄｏｓｅ量２×１０１３／ｃｍ２〜３×１０１３／ｃｍ２の条件で行う。
【００１９】
次に、図４に示すように、フォトレジスト層６をマスクとして、Ｐ型ボディ層３にイオン注入を行い、Ｐ型ボディ層３の表面から深い領域にＰ＋型埋め込み領域７を形成する。このイオン注入は、例えば、ボロン（１１Ｂ＋）を加速エネルギー１００ＫｅＶ〜１５０ＫｅＶ、ｄｏｓｅ量１×１０１４／ｃｍ２の条件で行う。このイオン注入は、後に形成するフィールド酸化膜下のチャネルストッパー領域形成用のイオン注入工程と兼用することができる。
【００２０】
次に、図５に示すように、ＬＯＣＯＳ（Ｌｏｃａｌ　Ｏｘｉｄａｔｉｏｎ　Ｏｆ　Ｓｉｌｉｃｏｎ）法を用いて、フィールド酸化膜８Ａ，８Ｂを形成する。フィールド酸化膜は一般には素子分離用に形成されるが、この半導体装置では高耐圧トランジスタの耐圧を向上するために利用している。その膜厚は目標耐圧によって異なるが、３００ｎｍ〜１１００ｎｍ程度である。この工程で、Ｐ＋型埋め込み領域７はＰ型ボディ層３の中でより広い領域に拡散される。
【００２１】
次に、図６に示すように、フィールド酸化膜８Ａの所定領域を部分的にエッチングして、Ｐ型ボディ層３の表面を露出し、熱酸化することによりゲート酸化膜９を形成する。その膜厚はトランジスタのゲート耐圧の目標耐圧によって異なるが、１５ｎｍ〜２５０ｎｍ程度である。フィールド酸化膜８Ａ，８Ｂは、ゲート酸化膜９よりも相当厚い膜厚を有している。そして、前面にポリシリコン層をＬＰＣＶＤ法を用いて堆積し、このポリシリコン層を選択的にエッチングすることにより、ゲート電極１０を形成する。このゲート電極１０の一端はＰ＋型埋め込み領域７の端の近傍に配置する。また、ゲート電極１０の他端は、ゲート酸化膜９上からフィールド酸化膜８Ａの一部上に延在するように形成する。
【００２２】
次に、図７に示すように、Ｎ＋型の第２ドレイン層の形成予定領域をマスクするフォトレジスト層１１を形成し、イオン注入を行い、Ｐ＋型埋め込み層７の表面に重畳して、Ｐ＋層１２を形成する。このＰ＋層１２は後述するようにＰ＋型埋め込み層７と協同して、Ｐ型ボディ層３の電位を固定する役割を果たす。
【００２３】
このイオン注入は、Ｐチャネルトランジスタのソースドレイン形成用のイオン注入を兼用することができ、例えばボロン（１１Ｂ＋）を加速エネルギー３０ＫｅＶ、ｄｏｓｅ量２×１０１５／ｃｍ２程度の条件で打ち込む。
【００２４】
次に、図８に示すように、イオン注入により、Ｎ＋型ソース層１２、Ｎ＋型の第２ドレイン層１４を形成する。Ｎ＋型ソース層１２は、フォトレジスト層１５がマスクとなり、ゲート電極１０の一端に整合すると共に、Ｐ＋層１２に隣接して形成される。そして、Ｎ＋型ソース層１２の下の領域にはＰ＋型埋め込み層７が配置されることになる。また、Ｎ＋型の第２ドレイン層１４は、フィールド酸化膜８Ａ，８Ｂの間の、Ｎ型の第１ドレイン層の表面に形成される。
【００２５】
このイオン注入は、例えば、リン（３１Ｐ＋）をｄｏｓｅ量１×１０１４／ｃｍ２、加速エネルギー７０ＫｅＶの条件で打ち込み、更に、砒素（７５Ａｓ＋）をｄｏｓｅ量６×１０１５／ｃｍ２、加速エネルギー８０ＫｅＶの条件で打ち込む。
【００２６】
そして、図９に示すように、層間絶縁膜としてＢＰＳＧ膜１６をＣＶＤ法により堆積する。その後、Ｐ＋層１２及びＮ＋型ソース層１３の境界領域上、及びＮ＋型の第２ドレイン層１４上にコンタクトホールを形成し、ソース電極１７、ドレイン電極１８を形成する。
【００２７】
このようにして完成した半導体装置によれば、Ｎ＋型ソース層１３の下の領域Ｐ＋型埋め込み層７が配置される。このＰ＋型埋め込み層７はＮ＋型のソース層１２の下の領域を低抗抗化する。このため、Ｎ型の第１ドレイン層４の端部で生成された正孔は、このＰ＋型の埋め込み層７及びＮ＋型のソース層に隣接するボディ層３の表面に形成されたＰ＋型層１２によってすみやかに吸収され、ソース電極１６を通って高耐圧トランジスタの外部に放出される。すると、ボディ層３の電位の上昇が抑制されるため、寄生ＮＰＮ型バイポーラトランジスタがオンしにくくなる。これにより、高耐圧トランジスタの動作耐圧が向上する。
【００２８】
図１０は、上述した高耐圧トランジスタの動作耐圧とＰ＋型の埋め込み層７形成用のイオン注入のボロンｄｏｓｅ量との関係を示す図である。この図から明らかなように、ボロンｄｏｓｅ量が増加すると共に、動作耐圧が向上している。
【００２９】
なお、上記実施形態では、Ｎチャネル型ＭＯＳトランジスタについて説明したが、本発明はＰチャネル型ＭＯＳトランジスタについても同様に適用することができる。
【００３０】
【発明の効果】
本発明によれば、Ｎ＋型ソース層１３の下の領域Ｐ＋型埋め込み層７が配置されているので、Ｎ型の第１ドレイン層４の端部で生成された正孔は、このＰ＋型の埋め込み層７に吸収され、外部に放出される。これにより、寄生バイポーラトランジスタ・アクションを防止し、高耐圧トランジスタの動作耐圧を向上することが可能になる。
【図面の簡単な説明】
【図１】本発明の実施形態による半導体装置及びその製造方法を示す断面図である。
【図２】本発明の実施形態による半導体装置及びその製造方法を示す断面図である。
【図３】本発明の実施形態による半導体装置及びその製造方法を示す断面図である。
【図４】本発明の実施形態による半導体装置及びその製造方法を示す断面図である。
【図５】本発明の実施形態による半導体装置及びその製造方法を示す断面図である。
【図６】本発明の実施形態による半導体装置及びその製造方法を示す断面図である。
【図７】本発明の実施形態による半導体装置及びその製造方法を示す断面図である。
【図８】本発明の実施形態による半導体装置及びその製造方法を示す断面図である。
【図９】本発明の実施形態による半導体装置及びその製造方法を示す断面図である。
【図１０】本発明の実施形態による高耐圧トランジスタの動作耐圧とＰ＋型の埋め込み層７形成用のイオン注入ｄｏｓｅ量の関係を示す図である。
【図１１】従来例に係る半導体装置を示す断面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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