(57)【要約】【課題】メモリセルアレイの面積を縮小しながら、リファレンス電位の変動に起因する読み出しマージンの減少を抑制することが可能なメモリ装置を提供する。【解決手段】このメモリ装置は、ヒステリシス特性を有する強誘電体キャパシタ１２と、データの読み出し時に、強誘電体キャパシタ１２に１回目と２回目とで異なる方向にバイアス電圧を印加し、１回目の読み出しデータと２回目の読み出しデータとを比較することにより読み出しデータを確定するリードアンプ７とを備えている。【選択図】図２
2004178734.tif 000002
【特許請求の範囲】
【請求項１】
ヒステリシス特性を有する容量手段と、
データの読み出し時に、前記容量手段に１回目と２回目とで異なる方向にバイアス電圧を印加し、１回目の読み出しデータと２回目の読み出しデータとを比較することにより読み出しデータを確定する読み出し回路とを備えた、メモリ装置。
【請求項２】
前記ヒステリシス特性を有する容量手段は、強誘電体キャパシタを含む、請求項１に記載のメモリ装置。
【請求項３】
前記読み出し回路は、リファレンス電位を生成するための抵抗分割回路を含む、請求項１または２に記載のメモリ装置。
【請求項４】
前記データの読み出し時に、前記容量手段に印加される１回目のバイアス電圧および２回目のバイアス電圧は、互いに正負が逆で、かつ、実質的に等しい絶対値を有する電圧である、請求項１〜３のいずれか１項に記載のメモリ装置。
【請求項５】
前記容量手段のヒステリシスカーブは、原点に対して実質的に対称である、請求項１〜４のいずれか１項に記載のメモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、メモリ装置に関し、特に、ヒステリシス特性を有する容量手段を備えたメモリ装置に関する。
【０００２】
【従来の技術】
近年、ヒステリシス特性を有する容量手段を備える不揮発性メモリの１つとして、強誘電体メモリが知られている。また、その強誘電体メモリの中で、１つの強誘電体キャパシタのみからメモリセルが構成される単純マトリックス方式（クロスポイント型）の強誘電体メモリが提案されている（たとえば、特許文献１参照）。
【０００３】
図６は、従来のクロスポイント型の強誘電体メモリのメモリセルアレイの構成および書き込み時の印加電圧を説明するための概略図である。また、図７は、図６に示した従来の強誘電体メモリの動作原理を説明するためのヒステリシス図である。
【０００４】
まず、図６を参照して、従来のクロスポイント型の強誘電体メモリについて説明する。従来のクロスポイント型の強誘電体メモリのメモリセル１０１は、図６に示すように、ワード線ＷＬ（ＷＬ１、ＷＬ２、ＷＬ３）と、ビット線ＢＬ（ＢＬ１、ＢＬ２、ＢＬ３）と、ワード線ＷＬとビット線ＢＬとの交点に位置する強誘電体キャパシタ１０２とから構成されている。強誘電体キャパシタ１０２の一端は、ワード線ＷＬに接続されており、強誘電体キャパシタ１０２の他端は、ビット線ＢＬに接続されている。このようなクロスポイント型の強誘電体メモリでは、強誘電体キャパシタ１０２のみによってメモリセル１０１が構成されており、選択トランジスタが存在しないため、メモリセルの高密度化が可能である。
【０００５】
次に、図６および図７を参照して、従来のクロスポイント型の強誘電体メモリの動作を説明する。まず、書き込み動作としては、スタンバイ状態では、強誘電体キャパシタ１０２の両端は同一電位となっている。データ「０」を書き込む場合には、図６に示すように、選択セルが繋がるワード線ＷＬ２にＶｃｃを印加するとともに、選択セルが繋がるビット線ＢＬ２に０Ｖを印加する。これにより、選択セルの強誘電体キャパシタ１０２には、Ｖｃｃの電圧が印加される。このため、初期状態にかかわらず、図７に示すＡ点に移る。その後、強誘電体キャパシタ１０２の両端を同一電位にすると、図７に示す「０」に遷移する。また、データ「１」を書き込む場合には、図６に示すように、選択セルが繋がるワード線ＷＬ２に０Ｖを印加するとともに、選択セルが繋がるビット線ＢＬ２にＶｃｃを印加する。これにより、強誘電体キャパシタ１０２には、−Ｖｃｃの電圧が印加される。このため、図７のＢ点に移る。この後、強誘電体キャパシタ１０２の両端を同一電位にすると、図７に示す「１」に遷移する。
【０００６】
また、読み出し動作としては、まず、ビット線ＢＬ２を０Ｖにプリチャージする。次に、ワード線ＷＬ２をＶｃｃに立ち上げる。この電圧Ｖｃｃは、強誘電体キャパシタ１０２の容量をＣＦＥ、ビット線ＢＬの寄生容量をＣＢＬとすると、ＣＦＥとＣＢＬとで容量分割される。強誘電体キャパシタ１０２の容量ＣＦＥは、図７に示すように、保持されているデータによって、Ｃ０またはＣ１として近似することができる。そのため、ビット線ＢＬの電位は、以下の式（１）および式（２）によって表される。
【０００７】
Ｖ０＝｛Ｃ０／（Ｃ０＋ＣＢＬ）｝×Ｖｃｃ      ・・・（１）
Ｖ１＝｛Ｃ１／（Ｃ１＋ＣＢＬ）｝×Ｖｃｃ      ・・・（２）
上記式（１）は、データ「０」が保持されている時のビット線ＢＬの電位Ｖ０を示しており、上記式（２）は、データ「１」が保持されている時のビット線ＢＬの電位Ｖ１を示している。
【０００８】
上記式（１）のビット線電位Ｖ０と上記式（２）によるビット線電位Ｖ１との電位差をリードアンプによって判別することによりデータの読み出しを行う。すなわち、リファレンスビット線およびそれに繋がるリファレンスセルを設けるとともに、そのリファレンスセルを用いて、リファレンス電位Ｖｒｅｆを、データ「０」が保持されている時のビット線ＢＬの電位Ｖ０と、データ「１」が保持されている時のビット線ＢＬの電位Ｖ１との中間の電位（Ｖｒｅｆ＝（Ｖ０＋Ｖ１）／２）になるように設定する。そして、このリファレンス電位Ｖｒｅｆと選択されたビット線電位とをコンパレータを用いて比較することによって、データを確定する。
【０００９】
なお、従来では、非選択ワード線、および、非選択ビット線に、１／３Ｖｃｃおよび２／３Ｖｃｃのような電位を印加することによって、非選択セルには最大１／３Ｖｃｃの電位しかかからないように制御している。これにより、非選択セルの分極量が減少してデータが消えてしまういわゆるディスターブ現象を最小限にしている。
【００１０】
また、従来のデータの読み出し時には、メモリセルのデータは破壊されるので、データの読み出し後に、読み出しデータに応じた書き込み動作（リストア）を行う。
【００１１】
【特許文献１】
特許第２７８８２６５号公報
【発明が解決しようとする課題】
上記した従来のクロスポイント型の強誘電体メモリでは、選択トランジスタが存在しない分、ビット線ＢＬを共有している非選択セルの容量ＣＦＥがＣＢＬに入ってくるため、ビット線の寄生容量ＣＢＬが大きくなる。このため、上記式（１）および式（２）から、データ「０」が保持されている時のビット線ＢＬの電位Ｖ０と、データ「１」が保持されている時のビット線ＢＬの電位Ｖ１とが小さくなるので、以下の式（３）および式（４）で示される読み出しマージンが小さくなるという不都合がある。
【００１２】
｜Ｖｒｅｆ−Ｖ０｜      ・・・（３）
｜Ｖｒｅｆ−Ｖ１｜      ・・・（４）
また、強誘電体キャパシタの製造ばらつきや、書き込みおよび読み出し動作の繰り返しによる疲労などに起因する分極電荷量の変化によって、Ｖ０およびＶ１が設計値からずれるため、リファレンス電位が設計値からずれる。このため、読み出しマージンが減少するという不都合もある。たとえば、選択セルのビット線電位がＶ０（ｓｅｌ）＝２Ｖ、Ｖ１（ｓｅｌ）＝１Ｖである場合、理想的なリファレンス電位Ｖｒｅｆ（ｉｄｅａｌ）は、以下の式（５）により表される。
【００１３】
Ｖｒｅｆ（ｉｄｅａｌ）＝（Ｖ０＋Ｖ１）／２＝１．５Ｖ      ・・・（５）
この時の読み出しマージンは、２Ｖ−１．５Ｖ＝０．５Ｖと、１．５Ｖ−１．０Ｖ＝０．５Ｖとである。
【００１４】
これに対して、リファレンスセルのビット線電位Ｖ０（ｒｅｆ）、Ｖ１（ｒｅｆ）が、強誘電体キャパシタの製造ばらつきや疲労などによって、Ｖ０（ｒｅｆ）＝１．８Ｖ、Ｖ１（ｒｅｆ）＝０．８Ｖになったとすると、リファレンス電位Ｖｒｅｆは、Ｖｒｅｆ＝（１．８＋０．８）／２＝１．３Ｖになる。したがって、このリファレンス電位Ｖｒｅｆを用いて、上記のセルを読み出す場合、読み出しマージンは、２Ｖ−１．３Ｖ＝０．７Ｖと、１．３Ｖ−１．０Ｖ＝０．３Ｖとになる。すなわち、読み出しマージンは、０．３Ｖに減少してしまう。
【００１５】
このように読み出しマージンが減少すると、誤読み出しの可能性が大きくなるという問題点があった。
【００１６】
また、従来では、リファレンスセルを用いてリファレンス電位を生成していたため、その分、メモリセルアレイの面積が増加するという問題点もあった。
【００１７】
この発明は、上記のような課題を解決するためになされたものであり、メモリセルアレイの面積を縮小しながら、リファレンス電位の変動に起因する読み出しマージンの減少を抑制することが可能なメモリ装置を提供することを目的とする。
【００１８】
【課題を解決するための手段および発明の効果】
この発明の一の局面によるメモリ装置は、ヒステリシス特性を有する容量手段と、データの読み出し時に、容量手段に１回目と２回目とで異なる方向にバイアス電圧を印加し、１回目の読み出しデータと２回目の読み出しデータとを比較することにより読み出しデータを確定する読み出し回路とを備えている。
【００１９】
この一の局面によるメモリ装置では、上記のように、データの読み出し時に、ヒステリシス特性を有する容量手段に１回目と２回目とで異なる方向にバイアス電圧を印加し、１回目の読み出しデータと２回目の読み出しデータとを比較することにより読み出しデータを確定する読み出し回路を設けることによって、従来のようにデータ「０」の場合のビット線電位とデータ「１」の場合のビット線電位との中間のリファレンス電位を生成するためのリファレンスセルを用いることなく、データの読み出しを行うことができる。これにより、リファレンスセルの製造ばらつきや書き込みおよび読み出し動作の繰り返しによる疲労などに起因する分極変化量の変化によってリファレンス電位が変動するという不都合が生じないので、リファレンス電圧の変動に起因する読み出しマージンの減少を抑制することができる。その結果、データの誤読み出しを抑制することができる。また、リファレンスセルを設ける必要がないので、その分、メモリセルアレイの面積を縮小することができる。
【００２０】
上記一の局面によるメモリ装置において、好ましくは、ヒステリシス特性を有する容量手段は、強誘電体キャパシタを含む。このように構成すれば、読み出しマージンの減少が抑制された強誘電体メモリを得ることができる。
【００２１】
上記一の局面によるメモリ装置において、好ましくは、読み出し回路は、リファレンス電位を生成するための抵抗分割回路を含む。このように構成すれば、抵抗分割により、変動のないリファレンス電位を生成することができる。
【００２２】
上記一の局面によるメモリ装置において、好ましくは、データの読み出し時に、容量手段に印加される１回目のバイアス電圧および２回目のバイアス電圧は、互いに正負が逆で、かつ、実質的に等しい絶対値を有する電圧である。このように構成すれば、２回の読み出し電位の変化量が、０であるか、または、負（正）であるかを検出すればよいので、容易にデータの読み出しを行うことができる。
【００２３】
上記一の局面によるメモリ装置において、好ましくは、容量手段のヒステリシスカーブは、原点に対して実質的に対称である。このように構成すれば、容易に、２回の読み出し電位の変化量を、０、または、負（正）にすることができる。
【００２４】
【発明の実施の形態】
以下、本発明を具体化した実施形態を図面に基づいて説明する。
【００２５】
（第１実施形態）
図１は、本発明の第１実施形態によるクロスポイント型の強誘電体メモリの全体構成を示したブロック図である。図２は、図１に示した第１実施形態による強誘電体メモリのリードアンプの内部構成を示した回路図である。
【００２６】
まず、図１を参照して、第１実施形態のクロスポイント型の強誘電体メモリの全体構成について説明する。この第１実施形態による強誘電体メモリは、メモリセルアレイ１と、ロウデコーダ２と、カラムデコーダ３と、ロウアドレスバッファ４と、カラムアドレスバッファ５と、ライトアンプ６と、リードアンプ７と、制御部８とを備えている。なお、リードアンプ７は、本発明の「読み出し回路」の一例である。
【００２７】
メモリセルアレイ１は、図１に示すように、強誘電体キャパシタ１２のみからなるクロスポイント型（単純マトリックス方式）のメモリセル１１を複数個含んでいる。この強誘電体キャパシタ１２は、本発明の「容量手段」の一例である。メモリセルアレイ１のワード線ＷＬには、ロウデコーダ２が接続されており、ビット線ＢＬには、カラムデコーダ３が接続されている。
【００２８】
ここで、第１実施形態による強誘電体メモリのリードアンプ７は、図２に示すように、ｎチャネルトランジスタＮ１およびＮ２と、ｐチャネルトランジスタＰ１、Ｐ２およびＰ３と、カップリングコンデンサＣ１１およびＣ１２と、ソースフォロワ７１および７２と、抵抗Ｒ１、Ｒ２およびＲ３と、コンパレータ７３とを備えている。ｎチャネルトランジスタＮ１は、データバスＤＢとノードＡとの間に接続されている。ｎチャネルトランジスタＮ２の一方のソース／ドレインは、ノードＡに接続されており、他方のソース／ドレインは、接地されている。また、ソースフォロワ７１は、ノードＡと、カップリングコンデンサＣ１１の一方の電極との間に接続されている。カップリングコンデンサＣ１１の他方の電極は、ノードＣに接続されている。
【００２９】
ｐチャネルトランジスタＰ１は、データバスＤＢとノードＢとの間に接続されている。ｐチャネルトランジスタＰ２の一方のソース／ドレインは、ノードＢに接続されており、他方のソース／ドレインは、電源電圧Ｖｃｃに接続されている。ソースフォロワ７２は、ノードＢと、カップリングコンデンサＣ１２の一方電極との間に接続されている。カップリングコンデンサＣ１２の他方電極は、ノードＣに接続されている。また、ノードＣは、コンパレータ７３の反転入力端子に接続されている。
【００３０】
また、抵抗Ｒ１、抵抗Ｒ２および抵抗Ｒ３は、電源電圧Ｖｃｃと接地電位との間に直列に接続されている。ｐチャネルトランジスタＰ３の一方のソース／ドレインは、抵抗Ｒ１と抵抗Ｒ２との接続点に接続されており、他方のソース／ドレインは、ノードＣに接続されている。また、コンパレータ７３の非反転入力端子は、抵抗Ｒ２と抵抗Ｒ３との接続点に接続されている。
【００３１】
また、第１実施形態では、リファレンス電圧Ｖｒｅｆは、電源電圧Ｖｃｃを抵抗Ｒ１、抵抗Ｒ２および抵抗Ｒ３を用いて抵抗分割することにより生成される。このリファレンス電圧Ｖｒｅｆは、コンパレータ７３の非反転入力端子に印加される。
【００３２】
図３は、本発明の第１実施形態による強誘電体メモリのメモリセルアレイの構成および読み出し時の印加電圧を説明するための概略図であり、図４は、本発明の第１実施形態による強誘電体メモリの読み出し動作におけるビット線電位の変化量およびデータの状態を示した図である。次に、図１〜図４を参照して、第１実施形態による強誘電体メモリの読み出し動作について説明する。
【００３３】
まず、第１実施形態によるメモリ装置の読み出し動作では、ワード線ＷＬを電源電圧Ｖｃｃに立ち上げた時の読み出し時のビット線ＢＬの電位を、データ「０」およびデータ「１」に対してそれぞれＶ０およびＶ１とする。この電位Ｖ０およびＶ１は、ビット線ＢＬの電位を０Ｖにした後フローティング状態にしてワード線ＷＬをＶｃｃに立ち上げた時のビット線電位の変化量であり、それぞれ、ΔＶａおよびΔＶｂとする。なお、図７に示したヒステリシス図から、Ｃ１＞Ｃ０であるので、上述した式（１）および式（２）から、Ｖ１＞Ｖ０である。したがって、ΔＶｂ＞ΔＶａである。
【００３４】
この場合に、ワード線ＷＬの電位がビット線ＢＬの電位に対して相対的に−Ｖｃｃになる状態にして読み出しを行う場合、ヒステリシスカーブ（図７参照）が原点に対して対称であれば、データ「０」に対してのビット線変化量は、−ΔＶｂ、データ「１」に対してのビット線変化量は、−ΔＶａとなる。
【００３５】
そこで、第１実施形態では、ワード線ＷＬをビット線ＢＬから見て＋Ｖｃｃ→−Ｖｃｃという条件で２回読み出す場合を考える。以下、詳細に説明する。
【００３６】
（初期状態）
第１実施形態では、ビット線ＢＬ２およびワード線ＷＬ２の交点に位置する選択セルを読み出す場合について考える。まず、カラムデコーダ３を介して選択ビット線ＢＬ２がリードアンプ７に接続される。この状態で、図２に示すｎチャネルトランジスタＮ１およびＮ２はオン状態であり、選択ビット線ＢＬ２とノードＡとは、０Ｖにプリチャージされている。また、ｐチャネルトランジスタＰ１はオフ状態であり、ｐチャネルトランジスタＰ２はオン状態である。これにより、ノードＢは、Ｖｃｃにプリチャージされている。また、ｐチャネルトランジスタＰ３は、オン状態であり、ノードＣは、抵抗Ｒ１、Ｒ２およびＲ３の抵抗分割で決まる電圧Ｖｉｎｉにプリチャージされている。
【００３７】
（１回目の読み出し動作）
ｎチャネルトランジスタＮ２がオフ状態になることによって、選択ビット線ＢＬ２とノードＡとは、ローレベルでフローティング状態（ハイインピーダンス状態）となる。そして、ｐチャネルトランジスタＰ３がオフ状態になることによって、ノードＣは、電圧Ｖｉｎｉでフローティング状態（ハイインピーダンス状態）となる。この状態で、選択ワード線ＷＬ２が電源電圧＋Ｖｃｃに立ち上がると、図４に示すような１回目の電位変化量（ΔＶａ、ΔＶｂ）が選択ビット線ＢＬ２の電位変化量として現れる。この選択ビット線ＢＬ２の電位変化量は、ソースフォロワ７１とカップリングコンデンサＣ１１とを介して、ノードＣに伝わる。カップリングコンデンサＣ１１の容量とカップリングコンデンサＣ１２の容量とが等しい（Ｃ１１＝Ｃ１２）とすると、ビット線ＢＬ２の電位の変化量（ΔＶａ、ΔＶｂ）の１／２の変化量がノードＣに現れる。
【００３８】
選択セルにデータ「０」が書き込まれている場合、ノードＣの電位は、Ｖｉｎｉ＋ΔＶａ／２となる。また、選択セルにデータ「１」が書き込まれている場合、ノードＣの電位は、Ｖｉｎｉ＋ΔＶｂ／２となる。この後、ｎチャネルトランジスタＮ１をオフ状態にすることによって、選択ビット線ＢＬ２とノードＡとが切り離される。
【００３９】
（２回目の読み出し動作）
ワード線ＷＬ２とビット線ＢＬ２とは、ハイレベル（Ｖｃｃレベル）にプリチャージされている。そして、ビット線ＢＬ２は、フローティング状態（ハイインピーダンス状態）となる。この後、ｐチャネルトランジスタＰ１がオン状態になるとともに、ｐチャネルトランジスタＰ２がオフ状態になることによって、ビット線ＢＬとノードＢとが接続される。これにより、選択ビット線ＢＬ２は、Ｖｃｃレベルでフローティング状態となる。次に、ワード線ＷＬ２が０Ｖに立ち下がることによって、ワード線ＷＬ２の電位は、ビット線ＢＬ２から見て−Ｖｃｃとなる。これにより、図４に示すように、２回目の電位変化量（−ΔＶｂ、−ΔＶｂ）がビット線ＢＬ２に現れる。このビット線ＢＬ２の電位変化量は、ソースフォロワ７２およびカップリングコンデンサＣ１２を介して、ノードＣに伝わる。カップリングコンデンサＣ１２の容量とカップリングコンデンサＣ１１の容量とが等しいとすると、ビット線ＢＬ２の電位変化量（−ΔＶｂ、−ΔＶｂ）の１／２の変化量が、ノードＣに現れる。
【００４０】
選択セルに、もともとデータ「０」が書き込まれていた場合には、ノードＣの電位は、以下の式（６）によって表され、選択セルにもともとデータ「１」が書き込まれていた場合には、ノードＣの電位は、式（７）によって表される。
【００４１】
Ｖｉｎｉ＋ΔＶａ／２−ΔＶｂ／２＝Ｖａａ＜Ｖｉｎｉ    ・・・（６）
Ｖｉｎｉ＋ΔＶｂ／２−ΔＶｂ／２＝Ｖｉｎｉ            ・・・（７）
本実施形態では、上記式（６）および式（７）から、Ｖａａ＜Ｖｒｅｆ＜Ｖｉｎｉとなるようなリファレンス電位Ｖｒｅｆを、図２に示すように、抵抗分割によって生成する。そして、このリファレンス電位Ｖｒｅｆと、ノードＣの電位との大小をコンパレータ７３によって比較することにより、データが確定する。
【００４２】
なお、上記した１回目の読み出しおよび２回目の読み出し時には、図３に示すような電位が、非選択ビット線ＢＬ１およびＢＬ３と、非選択ワード線ＷＬ１およびＷＬ３に印加される。
【００４３】
また、データの読み出し時には、メモリセルのデータは破壊されるので、データの読み出し後に、読み出しデータに応じた再書き込み動作（リストア）を行う。
【００４４】
第１実施形態では、上記のように、データの読み出し時に、強誘電体キャパシタ１２に１回目と２回目とで正負逆で絶対値の等しいバイアス電圧｜Ｖｃｃ｜を印加し、１回目の読み出しデータと２回目の読み出しデータとを比較することにより読み出しデータを確定することによって、従来のようにデータ「０」の場合のビット線電位とデータ「１」の場合のビット線電位との中間のリファレンス電位を生成するためのリファレンスセルを設けることなく、データの読み出しを行うことができる。これにより、リファレンスセルの製造ばらつきや書き込みおよび読み出し動作の繰り返しによる疲労などによってリファレンス電位が変動するという不都合が生じないので、リファレンス電位の変動に起因する読み出しマージンの減少を抑制することができる。その結果、データの誤読み出しを抑制することができる。また、第１実施形態では、リファレンスセルを設ける必要がないので、その分、メモリセルアレイの面積を縮小することができる。
【００４５】
また、第１実施形態では、リファレンス電位Ｖｒｅｆを、抵抗Ｒ１、Ｒ２およびＲ３の抵抗分割により生成することによって、従来のリファレンスセルを用いる場合と異なり、変動のないリファレンス電位Ｖｒｅｆを生成することができる。
【００４６】
また、第１実施形態では、ノードＣの初期電位Ｖｉｎｉも、抵抗Ｒ１、Ｒ２およびＲ３の抵抗分割により形成するので、電位Ｖｉｎｉが変動することもない。これにより、電位Ｖｉｎｉとリファレンス電位Ｖｒｅｆとを比較することにより読み出し動作を行う場合に読み出し精度を向上させることができる。その結果、データの誤読み出しをより抑制することができる。
【００４７】
（第２実施形態）
図５は、本発明の第２実施形態による強誘電体メモリのメモリセルアレイの構成および読み出し時の印加電圧を説明するための概略図である。図５を参照して、この第２実施形態では、上記第１実施形態と異なり、１トランジスタ１キャパシタ型（１Ｔ１Ｃ型）の強誘電体メモリに本発明を適用した場合の例について説明する。なお、この第２実施形態における強誘電体メモリのメモリセルアレイ部以外の全体構成およびリードアンプの内部構成は、第１実施形態と同様である。
【００４８】
この第２実施形態による強誘電体メモリでは、図５に示すように、１つのメモリセル２１は、１つの強誘電体キャパシタ２２と、１つの選択トランジスタ２３とによって構成されている。強誘電体キャパシタ２２の一方電極は、プレート線ＰＬ（ＰＬ１、ＰＬ２）に接続されており、強誘電体キャパシタ２２の他方電極は、選択トランジスタ２３の一方のソース／ドレインに接続されている。選択トランジスタ２３の他方のソース／ドレインは、ビット線ＢＬ（ＢＬ１、ＢＬ２）に接続されている。また、選択トランジスタ２３のゲートは、ワード線ＷＬ（ＷＬ１、ＷＬ２）に接続されている。
【００４９】
第２実施形態による強誘電体メモリの読み出し動作としては、初期状態では、ビット線ＢＬ１およびＢＬ２と、選択プレート線ＰＬ１と、選択ワード線ＷＬ１とは、０Ｖである。この後、１回目の読み出し動作時に、ビット線ＢＬ１およびＢＬ２をフローティング状態（ハイインピーダンス状態）にするとともに、選択ワード線ＷＬ１がＶｃｃに立ち上がることによって、強誘電体キャパシタ２２と、ビット線ＢＬ１およびＢＬ２とが接続される。そして、プレート線ＰＬ１がＶｃｃに立ち上がることによって、ビット線ＢＬ１およびＢＬ２に１回目の読み出しの電位が現れる。この電位は、図２に示した第１実施形態のリードアンプ７と同様の構成を有するリードアンプに保存される。なお、リードアンプの動作は、第１実施形態と同様である。なお、選択ワードＷＬ１に繋がる複数の選択セルの中からカラムアドレスを用いてデータを読み出すビット線を選択することによって、特定の選択セルのデータを読み出すことができる。
【００５０】
次に、第２回目の読み出し動作時には、ビット線ＢＬ１およびＢＬ２がＶｃｃにプリチャージされた後、フローティング状態（ハイインピーダンス状態）となる。そして、プレート線ＰＬ１が０Ｖに立ち下がることによって、ビット線ＢＬ１およびＢＬ２に２回目の読み出し電位が現れる。この２回目の読み出し電位は、第１実施形態のリードアンプ７と同様のリードアンプを用いて、第１実施形態と同様の方法で、１回目のビット線電位と比較されてデータが確定される。
【００５１】
そして、データの読み出し後に、読み出しデータに応じた再書き込み動作（リストア）を行うことによって、読み出し動作が終了する。
【００５２】
第２実施形態では、上記のように、データの読み出し時に、強誘電体キャパシタ２２に１回目と２回目とで正負逆で絶対値の等しいバイアス電圧｜Ｖｃｃ｜を印加し、１回目の読み出しデータと２回目の読み出しデータとを比較することにより読み出しデータを確定することによって、従来のようにデータ「０」の場合のビット線電位とデータ「１」の場合のビット線電位との中間のリファレンス電位を生成するためのリファレンスセルを設けることなく、データの読み出しを行うことができる。これにより、リファレンスセルの製造ばらつきや書き込みおよび読み出し動作の繰り返しによる疲労などによってリファレンス電位が変動するという不都合が生じないので、リファレンス電位の変動に起因する読み出しマージンの減少を抑制することができる。その結果、データの誤読み出しを抑制することができる。また、第２実施形態では、リファレンスセルを設ける必要がないので、その分、メモリセルアレイの面積を縮小することができる。
【００５３】
なお、第２実施形態のその他の効果は、第１実施形態と同様である。
【００５４】
また、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【００５５】
たとえば、上記実施形態では、ヒステリシス特性を有する容量手段としての強誘電体キャパシタを含む強誘電体メモリに本発明を適用した例を示したが、本発明はこれに限らず、ヒステリシス特性を有する容量手段を含む他のメモリにも同様に適用可能である。
【００５６】
また、上記第１実施形態では、非選択セルに１／３Ｖｃｃが印加される１／３Ｖｃｃ法を用いた場合の例を示したが、本発明はこれに限らず、データの書き込みおよび読み出し時に非選択セルに１／２Ｖｃｃが印加される１／２Ｖｃｃ法を用いてもよい。
【図面の簡単な説明】
【図１】本発明の第１実施形態による強誘電体メモリの全体構成を示したブロック図である。
【図２】図１に示した第１実施形態による強誘電体メモリのリードアンプの内部構成を示した回路図である。
【図３】本発明の第１実施形態による強誘電体メモリのメモリセルアレイの構成および読み出し時の印加電圧を説明するための概略図である。
【図４】本発明の第１実施形態による強誘電体メモリの読み出し動作におけるビット線電位の変化量およびデータの状態を示した図である。
【図５】本発明の第２実施形態による強誘電体メモリのメモリセルアレイの構成および読み出し時の印加電圧を説明するための概略図である。
【図６】従来のクロスポイント型の強誘電体メモリのメモリセルアレイの構成および書き込み時の印加電圧を説明するための概略図である。
【図７】図６に示した従来の強誘電体メモリの動作原理を説明するためのヒステリシス図である。
【符号の説明】
１  メモリセルアレイ
２  ロウデコーダ
３  カラムデコーダ
４  ロウアドレスバッファ
５  カラムアドレスバッファ
６  ライトアンプ
７  リードアンプ（読み出し回路）
１１、２１  メモリセル
１２、２２  強誘電体キャパシタ（容量手段）
２３  選択トランジスタ
７１、７２  ソースフォロワ
７３  コンパレータ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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