(57)【要約】【課題】プラズマディスプレイなどの表示装置において、ドライバビリティを向上し、消費電力を低減する。【解決手段】プラズマディスプレイパネル表示装置に設けられたアドレス電極駆動回路４ａは、駆動パルス発生回路９、および複数のアドレス電極駆動部１０ａ１  〜１０ａｎ  から構成されている。アドレス電極駆動部１０ａ１  （〜１０ａｎ  ）において、ラッチ１６により、ラッチ１２から出力された前のパルスをラッチし、ラッチ１２から出力された新たなパルスとを排他的論理和回路１８に入力し、これらパルスが異なった場合のみ、否定論理積回路１９から駆動パルス／ＡＣＬを出力する。これにより、シフトレジスタ１１の出力が、Ｈｉ信号からＨｉ信号、またはＬｏ信号からＬｏ信号と変化がない場合に駆動パルス／ＡＣＬが出力されず、無駄な駆動電流の消費を防止することができる。【選択図】      図５
2004325705.tif 000002
【特許請求の範囲】
【請求項１】
表示データに基づいて、表示装置のアドレス電極を駆動する半導体集積回路装置であって、
第１の切り替え信号、第２の切り替え信号、および駆動パルスに基づいて、前記表示装置のアドレス電極を駆動する電極駆動パルスを出力する出力部と、
前記表示データに基づいて、前記出力部を駆動する出力駆動部とよりなる駆動制御部を備え、
前記出力駆動部は、
表示データのうち、先に入力された第１のデータと前記第１のデータの後に入力される第２のデータとが変化した際に、前記出力部を動作させる駆動パルスを出力することを特徴とする半導体集積回路装置。
【請求項２】
請求項１記載の半導体集積回路装置において、
前記出力駆動部は、
ラッチ信号から、駆動パルスを生成する駆動パルス発生部と、
シフトパルスに基づいて、入力された表示データをシフトして出力するシフトレジスタと、
前記シフトレジスタから出力された表示データをラッチ信号に基づいてラッチする第１のラッチと、
駆動パルスに基づいて、前記第１のラッチから出力された表示データをラッチする第２のラッチと、
前記第１のラッチから出力される第１のデータと前記第２のラッチから出力される第２のデータとをそれぞれ比較し、一致していない場合に駆動パルスを前記出力部に出力する駆動パルス出力部とを備えたことを特徴とする半導体集積回路装置。
【請求項３】
請求項１または２記載の半導体集積回路装置において、
前記出力部は、
第１の電源電圧と基準電位との間に第１、および第２のトランジスタが直列接続されたプッシュプル回路からなる出力回路と、
前記第１の電源電圧により動作する差動アンプ回路からなり、第１の切り替え信号、および駆動パルスに基づいて、前記出力回路のプルアップ素子である前記第１のトランジスタを駆動するレベルシフト回路と、
前記第１の電源電圧よりも低い電圧値からなる第２の電源電圧により動作し、第２の切り替え信号に基づいて、前記出力回路のプルダウン素子である前記第２のトランジスタを駆動する駆動部とを備えたことを特徴とする半導体集積回路装置。
【請求項４】
表示データに基づいて、表示装置のアドレス電極を駆動する半導体集積回路装置であって、
前記表示装置のアドレス電極を駆動する電極駆動パルスを出力する出力部と、前記表示データに基づいて、前記出力部を駆動する出力駆動部とよりなる駆動制御部を備え、
前記出力駆動部は、
ハイインピーダンス制御信号に基づいて、前記出力部の出力が切り替わる際に、前記出力部の出力をハイインピーダンス状態にさせることを特徴とする半導体集積回路装置。
【請求項５】
請求項４記載の半導体集積回路装置であって、
前記出力駆動部は、
シフトパルスに基づいて、入力された表示データをシフトして出力するシフトレジスタと、
前記シフトレジスタから出力された表示データをラッチ信号に基づいてラッチする第１のラッチとを備え、
前記駆動制御部は、
ラッチ信号に基づいて、タイミングの異なる第１、および第２のディレイ信号を生成する信号生成部と、
前記信号生成部から出力された第１のディレイ信号に基づいて、第１の駆動パルスを生成する第１の駆動パルス発生部と、
前記信号生成部から出力された第２のディレイ信号に基づいて、第２の駆動パルスを生成する第２の駆動パルス発生部と、
前記第１のラッチの出力信号に基づいて、前記信号生成部から出力された第１、および第２のディレイ信号のうち、いずれか一方のディレイ信号を選択し、第１、ならびに第２の切り替え信号として出力する第１のセレクタと、
前記第１のラッチの出力信号に基づいて、前記第１、および第２の駆動パルス発生部から出力された第１、ならびに第２の駆動パルスのうち、いずれか一方のパルスを選択し、駆動パルスとして出力する第２のセレクタとを備えたことを特徴とする半導体集積回路装置。
【請求項６】
請求項４または５記載の半導体集積回路装置において、
前記出力駆動部は、表示データのうち、先に入力された第１のデータと前記第１のデータの後に入力される第２のデータとが変化した際に、前記出力部を動作させる駆動パルスを出力することを特徴とする半導体集積回路装置。
【請求項７】
請求項４〜６のいずれか１項に記載の半導体集積回路装置において、
前記出力部は、第１の電源電圧と基準電位との間に第１、および第２のトランジスタが直列接続されたプッシュプル回路からなる出力回路と、
前記第１の電源電圧により動作する差動アンプ回路からなり、第１の切り替え信号、および前記第２のセレクタによって選択された第１、または第２の駆動パルスに基づいて、前記出力回路のプルアップ素子である前記第１のトランジスタを駆動するレベルシフト回路と、
前記第１の電源電圧よりも低い電圧値からなる第２の電源電圧により動作し、第２の切り替え信号に基づいて、前記出力回路のプルダウン素子である前記第２のトランジスタを駆動する駆動部とを備えたことを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、表示装置における駆動技術に関し、特に、プラズマディスプレイなどにおける低消費電力化、および小型化に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
たとえば、プラズマディスプレイパネルなどの表示装置には、アドレス電極駆動部が設けられており、該アドレス電極駆動部は、たとえば、１チップのアドレス駆動用の半導体集積回路装置を複数使用して構成されている。
【０００３】
このアドレス電極駆動部は、フレームメモリから出力される表示データに基づいて、プラズマディスプレイパネルのアドレス電極を駆動する。アドレス電極駆動用半導体集積回路装置は、シフトレジスタ、ラッチ回路、および出力回路などから構成されている。出力回路は、レベルシフタ、バッファ、ならびに出力ドライバなどから構成されている。
【０００４】
フレームメモリから出力された表示データは、シフトレジスタに順次供給され、該シフトレジスタによってパラレルデータに変換されて、ラッチ回路に出力される。
【０００５】
ラッチ回路は、ラッチ信号に基づいて、シフトレジスタからの出力データをラッチし、ラッチデータとして出力回路に出力する。ラッチデータは、対応するレベルシフタ、およびバッファにそれぞれ供給され、これらを介して、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとにより構成された出力ドライバに出力され、該出力ドライバのＯＮ／ＯＦＦを制御する。
【０００６】
そして、出力ドライバの出力電圧が、プラズマディスプレイパネルのアドレス電極を駆動するアドレスパルスとして印加される。
【０００７】
また、プラズマディスプレイパネルにおいては、該プラズマディスプレイパネル電力消費を低減する技術として、たとえば、アドレス電極駆動部に遅延回路を設け、アドレッシングにおいて行選択周期でＯＮ／ＯＦＦを繰り返し、電源の短絡を防止する制御信号を遅延させることにより、プラズマディスプレイパネルにマトリクス状に配列された列選択のためのデータ電極間の静電容量に係わる不要の電力消費を低減するものがある（たとえば、特許文献１参照）。
【０００８】
【特許文献１】
特開２０００−１７２２１５号公報
【０００９】
【発明が解決しようとする課題】
ところが、上記のような半導体集積回路装置における回路構成では、次のような問題点があることが本発明者により見い出された。
【００１０】
すなわち、出力ドライバの電圧振幅は、高圧電源電圧−基準電位（ＶＳＳ）となるために、該出力ドライバのＰチャネルＭＯＳトランジスタのゲート−ソース間電圧Ｖｇｓは、印加される高圧電源電圧よりも高い耐圧が必要とされることになる。
【００１１】
このゲート−ソース間電圧Ｖｇｓの耐圧を高くするためには、トランジスタのゲート酸化膜の膜厚を大きくする必要があり、これによって、出力ドライバのオン抵抗が高くなってしまう。
【００１２】
その結果、ＰチャネルＭＯＳトランジスタのレイアウト面積を大きくしなければならず、半導体チップの面積増大などによってコストが高くなってしまう恐れがある。
【００１３】
また、出力ドライバのＰチャネルＭＯＳトランジスタのみ、ゲート酸化膜の膜厚を大きくしなければならないので、製造プロセスのコスト増大が問題となる。このプロセス技術においても、ＰチャネルＭＯＳトランジスタのドレイン−ソース間電圧Ｖｄｓの耐圧を上げることよりも、ゲート−ソース間電圧Ｖｇｓの耐圧を上げる方が難しい。
【００１４】
さらに、出力ドライバのＰチャネルＭＯＳトランジスタは、前述したように、電圧駆動であるので、高圧電源電圧の変動による該ＰチャネルＭＯＳトランジスタのオン抵抗の変動も大きくなり、負荷による立ち上がりスピードの変化も大きくなってしまうという問題がある。
【００１５】
本発明の目的は、プラズマディスプレイなどの表示装置において、ドライバビリティを向上し、貫通電流を大幅に低減することにより、低消費電力、および小型化を実現することができる半導体集積回路装置を提供することにある。
【００１６】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１７】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
【００１８】
すなわち、本発明の半導体集積回路装置は、第１の切り替え信号、第２の切り替え信号、および駆動パルスに基づいて、表示装置のアドレス電極を駆動する電極駆動パルスを出力する出力部と、表示データに基づいて、出力部を駆動する出力駆動部とよりなる駆動制御部を備え、出力駆動部は、表示データのうち、先に入力された第１のデータと該第１のデータの後に入力される第２のデータとが変化した際に、出力部を動作させる駆動パルスを出力するものである。
【００１９】
また、本願のその他の発明の概要を簡単に示す。
【００２０】
本発明の半導体集積回路装置は、表示装置のアドレス電極を駆動する電極駆動パルスを出力する出力部と、表示データに基づいて、出力部を駆動する出力駆動部とよりなる駆動制御部を備え、出力駆動部は、ハイインピーダンス制御信号に基づいて、出力部の出力が切り替わる際に、出力部の出力をハイインピーダンス状態にさせるハイインピーダンスパルスを出力するハイインピーダンス駆動パルス発生部を備えたものである。
【００２１】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００２２】
図１は、本発明の一実施の形態によるプラズマディスプレイパネル表示装置の要部ブロック図、図２は、図１のプラズマディスプレイパネル表示装置に設けられたアドレス電極駆動回路のブロック図、図３は、図２のアドレス電極駆動回路に設けられた出力回路の回路図、図４は、図２のアドレス電極駆動回路における各部信号のタイミングチャート、図５は、図２のアドレス電極駆動回路における一例の構成を示すブロック図、図６は、図５のアドレス電極駆動回路における信号のタイミングチャート、図７は、図２のアドレス電極駆動回路における他の例を示すブロック図、図８は、図７のアドレス電極駆動回路における各部信号のタイミングチャート、図９は、図７のアドレス電極駆動回路における他の例を示すブロック図、図１０は、図９のアドレス電極駆動回路における各部信号のタイミングチャートである。
【００２３】
本実施の形態において、プラズマディスプレイパネル表示装置は、図１に示すように、プラズマディスプレイパネル１、Ｘ電極駆動回路２、Ｙ電極駆動回路３、およびアドレス電極駆動回路（半導体集積回路装置）４などから構成されている。
【００２４】
プラズマディスプレイパネル１には、Ｘ電極５、Ｙ電極６、およびアドレス電極７が設けられている。Ｘ電極駆動回路２は、駆動パルスに基づいてＸ電極５に印加するＸパルスを出力する。Ｙ電極駆動回路３は、駆動パルスに基づいてＹ電極６に印加するＹパルスを出力する。
【００２５】
アドレス電極駆動回路４は、表示データに基づいてアドレス電極７に印加するアドレスパルスを出力する。表示データは、たとえば、画像ビットデータ、およびラッチ信号などからなる。
【００２６】
このプラズマディスプレイパネル表示装置においては、たとえば、２５６階調（８ビット）を得るために、ある時間の１フィールドを輝度の相対比が異なる８個のサブフィールドに分割し、画像ビット情報の最下位ビットから最上位ビットまで順番にサブフィールドを構成している。
【００２７】
１サブフィールドは、リセット期間、アドレス期間、維持放電期間の３種類の期間によって構成されている。
【００２８】
リセット期間においては、全画面一括消去、全画面一括書き込み、全画面一括消去の３つの動作が順になされる。アドレス期間においては、各サブフィールドに割り当てられた表示データの１つである画像ビット情報を各ライン毎に順に書き込む動作を行う。アドレス電極７では、表示ライン数にあたるｎ行分の画像ビット情報を、１行目から順にシリアルデータとして出力する。このとき、各アドレス電極では、表示させる放電セルのみにアドレスパルスを選択的に印加する。
【００２９】
また、Ｙ電極６には、アドレス電極７に印加されるシリアルデータに対応して、Ｙ電極６における最初の電極から１行ずつ順番に、アドレスパルスと同位相で、０Ｖの電圧にするスキャンパルスが印加される。これにより、アドレス電極７にアドレスパルスが印加されるとともに、Ｙ電極６にスキャンパルスが印加されている場合にのみ、画像ビット情報が書き込まれる。
【００３０】
そして、維持放電期間では、Ｙ電極６とＸ電極５とに放電を維持させるためのサステインパルスを交互に印加する。このとき、アドレス電極７は０Ｖに固定しているが、アドレス期間において画像ビット情報が書き込まれた放電セルに残留している壁電荷とサステインパルスのみで再放電する。
【００３１】
さらに、アドレス電極駆動回路４の回路構成について、図２を用いて説明する。
【００３２】
アドレス電極駆動回路４は、たとえば、１チップの半導体集積回路装置などから構成されている。アドレス電極駆動回路４は、駆動パルス発生回路９、および複数のアドレス電極駆動部（駆動制御部）１０１  〜１０ｎ  から構成されている。
【００３３】
アドレス電極駆動部１０１  〜１０ｎ  は、プラズマディスプレイパネル１に設けられた各Ｘ電極５に対応して設けられている。よって、アドレス電極駆動部１０１  〜１０ｎ  は、Ｘ電極５の数と同じだけ設けられている。
【００３４】
アドレス電極駆動部１０１  は、シフトレジスタ１１、ラッチ１２、インバータ１３，１４、ならびに出力回路（出力部）１５などから構成されている。
【００３５】
シフトレジスタ１１のデータ端子Ｄには、表示データのうち、画像ビットデータ（第１のデータ、第２のデータ）ＤＡＴＡが入力されるように接続されており、該シフトレジスタ１１のクロック端子には、クロック信号ＣＬＫが入力されるように接続されている。
【００３６】
また、シフトレジスタ１１の出力端子Ｑには、ラッチ（第１のラッチ）１２の一方のデータ端子Ｄが接続されている。このラッチ１２の他方のデータ（ラッチ入力）端子ＬＡＴには、ラッチ信号が入力されるよう接続されており、該ラッチ１２の出力端子Ｑから出力された信号は、切り替え信号（第２の切り替え信号）ＩＮＮとして出力回路１５に入力されるとともに、インバータ１３の入力部に入力されるように接続されている。
【００３７】
インバータ１３の出力部から出力された信号は、反転切り替え信号（第１の切り替え信号）／ＩＮＰとして出力回路１５に入力される。ラッチ信号は、駆動パルス発生回路９にも入力されるように接続されており、該駆動パルス発生回路９は、このラッチ信号に基づいてパルスを発生する。
【００３８】
駆動パルス発生回路９から出力されたパルスは、インバータ１４の入力部に入力されるように接続されており、該インバータ１４の出力部から出力された信号が駆動パルス信号（駆動パルス）／ＡＣＬとして出力回路１５に入力される。そして、出力回路１５からは、アドレスパルスＤ１が出力される。
【００３９】
ここでは、アドレス電極駆動部１０１  の構成について説明したが、アドレス電極駆動部１０２  〜１０ｎ  においても、該アドレス電極駆動部１０１  と同様の構成からなるので説明は省略する。
【００４０】
また、出力回路１５の回路構成について、図３の回路図を用いて説明する。
【００４１】
出力回路１５は、トランジスタＴ１〜Ｔ１１、およびツェナーダイオードＺ１から構成されている。トランジスタＴ１，Ｔ３，Ｔ５，Ｔ７，Ｔ８，Ｔ１０はＰチャネルＭＯＳからなり、トランジスタＴ２，Ｔ９，Ｔ１１はＮチャネルＭＯＳからなる。さらに、トランジスタＴ４，Ｔ６は、ＮＰＮ型のバイポーラトランジスタからなる。
【００４２】
トランジスタＴ１，Ｔ２、およびトランジスタＴ８，Ｔ９は、ロジック電源電圧（第２の電源電圧）Ｖ１とグランド電位（基準電位）ＧＮＤとの間にそれぞれ直列接続されたインバータ構成からなる。
【００４３】
トランジスタＴ１，Ｔ２の入力部には、反転切り替え信号／ＩＮＰ（図２）が入力されており、該トランジスタＴ１，Ｔ２の出力部には、トランジスタＴ６のベースが接続されている。
【００４４】
トランジスタＴ８，Ｔ９の入力部には、切り替え信号ＩＮＮ（図２）が入力されており、該トランジスタＴ８，Ｔ９の出力部には、トランジスタ（プルダウン素子、駆動部）Ｔ１１のゲートが接続されている。
【００４５】
トランジスタＴ３，Ｔ５の一方の接続部、およびツェナーダイオードＺ１のカソードには、高電源電圧（第１の電源電圧）Ｖ２がそれぞれ接続されている。トランジスタＴ３の他方の接続部には、該トランジスタＴ３、トランジスタＴ５のゲート、およびトランジスタ４のコレクタがそれぞれ接続されている。
【００４６】
トランジスタＴ５の他方の接続部には、ツェナーダイオードＺ１のアノード、トランジスタＴ６のコレクタ、ならびにトランジスタ（プルアップ素子、駆動部）Ｔ１０のゲートがそれぞれ接続されている。
【００４７】
トランジスタＴ４のベースには、反転切り替え信号／ＩＮＰが入力されており、該トランジスタＴ４のエミッタには、トランジスタＴ６のエミッタ、およびトランジスタＴ７の一方の接続部がそれぞれ接続されている。
【００４８】
トランジスタＴ７のゲートには、駆動パルス信号／ＡＣＬ（図２）が入力されており、トランジスタＴ７の他方の接続部には、電流源回路Ｉ１を介してグランド電位ＧＮＤが接続されている。
【００４９】
そして、これらＴ３〜Ｔ７、およびツェナーダイオードＺ１によって、レベルシフト回路が構成されている。
【００５０】
トランジスタＴ１０，Ｔ１１は、高電源電圧Ｖ２とグランド電位ＧＮＤとの間に直列接続されたプッシュプル回路の出力ドライバであり、該トランジスタＴ１０，Ｔ１１の出力部からアドレスパルスＤ１が出力される。
【００５１】
次に、本実施の形態におけるアドレス電極駆動回路４の作用について説明する。
【００５２】
始めに、出力回路１５の回路動作について説明する。
【００５３】
まず、出力ドライバにおけるトランジスタＴ１０をＯＮさせて、アドレスパルスＤ１をＨｉ信号とするには、トランジスタＴ１１がＯＦＦであり、反転切り替え信号／ＩＮＰがＬｏ信号でトランジスタＴ４をＯＦＦ、トランジスタＴ６をＯＮし、駆動パルス信号／ＡＣＬをＨｉ信号してトランジスタＴ７をＯＮさせることにより、トランジスタＴ６を介してトランジスタＴ１０の寄生容量Ｃｐ１を充電し、寄生容量Ｃｐ２を放電する。
【００５４】
トランジスタＴ９のしきい値電圧がツェナーダイオードＺ１のツェナー電圧よりも低いと、寄生容量Ｃｐ１，Ｃｐ２の充放電が終了するまで、該ツェナーダイオードＺ１には電流が流れない。
【００５５】
そして、寄生容量Ｃｐ１，Ｃｐ２の充放電が終了した時点で、アドレスパルスＤ１は、トランジスタＴ１０により、高電源電圧Ｖ２と同じ電位、すなわち、Ｈｉ信号となる。
【００５６】
寄生容量Ｃｐ１，Ｃｐ２の充放電が終了した後に電流を流し続けると、ツェナーダイオードＺ１に無効電流が流れるだけなので、トランジスタＴ７をＯＦＦとして電流をカットする。
【００５７】
このとき、アドレスパルスＤ１の立ち上がりスピードは、トランジスタＴ７を介して流れる電流源回路Ｉ１による寄生容量Ｃｐ２の放電時間によって決定される。また、負荷がトランジスタＴ１０のドライバビリティ以内であれば、アドレスパルスＤ１の立ち上がりスピードは負荷の影響を受けない。
【００５８】
また、出力ドライバにおけるトランジスタＴ１０をＯＦＦさせて、アドレスパルスＤ１をＬｏ信号とする場合には、反転切り替え信号／ＩＮＰがＨｉ信号でトランジスタＴ４をＯＮ、トランジスタＴ６をＯＦＦし、駆動パルス信号／ＡＣＬをＬｏ信号してトランジスタＴ７をＯＦＦさせることにより、トランジスタＴ１０の寄生容量Ｃｐ１を放電してトランジスタ１０をＯＦＦさせる。
【００５９】
そして、トランジスタＴ１１をＯＮして、アドレスパルスＤ１をＬｏ信号とする。
【００６０】
この場合、寄生容量Ｃｐ２がトランジスタＴ５を介して充電されるため、アドレスパルスＤ１がグランド電位ＧＮＤと同電位なるまで該トランジスタＴ５をＯＮし続ける必要がある。寄生容量Ｃｐ２の充電が終わらないうちにトランジスタＴ５がＯＦＦすると、寄生容量Ｃｐ２は寄生容量Ｃｐ１から電荷を引き、トランジスタＴ１０がＯＮしてしまうことになる。
【００６１】
このように、電流駆動形のレベルシフト回路を用いることにより、トランジスタＴ１０のゲート−ソース間電圧Ｖｇｓの耐圧を大幅に小さくすることができる。
【００６２】
次に、アドレス電極駆動回路４の動作について、図２、および図４のタイミングチャートを用いて説明する。
【００６３】
図４においては、上方から下方にかけて、シフトレジスタ１１の出力、アドレス電極駆動回路４に入力されるラッチ信号、ラッチ１２から出力される切り替え信号ＩＮＮ、インバータ１４から出力される駆動パルス／ＡＣＬ、および出力回路１５から出力されるアドレスパルスＤ１の信号タイミングをそれぞれ示している。
【００６４】
まず、シフトレジスタ１１に入力された画像ビットデータＤＡＴＡは、クロック信号（シフトパルス）ＣＬＫに基づいて、該シフトレジスタ１１によってシフトされてラッチ１２に出力される。
【００６５】
ラッチ１２は、シフトレジスタ１１から出力されたデータを、ラッチ信号に基づいてラッチし、切り替え信号ＩＮＮとして出力回路１５に入力する。また、切り替え信号ＩＮＮは、インバータ１３によって反転され、反転切り替え信号／ＩＮＰとして出力回路１５に入力される。
【００６６】
同様に、ラッチ信号に基づいて駆動パルス発生回路９が生成したパルスは、インバータ１４によって反転され、駆動パルス／ＡＣＬとして、出力回路１５に入力される。
【００６７】
これらの出力回路１５に入力される切り替え信号ＩＮＮ、反転切り替え信号／ＩＮＰ、および駆動パルス信号／ＡＣＬに基づいて、前述したように該出力回路１５は、アドレスパルスＤ１を出力する。
【００６８】
ここで、アドレス電極駆動回路４においては、該シフトレジスタ１１の出力が、Ｈｉ信号からＨｉ信号、あるいはＬｏ信号からＬｏ信号と信号の変化がない場合であっても、駆動パルス／ＡＣＬが出力されてしまう（図４、駆動パルス／ＡＣＬにおける網掛けで示したパルス）。この信号変化がない期間の駆動パルス／ＡＣＬは不要なパルスであり、無駄な駆動電流を消費してしまうことになる。
【００６９】
そこで、不要なパルスをなくし、無駄な駆動電流を抑えるアドレス電極駆動回路（半導体集積回路装置）４ａについて、図５を用いて説明する。
【００７０】
アドレス電極駆動回路４ａは、図２のアドレス電極駆動回路４と同様に、駆動パルス発生回路９、および複数のアドレス電極駆動部（駆動制御部）１０ａ１  〜１０ａｎ  から構成されている。
【００７１】
アドレス電極駆動部１０ａ１  （〜１０ａｎ  ）は、図２のアドレス電極駆動部１０１  （〜１０ｎ  ）と同様の回路構成からなるシフトレジスタ１１、ラッチ１２、インバータ１３、および出力回路１５に、新たにラッチ（第２のラッチ）１６、インバータ（駆動パルス出力部）１７、排他的論理和回路（駆動パルス出力部）１８、ならびに否定論理積回路（駆動パルス出力部）１９を設けた構成からなる。
【００７２】
ラッチ１２の出力端子Ｑには、ラッチ１６のデータ端子Ｄ、および排他的論理和回路１８の一方の入力部が接続されている。また、駆動パルス発生回路９の出力部には、インバータ１７の入力部、ならびに否定論理積回路１９の一方の入力部が接続されている。
【００７３】
インバータ１７の出力部には、ラッチ１６のラッチ入力端子ＬＡＴが接続されており、否定論理積回路１９の他方の入力部には、排他的論理和回路１８の出力部が接続されている。そして、否定論理積回路１９の出力部から出力される信号が駆動パルス／ＡＣＬとして出力回路１５に入力される。
【００７４】
その他の回路接続については、図２のアドレス電極駆動部１０１  （〜１０ｎ  ）と同様であるので、ここでは説明を省略する。
【００７５】
図６は、アドレス電極駆動回路４ａにおける各部信号のタイミングチャートである。
【００７６】
図６においては、上方から下方にかけて、シフトレジスタ１１の出力、アドレス電極駆動回路４ａに入力されるラッチ信号、ラッチ１２から出力される切り替え信号ＩＮＮ、否定論理積回路１９から出力される駆動パルス／ＡＣＬ、および出力回路１５から出力されるアドレスパルスＤ１の信号タイミングをそれぞれ示している。
【００７７】
アドレス電極駆動部１０ａ１  （〜１０ａｎ  ）では、新たに設けたラッチ１６により、ラッチ１２から出力された前のパルスをラッチし、ラッチ１２から出力された新たなパルスとを排他的論理和回路１８に入力し、これらパルスが異なった場合のみ、否定論理積回路１９から駆動パルス／ＡＣＬが出力されることになる。
【００７８】
よって、図示するように、シフトレジスタ１１の出力が、Ｈｉ信号からＨｉ信号、またはＬｏ信号からＬｏ信号と変化がない場合に駆動パルス／ＡＣＬが出力されなくなるので、無駄な駆動電流の消費を防止することができる。
【００７９】
また、消費電流に対する負荷電流の割合が小さくなると、効果はより顕著となる。さらに、切り替え回数が少ないほど効果も大きくなる。
【００８０】
アドレス電極駆動回路４ａでは、色の階調表現のために点灯時間の違う画面を何枚も重ね合わせることで行っているため、１画面における出力の切り替え回数は減ってくるので、この方式は有利となる。
【００８１】
また、画面が小さくなるに従って、負荷電流が減少し、消費電流内の駆動電流の割合が増加するために、効果が大きくなる。
【００８２】
次に、プラズマディスプレイパネル１においては、隣接配線間の容量が主な負荷となっており、その負荷電流対策として隣接電極における信号の立ち上がりと立ち下がりとのタイミングを交差させないようにする必要がある。また、出力が切り替わる際に出力回路１５（図３）のトランジスタＴ１０，Ｔ１１間の貫通電流を対策する必要がある。
【００８３】
図７は、これらを対策したアドレス電極駆動回路（半導体集積回路装置）４ｂの構成を示すブロック図である。
【００８４】
アドレス電極駆動回路４ｂは、ディレイ信号発生部２０、および複数のアドレス電極駆動部（駆動制御部）１０ｂ１  〜１０ｂｎ  から構成されている。
【００８５】
ディレイ信号発生部２０は、ディレイ回路２１、立ち下がりディレイ回路２２、インバータ２３、および否定論理積回路２４から構成されている。また、アドレス電極駆動部１０ｂ１  〜１０ｂｎ  は、シフトレジスタ１１、およびラッチ１２からなる図２と同様の構成に、セレクタ２５、インバータ２６、否定論理積回路２７，２８、および出力回路（出力部）１５ａが新たに設けられた構成となっている。
【００８６】
ここで、出力回路１５ａにおいては、レベルシフト回路が電流駆動形ではなく、電圧駆動型のレベルシフト回路が構成されており、駆動パルス／ＡＣＬが不要なものとする。
【００８７】
ディレイ回路２１の入力部、および否定論理積回路２４の他方の入力部には、ラッチ信号がそれぞれ入力されるように接続されている。ディレイ回路２１の出力部には、インバータ２３の入力部が接続されており、該インバータ２３の出力部には、否定論理積回路２４の一方の入力部が接続されている。
【００８８】
否定論理積回路２４の出力部には、立ち下がりディレイ回路２２の入力部、ならびにセレクタ２５の一方の入力部が接続されている。立ち下がりディレイ回路２２の出力部には、セレクタ２５の他方の入力部が接続されている。
【００８９】
ディレイ信号発生部２０は、ラッチ信号から、ある期間、ハイインピーダンス状態（Ｈｉ−Ｚ）となったディレイ信号ＤＬ１，ＤＬ２を生成して出力する。ここで、ディレイ信号（第１のディレイ信号）ＤＬ１は、ディレイ信号（第２のディレイ信号）ＤＬ２よりもハイインピーダンス状態（Ｈｉ−Ｚ）の期間が短いものとする。
【００９０】
また、アドレス電極駆動部１０ｂ１  （〜１０ｂｎ  ）においては、ラッチ１２の出力端子Ｑには、セレクタ２５の制御端子、インバータ２６の入力部、否定論理積回路２７の他方の入力部がそれぞれ接続されている。
【００９１】
セレクタ２５の出力部には、否定論理積回路２７，２８の一方の入力部がそれぞれ接続されており、否定論理積回路２８の他方の入力部には、インバータ２６の出力部が接続されている。
【００９２】
セレクタ２５は、制御端子に入力された制御信号に基づいて、該セレクタ２５の一方の入力部、および他方の入力部に入力されたディレイ信号ＤＬ１，ＤＬ２のいずれかを選択して出力する。この場合、ラッチ１２からＨｉ信号が出力されると、ディレイ信号ＤＬ２が選択され、ラッチ１２からＬｏ信号が出力されると、ディレイ信号ＤＬ１が選択される。
【００９３】
否定論理積回路２７の出力部から出力される信号が反転切り替え信号／ＩＮＰとなり、否定論理積回路２８の出力部から出力される信号が切り替え信号ＩＮＮとなって出力回路１５ａにそれぞれ出力される。
【００９４】
図８は、アドレス電極駆動回路４ｂにおける信号のタイミングチャートである。
【００９５】
図８においては、上方から下方にかけて、ラッチ信号、ディレイ信号ＤＬ１、ディレイ信号ＤＬ２、および出力回路１５ａであるアドレスパルスＤ１の信号タイミングをそれぞれ示している。
【００９６】
この場合、図示するように、ディレイ信号発生部２０は、ラッチ信号が入力された際に立ち下がりのタイミングが同じで、立ち上がりのタイミングが異なるディレイ信号ＤＬ１，ＤＬ２をそれぞれ生成する。
【００９７】
ディレイ信号ＤＬ１、およびディレイ信号ＤＬ２が立ち下がった時点で、出力回路１５ａの最終段の出力ドライバ（たとえば、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとからなる）はＯＦＦとなり、ハイインピーダンス状態になる。
【００９８】
続いて、セレクタ２５により、ハイインピーダンス状態解除のタイミングを選択する。ラッチ１２の状態がＨｉ信号であればディレイ信号ＤＬ２、Ｌｏ信号であればディレイ信号ＤＬ１がそれぞれ選択される。
【００９９】
選択したディレイ信号ＤＬ１，ＤＬ２のいずれかが立ち上がるタイミングでハイインピーダンス状態が解除されるので、よって、隣接電極間における信号の立ち上がり／下がりのタイミングをずらすことができる。また、ハイインピーダンス状態から出力が遷移するために貫通電流を防止することができる。
【０１００】
このように、出力されるデータ種類に従って、ハイインピーダンス状態解除のタイミングを選択することで、出力の切り替えタイミングを選択し、隣接電極間における信号の立ち下がり／立ち上がりのタイミングを交差させないようにすることができる。
【０１０１】
図８においては、ハイインピーダンス状態解除のタイミングを選択することによって、信号の立ち上がり／立ち下がりを交差させないようにしたが、たとえば、セレクタ２５の出力部の接続を逆にすることにより、信号の立ち上がり／立ち下がりのタイミングを交差させないようにしてもよい。
【０１０２】
図９は、図３の電流駆動形レベルシフト回路を備えた出力回路１５を用いて構成し、ハイインピーダンス状態解除のタイミングを選択することで出力の切り替えタイミングを選択するアドレス電極駆動回路（半導体集積回路装置）４ｃの構成を示すブロック図である。
【０１０３】
アドレス電極駆動回路４ｃは、ディレイ信号発生部２９、Ｈｉ−Ｚ用駆動パルス発生回路（ハイインピーダンス駆動パルス発生部）３０、立ち下がりディレイ回路３１、駆動パルス発生回路３２，３３、および複数のアドレス電極駆動部（駆動制御部）１０ｃ１  〜１０ｃｎ  から構成されている。
【０１０４】
ディレイ信号発生部２９は、論理積回路３４、ディレイ回路３５、インバータ３６、ならびに否定論理積回路３７からなる。Ｈｉ−Ｚ用駆動パルス発生回路３０は、インバータ３８，３９、ディレイ回路４０、および論理積回路４１から構成されている。
【０１０５】
アドレス電極駆動部１０ｃ１  （〜１０ｃｎ  ）は、シフトレジスタ１１、およびラッチ１２、および図３の出力回路１５からなる図２と同様の構成に、セレクタ４２，４３、インバータ４４、否定論理積回路４５，４６、ならびに否定論理和回路４７が新たに設けられた構成となっている。
【０１０６】
インバータ３８の入力部、および論理積回路３４の一方の入力部には、ハイインピーダンス制御信号／Ｈｉ−Ｚが入力されるように接続されている。インバータ３８の出力部には、ディレイ回路４０の入力部、ならびに論理積回路４１の他方の入力部が接続されている。
【０１０７】
ディレイ回路４０の出力部には、インバータ３９の入力部が接続されており、該インバータ３９の出力部には、論理積回路４１の一方の入力部が接続されている。そして、この論理積回路４１から出力された信号が駆動パルス信号Ａ３として、否定論理和回路４７の一方の入力部が入力されるように接続されている。
【０１０８】
論理積回路３４の他方の入力部には、ラッチ信号が入力されており、該論理積回路３４の出力部には、ディレイ回路３５の入力部、および否定論理積回路３７の他方の入力部が接続されている。
【０１０９】
また、ディレイ回路３５の出力部には、インバータ３６の入力部が接続されており、該インバータ３６の出力部には、否定論理積回路３７の一方の入力部が接続されている。
【０１１０】
否定論理積回路３７の出力部には、立ち下がりディレイ回路３１の入力部、論理積回路４８の一方の入力部が接続されている。論理積回路４８の出力部には、駆動パルス発生回路（第１の駆動パルス発生部）３２の入力部、およびセレクタ（第１のセレクタ）４２の一方の入力部がそれぞれ接続されている。この否定論理積回路３７から出力される信号がディレイ信号ＤＬ１となる。
【０１１１】
立ち下がりディレイ回路３１の出力部には、論理積回路４９の一方の入力部が接続されている。論理積回路４９の出力部には、駆動パルス発生回路（第２の駆動パルス発生部）３３の入力部、ならびにセレクタ４２の他方の入力部がそれぞれ接続されている。この立ち下がりディレイ回路３１から出力される信号がディレイ信号ＤＬ２となる。論理積回路４８，４９の他の一方の入力部は、ハイインピーダンス制御信号／Ｈｉ−Ｚに接続されている。
【０１１２】
駆動パルス発生回路３２の出力部には、セレクタ（第２のセレクタ）４３の一方の入力部が接続されており、駆動パルス発生回路３３の出力部には、セレクタ４３の他方の入力部が接続されている。これら駆動パルス発生回路３２，３３から出力される信号が、それぞれ駆動パルス信号Ａ１，Ａ２となる。
【０１１３】
ラッチ１２の出力端子Ｑには、セレクタ４２，４３の制御端子、インバータ４４の入力部、および否定論理積回路４５の他方の入力部がそれぞれ接続されている。
【０１１４】
セレクタ４２の出力部には、否定論理積回路４５，４６の一方の入力部がそれぞれ接続されており、インバータ４４の出力部には、否定論理積回路４６の他方の接続部が接続されている。
【０１１５】
そして、これら否定論理積回路４５，４６から出力される信号が、反転切り替え信号／ＩＮＰ、ならびに切り替え信号ＩＮＮとして出力回路１５にそれぞれ出力される。
【０１１６】
さらに、セレクタ４３の出力部には、否定論理和回路４７の他方の入力部が接続されており、該否定論理和回路４７から出力される信号が、駆動パルス信号／ＡＣＬとして出力回路１５に出力されている。
【０１１７】
図１０は、アドレス電極駆動回路４ｃにおける信号のタイミングチャートである。
【０１１８】
図１０においては、上方から下方にかけて、ラッチ信号、ハイインピーダンス制御信号／Ｈｉ−Ｚ、ディレイ信号ＤＬ１、駆動パルス信号Ａ１、ディレイ信号ＤＬ２、駆動パルス信号Ａ２、駆動パルス信号Ａ３、および出力回路１５の出力信号の各尊号タイミングをそれぞれ示している。
【０１１９】
図示するように、Ｈｉ−Ｚ用駆動パルス発生回路３０は、ハイインピーダンス制御信号／Ｈｉ−ＺがＬｏ信号の際に、出力回路１５の出力がハイインピーダンス状態となる。このとき、Ｈｉ−Ｚ用駆動パルス発生回路３０から、出力回路１５（図３）の出力ドライバを構成するＰチャネルＭＯＳのトランジスタＴ１０をＯＦＦする駆動パルスが印加される。
【０１２０】
このパルスは、トランジスタＴ１０の寄生容量Ｃｐ１のみを放電するだけであるので、出力が切り替わるほどの長いパルスは必要ない。
【０１２１】
また、出力を切り替える際には、切り替えるタイミングとなるディレイ信号ＤＬ１，ＤＬ２に対応した駆動パルス信号Ａ１，Ａ２がセレクタ４３によって選択される。
【０１２２】
ハイインピーダンス制御信号／Ｈｉ−Ｚによってハイインピーダンス状態になっているときにラッチ１２の状態を書き換えられても、ハイインピーダンス状態解除時に該ラッチ１２の出力状態により出力タイミングを選択する。
【０１２３】
また、アドレス電極駆動回路４ｃにおいては、図５で示したように、シフトレジスタ１１の出力が、Ｈｉ信号からＨｉ信号、あるいはＬｏ信号からＬｏ信号と信号の変化がない場合に駆動パルス／ＡＣＬの出力を停止し、無駄な駆動電流の消費を抑えるようにしてもよい。
【０１２４】
その場合、図１１に示すように、図９のアドレス電極駆動部１０ｃ１  （〜１０ｃｎ  ）と同様の回路構成からなるシフトレジスタ１１、ラッチ１２、出力回路１５、セレクタ４２，４３、インバータ４４、否定論理積回路４５，４６、ならびに否定論理和回路４７に、ラッチ（第２のラッチ）５３、インバータ（駆動パルス出力部）５１、排他的論理和回路（駆動パルス出力部）５０、ならびに論理積回路（駆動パルス出力部）５２に、追加回路として論理積回路４９の出力を入力としたＨｉ−Ｚ復帰用駆動パルス発生回路５５とＨｉ−Ｚ復帰用駆動パルス発生回路５５の出力を一方の入力に接続し、他方の入力を論理積回路４９の出力を接続し、出力をＨｉ−ＺコントロールラインＡ３とした論理和回路５４を設けた構成からなる。Ｈｉ−Ｚ復帰用駆動パルス発生回路５５は、インバータ５７、ディレイ回路５８、および論理積回路５６から構成されている。
【０１２５】
この場合においても、図５と同様に、ラッチ信号による出力の変化においてシフトレジスタ１１の出力が、Ｈｉ信号からＨｉ信号、またはＬｏ信号からＬｏ信号と変化がない場合に駆動パルス／ＡＣＬの出力されなくなるので、無駄な駆動電流の消費を防止することができる。
【０１２６】
また、／ＨＩ−ＺがＬｏ時におけるハイインピーダンス状態への変移およびハイインピーダンス時に内部ラッチ１２を変更されても、図９と同様にハイインピーダンス状態解除時に該ラッチ１２の出力状態により出力タイミングを選択する。
【０１２７】
ハイインピーダンス状態解除時に内部ラッチ１２が変更されていなく、かつ出力がＨｉの場合、出力回路１５（図３）の出力ドライバを構成するＰチャネルＭＯＳのトランジスタＴ１０をＯＮする駆動パルスが印加される必要がある。
【０１２８】
このパルスは、トランジスタＴ１０の寄生容量Ｃｐ１のみを充電するだけであるので、出力が切り替わるほどの長いパルスは必要ない。図１２は、図１１における信号のタイミングチャートである。
【０１２９】
この場合、出力の変更が無い為、駆動パルス信号Ａ２からの駆動パルスは排他的論理和回路５０によりマスクされてしまう。よって、ディレイ信号ＤＬ２の立下り時にＨｉ−Ｚ復帰用駆動パルス発生回路５５からの駆動パルスにより、出力をハイインピーダンス状態からＨｉ状態に復帰させている。
【０１３０】
このように必要最小限の駆動電流で動作させることができる。
【０１３１】
それにより、本実施の形態においては、出力回路１５の出力ドライバに、ゲート−ソース間電圧Ｖｇｓの耐圧の小さなトランジスタを使用することができるので、該出力ドライバの小型化、および高ドライバビリティ化を実現することができる。
【０１３２】
また、出力ドライバの貫通電流を防止することができるので、アドレス電極駆動回路４の消費電力を低減することができる。
【０１３３】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１３４】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【０１３５】
（１）出力部を構成する出力ドライバを小型化することができるので、ドライバビリティの向上、および半導体集積回路装置の小型化を実現することができる。
【０１３６】
（２）また、出力ドライバの貫通電流を防止することができるので、半導体集積回路装置の消費電力を小さくすることができる。
【０１３７】
（３）さらに、上記（１）、（２）により、表示装置の小型化、および低消費電力化を実現することができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態によるプラズマディスプレイパネル表示装置の要部ブロック図である。
【図２】図１のプラズマディスプレイパネル表示装置に設けられたアドレス電極駆動回路のブロック図である。
【図３】図２のアドレス電極駆動回路に設けられた出力回路の回路図である。
【図４】図２のアドレス電極駆動回路における各部信号のタイミングチャートである。
【図５】図２のアドレス電極駆動回路における一例の構成を示すブロック図である。
【図６】図５のアドレス電極駆動回路における信号のタイミングチャートである。
【図７】図２のアドレス電極駆動回路における他の例を示すブロック図である。
【図８】図７のアドレス電極駆動回路における各部信号のタイミングチャートである。
【図９】図７のアドレス電極駆動回路における他の例を示すブロック図である。
【図１０】図９のアドレス電極駆動回路における各部信号のタイミングチャートである。
【図１１】本発明の他の実施の形態によるプラズマディスプレイパネル表示装置に設けられたアドレス電極駆動回路における他の例を示すブロック図である。
【図１２】図１１のアドレス電極駆動回路における各部信号のタイミングチャートである。
【符号の説明】
１  プラズマディスプレイパネル
２  Ｘ電極駆動回路
３  Ｙ電極駆動回路
４  アドレス電極駆動回路（半導体集積回路装置）
４ａ〜４ｃ  アドレス電極駆動回路（半導体集積回路装置）
５  Ｘ電極
６  Ｙ電極
７  アドレス電極
９  駆動パルス発生回路
１０１  〜１０ｎ    アドレス電極駆動部（駆動制御部）
１０ａ１  〜１０ａｎ    アドレス電極駆動部（駆動制御部）
１０ｂ１  〜１０ｂｎ    アドレス電極駆動部（駆動制御部）
１０ｃ１  〜１０ｃｎ    アドレス電極駆動部（駆動制御部）
１１  シフトレジスタ
１２  ラッチ（第１のラッチ）
１３，１４  インバータ
１５  出力回路（出力部）
１５ａ  出力回路（出力部）
１６  ラッチ（第２のラッチ）
１７  インバータ（駆動パルス出力部）
１８  排他的論理和回路（駆動パルス出力部）
１９  否定論理積回路（駆動パルス出力部）
２０  ディレイ信号発生部
２１  ディレイ回路
２２  立ち下がりディレイ回路
２３  インバータ
２４  否定論理積回路
２５  セレクタ
２６  インバータ
２７，２８  否定論理積回路
２９  ディレイ信号発生部
３０  Ｈｉ−Ｚ用駆動パルス発生回路（ハイインピーダンス駆動パルス発生部）
３１  立ち下がりディレイ回路
３２  駆動パルス発生回路（第１の駆動パルス発生部）
３３  駆動パルス発生回路（第２の駆動パルス発生部）
３４  論理積回路
３５  ディレイ回路
３６  インバータ
３７  否定論理積回路
３８，３９  インバータ
４０  ディレイ回路
４１  論理積回路
４２  セレクタ（第１のセレクタ）
４３  セレクタ（第２のセレクタ）
４４  インバータ
４５，４６  否定論理積回路
４７  否定論理和回路
４８  論理積回路
４９  論理積回路
５０  排他的論理和回路（駆動パルス出力部）
５１  インバータ
５２  論理積回路
５３  ラッチ（第２のラッチ）
５４  論理和回路
５５  Ｈｉ−Ｚ復帰用駆動パルス発生回路
５６  論理積回路
５７  インバータ
５８  ディレイ回路
Ｔ１〜Ｔ１１  トランジスタ
Ｚ１  ツェナーダイオード
Ｉ１  電流源回路
ＤＡＴＡ  画像ビットデータ（第１のデータ、第２のデータ）
ＩＮＮ  切り替え信号（第２の切り替え信号）
／ＩＮＰ  反転切り替え信号（第１の切り替え信号）
／ＡＣＬ  駆動パルス信号（駆動パルス）
ＤＬ１  ディレイ信号（第１のディレイ信号）
ＤＬ２  ディレイ信号（第２のディレイ信号）
Ｖ１  ロジック電源電圧（第２の電源電圧）
Ｖ２  高電源電圧（第１の電源電圧）
【図１】
2004325705.tif 000003
【図２】
2004325705.tif 000004
【図３】
2004325705.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2004325705.tif 000011
【図１０】
2004325705.tif 000012
【図１１】
2004325705.tif 000013
【図１２】
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