(57)【要約】【課題】電源バウンスを最小化し、情報の読み出しマージンが向上する半導体記憶装置を提供することを目的とする。【解決手段】複数のメモリセル（ＭＣ＜００＞〜ＭＣ＜０３＞）を含んで構成された少なくとも１個のセルアレイブロック（ＭＢ＜００＞）を有し、前記セルアレイブロックは、ワード線（ＷＷＬ＜０＞、ＲＷＬ＜０＞）と、前記ワード線により同時に選択される複数のメモリセルと、前記選択された複数のメモリセルの一端に夫々接続された複数の電源線（ＧＮＤ＜０＞〜ＧＮＤ＜３＞）と、前記複数のメモリセルの他端に夫々接続された複数のビット線（ＢＬ＜０＞〜ＢＬ＜３＞）とを具備する半導体記憶装置。【選択図】　　図１
2004119897.tif 000002
【特許請求の範囲】
【請求項１】
複数の磁気抵抗素子を含むメモリセルを含んで構成された少なくとも１個のセルアレイブロックを有し、前記セルアレイブロックは、
ワード線と、
前記ワード線により少なくとも読み出し時に同時に選択される複数のメモリセルと、
前記選択された複数のメモリセルの夫々の一端に接続された複数の電源線と、
前記複数のメモリセルの夫々の他端に接続された複数のビット線と、
を具備することを特徴とする半導体記憶装置。
【請求項２】
前記複数のメモリセルの夫々の一端は前記複数の電源線の夫々に接続され、他端は前記複数のビット線の夫々に接続されていることを特徴とする、請求項１に記載の半導体記憶装置。
【請求項３】
前記複数の電源線の夫々は、前記複数のメモリセルのうちの隣接する２個のメモリセルに共通に接続されていることを特徴とする、請求項１に記載の半導体記憶装置。
【請求項４】
更に、前記複数の電源線が共通に接続される共通電源線を有することを特徴とする、請求項３に記載の半導体記憶装置。
【請求項５】
前記共通電源線は夫々前記セルアレイブロックに対応して設けられていることを特徴とする請求項４に記載の半導体記憶装置。
【請求項６】
前記共通電源線は互いに隣接する２つのセルアレイブロックに対して１本の割合で設けられていることを特徴とする請求項４に記載の半導体記憶装置。
【請求項７】
少なくとも１個のセルアレイブロックを構成するように半導体基板上に形成された複数の磁気抵抗素子を含むメモリセルを含み、
前記セルアレイブロックは、
ワード線と、
前記ワード線により少なくとも読み出し時に同時に選択される複数のメモリセルと、
前記選択された複数のメモリセルの一端に夫々接続された複数の電源線と、
前記複数のメモリセルの他端に夫々接続され、前記複数の電源線と夫々平行に配置された複数のビット線と、
を具備することを特徴とする半導体記憶装置。
【請求項８】
少なくとも１個のセルアレイブロックを構成するように半導体基板上に形成された複数の磁気抵抗素子を含むメモリセルを含み、
ワード線と、
前記ワード線により少なくとも読み出し時に同時に選択される前記複数のメモリセルと、
前記選択された複数のメモリセルの一端に夫々接続された複数の電源線と、
前記メモリセルの他端に夫々接続され前記電源線と夫々平行に配置された複数のビット線とを具備し、
前記ワード線は、前記複数のビット線及び前記複数の電源線にほぼ直角に配置されたことを特徴とする半導体記憶装置。
【請求項９】
前記メモリセルは夫々、
１個の磁気抵抗素子とこの磁気抵抗素子に直列接続された１個の選択素子とを含んで構成され、前記ワード線は書き込み用ワード線と読み出し用ワード線とを含み、
前記セルアレイブロックは、
複数の磁気抵抗素子と、
前記複数の磁気抵抗素子に夫々直列接続された複数の選択素子と、
前記書き込み用ワード線と、
前記読み出し用ワード線と、
複数のビット線と、
複数の電源線とを有し、
前記複数の磁気抵抗素子は前記読み出し用ワード線により同時に選択され、夫々の一端は前記ビット線に接続され他端は前記選択素子の一端に接続され、前記複数の選択素子の夫々は前記読み出し用ワード線により同時に選択され、前記複数の電源線は前記複数の選択素子の他端に夫々接続されることを特徴とする請求項７あるいは請求項８に記載の半導体記憶装置。
【請求項１０】
前記複数の電源線の夫々は、前記複数の選択素子のうち互いに隣接する２個の選択素子に共通に接続されていること、を特徴とする請求項９に記載の半導体記憶装置。
【請求項１１】
更に、前記複数の電源線に共通接続される共通電源線が配置されていること、を特徴とする請求項１０に記載の半導体記憶装置。
【請求項１２】
前記共通電源線は前記セルアレイブロックに対応して設けられていることを特徴とする請求項１１に記載の半導体記憶装置。
【請求項１３】
前記共通電源線は互いに隣接する２個のセルアレイブロックに対して１本の割合で設けられていることを特徴とする請求項１１に記載の半導体記憶装置。
【請求項１４】
前記ビット線に沿って隣接して配置されたＮＭＯＳトランジスタを含む第１、第２のメモリセルを含み、
前記第１のメモリセルに含まれる第１のＮＭＯＳトランジスタは前記読み出し用ワード線として用いられる第１のゲート電極を有し、この第１のＮＭＯＳトランジスタと直列接続される第１の磁気抵抗素子および前記書込み用ワード線は前記第１のゲート電極の上方に配置され、前記第１のＮＭＯＳトランジスタのドレイン領域を前記第１の磁気抵抗素子に接続するための第１のコンタクトが、前記ビット線に沿って形成された前記第２のメモリセルとの間に形成されたスペース内に配置され、このスペース内には前記第２のメモリセルに含まれる第２のＮＭＯＳトランジスタのドレイン領域を第２の磁気抵抗素子に接続するための第２のコンタクトが更に配置されていることを特徴とする請求項９に記載の半導体記憶装置。
【請求項１５】
前記メモリセルがＮＭＯＳトランジスタを含んで構成され、前記ＮＭＯＳトランジスタのソース領域は前記ビット線の長手方向の一端部に対応して配置され、前記ドレイン領域及び前記コンタクトは前記ビット線の長手方向の他端部に対応して配置され、前記電源線は前記ビット線長手方向の一端部に前記ビット線と少なくとも一部が重複して配置され、前記ソース領域・ドレイン領域に沿った一方の方向に分岐して引き出されＴ字型に形成された第１の読み出し用ワード線を有すること、を特徴とする請求項９に記載の半導体記憶装置。
【請求項１６】
更に、前記第１の読み出し用ワード線に接続され、前記ソース領域・ドレイン領域に沿った他方の方向に引き出され、Ｈ字型に配置された第２の読み出し用ワード線を有すること、
を特徴とする請求項１５に記載の半導体記憶装置。
【請求項１７】
更に、前記メモリセルに含まれるＮＭＯＳトランジスタのドレイン領域を前記磁気抵抗素子に接続するためのコンタクトが、前記ドレイン領域のほぼ真上方に配置されていること、
を特徴とする請求項１５、請求項１６に記載の半導体記憶装置。
【請求項１８】
更に、前記複数のメモリセルの読み出し用ワード線に沿って隣接して配置された第３のメモリセルと第４のメモリセルの電源線を共通にする共通電源線が配置され、
前記第３のメモリセル及び前記第４のメモリセルに含まれる前記ＮＭＯＳトランジスタの前記ソース領域が互いに向かい合って配置され、
前記共通電源線が前記ソース領域に共通に接続されること、
を特徴とする請求項１５乃至請求項１７に記載の半導体記憶装置。
【請求項１９】
更に、前記ビット線に沿って隣接して配置された前記第１のメモリセルおよび前記第２のメモリセルの電源線に共通接続された第１の共通電源線と、
前記読み出し用ワード線に沿って隣接して配置された前記第３のメモリセルと前記第４のメモリセルの前記電源線を共通にする第２の共通電源線とを有し、
前記第１の電源線と前記第２の電源線は互いに接続され、
前記第１のメモリセル及び前記第２のメモリセルに含まれるＮＭＯＳトランジスタの夫々のソース領域が互いに向かい合って配置され、
前記第２の共通電源線が前記夫々のソース領域に共通して接続されること、
を特徴とする請求項１４に記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、記憶データ読み出し時に、メモリセルを介して電流が電源線に流入する構成を有する半導体記憶装置に関する。
【０００２】
【従来の技術】
近年、ＤＲＡＭやＥＥＰＲＯＭなどと置き換え可能なメモリデバイスとして、不揮発性、高速動作、高集積性、高信頼性を兼ね備える磁気抵抗素子を用いて構成されるＭＲＡＭが期待され、その開発が進められている（例えば非特許文献１、非特許文献２参照）。
【０００３】
【非特許文献１】
ＩＳＳＣＣ予稿集ＴＡ７．２、ｐｐ１２８−１２９
【０００４】
【非特許文献２】
ＩＳＳＣＣ予稿集ＴＡ７．３、ｐｐ１３０−１３１
磁気抵抗素子としては、磁性体／絶縁体の積層構造におけるスピン偏極トンネル効果による磁気抵抗変化を利用したＧＭＲ（Ｇｉａｎｔ　Ｍａｇｎｅｔｏ　Ｒｅｓｉｓｔｉｖｅ）素子や、ＭＴＪ（Ｍａｇｎｅｔｉｃ　Ｔｕｎｎｅｌ　Ｊｕｎｃｔｉｏｎ）素子などがあり、中でもＭＴＪ素子を用いたＭＲＡＭが有力視されている。
【０００５】
ＭＴＪ素子は２枚の強磁性体膜で１枚の絶縁膜を挟んだ構造を持ち、各々の強磁性体膜のスピンの方向が平行になった場合と反平行になった場合とでトンネル電流の大きさが変わるという特性を持つ。スピンの方向が平行になった場合はトンネル電流が大きくなるためにＭＴＪ素子の抵抗値は低くなり、スピンの方向が反平行になった場合はトンネル電流が小さくなるためにＭＴＪ素子の抵抗値は高くなる。ＭＲＡＭではこのＭＴＪ素子の抵抗値が低い場合を“０”データ、抵抗値が高い場合を“１”データとして情報を記録する。
【０００６】
このＭＴＪ素子を用いた、ＭＲＡＭの代表的な１Ｔｒ−１ＭＴＪ型メモリセル１個の等価回路を図１６に、そのメモリセルアレイの等価回路を図１７に示す。図中の記号はそれぞれ、ＭＢはセルアレイブロック、ＭＣはメモリセル、ＭＴＲはメモリセルトランジスタ、ＧＮＤは接地電極線、即ち電源線、ＢＬはビット線、ＷＷＬは書き込み用ワード線、ＲＷＬは読み出し用ワード線を表す。また、＜ｎｍ＞（ｎｍは整数）はそれぞれメモリセルにおける＜ｒｏｗ　ｃｏｌｕｍｎ＞を示している。
【０００７】
さらに、図１８は図１７のレイアウト例、図１９は従来技術に係わる１Ｔｒ−１ＭＴＪ型メモリセルの断面構造図である。図中の記号の意味は、Ｇｏｘがゲート絶縁膜、ＤＬが拡散膜、ＲＷＬが読み出し用ワード線、ＭＯが第一配線層、ＧＮＤが電源線、Ｍ１が第二配線層、ＷＷＬが書き込み用ワード線、ＣＤがＭ０からＤＬへのコンタクト、Ｖ１がＭ１からＭ０へのコンタクト、ＭＴＪが強磁性トンネル接合素子、ＭＸがＭＴＪ接続用配線層、ＣＸがＭＸからＭ１へのコンタクトである。
【０００８】
また、図２０には図１７の等価回路の隣接ｒｏｗ間のＧＮＤを共有した回路図を示す。さらに、図２１は図２０のレイアウト例である。
【０００９】
これら図１７、図１８、図１９、図２０、図２１のようにＢＬとＷＷＬは直交方向に配線され、メモリセルへの情報の書き込み時には、ＢＬとＷＷＬに電流を流すことで合成磁場を発生させて情報を書き込む。メモリセルからの情報の読み出し時には、ＲＷＬを活性化させてＢＬからＧＮＤへ電流を流し、ＢＬに接続されたセンスアンプで情報を読み出す。
【００１０】
しかし従来の電源線の配線には以下のような問題があった。
【００１１】
【発明が解決しようとする課題】
図１７、図２０に示すように、従来のＧＮＤはいずれもＲＷＬ／ＷＷＬと同一方向に配線され、メモリセルは各ロウ（ｒｏｗ）毎に分離されていた。このような構成をとった場合、読み出し動作時においては一つのメモリセルアレイブロック内の全てのＢＬからの電流が一本のＧＮＤ配線に流れ込むため、一本のＧＮＤ配線に大きな電流が流れ、その為いわゆる電源バウンスが生じてしまうという問題点があった。
【００１２】
そこで、本発明は、電源線における電源バウンスを最小化し、読み出しマージンが向上する半導体記憶装置を提供することを目的とする。
【００１３】
【課題を解決するための手段】
本発明の半導体記憶装置は、複数の磁気抵抗素子を含むメモリセルを含んで構成された少なくとも１個のセルアレイブロックを有し、前記セルアレイブロックは、ワード線と、前記ワード線により少なくとも読み出し時に同時に選択される複数のメモリセルと、前記選択された複数のメモリセルの夫々の一端に接続された複数の電源線と、前記複数のメモリセルの夫々の他端に接続された複数のビット線とを具備することを特徴として構成されている。
【００１４】
この構成により電源線における電源バウンスを最小化し、読み出しマージンが向上する半導体記憶装置を提供することが出来る。
【００１５】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
【００１６】
（第１の実施形態）
図１に本発明の第１の実施形態の回路構成を示す。本実施形態は、１Ｔｒ−１ＭＴＪ型メモリセルアレイの第１の等価回路である。ＭＢ＜００＞、ＭＢ＜１０＞はそれぞれセルアレイブロックであり、一方のセルアレイブロックＭＢ＜００＞には４個のメモリセルＭＣ＜００＞〜ＭＣ＜０３＞が含まれ、他方のセルアレイブロックＭＢ＜１０＞にも４個のメモリセルＭＣ＜１０＞〜ＭＣ＜１３＞が含まれている。メモリセルＭＣ＜００＞〜ＭＣ＜０３＞、ＭＣ＜１０＞〜ＭＣ＜１３＞はそれぞれ磁気抵抗素子である１個の強磁性トンネル素子、即ちＭＴＪ素子ＭＴＪ＜００＞〜ＭＴＪ＜０３＞，ＭＴＪ＜１０＞〜ＭＴＪ＜１３＞および１個のメモリセルトランジスタＭＴＲ＜００＞〜ＭＴＲ＜０３＞，ＭＴＲ＜１０＞〜ＭＴＲ＜１３＞より構成される。
【００１７】
セルアレイブロックＭＢ＜００＞、ＭＢ＜１０＞には４本のビット線ＢＬ＜０＞〜ＢＬ＜３＞および４本の接地側の電源線ＧＮＤ＜０＞〜ＧＮＤ＜３＞が共通に配置される。即ち、メモリセルＭＣ＜００＞，ＭＣ＜１０＞に対してビット線ＢＬ＜０＞、電源線ＧＮＤ＜０＞が共通に配置される。ＭＴＪ素子ＭＴＪ＜００＞、ＭＴＪ＜１０＞の一端は夫々ビット線ＢＬ＜０＞に接続され、他端はメモリセルトランジスタＭＴＲ＜００＞、ＭＴＲ＜１０＞のドレイン側に夫々接続され、メモリセルトランジスタＭＴＲ＜００＞、ＭＴＲ＜１０＞のソース側は夫々電源線ＧＮＤ＜０＞に接続される。残りのメモリセルＭＣ＜０１＞〜ＭＣ＜０３＞，ＭＣ＜１１＞〜ＭＣ＜１３＞も同様に接続される。
【００１８】
セルアレイブロックＭＢ＜００＞中のＭＴＪ素子ＭＴＪ＜００＞〜ＭＴＪ＜０３＞には共通に１本の書き込み用ワード線ＷＷＬ＜０＞が設けられ、メモリセルトランジスタＭＴＲ＜００＞〜ＭＴＲ＜０３＞には共通に１本の読み出し用ワード線ＲＷＬ＜０＞が設けられる。同様に、セルアレイブロックＭＢ＜１０＞中のＭＴＪ素子ＭＴＪ＜１０＞〜ＭＴＪ＜１３＞にも共通に１本の書き込み用ワード線ＷＷＬ＜１＞が設けられ、メモリセルトランジスタＭＴＲ＜１０＞〜ＭＴＲ＜１３＞にも共通に１本の読み出し用ワード線ＲＷＬ＜１＞が設けられる。
【００１９】
なお、図中＜ｎｍ＞（ｎｍは整数）はそれぞれ各メモリセルにおける＜ロウ（ｒｏｗ）カラム（ｃｏｌｕｍｎ）＞に対応している。
【００２０】
例えば、図１に示したメモリセルＭＣ＜００＞への情報の書き込みは、ビット線ＢＬ＜０＞と書き込み用ワード線ＷＷＬ＜０＞に同時に電流を流すことにより発生する合成磁場によってＭＴＪ素子ＭＴＪ＜００＞のフリー層のスピンの方向を制御することにより行われる。即ち、ビット線ＢＬ＜０＞に電流が流れると、メモリセルブロックＭＢ＜００＞内のＭＴＪ＜００＞のみでなく他のメモリセルブロックＭＢ＜１０＞内のＭＴＪ＜１０＞にもビット線ＢＬ＜０＞に流れる電流により発生された磁界が与えられる。この状態でＷＷＬ＜０＞に書込み電流が流れると、この電流により発生された磁界との合成磁界がＭＴＪ素子ＭＴＪ＜００＞にのみ作用し、このようにして選択されたメモリセルＭＣ＜００＞にのみ情報が書き込まれる。この情報の書込み時にはメモリセルトランジスタＭＴＲ＜００＞はオフのままであり、電源線ＧＮＤ＜０＞には電流は流れない。
【００２１】
その後、情報を読み出す時は、例えば読み出し用ワード線ＲＷＬ＜０＞が活性化することによってメモリセルトランジスタＭＴＲ＜００＞〜ＭＴＲ＜０３＞が同時にオンとなる。このとき、４本のビット線ＢＬ＜０＞〜ＢＬ＜３＞が同時に活性化されると、ビット線ＢＬ＜０＞〜ＢＬ＜３＞からの電流がそれぞれメモリセルトランジスタＭＴＲ＜００＞〜ＭＴＲ＜０３＞を介して電源線ＧＮＤ＜０＞〜ＧＮＤ＜３＞に流れ、この電流をビット線ＢＬ＜０＞〜ＢＬ＜３＞に夫々接続された図示しないセンスアンプにより検知することによりメモリセルＭＣ＜００＞〜ＭＣ＜０３＞から情報が読み出される。なお、他方のメモリセルブロックＭＢ＜１０＞では読み出し用ワード線ＲＷＬ＜１＞は活性化されないので、電源線ＧＮＤ＜０＞〜ＧＮＤ＜３＞にメモリセルＭＣ＜１０＞〜ＭＣ＜１３＞から同時に読み出し電流が流れ込むことはない。
【００２２】
即ち、本実施形態では電源線ＧＮＤ＜０＞〜ＧＮＤ＜３＞が夫々対応するビット線ＢＬ＜０＞〜ＢＬ＜３＞と夫々１対１の関係で同一方向に配設される構成となっている。このような電源線ＧＮＤ＜０＞〜ＧＮＤ＜３＞の配設をとることにより、情報読み出し時におけるビット線ＢＬ＜０＞〜ＢＬ＜３＞から電源線ＧＮＤ＜０＞〜ＧＮＤ＜３＞に夫々流れ込む電流は、セルアレイブロックＭＢ＜００＞のみで生じる。例えば一本の電源線ＧＮＤ＜０＞には対応する一本のビット線ＢＬ＜０＞からの電流しか流れ込まない構造となる。このため、この電源線ＧＮＤ＜０＞における電源バウンスを最小限とすることができ、その先のセンスアンプに誤作動が生じることなく確実な読み出し動作を実現する。他の電源線ＧＮＤ＜１＞〜ＧＮＤ＜３＞についても同様である。
【００２３】
このような配置となっているので、図１に示した第１の実施形態のように各ビット線に対応して夫々の電源線を設けたとしても、これによりチップとして形成した場合に集積度が低下することはなく、良好な電源バウンス特性を有し、高精度の情報読み出しを保証できる半導体記憶装置を提供できる。
【００２４】
図２に図１の第１の実施形態で示された等価回路に係るＭＲＡＭの第１のレイアウト例を示す。また、図３に図２のＩＩＩ―ＩＩＩ’線で切って矢印で示す方向に見たＭＲＡＭを構成する一つのメモリセルの断面構造を示す。以下、図２，図３を参照して、本実施形態の構造、作用、効果について詳述する。
【００２５】
図２は図１で示した４個のメモリセルＭＣ＜００＞、ＭＣ＜０１＞、ＭＣ＜１０＞、ＭＣ＜１１＞の部分のレイアウト例を示した図である。また、図３は図２のメモリセルＭＣ＜００＞の部分の断面構造図である。
【００２６】
図２、図３において、シリコン半導体基板ＳＵＢの表面領域にメモリセルトランジスタＭＴＲ＜００＞のソース拡散層ＤＬ１、ドレイン拡散層ＤＬ２が形成され、これらの拡散層ＤＬ１，ＤＬ２に跨ってシリコン半導体基板ＳＵＢ表面にはゲート酸化膜Ｇｏｘを介してゲート電極である書込み用ワード線ＲＷＬ＜０＞が形成される。他のメモリセルＭＣ＜０１＞，ＭＣ＜１０＞，ＭＣ＜１１＞も同様に形成されている。
【００２７】
図３において、メモリセルトランジスタＭＴＲ＜００＞を含む全てのメモリセルトランジスタを覆うようにシリコン半導体基板ＳＵＢ上に層間絶縁膜１０が堆積され、この層間絶縁膜１０内に拡散層ＤＬ１，ＤＬ２に接続されたコンタクトＣＤ１，ＣＤ２を形成するとともに層間絶縁膜１０の表面に接地側の電源線ＧＮＤ＜０＞および第１配線層Ｍ０が例えば銅の埋め込み配線により形成される。この第１配線層Ｍ０は、図２に示すように、メモリセルトランジスタＭＴＲ＜００＞を含むメモリセルＭＣ＜００＞と隣接するメモリセルＭＣ＜１０＞との間に形成されたスペース内に突き出すようにコンタクトＣＤ２から延長して形成される。
【００２８】
層間絶縁膜１０の上には層間絶縁膜２０が堆積され、この層間絶縁膜２０には第１配線層Ｍ０の前記スペース内に突き出した先端部に接続されたビアＶ１を介して第２配線層Ｍ１が形成される。又、この第２配線層Ｍ１が形成されると同時に読み出し用ワード線ＲＷＬ＜０＞の上方の重なり合う位置に書き込み用ワード線ＷＷＬ＜０＞が形成される。
【００２９】
層間絶縁膜２０の上には層間絶縁膜３０が堆積され、この層間絶縁膜３０にはビアＶ１の上方で第２配線層Ｍ１に接続されるコンタクトＣＸと、このコンタクトＣＸに接続される第３配線層ＭＸとが形成される。
【００３０】
この第３配線層ＭＸの上の書込み用ワード線ＷＷＬ＜０＞と対向する位置には磁気抵抗素子としてのＭＴＪ素子ＭＴＪ＜００＞が形成される。この状態で、層間絶縁膜３０の上には層間絶縁膜４０が形成され、この層間絶縁膜４０の表面にはＭＴＪ素子ＭＴＪ＜００＞を完全に覆う幅を持ったビット線ＢＬ＜０＞が書込み用ワード線ＷＷＬ＜０＞と直交方向に配置される。また、図３において細い線で描かれた電源線ＧＮＤ＜０＞の層は、太線で描かれた電源線ＧＮＤ＜０＞と同じ電源線として続いており、紙面の手前から奥へ続き、図２に示したように、ビット線ＢＬ＜０＞と平行に電源線ＧＮＤ＜０＞が配線された様子を表わしている。
【００３１】
図２に示したレイアウトでは、図１のビット線ＢＬ＜０＞に沿って隣接したセルアレイブロックＭＢ＜００＞、ＭＢ＜１０＞内の素子として配置されたメモリセルＭＣ＜００＞とメモリセルＭＣ＜１０＞との間に形成されたスペースを利用して、トランジスタのドレインに接続されるコンタクトを配置している。即ち、図３を参照して説明したように、メモリセルＭＣ＜００＞のメモリセルトランジスタＭＴＲ＜００＞のドレインとＭＴＪ素子ＭＴＪ＜００＞との接続用のコンタクトＣＸがこのスペース内に形成される。同様に、図２に示した如く、同じスペースを利用して、メモリセルＭＣ＜１０＞のメモリセルトランジスタＭＴＲ＜１０＞とＭＴＪ素子ＭＴＪ＜１０＞との接続用のコンタクトＣＸも形成される。
【００３２】
このように、各メモリセルトランジスタのゲート電極の直上に対応する位置にＭＴＪ素子を形成する場合は、書込み用のワード線をこのＭＴＪ素子の直下に形成される例えばメタル配線を用いて配置する必要がある。このため、ＭＴＪ素子とトランジスタのドレインとを接続するためのコンタクトは、トランジスタとＭＴＪ素子を結ぶ基板ＳＵＢに垂直な線に対してオフセットされた位置に配置することになる。そこで、図２に示すように、互いに隣接するメモリセルＭＣ＜００＞、ＭＣ＜１０＞間のスペースを利用して、夫々のメモリセル内のメモリセルトランジスタのドレインとＭＴＪ素子との接続用のコンタクトＣＸが形成されている。
【００３３】
更に、図２に示した例では、メモリセルトランジスタＭＴＲ＜００＞のゲート幅方向とビット線ＢＬ＜０＞の長手方向とが直交している。一方、ビット線ＢＬ＜０＞に対応して設けられる電源線ＧＮＤ＜０＞は隣接する２本のビット線ＢＬ＜０＞、ＢＬ＜１＞間のスペースにビット線ＢＬ＜０＞と同じ方向に配置される。従って、メモリセルトランジスタＭＴＲ＜００＞の図３に示したソース領域ＤＬ１と電源線ＧＮＤ＜０＞とを接続するために、ビット線ＢＬ＜０＞からＴ字型に分岐して形成された分岐部ＢＧＮＤ＜００＞が配置されている。
例えばセルアレイブロックＭＢ＜００＞内の各メモリセルＭＣ＜００＞〜ＭＣ＜０３＞へ情報を書き込む場合は、ビット線ＢＬ＜０＞〜ＢＬ＜３＞に書込むべき情報に対応する電流が流れるとともに、書込み用ワード線ＷＷＬ＜０＞にも電流が流れる。例えば、図３に示したメモリセルＭＣ＜００＞においては、ビット線ＢＬ＜０＞と書込み用ワード線ＷＷＬ＜０＞に流れる電流により生成された合成磁界によりＭＴＪ素子ＭＴＪ＜００＞のフリー層のスピン方向が規制され、メモリセルＭＣ＜００＞に情報が書き込まれる。
【００３４】
その後、情報を読み出す時は、例えば、選択されたセルアレイブロックＭＢ＜００＞の読み出し用ワード線ＲＷＬ＜０＞に電流が流れて活性化され、メモリセルトランジスタＭＴＲ＜００＞が導通状態となり、ビット線ＢＬ＜０＞からの電流が、ＭＴＪ素子ＭＴＪ＜００＞、配線ＭＸ、コンタクトＣＸ、配線Ｍ１、ビアＶ１、配線Ｍ０、ドレインコンタクトＣＤ２、ドレイン領域ＤＬ２、チャネル、ソース領域ＤＬ１，ソースコンタクトＣＤ１、分岐部ＢＧＮＤ＜００＞、電源線ＧＮＤ＜０＞を順次通電することによって、ビット線ＢＬ＜０＞に接続された図示しないセンスアンプにより情報が読み出される。このとき、メモリセルＭＣ＜００＞からの読み出し電流はこのメモリセルＭＣ＜００＞専用に配置された分岐部ＢＧＮＤ＜００＞を介して電源線ＧＮＤ＜０＞に流れ込み、他のメモリセルからの電流は流入しないので、電源バウンスは生じない。
【００３５】
図２に示したレイアウトでは、電源線ＧＮＤ＜０＞、ＧＮＤ＜１＞は夫々ビット線ＢＬ＜０＞、ＢＬ＜１＞と対応して同一方向に配設される構成となっている。このような電源線の配置をとることにより、読み出し時におけるビット線から電源線に流れ込む電流は、セルアレイブロック単位では一本の電源線には一本のビット線からの電流しか流れ込まない構造となる。このため、電源線の電源バウンスを最小限とすることができ、センスアンプに誤作動が生じるおそれが極めて小さくなり、読み出しマージンを大きく取ることができるので、確実な読み出し動作を実現する。
【００３６】
また、図２のメモリセルＭＣ＜００＞、ＭＣ＜１０＞におけるコンタクトＣＸの配置が示すような対称的なレイアウトをとることにより、メモリセル間のスペースを有効利用し、レイアウト面積を小さくすることが出来る。
【００３７】
なお、図示しないが、例えば図３においてメモリセルＭＣ＜００＞のトランジスタＭＴＲ＜００＞の電源線ＧＮＤ＜０＞に接続されるノードであるソース拡散層ＤＬ１を、隣接するセルアレイブロック内のメモリセルのトランジスタのソース拡散層としても用いることで、２つのトランジスタ間で一つの拡散層を共有し、メモリセルのレイアウト面積を更に低減化することも可能である。これは、隣接する２つのセルアレイブロックの読み出し用ワード線が読み出し時に同時に活性化されることがなく、２個のトランジスタからの電流が同時に電源線の分岐部ＢＧＮＤ＜００＞に流入することがないことから、このような配置が可能となるものである。
【００３８】
図４に図１の実施形態における第２のレイアウト例を示す。図４のレイアウトは図２のレイアウトと同様に図１での、４個のメモリセルＭＣ＜００＞、ＭＣ＜０１＞、ＭＣ＜１０＞、ＭＣ＜１１＞の部分のレイアウト例を示した図である。図４において図２と対応する部分には同じ参照符号を付してあり、以下、両者のレイアウト上の相違点にのみ着目して説明する。
【００３９】
図２で示すレイアウトでは書込み用ワード線ＷＷＬ＜０＞，ＷＷＬ＜１＞と読み出し用ワード線ＲＷＬ＜０＞，ＲＷＬ＜１＞とが夫々メモリセルトランジスタの上方に互いに重なり合う状態で配置されている。一方、図４のレイアウトでは、読み出し用ワード線ＲＷＬ＜０＞、ＲＷＬ＜１＞が夫々書込み用ワード線ＷＷＬ＜０＞、ＷＷＬ＜１＞の真下の位置から移動され、夫々分岐部ＢＲＷＬ＜００＞，ＢＲＷＬ＜０１＞，ＢＲＷＬ＜１０＞，ＢＲＷＬ＜１１＞の部分でＴ字型となっている。
【００４０】
このように読み出し用ワード線ＲＷＬ＜０＞、ＲＷＬ＜１＞をメモリセルの部分で分岐させてＴ時型にすることにより、図４に示したように、各メモリセルトランジスタを図２のレイアウトに対して９０度回転させて、トランジスタのゲート幅方向を電源線ＧＮＤ＜０＞，ＧＮＤ＜１＞と平行に配置できるようになる。
【００４１】
このため、図３における第１配線層Ｍ０を介して接続されるドレイン側のコンタクトＣＸを、図４に示したように、トランジスタのゲート幅方向の近傍に配置できるようになる。また、これに伴って図２に示された分岐部ＢＧＮＤ＜００＞〜ＢＧＮＤ＜１１＞が不用となり、電源線ＧＮＤ＜０＞、ＧＮＤ＜１＞の形状も直線となり、図２のレイアウトにおける分岐部ＢＧＮＤ＜００＞〜ＢＧＮＤ＜１１＞のように横方向に引き出す必要がなく、パターンが単純になり、設計、プロセス上で都合がよい。また、分岐部ＢＧＮＤ＜０＞などが無くなるので、メモリセル１個当たりの電源線の長さが実質的に短くなり、電源線ＧＮＤ＜０＞、ＧＮＤ＜１＞の抵抗値がより小さくなる利点もある。また、このようなビット線の長手方向とメモリセルトランジスタのゲート幅方向とを一致させる配置とすることによりメモリセルトランジスタの形成領域を長方形型のレイアウトとすることにより、ビット線に直交する方向のメモリセルアレイ面積を減少させることができ、チップ面積を低減化することも出来る。
【００４２】
図４のレイアウトにおいても、電源線ＧＮＤ＜０＞、ＧＮＤ＜１＞はビット線ＢＬ＜０＞、ＢＬ＜１＞と同一方向に配設される構成となっている。このような電源線ＧＮＤ＜０＞、ＧＮＤ＜１＞の配設をとることにより、読み出し時において、例えばビット線ＢＬ＜０＞からは電源線ＧＮＤ＜０＞にのみ電流が流れ込み、他のビット線からは流れ込まない構造となる。このため、電源バウンスは最小限とすることができ、その先のセンスアンプに誤作動が生じることなく確実な読み出し動作を実現する。
【００４３】
図５に第１の実施形態における第３のレイアウト例を示す。本レイアウトは第１の実施形態で示した４個のメモリセルＭＣ＜００＞、ＭＣ＜０１＞、ＭＣ＜１０＞、ＭＣ＜１１＞におけるレイアウト例を示してたものである。図５において図４に対応する部分には同一の参照符号を付してあり、以下、両者のレイアウト上の相違点にのみ着目して説明する。
【００４４】
本レイアウト例では図５に示すように各メモリセルＭＣ＜００＞〜ＭＣ＜１１＞では、トランジスタのドレイン領域ＤＬ２に接続されたドレインコンタクトＣＤ２のほぼ真上方の位置に、第１配線層Ｍ０上に積層されるビアＶ１、第２配線層Ｍ１、及び第２配線層Ｍ１と第３配線層ＭＸのコンタクトＣＸの３層が積層されていることが特徴である。
【００４５】
このようにビアＶ１、第２配線層Ｍ１、及びコンタクトＣＸの３層を、ドレインコンタクトＣＤ２のほぼ真上方の位置に積層することが出来るのは、図４で示した第１のレイアウト例と同様にして、各メモリセルトランジスタを図２のレイアウト例と比較して９０°回転させたことによる。
【００４６】
つまり、図２で示すレイアウト例では、書き込み用ワード線ＷＷＬ＜０＞、ＷＷＬ＜１＞がドレインコンタクトＣＤ２と重複して配置され、かつ、図３に示すように、第２配線層Ｍ１と書き込み用ワード線ＷＷＬ＜０＞、ＷＷＬ＜１＞はプロセス上同時に積層されるため、図５で示すレイアウト例をとることは不可能であった。しかし、図５のように各メモリセルトランジスタのゲート幅方向がビット線ＢＬ＜０＞、ＢＬ＜１＞および電源線ＧＮＤ＜０＞、ＧＮＤ＜１＞とほぼ同一方向になるように配置することにより、図４のレイアウトより更に、書き込み用ワード線ＷＷＬ＜０＞、ＷＷＬ＜１＞と重複しないようにドレインコンタクトＣＤ２を形成することができるため、前記ビアＶ１、第２配線層Ｍ１、及びコンタクトＣＸの３層をその重複しないドレインコンタクトＣＤ２のほぼ真上方に配置することが出来る。
【００４７】
このような長方形型のレイアウトをとることにより、横方向のビット線に直交する方向の面積をさらに縮小することが出来るため、メモリセルアレイ面積を縮小でき、チップ面積をより縮小化することができる。また、上述のように第２配線層Ｍ１と書き込み用ワード線ＷＷＬは同時に同一のプロセスで積層されるため、パターンが単純であり、設計、プロセス、コスト面で都合が良い。
【００４８】
図６に第１の実施形態における第４のレイアウト例を示す。図６は図１における４個のメモリセルＭＣ＜００＞、ＭＣ＜０１＞、ＭＣ＜１０＞、ＭＣ＜１１＞部分のレイアウト例を示したものである。図６において図４と対応する部分には同じ参照符号を付してあり、以下、両者のレイアウト上の相違点にのみ着目して説明する。
【００４９】
図６に示すように、読み出し用ワード線ＲＷＬ＜１＞、ＲＷＬ＜３＞の夫々の分岐部であるＢＲＷＬ＜００＞，ＢＲＷＬ＜０１＞，ＢＲＷＬ＜１０＞，ＢＲＷＬ＜１１＞の他端と接続される、別に設けられた読み出し用ワード線ＲＷＬ＜０＞、ＲＷＬ＜２＞が、読み出し用ワード線ＲＷＬ＜０＞、ＲＷＬ＜１＞とほぼ同一方向に配置される。即ち、分岐部ＢＲＷＬ＜００＞〜ＢＲＷＬ＜１１＞から見てＨ字型に配置された事が特徴である。
【００５０】
つまり、メモリセルＭＣ＜００＞、ＭＣ＜０１＞においては読み出し用ワード線ＲＷＬ＜０＞、ＲＷＬ＜１＞の２本を用いて読み出すこととなる。同様にメモリセルＭＣ＜１０＞、ＭＣ＜１１＞についても読み出し用ワード線ＲＷＬ＜２＞、ＲＷＬ＜３＞を用いて読み出す。
【００５１】
例えばメモリセルＭＣ＜００＞を読み出す場合は、両読み出し用ワード線ＲＷＬ＜０＞、ＲＷＬ＜１＞が活性化されて、メモリセルＭＣ＜００＞およびＭＣ＜０１＞のメモリセルトランジスタのチャネルをオンとして、ビット線ＢＬ＜０＞に電流を流し、前記に示した経路により電源線ＧＮＤ＜０＞に電流を流し、その先につながった図示しないセンスアンプにより読み出しが達成される。
【００５２】
このように、各メモリセルＭＣ＜００＞〜ＭＣ＜１１＞において分岐部ＢＲＷＬ＜００＞〜ＢＲＷＬ＜１１＞から見た読み出し用ワード線ＲＷＬ＜０＞〜ＲＷＬ＜３＞をＨ字型とし、各メモリセル単位で読み出し用ワード線を２本に増加させることにより、確実な読み出し動作をすることが出来る。さらに、メモリセル単位で読み出し用ワード線の数が２倍となったことにより、各読み出し用ワード線ＲＷＬ＜０＞〜ＲＷＬ＜３＞の実効的な配線抵抗を下げ、読み出し用ワード線ＲＷＬ＜０＞〜ＲＷＬ＜３＞の動作速度を向上させることも出来る。
【００５３】
また、この第３のレイアウト例は図２、図４、図５で示した各メモリセル単位で１本の読み出し用ワード線ＲＷＬ＜０＞、ＲＷＬ＜１＞で読み出すレイアウト例に比べて、各メモリセル単位で２本の読み出し用ワード線ＲＷＬ＜０＞、ＲＷＬ＜１＞、ＲＷＬ＜３＞、ＲＷＬ＜３＞を用いて読み出す。そのため、ＲＷＬ＜０＞〜ＲＷＬ＜３＞の実効的な抵抗が、図２、図４、図５で示したレイアウト例の読み出し用ワード線ＲＷＬ＜０＞、ＲＷＬ＜１＞についての抵抗値に比べて１／２となるため、図６の読み出し用ワード線ＲＷＬ＜０＞〜ＲＷＬ＜３＞の動作速度を上記図２、図４、図５の読み出し用ワード線ＲＷＬ＜０＞、ＲＷＬ＜１＞の動作速度と同じに設定すれば、メモリセルアレイの読み出し用ワード線ＲＷＬ方向の規模を２倍としても同様の動作速度で読み出すことが可能となるので、チップ面積の低減、チップコストの低減が可能となる。
【００５４】
図７に第１の実施形態における第５のレイアウト例を示す。図７は図１における４個のメモリセルＭＣ＜００＞、ＭＣ＜０１＞、ＭＣ＜１０＞、ＭＣ＜１１＞のレイアウト例を示したものである。図７において図６と対応する部分には同じ参照符号を付してあり、以下、両者のレイアウト上の相違点にのみ着目して説明する。
【００５５】
本レイアウト例では図６に比べ図７に示すように各メモリセルＭＣ＜００＞〜ＭＣ＜１１＞について、ドレイン領域ＤＬ１に接続されたドレインコンタクトＣＤ１のほぼ真上方の位置に、第１配線層Ｍ０上に積層されるビアＶ１、第２配線層Ｍ１、及び第２配線層Ｍ１と第３配線層ＭＸのコンタクトＣＸの３層が積層されていることが特徴である。
【００５６】
このようなレイアウトとすることにより、図６のレイアウト例での確実な読み出し動作等の効果を保持しつつ、さらにビット線ＢＬ＜０＞、ＢＬ＜１＞の長手方向のレイアウト面積も縮小化することが出来る。
【００５７】
（第２の実施形態）
図８に本発明の第２の実施形態の回路構成を示す。本実施形態も、１Ｔｒ−１ＭＴＪ型メモリセルアレイとして構成された例である。メモリセルブロックＭＢ＜００＞、ＭＢ＜１０＞はそれぞれ共通の４本のビット線ＢＬ＜０＞〜ＢＬ＜３＞に対して構成され、一方のセルアレイブロックＭＢ＜００＞には４個のメモリセルＭＣ＜００＞〜ＭＣ＜０３＞が含まれ、他方のセルアレイブロックＭＢ＜１０＞にも４個のメモリセルＭＣ＜１０＞〜ＭＣ＜１３＞が含まれている。
【００５８】
メモリセルＭＣ＜００＞〜ＭＣ＜０３＞、ＭＣ＜１０＞〜ＭＣ＜１３＞にはそれぞれ磁気抵抗素子である強磁性トンネル素子即ちＭＴＪ素子ＭＴＪ＜００＞〜ＭＴＪ＜０３＞，ＭＴＪ＜１０＞〜ＭＴＪ＜１３＞およびメモリセルトランジスタＭＴＲ＜００＞〜ＭＴＲ＜０３＞，ＭＴＲ＜１０＞〜ＭＴＲ＜１３＞より構成される。図８において図１と対応する部分には同じ参照符号を付してあり、以下、両者の回路構成上の相違点にのみ着目して説明する。
【００５９】
本実施形態ではメモリセルブロック単位で２本のビット線に対して、１本の電源線が配置されていることが特徴である。即ち、図８のようにメモリセルブロックＭＢ＜００＞では、メモリセルＭＣ＜００＞、ＭＣ＜０１＞に共通して電源線ＧＮＤ＜０＞がビット線ＢＬ＜０＞、ＢＬ＜１＞とほぼ同一方向にノードＮ＜００＞を介して配置されており、メモリセルＭＣ＜０２＞、ＭＣ＜０３＞に共通して電源線ＧＮＤ＜１＞がビット線ＢＬ＜０＞、ＢＬ＜１＞とほぼ同一方向にノードＮ＜０１＞を介して配置されている。
【００６０】
さらに、図８のノードＮ＜０＞はメモリセルＭＣ＜００＞のメモリセルトランジスタＭＴＲ＜００＞の一端およびメモリセルＭＣ＜０１＞のメモリセルトランジスタＭＴＲ＜０１＞の一端に接続されている。同様に、ノードＮ＜０１＞は夫々メモリセルＭＣ＜０２＞、ＭＣ＜０３＞のメモリセルトランジスタＭＴＲ＜０２＞、ＭＴＲ＜０３＞の一端に接続されている。メモリセルブロックＭＢ＜１０＞についても同様である。
【００６１】
例えば、ビット線ＢＬ＜０＞及び書き込み用ワード線ＷＷＬ＜０＞に電流が流され、メモリセルＭＣ＜００＞について情報が書き込まれ、その後に情報を読み出す場合を考える。この読み出しは、読み出し用ワード線ＲＷＬ＜０＞に電流が流れるとメモリセルＭＣ＜００＞〜ＭＣ＜０３＞のメモリセルトランジスタＭＴＲ＜００＞〜ＭＴＲ＜０３＞がオンとなり、ビット線ＢＬ＜０＞に電流が流され、磁気抵抗素子ＭＴＪ＜００＞から直列に接続されたメモリセルトランジスタＭＴＲ＜００＞を通ってノードＮ＜００＞を介して電源線ＧＮＤ＜０＞に電流を流し、図には示していないがこの先に接続されたセンスアンプによって読み込まれることによって行われる。他のメモリセルＭＣ＜１０＞〜ＭＣ＜１３＞についても同様である。
【００６２】
本実施形態では、メモリセルブロックＭＢ＜００＞、ＭＢ＜０１＞単位では、２本のビット線ＢＬ＜０＞とＢＬ＜１＞、ＢＬ＜２＞とＢＬ＜３＞に対して１本の電源線ＧＮＤ＜０＞、ＧＮＤ＜１＞がノード＜００＞〜ノードＮ＜１１＞を介して配置されていることにより、図１の実施形態と比較すると、ビット線ＢＬ＜０＞〜ＢＬ＜３＞と垂直方向のセルアレイ面積を縮小することにより、チップ面積も縮小することが出来る。また、図１７に示す従来の１Ｔｒ−１ＭＴＪ型メモリセルアレイの等価回路では、例えばメモリブロックＭＢ＜００＞単位では、すべてのビット線ＢＬ＜０＞〜ＢＬ＜３＞からの電流が電源線ＧＮＤ＜０＞にのみ流れ込み、電源バウンスが大きく問題であった。これに対し、上述の通り本実施形態ではメモリセルブロック単位で２本のビット線に対して１本の電源線が配置されているので、電源バウンスを十分に減少させことが出来る。
【００６３】
図９に第２の実施形態に係わる第１のレイアウト例を示す。図９は図８における４個のメモリセルＭＣ＜００＞、ＭＣ＜０１＞、ＭＣ＜１０＞、ＭＣ＜１１＞のレイアウト例を示したものである。図９において図４と対応する部分には同じ参照符号を付してあり、以下、両者のレイアウト上の相違点にのみ着目して説明する。
【００６４】
図９に示すように、電源線ＧＮＤ＜０＞がビット線ＢＬ＜０＞、ＢＬ＜１＞とほぼ同一方向に配設され、ワード線方向に隣接するメモリセルＭＣ＜００＞とＭＣ＜０１＞、ＭＣ＜１０＞とＭＣ＜１１＞夫々のメモリセルトランジスタのソース領域ＣＤ１及び電源線ＧＮＤ＜０＞を共通に接続していることが特徴である。従って、図８の等価回路ではトランジスタＭＴＲ＜００＞とＭＴＲ＜０１＞のソースがノードＮ＜００＞で共通に接続されているようにしめされているが、図９のレイアウトに示すように、実際には、一方のトランジスタＭＴＲ＜００＞のソース領域は電源線ＧＮＤ＜０＞の一方の側端部近傍に接続され、他方のトランジスタＭＴＲ＜０１＞のソース領域は電源線ＧＮＤ＜０＞の他方の側端部近傍に接続されているので、これらの２個のトランジスタＭＴＲ＜００＞，ＭＴＲ＜０１＞からの電流が電源線ＧＮＤ＜０＞のある一点に集中することはない。他のノードＮ＜０１＞，Ｎ＜１０＞，Ｎ＜１１＞に関しても同様である。
【００６５】
このようなレイアウト例をとることにより、第１の実施形態における図２、図４乃至図７に示したレイアウトと比較して、ビット線ＢＬ＜０＞及びＢＬ＜１＞の長手方向と直交する方向のレイアウト面積を縮小し、チップ面積を縮小することが出来る。
【００６６】
また、本レイアウト例は電源線ＧＮＤ＜０＞の長手方向の中心線に対してビット線およびこれに関連して形成された各メモリセルが線対称となるような構造となっているので、電源線ＧＮＤ＜０＞に対して各トランジスタのソース領域ＤＬ２を共通に接続することが出来るので、同一のプロセスで積層でき、設計、プロセス、コスト等で都合が良いレイアウト例である。
【００６７】
図１０に第２の実施形態に係わる第２のレイアウト例を示す。図１０は図８における４個のメモリセルＭＣ＜００＞、ＭＣ＜０１＞、ＭＣ＜１０＞、ＭＣ＜１１＞のレイアウト例を示したものである。図１０において図５と対応する部分には同じ参照符号を付してあり、以下、両者のレイアウト上の相違点にのみ着目して説明する。
【００６８】
図１０に示すように、電源線ＧＮＤ＜０＞がビット線ＢＬ＜０＞、ＢＬ＜１＞とほぼ同一方向に配設され、ワード線方向に隣接するメモリセルＭＣ＜００＞とＭＣ＜０１＞、ＭＣ＜１０＞とＭＣ＜１１＞夫々のメモリセルトランジスタのソース領域ＣＤ１が共通に電源線ＧＮＤ＜０＞に接続されていること、及びドレイン領域ＤＬ２に接続されたドレインコンタクトＣＤ２のほぼ真上方の位置に、第１配線層Ｍ０上に積層されるビアＶ１、第２配線層Ｍ１、及び第２配線層Ｍ１と第３配線層ＭＸのコンタクトＣＸの３層が積層されていることが特徴である。
【００６９】
このように各メモリセルにおいて前記ビアＶ１、第２配線層Ｍ１、コンタクトＣＸの３層がドレインコンタクトＣＤ２のほぼ真上方の位置に積層されているので、図９のレイアウトと比較して、ビット線ＢＬ＜０＞、ＢＬ＜１＞の長手方向のレイアウト面積を更に縮小できる。また、本レイアウト例も図９と同様に、電源線ＧＮＤ＜０＞に対して線対称となるような構造となっているので、電源線ＧＮＤ＜０＞に対してソース領域ＤＬ１を共通に接続することが出来るので、同一のプロセスで積層でき、設計、プロセス、コスト等で都合が良いレイアウト例である。
【００７０】
図１１に第２の実施形態に係わる第３のレイアウト例を示す。図１１は図８における４個のメモリセルＭＣ＜００＞、ＭＣ＜０１＞、ＭＣ＜１０＞、ＭＣ＜１１＞のレイアウト例を示したものである。図１１において図６と対応する部分には同じ参照符号を付してあり、以下、両者のレイアウト上の相違点にのみ着目して説明する。
【００７１】
図１１に示すように、電源線ＧＮＤ＜０＞がビット線ＢＬ＜０＞、ＢＬ＜１＞とほぼ同一方向に配設され、ワード線方向に隣接するメモリセルＭＣ＜００＞とＭＣ＜０１＞、ＭＣ＜１０＞とＭＣ＜１１＞夫々のメモリセルトランジスタのソース領域ＣＤ１を電源線ＧＮＤ＜０＞と共通に接続していること、及び読み出し用ワード線ＲＷＬ＜１＞、ＲＷＬ＜３＞の夫々分岐部であるＢＲＷＬ＜００＞，ＢＲＷＬ＜０１＞，ＢＲＷＬ＜１０＞，ＢＲＷＬ＜１１＞の他端と接続される、別の読み出し用ワード線ＲＷＬ＜０＞、ＲＷＬ＜２＞が読み出し用ワード線ＲＷＬ＜０＞、ＲＷＬ＜１＞とほぼ同一方向に配置され、分岐部ＢＲＷＬ＜００＞〜ＢＲＷＬ＜１１＞から見てＨ字型に配置された事が特徴である。
【００７２】
このように、各メモリセルＭＣ＜００＞〜ＭＣ＜１１＞において分岐部ＢＲＷＬ＜００＞〜ＢＲＷＬ＜１１＞から見た読み出し用ワード線ＲＷＬ＜０＞〜ＲＷＬ＜３＞をＨ字型とし、各メモリセル単位で読み出し用ワード線を２本に増加させることにより、確実な読み出し動作をすることが出来る。さらに、メモリセル単位で読み出し用ワード線数が２倍となったことにより、各読み出し用ワード線ＲＷＬ＜０＞〜ＲＷＬ＜３＞の実効的な配線抵抗を下げ、ＲＷＬ＜０＞〜ＲＷＬ＜３＞の動作速度を向上させることも出来る。
【００７３】
また、本レイアウト例も電源線ＧＮＤ＜０＞に対して線対称となるような構造となっているので、電源線ＧＮＤ＜０＞に共通にソース領域ＤＬ１を接続することが出来るので、同一のプロセスで積層でき、設計、プロセス、コスト等で都合が良いレイアウト例である。
【００７４】
図１２に第２の実施形態に係わる第４のレイアウト例を示す。図１２は図８における４個のメモリセルＭＣ＜００＞、ＭＣ＜０１＞、ＭＣ＜１０＞、ＭＣ＜１１＞のレイアウト例を示したものである。図１２において図７と対応する部分には同じ参照符号を付してあり、以下、両者のレイアウト上の相違点にのみ着目して説明する。
【００７５】
図１２に示すように、読み出し用ワード線ＲＷＬ＜１＞、ＲＷＬ＜３＞の夫々の分岐部であるＢＲＷＬ＜００＞，ＢＲＷＬ＜０１＞，ＢＲＷＬ＜１０＞，ＢＲＷＬ＜１１＞の他端と接続される、別の読み出し用ワード線ＲＷＬ＜０＞、ＲＷＬ＜２＞が読み出し用ワード線ＲＷＬ＜０＞、ＲＷＬ＜１＞とほぼ同一方向であり、分岐部ＢＲＷＬ＜００＞〜ＢＲＷＬ＜１１＞から見てＨ字型に配置された事、及びビアＶ１、第２配線層Ｍ１、コンタクトＣＸの３層がドレインコンタクトＣＤ１のほぼ真上方の位置に積層されているのが特徴である。
【００７６】
このように、各メモリセルＭＣ＜００＞〜ＭＣ＜１１＞において分岐部ＢＲＷＬ＜００＞〜ＢＲＷＬ＜１１＞から見た読み出し用ワード線ＲＷＬ＜０＞〜ＲＷＬ＜３＞をＨ字型とし、各メモリセル単位で読み出し用ワード線を２本に増加させることにより、確実な読み出し動作をすることが出来る。さらに、メモリセル単位で読み出し用ワード線数が２倍となったことにより、各読み出し用ワード線ＲＷＬ＜０＞〜ＲＷＬ＜３＞の実効的な配線抵抗を下げ、ＲＷＬ＜０＞〜ＲＷＬ＜３＞の動作速度を向上させることも出来る。
【００７７】
また、各メモリセルにおいて前記ビアＶ１、第２配線層Ｍ１、コンタクトＣＸの３層が一つのドレインコンタクトＣＤ１のほぼ真上方の位置に積層されているので、図１１のレイアウトと比較して、ビット線ＢＬ＜０＞、ＢＬ＜１＞の長手方向のレイアウト面積を縮小できる。
【００７８】
（第３の実施形態）
図１３に本発明の第３の実施形態の回路構成を示す。本実施形態は、１Ｔｒ−１ＭＴＪ型メモリセルアレイとして構成した例である。図１３において、一方のセルアレイブロックＭＢ＜００＞には４個のメモリセルＭＣ＜００＞〜ＭＣ＜０３＞が含まれ、他方のセルアレイブロックＭＢ＜１０＞にも４個のメモリセルＭＣ＜１０＞〜ＭＣ＜１３＞が含まれている。メモリセルＭＣ＜００＞〜ＭＣ＜０３＞、ＭＣ＜１０＞〜ＭＣ＜１３＞にはそれぞれ磁気抵抗素子である１個の強磁性トンネル素子即ちＭＴＪ素子ＭＴＪ＜００＞〜ＭＴＪ＜０３＞，ＭＴＪ＜１０＞〜ＭＴＪ＜１３＞および１個のメモリセルトランジスタＭＴＲ＜００＞〜ＭＴＲ＜０３＞，ＭＴＲ＜１０＞〜ＭＴＲ＜１３＞が含まれる。
【００７９】
図１３において図８と対応する部分には同じ参照符号を付してあり、以下、両者の回路構成上の相違点にのみ着目して説明する。
【００８０】
本実施形態ではメモリセルブロックＭＢ＜００＞，ＭＢ＜１０＞に夫々書込み用、読み出し用のワード線とほぼ同一方向に新たな電源線ＧＮＤ＜１０＞、ＧＮＤ＜１１＞が夫々加えられ、４本のビット線ＢＬ＜０＞〜ＢＬ＜３＞に対して、各メモリセルブロックに３本の電源線が配置されていることが特徴である。
【００８１】
即ち、図１３のようにメモリセルブロックＭＢ＜００＞では、メモリセルＭＣ＜００＞とＭＣ＜０１＞のメモリセルトランジスタＭＴＲ＜００＞、ＭＴＲ＜０１＞の一端が夫々ノードＮ＜００＞、ノードＮ＜０２＞を介して電源線ＧＮＤ＜１０＞に接続され、さらに電源線ＧＮＤ＜００＞がノードＮ＜０１＞を介して電源線ＧＮＤ＜１０＞に接続されている。また、メモリセルＭＣ＜０２＞とＭＣ＜０３＞のメモリセルトランジスタＭＴＲ＜０２＞、ＭＴＲ＜０３＞の一端が夫々ノードＮ＜０３＞、ノードＮ＜０５＞を介して電源線ＧＮＤ＜１０＞に接続され、さらに電源線ＧＮＤ＜０１＞がノードＮ＜０４＞を介して電源線ＧＮＤ＜１０＞接続されている。
【００８２】
さらに、図１３に示すようにノードＮ＜００＞は、メモリセルＭＣ＜００＞のメモリセルトランジスタＭＴＲ＜００＞の一端、メモリセルＭＣ＜０１＞のメモリセルトランジスタＭＴＲ＜０１＞の一端、電源線ＧＮＤ＜００＞、及び電源線ＧＮＤ＜１０＞に接続されている。ノードＮ＜０３＞はメモリセルＭＣ＜０２＞のメモリセルトランジスタＭＴＲ＜０２＞の一端、メモリセルＭＣ＜０３＞のメモリセルトランジスタＭＴＲ＜０３＞の一端、電源線ＧＮＤ＜０１＞、及び電源線ＧＮＤ＜１０＞に接続されている。メモリセルブロックＭＢ＜１０＞についても同様である。
【００８３】
例えば、ビット線ＢＬ＜０＞及び書き込み用ワード線ＷＷＬ＜０＞に電流を流し、メモリセルＭＣ＜００＞について情報が書き込まれ、その後に情報を読み出す場合は、読み出し用ワード線ＲＷＬ＜０＞に電流が流れるとメモリセルＭＣ＜００＞〜ＭＣ＜０３＞のメモリセルトランジスタＭＴＲ＜００＞〜ＭＴＲ＜０３＞がオンとなり、ビット線ＢＬ＜０＞に電流が流され、磁気抵抗素子ＭＴＪ＜００＞から直列に接続されたメモリセルトランジスタＭＴＲ＜００＞を通ってノードＮ＜００＞を介して電源線ＧＮＤ＜０＞及び電源線ＧＮＤ＜１０＞に電流を流し、図には示していないがこの先に接続されたセンスアンプによって読み込まれることによって行われる。他のメモリセルＭＣ＜０１＞〜ＭＣ＜１３＞についても同様である。
【００８４】
本実施形態では、メモリセルブロックＭＢ＜００＞単位では、２本のビット線ＢＬ＜０＞とＢＬ＜１＞、ＢＬ＜２＞とＢＬ＜３＞に対して３本の電源線ＧＮＤ＜００＞、ＧＮＤ＜０１＞、ＧＮＤ＜１１＞がノードＮ＜００＞、ノードＮ＜０４＞を介して配置されていることにより、ビット線ＢＬ＜０＞〜ＢＬ＜３＞から電源線ＧＮＤ＜００＞，ＧＮＤ＜０１＞に流入する電流を更に電源線ＧＮＤ＜１０＞に分散させることができる。メモリセルブロックＭＢ＜１０＞に設けられた３本目の電源線ＧＮＤ＜１１＞についても同様である。
【００８５】
上述の通り本実施形態ではメモリセルブロック単位で４本のビット線に対して３本の電源線が配置されているので、電源バウンスを十分に減少させることが出来る。
【００８６】
（第４の実施形態）
図１４に本発明の第４の実施形態の回路構成を示す。本実施形態は、１Ｔｒ−１ＭＴＪ型メモリセルアレイとして構成されている。メモリセルブロックＭＢ＜１０＞、ＭＢ＜２０＞のレイアウト例は図１５に示す。一方のセルアレイブロックＭＢ＜１０＞には４個のメモリセルＭＣ＜１０＞〜ＭＣ＜１３＞が含まれ、他方のセルアレイブロックＭＢ＜２０＞にも４個のメモリセルＭＣ＜２０＞〜ＭＣ＜２３＞が含まれている。メモリセルＭＣ＜１０＞〜ＭＣ＜１３＞、ＭＣ＜２０＞〜ＭＣ＜２３＞は、それぞれ磁気抵抗素子である１個の強磁性トンネル素子即ちＭＴＪ素子ＭＴＪ＜１０＞〜ＭＴＪ＜１３＞，ＭＴＪ＜２０＞〜ＭＴＪ＜２３＞および１個のメモリセルトランジスタＭＴＲ＜１０＞〜ＭＴＲ＜１３＞，ＭＴＲ＜２０＞〜ＭＴＲ＜２３＞より構成される。図１４において図８と対応する部分には同じ参照符号を付してあり、以下、両者の回路構成上の相違点にのみ着目して説明する。
【００８７】
本実施形態では、図１３の実施形態におけるセルアレイブロックＭＢ＜００＞，ＭＢ＜１０＞夫々に対応して設けられた２本の電源線ＧＮＤ＜１０＞，ＧＮＤ＜１１＞を、２つのセルアレイブロックに対して１本に纏めて用いられる。このため、一方のセルアレイブロックＭＢ＜００＞のメモリセルトランジスタのソースと他方のセルアレイブロックＭＢ＜１０＞のメモリセルトランジスタのソースとを互いに近接配置することがレイアウト上で重要となる。
【００８８】
即ち、図１４において、２つのセルアレイブロックＭＢ＜１０＞，ＭＢ＜２０＞に対して、ワード線ＷＷＬ＜１＞、ＷＷＬ＜２＞、ＲＷＬ＜１＞、ＲＷＬ＜２＞とほぼ同一方向でさらにビット線ＢＬ＜０＞〜ＢＬ＜３＞に沿って隣接する各メモリセルトランジスタＭＴＲ＜１０＞〜ＭＴＲ＜２３＞の一端、及び電源線ＧＮＤ＜００＞、ＧＮＤ＜０１＞に共通の電源線ＧＮＤ＜１１＞を配設したことが特徴である。
【００８９】
即ち、図１４のようにメモリセルブロックＭＢ＜１０＞では、メモリセルＭＣ＜１０＞のメモリセルトランジスタＭＴＲ＜１０＞の一端がノードＮ＜１０＞を介して、メモリセルＭＣ＜１１＞ではトランジスタＭＴＲ＜１１＞の一端がノードＮ＜１２＞を介して電源線ＧＮＤ＜１１＞に接続され、さらに電源線ＧＮＤ＜００＞がノードＮ＜１１＞を介して電源線ＧＮＤ＜１１＞接続されている。
【００９０】
また、メモリセルＭＣ＜１２＞ではメモリセルトランジスタＭＴＲ＜１２＞の一端がノードＮ＜１３＞を介して、メモリセルＭＣ＜１３＞ではノードＮ＜１５＞を介して電源線ＧＮＤ＜１１＞に接続され、さらに電源線ＧＮＤ＜０１＞がノードＮ＜１４＞を介して電源線ＧＮＤ＜１１＞に接続されていることが特徴である。また、メモリセルブロックＭＢ＜２０＞についても夫々のメモリセルトランジスタが同じノードを介して電源線ＧＮＤ＜１１＞に接続されるとともに、電源線ＧＮＤ＜００＞，ＧＮＤ＜０１＞と共通に接続される。
【００９１】
例えば、ビット線ＢＬ＜０＞及び書き込み用ワード線ＷＷＬ＜１＞に電流が流され、メモリセルＭＣ＜１０＞について情報が書き込まれ、その後に情報を読み出す場合は、読み出し用ワード線ＲＷＬ＜１＞に電流が流れるとメモリセルＭＣ＜１０＞〜ＭＣ＜１３＞のメモリセルトランジスタＭＴＲ＜１０＞〜ＭＴＲ＜１３＞がオンとなり、例えばビット線ＢＬ＜０＞に電流が流され、磁気抵抗素子ＭＴＪ＜１０＞から直列に接続されたメモリセルトランジスタＭＴＲ＜１０＞を通ってノードＮ＜１０＞を介して電源線ＧＮＤ＜００＞及び電源線ＧＮＤ＜１１＞に電流を流し、図には示していないがこの先に接続されたセンスアンプによって情報が読み出される。他のメモリセルＭＣ＜１１＞〜ＭＣ＜２３＞についても同様である。
【００９２】
本実施形態では、各メモリセルブロックＭＢ＜１０＞、ＭＢ＜２０＞単位では、２本のビット線ＢＬ＜０＞とＢＬ＜１＞、ＢＬ＜２＞とＢＬ＜３＞に対して実質的に３本の電源線ＧＮＤ＜００＞、ＧＮＤ＜０１＞、ＧＮＤ＜１１＞がノードＮ＜１０＞〜ノードＮ＜１５＞を介して配置されていることにより、図１３の実施態様と同様に電源バウンスを軽減できると共に、ビット線ＢＬ＜０＞〜ＢＬ＜３＞の長手方向の電源線の本数が減少するため、セルアレイ面積を更に縮小することが出来る。
【００９３】
図１５は図１４の第４の実施形態に係わるレイアウト例を示す。図１５は図１４における４個のメモリセルＭＣ＜１０＞、ＭＣ＜１１＞、ＭＣ＜２０＞、ＭＣ＜２１＞およびこれらのメモリセルＭＣ＜１０＞〜ＭＣ＜２１＞を最小単位のレイアウトとしてビット線ＢＬ＜０＞、ＢＬ＜１＞と同一方向に続くべき２個のメモリセルＭＣ＜００＞、ＭＣ＜０１＞のレイアウト例を示したものである。図１５において図２と対応する部分には同じ参照符号を付してあり、以下、両者のレイアウト上の相違点にのみ着目して説明する。
【００９４】
図１５に示したレイアウト例では、ビット線ＢＬ＜０＞に沿って隣接したセルアレイブロックＭＢ＜００＞、ＭＢ＜１０＞内の素子として配置されたメモリセルＭＣ＜００＞とメモリセルＭＣ＜１０＞との間に形成されたスペースを利用して、夫々のメモリセルのトランジスタのドレインに接続されるコンタクトを配置している。即ち、図３を参照して説明したように、メモリセルＭＣ＜００＞のメモリセルトランジスタＭＴＲ＜００＞のドレインＤＬ２とＭＴＪ素子ＭＴＪ＜００＞との接続用のコンタクトＣＸがこのスペース内に形成される。同様に、同じスペースを利用して、メモリセルＭＣ＜１０＞のメモリセルトランジスタＭＴＲ＜１０＞とＭＴＪ素子ＭＴＪ＜１０＞との接続用のコンタクトＣＸが形成されることは図２で示したレイアウト例と同様である。
【００９５】
しかし、さらに本レイアウト例では、書き込み用ワード線ＷＷＬ＜０＞〜ＷＷＬ＜２＞及び読み出し用ワード線ＲＷＬ＜０＞〜ＲＷＬ＜３＞に沿って隣接するメモリセルＭＣ＜１０＞とＭＣ＜２０＞、メモリセルＭＣ＜１１＞とＭＣ＜２１＞のワード線とほぼ同一方向の共通の電源線ＧＮＤ＜１１＞を配設したことが特徴である。
【００９６】
このように、電源線ＧＮＤ＜１１＞をワード線に沿って隣接するメモリセルＭＣ＜１０＞〜ＭＣ＜２１＞で共有するので、ビット線ＢＬ＜０＞、ＢＬ＜１＞の長手方向のレイアウト面積を縮小できる。また、電源線ＧＮＤ＜１１＞に対してメモリセルＭＣ＜１０＞〜ＭＣ＜２１＞のソース領域ＤＬ１を共通に接続することが出来るので、同一のプロセスで積層でき、設計、プロセス、コスト等で都合が良いという効果を有する。
【００９７】
尚、以上の各実施形態では磁気抵抗素子としてＭＴＪ素子を用いた例を示したが、磁気抵抗素子として例えばＧＭＲ（Ｇｉａｎｔ　ｍａｇｎｅｔｏ　ｒｅｓｉｓｔｉｖｅ）素子等を用いても同様の効果を得ることが出来る。
【００９８】
【発明の効果】
以上詳述したようにこの発明によれば、電源線の電源バウンスを最小化し、読み出しマージンが向上する半導体記憶装置を提供することが出来る。
【図面の簡単な説明】
【図１】本発明第の１の実施形態に係わる１Ｔｒ−１ＭＴＪ型メモリセルアレイの第１の等価回路図。
【図２】第１の実施形態に係るＭＲＡＭの第１のレイアウト例。
【図３】図２のＩＩＩ―ＩＩＩ’線で切って矢印で示す方向に見たＭＲＡＭのメモリセルの断面構造を示す断面図。
【図４】第１の実施形態に係わる第２のレイアウト例。
【図５】第１の実施形態に係わる第３のレイアウト例。
【図６】第１の実施形態に係わる第４のレイアウト例。
【図７】第１の実施形態に係わる第５のレイアウト例。
【図８】本発明の第２の実施形態に係わる１Ｔｒ−１ＭＴＪ型メモリセルアレイの第２の等価回路図。
【図９】第２の実施形態に係わる第１のレイアウト例。
【図１０】第２の実施形態に係わる第２のレイアウト例。
【図１１】第２の実施形態に係わる第３のレイアウト例。
【図１２】第２の実施形態に係わる第４のレイアウト例。
【図１３】本発明の第３の実施形態に係わる１Ｔｒ−１ＭＴＪ型メモリセルアレイの第３の等価回路図。
【図１４】本発明の第４の実施形態に係わる１Ｔｒ−１ＭＴＪ型メモリセルアレイの第４の等価回路図。
【図１５】第４の実施形態に係わるレイアウト例。
【図１６】従来の１Ｔｒ−１ＭＴＪ型メモリセルの等価回路図。
【図１７】従来の１Ｔｒ−１ＭＴＪ型メモリセルアレイの第１の等価回路図。
【図１８】図１７の等価回路に係わるレイアウト例。
【図１９】従来の１Ｔｒ−１ＭＴＪ型メモリセルの断面構造図。
【図２０】従来の１Ｔｒ−１ＭＴＪ型メモリセルアレイの第２の等価回路図。
【図２１】図２０の等価回路に係わるレイアウト例。
【符号の説明】
ＭＢ＜００＞、ＭＢ＜１０＞，ＭＢ＜２０＞　…　セルアレイブロック、
ＭＣ＜００＞〜ＭＣ＜２３＞　…　メモリセル、
ＭＴＪ＜００＞〜ＭＴＪ＜２３＞　…　強磁性トンネル素子、
ＭＴＲ＜００＞〜ＭＴＲ＜２３＞　…　メモリセルトランジスタ、
ＢＬ＜０＞〜ＢＬ＜３＞　…　ビット線、
ＷＷＬ＜０＞〜ＷＷＬ＜２＞　…　書き込み用ワード線、
ＲＷＬ＜０＞〜ＲＷＬ＜２＞　…　読み出し用ワード線、
ＧＮＤ＜０＞、ＧＮＤ＜１＞　…　電源線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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