(57)【要約】【課題】分割駆動しているドライバ間の輝度段差を十分小さくすることができる電流出力型駆動回路およびそれを備えたディスプレイデバイスを提供する。【解決手段】ディスプレイパネル１０２の各分割領域に対応して設けられた複数のドライバ１０１−１〜１０１−ｎを有し、各ドライバは、供給される基準電流ＩＲＥＦを駆動電流としてディスプレイパネル１０２の対応する分割領域ＤＲＶＡ１〜ＤＲＶＡｎに出力する出力回路と、基準電流入力端子から入力した基準電流をサンプルホールドした後、出力回路に供給する基準電流源回路２００−１〜２００−ｎを有し、基準電流入力端子が他のドライバの基準電流入力端子と共通の電流配線ＣＭＬ１により接続され、各ドライバの基準電流源回路には、基準電流が時分割で分配される。【選択図】　　　図１
2004109163.tif 000002
【特許請求の範囲】
【請求項１】
複数の領域に分割して分担された駆動対象に対して駆動電流を出力する電流出力型駆動回路であって、
上記駆動対象の各分担領域に対応して設けられた複数のドライバを有し、
上記各ドライバは、
供給される基準電流と画像データに応じた上記駆動電流を上記駆動対象の対応する分担領域に出力する出力手段と、
基準電流入力端子から入力した基準電流をサンプルホールドした後、上記出力手段に供給する基準電流源回路と
を有する
電流出力型駆動回路。
【請求項２】
上記基準電流源回路は、制御信号に応じて上記基準電流をサンプルホールドする電流メモリを含むカレントサンプリング回路と、
上記カレントサンプリング回路の電流メモリの上記基準電流の書き込みおよび読み出し動作を制御する制御信号を上記カレントサンプリング回路に出力する制御回路と
を少なくとも有する請求項１記載の電流出力型駆動回路。
【請求項３】
上記カレントサンプリング回路は、第１電流メモリおよび第２電流メモリを含み、
上記制御回路は、上記第１電流メモリと第２電流メモリに上記基準電流入力端子から入力する基準電流の書き込みと、書き込んだ基準電流の読み出しを交互に行うように上記制御信号を上記カレントサンプリング回路に出力する
請求項２記載の電流出力型駆動回路。
【請求項４】
上記出力手段は、複数の電流出力型のディジタル・アナログ変換回路を含み、
上記基準電流源回路のカレントサンプリング回路の電流メモリから読み出された基準電流をさらに複製または時分割で分配することで複数の基準電流に増やす手段を、有し、
上記複数の基準電流は、上記複数のディジタル・アナログ変換回路に供給される
請求項２記載の電流出力型駆動回路。
【請求項５】
上記各ドライバは、入力データに応じて、複数チャネルの電流を出力するドライバであって、
上記入力データを保持するレジスタアレイをさらに有し、
上記基準電流源回路のサンプルホールドした基準電流をさらに複製または時分割で分配することで複数の基準電流に増やす手段を有し、
上記出力手段は、
上記複数の基準電流を受けて、上記レジスタアレイの保持データに応じた電流を出力する複数の変換回路と、
上記変換回路の出力電流に応じて、交互に電流書き込みモードと電流読み出しモードで動作する第１群の電流サンプリング回路と第２群の電流サンプリング回路とを有する電流出力回路と
を有する
請求項４記載の電流出力型駆動回路。
【請求項６】
上記入力データは、ディジタル画像データであり、
上記画像データの動作が停止している垂直ブランキング期間に基準電流の上記各ドライバへの分配を行う手段を有し、
上記各ドライバは、上記画像データの転送に伴いディジタルノイズが発生している垂直ブランキング期間後においては各ドライバの基準電流源回路に保持した電流を基準電流として用いる
請求項５記載の電流出力型駆動回路。
【請求項７】
複数の領域に分割して分担された駆動対象に対して駆動電流を出力する電流出力型駆動回路であって、
上記駆動対象の各分担領域に対応して設けられた複数のドライバを有し、
上記各ドライバは、
供給される基準電流を上記駆動電流として上記駆動対象の対応する分担領域に出力する出力手段と、
基準電流入力端子から入力した基準電流をサンプルホールドした後、上記出力手段に供給する基準電流源回路と
を有し、かつ、
上記基準電流入力端子が他のドライバの基準電流入力端子と共通の電流配線により接続され、
上記各ドライバの基準電流源回路には、基準電流が時分割で分配される
電流出力型駆動回路。
【請求項８】
上記各ドライバは、基準電流分配開始を示す信号を受けると、上記基準電流入力端子から上記基準電流を上記基準電流源回路に取り込み、基準電流分配開始を示す信号を次段のドライバ回路に出力する
請求項７記載の電流出力型駆動回路。
【請求項９】
上記各ドライバは、データメモリを有し、データの書き込み開始を示す第１の信号を受けると、入力データを上記データメモリに書き込み、データの書き込み開始を示す上記第１の信号を次段のドライバに出力し、かつ、基準電流分配開始を示す第２の信号を受けると、上記第１の信号に同期して上記基準電流入力端子から上記基準電流を上記基準電流源回路に取り込み、基準電流分配開始を示す上記第２の信号を次段のドライバ回路に出力する
請求項８記載の電流出力型駆動回路。
【請求項１０】
上記基準電流源回路は、制御信号に応じて上記基準電流をサンプルホールドする電流メモリを含むカレントサンプリング回路と、
上記カレントサンプリング回路の電流メモリの上記基準電流の書き込みおよび読み出し動作を制御する制御信号を上記カレントサンプリング回路に出力する制御回路と
を少なくとも有する請求項７記載の電流出力型駆動回路。
【請求項１１】
上記カレントサンプリング回路は、第１電流メモリおよび第２電流メモリを含み、
上記制御回路は、上記第１電流メモリと第２電流メモリに上記基準電流入力端子から入力する基準電流の書き込みと、書き込んだ基準電流の読み出しを交互に行うように上記制御信号を上記カレントサンプリング回路に出力する
請求項１０記載の電流出力型駆動回路。
【請求項１２】
上記出力手段は、複数の電流出力型のディジタル・アナログ変換回路を含み、
上記基準電流源回路のカレントサンプリング回路の電流メモリから読み出された基準電流をさらに複製または時分割で分配することで複数の基準電流に増やす手段を、有し、
上記複数の基準電流は、上記複数のディジタル・アナログ変換回路に供給される
請求項１０記載の電流出力型駆動回路。
【請求項１３】
少なくともマスタとなる上記ドライバの基準電流源回路は、基準電流を生成して上記共通の電流配線に供給する基準電流発生回路を含む
請求項７記載の電流出力型駆動回路。
【請求項１４】
少なくともマスタとなる上記ドライバの基準電流源回路は、基準電流を生成して上記共通の電流配線に供給する基準電流発生回路を含む
請求項１０記載の電流出力型駆動回路。
【請求項１５】
上記各ドライバは、入力データに応じて、複数チャネルの電流を出力するドライバであって、
上記入力データを保持するレジスタアレイをさらに有し、
上記基準電流源回路のサンプルホールドした基準電流をさらに複製または時分割で分配することで複数の基準電流に増やす手段を有し、
上記出力手段は、
上記複数の基準電流を受けて、上記レジスタアレイの保持データに応じた電流を出力する複数の変換回路と、
上記変換回路の出力電流に応じて、交互に電流書き込みモードと電流読み出しモードで動作する第１群の電流サンプリング回路と第２群の電流サンプリング回路とを有する電流出力回路と
を有する
請求項７記載の電流出力型駆動回路。
【請求項１６】
上記入力データは、ディジタル画像データであり、
上記画像データの動作が停止している垂直ブランキング期間に基準電流の上記各ドライバへの分配を行う手段を有し、
上記各ドライバは、上記画像データの転送に伴いディジタルノイズが発生している垂直ブランキング期間後においては各ドライバの基準電流源回路に保持した電流を基準電流として用いる
請求項１５記載の電流出力型駆動回路。
【請求項１７】
上記基準電流の配線はシールド用の電源配線の間に配置されている
請求項７記載の電流出力型駆動回路。
【請求項１８】
上記基準電流の配線は、シールド用電源層を含む多層配線の場合、当該シールド用電源層の上層に配置されている
請求項７記載の電流出力型駆動回路。
【請求項１９】
各ドライバの基準電流をサンプルホールドする回路が全てオフしたときに、上記共通の基準電流配線の電位が大幅に変動することを抑制する手段を有する
請求項７記載の電流出力型駆動回路。
【請求項２０】
上記基準電流を複数の基準電流に増やす手段は、入力段に配置された抵抗素子を含む定電流源と、出力段に上記出力手段の出力部に対応するように並列に配置され、抵抗素子を含む複数の基準電流源から構成されたカレントミラー回路を有し、
上記複数の基準電流源のうち両端部に配置される基準電流源の抵抗素子が上記定電流源の抵抗素子の近傍に配置されている
請求項１２記載の電流出力型駆動回路。
【請求項２１】
上記基準電流源を構成する抵抗素子を分割して各々が襷がけとなるようにレイアウトされている
請求項２０記載の電流出力型駆動回路。
【請求項２２】
複数の領域に分割して分担されたディスプレイパネルの当該分担領域に対して駆動電流を出力するディスプレイデバイスであって、
上記ディスプレイパネルの各分担領域に対応して設けられた複数のドライバを有し、
上記各ドライバは、
供給される基準電流を上記駆動電流として上記ディスプレイパネルの対応する分担領域に出力する出力手段と、
基準電流入力端子から入力した基準電流をサンプルホールドした後、上記出力手段に供給する基準電流源回路と
を有する
ディスプレイデバイス。
【請求項２３】
複数の領域に分割して分担されたディスプレイパネルの当該分担領域に対して駆動電流を出力するディスプレイデバイスであって、
上記ディスプレイパネルの各分割領域に対応して設けられた複数のドライバを有し、
上記各ドライバは、
供給される基準電流を上記駆動電流として上記ディスプレイパネルの対応する分担領域に出力する出力手段と、
基準電流入力端子から入力した基準電流をサンプルホールドした後、上記出力手段に供給する基準電流源回路と
を有し、かつ、
上記基準電流入力端子が他のドライバの基準電流入力端子と共通の電流配線により接続され、
上記各ドライバの基準電流源回路には、基準電流が時分割で分配される
ディスプレイデバイス。
【請求項２４】
上記各ドライバは、基準電流分配開始を示す信号を受けると、上記基準電流入力端子から上記基準電流を上記基準電流源回路に取り込み、基準電流分配開始を示す信号を次段のドライバ回路に出力する
請求項２３記載のディスプレイデバイス。
【請求項２５】
上記各ドライバは、データメモリを有し、データの書き込み開始を示す第１の信号を受けると、入力データを上記データメモリに書き込み、データの書き込み開始を示す上記第１の信号を次段のドライバに出力し、かつ、基準電流分配開始を示す第２の信号を受けると、上記第１の信号に同期して上記基準電流入力端子から上記基準電流を上記基準電流源回路に取り込み、基準電流分配開始を示す上記第２の信号を次段のドライバ回路に出力する
請求項２３記載のディスプレイデバイス。
【請求項２６】
上記基準電流の配線はシールド用の電源配線の間に配置されている
請求項２３記載のディスプレイデバイス。
【請求項２７】
上記基準電流の配線は、シールド用電源層を含む多層配線の場合、当該シールド用電源層の上層に配置されている
請求項２３記載のディスプレイデバイス。
【請求項２８】
各ドライバの基準電流をサンプルホールドする回路が全てオフしたときに、上記共通の基準電流配線の電位が大幅に変動することを抑制する手段を有する
請求項２３記載のディスプレイデバイス。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、たとえば有機ＥＬ（Ｅｌｅｃｔｒｏｌｕｍｉｎｅｓｃｅｎｃｅ）　ディスプレイデバイスに適した基準電流の時分割分配方式を採用した電流出力型駆動回路およびそれを備えたディスプレイデバイスに関するものである。
【０００２】
【従来の技術】
液晶ディスプレイやＰＤＰ（プラズマディスプレイパネル）などの薄型の表示パネルが商品化されているが、近年、自発光のため、鮮やかなコントラストで視野角が広く応答性が良く、バックライトが不要で薄型化に適している有機ＥＬディスプレイパネルが注目を集めている。
有機ＥＬディスプレイパネルには、輝度ムラが発生しやすく大型化が困難であり、発光体の有機物の劣化が発生しやすく、鮮やかな赤を出しにくいなどの問題点があるが、インチサイズにおいては実用化段階に入り、材料や製造技術や駆動回路の進歩により、近年、１３〜１７インチサイズの試作パネルの発表が相次いでいる。
【０００３】
有機ＥＬ素子は、ダイオードのような曲線的な電流＿電圧特性をもっており、輝度＿電流特性は直線的な比例関係をもっている。
このように有機ＥＬ素子や薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ）には、しきい電圧があって、ばらつきが大きい。このため、有機ＥＬディスプレイパネルでは、液晶ディスプレイのような電圧制御の駆動回路ではなく、輝度と比例関係をもつ電流制御の駆動回路を用いることで、ディスプレイパネルの輝度ムラを小さくすることが提案されている。
【０００４】
パーソナルコンピュータ（パソコン）やテレビジョン（ＴＶ）などの用途の液晶パネルでは、多ビットの高階調表示が要求される。
パネル上に形成される低温ポリシリコンＴＦＴの回路だけでは多ビットのディジタル／アナログコンバータ（ＤＡＣ）などの複雑な回路を作成することは困難なため、垂直方向のデータ線を駆動する電圧出力型のドライバＩＣをパネルの周辺部に接着してモジュール化することが行われている。
【０００５】
ところで、大型のディスプレイパネルの駆動回路においては、複数のドライバを使用して分割して画面を駆動することが行われている。このような場合、ドライバ間に特性ばらつきが存在すると、分割して駆動している画面の境界線に輝度の段差が発生するという問題がある。
液晶ディスプレイの場合には、データ線ドライバは電圧出力型である。このため、基準電圧の配線ラインをドライバ集積回路（ドライバＩＣ）間で共通に接続するという簡単な方法で、輝度段差を非常に小さくすることが可能である。
【０００６】
図２１は、液晶ディスプレイ用のデータ線ドライバなどで用いられている基準電圧発生回路を示す回路図である。
この基準電圧発生回路は、電源電圧ＶＤＤの供給ラインと接地ラインＧＮＤとの間に直列に接続された抵抗素子Ｒ０〜Ｒ７の抵抗分割によりＶ０、Ｖ８、‥‥、Ｖ６４の９つの基準電圧を発生している。そして、これらの基準電圧間をさらにＤＡＣなどによりさらに細かく補間して、例えば８等分することにより、６４階調の電圧出力を得ることができる。
この基準電圧発生回路をドライバＩＣ内に設けた場合、抵抗の絶対値がドライバＩＣ毎にばらついたとしても、基準電圧出力は抵抗比で決まるためドライバＩＣ間でばらつくことはほとんどあり得ない。
【０００７】
図２２は、電圧出力型データ線ドライバにおける基準電圧のドライバＩＣ間接続方式を説明するための図である。
この場合、ディスプレイパネルＰＮＬはｎ個のドライバＩＣ１〜ｎによって分割して駆動される。
たとえドライバＩＣ間で基準電圧出力のばらつきがあったとしても、図２２に示すように、Ｖ０、Ｖ８、‥‥、Ｖ６４の基準電圧毎に全部のドライバＩＣの基準電圧の端子を接続してしまえば、基準電圧毎に平均化された電圧が全部のドライバＩＣ１〜ｎに供給されることになる。
このため、分割して駆動している画面の境界線に問題となるレベルの輝度段差が発生することはない。
【０００８】
ところで、有機ＥＬディスプレイの場合には、データ線ドライバは電流出力型が適している。
有機ＥＬディスプレイに適した電流出力型のドライバＩＣにおいて、上記のように共通の基準電圧をドライバＩＣに供給してから各々のドライバＩＣで電圧＿電流変換して基準電流を発生すると、電圧＿電流変換回路を構成するオペアンプのオフセット電圧や抵抗素子のばらつきなどによりドライバＩＣ間で基準電流がばらついてしまう。また、最終的な出力の手前で電圧＿電流変換を行っても出力端子間で出力電流がばらついてしまう。
【０００９】
この電流ばらつきの要因を減らすために、電流出力型の陽極ドライバＩＣにおける電流つなぎ方式を採用した有機ＥＬフルカラーモジュール駆動システムが提案されている（非特許文献１）。
【００１０】
図２３（Ａ）は、この有機ＥＬフルカラーモジュール駆動システムを示す図である。この駆動システムにおいても、ディスプレイパネルＯＰＮＬはｎ個の陽極ドライバＩＣ１１〜１ｎにより分割して駆動される。
【００１１】
本駆動システムにおいては、各ドライバＩＣそれぞれに基準電流源を設けて電流を設定すると、ＩＣの性能や電流設定部の個体差で基準電流が微妙に異なり、ＩＣ単位で輝度段差を生じる場合があり、また、各ＩＣに可変抵抗を用いて、ＩＣごとに調整するのは量産化には不適であることから、隣接ＩＣの一番近い電流出力を基準電流にすることで設定電流のばらつきを吸収し、輝度段差を解消している。
この電流つなぎ方式によれば、ドライバ間の輝度調節工程が不要となり、パネル上の基準電流の配線も比較的少なくすることができる。
【００１２】
【非特許文献１】
「　有機ＥＬフルカラーモジュール駆動システムの開発」　、Ｐｉｏｎｅｅｒ　Ｒ＆Ｄ　ＶＯＬ．１１，ＮＯ．１；ＰＡＧＥ．２９−３６；２００１、越智、坂本、石塚、土田
【００１３】
【発明が解決しようとする課題】
上述したように、図２３（Ａ）に示す電流つなぎ方式では、左右に隣接したドライバの境界線に対応した輝度段差は解消される。
しかしながら、図２３（Ｂ）に示すように、ドライバＩＣ内の電流ばらつきがｎ個分加算されていくことにより左端のドライバの基準電流ＩＲＥＦと右端のドライバの基準電流ＩＲＥＦ（ｎ−１）が異なってしまうことがある。
【００１４】
ところで、大型のディスプレイデバイスでは横方向にディスプレイパネルを分割して駆動するだけでなく、上下方向についてもパネル上のデータ線を１／２の位置で分割して、データ線の配線容量を１／２にするとともに、上下にドライバを配置して並列駆動して１個あたりのドライバが駆動しなければならない走査線本数を半減することで駆動周波数を下げることが行われている。
このような場合、上記の電流つなぎ方式ではディスプレイパネルの上下の境目で輝度段差が発生することがある。
以上のように、従来の基準電流の供給方法では、大型で高階調表示の有機ＥＬディスプレイを実現することが困難である。
このため、有機ＥＬディスプレイパネルにおいても有機ＥＬ素子の駆動に適した電流出力型のデータ線ドライバ（ソースドライバ）の出現が待たれている。
【００１５】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、ディスプレイ等の駆動対象を分割駆動しているドライバ間の輝度段差を十分小さくすることや、ディスプレイパネル上の基準電流の配線本数を削減することができて、有機ＥＬ素子の駆動に適した電流出力型駆動回路よびそれを備えたディスプレイデバイスを提供することにある。
【００１６】
【課題を解決するための手段】
上記目的を達成するため、本発明の第１の観点に係る電流出力型駆動回路は、複数の領域に分割して分担された駆動対象に対して駆動電流を出力する電流出力型駆動回路であって、上記駆動対象の各分担領域に対応して設けられた複数のドライバを有し、上記各ドライバは、供給される基準電流と画像データに応じた上記駆動電流を上記駆動対象の対応する分担領域に出力する出力手段と、基準電流入力端子から入力した基準電流をサンプルホールドした後、上記出力手段に供給する基準電流源回路とを有する。
【００１７】
本発明の第２の観点に係る電流出力型駆動回路は、複数の領域に分割して分担された駆動対象に対して駆動電流を出力する電流出力型駆動回路であって、上記駆動対象の各分担領域に対応して設けられた複数のドライバを有し、上記各ドライバは、供給される基準電流を上記駆動電流として上記駆動対象の対応する分担領域に出力する出力手段と、基準電流入力端子から入力した基準電流をサンプルホールドした後、上記出力手段に供給する基準電流源回路とを有し、かつ、上記基準電流入力端子が他のドライバの基準電流入力端子と共通の電流配線により接続され、上記各ドライバの基準電流源回路には、基準電流が時分割で分配される。
【００１８】
本発明では、上記各ドライバは、基準電流分配開始を示す信号を受けると、上記基準電流入力端子から上記基準電流を上記基準電流源回路に取り込み、基準電流分配開始を示す信号を次段のドライバ回路に出力する。
【００１９】
本発明では、上記各ドライバは、データメモリを有し、データの書き込み開始を示す第１の信号を受けると、入力データを上記データメモリに書き込み、データの書き込み開始を示す上記第１の信号を次段のドライバに出力し、かつ、基準電流分配開始を示す第２の信号を受けると、上記第１の信号に同期して上記基準電流入力端子から上記基準電流を上記基準電流源回路に取り込み、基準電流分配開始を示す上記第２の信号を次段のドライバ回路に出力する。
【００２０】
好適には、上記基準電流源回路は、制御信号に応じて上記基準電流をサンプルホールドする電流メモリを含むカレントサンプリング回路と、上記カレントサンプリング回路の電流メモリの上記基準電流の書き込みおよび読み出し動作を制御する制御信号を上記カレントサンプリング回路に出力する制御回路とを少なくとも有する。
【００２１】
また、上記カレントサンプリング回路は、第１電流メモリおよび第２電流メモリを含み、上記制御回路は、上記第１電流メモリと第２電流メモリに上記基準電流入力端子から入力する基準電流の書き込みと、書き込んだ基準電流の読み出しを交互に行うように上記制御信号を上記カレントサンプリング回路に出力する。
【００２２】
また、上記駆動対象の分担領域には、複数の被駆動線を含み、上記基準電流源回路は、上記カレントサンプリング回路の電流メモリから読み出された基準電流を複数に分配して上記出力手段に出力するカレントミラー回路を、さらに有し、上記出力手段は、上記カレントミラー回路による複数の基準電流を駆動電流として上記複数の被駆動線に供給する。
また、上記出力手段は、複数の電流出力型のディジタル・アナログ変換回路を含み、上記基準電流源回路のカレントサンプリング回路の電流メモリから読み出された基準電流をさらに複製または時分割で分配することで複数の基準電流に増やす手段を、有し、上記複数の基準電流は、上記複数のディジタル・アナログ変換回路に供給される。
【００２３】
好適には、少なくともマスタとなる上記ドライバの基準電流源回路は、基準電流を生成して上記共通の電流配線に供給する基準電流発生回路を含む。
【００２４】
また、上記各ドライバは、入力データに応じて、複数チャネルの電流を出力するドライバであって、上記入力データを保持するレジスタアレイをさらに有し、上記基準電流源回路のサンプルホールドした基準電流を複製または時分割で分配する手段を有し、上記出力手段は、上記複数の基準電流を受けて、上記レジスタアレイの保持データに応じた電流を出力する複数の変換回路と、上記変換回路の出力電流に応じて、交互に電流書き込みモードと電流読み出しモードで動作する第１群の電流サンプリング回路と第２群の電流サンプリング回路とを有する電流出力回路とを有する。
【００２５】
好適には、上記入力データは、ディジタル画像データであり、上記画像データの動作が停止している垂直ブランキング期間に基準電流の上記各ドライバへの分配を行う手段を有し、上記各ドライバは、上記画像データの転送に伴いディジタルノイズが発生している垂直ブランキング期間後においては各ドライバの基準電流源回路に保持した電流を基準電流として用いる。
【００２６】
好適には、上記基準電流の配線はシールド用の電源配線の間に配置されている。
また、上記基準電流の配線は、シールド用電源層を含む多層配線の場合、当該シールド用電源層の上層に配置されている。
【００２７】
好適には、各ドライバの基準電流をサンプルホールドする回路が全てオフしたときに、上記共通の基準電流配線の電位が大幅に変動することを抑制する手段を有する。
【００２８】
また、上記サンプルホールドした基準電流に増やす手段は、入力段に配置された抵抗素子を含む定電流源と、出力段に上記出力手段の出力部に対応するように並列に配置され、抵抗素子を含む複数の基準電流源から構成されたカレントミラー回路を有し、上記複数の基準電流源のうち両端部に配置される基準電流源の抵抗素子が上記定電流源の抵抗素子の近傍に配置されている。
【００２９】
好適には、上記基準電流源を構成する抵抗素子を分割して各々が襷がけとなるようにレイアウトされている。
【００３０】
本発明の第３の観点に係るディスプレイデバイスは、複数の領域に分割して分担されたディスプレイパネルの当該分担領域に対して駆動電流を出力するディスプレイデバイスであって、上記ディスプレイパネルの各分担領域に対応して設けられた複数のドライバを有し、上記各ドライバは、供給される基準電流を上記駆動電流として上記ディスプレイパネルの対応する分担領域に出力する出力手段と、基準電流入力端子から入力した基準電流をサンプルホールドした後、上記出力手段に供給する基準電流源回路とを有する。
【００３１】
本発明の第４の観点に係るディスプレイデバイスは、複数の領域に分割して分担されたディスプレイパネルの当該分担領域に対して駆動電流を出力するディスプレイデバイスであって、上記ディスプレイパネルの各分担領域に対応して設けられた複数のドライバを有し、上記各ドライバは、供給される基準電流を上記駆動電流として上記ディスプレイパネルの対応する分担領域に出力する出力手段と、基準電流入力端子から入力した基準電流をサンプルホールドした後、上記出力手段に供給する基準電流源回路とを有し、かつ、上記基準電流入力端子が他のドライバの基準電流入力端子と共通の電流配線により接続され、上記各ドライバの基準電流源回路には、基準電流が時分割で分配される。
【００３２】
本発明によれば、たとえば各ドライバの基準電流入力端子が他のドライバの基準電流入力端子と共通の電流配線により接続される。
そして、たとえば各ドライバでは、基準電流分配開始を示す信号を受けると、基準電流入力端子から基準電流が上記基準電流源回路に取り込まれ、基準電流分配開始を示す信号が次段のドライバ回路に出力される。
基準電流を取り込んだ基準電流源回路において、基準電流をサンプルホールドした後、出力手段に供給される。
そして、基準電流源回路から供給された基準電流が出力手段から駆動電流として駆動対象の対応する分担領域に出力される。
また、たとえば画像データの動作が停止している垂直ブランキング期間に基準電流の各ドライバへの分配が行われる。画像データの転送に伴いディジタルノイズが発生している垂直ブランキング期間後には各ドライバの基準電流源回路に保持した電流が基準電流として用いられる。
【００３３】
【発明の実施の形態】
第１実施形態
図１は、本発明に係る電流出力型駆動回路を採用した有機ＥＬディスプレイデバイスの第１の実施形態を示す構成図である。
【００３４】
本ディスプレイデバイス１００は、図１に示すように、電流出力型駆動回路を構成するｎ個の電流出力型データ線ドライバ（以下単にドライバＩＣと言う）１０１−１〜１０１−ｎ、および駆動対象のディスプレイパネル１０２を有している。
【００３５】
本ディスプレイデバイス１００は、ｎ個の駆動領域ＤＲＶＡ１〜ＤＲＶｎに分割されている。そして、ディスプレイパネル１０２の図中の長手方向の一辺側（図中の上段側）にｎ個のドライバＩＣ１０１−１〜１０１−ｎが各駆動領域ＤＲＶＡ１〜ＤＲＶｎに対応するように並列的に配置されており、ディスプレイデバイス１００は、ｎ個のドライバＩＣ１０１−１〜１０１−ｎにより分割駆動される。
この構成は、たとえばパソコンのモニターや小型のテレビジョンの場合に相当する。
【００３６】
各ドライバＩＣ１０１−１〜１０１−ｎは、基本的に同一構成を有し、図１に示すように、基準電流源回路（ＩＲＥＦＣ）２００−１〜２００−ｎを含む。
【００３７】
基準電流源回路２００（−１〜−ｎ）は、マスタとなる１つのドライバＩＣ（本実施形態では１０１−１）の基準電流発生回路の外部抵抗接続端子ＲＥＸＴと接地ＧＮＤとの間に抵抗素子ＲＥＸＴを接続して、抵抗素子ＲＥＸＴの抵抗値に応じて基準電流出力端子ＴＩＲＥＦＯＵＴにディスプレイパネル１０２の各分割駆動領域ＤＲＶＡ１〜ＤＲＶＡｎを駆動する各ドライバＩＣ１０１−１〜１０１−ｎに共通する基準電流ＩＲＥＦを発生する。
各ドライバＩＣ１０１−１〜１０１−ｎの基準電流源回路２００−１〜２００−ｎは、供給される基準電流ＩＲＥＦをサンプルホールドしてからドライバ内部に供給する。
基準電流源回路２００−１〜２００−ｎは、入力端子ＴＲＥＦＳＴＡＲＴ、出力端子ＴＲＥＦＮＥＸＴ、端子ＴＲＥＸＴ、基準電流出力端子ＴＩＲＥＦＯＵＴ、基準電流入力端子ＴＩＲＥＦＩＮ、電流分配端子ＴＩＲＥＦ１〜ＴＩＲＥＦｍを有している。
【００３８】
本実施形態においては、マスタのドライバＩＣ（図１では１０１）の基準電流出力端子ＴＩＲＥＦＯＵＴから出力される基準電流ＩＲＥＦを、共通の電流配線ＣＭＬ１で各ドライバＩＣ１０１−１〜１０１−ｎの基準電流入力端子ＴＩＲＥＦＩＮに接続している。
そして、図１の構成では、マスタによる基準電流ＩＲＥＦと各ドライバＩＣ１０１−１〜１０１−ｎが受け取る電流が同じになるようにするため、後で詳述するように、ドライバＩＣ１０１−１、ドライバＩＣ１０１−２、‥‥、ドライバＩＣ１０１−ｎは時分割で基準電流ＩＲＥＦを受け取るように電流分配方式を採用して構成されている。
【００３９】
なお、図１において基準電流ＩＲＥＦはドライバＩＣ１０１−１で発生しているが、たとえば、別に電流出力型のＤＡＣを設けて供給するように構成することも可能である。
【００４０】
また、ドライバＩＣ１０１−１、ドライバＩＣ１０１−２、‥‥、ドライバＩＣ１０１−ｎの順番に基準電流を取り込むため、好適には、入力端子ＴＲＥＦＳＴＡＲＴと出力端子ＴＲＥＦＮＥＸＴにより基準電流取り込み用のフラグを移動していくために、これら入出力端子が順番に接続されている。
具体的には、初段のマスタドライバＩＣ１０１−１の基準電流源回路２００−１の入力端子ＴＲＥＦＳＴＡＲＴは信号ＲＥＦＳＴＡＲＴの入力端に接続され、出力端子ＴＲＥＦＮＥＸＴが次段のドライバＩＣ１０１−２の基準電流源回路２００−２の入力端子ＴＲＥＦＳＴＡＲＴに接続されている、
ドライバＩＣ１０１−２の出力端子ＴＲＥＦＮＥＸＴが次段の図示しないドライバＩＣ１０１−３の入力端子ＴＲＥＦＳＴＡＲＴに接続されている。
以下同様にして、ドライバＩＣ１０１−（ｎ−１）の出力端子ＴＲＥＦＮＥＸＴが最終段のドライバＩＣ１０１−ｎの入力端子ＴＲＥＦＳＴＡＲＴに接続されている。
【００４１】
なお、このような方法をとらずに、サンプリング期間を示す制御端子を設けて、パネル上に設けた制御用ＩＣにより集中して制御するように構成することも可能である。
【００４２】
また、本ディスプレイデバイス１００は、上述したように、複数のドライバＩＣ１０１−１〜１０１−ｎで分割してディスプレイパネル１０２を駆動するため、画像データも複数のドライバＩＣに順番に書き込んでいく。
このため、ドライバＩＣ間で書き込み位置を示すフラグを引き継ぐための入出力端子ＴＳＴＡＲＴ／ＮＥＸＴ、ＴＮＥＸＴ／ＳＴＡＲＴが設けられている。
そして、初段のマスタドライバＩＣ１０１−１の入出力端子ＴＳＴＡＲＴ／ＮＥＸＴは、画像データの転送開始を示すパルス信号ＳＴＡＲＴの入力端子に接続され、入出力端子ＴＮＥＸＴ／ＳＴＡＲＴが次段のドライバＩＣ１０１−２の入出力端子ＴＳＴＡＲＴ／ＮＥＸＴに接続されている。ドライバＩＣ１０１−２の入出力端子ＴＮＥＸＴ／ＳＴＡＲＴが次段の図示しないドライバＩＣ１０１−３の入出力端子ＴＳＴＡＲＴ／ＮＥＸＴに接続されている。
以下同様にして、ドライバＩＣ１０１−（ｎ−１）の入出力端子ＴＮＥＸＴ／ＳＴＡＲＴが最終段のドライバＩＣ１０１−ｎの入出力端子ＴＳＴＡＲＴ／ＮＥＸＴに接続されている。
【００４３】
このような構成において、たとえば図示しない書き込み方向制御信号ＤＩＲにより、ＤＩＲ＝Ｈ（論理ハイレベル）のときは、入出力端子ＴＳＴＡＲＴ／ＮＥＸＴはＳＴＡＲＴ入力として機能して、ＴＮＥＸＴ／ＳＴＡＲＴ端子はＮＥＸＴ出力として機能して、図中ドライバＩＣの左から右へフラグが移動して画像データが書き込まれる。
また、ＤＩＲ＝Ｌ（論理ローレベル）のときは、入出力端子ＴＮＥＸＴ／ＳＴＡＲＴがＳＴＡＲＴ入力として機能して、入出力端子ＴＳＴＡＲＴ／ＮＥＸＴはＮＥＸＴ出力として機能して、ドライバＩＣ１０１−ｎの入出力端子ＴＮＥＸＴ／ＳＴＡＲＴに、画像データの転送開始を示すパルス信号ＳＴＡＲＴの入力端子に接続され、図中ドライバＩＣの右から左へフラグが移動して画像データが書き込まれる。
すなわち、ディスプレイパネルの上辺にドライバＩＣを配置した場合には、書き込み方向制御信号ＤＩＲ＝Ｈとして、ディスプレイパネルの下辺にドライバＩＣを配置した場合には、書き込み方向制御信号ＤＩＲ＝Ｌとすることで、同一の半導体チップで対応することが行われている。
【００４４】
ここで、図１のディスプレイデバイス１００での基準電流のサンプリング引継ぎ動作について、図２のタイミングチャートに関連付けて説明する。なお、以下の動作の説明はあくまでも一例で、パネル上に設けた制御用ＩＣにより、集中して制御するように構成することも可能である。
【００４５】
この場合、図示しない書き込み方向制御信号ＤＩＲがＤＩＲ＝Ｈ（論理ハイレベル）で供給され、入出力端子ＴＳＴＡＲＴ／ＮＥＸＴはＳＴＡＲＴ入力として機能して、入出力端子ＴＮＥＸＴ／ＳＴＡＲＴはＮＥＸＴ出力として機能する。ここで、図２（Ａ）に示すように、水平同期信号ＨＳＹＮＣの（下向き）パルスが入力した後、図２（Ｂ）に示すように、ドライバＩＣ１０１−１の入出力端子ＴＳＴＡＲＴ（／ＮＥＸＴ）に画像データの転送開始を示す第１の信号としてのパルス信号ＳＴＡＲＴ＝ＳＴＡＲＴ（１）が入力される。
ドライバＩＣ１０１−１の中をフラグが移動してドライバＩＣ１０１−１の画像データ用のメモリに書き込み終わると、ドライバＩＣ１０１−１の入出力端子ＴＮＥＸＴ（／ＳＴＡＲＴ）からドライバＩＣ１０１−２の入出力端子ＴＳＴＡＲＴ（／ＮＥＸＴ）へドライバＩＣ１０１−２の書き込み開始を示すパルス信号ＳＴＡＲＴ（２）が出力される。これにより、ドライバＩＣ１０１−２にフラグが移動してドライバＩＣ１０１−２の画像データ用のメモリに画像データが書き込まれて行く。
同様にして、パルス信号ＳＴＡＲＴ（３）〜ＳＴＡＲＴ（ｎ）が次々に出力されて、各ドライバＩＣ１０１−３〜１０１−ｎの画像データ用のメモリに画像データが書き込まれる。
【００４６】
また、図２（Ｅ）に示すように、ドライバＩＣ１０１−１の入力端子ＴＲＥＦＳＴＡＲＴに基準電流ＩＲＥＦの分配開始を示す第２の信号としてのパルス信号ＲＥＦＳＴＡＲＴが入力される。
パルス信号ＲＥＦＳＴＡＲＴは、図２（Ｂ）および（Ｅ）に示すように、パルス信号ＳＴＡＲＴ（１）にオーバーラップするように入力される。ドライバＩＣ１０１−１は、パルス信号ＳＴＡＲＴ（１）を駆動クロックとしてパルス信号ＲＥＦＳＴＡＲＴをラッチして、１サイクル後のパルス信号ＳＴＡＲＴ（１）の立下りエッジで１サイクル幅の信号ＲＥＦＮＥＸＴ（１）パルスを出力端子ＴＲＥＦＮＥＸＴから出力する。ドライバＩＣ１０１−１は、パルス信号ＲＥＦＮＥＸＴ（１）発生時に基準電流ＩＲＥＦを基準電流入力端子ＴＩＲＥＦＩＮから取り込む。
【００４７】
ドライバＩＣ１０１−２の入力端子ＴＲＥＦＳＴＡＲＴにパルス信号ＲＥＦＮＥＸＴが入力される。パルス信号ＲＥＦＮＥＸＴ（１）は、図２（Ｃ）および（Ｆ）に示すように、パルス信号ＳＴＡＲＴ（２）にオーバーラップしている。ドライバＩＣ１０１−２は、パルス信号ＳＴＡＲＴ（２）を駆動クロックとしてパルス信号ＲＥＦＮＥＸＴ（１）をラッチして、１サイクル後のパルス信号ＳＴＡＲＴ（２）の立下りエッジで１サイクル幅のパルス信号ＲＥＦＮＥＸＴ（２）を出力端子ＴＲＥＦＮＥＸＴから出力する。ドライバＩＣ１０１−２は、パルス信号ＲＥＦＮＥＸＴ（２）発生時に基準電流ＩＲＥＦを基準電流入力端子ＴＩＲＥＦＩＮから取り込む。
同様にして、ＲＥＦＮＥＸＴ（３）〜ＲＥＦＮＥＸＴ（ｎ）のパルスが各ドライバＩＣ１０１−３〜１０１−（ｎ−１）から順次に出力されて、各ドライバＩＣ１０１−３〜１０１−ｎに基準電流ＩＲＥＦが順番に取り込まれて行く。
【００４８】
以下に、上記機能を有するドライバＩＣ１０１（−１〜−ｎ）の具体的な構成および各部の機能ついて、図面に関連付けて順を追って説明する。
【００４９】
図３は、本発明に係る電流出力型ドライバＩＣの構成例を示すブロック図である。
本ドライバＩＣ１０１は、図３に示すように、基準電流源回路（ＩＲＥＦＣ）２００、制御回路（ＣＴＬ）３００、書き込み回路（ＷＲＴ）４００、フラグ用双方向シフトレジスタ（ＦＳＦＴ）５００、画像データ用レジスタアレイ（ＲＥＧＡＲＹ）６００、制御信号発生回路（ＧＥＮ）７００−１，７００−（ｍ／２）、電流出力型ＤＡＣ（ディジタル／アナログコンバータ）８００−１，８００−２，…，８００−（ｍ−１），８００−ｍ、電流出力回路（ＩＯＵＴ）９００−１，９００−２，…，９００−（ｍ−１），９００−ｍ、およびテスト回路（ＴＳＴ）１０００を有している。
【００５０】
各ドライバＩＣ１０１−１〜１０１−ｎの基準電流源回路２００は、入力信号ＲＥＦＮＥＸＴの制御に従って基準電流入力端子ＴＩＲＥＦＩＮを通して基準電流ＩＲＥＦをドライバＩＣ内部に取り込み、取り込んだ基準電流ＩＲＥＦをＤＡＣ数分に複製または時分割で分配してＤＡＣ８００−１〜８００−ｍに出力する。
基準電流源回路２００は、たとえば上述したように、マスタとなる１つのドライバＩＣ（本実施形態では１０１−１）の基準電流発生回路の外部抵抗接続端子ＲＥＸＴと接地ＧＮＤとの間に抵抗素子ＲＥＸＴを接続して、抵抗素子ＲＥＸＴの抵抗値に応じて基準電流出力端子ＴＩＲＥＦＯＵＴにディスプレイパネル１０２の各分割駆動領域ＤＲＶＡ１〜ＤＲＶＡｎを駆動する各ドラ１イバＩＣに共通する基準電流ＩＲＥＦを発生する。
あるいは基準電流ＩＲＥＦは、たとえばディスプレイパネル１０２に別途設けた定電流発生回路や電流出力型ＤＡＣなどの電流源から、マスタとなる１つのドライバＩＣ（本実施形態では１０１−１）に供給されるように構成される。
【００５１】
図４は、本実施形態に係る基準電流源回路の第１の構成例を示しブロック図である。
本基準電流源回路２００Ａは、図４に示すように、基準電流発生回路としての定電流源回路（ＩＳＲＣ）２０１、基準電流を時分割で取り込むためのカレントサンプリング回路（ＣＳＭＰＬ）２０２、カレントミラー回路（ＣＵＲＭＲ）２０３、およびカレントサンプリング回路２０２の動作を制御するための制御信号ＣＴＬ２０１，ＣＴＬ２０２を発生する制御信号発生回路（ＣＬＴＧＥＮ）２０４を有している。
【００５２】
定電流源回路２０１は、たとえば上述したように、マスタとなる１つのドライバＩＣ（本実施形態では１０１−１）として用いられる場合、外部抵抗接続端子ＴＲＥＸＴと接地ＧＮＤとの間に抵抗素子ＲＥＸＴを接続して、その抵抗値に応じて基準電流ＩＲＥＦを発生し、基準電流出力端子ＴＩＲＥＦＯＵＴから出力する。
基準電流出力端子ＴＩＲＥＦＯＵＴは、共通の配線ＣＭＬ１（図４には図示していない）により同一および他の基準電流源回路のカレントサンプリング回路２０２の基準電流入力端子ＴＩＲＥＦＩＮに接続される。
この定電流源回路２０１は、ディスプレイパネル１０２上の部品点数を減らすためドライバＩＣ内に設けられている。
【００５３】
図５は、図４の定電流源回路の構成例を示す回路図である。
定電流源回路２０１は、図５に示すように、バンドギャップ定電圧発生回路（ＢＧＶＧＥＮ）、演算増幅器を用いたフィードバック回路２０１２、抵抗素子Ｒ２０１とｐｎｐ型トランジスタＱ２０１とからなる第１電流源２０１３、抵抗素子Ｒ２０２とｐｎｐ型トランジスタＱ２０２からなる電流源２０１４、ｐｎｐ型トランジスタＱ２０３，Ｑ２０４、および外付け抵抗素子ＲＥＸＴにより構成されている。
【００５４】
抵抗素子Ｒ２０１の一端が電源電圧ＶＤＤの供給ラインに接続され、他端がトランジスタＱ２０１のエミッタに接続されている。トランジスタＱ２０１のコレクタがトランジスタＱ２０３のエミッタに接続され、トランジスタＱ２０３のコレクタが端子ＴＲＥＸＴ、およびフィードバック回路２０１２の非反転入力端子（＋）に接続されている。
抵抗素子Ｒ２０２の一端が電源電圧ＶＤＤの供給ラインに接続され、他端がトランジスタＱ２０２のエミッタに接続されている。トランジスタＱ２０２のコレクタがトランジスタＱ２０４のエミッタに接続され、トランジスタＱ２０４のコレクタが基準電流出力端子ＴＩＲＥＦＯＵＴに接続されている。
トランジスタＱ２０１，Ｑ２０２のベースがフィードバック回路２０１２の出力に接続され、トランジスタＱ２０３，Ｑ２０４のベースが図示していないバイアス回路のベース電圧ＶＫＰ１の供給ラインに接続されている。
また、フィードバック回路２０１２の反転入力端子（−）がバンドギャップ定電圧発生回路２０１１の電圧供給ラインに接続されている。
【００５５】
バンドギャップ定電圧発生回路２０１１は、電源電圧依存性や温度依存性を非常に小さくした電圧ＶＢＧを発生する。
フィードバック回路２０１２は、端子ＴＲＥＸＴの電圧がＶＢＧに一致するように、出力電圧ＡＭＰＯにより、第１電流源２０１３、および第２電流源２０１４に流れる電流値を制御する。
これにより、定電流源回路２０１は、トランジスタＱ２０４のコレクタ側に次式で与えられる基準電流ＩＲＥＦを発生し、基準電流出力端子ＴＩＲＥＦＯＵＴから出力する。
【００５６】
【数１】
ＩＲＥＦ≒（ＶＢＧ／ＫＲＥＸＴ）×（ＫＲ２０１／ＫＲ２０２）
【００５７】
ここで、ＫＲＥＸＴは外付抵抗素子ＲＥＸＴの抵抗値、ＫＲ２０１は第１電流源２０１３の抵抗素子Ｒ２０１の抵抗値、ＫＲ２０２は第２電流源２０１４の抵抗素子Ｒ２０２の抵抗値をそれぞれ示している。
【００５８】
カレントサンプリング回路２０２は、たとえば２つの第１電流メモリおよび第２電流メモリを有し、制御信号発生回路２０４により第１制御信号ＣＴＬ２０１および第２制御信号ＣＴＬ２０２に応じて、第１電流メモリまたは第２電流メモリに基準電流入力端子ＴＩＥＲＦＩＮから供給される基準電流ＩＲＥＦを書き込み、かつ、第１電流メモリまたは第２電流メモリの書き込み動作に並行して、第２電流メモリまたは第１電流メモリに既に書き込んだ基準電流ＩＲＥＦを出力端子ＴＩＲＣＳＯからカレントミラー回路２０３に出力する（読み出す）。
【００５９】
カレントミラー回路２０３は、カレントサンプリング回路２０２の第１または第２の電流メモリにサンプリングされた（書き込まれた）基準電流ＩＲＥＦを受けて、ＤＡＣ８００−１〜８００−ｍの数に相当する基準電流ＩＲＥＦ１〜ＩＲＥＦｍを複製して、ＤＡＣ８００−１〜８００−ｍに供給する。
【００６０】
図６は、図４のカレントサンプリング回路２０２およびカレントミラー回路２０３の具体的な構成例を示す回路図である。
【００６１】
カレントサンプリング回路２０２は、図６に示すように、第１電流メモリ２０２１および第２電流メモリ２０２２を有しており、これら第１電流メモリ２０２１および第２電流メモリ２０２２が基準電流入力端子ＴＩＲＥＦＩＮに対して並列に接続されている。
図６では、第１電流メモリ２０２１が基準電流入力端子ＩＲＥＦＩＮから基準電流を取り込んでいる状態で、第２電流メモリ２０２２が先に取り込んだ電流を出力端子ＴＩＲＣＳＯからカレントミラー回路２０３に出力している状態を示している。
【００６２】
第１電流メモリ２０２１は、絶縁ゲート型電界効果トランジスタであり、たとえばｎチャネルＭＯＳ（ＮＭＯＳ）トランジスタＭ２１１，Ｍ２１２、スイッチング素子ＳＷ２１１〜ＳＷ２１６、およびキャパシタＣ２１１，Ｃ２１２を有している。
【００６３】
ＮＭＯＳトランジスタＭ２１１のソースが接地ＧＮＤに接続され、キャパシタＣ２１１の第１電極およびキャパシタＣ２１２の第１電極が接地ＧＮＤに接続され、ドレインがＮＭＯＳトランジスタＭ２１２のソースおよびスイッチング素子ＳＷ２１１の端子ａに接続され、ゲートがキャパシタＣ２１１の第２電極、スイッチング素子ＳＷ２１１の端子ｂおよびスイッチング素子ＳＷ２１５の端子ａ，ｂにそれぞれ接続されている。
ＮＭＯＳトランジスタＭ２１２のドレインがスイッチング素子ＳＷ２１２の端子ａ、スイッチング素子ＳＷ２１３の端子ａ、およびスイッチング素子ＳＷ２１４の端子ａに接続され、ゲートがキャパシタＣ２１２の第２電極、スイッチング素子ＳＷ２１２の端子ｂ、スイッチング素子ＳＷ２１６の端子ａ，ｂに接続されている。
そして、スイッチング素子ＳＷ２１３の端子ｂが基準電流入力端子ＴＩＲＥＦＩＮに接続され、スイッチング素子ＳＷ２１４の端子ｂが出力端子ＴＩＲＣＳＯに接続されている。
【００６４】
第２電流メモリ２０２２は、ＮＭＯＳトランジスタＭ２２１，Ｍ２２２、スイッチング素子ＳＷ２２１〜ＳＷ２２６、およびキャパシタＣ２２１，Ｃ２２２を有している。
【００６５】
ＮＭＯＳトランジスタＭ２２１のソースが接地ＧＮＤに接続され、キャパシタＣ２２１の第１電極およびキャパシタＣ２２２の第１電極が接地ＧＮＤに接続され、ドレインがＮＭＯＳトランジスタＭ２２２のソースおよびスイッチング素子ＳＷ２２１の端子ａに接続され、ゲートがキャパシタＣ２２１の第２電極、スイッチング素子ＳＷ２２１の端子ｂおよびスイッチング素子ＳＷ２２５の端子ａ，ｂにそれぞれ接続されている。
ＮＭＯＳトランジスタＭ２２２のドレインがスイッチング素子ＳＷ２２２の端子ａ、スイッチング素子ＳＷ２２３の端子ａ、およびスイッチング素子ＳＷ２２４の端子ａに接続され、ゲートがキャパシタＣ２２２の第２電極、スイッチング素子ＳＷ２２２の端子ｂ、スイッチング素子ＳＷ２２６の端子ａ，ｂに接続されている。
そして、スイッチング素子ＳＷ２２３の端子ｂが基準電流入力端子ＴＩＲＥＦＩＮに接続され、スイッチング素子ＳＷ２２４の端子ｂが出力端子ＴＩＲＣＳＯに接続されている。
【００６６】
以上の構成を有するカレントサンプリング回路２０２は、制御信号発生回路２０４により発生される制御信号ＣＴＬ２０１，ＣＴＬ２０２に基づく各スイッチング素子ＳＷ２１１〜２１６、ＳＷ２２１〜ＳＷ２２６の切替（オン／オフ）制御により、第１電流メモリ２０２１または第２電流メモリ２０２２に基準電流入力端子ＴＩＥＲＦＩＮから供給される基準電流ＩＲＥＦを書き込み、第２電流メモリ２０２２または第１電流メモリ２０２１に既に書き込んだ基準電流ＩＲＥＦの出力端子ＴＩＲＣＳＯへの出力（読み出し）動作を行う。
具体的な制御については後述する。
【００６７】
カレントミラー回路２０３は、たとえば抵抗素子Ｒ２１１、Ｒ２１２とｐｎｐ型トランジスタＱ２１１、Ｑ２１２、Ｑ２１３、Ｑ２１４からなるウィルソン定電流源２０３１、ｎｐｎ型トランジスタＱ２１５、Ｑ２１６からなるウィルソン定電流源の出力電流を受け取る出力電流負荷２０３２、ｎｐｎ型トランジスタＱ２１７、Ｑ２１８、Ｑ２１９、Ｑ２２０からなるトランジスタＱ２１４のベース電流をキャンセルするためのベース電流シンク２０３３、および、抵抗素子Ｒ２２１とｐｎｐ型トランジスタＱ２２１、Ｑ２３１からなる電流源２０３４−１、（抵抗素子Ｒ２２２とｐｎｐ型トランジスタＱ２２２、Ｑ２３２からなる電流源２０３４−）、‥‥、抵抗素子Ｒ２２ｍとｐｎｐ型トランジスタＱ２２ｍ、Ｑ２３ｍからなる電流源２０３４−ｍにより構成されている。
【００６８】
基準電流ＩＲＥＦの入力端子ＴＩＲＣＳＩがカレントサンプリング回路２０２の出力端子ＴＩＲＣＳＯに接続されている。そして、入力端子ＴＩＲＣＳＩにトランジスタＱ２１３のコレクタ、トランジスタＱ２１４のベース、およびトランジスタＱ２１７のコレクタに接続されている。
抵抗素子Ｒ２１１の一端が電源電圧ＶＤＤの供給ラインに接続され、他端がトランジスタＱ２１１のエミッタに接続され、トランジスタＱ２１１のコレクタがトランジスタＱ２１３のエミッタに接続されている。抵抗素子Ｒ２１２の一端が電源電圧ＶＤＤの供給ラインに接続され、他端がトランジスタＱ２１２のエミッタに接続され、トランジスタＱ２１２のコレクタがトランジスタＱ２１４のエミッタ、並びにトランジスタＱ２１１，Ｑ２１２のベース、さらにはトランジスタＱ２２１〜Ｑ２２ｍのベースに接続されている。
トランジスタＱ２１４のコレクタがトランジスタＱ２１５のエミッタに接続され、トランジスタＱ２１５のコレクタがトランジスタＱ２１６のコレクタおよびベースに接続され、トランジスタＱ２１６のコレクタが接地ＧＮＤに接続されている。
トランジスタＱ２１５のベースがトランジスタＱ２１８のコレクタ、並びにトランジスタＱ２１７およびＱ２１８のベースに接続されている。トランジスタＱ２１７のエミッタがトランジスタＱ２１９のコレクタ、並びにトランジスタＱ２１９およびＱ２２０のベースに接続されている。トランジスタＱ２１８のエミッタがトランジスタＱ２２０のコレクタに接続され、トランジスタＱ２１９，Ｑ２２０のエミッタが接地ＧＮＤに接続されている。
また、抵抗素子Ｒ２２１の一端が電源電圧ＶＤＤの供給ラインに接続され、他端がトランジスタＱ２２１のエミッタに接続され、トランジスタＱ２２１のコレクタがトランジスタＱ２３１のエミッタに接続され、トランジスタＱ２３１のコレクタが基準電流出力端子ＴＩＥＲＦ１に接続されている。
同様にして、抵抗素子Ｒ２２ｎの一端が電源電圧ＶＤＤの供給ラインに接続され、他端がトランジスタＱ２２ｎのエミッタに接続され、トランジスタＱ２２ｎのコレクタがトランジスタＱ２３ｎのエミッタに接続され、トランジスタＱ２３ｎのコレクタが基準電流出力端子ＴＩＥＲＦｎに接続されている。
さらにトランジスタＱ２１３，Ｑ２３１〜Ｑ２３ｍのベースが図示していないバイアス電圧発生回路のベース電圧ＶＫＰ２の供給ラインに接続されている。
【００６９】
このような構成を有するカレントミラー回路２０３においては、カレントサンプリング回路２０２から供給された基準電流ＩＲＥＦが各電流源２０３４−１〜２０３４−ｍに伝達されて複製され、これらの複製された基準電流ＩＲＥＦ１〜ＩＲＥＦｍが各基準電流出力端子ＴＩＲＥＦ１〜ＴＩＲＥＦｍからＤＡＣ８００−１〜８００−ｍに供給される。
【００７０】
制御信号発生回路２０４は、制御信号ＣＴＬ２０１によりカレントサンプリング回路２０２の第１電流メモリ２０２１のスイッチング素子ＳＷ２１１〜２１６、制御信号ＣＴＬ２０２により第２電流メモリ２０２２のスイッチング素子ＳＷ２２１〜ＳＷ２２６の切替（オン／オフ）制御を行って、第１電流メモリ２０２１または第２電流メモリ２０２２に基準電流入力端子ＴＩＥＲＦＩＮから供給される基準電流ＩＲＥＦを書き込ませ、第２電流メモリ２０２２または第１電流メモリ２０２１に既に書き込んだ基準電流ＩＲＥＦの出力端子ＴＩＲＣＳＯに出力させる。
【００７１】
制御信号発生回路２０４は、ドライバＩＣがパルス信号ＲＥＦＮＥＸＴを発生しているときに第１電流メモリ２０２１または第２電流メモリ２０２２に基準電流ＩＲＥＦを書き込む動作を行わせる。
そして、制御信号発生回路２０４は、第１電流メモリ２０２１と第２電流メモリ２０２２への書き込みを、パルス信号ＲＥＦＮＥＸＴが入力する毎に交互に行わせる。
すなわち、制御信号発生回路２０４は、片方の電流メモリに書き込みを行っていても、必ず、もう一方の電流メモリから出力電流が供給されるようにカレントサンプリング回路２０２の制御を行う。
【００７２】
制御信号発生回路２０４が発生する制御信号ＣＴＬ２０１には、カレントサンプリング回路２０２の第１電流メモリ２０２１のスイッチング素子ＳＷ２１１をオン／オフ制御する信号ＣＳＷ２１１、スイッチング素子ＳＷ２１２をオン／オフ制御する信号ＣＳＷ２１２、スイッチング素子ＳＷ２１３をオン／オフ制御する信号ＣＳＷ２１３、スイッチング素子ＳＷ２１４をオン／オフ制御する信号ＣＳＷ２１４、スイッチング素子ＳＷ２１５をオン／オフ制御する信号ＣＳＷ２１５、およびスイッチング素子ＳＷ２１６をオン／オフ制御する信号ＣＳＷ２１６を含む。
同様に、制御信号発生回路２０４が発生する制御信号ＣＴＬ２０２には、カレントサンプリング回路２０２の第２電流メモリ２０２２のスイッチング素子ＳＷ２２１をオン／オフ制御する信号ＣＳＷ２２１、スイッチング素子ＳＷ２２２をオン／オフ制御する信号ＣＳＷ２２２、スイッチング素子ＳＷ２２３をオン／オフ制御する信号ＣＳＷ２２３、スイッチング素子ＳＷ２２４をオン／オフ制御する信号ＣＳＷ２２４、スイッチング素子ＳＷ２２５をオン／オフ制御する信号ＣＳＷ２２５、およびスイッチング素子ＳＷ２２６をオン／オフ制御する信号ＣＳＷ２２６を含む。
【００７３】
次に、図７に関連付けて制御信号発生回路２０４によるカレントサンプリング回路２０２の制御動作について説明する。
なお、ここでは、第１電流メモリ２０２１に対する制御動作を説明する。第２電流メモリ２０２２に対する制御動作も同様に行われることから、ここではその説明は省略する。
【００７４】
電流書き込み時には、図７（Ｂ）〜（Ｇ）に示すように、スイッチング素子ＳＷ２１４がオフした状態でスイッチング素子ＳＷ２１１とＳＷ２１２とＳＷ２１３がオンするように制御信号ＣＳＷ２１４、ＣＳＷ２１１〜ＣＳＷ２１３が制御信号発生回路２０４によりカレントサンプリング回路２０２に供給される。
これに伴い、スイッチング素子ＳＷ２１１とＳＷ２１２とＳＷ２１３がオンしてＮＭＯＳトランジスタＭ２１１とＭ２１２は各々ダイオード接続した状態となる。これにより、入力電流が各々のＭＯＳトランジスタに流れて、各々のドレイン電圧がキャパシタＣ２１１の電極およびキャパシタＣ２１２の電極に入力される。このとき、ドレイン電圧＝ゲート電圧なので、入力電流がちょうど飽和電流となるゲート電圧が入力される。
【００７５】
電流書き込みから電流読み出しに移る時には、スイッチング素子ＳＷ２１４がオフした状態でスイッチング素子ＳＷ２１１、ＳＷ２１２、ＳＷ２１３の順番にオフするように、制御信号ＣＳＷ２１４、ＣＳＷ２１１〜ＣＳＷ２１３が制御信号発生回路２０４によりカレントサンプリング回路２０２に供給される。
これに伴い、ＮＭＯＳトランジスタＭ２１１のゲート電圧、ＮＭＯＳトランジスタＭ２１２のゲート電圧が順番にキャパシタＣ２１１の電極およびキャパシタＣ１２の電極にホールドされる。
最後にスイッチングＳＷ２１４がオンするように制御信号ＣＳＷ２１４が制御信号発生回路２０４によりカレントサンプリング回路２０２に供給される。
また、スイッチング素子ＳＷ２１５とＳＷ２１６は、スイッチングＳＷ２１１、ＳＷ２１２がオフするときに逆にオンするように、制御信号ＣＳＷ２１５，ＣＳＷ２１６が制御信号発生回路２０４によりカレントサンプリング回路２０２に供給される。
スイッチング素子ＳＷ２１５とＳＷ２１６がオンし、スイッチングＳＷ２１１、ＳＷ２１２がオフすることにより、スイッチング素子ＳＷ２１１、ＳＷ２１２のスイッチング動作で発生するチャージがキャンセルされる。
【００７６】
電流読み出し時には、スイッチング素子ＳＷ２１１とＳＷ２１２とＳＷ２１３がオフして、スイッチング素子ＳＷ２１４がオンするように、制御信号ＣＳＷ２１４、ＣＳＷ２１１〜ＣＳＷ２１３が制御信号発生回路２０４によりカレントサンプリング回路２０２に供給される。
これに伴い、スイッチング素子ＳＷ２１１とＳＷ２１２とＳＷ２１３がオフして、スイッチング素子ＳＷ２１４がオンした状態で、キャパシタＣ２１１にホールドされたゲート電圧で決まるＮＭＯＳトランジスタＭ２１１の飽和電流が、出力端子ＴＩＲＣＳＯに出力される。電流読み出し時に、ＮＭＯＳトランジスタＭ２１２はカスコードのトランジスタとして機能する。
【００７７】
以上、カスコードの構成を有するＭＯＳトランジスタを設けたことと、スイッチング動作で発生するチャージをキャンセルするスイッチング素子を設けたことにより電流書き込み時と電流読み出し時の電流値は十分な精度で一致するので、マスタの基準電流を非常に高い精度で各ドライバに分配することが可能になる。
【００７８】
カスコードの構成を有するＭＯＳトランジスタを追加することにより電流書き込み時と電流読み出し時の電流精度を改善できるとしたが、カスコードの構成をとることでコンデンサに保持される電圧ＶＧＳのうち電流値ＩＲＥＦを決める実効的な電圧Ｖｅｆｆ＝ＶＧＳ−Ｖｔｈの値が小さくなるという不利益が発生する。
【００７９】
カレントサンプリング回路が動作するのに必要な電圧Ｖｍａｘ　は以下の数２〜数６で与えられる。まず、ここで、ＶＧＳ１　＝Ｖｅｆｆ１＋Ｖｔｈ、ＶＧＳ２　＝Ｖｅｆｆ２＋Ｖｔｈとおくと、第１のＭＯＳトランジスタＭ２１１について、次式が成立する。
【００８０】
【数２】
2004109163.tif 000003
【００８１】
同様に、第２のＭＯＳトランジスタＭ２１２について、次式が得られる。
【００８２】
【数３】
2004109163.tif 000004
【００８３】
数２と数３において、Ｗ１とＷ２は、それぞれトランジスタＭ２１１とＭ２１２のチャネル幅を示し、ＬはトランジスタＭ２１１とＭ２１２のチャネル長を示す。Ｉｍａｘ　は、電流出力型駆動回路の出力電流の最大値である。
【００８４】
数２および数３におけるＶｅｆｆ１とＶｅｆｆ２は、ＭＯＳトランジスタＭ２１１とＭ２１２に電流を流すために必要な実効的な電圧と言える。この実効的な電圧が小さいと、ドレイン−ゲート間のカップリング容量の影響やスイッチング素子ＳＷ２１１、ＳＷ２１２のオン／オフ時の影響を受けやすくなる。
カスコードの構成をとるＭＯＳトランジスタＭ２１１とＭ２１２に印加される最大の電圧Ｖｍａｘ　は、次式によって与えられる。
【００８５】
【数４】
2004109163.tif 000005
【００８６】
数４において、定数αは、スイッチング素子ＳＷ２１３とＳＷ２１４を構成するＭＯＳトランジスタのドレイン−ソース間の電圧で、α＝ＶＤＳ≒０．２Ｖ程度である。ＤＡＣ出力との接続を考えると、最大電圧Ｖｍａｘ　は、次式によって与えられる。
【００８７】
【数５】
Ｖｍａｘ　≦（１／２）ＶＤＤ
【００８８】
ここで、Ｖｔｈ＝０．７５Ｖ、ＶＤＤ＝４．７５Ｖとすると、次の結果が得られる。
【００８９】
【数６】
Ｖｅｆｆ１＋Ｖｅｆｆ２＝０．６７５Ｖ
【００９０】
数６によると、Ｖｅｆｆ１やＶｅｆｆ２は、数百ｍＶというかなり小さな電圧をとることが分かる。サンプリングホールド時に発生する数ｍＶの誤差も問題になるため、ドライバＩＣ間に分配するための基準電流配線にディジタル信号のクロストークなどが乗らないよう十分な注意が必要である。
【００９１】
次に、カレントミラー回路２０３を構成する抵抗素子のレイアウト、基準電流のドライバＩＣ間の分配動作、並びに、ドライバＩＣ間に分配するための基準電流配線のシールドおよび安定化方法について、図面に関連付けて説明する。
【００９２】
図８（Ａ）〜（Ｃ）は、カレントミラー回路２０３を構成する抵抗素子のレイアウト例を示す図である。
ここでは、ドライバＩＣ内に設けられたＤＡＣの個数をｍ＝８とした場合について説明する。上述したように抵抗素子Ｒ２１１、Ｒ２１２はウィルソン定電流源２０３１を構成する抵抗素子である。また、抵抗Ｒ２２１、Ｒ２２２、‥‥、Ｒ２２８は電流源２０３４−１、電流源２０３４−２、‥‥、電流源２０３４−８を構成する抵抗素子である。
そして、カレントミラー回路２０３は、ドライバＩＣ内に図中左から右へ配置されているＤＡＣ８００−１、ＤＡＣ８００−２、‥‥、ＤＡＣ８００−８に基準電流ＩＲＥＦ１、ＩＲＥＦ２、‥‥、ＩＲＥＦ８を供給する。
【００９３】
図８（Ａ）は、好適なレイアウト例を示している。
図８（Ａ）の例では、ドライバＩＣチップ左端のＤＡＣ８００−１の基準電流源２０３４−１の抵抗素子Ｒ２２１とチップ右端のＤＡＣ８００−８の基準電流源２０３４−８の抵抗素子Ｒ２２８が、ウィルソン定電流源２０３１の抵抗素子Ｒ２１１、Ｒ２１２と近くなるようにレイアウトされている。
また、ＤＡＣに供給する基準電流源の抵抗素子を左から右に１つおきに割り当てて行き、右から左に１つおきに戻ってくるように割り当てている。
このようにレイアウトすることにより、ドライバＩＣ内の隣接したＤＡＣ間の輝度の差を小さくしたままで、ドライバＩＣの左端とドライバＩＣの右端に対応した部分の輝度の差も小さくできる。その結果、たとえば図９に示すように、ディスプレイパネル１０２を長手方向（図１中、横方向）に分割して駆動するドライバ間の輝度段差を小さくすることができる。
【００９４】
図８（Ｂ）も、好適なレイアウト例を示している。
図８（Ｂ）のレイアウトが図８（Ａ）と異なる点は、各々の抵抗素子を、たとえば１／２の値の２つの抵抗素子で構成して、いわゆる襷がけにレイアウトした点にある。
ウィルソン定電流源２０３１の抵抗素子Ｒ２１１、Ｒ２１２を襷がけにレイアウトすることにより、ウィルソン定電流源２０３１のばらつきを小さくすることができる。
同様に、ドライバＩＣ左端のＤＡＣ８００−１の基準電流源の抵抗Ｒ２１とドライバ右端のＤＡＣ８００−８の基準電流源の抵抗Ｒ２８を襷がけにレイアウトすることにより、ドライバＩＣの左端とドライバＩＣの右端に対応した部分の輝度のばらつきを小さくすることができる。他の抵抗素子も、これらに合わせて襷がけにレイアウトする。
また、好適には、トランジスタの配置も図８（Ａ）または図８（Ｂ）に示した抵抗素子のレイアウトと同じような順番にレイアウトすることが望ましい。
【００９５】
図８（Ｃ）は、比較のために悪い例を示している。
図８（Ｃ）では、ドライバＩＣチップ左端のＤＡＣ８００−１の基準電流源２０３４−１の抵抗素子Ｒ２２１とウィルソン定電流源２０３１の抵抗素子Ｒ２１１、Ｒ２１２に近いが、チップ右端のＤＡＣ８００−８の基準電流源２０３４−８の抵抗素子Ｒ２２８は遠いため、ドライバＩＣ内で隣接したＤＡＣ間の輝度の差が小さくても、ドライバの左端とドライバの右端に対応した部分の輝度の差が大きくなってしまうことがある。このため、ドライバを複数個並べた場合、ドライバ間で輝度段差が発生しやすくなる。
【００９６】
図１０は、基準電流ＩＲＥＦのドライバＩＣ間の分配動作の説明するための図である。
【００９７】
本ディスプレイデバイス１００においては、基準電流ＩＲＥＦの各ドライバＩＣ（データ線ドライバ）への分配は、図１０（Ａ）〜（Ｈ）に示すように、垂直ブランキング期間ＴＢＬＫに行い、各ドライバＩＣ１０１−１〜１０１−ｎでは、カレントサンプリング回路２０２にサンプルホールドした電流を実質的な基準電流として用いる。
たとえば大型のディスプレイパネルの場合、マスタの基準電流の配線はディスプレイパネル上を長く引き回されることになる。このため、ディジタル信号とのクロストークや電源系のインピーダンスの存在により、ディジタルノイズが重畳し易く（かぶりやすく）なっている。たとえば画像データの転送に伴って発生したディジタルノイズがマスタの基準電流にかぶってしまうと、大きなディジタルノイズが発生する特定のパターンを表示したときに、ノイズによる輝度ばらつきが発生するなどの問題がある。
通常、垂直ブランキング期間は画面上には表示されないので、画像データの値を固定することでディジタルノイズの発生を抑制することができる。
この期間に基準電流の各データ線ドライバへの分配を行うことで、ノイズがかぶらない同じ値の基準電流を分配することができる。
【００９８】
垂直ブランキング期間後は、パネル上を引き回された基準電流を直接用いずに、各ドライバＩＣ１０１−１〜１０１−ｎの基準電流源回路２００−１〜２００−ｎのカレントサンプリング回路２０２にサンプルホールドした電流を各ドライバＩＣの基準電流として用いる。この方式により、上記のノイズの問題を解消することができる。
また、垂直ブランキング期間後は、各ドライバＩＣの基準電流をサンプルホールドする回路が全てオフして共通の基準電流配線の電位が変動してしまうので、好適には、カレントサンプリング回路２０２のダミー回路を設けて、共通の基準電流配線の電位変動を抑制することが望ましい。
【００９９】
図１１は、ドライバＩＣ間に分配するための基準電流配線のシールドおよび安定化方法を説明するための図である。
【０１００】
本ディスプレイデバイス１００では、マスタの基準電流ＩＲＥＦの配線はシールド用の電源配線の間を通す。
また、多層基板の場合には、シールド用の電源層の上を走らせる（配線する）。シールド用の電源としては、基準電流源回路２００内に設けられたカレントサンプリング回路２０２を構成するたとえば第１電流メモリ２０２１において、前述したように、ダイオード接続するトランジスタＭ２１１、Ｍ２１２がｎチャネルＭＯＳ（ＮＭＯＳ）の場合には、アナログ系の接地電圧源ＧＮＤａに接続する。
ダイオード接続するトランジスタＭ２１１、Ｍ２１２がｐチャネルＭＯＳ（ＰＭＯＳ）の場合には、アナログ系の電源電圧源ＶＤＤａに接続する。
【０１０１】
データ線ドライバＩＣには多数のディジタル信号が入力する。マスタの基準電流ＩＲＥＦの配線とこれらのディジタル信号配線の間でクロストークがあると、カレントサンプリング回路２０２に流れ込む電流はディジタル信号が変化してから数百ｎｓ〜数μｓの間変動してしまう。ちょうど変動しているときに電流メモリでホールドしてしまうと、ディスプレイパネルを分割して駆動しているデータ線ドライバ毎の輝度段差が発生してしまう。
このため、マスタの基準電流の配線はシールド用の電源配線の間を通して、ディジタル信号配線とのカップリング容量Ｃｃｒｏｓｓが極力付かないようにする。
また、多層基板の場合には、マスタの基準電流ＩＲＥＦの配線はシールド用の電源層の上を走らせることで配線容量Ｃｓの値を大きくして、クロストークによる変動ΔＶｃｒｏｓｓを小さくする。
【０１０２】
【数７】
ΔＶｃｒｏｓｓ＝（ＶＩＨ−ＶＩＬ）×（Ｃｃｒｏｓｓ／Ｃｓ）×Ｎｄｉｇ
ΔＩ／Ｉ≒２ΔＶｃｒｏｓｓ／Ｖｅｆｆ
【０１０３】
ここで、Ｖｅｆｆは電流メモリのキャパシタにホールドされた実効的な電圧Ｖｅｆｆ＝Ｖｇｓ−Ｖｔｈである。
【０１０４】
さらに、本ディスプレイデバイス１００では、既に述べたように、垂直ブランキング期間に画像データの値を固定して、クロストークの量を減らして基準電流の分配を行う。好適には、ディジタルデータの転送には、小振幅の転送技術や小振幅で差動の転送技術（ＬＶＤＳ）を用いる。
たとえば第１電流メモリ２０２１において、前述したようにダイオード接続するトランジスタＭ２１１、Ｍ２１２がＮＭＯＳの場合には、アナログ系の接地ＧＮＤａを基準としてＩＤＳが決まるので、キャパシタＣ２１１、Ｃ２１２の接地端子は接地電圧源ＧＮＤａに接続する。
ダイオード接続するトランジスタＭ２１１、Ｍ２１２がＰＭＯＳの場合には、アナログ系の電源電圧源ＶＤＤａを基準としてＩＤＳが決まるので、キャパシタＣ２１１、Ｃ２１２の接地端子は電源電圧源ＶＤＤａに接続する。
このため、シールド用の電源配線もキャパシタＣ２１１、Ｃ２１２の接地端子と同じように、ＮＭＯＳの電流メモリの場合にはアナログ系の接地電圧源ＧＮＤａを使用して、ＰＭＯＳの電流メモリの場合にはアナログ系の電源電圧源ＶＤＤａを使用する。
【０１０５】
逆の極性の電源をシールドに用いてしまうと、アナログ系の接地電圧源ＧＮＤａや電源電圧源ＶＤＤａといえども、数十ｍＶ以上のノイズを持っており、電流メモリがサンプルホールドするときの精度に影響してしまう。
画像データが転送されている間は、ディスプレイパネル１０２上の各ドライバが高い周波数で動作している。このため、電源系のインピーダンスの存在により、各ＩＣの電源レベルは別々に変動している。
たとえば、上述した例のように、ドライバＩＣ１０１−１からマスタの基準電流を出力して、ドライバＩＣ１０１−ｎで受け取ったとすると、ドライバＩＣ１０１−ｎにとっては、ドライバＩＣ１０１−１のＧＮＤａとドライバＩＣ１０１−ｎのＧＮＤａのレベル差がノイズとして基準電流にかぶって見えてしまう。
カレントサンプリング回路２０２を設けたことにより、接地電源圧ＧＮＤａのレベルが変動しても電流メモリのキャパシタＣ２１１、Ｃ２１２によりゲート電圧も一緒に変動して、結局、トランジスタＭ２１１、Ｍ２１２のゲートソース間電圧は変動しないので、安定した基準電流をドライバ内に供給することができる。
【０１０６】
図１２は、本実施形態に係る基準電流源回路の第２の構成例を示すブロック図である。
本基準電流源回路２００Ｂが図４の基準電流源回路２００Ａと異なる点は、定電流源回路を設ける代わりに、基準電流ＩＲＥＦは、たとえばディスプレイパネル１０２に別途設けた定電流発生回路や電流出力型ＤＡＣなどの電流源から、各々のドライバＩＣ（本実施形態では１０１−１〜ｎ）に供給するようにしたことにある。
その他の構成、機能は、図４の回路と同様である。
なお、カレントミラー回路の代わりに、複数個のカレントサンプリング回路に接続するように構成することも可能である。
【０１０７】
以上、基準電流源回路２００の具体的な構成および機能について詳細に説明したが、以下、ドライバＩＣ１０１の残りの他の構成要素の機能について説明する。
【０１０８】
テスト回路１０００は、入力信号ＴＭＯＤＥおよびＴＣＬＫに応じて、回路全体の動作をテストして、該当する回路のテスト出力をＴＯＵＴに出力する。
【０１０９】
制御回路３００は、方向制御信号ＤＩＲ、リセット信号ＲＥＳＥＴ、ロードパルスＬＯＡＤ、ラッチパルスＬＡＴＣＨおよびクロック信号ＭＣＬＫに応じて、書き込み回路４００、フラグ用双方向シフトレジスタ５００および制御信号発生回路７００−１〜７００−（ｍ／２）にそれぞれ駆動クロック信号や制御信号を出力する。
【０１１０】
書き込み回路４００は、制御回路３００からの駆動クロック信号や制御信号に基づき、入力されるｍビットの画像データＤｉｎ［ｍ−１，０］をラッチして、好適にはシリアル・パラレル変換により動作周波数を低くして、画像データ用レジスタアレイ６００に出力する。
【０１１１】
フラグ用双方向シフトレジスタ５００は、方向制御信号ＤＩＲや制御回路３００から入力される駆動クロック信号や制御信号に従って、シフトレジスタの両端からそれぞれ入力されるフラグ信号（パルス信号）ＳＴＡＲＴ／ＮＥＸＴとＮＥＸＴ／ＳＴＡＲＴを左または右の何れかの方向にシフトし、シフトしたフラグ信号を画像データ用レジスタアレイ６００に供給し、書き込み回路４００から入力される画像データを書き込むレジスタアレイの位置（アドレス）を選択する。
【０１１２】
画像データ用レジスタアレイ（画像用メモリ）６００は、たとえばダブルバッファ型のレジスタから構成されており、書き込み回路４００から入力される画像データを前段のレジスタで保持し、ラッチパルスＬＡＴＣＨの入力に応じて保持した画像データを後段のレジスタに転送し、制御信号発生回路７００−１，７００−（ｍ／２）から入力されるチャネル選択信号に応じて、ディジタル・アナログ変換回路ＤＡＣ８００−１〜８００−ｍに順次出力する。
【０１１３】
ＤＡＣ８００−１〜８００−ｍは、電流出力型ディジタル／アナログ変換回路である。すなわち、これらの変換回路は、画像データ用レジスタアレイ６００から順次入力される画像データに対応した電流信号を発生し、電流出力回路９００−１〜９００−ｍを構成するカレントサンプリング回路に時分割で出力する。
【０１１４】
電流出力回路９００−１，９００−２，‥‥，９００−ｍは、前述した本発明に係るカレントサンプリング回路および高耐圧または中耐圧の電流出力トランジスタによって構成されている。これらの電流出力回路は、ディジタル・アナログ変換回路ＤＡＣ８００−１，８００−２，‥‥，８００−ｍから入力される画像データに対応した変換電流をサンプリングして保持し、そして、保持した電流をＬＯＡＤ信号の入力に応じて複数の出力端子に出力する。
【０１１５】
本実施形態の電流出力型ドライバＩＣ１０１は、外部から供給される制御信号に基づき、入力される画像データＤｉｎ［ｍ−１，０］を保持し、保持した画像データをチャネル選択信号に従ってＤＡＣ８００−１〜８００−ｍに出力する。
ディジタル・アナログ変換回路ＤＡＣ８００−１〜８００−ｍにより、基準電流源回路２００から供給された基準電流ＩＲＥＦおよび入力される画像データに応じた電流が生成されて電流出力回路９００−１〜９００−ｍに供給される。そして、電流出力回路９００−１〜９００−ｍにより、ディジタル・アナログ変換回路ＤＡＣ８００−１〜８００−ｍから供給された電流が保持され、保持した電流がＬＯＡＤ信号の入力に応じて複数の出力端子に出力され、図示しないディスプレイパネル上の複数のデータ線に供給される。
【０１１６】
図１３は、本実施形態の電流出力回路の一構成例を示す回路図である。
電流出力回路９００は、図１３に示すように、それぞれ複数のカレントサンプリング回路からなる第１のバンク９０１、第２のバンク９０２およびディスプレイパネル１０２を駆動するのに必要な電圧に足りる中耐圧または高耐圧の所定の耐圧を有する複数のトランジスタからなる電流出力トランジスタアレイ９０３により構成されている。
【０１１７】
図１３に示すように、第１のバンク９０１と第２のバンク９０２に、出力電流のチャネルの数だけそれぞれ複数のカレントサンプリング回路９０１−１〜９０１−ｎ、９０２−１〜９０２−ｎが配置されている。
第１のバンク９０１の各チャネルのカレントサンプリング回路９０１−１〜９０１−ｎは、第２のバンク９０２のそれぞれのチャネルのカレントサンプリング回路９０２−１〜９０２−ｎに対応して配置されている。
さらに、第１のバンク９０１と第２のバンク９０２の各チャネルのカレントサンプリング回路９０１−１〜９０１−ｎ、９０２−１〜９０２−ｎは、電流出力トランジスタアレイ９０３の各チャネルの所定の耐圧を有するトランジスタ９０３−１〜９０３−ｎに対応して配置されている。
【０１１８】
たとえば、第１のバンク９０１において、１チャネル目のカレントサンプリング回路９０１−１と第２のバンク９０２の１チャネル目のカレントサンプリング回路９０２−１、並びに電流出力トランジスタアレイ９０３における１チャネル目の所定の耐圧を有するトランジスタ９０３−１に対応して配置されている。
カレントサンプリング回路９０１−１の電流出力端子ＩＯＵＴとカレントサンプリング回路９０２−１の電流出力端子ＩＯＵＴが所定の耐圧を有するトランジスタ９０３−１のソースに共通に接続されている。
同様に、第１のバンク９０１のｎチャネル目のカレントサンプリング回路９０１−ｎと第２のバンク９０２のｎチャネル目のカレントサンプリング回路９０２−ｎ、並びに電流出力トランジスタアレイ９０３におけるｎチャネル目の所定の耐圧を有するトランジスタ９０３−ｎに対応して配置されている。
カレントサンプリング回路９０１−ｎの電流出力端子ＩＯＵＴとカレントサンプリング回路９０２−ｎの電流出力端子ＩＯＵＴが所定の耐圧を有するトランジスタ９０３−ｎのソースに共通に接続されている。
電流出力トランジスタアレイ９０３において、所定の耐圧を有するトランジスタ９０３−１，９０３−２，…，９０３−ｎのドレインは、それぞれ出力パッド９０４−１，９０４−２，…，９０４−ｎに接続されている。
【０１１９】
第１のバンク９０１および第２のバンク９０２のすべてのカレントサンプリング回路９０１−１〜９０１−ｎ、９０２−１〜９０２−ｎの電流入力端子ＩＩＮは、図１３に示していない電流出力型ＤＡＣの電流出力端子に接続されている。第１のバンク９０１のカレントサンプリング回路９０１−１〜９０１−ｎと第２のバンク９０２のカレントサンプリング回路９０２−１〜９０２−ｎは、制御信号ＯＥ０、ＯＥ１に応じて交互に書き込みモードと、読み出しモードに制御される。
これらのカレントサンプリング回路９０１−１〜９０１−ｎ、９０２−１〜９０２−ｎにより、ＤＡＣの出力電流に応じた駆動電流を電流出力トランジスタ９０３−１，９０３−２，…，９０３−ｎを介して負荷側である図示しないデータ線に出力する。
【０１２０】
本実施形態の電流出力回路９００は、たとえば、有機ＥＬ素子を駆動する場合、１０Ｖ〜２０Ｖ程度の電圧で、ＤＡＣの出力電流に応じた駆動電流を有機ＥＬ素子の供給する必要がある。
このため、各出力チャネルごとに１個の中耐圧または高耐圧の所定の耐圧を有するトランジスタ９０３−１〜９０３−ｎを設けて、カレントサンプリング回路からの出力電流をパッド９０４−１〜９０４−ｎを介して、各チャネルの有機ＥＬ素子に出力することで高電圧に対応している。
【０１２１】
図１４は、電流出力回路９００の第１および第２のバンク９０１，９０２に採用されるカレントサンプリング回路９０１−１〜９０１−ｎ，９０２−１〜９０２−ｎの具体的な構成例を示す回路図である。
【０１２２】
本電流出力回路９００のカレントサンプリング回路は、図１４に示すように、ＰＭＯＳトランジスタＭ９０１，Ｍ９０２、スイッチング素子ＳＷ９０１〜ＳＷ９０６、キャパシタＣ９０１，Ｃ９０２、２入力ＮＡＮＤゲートＮＧ９０１〜ＮＧ９０３、およびインバータＩＮＶ９０１〜９０５を有している。
【０１２３】
図１４に示すように、電流出力回路９００のカレントサンプリング回路において、ＮＡＮＤゲートＮＧ９０１とインバータＩＮＶ９０１の出力信号により、スイッチング素子ＳＷ９０１とＳＷ９０５のオン／オフが制御され、ＮＡＮＤゲートＮＧ９０２とインバータＩＮＶ９０２の出力信号により、スイッチング素子ＳＷ９０２とＳＷ９０６がオン／オフが制御される。
また、インバータＩＮＶ９０３の出力信号により、スイッチング素子ＳＷ９０３がオン／オフが制御され、インバータＩＮＶ９０５の出力信号により、スイッチング素子ＳＷ９０４がオン／オフが制御される。
【０１２４】
なお、図１４に示すように、スイッチング素子ＳＷ９０１，ＳＷ９０２，ＳＷ９０５とＳＷ９０６は、ＰＭＯＳトランジスタにより構成され、スイッチング素子ＳＷ９０３とＳＷ９０４は、ＮＭＯＳトランジスタにより構成されている。
【０１２５】
ＮＡＮＤゲートＮＧ９０１の入力端子にそれぞれクロック信号ＣＫ１とインバータＩＮＶ９０３の出力信号が入力され、ＮＡＮＤゲートＮＧ９０２の入力端子にそれぞれクロック信号ＣＫ２とインバータＩＮＶ９０３の出力信号が入力される。
ＮＡＮＤゲートＮＧ９０３の入力端子にそれぞれ選択信号ＳＥＬと書き込みイネーブル信号ＷＥが印加される。
インバータＩＮＶ９０１の入力端子がＮＡＮＤゲートＮＧ９０１の出力端子に接続され、インバータＩＮＶ９０２の入力端子がＮＡＮＤゲートＮＧ９０２の出力端子に接続され、インバータＩＮＶ９０３の入力端子がＮＡＮＤゲートＮＧ９０３の出力端子に接続されている。
また、インバータＩＮＶ９０４の入力端子に、出力イネーブル信号ＯＥが印加される。インバータＩＮＶ９０５の入力端子がインバータＩＮＶ９０４の出力端子に接続されている。
【０１２６】
本カレントサンプリング回路において、電流書き込み（サンプリング）のとき、選択信号ＳＥＬと書き込みイネーブル信号ＷＥがともにハイレベルに保持されるとき、インバータＩＮＶ９０３の出力がハイレベルとなり、スイッチング素子ＳＷ９０３がオンする。このとき、クロック信号ＣＫ１とＣＫ２がハイレベルに保持されるので、ＮＡＮＤゲートＮＧ９０１とＮＧ９０２の出力がハイレベル、インバータＩＮＶ９０１とＩＮＶ９０２の出力がローレベルにそれぞれ保持される。このとき、スイッチング素子ＳＷ９０１，ＳＷ９０２とＳＷ９０３がオンし、その他のスイッチング素子ＳＷ９０４，ＳＷ９０５とＳＷ９０６がオフする。これにより、トランジスタＭ９０１とＭ９０２のゲート電圧がそれぞれキャパシタＣ９０１の電極とＣ９０２の電極に入力する。
【０１２７】
電流書き込み終了後、クロック信号ＣＫ１とＣＫ２が順次ローレベルに切り換わる。これに応じて、スイッチング素子ＳＷ９０１とＳＷ９０２が順次オフ状態に切り換わる。一方、スイッチング素子ＳＷ９０１がオフするに伴って、スイッチング素子ＳＷ９０５がオンし、スイッチング素子ＳＷ９０２がオフするに伴って、スイッチング素子ＳＷ９０６がオンする。
そして、書き込みイネーブル信号ＷＥがローレベルに切り換わると、スイッチング素子ＳＷ９０３がオフする。このとき、キャパシタＣ９０１とＣ９０２により、トランジスタＭ９０１とＭ９０２のゲート電圧がそれぞれ保持される。
【０１２８】
電流読み出し（電流出力）のとき、出力イネーブル信号ＯＥがハイレベルに保持される。これに応じて、スイッチング素子ＳＷ９０４がオンするので、キャパシタＣ９０１とＣ９０２に保持されている電圧により、トランジスタＭ９０１とＭ９０２がそれぞれのゲート電圧によって決まる飽和電流を流し、この電流が出力端子Ｔｏｕｔ　から負荷側に出力される。
【０１２９】
本カレントサンプリング回路のＰＭＯＳトランジスタＭ９０２は、カスコードのトランジスタとして動作するので、出力電流精度の改善および負荷側のバラツキによる影響を低減できる。
【０１３０】
本カレントサンプリング回路において、好適には、スイッチング素子ＳＷ９０５を構成するＭＯＳトランジスタのチャネル幅はスイッチング素子ＳＷ９０１を構成するＭＯＳトランジスタのチャネル幅の約１／２に形成される。または、３本のゲートのうち、１本をスイッチング素子ＳＷ９０５として使用して２本をスイッチング素子ＳＷ９０１として使用する。なお、スイッチング素子ＳＷ９０２とＳＷ９０６を構成するＭＯＳトランジスタについても同様である。
【０１３１】
電流書き込みからホールド状態に移る時、スイッチング素子ＳＷ９０１とＳＷ９０２がオフする時に発生するチャージ電荷をキャンセルすることが正確な書き込み電流をホールドするために重要である。スイッチング素子ＳＷ９０１やＳＷ９０２がオフするより先にスイッチング素子ＳＷ９０５やＳＷ９０６がオンしてしまうと、キャンセルする効果が非常に小さくなってしまう。このため、スイッチング素子ＳＷ９０１とＳＷ９０２を駆動するＮＡＮＤ出力より後のインバータの出力でスイッチング素子ＳＷ９０５とＳＷ９０６を駆動する。
【０１３２】
本カレントサンプリング回路によれば、半導体集積回路化した場合に問題になるスイッチング動作の影響も改善でき、また、電流書き込み時と電流読み出し時の電流値は十分な精度で一致して、かつ、出力負荷側の回路のばらつきによる影響が抑制される。
【０１３３】
以上のように、各カレントサンプリング回路において、選択信号ＳＥＬと書き込みイネーブル信号ＷＥがアクティブ状態（たとえば、ハイレベル）のとき、クロック信号ＣＫ１とＣＫ２により設定したタイミングでカレントサンプリング回路のキャパシタＣ９０１とＣ９０２にＤＡＣからの出力電流に応じたゲート電圧が取り込まれて、保持される。そして、読み出しイネーブル信号ＯＥがアクティブ状態（たとえ、ハイレベル）のとき、キャパシタＣ９０１とＣ９０２に保持されているゲート電圧に応じた電流が出力される。
このため、本実施形態の電流出力回路９００によって、各カレントサンプリング回路により、ＤＡＣの出力電流に基づき、高精度の駆動電流が各チャネルの有機ＥＬ素子に供給される。
【０１３４】
図１５は、図３の電流出力型ドライバＩＣの動作を示すタイミングチャートである。以下、図１３および図１５を参照しつつ、図３の電流出力型ドライバＩＣの動作について説明する。
【０１３５】
図１３に示すように、第１のバンク９０１と第２のバンク９０２のカレントサンプリング回路は、交互にイネーブル信号ＯＥ０とＯＥ１により、書き込み動作と読み出し動作が制御される。すなわち、第１のバンク９０１の各カレントサンプリング回路の書き込みイネーブル信号ＷＥとして、イネーブル信号ＯＥ０が入力され、読み出しイネーブル信号ＯＥとして、イネーブル信号ＯＥ１が入力される。逆に、第２のバンク９０２の各カレントサンプリング回路において、書き込みイネーブル信号ＷＥとして、イネーブル信号ＯＥ１が入力され、読み出しイネーブル信号ＯＥとして、イネーブル信号ＯＥ０が入力される。
【０１３６】
このため、第１のバンク９０１のカレントサンプリング回路が書き込みのとき、第２のバンク９０２のカレントサンプリング回路が電流を出力し、逆に、第２のバンク９０２のカレントサンプリング回路が書き込みのとき、第１のバンク９０１のカレントサンプリング回路が電流を出力する。すなわち、第１のバンク９０１のカレントサンプリング回路と第２のバンク９０２のカレントサンプリング回路が交互に書き込みモードと読み出し（電流出力）モードに制御される。
【０１３７】
図１５（Ａ）〜（Ｆ）に示すように、クロック信号ＣＫ１，ＣＫ２およびイネーブル信号ＯＥ０，ＯＥ１は、ラッチパルスＬＡＴＣＨに同期して生成される。なお、ラッチパルスＬＡＴＣＨは、システムによって生成され、制御信号発生回路７００−１，７００−（ｍ／２）に供給される。これらの制御信号発生回路７００−１，７００−（ｍ／２）により、上述したクロック信号ＣＫ１，ＣＫ２、イネーブル信号ＯＥ０，ＯＥ１がそれぞれ生成され、電流出力回路９００に供給される。
【０１３８】
図１５（Ａ）〜（Ｆ）に示すように、ラッチパルスＬＡＴＣＨに同期して、クロック信号ＣＫ１，ＣＫ２およびイネーブル信号ＯＥ０，ＯＥ１が生成される。ラッチパルスＬＡＴＣＨの各周期ごとに、イネーブル信号ＯＥ０とイネーブル信号ＯＥ１が交互にハイレベルとローレベルに保持される。
【０１３９】
イネーブル信号ＯＥ０がハイレベルのとき、第１のバンク９０１のカレントサンプリング回路が書き込みを行う。このとき、第１のバンク９０１のカレントサンプリング回路９０１−１，９０１−２，…，９０１−ｎにおいて、クロック信号ＣＫ１とＣＫ２により設定したタイミングで、キャパシタＣ９０１とＣ９０２にトランジスタＭ９０１とＭ９０２のゲート電圧がそれぞれ印加され、保持される。
【０１４０】
次のラッチパルスＬＡＴＣＨの周期においてに、イネーブル信号ＯＥ０がローレベルに切り換わり、イネーブル信号ＯＥ１がハイレベルに切り換わる。このため、第２のバンク９０２のカレントサンプリング回路が書き込みを行い、第１のバンク９０１のカレントサンプリング回路が読み出し、すなわち電流出力を行う。
図１５（Ｇ），（Ｈ）に示すように、このとき、たとえば、第１のバンク９０１のカレントサンプリング回路９０１−１の電流出力端子ＩＯＵＴから電流が出力される。
【０１４１】
上述したように、本実施形態の電流出力回路９００において、イネーブル信号ＯＥ０とＯＥ１に応じて、第１のバンク９０１のカレントサンプリング回路と第２のバンク９０２のカレントサンプリング回路が交互に書き込みモードと読み出しモードに制御され、書き込みモードのときカレントサンプリング回路はＤＡＣからの出力電流に応じて書き込みを行い、そして、読み出しモードのとき書き込みモード動作時に保持された電流を出力するので、ＤＡＣの出力電流に応じた電流を高精度で負荷側に供給する。
【０１４２】
図１６は、図３の電流出力型ドライバＩＣ１０１におけるレジスタアレイ６００（画像メモリ）の一構成例を示す回路図である。
なお、図１６に示す回路例は、図３にＤＡＣ１個分に対応するレジスタアレイの部分回路である。以下の説明では、便宜上この部分回路をレジスタアレイとし、符号６００を付して説明する。
【０１４３】
図１６に示すように、レジスタアレイ６００を構成する単位セルは、たとえば、トランスミッションゲートを持つＤ型ラッチ回路が２段接続したダブルバッファ型のラッチ回路６０２−１１，６０２−１２，…，６０２−１ｎ〜６０２−ｍ１，６０２−ｍ２，…，６０２−ｍｎである。
ラッチ回路６０２−１１〜６０２−ｍｎは、ＤＡＣ１個の出力に接続するカレントサンプリング回路のチャンネル数ｎをワード数として、画像データのビット幅ｍをビット幅としたｎ×ｍのアレイを構成している。
各ラッチ回路６０２−１１〜６０２−ｍｎにおいて、前段のラッチ回路のトランスミッションゲートは、フラグレジスタ５００−１，５００−２，…，５００−ｉの出力ＷＤ１，ＷＤ２，…，ＷＤｉによってオン／オフされる。
【０１４４】
このような構成においては、たとえばスタートパルス信号ＳＴＡＲＴがフラグレジスタ５００−１に入力される。また、画像データが書き込み回路を介してドライバＩＣ内部のデータバスＤＸ０〜ＤＸｍ−１，ＤＹ０〜ＤＹｍ−１およびＤＺ０〜ＤＺｍ−１に出力される。
スタートパルス信号ＳＴＡＲＴがフラグレジスタ５００−１，５００−２，…，５００−ｉによって順次シフトされることにより、たとえば、３チャネル分ずつ画像データが２段接続したダブルバッファ型のラッチ回路のうち、前段のラッチ回路に書き込まれる。
【０１４５】
画像データの書き込みが終わると、ラッチパルスＬＡＴＣＨの入力により、それぞれのダブルバッファ型のラッチ回路において、前段のラッチ回路に保持されている画像データが後段のラッチ回路に出力される。後段のラッチ回路の出力部分は選択回路になっていて、各選択回路の出力が共通のデータバス６０６［ｍ−１，０］の該当するビット線に接続されている。データバス６０６［ｍ−１，０］がバッファ６０４の入力側に接続されている。バッファ６０４の出力端子がＤＡＣのデコーダの入力端子に接続されている。すなわち、ダブルバッファ型のラッチ回路の出力がバッファ６０４を介して、ＤＡＣのデコーダに入力される。
【０１４６】
ダブルバッファ型のラッチ回路６０２−ｉ１，６０２−ｉ２，…，６０２−ｉｎのうち、どのラッチ回路の出力がバッファ６０４に出力されるかは、それぞれのダブルバッファ型ラッチ回路の後段の選択回路に入力される選択信号ＳＥＬ１，ＳＥＬ２，…，ＳＥＬｎによって制御される。
図１６に示すように、選択信号ＳＥＬ１，ＳＥＬ２，…，ＳＥＬｎがバッファ６０５に入力され、バッファ６０５によってバッファされた選択信号がそれぞれのダブルバッファ型ラッチ回路６０２−１１，６０２−１２，…，６０２−１ｎ〜６０２−ｍ１，６０２−ｍ２，…，６０２−ｍｎに出力される。
【０１４７】
また、図１７は、図３のレジスタアレイ６００、制御信号発生回路７００、ＤＡＣ８００および電流出力回路９００を含む部分回路の構成を示すブロック図である。
図１７の構成において、時分割でレジスタアレイ６００からディジタルの画像データを読み出して、ＤＡＣ８００によって画像データに応じた電流が出力され、逐次電流出力回路９００に書き込むという一連の動作が行われる。制御信号発生回路７００は、この一連の動作を制御するための制御信号を発生し、電流出力型駆動回路の各構成部分に出力する。
【０１４８】
たとえば、ＤＡＣ８００のデコーダの入力側には、ｎチャネル分のレジスタアレイ６０３−１，６０３−２，…，６０３−ｎが選択回路および出力バッファ６０４を介して接続されている。ＤＡＣ８００の出力側には、ｎチャネル分の電流ＩＯ１，ＩＯ２，…，ＩＯｎを出力する電流出力回路９００が接続されている。どのチャネルの画像データをレジスタアレイ６００から選択して、ＤＡＣ８００に出力するかは、制御信号発生回路７００によって生成した選択信号ＳＥＬ１，ＳＥＬ２，…，ＳＥＬｎによって制御される。選択されたチャネルの画像データがレジスタアレイ６００からＤＡＣ８００のデコーダに入力され、ＤＡＣ８００により電流出力に変換され、電流出力回路９００に書き込まれる。
【０１４９】
電流出力回路９００において、図１７に示すように、第１のバンク９０１のそれぞれのカレントサンプリング回路と第２のバンク９０２のそれぞれのカレントサンプリング回路は、制御信号発生回路７００から入力される交互にハイレベルとローレベルで切り換わるイネーブル信号ＯＥ０とＯＥ１に応じて、書き込みモードと読み出しモードを繰り返し、ＤＡＣ８００から出力された電流を取り込み、さらに電流出力トランジスタを介して図示しない画像表示素子、例えば、有機ＥＬ素子に出力する。
【０１５０】
図１８は、図１７の各構成部分の動作を示すタイミングチャートである。以下、図１７および図１８を参照しつつ、この回路群の基本動作について説明する。
【０１５１】
各動作周期において、ラッチパルスＬＡＴＣＨの入力により、制御信号発生回路７００がクリアされ、動作がスタートする。
【０１５２】
図１８（Ａ）〜（Ｇ）に示すように、ラッチパルスＬＡＴＣＨに続いて、制御信号発生回路７００から選択信号ＳＥＬ１，ＳＥＬ２，…，ＳＥＬｎが順番に生成される。また、それぞれの選択信号とともに、各チャネルに供給されるクロック信号ＣＫ１１，ＣＫ１２，ＣＫ２１，ＣＫ２２，…，ＣＫ１ｎ，ＣＫ２ｎも順番に生成される。
【０１５３】
選択信号ＳＥＬ１，ＳＥＬ２，…，ＳＥＬｎがレジスタアレイ６００に供給され、これに応じてレジスタアレイ６００に保持されている各チャネルの画像データが順次読み出されてディジタル・アナログ変換回路ＤＡＣ８００のデコーダに入力される。
ＤＡＣ８００によって、入力される画像データが逐次電流出力に変換され、電流出力回路９００に出力される。電流出力回路９００において、第１のバンク９０１と第２のバンク９０２のうち、イネーブル信号ＯＥ０とＯＥ１により、一方が書き込みモードに制御され、他方が読み出しモードに制御される。ＤＡＣ８００から出力される電流が、チャネル選択信号ＳＥＬ１，ＳＥＬ２，…，ＳＥＬｎに応じて、書き込みモード側のバンクにある各カレントサンプリング回路に順番に書き込まれる。
【０１５４】
なお、カレントサンプリング回路には、チャネル選択信号と同時に、第１のスイッチ回路を先にオフさせるための第１のクロック信号群ＣＫ１１，ＣＫ１２，…，ＣＫ１ｎと、第１のスイッチ回路に遅れて第２のスイッチ回路をオフさせるための第２のクロック信号群ＣＫ２１，ＣＫ２２，…，ＣＫ２ｎが供給される。これらの選択信号は、チャネルごとに揃えないで、数種類の選択信号を組み合わせる形式で配線本数を減らしても良いし、また、クロック信号は、チャネルごとに揃えないで、２〜３組の信号を共用してもよい。
【０１５５】
図１８（Ａ）〜（Ｇ）に示すように、外部からロードパルスＬＯＡＤが入力されると、書き込みモードと読み出しモードの切り換えを制御するＯＥ０とＯＥ１の信号が反転して、交互にローレベルとハイレベルで切り替わる。イネーブル信号ＯＥ０がローレベルでイネーブル信号ＯＥ１がハイレベルのときには、第１のバンク９０１のカレントサンプリング回路が電流読み出しモードで動作し、電流の出力が行い、第２のバンク９０２のカレントサンプリング回路が書き込みモードで動作し、ＤＡＣからの出力電流を取り込む。一方、イネーブル信号ＯＥ０がハイレベルでイネーブル信号ＯＥ１がローレベルのときは、第２のバンク９０２のカレントサンプリング回路が読み出しモードで動作し、各カレントサンプリング回路からホールドした電流が出力され、第１のバンク９０１のカレントサンプリング回路が書き込みモードで動作し、ＤＡＣからの出力電流を取り込む。
【０１５６】
以上のように、十分な電流出力精度を有する電流サンプリング（カレントサンプリング）回路を用いて、カレントサンプリング回路に時分割で電流書き込みを制御する制御信号発生回路を設け、さらに電流出力型のＤ／Ａ変換回路の出力電流を時分割で複数のカレントサンプリング回路に書き込む方式をとることで、Ｄ／Ａ変換回路の個数を低減し、多ビットのＤＡＣをレイアウトすることが可能となる。
【０１５７】
以上説明したように、本第１の実施形態によれば、カレントサンプリング回路を用いることにより、マスターの基準電流を共用できるので、ディスプレイを分割駆動しているドライバ間の輝度段差を十分小さくすることができ、また、ディスプレイパネル上の基準電流の配線本数を削減することができる。
また、垂直ブランキング期間に画像データの信号を固定して各データ線ドライバへの分配を行うことで、基準電流へのディジタル信号のクロストークの影響を大幅に小さくすることができる。また、画像データを転送しているときには、各ドライバの基準電流源回路に設けたカレントサンプリング回路にホールドした基準電流を用いることにより、動作中のノイズの影響を小さくすることができる。以上のことから、本実施形態に係るディスプレイデバイスにより大型で高階調の有機ＥＬディスプレイを実現できる。
【０１５８】
第２実施形態
図１９は、本発明に係る有機ＥＬディスプレイデバイスの第２の実施形態を示す構成図である。
【０１５９】
本第２の実施形態が上述した第１の実施形態と異なる点は、ディスプレイパネル１０２Ａを図中長手方向（横方向）に分割し、さらに上下にも分割して、上下両方からドライバＩＣ１０１−１〜１０１−ｎ、および１０１−（ｎ＋１）〜１０１−（２ｎ）により駆動するようにした点にある。
【０１６０】
本第２の実施形態においては、ディスプレイパネル１０２Ａは、図中上半分がｎ個のドライバＩＣ１０１−１〜１０１−ｎによって分割して駆動され、下半分が同じくｎ個のドライバＩＣ１０１−（ｎ＋１）〜１０１−（２ｎ）によって分割して駆動される。
この構成は、大型のディスプレイの場合に好適である。
【０１６１】
本第２の実施形態においても、ドライバＩＣ１０１−１〜１０１−（２ｎ）の順番に基準電流を取り込むため、好適には、入力端子ＴＲＥＦＳＴＡＲＴとＴ出力端子ＲＥＦＮＥＸＴにより基準電流取り込み用のフラグを移動していくため、これら入出力端子が順番に接続されている。
このような方法をとらずに、サンプリング期間を示す制御端子を設けて、パネル上に設けた制御用ＩＣにより集中して制御するように構成することも可能である。
【０１６２】
また、本ディスプレイデバイス１００Ａは、第１の実施形態と同様に、複数のドライバＩＣ１０１−１〜１０１−ｎ、１０１−（ｎ＋１）〜１０１−（２ｎ）で分割してディスプレイパネル１０２を駆動するため、画像データも複数のドライバＩＣに順番に書き込んでいく。
このため、ドライバＩＣ間で書き込み位置を示すフラグを引き継ぐための入出力端子ＴＳＴＡＲＴ／ＮＥＸＴ、ＴＮＥＸＴ／ＳＴＡＲＴが設けられている。
そして、初段のマスタドライバＩＣ１０１−１の入出力端子ＴＳＴＡＲＴ／ＮＥＸＴは、画像データの転送開始を示すパルス信号ＳＴＡＲＴの入力端に接続され、入出力端子ＴＮＥＸＴ／ＳＴＡＲＴが次段のドライバＩＣ１０１−２の入出力端子ＴＳＴＡＲＴ／ＮＥＸＴに接続されている。ドライバＩＣ１０１−２の入出力端子ＴＮＥＸＴ／ＳＴＡＲＴが次段の図示しないドライバＩＣ１０１−３の入出力端子ＴＳＴＡＲＴ／ＮＥＸＴに接続されている。
以下同様にして、ドライバＩＣ１０１−（２ｎ−１）の入出力端子ＴＮＥＸＴ／ＳＴＡＲＴが最終段のドライバＩＣ１０１−（２ｎ）の入出力端子ＴＳＴＡＲＴ／ＮＥＸＴに接続されている。
【０１６３】
このような構成において、たとえば図示しない書き込み方向制御信号ＤＩＲにより、ＤＩＲ＝Ｈ（論理ハイレベル）のときは、入出力端子ＴＳＴＡＲＴ／ＮＥＸＴはＳＴＡＲＴ入力として機能して、ＴＮＥＸＴ／ＳＴＡＲＴ端子はＮＥＸＴ出力として機能して、図中ドライバＩＣの左から右へフラグが移動して画像データが書き込まれる（ディスプレイパネルの上側のドライバＩＣ１０１−１〜１０１−ｎ）。
また、ＤＩＲ＝Ｌ（論理ローレベル）のときは、入出力端子ＴＮＥＸＴ／ＳＴＡＲＴがＳＴＡＲＴ入力として機能して、入出力端子ＴＳＴＡＲＴ／ＮＥＸＴはＮＥＸＴ出力として機能して、図中ドライバＩＣの右から左へ（ディスプレイパネルで左から右へ）フラグが移動して画像データが書き込まれる（ディスプレイパネルの下側のドライバ１０１−（ｎ＋１）〜１０１−（２ｎ））。
【０１６４】
ここで、図１９のディスプレイパネル１００Ａでの基準電流のサンプリング引継ぎ動作について、図２０のタイミングチャートに関連付けて説明する。なお、以下の動作の説明はあくまでも一例で、パネル上に設けた制御用ＩＣにより、集中して制御するように構成することも可能である。
【０１６５】
この場合、ディスプレイパネルの上側のドライバＩＣ１０１−１〜１０１−ｎは、図示しない書き込み方向制御信号ＤＩＲがＤＩＲ＝Ｈ（論理ハイレベル）で供給されて、入出力端子ＴＳＴＡＲＴ／ＮＥＸＴはＳＴＡＲＴ入力として機能して、入出力端子ＴＮＥＸＴ／ＳＴＡＲＴはＮＥＸＴ出力として機能する。
これに対して、ディスプレイパネルの下側のドライバ１０１−（ｎ＋１）〜１０１−（２ｎ）は、図示しない書き込み方向制御信号ＤＩＲがＤＩＲ＝Ｌ（論理ローレベル）で供給されて、入出力端子ＴＳＴＡＲＴ／ＮＥＸＴはＮＥＸＴ入力として機能して、入出力端子ＴＮＥＸＴ／ＳＴＡＲＴはＳＴＡＲＴ出力として機能する。
【０１６６】
ここで、図２０（Ａ）に示すように、水平同期信号ＨＳＹＮＣの（下向き）パルスが入力した後、図２０（Ｂ），（Ｅ）に示すように、ドライバＩＣ１０１−１の入出力端子ＴＳＴＡＲＴ（／ＮＥＸＴ）とドライバＩＣ１０１−（ｎ＋１）の入出力端子Ｔ（ＮＥＸＴ／）ＳＴＡＲＴに画像データの転送開始を示すパルス信号ＳＴＡＲＴパルス＝ＳＴＡＲＴ（１）パルス＝ＳＴＡＲＴ（ｎ＋１）が入力される。
ドライバＩＣ１０１−１の中をフラグが移動してドライバＩＣ１０１−１の画像データ用のメモリに書き込み終わると、ドライバＩＣ１０１−１の入出力端子ＴＮＥＸＴ（／ＳＴＡＲＴ）からドライバＩＣ１０１−２の入出力端子ＴＳＴＡＲＴ（／ＮＥＸＴ）へドライバＩＣ１０１−２の書き込み開始を示すパルス信号ＳＴＡＲＴ（２）が出力される。これにより、ドライバＩＣ１０１−２にフラグが移動してドライバＩＣ１０１−２の画像データ用のメモリに書き込まれて行く。
同様に、ドライバＩＣ１０１−（ｎ＋１）の中をフラグが移動してドライバＩＣ１０１−（ｎ＋１）の画像データ用のメモリに書き込み終わると、ドライバＩＣ１０１−（ｎ＋１）の入出力端子ＴＳＴＡＲＴ（／ＮＥＸＴ）からドライバＩＣ１０１−（ｎ＋２）の入出力端子Ｔ（ＮＥＸＴ／）ＳＴＡＲＴへドライバＩＣ１０１−（ｎ＋２）の書き込み開始を示すパルス信号ＳＴＡＲＴ（ｎ＋２）が出力される。これにより、ドライバＩＣ１０１−（ｎ＋２）にフラグが移動してドライバＩＣ１０１−（ｎ＋２）の画像データ用のメモリに書き込まれて行く。
同様にして、パルス信号ＳＴＡＲＴ（３）〜ＳＴＡＲＴ（ｎ）、ＳＴＡＲＴ（ｎ＋３）〜ＳＴＡＲＴ（２ｎ）が次々に出力されて、各ドライバＩＣ１０１−３〜１０１−ｎ、１０１−（ｎ＋３）〜１０１−（２ｎ）の画像データ用のメモリに画像データが書き込まれる。
【０１６７】
また、図２０（Ｈ）に示すように、ドライバＩＣ１０１−１の入力端子ＴＲＥＦＳＴＡＲＴに基準電流ＩＲＥＦの分配開始を示すパルス信号ＲＥＦＳＴＡＲＴが入力される。
パルス信号ＲＥＦＳＴＡＲＴは、図２０（Ｂ）および（Ｈ）に示すように、パルスＳＴＡＲＴ（１）にオーバーラップするように入力される。ドライバＩＣ１０１−１は、パルス信号ＳＴＡＲＴ（１）を駆動クロックとしてパルス信号ＲＥＦＳＴＡＲＴをラッチして、１サイクル後のパルス信号ＳＴＡＲＴ（１）の立下りエッジで１サイクル幅の信号ＲＥＦＮＥＸＴ（１）パルスを出力端子ＴＲＥＦＮＥＸＴ端子から出力する。ドライバＩＣ１０１−１は、パルス信号ＲＥＦＮＥＸＴ（１）パルス発生時に基準電流ＩＲＥＦを基準電流入力端子ＩＲＥＦＩＮから取り込む。
【０１６８】
ドライバＩＣ１０１−２の入力端子ＴＲＥＦＳＴＡＲＴにパルス信号ＲＥＦＮＥＸＴ（１）が入力される。パルス信号ＲＥＦＮＥＸＴ（１）は、図２（Ｃ）および（Ｉ）に示すように、パルス信号ＳＴＡＲＴ（２）にオーバーラップしている。ドライバＩＣ１０１−２は、パルス信号ＳＴＡＲＴ（２）を駆動クロックとしてパルス信号ＲＥＦＮＥＸＴ（１）をラッチして、１サイクル後のパルス信号ＳＴＡＲＴ（２）の立下りエッジで１サイクル幅のパルス信号ＲＥＦＮＥＸＴ（２）を出力端子ＴＲＥＦＮＥＸＴから出力する。ドライバＩＣ１０１−２は、パルス信号ＲＥＦＮＥＸＴ（２）発生時に基準電流ＩＲＥＦを基準電流入力端子ＴＩＲＥＦＩＮから取り込む。
同様にして、ＲＥＦＮＥＸＴ（３）〜ＲＥＦＮＥＸＴ（２ｎ）のパルスが各ドライバＩＣ１０１−３〜１０１−（２ｎ−１）から順次に出力されて、各ドライバＩＣ１０１−３〜１０１−（２ｎ）に基準電流ＩＲＥＦが順番に取り込まれて行く。
【０１６９】
本第２の実施形態においては、その他の構成および機能は上述した第１の実施形態と同様である。
【０１７０】
本第２の実施形態によれば、上述した第１の実施形態の効果と同様の効果を得られることはもとより、大型のディスプレイに好適に適用できる利点がある。
【０１７１】
【発明の効果】
以上説明したように、本発明によれば、分割駆動しているドライバ間の輝度段差を十分小さくすることができ、また、ディスプレイパネル上の基準電流の配線本数を削減することができる。
さらに、垂直ブランキング期間に画像データの信号を固定して各データ線ドライバへの分配を行うことで、基準電流へのディジタル信号のクロストークの影響を大幅に小さくすることができる。
また、画像データを転送しているときには、各ドライバの基準電流源回路に設けたカレントサンプリング回路にホールドした基準電流を用いることにより、動作中のノイズの影響を小さくすることができる。
その結果、大型で高階調の有機ＥＬディスプレイを実現できる利点がある。
【図面の簡単な説明】
【図１】本発明に係る電流出力型駆動回路を採用した有機ＥＬディスプレイデバイスの第１の実施形態を示す構成図である。
【図２】図１のディスプレイデバイスでの基準電流のサンプリング引き継ぎ動作について説明するための図である。
【図３】本発明に係る電流出力型ドライバＩＣの構成例を示すブロック図である。
【図４】本実施形態に係る基準電流源回路の第１の構成例を示すブロック図である。
【図５】図４の定電流源回路の構成例を示す回路図である。
【図６】図４のカレントサンプリング回路およびカレントミラー回路の具体的な構成例を示す回路図である。
【図７】制御信号発生回路によるカレントサンプリング回路の制御動作について説明するための図である。
【図８】カレントミラー回路を構成する抵抗素子のレイアウト例を示す図である。
【図９】図８のレイアウトの効果を説明するための図である。
【図１０】基準電流のドライバＩＣ間の分配動作を説明するための図である。
【図１１】ドライバＩＣ間に分配するための基準電流配線のシールドおよび安定化方法を説明するための図である。
【図１２】本実施形態に係る基準電流源回路の第２の構成例を示すブロック図である。
【図１３】本実施形態に係る電流出力型ドライバＩＣを構成する電流出力回路の一構成例を示す回路図である。
【図１４】電流出力回路の第１および第２のバンクに採用されるカレントサンプリング回路の構成例を示す回路図である。
【図１５】本実施形態に係る電流出力型ドライバＩＣの動作を示すタイミングチャートである。
【図１６】本実施形態に係る電流出力型ドライバＩＣを構成するレジスタアレイの一構成例を示す回路図である。
【図１７】本実施形態に係る電流出力型ドライバＩＣを構成するレジスタアレイ、制御信号発生回路、ＤＡＣおよび電流出力回路を含む部分回路の構成を示すブロック図である。
【図１８】本実施形態に係る電流出力型ドライバＩＣの部分回路の動作を示すタイミングチャートである。
【図１９】本発明に係る電流出力型駆動回路を採用した有機ＥＬディスプレイデバイスの第２の実施形態を示す構成図である。
【図２０】図１９のディスプレイデバイスでの基準電流のサンプリング引き継ぎ動作について説明するための図である。
【図２１】液晶ディスプレイ用のデータ線ドライバなどで用いられる基準電圧発生回路を示す回路図である。
【図２２】電圧出力型データ線ドライバにおける基準電圧のドライバＩＣ間接続方式を説明するための図である。
【図２３】電流出力型の陽極ドライバＩＣにおける電流つなぎ方式を採用した有機ＥＬフルカラーモジュール駆動システムを示す図である。
【符号の説明】
１００…有機ＥＬディスプレイデバイス、１０１，１０１−１〜１０１−ｎ…電流出力型データ線ドライバ（ドライバＩＣ）、２００（−１〜−ｎ），２００Ａ，２００Ｂ…基準電流源回路（ＩＲＥＦＣ）、３００…制御回路（ＣＴＬ）、４００…書き込み回路（ＷＲＴ）、５００…フラグ用双方向シフトレジスタ（ＦＳＦＴ）、６００…画像データ用レジスタアレイ（ＲＥＧＡＲＹ）、７００−１，７００−（ｍ／２）…制御信号発生回路（ＧＥＮ）、８００−１〜８００−ｍ…電流出力型ＤＡＣ（ディジタル／アナログコンバータ）、９００−１〜９００−ｍ…電流出力回路（ＩＯＵＴ）、９０１…第１のバンク、９０２…第２のバンク、９０３…電流出力トランジスタアレイ、１０００…テスト回路（ＴＳＴ）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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