(57)【要約】【課題】水素バリア膜の熱ストレス起因によるトランジスタ特性の変動及びコンタクトプラブの剥離による電気抵抗の上昇を防止した半導体装置及びその製造方法を提供する。【解決手段】半導体基板状に形成された、ソース領域、ドレイン領域１及びゲート２からなるトランジスタを覆うように下方より順に形成された第１の絶縁膜４、第２の絶縁膜５および第１の水素バリア膜６と、これらの膜を貫通して前記ソース領域またはドレイン領域１に接続されたコンタクトプラグ７と、それと接続するように第１の水素バリア膜６上に下方より順に形成された下部電極８、容量膜１１、上部電極１２とからなる容量素子とを備え、第１の絶縁膜４が第１の水素バリア膜６のストレスを緩和する機能を有する半導体装置。【選択図】　図１
2004039816.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成された、ソース領域、ドレイン領域及びゲートからなるトランジスタと、前記トランジスタを覆うように前記半導体基板上に下方より順に形成された第１の絶縁膜および第１の水素バリア膜と、前記第１の水素バリア膜および第１の絶縁膜を貫通して前記ソース領域またはドレイン領域に接続されたコンタクトプラグと、前記コンタクトプラグと接続するように前記第１の水素バリア膜上に下方より順に形成された下部電極、絶縁性金属酸化物からなる容量膜、上部電極とからなる容量素子とを備え、前記第１の絶縁膜は前記第１の水素バリア膜のストレスを緩和する機能を有する絶縁膜からなる半導体装置。
【請求項２】
半導体基板上に形成された、ソース領域、ドレイン領域及びゲートからなるトランジスタと、前記トランジスタを覆うように前記半導体基板上に下方より順に形成された第１の絶縁膜、第２の絶縁膜および第１の水素バリア膜と、前記第１の水素バリア膜、第２の絶縁膜および第１の絶縁膜を貫通して前記ソース領域またはドレイン領域に接続されたコンタクトプラグと、前記コンタクトプラグと接続するように前記第１の水素バリア膜上に下方より順に形成された下部電極、絶縁性金属酸化物からなる容量膜、上部電極とからなる容量素子とを備え、前記第１の絶縁膜は前記第１の水素バリア膜のストレスを緩和する機能を有する絶縁膜からなる半導体装置。
【請求項３】
前記ソース領域またはドレイン領域表面の前記コンタクトプラグとの界面部がシリサイド化されている請求項１または２に記載の半導体装置。
【請求項４】
前記下部電極は導電性の水素および酸素に対するバリア膜を含み、また前記容量素子の上面および側面を覆う第２の水素バリア膜が更に形成されており、前記第１の水素バリア膜および第２の水素バリア膜が前記容量素子の周囲で接続されている請求項１〜３のいずれかに記載の半導体装置。
【請求項５】
前記第１の絶縁膜が、シリコン酸化膜にボロンおよびリン不純物がドープされてなるＢＰＳＧ膜からなる請求項１〜４のいずれかに記載の半導体装置。
【請求項６】
半導体基板上にソース領域、ドレイン領域及びゲートからなるトランジスタを形成する工程と、前記トランジスタを覆うように前記半導体基板上に下方より順に第１の絶縁膜および第１の水素バリア膜を形成する工程と、前記第１の水素バリア膜および第１の絶縁膜を貫通して前記ソース領域またはドレイン領域に接続するコンタクトプラグを形成する工程と、前記コンタクトプラグと接続するように前記第１の水素バリア膜上に下方より順に下部電極、絶縁性金属酸化物からなる容量膜、上部電極とからなる容量素子を形成する工程とを備え、前記第１の絶縁膜は前記第１の水素バリア膜のストレスを緩和する機能を有する絶縁膜からなる半導体装置の製造方法。
【請求項７】
半導体基板上にソース領域、ドレイン領域及びゲートからなるトランジスタを形成する工程と、前記トランジスタを覆うように前記半導体基板上に下方より順に第１の絶縁膜、第２の絶縁膜および第１の水素バリア膜を形成する工程と、前記第１の水素バリア膜、第２の絶縁膜および第１の絶縁膜を貫通して前記ソース領域またはドレイン領域に接続するコンタクトプラグを形成する工程と、前記コンタクトプラグと接続するように前記第１の水素バリア膜上に下方より順に形成された下部電極、絶縁性金属酸化物からなる容量膜、上部電極とからなる容量素子を形成する工程とを備え、前記第１の絶縁膜は前記第１の水素バリア膜のストレスを緩和する機能を有する絶縁膜からなる半導体装置の製造方法。
【請求項８】
前記ソース領域またはドレイン領域表面をシリサイド化する工程を更に備えている請求項６または７のいずれかに記載の半導体装置の製造方法。
【請求項９】
前記下部電極を形成する工程が、当該下部電極を導電性の水素および酸素に対するバリア膜を含む導電膜で形成する工程からなり、また、前記容量素子の上面および側面を第２の水素バリア膜で覆い、前記第１の水素バリア膜および第２の水素バリア膜を前記容量素子の周囲で接続するように第２の水素バリア膜を形成する工程とを更に備えている請求項６〜８のいずれかに記載の半導体装置の製造方法。
【請求項１０】
前記第１の絶縁膜が、シリコン酸化膜にボロンおよびリン不純物がドープされてなるＢＰＳＧ膜からなる請求項６〜９のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は絶縁性金属酸化物を容量膜に用いた半導体装置に関するものである。
【０００２】
【従来の技術】
近年デジタル技術の進展に伴い、大容量のデータを処理、保存する傾向が推進される中で電子機器が一段と高度化し、使用される半導体装置もその半導体素子の微細化が急速に進んできている。それに伴ってダイナミックＲＡＭの高集積化を実現するために、従来のシリコン酸化物またはシリコン窒化物の代わりに高誘電体を容量絶縁膜として用いる技術が広く研究開発されている。さらに従来にない低動作電圧かつ高速書き込み読み出し可能な不揮発性ＲＡＭの実用化を目指し、自発分極特性を有する強誘電体膜に関する研究開発が盛んに行われている。これら高誘電体または強誘電体を容量膜に用いた半導体記憶装置において，超高集積メモリーには、従来のプレーナ型メモリーセルに代わり、スタック型のメモリーセルが用いられることになる。
【０００３】
その際，高誘電体または強誘電体を容量膜に用いた半導体装置では，製造工程などで発生する水素の還元作用による強誘電体膜の自発分極特性の喪失によって容量膜として機能しなくなることを防止する目的で，また，酸素の反応により現在主に用いられているコンタクトプラグの素材であるＷの異常反応を防止する目的で，従来，水素及び酸素の拡散を止める役割を有したバリア膜で高誘電体や強誘電体容量膜を覆う構造を有していた。
【０００４】
図６は従来の半導体記憶装置の断面図の一例である。図６の半導体記憶装においては、ソース領域またはドレイン領域１０１，ゲート絶縁膜１０２ａを介して形成されたゲート電極１０２からなるトランジスタおよびＳｉＯ２からなる絶縁保護膜１０３が形成されている。絶縁保護膜１０３上に更に水素のバリア膜１０４が形成されている。そして水素のバリア膜１０４および絶縁保護膜１０３を貫通してソース領域またはドレイン領域１０１に接続されたコンタクトプラグ１０５が形成されている。前記コンタクトプラグ１０５上を覆うように下部電極１０６が形成されている。下部電極１０６の側壁に水素と酸素の絶縁性バリア膜１０７が形成されている。前記下部電極１０６間を電気的に分離する埋込み絶縁膜１０８が形成され，さらに下部電極１０６と埋込み絶縁膜１０８上に絶縁性金属酸化膜からなる容量膜１０９が形成され，容量膜１０９上に上部電極１１０が形成されて容量素子となる。
【０００５】
ここで、容量膜１０９を結晶化させるため，例えば８５０℃，３分間の酸素アニール処理が実施される。その後，水素のバリア膜１１１で上部電極１１０、容量膜１０９および埋込み絶縁膜１０８の周囲を覆い、水素及び酸素のバリア膜１０７と接続して容量素子が完全に被覆される。ここで水素のバリア膜１１１が直接水素のバリア膜１０４と接続された構造としてもよい。
【０００６】
尚、製造工程で発生する水素としては、例えば、プラズマＣＶＤ法などで層間絶縁膜その他の層を形成する場合に、原料ガス中に含まれる水素成分が分解されて水素が発生したり、水素雰囲気中で配線を焼結したり、コンタクトホール内にＷ等の導電性材料からなるコンタクトプラグをＣＶＤ法などで形成する際に原料ガスとして使用される水素など種々のケースがある。
【０００７】
【発明が解決しようとする課題】
ところで、以上の従来例では水素のバリア膜１０４の熱ストレスヒステリシス起因によるトランジスタ特性の変動及び，コンタクトプラグ１０５とソース領域またはドレイン領域１０１の界面で剥離によるコンタクト抵抗の上昇が発生すると言う問題があることを我々は見いだした。
【０００８】
以下上記課題の発生メカニズムを説明する。
【０００９】
通常、前述したように，高誘電体または強誘電体からなる容量膜１０８は結晶化を必要とするため，６５０℃〜８５０℃の範囲で酸素アニール処理を行う。図７に水素バリア膜のストレスとシリコン基板温度の関係を示す。図７に示した酸素アニール処理では、ストレスが明確にわかるように８５０℃では３０分間保持されている。酸素アニール処理の際，図７に示すように水素のバリア膜１０４は圧縮方向から引っ張り方向へストレス方向が大きく変化することが理解できる。図７中、バリア膜のストレスの値がプラスの場合は引っ張応力が作用し、マイナスの場合は、圧縮応力が作用することを意味している。そしてＰチャネルのトランジスタのゲート電極１０２には、その導電性を向上するためにボロンなどの不純物元素がイオン注入されているが、上記の熱ストレスヒステリシス変化により、ストレス起因による前記ゲート電極からシリコン基板へボロン元素の拡散が発生し，Ｐチャネルトランジスタの特性が大きく変動するため，トランジスタ特性の劣化を増大させる。さらには，水素バリア膜１０４の引っ張りストレスなどによりコンタクトプラグ１０５とソース領域またはドレイン領域１０１との界面で剥離が発生し，コンタクト抵抗値が上昇して半導体装置の特性が劣化する。
【００１０】
本発明は上記従来の課題を解決するものであり，Ｐチャネルトランジスタの特性劣化を防止し、また、コンタクトプラグとソース領域またはドレイン領域との界面での剥離を防いでコンタクト抵抗値の増大を防止した半導体装置及びその製造方法を提供することを目的とする。
【００１１】
【課題を解決するための手段】
上記目的を達成するために、本発明の第１の半導体装置は、半導体基板上に形成された、ソース領域、ドレイン領域及びゲートからなるトランジスタと、前記トランジスタを覆うように前記半導体基板上に下方より順に形成された第１の絶縁膜および第１の水素バリア膜と、前記第１の水素バリア膜および第１の絶縁膜を貫通して前記ソース領域またはドレイン領域に接続されたコンタクトプラグと、前記コンタクトプラグと接続するように前記第１の水素バリア膜上に下方より順に形成された下部電極、絶縁性金属酸化物からなる容量膜、上部電極とからなる容量素子とを備え、前記第１の絶縁膜は前記第１の水素バリア膜のストレスを緩和する機能を有する絶縁膜からなる。
【００１２】
このような構成にすることで、第１の水素のバリア膜からの熱ストレスヒステリシス起因によるトランジスタ特性の変動及び，コンタクトプラグとソース領域もしくはドレイン領域との界面の剥離によるコンタクト抵抗の上昇による特性劣化を防止することが出来る。
【００１３】
また、本発明の第２の半導体装置は、半導体基板上に形成された、ソース領域、ドレイン領域及びゲートからなるトランジスタと、前記トランジスタを覆うように前記半導体基板上に下方より順に形成された第１の絶縁膜、第２の絶縁膜および第１の水素バリア膜と、前記第１の水素バリア膜、第２の絶縁膜および第１の絶縁膜を貫通して前記ソース領域またはドレイン領域に接続されたコンタクトプラグと、前記コンタクトプラグと接続するように前記第１の水素バリア膜上に下方より順に形成された下部電極、絶縁性金属酸化物からなる容量膜、上部電極とからなる容量素子とを備え、前記第１の絶縁膜は前記第１の水素バリア膜のストレスを緩和する機能を有する絶縁膜からなる。
【００１４】
このような構成にすることで、第１の水素のバリア膜からの熱ストレスヒステリシス起因によるトランジスタ特性の変動及び，コンタクトプラグとソース領域もしくはドレイン領域との界面の剥離によるコンタクト抵抗の上昇による特性劣化を防止することが出来ると共に、第２の絶縁膜が存在するので、第２の絶縁膜を選択、ないし調整することにより、前記第１の絶縁膜の形成膜厚の不均一などのカバレージ不良によりコンタクトプラグの形成異常（例えば、第１の絶縁膜の膜厚の厚過ぎる部分において、コンタクトプラグ用のホールを形成した場合にソース領域もしくはドレイン領域まで到達しないとか、逆に第１の絶縁膜の膜厚の薄すぎる部分において、コンタクトプラグ用のホールの形成時にソース領域もしくはドレイン領域まで異常に削り取ってしまうとかのコンタクトプラグの形成異常など。）を防止することも可能となる。
【００１５】
また、本発明の第１及び第２の半導体装置においては、前記ソース領域またはドレイン領域表面の前記コンタクトプラグとの界面部がシリサイド化されていることが好ましい。
【００１６】
このような構成にすることで，前記ソース領域またはドレイン領域表面の電気抵抗を低くし、前記コンタクトプラグとの接続部の導電性を向上させることができ好ましい。
【００１７】
また、本発明の第１及び第２の半導体装置においては、前記下部電極は導電性の水素および酸素に対するバリア膜を含み、また前記容量素子の上面および側面を覆う第２の水素バリア膜が更に形成されており、前記第１の水素バリア膜および第２の水素バリア膜が前記容量素子の周囲で接続されていることが好ましい。
【００１８】
このような構成にすることで，製造過程などで発生する水素による容量膜の還元をより確実に防止し、容量素子の特性劣化をより確実に防止でき好ましい。また、下部電極を構成する膜の一部に導電性の水素および酸素に対するバリア膜を含ませる構成とすることにより、容量膜の酸素アニール処理などの際のコンタクトプラグの酸化を防止するための酸素の透過を防ぐバリア層ともなり好ましい。
【００１９】
また、本発明の第１及び第２の半導体装置においては、第１の絶縁膜として、シリコン酸化膜にボロンおよびリン不純物がドープされてなるＢＰＳＧ膜で構成されていることが好ましい。
【００２０】
このような構成にすることで，高誘電体または，強誘電体の結晶化に必要な酸素アニール時に発生する水素のバリア膜の熱ストレスヒステリシスに対して，ＢＰＳＧ膜は水素のバリア膜のストレス変化を緩和させる機能が良好であり、トランジスタにかかるストレス変動を低減させることが出来るとともに、コンタクトプラグとソース領域もしくはドレイン領域との界面の剥離によるコンタクト抵抗の上昇による特性劣化を防止することが出来る。
【００２１】
また、本発明の第１の半導体装置の製造方法は、半導体基板上にソース領域、ドレイン領域及びゲートからなるトランジスタを形成する工程と、前記トランジスタを覆うように前記半導体基板上に下方より順に第１の絶縁膜および第１の水素バリア膜を形成する工程と、前記第１の水素バリア膜および第１の絶縁膜を貫通して前記ソース領域またはドレイン領域に接続するコンタクトプラグを形成する工程と、前記コンタクトプラグと接続するように前記第１の水素バリア膜上に下方より順に下部電極、絶縁性金属酸化物からなる容量膜、上部電極とからなる容量素子を形成する工程とを備え、前記第１の絶縁膜は前記第１の水素バリア膜のストレスを緩和する機能を有する絶縁膜からなる。
【００２２】
このような構成にすることで、第１の水素のバリア膜からの熱ストレスヒステリシス起因によるトランジスタ特性の変動及び，コンタクトプラグとソース領域もしくはドレイン領域との界面の剥離によるコンタクト抵抗の上昇による特性劣化を防止した半導体装置の製造方法を提供することが出来る。すなわち、このような構成にすることで、第１の水素のバリア膜とトランジスタとの間にストレス緩和機能を有した絶縁膜を配することが出来るため，容量膜を結晶化するために必要な酸素アニール時に発生する第１の水素のバリア膜からの熱ストレスヒステリシス起因によるトランジスタ特性の変動及び，コンタクトプラグとソース領域もしくはドレイン領域との界面の剥離によるコンタクト抵抗の上昇による特性劣化を防止することが出来る
また、本発明の第２の半導体装置の製造方法は、半導体基板上にソース領域、ドレイン領域及びゲートからなるトランジスタを形成する工程と、前記トランジスタを覆うように前記半導体基板上に下方より順に第１の絶縁膜、第２の絶縁膜および第１の水素バリア膜を形成する工程と、前記第１の水素バリア膜、第２の絶縁膜および第１の絶縁膜を貫通して前記ソース領域またはドレイン領域に接続するコンタクトプラグを形成する工程と、前記コンタクトプラグと接続するように前記第１の水素バリア膜上に下方より順に形成された下部電極、絶縁性金属酸化物からなる容量膜、上部電極とからなる容量素子を形成する工程とを備え、前記第１の絶縁膜は前記第１の水素バリア膜のストレスを緩和する機能を有する絶縁膜からなる。
【００２３】
このような構成にすることで、第１の水素のバリア膜とトランジスタとの間にストレス緩和機能を有した絶縁膜を配することが出来るため，容量膜を結晶化するために必要な酸素アニール時に発生する第１の水素のバリア膜からの熱ストレスヒステリシス起因によるトランジスタ特性の変動及び，コンタクトプラグとソース領域もしくはドレイン領域との界面の剥離によるコンタクト抵抗の上昇による特性劣化を防止することが出来ると共に、第２の絶縁膜が存在するので、第２の絶縁膜を選択、ないし調整することにより、前記第１の絶縁膜の形成膜厚の不均一などのカバレージ不良によりコンタクトプラグの形成異常（例えば、第１の絶縁膜の膜厚の厚過ぎる部分において、コンタクトプラグ用のホールを形成した場合にソース領域もしくはドレイン領域まで到達しないとか、逆に第１の絶縁膜の膜厚の薄すぎる部分において、コンタクトプラグ用のホールの形成時にソース領域もしくはドレイン領域まで異常に削り取ってしまうとかのコンタクトプラグの形成異常など。）を防止することも可能となる半導体装置の製造方法を提供できる。
【００２４】
また、本発明の第１及び第２の半導体装置の製造方法においては、前記ソース領域またはドレイン領域表面をシリサイド化する工程を更に備えていることが好ましい。
【００２５】
このような構成にすることで，前記ソース領域またはドレイン領域表面の電気抵抗を低くし、前記コンタクトプラグとの接続部の導電性を向上させることができる半導体装置の製造方法を提供でき好ましい。
【００２６】
また、本発明の第１及び第２の半導体装置の製造方法においては、前記下部電極を形成する工程が、当該下部電極を導電性の水素および酸素に対するバリア膜を含む導電膜で形成する工程からなり、また、前記容量素子の上面および側面を第２の水素バリア膜で覆い、前記第１の水素バリア膜および第２の水素バリア膜を前記容量素子の周囲で接続するように第２の水素バリア膜を形成する工程とを更に備えていることが好ましい。
【００２７】
このような構成にすることで，製造過程などで発生する水素による容量膜の還元をより確実に防止し、容量素子の特性劣化をより確実に防止できる半導体装置の製造方法を提供でき好ましい。また、下部電極を構成する膜の一部に導電性の水素および酸素に対するバリア膜を含ませる構成とすることにより、容量膜の酸素アニール処理などの際のコンタクトプラグの酸化を防止するために酸素の透過を防ぐバリア層の機能も有する半導体装置の製造方法を提供でき好ましい。
【００２８】
また、本発明の第１及び第２の半導体装置の製造方法においては、第１の絶縁膜をシリコン酸化膜にボロンおよびリン不純物がドープされてなるＢＰＳＧ膜で形成することが好ましい。
【００２９】
このような構成にすることで，高誘電体または，強誘電体の結晶化に必要な酸素アニール時に発生する水素のバリア膜の熱ストレスヒステリシスに対して，ＢＰＳＧ膜は水素のバリア膜のストレス変化を緩和させる機能が良好であり、トランジスタにかかるストレス変動を低減させることが出来るとともに、コンタクトプラグとソース領域もしくはドレイン領域との界面の剥離によるコンタクト抵抗の上昇による特性劣化を防止することが出来る。
【００３０】
【発明の実施の形態】
以下、本発明の実施の形態について、図１から図５を参照しながら説明する。
【００３１】
図１は本発明の一実施の形態による半導体装置の構造断面図である。
【００３２】
本発明の半導体装置は，まず，半導体基板上にソース領域またはドレイン領域１及び，ゲート電極２，これらソース領域またはドレイン領域１上とゲート電極２上にコバルトシリサイド層３を有している。２ａはゲート絶縁膜である。ゲート絶縁膜２ａの膜厚は３〜１２ｎｍの範囲，ゲート電極はノンドープアモルファスシリコン膜を７０〜２００ｎｍ堆積後，ボロンを５×１０１５／ｃｍ２〜１０×１０１５／ｃｍ２注入し，その後，活性化アニール処理として、６５０〜８５０℃の範囲で１０〜３０分の範囲で熱処理されている。またコバルトシリサイド層３の膜厚は５〜２０ｎｍの範囲である。次に第１の絶縁膜４であるＢＰＳＧ（ｂｏｒｏｎ−ｄｏｐｅｄ　ｐｈｏｓｐｈｏ−ｓｉｌｉｃａｔｅ　ｇｌａｓｓの略称）膜を有する。ＢＰＳＧ膜の膜厚は２００ｎｍ〜４００ｎｍの範囲であり，ボロン濃度は０．５〜２．５ｗｔ％の範囲，リン濃度は２．０〜６．０ｗｔ％の範囲である。次に第２の絶縁膜５であるシリコン酸化膜を有する。シリコン酸化膜の膜厚は３００〜５００ｎｍの範囲である。なお、この第２の絶縁膜を形成せず，第１の絶縁膜のみの単層で，膜厚が４００〜９００ｎｍの範囲で構成しても構わない。次に，第１の水素に対する絶縁性バリア膜６を有する。本バリア膜６の膜厚は５０ｎｍ〜２５０ｎｍの範囲である。次にトランジスタのソース領域またはドレイン領域１上のコバルトシリサイド層３に接続されたタングステンからなるコンタクトプラグ７を有する。次にコンタクトプラグ７上に水素及び酸素の導電性バリア膜を含む下部電極８を有する。下部電極８の側壁に水素及び酸素の絶縁性バリア膜９を有する。次に下部電極８を電気的に分離する埋込み第３の絶縁膜１０を有する。次に下部電極８，下部電極８側壁の水素及び酸素のバリア膜９と第３の絶縁膜１０上にビスマス層状ペロブスカイト構造を有するＳｒＢｉ２（Ｔａ１−ｘＮｂｘ）２Ｏ９（但し、０≦Ｘ≦１）からなる容量膜１１を有し，容量膜１１の上にはＰｔからなる上部電極１２を有する。さらに上部電極１２の上面と側壁及び容量膜１１の側壁を完全に覆い，かつ前記下部電極側壁の水素及び酸素のバリア膜９もしくは，第１水素のバリア膜６と接するように第２の水素のバリア膜１３を有する。すなわち図１に示した態様においては、第２の水素のバリア膜１３は水素及び酸素の絶縁性バリア膜９を介して第１の水素に対する絶縁性バリア膜６と接する構造としているが、第２の水素のバリア膜１３が第１の水素のバリア膜６と直接接する構造としてもよい。それぞれの膜厚は，下部電極が２００〜５００ｎｍの範囲，下部電極８側壁の水素と酸素の絶縁性バリア膜９が５０〜１５０ｎｍの範囲，第３の絶縁膜１０が３５０〜６００ｎｍの範囲，容量膜１１が５０〜１５０ｎｍの範囲，上部電極１２が５０〜１００ｎｍの範囲，上部電極１２の上面と側壁及び容量膜１１の側壁を覆う第２の水素のバリア膜１３が５〜２００ｎｍの範囲である。
【００３３】
次に図２及び図３に本発明の一実施の形態による半導体装置の製造方法の工程断面図を示した。以下に図２及び図３を用いて本発明の実施の形態による半導体装置の製造方法を説明する。尚、図３は図２に続く製造工程を示しており、図２と図３で一連の製造工程を示している。
【００３４】
まず，図２（ａ）に示すように，半導体基板上にソース領域またはドレイン領域１，ゲート電極２及び，ソース領域またはドレイン領域１上及びゲート電極２上のコバルトシリサイド層３からなるトランジスタを形成する。ゲート絶縁膜２ａは，３〜１２ｎｍの範囲，ゲート電極２はノンドープアモルファスシリコン膜を７０〜２００ｎｍ堆積しドライエッチング法によりゲート電極２を加工し，ボロンを５×１０１５〜１０×１０１５／ｃｍ２注入し，その後，活性化アニールを６５０〜８５０℃の範囲で１０〜３０分の間アニールする。また，コバルトシリサイド層３の膜厚は５〜２０ｎｍである。コバルトシリサイド層３は、スパッタリングによりコバルトをトランジスタが形成された半導体基板表面に堆積し、窒素雰囲気下で、約６００℃で熱処理することにより、ソース領域またはドレイン領域１上、ゲート電極２上にコバルトシリサイド層３を形成した。
【００３５】
次に、図２（ｂ）に示すように，第１の絶縁膜であるシリコン酸化膜にボロン・リン不純物がドープされてなるＢＰＳＧ（ボロン・リン・シリケートガラス）膜４をＣＶＤ（ケミカル・ベーパー・デポジション）法により４００〜５００℃で形成する。第１の絶縁膜であるＢＰＳＧ膜４のボロン濃度は０．５〜２．５ｗｔ％の範囲，リン濃度は２．０〜６．０ｗｔ％の範囲，膜厚は２００〜４００ｎｍの範囲で形成する。次に、第２の絶縁膜としてＨＤＰ（ハイ・デンシティ・プラズマ）−ＣＶＤ法［高密度プラズマ−ＣＶＤ法］によりＳｉＯ２膜を形成する。第２の絶縁膜の膜厚は３００〜５００ｎｍの範囲である。なお、この第２の絶縁膜を形成せず，第１の絶縁膜のみの単層で，膜厚が４００〜９００ｎｍの範囲で形成しても構わない。しかし、ストレスを緩和する機能を有する絶縁膜である第１の絶縁膜として、ＢＰＳＧ膜を用い、上記の様に薄目の厚さに形成し、次いで第２の絶縁膜としてＨＤＰ−ＣＶＤ法によるＳｉＯ２膜（ＨＤＰ−ＳｉＯ２と略称することがある）を形成することは、ＢＰＳＧ膜を単層で形成する場合に比べて好ましい。
【００３６】
次に、図２（ｃ）に示すように，第１の絶縁性の水素のバリア膜６であるシリコンナイトライド膜をプラズマＣＶＤ法により形成する。第１の絶縁性水素バリア膜６の膜厚は５０〜２００ｎｍの範囲である。
【００３７】
次に、図２（ｄ）示すように，トランジスタのソース領域またはドレイン領域１上のコバルトシリサイド層３上にコンタクトホールをドライエッチングにより形成した後，コンタクトホール内にタングステンからなるコンタクトプラグ７をＣＶＤ法とエッチバック法，または，ＣＶＤ法とＣＭＰ（ケミカル・メカニカル・ポリッシュ）法で形成する。尚、ここで、エッチバック法，または，ＣＭＰ法は、コンタクトホール内ではなく、第１の絶縁性水素バリア膜６であるシリコンナイトライド膜上に形成された不要なタングステンを除去するための操作である。次にコンタクトプラグ７，及び第１の絶縁性水素バリア膜６上に，水素及び酸素の導電性バリア膜を含む下部電極８をスパッタ法で堆積した後、エッチング法でパターニングして形成する。下部電極８は酸素及び水素の導電性バリア膜であるＴｉＡｌＮ（チタン・アルミニウム・ナイトライド）と酸素に対する導電性バリア膜であるＩｒ（イリジウム），同じく酸素に対するバリア膜であるＩｒＯ２（酸化イリジウム）とＰｔ（白金）の積層膜である。次に，下部電極８の側壁に水素と酸素のバリア膜９をスパッタ法により形成する。バリア膜９は酸素及び水素の絶縁性バリア膜であるＡｌ２Ｏ３（酸化アルミニウム）で形成する。さらに隣接する下部電極８間を埋込む第３の絶縁膜１０であるシリコン酸化膜をＨＤＰ−ＣＶＤ法により形成する。それぞれの膜厚は，ＴｉＡｌＮは４０〜１００ｎｍの範囲，Ｉｒ，ＩｒＯ２及びＰｔが５０〜１００ｎｍの範囲，Ａｌ２Ｏ３は５〜１００ｎｍの範囲，シリコン酸化膜の膜厚は３５０ｎｍ〜６００ｎｍの範囲である。
【００３８】
次に、図２（ｅ）に示すように，前記水素及び酸素バリア膜９及び埋込み第３の絶縁膜１０の表面を平坦化する。平坦化は下部電極８の表面とほぼ同じ高さになるようＣＭＰ法により行う。第３の絶縁膜１０の最下層および下部電極８に接する部分は，水素及び酸素の絶縁性バリア膜９であるＡｌ２Ｏ３で構成され，それ以外の部分は埋め込み絶縁膜１０であるシリコン酸化膜で構成されている。
【００３９】
次に、図３（ｆ）に示すように，下部電極８，水素及び酸素のバリア膜９および第３の絶縁膜１０上に，ビスマス層状ペロブスカイト構造を有するＳｒＢｉ２（Ｔａ１−ｘＮｂｘ）２Ｏ９（但し、０≦Ｘ≦１）からなる容量膜１１をＭＯＤ（有機金属分解）法，ＭＯＣＶＤ（有機金属化学気相成膜）法またはスパッタ法により形成する。さらに容量膜１１の上にはＰｔからなる上部電極１２をスパッタ法により形成する。それぞれの膜厚は，ＳｒＢｉ２（Ｔａ１−ｘＮｂｘ）２Ｏ９（但し、０≦Ｘ≦１）が５０ｎｍ〜１５０ｎｍの範囲，Ｐｔが５０ｎｍ〜１００ｎｍの範囲である。
【００４０】
次に、図３（ｇ）に示すように，フォトマスク（図示せず）を用いて，容量膜１０，上部電極１１および埋め込み絶縁膜１０を同一マスクでエッチングする。　このとき，水素及び酸素の絶縁性バリア層９はエッチングしない。エッチング後，容量膜１１を結晶化させるために，酸素雰囲気でアニール温度が６５０〜８５０℃の範囲，時間が１５秒〜５分の範囲でＲＴＡ（ラピッド・サーマル・アニール）法により酸素アニールを行う。
【００４１】
次に、図３（ｈ）に示すように，上部電極１２の上面と、前記エッチングで露出する上部電極１２の側壁，容量膜１１の側壁および埋め込み絶縁膜１０の側壁とを完全に覆う第２の水素に対する絶縁性バリア膜１３をスパッタ法により形成する。この第２の水素に対する絶縁性バリア膜１３は，Ａｌ２Ｏ３で構成され，膜厚は５〜１００ｎｍの範囲である。さらに，第２の水素に対する絶縁性バリア膜１３は，水素及び酸素の絶縁性バリア膜９もしくは第１の水素のバリア膜６と必ず接している。ただし，水素及び酸素の絶縁性バリア層９と水素に対する絶縁性バリア膜１３は，容量素子以外の領域，例えばソース領域，ドレイン領域１へのコンタクトホールを形成する領域には存在しなくてもよい。
【００４２】
以上のように上記の実施の形態による半導体装置及びその製造方法によれば，前記ＳｒＢｉ２（Ｔａ１−ｘＮｂｘ）２Ｏ９（但し、０≦Ｘ≦１）の結晶化に必要な酸素アニール６５０〜８５０℃時に発生する第１の水素のバリア膜６の熱ストレスヒステリシス変化に対して，第１の絶縁膜４が第１の水素のバリア膜６のストレスを緩和させる効果を持つため，Ｐチャネルトランジスタにかかるストレスが緩和され、Ｐチャネルトランジスタのゲート電極からシリコン基板へのボロン元素拡散によるＰチャネルトランジスタの特性変動及び，コンタクトプラグとコバルトシリサイド界面の剥離に起因するコンタクト抵抗の上昇による特性劣化を防止することが出来る。
【００４３】
ここで，従来例による半導体装置と本発明による半導体装置の特性比較を行った結果を述べる。従来例のリファレンスサンプルとしては、本実施の形態の半導体装置においてストレス緩和機能を有する第１の絶縁膜４が存在せずに、その部分も第２の絶縁膜５（ＨＤＰ−ＳｉＯ２）で充当されている構造の半導体装置を用いた。
【００４４】
まず，コンタクトプラグとコバルトシリサイドのコンタクト抵抗の評価結果を図４を用いて説明する。図４はコンタクト抵抗の８インチシリコンウェハ面内の評価チップ全点での測定結果である。
【００４５】
従来例の場合には，コンタクト抵抗が大きくバラつく。また，完全に剥離した場合，コンタクト抵抗は無限大になる。これは前記のように水素及び酸素のバリア膜のストレス変動によりコンタクトプラグ７とコバルトシリサイド層３との界面の剥離による接触不良が発生するためである。
【００４６】
一方，本実施の形態の場合には，ウェハ面内の評価チップ全点でコンタクト抵抗が８〜１０Ωの範囲であり，非常にバラツキも少なく，かつ低抵抗を実現できた。
【００４７】
次に本実施の形態の半導体装置におけるトランジスタ特性の評価結果を図５を用いて説明する。評価方法は高周波ＣＶ測定機によりトランジスタのフラットバンド電圧を測定し，リファレンスサンプルとのシフト量で評価した。キャパシタ面積は０．１５ｍｍ２で評価した。尚、リファレンスサンプルは、上記の場合と同様の本実施の形態の半導体装置においてストレス緩和機能を有する第１の絶縁膜４が存在せずに、その部分も第２の絶縁膜５（ＨＤＰ−ＳｉＯ２）で充当されている構造の半導体装置である。図５より第１の絶縁膜としてストレス緩和機能を有するＢＰＳＧ膜を形成することで、このＢＰＳＧ膜が存在しない場合に比較してフラットバンド電圧のシフト量が大きく低減していること、特にＢＰＳＧ膜の膜厚が２００ｎｍ以上あれば、フラットバンド電圧が全くシフトしないことが分かる。ＢＰＳＧ膜がＰチャネルトランジスタにかかるストレスを緩和することで、Ｐチャネルトランジスタのトランジスタ特性の劣化を防止することを確認できた。
【００４８】
尚、上記、実施の形態例では、第１の水素バリア膜のストレスを緩和する機能を有する絶縁膜として、ＢＰＳＧ膜を例に挙げて説明したが、第１の水素バリア膜のストレスを緩和する機能を有する絶縁膜としては、そのほか、ＰＳＧ膜（ｐｈｏｓｐｏ−ｓｉｌｉｃａｔｅ　ｇｌａｓｓ：燐酸シリケートガラス）、ＢＳＧ膜（ｂｏｒｏｎ−ｓｉｌｉｃａｔｅ　ｇｌａｓｓ：ホウ珪酸ガラス）、ＳｉＮ膜などが挙げられる。また、上記、実施の形態例では、前記ソース領域またはドレイン領域表面のコンタクトプラグとの界面部のシリサイド化された金属として、コバルトを用いた例を示したが、そのほか、シリサイドとしては、Ｔｉ、Ｍｏ、Ｎｉなどのシリサイドなどが挙げられる。
【００４９】
【発明の効果】
以上のように本発明の第１の半導体装置によれば、水素バリア膜とトランジスタとの間にストレスを緩和させる第１の絶縁膜を挿入する構造にできるため、絶縁金属酸化物である容量膜の結晶化に必要な酸素アニール加熱時に発生する第１の水素のバリア膜の熱ストレスヒステリシス変化に対して，第１の絶縁膜がトランジスタにかかる水素バリア膜のストレス変動を抑制させることが出来，Ｐチャネルトランジスタのゲート電極からシリコン基板へのボロン元素拡散によるＰチャネルトランジスタの特性変動及び，コンタクトプラグとコバルトシリサイド界面の剥離に起因するコンタクト抵抗の上昇による特性劣化を防止することが出来、優れた特性を有する半導体装置を提供できる。
【００５０】
また、本発明の第２の半導体装置においては、第１の絶縁膜の上に、更に、第２の絶縁膜が設けられており、前記第１の半導体装置と同様に、第１の水素のバリア膜からの熱ストレスヒステリシス起因によるトランジスタ特性の変動及び，コンタクトプラグとソース領域もしくはドレイン領域との界面の剥離によるコンタクト抵抗の上昇による特性劣化を防止することが出来ると共に、第２の絶縁膜が存在するので、第２の絶縁膜を選択、ないし調整することにより、前記第１の絶縁膜の形成膜厚の不均一などのカバレージ不良によりコンタクトプラグの形成異常などを防止することも可能となり好ましい。
【００５１】
また、本発明の第１及び第２の半導体装置において、前記ソース領域またはドレイン領域表面の前記コンタクトプラグとの界面部がシリサイド化されている本発明の好ましい態様とすることにより、前記ソース領域またはドレイン領域表面の電気抵抗を低くし、前記コンタクトプラグとの接続部の導電性を向上させることができ好ましい。
【００５２】
また、本発明の第１及び第２の半導体装置において、前記下部電極は導電性の水素および酸素に対するバリア膜を含み、また前記容量素子の上面および側面を覆う第２の水素バリア膜が更に形成されており、前記第１の水素バリア膜および第２の水素バリア膜が前記容量素子の周囲で接続されている本発明の好ましい態様とすることにより、製造過程などで発生する水素による容量膜の還元をより確実に防止し、容量素子の特性劣化をより確実に防止できる半導体装置が提供でき好ましい。また、下部電極を構成する膜の一部に導電性の水素および酸素に対するバリア膜を含ませる構成とすることにより、容量膜の酸素アニール処理などの際のコンタクトプラグの酸化を防止するための酸素の透過を防ぐバリア層ともなり好ましい。
【００５３】
また、本発明の第１及び第２の半導体装置において、第１の絶縁膜として、シリコン酸化膜にボロンおよびリン不純物がドープされてなるＢＰＳＧ膜で構成されている本発明の好ましい態様とすることにより、高誘電体または，強誘電体の結晶化に必要な酸素アニール時に発生する水素のバリア膜の熱ストレスヒステリシスに対して，ＢＰＳＧ膜は水素のバリア膜のストレス変化を緩和させる機能が良好であり、トランジスタにかかるストレス変動を低減させることが出来るとともに、コンタクトプラグとソース領域もしくはドレイン領域との界面の剥離によるコンタクト抵抗の上昇による特性劣化を防止することが出来る半導体装置が提供でき好ましい。。
【００５４】
また、本発明の第１の半導体装置の製造方法においては、第１の水素のバリア膜からの熱ストレスヒステリシス起因によるトランジスタ特性の変動及び，コンタクトプラグとソース領域もしくはドレイン領域との界面の剥離によるコンタクト抵抗の上昇による特性劣化を防止した半導体装置の製造方法を提供することが出来る。すなわち、第１の水素のバリア膜とトランジスタとの間にストレス緩和機能を有した絶縁膜を設けているため，容量膜を結晶化するために必要な酸素アニール時に発生する第１の水素のバリア膜からの熱ストレスヒステリシス起因によるトランジスタ特性の変動及び，コンタクトプラグとソース領域もしくはドレイン領域との界面の剥離によるコンタクト抵抗の上昇による特性劣化を防止した半導体装置の容易な製造方法を提供することが出来る。
【００５５】
また、本発明の第２の半導体装置の製造方法においては、第１の絶縁膜の上に更に第２の絶縁膜を形成する工程を有している。従って、第１の半導体装置の製造方法と同様に、第１の水素のバリア膜とトランジスタとの間にストレス緩和機能を有した絶縁膜を設けているため，容量膜を結晶化するために必要な酸素アニール時に発生する第１の水素のバリア膜からの熱ストレスヒステリシス起因によるトランジスタ特性の変動及び，コンタクトプラグとソース領域もしくはドレイン領域との界面の剥離によるコンタクト抵抗の上昇による特性劣化を防止することが出来ると共に、更に第１の絶縁膜の上に第２の絶縁膜が存在するので、第２の絶縁膜を選択、ないし調整することにより、前記第１の絶縁膜の形成膜厚の不均一などのカバレージ不良によりコンタクトプラグの形成異常などを防止することも可能となる半導体装置の製造方法を提供できる。
【００５６】
また、本発明の第１及び第２の半導体装置の製造方法において、前記ソース領域またはドレイン領域表面をシリサイド化する工程を更に備えている本発明の好ましい態様とすることにより、前記ソース領域またはドレイン領域表面の電気抵抗を低くし、前記コンタクトプラグとの接続部の導電性を向上させることができる半導体装置の製造方法を提供でき好ましい。
【００５７】
また、本発明の第１及び第２の半導体装置の製造方法において、前記下部電極を形成する工程が、当該下部電極を導電性の水素および酸素に対するバリア膜を含む導電膜で形成する工程からなり、また、前記容量素子の上面および側面を第２の水素バリア膜で覆い、前記第１の水素バリア膜および第２の水素バリア膜を前記容量素子の周囲で接続するように第２の水素バリア膜を形成する工程とを更に備えている本発明の好ましい態様とすることにより、製造過程などで発生する水素による容量膜の還元をより確実に防止し、容量素子の特性劣化をより確実に防止できる半導体装置の製造方法を提供でき好ましい。また、下部電極を構成する膜の一部に導電性の水素および酸素に対するバリア膜を含ませる構成とすることにより、容量膜の酸素アニール処理などの際のコンタクトプラグの酸化を防止するために酸素の透過を防ぐバリア層の機能も有する半導体装置の製造方法を提供でき好ましい。
【００５８】
また、本発明の第１及び第２の半導体装置の製造方法において、第１の絶縁膜がシリコン酸化膜にボロンおよびリン不純物がドープされてなるＢＰＳＧ膜で形成されている本発明の好ましい態様とすることにより、高誘電体または，強誘電体の結晶化に必要な酸素アニール時に発生する水素のバリア膜の熱ストレスヒステリシスに対して，ＢＰＳＧ膜は水素のバリア膜のストレス変化を緩和させる機能が良好であり、トランジスタにかかるストレス変動を低減させることが出来るとともに、コンタクトプラグとソース領域もしくはドレイン領域との界面の剥離によるコンタクト抵抗の上昇による特性劣化を防止することが出来る半導体装置の製造方法を提供でき好ましい。
【図面の簡単な説明】
【図１】本発明の一実施形態における半導体装置の構造図
【図２】本発明の一実施形態における半導体装置の工程断面図
【図３】本発明の一実施形態における半導体装置の工程断面図
【図４】本発明の実施形態における半導体装置及び従来の半導体装置のコンタクト抵抗を示す図
【図５】本発明の実施形態における半導体装置のフラットバンド電圧のシフト電圧を示す図
【図６】従来の半導体装置の構造図
【図７】水素及び酸素のバリア膜のストレスヒステリシス
【符号の説明】
１　トランジスタのソースまたはドレイン領域
２　トランジスタのゲート電極
２ａ　ゲート絶縁膜
３　コバルトシリサイド層
４　ストレス緩和機能を有した第１の絶縁膜
５　第２の絶縁膜
６　第１の水素に対する絶縁性バリア膜
７　コンタクトプラグ
８　水素と酸素の導電性積層バリア膜からなる下部電極
９　水素及び酸素の絶縁性バリア膜
１０　埋込み第３の絶縁膜
１１　絶縁性金属酸化膜からなる容量膜
１２　上部電極
１３　第２の水素の絶縁性バリア膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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