(57)【要約】【課題】歪み系ヘテロ接合結晶を用いる電界効果トランジスタの製造方法に関し、面積サイズ効果を利用して臨界膜厚を越えた厚さに形成した歪み系ヘテロ接合結晶を用いた電界効果トランジスタに於いて、その面積サイズでは、必要とされる素子特性を実現できないほど小さい場合であっても、簡単な手段を採ることに依って、要求されている素子特性を実現できるようにする。【解決手段】基板上に臨界膜厚を越え且つトランジスタ動作への影響を無視できる数の転位発生を限界とする面積をもつ歪みヘテロ接合結晶からなる複数の活性素子領域１Ａ〜１Ｄを形成し、該複数の活性素子領域１Ａ〜１Ｄに電気的接続を施して複数の小電界効果トランジスタからなる単一の大電流且つ高相互コンダクタンスの電界効果トランジスタを形成する。【選択図】　　　　図１
2004119536.tif 000002
【特許請求の範囲】
【請求項１】
基板上に臨界膜厚を越え且つトランジスタ動作への影響を無視できる数の転位発生を上限とする面積をもつ歪みヘテロ接合結晶からなる複数のトランジスタ領域を形成する工程と、
該複数のトランジスタ領域に電気的接続を施して複数の小電界効果トランジスタからなる単一の大電流且つ高相互コンダクタンスの電界効果トランジスタを形成する工程と
が含まれてなることを特徴とする歪み系ヘテロ接合結晶を用いる電界効果トランジスタの作製方法。
【請求項２】
歪み系ヘテロ接合結晶がＩｎＰ基板上に成長されたＩｎＡｌＡｓ／歪みＩｎＧａＡｓヘテロ構造であること
を特徴とする請求項１記載の歪み系ヘテロ接合結晶を用いる電界効果トランジスタの作製方法。
【請求項３】
歪み系ヘテロ接合結晶がＧａＡｓ基板上に成長された歪みＩｎＧａＡｓからなるチャネル層であること
を特徴とする請求項１記載の歪み系ヘテロ接合結晶を用いる電界効果トランジスタの作製方法。
【請求項４】
歪み系ヘテロ接合結晶がＳｉ基板上に格子緩和されて成長されたＳｉＧｅ／Ｓｉヘテロ接合結晶であって、且つ、歪みＳｉがチャネル層であること
を特徴とする請求項１記載の歪み系ヘテロ接合結晶を用いる電界効果トランジスタの作製方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、歪み系ヘテロ接合結晶で構成された小トランジスタ群を用いて所望の素子特性をもつ電界効果トランジスタを実現する歪み系ヘテロ結晶を用いる電界効果トランジスタの作製方法に関する。
【０００２】
化合物半導体層を積層して構成した半導体装置が高速デバイスや光デバイスとして広く用いられていて、そのような半導体装置では、格子定数が異なっても、種々な化合物半導体層を組み合わせて積層することで高性能化しようとする傾向にある。
【０００３】
半導体層を任意に組み合わせてヘテロ接合結晶を成長させることは実現されつつあり、半導体基板上に格子定数を異にする半導体材料を直接形成する試みが数多く成されていて、限定された条件の下ではあるが、実用レベルの技術となりつつある。
【０００４】
然しながら、結晶成長に於けるヘテロ接合形成の自由度は、膜厚の限界や成長条件が限られていて充分とは言えない状況にある。
【０００５】
一般に、格子定数を異にするヘテロ接合結晶を成長させる場合、成長させる結晶が基板結晶から受ける応力の限度内で条件成長させる方法が知られている。
【０００６】
〔方法１〕
成長すべき結晶を膜厚の限度内（臨界膜厚以内）で成長させ、それを越えて成長させると転位が発生する為、その臨界膜厚以内にすることを半導体素子に悪影響を与えることを防ぐ限界的な条件として成長を行う方法。
【０００７】
〔方法２〕
面積に依るサイズ効果を利用、即ち、平面の結晶面積を小さくすることで、歪みに依る臨界膜厚を緩和し、臨界膜厚を越える膜厚でヘテロ接合結晶を成長させる方法（「Ｕｎｉｔｅｄ　Ｓｔａｔｅ　Ｐａｔｅｎｔ　５，０３２，８９３」、或いは、「Ｊ．Ａｐｐｌ．Ｐｈｙｓ．，６５，１９８９，ｐｐ２２２０−２２３７」を参照）。
【０００８】
前記各方法に依れば、ヘテロ接合形成の自由度が大きくなったのは確かであるが、例えば〔方法１〕の場合には、成膜できる半導体層の層厚が薄くてトランジスタ動作をさせる為の構成要素として使用に耐えない場合が多く、また、〔方法２〕の場合には、結晶面積のサイズを限定しなければならず、要求される素子特性を実現する為に必要な素子の面積サイズが得られていない場合が多い。
【０００９】
ところで、単結晶基板に格子定数或いは熱膨張係数を異にする結晶をエピタキシャル成長させる場合、該単結晶基板表面に格子状の溝を設ける発明が知られている（特開昭６３−７６４５１号公報参照）。
【００１０】
また、基板上に熱膨張率を異にする半導体結晶をエピタキシャル成長させる場合、前記基板上に成長阻止層を網目状に形成して前記半導体結晶を選択的に形成する発明が知られている（特開昭５７−５８３１３号公報参照）。
【００１１】
然しながら、前記公開された二つの発明は、エピタキシャル成長膜に生じる歪み応力を緩和し、基板の反りを解消しようとするものであって、ヘテロ接合結晶層の臨界膜厚や転位発生抑止などとは無関係である。
【００１２】
【発明が解決しようとする課題】
本発明は、面積サイズ効果を利用して臨界膜厚を越えた厚さに形成した歪み系ヘテロ接合結晶を用いた電界効果トランジスタに於いて、その面積サイズでは、必要とされる素子特性を実現できないほど小さい場合であっても、簡単な手段を採ることに依って、要求されている素子特性を実現できるようにする。
【００１３】
【課題を解決するための手段】
本発明では、前記説明した〔方法２〕を適切に採り入れ、これに依って得られた膜厚的及び面積サイズ的に限界であるヘテロ接合結晶を用いた小電界効果トランジスタを作製して適切に接続することで所望の目標性能をもつ電界効果トランジスタを構成することが基本になっている。
【００１４】
即ち、本発明に依る歪み系ヘテロ接合結晶を用いる電界効果トランジスタの作製方法に於いては、
【００１５】
前記手段を採ることに依り、電界効果トランジスタに於けるヘテロ接合結晶の面積サイズが小さく、従って、単独では目標性能が得られない場合であっても、個々の小電界効果トランジスタのパターンを適切に電気接続することで、容易に目標性能を達成した電界効果トランジスタが実現されるから、素子設計の自由度は向上し、高性能の電界効果トランジスタを容易に得ることができる。尚、この場合、〔方法１〕について説明した結晶的制約がないことは当然である。
【００１６】
【発明の実施の形態】
実施の形態１
半絶縁性ＧａＡｓ基板上にｎ型ＩｎＧａＡｓからなる能動層を成長してＭＥＳＦＥＴを作製する場合について説明する。
【００１７】
前記能動層の厚さを３５０〔ｎｍ〕として素子設計し、その能動層である歪みＩｎｘ　Ｇａ１−ｘ　Ａｓに於けるｘ値を０．０５とし、また、ｎ型不純物の濃度を２×１０１７〔ｃｍ−２〕とし、前記〔方法１〕を適用して該能動層を成長させた場合、転位が５〜６千個以上も発生し、その転位の発生に依って、キャリアの著しい減少やキャリア移動度の低下が見られ、トランジスタ動作は困難になった。
【００１８】
また、サイズ効果を利用する前記〔方法２〕を適用して該能動層を成長させた場合、転位は０となるか、或いは、著しく減少したが、成長されたトランジスタ領域は２５〔μｍ〕平方以下であり、例えば１００〔ｍＷ〕程度の中出力のパワー・トランジスタを作製する場合、ゲート幅を１００〔μｍ〕にする必要があるので、前記面積のトランジスタ領域では出力２５〔ｍＷ〕のものしか作製することができず、単一のトランジスタで出力１００〔ｍＷ〕のものを作製することはできなかった。
【００１９】
図１は実施の形態１の電界効果トランジスタを表す要部平面説明図であり、図に於いて、１Ａ〜１Ｄは活性素子領域（歪み系ヘテロ接合結晶領域）、２Ａ〜２Ｄはソース電極、３Ａ〜３Ｄはドレイン電極、４はゲート電極、５はゲート・パッドをそれぞれ示している。
【００２０】
図示の活性素子領域１Ａ〜１Ｄは、前記〔方法２〕を適用して成長させたので転位は殆ど０であるが、その面積は２５〔μｍ〕平方を越えることはない。
【００２１】
然しながら、活性素子領域１Ａ〜１Ｄを用いて作製した４個の小電界効果トランジスタは、電気的に並列に接続してあることから、全体のゲート幅は約１００〔μｍ〕となって、その出力は必要とする１００〔ｍＷ〕にすることができる。
【００２２】
実施の形態２
Ｓｉ基板上にｐ型歪みＳｉＧｅからなる活性層を成長してＭＩＳ型電界効果トランジスタを作製する場合について説明する。
【００２３】
前記活性層の厚さを２１０〔ｎｍ〕として素子設計し、その活性層である歪みＳｉＧｅ層を前記〔方法１〕を適用して成長させた場合、転位が１０００〔個／ｃｍ２　〕以上も発生し、実施の形態１と同様、キャリア減少やキャリア移動度の低下が見られ、トランジスタ動作は困難であった。
【００２４】
また、前記〔方法２〕を適用して該活性層を２５〔μｍ〕平方以下のサイズに成長させた場合、転位は殆ど消滅するのであるが、活性層、即ち、トランジスタ領域のサイズが限られていることから、必要な相互コンダクタンスを得ることができない。
【００２５】
例えば１００〔ｍＳ〕の相互コンダクタンスをもつトランジスタが必要となる場合は多いが、通常、ゲート幅２５〔μｍ〕当たりの相互コンダクタンスは２５〔ｍＳ〕であり、従って、前記トランジスタ領域のサイズでは実現することができない。
【００２６】
図２は実施の形態２の電界効果トランジスタを表す要部平面説明図であり、図に於いて、１１Ａ〜１１Ｄは活性素子領域（歪み系ヘテロ接合結晶領域）、１２Ａ〜１２Ｂはソース電極、１３Ａ〜１３Ｄはドレイン電極、１４はゲート電極、１５はゲート・パッドをそれぞれ示している。
【００２７】
図示の活性素子領域１１Ａ〜１１Ｄは、前記〔方法２〕を適用して成長させたので転位は殆ど０であるが、その面積は２５〔μｍ〕平方を越えることはない。
【００２８】
然しながら、活性素子領域１１Ａ〜１１Ｄを用いて作製した４個の小電界効果トランジスタは、ゲート幅方向で見た場合、２段×２列となるように電気的に接続してあることから、全体のゲート幅は約１００〔μｍ〕となるので、相互コンダクタンスが１００〔ｍＳ〕の単一トランジスタとなる。
【００２９】
本発明に於いては、前記説明した実施の形態を含め、多くの形態で実施することができ、以下、それを付記として例示する。
【００３０】
（付記１）
基板上に臨界膜厚を越え且つトランジスタ動作への影響を無視できる数の転位発生を上限とする面積をもつ歪みヘテロ接合結晶からなる複数のトランジスタ領域を形成する工程と、
該複数のトランジスタ領域に電気的接続を施して複数の小電界効果トランジスタからなる単一の大電流且つ高相互コンダクタンスの電界効果トランジスタを形成する工程と
が含まれてなることを特徴とする歪み系ヘテロ接合結晶を用いる電界効果トランジスタの作製方法。
【００３１】
（付記２）
トランジスタ領域は一辺が約２５〔μｍ〕以下である面積をもつこと
を特徴とする（付記１）記載の歪み系ヘテロ接合結晶を用いる電界効果トランジスタの作製方法。
【００３２】
（付記３）
歪み系ヘテロ接合結晶がＩｎＰ基板上に成長されたＩｎＡｌＡｓ／歪みＩｎＧａＡｓヘテロ構造であること
を特徴とする（付記１）記載の歪み系ヘテロ接合結晶を用いる電界効果トランジスタの作製方法。
【００３３】
（付記４）
歪み系ヘテロ接合結晶がＧａＡｓ基板上に成長された歪みＩｎＧａＡｓからなるチャネル層であること
を特徴とする（付記１）記載の歪み系ヘテロ接合結晶を用いる電界効果トランジスタの作製方法。
【００３４】
（付記５）
歪み系ヘテロ接合結晶がＳｉ基板上に格子緩和されて成長されたＳｉＧｅ／Ｓｉヘテロ接合結晶であって、且つ、歪みＳｉがチャネル層であること
を特徴とする（付記１）記載の歪み系ヘテロ接合結晶を用いる電界効果トランジスタの作製方法。
【００３５】
【発明の効果】
本発明に依る歪み系ヘテロ接合結晶を用いる電界効果トランジスタの製造方法に於いては、基板上に臨界膜厚を越え且つトランジスタ動作への影響を無視できる数の転位発生を限界とする面積をもつ歪みヘテロ接合結晶からなる複数のトランジスタ領域を形成し、その複数のトランジスタ領域に電気的接続を施して複数の小電界効果トランジスタからなる単一の大電流且つ高相互コンダクタンスの電界効果トランジスタを形成する。
【００３６】
前記構成を採ることに依り、電界効果トランジスタに於けるヘテロ接合結晶の面積サイズが小さく、従って、単独では目標性能が得られない場合であっても、個々の小電界効果トランジスタのパターンを適切に電気接続することで、容易に目標性能を達成した電界効果トランジスタが実現されるから、素子設計の自由度は向上し、高性能の電界効果トランジスタを容易に得ることができる。また、臨界膜厚以内などの結晶的制約を受けることもない。
【図面の簡単な説明】
【図１】実施の形態１の電界効果トランジスタを表す要部平面説明図である。
【図２】実施の形態２の電界効果トランジスタを表す要部平面説明図である。
【符号の説明】
１Ａ〜１Ｄ　活性素子領域（歪み系ヘテロ接合結晶領域）
２Ａ〜２Ｄ　ソース電極
３Ａ〜３Ｄ　ドレイン電極
４　ゲート電極
５　ゲート・パッド
１１Ａ〜１１Ｄ　活性素子領域（歪み系ヘテロ接合結晶領域）
１２Ａ〜１２Ｂ　ソース電極
１３Ａ〜１３Ｄ　ドレイン電極
１４　ゲート電極
１５　ゲート・パッド
【図１】
2004119536.tif 000003
【図２】
2004119536.tif 000004