(57)【要約】【課題】本発明は、回路構造が簡単であり、工程効率がよく、ワード線を駆動する方法を提供することを課題とする。【解決手段】第二回路がオンにされる時に、制御端の電圧レベルを変換することによって、レベルシフト回路の入力端の電圧レベルを変換するステップと、第一電源供給源及び第二電源供給源のうちの少なくとも一つの電圧レベルを変換し、更に前記第二回路によって前記制御端の電圧レベルとワード線の電圧レベルを隔絶するステップとを含む。【選択図】    図３
2004220735.tif 000002
【特許請求の範囲】
【請求項１】
ワード線ドライバーによって、ワード線を駆動する方法であって、前記ワード線ドライバーは、
第一回路と第二回路と前記第一回路と前記第二回路との間に設けられる制御端とを具え、前記ワード線を選択するために使われる第一アドレスデコーダーと、
第一電源供給源と、第二電源供給源と、前記第一アドレスデコーダー及び前記ワード線に接続され、前記ワード線の電圧レベルを変換するために使われ、前記第一アドレスデコーダーの第二回路に接続される入力端を含むレベルシフト回路とを含み、
前記方法は、
（ａ）前記第二回路がオンにされる時に、前記制御端の電圧レベルを変換することによって、前記レベルシフト回路の入力端の電圧レベルを変換するステップと、
（ｂ）前記第一電源供給源及び前記第二電源供給源のうちの少なくとも一つの電圧レベルを変換し、更に前記第二回路によって前記制御端の電圧レベルと前記ワード線の電圧レベルを隔絶するステップとを含むことを特徴とする、ワード線駆動方法。
【請求項２】
前記第一電源供給源及び前記第二電源供給源の電圧レベルの双方が、ステップ（ｂ）で変換されることを特徴とする請求項１記載のワード線駆動方法。
【請求項３】
前記レベルシフト回路は、更に前記レベルシフト回路の入力端と前記ワード線との間に設けられ、前記レベルシフト回路の入力端と前記ワード線に電気的に接続されるラッチ回路を含み、又は、前記方法は、更に（ｃ）前記レベルシフト回路の入力端の電圧レベルが変換される時に、前記ラッチ回路が前記ワード線の電圧レベルを変えるステップを含むことを特徴とする請求項２記載のワード線駆動方法。
【請求項４】
前記ラッチ回路が複数のインバータを含むことを特徴とする請求項３記載のワード線駆動方法。
【請求項５】
前記レベルシフト回路は、前記第一電源供給源と前記ラッチ回路の入力端との間に設けられ、更に前記第一電源供給源と前記ラッチ回路の入力端に電気的に接続されるＰ型トランジスタと、前記第二電源供給源と前記ラッチ回路の入力端との間に設けられ、更に前記第二電源供給源と前記ラッチ回路の入力端に電気的に接続されるＮ型トランジスタとを含み、又は、前記方法は、（ｄ）前記Ｐ型トランジスタ及び前記Ｎ型トランジスタのうちの一つをスイッチングすることによって、前記ラッチ回路の入力端が前記第一電源供給源及び前記第二電源供給源のうちの一つに電気的に接続されるステップを含むことを特徴とする請求項３記載のワード線駆動方法。
【請求項６】
前記Ｐ型トランジスタがＰＭＯＳトランジスタであり、前記Ｎ型トランジスタがＮＭＯＳトランジスタであることを特徴とする請求項５記載のワード線駆動方法。
【請求項７】
前記レベルシフト回路は、前記第一電源供給源と前記ラッチ回路の入力端との間に設けられ、更に前記第一電源供給源と前記ラッチ回路の入力端に電気的に接続されるＰ型トランジスタを含み、又は、前記方法は、（ｄ）前記Ｐ型トランジスタをスイッチングすることによって、前記ラッチ回路の入力端が前記第一電源供給源に電気的に接続されるステップを含むことを特徴とする請求項３記載のワード線駆動方法。
【請求項８】
前記Ｐ型トランジスタがＰＭＯＳトランジスタであることを特徴とする請求項７記載のワード線駆動方法。
【請求項９】
前記第二電源供給源と前記ラッチ回路の入力端との間に設けられ、更に前記第二電源供給源と前記ラッチ回路の入力端に電気的に接続されるＮ型トランジスタとを含み、又は、前記方法は、（ｄ）前記Ｎ型トランジスタをスイッチングすることによって、前記ラッチ回路の入力端が前記第二電源供給源に電気的に接続されるステップを含むことを特徴とする請求項３記載のワード線駆動方法。
【請求項１０】
前記Ｎ型トランジスタがＮＭＯＳトランジスタであることを特徴とする請求項９記載のワード線駆動方法。
【請求項１１】
前記ワード線がフラッシュメモリセルのゲート電極に接続され、前記フラッシュメモリセルを書き込む或いは消去するために使われることを特徴とする請求項１記載のワード線駆動方法。
【請求項１２】
前記第一アドレスデコーダーの前記第二回路がＰ型トランジスタとＮ型トランジスタを含むことを特徴とする請求項１記載のワード線駆動方法。
【請求項１３】
前記Ｐ型トランジスタがＰＭＯＳトランジスタであり、前記Ｎ型トランジスタがＮＭＯＳトランジスタであることを特徴とする請求項１２記載のワード線駆動方法。
【請求項１４】
前記Ｐ型トランジスタが第二アドレスデコーダーに接続され、前記Ｎ型トランジスタが第三アドレスデコーダーに接続されることを特徴とする請求項１２記載のワード線駆動方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ワード線駆動方法に関し、特にワード線ドライバーによってワード線を駆動するワード線駆動方法に関する。
【０００２】
【従来の技術】
フラッシュメモリは、不揮発性メモリ装置であり、電荷を蓄えるためのフローティングゲート電極と、フローティングゲート電極に蓄えられる電荷量を制御するためのコントロールゲート電極とを含む。図１と図２を参照するように、図１は、従来技術によるワード線ドライバー１０の機能ブロックを表す説明図であり、図２は、図１に開示するワード線ドライバー１０を簡略する説明図である。従来技術によるワード線ドライバー１０は、電圧をワード線１６に駆動するのに使われる。ワード線１６がフラッシュメモリ装置のコントロールゲート電極に接続されることによって、ワード線ドライバー１０は、データの書込み或いは消去をすることができる。
【０００３】
従来技術によるワード線ドライバー１０は、アドレスデコーダー１２と、隔離トランジスタ（ｉｓｏｌａｔｉｎｇ  ｔｒａｎｓｉｓｔｏｒ）Ｎ１と、レベルシフト回路１４とを含む。隔離トランジスタＮ１がアドレスデコーダー１２とレベルシフト回路１４との間に電気的に接続され、アドレスデコーダー１２とレベルシフト回路１４を隔絶するために使われる。レベルシフト回路１４がワード線１６に電気的に接続され、電圧信号をワード線１６に伝送するために使われる。
【０００４】
これから説明しやすいために、正常操作のもとで、３Ｖ電圧がロジックデータ“１”を代表し、０Ｖ電圧がロジックデータ“０”を代表する。しかし、ワード線を介してフラッシュメモリに書込み或いは消去する時に、異なる電圧の使用が必要される。すべての電圧がプラスワード線電源ＷＬＰ及びマイナスワード線電源ＷＬＮから提供される。フラッシュメモリが書込み或いは消去を行わない時に、プラスワード線電源ＷＬＰ＝３Ｖであり、マイナスワード線電源ＷＬＮ＝０Ｖである。しかし、フラッシュメモリを消去するために、１０Ｖの高電圧を使うことが必要である。従って、消去操作を行う時に、プラスワード線電源ＷＬＰ＝１０Ｖであり、マイナスワード線電源ＷＬＮ＝０Ｖである。一方、フラッシュメモリを書き込む時に、−１０Ｖの高電圧を使うことが必要であり、即ち、書込み操作を行う時に、プラスワード線電源ＷＬＰ＝３Ｖであり、マイナスワード線電源ＷＬＮ＝−１０Ｖである。上に述べた電圧値は、説明しやすいために、取り上げた例であり、実際の操作電圧が各フラッシュメモリの規格によって定められる。
【０００５】
アドレスデコーダー１２は、データの書き込み或いは消去を行う特定のメモリセルを選択するために使われる。書込み操作を行う特定のメモリセルが選択されると、アドレスデコーダー１２は、前記特定のメモリセルに対応するワード線ドライバー１０に３Ｖ電圧を出力する。この時、隔離トランジスタＮ１のゲート電極１８は、隔離トランジスタＮ１をオンにするよう制御され、前記３Ｖ電圧の通過が可能となる。前記３Ｖ電圧が続いてトランジスタＭＮ１をオンにし、更にワード線１６がマイナスワード線電源ＷＬＮの電圧を受ける。同時に、マイナス電圧を提供するワード線電源もマイナスワード線電源ＷＬＮ＝−１０Ｖに変える。その結果は、ワード線１６が−１０Ｖの電圧を受け、データが書き込まれる。
【０００６】
ワード線ドライバー１０が消去操作を行う時は、上に述べた方法と同様である。消去待ちのメモリセルの位置を指定するために、アドレスデコーダー１２は、前記特定のメモリセルに対応されるワード線ドライバー１０に０Ｖ電圧を出力する。同様に、隔離トランジスタＮ１のゲート電極１８は、隔離トランジスタＮ１をオンにするよう制御され、前記０Ｖ電圧の通過が可能となる。前記０Ｖ電圧が続いてトランジスタＭＰ１をオンにし、更にワード線１６がプラスワード線電源ＷＬＰの電圧を受ける。同時に、プラス電圧を提供するワード線電源もプラスワード線電源ＷＬＰ＝１０Ｖに変える。その結果は、ワード線１６が１０Ｖの電圧を受け、データが消去される。
【０００７】
従来技術によるプラスワード線電源ＷＬＰとマイナスワード線電源ＷＬＮは、大量のメモリセルに電気的に接続される。しかし、プラスワード線電源ＷＬＰ或いはマイナスワード線電源ＷＬＮを一般の電圧値からプラス或いはマイナス高電圧値にスイッチングする時に、問題を生じる。前に述べた書込み操作を例として、マイナスワード線電源ＷＬＮが−１０Ｖのマイナス高電圧にスイッチングされる時に、このマイナス高電圧は、書込みされているメモリセルだけではなく、マイナスワード線電源ＷＬＮに接続される各々のメモリセルに伝送される。このことによって、スイッチングされる高電圧値がレベルシフト回路１４に伝えられ、更に不適切な電圧値を、書込み操作を行わないメモリセルに対応するアドレスデコーダー１２のピンに伝送する。これらの不適切な電圧値がアドレスデコーダー１２を破壊することを招くので、従来技術による隔離トランジスタＮ１がアドレスデコーダー１２を保護するために使われる。電圧値を通過させるために、各々のメモリセルは、選択的にオン或いはオフされる隔離トランジスタＮ１を有する。各々の隔離トランジスタＮ１は、隔離トランジスタＮ１のゲート電極１８に加えられる電圧によって制御される。
【０００８】
しかし、上に述べた従来技術のように、隔離トランジスタＮ１を各々のメモリセルに対して用いることは、膨大な数の隔離トランジスタＮ１を必要とし、特に大型のメモリセルのアレイが使用される場合に問題となる。また、隔離トランジスタＮ１を用いることは、メモリの回路レイアウトを複雑化し、更に製造工程の複雑化を招いてしまう。
【０００９】
【発明が解決しようとする課題】
本発明は、隔離トランジスタを使わないことによって、回路構造が簡単であり、工程効率がよいワード線駆動方法を提供することを課題とする。
【００１０】
【課題を解決するための手段】
そこで、本発明者は従来の技術に見られる欠点に鑑み鋭意研究を重ねた結果、第一回路と第二回路と前記第一回路と前記第二回路との間に設けられる制御端とを具え、ワード線を選択するために使われる第一アドレスデコーダーと、第一電源供給源と、第二電源供給源と、前記第一アドレスデコーダー及び前記ワード線に接続され、前記ワード線の電圧レベルを変換するために使われ、前記第一アドレスデコーダーの第二回路に接続される入力端を含むレベルシフト回路とを含むワード線ドライバー及び、前記第二回路がオンにされる時に、前記制御端の電圧レベルを変換することによって、前記レベルシフト回路の入力端の電圧レベルを変換するステップと、前記第一電源供給源及び前記第二電源供給源のうちの少なくとも一つの電圧レベルを変換し、更に前記第二回路によって前記制御端の電圧レベルと前記ワード線の電圧レベルを隔絶するステップとを含む方法によって課題を解決できる点に着眼し、かかる知見に基づいて本発明を完成させた。
【００１１】
【発明の実施の形態】
本発明は、ワード線駆動方法に関し、特にワード線ドライバーによってワード線を駆動する方法に関し、第一回路と第二回路と前記第一回路と前記第二回路との間に設けられる制御端とを具え、ワード線を選択するために使われる第一アドレスデコーダーと、第一電源供給源と、第二電源供給源と、前記第一アドレスデコーダー及び前記ワード線に接続され、前記ワード線の電圧レベルを変換するために使われ、前記第一アドレスデコーダーの第二回路に接続される入力端を含むレベルシフト回路とを含むワード線ドライバー及び、前記第二回路がオンにされる時に、前記制御端の電圧レベルを変換することによって、前記レベルシフト回路の入力端の電圧レベルを変換するステップと、前記第一電源供給源及び前記第二電源供給源ののうちの少なくとも一つの電圧レベルを変換し、更に前記第二回路によって前記制御端の電圧レベルと前記ワード線の電圧レベルを隔絶するステップとを含む方法によって、ワード線を駆動する方法を形成する。
【００１２】
かかるワード線を駆動する方法と特徴を詳述するために、具体的な実施例を挙げ、図示を参照にして以下に説明する。
【００１３】
【実施例】
（第一の実施例）
図３を参照するように、図３は、本発明による第一の実施例のワード線ドライバー３０の機能ブロックを表す説明図である。ワード線ドライバー３０は、第一回路３２と第二回路３８を有する第一アドレスデコーダー４０を含み、第一回路３２と第二回路３８がワード線ＷＬを選択するために使われる。第二回路３８は、ＰＭＯＳトランジスタＰ２とＮＭＯＳトランジスタＮ２を含み、ＰＭＯＳトランジスタＰ２が第二アドレスデコーダー３４に接続され、ＮＭＯＳトランジスタＮ２が第三アドレスデコーダー３６に接続される。
【００１４】
ワード線ドライバー３０は、更にレベルシフト回路４２を含み、レベルシフト回路４２が第一電源供給源ＷＬＰと、第二電源供給源ＷＬＮと、第一アドレスデコーダー４０及びワード線ＷＬに接続され、ワード線ＷＬの電圧レベルを変えるために使われる。ワード線ＷＬの電圧レベルを変えることは、ワード線ドライバー３０がフラッシュメモリセルＦＭにデータの書込み操作或いは消去操作を行うためである。ワード線ＷＬがフラッシュメモリセルＦＭのコントロールゲート電極４６に電気的に接続され、又は、ワード線ドライバー３０は、ワード線ＷＬを制御することによって、フラッシュメモリセルＦＭに書込み操作或いは消去操作を行うものである。
【００１５】
レベルシフト回路４２は、第一アドレスデコーダー４０の第二回路３８に接続される入力端ＩＮＰと、レベルシフト回路４２の入力端ＩＮＰとワード線ＷＬとの間に設けられ、更にレベルシフト回路４２の入力端ＩＮＰとワード線ＷＬに電気的に接続されるラッチ回路４４とを含む。ラッチ回路４４は、ラッチ回路４４に入力される電圧レベルを反転させる機能を果たす二つのインバータを含む。レベルシフト回路４２は、更に第一電源供給源ＷＬＰとラッチ回路４４の入力端ＩＮＰとの間に設けられ、第一電源供給源ＷＬＰとラッチ回路４４の入力端ＩＮＰに電気的に接続されるＰＭＯＳトランジスタＰ３と、第二電源供給源ＷＬＮとラッチ回路４４の入力端ＩＮＰとの間に設けられ、第二電源供給源ＷＬＮとラッチ回路４４の入力端ＩＮＰに電気的に接続されるＮＭＯＳトランジスタＮ３とを含む。
【００１６】
第一アドレスデコーダー４０は、また、第一回路３２と第二回路３８との間に設けられる制御端ＢＬＫＤＥＣＢを具える。ワード線ドライバー３０がワード線を駆動することができるようにするために、まず、第二回路３８をオンにしつつ、制御端ＢＬＫＤＥＣＢの電圧レベルが変えられ、レベルシフト回路４２の入力端ＩＮＰの電圧レベルを変える。更に、第一電源供給源ＷＬＰ及び／又は第二電源供給源ＷＬＮの電圧レベルも変えられ、第二回路３８が制御端ＢＬＫＤＥＣＢの電圧レベルとワード線の電圧レベルを隔離するために使われる。この電圧隔離機能については、以下で詳しく説明する。
【００１７】
レベルシフト回路４２の入力端ＩＮＰの電圧が変えられる度に、ラッチ回路４４がワード線ＷＬの電圧レベルを変えるために使われる。ＰＭＯＳトランジスタＰ３或いはＮＭＯＳトランジスタＮ３をオンにすることによって、ラッチ回路４４の入力端ＩＮＰが第一電源供給源ＷＬＰに或いは第二電源供給源ＷＬＮに電気的に接続されることが実現される。
【００１８】
本発明による技術をより明らかに説明するために、以下は、複数の例を挙げることによって、データの書込み操作及び消去操作を説明する。簡単に説明し、更に混乱を避けるために、本実施例の説明では、従来技術の説明で用いた電圧例を用いる。即ち、フラッシュメモリが書込み操作或いは消去操作を行わない時に、ＷＬＰ＝３Ｖ、ＷＬＮ＝０Ｖである。フラッシュメモリセルＦＭの中にあるデータを消去するために、１０Ｖのプラス高電圧が必要である。従って、消去操作を行う時に、ＷＬＰ＝１０Ｖ、ＷＬＮ＝０Ｖである。一方、フラッシュメモリセルＦＭにデータを書き込む時に、−１０のマイナス高電圧が必要であり、従って、書込み操作を行う時は、ＷＬＰ＝３Ｖ、ＷＬＮ＝−１０Ｖである。
【００１９】
消去ステップの最初は、まず所定時間だけリセット信号（ｌｏｗ−ａｃｔｉｖｅ  ｒｅｓｅｔ  ｓｉｇｎａｌ）ＲＳＴＢをＲＳＴＢ＝０Ｖに維持することによって、入力端ＩＮＰが３Ｖ電圧を得る。この時、リセット信号ＲＳＴＢは、３Ｖ電圧にスイッチングされることができ、入力端ＩＮＰと第一電源供給源ＷＬＰを隔離する。続いて、消去待ちのメモリセルＦＭを選択するために、第一回路３２からロジック信号“０”を出力し、制御端ＢＬＫＤＥＣＢ＝０Ｖにする。更に、第二アドレスデコーダー３４が０Ｖ電圧を出力し、更に第三アドレスデコーダー３６が３Ｖ電圧或いは３Ｖより高い電圧を出力することによって、制御端ＢＬＫＤＥＣＢの０Ｖ電圧値をラッチ回路４４の入力端ＩＮＰに伝送することができる。一方、消去操作を行わないメモリセルに対して、第一回路３２からロジック信号“１”を出力し、制御端ＢＬＫＤＥＣＢ＝３Ｖであり、更にラッチ回路４４の入力端ＩＮＰが３Ｖに維持される。
【００２０】
同様に、書込みステップの最初は、まず所定時間だけリセット信号ＳＥＴをＳＥＴ＝３Ｖに維持することによって、入力端ＩＮＰが０Ｖ電圧を得る。この時、リセット信号ＳＥＴは、０Ｖにスイッチングすることができ、入力端ＩＮＰと第二電源供給源ＷＬＮを隔離する。そして、書込み待ちのメモリセルＦＭを選択するために、第一回路３２からロジック信号“１”を出力し、更に制御端ＢＬＫＤＥＣＢ＝３Ｖをさせる。更に、第二アドレスデコーダー３４が０Ｖ電圧を出力し、更に第三アドレスデコーダー３６が３Ｖ電圧或いは３Ｖより高い電圧を出力することによって、制御端ＢＬＫＤＥＣＢの３Ｖ電圧値をラッチ回路４４の入力端ＩＮＰに伝送することができる。一方、書込み操作を行わないメモリセルに対して、ラッチ回路４４の入力端ＩＮＰが０Ｖに維持される。以下の条件の１つが満たされた時に、ラッチ回路４４の入力端ＩＮＰが０Ｖに維持されることになる。第１の条件は、第一回路３２から０Ｖ電圧が出力されることである。第２の条件は、第二アドレスデコーダー３４の出力が、ＰＭＯＳトランジスタＰ２をオフにする高電圧であることである。第３の条件は、第三アドレスデコーダー３６の出力が、ＮＭＯＳトランジスタＮ２をオフにする低電圧であることである。
【００２１】
図４を参照するように、図４は、本発明によるフラッシュメモリセルＦＭの中にあるデータを消去するステップの流れ図であり、各ステップを以下に説明する。
【００２２】
ステップ１００：消去操作が開始される。
【００２３】
ステップ１０２：リセット信号ＲＳＴＢ＝０ＶでフラッシュメモリセルＦＭに消去操作を開始し、この時、レベルシフト回路４２の入力端ＩＮＰの電圧レベルが第一電源供給源ＷＬＰの電圧レベルである３Ｖまで増加され、ワード線の電圧が０Ｖになる。
【００２４】
ステップ１０４：第一アドレスデコーダー４０の第一回路３２が正常のデコーディングステップを開始し、これが消去ステップなので、第一回路３２がロジック信号“０”を出力し、制御端ＢＬＫＤＥＣＢ＝０Ｖであり、第二アドレスデコーダー３４が０Ｖを出力し、第三アドレスデコーダー３６が３Ｖ或いは３Ｖより高い電圧を出力することによって、制御端ＢＬＫＤＥＣＢの０Ｖ電圧をラッチ回路４４の入力端ＩＮＰに伝送することが可能となり、その後、ラッチ回路４４が前記０Ｖ電圧を反転して、ワード線の電圧がＷＬ＝３Ｖになる。
【００２５】
ステップ１０６：レベルシフト回路４２が第一電源供給源ＷＬＰの電圧を３Ｖから１０Ｖにスイッチングする。この間、第二電源供給源ＷＬＮが安定的に０Ｖに維持され、この電圧変換の結果として、ワード線の電圧がＷＬ＝１０Ｖとなり、フラッシュメモリセルＦＭの中にあるデータが消去される。
【００２６】
ステップ１０８：操作電圧を初期状態に戻し、即ち、レベルシフト回路４２が第一電源供給源ＷＬＰの電圧を１０Ｖから３Ｖにスイッチングし、また、第二電源供給源ＷＬＮが０Ｖに維持され、この電圧変換の結果として、ワード線の電圧がＷＬ＝３Ｖとなり、その後、ステップ１０２に戻る。
【００２７】
図５を参照するように、図５は、本発明によるフラッシュメモリセルＦＭにデータを書き込むステップの流れ図であり、各ステップを以下に説明する。
【００２８】
ステップ１２０：書込み操作が開始される。
【００２９】
ステップ１２２：リセット信号（ｈｉｇｈ−ａｃｔｉｖｅ  ｒｅｓｅｔ  ｓｉｇｎａｌ）ＳＥＴ＝３ＶでフラッシュメモリセルＦＭに書込み操作を開始し、この時、レベルシフト回路４２の入力端ＩＮＰの電圧レベルが第二電源供給源ＷＬＮの電圧レベルである０Ｖまで減らされ、ワード線の電圧が３Ｖになる。
【００３０】
ステップ１２４：第一アドレスデコーダー４０の第一回路３２が正常のデコーディングステップを開始し、これが書込みステップなので、第一回路３２がロジック信号“１”を出力し、制御端ＢＬＫＤＥＣＢ＝３Ｖであり、第二アドレスデコーダー３４が０Ｖを出力し、第三アドレスデコーダー３６が３Ｖ或いは３Ｖより高い電圧を出力することによって、制御端ＢＬＫＤＥＣＢの３Ｖ電圧をラッチ回路４４の入力端ＩＮＰに伝送することが可能となり、その後、ラッチ回路４４が前記３Ｖ電圧を反転して、ワード線電圧ＷＬが０Ｖになる。
【００３１】
ステップ１２６：レベルシフト回路４２が第一電源供給源ＷＬＰの電圧を３Ｖから０Ｖにスイッチングし、同時に、第二電源供給源ＷＬＮが０Ｖから−１０Ｖになり、この電圧変換の結果として、ワード線の電圧がＷＬ＝−１０Ｖとなり、フラッシュメモリセルＦＭにデータが書き込まれる。
【００３２】
ステップ１２８：操作電圧を初期状態に戻し、即ち、レベルシフト回路４２が第一電源供給源ＷＬＰの電圧を０Ｖから３Ｖにスイッチングし、また、第二電源供給源ＷＬＮが−１０Ｖから０Ｖに戻り、この電圧変換の結果として、ワード線の電圧がＷＬ＝０Ｖとなり、その後、ステップ１２２に戻る。
【００３３】
第一回路３２を有効的に保護するために、第二回路３８の中にあるＰＭＯＳトランジスタＰ２とＮＭＯＳトランジスタＮ２が制御端ＢＬＫＤＥＣＢの電圧レベルと入力端ＩＮＰの電圧レベルとを隔離するために使われる。一例として、ＰＭＯＳトランジスタＰ２のゲート電極に０Ｖの電圧値を加え、且つ、ＮＭＯＳトランジスタＮ２のゲート電極に３Ｖ或いは３Ｖより高い電圧値を加えた場合を想定するに、これらの電圧値をＰＭＯＳトランジスタＰ２及びＮＭＯＳトランジスタＮ２のゲート電極に加えることによって、第一回路３２が、レベルシフト回路４２で使われるプラス或いはマイナス高電圧によって破壊されることがなく、第一回路３２を有効的に保護することができる。
【００３４】
例えば、入力端ＩＮＰが−１０Ｖの電圧を有すると想定する。この場合、ＮＭＯＳトランジスタＮ２のゲート電極が３Ｖ或いは３Ｖより高い電圧値を加えられるので、前記−１０Ｖ電圧がＮＭＯＳトランジスタＮ２を介して接点Ｋに至ることができる。しかし、ＰＭＯＳトランジスタＰ２のゲート電極に０Ｖ電圧値を加えるので、前記−１０Ｖ電圧がＰＭＯＳトランジスタＰ２を介して制御端ＢＬＫＤＥＣＢに至ることができない。同様に、入力端ＩＮＰが１０Ｖ電圧を有すると想定する。この場合、ＮＭＯＳトランジスタＮ２のゲート電極が３Ｖ或いは３Ｖより高い電圧値を加えられるので、この１０Ｖ電圧がＮＭＯＳトランジスタＮ２を介して接点Ｋに至ることができない。従って、上に述べた二つの状態では、第一回路３２は、レベルシフト回路４２で使われるプラス或いはマイナス高電圧によって破壊されることがない。更に、第一回路３２がプラス或いはマイナス高電圧から保護される一方で、ＰＭＯＳトランジスタＰ２とＮＭＯＳトランジスタＮ２が正常の０Ｖ電圧と３Ｖ電圧を通過させることができる。
【００３５】
（第二の実施例）
本発明は、図３に示すワード線ドライバー３０以外に、ワード線ドライバー３０の他の変形例が可能である。図６を参照するように、図６は、本発明による第二の実施例のワード線ドライバー２３０の機能ブロックを表す説明図である。ワード線ドライバー２３０は、図３に示すワード線ドライバー３０と類似している。唯一の差異は、第二回路３８にあるＰＭＯＳトランジスタＰ２及びＮＭＯＳトランジスタＮ２の位置が逆になる。ワード線ドライバー２３０のＮＭＯＳトランジスタＮ２が第二アドレスデコーダー３４に接続され、ＰＭＯＳトランジスタＰ２が第三アドレスデコーダー３６に接続される。
【００３６】
（第三の実施例）
図７は、本発明による第三の実施例のワード線ドライバー３３０の機能ブロックを表す説明図である。ワード線ドライバー３３０は、図３に示すワード線ドライバー３０と類似している。唯一の差異は、ワード線ドライバー３３０がレベルシフト回路４２にあるＰＭＯＳトランジスタＰ３及びＮＭＯＳトランジスタＮ３を具えていないことである。リセット信号ＲＳＴＢがＰＭＯＳトランジスタＰ３を制御しリセット信号ＳＥＴがＮＭＯＳトランジスタＮ３を制御するのではなく、ワード線ドライバー３３０の第一回路３２が、ＰＭＯＳトランジスタＰ３及びＮＭＯＳトランジスタＮ３に代わり、これらのトランジスタの同様機能を実行することができ、これによってワード線ドライバー３３０の複雑性が緩和される。
【００３７】
（第四の実施例）
図８は、本発明による第四の実施例のワード線ドライバー４３０の機能ブロックを表す説明図である。ワード線ドライバー４３０は、図３に示すワード線ドライバー３０と類似している。唯一の差異は、ワード線ドライバー４３０がレベルシフト回路４２にあるＰＭＯＳトランジスタＰ３を具えていないことである。リセット信号ＲＳＴＢがＰＭＯＳトランジスタＰ３を制御するのではなく、ワード線ドライバー４３０の第一回路３２が、ＰＭＯＳトランジスタＰ３に代わり、ＰＭＯＳトランジスタＰ３の同様機能を実行することができ、これによってワード線ドライバー４３０の複雑性が緩和される。
【００３８】
（第五の実施例）
図９は、本発明による第五の実施例のワード線ドライバー５３０の機能ブロックを表す説明図である。ワード線ドライバー５３０は、図３に示すワード線ドライバー３０と類似している。唯一の差異は、ワード線ドライバー５３０がレベルシフト回路４２にあるＮＭＯＳトランジスタＮ３を具えていないことである。リセット信号ＳＥＴがＮＭＯＳトランジスタＮ３を制御するのではなく、ワード線ドライバー５３０の第一回路３２が、ＮＭＯＳトランジスタＮ３に代わり、ＮＭＯＳトランジスタＮ３の同様機能を実行することができ、これによってワード線ドライバー５３０の複雑性が緩和される。
【００３９】
以上は、この発明の好ましい実施例であって、この発明の実施の範囲を限定するものではない。よって、当業者のなし得る修正、もしくは変更であって、この発明の精神の下においてなされ、この発明に対して均等の効果を有するものは、いずれもこの発明の特許請求の範囲の範囲に属するものとする。
【００４０】
【発明の効果】
従来技術と比べて、本発明によるワード線ドライバー３０、２３０、３３０、４３０、５３０は、従来技術によるワード線ドライバー１０の隔離トランジスタＮ１を必要としない。代わりに、本発明によるワード線ドライバー３０、２３０、３３０、４３０、５３０は、第二アドレスデコーダー３４及び第三アドレスデコーダー３６の出力を用いることで、従来技術によるワード線ドライバー１０の隔離トランジスタＮ１と同様の機能を実行する。更に、図３と、図６と、図７と、図８及び図９にある第一アドレスデコーダー４０と、第二アドレスデコーダー３４及び第三アドレスデコーダー３６が図１と図２にあるアドレスデコーダー１２と類似している。言い換えると、本発明によるアドレスデコーダー３４、３６、４０は、新たな回路を追加することなく、従来技術によるアドレスデコーダー１２と隔離トランジスタＮ１に取って代わることができる。これは、制御端ＢＬＫＤＥＣＢの電圧レベルとワード線ＷＬの電圧レベルを隔離すべく、第二アドレスデコーダー３４及び第三アドレスデコーダー３６の出力を用いて、それぞれＰＭＯＳトランジスタＰ２とＮＭＯＳトランジスタＮ２を選択的にオン又はオフすることで、達成される。
【図面の簡単な説明】
【図１】従来技術によるワード線ドライバーの機能ブロックを表す説明図である。
【図２】図１に開示するワード線ドライバーを簡略する説明図である。
【図３】本発明による第一の実施例のワード線ドライバーの機能ブロックを表す説明図である。
【図４】本発明によるフラッシュメモリセルの中にあるデータを消去するステップの流れ図である。
【図５】本発明によるフラッシュメモリセルにデータを書き込むステップの流れ図である。
【図６】本発明による第二の実施例のワード線ドライバーの機能ブロックを表す説明図である。
【図７】本発明による第三の実施例のワード線ドライバーの機能ブロックを表す説明図である。
【図８】本発明による第四の実施例のワード線ドライバーの機能ブロックを表す説明図である。
【図９】本発明による第五の実施例のワード線ドライバーの機能ブロックを表す説明図である。
【符号の説明】
１０      ワード線ドライバー
１２      アドレスデコーダー
１４      レベルシフト回路
１６      ワード線
１８      ゲート電極
３０      ワード線ドライバー
３２      第一回路
３４      第二アドレスデコーダー
３６      第三アドレスデコーダー
３８      第二回路
４０      第一アドレスデコーダー
４２      レベルシフト回路
４４      ラッチ回路
２３０    ワード線ドライバー
３３０    ワード線ドライバー
４３０    ワード線ドライバー
５３０    ワード線ドライバー
Ｎ１      隔離トランジスタ
Ｎ２、Ｎ３、ＭＮ１    ＮＭＯＳトランジスタ
Ｐ２、Ｐ３、ＭＰ１    ＰＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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