(57)【要約】【課題】確実に同期引き込み動作に移行可能で、移行後の消費電流を低減できる高速同期引き込み機能付きの位相同期回路を提供する。【解決手段】リセット信号ＲＳＴが解除されて動作モードになると、パワーダウン信号ＰＤが“Ｌ”となり、チャージポンプ２０内のＰＭＯＳ２４はオンとなってフープフィルタ３０のキャパシタ３２は急速に充電される。ループフィルタ３０から出力される制御電圧ＶＣと基準電圧発生部６０から出力される基準電圧ＶＦはコンパレータ７０によって比較され、制御電圧ＶＣが基準電圧ＶＦに達した時点で、比較結果信号ＣＰが出力されてＦＦ９２がセットされる。これにより、パワーダウン信号ＰＤが“Ｈ”となり、チャージポンプ２０が通常の動作状態に移行して同期引き込み動作が開始されると共に、基準電圧発生部６０とコンパレータ７０はパワーダウン状態に移行する。【選択図】      図１
2004187199.tif 000002
【特許請求の範囲】
【請求項１】
基準入力信号と帰還信号の位相を比較してその位相差に応じた制御信号を出力する位相比較器と、
パワーダウン信号が与えられたときには前記制御信号に応じて位相差信号を出力し、該パワーダウン信号が与えられていないときには該制御信号に関係なく特定の位相差信号を出力するチャージポンプと、
前記位相差信号を積分して制御電圧を生成するループフィルタと、
前記制御電圧に応じた周波数の発振信号を出力する電圧制御発振器と、
前記発振信号に基づいて前記帰還信号を生成する帰還部と、
前記パワーダウン信号が与えられていないときには所定の基準電圧を出力し、該パワーダウン信号が与えられたときにはパワーダウン状態となって第１または第２の電源電圧の内の一方の電源電圧を出力する基準電圧発生部と、
前記パワーダウン信号が与えられていないときには、前記制御電圧と前記基準電圧発生部の出力電圧とを比較して該制御電圧が該出力電圧を越えたときに比較結果信号を出力し、該パワーダウン信号が与えられたときにはパワーダウン状態となって該比較結果信号の出力を停止するコンパレータと、
前記コンパレータから前記比較結果信号が出力されたときにセットされて前記パワーダウン信号を出力し、リセット信号が与えられたときにリセットされて該パワーダウン信号の出力を停止するフリップフロップとを、
備えたことを特徴とする位相同期回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、高速同期引き込み機能を有する位相同期回路（ＰＬＬ）の低消費電力化に関するものである。
【０００２】
【従来の技術】
【０００３】
【特許文献１】
特開平７−１０６９５９号公報
【０００４】
図２は、上記特許文献１に記載された従来の位相同期回路の構成図である。
【０００５】
この位相同期回路は、出力信号ＯＵＴから得られる信号Ｖと入力信号Ｒの位相を比較し、比較結果に応じて出力信号ＯＵＴの周波数を上昇させるための信号ＵＰ、または周波数を低下させるための信号ＤＮを出力する位相比較器１を有している。位相比較器１の出力側には、チャージポンプ２が接続されている。
【０００６】
チャージポンプ２は、信号ＵＰが第１の入力側に与えられる論理積ゲート（以下、「ＡＮＤ」という）２ａと、信号ＤＮがインバータ２ｂで反転されて第１の入力側に与えられるＡＮＤ２ｃを有している。ＡＮＤ２ａの出力側はＰチャネルＭＯＳトランジスタ（以下、「ＰＭＯＳ」という）２ｄのゲートに、ＡＮＤ２ｃの出力側はＮチャネルＭＯＳトランジスタ（以下、「ＮＭＯＳ」という）２ｅのゲートに、それぞれ接続されている。
【０００７】
ＰＭＯＳ２ｄのソースは、定電流源２ｆを介して電源供給端子ＶＤＤに接続され、ドレインはノードＡに接続されている。また、ＮＭＯＳ２ｅのドレインはノードＡに、ソースは定電流源２ｇを介して接地電位ＧＮＤに接続されている。更に、このチャージポンプ２は、ループフィルタ３から出力される制御電圧ＶＣと一定電圧Ｖ１とを比較する比較器２ｈを有しており、この比較器２ｈの出力側がＡＮＤ２ａ，２ｂの第２の入力側に接続されている。
【０００８】
チャージポンプ２のノードＡには、ループフィルタ３が接続されている。ループフィルタ３は、抵抗３ａとキャパシタ３ｂで構成された積分回路で、ノードＡの電圧を積分してキャパシタ３ｂに保持し、出力側のノードＢに制御電圧ＶＣを出力するものである。ノードＢには、前述の比較器２ｈが接続されると共に、電圧制御発振器（以下、「ＶＣＯ」という）４が接続されている。
【０００９】
ＶＣＯ４は、制御電圧ＶＣに応じた周波数を発振するもので、一定の範囲で制御電圧ＶＣの上昇に伴って周波数が上昇する出力信号ＯＵＴを出力するようになっている。
【００１０】
出力信号ＯＵＴの一部は、分周器５によって１／ｎに分周され、信号Ｖとして位相比較器１にフィードバックされるようになっている。また、比較器２ｈに与えられる一定電圧Ｖ１は、ＶＣＯ４において、所望の出力信号ＯＵＴの周波数ｆ０に対応する制御電圧ＶＣの値Ｖ０よりも若干低い値に設定されている。
【００１１】
このような位相同期回路におけるチャージポンプ２では、次のような動作が行われる。
【００１２】
例えば、電源供給端子ＶＤＤに電源電圧が投入された初期状態では、ループフィルタ３のキャパシタ３ｂに電荷が充電されておらず、制御電圧ＶＣはほぼ０Ｖである。このため、比較器２ｈの出力信号はレベル“Ｌ”である。これにより、ＡＮＤ２ａ，２ｃの出力信号も“Ｌ”となり、ＰＭＯＳ２ｄはオン、ＮＭＯＳ２ｅはオフとなる。更に、比較器２ｈの出力信号によって、定電流源２ｆ，２ｇは大電流を供給するように切り替えられる。従って、ループフィルタ３のキャパシタ３ｂは、定電流源２ｆからＰＭＯＳ２ｄ及び抵抗３ａを介して供給される電流によって急速に充電され、制御電圧ＶＣは急速に上昇して所定の値Ｖ０に近付く。
【００１３】
制御電圧ＶＣが値Ｖ１を越えると、比較器２ｈの出力信号はレベル“Ｈ”となる。これにより、定電流源２ｆ，２ｇは通常の電流を供給するように切り替えられ、ＰＭＯＳ２ｄとＮＭＯＳ２ｅは、それぞれ位相比較器１から出力される信号ＵＰと信号ＤＮに応じてオン／オフ制御される。
【００１４】
このようなチャージポンプ２を設けることにより、同期引き込みが速く、かつ同期確立後は安定した動作が行われる位相同期回路が得られる。
【００１５】
【発明が解決しようとする課題】
しかしながら、従来の位相同期回路では、同期が確立された通常の動作状態でも、常に比較器２ｈが動作状態となっており、このための消費電流が生じているという課題があった。また、比較器２ｈに与える一定電圧Ｖ１は、例えば抵抗分圧回路等で生成されるが、製造上のばらつき等によって所定の値Ｖ０よりも高い値に設定されてしまうと、同期引き込みが不可能になるという課題があった。
【００１６】
【課題を解決するための手段】
前記課題を解決するために、本発明は、位相同期回路において、基準入力信号と帰還信号の位相を比較してその位相差に応じた制御信号を出力する位相比較器と、パワーダウン信号が与えられたときには前記制御信号に応じて位相差信号を出力し、該パワーダウン信号が与えられていないときには該制御信号に関係なく特定の位相差信号を出力するチャージポンプと、前記位相差信号を積分して制御電圧を生成するループフィルタと、前記制御電圧に応じた周波数の発振信号を出力するＶＣＯと、前記発振信号に基づいて前記帰還信号を生成する帰還部とを備えている。
【００１７】
更にこの位相同期回路は、前記パワーダウン信号が与えられていないときには所定の基準電圧を出力し、該パワーダウン信号が与えられたときにはパワーダウン状態となって第１または第２の電源電圧の内の一方の電源電圧を出力する基準電圧発生部と、前記パワーダウン信号が与えられていないときには、前記制御電圧と前記基準電圧発生部の出力電圧とを比較して該制御電圧が該出力電圧を越えたときに比較結果信号を出力し、該パワーダウン信号が与えられたときにはパワーダウン状態となって該比較結果信号の出力を停止するコンパレータと、前記コンパレータから前記比較結果信号が出力されたときにセットされて前記パワーダウン信号を出力し、リセット信号が与えられたときにリセットされて該パワーダウン信号の出力を停止するフリップフロップ（以下、「ＦＦ」という）とを備えている。
【００１８】
本発明によれば、以上のように位相同期回路を構成したので、次のような作用が行われる。
【００１９】
ＦＦがリセットされ、パワーダウン信号が停止された状態で位相同期回路の動作が開始されると、基準電圧発生部から出力される所定の基準電圧と、ループフィルタで生成された制御電圧とが、コンパレータで比較される。動作開始直後は制御電圧が基準電圧に達していないので、コンパレータからの比較結果信号は出力されず、ＦＦはリセット状態に保たれる。
【００２０】
一方、チャージポンプでは、パワーダウン信号が与えられていないので、位相比較器からの制御信号に関係なく特定の位相差信号が出力される。これにより、ループフィルタで特定の位相差信号が積分され、制御電圧が急速に所定の電圧に到達する。
【００２１】
制御電圧が基準電圧を越えると、コンパレータから比較結果信号が出力され、ＦＦがセットされてパワーダウン信号が出力される。これにより、基準電圧発生部とコンパレータはパワーダウン状態となり、比較結果信号の出力も停止される。比較結果信号の停止後も、ＦＦはセットされたままで、パワーダウン信号の出力は継続される。パワーダウン信号の出力により、チャージポンプでは、位相比較器からの制御信号に応じた位相差信号が出力され、この位相差信号がループフィルタで積分されて制御電圧が生成される。
【００２２】
制御電圧はＶＣＯに与えられ、このＶＣＯから制御電圧に応じた周波数の発振信号が出力される。発振信号は帰還部に与えられ、帰還信号が生成されて位相比較器に帰還される。位相比較器では、基準入力信号と帰還信号の位相が比較され、その位相差に応じた制御信号がチャージポンプに与えられる。このような、帰還ループの動作により、ＶＣＯの発振信号は基準入力信号の位相に同期する。
【００２３】
【発明の実施の形態】
図１は、本発明の実施形態を示す位相同期回路の構成図である。
【００２４】
この位相同期回路は、外部から与えられる入力信号Ｒと、出力信号ＯＵＴから得られる信号Ｖの位相を比較し、比較結果に応じて出力信号ＯＵＴの周波数を上昇させるための信号ＵＰ、または周波数を低下させるための信号ＤＮを出力する位相比較器１０を有している。位相比較器１０の出力側には、チャージポンプ２０が接続されている。
【００２５】
チャージポンプ２０は、信号ＵＰが第１の入力側に与えられるＡＮＤ２１と、信号ＤＮがインバータ２２で反転されて第１の入力側に与えられるＡＮＤ２３を有している。ＡＮＤ２１の出力側はＰＭＯＳ２４のゲートに、ＡＮＤ２３の出力側はＮＭＯＳ２５のゲートに、それぞれ接続されている。ＰＭＯＳ２４のソースは、定電流源２６を介して電源供給端子ＶＤＤに接続され、ドレインはノードＮＡに接続されている。また、ＮＭＯＳ２５のドレインはノードＮＡに、ソースは定電流源２７を介して接地電位ＧＮＤに接続されている。
【００２６】
ノードＮＡには、ループフィルタ３０が接続されている。ループフィルタ３０は、抵抗３１とキャパシタ３２で構成された積分回路で、ノードＮＡの電圧を抵抗３１を介してキャパシタ３２に充電し、出力側のノードＮＢに制御電圧ＶＣとして出力するものである。
【００２７】
ノードＮＢには、ＶＣＯ４０が接続されている。ＶＣＯ４０は、制御電圧ＶＣに応じた周波数を発振するもので、一定の範囲で制御電圧ＶＣの上昇に伴って周波数が上昇する出力信号ＯＵＴを出力するようになっている。出力信号ＯＵＴの一部は、分周器５０によって１／ｎに分周され、信号Ｖとして位相比較器１０にフィードバックされるようになっている。
【００２８】
更に、この位相同期回路は、同期引き込み促進用の基準電圧ＶＦを発生する基準電圧発生部６０と、この基準電圧ＶＦとノードＮＢの制御電圧ＶＣを比較するコンパレータ（ＣＭＰ）７０を有している。コンパレータ７０は、−入力端子に与えられる制御電圧ＶＣが、＋入力端子に与えられる基準電圧ＶＦよりも低いときに“Ｈ”の比較結果信号ＣＰを出力し、この制御電圧ＶＣが基準電圧ＶＦを越えたときに“Ｌ”の比較結果信号ＣＰを出力するものである。これらの基準電圧発生部６０とコンパレータ７０は、パワーダウン信号ＰＤ，／ＰＤ（但し、「／」は反転を意味する）に従って、パワーダウン状態（休止状態）に制御されるようになっている。
【００２９】
コンパレータ７０の出力側は、インバータ９１を介して、セット・リセット型のＦＦ９２のセット端子Ｓに接続されている。ＦＦ９２のリセット端子Ｒには、リセット信号ＲＳＴが与えられるようになっている。ＦＦ９２の出力側は、論理和ゲート（以下、「ＯＲ」という）９３の第１の入力側に接続され、このＯＲ９３の第２の入力側には、リセット信号ＲＳＴが与えられるようになっている。
【００３０】
ＯＲ９３の出力側からパワーダウン信号ＰＤが出力され、コンパレータ７０に与えられると共に、チャージポンプ２０のＡＮＤ２１，２３の第２の入力側に与えられるようになっている。更に、パワーダウン信号ＰＤはインバータ９４で反転され、パワーダウン信号／ＰＤとして基準電圧発生部６０とコンパレータ７０に与えられるようになっている。
【００３１】
図３は、図１中の基準電圧発生部とコンパレータの一例を示す回路図である。
【００３２】
基準電圧発生部６０は、電源供給端子ＶＤＤとノードＮＣの間に接続されたＰＭＯＳ６１を有し、このＰＭＯＳ６１のゲートには、所定の電流を流すためのバイアス電圧ＶＢ１が与えられている。ノードＮＣと接地電位ＧＮＤの間には、スイッチ用のＮＭＯＳ６２と基準電圧生成用のＮＭＯＳ６３が直列に接続されている。ＮＭＯＳ６２のゲートには、パワーダウン信号／ＰＤが与えられている。また、ＮＭＯＳ６３は、ゲートとドレインが接続されて順方向のダイオードが構成され、このダイオードの閾値電圧によって基準電圧ＶＦが生成されるようになっている。更に、ノードＮＣと接地電位ＧＮＤの間には、キャパシタ６４が接続されている。
【００３３】
この基準電圧発生部６０は、パワーダウン信号／ＰＤが“Ｌ”のとき、ＮＭＯＳ６２がオフとなってノードＮＣからほぼ電源電圧ＶＤＤに等しい電圧が出力され、パワーダウン信号／ＰＤが“Ｈ”のときは、ＮＭＯＳ６２がオンとなってノードＮＣから基準電圧ＶＦが出力されるようになっている。
【００３４】
コンパレータ７０は、差動入力部を構成するＮＭＯＳ７１，７２を有し、これらのゲートに、基準電圧発生部６０からの基準電圧ＶＦとループフィルタ３０からの制御電圧ＶＣが、それぞれ与えられるようになっている。
【００３５】
ＮＭＯＳ７１，７２のドレインは、それぞれ負荷用のＰＭＯＳ７３，７４を介して電源供給端子ＶＤＤに接続されている。また、ＰＭＯＳ７３，７４のゲートは、ＮＭＯＳ７２のドレインに共通接続されると共に、パワーダウン信号／ＰＤでオン／オフ制御されるＰＭＯＳ７５を介して電源供給端子ＶＤＤに接続されている。
【００３６】
ＮＭＯＳ７１，７２のソースは、定電流部を構成する直列に接続されたＮＭＯＳ７６，７７を介して接地電位ＧＮＤに接続されている。ＮＭＯＳ７６のゲートにはパワーダウン信号／ＰＤが与えられ、ＮＭＯＳ７７のゲートには一定の電流を流すためのバイアス電圧ＶＢ２が与えられている。
【００３７】
ＮＭＯＳ７１のドレインはノードＮＤに接続され、このノードＮＤと接地電位ＧＮＤの間に、パワーダウン信号ＰＤでオン／オフ制御されるＮＭＯＳ７８が接続されている。ノードＮＤには、更にＮＭＯＳ７９とＰＭＯＳ８０のゲートが接続されている。
【００３８】
ＮＭＯＳ７９のドレインは電源供給端子ＶＤＤに接続され、ソースはバイアス電圧ＶＢ２で導通状態が設定されるＮＭＯＳ８１を介して、接地電位ＧＮＤに接続されている。ＰＭＯＳ８０のソースは電源供給端子ＶＤＤに接続され、ドレインはノードＮＥに接続されている。ノードＮＥはＮＭＯＳ８２を介して接地電位ＧＮＤに接続され、このＮＭＯＳ８２のゲートはＮＭＯＳ８１のドレインに接続されている。
【００３９】
このコンパレータ７０では、パワーダウン信号ＰＤが“Ｌ”（従って、パワーダウン信号／ＰＤが“Ｈ”）のとき、ＰＭＯＳ７５とＮＭＯＳ７８はオフ、ＮＭＯＳ７６はオンとなって、通常の比較回路と同様の動作が行われるようになっている。
【００４０】
一方、パワーダウン信号ＰＤが“Ｈ”のときは、ＰＭＯＳ７５とＮＭＯＳ７８がオン、ＮＭＯＳ７６がオフとなり、差動入力段のＰＭＯＳ７３，７４がオフとなって電源供給端子ＶＤＤからの電流が遮断される。また、ノードＮＤが“Ｌ”となることにより、出力段のＮＭＯＳ７９，８２がオフとなって電源供給端子ＶＤＤからの電流が遮断されると共に、ＰＭＯＳ８０がオンとなってノードＮＥに“Ｈ”の比較結果信号ＣＰが出力されるようになっている。
【００４１】
図４は、図１の動作を示す信号波形図である。以下、この図４を参照しつつ、図１の動作を説明する。
【００４２】
リセット信号ＲＳＴが“Ｈ”、即ち非動作モードのとき、ＦＦ９２はリセットされて出力信号Ｑは“Ｌ”であり、ＯＲ９３から出力されるパワーダウン信号ＰＤは“Ｈ”である。これにより、コンパレータ７０もパワーダウン状態となり、比較結果信号ＣＰは“Ｈ”となる。また、基準電圧発生部６０のＮＭＯＳ６２はオフとなり、この基準電圧発生部６０に消費電流は流れず、ノードＮＣから出力される基準電圧ＶＦは、ほぼ電源電圧ＶＤＤである。このとき、ループフィルタ３０から出力される制御電圧ＶＣは、ほぼ接地電位ＧＮＤである。
【００４３】
次に、時刻ｔ１において、リセット信号ＲＳＴが“Ｌ”、即ち動作モードになると、パワーダウン信号ＰＤは“Ｌ”となる。これにより、チャージポンプ２０のＡＮＤ２１，２３の出力信号は、位相比較器１０の出力信号に拘りなく“Ｌ”となり、ＰＭＯＳ２４はオン、ＮＭＯＳ２５はオフとなる。従って、ループフィルタ３０のキャパシタ３２は、定電流源２６からＰＭＯＳ２４及び抵抗３１を介して供給される電流によって充電され、制御電圧ＶＣは上昇する。
【００４４】
一方、基準電圧発生部６０では、ＮＭＯＳ６２がオンとなり、キャパシタ６４に充電されていた電荷が、ＮＭＯＳ６２，６３を通して放電され、ノードＮＣには設定された基準電圧ＶＦの電圧Ｖ０が出力される。また、コンパレータ７０は通常の動作状態となり、制御電圧ＶＣと基準電圧ＶＦの比較が開始される。
【００４５】
動作モードの開始直後は、制御電圧ＶＣが基準電圧ＶＦよりも低いので、コンパレータ７０の比較結果信号ＣＰは“Ｈ”である。
【００４６】
時刻ｔ２において、制御電圧ＶＣが基準電圧ＶＦに達すると、コンパレータ７０の比較結果信号ＣＰは“Ｌ”に変化する。比較結果信号ＣＰは、インバータ９１で反転されてＦＦ９２のセット端子Ｓに与えられるので、このＦＦ９２の出力信号Ｑは“Ｈ”となる。これにより、ＯＲ９３から出力されるパワーダウン信号ＰＤは、再び“Ｈ”となる。
【００４７】
パワーダウン信号ＰＤが“Ｈ”となることにより、基準電圧発生部６０とコンパレータ７０の動作は停止され、比較結果信号ＣＰは直ちに“Ｈ”となる。しかし、リセット信号ＲＳＴは“Ｌ”のままであるので、ＦＦ９２の出力信号ＱとＯＲ９３から出力されるパワーダウン信号ＰＤは、“Ｈ”の状態に保持される。
【００４８】
一方、チャージポンプ２０では、パワーダウン信号ＰＤが“Ｈ”となるので、ＡＮＤ２１，２３のゲートが開き、ＰＭＯＳ２４とＮＭＯＳ２５は、それぞれ位相比較器１０から出力される信号ＵＰと信号ＤＮに応じて、オン／オフ制御されるようになる。
【００４９】
これにより、ＶＣＯ４０の出力信号ＯＵＴは、分周器５０で分周されて位相比較器１０に与えられ、この位相比較器１０で入力信号Ｒとの位相が比較され、その比較結果に基づいてチャージポンプ２０によってループフィルタ３０のキャパシタ３２が充電されて制御電圧ＶＣが生成され、この制御電圧ＶＣに従ってＶＣＯ４０の出力信号の周波数は制御される。このようなフィードバックループにより、ＶＣＯ４０から、入力信号Ｒに同期した出力信号ＯＵＴが出力される。
【００５０】
このとき、パワーダウン信号／ＰＤは“Ｌ”となるので、基準電圧発生部６０のＮＭＯＳ６２はオフとなり、電源電圧ＶＤＤからＰＭＯＳ６１を介してキャパシタ６４が充電され、ノードＮＣの電位ははぼ電源電圧ＶＤＤとなる。このため、ループフィルタ３０の制御電圧ＶＣは基準電圧ＶＦよりも低くなる。しかし、コンパレータ７０はパワーダウン状態となっているので、比較結果信号ＣＰは“Ｈ”であり、ＦＦ９２の保持内容は、リセット信号ＲＳＴが入力されない限り、そのまま保持される。従って、パワーダウン信号ＰＤは“Ｈ”の状態に維持され、位相比較器１０とチャージポンプ２０による通常の位相同期保持動作が継続される。
【００５１】
このように、制御電圧ＶＣが基準電圧ＶＦを一旦越えた後は、その後、この制御電圧ＶＣが基準電圧ＶＦ以下に低下しても、本来の位相同期回路の動作が継続して行われる。このことは、プロセス変動その他の理由で、基準電圧ＶＦの値が目的の周波数に対応する電圧Ｖ０よりも高い値に設定されたとしても、問題なく同期状態に入ることができることを意味している。
【００５２】
このように、本実施形態の位相同期回路は、制御電圧ＶＣを基準電圧ＶＦを比較するコンパレータ７０を、パワーダウン信号ＰＤによってパワーダウン状態にできるような構成にすると共に、制御電圧ＶＣが基準電圧ＶＦを越えたときに、このコンパレータ７０から出力される比較結果信号ＣＰに基づいてパワーダウン信号ＰＤを保持して出力するＦＦ９２を有している。これにより、同期が確立された後は、コンパレータ７０の動作が停止されるので、消費電流の低減が可能になるという利点がある。
【００５３】
更に、制御電圧ＶＣが基準電圧ＶＦを越えた後は、コンパレータ７０の比較結果信号ＣＰに拘らず、通常の同期引き込み動作が行われるので、製造上のばらつき等によって基準電圧ＶＦが所定の値Ｖ０よりも高い値に設定されていても、問題なく同期引き込み動作が行われるという利点がある。
【００５４】
なお、本発明は、上記実施形態に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
【００５５】
（ａ）  図１中のチャージポンプ２０の構成は、図示したものに限定されない。例えば、ＡＮＤ２１，２３とインバータ２２による論理回路に代えて他の論理回路を用いることができる。また、定電流源２６，２７を削除して、回路を簡素化することもできる。
【００５６】
（ｂ）  図１中のループフィルタ３０の構成は図示したものに限定されず、その他の構成の低域通過フィルタを用いることができる。
【００５７】
（ｃ）  基準電圧発生部６０とコンパレータ７０の構成は、図３に例示したものに限定されない。
【００５８】
（ｄ）  電源投入時に、ループフィルタ３０のキャパシタ３２を所望の基準電圧ＶＦまで急速に充電させるように構成しているが、これとは逆に、キャパシタ３２を所望の基準電圧ＶＦまで急速に放電させるように構成しても良い。
【００５９】
【発明の効果】
以上詳細に説明したように、本発明によれば、パワーダウン信号が与えられていないときに制御電圧と基準電圧発生部の出力電圧を比較して比較結果信号を出力し、パワーダウン信号が与えられたときにはパワーダウン状態となるコンパレータと、パワーダウン信号が与えられていないときには所定の基準電圧を出力し、パワーダウン信号が与えられたときにはパワーダウン状態となる基準電圧発生部と、比較結果信号が与えられたときにセットされてパワーダウン信号を出力するＦＦを有している。これにより、比較結果信号が出力されて同期引き込み動作に移行すると、その後、基準電圧発生部とコンパレータはパワーダウン状態となって消費電流が低減される。また、制御電圧が基準電圧に達すれば比較結果信号が出力されるので、基準電圧のばらつきに拘らず、確実に同期引き込み動作に移行することができる。
【図面の簡単な説明】
【図１】本発明の実施形態を示す位相同期回路の構成図である。
【図２】従来の位相同期回路の構成図である。
【図３】図１中の基準電圧発生部とコンパレータの一例を示す回路図である。
【図４】図１の動作を示す信号波形図である。
【符号の説明】
１０    位相比較器
２０    チャージポンプ
３０    ループフィルタ
４０    ＶＣＯ
５０    分周器
６０    基準電圧発生部
７０    コンパレータ
９２    ＦＦ
【図１】
2004187199.tif 000003
【図２】
2004187199.tif 000004
【図３】
2004187199.tif 000005
【図４】
2004187199.tif 000006