(57)【要約】【課題】  読み出し動作が非破壊性となり、さらにメモリ保持を長時間行うことができる強誘電体薄膜抵抗器メモリアレイが提供される。【解決手段】  強誘電体薄膜抵抗器メモリアレイが基板上に形成される。アレイは、行および列のアレイ状に配置された複数のメモリセルを含む。各メモリセルは、１対の端子を有するＦＥ抵抗器と、各抵抗器に関連するトランジスタを含む。各トランジスタはゲート、ドレインおよびソースを有し、各トランジスタの該ドレインは該関連抵抗器の１端子に電気的に接続される。アレイはさらに、行において各トランジスタの該ゲートに接続されたワードラインと、列において各メモリセルに接続されたプログラミングラインと、列において各メモリセルに接続されたビットラインとを含む。【選択図】  図１
2004220764.tif 000002
【特許請求の範囲】
【請求項１】
基板上に形成された強誘電体薄膜抵抗器メモリアレイであって、
行および列のアレイ状に配置された複数のメモリセルであって、各メモリセルは、
１対の端子を有するＦＥ抵抗器と、
各抵抗器に関連するトランジスタであって、各トランジスタはゲート、ドレインおよびソースを有し、各トランジスタの該ドレインは該関連抵抗器の１端子に電気的に接続される、トランジスタと
を含む、複数のメモリセルと、
行において各トランジスタの該ゲートに接続されたワードラインと、
列において各メモリセルに接続されたプログラミングラインと、
列において各メモリセルに接続されたビットラインと
を含み、
該メモリセルはプログラミング電圧を使用してプログラミングされ、該強誘電体抵抗器は、定電圧検出および定電流検出からなる検出の群から選択される検出によって、非破壊的に読み出される、
強誘電体薄膜抵抗器メモリアレイ。
【請求項２】
前記ＦＥ抵抗器は、約ゼロボルト〜１＋ボルトの電圧での定電流読み出しを提供するように構築および配置される、請求項１に記載のアレイ。
【請求項３】
前記ＦＥ抵抗器は、０．５Ｖ未満の電圧での定電圧読み出しを提供するように構築および配置される、請求項１に記載のアレイ。
【請求項４】
前記ＦＥ抵抗器は、０．２Ｖ未満の電圧での定電圧読み出しを提供するように構築および配置される、請求項３に記載のアレイ。
【請求項５】
前記ＦＥ抵抗器は、約２Ｖ〜５Ｖの範囲のプログラミング電圧を提供するように構築および配置される、請求項３に記載のアレイ。
【請求項６】
前記プログラミングラインは前記ＦＥ抵抗器の他の端子に接続され、前記ビットラインは前記トランジスタソースに接続される、請求項１に記載のアレイ。
【請求項７】
前記プログラミングラインは前記トランジスタソースに接続され、前記ビットラインは前記ＦＥ抵抗器の他の端子に接続される、請求項１に記載のアレイ。
【請求項８】
前記プログラミングラインはブロック消去ラインである、請求項７に記載のアレイ。
【請求項９】
基板上に形成された強誘電体薄膜抵抗器メモリアレイであって、
行および列のアレイ状に配置された複数のメモリセルであって、各メモリセルは、
１対の端子を有するＦＥ抵抗器と、
各抵抗器に関連するトランジスタであって、各トランジスタはゲート、ドレインおよびソースを有し、各トランジスタの該ドレインは該関連抵抗器の１端子に電気的に接続される、トランジスタと
を含む、複数のメモリセルと、
行において各トランジスタの該ゲートに接続されたワードラインと、
列において各メモリセルに接続されたプログラミングラインと、
列において各メモリセルに接続されたビットラインと
を含み、
該ＦＥ抵抗器は、約ゼロボルト〜１＋ボルトの電圧での定電流読み出しを提供するように、かつ約２Ｖ〜５Ｖの範囲のプログラミング電圧を提供するように構築および配置される、
強誘電体薄膜抵抗器メモリアレイ。
【請求項１０】
前記プログラミングラインは前記ＦＥ抵抗器の他の端子に接続され、前記ビットラインは前記トランジスタソースに接続される、請求項９に記載のアレイ。
【請求項１１】
前記プログラミングラインは前記トランジスタソースに接続され、前記ビットラインは前記ＦＥ抵抗器の他の端子に接続される、請求項９に記載のアレイ。
【請求項１２】
前記プログラミングラインはブロック消去ラインである、請求項１１に記載のアレイ。
【請求項１３】
前記ＦＥ抵抗器は、０．５Ｖ未満の電圧での定電圧読み出しを提供するように構築および配置される、請求項９に記載のアレイ。
【請求項１４】
前記ＦＥ抵抗器は、０．２Ｖ未満の電圧での定電圧読み出しを提供するように構築および配置される、請求項１３に記載のアレイ。
【請求項１５】
基板上に形成された強誘電体薄膜抵抗器メモリアレイであって、
行および列のアレイ状に配置された複数のメモリセルであって、各メモリセルは、
１対の端子を有するＦＥ抵抗器と、
各抵抗器に関連するトランジスタであって、各トランジスタはゲート、ドレインおよびソースを有し、各トランジスタの該ドレインは該関連抵抗器の１端子に電気的に接続される、トランジスタと
を含む、複数のメモリセルと、
行において各トランジスタの該ゲートに接続されたワードラインと、
列において各メモリセルに接続されたプログラミングラインと、
列において各メモリセルに接続されたビットラインと
を含む、強誘電体薄膜抵抗器メモリアレイ。
【請求項１６】
前記プログラミングラインは前記ＦＥ抵抗器の他の端子に接続され、前記ビットラインは前記トランジスタソースに接続される、請求項１５に記載のアレイ。
【請求項１７】
前記プログラミングラインは前記トランジスタソースに接続され、前記ビットラインは前記ＦＥ抵抗器の他の端子に接続される、請求項１５に記載のアレイ。
【請求項１８】
前記ＦＥ抵抗器は、約ゼロボルト〜１＋ボルトの電圧での定電流読み出しを提供するように構築および配置される、請求項１５に記載のアレイ。
【請求項１９】
前記ＦＥ抵抗器は、約２Ｖ〜５Ｖの範囲のプログラミング電圧を提供するように構築および配置される、請求項１８に記載のアレイ。
【請求項２０】
前記メモリセルはプログラミング電圧を使用してプログラミングされ、前記強誘電体抵抗器は、定電圧検出および定電流検出からなる検出の群から選択される検出によって、非破壊的に読み出される、請求項１５に記載のアレイ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、２０００年４月１１日に特許査定された米国特許第６，０４８，７３８号（題名「Ｍｅｔｈｏｄ  ｏｆ  Ｍａｋｉｎｇ  Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｍｅｍｏｒｙ  Ｃｅｌｌ  ｆｏｒ  ＶＬＳＩ  ＲＡＭ  Ａｒｒａｙ」）および２００２年１１月２６日に出願された米国特許出願シリアル番号第１０／３０５，５５１号（題名「Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｒｅｓｉｓｔｏｒ  Ｎｏｎ−ｖｏｌａｔｉｌｅ  Ｍｅｍｏｒｙ」）に関連する。
【０００２】
本発明は、強誘電体抵抗器不揮発性メモリアレイに関する。より詳細には、非破壊読み取りを特徴とし、定電流メモリデバイスと同様に機能するメモリアレイに関する。
【背景技術】
【０００３】
１トランジスタ１強誘電体キャパシタ（１Ｔ１Ｃ）メモリセルおよび単一トランジスタ強誘電系デバイスは、メモリ格納デバイスとして使用される。１Ｔ１Ｃメモリは不揮発性であるが、読み出し破壊性であり、すなわち、読み出し動作中に格納データが失われ、セルのリフレッシュが必要となる。単一トランジスタメモリにおける読み出し動作は非破壊性であるが、スタンバイ状態中に強誘電体キャパシタに比較的大きな場がかかるので、メモリ保持時間が著しく低減する。
【０００４】
非特許文献１は、ＰＺＴ／Ｐｔ／ＴｉＮ／Ｔｉ構造のドライエッチングを使用する強誘電体メモリセルの製造を記載する。
【非特許文献１】Ｓ．Ｏｎｉｓｈｉ  ｅｔ  ａｌ．，  Ａ  ｈａｌｆ−ｍｉｃｒｏｎ  Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｍｅｍｏｒｙ  Ｃｅｌｌ  Ｔｅｃｈｎｏｌｏｇｙ  ｗｉｔｈ  Ｓｔａｃｋｅｄ  Ｃａｐａｃｉｔｏｒ  Ｓｔｒｕｃｔｕｒｅ，ＩＥＤＭ，ｐａｐｅｒ  ３４．４，ｐ．８４３，１９９４
【発明の開示】
【課題を解決するための手段】
【０００５】
強誘電体薄膜抵抗器メモリアレイは基板上に形成される。アレイは、行および列のアレイ状に配置された複数のメモリセルを含む。各メモリセルは、１対の端子を有するＦＥ抵抗器と、各抵抗器に関連するトランジスタでとを含む。各トランジスタはゲート、ドレインおよびソースを有し、各トランジスタの該ドレインは関連抵抗器の１端子に電気的に接続される。アレイはさらに、行において各トランジスタのゲートに接続されたワードラインと、列において各メモリセルに接続されたプログラミングラインと、列において各メモリセルに接続されたビットラインとを含む。１実施形態において、プログラミングラインはＦＥ抵抗器の他の端子に接続され、ビットラインはトランジスタソースに接続されるが、別の実施形態において、プログラミングラインはトランジスタソースに接続され、ビットラインはＦＥ抵抗器の他の端子に接続される。後者の実施形態において、プログラミングラインはブロック消去ラインとしての機能に適切である。
【０００６】
本発明の目的は、埋め込み型およびスタンドアローン型大規模不揮発性メモリに適切な非破壊読み出し長保持時間強誘電体メモリ抵抗器を提供することである。
【０００７】
本発明の別の目的は、定電流アレイと同様に機能するメモリアレイを提供することである。
【０００８】
本発明の要旨および目的は、本発明の性質をすばやく理解するために提供される。本発明のより完全な理解は、以下の本発明の好適な実施形態の詳細な説明を図面を伴って参照することによって得られ得る。
【０００９】
本発明による強誘電体薄膜抵抗器メモリアレイは、基板上に形成された強誘電体薄膜抵抗器メモリアレイであって、行および列のアレイ状に配置された複数のメモリセルであって、各メモリセルは、１対の端子を有するＦＥ抵抗器と、各抵抗器に関連するトランジスタであって、各トランジスタはゲート、ドレインおよびソースを有し、各トランジスタの該ドレインは該関連抵抗器の１端子に電気的に接続される、トランジスタとを含む、複数のメモリセルと、行において各トランジスタの該ゲートに接続されたワードラインと、列において各メモリセルに接続されたプログラミングラインと、列において各メモリセルに接続されたビットラインとを含み、該メモリセルはプログラミング電圧を使用してプログラミングされ、該強誘電体抵抗器は、定電圧検出および定電流検出からなる検出の群から選択される検出によって、非破壊的に読み出され、これにより、上記目的が達成される。
【００１０】
前記ＦＥ抵抗器は、約ゼロボルト〜１＋ボルトの電圧での定電流読み出しを提供するように構築および配置されてもよい。
【００１１】
前記ＦＥ抵抗器は、０．５Ｖ未満の電圧での定電圧読み出しを提供するように構築および配置されてもよい。
【００１２】
前記ＦＥ抵抗器は、０．２Ｖ未満の電圧での定電圧読み出しを提供するように構築および配置されてもよい。
【００１３】
前記ＦＥ抵抗器は、約２Ｖ〜５Ｖの範囲のプログラミング電圧を提供するように構築および配置されてもよい。
【００１４】
前記プログラミングラインは前記ＦＥ抵抗器の他の端子に接続され、前記ビットラインは前記トランジスタソースに接続されてもよい。
【００１５】
前記プログラミングラインは前記トランジスタソースに接続され、前記ビットラインは前記ＦＥ抵抗器の他の端子に接続されてもよい。
【００１６】
前記プログラミングラインはブロック消去ラインでよい。
【００１７】
本発明による強誘電体薄膜抵抗器メモリアレイは、基板上に形成された強誘電体薄膜抵抗器メモリアレイであって、行および列のアレイ状に配置された複数のメモリセルであって、各メモリセルは、１対の端子を有するＦＥ抵抗器と、各抵抗器に関連するトランジスタであって、各トランジスタはゲート、ドレインおよびソースを有し、各トランジスタの該ドレインは該関連抵抗器の１端子に電気的に接続される、トランジスタとを含む、複数のメモリセルと、行において各トランジスタの該ゲートに接続されたワードラインと、列において各メモリセルに接続されたプログラミングラインと、列において各メモリセルに接続されたビットラインとを含み、該ＦＥ抵抗器は、約ゼロボルト〜１＋ボルトの電圧での定電流読み出しを提供するように、かつ約２Ｖ〜５Ｖの範囲のプログラミング電圧を提供するように構築および配置され、これにより、上記目的が達成される。
【００１８】
前記プログラミングラインは前記ＦＥ抵抗器の他の端子に接続され、前記ビットラインは前記トランジスタソースに接続されてもよい。
【００１９】
前記プログラミングラインは前記トランジスタソースに接続され、前記ビットラインは前記ＦＥ抵抗器の他の端子に接続されてもよい。
【００２０】
前記プログラミングラインはブロック消去ラインでよい。
【００２１】
前記ＦＥ抵抗器は、０．５Ｖ未満の電圧での定電圧読み出しを提供するように構築および配置されてもよい。
【００２２】
前記ＦＥ抵抗器は、０．２Ｖ未満の電圧での定電圧読み出しを提供するように構築および配置されてもよい。
【００２３】
本発明による強誘電体薄膜抵抗器メモリアレイは、基板上に形成された強誘電体薄膜抵抗器メモリアレイであって、行および列のアレイ状に配置された複数のメモリセルであって、各メモリセルは、１対の端子を有するＦＥ抵抗器と、各抵抗器に関連するトランジスタであって、各トランジスタはゲート、ドレインおよびソースを有し、各トランジスタの該ドレインは該関連抵抗器の１端子に電気的に接続される、トランジスタとを含む、複数のメモリセルと、行において各トランジスタの該ゲートに接続されたワードラインと、列において各メモリセルに接続されたプログラミングラインと、列において各メモリセルに接続されたビットラインとを含み、これにより、上記目的が達成される。
【００２４】
前記プログラミングラインは前記ＦＥ抵抗器の他の端子に接続され、前記ビットラインは前記トランジスタソースに接続されてもよい。
【００２５】
前記プログラミングラインは前記トランジスタソースに接続され、前記ビットラインは前記ＦＥ抵抗器の他の端子に接続されてもよい。
【００２６】
前記ＦＥ抵抗器は、約ゼロボルト〜１＋ボルトの電圧での定電流読み出しを提供するように構築および配置されてもよい。
【００２７】
前記ＦＥ抵抗器は、約２Ｖ〜５Ｖの範囲のプログラミング電圧を提供するように構築および配置されてもよい。
【００２８】
前記メモリセルはプログラミング電圧を使用してプログラミングされ、前記強誘電体抵抗器は、定電圧検出および定電流検出からなる検出の群から選択される検出によって、非破壊的に読み出されてもよい。
【発明の効果】
【００２９】
本発明の強誘電体薄膜抵抗器メモリアレイによれば、メモリセルはプログラミング電圧を使用してプログラミングされ、強誘電体抵抗器メモリアレイは、定電圧検出および定電流検出からなる検出の群から選択される検出によって、非破壊的に読み出される。したがって、読み出し動作が非破壊性となり、さらにメモリ保持を長時間行うことができる。
【発明を実施するための最良の形態】
【００３０】
ＲＡＭアプリケーションに適切な基本不揮発性非破壊性読み出しメモリ強誘電体メモリセルは、関連する特許および出願に開示される。本発明は、以前に開示のメモリセルを含む大規模ＲＡＭ回路である。基本回路構造は、改変メモリ動作回路を有する１Ｔ１Ｃ強誘電体メモリと同様である。
【００３１】
基本セル構成を図１に、一般に参照符号１０で示す。１Ｔ１Ｃセルの強誘電体キャパシタがメモリ抵抗器１２に置き換えられ、「駆動ライン」が「プログラミングライン」１４に置き換えられる。トランジスタ１５はゲート、ソース、およびドレインを含み、他方メモリ抵抗器１２は１対の端子を含み、そのうちの１つはトランジスタ１５のドレインに接続される。ビットライン１６およびワードライン１８が提供される。本発明のアレイの実施形態において、ワードライン１８はトランジスタ１５のゲートに接続され、ビットライン１６はトランジスタ１５のソースに接続され、かつプログラミングライン１４はメモリ抵抗器１２のもう１つの端子に接続される。
【００３２】
プログラミングパルスおよびメモリ読み出しパルスを図２に示す。図２ａは低電流状態を示す。図２ｂは高電流状態を示す。図２ｃは読み出し状態を示す。プログラミングパルスの振幅は、強誘電体薄膜分極に必要な電圧に依存して約２Ｖ〜５Ｖの間である。読み出しパルスは、図３および４に具体的に示すＩ−Ｖ特性を有するデバイスに対して、約１０ｎＡ〜１００ｎＡの定電流パルスである。やはり、振幅およびパルス幅は、実際のメモリ抵抗器の性質（主に強誘電性）に依存する。定電流の振幅は、メモリレジスタにかかる電圧がデバイスの保磁電圧よりも低いように選択される。明確に規定された保磁電圧を示す強誘電体抵抗器は、デバイスが長いメモリ保持時間を有するために必要である。図５ａおよび５ｂは、ＰＧＯおよびＰＺＴ薄膜抵抗器のヒステリシスループをそれぞれ示す。ＰＧＯヒステリシスループは、明確に規定された約１Ｖの保磁電圧を明示するが、ＰＺＴヒステリシスループに対する明確に規定された保磁電圧はない。
【００３３】
図６は、一般に参照符号３０で示す本発明のアレイの１６ビット等価回路を示す。ここで、Ｗ１〜Ｗ４はワードラインであり、Ｂ１〜Ｂ４はビットラインであり、およびＰ１〜Ｐ４はプログラミングラインである。Ｔ１１〜Ｔ４４およびＦＥ１１〜ＦＥ４４はそれぞれビットトランジスタおよびビットメモリ抵抗器である。
【００３４】
（実施例）
本実施例のメモリ抵抗器は、例えば、約ゼロボルト〜１＋ボルトの電圧での定電流読み出しを提供するように構築および配置される。
【００３５】
本実施例のメモリ抵抗器は、例えば、０．５Ｖ未満の電圧での定電圧読み出しを提供するように構築および配置される。特に、本実施例のメモリ抵抗器は、０．２Ｖ未満の電圧での定電圧読み出しを提供するように構築および配置されることが好ましい。
【００３６】
本実施例のメモリ抵抗器は、例えば、約２Ｖ〜５Ｖの範囲のプログラミング電圧を提供するように構築および配置される。
【００３７】
ＦＥ２２を高電流状態に書き込みするために、すべてのビットおよびプログラミングラインをＰ２を除いて接地する。Ｗ２には、プログラミングパルス＋ＶＰが印加される。Ｗ２は、Ｗ２に接続されたすべてのトランジスタをＯＮにする。Ｐ２には、プログラミングパルスが印加される。メモリ抵抗器の抵抗は非常に高いので、トランジスタＴ２２における電圧降下は非常に小さい。メモリ抵抗器ＦＥ２２にかかる電圧は、プログラミングパルスＶＰの振幅にほぼ等しい。Ｗ２ラインに接続されたすべての他のトランジスタはＯＮにされるが、それらのプログラミングラインおよびビットラインは接地電位であるので、それらは高電流状態を達成しない。Ｂ２に接続されたすべてのトランジスタ（Ｔ２２を除く）のゲートは接地電位であるので、メモリ抵抗器ＦＥ２２だけが分極される。すべての他のメモリ抵抗器のメモリ内容は変化しない。メモリアレイをブロック消去するために、すべてのＢラインを接地しつつ、プログラミングパルス＋ＶＰがすべてのＰラインおよびＷラインに印加される。これにより、すべてのメモリ抵抗器が高電流状態にプログラムされる。
【００３８】
ＦＥ２２を低電流状態に書き込みするために、すべてのビットおよびプログラミングラインをＢ２を除いて接地する。Ｗ２には、プログラミングパルス＋ＶＰが印加される。Ｗ２は、Ｗ２に接続されたすべてのトランジスタをＯＮにする。Ｂ２には、プログラミングパルス＋ＶＰが印加される。メモリ抵抗器の抵抗は非常に高いので、トランジスタＴ２２における電圧降下は非常に小さい。メモリ抵抗器ＦＥ２２にかかる電圧は、プログラミングパルス＋ＶＰの振幅にほぼ等しい。Ｗ２ラインに接続されたすべての他のトランジスタはＯＮにされるが、関連するプログラミングラインおよびビットラインは接地電位であるので、残りのＷ２トランジスタは低電流状態には降下しない。Ｂ２に接続されたすべてのトランジスタ（Ｔ２２を除く）のゲートは接地電位であるので、メモリ抵抗器ＦＥ２２だけが分極される。すべての他のメモリ抵抗器のメモリ内容は変化しない。
【００３９】
上記プロセスは、アレイの任意のメモリビットをプログラムするために適用され得る。ＦＥ３３のメモリ内容を読み出すために、すべてのワードライン、ビットライン、およびプログラムライン（Ｗ３およびＢ３を除く）は接地される。Ｗ３には、動作電圧ＶＣＣが印加される。Ｂ３には、約１０μＡ〜１００μＡの間の定電流が印加される。ビットラインＢ３はまた、センス増幅器に接続され、メモリ抵抗器にかかる電圧を測定する。
【００４０】
ここでメモリ検出をより詳細に説明する。センス増幅器において検出された電圧は、メモリ抵抗器にかかる電圧およびビットトランジスタにかかる電圧の合計である。メモリ抵抗器にかかる電圧は強誘電体薄膜の保磁電圧未満であるので、検出電圧は１Ｖ未満である。ワードライン電圧は回路動作電圧ＶＣＣに等しい。したがって、ビットトランジスタは線形領域またはトリオード領域において動作する。
【００４１】
ＩＤ＝Ｋ（ＶＧ−ＶＴＨ−ＶＳ−１／２ＶＴＲ）ＶＴＲ  （１）
ここで、ＶＧはワードライン電圧であり、ＶＴＨはトランジスタのしきい値電圧であり、ＶＳはトランジスタのソースにおける電圧であり、ＶＴＲはトランジスタにかかる電圧降下である。式（１）のＶＳに関する微分は、以下を生成する。
【００４２】
ｄＩＤ／ｄＶＳ＝Ｋ（ＶＧ−ＶＴＨ−ＶＳ−ＶＴＲ）ｄＶＴＨ／ｄＶＳ−ＫＶＴＲ＝０  （２）
したがって、
ｄＶＴＲ／ｄＶＳ＝ＶＴＲ／（ＶＧ−ＶＴＨ−ＶＳ−ＶＴＲ）＞０  （３）
式（３）は、ＶＳが増加するにつれ、ＶＴＲが増加し、したがって、ビットトランジスタにかかる電圧はメモリ電圧ウィンドウを増大することを示す。
【００４３】
図７に示すように、アレイの一部の模式図を一般に参照符号５０で示す。そのアレイの一部は、検出回路５２、ビットラインデコーダ５４、およびトランジスタＴ１を含む。ビットライン駆動電源は、デコーダ５４のビットライン５８の出力に直列に接続された簡単なＭＯＳＴ５６、好ましくはｐＭＯＳＴであり得る。プログラミングするには、Ｔ１のゲート電圧はＶＰにバイアスされる。読み出し動作するには、Ｔ１のゲート電圧をバイアスして、約１０μＡ〜１００μＡの所定の定電流を送る。低メモリ電圧は、高メモリ電圧状態が出力インバータのスイッチオン電圧より高くしながら、出力インバータのしきい値電圧よりも低くなるように選択される。メモリの出力は、さらなるセンス増幅器なしにセンスインバータをスイッチできる。アレイは、すべてのビットラインを同時に接地しながら、消去電圧をすべてのプログラミングラインおよびすべてのワードラインに印加してブロック消去され得る。
【００４４】
本発明のアレイは定電圧動作用に使用され得るが、真の定電圧アレイではない。定電圧動作用にアレイを使用するためには、ビットライン電圧を０．５Ｖ未満に設定し、読み出しエラーを防止する。ビット出力は、電流検出増幅器をプログラムラインに接続することによって測定される。
【００４５】
図６のアレイは、メモリ抵抗器を高電流状態に設定する場合には、図６のプログラミングラインが正電圧でバイアスされ、メモリ抵抗器がビットトランジスタのドレインに接続されるので、高速プログラミングを提供する。他方、メモリ抵抗器を低電流状態に設定する場合には、比較的より低速となる。なぜなら、＋ＶＰがビットラインに印加されるとメモリセルがソースホロワーとして動作し、その結果、低電流状態へのプログラミング速度がより低くなるからである。これは、メモリアレイが一度に１ビットの割合でプログラミングされる場合には動作速度に大きな影響を与えないが、総プログラミング時間はブロック消去動作に対しては非常により大きくあり得る。ブロック消去動作では、１ブロックのメモリが高電流状態に消去され、その後に個々のセルが低電流状態にプログラミングされる。ブロック消去動作において頻繁に使用されるアプリケーションに対して、高速ブロック消去を提供することが望ましい場合は、図８に示すメモリアレイ（一般に参照符号６０）の実施形態が適切である。アレイ６０において、トランジスタドレインは、メモリレジスタの１端子に接続され、ワードラインはやはり各セルにおいてトランジスタのゲートに接続されるが、ビットラインはＦＥ抵抗器の他の端子に接続され、プログラミングライン６２（本明細書中でブロック消去ラインとも称す）はアレイにおいてトランジスタのソースに接続される。
【００４６】
上記のように、強誘電体抵抗器不揮発性メモリアレイを開示した。そのさらなる変形および変更は特許請求項の範囲に規定されるような発明の範囲内でなされ得ることが理解される。
【００４７】
以上のように、本発明の好ましい実施形態を用いて本発明を例示してきたが、本発明は、この実施形態に限定して解釈されるべきものではない。本発明は、特許請求の範囲によってのみその範囲が解釈されるべきであることが理解される。当業者は、本発明の具体的な好ましい実施形態の記載から、本発明の記載および技術常識に基づいて等価な範囲を実施することができることが理解される。本明細書において引用した特許、特許出願および文献は、その内容自体が具体的に本明細書に記載されているのと同様にその内容が本明細書に対する参考として援用されるべきであることが理解される。
【図面の簡単な説明】
【００４８】
【図１】本発明のメモリセルの模式図である。
【図２】本発明のメモリセルのプログラミング状態の図である。
【図３】ＰＧＯ抵抗器のＩ−Ｖ特性を示す図である。
【図４】本発明のメモリセルのデバイス電流の線形スケールである。
【図５】（ａ）は、本発明のメモリセルにおいて使用されるＰＧＯメモリ抵抗器のヒステリシスループを示す図である。（ｂ）は、本発明のメモリセルにおいて使用されるＰＺＴメモリ抵抗器のヒステリシスループを示す図である。
【図６】本発明のメモリアレイの模式図である。
【図７】図６のメモリアレイの一部の模式図である。
【図８】本発明のメモリアレイの別の実施形態の模式図である。
【符号の説明】
【００４９】
１０  基本セル
１２  メモリ抵抗器
１４  プログラムライン
１５  トランジスタ
１６  ビットライン
１８  ワードライン
【図１】
2004220764.tif 000003
【図２】
2004220764.tif 000004
【図３】
2004220764.tif 000005
【図４】
2004220764.tif 000006
【図５】
2004220764.tif 000007
【図６】
2004220764.tif 000008
【図７】
2004220764.tif 000009
【図８】
2004220764.tif 000010