(57)【要約】【課題】　クロック速度の速いＣＰＵとＣＰＵより速度の遅いメモリを単一のクロックで動作させることにより、システムを複雑化させることなく、高速ＣＰＵシステムに対応できる記憶装置を実現する。【解決手段】　複数の記憶セルを有するセルアレイ手段と、外部入力データをクロック信号に同期して取り込むデータレジスタ手段と、前記データレジスタの第１の端子に接続される入力用レジスタ手段と、前記セルアレイ手段に対するデータ入力時には入力データが順次前記入力用レジスタ手段に入力されるようにコントロールされ、データ入力の順序を切り替えない時は１つおきの複数ビットがデータ入力状態に置かれるレジスタ手段と、を備える【選択図】　図１
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【特許請求の範囲】
【請求項１】
　　複数の記憶セルを有するセルアレイ手段と、
　外部入力データをクロック信号に同期して取り込むデータレジスタ手段と、
　前記データレジスタの第１の端子に接続される入力用レジスタ手段と、
　前記セルアレイ手段に対するデータ入力時には入力データが順次前記入力用レジスタ手段に入力されるようにコントロールされ、データ入力の順序を切り替えない時は１つおきの複数ビットがデータ入力状態に置かれるレジスタ手段と、
　を備えることを特徴とする同期式大規模集積回路記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
　本発明は同期式大規模集積回路記憶装置に係り、特に大規模集積回路として構成されるメモリを高速ＣＰＵに対応させるに好適な同期式大規模集積回路記憶装置に関する。
【背景技術】
【０００２】
　一般に、コンピュータなどの主記憶装置として用いられているＤＲＡＭは、ＲＡＳ信号やＣＡＳ信号等の各種の制御信号を必要とする。これらの制御信号は、従来、ＣＰＵの動作のために必要な信号として供給されるクロック信号を加工することにより作り出していた。
【０００３】
　一方、近年、ＣＰＵの動作速度の向上は、ＤＲＡＭの動作速度の向上を上回ってきている。このため、ＣＰＵとＤＲＡＭでシステム構成されるミニコンピュータやワークステーションでは、両者の速度差を埋めるために、ＤＲＡＭから構成す主記憶を複数バンクとしたり、インターリーブ動作させる等の対応をとっている。ところが、このようなメモリ運用では、メモリ制御を複雑化し、システムコストを上昇させる。
【０００４】
　また、ＣＰＵの速度に対応させるために、メモリ内部を、パイプライン動作させる構成も考えられる。しかし、単純にパイプライン動作させるだけでは、メモリ動作速度は、コア部よりのデータ読み出し速度により律速されてしまい、動作速度の向上には寄与しない。このため、メモリ速度をＣＰＵ速度に対応させるために、メモリ制御系に特別な工夫をすることが必要であった。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
　従来の同期式大規模集積回路記憶装置は、以上のように構成されているので、ミニコンピュータやワークステーション等の比較的小規模なシステムに、メモリインターリーブやバンク切り替え等のメモリ運用方式を適用すると、システムコストの上昇を招いたり、ダウンサイジングの妨げになるという問題点がある。また、ＣＰＵの動作速度が５０ＭＨｚとか１００ＭＨｚと、高速化して行くと、ＣＰＵを使いこなすために、メモリ階層構造を、より巧みに構築する必要があり、メモリシステムをますます複雑化させてしまう。このような理由から、ＣＰＵの動作速度とメモリの動作速度の整合性をとるための、メモリ構造やメモリ制御系に対する強い要求があった。
【０００６】
　本発明は、上記のような従来技術の課題に着目してなされたもので、その目的は、システムを複雑化させることなく、高速ＣＰＵシステムに対応できる同期式大規模集積回路記憶装置を提供することにある。
【課題を解決するための手段】
【０００７】
　本発明は、複数の記憶セルを有するセルアレイ手段と、外部入力データをクロック信号に同期して取り込むデータレジスタ手段と、前記データレジスタの第１の端子に接続される入力用レジスタ手段と、前記セルアレイ手段に対するデータ入力時には入力データが順次前記入力用レジスタ手段に入力されるようにコントロールされ、データ入力の順序を切り替えない時は１つおきの複数ビットがデータ入力状態に置かれるレジスタ手段と、を備える。
【発明の効果】
【０００８】
　以上述べたように、本発明の同期式大規模集積回路記憶装置においては、ＣＰＵに適した高速の単一のクロックによりＣＰＵよりアクセス速度の遅いメモリを動作させることができ、これにより、クロック制御が簡単になり、ＣＰＵの高速化に対しても比較的簡単に対応が可能になるという効果がある。
【実施例】
【０００９】
　以下、図面を参照しながら本発明の実施例を説明する。
【００１０】
　図１は本発明の一実施例に係る同期式大規模集積回路記憶装置のブロック図であり、特に、２ＭＸ８のシンクロナスＤＲＡＭの構成を例示するものである。図において示すように、セルアレイはバンク（Ｉ）ＢＫ1 とバンク（II）ＢＫ2 に分かれており、レジスタＲＧを介してＤＱバッファＤＱＢＦに接続される。タイミングジェネレータＴＧには／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥ、ＤＱＭ、ＣＫＥ、ＣＬＫなどの信号が入力される。アドレス制御のために、リフレッシュカウンタＲＣ、ロウバッファＲＢＦ、カラムカウンタＣＣ、プリチャージロジックＰＬＧ等が配置される。バンクＢＫ1 ，ＢＫ2 はＢＳ信号により選択される。各バンクＢＫ1 ，ＢＫ2 はバンク１プリチャージＰＲ1 およびバンク２プリチャージＰＲ2 によりプリチャージされる。
【００１１】
　図８８は図１の構成におけるＤＱライトコントロール部の構成を示すものである。図８８においては、アドレスＡ９ｃとその反転信号である／Ａ９ｃの共存部を示している。
【００１２】
　図８８の構成において、次に図８９、９０、９１、９２のタイミングチャートに基づいて、その基本的な動作を説明する。ちなみに、図８９は４ラップモードのインターリーブバンクリードの状態を示しており、図９０は８ラップモードのインターリーブバンクリードの状態を示しており、図９１は８ラップモードのインターリーブバンクライトの状態を示しており、図９２は４ラップモードのアクティブページランダムリードの状態を示している。
【００１３】
　さて、同期式大規模集積回路記憶装置では表１に示す真理値表のバンクアクティブ条件でセルアレイが活性化され始める。
【表１】
2004119011.tif 000003
【００１４】
　次に、リードまたはライト等のカラムアクティブ条件になり、カラム系を動作させる。
【００１５】
　そして、リードモード時はカラムアクティブ条件になったサイクルから、別に指定されたレイテンシ分のサイクルの後に一連のデータを出力する。この時、一連のデータ長は別にモジュール長として指定されている。
【００１６】
　一方、ライトモード時はカラムアクティブ条件になったサイクルから一連のデータを入力する。ここで、レイテンシは“１”、“２”、“３”、“４”がリードモード用としており、モジュール長は“１”、“２”、“４”、“８”、ページ長がある。また、ライトの場合は一連のデータを入れ始めるのが、カラムアクティブ条件になったサイクルの次のサイクルになるライトレイテンシ“１”の場合もある。
【００１７】
　更に、一連のデータにはラップモード、インターリーブモードという異なるスクランブルが存在し、表２〜表６にカラム系活性化順序として、その順序を示してある。ちなみに、表２はページラップモード、表３は８ラップモード、表４は８インターリーブモード、表５は４ラップモード、表６は４インターリーブモードをそれぞれ示すものである。
【表２】
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【表３】
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【表４】
2004119011.tif 000006
【表５】
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【表６】
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【００１８】
　さて、カラムアクティブ条件は一連のデータアクセス中ではカラムアクティブ条件を指定したサイクルから偶数サイクルごとに入ることができる。また、一連のデータの一部または全部にマスクをかけることもできる。なお、マスクをかける時は、リードの場合はマスクをかけたいサイクルの１つ前のサイクルクロックの立ち上がりでＤＱＭを“Ｈ”レベルにする。一方、ライトの場合は、マスクをかけたいデータを取り込むサイクルのクロックの立ち上がりでＤＱＭを“Ｈ”レベルにする。
【００１９】
　また、入力ＣＬＫ信号をマスクしておいて、あたかもＣＬＫ信号が入力されていないように見せかける機能もある。これは、マスクをかけたいＣＬＫ信号の１つ前のＣＬＫ信号の立ち上がりのエッジでＣＫＥ信号を“Ｌ”レベルにすることにより実現する。また、指定されたモジュール長分のアクセスが終わると、その後は任意のサイクルにカラムアクティブサイクルを入れることができる。
【００２０】
　ここで、カラム系、シリアル系の動作を図２のブロック図を用いて説明する。ちなみに、図２は本発明の一実施例に係る同期式大規模集積回路記憶装置の構成を示すものであり、特に１６ＭのシンクロナスＤＲＡＭのデータ線の構造を例示するものである。図からも明らかなように、ＤＱピンごとに４ビット長のライトレジスタおよびリードレジスタが設けられ、それらはＲＷＤ線を介してＤＱバッファとつながっている。このＤＱバッファは、ＤＱ線を介して、セルアレイ部との間でデータのやり取りを行う回路である。
【００２１】
　図８４はＤＱバッファとセルアレイの間のデータのやり取りを行う回路の一例を示す回路構成図である。
【００２２】
　図７６、図７７はＤＱバッファの構造の説明図であり、図７６は１Ｍワードの２バンク構成で８ビットのＤＲＡＭの場合の構造であり、図７７は２Ｍワードの２バンク構成で４ビットのＤＲＡＭの場合の構造である。ＤＱバッファは図７６、図７７に示すように、各セルアレイの両端に４つづつ存在し、それらのなかで活性化されたセルアレイの両端に対応するＤＱが動作可能となる。ＤＱバッファを活性化する信号はＱＡＣＴであり、図７８の回路構成図に示すようなＤＱバッファ活性化信号発生回路から供給される。
【００２３】
　ＤＱ線に選択的にカラムデータを出力するのは、カラムセレクトラインにより選択されたカラムからとなり、カラムセレクトラインにおいては、図５４の回路構成図に示すようなカラムデコーダの出力であるＣＳＬＡ〜ＣＳＬＨのうちの適当なものが２本選択され、活性化される。この時に選択されるカラムセレクトラインはスクランブルにより決められたものが選択され、選択されたカラムセクトラインは、図５８の回路構成図に示すＣＳＬセレクタ、図５９の回路構成図に示すＣＳＬセレクタドライブ、図６０の回路構成図に示すＣＳＬ関連の論理回路、図６１の回路構成図に示すＣＬＳセレクタタップ選択信号発生回路などを通じて制御される。ちなみに、ＣＳＬセレクタタップセットは表７に示すとおりであり、ＣＳＬセレクタ動作組み合わせは表８に示すとおりである。
【表７】
2004119011.tif 000009
【表８】
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【００２４】
　シリアル系の動作に関しては、図５〜図９の回路が作用する。図５、図６はカラム活性化検知回路、図７はシリアル系基本パルス発生回路、図８はシリアル系リセット回路、図９はカラム不活性化検知回路をそれぞれ示すものである。
【００２５】
　更に、ワードマスクを実現するために、ＤＱＭリードレジスタ、ＤＱＭライトレジスタが存在する。
【００２６】
　ＤＱＭリードレジスタはＤＱＭの状態を順に、“１”−“２”−“３”−“４”−“１”のように、各レジスタに入力し、データをラッチすると同時にＤＱＭＲ線に出力する。このＤＱＭＲ線は出力バッファに入力され、ＤＱＭが“Ｈ”レベルに対応する時は出力バッファをハイインピーダンス状態にする。
【００２７】
　ＤＱＭライトレジスタはライトレジスタと同じ働きをし、取り込んだＤＱＭの状態を２ビットづつＤＱＭＷ線にスクランブルをかけて出力する。ＤＱＭＷ線はＤＱＭライトレジスタからのデータが出力される前に、一旦ライト不可能状態にプリチャージされ、ＤＱＭＷ線にＤＱＭの状態が出力され、その値が“Ｌ”レベルである場合のみ、ライト可能な状態となる。
【００２８】
　以上のような動作は、図３３〜図４０の回路構成図に示すような構成を通じて制御される。ちなみに、図３３はリード動作許可回路、図３４はＤＱＭＲゲート回路、図３５はハイインピーダンスコントロール回路、図３６はＤＱＭＲレジスタ、図３７はＲＰＲＭ発生回路、図３８はＧＤＭ発生回路、図３９はＤＱＭライトレジスタ、図４０はライトレイテンシ対応ＤＱＭオプション回路である。
【００２９】
　また、リード／ライトレジスタの構成については図１９〜図２８に示すとおりである。ちなみに、図１９はリードレジスタゲート、図２０はＸＲ用レジスタ選択信号発生回路、図２１は使用レジスタ群検知回路、図２２はデータ転送ゲーティング回路、図２３はリードデータ転送回路、図２４はリードデータレジスタ、図２５はライトレジスタゲート、図２６はデータ転送選択信号発生回路、図２７はライトデータ転送信号発生回路、図２８はライトデータレジスタの構成をそれぞれ示すものである。
【００３０】
　次に、本実施例のアーキテクチャ、シリアル系動作、ワードマスク、クロックマスク、モジュール長関係動作、バーストストップ、カラム系、カラム系アドレス、カラム系データアクセスについて順に説明する。
【００３１】
　先ず、図１０３のシリアル動作の説明図に示すように、ＳＤＲＡＭのシリアル系に必要な機能としては、クロックマスクに対応でき、最小２サイクルごとにカラムアドレスが入れられ、ワードマスクがかけられ、１００ＭＨｚで動作する必要がある。
【００３２】
　以上のような動作に対応するためには、２サイクルに対応する時間の間にコア部とアクセスできる必要があるが、レイテンシとの関係で、コア部より読み出したデータを一時ためておくためのレジスタが必要となる。このレジスタはレイテンシが“４”の場合に対処するために、最低４ビット長である必要がある。こうすれば、データ出力中にコアから読み出した新データと現在出力しているレジスタのデータが干渉することがなくなる。
【００３３】
　また、２サイクルごとにカラムアドレスを変更できるため、４ビットのデータの中で、２ビットだけが同一のカラムアドレスからのシリアルデータとなり得る。このため、４ビットレジスタを２ビットづつの２つのレジスタの集まりとして扱う必要が出てくる。つまり、２ビット＋２ビット構成のデータレジスタが必要となる。
【００３４】
　一方、図１０４のリードモードとライトモードの説明図に示すように、リードモード時にはＣＬＫ信号からＲＷＤ線までの系とＲＷＤ線からデータレジスタまでの系の２系列をパイプライン動作させることにより、高速動作に対応させている。このため、リードモード用のデータレジスタは、２ビットづつのレジスタ群をインターリーブして、２サイクルごとにＲＷＤ線よりデータをレジスタに転送する必要がある。出力は第１番目のデータレジスタより順に行うようにする。
【００３５】
　これに対して、ライトモード時には、２ビットづつのレジスタ群をインターリーブして２サイクルごとにＲＷＤ線にレジスタのデータを転送する必要がある。ライト動作を高速に行うために、ＤＱＭ線を用いる。ライトデータをＲＷＤ線に出力する前に、ＤＱＭをライト不許可状態にしておき、ライトデータ出力と同時にＤＱＭによるライト許可信号を出力する。このようにすることで、ライト動作を遅らせることなく、ライト動作が高速化される。
【００３６】
　以上のような動作を高速で実現するために適用されるのが、図２の回路図に示すような構成である。
【００３７】
　次に、上記のような構成を採った場合の、シリアル系の構成について、図１００のシリアル系構成検討のアーキテクチャ説明図に従って説明する。
【００３８】
　シリアル系を動作させる基本信号ＣＰを用意し、このＣＰはシリアル系リセットおよびライトレイテンシに対応して止められるようにしておく。さらに、ＣＰはデータレジスタを動作させるシフトレジスタを選択するために用いられる。
【００３９】
　シフトレジスタの出力によりコア部へのアクセスのメインパスをコントロールする信号Ｋ、２ビット単位のレジスタ群を選択する信号ＲＥＧ１、ＲＥＧ２、さらにＤＱＭ用レジスタを選択するＧＤＭなどを動作させる。
【００４０】
　更に、ＣＰはファンクションの１つであるクロックマスクに対処する必要がある。このため、ＣＰはクロックマスクのかかるＣＬＫ同期信号ＣＰＯＲから作られる。
【００４１】
　このように考えると、シリアル系のアーキテクチャとしては、図３、図４の構成図に示すような方法が考えられる。ちなみに、図３、図４はシリアル系コントロール線の構成である。つまり、図３では、基本信号ＣＰをリード用、ライト用、Ｋ用というように用途別に分けている。一方、図４では、ＣＰを用途別に分けるのではなく、シフトレジスタのみを用途別に分けている。図３，図４のそれぞれにおいて、必要とされるシフトレジスタの数が異なるが、同時に動くシフトレジスタの数は同じになる。
【００４２】
　次に、各部に必要な基本動作について図１０１のアーキテクチャ説明図に従って説明する。
【００４３】
　図３、図４に示される各部分には、次のような動作が必要となる。
【００４４】
　メインパス活性化信号ＫはＣＰに同期して２サイクルごとに動き、シリアル系が止められる際はＫも止められる必要がある。また、シリアル系がリセットされる時には、次に第１番目のＣＬＫ信号から動作するように初期化される。リードデータレジスタゲートＧＲはＣＰに同期して進み、シリアル系がリセットされる際には、リードレイテンシに応じたＧＲｉから動作するようにする。これは第１のアクセスがＧＲ１から行われるようにしておくことに相当る。また、ライトモード中は不活性状態になるようにしておく。ライトレジスタゲートＧＷは、ＣＰに同期して進み、シリアル系がリセットされる時には、次に動き出す時に、ＧＷ１から動き出すように、リセットされる。なお、ライトモード以外では、第１のデータの取り込みに対処して、ＧＷ１、ＧＷ３を“Ｈ”レベルに、ＧＷ２、ＧＷ４を“Ｌ”レベルにする。
【００４５】
　レジスタ群選択信号ＲＥＧはＣＰに同期して２サイクルごとに動作し、シリアル系がリセットされる場合、次に動作する時に第１のレジスタ群が選択状態になるように設定される。ＤＱＭリードレジスタゲートＧＤＭは、ＣＰに同期して進み、リードモード以外ではリードレイテンシに応じて“Ｈ”レベルまたは“Ｌ”レベルに固定されるものがある。一方、リードモード中はデータレジスタゲートＧＲと同じ動作となる。
【００４６】
　次に、リード対応部の基本動作について図１０２のアーキテクチャ説明図に従って説明する。
【００４７】
　コア部よりのデータ読み出した際しては、コア部よりリードデータが読み出されたことを受けて、リードデータレジスタにデータを転送しなくてはならない。また、リードデータレジスタに正規のデータが転送された後は、リードレジスタゲートを開くようにしなくてはならない。このため、データ転送信号ＸＲはＫによりデータが読み出された後に活性化され、ＧＲ１、ＧＲ３はＸＲが活性化された後に動作可能となる。
【００４８】
　以上のようなことを考慮して、図４に示すようなシリアル系コントロール部の構成を適用している。
【００４９】
　次に、リード／ライトモード、アドレスの取り込みの基本動作について図１０５〜図１０７に従って説明する。ちなみに、図１０５はリードライトモード取り込み、アドレス取り込み、カウンタ関係について説明するものであり、図１０６はタップセット時において各回路で使用するアドレス信号について説明するものであり、図１０７は各部で使用する／ＷＥを説明するものである。
【００５０】
　モード、アドレス共にカラムアクセスサイクルの第１のＣＬＫ信号で取り込まれ、Ｋが不活性、つまり“Ｌ”レベルの間に切り替えられるようにする。これは、モード、アドレスについては、カラム系が不活性状態になっている間でなければ切り替えてはならないからである。
【００５１】
　また、先頭アドレスは、モジュール長がページ長となっている時以外は、／Ｒ信号が“Ｈ”レベルになった時点で、アドレスカウンタの出力準備部にセットされる。ちなみに、／Ｒ信号は、カラムアクセスサイクルの第１のサイクルで“Ｈ”レベルになり、Ｋの“Ｈ”レベルへの遷移で“Ｌ”レベルとなる信号である。一方、先頭アドレスは、モジュール長がページ長の場合は、Ｋの立ち下がりでカウンタの出力部にセットされる。
【００５２】
　ところで、カウンタの出力部はモジュール長がページ長以外の場合は、カラムアクセスサイクルの次の第１のＫの“Ｌ”レベルの間のみ開いて、他の場合は閉じている。一方、カウンタの出力部は、モジュール長がページ長の場合は、カウントアップ信号によりカウントアップする。
【００５３】
　ここで、シリアル系をリセットまたは止める場合の基本動作について図１０８に従って説明する。ちなみに、図１０８はシリアル系イネーブルについて説明するものである。
【００５４】
　リードモード時は、最終データ出力サイクル後のレイテンシに応じたサイクル後にカラムアクセスサイクルが入らない時に、シリアル系をリセットし、次にカラムアクセスサイクルが入った時に、シリアル系動作可能となる。
【００５５】
　ライトモード時は、最終データ入力サイクル後にシリアル系を止め、次にカラムアクセスサイクルが入った時に、シリアル系を動作可能にする。
【００５６】
　以上のような動作は、図４２〜図４９のような構成を通じて行われる。ちなみに、図４２はレジスタ群検知回路の構成を、図４３、図４４はモジュール長検知手順選択回路の構成を、図４５はモジュール長検知回路の構成を、図４６はリードモジュールリセット回路の構成を、図４７はライトモジュールストップ回路の構成を、図４８はモジュール長検知回路の構成を、図４９はモジュール数カウンタ回路の構成を、それぞれ示すものである。
【００５７】
　また、ライトレイテンシが“１”の場合は、ライトモード以外からライトモードに入った時にだけ第１のサイクルの１サイクル分だけシリアル系を止める。このような動作は、図１２の回路図に示すような、ライトレイテンシ検知回路を通じて行う。
【００５８】
　次に、上記のような動作に必要な、モード検知について、図１０９の説明図に基づいて説明する。
【００５９】
　リードモードやライトモードを検知するのは、それぞれのモードで必要となる回路のみを動作させるためである。このために、リード検知ＲＥＡＤやライト検知ＷＲＩＴＥで対処することになる。これらの信号は、図１０のリードモード検知回路および図１１のライトモード検知回路を通じて発生する。
【００６０】
　ライトレイテンシ“１”の場合の、カラムサイクル検知およびアドレスモード取り込みについて、図１１０、１１１の説明図に基づいて説明する。
【００６１】
　ライトレイテンシ“１”の場合に、カラムアクセスサイクルに入ったとき、これを検知するのは、ライトレイテンシ“０”の場合とは異なる。それは、アドレス、モードを入力するサイクルと実際に使用サイクルとは、先に述べたようなコントロールを行っているため、１サイクル分だけずれてくるためである。そのために、モードが遷移する場合等、場合分けを行って検知する必要がある。ちなみに、レイテンシ“０”の場合は、上記のような場合分けは不要である。
【００６２】
　つまり、ライトレイテンシが“０”の場合、図１３のｔａｐアドレスモード取り込みコントロール回路において、制御される。一方、ライトレイテンシ“１”の場合は、図１４のカラムサイクル検知回路において、サイクル検知の下に、制御される。
【００６３】
　なお、シリアル系動作に関して関与する第１シフトレジスタは図１５の回路図に示すような構成を有し、第２シフトレジスタは図１６の回路図に示すような構成を有する。また、レジスタ群選択に関しては図１７に示すような構成が適用され、カラム系基本信号は図１８に示すような構成を通じて発生される。
【００６４】
　また、シリアル系動作に関して、図２９に示すような初段回路、図３０に示すようなアドレスバッファ回路、図３１に示すような、／ＷＥバッファ回路、図３２に示すようなアドレスモード取り込み信号発生回路が用いられる。
【００６５】
　次に、ワードマスク動作について、図１１２、１１３の説明図に基づいて説明する。ちなみに、図１１２はＤＱＭリード対応の場合、レイテンシ“４”、“３”の時に対応する場合に関するワードマスクを説明するものであり、図１１３はレイテンシ“２”の時に対応する場合、ＤＱＭハイインピーダンス対応の場合に関するワードマスクを説明するものである。
【００６６】
　先ず、リードモード時は、ワードマスクのレイテンシは“１”であり、リードレイテンシには依存しない。また、マスクを行うには、リードデータレジスタに付随する出力バッファにハイインピーダンス状態のデータを出力して行うのが最適であると思われる。ちなみに、リードデータレジスタとしては、図２４の回路図に示すような構成が適用可能である。
【００６７】
　このため、図３５、図３６で示されるＤＱＭリードレジスタの各出力ＤＱＭＲｉを図２４に示すように、各リードレジスタに入力すればよい。
【００６８】
　ＤＱＭリードレジスタの出力は出力のハイインピーダンス、ロウインピーダンス状態をコントロールする信号であるため、リードレイテンシに応じて、それぞれＤＱＭリードレジスタのコントロールを変えなくてはならない。これは、第１のアクセスまでは、出力はハイインピーダンスでなければならないためである。そして、これらのコントロールは図３３〜図３８の構成を通じて行われる。
【００６９】
　次に、図１１４の説明図に基づいて、モジュール後のハイインピーダンス対応について説明する。
【００７０】
　カラム活性化サイクルからモジュール長以上の間、次のカラムサイクルが入らなかった場合、出力には必ずハイインピーダンスが生じることになる。しかしながら、シリアル系回路は働き続けなければならず、ＤＱＭの値に無関係にハイインピーダンス状態を作らなければならない。このため、各リードレイテンシに対応して、モジュール長＋レイテンシのＣＬＫ信号でハイインピーダンスにしなければならなくなってくる。ハイインピーダンス解除もレイテンシに依存して行われる。これを行うのが、図３５、図３６に示した回路である。
【００７１】
　また、図１１５の説明図に基づいて、ＤＱＭライト検討について説明する。
【００７２】
　ライトモード時のワードマスクに関しては、先に述べた方法で実施する。これは、図３９、４０に示した回路を通じて実施する。これに対して、ライトレイテンシ“１”の場合は、図４０の回路を通じて実施する。
【００７３】
　次に、図１１６の説明図に基づいて、クロックマスクについて説明する。
【００７４】
　これは、ＣＫＥ信号が“Ｌ”レベルのサイクルの次のサイクルの動作を止めるためのものである。これを実現するために、１サイクル前に取り込んだＣＫＥ信号の状態に応じて、ＣＰＯＲを作るかどうかを制御する。また、ＣＰ以外の各ファンクション検知器には、１サイクル前に取り込んだＣＫＥ信号の状態を入力させ、マスクをかける場合は、ファンクション検知器がセットされないようにしておく。ちなみに、ＣＰＯＲは図４１の回路図に示すような、短周期基本信号発生回路を通じて発生する。
【００７５】
　次に、図１１７〜図１２２の説明図に基づいてモジュール長関係の動作について説明する。ちなみに、図１１７はモジュール長検知動作、図１１８はモジュール動作、モジュールリセット解除動作、図１１９はモジュール長検知リセット動作、図１２０はリード、ライト動作時のそれぞれのモジュール動作のまとめ、図１２１はモジュール状態リセット動作、図１２２はカラムアクティブサイクル検知動作とモジュール長が“１”に対応する動作、をそれぞれ説明するものである。
【００７６】
　リードモードでは、モジュール長分のデータを出力したサイクル、ライトモードではモジュール長分のデータを入力したサイクルを、モジュール長の終わりとすることができる。
【００７７】
　以上のような前提に立てば、リードモード時はレジスタの構成より、最終データアクセスはＧＲ２またはＧＲ４からのアクセスとなる。更に、最終データ出力を行うレジスタ群は、先に述べたように、リードレジスタをコントロールしているため、リードレイテンシに無関係にモジュール長のみで決まるものとなる。
【００７８】
　これは、ライトモード時にも言えることである。
【００７９】
　すなわち、カラムアクセスサイクルでＲＥＧ１、ＲＥＧ２のいずれかが“Ｌ”レベルであったかを知れば、最終データアクセスが行われるレジスタを判別することができる。モジュール長はカラムアクセスサイクルの度に数え始めるため、カラムアクセスサイクルでリセットがかかる。また、ページ長の場合も、後述するカウンタの動作をさせれば、モジュール長が“８”の場合と同様に扱うことができるようになる。これらに対処するために、図４２〜図４９の回路が適用される。
【００８０】
　次に、図１２３の説明図に基づいて、バーストストップについて説明する。
【００８１】
　バーストストップ動作はバーストサイクル中にバーストストップコマンドを入力した次のサイクルでシリアル系をディスエイブルにすることで行われる。このようなバーストストップ動作はバーストサイクル中の任意のサイクルでバーストを打ち切るため、図５０の回路図に示すような、バーストストップコマンド検知回路が適用される。
【００８２】
　ここで、カラム系の動作について、図１２４の説明図に従って説明する。
【００８３】
　カラム系には図５１の回路図に示すようなカラム系バンク切り替え回路が適用される。Ｋにより全体がコントロールされ、そのＫについても、カラムアクセスサイクルで活性化が示されたバンク側に対応するものが活性化される。
【００８４】
　ただし、各バンク固有な回路でないものには、バンク指定信号でデコードされていないＫが使用される。
【００８５】
　カラム系はＳＤＲＡＭの特長の１つであるスクランブル、すなわちアドレッシングモードに対応するための構成をとっており、そのスクランブルに対応して、下位アドレスがどのように変化し、それに対してカラムセレクトライン、ＤＱバッファ、データレジスタをどのように活性化していけばよいかを表２〜表６に示している。
【００８６】
　各表中において、それぞれ矢印で区切られた部分は、１下位のＫサイクルで２ＣＬＫ信号分に対応する。また、レジスタスクランブルとしてあるのは、図２３または図２６で示されるデータレジスタへのデータ転送またはデータレジスタからのデータ転送を行う際に、どの転送信号を選ぶのかを示すものである。また、各表には下位のＡ０、Ａ１、Ａ２までのアドレスについて説明してあるが、Ａ３以上のアドレスについては、図５４の回路図に示す、カラムデコーダでデコードされる。このカラムデコーダをデコードするのは、図５５の回路図に示す、カラムパーシャルデコーダである。また、表２〜表６で示すカラムセレクトラインの動きを実現するために、図５６〜図６１の回路図に示すような構成が適用される。ちなみに、図５６はスペアＣＳＬ、図５７はＣＳＬドライバをそれぞれ示すものである。
【００８７】
　次に、カラム系アドレスについて、図１２５の説明図に基づいて説明する。
【００８８】
　カラム系アドレスについては、図６２〜図７５の構成を通じてアドレス発生とスペア回路動作を行う。ちなみに、図６２は、アドレス変更基本パルス発生回路、図６３はカウンタドライバ回路、図６４はスペア選択信号発生回路、図６５はパーシャルデコードＳ／Ｎ判別結果取り込み信号発生回路、図６６はアドレスカウンタ回路、図６７〜図７２はアドレスカウンタ回路、図７３はスペア回路、図７４はＡ１ｃ＝“１”側のＳ／Ｎ判別回路、図７５はＡ１ｃ＝“０”側のＳ／Ｎ判別回路である。
【００８９】
　先ず、カウンタは、ページモード時には８サイクルごとに変わるパーシャルデコード信号を発生するカラムアドレスを発生し、ページモード以外ではカウンタはカウントアップする必要がないため、キヤリーを伝達する必要がない。このため、ページモードではカラムアクセスサイクルでＣＬＳＥＴＰを用いて先頭アドレスをカウンタに出力セットし、バーストサイクル中はカラムアクセスサイクルから５サイクル目から８サイクル間隔で動作し始める。
【００９０】
　ページモードのバーストサイクル中のカウントアップサイクルは図６２の回路で検知され、カウンタは図６３の回路により直接動かされる。カウンタは図６６のように接続され、それぞれのカウンタは図６７〜図７２に示すような接続により構成され、所期のアドレスカウント動作を行う。
【００９１】
　カラムスペアはページモード時に、スペアによる遅延を生じさせずにスペア−ノーマルの判別を行うために、先に示すアドレスカウンタの動作を行い、スペアアドレスと次に出力されるアドレスを比較しておき、実際にアドレスが使用される前にそのアドレスの判定を行う。ちなみに、図６４の回路は、ページモード時は、先頭アドレスに対応するカラムデコーダと、その次のカラムデコーダが活性化されるため、どちらのデコーダに対応する判別結果を使用するかを決めるためのものである。
【００９２】
　次に、図１２６の説明図に基づいて、カラム系アドレスにおいて、パーシャルデコード信号の切替とＳ／Ｎ判別結果取り込みについて説明する。
【００９３】
　スペア／ノーマル判別信号およびカラムパーシャルデコード信号は、カラムアクセスサイクルから８サイクル間隔で変更される。スペア／ノーマル判別回路は図７３に示すように、他の回路と接続され、図７４、図７５に示すような回路構成となる。ページモード以外ではバーストサイクル中にカラムデコーダが変更されることはないため、図６５で示される切り替え信号は一定値のままとなる。
【００９４】
　次に、図１２７、図１２８、図１２９の説明図に従って、カラム系データアクセスの４ビット／８ビット構成の切り替え動作について説明する。ちなみに、図１２７はＸ４とＸ８の変更とＸ４時のＡ９ｃのデコードについて示すものであり、図１２８はＸ４ページ対応について示すものであり、図１２９はＱＡＣＴコントロールとＡ９ｃコントロールについて示すものである。
【００９５】
　図７６の構成は８ビット時、図７７の構成は４ビット時の各セルアレイに対応するアドレスおよび出力番号である。Ｘ８とＸ４を切り替えるには、表９に示すように、ＲＷＤ線とＤＱバッファのつなぎを変更すればよい。
【表９】
2004119011.tif 000011
【００９６】
　先ず、Ｘ８からＸ４に変更する時には、ＤＱバッファを活性化する信号ＱＡＣＴをデコードして行うが、表１０に示すように、Ｘ４のページ長の場合、アクセスするセルアレイが２つにまたがる場合が生じる。しかし、この時はＱＡＣＴ０、ＱＡＣＴ３が必ず活性化される。
【表１０】
2004119011.tif 000012
【００９７】
　ＱＡＣＴ０はこれからアクセスを行うセルアレイに、ＱＡＣＴ３は今までアクセスを行っていたセルアレイに必ず存在する。従って、旧アクセスアレイ、新アクセスアレイのＡ９ｃをラッチしておき、２つのセルアレイにまたがってアクセスを行うタイミングを検知しさえすれば、対処できる。これらの動作は図７９〜図８３の回路を通じて実行する。ちなみに、図７９、図８０、図８１はＱＡＣＴ選択回路、図８２はＡ９用カウンタ回路、図８３はＡ９用カウンタドライブ回路をそれぞれ示すものである。
【００９８】
　なお、図８４はＤＱバッファの具体的な回路であり、図８５はＤＱ線リードコントロール回路、図８６はＤＱ線ライトコントロール回路、図８７はＡ９ｃ、／Ａ９ｃ共存部におけるＤＱ線リードコントロール回路、図８８はＡ９ｃ、／Ａ９ｃ共存部におけるＤＱライトコントロール回路をそれぞれ示すものである。
【００９９】
　ちなみに、カラム系のバンク切り替えに関しては図５１の回路でこれを実行し、カラム系の選択は図５２の回路を通じて行う。また、ＫＩ／ＫＩＩを逆相信号として使用する場合は、図５３の回路を適用する。
【０１００】
　また、本発明は実施例の詳細な動作は図９３〜図９９のタイミングチャートに示す通りである。ちなみに、図９３はレイテンシ“２”、モジュール長“４”の場合の、図９４はレイテンシ“３”、モジュール長“４”の場合の、図９５はレイテンシ“４”、モジュール長“４”の場合の、ＣＬＫ、／ＣＡＳ、ＤＱＭ、ＣＬＫＩＮ、ＣＰＯＲ、ＣＰ、／ＳＦ１１、／ＳＦ１２、／ＤＦ１３、／ＳＦ１４、／ＳＦ２１、／ＳＦ２２、／ＳＦ２３、／ＳＦ２４、ＲＥＧ１、ＲＥＧ２、Ｋ、ＣＦＰ、ＲＬＬ、ＷＭＲ１、ＷＭＲ２、ＨｉＺ、／ＲＰＲＭｉｊ、ＧＤＭ１、ＧＤＭ２、ＧＤＭ３、ＧＤＭ４、ＤＱＭＲ１、ＤＱＭＲ２、ＤＱＭＲ３、ＤＱＭＲ４、ＧＲ１、ＧＲ２、ＧＲ３、ＧＲ４、Ｒ、ＣＬＳＥＴ、ＤＱ、をそれぞれ示すものである。また図９６はレイテンシ“２”、モジュール長“４”、ライトレイテンシ“０”の場合の、図９７はレイテンシ“３”、モジュール長“４”、ライトレイテンシ“０”の場合の、図９８はレイテンシ“４”、モジュール長“４”、ライトレイテンシ“０”の場合の、レイテンシＣＬＫ、／ＣＡＳ、／ＷＥ、ＣＯＬＡＣＴ、／ＮＯＮＣＬＡ、ＣＬＫＩＮ、ＣＰＯＲ、ＣＰ、ＲＥＡＤ、ＷＲＩＴＥ、／Ｒ、ＣＬＳＥＴ、／ＳＦ１１、／ＳＦ１２、／ＤＦ１３、／ＳＦ１４、／ＳＦ２１、／ＳＦ２２、／ＳＦ２３、／ＳＦ２４、ＲＥＧ１、ＲＥＧ２、Ｋ、／ＰＥＲＭ、ＧＲ１、ＧＲ２、ＧＲ３、ＧＲ４、ＧＷ１、ＧＷ２、ＧＷ３、ＧＷ４、ＲＥＧ１１０、ＲＥＧ１１０、ＲＥＧ１０１、ＲＥＧ２１０、ＲＥＧ２０１、ＸＲ１１０、ＸＲ１０１、ＸＲ２１０、ＸＲ２０１、／ＸＷ、ＲＷＤｉｎ、ＤＱｎ、ＣＦＰ、ＲｉＬ、ＷＭＲｉ、／ＲＭＲ、ＭＲＲＳＴ、ＳＲＳＴ、ＨｉＺ、をそれぞれ示すものである。また、図９９はページモード（Ｘ４）、ｔａｐ＝９の場合の、ＣＬＫ、Ｋ、ＫＲ、ＰＬＳ１、ＰＬＳ２、ＰＬＳ３、ＰＬＳ４、ＣＮＴＦ、／ＣＮＴＢ、ＣＮＴＰ、／ＰＸ、／ＰＹ、Ｘ、Ｙ、／ＹＣＨＡＮ、ＡＣｉ、ＳＡ〜ＳＤ、ＳＥ〜ＳＨ、Ｋｐ、Ｋｐ’、ＳＡＢ、ＳＢＣ、ＳＣＤ、ＳＤＥ、ＳＥＦ、ＳＦＧ、ＳＧＨ、ＳＨＡ、Ｙ　Ａ／Ｂ／Ｃ、／ＣＤＲＶＡ、／ＣＤＲＶＢ、／ＣＤＲＶＣ、／ＣＤＲＶＤ、／ＣＤＲＶＥ、／ＣＤＲＶＦ、／ＣＤＲＶＧ、／ＣＤＲＶＨ、ＣＮＴ９、ＡＣＬ９、／ＱＡ９Ｃ、Ａ１Ｇｉ、ＱＡＣＴ００、ＱＡＣＴ０１、ＱＡＣＴ０２、ＱＡＣＴ０３、ＱＡＣＴ１０、ＱＡＣＴ１１、ＱＡＣＴ１２、ＱＡＣＴ１３、を示すものである。
【０１０１】
　以上の実施例を通じて、本発明では、
（１）ＣＫＥ信号の状態に応じてマスクの係るＣＫＥ信号に同期する基本信号を有し、この基本信号に同期して動作し、予め決められた数だけアクセスを行った後、またはストップ信号が入力した時にストップする第２の信号により、アクセスされる同期式大規模集積回路記憶装置を提案する。
【０１０２】
（２）また、（１）の構成において、第２の信号によりアクセスするシフトレジスタにより初期の動作を達成する構成を提案する。
【０１０３】
（３）また、（２）の構成のシフトレジスタを４ビットのシフトレジスタとし、特定のシフトレジスタの出力によりカラム計を活性化させる構成を提案する。
【０１０４】
（４）更に、（２）の構成のシフトレジスタとして２組を持たせた構成を提案する。
【０１０５】
（５）そして、（２）の構成において、リードレイテンシに対応して、初期状態が変化する構成を提案する。
【０１０６】
（６）外部入力データをＣＬＫ信号に同期して取り込むシフトレジスタを有する同期式大規模集積回路記憶装置であって、各ＤＱピンに４ビット構成の入力用のレジスタを存在させ、順に入力データが入力用レジスタに入力されるように、データ入力時にはコントロールされ、データ入力を順に切り替えない時には、１つとびの計２ビットのレジスタがデータ入力状態に置かれるレジスタを備える構成を提案する。
【０１０７】
（７）４ビットレジスタにＤＱＭの状態を順に取り込み、取り込んだデータを順に出力し、出力されたデータはそれぞれ特定の４ビットレジスタに入力し、入力するＤＱＭからのデータが第１の状態の時に、４ビットレジスタは出力回路をハイインピーダンス状態にする信号を（１）の構成の第２の信号に同期して出力するような構成を提案する。
【０１０８】
（８）ＤＱＭをライトモード時のみ第２の信号に同期して４ビットレジスタに順に取り込むデータレジスタを有し、このデータレジスタのデータは２ビットずつ２サイクルごとにＤＱＭＷ線にスクランブルをかけて出力され、ＤＱＭＷ線が決められたサイクル間隔毎にプリチャージされる構成を提案する。
【０１０９】
（９）予め定められたアクセス長が“１”の時には、４ビット長のＤＱＭライトレジスタの第２番目、第４番目のレジスタ内をマスクデータを取り込んだ時と同じ状態に固定する構成を提案する。
【０１１０】
（１０）ＤＱＭをリードモード時に第２の信号に同期して４ビットレジスタに順に取り込むデータレジスタを有し、このデータレジスタのデータは順にＤＱＭＷ線に出力され、ＤＱＭＷ線をライトモード時には、出力回路がハイインピーダンス状態になる状態に固定するような構成を提案する。
【０１１１】
（１１）予め、決められたアクセス長が“１”の時には、４ビット長のＤＱＭリードレジスタの第２番目、第４番目の出力をマスクデータ出力状態に固定するような構成を提案する。
【０１１２】
（１２）（１）の構成において、ストップ信号を両バンクプリチャージ後に決められた数のアクセスを行った後に出力するような構成を提案する。
【０１１３】
（１３）さらに、（１）の構成の、ストップ信号はライトレイテンシが“１”の時は、非ライト状態からライトモードに入った第１サイクルの間出力されるようにした構成を提案する。
【０１１４】
（１４）予め、決められたサイクル数を２ビット＋２ビットの計４ビットのレジスタをインターリーブして２ビットずつ選択する信号を用いて数えるような構成を提案する。
【０１１５】
（１５）複数のセルアレイ間をシリアルアクセスする時に、シリアルアクセスされるセルアレイに対してアクセスする際、複数のセルアレイに対して同時にアクセスされる場合が存在するような構成を提案する。
【０１１６】
（１６）また、（１５）の構成において、複数のセルアレイに対して同時にアクセスする時、単独のセルアレイにアクセスする時の半分の数のＤＱバッファが各セルアレイで活性化されるような構成を提案する。
【０１１７】
（１７）そして、（１）の構成で、第２の信号が複数用途別に分かれて、例えば図３のＣＰＫ、ＣＰＷ、ＣＰＲ等に分かれてそれぞれコントロールされるような構成を提案する。
【０１１８】
　以上のように、本発明の同期式大規模集積回路記憶装置では、セルアレイを２つのバンクに分け、マスクのかかるＣＬＫ信号に同期したアクセス用の信号を発生するタイミングジェネレータを備え、ＤＱバッファやレジスタを介して２つのバンクのセルアレイのカラム系をパイプライン動作させることにより２クロックで１回、コア部との間のアクセスを行わせる。そして、リードモード時は、コア部から読み出したデータを４ビット長のシリアルレジスタに２ビットずつインターリーブして転送し、シリアルレジスタに転送したデータをシリアルに出力させる。ライトモード時は、シリアルレジスタに順にデータを取り込み、取り込まれたデータを２ビットずつインターリーブしてコア部に書き込む。
【０１１９】
　その結果、クロック速度の速いＣＰＵとＣＰＵより速度の遅いメモリを単一のクロックで動作させることが可能となり、システムを複雑化させることなく、高速ＣＰＵシステムに対応できる同期式大規模集積回路記憶装置を実現することができる。
【図面の簡単な説明】
【０１２０】
【図１】本発明の一実施例に係る記憶装置のブロック図である。
【図２】１６ＭのシンクロナスＤＲＡＭのデータ線の構造を例示する回路図である。
【図３】シリアル系コントロール線の構成の一例を示す回路図である。
【図４】シリアル系コントロール線の構成の他の例の回路図である。
【図５】カラム活性化検知回路の部分回路構成図である。
【図６】カラム活性化検知回路の他の部分回路構成図である。
【図７】シリアル系基本パルス発生回路の回路図である。
【図８】シリアル系リセット回路の回路図である。
【図９】カラム不活性化検知回路の回路図である。
【図１０】リードモード検知回路の回路図である。
【図１１】ライトモード検知回路の回路図である。
【図１２】ライトレイテンシ検知回路の回路図である。
【図１３】ｔａｐアドレスモード取り込みコントロール回路の回路図である。
【図１４】カラムサイクル検知回路の回路図である。
【図１５】第１シフトレジスタの回路図である。
【図１６】第２シフトレジスタの回路図である。
【図１７】レジスタ群選択の回路図である。
【図１８】カラム系基本信号発生回路の回路図である。
【図１９】リードレジスタゲートの回路図である。
【図２０】ＸＲ用レジスタ選択信号発生回路の回路図である。
【図２１】使用レジスタ群検知回路の回路図である。
【図２２】データ転送ゲーティング回路の回路図である。
【図２３】リードデータ転送回路の回路図である。
【図２４】リードデータレジスタの回路図である。
【図２５】ライトレジスタゲートの回路図である。
【図２６】データ転送選択信号発生回路の回路図である。
【図２７】ライトデータ転送信号発生回路の回路図である。
【図２８】ライトデータレジスタのの回路図である。
【図２９】シリアル系の初段回路の回路図である。
【図３０】アドレスバッファ回路の回路図である。
【図３１】／ＷＥバッファ回路の回路図である。
【図３２】アドレスモード取り込み信号発生回路の回路図である。
【図３３】リード動作許可回路の回路図である。
【図３４】ＤＱＭＲゲート回路の回路図である。
【図３５】ハイインピーダンスコントロール回路の回路図である。
【図３６】ＤＱＭＲレジスタの回路図である。
【図３７】ＲＰＲＭ発生回路の回路図である。
【図３８】ＧＤＭ発生回路の回路図である。
【図３９】ＤＱＭライトレジスタの回路図である。
【図４０】ライトレイテンシ対応ＤＱＭオプション回路の回路図である。
【図４１】短周期基本信号発生回路の回路図である。
【図４２】レジスタ群検知回路の回路図である。
【図４３】モジュール長検知手順選択回路の部分構成の回路図である。
【図４４】モジュール長検知手順選択回路の他の部分構成の回路図である。
【図４５】モジュール長検知回路の回路図である。
【図４６】リードモジュールリセット回路の回路図である。
【図４７】ライトモジュールストップ回路の回路図である。
【図４８】モジュール長検知回路の回路図である。
【図４９】モジュール数カウンタ回路の回路図である。
【図５０】バーストストップコマンド検知回路の回路図である。
【図５１】カラム系のバンク切り替えの回路図である。
【図５２】カラム系の選択の回路図である。
【図５３】ＫＩ／ＫＩＩを逆相信号として使用する場合の回路図である。
【図５４】カラムデコーダの回路構成図である。
【図５５】カラムパーシャルデコーダの回路図である。
【図５６】スペアＣＳＬの回路図である。
【図５７】ＣＳＬドライバの回路図である。
【図５８】ＣＳＬセレクタの回路構成図である。
【図５９】ＣＳＬセレクタドライブの回路構成図である。
【図６０】ＣＳＬ関連の論理回路の回路構成図である。
【図６１】ＣＬＳセレクタタップ選択信号発生回路の回路構成図である。
【図６２】アドレス変更基本パルス発生回路の回路図である。
【図６３】カウンタドライバ回路の回路図である。
【図６４】スペア選択信号発生回路の回路図である。
【図６５】パーシャルデコードＳ／Ｎ判別結果取り込み信号発生回路の回路図である。
【図６６】アドレスカウンタ回路の第１の部分の回路図である。
【図６７】アドレスカウンタ回路の第２の部分の回路図である。
【図６８】アドレスカウンタ回路の第３の部分の回路図である。
【図６９】アドレスカウンタ回路の第４の部分の回路図である。
【図７０】アドレスカウンタ回路の第５の部分の回路図である。
【図７１】アドレスカウンタ回路の第６の部分の回路図である。
【図７２】アドレスカウンタ回路の第７の部分の回路図である。
【図７３】スペア回路の回路図である。
【図７４】Ａ１ｃ＝“１”側のＳ／Ｎ判別回路の回路図である。
【図７５】Ａ１ｃ＝“０”側のＳ／Ｎ判別回路の回路図である。
【図７６】１Ｍワードの２バンク構成で８ビットのＤＲＡＭの場合のＤＱバッファの構造の説明図である。
【図７７】２Ｍワードの２バンク構成で４ビットのＤＲＡＭの場合のＤＱバッファの構造の説明図である。
【図７８】ＤＱバッファ活性化信号発生回路の回路構成図である。
【図７９】ＱＡＣＴ選択回路。
【図８０】ＱＡＣＴ選択回路。
【図８１】ＱＡＣＴ選択回路。
【図８２】Ａ９用カウンタ回路。
【図８３】Ａ９用カウンタドライブ回路。
【図８４】ＤＱバッファとセルアレイの間のデータのやり取りを行う回路の一例を示す回路構成図である。
【図８５】ＤＱ線リードコントロール回路。
【図８６】ＤＱ線ライトコントロール回路。
【図８７】Ａ９ｃ、／Ａ９ｃ共存部におけるＤＱ線リードコントロール回路。
【図８８】図１の構成におけるＤＱライトコントロール部の構成を示す回路図である。
【図８９】４ラップモードのインターリーブバンクリードの状態を示すタイミングチャートである。
【図９０】８ラップモードのインターリーブバンクリードの状態を示すタイミングチャートである。
【図９１】８ラップモードのインターリーブバンクライトの状態を示すタイミングチャートである。
【図９２】４ラップモードのアクティブページランダムリードの状態を示すタイミングチャートである。
【図９３】本発明の実施例の詳細な動作を説明するためのタイミングチャートである。
【図９４】本発明の実施例の詳細な動作を説明するためのタイミングチャートである。
【図９５】本発明の実施例の詳細な動作を説明するためのタイミングチャートである。
【図９６】本発明の実施例の詳細な動作を説明するためのタイミングチャートである。
【図９７】本発明の実施例の詳細な動作を説明するためのタイミングチャートである。
【図９８】本発明の実施例の詳細な動作を説明するためのタイミングチャートである。
【図９９】本発明の実施例の詳細な動作を説明するためのタイミングチャートである。
【図１００】シリアル系構成検討のアーキテクチャ説明図である。
【図１０１】アーキテクチャ説明図である。
【図１０２】リード対応部の基本動作のアーキテクチャ説明図である。
【図１０３】シリアル動作の説明図である。
【図１０４】リードモードとライトモードの説明図である。
【図１０５】リード／ライトモード、アドレスの取り込みの基本動作におけるリードライトモード取り込み、アドレス取り込み、カウンタ関係についての説明図である。
【図１０６】リード／ライトモード、アドレスの取り込みの基本動作におけるタップセット時において各回路で使用するアドレス信号についての説明図である。
【図１０７】リード／ライトモード、アドレスの取り込みの基本動作において各部で使用する／ＷＥの説明図である。
【図１０８】シリアル系をリセットまたは止める場合の基本動作におけるシリアル系イネーブルについての説明図である。
【図１０９】モード検知の説明図である。
【図１１０】カラムサイクル検知の説明図である。
【図１１１】アドレスモード取り込みの説明図である。
【図１１２】ＤＱＭリード対応のワードマスク動作の説明図である。
【図１１３】ＤＱＭハイインピーダンス対応の場合に関するワードマスク動作の説明図である。
【図１１４】モジュール後のハイインピーダンス対応についての説明図である。
【図１１５】ＤＱＭライト検討についての説明図である。
【図１１６】クロックマスクについての説明図である。
【図１１７】モジュール長検知動作の説明図である。
【図１１８】モジュール動作、モジュールリセット解除動作の説明図である。
【図１１９】モジュール長検知リセット動作の説明図である。
【図１２０】リード、ライト動作時のそれぞれのモジュール動作のまとめの説明図である。
【図１２１】モジュール状態リセット動作の説明図である。
【図１２２】カラムアクティブサイクル検知動作とモジュール長が“１”に対応する動作の説明図である。
【図１２３】バーストストップの説明図である。
【図１２４】カラム系の動作の説明図である。
【図１２５】カラム系アドレスの説明図である。
【図１２６】カラム系アドレスにおいて、パーシャルデコード信号の切替とＳ／Ｎ判別結果取り込みについての説明図である。
【図１２７】カラム系データアクセスの４ビット／８ビット構成の切り替え動作において、Ｘ４とＸ８の変更とＸ４時のＡ９ｃのデコードについての説明図である。
【図１２８】カラム系データアクセスの４ビット／８ビット構成の切り替え動作において、Ｘ４ページ対応についての説明図である。
【図１２９】カラム系データアクセスの４ビット／８ビット構成の切り替え動作において、ＱＡＣＴコントロールとＡ９ｃコントロールについての説明図である。
【０１２１】
　図９３の詳細な動作を説明するためのタイミングチャートである。
【符号の説明】
【０１２２】
ＢＫ1　 バンクＩ
ＢＫ2　 バンクII
ＲＧ　レジスタ
ＴＧ　タイミングジェネレータ
ＤＱＢＦ　ＤＱバッファ
【図１】
2004119011.tif 000013
【図２】
2004119011.tif 000014
【図３】
2004119011.tif 000015
【図４】
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【図５】
2004119011.tif 000017
【図６】
2004119011.tif 000018
【図７】
2004119011.tif 000019
【図８】
2004119011.tif 000020
【図９】
2004119011.tif 000021
【図１０】
2004119011.tif 000022
【図１１】
2004119011.tif 000023
【図１２】
2004119011.tif 000024
【図１３】
2004119011.tif 000025
【図１４】
2004119011.tif 000026
【図１５】
2004119011.tif 000027
【図１６】
2004119011.tif 000028
【図１７】
2004119011.tif 000029
【図１８】
2004119011.tif 000030
【図１９】
2004119011.tif 000031
【図２０】
2004119011.tif 000032
【図２１】
2004119011.tif 000033
【図２２】
2004119011.tif 000034
【図２３】
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【図２４】
2004119011.tif 000036
【図２５】
2004119011.tif 000037
【図２６】
2004119011.tif 000038
【図２７】
2004119011.tif 000039
【図２８】
2004119011.tif 000040
【図２９】
2004119011.tif 000041
【図３０】
2004119011.tif 000042
【図３１】
2004119011.tif 000043
【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
2004119011.tif 000048
【図３７】
2004119011.tif 000049
【図３８】
2004119011.tif 000050
【図３９】
2004119011.tif 000051
【図４０】
2004119011.tif 000052
【図４１】
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【図４２】
2004119011.tif 000054
【図４３】
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【図４４】
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【図４５】
2004119011.tif 000057
【図４６】
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【図４７】
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【図４８】
2004119011.tif 000060
【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
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【図７１】
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【図７２】
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【図７３】
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【図７４】
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【図７５】
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【図７６】
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【図７７】
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【図７８】
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【図７９】
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【図８０】
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【図８１】
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【図８２】
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【図８３】
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【図８４】
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【図８５】
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【図８６】
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【図８７】
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【図８８】
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【図８９】
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【図９０】
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【図９１】
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【図９２】
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【図９３】
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【図９４】
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【図９５】
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【図９６】
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【図９７】
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【図９８】
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【図９９】
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【図１００】
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【図１０１】
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【図１０２】
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【図１０３】
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【図１０４】
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【図１０５】
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【図１０６】
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【図１０７】
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【図１０８】
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【図１０９】
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【図１１０】
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【図１１１】
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【図１１２】
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【図１１３】
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【図１１４】
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【図１１５】
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【図１１６】
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【図１１７】
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【図１１８】
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【図１１９】
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【図１２０】
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【図１２１】
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【図１２２】
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【図１２３】
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【図１２４】
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【図１２５】
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【図１２６】
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【図１２７】
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【図１２８】
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【図１２９】
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