(57)【要約】【課題】基板上に少なくとも１つの膜を形成しパターニングを行い、少なくとも１つのデバイスを形成する際に、膜の応力に基づくクラック発生を半導体デバイス等に影響の無い適切な位置で誘発させることができ、かつ基板の強度も減ずることのない半導体装置及びその製造方法を提供すること。【解決手段】基板上に少なくとも１つのデバイスが形成された半導体装置において、クラックを誘発する構造を設けたものである。このような構成によれば、半導体デバイスを形成する過程で生ずる膜の応力を、クラックを誘発する構造にて、所望の位置で解放させ、電気的不具合を生ずるのを回避することが可能となる。【選択図】　　図１
2004119504.tif 000002
【特許請求の範囲】
【請求項１】
基板上に少なくとも１つのデバイスが形成された半導体装置において、
クラックを誘発する構造を設けたことを特徴とする半導体装置。
【請求項２】
前記クラックを誘発する構造は、マスクでパターンニングすることによって形成されることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記クラックを誘発する構造は、前記デバイスに影響を及ぼさない位置に形成されることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記クラックを誘発する構造は、ストレスの大きな膜で形成されることを特徴とする請求項１記載の半導体装置。
【請求項５】
前記クラックを誘発する構造は、ストレスの大きな膜部分を取り除いた構造であることを特徴とする請求項１記載の半導体装置。
【請求項６】
前記クラックを誘発する構造は、基板上に形成された複数のデバイス間のデバイス分離領域に形成されることを特徴とする請求項１〜５のいずれか１つに記載の半導体装置。
【請求項７】
前記基板は電気光学装置用基板として用いたことを特徴とする請求項１〜６のいずれか１つに記載の半導体装置。
【請求項８】
基板上に少なくとも１つのデバイスを形成する半導体装置の製造方法において、
クラックを誘発する構造を形成したことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、特に、基板上に膜を形成しパターニングなどする際に、基板をフラットにしようとした時にクラックが発生して、基板上の半導体デバイスを破壊するなどの影響を与えることの無いようにした半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
近年、パーソナルコンピュータ，携帯機器等のディスプレイや、プロジェクタのライトバルブ等に、マトリクス液晶表示装置が使用されている。中でも高画質な液晶表示装置として、画素電極と配線部との間に薄膜のスイッチング素子を用いたアクティブマトリクス方式の液晶表示装置が使用されている。
【０００３】
半導体装置、例えば液晶パネルを製造するにあたっては、ガラス基板上に複数の膜を形成しパターニングの技術を用いて多数のデバイスを一度に作成する。このように、基板上に複数の膜を形成した場合、膜の応力で基板が反ってくることがある。そのため、パターニングなどする際に、光転写するために、基板をフラットにする必要があるが、フラットにしようとした時にクラックが発生して、基板上の半導体デバイスを破壊するといった不具合を生ずる。
【０００４】
半導体メモリのような半導体装置の製造では、通常、半導体ウェーハ上に、複数の膜を形成しパターニング等することによって、複数のデバイスを形成した後、チップ状（又はペレット状）に分離，分割するためのダイシング（スクライビングともいう）を行う。このダイシング時に、積層膜があると、ダイシングライン上の絶縁膜にクラックが発生し、それがクラック屑となって後の工程での汚染源となる。そこで、従来技術では、ダイシング領域内に、ダイシング時のクラックにより発生する屑を微小化でき、大型屑の発生を抑えるための凸状のダミーパターンを設けているものがある（例えば、特許文献１参照）。
【０００５】
また、放熱基板と絶縁基板と半導体素子とを互いに融着した半導体装置において、回路パターン部を絶縁基板の表面と裏面で同一形状とする一方、該同一形状とした回路パターン部間にスリット部を形成しているものもある。これにより、絶縁基板に加わる応力がスリット部に加わるようになり、放熱板のそりや、その他の応力により絶縁基板が割れるような場合でも、割れの位置が回路パターン部間に確実に制限されるようにしている（例えば、特許文献２参照）。
【０００６】
【特許文献１】
特開平１１−７４２２９号公報（第１−３頁、図１）
【０００７】
【特許文献２】
特開平５−１４４９６９号公報（第１−２頁、図１）
【０００８】
【発明が解決しようとする課題】
しかしながら、特許文献１には、ダイシング時にダイシング領域において大型屑の発生を抑えるためのパターン構造について記載されており、液晶パネルなどを製造する際に、ガラス基板上に複数の膜を形成しパターニングを行い、多数のデバイスを形成する際に、膜の応力によるクラック発生を半導体デバイス等に影響の少ない所望の（適切な）位置で誘発させるものではない。
【０００９】
また、特許文献２には、絶縁基板の表面と裏面で同一形状とした回路パターン部間に、スリット部を形成することで、加熱時等の応力を回路部を避けたスリット部に加わるようにしたことが記載されているが、回路部を搭載している絶縁基板にスリット部が形成されるため、基板そのものの強度を減じてしまうという問題がある。
【００１０】
そこで、本発明は、上記の問題に鑑みてなされたもので、基板上に少なくとも１つの膜を形成しパターニングを行い、少なくとも１つのデバイスを形成する際に、膜の応力に基づくクラック発生を半導体デバイス等に影響の無い適切な位置で誘発させることができ、かつ基板の強度も減ずることのない半導体装置及びその製造方法を提供することを目的とする。
【００１１】
【課題を解決するための手段】
本発明による半導体装置は、基板上に少なくとも１つのデバイスが形成された半導体装置において、クラックを誘発する構造を設けたことを特徴とするものである。
【００１２】
本発明のこのような構成によれば、半導体デバイスを形成する過程で生ずる膜の応力（ストレス）を、クラックを誘発する構造にて、所望の（適切な）位置で解放させ、電気的不具合等を生ずるのを回避することが可能となる。
【００１３】
また、本発明において、前記クラックを誘発する構造は、マスクでパターンニングすることによって形成されることが好ましい。
【００１４】
このような構成によれば、半導体の製造において、絶縁膜を形成していく過程で、パターンニングの工程を入れ、エッチング等により、クラックを誘発する溝等を形成することが可能となる。
【００１５】
また、本発明において、前記クラックを誘発する構造は、前記デバイスに影響を及ぼさない位置に形成されることが好ましい。
【００１６】
このような構成によれば、例えば、デバイスの周辺、デバイスとデバイスとの間等のデバイスに影響を与えない位置に、クラック誘発構造を形成することで、クラック発生時におけるデバイス保護を図ることが可能となる。
【００１７】
また、本発明において、前記クラックを誘発する構造は、ストレスの大きな膜で形成されることが好ましい。
【００１８】
このような構成によれば、クラックを誘発する手段として、例えば、層間絶縁膜を成膜した後に、パターンニング技術によりストレスの大きな膜を形成することで、クラック発生時におけるデバイス保護を図ることが可能となる。
【００１９】
また、本発明において、前記クラックを誘発する構造は、ストレスの大きな膜部分を取り除いた構造であることが好ましい。
【００２０】
このような構成によれば、所望の位置の膜を取り除くことで、クラックを誘発する溝ができることになり、クラック発生時におけるデバイス保護を図ることが可能となる。
【００２１】
また、本発明において、前記クラックを誘発する構造は、基板上に形成された複数のデバイス間のデバイス分離領域に形成されることが好ましい。
【００２２】
このような構成によれば、クラックを誘発する手段は、デバイスとデバイスとの間のデバイス分離領域に形成されるので、クラック発生時におけるデバイス保護を確実に図ることが可能となる。
【００２３】
また、本発明において、前記基板は電気光学装置用基板として用いることができる。電気光学装置としては、液晶装置やＥＬ（エレクトロルミネッセンス）装置や電気泳動装置等の電気光学物質を備えたものに適用できる。
【００２４】
さらに、本発明による半導体装置の製造方法は、基板上に少なくとも１つのデバイスを形成する半導体装置の製造方法において、クラックを誘発する構造を形成したことを特徴とするものである。
【００２５】
このような方法によれば、半導体デバイスを形成する過程で生ずる膜の応力（ストレス）を、クラックを誘発する構造にて、所望の（適切な）位置で解放させ、電気的不具合等を生ずるのを回避することができる。
【００２６】
【発明の実施の形態】
発明の実施の形態について図面を参照して説明する。
図１は本発明の一実施の形態の半導体装置の側断面図を示し、図２は基板上に複数の半導体チップ（以下、デバイスという）が形成された半導体装置の平面図を示している。図１の半導体装置は、図２における１つのデバイス６及びその周辺部分の側断面に相当している。
【００２７】
図１のように、本実施の形態の半導体装置は、ガラス，石英等の基板１上に半導体層（半導体能動層及びゲート電極などを含む）３が形成され、さらにＳｉＯ２等の絶縁層２で被覆されている。図２のように、デバイス領域Ａとデバイス領域Ａとの間にはデバイス分離領域（以下、スクライブ領域という）Ｂが設けれており、このスクライブ領域Ｂをダイシングすることによって個々の半導体デバイス６に分割可能である。
【００２８】
さらに、本実施の形態では、絶縁層２が被覆される前に、スクライブ領域Ｂ内にクラックを誘発する構造（以下、クラック誘発パターンという）４を設けている。このクラック誘発パターン４は、応力（ストレス）の大きな膜で形成されている。この膜４の形成は、フォトリソグラフィー工程を用い、マスクでパターニングし、エッチング等を行って膜４を形成する。ストレスの大きな膜４としては、例えば、絶縁性の材質で膜厚の大きいものが用いられる。膜厚の大きい方がストレスが大きくなるためである。
【００２９】
上記のような半導体装置においては、基板１上に半導体層３、ストレスの大きな膜４をそれぞれパターンニングで形成した後、全面に絶縁層２を形成する。この工程において、積層した絶縁膜２には縮む方向（太い実線にて示す）の張力（以下、テンションという）Ｔが働くことによって、基板１全体が反って歪み、絶縁層２に亀裂（クラック）５を生じたとしても、そのクラック位置はスクライブ領域Ｂ内或いはその付近に限定され、後のデバイス分離工程において分離されるデバイス６を破損するなどの影響を及ぼすことがない。
【００３０】
以上述べた本発明の一実施の形態によれば、従来はデバイス内でクラックが発生していたが、本実施の形態では、クラックを誘発するパターンとしてストレスの大きな材質を、クラックが発生してもデバイスに影響を及ぼさない位置、例えば、スクライブ領域内に配設するので、そのパターンでクラックが生じ、応力を緩和させることができる。このため、デバイス内にはクラックは発生しない。
【００３１】
図３は本発明の他の実施の形態の半導体装置の側断面図を示し、図４は基板上に複数のデバイスが形成された半導体装置の平面図を示している。図３の半導体装置は、図４における１つのデバイス６及びその周辺部分の側断面に相当している。
【００３２】
図３のように、本実施の形態の半導体装置は、ガラス，石英等の基板１上に半導体層（半導体能動層及びゲート電極などを含む）３が形成され、さらにＳｉＯ２等の絶縁層２で被覆されている。図４のように、デバイス領域Ａとデバイス領域Ａとの間にはスクライブ領域Ｂが設けれており、このスクライブ領域Ｂをダイシングすることによって個々の半導体デバイス６に分割可能である。
【００３３】
さらに、本実施の形態では、絶縁層２が被覆される前に、スクライブ領域Ｂ内にクラック誘発パターン７を設けている。このクラック誘発パターン７は、絶縁層２の膜を一部取り除いた溝で形成されている。この溝７の形成は、絶縁膜２を形成していく過程で、フォトリソグラフィー工程を用い、マスクでパターニングし、エッチング等を行って溝を形成する。この絶縁膜２を一部取り除いた溝７は、基板１の面に達する厚さ（深さ）のものとなる。つまり、ストレスの大きな膜を取り除いた構造となっている。
【００３４】
上記のような半導体装置においては、基板１上に半導体層３を形成した後、全面に絶縁層２を形成した後、パターニングで膜２の一部を取り除いて溝７を形成する。この工程において、積層した絶縁膜２には縮む方向（太い実線にて示す）のテンションＴが働くことによって、基板１全体が反って歪み、絶縁層２にクラック８を生じたとしても、そのクラック位置はスクライブ領域Ｂ内或いはその付近に限定され、後のデバイス分離工程において分離されるデバイス６を破損するなどの影響を及ぼすことがない。
【００３５】
以上述べた本発明の他の実施の形態によれば、従来はデバイス内でクラックが発生していたが、本実施の形態では、クラックを誘発するパターンとしてストレスの大きな材質を除いた部分を、クラックが発生してもデバイスに影響を及ぼさない位置、例えば、スクライブ領域内に形成するので、その誘発パターンでクラックが生じ、応力を緩和させることができる。このため、デバイス内にはクラックは発生しない。
【００３６】
図５は、半導体装置として液晶パネルを製造する工程での、ダイシング前の詳細なデバイス構造を示す側断面図である。
【００３７】
図５に示すデバイス構造では、石英基板１０上にはＳｉＯ２の第１の層間絶縁膜１１が形成されており、その上には半導体能動層１５が形成されている。半導体能動層１５の上には、これに対向するようにゲート電極１６が形成され、さらにその上には、半導体能動層１５に通じる配線層１７及び配線層１８のコンタクトホールが各々開孔されたＳｉＯ２の第２の層間絶縁膜１２が形成されている。配線層１７は例えばＷＳｉ／Ｄ　ＰＯＬＹで形成され、配線層１８は例えばＡｌで形成されている。
【００３８】
第２の層間絶縁膜１２の上には配線層１７が形成されており、その上には配線層１８のコンタクトホールが開孔されたＳｉＯ２の第３の層間絶縁膜１３が形成されている。
【００３９】
第３の層間絶縁膜１３の上には配線層１８，１８が形成されており、その上にはＢＰＳＧの第４の層間絶縁膜１４が形成されている。第４の層間絶縁膜１４の上面には、デバイス領域Ａとデバイス領域Ａとの間のスクライブ領域Ｂを規定するための凹部（溝部）１９が形成されている。
【００４０】
そして、図３の実施の形態では、スクライブ領域Ｂを規定するための凹部（溝部）１９内に、例えば図２で述べた如く、絶縁層である第１〜第４の層間絶縁膜１１〜１４を除去してクラック誘発パターン用の溝２０（２点鎖線にて示す）を形成する。この溝２０の形成は、第１〜第４の層間絶縁膜１１〜１４を形成して行く過程で、各層間絶縁膜を形成する度にフォトエッチングを用いて溝を形成してもよいし、或いは各層間絶縁膜を形成後にコンタクトホールを開ける時にはその工程と兼用して同時に溝を開けるようにしてもよい。なお、各層間絶縁膜を形成する度にフォトエッチングを用いて溝を形成する場合には、各層間絶縁膜を形成した後にＡｌ等の膜付けを行う必要があるときには、Ａｌ等の膜付け前に層間絶縁膜のフォトエッチングを入れて溝を開けるようにすればよい。
【００４１】
尚、以上述べた実施の形態は、液晶パネルの製造に係わり、半導体基板としてガラスや石英の基板を使用した場合について説明しているが、本発明は液晶パネルのような半導体装置に限定されず、半導体基板としてシリコンウェーハを用いて製造される集積回路のような半導体装置や、電気泳動装置用基板やＥＬ装置用基板等に対しても応用することが可能である。
【００４２】
また、上記の実施の形態では、クラックを誘発する構造をデバイス分離領域（スクライブ領域）に設けた場合について説明しているが、１つの基板、例えば円形の基板上に多数のデバイスを形成した場合に、円形の外周に近い部分のデバイスが正常なチップとして採れない領域、換言すれば使えない画素領域が発生するが、このような使わない画素領域に膜の応力を逃がすためのホール（孔）を適宜に開けて、基板上の有効な画素領域における応力を緩和するように構成してもよい。或いは、基板上の略中央部分などに、意図的にダミー画素領域を設けて、そのダミー画素領域に周辺の画素領域に形成されている膜の応力を逃がすためのホール（孔）を適宜に開けて、基板上の有効な画素領域における応力を緩和するように構成してもよい。或いは、これらの使わない画素領域やダミー画素領域でのホール形成手法と、図１や図３で述べた実施の形態における、スクライブ領域における大きなストレス膜形成又は溝形成と、を組み合わせた構成としてもよい。
【００４３】
さらに、上記実施の形態では、図２，図４の如く、１つの基板上に多数のデバイスが形成される場合について説明したが、本発明はこれに限定されず、１つの基板上に１つのデバイスが形成されている場合でも、同様に適用することが可能である。
【００４４】
以上述べたように本発明によれば、基板上に少なくとも１つの膜を形成しパターニングを行い、少なくとも１つのデバイスを形成する際に、膜の応力に基づくクラック発生をデバイスに影響の無い適切な位置で誘発させることができ、かつ基板を予め削って強度を減ずることのない半導体装置及びその製造方法を実現することが可能となる。
【００４５】
本発明は、以上述べた実施の形態に限るものではなく、本発明の要旨を変えない範囲で各実施の形態を適宜変更して実施することができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態の半導体装置の側断面図。
【図２】図１に関連し、基板上に複数のデバイスが形成された半導体装置の平面図。
【図３】本発明の他の実施の形態の半導体装置の側断面図。
【図４】図３に関連し、基板上に複数のデバイスが形成された半導体装置の平面図。
【図５】半導体装置として液晶パネル（デバイス）を製造する際の、ダイシング前のデバイス構造を示す側断面図。
【符号の説明】
１…基板
２…絶縁層
３…半導体層
４，７…クラック誘発パターン（クラックを誘発する構造）
６…デバイス（半導体チップ）
Ａ…デバイス領域
Ｂ…スクライブ領域（デバイス分割領域）
【図１】
2004119504.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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