(57)【要約】【課題】アドレスのスキューに対してスキューフリーとする。【解決手段】外部アクセスタイミング信号は外部アドレスの変化に応じてアクティブ状態に変化する。アドレスラッチ信号は外部アクセスタイミング信号が非アクティブ状態へ変化するタイミングに従ってアクティブ状態に変化する。リフレッシュアービタ信号は、アドレスラッチ信号がアクティブ状態である期間中に外部アドレスの変化が発生して外部アクセスタイミング信号がアクティブ状態に変化する場合にはアクティブ状態に変化しない。リフレッシュ実行タイミング信号は、リフレッシュタイミング信号が発生した後にリフレッシュアービタ信号がアクティブ状態に変化すると、これに応じてアクティブ状態に変化する。アドレスラッチ信号のアクティブ期間は所望される活性化時間にほぼ等しく設定される。外部アクセスタイミング信号のアクティブ期間は所望されるプリチャージ時間にほぼ等しく設定される。【選択図】        図７
2004220697.tif 000002
【特許請求の範囲】
【請求項１】
ダイナミック型のメモリセルがマトリクス状に配列されたメモリセルアレイを有する半導体メモリ装置であって、
外部装置からのアクセス動作の基準となる外部アクセスタイミング信号として、前記外部装置から供給される外部アドレスの変化に応じてアクティブ状態に変化する信号を出力する外部アクセスタイミング信号発生部と、
前記外部アドレスのラッチタイミングを示すアドレスラッチ信号として、前記外部アクセスタイミング信号が非アクティブ状態へ変化するタイミングに従ってアクティブ状態に変化する信号を出力するアドレスラッチ信号発生部と、
前記メモリセルアレイへのリフレッシュ動作の実行タイミングの基準となるリフレッシュタイミング信号を発生するとともに、前記外部アクセスタイミング信号がアクティブ状態に変化するタイミングに従ってアクティブ状態に変化する信号であって、前記アドレスラッチ信号がアクティブ状態である期間中に前記外部アドレスの変化が発生して前記外部アクセスタイミング信号がアクティブ状態に変化する場合にはアクティブ状態に変化しないリフレッシュアービタ信号を発生し、前記リフレッシュタイミング信号が発生した後に前記リフレッシュアービタ信号がアクティブ状態に変化すると、これに応じてアクティブ状態に変化するリフレッシュ実行タイミング信号を出力するリフレッシュ制御部と、
前記アドレスラッチ信号がアクティブ状態に変化するタイミングに少なくとも従ってアクティブ状態に変化した後、次に、前記外部アクセスタイミング信号がアクティブ状態に変化するタイミングに従って非アクティブ状態に変化する信号を、前記メモリセルアレイへのアクセス動作の実行タイミングを示す外部アクセス実行タイミング信号として出力する外部アクセス制御部と、を備え、
前記アドレスラッチ信号のアクティブ期間は、前記外部装置から供給される外部アドレスに対応するメモリセルをアクセスするために、前記メモリセルアレイ内に含まれる複数のワード線の中から選択された１本のワード線が活性化される時間として所望される活性化時間にほぼ等しく設定され、
前記外部アクセスタイミング信号のアクティブ期間は、前記複数のワード線の中から選択されていた１本の前記ワード線の非活性化を開始した後、いずれか１本の前記ワード線の活性化を開始するまでの時間として所望されるプリチャージ時間にほぼ等しく設定されることを特徴とする半導体メモリ装置。
【請求項２】
請求項１記載の半導体メモリ装置であって、
前記リフレッシュ制御部は、
前記リフレッシュタイミング信号を出力するリフレッシュタイマと、
前記リフレッシュアービタ信号を出力するリフレッシュアービタ部を含み、前記リフレッシュタイミング信号がアクティブ状態に変化した後に前記リフレッシュアービタ信号がアクティブ状態に変化するタイミングに従ってアクティブ状態に変化するリフレッシュ要求信号を出力するリフレッシュ要求信号発生部と、
前記リフレッシュ要求信号がアクティブ状態へ変化するタイミングに従ってアクティブ状態に変化する前記リフレッシュ実行信号を出力するリフレッシュ実行タイミング信号発生部と、を備える、半導体メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、ダイナミック型のメモリセルがマトリクス状に配列されたメモリセルアレイを有する半導体メモリ装置において、外部装置から供給されるアドレスのスキューに対してスキューフリーとする技術に関する。
【０００２】
【従来の技術】
半導体メモリ装置としては、一般的にＤＲＡＭやＳＲＡＭが用いられている。良く知られているように、ＤＲＡＭはＳＲＡＭに比べて安価で大容量であるが、リフレッシュ動作が必要である。一方、ＳＲＡＭはリフレッシュ動作は不要で使い易いが、ＤＲＡＭに比べて高価であり、また容量が小さい。
【０００３】
ＤＲＡＭとＳＲＡＭの利点を両方備えるように開発された半導体メモリ装置として、仮想ＳＲＡＭ（ＶＳＲＡＭ，Ｖｉｒｔｕａｌｌｙ  Ｓｔａｔｉｃ  ＲＡＭ）が知られている。仮想ＳＲＡＭ（「擬似ＳＲＡＭ（ＰＳＲＡＭ，Ｐｓｅｕｄｏ  Ｓｔａｔｉｃ  ＲＡＭ  ）」とも呼ばれる）は、ＤＲＡＭと同じダイナミック型のメモリセルを含むメモリセルアレイを備えているとともに、リフレッシュコントローラ（リフレッシュ制御部）を内蔵しており、リフレッシュ動作を内部で実行している。
【０００４】
なお、このような仮想ＳＲＡＭの例として、特許文献１が挙げられる。
【０００５】
【特許文献１】
特開２００２−７４９４５号公報
【０００６】
【発明が解決しようとする課題】
ところで、仮想ＳＲＡＭにおいてアクセスが実行されるサイクルでは、サイクルごとに、アドレスによって選択されるワード線が活性化および非活性化されている。ワード線が活性化される時間（以下、「活性化時間」と呼ぶ）としては一定の時間が必要である。従って、１つのアドレスにより実行されるアクセスのサイクル時間が短いと、ワード線の活性化が不十分な状態で非活性化されることになり、不十分に活性化されたワード線によって選択され得るメモリセルのデータが消去されたり、違うデータに書き換えられたりする場合がある。なお、メモリセルのデータが消去されたり、違うデータに書き換えられたりすることを、以下では「データ破壊」と呼ぶ。また、活性化されていたワード線の非活性化が開始されてから、いずれかのワード線の活性化が開始されるまでの時間（以下、「プリチャージ時間」と呼ぶ）も一定の時間を必要とし、このプリチャージ時間が不十分である場合にも同様にデータ破壊が発生する場合がある。
【０００７】
ワード線の活性化時間の不足やプリチャージ時間の不足は、外部装置から供給されるアドレスにスキューが発生する場合に起こり得る。そこで、アドレスにスキューが発生してもデータ破壊が発生しないこと、すなわち、スキューフリーであることが望まれている。
【０００８】
この発明は、上述した従来の課題を解決するためになされたものであり、仮想ＳＲＡＭのようなダイナミック型のメモリセルがマトリクス状に配列されたメモリセルアレイを有する半導体メモリ装置において、外部装置から供給されるアドレスのスキューに対してスキューフリーとする技術を提供することを目的とする。
【０００９】
【課題を解決するための手段およびその作用・効果】
上記目的を達成するために、本発明は、ダイナミック型のメモリセルがマトリクス状に配列されたメモリセルアレイを有する半導体メモリ装置であって、
外部装置からのアクセス動作の基準となる外部アクセスタイミング信号として、前記外部装置から供給される外部アドレスの変化に応じてアクティブ状態に変化する信号を出力する外部アクセスタイミング信号発生部と、
前記外部アドレスのラッチタイミングを示すアドレスラッチ信号として、前記外部アクセスタイミング信号が非アクティブ状態へ変化するタイミングに従ってアクティブ状態に変化する信号を出力するアドレスラッチ信号発生部と、
前記メモリセルアレイへのリフレッシュ動作の実行タイミングの基準となるリフレッシュタイミング信号を発生するとともに、前記外部アクセスタイミング信号がアクティブ状態に変化するタイミングに従ってアクティブ状態に変化する信号であって、前記アドレスラッチ信号がアクティブ状態である期間中に前記外部アドレスの変化が発生して前記外部アクセスタイミング信号がアクティブ状態に変化する場合にはアクティブ状態に変化しないリフレッシュアービタ信号を発生し、前記リフレッシュタイミング信号が発生した後に前記リフレッシュアービタ信号がアクティブ状態に変化すると、これに応じてアクティブ状態に変化するリフレッシュ実行タイミング信号を出力するリフレッシュ制御部と、
前記アドレスラッチ信号がアクティブ状態に変化するタイミングに少なくとも従ってアクティブ状態に変化した後、次に、前記外部アクセスタイミング信号がアクティブ状態に変化するタイミングに従って非アクティブ状態に変化する信号を、前記メモリセルアレイへのアクセス動作の実行タイミングを示す外部アクセス実行タイミング信号として出力する外部アクセス制御部と、を備え、
前記アドレスラッチ信号のアクティブ期間は、前記外部装置から供給される外部アドレスに対応するメモリセルをアクセスするために、前記メモリセルアレイ内に含まれる複数のワード線の中から選択された１本のワード線が活性化される時間として所望される活性化時間にほぼ等しく設定され、
前記外部アクセスタイミング信号のアクティブ期間は、前記複数のワード線の中から選択されていた１本の前記ワード線の非活性化を開始した後、いずれか１本の前記ワード線の活性化を開始するまでの時間として所望されるプリチャージ時間にほぼ等しく設定されることを特徴とする。
【００１０】
上記発明のメモリ装置では、外部アクセス実行タイミング信号は、外部アクセスタイミング信号がアクティブ状態に変化するタイミングに従って非アクティブ状態となり、外部アクセスタイミング信号が非アクティブ状態に変化してアドレスラッチ信号がアクティブ状態に変化するタイミングに従ってアクティブ状態に変化する。そして、外部アクセスタイミング信号がアクティブ状態である期間（アクティブ期間）は、所望されるプリチャージ時間にほぼ等しく設定されている。従って、外部アドレスの変化に応じて外部アクセスタイミング信号がアクティブ状態となっている間に外部アドレスの変化が発生しても、スキューフリーとすることができる。
【００１１】
また、外部アドレスは、アドレスラッチ信号がアクティブ状態である期間（アクティブ期間）の間ラッチされる。そして、アドレスラッチ信号のアクティブ期間は、所望される活性化時間にほぼ等しく設定されている。従って、アドレスラッチ信号がアクティブ状態となっている間に外部アドレスの変化が発生しても、スキューフリーとすることができる。
【００１２】
さらに、アドレスラッチ信号のアクティブ期間に外部アドレスの変化が発生して外部アクセスタイミング信号がアクティブ状態に変化する場合には、リフレッシュアービタ信号が発生しないので、リフレッシュタイミング信号が発生していたとしても、リフレッシュ実行タイミング信号はアクティブ状態に変化しないためリフレッシュ動作は実行されず、外部アクセス実行タイミング信号がアクティブ状態に変化して外部アクセスが実行される。従って、アドレスラッチ信号のアクティブ期間に外部アドレスの変化が発生した場合において、リフレッシュ動作が実行されることによって外部アクセスの開始が遅延されることを防止することができる。
【００１３】
また、アドレスラッチ信号のアクティブ期間は、所望される活性化時間にほぼ等しく設定される。外部アクセスタイミング信号のアクティブ期間は、所望されるプリチャージ時間にほぼ等しく設定される。以上のようにアドレスラッチ信号のアクティブ期間および外部アクセスタイミング信号のアクティブ期間を設定することにより、アドレスラッチ信号のアクティブ期間に外部アドレスの変化が発生してから外部アクセス実行タイミング信号がアクティブ状態に変化するまでの時間を最小化することができる。
【００１４】
ここで、前記リフレッシュ制御部は、
前記リフレッシュタイミング信号を出力するリフレッシュタイマと、
前記リフレッシュアービタ信号を出力するリフレッシュアービタ部を含み、前記リフレッシュタイミング信号がアクティブ状態に変化した後に前記リフレッシュアービタ信号がアクティブ状態に変化するタイミングに従ってアクティブ状態に変化するリフレッシュ要求信号を出力するリフレッシュ要求信号発生部と、
前記リフレッシュ要求信号がアクティブ状態へ変化するタイミングに従ってアクティブ状態に変化する前記リフレッシュ実行信号を出力するリフレッシュ実行タイミング信号発生部と、を備えることが好ましい。
【００１５】
こうすれば、容易に上記発明のリフレッシュ制御部を実現することが可能となる。
【００１６】
なお、本発明は、種々の形態で実現することが可能であり、例えば、半導体メモリ装置、半導体メモリ装置の制御方法、および、半導体メモリ装置を備えた電子機器等の形態で実現することができる。
【００１７】
【発明の実施の形態】
次に、本発明の実施の形態を実施例に基づいて以下の順序で説明する。
Ａ．半導体メモリ装置の端子構成と動作状態の概要：
Ｂ．半導体メモリ装置内部の構成：
Ｃ．外部アクセスコントローラおよびリフレッシュコントローラの具体的な動作：
Ｃ１．通常動作（アドレススキュー無し）：
Ｃ２．アドレススキュー１：
Ｃ３．アドレススキュー２：
Ｃ４．アドレススキュー３：
Ｄ．電子機器への適用例：
【００１８】
Ａ．半導体メモリ装置の端子構成と動作状態の概要：
図１は、本発明の半導体メモリ装置の一実施例としてのメモリチップ１０の端子構成を示す説明図である。メモリチップ１０は、以下のような端子を有している。
【００１９】
Ａ０〜Ａ１９：アドレス入力端子（２０本），
＃ＣＳ：チップセレクト入力端子，
＃ＷＥ：ライトイネーブル入力端子，
＃ＯＥ：アウトプットイネーブル入力端子（出力許可信号入力端子），
ＩＯ０〜ＩＯ１５：入出力データ端子（１６本）。
【００２０】
なお、以下の説明では、端子名と信号名とに同じ符号を用いている。端子名（信号名）の先頭に「＃」が付されているものは、負論理であることを意味している。アドレス入力端子Ａ０〜Ａ１９と入出力データ端子ＩＯ０〜ＩＯ１５はそれぞれ複数本設けられているが、図１では簡略化されて描かれている。また、電源端子等の以下の説明で特に必要としない他の端子は省略されている。
【００２１】
このメモリチップ１０は、通常の非同期型ＳＲＡＭと同じ手順でアクセスすることが可能な仮想ＳＲＡＭ（ＶＳＲＡＭ）として構成されている。ただし、ＳＲＡＭと異なり、ダイナミック型のメモリセルが用いられているので、所定期間内にリフレッシュが必要となる。このため、メモリチップ１０の内部には、後述するリフレッシュコントローラ１００が内蔵されている。このリフレッシュコントローラ１００が本発明のリフレッシュ制御部に相当する。本明細書では、外部装置（制御装置）からのデータの読み出しや書き込みの動作を「外部アクセス」あるいは単に「アクセス」と呼び、内蔵されたリフレッシュコントローラによるリフレッシュ動作を「内部リフレッシュ」または単に「リフレッシュ」と呼ぶ場合もある。また、リフレッシュを「ＲＦ」と略す場合もある。
【００２２】
メモリチップ１０の内部には、入力されたアドレス（以下、「外部アドレス」と呼ぶ場合もある）Ａ０〜Ａ１９中のいずれか１ビット以上の変化に応じて、外部アクセスの基準となるパルス信号を出力する外部アクセスタイミング信号発生回路７０が設けられている。そして、メモリチップ１０内の回路は、外部アクセスタイミング信号発生回路７０（以下、ＡＴＤ信号発生回路）と呼ぶ）から出力される外部アクセスタイミング信号（以下、「ＡＴＤ信号」と呼ぶ場合もある）に基づいて動作する。
【００２３】
図１に示すチップセレクト信号＃ＣＳは、メモリチップ１０の動作状態を制御するための信号である。図２は、チップセレクト信号＃ＣＳの信号レベルに応じたメモリチップ１０の動作状態の区分を示す説明図である。なお、本明細書において、「Ｈレベル」は２値信号の２つのレベルのうちの「１」レベルを意味し、「Ｌレベル」は「０」レベルを意味している。
【００２４】
チップセレクト信号＃ＣＳがＬレベル（アクティブ）のときは、内部の動作状態がオペレーションモードとなり、リード／ライト・オペレーションサイクル（以下、単に「オペレーションサイクル」または「リード／ライトサイクル」とも呼ぶ）が行われる。オペレーションサイクルでは、外部アクセスの実行が可能であり、適時、内部リフレッシュが実行される。
【００２５】
チップセレクト信号＃ＣＳがＨレベルのときには、内部の動作状態がスタンバイモードとなり、スタンバイサイクルが行われる。スタンバイサイクルでは、外部アクセスの実行が禁止されるため、メモリセルアレイ内に含まれるすべてのワード線が非活性状態とされる。但し、内部リフレッシュが行われるときには、後述するようにリフレッシュコントローラ１００で発生するリフレッシュアドレスで指定されたワード線が選択されて活性化される。
【００２６】
なお、リフレッシュ動作は、オペレーションサイクルでは第１のリフレッシュモードに従って実行され、スタンバイサイクルでは第２のリフレッシュモードに従って実行される。第１のリフレッシュモードでは、リフレッシュコントローラ１００でリフレッシュタイミング信号が発生した後に、ＡＴＤ信号に同期してリフレッシュが開始される。一方、第２のリフレッシュモードでは、リフレッシュタイミング信号が発生すると直ちにリフレッシュが開始される。第２のリフレッシュモードでのリフレッシュはＡＴＤ信号と非同期に行われるので、アドレスＡ０〜Ａ１９の入力は不要である。このように、このメモリチップ１０は、２つの動作状態にそれぞれ適したリフレッシュモードに従ってリフレッシュを実行する。
【００２７】
なお、本明細書において、「ある信号がＡＴＤ信号に同期する」という文言は、その信号がＡＴＤ信号のエッジと同じ時刻に発生することを必ずしも意味している訳ではなく、ＡＴＤ信号のエッジと一定の時間的な関係を保って発生することを意味している。
【００２８】
図１に示すアドレスＡ０〜Ａ１９は、２０ビットであり、１メガワードのアドレスを指定する。また、入出力データＩＯ０〜ＩＯ１５は、１ワード分の１６ビットのデータである。すなわち、アドレスＡ０〜Ａ１９の１つの値は１６ビット（１ワード）に対応しており、一度に１６ビットの入出力データＩＯ０〜ＩＯ１５を入出力することができる。
【００２９】
オペレーションサイクルにおいては、ライトイネーブル信号＃ＷＥがＬレベルになるとライトサイクルが実行され、Ｈレベルになるとリードサイクルが実行される。また、アウトプットイネーブル信号＃ＯＥがＬレベルになると、入出力データ端子ＩＯ０〜ＩＯ１５からの出力が可能になる。
【００３０】
図３は、メモリチップ１０の動作の概要を示すタイミングチャートである。図３（ａ）〜図３（ｄ）は、外部装置からメモリチップ１０に供給される信号を示し、図３（ｅ）〜図３（ｈ）は内部で発生する信号を示している。図２に示した２つの動作状態（オペレーションモード、スタンバイモード）のいずれであるかは、図３（ａ）に示すチップセレクト信号＃ＣＳの変化に応じて、随時判断される。
【００３１】
図３の最初の３つのサイクルでは、チップセレクト信号＃ＣＳがＬレベルであるので、動作状態がオペレーションモードとなり、オペレーションサイクルが実行されている。オペレーションサイクルでは、図３（ｈ）に示すように、ＡＴＤ信号に同期して発生する外部アクセス実行タイミング信号＃ＥＸに従って読み出し（リードサイクル）または書き込み（ライトサイクル）が実行される。また、オペレーションサイクルでは、図３（ｃ）に示すライトイネーブル信号＃ＷＥのレベルに応じてリードサイクルとライトサイクルのいずれかが実行される。また、図３（ｄ）に示すアウトプットイネーブル信号＃ＯＥのレベルに応じて、具体的には、Ｌレベルになると入出力データ端子ＩＯ０〜ＩＯ１５からの出力が可能になる。図３は、第１と第３番目のサイクルでリードサイクルが、第２番目のサイクルでライトサイクルが実行されている状態を示している。
【００３２】
ただし、図３（ｆ）に示すように、２番目のサイクルでは、後述するリフレッシュコントローラ１００に含まれるリフレッシュタイマがリフレッシュタイミング信号ＲＦＴＭとして一定期間Ｈレベル（アクティブ状態）となるパルス信号を発生しているので、図３（ｇ）に示すように、３番目のサイクルにおいて、ＡＴＤ信号に同期して発生するリフレッシュ実行タイミング信号＃ＲＦに従ってリフレッシュが開始される。そして、外部アクセス実行タイミング信号＃ＥＸは、リフレッシュ実行タイミング信号＃ＲＦが非アクティブとなった後にＡＴＤ信号に同期して発生し、これに従って外部アクセスが実行される。
【００３３】
なお、ＡＴＤ信号の最短周期Ｔａｃ（すなわち、アドレスＡ０〜Ａ１９の変化の最短周期）は、このメモリチップ１０のオペレーションサイクルタイム（「オペレーションサイクル周期」とも呼ばれる）に相当する。オペレーションサイクルタイムＴａｃは、例えばランダムアクセスにおいては約５０ｎｓから約１００ｎｓの範囲の値に設定される。
【００３４】
図３の４番目以降のサイクルでは、チップセレクト信号＃ＣＳがＨレベルに立ち上がっているので、動作状態がスタンバイモードとなり、スタンバイサイクルが実行されている状態を示している。なお、スタンバイサイクルでは、リフレッシュタイミング信号ＲＦＴＭが発生すると直ちにリフレッシュ実行タイミング信号＃ＲＦが発生し、リフレッシュ実行タイミング信号＃ＲＦに従ってリフレッシュが開始される。リフレッシュタイミング信号ＲＦＴＭの発生周期Ｔｒｃは、リフレッシュサイクルタイム（「リフレッシュサイクル周期」とも呼ばれる）に相当する。リフレッシュサイクルタイムＴｒｃは、本例では、約３２μｓに設定されている。なお、図３（ｂ）に示すようにアドレスＡ０〜Ａ１９が変化しない場合には、図３（ｅ）に示すようにＡＴＤ信号は生成されない。
【００３５】
Ｂ．半導体メモリ装置内部の構成：
図４は、メモリチップ１０の内部構成を示すブロック図である。このメモリチップ１０は、入出力バッファ２０と、メモリセルアレイ３０と、アドレスバッファ４０とを備えている。アドレスバッファ４０とメモリセルアレイ３０との間には、行デコーダ５０および列デコーダ６０が設けられている。また、メモリチップ１０には、さらに、ＡＴＤ信号発生回路７０と、アドレスラッチ信号発生回路８０と、外部アクセスコントローラ９０と、リフレッシュコントローラ１００とが設けられている。
【００３６】
メモリセルアレイ３０の構成は、典型的なＤＲＡＭのメモリセルアレイと同じである。すなわち、メモリセルアレイ３０は、１トランジスタ１キャパシタ型の複数のメモリセルがマトリクス状に配列されたものである。各メモリセルには、ワード線とビット線対（データ線対とも呼ばれる）とが接続されている。なお、本例では、行方向に４０９６列、列方向に２５６×１６列（４０９６列）、すなわち、１メガワード（１６メガビット）のメモリセルがマトリクス状に配列されている。
【００３７】
アドレスバッファ４０は、外部装置から与えられた複数のアドレスを他の内部回路に供給する回路である。本例では、２０ビットのアドレス（外部アドレス）Ａ０〜Ａ１９が与えられている。アドレスバッファ回路４０は、２０ビットの外部アドレスＡ０〜Ａ１９に対応する２０個のアドレスラッチ＆アドレス遷移検出回路４２を備えている。２０個のアドレスラッチ＆アドレス遷移検出回路４２は、それぞれに入力された外部アドレスＡ０〜Ａ１９をアドレスラッチ信号発生回路８０から供給されるアドレスラッチ信号ＡＤＬＴに従ってラッチし、下位８ビットのラッチアドレスＡＤＤ０〜ＡＤＤ７を列アドレスとして列デコーダ６０に供給し、上位１２ビットのラッチアドレスＡＤＤ８〜ＡＤＤ１９を行アドレスとして行デコーダ５０に供給している。
【００３８】
行デコーダ５０は、アドレスバッファ４０から供給される１２ビットの行アドレスＡＤＤ８〜ＡＤＤ１９、または、リフレッシュコントローラ１００から供給される１２ビットのリフレッシュアドレスＲＡＤ８〜ＲＡＤ１９に従ってメモリセルアレイ３０内の４０９６本のワード線のうちの１本を選択して活性化する。なお、行アドレスＡＤＤ８〜ＡＤＤ１９とリフレッシュアドレスＲＡＤ８〜ＲＡＤ１９のいずれかの選択は、リフレッシュコントローラ１００から供給されるリフレッシュ実行タイミング信号＃ＲＦおよび外部アクセスコントローラ９０から供給される外部アクセス実行タイミング信号＃ＥＸに従って行われる。
【００３９】
列デコーダ６０は、供給される列アドレスに従ってメモリセルアレイ３０内の複数組のビット線対の中の１ワード（１６ビット）分のビット線対を同時に選択する。なお、列デコーダ６０によるビット線対の選択も、外部アクセス実行信号＃ＥＸに従って行われる。
【００４０】
従って、１２ビットの行アドレスＡＤＤ８〜ＡＤＤ１９と８ビットの列アドレスＡＤＤ０〜ＡＤＤ７とによって、１メガワード（１６メガビット）のメモリセルを有するメモリセルアレイ３０の中から１ワード（１６ビット）分のメモリセルが選択される。
【００４１】
選択されたメモリセルに対応する１ワード分のデータは、入出力バッファ２０を介して読み出され、あるいは書き込まれる。すなわち、外部装置は、メモリチップ１０に１つのアドレスＡ０〜Ａ１９を入力することにより、メモリセルアレイ３０内の１ワード分のメモリセルに同時にアクセスすることが可能である。なお、入出力バッファ２０には、図示しない読み出し回路や書き込み回路が含まれており、入出力バッファ２０とメモリセルアレイ３０との間のデータのやり取りを可能とする。また、メモリセルアレイ３０または入出力バッファ２０内には、図示しないプリチャージ回路やセンスアンプ、プリアンプなども設けられている。
【００４２】
また、アドレスバッファ４０の２０個のアドレスラッチ＆アドレス遷移検出回路４２は、それぞれに入力された外部アドレスＡ０〜Ａ１９と、それぞれに対応するラッチアドレスＡＤＤ０〜ＡＤＤ１９とに基づいてアドレスの変化を検出し、アドレス遷移検出信号ＡＴＤ０〜ＡＴＤ１９としてＡＴＤ信号発生回路７０に供給する。なお、アドレスラッチ＆アドレス遷移検出回路４２は、Ｄラッチおよび排他的論理和ゲート等の種々の論理回路を用いることに容易に構成可能である。
【００４３】
ＡＴＤ信号発生回路７０は、２０ビットのアドレス遷移検出信号ＡＴＤ０〜ＡＴＤ１９およびアドレスラッチ信号ＡＤＬＴに基づいて、一定のパルス幅を有する外部アクセスタイミング信号ＡＴＤ（ＡＴＤ信号）を出力する。
【００４４】
アドレスラッチ信号発生回路８０は、外部アクセスタイミング信号ＡＴＤに従って、一定のパルス幅を有するアドレスラッチ信号ＡＤＬＴと、アドレスラッチ信号ＡＤＬＴを一定期間遅延した遅延信号であるリフレッシュマスク信号ＡＤＬＴＤとを出力する。アドレスラッチ信号ＡＤＬＴは、アドレスバッファ４０、ＡＴＤ信号発生回路７０、および外部アクセスコントローラ９０に供給される。リフレッシュマスク信号ＡＤＬＴは、リフレッシュコントローラ１００に供給される。
【００４５】
外部アクセスコントローラ９０は、Ｒ／Ｗ信号発生回路９２と、外部アクセス実行タイミング信号発生回路９４とを備えている。Ｒ／Ｗ信号発生回路９２は、ライトイネーブル信号＃ＷＥおよびアウトプットイネーブル信号＃ＯＥに基づいて、入出力バッファ２０におけるデータの入出力を制御するための信号を出力し、メモリセルアレイ３０へのデータの書き込みあるいは読み出しを制御する。この外部アクセスコントローラ９０が本発明の外部アクセス制御部に相当する。
【００４６】
外部アクセス実行タイミング信号発生回路９４は、外部アクセスタイミング信号ＡＴＤ、アドレスラッチ信号ＡＤＬＴ、および、リフレッシュ実行タイミング信号＃ＲＦに基づいて外部アクセス実行タイミング信号＃ＥＸを出力し、行デコーダ５０および列デコーダ６０の動作を制御する。
【００４７】
リフレッシュコントローラ１００は、リフレッシュタイマ１１０と、リフレッシュアービタ回路１１２ａを含むリフレッシュ要求信号発生回路１１２と、リフレッシュアドレス発生回路１１４と、リフレッシュ実行タイミング信号発生回路１１６とを備えている。
【００４８】
リフレッシュコントローラ１００は、リフレッシュタイマ１１０から供給されるリフレッシュタイミング信号ＲＦＴＭ、ＡＴＤ信号発生回路７０から供給される外部アクセスタイミング信号ＡＴＤ（ＡＴＤ信号）、アドレスラッチ信号発生回路８０から供給されるリフレッシュマスク信号ＡＤＬＴＤ、およびチップセレクト信号＃ＣＳに基づいてリフレッシュ実行タイミング信号＃ＲＦを出力し、メモリセルアレイ３０の内部リフレッシュを制御する。
【００４９】
リフレッシュタイマ１１０は、リフレッシュタイミング信号ＲＦＴＭとして、一定のリフレッシュサイクル毎に一定期間アクティブ状態となるパルス信号を出力する。リフレッシュタイマ１１０は、例えばリングオシレータによって構成される。リフレッシュサイクルタイムＴｒｃは、上述したように約３２μｓに設定されている。
【００５０】
リフレッシュ要求信号発生回路１１２は、リフレッシュタイマ１１０から供給されるリフレッシュタイミング信号ＲＦＴＭと、リフレッシュアービタ回路１１２ａから出力されるリフレッシュアービタ信号ＡＲＢとに基づいて、リフレッシュ要求信号ＲＦＲＥＱを出力する。このリフレッシュ要求信号ＲＦＲＥＱは、リフレッシュアドレス発生回路１１４およびリフレッシュ実行タイミング信号発生回路１１６に供給される。
【００５１】
リフレッシュ実行タイミング信号発生回路１１６は、リフレッシュ要求信号ＲＦＲＥＱに従ってリフレッシュ実行タイミング信号＃ＲＦを出力する。
【００５２】
リフレッシュアドレス発生回路１１４は、リフレッシュ要求信号ＲＦＲＥＱに従って１２ビットのリフレッシュアドレスＲＡ８〜ＲＡ１９を出力する。リフレッシュアドレス発生回路１１４は、例えば１２ビットのカウンタにより構成される。
【００５３】
なお、上記各回路は、それぞれの機能を実現する一般的な種々の論理回路により容易に構成可能であり、ここではその説明を省略する。
【００５４】
Ｃ．外部アクセスコントローラおよびリフレッシュコントローラの具体的な動作：
以下では、オペレーションモードにおける外部リフレッシュコントローラ９０およびリフレッシュコントローラ１００の具体的な動作を、（１）アドレススキューが発生していない場合（通常動作）、（２）外部アクセスタイミング信号ＡＴＤがアクティブ状態の期間中にアドレススキューが発生した場合（アドレススキュー１）、（３）アドレスラッチ信号ＡＤＬＴがアクティブ状態の期間中にアドレススキューが発生した場合（アドレススキュー２）、（４）アドレスラッチ信号ＡＤＬＴが非アクティブ状態に変化した後にアドレススキューが発生した場合（アドレススキュー３）に分けて説明する。
【００５５】
なお、図３のタイミングチャートで示したように、チップセレクト信号＃ＣＳがＨレベル（非アクティブ状態）となるスタンバイモードにおいては、リフレッシュタイミング信号ＲＦＴＭがＨレベル（アクティブ状態）になると、これに応じてリフレッシュ実行タイミング信号＃ＲＦが一定期間Ｌレベル（アクティブ状態）となり、リフレッシュが実行される。
【００５６】
Ｃ１．通常動作（アドレススキューなし）：
図５は、アドレススキューが発生していない場合における各信号のタイミングチャートである。以下では、この場合における動作を「通常動作」と呼ぶ。
【００５７】
なお、オペレーションモードでは、チップセレクト信号＃ＣＳ（図５（ａ））は、Ｌレベル（アクティブ状態）となる。また、図５の時刻ｔ１からｔ２までのサイクルは、図示しない前のサイクルでリフレッシュタイミング信号ＲＦＴＭ（図５（ｉ））がＨレベル（アクティブ状態）に変化せず、リフレッシュ動作が実行されない場合を示している。そして、時刻ｔ２から時刻ｔ３までのサイクルは、時刻ｔ１からｔ２までのサイクルにおいて、リフレッシュタイミング信号ＲＦＴＭがＨレベルに変化し、これに応じてリフレッシュが実行される場合を示している。
【００５８】
外部アドレスＡ０〜Ａ１９（図５（ｂ））が変化すると、外部アクセスタイミング信号ＡＴＤ（図５（ｃ））は、これに応じてＨレベル（アクティブ状態）に変化し、自動的に一定の期間Ｔａｔｄの間Ｈレベルを維持した後Ｌレベル（非アクティブ状態）に戻る。すなわち、外部アクセスタイミング信号ＡＴＤは、一定のパルス幅Ｔａｔｄを有するパルス信号である。
【００５９】
外部アクセスタイミング信号ＡＴＤがＨレベルに変化すると、これに従って外部アクセス実行タイミング信号＃ＥＸ（図５（ｇ））がＬレベル（アクティブ状態）からＨレベル（非アクティブ状態）に変化し、時刻ｔ１よりも前のサイクルで実行されていた外部アクセスが終了する。
【００６０】
リフレッシュアービタ信号ＡＲＢ（図５（ｈ））は、外部アクセスタイミング信号ＡＴＤがＨレベルに変化すると、これに応じてＨレベル（アクティブ状態）に変化するパルス信号である。ただし、後述するように、リフレッシュマスク信号ＡＤＬＴＤがＨレベル（アクティブ状態）の場合には、外部アクセスタイミング信号ＡＴＤがＨレベルに変化しても、リフレッシュアービタ信号ＡＲＢはＨレベルには変化せず、Ｌレベル（非アクティブ状態）のままとなる。このリフレッシュマスク信号ＡＤＬＴＤは、アドレススキューが発生しない場合は、特に必要とされない信号である。
【００６１】
外部アクセスタイミング信号ＡＴＤがＬレベルに変化すると、アドレスラッチ信号ＡＤＬＴ（図５（ｄ））は、これに従ってＨレベル（アクティブ状態）に変化し、自動的に一定の期間Ｔａｄｌｔの間Ｈレベルを維持した後Ｌレベル（非アクティブ状態）に戻る。すなわち、アドレスラッチ信号ＡＤＬＴは、一定のパルス幅Ｔａｄｌｔを有するパルス信号である。
【００６２】
リフレッシュマスク信号ＡＤＬＴＤ（図５（ｅ））は、アドレスラッチ信号ＡＤＬＴを一定の期間Ｔｄだけ遅延させた信号である。
【００６３】
アドレスラッチ信号ＡＤＬＴがＨレベルに変化すると、これに従って外部アドレスＡ０〜Ａ１９がラッチされ、ラッチアドレスＡＤＤ０〜ＡＤＤ１９（図５（ｆ））が出力される。アドレスラッチ信号ＡＤＬＴがＨレベルの期間中は、外部アドレスＡ０〜Ａ１９が変化しても、ラッチアドレスＡＤＤ０〜ＡＤＤ１９は、アドレスラッチ信号ＡＤＬＴがＨレベルに変化した時点における外部アドレスを維持して変化しない。これにより、アドレスラッチ信号ＡＤＬＴがＨレベルに変化した時点における外部アドレスが外部アクセスで使用されるアドレスとして確定される。
【００６４】
時刻ｔ１からｔ２までのサイクルにおいて、アドレスラッチ信号ＡＤＬＴがＨレベルに変化すると、これに従って外部アクセス実行タイミング信号＃ＥＸがＬレベル（アクティブ状態）に変化する。外部アクセス実行タイミング信号＃ＥＸがＬレベルに変化すると、ラッチアドレスＡＤＤ０〜ＡＤＤ１９（＝”ｂ”）、すなわち、確定した外部アドレスに対応するメモリセルが選択されて、外部アクセスが実行される。そして、外部アクセス実行タイミング信号＃ＥＸは、次のサイクルにおいて、すなわち、時刻ｔ２における外部アドレスＡ０〜Ａ１９の変化に応じて外部アクセスタイミング信号ＡＴＤがＨレベルに変化すると、これに従ってＨレベルに変化する。これにより、時刻ｔ１からｔ２までのサイクルにおける外部アクセスの動作が終了する。
【００６５】
なお、時刻ｔ１からｔ２までのサイクルでは、上述したように、すなわち、時刻ｔ１よりも前の図示しないサイクルにおいてリフレッシュタイミング信号ＲＦＴＭがＨレベルに変化していないので、リフレッシュ要求信号ＲＦＲＥＱ（図５（ｊ））はＬレベル（非アクティブ状態）のままとなる。これにより、リフレッシュ実行タイミング信号＃ＲＦ（図５（ｋ））もＨレベル（非アクティブ状態）のままとなり、リフレッシュは実行されない。
【００６６】
時刻ｔ２からｔ３までのサイクルにおいても、時刻ｔ１からｔ２までのサイクルにおいてリフレッシュタイミング信号ＲＦＴＭがＨレベルに変化して、パルス信号が発生していなければ、時刻ｔ１から時刻ｔ２までのサイクルと同様に動作する。すなわち、アドレスラッチ信号ＡＤＬＴがＨレベルに変化すると、これに従って外部アクセス実行タイミング信号＃ＥＸがＬレベルに変化する。外部アクセス実行タイミング信号＃ＥＸがＬレベルに変化すると、ラッチアドレスＡＤＤ０〜ＡＤＤ１９（＝”ｃ”）、すなわち、確定した外部アドレスに対応するメモリセルが選択されて、外部アクセスが実行される。
【００６７】
しかしながら、時刻ｔ１からｔ２までのサイクルにおいて、リフレッシュタイミング信号ＲＦＴＭがＨレベルに変化するパルス信号が発生しているので、外部アクセスタイミング信号ＡＴＤがＨレベルに変化してリフレッシュアービタ信号ＡＲＢがＨレベルに変化すると、これに従ってリフレッシュ要求信号ＲＦＲＥＱはＨレベル（アクティブ状態）に変化し、一定の期間Ｔｒｑの間Ｈレベルを維持した後Ｌレベル（非アクティブ状態）に戻る。リフレッシュ要求信号ＲＦＲＥＱがＨレベルに変化すると、これに従ってリフレッシュ実行タイミング信号＃ＲＦがＬレベル（アクティブ状態）に変化し、自動的に一定の期間Ｔｒｆの間Ｌレベルを維持した後Ｈレベル（非アクティブ状態）に戻る。これにより、図示しないリフレッシュアドレスＲＡＤ８〜ＲＡＤ１９に対応するメモリセルが選択されて、リフレッシュが実行される。
【００６８】
また、上述のように、時刻ｔ２からｔ３までのサイクルにおいては、外部アクセスタイミング信号ＡＴＤがＨレベルに変化すると、これに従ってリフレッシュ実行タイミング信号＃ＲＦがＬレベルに変化する。リフレッシュ実行タイミング信号＃ＲＦがＬレベルに変化した場合、外部アクセス実行タイミング信号＃ＥＸは、アドレスラッチ信号ＡＤＬＴがＨレベルに変化しても、これに従って直ちにＬレベルに変化することはなく、リフレッシュ実行タイミング信号＃ＲＦがＨレベルに戻るのを待ってＬレベルに変化する。すなわち、リフレッシュが実行される場合には、リフレッシュが実行された後に外部アクセスが実行される。
【００６９】
ここで、外部アクセス実行タイミング信号＃ＥＸは、上述したように、外部アクセスタイミング信号ＡＴＤのＨレベルへの変化に従ってＨレベルに変化する。そして、リフレッシュが実行されない場合には、外部アクセスタイミング信号ＡＴＤのＬレベルへの変化により発生するアドレスラッチ信号ＡＤＬＴのＨレベルへの変化に従ってＬレベルに変化する。このことから、外部アクセス実行タイミング信号＃ＥＸがＨレベルに変化して再びＬレベルに変化するまでの期間Ｔｐｒは、ほぼ外部アクセスタイミング信号ＡＴＤがＨレベルである期間Ｔａｔｄにほぼ等しく設定されると言える。
【００７０】
また、この外部アクセス実行タイミング信号＃ＥＸがＨレベルに変化して再びＬレベルに変化するまでの期間Ｔｐｒは、前のサイクルで選択されていたワード線の非活性化が開始されて、次のサイクルで選択されるワード線の活性化が開始されるまでの期間である。この期間は、「プリチャージ時間」と呼ばれている。
【００７１】
従来例で説明したように、プリチャージ時間が不足するとデータ破壊が発生する場合がある。従って、外部アクセスタイミング信号ＡＴＤがＨレベルである期間Ｔａｔｄは、データ破壊を防止するために必要な所望のプリチャージ時間以上となるように設定されることが好ましい。
【００７２】
Ｃ２．アドレススキュー１：
図６は、外部アクセスタイミング信号ＡＴＤがアクティブ状態の期間中にアドレススキューが発生した場合における各信号のタイミングチャートである。図６は、時刻ｔ１１において外部アドレスＡ０〜Ａ１９（図６（ｂ））が変化（”ａ”から”ｂ”へ変化）し、これに応じて外部アクセスタイミング信号ＡＴＤ（図６（ｃ））がＨレベル（アクティブ状態）に変化している期間中の時刻ｔ１２において、外部アドレスＡ０〜Ａ１９が変化（”ｂ”から”ｃ”へ変化）するようなアドレススキューの場合を示している。
【００７３】
上述したように、外部アクセスタイミング信号ＡＴＤは、時刻ｔ１１における外部アドレスＡ０〜Ａ１９の変化に応じてＨレベルに変化し、一定期間Ｔａｔｄの経過後にＬレベルに戻る。また、外部アクセスタイミング信号ＡＴＤがＬレベルに変化すると、これに従ってアドレスラッチ信号ＡＤＬＴ（図６（ｄ））がＨレベルに変化する。これにより、アドレスラッチ信号ＡＤＬＴがＨレベルに変化する時点における外部アドレスＡ０〜Ａ１９、すなわち、時刻ｔ１２で発生した外部アドレスＡ０〜Ａ１９（＝”ｃ”）がラッチされて、ラッチアドレスＡＤＤ０〜ＡＤＤ１９として出力され、確定したアドレスとして利用される。すなわち、時刻ｔ１１で発生した外部アドレスＡ０〜Ａ１９（＝”ｂ”）は無視されて、時刻ｔ１２で発生した外部アドレスＡ０〜Ａ１９（＝”ｃ”）が確定したアドレスとして利用される。
【００７４】
また、外部アクセス実行タイミング信号＃ＥＸも、アドレスラッチ信号ＡＤＬＴのＨレベルへの変化に従ってＬレベルに変化する。外部アクセス実行タイミング信号＃ＥＸがＬレベルに変化すると、これに応じてラッチアドレスＡＤＤ０〜ＡＤＤ１９（＝”ｃ”）に対応するメモリセルが選択されて外部アクセスが開始される。
【００７５】
以上説明したように、外部アクセスタイミング信号ＡＴＤがＨレベルの期間Ｔａｔｄの間に、アドレスの変化（アドレススキュー）が発生しても、アドレススキュー発生前の外部アドレス（本例では、”ｂ”）はマスクされ、アドレススキュー発生後の外部アドレス（本例では”ｃ”）がラッチされ、これにより確定されたアドレスに対応するメモリセルが選択されて外部アクセスが実行される。すなわち、外部アクセスタイミング信号ＡＴＤがＨレベルである期間Ｔａｔｄの間にアドレススキューが発生する場合には、これをマスクして通常動作と同様の動作とすることができる。
【００７６】
ここで、アドレススキューが発生しても通常動作となるようにするという点を考えるならば、外部アクセスタイミング信号ＡＴＤがＨレベルである期間、すなわち、外部アクセスタイミング信号ＡＴＤのパルス幅Ｔａｔｄを、上述した所望のプリチャージ時間よりもできる限り長くすることが好ましい。しかしながら、このパルス幅Ｔａｔｄが長くなるほど、外部アドレスが変化し、外部アクセス実行タイミング信号＃ＥＸがアクティブ状態に変化して、外部アクセスが開始されるまでの時間（以下、「アクセス時間」と呼ぶ）が長くなる。従って、アクセス時間の点を考えると、このパルス幅Ｔａｔｄをあまり長くするのは好ましくないと言える。なお、外部アクセスタイミング信号ＡＴＤのパルス幅Ｔａｔｄの設定についてはさらに後述する。
【００７７】
Ｃ３．アドレススキュー２：
図７は、アドレスラッチ信号ＡＤＬＴがアクティブ状態の期間中にアドレススキューが発生した場合における各信号のタイミングチャートである。図７は、時刻ｔ２１において外部アドレスＡ０〜Ａ１９（図７（ｂ））が変化（”ａ”から”ｂ”へ変化）し、これに応じてアドレスラッチ信号ＡＤＬＴがＨレベル（アクティブ状態）に変化している期間Ｔａｄｌｔ中の時刻ｔ２２において、外部アドレスＡ０〜Ａ１９が変化（”ｂ”から”ｃ”へ変化）するようなアドレススキューの場合を示している。
【００７８】
上述したように、外部アクセスタイミング信号ＡＴＤは、時刻ｔ２１における外部アドレスＡ０〜Ａ１９の変化に応じてＨレベルに変化し、一定期間Ｔａｔｄの経過後にＬレベルに戻る。また、外部アクセスタイミング信号ＡＴＤがＬレベルに変化すると、これに従ってアドレスラッチ信号ＡＤＬＴ（図７（ｄ））がＨレベルに変化する。これにより、アドレスラッチ信号ＡＤＬＴがＨレベルに変化する時点における外部アドレスＡ０〜Ａ１９、すなわち、時刻ｔ２１で発生した外部アドレスＡ０〜Ａ１９（＝”ｂ”）がラッチされて、ラッチアドレスＡＤＤ０〜ＡＤＤ１９として出力され、確定したアドレスとして利用される。
【００７９】
また、外部アクセス実行タイミング信号＃ＥＸは、アドレスラッチ信号ＡＤＬＴのＨレベルへの変化に従ってＬレベルに変化する。外部アクセス実行タイミング信号＃ＥＸがＬレベルに変化すると、これに応じてラッチアドレスＡＤＤ０〜ＡＤＤ１９（＝”ｂ”）に対応するメモリセルが選択されて外部アクセスが開始される。
【００８０】
時刻ｔ２２において外部アドレスＡ０〜Ａ１９が変化しても、外部アクセスタイミング信号ＡＴＤはこれに応じて直ちにＨレベルに変化するわけではない。外部アクセスタイミング信号ＡＴＤは、アドレスラッチ信号ＡＤＬＴがＬレベルに変化した時点で、外部アドレスＡ０〜Ａ１９の変化を検出してＨレベルに変化し、一定期間Ｔａｔｄの経過後にＬレベルに戻る。上述したように、外部アクセスタイミング信号ＡＴＤがＨレベルに変化すると、外部アクセス実行タイミング信号＃ＥＸがＨレベルとされて、時刻ｔ２１において発生していた外部アドレスＡ０〜Ａ１９（＝”ｂ”）に対応するメモリセルへの外部アクセスが終了される。
【００８１】
そして、外部アクセスタイミング信号ＡＴＤがＬレベルに変化すると、これに従って通常の動作と同様の動作が開始される。具体的には、アドレスラッチ信号ＡＤＬＴがＨレベルに変化し、時刻ｔ２２で発生した外部アドレスＡ０〜Ａ１９（＝”ｃ”）がラッチされて、ラッチアドレスＡＤＤ０〜ＡＤＤ１９として出力され、確定したアドレスとして利用される。
【００８２】
また、外部アクセス実行タイミング信号＃ＥＸも、アドレスラッチ信号ＡＤＬＴのＨレベルへの変化に従ってＬレベルに変化する。外部アクセス実行タイミング信号＃ＥＸがＬレベルに変化すると、これに応じてラッチアドレスＡＤＤ０〜ＡＤＤ１９（＝”ｃ”）に対応するメモリセルが選択されて外部アクセスが開始される。
【００８３】
また、リフレッシュアービタ信号ＡＲＢ（図７（ｈ））は、通常動作においては、外部アクセスタイミング信号ＡＴＤのＨレベルへの変化に従って発生する。しかしながら、時刻ｔ２２における外部アドレスＡ０〜Ａ１９の変化のように、アドレスラッチ信号ＡＤＬＴがＨレベルの期間Ｔａｄｌｔの間にアドレススキューが発生している場合には、リフレッシュアービタ信号ＡＲＢは、リフレッシュマスク信号ＡＤＬＴＤ（図７（ｅ））によってマスクされる。このリフレッシュマスク信号ＡＤＬＴＤとしては、アドレスラッチ信号ＡＤＬＴを遅延した信号を利用することができる。
【００８４】
ここで、図７に破線で示すように、リフレッシュアービタ信号ＡＲＢ（図７（ｈ））がマスクされないと仮定する。リフレッシュタイミング信号ＲＦＴＭ（図７（ｉ））のＨレベルへの変化が発生していた場合、リフレッシュアービタ信号ＡＲＢの発生に応じて、リフレッシュ要求信号ＲＦＲＥＱ（図７（ｊ））がＨレベルに変化する。リフレッシュ要求信号ＲＦＲＥＱがＨレベルに変化すると、これに従ってリフレッシュ実行タイミング信号＃ＲＦ（図７（ｋ））がＬレベルに変化し、リフレッシュが実行される。リフレッシュが実行された場合、外部アクセス実行タイミング信号＃ＥＸは、アドレスラッチ信号ＡＤＬＴのＬレベルへの変化に従ってＬレベルに変化するわけではなく、リフレッシュの終了後、すなわち、リフレッシュ実行タイミング信号＃ＲＦがＨレベルに変化すると、これに従ってＬレベルに変化することになる。
【００８５】
従って、上記のようなアドレススキューが発生した場合において、リフレッシュアービタ信号ＡＲＢが発生してリフレッシュが実行される場合のアクセス時間は、図５で説明した通常動作において、リフレッシュが実行される場合のアクセス時間に比べて、アドレススキューの発生前の外部アクセスが実行される期間Ｔｅｘを待つ分だけ長くなる。
【００８６】
しかしながら、本例のメモリチップ１０は、以下に説明する３つの対応により、上述のようなアドレススキューの発生によって長くなってしまうアクセス時間の短縮化が図られている。
【００８７】
（１）第１の対応
上述のようなアドレススキューが発生した場合、リフレッシュアービタ信号ＡＲＢをマスクすることとしている。これにより、仮にリフレッシュタイミング信号ＲＦＴＭのＨレベルへの変化が発生していた場合でも、リフレッシュ要求信号ＲＦＲＥＱはＨレベルとはならず、リフレッシュ実行タイミング信号＃ＲＦもＬレベルとはならない。これにより、上述したように、アドレスラッチ信号ＡＤＬＴがＨレベルの期間Ｔａｄｌｔの間に、外部アドレスＡ０〜Ａ１９が変化するようなアドレススキューが発生している場合には、リフレッシュは実行されず、外部アクセスタイミング信号ＡＴＤの発生に応じて外部アクセスが実行される。従って、リフレッシュが実行されない分だけアクセス時間を短縮することが可能である。
【００８８】
（２）第２の対応
上述したように、アドレスラッチ信号ＡＤＬＴがＨレベルの期間Ｔａｄｌｔの間に、外部アドレスＡ０〜Ａ１９が変化するようなアドレススキューが発生している場合には、この期間Ｔａｄｌｔにほぼ等しい期間Ｔｅｘの間、外部アクセス実行タイミング信号＃ＥＸがＬレベルとなって、アドレススキュー発生前の外部アドレスＡ０〜Ａ１９（＝”ｂ”）に対応するメモリセルの外部アクセスが開始されてしまう。
【００８９】
従来例で説明したように、外部アクセスが開始されて、選択されたアドレスに対応するワード線が活性化される場合の活性化時間が不十分であるとデータ破壊が発生する場合がある。従って、アドレススキュー発生前の外部アドレスＡ０〜Ａ１９（＝”ｂ”）に対応するメモリセルの外部アクセスが実行される期間Ｔｅｘ、すなわち、アドレスラッチ信号ＡＤＬＴがＨレベルの期間Ｔａｄｌｔは、データ破壊を防止するために必要な所望の活性化時間以上となるように設定されることが好ましい。こうすれば、アドレスラッチ信号ＡＤＬＴがＨレベルの期間Ｔａｄｌｔの間に、外部アドレスＡ０〜Ａ１９が変化するようなアドレススキューが発生しても、データ破壊を防止することができる。
【００９０】
また、アドレスラッチ信号ＡＤＬＴがＨレベルの期間Ｔａｄｌｔは長ければ長いほど、この間に発生したアドレススキューによるデータ破壊を防止することが可能となる。
【００９１】
しかしながら、アドレスラッチ信号ＡＤＬＴがＨレベルの期間Ｔａｄｌｔが長くなるほど、外部アクセス実行タイミング信号＃ＥＸがＬレベルに変化する時間が遅くなって、時刻ｔ２２で発生した外部アドレスＡ０〜Ａ１９（＝”ｃ”）に対するアクセス時間が長くなることになる。
【００９２】
そこで、上述したアドレスラッチ信号ＡＤＬＴがＨレベルの期間Ｔａｄｌｔの間に、外部アドレスＡ０〜Ａ１９が変化するようなアドレススキューが発生した場合のアクセス時間の短縮化を図るために、アドレスラッチ信号ＡＤＬＴがＨレベルである期間、すなわち、アドレスラッチ信号ＡＤＬＴのパルス幅Ｔａｄｌｔは、所望の活性化時間にほぼ等しい時間に設定されている。なお、「所望の活性化時間にほぼ等しい時間」とは、所望の活性化時間よりも短くならない範囲で可能な限り短い時間を意味しており、理想的には所望の活性化時間に等しい時間である。
【００９３】
これにより、アドレススキュー発生までの外部アドレスに対する外部アクセスに必要な時間を最小化することができるので、可能な限りアクセス時間を短縮することが可能である。
【００９４】
（３）第３の対応：
アドレススキュー発生前の外部アドレスＡ０〜Ａ１９（＝”ｂ”）に対する外部アクセスの期間Ｔｅｘの終了により外部アクセス実行タイミング信号＃ＥＸがＨレベルに変化した後、再びＬレベルに変化して、アドレススキュー発生後の外部アドレスＡ０〜Ａ１９（＝”ｃ”）に対する外部アクセスが開始されるまでの期間Ｔｐｒ、すなわち、外部アクセスタイミング信号ＡＴＤがＨレベルである期間Ｔａｔｄは、上述したように、データ破壊を防止するために必要な所望のプリチャージ時間以上となるように設定されることが好ましい。
【００９５】
また、上述したように、外部アクセスタイミング信号ＡＴＤがＨレベルである期間、すなわち、外部アクセスタイミング信号ＡＴＤのパルス幅Ｔａｄｌｔは長ければ長いほど、この間に発生したアドレススキューによるデータ破壊を防止することが可能となる。
【００９６】
しかしながら、外部アクセスタイミング信号ＡＴＤがＨレベルである期間Ｔａｔｄが長くなるほど、外部アクセス実行タイミング信号＃ＥＸがＬレベルに変化する時間が遅くなる。このため、時刻ｔ２２で発生した外部アドレスＡ０〜Ａ１９（＝”ｃ”）に対するアクセス時間が長くなることになる。
【００９７】
そこで、上述したアドレスラッチ信号ＡＤＬＴがＨレベルの期間Ｔａｄｌｔの間に、外部アドレスＡ０〜Ａ１９が変化するようなアドレススキューが発生した場合のアクセス時間の短縮化を図るために、外部アクセスタイミング信号ＡＴＤがＨレベルである期間、すなわち、外部アクセスタイミング信号ＡＴＤのパルス幅Ｔａｔｄは、所望のプリチャージ時間にほぼ等しい時間に設定されることが好ましい。なお、「所望のプリチャージ時間にほぼ等しい時間」とは、所望のプリチャージ時間よりも短くならない範囲で可能な限り短い時間を意味しており、理想的には所望のプリチャージ時間に等しい時間である。
【００９８】
これにより、アドレススキュー発生までの外部アドレスに対する外部アクセスに必要な時間を最小化することができるので、可能な限りアクセス時間を短縮することが可能である。
【００９９】
Ｃ４．アドレススキュー３：
アドレスラッチ信号ＡＤＬＴが非アクティブ状態に変化した後にアドレススキューが発生する場合は、通常のアドレススキューが発生しない場合（通常動作）と同様の動作となる。
【０１００】
以上説明したように、本例のメモリチップ１０は、アドレススキューフリーとすることができる。また、アドレスラッチ信号ＡＤＬＴがアクティブ状態である期間、すなわち、アドレスがラッチされている期間の間にアドレススキューが発生した場合は、既にリフレッシュタイミング信号ＲＦＴＭが発生していたとしても、リフレッシュを実行させないようにすることができる。これにより、アドレススキューが発生しない場合におけるアクセス時間よりも、アドレススキューが発生した場合のアクセス時間が長くなってしまうことを防止することができる。
【０１０１】
Ｄ．電子機器への適用例：
図８は、本発明による半導体メモリ装置を利用した電子機器の一実施例としての携帯電話機の斜視図である。この携帯電話機７００は、本体部７１０と、蓋部７２０とを備えている。本体部７１０には、キーボード７１２と、液晶表示部７１４と、受話部７１６と、本体アンテナ部７１８とが設けられている。また、蓋部７２０には、送話部７２２が設けられている。
【０１０２】
図９は、図８の携帯電話機７００の電気的構成を示すブロック図である。ＣＰＵ７３０には、バスラインを介して、キーボード７１２と、液晶表示部７１４を駆動するためのＬＣＤドライバ７３２と、ＳＲＡＭ７４０と、ＶＳＲＡＭ７４２と、ＥＥＰＲＯＭ７４４とが接続されている。
【０１０３】
ＳＲＡＭ７４０は、例えば高速なキャッシュメモリとして利用される。また、ＶＳＲＡＭ７４２は、例えば画像処理用の作業メモリとして利用される。このＶＳＲＡＭ７４２（擬似ＳＲＡＭあるいは仮想ＳＲＡＭと呼ばれる）としては、上述したメモリチップ１０を採用することができる。ＥＥＰＲＯＭ７４４は、携帯電話機７００の各種の設定値を格納するために利用される。
【０１０４】
携帯電話機７００の動作を一時的に停止させるときには、ＶＳＲＡＭ７４２をスヌーズ状態に維持しておくことができる。こうすれば、ＶＳＲＡＭ７４２が内部リフレッシュを自動的に行うので、ＶＳＲＡＭ７４２内のデータを消失させずに保持しておくことが可能である。特に、本実施例のメモリチップ１０は比較的大容量なので、画像データなどの大量のデータを長時間保持し続けることができるという利点がある。
【０１０５】
なお、この発明は上記の実施例や実施形態に限られるものではなく、その要旨を逸脱しない範囲において種々の態様において実施することが可能である。
【図面の簡単な説明】
【図１】本発明の半導体メモリ装置の一実施例としてのメモリチップ１０の端子構成を示す説明図である。
【図２】チップセレクト信号＃ＣＳの信号レベルに応じたメモリチップ１０の動作状態の区分を示す説明図である。
【図３】メモリチップ１０の動作の概要を示すタイミングチャートである。
【図４】メモリチップ１０の内部構成を示すブロック図である。
【図５】アドレススキューが発生していない場合における各信号のタイミングチャートである。
【図６】外部アクセスタイミング信号ＡＴＤがアクティブ状態の期間中にアドレススキューが発生した場合における各信号のタイミングチャートである。
【図７】アドレスラッチ信号ＡＤＬＴがアクティブ状態の期間中にアドレススキューが発生した場合における各信号のタイミングチャートである。
【図８】本発明による半導体メモリ装置を利用した電子機器の一実施例としての携帯電話機の斜視図である。
【図９】図８の携帯電話機７００の電気的構成を示すブロック図である。
【符号の説明】
１０…メモリチップ
２０…入出力バッファ
３０…メモリセルアレイ
４０…アドレスバッファ
４２…アドレスラッチ＆アドレス遷移検出回路
５０…行デコーダ
６０…列デコーダ
７０…外部アクセスタイミング信号発生回路（ＡＴＤ信号発生回路）
８０…アドレスラッチ信号発生回路
９０…外部アクセスコントローラ
９２…Ｒ／Ｗ信号発生回路
９４…外部アクセス実行タイミング信号発生回路
１００…リフレッシュコントローラ
１１０…リフレッシュタイマ
１１２…リフレッシュ要求信号発生回路
１１２ａ…リフレッシュアービタ回路
１１４…リフレッシュアドレス発生回路
１１６…リフレッシュ実行タイミング信号発生回路
７００…携帯電話機
７１０…本体部
７２０…蓋部
７２２…送話部
７１２…キーボード
７１４…液晶表示部
７１６…受話部
７１８…本体アンテナ部
７３０…ＣＰＵ
７３２…ＬＣＤドライバ
７４０…ＳＲＡＭ
７４２…ＶＳＲＡＭ
７４４…ＥＥＰＲＯＭ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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