(57)【要約】【課題】本発明は集積回路の微細化への影響を抑え、ＭＯＳＦＥＴの低抵抗化を図る半導体装置を提供することを目的とする。【解決手段】ｐ型シリコン基板１の表面にｎ型ウェル領域３，ｐ型ウェル領域４を形成し、このウェル領域３，４間を素子分離絶縁膜２によって分離している。ウェル領域３，４上にゲート絶縁膜６を介して多結晶シリコンからなるゲート電極７が形成され、このゲート電極７の側面にはゲート側壁絶縁膜１４が形成されている。ｎ型ウェル領域３及びｐ型ウェル領域４表面のゲート電極７の左右にはそれぞれｐ型半導体領域１７及びｎ型半導体領域１８が形成されている。ｐ型半導体領域１７並びにｎ型半導体領域１８表面及びゲート電極７上面にはシリサイド層２１が形成されている。素子分離絶縁膜２上にはゲート電極８が形成されており、このゲート電極８には上面及び側面にシリサイド層２１が形成されている。【選択図】　図１
2004039705.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
この半導体基板の表面に形成された一導電型の半導体領域と、
この一導電型の半導体領域に隣接する半導体基板上に形成された第１のゲート電極と、
前記半導体基板の表面に前記一導電型の半導体領域と隣接して形成された素子分離絶縁膜と、
この素子分離絶縁膜上に形成された第２のゲート電極とを具備し、
前記第２のゲート電極の比抵抗は、前記第１のゲート電極の比抵抗よりも低いことを特徴とする半導体装置。
【請求項２】
半導体基板と、
この半導体基板の表面に形成された一導電型の半導体領域と、
この一導電型の半導体領域に隣接する半導体基板上に形成された第１のゲート電極と、
この第１のゲート電極の側面に形成されたゲート側壁絶縁膜と、
前記半導体基板の表面に前記一導電型の半導体領域と隣接して形成された素子分離絶縁膜と、
この素子分離絶縁膜上に形成された第２のゲート電極と、
前記素子分離絶縁膜上であって、前記第２のゲート電極の側面に形成された金属又はシリサイド層とを具備したことを特徴とする半導体装置。
【請求項３】
半導体基板と、
この半導体基板の表面に形成された一導電型の半導体領域と、
この一導電型の半導体領域に隣接する半導体基板上に形成された第１のゲート電極と、
この第１のゲート電極の側面に形成されたゲート側壁絶縁膜と、
前記半導体基板の表面に前記一導電型の半導体領域と隣接して形成された素子分離絶縁膜と、
この素子分離絶縁膜上に形成された第２のゲート電極と、
前記素子分離絶縁膜上であって、前記第２のゲート電極の上面及び側面に形成された金属又はシリサイド層とを具備したことを特徴とする半導体装置。
【請求項４】
前記一導電型の半導体領域は、ウェル領域に形成されていることを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
【請求項５】
半導体基板と、
この半導体基板の表面に形成された第１及び第２の素子分離絶縁膜と、
この第１の素子分離絶縁膜上に形成された第１のゲート電極と、
この第１のゲート電極の側面に形成されたゲート側壁絶縁膜と、
前記第２の素子分離絶縁膜上に形成された第２のゲート電極と、
前記第２の素子分離絶縁膜上であって、前記第２のゲート電極の側面に形成された金属又はシリサイド層とを具備したことを特徴とする半導体装置。
【請求項６】
半導体基板と、
この半導体基板の表面に形成された第１及び第２の素子分離絶縁膜と、
この第１の素子分離絶縁膜上に形成された第１のゲート電極と、
この第１のゲート電極の側面に形成されたゲート側壁絶縁膜と、
前記第２の素子分離絶縁膜上に形成された第２のゲート電極と、
前記第２の素子分離絶縁膜上であって、前記第２のゲート電極の上面及び側面に形成された金属又はシリサイド層とを具備したことを特徴とする半導体装置。
【請求項７】
半導体基板と、
この半導体基板の表面に形成された素子分離絶縁膜と、
この素子分離絶縁膜上に形成され、側面の一部領域がゲート側壁絶縁膜で覆われ、側面の残りの領域に金属又はシリサイド層が形成されているゲート電極とを具備することを特徴とする半導体装置。
【請求項８】
前記ゲート電極に対するコンタクトを具備し、
前記側面の一部領域は、前記コンタクト周縁のゲート電極の側面の領域であることを特徴とする請求項７記載の半導体装置。
【請求項９】
半導体基板と、
この半導体基板の表面に形成された第１導電型ウェル領域と、
前記半導体基板の表面に前記第１導電型ウェル領域と隣接して形成された第２導電型ウェル領域と、
前記第１導電型ウェル領域の表面に形成された第２導電型の半導体領域と、
前記第２導電型ウェル領域の表面に形成された第１導電型の半導体領域と、
前記第２導電型の半導体領域と前記第１導電型の半導体領域との間に形成された素子分離絶縁膜と、
前記第１導電型ウェル領域、前記第２導電型ウェル領域及び前記素子分離絶縁膜上に形成された共通ゲート電極とを具備し、
この共通ゲート電極の側面は、前記第１導電型ウェル領域及び前記第２導電型ウェル領域上にはゲート側壁絶縁膜が形成され、前記素子分離絶縁膜上には金属又はシリサイド層が形成されていることを特徴とする半導体装置。
【請求項１０】
前記ゲート電極の上面は、金属又はシリサイド層が形成されていることを特徴とする請求項７乃至請求項９のいずれかに記載の半導体装置。
【請求項１１】
前記金属又はシリサイド層は、自己整合的に形成されていることを特徴とする請求項２乃至請求項１０のいずれかに記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＬＤＤ−ＭＯＳＦＥＴ（Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ−　Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）構造を有した半導体装置に関する。
【０００２】
【従来の技術】
通常、半導体領域上のゲート電極を形成する際、配線や抵抗等に用いるため素子分離絶縁膜上にもゲート電極が同時に形成される。これらのゲート電極の形成工程について図１２〜図１３を用いて説明する。
【０００３】
図１２（ａ）に示す構造は、シリコン基板１０１上にＳＴＩ（ＳｈａｌｌｏｗＴｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ）からなる素子分離絶縁膜１０２を形成し、その後ウェル領域１０３，１０４の形成、ゲート電極１０７，１０８の形成、ソース及びドレインエクステンション１０９，１１０の形成、ゲート側壁絶縁膜１１４の形成、高濃度不純物領域１１５，１１６の形成の工程によって形成されている。
【０００４】
次に図１２（ｂ）に示すように、ゲート電極１０７，１０８、半導体領域１１７，１１８及び素子分離領域１０２上にＴｉやＣｏなどの金属膜１２０を堆積する。
【０００５】
次に図１２（ｃ）に示すように熱処理を行う。ゲート電極１０７，１０８の上面及び半導体領域１１７，１１８上におけるシリコンは、前記金属膜１２０と触れ合っているので熱処理によってシリサイド反応を起してシリサイド層１２１を形成する。
【０００６】
次に図１３（ｄ）に示すように堆積した金属膜１２０、即ち未反応の金属膜１２０のみを選択的に取り除く。
【０００７】
図１３（ｅ）に示すように、層間絶縁膜１２２の堆積、コンタクト１２３及び配線の形成を行い、更にこれらの工程を繰り返すことによって半導体素子を形成する。
【０００８】
【発明が解決しようとする課題】
しかし、上記図１２（ｃ）で形成されるシリサイド層１２１はシリコンと触れ合った部分しか形成されない。つまり、ゲート電極１０７，１０８の側面はゲート側壁絶縁膜１０２に覆われているためにシリサイド層１２１は形成されず、上面のみにシリサイド層１２１が形成されるだけである。
【０００９】
上面のみにしかシリサイド層１２１が形成されないと集積回路の微細化が進みゲート電極１０８が細くなるにつれてシリサイド層１２１の成膜面積も小さくなる。またその結果、比抵抗の低いシリサイド層１２１の不成膜を生じてゲート電極１０８の抵抗値が上昇することになる。
【００１０】
更に、不純物層形成時の異なるイオン種の打ち込みによって、シリコンがシリサイド反応を起しにくくなることや、集積回路の微細化が進みゲート電極が細かくなること等によってゲート電極１０８上面のシリサイド層１２１の成膜面積が小さくなる。
【００１１】
このような場合、製造工程におけるダスト等の影響により部分的にシリサイド層１２１の不成膜が起こることによって、ゲート電極１０８全体の抵抗値が上昇し抵抗値のばらつきも大きな問題となる。
【００１２】
なお、集積回路の微細化によって半導体領域１１７，１１８と素子分離絶縁膜１０２上のゲート側壁絶縁膜１１４間の距離が接近するにつれて、半導体領域１１７，１１８のＪｕｎｃｔｉｏｎ　Ｌｅａｋ電流が増加する。これは、素子分離絶縁膜１０２上のゲート側壁絶縁膜１１４により、半導体領域１１７，１１８と素子分離絶縁膜１０２の界面での結晶欠陥が誘起するためと考えられる。
【００１３】
また、集積回路の微細化が進み図１４のように素子分離絶縁膜１０２上のゲート電極１０８ａに形成されたゲート側壁絶縁膜１１４ａが半導体領域１１７上まで覆うようになると、半導体領域１１７上に形成するはずのシリサイド層１２１が形成されなくなる。
【００１４】
この事態を防ぐために半導体領域１１７，１１８と素子分離絶縁膜１０２上のゲート電極１０８に形成されたゲート側壁絶縁膜１１４が重ならないようにマージンを取ると、集積回路の微細化の妨げになる。
【００１５】
そこで、本発明は集積回路の微細化への影響を抑え、ＭＯＳＦＥＴの低抵抗化を図る半導体装置を提供することを目的とする。
【００１６】
【課題を解決するための手段】
上記課題を解決するために本発明は、半導体基板と、この半導体基板の表面に形成された一導電型の半導体領域と、この一導電型の半導体領域に隣接する半導体基板上に形成された第１のゲート電極と、前記半導体基板の表面に前記一導電型の半導体領域と隣接して形成された素子分離絶縁膜と、この素子分離絶縁膜上に形成された第２のゲート電極とを具備し、前記第２のゲート電極の比抵抗は、前記第１のゲート電極の比抵抗よりも低いことを特徴とする半導体装置を提供する。
【００１７】
また、半導体基板と、この半導体基板の表面に形成された一導電型の半導体領域と、この一導電型の半導体領域に隣接する半導体基板上に形成された第１のゲート電極と、この第１のゲート電極の側面に形成されたゲート側壁絶縁膜と、前記半導体基板の表面に前記一導電型の半導体領域と隣接して形成された素子分離絶縁膜と、この素子分離絶縁膜上に形成された第２のゲート電極と、前記素子分離絶縁膜上であって、前記第２のゲート電極の側面に形成された金属又はシリサイド層とを具備したことを特徴とする半導体装置を提供する。
【００１８】
また、半導体基板と、この半導体基板の表面に形成された一導電型の半導体領域と、この一導電型の半導体領域に隣接する半導体基板上に形成された第１のゲート電極と、この第１のゲート電極の側面に形成されたゲート側壁絶縁膜と、前記半導体基板の表面に前記一導電型の半導体領域と隣接して形成された素子分離絶縁膜と、この素子分離絶縁膜上に形成された第２のゲート電極と、前記素子分離絶縁膜上であって、前記第２のゲート電極の上面及び側面に形成された金属又はシリサイド層とを具備したことを特徴とする半導体装置を提供する。
【００１９】
また、半導体基板と、この半導体基板の表面に形成された第１及び第２の素子分離絶縁膜と、この第１の素子分離絶縁膜上に形成された第１のゲート電極と、この第１のゲート電極の側面に形成されたゲート側壁絶縁膜と、前記第２の素子分離絶縁膜上に形成された第２のゲート電極と、前記第２の素子分離絶縁膜上であって、前記第２のゲート電極の側面に形成された金属又はシリサイド層とを具備することを特徴とする半導体装置を提供する。
【００２０】
また、半導体基板と、この半導体基板の表面に形成された第１及び第２の素子分離絶縁膜と、この第１の素子分離絶縁膜上に形成された第１のゲート電極と、この第１のゲート電極の側面に形成されたゲート側壁絶縁膜と、前記第２の素子分離絶縁膜上に形成された第２のゲート電極と、前記第２の素子分離絶縁膜上であって、前記第２のゲート電極の上面及び側面に形成された金属又はシリサイド層とを具備することを特徴とする半導体装置を提供する。
【００２１】
また、半導体基板と、この半導体基板の表面に形成された素子分離絶縁膜と、この素子分離絶縁膜上に形成され、側面の一部領域がゲート側壁絶縁膜で覆われ、側面の残りの領域に金属又はシリサイド層が形成されているゲート電極とを具備することを特徴とする半導体装置を提供する。
【００２２】
上記解決手段によって、素子分離絶縁膜上に形成されたゲート電極の側面に金属膜又はシリサイド層が形成されているので、ゲート電極の抵抗値の上昇を抑えることができる。また、ゲート電極表面の金属膜又はシリサイド層の成膜面積が大きくなるので、製造過程におけるダスト等の影響による不成膜による抵抗値のばらつきを抑えることができる。さらに、ゲート電極の側面にゲート側壁絶縁膜がないので、集積回路の微細化にも有益である。
【００２３】
【発明の実施の形態】
本発明の実施形態の一例について図を参照しながら説明する。
【００２４】
［第１の実施形態］図１は本発明の第１の実施形態に係る半導体装置の構造を示した断面図である。
【００２５】
図１に示す半導体装置は、例えばｐ型シリコン基板１の表面にｎ型ウェル領域３，ｐ型ウェル領域４を形成し、このウェル領域３，４間を素子分離絶縁膜２によって分離している。ウェル領域３，４上にはそれぞれＭＯＳＦＥＴ５が形成されている。
【００２６】
ウェル領域３，４上にゲート絶縁膜６を介して多結晶シリコンからなるゲート電極７が形成されている。このゲート電極７及びゲート絶縁膜６の側面にはゲート側壁絶縁膜１４が形成されている。ｎ型ウェル領域３表面にはゲート電極７の左右にｐ型半導体領域１７が形成されており、ｐ型ウェル領域４表面にはゲート電極７の左右にｎ型半導体領域１８が形成されている。
【００２７】
また、ｐ型半導体領域１７、ｎ型半導体領域１８はそれぞれ高濃度不純物層１５（ｐ＋型），１６（ｎ＋型）からなるソース及びドレインと、このソース端及びドレイン端に形成された低濃度不純物層９（ｐ−型），１０（ｎ−型）からなるエクステンション部から構成されている。ｐ型半導体領域１７表面、ｎ型半導体領域１８表面及びゲート電極７上面にはシリサイド層２１が形成されている。
【００２８】
また、任意のＭＯＳＦＥＴから延在して素子分離絶縁膜２上にもゲート電極８が形成されている。このゲート電極８には上面及び側面にシリサイド層２１が形成されている。
【００２９】
これらＭＯＳＦＥＴ５及び素子分離絶縁膜２上に層間絶縁膜２２が形成され、この層間絶縁膜２２にはゲート電極７，８のコンタクト２３が形成されている。
【００３０】
図２〜図５は図１に示す半導体装置の製造方法を表したものである。
【００３１】
先ず、図２（ａ）に示すように、シリコン基板１上にトレンチ溝を形成し、このトレンチ溝に絶縁膜を埋め込むことによって素子分離絶縁膜２を形成する。
【００３２】
次に図２（ｂ）に示すように、シリコン基板１が露出した領域に不純物をイオン注入し、ウェル領域３，４を形成する。
【００３３】
次に図２（ｃ）に示すように、図２（ｂ）において形成したウェル領域３，４上にゲート絶縁膜６を介したゲート電極７を形成する。また、素子分離絶縁膜２上にもゲート電極８を形成する。
【００３４】
次に図３（ｄ）に示すように、図２（ｃ）において形成したゲート電極７をマスクにして不純物をイオン注入し、ウェル領域３，４の表面に低濃度不純物領域９，１０を形成する。
【００３５】
次に図３（ｅ）に示すように、ゲート電極７，８、低濃度不純物領域９，１０及び素子分離絶縁膜２上に酸化シリコン１１，窒化シリコン１２，酸化シリコン１３を順次形成し、酸化シリコン１３を異方性エッチングによりエッチバックしてゲート電極７，８側面のみに残す。更に窒化シリコン１２，酸化シリコン１１をエッチング除去することによって、図２（ｃ）において形成したゲート絶縁膜６及びゲート電極７並びにゲート電極８の側面にゲート側壁絶縁膜１４を形成する。なお、ゲート側壁絶縁膜１４は本実施形態のように絶縁膜１１，１２，１３からなる３層構造に限らず、１層又は２層若しくは４層以上の絶縁膜から形成されてもよい。
【００３６】
次に図３（ｆ）に示すように、図２（ｃ）及び図３（ｅ）において形成したゲート電極７及びゲート側壁絶縁膜１４をマスクとして、低濃度不純物領域９，１０上に不純物をイオン注入し、高濃度不純物領域１５，１６を形成する。この低濃度不純物領域９，１０及び高濃度不純物領域１５，１６はイオン注入及びアニールによって形成され、これらを合わせて一導電型の半導体領域１７，１８を構成する。
【００３７】
次に図４（ｇ）に示すように、ゲート電極７，８、一導電型の半導体領域１７，１８及び素子分離絶縁膜２上にレジスト１９を形成し、このレジスト１９を素子分離絶縁膜２上のゲート電極８のみを露出するようにパターニングする。
【００３８】
次に図４（ｈ）に示すように、図４（ｇ）においてパターニングされたレジスト１９をマスクとして素子分離絶縁膜２上のゲート電極８の側面に形成されたゲート側壁絶縁膜１４をエッチング処理により除去する。続けて不用になったレジスト１９も除去し、素子表面を洗浄して一導電型の半導体領域１７，１８及びゲート電極７，８を露出させる。
【００３９】
次に図５（ｉ）に示すように、ゲート電極７，８、ゲート側壁絶縁膜１４、一導電型の半導体領域１７，１８及び素子分離絶縁膜２上にＴｉ、Ｍｏ又はＷ等の金属膜２０を堆積後、熱処理を行う。
【００４０】
この工程によってシリコンと接する金属がシリサイド反応し、シリコン基板１表面に露出している一導電型の半導体領域１７，１８及びＭＯＳＦＥＴ５のゲート電極７の上面並びに素子分離絶縁膜２上のゲート電極８の上面及び側面に自己整合的にシリサイド層２１が形成される。ここで、ゲート電極７，８は多結晶シリコンに限らない。シリサイド層が形成可能である例えばＳｉＧｅ等から構成されてもよい。
【００４１】
なお、堆積する金属膜２０はＴｉ等の金属に限らず、Ｃｏ、Ｎｉ又はＰｔ等であってもよい。
【００４２】
また、シリサイド層２１に代えてＷ等の金属膜を形成していも良い。例えばＷ等を選択ＣＶＤ法によってシリコンが露出した一導電型の半導体領域１７，１８及びゲート電極７の上面並びにゲート電極８の上面及び側面に金属膜を形成することができる。
【００４３】
次に図５（ｊ）に示すように、不用になった未反応の金属膜２０を選択的に取り除き、続けて層間絶縁膜２２の堆積、コンタクト２３及び配線の形成を行い、更にこれらの工程を繰り返すことによって半導体素子を形成する。
【００４４】
素子分離絶縁膜２上のゲート電極８に形成されたシリサイド層２１は上面に限らず側面へも形成されるので、ゲート電極８のシリサイド層２１の成膜面積が大きくなることが明らかである。
【００４５】
したがって、素子分離絶縁膜２上のゲート電極８の低抵抗化を図ることができ、更に製造工程におけるダスト等により生ずる不成膜がゲート電極全体の抵抗値を上昇させることによる抵抗値のバラツキの影響を低く抑えることができる。
【００４６】
また、集積回路の微細化やマスクのズレ等の原因によって素子分離絶縁膜２上のゲート電極８が一導電型の半導体領域１７，１８に近接して形成された場合でも、ゲート電極８のゲート側壁絶縁膜が除去されているのでゲート側壁絶縁膜が一導電型の半導体領域１７，１８を覆うことがない。
【００４７】
したがって、素子分離絶縁膜２上のゲート電極８におけるシリサイド２１層の成膜面積がゲート側壁絶縁膜によって狭められることがなく、また、素子分離絶縁膜２上のゲート側壁絶縁膜分のマージンを考慮する必要が無いので、集積回路の微細化に有益である。
【００４８】
更に、素子分離絶縁膜２上のゲート電極８のゲート側壁絶縁膜１４と一導電型の半導体領域１７，１８とが近接することによって誘起される素子分離絶縁膜２―半導体領域１７，１８界面の結晶欠陥を抑制することができる。
【００４９】
［第２の実施形態］図６は本発明の第２の実施形態に係る半導体装置の構造を表す断面図である。
【００５０】
図６の半導体装置は、例えばｐ型シリコン基板１の表面にｎ型ウェル領域３，ｐ型ウェル領域４を形成し、このウェル領域３，４間を素子分離絶縁膜２によって分離している。ウェル領域３，４上にはそれぞれＭＯＳＦＥＴ５が形成されている。
【００５１】
ウェル領域３，４上にゲート絶縁膜６を介して多結晶シリコンからなるゲート電極７が形成されている。このゲート電極７及びゲート絶縁膜６の側面にはゲート側壁絶縁膜１４が形成されている。ｎ型ウェル領域３表面にはゲート電極７の左右にｐ型半導体領域１７が形成されており、ｐ型ウェル領域４表面にはゲート電極７の左右にｎ型半導体領域１８が形成されている。
【００５２】
また、一導電型の半導体領域１７，１８はそれぞれ高濃度不純物層１５（ｐ＋型），１６（ｎ＋型）からなるソース及びドレインと、このソース端及びドレイン端に形成された低濃度不純物層９（ｐ−型），１０（ｎ−型）からなるエクステンション部から構成されている。一導電型の半導体領域１７，１８表面及びゲート電極７上面にはシリサイド層２１が形成されている。
【００５３】
また、素子分離絶縁膜２ａ，２ｂ上にもＭＯＳＦＥＴ５のゲート電極７と同時に形成されたゲート電極８ａ，８ｂが形成されている。一部の素子分離絶縁膜２ａ上のゲート電極８ａは上述した第１の実施形態のゲート電極８と同様にゲート側壁絶縁膜がなく上面及び側面にシリサイド層２１が形成されている。一方、その他の素子分離絶縁膜２ｂ上のゲート電極８ｂは一導電型の半導体領域１７，１８上のゲート電極７と同様に上面のみにシリサイド層２１を形成し、側面にはゲート側壁絶縁膜１４を有している。
【００５４】
図７〜図８は図６に示す半導体装置の製造方法である。
【００５５】
図７（ａ）に示す構造は、第１の実施形態において図２（ａ）〜図３（ｆ）と同様の製造方法により形成されているので、説明を省略する。
【００５６】
図７（ｂ）に示すように、一導電型の半導体領域１７，１８及びゲート電極７，８ａ，８ｂ上にレジスト１９を形成し、このレジスト１９を一部の素子分離絶縁膜２ａ上のゲート電極８ａのみを露出するようにパターニングする。
【００５７】
次に図７（ｃ）に示すようにパターニングされたレジスト１９をマスクとして素子分離絶縁膜２ａ上のゲート電極８ａの側面に形成されたゲート側壁絶縁膜１４をエッチング処理により除去する。続けて不用になったレジスト１９も除去し、素子表面を洗浄して一導電型の半導体領域１７，１８及びゲート電極７，８ａ，８ｂ表面を露出させる。
【００５８】
次に図８（ｄ）に示すように露出した一導電型の半導体領域１７，１８及びゲート電極７，８ａ，８ｂ上にＴｉやＣｏ等の金属膜２０を堆積させた後、熱処理を行う。この処理によってシリコンと接する金属が反応し、シリコン基板１表面上に露出している一導電型の半導体領域１７，１８、図７（ｃ）においてゲート側壁絶縁膜が除去されたゲート電極８ａの上面及び側面、並びにゲート側壁絶縁膜１４が除去されなかったゲート電極７，８ｂの上面の表面に自己整合的にシリサイド層２１が形成される。
【００５９】
なお第１の実施形態と同様に、シリサイド層２１に代えてＷ等の金属膜を形成していも良い。例えばＷ等を選択ＣＶＤ法によってシリコンが露出した一導電型の半導体領域１７，１８及びゲート電極７，８ｂの上面並びにゲート電極８ａの上面及び側面に金属膜を形成することができる。
【００６０】
次に図８（ｅ）に示すように不用になった未反応の金属膜２０を選択的に取り除き、続けて層間絶縁膜２２の堆積、コンタクト２３及び配線の形成を行い、更にこれらの工程を繰り返すことによって半導体素子を形成する。
【００６１】
第１の実施形態と同様に一部の素子分離絶縁膜２ａ上のゲート電極８ａに形成されたシリサイド層２１は上面に限らず側面へも形成されるので、ゲート電極８ａのシリサイド層２１の成膜面積が大きくなることが明らかである。
【００６２】
したがって、ゲート電極８ａの低抵抗化を図ることができ、更に製造工程におけるダスト等により生ずる不成膜がゲート電極全体の抵抗値を上昇させることによる抵抗値のバラツキの影響を低く抑えることができる。
【００６３】
同様に、集積回路の微細化やマスクのズレ等の原因によって素子分離絶縁膜２ａ上のゲート電極８ａが拡散層に近接して形成された場合でも、ゲート電極８ａのゲート側壁絶縁膜が除去されているのでゲート側壁絶縁膜が一導電型の半導体領域１７，１８を覆うことがない。したがって、一導電型の半導体領域１７，１８上におけるシリサイド層２１の成膜面積がゲート側壁絶縁膜によって狭められることがない。
【００６４】
また、本実施形態は例えば図９に示すような半導体装置を上面から見た平面図にも応用することができる。ＭＯＳＦＥＴ５のｎ型半導体領域２４とｐ型半導体領域２５は、素子分離絶縁膜３０を挟んで交互に形成されている。各半導体領域上２４，２５には多結晶シリコンにより各ＭＯＳＦＥＴに共通のゲート電極２８が形成されている。この共通のゲート電極２８の側面の各半導体領域）２４，２５上はゲート側壁絶縁膜２９が形成されているが、一導電型の半導体領域２４，２５間の一部領域の素子分離絶縁膜３０上はゲート側壁絶縁膜が形成されていない。一導電型の半導体領域２４，２５及びゲート電極２８が露出した部分はシリサイド層が形成されている。
【００６５】
通常、一導電型の半導体領域２４，２５の形成は実際の一導電型の半導体領域２４，２５よりも広い領域に不純物をドープするため、各不純物注入領域は図９に示す領域２６，２７となる。集積回路の微細化が進むと、不純物注入領域はｎ型半導体領域２４の不純物注入領域２６とｐ型半導体領域２５の不純物注入領域２７との境界領域が領域３０ａのように接近するか、若しくは領域３０ｂのように重なってしまう。
【００６６】
このように異なる導電型不純物の注入がゲート電極上で接近若しくは重なると、その領域のシリサイド層が形成し難くなる。その結果，その領域におけるゲート電極のシリサイド層の不成膜が起こり、ゲート電極の抵抗値が上昇してしまう。
【００６７】
そこで、ｎ型不純物注入領域とｐ型不純物注入領域との境界領域が接近するか、若しくは重なる領域上のゲート電極のゲート側壁絶縁膜を選択的に除去することによって、シリサイド層の形成し難いゲート電極の上面に代えて側面にシリサイド層を形成できるので、ゲート電極の抵抗値の上昇を抑えることができる。
【００６８】
更に、本実施形態は図１０及び図１１に示すような半導体装置にも応用することができる。
【００６９】
図１０は半導体装置の構造を表す断面図であり、図１１（ａ）（ｂ）は図１０のａ部におけるゲート電極を拡大し上面から見た平面図である。
【００７０】
図１０に示すように、素子分離絶縁膜２ｂ上のゲート電極８ｂはコンタクト２３と接触した断面図であり、このゲート電極８ｂにはゲート側壁絶縁膜１４が形成されているが、このゲート電極８ｂの総てにゲート側壁絶縁膜１４が形成されているわけではない。
【００７１】
すなわち、図１１（ａ）のようにゲート電極８ｂの総てにゲート側壁絶縁膜１４を形成した後、図１１（ｂ）のようにコンタクト２３と接する周縁のゲート電極部分８ｃのみゲート側壁絶縁膜１４を残し、残りのゲート電極部分８ｄのゲート側壁絶縁膜を除去し、シリサイド層２１を露出したゲート電極の上面及び側面に形成している。
【００７２】
コンタクト孔形成時にマスクのずれ等によってコンタクト孔がゲート電極８ｂからずれて形成されてもゲート電極８ｂの側面にゲート側壁絶縁膜１４があればコンタクト孔が素子分離絶縁膜２ｂまで達することはなく、素子分離絶縁膜２ｂを損傷することはない。すなわち、ゲート側壁絶縁膜１４はコンタクト孔形成時にストッパー膜としての役割を果たすのである。
【００７３】
このように、ゲート電極の側面に形成されるゲート側壁絶縁膜を選択的に除去することによって、マージンが厳しくないゲート電極のゲート側壁絶縁膜は除去し抵抗値の上昇を抑え、逆にマージンの厳しいゲート電極はゲート側壁絶縁膜によってデバイスの損傷を抑えることができる。
【００７４】
なお、前述した実施形態の例では、ゲート電極の側面だけでなく上面にもシリサイド層を形成させた。しかし、本発明は側面だけにシリサイド層を形成してもよい。
【００７５】
例えば、第１の実施形態の製造工程の説明における図２（ｃ）において、上面に適当な絶縁膜が形成されたゲート電極７，８を形成後、図３（ｄ）〜図５（ｊ）の工程を繰り返すことによって側面のみにシリサイド層を形成することができる。
【００７６】
本実施形態は上述した実施形態に限定されるものではなく、例えば一部の素子分離領域の面積が狭い場合などは、その素子分離領域上のゲート電極のみのゲート側壁絶縁膜を除去することによって、隣接する一導電型の半導体領域表面のシリサイド層の不成膜を防止することができる。
【００７７】
【発明の効果】
以上詳述したように本発明によると、素子分離絶縁膜上におけるゲート電極のゲート側壁絶縁膜を除去するので、集積回路の微細化を妨げることはなく、シリサイド層の成膜面積増大による抵抗値を抑えた半導体装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態の半導体装置を示す断面図である。
【図２】本発明の第１の実施形態の半導体装置の製造工程を示した断面図である。
【図３】本発明の第１の実施形態の半導体装置の製造工程を示した断面図である。
【図４】本発明の第１の実施形態の半導体装置の製造工程を示した断面図である。
【図５】本発明の第１の実施形態の半導体装置の製造工程を示した断面図である。
【図６】本発明の第２の実施形態の半導体装置を示す断面図である。
【図７】本発明の第２の実施形態の半導体装置の製造工程を示した断面図である。
【図８】本発明の第２の実施形態の半導体装置の製造工程を示した断面図である。
【図９】本発明の第２の実施形態の半導体装置におけるゲート電極を拡大し上面から見た平面図である。
【図１０】本発明の第２の実施形態の半導体装置における断面図及びそのゲート電極を拡大し上面から見た平面図である。
【図１１】図１０に示す半導体装置のａ領域におけるゲート電極を拡大し上面からみた平面図である。
【図１２】従来技術における半導体装置の製造工程を示した断面図である。
【図１３】従来技術における半導体装置の製造工程を示した断面図である。
【図１４】従来技術における半導体装置の一例を示した断面図である。
【符号の説明】１・・・シリコン基板、２・・・素子分離絶縁膜、３，４・・・ウェル領域、５・・・ＭＯＳＦＥＴ、６・・・ゲート絶縁膜、７，８・・・ゲート電極、９，１０・・・低濃度不純物領域、１１，１３・・・酸化シリコン、１２・・・窒化シリコン、１４・・・ゲート側壁絶縁膜、１５，１６・・・高濃度不純物領域、１７，１８・・・一導電型の半導体領域、１９・・・レジスト、２０・・・金属膜、２１・・・シリサイド層、２２・・・層間絶縁膜、２３・・・コンタクト、２４・・・ｎ型半導体領域、２５・・・ｐ型半導体領域、２６・・・ｎ型不純物注入領域、２７・・・ｐ型不純物注入領域、２８・・・ゲート電極、２９・・・ゲート側壁絶縁膜、３０・・・素子分離領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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