(57)【要約】【課題】ロータリーエンコーダの機械的振動等によるノイズによって誤カウントしない、また、誤動作しない信頼性の高い二相パルスカウント回路を実現することを目的とする。【解決手段】ロータリーエンコーダから、このロータリーエンコーダのノイズとともに出力されたＡ相パルス信号１及びＢ相パルス信号２をカウントし、カウント値４ａをカウンタ４から出力する二相信号処理回路２０を備えた二相パルスカウント回路において、検出した上記ノイズを除去する、またはノイズのパルス信号２のパルス幅を、二相信号処理回路２０の設定動作時間以上の長さに伸長してＡ相整形信号１ａ及びＢ相整形信号２ａを出力するパルス幅整形回路２１を有し、Ａ相整形信号１ａ及びＢ相整形パルス信号２ａを二相信号処理回路２０に入力する構成とする。【選択図】        図１
2004177324.tif 000002
【特許請求の範囲】
【請求項１】
ロータリーエンコーダから、該ロータリーエンコーダの振動等によるノイズとともに出力された二相パルス信号をカウントし、カウント値を出力する二相信号処理回路を備えた二相パルスカウント回路において、上記ノイズを除去した二相整形信号、または上記ノイズのパルス幅を上記二相信号処理回路の設定動作時間以上の長さに伸長した二相整形信号を出力するパルス幅整形回路を有し、上記二相整形信号を上記二相信号処理回路に入力することを特徴とする二相パルスカウント回路。
【請求項２】
上記パルス幅整形回路は、デジタル的な処理を行うシフトレジスタ回路であることを特徴とする請求項１記載の二相パルスカウント回路。
【請求項３】
上記パルス幅整形回路は、２段のＤタイプフィリップフロップで構成され、上記二相パルス信号を上記Ｄタイプフィリップフロップの第１段から第２段に入力し、上記二相信号処理回路が動作できるパルス幅のクロック信号を上記Ｄタイプフィリップフロップの各段に入力することを特徴とする請求項１記載の二相パルスカウント回路。
【請求項４】
上記パルス幅整形回路は、時定数を上記二相信号処理回路が動作できる時間以上とし、上記二相パルス信号を充放電する充放電回路と、該充放電回路から出力される信号を入力し、上記二相整形パルス信号を出力するヒステリシス付バッファ素子とを備えたことを特徴とする請求項１記載の二相パルスカウント回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、二相パルスカウント回路に関し、特に、ロータリーエンコーダの機械的振動等のノイズによって、誤カウントせず、また、誤動作しない信頼性の高い二相パルスカウント回路に関するものである。
【０００２】
【従来の技術】
従来の二相パルスカウント回路は、例えば、ロータリーエンコーダの出力信号であるＡ相信号及びＡ相信号から半周期遅れたＢ相信号を入力信号として、Ａ相信号及びＢ相信号のアップモード、ダウンモードを判定するアップ／ダウン判定部、Ａ相信号のアップモードを検出する第１変化検出部、Ａ相信号のダウンモードを検出する第２変化検出部、Ｂ相信号を検出する第３変化検出部、アップ／ダウン判定部から出力されるアップ信号及びダウン信号並びに第１及び第２変化検出部で検出された検出信号がそれぞれ入力されるアップゲート及びダウンゲート、各ゲートから出力されるアップ出力信号及びダウン出力信号が入力され、リセット信号を出力する記憶リセット部、各ゲートから、アップモードではアップ出力信号が入力され、ダウンモードではダウン出力信号が入力され、カウント値を出力するカウンタを備えている。
【０００３】
Ａ相信号は第１変化検出部及び第２変化検出部を経て、それぞれアップゲート及びダウンゲートに入力されるとともに、アップ／ダウン判定部に入力される。また、Ｂ相信号は、第３変化検出部を経てアップ／ダウン判定部に入力される。
【０００４】
アップ／ダウン判定部では、Ａ相信号がＨレベルの時にＢ相信号の立上りを検出した場合にアップ信号を出力し、Ａ相信号がＬレベルの時にＢ相信号の立上りを検出した場合にダウン信号を出力し、アップ信号はアップゲートに、また、ダウン信号はダウンゲートに入力され、アップモードではアップ出力信号が、また、ダウンモードではダウン出力信号がカウンタに入力されてカウント値がカウンタから出力される。
【０００５】
上記の構成においては、ロータリーエンコーダが停止し、Ａ相信号がＨまたはＬの状態となり、Ｂ相信号がロータリーエンコーダの機械的な振動によってＨとＬの状態を繰り返すパルス的な信号を出力している場合で、かつ、そのパルス的な信号が回路が動作できるパルス幅を持っていた場合は、第１及び第２変化検出部からはＨまたはＬのいずれかの信号が固定的に出力され、第１及び第２変化検出部からの信号はＨからＬまたはＬからＨへの変化がないので、アップゲート及びダウンゲートは開閉を繰り返すことはなく、ロータリーエンコーダが停止している間、カウンタからカウント値が出力されることはないので、誤カウントを防止することができる（例えば、特許文献１参照）。
【０００６】
【特許文献１】
特開平５−９５２８０号（第２−第３頁、図１）
【０００７】
【発明が解決しようとする課題】
従来の二相パルスカウント回路では、上述のように構成されているので、このカウント回路を構成する、カウンタ、第１変化検出部、第２変化検出部及び第３変化検出部、アップ／ダウン判定部、並びに記憶リセット部の設定した動作時間の限界ぎりぎりのパルス幅を持ったノイズがＡ相信号またはＢ相信号とともに入力された場合、二相パルスカウント回路を構成している素子のばらつきのために、二相パルスカウント回路が誤動作をする可能性がある。
【０００８】
また、ロータリーエンコーダの機械的振動等によるノイズ（グリッチ）とともに、二相パルス信号が二相パルスカウント回路に入力された場合、二相パルスカウント回路の第１変化検出部、第２変化検出部及び第３変化検出部がノイズを検出してしまい、誤カウントするという問題があった。
【０００９】
特に、絶対位置をエンコーダのカウントを用いて測定しているようなシステムにおいてはカウント値を誤カウントすると、その値が累積されて測定誤差が大きくなるという問題があった。
【００１０】
本発明は、上記のような問題を解決するためになされたものであり、ロータリーエンコーダの振動等によるノイズによって、誤カウントせず、また、二相パルスカウント回路を構成している素子のばらつきのために誤動作することがない信頼性の高い二相パルスカウント回路の実現を目的とする。
【００１１】
【課題を解決するための手段】
本発明に係る二相パルスカウント回路は、ロータリーエンコーダから、該ロータリーエンコーダの振動等によるノイズとともに出力された二相パルス信号をカウントし、カウント値を出力する二相信号処理回路を備えた二相パルスカウント回路において、上記ノイズを除去した二相整形信号、または上記ノイズのパルス幅を上記二相信号処理回路の設定動作時間以上の長さに伸長した二相整形信号を出力するパルス幅整形回路を有し、上記二相整形信号を上記二相信号処理回路に入力するものである。
【００１２】
【発明の実施の形態】
以下、本発明に係る二相パルスカウント回路を図面に基づいて説明する。
実施の形態１．
図１は、本発明に係る二相パルスカウント回路の実施の形態１を示す構成図であり、図２は、図１におけるパルス幅整形回路の一例を示す構成図であり、図３、図４及び図５は、図２のパルス幅整形回路で成形される信号を説明するタイミングチャートである。
【００１３】
図１に示したパルス幅整形回路２１は、後述のように、入力されたロータリーエンコーダから機械的な振動等によるノイズとともに出力されるＡ相信号１及びＢ相信号２のノイズをＡ相信号１及びＢ相信号２に含ませる長さにしてノイズとして出力しないように除去するか、またはノイズのパルス幅を、二相信号処理回路２０を構成する素子全てが正常に検出動作できる長さに伸長したＡ相整形信号１ａ及びＢ相整形信号２ａを出力するものである。
【００１４】
パルス幅整形回路２１から出力されたＡ相整形信号１ａ及びＢ相整形信号２ａを処理する二相信号処理回路２０は、Ａ相整形信号１ａ及びＢ相整形信号２ａのアップモード、ダウンモードを判定するアップ／ダウン判定部３、Ａ相整形信号１ａのアップモードを検出する第１変化検出部１０、Ａ相整形信号１ａのダウンモードを検出する第２変化検出部１１、Ｂ相整形信号２ａを検出する第３変化検出部１４、第１及び第２変化検出部１０，１１で検出された検出信号１０ａ及び１１ａ並びにアップ／ダウン判定部３から出力されるアップ信号３ａ及びダウン信号３ｂがそれぞれ入力されるアップゲート１２及びダウンゲート１３、各ゲート１２，１３から出力されるアップ出力信号１２ａ及びダウン出力信号１３ａが入力され、リセット信号１５ａを出力する記憶リセット部１５、各ゲート１２，１３から、アップモードではアップ出力信号１２ａが入力され、ダウンモードではダウン出力信号１３ａが入力され、カウンタ値４ａを出力するカウンタ４を備えている。
【００１５】
Ａ相整形信号１ａは第１変化検出部１０及び第２変化検出部１１で検出信号１０ａ及び１１ａとして出力され、それぞれアップゲート１２及びダウンゲート１３に入力される。また、Ａ相整形信号１ａはアップ／ダウン判定部３に入力され、Ｂ相整形信号２ａは、第３変化検出部１４を経てアップ／ダウン判定部３に入力され、アップ／ダウン判定部３はアップ信号３ａをアップゲート１２に、ダウン信号３ｂをダウンゲート３ｂに出力する。
【００１６】
アップ／ダウン判定部３では、Ａ相整形信号１ａがＨレベルの時に、半周期遅れたＢ相整形信号１ｂの立上りを検出した場合にはアップ信号３ａを出力し、Ａ相整形信号１ａがＬレベルの時に、半周期遅れたＢ相整形信号２ａの立上りを検出した場合にはダウン信号３ｂを出力し、アップモードではアップゲート１２からアップ出力信号１２ａが、また、ダウンモードではダウンゲート１３からダウン出力信号１３ａがカウンタ４に出力されてカウント値４ａがカウンタ４から出力される。
【００１７】
また、アップ出力信号１２ａ及びダウン出力信号１３ａは、記憶リセット部１５に入力され、リセット信号１５ａがアップ／ダウン判定部３に入力されて、リセットされ、次の検出が行われる。
【００１８】
図８は、パルス幅整形回路２１がなく、ノイズを含むＡ相パルス信号１を二相信号処理回路２０の第１変化検出部１０及び第２変化検出部１１で検出する場合の現象を説明するタイミングチャートである。
同図に示したように、例えば、ノイズの立下りと本来のＡ相パルス信号１の立上りまでが５０ｎｓであり、第１変化検出部１０及び第２変化検出部１１が１００ｎｓで検出動作する場合、ノイズの立下りを検出した後、Ａ相パルス信号１の立上りは検出できず、Ｂ相パルス信号２のアップ信号が来るとダウンカウントすることになり、誤カウントするという現象が生じる。本発明では、この誤カウントを防ぐために、図１に示したように、パルス幅整形回路２１を備えている。
【００１９】
パルス幅整形回路２１は、図２に示したように、２段のＤタイプフィリップフロップ２２で構成されたシフトレジスタ回路であり、デジタル的な処理手法を用いており、Ａ相信号１が第１段目のＤタイプフィリップフロップ２２に入力され、第１段目の出力信号２４は第２段目のＤタイプフィリップフロップ２２に入力され、二相信号処理回路２０を構成する素子全てが動作できる（設定動作時間以上の）パルス幅を持ったクロック信号２３が入力され、Ａ相整形信号１ａを出力する。Ｂ相整形信号１ａについても同様であり、以下の説明も、Ｂ相整形信号１ａについて同様に行われる。
【００２０】
図３に示したように、パルス幅整形回路２１にノイズを含むＡ相パルス信号１が入力され、クロック信号２３の立上りエッジによってノイズが検出されると第１段目の出力信号２４が立上り、立ち上がった第１段目の出力信号２４はＡ相パルス信号のダウン信号がクロック信号２３の立上りエッジによって検出されるまで継続するので、ノイズは結果的にＡ相パルス信号に吸収され、ノイズとしての信号が消えた状態になり、第２段目のＤタイプフィリップフロップ２２からノイズが除去されたＡ相整形信号１ａが出力される。Ａ相整形信号１ａはノイズが除去された状態になるので、二相信号処理回路２０はＡ相整形信号１ａの立上り信号（Ｈ信号）を検出し、Ａ相整形信号１ａの立上り信号の検出後、約半周期遅れたＢ相整形信号１ｂの立上りを検出するとアップカウントが二相信号処理回路２０から出力される。Ａ相整形信号１ａ及びＢ相整形信号１ｂは、ノイズを吸収したことによるわずかな時間的ずれがあるものの、ノイズに比べて十分長いパルス幅を有するので、ノイズ吸収は二相信号処理回路２０のパルスカウントに影響することはない。
【００２１】
また、図４に示したように、ノイズが検出されなかった場合は、クロック信号２３の立上りエッジによってＡ相パルス信号が検出されると第１段目の出力信号２４が立上り、立ち上がった第１段目の出力信号２４はＡ相パルス信号のダウン信号がクロック信号２３の立上りエッジによって検出されるまで継続するので、第２段目のＤタイプフィリップフロップ２２からノイズが除去されたＡ相整形信号１ａが出力される。
【００２２】
また、図５に示したように、ノイズのパルス幅をクロック信号によって伸長し、二相信号処理回路２０が動作できる長さにした場合は、二相信号処理回路２０において、ノイズの立上りと立下りが検出され、さらに、Ａ相整形信号１ａの立上り信号を検出し、Ａ相整形信号１ａの立上り信号の検出後、約半周期遅れたＢ相整形信号１ｂの立上りを検出するとアップカウントが二相信号処理回路２０から出力される。二相信号処理回路２０では、ノイズの立上りと立下りが検出されたノイズはキャンセルされる構成になっている。
【００２３】
また、第１段目のＤタイプフィリップフロップ２２で、ノイズをそのまま出力する可能性があるが、Ｄタイプフィリップフロップ２２は２段にし、第２段目のＤタイプフィリップフロップ２２において、同一のクロック信号２３を用いてサンプリングしているのでノイズをＡ相整形信号１ａとして出力することはない。
【００２４】
以上のように、本実施の形態においては、ノイズとともに出力されるＡ相信号１及びＢ相信号２のノイズをＡ相信号１及びＢ相信号２に吸収させてノイズとして出力しないようにして除去したＡ相整形信号１ａ及びＢ相整形信号２ａ、またはノイズのパルス幅を二相信号処理回路２０の設定動作時間以上に伸長したＡ相整形信号１ａ及びＢ相整形信号２ａを出力するパルス幅整形回路２１を備え、Ａ相整形信号１ａ及びＢ相整形信号２ａを二相信号処理回路２０に入力するので、ノイズによる誤カウント及び誤動作をなくすことができ、信頼性の高い二相パルスカウント回路が得られる。
【００２５】
実施の形態２．
上記実施の形態１では、パルス幅整形回路にＤタイプフィリップフロップを使用したデジタル的な処理手法を用いたが、パルス幅整形回路はアナログ的なフィルタによる処理手法を用いてもよい。
【００２６】
図６は、本発明の実施の形態２のパルス幅整形回路を示す構成図、図７は、パルス幅整形回路の動作を説明するタイミングチャートである。
【００２７】
図６に示したように、パルス幅整形回路は、抵抗２５とコンデンサ２６とで構成し、充放電波形１ｂを出力する充放電部と、この充放電部で充電された充放電波形１ｂが入力され、Ａ相整形信号を出力するヒステリシス付バッファ素子２７とで構成されている。
【００２８】
上記パルス幅整形回路の構成において、図７に示したように、ノイズを含むＡ相パルス信号１が入力されると、充電部で充放電波形１ｂのように充電され、ヒステリシス付バッファ素子２７の正方向へのヒステリシスレベル２７ａを越える電圧になると、ヒステリシス付バッファ素子２７からＡ相整形信号１ａが出力され、正方向へのヒステリシスレベル２７ａを越えた状態で、Ａ相信号１がなくなった場合、負方向へのヒステリシスレベル２７ｂよりも低い電圧に放電されるまで、Ａ相整形信号１ａの出力が継続する。
【００２９】
このように、ノイズは、結果的に除去された状態のＡ相整形信号１ａが出力される。
【００３０】
ここで、抵抗２５とコンデンサ２６とで構成しているネットワークの時定数は、二相信号処理回路２０を構成する素子全てが動作できるパルス幅（時間）に設定しておく。
【００３１】
以上、Ａ相信号１について説明したが、Ｂ相信号２についても同様である。
【００３２】
本実施の形態によれば、ノイズとともに出力されるＡ相信号１及びＢ相信号２のノイズを除去した状態のＡ相整形信号１ａ及びＢ相整形信号２ａを出力するパルス幅整形回路２１を備え、Ａ相整形信号１ａ及びＢ相整形信号２ａを二相信号処理回路２０に入力するので、ノイズによる誤カウント及び誤動作をなくすことができ、信頼性の高い二相パルスカウント回路が得られる。
【００３３】
【発明の効果】
本発明に係る二相パルスカウント回路によれば、ロータリーエンコーダから、該ロータリーエンコーダの振動等によるノイズとともに出力された二相パルス信号をカウントし、カウント値を出力する二相信号処理回路を備えた二相パルスカウント回路において、上記ノイズを除去した二相整形信号、または上記ノイズのパルス幅を上記二相信号処理回路の設定動作時間以上の長さに伸長した二相整形信号を出力するパルス幅整形回路を有し、上記二相整形信号を上記二相信号処理回路に入力するものであるので、信頼性の高い二相パルスカウント回路を実現することができる。
【図面の簡単な説明】
【図１】本発明に係る二相パルスカウント回路の実施の形態１を示す構成図である。
【図２】図１におけるパルス幅整形回路の一例を示す構成図である。
【図３】図２のパルス幅整形回路で成形される信号を説明するタイミングチャートである。
【図４】図２のパルス幅整形回路で成形される信号を説明するタイミングチャートである。
【図５】図２のパルス幅整形回路で成形される信号を説明するタイミングチャートである。
【図６】本発明の実施の形態２のパルス幅整形回路を示す構成図である。
【図７】図５のパルス幅整形回路の動作を説明するタイミングチャートである。
【図８】ノイズを含むＡ相パルス信号を用いた場合に生じる誤カウント現象を説明するためのタイミングチャートである。
【符号の説明】
１  Ａ相パルス信号、１ａ  Ａ相整形信号、１ｂ  充放電波形、
２  Ｂ相パルス信号、２ａ  Ｂ相整形信号、３  アップ／ダウン判定部、
３ａ  アップ信号、３ｂ  ダウン信号、４  カウンタ、４ａ  カウント値、
１０  第１変化検出部、１１  第２変化検出部、１２  アップゲート、
１２ａ  アップ出力信号、１３  ダウンゲート、１３ａ  ダウン出力信号、
１４  第３変化検出部、１５  記憶リセット部、１５ａ  リセット信号、
２１  パルス幅整形回路、２２  Ｄタイプフリップフロップ、
２３  クロック信号、２４  第１段目の出力信号、２５  抵抗、
２６  コンデンサ、２７  ヒステリシス付バッファ素子、
２７ａ  正方向へのヒステリシスレベル、
２７ｂ  負方向へのヒステリシスレベル。
【図１】
2004177324.tif 000003
【図２】
2004177324.tif 000004
【図３】
2004177324.tif 000005
【図４】
2004177324.tif 000006
【図５】
2004177324.tif 000007
【図６】
2004177324.tif 000008
【図７】
2004177324.tif 000009
【図８】
2004177324.tif 000010