(57)【要約】【課題】マトリックス状に配置された有機ＥＬ素子の誤発光を防止しかつ消費電力を低減することができる有機ＥＬ駆動回路および有機ＥＬ表示装置を提供することにある。【解決手段】この発明は、ロー側の走査対象の陰極接続ライン以外の任意の陰極接続ラインを各駆動回路に対応して発生する所定の駆動信号に応じて所定のバイアスライン（例えば、グランドＧＮＤ）に接続するか、その出力をハイインピーダンスするかを選択できるものであり、さらに、走査対象となる陰極接続ラインより少なくとも１つ前に走査した陰極接続ラインに接続されるＥＬ素子は逆バイアスになっている。このことにより、例えば、走査対象の陰極接続ラインに接続されたＥＬ素子より後続に走査されるＥＬ素子が接続された陰極接続ラインを所定の駆動信号により、選択して、任意の数だけ、同時にリセットすることができ、あるいはハイインピーダンス（Ｈｉ−Ｚ）に設定することができる。【選択図】    図１
2004219624.tif 000002
【特許請求の範囲】
【請求項１】
マトリックス状に配置された複数の有機ＥＬ素子を有し、この複数の有機ＥＬ素子の陽極側にそれぞれ接続される複数の陽極接続ラインに対してそれぞれ設けられ電流を吐出す複数の電流源と、複数の前記有機ＥＬ素子の陰極側にそれぞれ接続される複数の陰極接続ラインを順次走査してこのラインから流出される電流を走査に応じて所定のバイアスラインにシンクする駆動回路と、一定期間の間前記所定のバイアスラインに前記陽極接続ラインを接続して前記有機ＥＬ素子の電荷を放電する放電回路とを備える有機ＥＬ駆動回路において、
前記複数の陰極接続ラインのうち、走査対象となる陰極接続ラインの前記駆動回路が自己が接続されている前記陰極接続ラインを前記所定のバイアスラインに接続し、前記走査対象となる陰極接続ラインより少なくとも１つ前に走査したライン（すべての走査ラインを除く）に接続される前記駆動回路が前記有機ＥＬ素子を逆バイアスにする電圧を自己が接続されている前記陰極接続ラインに印加し、これら以外の前記陰極接続ラインに接続される前記駆動回路が各前記駆動回路に対応して発生する所定の駆動信号を受けて自己が接続されている前記陰極接続ラインを前記一定期間の間あるいはこれに対応する期間の間、前記所定のバイアスラインに接続するか、その出力をハイインピーダンスすることを特徴とする有機ＥＬ駆動回路。
【請求項２】
前記所定の駆動信号をビットデータとして各駆動回路に送出する記憶回路を有し、前記ビットデータが“１”および“０”のいずれか一方のときに自己が接続されている前記陰極接続ラインを前記所定のバイアスラインに接続し、前記ビットデータがいずれか他方のときに前記駆動回路の出力をハイインピーダンスする請求項１記載の有機ＥＬ駆動回路。
【請求項３】
前記記憶回路に記憶されるデータは、前記走査対象となる陰極接続ラインの前記駆動回路の前記陰極接続ラインに対して後ろに隣接する複数の前記陰極接続ラインを前記所定のバイアスラインに接続し、かつ、残りの前記陰極接続ラインに接続される前記駆動回路の出力をハイインピーダンスする前記駆動信号を発生する請求項２記載の有機ＥＬ駆動回路。
【請求項４】
前記後ろに隣接する複数の駆動回路の個数は、前記走査対象となる陰極接続ラインの前記駆動回路が接続されている前記陰極接続ラインに接続された前記有機ＥＬ素子の輝度に応じて決定される請求項３記載の有機ＥＬ駆動回路。
【請求項５】
前記所定のバイアスラインは接地ラインであり、各前記駆動回路は、論理回路と前記陰極接続ラインに接続されるプッシュプル動作のＣＭＯＳ回路とを有し、前記駆動信号を第１の駆動信号とし、前記論理回路は、前記第１の駆動信号と前記陰極接続ラインを走査するための第２の駆動信号とを受けて前記ＣＭＯＳ回路を駆動し、前記第１の駆動信号および前記第２の駆動信号を受けないときに前記ＣＭＯＳ回路の出力をハイインピーダンスにする請求項４記載の有機ＥＬ駆動回路。
【請求項６】
前記放電回路は、放電パルスを受けて前記有機ＥＬ素子の電荷を前記接地ラインに放電するものであって、前記論理回路は、さらに前記放電パルスと次の前記陰極接続ラインが走査されたときにこのラインについての前記第２の駆動信号あるいはこれに応じた信号を第３の駆動信号として受けて、前記第２および第３の駆動信号を受けていないときには前記放電パルスと前記第１の駆動信号とに応じて前記陰極接続ラインを前記接地ラインに接続する信号を前記ＣＭＯＳ回路に送出し、前記放電パルスだけ受けたときに前記ＣＭＯＳ回路をハイインピーダンスにする請求項５記載の有機ＥＬ駆動回路。
【請求項７】
さらに、前記第２の駆動信号を発生するシフトレジスタを有し、このシフトレジスタおよび前記記憶回路に記憶される前記データの各ビットの“１”あるいは“０”が前記駆動信号に対応していて、前記第１の駆動信号のデータは、直前に査対象となった陰極接続ラインの表示開始から前記走査対象となる陰極接続ラインに対する前記放電パルスが発生するまでの間に外部から前記記憶回路に設定される請求項６記載の有機ＥＬ駆動回路。
【請求項８】
マトリックス状に配置された複数の有機ＥＬ素子を有し、この複数の有機ＥＬ素子の陽極側にそれぞれ接続される複数の陽極接続ラインに対してそれぞれ設けられ電流を吐出す複数の電流源と、複数の前記有機ＥＬ素子の陰極側にそれぞれ接続される複数の陰極接続ラインを順次走査してこのラインから流出される電流を走査に応じて所定のバイアスラインにシンクする駆動回路と、一定期間の間前記所定のバイアスラインに前記陽極接続ラインを接続して前記有機ＥＬ素子の電荷を放電する放電回路とを備える有機ＥＬ表示装置において、
前記複数の陰極接続ラインのうち、走査対象となる陰極接続ラインの前記駆動回路が自己が接続されている前記陰極接続ラインを前記所定のバイアスラインに接続し、前記走査対象となる陰極接続ラインより少なくとも１つ前に走査したライン（すべての走査ラインを除く）に接続される前記駆動回路が前記有機ＥＬ素子を逆バイアスにする電圧を自己が接続されている前記陰極接続ラインに印加し、これら以外の前記陰極接続ラインに接続される前記駆動回路が各前記駆動回路に対応して発生する所定の駆動信号を受けて自己が接続されている前記陰極接続ラインを前記一定期間の間あるいはこれに対応する期間の間、前記所定のバイアスラインに接続するか、その出力をハイインピーダンスすることを特徴とする有機ＥＬ表示装置。
【請求項９】
前記所定の駆動信号をビットデータとして各駆動回路に送出する記憶回路を有し、前記ビットデータが“１”および“０”のいずれか一方のときに自己が接続されている前記陰極接続ラインを前記所定のバイアスラインに接続し、前記ビットデータがいずれか他方のときに前記駆動回路の出力をハイインピーダンスする請求項８記載の有機ＥＬ表示装置。
【請求項１０】
前記記憶回路に記憶されるデータは、前記走査対象となる陰極接続ラインの前記駆動回路の前記陰極接続ラインに対して後ろに隣接する複数の前記陰極接続ラインを前記所定のバイアスラインに接続し、かつ、残りの前記陰極接続ラインに接続される前記駆動回路の出力をハイインピーダンスする前記駆動信号を発生する請求項９記載の有機ＥＬ表示装置。
【請求項１１】
前記後ろに隣接する複数の駆動回路の個数は、前記走査対象となる陰極接続ラインの前記駆動回路が接続されている前記陰極接続ラインに接続された前記有機ＥＬ素子の輝度に応じて決定される請求項１０記載の有機ＥＬ表示装置。
【請求項１２】
前記所定のバイアスラインは接地ラインであり、各前記駆動回路は、論理回路と前記陰極接続ラインに接続されるプッシュプル動作のＣＭＯＳ回路とを有し、前記駆動信号を第１の駆動信号とし、前記論理回路は、前記第１の駆動信号と前記陰極接続ラインを走査するための第２の駆動信号とを受けて前記ＣＭＯＳ回路を駆動し、前記第１の駆動信号および前記第２の駆動信号を受けないときに前記ＣＭＯＳ回路の出力をハイインピーダンスにする請求項１１記載の有機ＥＬ表示装置。
【請求項１３】
前記放電回路は、放電パルスを受けて前記有機ＥＬ素子の電荷を前記接地ラインに放電するものであって、前記論理回路は、さらに前記放電パルスと次の前記陰極接続ラインが走査されたときにこのラインについての前記第２の駆動信号あるいはこれに応じた信号を第３の駆動信号として受けて、前記第２および第３の駆動信号を受けていないときには前記放電パルスと前記第１の駆動信号とに応じて前記陰極接続ラインを前記接地ラインに接続する信号を前記ＣＭＯＳ回路に送出し、前記放電パルスだけ受けたときに前記ＣＭＯＳ回路をハイインピーダンスにする請求項１２記載の有機ＥＬ表示装置。
【請求項１４】
さらに、前記第２の駆動信号を発生するシフトレジスタを有し、このシフトレジスタおよび前記記憶回路に記憶される前記データの各ビットの“１”あるいは“０”が前記駆動信号に対応していて、前記第１の駆動信号のデータは、直前に査対象となった陰極接続ラインの表示開始から前記走査対象となる陰極接続ラインに対する前記放電パルスが発生するまでの間に外部から前記記憶回路に設定される請求項１３記載の有機ＥＬ表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、有機ＥＬ駆動回路および有機ＥＬ表示装置に関し、詳しくは、マトリックス状に配置された有機ＥＬ素子の誤発光を防止しかつ消費電力を低減することができるような有機ＥＬ駆動回路および有機ＥＬ表示装置の改良に関する。
【０００２】
【従来の技術】
有機ＥＬ表示装置は、自発光による高輝度表示が可能であることから、小画面での表示に適し、携帯電話機、ＤＶＤプレーヤ、ＰＤＡ（携帯端末装置）等に搭載される次世代表示装置として現在注目されている。この有機ＥＬ表示装置には、液晶表示装置のように電圧駆動を行うと、輝度ばらつきが大きくなり、かつ、Ｒ（赤），Ｇ（緑），Ｂ（青）に感度差があることから制御が難しくなる問題点がある。
そこで、最近では、電流駆動のドライバを用いた有機ＥＬ表示装置が提案されている。
マトリックス状に配置した有機ＥＬ素子を電流駆動し、かつ、有機ＥＬ素子の陽極と陰極をグランドに落としてリセットする有機ＥＬ素子の駆動回路が公知である（特許文献１参照）。また、ＤＣ−ＤＣコンバータを用いて有機ＥＬ素子を低消費電力で電流駆動する技術が公知である（特許文献２参照）。
【０００３】
【特許文献１】
特開平９−２３２０７４号公報
【特許文献２】
特開２００１−１４３８６７号公報
【０００４】
前記の特開平９−２３２０７４号（特許文献１）に記載されるように、有機ＥＬ表示装置では、カラム側（陽極側）の１ラインが電流吐出し側となり、ロー側（陰極走査側）が電流吸い込み側（シンク側）となって、ロー側の走査に応じてカラム側の電流駆動回路から電流が有機ＥＬ素子（以下ＥＬ素子）の陽極側に出力される。ＥＬ素子の陰極側は、通常、ＣＭＯＳのプッシュプル回路を介してグランドＧＮＤに接続され、この駆動電流をシンクする。ＥＬ素子は、容量性の素子であるので、このとき、駆動電流の一部を電荷として蓄積する。そのためマトリックス状にＥＬ素子を配置する表示装置にあっては、走査対象となっていない周囲のＥＬ素子からの電荷が流れ込み、誤発光する問題がある。
図９は、一般的な有機ＥＬ表示パネルの概要を示す説明図である。１は、マトリックス状に配置されたＥＬ素子４を有する有機ＥＬ表示パネル、２は、カラム側の電流駆動回路、３は、ロー側の駆動回路、４は、ＥＬ素子であって、説明の都合上、コンデンサとして示してある。また、ロー側の駆動回路３のＣＭＯＳのプッシュプル回路はスイッチとして示してある。
【０００５】
有機ＥＬ表示パネル１にあっては、ＥＬ素子４の接合容量で決定された一定期間だけＥＬ素子４を駆動時点であらかじめ充電し、ＥＬ素子４の輝度を向上させ、輝度むらなどを防止している。そのために駆動する前にスイッチ回路ＳＷを一定期間ＯＮにしてＥＬ素子４の電荷を放電してリセットする。このリセットは、ロー側の駆動回路３のロー側の走査対象なるラインがＬｏｗレベル（以下“Ｌ”）になった初期の一定期間、スイッチ回路ＳＷをＯＮにしてカラム側の電流駆動回路２の出力が接続されるＥＬ素子４の陽極接続ライン（カラムライン）Ｘ１，Ｘ２，Ｘ３…をグランドＧＮＤへと落とすことで行われる。これによりＥＬ素子４の残留電荷が放電され、その後にカラム側の電流駆動回路２の出力電流がＥＬ素子４に加えられる。このとき、ロー側の駆動回路３において走査対象以外のＥＬ素子４を逆バイアスしておかないと、走査対象のＥＬ素子４に流れ込む駆動電流が周囲のＥＬ素子４に流れ込み、誤発光の原因になる。そのため、走査対象以外のＥＬ素子４の陰極接続ライン（ローライン）Ｙ１，Ｙ２，Ｙ３…は、Ｈｉｇｈレベル（以下“Ｈ”）に固定される。
【０００６】
【発明が解決しようとする課題】
近年、駆動ピン数は高解像度の要請により増加する傾向にある。そのため、駆動周波数も高くなり、消費電力は増加する傾向にある。しかし、誤発光防止のために走査対象以外のＥＬ素子をロー側において逆バイアスにすると、逆バイアス分の電荷がＥＬ素子に駆動する方向とは逆方に蓄積される。そのため、それが走査対象となったときには、その分を相殺して駆動するだけの大きな過渡電流が流れる。その結果、逆バイアス分の電荷を蓄積する電流による電力消費と、前記の過渡電流とによる駆動電流の増加が駆動ピン数の増加に応じて無視できなくなってきている。
この発明の目的は、このような従来技術の問題点を解決するものであって、マトリックス状に配置されたＥＬ素子の誤発光を防止しかつ消費電力を低減することができる有機ＥＬ駆動回路および有機ＥＬ表示装置を提供することにある。
【０００７】
【課題を解決するための手段】
このような目的を達成するためのこの発明のＥＬ駆動回路およびＥＬ表示装置の特徴は、マトリックス状に配置された複数のＥＬ素子を有し、この複数のＥＬ素子の陽極側にそれぞれ接続される複数の陽極接続ラインに対してそれぞれ設けられ電流を吐出す複数の電流源と、複数のＥＬ素子の陰極側にそれぞれ接続される複数の陰極接続ラインを順次走査してこのラインから流出される電流を走査に応じて所定のバイアスラインにシンクする駆動回路と、一定期間の間所定のバイアスラインに陽極接続ラインを接続してＥＬ素子の電荷を放電する放電回路とを備える有機ＥＬ駆動回路において、
複数の陰極接続ラインのうち、走査対象となる陰極接続ラインの駆動回路が自己が接続されている陰極接続ラインを所定のバイアスラインに接続し、走査対象となる陰極接続ラインより少なくとも１つ前に走査したライン（すべての走査ラインを除く）に接続される駆動回路がＥＬ素子を逆バイアスにする電圧を自己が接続されている陰極接続ラインに印加し、これら以外の陰極接続ラインに接続される駆動回路が各駆動回路に対応して発生する所定の駆動信号を受けて自己が接続されている陰極接続ラインを一定期間の間あるいはこれに対応する期間の間、所定のバイアスラインに接続するか、その出力をハイインピーダンス（Ｈｉ−Ｚ）するものである。
【０００８】
【発明の実施の形態】
このように、この発明にあっては、ロー側の走査対象の陰極接続ライン以外の任意の陰極接続ラインを各駆動回路に対応して発生する所定の駆動信号に応じて所定のバイアスライン（例えば、グランドＧＮＤ）に接続するか、その出力をハイインピーダンスするかを選択できるものであり、さらに、走査対象となる陰極接続ラインより少なくとも１つ前に走査した陰極接続ラインに接続されるＥＬ素子は逆バイアスになっている。
このことにより、例えば、走査対象の陰極接続ラインに接続されたＥＬ素子より後続に走査されるＥＬ素子が接続された陰極接続ラインを所定の駆動信号により、選択して、任意の数だけ、同時にリセットすることができ、あるいはハイインピーダンス（Ｈｉ−Ｚ）に設定することができる。
特に、所定の駆動信号をビットデータとして発生してビットデータが“１”および“０”のいずれか一方のときに自己が接続されている陰極接続ラインを所定のバイアスラインに接続し、ビットデータがいずれか他方のときに駆動回路の出力をハイインピーダンスするようにすれば、選択した任意の数だけ、同時にリセットし、それ以外の陰極接続ラインをハイインピーダンス（Ｈｉ−Ｚ）に設定することができる。このときにも、走査が終了した手前の陰極接続ラインのＥＬ素子は、逆バイアスされているので、誤発光が防止される。
特に、後続の陰極接続ラインに接続されるＥＬ素子については、走査対象となる陰極接続ラインに接続されたＥＬ素子の輝度が高いときにはそれに応じて多くなるように選択すれば、現在走査しているラインの輝度が高くても、誤発光を防止でき、発光輝度に応じてダイナミックに消費電力を低減することができる。もちろん、走査対象の陰極接続ラインに隣接するラインとして前側のラインが複数選択されてもよい。
その結果、マトリックス状に配置されたＥＬ素子の誤発光を防止しかつ消費電力を低減することができる有機ＥＬ駆動回路および有機ＥＬ表示装置を容易に実現することができる。
【０００９】
【実施例】
図１は、この発明のＥＬ駆動回路を適用した一実施例のロー側の走査回路のブロック図、図２は、その電流駆動回路のブロック図、図３は、リセットデータがオール“１”のときの表示駆動動作の基本的な動作のタイミングチャート、図４は、リセットデータがオール“０”のときの表示駆動動作の基本的な動作のタイミングチャート、図５は、そのリセットデータ設定に応じた表示駆動動作のタイミングチャート、図７〜図９は、この発明の他の実施例の説明図である。なお、各図において同一の構成要素は同一の符号で示す。
図１において、１０は、ロー側走査回路であって、１１は、フリップフロップ（ＦＦ）１１ａ，１１ｂ，１１ｃ…からなるシフトレジスタである。このシフトレジスタ１１にはロー側の走査ライン数分の段数のフリップフロップが接続されている。フリップフロップ１１ａ，１１ｂ，１１ｃ…は、それぞれデータ端子Ｄに前段のフリップフロップからＱ出力のデータを受け、クロック端子ＣＫにはロー側のクロックであるロークロックＣＬＫを端子ＣＬを介して受けて動作する。
【００１０】
初段のフリップフロップ１１ａは、データ入力端子Ｄｉｎにコントロール回路１６から“１”のデータ（スタートパルス）を受ける。そして各段のフリップフロップの出力としてＱ出力の反転出力である＊Ｑ出力（図面ではＱバー出力）がインバータ１３を介して各段に対応して設けられた電流駆動回路１２，１２，…にそれぞれ送出される。各インバータ１３の出力は、前段のフリップフロップに対応する電流駆動回路１２にもその入力端子１２ｂを介して入力される。
なお、初段のフリップフロップに対応するインバータ１３の出力は、最終段のフリップフロップに対応する電流駆動回路１２に入力される。この場合、最終段のフリップフロップの後に初段のフリップフロップに対応するダミーフリップフロップを設けて、このダミーフリップフロップからの出力をインバータ１３を介して最終段のフリップフロップに対応する電流駆動回路１２に入力するようにしてもよい。このようにすれば、初段のフリップフロップに対応するインバータ１３の出力を最終段の電流駆動回路１２に入力するための引き回し配線は不要となり、配線接続ラインのレイアウトが簡単になる。
【００１１】
１４は、フリップフロップ（ＦＦ）１４ａ，１４ｂ，１４ｃ…からなるシフトレジスタで構成されるデータレジスタであり、ＭＰＵ１７からのリセットのためのデータ（リセットデータ）とクロックエネーブル信号Ｅとを受けて、リセットデータがシリアルに入力され、シフトされて設定される。このデータレジスタ１４もロー側の走査ライン数分の段数のフリップフロップが接続されている。そのフリップフロップ１４ａ，１４ｂ，１４ｃ…は、それぞれデータ端子Ｄに前段のフリップフロップからＱ出力のデータを受け、クロック端子ＣＫにはロー側のクロックより周波数の高いカラムクロックＣＣＫが入力端子ＣＣＬから入力されて、入力されたリセットデータをシフトする動作をする。
なお、クロックエネーブル信号Ｅは、カラムクロックＣＣＫを有効にするものであり、これは、コントロール回路１６からのカラムクロックＣＣＫをＡＮＤゲートを介してデータレジスタ１４の入力端子ＣＣＬに加えておき、このＡＮＤゲートにクロックエネーブル信号Ｅを加えてこのＡＮＤゲートで開くような構成であってもよい。
初段のフリップフロップ１４ａは、データ入力端子ＤｉｎにＭＰＵ１７からリセットデータを受ける。そして各段のフリップフロップの出力としてＱ出力の反転出力である＊Ｑ出力（図面ではＱバー出力）がインバータ１５を介して各段に対応して設けられた電流駆動回路１２，１２，…の各入力端子１２ｄにそれぞれ送出される。
【００１２】
コントロール回路１６は、ロークロックＣＬＫと、カラムクロックＣＣＫと、データ“１”（スタートパルスＳ）を発生して、図示するように、これらをシフトレジスタ１１とデータレジスタ１４とにそれぞれ入力する。また、放電パルスＰｄを発生して各電流駆動回路１２に入力端子１２ｃを介して入力する。さらに、ロークロックＣＬＫとスタートパルスとをＭＰＵ１７に送出する。
電流駆動回路１２の入力端子１２ａ，１２ｂ，１２ｄに入力される信号は、インバータを介すことで各フリップフロップのＱ出力に対応している。
さらに、電流駆動回路１２，１２，１２…は、コントローラ１６から放電パルス（カラムリセットパルス）Ｐｄを入力端子１２ｃに受ける。
【００１３】
シフトレジスタ１１は、ロー側の走査開始時点で初段のフリップフロップ１１ａから最終段のフリップフロップに向かってコントロール回路１６から入力されたビット“１”のデータ（スタートパルスＳ）をロークロックＣＬＫに応じて順次シフトしていく。これによりビット“１”が立ったフリップフロップのＱ出力に対応する電流駆動回路１２は、そのときに走査対象の対象となるローライン（陰極接続ライン）に“Ｌ”の出力を発生して、ローラインＹ１，Ｙ２，Ｙ３…（図９参照）を順次駆動していく。このとき他のフリップフロップは、ビット“０”がセットされているのでその出力に対応する電流駆動回路１２は走査の対象とはならない。
一方、データレジスタ１４の各段には、手前の表示期間に初段のフリップフロップ１４ａから最終段のフリップフロップに向かってＭＰＵ１７から次の表示期間の表示輝度に応じたリセットデータが入力されて、それがコントロール回路１６から送出されるカラムクロックＣＣＫ（クロックエネーブル信号Ｅが発生しているときにこのカラムクロックＣＣＫが有効になる。）に応じてシフトされて、セットされる。そこで、走査対象となるリセット期間には、表示輝度に応じたリセットデータがデータレジスタ１４に記憶される。
【００１４】
各電流駆動回路１２は、図２に示すように論理回路１２１とレベルシフト回路１２２、バッファ１２３，１２４、そしてＣＭＯＳトランジスタＴｒｐ，Ｔｒｎを有するＣＭＯＳ出力回路１２５とからなる。各電流駆動回路１２のＣＭＯＳ出力回路１２５の出力端子１２ｆは、図１に示すように、それぞれロー側のラインＹ１，Ｙ２，Ｙ３…に接続されている。各電流駆動回路１２は、自己の段に対応するインバータ１５の出力（第１の駆動信号）と、自己の段に対応するインバータ１３の出力（第２の駆動信号）、放電パルスＰｄ、そして次段のインバータ１３の出力（第３の駆動信号）とを受けて、現在走査対象となっている電流駆動回路１２と１つ前に走査対象となっている電流駆動回路１２を除いて、放電動作の一定期間だけローラインＹ１，Ｙ２，Ｙ３…をデータレジスタ１４にリセットデータに応じて“Ｌ”にする。
この電流駆動回路１２について図２を参照して説明すると、インバータ１３の入力端子として自己のフリップフロップの段に対応するインバータ１３の出力信号を入力端子１２ａに受け、次段のフリップフロップに対応するインバータ１３から出力信号を入力端子１２ｂに受ける。そして放電パルスＰｄを入力端子１２ｃに受け、自己の段に対応するインバータ１５の出力信号を入力端子１２ｄに受ける。
論理回路１２１は、２つのＯＲゲート１２１ａ，１２１ｄと３つのＡＮＤゲート１２１ｂ，１２１ｃ，１２１ｅとで構成されている。論理回路１２１は、２入力ＯＲゲート１２１ａを介して入力端子１２ａから自己に対応する段のインバータ１３の出力信号を受けてそれをレベルシフト回路１２２，バッファ１２３を介してＣＭＯＳ出力回路１２５のトランジスタＴｒｎのゲートへ出力する。この２入力ＯＲゲート１２１ａは、他方の入力として３入力ＡＮＤゲート１２１ｂの出力を受ける。
【００１５】
３入力ＡＮＤゲート１２１ｂは、放電パルスＰｄを阻止するゲートである。入力端子１２ｃから放電パルスＰｄを受け、さらに入力端子１２ｂから次段のフリップフロップに接続されたインバータ１３の出力信号を負論理入力に受け、そして自己に対応する段のフリップフロップに接続されたインバータ１３の出力信号を負論理入力に受ける。
３入力ＡＮＤゲート１２１ｂは、前記の２つの負論理入力により、自己の電流駆動回路１２がロー側走査の対象となっているとき、あるいは次段に対応する電流駆動回路１２がロー側走査の対象となっているときの２つの条件のいずれかにおいて、放電パルスＰｄを受けてもこれを阻止する回路となっている。
この３入力ＡＮＤゲート１２１ｂの出力は、２入力ＡＮＤゲート１２１ｅを介して２入力ＯＲゲート１２１ａへ入力されて、これを介して“Ｈ”の信号でＣＭＯＳ出力回路１２５のトランジスタＴｒｎを駆動してこれをＯＮする。
【００１６】
同様に、２入力ＡＮＤゲート１２１ｃも放電パルスＰｄを阻止するゲートである。入力端子１２ｃから放電パルスＰｄを受け、さらに入力端子１２ｂから次段のインバータ１３の出力信号を負論理入力に受ける。そこで、次段のインバータ１３の出力が“Ｈ”のときには、放電パルスＰｄが阻止される。言い換えれば、前記と同様に、次段に対応する電流駆動回路１２がロー側走査の対象となっているときには放電パルスＰｄを阻止する。また、自己の電流駆動回路１２がロー側走査の対象となっているときは、入力端子１２ａに入力された駆動信号（インバータ１３の出力信号）“Ｈ”がＯＲゲート１２１ｄを介してトランジスタＴｒｐのゲートへ出力されるので、放電パルスＰｄには無関係に動作する。
この２入力ＡＮＤゲート１２１ｃの出力は、放電パルスＰｄを阻止するゲートである。２入力ＯＲゲート１２１ｄへ入力されて、これを介して“Ｌ”の信号でＣＭＯＳ出力回路１２５のトランジスタＴｒｐを駆動する。“Ｈ”信号のときにはトランジスタＴｒｐがＯＦＦになる。
２入力ＡＮＤゲート１２１ｅは、放電パルスＰｄを通過させるゲートである。
データレジスタ１４のビットデータが“１”のときに開き、３入力ＡＮＤゲート１２１ｂの放電パルスＰｄの“Ｈ”の出力を２入力ＯＲゲート１２１ａを介してトランジスタＴｒｎのゲートに加えてこれをＯＮさせる。したがって、データレジスタ１４のビットデータが“１”のときには、この２入力ＡＮＤゲート１２１ｅがなく、直接３入力ＡＮＤゲート１２１ｂの出力が２入力ＯＲゲート１２１ａに入力される。
【００１７】
そこで、まず、データレジスタ１４のビットデータが“１”の場合から説明する。
この場合、電流駆動回路１２がロー側走査の対象となっているときと、次段に対応する電流駆動回路１２がロー側走査の対象となっているときの２つの条件のときには、論理回路１２１は、自己に対応する段のインバータ１３の出力信号“Ｈ”，“Ｌ”に応じて“Ｈ”，“Ｌ”の出力信号をＣＭＯＳ出力回路１２５に送出する。
すなわち、このような３入力ＡＮＤゲート１２１ｂと２入力ＡＮＤゲート１２１ｃとにより、ロー側走査の対象となっているＣＭＯＳ出力回路１２５は、その出力端子１２ｆに“Ｌ”を発生し、１つ前にロー側走査の対象となって、いまはロー側走査の対象となっていない前段のＣＭＯＳ出力回路１２５は、その出力端子１２ｆに“Ｈ”を発生し、従来と同様な走査制御になる。
これ以外の場合には、各段のフリップフロップに対応するインバータ１３の出力は、“Ｌ”となっていて、かつ、次段のフリップフロップに対応するインバータ１３の出力も、“Ｌ”となっているので、３入力ＡＮＤゲート１２１ｂと２入力ＡＮＤゲート１２１ｃと２入力ＡＮＤゲート１２１ｅとはそれぞれ開き、“Ｈ”の放電パルスＰｄは、２入力ＯＲゲート１２１ａ、２入力ＯＲゲート１２１ｄへそれぞれ入力されて、レベルシフト回路１２２，バッファ１２４を介してトランジスタＴｒｎ，トランジスタＴｒｐのゲートへそれぞれ出力される。
【００１８】
その結果、データレジスタ１４のビットデータが“１”の場合には、放電パルスＰｄの“Ｈ”の期間の間、ＣＭＯＳ出力回路１２５のトランジスタＴｒｎがＯＮになり、トランジスタＴｒｐがＯＦＦになる。放電パルスＰｄの“Ｈ”の期間の間、トランジスタＴｒｎがＯＮになると、ロー側走査の対象となっているフリップフロップの前段のフリップフロップに対応する電流駆動回路１２以外の電流駆動回路１２が接続されるローラインは、“Ｌ”になる。
したがって、データレジスタ１４のリセットデータがオール“１”のときには、図３に示すような波形でロー側走査が行われる。なお、図は、ロー側の現在走査対象となっているロー側ラインがライン２であり、これが“Ｌ”のときに、その手前がライン１が“Ｈ”となっている。そして、その他の走査ラインは、放電パルスＰｄがある期間だけ“Ｌ”に維持される。
なお、横軸は、それぞれの波形の時間である。
【００１９】
次に、データレジスタ１４のビットデータが“０”の場合について説明する。
このときには、２入力ＡＮＤゲート１２１ｅが閉じるので、３入力ＡＮＤゲート１２１ｂの放電パルスＰｄの“Ｈ”の出力が２入力ＯＲゲート１２１ａに加わらない。したがって、ＣＭＯＳ出力回路１２５のトランジスタＴｒｎは、走査対象の電流駆動回路１２以外は、すべてＯＦＦになる。
一方、ＣＭＯＳ出力回路１２５のトランジスタＴｒｐは、走査が終了した直前の電流駆動回路１２以外は、放電パルスＰｄの“Ｈ”の出力がゲートに加えられるので、すべてＯＦＦになる。
その結果、図４に示すような波形でロー側走査が行われる。なお、図４は、図３と同様にロー側の現在走査対象となっているロー側ラインがライン２であり、これが“Ｌ”のときに、その手前のライン１が“Ｈ”となっている。そして、その他の走査ラインは、選択パルスＰｚがある期間だけハイ・インピーダンス（Ｈｉ−Ｚ）になる。
【００２０】
次に、データレジスタ１４のビットデータを現在走査対象となっている陰極接続ラインのＥＬ素子の表示輝度に応じて設定する場合について説明する。
ＭＰＵ１７には、表示輝度／リセットデータ生成プログラム１７ａが設けられている。そこで、次のようなリセットデータをデータレジスタ１４のＭＰＵ１７から設定する。
例えば、ローランの走査開始の手前のリセット期間に発生する“Ｈ”の放電パルスＰｄに対応させて、これから走査するローラインに接続されたカラムライン分（水平１ライン分）のＥＬ素子４の輝度に応じた本数分だけ後続のローラインをリセットするようにする。
まず、表示輝度／リセットデータ生成プログラム１７ａを手前のローラインの表示期間の間にＭＰＵ１７が実行して、次のローラインの走査におけるカラムライン分（水平１ライン分）のＥＬ素子４の輝度を算出する。
すなわち、ＭＰＵ１７は、次にローラインが駆動されるカラムラインの出力電流の平均値を、その表示データ値から算出する。そして、コントロール回路１６からローククロックＣＬＫを受けて、スタートパルスＳが発生した時点からローククロックＣＬＫをカウントすることで、シフトレジスタ１１の現在の走査位置を生成する。これらのデータに応じて、次のようなリセットデータを生成する。
なお、シフトレジスタ１１の現在の走査位置のデータはシフトレジスタ１１から直接得てもよい。
【００２１】
このリセットデータは、出力電流の平均値を５段階の輝度に区分けして、その５段階を１本から５本のロー側走査ラインのリセットの本数とする。例えば、走査が終了してリセット期間後の次のカラム１ライン（水平１ライン）の明るさが５のときには、次に来る走査対象のローラインの後ろのローライン５本分の走査ラインを放電期間にグランドＧＮＤへと落としてリセットし、他のラインは、ハイインピーダンス（Ｈｉ−Ｚ）に設定する。明るさが３のときには、次に来る走査対象のローラインの後ろのローライン３本分である。
このとき、ＭＰＵ１７は、リセットラインの本数が５本のときには、次に走査対象となるローラインの位置の次のビット位置から５ビットのデータが“１”となり、他のデータが“０”となるデータを生成してデータレジスタ１４に設定する。
具体的には、シフトレジスタ１１の現在のデータが“０００１００００…”であると、次の走査位置が“００００１００００…”となるので、次の走査位置が５番目のときに、リセットラインの本数が５本のときには（明るさ５のときには）、ＭＰＵ１７は、“０００００１１１１１０００…”のように６番目から５ビット“１”のデータを生成してこれをデータレジスタ１４にセットする。
リセットラインの本数が３本のときには、ＭＰＵ１７は、“０００００１１１０００…”のようなデータを生成してデータレジスタ１４にセットする。
なお、輝度の５段階区分けは、出力電流の総計値に対応させても同様である。
その結果、図５に示すような波形でロー側走査が行われる。
【００２２】
図５は、ロー側の走査対象となっているロー側ラインがライン１から開始して順次進むとし、各ローラン走査におけるカラムラインに接続されたＥＬ素子４の輝度を５段階で区分けする明るさが４、２，１，１の場合を示している。なお、放電パルスＰｄ（カラムリセットパルスＲＳ）が“Ｈ”の期間がリセット期間Ｒであって、通常の水平帰線期間に相当する。このパルスが“Ｌ”の期間が表示期間Ｄであり、通常の水平走査期間に相当する。
図５の２番目に示すパルスは、ロークロックＣＬＫであり、放電パルスＰｄの立上がりから少し遅れた位置で立上がるパルスであり、このパルスに応じてロー側走査の切換え（垂直走査）が行われる。
なお、このリセットデータの設定は、直前に査対象となった陰極接続ラインの表示開始から走査対象となる陰極接続ラインに対する放電パルスＰｄが発生するまでの間に設定されればよい。
図５に示すように、走査対象となるラインとその手前の走査ライン以外は、データレジスタ１４に設定されるリセットデータに応じて放電パルスＰｄが“Ｈ”の放電期間では、ビット“１”がセットされたフリップフロップに対応する電流駆動回路１３が接続されたローラインがグランドＧＮＤに落ち、ビット“０”がセットされたフリップフロップに対応する電流駆動回路１３が接続されたローラインがハイ・インピーダンス（Ｈｉ−Ｚ）になる。これにより、グランドＧＮＤに接続されたローラインの本数分だけ、リセットされる期間が短くなり、走査が終了したラインの残留電荷が残らず放電される。
【００２３】
このような制御をすると、放電パルスＰｄが“Ｈ”の放電期間では、走査対象となるラインとその手前の走査ライン以外では、データレジスタ１４に設定されるリセットデータに応じて選択的にグランドＧＮＤに落したり、ハイ・インピーダンス（Ｈｉ−Ｚ）にすることができる。
１つ手前の走査ライン以外は、放電期間に逆バイアス状態とはならない。そこで、手前の走査ライン以外は、カラム側の電流駆動回路２によるＥＬ素子４の電流駆動時に大きな過渡電流が流れないで済む。
また、１つ手前の走査ラインは、１つ前に駆動され、その駆動電流によりＥＬ素子４に残留電荷が蓄積しているが、このラインが“Ｈ”に設定されて逆バイアス状態になっているので、誤発光が防止される。
これにより、逆バイアス分の電荷を蓄積する電流のラインが手前の１ラインだけとなり、過渡電流とによる駆動電流の増加が低減され、そのときどきの表示輝度に応じて電力消費を抑えることができる。
【００２４】
ところで、放電パルスＰｄは、いわゆる帰線期間に対応するリセットパルスであり、その立上がりは、帰線期間の開始点に対応しているが、ロークロックＣＬＫは、ロー側走査ラインの切換パルスであり、その立上がりは、帰線期間の中で行われ、次の走査ラインについて駆動タイミングとなっている。そこで、ローライン走査の各ラインの立上がり、立下がりタイミングは、ロークロックＣＬＫの立上がりタイミングに一致していることが好ましい。図３〜図５では、ローククロックＣＬＫの立上がりタイミングしか一致していない。
そこで、図６〜図９にローライン走査の各ラインの立上がり、立下がりタイミングがロークロックＣＬＫの立上がりタイミングに一致させた実施例を示す。
【００２５】
図６のロー側の走査回路１００は、図１のロー側の走査回路１０に対応する回路であって、図１の各電流駆動回路１２が各電流駆動回路２２に置き換わっている。電流駆動回路１２がインバータ１３を介した次段のフリップフロップの出力を受けるのに対して、この電流駆動回路２２は、次段に加えて前段の電流駆動回路２２へのインバータ１３の出力を入力端子１２ｅに受ける。この点で相違している。
図６は、電流駆動回路２２の内部回路を示したものであり、その論理回路２２１は、図２の論理回路１２１に換えて設けられている。その他のレベルシフト回路１２２、バッファ１２３，１２４、そしてＣＭＯＳ出力回路１２５は、図２に示す回路である。
論理回路２２１は、３つの２入力ＯＲゲート２２１ａ，２２１ｃ，２２１ｅと２入力ＡＮＤゲート２２１ｂと３入力ＡＮＤゲート２２１ｄとで構成されている。それぞれのＡＮＤゲート２２１ｂ，２２１ｄは、１個の負論理入力を持っている。
論理回路２２１は、２入力ＯＲゲート２２１ａを介して入力端子１２ａから自己に対応する段のインバータ１３の出力信号を受けてそれをレベルシフト回路１２２，バッファ１２３を介してＣＭＯＳ出力回路１２５のトランジスタＴｒｎのゲートへ出力する。この２入力ＯＲゲート２２１ａは、他方の入力として３入力ＡＮＤゲート２２１ｂの出力を受ける。
３入力ＡＮＤゲート２２１ｂは、放電パルスＰｄを阻止するゲートである。次段のインバータ１３に接続された入力端子１２ｂと前段のインバータ１３に接続された入力端子１２ｅからそれぞれインバータ１３の出力を２入力ＯＲゲート２１ｃを介して負論理で受ける。さらにこれは、入力端子１２ｄにデータレジスタ１４のビットデータをインバータ１５を介して受ける。これら端子からの信号に応じてゲートを開き、放電パルスＰｄを２入力ＯＲゲート２２１ａに送出する。
放電パルスＰｄを通過させる条件は、前後のインバータ１３の出力が“Ｌ”のときでかつデータレジスタ１４のビットが“１”のときである。したがって、データレジスタ１４のビットが“１”になっている後段の電流駆動回路２２に接続された走査ラインでは、図８に示すように、立下がる手前に細い“Ｌ”のパルスが発生する。
また、走査対象のラインでは、データレジスタ１４のビットが“０”になっているので、ローククロックＣＬＫの立上がり一致して立下がる。
その結果として、ローライン走査の各ラインの立上がり、立下がりタイミングがロークロックＣＬＫの立上がりタイミングに一致した図８に示すようなタイミングチャートが得られる。
【００２６】
以上説明してきたが、実施例では、次段のインバータ１３の駆動信号を直接前段の論理回路１２１あるいは論理回路１２６が受けて動作するようになっているが、これは、次段の論理回路でインバータ１３の駆動信号に応じた駆動を発生してそれを前段の論理回路に送出してもよいことはもちろんである。したがって、前段の論理回路１２１あるいは論理回路１２６の駆動は、次段のインバータ１３の駆動信号そのものを用いる必要はない。
また、実施例では、走査が終了した１つ手前の陰極接続ラインのＥＬ素子は、逆バイアスされるが、例えば、２入力ＡＮＤゲート１２１ｃをｍ入力ＡＮＤゲート１２１ｃ（ただしｍは３以上の整数  ）として、後段のインバータの出力を入力すれば、ｍ本の走査ラインを放電期間中“Ｈ”に設定することができる。これにより、走査が終了したｍ個手前の陰極接続ラインのＥＬ素子を逆バイアスすることができる。したがって、逆バイアスをするのは手前１走査ラインに限定されない。
【００２７】
【発明の効果】
以上説明してきたように、この発明にあっては、ロー側の走査対象の陰極接続ライン以外の任意の陰極接続ラインを各駆動回路に対応して発生する所定の駆動信号に応じて所定のバイアスライン（例えば、グランドＧＮＤ）に接続するか、その出力をハイインピーダンスするかを選択できるものであり、さらに、走査対象となる陰極接続ラインより少なくとも１つ前に走査した陰極接続ラインに接続されるＥＬ素子は逆バイアスになっている。
このことにより、例えば、走査対象の陰極接続ラインに接続されたＥＬ素子より後続に走査されるＥＬ素子が接続された陰極接続ラインを所定の駆動信号により、選択して、任意の数だけ、同時にリセットすることができ、あるいはハイインピーダンス（Ｈｉ−Ｚ）に設定することができる。
その結果、マトリックス状に配置されたＥＬ素子の誤発光を防止しかつ消費電力を低減することができる有機ＥＬ駆動回路および有機ＥＬ表示装置を容易に実現することができる。
【図面の簡単な説明】
【図１】図１は、この発明のＥＬ駆動回路を適用した一実施例のロー側の走査回路のブロック図である。
【図２】図２は、その電流駆動回路のブロック図である。
【図３】図３は、リセットデータがオール“１”のときの表示駆動動作の基本的な動作のタイミングチャートである。
【図４】図４は、リセットデータがオール“０”のときの表示駆動動作の基本的な動作のタイミングチャートである。
【図５】図５は、そのリセットデータ設定に応じた表示駆動動作のタイミングチャートである。
【図６】図６は、この発明のＥＬ駆動回路を適用した他の実施例のロー側の走査回路の腰部のブロック図である。
【図７】図７は、図６に示すロー側の走査回路の電流駆動回路のブロック図である。
【図８】図８は、図６に示すロー側の走査回路のリセットデータ設定に応じた表示駆動動作のタイミングチャートである。
【図９】図９は、一般的な有機ＥＬ表示パネルの概要を示す説明図である。
【符号の説明】
１…有機ＥＬ表示パネル、２…カラム側の電流駆動回路、
３…ロー側の駆動回路、４…ＥＬ素子、
１０…ロー側の走査回路、１１…シフトレジスタ、
１１ａ，１１ｂ，１１ｃ，１４ａ，１４ｂ，１４ｃ…フリップフロップ、
１２…電流駆動回路、１３，１５…インバータ、
１４…データレジスタ、
１６…コントロール回路、
１２１…論理回路、１２２…レベルシフト回路、
１２３，１２４…バッファ、１２５…ＣＭＯＳ出力回路、
Ｔｒｐ，Ｔｒｎ…ＭＯＳトランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2004219624.tif 000008
【図７】
2004219624.tif 000009
【図８】
2004219624.tif 000010
【図９】
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