(57)【要約】【課題】内部回路を制御する制御信号のタイミングのずれ量の変動を最小限にする。また、内部回路の動作タイミングを間接的に評価し、評価結果に基づいて、チップの特性を改善する。【解決手段】スイッチ制御回路１０、４は、所定のタイミングのスイッチ制御信号CLZを生成し、スイッチ回路６に出力する。タイミング制御回路４９は、所定のタイミングの読み出し制御信号SEBZおよび書き込み制御信号WAEZの少なくとも一方を生成し、入出力制御回路８、９に出力する。この際、スイッチ制御信号CLZ、読み出し制御信号SEBZ、書き込み制御信号WAEZの活性化期間および活性化タイミングは、活性化期間変更回路および活性化タイミング変更回路により変更可能である。【選択図】      図２
2004206879.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルと、
前記メモリセルに読み書きするデータの増幅を行うセンスアンプと、
読み出し動作時に前記センスアンプで増幅された前記データを取り込む読み出し制御回路、および書き込み動作時に前記データを該センスアンプに出力する書き込み制御回路の少なくとも一方を有する入出力制御回路と、
前記センスアンプと前記入出力制御回路とを接続する前記データの伝達経路を断続するスイッチ回路と、
基本タイミング信号を受けて、前記入出力制御回路を制御する読み出し制御信号および書き込み制御信号の少なくとも一方を生成するタイミング制御回路と、
前記基本タイミング信号を受けて、前記スイッチ回路をオン・オフ制御するスイッチ制御信号を生成するスイッチ制御回路と、
前記スイッチ制御信号、前記読み出し制御信号および前記書き込み制御信号の少なくともいずれかの活性化期間を変更する活性化期間変更回路と、
前記活性化期間変更回路とは独立に動作し、読み出し制御信号および書き込み制御信号の活性化タイミングを変更する活性化タイミング変更回路とを備えたことを特徴とする半導体集積回路。
【請求項２】
請求項１記載の半導体集積回路において、
チップ上にヒューズを備え、前記活性化期間は、前記ヒューズの溶断により所定値に固定可能であることを特徴とする半導体集積回路。
【請求項３】
請求項１記載の半導体集積回路において、
チップ上にヒューズを備え、前記活性化タイミングは、前記ヒューズの溶断により所定値に固定可能であることを特徴とする半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データの読み書きを行うメモリセルを備えた半導体集積回路に関し、特に、内部回路を制御する制御信号のタイミングを最適化する技術に関する。
【背景技術】
【０００２】
マイクロコンピュータ、DRAM等に代表される半導体集積回路は、年々、高集積化・高速化されている。最近では、回路内部で使われる制御信号のタイミング余裕が、高速化により減少しており、チップ内部の配線長等を考慮したタイミング設計が行われている。
【０００３】
図２２は、この種の半導体集積回路のうち、クロック信号に同期して動作するSDRAM（Synchronous DRAM）のチップレイアウトを示している。なお、図２２は、一般にカラムアドレス系と称するデータの入出力に関連する回路を示している。
SDRAM１には、互いに鏡像関係にあるメモリコア部２、２が４カ所に配置されている。SDRAM１の中央には、横方向および縦方向に沿って、周辺回路部３が十字状に配置されている（図の網掛け部分）。
【０００４】
各メモリコア部２には、メインデコーダ４、センスアンプ５、スイッチ回路６、メモリセル７、センスバッファ８、およびライトアンプ９が、それぞれ複数配置されている。互いに鏡像関係にあるメモリコア部２、２の間には、プリデコーダ１０が配置されている。
周辺回路部３には、外部と信号の授受を行うパッド１１が、図の横方向に沿って配置されている。周辺回路部３には、読み出しデータ信号RDBZ、書き込みデータ信号WDBZ、試験時読み出しデータ信号TRDBZ、TRDBXおよび試験時書き込みデータ信号TWDBZの配線が、チップの横方向に沿って配置されている。周辺回路部３には、データ入出力回路１２、クロックバッファ１３、クロックパルス生成回路１４、タイミング制御回路１５、リセット回路１６、試験回路１７、および制御回路１８等が配置されている。
【０００５】
クロックバッファ１３は、パッド１１を介して外部からクロック信号CLKを受け、内部クロック信号CLKZを出力している。クロックパルス生成回路１４は、内部クロック信号CLKZを受け、クロックパルス信号CEPZを出力している。タイミング制御回路１５は、クロックパルス信号CEPZを受け、読み出し制御信号SEBZおよび書き込み制御信号WAEZを出力している。リセット回路１６には、読み出し制御信号SEBZ、読み出しデータ信号RDBZ、および試験時読み出しデータ信号TRDBZ、TRDBXが供給されている。データ入出力回路１２には、読み出しデータ信号RDBZ、書き込みデータ信号WDBZ、試験時読み出しデータ信号TRDBZ、TRDBX、および試験時書き込みデータ信号TWDBZが供給され、パッド１１を介してデータ信号DQが供給されている。試験回路１７からは、試験信号TESZが出力されている。試験信号TESZは、図示していないが、データ入出力回路１２、リセット回路１６、センスバッファ８、およびライトアンプ９に供給されている。
【０００６】
プリデコーダ１０は、クロックパルス信号CEPZおよび図示しない列アドレス信号を受け、カラムデコード信号CAZをメインデコーダ４に出力している。クロックパルス信号CEPZの配線の一部は、メモリコア部２の脇に縦方向に沿って形成されており、配線長が長い。このため、クロックパルス信号CEPZの配線の負荷は大きい。同様に、カラムデコード信号CAZの配線は、メインデコーダ４内に横方向に沿って形成されており、配線長が長い。このため、カラムデコード信号CAZの配線の負荷は大きい。
【０００７】
メインデコーダ４は、カラムデコード信号CAZを受け、カラム選択信号CLZを出力している。センスアンプ５には、ビット線信号BLZ、BLXが供給されている。ビット線信号BLZ、
BLXは相補な信号である。
【０００８】
メモリセル７には、ビット線信号BLZ、BLXが供給されている。スイッチ回路６には、カラム選択信号CLZ、ビット線信号BLZ、BLX、および内部データ信号GDBZ、GDBXが供給されている。センスバッファ８は内部データ信号GDBZ、GDBXを受け、読み出しデータ信号RDBZおよび試験時読み出しデータ信号TRDBZ、TRDBXを出力している。ライトアンプ９は、書き込みデータ信号WDBZおよび試験時書き込みデータ信号TWDBを受け、内部データ信号GDBZ、GDBXを出力している。
【０００９】
なお、メモリコア部２に示したＪ字状の矢印Ａ１は、メモリセル７から読み出されたデータが、ビット線信号BLZ、BLXとして、センスアンプ５で増幅されスイッチ回路６を介してセンスバッファ８に供給されることを表している。Ｊ字状の矢印Ａ２は、スイッチ回路６を介してライトアンプ９から出力される書き込みデータが、ビット線信号BLZ、BLXとして、センスアンプ５に供給されメモリセル７に書き込まれること表している。
【００１０】
図中、信号線が接続されていないプリデコーダ１０およびメモリコア部２にも、上述した各信号が接続されている。
また、図中、太線で示した信号線、配線は、複数本から構成されている。例えば、読み出しデータ信号RDBZは、読み出しデータ信号RDB0Z、RDB1Z、RDB2Z、RDB3Zから構成され、書き込みデータ信号WDBZは、書き込みデータ信号WDB0Z、WDB1Z、WDB2Z、WDB3Zから構成されている。
ここで、最後に“Ｚ”の付く信号は、正論理の信号であり、最後に“Ｘ”の付く信号は、負論理の信号である。
【００１１】
図２３は、カラムアドレス系の主要な回路および主要な信号の流れを示している。
スイッチ回路６は、nMOSにより構成されている。nMOSのゲートには、カラム選択信号CLZが供給され、nMOSのソース、ドレインには、それぞれビット線信号BLZ、BLX、内部データ信号GDBZ、GDBXが供給されている。
【００１２】
図２４は、クロックバッファ１３の詳細を示している。
クロックバッファ１３は、外部から入力されるクロック信号CLKと参照電圧VREFとを比較する差動増幅回路１９と、インバータおよびNANDゲートで構成されるパルス発生回路２０とを備えている。参照電圧VREFは、電源電圧VCC（2.5V）の２分の１の電圧にされている。
【００１３】
差動増幅回路１９には、pMOSとnMOSとを直列に接続した電圧取出部２１、２２が対称に配置されている。電圧取出部２１、２２のnMOS２１ａ、２２ａのゲートには、それぞれクロック信号CLK、参照電圧VREFが供給されている。nMOS２１ａ、２２ａのソースは、nMOS２３を介して接地線VSSに接続されている。nMOS２３のゲートには、電源線VCCが接続されている。電圧取出部１９のnMOS２１ａとpMOS２１ｂとを接続しているノードND1は、パルス発生回路２０の入力に接続されている。
【００１４】
pMOS２１ｂ、２２ｂのソースには、電源線VCCが接続されている。pMOS２１ｂ、２２ｂのゲートには、pMOS２２ｂのドレイン（ノードND2）が接続されている。電圧取出部２１、２２は、カレントミラー回路を構成している。
【００１５】
パルス発生回路２０は、インバータ２０ａと、３個のインバータを縦続接続したインバータ列２０ｂ、２０ｃと２入力のNANDゲート２０ｄとで構成されている。インバータ２０ａの入力には、ノードND1が接続されている。インバータ２０ａの出力は、NANDゲート２０ｄの一方の入力およびインバータ列２０ｂの入力に接続されている。インバータ列２０
ｂの出力は、NANDゲート２０ｄの他方の入力に接続されている。NANDゲート２０ｄの出力は、インバータ列２０ｃの入力に接続されている。インバータ列２０ｃの出力からは、内部クロック信号CLKZが出力している。
【００１６】
図２５は、クロックパルス生成回路１４の詳細を示している。
クロックパルス生成回路１４は、３つのインバータ１４ａ、１４ｂ、１４ｃと、２個の２入力NANDゲートからなるフリップフロップ回路１４ｄと、４つのインバータを縦続接続したインバータ列１４ｅ、１４ｆとで構成されている。インバータ１４ａの入力には、内部クロック信号CLKZが供給されている。インバータ１４ａの出力は、フリップフロップ回路１４ｄの一方の入力に接続されている。インバータ１４ａが接続されたフリップフロップ回路１４ｄのNANDゲートの出力は、インバータ１４ｂの入力に接続されている。インバータ１４ｂの出力は、インバータ１４ｃおよびインバータ列１４ｅの入力に接続されている。インバータ１４ｃの出力からは、クロックパルス信号CEPZが出力されている。インバータ列１４ｅの出力は、インバータ列１４ｆの入力に接続されている。インバータ列１４ｆの出力（ノードND3）は、フリップフロップ回路１４ｄの他方の入力に帰還されている。
【００１７】
図２６は、クロックパルス生成回路１４により生成されるクロックパルス信号CEPZの生成タイミングを示している。クロックパルス信号CEPZは、クロック信号CLKZの立ち上がりに同期して立ち上がり、ノードND3を伝達される帰還信号の立ち下がりに同期して立ち下がる。すなわち、クロックパルス信号CEPZの活性化期間（パルス幅）は、インバータ列１４ｅ、１４ｆの遅延時間により決められている。
【００１８】
図２７は、プリデコーダ１０の詳細を示している。
プリデコーダ１０は、複数のデコード回路１０ａにより構成されている。各デコード回路は、３入力のNANDゲート１０ｂとインバータ１０ｃとで構成されている。各NANDゲート１０ｂの入力には、２つの列アドレス信号（例えば、列アドレス信号AZ、BZ）とクロックパルス信号CEPZとが供給されている。各NANDゲート１０ｂの出力は、インバータ１０ｃの入力に接続されている。インバータ１０ｃの出力からは、カラムデコード信号CAZ等が出力されている。
【００１９】
図２８は、メインデコーダ４の詳細を示している。
メインデコーダ４は、プリデコーダ１０と同様に、複数のデコード回路４ａにより構成されている。デコード回路４ａは、３入力のNANDゲート４ｂとインバータ４ｃとで構成されている。各NANDゲート４ｂの入力には、３つのデコード信号（例えば、カラムデコード信号CAZ、CBZ、CCZ）が供給されている。各NANDゲート４ｂの出力は、インバータ４ｃの入力に接続されている。インバータ４ｃの出力からは、カラム選択信号CL1Z等が出力されている。
【００２０】
図２９は、タイミング制御回路１５の詳細を示している。
タイミング制御回路１５は、縦続接続された６つの遅延回路１５ａにより構成されている。遅延回路１５ａは、pMOSとnMOSのドレインに抵抗R1、R2を直列に配置したCMOSインバータ１５ｂと、nMOSのソースとドレインとを接地線VSSに接続したMOSキャパシタ１５ｃと、CMOSインバータ１５ｂの出力とMOSキャパシタ１５ｃのゲートとを接続する抵抗R3とで構成されている。抵抗R1、R2、R3は、拡散層抵抗で形成されている。すなわち、遅延回路１５ａは、CR時定数回路として形成されている。遅延回路１５ａによる時定数は、図２２に示したように、メモリコア部２の脇を通るクロックパルス信号CEPZの配線負荷、プリデコーダ１０の回路遅延、カラムデコード信号CAZの配線負荷、およびメインデコーダ４の回路遅延に基づいて決められている。
【００２１】
初段の遅延回路１５ａの入力には、クロックパルス信号CEPZが供給されている。２段目の遅延回路１５ａの出力からは、書き込み制御信号WAEZが出力されている。最終段の遅延回路１５ａの出力からは、読み出し制御信号SEBZが出力されている。タイミング制御回路１５から出力される書き込み制御信号WAEZ、読み出し制御信号SEBZは、後述するように、カラム選択信号CLZの活性化期間に対して所定時間だけずれている。
【００２２】
図３０は、リセット回路１６の詳細およびその周辺の回路を示している。
リセット回路１６には、読み出し制御信号SEBZ、試験信号TESZ、読み出しデータ信号RDB0Z、RDB1Z、RDB2Z、RDB3Z、試験時読み出しデータ信号TRDBZ、TRDBXが供給されている。読み出しデータ信号RDB0Z、RDB1Z、RDB2Z、RDB3Z、試験時読み出しデータ信号TRDBZ、TRDBXは、センスバッファ８ａ、８ｂ、８ｃ、８ｄから供給される信号である。なお、センスバッファ８ａ、８ｂ、８ｃ、８ｄは、それぞれ、DQ0、DQ1、DQ2、DQ3に対応している。リセット回路１６は、読み出しデータ信号RDB0Z、RDB1Z、RDB2Z、RDB3Z、試験時読み出しデータ信号TRDBZ、TRDBXを電源電圧VCCにするためのpMOS１６ａ、１６ｂ、１６ｃ、１６ｄ、１６ｅ、１６ｆと、これ等pMOSを制御するインバータ１６ｇ、１６ｈ、１６ｊ、２入力のNORゲート１６ｋと、ラッチ回路１６ｍとで構成されている。
【００２３】
インバータ１６ｇの入力には、読み出し制御信号SEBZが供給されている。インバータ１６ｇの出力は、インバータ１６ｈの入力、およびNORゲート１６ｋの一方の入力に接続されている。インバータ１６ｈの出力は、pMOS１６ａ、１６ｂ、１６ｃ、１６ｄのゲートに接続されている。NORゲート１６ｋの他方の入力には、インバータ１６ｊを介して、試験信号TESZの反転信号が供給されている。NORゲート１６ｋの出力は、pMOS１６ｅ、１６ｆのゲートに接続されている。
【００２４】
ラッチ回路１６ｍは、入力と出力とを互いに接続した２つのインバータからなる６つのラッチ１６ｎを備えている。各ラッチ１６ｎの一端は、それぞれ読み出しデータ信号RDB0Z、RDB1Z、RDB2Z、RDB3Z、試験時読み出しデータ信号TRDBZ、TRDBXに接続されている。ラッチ１６ｎの駆動能力は小さく、pMOS１６ａ、１６ｂ、１６ｃ、１６ｄ、１６ｅ、１６ｆおよび後述する図３１のnMOS２５ｅ、２５ｆ、２５ｇの動作により、ラッチしているデータは容易に反転される。
【００２５】
図３１は、センスバッファ８（８ａ、８ｂ、８ｃ、８ｄ）の詳細を示している。
センスバッファ８は、図２３に示したスイッチ回路６を介してセンスアンプ５から出力される内部データ信号GDBZ、GDBXを比較し増幅する差動増幅回路２４と、増幅された信号を読み出しデータ信号RDBZ、試験時読み出しデータ信号TRDBZ、TRDBXとして出力する出力回路２５とを備えている。
【００２６】
センスバッファ８には、pMOSとnMOSとを直列に接続した電圧取出部２６、２７が、対称に配置されている。電圧取出部２６、２７のnMOS２６ａ、２７ａのゲートには、それぞれ内部データ信号GDBX、GDBZが供給されている。nMOS２６ａ、２７ａのソースは、nMOS２８を介して接地線VSSに接続されている。nMOS２８のゲートには、読み出し制御信号SEBZが供給されている。電圧取出部２６のnMOS２６ａとpMOS２６ｂとを接続しているノードND4と、電圧取出部２７のnMOS２７ａとpMOS２７ｂとを接続しているノードND5は、出力回路２５に接続されている。
【００２７】
pMOS２６ｂ、２７ｂのソースには、電源線VCCが接続されている。pMOS２６ｂ、２７ｂのゲートには、ノードND5が接続されている。電圧取出部２６、２７は、カレントミラー回路を構成している。
ノードND4、ND5には、それぞれpMOS２９、３０のドレインが接続されている。pMOS２９、３０のゲートには、読み出し制御信号SEBZが供給されている。pMOS２９、３０のソース
は、電源線VCCに接続されている。
【００２８】
出力回路２５は、インバータ２５ａ、２５ｂと、２つの２入力のNORゲート２５ｃ、２５ｄと、３つのnMOS２５ｅ、２５ｆ、２５ｇとで構成されている。インバータ２５ａの入力には、ノードND4が接続されている。インバータ２５ａの出力は、nMOS２５ｅのゲートに接続されている。NORゲート２５ｃの一方の入力には、ノードND4が接続されている。NORゲート２５ｄの一方の入力には、ノードND5が接続されている。NORゲート２５ｃ、２５ｄの他方の入力には、インバータ２５ｂを介して、試験信号TESZの反転信号が供給されている。NORゲート２５ｃの出力は、nMOS２５ｆのゲートに接続されている。NORゲート２５ｄの出力は、nMOS２５ｇのゲートに接続されている。
【００２９】
nMOS２５ｅのドレインからは、読み出しデータ信号RDBZが出力されている。nMOS２５ｆのドレインからは、試験時読み出しデータ信号TRDBZが出力されている。nMOS２５ｇのドレインからは、試験時読み出しデータ信号TRDBXが出力されている。nMOS２５ｅ、２５ｆ、２５ｇのソースは、接地線VSSに接続されている。
【００３０】
図３２は、ライトアンプ９の詳細を示している。
ライトアンプ９は、書き込みデータ信号WDBZ、試験時書き込みデータ信号TWDBZを受ける入力回路３１、受けたデータをラッチするラッチ回路３２、ラッチしたデータを内部データ信号GDBZ、GDBXとして出力する出力回路３３とで構成されている。
【００３１】
入力回路３１は、インバータ３１ａと、pMOSとnMOSのソース・ドレインを互いに接続したMOSスイッチ３１ｂ、３１ｃとで構成されている。MOSスイッチ３１ｂの入力には、書き込みデータ信号WDBZが供給されている。MOSスイッチ３１ｃの入力には、試験時書き込みデータ信号TWDBZが供給されている。MOSスイッチ３１ｂ、３１ｃの出力は、ノードND6に接続されている。MOSスイッチ３１ｂのpMOSのゲートおよびMOSスイッチ３１ｃのnMOSのゲートには、試験信号TESZが供給されている。MOSスイッチ３１ｂのnMOSのゲートおよびMOSスイッチ３１ｃのpMOSのゲートには、インバータ３１ａを介して試験信号TESZの反転信号が供給されている。
【００３２】
ラッチ回路３２は、２つのインバータ３２ａ、３２ｂの入力と出力を互いに接続して構成されている。インバータ３２ａの入力およびインバータ３２ｂの出力は、ノードND6に接続されている。インバータ３２ａの出力およびインバータ３２ｂの入力は、ノードND7に接続されている。
【００３３】
出力回路３３は、インバータ３３ａ、３３ｂと、pMOSとnMOSのソース・ドレインを互いに接続したMOSスイッチ３３ｃ、３３ｄとで構成されている。MOSスイッチ３３ｃの入力は、インバータ３３ａを介してノードND7に接続されている。MOSスイッチ３３ｄの入力は、ノードND7に接続されている。MOSスイッチ３３ｃの出力からは、内部データ信号GDBZが出力されている。MOSスイッチ３３ｄの出力からは、内部データ信号GDBXが出力されている。MOSスイッチ３３ｃ、３３ｄのnMOSのゲートには、書き込み制御信号WAEZが供給されている。MOSスイッチ３３ｃ、３３ｄのpMOSのゲートには、インバータ３３ｂを介して書き込み制御信号WAEZの反転信号が供給されている。
【００３４】
図３３は、データ入出力回路１２におけるデータ入力回路３４の詳細およびその周辺の回路を示している。
データ入力回路３４は、インバータ３４ａと、pMOSとnMOSのソース・ドレインを互いに接続したMOSスイッチ３４ｂ、３４ｃ、３４ｄ、３４ｅ、３４ｆ、３４ｆ、３４ｇ、３４ｈとで構成されている。
【００３５】
MOSスイッチ３４ｂ、３４ｃ、３４ｄ、３４ｅの入力には、データ信号DQ0が供給されている。MOSスイッチ３４ｂの出力からは、書き込みデータ信号WDB0Zが出力されている。MOSスイッチ３４ｃの出力からは、試験時書き込みデータ信号TWDB1Zが出力されている。MOSスイッチ３４ｄの出力からは、試験時書き込みデータ信号TWDB2Zが出力されている。MOSスイッチ３４ｅの出力からは、試験時書き込みデータ信号TWDB3Zが出力されている。
【００３６】
MOSスイッチ３４ｆの入力には、データ信号DQ1が供給されている。MOSスイッチ３４ｆの出力からは、書き込みデータ信号WDB1Zが出力されている。MOSスイッチ３４ｇの入力には、データ信号DQ2が供給されている。MOSスイッチ３４ｇの出力からは、書き込みデータ信号WDB2Zが出力されている。MOSスイッチ３４ｈの入力には、データ信号DQ3が供給されている。MOSスイッチ３４ｈの出力からは、書き込みデータ信号WDB3Zが出力されている。
【００３７】
MOSスイッチ３４ｂのpMOSのゲートは、接地線VSSに接続されている。MOSスイッチ３４ｂのnMOSのゲートは、内部電源線VIIに接続されている。内部電源線VIIの電圧は2.0Vにされている。MOSスイッチ３４ｃ、３４ｄ、３４ｅのnMOSのゲートには、試験信号TESZが供給されている。MOSスイッチ３４ｃ、３４ｄ、３４ｅのpMOSのゲートには、インバータ３４ａを介して、試験信号TESZの反転信号が供給されている。MOSスイッチ３４ｆ、３４ｇ、３４ｈのpMOSのゲートには、試験信号TESZが供給されている。MOSスイッチ３４ｆ、３４ｇ、３４ｈのnMOSのゲートには、インバータ３４ａを介して、試験信号TESZの反転信号が供給されている。
【００３８】
書き込みデータ信号WDB0Zは、試験時書き込みデータ信号TWDB1Zとしても使用されている。書き込みデータ信号WDB0Z、WDB1Z、WDB2Z、WDB3Zは、それぞれ異なるライトアンプ９ａ、９ｂ、９ｃ、９ｄに接続されている。試験時書き込みデータ信号TWDB0Z、TWDB1Z、TWDB2Z、TWDB3Zは、それぞれ異なるライトアンプ９ａ、９ｂ、９ｃ、９ｄに接続されている。
【００３９】
上述したSDRAM１では、以下示すように、データの読み出し動作が行われる。
【００４０】
図３４は、SDRAM１の読み出し動作時の主要な信号のタイミングを示している。
まず、図２４に示したクロックバッファ１３のパルス発生回路２０は、クロック信号CLKの立ち上がりに同期して内部クロック信号CLKZを生成する（図３４(a)）。
【００４１】
次に、図２５に示したクロックパルス生成回路１４は、内部クロック信号CLKZを受け、インバータ列１４ｅ、１４ｆの遅延時間に相当するパルス幅のクロックパルス信号CEPZを生成する（図３４(b)）。
【００４２】
クロックパルス信号CEPZは、図２３に示したプリデコーダ１０、カラムデコード信号CAZ、メインデコーダ４に順次伝達され、所定のアドレスに対応するカラム選択信号CLZを活性化する（図３４(c)）。カラム選択信号CLZは、クロックパルス信号CEPZの配線負荷と、プリデコーダ１０の回路遅延と、カラムデコード信号CAZの配線負荷と、メインデコーダ４の回路遅延とにより、クロックパルス信号CEPZに対して時間T1だけ遅れて活性化される。
【００４３】
図２９に示したタイミング制御回路１５は、クロックパルス信号CEPZを受け、遅延回路１５ａを使用して読み出し制御信号SEBZを生成する（図３４(d)）。読み出し制御信号SEBZは、カラム選択信号CLZに対して時間T2だけ遅れるように生成される。
【００４４】
また、図示していないロウアドレス系の信号、回路によりメモリセル７が選択され、メモリセル７からビット線信号BLZ、BLXが出力される（図３４(e)）。実際には、メモリセ
ル７の蓄積電荷が、ビット線に再分配されることで、ビット線信号BLZ、BLXの電圧が変化する。
【００４５】
図２３に示したスイッチ回路６は、カラム選択信号CLZの高レベルを受けてオンにされる。ビット線信号BLZ、BLXの信号レベルは、スイッチ回路６を介して、内部データ信号GDBZ、GDBXとして伝達される（図３４(f)）。
【００４６】
図３０に示したリセット回路１６は、読み出し制御信号SEBZの高レベルを受けてpMOS１６ａ、１６ｂ、１６ｃ、１６ｄをオフにする。読み出しデータ信号RDBZ（RDB0Z、RDB1Z、RDB2Z、RDB3Z）は、ラッチ回路１６ｍにより、高レベルの状態に保持される。なお、通常動作時には、試験信号TESZは低レベルであるため、nMOS１６ｅ、１６ｆは、常にオンにされている。
【００４７】
図３１に示したセンスバッファ８の差動増幅回路２４は、読み出し制御信号SEBZの高レベルを受けて内部データ信号GDBZ、GDBXを取り込み、差動増幅し、増幅した信号をノードND4、ND5に出力する。センスバッファ８の出力回路２５は、増幅された信号を受け、読み出しデータ信号RDBZ（RDB0Z、RDB1Z、RDB2Z、RDB3Z）として出力する（図３４(g)）。内部データ信号GDBZが高レベルのとき、ノードND4は高レベルになる。このときnMOS２５ｅはオフにされ、読み出しデータ信号RDBZは高レベルを保持する。内部データ信号GDBZが低レベルのとき、ノードND5は低レベルになる。このときnMOS２５ｅはオンにされ、読み出しデータ信号RDBZは低レベルになる。読み出しデータ信号RDBZは、図２２に示したように、チップの横方向に配置された長い配線に供給されるため、低レベルへの変化は緩慢である。nMOS２５ｅがオンすることで、図３０に示したラッチ１６ｎにラッチされているデータは反転する。
【００４８】
そして、図２３に示したデータ入出力回路１２により、読み出しデータ信号RDBZがデータ信号DQとしてパッドに出力され、読み出し動作が完了する。
【００４９】
また、上述したSDRAM１では、以下示すように、データの書き込み動作が行われる。
【００５０】
図３５は、SDRAM１の書き込み動作時の主要な信号のタイミングを示している。クロック信号CLK、内部クロック信号CLKZ、クロックパルス信号CEPZ、カラム選択信号CLZのタイミングは、読み出し動作時と同一であるため、説明を省略する。
【００５１】
まず、図２９に示したタイミング制御回路１５は、クロックパルス信号CEPZを受け、遅延回路１５ａを使用して書き込み制御信号WAEZを生成する（図３５(a)）。書き込み制御信号WAEZは、遅延回路１５ａにより、カラム選択信号CLZに対して時間T3だけ早くなるように生成される。
【００５２】
図３３に示したデータ入出力回路１２は、外部からデータ信号DQ（DQ0、DQ1、DQ2、DQ3）を取り込む。通常動作時は、試験信号TESZは低レベルにされており、MOSスイッチ３４ｂ、３４ｆ、３４ｇ、３４ｈはオンにされ、MOSスイッチ３４ｃ、３４ｄ、３４ｅはオフにされている。このため、取り込んだデータ信号DQ0、DQ1、DQ2、DQ3は、それぞれ書き込みデータ信号WDB0Z、WDB1Z、WDB2Z、WDB3Z（WDBZ）として、それぞれライトアンプ９ａ、９ｂ、９ｃ、９ｄに伝達される（図３５(b)）。
【００５３】
図３２に示したライトアンプ９では、取り込んだ書き込みデータ信号WDBZをラッチ回路３２でラッチする。ライトアンプ９の出力回路３３は、書き込み制御信号WAEZの高レベル時に、ノードND7の信号レベルおよび反転レベルを内部データ信号GDBX、GDBZとして出力する（図３５(c)）。
【００５４】
図２４に示したスイッチ回路６は、カラム選択信号CLZの高レベルを受けてオンになる。内部データ信号GDBZ、GDBXの信号レベルは、スイッチ回路６を介して、ビット線信号BLZ、BLXとして伝達される（図３４(d)）。
【００５５】
この後、図示していないロウアドレス系の信号、回路によりメモリセル７が選択される。ビット線信号BLZ、BLXの信号レベルがメモリセル７に書き込まれ、書き込み動作が完了する。
【００５６】
また、上述したSDRAM１では、以下示すように、データの圧縮試験が行われる。圧縮試験モードへの移行は、外部からのコマンド入力等により行われる。圧縮モードへの移行により、図２２に示した試験回路１７は、試験信号TESZを高レベルにする。
まず、圧縮試験モード時におけるデータの書き込み動作について説明する。
【００５７】
図３６は、書き込み動作に関係する主要な信号のタイミングを示している。
図３３に示したデータ入出力回路１２は、試験信号TESZの高レベルを受け、MOSスイッチ３４ｃ、３４ｄ、３４ｅをオンにし、MOSスイッチ３４ｆ、３４ｇ、３４ｈにオフにする。データ入出力回路１２は、外部から取り込んだデータ信号DQ0を、試験時書き込みデータ信号TWDB0Z、TWDB1Z、TWDB2Z、TWDB3Z（TWDBZ）としてライトアンプ９ａ、９ｂ、９ｃ、９ｄに伝達する。試験時書き込みデータ信号TWDBZ（TWDB0Z、TWDB1Z、TWDB2Z、TWDB3Z）は、データ信号DQ0のみから生成されるため、書き込みデータ信号WDBZの波形に比べ緩慢である（図３６(a)）。
【００５８】
図３２に示したライトアンプ９は、試験信号TESZの高レベルを受け、MOSスイッチ３１ｂをオフにし、MOSスイッチ３１ｃをオンにする。ラッチ回路３２は、MOSスイッチ３１ｃを介して試験時書き込みデータ信号TWDBZをラッチする。出力回路３３は、書き込み制御信号WAEZの高レベルを受け、ノードND7に伝達された信号およびその反転信号を内部データ信号GDBX、GDBZとして出力する（図３６(b)）。
そして、上述した通常動作時の書き込み動作と同様に、ビット線信号BLZ、BLXを介して、各メモリセル７に、いずれもデータ信号DQ0の値が書き込まれる。
【００５９】
次に、圧縮試験モード時におけるデータの読み出し動作について説明する。図３７は、圧縮試験モード時におけるデータの読み出し動作に関係する主要な信号のタイミングを示している。
まず、図３１に示したセンスバッファ８の差動増幅回路２４は、読み出し制御信号の高レベルを受けて内部データ信号GDBZ、GDBXを取り込み、差動増幅し、増幅した信号をノードND4、ND5に出力する。センスバッファ８の出力回路２５は、試験信号TESZの高レベルを受け、NORゲート２５ｃ、２５ｄを活性化する。この活性化により、ノードND4、ND5が高レベル、低レベルのときに、nMOS２５ｆ、２５ｇは、それぞれオフ、オンにされ、試験時読み出しデータ信号TRDBZ、TRDBXは、それぞれ高レベル、低レベルになる。ノードND4、ND5が低レベル、高レベルのときに、nMOS２５ｆ、２５ｇは、それぞれオン、オフにされ、試験時読み出しデータ信号TRDBZ、TRDBXは、それぞれ低レベル、高レベルになる（図３７(a)）。
【００６０】
図３０に示したリセット回路１６は、試験信号TESZの高レベルを受け、読み出し制御信号SEBZの低レベル時に、pMOS１６ｅ、１６ｆをオンにし、読み出し制御信号SEBZの高レベル時（読み出し動作時）に、pMOS１６ｅ、１６ｆをオフにする。データ信号DQ0、DQ1、DQ2、DQ3にそれぞれ対応するセンスバッファ８ａ、８ｂ、８ｃ、８ｄの試験時読み出しデータ信号TRDBZ、TRDBXの配線は、それぞれ共通化されている。センスバッファ８ａ、８ｂ、８ｃ、８ｄに対応する各メモリセル７には、上述したように、予め、同じデータを書き込
んでいる。このため、メモリセル７等に故障がない場合には、試験時読み出しデータ信号TRDBZ、TRDBXは、互いに異なるレベルになる。メモリセル７等に故障がある場合には、４つのセンスバッファ８ａ、８ｂ、８ｃ、８ｄのnMOS２５ｆ、２５ｇのいずれかは常にオンになる。このため、試験時読み出しデータ信号TRDBZ、TRDBXは、ともに低レベルになる。そして、メモリセル等の故障が検出される。
【００６１】
ここで、試験時読み出しデータ信号TRDBZ、TRDBXは、複数のセンスバッファ８ａ、８ｂ、８ｃ、８ｄに接続されているため、負荷が大きい。このため、図３７に示すように、試験時読み出しデータ信号TRDBZ、TRDBXは、読み出しデータ信号RDBZの波形に比べて緩慢である。試験時読み出しデータ信号TRDBZ、TRDBXの波形以外は、図３４に示した読み出し動作のタイミングと同一のタイミングで読み出し動作が行われる。
【００６２】
なお、試験モード中に、リングオシレータを構成する遅延回路の遅延時間をレジスタの設定値に応じて変更することで、クロック信号の周期を変更する技術が開示されている（例えば、特許文献１）。この例では、遅延回路の電源電圧を調整することで遅延時間が変更され、クロック信号の周期が変更される。このため、遅延時間が変更されると、クロック信号のパルス幅およびエッジタイミングは、同時に変更されてしまう。
【特許文献１】特開平９−２９３３７４号公報
【発明の開示】
【発明が解決しようとする課題】
【００６３】
ところで、図２９に示したように、書き込み制御信号WAEZおよび読み出しデータ信号RDBZは、CR時定数回路を組み合わせた遅延回路１５ａを使用して、カラム選択信号CLZのタイミングに対して所定量だけずれるように生成されている。一方、カラム選択信号CLZの活性化タイミングは、クロックパルス信号CEPZの配線負荷、プリデコーダ１０の回路遅延、カラムデコード信号CAZの配線負荷、およびメインデコーダ４の回路遅延により決まる。このため、書き込み制御信号WAEZ、読み出しデータ信号RDBZとカラム選択信号CLZとの活性化タイミングの相対的なずれ量は、製造プロセス、動作電圧、周囲温度の変動により、変化しやすかった。
【００６４】
読み出し制御信号SEBZの活性化タイミングが、カラム選択信号CLZの活性化タイミングより早くなると、読み出し動作において、以下の問題が発生する。すなわち、図３１に示したセンスバッファ８は、内部データ信号GDBZ、GDBXが伝達される前の誤ったデータを取り込んでしまう。上記センスバッファ８では、最初に取り込んだデータにより読み出しデータ信号RDBZの値が決まる。このため、SDRAM１は、誤ったデータをデータ信号DQとして出力してしまう。
【００６５】
上記読み出し動作時の問題は、例えば、プロセス変動（リソグラフィ工程、エッチング工程）により配線幅が小さくなり、配線抵抗が増大し、信号の伝搬遅延時間が大きくなることで発生する。すなわち、総配線長の長いクロックパルス信号CEPZ、カラムデコード信号CAZは、配線抵抗の増大による遅延時間の増大の影響が大きく、他の信号より伝搬遅延が大きくなるためである。
【００６６】
また、上記読み出し動作時の問題は、例えば、プロセス変動（イオン打ち込み工程、熱処理工程）により、遅延回路１５ａに使用されている抵抗R1、R2、R3（拡散抵抗）の抵抗が下がった場合にも発生する。さらに、タイミングのずれ量の変動は、動作電圧の変化、周囲温度の変化によっても発生する。
【００６７】
書き込み制御信号WAEZの活性化タイミングが、カラム選択信号CLZの活性化タイミングより遅くなると、書き込み動作において、以下の問題が発生する。すなわち、図２３に示
したスイッチ回路は、ライトアンプ９が出力する本来の書き込みデータではない誤ったデータを、センスアンプ５に伝達してしまう。センスアンプ５は、誤ったデータの増幅を開始した後、ライトアンプ９から伝達される本来の書き込みデータを再度増幅する。このため、アクセス時間が遅くなる。書き込みサイクル時間内に本来のデータを増幅できない場合には、誤ったデータがメモリセル７に書き込まれてしまう。
上記書き込み動作時の問題は、例えば、配線抵抗の低減、拡散抵抗の低減により発生する。
【００６８】
上述した問題は、従来、図３４に示した時間T2を大きくすることで対処していた。しかしながら、時間T2を大きくした場合、所望のアクセス時間が得られないおそれがある。
特に、高速で動作するチップの場合、内部回路の制御信号のタイミング余裕を小さくする必要があり、書き込み制御信号WAEZ、読み出しデータ信号RDBZとカラム選択信号CLZとの活性化タイミングのずれ量の変動の許容範囲をできるだけ狭くする必要がある。このため、上記問題は、より顕著になる。
【００６９】
低電圧で動作するチップの場合、インバータ等のゲート回路の遅延時間は、動作電圧の変動によって大きく変化する。特に、インバータとCR時定数回路を組み合わせた遅延回路の遅延時間の変動は大きくなる傾向がある。このため、上記問題は、より顕著になる。
【００７０】
また、従来、出荷する製品に対して、カラム選択信号CLZ等の波形を調べることは行われていない。一般に、内部回路の制御信号の波形は、エレクトロンビームテスタで調べることができる。しかしながら、この評価法では、チップ上の絶縁膜等を除去する必要があり、出荷する製品には適用できない。調べたい制御信号の評価用パッドを予め作り込むことも可能である。しかし、パッケージングされたチップでは評価することができない。また、評価用パッドおよびその引き出し配線は、動作には関係のない負荷となり、高速化の妨げとなるおそれがある。
【００７１】
さらに、上述したSDRAM１では、以下示すような問題があった。
カラム選択信号CLZおよび書き込み制御信号WAEZは、ともにクロックパルス信号CEPZから生成され、活性化期間は、ほぼ同一である。書き込み制御信号WAEZは、カラム選択信号CLZより早く活性化されるため、カラム選択信号CLZは、図３８に示すように、書き込み制御信号WAEZが非活性化された後に、さらに時間T3だけ活性化されている。
【００７２】
書き込み制御信号WAEZおよびカラム選択信号CLZがともに活性化されている期間T4では、メモリセル７に書き込まれるビット線信号BLZ、BLXの信号レベルの差は、ライトアンプ９の駆動能力およびセンスアンプ５の増幅能力により開いていく。書き込み制御信号WAEZが非活性化された時間T3では、ビット線信号BLZ、BLXの信号レベルの差は、センスアンプ５の増幅能力のみで開いていく。このため、時間T3では、期間T4に比べ、ビット線信号BLZ、BLXの開きが緩慢になる。この結果、メモリセル７への書き込み電圧が低下し、メモリセル７のデータ保持時間が短くなるという問題があった。特に最近では、高速化により、CLZ信号の活性化期間が短くなる傾向にあり、短期間でビット線信号BLZ、BLXのレベル差を大きくする必要がある。
【００７３】
また、圧縮試験モード時においては、以下示すような問題があった。
書き込み動作時には、図３３に示したように、１つのデータ信号DQを複数の試験時書き込みデータ信号TWDB0Z、TWDB1Z、TWDB2Z、TWDB3Zとしてライトアンプ９に出力している。読み出し動作時には、図３０に示すように、試験時読み出しデータ信号TRDBZ、TRDBXの配線には、複数のセンスバッファ８ａ、８ｂ、８ｃ、８ｄが接続されている。このため、各信号の配線の負荷および接続された回路の負荷により、試験時書き込みデータ信号TWDB0Z、TWDB1Z、TWDB2Z、TWDB3Zおよび試験時読み出しデータ信号TRDBZ、TRDBXの波形が緩慢に
なる。
【００７４】
例えば、読み出し動作時では、図３７に示したように、試験時読み出しデータ信号TRDBZの低レベルが所定の電圧になるように、カラム選択信号CLZ、読み出し制御信号SEBZ等の制御信号の活性化期間を設定しなくてはならなかった。通常動作モードだけを考慮した場合、各信号のタイミングは、図３７の破線で示すように、読み出しデータ信号RDBZがフル振幅できるタイミングにすればよい。しかしながら、上述したSDRAM１では、圧縮試験モード時に合わせて各信号のタイミングを決めているため、通常動作モード時には、タイミング余裕があるにもかかわらず、高速化することができなかった。
【００７５】
本発明の目的は、製造プロセスの変動、動作電圧の変動、および周囲温度の変動による制御信号のタイミングのずれ量の変動を最小限にすることにある。
【００７６】
本発明の別の目的は、メモリセルを有する半導体集積回路において、メモリセルへのデータの書き込みを、十分な書き込み電圧で行うことにある。
【００７７】
本発明の別の目的は、内部回路の動作タイミングを間接的に評価し、評価結果に基づいて、チップの特性を改善することにある。
【課題を解決するための手段】
【００７８】
図１は、本発明に関連する半導体集積回路の基本原理を示すブロックである。
この半導体集積回路では、基本タイミング信号生成回路４５は、読み出し動作および書き込み動作に必要な基本タイミング信号CEPZを生成する。生成された基本タイミング信号CEPZは、スイッチ制御回路１０、４およびタイミング制御回路４９に供給される。
【００７９】
スイッチ制御回路１０、４は、基本タイミング信号CEPZを受けて所定のタイミングのスイッチ制御信号CLZを生成し、スイッチ回路６に出力する。タイミング制御回路４９は、基本タイミング信号CEPZを受けて所定のタイミングの読み出し制御信号SEBZおよび書き込み制御信号WAEZの少なくとも一方を生成し、入出力制御回路８、９に出力する。タイミング制御回路４９は、基本タイミング信号CEPZを出力する基本タイミング信号生成回路４５の出力ノードからスイッチ回路６に供給されるスイッチ制御信号CLZの入力ノードまでの信号経路に存在する遅延要素と同一または等価の遅延要素を備えている。タイミング制御回路４９は、遅延要素を使用してスイッチ制御信号CLZに対してタイミングが所定量だけずれた読み出し制御信号SEBZまたは書き込み制御信号WAEZを生成する。このため、スイッチ制御信号CLZと、読み出し制御信号SEBZまたは書き込み制御信号WAEZとタイミングのずれ量を、容易に所定の値にすることが可能になる。
【００８０】
読み出し動作時には、メモリセル７からデータが読み出され、読み出されたデータはセンスアンプ５で増幅される。スイッチ制御回路１０、４は、データが所定のレベルまで増幅されるときに合わせてスイッチ制御信号CLZを出力する。スイッチ回路６は、スイッチ制御信号CLZによりオンされ、データを伝達経路を介して入出力制御回路８、９に伝達する。タイミング制御回路４９は、遅延要素を使用して、スイッチ制御信号CLZに対してタイミングを所定量だけ遅らせた読み出し制御信号SEBZを生成し出力する。入出力制御回路の読み出し制御回路８は、読み出し制御信号SEBZを受けて、伝達されたデータを所定のタイミングで取り込む。
【００８１】
ここで、読み出し制御信号SEBZは、上記遅延要素を使用して生成される。このため、スイッチ制御信号CLZのタイミングに対する読み出し制御信号SEBZのタイミングのずれ量は、常にほぼ一定になる。このタイミングのずれ量は、製造プロセスの変動、動作電圧の変動、および周囲温度の変動による影響を受けにくい。
【００８２】
また、書き込み動作時には、タイミング制御回路４９は、遅延要素を使用して、スイッチ制御信号CLZに対してタイミングを所定量だけ早めた書き込み制御信号WAEZを生成し出力する。入出力制御回路の書き込み制御回路９は、書き込み制御信号WAEZを受けて、メモリセル７に書き込むデータを所定のタイミングで出力する。スイッチ制御回路１０、４は、入出力制御回路から出力されるデータが所定のレベルになるときに合わせてスイッチ制御信号CLZを生成し出力する。スイッチ回路６は、スイッチ制御信号CLZによりオンされ、データを伝達経路を介してセンスアンプ５に伝達する。センスアンプ５は、伝達されたデータを増幅し、メモリセル７に書き込む。
【００８３】
ここで、書き込み制御信号WAEZは、上記遅延要素を使用して生成される。このため、スイッチ制御信号CLZのタイミングに対する書き込み制御信号WAEZのタイミングのずれ量は、常にほぼ一定になる。このタイミングのずれ量は、製造プロセスの変動、動作電圧の変動、および周囲温度の変動による影響を受けにくい。
【００８４】
したがって、スイッチ制御信号CLZと読み出し制御信号SEBZまたは書き込み制御信号WAEZとのずれ量を最小限にしてタイミング設計を行うことが可能になる。この結果、高速動作が可能になる。高速動作を追求しない場合には、他の回路のタイミング余裕を大きくすることが可能になり、歩留が向上する。
【００８５】
また、本発明に関連する別の半導体集積回路では、複数のセンスアンプ５と、複数の入出力制御回路８、９とが、複数のスイッチ回路６によりそれぞれ接続されている。スイッチ制御回路１０、４は、各スイッチ回路６に対応する複数のスイッチ制御信号CLZを生成する。
【００８６】
タイミング制御回路４９の遅延要素は、各スイッチ制御信号CLZの活性化タイミングの平均値に合わせて形成されている。このため、各スイッチ制御信号CLZと、読み出し制御信号SEBZまたは書き込み制御信号WAEZとのタイミングのずれ量は、それぞれ相違する。しかし、タイミング制御回路４９は、遅延要素を使用して読み出し制御信号SEBZまたは書き込み制御信号WAEZを生成する。このため、各スイッチ制御信号CLZと読み出し制御信号SEBZまたは書き込み制御信号WAEZとのずれ量は、常に所定の範囲に納まる。したがって、タイミング設計が容易になる。
【００８７】
また、本発明に関連する別の半導体集積回路では、書き込み制御信号WAEZの活性化期間は、スイッチ制御信号CLZの活性化期間を含んでいる。書き込み制御回路９は、書き込み動作時に、活性化された書き込み制御信号WAEZを受けて、メモリセル７に書き込むデータを出力する。この後、スイッチ制御信号CLZが活性化される。スイッチ回路６は、活性化されたスイッチ制御信号CLZを受けてオンにされ、書き込み制御回路９から出力される確定したデータを伝達経路を介してセンスアンプ５に伝達する。センスアンプは５、伝達されたデータを増幅し、メモリセル７に書き込む。スイッチ制御信号CLZが活性化している間、書き込み制御信号WAEZは活性化されている。このため、メモリセル７へのデータの書き込みは、センスアンプ５の増幅能力だけでなく、書き込み制御回路９の駆動能力も使用して行われる。この結果、書き込みサイクルが短い場合にも、十分な書き込み電圧でメモリセル７にデータが書き込まれる。すなわち、書き込み動作が高速に行われる。
【００８８】
また、本発明に関連する別の半導体集積回路では、タイミング変更回路４５は、試験モード時に内部回路の動作タイミングを変更する。動作タイミングの変更は、通常動作モード時と試験モード時とで変化する内部信号経路の負荷に応じて行われる。このため、内部回路のタイミング設計を、通常動作モード時と試験モード時とに分けて行うことが可能になる。したがって、通常動作モード時での内部回路の動作タイミングが、試験モード時の
タイミングに依存することがなくなり、最適なタイミングでデータの読み書きが行われる。
【００８９】
図２は、本発明の半導体集積回路の基本原理を示すブロック図である。
この半導体集積回路では、スイッチ制御回路１０、４は、所定のタイミングのスイッチ制御信号CLZを生成し、スイッチ回路６に出力する。タイミング制御回路４９は、所定のタイミングの読み出し制御信号SEBZおよび書き込み制御信号WAEZの少なくとも一方を生成し、入出力制御回路８、９に出力する。この際、スイッチ制御信号CLZ、読み出し制御信号SEBZおよび書き込み制御信号WAEZの活性化期間は、活性化期間変更回路６７、６９、７１により変更可能である。また、読み出し制御信号SEBZおよび書き込み制御信号WAEZの活性化タイミングも変更可能である。
【００９０】
読み出し動作時には、メモリセル７からデータが読み出され、読み出されたデータはセンスアンプ５で増幅される。スイッチ制御回路１０、４は、データが所定のレベルまで増幅されるときに合わせてスイッチ制御信号CLZを活性化する。スイッチ回路６は、スイッチ制御信号CLZによりオンされ、データを伝達経路を介して入出力制御回路の読み出し制御回路８に伝達する。タイミング制御回路４９は、スイッチ制御信号CLZに対してタイミングを所定量だけ遅らせた読み出し制御信号SEBZを生成し出力する。読み出し制御回路８は、読み出し制御信号SEBZを受けて、伝達されたデータを所定のタイミングで取り込む。
【００９１】
読み出し動作を、スイッチ制御信号CLZおよび読み出し制御信号SEBZの活性化期間および活性化タイミングを変更して行うことで、外部から直接測定できないこれ等制御信号の活性化期間および活性化タイミングが間接的に評価され、各制御信号の最適な活性化期間が判定される。
【００９２】
また、書き込み動作時には、タイミング制御回路４９は、スイッチ制御信号CLZに対してタイミングを所定量だけ早めた書き込み制御信号WAEZを生成し出力する。入出力制御回路の書き込み制御回路９は、書き込み制御信号WAEZを受けて、メモリセル７に書き込むデータを所定のタイミングで出力する。スイッチ制御回路１０、４は、入出力制御回路９から出力されるデータが所定のレベルになるときに合わせてスイッチ制御信号CLZを生成し出力する。スイッチ回路６は、スイッチ制御信号CLZによりオンされ、データを伝達経路を介してセンスアンプ５に伝達する。センスアン５プは、伝達されたデータを増幅し、メモリセル７に書き込む。
【００９３】
書き込み動作を、スイッチ制御信号CLZおよび書き込み制御信号WAEZの活性化期間および活性化タイミングを変更して行うことで、外部から直接測定できないこれ等制御信号の活性化期間および活性化タイミングが間接的に評価され、各制御信号の最適な活性化期間が判定される。
【００９４】
評価結果に基づいてホトマスクの変更あるいは製造プロセスの変更を行うことで、チップの特性が改善され、歩留が向上する。
【００９５】
さらに、まず、スイッチ制御信号CLZ、読み出し制御信号SEBZ、書き込み制御信号WAEZの活性化期間が間接的に評価され、各制御信号の最適な活性化期間が判定される。この後、所定のヒューズが溶断され、各制御信号の活性化期間または活性化タイミングが最適値に固定される。このため、ホトマスクの変更、製造プロセスの変更を行うことなく、最適なタイミングで動作するチップが製造される。
【００９６】
また、チップ毎に上記制御信号の活性化期間または活性化タイミングを変更可能なため、ウエハ上でのチップの位置、製造ロット内でのウエハの位置、あるいは製造ロットに依
存するチップの特性のばらつきが抑えられる。
【発明の効果】
【００９７】
本発明の半導体集積回路では、スイッチ制御信号CLZ、読み出し制御信号SEBZ、書き込み制御信号WAEZの活性化期間を変更し、あるいは、読み出し制御信号SEBZ、書き込み制御信号WAEZの活性化タイミングを変更して、読み出し動作または書き込み動作を行うことで、外部から直接測定できないこれ等制御信号の活性化タイミングを間接的に評価でき、各制御信号の最適な活性化期間および最適な活性化タイミングを判定できる。評価結果に基づいてホトマスクの変更あるいは製造プロセスの変更を行うことで、チップの特性を改善することができ、歩留を向上することができる。
【発明を実施するための最良の形態】
【００９８】
以下、本発明の実施形態を図面を用いて詳細に説明する。
【００９９】
図３は、本発明に関連する半導体集積回路を示している。
この半導体集積回路は、シリコン基板上に、CMOSプロセス技術を使用して、SDRAM４０として形成されている。図３は、一般にカラムアドレス系と称するデータの入出力に関連する内部回路を示している。
【０１００】
なお、従来技術で説明した回路と同一の回路については、同一の符号を付し、これ等の回路については、詳細な説明を省略する。また、従来技術で説明した信号と同一の信号については、同一の符号を付している。
【０１０１】
SDRAM４０には、互いに鏡像関係にあるメモリコア部２、２が４カ所に配置されている。SDRAM４０の中央には、横方向および縦方向に沿って、周辺回路部４１が十字状に配置されている（図の網掛け部分）。
【０１０２】
各メモリコア部２には、メインデコーダ４、センスアンプ５、スイッチ回路６、メモリセル７、センスバッファ８、およびライトアンプ９が、それぞれ複数配置されている。センスバッファ８およびライトアンプ９により、入出力制御回路が構成されている。メインデコーダ４は、スイッチ制御回路に対応し、センスバッファ８は、読み出し制御回路に対応し、ライトアンプ９は、書き込み制御回路に対応している。互いに鏡像関係にあるメモリコア部２、２の間には、プリデコーダ１０が配置されている。プリデコーダ１０は、スイッチ制御回路に対応している。
【０１０３】
周辺回路部４１には、外部と信号の授受を行うパッド１１が、図の横方向に沿って配置されている。周辺回路部４１には、読み出しデータ信号RDBZ、書き込みデータ信号WDBZ、試験時読み出しデータ信号TRDBZ、TRDBXおよび試験時書き込みデータ信号TWDBZの配線が、チップの横方向に沿って配置されている。読み出しデータ信号RDBZ、書き込みデータ信号WDBZ、試験時読み出しデータ信号TRDBZ、TRDBXおよび試験時書き込みデータ信号TWDBZは、内部データ信号に対応する。周辺回路部４１には、データ入出力回路１２、クロックバッファ４３、第１クロックパルス生成回路４５、第２クロックパルス生成回路４７、タイミング制御回路４９、リセット回路１６、試験回路１７、および制御回路１８等が配置されている。第１クロックパルス生成回路４５は、基本タイミング信号生成回路、タイミング変更回路に対応し、第２クロックパルス生成回路４７は、タイミング変更回路に対応している。
【０１０４】
クロックバッファ４３は、パッド１１を介して外部からクロック信号CLKを受け、内部クロック信号CLKZ、CLKWZを出力している。第１クロックパルス生成回路４５は、内部クロック信号CLKZを受け、クロックパルス信号CEPZを出力している。クロックパルス信号C
EPZは、基本タイミング信号に対応している。第２クロックパルス生成回路４７は、内部クロック信号CLKWZを受け、クロックパルス信号WCEPZを出力している。タイミング制御回路４９は、クロックパルス信号CEPZ、WCEPZを受け、読み出し制御信号SEBZおよび書き込み制御信号WAEZを出力している。リセット回路１６には、読み出し制御信号SEBZ、読み出しデータ信号RDBZ、および試験時読み出しデータ信号TRDBZ、TRDBXが供給されている。データ入出力回路１２には、読み出しデータ信号RDBZ、書き込みデータ信号WDBZ、試験時読み出しデータ信号TRDBZ、TRDBX、および試験時書き込みデータ信号TWDBZが供給され、パッド１１を介してデータ信号DQが供給されている。試験回路１７からは、試験信号TESZが出力されている。試験信号TESZは、図示していないが、データ入出力回路１２、第１および第２クロックパルス生成回路４５、４７、リセット回路１６、センスバッファ８、およびライトアンプ９に供給されている。
【０１０５】
プリデコーダ１０は、クロックパルス信号CEPZおよび図示しない列アドレス信号を受け、カラムデコード信号CAZをメインデコーダ４に出力している。
メインデコーダ４は、カラムデコード信号CAZを受け、カラム選択信号CLZを出力している。カラム選択信号CLZは、スイッチ制御信号に対応している。センスアンプ５には、ビット線信号BLZ、BLXが供給されている。ビット線信号BLZ、BLXは相補な信号である。
【０１０６】
メモリセル７には、ビット線信号BLZ、BLXが供給されている。スイッチ回路６には、カラム選択信号CLZ、ビット線信号BLZ、BLX、および内部データ信号GDBZ、GDBXが供給されている。センスバッファ８は内部データ信号GDBZ、GDBXを受け、読み出しデータ信号RDBZおよび試験時読み出しデータ信号TRDBZ、TRDBXを出力している。ライトアンプ９は、書き込みデータ信号WDBZおよび試験時書き込みデータ信号TWDBZを受け、内部データ信号GDBZ、GDBXを出力している。
【０１０７】
なお、メモリコア部２に示したＪ字状の矢印Ａ１は、メモリセル７から読み出されたデータが、ビット線信号BLZ、BLXとして、センスアンプ５で増幅されスイッチ回路６を介してセンスバッファ８に供給されることを表している。Ｊ字状の矢印Ａ２は、スイッチ回路６を介してライトアンプ９から出力される書き込みデータが、ビット線信号BLZ、BLXとして、センスアンプ５に供給されメモリセル７に書き込まれること表している。
【０１０８】
図中、信号線が接続されていないプリデコーダ１０およびメモリコア部２にも、上述した各信号が接続されている。
また、図中、太線で示した信号線、配線は、複数本から構成されている。例えば、読み出しデータ信号RDBZは、読み出しデータ信号RDB0Z、RDB1Z、RDB2Z、RDB3Zから構成され、書き込みデータ信号WDBZは、書き込みデータ信号WDB0Z、WDB1Z、WDB2Z、WDB3Zから構成されている。
ここで、最後に“Ｚ”の付く信号は、正論理の信号であり、最後に“Ｘ”の付く信号は、負論理の信号である。
【０１０９】
図４は、カラムアドレス系の主要な回路および主要な信号の流れを示している。
スイッチ回路６は、nMOSにより構成されている。nMOSのゲートには、カラム選択信号CLZが供給され、nMOSのソース、ドレインには、それぞれビット線信号BLZ、BLX、内部データ信号GDBZ、GDBXが供給されている。
【０１１０】
図５は、クロックバッファ４３の詳細を示している。
クロックバッファ４３は、外部から入力されるクロック信号CLKと参照電圧VREFとを比較する差動増幅回路１９と、インバータおよびNANDゲートで構成されるパルス発生回路２０とを備えている。参照電圧VREFは、電源電圧VCC（2.5V）の２分の１の電圧にされている。
【０１１１】
パルス発生回路２０は、インバータ列２０ｃの初段のインバータから内部クロック信号CLKWZを出力し、インバータ列２０ｃの出力から内部クロック信号CLKZを出力している。すなわち、内部クロック信号CLKWZの生成タイミングは、内部クロック信号CLKZ２０ａに対して、インバータ２段分だけ早い。
【０１１２】
図６は、第１クロックパルス生成回路４５の詳細を示している。
第１クロックパルス生成回路４５は、４つのインバータ４５ａ、４５ｂ、４５ｃ、４５ｄと、２つの２入力NANDゲートからなるフリップフロップ回路４５ｅと、４つのインバータを縦続接続したインバータ列４５ｆ、４５ｇと、３つの２入力のNANDゲート４５ｈ、４５ｊ、４５ｋとで構成されている。インバータ４５ａの入力には、内部クロック信号CLKZが供給されている。インバータ４５ａの出力は、フリップフロップ回路４５ｅの一方の入力に接続されている。インバータ４５ａが接続されたフリップフロップ回路４５ｅのNANDゲートの出力は、インバータ４５ｂの入力に接続されている。インバータ４５ｂの出力は、インバータ４５ｃおよびインバータ列４５ｆの入力に接続されている。インバータ４５ｃの出力からは、クロックパルス信号CEPZが出力されている。インバータ列４５ｆの出力は、インバータ列４５ｇの入力およびNANDゲート４５ｈの一方の入力に接続されている。インバータ列４５ｇの出力は、NANDゲート４５ｊの一方の入力に接続されている。NANDゲート４５ｈの他方の入力には、インバータ４５ｄを介して、試験信号TESZの反転信号が供給されている。NANDゲート４５ｊの他方の入力には、試験信号TESZが供給されている。NANDゲート４５ｈ、４５ｊの出力は、NANDゲート４５ｋの入力にそれぞれ接続されている。NANDゲート４５ｋの出力は、フリップフロップ回路４５ｄの他方の入力に帰還されている。
【０１１３】
図７は、第２クロックパルス生成回路４７の詳細を示している。
第２クロックパルス生成回路４７は、第１クロックパルス生成回路４５と同一の回路である。インバータ４７ａの入力には、内部クロック信号CLKWZが供給されている。インバータ４５ｃの出力からは、クロックパルス信号WCEPZが出力されている。試験信号TESZは、インバータ４７ｄおよびNANDゲート４７ｊの他方の入力に供給されている。
【０１１４】
図８および図９は、タイミング制御回路４９の詳細を示している。タイミング制御回路４９は、第１タイミング制御回路４９ａと第２タイミング制御回路４９ｂとで構成されている。
【０１１５】
第１タイミング制御回路４９ａは、図８に示すように、遅延回路５１と論理回路５５と、遅延回路５３と、論理回路５７と、２つのインバータからなる遅延ゲート５９とで構成されている。遅延回路５１は、クロックパルス信号CEPZのうちメモリコア部２の脇の縦方向に沿って形成される配線の負荷と等価な遅延要素である。論理回路５５は、プリデコーダ１０のデコーダ回路１０ａと同一の回路である。遅延回路５３は、カラムデコード信号CAZの配線負荷と等価な遅延要素である。論理回路５７は、メインデコーダ４のデコーダ回路４ａと同一の回路である。論理回路５５、５７は、低電圧時においても、デコーダ回路１０ａ、４ａと同一の特性を有する。ここで、図４に示したプリデコーダ１０から出力されるカラムデコード信号CAZの伝搬遅延時間は、プリデコーダ１０から遠いメインデコーダ４に供給されるカラムデコード信号CAZの配線ほど大きくなる。この例の遅延回路５３の遅延時間は、これ等カラムデコード信号CAZの伝搬遅延時間の平均値に設定されている。
【０１１６】
遅延回路５１は、nMOSのソースとドレインとを接地線VSSに接続したMOSキャパシタ５１ａ、５１ｂと、MOSキャパシタ５１ａ、５１ｂのゲートを互いに接続する抵抗R4とで構成されている。遅延回路５３は、nMOSのソースとドレインとを接地線VSSに接続したMOSキャ
パシタ５３ａ、５３ｂと、MOSキャパシタ５３ａ、５３ｂのゲートを互いに接続する抵抗R5とで構成されている。抵抗R4、R5は、拡散層抵抗等で形成されている。
【０１１７】
論理回路５５は、図２７に示したプリデコーダ１０のデコード回路１０ａと同一の回路である。論理回路５７は、図２８に示したメインデコーダ４のデコード回路４ａと同一の回路である。すなわち、論理回路５５は、３入力のNANDゲート５５ａの出力にインバータ５５ｂの入力を接続して構成されている。論理回路５７は、３入力のNANDゲート５７ａの出力にインバータ５７ｂの入力を接続して構成されている。NANDゲート５５ａ、インバータ５５ｂの素子サイズは、デコード回路１０ａのNANDゲート１０ｂ、インバータ１０ｃと同一にされている。NANDゲート５７ａ、インバータ５７ｂの素子サイズは、デコード回路４ａのNANDゲート４ｂ、インバータ４ｃと同一にされている。
【０１１８】
遅延回路５１のMOSキャパシタ５１ａのゲートには、クロックパルス信号CEPZが供給されている。遅延回路５１のMOSキャパシタ５１ｂのゲートは、論理回路５５のNANDゲート５５ａの入力に接続されている。NANDゲート５５ａの他の入力は内部電源線VIIに接続されている。内部電源線VIIの電圧は2.0Vにされている。論理回路５５のインバータ５５ｂの出力は、遅延回路５３のMOSキャパシタ５３ａのゲートに接続されている。遅延回路５３のMOSキャパシタ５３ｂのゲートは、論理回路５７のNANDゲート５７ａの入力に接続されている。論理回路５７のインバータ５７ｂの出力からは、第１書き込み制御信号WEZが出力されている。第１書き込み制御信号WEZは、遅延ゲート５９の入力に供給されている。遅延ゲート５９の出力からは、読み出し制御信号SEBZが出力されている。
【０１１９】
第２タイミング制御回路４９ｂは、図９に示すように、第１タイミング制御回路４９ａと同一の接続関係を有する遅延回路５１、５３、論理回路５５、５７と、２入力のNORゲートおよびインバータからなるオア回路６１とで構成されている。
【０１２０】
第２タイミング制御回路４９ｂでは、遅延回路５１のMOSキャパシタ５１ａのゲートには、クロックパルス信号WCEPZが供給されている。論理回路５７のインバータ５７ｂからは、第２書き込み制御信号WCEP2Zが出力されている。オア回路６１の一方の入力には、第２書き込み制御信号WCEP2Zが供給されている。オア回路６１の他方の入力には、第１書き込み制御信号WEZが供給されている。
【０１２１】
上述したSDRAM４０では、以下示すように、通常動作モード時におけるデータの読み出し動作が行われる。通常動作モード時には、図３に示した試験回路１７は、試験信号TESZを低レベルにしている。
【０１２２】
図１０は、SDRAM４０の読み出し動作時の主要な信号のタイミングを示している。
まず、図５に示したクロックバッファ４３のパルス発生回路２０は、クロック信号CLKの立ち上がりに同期した内部クロック信号CLKZを生成する（図１０(a)）。
【０１２３】
図６に示した第１クロックパルス生成回路４５は、試験信号TESZの低レベルを受け、NANDゲート４５ｈを活性化し、NANDゲート４５ｊを非活性化する。このため、第１クロックパルス生成回路４５には、インバータ列４５ｆ、NANDゲート４５ｈ、４５ｋによる帰還経路が形成される。第１クロックパルス生成回路４５は、内部クロック信号CLKZを受け、インバータ列４５ｆの遅延時間に相当するパルス幅のクロックパルス信号CEPZを生成する（図１０(b)）。
【０１２４】
クロックパルス信号CEPZの活性化期間は、通常動作モード時の読み出しサイクルにおいて、読み出しデータ信号RDBZの低レベルが所定の電圧になるように決められている。この例では、圧縮試験モード時における試験時読み出しデータ信号TRDBZ、TRDBXの低レベルを
考慮する必要はない。
【０１２５】
クロックパルス信号CEPZは、図４に示したプリデコーダ１０、カラムデコード信号CAZ、メインデコーダ４に順次伝達され、所定のアドレスに対応するカラム選択信号CLZを活性化する（図１０(c)）。カラム選択信号CLZは、クロックパルス信号CEPZの配線負荷と、プリデコーダ１０の回路遅延と、カラムデコード信号CAZの配線負荷と、メインデコーダ４の回路遅延とにより、従来と同様に、クロックパルス信号CEPZに対して時間T5だけ遅れて活性化される。
【０１２６】
図８に示した第１タイミング制御回路４９ａは、クロックパルス信号CEPZのうちメモリコア部２の脇の縦方向に沿って形成される配線の負荷と等価な遅延要素である遅延回路５１と、プリデコーダ１０のデコーダ回路１０ａと同一の論理回路５５と、カラムデコード信号CAZの配線負荷の平均値と等価な遅延要素である遅延回路５３と、メインデコーダ４のデコーダ回路４ａと同一の論理回路５７と、遅延ゲート５９とを使用して読み出し制御信号SEBZを生成する（図１０(d)）。このため、生成された読み出し制御信号SEBZは、カラム選択信号CLZの活性化タイミングの平均値に対して、遅延ゲート５９の遅延時間T6だけ遅れて活性化される。遅延ゲート５９の遅延時間T6は、図４に示したスイッチ回路６のnMOSのオン動作に必要な時間である。遅延回路５３の遅延時間が、カラムデコード信号CAZの配線負荷の平均値であるため、カラム選択信号CLZと、読み出し制御信号SEBZ、書き込み制御信号WAEZとのずれ量は、常に所定の範囲に納められる。
【０１２７】
また、図示していないロウアドレス系の信号、回路によりメモリセル７が選択され、メモリセル７からビット線信号BLZ、BLXが出力される（図１０(e)）。実際には、メモリセル７の蓄積電荷が、ビット線に再分配されることで、ビット線信号BLZ、BLXの電圧が変化する。
【０１２８】
図４に示したスイッチ回路６は、カラム選択信号CLZの高レベルを受けてオンにされる。ビット線信号BLZ、BLXの信号レベルは、スイッチ回路６を介して、内部データ信号GDBZ、GDBXとして伝達される（図１０(f)）。
【０１２９】
図８に示したセンスバッファ８は、読み出し制御信号SEBZの高レベルを受けて内部データ信号GDBZ、GDBXを取り込み、差動増幅し、増幅した信号を読み出しデータ信号RDBZ（RDB0Z、RDB1Z、RDB2Z、RDB3Z）として出力する（図１０(g)）。ここで、読み出しデータ信号RDBZの低レベルが所定の電圧になるように、クロックパルス信号CEPZ等の活性化期間が決められている。
そして、図３に示したデータ入出力回路１２により、読み出しデータ信号RDBZがデータ信号DQとしてパッドに出力され、読み出し動作が完了する。
【０１３０】
上述したSDRAM４０では、以下示すように、圧縮試験モード時おいて、データの読み出し動作が行われる。圧縮試験モード時の間、図３に示した試験回路１７は、試験信号TESZを高レベルにしている。
【０１３１】
圧縮試験モード時には、図６に示した第１クロックパルス生成回路４５は、試験信号TESZの高レベルを受け、NANDゲート４５ｈを非活性化し、NANDゲート４５ｊを活性化する。このため、第１クロックパルス生成回路４５には、インバータ列４５ｆ、４５ｇ、NANDゲート４５ｊ、４５ｋによる帰還経路が形成される。第１クロックパルス生成回路４５は、内部クロック信号CLKZを受け、インバータ列４５ｆ、４５ｇの遅延時間に相当するパルス幅のクロックパルス信号CEPZを生成する（図１０(h)）。すなわち、圧縮試験モード時には、各制御信号の活性化期間が通常動作モード時に比べ長くなる。
【０１３２】
この後、図１０の破線で示すように、カラム選択信号CLZ、読み出し制御信号SEBZが生成され、圧縮試験モード時の読み出し動作が行われる。圧縮試験モード時に行うデータの圧縮に関する制御は、従来と同一である。試験時読み出しデータ信号TRDBZ、TRDBXには、複数のセンスバッファが接続されるため、波形は緩慢になる。しかし、各制御信号の活性化期間が長くされているため、試験時読み出しデータ信号TRDBZ、TRDBXの低レベルは所定の電圧になる（図１０(j)）。したがって、確実にデータ圧縮試験の読み出し動作が行われる。
【０１３３】
上述したSDRAM４０では、以下示すように、データの書き込み動作が行われる。
【０１３４】
図１１は、SDRAM４０の書き込み動作時の主要な信号のタイミングを示している。クロック信号CLK、内部クロック信号CLKWZ、CLKZ、クロックパルス信号WCEPZ、CEPZ、カラム選択信号CLZのタイミングは、読み出し動作時と同一であるため、説明を省略する。
【０１３５】
まず、図５に示したクロックバッファ４３は、クロック信号CLKを受け、内部クロック信号CLKWZ、CLKZを生成する（図１１(a)）。図７に示した第２クロックパルス生成回路４７は、試験信号TESZの低レベルを受け、NANDゲート４７ｈを活性化し、NANDゲート４７ｊを非活性化する。このため、第２クロックパルス生成回路４７には、インバータ列４７ｆ、NANDゲート４７ｈ、４７ｋによる帰還経路が形成される。第２クロックパルス生成回路４７は、内部クロック信号CLKWZを受け、インバータ列４７ｊの遅延時間に相当するパルス幅のクロックパルス信号WCEPZを生成する（図１１(b)）。
【０１３６】
図６に示した第１クロックパルス生成回路４５は、読み出し動作と同様に、クロックパルス信号CEPZを生成する（図１１(c)）。クロックパルス信号WCEPZ、CEPZの活性化期間（パルス幅）は同一である。
【０１３７】
図９に示した第２タイミング制御回路４９ｂは、クロックパルス信号WCEPZを受け、第２書き込み制御信号WCEP2Zを生成する（図１１(d)）。第２書き込み制御信号WCEP2Zは、カラム選択信号CLZに対して時間T7だけ早くなるように生成される。ここで、時間T7は、図５に示したインバータ列２０ｃのインバータ２段分の遅延時間に相当する。
【０１３８】
図８に示した第１タイミング制御回路４９ａは、クロックパルス信号CEPZを受け、第１書き込み制御信号WEZを生成する（図１１(e)）。第１書き込み制御信号WEZは、カラム選択信号CLZと同一のタイミングで生成される。
【０１３９】
また、図９に示した第２タイミング制御回路４９ａのオア回路６１は、第２書き込み制御信号WCEP2Z、第１書き込み制御信号WEZのオア論理をとり、書き込み制御信号WAEZを生成する（図１１(f)）。クロックパルス信号CEPZ、WCEPZは、同一の回路を備えた第１クロックパルス生成回路４５、第２クロックパルス生成回路４７で生成されるため、活性化期間（パルス幅）は同一である。また、クロックパルス信号CEPZ、WCEPZのタイミングのずれ量は、図５に示したインバータ列２０ｃのインバータ２段分である。第１タイミング制御回路４９ａおよび第２タイミング制御回路４９ｂは、同一の遅延回路５１、５３、論理回路５５、５７を備えていえる。このため、第２タイミング制御回路４９ｂのオア回路６１に供給される第１書き込み制御信号WEZと、第２書き込み制御信号WCEP2Zとのタイミングのずれ量は、インバータ列２０ｃのインバータ２段分となる。このため、オア回路６１の出力（書き込み制御信号WAEZ）にハザードが発生することはない。
【０１４０】
なお、時間T7は、オア回路６１の遅延時間より小さくされている。したがって、書き込み制御信号WAEZは、カラム選択信号CLZの活性化期間を含むように生成される。この結果、カラム選択信号CLZが活性化している間、すなわち、図４に示したスイッチ回路６がオ
ンされている間、常にライトアンプ９は活性化されている。このため、ビット線信号BLZ、BLXの信号レベルの差は、センスアンプ５のみで増幅する場合に比べ、高速に開いていく。したがって、メモリセル７への書き込み電圧が大きくなり、メモリセル７のデータ保持時間が向上される。ライトアンプ９、スイッチ回路６、センスアンプ５の動作は、従来と同じである。
【０１４１】
図１２は、圧縮試験モード時の書き込み動作における主要な信号のタイミングを示している。圧縮試験モード時には、読み出し動作と同様に、試験信号TESZは高レベルになり、クロックパルス信号WCEPZ、CEPZの活性化期間は長くなる。このため、試験時書き込みデータ信号TWDBZの波形が緩慢であっても、確実に書き込み動作が行われる。図中の破線は、図１１に示した通常動作モード時での各信号の波形である。
【０１４２】
以上のように構成された半導体集積回路では、第１タイミング制御回路４９ａおよび第２タイミング制御回路４９ｂに、クロックパルス信号CEPZのうちメモリコア部２の脇の縦方向に沿って形成される配線の負荷と等価な遅延要素である遅延回路５１と、プリデコーダ１０のデコーダ回路１０ａと同一の論理回路５５と、カラムデコード信号CAZの配線負荷と等価な遅延要素である遅延回路５３と、メインデコーダ４のデコーダ回路４ａと同一の論理回路５７とを備えた。このため、カラム選択信号CLZと、読み出し制御信号SEBZ、書き込み制御信号WAEZとのタイミングのずれ量が、製造プロセスの変動、動作電圧の変動、および周囲温度の変動による影響を受けて変動することを最小限にすることができる。したがって、SDRAM４０のタイミング設計を容易に行うことができる。上記ずれ量を最小限にしてタイミング設計を行うことで、チップを高速動作することができる。高速動作を追求しない場合には、他の回路のタイミング余裕を大きくすることができ、歩留を向上することができる。
【０１４３】
遅延回路５３の遅延時間を、カラムデコード信号CAZの配線負荷の平均値にした。このため、カラム選択信号CLZと、読み出し制御信号SEBZ、書き込み制御信号WAEZとのずれ量を、常に所定の範囲に納めることができる。
【０１４４】
カラム選択信号CLZの活性化期間を書き込み制御信号WAEZの活性化期間に含めた。このため、スイッチ回路６がオンされている間、センスアンプ５の増幅能力だけでなく、ライトアンプ９の駆動能力も使用して、メモリセル７にデータを書き込むことができる。したがって、十分な書き込み電圧でメモリセル７にデータを書き込むことができ、メモリセル７のデータ保持時間を向上することができる。
【０１４５】
通常動作モード時と、圧縮試験モード時とで、クロックパルス信号CEPZ、WCEPZの活性化期間を変更した。このため、通常動作時には、圧縮試験モード時の負荷を考慮することなく、最適なタイミングでデータの読み書きを行うことができる。内部回路のタイミング設計を、通常動作モード時と試験モード時とに分けて行うことができる。通常動作モード時での内部回路の動作タイミングが、試験モード時のタイミングに依存することがなくなり、内部回路のタイミング設計を最適に行うことができる。
【０１４６】
論理回路５５、５７をデコーダ回路１０ａ、デコーダ回路４ａと同一にしたので、特に、低電圧動作でのタイミングのずれ量を低減することができ、タイミング設計を容易に行うことができる。
【０１４７】
インバータ２段からなる遅延ゲート５９は、カラム選択信号CLZと同一タイミングで生成される第１書き込み制御信号WEZを受け、読み出し制御信号SEBZを生成した。このため、カラム選択信号CLZの非活性化から最小のずれ量で、確実に読み出し制御信号SEBZを非活性化することができる。したがって、最適なタイミングで、確実にデータを読み出すこ
とができる。
【０１４８】
書き込み制御信号WAEZを、第１書き込み制御信号WEZと第２書き込み制御信号WCEP2Zとのオア論理で生成したので、従来の回路を大幅に変更することなく、カラム選択信号CLZの活性化期間を含む書き込み制御信号WAEZを容易に生成することができる。
【０１４９】
図１３ないし図１５は、本発明に関連する半導体集積回路における第１タイミング制御回路６３ａ、第２タイミング制御回路６３ｂ、およびメモリコア部２を示している。
第１タイミング制御回路６３ａおよび第２タイミング制御回路６３ｂの以外の構成は、上述した図３〜図９と同一である。この例では、クロックパルス信号CEPZ、WCEPZからタイミングの異なる読み出し制御信号SEBZ、SEB0Zおよびタイミングの異なる書き込み制御信号WAEZ、WAE0Zを使用して、読み出し動作および書き込み動作が行われる。
【０１５０】
図１３に示すように、第１タイミング制御回路６３ａは、遅延回路５３の代わりに遅延回路６５を使用したこと、２つの論理回路５７-1、５７-2および２つの遅延ゲート５９-1、５９-2をそれぞれ２つ備えたことを除き、図８に示した第１タイミング制御回路４９ａと同一である。
【０１５１】
遅延回路６５は、nMOSのソースとドレインとを接地線VSSに接続したMOSキャパシタ６５ａ、６５ｂ、６５ｃと、MOSキャパシタ６５ａ、６５ｂのゲートを互いに接続する抵抗R6と、MOSキャパシタ６５ｂ、６５ｃのゲートを互いに接続する抵抗R7とで構成されている。抵抗R6、R7は、拡散層抵抗等で形成されている。
【０１５２】
MOSキャパシタ６５ａのゲートは、論理回路５５の出力に接続されている。MOSキャパシタ６５ｂのゲートは、一方の論理回路５７-1の入力に接続されている。MOSキャパシタ６５ｃのゲートは、他方の論理回路５７-1の入力に接続されている。
【０１５３】
論理回路５７-1の出力からは、第１書き込み制御信号WE0Zが出力されている。論理回路５７-1の出力は、遅延ゲート５９-1の入力に接続されている。遅延ゲート５９-1の出力からは、読み出し制御信号SEB0Zが出力されている。論理回路５７-2の出力からは、第１書き込み制御信号WEZが出力されている。論理回路５７-2の出力は、遅延ゲート５９-2の入力に接続されている。遅延ゲート５９-2の出力からは、読み出し制御信号SEBZが出力されている。
【０１５４】
また、遅延回路５１の入力には、クロックパルス信号CEPZが供給されている。
第１タイミング制御回路６３ａは、活性化タイミングの早い読み出し制御信号SEB0Zと、活性化タイミングの遅い読み出し制御信号SEBZを生成する回路である。
【０１５５】
図１４に示すように、第２タイミング制御回路６３ｂは、第１タイミング制御回路６３ａと同一の接続関係を有する遅延回路５１、６５、論理回路５５、５７-1、５７-2と、２つのオア回路６１-1、６１-2とで構成されている。
【０１５６】
遅延回路５１の入力には、クロックパルス信号WCEPZが供給されている。論理回路５７-1の出力からは、第２書き込み制御信号WCEP20Zが出力されている。第２書き込み制御信号WCEP20Zは、オア回路６１-1の一方の入力に供給されている。オア回路６１-1の他方の入力には、第１書き込み制御信号WE0Zが供給されている。オア回路６１-1の出力からは、書き込み制御信号WAE0Zが出力されている。論理回路５７-2の出力からは、第２書き込み制御信号WCEP2Zが出力されている。第２書き込み制御信号WCEP2Zは、オア回路６１-2の一方の入力に供給されている。オア回路６１-2の他方の入力には、第１書き込み制御信号WEZが供給されている。オア回路６１-2の出力からは、書き込み制御信号WAEZが出力されている
。
【０１５７】
第２タイミング制御回路６３ｂは、活性化タイミングの早い書き込み制御信号WAE0Zと、活性化タイミングの遅い書き込み制御信号WAEZを生成する回路である。
【０１５８】
図１５は、メモリコア部２およびその周辺の回路を示している。
この例では、プリデコーダ１０から遠い側（図の左側）のスイッチ回路６に対応するセンスバッファ８およびライトアンプ９に、読み出し制御信号SEBZおよび書き込み制御信号WAEZが供給されている。プリデコーダ１０に近い側（図の右側）のスイッチ回路６に対応するセンスバッファ８およびライトアンプ９に、読み出し制御信号SEB0Zおよび書き込み制御信号WAE0Zが供給されている。
【０１５９】
上述した半導体集積回路では、プリデコーダ１０から出力されるカラムデコード信号CAZの伝搬遅延時間は、プリデコーダ１０から遠いメインデコーダ４に供給されるカラムデコード信号CAZの配線ほど大きくなる。この伝搬遅延時間に対応して、活性化タイミングの異なる読み出し制御信号SEB0Z、SEBZ、書き込み制御信号WAE0Z、WAEZが、それぞれセンスバッファ８およびライトアンプ９に供給されている。このため、各センスバッファ８および各ライトアンプ９は、各スイッチ回路６の活性化タイミングに合わせて、最適なタイミングで活性化される。
【０１６０】
この例の半導体集積回路においても、上述した図３〜図９に示した半導体集積回路と同様の効果を得ることができる。さらに、この例では、第１タイミング制御回路６３ａは、タイミングの異なる読み出し制御信号SEBZ、SEB0Zを生成し、第２タイミング制御回路６３ｂは、タイミングの異なる書き込み制御信号WAEZ、WAE0Zを生成した。このため、センスバッファ８は、読み出し制御信号SEBZ、SEB0Zのいずれかを使用して、内部データ信号GDBZ、GDBXの読み出しデータを取り込む。ライトアンプ９は、書き込み制御信号WAEZ、WAE0Zのいずれかを使用して、内部データ信号GDBZ、GDBXに書き込みデータを供給する。この結果、各カラム選択信号CLZと、読み出し制御信号SEBZ、SEB0Z、書き込み制御信号WAEZ、WAE0Zとのタイミングのずれ量を最小限にすることができる。
したがって、タイミング設計を容易に行うことができる。チップの読み書き動作を高速にすることができる。
【０１６１】
図１６ないし図１８は、本発明の半導体集積回路の第１の実施形態における第１クロックパルス生成回路６７、第２クロックパルス生成回路６９および制御回路７１を示している。第１クロックパルス生成回路６７は、基本タイミング信号生成回路、活性化期間変更回路に対応し、第２クロックパルス生成回路６９は、活性化期間変更回路に対応している。
【０１６２】
本実施形態の回路構成は、第１クロックパルス生成回路６７、第２クロックパルス生成回路６９および制御回路７１を除いて、上述した上述した図３〜図９に示した半導体集積回路と同一である。この実施形態では、第１クロックパルス生成回路６７および第２クロックパルス生成回路６９は、それぞれ、４通りの活性化期間のクロックパルス信号CEPZおよびクロックパルス信号WCEPZのいずれかを生成する。
【０１６３】
図１６に示すように、第１クロックパルス生成回路６７は、３つのインバータ６７ａ、６７ｂ、６７ｃと、２つの２入力NANDゲートからなるフリップフロップ回路６７ｄと、２つのインバータを縦続接続したインバータ列６７ｅ、６７ｆ、６７ｇ、６７ｈと、４つの２入力のNANDゲート６７ｊ、６７ｋ、６７ｍ、６７ｎと、４入力のNANDゲート６７ｐとで構成されている。インバータ６７ａの入力には、内部クロック信号CLKZが供給されている。インバータ６７ａの出力は、フリップフロップ回路６７ｄの一方の入力に接続されてい
る。インバータ６７ａが接続されたフリップフロップ回路６７ｄのNANDゲートの出力は、インバータ６７ｂの入力に接続されている。インバータ６７ｂの出力は、インバータ６７ｃおよびインバータ列６７ｅの入力に接続されている。インバータ６７ｃの出力からは、クロックパルス信号CEPZが出力されている。インバータ列６７ｅの出力は、インバータ列６７ｆの入力およびNANDゲート６７ｊの一方の入力に接続されている。インバータ列６７ｆの出力は、インバータ列６７ｇの入力およびNANDゲート６７ｋの一方の入力に接続されている。インバータ列６７ｇの出力は、インバータ列６７ｈの入力およびNANDゲート６７ｍの一方の入力に接続されている。インバータ列６７ｈの出力は、NANDゲート６７ｎの一方の入力に接続されている。NANDゲート６７ｊの他方の入力には、制御信号C1が供給されている。NANDゲート６７ｋの他方の入力には、制御信号C2が供給されている。NANDゲート６７ｍの他方の入力には、制御信号C3が供給されている。NANDゲート６７ｎの他方の入力には、制御信号C4が供給されている。NANDゲート６７ｊ、６７ｋ、６７ｍ、６７ｎの出力は、それぞれNANDゲート６７ｐの入力に接続されている。NANDゲート６７ｐの出力は、フリップフロップ回路６７ｄの他方の入力に帰還されている。
【０１６４】
図１７は、第２クロックパルス生成回路６９の詳細を示している。
第２クロックパルス生成回路６９は、第１クロックパルス生成回路６７と同一の回路である。インバータ６７ａの入力には、内部クロック信号CLKWZが供給されている。インバータ６７ｃの出力からは、クロックパルス信号WCEPZが出力されている。
【０１６５】
図１８は、制御回路７１の詳細を示している。
制御回路７１は、４つのヒューズ回路７３と、４つのオア回路７５と、コマンド制御回路７７とで構成されている。
【０１６６】
ヒューズ回路７３は、電源線VCCに一端を接続したヒューズ７３ａと、接地線VSSに一端を接続した抵抗R8と、ヒューズ７３ａの他端および抵抗R8の他端に入力を接続したインバータ７３ｂとで構成されている。ヒューズ７３ａは、ポリシリコン等で形成され、抵抗R8は、拡散層抵抗等で形成されている。抵抗R8は、ヒューズ７３ａが溶断されていないときの貫通電流を小さくするために、高い抵抗値を有している。各ヒューズ回路７３のインバータ７３ｂの出力は、各オア回路７５の一方の入力に接続されている。
【０１６７】
各オア回路７５の他方の入力には、それぞれコマンド制御回路７７の出力信号OUT1、OUT2、OUT3、OUT4が供給されている。出力信号OUT1が供給されるオア回路７５の出力からは、制御信号C1が出力されている。同様に、出力信号OUT2、OUT3、OUT4が供給される各オア回路７５の出力からは、それぞれ制御信号C2、C3、C4が出力されている。
【０１６８】
コマンド制御回路７７は、外部端子を使用してチップに所定の活性化期間変更コマンドを供給することで、活性化される。コマンド制御回路７７は、活性化期間変更コマンドに応じて、出力信号OUT1、OUT2、OUT3、OUT4の全てを低レベル、またはいずれかを高レベルにする機能を有している。
【０１６９】
上述した半導体集積回路では、まず、外部から活性化期間変更コマンドが供給される。コマンド制御回路７７は、出力信号OUT1、OUT2、OUT3、OUT4のいずれかを順次高レベルにする。そして、データの書き込み評価および読み出し評価が行われる。
【０１７０】
例えば、出力信号OUT1が高レベルのとき、図１６に示した第１クロックパルス生成回路６７は、インバータ列６７ｅの遅延時間に相当する活性化期間のクロックパルス信号CEPZを出力する。図１７に示した第２クロックパルス生成回路６９は、インバータ列６７ｅの遅延時間に相当する活性化期間のクロックパルス信号CEPZを出力する。そして、上述した図３〜図９に示した半導体集積回路と同様に、インバータ列６７ｅの遅延時間に相当する
活性化期間のカラム選択信号CLZ、読み出し制御信号SEBZ、書き込み制御信号WAEZが生成される。
【０１７１】
出力信号OUT2が高レベルの時、上記各信号CLZ、SEBZ、WAEZの活性化期間は、インバータ列６７ｅ、６７ｆの遅延時間に相当する。出力信号OUT3が高レベルの時、上記各信号CLZ、SEBZ、WAEZの活性化期間は、インバータ列６７ｅ、６７ｆ、６７ｇの遅延時間に相当する。出力信号OUT4が高レベルの時、上記各信号CLZ、SEBZ、WAEZの活性化期間は、インバータ列６７ｅ、６７ｆ、６７ｇ、６７ｈの遅延時間に相当する。
【０１７２】
データの書き込み評価および読み出し評価により、外部から直接測定できない各信号CLZ、SEBZ、WAEZの最適な活性化期間が間接的に求められる。評価結果に基づいてホトマスクの変更あるいは製造プロセスの変更を行うことで、チップの特性が改善され、歩留が向上する。
【０１７３】
この後、図１８に示した所定のヒューズ７３ａを溶断することで、各信号CLZ、SEBZ、WAEZの活性化期間は、最適な値に固定される。例えば、最適な活性化期間が、出力信号OUT2を高レベルにしたときである場合、制御信号C2を出力するオア回路７５に接続されたヒューズ７３ａが溶断される。ヒューズの溶断は、例えば、評価を行ったチップと同一の製造ロットのチップについて全て行われる。ヒューズ溶断後、活性化期間変更コマンドの入力禁止等をすることで、コマンド制御回路７７は、出力信号OUT1、OUT2、OUT3、OUT4を全て低レベルにする。
【０１７４】
したがって、ヒューズ７３ａを溶断することで、ホトマスクの変更、製造プロセスの変更を行うことなく、最適なタイミングで動作するチップが製造され出荷される。さらに、チップ毎に各信号CLZ、SEBZ、WAEZの活性化期間を変更可能なため、ウエハ上でのチップの位置、製造ロット内でのウエハの位置、あるいは製造ロットに依存するチップの特性のばらつきを抑えることが可能である。
【０１７５】
この実施形態の半導体集積回路においても、上述した図３〜図９に示した半導体集積回路と同様の効果を得ることができる。さらに、この実施形態では、外部から活性化期間変更コマンドを入力することで、各信号CLZ、SEBZ、WAEZの活性化期間を変更可能にした。このため、評価結果に基づいてホトマスクの変更あるいは製造プロセスの変更を行うことで、チップの特性を改善することができ、歩留を向上することができる。
【０１７６】
また、ヒューズ７３ａの溶断により、各信号CLZ、SEBZ、WAEZの活性化期間を変更可能にした。このため、ホトマスクの変更、製造プロセスの変更を行うことなく、最適なタイミングで動作するチップを製造することができる。ウエハ上でのチップの位置、製造ロット内でのウエハの位置、あるいは製造ロットに依存するチップの特性のばらつきを抑えることができる。
【０１７７】
図１９ないし図２１は、本発明の半導体集積回路の第２の実施形態における第１タイミング制御回路７９ａ、第２タイミング制御回路７９ｂ、および制御回路８３を示している。第１タイミング制御回路７９ａ、第２タイミング制御回路７９ｂ、および制御回路８３は、活性化タイミング変更回路に対応している。
【０１７８】
本実施形態の回路構成は、第１タイミング制御回路７９ａ、第２タイミング制御回路７９ｂ、および制御回路８３を除いて、上述した図３〜図９に示した半導体集積回路と同一である。この実施形態では、第１タイミング制御回路７９ａおよび第２タイミング制御回路７９ｂは、出力する読み出し制御信号SEBZ、書き込み制御信号WAEZのタイミングを、２通りに変更可能である。
【０１７９】
図１９は、第１タイミング制御回路７９ａの詳細を示している。第１タイミング制御回路７９ａは、遅延回路５３の代わりに遅延回路８１を使用したこと以外、図８に示した第１タイミング制御回路４９ａと同一である。
【０１８０】
遅延回路８１は、nMOSのソースとドレインとを接地線VSSに接続したMOSキャパシタ８１ａ、８１ｂ、８１ｃと、MOSキャパシタ８１ａ、８１ｂのゲートを互いに接続する抵抗R9と、MOSキャパシタ８１ｂ、８１ｃのゲートを互いに接続する抵抗R10と、３つの２入力NANDゲート８１ｄ、８１ｅ、８１ｆとで構成されている。抵抗R9、R10は、拡散層抵抗等で形成されている。
【０１８１】
MOSキャパシタ８１ａのゲートは、論理回路５５の出力に接続されている。MOSキャパシタ８１ｂのゲートは、NANDゲート８１ｄの一方の入力に接続されている。MOSキャパシタ８１ｃのゲートは、NANDゲート８１ｅの一方の入力に接続されている。
【０１８２】
NANDゲート８１ｄの他方の入力には、制御信号C5が供給されている。NANDゲート８１ｅの他方の入力には、制御信号C6が供給されている。NANDゲート８１ｆの入力には、それぞれNANDゲート８１ｄ、８１ｅの出力が接続されている。NANDゲート８１ｆの出力は、論理回路５７の入力に接続されている。
【０１８３】
図２０は、第２タイミング制御回路７９ｂの詳細を示している。第２タイミング制御回路７９ｂは、遅延回路５３の代わりに遅延回路８１を使用したこと以外、図８に示した第２タイミング制御回路４９ｂと同一である。遅延回路８１は、第１タイミング制御回路７９ａの遅延回路と同一である。
【０１８４】
図２１は、制御回路８３の詳細を示している。
制御回路８３は、２つのヒューズ回路７３と、２つのオア回路７５と、コマンド制御回路８５とで構成されている。
【０１８５】
各オア回路８５の一方の入力には、それぞれヒューズ回路７３の出力が接続されている。各オア回路７５の他方の入力には、それぞれコマンド制御回路７７の出力信号OUT5、OUT6が供給されている。出力信号OUT5が供給されるオア回路７５の出力からは、制御信号C5が出力されている。出力信号OUT6が供給されるオア回路７５の出力からは、それぞれ制御信号C6が出力されている。
【０１８６】
コマンド制御回路８５は、外部端子を使用してチップに所定の活性化期間変更コマンドを供給することで、活性化される。コマンド制御回路８５は、活性化期間変更コマンドに応じて、出力信号OUT5、OUT6の全てを低レベル、またはいずれかを高レベルにする機能を有している。
【０１８７】
上述した半導体集積回路では、まず、外部から活性化タイミング変更コマンドが供給される。コマンド制御回路８５は、出力信号OUT5、OUT6のいずれかを順次高レベルにする。そして、データの書き込み評価および読み出し評価が行われる。例えば、出力信号OUT5が高レベルのとき、制御回路８３は、制御信号C5を高レベルにし、制御信号C6を低レベルにする。
【０１８８】
図１９に示した第１タイミング制御回路７９ａは、NANDゲート８１ｄを活性化し、NANDゲート８１ｅを非活性化し、読み出し制御信号SEBZを出力する。同様に、図２０に示した第２タイミング制御回路７９ｂは、書き込み制御信号WAEZを出力する。
【０１８９】
データの書き込み評価および読み出し評価により、外部から直接測定できない各信号SEBZ、WAEZの最適な活性化タイミングが間接的に求められる。評価結果に基づいてホトマスクの変更あるいは製造プロセスの変更を行うことで、チップの特性が改善され、歩留が向上する。
【０１９０】
この後、図２１に示した所定のヒューズ７３ａを溶断することで、各信号SEBZ、WAEZの活性化タイミングは、最適な値に固定される。例えば、最適な活性化タイミングが、出力信号OUT5を高レベルにしたときである場合、制御信号C5を出力するオア回路７５に接続されたヒューズ７３ａが溶断される。ヒューズの溶断は、例えば、評価を行ったチップと同一の製造ロットのチップについて全て行われる。ヒューズ溶断後、活性化タイミング変更コマンドの入力禁止等をすることで、コマンド制御回路８５は、出力信号OUT5、OUT6を全て低レベルにする。
【０１９１】
したがって、ヒューズ７３ａを溶断することで、ホトマスクの変更、製造プロセスの変更を行うことなく、最適なタイミングで動作するチップが製造される。さらに、チップ毎に各信号SEBZ、WAEZの活性化タイミングを変更可能なため、ウエハ上でのチップの位置、製造ロット内でのウエハの位置、あるいは製造ロットに依存するチップの特性のばらつきを抑えることが可能になる。
【０１９２】
この実施形態の半導体集積回路においても、上述した第１実施形態と同様の効果を得ることができる。さらに、この実施形態では、外部から活性化タイミング変更コマンドを入力することで、各信号SEBZ、WAEZの活性化タイミングを変更可能にした。このため、評価結果に基づいてホトマスクの変更あるいは製造プロセスの変更を行うことで、チップの特性を改善することができ、歩留を向上することができる。
【０１９３】
また、ヒューズ７３ａの溶断により、各信号SEBZ、WAEZの活性化タイミングを変更可能にした。このため、ホトマスクの変更、製造プロセスの変更を行うことなく、最適なタイミングで動作するチップを製造することができる。
【０１９４】
なお、上述した実施形態では、本発明をSDRAMに適用した例について述べた。しかしながら、本発明はかかる実施形態に限定されるものではない。例えば、本発明をDRAM、SRAM等の半導体メモリに適用してもよい。あるいは、DRAMのメモリコアを内蔵したシステムLSIに適用してもよい。
【０１９５】
上述した実施形態では、第１タイミング制御回路４９ａ、第２タイミング制御回路４９ｂの遅延回路５１、５３、論理回路５５、５７等を使用して、読み出し制御信号SEBZおよび書き込み制御信号WAEZの両方を生成した例について述べた。しかしながら、本発明はかかる実施形態に限定されるものではない。例えば、読み出し制御信号SEBZおよび書き込み制御信号WAEZの一方のみを、遅延回路５１、５３、論理回路５５、５７を使用して生成してもよい。
【０１９６】
上述した図３〜図９に示した半導体集積回路では、遅延回路５１をクロックパルス信号CEPZのうちメモリコア部２の脇の縦方向に沿って形成される配線の負荷と等価な遅延要素で形成し、遅延回路５３をカラムデコード信号CAZの配線負荷と等価な遅延要素で形成した例について述べた。しかしながら、例えば、遅延回路５１を、クロックパルス信号CEPZの配線と幅・長さが同一の配線を使用して形成し、遅延回路５３をカラムデコード信号CAZ配線と幅・長さが同一の配線を使用して形成してもよい。この場合、例えば、遅延回路５１の配線を、クロックパルス信号CEPZの配線に沿って形成してもよい。
【０１９７】
上述した図３〜図９に示した半導体集積回路では、論理回路５５、５７をデコード回路
１０ａ、デコーダ回路４ａと同一に形成した例について述べた。しかしながら、例えば、論理回路５５、５７をデコード回路１０ａ、デコーダ回路４ａと等価の遅延要素を使用して形成してもよい。
【０１９８】
上述した図３〜図９に示した半導体集積回路では、遅延回路５３の遅延時間を、カラムデコード信号CAZの配線負荷の平均値に合わせた例について述べた。しかしながら、例えば、遅延回路５３の遅延時間を、カラムデコード信号CAZの配線負荷の最悪値に合わせてもよい。
【０１９９】
上述した第１の実施形態では、クロックパルス信号CEPZ、WCEPZの活性化期間を変更することで、カラム選択信号CLZ、読み出し制御信号SEBZ、書き込み制御信号WAEZの活性化期間を変更した例について述べた。しかしながら、本発明はかかる実施形態に限定されるものではない。例えば、第１クロックパルス生成回路６７を複数個設け、カラム選択信号CLZ、読み出し制御信号SEBZ、書き込み制御信号WAEZの活性化期間をそれぞれ変更してもよい。
【０２００】
上述した第２の実施形態では、読み出し制御信号SEBZ、書き込み制御信号WAEZの活性化タイミングを変更する回路を備えた例について述べた。しかしながら、本発明はかかる実施形態に限定されるものではない。例えば、第１の実施形態に示したように、カラム選択信号CLZ、読み出し制御信号SEBZ、書き込み制御信号WAEZの活性化期間を変更する回路を、さらに備えてもよい。
【０２０１】
以上の実施形態において説明した発明を整理して、付記として開示する。
（付記１）
メモリセルと、
前記メモリセルに読み書きするデータの増幅を行うセンスアンプと、
読み出し動作時に前記センスアンプで増幅された前記データを取り込む読み出し制御回路、および書き込み動作時に前記データを該センスアンプに出力する書き込み制御回路の少なくとも一方を有する入出力制御回路と、
前記センスアンプと前記入出力制御回路とを接続する前記データの伝達経路を断続するスイッチ回路と、
前記読み出し動作時および前記書き込み動作時に使用する基本タイミング信号を生成する基本タイミング信号生成回路と、
前記基本タイミング信号を受けて、前記入出力制御回路を制御する読み出し制御信号および書き込み制御信号の少なくとも一方を生成するタイミング制御回路と、
前記基本タイミング信号を受けて、前記スイッチ回路をオン・オフ制御する前記スイッチ制御信号を生成するスイッチ制御回路とを備え、
前記タイミング制御回路は、前記基本タイミング信号を出力する前記基本タイミング信号生成回路の出力ノードから前記スイッチ制御回路に供給される前記スイッチ制御信号の入力ノードまでの信号経路に存在する遅延要素と同一または等価の遅延要素を備え、該遅延要素を使用して、前記読み出し制御信号および前記書き込み制御信号の少なくとも一方を生成することを特徴とする半導体集積回路。
【０２０２】
（付記２）
付記１記載の半導体集積回路において、
複数の前記センスアンプと、複数の前記入出力制御回路と、前記各センスアンプと前記各入出力制御回路とをそれぞれ接続する複数の前記スイッチ回路とを備え、
前記スイッチ制御回路は、前記各スイッチ回路に対応する複数の前記スイッチ制御信号を生成し、
前記タイミング制御回路の前記遅延要素は、前記各スイッチ制御信号の活性化タイミン
グの平均値に合わせて形成されていることを特徴とする半導体集積回路。
（付記３）
付記１記載の半導体集積回路において、
前記タイミング制御回路４９は、前記信号経路に存在する回路と同一の回路または等価の遅延要素を備えていることを特徴とする半導体集積回路。
【０２０３】
（付記４）
付記１記載の半導体集積回路において、
前記タイミング制御回路４９は、前記信号経路に存在する配線と同一または等価の遅延要素を備えていることを特徴とする半導体集積回路。
（付記５）
請求項１記載の半導体集積回路において、前記入出力制御回路は、前記読み出し制御回路８を備え、前記タイミング制御回路４９は、前記読み出し制御信号SEBZの活性化タイミングを前記スイッチ制御信号CLZの活性化タイミングより僅かに遅らせる遅延ゲートを備えていることを特徴とする。
【０２０４】
（付記６）
付記１記載の半導体集積回路において、
複数の前記センスアンプ５と、複数の前記入出力制御回路８、９と、前記各センスアンプ５と前記各入出力制御回路８、９とをそれぞれ接続する複数の前記スイッチ回路６とを備え、前記スイッチ制御回路１０、４は、前記各スイッチ回路６に対応する複数の前記スイッチ制御信号CLZを生成し、前記タイミング制御回路４９の前記遅延要素は、活性化タイミングが最も遅い前記スイッチ制御信号CLZに合わせて形成されていることを特徴とする半導体集積回路。
（付記７）
付記１記載の半導体集積回路において、
複数の前記センスアンプ５と、複数の前記スイッチ回路６と、前記各スイッチ回路６を介してそれぞれ前記各センスアンプ５に接続される複数の前記入出力制御回路８、９とを備え、前記スイッチ制御回路１０、４は、前記各スイッチ回路６に対応する複数の前記スイッチ制御信号CLZを生成し、前記タイミング制御回路４９は、前記各スイッチ制御信号CLZの活性化タイミングに対応して、複数の前記読み出し制御信号SEBZおよび複数の前記書き込み制御信号WAEZの少なくとも一方を生成することを特徴とする半導体集積回路。
【０２０５】
（付記８）
メモリセルと、
前記メモリセルに読み書きするデータの増幅を行うセンスアンプと、
書き込み動作時に活性化される書き込み制御信号を受けて、前記データを前記センスアンプに出力する書き込み制御回路と、
書き込み動作時に活性化されるスイッチ制御信号を受けて、前記センスアンプと前記書き込み制御回路との間の前記データの伝達経路を接続するスイッチ回路とを備え、
前記書き込み制御信号の活性化期間は、前記スイッチ制御信号の活性化期間を含むことを特徴とする半導体集積回路。
【０２０６】
（付記９）
付記８記載の半導体集積回路において、
前記書き込み制御信号WAEZは、前記スイッチ制御信号CLZを生成する信号経路に存在する遅延要素と同一または等価の遅延要素を使用して生成され該スイッチ制御信号CLZとほぼ同じタイミングで活性化される第１書き込み制御信号WEZと、前記スイッチ制御信号CLZを生成する信号経路に存在する遅延要素と同一または等価の遅延要素を使用して生成され前記スイッチ制御信号CLZより早いタイミングで活性化される第２書き込み制御信号WCEP2Zとのオア論理で生成されたことを特徴とする半導体集積回路。
（付記１０）
付記９記載の半導体集積回路において、
前記第１書き込み制御信号WEZと前記第２書き込み制御信号WCEP2Zとの活性化期間は、ほぼ同一であることを特徴とする半導体集積回路。
【０２０７】
（付記１１）
内部回路の動作を行う通常動作モードと、前記内部回路の動作試験を行う試験モードとを備え、
前記通常動作モード時と前記試験モード時とで変化する内部信号経路の負荷に応じて、前記内部回路の動作タイミングを変更するタイミング変更回路を備えたことを特徴とする半導体集積回路。
（付記１２）
付記１１記載の半導体集積回路において、
前記試験モードは、前記内部信号である内部データ信号を伝達する内部データバスを互いに接続して、読み書き動作試験を行う圧縮試験モードであることを特徴とする半導体集積回路。
【０２０８】
（付記１３）
付記１２記載の半導体集積回路において、
前記内部回路を制御する制御信号を備え、前記タイミング変更回路４５は、前記試験モード時に、前記制御信号の活性化期間を、通常動作モード時に比べ長くすることを特徴とする半導体集積回路。
【０２０９】
（付記１４）
メモリセルと、
前記メモリセルに読み書きするデータの増幅を行うセンスアンプと、
読み出し動作時に前記センスアンプで増幅された前記データを取り込む読み出し制御回路、および書き込み動作時に前記データを該センスアンプに出力する書き込み制御回路の少なくとも一方を有する入出力制御回路と、
前記センスアンプと前記入出力制御回路とを接続する前記データの伝達経路を断続するスイッチ回路と、
基本タイミング信号を受けて、前記入出力制御回路を制御する読み出し制御信号および書き込み制御信号の少なくとも一方を生成するタイミング制御回路と、
前記基本タイミング信号を受けて、前記スイッチ回路をオン・オフ制御するスイッチ制御信号を生成するスイッチ制御回路と、
前記スイッチ制御信号、前記読み出し制御信号および前記書き込み制御信号の少なくともいずれかの活性化期間を変更する活性化期間変更回路と、
前記活性化期間変更回路とは独立に動作し、読み出し制御信号SEBZおよび書き込み制御信号WAEZの活性化タイミングを変更する活性化タイミング変更回路７９ａ、７９ｂ、８３とを備えたことを特徴とする半導体集積回路。
【０２１０】
（付記１５）
付記１４記載の半導体集積回路において、
チップ上にヒューズ７３ａを備え、前記活性化期間は、前記ヒューズ７３ａの溶断により所定値に固定可能であることを特徴とする半導体集積回路。
（付記１６）
付記１４記載の半導体集積回路において、
チップ上にヒューズ７３ａを備え、前記活性化タイミングは、前記ヒューズ７３ａの溶断により所定値に固定可能であることを特徴とする半導体集積回路。
【０２１１】
付記１の半導体集積回路では、スイッチ制御信号と、読み出し制御信号または書き込み制御信号とタイミングのずれ量が、製造プロセスの変動、動作電圧の変動、および周囲温度の変動による影響を受けて変動することを最小限にすることができる。これ等ずれ量を最小限にしてタイミング設計を行うことで、チップを高速動作することができる。高速動作を追求しない場合には、他の回路のタイミング余裕を大きくすることができ、歩留を向上することができる。
【０２１２】
付記２の半導体集積回路では、回路全体として、各スイッチ制御信号と読み出し制御信号または書き込み制御信号とのずれ量を最小限にすることができる。
【０２１３】
付記３の半導体集積回路では、タイミング制御回路４９の回路の特性が、信号経路に存在する回路の特性と同一または等価になる。このため、スイッチ制御信号CLZのタイミングに対する読み出し制御信号SEBZまたは書き込み制御信号WAEZのタイミングのずれ量が、チップの動作環境、製造条件により大きく変動することはない。一定になる。特に、低電圧動作電圧時におけるタイミングのずれ量の変動が少なくなる。この結果、従来に比べ、低電圧動作を考慮したタイミング設計が容易になり、高速動作が可能になる。
【０２１４】
付記４の半導体集積回路では、タイミング制御回路４９の配線を伝搬する信号の遅延時間が、信号経路に存在する配線を伝搬する信号の遅延時間と等しくされるため、スイッチ制御信号CLZのタイミングに対する読み出し制御信号SEBZまたは書き込み制御信号WAEZのタイミングのずれ量が、チップの動作環境、製造条件により大きく変動することはない。
【０２１５】
付記５の半導体集積回路では、タイミング制御回路４９により生成される読み出し制御信号SEBZが、常にスイッチ制御信号CLZより遅れて活性化される。このため、読み出し制御回路８が、センスアンプ５の増幅動作前の誤ったデータを取り込むことが防止される。読み出し制御回路８は、増幅された本来のデータだけを確実に取り込む。
【０２１６】
付記６の半導体集積回路では、各スイッチ制御信号CLZと、読み出し制御信号SEBZまたは書き込み制御信号WAEZとのタイミングのずれ量は、それぞれ相違する。しかし、タイミング制御回路４９は、活性化タイミングが最も遅い前記スイッチ制御信号CLZに合わせた遅延要素を使用して、読み出し制御信号SEBZまたは書き込み制御信号WAEZを生成する。このため、各スイッチ制御信号CLZと読み出し制御信号SEBZまたは書き込み制御信号WAEZとのずれ量は、常に所定の範囲に納まる。したがって、タイミング設計が容易になる。
【０２１７】
付記７の半導体集積回路では、複数の前記読み出し制御信号SEBZまたは複数の前記書き込み制御信号WAEZが生成されるため、各スイッチ制御信号CLZと、各読み出し制御信号SEBZまたは各書き込み制御信号WAEZとのタイミングのずれ量の相違が少なくされる。したがって、スイッチ制御信号CLZと読み出し制御信号SEBZまたは書き込み制御信号WAEZとのずれ量を最小限にしてタイミング設計を行うことが可能になる。この結果、高速動作が可能になる。
【０２１８】
付記８の半導体集積回路では、十分な書き込み電圧でメモリセルにデータを書き込むことができる。
【０２１９】
付記９の半導体集積回路では、書き込み制御信号WAEZの活性化終了タイミングは、第１書き込み制御信号WEZにより決められる。第１書き込み制御信号WEZは、遅延要素を使用して生成される。このため、書き込み制御信号WAEZの活性化終了タイミングのスイッチ制御信号CLZに対するずれ量は、チップの動作環境、製造条件により大きく変動することはない。
書き込み制御信号WAEZの活性化開始タイミングは、第２書き込み制御信号WCEP2Zにより
決められる。第２書き込み制御信号WCEP2Zは、遅延要素を使用して生成される。このため、書き込み制御信号WAEZの活性化開始タイミングのスイッチ制御信号CLZに対するずれ量は、チップの動作環境、製造条件により大きく変動することはない。
したがって、書き込み動作時に、書き込み制御回路９から出力されるデータが、センスアンプ５により確実に増幅され、メモリセル７に書き込まれる。
【０２２０】
付記１０の半導体集積回路では、第１書き込み制御信号WEZと第２書き込み制御信号WCEP2Zとのオア論理をとるときに、書き込み制御信号WAEZにハザードが発生することが防止される。
【０２２１】
付記１１の半導体集積回路では、通常動作時に、圧縮試験モード時の回路負荷等を考慮することなく、最適なタイミングでデータの読み書きを行うことができる。
【０２２２】
付記１２の半導体集積回路では、試験モード時に、内部データバスの負荷が増大し、内部データ信号の波形が緩慢になる。タイミング変更回路４５により、内部回路の動作タイミングを変えることで、負荷の増大により緩慢になった波形に合わせて、最適なタイミングで動作試験が行われる。
タイミング変更回路４５は、通常動作モード時には、内部データバスの負荷の減少に応じて内部回路の動作タイミングを変更し、最適なタイミングにする。
【０２２３】
付記１３の半導体集積回路では、タイミング変更回路４５は、内部データバスの負荷が増大する試験モード時に、内部回路を制御する制御信号の活性化期間を長くする。そして、試験モード時と通常動作モード時とで、常に最適なタイミングで内部回路の動作が行われる。
試験モード時に制御信号の活性化期間を長くすることで、例えば、動作タイミングに依存しない物理的な欠陥による不良が容易に検出される。このため、半導体集積回路が欠陥救済回路を備えている場合には、試験モードの結果により、回路の救済を行うことが可能になる。
【０２２４】
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【図面の簡単な説明】
【０２２５】
【図１】本発明に関連する半導体集積回路の基本原理を示すブロック図である。
【図２】本発明の半導体集積回路の基本原理を示すブロック図である。
【図３】本発明に関連する半導体集積回路を示すチップの全体構成図である。
【図４】カラムアドレス系の主要な回路および主要な信号の流れを示すブロック図である。
【図５】図４のクロックバッファの回路図である。
【図６】図４の第１クロックパルス生成回路の回路図である。
【図７】図４の第２クロックパルス生成回路の回路図である。
【図８】図４のタイミング制御回路内に設けられた第１タイミング制御回路の回路図である。
【図９】図４のタイミング制御回路内に設けられた第２タイミング制御回路の回路図である。
【図１０】図３〜図９に示したSDRAMの読み出し動作時の主要な信号のタイミング図である。
【図１１】図３〜図９に示したSDRAMの書き込み動作時の主要な信号のタイミング図である。
【図１２】図３〜図９に示したSDRAMにおける圧縮試験モード時の書き込み動作での主要な信号のタイミング図である。
【図１３】本発明に関連する別の半導体集積回路の第１タイミング制御回路の回路図である。
【図１４】図１３に示した半導体集積回路の第２タイミング制御回路の回路図である。
【図１５】図１３に示した半導体集積回路のメモリコア部のブロック図である。
【図１６】本発明の半導体集積回路の第１の実施形態における第１クロックパルス生成回路の回路図である。
【図１７】第１の実施形態における第２クロックパルス生成回路の回路図である。
【図１８】第１の実施形態における制御回路の回路図である。
【図１９】本発明の半導体集積回路の第２の実施形態における第１タイミング制御回路の回路図である。
【図２０】第２の実施形態における第２タイミング制御回路の回路図である。
【図２１】第２の実施形態における制御回路の回路図である。
【図２２】従来のSDRAMの全体構成図である。
【図２３】従来のカラムアドレス系の主要な回路および主要な信号の流れを示すブロック図である。
【図２４】図２３のクロックバッファの回路図である。
【図２５】図２３のクロックパルス生成回路の回路図である。
【図２６】従来のクロックパルス信号CEPZのタイミング図である。
【図２７】図２３のプリデコーダの回路図である。
【図２８】図２３のメインデコーダの回路図である。
【図２９】図２３のタイミング制御回路の回路図である。
【図３０】図２３のリセット回路およびその周辺の回路図である。
【図３１】図２３のセンスバッファの回路図である。
【図３２】図２３のライトアンプの回路図である。
【図３３】図２３のデータ入力回路およびその周辺の回路図である。
【図３４】従来のSDRAMの読み出し動作時の主要な信号のタイミング図である。
【図３５】従来のSDRAMの書き込み動作時の主要な信号のタイミング図である。
【図３６】従来の圧縮試験モード時における書き込み動作を示すタイミング図である。
【図３７】従来の圧縮試験モード時における読み出し動作を示すタイミング図である。
【図３８】従来の書き込み動作時のビット線信号を示すタイミング図である。
【符号の説明】
【０２２６】
２  メモリコア部
４  メインデコーダ
５  センスアンプ
６  スイッチ回路
７  メモリセル
８  センスバッファ
９  ライトアンプ
１０  プリデコーダ
１１  パッド
１２  データ入出力回路
１６  リセット回路
１７  試験回路
１８  制御回路
４０  SDRAM
４１  周辺回路部
４３  クロックバッファ
４５  第１クロックパルス生成回路
４７  第２クロックパルス生成回路
４９  タイミング制御回路
５１  遅延回路
５３  遅延回路
５５  論理回路
５７  論理回路
５９  遅延ゲート
６１  オア回路
６３ａ  第１タイミング制御回路
６３ｂ  第２タイミング制御回路
６５  遅延回路
６７  第１クロックパルス生成回路
６９  第２クロックパルス生成回路
７１  制御回路
７３  ヒューズ回路
７５  オア回路
７７  コマンド制御回路
７９ａ  第１タイミング制御回路
７９ｂ  第２タイミング制御回路
８１  遅延回路
８３  制御回路
８５  コマンド制御回路
BLZ、BLX  ビット線信号
CAZ  カラムデコード信号
CEPZ、WCEPZ  クロックパルス信号
CLK  クロック信号
CLKZ、CLKWZ  内部クロック信号
CLZ  カラム選択信号
GDBZ、GDBX  内部データ信号
RDBZ  読み出しデータ信号
SEBZ、SEB0Z  読み出し制御信号
TESZ  試験信号
TRDBZ、TRDBX  試験時読み出しデータ信号
TWDBZ  試験時書き込みデータ信号
WAEZ、WAE0Z  書き込み制御信号
WCEP2Z、WCEP20Z  第２書き込み制御信号
WDBZ  書き込みデータ信号
WEZ、WE0Z  第１書き込み制御信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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