(57)【要約】【課題】ＡＣ型ＰＤＰに於いて、誘電層の厚さを薄くすると放電電圧が下がるが同時に放電電流が増え発光効率が低下する。またアドレス電極をサステイン電極に近づけると駆動電圧が下がるが、電極間の静電容量のためような電流が増加する。アドレス電極をサステイン電極に近づけるための構造を実現するための工程が難しい。アドレス電極にサステインパルスを加えることで効率が改善出来るが、アドレス電極に流れる電流が大きくならないように押さえる必要がある。【解決】スキャン電極の誘電層を薄くする一方で、サステイン電極の誘電層を厚く、またアドレス電極の誘電層も厚くする。このようにすると、駆動電圧の低下と発光効率改善が同時に実現でき、また簡単な工程でアドレス電極をサステイン電極に近づけた構造が実現出来る。【選択図】　　図１
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【特許請求の範囲】
【請求項１】
所謂３電極ＡＣ型ＰＤＰであって例えば図１に示す構造、即ち一方の基板１上には縦方向に伸長しその表面を誘電体層３で被覆した所謂アドレス電極２を有し、他方の対向する基板上には上記アドレス電極２との間でＸＹマトリクスを形成するごとく直交する方向に伸長しその表面を誘電体層８で被覆した所謂スキャン電極６を形成し、さらに上記スキャン電極６と並行して同スキャン電極と表示放電を行う目的で配されその表面を誘電体層９で被覆した所謂サステイン電極７を有する構造の所謂３電極ＡＣ型ＰＤＰに於いて、上記スキャン電極６及びサステイン電極７を被覆する誘電体層８及び９のそれぞれの厚さを、上記スキャン電極６を被覆する誘電体層８の厚さが上記サステイン電極７を被覆する誘電体層９の厚さよりも薄くなるように形成した上記ＡＣ型ＰＤＰの電極構造。
【請求項２】
請求項１に記載する異なる誘電体層厚を有する３電極ＡＣ型ＰＤＰに於いて、例えば図２又は図３に示す構造、上記誘電層構造を持つサステイン側基板５に対向する他方の基板１には、ストライプ状あるいは格子状の隔壁４を配し、その隔壁上の所定の位置に上記アドレス電極２を配し、上記アドレス電極と上記サステイン電極とがそれぞれの誘電体層を介して接するごとくに配し、同時に上記アドレス電極とスキャン電極とは誘電体層の厚さの差により生ずるアドレス放電空間１１を介して対峙してＸＹマトリクスを形成するようになし、さらに上記アドレス電極２を配した隔壁の両側のサステイン放電空間１０の壁面には同色の蛍光体層１２を塗布して一体の画素となしたことを特長とするＡＣ型ＰＤＰ。
【請求項３】
請求項１及び請求項２に記載する構造の３電極ＡＣ型ＰＤＰに於いて、上記各誘電体層による静電容量即ちアドレス電極２の誘電体層３により形成される静電容量３１、スキャン電極６の誘電体層８による静電容量８１及びサステイン電極７の誘電体層９による静電容量９１の大きさを、静電容量３１が最も小さく、静電容量８１が最も大きくなるように電極面積、誘電層の厚さ及び誘電層の材料を最適化したことを特長とするＡＣ型ＰＤＰの電極構造。
【請求項４】
請求項１、請求項２及び請求項３に記載するごとくなした構造のＰＤＰを駆動する方法として、各画素に選択的に放電を形成するアドレス期間に続いて各画素に継続的な表示放電を行うサステイン期間に於いて、スキャン電極とサステイン電極間に印加するサステインパルスを同時に例えば図６Ｃ１のごとく上記アドレス電極２にも印加し、サステイン期間中にアドレス電極２とサステイン電極７が一体となってスキャン電極６との間でそれぞれの静電容量を介してサステイン放電即ち表示放電を行うようなＡＣ型ＰＤＰの駆動方法。
【請求項５】
請求項２に記載する例えば図２又は図３に示すようなＰＤＰ構造に於いて、アドレス電極２を隔壁４の上に一本置きに形成する方法として、まず図７Ａのごとく基板１の上にアドレス電極２を所定の間隔で形成した後に、上記アドレス電極に重ねて溝形成パターンをマスキングし、図７Ｂのごとくサンドブラストまたは化学エッチング等の方法でアドレス電極両側に所定の溝または窪みを形成するアドレス電極２の形成方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
ＡＣ型ＰＤＰの電極構造と、これを駆動する方法。
【０００２】
【従来の技術】
従来実施されているＡＣ型ＰＤＰの構造としては、図８に示す所謂３電極面放電型ＰＤＰと呼ばれるものが主流である。簡単にその構造を説明すると、まず背面側ガラス基板１にはアドレス電極２が縦方向に伸張して配される。そして同じく背面側ガラス基板１に上記アドレス電極２を挟むごとくに並行して伸張する隔壁４がある。この隔壁４の壁面とアドレス電極２で構成する溝の内壁には蛍光体５が塗布されている。そして基板１と対向する前面側ガラス基板５には上記背面側ガラス基板１のアドレス電極２との間でＸＹマトリクスを形成するごとく直角の方向に伸長し、その表面を誘電層で被覆した所謂スキャン電極６が形成され、さらに上記スキャン電極と並行して同スキャン電極と表示放電を行う目的で配されその表面を誘電層で被覆した構造の所謂サステイン電極７を有する構造の所謂３電極型である。
【０００３】
このような構造のＡＣ型ＰＤＰの上記スキャン電極６とサステイン電極７を覆う誘電層は電極表面に均一な厚さで形成されている。しかし本発明と同一発明人による先願（特願２０００−４０４０１４）のごとく、上記両電極の双方の近接する部分の誘電層厚を部分的に薄くする提案もある。
【０００４】
またアドレス電極をサステイン電極に接近させ、同時にアドレス電極の両側に蛍光体を塗布した溝状の放電空間を形成した構造のＰＤＰに関しては先願（特願平１０−２０６００５）又は（特願２００１−３７７９０７）がある。
【０００５】
さらにサステイン期間中にアドレス電極にも短いパルスを印加し、駆動電圧を低下させ、また発光効率を高める駆動方法も、本発明と同一発明人による先願である（特願平９−３４９９２０）がある。
【０００６】
【発明が解決しようとする課題】
さて一般的にＡＣ型ＰＤＰの電極表面を覆う誘電層の役割は、電極の表面に静電容量を形成し、ここに蓄積した電荷によって選択画素と非選択画素を区別してメモリー効果を発生するものである。即ちＸＹマトリクスよるアドレス放電で選択的に形成された電荷をいわゆる壁電荷として上記誘電層表面に蓄積し、その壁電荷により発生する電圧いわゆる壁電圧を利用してメモリー放電であるサステイン放電に移行させ、これを継続的に行うことが出来る。従ってこの誘電層による静電容量は誘電層の厚さが薄いほど大きくなるから、より多くの壁電荷をその表面に蓄えることができる。この場合上記壁電荷により発生する壁電圧が高くなるために駆動電圧を低くすることが出来る。これは駆動上好ましいことではあるが、同時に放電電流が増加するため、輝度が高くなる反面発光効率が低下する。従って最も望ましいパネル構造及び駆動方法は、アドレス及びサステイン電圧の駆動電圧を低下させると同時に、過大な放電電流が流れないような構造が望ましい。
【０００７】
上記先願の発明はいずれもこれらの解決を目指したものである。まずサステインのための放電電極、即ちスキャン電極６及びサステイン電極７の両電極の近接した先端部分のみの誘電層を薄くする（特願２０００−４０４０１４）の方法によれば、上記駆動電圧の貢献には寄与するが、実際の画素の大きさが例えば０．２ｘ０．２ｍｍ程度であることを考慮すると製造上の困難さがある。
【０００８】
またアドレス電極をサステイン電極に接近させ、アドレス電圧を低下させる方法の先願（特願２００１−３７７９０７等）は、アドレス電極とスキャン電極及びサステイン電極との間に微少な間隙を維持するために、アドレス電極を形成する隔壁状リブと、本来の隔壁リブとの間に高低差をもうけなければならず、これも工程上の困難さがある。
【０００９】
さらにサステイン期間中にアドレス電極にもパルスを印加し、駆動電圧を低下させ、また発光効率を高める駆動方法の先願（特願平９−３４９９２０）では、駆動電圧低下の効果はあるものの、アドレス電極に加えるパルスによる放電電流は本来のサステイン放電電流に比べて小さくしなければならないため、パルス幅を短くする等が必要であり、実際の駆動上の困難さが残った。
【００１０】
【課題を解決するための手段】
駆動電圧とくにアドレス電圧を低くすることは駆動回路の負担を軽減しコスト低減に効果がある。そのためにはアドレス放電を行うアドレス電極とスキャン電極の誘電層の厚さを薄くすることが効果的である。しかしながら同時にスキャン電極は、サステイン電極との間で表示放電を行う重要な役割をもつ。スキャン電極の誘電層が薄い場合には、静電容量が大きくなるために蓄積される壁電荷が大きくなり、放電電流が大きくなる。しかし放電電流の増大は輝度が上昇して好ましい反面、同時に発光効率を低下させ消費電力の増加を生ずるために、誘電層を薄くすることには限界がある。
【００１１】
ところで、対向する一対の放電電極即ちスキャン電極とサステイン電極の間に流れる放電電流は上記のごとく各電極を被覆する誘電層の静電容量に比例し、電極面積と誘電率が同じであれば厚さに反比例する。また一対の放電電極の一方の静電容量が他方より小さい場合には小さい方の静電容量が飽和する時点で放電が停止するので他方の静電容量が大きくとも過大な電流が流れることはない。
【００１２】
このように考えると、駆動電圧を下げると同時に過大なサステイン電流を押さえるという相反する条件を両立する方策は、各電極を被覆する誘電層の厚さ、電極幅及び誘電層の誘電率を個別に最適化することであることが分かる。本発明ではまず請求項１に記載するごとく例えば図１に於いて、スキャン電極６を被覆する誘電層８の厚さを、サステイン電極７を被覆する誘電層９の厚さよりも薄くする。これにより、アドレス期間におけるアドレス電極２とスキャン電極６の間の放電電圧は誘電層８が薄いことにより低くなる。しかし誘電層９は誘電層８よりも厚いので放電電流が増加することはない。
【００１３】
次に請求項２に記載する発明では、例えば図２に示すごとく、上記の請求項１に記載したスキャン電極６とサステイン電極７で異なる誘電層厚を有する構造の基板５を用い、アドレス電極２を隔壁４の上に一本置きに形成する。これによりアドレス電極とスキャン電極が接近するためにアドレス電圧を低下させることが出来ると同時に上記誘電層厚の差によりアドレス電極２とスキャン電極６の間に適当なギャップが確保出来、このアドレス放電空間１１によりアドレス電極両側に分断されたサステイン放電空間１０が一体として動作するようになる。なお請求項１及び２に記載する構造のＰＤＰは、蛍光面１２を塗布した側の基板１を背面側にした所謂反射型構造である例えば図１の他に、基板１を前面側にした所謂透過型構造である例えば図３のような構造のどちらにも適用される。
【００１４】
次に請求項３に記載する発明では、上記のごとくスキャン電極６の誘電層８の厚さをサステイン電極７の誘電層９の厚さより薄くすることで静電容量８１が静電容量９１より大きくなるが、これらの静電容量のバランスを更に最適化するために、上記誘電層厚を異なるものにすることに加え電極幅を調整し、例えばサステイン電極７の電極幅をスキャン電極６よりも幅広くすることにより上記目的の静電容量と放電電圧及び放電電流の関係を最適化することが出来る。またアドレス電極２の誘電層３に誘電率の低い材料を用いることにより、静電容量３１を他の静電容量に比べて最も小さくし、アドレス放電の電流が過大になることを押さえると共に、後に説明する請求項４に記載する駆動方法におけるアドレス電極２に流れる電流を最適化することが出来る。
【００１５】
次に請求項４に記載する発明では、例えば図２に示す構造のＰＤＰを駆動する方法として、通常の方法ではサステイン放電はスキャン電極６とサステイン電極７との間のみで行われ、その間アドレス電極２には一定の電圧を加えおき、サステイン放電には参加しなようにしているのに対し、本発明ではアドレス電極２にもサステインパルスを加えることによりアドレス電極とスキャン電極間にもサステイン放電を起こさせる方法である。このようにすると上記の構造上の特長によりスキャン電極とアドレス電極が接近しているために、スキャン電極とサステイン電極間の放電、即ちサステイン放電をより低い電圧で励起出来る。ここで請求項３に記載するようにスキャン電極の誘電層３を厚くすれば、上記サステイン期間におけるアドレス電極との間の放電は小さく押さえることが出来る。
【００１６】
【発明の実施の形態１】
図１は本発明の実施の形態１を説明するための図である。図１の構造は蛍光体層１２を形成した基板１が背面側に配された所謂反射型構造となっているが、基板１を前面側に配した所謂透過型構造でも全く同様であることは言う間でもない。さて図１に於ける背面側基板１の構造は、例えば図７のような従来の３電極型ＰＤＰと全く同様であるために説明を省略する。まずスキャン電極６を被覆する誘電体層８は通常の誘電体層厚である０．０１〜０．０３ｍｍ程度に形成される。これは低融点ガラスをスクリーン印刷することで容易に得られる。
本発明では、この誘電体層を形成した後、サステイン電極９を被覆する部分にのみ更に誘電体層を重ねて形成し、この部分をさらに厚い誘電体層９として形成したことを特長とする。誘電体層８と誘電体層９の厚さの差は例えば０．０２〜０．０３ｍｍで十分であるが、請求項３に記載するごとくアドレス電極を被覆する誘電体層３の厚さ、あるいはスキャン電極とサステイン電極間の距離あるいはそれぞれの電極幅、及び誘電率等の条件を加味して最適化される。
【００１７】
このようにすると隔壁４の上部には上記誘電体層の厚さの差によるギャップ即ちアドレス放電空間１１が出来るために、隣接する画素との間での干渉所謂クロストークの生じる危険性があるが、上記のごとくこのギャップ即ちアドレス放電空間１１が０．０２〜０．０３ｍｍと小さいことと、サステイン電極７の誘電体層９は隔壁４と接触しているためクロストークの心配はない。しかしギャップが大きくなってクロストークが懸念される場合に於いても、例えば誘電体層８を画素部分のみ薄くし隔壁部分のギャップを無くすことでこのような問題は容易に解決出来る。
【００１８】
上記のごとく形成された誘電層は通常インクペースト状の低融点ガラスをスクリーン印刷し約５５０℃程度で焼成した後、その表面を酸化マグネシュウム等の所謂保護層で被覆されるが、図に於いてはこれを省略してある。
【００１９】
【発明の実施の形態２】
次に図２は請求項２に記載する本発明の実施の形態の一で、図１と同じく反射型構造である。即ちサステイン電極側ガラス基板５が前面側にある。図２に示す構造ではアドレス電極２が隔壁４の上に１本置きに形成されており、前面ガラス５には図１と同じく本発明の誘電体層構造を有する基板を用いる。アドレス電極２は隔壁４の頂上部または頂上部付近に例えば銀ペースト等の導電性ペーストをスクリーン印刷等の方法で形成し焼結して容易に形成される。アドレス電極４はその表面を誘電体層３により被覆される。
【００２０】
蛍光体層１２はアドレス電極２の両側に形成される。アドレス電極２と対向するスキャン電極６との間には上記のごとく誘電体層８及び９の厚さの差により適当なギャップがあり、これをアドレス放電空間１１として用いるために、アドレス放電はアドレス電極２の両側の放電空間に有効に作用する。従ってこの場合にはアドレス電極の両側が同一の画素として動作する。図２に示す構造は蛍光体層１２を形成する基板１が背面側に配されており、所謂反射型構造となっている。
【００２１】
図３は図２と同じく請求項２に記載する本発明の他の実施の形態である。これは蛍光体層１２を形成する基板１が前面側に配されており、所謂透過型構造となっている。まずアドレス電極側ガラス基板１にはサンドブラストや化学エッチング等の方法でストライプ状の溝または格子状の窪みが形成され、それらの壁部分は図２の隔壁４と同じ作用をするために、別工程で隔壁４を形成する必要がない。蛍光体層１２は上記隔壁４の内壁面に形成され、アドレス電極２はその隔壁４の頭頂部に形成され誘電層３で被覆される。図３の構造のＰＤＰは図２の構造と同様に動作する。
【００２２】
図２及び図３の構造のＰＤＰの構造と動作をさらに詳細に説明するために、アドレス電極２、スキャン電極６及びサステイン電極７の関係を、図３の透過型構造の画素部分の断面拡大図である図４を示す。背面のサステイン電極側基板５に於いて、スキャン電極６を被覆する誘電層８はサステイン電極７を被覆する誘電体層９の厚さよりも薄いために各誘電層により形成される静電容量は、電極幅が同じであれば静電容量８１の方が静電容量９１よりも大きくなる。また同時にアドレス電極２とスキャン電極６の間には、誘電体層８及び９の厚さの差によりギャップが形成され、ここでアドレス放電が行われることによりアドレス電極両側のスキャン電極上にアドレスによる壁電荷が形成されることになる。
【００２３】
【発明の実施の形態３及び４】
次に本発明の請求項３の説明の前に、請求項４に記載する本発明の新しい駆動方法を図６を用いて説明し、この駆動方法を適用するに適した構造として請求項３に記載する構造の説明を図５をもって示す。
【００２４】
さてアドレス電極２とスキャン電極６を交差させてアドレス放電を行い、その放電により形成された壁電荷を用いてスキャン電極６とサステイン電極７との間でサステイン放電を行う構造の所謂３電極型ＡＣＰＤＰの駆動方法は図６により説明される。図６ではサステイン期間中の各電極に印加する電圧パルスが示されている。ここではアドレス期間中の電圧パルスは示されていない。
【００２５】
図６において、Ａ及びＢはサステイン期間中にそれぞれスキャン電極６とサステイン電極７に印加される電圧波形の一例を示す。Ａ及びＢの波形は必ずしも図示されているような矩形波に限らず、また極性にこだわることもなく、交互に対称的な所謂ＡＣ駆動パルスが印加される。一般的な従来の駆動方法ではサステイン期間中アドレス電極に印加される電圧は、サステイン放電と無関係になるような中間の一定電圧が印加され、アドレス電極はサステイン放電には参加しない。これは図６のＣ２として示されている。
【００２６】
しかしながらサステイン期間中にアドレス電極２にもサステインパルスを印加すると、サステイン放電即ち表示放電の改善が図れる。これは本発明と同一の発明人により（特願平９−３４９９２０）として既に出願されている。この先願におけるアドレス電極２への印加パルスは図６のＣ３として示されている。即ちアドレス電極２にこのパルスを加えることによりサステイン放電に先立って小さい放電を励起してサステイン放電に対する所謂トリガー放電とする。これによってサステイン電圧を低下させ、さらにはスキャン電極６とサステイン電極７間を距離的に離すことでより効率的な放電が可能になる。しかしこの場合のトリガー放電はアドレス電極２とスキャン電極の間で行われるために、ここであまり大きな放電が行われると、トリガー放電による壁電荷のためにスキャン電極が飽和し、本来の表示放電であるサステイン電極とスキャン電極との間の放電が阻害される。
従ってこのトリガー放電を小さく押さえるために、図６Ｃ３に示すように短いパルスを印加するというのが先願の発明（特願平９−３４９９２０）であった。
【００２７】
そこで図４を参照して、各電極と静電容量の関係を見ながら図６の各サステインパルスを比較してみる。まず図６Ｃ２即ち従来のサステイン駆動ではスキャン電極６とサステイン電極７にサステインパルスＡ及びＢが交互に加えられている間、アドレス電極２は一定の電圧に保たれているので、アドレス電極２と他の電極との間で放電はおきないが、図４に示される静電容量を通して無駄な電流がながれる。これは図４のごとく電極が誘電体層を通じて接触していない従来の構造（図７）でも同じである。そこで図６のＣ３に示すような上記先願で述べられているパルスをアドレス電極に印加した場合には、上記のごとく動作の改善に於いて一定の効果はあるが、短いパルスであるために他の電極間に流れる不要な電流が大きくなる欠点があった。
【００２８】
そこで本発明の請求項３では、アドレス電極２に形成される静電容量３１を他の静電容量８１及び９１に比較して小さくし、請求項４に記載する駆動方法として図６Ｃ１に示すパルスをアドレス電極に加える方法を提案するものである。
この場合上記のごとくアドレス電極を被覆する誘電層３を厚くすれば、静電容量３１が小さくなるので、サステインパルスＣ１をアドレス電極に印加しても実質的にはＣ３のように短いパルスと同じ放電電流しか流れない。静電容量３１を小さくするためには厚さだけではなく、誘電率の小さい材料を選択することでも効果があり、またアドレス電極２の電極面積を小さくすることでも達成でき、誘電層の厚さ、誘電率そして電極面積を最適化することでアドレス放電を調節することが出来る。ちなみに厚さのみに着目した場合の各誘電層の厚さは、誘電層８の厚さを約２０ミクロンとした場合、誘電層９は約５０ミクロン、誘電層３は約５０〜６０ミクロンとなる。ただしこれらは、誘電体材料、電極幅等によって最適化される。
【００２９】
【発明の実施の形態５】
図７には請求項５に記載する図２、図３の構造のＰＤＰを作成する方法を示している。図２又は図３に示すようにアドレス電極は細い隔壁４の頂上に形成する必要があるために印刷等による形成が難しい。そこで本発明ではまず図７Ａのごとくアドレス電極２をガラス基板上に形成する。この場合の電極幅は実際に形成される隔壁４の幅よりも広くして於くことも可能である。次にこれにサンドブラスト又は化学エッチングのためのマスキングを施し、そのマスクパターンのごとく溝又は窪みを形成する。図７Ａで形成した電極幅が溝パターンより幅が広くとも、溝の形成と同時に取り除かれ、所定の位置に所定の幅でアドレス電極が形成される。
【００３０】
【発明の効果】
まず本発明の請求項１に記載するＰＤＰの電極構造の効果は、スキャン電極側の誘電層の厚さを薄くすることによって、アドレス電圧を低下させ駆動回路に対する負担を軽くしてコストを低減することが出来る。またサステイン電極側の誘電層を厚くすることで、スキャン電極側の誘電層を薄くしたことによるサステイン放電電流の増加を抑えることが出来る。即ちアドレス電圧の低下と、放電電流を押さえて発光効率を改善するという目的が同時に達成出来る。
【００３１】
次に請求項２に記載する発明の効果として、請求項１の構造と共に、アドレス電極をサステイン電極に接する構造、例えば図２に示すごときＰＤＰ構造とすることにより、アドレス電極とスキャン電極が接近してアドレス電圧を低下させることが出来る。また従来の同様な構造のＰＰＰでは、アドレス電極２ののった隔壁の両側の放電空間を一体の放電空間とするために上記アドレス電極ののった隔壁を低くする等の方法をとらなければならなかったが、本発明では誘電層の厚さの差によりアドレス電極とスキャン電極間に適当なギャップがあるので、工程上大変有利になる。
【００３２】
さらに請求項２の構造のＰＤＰに於いて、請求項３の各誘電層の条件を適用し、さらに請求項４に記載する駆動方法を用いる場合の効果として、上記のアドレス電圧の低下効果に加え、アドレス電極をサステイン放電にも参加させることができ、尚かつ余分な電流がアドレス電極に流れるのを防止しながらサステイン電圧を低下させてサステイン放電による発光効率の改善が可能となる。
【００３３】
請求項５に記載する隔壁頂上にアドレス電極を形成する方法では、細い隔壁の上に位置合わせがほとんど不要な工程で用意にアドレス電極を形成出来る。
【００３４】
【図面の簡単な説明】
【図１】本発明の請求項１に関わる実施の形態１
【図２】本発明の請求項２に関わる実施の形態２
【図３】本発明の請求項２に関わる実施の形態３
【図４】本発明の実施の形態３の画素部分の断面図と静電容量の説明
【図５】本発明の請求項３の説明図
【図６】本発明の請求項４のサステインパルス波形Ｃ１と従来の波形Ｃ２，Ｃ３
【図７】本発明の請求項５の工程説明図
Ａ溝加工前のアドレス電極と、Ｂ溝加工後のアドレス電極
【図８】従来の３電極型ＡＣＰＤＰの構造
【００３５】
【符号の説明】
１　　アドレス電極側基板
２　　アドレス電極
３　　アドレス電極側誘電層
４　　隔壁
５　　サステイン電極側基板
６　　スキャン電極
７　　サステイン電極
８　　スキャン電極の誘電層
９　　サステイン電極の誘電層
１０　サステイン放電空間
１１　アドレス放電空間
１２　蛍光体層
３１　アドレス電極の静電容量
８１　スキャン電極の静電容量
９１　サステイン電極の静電容量
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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