(57)【要約】【課題】ドライバの入力波形と出力波形とのパルス幅を任意に調整し、電源トランスの偏磁現象などを防止する。【解決手段】パワーＩＣ１には、遅延時間調整部４，５が設けられている。遅延時間調整部４，５には、抵抗値の異なる複数の抵抗Ｒ，Ｒａ、およびバイパス配線ＢＨ，ＢＨａがそれぞれ設けられている。使用する回路条件にあった抵抗値を予めシミュレーションなどによって求め、ドライバ３の入力電圧と出力電圧とのパルス幅がほぼ一致するように抵抗Ｒ，Ｒａを設定する。これにより、絶縁タイプのＤＣ−ＤＣコンバータにおいて電源トランスの偏磁を防止する。また、非絶縁タイプのＤＣ−ＤＣコンバータでは、電源トランスの偏磁は発生しないので、バイパス配線ＢＨ，ＢＨａのみを接続する。【選択図】      図１
2004187342.tif 000002
【特許請求の範囲】
【請求項１】
パワートランジスタと、前記パワートランジスタを駆動するドライバとを有したパワーモジュールであって、前記ドライバは、前記ドライバの信号の立ち上がり／立ち下がり時間を調整する信号遅延調整部を設けたことを特徴とするパワーモジュール。
【請求項２】
請求項１記載のパワーモジュールにおいて、
前記ドライバは、
電源電圧と基準電圧との間に直列接続されたインバータ構成の第１、および第２のトランジスタからなり、
前記信号遅延調整部は、
第１、および第２の調整用抵抗からなり、
前記第１の調整用抵抗は、
電源電圧と前記第１のトランジスタの一方の接続部との間に接続され、
前記第２の調整用抵抗は、
基準電位と前記第２のトランジスタの他方の接続部に接続された構成からなることを特徴とするパワーモジュール。
【請求項３】
請求項１記載のパワーモジュールにおいて、
前記ドライバは、
電源電圧と基準電圧との間に直列接続されたインバータ構成の第１、および第２のトランジスタからなり、
前記信号遅延調整部は、
第１、および第２の調整用抵抗と、
第１、ならびに第２の抵抗バイパス配線とを備え、
前記第１の調整用抵抗、または前記第１の抵抗バイパス配線のいずれか一方が電源電圧と前記第１のトランジスタの一方の接続部との間に接続され、
前記第２の調整用抵抗、あるいは前記第２の抵抗バイパス配線のいずれか一方が前記第２のトランジスタの他方の接続部と基準電位との間に接続された構成からなることを特徴とするパワーモジュール。
【請求項４】
請求項１記載のパワーモジュールにおいて、
前記ドライバは、
電源電圧と基準電圧との間に直列接続されたインバータ構成の第１、および第２のトランジスタからなり、
前記信号遅延調整部は、
前記第１のトランジスタの信号の立ち上がり／立ち下がり時間を調整する２つ以上の第１の調整用抵抗と、
前記第１のトランジスタの信号の立ち上がり／立ち下がり時間を調整する２つ以上の第２の調整用抵抗と、
第１、ならびに第２の抵抗バイパス配線とを備え、
前記２つ以上の第１の調整用抵抗、および前記第１の抵抗バイパス配線のいずれかが電源電圧と前記第１のトランジスタの一方の接続部との間に接続され、
前記２つ以上の第２の調整用抵抗、ならびに前記第２の抵抗バイパス配線のいずれかが前記第２のトランジスタの他方の接続部と基準電位との間に接続された構成からなることを特徴とするパワーモジュール。
【請求項５】
パワートランジスタと、
前記パワートランジスタを駆動するドライバと、
前記ドライバの信号の立ち上がり／立ち下がり時間を調整する信号遅延調整部とを備えたことを特徴とする半導体集積回路装置。
【請求項６】
請求項５記載の半導体集積回路装置において、
前記ドライバは、電源電圧と基準電圧との間に直列接続されたインバータ構成の第１、および第２のトランジスタからなり、
前記信号遅延調整部は、第１、および第２の調整用抵抗からなり、
前記第１の調整用抵抗は、
電源電圧と前記第１のトランジスタの一方の接続部との間に接続され、
前記第２の調整用抵抗は、
基準電位と前記第２のトランジスタの他方の接続部に接続された構成からなることを特徴とする半導体集積回路装置。
【請求項７】
請求項５記載の半導体集積回路装置において、
前記ドライバは、
電源電圧と基準電圧との間に直列接続されたインバータ構成の第１、および第２のトランジスタからなり、
前記信号遅延調整部は、
第１、および第２の調整用抵抗と、
第１、ならびに第２の抵抗バイパス配線とを備え、
前記第１の調整用抵抗、または前記第１の抵抗バイパス配線のいずれか一方が電源電圧と前記第１のトランジスタの一方の接続部との間に接続され、
前記第２の調整用抵抗、あるいは前記第２の抵抗バイパス配線のいずれか一方が前記第２のトランジスタの他方の接続部と基準電位との間に接続された構成からなることを特徴とする半導体集積回路装置。
【請求項８】
請求項５記載の半導体集積回路装置において、
前記ドライバは、
電源電圧と基準電圧との間に直列接続されたインバータ構成の第１、および第２のトランジスタからなり、
前記信号遅延調整部は、
前記第１のトランジスタの信号の立ち上がり／立ち下がり時間を調整する２つ以上の第１の調整用抵抗と、
前記第１のトランジスタの信号の立ち上がり／立ち下がり時間を調整する２つ以上の第２の調整用抵抗と、
第１、ならびに第２の抵抗バイパス配線とを備え、
前記２つ以上の第１の調整用抵抗、および前記第１の抵抗バイパス配線のいずれか１つが電源電圧と前記第１のトランジスタの一方の接続部との間に接続され、
前記２つ以上の第２の調整用抵抗、ならびに前記第２の抵抗バイパス配線のいずれかが前記第２のトランジスタの他方の接続部と基準電位との間に接続された構成からなることを特徴とする半導体集積回路装置。
【請求項９】
パワートランジスタが形成された第１の半導体チップと、前記パワートランジスタを駆動するドライバ、および前記ドライバの信号の立ち上がり／立ち下がり時間を調整する信号遅延調整部が形成された第２の半導体チップとが備えられ、前記ドライバは、電源電圧と基準電圧との間に直列接続されたインバータ構成の第１、および第２のトランジスタよりなり、前記信号遅延調整部は、前記第１のトランジスタの信号の立ち上がり／立ち下がり時間を調整する２つ以上の第１の調整用抵抗と、前記第１のトランジスタの信号の立ち上がり／立ち下がり時間を調整する２つ以上の第２の調整用抵抗と、第１、ならびに第２の抵抗バイパス配線とよりなるパワーモジュールを準備し、
前記パワーモジュールを絶縁タイプのＤＣ−ＤＣコンバータに使用する際には、前記第２の半導体チップに形成された２つ以上の第１、および第２の調整用抵抗から、任意の第１、および第２の調整用抵抗をそれぞれ選択し、前記選択した第１の調整用抵抗を電源電圧と前記第１のトランジスタの一方の接続部との間に接続し、前記選択した第２の調整用抵抗を前記第２のトランジスタの他方の接続部と基準電位との間に接続し、
前記パワーモジュールを非絶縁タイプのＤＣ−ＤＣコンバータに使用する際には、前記第２の半導体チップに形成された第１の抵抗バイパス配線を電源電圧と前記第１のトランジスタの一方の接続部との間に接続し、前記第２の抵抗バイパス配線を前記第２のトランジスタの他方の接続部と基準電位との間に接続することにより、
前記第２の半導体チップを２つの用途に応じて用いることを特徴とするパワーモジュールの提供方法。
【請求項１０】
パワートランジスタと、電源電圧と基準電圧との間に直列接続されたインバータ構成の第１、および第２のトランジスタよりなり、前記パワートランジスタを駆動するドライバと、前記第１のトランジスタの信号の立ち上がり／立ち下がり時間を調整する２つ以上の第１の調整用抵抗と、前記第２のトランジスタの信号の立ち上がり／立ち下がり時間を調整する２つ以上の第２の調整用抵抗と、第１、ならびに第２の抵抗バイパス配線と備え、前記ドライバの信号の立ち上がり／立ち下がり時間を調整する信号遅延調整部とが形成された半導体チップを準備し、
絶縁タイプのＤＣ−ＤＣコンバータに使用する際には、前記２つ以上の第１、および第２の調整用抵抗から、任意の第１、および第２の調整用抵抗をそれぞれ選択し、前記選択した第１の調整用抵抗を電源電圧と前記第１のトランジスタの一方の接続部との間に接続し、前記選択した第２の調整用抵抗を前記第２のトランジスタの他方の接続部と基準電位との間に接続し、
非絶縁タイプのＤＣ−ＤＣコンバータに使用する際には、前記第１の抵抗バイパス配線を電源電圧と前記第１のトランジスタの一方の接続部との間に接続し、前記選択した第２の抵抗バイパス配線を前記第２のトランジスタの他方の接続部と基準電位との間に接続することにより、
前記半導体チップを２つの用途に応じて用いることを特徴とする半導体集積回路装置の提供方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電源回路などに用いられるスイッチング用ＩＣ（ＩｎｔｅｇｒａｌＣｉｒｃｕｉｔ）に関し、特に、ＤＣ−ＤＣコンバータによる電源生成効率の向上に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
近年、電源回路などの小型化、高速負荷応答を達成するため、電源に使用されるパワーＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  ＳｅｍｉｃｏｎｄｕｃｔｏｒＦｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）の高周波数化が進んでいる。
【０００３】
たとえば、電源トランスを用いた絶縁タイプのＤＣ−ＤＣコンバータでは、トランスの１次側巻き線に電源を供給するスイッチング素子として、２つのパワーＭＯＳＦＥＴが用いられる。
【０００４】
このような高周波駆動のパワーＭＯＳＦＥＴでは、パワーＭＯＳＦＥＴと該パワーＭＯＳＦＥＴを駆動するドライバとを１チップ化することによって配線インダクタンスを低減し、高周波数化による損失、およびノイズの増加などを低減している（たとえば、特許文献１）。
【０００５】
【特許文献１】
特開平７−５８６１５号公報
【０００６】
【発明が解決しようとする課題】
ところが、上記のようなドライバ内蔵のパワーＭＯＳＦＥＴでは、次のような問題点があることが本発明者により見い出された。
【０００７】
たとえば、絶縁タイプのＤＣ−ＤＣコンバータにおいては、各々のドライバが有する遅延時間によって出力波形のパルス幅が異なってしまうことがある。その場合、２つのパワーＭＯＳＦＥＴのＯＮ時間が異なってしまい、電源トランスが偏磁現象を起こして鉄損が増加し、電圧生成の効率が大幅に低下してしまうという問題がある。
【０００８】
本発明の目的は、ドライバの入力波形と出力波形とのパルス幅を任意に調整することのできるパワーモジュール、半導体集積回路装置およびその提供方法を提供することにある。
【０００９】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１０】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
１．パワートランジスタと、該パワートランジスタを駆動するドライバとを有したパワーモジュールであって、ドライバは、該ドライバの信号の立ち上がり／立ち下がり時間を調整する信号遅延調整部を設けたものである。
【００１１】
また、本願のその他の発明の概要を簡単に示す。
２．半導体集積回路装置であって、パワートランジスタと、該パワートランジスタを駆動するドライバと、該ドライバの信号の立ち上がり／立ち下がり時間を調整する信号遅延調整部とを１つの半導体チップに形成したものである。
３．パワーモジュールの提供方法であって、パワートランジスタが形成された第１の半導体チップと、パワートランジスタを駆動するドライバ、および該ドライバの信号の立ち上がり／立ち下がり時間を調整する信号遅延調整部が形成された第２の半導体チップとが備えられ、ドライバは、電源電圧と基準電圧との間に直列接続されたインバータ構成の第１、および第２のトランジスタよりなり、信号遅延調整部は、第１のトランジスタの信号の立ち上がり／立ち下がり時間を調整する２つ以上の第１の調整用抵抗と、第１のトランジスタの信号の立ち上がり／立ち下がり時間を調整する２つ以上の第２の調整用抵抗と、第１、ならびに第２の抵抗バイパス配線とよりなるパワーモジュールを準備し、該パワーモジュールを絶縁タイプのＤＣ−ＤＣコンバータに使用する際には、第２の半導体チップに形成された２つ以上の第１、および第２の調整用抵抗から、任意の第１、および第２の調整用抵抗をそれぞれ選択し、選択した第１の調整用抵抗を電源電圧と第１のトランジスタの一方の接続部との間に接続し、選択した第２の調整用抵抗を前記第２のトランジスタの他方の接続部と基準電位との間に接続し、パワーモジュールを非絶縁タイプのＤＣ−ＤＣコンバータに使用する際には、第２の半導体チップに形成された第１の抵抗バイパス配線を電源電圧と前記第１のトランジスタの一方の接続部との間に接続し、第２の抵抗バイパス配線を第２のトランジスタの他方の接続部と基準電位との間に接続することにより、第２の半導体チップを２つの用途に応じて用いるものである。
４．半導体集積回路装置の提供方法であって、パワートランジスタと、電源電圧と基準電圧との間に直列接続されたインバータ構成の第１、および第２のトランジスタよりなり、パワートランジスタを駆動するドライバと、第１のトランジスタの信号の立ち上がり／立ち下がり時間を調整する２つ以上の第１の調整用抵抗と、第２のトランジスタの信号の立ち上がり／立ち下がり時間を調整する２つ以上の第２の調整用抵抗と、第１、ならびに第２の抵抗バイパス配線と備え、ドライバの信号の立ち上がり／立ち下がり時間を調整する信号遅延調整部とが形成された半導体チップを準備し、絶縁タイプのＤＣ−ＤＣコンバータに使用する際には、２つ以上の第１、および第２の調整用抵抗から、任意の第１、および第２の調整用抵抗をそれぞれ選択し、選択した第１の調整用抵抗を電源電圧と第１のトランジスタの一方の接続部との間に接続し、選択した第２の調整用抵抗を第２のトランジスタの他方の接続部と基準電位との間に接続し、非絶縁タイプのＤＣ−ＤＣコンバータに使用する際には、第１の抵抗バイパス配線を電源電圧と第１のトランジスタの一方の接続部との間に接続し、選択した第２の抵抗バイパス配線を第２のトランジスタの他方の接続部と基準電位との間に接続することにより、半導体チップを２つの用途に応じて用いるものである。
【００１２】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００１３】
図１は、本発明の一実施の形態によるパワーＩＣの回路構成の説明図、図２は、図１のパワーＩＣにおけるデバイスの断面図、図３は、図１のパワーＩＣにおけるチップレイアウトの一例を示す説明図、図４は、図１のパワーＩＣにおいて抵抗値を求める際のシミュレーション回路の一例を示した回路図、図５は、図４のシミュレーション回路における負荷電流１０Ａ時のドライバの入力電圧、および出力電圧の関係を示した図、図６は、図４のシミュレーション回路における負荷電流１．３Ａ時のドライバの入力電圧、および出力電圧の関係を示した図、図７は、図１のパワーＩＣを用いて絶縁タイプのＤＣ−ＤＣコンバータ回路を構成した際の一例を示す回路図、図８は、図７のＤＣ−ＤＣコンバータ回路における電源トランスのＢ−Ｈ曲線の説明図、図９は、図１のパワーＩＣにおける抵抗値が適切でない場合のドライバの出力信号の一例を示すタイムチャート、図１０は、図７のＤＣ−ＤＣコンバータ回路の電源トランスに偏磁現象が現れた際のＢ−Ｈ曲線の説明図、図１１は、図１のパワーＩＣを用いて非絶縁タイプのＤＣ−ＤＣコンバータ回路を構成した際の一例を示す回路図である。
【００１４】
本実施の形態において、パワーＩＣ（半導体集積回路装置）１は、たとえば、ハーフブリッジＤＣ−ＤＣコンバータなどの電源回路のスイッチング素子として用いられる。パワーＩＣ１は、図１に示すように、トランジスタ（パワートランジスタ）２、ドライバ３、ならびに遅延時間調整部（信号遅延調整部）４，５からなる。
【００１５】
トランジスタ２は、たとえばパワーＭＯＳＦＥＴなどからなる大電流駆動用のトランジスタである。ドライバ３は、外部入力された制御信号（ＰＷＭ信号）に基づいてトランジスタ２を駆動するドライバである。
【００１６】
ドライバ３は、ＰチャネルＭＯＳのトランジスタ（第１のトランジスタ）Ｔ１とＮチャネルＭＯＳのトランジスタ（第２のトランジスタ）Ｔ２とが直列接続されたＣＭＯＳ構成となっている。遅延時間調整部４，５は、トランジスタＴ１，Ｔ２の動作遅延時間をそれぞれ任意に調整する。
【００１７】
トランジスタＴ１の一方の接続部には遅延時間調整部４が接続されている。トランジスタＴ２の他方の接続部には、遅延時間調整部５が接続されている。
【００１８】
遅延時間調整部４は、抵抗値の異なる複数の抵抗（第１の調整用抵抗）Ｒ、および該複数の抵抗Ｒが切断された際のバイパス用のバイパス配線（第１の抵抗バイパス配線）ＢＨから構成されている。この遅延時間調整部４は、複数の抵抗Ｒのうち、選択されたある抵抗Ｒだけが導通状態となっており、他の抵抗Ｒ、ならびにバイパス配線ＢＨは非導通状態となっている。
【００１９】
また、すべての抵抗Ｒが選択されない場合には、バイパス配線ＢＨだけが導通状態となっており、すべての抵抗Ｒは非導通状態となっている。
【００２０】
遅延時間調整部５も同様に、抵抗値の異なる複数の抵抗（第２の調整用抵抗）Ｒａ、および該複数の抵抗Ｒａが切断された際のバイパス用のバイパス配線（第２の抵抗バイパス配線）ＢＨａから構成されている。
【００２１】
この遅延時間調整部５は、複数の抵抗Ｒａのうち、選択されたある抵抗Ｒａだけが導通状態となっており、他の抵抗Ｒａ、ならびにバイパス配線ＢＨａは非導通状態となっている。すべての抵抗Ｒａが選択されない場合には、バイパス配線ＢＨａだけが導通状態となっており、すべての抵抗Ｒａは非導通状態となる。
【００２２】
抵抗Ｒ，Ｒａは、トランジスタＴ１，Ｔ２の遅延時間を調整する抵抗であり、ドライバ３の入力波形と出力波形とのパルス幅を合わせるように調整する。
【００２３】
本実施の形態では、遅延時間調整部４，５にたとえば、３つの抵抗Ｒ，Ｒａをそれぞれ備えるものとするが、これら抵抗Ｒ，Ｒａの数に制限はなく、たとえば、１つまたは２つあるいは、４つ以上であってもよい。これら抵抗Ｒ，Ｒａは、たとえば、約０．５Ω（または約０．２Ω）毎に抵抗値が増加するように設定されている。
【００２４】
トランジスタＴ１，Ｔ２のゲートには、ＰＷＭ信号が入力されるように接続されている。遅延時間調整部４の導通状態となっている抵抗Ｒの一方の接続部には、電源電圧ＶＤＤが接続されており、該抵抗Ｒの他方の接続部には、トランジスタＴ１の一方の接続部が接続されている。
【００２５】
トランジスタＴ２の他方の接続部には、遅延時間調整部５の導通状態となっている抵抗Ｒａの一方の接続部が接続されており、該抵抗Ｒａの他方の接続部には、トランジスタ２の他方の接続部（ソース、基準電位）が接続されている。
【００２６】
トランジスタ２のゲートには、トランジスタＴ１，Ｔ２の接続部、すなわちドライバ３の信号出力部が接続されている。トランジスタ２の一方の接続部（ドレイン）、ならびに他方の接続部は外部接続端子となる。
【００２７】
図２は、パワーＩＣ１における各デバイスの断面図を示す。
【００２８】
図２においては、左側から右側にかけて、遅延時間調整部４の抵抗Ｒ、ドライバ３のトランジスタＴ１，Ｔ２、遅延時間調整部５の抵抗Ｒａ、ならびにトランジスタ２のデバイス断面をそれぞれ示している。
【００２９】
遅延時間調整部４の抵抗Ｒは拡散抵抗であり、遅延時間調整部５の抵抗Ｒａはポリシリコン抵抗の例を示している。これら抵抗Ｒ，Ｒａは、前記した拡散抵抗やポリシリコン抵抗などの他にコンタクト抵抗などの一般的なプロセスで用いられる抵抗を用いればよい。
【００３０】
また、トランジスタ２は、ドライバ３を内蔵するので横型パワーＭＯＳＦＥＴが望ましいが、縦型のパワーＭＯＳＦＥＴであってもよい。
【００３１】
ドライバ３のトランジスタＴ１，Ｔ２はＣＭＯＳ構成の一般的なドライバとして用いられる構造であるが、これに限定されるものではなく、たとえばバイポーラトランジスタなどで構成してもよい。
【００３２】
図３は、図１のパワーＩＣ１のデバイスにおけるチップレイアウトの一例を示す説明図である。
【００３３】
図３において、半導体チップＣＨの上方の周辺部には、電極部ＰＤ１〜ＰＤ３が設けられている。半導体チップＣＨの下方の周辺部には、電極部ＰＤ４が設けられている。
【００３４】
電極部ＰＤ１には、トランジスタＴ１，Ｔ２のゲートがそれぞれ接続されており、外部ピンを介してＰＷＭ信号が入力される。電極部ＰＤ２には、遅延時間調整部４の抵抗Ｒ、およびバイパス配線ＢＨが接続されており、外部ピンを介して電源電圧ＶＤＤが供給される。
【００３５】
電極部ＰＤ３には、トランジスタ２の一方の接続部（ドレイン）が接続されている。電極部ＰＤ２には、遅延時間調整部５の抵抗Ｒａ、バイパス配線ＢＨａ、ならびにトランジスタ２の他方の接続部（ソース）がそれぞれ接続されている。
【００３６】
また、半導体チップＣＨの左側、上方から下方にかけては、遅延時間調整部４、ドライバ３のトランジスタＴ１，Ｔ２、遅延時間調整部５がそれぞれレイアウトされており、該半導体チップＣＨの右側にはトランジスタ２がレイアウトされている。
【００３７】
遅延時間調整部４においては、任意の１つの抵抗Ｒだけが、電極部ＰＤ２とトランジスタＴ１の一方の接続部に接続されており、その他の抵抗Ｒ、およびバイパス配線ＢＨは切断されている。
【００３８】
遅延時間調整部５においても同様に、任意の１つの抵抗Ｒａだけが、電極部ＰＤ２とトランジスタＴ１の一方の接続部に接続されており、その他の抵抗Ｒａ、およびバイパス配線ＢＨａは切断されている。
【００３９】
これら抵抗Ｒ，Ｒａの切断は、たとえば、電極部ＰＤ２，ＰＤ４と各抵抗とを接続するアルミニウム配線などをレーザカッタなどにより切断する。バイパス配線ＢＨ，ＢＨａは、該バイパス配線ＢＨ，ＢＨａそれ自体をレーザカッタなどにより切断する。
【００４０】
遅延時間調整部４，５の抵抗Ｒ，Ｒａは、使用する回路条件にあった抵抗値を予めシミュレーションなどによって求める。
【００４１】
図４は、抵抗Ｒ，Ｒａの抵抗値を求める際のシミュレーション回路の一例を示した回路図である。図示するように、トランジスタＴ１，Ｔ２のゲートにはあるパルス信号の入力信号Ｖｉｎを入力し、トランジスタ２には負荷抵抗ＲＬを介して約１０Ｖ程度の負荷電圧ＶＤＳが接続されている。
【００４２】
この場合、トランジスタ２に流れる負荷電流が１０Ａの時に、トランジスタＴ１，Ｔ２のＯＮ／ＯＦＦの遅延時間をほぼ同じ程度に合わせるように抵抗値を設定すると、トランジスタＴ１の一方の接続部に接続される抵抗値は１．０Ω程度であり、トランジスタＴ２の他方の接続部に接続される抵抗値は０．５Ω程度であった。
【００４３】
図５は、負荷電流１０Ａ時において、トランジスタＴ１，Ｔ２にそれぞれ１．０Ω程度、０．５Ω程度の抵抗を接続した際のドライバ３の入力電圧Ｖｉｎ、および出力電圧ＶＧＳの関係を示した図である。図示するように、この回路条件においては、入力電圧Ｖｉｎと出力電圧ＶＧＳとのパルス幅はほぼ一致している。
【００４４】
よって、遅延時間調整部４では抵抗値が１．０Ω程度の抵抗Ｒを残し、その他の抵抗Ｒが接続されているアルミニウム配線、およびバイパス配線ＢＨを前記したレーザカッタなどにより切断する。
【００４５】
同様に、遅延時間調整部５においては抵抗値が０．５Ω程度の抵抗Ｒａを残し、その他の抵抗Ｒａを接続しているアルミニウム配線、ならびにバイパス配線ＢＨａをレーザカッタなどにより切断する。
【００４６】
その後、半導体チップＣＨの電極部ＰＤ１〜ＰＤ４と外部ピンとがボンディングワイヤなどによって接続され、封止樹脂などによってパッケージが形成されてパワーＩＣ１が完成する。
【００４７】
また、図６は、図４のシミュレーション回路において、負荷電流を１．３Ａ程度にした際のドライバ３の入力電圧Ｖｉｎ、および出力電圧ＶＧＳの関係を示した図である。
【００４８】
図６に示すように、負荷電流が１．３Ａ程度の場合には、Ｒ，Ｒａの抵抗値が同じであると、トランジスタＴ１，Ｔ２のＯＮ／ＯＦＦの遅延時間に差が出ていることが確認される。
【００４９】
よって、抵抗Ｒ，Ｒａは、使用する回路条件にあった抵抗値を選択し、トランジスタＴ１，Ｔ２のＯＮ／ＯＦＦの遅延時間を調整することになる。
【００５０】
図７は、パワーＩＣ１を用いてハーフブリッジ形のＤＣ−ＤＣコンバータ回路６を構成した際の一例を示す回路図である。ここでは、ハーフブリッジ形のＤＣ−ＤＣコンバータ回路６の回路構成について記載するが、パワーＩＣ１を用いる電源回路はこれに限定されるものではなく、たとえば、フルブリッジ形のＤＣ−ＤＣコンバータ回路などであってもよい。
【００５１】
ＤＣ−ＤＣコンバータ回路６は、２つのパワーＩＣ１、コンデンサ７〜１０、電源トランス１１、トランジスタ１２，１３、およびコイル１４から構成されている。
【００５２】
入力電圧Ｖｉｎ間には、コンデンサ７，８、および２つのパワーＩＣ１のトランジスタ２がそれぞれ直列接続された構成になっている。コンデンサ７，８の接続部には、コンデンサ９の一方の接続部が接続されており、該コンデンサ９の他方の接続部には、電源トランス１１の他方の一次側巻き線が接続されている。
【００５３】
２つのパワーＩＣ１の接続部には、電源トランス１１の一方の一次側巻き線が接続されている。電源トランス１１の一方の２次側巻き線には、スイッチング用のトランジスタ１２の一方の接続部が接続されており、該電源トランス１１の他方の２次側巻き線には、スイッチング用のトランジスタ１３の一方の接続部が接続されている。
【００５４】
トランジスタ１２の他方の接続部には、トランジスタ１３の他方の接続部、ならびにコイル１４の一方の接続部がそれぞれ接続されている。そして、電源トランス１１の２次側巻き線の中間タップ、およびコイル１４の他方の接続部が、ＤＣ−ＤＣコンバータ回路６の電圧出力部となり、出力電圧Ｖｏｕｔが出力される。この出力電圧Ｖｏｕｔ間には、コンデンサ１０が接続されている。
【００５５】
ここで、ＤＣ−ＤＣコンバータ回路６の動作について説明する。
【００５６】
まず、入力電圧Ｖｉｎは、コンデンサ７，８により、入力電圧Ｖｉｎ／２に分圧される。そして、１次側の２つのトランジスタ２が交互にＯＮ／ＯＦＦし、電源トランス１１の１次巻き線側に電流ｉ１，ｉ２が流れる。
【００５７】
電源トランス１１によって電圧変換された該電源トランス１１の２次巻き線側の電流ｉ３，ｉ４は、コイル１４、およびコンデンサ１０により平滑され、出力電圧Ｖｏｕｔを出力する。また、出力電圧Ｖｏｕｔは、２つのトランジスタ２のオンデューティにより制御される。
【００５８】
よって、前述したシミュレーション回路（図４）のように抵抗Ｒ，Ｒａの抵抗値を調整し、トランジスタＴ１，Ｔ２のＯＮ／ＯＦＦの遅延時間をほぼ同じ程度に合わせることにより、２つのトランジスタ２から出力されるパルス幅をほぼ一定にすることができるので電流ｉ１，ｉ２が略均一となり、図８に示すように、正常なＢ（磁束密度）−Ｈ（磁化力）曲線を得ることができる。
【００５９】
しかし、抵抗Ｒ，Ｒａがなかったり、最適な抵抗値が設定されていない場合には、図９に示すように、２つのパワーＩＣ１のドライバ３の遅延時間がそれぞれずれることにより２つのトランジスタ２のＯＮ時間が異なってしまい、図１０に示すように、Ｂ−Ｈ曲線が変化し、電源トランス１１が偏磁状態となり、電源生成の効率を大幅に悪化させることになる。
【００６０】
ここで、パワーＩＣ１を非絶縁タイプのＤＣ−ＤＣコンバータ回路１５に用いた場合について説明する。
【００６１】
ＤＣ−ＤＣコンバータ回路１５は、図１１に示すように、２つのパワーＩＣ１、コイル１６、およびコンデンサ１７から構成されている。２つのパワーＩＣ１のトランジスタ２は、入力電圧Ｖｉｎ間に直列接続されている。
【００６２】
それらトランジスタ２の接続部には、コイル１６の一方の接続部は接続されており、該コイル１６他方の接続部がＤＣ−ＤＣコンバータ回路６の電圧出力部となり、出力電圧Ｖｏｕｔが出力される。コンデンサ１７は、出力電圧Ｖｏｕｔ間に接続されている。
【００６３】
このような非接触タイプのＤＣ−ＤＣコンバータ回路１５では、電源トランスを持たないので、偏磁による電源生成効率の低下は発生しないので、ドライバ３の遅延時間の調整を行わなくてもよいことになる。
【００６４】
よって、この場合には、２つのパワーＩＣ１におけるすべての抵抗Ｒ，Ｒａ（図３）のアルミニウム配線をレーザカッタなどによって切断し、電極部ＰＤ２，ＰＤ４（図３）と各抵抗Ｒ，Ｒａとを非導通状態とする。
【００６５】
また、バイパス配線ＢＨ，ＢＨａ（図３）は、切断せずにそのままとすることにより、２つのパワーＩＣ１のトランジスタＴ１，Ｔ２は、いずれも抵抗Ｒ，Ｒａを介さずに接続されることになる。
【００６６】
それにより、本実施の形態では、電源トランス１１の偏磁による電源生成効率の低下を防止することができる。
【００６７】
また、絶縁タイプ、および非絶縁タイプのいずれの電源回路であってもフレキシブルに対応することができ、パワーＩＣ１の汎用性を大幅に高めることができる。
【００６８】
さらに、本実施の形態においては、抵抗Ｒ，Ｒａをアルミニウム配線を切断することによって選択したが、たとえば、ボンディングワイヤを用いて任意の抵抗Ｒ，Ｒａを選択するようにしてもよい。
【００６９】
図１２は、パワーＩＣ１ａのデバイスにおけるチップレイアウトの他例を示す説明図である。
【００７０】
図のように、半導体チップＣＨの上方の周辺部には、電極部ＰＤ１〜ＰＤ３が設けられている。半導体チップＣＨの下方の周辺部には、電極部ＰＤ４が設けられている。
【００７１】
電極部ＰＤ１，ＰＤ２の下方には、遅延時間調整部４ａ、ドライバ３、および遅延時間調整部５ａがそれぞれ設けられている。半導体チップＣＨの右側にはトランジスタ２が設けられている。
【００７２】
遅延時間調整部４ａは、たとえば、４つの電極部ＳＰ、３つの抵抗Ｒ、およびバイパス配線ＢＨから構成されている。４つの電極部ＳＰは、電極部ＰＤ２の近傍に横一列に配列されており、これら電極部ＳＰは、該電極部ＳＰの下方に設けられた３つの抵抗Ｒ、ならびにバイパス配線ＢＨに接続されている。
【００７３】
また、４つの電極部ＳＰのうち、任意の電極部ＳＰにはボンディングワイヤＷを介して電極部ＰＤ２が接続されている。これにより、所望の抵抗値、あるいは抵抗なしの経路を任意に選択することができる。
【００７４】
遅延時間調整部５ａは、４つの電極部ＳＰａ、抵抗Ｒａ、および中継電極部ＳＰａ１から構成されている。トランジスタＴ２の下方に、３つの抵抗Ｒａ、およびバイパス配線ＢＨａが設けられており、その下方に電極部ＳＰａが横一列に配列されている。そして、電極部ＳＰａの下方には、中継電極部ＳＰａ１が設けられている。
【００７５】
４つの電極部ＳＰａは、３つの抵抗Ｒａ、ならびにバイパス配線ＢＨａにそれぞれ接続されている。これら電極部ＳＰａのうち、任意の電極部ＳＰａは、ボンディングワイヤＷａを介して中継電極部ＳＰａ１に接続されている。これによっても、所望の抵抗値、あるいは抵抗なしの経路を任意に選択することが可能となる。
【００７６】
中継電極部ＳＰａ１には、電極部ＰＤ４が接続されている。その他の接続構成については、図３と同じであるので説明は省略する。
【００７７】
このようにボンディングワイヤＷ，Ｗａにより、電極部ＰＤ２，ＰＤ４と任意の接続経路を選択するようにしてもよい。
【００７８】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００７９】
たとえば、前記実施の形態では、パワーＩＣをトランジスタ、ドライバ、ならびに遅延時間調整部を１つの半導体チップに形成した半導体集積回路装置として記載したが、たとえば、トランジスタと、ドライバ、ならびに遅延時間調整部とを２つの半導体チップにそれぞれ形成したモジュール（パワーモジュール）構成としてもよい。
【００８０】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【００８１】
（１）電源回路の条件に応じて電源トランスの偏磁を防止することができるので、電源生成の効率を大幅に向上することができる。
【００８２】
（２）また、絶縁タイプ、および非絶縁タイプのいずれの電源回路であってもフレキシブルに対応することができ、汎用性を大幅に高めることができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態によるパワーＩＣの回路構成の説明図である。
【図２】図１のパワーＩＣにおけるデバイスの断面図である。
【図３】図１のパワーＩＣにおけるチップレイアウトの一例を示す説明図である。
【図４】図１のパワーＩＣにおいて抵抗値を求める際のシミュレーション回路の一例を示した回路図である。
【図５】図４のシミュレーション回路における負荷電流１０Ａ時のドライバの入力電圧、および出力電圧の関係を示した図である。
【図６】図４のシミュレーション回路における負荷電流１．３Ａ時のドライバの入力電圧、および出力電圧の関係を示した図である。
【図７】図１のパワーＩＣを用いて絶縁タイプのハーフブリッジ形ＤＣ−ＤＣコンバータ回路を構成した際の一例を示す回路図である。
【図８】図７のＤＣ−ＤＣコンバータ回路における電源トランスのＢ−Ｈ曲線の説明図である。
【図９】図１のパワーＩＣにおける抵抗値が適切でない場合のドライバの出力信号の一例を示すタイムチャートである。
【図１０】図７のＤＣ−ＤＣコンバータ回路の電源トランスに偏磁現象が現れた際のＢ−Ｈ曲線の説明図である。
【図１１】図１のパワーＩＣを用いて非絶縁タイプのＤＣ−ＤＣコンバータ回路を構成した際の一例を示す回路図である。
【図１２】本発明の他実施の形態によるパワーＩＣにおけるチップレイアウトの一例を示す説明図である。
【符号の説明】
１  パワーＩＣ（半導体集積回路装置）
２  トランジスタ（パワートランジスタ）
３  ドライバ
４，４ａ  遅延時間調整部（信号遅延調整部）
５，５ａ  遅延時間調整部（信号遅延調整部）
６  ＤＣ−ＤＣコンバータ回路
７〜１０    コンデンサ
１１  電源トランス
１２，１３  トランジスタ
１４  コイル
１５  ＤＣ−ＤＣコンバータ回路
１６  コイル
１７  コンデンサ
Ｔ１  トランジスタ（第１のトランジスタ）
Ｔ２  トランジスタ（第２のトランジスタ）
Ｒ  抵抗（第１の調整用抵抗）
ＢＨ  バイパス配線（第１の抵抗バイパス配線）
Ｒａ  抵抗（第２の調整用抵抗）
ＢＨａ  バイパス配線（第２の抵抗バイパス配線）
Ｗ，Ｗａ    ボンディングワイヤ
ＰＤ１〜ＰＤ４    電極部
ＶＤＤ  電源電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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