(57)【要約】【課題】デジタル方式のＰＬＬで発生する演算遅延時間を短縮するためにオーバーサンプリング方式を用いてゲインを高めるＰＬＬ構成において、周波数引込み範囲が広く、しかも引き込み時間が短いクロック制御回路により構成されたデジタル信号再生回路を備えたデジタル情報処理装置を提供する。【解決手段】オーバーサンプリング方式を用いたデジタルＰＬＬ回路を搭載したデジタル情報処理装置である。アナログ信号のサンプリングレベル値に応じた任意の閾値を設定する手段と、前記アナログ信号のサンプリングレベル値が前記閾値に到達したことをＰＬＬ動作開始トリガーとして動作するデジタルＰＬＬ回路とを有する。【選択図】　　　図１
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【特許請求の範囲】
【請求項１】
オーバーサンプリング方式を用いたデジタルＰＬＬ回路を搭載したデジタル情報処理装置であって、アナログ信号のサンプリングレベル値に応じた任意の閾値を設定する手段と、前記アナログ信号のサンプリングレベル値が前記閾値に到達したことをＰＬＬ動作開始トリガーとして動作するデジタルＰＬＬ回路とを有することを特徴とするデジタル情報処理装置。
【請求項２】
オーバーサンプリング方式を用いたデジタルＰＬＬ回路を搭載したデジタル情報処理装置であって、アナログ信号とＰＬＬクロック周波数とのずれ量に応じてあらかじめ閾値を設定しておく手段と、前記アナログ信号のサンプリングレベル値が前記閾値に到達したことをＰＬＬ動作開始トリガーとするデジタルＰＬＬ回路とを有することを特徴とするデジタル情報処理装置。
【請求項３】
オーバーサンプリング方式を用いたデジタルＰＬＬ回路を搭載したデジタル情報処理装置であって、非動作時におけるデジタルＰＬＬの位相比較器の誤差信号をモニターして、位相誤差の変化から周波数誤差量を導き出す手段と、前記周波数誤差量に応じてあらかじめ閾値を設定しておく手段と、前記アナログ信号のサンプリングレベル値が前記閾値に到達したことをＰＬＬ動作開始トリガーとするデジタルＰＬＬ回路とを有することを特徴とするデジタル情報処理装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はデジタル情報処理装置に関し、特に、磁気テープ、磁気ディスク、光磁気ディスク、光ディスク等のデジタル情報記録装置の情報を再生する装置において、再生信号のサンプリングタイミングを決めるクロックの周波数と位相とを制御するクロック制御を行うためのデジタル情報信号のデータ再生回路を用いた、デジタル情報処理装置に関する。
【０００２】
【従来の技術】
上記各種デジタル情報記録装置において、記録信号から読み出された読み出し信号はアナログ形態の信号となっているので、このアナログ形態の信号を、タイミング抽出手段によって抽出されるタイミングクロック信号に基づいてサンプリングし、デジタル形式の信号に変換する処理を行う必要がある。この信号処理の代表的なものとして、たとえば、磁気ディスク装置においてＰＲＭＬ（Ｐａｒｔｉａｌ　Ｒｅｓｐｏｎｓｅ　　Ｍａｘｉｍｕｍ　Ｌｉｋｅｌｉｈｏｏｄ）方式と呼ばれる信号処理方式が知られている。このＰＲＭＬ方式は、記録媒体から読み出された読み出し信号である、部分応答（ＰＲ）信号に基づき、ＰＬＬ（Ｐｈａｓｅ　Ｌｏｃｋｅｄ　Ｌｏｏｐ）回路を含むタイミング抽出手段によってタイミングクロック信号を抽出し、上記部分応答信号をサンプリングしてディジタル信号に変換し、最尤（ＭＬ）信号処理するものである。
【０００３】
図７に、磁気ディスク装置等で用いられている信号再生を例とした従来のＰＲＭＬ方式の信号処理回路を示す。記憶媒体１０１から取り出される信号は、アンプ１０２で増幅され、イコライザ１０３でそれぞれのＰＲにあった波形等化が行われるとともに高周波ノイズ成分が除去される。そしてこの信号は、アナログ−デジタル（Ａ／Ｄ）変換器１０４において、クロック制御回路１１０が生成するクロックのタイミングに従ってサンプリングされ、デジタル信号に変換される。Ａ／Ｄ変換器１０４の出力信号は、ビタビ復号器１０５でビタビ復号アルゴリズムに基づく最尤復号が行われる。１１１は、得られたデジタル信号情報である。
【０００４】
クロック制御回路１１０では、まずデジタル位相比較器１０６においてＡ／Ｄ変換器１０４の出力信号の隣合った２点の振幅値の勾配が位相誤差として検出され、この位相誤差からデジタルループフィルタ１０７により高域信号成分の帯域制限が行われ、デジタル−アナログ（Ｄ／Ａ）変換器１０８でアナログの電圧信号に変換され、その電圧により電圧制御発振器（ＶＣＯ）１０９の周波数を制御してクロックの生成が行われる。
【０００５】
このようにクロック制御回路１１０は、Ａ／Ｄ変換器１０４、デジタル位相比較器１０６、デジタルループフィルタ１０７、Ｄ／Ａ変換器１０８、電圧制御発振器１０９でデジタル制御のループを構成しているので、デジタルＰＬＬ（Ｐｈａｓｅ　Ｌｏｃｋｅｄ　Ｌｏｏｐ）と呼ばれる。
【０００６】
【発明が解決しようとする課題】
図７に例示したような従来のデジタルＰＬＬを使ったクロック制御回路では、アナログ方式のＰＬＬに比べて演算が離散的に行われることから、高速引込みを実現しようとして特性周波数（以下「ゲイン」と称す）を高く設定すると、位相余裕が削減されて系が不安定になる問題がある。ゲインは、周波数引込み範囲と引込み時間を決めるものであり、クロック制御回路の性能に関わる重要な設定パラメータの一つである。
【０００７】
本発明は、上記のゲインを高く設定すると位相余裕が削減されて系が不安定になるという課題を解決して、デジタル方式のＰＬＬで発生する演算遅延時間を短縮するためにオーバーサンプリング方式を用いてゲインを高めるＰＬＬ構成において、周波数引込み範囲が広く、しかも引き込み時間が短いクロック制御回路により構成されたデジタル信号再生回路を備えたデジタル情報処理装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】
上記目的を達成するために、本発明は、オーバーサンプリング方式を用いたデジタルＰＬＬ回路を搭載したデジタル情報処理装置が、アナログ信号のサンプリングレベル値に応じた任意の閾値を設定する手段と、前記アナログ信号のサンプリングレベル値が前記閾値に到達したことをＰＬＬ動作開始トリガーとして動作するデジタルＰＬＬ回路とを有するようにしたものである。
【０００９】
したがって本発明によれば、オーバーサンプリング方式を用いたデジタルＰＬＬ回路構成において、周波数引き込み範囲の拡大及び引き込み時間の短縮を達成することができる。
【００１０】
【発明の実施の形態】
請求項１に記載の本発明は、オーバーサンプリング方式を用いたデジタルＰＬＬ回路を搭載したデジタル情報処理装置が、アナログ信号のサンプリングレベル値に応じた任意の閾値を設定する手段と、前記アナログ信号のサンプリングレベル値が前記閾値に到達したことをＰＬＬ動作開始トリガーとして動作するデジタルＰＬＬ回路とを有するようにしたものであり、従来のオーバーサンプリング方式のデジタルＰＬＬと比較して、引き込み時間を短くすることができるという作用を有する。
【００１１】
請求項２に記載の本発明は、オーバーサンプリング方式を用いたデジタルＰＬＬ回路を搭載したデジタル情報処理装置が、アナログ信号とＰＬＬクロック周波数とのずれ量に応じてあらかじめ閾値を設定しておく手段と、前記アナログ信号のサンプリングレベル値が前記閾値に到達したことをＰＬＬ動作開始トリガーとするデジタルＰＬＬ回路とを有するようにしたものであり、従来のオーバーサンプリング方式のデジタルＰＬＬと比較して、引き込み時間を短くすることができるという作用を有する。
【００１２】
請求項３に記載の本発明は、オーバーサンプリング方式を用いたデジタルＰＬＬ回路を搭載したデジタル情報処理装置が、非動作時におけるデジタルＰＬＬの位相比較器の誤差信号をモニターして、位相誤差の変化から周波数誤差量を導き出す手段と、前記周波数誤差量に応じてあらかじめ閾値を設定しておく手段と、前記アナログ信号のサンプリングレベル値が前記閾値に到達したことをＰＬＬ動作開始トリガーとするデジタルＰＬＬ回路とを有するようにしたものであり、従来のオーバーサンプリングデジタルＰＬＬと比較して、引き込み時間を短くすることができるという作用を有する。
【００１３】
次に、本発明の実施の形態について詳細に説明する。
まず、デジタル情報信号再生回路の具体例を詳述する。図４はアナログ入力信号からデジタルサンプリングクロックを生成するデジタルＰＬＬ回路の例を示す。ここで、アナログ入力信号２１６は、ＡＤコンバータ２０１においてデジタル信号に変換される。このデジタル化された信号は、レベル比較器２０２と遅延器２０３、２０４と乗算器２０５、２０６と加算器２０８とによって構成されるデジタル位相比較器２２１により位相誤差信号２１９として計算される。続いて加算器２０９、遅延器２１０、乗算器２１１、２１２、加算器２１３で構成されるループフィルタ２２２で高域信号成分の帯域制限を行い、ＤＡＣ２１４によりＶＣＯ２１５をコントロールすることで、アナログ入力信号２１６に同期したサンプリングクロック２１７の生成が可能となる。図２では実際には入力のタイミングを合わせる回路も必要であるが、本説明には不要の為、図示を省略している。
【００１４】
図４に示したＡからＨまでの符号は、それぞれ並列に処理が不可能なタイミングを示し、ここではこのＡからＨまでのポイントを、それぞれ１クロック遅延が生じるポイントである回路として、動作原理を説明する。
【００１５】
図５（ａ）は、図４に示した回路構成における従来のデジタル信号情報と同一の周波数によるデジタルＰＬＬの、アナログ入力信号とデジタルＰＬＬクロックとのタイミングを示す。図４に示すように、最初のＡＤコンバータ２０１の入力Ａから周波数コントロールＤＡＣ２１４へ制御信号が返されるＨまで、それぞれ１クロックの遅延が生じるので、図５（ａ）に示されるアナログ入力情報３０１とサンプリングクロック３０２のタイミングチャートのように、８クロックのループ遅延が生じる。
【００１６】
図５（ｂ）は、２倍のオーバーサンプリングを用いてサンプリングを行った例を示す。４０１はアナログ入力情報、４０２はサンプリングクロックである。図２に示したＡからＨまでのクロックが図５（ｂ）に示すタイミングにおいてサンプリング可能となり、デジタルＰＬＬのループディレイを小さくすることができる。すなわち、図５（ａ）に示すようなデジタル信号情報と等倍のクロックでは８クロックの遅延が生じるが、図５（ｂ）に示すような２倍のオーバーサンプリングでは３．５クロックの遅延でフィードバックが可能となる。ただし、図４の回路構成では、２倍のオーバーサンプリングを用いたときに有効な位相誤差情報は１倍サンプリングと同じであり、中間ポイントでの誤差信号は計算させないような回路構成をとる必要がある。このようにオーバーサンプリングを用いてループディレイを小さくする回路構成により、周波数引込み範囲が広いデジタルＰＬＬの実現が可能となる。
【００１７】
また例えばＣＤ等のディスクメディア機器においては、再リードなどの処理により、ソフトウェアからの要求で、スピンドルモータの回転速度を標準速、２倍速と複数段変化をつけることが一般的であるが、このとき入力のアナログ信号の周期は図６（ａ）（ｂ）に示すようにＴからＴ／２になる。ここで、オーバーサンプリング形式のＰＬＬのオーバーサンプリング比を図６（ａ）（ｂ）においてそれぞれ２倍、標準と設定すると、図６に示すようにどちらもＴ／８の周波数になる。このようにオーバーサンプリングのＰＬＬを用いることでＶＣＯの帯域制限が可能となり、回路規模の削減を図ることができる。このＶＣＯの帯域制限は、複数フォーマットをサポートする情報機器において、その読み取り速度に応じてオーバーサンプリングのクロック比を変えることにより、ＶＣＯの帯域制限をかけることにも利用することができる。
【００１８】
次に、図１を用いて、読み出し情報に対して４倍オーバーサンプリングを用いた場合のデジタルＰＬＬの初期動作例について説明する。図中の目標サンプリングポイント６０３をＰＬＬがロックするターゲットとする場合に、ロックしていないときのオーバーサンプリングＰＬＬクロック６０２は、例えば図示のような位置となる。ここで本発明にもとづく４倍のオーバーサンプリング時におけるＰＬＬの動作原理であるが、目標サンプリングポイント６０３（４倍オーバーサンプリングの場合は４点ごと）においてのみ位相誤差の検出が行われ、その中間点では誤差演算を早めるために位相誤差の検出は行われない。したがって、この場合には、オーバーサンプリングＰＬＬクロック６０２のあるポイントを初期動作開始のポイントとして、そこから４ポイントおきに実際の誤差演算が行われていくことになる。
【００１９】
ＰＬＬの動作開始から位相引き込みを行いロックがかかるまでの時間は、目標サンプリングポイント６０３との位相差が小さいほど短くすることができる。図１においては、目標サンプリングポイント６０３に近いオーバーサンプリングＰＬＬクロック６０２が存在するＤやＬの位置を初期動作開始のポイントとすれば、ロックにかかる時間を短くすることができる。
【００２０】
この動作を実用する手段は、次のようになる。すなわち、オーバーサンプリングＰＬＬクロック６０２でアナログ入力６０４をサンプリングしたときの値をモニターし、そのサンプリングレベルが目標サンプリングポイント６０３に近い範囲に設定された任意の閾値６０１の範囲に入った時を、ＰＬＬの初期動作開始のポイントとすることで、ＰＬＬの引き込みを速くすることが可能となる。
【００２１】
次に、アナログ入力とＰＬＬのサンプリングクロックとに周波数差がある場合の例について、図２を参照して説明する。図２（ａ）のように、アナログ入力７０１と、図中において三角印で示すＰＬＬクロックとの周波数の差が大きい場合は、初期的に位相を合わせていても、周波数ずれにより位相誤差は大きく広がっていく。
【００２２】
この場合は、図２（ｂ）のように、アナログ入力７０２のサンプリング値に対して周波数誤差によるずれを相殺するようなオフセットを持った閾値のテーブルを、あらかじめ作成しておく。このテーブルは、ＰＬＬクロック周波数の方が高い場合は目標サンプリングポイント７０５に先行するような第１の閾値７０３、ＰＬＬクロック周波数の方が低い場合は目標サンプリングポイント７０５よりも遅くなるような第２の閾値７０４というように作成しておく。そして、このテーブルに基づいて周波数誤差量の補正をかけることで、引き込み時間の短いＰＬＬを実現できる。
【００２３】
ただしこの例の場合には、アナログ入力信号７０２に対して、現在が上り勾配であるか下り勾配であるかによって閾値７０３、７０４の極性が変わってくるため、これを考慮した回路構成によって、図示において７０６、７０７で示すように閾値を反転することが必要である。現在が上り勾配であるか下り勾配であるかの判定は、サンプリングされたデータ列より容易に行うことが可能である。
【００２４】
この図２の方式では、ＰＬＬ動作開始前の時点において周波数ずれの情報を得る必要があるが、一つの手法として、デジタルＶＩＤＥＯやＤＤＳといったヘリカルスキャン構造の機器では、メディアの前方サーチと後方サーチでそれぞれ周波数が速くなるか遅くなるかという条件が事前に分かっているので、これを用いて閾値を設定することができる。
【００２５】
またもう一つの周波数ずれの検出手法として、図３に示すようにＰＬＬが動作を開始する前の位相比較器（図７参照）におけるＰＬＬ誤差信号をモニターして、位相誤差８００の変化量から周波数変化を見ることも可能である。位相誤差８００は、アナログ入力信号とＰＬＬクロックとに周波数差が無ければ常に一定値である。しかし、周波数に差があれば図のＰＬＬ誤差信号に示すように変化が生じ、その変化の方向及び大きさをモニターすることで周波数のずれ量の情報を得ることが可能である。
【００２６】
すなわち図３において、８０１はアナログ入力信号に対して周波数ずれがない場合、８０２はアナログ入力信号に対してＰＬＬクロックの方が早くなる方向にずれが生じた場合、８０３はアナログ入力信号に対してＰＬＬクロックの方が遅くなる方向にずれが生じた場合をそれぞれ示す。８０４は、そのずれ、すなわち周波数誤差である。
【００２７】
図３におけるこれらの周波数情報と、図２における前記のオフセットを持った閾値判定のＰＬＬ動作開始方法とを組み合わせることにより、引き込み時間の短いＰＬＬを構成することが可能となる。
【００２８】
【発明の効果】
以上のように本発明によれば、アナログ信号のサンプリングレベル値に応じた任意の閾値を設定する手段と、前記アナログ信号のサンプリングレベル値が前記閾値に到達したことをＰＬＬ動作開始トリガーとして動作するデジタルＰＬＬ回路とを有するようにしたため、オーバーサンプリング方式を用いたデジタルＰＬＬ回路を搭載したデジタル情報処理装置において、周波数引き込み範囲の拡大及び引き込み時間の短縮を達成することが可能となる。
【図面の簡単な説明】
【図１】本発明の実施の形態のデジタル情報処理装置における、周波数誤差のない場合の動作を説明する図
【図２】本発明の実施の形態のデジタル情報処理装置における、周波数誤差のある場合の動作を説明する図
【図３】本発明の実施の形態のデジタル情報処理装置における、周波数誤差の判定手法を説明する図
【図４】本発明の実施の形態にもとづくＰＬＬ回路の構成例を示す図
【図５】オーバーサンプリングを行わない場合と行う場合とのクロックタイミング図
【図６】オーバーサンプリング方式を用いたＰＬＬの動作を説明する図
【図７】従来のＰＬＬ方式の信号処理装置を示す図
【符号の説明】
６０１　　閾値
６０２　　オーバーサンプリングＰＬＬクロック
６０３　　目標サンプリングポイント
６０４　　アナログ入力
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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