(57)【要約】【課題】　センシング速度を改善することが可能なセンスアンプを提供する。【解決手段】　メモリセルに記憶されたデータをセンシングするセンス部と、リファレンスセルを含み基準電圧を生成する基準電圧発生部と、 前記メモリセルのワードラインがイネーブルされる前に、前記センス部の出力と前記基準電圧発生部の出力とを一旦同一の電圧にした後、センス動作に際してディスエーブルされる等化回路と、前記センス部の出力と前記基準電圧発生部の出力とを比較する比較器とを備えている。【選択図】　　　図４
2004039226.tif 000002
【特許請求の範囲】
【請求項１】
　メモリセルに記憶されたデータをセンシングするセンス部と、
　リファレンスセルを含み、基準電圧を生成する基準電圧発生部と、
　前記メモリセルのワードラインがイネーブルされる前に、前記センス部の出力と前記基準電圧発生部の出力とを一旦同一の電圧にした後、センス動作に際してディスエーブルされる等化回路と、
　前記センス部の出力と前記基準電圧発生部の出力とを比較する比較器と
を備えてなるセンスアンプ。
【請求項２】
　請求項１に記載のセンスアンプにおいて、
　前記等化回路が、等化回路イネーブル信号に応じて駆動されるスイッチを含んでなる
ことを特徴とするセンスアンプ。
【請求項３】
　請求項１に記載のセンスアンプにおいて、
　前記等化回路が、等化回路イネーブル信号に応じて駆動されるＰＭＯＳトランジスタを含んでなる
ことを特徴とするセンスアンプ。
【請求項４】
　請求項１に記載のセンスアンプにおいて、
　前記等化回路が、等化回路イネーブル信号に応じて駆動されるＮＭＯＳトランジスタを含んでなる
ことを特徴とするセンスアンプ。
【発明の詳細な説明】
【技術分野】
【０００１】
　この発明は、センスアンプに係り、特に、等化回路を有するセンスアンプに関する。
【背景技術】
【０００２】
　一般に、メモリセルに記憶されたデータは、センスアンプによって読み出される。図１は、ＮＯＲ型フラッシュメモリに使用されるセンスアンプを示す。各ビットライン（図示せず）には、多数のセンスブロック３０のそれぞれが連結されている。各センスアンプ３０は、メモリセルのデータをセンシングするセンス部１０を含む。センス部１０の出力ＳＡＩＮは、比較器ＳＡＯの反転（−）端子に入力される。リファレンスセルからなる基準電圧生成部２０の出力ＳＡＩＮＲは、比較器ＳＡＯの非反転（＋）端子に入力される。例えば、センス部１０の出力ＳＡＩＮが基準電圧生成部２０の出力ＳＡＩＮＲより高ければ、比較器ＳＡＯは、「ロー」信号を出力し、その逆であれば、比較器ＳＡＯは、「ハイ」信号を出力する。すなわち、メモリセルがプログラムされた（書き込まれている）セルであれば、リファレンスセルのしきい値電圧の方がメモリセルのしきい値電圧より低いので、比較器ＳＡＯは、「ロー」信号を出力し、メモリセルが消去されたセルであれば、リファレンスセルのしきい値電圧の方がメモリセルのしきい値電圧より高いので、比較器ＳＡＯは、「ハイ」信号を出力する。
【０００３】
　図２は、図１のセンス増幅器についての詳細回路図である。図２に示すように、ワードラインＷ／Ｌがイネーブルされ、ビットライン選択信号ＹＳＥＬとプログラムバー信号ＰＧＭｂがハイ状態になると、トランジスタＮ７及びＮ６がターンオンされる。また、センスイネーブルバー信号ＳＡＥＮｂがロー状態であれば、トランジスタＰ１がターンオンされる。例えば、メモリセルがプログラムされたセルであれば、インバータＩＮＶ３の出力がロー状態になるので、トランジスタＮ５はターンオフされる。したがって、電源がトランジスタＰ１及びＮ４を介して出力されるので、センス部１０の出力はハイ状態になる。比較器ＳＡＯの出力は、インバータＩＮＶ１及びＩＮＶ２を介して出力される。
【０００４】
　他方、ワードラインＷ／Ｌがイネーブルされ、リファレンスビットライン選択信号ＲＹＳＥＬがハイ状態になり、リファレンスプログラムバー信号ＲＰＧＭｂがハイ状態になると、トランジスタＮ２及びＮ３がターンオンされる。センスイネーブルバー信号ＳＡＥＮｂがロー状態であれば、トランジスタＰ０がターンオンされる。リファレンスセルは、プログラムされたセルなので、インバータＩＮＶ０の出力がロー状態になるので、トランジスタＮ１はターンオフされる。したがって、トランジスタＰ０及びＮ０を通して降下した電圧が出力（ＳＡＩＮＲ）される。
【０００５】
　例えば、センス部１０の出力が基準電圧生成部２０の出力ＳＡＩＮＲより高ければ、比較器ＳＡＯはロー信号を出力し、その逆であれば、比較器ＳＡＯはハイ信号を出力する。すなわち、メモリセルがプログラムされたセルであれば、メモリセルのしきい値電圧がリファレンスセルのしきい値電圧より高いので、比較器ＳＡＯはロー信号を出力し、メモリセルが消去されたセルであれば、メモリセルのしきい値電圧の方がリファレンスセルのしきい値電圧より低いので、比較器ＳＡＯはハイ信号を出力する。比較器ＳＡＯの出力は、インバータＩＮＶ１及びＩＮＶ２を介して出力される。このような動作は、図３のタイミング図に示されている。図３のＴ０とＴ１区間にアドレスの変化を認知してアドレス遷移信号ＡＴＤが発生すると、ワードラインに読み出しを行うための電圧が生成されて、印加される。低電圧動作では、高いワードライン電圧を生成しなければならないため、遅延した時間を持ってワードライン電圧が上昇し始める。ところで、センスアンプは、アドレス遷移が発生すると、Ｔ１時間にイネーブルされる。しかし、ワードラインが十分上昇しなかったため、ＳＡＩＮとＳＡＩＮＲはＴ２区間まで増加し、その時間以後にリファレンスセルがターンオンされて、電流が流れることにより、Ｔ３区間になってセンシング動作がやっと行われることになる。ＳＡＩＮＲは、ＳＡＩＮに比べて相対的に負荷が少ないので、速く上昇する。したがって、ワードラインがメモリセル及びリファレンスセルをターンオンさせてからセンシングデータが出るまでの時間遅延が発生することになる。すなわち、ＳＡＩＮＲが正規の基準電圧まで下降する時間と、プログラムされたセルの場合にビットラインが充電されてＳＡＩＮが上昇する時間とのずれが、センシング速度を遅くする。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
　したがって、この発明の目的は、リファレンスセルとメモリセルがターンオンされる前に、基準電圧発生器の出力とセンス部の出力とを一旦強制的に同一にした後、センシング動作が行われるようにすることにより、センシング速度を改善することが可能なセンスアンプを提供することにある。
【課題を解決するための手段】
【０００７】
　上記目的を達成するために、この発明によるセンスアンプは、メモリセルに記憶されたデータをセンシングするセンス部と、リファレンスセルを含み、基準電圧を生成する基準電圧発生部と、 前記メモリセルのワードラインがイネーブルされる前に、前記センス部の出力と前記基準電圧発生部の出力とを強制的に一旦同一の電圧にした後、センス動作に際してディスエーブルされる等化回路と、前記センス部の出力と前記基準電圧発生部の出力とを比較する比較器とを備えてなる。
【発明の効果】
【０００８】
　この発明によれば、センスアンプに一旦センス部出力と基準電圧とを同一の電圧とする等化回路を採用することにより、センシングスピードを改善することができるという効果がある。
【発明を実施するための最良の形態】
【０００９】
　以下、添付図面に基いてこの発明を詳細に説明する。
【００１０】
　図４は、この発明に係るセンスアンプを示す。図４に示すように、基準電圧生成部２０の出力とセンス部１０の出力との間に等化回路４０が設けられている。この等化回路４０は、等化回路イネーブル信号ＥＱＵＡＥＮによってイネーブルされる。その他の構成は、図１と同一である。
【００１１】
　次に、この発明に係るセンスアンプの動作について説明する。
【００１２】
　ワードライン（図示せず）に読出し電圧が供給される前に、等化回路イネーブル信号ＥＱＵＡＥＮによって等化回路４０をイネーブルさせて、センス部１０の出力ＳＡＩＮと基準電圧生成部２０の出力ＳＡＩＮＲとを同一にする。次いで、等化回路４０をディセーブルさせた後、ワードラインをイネーブルさせると、センス部１０の出力ＳＡＩＮは、比較器ＳＡＯの反転（−）端子に入力される。リファレンスセルを含んでなる基準電圧生成部２０の出力ＳＡＩＮＲは、比較器ＳＡＯの非反転（＋）端子に入力される。例えば、センス部１０の出力が基準電圧生成部２０の出力ＳＩＡＮＲより高ければ、比較器ＳＡＯはロー信号を出力し、その逆であれば、比較器ＳＡＯはハイ信号を出力する。すなわち、メモリセルがプログラムされたセルであれば、メモリセルのしきい値電圧の方がリファレンスセルのしきい値電圧より高いので、比較器ＳＡＯはロー信号を出力し、メモリセルが消去されたセルであれば、メモリセルのしきい値電圧の方がリファレンスセルのしきい値電圧より低いので、比較器ＳＡＯはハイ信号を出力する。
【００１３】
　このような動作は、図５のタイミング図に詳細に示されている。図５に示すように、Ｔ１−Ｔ２区間に等化回路４０が動作してＳＡＩＮとＳＡＩＮＲが同じ電圧をもって上昇する。そして、Ｔ２時点で等化回路がディスエーブルされると、ＳＡＩＮとＳＡＩＮＲは、ワードラインの電圧によってそれぞれの定められた電圧に向かって移行する。もし、メモリセルがプログラムされたセルであれば、ＳＡＩＮは上昇し、もし消去されたセルであれば、ＳＡＩＮは下降する。そして、ＳＡＩＮとＳＡＩＮＲ間の電圧差が発生すると、センシングデータが比較器ＳＡＯから出力される。したがって、既存のセンスアンプとは異なり、Ｔ３時点までの間の遅延がなくなるので、センシング速度が改善される。
【００１４】
　図６の（ａ）、（ｂ）、（ｃ）は、この発明に係る等化回路４０の実施例を示す。（ａ）は、等化回路４０を簡単なスイッチＳＷ（等化回路イネーブル信号ＥＱＵＡＥＮによって閉じるスイッチ回路）で構成した場合を示し、（ｂ）は、等化回路４０をＰＭＯＳトランジスタＱ１で構成した場合を示し、（ｃ）は、等化回路４０をＮＭＯＳトランジスタＱ２で構成した場合を示す。
【００１５】
　以上、この発明を実施例を中心として説明したが、当技術分野の通常の知識を有する者であれば、これらの実施例を用いて様々な形態の変形及び変更が可能であるので、この発明は、これらの実施例に限定されるものではなく、特許請求の範囲によって定められるべきである。
【図面の簡単な説明】
【００１６】
【図１】従来のセンスアンプの構成を示すブロック図である。
【図２】図１の詳細回路図である。
【図３】図２の動作を説明するためのタイミング波形図である。
【図４】この発明に係るセンスアンプの構成を示すブロック図である。
【図５】図４の動作を説明するためのタイミング波形図である。
【図６】図４における等化回路の実施例を示す回路図である。
【符号の説明】
【００１７】
１０　センス部
２０　基準電圧生成部
３０　センスブロック
４０　等化回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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