(57)【要約】【課題】  低電圧メモリ・デバイスにおいて利用するための差動感知回路及び感知方法を提供すること。【解決手段】  感知回路１０は、メモリ素子、プルアップ回路４４及び多段のプルダウン回路５０と結合するための交差結合型感知回路４８を含む。多段のプルダウン回路５０は、交差結合型感知回路４８内のトランジスタ２０、２４、２６及び３０の少なくとも一部におけるゲート電位差を高めるため、交差結合型感知回路４８をグラウンド以下の電位へと迅速に引くことにより、交差結合型感知回路４８のラッチのプロセスを加速する。ラッチへの遷移が受容可能な速度で開始されると、グラウンド以下の電位は取り除かれ、従来の論理レベルのプルアップ回路４４、及びグラウンド電位のプルダウン回路５０が活性化される。【選択図】  図１
2004220753.tif 000002
【特許請求の範囲】
【請求項１】
差動感知回路であって、
一対のデータ線と結合し、メモリ素子内の蓄積された論理レベルの存在を感知するよう、動作可能に構成された交差結合型感知回路と、
前記交差結合型感知回路に電気的に結合されるプルアップ回路であって、前記蓄積された論理レベルを感知する期間に、前記交差結合型感知回路をプルアップ電位に電気的に結合するよう構成された回路と、
前記交差結合型感知回路に電気的に結合されるプルダウン回路であって、前記交差結合型感知回路をグラウンド電位及びグラウンド以下の電位に二者択一的に結合するよう構成された回路と、
を具備する回路。
【請求項２】
請求項１記載の回路であって、前記プルダウン回路が、前記交差結合型感知回路の前記グラウンド以下の電位への結合、及びその後の前記グラウンド電位への結合を起こすように構成されたプルダウン制御ロジックを含む回路。
【請求項３】
請求項２記載の回路であって、前記プルアップ回路が、前記交差結合型感知回路の前記グラウンド以下の電位への前記結合に続いて、前記交差結合型感知回路を前記プルアップ電位に電気的に結合するように構成されたプルアップ制御ロジックを含む回路。
【請求項４】
メモリ素子の一対のデータ線との結合のために構成された感知回路であって、
（１）前記一対のデータ線の間を電気的に結合するために構成されたＮＭＯＳ及びＰＭＯＳトランジスタを含む交差結合型感知回路、
（２）前記交差結合型感知回路の前記ＰＭＯＳトランジスタと電気的に結合され、プルアップ電位と電気的に結合するために構成されたプルアップ回路、及び
（３）前記交差結合型感知回路の前記ＮＭＯＳトランジスタと電気的に結合され、前記交差結合型感知回路をグラウンド電位及びグラウンド以下の電位と二者択一的に電気的に結合するために構成されたプルダウン回路、
を含む感知回路と、
前記交差結合型感知回路と電気的に結合されルプリチャージ回路であって、蓄積された論理レベルを感知する前に前記交差結合型感知回路をプリチャージ電位にプリチャージするように構成されたプリチャージ回路と、
を具備するセンスアンプ。
【請求項５】
請求項４記載のセンスアンプであって、前記プルダウン回路が、前記メモリ素子から前記蓄積された論理レベルに結合される際に前記一対のデータ線上の電位の分離を加速するために、前記交差結合型感知回路の前記グラウンド以下の電位への結合を起こすように構成されたプルダウン制御ロジックを含むセンスアンプ。
【請求項６】
請求項５記載のセンスアンプであって、前記プルアップ回路が、前記交差結合型感知回路の前記グラウンド以下の電位への前記結合に続いて、前記交差結合型感知回路を前記プルアップ電位に電気的に結合するように構成されたプルアップ制御ロジックを含むセンスアンプ。
【請求項７】
一対のデータ線と電気的に結合された少なくとも一つのメモリ素子と、
前記一対のデータ線と電気的に結合されたセンスアンプであって、
（１）前記一対のデータ線と結合し、前記の少なくとも一つのメモリ素子内の蓄積された論理レベルの存在を感知するよう、動作可能に構成された交差結合型感知回路、
（２）前記交差結合型感知回路に電気的に結合されるプルアップ回路であって、前記蓄積された論理レベルを感知する期間に、前記交差結合型感知回路をプルアップ電位に結合するために構成された回路、及び
（３）前記交差結合型感知回路と電気的に結合されるプルダウン回路であって、前記交差結合型感知回路をグラウンド電位及びグラウンド以下の電位に代わりに結合するために構成された回路、
を含むセンスアンプと、
を具備するメモリ・デバイス。
【請求項８】
請求項７記載のメモリ・デバイスであって、前記プルダウン回路が、前記交差結合型感知回路の前記グラウンド以下の電位への結合、及びその後の前記グラウンド電位への結合を起こすように構成されたプルダウン制御ロジックを含むメモリ・デバイス。
【請求項９】
アドレス・バッファと、
前記アドレス・バッファに結合されたアドレス・デコーダと、
前記アドレス・デコーダに結合された行駆動回路と、
前記行駆動回路に結合されたメモリアレイと、
前記アドレス・デコーダ及び前記メモリアレイに結合された列選択回路と、
データ線の対を介して前記メモリアレイに結合されたセンスアンプであって、個々のセンスアンプが、
（１）一対のデータ線と結合し、前記アレイ内の蓄積された論理レベルの存在を感知するよう、動作可能に構成された交差結合型感知回路、
（２）前記交差結合型感知回路と電気的に結合されるプルアップ回路であって、前記蓄積された論理レベルを感知する期間に、前記交差結合型感知回路をプルアップ電位と結合するために構成された回路、及び
（３）前記交差結合型感知回路と電気的に結合されるプルダウン回路であって、前記交差結合型感知回路をグラウンド電位及びグラウンド以下の電位に代わりに結合するために構成された回路、
を備えるセンスアンプと、
を具備する半導体メモリ。
【請求項１０】
請求項９記載の半導体メモリであって、前記プルダウン回路が、前記交差結合型感知回路の前記グラウンド以下の電位への結合、及びその後の前記グラウンド電位への結合を起こすように構成されたプルダウン制御ロジックを含む半導体メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、半導体集積回路に関し、特に、集積回路メモリ内で使用されるセンスアンプ装置に関する。
【背景技術】
【０００２】
メモリ素子を利用する他の電子デバイスばかりではなく、ラップトップ及びハンドヘルド・コンピュータのような電子デバイスの出現により、より低い電源電圧で効率的に動作する回路構成へのニーズが増加した。加えて、メモリ素子における動作速度を上げるため、演算回路の物理的な寸法も縮小され、そのことがまた、より低い電圧を必要とする。より古いメモリ、及びそれらのメモリからの蓄積された情報の読み出しに利用されたセンスアンプは、５．０ボルト及び３．０ボルトの供給電圧での利用のために開発されており、一般に、より低い電圧のメモリ・デバイスにおける利用には不適当であることがわかっている。
【０００３】
例えばＤＲＡＭセンスアンプの場合のような従来のセンスアンプ設計においては、蓄積されたメモリ情報の読み出し動作の前に、センスアンプのいわゆる「プリチャージ」が起こる。そのようなメモリ・デバイスに対する電圧レベルが下げられるため、一般に電源電位の半分であるプリチャージ電位もまた下げられる。ＭＯＳメモリ構成の場合、一般に「ボディ・アフェクト」のためにセンスアンプのＭＯＳトランジスタの閾値電圧の絶対値が増加し、より低い動作電圧のためにプリチャージ電位が下がると、プリチャージ電位と閾値電圧との差はより小さくなる。そのような小さな電位差は、感知速度の低下という結果を生じるだけでなく、メモリ素子内においてデータ電位が与えられる際、従来のセンスアンプでは、感知された状態への遷移ができないという結果までをも生じ得る。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
従って、下げられた又は低い電圧のメモリ・デバイス構成において、センスアンプの感知動作速度を改良するための、改良された回路の提供に対するニーズが存在する。
【課題を解決するための手段】
【０００５】
本発明は、従来の感知回路構成が、低電圧半導体メモリ・デバイスに適用された場合、ラッチされた構成への遷移する待ち時間や、遷移が不可能でさえあることを認識する。従って、本発明は、メモリ素子に少なくとも間接的に結合する一対のデータ線入力（例えばビット線）を有する差動感知回路を含む。一対のデータ線は更に、一つの実施の形態においては交差結合型ＣＭＯＳインバーターとして構成される交差結合型感知回路に結合する。交差結合型感知回路は、一対のデータ線により供給される差動入力信号が存在するという特定の状況に対し、ラッチを提供する。感知された信号を完全な論理電圧レベルに増幅するため、感知回路は更に、交差結合型感知回路に反対側に結合されるプルアップ回路及びプルダウン回路を含む。
【０００６】
交差結合型感知回路のラッチのプロセスを強化するため、プルダウン回路は少なくとも二段のプルダウン回路として実現される。プルダウン回路の一段目は、プルアップ回路のアサーションの前に、最初に活性化させられる。プルダウン回路の一段目において、交差結合型感知回路は迅速にグラウンド基準より低い電圧電位にプルダウンされ、それにより交差結合型感知回路内のトランジスタの駆動能力が高められる。高められた駆動電位は、改良された速度で、トランジスタをラッチされた状態にカスケードさせる。データ論理レベル電位の範囲外で論理レベル回路を動作させることから生ずる任意の有害な効果を防ぐため、グラウンド以下（below-ground）の電位は、短い時間だけ交差結合型感知回路に結合される。
【０００７】
プルダウン回路の一段目の活性化に続いて、交差結合型感知回路をプルアップ電位に引くプルアップ回路、及び、交差結合型感知回路をグラウンド電位に引くプルダウン回路の少なくとも一つの他の段が、同時に、又は重なるがずれた方法で活性化され得る。個々の活性化信号の活性化時を指定する様々な実施の形態が、他のプル信号とグラウンド以下のプルダウン活性化との同時の活性化を防ぐための回路構成とともに提示される。
【０００８】
感知回路と、メモリ素子の状態感知プロセスの前に一対のデータ線をプリチャージ電位にプリチャージするためのプリチャージ回路とを備えるセンスアンプを含む、様々な他の実施の形態もまた提示される。更なる実施の形態は、感知回路と、メモリ素子及び該素子に関連するバッファリング及びデコーディングを備えるメモリ・デバイスとを含む。
【発明を実施するための最良の形態】
【０００９】
図面は、本発明を実施するための最良の形態であると現在考えられているものを図示する。
図１は、本発明の一つの実施の形態に従うデータ線感知回路１０を図示する図である。感知回路１０は、ビット又はデータ線Ｄ１６及びＤ＊１８の間にそれぞれ接続されたＰＭＯＳ感知回路１２及びＮＭＯＳ感知回路１４を含む。ＰＭＯＳ感知回路１２は、感知ノード２２に接続されたソース電極、データ線Ｄ１６に接続されたドレイン電極、及びデータ線Ｄ＊１８に接続されたゲート電極を含む第一のＰＭＯＳトランジスタ２０と、感知ノード２２に接続されたソース電極、データ線Ｄ＊１８に接続されたドレイン電極、及びデータ線Ｄ１６に接続されたゲート電極を含む第二のＰＭＯＳトランジスタ２４とを含む。
【００１０】
ＮＭＯＳ感知回路１４は、感知ノード２８に接続されたドレイン電極、データ線Ｄ１６に接続されたソース電極、及びデータ線Ｄ＊１８に接続されたゲート電極を有する第一のＮＭＯＳトランジスタ２６と、感知ノード２８に接続されたドレイン電極、データ線Ｄ＊１８に接続されたソース電極、及びデータ線Ｄ１６に接続されたゲート電極を有する第二のＮＭＯＳトランジスタ３０とを含む。
【００１１】
電源電圧ＶＣＣを供給する第三のＰＭＯＳトランジスタ３２は、感知ノード２２に接続される。グラウンド電圧ＶＳＳを供給する第三のＮＭＯＳトランジスタ３４は、感知ノード２８に接続される。負のバイアス電圧−ＶＢＢを供給する第四のＮＭＯＳトランジスタ３６は、感知ノード２８に接続される。Ｐ感知制御信号３８は、第三のＰＭＯＳトランジスタ３２のゲート電極に接続され、Ｎ感知グラウンド制御信号４０が第三のＮＭＯＳトランジスタ３４のゲート電極に接続される一方、Ｎ感知グラウンド以下制御信号４２は、第四のＮＭＯＳトランジスタ３６のゲート電極に接続される。第三のＰＭＯＳトランジスタ３２と、第四のＮＭＯＳトランジスタ３６又は第三のＮＭＯＳトランジスタ３４のいずれかとがオンにされるとき、電源電圧ＶＣＣと、グラウンド以下の電圧−ＶＢＢ又はグラウンド電圧ＶＳＳのいずれかとが、感知ノード２２及び２８にそれぞれ供給され、ＰＭＯＳ感知回路１２及びＮＭＯＳ感知回路１４を動作させる。
【００１２】
本発明の本実施の形態において、第三のプルアップＰＭＯＳトランジスタ３２とプルアップ回路制御ロジック４６とを含む感知回路プルアップ回路４４は、交差結合型感知回路４８に対するプルアップ回路として協同的に機能する。同様に、多段プルダウン回路制御ロジック５２だけでなく、ＮＭＯＳトランジスタ３４及び３６は、多段プルダウン回路５０として協同的に機能する。
【００１３】
図２は、本発明の他の実施の形態に従うデータ線感知回路を図示する。本実施の形態において、データ線感知回路６０は、データ線Ｄ１６及びＤ＊１８の状態を感知する交差結合型感知回路４８を含む。感知プロセスを補助するため、データ線感知回路６０は、更に、プルアップ回路制御ロジック４６により生成されるＰ感知制御信号３８により制御される第三のＰＭＯＳトランジスタ３２を含むプルアップ回路４４を含む。加えて、データ線感知回路６０は、更に、感知ノード２８をより低い所与の電圧に引くための、より低い電位又は電圧基準を提供する多段プルダウン回路６２を含む。本実施の形態において、多段プルダウン回路６２は、本実施の形態の多段プルダウン回路における電流漏れを減らすための低ＶｔのＮＭＯＳトランジスタ６４を含む。その上、多段プルダウン回路６２は、更に、Ｎ感知ラッチ制御信号６８、Ｎ感知グラウンド制御信号４０及びＮ感知グラウンド以下（N-sense below-ground）制御信号４２を生成する多段プルダウン回路制御ロジック６６だけではなく、ＮＭＯＳトランジスタ３４及び３６を含む。多段プルダウン回路は、プルダウン回路内に二段のみを含むものとしてとして図示されているが、本発明は、プルダウン電位プロフィールの波形形成が望ましい場合における適用を企図しているので、二個のプルダウン・トランジスタ以上の多段が、本発明の範囲内に入るものとする。
【００１４】
図３は、本発明の一つの実施の形態に従う、関連する信号を図示する波形図である。従来のメモリ・デバイスのビット感知によると、初期状態において、データ線Ｄ１６、Ｄ＊１８（図１及び図２）は、ＶＣＣレベルの約１／２の中間電圧にプリチャージされる。データ線は一般に、データ線Ｄ１６及びデータ線Ｄ＊１８上に図示されたデータ信号により交差結合型感知回路４８（図１及び図２）に結合されたパスゲートである。図３に図示されるように、プルアップ回路４４又は多段プルダウン回路６２のいずれかの活性化の前に、小さな差動信号がデータ線Ｄ１６、Ｄ＊１８のそれぞれに存在する。感知イネーブルメント位相＊（sense enablement phase*）制御信号７０がローに活性化されると、多段プルダウン回路が活性化される。図２の実施の形態において、Ｎ感知ラッチ制御信号６８は多段プルダウン回路制御ロジック６６（図２）により活性化され、交差結合型感知回路４８（図２）に電流漏れ防止が提供される。次いで、Ｎ感知グラウンド以下制御信号４２は、第四のＮＭＯＳトランジスタ３６（図１及び図２）を活性化し、交差結合型感知回路４８をグラウンド電位より低い電圧に引く。それにより、交差結合型感知回路４８のトランジスタの両端間のＶＧＳが、トランジスタのＶｔより高い値に上がる。これらのトランジスタの両端間のＶＧＳを上げることにより、交差結合型感知回路４８は、はるかに速い速度でラッチすることが可能である。代わりに、トランジスタ６４の活性化の直前にＮ感知グラウンド以下制御信号４２を活性化することにより、トランジスタ６４のソース電極を「プリチャージ」することも望ましい。
【００１５】
図３に図示したように、Ｎ感知グラウンド以下制御信号４２が活性化すると、データ線Ｄ１６及びＤ＊１８は、点線の波形線１８’で図示されるように、グラウンド以下の電圧を使わないで生じる場合よりも、ずっと大きな速度で発散する。交差結合型感知回路４８の過度の負の充電、及びそれに続く感知動作における有害な状態の呈示を避けるため、分離が加速されると、交差結合型感知回路４８は、Ｎ感知グラウンド制御信号４０の活性化を介してグラウンド基準に結合される。
【００１６】
望ましくない基準電圧の変動を生ずるような、Ｎ感知グラウンド以下制御信号４２とＰ感知制御信号３８との同時の活性化を防ぐための、二つの分離した制御回路が図４及び図６に示される。図４は、同時の活性化を防ぐために論理ゲートを介して結合される感知イネーブル位相＊制御信号７０とＰ感知活性化ステータス信号７２との入力信号を有する回路を図示する。図５は、図４の回路により生成され、Ｎ感知活性化状態信号７４において観察される多段のプルダウン波形を図示する。時間間隔７６は、Ｎ感知グラウンド以下制御信号４２の活性化のための持続時間を識別し、時間間隔７７は、Ｎ感知グラウンド制御信号４０及びＰ感知制御信号３８が活性化され得る持続時間を識別する。この持続時間は、交差結合型感知回路４８のトランジスタの相対的な速度及び閾値電圧に比例することが理解されるべきである。持続時間は、プルアップ回路４４が活性化された後の延長された持続時間に渡って負の電位を保持しないまま、差動信号のより迅速な分離を可能とするために調整されることが望ましい。タイミング回路へのデューティサイクル調節を実現するための方法及び回路は、本技術分野における通常の技能を有する者により理解される。
【００１７】
図４は更に、プローブ試験を含む試験中に、多段のプルダウン回路６２の多段能力を除去するために、多段プルダウン回路制御ロジック６６内で結合する論理ゲート７９を図示する。プローブ試験ディスエーブル信号８１が示される場合、感知回路６０は、一段のプルダウン感知回路として機能する。そのような感知モードは、より低速の試験及び分離のために望ましい。ディスエーブル信号８１はまた、感知回路６０をより遅く動作するデバイスとして構成するために用いられ得る。
【００１８】
図６は、本発明の他の実施の形態に従い、Ｎ感知グラウンド以下制御信号４２を生成するための回路の回路図である。図６において、感知イネーブル位相＊制御信号７０は、論理ゲート７８、８０、８２及び遅延素子８４に結合し、Ｎ感知グラウンド制御信号４０及びＮ感知グラウンド以下制御信号４２を形成する。加えて、遅延素子８４は、Ｎ感知グラウンド以下制御信号４２とＰ感知制御信号３８との同時アサーションを防ぐ論理に関して調整される。図６の回路はパルス・ジェネレータの一つの実施の形態として図示されているが、図７に図示されるようなＮ感知活性化ステータス信号７４に対する所望の波形を形成し得る他のパルス・ジェネレータの実施の形態もまた企図される。
【００１９】
図７は、図６の回路により生成され、Ｎ感知活性化ステータス信号７４において観察される多段プルダウン波形を図示する。図４及び図６の回路はともに、同等の波形を生成することに注意するべきである。すなわち、Ｎ感知グラウンド以下制御信号４２が活性化される時間間隔７６と、Ｎ感知グラウンド制御信号４０及びＰ感知制御信号３８が同時、又は特定の半導体構成にとって望ましくあり得るずれた方法で活性化され得る時間間隔７７とが形成される。
【００２０】
図８に示されるように、半導体メモリ９０は、アドレス・バッファ１００及びアドレス・デコーダ１０２に結合された行駆動回路９８により作動されるワード線９６により活性化されるメモリセル９４のアレイ９２を含む。複数のデータ線１０４は、メモリセル９４と、センスアンプ１０８を含む列選択・感知回路１０６との間で論理ビットを伝達する。個々のセンスアンプ１０８は本発明に係る感知回路１０を含み、更に、プリチャージ回路１１０及び出力回路１１２を含み得る。
【００２１】
半導体メモリ９０のメモリ動作において、メモリセル９４のうちの一つからの論理ビットの読み出しのプロセスは、アクティブなワード線９６のうちの一本を行駆動回路９８が作動することにより開始する。ワード線９６が伝搬している間、行駆動回路９８により作動されたアクティブなワード線９６に接続されたメモリセル９４が活性化し、蓄積された論理ビットを表わすデータ線１０４上に差動電圧を生成し始める。これらの差動電圧がセンスアンプ１０８により感知されるのに十分な大きさになると、列選択・感知回路１０６はセンスアンプ１０８を作動し、それによりセンスアンプ１０８がデータ線１０４上の差動電圧を感知することを可能にする。感知された差動電圧のうちの一つにより表わされる論理ビットのうちの選択された一つは、次いで、外部回路（図示せず）による使用のために出力回路１１２に与えられる。感知回路内のノードのプリチャージもまた、プリチャージ回路１１０により、感知回路１０の作動の前に実行され得る。
【００２２】
図９に示されるように、電子システム１１４は、入力デバイス１１６、出力デバイス１１８、プロセッサ・デバイス１２０、及び図８の半導体メモリ９０を組み込むメモリ・デバイス１２２を含む。図１０に示されるように、半導体ウェハー１２４は、図８の半導体メモリ９０を組み込む。
【００２３】
本発明を特定の実施の形態に関して説明したが、本発明はこれらの説明された実施の形態に限定されない。むしろ、本発明は、添付の特許請求の範囲によってのみ限定され、特許請求の範囲は、説明された本発明の原理に従って動作する全ての同等の装置又は方法をその範囲内に含む。
【図面の簡単な説明】
【００２４】
【図１】図１は、本発明の一つの実施の形態に従う感知回路の回路図である。
【図２】図２は、本発明の他の実施の形態に従う感知回路の回路図である。
【図３】図３は、本発明に係る感知回路の波形図である。
【図４】図４は、本発明の一つの実施の形態に従う、プルダウン回路の活性化を制御するための回路図である。
【図５】図５は、図４のプルダウン回路に従って、交差結合型感知回路に与えられるプルダウン電位を図示する波形図である。
【図６】図６は、本発明の他の実施の形態に従う、プルダウン回路の活性化を制御するための回路図である。
【図７】図７は、図６のプルダウン回路に従って、交差結合型感知回路に与えられるプルダウン電位を図示する波形図である。
【図８】図８は、本発明に係る感知回路を含む半導体メモリのブロック図である。
【図９】図９は、本発明に係る感知回路を含む電子デバイスのブロック図である。
【図１０】図１０は、本発明に係る感知回路を含むメモリ・デバイスが形成された半導体ウェハーの図である。
【符合の説明】
【００２５】
１０  データ線感知回路
１２  ＰＭＯＳ感知回路
１４  ＮＭＯＳ感知回路
１６、１８  データ線
４４  プルアップ回路
４８  交差結合型感知回路
５０  プルダウン回路
【図１】
2004220753.tif 000003
【図２】
2004220753.tif 000004
【図３】
2004220753.tif 000005
【図４】
2004220753.tif 000006
【図５】
2004220753.tif 000007
【図６】
2004220753.tif 000008
【図７】
2004220753.tif 000009
【図８】
2004220753.tif 000010
【図９】
2004220753.tif 000011
【図１０】
2004220753.tif 000012