(57)【要約】【課題】キャパシタを有する半導体装置に関し、メモリセル領域などに形成される複数の強誘電体キャパシタの特性を形成位置に関わらずに向上させること。【解決手段】半導体基板１上に形成された第１絶縁膜１０と、第１絶縁膜１０の上に形成され、下部電極１２ａ、強誘電体膜１３及び上部電極１４ａを有するキャパシタＱと、キャパシタＱ上に形成されてキャパシタＱに対して２．０×１０９　ｄｙｎ／ｃｍ２　以上の引張応力を加わえるキャパシタ保護絶縁膜１５と、キャパシタ保護絶縁膜１５上に形成されてキャパシタＱに対して２．６×１０９　ｄｙｎ／ｃｍ２　以上の圧縮応力を加える第２絶縁膜１７とを有する。【選択図】　図５
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【特許請求の範囲】
【請求項１】
半導体基板の上方に形成された第１絶縁膜と、
前記第１絶縁膜の上に形成され、下部電極、強誘電体膜及び上部電極を有するキャパシタと、
前記キャパシタの上に形成されて前記キャパシタに対して２．０×１０９　ｄｙｎ／ｃｍ２　以上の引張応力を加わえるキャパシタ保護絶縁膜と、
前記キャパシタ保護絶縁膜の上に形成されて前記キャパシタに対して２．６×１０９　ｄｙｎ／ｃｍ２　以上の圧縮応力を加える第２絶縁膜と
を有することを特徴とする半導体装置。
【請求項２】
前記キャパシタ保護絶縁膜の前記引張応力と前記第２絶縁膜の前記圧縮応力が前記キャパシタに加わえる総応力は、２．０×１０９　ｄｙｎ／ｃｍ２　以下の圧縮応力であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記キャパシタは、前記第１絶縁膜の上に複数形成されていることを特徴とする請求項１又は請求項２に記載の半導体装置。
【請求項４】
半導体基板の上方に第１絶縁膜を形成する工程と、
前記第１絶縁膜の上に第１導電膜、強誘電体膜、第２導電膜を順に形成する工程と、
前記第１導電膜、前記強誘電体膜、前記第２導電膜を順次パターニングすることにより複数のキャパシタを形成する工程と、
前記キャパシタに対して２．０×１０９　ｄｙｎ／ｃｍ２　以上の引張応力を与えるキャパシタ保護絶縁膜を前記キャパシタ及び前記第１絶縁膜の上に形成する工程と、前記キャパシタに対して２．６×１０９　ｄｙｎ／ｃｍ２　以上の圧縮応力を加える第２絶縁膜を前記キャパシタ保護絶縁膜の上に形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項５】
前記キャパシタ保護絶縁膜の形成工程は、前記半導体基板の温度を３５０℃以上に設定してスパッタによりアルミナ膜を形成する工程であることを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記キャパシタ保護絶縁膜の形成工程は、前記キャパシタの上にチタン膜を形成した後に前記チタン膜を酸素雰囲気中でアニールすることにより酸化チタン膜を形成する工程であることを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項７】
前記キャパシタ保護絶縁膜の形成工程は、アモルファス絶縁膜をアニールして結晶化する工程であることを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項８】
前記第２絶縁膜は、ＴＥＯＳ、酸素を含む混合ガスを反応雰囲気に導入してプラズマＣＶＤ法により形成されることを特徴とする請求項４乃至請求項７のいずれかに記載の半導体装置の製造方法。
【請求項９】
前記第２絶縁膜は、前記反応雰囲気内に流される前記酸素の流量、前記混合ガスに印加する電力を調整することにより、前記キャパシタに対して２．６×１０９　ｄｙｎ／ｃｍ２　以上の圧縮応力を加える膜質に形成されることを特徴とする請求項８に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、より詳しくは、キャパシタを有する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
電源を切っても情報を記憶することができる不揮発性メモリとして、フラッシュメモリや強誘電体メモリ（ＦｅＲＡＭ）が知られている。
【０００３】
フラッシュメモリは、絶縁ゲート型電界効果トランジスタ（ＩＧＦＥＴ）のゲート絶縁膜中に埋め込んだフローティングゲートを有し、記憶情報となる電荷をフローティングゲートに蓄積することによって情報を記憶する。情報の書込、消去にはゲート絶縁膜にトンネル電流を流す必要があり、比較的高い電圧を必要とする。
【０００４】
ＦｅＲＡＭは、強誘電体のヒステリシス特性を利用して情報を記憶する強誘電体キャパシタを有している。強誘電体キャパシタにおいて上部電極と下部電極の間に形成される強誘電体膜は、上部電極及び下部電極の間に印加する電圧値に応じて分極を生じ、印加電圧を取り去っても分極を保持する自発分極を有する。印加電圧の極性を反転すれば、自発分極の極性も反転する。この自発分極の極性、大きさを検出すれば情報を読み出すことができる。
【０００５】
ＦｅＲＡＭは、フラッシュメモリに比べて低電圧で動作し、省電力で高速の書込ができるという利点がある。
【０００６】
ＦｅＲＡＭのメモリセルに採用されるプレーナー型の強誘電体キャパシタは、例えば、図１に示すような工程によって形成される。
【０００７】
まず、図１（ａ）　に示すように、シリコン基板１０１を覆う第１層間絶縁膜１０２上に第１金属膜１０３、強誘電体膜１０４、第２金属膜１０５を形成する。強誘電体膜１０４として、例えばＰＺＴ膜が形成される。ついで、図１（ｂ）　に示すように、第２金属膜１０５をパターニングしてキャパシタＱ０　の上部電極１０５ａとなし、続いて、強誘電体膜１０４をパターニングしてキャパシタＱ０　の誘電体膜１０４ａとなす。さらに、第１金属膜１０３をパターニングしてキャパシタＱ０　の下部電極１０３ａとする。次に、図１（ｃ）　に示すように、酸化シリコンよりなる第２層間絶縁膜１０６によってキャパシタＱ０　を覆う。その後に、上部電極１０４ａの上の第２層間絶縁膜１０６にコンタクトホール１０６ａを形成した後に、そのコンタクトホール１０６ａを通して上部電極１０４ａに接続される引出電極１０８を第２層間絶縁膜１０６の上に形成する。
【０００８】
なお、特に図示しないが、下部電極１０３ａは、紙面に垂直方向で上部電極１０４ａからはみ出し、そのはみ出し部分で別のコンタクトホールを通して引出電極が形成される。
【０００９】
ところで、強誘電体キャパシタＱ０　は、その上の第２層間絶縁膜１０６によって圧縮応力（ｃｏｍｐｒｅｓｓｉｖｅ　ｓｔｒｅｓｓ）が加わることにより分極特性が劣化することが知られている。
【００１０】
これに対して、例えば特開平１１−３３０３９０号公報では、第２層間絶縁膜を強誘電体キャパシタに対して引張応力（ｔｅｎｓｉｌｅ）　となるように形成するとともに、第２層間絶縁膜を覆う第３層間絶縁膜の上にも強誘電体キャパシタに対して引張応力（ｔｅｎｓｉｌｅ）　を有するように形成することが記載されている。第２、第３層間絶縁膜は、ＴＥＯＳ（テトラエトキシシラン）又はシランを用いて低温で形成されたシリコン酸化膜である。
【００１１】
また、特平２００２−３３４６０号公報では、強誘電体キャパシタの上にオゾンＴＥＯＳ層を形成することと、オゾンＴＥＯＳ層と強誘電体キャパシタの間にシリコン酸化膜又はプライマ層を形成することが記載されている。強誘電体キャパシタを直に覆うシリコン酸化膜は、その表面がプラズマ処理層で覆われるか、又は、不純物を含まず或いはボロンとリンの少なくとも一方を含むかのいずれかであることが記載されている。強誘電体キャパシタを覆うシリコン酸化膜又はプライマ層は、オゾンＴＥＯＳ層から強誘電体キャパシタへの水分の拡散を防止して、強誘電体キャパシタの劣化を防止するために形成される。
【００１２】
【発明が解決しようとする課題】
上記した従来技術では、ＴＥＯＳを用いて形成されたシリコン酸化膜は強誘電体キャパシタに引張応力を与えるように形成されている。
【００１３】
しかし、本発明者の実験によればＴＥＯＳを用いて形成されたシリコン酸化膜を引張応力にすればするほど強誘電体キャパシタへの脱水量が多くなることが実験で明らかになった。
【００１４】
また、本発明者の実験によれば、多数の強誘電体キャパシタを有するメモリセル領域においては、メモリセル領域内での位置の相違によって強誘電体キャパシタの特性が異なることもわかった。即ち、メモリセル領域に形成される複数の強誘電体キャパシタにシリコン酸化膜の層間絶縁膜によって引張応力を与えると、メモリセル領域での位置の違いによって強誘電体キャパシタの特性が不揃いになったり或いは特定領域の強誘電体キャパシタの特性が劣化することになる。
【００１５】
本発明の目的は、メモリセル領域などに複数形成される強誘電体キャパシタの特性を形成位置に関わらずに向上することができる半導体装置及びその製造方法を提供することにある。
【００１６】
【課題を解決するための手段】
上記した課題は、半導体基板の上方に形成された第１絶縁膜と、前記第１絶縁膜の上に形成され、下部電極、強誘電体膜及び上部電極を有するキャパシタと、前記キャパシタの上に形成されて前記キャパシタに対して２．０×１０９　ｄｙｎ／ｃｍ２　以上の引張応力を加わえるキャパシタ保護絶縁膜と、前記キャパシタ保護絶縁膜の上に形成されて前記キャパシタに対して２．６×１０９　ｄｙｎ／ｃｍ２　以上の圧縮応力を加える第２絶縁膜とを有することを特徴とする半導体装置により解決される。
【００１７】
または、半導体基板の上方に第１絶縁膜を形成する工程と、前記第１絶縁膜の上に第１導電膜、強誘電体膜、第２導電膜を順に形成する工程と、前記第１導電膜、前記強誘電体膜、前記第２導電膜を順次パターニングすることにより複数のキャパシタを形成する工程と、前記キャパシタに対して２．０×１０９　ｄｙｎ／ｃｍ２　以上の引張応力を与えるキャパシタ保護絶縁膜を前記キャパシタ及び前記第１絶縁膜の上に形成する工程と、前記キャパシタに対して２．６×１０９　ｄｙｎ／ｃｍ２　以上の圧縮応力を加える第２絶縁膜を前記キャパシタ保護絶縁膜の上に形成する工程とを有することを特徴とする半導体装置の製造方法により解決される。
【００１８】
本発明によれば、キャパシタの上に形成されてキャパシタに対して２．０×１０９　ｄｙｎ／ｃｍ２　以上の引張応力を加わえるキャパシタ保護絶縁膜と、キャパシタ保護絶縁膜の上に形成されてキャパシタに対して２．６×１０９　ｄｙｎ／ｃｍ２　以上の圧縮応力を加える上側絶縁膜を有している。
【００１９】
そのような応力を有するキャパシタ保護絶縁膜と上側絶縁膜によれば、キャパシタ形成領域のエッジの部分に形成されたキャパシタの特性と中央に形成されたキャパシタの特性が双方とも良好になり、複数のキャパシタの特性が揃えられることになる。
【００２０】
【発明の実施の形態】
以下に本発明の実施形態を図面に基づいて説明する。
【００２１】
図２〜図５は本発明の実施形態の半導体装置の製造方法を工程順に示す断面図である。
【００２２】
図２（ａ）　に示す断面構造を形成するまでの工程を説明する。
【００２３】
まず、ｎ型又はｐ型のシリコン（半導体）基板１の活性領域（トランジスタ形成領域）の周囲にＬＯＣＯＳ（Ｌｏｃａｌ　Ｏｘｉｄａｔｉｏｎ　ｏｆ　Ｓｉｌｉｃｏｎ）法により素子分離絶縁膜２を形成する。なお、素子分離絶縁膜２としてＳＴＩ（Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ）構造を採用してもよい。
【００２４】
続いて、シリコン基板１のメモリセル領域で縦横に間隔をおいて配置される活性領域にｐ型不純物を導入することによりｐウェル３を形成する。さらに、シリコン基板１の活性領域表面を熱酸化して、ゲート絶縁膜４となるシリコン酸化膜を形成する。
【００２５】
次に、シリコン基板１の上側全面に非晶質又は多結晶のシリコン膜及びタングステンシリサイド膜を順次形成し、これらのシリコン膜及びタングステンシリサイド膜をフォトリソグラフィ法によりパターニングして、ゲート電極５ａ，５ｂを形成する。
【００２６】
メモリセル領域における各ｐウェル３上には２つのゲート電極５ａ，５ｂが間隔をおいてほぼ平行に配置され、それらのゲート電極５ａ，５ｂはワード線の一部を構成している。
【００２７】
次に、ｐウェル３のうちゲート電極５ａ，５ｂの両側にｎ型不純物をイオン注入して、ｎチャネルＭＯＳトランジスタのソース／ドレインとなる第１〜第３のｎ型不純物拡散領域６ａ，６ｂ，６ｃを形成する。
【００２８】
続いて、シリコン基板１の全面に絶縁膜を形成した後、その絶縁膜をエッチバックしてゲート電極５ａ，５ｂの両側部分にのみ側壁絶縁膜７として残す。その絶縁膜として、例えばＣＶＤ法により酸化シリコン（ＳｉＯ２）を形成する。
【００２９】
さらに、ゲート電極５ａ，５ｂと側壁絶縁膜７をマスクに使用して、ｐウェル３内に再びｎ型不純物イオンを注入することにより第１〜第３のｎ型不拡散領域６ａ〜６ｃをＬＤＤ構造にする。
【００３０】
以上のように、メモリセル領域では、ｐウェル３、ゲート電極５ａ、第１及び第の２ｎ型不純物拡散領域６ａ，６ｂ等によって第１のＭＯＳトランジスタが構成され、また，ｐウェル３、ゲート電極５ｂ、第２及び第３のｎ型不純物拡散領域６ｂ，６ｃ等によって第２のＭＯＳトランジスタが構成される。第１及び第２のＭＯＳトランジスタはメモリセル領域に縦横に複数配置されている。
【００３１】
次に、全面に高融点金属膜を形成した後に、この高融点金属膜を加熱してｐ型不純物拡散領域６ａ〜６ｃの表面にそれぞれ高融点金属シリサイド層８ａ〜８ｃを形成する。その後、ウエットエッチングにより未反応の高融点金属膜を除去する。高融点金属としてコバルト、タンタルなどがある。
【００３２】
その後に、プラズマＣＶＤ法により、シリコン基板１の全面に酸化防止絶縁膜９として酸窒化シリコン（ＳｉＯＮ）膜を約２００ｎｍの厚さに形成する。さらに、ＴＥＯＳガスなどを用いるプラズマＣＶＤ法により、酸化防止絶縁膜９上に第１層間絶縁膜１０として二酸化シリコン（ＳｉＯ２）を約１５００ｎｍの厚さに成長する。続いて、第１層間絶縁膜１０を化学的機械研磨（ＣＭＰ）　法により薄くしてその表面を平坦化する。
【００３３】
次に、スパッタ法によって、第１層間絶縁膜１０の上に第１の導電膜１２としてプラチナ（Ｐｔ）膜を形成する。Ｐｔ膜の厚さを１００〜３００ｎｍ程度、例えば１５０ｎｍとする。なお、第１の導電膜１２の下にチタン膜又はチタン酸化膜を形成してもよい。チタン膜又はチタン酸化膜は、後の工程で第１の導電膜１２とともにパターニングされる。
【００３４】
第１の導電膜１２としては、プラチナに限られるものでなく、イリジウム、ルテニウム等の貴金属膜、又は、酸化ルテニウム、酸化ルテニウムストロンチウム（ＳｒＲｕＯ３）等の貴金属酸化膜であってもよい。
【００３５】
次に、スパッタリング法により、強誘電体膜１３としてＰＺＴ（ｌｅａｄ　ｚｉｒｃｏｎａｔｅ　ｔｉｔａｎａｔｅ）を第１の導電膜１２の上に１００〜３００ｎｍの厚さ、例えば１８０ｎｍに形成する。
【００３６】
なお、強誘電体膜１３の形成方法は、その他に、ＭＯＤ（ｍｅｔａｌ　ｏｒｇａｎｉｃ　ｄｅｐｏｓｉｔｉｏｎ）法、ＭＯＣＶＤ（　有機金属ＣＶＤ）法、ゾル・ゲル法などがある。また、強誘電体膜１３の材料としては、ＰＺＴの他に、ＰＬＣＳＺＴ、ＰＬＺＴのような他のＰＺＴ系材料や、ＳｒＢｉ２Ｔａ２Ｏ９、ＳｒＢｉ２（Ｔａ，Ｎｂ）２Ｏ９　等のＢｉ層状構造化合物材料、その他の金属酸化物強誘電体であってもよい。
【００３７】
続いて、強誘電体膜１３を構成するＰＺＴ膜を酸素含有雰囲気中でＲＴＡ（Ｒａｐｉｄ　Ｔｈｅｒｍａｌ　Ａｎｎｅａｌｉｎｇ）　により結晶化する。ＲＴＡの条件は、例えば、５８５℃、９０秒間、昇温速度１２５℃／ｓｅｃ　とする。なお、酸素含有雰囲気中には酸素とアルゴンが導入され、酸素濃度を例えば２．５％とする。
【００３８】
続いて、強誘電体膜１３の上に第２の導電膜１４として酸化イリジウム（ＩｒＯｘ　）　膜をスパッタ法により１００〜３００ｎｍの厚さ、例えば１５０ｎｍの厚さに形成する。なお、第２の導電膜１４として、プラチナ膜、酸化ルテニウムストロンチウム（ＳＲＯ）膜、その他の金属膜をスパッタ法により形成してもよい。
【００３９】
その後に、ＲＴＡにより強誘電体膜１３の結晶性を酸素含有雰囲気中で改善する。ＲＴＡの条件は、例えば、７２５℃、２０秒間、昇温速度１２５℃／ｓｅｃ　とする。なお、酸素含有雰囲気中には酸素とアルゴンが導入され、酸素濃度を例えば１．０％とする。
【００４０】
次に、図２（ｂ）　に示す構造を形成するまでの工程を説明する。
【００４１】
まず、第１レジストパターン（不図示）を用いて第２の導電膜１４をフォトリソグラフィー法によりパターニングすることによって第１、第３のｎ型不純物拡散領域６ａ，６ｃの近傍の素子分離絶縁膜２の上方に強誘電体キャパシタＱの上部電極１４ａを形成する。
【００４２】
第１レジストパターンの除去後に、温度６５０℃、６０分間の条件で、強誘電体膜１３を酸素雰囲気中でアニールする。このアニールは、スパッタリング及びエッチングの際に強誘電体膜１３に入ったダメージから膜質を回復させるために行われる。
【００４３】
上部電極１４ａ及びその周辺の上に第２レジストパターン（不図示）を形成した後に、第２レジストパターンをマスクに使用して強誘電体膜１３をエッチングし、これにより残った強誘電体膜１３を強誘電体キャパシタＱの誘電体膜１３ａとする。その後に、第２レジストパターンは除去される。
【００４４】
さらに、上部電極１４ａ及び誘電体膜１３ａの上とその周辺の上に第３レジストパターン（不図示）を形成し、第３レジストパターンをマスクに使用して第１の導電膜１２をエッチングし、これにより上部電極１４ａの下方に残された第１の導電膜１２を強誘電体キャパシタＱの下部電極１２ａとして使用する。
【００４５】
第３のレジストパターンを除去した後に、酸素雰囲気中で温度６５０℃、６０分間の条件で、誘電体膜１３ａをアニールしてダメージから回復させる。
【００４６】
これにより、第１の層間絶縁膜１０の上には、下部電極１２ａ、誘電体膜１３ａ、上部電極１４ａからなる強誘電体キャパシタＱが形成されることになる。また、強誘電体キャパシタＱは、メモリセル領域に縦横に複数個形成されている。
【００４７】
次に、図３（ａ）　に示すように、強誘電体キャパシタＱ及び第１層間絶縁膜１０の上に、強誘電体キャパシタＱに引張応力を加えるキャパシタ保護絶縁膜１５を形成する。キャパシタ保護膜１５として、例えば、厚さ１０〜５０ｎｍの酸化チタン、厚さ１０〜５０ｎｍのＰＺＴ膜、厚さ１０〜５０ｎｍの窒化シリコンのように、強誘電体キャパシタＱに２．０×１０９ｄｙｎ／ｃｍ２以上の圧縮応力を加える絶縁膜を用いる。
【００４８】
次に、図３（ｂ）　に示すように、キャパシタ保護絶縁膜１５の上に第２層間絶縁膜１７として膜厚１６００ｎｍ程度のＳｉＯ２膜を形成する。第２層間絶縁膜１７は反応ガスとしてＴＥＯＳ、ヘリウム（Ｈｅ）及び酸素（Ｏ２）を用いて、ガス流量、プラズマ発生パワーなどを調整してプラズマＣＶＤ法により強誘電体キャパシタＱに圧縮応力が加わる条件で形成する。なお、反応ガスにＮ２Ｏ　を混合させてもよい。
【００４９】
続いて、図４（ａ）　に示すように、ＣＭＰにより第２層間絶縁膜１７の上面を平坦化する。
【００５０】
次に、図４（ｂ）　に示す構造を形成するまでの工程を説明する。
【００５１】
まず、第１層間絶縁膜１０、第２層間絶縁膜１７及びキャパシタ保護絶縁膜１５をフォトリソグラフィー法によりパターニングしてｐウェル３内の第１〜第３のｎ型不純物拡散層６ａ〜６ｃの上にそれぞれぞれ第１〜第３のコンタクトホール１７ａ〜１７ｃを形成する。
【００５２】
続いて、第２層間絶縁膜１７の上と第１〜第３のコンタクトホール１７ａ〜１７ｃの内面にスパッタリング法によりチタン（Ｔｉ）膜を２０ｎｍ、窒化チタン（ＴｉＮ）　膜を５０ｎｍの厚さに順に形成し、これらの膜を密着層とする。さらに、フッ化タングステンガス（ＷＦ６）　、アルゴン、水素の混合ガスを使用するＣＶＤ法により、密着層の上にタングステン膜を形成する。なお、タングステン膜は、各コンタクトホール１７ａ〜１７ｃを完全に埋め込む厚さとする。
【００５３】
その後に、第２層間絶縁膜１７上のタングステン膜と密着層をＣＭＰ法により除去し、各コンタクトホール１７ａ〜１７ｃ内にのみ残す。これにより、コンタクトホール１７ａ〜１７ｃ内の各々のタングステン膜と密着層を第１〜第３の導電プラグ１８ａ〜１８ｃとして使用する。
【００５４】
なお、各ｐウェル３において、２つのゲート電極５ａ，５ｂに挟まれるｎ型不純物拡散領域６ｂ上の第２の導電プラグ１８ｂはその上方に形成されるビット線に接続され、さらに、第１、第３の導電プラグ１８ａ，１８ｃは、後述する配線を介して強誘電体キャパシタＱの上部電極１４ａに電気的に接続される。
【００５５】
次に、図５（ａ）　に示す構造を形成するまでの工程を説明する。
【００５６】
まず、第２層間絶縁膜１７と導電プラグ１８ａ〜１８ｄの上に、プラズマＣＶＤ法によりＳｉＯＮ膜を例えば約１００ｎｍの厚さに形成する。このＳｉＯＮ膜は、シラン（ＳｉＨ４）とＮ２Ｏ　の混合ガスを用いて形成され、プラグ１８ａ〜１８ｃの酸化を防止するための酸化防止膜１９として使用される。
【００５７】
さらに、フォトリソグラフィー法により酸化防止膜１９と第２層間絶縁膜１７とキャパシタ保護絶縁膜１５をパターニングして、強誘電体キャパシタＱの上部電極１４ａ上に第４のコンタクトホール１７ｄを形成し、同時に、下部電極１２ａのうち上部電極１４ａに覆われない領域上に第５のコンタクトホール１７ｅを形成する。
【００５８】
この後に、５５０℃、６０分間の条件で、第４のコンタクトホール１７ｄを通して強誘電体キャパシタＱを酸素雰囲気中でアニールして、誘電体膜１３ａの膜質を改善する。この場合、導電プラグ１８ａ〜１８ｃは酸化防止膜１９によって酸化が防止される。
【００５９】
その後に、ＣＦ系のガスを用いて酸化防止膜１９をドライエッチングして除去する。
【００６０】
次に、第２層間絶縁膜１７、導電プラグ１８ａ〜１８ｃの上と、第４及び第５のコンタクトホール１７ｄ，１７ｅの中に、アルミニウムを含む導電膜をスパッタ法により形成する。そして、図５（ｂ）　に示すように、導電膜をフォトリソグラフィー法によりパターニングすることにより、第３のｎ型不純物拡散領域６ｃ上の第３の導電プラグ１８ｃを第４のコンタクトホール１７ｄを通して上部電極１４ａに電気的に接続する配線２０ｃを形成する。これと同時に、ｐウェル３の上の２つのゲート電極５ａ，５ｂの間にある導電プラグ１８ｂの上に導電パッド２０ｂを形成する。また、強誘電体キャパシタＱの下部電極１２ａの上には第５のコンタクトホール１７ｅを通して別の配線２０ｄを形成する。さらに、第１の導電プラグ１８ａの上には、図示しない別の強誘電体キャパシタの上部電極に接続される配線２０ａが形成される。
【００６１】
この後に、第３層間絶縁膜、二層目の導電プラグ、ビット線、カバー膜などを形成するが、その詳細は省略する。
【００６２】
図６は、ＦｅＲＡＭのメモリセル領域におけるｐウェル３、ゲート電極５ａ，５ｂ、配線２０ａ，２０ｃ、導電パッド２０ｂ、キャパシタＱの配置関係を示す平面図である。また、図５（ｂ）　は、図６のＩ−Ｉ線から見た断面図である。
【００６３】
ところで、上記した実施形態では、第２層間絶縁膜１７としてＴＥＯＳ等を用いてシリコン酸化膜を形成している。そこで、第２層間絶縁膜１７であるシリコン酸化膜の形成条件を変えることによりシリコン酸化膜のストレスがどのように変化するかを調査した。なお、以下に述べる引張応力、圧縮応力などの応力は、強誘電体キャパシタＱに対して加わる。
【００６４】
まず、ＴＥＯＳとＨｅとＯ２の混合ガスを反応ガスに用いてシリコン酸化膜をプラズマＣＶＤ法により形成する際のプラズマ発生用パワーを変化させると、図７に示すように、パワーを上げるほどシリコン酸化膜の圧縮応力が大きくなった。
【００６５】
また、反応ガスとして、ＴＥＯＳとＨｅとＯ２にさらにＮ２Ｏ　を加えた混合ガスを用い、Ｎ２Ｏ　の流量を変化させたところ、図８に示すように、Ｎ２Ｏ　の流量を増やすことによりシリコン酸化膜の圧縮応力が小さくなった。
【００６６】
さらに、ＴＥＯＳとＨｅとＯ２の混合ガスを反応ガスに用いてシリコン酸化膜をプラズマＣＶＤ法により形成する際のＯ２の流量を変化させると、図９に示すように、酸素流量を増やすほどシリコン酸化膜が圧縮応力が大きくなった。
【００６７】
強誘電体キャパシタの蓄積電荷量Ｑｓｗと強誘電体キャパシタに加わる応力との関係を２種類の試料について調べた。
【００６８】
第１の試料は、１．６μｍ２　の大きさの強誘電体キャパシタを１６８４個形成した総面積２５００μｍ２　の第１のキャパシタ領域を有し、それらの強誘電体キャパシタの上に圧縮応力の異なるシリコン酸化膜（第２層間絶縁膜１７）を形成した。
【００６９】
第２の試料は、１．６μｍ２　の大きさの強誘電体キャパシタを３２個形成した総面積４８μｍ２　の第２のキャパシタ領域を有し、それらの強誘電体キャパシタの上に圧縮応力の異なるシリコン酸化膜（第２層間絶縁膜１７）を形成した。
【００７０】
なお、第１、第２の試料のそれぞれにおける強誘電体キャパシタ同士の間隔は１μｍ以下となっている。また、第１の試料と第２の試料は同一基板上に例えば８４０〜１５００μｍの間隔で形成されている。
【００７１】
強誘電体キャパシタはメモリセル領域に多数個形成される。しかし、メモリセル領域のエッジ又はその周辺の強誘電体キャパシタは、メモリセル領域の中央の強誘電体キャパシタに対してキャパシタ特性が異なりやすい。
【００７２】
第１の試料の複数の強誘電体キャパシタは並列に電気的に接続され、第２の試料の複数の強誘電体キャパシタも並列に電気的に接続されている。
【００７３】
第１の試料は、メモリセル領域内で多数個形成される強誘電体キャパシタの特性を平均化して評価するために用いられる、セルアレイモニターである。
【００７４】
第２の試料は、３２個の強誘電体キャパシタのうち２０個が最外周に位置しているので、メモリセル領域のエッジの部分に相当する強誘電体キャパシタの特性を評価するために用いられる、端劣化モニターである。第１の試料ではエッジの部分の強誘電体キャパシタは少ないので、エッジ部分での強誘電体キャパシタの特性は評価されない。
【００７５】
そして、第１の試料の強誘電体キャパシタの１個あたりの蓄積電荷量Ｑｓｗとシリコン酸化膜の応力の関係を求めたところ、図１０に示すような結果が得られ、圧縮応力が小さくなるほど蓄積電荷量Ｑｓｗがさらに小さくなる。また、第２の試料の強誘電体キャパシタの１個あたりの蓄積電荷量Ｑｓｗとシリコン酸化膜の応力の関係を求めたところ、図１１に示すような結果が得られ、圧縮応力が小さくなるほど蓄積電荷量Ｑｓｗが大きくなった。
【００７６】
図９、図１０の測定結果の原因を調べるために昇温脱離ガス分析（ＴＤＳ）法によりシリコン酸化膜中からの水分離脱量と応力の関係を調べたところ図１２に示すような結果が得られた。即ち、添加ガスの種類により若干の変動があるものの、シリコン酸化膜の応力が圧縮応力から引張応力に移行するにつれて膜からの水分離脱量が多くなることがわかる。即ち、圧縮応力であっても応力の値が小さくなるほど水分離脱量が増え、さらに引張応力の場合には応力が大きくなるほどさらに水分離脱量が増えることがわかる。
【００７７】
このことから、図１０においては、メモリセル領域のうちエッジを考慮しない部分での強誘電体キャパシタの蓄積電荷量Ｑｓｗは、第２層間絶縁膜１７の応力による影響よりも、第２層間絶縁膜１７膜中の水分による影響の方が大きいことがわかる。
【００７８】
また、図１１においては、メモリセル領域のうちエッジ部分での強誘電体キャパシタの蓄積電荷量Ｑｓｗは圧縮応力が小さくなるほど高くなることがわかる。即ち、メモリセル領域のエッジ及びその周辺での強誘電体キャパシタは、その上の絶縁膜が圧縮応力から引張応力に向けて変更されるほどキャパシタ特性が改善されて行く。
【００７９】
従って、図１０、図１１、図１２によれば、強誘電体キャパシタの上に形成されるシリコン酸化膜が同じ条件で形成されても、メモリセル領域における位置の違いよってシリコン酸化膜による強誘電体キャパシタへの影響が異なることがわかる。また、絶縁膜１に圧縮応力を加えることによって特性が良好になる強誘電体キャパシタは、孤立した位置に形成される場合と、メモリセル領域のエッジ及びその周辺の領域に形成される場合とに限定されることがわかる。
【００８０】
以上のことから、強誘電体キャパシタを覆う層間絶縁膜の成長条件の変更だけで、層間絶縁膜からの応力と層間絶縁膜からの脱水量の双方による強誘電体キャパシタへの影響を抑制することは難しい。
【００８１】
そこで、図３、図４に示したように、第２層間絶縁膜１７とキャパシタ保護絶縁膜１５を組み合わせることにより、応力と水分による強誘電体キャパシタＱの特性劣化の対策を試みた。
【００８２】
その対策としては、第２層間絶縁膜１７からの応力を緩和できるキャパシタ保護絶縁膜１５を用い、同時に第２層間絶縁膜１７を構成する材料としては脱水量が少なくて圧縮応力の大きなシリコン酸化膜を用いることである。即ち、図３（ａ）　に示した第２層間絶縁膜１７のストレスが圧縮方向にあるため、キャパシタ保護絶縁膜１５は引張方向に大きなストレスを持つことが望ましい。
【００８３】
キャパシタ保護絶縁膜１５を形成する方法としては、金属膜又はアモルファス膜をスパッタ法で形成した後に、酸素雰囲気中又は窒素雰囲気中でその膜をアニールして絶縁膜を形成する方法と、最初から絶縁膜を形成する方法がある。
【００８４】
第１の方法として、強誘電体キャパシタＱを形成した後に、強誘電体キャパシタＱ及び第１層間絶縁膜１０の上に例えば厚さ２０ｎｍのチタン（Ｔｉ）膜を形成した後に、酸素雰囲気中で７００℃、６０秒間の急速加熱処理（ＲＴＡ処理）によりチタン膜を酸化チタン（ＴｉＯ　ｘ　）膜に変える方法である。この場合、Ｔｉ膜は、２．０×１０９　ｄｙｎ／ｃｍ２　の圧縮応力を持ち、ＴｉＯ　ｘ　膜は、８．０×１０９　ｄｙｎ／ｃｍ２　の引張応力を持っている。従って、Ｔｉ膜はＲＴＡにより酸化されることによって圧縮応力から引張応力に変化したことになる。
【００８５】
第２の方法として、強誘電体キャパシタＱを形成した後に、強誘電体キャパシタＱ及び第１層間絶縁膜１０の上に例えば厚さ２０ｎｍのＰＺＴ膜をＲＦスパッタ法により形成する。この場合、ＰＺＴはアモルファス状態であり、２．５×１０９　ｄｙｎ／ｃｍ２　の圧縮応力を持っている。その後に、酸素雰囲気中で７００℃、６０秒間のＲＴＡ処理によりＰＺＴ膜をアモルファス構造からペロブスカイト構造に結晶化する。結晶化されたＰＺＴ膜は、７．５×１０９　ｄｙｎ／ｃｍ２　の引張応力を持っている。従って、ＰＺＴ膜のストレスは、ＲＴＡ処理による結晶化によって圧縮応力から引張応力に変化したことになる。
【００８６】
第３の方法として、強誘電体キャパシタＱを形成した後に、強誘電体キャパシタＱ及び第１層間絶縁膜１０の上に厚さ５０ｎｍの窒化チタン膜をキャタリステックＣＶＤ法により形成する。この窒化チタン膜は、１．５×１０１０ｄｙｎ／ｃｍ２　の引張応力を持っている。
【００８７】
第１、第２及び第３の方法で形成されたキャパシタ保護絶縁膜１５の下の強誘電体キャパシタＱの蓄積電荷量Ｑｓｗを調べたところ、それぞれ図１３、図１４及び図１５に示すような結果が得られた。さらに、室温で形成されたアルミナ膜をキャパシタ保護絶縁膜１５とした場合の強誘電体キャパシタＱの蓄積電荷量Ｑｓｗを調べたところ、図１６に示すような結果が得られた。なお、従来技術である、スパッタ法により室温で成膜されるアルミナ膜は引張方向に１．０×１０９　ｄｙｎ／ｃｍ２　のストレスを持っている。
【００８８】
図１３〜図１６では、強誘電体キャパシタの個数が３２で総面積が４８μｍ２　の第１の端劣化モニターを７１個と、強誘電体キャパシタの個数が６４で総面積が９６μｍ２　の第２の端劣化モニターを７１個とが同一面に形成されたシリコン基板を２枚用いた。即ち、第１の端劣化モニターの方が第２の端劣化モニターよりも、メモリセル領域のエッジに近い状態となっている。
【００８９】
また、図１３〜図１６では、２枚の半導体基板上のそれぞれの第１、第２の端劣化モニターの測定結果の７１ポイントの累積頻度（％）を縦軸に示し、蓄積電荷容量を横軸に示している。また、図１３〜図１６において、○は第１のシリコン基板上に形成された第１の端劣化モニター、●は第１のシリコン基板上に形成された第２の端劣化モニターを示し、□は第２のシリコン基板上に形成された第１の端劣化モニター、■は第２のシリコン基板上に形成された第２の端劣化モニターを示している。
【００９０】
図１６では、４本の線が離れているので、メモリセル領域の外周部に存在する強誘電体キャパシタに対する端劣化の抑制が十分でないことを示している。
【００９１】
これに対して図１３では、第１のシリコン基板における○の線と●の線が重なっていて、酸化チタン膜によりストレスを引張方向に大きくすることにより端劣化を抑制する効果が高くなることがわかる。図１４では、○の線と●の線と□の線と■の線が重なっていて、ＰＺＴ膜によりストレスを引張方向に大きくすることにより端劣化を抑制する効果が高くなる。また、図１５では、第２のシリコン基板における□の線と■の線が重なって、また、第１のシリコン基板における○の線と●の線が重なっていて、それぞれ４８μｍ２　と９６μｍ２　の劣化の差が無く、窒化シリコン膜によりストレスを引張方向に大きくすることにより端劣化を抑制する効果が高くなることが認めらる。
【００９２】
これらの結果から、従来方法により形成されたアルミナ膜の引張応力に比べてキャパシタ保護絶縁膜１５の引張応力を大きくすると端劣化の抑制効果が高くなってキャパシタ特性が改善されることがわかる。
【００９３】
ところで、キャパシタ保護絶縁膜１５としてアルミナ膜を形成する際には、一般的に基板温度は室温に設定される。そのようなアルミナ膜の引張応力をさらに大きくできれば、キャパシタ保護絶縁膜１５としてアルミナを用いることができるようになる。
【００９４】
そこで、アルミナの成膜条件を変更することにより引張応力方向のストレスが大きい方向に変化できないかを調べた。成膜条件のパラメータとして成膜時の基板温度に着目した。そして、アルミナ膜の成長の際の基板温度とアルミナ膜のストレスとの関係を調べたところ図１７に示すような結果が得られた。図１８によれば、基板温度を高くするほど引張応力が高くなり、基板温度を室温から３５０℃に変更したところアルミナ膜の引張応力は約２倍に増えた。
【００９５】
そこで、強誘電体キャパシタを覆うアルミナ膜を形成する際の基板温度を室温（約２５℃）とした場合と３５０℃とした場合を比較し、それぞれのアルミナ膜の下の強誘電体キャパシタの残留分極（２Ｐｒ）を比較したところ、図１７に示すような結果が得られ、基板温度を３５０℃以上に設定してアルミナ膜を形成することによりアルミナ膜の引張応力を２．０×１０９　ｄｙｎ／ｃｍ２　以上にすることができてキャパシタの端劣化を抑制する効果が生じることがわかる。
【００９６】
以上のことから、キャパシタ保護絶縁膜１５として使用される絶縁膜を、２．０×１０９　ｄｙｎ／ｃｍ２　以上の引張応力を強誘電体キャパシタにかける膜質にするとともに、第２層間絶縁膜１７に対するエッチング選択比を考慮して膜厚５０ｎｍ以下の厚さにすることが必要である。
【００９７】
次に、キャパシタ保護絶縁膜１５上に形成される第２層間絶縁膜１７について説明する。
【００９８】
上記したように、強誘電体キャパシタＱの上の第２層間絶縁膜１７からの水分離脱量が増えることは、メモリセル領域内の多数の強誘電体キャパシタＱの平均の蓄積電荷量Ｑｓｗを減らすことになる。従って、第２層間絶縁膜１７は水分離脱量を少なくすることが重要である。
【００９９】
第２層間絶縁膜１７を構成するシリコン酸化膜を形成する際の酸素流量を減らすと、図９に示したようにシリコン酸化膜の圧縮応力は小さくなるが、図１１に示すように水分の離脱量が多くなる。シリコン酸化膜を形成する際の酸素流量を増やすと、シリコン酸化膜の圧縮応力は高くなりシリコン酸化膜からの水分の離脱量が少なくなる。
【０１００】
そこで、酸素流量を３００ｓｃｃｍ、７００ｓｃｃｍ、１４００ｓｃｃｍ、２０００ｓｃｃｍと条件を変えてシリコン酸化膜を第２層間絶縁膜１７として形成した。そして、セルアレイモニターで強誘電体キャパシタＱの蓄積電荷量Ｑｓｗを調べたところ、図１９に示すような結果が得られた。この場合、第２層間絶縁膜１７と強誘電体キャパシタＱの間のキャパシタ保護絶縁膜１５は強誘電体キャパシタＱに２．０×１０９　ｄｙｎ／ｃｍ２　又はそれ以上の引張応力を加える状態となっている。
【０１０１】
図１９において、シリコン酸化膜の形成時に酸素流量を増やすと蓄積電荷量Ｑｓｗが大きくなるが、１４００ｓｃｃｍ以上では蓄積電荷量Ｑｓｗがほとんど変化しない結果となった。従って、酸素流量が１４００ｓｃｃｍ以上では膜中の水分量が少なくなり且つ変化せず、メモリセル領域内の多数の強誘電体キャパシタを劣化させないことになる。
【０１０２】
なお、酸素流量が１４００ｓｃｃｍということは、酸素流量が反応ガス総流量の５５流量％以上ということを意味する。
【０１０３】
一般に、シリコン酸化膜中の水分量を定量的に示すことは難しいので、ストレスと水分量が反比例の関係にあることから、ストレスを用いてシリコン酸化膜の応力条件を定義すると、酸素流量１４００ｓｃｃｍの条件で形成されたシリコン酸化膜のストレスが２．６×１０９　ｄｙｎ／ｃｍ２　の圧縮応力であることから、キャパシタ保護絶縁膜１５の上に形成される層間絶縁膜１７は２．６×１０９　ｄｙｎ／ｃｍ２　以上の圧縮応力でなければ水分量が十分に減ったことにならない。
【０１０４】
以上のことから、強誘電体キャパシタＱに対して２．０×１０９　ｄｙｎ／ｃｍ２　以上の引張応力が加わるキャパシタ保護絶縁膜１５を形成した後に、強誘電体キャパシタＱに対して２．６×１０９　ｄｙｎ／ｃｍ２　以上の圧縮応力が加わる第２層間絶縁膜１７をキャパシタ保護絶縁膜１５の上に形成することが必要になる。
【０１０５】
ここで、強誘電体キャパシタＱに加えられるキャパシタ保護絶縁膜１５の応力と第２層間絶縁膜１７の応力の総応力は、次の式から求められる。
【０１０６】
総応力＝（（層間絶縁膜のストレス）×（層間絶縁膜の膜厚）＋（キャパシタ保護絶縁膜のストレス）×（キャパシタ保護絶縁膜の膜厚））÷（（層間絶縁膜の膜厚）＋（キャパシタ保護絶縁膜の膜厚））
なお、絶縁膜のストレスが圧縮応力の場合にはマイナスの応力となり、引張応力の場合にはプラスの応力となる。
【０１０７】
ここで、キャパシタＱ上での第２層間絶縁膜１７の平均膜厚を４００ｎｍ、キャパシタ保護絶縁膜１５の膜厚を５０ｎｍとして考えると、第２層間絶縁膜１７及びキャパシタ保護絶縁膜１５により強誘電体キャパシタＱにかかる総応力は、２．０×１０９　ｄｙｎ／ｃｍ２　以下の圧縮応力が加わることになる。
（付記１）半導体基板の上方に形成された第１絶縁膜と、
前記第１絶縁膜の上に形成され、下部電極、強誘電体膜及び上部電極を有するキャパシタと、
前記キャパシタの上に形成されて前記キャパシタに対して２．０×１０９　ｄｙｎ／ｃｍ２　以上の引張応力を加わえるキャパシタ保護絶縁膜と、
前記キャパシタ保護絶縁膜の上に形成されて前記キャパシタに対して２．６×１０９　ｄｙｎ／ｃｍ２　以上の圧縮応力を加える第２絶縁膜と
を有することを特徴とする半導体装置。
（付記２）前記キャパシタ保護絶縁膜の前記引張応力と前記第２絶縁膜の前記圧縮応力が前記キャパシタに加わえる総応力は、２．０×１０９　ｄｙｎ／ｃｍ２　以下の圧縮応力であることを特徴とする付記１に記載の半導体装置。
（付記３）前記キャパシタ保護絶縁膜は、アルミナ、酸化チタン、ＰＺＴ、窒化シリコンのいずれかであることを特徴とする付記１又は付記２に記載の半導体装置。
（付記４）前記第２絶縁膜は、シリコン酸化膜であることを特徴とする付記１乃至付記３のいずれかに記載の半導体装置。
（付記５）前記キャパシタ保護絶縁膜の膜厚は１０ｎｍ以上であって５０ｎｍ以下であることを特徴とする付記１乃至付記４のいずれかに記載の半導体装置。
（付記６）前記キャパシタは、前記第１絶縁膜の上に複数形成されていることを特徴とする付記１乃至付記５のいずれかに記載の半導体装置。
（付記７）前記第１絶縁膜の下方には前記キャパシタに電気的に接続されるトランジスタが形成されていることを特徴とする付記１乃至付記６のいずれかに記載の半導体装置。
（付記８）半導体基板の上方に第１絶縁膜を形成する工程と、
前記第１絶縁膜の上に第１導電膜、強誘電体膜、第２導電膜を順に形成する工程と、
前記第１導電膜、前記強誘電体膜、前記第２導電膜を順次パターニングすることにより複数のキャパシタを形成する工程と、
前記キャパシタに対して２．０×１０９　ｄｙｎ／ｃｍ２　以上の引張応力を与えるキャパシタ保護絶縁膜を前記キャパシタ及び前記第１絶縁膜の上に形成する工程と、前記キャパシタに対して２．６×１０９　ｄｙｎ／ｃｍ２　以上の圧縮応力を加える第２絶縁膜を前記キャパシタ保護絶縁膜の上に形成する工程と
を有することを特徴とする半導体装置の製造方法。
（付記９）前記キャパシタ保護絶縁膜の形成工程は、前記半導体基板の温度を３５０℃以上に設定してスパッタによりアルミナ膜を形成する工程であることを特徴とする付記８に記載の半導体装置の製造方法。
（付記１０）前記キャパシタ保護絶縁膜の形成工程は、前記キャパシタの上にチタン膜を形成した後に前記チタン膜を酸素雰囲気中でアニールすることにより酸化チタン膜を形成する工程であることを特徴とする付記８に記載の半導体装置の製造方法。
（付記１１）前記キャパシタ保護絶縁膜の形成工程は、アモルファス絶縁膜をアニールして結晶化する工程であることを特徴とする付記８に記載の半導体装置の製造方法。
（付記１２）前記アモルファス絶縁膜はＰＺＴ膜であることを特徴とする付記１１に記載の半導体装置の製造方法。
（付記１３）前記第２絶縁膜は、ＴＥＯＳ、酸素を含む混合ガスを反応雰囲気に導入してプラズマＣＶＤ法により形成されることを特徴とする付記８乃至付記１２のいずれかに記載の半導体装置の製造方法。
（付記１４）前記酸素は、混合ガスの全流量に対して５５流量％以上で前記反応雰囲気に導入されることを特徴とする付記１３に記載の半導体装置の製造方法。
（付記１５）前記第２絶縁膜は、前記反応雰囲気内に流される前記酸素の流量、前記混合ガスに印加する電力を調整することにより、前記キャパシタに対して２．６×１０９　ｄｙｎ／ｃｍ２　以上の圧縮応力を加える膜質に形成されることを特徴とする付記１３に記載の半導体装置の製造方法。
（付記１６）前記混合ガスには窒素が導入されることを特徴とする付記１３に記載の半導体装置の製造方法。
（付記１７）前記第２絶縁膜は、前記窒素の導入量を調整することにより、前記キャパシタに対して２．６×１０９　ｄｙｎ／ｃｍ２　以上の圧縮応力を加える膜質に設定されることを特徴とする付記１６に記載の半導体装置の製造方法。
【０１０８】
【発明の効果】
以上述べたように本発明によれば、キャパシタの上に形成されてキャパシタに対して２．０×１０９　ｄｙｎ／ｃｍ２　以上の引張応力を加わえるキャパシタ保護絶縁膜と、キャパシタ保護絶縁膜の上に形成されてキャパシタに対して２．６×１０９　ｄｙｎ／ｃｍ２　以上の圧縮応力を加える上側絶縁膜を有しているので、キャパシタ形成領域のエッジの部分に形成されたキャパシタの特性と中央に形成されたキャパシタの特性が双方とも良好になって、複数のキャパシタの特性を揃えることができる。
【図面の簡単な説明】
【図１】図１（ａ）　〜（ｃ）　は、従来の強誘電体キャパシタの形成工程断面図である。
【図２】図２（ａ），（ｂ）　は、本発明の実施形態に係る半導体装置の製造工程を示す断面図（その１）である。
【図３】図３（ａ），（ｂ）　は、本発明の実施形態に係る半導体装置の製造工程を示す断面図（その２）である。
【図４】図４（ａ），（ｂ）　は、本発明の実施形態に係る半導体装置の製造工程を示す断面図（その３）である。
【図５】図５（ａ），（ｂ）　は、本発明の実施形態に係る半導体装置の製造工程を示す断面図（その３）である。
【図６】図６は、本発明の実施形態に係る半導体装置のメモリセル領域を示す平面図である。
【図７】図７は、本発明の実施形態に係る半導体装置においてキャパシタの上に形成される層間絶縁膜の成膜パワーと層間絶縁膜の応力との関係を示す図である。
【図８】図８は、本発明の実施形態に係る半導体装置においてキャパシタの上に形成される層間絶縁膜の成長ガスのうちＮ２Ｏ　の流量と層間絶縁膜の応力との関係を示す図である。
【図９】図９は、本発明の実施形態に係る半導体装置においてキャパシタの上に形成される層間絶縁膜の成長ガスのうちＯ２の流量と層間絶縁膜の応力との関係を示す図である。
【図１０】図１０は、本発明の実施形態に係る半導体装置における多数のキャパシタの上に形成される絶縁膜の応力と多数のキャパシタの平均の蓄積電荷量の関係を示す図である。
【図１１】図１１は、本発明の実施形態に係る半導体装置におけるメモリセル領域のエッジに形成される状態のキャパシタの上に形成される絶縁膜の応力とそのキャパシタの蓄積電荷量の関係を示す図である。
【図１２】図１２は、本発明の層間絶縁膜のストレスと層間絶縁膜からの脱水量の関係を示す図である。
【図１３】図１３は、本発明の実施形態に係る半導体装置におけるキャパシタ保護絶縁膜として酸化チタン膜を用いた場合のキャパシタの個数の違いとキャパシタの蓄積電荷量の関係を示す図である。
【図１４】図１４は、本発明の実施形態に係る半導体装置におけるキャパシタ保護絶縁膜としてＰＺＴ膜を用いた場合のキャパシタの個数の違いとキャパシタの蓄積電荷量の関係を示す図である。
【図１５】図１５は、本発明の実施形態に係る半導体装置におけるキャパシタ保護絶縁膜として窒化シリコン膜を用いた場合のキャパシタの個数の違いとキャパシタの蓄積電荷量の関係を示す図である。
【図１６】図１６は、従来の半導体装置におけるキャパシタ保護絶縁膜として常温でアルミナを形成した場合のキャパシタの個数の違いとキャパシタの蓄積電荷量の関係を示す図である。
【図１７】図１７は、アルミナ膜を形成する時の基板温度とアルミナ膜の応力の関係を示す図である。
【図１８】図１８は、従来の半導体装置におけるキャパシタ保護絶縁膜として室温で形成したアルミナ膜を用いた場合と、本発明の実施形態に係る半導体装置におけるキャパシタ保護膜を３５０℃で形成した場合のそれぞれのメモリセル領域の端部におけるキャパシタの残留分極を示す図である。
【図１９】図１９は、本発明の実施形態に係る半導体装置において、キャパシタを覆うキャパシタ保護絶縁膜の上に層間絶縁膜を形成する時の酸素流量の違いによるキャパシタの蓄積電荷容量の大きさを示す図である。
【符号の説明】
３…ｐウェル、４…ゲート絶縁膜、５ａ，５ｂ…ゲート電極、６ａ〜６ｃ…ｎ型不純物拡散領域、７…側壁絶縁膜、８ａ〜８ｃ…高融点金属シリサイド層、９…酸化防止絶縁膜、１０…層間絶縁膜、１２，１４…導電膜、１２ａ…下部電極、１４ａ…上部電極、１３…強誘電体膜、１３ａ…誘電体膜、１５…キャパシタ保護絶縁膜、１７…層間絶縁膜、１７ａ〜１７ｄ…コンタクトホール、１８ａ〜１８ｄ…導電プラグ、１９…酸化防止膜、２０ａ，２０ｂ，２０ｄ…配線。
【図１】
2004039699.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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