(57)【要約】【課題】簡易な回路構成で多階調表示を実現し、低コスト化を可能にする。【解決手段】フラットパネル表示装置１は、表示パネル２、走査電極駆動部３、データ電極駆動部４及び信号制御部５を備える。表示パネル２は、走査電極Ｓ０〜ＳＮ−１、データ電極Ｄ０〜ＤＮ−１及び表示セル８，…を有する。走査電極駆動部３は所定の順序で選択される走査電極Ｓ０〜ＳＮ−１に電位を印加する。多階調データを表示する基本表示期間は、各々が予め定められた単位時間幅を有する一連のサブ表示期間で構成される。また信号制御部５は、各サブ表示期間毎に、データ電極Ｄ０〜ＤＮ−１の各々に対応する表示セル８の発光状態または非発光状態を示す階調表示信号ＤＩＮを生成し、データ電極駆動部４は、各サブ表示期間毎に、階調表示信号ＤＩＮに基づいて表示セル８，…に発光または非発光の何れかを生じさせるようにデータ信号電圧を発生する。【選択図】        図１
2004258322.tif 000002
【特許請求の範囲】
【請求項１】
基板上に所定間隔で線状に形成された複数本の走査電極と、
前記複数本の走査電極と隔絶して交差するように所定間隔で線状に形成された複数本のデータ電極と、
前記走査電極と前記データ電極との交点において前記走査電極と前記データ電極との間の電位差に応じて発光または非発光する表示セルと、を有する表示パネルに多階調データを表示させる階調表示制御装置であって、
各前記走査電極に走査信号電圧を印加する走査電極駆動部と、
入力する階調表示信号に基づいて前記データ電極にデータ信号電圧を印加するデータ電極駆動部と、
前記階調表示信号を生成して前記データ電極駆動部に供給する階調情報生成回路と、を備え、
前記多階調データを表示する基本表示期間は、各々が予め定められた単位時間幅を有する一連のサブ表示期間で構成され、
前記階調情報生成回路は、各前記サブ表示期間毎に、各前記データ電極に対応する前記表示セルの発光状態または非発光状態を示す前記階調表示信号を生成し、前記データ電極駆動部は、各前記サブ表示期間毎に、前記階調表示信号に基づいて前記表示セルに発光または非発光の何れかを生じさせるように前記データ信号電圧を発生する、
ことを特徴とする階調表示制御装置。
【請求項２】
請求項１記載の階調表示制御装置において、前記階調情報生成回路は、前記階調表示信号として、高レベル信号と低レベル信号との組合せからなるシリアル信号を生成し、当該高レベル信号が前記表示セルの発光状態または非発光状態の一方を規定し、当該低レベル信号が前記発光状態または前記非発光状態の他方を規定する、階調表示制御装置。
【請求項３】
請求項２記載の階調表示制御装置において、前記データ電極駆動部は、
前記サブ表示期間毎に、前記階調情報生成回路からシリアルに入力する前記階調表示信号を複数段でラッチするレジスタ回路と、
前記レジスタ回路の各段でラッチされた信号レベルに応じて、前記各段に対応する前記データ電極に印加すべき前記データ信号電圧を発生する出力回路と、
を備える、階調表示制御装置。
【請求項４】
請求項１〜請求項３の何れか１項に記載の階調表示制御装置において、前記階調情報生成回路は、
外部から与えられる階調値を、前記サブ表示期間が経過する度に増加または減少させることで比較値を算出する演算回路と、
前記比較値と所定の基準値との大小関係に応じて前記表示セルの発光状態または非発光状態を示す前記階調表示信号を生成する比較器と、
を備える、階調表示制御装置。
【請求項５】
請求項４記載の階調表示制御装置において、前記演算回路は、
前記サブ表示期間が経過する度に計数値を増加または減少させ、前記基本表示期間の更新に合わせて前記計数値をリセットするカウンタと、
外部から与えられる前記階調値に対して前記計数値を減算または加算することで前記比較値を算出する演算器と、を備える、階調表示制御装置。
【請求項６】
請求項１〜請求項３の何れか１項に記載の階調表示制御装置において、前記階調情報生成回路は、
前記基本表示期間毎に外部から与えられる階調値を保持するレジスタと、
前記レジスタで保持される値と所定の基準値との大小関係に応じて前記表示セルの発光状態または非発光状態を示す前記階調表示信号を生成する比較器と、
前記比較器から前記発光状態を示す前記階調表示信号が出力された場合にのみ前記レジスタに保持される値を減少させる減算回路と、
を備える、階調表示制御装置。
【請求項７】
請求項６記載の階調表示制御装置において、
前記比較器は、前記レジスタで保持される値がゼロ以上の前記基準値を超えるときに前記発光状態または前記非発光状態の一方を示す前記階調表示信号を生成し、
前記減算回路は、前記比較器から、前記発光状態または前記非発光状態の他方を示す前記階調表示信号が出力された場合には前記レジスタに保持される値を減少させない機能を有する、階調表示制御装置。
【請求項８】
請求項１〜請求項７の何れか１項に記載の階調表示制御装置において、
前記複数本のデータ電極は複数の群に類別されており、
前記データ電極駆動部は、前記データ電極を各前記群毎に独立して駆動する複数の駆動回路から構成される、階調表示制御装置。
【請求項９】
請求項１〜請求項８の何れか１項に記載の多階調表示装置を備えたフラットパネル表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、画像の多階調表示を実現する技術に関する。
【０００２】
【従来の技術】
一般に、フラットパネル表示装置としては、液晶ディスプレイパネル、ＰＤＰ（プラズマディスプレイパネル）、有機ＥＬパネル（ｏｒｇａｎｉｃ  ＥｌｅｃｔｒｏＬｕｍｉｎｅｓｃｅｎｃｅ  ｐａｎｅｌ）、電界放出型素子（ＦＥＤ；ｆｉｅｌｄ  ｅｍｉｓｓｉｏｎ  ｄｅｖｉｃｅ）を用いたＦＥＤパネルなどが知られている。この種のフラットパネル表示装置において、多階調表示を実現する代表的な技術としては、振幅変調方式（電圧変調方式）とパルス幅変調方式とが知られている。振幅変調方式では、表示データの階調値に応じて、表示セルに印加する電圧パルスの振幅（波高）を変調することによって発光輝度が制御される。また、パルス幅変調方式では、表示セルに印加する電圧パルスの振幅を略一定に維持し、表示データの階調値に応じて、その電圧パルスのパルス幅（パルスの立上り時から立下り時迄の期間）を多段階に変調することによって発光輝度が制御される。これら振幅変調方式及びパルス幅変調方式の技術は、例えば特許文献１（特開２００１−２５０４７２号公報）に開示されている。
【０００３】
【特許文献１】
特開２００１−２５０４７２号公報（
【０００４】〜
【０００５】，第２５図）
【０００６】
【発明が解決しようとする課題】
しかしながら、振幅変調方式及びパルス幅変調方式を採用した場合、階調度が高くなるほどに制御回路の構成が複雑化する。この結果、フラットパネル表示装置の生産上の不良や故障が起こり易く、その製造コストが上昇し易い。
【０００７】
このような状況に鑑みて本発明の目的は、比較的簡易な回路構成で多階調表示を実現する低コストの階調表示制御装置及びフラットパネル表示装置を提供する点にある。
【０００８】
【課題を解決するための手段】
前記目的を達成するため、本発明に係る階調表示制御装置は、基板上に所定間隔で線状に形成された複数本の走査電極と、前記複数本の走査電極と隔絶して交差するように所定間隔で線状に形成された複数本のデータ電極と、前記走査電極と前記データ電極との交点において前記走査電極と前記データ電極との間の電位差に応じて発光または非発光する表示セルと、を有する表示パネルに多階調データを表示させる階調表示制御装置であって、各前記走査電極に走査信号電圧を印加する走査電極駆動部と、入力する階調表示信号に基づいて前記データ電極にデータ信号電圧を印加するデータ電極駆動部と、前記階調表示信号を生成して前記データ電極駆動部に供給する階調情報生成回路と、を備え、前記多階調データを表示する基本表示期間は、各々が予め定められた単位時間幅を有する一連のサブ表示期間で構成され、前記階調情報生成回路は、各前記サブ表示期間毎に、各前記データ電極に対応する前記表示セルの発光状態または非発光状態を示す前記階調表示信号を生成し、前記データ電極駆動部は、各前記サブ表示期間毎に、前記階調表示信号に基づいて前記表示セルに発光または非発光の何れかを生じさせるように前記データ信号電圧を発生することを特徴としている。
【０００９】
また、本発明に係るフラットパネル表示装置は、前記階調表示制御装置を備えることを特徴とするものである。
【００１０】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて説明する。
【００１１】
＜実施の形態１＞
図１は、本発明の実施の形態１に係るフラットパネル表示装置１の構成を概略的に示すブロック図である。このフラットパネル表示装置１は、２次元画像の多階調データを表示する表示パネル２、走査電極駆動部３、データ電極駆動部４及び信号制御部５を備えて構成されている。また表示パネル２における多階調データの表示を制御する階調表示制御装置は、走査電極駆動部３、データ電極駆動部４及び信号制御部５で構成される。
【００１２】
表示パネル２においては、平面状の基板上にＮ本（Ｎ：３以上の整数）のデータ電極Ｄ０，Ｄ１，…，ＤＮ−１が所定間隔をもって線状に形成されており、データ電極駆動部４と電気的に接続されている。また、これらデータ電極Ｄ０，Ｄ１，…，ＤＮ−１と隔絶して交差するように前記基板上にＮ本の走査電極Ｓ０，Ｓ１，…，ＳＮ−１が所定間隔をもって線状に形成され、走査電極駆動部３と電気的に接続されている。また、これらデータ電極Ｄ０，Ｄ１，…，ＤＮ−１と走査電極Ｓ０，Ｓ１，…，ＳＮ−１との交点近傍にはそれぞれ、表示セル８，８，…，８が配置されている。表示セル８，８，…，８はそれぞれ、１画素の画像データを表示するため、このフラットパネル表示装置１は、垂直方向及び水平方向にＮ×Ｎ画素の解像度を有する。
【００１３】
なお、本実施の形態では、１個の表示セル８が１画素の多階調データを表示するが、この代わりに、カラー表示や面積階調表示などを実現するために、複数個の表示セル８，…，８の組で１画素を構成してもよい。また本実施の形態では、水平画素数と垂直画素数とが同一であるが、本発明ではこれに限らず、垂直画素数と水平画素数とをそれぞれ任意のものに設定してもよい。
【００１４】
走査電極駆動部３は、信号制御部５から供給される制御信号ＳＣに応じて、走査電極Ｓ０，Ｓ１，…，ＳＮ−１の中から、選択した走査電極に電位Ｖ１の走査信号電圧を印加する一方、非選択の走査電極には電位Ｖ０（Ｖ０≦Ｖ１）の走査信号電圧を印加する。またデータ電極駆動部４は、データ電極Ｄ０，Ｄ１，…，ＤＮ−１の各々に、電位Ｖ０及び電位Ｖ２（Ｖ０≧Ｖ２）のうち何れか一方のデータ信号電圧を印加する。よって、走査電極とデータ電極との間の電位差としては、ゼロ，Ｖ０−Ｖ２，Ｖ１−Ｖ０及びＶ１−Ｖ２の４種類の電位差が存在することになる。本実施の形態では、両電極間に電位差Ｖ１−Ｖ２が印加される場合に表示セル８が発光し、それ以外の電位差が印加される場合には表示セル８が非発光となるように、電位Ｖ０，Ｖ１及びＶ２が設定される。
【００１５】
また信号制御部５は、外部入力の画像信号ＤＤと制御信号ＣＴＬとを用いて、クロック信号ＣＬＫ、ストローブ信号ＳＴＢ及び階調表示信号ＤＩＮを所定のタイミングでレジスタ回路７に出力する。また信号制御部５は、１ビットの階調表示信号ＤＩＮを生成する階調情報生成回路１０を搭載している。
【００１６】
階調表示信号ＤＩＮは、高レベル信号と低レベル信号との組合せからなる１ビットのシリアル信号である。なお、この明細書では、「高レベル」とは信号電圧が所定の閾値電圧よりも高い状態を意味し、「低レベル」とは信号電圧が所定の閾値電圧よりも低い状態を意味することとする。後述するように、高レベル信号が表示セル８の発光状態を規定し、低レベル信号が表示セル８の非発光状態を規定する。なお、この代わりに、高レベル信号が表示セル８の非発光状態を規定し、低レベル信号が表示セル８の発光状態を規定するようにシステムを変更しても構わない。
【００１７】
またデータ電極駆動部４は、出力回路６及びレジスタ回路７を備えている。レジスタ回路７は、直列接続されたＮ個のフリップ・フロップからなるＮ段のシフトレジスタ（図示せず）とＮビットのラッチ回路（図示せず）とを備えている。前記シフトレジスタは、クロック信号ＣＬＫの立上りエッジのタイミングで、シリアルに入力する１ビットの階調表示信号ＤＩＮを順次シフトさせ、Ｎ個の信号レベルを並列に保持する。また前記ラッチ回路は、前記シフトレジスタにおける各段のフリップ・フロップが出力した１ビット信号ＤＩ０，ＤＩ１，…，ＤＩＮ−１を保持（ラッチ）し、ストローブ信号ＳＴＢの信号レベルに応じて、保持した１ビット信号ＤＩ０，ＤＩ１，…，ＤＩＮ−１を出力回路６に並列に出力する。
【００１８】
そして出力回路６は、レジスタ回路７から並列に入力する１ビット信号ＤＩ０，ＤＩ１，…，ＤＩＮ−１の信号レベルの組合せに基づいて、データ電極Ｄ０，Ｄ１，…，ＤＮ−１の各々に、電位Ｖ０または電位Ｖ２のうち何れか一方のデータ信号電圧を印加する。具体的には、１ビット信号ＤＩ０，ＤＩ１，…，ＤＩＮ−１は、それぞれ、データ電極Ｄ０，Ｄ１，…，ＤＮ−１に対応しており、１ビット信号ＤＩｋ（ｋ＝０〜Ｎ−１）が高レベル状態にある期間には、この１ビット信号ＤＩｋに対応するデータ電極Ｄｋに電位Ｖ２のデータ信号電圧が印加され、１ビット信号ＤＩｋ（ｋ＝０〜Ｎ−１）が低レベル状態にある期間には、この１ビット信号ＤＩｋに対応するデータ電極Ｄｋに電位Ｖ０のデータ信号電圧が印加される。このように、電位Ｖ１の選択された走査電極に沿って配列する表示セル８，…，８の各々に発光または非発光の何れかを発生させることができる。
【００１９】
以上の構成を有するフラットパネル表示装置１の動作例を以下に説明する。以下、説明の便宜上、４×４画素の解像度を有する表示パネル２を例に挙げて説明する。図２は、４×４画素の解像度を有する表示パネル２を備えたフラットパネル表示装置１の構成を概略的に示すブロック図である。
【００２０】
いま、表示パネル２の走査電極Ｓ０上の４個の表示セル８０，８１、８２，８３について、図面左端から右端にかけて順番に、４階調レベル、６階調レベル、１階調レベル及び８階調レベルの表示が行われるものとする。図３は、データ電極駆動部４における各種の信号波形を示すタイミングチャートである。
【００２１】
図３に示すように、１フレームを表示する期間は、複数のサブ表示期間…，Ｔａ，Ｔｂ，…，Ｔｉ，…に区分されている。サブ表示期間Ｔａ，…はそれぞれ、１階調レベルの発光時間に相当する単位時間幅を有する。本実施の形態では、全てのサブ表示期間Ｔａ，…が持つ単位時間幅は同じである。さらに、各画素の多階調データを表示する期間（以下、基本表示期間と呼ぶ。）は、一連のサブ表示期間Ｔｂ，Ｔｃ，…，Ｔｉで構成される。本動作例では、８階調表示を実現するため、基本表示期間は、８つのサブ表示期間によって構成される。
【００２２】
階調情報生成回路１０（図２）は、各サブ表示期間毎に、高レベル信号と低レベル信号との組合せからなるシリアル信号を生成しレジスタ回路７に出力する。図３に示すサブ表示期間Ｔａでは、階調情報生成回路１０は、クロック信号ＣＬＫと同期する階調表示信号ＤＩＮをレジスタ回路７に出力する。階調表示信号ＤＩＮは、４つの高レベル信号３ａ，２ａ，１ａ，０ａからなる１ビットのシリアル信号で構成されている。またレジスタ回路７の４段のシフトレジスタ（図示せず）は４つの高レベル信号３ａ，２ａ，１ａ，０ａを並列に保持する。
【００２３】
次のサブ表示期間Ｔｂでは、レジスタ回路７の４ビット・ラッチ回路（図示せず）は、前記シフトレジスタから並列に出力された４つの高レベル信号ＤＩ０，ＤＩ１，ＤＩ２，ＤＩ３を保持し、当該サブ表示期間Ｔｂの間、これら高レベル信号ＤＩ０，ＤＩ１，ＤＩ２，ＤＩ３を出力回路６へパラレルに且つ継続的に出力し続ける。高レベル信号ＤＩ０，ＤＩ１，ＤＩ２，ＤＩ３はそれぞれ、データ電極Ｄ０，Ｄ１，Ｄ２，Ｄ３と対応しており、出力回路６は、高レベル信号ＤＩ０，ＤＩ１，ＤＩ２，ＤＩ３に対応する電位Ｖ２のデータ信号電圧ＤＳ０，ＤＳ１，ＤＳ２，ＤＳ３をそれぞれ、データ電極Ｄ０，Ｄ１，Ｄ２，Ｄ３に印加する。
【００２４】
走査電極駆動部３が走査電極Ｓ０を選択する期間、図３に示すように走査信号電圧ＳＳ０は、電位Ｖ１に維持されている。またこのとき、データ信号電圧ＤＳ０，ＤＳ１，ＤＳ２，ＤＳ３は何れも、電位Ｖ２に維持される。この結果、走査電極Ｓ０上の表示セル８０，８１、８２，８３はそれぞれ、サブ表示期間Ｔｂの間、１階調レベルに相当する輝度で発光する。
【００２５】
他方、サブ表示期間Ｔｂにおいて、レジスタ回路７の前記シフトレジスタは、階調情報生成回路１０から供給された階調表示信号ＤＩＮを並列に保持する。このとき、階調表示信号ＤＩＮは、高レベル信号３ｂ，１ｂ，０ｂと低レベル信号２ｂとの組合せからなる。
【００２６】
次のサブ表示期間Ｔｃでは、レジスタ回路７の４ビット・ラッチ回路は、前記シフトレジスタからパラレルに出力された信号ＤＩ０，ＤＩ１，ＤＩ２，ＤＩ３を保持し、当該サブ表示期間Ｔｃの間、これら信号ＤＩ０，ＤＩ１，ＤＩ２，ＤＩ３を出力回路６へパラレルに且つ継続的に出力し続ける。また出力回路６は、信号ＤＩ０，ＤＩ１，ＤＩ２，ＤＩ３の信号レベルに対応する電位Ｖ０または電位Ｖ２のデータ信号電圧ＤＳ０，ＤＳ１，ＤＳ２，ＤＳ３をそれぞれ、データ電極Ｄ０，Ｄ１，Ｄ２，Ｄ３に印加する。したがって、図３に示すように走査電極駆動部３が走査電極Ｓ０を選択する期間、第１のデータ信号電圧ＤＳ０は電位Ｖ２に維持され、第２のデータ信号電圧ＤＳ１は電位Ｖ２に維持され、第３のデータ信号電圧ＤＳ２は電位Ｖ０に維持され、第４のデータ信号電圧ＤＳ３は電位Ｖ２に維持される。この結果、表示セル８０，８１，８３は発光し、表示セル８２は発光しないこととなる。
【００２７】
続くサブ表示期間Ｔｄ〜Ｔｉの各々において、上記サブ表示期間Ｔｂ，Ｔｃの場合と同様の処理が繰り返し実行され、表示セル８０，８１，８２，８３はそれぞれ、各サブ表示期間で発光または非発光の何れかの状態をとるように制御される。
【００２８】
このような動作の結果、図３に示すデータ信号電圧ＤＩ０〜ＤＩ３の波形をみれば分かる通り、基本表示期間を構成するサブ表示期間Ｔｂ〜Ｔｉにおいて、第１の表示セル８０は、４つのサブ表示期間Ｔｂ〜Ｔｅで発光、すなわち合計４階調レベルの輝度で発光し、第２の表示セル８１は、６つのサブ表示期間Ｔｂ〜Ｔｇで発光、すなわち合計６階調レベルの輝度で発光し、第３の表示セル８２は、単一のサブ表示期間Ｔｂで発光、すなわち合計１階調レベルの輝度で発光し、第４の表示セル８３は、８つのサブ表示期間Ｔｂ〜Ｔｉで発光、すなわち、合計８階調レベルの輝度で発光することになる。
【００２９】
このように、上記フラットパネル表示装置１及びその階調表示制御装置によれば、表示セル８，８，…は、各サブ表示期間毎に、発光または非発光の何れかの状態をとるように制御されるため、表示セル８，…の基本表示期間中に占める発光時間または非発光時間を制御することで発光輝度を制御でき、多階調表示が可能となる。したがって、従来の振幅変調方式のように各データ信号電圧の振幅を変調したり、従来のパルス幅変調方式のように各データ信号電圧のパルス幅を変調したりする複雑な回路を必要とせず、回路構成の小規模化が可能であるため、故障や生産上の不良の発生を低減させ得る安価なフラットパネル表示装置を提供できる。
【００３０】
なお、本実施の形態１では、例えばサブ表示期間Ｔａにおいて、階調表示信号ＤＩＮは、時間軸上、１ビット信号３ａ，２ａ，１ａ，０ａの順番で配列している。この配列は、表示パネル２上の右方から左方の表示セル８３，８２，８１，８０の順番に対応しているが、この代わりに、表示パネル２上の左方から右方の表示セル８０，８１，８２，８３の順番に合わせて、階調表示信号ＤＩＮの中の１ビット信号の配列を構成しても本発明と同様の効果が得られる。例えばサブ表示期間Ｔａにおいて、階調表示信号ＤＩＮが、時間軸上、１ビット信号０ａ，１ａ，２ａ，３ａの順番で配列されてもよい。
【００３１】
また、本実施の形態１では、データ電極駆動部４は出力回路６とレジスタ回路７とで構成されるが、この代わりに、レジスタ回路７を信号制御部５に含め、データ電極駆動部４を出力回路６のみで構成しても本発明と同様の効果が得られる。
【００３２】
＜実施の形態２＞
次に、本発明の実施の形態２に係るフラットパネル表示装置を説明する。本実施の形態２に係るフラットパネル表示装置１は図２に示した構成を有し、図４に示す階調情報生成回路１０を備えている。この階調情報生成回路１０は、ラインレジスタ１９、セレクタ２４、加算回路（演算回路）２８及び比較器２７を備えて構成される。
【００３３】
階調情報生成回路１０の外部入力端子Ｐ０，Ｐ１，Ｐ２，Ｐ３にはそれぞれ、階調信号ＤＴ０，ＤＴ１、ＤＴ２，ＤＴ３が供給される。これら階調信号ＤＴ０，ＤＴ１、ＤＴ２，ＤＴ３はそれぞれ、データ電極Ｄ０，Ｄ１，Ｄ２，Ｄ３に対応しており、階調度を表現できるビット長を有する。本実施の形態の場合、階調度は８であるから、各階調信号は３ビット長を持つ。
【００３４】
ラインレジスタ１９は、システムクロック（図示せず）と同期して入力信号をラッチする４個のレジスタ（Ｄラッチ）２０，２１，２２，２３を備えており、レジスタ２０〜２３はそれぞれ、外部入力端子Ｐ０〜Ｐ３を介して入力した階調信号ＤＴ０，ＤＴ１，ＤＴ２，ＤＴ３をラッチしてセレクタ２４へ出力する。
【００３５】
セレクタ２４は、４本の階調信号ＤＴ０〜ＤＴ３がそれぞれ入力する入力端１ｉ，２ｉ，３ｉ，４ｉを備えており、外部入力端子Ｐ４を介して入力する切換制御信号ＳＷの値に応じて４個の入力端１ｉ，２ｉ，３ｉ，４ｉの中の何れかを選択する。またセレクタ２４は、入力端１ｉ，２ｉ，３ｉ，４ｉを順番に選択するように制御される。
【００３６】
また加算回路２８はカウンタ２６と減算器（演算器）２５とを備える。カウンタ２６は、外部入力端子Ｐ５からストローブ信号ＳＴＢのパルスが入力する度に計数値を増加させ、その計数値を示す信号を減算器２５に供給している。その計数値は、外部入力端子Ｐ６から入力するリセット信号ＲＳの立下りエッジのタイミングでリセットされる。本実施の形態では、計数値は、ストローブ信号ＳＴＢのパルスが入力する度に「１」だけ増加し、リセット直後の計数値は「０」である。減算器２５は、セレクタ２４の出力信号値からカウンタ２６の出力信号値である計数値を減算することで比較信号を算出して比較器２７に出力する。よって比較信号は、階調信号ＤＴ０〜ＤＴ３の値（階調値）から計数値を引いた値を持つ。
【００３７】
そして比較器２７は、減算器２５から入力する比較信号の値（比較値）と基準値との大小関係に応じて高レベル信号或いは低レベル信号を出力する。この比較器２７の出力信号が階調表示信号ＤＩＮであり、外部出力端子Ｐ７を介して上記データ電極駆動部４に供給される。本実施の形態では、基準値はゼロに設定されており、比較器２７は、比較値が正となる期間に高レベル信号を出力し、比較値がゼロまたは負となる期間に低レベル信号を出力する。
【００３８】
以上の構成を有する階調情報生成回路１０の動作例を以下に説明する。本動作例では、階調情報生成回路１０は、図３に示す波形を持つ階調表示信号ＤＩＮを生成する。図５及び図６は、階調情報生成回路１０における各種の信号波形を示すタイミングチャートである。図５に示す信号波形の右端と、図６に示す信号波形の左端とは一部重複して連続する。
【００３９】
サブ表示期間Ｔａ〜Ｔｈの周期において、ラインレジスタ１９のレジスタ２０〜２３はそれぞれ、「４」，「６」，「１」及び「８」の階調値を持つ階調信号ＤＴ０〜ＤＴ３をラッチして継続的にセレクタ２４に供給している。図５及び図６に示すようにレジスタ２０〜２３は、リセット信号ＲＳの立上りエッジで次の周期の階調信号ＤＴ０〜ＤＴ３をラッチするように制御される。
【００４０】
またセレクタ２４は、クロック信号ＣＬＫと同期して４個の入力端４ｉ，３ｉ，２ｉ，１ｉを順番に選択し、選択した端子への入力信号を加算回路２８に出力する。具体的には、セレクタ２４は、各サブ表示期間毎に、４個の入力端４ｉ，３ｉ，２ｉ，１ｉをこの順番で選択する。この結果、セレクタ２４の出力信号は、図５及び図６に示すように各サブ表示期間毎に、「８」，「１」，「６」及び「４」の階調値を持つ選択信号を繰り返し加算回路２８に出力する。ただし、各サブ表示期間で「４」の階調値を持つ選択信号を出力した後、次のサブ表示期間に至る迄、セレクタ２４はゼロ値を持つ選択信号を出力する。
【００４１】
またカウンタ２６は、サブ表示期間Ｔａ〜Ｔｈにおいて、初期値「０」を起点としてストローブ信号ＳＴＢのパルスが入力する度に計数値を「１」だけ増加させ、リセット信号ＲＳの立下りエッジで計数値を初期値「０」にリセットする。この結果、カウンタ２６は、サブ表示期間が経過する度に計数値を「０」，「１」，「２」，…，「７」のように増加させる。
【００４２】
先ず、サブ表示期間Ｔａでは、減算器２５の一方のプラス側端子には、セレクタ２４から、「８」，「１」，「６」，「４」及び「０」の階調値を持つ信号が順番に入力し、他方のマイナス側端子には、カウンタ２６から「０」の計数値を持つ信号が供給される。よって減算器２５は、クロック信号ＣＬＫと同期して「８」，「１」，「６」，「４」及び「０」の比較値を持つ信号を比較器２７に順次出力する。したがって、図５の階調表示信号ＤＩＮに示すように、比較器２７は、「８」，「１」，「６」，「４」の正の比較値が入力する期間中は高レベル信号を出力し、「０」の比較値が入力する期間中は低レベル信号を出力する。
【００４３】
次のサブ表示期間Ｔｂでは、減算器２５の一方のプラス側端子には、セレクタ２４から、「８」，「１」，「６」，「４」及び「０」の階調値を持つ信号が順番に入力し、他方のマイナス側端子には、カウンタ２６から「１」の計数値を持つ信号が供給される。よって減算器２５は、クロック信号ＣＬＫと同期して「７」，「０」，「５」，「３」及び「−１」の比較値を持つ信号を比較器２７に順次出力する。したがって、図５の階調表示信号ＤＩＮに示すように、比較器２７は、「７」，「５」及び「３」の正の比較値が入力する期間中は高レベル信号を出力し、「０」及び「−１」の比較値が入力する期間中は低レベル信号を出力する。
【００４４】
続くサブ表示期間Ｔｃ〜Ｔｈの各々において、上記サブ表示期間Ｔａ，Ｔｂの場合と同様の処理が繰り返し実行される。この結果、階調情報生成回路１０は、図５及び図６に示す階調表示信号ＤＩＮを生成し、表示パネル２の走査電極Ｓ０上の４個の表示セル８０，８１、８２，８３にそれぞれ、４階調レベル、６階調レベル、１階調レベル及び８階調レベルの多階調表示を行わせることができる。
【００４５】
上記した階調情報生成回路１０は、４本のデータ電極Ｄ０〜Ｄ３を有する表示パネル２に対応した回路であるが、一般にＮ本（Ｎは５以上の整数）のデータ電極Ｄ０〜ＤＮ−１を有する表示パネル２（図１）に対応した回路へ拡張することは当業者にとって容易に可能である。かかる場合、上記ラインレジスタ１９は４個のレジスタ２０〜２３の代わりにＮ個のレジスタを有し、上記セレクタ２４は４個の入力端１ｉ〜４ｉの代わりにＮ個の入力端を選択する機能を有することとなる。また、上記の例では、８階調表示を実現する構成について説明したが、一般にＭ階調（Ｍは９以上の整数）表示を実現する構成に拡張することも当業者にとっては容易に可能である。
【００４６】
このように本実施の形態２によれば、データ電極Ｄ０〜ＤＮ−１の本数が多い大画面あるいは高精細の表示パネル２に対しても、小規模な回路構成の階調情報生成回路１０を提供できる。したがって、安価で、故障や生産上の不良の発生率が低いフラットパネル表示装置１及びその階調表示制御装置を提供することができる。
【００４７】
なお、上記加算回路２８は、階調値から、順次増加する計数値を減算することで比較値を算出したが、この代わりに、本実施の形態１の変形例として、階調値から、順次減少する計数値を加算する構成を採用してもよい。かかる場合、計数値の初期値を「０」に設定し、ストローブ信号ＳＴＢのパルス入力の度に計数値を「１」だけ減少させる。また別の変形例として、階調値に順次増加する計数値を加算する構成を採用してもよい。かかる場合は、計数値の初期値を「−７」に設定し、ストローブ信号ＳＴＢのパルス入力の度に計数値を「１」だけ増加させる。さらに別の変形例として、階調値から、順次減少する計数値を減算する構成を採用してもよい。かかる場合は、計数値の初期値を「７」に設定し、ストローブ信号ＳＴＢのパルス入力の度に計数値を「１」だけ減少させる。以上の３種類の変形例によって、上記加算回路２８が算出する比較値と同じ値を得ることが可能である。
【００４８】
＜実施の形態３＞
次に、本発明の実施の形態３に係るフラットパネル表示装置を説明する。本実施の形態３に係るフラットパネル表示装置１は図２に示した構成を有し、図７に示す階調情報生成回路１０を備えている。この階調情報生成回路１０は、４個のセレクタ３０，３１，３２，３３、ラインレジスタ３９、選択回路３４、減算回路３７及び比較器３８を備えて構成される。
【００４９】
この階調情報生成回路１０の外部入力端子Ｐ１，Ｐ２，Ｐ３，Ｐ４にはそれぞれ、３ビット長の階調信号ＤＴ０，ＤＴ１、ＤＴ２，ＤＴ３が供給される。上記実施の形態２で説明したように、これら階調信号ＤＴ０，ＤＴ１、ＤＴ２，ＤＴ３はそれぞれ、データ電極Ｄ０，Ｄ１，Ｄ２，Ｄ３に対応しており、階調度を表現できるビット長を有する。ここで、階調信号ＤＴ０，ＤＴ１、ＤＴ２，ＤＴ３の値（階調値）はそれぞれ、Ｄ（０），Ｄ（１），Ｄ（２），Ｄ（３）で表現するものとする。
【００５０】
第１セレクタ３０〜第４セレクタ３３はそれぞれ３個の入力端を有しており、外部入力端子Ｐ０を介して入力する切換制御信号ＳＷＡの値に応じて、３個の入力端の中から何れかを選択し、選択した入力端に入力する信号をラインレジスタ３９に出力する。すなわち、第１セレクタ３０は、切換制御信号ＳＷＡから分岐した制御信号ＳＷ０の値に応じて入力端１ｍ，２ｍ，３ｍの何れかを選択し、第２セレクタ３１は、切換制御信号ＳＷＡから分岐した制御信号ＳＷ１の値に応じて、入力端１ｎ，２ｎ，３ｎの何れかを選択し、第３セレクタ３２は、切換制御信号ＳＷＡから分岐した制御信号ＳＷ２の値に応じて、入力端１ｐ，２ｐ，３ｐの何れかを選択し、第４セレクタ３３は、切換制御信号ＳＷＡから分岐した制御信号ＳＷ３の値に応じて、入力端１ｑ，２ｑ，３ｑの何れかを選択する。
【００５１】
また第１セレクタ３０の入力端３ｍが外部入力端子Ｐ１と接続され、第２セレクタ３１の入力端３ｎが外部入力端子Ｐ２と接続され、第３セレクタ３２の入力端３ｐが外部入力端子Ｐ３と接続され、第４セレクタ３３の入力端３ｑが外部入力端子Ｐ４と接続されている。
【００５２】
またラインレジスタ３９は、システムクロック（図示せず）と同期して入力信号をラッチする４個のレジスタ（Ｄラッチ）４０，４１，４２，４３を備えている。第１セレクタ３０とレジスタ４０の組、第２セレクタ３１とレジスタ４１の組、第３セレクタ３２とレジスタ４２の組、及び第４セレクタ３３とレジスタ４３の組はそれぞれ、データ電極Ｄ０，Ｄ１，Ｄ２，Ｄ３に対応している。また第１セレクタ３０〜第４セレクタ３３の出力信号はそれぞれ、レジスタ４０，４１，４２，４３でラッチされ、選択回路３４に出力される。
【００５３】
またレジスタ４０，４１，４２，４３の出力信号はそれぞれ、第１セレクタ３０〜第４セレクタ３３に帰還する。第１セレクタ３０に帰還したレジスタ４０の出力信号は入力端１ｍに入力させられている。また、第２セレクタ３１に帰還したレジスタ４１の出力信号は入力端１ｎに、第３セレクタ３２に帰還したレジスタ４２の出力信号は入力端１ｐに、第４セレクタ３３に帰還したレジスタ４３の出力信号は入力端１ｑにそれぞれ入力させられている。
【００５４】
また選択回路３４は、４個の入力端１ｉ，２ｉ，３ｉ，４ｉを備えており、外部入力端子Ｐ５を介して入力した切換制御信号ＳＷＢの値に応じて何れか１の入力端を選択する。また選択回路３４はゲート回路（ＡＮＤ型回路）３６を有し、選択された入力端への入力信号はゲート回路３６に出力される。そしてゲート回路３６は、外部入力端子Ｐ６を介して入力したマスク信号ＭＳＫが低レベルとなる期間に限って、選択した入力端からの信号を出力し、マスク信号ＭＳＫが高レベルとなる期間には信号出力をマスクする（信号レベルを強制的に低レベルにする）。
【００５５】
選択回路３４からマスクされずに出力された選択信号ＡＤは、減算回路３７と比較器３８とに供給される。比較器３８は、選択信号ＡＤの値が基準値（ゼロ値）を超える期間には高レベル信号を出力し、当該値が基準値である期間には低レベル信号を出力する機能を持つ。この比較器３８から出力される１ビット信号が階調表示信号ＤＩＮとなり、外部出力端子Ｐ７を介して上記データ電極駆動部４に供給される。
【００５６】
また減算回路３７は、比較器３８から供給された信号が高レベルとなる期間に限って、選択信号ＡＤの値から所定値（＝１）を減算することで中間信号ＥＤを生成し、第１セレクタ３０〜第４セレクタ３３に供給する。また比較器３８から供給された信号が低レベルとなる期間は、減算回路３７は、選択信号ＡＤの値から所定値を減算する処理を実行せず、入力信号をそのまま出力する。この減算回路３７から伝達した中間信号ＥＤは、第１セレクタ３０の入力端２ｍ、第２セレクタ３１の入力端２ｎ、第３セレクタ３２の入力端２ｐ、及び第４セレクタ３３の入力端２ｑに入力させられる。
【００５７】
以上の構成を有する階調情報生成回路１０の動作例を以下に説明する。本動作例では、階調情報生成回路１０は、図３に示す波形を持つ階調表示信号ＤＩＮを生成する。図８及び図９は、階調情報生成回路１０における各種の信号波形を示すタイミングチャートである。図８に示す信号波形の右端と図９に示す信号波形の左端とは一部重複して連続する。
【００５８】
図８及び図９に示すように、説明の便宜上、システムクロック（図示せず）の周期と同期するタイミング番号０，１，２，…が設定されている。タイミング番号０以前の期間において、第１セレクタ３０〜第４セレクタ３３はそれぞれ、切換制御信号ＳＷ０〜ＳＷ３により入力端３ｍ，３ｎ，３ｐ，３ｑを選択する。これにより、第１セレクタ３０〜第４セレクタ３３はそれぞれ、階調信号ＤＴ０〜ＤＴ３をレジスタ４０〜４３に出力する。そしてレジスタ４０〜４３はそれぞれ、Ｄ（０）（＝４），Ｄ（１）（＝６），Ｄ（２）（＝１）及びＤ（３）（＝８）の階調値を持つ階調信号ＤＴ０〜ＤＴ３をラッチする。次いで、第１セレクタ３０〜第４セレクタ３３はそれぞれ、切換制御信号ＳＷ０〜ＳＷ３により入力端１ｍ，１ｎ，１ｐ，１ｑを選択して待機する。図８及び図９に示す階調信号ＤＴ０〜ＤＴ３は、レジスタ４０〜４３に格納された信号を示している。
【００５９】
選択回路３４は、サブ表示期間毎にタイミング番号の更新に合わせて、４個の入力端４ｉ，３ｉ，２ｉ，１ｉの選択をこの順番で切り換えるように制御される。
【００６０】
先ず、サブ表示期間Ｔａにおいて、タイミング番号０の期間では、選択回路３４は入力端子４ｉを選択し、この入力端４ｉから伝達した選択信号ＡＤを減算回路３７と比較器３８とに出力する。比較器３８は、非ゼロの値（＝Ｄ（３）＝８）を持つ選択信号ＡＤに対応する高レベルの階調表示信号ＤＩＮを出力する。そして減算回路３７は、比較器３８から供給された高レベル信号に応じて、選択信号ＡＤの値から「１」を減算することで中間値（＝Ｄ（３）−１）を持つ中間信号ＥＤを生成し出力する。同時に、第４セレクタ３３は、切換制御信号ＳＷ３を受けて入力端２ｑを選択し、減算回路３７から伝達した中間信号ＥＤの値をレジスタ４３に格納させるべく準備する。
【００６１】
次のタイミング番号１の期間では、レジスタ４３は、第４セレクタ３３から入力していた中間信号ＥＤをラッチし、Ｄ（３）−１（＝７）の中間値を格納する。その後、第４セレクタ３３は入力端１ｑに接続を切り換える。また選択回路３４は入力端３ｉを選択し、この入力端３ｉから伝達した選択信号ＡＤを減算回路３７と比較器３８とに出力する。比較器３８は、非ゼロの値（＝Ｄ（２）＝１）を持つ選択信号ＡＤに対応する高レベルの階調表示信号ＤＩＮを出力する。そして減算回路３７は、比較器３８から供給された高レベル信号に対応して、選択信号ＡＤの値から「１」を減算することで中間値（＝Ｄ（２）−１＝０）を持つ中間信号ＥＤを生成し出力する。同時に、第３セレクタ３２は、切換制御信号ＳＷ２を受けて入力端２ｐを選択し、減算回路３７から伝達した中間信号ＥＤの値をレジスタ４２に格納させるべく準備する。
【００６２】
次のタイミング番号２の期間では、レジスタ４２は、第３セレクタ３２から入力していた中間信号ＥＤをラッチし、Ｄ（２）−１（＝０）の中間値を格納する。その後、第３セレクタ３２は入力端１ｐに接続を切り換える。また選択回路３４は入力端２ｉを選択し、この入力端２ｉから伝達した選択信号ＡＤを減算回路３７と比較器３８とに出力する。比較器３８は、非ゼロの値（＝Ｄ（１）＝６）を持つ選択信号ＡＤに対応する高レベルの階調表示信号ＤＩＮを出力する。そして減算回路３７は、比較器３８から供給された高レベル信号に対応して、選択信号ＡＤの値から「１」を減算することで中間値（＝Ｄ（１）−１＝５）を持つ中間信号ＥＤを生成し出力する。同時に、第２セレクタ３１は、切換制御信号ＳＷ１を受けて入力端２ｎを選択し、減算回路３７から伝達した中間信号ＥＤの値をレジスタ４１に格納させるべく準備する。
【００６３】
次のタイミング信号３の期間では、レジスタ４１は、第２セレクタ３１から入力していた中間信号ＥＤをラッチし、Ｄ（１）−１（＝５）の中間値を格納する。その後、第２セレクタ３１は入力端１ｎに接続を切り換える。また選択回路３４は入力端１ｉを選択し、この入力端１ｉから伝達した選択信号ＡＤを減算回路３７と比較器３８とに出力する。比較器３８は、非ゼロの値（＝Ｄ（０）＝４）を持つ選択信号ＡＤに対応する高レベルの階調表示信号ＤＩＮを出力する。そして減算回路３７は、比較器３８から供給された高レベル信号に対応して、選択信号ＡＤの値から「１」を減算することで中間値（＝Ｄ（０）−１＝３）を持つ中間信号ＥＤを生成し出力する。同時に、第１セレクタ３０は、切換制御信号ＳＷ０を受けて入力端２ｍを選択し、減算回路３７から伝達した中間信号ＥＤの値をレジスタ４０に格納させるべく準備する。
【００６４】
次のタイミング番号４の期間では、レジスタ４０は、第１セレクタ３０から入力していた中間信号ＥＤをラッチし、Ｄ（０）−１（＝３）の中間値を格納する。その後、第１セレクタ３０は入力端１ｍに接続を切り換える。またこの期間にはマスク信号ＭＳＫのパルスが入力するため、選択回路３４の出力はマスクされる。これにより、比較器３８は低レベルの階調表示信号ＤＩＮを出力する。
【００６５】
続くサブ表示期間Ｔｂにおいて、タイミング番号５の期間では、選択回路３４は入力端子４ｉを選択し、この入力端４ｉから伝達した選択信号ＡＤを減算回路３７と比較器３８とに出力する。比較器３８は、非ゼロの値（＝Ｄ（３）−１＝７）を持つ選択信号ＡＤに対応する高レベルの階調表示信号ＤＩＮを出力する。そして減算回路３７は、比較器３８から供給された高レベル信号に応じて、選択信号ＡＤの値から「１」を減算することで中間値（＝Ｄ（３）−２＝６）を持つ中間信号ＥＤを生成し出力する。同時に、第４セレクタ３３は、切換制御信号ＳＷ３を受けて入力端２ｑを選択し、減算回路３７から伝達した中間信号ＥＤの値をレジスタ４３に格納させるべく準備する。
【００６６】
次のタイミング番号６の期間では、レジスタ４３は、第４セレクタ３３から入力していた中間信号ＥＤをラッチし、Ｄ（３）−２（＝６）の中間値を格納する。その後、第４セレクタ３３は入力端１ｑに接続を切り換える。また選択回路３４は入力端３ｉを選択し、この入力端３ｉから伝達した選択信号ＡＤを減算回路３７と比較器３８とに出力する。比較器３８は、ゼロ値（＝Ｄ（２）−１）を持つ選択信号ＡＤに対応する低レベルの階調表示信号ＤＩＮを出力する。そして減算回路３７は、比較器３８から供給された低レベル信号に対応して、減算処理を行わずに入力信号をそのまま出力する。同時に、第３セレクタ３２は、切換制御信号ＳＷ２を受けて入力端２ｐを選択し、減算回路３７から伝達した中間信号ＥＤの値をレジスタ４２に格納させるべく準備する。
【００６７】
この後のタイミング番号７，８，…の期間も、上記タイミング番号０〜６の場合と同様の処理が繰り返し実行される。この結果、階調情報生成回路１０は、図８及び図９に示す階調表示信号ＤＩＮを生成し、表示パネル２の走査電極Ｓ０上の４個の表示セル８０，８１、８２，８３にそれぞれ、４階調レベル、６階調レベル、１階調レベル及び８階調レベルの多階調表示を行わせることができる。
【００６８】
ところで、上記階調情報生成回路１０は、上記実施の形態２に係る階調情報生成回路１０と同様に、Ｎ本（Ｎは５以上の整数）のデータ電極Ｄ０〜ＤＮ−１を有する表示パネル２（図１）に対応する回路へ拡張することが当業者にとって容易に可能であり、Ｍ階調（Ｍは９以上の整数）表示を実現する構成に拡張することも容易に可能である。
【００６９】
このように本実施の形態３によれば、データ電極Ｄ０〜ＤＮ−１の本数が多い大画面あるいは高精細の表示パネル２に対しても、減算回路３７と比較器３８とは常に一組で済む。また上記実施の形態２に係る階調情報生成回路１０（図４）と比較すると、本実施の形態３では、カウンタ２６とその制御回路（図示せず）とが不要である。さらに減算器２５（図４）の代わりに減算回路３７を採用している。よって、小回路規模の階調情報生成回路１０を提供することが可能となる。
【００７０】
また減算回路３７は、比較器３８から供給された信号が低レベルとなる期間、言い換えれば、選択信号ＡＤの値がゼロに達した後の期間には、選択信号ＡＤの値から「１」を減算しないため、この減算回路３７の出力信号ＥＤの値は常にゼロ以上となる。よって、ラインレジスタ３９を構成するレジスタ４０〜４３において、負値を格納させるためのビット数を増加させる必要がない。これは小回路規模化に寄与する。
【００７１】
したがって、安価で、故障や生産上の不良の発生率が低いフラットパネル表示装置１及びその階調表示制御装置を提供することが可能である。
【００７２】
＜実施の形態４＞
次に、本発明の実施の形態４に係るフラットパネル表示装置を説明する。図１０及び図１１は、本実施の形態４に係るフラットパネル表示装置１の構成を概略的に示すブロック図である。
【００７３】
図１０に示すフラットパネル表示装置１は、上記実施の形態１の表示パネル２（図１）を備えるとともに、この表示パネル２のデータ電極Ｄ０〜ＤＮ−１を駆動するデータ電極駆動部４Ａと、走査電極Ｓ０〜ＳＮ−１を駆動する走査電極駆動部３と、走査電極駆動部３及びデータ電極駆動部４Ａに各種制御信号を供給する信号制御部５Ａとを備える。
【００７４】
表示パネル２上のＮ本のデータ電極Ｄ０〜ＤＮ−１は、所定数のデータ電極ごとにＫ個（Ｋ：２以上の整数）の群に類別されており、データ電極駆動部４Ａは、データ電極Ｄ０〜ＤＮ−１を各群毎に独立して駆動する複数の駆動回路９１，９２，…，９Ｋを備えている。これら駆動回路９１，９２，…，９Ｋはそれぞれ、出力回路６とレジスタ回路７との組で構成されている。またこれら出力回路６とレジスタ回路７は、上記実施の形態１のそれらと同一の構成及び機能を備えたものである。
【００７５】
信号制御部５Ａは、外部入力の画像信号ＤＤと制御信号ＣＴＬとを用いて、クロック信号ＣＬＫ、ストローブ信号ＳＴＢ及び階調表示信号ＤＩＮ１，ＤＩＮ２，…，ＤＩＮＫを所定のタイミングでデータ電極駆動部４Ａに供給する。駆動回路９１〜９Ｋのレジスタ回路７〜７はそれぞれ、１本のクロック信号ＣＬＫと１本のストローブ信号ＳＴＢとを共有している。また走査電極駆動部３は、信号制御部５Ａから供給される制御信号ＳＣにより、所定のタイミングで走査電極Ｓ０〜ＳＮ−１に走査信号電圧を印加する。
【００７６】
また信号制御部５Ａに搭載される階調情報生成回路１０Ａは、駆動回路９１〜９Ｋに対して個別にＫ本の階調表示信号ＤＩＮ１，ＤＩＮ２，…，ＤＩＮＫを生成する機能を有する。具体的には、階調情報生成回路１０Ａは、上記実施の形態１で説明した階調表示信号ＤＩＮの複数本を同時に生成する機能を有し、上記実施の形態２または実施の形態３に係る階調情報生成回路１０（図４、図７）を複数個備えて構成されればよい。
【００７７】
このような構成により、上記実施の形態１の場合と比べると、階調表示信号ＤＩＮ１〜ＤＩＮＫをデータ電極駆動部４Ａに入力する時間が１／Ｋ倍に短縮するため、表示パネル２の大画面化や高精細化などに伴ってデータ電極Ｄ０〜ＤＮ−１の本数が多くなっても、階調表示信号ＤＩＮ１〜ＤＩＮＫを短時間で確実に転送できる。また、たとえシステムクロックの周波数が低かったり、各サブ表示期間が短かったりしても、全てのデータ電極Ｄ０〜ＤＮ−１に対して階調表示信号ＤＩＮ１〜ＤＩＮＫをデータ電極駆動部４Ａに確実に入力させて表示パネル２を駆動することが可能である。
【００７８】
また図１０に示した構成では、走査電極Ｓ０〜ＳＮ−１が延在する方向に沿って端から順番にデータ電極Ｄ０〜ＤＮ−１が所定の本数ごとに複数の群に類別されたが、本発明ではこれに限らず、データ電極Ｄ０〜ＤＮ−１の一本一本が属する群を任意に設定してもよい。図１１は、図１０に示した構成とは異なる群の形成方法を説明するためのブロック図である。
【００７９】
図１１に示すフラットパネル表示装置１は、データ電極駆動部４Ｂの構成を除いて図１０に示したフラットパネル表示装置１と同じ構成を有する。データ電極駆動部４Ｂは、データ電極Ｄ０〜ＤＮ−１を各群毎に独立して駆動する複数の駆動回路９１，９２，…，９Ｋを備えており、データ電極Ｄ０〜ＤＮ−１の接続先は、駆動回路９１〜９Ｋの中から適当に決められている。この構成によっても、図１０に示したフラットパネル表示装置１と同様の効果を得ることが可能である。
【００８０】
【発明の効果】
以上に説明した通り、本発明に係る階調表示制御装置及びフラットパネル表示装置によれば、表示セルは、各サブ表示期間毎に、発光または非発光の何れかの状態をとるように制御されるため、表示セルの基本表示期間中に占める発光時間または非発光時間を制御することで発光輝度を制御でき、多階調表示が可能となる。したがって、従来の振幅変調方式並びに従来のパルス幅変調方式を採用した場合と比べると回路規模が小さくなるため、故障や生産上の不良の発生を低減させ得る安価なフラットパネル表示装置を製造することが可能となる。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係るフラットパネル表示装置の構成を概略的に示すブロック図である。
【図２】４×４画素の解像度を有する表示パネルを備えたフラットパネル表示装置の構成を概略的に示すブロック図である。
【図３】データ電極駆動部における各種の信号波形を示すタイミングチャートである。
【図４】本発明の実施の形態２に係るフラットパネル表示装置に搭載される階調情報生成回路の構成を概略的に示すブロック図である。
【図５】階調情報生成回路における各種の信号波形を示すタイミングチャートである。
【図６】階調情報生成回路における各種の信号波形を示すタイミングチャートである。
【図７】本発明の実施の形態３に係るフラットパネル表示装置に搭載される階調情報生成回路の構成を概略的に示すブロック図である。
【図８】階調情報生成回路における各種の信号波形を示すタイミングチャートである。
【図９】階調情報生成回路における各種の信号波形を示すタイミングチャートである。
【図１０】本発明の実施の形態４に係るフラットパネル表示装置の構成例を概略的に示すブロック図である。
【図１１】本発明の実施の形態４に係るフラットパネル表示装置の他の構成例を概略的に示すブロック図である。
【符号の説明】
１  フラットパネル表示装置、２  表示パネル、３  走査電極駆動部、４，４Ａ，４Ｂ  データ電極駆動部、５，５Ａ，５Ｂ  信号制御部、６，６Ａ，６Ｂ  出力回路、７  レジスタ回路、８  表示セル、１０，１０Ａ，１０Ｂ  階調情報生成回路、１９  ラインレジスタ、２４  セレクタ、２５  減算器、２６  カウンタ、２７  比較器、２８  加算回路、３０〜３３  セレクタ、３４  選択回路、３６  ゲート回路、３７  減算回路、３８  比較器、３９  ラインレジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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