(57)【要約】【課題】インダクタの実効断面積を大きくすることにより直列抵抗成分を小さくできる半導体装置を提供する。【解決手段】本発明の半導体装置は、第１のスパイラルインダクタ６と、その上に形成された層間絶縁層４と、層間絶縁層４上に形成された第２のスパイラルインダクタ７とを備え、層間絶縁層４には、第１のスパイラルインダクタ６と第２のスパイラルインダクタ７とを電気的に接続するためのスパイラル形状の溝１０が形成されている。【選択図】　　　　図３
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【特許請求の範囲】
【請求項１】
スパイラル形状を有する第１のスパイラルインダクタと、
前記第１のスパイラルインダクタ上に形成された絶縁層と、
前記絶縁層上に形成され、かつスパイラル形状を有する第２のスパイラルインダクタとを備え、
前記絶縁層には、前記第１のスパイラルインダクタと前記第２のスパイラルインダクタとを電気的に接続するためのスパイラル形状の溝が形成されている、半導体装置。
【請求項２】
前記溝には導電層が埋め込まれていることを特徴とする、請求項１に記載の半導体装置。
【請求項３】
２列以上に分けられた部分を持つ第１のインダクタと、
前記第１のインダクタ上に形成された絶縁層と、
前記絶縁層上に形成され、かつ前記第１のインダクタの前記２列以上に分けられた部分を電気的に接続するための第２のインダクタとを備えた、半導体装置。
【請求項４】
前記絶縁層は、前記第１のインダクタの前記２列以上に分けられた部分の真上に位置する２列以上の溝を有し、前記２列以上の溝の各々には導電層が埋め込まれており、
前記２列以上の溝内の前記導電層の各々は、前記第１のインダクタの前記２列以上に分けられた部分の各々に電気的に接続されており、かつ前記第２のインダクタに電気的に接続されていることを特徴とする、請求項３に記載の半導体装置。
【請求項５】
前記絶縁層は、前記第１のインダクタの前記２列以上に分けられた部分の各々の真上に位置する孔を有し、前記孔の各々には導電層が埋め込まれており、
前記孔内の前記導電層の各々は、前記第１のインダクタの前記２列以上に分けられた部分の各々に電気的に接続されており、かつ前記第２のインダクタに電気的に接続されていることを特徴とする、請求項３に記載の半導体装置。
【請求項６】
前記第１のインダクタは銅を含む材質よりなり、前記第２のインダクタはアルミニウムを含む材質よりなることを特徴とする、請求項３〜５のいずれかに記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関し、特に、インダクタを有する半導体装置に関するものである。
【０００２】
【従来の技術】
近年、ＰＨＳ（Ｐｅｒｓｏｎａｌ　Ｈａｎｄｙ　Ｐｈｏｎｅ　Ｓｙｓｔｅｍ）などの携帯電話機の普及により、携帯電話機用の高周波回路の低コスト化が要求され、この高周波回路の低コスト化を実現すべくバイポーラトランジスタ、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ　Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ、あるいはＢｉ−ＣＭＯＳトランジスタにより構成した高周波回路が用いられている。しかし、この種の高周波回路では、インピーダンス整合のためにインダクタ、容量、抵抗などの受動素子が必須であり、また低コスト化のためこれらの素子をすべて単一のチップに搭載することが要求されている。
【０００３】
受動素子のうち、抵抗および容量については、半導体素子上に容易に形成することができるので、単一のチップに搭載する場合にキーポイントとなるのはインダクタの形成である。そして、インダクタとしてはＱ値（クオリティファクタ）が大きく、その上で損失が小さく、かつ共振周波数が高いものが高周波回路の設計上必要とされている。
【０００４】
この種のインダクタとして通常、金属配線を平面上でスパイラル状に形成した平面型のスパイラルインダクタが用いられる。このスパイラルインダクタには、高周波動作時において本来のインダクタ成分だけでなく直列抵抗成分などの寄生インピーダンス成分が入ってくる。この寄生直列抵抗成分はスパイラルインダクタの性能を低下させるため、できるだけ小さいことが望ましい。
【０００５】
スパイラルインダクタを備えた半導体装置は、たとえば以下の特許文献１に開示されている。
【０００６】
特開２００１−２６７５１２号公報に開示された半導体装置では、第２配線としての第１のスパイラルインダクタ上に、層間絶縁層を介在して、第３配線として第２のスパイラルインダクタが形成されている。
【０００７】
そして、第１のスパイラルインダクタと第２のスパイラルインダクタとの各両端が、その層間絶縁層に設けられたスルーホールにより互いに電気的に接続されている。
【０００８】
【特許文献１】
特開２００１−２６７５１２号公報
【０００９】
【発明が解決しようとする課題】
特開２００１−２６７５１２号公報に開示された半導体装置の構成では、第１および第２のスパイラルインダクタの各両端がスルーホールにより接続されているだけである。このため、全体としてのスパイラルインダクタの配線断面積は実質、第１のスパイラルインダクタと第２のスパイラルインダクタとの２層分となる。よって、全体としてのスパイラルインダクタの抵抗を十分に低抵抗化することができず、直列抵抗成分が大きくなるため、スパイラルインダクタを高性能化できないという問題点があった。
【００１０】
それゆえ本発明の目的は、インダクタの実効断面積を大きくすることにより直列抵抗成分を小さくできる半導体装置を提供することである。
【００１１】
【課題を解決するための手段】
本発明の一の局面にしたがう半導体装置は、第１および第２のスパイラルインダクタと、絶縁層とを備えている。第１のスパイラルインダクタは、スパイラル形状を有している。絶縁層は、第１のスパイラルインダクタ上に形成されている。第２のスパイラルインダクタは、絶縁層上に形成され、かつスパイラル形状を有している。絶縁層には、第１のスパイラルインダクタと第２のスパイラルインダクタとを電気的に接続するためのスパイラル形状の溝が形成されている。
【００１２】
本発明の他の局面にしたがう半導体装置は、第１および第２のインダクタと、絶縁層とを備えている。第１のインダクタは、２列以上に分けられた部分を持っている。絶縁層は、第１のインダクタ上に形成されている。第２のインダクタは、絶縁層上に形成され、かつ第１のインダクタの２列以上に分けられた部分を電気的に接続するために設けられている。
【００１３】
【発明の実施の形態】
以下、本発明の実施の形態について図に基づいて説明する。
【００１４】
（実施の形態１）
図１は本発明の実施の形態１における半導体装置の構成を概略的に示す平面図である。図２は図１のＩＩ−ＩＩ線に沿う概略断面図である。図３は図１のスパイラルインダクタとそれらを接続するための溝などを概略的に示す分解斜視図である。
【００１５】
図１〜図３を参照して、シリコン半導体基板１上に、第１層間絶縁層２が形成されており、その第１層間絶縁層２の表面の溝内には第１配線５が埋め込まれている。この第１配線５は、たとえばＣｕ（銅）配線のようにＣｕを主成分として含む材質よりなっている。
【００１６】
第１配線５上には第２層間絶縁層３が形成されており、その第２層間絶縁層３の表面の溝内には第２配線６として第１のスパイラルインダクタが形成されている。この第２配線６は、たとえばＣｕ配線のようにＣｕを主成分として含む材質よりなっており、第１のスパイラルインダクタは角部を有する渦巻形状を有している。第１配線５と第２配線６とは、第２層間絶縁層３の孔１２内を埋め込む導電層１３により互いに電気的に接続されている。
【００１７】
第２配線６上には第３層間絶縁層４が形成されている。第３層間絶縁層４は、たとえば酸化防止膜４ａと絶縁膜４ｂとが下から順に積層された構造を有しており、酸化防止膜４ａはたとえばシリコン窒化膜（Ｓｉ３Ｎ４膜）であり、絶縁膜４ｂはたとえばシリコン酸化膜（ＳｉＯ２膜）である。その第３層間絶縁層４の表面上には第３配線７として第２のスパイラルインダクタが形成されている。この第３配線７は、たとえばＡｌ（アルミニウム）、ＡｌＣｕまたはＡｌＳｉＣｕ配線のようにＡｌを主成分として含む材質よりなっている。
【００１８】
第１のスパイラルインダクタ６と第２のスパイラルインダクタ７とは、第３層間絶縁層４に設けられたスパイラル形状の溝１０を介して電気的に接続されている。つまり、第１のスパイラルインダクタ６と第２のスパイラルインダクタ７とは、スパイラル形状の溝１０内を埋め込む導電層１１により電気的に接続されている。この導電層１１は、たとえばＣｕ配線のようにＣｕを主成分として含む材質よりなっている。また、スパイラル形状の溝１０の平面パターン形状は、第１および第２のスパイラルインダクタ６、７の平面パターン形状と同じであることが好ましい。
【００１９】
なお、第３配線７は、たとえばシリコン窒化膜よりなるパッシベーション層８により覆われている。
【００２０】
本実施の形態によれば、スパイラル形状の溝１０により第１および第２のスパイラルインダクタ６、７が互いに電気的に接続されているため、第１および第２のスパイラルインダクタ６、７の各々の全長において両者を電気的に接続することができる。これにより、スパイラルインダクタ全体としての配線断面積を図１６に示す従来例よりも大きくすることができるため、直列抵抗成分を低減することができ、大電流使用時の信頼性が高くなる。
【００２１】
（実施の形態２）
図４は本発明の実施の形態２における半導体装置の構成を概略的に示す平面図である。図５は図４のＶ−Ｖ線に沿う概略断面図である。図６は図４のインダクタとそれらを接続するための溝などを概略的に示す分解斜視図である。
【００２２】
図４〜図６を参照して、シリコン半導体基板１上に、第１層間絶縁層３が形成されており、その第１層間絶縁層３の表面の溝内には第１配線６として第１のインダクタが形成されている。この第１配線６は、たとえばＣｕ配線のようにＣｕを主成分として含む材質よりなっており、第１のインダクタは内側と外側との２列の方形の枠形状を有している。
【００２３】
第１配線６上には第２層間絶縁層４が形成されている。第２層間絶縁層４は、たとえば酸化防止膜４ａと絶縁膜４ｂとが下から順に積層された構造を有しており、酸化防止膜４ａはたとえばシリコン窒化膜であり、絶縁膜４ｂはたとえばシリコン酸化膜である。その第２層間絶縁層４の表面上には第２配線７として第２のインダクタが形成されている。この第２配線７は、たとえばＡｌ、ＡｌＣｕまたはＡｌＳｉＣｕ配線のようにＡｌを主成分として含む材質よりなっており、第２のインダクタ７は１列の方形の枠形状を有している。
【００２４】
第１のインダクタ６と第２のインダクタ７とは、第２層間絶縁層４に設けられた溝１０を介して電気的に接続されている。つまり、第１のスパイラルインダクタ６と第２のスパイラルインダクタ７とは、溝１０内を埋め込む導電層１１により電気的に接続されている。導電層１１はたとえばＣｕ配線のようにＣｕを主成分として含む材質よりなっている。また、溝１０は、内側と外側との２列の方形の枠形状を有しており、溝１０の平面パターン形状は、第１のインダクタ６の平面パターン形状と同じであることが好ましい。
【００２５】
第３配線７は、たとえばシリコン窒化膜よりなるパッシベーション層８により覆われている。
【００２６】
なお、上記においては、第１のインダクタ６が２列の部分からなる場合について説明したが、３列以上の部分からなっていてもよい。
【００２７】
本実施の形態によれば、枠形状の溝１０により第１および第２のインダクタ６、７が電気的に接続されているため、第１および第２のインダクタ６、７の各々の全長において両者を電気的に接続することができる。これにより、インダクタ全体としての配線断面積を従来例よりも大きくすることができるため、直列抵抗成分を低減することができ、大電流使用時の信頼性が高くなる。
【００２８】
第１配線６がたとえばＣｕ配線よりなる場合は、エッチングによるパターニングの困難さから、第１配線６はＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）法によりパターニングされる。つまり、第１層間絶縁層３の表面に形成された溝を埋め込むように第１層間絶縁層３上にＣｕ層を形成した後に、第１層間絶縁層３の表面が露出するまでＣｕ層をＣＭＰ法で除去することにより、溝内にのみＣｕ層が残存されて、パターニングされた第１配線６が形成される。この際、第１配線６の配線幅を大きくするために溝の幅を大きくすると、ＣＭＰ時の研磨布のたわみにより、パターニング後の第１配線６の表面中央部が窪む現象（つまりディッシング）が顕著となる。
【００２９】
第１配線６の表面中央部が大きく窪んだ状態でその上層に層間絶縁層を形成すると、その層間絶縁層の表面にも、第１配線６の窪みに対応した窪みが生じる。この層間絶縁層上面の窪みには、次工程で形成される導電層の残渣が生じやすく、このような残渣が生じた場合には、他の導電層間をショートさせるおそれがある。また、第１配線６にディッシングが生じることにより配線抵抗が増大するという問題もある。このようなディッシングを防止するためには、第１配線６の配線幅を大きくすることができない。
【００３０】
本実施の形態によれば、第１配線６が複数列から形成され、かつその複数列の各々が第２配線７により電気的に接続されているため、第１配線６の配線幅がＣＭＰ法により制限されても、インダクタ全体としての配線断面積を大きくすることができる。このため、直列抵抗成分を低減することができ、大電流使用時の信頼性が高くなる。
【００３１】
なお、第２のインダクタ７はＡｌを主成分とする材質よりなっているため、第１のインダクタ６のようにＣＭＰ法による配線幅の制限がなく、ゆえに大きな配線幅で形成することができる。これにより、複数列の第１のインダクタ６を１列の第２のインダクタ７で電気的に接続することができる。
【００３２】
（実施の形態３）
図７は本発明の実施の形態３における半導体装置の構成を概略的に示す平面図である。図８は図７のＶＩＩＩ−ＶＩＩＩ線に沿う概略断面図である。図９は図７のスパイラルインダクタとそれらを接続するための溝などを概略的に示す分解斜視図である。
【００３３】
図７〜図９を参照して、本実施の形態では、図１〜図３に示す実施の形態１の構成と比較して、第１のスパイラルインダクタ６とスパイラル状の溝１０との形状が異なる。つまり、第１のスパイラルインダクタ６とスパイラル状の溝１０との各々は、内側のスパイラルと外側のスパイラルとの２列の部分からなっている。また、第１のスパイラルインダクタ６の平面パターン形状とスパイラル状の溝１０の平面パターン形状とは同一である。
【００３４】
なお、これ以外の構成については上述した実施の形態１の構成とほぼ同じであるため、同一の部材については同一の符号を付し、その説明を省略する。
【００３５】
また、上記においては、第１のスパイラルインダクタ６とスパイラル状の溝１０との各々が２列の部分からなる場合について説明したが、３列以上の部分からなっていてもよい。
【００３６】
本実施の形態においても、実施の形態２と同様の効果が得られる。
（実施の形態４）
図１０は本発明の実施の形態４における半導体装置の構成を概略的に示す平面図である。図１１は図１０のＸＩ−ＸＩ線に沿う概略断面図である。図１２は図１０のインダクタとそれらを接続するための溝などを概略的に示す分解斜視図である。
【００３７】
図１０〜図１２を参照して、本実施の形態では、図４〜図６に示す実施の形態２の構成と比較して、溝１０の代わりに複数個の孔１０が形成されている点において異なる。つまり、複数個の孔１０により、２列の部分を有する第１のインダクタ６と１列からなる第２のインダクタ７とが複数箇所で電気的に接続されている。これら複数の孔１０の各々は、２列の部分を有する第１のインダクタ６の真上領域であって、１列からなる第２のインダクタ７の真下領域に位置している。
【００３８】
なお、これ以外の構成については上述した実施の形態２の構成とほぼ同じであるため、同一の部材については同一の符号を付し、その説明を省略する。
【００３９】
また、上記においては、第１のインダクタ６が２列の部分からなる場合について説明したが、３列以上の部分からなっていてもよい。
【００４０】
本実施の形態によれば、第１のインダクタ６が複数列から形成され、かつその複数列の各々が第２のインダクタ７により電気的に接続されているため、第１配線６の配線幅がＣＭＰ法により制限されても、インダクタ全体としての配線断面積を大きくすることができる。このため、直列抵抗成分を低減することができ、大電流使用時の信頼性が高くなる。
【００４１】
（実施の形態５）
図１３は本発明の実施の形態５における半導体装置の構成を概略的に示す平面図である。図１４は図１３のＸＩＶ−ＸＩＶ線に沿う概略断面図である。図１５は図１３のスパイラルインダクタとそれらを接続するための溝などを概略的に示す分解斜視図である。
【００４２】
図１３〜図１５を参照して、本実施の形態では、図７〜図９に示す実施の形態３の構成と比較して、溝１０の代わりに複数個の孔１０が形成されている点において異なる。つまり、複数個の孔１０により、２列の部分を有する第１のインダクタ６と１列からなる第２のインダクタ７とが複数箇所で電気的に接続されている。これら複数の孔１０の各々は、２列の部分を有する第１のインダクタ６の真上領域であって、１列からなる第２のインダクタ７の真下領域に位置している。
【００４３】
なお、これ以外の構成については上述した実施の形態３の構成とほぼ同じであるため、同一の部材については同一の符号を付し、その説明を省略する。
【００４４】
また、上記においては、第１のスパイラルインダクタ６が２列の部分からなる場合について説明したが、３列以上の部分からなっていてもよい。
【００４５】
本実施の形態においても、実施の形態４と同様の効果が得られる。
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００４６】
【発明の効果】
以上説明したように本発明の一の局面にしたがう半導体装置によれば、スパイラル形状の溝により第１および第２のスパイラルインダクタが電気的に接続されているため、第１および第２のスパイラルインダクタの各々の全長において両者を電気的に接続することができる。これにより、スパイラルインダクタ全体としての配線断面積を大きくすることができるため、直列抵抗成分を低減することができ、大電流使用時の信頼性が高くなる。
【００４７】
また本発明の他の局面にしたがう半導体装置によれば、第１のインダクタの配線幅に制限がありその配線幅を大きくできない場合でも、第１のインダクタの２列以上に分けられた部分を第２のインダクタによって電気的に接続することにより、スパイラルインダクタ全体としての配線断面積を大きくすることができるため、直列抵抗成分を低減することができ、大電流使用時の信頼性が高くなる。
【図面の簡単な説明】
【図１】本発明の実施の形態１における半導体装置の構成を概略的に示す平面図である。
【図２】図１のＩＩ−ＩＩ線に沿う概略断面図である。
【図３】図１のスパイラルインダクタとそれらを接続するための溝などを概略的に示す分解斜視図である。
【図４】本発明の実施の形態２における半導体装置の構成を概略的に示す平面図である。
【図５】図４のＶ−Ｖ線に沿う概略断面図である。
【図６】図４のインダクタとそれらを接続するための溝などを概略的に示す分解斜視図である。
【図７】本発明の実施の形態３における半導体装置の構成を概略的に示す平面図である。
【図８】図７のＶＩＩＩ−ＶＩＩＩ線に沿う概略断面図である。
【図９】図７のスパイラルインダクタとそれらを接続するための溝などを概略的に示す分解斜視図である。
【図１０】本発明の実施の形態４における半導体装置の構成を概略的に示す平面図である。
【図１１】図１０のＸＩ−ＸＩ線に沿う概略断面図である。
【図１２】図１０のインダクタとそれらを接続するための溝などを概略的に示す分解斜視図である。
【図１３】本発明の実施の形態５における半導体装置の構成を概略的に示す平面図である。
【図１４】図１３のＸＩＶ−ＸＩＶ線に沿う概略断面図である。
【図１５】図１３のスパイラルインダクタとそれらを接続するための溝などを概略的に示す分解斜視図である。
【符号の説明】
１　シリコン半導体基板、２，３，４　層間絶縁層、４ａ　酸化防止膜、４ｂ層間絶縁膜、５　配線、６　第１のインダクタ、７　第１のインダクタ、８　パッシベーション層、１０　孔または溝、１１　導電層、１２　孔、１３　導電層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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