(57)【要約】【課題】複数の入力バッファのスレッショルドレベルを１度に測定することができる半導体集積回路を提供すること。【解決手段】モード切替信号ＭＯＤがテスト動作を示す場合、制御部１のオアゲート１１〜１ｎは、レベル選択信号ＳＥＬ１〜ＳＥＬ３に関係なく入力バッファ２１〜２ｎをすべて有効にする。また、モード切替信号ＭＯＤがテスト動作を示す場合、切替部２のトランスミッションゲート３１〜３ｎは非導通、トランスミッションゲート４１〜４ｎは導通となり、入力バッファ２１〜２ｎの出力が出力バッファ７１〜７ｎに入力される。そして、出力バッファ６１〜６ｎが無効、出力バッファ７１〜７ｎが有効となり、出力バッファ７１〜７ｎは、出力端子ＰＯ１〜ＰＯｎに入力バッファ２１〜２ｎの出力を出力する。【選択図】      図１
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【特許請求の範囲】
【請求項１】
スレッショルドレベルが異なり、かつコントロール端子に入力される出力を有効にするか無効にするかを選択するレベル選択信号に基づいて、入力端子から入力される入力信号を出力するか否かを決定するｎ（１＜ｎ，ｎは自然数）個の入力バッファを備え、これらｎ個の入力バッファのうち前記レベル選択信号により出力を有効にされた入力バッファによって該入力バッファのスレッショルドレベルで前記入力信号を半導体集積回路内部に伝達する半導体集積回路において、
モード切替信号に基づいて、前記レベル選択信号に関係なく前記ｎ個の入力バッファをすべて有効にする制御部と、
前記モード切替信号に基づいて、前記ｎ個の入力バッファの出力をそれぞれテスト用のｎ個の出力バッファに出力するか否かを決定する切替部と、
を備えることを特徴とする半導体集積回路。
【請求項２】
前記切替部は、
トランスミッションゲートで構成することを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記モード切替信号が通常動作を示す場合に入力信号された信号を出力する出力バッファと、前記モード切替信号がテスト動作を示す場合に前記切替部から出力される入力バッファの出力を出力するテスト用の出力バッファとをトライステート型の出力バッファで構成し、前記通常動作時に信号を出力する出力バッファと前記テスト用の出力バッファとをワイヤード・オアで接続して同一出力端子に出力することを特徴とする請求項１または２に記載の半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路の入力バッファに関するものであり、特に、異なるスレッショルドレベルを有する入力バッファを備える半導体集積回路に関するものである。
【０００２】
【従来の技術】
半導体集積回路内に異なるスレッショルドレベルを有する入力バッファを備え、外部端子または半導体集積回路内部の機能ブロックからの制御信号により、入力バッファを選択して入力信号のスレッショルドレベルを決定する半導体集積回路がある。このような、半導体集積回路をテストする際には、入力バッファのスレッショルドレベルを測定する必要がある。
【０００３】
従来技術では、スレッショルドレベルを測定する必要のある複数の入力バッファ以外の入力端子の論理条件に関係なく、各入力バッファのスレッショルドレベルをクロックパルスを用いて切り替えて出力端子に順次出力させる切替え手段を備え、複数の入力バッファに同時に電圧を与え、クロック信号により時分割して各入力バッファのスレッショルドレベルを測定するようにしている（たとえば、特許文献１参照）。
【０００４】
【特許文献１】
特開平０４−１４３６７８号公報
【０００５】
【発明が解決しようとする課題】
しかしながら、上記従来技術では、クロック信号により時分割して各入力バッファのスレッショルドレベルを測定するようにしているため、各入力バッファに順次スレッショルドレベルを測定する入力パターンを印加する必要があり、テスト時間がかかってしまうという問題があった。
【０００６】
この発明は上記に鑑みてなされたもので、複数の入力バッファのスレッショルドレベルを１度に測定することができる半導体集積回路を得ることを目的としている。
【０００７】
【課題を解決するための手段】
上記目的を達成するために、この発明にかかる半導体集積回路は、スレッショルドレベルが異なり、かつコントロール端子に入力される出力を有効にするか無効にするかを選択するレベル選択信号に基づいて、入力端子から入力される入力信号を出力するか否かを決定するｎ（１＜ｎ，ｎは自然数）個の入力バッファを備え、これらｎ個の入力バッファのうち前記レベル選択信号により出力を有効にされた入力バッファによって該入力バッファのスレッショルドレベルで前記入力信号を半導体集積回路内部に伝達する半導体集積回路において、モード切替信号に基づいて、前記レベル選択信号に関係なく前記ｎ個の入力バッファをすべて有効にする制御部と、前記モード切替信号に基づいて、前記ｎ個の入力バッファの出力をそれぞれテスト用のｎ個の出力バッファに出力するか否かを決定する切替部とを備えることを特徴とする。
【０００８】
この発明によれば、モード切替信号がテスト動作を示す信号の場合、制御部は、入力バッファを選択するためのレベル選択信号に関係なく、全ての入力バッファを有効にし、切替部は、全ての入力バッファの出力をそれぞれ出力バッファに接続して、各出力端子に出力するようにしている。
【０００９】
【発明の実施の形態】
以下に添付図面を参照して、この発明にかかる半導体集積回路の好適な実施の形態を詳細に説明する。
【００１０】
実施の形態１．
図１および図２を用いて本発明の実施の形態を説明する。図１は、この発明における本実施の形態の半導体集積回路の構成の一例を示すブロック図である。本実施の形態の半導体集積回路は、スレッショルドレベルを測定する対象となるｎ（０＜ｎ，ｎは自然数）個の入力バッファ２１〜２ｎと、入力バッファ２１〜２ｎの出力を制御するコントロール信号を生成する制御部１と、入力バッファ２１〜２ｎの出力経路の切替えを行う切替部２と、通常動作時の出力信号を一時保持する出力レジスタ５１〜５ｎと、通常動作時の出力信号を出力端子ＰＯ１〜ＰＯｎに出力する出力バッファ６１〜６ｎと、テスト動作時の出力信号を出力端子ＰＯ１〜ＰＯｎに出力するテスト用の出力バッファである出力バッファ７１〜７ｎとを備えている。
【００１１】
制御部１は、通常動作とテスト動作とを切り替えるモード切替信号ＭＯＤと、入力バッファ２１〜２ｎを選択するレベル選択信号ＳＥＬ１〜ＳＥＬｎとに基づいて、入力バッファ２１〜２ｎの出力を制御するコントロール信号を生成する。図１の場合、制御部１は、ｎ個のオアゲート１１〜１ｎで構成されている。
【００１２】
切替部２は、モード切替信号ＭＯＤに基づいて、入力バッファ２１〜２ｎの出力を機能ブロックに出力するか、出力バッファ７１〜７ｎを介して出力端子ＰＯ１〜ＰＯｎに出力するかを切り替える。切替部２は、スイッチで出力切替を行う。図１の場合は、コントロール端子に入力される信号が“Ｌ”の場合に導通（オン）となり、コントロール信号端子に入力される信号が“Ｈ”の場合に非導通（オフ）となるトランスミッションゲート３１〜３ｎと、コントロール端子に入力される信号が“Ｈ”の場合にオンになり、コントロール端子に入力される信号が“Ｌ”の場合にオフとなるトランスミッションゲート４１〜４ｎとで構成される。トランスミッションゲート３１〜３ｎ，４１〜４ｎがオフの場合、電気的に配線が切り離されるので、結果的に出力はハイ・インピーダンスとなる。
【００１３】
入力バッファ２１〜２ｎは、コントロール端子に入力される信号が“Ｈ”の時に入力信号を出力し、コントロール端子に入力される信号が“Ｌ”の時に出力をハイ・インピーダンスにするトライステート型の入力バッファである。出力バッファ６１〜６ｎは、コントロール端子に入力される信号が“Ｌ”の時に入力信号を出力し、コントロール端子に入力される信号が“Ｈ”の時に出力をハイ・インピーダンスにするトライステート型の出力バッファである。出力バッファ７１〜７ｎは、コントロール端子に入力される信号が“Ｈ”の時に入力信号を出力し、コントロール端子に入力される信号が“Ｌ”の時に出力をハイ・インピーダンスにするトライステート型の出力バッファである。
【００１４】
モード切替信号ＭＯＤは、オアゲート１１〜１ｎと、トランスミッションゲート３１〜３ｎ，４１〜４ｎのコントロール端子と、出力バッファ６１〜６ｎ，７１〜７ｎのコントロール端子とに入力される。レベル選択信号ＳＥＬ１はオアゲート１１に、レベル選択信号ＳＥＬ２はオアゲート１２に、…、レベル選択信号ＳＥＬｎはオアゲート１ｎに入力される。入力端子ＰＩから入力される入力信号ＩＮは、入力バッファ２１〜２ｎに入力される。
【００１５】
オアゲート１１〜１ｎは、出力ＯＲ１Ｙ〜ＯＲｎＹを入力バッファ２１〜２ｎのコントロール端子に出力する。入力バッファ２１は出力ＩＢ１Ｙをトランスミッションゲート３１，４１に、入力バッファ２２は出力ＩＢ２Ｙをトランスミッションゲート３２，４２に、…、入力バッファ２ｎは出力ＩＢｎＹをトランスミッションゲート３ｎ，４ｎに出力する。
【００１６】
トランスミッションゲート３１〜３ｎは、それぞれの出力のワイヤード・オアをとった信号ＦＢＩＮを機能ブロックへ出力する。トランスミッションゲート４１〜４ｎは、出力ＳＷ１〜ＳＷｎを出力バッファ７１〜７ｎに出力する。
【００１７】
出力レジスタ５１〜５ｎは、出力Ｒ１〜Ｒｎを出力バッファ６１〜６ｎに出力する。出力バッファ６１，７１はワイヤード・オアをとった出力信号ＯＵＴ１を出力端子ＰＯ１に、出力バッファ６２，６３はワイヤード・オアをとった出力信号ＯＵＴ２を出力端子ＰＯ２に、…、出力バッファ６ｎ，７ｎはワイヤード・オアをとった出力信号ＯＵＴｎを出力端子ＰＯｎに出力する。
【００１８】
つぎに、図２のタイムチャートを参照して、スレッショルドレベルを測定する対象となる入力バッファの数ｎが３の場合を例に挙げて、半導体集積回路の動作を説明する。
【００１９】
時刻ｔ０において、モード切替信号ＭＯＤは“Ｌ”であり、通常動作を示しているので、オアゲート１１〜１３は、レベル選択信号ＳＥＬ１〜ＳＥＬ３を有効にする。レベル選択信号ＳＥＬ１がアサート（この場合“Ｈ”），レベル選択信号ＳＥＬ２，ＳＥＬ３がネゲート（この場合“Ｌ”）であるので、オアゲート１１は出力ＯＲ１Ｙを“Ｈ”に、オアゲート１２，１３は出力ＯＲ２Ｙ，ＯＲ３Ｙをそれぞれ“Ｌ”にする。これにより、入力バッファ２１が有効となり、入力バッファ２２，２３は無効となる。入力端子ＰＩから入力される入力信号ＩＮが“Ｌ”であるので、入力バッファ２１は、出力ＩＢ１Ｙを“Ｌ”に、入力バッファ２２，２３は出力ＩＢ２Ｙ，ＩＢ３Ｙをそれぞれハイ・インピーダンス（図２ではＺｉ）にする。
【００２０】
モード切替信号ＭＯＤが“Ｌ”であるので、トランスミッションゲート３１〜３３がオンになる。これにより、トランスミッションゲート３１〜３３は入力バッファ２１〜２３の出力ＩＢ１Ｙ〜ＩＢ３Ｙを出力する。したがって、機能ブロックに入力される信号ＦＢＩＮは“Ｌ”となる。また、トランスミッションゲート４１〜４３がオフとなり、出力ＳＷ１〜ＳＷ３はハイ・インピーダンスとなる。
【００２１】
また、モード切替信号ＭＯＤが“Ｌ”であるので、出力バッファ６１〜６３は、出力レジスタ５１〜５３の出力Ｒ１〜Ｒ３を出力し、出力バッファ７１〜７３は出力をハイ・インピーダンスにする。すなわち、出力バッファ７１〜７３の出力がそれぞれ有効になる。出力レジスタ５１，５３の出力Ｒ１，Ｒ３は“Ｈ”、出力レジスタ５２の出力Ｒ２は、“Ｌ”であるので、出力バッファ７１，７３は、出力信号ＯＵＴ１，ＯＵＴ３を“Ｈ”にして出力端子ＰＯ１，ＰＯ３に、出力バッファ７２は、出力信号ＯＵＴ２を“Ｌ”にして出力端子ＰＯ２に、それぞれ出力する。
【００２２】
時刻ｔ１において、入力端子ＰＩから入力される入力信号ＩＮが“Ｌ”から“Ｈ”に変化を開始する。時刻ｔ２において、入力信号ＩＮの電圧が入力バッファ２１のスレッショルドレベルに達すると、入力バッファ２１は出力ＩＢ１Ｙを“Ｈ”にする。モード切替信号ＭＯＤが“Ｌ”であるので、トランスミッションゲート３１〜３３がオン、トランスミッションゲート４１〜４３がオフであり、機能ブロックに入力される信号ＦＢＩＮは“Ｈ”となる。
【００２３】
時刻ｔ３において、出力レジスタ５１，５３の出力Ｒ１，Ｒ３が“Ｌ”に、出力レジスタ５２の出力Ｒ２が“Ｈ”に変化する。モード切替信号ＭＯＤが“Ｌ”であるので、出力バッファ６１〜６３の出力が有効、出力バッファ７１〜７３の出力が無効となる。したがって、出力バッファ６１，６３は出力信号ＯＵＴ１，ＯＵＴ３を“Ｌ”にして出力端子ＰＯ１，ＰＯ３に、出力バッファ６２は、出力信号ＯＵＴ２を“Ｈ”にして出力端子ＰＯ２に、それぞれ出力する。
【００２４】
時刻ｔ４において、入力信号ＩＮが“Ｈ”から“Ｌ”に変化を開始する。時刻ｔ５において、入力信号ＩＮの電圧が入力バッファ２１のスレッショルドレベルに達すると、入力バッファ２１は出力ＩＢ１Ｙを“Ｌ”にする。モード切替信号ＭＯＤが“Ｌ”であるので、トランスミッションゲート３１〜３３がオン、トランスミッションゲート４１〜４３がオフであり、機能ブロックに入力される信号ＦＢＩＮは“Ｌ”となる。
【００２５】
時刻ｔ６において、モード切替信号ＭＯＤが、“Ｌ”から“Ｈ”に変化する。すなわち、通常動作からテスト動作に切り替わる。モード切替信号ＭＯＤが“Ｈ”になると、オアゲート１１〜１３は、レベル選択信号ＳＥＬ１〜ＳＥＬ３を無効にして、レベル選択信号ＳＥＬ１〜ＳＥＬ３に関係なく出力ＯＲ１Ｙ〜ＯＲ３Ｙをそれぞれ“Ｈ”にする。これにより、入力バッファ２１〜２３はすべて有効となる。入力信号ＩＮが“Ｌ”であるので、入力バッファ２１〜２３は、出力ＩＢ１Ｙ〜ＩＢ３Ｙをそれぞれ“Ｌ”にする。
【００２６】
モード切替信号ＭＯＤが“Ｈ”であるので、トランスミッションゲート３１〜３３はオフになる。これにより、機能ブロックに入力される信号ＦＢＩＮはハイ・インピーダンスになる。また、トランスミッションゲート４１〜４３はオンとなり、出力ＳＷ１〜ＳＷ３をそれぞれ“Ｌ”にする。
【００２７】
また、モード切替信号ＭＯＤが“Ｈ”であるので、出力バッファ６１〜６３は出力をハイ・インピーダンスに、出力バッファ７１〜７３は、トランスミッションゲート４１〜４３の出力ＳＷ１〜ＳＷ３を出力する。すなわち、出力バッファ７１〜７３が有効となる。トランスミッションゲート４１〜４３の出力ＳＷ１〜ＳＷ３はそれぞれ“Ｌ”であるので、出力バッファ７１から７３は、出力信号ＯＵＴ１〜ＯＵＴ３を“Ｌ”にして出力端子ＰＯ１〜ＰＯ３に出力する。
【００２８】
時刻ｔ７において、出力レジスタ５１，５３が出力Ｒ１，Ｒ３をそれぞれ“Ｌ”から“Ｈ”にする。しかし、モード切替信号ＭＯＤが“Ｈ”であり、出力バッファ６１，６３は無効となっているので、出力信号ＯＵＴ１，ＯＵＴ３は出力バッファ７１〜７３の出力により決定される。したがって、出力信号ＯＵＴ１〜ＰＯＵＴ３は“Ｌ”のまま変化しない。
【００２９】
時刻ｔ８において、入力信号ＩＮが“Ｌ”から“Ｈ”に変化を開始する。時刻ｔ８において、入力信号ＩＮの電圧が入力バッファ２１のスレッショルドレベルに達すると、入力バッファ２１は出力ＩＢ１Ｙを“Ｈ”にする。トランスミッションゲート４１はオンであるので、出力ＳＷ１を“Ｈ”にする。出力バッファ６１が無効、出力バッファ７１が有効となっているので、出力バッファ７１は、出力信号ＯＵＴ１を“Ｈ”にして、出力端子ＰＯ１に出力する。
【００３０】
時刻ｔ９において、入力信号ＩＮの電圧が入力バッファ２２のスレッショルドレベルに達すると、入力バッファ２２は出力ＩＢ２Ｙを“Ｈ”にする。トランスミッションゲート４２はオンであるので、出力ＳＷ２を“Ｈ”にする。出力バッファ６２が無効、出力バッファ７２が有効となっているので、出力バッファ７２は、出力信号ＯＵＴ２を“Ｈ”にして、出力端子ＰＯ２に出力する。
【００３１】
時刻ｔ１０において、入力信号ＩＮの電圧が入力バッファ２３のスレッショルドレベルに達すると、入力バッファ２３は出力ＩＢ３Ｙを“Ｈ”にする。トランスミッションゲート４３はオンであるので、出力ＳＷ３を“Ｈ”にする。出力バッファ６３が無効、出力バッファ７３が有効となっているので、出力バッファ７３は、出力信号ＯＵＴ３を“Ｈ”にして、出力端子ＰＯ３に出力する。
【００３２】
時刻ｔ１１において、出力レジスタ５１〜５３は出力Ｒ１〜Ｒ３をそれぞれ“Ｈ”から“Ｌ”にする。しかし、モード切替信号ＭＯＤが“Ｈ”であり、出力バッファ６１〜６３が無効となっているので、出力信号ＯＵＴ１〜ＯＵＴ３は出力バッファ７１〜７３の出力により決定される。したがって、出力信号ＯＵＴ１〜ＯＵＴ３は“Ｈ”のまま変化しない。
【００３３】
時刻ｔ１２において、入力信号ＩＮが“Ｈ”から“Ｌ”に変化を開始する。時刻ｔ１３において、入力信号ＩＮの電圧が入力バッファ２３のスレッショルドレベルに達すると、入力バッファ２３は出力ＩＢ３Ｙを“Ｌ”にする。トランスミッションゲート４３はオンであるので、出力ＳＷ３を“Ｌ”にする。出力バッファ６３が無効、出力バッファ７３が有効となっているので、出力バッファ７３は、出力信号ＯＵＴ３を“Ｌ”にして、出力端子ＰＯ３に出力する。
【００３４】
時刻ｔ１４において、入力信号ＩＮの電圧が入力バッファ２２のスレッショルドレベルに達すると、入力バッファ２２は出力ＩＢ２Ｙを“Ｌ”にする。トランスミッションゲート４２はオンであるので、出力ＳＷ２を“Ｌ”にする。出力バッファ６２が無効、出力バッファ７２が有効となっているので、出力バッファ７２は、出力信号ＯＵＴ２を“Ｌ”にして、出力端子ＰＯ２に出力する。
【００３５】
時刻ｔ１５において、入力信号ＩＮの電圧が入力バッファ２１のスレッショルドレベルに達すると、入力バッファ２１は出力ＩＢ１Ｙを“Ｌ”にする。トランスミッションゲート４１はオンであるので、出力ＳＷ１を“Ｌ”にする。出力バッファ６１が無効、出力バッファ７１が有効となっているので、出力バッファ７１は、出力信号ＯＵＴ１を“Ｌ”にして、出力端子ＰＯ１に出力する。
【００３６】
このように本実施の形態では、モード切替信号がテスト動作を示す信号の場合、制御部は、入力バッファを選択するためのレベル選択信号に関係なく、全ての入力バッファを有効にし、切替部は、全ての入力バッファの出力をそれぞれ出力バッファに接続して、各出力端子に出力するようにしているため、一度に複数の入力バッファのスレッショルドレベルを測定することができ、テスト時間を短縮することができる。
【００３７】
また、切替部をトランスミッションゲートで構成するようにしているため、回路規模を抑えることができる。
【００３８】
さらに、通常動作の信号を出力する出力バッファおよびテスト動作時に入力バッファの出力を出力するテスト用出力バッファをトライステート型の出力バッファで構成し、各出力バッファをワイヤード・オアで接続して同一出力端子に出力するようにしているため、入力バッファの出力を出力するための外部端子を新たに設けることなく、入力バッファのスレッショルドレベルを測定することができる。
【００３９】
なお、本実施の形態では、入力端子が１つの場合を例に挙げて説明したが、入力端子が複数であってもよい。
【００４０】
また、本実施の形態では、１つの入力端子から入力される入力信号が異なるスレッショルドレベルの入力バッファに入力され、レベル選択信号により入力バッファを選択する場合を例に挙げて説明したが、入力端子と入力バッファが１対１で対応しており、それらの入力バッファのスレッショルドレベルを測定する場合にも、切替部を用いることで適用可能であることはいうまでもない。
【００４１】
【発明の効果】
以上説明したように、この発明にかかる半導体集積回路によれば、モード切替信号がテスト動作を示す信号の場合、制御部は、入力バッファを選択するためのレベル選択信号に関係なく、全ての入力バッファを有効にし、切替部は、全ての入力バッファの出力をそれぞれ出力バッファに接続して、各出力端子に出力するようにしているため、一度に複数の入力バッファのスレッショルドレベルを測定することができ、テスト時間を短縮することができる。
【図面の簡単な説明】
【図１】この発明における実施の形態の半導体集積回路の構成の一例を示す回路図である。
【図２】この発明における実施の形態の半導体集積回路の動作を示すタイムチャートである。
【符号の説明】
１  制御部、２  切替部、１１，１２，１３，１ｎ  オアゲート、２１，２２，２３，２ｎ  入力バッファ、３１，３２，３３，３ｎ，４１，４２，４３，４ｎ  トランスミッションゲート、５１，５２，５３，５ｎ  出力レジスタ、６１，６２，６３，６ｎ，７１，７２，７３，７ｎ  出力バッファ。
【図１】
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【図２】
2004325395.tif 000004