(57)【要約】【課題】Ｐチャネル型のメモリセルを有する半導体記憶装置において、ドレインターンオンを抑制できる半導体記憶装置の構成及びその書き込み方法を提供する。【解決手段】１）書き込み動作時のソース線の開放を制御ゲートの電位が十分に立ち上がったことを検知した後に行うことで、制御ゲートとの容量結合によるソース線電位の上昇を回避することができ、浮遊ゲートとソース線との電位差を大きくすることなく、ドレインターンオンを抑制することができる。２）書き込み動作時に選択ブロックと非選択ブロックのソース線を接続することでソース線容量を大きくでき、制御ゲートへ電圧印加した時に容量結合によるソース線の電位上昇を抑制することができ、浮遊ゲートとソース線との電位差を大きくすることなく、ドレインターンオンを抑制することができる。【選択図】　　図５
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【特許請求の範囲】
【請求項１】
制御ゲートとソース線とビット線とを備えたメモリトランジスタを含む不揮発性メモリセルを有する半導体記憶装置において、前記メモリセルの書き込み動作時に前記制御ゲートの電圧が特定の電圧値に達した後に、前記ソース線を所定の電位から開放状態にする、半導体記憶装置。
【請求項２】
前記メモリセルの書き込み動作時に前記制御ゲートの電圧が特定の電圧値に達した後に、さらに前記ビット線へ書き込み電圧の印加を開始する、請求項１記載の半導体記憶装置。
【請求項３】
制御ゲートとソース線とビット線とを備えたメモリトランジスタを含む不揮発性メモリセルを有する半導体記憶装置において、前記メモリセルの書き込み動作時に前記制御ゲートへ書き込み電圧の印加を開始してから所定の時間が経過した後に、前記ソース線を所定の電位から開放状態にする、半導体記憶装置。
【請求項４】
前記メモリセルの書き込み動作時に前記制御ゲートへ書き込み電圧の印加を開始してから所定の時間が経過した後に、さらに前記ビット線へ書き込み電圧の印加を開始する、請求項３記載の半導体記憶装置。
【請求項５】
前記半導体記憶装置は、前記制御ゲートに接続されたワード線と、前記制御ゲートの電圧が特定の電圧値に到達したことを検知し信号を出力する制御ゲート電圧検知回路と、前記制御ゲート電圧検知回路が出力する前記信号によって前記ソース線への電圧出力を制御するソース線制御回路とを備える、請求項１又は２記載の半導体記憶装置。
【請求項６】
さらに前記制御ゲート電圧検知回路が出力する前記信号によって前記ビット線への電圧出力を制御するビット線制御回路を備える、請求項５記載の半導体記憶装置。
【請求項７】
前記半導体記憶装置は、前記制御ゲートに接続されたワード線と、前記制御ゲートに書き込み電圧の印加を開始してからの経過時間が所定の時間に達した場合に信号を出力するタイマー回路と、前記タイマー回路が出力する前記信号によって前記ソース線への電圧出力を制御するソース線制御回路とを備える、請求項３又は４記載の半導体記憶装置。
【請求項８】
さらに前記タイマー回路が出力する前記信号によって前記ビット線への電圧出力を制御するビット線制御回路を備える、請求項７記載の半導体記憶装置。
【請求項９】
制御ゲートとソース線とを備えたメモリトランジスタとワード線とビット線を備えた選択トランジスタとの２つのトランジスタで構成される不揮発性メモリセルを有する半導体記憶装置において、前記メモリセルの書き込み動作時に前記制御ゲートの電圧が特定の電圧値に達した後に、前記ソース線を所定の電位から開放状態にする、半導体記憶装置。
【請求項１０】
前記メモリセルの書き込み動作時に前記制御ゲートの電圧が特定の電圧値に達した後に、さらに前記ワード線へ書き込み電圧の印加を開始する、請求項９記載の半導体記憶装置。
【請求項１１】
前記メモリセルの書き込み動作時に前記制御ゲートの電圧が特定の電圧値に達した後に、さらに前記ビット線へ書き込み電圧の印加を開始する、請求項９又は１０記載の半導体記憶装置。
【請求項１２】
制御ゲートとソース線とを備えたメモリトランジスタとワード線とビット線とを備えた選択トランジスタとの２つのトランジスタで構成される不揮発性メモリセルを有する半導体記憶装置において、前記メモリセルの書き込み動作時に前記制御ゲートへ書き込み電圧の印加を開始してから所定の時間が経過した後に、前記ソース線を所定の電位から開放状態にする、半導体記憶装置。
【請求項１３】
前記メモリセルの書き込み動作時に前記制御ゲートへ書き込み電圧の印加を開始してから所定の時間が経過した後に、さらに前記ワード線へ書き込み電圧の印加を開始する、請求項１２記載の半導体記憶装置。
【請求項１４】
前記メモリセルの書き込み動作時に前記制御ゲートへ書き込み電圧の印加を開始してから所定の時間が経過した後に、さらに前記ビット線へ書き込み電圧の印加を開始する、請求項１２又は１３記載の半導体記憶装置。
【請求項１５】
前記半導体記憶装置は、前記制御ゲートの電圧が特定の電圧値に到達したことを検知し信号を出力する制御ゲート電圧検知回路と、前記制御ゲート電圧検知回路が出力する前記信号によって前記ソース線への電圧出力を制御するソース線制御回路とを備える、請求項９〜１１のいずれか一つに記載の半導体記憶装置。
【請求項１６】
さらに前記制御ゲート電圧検知回路が出力する前記信号によって前記ワード線への電圧出力を制御するワード線駆動回路を備える、請求項１５記載の半導体記憶装置。
【請求項１７】
さらに前記制御ゲート電圧検知回路が出力する前記信号によって前記ビット線への電圧出力を制御するビット線制御回路を備える、請求項１５又は１６記載の半導体記憶装置。
【請求項１８】
前記半導体記憶装置は、前記制御ゲートに書き込み電圧の印加を開始してからの経過時間が所定の時間に達した場合に信号を出力するタイマー回路と、前記タイマー回路が出力する前記信号によって前記ソース線への電圧出力を制御するソース線制御回路とを備える、請求項１２〜１４のいずれか一つに記載の半導体記憶装置。
【請求項１９】
さらに前記タイマー回路が出力する前記信号によって前記ワード線への電圧出力を制御するワード線駆動回路を備える、請求項１８記載の半導体記憶装置。
【請求項２０】
さらに前記タイマー回路が出力する前記信号によって前記ビット線への電圧出力を制御するビット線制御回路を備える、請求項１８又は１９記載の半導体記憶装置。
【請求項２１】
複数の前記メモリセルのソース線が共通であり、かつ、複数の前記メモリセルの制御ゲートが共通であるメモリブロックを有する、請求項９〜２０のいずれか一つに記載の半導体記憶装置。
【請求項２２】
前記制御ゲート電圧検知回路は前記信号の出力を外部信号に応じて有効にする、請求項５、６又は１５〜１７のいずれか一つに記載の半導体記憶装置。
【請求項２３】
前記制御ゲート電圧検知回路は前記制御ゲートの電圧が所定の電圧値以下になった後に前記信号の出力を有効にする、請求項５、６又は１５〜１７のいずれか一つに記載の半導体記憶装置。
【請求項２４】
前記制御ゲートの所定の電圧値は、前記制御ゲートの特定の電圧値以下である、請求項２３記載の半導体記憶装置。
【請求項２５】
前記メモリセルは基板上のウェル内に形成され、前記制御ゲートの特定の電圧値は、前記ウェルに印加する電圧値よりも大きく、かつ、前記ビット線に印加する電圧値よりも大きい、請求項１、２又は５、６又は９〜１１又は１５〜１７のいずれか一つに記載の半導体記憶装置。
【請求項２６】
前記メモリセルは基板上のウェル内に形成され、前記ソース線の所定の電位は前記ウェルに印加する電圧値以下である、請求項１〜２５のいずれか一つに記載の半導体記憶装置。
【請求項２７】
ソース線を備えたメモリトランジスタを含む不揮発性メモリセルを有する半導体記憶装置において、前記メモリセルの書き込み動作時に前記ソース線の容量を増やす、半導体記憶装置。
【請求項２８】
複数の前記メモリセルのソース線を共通とするメモリブロックと、
複数の前記メモリブロックのソース線間を接続又は分離するスイッチ回路とを備える、請求項２７記載の半導体記憶装置。
【請求項２９】
前記メモリセルは、さらにワード線とビット線とを有する選択トランジスタを備える、請求項２７又は２８記載の半導体記憶装置。
【請求項３０】
前記スイッチ回路は、書き込み動作時に少なくとも１つ以上活性化され、書き込み対象の前記メモリブロックのソース線と非書き込み対象の前記メモリブロックのソース線を接続する、請求項２８又は２９記載の半導体記憶装置。
【請求項３１】
前記スイッチ回路は、前記書き込み動作時以外は、前記メモリブロックのソース線間を分離する、請求項２８〜３０のいずれか一つに記載の半導体記憶装置。
【請求項３２】
前記スイッチ回路は、隣接する前記メモリブロック毎に１つ備える、前記請求項２８〜３１のいずれか一つに記載の半導体記憶装置。
【請求項３３】
制御ゲートとソース線とを備えたメモリトランジスタを含む不揮発性メモリセルを有する半導体記憶装置の書き込み方法であって、前記制御ゲートの電圧が特定の電圧値に達した後に、前記ソース線を所定の電位から開放状態にすることを特徴とする半導体記憶装置の書き込み方法。
【請求項３４】
制御ゲートとソース線とを備えたメモリトランジスタを含む不揮発性メモリセルを有する半導体記憶装置の書き込み方法であって、前記制御ゲートに書き込み電圧の印加を開始してから所定の時間が経過した後に、前記ソース線を所定の電位から開放状態にすることを特徴とする半導体記憶装置の書き込み方法。
【請求項３５】
制御ゲートとソース線とを備えたメモリトランジスタとワード線とビット線とを備えた選択トランジスタとの２つのトランジスタで構成される不揮発性メモリセルを有する半導体記憶装置の書き込み方法であって、前記制御ゲートの電圧が特定の電圧値に達した後に、前記ソース線を所定の電位から開放状態にすることを特徴とする半導体記憶装置の書き込み方法。
【請求項３６】
前記半導体記憶装置の書き込み方法は、前記制御ゲートの電圧が特定の電圧値に達した後に、さらに前記ワード線へ書き込み電圧の印加を開始する、請求項３５記載の半導体記憶装置の書き込み方法。
【請求項３７】
前記半導体記憶装置の書き込み方法は、前記制御ゲートの電圧が特定の電圧値に達した後に、さらに前記ビット線へ書き込み電圧の印加を開始する、請求項３３、３５又は３６のいずれか一つに記載の半導体記憶装置の書き込み方法。
【請求項３８】
制御ゲートとソース線とを備えたメモリトランジスタとワード線とビット線とを備えた選択トランジスタとの２つのトランジスタで構成される不揮発性メモリセルを有する半導体記憶装置の書き込み方法であって、前記制御ゲートに書き込み電圧の印加を開始してから所定の時間が経過した後に、前記ソース線を所定の電位から開放状態にすることを特徴とする半導体記憶装置の書き込み方法。
【請求項３９】
前記半導体記憶装置の書き込み方法は、前記制御ゲートに書き込み電圧の印加を開始してから所定の時間が経過した後に、さらに前記ワード線に書き込み電圧の印加を開始する、請求項３８記載の半導体記憶装置の書き込み方法。
【請求項４０】
前記半導体記憶装置の書き込み方法は、制御ゲートに書き込み電圧の印加を開始してから所定の時間が経過した後に、さらに前記ビット線に書き込み電圧の印加を開始する、請求項３４、３８又は３９のいずれか一つに記載の半導体記憶装置の書き込み方法。
【請求項４１】
ソース線を備えたメモリトランジスタを含む不揮発性メモリセルを有する半導体記憶装置の書き込み方法であって、前記メモリセルの書き込み動作時に前記ソース線の容量を増やすことを特徴とする半導体記憶装置の書き込み方法。
【請求項４２】
前記半導体記憶装置の書き込み方法であって、前記メモリトランジスタはさらに制御ゲートを備え、前記制御ゲートに書き込み電圧の印加を開始する前に前記ソース線の負荷容量を増やす、請求項４１記載の半導体記憶装置の書き込み方法。
【請求項４３】
前記メモリセルは、さらにワード線とビット線とを有する選択トランジスタを備える、請求項４１又は４２記載の半導体記憶装置。
【請求項４４】
前記メモリトランジスタは、Ｐ型にドープされた拡散領域を有するＰチャネル型である、請求項１〜４３のいずれか一つに記載の半導体記憶装置。
【請求項４５】
前記選択トランジスタは、Ｐ型にドープされた拡散領域を有するＰチャネル型である、請求項１〜４４のいずれか一つに記載の半導体記憶装置。
【請求項４６】
前記メモリトランジスタは、Ｐ型にドープされた二つの拡散領域と、前記二つの拡散領域に挟まれたチャネル領域の上方にトンネル酸化膜を介して形成された前記浮遊ゲートと、前記浮遊ゲートの上方に絶縁膜を介して形成された前記制御ゲートとを有する、請求項１〜４５のいずれか一つに記載の半導体記憶装置。
【請求項４７】
前記メモリセルの書き込みは、バンド−バンド間トンネル電流誘起ホットエレクロン注入によって、前記トンネル酸化膜を介して前記浮遊ゲートへと電子を注入する、請求項４６記載の半導体記憶装置。
【請求項４８】
前記二つの拡散領域は互いに不純物プロファイルが等しい、請求項４６又は４７記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は不揮発性半導体記憶装置及びその書き込み方法に関する。
【０００２】
【従来の技術】
近年、フラッシュメモリに代表される不揮発性半導体記憶装置は電気的にデータの書き換えが可能で、電源を切った状態でも記憶したデータを保持することができるため様々な分野で使用される。
【０００３】
図２０は代表的な不揮発性半導体記憶装置の一つであるフラッシュメモリのメモリトランジスタの一断面図を示したものである。基板１４０１上に形成されたウェル領域１４０２内に二つのＰ型の拡散層としてドレイン領域１４０３及びソース領域１４０４が形成されている。なお、このドレイン領域とソース領域はそれぞれに印加される電圧条件によって決まるものである。
【０００４】
トンネル酸化膜１４０８は上記ドレイン領域１４０３とソース領域１４０４との間に形成される。トンネル酸化膜１４０８上には浮遊ゲート１４０９が形成される。更に、浮遊ゲート１４０９上には例えばＯＮＯ膜のような絶縁膜１４１０を介して制御ゲート１４１１が形成されている。
【０００５】
なお、ドレイン領域１４０３にはビット線１４０５が接続され、ソース領域１４０４にはソース線１４０７が接続され、制御ゲート１４１１にはワード線１４０６が接続されている。ここでは、１つのメモリトランジスタから構成されるメモリセルを例として説明する。
【０００６】
次に、図２０を用いて上記メモリセルの書き込み方法について説明する。書き込み動作時には書き込み対象のメモリセル（以下、書き込み対象セル）の各端子（ワード線、ビット線、ソース線、ウェル）には、それぞれ以下に示すような電圧が印加される。
【０００７】
ワード線１４０６には例えば＋１０Ｖ（ボルト）程度の正の電圧、ビット線１４０５には例えば−５．５Ｖ程度の負の電圧、ウェル１４０２には例えば＋２．５Ｖ程度の正の電圧を印加する。また、ソース線１４０７は開放状態とする。
【０００８】
以上のような電圧をメモリセルの各端子に印加し、バンド−バンド間トンネル電流誘起ホットエレクトロン現象によりトンネル酸化膜１４０８を介して浮遊ゲート１４０９に電子を注入する。
【０００９】
なお、ここで書き込み電圧とは、書き込み対象セル（または、書き込み対象のメモリトランジスタ）の浮遊ゲートに電子注入を行うために、メモリセルの各端子に印加される電圧値と定義しておく。
【００１０】
次に、上記メモリセルを用いて構成された半導体記憶装置の書き込み動作波形について図２１を参照しながら説明する。
【００１１】
先ず、時刻Ｔ０で、モード信号ＭｏｄｅがＰｒｏｇｒａｍモードに設定される。このＭｏｄｅ信号の切り替わりに同期してソース線１４０７（ＳＬ１）への電圧出力が停止され、ソース線１４０７は開放状態（ＨｉＺ状態）となる。なお、このときトリガ信号ＮＴＲＧは”Ｈ”レベルの信号であり、ワード線１４０６（ＷＬ１）及びビット線１４０５（ＢＬ１）の電圧はＶＤＤ（電源電圧）レベルである。
【００１２】
次に、時刻Ｔ１でトリガ信号ＮＴＲＧが”Ｈ”から”Ｌ”に変化する。このトリガ信号の変化に伴い、ワード線ＷＬ１に電圧ＶＰＰが印加される。ビット線１４０５（ＢＬ１）には電圧ＶＮＮが印加される。
【００１３】
上記のようにワード線ＷＬ１に電圧ＶＰＰが印加されると、ソース線が開放状態であるため、制御ゲート−ソース線間の容量結合によって制御ゲートの電位上昇に追従してソース線１４０７の電位が上昇する。
【００１４】
次に、時刻Ｔ２で、トリガ信号ＮＴＲＧが”Ｌ”から”Ｈ”に変化し、ワード線への電圧ＶＰＰの印加が停止され、再びＶＤＤが印加される。また、ビット線への電圧ＶＮＮの印加も停止され、再びＶＤＤが印加される。
【００１５】
次に、時刻Ｔ３で、モード信号Ｍｏｄｅが変化しＰｒｏｇｒａｍモードから他のモードへ遷移する。この遷移に伴い、ソース線ＳＬ１へはＶＤＤが印加される。
【００１６】
【発明が解決しようとする課題】
しかしながら、上記従来の半導体記憶装置においては書き込み動作時に次のような課題があった。
【００１７】
一つは、ビット線電位の上昇による書き込み速度の劣化である。前述したようにソース線は制御ゲートに電圧ＶＰＰを印加する以前に開放状態であるため、制御ゲートに正の電圧（ＶＰＰ）を印加した際に、制御ゲートとソース線との容量結合によってソース線の電位が上昇する。
【００１８】
書き込み動作により浮遊ゲート１４０９にある程度電子が注入されると、浮遊ゲートに負の電荷が蓄積されるため、浮遊ゲートの電位が低下する。そして、前述したようにソース線の電位は上昇しているため、浮遊ゲートとソース線との間の電位差がメモリセルをオンさせるのに十分な電圧に到達する可能性がある。
【００１９】
仮に、浮遊ゲートとソース線との間の電位差が書き込み対象セルの閾値電圧以上の電圧値に到達すると、書き込み対象セルがドレインターンオンする。即ちトンネル酸化膜直下にチャネルが形成され、ドレイン領域とソース領域とが導通状態になる。このようにソース領域とドレイン領域が導通状態になると、ソース線の容量（寄生容量）に保持されていた正の電荷がビット線に向かって流れ込みビット線の電位が上昇する。ビット線の電位の上昇は、同時に書き込み動作を行っているメモリセルの書き込み速度の低下をもたらす。
【００２０】
一つは、過剰書き込み状態によるリテンション、酸化膜へのストレス等の信頼性の課題である。また、浮遊ゲートに過剰に電子が注入されるとメモリトランジスタの書き込み分布の収束性が劣化するという課題も生じる。
【００２１】
前述したように書き込み動作時にソース線の電位が制御ゲートとの容量結合によって上昇する。さらに書き込みによる浮遊ゲートの電位低下に伴い、ドレインターンオンが起こる。ソース線の電位が上昇しているため、メモリセルのドレイン−ソース間の電圧が、制御ゲートとソース線との容量結合によるソース線電位の上昇が起こらない場合と比べて、より大きくなる。これによりドレイン領域の近傍で高電界が発生すると、この高電界によってドレインアバランシェ現象が新たに生じる。
【００２２】
そして、ドレインアバランシェ現象によりドレイン領域の近傍で新たなホットキャリア（ホットエレクロン）が生成する。このようなホットキャリアが発生すると制御ゲートに加えられた高電圧によってトンネル酸化膜を介して浮遊ゲートへと電子が更に注入される。これは浮遊ゲートへ電子が過剰に注入されることを意味する。浮遊ゲートへと電子が過剰に注入されるとトンネル酸化膜に過剰なストレスが加わることから、例えばトンネル酸化膜の欠陥発生を促し、例えば絶縁耐圧が低下する等のトンネル酸化膜の信頼性に課題が発生する。
【００２３】
一つは、書き込みディスターブによる誤書き込みの課題である。これは書き込み非対象セルに対して誤って書き込みが行われることをいう。この誤書き込みの課題は、制御ゲートとソース線を備えるメモリトランジスタと、ワード線とビット線を備え、上記メモリトランジスタを選択する役割をもつ選択トランジスタの二つのトランジスタから構成されるメモリセルを有する半導体記憶装置で、メモリブロック毎に制御ゲートとウェルとソース線とを共通とするメモリアレイ構成をとった場合に特に重要な課題となる。
【００２４】
上記誤書き込みについて以下に説明する。書き込み対象セルが存在するメモリブロックにおいて、制御ゲート、ソース線およびウェルは書き込み非対象のメモリセル（以下、書き込み非対象セル）と共通である。即ち、書き込み非対象セルの制御ゲートとウェルに対しても上記書き込み対象セルと等しい電圧が印加される。また、書き込み非対象セルのソース線は書き込み対象セルと同様に開放状態である。
【００２５】
ここで、前述したように書き込み対象セルでドレインターンオンが生じると、書き込み動作時に開放状態にあるソース線から充電電荷が放出され、ソース線の電位が低下する。書き込み対象セルのソース線は、書き込み対象セルが存在するメモリブロック内の書き込み非対象セルのソース線と共通である構成なため、書き込み非対象セルのソース線の電位も低下する。したがって書き込み非対象セルはソース側からの書き込みディスターブを受け、誤書き込みが発生する。
【００２６】
以上のように従来の技術では、メモリトランジスタの書き込み動作時に制御ゲート−ソース線間の容量結合によってソース線電位が上昇し、ドレインターンオンが発生することをきっかけとして以上に示したような課題が発生する。
【００２７】
本発明は、上記課題を解決するものであり、本発明の主な目的は上記課題を引き起こす主要因である書き込み対象セルのドレインターンオンを防止するため、書き込み動作時におけるソース線電位の上昇を抑制する手段を提供することにある。
【００２８】
【課題を解決するための手段】
上記課題を解決するため、制御ゲートとソース線とビット線とを備えたメモリトランジスタで構成される不揮発性メモリセルを有する半導体記憶装置において、メモリセルへの書き込み動作時に制御ゲートの電圧が特定の電圧値に達した後に、ソース線を所定の電位から開放状態にする、半導体記憶装置を提供するものである。
【００２９】
また、本発明は制御ゲートとソース線とビット線とを備えたメモリトランジスタで構成される不揮発性メモリセルを有する半導体記憶装置において、メモリセルへの書き込み動作時に制御ゲートへ書き込み電圧の印加を開始してから所定の時間が経過した後に、ソース線を所定の電位から開放状態にする、半導体記憶装置を提供するものである。
【００３０】
また、本発明は制御ゲートとソース線とを備えたメモリトランジスタとワード線とビット線とを備えた選択トランジスタとの２つのトランジスタから構成される不揮発性メモリセルを有する半導体記憶装置において、メモリセルへの書き込み動作時に前記制御ゲートの電圧が特定の電圧値に達した後に、ソース線を所定の電位から開放状態にする、半導体記憶装置を提供するものである。
【００３１】
また、本発明は制御ゲートとソース線とを備えたメモリトランジスタと、ワード線とビット線とを備えた選択トランジスタとの２つのトランジスタから構成される不揮発性メモリセルを有する半導体記憶装置において、メモリセルへの書き込み動作時に前記制御ゲートへ書き込み電圧の印加を開始してから所定の時間が経過した後に、前記ソース線を所定の電位から開放状態にする半導体記憶装置を提供するものである。
【００３２】
以上のことから、書き込み動作時にソース線の開放を制御ゲートへの書き込み電圧の印加より前に行わないため、制御ゲートとの容量結合による上記ソース線の電位上昇を回避することができる。そして、書き込み動作時に浮遊ゲートの電位が低下したとしても浮遊ゲートとソース線との電位差の拡大を抑制でき、書き込み対象セルのドレインターンオンを抑制することができる。
【００３３】
また、本発明はソース線を備えたメモリトランジスタで構成されるメモリセルを有する半導体記憶装置において、メモリセルの書き込み動作時に前記ソース線の容量を増やす半導体記憶装置を提供するものである。
【００３４】
上記容量を増やす方法としては、例えばメモリトランジスタの上記ソース線を共通とするメモリブロックと、メモリブロックのソース線間を接続又は分離するスイッチ回路とを備え、メモリセルへの書き込み動作時に前記スイッチ回路が少なくとも１つ以上の前記メモリブロックのソース線間を接続する構成をとることで実現できる。
【００３５】
以上のように書き込み動作時に選択ブロックと非選択ブロックのソース線を接続することでソース線の容量を大きくすることができる。ソース線の容量を大きくすることで、制御ゲートとソース線との容量結合比を変化させることができ、制御ゲートに電圧を印加した時のソース線の電位上昇を抑制することができる。このため、書き込み動作により浮遊ゲートの電位が低下しても浮遊ゲートと上記ソース線との電位差の拡大を抑制でき、書き込み対象セルのドレインターンオンを抑制することができる。
【００３６】
【発明の実施の形態】
本発明は前述したように書き込み対象セルのドレインターンオンを防止するため、例えば次に示すような手段を用いるものである。即ち、書き込み動作時において（１）ソース線の開放のタイミングを制御する、（２）ソース線の容量を増やす、というものである。
【００３７】
なお、（１）に関しては、例えば書き込み動作時のメモリトランジスタの制御ゲート電圧（電圧値や電圧変動）をモニターすることによって実現する手段を示す。
【００３８】
（第１の実施形態）
本実施形態は制御ゲートと二つの拡散領域（ソース領域及びドレイン領域）を備えたメモリトランジスタから構成されるメモリセルを有する半導体記憶装置において、書き込み動作時に制御ゲートに印加する電圧値を検知し、制御ゲートの電圧値が特定の値に達した後に、ソース線を所定の電圧状態から開放状態（オープン状態）にすることで、上記ソース線電位の上昇を防止する手段を示すものである。なお、ソース領域及びドレイン領域はそれぞれに印加される電圧条件から決まるものである。本実施形態に関してはビット線に接続された拡散領域をドレイン領域、もう一方の拡散領域をソース領域（ソース線が接続される領域）と呼ぶことにする。
【００３９】
（回路構成）
図１は、本発明の第１の実施形態を示す半導体記憶装置の回路構成図である。
【００４０】
メモリブロック１００は制御ゲートＣＧと浮遊ゲートＦＧを有するＰチャネル型のメモリトランジスタ１３０をマトリクス状に配置している。図１では説明を簡単にするために、同一ビット線上の二つのメモリトランジスタのみを示している。なお、このように１つのメモリトランジスタで構成されるメモリセルを適宜１トランジスタ型のメモリセルと呼ぶ。また、メモリトランジスタの構造は、例えば、二つの拡散層（ソース領域とドレイン領域）と浮遊ゲートと制御ゲートを有した構造を有している。上記二つの拡散領域は例えばＢ（ボロン）等のＰ型の不純物を例えばイオン注入法によりドープして形成される。この二つの拡散領域の不純物プロファイルは互いに対称（等しい）構造であってもよい。なお、このようにソース領域とドレイン領域との不純物プロファイルを等しくすると、例えば、ドレイン領域とソース領域のイオン注入用のマスクを一つで兼用することができ、マスク枚数の削減及び製造工程の削減による半導体記憶装置のコストの低減が可能である。また、後述する第２〜第５の実施形態においても同様に用いることができる。
【００４１】
また、書き込み電圧発生回路１１０、制御ゲート電圧検知回路１２０、ワード線駆動回路１４０、ソース線制御回路１５０、ビット線制御回路（図示せず）が配置される。
【００４２】
書き込み電圧発生回路１１０は、制御ゲート電圧検知回路１２０とワード線駆動回路１４０とソース線制御回路１５０のそれぞれに電圧を供給する。
【００４３】
ワード線駆動回路１４０はワード線ＷＬ１とＷＬ２に接続される。このワード線ＷＬ１とＷＬ２は各々異なるメモリトランジスタの制御ゲートに接続されている。ワード線駆動回路１４０からの出力電圧はワード線ＷＬ１（又はＷＬ２）に出力され、メモリトランジスタ１３０の制御ゲートＣＧに印加される。
【００４４】
ソース線制御回路１５０はソース線ＳＬ１に印加する電圧を制御する回路である。このソース線制御回路１５０は検知信号Ｄｃｔに応じてソース線ＳＬ１に電圧を出力する。
【００４５】
ビット線ＢＬ１はビット線制御回路からメモリブロック１００へと配置される。ビット線制御回路からの電圧はビット線ＢＬ１に印加される。
【００４６】
制御ゲート電圧検知回路１２０は、書き込み電圧発生回路１１０で発生し、ワード線駆動回路１４０に供給される書き込み電圧が特定の電圧値に到達しているかを検知する回路である。この制御ゲート電圧検知回路１２０は書き込み電圧発生回路１１０からの電圧が予め設定した電圧に到達した後に、”Ｈ”レベルの検知信号Ｄｃｔを出力する。一方、書き込み電圧発生回路１１０からの電圧が予め設定した特定の電圧値に到達していない場合は”Ｌ”レベルの検知信号Ｄｃｔを出力する。なお、ウェルに印加される電圧値は、制御ゲートに印加される電圧値以下であり、かつ、ビット線に印加される電圧値以上である。
【００４７】
次に、メモリトランジスタ１３０への書き込み動作について説明する。なお、メモリトランジスタの構造としては図２０と同様な構造である。メモリトランジスタへの書き込みは浮遊ゲートＦＧへの電子の注入によって行われる。具体的には、バンド−バンド間トンネル電流誘起ホットエレクトロンによる注入方法を用いる。
【００４８】
ここでバンド−バンド間トンネル電流誘起ホットエレクトロン注入方法は、ワード線ＷＬ１とビット線ＢＬ１に互いに極性の異なる高電圧を印加した場合にメモリトランジスタのドレイン領域で発生するホットエレクトロンを利用した電子注入方法である。なお、後述する第２〜第５の実施形態においても同様に用いることができる。
【００４９】
次に、具体的な書き込み方法について説明する（図２０を参照）。
【００５０】
先ず、ワード線（制御ゲート）に例えば１０Ｖ程度の正の電圧を印加し、ビット線（ドレイン領域）に例えば−５．５Ｖ程度の負の電圧を印加する。また、ソース線（ソース領域）には動作開始時にはウェルに印加する電圧値以下を印加し、後述するようなタイミングで所定の電圧状態から開放状態（Ｈｉｚ状態）とする。ウェルには例えば電源電圧を印加する。
【００５１】
なお、浮遊ゲートのまわりは絶縁物で構成されるため、この電子が注入された状態は通常状態では保持（例えば電子が注入された状態が”０”データ保持の状態、電子がない状態を”１”データ保持の状態）される。
【００５２】
（動作波形）
以下、上記回路の動作について図面を参照しながら説明する。図２は、上記半導体記憶装置の書き込み動作時の波形図を示したものである。
【００５３】
先ず、時刻Ｔ０でモード信号ＭｏｄｅがＰｒｏｇｒａｍモードに設定される。書き込み電圧発生回路１１０は電圧ＶＤＮを発生し、ソース線制御回路を通してソース線ＳＬ１にＶＤＮが印加される。なお、ソース線ＳＬ１に印加される電圧ＶＤＮはウェルに印加される電圧値以下である。また、このときのワード線ＷＬ１の電圧はＶＤＤ（電源電圧）に設定されている。なお、ウェルＮＷ１の電圧波形については図示していないが、図中に示す間は常時、ＶＤＤが印加されている。トリガ信号ＮＴＲＧは”Ｈ”レベルの信号である。
【００５４】
次に、時刻Ｔ１で、トリガ信号ＮＴＲＧが”Ｈ”から”Ｌ”に変化する。このトリガ信号の変化に伴い、書き込み電圧発生回路１１０は電圧ＶＮＮを発生し、ビット線制御回路を通してビット線に電圧ＶＮＮを印加する。また、書き込み電圧発生回路１１０はワード線駆動回路１４０に電圧ＶＰＰを供給する。ワード線駆動回路１４０は上記電圧ＶＰＰを出力し、容量性負荷である制御ゲートを充電し始める。制御ゲート電圧検知回路１２０は、書き込み電圧発生回路１１０がワード線駆動回路１４０に供給する電圧ＶＰＰをモニターすることで、ワード線ＷＬ１（制御ゲート）の電圧が特定の電圧値に到達したか否かを検知する。
【００５５】
なお、書き込み電圧発生回路における電圧ＶＮＮの発生はモード信号Ｍｏｄｅに応じて行ってもよい。但し、このときビット線制御回路はトリガ信号ＮＴＲＧに応じてビット線に電圧ＶＮＮを出力する。
【００５６】
次に、時刻Ｔ２で、ワード線ＷＬ１の電圧が特定の電圧値に到達すると、検知信号Ｄｃｔは”Ｈ”になる。ソース線制御回路１５０がこの”Ｈ”レベルの検知信号Ｄｃｔを受け取ると、ソース線制御回路１５０はソース線ＳＬ１への電圧出力を停止し、ソース線ＳＬ１をＨｉＺ状態（開放状態）にする。
【００５７】
ソース線ＳＬ１の開放後、ソース線ＳＬ１は電圧ＶＤＮに維持される。これは次のような理由による。ワード線ＷＬ１の電圧の立ち上がり初期は、ソース線ＳＬ１には電圧ＶＤＮが印加されており、ワード線ＷＬ１の電圧が特定の電圧値まで立ち上がった後に、ソース線ＳＬ１を開放しているため、時刻Ｔ１から時刻Ｔ２までの間にソース線ＳＬ１の電位が上昇することはない。このように、ソース線ＳＬ１の電位は制御ゲートとの容量結合による影響を受けず、ソース線ＳＬ１の電位上昇が回避できる。
【００５８】
なお、前述したように書き込み対象セルの浮遊ゲートに電子が注入されると、次第に浮遊ゲートの電位は低下する。しかしながら、ソース線ＳＬ１の電位が電圧ＶＤＮに保持されているため、ソース線電位の上昇による浮遊ゲートとソース線ＳＬ１の電位差の拡大を抑制できる。したがって、メモリトランジスタのドレインターンオンを防止することができる。
【００５９】
次に、時刻Ｔ３で、トリガ信号ＮＴＲＧが”Ｌ”から”Ｈ”に変化する。制御ゲート電圧検知回路１２０はトリガ信号ＮＴＲＧに応じて検知信号Ｄｃｔを”Ｈ”から”Ｌ”に切り替える。この検知信号Ｄｃｔの変化に応じて、ソース線制御回路１５０は再び電圧ＶＤＮをソース線ＳＬ１に印加する。書き込み電圧発生回路１１０は、ワード線駆動回路１４０への電圧供給を電圧ＶＰＰからＶＤＤに変化させる。また、ビット線制御回路への電圧供給を電圧ＶＮＮからＶＤＤに変化させる。これに伴い、ビット線の電圧はＶＮＮからＶＤＤへと変化する。
【００６０】
次に、時刻Ｔ４で、モード信号Ｍｏｄｅが変化し、Ｐｒｏｇｒａｍモードから他のモードへ遷移する。書き込み電圧発生回路１１０は電圧ＶＤＮの発生をやめ、ＶＤＤを出力する。ソース線制御回路１５０の入力電圧はＶＤＤに設定され、同時にソース線ＳＬ１の電圧もＶＤＤに設定される。
【００６１】
次に、図３に書き込み動作時の回路制御を変えた場合における動作波形を示す。
【００６２】
先ず、時刻Ｔ０で、モード信号ＭｏｄｅがＰｒｏｇｒａｍモードに設定される。ここで書き込み電圧発生回路１１０は電圧ＶＰＰ及び電圧ＶＤＮを発生する。電圧ＶＰＰ及び電圧ＶＤＮは、それぞれワード線駆動回路１４０及びソース線制御回路１５０に供給される。電圧ＶＤＮはソース線制御回路１５０を通してソース線ＳＬ１に印加される。ただし、この時点では電圧ＶＰＰはワード線ＷＬ１（制御ゲート）には印加されない。なお、ウェルＮＷ１の電圧波形については図示しないが、書き込み動作中、常時ＶＤＤが印加されている。また、ビット線ＢＬ１にはＶＤＤが印加される。
【００６３】
次に、時刻Ｔ１で、トリガ信号ＮＴＲＧが”Ｈ”から”Ｌ”に変化する。このトリガ信号ＮＴＲＧの変化に伴い、書き込み電圧発生回路１１０は電圧ＶＮＮを発生する。電圧ＶＮＮは、ビット線制御回路を通してビット線ＢＬ１に印加される。
【００６４】
なお、書き込み電圧発生回路１１０における電圧ＶＮＮの発生はＭｏｄｅ信号に同期して行っても構わない。但し、このときビット線制御回路はトリガ信号ＮＴＲＧに応じてビット線に電圧ＶＮＮを印加する。
【００６５】
また、上記トリガ信号ＮＴＲＧの変化に応じてワード線駆動回路１４０はワード線ＷＬ１にＶＰＰの電圧を印加する。この時、ノードＶｃｇの電位が一時的にＶＰＰから低下し、再びＶＰＰのレベルまで回復する。このノードＶｃｇの電圧変動は次のような現象により発生する。ワード線ＷＬ１にＶＰＰの電圧が印加されると、ワード線ＷＬ１の負荷容量（寄生容量）を充電するために、ノードＶｃｇからワード線ＷＬ１の負荷容量に電流が流れ込む。このためノードＶｃｇの電位は一時的に電圧ＶＰＰから低下する。その後、上記負荷容量に十分な電荷が充電されると、ノードＶｃｇの電位は電圧ＶＰＰに回復する。トリガ信号ＮＴＲＧの変化に応じて制御ゲート電圧検知回路１２０は検知信号Ｄｃｔの出力を許可する。不許可時には、検知信号Ｄｃｔは”Ｌ”出力とする。
【００６６】
なお、制御ゲート電圧検知回路１２０の検知信号Ｄｃｔの出力許可は、必ずしもトリガ信号ＮＴＲＧに同期させる必要はなく、例えば、ノードＶｃｇの電位が検知レベルより低くなったときに検知信号Ｄｃｔの出力を許可し、ノードＶｃｇの電位が検知レベルよりも高くなったときに検知信号を”Ｌ”から”Ｈ”に変化させるようにしてもよい。
【００６７】
なお、異なる２つの検知レベルを持たせ、ノードＶｃｇの電位が低い側の検知レベルより低くなったときに検知信号Ｄｃｔの出力を許可し、ノードＶｃｇの電位が高い側の検知レベル（特定の電圧レベルに相当する）より高くなったときに、検知信号Ｄｃｔを”Ｌ”から”Ｈ”に変化させるようにしてもよい。
【００６８】
次に、時刻Ｔ２で、制御ゲート電圧検知回路１２０が、ノードＶｃｇの電位が予め設定した所定の電圧レベルに到達したことを検知すると、検知信号Ｄｃｔは”Ｌ”レベルから”Ｈ”レベルとなる。
【００６９】
上記”Ｈ”レベルの検知信号Ｄｃｔがソース線制御回路１５０に入力されると、ソース線制御回路１５０はソース線ＳＬ１への電圧出力を停止し、ソース線ＳＬ１を開放状態にする。ワード線ＷＬ１の電圧レベルが十分に立ち上がっているので、ソース線ＳＬ１は制御ゲートとの容量結合による影響を受けないため、電圧ＶＤＮに保持される。
【００７０】
なお、メモリトランジスタに書き込み電圧が印加されると、書き込み対象セルの浮遊ゲートに電子が注入される。浮遊ゲートに電子が注入されると浮遊ゲートの電位は低下するが、ソース線ＳＬ１の電位が電圧ＶＤＮに保持されているため、浮遊ゲートとソース線ＳＬ１との間の電位差の拡大を抑制でき、書き込み対象セルのドレインターンオンを防止することができる。
【００７１】
次に、時刻Ｔ３で、トリガ信号ＮＴＲＧが”Ｌ”から”Ｈ”に変化する。検知信号Ｄｃｔは”Ｈ”から”Ｌ”へと切り替わる。このトリガ信号ＮＴＲＧの変化に応じて、書き込み発生回路１１０はワード線駆動回路１４０及びビット線制御回路への書き込み電圧（電圧ＶＰＰ及び電圧ＶＮＮ）の供給を停止する。ワード線駆動回路及びビット線制御回路は、それぞれワード線ＷＬ１及びビット線ＢＬ１への電圧印加を停止し、ＶＤＤを印加する。
【００７２】
次に、時刻Ｔ４でモード信号Ｍｏｄｅが変化し、Ｐｒｏｇｒａｍモードから他のモードへ遷移する。同時に書き込み電圧発生回路１１０は電圧ＶＤＮの発生を停止し、ソース線制御回路１５０からソース線への印加電圧もＶＤＮからＶＤＤに切り替わる。また、書き込み電圧発生回路１１０は、ワード線駆動回路１４０への書き込み電圧（電圧ＶＰＰ）の供給を停止する。これに伴い、ワード線駆動回路１４０に供給される電圧がＶＰＰからＶＤＤへと切り替わる。
【００７３】
次に、図４にソース線ＳＬ１を開放するタイミングに合わせてビット線ＢＬ１に書き込み電圧の印加を開始した場合の動作波形を示す。なお、ビット線以外の回路の動作については時刻Ｔ０〜時刻Ｔ１までの動作は既に述べた通りであるので、省略する。
【００７４】
時刻Ｔ２に、制御ゲート電圧検知回路１２０が特定の電圧値に到達したことを検知すると、制御ゲート電圧検知回路１２０は検知信号Ｄｃｔ”Ｈ”をソース線制御回路１５０だけでなく、ビット線制御回路にも出力する。ソース線制御回路１５０は、この”Ｈ”レベルの検知信号Ｄｃｔを受け取ると、ソース線ＳＬ１を開放する。ビット線制御回路は、この”Ｈ”レベルの検知信号Ｄｃｔを受け取ると、ビット線ＢＬ１に負の電圧ＶＮＮを印加する。
【００７５】
なお、時刻Ｔ３以降の動作は前述の実施形態と同様である。このように、制御ゲート電圧検知回路１２０のソース線ＳＬ１を開放状態とするタイミングに合わせてビット線ＢＬ１を制御することもできる。
【００７６】
以上の説明の通り、ソース線ＳＬ１を開放状態にする制御をワード線駆動回路１４０に供給される電圧レベルを検知して行うことにより、ソース線電位の上昇を回避することができる。そして、書き込み対象セルのドレインターンオンを抑制することができる。したがって、ドレインターンオンを原因とする種々の課題、例えば、ビット線電位の低下による書き込み速度の低下や、過剰書き込み状態によるリテンション、酸化膜へのストレス等の信頼性の課題、また、メモリセルの書き込み分布収束性劣化の課題をも防止することができる。
【００７７】
（第２の実施形態）
（回路構成）
図５は、本発明の第２の実施形態を示す半導体記憶装置の回路構成図である。本実施形態では、上記第１の実施形態での制御ゲート電圧検知回路１２０に代えてタイマー回路３２０を配置した構成である。
【００７８】
上記タイマー回路３２０はメモリセルへの書き込み動作時にワード線ＷＬ１（制御ゲート）に書き込み電圧の印加を始めてから所定の時間が経過した後に、ソース線ＳＬ１を所定の電位から開放状態にするものである。タイマー回路３２０の構成としては、例えば、遅延回路等の構成をとることができる。
【００７９】
タイマー回路３２０は例えばトリガ信号ＮＴＲＧに応じて動作する。この場合、トリガ信号ＮＴＲＧが”Ｈ”レベルから”Ｌ”レベルへと切り替わった時刻から予め設定した時間（Ｔ）が経過すると、タイマー回路３２０からの出力信号Ｔｉｍが”Ｌ”レベルから”Ｈ”レベルへと切り替わる。ソース線制御回路３５０に入力される信号Ｔｉｍが”Ｈ”レベルの間はソース線ＳＬ１への電圧出力を停止し、ソース線ＳＬ１を開放状態とする。その後、トリガ信号ＮＴＲＧが”Ｌ”レベルから”Ｈ”レベルに切り替わると、タイマー回路３２０からの出力信号Ｔｉｍ信号は”Ｈ”レベルから”Ｌ”レベルへと切り替わり、ソース線に再びＶＤＮを印加することになる。
【００８０】
なお、上記予め設定する所定の時間は、半導体記憶装置内の配線抵抗や制御ゲートの負荷容量成分等のプロセスパラメータに基づいて設計する。
【００８１】
なお、この所定の時間はワード線ＷＬ１（制御ゲート）の電圧が十分にＶＰＰとなる時間以上に設定することが望ましい。
【００８２】
（動作波形）
以下、上記半導体記憶装置の動作について図面を参照しながら説明する。図６は、上記半導体記憶装置の書き込み動作時の波形図である。
【００８３】
なお、時刻Ｔ０から時刻Ｔ１までの動作は上記第１の実施形態と同様であるため説明を省略する。
【００８４】
時刻Ｔ１で、トリガ信号ＮＴＲＧが”Ｈ”から”Ｌ”に変化する。このトリガ信号ＮＴＲＧの変化に伴い、書き込み電圧発生回路３１０は電圧ＶＰＰ及び電圧ＶＮＮを発生し、それぞれワード線駆動回路３４０及びビット線制御回路（図示せず）に供給する。
【００８５】
なお、書き込み電圧発生回路３１０はトリガ信号ＮＴＲＧに応じてＶＰＰを発生する以外に、モード信号Ｍｏｄｅに応じてＶＰＰを発生するようにしてもよい。
【００８６】
なお、書き込み電圧発生回路３１０はトリガ信号ＮＴＲＧに応じてＶＮＮを発生する以外に、モード信号Ｍｏｄｅに応じてＶＮＮを発生するようにしてもよい。
【００８７】
ビット線制御回路はビット線ＢＬ１に電圧ＶＮＮを印加する。ワード線駆動回路３４０はワード線ＷＬ１に電圧ＶＰＰを出力し、容量性負荷を持つ制御ゲートＣＧを充電し始める。また、タイマー回路３２０は上記トリガ信号ＮＴＲＧをきっかけとして時間をカウントし始める。
【００８８】
次に、時刻Ｔ２で、時刻Ｔ１から所定の時間（図中Ｔで示す）が経過した後に信号Ｔｉｍが”Ｌ”レベルから”Ｈ”レベルに切り替わる。この”Ｈ”レベルの信号Ｔｉｍがソース線制御回路３５０に入力されると、ソース線制御回路３５０はソース線ＳＬ１への電圧出力を停止し、ソース線ＳＬ１を開放状態（Ｈｉｚ状態）にする。
【００８９】
この後、ソース線ＳＬ１はＶＤＮに保持される。ワード線ＷＬ１（制御ゲートＣＧ）の電圧レベルが十分に立ち上がっているので、ソース線ＳＬ１は制御ゲートとの容量結合による影響を受けることがない。このためソース線ＳＬ１の電位の上昇を回避できる。
【００９０】
上記第１の実施形態と同様、書き込み対象セルの浮遊ゲートＦＧに電子が注入されると、次第に浮遊ゲートＦＧの電位が低下する。ソース線ＳＬ１の電位はＶＤＮに保持されているため、浮遊ゲート−ソース線間の電位差の拡大を抑制することができる。したがって、書き込み対象セルのドレインターンオンを抑制することができる。
【００９１】
なお、時刻Ｔ３以降の動作は上記第１の実施形態と同様である。
【００９２】
次に、図７にソース線ＳＬ１を開放するタイミングに合わせてビット線ＢＬ１に書き込み電圧を印加した場合の動作波形を示す。
【００９３】
なお、時刻Ｔ０〜時刻Ｔ２までのビット線ＢＬ１を除く、動作は前述した実施形態と同様である。
【００９４】
時刻Ｔ２に、タイマー回路３２０の信号Ｔｉｍが”Ｌ”レベルから”Ｈ”レベルに切り替わる。タイマー回路３２０は、上記信号Ｔｉｍをソース線制御回路３５０及びビット線制御回路（図示せず）に入力する。ソース線制御回路３５０は、”Ｈ”レベルの上記信号Ｔｉｍを受けると、ソース線ＳＬ１への電圧出力を停止する。ビット線制御回路は”Ｈ”レベルの上記信号Ｔｉｍを受けると、ビット線ＢＬ１に電圧ＶＮＮを印加する。
【００９５】
なお、時刻Ｔ３以降の動作はこれまでの実施形態と同様である。
【００９６】
このように、タイマー回路３２０を用いてソース線ＳＬ１を開放状態とすると共に、このソース線ＳＬ１の開放のタイミングに合わせてビット線ＢＬ１を制御することもできる。
【００９７】
以上のように、ワード線ＷＬ１の電圧が十分立ち上がった後に、ソース線ＳＬ１を開放状態にするため、書き込み動作時におけるソース線ＳＬ１の電位の上昇を回避することができ、書き込み対象セルのドレインターンオンを抑制できる。したがって、ドレインターンオンを原因とする種々の課題、例えば、ビット線の電位の低下による書き込み速度の低下や、過剰書き込み状態によるリテンション、酸化膜へのストレス等の信頼性の課題、また、メモリセルの書き込み分布収束性劣化の課題をも解決することができる。
【００９８】
（第３の実施形態）
本実施形態のメモリセルは、制御ゲートと二つの拡散領域（ソース領域とドレイン領域）を備えたメモリトランジスタと、このメモリトランジスタを選択する役割をもつ選択トランジスタとの二つのトランジスタから構成される。ワード線は選択トランジスタのゲートに接続され、ビット線は選択トランジスタの一方の拡散領域に接続されている。また、選択トランジスタの他方の拡散領域は、メモリトランジスタのドレイン領域に拡散領域を部分的に共有する形で接続されている。ソース線はメモリトランジスタのソース領域に接続されている。なお、メモリブロックにおいて、制御ゲート・ソース線・ウェルの３端子はそれぞれ複数のメモリセルで共通になっている。
【００９９】
本実施形態は第１の実施形態で示したソース線を制御する場合に加えて、選択トランジスタのワード線及びビット線を制御することでソース線とビット線との間のリークを回避すると共に、メモリトランジスタのドレインターンオンを抑制するものである。
【０１００】
（回路構成）
図８は、本発明の第３の実施形態を示す半導体記憶装置の回路構成図である。なお、説明を簡単にするために、同一ビット線上の二つのメモリセルのみを示している。
【０１０１】
メモリブロック５００は制御ゲートと浮遊ゲートを有するメモリトランジスタＭＣ、及びこのメモリトランジスタＭＣを選択する役割をもつ選択トランジスタＳＧの２つのトランジスタから構成されるメモリセル５６０を備えている。このように選択トランジスタＳＧとメモリトランジスタＭＣの二つのトランジスタから構成されるメモリセル５６０を以下適宜２トランジスタ型のメモリセルと略す。
【０１０２】
メモリトランジスタＭＣにはソース線ＳＬ１、制御ゲートＣＧ１、ウェルＮＷ１がそれぞれ接続されている。
【０１０３】
選択トランジスタＳＧにはビット線ＢＬ１、ＢＬ２とワード線ＷＬ１、ＷＬ２とが接続されている。また、ワード線ＷＬ１又はＷＬ２は選択トランジスタＳＧのゲート絶縁膜上のゲート電極に接続されている。メモリトランジスタＭＣ及び選択トランジスタＳＧは共にＰ型の拡散領域を備えたＰチャネル型で構成される。上記二つのトランジスタはメモリブロック５００内にマトリクス状に配置されている。
【０１０４】
メモリブロック５００は制御ゲートＣＧ１、ソース線ＳＬ１及びウェルＮＷ１がそれぞれ複数のメモリセルで共通になっている。
【０１０５】
更に、書き込み電圧発生回路５１０、制御ゲート制御回路５２０、ソース線制御回路５５０、ワード線駆動回路５４０、制御ゲート電圧検知回路５３０が配置される。
【０１０６】
上記書き込み電圧発生回路５１０で生成された電圧は制御ゲート制御回路５２０、制御ゲート電圧検知回路５３０、ワード線駆動回路５４０及びソース線制御回路５５０にそれぞれ供給される。
【０１０７】
制御ゲート制御回路５２０は制御ゲートＣＧ１に電圧を出力する。
【０１０８】
制御ゲート電圧検知回路５３０は制御ゲート制御回路５２０に入力される電圧が特定の電圧値に到達しているかを検知する。ノードＶｃｇが特定の電圧値に到達した場合には”Ｈ”レベルの検知信号Ｄｃｔを出力する。なお、ノードＶｃｇが特定の電圧値に到達していない場合は”Ｌ”レベルの検知信号Ｄｃｔを出力する。
【０１０９】
また、上記制御ゲート電圧検知回路５３０の検知する特定の電圧値はウェルに印加される電圧値及びビット線に印加される電圧値より大きい。
【０１１０】
検知信号Ｄｃｔはソース線制御回路５５０に入力される。ソース線制御回路５５０は、検知信号Ｄｃｔに応じてソース線ＳＬ１に電圧出力を制御する。
【０１１１】
なお、ソース線制御回路５５０の電圧出力の制御は、必ずしも検知信号Ｄｃｔだけで行う必要はない。
【０１１２】
（書き込み方法）
具体的な回路の動作について説明する前に上記半導体記憶装置の書き込み動作について説明する。
【０１１３】
図９は前述した図８に示したＸ−Ｘ間の一断面図を示したものである。二種類のトランジスタ６２０及び６２１は、例えば、Ｐ型不純物でドープされた基板６０１上に形成されＮ型不純物でドープされたウェル領域６０２内に、Ｐ型不純物でドープされたドレイン領域６０３、Ｐ型不純物でドープされたソース領域６０５とが形成されている。図９中の６０４及び６０６は二種類のトランジスタの中間ノードとなる。
【０１１４】
メモリトランジスタ６２１及び６２２は、それぞれトンネル酸化膜６０８及び６０９上に浮遊ゲート６１１と６１２が形成されている。また、浮遊ゲート６１１と６１２上には、例えばＯＮＯ膜のような絶縁膜６１３と６１４を介して制御ゲート６１５と６１６が形成される。制御ゲート６１５と６１６は、メモリブロック内で共通であり、制御ゲート６１７に接続されている。また、メモリトランジスタ６２１及び６２２のソース領域６０５は、ソース線（図示せず）に接続され、メモリブロック内で共通である。
【０１１５】
選択トランジスタ６２０は、メモリトランジスタ６２１を選択するトランジスタであり、ウェル領域６０２内に形成されたドレイン領域６０３と、メモリトランジスタ６２１との中間ノード６０４の間にゲート酸化膜６０７が形成されている。ゲート酸化膜６０７上にはゲート電極６１０が形成されている。また、選択トランジスタ６２０のドレイン領域６０３にはビット線６１８が接続されている。選択トランジスタ６２０のゲート電極６１０にはワード線６１９が接続されている。
【０１１６】
書き込み対象のメモリトランジスタ６２１は選択トランジスタ６２０によって選択される。書き込み動作時には、ビット線６１８及びワード線６１９に例えば−５．５Ｖ、−７．５Ｖの電圧をそれぞれ印加する。また、ウェルには例えば＋２．５Ｖの電圧を印加し、書き込み対象のメモリトランジスタ６２１の制御ゲート６１７に例えば＋１０Ｖの正の電圧を印加して、書き込み対象のメモリトランジスタ６２１と選択トランジスタ６２０との中間ノード６０４で発生したホットエレクトロンを、トンネル酸化膜６０８を介して浮遊ゲート６１１に注入する。
【０１１７】
ところで、制御ゲート６１７とウェル領域６０２とソース線は同一のメモリブロック内で書き込み非対象のメモリトランジスタ６２２と共通であるため、書き込み非対象のメモリトランジスタの制御ゲート６１６とウェル６０２とソース線には書き込み対象のメモリトランジスタ６２１と同様な電圧が印加される。
【０１１８】
ここで仮に、ソース線電位の上昇により書き込み対象のメモリトランジスタ６２１でドレインターンオンが起こった場合、ビット線６１８から選択トランジスタ６２０及びメモリトランジスタ６２１を介してソース線までが導通状態となる。このような導通状態が生じると、書き込み非対象のメモリトランジスタ６２２に関しても、書き込み対象セルと同様な電圧が印加されているため、ソース領域６０５（ソース線）でホットキャリア（ホットエレクロン）が発生する。このホットキャリアにより書き込み非対象のメモリトランジスタ６２２の浮遊ゲート６１２に電子が注入され、誤書き込みが発生する。
【０１１９】
本実施形態ではソース線の電位上昇を回避できる構成を有し、上記のように書き込み対象のメモリトランジスタ６２１のドレインターンオンを抑制できるため、書き込み非対象のメモリトランジスタ６２２への誤書き込みの課題に対しても有効な手段である。
【０１２０】
前述のとおり、本実施形態のメモリセルは、メモリトランジスタと選択トランジスタの２つのトランジスタから構成される。２トランジスタ型のメモリセルを用いる構成において、以降の説明では、書き込み対象のメモリセルを書き込み対象セル、書き込み非対象のメモリセルを書き込み非対象セルと呼ぶことにする。
【０１２１】
（動作波形）
以下、上記回路の動作について図面を参照しながら説明する。
【０１２２】
図１０は、上記半導体記憶装置の書き込み動作時の一波形図である。
【０１２３】
先ず、時刻Ｔ０で、モード信号ＭｏｄｅがＰｒｏｇｒａｍモードに設定される。ここで書き込み電圧発生回路５１０が電圧ＶＤＮを発生する。電圧ＶＤＮは、ソース線制御回路５５０を介してソース線ＳＬ１に印加される。
【０１２４】
このときトリガ信号ＮＴＲＧは”Ｈ”レベルのＶＤＤ（電源電圧）、検知信号Ｄｃｔは”Ｌ”レベルのＶＳＳ（接地電位）である。書き込み対象セルのソース線以外の端子（制御ゲートＣＧ１、ワード線ＷＬ１、ビット線ＢＬ１、ウェルＮＷ１）はすべてＶＤＤに設定される。
【０１２５】
なお、ウェルＮＷ１の電圧波形については図示していないが、書き込み動作中、常時ＶＤＤが印加される。また、図中に示していないが、書き込み非対象セルに接続されるワード線ＷＬ２に対しても、上記書き込み動作の間、常時ＶＤＤが印加されている。
【０１２６】
次に、時刻Ｔ１で、トリガ信号ＮＴＲＧが”Ｈ”から”Ｌ”に変化する。この変化に伴い、書き込み電圧発生回路５１０は正の電圧ＶＰＰ、負の電圧ＶＮＮ、及び負の電圧ＶＢＢを発生する。ワード線ＷＬ１には負の電圧ＶＢＢが印加され、ビット線ＢＬ１には負の電圧ＶＮＮが印加される。なお、ＶＮＮはＶＢＢよりも絶対値的に小さい電圧値である。また、制御ゲート制御回路５２０は電圧ＶＰＰを出力し、容量性負荷を持つ制御ゲートＣＧ１を充電し始める。
【０１２７】
制御ゲート電圧検知回路５３０は、ノードＶｃｇの電位をモニターすることで、制御ゲートＣＧ１の電圧が特定の電圧値に到達したか否かを検知する。
【０１２８】
次に、時刻Ｔ２で、ノードＶｃｇの電位が特定の電圧値に到達すると、検知信号Ｄｃｔは”Ｈ”レベルになる。この検知信号Ｄｃｔを受けてソース線制御回路５５０はソース線ＳＬ１への電圧出力を停止し、ソース線ＳＬ１を開放状態（Ｈｉｚ状態）にする。制御ゲートＣＧ１の電圧レベルは十分に立ち上がっているので、ソース線ＳＬ１は制御ゲートとの容量結合による影響を受けず、ソース線ＳＬ１の電位上昇が抑制され、ＶＤＮが保持される。
【０１２９】
メモリセルに書き込み電圧が印加されると、書き込み対象セルの浮遊ゲートに電子が注入される。電子が注入されると浮遊ゲートの電位は低下するが、前述のようにソース線ＳＬ１の電位がＶＤＮに保持されているため、浮遊ゲートとソース線ＳＬ１との間の電位差の拡大を、従来例に対して、抑制することができ、書き込み対象セルのドレインターンオンを抑制することができる。
【０１３０】
次に、時刻Ｔ３で、トリガ信号ＮＴＲＧが”Ｌ”から”Ｈ”に変化し、これに応じて検知信号Ｄｃｔは”Ｈ”から”Ｌ”となる。書き込み電圧発生回路５１０は電圧ＶＰＰ、電圧ＶＢＢ及び電圧ＶＮＮの発生を停止する。ソース線ＳＬ１を除くメモリセルの各端子の電位はすべてＶＤＤになる。また、ソース線制御回路５５０はソース線ＳＬ１に再びＶＤＮを印加する。
【０１３１】
次に、時刻Ｔ４で、モード信号Ｍｏｄｅが変化し、Ｐｒｏｇｒａｍモードから他のモードへ遷移する。ソース線制御回路５５０の出力電圧はＶＤＮからＶＤＤとなり、ソース線ＳＬ１の電圧はＶＤＤとなる。
【０１３２】
以上の一連の動作により書き込み動作が完全に終了する。このように制御ゲートＣＧ１の電圧レベルを検知してソース線ＳＬ１を開放状態にすることによって、ソース線ＳＬ１の電位上昇を抑制することができる。このため、書き込み動作時にメモリトランジスタのドレインターンオンを抑制することができる。
【０１３３】
次に、図１１に書き込み動作時における回路制御を変えた場合における動作波形を示す。
【０１３４】
先ず、時刻Ｔ０で、モード信号ＭｏｄｅがＰｒｏｇｒａｍモードに設定される。ここで書き込み電圧発生回路５１０は電圧ＶＰＰ及び電圧ＶＤＮを発生する。電圧ＶＤＮはソース線制御回路５５０を通してソース線ＳＬ１に印加される。また、書き込み電圧発生回路５１０は制御ゲート制御回路５２０に電圧ＶＰＰを供給する（つまり、ノードＶｃｇはＶＰＰになる）。ただし、この時点では、制御ゲートＣＧ１にはＶＰＰを印加せず、制御ゲートＣＧ１はＶＤＤ（電源電圧）が印加されている。また、書き込み対象セルの他の端子（ワード線ＷＬ１、ビット線ＢＬ１、ウェルＮＷ１）はＶＤＤに設定される。なお、ウェルＮＷ１の電圧波形については図示しないが、書き込み動作中、常時ＶＤＤが印加される。また、図中に示していないが、書き込み非対象セルに接続されるワード線ＷＬ２は、上記書き込み動作の間、常時ＶＤＤが印加されている。
【０１３５】
次に、時刻Ｔ１で、トリガ信号ＮＴＲＧが”Ｈ”から”Ｌ”に変化する。このトリガ信号ＮＴＲＧの変化に伴い、書き込み電圧発生回路５１０においてＶＢＢ、ＶＮＮの電圧が生成される。ビット線ＢＬ１には負の電圧ＶＮＮを印加される。また、ワード線ＷＬ１には負の電圧ＶＢＢが印加される。なお、ＶＮＮはＶＢＢよりも絶対値的に小さい電圧値である。
【０１３６】
また、制御ゲート制御回路５２０は書き込み電圧発生回路５１０から供給されていた電圧ＶＰＰを制御ゲートＣＧ１に印加する。このとき、ノードＶｃｇの電位は一時的にＶＰＰから低下し、再びＶＰＰのレベルまで回復する。このノードＶｃｇの電位変動は次のような現象により発生する。制御ゲートＣＧ１にＶＰＰを印加すると、制御ゲートＣＧ１の負荷容量（寄生容量）を充電するために、ノードＶｃｇから制御ゲートＣＧ１の負荷容量に電流が流れ込む。これによりノードＶｃｇの電位は一時的に低下する。その後、上記負荷容量に十分な電荷が充電されると、ノードＶｃｇは再び電圧ＶＰＰまで回復する。
【０１３７】
次に、時刻Ｔ２で制御ゲート電圧検知回路５３０が、ノードＶｃｇの電位が予め設定した特定の電圧値に到達したことを検知すると、検知信号Ｄｃｔが”Ｌ”レベルから”Ｈ”レベルとなる。
【０１３８】
上記”Ｈ”レベルの検知信号Ｄｃｔがソース線制御回路５５０に入力にされると、ソース線制御回路５５０はソース線ＳＬ１への電圧出力を停止し、ソース線ＳＬ１を開放状態にする。このとき制御ゲートＣＧ１の電圧レベルは十分に立ち上がっているので、ソース線は、制御ゲートとの容量結合による影響を受けず、電位上昇を抑制できるため、電圧ＶＤＮが保持される。
【０１３９】
なお、メモリトランジスタに書き込み電圧が印加されると、書き込み対象セルの浮遊ゲートに電子が注入される。浮遊ゲートに電子が注入されると浮遊ゲートの電位は低下するが、ソース線ＳＬ１の電位が電圧ＶＤＮに保持されているため、浮遊ゲートとソース線ＳＬ１との間の電位差の拡大を抑制でき、書き込み対象セルのドレインターンオンを抑制することができる。
【０１４０】
次に、時刻Ｔ３で、トリガ信号ＮＴＲＧが”Ｌ”から”Ｈ”に変化する。トリガ信号ＮＴＲＧの変化に伴い、検知信号も”Ｈ”から”Ｌ”へと切り替わる。書き込み電圧発生回路５１０は電圧ＶＢＢ及びＶＮＮの発生を停止する。ワード線駆動回路５４０及びビット線制御回路（図示せず）は、それぞれワード線ＷＬ１及びビット線ＢＬ１への書き込み電圧の印加を停止し、ＶＤＤ（電源電圧）を印加する。また、制御ゲート制御回路５２０は、制御ゲートＣＧ１への電圧ＶＰＰの印加を停止し、ＶＤＤに切り替える。
【０１４１】
なお、本実施形態における書き込み電圧とは、例えば、ビット線ＢＬ１においてはＶＮＮ、ワード線ＷＬ１においてはＶＢＢ、制御ゲートＣＧ１においてはＶＰＰ、ソース線ＳＬ１で言えば開放状態（ＨｉＺ状態）に相当する。これは前述のとおり、書き込み対象セルの浮遊ゲートに電子注入を行う際に、書き込み対象のメモリセルに印加される電圧値である。
【０１４２】
次に、時刻Ｔ４でモード信号Ｍｏｄｅが変化し、Ｐｒｏｇｒａｍモードから他のモードへ遷移する。書き込み電圧発生回路５１０は電圧ＶＤＮ及びＶＰＰの発生を停止する。これに伴い、ソース線ＳＬ１への印加電圧もＶＤＮからＶＤＤに切り替わる。また、制御ゲート制御回路５２０への供給電圧もＶＰＰからＶＤＤへと切り替わり、ノードＶｃｇの電位がＶＤＤとなる。
【０１４３】
ところで、上記ソース線ＳＬ１を開放状態とするのに加えてワード線ＷＬ１とビット線ＢＬ１を制御することもできる。このようにワード線ＷＬ１又はビット線ＢＬ１を制御する理由を以下に示す（図９参照）。
【０１４４】
書き込み動作を行う際には、すべての書き込み対象のメモリセルが消去状態にあるとは限らず、書き込み状態（浮遊ゲートに電子が蓄積された状態）にあるメモリセルも存在する可能性がある。したがって、書き込み対象セルに浮遊ゲート６１１の電位が低いメモリトランジスタ６２１が存在する可能性がある。
【０１４５】
ワード線６１９を通して書き込み電圧が選択トランジスタ６２０のゲート電極６１０に印加されると、選択トランジスタ６２０はオンし、選択トランジスタ６２０とメモリトランジスタ６２１との中間ノード６０４にビット線６１８の電位が伝達される。また、このときビット線６１８に書き込み電圧が印加されていると、選択トランジスタ６２０を介して、選択トランジスタ６２０とメモリトランジスタ６２１との中間ノード６０４にはビット線に印加された書き込み電圧が印加される。これらが浮遊ゲート６１１の電位の低いメモリトランジスタ６２１に関して、制御ゲート６１５の電圧が十分に立ち上がる前に行われると、選択トランジスタ６２０及びメモリトランジスタ６２１を介して、ビット線６１８とソース線（ソース領域６０５）との間でリーク電流が流れる可能性がある。
【０１４６】
これはソース線（ソース領域６０５）とビット線６１８が比較的高い抵抗を介して接続されるようなもので、ソース線（ソース領域６０５）及びビット線６１８に印加する電圧の供給源の電流能力によってはソース線（ソース領域６０５）及びビット線６１８の電位に影響を与えることになる。
【０１４７】
このリーク電流を更に回避するために、ワード線６１９又はビット線６１８又はワード線６１９及びビット線６１８の両方への書き込み電圧の印加を開始するタイミングも制御することもできる。なお、他の実施形態においても、同様のことが言える。
【０１４８】
次に、図１２に図１０に示した動作をもとに、ソース線ＳＬ１を開放するタイミングに合わせてワード線ＷＬ１に電圧を印加した場合の動作波形を示す。なお、時刻Ｔ０〜時刻Ｔ１までの動作は、前述した通りである。また、図１２、１３の動作においても同様に適用できる。
【０１４９】
時刻Ｔ１で、トリガ信号ＮＴＲＧが”Ｈ”から”Ｌ”に変化する。この変化に伴い、書き込み電圧発生回路５１０は正の電圧ＶＰＰ、負の電圧ＶＮＮ、及び負の電圧ＶＢＢを発生する。ビット線ＢＬ１には負の電圧ＶＮＮが印加される。ワード線駆動回路５４０には負の電圧ＶＢＢが供給されるが、ワード線ＷＬ１にはこの時点ではＶＢＢは印加されない。なお、ＶＮＮはＶＢＢよりも絶対値的に小さい電圧値である。また、制御ゲート制御回路５２０は電圧ＶＰＰを出力し、容量性負荷をもつ制御ゲートＣＧ１を充電し始める。
【０１５０】
制御ゲート電圧検知回路５３０は、ノードＶｃｇの電位をモニターすることで、制御ゲートＣＧ１の電圧が特定の電圧値に到達したか否かを検知する。
【０１５１】
時刻Ｔ２で、制御ゲート電圧検知回路５３０が、ノードＶｃｇの電位が特定の電圧値に到達したことを検知すると、検知信号Ｄｃｔは”Ｌ”レベルから”Ｈ”レベルに変化する。検知信号Ｄｃｔは、制御ゲート電圧検知回路５３０からソース線制御回路５５０及びワード線駆動回路５４０に入力される。ソース線制御回路５５０は、”Ｈ”レベルの検知信号Ｄｃｔが入力されると、ソース線ＳＬ１への電圧出力を停止し、開放状態（ＨｉＺ状態）にする。また、ワード線駆動回路５４０は、”Ｈ”レベルの検知信号Ｄｃｔが入力されると、負の電圧ＶＢＢをワード線ＷＬ１に印加する。なお、時刻Ｔ３以降の動作は前述した通りである。
【０１５２】
次に、図１３に上記図１２に示した動作をもとにソース線ＳＬ１を開放するタイミングに合わせてワード線ＷＬ１だけでなくビット線ＢＬ１にも書き込み電圧の印加を開始する場合の動作波形を示す。なお、時刻Ｔ０〜時刻Ｔ１までの動作は前述した通りである。
【０１５３】
時刻Ｔ１で、トリガ信号ＮＴＲＧが”Ｈ”から”Ｌ”に変化する。この変化に伴い、書き込み電圧発生回路５１０は正の電圧ＶＰＰ、負の電圧ＶＮＮ、及び負の電圧ＶＢＢを発生する。ビット線制御回路（図示せず）には負の電圧ＶＮＮが供給されるが、ビット線ＢＬ１にはこの時点では負の電圧ＶＮＮは印加されない。ワード線駆動回路５４０には負の電圧ＶＢＢが供給されるが、ワード線ＷＬ１にはこの時点ではＶＢＢは印加されない。なお、ＶＮＮはＶＢＢよりも絶対値的に小さい電圧値である。また、制御ゲート制御回路５２０は電圧ＶＰＰを出力し、容量性負荷をもつ制御ゲートＣＧ１を充電し始める。
【０１５４】
制御ゲート電圧検知回路５３０は、ノードＶｃｇの電位をモニターすることで、制御ゲートＣＧ１の電圧が特定の電圧値に到達したか否かを検知する。
【０１５５】
時刻Ｔ２に、制御ゲート電圧検知回路５３０が、ノードＶｃｇの電位が特定の電圧値に到達したことを検知すると、制御ゲート電圧検知回路５３０は”Ｈ”レベルの検知信号Ｄｃｔをソース線制御回路５５０、ワード線駆動回路５４０及びビット線制御回路（図示せず）に入力する。この検知信号Ｄｃｔを受けて、ソース線制御回路５５０はソース線ＳＬ１への電圧出力を停止し、開放状態（ＨｉＺ状態）する。また、この検知信号Ｄｃｔを受けて、ワード線駆動回路５４０は負の電圧ＶＢＢをワード線ＷＬ１に印加し、ビット線制御回路は負の電圧ＶＮＮをビット線ＢＬ１に印加する。なお、時刻Ｔ３以降の動作は前述した通りである。
【０１５６】
このように、ソース線ＳＬ１を開放状態とするタイミングに加えてワード線ＷＬ１だけでなくビット線ＢＬ１への書き込み電圧の印加を開始することもできる。
【０１５７】
以上のように、制御ゲートＣＧ１の電圧が十分立ち上がった後に、ソース線ＳＬ１を開放状態にするため、書き込み動作におけるソース線ＳＬ１の電位の上昇を回避することができ、書き込み対象セルのドレインターンオンを抑制できる。したがって、ドレインターンオンを原因とする種々の課題、例えば、ビット線の電位の低下による書き込み速度の低下や、過剰書き込み状態によるリテンション、酸化膜へのストレス等の信頼性の課題、また、メモリセルの書き込み分布収束性劣化の課題をも解決することができる。
【０１５８】
（第４の実施形態）
（回路構成）
図１４は、本発明の第４の実施形態を示す半導体記憶装置の回路構成図である。本実施形態では、上記第３の実施形態での制御ゲート電圧検知回路５３０に代えてタイマー回路９３０を配置した構成である。
【０１５９】
上記タイマー回路９３０はメモリセルへの書き込み動作時に制御ゲートＣＧ１へと書き込み電圧の印加を開始してから所定の時間が経過した後にソース線ＳＬ１を開放状態にするものである。
【０１６０】
タイマー回路９３０はトリガ信号ＮＴＲＧに応じて動作する。なお、タイマー回路９３０は外部からの入力信号に応じて動作してもよい。トリガ信号ＮＴＲＧが”Ｈ”レベルから”Ｌ”レベルへと切り替わった時刻から予め設定した時間（Ｔ）が経過すると、タイマー回路９３０から出力される信号Ｔｉｍが”Ｌ”レベルから”Ｈ”レベルへと切り替わる。タイマー回路９３０からソース線制御回路９５０への入力信号Ｔｉｍが”Ｈ”レベルの間、ソース線制御回路９５０はソース線ＳＬ１への電圧出力を停止し、ソース線ＳＬ１を開放状態とする。その後、トリガ信号ＮＴＲＧが”Ｌ”レベルから”Ｈ”レベルに切り替わるとタイマー回路９３０からの出力信号Ｔｉｍは”Ｈ”レベルから”Ｌ”レベルへと切り替わる。この信号Ｔｉｍがソース線制御回路９５０に入力されると、ソース線制御回路９５０はソース線ＳＬ１に再び電圧ＶＤＮを印加する。
【０１６１】
上記予め設定する所定の時間（Ｔ）は、半導体記憶装置内の配線抵抗や制御ゲートの負荷容量成分等のプロセスパラメータに基づいて設計する。なお、この所定の時間は制御ゲートの電圧が十分にＶＰＰとなる時間以上に設定することが望ましい。
【０１６２】
（動作波形）
以下、上記半導体記憶装置の動作について図面を参照しながら説明する。
【０１６３】
図１５は上記半導体記憶装置の書き込み時の波形図である。
【０１６４】
時刻Ｔ０から時刻Ｔ１までの動作は上記第３の実施形態と同様であるため説明を省略する。
【０１６５】
時刻Ｔ１で、トリガ信号ＮＴＲＧが”Ｈ”から”Ｌ”に変化する。このトリガ信号ＮＴＲＧの変化に伴い、書き込み電圧発生回路９１０はＶＮＮ、ＶＢＢ及びＶＰＰを発生する。ビット線制御回路（図示せず）はビット線ＢＬ１に電圧ＶＮＮを印加する。制御ゲートＣＧ１には電圧ＶＰＰが印加される。また、ワード線駆動回路９４０を介してワード線ＷＬ１には負の電圧ＶＢＢが印加される。
【０１６６】
次に、時刻Ｔ１から時間Ｔ経過した時刻Ｔ２で、タイマー回路９３０からソース線制御回路９５０に”Ｈ”レベルの信号Ｔｉｍが入力される。この”Ｈ”レベルの信号Ｔｉｍを受けて、ソース線制御回路９５０はソース線ＳＬ１への電圧出力を停止し、ソース線ＳＬ１を開放状態（Ｈｉｚ状態）にする。
【０１６７】
このとき制御ゲートＣＧ１の電圧レベルは十分に立ち上がっているので、ソース線ＳＬ１は制御ゲートＣＧ１との容量結合による影響を受けることがない。このため、ソース線ＳＬ１の電位の上昇を回避することができる。上記第３の実施形態と同様に、書き込み対象セルの浮遊ゲートに電子が注入されると、次第に浮遊ゲートの電位が低下するが、ソース線ＳＬ１の電位がＶＤＮに保持されているため、従来例に対して、浮遊ゲートとソース線ＳＬ１との間の電位差の拡大を抑制することができる。したがって、書き込み対象セルのドレインターンオンを抑制することができる。
【０１６８】
次に、時刻Ｔ３以降の動作は上記第３の実施形態で示した内容と同様である。
【０１６９】
以上のように、制御ゲートＣＧ１の電圧が十分に立ち上がった後に、ソース線ＳＬ１を開放状態にするため、ソース線ＳＬ１の電位上昇を回避することができ、書き込み対象セルのドレインターンオンを抑制できる。
【０１７０】
ここで、上記第３の実施形態で示したように、上記ソース線ＳＬ１の開放に合わせてワード線ＷＬ１又はビット線ＢＬ１又はワード線ＷＬ１及びビット線ＢＬ１の両方への書き込み電圧の印加も制御することもできる。
【０１７１】
次に、図１６に上記半導体記憶装置においてソース線ＳＬ１を開放するタイミングに合わせて、ワード線ＷＬ１に書き込み電圧を印加した場合の動作波形を示す。
【０１７２】
時刻Ｔ０から時刻Ｔ１までの動作は上記第３の実施形態と同様であるため説明を省略する。
【０１７３】
時刻Ｔ１で、トリガ信号ＮＴＲＧが”Ｈ”から”Ｌ”に変化する。このトリガ信号ＮＴＲＧの変化に伴い、書き込み電圧発生回路９１０はＶＮＮ、ＶＢＢ及びＶＰＰを発生する。ビット線制御回路（図示せず）はビット線ＢＬ１に電圧ＶＮＮを印加する。制御ゲートＣＧ１には電圧ＶＰＰが印加される。また、ワード線駆動回路９４０には負の電圧ＶＢＢが供給されるが、この時点ではワード線ＷＬ１には負の電圧ＶＢＢは印加されない。
【０１７４】
時刻Ｔ１から時間Ｔ経過した時刻Ｔ２で、タイマー回路９３０は”Ｈ”レベルの信号Ｔｉｍをソース線制御回路９５０及びワード線駆動回路９４０に対して出力する。この”Ｈ”レベルの信号Ｔｉｍを受けて、ワード線駆動回路９４０は負の電圧ＶＢＢをワード線ＷＬ１に印加し、ソース線制御回路９５０はソース線ＳＬ１への電圧出力を停止しソース線ＳＬ１を開放状態（Ｈｉｚ状態）にする。時刻Ｔ３以降の動作はこれまでの実施形態と同様である。
【０１７５】
また、図１７に上記半導体記憶装置においてソース線ＳＬ１を開放するタイミングに合わせてワード線ＷＬ１とビット線ＢＬ１との両方に書き込み電圧を印加する場合の動作波形を示す。
【０１７６】
時刻Ｔ０から時刻Ｔ１までの動作は上記第３の実施形態と同様であるため説明を省略する。
【０１７７】
時刻Ｔ１で、トリガ信号ＮＴＲＧが”Ｈ”から”Ｌ”に変化する。このトリガ信号ＮＴＲＧの変化に伴い、書き込み電圧発生回路９１０はＶＮＮ、ＶＢＢ及びＶＰＰを発生する。ビット線制御回路（図示せず）及びワード線駆動回路９４０にはそれぞれＶＮＮ及びＶＢＢが供給されるが、この時点では、ビット線ＢＬ１及びワード線ＷＬ１には共に書き込み電圧は印加されない。制御ゲートＣＧ１には制御ゲート制御回路９２０を通して電圧ＶＰＰが印加される。
【０１７８】
時刻Ｔ１から時間Ｔ経過した時刻Ｔ２で、タイマー回路９３０は”Ｈ”レベルの信号Ｔｉｍをソース線制御回路９５０、ワード線駆動回路９４０及びビット線制御回路（図示せず）に対して出力する。
【０１７９】
この”Ｈ”レベルの信号Ｔｉｍがワード線駆動回路９４０及びビット線制御回路に入力されると、ワード線駆動回路９４０は負の電圧ＶＢＢをワード線ＷＬ１に印加し、ビット線制御回路はビット線ＢＬ１に負の電圧ＶＮＮを印加する。ソース線制御回路９５０に”Ｈ”レベルの信号Ｔｉｍが入力されると、ソース線制御回路９５０はソース線ＳＬ１への電圧出力を停止し、ソース線ＳＬ１を開放状態（Ｈｉｚ状態）にする。時刻Ｔ３以降の動作はこれまでの実施形態と同様である。
【０１８０】
以上のように、タイマー回路９３０を用いて制御ゲートＣＧ１に書き込み電圧の印加を開始してから一定時間が経過した後に、ソース線ＳＬ１を開放状態とすると共に、このタイミングに合わせてワード線ＷＬ１又はビット線ＢＬ１又はワード線ＷＬ１及びビット線ＢＬ１の両方を制御することで２トランジスタ型の半導体記憶装置においても書き込み対象セルのドレインターンオンを抑制することができる。
【０１８１】
（第５の実施形態）
本実施形態においては、書き込み動作時におけるソース線の電位上昇を抑制できる別の実施形態について説明する。本実施形態では書き込み動作時にソース線の容量を増加させることでソース線の電位の上昇を抑制するものである。
【０１８２】
（回路構成）
図１８は本発明の第５の実施形態における半導体記憶装置の構成を示したものである。本実施形態では上記第３又は第４の実施形態と同様な２トランジスタ型のメモリセルで説明する。なお、２トランジスタ型ではなく、第１又は第２の実施形態に示した１トランジスタ型のメモリセルであってもよい。また、図１８の回路構成図は、回路構成の一形態を示したものであり、回路の種類や設置個数又は配置位置等はこの実施形態に限られる訳ではない。
【０１８３】
書き込み電圧発生回路１２１０はモード信号Ｍｏｄｅに応じて、書き込み電圧を発生し、出力する。この書き込み電圧発生回路１２１０の出力電圧は、同一経路で同じ電圧がソース線制御回路１２３０ａ〜１２３０ｃに供給される。
【０１８４】
制御回路１２２０はモード信号Ｍｏｄｅに応じて、メモリブロックのソース線ＳＬ１〜ＳＬｎを接続するためのスイッチ活性化信号Ｃｏｎを出力する。このスイッチ活性化信号Ｃｏｎはスイッチ回路１２５０ａ〜１２５０ｂに入力される。このスイッチ回路１２５０ａ〜１２５０ｂは、スイッチ活性化信号Ｃｏｎに応じて、メモリブロックのソース線間ＳＬ１〜ＳＬｎの接続又は分離を行う。また、このスイッチ回路は書き込み動作時には少なくとも１つ以上のメモリブロックのソース線ＳＬ１〜ＳＬｎ間を接続する。この際、ソース線間が接続されるメモリブロックには、必ず書き込み対象セルを含むメモリブロックが含まれる。一方、書き込み動作時以外の動作時にはメモリブロックのソース線ＳＬ１〜ＳＬｎ間を分離するものである。
【０１８５】
なお、上記スイッチ回路１２５０ａ〜１２５０ｂにはバイポーラトランジスタや電界効果（ＭＯＳ）トランジスタ等を使うことができる。
【０１８６】
また、ソース線容量１２４０ａ〜１２４０ｃはソース線ＳＬ１〜ＳＬｎの負荷容量（Ｃ１〜Ｃｎ：寄生容量）を示したものである。
【０１８７】
（動作波形）
以下、上記半導体記憶装置の動作波形について図面を参照しながら説明する。図１９は本実施形態の半導体記憶装置の書き込み方法における波形図を示したものである。書き込み対象セルが存在するメモリブロックは図１８中のメモリブロック１２００として考える。
【０１８８】
先ず、時刻Ｔ０で、モード信号ＭｏｄｅがＰｒｏｇｒａｍモードに設定される。書き込み電圧発生回路１２１０で電圧ＶＤＮ及び電圧ＶＮＮが生成される。この電圧ＶＤＮはソース線制御回路１２３０ａ〜１２３０ｃを介してソース線ＳＬ１〜ＳＬｎに印加される。なお、このＶＤＮの電圧値はウェルに印加される電圧値以下に設定する。電圧ＶＮＮはビット線制御回路（図示せず）を介してビット線ＢＬ１に印加される。
【０１８９】
また、このときワード線ＷＬ１〜ＷＬ２、制御ゲートＣＧ１、ウェルＮＷ１にはＶＤＤ（電源電圧）が印加されている。なお、ウェルＮＷ１の電圧波形については図示していないが、書き込み動作中、常時ＶＤＤが印加されている。
【０１９０】
制御回路１２２０はモード信号ＭｏｄｅがＰｒｏｇｒａｍモードに設定されることでスイッチ活性化信号Ｃｏｎを”Ｌ”から”Ｈ”に変化させる。
【０１９１】
”Ｈ”レベルのスイッチ活性化信号Ｃｏｎがスイッチ回路１２５０ａ〜１２５０ｂに入力されると、スイッチ回路１２５０ａ〜１２５０ｂはメモリブロックのソース線ＳＬ１〜ＳＬｎ間をそれぞれ接続する。これによって隣接するソース線間がスイッチ回路によって接続される為、等価的に書き込み対象セルが存在するメモリブロックのソース線ＳＬ１にソース線ＳＬ２〜ＳＬｎが接続されることになり、ソース線ＳＬ１の容量は接続される前のＣ１からＣ１＋Ｃ２＋・・・＋Ｃｎへと増加する。
【０１９２】
次に、時刻Ｔ１でトリガ信号ＮＴＲＧが”Ｈ”から”Ｌ”に変化する。この変化に伴い、書き込み対象セルの５端子（ＣＧ１、ＳＬ１、ＮＷ１、ＷＬ１、ＢＬ１）にはそれぞれ次のような電圧が印加される。
【０１９３】
ワード線ＷＬ１及びビット線ＢＬ１には、それぞれ電圧ＶＢＢ及び電圧ＶＮＮが印加される。なお、書き込み非対象セルのワード線ＷＬ２にはＶＤＤが印加されたままである。一方、書き込み非対象セルのビット線ＢＬ１は書き込み対象セルと共通である為、ＶＮＮが印加される。制御ゲートＣＧ１にはＶＰＰが印加される。なお、制御ゲートＣＧ１は同一メモリブロック内では共通であるため、書き込み非対象セルの制御ゲートＣＧ１にも同じＶＰＰの電圧が印加される。また、ウェルＮＷ１はＶＤＤのままである。
【０１９４】
なお、書き込み対象セルが存在しないメモリブロックの制御ゲートは、一連の書き込み動作中、常時ＶＤＤが印加されたままである。
【０１９５】
ソース線制御回路１２３０ａ〜１２３０ｃはソース線ＳＬ１〜ＳＬｎへの電圧印加を停止し、開放状態（Ｈｉｚ状態）にする。
【０１９６】
ここで、制御ゲートＣＧ１とソース線ＳＬ１の結合容量は変わらないが、前述したようにソース線ＳＬ１〜ＳＬｎが接続されることで、ソース線の負荷容量がＣ１＋Ｃ２＋・・・＋Ｃｎと増加するため、容量結合比が変化し、制御ゲートＣＧ１の電圧変化がソース線ＳＬ１に伝達しにくくなる。これはソース線ＳＬ１電位の上昇の抑制に効果があることを意味している。
【０１９７】
以上のように、書き込み対象セルが存在するメモリブロック１２００のソース線ＳＬ１に書き込み対象セルの存在しないメモリブロックのソース線ＳＬ２〜ＳＬｎを接続することにより未接続の状態に比べてソース線ＳＬ１の電位変化を小さくすることができる。
【０１９８】
したがって、制御ゲートＣＧ１とソース線ＳＬ１との容量結合によるソース線ＳＬ１の電位上昇は抑制される。電子注入により浮遊ゲートの電位が低下しても、制御ゲートＣＧ１とソース線ＳＬ１の電位差の拡大を未接続状態の場合よりも抑えることができるため、書き込み対象セルのドレインターンオンを抑制することができる。
【０１９９】
次に、時刻Ｔ２で、トリガ信号ＮＴＲＧは”Ｌ”から”Ｈ”に変化する。ワード線ＷＬ１、制御ゲートＣＧ１、ウェルＮＷ１はＶＤＤとなる。ソース線ＳＬ１〜ＳＬｎには電圧ＶＤＮが印加され、開放状態は解除される。
【０２００】
次に、時刻Ｔ３で、モード信号Ｍｏｄｅが変化し、Ｐｒｏｇｒａｍモードから他のモードへ遷移する。これで一連の書き込み動作が完全に終了する。書き込み電圧発生回路１２１０は電圧ＶＤＮ及び電圧ＶＮＮの発生を停止する。これに伴い、ソース線ＳＬ１〜ＳＬｎの電圧はＶＤＮからＶＤＤになり、ビット線ＢＬ１の電圧はＶＮＮからＶＤＤとなる。また、制御回路１２２０から出力されるスイッチ活性化信号Ｃｏｎは”Ｈ”から”Ｌ”に変化し、このスイッチ活性化信号Ｃｏｎを受けてスイッチ回路１２５０ａ〜１２５０ｂはソース線ＳＬ１〜ＳＬｎ間の接続を解除しソース線ＳＬ１〜ＳＬｎはそれぞれ分離状態となる。
【０２０１】
なお、本実施形態では、ビット線へのＶＮＮの印加をモード信号Ｍｏｄｅに応じて行っているが、トリガ信号ＮＴＲＧに応じて行ってもよい。
【０２０２】
上記説明の通り、書き込み対象セルが存在するメモリブロックのソース線ＳＬ１の容量を大きくすることで、制御ゲートＣＧ１とソース線ＳＬ１の容量結合によるソース線ＳＬ１の電位上昇を抑制することができる。このため書き込み対象セルのドレインターンオンを抑制することができる。
【０２０３】
以上の第５の実施形態では、主に書き込み動作時にスイッチ回路を用いてメモリブロックのソース線間を接続することで、ソース線容量を増加させる方法を示したが、他の方法を用いても良い。例えば、書き込み対象のソース線を半導体記憶装置内部の容量素子等に接続することによってソース線容量を増加させる方法でも実現できる。
【０２０４】
以上の第１〜５の実施形態に示したメモリセルに印加する電圧値は相対的に必要な電位差があればよく、あくまで一例を示したものである。
【０２０５】
以上の第１〜５の実施形態に示したメモリセルに印加する電圧の制御は、必ずしも書き込み電圧発生回路で行う必要はなく、複数のメモリセルに１つの割合で存在する端子の制御回路（例えば、ワード線駆動回路）やメモリブロックに１つの割合で存在する制御回路（例えば、制御ゲート制御回路、ソース線制御回路）等で行ってもよい。また、書き込み対象セルへの印加電圧の制御は、各動作波形を可能とするすべての制御の組み合わせが許容され、各実施形態において、追記した電圧印加のタイミング制御（例えば、ソース線の開放と合わせてワード線への書き込み電圧の印加を行う制御）の組み合わせも許容するものである。
【０２０６】
以上の第１〜５の実施形態に示した本発明の不揮発性半導体記憶装置は電子機器に組み込み搭載して使用することができる。電子機器の例としては、例えば、ＤＶＤ（Ｄｉｇｉｔａｌ　Ｖｅｒｓａｔｉｌｅ　Ｄｉｓｃ）、ＤＶＣ（Ｄｉｇｉｔａｌ　Ｖｉｄｅｏ　Ｃａｍｅｒａ）、ビデオテープレコーダ等が考えられる。
【０２０７】
さらに、例えばＩＣカード用のマイクロコンピュータに内蔵した、又はマイクロコンピュータやマイクロプロセッサを搭載した集積回路（ＬＳＩ）として用いることができる。また、上記以外の適用例としては、例えば、携帯電話（移動体通信）やＰＤＡ（Ｐｅｒｓｏｎａｌ　Ｄｉｇｉｔａｌ　Ａｓｓｉｓｔａｎｔ）等のデジタルモバイルの通信端末やパーソナルコンピュータ（ノート型、ディスクトップ型）などにも搭載して使用することができる。
【０２０８】
最後に、今回示された上記実施形態は、全ての点で例示であり、制限的なものではない。本発明の範囲は上記の説明ではなく特許請求の範囲によって示され、特許請求の範囲と均等及びその範囲内の全ての変更が含まれる。
【０２０９】
【発明の効果】
上記のような構成または書き込み方法を用いることで、書き込み動作時のソース線電位の上昇を抑制することができる。このため、書き込み対象セルのドレインターンオンを抑制することができ、ドレインターンオンを抑制することで、これを原因とする種々の課題の発生をも抑制することができる。したがって、半導体記憶装置の信頼性向上、書き込み分布の収束性向上、書き込みディスターブによる誤書き込み防止、書き込み速度の劣化防止等の効果を期待することできる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態における半導体記憶装置の回路構成図
【図２】本発明の第１の実施形態における半導体記憶装置の動作波形図
【図３】本発明の第１の実施形態における半導体記憶装置の動作波形図
【図４】本発明の第１の実施形態における半導体記憶装置の動作波形図
【図５】本発明の第２の実施形態における半導体記憶装置の回路構成図
【図６】本発明の第２の実施形態における半導体記憶装置の動作波形図
【図７】本発明の第２の実施形態における半導体記憶装置の動作波形図
【図８】本発明の第３の実施形態における半導体記憶装置の回路構成図
【図９】本発明の第３の実施形態における半導体記憶装置の一断面図
【図１０】本発明の第３の実施形態における半導体記憶装置の動作波形図
【図１１】本発明の第３の実施形態における半導体記憶装置の動作波形図
【図１２】本発明の第３の実施形態における半導体記憶装置の動作波形図
【図１３】本発明の第３の実施形態における半導体記憶装置の動作波形図
【図１４】本発明の第４の実施形態における半導体記憶装置の回路構成図
【図１５】本発明の第４の実施形態における半導体記憶装置の動作波形図
【図１６】本発明の第４の実施形態における半導体記憶装置の動作波形図
【図１７】本発明の第４の実施形態における半導体記憶装置の動作波形図
【図１８】本発明の第５の実施形態における半導体記憶装置の回路構成図
【図１９】本発明の第５の実施形態における半導体記憶装置の動作波形図
【図２０】従来の半導体記憶装置の一断面図
【図２１】従来の半導体記憶装置の動作波形図
【符号の説明】
１１０　書き込み電圧発生回路
１２０　制御ゲート電圧検知回路
１３０　メモリトランジスタ
１４０　ワード線駆動回路
１５０　ソース線制御回路
３２０　タイマー回路
５１０　書き込み電圧発生回路
５２０　制御ゲート制御回路
５３０　制御ゲート電圧検知回路
５４０　ワード線駆動回路
５５０　ソース線制御回路
１２００　メモリブロック
１２１０　書き込み電圧発生回路
１２２０　制御回路
１２３０ａ〜ｃ　ソース線制御回路
１２４０ａ〜ｃ　ソース線容量
ＳＧ　選択トランジスタ
ＭＣ　メモリトランジスタ
ＷＬ１〜ＷＬ２　ワード線
ＢＬ１　ビット線
ＣＧ１　制御ゲート
ＳＬ１〜ＳＬｎ　ソース線
ＮＷ１　ウェル
Ｍｏｄｅ　モード信号
ＮＴＲＧ　トリガ信号
Ｄｃｔ　検知信号
Ｃｏｎ　スイッチ活性化信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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