(57)【要約】【課題】構成が簡単で安価に実現し得るＡ／Ｄ変換装置を用いて、アナログ入力信号を高速且つ高精度にデジタル値に変換することのできるＡ／Ｄ変換方法及び装置を提供する。【解決手段】パルス遅延回路１０を構成する複数の遅延ユニットをアナログ入力信号Ｖｉｎで駆動し、パルス遅延回路１０内でパルス信号が通過した遅延ユニット２の個数を所定タイミングで数値化することによりアナログ入力信号ＶｉｎをＡ／Ｄ変換する装置において、Ａ／Ｄ変換に用いるパルス位置数値化部１２を複数設け、パルス遅延回路１０の各遅延ユニットから各パルス位置数値化部１２には、反転レベル（スイッチングしきい値レベル）が異なるインバータからなるインバータ群２０を介して、互いに異なる入力タイミングで遅延パルスを入力させる。また、各パルス位置数値化部１２で得られた数値データＤＴ１〜ＤＴｍは、加算器１４で加算する。【選択図】  図２
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【特許請求の範囲】
【請求項１】
パルス信号を遅延して出力する遅延ユニットを複数個直列に接続してなるパルス遅延回路における各遅延ユニットの遅延時間をアナログ入力信号にて変調すると共に、
前記パルス遅延回路にパルス信号を入力することにより、前記パルス遅延回路内でパルス信号を伝送させ、
その後、所定のタイミングで、前記パルス遅延回路を構成する各遅延ユニットからの出力信号をラッチし、
該ラッチした各信号のレベルに基づき、前記パルス遅延回路内でのパルス信号の到達位置を表す数値データを生成することにより、前記アナログ入力信号を数値データに変換するＡ／Ｄ変換方法であって、
前記パルス遅延回路を構成する各遅延ユニットからの出力信号のラッチ及び前記数値データの生成を、複数のパルス位置数値化手段を用いて同時に行うと共に、
該各パルス位置数値化手段毎に、前記各遅延ユニットからの出力信号の入力タイミングを前記遅延ユニットの遅延時間よりも短い時間にてずらし、
前記各パルス位置数値化手段にて得られた数値データを加算することを特徴とするＡ／Ｄ変換方法。
【請求項２】
前記各パルス位置数値化手段毎の前記出力信号の入力タイミングのずれは、前記遅延ユニットの遅延時間（Ｔｄ）を前記パルス位置数値化手段の個数（ｍ）で除した時間（Ｔｄ／ｍ）に設定することを特徴とする請求項１記載のＡ／Ｄ変換方法。
【請求項３】
前記各遅延ユニットから前記各パルス位置数値化手段への前記出力信号の入力経路上にそれぞれ設けられたインバータの反転レベルを各パルス位置数値化手段毎に異なるレベルに設定することにより、前記各パルス位置数値化手段への前記出力信号の入力タイミングをずらすことを特徴とする請求項１又は請求項２記載のＡ／Ｄ変換方法。
【請求項４】
前記インバータの駆動電圧を前記アナログ入力電圧とすることを特徴とする請求項３記載のＡ／Ｄ変換方法。
【請求項５】
前記インバータの出力側にはバッファを設けることを特徴とする請求項３又は請求項４記載のＡ／Ｄ変換方法。
【請求項６】
前記各パルス位置数値化手段は、共通のサンプリングクロックを用いて動作させることを特徴とする請求項１〜請求項５何れか記載のＡ／Ｄ変換方法。
【請求項７】
前記各パルス位置数値化手段を、前記サンプリングクロックに同期して繰り返し動作させると共に、
前記複数のパルス位置数値化手段の内の特定のパルス位置数値化手段からは、前記サンプリングクロックに同期して得られた今回の数値データと前回の数値データとの偏差を、最新の数値データとして出力させ、
他のパルス位置数値化手段からは、前記サンプリングクロックに同期して得られた今回の数値データと、前記特定のパルス位置数値化手段内で前記サンプリングクロックに同期して得られた前回の数値データとの偏差を、最新の数値データとして出力させることを特徴とする請求項６記載のＡ／Ｄ変換方法。
【請求項８】
前記パルス遅延回路として、前記遅延ユニットがリング状に連結されることにより前記パルス信号を周回させるパルス周回回路を使用し、
該パルス周回回路へのパルス信号入力後の該パルス周回回路内でのパルス信号の周回回数を周回数カウンタによりカウントし、
前記各パルス位置数値化手段では、前記サンプリングクロックに同期して、前記パルス周回回路内でのパルス信号の位置を数値化し、該数値化により得られた数値データを下位ビットデータ、前記周回数カウンタによりカウントされた前記パルス信号の周回回数を上位ビットデータとする数値データを生成することを特徴とする請求項７記載のＡ／Ｄ変換方法。
【請求項９】
アナログ入力信号を数値データに変換するＡ／Ｄ変換装置であって、
前記アナログ入力信号の電圧レベルに応じた遅延時間でパルス信号を遅延させて出力する遅延ユニットを複数個直列に接続してなるパルス遅延回路と、
前記パルス遅延回路にパルス信号が入力された後の所定のタイミングで、前記パルス遅延回路を構成する各遅延ユニットからの出力信号をラッチし、該ラッチした各信号のレベルに基づき、前記パルス遅延回路内でのパルス信号の到達位置を表す数値データを生成するｍ個のパルス位置数値化手段と、
該各パルス位置数値化手段毎に、前記各遅延ユニットからの出力信号の入力タイミングを前記遅延ユニットの遅延時間よりも短い時間にてずらす遅延手段と、前記各パルス位置数値化手段にて得られた数値データを加算し、該加算結果を、前記アナログ入力信号を表す数値データとして出力する加算手段と、を備えたことを特徴とするＡ／Ｄ変換装置。
【請求項１０】
前記遅延手段は、前記各パルス位置数値化手段への前記出力信号の入力タイミングが、それぞれ、前記遅延ユニットの遅延時間（Ｔｄ）を前記パルス位置数値化手段の個数（ｍ）で除した時間（Ｔｄ／ｍ）分だけずれるように、出力信号を遅延させることを特徴とする請求項９記載のＡ／Ｄ変換装置。
【請求項１１】
前記遅延手段は、前記パルス遅延回路を構成する各遅延ユニットから前記各パルス位置数値化手段への前記出力信号の入力経路上にそれぞれ設けられ、反転レベルが各パルス位置数値化手段毎に異なるレベルに設定されたインバータからなることを特徴とする請求項９又は請求項１０記載のＡ／Ｄ変換装置。
【請求項１２】
前記インバータは、前記アナログ入力電圧を駆動電圧として動作することを特徴とする請求項１１記載のＡ／Ｄ変換装置。
【請求項１３】
前記インバータの出力側にバッファを設けたことを特徴とする請求項１１又は請求項１２記載のＡ／Ｄ変換装置。
【請求項１４】
前記各パルス位置数値化手段は、共通のサンプリングクロックを受けて動作することを特徴とする請求項９〜請求項１３何れか記載のＡ／Ｄ変換装置。
【請求項１５】
前記複数のパルス位置数値化手段の内の特定のパルス位置数値化手段は、前記サンプリングクロックに同期して生成した今回の数値データと前回の数値データとの偏差を、Ａ／Ｄ変換結果を表す数値データとして、前記加算手段に出力し、
他のパルス位置数値化手段は、前記サンプリングクロックに同期して生成した今回の数値データと、前記特定のパルス位置数値化手段内で前記サンプリングクロックに同期して生成された前回の数値データとの偏差を、Ａ／Ｄ変換結果を表す数値データとして、前記加算手段に出力することを特徴とする請求項１４記載のＡ／Ｄ変換装置。
【請求項１６】
前記パルス遅延回路を、前記遅延ユニットがリング状に連結されることにより前記パルス信号を周回させるパルス周回回路にて構成すると共に、
該パルス周回回路内でのパルス信号の周回回数をカウントする周回数カウンタを設け、
前記各パルス位置数値化手段を、それぞれ、前記サンプリングクロックに同期して、前記パルス周回回路内でのパルス信号の位置を数値化し、該数値化により得られた数値データを下位ビットデータ、前記周回数カウンタによりカウントされた前記パルス信号の周回回数を上位ビットデータとする数値データを生成するよう構成してなることを特徴とする請求項１５記載のＡ／Ｄ変換装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、パルス信号を遅延して出力する遅延ユニットを複数個直列に接続してなるパルス遅延回路を用いて、アナログ入力信号を数値データに変換するＡ／Ｄ変換方法及び装置に関する。
【０００２】
【従来の技術】
従来より、構成が簡単で高分解能のデジタル値が得られるＡ／Ｄ変換装置として、各種ゲート回路からなる複数の遅延ユニットをリング状に接続してなるパルス遅延回路に対して、Ａ／Ｄ変換対象となるアナログ入力信号を電源電圧として供給し、且つ、伝送用のパルス信号を入力することにより、パルス遅延回路内で各遅延ユニットの遅延時間に対応した速度でパルス信号を周回させ、そのパルス信号の周回中、所定のサンプリング時間内にパルス遅延回路内でパルス信号が通過した遅延ユニットの個数をカウントすることにより、アナログ入力信号を数値データに変換するＡ／Ｄ変換装置が知られている（例えば、特許文献１参照）。
【０００３】
このＡ／Ｄ変換装置は、遅延ユニットの遅延時間が電源電圧に応じて変化するのを利用したものであり、アナログ入力信号を電源電圧としてパルス遅延回路を構成している各遅延ユニットに供給することで、パルス遅延回路内を周回するパルス信号の移動速度をアナログ入力信号にて変調し、その移動速度を、所定のサンプリング時間内にパルス信号が通過した遅延ユニットの個数をカウントすることにより測定し、その測定結果（カウント値）をＡ／Ｄ変換後の数値データとして出力する。
【０００４】
そして、このＡ／Ｄ変換装置によれば、パルス遅延回路を構成する遅延ユニット一段当たりの遅延時間とＡ／Ｄ変換を行う際のサンプリング時間とに応じて、得られる数値データの電圧分解能を設定でき、その数値データの電圧分解能を高めるためには、遅延ユニット一段当たりの遅延時間を短くするか、或いは、サンプリング時間を長くすればよいことから、高精度なＡ／Ｄ変換を実現し得るＡ／Ｄ変換装置を簡単な構成で安価に提供できることになる。
【０００５】
【特許文献１】特開平５−２５９９０７号公報
【０００６】
【発明が解決しようとする課題】
しかしながら、上記Ａ／Ｄ変換装置において、パルス遅延回路を構成する遅延ユニット一段当たりの遅延時間は、遅延ユニットを構成する素子（インバータ等のゲート回路）の微細化レベル（ＣＭＯＳデザインルール）により決定されるため、Ａ／Ｄ変換の分解能を高めるためにパルス遅延回路の遅延ユニット一段当たりの遅延時間を短くするには限界がある。
【０００７】
また、上記Ａ／Ｄ変換装置において、Ａ／Ｄ変換の分解能を高めるためにＡ／Ｄ変換を行う際のサンプリング時間を長くすると、例えば、Ａ／Ｄ変換速度が数ＭＨｚ〜数十ＭＨｚというように、高速なＡ／Ｄ変換が要求されるシステムでは、スピード不足となってしまい、対応できなくなるという問題が生じる。
【０００８】
つまり、上記Ａ／Ｄ変換装置は所謂積分型のＡ／Ｄ変換装置であり、得られるデジタル値は、アナログ入力信号の変動成分をＡ／Ｄ変換のサンプリング時間によって積分したものとなるため、Ａ／Ｄ変換の分解能を高めるためにＡ／Ｄ変換時のサンプリング時間を長くすると、アナログ入力信号が変動する場合に、得られるデジタル値にその変動量を反映させることができず、高速なＡ／Ｄ変換が要求されるシステムでは利用することができなくなってしまうのである。
【０００９】
このため、従来、Ａ／Ｄ変換の速度と精度とが要求される装置では、上記のような積分型のＡ／Ｄ変換装置に比べて高速なＡ／Ｄ変換が可能な逐次比較型のＡ／Ｄ変換装置や、瞬時にＡ／Ｄ変換が可能な並列型（フラッシュ型とも呼ばれる）のＡ／Ｄ変換装置等が利用されている。
【００１０】
しかし、これらの逐次比較形や並列型のＡ／Ｄ変換装置において、Ａ／Ｄ変換の分解能を高めるには、その分解能に応じた多数の基準電圧を生成する必要があるため、Ａ／Ｄ変換の速度と精度が要求される装置においては、構成が複雑で高価なＡ／Ｄ変換装置を用いるしかなく、装置全体のコストアップを招くという問題が生じる。
【００１１】
本発明は、こうした問題に鑑みなされたものであり、構成が簡単で安価に実現し得るＡ／Ｄ変換装置を用いて、アナログ信号を高速且つ高精度にデジタル値に変換することのできるＡ／Ｄ変換方法及び装置を提供することを目的とする。
【００１２】
【課題を解決するための手段及び発明の効果】
かかる目的を達成するためになされた請求項１記載のＡ／Ｄ変換方法によれば、パルス信号を遅延して出力する遅延ユニットを複数個直列に接続してなるパルス遅延回路における各遅延ユニットの遅延時間をアナログ入力信号にて変調すると共に、パルス遅延回路にパルス信号を入力することによりパルス遅延回路内でパルス信号を伝送させ、その後、所定のタイミングで、パルス遅延回路を構成する各遅延ユニットからの出力信号をラッチし、そのラッチした各信号のレベルに基づき、パルス遅延回路内でのパルス信号の到達位置を表す数値データを生成することにより、アナログ入力信号を数値データに変換する。
【００１３】
そして、特に本発明方法では、パルス遅延回路を構成する各遅延ユニットからの出力信号のラッチ及び数値データの生成を、複数のパルス位置数値化手段を用いて同時に行うと共に、各パルス位置数値化手段毎に、各遅延ユニットからの出力信号の入力タイミングを遅延ユニットの遅延時間よりも短い時間△Ｔにてずらし、各パルス位置数値化手段にて得られた数値データを加算する。
【００１４】
つまり、本発明のＡ／Ｄ変換方法においては、上述した従来のＡ／Ｄ変換装置と同様にパルス遅延回路を用いてアナログ入力信号を数値データに変換（Ａ／Ｄ変換）するが、そのＡ／Ｄ変換は、複数のパルス位置数値化手段を用いて同時に行い、各パルス位置数値化手段にて得られた数値データを加算することにより、Ａ／Ｄ変換結果としての数値データを得るようにしているのである。
【００１５】
このため、パルス位置数値化手段の個数を「ｍ」、各パルス位置数値化手段で得られる数値データのビット数を「ｎ」とすれば、本発明のＡ／Ｄ変換方法にて得られる数値データのビット数は「ｎ＋ｌｏｇ２  ｍ」となる。
また、パルス遅延回路を構成する各遅延ユニットから各パルス位置数値化手段への出力信号の入力タイミングは、遅延ユニットの遅延時間よりも短い時間△Ｔだけずれることから、各パルス位置数値化手段にてラッチされる各遅延ユニットからの出力信号の中で信号レベルが変化する出力信号の位置（つまり、パルス遅延回路内でのパルス信号の到達位置）は、出力信号の入力タイミングのずれ△Ｔによってばらつき、各パルス位置数値化手段にて生成される数値データもばらつくことになる。
【００１６】
このため、各パルス位置数値化手段にて生成された数値データを加算することにより最終的に得られる数値データ（つまりＡ／Ｄ変換結果）は、遅延ユニットの遅延時間よりも短い時間△Ｔだけ異なるタイミングで数値化された数値データを加算したものとなり、最終的に得られる数値データの分解能を、上述した従来のＡ／Ｄ変換方法に比べて高めることができる。
【００１７】
また、本発明方法では、パルス遅延回路内でのパルス信号の位置を数値化する数値化動作を複数回連続的に実行するのではなく、複数の数値化動作を同時に実行することから、Ａ／Ｄ変換に要する時間が従来方法に比べて長くなるようなことはなく、従来方法と同じ時間でより高精度のＡ／Ｄ変換を行うことができる。
また、加算によって得られる数値データの電圧分解能が従来と同じでよければ、Ａ／Ｄ変換に要する時間を短くすることもできる。
【００１８】
よって、本発明方法によれば、遅延ユニット一段当たりの遅延時間を短くしたりサンプリング時間を長くすることなく、アナログ入力信号をより高速且つ高精度にＡ／Ｄ変換し得るＡ／Ｄ変換装置を実現できることになる。
また、このＡ／Ｄ変換装置では、逐次比較形や並列型のＡ／Ｄ変換装置のようにアナログ入力信号と比較するための基準電圧を生成する必要がないことから、その装置構成を簡単にして安価に実現できる。よって本発明方法を利用すれば、Ａ／Ｄ変換の速度と精度とが要求される装置を従来のものよりも安価に実現できることになる。
【００１９】
ここで、各パルス位置数値化手段毎の出力信号の入力タイミングのずれ△Ｔは、請求項２に記載のように、遅延ユニットの遅延時間（Ｔｄ）をパルス位置数値化手段の個数（ｍ）で除した時間（Ｔｄ／ｍ）に設定することが望ましい。
つまり、このようにすれば、各パルス位置数値化手段にて生成される数値データは、遅延ユニットの遅延時間（Ｔｄ）をパルス位置数値化手段の個数（ｍ）で除算した時間（Ｔｄ／ｍ）分だけ互いにずれた時刻（基準時刻に対してＴｄ／ｍ、２×Ｔｄ／ｍ、３×Ｔｄ／ｍ、…分だけずれた時刻）におけるパルス遅延回路内でのパルス信号の到達位置を表す値となり、その分解能（換言すれば、その数値データの最下位ビット（ＬＳＢ）に対応する電圧値）が、パルス遅延回路内でパルス信号を遅延させる遅延ユニットの遅延時間（Ｔｄ）で決まる分解能の１／ｍ分だけ互いにずれることになる。
【００２０】
このため、請求項２に記載のＡ／Ｄ変換方法により最終的に得られる数値データ１ビット当たりの電圧値は、一つのパルス位置数値化手段にて生成される数値データ１ビット当たりの電圧値の１／ｍとなり、アナログ入力信号の電圧値をより正確に数値データに変換することができるようになる。
【００２１】
次に、各パルス位置数値化手段毎に各遅延ユニットからの出力信号の入力タイミングをずらすには、各パルス位置数値化手段に入力される出力信号を遅延させればよいが、このためには出力信号の遅延時間を、パルス遅延回路を構成する遅延ユニットの遅延時間よりも短くする必要がある。
【００２２】
そして、各遅延ユニットには、通常、インバータ等のゲート素子が用いられることから、各遅延ユニットからの出力信号の入力タイミングを各パルス位置数値化手段毎にずらせるためには、請求項３に記載のように、パルス遅延回路内の各遅延ユニットから各パルス位置数値化手段への出力信号の入力経路にそれぞれ設けられたインバータを利用し、そのインバータの反転レベル（換言すればインバータのスイッチングレベル）を、各パルス位置数値化手段毎に異なるレベルに設定するようにするとよい。
【００２３】
なお、出力信号遅延用のインバータには、各遅延ユニットから各パルス位置数値化手段への出力信号の入力経路に別途設けたインバータを利用するようにしてもよく、或いは、各パルス位置数値化手段に設けられるインバータ（例えば出力信号ラッチ用のラッチ回路を構成するインバータ）を利用するようにしてもよい。
【００２４】
また次に、請求項３に記載のように、インバータを用いて各パルス位置数値化手段への出力信号の入力タイミングをずらす場合、インバータの駆動電圧をアナログ入力電圧とは異なる一定電圧に設定すると、各パルス位置数値化手段毎の出力信号の入力タイミングのずれ△Ｔを、パルス遅延回路を構成する遅延ユニットの遅延時間Ｔｄに対応して設定することができない。
【００２５】
つまり、パルス遅延回路を構成する遅延ユニットの遅延時間は、アナログ入力信号にて変調され、アナログ入力信号の電圧値が変化すれば遅延ユニットの遅延時間も変化するが、出力信号遅延用のインバータの駆動電圧をアナログ入力電圧とは異なる一定電圧に設定すると、インバータの反転レベルは一定レベルとなってしまうことから、各パルス位置数値化手段毎の出力信号の入力タイミングのずれ△Ｔを遅延ユニットの遅延時間Ｔｄに応じて変化させることができず、特に、請求項２に記載においては、アナログ入力信号のＡ／Ｄ変換精度を向上するために、各パルス位置数値化手段毎の出力信号の入力タイミングをＴｄ／ｍ単位で異なるタイミングに設定することが困難になってしまう。
【００２６】
そこで、請求項３に記載のＡ／Ｄ変換方法においては、更に請求項４に記載のように、インバータの駆動電圧を、アナログ入力電圧とすることが望ましい。
つまり、このようにすれば、インバータの反転レベル（換言すればインバータによる出力信号の遅延時間）を、パルス遅延回路を構成する遅延ユニットの遅延時間に対応して変化させることが可能となり、各パルス位置数値化手段毎の出力信号の入力タイミングのずれ△Ｔを、パルス遅延回路を構成する遅延ユニットの遅延時間Ｔｄに対応して設定することができるようになる。
【００２７】
また、請求項３又は請求項４に記載のＡ／Ｄ変換方法のように、各パルス位置数値化手段毎の出力信号の入力タイミングのずれ△Ｔを、反転レベルの異なるインバータにて設定する場合には、請求項５に記載のように、インバータの出力側にバッファを設けることにより、インバータの出力側に接続される回路の入力インピーダンスを大きくして、インバータの出力側にバッファを介して接続される回路（パルス位置数値化手段内のラッチ回路等）の負荷容量が温度によって変化しても、その回路に入力される各遅延ユニットからの出力信号の入力タイミングが変化することのないようにすることが望ましい。
【００２８】
つまり、各遅延ユニットから各パルス位置数値化手段への出力信号の入力経路に反転レベルの異なるインバータを設けた場合、このインバータの出力をパルス位置数値化手段を構成するラッチ回路等に直接接続するようにすると、インバータの出力側に接続される負荷容量が温度によって変化した際に、インバータの出力が反転するのに要する時間も変化してしまうことから、各パルス位置数値化手段への出力信号の入力経路に、出力信号の入力タイミング調整用のインバータを設ける場合には、請求項５に記載のように、そのインバータの出力側にバッファを設けて、各インバータを、後段の負荷容量の影響を受けることなく動作させるようにすることが望ましい。
【００２９】
なお、バッファとしては、パルス遅延回路を構成する遅延ユニットのように、同一特性のゲート回路（例えば、反転レベルが一定のインバータ）を用いることができる。そして、バッファにインバータを用いる場合には、各パルス位置数値化手段に入力される出力信号の信号レベルが反転されることになるので、この信号レベルの反転によって、パルス位置数値化手段を正常に動作させることができない場合には、各パルス位置数値化手段に入力される出力信号の信号レベルを更に反転させるために、例えば、各パルス位置数値化手段への出力信号の入力タイミングを調整するインバータの前・後段に、それぞれ、インバータからなるバッファを設けるようにしてもよい。
【００３０】
一方、請求項１〜請求項５何れか記載のＡ／Ｄ変換方法において、各パルス位置数値化手段を同じタイミングで動作させるためには、請求項６に記載のように、各パルス位置数値化手段に、共通のサンプリングクロックを入力することで、各パルス位置数値化手段をその共通のサンプリングクロックにて動作させるようにするとよい。
【００３１】
また、このように各パルス位置数値化手段を共通のサンプリングクロックにて動作させる際には、請求項７に記載のように、各パルス位置数値化手段を、サンプリングクロックに同期して繰り返し動作させ、複数のパルス位置数値化手段の内の特定のパルス位置数値化手段からは、そのサンプリングクロックに同期して得られた今回の数値データと前回の数値データとの偏差を最新の数値データとして出力させ、他のパルス位置数値化手段からは、当該パルス位置数値化手段内でサンプリングクロックに同期して得られた今回の数値データと特定のパルス位置数値化手段内でサンプリングクロックに同期して得られた前回の数値データとの偏差を最新の数値データとして出力させるようにすれば、アナログ入力信号のＡ／Ｄ変換をサンプリングクロックに同期して繰り返し行うことができるようになる。
【００３２】
つまり、このようにすれば、各パルス位置数値化手段の一つは、サンプリングクロックに同期した基準周期Ｔｓ内にパルス遅延手段内でパルス信号が通過した遅延ユニットの個数を数値化することになり、他のパルス位置数値化手段は、その基準周期Ｔｓに各パルス位置数値化手段毎の出力信号の入力タイミングのずれ△Ｔを整数倍した時間（１×△Ｔ、２×△Ｔ、３×△Ｔ、…）を加えた時間内にパルス遅延手段内でパルス信号が通過した遅延ユニットの個数をそれぞれ数値化することになり、その数値化により得られた数値データを加算することによって、Ａ／Ｄ変換結果として、高分解能の数値データを生成することが可能となる。
【００３３】
なお、このように、各パルス位置数値化手段に共通のサンプリングクロックを入力することにより、各パルス位置数値化手段にて繰り返し数値データを生成するようにした場合、パルス遅延回路を、遅延ユニットを単に直列接続した遅延線として構成すると、パルス遅延回路を構成する遅延ユニットの数を極めて多くする必要があるが、パルス遅延回路を構成する遅延ユニットの数を増やせば、パルス遅延回路の回路規模の大型化を招くことになる。
【００３４】
このため、請求項７に記載のＡ／Ｄ変換方法を実施する際には、請求項８に記載のように、パルス遅延回路として、遅延ユニットがリング状に連結されることによりパルス信号を周回させるパルス周回回路を使用し、このパルス周回回路へのパルス信号入力後の該パルス周回回路内でのパルス信号の周回回数を周回数カウンタによりカウントし、各パルス数値化手段では、サンプリングクロックに同期してパルス周回回路内でのパルス信号の位置を数値化し、その数値化により得られた数値データを下位ビットデータ、周回数カウンタによりカウントされたパルス信号の周回回数を上位ビットデータとする数値データを生成するようにするとよい。
【００３５】
つまり、このようにすれば、パルス遅延回路において、パルス信号は、リング状に連結された遅延ユニットを繰り返し通過することになるため、パルス遅延回路を構成する遅延ユニットの数を少なくしても、Ａ／Ｄ変換動作を長時間に渡って繰り返し行うことができるようになる。
【００３６】
次に、請求項９〜請求項１６に記載の発明は、上述した請求項１〜請求項８に記載のＡ／Ｄ変換方法に従ってアナログ入力信号を数値データに変換するＡ／Ｄ変換装置に関するものである。
そして、請求項９に記載のＡ／Ｄ変換装置においては、アナログ入力信号の電圧レベルに応じた遅延時間でパルス信号を遅延させて出力する遅延ユニットを複数個直列に接続してなるパルス遅延回路と、このパルスパルス遅延回路にパルス信号が入力された後の所定のタイミングで、パルス遅延回路を構成する各遅延ユニットからの出力信号をラッチし、そのラッチした各信号のレベルに基づき、パルス遅延回路内でのパルス信号の到達位置を表す数値データを生成するｍ個のパルス位置数値化手段と、各パルス位置数値化手段毎に、各遅延ユニットからの出力信号の入力タイミングを遅延ユニットの遅延時間よりも短い時間にてずらす遅延手段と、各パルス位置数値化手段にて得られた数値データを加算し、その加算結果をアナログ入力信号を表す数値データとして出力する加算手段とを備える。
このため、請求項９に記載のＡ／Ｄ変換装置によれば、上述した請求項１に記載のＡ／Ｄ変換方法に従いアナログ入力信号を数値データに変換することができるようになり、請求項１と同様の効果を得ることができる。
【００３７】
また、請求項１０に記載のＡ／Ｄ変換装置は、請求項９に記載のＡ／Ｄ変換装置において、遅延手段を、各パルス位置数値化手段への前記出力信号の入力タイミングが、それぞれ、前記遅延ユニットの遅延時間（Ｔｄ）を前記パルス位置数値化手段の個数（ｍ）で除した時間（Ｔｄ／ｍ）分だけずれるように、出力信号を遅延させるように構成したものである。このため、請求項９に記載のＡ／Ｄ変換装置によれば、上述した請求項２に記載のＡ／Ｄ変換方法に従いアナログ入力信号を数値データに変換することができるようになり、請求項２と同様の効果を得ることができる。
【００３８】
また、請求項１１に記載のＡ／Ｄ変換装置は、請求項９又は請求項１０に記載のＡ／Ｄ変換装置において、遅延手段を、パルス遅延回路を構成する各遅延ユニットから前記各パルス位置数値化手段への前記出力信号の入力経路上にそれぞれ設け、しかも、反転レベルが各パルス位置数値化手段毎に異なるレベルに設定されたインバータにて構成したものである。このため、請求項１１に記載のＡ／Ｄ変換装置によれば、上述した請求項３に記載のＡ／Ｄ変換方法に従いアナログ入力信号を数値データに変換することができるようになり、請求項３と同様の効果を得ることができる。
【００３９】
また次に、請求項１２に記載のＡ／Ｄ変換装置は、請求項１１に記載のＡ／Ｄ変換装置において、遅延回路を構成するインバータが、アナログ入力電圧を駆動電圧として動作するように構成したものである。このため、請求項１２に記載のＡ／Ｄ変換装置によれば、上述した請求項４に記載のＡ／Ｄ変換方法に従いアナログ入力信号を数値データに変換することができるようになり、請求項４と同様の効果を得ることができる。
【００４０】
また次に、請求項１３に記載のＡ／Ｄ変換装置は、請求項１１又は請求項１２に記載のＡ／Ｄ変換装置において、遅延手段を構成するインバータの出力側に、それぞれ、バッファを設けたものである。このため、請求項１３に記載のＡ／Ｄ変換装置によれば、上述した請求項５に記載のＡ／Ｄ変換方法に従いアナログ入力信号を数値データに変換することができるようになり、請求項５と同様の効果を得ることができる。
【００４１】
一方、請求項１４に記載のＡ／Ｄ変換装置は、請求項９〜請求項１３何れか記載のＡ／Ｄ変換装置において、各パルス位置数値化手段を、共通のサンプリングクロックを受けて動作するように構成したものである。このため、請求項１４に記載のＡ／Ｄ変換装置によれば、上述した請求項６に記載のＡ／Ｄ変換方法に従いアナログ入力信号を数値データに変換することができるようになり、請求項６と同様の効果を得ることができる。
【００４２】
次に、請求項１５に記載のＡ／Ｄ変換装置は、請求項１４に記載のＡ／Ｄ変換装置において、ｍ個のパルス位置数値化手段の内、特定のパルス位置数値化手段を、サンプリングクロックに同期して生成した今回の数値データと前回の数値データとの偏差をＡ／Ｄ変換結果を表す数値データとして加算手段に出力するように構成し、他のパルス位置数値化手段を、サンプリングクロックに同期して生成した今回の数値データと特定のパルス位置数値化手段内でサンプリングクロックに同期して生成された前回の数値データとの偏差をＡ／Ｄ変換結果を表す数値データとして加算手段に出力するように構成したものである。このため、請求項１５に記載のＡ／Ｄ変換装置によれば、上述した請求項７に記載のＡ／Ｄ変換方法に従いアナログ入力信号を数値データに変換することができるようになり、請求項７と同様の効果を得ることができる。
【００４３】
また次に、請求項１６に記載のＡ／Ｄ変換装置は、請求項１５に記載のＡ／Ｄ変換装置において、パルス遅延回路を、遅延ユニットがリング状に連結されることによりパルス信号を周回させるパルス周回回路にて構成すると共に、このパルス周回回路内でのパルス信号の周回回数をカウントする周回数カウンタを設け、各パルス数値化手段を、それぞれ、サンプリングクロックに同期してパルス周回回路内でのパルス信号の位置を数値化し、その数値化により得られた数値データを下位ビットデータ、周回数カウンタによりカウントされたパルス信号の周回回数を上位ビットデータとする数値データを生成するよう構成したものである。このため、請求項１６に記載のＡ／Ｄ変換装置によれば、上述した請求項８に記載のＡ／Ｄ変換方法に従いアナログ入力信号を数値データに変換することができるようになり、請求項８と同様の効果を得ることができる。
【００４４】
【発明の実施の形態】
以下に本発明の実施形態を図面と共に説明する。
図１は本発明が適用された実施例のＡ／Ｄ変換装置の構成を表すブロック図である。
【００４５】
図１に示すように、本実施例のＡ／Ｄ変換装置は、パルス信号を遅延させて出力する遅延ユニット２を複数個直列に接続することにより構成されたパルス遅延回路１０と、外部から周期的に入力されるサンプリングクロックＣＫ０の立上がり（又は立下がり）タイミングに同期して、パルス遅延回路１０を構成する各遅延ユニット２からの出力信号をラッチし、そのラッチした出力信号の信号レベルの変化点からパルス遅延回路１０内でのパルス信号ＰＡの到達位置を数値化することによりｎビットの数値データＤＴ１〜ＤＴｍを生成するｍ個（本実施例ではｍ＝４）のパルス位置数値化部（本発明のパルス位置数値化手段に相当）１２−１、１２−２、１２−３、１２−４と、これら各パルス位置数値化部１２−１〜１２−４から出力されるｍ個（４個）の数値データＤＴ１〜ＤＴ４を、サンプリングクロックＣＫ０の立上がり（又は立下がり）タイミングに同期して加算することで、「ｎ＋ｌｏｇ２  ｍ」ビット（本実施例では「ｎ＋２」ビット）の数値データＤＴＡを生成し、外部に出力する加算器（本発明の加算手段に相当）１４とから構成されている。
【００４６】
ここで、パルス遅延回路１０を構成する各遅延ユニット２は、例えば、前後２段のインバータ等からなるゲート回路（図４参照）にて構成されており、各遅延ユニット２には、Ａ／Ｄ変換の対象となるアナログ入力信号（電圧）Ｖｉｎが駆動電圧として印加されている。
【００４７】
また、加算器１４は、図２に示すように、各パルス位置数値化部１２−１〜１２−４から出力される数値データＤＴ１〜ＤＴ４をサンプリングクロックＣＫ０の立上がり（又は立下がり）タイミングに同期してそれぞれラッチするラッチ回路４０−１、４０−２、４０−３、４０−４と、これら各ラッチ回路４０−１〜４０−４にてラッチされた各数値データＤＴ１〜ＤＴ４をサンプリングクロックＣＫ０の立上がり（又は立下がり）タイミングに同期して加算する加算回路４２とから構成されている。
【００４８】
一方、各パルス位置数値化部１２−１〜１２−４は、図２に示すように、それぞれ、パルス遅延回路１０を構成する各遅延ユニット２からの出力信号を、各パルス位置数値化部１２−１〜１２−４毎に互いに異なる入力タイミングで取り込むためのインバータ群２０−１、２０−２、２０−３、２０−４と、これら各インバータ群２０−１〜２０−４を介して入力された各遅延ユニット２からの出力信号をサンプリングクロックＣＫ０の立上がり（又は立下がり）タイミングでラッチするラッチ群２２−１、２２−２、２２−３、２２−４と、これら各ラッチ群２２−１〜２２−４にてラッチされた各遅延ユニット２からの出力信号に基づき、パルス遅延回路１０内で遅延ユニット２からの出力がＨｉｇｈレベルからＬｏｗ  レベルに変化している位置（つまり、パルス遅延回路１０内でのパルス信号の到達位置）を検出するパルスセレクタ２４−１、２４−２、２４−３、２４−４と、このパルスセレクタ２４−１〜２４−４による検出結果（パルス遅延回路１０内でのパルス信号の到達位置）を数値データに変換するエンコーダ２６−１、２６−２、２６−３、２６−４と、パルス位置数値化部１２−１〜１２−４の内の特定のパルス位置数値化部（本実施例ではパルス位置数値化部１２−１）のエンコーダ２６−１からの出力をそれぞれサンプリングクロックＣＫ０の立上がり（又は立下がり）タイミングでラッチするラッチ回路２８−１、２８−２、２８−３、２８−４と、自己のエンコーダ２６−１〜２６−４から出力されている現在の数値データ（現在値）とラッチ回路２８−１〜２８−４にラッチされているエンコーダ２６−１からの前回の数値データとの偏差を求め、これをｎビットの数値データＤＴ１〜ＤＴｍとして出力する減算器３８と、から構成されている。
【００４９】
また、各パルス位置数値化部１２−１〜１２−４内のインバータ群２０−１〜２０−４及びラッチ群２２−１〜２２−４は、図３（ａ）に示す如く（図ではパルス位置数値化部１２−１内のインバータ群２０−１及びラッチ群２２−１のみを示す）、パルス遅延回路１０を構成する各遅延ユニット２からの出力信号を個々に取り込み、ラッチするため、パルス遅延回路１０を構成する各遅延ユニット２の個数に対応した数だけ設けられている。
【００５０】
そして、そのインバータ群２０−１〜２０−４を構成するインバータＩＮＶには、各パルス位置数値化部１２−１〜１２−４毎に、それぞれ、反転レベル（換言すればスイッチングレベル）が異なるインバータＩＮＶ１、ＩＮＶ２、ＩＮＶ３、ＩＮＶ４が用いられている。
【００５１】
即ち、図４に示すように、各インバータ群２０−１〜２０−４を構成するインバータＩＮＶ１〜ＩＮＶ４は、遅延ユニット２を構成するインバータＩＮＶと同様、Ｐチャネルトランジスタ（ＦＥＴ）とｎチャネルトランジスタ（ＦＥＴ）とからなるＣＭＯＳインバータにて構成されているが、その反転レベルは、例えば、図３（ｂ）に示すように、各インバータＩＮＶ１〜ＩＮＶ４を構成するＰチャネルトランジスタ（ＦＥＴ）のトランジスタ幅Ｗｐ（図ではインバータＩＮＶ１とＩＮＶ２のトランジスタ幅Ｗｐ１，Ｗｐ２を示す）を調整することによって、互いに異なるレベルに設定されている。
【００５２】
つまり、インバータＩＮＶ１〜ＩＮＶ４の反転レベルや遷移時間は、インバータＩＮＶ１〜ＩＮＶ４を構成するトランジスタの構造によって任意に設定することができることから、本実施例では、各インバータ群２０−１〜２０−４を構成するインバータＩＮＶ１〜ＩＮＶ４毎に、それを構成するＰチャネルトランジスタ（ＦＥＴ）のトランジスタ幅Ｗｐ１、Ｗｐ２、Ｗｐ３、Ｗｐ４を、Ｗｐ１＞Ｗｐ２＞Ｗｐ３＞Ｗｐ４となるように調整することによって、図５に示すように、入力信号のレベル変化に対する出力レベルの遷移時間Ｔｆが遅延ユニット２の遅延時間Ｔｄとほぼ等しく、しかも、反転レベルが、夫々、遅延ユニット２からの出力信号（図に示す遅延パルスＰ１）の信号レベルの変化分（Ｌｏｗ  レベルとＨｉｇｈレベルとの偏差）を略「ｍ＋１」等分（ここでは５当分）する電圧レベル（図に示す反転レベル１〜４）となって、パルス遅延回路１０の各遅延ユニット２から各パルス位置数値化部１２−１〜１２−４（詳しくはラッチ群２２−１〜２２−４）に入力される出力信号（遅延パルス）の入力タイミングが、遅延ユニット２の遅延時間Ｔｄをパルス位置数値化部１２−１〜１２−４の個数ｍ（本実施例ではｍ＝４）で除算した時間Ｔｄ／ｍだけ互いにずれるようにしているのである。
【００５３】
なお、本実施例のように、各インバータＩＮＶ１〜ＩＮＶ４の反転レベルを互いに異なるレベルに設定するには、必ずしも各インバータＩＮＶ１〜ＩＮＶ４を構成するＰチャネルトランジスタのトランジスタ幅Ｗｐを調整する必要はなく、Ｐチャネルトランジスタのゲート長Ｌｐ、或いは、ｎチャネルトランジスタのゲート長ＬｎやＷｎを調整するようにしてもよく、これら各パラメータの全て若しくは複数を調整するようにしてもよい。
【００５４】
また、各パルス位置数値化部１２−１〜１２−４への出力信号（遅延パルス）の入力タイミングが、アナログ入力信号Ｖｉｎの電圧変化によってＴｄ／ｍから外れることのないようにするため、本実施例では、図４に示すように、各インバータ群２０−１〜２０−４を構成するインバータＩＮＶ１〜ＩＮＶ４についても、遅延ユニット２と同様、Ａ／Ｄ変換対象となるアナログ入力信号Ｖｉｎにて駆動するようにされている。
【００５５】
この結果、本実施例のＡ／Ｄ変換装置においては、パルス遅延回路１０にパルス信号ＰＡを入力して、パルス遅延回路１０内でパルス信号ＰＡを伝送させているときに、各パルス位置数値化部１２−１〜１２−４でサンプリングクロックＣＫ０に同期して生成される数値データＤＴ１〜ＤＴｍは、各パルス位置数値化部１２−１〜１２−４内でインバータ群２０−１〜２０−４を介してラッチ群２２−１〜２２−４に入力される各遅延ユニット２からの出力信号（遅延パルス）の入力タイミングのずれによって、最下位ビット（ＬＳＢ）がばらつくことになり、加算器１４の加算動作によって最終的に得られるＡ／Ｄ変換結果である数値データの電圧分解能は、一つのパルス位置数値化部１２にて得られる数値データの電圧分解能に比べて、加算によって増加するビット数（ｌｏｇ２  ｍ）分だけ高分解能となる。
【００５６】
よって、本実施例のＡ／Ｄ変換装置によれば、パルス遅延回路１０と一つのパルス位置数値化部１２とで構成される従来のＡ／Ｄ変換装置に対して、Ａ／Ｄ変換の速度を低下させることなく、Ａ／Ｄ変換結果として得られる数値データＤＴＡの電圧分解能を高めることができる。また、従来のＡ／Ｄ変換装置に対して、得られる数値データＤＴＡの電圧分解能を高める必要がなければ、サンプリングクロックＣＫ１〜ＣＫｍの周期を短くして、Ａ／Ｄ変換をより高速に行うことができる。
【００５７】
また、本実施例のＡ／Ｄ変換装置のように、複数のパルス位置数値化部１２を用いてパルス遅延回路１０内でのパルス信号の到達位置を数値化し、その数値化結果（数値データ）を加算することにより、最終的に得られる数値データのビット数（換言すれば電圧分解能）を高める方法としては、例えば、図６に示す参考例１のように、ｍ個（４個）のパルス位置数値化部１２を、ラッチ群２２と、パルスセレクタ２４と、エンコーダ２６と、自己のエンコーダ２６からの出力をラッチするラッチ回路２８と、ラッチ回路２８の出力とエンコーダ２６からの出力との偏差を演算する減算器３０とを用いて、全て共通に構成し（図６（ｂ）参照）、各パルス位置数値化部１２には、位相がサンプリング周期の１／ｍだけ互いにずれたサンプリングクロックＣＫ１〜ＣＫ４を入力することにより（図６（ａ）参照）、互いに異なるタイミングで数値データを生成するようにすることが考えられる。
【００５８】
しかし、この参考例１のＡ／Ｄ変換方法では、各パルス位置数値化部１２でのＡ／Ｄ変換タイミングは異なるものの、各パルス位置数値化部１２のＡ／Ｄ変換特性は、全て同じＡ／Ｄ変換特性（図７に示すオフセットのないＡ／Ｄ変換特性１）となり、各パルス位置数値化部１２で得られる数値データの分解能は全て同じになる。したがって、入力電圧Ｖｉｎが時間的に変化しない場合は、分解能の向上は得られない。
【００５９】
これに対して、本実施例のＡ／Ｄ変換装置では、各パルス位置数値化部１２−１〜１２−４内で各遅延ユニット２からの出力信号（遅延パルス）を取り込むタイミングを、各パルス位置数値化部１２−１〜１２−４毎に、遅延ユニット２の遅延時間Ｔｄを１／ｍした時間分だけずらすようにしていることから、実質的に、各パルス位置数値化部１２−１〜１２−４においてパルス信号の到達位置を検出する際のサンプリング時間が、遅延ユニット２の遅延時間Ｔｄを１／ｍした時間分だけずれることと等価になる。
【００６０】
この結果、各パルス位置数値化部１２−１〜１２−４のＡ／Ｄ変換特性は、図７に示すように、例えば、パルス位置数値化部１２−１のＡ／Ｄ変換特性がオフセットのないＡ／Ｄ変換特性１であるとすれば、他のパルス位置数値化部１２−２〜１２−４のＡ／Ｄ変換特性は、その基準となるＡ／Ｄ変換特性１に一定のオフセット量（＝ＬＳＢの１／ｍ分）を順に加算した３種類のＡ／Ｄ変換特性２〜４となり、各パルス位置数値化部１２−１〜１２−４で得られる数値データの分解能を、ＬＳＢの１／ｍ分だけ互いに異なる値に設定できることになる。
【００６１】
よって、本実施例のＡ／Ｄ変換装置によれば、アナログ入力信号Ｖｉｎが変動している場合であっても、また、アナログ入力信号Ｖｉｎの電圧レベルが一定で変化しない場合であっても、各パルス位置数値化部１２−１〜１２−４のオフセットの違いによって、各パルス位置数値化部１２で得られる数値データが異なる値となり、上記参考例１に比べて、アナログ入力信号Ｖｉｎをより精度よくＡ／Ｄ変換することができるようになる。
【００６２】
つまり、図６に示した参考例１では、アナログ入力信号Ｖｉｎが変動している場合には、本実施例と略同じＡ／Ｄ変換結果（図７では６＋５×３＝２１）が得られるものの、アナログ入力信号Ｖｉｎの電圧レベルが一定である場合には、各パルス位置数値化部１２で得られる数値データが全て同一の値になるため、最終的に得られる数値データの電圧分解能を高めることができないのに対して、本実施例のＡ／Ｄ変換装置によれば、アナログ入力信号Ｖｉｎの電圧レベルが一定であっても、各パルス位置数値化部１２で得られる数値データが異なる値となるため、最終的に得られる数値データの電圧分解能を高めることができるようになるのである。
【００６３】
以上、本発明の一実施例について説明したが、本発明は、上記実施例に限定されるものではなく、種々の態様を採ることができる。
例えば、上記実施例では、パルス遅延回路１０を構成する各遅延ユニット２からの出力信号（遅延パルス）の入力タイミングを各パルス位置数値化部１２−１〜１２−４毎にずらすためのインバータ群２０−１〜２０−４には、互いに反転レベルが異なるインバータＩＮＶ１〜ＩＮＶ４を、パルス遅延回路１０内の各遅延ユニット２毎に設けるものとして説明したが、Ａ／Ｄ変換装置を温度変化が大きい環境下（例えば、自動車等）で使用する際には、図８に示すように、各インバータ群２０−１〜２０−４を構成するインバータＩＮＶ１〜ＩＮＶ４の少なくとも出力側（図８では、入力側と出力側）に、パルス遅延回路１０内の遅延ユニット２を構成しているインバータＩＮＶと同じ一般的なインバータ（但し、駆動能力は必要に応じて変える。即ち、スイッチングレベルは一般的に設定するが、ｐチャネルとｎチャネルの両トランジスタサイズは条件に合わせて大きくする）を設け、これをバッファとして利用するようにするとよい。
【００６４】
つまり、例えば、各遅延ユニット２から各パルス位置数値化部１２−１〜１２−４への出力信号（遅延パルス）の入力経路に、反転レベルの異なるインバータＩＮＶ１〜ＩＮＶ４を設けた場合、このインバータＩＮＶ１〜ＩＮＶ４の出力をラッチ群２２−１〜２２−４を構成するラッチ回路に直接接続するようにすると、インバータＩＮＶ１〜ＩＮＶ４の出力側の負荷容量が温度によって変化した際に、インバータＩＮＶ１〜ＩＮＶ４の出力が反転するのに要する時間も変化してしまうことから、Ａ／Ｄ変換装置を温度変化が大きい環境下（例えば、自動車等）で使用する際には、少なくとも、各インバータＩＮＶ１〜ＩＮＶ４の出力側には、インバータ等からなるバッファを設けて、各インバータＩＮＶ１〜ＩＮＶ４を後段の負荷条件の影響を受けることなく動作させるようにするとよい。
【００６５】
また、上記実施例では、各パルス位置数値化部１２−１〜１２−４は、外部から周期的に入力されるサンプリングクロックＣＫ０の立上がり（又は立下がり）タイミングで動作し、各パルス位置数値化部１２−１〜１２−４では、パルス位置数値化部１２−１にて前回のサンプリングクロックＣＫ０の立上がり（又は立下がり）タイミングで生成した数値データと、各パルス位置数値化部１２−１〜１２−４にて今回のサンプリングクロックＣＫ０の立上がり（又は立下がり）タイミングで生成した数値データとの偏差を求めるものとして説明したが、この方法で、数値データを繰り返し生成するには、パルス遅延回路１０を構成する遅延ユニット２の数を極めて多くする必要があり、パルス遅延回路１０の大型化を招くことになる。
【００６６】
このため、各パルス位置数値化部１２−１〜１２−４内で、サンプリングクロックＣＫ０に同期して、繰り返し数値データを生成する際には、Ａ／Ｄ変換装置を、図９に示すように構成してもよい。
即ち、図９に示すＡ／Ｄ変換装置においては、パルス遅延回路として、遅延ユニット２をリング状に連結することにより、最終段の遅延ユニット２ｅから初段の遅延ユニット２ｓにパルス信号ＰＡを戻して、パルス信号を周回させるように構成されたパルス周回回路１１を備え、このパルス周回回路１１の最終段の遅延ユニット２ｓからの出力を、アンド回路ＡＮＤを介して周回数カウンタ１６に入力することにより、周回数カウンタ１６にてパルス周回回路１１内でのパルス信号の周回回数をカウントするように構成されている。
【００６７】
また、パルス位置数値化部１２−１には、インバータ群２０−１、ラッチ群２２−１、パルスセレクタ２４−１、エンコーダ２６−１、ラッチ回路２８−１、減算器３０−１に加えて、サンプリングクロックＣＫの立上がり（又は立下がり）タイミングで周回数カウンタ１６からの出力（ｋビット）をラッチするラッチ回路３２−１と、サンプリングクロックＣＫをその周期よりも短い（半分程度）の遅延時間を有する遅延線３６−１を介して受けて、その立上がり（又は立下がり）タイミングで周回数カウンタ１６からの出力（ｋビット）をラッチするラッチ回路３４−１と、エンコーダ２６−１から出力される数値データ（ｊビット）の最上位（ＭＳＢ）のビットデータがＬｏｗ  レベルであればラッチ回路３２−１からの出力を選択し、そのビットデータがＨｉｇｈレベルであればラッチ回路３４−１からの出力を選択するセレクタ３８−１とを備え、エンコーダ２６−１からの出力（ｊビット）を下位ビットデータ、セレクタ３８−１からの出力（ｋビット）を上位ビットデータとするｎビットの数値データＩＳを生成するようにされている。
【００６８】
そして、その数値データＩＳは、上記実施例と同様、ラッチ回路２８−１に入力されてラッチされると共に、減算器３０−１にて、そのラッチされた前回の数値データＩＳと、今回生成した数値データＩＳとの偏差が演算され、その演算結果が、数値データＤＴ１として図示しない加算器１４に出力される。
【００６９】
また、図示しないが、他のパルス位置数値化部１２−２〜１２−４も、パルス位置数値化部１２−１と同様に構成されており、パルス位置数値化部１２−１と同様にｎビットの数値データＩＳを生成して、その生成した数値データと、ラッチ回路２８−２〜２８−４にてラッチしたパルス位置数値化部１２−１での前回の数値データとの偏差を、減算器３０−１にて演算して、その演算結果を、数値データＤＴ２〜ＤＴ４として出力するようにされている。
【００７０】
この結果、図９に示したＡ／Ｄ変換装置によれば、パルス遅延回路としてのパルス周回回路１１内でパルス信号を周回させつつ、その周回回数とパルス周回回路１１内でのパルス信号の到達位置とに基づき、アナログ入力信号ＶｉｎをＡ／Ｄ変換することができるようになり、パルス遅延回路（詳しくはパルス周回回路１１）を構成する遅延ユニット２の数を少なくしても、Ａ／Ｄ変換動作を長時間に渡って繰り返し行うことができるようになる。
【００７１】
なお、パルス周回回路１１から周回数カウンタ１６へのパルス信号の入力経路に設けられたアンド回路ＡＮＤは、パルス周回回路１１の最終段の遅延ユニット２ｅに接続されない側の入力端子がＨｉｇｈレベルであるとき、遅延ユニット２ｅからの出力を周回数カウンタ１６に入力して、周回数カウンタ１６のカウント動作を許可し、逆に、パルス周回回路１１の周回動作が停止状態で最終段の遅延ユニット２ｅの出力がＬｏｗ  レベルであるときに、その最終段の遅延ユニット２ｅに接続されない側の入力端子にカウンタテスト用のテストクロックＴＣＫを入力することにより、周回数カウンタ１６のカウント動作を外部からテストできるようにするためのものである。
【００７２】
また次に、上記実施例では、加算器１４の動作によって得られた数値データ（つまり加算結果）を、そのままアナログ入力信号ＶｉｎのＡ／Ｄ変換結果として出力するものとして説明したが、Ａ／Ｄ変換結果のＳＮ比（信号対雑音比）を向上するためには、例えば、図１０に例示するように、加算器１４から出力される加算後の数値データＤＴＡを、Ｄ−フリップフロップ等からなるラッチ回路１８ａ、１８ｂ、１８ｃにて順次シフトしながらラッチし、各ラッチ回路１８ａ、１８ｂ、１８ｃにてラッチされた過去３回分の数値データＤＴＡと、加算器１４から出力される数値データＤＴＡの最新値とを加算回路１９にて加算することにより、数値データＤＴＡの移動平均をとるようにしてもよい。なお、図１０では、加算回路１９から出力される移動平均後の数値データＤｏｕｔ  が、加算器１４から出力される数値データＤＴＡのビット数に１ビットを加えた「ｎ＋ｌｏｇ２  ｍ＋１」ビットとなるように、加算回路１９を構成している。
【００７３】
以上、本発明の実施例及び変形例について説明したが、次に、本発明と同様に複数のパルス位置数値化部１２を用いてパルス遅延回路１０内でのパルス信号の到達位置を数値化し、その数値化結果（数値データ）を加算することにより、本発明と同様の電圧分解能にて、アナログ入力信号ＶｉｎをＡ／Ｄ変換する方法について説明する（参考例２）。
【００７４】
図１１（ａ）は、この参考例２のＡ／Ｄ変換装置の構成を表すブロック図である。
図１１（ａ）に示すように、参考例２のＡ／Ｄ変換装置は、図１に示した実施例のＡ／Ｄ変換装置と同様、パルス遅延回路１０と、ｍ個（４個）のパルス位置数値化部１２−１〜１２−２と、これら各パルス位置数値化部１２−１〜１２−４から出力されるｍ個（４個）の数値データＤＴ１〜ＤＴｍ（ＤＴｍ＝ＤＴ４）を加算することで「ｎ＋ｌｏｇ２  ｍ」ビットの数値データＤＴＡを生成する加算器１４とから構成されている。
【００７５】
そして、本参考例２のＡ／Ｄ変換装置が上記実施例のＡ／Ｄ変換装置と異なる点は、４個のパルス位置数値化部１２−１〜１２−４が図１２に示す如く構成され、これら各パルス位置数値化部１２−１〜１２−４に、図１１（ｂ）に示す一定周期（周期：Ｔｓ）の基準クロックＣＫ０と、この基準クロックＣＫ０に基づき生成された４個のサンプリングクロックＣＫ１〜ＣＫ４の一つが入力される点である。
【００７６】
即ち、図１１（ｂ）に示すように、４個のパルス位置数値化部１２−１〜１２−４に夫々入力される４個のサンプリングクロックＣＫ１〜ＣＫ４は、基準クロックＣＫ０を遅延させることにより生成されたものであり、各サンプリングクロックＣＫ１〜ＣＫ４の位相は、パルス遅延回路１０を構成する遅延ユニット２の遅延時間ＴｄをサンプリングクロックＣＫ１〜ＣＫ４の個数ｍ（つまり「４」）で除算した単位時間△Ｔだけ互いにずれている。つまり、サンプリングクロックＣＫ２〜ＣＫ４は、サンプリングクロックＣＫ１を基準に、単位時間△Ｔの整数倍の時間（１×△Ｔｓ、２×△Ｔｓ、３×△Ｔｓ）だけ遅延されている。
【００７７】
また、図１２に示すように、４個のパルス位置数値化部１２−１〜１２−４は、図２に示した実施例のものから、インバータ群２０−１〜２０−４を削除し、パルス遅延回路１０を構成する各遅延ユニット２からの出力を各ラッチ群２２−１〜２２−４に直接入力するようにされている。
【００７８】
このように構成された参考例２のＡ／Ｄ変換装置によれば、上記実施例と同様に、各パルス位置数値化部１２−１〜１２−４において、サンプリングクロックＣＫ１の一周期Ｔｓを基準として互いに時間△Ｔだけずれたサンプリング周期（Ｔｓ、Ｔｓ＋△Ｔ、Ｔｓ＋２×△Ｔ、Ｔｓ＋３×△ｔ）で、パルス遅延回路１０内でパルス信号ＰＡが通過した遅延ユニット２の個数が数値化されることになる。
【００７９】
従って、この参考例２のＡ／Ｄ変換装置によっても、上記実施例と同様の効果が得られる。
但し、この参考例２のＡ／Ｄ変換装置では、基準クロックＣＫ０を用いて、各パルス位置数値化部１２−１〜１２−４の動作タイミングを決定するサンプリングクロックＣＫ１〜ＣＫ４を生成する回路を別途設ける必要があり、しかも、その生成したサンプリングクロックＣＫ１〜ＣＫ４が異なる時間で遅延されて各パルス位置数値化部１２−１〜１２−４に入力されることのないよう、各回路の配置を高精度に設定する必要があるため、上記実施例に比べて回路構成が複雑で、設計が難しいという問題がある。
【００８０】
なお、基準クロックＣＫ０からサンプリングクロックＣＫ１〜ＣＫ４を生成するための回路については、例えば、図１３に示すように、基準クロックＣＫ０を、上記実施例と同様に反転タイミングの異なるインバータＩＮＶ１〜ＩＮＶ４を通過させることによって生成するように構成すればよいが、この場合にも、各インバータＩＮＶ１〜ＩＮＶ４が出力側の負荷条件（容量等）の温度変化の影響を受けることのないよう、各インバータＩＮＶ１〜ＩＮＶ４の出力側に、同一特性のインバータＩＮＶ等からなるバッファを設けることが望ましい。但し、この場合でも、駆動能力は必要に応じて変える必要がある。即ち、スイッチングレベルは一般的に設定するが、ｐチャネルとｎチャネルの両トランジスタサイズは、条件（駆動負荷）に合わせて大きくする。
【図面の簡単な説明】
【図１】実施例のＡ／Ｄ変換装置の構成を表すブロック図である。
【図２】実施例のパルス位置数値化部の構成を表すブロック図である。
【図３】実施例のインバータ群及びラッチ群の構成を表す説明図である。
【図４】実施例のインバータ群及び遅延ユニットの構成を表す電気回路図である。
【図５】実施例のインバータ群を構成するインバータの動作を説明する説明図である。
【図６】参考例１のＡ／Ｄ変換装置の構成を表すブロック図である。
【図７】実施例のパルス位置数値化部のＡ／Ｄ変換特性を表す説明図である。
【図８】実施例のインバータ群の他の構成例を表す電気回路図である。
【図９】パルス遅延回路としてパルス周回回路を用いたＡ／Ｄ変換装置の構成を表すブロック図である。
【図１０】Ａ／Ｄ変換結果を移動平均する回路を設けたＡ／Ｄ変換装置の構成を表すブロック図である。
【図１１】参考例２のＡ／Ｄ変換装置の構成及びサンプリングクロックを表す説明図である。
【図１２】参考例２のパルス位置数値化部の構成を表すブロック図である。
【図１３】参考例のＡ／Ｄ変換装置においてサンプリングクロックを生成するのに用いられるサンプリングクロック生成回路の構成例を説明する説明図である。
【符号の説明】
２…遅延ユニット、１０…パルス遅延回路、１１…パルス周回回路、１２−１〜１２−４，１２…パルス位置数値化部、１４…加算器、１６…周回数カウンタ、１８ａ〜１８ｃ，２８−１〜２８−４，３２−１，３４−１，４０−１〜４０−４…ラッチ回路、１９，４２−１〜４２−４…加算回路、２０−１〜２０−４…インバータ群、２２−１〜２２−４…ラッチ群、２４−１〜２４−４…パルスセレクタ、２６−１〜２６−４…エンコーダ、３０−１〜３０−４…減算器、３６−１…遅延線、３８−１…セレクタ、ＩＮＶ，ＩＮＶ０〜ＩＮＶ４…インバータ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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