(57)【要約】【課題】オフセット補償感知方式を用いた半導体メモリ装置を提供する。【解決手段】本発明による半導体メモリ装置はフリップフロップ感知増幅器が自己のオフセット電圧に関係なしに、安定的な感知動作を実行するようにするオフセット補償増幅回路を含む。本発明のオフセット補償増幅回路の一部は第１領域（例えば、フリップフロップ感知増幅器が配置される領域）に配置され、その残りは第２領域（例えば、フリップフロップ感知増幅器と関連したドライバが配置される領域）に配置される。このような分散配置方式によって、オフセット補償増幅回路を半導体メモリ装置に実質的に実現することが可能である。【選択図】　図３
2004039216.tif 000002
【特許請求の範囲】
【請求項１】
第１領域に配置され、複数のメモリセルが各々連結される第１及び第２ビットラインと、
所定の基準電圧を基準に前記第１及び第２ビットラインのうち一つの電圧変化を検出し、この検出の結果に従って、他のビットラインを駆動するオフセット補償増幅回路と、
第２領域に配置され、前記第１及び第２ビットライン間の電圧差を感知増幅する感知増幅回路とを含み、
前記オフセット補償増幅回路の一部は前記第２領域に配置され、前記オフセット補償増幅回路の残りの部分は前記第１及び第２領域と異なるところに位置した第３領域に配置され、前記オフセット補償増幅回路は前記第１及び第２ビットラインのうちの一つの電圧変化を検出する前に第１制御信号に応答して前記基準電圧に対するオフセット電圧を補償することを特徴とする半導体メモリ装置。
【請求項２】
前記オフセット補償増幅回路は、行を活性化する前に動作することを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
前記オフセット補償増幅回路は、前記感知増幅回路を活性化する前に非活性化されることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項４】
前記オフセット補償増幅回路は、前記感知増幅回路を活性化した後に非活性化されることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項５】
前記オフセット補償増幅回路は、
前記第１ビットラインに連結された第１入力端子、前記基準電圧が供給される第２入力端子、及び前記第２ビットラインに連結された出力端子を有する差動増幅器と、
前記出力端子と前記第１入力端子との間に連結され、前記第１制御信号に応答して動作するスイッチと、
を含むことを特徴とする請求項１に記載の半導体メモリ装置。
【請求項６】
前記オフセット補償増幅回路は、
第２制御信号に応答して動作し、基準電圧に従ってバイアス電圧を発生する第１手段と、
前記バイアス電圧が供給され、前記第１及び第２ビットラインのうちの一つの電圧変化に応答して、前記他のビットラインの電圧を設定する第２手段と、
前記第１及び第２ビットラインの間に連結され、前記第１制御信号に応答して動作するスイッチと、
を含むことを特徴とする請求項１に記載の半導体メモリ装置。
【請求項７】
前記スイッチと前記第２手段は前記第２領域に配置され、前記第１手段は前記第３領域に配置されることを特徴とする請求項６に記載の半導体メモリ装置。
【請求項８】
前記第３領域には前記感知増幅回路を駆動するためのドライバが配置されることを特徴とする請求項７に記載の半導体メモリ装置。
【請求項９】
前記基準電圧はビットラインプリチャージ電圧であることを特徴とする請求項６に記載の半導体メモリ装置。
【請求項１０】
前記基準電圧はビットラインプリチャージ電圧より高いことを特徴とする請求項６に記載の半導体メモリ装置。
【請求項１１】
前記第１手段は、
電源電圧と前記バイアス電圧を出力するための第１内部ノードの間に形成される電流通路と、前記第１内部ノードに連結されたゲートを有する第１トランジスタと、
前記第１内部ノードと第２内部ノードとの間に形成される電流通路と、前記基準電圧を受け入れるように連結されたゲートを有する第２トランジスタと、
前記第２内部ノードと接地電圧との間に形成される電流通路と、前記第２制御信号を受け入れるように連結されたゲートを有する第３トランジスタと、
を含むことを特徴とする請求項６に記載の半導体メモリ装置。
【請求項１２】
前記第１手段は、
前記電源電圧と前記第１内部ノードとの間に形成される電流通路と、
前記第２制御信号を受け入れるように連結されたゲートを有する第４トランジスタと、
をさらに含むことを特徴とする請求項１１に記載の半導体メモリ装置。
【請求項１３】
前記第２手段は、
前記電源電圧と前記他のビットラインとの間に形成される電流通路と、前記バイアス電圧が供給される第５トランジスタと、
前記出力端子と前記第２内部ノードとの間に形成される電流通路と、前記第１及び第２ビットラインのうちの一つに連結されるゲートを有する第６トランジスタと、
を含むことを特徴と請求項１２に記載の半導体メモリ装置。
【請求項１４】
第１及び第２ゲート信号に応答して動作し、前記第１及び第２ビットラインと前記差動増幅器との間に連結されるゲート回路をさらに含むことを特徴とする請求項５に記載の半導体メモリ装置。
【請求項１５】
前記ゲート回路は第１及び第２ゲート信号に応答して前記第１ビットラインを前記差動増幅器の第１入力端子に、前記第２ビットラインを前記差動増幅器の出力端子に各々連結し、前記差動増幅器の第２入力端子は前記基準電圧が供給されることを特徴とする請求項１４に記載の半導体メモリ装置。
【請求項１６】
前記ゲート回路は前記第１及び第２ゲート信号に応答して前記第２ビットラインを前記差動増幅器の第１入力端子に、前記第１ビットラインを前記差動増幅器の出力端子に各々連結することを特徴とする請求項１４に記載の半導体メモリ装置。
【請求項１７】
前記第２手段は、
前記電源電圧と前記他のビットラインとの間に形成された電流通路と、前記第２内部ノードに連結されたゲートを有する第５トランジスタと、
前記第２ビットラインと第３内部ノードとの間に形成された電流通路と、前記第１及び第２ビットラインのうちの一つに連結されたゲートを有する第６トランジスタと、
前記第３内部ノードと前記接地電圧との間に形成された電流通路と、前記第２制御信号を受け入れるように連結されたゲートを有する第７トランジスタと、
を含むことを特徴とする請求項１２に記載の半導体メモリ装置。
【請求項１８】
第１領域に配置される複数のメモリセルが各々連結される第１及び第２ビットラインと、
第１制御信号に応答して動作し、基準電圧に従ってバイアス電圧を発生するバイアス電圧発生器回路と、
前記バイアス電圧が供給され、前記第１ビットラインの電圧変化に応答して前記第２ビットラインを駆動するドライバ回路と、
前記第２制御信号に応答して前記第１及び第２ビットラインを電気的に連結するスイッチと、
第２領域に配置され、前記第１及び第２ビットラインの間の電圧差を感知増幅する感知増幅回路とを含み、
前記バイアス電圧発生回路と前記ドライバ回路は差動増幅器を構成し、
前記ドライバ回路と前記スイッチは前記第２領域に配置される一方、前記バイアス電圧発生回路は前記第１及び第２領域と異なるところに位置した第３領域に配置されることを特徴とする半導体メモリ装置。
【請求項１９】
前記第１制御信号は行を活性化する前に活性化され、前記感知増幅回路を活性化する前に非活性化されることを特徴とする請求項１８に記載の半導体メモリ装置。
【請求項２０】
前記第１制御信号は行を活性化する前に活性化され、前記感知増幅回路を活性化した後に非活性化されることを特徴とする請求項１８に記載の半導体メモリ装置。
【請求項２１】
前記第２制御信号は行を活性化する前に所定の時間の間活性化されることを特徴とする請求項１８に記載の半導体メモリ装置。
【請求項２２】
前記バイアス電圧発生回路は、
電源電圧と前記バイアス電圧を出力するための第１内部ノードの間に形成される電流通路と、前記第１内部ノードに連結されたゲートを有する第１トランジスタと、
前記第１内部ノードと第２内部ノードとの間に形成される電流通路と、前記基準電圧を受け入れるように連結されたゲートを有する第２トランジスタと、
前記第２内部ノードと接地電圧との間に形成される電流通路と、前記第１制御信号を受け入れるように連結されたゲートを有する第３トランジスタと、
前記電源電圧と前記第１内部ノードとの間に形成される電流通路と、前記第１制御信号を受け入れるように連結されたゲートを有する第４トランジスタと、
を含むことを特徴とする請求項１８に記載の半導体メモリ装置。
【請求項２３】
前記ドライバ回路は、
前記電源電圧と前記第２ビットラインとの間に形成される電流通路と、前記第１内部ノードに連結されるゲートを有する第５トランジスタと、
前記第２ビットラインと前記第２内部ノードとの間に形成される電流通路と、前記第１ビットラインに連結されるゲートを有する第６トランジスタと、
を含むことを特徴とする請求項２２に記載の半導体メモリ装置。
【請求項２４】
前記ドライバ回路は
前記電源電圧と前記第２ビットラインとの間に形成された電流通路と、前記第２内部ノードに連結されたゲートを有する第５トランジスタと、
前記第２ビットラインと第３内部ノードとの間に形成された電流通路と、前記第１ビットラインに連結されたゲートを有する第６トランジスタと、
前記第３内部ノードと前記接地電圧との間に形成された電流通路と、前記第２制御信号を受け入れるように連結されたゲートを有する第７トランジスタと、
を含むことを特徴とする請求項２２に記載の半導体メモリ装置。
【請求項２５】
前記第１及び第２制御信号が活性化される時に、前記スイッチを通じて前記差動増幅器に負帰還ループが形成され、前記差動増幅器の入力オフセット電圧が除去されることを特徴とする請求項１８に記載の半導体メモリ装置。
【請求項２６】
前記ドライバ回路は前記差動増幅器の入力オフセット電圧が除去された後に、前記第１ビットラインの電圧変化に応答して前記第２ビットラインを駆動することを特徴とする請求項２５に記載の半導体メモリ装置。
【請求項２７】
第１領域に配置される複数のメモリセルが各々連結される第１乃至第４ビットラインと、
第１制御信号に応答して動作し、基準電圧に従ってバイアス電圧を発生するバイアス電圧発生回路と、
前記バイアス電圧が供給され、前記第１ビットラインの電圧変化に応答して前記第２ビットラインを駆動する第１ドライバ回路と、
前記バイアス電圧が供給され、前記第３ビットラインの電圧変化に応答して前記第４ビットラインを駆動する第２ドライバ回路と、
第２制御信号に応答して前記第１及び第２ビットラインを電気的に連結する第１スイッチと、
前記第２制御信号に応答して前記第３及び第４ビットラインを電気的に連結する第２スイッチと、
前記第１制御信号に応答して前記第１及び第２ドライバ回路に放電経路を各々提供する第３スイッチと、
第２領域に配置され、前記第１及び第２ビットラインの間の、前記第３及び第４ビットラインの間の電圧差を各々感知増幅する感知増幅回路とを含み、
前記バイアス電圧発生回路、前記第１ドライバ回路及び前記第３スイッチは第１差動増幅器を構成し、前記バイアス電圧発生回路、前記第２ドライバ回路及び前記第３スイッチは第２差動増幅器を構成し、
前記第１及び第２ドライバ回路と前記第１乃至第３スイッチは前記第２領域に配置される一方、前記バイアス電圧発生回路は前記第１及び第２領域と異なるところに位置した第３領域に配置されることを特徴とする半導体メモリ装置。
【請求項２８】
前記第１ドライバ回路は、
前記電源電圧と前記第２ビットラインの間に形成される電流通路と、前記バイアス電圧に連結されるゲートを有する第１トランジスタと、
前記第２ビットラインと前記第３スイッチとの間に形成される電流通路と、前記第１ビットラインに連結されるゲートを有する第２トランジスタと、
を含むことを特徴とする請求項２７に記載の半導体メモリ装置。
【請求項２９】
前記第２ドライバ回路は、
前記電源電圧と前記第２ビットラインとの間に形成される電流通路と、前記バイアス電圧に連結されるゲートを有する第１トランジスタと、
前記第２ビットラインと前記第３スイッチとの間に形成される電流通路と、前記第１ビットラインに連結されるゲートを有する第２トランジスタと、
を含むことを特徴とする請求項２７に記載の半導体メモリ装置。
【請求項３０】
第１及び第２ゲート信号に応答して動作し、前記第１及び第２ビットラインと前記第１差動増幅器との間に連結される第１ゲート回路と、前記第１及び第２ゲート信号に応答して動作し、前記第３及び第４ビットラインと前記第２差動増幅器との間に連結される第２ゲート回路と、
をさらに含むことを特徴とする請求項２７に記載の半導体メモリ装置。
【請求項３１】
前記第１差動増幅器は前記第１ビットラインに連結された第１入力端子、前記基準電圧が供給される第２入力端子、及び前記第２ビットラインに連結された出力端子を有することを特徴とする請求項３０に記載の半導体メモリ装置。
【請求項３２】
前記第１ゲート回路は前記第１及び第２ゲート信号に応答して前記第１ビットラインを前記第１差動増幅器の第１入力端子に、前記第２ビットラインを前記第１差動増幅器の出力端子に各々連結することを特徴とする請求項３１に記載の半導体メモリ装置。
【請求項３３】
前記第２差動増幅器は前記第３ビットラインに連結された第１入力端子、前記基準電圧が供給される第２入力端子及び前記第４ビットラインに連結された出力端子を有することを特徴とする請求項３０に記載の半導体メモリ装置。
【請求項３４】
前記第２ゲート回路は前記第１及び第２ゲート信号に応答して前記第３ビットラインを前記第２差動増幅器の第１入力端子に、前記第４ビットラインを前記第２差動増幅器の出力端子に各々連結することを特徴とする請求項３３に記載の半導体メモリ装置。
【請求項３５】
前記第２ゲート回路は前記第１及び第２ゲート信号に応答して前記第４ビットラインを前記第２差動増幅器の第１入力端子に、前記第３ビットラインを前記第２差動増幅器の出力端子に各々連結することを特徴とする請求項３４に記載の半導体メモリ装置。
【請求項３６】
前記第１及び第２制御信号が活性化される時に、前記第１スイッチを通じて前記第１差動増幅器に負帰還ループが形成され、前記第１差動増幅器の入力オフセット電圧が除去されることを特徴とする請求項２７に記載の半導体メモリ装置。
【請求項３７】
前記第１ドライバ回路は前記第１差動増幅器の入力オフセット電圧が除去された後に、前記第１ビットラインの電圧変化に応答して前記第２ビットラインを駆動することを特徴とする請求項３６に記載の半導体メモリ装置。
【請求項３８】
前記第１及び第２制御信号が活性化される時に、前記第２スイッチを通じて前記第２差動増幅器に負帰還ループが形成され、前記第２差動増幅器の入力オフセット電圧が除去されることを特徴とする請求項２７に記載の半導体メモリ装置。
【請求項３９】
前記第２ドライバ回路は前記第２差動増幅器の入力オフセット電圧が除去された後に、前記第３ビットラインの電圧変化に応答して前記第４ビットラインを駆動することを特徴とする請求項３８記載の半導体メモリ装置。
【請求項４０】
第１領域に配置される複数のメモリセルが各々連結される第１及び第２ビットラインと、
第１制御信号に応答して動作し、基準電圧に従って第１バイアス電圧を発生する第１バイアス電圧を発生する第１バイアス電圧発生回路と、
第２制御信号に応答して動作し、前記基準電圧に従って第２バイアス電圧を発生する第２バイアス電圧発生回路と、
前記第１バイアス電圧が供給され、前記第１ビットラインの電圧変化に応答して前記第２ビットラインを駆動する第１ドライバ回路と、
前記第２バイアス電圧が供給され、前記第２ビットラインの電圧変化に応答して前記第１ビットラインを駆動する第２ドライバ回路と、
第３制御信号に応答して前記第１及び第２ビットラインを電気的に連結するスイッチと、
第２領域に配置され、前記第１及び第２ビットラインの間の電圧差を感知増幅する感知増幅回路とを含み、
前記第１バイアス電圧発生回路と前記第１ドライバ回路は第１差動増幅器を構成し、前記第２バイアス電圧発生回路と前記第２ドライバ回路は第２差動増幅器を構成し、
前記第１及び第２ドライバ回路と前記スイッチは前記第２領域に配置される一方、前記第１及び第２バイアス電圧発生回路は前記第１及び第２領域と異なるところに位置した第３領域に配置されることを特徴とする半導体メモリ装置。
【請求項４１】
前記第３領域には前記感知増幅回路を駆動するためのドライバが配置されることを特徴とする請求項４０に記載の半導体メモリ装置。
【請求項４２】
前記第１及び第２制御信号は相補的な信号であることを特徴とする請求項４０に記載の半導体メモリ装置。
【請求項４３】
前記第１及び第２制御信号各々は行を活性化する前に活性化され、前記感知増幅回路の活性化の前後に非活性化されることを特徴とする請求項４０に記載の半導体メモリ装置。
【請求項４４】
前記第３制御信号は行を活性化する前に所定の時間の間活性化されることを特徴とする請求項４０に記載の半導体メモリ装置。
【請求項４５】
前記第１及び第２制御信号が活性化される時に、前記スイッチを通じて前記第１差動増幅器に負帰還ループが形成され、前記第１差動増幅器の入力オフセット電圧が除去されることを特徴とする請求項４０に記載の半導体メモリ装置。
【請求項４６】
前記第１ドライバ回路は前記第１差動増幅器の入力オフセット電圧が除去された後に、前記第１ビットラインの電圧変化に応答して前記第２ビットラインを駆動することを特徴とする請求項４５に記載の半導体メモリ装置。
【請求項４７】
前記第２及び第３制御信号が活性化される時に、前記スイッチを通じて前記第２差動増幅器に負帰還ループが形成され、前記第２差動増幅器の入力オフセット電圧が除去されることを特徴とする請求項４０に記載の半導体メモリ装置。
【請求項４８】
前記第２ドライバ回路は前記第２差動増幅器の入力オフセット電圧が除去された後に、前記第２ビットラインの電圧変化に応答して前記第１ビットラインを駆動することを特徴とする請求項４７に記載の半導体メモリ装置。
【請求項４９】
第１領域に配置される複数のメモリセルが各々連結される第１乃至第４ビットラインと、
第１制御信号に応答して動作し、基準電圧に従って第１バイアス電圧を発生する第１バイアス電圧発生回路と、
第２制御信号に応答して動作し、前記基準電圧に従って第２バイアス電圧を発生する第２バイアス電圧発生回路と、
前記第１バイアス電圧が供給され、前記第１ビットラインの電圧変化に応答して前記第２ビットランを駆動する第１ドライバ回路と、
前記第２バイアス電圧が供給され、前記第３ビットラインの電圧変化に応答して前記第４ビットラインを駆動する第２ドライバ回路と、
第３制御信号に応答して前記第１及び第２ビットラインを電気的に連結する第１スイッチと、
前記第３制御信号に応答して前記第３及び第４ビットラインを電気的に連結する第２スイッチと、
前記第１制御信号に応答して前記第１ドライバ回路に放電回路を提供する第３スイッチと、
前記第２制御信号に応答して前記第２ドライバ回路に放電経路を提供する第４スイッチと、
第２領域に配置され、前記第１及び第２ビットラインの間の、前記第３及び第４ビットラインの間の電圧差を各々感知増幅する感知増幅回路とを含み、
前記第１バイアス電圧発生回路、前記第１ドライバ回路及び前記第３スイッチは第１差動増幅器を構成し、前記第２バイアス電圧発生回路、前記第２ドライバ回路、及び前記第４スイッチは第２差動増幅器を構成し、
前記第１及び第２ドライバ回路と前記第１乃至第４スイッチは前記第２領域に配置される一方、前記バイアス電圧発生回路は前記第１及び第２領域と異なるところに位置した第３領域に配置されることを特徴とする半導体メモリ装置。
【請求項５０】
前記第３領域には前記感知増幅回路を駆動するためのドライバが配置されることを特徴とする請求項４９に記載の半導体メモリ装置。
【請求項５１】
前記第１及び第２制御信号は相補的な信号であることを特徴とする請求項４９に記載の半導体メモリ装置。
【請求項５２】
前記第１及び第２制御信号各々は行を活性化する前に活性化され、前記感知増幅回路の活性化の前後に非活性化されることを特徴とする請求項５１に記載の半導体メモリ装置。
【請求項５３】
前記第３制御信号は行を活性化する前に所定の時間の間活性化されることを特徴とする請求項４９に記載の半導体メモリ装置。
【請求項５４】
前記第１及び第３制御信号が活性化される時に、前記第１スイッチを通じて前記第１差動増幅器に負帰還ループが形成され、前記第１差動増幅器の入力オフセット電圧が除去されることを特徴とする請求項４９に記載の半導体メモリ装置。
【請求項５５】
前記第１ドライバ回路は前記第１差動増幅器の出力オフセット電圧が除去された後に、前記第１ビットラインの電圧変化に応答して前記第２ビットラインを駆動することを特徴とする請求項５４に記載の半導体メモリ装置。
【請求項５６】
前記第２及び第３制御信号が活性化される時に、前記第２スイッチを通じて前記第２差動増幅器に負帰還ループが形成され、前記第２差動増幅器の入力オフセット電圧が除去されることを特徴とする請求項４９に記載の半導体メモリ装置。
【請求項５７】
前記第２ドライバ回路は前記第２差動増幅器の入力オフセット電圧が除去された後に、前記第２ビットラインの電圧変化に応答して前記第１ビットラインを駆動することを特徴とする請求項５６に記載の半導体メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は集積回路装置に関するものであり、さらに具体的には、低い電源電圧で安定的に動作可能な半導体メモリ装置に関するものである。
【０００２】
【従来の技術】
高性能ＤＲＡＭを実現するための重要な回路のうち一つはビットライン感知増幅器である。ＤＲＡＭの読み出し動作において、少量の電荷がメモリセルからビットラインに伝達され、ビットライン上の電圧はその次に感知増幅器によって増幅される。高密度ＤＲＡＭの場合に、安定した読み出し動作を実行することが徐々に難しくなる。なぜならば、メモリセルに貯蔵された信号電荷がセルサイズ及び動作電圧減少によりさらに減少するためである。よって、より高い感度を有する感知増幅器が必要である。
【０００３】
構造が単純で高密度化できるために、ダイナミック交差接続感知増幅器（ｄｙｎａｍｉｃ　ｃｒｏｓｓ−ｃｏｕｐｌｅｄ　ａｍｐｌｉｆｉｅｒ）（以下、”フリップフロップ感知増幅器”という）がビットライン感知増幅器として広く使用されてきている。感知増幅器の感度は、対からなるトランジスタのしきい値電圧及びトランスコンダクタンスの不一致のようなデバイスパラメタの不均衡に影響を受ける。高密度ＤＲＡＭの場合には、縮小された最小配線幅（ｓｃａｌｅｄ−ｄｏｗｎ　ｆｅａｔｕｒｅ　ｓｉｚｅ）を有する多数のトランジスタが高密度ＤＲＡＭで使用されるので、そのようなデバイスパラメタの不均衡によってフリップフロップ感知増幅器にオフセット電圧が生じる。オフセット電圧はフリップフロップ感知増幅器の感知マージンを減少させる原因になり、これは以下詳細に説明する。
【０００４】
一般的に、メモリセルのキャパシタンスとビットラインキャパシタンスとの間のチャージシェアリングによって誘起されるビットライン電圧が感知増幅器のオフセット電圧より大きい場合に、正常に読み出し／リフレッシュ動作が実行される。一方、チャージシェアリングによって誘起されるビットライン電圧が感知増幅器のオフセット電圧より小さい場合に、読み出し／リフレッシュ動作が正常に実行されることができない。これは感知増幅器のオフセット電圧が感知マージンの減少を引き起こすことを意味する。オフセット電圧による感知マージンの減少は記憶（またはリフレッシュ）時間に大きな制約を与える。低い電源電圧で動作する場合に、特に、ビットラインに誘起される電圧が相対的に減少するので、感知増幅器の感度はオフセット電圧によってさらに大きな影響を受ける。
【０００５】
フリップフロップ感知増幅器で生じる不均衡（またはオフセット電圧）の影響を最小化させるための多様な回路技術が提案されてきている。そのような回路の技術のうち一つはビットラインプリチャージレベルを調整することによって、対からなる感知トランジスタのしきい値電圧不一致を補償することである。この回路技術は不均衡が但ししきい値電圧不均衡によって引き起こされる場合のみに高感度を実現することができる。他の回路技術は簡単なオフセット補償技術を採用することによって、感知増幅器の全般的な電気的不均衡を抑制するものである（例えば、非特許文献１参照。）。
【０００６】
非特許文献１に開示されているオフセット補償ビットライン感知（ｏｆｆｓｅｔ　ｃｏｍｐｅｎｓａｔｉｎｇ　ｂｉｔ−ｌｉｎｅ　ｓｅｎｓｉｎｇ：以下”ＯＣＳ”という）スキームは感知増幅器の対からなるトランジスタの全般的な電気的不均衡を除去することができる。ＯＳＣスキームにおいて、感知増幅器のオフセット電圧を補償するための差動増幅器が感知増幅領域内に配置されている。高密度ＤＲＡＭの場合に、現在の設計及び工程技術を利用して制限された感知増幅領域内にＯＣＳスキームの感知増幅器を配置することは実質的に難しい。
【非特許文献１】
「高密度ＤＲＡＭ用オフセット補償ビットライン感知方式（Ｏｆｆｓｅｔ　Ｃｏｍｐｅｎｓａｔｉｎｇ　Ｂｉｔ−Ｌｉｎｅ　Ｓｅｎｓｉｎｇ　Ｓｃｈｅｍｅ　ｆｏｒ　Ｈｉｇｈ　Ｄｅｎｓｉｔｙ　ＤＲＡＭ’ｓ）」、第２９巻、第１号、ジャーナル・オブ・ソリッド・ステート・サーキッツ（Ｊｏｕｒｎａｌ　ｏｆ　Ｓｏｌｉｄ−Ｓｔａｔｅ　Ｃｉｒｃｕｉｔｓ）、（米国）、ＩＥＥＥ、１９９４年１月、ｐ．９−１３
【発明が解決しようとする課題】
本発明の目的は、半導体メモリ装置のフリップフロップ感知増幅器が自己のオフセット電圧に関係なしに、安定した感知動作を実行するようにするオフセット補償増幅回路のレイアウト構造を提供することである。
【０００７】
【課題を解決するための手段】
上述の目的を達成するための本発明の特徴によると、半導体メモリ装置は第１領域に配置され、複数のメモリセルが各々連結される第１及び第２ビットラインを含む。オフセット補償増幅回路は所定の基準電圧を基準に前記第１及び第２ビットラインのうち一つの電圧変化を検出し、この検出結果に従って他のビットラインを駆動する。感知増幅回路は第２領域に配置され、前記第１及び第２ビットライン間の電圧差を感知増幅する。前記オフセット補償増幅回路は前記第１及び第２ビットラインのうちの一つの電圧変化を検出する前に第１制御信号に応答して前記基準電圧に対するオフセット電圧を補償する。前記オフセット補償増幅回路の一部は前記第２領域に配置され、前記オフセット補償増幅回路の残りの部分は前記第１及び第２領域と異なるところに位置した第３領域に配置される。
【０００８】
本発明の他の特徴によると、半導体メモリ装置は第１領域に配置される複数のメモリセルが各々連結される第１及び第２ビットラインと、第１制御信号に応答して動作し、基準電圧に従ってバイアス電圧を発生するバイアス電圧発生回路と、前記バイアス電圧が供給され、前記第１ビットラインの電圧変化に応答して前記第２ビットラインを駆動するドライバ回路と、第２制御信号に応答して前記第１及び第２ビットラインを電気的に連結するスイッチと、第２領域に配置され、前記第１及び第２ビットラインの間の電圧差を感知増幅する感知増幅回路とを含む。
【０００９】
この実施形態において、前記バイアス電圧発生回路と前記ドライバ回路は差動増幅器を構成する。前記ドライバ回路と前記スイッチは前記第２領域に配置される一方、前記バイアス電圧発生回路は前記第１及び第２領域と異なるところに位置した第３領域に配置される。
【００１０】
本発明のまた他の特徴によると、半導体メモリ装置は第１領域に配置される複数のメモリセルが各々連結される第１乃至第４ビットラインと、第１制御信号に応答して動作し、基準電圧に従ってバイアス電圧を発生するバイアス電圧発生回路と、前記バイアス電圧が供給され、前記第１ビットラインの電圧変化に応答して前記第２ビットラインを駆動する第１ドライバ回路と、前記バイアス電圧が供給され、前記第３ビットラインの電圧変化に応答して前記第４ビットラインを駆動する第２ドライバ回路と、第２制御信号に応答して前記第１及び第２ビットラインを電気的に連結する第１スイッチと、前記第２制御信号に応答して前記第３及び第４ビットラインを電気的に連結する第２スイッチと、前記第１制御信号に応答して前記第１及び第２ドライバ回路に放電経路を各々提供する第３スイッチと、第２領域に配置され、前記第１及び第２ビットラインの間の、そして前記第３及び第４ビットラインの間の電圧差を各々感知増幅する感知増幅回路とを含む。
【００１１】
この実施形態において、前記バイアス電圧発生回路、前記第１ドライバ回路及び前記第３スイッチは第１差動増幅器を構成し、前記バイアス電圧発生回路、前記第２ドライバ回路及び前記第３スイッチは第２差動増幅器を構成する。そして、前記第１及び第２ドライバ回路と前記第１乃至第３スイッチは前記第２領域に配置される一方、前記バイアス電圧発生回路は前記第１及び第２領域と異なるところに位置した第３領域に配置される。
【００１２】
【発明の実施の形態】
以下、添付した図を参照して、本発明の望ましい実施形態を詳細に説明する。
【００１３】
本発明の新規な半導体メモリ装置はメイン増幅器としてフリップフロップ感知増幅器が自己のオフセット電圧に関係なしに、安定的な感知動作を実行するようにするオフセット補償増幅回路を含む。本発明のオフセット補償増幅回路の一部は第１領域に配置され、それの残りは第２領域に配置される。第１領域は、例えば、フリップフロップ感知増幅器が配置される領域であり、第２領域は前記第１領域と異なるところに位置し、フリップフロップ感知増幅器と関連したドライバ（例えば、ＰＥＱドライバ、ＬＡ及びＬＡＢドライバなど）が配置される領域である。このような分散配置方式によって、オフセット補償増幅回路を半導体メモリ装置に実質的に実現することが可能である。
【００１４】
図１は本発明の好適な実施の形態によるオフセット補償増幅回路の機能ブロック図である。本発明のオフセット補償増幅回路は負帰還方式（ｎｅｇａｔｉｖｅ　ｆｅｅｄｂａｃｋ　ｍｅｔｈｏｄ）を利用して自己のオフセット電圧を除去し、その次に第１ビットラインの電圧変化に応答して第２ビットラインの電圧を決める。ここで、第１ビットラインは選択されたメモリセルと連結されるトゥルービットライン（ｔｒｕｅ　ｂｉｔ　ｌｉｎｅ）であり、第２ビットラインは基準ビットラインとして使用されるコンプリメントビットライン（ｃｏｍｐｌｅｍｅｎｔ　ｂｉｔ　ｌｉｎｅ）である。逆に、第２ビットラインがトゥルービットラインになり、第１ビットラインがコンプリメントビットラインになり得る。
【００１５】
本発明のオフセット補償増幅回路は差動増幅器ＡＭＰとスイッチＳＷで構成される。差動増幅器ＡＭＰは基準電圧Ｖｒｅｆを受け入れる第１入力端子（または非反転入力端子）、第１ビットラインＢＬＢに連結された第２入力端子（または反転入力端子）、及び第２ビットラインＢＬに連結された出力端子を有する。スイッチＳＷは差動増幅器ＡＭＰの出力端子と第２ビットラインＢＬ又は第１ビットラインＢＬＢとの間に連結され、制御信号ＰＳＷに従ってスイッチオン／オフされる。
【００１６】
この実施形態において、基準電圧Ｖｒｅｆはビットラインプリチャージ電圧ＶＣＣＡ／２と同一である。しかし、基準電圧Ｖｒｅｆはビットラインプリチャージ電圧ＶＣＣＡ／２より高く、または低く設定されることができる。”ＶＣＣＡ”電圧はアレイ用電源電圧を示す。
【００１７】
差動増幅器ＡＭＰは、よく知られたように、電流ミラー増幅器（ｃｕｒｒｅｎｔ　ｍｉｒｒｏｒ　ａｍｐｌｉｆｉｅｒ）として入力オフセット電圧を有する。トゥルービットラインとしてビットラインＢＬの変化した電圧が入力オフセット電圧と同一、またはそれより少なければ、差動増幅器ＡＭＰはビットラインＢＬの電圧変化を正しく認識することができない。本発明のオフセット補償増幅回路は負帰還方式を利用して基準電圧Ｖｒｅｆに対する差動増幅器ＡＭＰの入力オフセット電圧を除去し、その次に入力オフセット電圧と関係なしに、トゥルービットラインの電圧変化を確実に検出する。さらに具体的に説明すると、次の通りである。
【００１８】
ビットラインＢＬ、ＢＬＢがビットラインプリチャージ回路（図示せず）によってビットラインプリチャージ電圧（例えば、ＶＣＣＡ／２）に各々プリチャージされると仮定すれば、制御信号ＰＳＷが活性化されることによって、差動増幅器ＡＭＰの出力端子と第２入力端子（−）がスイッチＳＷを通じて電気的に連結される。すなわち、負帰還ループが差動増幅器ＡＭＰに形成される。負帰還ループの形成に従って、図１に示したように、基準電圧Ｖｒｅｆに対する差動増幅器ＡＭＰのオフセット電圧Ｖｏｓが出力端子に現れる。出力端子の電圧がオフセット電圧Ｖｏｓほど可変することによって、差動増幅器ＡＭＰは第１及び第２入力端子（＋、−）の電圧Ｖｒｅｆ、Ｖｂｌｂが同一の値を有すると認識する。これは基準電圧Ｖｒｅｆに対する差動増幅器ＡＭＰのオフセット電圧Ｖｏｓが除去されたことを、または基準電圧Ｖｒｅｆに対する差動増幅器ＡＭＰのオフセット電圧Ｖｏｓが補償されたことを意味する。オフセット電圧が除去された電圧はビットラインに一時的に貯蔵される。基準電圧Ｖｒｅｆに対する差動増幅器のオフセット電圧が補償されることによって、図１に示したように、ビットラインＢＬ、ＢＬＢの電圧はプリチャージ電圧（または基準電圧）と比較すると、オフセット電圧ほど可変する。
【００１９】
以後、制御信号ＰＳＷは行を活性化する前に非活性化され、その結果、差動増幅器の出力端子は第２入力端子で電気的に分離される。ワードラインＷＬが活性化されることによって、トゥルービットラインＢＬの電圧がチャージシェアリングによって可変する。差動増幅器ＡＭＰはトゥルービットラインＢＬの電圧変化に応答してコンプリメントビットラインＢＬＢを駆動する。すなわち、差動増幅器ＡＭＰは基準電圧ＶｒｅｆとトゥルービットラインＢＬ上の変化した電圧との間の差を感知増幅し、増幅された電圧をコンプリメントビットラインＢＬＢに出力する。ビットラインＢＬと、ＢＬＢとの間の電圧差がオフセット補償増幅回路によって最初に感知増幅されることによって、フリップフロップ感知増幅器は自己のオフセット電圧に関係なしに、ビットラインＢＬ、ＢＬＢ間の増幅された電圧差を感知することができる。
【００２０】
図２は本発明の好適な実施の形態によるオフセット補償増幅回路を含む半導体メモリ装置を示すブロック図である。本発明の好適な実施の形態による半導体メモリ装置はＤＲＡＭとして、共有された感知増幅器構造と階層的なワードライン構造（ｈｉｅｒａｒｃｈｉｃａｌ　ｗｏｒｄ　ｌｉｎｅ　ｓｔｒｕｃｔｕｒｅ）を有する。図２を参照すると、半導体メモリ装置はメモリブロックが各々配置される複数のメモリセル領域１０を含む。各メモリブロックには複数のメモリセル（例えば、ＤＲＡＭセル）が行（またはサブワードライン）と列（またはビットライン）のマトリックス形態で配列される。行方向（またはワードライン方向）に沿って配列されたメモリセル領域１０の間にはサブワードライン駆動領域２０が各々配置される。各サブワードライン駆動領域２０には対応するメモリブロックのサブワードラインを各々駆動するためのサブワードラインデコーダ２１が配置される。
【００２１】
複数の感知増幅領域３０がビットライン方向に沿ってメモリセル領域１０の両側に各々配置されている。感知増幅領域３０には対応するビットライン対に各々連結された複数の感知増幅回路３１が配置される。各感知増幅回路は以後詳細に説明される。コンジャンクション領域４０がビットライン方向に沿ってサブワードライン駆動領域２０の両側に各々配置されている。本発明において、コンジャンクション領域４０は二つのグループに分けられる。一グループのコンジャンクション領域４０Ａにはサブワードラインデコーダ２１に対応する駆動信号ＰＸｉを伝達するドライバ４１が配置されている一方、他のグループのコンジャンクション領域４０Ｂには感知増幅回路３１を駆動するためのドライバ４２が配置されている。同一の行に沿って配置されたドライバ４２は信号ラインＬＡ、ＬＡＢに共通に連結されている。
【００２２】
続けて、図２を参照すると、コンジャンクション領域４０Ｂには図１に示したオフセット補償増幅回路の一部分として、所定のバイアス電圧を発生する電圧発生器４３が各々配置されている。各感知増幅回路３１には図１に示したオフセット補償増幅回路の残り（図３参照、反転増幅器及びスイッチ）４４が配置される。同一の行に沿って配置された電圧発生器４３は信号ラインＲＮ、ＲＰに共通に連結されている。信号ラインＲＰは各電圧発生器４３で生成されるバイアス電圧を伝達するのに使用され、信号ラインＲＮはバイアス電圧が生成される間、放電経路を提供するのに使用される。これは以後詳細に説明される。
【００２３】
図３は本発明の第１実施形態によるオフセット補償増幅回路及び感知増幅回路を示す回路図である。図３を参照すると、本発明の感知増幅回路３１はメモリブロック１０により共有され、第１及び第２ビットライン等化器ＥＱｉ、ＥＱｊ、Ｐラッチ感知増幅器ＰＳＡ、Ｎラッチ感知増幅器ＮＳＡ、第１及び第２ビットライン絶縁器ＩＳＯｉ、ＩＳＯｊ及び列パスゲートＹＧを含む。第１ビットライン等化器ＥＱｉは三つのＮＭＯＳトランジスタＭＮ１、ＭＮ２、ＭＮ３で構成され、制御信号ＰＥＱｉに応答して左側に配置されたメモリブロック１０のビットラインＢＬ、ＢＬＢをプリチャージ電圧ＶＢＬにプリチャージ及び等化する。第１ビットライン絶縁器ＩＳＯｉは四つのＮＭＯＳトランジスタＭＮ４〜ＭＮ７で構成され、制御信号ＰＩＳＯｉ０、ＰＩＳＯｉ１に応答して感知増幅回路３１を左側メモリブロック２０に／から電気的に連結／分離する。
【００２４】
続けて、図３を参照すると、Ｐラッチ感知増幅器ＰＳＡは二つのＰＭＯＳトランジスタＭＰ１、ＭＰ２で構成され、選択されたメモリブロックのビットラインＢＬ、ＢＬＢのうちいずれか一つ（相対的に高い電圧を有するビットライン）を信号ラインＬＡに連結する。Ｎラッチ感知増幅器ＮＳＡは二つのＮＭＯＳトランジスタＭＮ８、ＭＮ９で構成され、残りのビットライン（相対的に高い電圧を有するビットライン）を信号ラインＬＡＢに連結する。Ｐラッチ感知増幅器ＰＳＡとＮラッチ感知増幅器ＮＳＡはメイン増幅器としてフリップフロップ感知増幅器を構成する。第２ビットライン等化器ＥＱｉは三つのＮＭＯＳトランジスタＭＮ１０、ＭＮ１１、ＭＮ１２で構成され、制御信号ＰＥＱｉに応答して右側に配置されたメモリブロック１０のビットラインＢＬ、ＢＬＢをプリチャージ電圧ＶＢＬにプリチャージ及び等化する。第２ビットライン絶縁器ＩＳＯｊは四つのＮＭＯＳトランジスタＭＮ１３〜ＭＮ１６で構成され、制御信号ＰＩＳＯｊ０、ＰＩＳＯｊ１に応答して感知増幅回路３１を右側メモリブロック２０に／から電気的に連結／分離する。列パスゲートＹＧは二つのＮＭＯＳトランジスタＭＮ１７、ＭＮ１８で構成され、列選択信号ＣＳＬ０に応答して選択されたビットラインＢＬ、ＢＬＢを入出力ラインＬＩ０、ＬＩ０Ｂに電気的に連結する。
【００２５】
本発明のオフセット補償増幅回路は電流ミラー増幅器として差動増幅器とスイッチを含む。差動増幅器はＰＭＯＳトランジスタＭＰ３、ＭＰ４、ＭＰ５とＮＭＯＳトランジスタＭＮ１９、ＭＮ２０、ＭＮ２２で構成され、スイッチはＮＭＯＳトランジスタＭＮ２１で構成される。図３に示したように、ＰＭＯＳトランジスタＭＰ３、ＭＰ４とＮＭＯＳトランジスタＭＮ１９、ＭＮ２０はコンジャンクション領域４０Ｂに配置される一方、ＰＭＯＳトランジスタＭＰ５とＮＭＯＳトランジスタＭＮ２１、ＭＮ２２は感知増幅領域３０内に配置される。コンジャンクション領域４０Ｂに配置されたＰＭＯＳ及びＮＭＯＳトランジスタＭＰ３、ＭＰ４、ＭＮ１９、ＭＮ２０はバイアス電圧を発生するバイアス電圧発生器を構成し、感知増幅領域３０に配置されたＰＭＯＳ及びＮＭＯＳトランジスタＭＰ５、ＭＮ２２はトゥルービットラインの電圧変化に応答してコンプリメントビットラインを駆動する反転増幅器を構成する。反転増幅器がＣＭＯＳインバータのような形態を有するドライバとして動作することは当業者には自明である。
【００２６】
本発明の好適な実施の形態によるオフセット補償増幅回路の差動増幅器は、図１に示したように、第１及び第２入力端子（＋、−）と出力端子を有する。第１入力端子（＋）は基準電圧Ｖｒｅｆが供給されるＮＭＯＳトランジスタＭＮ１９のゲートであり、第２入力端子（―）はトゥルービットラインに連結されるＮＭＯＳトランジスタＭＮ２２のゲートであり、出力端子はトランジスタＭＰ５、ＭＮ２２の接続ノードにコンプリメントビットラインに連結される。
【００２７】
ＰＭＯＳトランジスタＭＰ５は電源電圧ＶＣＣと出力端子（またはコンプリメントビットライン）との間に形成される電流通路と、バイアス電圧を伝達するための信号ラインＲＰに連結されたゲートを有する。ＮＭＯＳトランジスタＭＮ２１は差動増幅器の出力及び入力端子の間に形成された電流通路と、制御信号ＰＳＷを受け入れるように連結されたゲートを有する。第２入力端子としてゲートがトゥルービットラインＢＬまたはＢＬＢに連結されるＮＭＯＳトランジスタＭＮ２２は出力端子（またはコンプリメントビットライン）と信号ラインＲＮとの間に形成された電流通路を有する。
【００２８】
ここで、ＰＭＯＳ及びＮＭＯＳトランジスタＭＰ５、ＭＮ２１、ＭＮ２２は、バイアス電圧発生器４３を共有するように、各ビットライン対に連結された感知増幅回路３１内に同一の回路パターンとして繰り返して配置する。
【００２９】
続けて、図３を参照すると、ＰＭＯＳトランジスタＭＰ３は電源電圧ＶＣＣに連結されたソースと、バイアス電圧を出力するための第１ノードすなわち、信号ラインＲＰに各々連結されたゲート及びドレインを有する。ＮＭＯＳトランジスタＭＮ１９は第１ノードとして信号ラインＲＰに連結されたドレイン、第２ノード、すなわち信号ラインＲＮに連結されたソース、そして基準電圧Ｖｒｅｆに連結されたゲートを有する。ＮＭＯＳトランジスタＭＮ２０は信号ラインＲＮと接地電圧ＶＳＳとの間に形成された電流通路と、制御信号ＰＯＳを受け入れるように連結されたゲートを有する。ゲートが制御信号ＰＯＳを受け入れるように連結されたＰＭＯＳトランジスタＭＰ４は電源電圧ＶＣＣと第１ノードとして信号ラインＲＰとの間に形成された電流通路を有する。
【００３０】
ここで、ＰＭＯＳトランジスタＭＰ３、ＭＰ４とＮＭＯＳトランジスタＭＮ１９、ＭＮ２０はバイアス電圧を生成するバイアス電圧発生器を構成し、感知増幅回路３１の各反転増幅器ＭＰ５、ＭＮ２２に共通に使用される。図１に示したオフセット補償増幅回路は各ビットライン対に対応するＰＭＯＳ及びＮＭＯＳトランジスタＭＰ５、ＭＮ２１、ＭＮ２２と、コンジャンクション領域４０Ｂに配置されたＰＭＯＳ及びＮＭＯＳトランジスタＭＰ３、ＭＰ４、ＭＮ１９、ＭＢ２０で構成される。
【００３１】
本発明の好適な実施の形態によるビットライン絶縁器ＩＳＯｉ、ＩＳＯｊ各々はビットライン絶縁機能だけではなく、ビットラインスイッチ機能を実行する。例えば、前者の機能によると、非選択されたメモリブロックに対応するビットライン絶縁器は非選択されたメモリブロックのビットライン対と感知増幅回路を電気的に分離させる。後者の機能によると、選択されたメモリブロックに対応するビットライン絶縁器は選択されたメモリブロックのビットラインＢＬ、ＢＬＢを感知増幅回路３１に選択的に交差連結する。
【００３２】
例えば、選択されたメモリブロックのビットラインＢＬがコンプリメントビットラインであり、選択されたメモリブロックのビットラインＢＬＢがトゥルービットラインである場合（または選択されたメモリセルがＢＬＢラインに連結される場合）に、ビットライン絶縁器ＩＳＯｉまたはＩＳＯｊは制御信号ＰＩＳＯｉ１、ＰＩＳＯｉ１または　ＰＩＳＯｊ０、ＰＩＳＯｊ１に応答してトゥルービットラインＢＬＢを差動増幅器の第２入力端子（すなわち、ＮＭＯＳトランジスタＭＮ２２のゲート）に連結し、コンプリメントビットラインＢＬを差動増幅器の出力端子（すなわち、ＰＭＯＳ及びＮＭＯＳトランジスタＭＰ５、ＭＮ２２の接続ノード）に連結する。これは制御信号ＰＩＳＯｉ１、ＰＩＳＯｊ１を非活性化させ、制御信号ＰＩＳＯｉ０またはＰＩＳＯｊ０を活性化させることによってなされる。
【００３３】
一方、選択されたメモリブロックのビットラインＢＬがトゥルービットラインであり、選択されたメモリブロックのビットラインＢＬＢがコンプリメントビットラインである場合（または選択されたメモリセルがＢＬに連結される場合）に、ビットライン絶縁器ＩＳＯｉまたはＩＳＯｊは制御信号ＰＩＳＯｉ０、ＰＩＳＯｉ１またはＰＩＳＯｊ０、ＰＩＳＯｊ１に応答してトゥルービットラインＢＬを差動増幅器の第２入力端子（すなわち、ＮＭＯＳトランジスタＭＮ２２のゲート）に連結し、コンプリメントビットラインＢＬＢを差動増幅器の出力端子（すなわち、ＰＭＯＳ及びＮＭＯＳトランジスタＭＰ５、ＭＮ２２の接続ノード）に連結する。これは制御信号ＰＩＳＯｉ１、またはＰＩＳＯｊ１を活性化させ、制御信号ＰＩＳＯｉ０、またはＰＩＳＯｊ０を非活性化されることによってなされる。
【００３４】
トゥルービットラインを差動増幅器の第２入力端子にスイッチする構造が使用されることによって、ローカル入出力ラインＬＩ０、ＬＩＯＢもビットラインＢＬ、ＢＬＢと同一の方式によりスイッチされるべきである。すなわち、ローカル入出力ラインＬＩＯ、ＬＩＯＢは、図４に示したように、スイッチ回路４５を通じてグローバル入出力ラインＧＩＯ、ＧＩＯＢに選択的に交差連結される。スイッチ回路４５は四つのＮＭＯＳトランジスタＭＮ２３、ＭＮ２４、ＭＢ２５、ＭＮ２６で構成される。制御信号ＰＣＮＴ０が活性化される時に、ローカル入出力ラインＬＩＯ、ＬＩＯＢはグローバル入出力ラインＧＩＯ、ＧＩＯＢに各々この順序に連結される。制御信号ＰＣＮＴ１が活性化される時に、ローカル入出力ラインＬＩＯ、ＬＩＯＢはグローバル入出力ラインＧＩＯＢ、ＧＩＯに各々この順序に連結される。
【００３５】
本発明の望ましい実施形態において、制御信号ＰＩＳＯｉ０、ＰＩＳＯｉ１、ＰＩＳＯｊ０、ＰＩＳＯｊ１、ＰＣＮＴ０、ＰＣＮＴ１は行アドレスのうち最下位アドレスビットＲＡ０に従って選択的に活性化されるように制御される。なぜなら、図３に示した差動増幅器の第２入力端子（すなわち、ＭＮ２２のゲート）が常にトゥルービットラインに連結されなければならないためである。選択されたメモリブロックのサブワードラインＳＷＬ０〜ＳＷＬｎのうち奇数番目／偶数番目のサブワードラインが選択されたか否かは最下位アドレスビットによって決められる。偶数番のサブワードライン（例えば、ＳＷＬ０）が選択される場合に、ビットラインＢＬがトゥルービットラインになり、ビットラインＢＬＢがコンプリメントビットラインになる。この時に、制御信号ＰＩＳＯｉ０またはＰＩＳＯｊ０及びＰＣＮＴ０は活性化される一方、制御信号ＰＩＳＯｉ１、ＰＩＳＯｊ１、ＰＣＮＴ１は非活性化される。奇数番目のサブワードライン（例えば、ＳＷＬ１）が選択される場合に、ビットラインＢＬがコンプリメントビットラインになり、ビットラインＢＬＢがトゥルービットラインになる。この時に、制御信号ＰＩＳＯｉ１またはＰＩＳＯｊ１及びＰＣＮＴ１は活性化される一方、制御信号ＰＩＳＯｉ０、ＰＩＳＯｊ０、ＰＣＮＴ０は非活性化される。
【００３６】
図５は本発明の好適な実施の形態による半導体メモリ装置の読み出し動作を説明するための動作タイミング図である。本発明の好適な実施の形態による読み出し動作が参照図面に基づいて以下詳細に説明される。読み出し動作を説明する前に、図３で左側メモリブロック１０のサブワードラインＳＷＬｎが選択されると仮定すれば、これはビットラインＢＬＢがトゥルービットラインになり、ビットラインＢＬがコンプリメントビットラインになることを意味する。
【００３７】
まず、制御信号ＰＥＱｉが活性化されることによって、ビットラインＢＬ、ＢＬＢはビットライン等化器ＰＥＱｉによってプリチャージ電圧ＶＢＬにプリチャージされる。行を活性化する前に、図５に示したように、制御信号ＰＳＷ、ＰＯＳが同時に活性化される。これは本発明のオフセット補償増幅回路が動作するようにする。さらに具体的に説明すると、次の通りである。
【００３８】
制御信号ＰＯＳが活性化されることによって、コンジャンクション領域４０Ｂに配置されたバイアス電圧発生器４３のＮＭＯＳトランジスタＭＮ２０がターンオンされる。基準電圧Ｖｒｅｆに従って信号ラインＲＰにバイアス電圧が生成され、信号ラインＲＮを通じて反転増幅器ＭＰ５、ＭＮ２２に放電経路が提供される。ＮＭＯＳトランジスタＭＮ２１は制御信号ＰＳＷの活性化に応答して差動増幅器の第２入力端子と出力端子を電気的に連結する。すなわち、差動増幅器に負帰還ループか形成される。負帰還ループの結果として、基準電圧Ｖｒｅｆに対する差動増幅器のオフセット電圧Ｖｏｓが出力端子に現れる。出力端子の電圧がオフセット電圧Ｖｏｓほど低くなることによって、差動増幅器ＡＭＰは同一の値として入力端子の電圧を認識するようになる。これは差動増幅器のオフセット電圧Ｖｏｓが除去されたことを、または差動増幅器のオフセット電圧Ｖｏｓが補償されたことを意味する。基準電圧に対する差動増幅器のオフセット電圧が補償されることによって、図５に示したように、ビットラインＢＬ、ＢＬＢはプリチャージ電圧よりオフセット電圧ほど低い電圧を有する。その次に、制御信号ＰＳＷは行を活性化する前に（すなわち、サブワードラインＳＷＬｎが活性化される前に）非活性化される。
【００３９】
サブワードラインＳＷＬｎが活性化されることによって、チャージシェアリングによってトゥルービットラインＢＬＢの電圧がメモリセルＭＣに貯蔵されたデータに従って可変する。例えば、トゥルービットラインＢＬＢの電圧が増加することによって、相対的に多量の電流がＮＭＯＳトランジスタＭＮ２２、信号ラインＲＮ、及びＮＭＯＳトランジスタＭＮ２０で構成される放電経路を通じて放電される。これは差動増幅器の出力端子（またはコンプリメントビットラインＢＬ）の電圧が速く低くなることを意味する。すなわち、差動増幅器は基準電圧ＶｒｅｆとトゥルービットラインＢＬＢ上の変化した電圧との間の差を感知増幅し、増幅された電圧をコンプリメントビットラインＢＬに出力する。ビットラインＢＬ、ＢＬＢの間の電圧差は図５に示したように、オフセット補償増幅回路によって最初に十分に増幅される。
【００４０】
オフセット補償増幅回路によって電圧差が増幅された後に、フリップフロップ感知増幅器は信号ラインＬＡ、ＬＡＢの活性化に応答してビットラインＢＬ、ＢＬＢ間の電圧差を感知増幅する。すなわち、Ｐラッチ感知増幅器ＰＳＡは相対的に高い電圧を有するビットラインを電源電圧の信号ラインＬＡに連結し、Ｎラッチ感知増幅器ＮＳＡは相対的に低い電圧を有するビットラインを接地電圧の電圧ラインＬＡＢに連結する。これはフリップフロップ感知増幅器が自己のオフセット電圧に関係なしに、ビットラインＢＬ、ＢＬＢ間の増幅された電圧差を感知することができることを意味する。すなわち、チャージシェアリングによってビットラインに誘起された電圧がフリップフロップ感知増幅器のオフセット電圧より小さくても、本発明のオフセット補償増幅回路はトゥルービットラインの微小の電圧変化を感知増幅するので、フリップフロップ感知増幅器は自己のオフセット電圧に関係なしに、ビットラインＢＬ、ＢＬＢ間の電圧差を感知することができる。以後、サブワードラインＳＷＬｎが非活性化された後に、ビットラインＢＬ、ＢＬＢがプリチャージ電圧ＶＢＬにプリチャージされる。
【００４１】
図６は本発明の好適な実施の形態によるオフセット補償増幅回路が適用されない半導体メモリ装置において、フリップフロップ感知増幅器のオフセット電圧がない場合に、ビットラインＢＬ、ＢＬＢの電圧変化を示す図面である。フリップフロップ感知増幅器にオフセット電圧が存在しない場合に、図面に示したように、ビットラインＢＬ、ＢＬＢ間の微細の電圧差△ＶＢＬ０または△ＶＢＬ１はフリップフロップ感知増幅器によって正常に感知増幅される。
【００４２】
図７は本発明の好適な実施の形態によるオフセット補償増幅回路が適用されない半導体メモリ装置において、フリップフロップ感知増幅器のオフセット電圧がある場合に、ビットラインの電圧変化を示す図面である。本発明の好適な実施の形態によるオフセット補償増幅回路が適用されない半導体メモリ装置において、トゥルービットラインＢＬに誘起される電圧がフリップフロップ感知増幅器のオフセット電圧より大きくない時に、誤動作が生じうる。例えば、トゥルービットラインＢＬの電圧がプリチャージ電圧ＶＢＬより高くても／低くても、図７に示したように、フリップフロップ感知増幅器のオフセット電圧によりトゥルービットラインＢＬの電圧は接地電圧／電源電圧にコンプリメントビットラインＢＬＢの電圧は電源電圧／接地電圧に各々増幅される。すなわち、フリップフロップ感知増幅器のオフセット電圧によりセルデータが正確に読み出されない。
【００４３】
図８は本発明の好適な実施の形態によるオフセット補償増幅回路が適用された半導体メモリ装置において、差動増幅器のオフセット電圧がない場合に、ビットラインの電圧変化を示す図面である。本発明の好適な実施の形態によるオフセット補償増幅回路が使用される場合に、本発明の読み出し動作は概略的にオフセット補償区間Ｐ１、一次感知増幅区間Ｐ２及び二次感知増幅区間Ｐ３に区分されることができる。オフセット補償区間Ｐ１では差動増幅器に負帰還ループが形成されるので、差動増幅器のオフセット電圧が除去される。図８の場合に、オフセット電圧が存在しないので、ビットラインＢＬ、ＢＬＢの電圧はほとんど変化しない。一次感知増幅区間Ｐ２ではサブワードラインが活性化され、その結果、トゥルービットラインの電圧がセルデータに従って増加、または減少する。この時に、オフセット補償増幅回路の差動増幅器はトゥルービットラインの電圧変化に応答してコンプリメントビットラインを電圧変化に対して逆方向に駆動する。オフセット電圧が補償されるので、差動増幅器はトゥルービットラインの微細の電圧変化も正確に感知することができる。二次感知増幅区間Ｐ３で、フリップフロップ感知増幅器はビットラインＢＬ、ＢＬＢの間の増幅された電圧差を正常に感知増幅する。すなわち、正常に読み出し動作が実行される。
【００４４】
図９は本発明の好適な実施の形態によるオフセット補償増幅回路が適用された半導体メモリ装置で差動増幅器のオフセット電圧がある場合に、ビットラインの電圧変化を示す図面である。先の説明のように、本発明の好適な実施の形態による読み出し動作は概略的にオフセット補償区間Ｐ１、一次感知増幅区間Ｐ２、及び二次感知増幅区間Ｐ３に区分されることができる。オフセット補償区間では差動増幅器に負帰還ループが形成されるので、オフセット補償増幅回路の差動増幅器のオフセット電圧が除去される。差動増幅器の基準電圧がオフセット電圧ほど高く認識される場合に、図９に示したように、ビットラインＢＬ、ＢＬＢの電圧はオフセット電圧ほど増加する。すなわち、基準電圧に対する差動増幅器のオフセット電圧が補償される。一次感知増幅区間Ｐ２ではサブワードラインが活性化され、その結果、トゥルービットラインの電圧がセルデータに従って増加、または減少する。この時に、オフセット補償増幅回路の差動増幅器はトゥルービットラインの電圧変化に応答してコンプリメントビットラインを電圧変化に対して逆方向に駆動する。オフセット電圧が補償されるので、差動増幅器はトゥルービットラインの微細の電圧変化も正確に感知することができる。二次感知増幅区間Ｐ３で、フリップフロップ感知増幅器はビットラインＢＬ、ＢＬＢの間の増幅された電圧差を正常に感知増幅する。
【００４５】
図１０は本発明の好適な実施の形態によるオフセット補償増幅回路が適用された半導体メモリ装置で差動増幅器のオフセット電圧がある場合に、ビットラインの電圧変化を示す図面である。先の説明のように、オフセット補償区間Ｐ１では負帰還ループが形成されるので、差動増幅器のオフセット電圧が除去される。基準電圧がオフセット電圧ほど低く認識される場合に、図１０に示したように、ビットラインＢＬ、ＢＬＢの電圧はオフセット電圧ほど減少する。一次感知増幅区間Ｐ２ではサブワードラインが活性化され、その結果、トゥルービットラインの電圧がセルデータに従って増加、または減少する。この時に、オフセット補償増幅回路の差動増幅器はトゥルービットラインの電圧変化に応答してコンプリメントビットラインを電圧変化に対して逆方向に駆動する。オフセット電圧が補償されるので、差動増幅器はトゥルービットラインの微細の電圧変化も正確に感知することができる。二次感知増幅区間Ｐ３で、フリップフロップ感知増幅器はビットラインＢＬ、ＢＬＢの間の増幅された電圧差を正常に感知増幅する。
【００４６】
図１１Ａ、Ｂは本発明の第２実施形態によるオフセット補償回路及び感知増幅回路を示す回路図である。本発明の第２実施形態による半導体メモリ装置は列選択単位ごとに放電経路を提供するためのＮＭＯＳトランジスタＭＮ２７が追加されたことを除いては第１実施形態と同一であるので、第２実施形態による半導体メモリ装置に対する説明は省略する。第２実施形態による半導体メモリ装置の場合に、信号ラインＲＰと異なり、信号ラインＲＮは行方向に沿って連続して配置されるのではなく、列選択単位（またはリダンダンシー単位）に分離されている。各分離された信号ラインＲＮは制御信号ＰＯＳに従って対応するＮＭＯＳトランジスタＭＮ２７を通じて接地電圧に選択的に連結される。
【００４７】
図１２は本発明の第３実施形態によるオフセット補償回路及び感知増幅回路を示す回路図である。
【００４８】
図１２を参照すると、本発明の感知増幅回路３１はメモリブロック１０に共有され、第１及び第２ビットライン等化器ＥＱｉ、ＥＱｊ、Ｐラッチ感知増幅器ＰＳＡ、Ｎラッチ感知増幅器ＮＳＡ、第１及び第２ビットライン絶縁器ＩＳＯｉ、ＩＳＯｊ及び列パスゲートＹＧを含む。図１２に示したＰラッチ感知増幅器ＰＳＡ、Ｎラッチ感知増幅器ＮＳＡ及び列パスゲートＹＧは図３に示したことと同一であるので、それに対する説明は省略する。図１２に示した第１及び第２ビットライン絶縁器ＩＳＯｉ、ＩＳＯｊは図３に示したことと異なり、ビットラインスイッチ機能を有しない。このような理由により、図１２に示した半導体メモリ装置は図４に示したようなスイッチ回路４５が不要である。すなわち、図１２に示した第１及び第２ビットライン絶縁器ＩＳＯｉ、ＩＳＯｊは但しビットライン絶縁機能のみを有し、これは以下詳細に説明する。
【００４９】
図３の半導体メモリ装置がビットラインスイッチ構造を利用したことと異なり、図１２に示した半導体メモリ装置は二つの差動増幅器４３＿０、４４＿０及び４３＿Ｅ、４４＿Ｅと一つのスイッチＭＮ４３を利用して実現されたオフセット補償増幅回路を含む。一つの差動増幅器はビットラインＢＬがトゥルービットラインである時に動作し、他の差動増幅器はビットラインＢＬＢがトゥルービットラインである時に動作する。例えば、第１差動増幅器４３＿０、４４＿ＥはビットラインＢＬＢがトゥルービットラインである時に動作し、第２差動増幅器４３＿０、４４＿ＥはビットラインＢＬがトゥルービットラインである時に動作する。すなわち、第１及び第２差動増幅器は排他的に動作する。
【００５０】
第１差動増幅器４３＿０、４４＿０はバイアス電圧発生器４３＿０と反転増幅器４４＿Ｅで構成される。バイアス電圧発生器４３＿０は二つのＰＭＯＳトランジスタＭＰ１３、ＭＰ１４と二つのＮＭＯＳトランジスタＭＮ４９、ＭＢ５０で構成され、これはコンジャンクション領域４０Ｂに配置される。ＰＭＯＳトランジスタＭＰ１３は電源電圧ＶＣＣに連結されたソースと、バイアス電圧を出力するための第１ノードすなわち、信号ラインＲＰ＿０に各々連結されたゲート及びドレインを有する。ＮＭＯＳトランジスタＭＮ４９、ＭＮ５０の電流経路は第１ノードとして信号ラインＲＰ＿０と接地電圧との間に直列に形成される。ＮＭＯＳトランジスタＭＮ４９のゲートには基準電圧Ｖｒｅｆが印加され、ＮＭＯＳトランジスタＭＮ５０のゲートには制御信号ＰＯＳＯが印加される。ゲートが制御信号ＰＯＳＯラインに連結されたＰＭＯＳトランジスタＭＰ１４は電源電圧ＶＣＣと信号ラインＲＰ＿０との間に形成された電流通路を有する。
【００５１】
反転増幅器４４＿Ｅは一つのＰＭＯＳトランジスタＭＰ１２と二つのＮＭＯＳトランジスタＭＮ４５、ＭＮ４６で構成され、感知増幅領域３０に配置される。ＰＭＯＳトランジスタＭＰ１２は電源電圧と第１差動増幅器の出力端子、すなわちコンプリメントビットラインの間に形成された電流通路と、バイアス電圧を伝達するための信号ラインＲＰ＿０に連結されたゲートを有する。ＮＭＯＳトランジスタＭＮ４５、ＭＮ４６の電流通路は第１差動増幅器の出力端子（またはコンプリメントビットライン）と接地電圧との間に直列に形成される。ＮＭＯＳトランジスタＭＮ４５のゲートは第１差動増幅器の第２入力端子にトゥルービットラインに連結され、ＮＭＯＳトランジスタＭＮ４６のゲートは制御信号ＰＯＳＯラインに連結される。
【００５２】
続けて、図１２を参照すると、第２差動増幅器４３＿Ｅ、４４＿Ｅはバイアス電圧発生器４３＿Ｅと反転増幅器４４＿Ｅで構成される。バイアス電圧発生器４３＿Ｅは二つのＰＭＯＳトランジスタＭＰ１６、ＭＰ１７と二つのＮＭＯＳトランジスタＭＮ５１、ＭＮ５２で構成され、これはコンジャンクション領域４０Ｂに配置される。ＰＭＯＳトランジスタＭＰ１６は電源電圧ＶＣＣに連結されたソースと、バイアス電圧を出力するための第１ノードすなわち、信号ラインＲＰ＿Ｅに各々連結されたゲート及びドレインを有する。ＮＭＯＳトランジスタＭＮ５１、ＭＮ５２の電流経路は第２ノードとして信号ラインＲＰ＿Ｅと接地電圧との間に直列形成される。ＮＭＯＳトランジスタＭＮ５１のゲートには基準電圧Ｖｒｅｆが印加され、ＮＭＯＳトランジスタＭＮ５２のゲートには制御信号ＰＯＳＥが印加される。ゲートが制御信号ＰＯＳＥラインに連結されたＰＭＯＳトランジスタＭＰ１７は電源電圧ＶＣＣと信号ラインＲＰ＿Ｅとの間に形成された電流通路を有する。
【００５３】
反転増幅器４４＿Ｅは一つのＰＭＯＳトランジスタＭＰ１５と二つのＮＭＯＳトランジスタＭＮ４７、ＭＮ４８で構成され、感知増幅領域３０に配置される。ＰＭＯＳトランジスタＭＰ１５は電源電圧ＶＣＣと第２差動増幅器の出力端子すなわち、コンプリメントビットラインの間に形成された電流通路と、バイアス電圧を伝達するための信号ラインＲＰ＿Ｅに連結されたゲートを有する。ＮＭＯＳトランジスタＭＮ４７、ＭＮ４８の電流通路は第２差動増幅器の出力端子と接地電圧との間に直列に形成される。ＮＭＯＳトランジスタＭＮ４７のゲートは第２差動増幅器の第２入力端子にトゥルービットラインに連結され、ＮＭＯＳトランジスタＭＮ４８のゲートは制御信号ＰＯＳＥラインに連結される。
【００５４】
この実施形態において、選択されたメモリブロックのサブワードラインＳＷＬ０〜ＳＷＬｎのうち偶数番目のサブワードライン（例えば、ＳＷＬ０、ＳＷＬ２、ＳＷＬ４、ＳＷＬ８、．．．、ＳＷＬｎ−１のうち一つ）が選択される時に、ビットライン（例えば、ＢＬ）はトゥルービットラインになり、ビットライン（例えば、ＢＬＢ）はコンプリメントビットラインになる。この時に、制御信号ＰＯＳＥは活性化される一方、制御信号ＰＯＳＯは非活性化される。これは第２差動増幅器４３＿Ｅ、４４＿Ｅを含んだオフセット補償増幅回路が動作することを意味する。制御信号ＰＯＳＯ、ＰＯＳＥは行アドレスの最下位アドレスビットに従って選択的に活性化する。このようなことを除いては、図１２に示した半導体メモリ装置は図３に示したことと実質的に同一に動作するので、それに対する説明は省略する。
【００５５】
図２に示したように、第１及び第２差動増幅器を構成するバイアス電圧発生器４３＿０、４３＿Ｅは同一のコンジャンクション領域４０Ｂと共に配置されることができる。または、図１３に示したように、バイアス電圧発生器４３＿０、４３＿Ｅがコンジャンクション領域４０に交代に配置されることができる。
【００５６】
図１４Ａ、Ｂは本発明の第４実施形態によるオフセット補償回路及び感知増幅回路を示す回路図である。本発明の第４実施形態による半導体メモリ装置は次のようなことを除いては第３実施形態と同一である。第１差動増幅器において、反転増幅器４４＿０に含まれたＮＭＯＳトランジスタＭＮ４６が列選択単位の感知増幅回路に共通に使用される。ＮＭＯＳトランジスタＭＮ４６は第１バイアス電圧発生器４３＿０の制御信号ＰＯＳＯに従ってターンオン／オフされる。同様に、第２差動増幅器において、反転増幅器４４＿Ｅに含まれたＮＭＯＳトランジスタＭＮ４８が列選択単位の感知増幅回路に共通に使用される。ＮＭＯＳトランジスタＭＮ４８は第２バイアス電圧発生器４３＿Ｅの制御信号ＰＯＳＥに従ってターンオン／オフされる。
【００５７】
図１５は本発明の第５実施形態によるオフセット補償増幅回路を含む半導体メモリ装置のレイアウト構造を示す図面である。図１５において、図２に示した構成要素と同一の機能を実行する構成要素は同一の参照番号で表記されるので、それに対する説明は省略する。図１５を参照すると、信号ラインＲＮ、ＲＰは図２に示したことと異なり、コンジャンクション領域４０Ａを基準に分離されている。すなわち、差動増幅器のバイアス電圧発生回路４３は隣接の感知増幅領域３０のみで使用される。このようなことを除いては、本発明の好適な実施の形態によるオフセット補償増幅回路の動作は図３に示したこと４３、４４と実質的に同一であるので、それに対する説明は省略する。
【００５８】
以上、本発明の好適な実施の形態による回路の構成及び動作を前記した説明及び図面に従って図示したが、これは例を挙げて説明したことに過ぎず、本発明の技術的思想及び範囲を逸脱しない範囲内で多様な変化及び変更が可能であることはもちろんである。
【００５９】
【発明の効果】
上述のように、フリップフロップ感知増幅器が自己のオフセット電圧に関係なしに、安定した感知動作を実行するようにするオフセット補償増幅回路が感知増幅領域とコンジャンクション領域に各々分散配置される。したがって、現在の設計及び工程技術を利用してオフセット補償増幅回路を実質的に適用することが可能である。
【図面の簡単な説明】
【図１】本発明の好適な実施の形態によるオフセット補償増幅回路の機能ブロック図。
【図２】本発明の好適な実施の形態によるオフセット補償増幅回路を含む半導体メモリ装置を示すブロック図。
【図３】本発明の好適な第１実施形態によるオフセット補償増幅回路及び感知増幅回路を示す回路図。
【図４】本発明の好適な実施の形態による半導体メモリ装置で入出力ラインをスイッチするためのスイッチ回路を示す回路図。
【図５】本発明の好適な実施の形態による半導体メモリ装置の読み出し動作を説明するための動作タイミング図。
【図６】本発明の好適な実施の形態によるオフセット補償増幅回路が適用されない半導体メモリ装置において、フリップフロップ感知増幅器のオフセット電圧がない場合に、ビットラインの電圧変化を示す図面。
【図７】本発明の好適な実施の形態によるオフセット補償増幅回路が適用されない半導体メモリ装置において、フリップフロップ感知増幅器のオフセット電圧が存在する場合に、ビットラインの電圧変化を示す図面。
【図８】本発明の好適な実施の形態によるオフセット補償増幅回路が適用された半導体メモリ装置において、差動増幅器のオフセット電圧がない場合に、ビットラインの電圧変化を示す図面。
【図９】本発明の好適な実施の形態によるオフセット補償増幅回路が適用された半導体メモリ装置において、差動増幅器のオフセット電圧がある場合に、ビットラインの電圧変化を示す図面。
【図１０】本発明の好適な実施の形態によるオフセット補償増幅回路が適用された半導体メモリ装置において、差動増幅器のオフセット電圧がある場合に、ビットラインの電圧変化を示す図面。
【図１１Ａ】本発明の好適な第２実施形態によるオフセット補償回路及び感知増幅回路を示す回路図。
【図１１Ｂ】本発明の好適な第２実施形態によるオフセット補償回路及び感知増幅回路を示す回路図。
【図１２】本発明の好適な第３実施形態によるオフセット補償回路及び感知増幅回路を示す回路図。
【図１３】本発明の好適な第３実施形態によるオフセット補償増幅回路のレイアウト構造を示すブロック図。
【図１４Ａ】本発明の好適な第４実施形態によるオフセット補償回路及び感知増幅回路を示す回路図。
【図１４Ｂ】本発明の好適な第４実施形態によるオフセット補償回路及び感知増幅回路を示す回路図。
【図１５】本発明の好適な第５実施形態によるオフセット補償増幅回路を含む半導体メモリ装置のレイアウト構造を示す図面。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１Ａ】
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【図１１Ｂ】
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【図１２】
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【図１３】
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【図１４Ａ】
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【図１４Ｂ】
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【図１５】
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