(57)【要約】【課題】工程数を増やすことなく所望の特性のパワーＭＩＳＦＥＴ、制御用ＣＭＯＳ回路、抵抗素子および容量素子を一つのチップに形成する。【解決手段】抵抗素子１１Ａおよび容量素子Ｃの下部電極１１Ｂを同一の多結晶シリコン膜から形成し、領域ＰＷＭＩＳ、ＣＡＰＡ、ＮＭＩＳ、ＰＭＩＳにおいては、それぞれ同一の多結晶シリコン膜１７およびＷＳｉ膜１８からパワーＭＩＳＦＥＴのゲート電極２０Ａ、容量素子Ｃの上部電極２０Ｂ、ｎチャネル型ＭＩＳＦＥＴのゲート電極２０Ｃおよびｐチャネル型ＭＩＳＦＥＴのゲート電極２０Ｄを形成する。【選択図】　　図８
2004119767.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）半導体基板上に第１シリコン膜を形成し、前記第１シリコン膜上に第１絶縁膜を形成する工程、
（ｂ）前記第１絶縁膜および前記第１シリコン膜をパターニングし、前記半導体基板の主面内の第１領域に前記第１シリコン膜からなる容量素子の下部電極および前記第１絶縁膜からなる前記容量素子の容量絶縁膜を形成し、前記半導体基板の前記主面内の第２領域に前記第１シリコン膜からなる抵抗素子を形成する工程、
（ｃ）前記容量素子の前記下部電極、前記容量絶縁膜および前記抵抗素子の存在下で、前記半導体基板上に第１導電性膜を形成する工程、
（ｄ）前記第１導電性膜をパターニングし、前記容量絶縁膜上に前記第１導電性膜からなる前記容量素子の上部電極を形成し、前記半導体基板の前記主面上の第３領域に前記第１導電性膜からなるパワーＭＩＳＦＥＴのゲート電極を形成する工程、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、前記（ａ）工程は、
（ａ１）前記第１シリコン膜の表面を酸化し、第１酸化シリコン膜を形成する工程、
（ａ２）前記第１酸化シリコン膜上に第１窒化シリコン膜を形成する工程、
（ａ３）前記第１窒化シリコン膜の表面を酸化し、第２酸化シリコン膜を形成する工程、
（ａ４）前記第２酸化シリコン膜上に第３酸化シリコン膜を形成し、前記第１酸化シリコン膜、前記第１窒化シリコン膜、前記第２酸化シリコン膜および前記第３酸化シリコン膜からなる前記第１絶縁膜を形成する工程、
を含むことを特徴とする半導体装置の製造方法。
【請求項３】
請求項１記載の半導体装置の製造方法において、前記第１導電性膜は、下層から第２シリコン膜および高融点金属シリサイド膜を積層した積層膜、または下層から前記第２シリコン膜、バリア金属膜および高融点金属膜を積層した積層膜であることを特徴とする半導体装置の製造方法。
【請求項４】
請求項１記載の半導体装置の製造方法において、
（ｅ）前記パワーＭＩＳＦＥＴを有する平面矩形の半導体チップを形成する工程、
（ｆ）前記パワーＭＩＳＦＥＴのゲートと電気的に接続する第１ワイヤおよび前記パワーＭＩＳＦＥＴのドレインと電気的に接続する第２ワイヤによって、前記半導体チップを実装基板へワイヤボンディングする工程、
を含み、前記パワーＭＩＳＦＥＴは前記半導体チップの４箇所の角部に配置し、前記第１ワイヤおよび前記第２ワイヤはそれぞれが平面にて直交する方向に配置することを特徴とする半導体装置の製造方法。
【請求項５】
請求項１記載の半導体装置の製造方法において、前記容量素子および前記抵抗素子は、アナログ回路を形成することを特徴とする半導体装置の製造方法。
【請求項６】
請求項５記載の半導体装置の製造方法において、前記パワーＭＩＳＦＥＴは、第１周波数帯の信号を処理する第１回路および前記第１周波数帯とは異なる第２周波数帯の信号を処理する第２回路を形成し、前記アナログ回路は、前記第１回路もしくは前記第２回路を選択することを特徴とする半導体装置の製造方法。
【請求項７】
（ａ）半導体基板上に第１シリコン膜を形成し、前記第１シリコン膜上に第１絶縁膜を形成する工程、
（ｂ）前記第１絶縁膜および前記第１シリコン膜をパターニングし、前記半導体基板の主面内の第１領域に前記第１シリコン膜からなる容量素子の下部電極および前記第１絶縁膜からなる前記容量素子の容量絶縁膜を形成する工程、
（ｃ）前記容量素子の前記下部電極および前記容量絶縁膜の存在下で、前記半導体基板上に第１導電性膜を形成する工程、
（ｄ）前記第１導電性膜をパターニングし、前記下部電極の第１部分上に前記第１導電性膜からなる前記容量素子の上部電極を形成する工程、
（ｅ）前記容量素子の前記下部電極、前記容量絶縁膜および前記上部電極の存在下で、前記半導体基板上に第２絶縁膜を形成する工程、
（ｆ）前記上部電極をエッチングストッパとして前記第２絶縁膜および前記容量絶縁膜をエッチングし、前記上部電極に達する第１開孔および前記第１部分を除く前記下部電極の第２部分に達する第２開孔を形成する工程、
（ｇ）前記第１開孔内および前記第２開孔内にプラグを形成する工程、
（ｈ）前記プラグの存在下で、前記第２絶縁膜上に第２導電性膜を形成する工程、
（ｉ）前記第２導電性膜をパターニングし、前記第２導電性膜からなり前記上部電極と電気的に接続する第１配線および前記第２導電性膜からなり前記下部電極と電気的に接続する第２配線を形成する工程、
を含むことを特徴とする半導体装置の製造方法。
【請求項８】
請求項７記載の半導体装置の製造方法において、前記第１導電性膜は、下層から第２シリコン膜および高融点金属シリサイド膜を積層した積層膜、または下層から前記第２シリコン膜、バリア金属膜および高融点金属膜を積層した積層膜であることを特徴とする半導体装置の製造方法。
【請求項９】
請求項７記載の半導体装置の製造方法において、前記（ａ）工程は、
（ａ１）前記第１シリコン膜の表面を酸化し、第１酸化シリコン膜を形成する工程、
（ａ２）前記第１酸化シリコン膜上に第１窒化シリコン膜を形成する工程、
（ａ３）前記第１窒化シリコン膜の表面を酸化し、第２酸化シリコン膜を形成する工程、
（ａ４）前記第２酸化シリコン膜上に第３酸化シリコン膜を形成し、前記第１酸化シリコン膜、前記第１窒化シリコン膜、前記第２酸化シリコン膜および前記第３酸化シリコン膜からなる前記第１絶縁膜を形成する工程、
を含むことを特徴とする半導体装置の製造方法。
【請求項１０】
請求項９記載の半導体装置の製造方法において、前記（ｄ）工程は、前記第１窒化シリコン膜をエッチングストッパとしたエッチングにより行うことを特徴とする半導体装置の製造方法。
【請求項１１】
請求項７記載の半導体装置の製造方法において、前記（ｂ）工程は、前記半導体基板の前記主面内の第２領域に前記第１シリコン膜からなる抵抗素子を形成する工程を含み、前記（ｄ）工程は、前記半導体基板の前記主面上の第３領域に前記第１導電性膜からなるパワーＭＩＳＦＥＴのゲート電極を形成する工程を含むことを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１１記載の半導体装置の製造方法において、
（ｊ）前記パワーＭＩＳＦＥＴを有する平面矩形の半導体チップを形成する工程、
（ｋ）前記パワーＭＩＳＦＥＴのゲートと電気的に接続する第１ワイヤおよび前記パワーＭＩＳＦＥＴのドレインと電気的に接続する第２ワイヤによって、前記半導体チップを実装基板へワイヤボンディングする工程、
を含み、前記パワーＭＩＳＦＥＴは前記半導体チップの４箇所の角部に配置し、平面にて前記第１ワイヤの延在する第１方向と前記第２ワイヤの延在する第２方向とが交差するように前記第１ワイヤおよび前記第２ワイヤを配置することを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１１記載の半導体装置の製造方法において、前記容量素子および前記抵抗素子は、アナログ回路を形成することを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１３記載の半導体装置の製造方法において、前記パワーＭＩＳＦＥＴは、第１周波数帯の信号を処理する第１回路および前記第１周波数帯とは異なる第２周波数帯の信号を処理する第２回路を形成し、前記アナログ回路は、前記第１回路もしくは前記第２回路を選択することを特徴とする半導体装置の製造方法。
【請求項１５】
（ａ）半導体基板上に第１シリコン膜を形成し、前記第１シリコン膜上に第１絶縁膜を形成する工程、
（ｂ）前記第１絶縁膜および前記第１シリコン膜をパターニングし、前記半導体基板の主面内の第１領域に前記第１シリコン膜からなる容量素子の下部電極および前記第１絶縁膜からなる前記容量素子の容量絶縁膜を形成し、前記半導体基板の前記主面内の第２領域に前記第１シリコン膜からなる抵抗素子を形成する工程、
（ｃ）前記容量素子の前記下部電極、前記容量絶縁膜および前記抵抗素子の存在下で、前記半導体基板上に第１導電性膜を形成する工程、
（ｄ）前記第１導電性膜をパターニングし、前記容量絶縁膜上に前記第１導電性膜からなる前記容量素子の上部電極を形成し、前記半導体基板の前記主面上の第３領域に前記第１導電性膜からなる第１導電型のパワーＭＩＳＦＥＴのゲート電極を形成し、前記半導体基板の前記主面上の第４領域に前記第１導電性膜からなる第１導電型の第１ＭＩＳＦＥＴのゲート電極を形成し、前記半導体基板の前記主面上の第５領域に前記第１導電性膜からなる第２導電型の第２ＭＩＳＦＥＴのゲート電極を形成する工程、
（ｅ）前記パワーＭＩＳＦＥＴの短チャネル効果を防ぐ領域に第２導電型の不純物を導入する工程、
（ｆ）前記（ｅ）工程前または前記（ｅ）工程後において、前記第１ＭＩＳＦＥＴの短チャネル効果を防ぐ領域に第２導電型の不純物を導入する工程、
を含み、前記パワーＭＩＳＦＥＴのゲート電極のゲート長は前記第２ＭＩＳＦＥＴのゲート電極のゲート長より小さく形成することを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１５記載の半導体装置の製造方法において、前記（ａ）工程は、
（ａ１）前記第１シリコン膜の表面を酸化し、第１酸化シリコン膜を形成する工程、
（ａ２）前記第１酸化シリコン膜上に第１窒化シリコン膜を形成する工程、
（ａ３）前記第１窒化シリコン膜の表面を酸化し、第２酸化シリコン膜を形成する工程、
（ａ４）前記第２酸化シリコン膜上に第３酸化シリコン膜を形成し、前記第１酸化シリコン膜、前記第１窒化シリコン膜、前記第２酸化シリコン膜および前記第３酸化シリコン膜からなる前記第１絶縁膜を形成する工程、
を含むことを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１５記載の半導体装置の製造方法において、前記第１導電性膜は、下層から第２シリコン膜および高融点金属シリサイド膜を積層した積層膜、または下層から前記第２シリコン膜、バリア金属膜および高融点金属膜を積層した積層膜であることを特徴とする半導体装置の製造方法。
【請求項１８】
請求項１５記載の半導体装置の製造方法において、
（ｇ）前記パワーＭＩＳＦＥＴを有する平面矩形の半導体チップを形成する工程、
（ｈ）前記パワーＭＩＳＦＥＴのゲートと電気的に接続する第１ワイヤおよび前記パワーＭＩＳＦＥＴのドレインと電気的に接続する第２ワイヤによって、前記半導体チップを実装基板へワイヤボンディングする工程、
を含み、前記パワーＭＩＳＦＥＴは前記半導体チップの４箇所の角部に配置し、平面にて前記第１ワイヤの延在する第１方向と前記第２ワイヤの延在する第２方向とが交差するように前記第１ワイヤおよび前記第２ワイヤを配置することを特徴とする半導体装置の製造方法。
【請求項１９】
請求項１５記載の半導体装置の製造方法において、前記容量素子および前記抵抗素子は、アナログ回路を形成することを特徴とする半導体装置の製造方法。
【請求項２０】
請求項１９記載の半導体装置の製造方法において、前記パワーＭＩＳＦＥＴは、第１周波数帯の信号を処理する第１回路および前記第１周波数帯とは異なる第２周波数帯の信号を処理する第２回路を形成し、前記アナログ回路は、前記第１回路もしくは前記第２回路の選択を行うことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造技術に関し、特に、パワーＭＩＳＦＥＴ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）を含む半導体装置の製造に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
近年、携帯電話をはじめとする移動体通信機器の小型化が求められている。それに伴い、移動体通信機器に含まれる高周波デバイスを集積化することが検討されている（たとえば、特許文献１参照。）。
【０００３】
【特許文献１】
特開２００２−１１１４１５号公報（第３頁）
【０００４】
【発明が解決しようとする課題】
上記移動体通信機器に含まれる高周波デバイスにおいて、高周波電力の増幅を行う送信用パワーアンプはキーコンポーネントとなっている。本発明者らは、この送信用パワーアンプを小型化することを目的として、送信用パワーアンプに含まれるパワーＭＩＳＦＥＴ（パワーＭＯＳＦＥＴ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）を含む）、制御用ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ　ＭＯＳ）回路、抵抗素子および容量素子を一つの半導体チップ（以降、単にチップと記す）に形成する技術の開発に従事している。その中で、本発明者らは、チップの製造コストの増加を抑制するために、既存のパワーＭＩＳＦＥＴの製造工程に対して極力工程数を増やすことなく、制御用ＣＭＯＳ回路、抵抗素子および容量素子の製造工程を組み込む技術について検討した。
【０００５】
本発明の目的は、工程数を増やすことなく所望の特性のパワーＭＩＳＦＥＴ、制御用ＣＭＯＳ回路、抵抗素子および容量素子を一つのチップに形成できる技術を提供することにある。
【０００６】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【０００７】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【０００８】
すなわち、本発明は、半導体基板上に第１シリコン膜を形成し、前記第１シリコン膜上に第１絶縁膜を形成する工程と、前記第１絶縁膜および前記第１シリコン膜をパターニングし、前記半導体基板の主面内の第１領域に前記第１シリコン膜からなる容量素子の下部電極および前記第１絶縁膜からなる前記容量素子の容量絶縁膜を形成し、前記半導体基板の前記主面内の第２領域に前記第１シリコン膜からなる抵抗素子を形成する工程と、前記容量素子の前記下部電極、前記容量絶縁膜および前記抵抗素子の存在下で、前記半導体基板上に第１導電性膜を形成する工程と、前記第１導電性膜をパターニングし、前記容量絶縁膜上に前記第１導電性膜からなる前記容量素子の上部電極を形成し、前記半導体基板の前記主面上の第３領域に前記第１導電性膜からなるパワーＭＩＳＦＥＴのゲート電極を形成する工程とを含むものである。
【０００９】
また、本発明は、半導体基板上に第１シリコン膜を形成し、前記第１シリコン膜上に第１絶縁膜を形成する工程と、前記第１絶縁膜および前記第１シリコン膜をパターニングし、前記半導体基板の主面内の第１領域に前記第１シリコン膜からなる容量素子の下部電極および前記第１絶縁膜からなる前記容量素子の容量絶縁膜を形成する工程と、前記容量素子の前記下部電極および前記容量絶縁膜の存在下で、前記半導体基板上に第１導電性膜を形成する工程と、前記第１導電性膜をパターニングし、前記下部電極の第１部分上に前記第１導電性膜からなる前記容量素子の上部電極を形成する工程と、前記容量素子の前記下部電極、前記容量絶縁膜および前記上部電極の存在下で、前記半導体基板上に第２絶縁膜を形成する工程と、前記上部電極をエッチングストッパとして前記第２絶縁膜および前記容量絶縁膜をエッチングし、前記上部電極に達する第１開孔および前記第１部分を除く前記下部電極の第２部分に達する第２開孔を形成する工程と、前記第１開孔内および前記第２開孔内にプラグを形成する工程と、前記プラグの存在下で、前記第２絶縁膜上に第２導電性膜を形成する工程と、前記第２導電性膜をパターニングし、前記第２導電性膜からなり前記上部電極と電気的に接続する第１配線および前記第２導電性膜からなり前記下部電極と電気的に接続する第２配線を形成する工程とを含むものである。
【００１０】
また、本発明は、半導体基板上に第１シリコン膜を形成し、前記第１シリコン膜上に第１絶縁膜を形成する工程と、前記第１絶縁膜および前記第１シリコン膜をパターニングし、前記半導体基板の主面内の第１領域に前記第１シリコン膜からなる容量素子の下部電極および前記第１絶縁膜からなる前記容量素子の容量絶縁膜を形成し、前記半導体基板の前記主面内の第２領域に前記第１シリコン膜からなる抵抗素子を形成する工程と、前記容量素子の前記下部電極、前記容量絶縁膜および前記抵抗素子の存在下で、前記半導体基板上に第１導電性膜を形成する工程と、前記第１導電性膜をパターニングし、前記容量絶縁膜上に前記第１導電性膜からなる前記容量素子の上部電極を形成し、前記半導体基板の前記主面上の第３領域に前記第１導電性膜からなる第１導電型のパワーＭＩＳＦＥＴのゲート電極を形成し、前記半導体基板の前記主面上の第４領域に前記第１導電性膜からなる第１導電型の第１ＭＩＳＦＥＴのゲート電極を形成し、前記半導体基板の前記主面上の第５領域に前記第１導電性膜からなる第２導電型の第２ＭＩＳＦＥＴのゲート電極を形成する工程と、前記パワーＭＩＳＦＥＴの短チャネル効果を防ぐ領域に第２導電型の不純物を導入する工程と、前記第２導電型の不純物を導入する工程の前または後において前記第１ＭＩＳＦＥＴの短チャネル効果を防ぐ領域に第２導電型の不純物を導入する工程とを含み、前記パワーＭＩＳＦＥＴのゲート電極のゲート長は前記第２ＭＩＳＦＥＴのゲート電極のゲート長より小さく形成するものである。
【００１１】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、本実施の形態の説明においては、その構成および位置関係をわかりやすくするために平面図であってもハッチングを付す場合がある。
【００１２】
本実施の形態の半導体装置は、たとえばｎチャネル型（第１導電型）パワーＭＩＳＦＥＴ、抵抗素子、容量素子、スイッチング素子となるｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型（第２導電型）ＭＩＳＦＥＴを有し、高周波電力の増幅を行うチップである。また、抵抗素子、容量素子、スイッチング素子となるｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴは、制御用ＣＭＯＳ回路（アナログ回路）を形成するものである。このような本実施の形態の半導体装置の製造工程について、図１〜図２３を用いて説明する。
【００１３】
まず、図１に示すような基板１を用意する。この基板１は、抵抗率が３ｍΩｃｍ〜６ｍΩｃｍ程度の単結晶シリコンからなる半導体基板２と、半導体基板２の主面にてエピタキシャル成長させた単結晶シリコン層３と、半導体基板２の裏面にて形成された酸化シリコン膜４とからなる。単結晶シリコン層３は、ｐ型の導電型を有する不純物（たとえばＢ（ホウ素））がドープされ、抵抗率が１８Ωｃｍ〜２３Ωｃｍ程度であり、厚さを２．９μｍ〜３．１μｍ程度とすることを例示できる。酸化シリコン膜４は、半導体基板２の裏面を汚染および破損などから保護する機能を有する。また、その基板は、たとえば以後の工程において保護ダイオードが形成される領域（図示は省略）と、ｎチャネル型（第１導電型）パワーＭＩＳＦＥＴが形成される領域（第３領域）ＰＷＭＩＳと、抵抗素子が形成される領域（第２領域）ＲＥＳＩと、容量素子が形成される領域（第１領域）ＣＡＰＡと、ｎチャネル型ＭＩＳＦＥＴ（第１ＭＩＳＦＥＴ）が形成される領域（第４領域）ＮＭＩＳと、ｐチャネル型（第２導電型）ＭＩＳＦＥＴ（第２ＭＩＳＦＥＴ）が形成される領域（第５領域）ＰＭＩＳとに分割されている。
【００１４】
次に、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜（図示は省略）をマスクとして単結晶シリコン層３にｐ型の導電型を有する不純物イオン（たとえばＢ）を導入することにより、ｐ＋＋型半導体領域５を形成する。その後、そのフォトレジスト膜を除去する。
【００１５】
続いて、基板を約８５０℃で熱処理することにより、単結晶シリコン層３およびｐ＋＋型半導体領域５の表面に膜厚１５ｎｍ程度の薄い酸化シリコン膜６を形成する。次いで、ＣＶＤ法により酸化シリコン膜６上に膜厚１４０ｎｍ程度の窒化シリコン膜（図示は省略）を堆積する。次に、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜（図示は省略）をマスクとしてその窒化シリコン膜をパターニング（エッチング）する。次に、そのフォトレジスト膜を除去した後、１０５０℃程度の蒸気を用いて基板１を３３分程度熱処理し、酸化シリコン膜６の膜厚を選択的に厚くすることによって、厚さ３５０ｎｍ程度のフィールド絶縁膜７を形成する。このフィールド絶縁膜７が形成された領域を素子分離領域として規定することができ、それ以外の領域を素子形成領域（活性領域）として規定することができる。続いて、基板１を洗浄することにより、酸化シリコン膜６上に残っている窒化シリコン膜を除去する。
【００１６】
次に、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜をマスクとし、後の工程にて容量素子が形成される領域ＣＡＰＡにｎ型の導電型を有する不純物イオン（たとえばＡｓ（ヒ素））を導入することにより、ｎ型半導体領域１０を形成する。このｎ型半導体領域１０の役割については、領域ＣＡＰＡにて容量素子が完成したところで詳しく説明する。
【００１７】
次に、図２に示すように、基板１上に１５０ｎｍ程度のイントリンシックな多結晶シリコン膜（第１シリコン膜）１１を堆積する。続いて、その多結晶シリコン膜１１上にＯＮＯ膜（第１絶縁膜）１２を成膜する。このＯＮＯ膜１２の成膜工程について、図３を用いて詳しく説明する。
【００１８】
図３は、領域ＲＥＳＩ、ＣＡＰＡ付近を拡大して示した要部断面図である。上記多結晶シリコン膜１１を堆積した後、まず、基板１に８００℃程度の熱処理を施すことにより、多結晶シリコン膜１１の表面に４〜５ｎｍ程度の薄い酸化シリコン膜（第１酸化シリコン膜）１２Ａを形成する。続いて、多結晶シリコン膜１１にｎ型の導電型を有する不純物イオン（たとえばＰ（リン））を導入する。この多結晶シリコン膜１１に導入した不純物イオンは、抵抗素子の形成後の製造工程における熱処理の履歴により良好に多結晶シリコン膜１１中に拡散させることができ、後の工程でこの多結晶シリコン膜１１から抵抗素子を形成した際に、その抵抗素子を良好に活性化させることができる。
【００１９】
続いて、たとえばＣＶＤ法により酸化シリコン膜１２Ａ上に膜厚２０ｎｍ程度の窒化シリコン膜（第１窒化シリコン膜）１２Ｂを堆積する。続いて、約１１００℃の熱処理によって窒化シリコン膜１２Ｂの表面を酸化することにより酸化シリコン膜（第２酸化シリコン膜）１２Ｃ１を形成する。続いて、ＣＶＤ法によりその酸化シリコン膜１２Ｃ１上に膜厚１５ｎｍ程度の酸化シリコン膜（第３酸化シリコン膜）１２Ｃ２を堆積することによって、酸化シリコン膜１２Ｃ１、１２Ｃ２からなる酸化シリコン膜１２Ｃを形成する。上記ＯＮＯ膜１２は、これら酸化シリコン膜１２Ａ、窒化シリコン膜１２Ｂおよび酸化シリコン膜１２Ｃから形成することができる。ＯＮＯ膜１２は、後の工程で容量素子の容量絶縁膜へと加工される。また、酸化シリコン膜１２Ｃを形成する際に、酸化シリコン膜１２Ｃ１上に酸化シリコン膜１２Ｃ２を積層することにより、ＯＮＯ膜１２の経時絶縁破壊（Ｔｉｍｅ　Ｄｅｐｅｎｄｅｎｔ　Ｄｉｅｌｅｃｔｒｉｃ　Ｂｒｅａｋｄｏｗｎ）に対する耐性を向上することができる。それにより、後の工程で形成される容量素子の信頼性を向上することができる。
【００２０】
次に、図４に示すように、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜（図示は省略）をマスクとしたエッチングにより、ＯＮＯ膜１２および多結晶シリコン膜１１をパターニングする。それにより、抵抗素子が形成される領域ＲＥＳＩには、多結晶シリコン膜１１からなる抵抗素子１１Ａを形成し、容量素子が形成される領域ＣＡＰＡには、多結晶シリコン膜１１からなる容量素子の下部電極１１Ｂを形成することができる。また、領域ＣＡＰＡでは、パターニングされたＯＮＯ膜１２からなる容量素子の容量絶縁膜を形成することができる。
【００２１】
次に、上記ＯＮＯ膜１２および多結晶シリコン膜１１のパターニングに用いたフォトレジスト膜を除去した後、図５に示すように、新たにフォトリソグラフィ技術によりパターニングされたフォトレジスト膜（図示は省略）をマスクとしてｐチャネル型ＭＩＳＦＥＴが形成される領域ＰＭＩＳの単結晶シリコン層３にｎ型の導電型を有する不純物イオン（たとえばＰ）を導入することにより、ｎ型ウェル１３を形成する。
【００２２】
続いて、上記ｎ型ウェル１３の形成に用いたフォトレジスト膜を除去した後、新たにフォトリソグラフィ技術によりパターニングされたフォトレジスト膜（図示は省略）をマスクとしてｐ型の導電型を有する不純物イオン（たとえばＢ）を導入することにより、ｎチャネル型パワーＭＩＳＦＥＴが形成される領域ＰＷＭＩＳおよびｎチャネル型ＭＩＳＦＥＴが形成される領域ＮＭＩＳの単結晶シリコン層３にｐ型ウェル１４を形成する。また、領域ＰＭＩＳにおける活性領域を取り囲むフィールド絶縁膜７の下部の単結晶シリコン層３にもｐ型ウェル１４を形成する。このフィールド絶縁膜７の下部に形成されたｐ型ウェル１４は、領域ＰＭＩＳにｐチャネル型ＭＩＳＦＥＴが形成された後において、チャネルストッパとして機能させることができる。
【００２３】
次に、上記ｐ型ウェル１４の形成に用いたフォトレジスト膜を除去した後、図６に示すように、新たにフォトリソグラフィ技術によりパターニングされたフォトレジスト膜（図示は省略）をマスクとしてｐ型の導電型を有する不純物イオン（たとえばＢＦ２（二フッ化ホウ素））を導入することにより、領域ＮＭＩＳにｐ−型半導体領域１５を形成する。このｐ−型半導体領域１５を形成することにより、後の工程で領域ＮＭＩＳに形成されるｎチャネル型ＭＩＳＦＥＴのしきい値電圧を調整することができる。また、ＭＩＳＦＥＴは、ゲート長が小さくなるに従って短チャネル効果によるパンチスルーの発生が懸念されるようになることから、そのｐ−型半導体領域１５を形成することによって、その短チャネル効果を抑制することが可能となる。
【００２４】
次に、図７に示すように、上記ｐ−半導体領域１５の形成に用いたフォトレジスト膜を除去した後、基板１を洗浄する。続いて、基板１に８００℃程度の熱処理を施すことにより、ｎチャネル型パワーＭＩＳＦＥＴが形成される領域ＰＷＭＩＳ、ｎチャネル型ＭＩＳＦＥＴが形成される領域ＮＭＩＳおよびｐチャネル型ＭＩＳＦＥＴが形成される領域ＰＭＩＳのそれぞれの活性領域の表面にゲート絶縁膜１６を形成する。続いて、基板１上に不純物イオン（たとえばＰまたはＢ）がドープされた多結晶シリコン膜（第１導電性膜、第２シリコン膜）１７、ＷＳｉ（タングステンシリサイド（第１導電性膜、高融点金属シリサイド膜））膜１８および酸化シリコン膜１９を順次下層より積層する。これら多結晶シリコン膜１７、ＷＳｉ膜１８および酸化シリコン膜１９は、それぞれＣＶＤ法で堆積することができ、それぞれの膜厚を１００ｎｍ程度、１５０ｎｍ程度および１５０ｎｍ程度とすることを例示できる。また、ＷＳｉ膜１８を堆積する代わりに、窒化チタン膜などのバリア金属膜およびＷ（タングステン（高融点金属膜））膜を下層より順次積層してもよい。
【００２５】
次に、図８に示すように、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜（図示は省略）をマスクとしたエッチングにより、酸化シリコン膜１９、ＷＳｉ膜１８および多結晶シリコン膜１７をパターニングする。これにより、領域ＰＷＭＩＳにおいては多結晶シリコン膜１７およびＷＳｉ膜１８からなるゲート電極２０Ａを形成し、領域ＣＡＰＡにおいては下部電極１１Ｂ上の領域（第１部分）に多結晶シリコン膜１７およびＷＳｉ膜１８からなる容量素子の上部電極２０Ｂを形成し、領域ＮＭＩＳ、ＰＭＩＳにおいてはそれぞれ多結晶シリコン膜１７およびＷＳｉ膜１８からなるゲート電極２０Ｃ、２０Ｄを形成することができる。ゲート電極２０Ａ、２０Ｃ、２０Ｄを多結晶シリコン膜１７およびＷＳｉ膜１８を積層した構造とすることにより、ゲート電極２０Ａ、２０Ｃ、２０Ｄの配線抵抗を低減することができる。また、ここまでの工程により、領域ＣＡＰＡにおいては、下部電極１１Ｂと容量絶縁膜であるＯＮＯ膜１２と上部電極２０Ｂとからなる容量素子Ｃを形成することができる。
【００２６】
上記酸化シリコン膜１９、ＷＳｉ膜１８および多結晶シリコン膜１７のパターニング時において、領域ＣＡＰＡでは、ＯＮＯ膜１２を形成する窒化シリコン膜１２Ｂ（図３参照）をエッチングストッパとし、下部電極１１Ｂをオーバーエッチングから保護することができる。
【００２７】
上記したように、本実施の形態では、多結晶シリコン膜１７およびＷＳｉ膜１８からなるゲート電極２０Ａ、２０Ｃ、２０Ｄを形成したが、これらゲート電極２０Ａ、２０Ｃ、２０Ｄを上記抵抗素子１１Ａおよび容量素子Ｃの下部電極１１Ｂと同様に多結晶シリコン膜１１から形成する手段も考えられる。しかしながら、ゲート電極２０Ａ、２０Ｃ、２０Ｄを多結晶シリコン膜１１から形成した場合には、その後の工程で酸化シリコン膜１９、ＷＳｉ膜１８および多結晶シリコン膜１７をパターニングした際にゲート電極２０Ａ、２０Ｃ、２０Ｄの側壁がエッチングされ、ゲート電極２０Ａ、２０Ｃ、２０Ｄの寸法が設計値と異なるものになってしまうことが懸念される。そのため、本実施の形態のように、ゲート電極２０Ａ、２０Ｃ、２０Ｄは、多結晶シリコン膜１７およびＷＳｉ膜１８から形成することが好ましい。
【００２８】
ここで、容量素子ＣをＭＯＳ型構成の容量素子とした場合を想定する。この場合、容量素子Ｃの容量値は容量素子Ｃに印加される電圧値に依存し、電圧が低くなるに従って容量値も低くなってしまう不具合を生じてしまうことになる。そこで、本実施の形態のように、多結晶シリコン膜１１（図２参照）を下部電極１１Ｂとし、ＯＮＯ膜１２を容量絶縁膜とし、多結晶シリコン膜１７およびＷＳｉ膜１８を上部電極２０Ｂとする容量素子Ｃとすることにより、そのような不具合を防ぐことが可能となる。
【００２９】
また、本実施の形態では、上記抵抗素子１１Ａを多結晶シリコン膜１１から形成したが、多結晶シリコン膜１７から形成する手段も考えられる。抵抗素子１１Ａを多結晶シリコン膜１７から形成する場合には、ゲート電極２０Ａ、２０Ｃ、２０Ｄを多結晶シリコン膜１１から形成する必要がある。これは、ゲート電極２０Ａ、２０Ｃ、２０Ｄの抵抗と抵抗素子１１Ａの抵抗とは、異なる値でなければならないからである。ここで、たとえば多結晶シリコン膜１１からなるゲート電極２０Ａ、２０Ｃ、２０Ｄを形成し、その後、ｎチャネル型パワーＭＩＳＦＥＴ、スイッチング素子となるｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴのそれぞれのソース・ドレインとなる半導体領域を形成する場合を想定する。その半導体領域を形成した後、不純物イオンがドープされた多結晶シリコン膜１７を基板１上に堆積し、基板１に熱処理を施すことによって多結晶シリコン膜１７中に含まれる不純物イオンを良好に拡散させる。この熱処理によって、その多結晶シリコン膜１７から抵抗素子１１Ａを形成した際に抵抗素子１１Ａを良好に活性化させることができる。ところが、この熱処理によって、ｎチャネル型パワーＭＩＳＦＥＴ、スイッチング素子となるｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴのそれぞれのソース・ドレインとなる半導体領域が拡大してしまい、これらＭＩＳＦＥＴの特性が設計値とは異なるものとなってしまうことが懸念される。一方、その半導体領域の拡大を防ぐために、その熱処理の温度および熱処理に要する時間を低減した場合には、多結晶シリコン膜１７中に含まれる不純物イオンを良好に拡散させることができなくなり、抵抗素子１１Ａを良好に活性化させることができなくなることが懸念される。そのため、本実施の形態のように、抵抗素子１１Ａを多結晶シリコン膜１１から形成し、多結晶シリコン膜１１に導入した不純物イオンを、抵抗素子１１Ａの形成後の製造工程における熱処理の履歴により抵抗素子１１Ａ（多結晶シリコン膜１１）中に拡散させる手段を用いることが好ましい。それにより、上記ＭＩＳＦＥＴのそれぞれのソース・ドレインとなる半導体領域が拡大してしまうことを防ぐことができる。その結果、これらＭＩＳＦＥＴを設計値通りの特性で形成することが可能となる。
【００３０】
また、抵抗素子１１Ａを多結晶シリコン膜１７およびＷＳｉ膜１８の２層の薄膜から形成した場合には、低抵抗のＷＳｉ膜１８が存在することから、抵抗素子１１Ａの抵抗値を下げてしまい、所望の抵抗値を得られなくなってしまうことが懸念される。そのため、本実施の形態のように、抵抗素子１１Ａを多結晶シリコン膜１１から形成する手段を用いることが好ましい。
【００３１】
ところで、上記容量素子Ｃと基板１との間で寄生容量の発生を防ぐために、フィールド絶縁膜７上に容量素子Ｃを形成する手段が考えられる。ここで、上部電極２０Ｂを形成する際には、フォトレジスト膜を塗布する前に酸化シリコン膜１９上に反射防止膜を塗布するものである。本発明者らが行った実験によれば、フィールド絶縁膜７上に容量素子Ｃを形成する場合には、図９に示すように、フィールド絶縁膜７の上面と活性領域の表面との間で段差（本実施の形態においては１４０ｎｍ程度）が生じていることから、下部電極１１Ｂ上においては、反射防止膜ＢＡＲＣが流れ落ちてしまい、十分に塗布できないことがわかった。反射防止膜ＢＡＲＣの塗布が不十分な場合には、上部電極２０Ｂを形成する際に用いたフォトレジスト膜のパターニング精度が低下してしまうことから、上部電極２０Ｂが所望の寸法で加工できなくなる不具合を生じてしまう。また、本発明者らが行った実験によれば、フィールド絶縁膜７上に容量素子Ｃを形成する場合において、下部電極１１Ｂを平面で活性領域から５０μｍ程度以上離間して形成することによって、反射防止膜ＢＡＲＣの流れ落ちの影響を小さくし、下部電極１１Ｂ上において必要量の反射防止膜ＢＡＲＣを塗布できることがわかった。しかしながら、このように下部電極１１Ｂを活性領域から離間して形成することにより、本実施の形態のチップの小型化を阻害する不具合を生じてしまうことになる。そこで、前述したように、本実施の形態では、容量素子Ｃを活性領域上に形成するものである。それにより、本実施の形態のチップを小型化することが可能になる。ここで、容量素子Ｃを活性領域上に形成することによって、容量素子Ｃと基板１との間で寄生容量の発生が懸念されるが、その寄生容量を抑制する手段については後述する。
【００３２】
また、図１０に示すように、本実施の形態においては、領域ＰＷＭＩＳに形成されるｎチャネル型パワーＭＩＳＦＥＴのゲート長Ｌ１が領域ＰＭＩＳに形成されるｐチャネル型ＭＩＳＦＥＴのゲート長Ｌ２よりも小さくなるようにゲート電極２０Ａ、２０Ｄをそれぞれパターニングする。ここで、そのｎチャネル型パワーＭＩＳＦＥＴのゲート長Ｌ１およびｐチャネル型ＭＩＳＦＥＴのゲート長Ｌ２は、それぞれ０．３μｍ程度および１μｍ程度とすることを例示できる。なお、領域ＮＭＩＳに形成されるｎチャネル型ＭＩＳＦＥＴのゲート長も１μｍ程度とすることを例示できる。また、前記図８における領域ＰＷＭＩＳは、図１０中に示すＡ−Ａ線に沿った断面を図示したものであり、領域ＮＭＩＳ、ＰＭＩＳは、図１０中に示すＢ−Ｂ線に沿った断面を図示したものである。
【００３３】
本実施の形態においては、高周波電力を増幅する目的から、ｎチャネル型パワーＭＩＳＦＥＴについては利得の向上が求められる。ここで、ＭＩＳＦＥＴの利得はゲート長に反比例することから、ｎチャネル型パワーＭＩＳＦＥＴのゲート長が極力小さくなるようにゲート電極２０Ａをパターニングする手段が考えられる。また、ＭＩＳＦＥＴは、ゲート長が小さくなるに従って短チャネル効果によるパンチスルーの発生が懸念されるようになる。そこで、ｎチャネル型パワーＭＩＳＦＥＴが形成される領域ＰＷＭＩＳにおいては、ｐ型ウェル１４および単結晶シリコン層３にｐ型の導電型を有する不純物イオンを導入することによって、ｎチャネル型パワーＭＩＳＦＥＴおける短チャネル効果を抑制することを可能とする。一方、領域ＰＭＩＳに形成されるｐチャネル型ＭＩＳＦＥＴはスイッチング素子となることから、ｎチャネル型パワーＭＩＳＦＥＴに比べて大きな利得は求められない。そこで、そのｐチャネル型ＭＩＳＦＥＴについては、ｎ型の導電型を有する不純物イオンの導入によって短チャネル効果を抑制する手段を用いずに、ゲート長を大きくすることによって短チャネル効果を抑制することを可能とする。すなわち、本実施の形態においては、上記したように領域ＰＭＩＳに形成されるｐチャネル型ＭＩＳＦＥＴのゲート長Ｌ２が領域ＰＷＭＩＳに形成されるｎチャネル型パワーＭＩＳＦＥＴのゲート長Ｌ１より大きくなるようにそれぞれのゲート電極２０Ａ、２０Ｄをパターニングするものである。それにより、そのｐチャネル型ＭＩＳＦＥＴにおける短チャネル効果を抑制するための不純物イオン導入工程を省略することができるので、本実施の形態の半導体装置の製造工程数を低減することができる。その結果、本実施の形態の半導体装置の製造コストを低減することができる。なお、領域ＮＭＩＳに形成されるｎチャネル型ＭＩＳＦＥＴは、ｐチャネル型ＭＩＳＦＥＴに比べて短チャネル効果によるパンチスルーが発生しやすいので、本実施の形態においては、そのｎチャネル型ＭＩＳＦＥＴにおける短チャネル効果を抑制するための不純物イオンの導入（上記ｐ−型半導体領域の形成）は行う。
【００３４】
上記酸化シリコン膜１９、ＷＳｉ膜１８および多結晶シリコン膜１７のパターニングに用いたフォトレジスト膜を除去した後、図１１に示すように、新たにフォトリソグラフィ技術によりパターニングされたフォトレジスト膜（図示は省略）をマスクとして領域ＰＷＭＩＳの単結晶シリコン層３にｎ型の導電型を有する不純物イオン（たとえばＰ）を導入することにより、ｎ−型半導体領域２１を形成する。続いて、基板１上のフォトレジスト膜を除去した後、新たにフォトリソグラフィ技術によりパターニングされたフォトレジスト膜（図示は省略）をマスクとしてｐ型ウェル１４および領域ＰＷＭＩＳの単結晶シリコン層３にｎ型の導電型を有する不純物イオン（たとえばＡｓ）を導入することにより、領域ＰＷＭＩＳ、ＮＭＩＳにそれぞれｎ＋型半導体領域２２Ａ、２２Ｂを形成する。ここまでの工程により、領域ＰＷＭＩＳにおいてはｎ＋型半導体領域２２Ａをソース・ドレインとするｎチャネル型パワーＭＩＳＦＥＴＱｐｗを形成することができ、領域ＮＭＩＳにおいてはｎ＋型半導体領域２２Ｂをソース・ドレインとするｎチャネル型ＭＩＳＦＥＴＱｎを形成することができる。
【００３５】
次に、基板１上のフォトレジスト膜を除去した後、新たにフォトリソグラフィ技術によりパターニングされたフォトレジスト膜（図示は省略）をマスクとして領域ＰＷＭＩＳのｐ型ウェル１４にｐ型の導電型を有する不純物イオン（たとえばＢ）を導入することにより、ｐ−型半導体領域２３を形成する。この時、その不純物イオンは、基板１の主面（素子形成面）に対して斜めに打ち込むようにする。このｐ−型半導体領域２３を形成することによって、ｎチャネル型パワーＭＩＳＦＥＴＱｐｗにおける短チャネル効果を抑制することができる。
【００３６】
ここで、たとえばｐ−型半導体領域２３を形成する工程と同じ工程でｐ−型半導体領域１５を形成する場合を想定する。この場合、上記したように不純物イオンは基板１の主面に対して斜めに打ち込むことになることから、ｐ−型半導体領域１５が形成される領域がチップ内にてばらつくことが懸念される。そのようなばらつきが生じた場合には、チップ内の複数のｎチャネル型ＭＩＳＦＥＴＱｎ間でしきい値電圧にばらつきが生じてしまうことになる。本実施の形態において、ｎチャネル型ＭＩＳＦＥＴＱｎはスイッチング素子として形成されることから、チップ内の複数のｎチャネル型ＭＩＳＦＥＴＱｎ間でしきい値電圧にばらつきが生じてしまった状態では、スイッチング動作に支障をきたすことが懸念される。そのため、本実施の形態においては、ｎチャネル型パワーＭＩＳＦＥＴＱｐｗにおける短チャネル効果を抑制するためのｐ−型半導体領域２３と、ｎチャネル型ＭＩＳＦＥＴＱｎにおける短チャネル効果を抑制するたのめｐ−型半導体領域１５とを、それぞれ別の工程で形成している。それにより、複数のｎチャネル型ＭＩＳＦＥＴＱｎ間でしきい値電圧にばらつきが生じてしまうことを防ぐことができる。すなわち、ｎチャネル型ＭＩＳＦＥＴＱｎによるスイッチング動作に支障をきたすことを防ぐことが可能となる。
【００３７】
続いて、基板１上のフォトレジスト膜を除去した後、新たにフォトリソグラフィ技術によりパターニングされたフォトレジスト膜（図示は省略）をマスクとして、領域ＰＭＩＳ、領域ＰＷＭＩＳおよび領域ＣＡＰＡにｐ型の導電型を有する不純物イオン（たとえばＢＦ２）を導入することにより、それぞれｐ＋型半導体領域２４、２５、２６を形成する。ここまでの工程により、領域ＰＭＩＳにおいては、ｐ＋型半導体領域２４をソース・ドレインとするｐチャネル型ＭＩＳＦＥＴＱｐを形成することができる。また、領域ＰＷＭＩＳにおいては、ｐ＋型半導体領域２５をチャネルストッパとすることができる。ｐ＋型半導体領域２６は、平面においてｎ型半導体領域１０を取り囲む領域に形成される。
【００３８】
ここで、ｐ型の導電型を有する単結晶シリコン層３（基板１）を接地電位と電気的に接続し、上記の本実施の形態の容量素子Ｃに正または負の電圧を印加した際の容量素子Ｃの動作を図１２〜図１４を用いて説明する。図１２および図１３は容量素子Ｃに正または負の電圧を印加した際における容量素子Ｃ直下の単結晶シリコン層３の導電型を説明する要部断面図である。なお、図１２および図１３においては、容量素子Ｃ直下の単結晶シリコン層３の導電型をわかりやすくするために、ｎ型半導体領域１０およびｐ＋型半導体領域２６の図示は省略している。図１４は、本発明者らが実験により得た、容量素子Ｃに印加した電圧と、容量素子Ｃと単結晶シリコン層３との間で発生する寄生容量との関係を示す説明図である。
【００３９】
図１２に示すように、容量素子Ｃに負の電圧を印加した場合には、容量素子Ｃ直下の単結晶シリコン層３の表面に電荷が蓄積され、ｐ型の電荷蓄積層２７が形成される。そのため、容量素子Ｃおよび電荷蓄積層２７を容量電極とし、酸化シリコン膜６を容量絶縁膜とする寄生容量が形成されることになる。容量値は容量電極間の距離が小さくなるに従って大きくなるものであり、前述したように、本実施の形態において酸化シリコン膜６は膜厚が１５ｎｍ程度と薄いことから、容量素子Ｃと単結晶シリコン層３との間では、容量値の大きな寄生容量が形成されてしまうことになる（図１４参照）。
【００４０】
また、図１３に示すように、本実施の形態では、容量素子Ｃの直下の単結晶シリコン層３の表面にｎ型半導体領域１０が形成されていることから、容量素子Ｃに正の電圧を印加した場合には、容量素子Ｃ直下の単結晶シリコン層３の表面にｎ型の反転層２８が形成され、さらに反転層２８の直下に空乏層２９が形成される。このような反転層２８および空乏層２９が形成された場合には、容量素子Ｃおよび反転層２８を容量電極とし酸化シリコン膜６を容量絶縁膜とする寄生容量と、反転層２８および単結晶シリコン層３を容量電極とし空乏層２９を容量絶縁膜とする寄生容量とが形成されることになる。ここで、容量素子Ｃと単結晶シリコン層３との間で形成される寄生容量は、容量素子Ｃと反転層２８との間で形成される寄生容量と、反転層２８と単結晶シリコン層３との間で形成される寄生容量とを直列に接続した合成容量となることから、その容量値を低減することができる（図１４参照）。また、本実施の形態においては、平面においてｐ＋型半導体領域２６がｎ型半導体領域１０を取り囲む領域に形成されていることから、上記反転層２８および空乏層２９が水平方向（基板の主面に沿った方向）に伸びていくことを防ぐことができる。それにより、容量電極の面積が増大することを防ぐことができるので、その寄生容量値が増大することを防ぐことができる。
【００４１】
一方、上記ｎ型半導体領域１０およびｐ＋型半導体領域２６の形成のような基板処理を施さなかった場合において、容量素子Ｃに負の電圧を印加した場合には、基板処理を施した場合と同様に容量素子Ｃ直下の単結晶シリコン層３の表面に電荷が蓄積され、ｐ型の電荷蓄積層２７が形成され、基板処理を施した場合と同様の寄生容量値を示す。一方、容量素子Ｃに正の電圧を印加した場合には、ｎ型半導体領域１０が形成されていないことから空乏層２９が形成されない。そのため、容量素子Ｃと単結晶シリコン層３との間では、ＭＯＳ型構成の容量素子と同様の容量特性を有する容量値の大きな寄生容量が形成されてしまうことになる（図１４参照）。
【００４２】
すなわち、本実施の形態においては、容量素子Ｃの直下の単結晶シリコン膜３の表面にｎ型半導体領域１０を形成し、平面においてｎ型半導体領域１０を取り囲む領域にｐ＋型半導体領域２６を形成する。さらに、容量素子Ｃには正の電圧を印加するようにする。それにより、容量素子Ｃと単結晶シリコン層３（基板１）との間で形成される寄生容量の容量値を低減することができる。その結果、その寄生容量が本実施の形態のチップに形成される回路の動作に支障を来たしてしまうことを防ぐことが可能となる。
【００４３】
次に、ｐ＋型半導体領域２４、２５、２６の形成に用いたフォトレジスト膜を除去した後、図１５に示すように、基板１上に酸化シリコン膜（第２絶縁膜）３０を堆積する。続いて、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜（図示は省略）をマスクとしたエッチングにより、接続孔３１Ａ〜３１Ｆを穿孔する。接続孔３１Ａは領域ＰＷＭＩＳにてｎ＋型半導体領域２２Ａおよびｐ＋型半導体領域２５と接続し、接続孔３１Ｂは領域ＲＥＳＩにて抵抗素子１１Ａと接続し、接続孔（第２開孔）３１Ｃは領域ＣＡＰＡにて抵抗素子Ｃ（図１１参照）の下部電極１１Ｂの第２部分と接続し、接続孔（第１開孔）３１Ｄは領域ＣＡＰＡにて抵抗素子Ｃの上部電極２０Ｂと接続し、接続孔３１Ｅは領域ＮＭＩＳにてｎ＋型半導体領域２２Ｂと接続し、接続孔３１Ｆは領域ＰＭＩＳにてｐ＋型半導体領域２４と接続する。この時、ゲート電極２０Ａ、２０Ｃ、２０Ｄに達する接続孔も穿孔されるが、図１５中での図示は省略する。
【００４４】
接続孔３１Ｄを穿孔する際には、酸化シリコン膜に比べてエッチング選択比の小さいＷＳｉ膜１８をエッチングストッパとすることができるので、接続孔３１Ｄが下部電極１１Ｂに達してしまうことを防ぐことができる。すなわち、後の工程で接続孔３１Ｄ内にプラグを形成した際に、そのプラグにより抵抗素子Ｃの上部電極２０Ｂと下部電極１１Ｂとが短絡してしまう不具合を防ぐことができる。
【００４５】
ここで、ＷＳｉ膜１８をエッチングストッパとして用いずに接続孔３１Ｄを穿孔する手段について検討してみる。その場合、たとえば図１６に示すように、容量素子Ｃの上部電極となる多結晶シリコン膜１７および酸化シリコン膜１９をフィールド絶縁膜７上に延在するようにパターニングし、そのフィールド絶縁膜７上にて多結晶シリコン膜１７に達する接続孔３１Ｄを穿孔する手段が考えられる。この場合、多結晶シリコン膜１７を堆積する前に、たとえば熱処理により下部電極１１Ｂの側壁に酸化シリコン膜１２Ｄを形成し、下部電極１１Ｂと多結晶シリコン膜１７とが短絡してしまうことを防ぐ必要がある。このような手段を用いることにより、ＷＳｉ膜１８をエッチングストッパとして用いることなく、接続孔３１Ｄを下部電極１１Ｂに達しないように穿孔することが可能となる。しかしながら、多結晶シリコン膜１７および酸化シリコン膜１９をフィールド絶縁膜７上に延在するようにパターニングすることから、容量素子Ｃが水平方向に大きくなってしまい、本実施の形態のチップの小型化を阻害してしまうことが懸念される。そのため、本実施の形態のように、容量素子Ｃの上部電極２０Ｂは、多結晶シリコン膜１７およびＷＳｉ膜１８から形成し、下部電極１１Ｂ上にてパターニングすることが好ましい。また、上部電極２０Ｂを下部電極１１Ｂ上にてパターニングし、容量素子Ｃを活性領域上にて形成することが可能となるので、本実施の形態のチップの小型化を実現することができる。
【００４６】
次に、接続孔３１Ａ〜３１Ｆの穿孔に用いたフォトレジスト膜を除去した後、図１７および図１８に示すように、接続孔３１Ａ〜３１Ｆの内部およびゲート電極２０Ａ、２０Ｃ、２０Ｄに達する接続孔の内部を含む酸化シリコン膜３０上に、膜厚３０ｎｍ程度のＴｉ（チタン）膜および膜厚８０ｎｍ程度のＴｉＮ（窒化チタン）膜を順次下層より堆積する。続いて、基板１に６５０℃程度の熱処理を施した後、基板１上に上記接続孔を埋め込む膜厚７００ｎｍ程度のＷ（タングステン）膜を堆積する。次いで、エッチバック法により、酸化シリコン膜３０上のＷ膜、ＴｉＮ膜およびＴｉ膜を除去することにより、上記接続孔内に、ＴｉＮ膜およびＴｉ膜をバリア導体膜としＷ膜を主導電層とするプラグ３２を形成することができる。なお、図１８は、そのプラグ１８の形成時におけるｎチャネル型パワーＭＩＳＦＥＴＱｐｗ、ｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐのそれぞれのゲート電極２０Ａ、２０Ｃ、２０Ｄの付近を拡大した要部平面図である。また、図１７における領域ＰＷＭＩＳは図１８中のＡ−Ａ線に沿った断面を図示したものであり、領域ＮＭＩＳ、ＰＭＩＳは、図１８中のＢ−Ｂ線に沿った断面を図示したものである。
【００４７】
次に、図１９に示すように、基板１上に、たとえば膜厚１０ｎｍ程度のＴｉ膜、Ｃｕ（銅）およびＳｉ（シリコン）を含む膜厚４００ｎｍ程度のアルミニウム合金膜、膜厚１０ｎｍ程度のＴｉ膜および膜厚７５ｎｍ程度のＴｉＮ膜を順次下層より堆積することによって積層膜（第２導電性膜）を形成する。続いて、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜（図示は省略）をマスクとしてその積層膜をドライエッチングすることにより、その積層膜からなりプラグ３２と接続する配線（第１配線、第２配線）３３を形成する。
【００４８】
ここで、図２０および図２１は、それぞれ上記配線３３が形成された際の領域ＲＥＳＩおよび領域ＣＡＰＡの要部を示した平面図であり、配線３３はハッチングを付して示してある。また、図１９中の領域ＲＥＳＩ、ＣＡＰＡは、それぞれ図２０中のＣ−Ｃ線および図２１中のＤ−Ｄ線に沿った断面を図示したものである。
【００４９】
図２０に示すように、本実施の形態においては、１本の配線３３と抵抗素子１１Ａとの間には２本のプラグ３２（接続孔３１Ｂ）が形成されているが、図１９においては、これら配線３３、抵抗素子１１Ａおよびプラグ３２（接続孔３１Ｂ）の位置関係をわかりやすくするために、プラグ３２（接続孔３１Ｂ）については１本のみの図示としている。また、図２０では、１本の配線３３と抵抗素子１１Ａとの間にて２本のプラグ３２（接続孔３１Ｂ）が配置された例を図示したが、プラグ３２（接続孔３１Ｂ）の数はこれに限定されるものではない。
【００５０】
また、図２１に示すように、本実施の形態においては、一つの配線３３と容量素子Ｃの下部電極１１Ｂとの間には多数のプラグ３２（接続孔３１Ｃ）が形成され、他の配線３３と容量素子Ｃの上部電極２０Ｂとの間には多数のプラグ３２（接続孔３１Ｄ）が形成されている。Ｄ−Ｄ線に沿った断面においては、配線３３と上部電極２０Ｂとを接続するプラグ３２（接続孔３１Ｄ）が多数現れることになるが、図１９においては、配線３３およびプラグ３２（接続孔３１Ｃ、３１Ｄ）の位置関係をわかりやすくするために、配線３３と上部電極２０Ｂとを接続するプラグ３２（接続孔３１Ｄ）については１本のみの図示としている。このように、配線３３と下部電極１１Ｂとの間および配線３３と上部電極２０Ｂとの間に多数のプラグ３２を設けることにより、たとえば１本のプラグで配線３３と下部電極１１Ｂとの間および配線３３と上部電極２０Ｂとの間を接続する場合に比べて、下部電極１１Ｂおよび上部電極２０Ｂの抵抗値の低減ができて、容量素子Ｃの寄生抵抗値を低減することができる。その結果、その寄生抵抗が本実施の形態のチップに形成される回路の動作に支障を来たしてしまうことを防ぐことが可能となる。
【００５１】
次に、配線３３のパターニングに用いたフォトレジスト膜を除去した後、図２２に示すように、基板１上に酸化シリコン膜３４を堆積する。続いて、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜をマスクとして酸化シリコン膜３４をエッチングすることにより、配線３３に達する接続孔３５を穿孔する。続いて、そのフォトレジスト膜を除去した後、接続孔３５の内部を含む酸化シリコン膜３４上に、たとえば膜厚３０ｎｍ程度のＴｉ膜および膜厚１００ｎｍ程度のＴｉＮ膜を順次下層より堆積することによってバリア導体膜を形成する。続いて、そのバリア導体膜上にたとえば膜厚２０ｎｍ程度のＴｉ膜およびＣｕとＳｉとを含む膜厚１２００ｎｍ程度のアルミニウム合金膜を順次下層より堆積することによって、前記バリア導体膜、Ｔｉ膜およびアルミニウム合金膜からなる積層膜を形成する。次いで、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜をマスクとしてその積層膜をエッチングすることにより、配線３６を形成する。
【００５２】
続いて、上記配線３６のパターニングに用いたフォトレジスト膜を除去した後、基板１上に膜厚６００ｎｍ程度の酸化シリコン膜および膜厚５００ｎｍ程度の窒化シリコン膜を順次下層より堆積し、その酸化シリコン膜および窒化シリコン膜からなる絶縁膜３７を形成する。
【００５３】
次に、図２３に示すように、基板１の裏面を研削することによって半導体基板２の裏面を保護していた酸化シリコン膜４を除去する。続いて、基板１の裏面に、たとえば膜厚５０ｎｍ程度のＮｉ（ニッケル）膜３８Ａ、膜厚１００ｎｍ程度のＴｉ膜３８Ｂ、膜厚２００ｎｍ程度のＮｉ膜３８Ｃおよび膜厚１００ｎｍ程度のＡｕ（金）膜３８Ｄをスパッタリング法によって順次堆積することにより、Ｎｉ膜３８Ａ、Ｔｉ膜３８Ｂ、Ｎｉ膜３８ＣおよびＡｕ膜３８Ｄからなる裏面電極３８を形成する。その後、基板１を切断することによって個々のチップへと分割し、本実施の形態の半導体装置を製造する。
【００５４】
上記したような本実施の形態によれば、工程数を増やすことなく所望の特性のｎチャネル型パワーＭＩＳＦＥＴＱｐｗ（図１１参照）および抵抗素子１１Ａ（図１１参照）と容量素子Ｃ（図１１参照）とｎチャネル型ＭＩＳＦＥＴＱｎ（図１１参照）とｐチャネル型ＭＩＳＦＥＴＱｐ（図１１参照）とを含む制御用ＣＭＯＳ回路を一つのチップに形成することが可能となる。それにより、本実施の形態の半導体装置の製造コストの上昇を抑制することができる。また、それらｎチャネル型パワーＭＩＳＦＥＴＱｐｗおよび制御用ＣＭＯＳ回路を一つのチップに形成できるので、本実施の形態のチップを用いて形成したシステム（たとえば高周波電力増幅装置）の小型化を実現することができる。
【００５５】
次に、上記の本実施の形態の半導体装置であるチップを用いて形成した高周波電力増幅装置について図２４および図２５を用いて説明する。
【００５６】
本実施の形態の高周波電力増幅装置は、使用周波数が約８００ＭＨｚ〜９００ＭＨｚ（第１周波数帯）のＧＳＭ（Ｇｌｏｂａｌ　Ｓｙｓｔｅｍ　ｆｏｒ　Ｍｏｂｉｌｅ　Ｃｏｍｍｕｎｉｃａｔｉｏｎ）方式および使用周波数が約１．７ＧＨｚ〜１．８ＧＨｚ（第２周波数帯）のＤＣＳ（Ｄｉｇｉｔａｌ　Ｃｅｌｌｕｌａｒ　Ｓｙｓｔｅｍ）方式の２方式を組み込んだデュアルバンド型の送信用パワーアンプであり、図２４は、この送信用パワーアンプの要部の等価回路図である。
【００５７】
図２４に示すように、本実施の形態の高周波電力増幅装置は、第１の増幅系としてＧＳＭ方式用の増幅系（第１回路）ｅと、第２の増幅系としてＤＣＳ方式用の増幅系（第２回路）ｆとを有している。増幅系ｅおよび増幅系ｆは、それぞれ使用する電子部品の性能は異なるものもあるが、回路構成は同一となっている。従って、増幅系ｅの説明において、増幅系ｅに対応する増幅系ｆの部品の記号を括弧内に示し、増幅系ｆの説明とする。
【００５８】
増幅系ｅでの外部電極端子は、入力端子としてのＰｉｎ−ＧＳＭ（増幅系ｆではＰｉｎ−ＤＣＳ）、出力端子としてのＰｏｕｔ−ＧＳＭ（増幅系ｆではＰｏｕｔ−ＤＣＳ）、第１基準電位（電源電位）としてのＶｄｄ−ＧＳＭ（増幅系ｆではＶｄｄ−ＤＣＳ）、バイアス端子としてのＶａｐｃ−ＧＳＭ（増幅系ｆではＶａｐｃ−ＤＣＳ）である。
【００５９】
Ｐｉｎ−ＧＳＭ（Ｐｉｎ−ＤＣＳ）とＰｏｕｔ−ＧＳＭ（Ｐｏｕｔ−ＤＣＳ）との間には３段の増幅段が従属接続されている。初段増幅段、第２段増幅段および第３段増幅段（最終段増幅段）は、トランジスタＱ１、Ｑ２、Ｑ３（Ｑ４、Ｑ５、Ｑ６）で形成されている。各増幅段を構成するトランジスタのそれぞれは、その段への入力信号及びバイアス電位を受ける制御端子（ゲート電極）と、その段の出力信号を送出する第１の端子（ドレイン電極）と、その段のための基準電位（ＧＮＤ電位）を受けるための第２の端子（ソース電極）とからなっている。
【００６０】
Ｐｉｎ−ＧＳＭ（Ｐｉｎ−ＤＣＳ）は整合回路Ｌ１（Ｌ８）を介してトランジスタＱ１（Ｑ４）のゲート電極に接続されている。増幅系は３段構成であることから、第２段のトランジスタおよび第３段のトランジスタのゲート電極は共に前段のトランジスタのドレイン電極に整合回路Ｌ３（Ｌ１０）、Ｌ５（Ｌ１２）を介して接続されている。最終段増幅段である出力段となるトランジスタＱ３（Ｑ６）のドレイン電極は、整合回路Ｌ７（Ｌ１４）を介してＰｏｕｔ−ＧＳＭ（Ｐｏｕｔ−ＤＣＳ）に接続されている。各トランジスタＱ１、Ｑ２、Ｑ３（Ｑ４、Ｑ５、Ｑ６）のドレイン電極は整合回路Ｌ２、Ｌ４、Ｌ６（Ｌ９、Ｌ１１、Ｌ１３）を介してＶｄｄ−ＧＳＭ（Ｖｄｄ−ＤＣＳ）に接続されている。
【００６１】
各トランジスタＱ１、Ｑ２、Ｑ３（Ｑ４、Ｑ５、Ｑ６）のゲート電極は、それぞれ抵抗Ｒ１、Ｒ２、Ｒ３（Ｒ４、Ｒ５、Ｒ６）、オペアンプＯＡＭＰ１、ＯＡＭＰ２、ＯＡＭＰ３（ＯＡＭＰ４、ＯＡＭＰ５、ＯＡＭＰ６）およびバイアス制御回路を介してＶａｐｃ−ＧＳＭ（Ｖａｐｃ−ＤＣＳ）に接続されている。
【００６２】
図２４中において、ＣＨＩＰで示す領域が上記の本実施の形態の製造方法によって製造されたチップである。すなわち、トランジスタＱ１、Ｑ２（Ｑ４、Ｑ５）は、上記ｎチャネル型パワーＭＩＳＦＥＴＱｐｗ（図１１参照）から形成することができる。また、ＣＭＯＳで示す領域が制御用ＣＭＯＳ回路（アナログ回路）であり、上記の本実施の形態の製造方法によって形成された抵抗素子１１Ａ（図１１参照）、容量素子Ｃ（図１１参照）、スイッチング素子となるｎチャネル型ＭＩＳＦＥＴＱｎ（図１１参照）およびｐチャネル型ＭＩＳＦＥＴＱｐ（図１１参照）が含まれる。また、その制御用ＣＭＯＳ回路（アナログ回路）は、ＧＳＭ用の増幅系ｅまたはＤＣＳ用の増幅系ｆの切り替え動作（選択）を行うものである。
【００６３】
図２５は、上記本実施の形態のチップの概要およびチップの電極パッド（ゲート電極およびドレイン電極）とボンディングワイヤとチップ外部のボンディングパッドとの位置関係を示す平面図である。
【００６４】
図２５に示すように、本実施の形態においては、上記トランジスタＱ１、Ｑ２、Ｑ４、Ｑ５は、それぞれ平面矩形のチップの４つの角部に配置している。それにより、ＧＳＭ方式用の増幅系ｅのトランジスタＱ１、Ｑ２およびＤＣＳ方式用の増幅系ｆのトランジスタＱ４、Ｑ５においては、ゲート電極に接続されるワイヤ（第１ワイヤ）４１の延在方向（第１方向）と、ドレイン電極に接続されるワイヤ（第２ワイヤ）４２の延在方向（第２方向）とが相互に直交するように配置することができる。その結果、入力電力と出力電力との間でのクロストークを抑えることができる。なお、両ワイヤを相互に直交させなくとも、直交に近い交差状態としてもクロストークの抑止は可能である。ワイヤ４１の他端は、たとえばチップがボンディングされた実装基板に形成されている配線の一部であるボンディングパッド４３に接続されている。
【００６５】
上記のような本実施の形態の高周波電力増幅装置は、たとえばＧＳＭ方式およびＤＣＳ方式の二つの方式を切り替えて使用するデュアルモードの移動体通信機器などに用いることができる。
【００６６】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【００６７】
前記実施の形態においては、ｐチャネル型ＭＩＳＦＥＴのゲート長を１μｍ程度とする場合について例示したが、１μｍ程度以上としても良い。
【００６８】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下の通りである。
【００６９】
すなわち、抵抗素子および容量素子の下部電極を第１導電性膜から形成し、パワーＭＩＳＦＥＴのゲート電極と容量素子の上部電極と前記パワーＭＩＳＦＥＴ以外の第１導電型の第１ＭＩＳＦＥＴおよび第２導電型の第２ＭＩＳＦＥＴのそれぞれのゲート電極とを第１導電性膜から形成するので、工程数を増やすことなく所望の特性のパワーＭＩＳＦＥＴ、抵抗素子、容量素子、第１ＭＩＳＦＥＴおよび第２ＭＩＳＦＥＴを一つのチップに形成することができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態である半導体装置の製造方法を説明する要部断面図である。
【図２】図１に続く半導体装置の製造工程中の要部断面図である。
【図３】本発明の一実施の形態である半導体装置の製造工程中の要部断面図である。
【図４】図２に続く半導体装置の製造工程中の要部断面図である。
【図５】図４に続く半導体装置の製造工程中の要部断面図である。
【図６】図５に続く半導体装置の製造工程中の要部断面図である。
【図７】図６に続く半導体装置の製造工程中の要部断面図である。
【図８】図７に続く半導体装置の製造工程中の要部断面図である。
【図９】本発明の一実施の形態である半導体装置の製造工程と比較および検討した製造工程を説明する要部断面図である。
【図１０】本発明の一実施の形態である半導体装置の製造工程中の要部平面図である。
【図１１】図８に続く半導体装置の製造工程中の要部断面図である。
【図１２】本発明の一実施の形態である半導体装置が有する容量素子に負の電圧を印加した際の容量素子直下の基板の導電型を説明する要部断面図である。
【図１３】本発明の一実施の形態である半導体装置が有する容量素子に正の電圧を印加した際の容量素子直下の基板の導電型を説明する要部断面図である。
【図１４】本発明の一実施の形態である半導体装置が有する容量素子に印加する電圧と、その容量素子と容量素子が形成された基板との間で発生する寄生容量との関係を示す説明図である。
【図１５】図１１に続く半導体装置の製造工程中の要部断面図である。
【図１６】本発明の一実施の形態である半導体装置の製造工程と比較および検討した製造工程中の要部断面図である。
【図１７】図１５に続く半導体装置の製造工程中の要部断面図である。
【図１８】本発明の一実施の形態である半導体装置の製造工程中の要部平面図である。
【図１９】図１７に続く半導体装置の製造工程中の要部断面図である。
【図２０】本発明の一実施の形態である半導体装置の製造工程中の要部平面図である。
【図２１】本発明の一実施の形態である半導体装置の製造工程中の要部平面図である。
【図２２】図１９に続く半導体装置の製造工程中の要部断面図である。
【図２３】図２２に続く半導体装置の製造工程中の要部断面図である。
【図２４】本発明の一実施の形態である半導体装置を含む高周波電力増幅装置の等価回路図である。
【図２５】本発明の一実施の形態である半導体装置であるチップの電極パッドとボンディングワイヤとチップ外部のボンディングパッドとの位置関係を説明する平面図である。
【符号の説明】
１　基板
２　半導体基板
３　単結晶シリコン層
４　酸化シリコン膜
５　ｐ＋＋型半導体領域
６　酸化シリコン膜
７　フィールド絶縁膜
１０　ｎ型半導体領域
１１　多結晶シリコン膜（第１シリコン膜）
１１Ａ　抵抗素子
１１Ｂ　下部電極
１２　ＯＮＯ膜（第１絶縁膜）
１２Ａ　酸化シリコン膜（第１酸化シリコン膜）
１２Ｂ　窒化シリコン膜（第１窒化シリコン膜）
１２Ｃ　酸化シリコン膜（第３酸化シリコン膜）
１２Ｃ１　酸化シリコン膜（第２酸化シリコン膜）
１２Ｃ２　酸化シリコン膜
１２Ｄ　酸化シリコン膜
１３　ｎ型ウェル
１４　ｐ型ウェル
１５　ｐ−型半導体領域
１６　ゲート絶縁膜
１７　多結晶シリコン膜（第１導電性膜、第２シリコン膜）
１８　ＷＳｉ膜（第１導電性膜、高融点金属シリサイド膜）
１９　酸化シリコン膜
２０Ａ、２０Ｃ、２０Ｄ　ゲート電極
２０Ｂ　上部電極
２１　ｎ−型半導体領域
２２Ａ、２２Ｂ　ｎ＋型半導体領域（ソース・ドレイン）
２３　ｐ−型半導体領域
２４　ｐ＋型半導体領域（ソース・ドレイン）
２５、２６　ｐ＋型半導体領域
２７　電荷蓄積層
２８　反転層
２９　空乏層
３０　酸化シリコン膜（第２絶縁膜）
３１Ａ　接続孔
３１Ｂ　接続孔
３１Ｃ　接続孔（第２開孔）
３１Ｄ　接続孔（第１開孔）
３１Ｅ　接続孔
３１Ｆ　接続孔
３２　プラグ
３３　配線（第１配線、第２配線）
３４　酸化シリコン膜
３５　接続孔
３６　配線
３７　絶縁膜
３８　裏面電極
３８Ａ、３８Ｃ　Ｎｉ膜
３８Ｂ　Ｔｉ膜
３８Ｄ　Ａｕ膜
４１　ワイヤ（第１ワイヤ）
４２　ワイヤ（第２ワイヤ）
４３　ボンディングパッド
ＢＡＲＣ　反射防止膜
Ｃ　容量素子
ＣＡＰＡ　領域（第１領域）
ＮＭＩＳ　領域（第４領域）
ＰＭＩＳ　領域（第５領域）
ＰＷＭＩＳ　領域（第３領域）
ＲＥＳＩ　領域（第２領域）
ｅ　増幅系（第１回路）
ｆ　増幅系（第２回路）
Ｌ１〜Ｌ１４　整合回路
Ｑ１〜Ｑ６　トランジスタ
Ｑｎ　ｎチャネル型ＭＩＳＦＥＴ
Ｑｐ　ｐチャネル型ＭＩＳＦＥＴ
Ｑｐｗ　ｎチャネル型パワーＭＩＳＦＥＴ
Ｒ１〜Ｒ６　抵抗
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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