(57)【要約】【課題】パルスコード式ディジタル入力信号を有しており、出力負荷を駆動させるために２レベル式増幅段を用いるＤ級電力増幅器を提供する。【解決手段】唯２つの物理的出力レベルを有するＤ級増幅器用の仮想マルチレベル出力パルスを発生するパルス幅制御機構３１を導入する。典型的には、シグマデルタ変調器によって入力信号を高周波数で低ビットレートに変換する。ＳＤＭ信号を、等価のマルチレベル時間−電圧面積を有するパルスに変換する機能３２を追加すると共に、各種の出力パルスパターンを生成するパルス幅制御機構３２を追加し、ここで１サンプリング期間内における正パルスと負パルスとの和によって、３以上のディジタルレベルに対応する時間−電圧面積値になる。このため、より低いサンプリングレートでより高い信号品質が生成される。【選択図】図３
2004357281.tif 000002
【特許請求の範囲】
【請求項１】
唯２つの物理レベルをもつＤ級増幅器用の仮想マルチレベル出力パルスを発生し、その結果として生成された時間−電圧面積が複数のディジタルレベルに対応している、回路であって、
入力信号をＰＤＭ（パルス密度変調）信号に変換する手段と、
前記ＰＤＭ（パルス密度変調）の出力を、所望の複数のパルス面積値を表す信号として発生する手段と、
１サンプリング期間内で正パルス部分と負パルス部分の要求される幅比を決定する手段と、前記パルス幅比は前記複数のパルス面積値を表し、
前記複数のパルス面積値の各ステップごとに１つである１組の出力パルス面積値を規定する手段と、
１サンプリング期間内においてパルス位相変化の時間を制御する手段と、
前記パルス幅制御信号を用いて仮想マルチレベル出力パルスを電力ドライバに与えるパルス発生器と、
典型的には相補対ドライバまたは等価回路であり、前記電力ドライバパルスによって制御され、電圧を出力負荷に駆動するＤ級電力ドライバ用の手段と、
増幅器の出力ターゲットとしての出力負荷用の手段と、
を備える回路。
【請求項２】
前記入力信号はアナログ信号である、請求項１に記載の回路。
【請求項３】
前記入力信号はＰＣＭ（パルスコード変調）、すなわち低サンプリングレートかつ高ビット分解能をもつディジタル信号である、請求項１に記載の回路。
【請求項４】
入力信号をＰＤＭ（パルス密度変調）信号に変換する前記手段はシグマデルタ変調器を備えている、請求項１に記載の回路。
【請求項５】
前記ＰＤＭ（パルス密度変調）の出力を所望の複数のパルス面積値を表す信号として発生する前記手段は、シグマデルタ変調器と共に集積部分としてディジタル信号プロセッサにおいて実現される、請求項１に記載の回路。
【請求項６】
前記パルス幅比を決定するための前記手段は少なくとも３つの値を与えることができる、請求項１に記載の回路。
【請求項７】
前記パルス幅比を制御する前記手段は、駆動パルスの第１の部分のスタートを規定するためにシステム供給クロック信号を使用する、請求項１に記載の回路。
【請求項８】
前記パルス幅比を制御する前記手段は、第１のパルス部分の終了を規定するクロックパルスと第２のパルス部分の開始を規定するクロックパルス間の変更位相信号を生じる、請求項１に記載の回路。
【請求項９】
変更位相時間を決定する前記手段は時間積分関数である、請求項８に記載の回路。
【請求項１０】
変更位相時間を決定する前記時間積分関数は「パルス幅積分器」ユニット内で実現される、請求項９に記載の回路。
【請求項１１】
１組の出力パルス面積値を規定する前記手段は１組の固定かつアプリオリに既知の大きさを仮定する、請求項１に記載の回路。
【請求項１２】
前記１組の出力パルス面積値を表す前記１組のアプリオリに既知の大きさは外部の制御定義によって変更することが可能である、請求項１１に記載の回路。
【請求項１３】
Ｄ級電力ドライバ用の前記手段は相補型ドライバ対（ハーフブリッジ）である、請求項１に記載の回路。
【請求項１４】
前記ＰＤＭ（パルス密度変調）信号を変換するための前記手段は積分ディジタル論理関数として実現される、請求項１に記載の回路。
【請求項１５】
前記ＰＤＭ（パルス密度変調）信号を変換するための前記手段はディジタル信号プロセッサにおける計算アルゴリズムとして実現される、請求項１に記載の回路。
【請求項１６】
前記複数のパルス面積値を表している前記パルス幅比を制御する前記手段は積分ディジタル論理関数として実現される、請求項１に記載の回路。
【請求項１７】
前記複数のパルス面積値を表している前記パルス幅比を制御する前記手段は、ディジタル信号プロセッサにおける計算アルゴリズムとして実現される、請求項１に記載の回路。
【請求項１８】
前記変更位相時間を決定する前記時間積分関数はアナログ積分関数として実現される、請求項９に記載の回路。
【請求項１９】
前記変更位相時間を決定する前記時間積分関数は積分ディジタル論理関数として実現される、請求項９に記載の回路。
【請求項２０】
前記変更位相時間を決定する前記時間積分関数はディジタル信号プロセッサにおける計算アルゴリズムとして実現されている、請求項９に記載の回路。
【請求項２１】
前記仮想マルチレベル出力パルスを前記電力ドライバに与える前記パルス発生器は積分ディジタル論理関数として実現される、請求項１に記載の回路。
【請求項２２】
前記仮想マルチレベル出力パルスを前記電力ドライバに与える前記パルス発生器はディジタル信号プロセッサにおける計算アルゴリズムとして実現される、請求項１に記載の回路。
【請求項２３】
唯２つの物理レベルをもつＤ級増幅器用の仮想マルチレベル出力パルスを発生し、その結果として生成された時間−電圧面積が複数のディジタルレベルに対応している、回路であって、
入力信号を理想ＰＤＭ（パルス密度変調）制御パルスに変換する手段と、前記ＰＤＭ（パルス密度変調）変換器の出力を所望の複数のパルス面積値を表す信号として発生する手段と、１組の出力パルス面積値を規定する手段と、１サンプリング期間において要求された正パルス部分と負パルス部分の幅比を決定する手段と、パルス位相変更の時間を制御する手段と、仮想マルチレベル出力パルスを電力ドライバに与えるパルス発生器と、電圧を出力負荷に駆動するためのＤ級電力ドライバ用の手段と、そして出力負荷のための手段を設けるステップと、
前記入力信号を理想ＰＤＭ（パルス密度変調）制御パルスに変換するステップと、
前記ＰＤＭ信号変換器の出力を所望のパルス面積を表している複数の値として生成するステップと、
１サンプリング期間内における前記正パルス部分と負パルス部分の幅比を決定するステップと、前記パルス幅比は前記複数のパルス面積値を表し、
前記複数のパルス面積値の各ステップごとに１つである１組の出力パルス面積値を規定するステップと、
所望のパルス幅比に基づき、適切な時間制御機構を用いて１サンプリング期間内におけるパルス位相を変更する時間を制御するステップと、
前記パルス位相を変更する信号の制御下で前記仮想マルチレベル出力パルスを発生するステップと、
前記仮想マルチレベル出力パルスを前記Ｄ級電力ドライバに与えるステップと、
前記電力ドライバの出力電圧を出力負荷（典型的には、ラウドスピーカ）に駆動するステップと、
を含む方法。
【請求項２４】
前記入力信号を理想ＰＤＭ制御パルスに変換する前記ステップがシグマデルタ変調器を含む処理ユニットによって実行される、請求項２３に記載の方法。
【請求項２５】
前記入力信号を理想ＰＤＭ制御パルスに変換する前記ステップと前記ＰＤＭ信号の出力を複数のパルス面積値を表す信号として発生する前記ステップは、組合わせ機能内において実行される、請求項２３に記載の方法。
【請求項２６】
前記パルス幅比を制御する前記ステップは３つ以上の値を使用する、請求項２３に記載の方法。
【請求項２７】
前記パルス位相を変更する時間を制御する前記ステップは、システム供給クロック信号、典型的にはＰＤＭ信号のサンプリングクロックで前記パルスの１つの位相を開始する、請求項２３に記載の方法。
【請求項２８】
前記パルス位相を変更する時間を制御する前記ステップは、要求されるパルス幅比に主に依存し、かつ前記システム供給クロック信号、典型的にはＰＤＭ信号のサンプリングクロックと直接関係した時間でパルス位相を交代する、請求項２３に記載の方法。
【請求項２９】
前記パルス位相を交代する時間を決定する前記ステップは、時間を積分し該結果を前記パルス幅比から導かれる値と比較することによって実行される、請求項２８に記載の方法。
【請求項３０】
時間を積分し該結果を前記パルス幅比から導かれる値と比較することによって前記パルス位相を交代する時間を決定する前記ステップは、「パルス幅積分器」機能において実行される、請求項２９に記載の方法。
【請求項３１】
１組の出力パルス面積の基準を規定する前記ステップは１組の固定かつアプリオリに既知の大きさを仮定している、請求項２３に記載の方法。
【請求項３２】
前記１組の出力パルス面積値を表している前記１組のアプリオリに既知の大きさは外部の制御定義によって変更することが可能である、請求項２３に記載の方法。
【請求項３３】
相補型ドライバ対（ハーフブリッジ）が電圧を前記出力負荷に駆動させるために用いられる、請求項２３に記載の方法。
【請求項３４】
前記入力信号を理想ＰＤＭ電力ドライバ制御パルスに変換する前記ステップは積分ディジタル論理関数によって実現される、請求項２３に記載の方法。
【請求項３５】
前記入力信号を理想ＰＤＭ電力ドライバ制御パルスに変換する前記ステップはディジタル信号プロセッサにおける計算アルゴリズムによって実現される、請求項２３に記載の方法。
【請求項３６】
前記複数のパルス面積値を表す前記パルス幅比を制御する前記ステップは積分ディジタル論理関数によって実現される、請求項２３に記載の方法。
【請求項３７】
前記複数のパルス面積値を表す前記パルス幅比を制御する前記ステップはディジタル信号プロセッサにおける計算アルゴリズムによって実現される、請求項２３に記載の方法。
【請求項３８】
１サンプリング期間内においてパルス位相を変更す時間を決定する時間積分関数は、積分アナログ関数によって部分的に実現される、請求項２３に記載の方法。
【請求項３９】
所望のパルス幅比に基づいて１サンプリング期間においてパルス位相を変更する時間を制御する前記ステップは積分ディジタル論理関数によって実現される、請求項２３に記載の方法。
【請求項４０】
所望のパルス幅比に基づいて１サンプリング期間内においてパルス位相を変更する時間を制御する前記ステップはディジタル信号プロセッサにおける計算アルゴリズムによって実現される、請求項２３に記載の方法。
【請求項４１】
前記マルチレベル電力ドライバ制御パルスを発生する前記ステップは積分ディジタル論理関数によって実行される、請求項２３に記載の方法。
【請求項４２】
前記マルチレベル電力ドライバ制御パルスを発生する前記ステップはディジタル信号プロセッサにおける計算アルゴリズムによって実行される、請求項２３に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＤ級電力増幅器に関し、さらに詳細には、パルスコード式ディジタル入力信号を有し、かつ典型的にはラウドスピーカなどの出力負荷を駆動させるための２レベル式増幅段を用いるＤ級電力増幅器に関する。
【背景技術】
【０００２】
本出願は、本発明と同じ譲受人に譲渡された次の米国特許出願に関連する。整理番号ＤＳ０２−０１２、米国特許出願第１０／３３６，９６７号（２００３年１月６日出願）、整理番号ＤＳ０２−０１３、米国特許出願第１０／３５０，８３６号（２００３年１月２４日出願）、整理番号ＤＳ０２−０１４、米国特許出願第１０／３０４，７８４号（２００２年１１月２６日出願）。
【０００３】
ＡＢ級増幅器は効率が悪いことが知られており、一方Ｄ級増幅器はこの欠点を克服している。Ｄ級増幅器の一般的な概念は、２つ（または、３つ）の出力レベル間で出力を極めて高い周波数（最大可聴周波数と比べて実質的により高い周波数）で切替えており、この切替えは電力増幅段に高周波数のパルスを供給することによっている。平均（フィルタ処理された）出力信号をその（増幅した）入力信号に極めて厳密に従わせるには、駆動用信号のパルス幅比は一定の周波数に変更することが可能であるか、あるいは駆動用信号のパルス密度は一定のパルス幅に変更されることが可能であるかのいずれかである。このような増幅器は、パルス幅変調方式（ＰＷＭ）、あるいはパルス密度変調方式（ＰＤＭ）と呼ばれている。低域通過フィルタを通過させた後の負荷における出力電圧は、定電源電圧の仮定条件下における入力を表す。
【０００４】
パルス密度変調の場合、そのパルス幅は常に一定であり、ここで例えばシグマデルタ変調器によって高周波数パルスを発生させることができる。最も一般的な場合にＤ級ドライバである出力デバイスは、＋Ｖまたは−Ｖを単に駆動でき、このためパルス発生を２レベルに限定する。交番Ｄ級ドライバは、その出力を＋Ｖ、−Ｖあるいはゼロに駆動することができ、このため最大３レベルを提供する。
【０００５】
図１は、最新技術によるＰＤＭ式Ｄ級増幅器の概略ブロック図を表している。この増幅器は、典型的にはシグマデルタ変調器（１１）を含み、典型的にはＨブリッジ（１２）としばしばラウドスピーカ（１３）である出力負荷であるＤ級電力出力段に対する駆動用信号を発生する。
【０００６】
図２ａは相補対ドライバの簡略図を表しており、また図２ｂは２つの出力信号レベルとこの出力デバイスに対応する状態とを表している。負荷ＬＯＡＤの位置における出力レベルは、トランジスタＴ１が閉じておりかつＴ２が開いている状態（２１）では「＋Ｖ」となり、またトランジスタＴ２が閉じておりかつＴ１が開いている状態（２２）では「−Ｖ」となる。
【０００７】
米国特許第６，３１１，０４６号（Ｄｅｎｔに対して付与）は、一定振幅および制御位相の３以上の信号に変換される振幅と位相を変える入力信号をもつ回路を記載している。振幅が一定でありかつ位相が制御されている３以上の信号の各々は、それから別々の増幅器で別々に増幅される。それから、この別々に増幅された一定振幅かつ位相が制御された３以上の信号は組み合わされ、入力信号の増幅である出力信号を所望の電力レベルで生成する。入力信号を３つ以上の信号に変換する時に、一定振幅かつ制御された位相の３以上の信号の各々は、入力信号の増幅である出力信号を所望の電力レベルで生成するために制御される。別の態様によれば、振幅を変えかつ位相を変える信号は、複数の一定振幅の位相を変える信号から発生され、この信号の和が、振幅を変えかつ位相変える信号である。
【０００８】
米国特許第６，２３２，８３３号（Ｐｕｌｌｅｎに対して付与）は、ひとつのＲＣの組み合わせを利用した低ジッタ不感時間回路を示し、ハーフブリッジの上側ＭＯＳＦＥＴと下側ＭＯＳＦＥＴの両方に対するターンオン遅延を設定する。この回路は、ターンオン遅延におけるジッタを最小限にし、そしてハーフブリッジにおいて両方のＭＯＳＦＥＴに対するターンオン遅延をマッチングさせている。これはノイズおよび歪みを最小限にしている。この回路はさらに、電源からのリップルを拒絶するためのシャント調整器と結合して使用するように設計される。
【特許文献１】米国特許第６，３１１，０４６号
【特許文献２】米国特許第６，２３２，８３３号
【発明の開示】
【課題を解決するための手段】
【０００９】
本発明の目的に従って、たとえば相補対ドライバを使用する場合にはその出力が有する物理レベルが２つのみ（＋Ｖ、−Ｖ）であるようなＤ級増幅器に関する仮想マルチレベル出力パルスを発生させるための回路を実現している。開示した発明では、ＳＤＭ（シグマデルタ変調器）からの出力を明瞭な時間−電圧面積をもつパルスに変換するための回路および方法を追加している。開示したこの発明ではさらに、正のパルス部分と負のパルス部分にわたる合計は複数の離散的ディジタルレベルのうちの１つに対応した時間−電圧面積である出力パルスパターンを生成する、パルス幅制御メカニズム用の回路および方法を追加している。この方法では、その出力ドライバが２つの離散電圧レベルしか出力することができない場合でも、ＳＤＭからマルチレベルの出力が可能である。
【００１０】
マルチレベルのパルス幅によれば、より高品質の出力信号が可能となる。さらに、マルチレベルのパルス幅を使用すると、ただ単一のパルス幅の場合と比較して、パルスサンプリングレートを同じ比率だけ低下させることが可能となる。さらに、より適正な電力効率が達成されると共に、ＥＭＩも低下する。
【００１１】
ＰＤＭ（パルス密度変調）を用いたＤ級増幅器は通常、シグマデルタ変調器（ＳＤＭ）による入力信号を同じ幅をもつ高周波数のパルスに変換している。さらに、Ｄ級増幅器は、その大部分の場合において、２つの切り替えレベル（＋Ｖ、−Ｖ）を備える相補対ドライバを使用し、低域通過フィルタを通るように出力負荷を駆動させている。典型的な負荷は音響スピーカやサーボモータである。
【００１２】
開示した発明の基本的な考え方は、ＳＤＭからの前記出力を明瞭な時間−電圧面積をもつパルスに変換するための方法およびメカニズムを追加することである。
さらに、この基本的な考え方は、明瞭な時間−電圧面積値をもつ前記パルスを、その出力ドライバ段の２つの物理レベルに適した形状になるように整形することである。この場合１回のサンプリング期間内におけるパルスの正の部分と負の部分の面積を加えることによって所望の時間−電圧面積が得られるようにパルスを発生させることになる（図４ａおよび４ｂ参照）。ここで、１サンプリング期間内における絶対面積はＡ１マイナスＡ２となる。得られた前記の時間−電圧面積値は３つ以上のディジタルレベルに対応している（図５ａおよび５ｂ参照）。
【００１３】
これを達成するためには、ディジタル信号処理ユニットは、典型的にはシグマデルタ変調器である入力信号変換器をまた含み、次にＳＤＭ出力信号を、明瞭な時間−電圧面積の複数の離散値をもつパルスに変換する。さらに、前記のパルス幅情報を取り、要求されるパルス比、すなわち１サンプリング期間内における正のパルス部分と負のパルス部分の長さを計算している。
【００１４】
それから、このパルス幅積分ユニットは、出力位相を変化する時点を決定し、その時点は第１のパルス部分の終わりを規定しかつ第２のパルス部分のスタートを規定している。前記の「パルス幅積分器」は、パルス発生器に提供されるパルスのスタート／ストップ情報を発生させている。提案しているこの回路は、要求されるパルス比、ならびに出力パルス位相を交代させる正しい時点を決定するためにさまざまな技法を含んでも良い。
【００１５】
この回路はさらに、ＰＣＭ信号の前記変換器とＤ級出力電力段（この提案した発明では、唯２つの物理的出力レベルをもつ相補対ドライバ（または、等価回路）である）の間の信号経路に挿入された「パルス発生器ユニット」を備えている。それから、前記の相補対ドライバは、可能ならばいくつかの形態の低域通過フィルタを通過して電圧を前記出力負荷に駆動する。
【００１６】
さらに、本発明の目的に従って、１組の所望のパルス面積値はアプリオリに固定レベルとするだけではなく、外部に制御されても良い。
本発明の目的に従って、Ｄ級増幅器用の仮想マルチレベル出力パルスを発生させるための方法が達成され、ここで時間−電圧面積は複数のディジタルレベルに対応する。先ず、本方法は、前記入力信号を複数のパルス面積値を表している信号に変換する。別の方法では、前記複数のパルス面積値の各ステップに１つ、１組の出力パルス面積値を規定する。これらのパルス面積の各々はマルチレベルＳＤＭ信号の１つのレベルに対応する。さらに方法は、前記１組の規定された出力パルス面積値から指定パルス面積に対応する１つの値を選択することによって、要求されるパルス幅情報を決定する。また別の方法では、１サンプリング期間内における正のパルス部分と負のパルス部分の長さの比を決定する。前記の各方法は、「パルス幅積分器」機能において実現させることが可能である。前記「パルス幅積分器」機能は前記のパルス幅情報を取得し、要求されるパルス比、すなわち１サンプリング期間内における正のパルス部分と負のパルス部分を計算し、さらに、第１のパルス部分の終わりを規定しかつ第２のパルス部分の開始を規定する出力位相を変更する時点を決定する。前記「パルス幅積分器」はパルス発生器に提供するためのパルススタート／ストップ情報を作成している。この「パルス発生器ユニット」は、前記パルススタート信号とパルスストップ信号を用いて前記マルチレベル出力パルスを発生させ、前記電力ドライバ制御パルスを前記Ｄ級電力ドライバに与える。最終的に、前記電力ドライバは出力電圧を何らかの低域通過フィルタを含む前記出力負荷に供給している。
【発明を実施するための最良の形態】
【００１７】
添付の図面は、本記載の１つの実質的部分を形成しており、これらは（図面の簡単な説明）に示している。
本発明の目的は、その出力が唯２つの物理レベル（＋Ｖ、−Ｖ）を有するＤ級増幅器用の仮想マルチレベル出力パルスを発生することである。ある実施形態では、相補対ドライバまたはプッシュプルドライバのような２レベルドライバだけが実現される得る。開示された発明では、ＳＤＭ（シグマデルタ変調器）からの出力を明瞭な時間−電圧面積をもつパルスに変換するための回路および方法を追加する。開示された発明ではさらに、正のパルス部分と負のパルス部分にわたる合計は、複数の離散ディジタルレベルの１つに対応する時間−電圧面積になる出力パルスパターンを生成するパルス幅制御メカニズム用回路および方法を追加する。この方法では、出力ドライバが２つの離散電圧レベルを出力することだけ可能である場合であっても、ＳＤＭからマルチレベル出力は可能である。マルチレベルのパルス幅はより高品質の出力信号を許容する。さらに、マルチレベルのパルス幅を使用すると、ただ単一のパルス幅の場合と対比して、同じファクタによりパルスサンプリングレートの低下を許容する。
【００１８】
ＰＤＭ（パルス密度変調）を使用するＤ級増幅器は通常、シグマデルタ変調器により入力信号を高周波数低ビットレートパルスに変換する。さらに、Ｄ級増幅器は、典型的には、３つの切替えレベル（＋Ｖ、０、−Ｖ）を備えるＨブリッジを使用し、低域通過フィルタを通る出力負荷を駆動する。典型的な負荷はラウドスピーカやサーボモータである。
【００１９】
図２ｂの表は、図２ａの相補対ドライバが取ることができる状態を表したものである。
単一のサンプル期間内における典型的なパルスを図４ａに表している。図４ｂに示すように、負のパルスの面積Ａ２を正のパルスの面積Ａ１から差し引くと、面積Ａ１−Ａ２を有する信号が生じる。一例として、図５ａの実２レベルパルスと図５ｂにおいてこれらから得られるマルチレベルパルスである、１つの５レベル方式を表している。この図では、前記５レベルに対する実２レベルパルスとこれらに対応する仮想マルチレベルパルス、「＋２」に対し（５０）（５１）、「＋１」に対し（５２）（５３）、「０」に対し（５４）（５５）、「−１」に対し（５６）（５７）、および「−２」に対し（５８）（５９）を可視化している。
【００２０】
図３のブロック概要図は、パルス変換およびパルス幅制御メカニズムのための回路および方法を追加するコンセプトに基づいた大まかな概要を提供し、唯２つの物理的出力レベルをもつシステム上で３以上の離散ディジタルレベルに対応する出力パルスパターンを生成する。
【００２１】
この基本的な考え方は、各種の良く規定された時間−電圧面積をもつパルスを発生し、それから出力ドライバ段の２つの物理レベルに適するように前記パルスを再整形する。この場合、１サンプリング期間内における正パルスと負パルスの面積を合計することによって所望の時間−電圧面積になるパルスを発生させるであろう（図４ａおよび４ｂ参照）。１サンプリング期間内における絶対面積はＡ１マイナスＡ２である。前記の時間−電圧面積値は３以上のディジタルレベルに対応している（図５ａおよび５ｂ参照）。
【００２２】
図６は、本発明の開示に従ったブロック概要図である。この目的を達成するために、典型的にはシグマデルタ変調器を備える入力信号変換器用の処理ユニット（６１）によって、入力信号を高周波数低ビットレート信号に変換する。それから、この処理ユニットは、ＳＤＭ出力信号を、明瞭な時間−電圧面積の複数の離散値をもつパルスに変換する。「パルス幅積分器」関数（６３）は前記パルス幅信号を取り、１サンプリング期間内で要求されるパルス比、すなわちパルスの正パルス部分と負パルス部分を計算し、またさらに第１のパルス部分の終わりを規定しかつ第２のパルス部分の開始を規定する出力位相を変化する時点を決定する。前記の「パルス幅積分器」は、パルス発生器に提供されるパルススタートおよびストップ情報を発生する。提案した回路は、要求されるパルス比、ならびに出力パルス位相を交代するための正しい点を決定するための異なる技術を含むことができる。
【００２３】
この回路はさらに、信号経路に挿入されており、かつ上述したように相補対ドライバまたはプッシュプルドライバあるいは等価物（６５）であるＤ級出力電力段を駆動する「パルス発生器ユニット」（６４）を備える。それから、前記出力ドライバは、おそらく何らかの形態の低域通過フィルタを介して、電圧を前記出力負荷に駆動する。
【００２４】
本発明の目的を実現するための方法を図７に表している。先ず（７１）では、１組の所望のパルス面積値を規定される。ステップ（７２）では、シグマデルタ変調器によって入力信号を高周波数低ビットレート信号に変換する。ステップ（７３）では、複数のパルス面積値を表す信号を発生する。他のステップ（７４）は、前記１組の規定出力パルス面積値から特定のパルス面積に対応するひとつの値を選択することにより要求されるパルス幅情報を決定し、それから１サンプリング期間内における正および負のパルス部分の幅比を決定する。ここでパルススタート時間（７５）に、前記パルス幅積分器は時間を積分することを開始する（７６）。同時に、パルス発生器は相補対ドライバに対して制御信号をオンに切り替える（７７）。前記パルス幅積分器は、前記積分した時間値を選択パルス面積基準と比較し、第１のパルス部分の終わりを規定しかつ第２のパルス部分の始まりを規定する出力位相を変更する時点を決定する（７８）。ストップ条件に到達した後（７９）、パルス幅積分器は積分動作を停止しそしてパルスストップ信号を発生し（８０）、このため相補対ドライバに対する制御信号は再び交代される（８１）。
【００２５】
本発明をその好ましい実施形態に関連して具体的に図示しかつ記載してきたが、当業者であれば、本発明の精神および趣旨を逸脱することなく形態および詳細についてさまざまな変更を行うことができることが理解されよう。
【図面の簡単な説明】
【００２６】
【図１】従来技術の解決法に関するブロック概要図である。
【図２ａ】ハーフブリッジ（相補対）の主要回路の図である。
【図２ｂ】図２ａのハーフブリッジの出力レベル状態の図である。
【図３】本発明の実施の一形態に従った解決法に関する基本的ブロック図である。
【図４ａ】２つの物理レベルを有する実パルスの一例である。
【図４ｂ】正パルスと負パルスにおける差分計算後に得られる結果を表した図である。
【図５ａ】５レベルシステムを例示し、マルチレベルパルスの概念、最初に実パルスそして結果として生じた効果を視覚化している。
【図５ｂ】５レベルシステムを例示し、マルチレベルパルスの概念、最初に実パルスそして結果として生じた効果を視覚化している。
【図６】本発明の実施の一形態に従う提案された解決法に関する概略ブロック図である。
【図７】Ｄ級増幅器に対する仮想マルチレベル出力パルスを発生する方法を示す。
【符号の説明】
【００２７】
１１  シグマデルタ変調器
１２  Ｈブリッジ
１３  負荷
６１  入力信号変換器向けの処理ユニット
６３  「パルス幅積分器」機能
６４  「パルス発生器ユニット」
６５  相補対ドライバ、プッシュプルドライバ
【図１】
2004357281.tif 000003
【図２ａ】
2004357281.tif 000004
【図２ｂ】
2004357281.tif 000005
【図３】
2004357281.tif 000006
【図４ａ】
2004357281.tif 000007
【図４ｂ】
2004357281.tif 000008
【図５ａ】
2004357281.tif 000009
【図５ｂ】
2004357281.tif 000010
【図６】
2004357281.tif 000011
【図７】
2004357281.tif 000012
【外国語明細書】
2004357281000001.pdf