(57)【要約】【課題】ＣＰＵと、複数品種の機能実現に必要な複数の周辺制御装置と、割り込み制御回路を搭載した半導体集積回路装置に関し、任意品種についての割り込み制御の仕様を変更することなく、そのまま使用することができるようにし、コストの削減を図る。【解決手段】図８に示す半導体集積回路装置及び図１０に示す半導体集積回路装置の機能実現に必要な５個の周辺制御装置Ａ〜Ｅが出力する割り込み要求信号を伝送する割り込み要求信号線２７−１〜２７−５の中から図８に示す半導体集積回路装置又は図１０に示す半導体集積回路装置の機能実現に必要な割り込み要求信号線を選択して割り込み制御回路２５に接続するセレクタ２８を設ける。【選択図】    図１
2004258744.tif 000002
【特許請求の範囲】
【請求項１】
ＣＰＵと、複数品種の機能実現に必要な複数の周辺制御装置と、割り込み制御回路を搭載した半導体集積回路装置であって、
前記複数の周辺制御装置が出力する割り込み要求信号を伝送する複数の割り込み要求信号線と、該複数の割り込み要求信号線の中から任意品種の機能実現に必要な割り込み要求信号線を選択して前記割り込み制御回路に接続する選択回路を有することを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＣＰＵ（ｃｅｎｔｒａｌ  ｐｒｏｃｅｓｓｉｎｇ  ｕｎｉｔ）を有し、周辺制御装置の部分のみが異なる複数品種の半導体集積回路装置を共通チップ化し、選択により任意品種の機能実現を可能とした半導体集積回路装置に関する。
【０００２】
ＣＰＵを搭載する、品種の異なる半導体集積回路装置のうち、周辺制御装置の部分のみが異なる少量製造品、例えば、エバチップ（プログラム開発用のシングルチップ・マイクロコンピュータ）については、これを共通チップ化することがコスト削減の上で好適である。
【０００３】
【従来の技術】
図８は半導体集積回路装置の一例の要部を示すブロック回路図である。図８中、１はチップ本体、２はＣＰＵであり、この半導体集積回路装置は、周辺制御装置として、３個の周辺制御装置Ａ〜Ｃを搭載するものである。３はＣＰＵ２に使用されるメモリ、４はＣＰＵ２とメモリ３が接続された内部バスである。
【０００４】
５は対応できる割り込み要因数を３とし、周辺制御装置Ａ〜ＣからのＣＰＵ２に対する割り込み要求を制御する割り込み制御回路、６はＣＰＵ２と、周辺制御装置Ａ〜Ｃと、割り込み制御回路５が接続された内部バス、７−１〜７−３は周辺制御装置Ａ〜Ｃが出力する割り込み要求信号を伝送する割り込み要求信号線である。
【０００５】
図９は図８に示す半導体集積回路装置の割り込み動作を説明するための図である。図９中、８−１〜８−３はメモリ３中の割り込みベクタ（割り込み要因別の処理ルーチンの先頭アドレス）格納領域である。
【０００６】
この半導体集積回路装置においては、割り込みベクタ格納領域８−１には周辺制御装置Ａからの割り込み要求に対応する割り込みベクタＲＡが格納され、割り込みベクタ領域８−２には周辺制御装置Ｂからの割り込み要求に対応する割り込みベクタＲＢが格納され、割り込みベクタ格納領域８−３には周辺制御装置Ｃからの割り込み要求に対応する割り込みベクタＲＣが格納される。
【０００７】
そして、割り込み制御回路５は、割り込み時、周辺制御装置Ａからの割り込み要求を処理すべき場合には割り込みベクタＲＡを指定し、周辺制御装置Ｂからの割り込み要求を処理すべき場合には割り込みベクタＲＢを指定し、周辺制御装置Ｃからの割り込み要求を処理すべき場合には割り込みベクタＲＣを指定する。
【０００８】
図１０は半導体集積回路装置の他の例の要部を示すブロック回路図である。この半導体集積回路装置は、周辺制御装置として、３個の周辺制御装置Ｃ〜Ｅを搭載しており、その他については、図８に示す半導体集積回路と同様に構成されている。
【０００９】
図１１は図１０に示す半導体集積回路装置の割り込み動作を説明するための図である。この半導体集積回路装置においては、割り込みベクタ格納領域８−１には周辺制御装置Ｃからの割り込み要求に対応する割り込みベクタＲＣが格納され、割り込みベクタ格納領域８−２には周辺制御装置Ｄからの割り込み要求に対応する割り込みベクタＲＤが格納され、割り込みベクタ格納領域８−３には周辺制御装置Ｅからの割り込み要求に対応する割り込みベクタＲＥが格納される。
【００１０】
そして、割り込み制御回路５は、割り込み時、周辺制御装置Ｃからの割り込み要求を処理すべき場合には割り込みベクタＲＣを指定し、周辺制御装置Ｄからの割り込み要求を処理すべき場合には割り込みベクタＲＤを指定し、周辺制御装置Ｅからの割り込み要求を処理すべき場合には割り込みベクタＲＥを指定する。
【００１１】
図８に示す半導体集積回路装置と図１０に示す半導体集積回路装置のように、ＣＰＵを有し、周辺制御装置のみが異なる半導体集積回路装置においては、これらが少量製造品、例えば、エバチップである場合には、これらを共通チップ化することがコスト削減の上で好適である。
【００１２】
図１２は図８に示す半導体集積回路装置と図１０に示す半導体集積回路装置とを共通チップ化してなる参考例の半導体集積回路装置の要部を示すブロック回路図である。図１２中、１１はチップ本体、１２はＣＰＵであり、この半導体集積回路装置は、周辺制御装置として、５個の周辺制御装置Ａ〜Ｅを搭載している。周辺制御装置Ａ〜Ｃは図８に示す半導体集積回路装置が搭載するものであり、周辺制御装置Ｃ〜Ｅは図１０に示す半導体集積回路装置が搭載するものである。
【００１３】
１３はＣＰＵ１２に使用されるメモリ、１４はＣＰＵ１２とメモリ１３が接続された内部バス、１５は対応できる割り込み要因数を５とし、周辺制御装置Ａ〜ＥからのＣＰＵ１２に対する割り込み要求を制御する割り込み制御回路、１６はＣＰＵ１２と、周辺制御装置Ａ〜Ｅと、割り込み制御回路１５が接続された内部バス、１７−１〜１７−５は周辺制御装置Ａ〜Ｅが出力する割り込み要求信号を伝送する割り込み要求信号線である。
【００１４】
なお、割り込み制御に関する先行技術には、割り込み制御回路による処理ルーチンの指定をプログラマブルとするもの（例えば、特許文献１参照）、ＣＰＵが割り込み要求信号をマスクする機能を持つもの（例えば、特許文献２参照）、周辺制御装置の機能を持つ外部エバチップをＣＰＵエバチップに繋げるもの（例えば、特許文献３、４参照）がある。
【００１５】
【特許文献１】特開平３−６７３３８号公報
【特許文献２】特開昭６１−２６２９３７号公報
【特許文献３】特開２０００−２６７８７７号公報
【特許文献４】特開平２−８３６３２号公報
【００１６】
【発明が解決しようとする課題】
図１３は図１２に示す半導体集積回路装置が有する問題点を説明するための図である。図１３中、１８−１〜１８−５はメモリ１３中の周辺制御装置Ａ〜Ｅからの割り込み要求に対応する割り込みベクタＲＡ〜ＲＥを格納するための割り込みベクタ格納領域である。
【００１７】
ここで、図１２に示す半導体集積回路装置を使用して図８に示す半導体集積回路装置の機能を実現する場合には、周辺制御装置Ａ〜Ｃを使用し、周辺制御装置Ｄ、Ｅは使用しないことになり、図１０に示す半導体集積回路装置の機能を実現する場合には、周辺制御装置Ｃ〜Ｅを使用し、周辺制御装置Ａ、Ｂは使用しないことになる。
【００１８】
しかしながら、ＣＰＵ１２の処理ルーチンは、全ての割り込み要求に対して必要となるので、使用しない周辺制御装置の処理に割り当てられるメモリ領域が生じてしまう。このため、周辺制御装置Ａ〜Ｅからの割り込み要求に対する優先順位の設定などについて、割り込み制御の仕様変更を行わなければならず、これがコストを上昇させてしまうという問題点を有している。
【００１９】
本発明は、かかる点に鑑み、ＣＰＵを有し、周辺制御装置の部分のみが異なる複数品種の半導体集積回路装置を共通チップ化し、選択により任意品種の機能実現を可能とされた半導体集積回路装置であって、任意品種についての割り込み制御の仕様を変更することなく、そのまま使用することができるようにし、コスト削減を図ることができるようにした半導体集積回路装置を提供することを目的とする。
【００２０】
【課題を解決するための手段】
本発明は、ＣＰＵと、複数品種の機能実現に必要な複数の周辺制御装置と、割り込み制御回路を搭載した半導体集積回路装置であって、複数の周辺制御装置が出力する割り込み要求信号を伝送する複数の割り込み要求信号線と、これら複数の割り込み要求信号線の中から任意品種の機能実現に必要な割り込み要求信号線を選択して割り込み制御回路に接続する選択回路を有するというものである。
【００２１】
【発明の実施の形態】
図１は本発明の一実施形態の要部を示すブロック回路図である。本発明の一実施形態は、図８に示す半導体集積回路装置と図１０に示す半導体集積回路装置とを共通チップ化し、選択により図８に示す半導体集積回路装置又は図１０に示す半導体集積回路装置の機能実現を可能としたものである。
【００２２】
図１中、２１はチップ本体、２２はＣＰＵであり、本発明の一実施形態は、周辺制御装置として、５個の周辺制御装置Ａ〜Ｅを搭載している。周辺制御装置Ａ〜Ｃは図８に示す半導体集積回路装置が搭載するものであり、周辺制御装置Ｃ〜Ｅは図１０に示す半導体集積回路装置が搭載するものである。
【００２３】
２３はＣＰＵ２２に使用されるメモリ、２４はＣＰＵ２２とメモリ２３が接続された内部バス、２５は対応できる割り込み要因数を３とし、周辺制御装置Ａ〜ＥからのＣＰＵ２２に対する割り込み要求を制御する割り込み制御回路、２６はＣＰＵ２２と、周辺制御装置Ａ〜Ｅと、割り込み制御回路２５が接続された内部バスである。
【００２４】
２７−１〜２７−５は周辺制御装置Ａ〜Ｅが出力する割り込み要求信号を伝送する割り込み要求信号線、２８は割り込み要求信号線２７−１〜２７−５の中から使用可能とする割り込み要求信号線を選択することにより機能実現を可能とする周辺制御装置の選択を行うセレクタである。
【００２５】
２９はセレクタ２８の選択動作を制御するセレクタ制御回路、３０−１〜３０−３はセレクタ２８の出力端と割り込み制御回路２５との間に設けられた割り込み要求信号線である。
【００２６】
図２は本発明の一実施形態を使用して図８に示す半導体集積回路装置の機能を実現する場合を説明するための図である。図２中、３１−１〜３１−３はメモリ２３中の割り込みベクタ格納領域である。
【００２７】
図８に示す半導体集積回路装置の機能を実現する場合、割り込みベクタ格納領域３１−１には周辺制御装置Ａからの割り込み要求に対応する割り込みベクタＲＡを格納し、割り込みベクタ格納領域３１−２には周辺制御装置Ｂからの割り込み要求に対応する割り込みベクタＲＢを格納し、割り込みベクタ格納領域３１−３には周辺制御装置Ｃからの割り込み要求に対応する割り込みベクタＲＣを格納する。
【００２８】
また、割り込み要求信号線２７−１、３０−１間、割り込み要求信号線２７−２、３０−２間、及び、割り込み要求信号線２７−３、３０−３間が接続されるようにセレクタ制御回路２９を介してセレクタ２８を制御し、周辺制御装置Ａ〜Ｃの機能を実現可能とし、周辺制御装置Ｄ、Ｅの機能を無視する状態とする。
【００２９】
このようにすると、周辺制御装置Ａからの割り込み要求は、割り込み要求信号線２７−１、セレクタ２８、割り込み要求信号線３０−１を介して行われ、周辺制御装置Ｂからの割り込み要求は、割り込み要求信号線２７−２、セレクタ２８、割り込み要求信号線３０−２を介して行われ、周辺制御装置Ｃからの割り込み要求は、割り込み要求信号線２７−３、セレクタ２８、割り込み要求信号線３０−３を介して行われる。
【００３０】
そして、割り込み制御回路２５は、割り込み時、周辺制御装置Ａからの割り込み要求を処理すべき場合には割り込みベクタＲＡを指定し、周辺制御装置Ｂからの割り込み要求を処理すべき場合には割り込みベクタＲＢを指定し、周辺制御装置Ｃからの割り込み要求を処理すべき場合には割り込みベクタＲＣを指定する。
【００３１】
図３は本発明の一実施形態を使用して図１０に示す半導体集積回路装置の機能を実現する場合を説明するための図である。図１０に示す半導体集積回路装置の機能を実現する場合、割り込みベクタ格納領域３１−１には周辺制御装置Ｃからの割り込み要求に対応する割り込みベクタＲＣを格納し、割り込みベクタ格納領域３１−２には周辺制御装置Ｄからの割り込み要求に対応する割り込みベクタＲＤを格納し、割り込みベクタ格納領域３１−３には周辺制御装置Ｅからの割り込み要求に対応する割り込みベクタＲＥを格納する。
【００３２】
また、割り込み要求信号線２７−３、３０−１間、割り込み要求信号線２７−４、３０−２間、及び、割り込み要求信号線２７−５、３０−３間が接続されるようにセレクタ制御回路２９を介してセレクタ２８を制御し、周辺制御装置Ｃ〜Ｅの機能を実現可能とし、周辺制御装置Ａ、Ｂの機能を無視する状態とする。
【００３３】
このようにすると、周辺制御装置Ｃからの割り込み要求は、割り込み要求信号線２７−３、セレクタ２８、割り込み要求信号線３１−１を介して行われ、周辺制御装置Ｄからの割り込み要求は、割り込み要求信号線２７−４、セレクタ２８、割り込み要求信号線３０−２を介して行われ、周辺制御装置Ｅからの割り込み要求は、割り込み要求信号線２７−５、セレクタ２８、割り込み要求信号線３０−３を介して行われる。
【００３４】
そして、割り込み制御回路２５は、割り込み時、周辺制御装置Ｃからの割り込み要求を処理すべき場合には割り込みベクタＲＣを指定し、周辺制御装置Ｄからの割り込み要求を処理すべき場合には割り込みベクタＲＤを指定し、周辺制御装置Ｅからの割り込み要求を処理すべき場合には割り込みベクタＲＥを指定する。
【００３５】
以上のように、本発明の一実施形態によれば、図８に示す半導体集積回路装置及び図１０に示す半導体集積回路装置の機能実現に必要な５個の周辺制御装置Ａ〜Ｅが出力する割り込み要求信号を伝送する割り込み要求信号線２７−１〜２７−５の中から図８に示す半導体集積回路装置又は図１０に示す半導体集積回路装置の機能実現に必要な割り込み要求信号線を選択して割り込み制御回路２５に接続するセレクタ２８を備えるとしている。
【００３６】
したがって、ＣＰＵ２２は、図８に示す半導体集積回路装置及び図１０に示す半導体集積回路装置の機能実現のために、周辺制御装置Ａ〜Ｅの全てからの割り込み要求を処理するルーチンを持たねばならないという制約から逃れられ、図８に示す半導体集積回路装置の機能実現のためには、周辺制御装置Ａ〜Ｃからの割り込み要求を処理するためのルーチンを持つだけで足り、図１０に示す半導体集積回路装置の機能実現のためには、周辺制御装置Ｃ〜Ｅからの割り込み要求を処理するためのルーチンを持つだけで足りる。
【００３７】
すなわち、図８に示す半導体集積回路装置の機能を実現する場合には、図８に示す半導体集積回路装置に用意されている割り込み制御の仕様を変更することなく、そのまま使用することができ、図１０に示す半導体集積回路装置の機能を実現する場合には、図１０に示す半導体集積回路装置に用意されている割り込み制御の仕様を変更することなく、そのまま使用することができる。したがって、コストの削減を図ることができる。
【００３８】
なお、図４は特許文献１（特開平３―６７３３８号公報）に記載の技術を説明するための図である。特許文献１に記載の技術は、割り込み要因ＩＲ０、ＩＲ１が同じ割り込みベクタＡＤＲを持つ場合、ベクタ選択レジスタ３２−０、３２−１を介して同一の割り込みベクタ領域３３を指定できるようにし、メモリマップの行数を減らすことができるようにしたものであり、本発明と目的、構成を異にするものである。
【００３９】
図５は特許文献２（特開昭６１−２６２９３７号公報）に記載の技術を説明するための図である。特許文献２に記載の技術は、割り込み要因ＩＲ０、ＩＲ１、ＩＲ２が同一の優先レベルを持つ場合であっても、ＣＰＵ３４で実行中のプログラムから見ると、例えば、割り込み要因ＩＲ２の優先度が低い場合、ＣＰＵ３４から割り込み要因ＩＲ２を一時的に差し止めることができるという技術であり、本発明と目的、構成を異にするものである。
【００４０】
図６は特許文献３（特開２０００−２６７８７７号公報）に記載の技術を説明するための図であり、特許文献３に記載の技術は、ＣＰＵエバチップ３５とマイコン周辺エバチップ３６を必要とするものである。図７は特許文献４（特開平２−８３６３２号公報）に記載の技術を説明するための図であり、特許文献４に記載の技術は、Ａ品種の半導体集積回路装置３７を周辺制御装置の異なるＢ品種として使用できるようにするためにＡ品種固有の割り込み要因を無効とし、Ａ品種の半導体集積回路装置３７に対して、外部チップとしてＢ品種固有の割り込み要因源となる周辺制御装置３８を接続できるようにしたものである。いずれも周辺制御装置として外部チップを必要とするものである。
【００４１】
これらに対して、本発明は、周辺制御装置の部分のみが異なる複数品種の半導体集積回路装置を共通チップ化し、選択により任意品種の機能実現を可能とするものであり、周辺制御装置をなす外部チップを必要とせず、特許文献３、４に記載の技術に比較して利便性が高く、コスト削減の効果も大きいものである。
【００４２】
【発明の効果】
以上のように、本発明によれば、複数品種の機能実現に必要な複数の周辺制御装置が出力する割り込み要求信号を伝送する複数の割り込み要求信号線の中から任意品種の機能実現に必要な割り込み要求信号線を選択して割り込み制御回路に接続する選択回路を有するとしたことにより、任意品種についての割り込み制御の仕様を変更することなく、そのまま使用することができるので、コスト削減を図ることができる。
【図面の簡単な説明】
【図１】本発明の一実施形態の要部を示すブロック回路図である。
【図２】本発明の一実施形態を使用して図８に示す半導体集積回路装置の機能を実現する場合を説明するための図である。
【図３】本発明の一実施形態を使用して図１０に示す半導体集積回路装置の機能を実現する場合を説明するための図である。
【図４】特許文献１（特開平３―６７３３８号公報）に記載の技術を説明するための図である。
【図５】特許文献２（特開昭６１−２６２９３７号公報）に記載の技術を説明するための図である。
【図６】特許文献３（特開２０００−２６７８７７号公報）に記載の技術を説明するための図である。
【図７】特許文献４（特開平２−８３６３２号公報）に記載の技術を説明するための図である。
【図８】半導体集積回路装置の一例の要部を示すブロック回路図である。
【図９】図８に示す半導体集積回路装置の割り込み動作を説明するための図である。
【図１０】半導体集積回路装置の他の例の要部を示すブロック回路図である。
【図１１】図１０に示す半導体集積回路装置の割り込み動作を説明するための図である。
【図１２】参考例の半導体集積回路装置の要部を示すブロック回路図である。
【図１３】図１２に示す半導体集積回路装置が有する問題点を説明するための図である。
【符号の説明】
４、６…内部バス
７−１〜７−３…割り込み要求信号線
８−１〜８−３…割り込みベクタ格納領域
１４、１６…内部バス
１７−１〜１７−５…割り込み要求信号線
１８−１〜１８−５…割り込みベクタ格納領域
２４、２６…内部バス
２７−１〜２７−５…割り込み要求信号線
３０−１〜３０−３…割り込み要求信号線
３１−１〜３１−３…割り込みベクタ格納領域
【図１】
2004258744.tif 000003
【図２】
2004258744.tif 000004
【図３】
2004258744.tif 000005
【図４】
2004258744.tif 000006
【図５】
2004258744.tif 000007
【図６】
2004258744.tif 000008
【図７】
2004258744.tif 000009
【図８】
2004258744.tif 000010
【図９】
2004258744.tif 000011
【図１０】
2004258744.tif 000012
【図１１】
2004258744.tif 000013
【図１２】
2004258744.tif 000014
【図１３】
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