(57)【要約】【課題】本発明は、高速応答性に優れたヒステリシス電源制御回路を提供することを目的とする。【解決手段】制御対象となる電圧を検出する電圧検出手段と、電圧検出手段の出力が第一の入力に接続されたヒステリシスコンパレータと、ヒステリシスコンパレータの第二の入力に接続された基準電圧設定手段とヒステリシスコンパレータの出力を入力としてドライブ信号を生成するドライブ回路とを備え、制御対象電圧を基準電圧とヒステリシスコンパレータで決まるヒステリシスレベルの中に保持する事によって安定化させるヒステリシス電圧制御を行う制御回路において、ヒステリシスコンパレータの出力を積分する積分手段と積分手段の出力から直流成分を除く直流カット手段と、直流カット手段の出力と電圧検出手段の出力を加算しヒステリシスコンパレータの第一の入力に供給する加算手段を備えることで課題を解決する。【選択図】図１
2004208440.tif 000002
【特許請求の範囲】
【請求項１】
制御対象となる電圧を検出する電圧検出手段と、前記電圧検出手段の出力が第一の入力に接続されたヒステリシスコンパレータと、前記ヒステリシスコンパレータの第二の入力に接続された基準電圧設定手段と、前記ヒステリシスコンパレータの出力を入力としてドライブ信号を生成するドライブ回路とを備え、前記制御対象電圧を前記基準電圧と前記ヒステリシスコンパレータで決まるヒステリシスレベルの中に保持する事によって安定化させるヒステリシス電圧制御を行う制御回路において、
前記ヒステリシスコンパレータの出力を積分する積分手段と、前記積分手段の出力から直流成分を除く直流カット手段と、前記直流カット手段の出力と前記電圧検出手段の出力を加算し、前記ヒステリシスコンパレータの第一の入力に供給する加算手段とを備えたことを特徴とする制御回路。
【請求項２】
前記積分手段の入力として、前記ドライブ回路の出力を使用したことを特徴とする請求項１の制御回路。
【請求項３】
前記積分手段の入力として、入力電圧をオンオフするスイッチング手段、前記オンオフされた電圧を平滑するLCフィルタを含むスイッチング電源装置の中の、前記オンオフされた電圧を使用したことを特徴とする請求項１または請求項２の制御回路。
【請求項４】
前記電圧検出手段として第一の抵抗と第二の抵抗の直列回路からなる抵抗分圧回路としたことを特徴とする請求項１、請求項２または請求項３の制御回路。
【請求項５】
前記積分手段として第三の抵抗と第一のコンデンサの直列回路からなるRC積分回路としたことを特徴とする請求項１、請求項２、請求項３、または請求項４の制御回路。
【請求項６】
前記直流カット手段として第二のコンデンサを使用したことを特徴とする請求項１、請求項２、請求項３、請求項４または請求項５の制御回路。
【請求項７】
前記加算手段として、前記直流カット手段の出力と前記第一の抵抗と第二の抵抗の接続点の間に第四の抵抗を接続したことを特徴とする請求項４、請求項５または請求項６の制御回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、急激な負荷の変動に対し、出力電圧制御を高速化する電源制御回路に関するものである。
【０００２】
【従来の技術】
図２に示したヒステリシス電圧制御は、基準電圧Vrefおよびヒステリシスコンパレータ１２によって設定されるヒステリシスレベルの中に検出電圧を保持することにより、出力を安定化させる自励式の制御方法である。この制御は、遅いフィードバックループを持たず、過渡現象と同様の速さで負荷電流変動に応答する。応答時間は、ヒステリシスコンパレータ１２とドライブ回路１９の遅延のみに依存するため、ヒステリシス電圧制御は高速の過渡応答を示す。
【０００３】
この制御方法におけるスイッチング周波数fsは、入力電圧Vin、出力電圧Vout、出力コンデンサCoutの等価直列抵抗ESR、出力インダクタL、ヒステリシスレベルHystに依存する。スイッチング周波数fsは式１によって計算することができる。
【式１】
2004208440.tif 000003
従来のヒステリシス電圧制御は、出力コンデンサCoutの特性に依存するESRによりスイッチング周波数が変動してしまう欠点があった。
【０００４】
この問題を解決するために、米国特許第６，１４７，４７８号では、検出電圧にランプ電圧波形を加算した電圧をヒステリシスコンパレータ１２に供給している。この手法によれば、検出電圧のリプル電圧より大きなランプ電圧を加算することにより、ヒステリシスコンパレータ１２の周波数変動をなくすことが可能になる。なぜなら、ヒステリシスコンパレータ１２の入力に供給されるランプ電圧の変動は検出電圧の変動に比べて大きい事から、検出電圧の影響がほとんど無くなるためである。さらに、ランプ波形のスロープは入力電圧Vinにより決定するため一定である。よって周波数は、ランプ電圧が設定されたヒステリシスレベルの中で変動する事により決定される。（特許文献１参照）
【０００５】
しかし、このようにすると負荷の急激な変動が生じた場合、ランプ電圧のスロープより大きく出力電圧が変動しないと応答しないデメリットもある。そのため、ランプ電圧は周波数変動と高速応答性のバランスをとった適切なスロープを持たせることが必要である。図３に負荷が安定しているときの検出電圧と、これに加算するランプ電圧波形を示す。
【０００６】
この特許の構成を図４に示す。図４に示すスイッチング手段を持つ電力変換器において、ダイオード１３のカソードを直流カット手段１７の入力に接続し、この直流カット手段１７の出力を、電圧検出手段、積分手段、加算手段が組み合わさった合成回路２１に接続し、この合成回路２１の出力をヒステリシスコンパレータ１２の入力に接続している。この回路はダイオード１３の電圧を直流カットしてから積分することでランプ電圧波形を作り出し、それを電圧検出回路に加算する、という機能を果たすものである。より具体的な構成を図５に示す。抵抗器７とコンデンサ１０で積分回路が構成されており、抵抗器５，抵抗器６で電圧検出回路が構成されている。しかしながら、この回路構成の場合、抵抗器５とコンデンサ１０でも積分回路が構成されてしまう。よって、急激な負荷変動が生じ出力電圧Voutが大きく変化した場合、抵抗器５を通して、コンデンサ１０の充放電がおきるため、ヒステリシスコンパレータ１２の入力電圧は出力電圧に対して即座に応答することができなく、ヒステリシスコンパレータ１２の出力電圧に遅れが生じる問題があった。
【０００７】
【特許文献１】
米国特許第６，１４７，４７８号
【０００８】
【発明が解決しようとする課題】
本発明の目的は、前記問題点を解決する制御方式を提供することにある。
【０００９】
【課題を解決するための手段】
制御対象となる電圧を検出する電圧検出手段と、前記電圧検出手段の出力が第一の入力に接続されたヒステリシスコンパレータと、前記ヒステリシスコンパレータの第二の入力に接続された基準電圧設定手段と、前記ヒステリシスコンパレータの出力を入力としてドライブ信号を生成するドライブ回路とを備え、前記制御対象電圧を前記基準電圧と前記ヒステリシスコンパレータで決まるヒステリシスレベルの中に保持する事によって安定化させるヒステリシス電圧制御を行う制御回路において、前記ヒステリシスコンパレータの出力を積分する積分手段と、前記積分手段の出力から直流成分を除く直流カット手段と、前記直流カット手段の出力と前記電圧検出手段の出力を加算し、前記ヒステリシスコンパレータの第一の入力に供給する加算手段とを備えることで課題を解決する。
【００１０】
【発明の実施の形態】
次に、添付図面を参照しながら本発明の制御回路の実施の形態について詳細に説明する。図１は本発明の制御回路のブロック図を示している。図６は図１の一実施例である。電圧検出回路部１５を抵抗器１と抵抗器２で構成し、積分回路部１６を抵抗器３とコンデンサ８によるRC積分回路とし、直流カット回路部１７にコンデンサ９を用い、加算回路部１８に抵抗器４を用いた。ヒステリシスコンパレータ１２の反転入力には加算結果、非反転入力には基準電圧Vrefを入力した。ヒステリシスコンパレータ１２の出力電圧に応じ、ドライブ回路１９の出力はスイッチング手段を含んだ電圧変換部２０に入力される。
【００１１】
以下、図６の本実施の形態の動作について説明する。まず、負荷回路１４の電流変動がない定常状態における動作について説明をする。定常状態において加算回路１８の出力と電圧検出回路１５の出力を加算し、その加算結果と基準電圧Vrefをヒステリシスコンパレータ１２により比較する。前記加算結果がヒステリシスウインドウのハイレベルVHIに到達するとヒステリシスコンパレータ１２の出力電圧はロー信号となり、ドライブ回路を通して電圧変換部を制御する。また、前記加算結果がヒステリシスウインドウのローレベルVLOに到達するとヒステリシスコンパレータ１２の出力電圧はハイ信号となりドライブ回路を通して電圧変換部を制御する。よって前記加算値は、図３に示すように設定されたヒステリシスコンパレータ１２のヒステリシスレベルの間に保持され、電圧を安定に制御する。この定常状態において、ヒステリシスコンパレータ１２の入力に供給されるランプ電圧の変動は検出電圧の変動と比べ大きく一定であるため、一定の周波数で動作する。
【００１２】
次に負荷回路１４で急激な電流変動が発生した場合について説明をする。ある時刻t1で急激な負荷回路１４の電流増加が発生した瞬間、出力電流の急激な増加に対する不足分を補うため、出力コンデンサCoutから放電電流が流れる。このとき出力電圧Voutは出力コンデンサCoutの内部インピーダンスと放電電流の積により表される電圧降下と蓄積電荷を放出することによる電圧降下により減少する。このとき加算回路１８により加算される電圧のスロープより大きなスロープを持った検出電圧が発生し、加算結果は瞬時にヒステリシスコンパレータ１２のローレベルVLOにまで下がる。そしてヒステリシスコンパレータ１２の出力はハイ信号となり、電力変換部のスイッチング素子により、入力電圧Vinより電力が供給される。この状態は、制御電圧Voutが設定電圧まで回復し、ヒステリシスコンパレータ１２の反転入力電圧がヒステリシスレベルのハイレベルVHIに到達するまで維持される。
【００１３】
ある時刻t２で急激な負荷回路１４の電流減少が発生した瞬間、出力電流の急激な減少に対する過剰分を補うため、出力コンデンサに充電電流が流れる。このときの出力電圧は出力コンデンサCoutの内部インピーダンスと充電電流の積、及び容量に対する電荷の蓄積により増加する。このとき加算回路１８により加算される電圧のスロープより大きなスロープを持った検出電圧が発生し、加算結果は瞬時にヒステリシスコンパレータ１２のハイレベルVHIにまで上がる。そして、ヒステリシスコンパレータ１２の出力はロー信号となり、電力変換部のスイッチング素子により、入力電圧Vinからの電力供給はストップする。この状態は、制御電圧Voutが設定電圧まで回復し、ヒステリシスコンパレータ１２の反転入力電圧がヒステリシスレベルのローレベルVLOに到達するまで維持される。
【００１４】
図１における電力変換部２０は降圧チョッパ、フォワードコンバータ、ハーフブリッジコンバータ、フルブリッジコンバータ、プッシュプルコンバータにおいても適用できる。降圧チョッパに適用した場合について図７に示す。ヒステリシスコンパレータ１２の反転入力には加算結果、非反転入力には基準電圧Vrefを入力した。コンパレータ１２の出力がハイ信号の時、そのハイ信号はドライブ回路１９に入力され、ドライブ回路１９の出力からスイッチング素子２２を短絡させる信号を出力し、入力電源より電力が負荷回路１４へ供給するように動作する。また、コンパレータ１２の出力がロー信号の時、そのロー信号はドライブ回路１９に入力され、ドライブ回路１９の出力からスイッチング素子２２を解放させる信号を出力する。出力インダクタLに蓄えられたエネルギーが整流素子１３を通り転流する。このように出力電圧Voutを制御する。
【００１５】
絶縁型コンバータにおいても同様である。図８に示すフォワードコンバータにおいてもコンパレータ１２の出力がハイ信号の時、そのハイ信号は絶縁素子３４を介しドライブ回路１９に入力され、ドライブ回路１９の出力からスイッチング素子２２を短絡させる信号を出力する。入力電源より電力がトランスT、整流素子２９を介し、負荷回路１４へ供給されるように動作する。また、コンパレータ１２の出力がロー信号の時、そのロー信号は絶縁素子３４を介しドライブ回路１９に入力され、ドライブ回路１９の出力からスイッチング素子２２を解放させる信号を出力する。出力インダクタLに蓄えられたエネルギーが整流素子１３を通り転流する。図９に示すプッシュプルコンバータ、図１０に示すハーフブリッジコンバータにおいては、ヒステリシスコンパレータ１２の出力信号をドライブ回路１９によりスイッチング素子２３，２４にそれぞれ交互に振り分ける事により同様の動作をする。図１１に示すフルブリッジコンバータにおいては、ヒステリシスコンパレータ１２の出力信号をドライブ回路１９によりスイッチング素子２５および２６と、２７および２８とに交互に信号を振り分ける事により同様の動作をする。
【００１６】
図１２は、積分回路１６の入力電圧を、ヒステリシスコンパレータ１２の出力電圧からドライブ回路１９の出力電圧に置き換えた場合であり、同様の効果が得られる。また、図１３に示すように、積分回路１６の入力電圧をLCフィルタの入力電圧に置き換えた場合も、同様の効果を得ることができるが、この場合さらに入力電圧Vinがフィードフォワードされるメリットがある。入力電圧Vinに変動が生じた場合、積分器１６より出力される三角波の傾きは入力電圧Vinの変動に伴い変化する。したがって、検出電圧に加算されるランプ波形も変化する。例えば入力電圧Vinが増加した場合、積分回路１６から出力される三角波の立ち上がりスロープは増加し、加算回路１８に入力するランプ信号の立ち上がりスロープも増加する。ヒステリシスコンパレータ１２に入力される加算電圧は早くヒステリシスレベルのハイレベルに到達することになり、ヒステリシスコンパレータ１２の出力は通常より早くロー信号を出力する。よって入力電圧Vinからの電力供給期間を短くすることができる。また、入力電圧Vinが減少した場合、積分回路１６から出力される三角波の立ち上がりスロープは減少し、加算回路１８に入力するランプ信号の立ち上がりスロープも減少する。ヒステリシスコンパレータ１２に入力される加算電圧は遅くヒステリシスレベルのハイレベルに到達することになり、ヒステリシスコンパレータ１２の出力は通常より遅くハイ信号を出力する事になる。よって入力電圧Vinからの電力供給期間を長くすることができる。
【００１７】
【発明の効果】
以上説明したように、本発明によれば、負荷回路の急激な負荷変動による電圧変化に対し応答の遅れが無い、高速の電圧制御を実現することが可能となる。
【図面の簡単な説明】
【図１】本発明の電圧制御ブロック回路図
【図２】従来のヒステリシス制御ブロック回路図
【図３】定常状態における、検出電圧と加算値電圧
【図４】米国特許第６，１４７，４７８号による電圧制御ブロック回路図
【図５】米国特許第６，１４７，４７８号による電圧制御の実施例
【図６】本発明の実施回路図
【図７】降圧チョッパに適用した実施例
【図８】フォワードコンバータに適用した実施例
【図９】プッシュプルコンバータに適用した実施例
【図１０】ハーフブリッジコンバータに適用した実施例
【図１１】フルブリッジコンバータに適用した実施例
【図１２】本発明の応用回路１
【図１３】本発明の応用回路２
【符号の説明】
１〜７    抵抗器
８〜１１    コンデンサ
１２    ヒステリシスコンパレータ
１３    整流素子
１４    負荷回路
１５    電圧検出回路部
１６    積分回路部
１７    直流カット回路部
１８    加算回路部
１９    ドライブ回路部
２０    電力変換部
２１    電圧検出手段、積分手段、加算手段合成回路部
２２〜２８    スイッチング素子
２９〜３１    整流素子
３２〜３３    コンデンサ
Vin    入力電圧
Vout    出力電圧
Vref    基準電圧
Cout    出力コンデンサ
L    インダクタ
Cin    入力コンデンサ
T    トランス
【図１】
2004208440.tif 000004
【図２】
2004208440.tif 000005
【図３】
2004208440.tif 000006
【図４】
2004208440.tif 000007
【図５】
2004208440.tif 000008
【図６】
2004208440.tif 000009
【図７】
2004208440.tif 000010
【図８】
2004208440.tif 000011
【図９】
2004208440.tif 000012
【図１０】
2004208440.tif 000013
【図１１】
2004208440.tif 000014
【図１２】
2004208440.tif 000015
【図１３】
2004208440.tif 000016