(57)【要約】【課題】データを高速に増幅することができ、尚且つ、データの増幅時にビット線の容量に起因するノイズを防止した半導体記憶装置を提供する。【解決手段】半導体記憶装置は、多数のメモリセルおよび該メモリセル内のデータを伝達するビット線を含むメモリセルアレイと、ビット線に接続され、データを増幅する増幅回路と、ビット線と増幅回路との間に接続されたスイッチング素子Ｑ１０９と、Ｑ１０９をオンさせる電圧をそのゲートに印加する基準電圧源Ｖｐｐと、Ｑ１０９のゲートとＶｐｐとの間に直列に接続されかつ互いに並列に接続されたスイッチング素子Ｑ１３９、Ｑ１４０と、Ｑ１３９およびＱ１４０をオンさせる電圧をこれらのゲートへ印加する基準電圧源Ｖｓｓと、Ｑ１４０のゲートとＶｓｓとの間に接続され、Ｑ１３９の動作よりもＱ１４０の動作を遅延させるタイミング変更回路とを備える。【選択図】  図３
2004178738.tif 000002
【特許請求の範囲】
【請求項１】
多数のメモリセルおよび該メモリセル内のデータを伝達するビット線を含むメモリセルアレイと、
前記ビット線に接続され、前記メモリセル内のデータを増幅する増幅回路と、
前記ビット線と前記増幅回路との間に接続された第１のスイッチング素子と、
前記第１のスイッチング素子をオンさせる電圧を前記第１のスイッチング素子のゲートに印加する第１の基準電圧源と、
前記第１のスイッチング素子のゲートと第１の基準電圧源との間に直列に接続され、かつ互いに並列に接続された第２のスイッチング素子および第３のスイッチング素子と、
前記第２のスイッチング素子および前記第３のスイッチング素子をオンさせる電圧を該第２のスイッチング素子のゲートおよび該第３のスイッチング素子のゲートへ印加する第２の基準電圧源と、
前記第３のスイッチング素子のゲートと前記第２の基準電圧源との間に接続され、前記第２のスイッチング素子の動作よりも前記第３のスイッチング素子の動作を遅延させる第１のタイミング変更回路とを備えた半導体記憶装置。
【請求項２】
前記第１のタイミング変更回路は、第１の抵抗器および第１のキャパシタからなるＲＣ遅延回路であることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記第２のスイッチング素子および前記第３のスイッチング素子はＰチャネルトランジスタであり、
前記第２および第３のスイッチング素子ゲートが前記第１の基準電圧源に接続されることによって前記第２および第３のスイッチング素子はオフし、
前記第２および第３のスイッチング素子ゲートが前記第２の基準電圧源に接続されることによって前記第２および第３のスイッチング素子はオンすることを特徴とする請求項１に記載の半導体記憶装置。
【請求項４】
前記第１のスイッチング素子のゲートにおけるゲート電圧を前記第１のタイミング変更回路へフィードバックするフィードバック回路をさらに備え、
前記第１のタイミング変更回路は、該ゲート電圧が所定の設定電圧を超えたときに、前記第２の基準電圧源を前記第３のスイッチング素子のゲートに接続することを特徴とする請求項１に記載の半導体記憶装置。
【請求項５】
前記第１のタイミング変更回路は、
前記第１の基準電圧源の電圧と前記第２の基準電圧源の電圧との間の電圧を有する第３の基準電圧源と、
前記第３のスイッチング素子のゲートと前記第３の基準電圧源との間に接続され、前記第１のスイッチング素子のゲートに接続されたゲートを有する第４のスイッチング素子と、
前記第３のスイッチング素子のゲートと前記第２の基準電圧源との間に接続され、前記第１のスイッチング素子のゲートに接続されたゲートを有し、前記第４のスイッチング素子とは逆導電型の第５のスイッチング素子とを含み、
前記設定電圧は、前記第３の基準電圧源の電圧と前記第４のスイッチング素子の閾値電圧との差に基づくことを特徴とする請求項４に記載の半導体記憶装置。
【請求項６】
前記第２のスイッチング素子のゲートと前記第２の基準電圧源との間に前記第２の基準電圧源からの電圧を調節する電圧制御回路をさらに備えたことを特徴とする請求項１、請求項２または請求項４のいずれかに記載の半導体記憶装置。
【請求項７】
前記電圧制御回路は、
前記第２のスイッチング素子のゲートと前記第２の基準電圧源との間に介在し、ゲートおよびドレインが前記第２のスイッチング素子のゲートに接続された第６のスイッチング素子を含むことを特徴とする請求項６に記載の半導体記憶装置。
【請求項８】
前記電圧制御回路は、
前記第６のスイッチング素子のソースと前記第２のスイッチング素子のゲートとの間に前記第６のスイッチング素子に対して並列に接続され、ゲートが第１のスイッチング素子のゲートに接続された第７のスイッチング素子を含むことを特徴とする請求項７に記載の半導体記憶装置。
【請求項９】
前記電圧制御回路は、
前記第６のスイッチング素子と前記第２の基準電圧源との間に介在し、ゲートおよびドレインが前記第６のスイッチング素子のソースに接続され、ソースが前記第２の基準電圧源に接続された第８のスイッチング素子をさらに含むことを特徴とする請求項９に記載の半導体記憶装置。
【請求項１０】
前記電圧制御回路は、
前記第８のスイッチング素子のソースと前記第２のスイッチング素子のゲートとの間に前記第６および第８のスイッチング素子に対して並列に接続され、ゲートが第１のスイッチング素子のゲートに接続されことを特徴とする請求項９に記載の半導体記憶装置。
【請求項１１】
前記電圧制御回路は、前記第７のスイッチング素子よりも閾値が高い第９のスイッチング素子を含むことを特徴とする請求項１０に記載の半導体記憶装置。
【請求項１２】
前記第１の基準電圧源の電圧と前記第２の基準電圧源の電圧との間の電圧を有する第３の基準電圧源と、
前記第２の基準電圧源の電圧と前記第３の基準電圧源の電圧との間の電圧を有する第４の基準電圧源と、
前記第３の基準電圧源と前記第１のスイッチング素子のゲートとの間に接続された第１０のスイッチング素子と、
前記第４の基準電圧源と前記第１のスイッチング素子のゲートとの間に接続された第１１のスイッチング素子と、
前記第１１のスイッチング素子と前記第１のスイッチング素子のゲートとの間に接続された第２の抵抗器とをさらに備え、
前記第１０のスイッチング素子がオン状態のときには前記第１１のスイッチング素子はオフ状態であり、前記第１１のスイッチング素子がオン状態のときには、前記第１０のスイッチング素子はオフ状態であることを特徴とする請求項１に記載の半導体記憶装置。
【請求項１３】
前記第１０のスイッチング素子および前記第１１のスイッチング素子の動作は前記増幅回路を活性化する信号に同期化されていることを特徴とする請求項１２に記載の半導体記憶装置。
【請求項１４】
前記第１の基準電圧源の電圧と前記第２の基準電圧源の電圧との間の電圧を有する第３の基準電圧源と、
前記第２の基準電圧源の電圧と前記第３の基準電圧源の電圧との間の電圧を有する第４の基準電圧源と、
前記第３の基準電圧源と前記第１のスイッチング素子のゲートとの間に接続された第１０のスイッチング素子と、
前記第４の基準電圧源と前記第１のスイッチング素子のゲートとの間に接続された第１１のスイッチング素子と、
前記第４の基準電圧源と前記第１のスイッチング素子のゲートとの間において前記第１１のスイッチング素子と並列に接続された第１２のスイッチング素子と、
前記第１１のスイッチング素子の動作よりも前記第１２のスイッチング素子の動作を遅延させる第２のタイミング変更回路とをさらに備えたことを特徴とする請求項１に記載の半導体記憶装置。
【請求項１５】
前記第２のタイミング変更回路は、第２の抵抗器および第２のキャパシタからなるＲＣ遅延回路であることを特徴とする請求項１４に記載の半導体記憶装置。
【請求項１６】
前記第１のスイッチング素子のゲートにおけるゲート電圧を前記第２のタイミング変更回路へフィードバックするフィードバック回路をさらに備え、
前記第２のタイミング変更回路は、前記ゲート電圧が所定の設定電圧を超えたときに、前記第２の基準電圧源を前記第３のスイッチング素子のゲートに接続することを特徴とする請求項１４に記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体記憶装置に関する。
【０００２】
【従来の技術】
ＤＲＡＭ等の半導体記憶装置においては、微細化が進むにつれてビット線対の間の結合容量が増大している。この結合容量の増大は、メモリセルに記憶されているデータを増幅するときに干渉を引き起こす。従来から半導体記憶装置は、この干渉によるノイズを防止するために、データをメモリセルから読み出した後、データを増幅するときにビット線とセンスアンプとを切断するように構成されている。
【０００３】
図２１は、従来の半導体記憶装置に備えられた増幅回路１０の回路図である。図２１の左側にメモリセル１１、その右側にメモリセル１２が示されている。メモリセル１１には、ビット線対ＢＬＬ／ｂＢＬＬが接続されている。メモリセル１２には、ビット線対ＢＬＲ／ｂＢＬＲが接続されている。ビット線対ＢＬＳ／ｂＢＬＳは、増幅回路１０内のセンスアンプ１６に接続されている。ビット線対ＢＬＬ／ｂＢＬＬは、トランジスタＱ９およびＱ１０を介してビット線対ＢＬＳ／ｂＢＬＳに接続されている。ビット線対ＢＬＳ／ｂＢＬＳは、トランジスタＱ１１およびＱ１２を介してビット線対ＢＬＳ／ｂＢＬＳに接続されている。
【０００４】
トランジスタＱ９およびＱ１０は制御信号ΦＬによって制御され、トランジスタＱ１２およびＱ１１は制御信号ΦＲによって制御される。メモリセル１１が選択された場合には、トランジスタＱ１２およびＱ１１がオフ状態に切り替えられる。それによって、ビット線対ＢＬＳ／ｂＢＬＳがビット線対ＢＬＲ／ｂＢＬＲから切断される。一方、メモリセル１２が選択された場合には、トランジスタＱ９およびＱ１０がオフ状態に切り替えられる。それによって、ビット線対ＢＬＳ／ｂＢＬＳがビット線対ＢＬＬ／ｂＢＬＬから切断される。ビット線対ＢＬＳ／ｂＢＬＳがビット線対ＢＬＲ／ｂＢＬＲまたはＢＬＬ／ｂＢＬＬから切断されることによって、増幅回路１０内のビット線対ＢＬＳ／ｂＢＬＳからメモリセルアレイＣＡ内のビット線ＢＬＬの容量を分離する。
【０００５】
増幅回路１０内のプリチャージ回路１５は、メモリセル１１または１２が選択される前に、各ビット線対ＢＬＬ／ｂＢＬＬ、ＢＬＲ／ｂＢＬＲおよびＢＬＳ／ｂＢＬＳをＶｒｅｆにプリチャージしている。センスアンプ１６は、メモリセル１１またはメモリセル１２からのデータを増幅する。
【０００６】
図２２は、図２１に示された増幅回路１０へ制御信号ΦＬを与える制御回路２０の回路図である。制御回路２０は、制御信号ΦＬとして、Ｖｐｐ、Ｖｄｄ、ＶｉｉまたはＶｓｓのいずれかの電圧値を出力することができる。
【０００７】
昇圧信号ＢＯＯＳＴ−Ｌは、ＰチャネルトランジスタＱ３９をオン状態にして、それにより、制御信号φＬの電圧をＶｐｐへ昇圧させることができる。Ｖｐｐは、トランジスタＱ９、Ｑ１０を駆動能力の高い状態させる制御信号ΦＬの電圧であり、Ｖｄｄよりも高い電圧である。
【０００８】
分離信号ｂＩＳＯ−Ｌは、ＮＡＮＤゲートＧ１４を介して、ＰチャネルトランジスタＱ３５をオン状態にし、それによって、制御信号φＬの電圧をＶｄｄにすることができる。Ｖｄｄはビット線対ＢＬＬ／ｂＢＬＬ、ＢＬＲ／ｂＢＬＲおよびＢＬＳ／ｂＢＬＳをプリチャージしているときの制御信号ΦＬの電圧である。
【０００９】
また、分離信号ｂＩＳＯ−Ｌは、ＮＯＲゲートＧ１６を介して、ＮチャネルトランジスタＱ３６をオン状態にし、それによって、制御信号φＬの電圧をＶｉｉにすることができる。Ｖｉｉは、トランジスタＱ９、Ｑ１０をオフ状態にする電圧である。ＶｉｉはＶｓｓよりも高くＶｄｄよりも低い電圧である。
【００１０】
選択信号ＳＥＬ−Ｒは、ＮチャネルトランジスタＱ３４をオン状態にし、それによって、制御信号φＬの電圧をＶｓｓにすることができる。Ｖｓｓは接地電圧である。また、選択信号ＳＥＬ−Ｒは、ＰチャネルトランジスタＱ３１およびＮチャネルトランジスタＱ３２から成るスイッチを制御する。それによって、昇圧信号ＢＯＯＳＴ−Ｌの反転信号ｂＢＯＯＳＴ−ＬがＮＡＮＤゲートＧ１４およびＮＯＲゲートＧ１６へ入力される。選択信号ＳＥＬ−Ｒは、図２１に示されたメモリセル１２を選択する場合にハイ（ｈｉｇｈ）になり、図２１に示されたメモリセル１１を選択する場合にロウ（ｌｏｗ）になる。
【００１１】
図２３は、図２１に示された増幅回路１０および図２２に示された制御回路２０の動作を示すタイミングチャートである。図２３を参照して、増幅回路１０がメモリセル１１のデータを増幅するときの動作を説明する。増幅回路１０がデータを読み出す前は、制御信号ΦＬの電圧がＶｄｄである。よって、トランジスタＱ９、Ｑ１０、Ｑ１２およびＱ１１はオン状態にある。
【００１２】
まず、プリチャージ信号ＥＱをロウにしてプリチャージ回路１５をオフにする（時点ｔ０）。このとき、制御信号ΦＲの電圧がＶｓｓになることによりトランジスタＱ１１、Ｑ１２がオフ状態に切り替えられる。それにより、メモリセル１２が増幅回路１０から分離される。
【００１３】
次に、ワード線ＷＬＬをハイにすることによって、ＮチャネルトランジスタＱ１をオン状態にする（時点ｔ１）。それにより、センスアンプ１６がメモリセル１１のデータを受信する。
【００１４】
次に、分離信号ｂＩＳＯ−Ｌをロウにすることによって、トランジスタＱ３５をオフ状態に切り替え、かつトランジスタＱ３６をオン状態に切り替える（時点ｔ２）。それによって、電圧Ｖｉｉが電圧Ｖｄｄに代わって制御信号ΦＬとして増幅回路１０へ印加される。制御信号ΦＬの電圧がＶｄｄからＶｉｉへ遷移するので、図２１に示されたトランジスタＱ９およびＱ１０はオフ状態に切り替わる。
【００１５】
その後、センスアンプ１６はメモリセル１１のデータを増幅する。データを増幅した後、昇圧信号ＢＯＯＳＴ−Ｌをハイにする（時点ｔ３）。ＰチャネルトランジスタＱ３９がオン状態に切り替わり、制御信号ΦＬの電圧がＶｐｐになる。それによって、図２１に示すトランジスタＱ９、Ｑ１０が再びオン状態に切り替わり、増幅されたデータがメモリセル１１へ再度書き込まれる。制御信号ΦＬの電圧がＶｄｄよりも高いＶｐｐになるので、キャパシタＣ１に充分な電荷が蓄積され得る。
【００１６】
次に、ワード線ＷＬＬをロウにする（時点ｔ４）。
【００１７】
さらに、分離信号ｂＩＳＯ−Ｌをハイ、昇圧信号ＢＯＯＳＴ−Ｌをロウにすることによって、制御信号ΦＬおよびΦＲをＶｄｄに戻す（時点ｔ５）。それによって、トランジスタＱ９およびＱ１０はオン状態を維持し、トランジスタＱ１１およびＱ１２はオン状態へ切り替わる。また、このとき、プリチャージ信号ＥＱをハイにすることによって、ビット線対ＢＬＬ／ｂＢＬＬ、ＢＬＲ／ｂＢＬＲおよびＢＬＳ／ｂＢＬＳをプリチャージする。
【００１８】
【発明が解決しようとする課題】
上述の従来技術によれば、時点ｔ２において、制御信号ΦＬがＶｉｉになることによって、ビット線対ＢＬＳ／ｂＢＬＳがビット線対ＢＬＬ／ｂＢＬＬから切断される。その結果、センスアンプ１６がデータを増幅している時に、ビット線対ＢＬＬ／ｂＢＬＬの結合容量に起因するノイズが防止される。また、センスアンプ１６は、ビット線対ＢＬＳ／ｂＢＬＳの電位差を増幅すれば足りるので、データを高速に増幅することができる。
【００１９】
しかし、データをメモリセル１１へ再度書き込むために、センスアンプ１６は、ビット線対ＢＬＳ／ｂＢＬＳ内のデータを増幅した後に、ビット線対ＢＬＬ／ｂＢＬＬの電位差をビット線対ＢＬＳ／ｂＢＬＳと同様に増幅しなければならない。ビット線対ＢＬＬ／ｂＢＬＬの電位差の増幅が開始される時点は、制御信号ΦＬがＶｐｐになる時点ｔ３である。
【００２０】
このとき、制御信号ΦＬはＶｉｉからＶｐｐへ急激に増幅されるので、トランジスタＱ９およびＱ１０が瞬時にオン状態に切り替わる。それによって、ビット線対ＢＬＳ／ｂＢＬＳの容量にビット線対ＢＬＬ／ｂＢＬＬの容量が急激に加わる。その結果、ハイレベルに増幅されたビット線ｂＢＬＳの電圧はビット線ｂＢＬＬに接続されることによって低下する。一方で、ロウレベルに増幅されたビット線ＢＬＳの電圧はビット線ＢＬＬとの接続により上昇する。即ち、ビット線対ＢＬＳ／ｂＢＬＳにノイズが発生する。
【００２１】
このノイズにより、ビット線ｂＢＬＳとビット線ＢＬＳとの電位差が逆転してしまう場合も生じ得る。それによって、データが誤って認識されてしまうという問題が生じる。
【００２２】
そこで、本発明の目的は、データを高速に増幅することができ、尚且つ、データの増幅時にビット線の容量に起因するノイズを防止した半導体記憶装置を提供することである。
【００２３】
【課題を解決するための手段】
本発明に従った実施の形態による半導体記憶装置は、多数のメモリセルおよび該メモリセル内のデータを伝達するビット線を含むメモリセルアレイと、前記ビット線に接続され、前記メモリセル内のデータを増幅する増幅回路と、前記ビット線と前記増幅回路との間に接続された第１のスイッチング素子と、前記第１のスイッチング素子をオンさせる電圧を前記第１のスイッチング素子のゲートに印加する第１の基準電圧源と、前記第１のスイッチング素子のゲートと第１の基準電圧源との間に直列に接続され、かつ互いに並列に接続された第２のスイッチング素子および第３のスイッチング素子と、前記第２のスイッチング素子および前記第３のスイッチング素子をオンさせる電圧を該第２のスイッチング素子のゲートおよび該第３のスイッチング素子のゲートへ印加する第２の基準電圧源と、前記第３のスイッチング素子のゲートと前記第２の基準電圧源との間に接続され、前記第２のスイッチング素子の動作よりも前記第３のスイッチング素子の動作を遅延させる第１のタイミング変更回路とを備える。
【００２４】
前記第１のタイミング変更回路は、第１の抵抗器および第１のキャパシタからなるＲＣ遅延回路でよい。
【００２５】
前記第２のスイッチング素子および前記第３のスイッチング素子はＰチャネルトランジスタであり、前記第２および第３のスイッチング素子ゲートが前記第１の基準電圧源に接続されることによって前記第２および第３のスイッチング素子はオフし、前記第２および第３のスイッチング素子ゲートが前記第２の基準電圧源に接続されることによって前記第２および第３のスイッチング素子はオンするように構成されてもよい。
【００２６】
該半導体記憶装置は、前記第１のスイッチング素子のゲートにおけるゲート電圧を前記第１のタイミング変更回路へフィードバックするフィードバック回路をさらに備え、前記第１のタイミング変更回路は、該ゲート電圧が所定の設定電圧を超えたときに、前記第２の基準電圧源を前記第３のスイッチング素子のゲートに接続するように構成されてもよい。
【００２７】
前記第１のタイミング変更回路は、前記第１の基準電圧源の電圧と前記第２の基準電圧源の電圧との間の電圧を有する第３の基準電圧源と、前記第３のスイッチング素子のゲートと前記第３の基準電圧源との間に接続され、前記第１のスイッチング素子のゲートに接続されたゲートを有する第４のスイッチング素子と、前記第３のスイッチング素子のゲートと前記第２の基準電圧源との間に接続され、前記第１のスイッチング素子のゲートに接続されたゲートを有し、前記第４のスイッチング素子とは逆導電型の第５のスイッチング素子とを含み、前記設定電圧は、前記第３の基準電圧源の電圧と前記第４のスイッチング素子の閾値電圧との差に基づくように構成されてもよい。
【００２８】
好ましくは、前記第２のスイッチング素子のゲートと前記第２の基準電圧源との間に前記第２の基準電圧源からの電圧を調節する電圧制御回路をさらに備える。
【００２９】
好ましくは、前記電圧制御回路は、前記第２のスイッチング素子のゲートと前記第２の基準電圧源との間に介在し、ゲートおよびドレインが前記第２のスイッチング素子のゲートに接続された第６のスイッチング素子を含む。
【００３０】
好ましくは、前記電圧制御回路は、前記第６のスイッチング素子のソースと前記第２のスイッチング素子のゲートとの間に前記第６のスイッチング素子に対して並列に接続され、ゲートが第１のスイッチング素子のゲートに接続された第７のスイッチング素子を含む。
【００３１】
好ましくは、前記電圧制御回路は、前記第６のスイッチング素子と前記第２の基準電圧源との間に介在し、ゲートおよびドレインが前記第６のスイッチング素子のソースに接続され、ソースが前記第２の基準電圧源に接続された第８のスイッチング素子をさらに含む。
【００３２】
好ましくは、前記電圧制御回路は、前記第８のスイッチング素子のソースと前記第２のスイッチング素子のゲートとの間に前記第６および第８のスイッチング素子に対して並列に接続され、ゲートが第１のスイッチング素子のゲートに接続されている。
【００３３】
さらに好ましくは、前記電圧制御回路は、前記第７のスイッチング素子よりも閾値が高い第９のスイッチング素子を含む。
【００３４】
該半導体記憶装置は、前記第１の基準電圧源の電圧と前記第２の基準電圧源の電圧との間の電圧を有する第３の基準電圧源と、前記第２の基準電圧源の電圧と前記第３の基準電圧源の電圧との間の電圧を有する第４の基準電圧源と、前記第３の基準電圧源と前記第１のスイッチング素子のゲートとの間に接続された第１０のスイッチング素子と、前記第４の基準電圧源と前記第１のスイッチング素子のゲートとの間に接続された第１１のスイッチング素子と、前記第１１のスイッチング素子と前記第１のスイッチング素子のゲートとの間に接続された第２の抵抗器とをさらに備え、
好ましくは、前記第１０のスイッチング素子がオン状態のときには前記第１１のスイッチング素子はオフ状態であり、前記第１１のスイッチング素子がオン状態のときには、前記第１０のスイッチング素子はオフ状態である。
【００３５】
好ましくは、前記第１０のスイッチング素子および前記第１１のスイッチング素子の動作は前記増幅回路を活性化する信号に同期化されている。
【００３６】
該半導体記憶装置は、前記第１の基準電圧源の電圧と前記第２の基準電圧源の電圧との間の電圧を有する第３の基準電圧源と、前記第２の基準電圧源の電圧と前記第３の基準電圧源の電圧との間の電圧を有する第４の基準電圧源と、前記第３の基準電圧源と前記第１のスイッチング素子のゲートとの間に接続された第１０のスイッチング素子と、前記第４の基準電圧源と前記第１のスイッチング素子のゲートとの間に接続された第１１のスイッチング素子と、前記第４の基準電圧源と前記第１のスイッチング素子のゲートとの間において前記第１１のスイッチング素子と並列に接続された第１２のスイッチング素子と、前記第１１のスイッチング素子の動作よりも前記第１２のスイッチング素子の動作を遅延させる第２のタイミング変更回路とをさらに備えてもよい。
【００３７】
前記第２のタイミング変更回路は、第２の抵抗器および第２のキャパシタからなるＲＣ遅延回路でよい。
【００３８】
該半導体記憶装置は、前記第１のスイッチング素子のゲートにおけるゲート電圧を前記第２のタイミング変更回路へフィードバックするフィードバック回路をさらに備え、前記第２のタイミング変更回路は、前記ゲート電圧が所定の設定電圧を超えたときに、前記第２の基準電圧源を前記第３のスイッチング素子のゲートに接続するように構成してもよい。
【００３９】
【発明の実施の形態】
以下、図面を参照し、本発明による実施の形態を説明する。実施の形態は本発明を限定するものではない。以下の実施の形態は、Ｎチャネルトランジスタに代えてＰチャネルトランジスタを設け、Ｐチャネルトランジスタに代えてＮチャネルトランジスタを設けてもその実施の形態の効果を失わない。但し、この場合、各信号のレベルを、適宜、変更する必要がある。
【００４０】
図１は、本発明に係る第１の実施の形態に従ったＤＲＡＭ型の半導体記憶装置のブロック図である。半導体記憶装置は、メモリセルアレイＣＡＬ、メモリセルアレイＣＡＲおよびセンスアンプ領域Ｓ／Ａを備える。メモリセルアレイＣＡＬおよびＣＡＲはメモリセルＭＣ、ビット線ＢＬおよびワード線ＷＬを含む。センスアンプ領域Ｓ／Ａはビット線ＢＬと接続されている。センスアンプ領域Ｓ／ＡはメモリセルＭＣ内のデータを増幅するセンスアンプ１１６（図２参照）を有する。センスアンプ１１６は、２つのメモリセルアレイＣＡＬ、ＣＡＲに共用される共有センスアンプ（ｓｈａｒｅｄ  ｓｅｎｓｅ  ａｍｐｌｉｆｉｅｒ）である。半導体記憶装置は、外部からの信号ＲＡＳバー、ＣＡＳバーおよびＷＥバーをそれぞれ一時的に格納するバッファＲＡＢ、ＣＡＢおよびＤＱＢと、それらの信号をデコードするデコーダＲＤ、ＣＤと、内部電圧発生回路ＶＧとをさらに備える。
【００４１】
図２は、センスアンプ領域Ｓ／Ａに含まれる増幅回路１００の回路図である。図２の左側に示されているメモリセル１１、ビット線対ＢＬＬ／ｂＢＬＬは、メモリセルアレイＣＡＬに含まれる。図２の右側に示されているメモリセル１２、ビット線対ＢＬＲ／ｂＢＬＲは、メモリセルアレイＣＡＲに含まれる。ビット線対ＢＬＳ／ｂＢＬＳは、センスアンプ領域Ｓ／Ａに含まれる。ビット線対ＢＬＬ／ｂＢＬＬは、メモリセル１１に接続されている。ビット線対ＢＬＲ／ｂＢＬＲは、メモリセル１２に接続されている。ビット線対ＢＬＳ／ｂＢＬＳは、増幅回路１００内のセンスアンプ１１６に接続されている。尚、ビット線ｂＢＬＬは、ＢＬＬの反転信号を搬送するビット線であり、ＢＬＬバーを意味する。ＢＬＲとｂＢＬＲおよびＢＬＳとｂＢＬＳも同様の関係にある。
【００４２】
ビット線ＢＬＬとビット線ＢＬＳとの間にはＮチャネルトランジスタＱ１０９が接続され、ビット線ｂＢＬＬとビット線ｂＢＬＳとの間にはＮチャネルトランジスタＱ１１０が接続されている。ビット線ＢＬＲとビット線ＢＬＳとの間にはＮチャネルトランジスタＱ１１２が接続され、ビット線ｂＢＬＲとビット線ｂＢＬＳとの間にはＮチャネルトランジスタＱ１１１が接続されている。トランジスタＱ１０９およびＱ１１０は制御信号ΦＬによって制御され、トランジスタＱ１１２およびＱ１１１は制御信号ΦＲによって制御される。メモリセル１１が選択された場合には、トランジスタＱ１１２およびＱ１１１がオフ状態に切り替えられ、それによって、ビット線ＢＬＳおよびビット線ｂＢＬＳがそれぞれビット線ＢＬＲおよびビット線ｂＢＬＲから切断される。一方、メモリセル１２が選択された場合には、トランジスタＱ１０９およびＱ１１０がオフ状態に切り替えられる。
【００４３】
プリチャージ回路１１５は、ＮチャネルトランジスタＱ１１３、Ｑ１１４およびＱ１１５を備えている。トランジスタＱ１１３、Ｑ１１４およびＱ１１５のそれぞれのゲートがプリチャージ信号ＥＱに接続されている。それによって、トランジスタＱ１１３、Ｑ１１４およびＱ１１５は、プリチャージ信号ＥＱによって制御され、ビット線対ＢＬＬ／ｂＢＬＬ、ＢＬＲ／ｂＢＬＲおよびＢＬＳ／ｂＢＬＳをＶｒｅｆにプリチャージすることができる。
【００４４】
センスアンプ１１６は、ＮチャネルトランジスタＱ１０３、Ｑ１０４およびＰチャネルトランジスタＱ１０６、Ｑ１０７を備えている。メモリセル１１または１２のデータを増幅するときには、Ｎチャネルセンスアンプ制御信号ＳＥＮをハイ、かつＰチャネルセンスアンプ制御信号ｂＳＥＰをロウにする。それによって、センスアンプ１１６が活性化され、メモリセルから受けたデータが増幅される。
【００４５】
図３は、本実施の形態による半導体記憶装置内の増幅回路１００を制御する制御回路２００の回路図である。制御回路２００は、制御信号ΦＬとして、Ｖｐｐ、Ｖｓｓ、ＶｄｄまたはＶｉｉのいずれかの電圧値を増幅回路１００へ出力することができる。Ｖｐｐは第１の基準電圧源の電圧である。Ｖｓｓは第２の基準電圧源の電圧である。Ｖｄｄは第３の基準電圧源の電圧である。さらに、Ｖｉｉは第４の基準電圧源の電圧である。
【００４６】
ＶｄｄはトランジスタＱ１０９、Ｑ１１０をオン状態にする電圧である。Ｖｄｄはビット線対ＢＬＬ／ｂＢＬＬ、ＢＬＲ／ｂＢＬＲおよびＢＬＳ／ｂＢＬＳをプリチャージしているときに制御信号ΦＬとして用いられる。
【００４７】
Ｖｐｐは、トランジスタＱ１０９、Ｑ１１０を高い駆動状態にオンさせる電圧である。ＶｐｐはＶｄｄよりも高い電圧である。増幅後のデータをメモリセル１１１または１１２に再び書き込む際に制御信号ΦＬの電圧をＶｐｐにすることによって、キャパシタＣ１またはＣ２に充分な電荷が与えられ得る。
【００４８】
Ｖｉｉは、トランジスタＱ１０９、Ｑ１１０をオフ状態にする電圧である。センスアンプ１１６がデータを増幅する際に制御信号ΦＬの電圧をＶｉｉにすることによって、ビット線対ＢＬＳ／ｂＢＬＳがビット線対ＢＬＬ／ｂＢＬＬから分離される。その結果、センスアンプ１１６は、ビット線対ＢＬＬ／ｂＢＬＬの結合容量に起因するノイズに影響されることなく、ビット線対ＢＬＳ／ｂＢＬＳ内のデータを増幅させることができる。
【００４９】
Ｖｓｓは接地電圧である。制御信号ΦＬの電圧がＶｓｓであることによって、トランジスタＱ１０９およびＱ１１０は完全にオフ状態となる。尚、ＶｉｉはＶｓｓよりも高くＶｄｄよりも低い電圧である。
【００５０】
ＰチャネルトランジスタＱ１３９が、第１の基準電圧源と図２に示すトランジスタＱ１０９およびＱ１１０のゲートとの間に直列に接続されている。トランジスタＱ１３９のソースは第１の基準電圧源に接続され、そのドレインはトランジスタＱ１０９およびＱ１１０のゲートに接続されている。トランジスタＱ１３９のサイズはトランジスタＱ３９（図２２参照）より小さい。
【００５１】
ＰチャネルトランジスタＱ１４０が、第１の基準電圧源と図２に示すトランジスタＱ１０９およびＱ１１０のゲートとの間に直列に接続され、尚且つ、トランジスタＱ１３９に対して並列に接続されている。トランジスタＱ１４０のソースは第１の基準電圧源に接続され、そのドレインはトランジスタＱ１０９およびＱ１１０のゲートに接続されている。トランジスタＱ１４０のサイズはトランジスタＱ１３９よりも大きい。
【００５２】
トランジスタＱ１３９のゲートはインバータＧ１１１に接続されている。トランジスタＱ１４０のゲートは遅延回路ＴＤを介してインバータＧ１１１に接続されている。遅延回路ＴＤは、タイミング変更回路の具体例である。インバータＧ１１１は昇圧信号ＢＯＯＳＴ−Ｌを昇圧信号ｂＢＯＯＳＴ−Ｌ１へ反転させる。従って、昇圧信号ＢＯＯＳＴ−Ｌがハイのときに、Ｖｓｓ（ロウ）が昇圧信号ｂＢＯＯＳＴ−Ｌ１として出力される。一方、昇圧信号ＢＯＯＳＴ−Ｌがロウのときに、Ｖｐｐ（ハイ）が昇圧信号ｂＢＯＯＳＴ−Ｌ１として出力される。
【００５３】
トランジスタＱ１４０のゲートには遅延回路ＴＤが接続されているので、昇圧信号ｂＢＯＯＳＴ−Ｌ２は、昇圧信号ｂＢＯＯＳＴ−Ｌ１がトランジスタＱ１３９ゲートへ与えられる時点よりも時間的に遅れてトランジスタＱ１４０へ与えられる。よって、トランジスタＱ１４０の動作は、トランジスタＱ１３９の動作よりも遅延する。
【００５４】
第３の基準電圧源と第４の基準電圧源との間に、ＰチャネルトランジスタＱ１３５およびＮチャネルトランジスタＱ１３６が直列に接続されている。ランジスタＱ１３５とトランジスタＱ１３６との間のノードＮ１は、ＮチャネルトランジスタＱ１３４を介して第２の基準電圧源に接続されている。
【００５５】
トランジスタＱ１３５およびトランジスタＱ１３６の各ドレインはノードＮ１に接続されている。トランジスタＱ１３５のソースは第３の基準電圧源に接続されている。トランジスタＱ１３６のソースは第４の基準電圧源に接続されている。トランジスタＱ１３４のソースは、第２の基準電圧源に接続され、そのドレインは、トランジスタＱ１０９のゲートに接続されている。
【００５６】
さらに、ノードＮ１は図２に示すトランジスタＱ１０９およびＱ１１０のゲートに接続されている。よって、制御回路２００は、ノードＮ１からＶｓｓ（第２の基準電圧源）、Ｖｄｄ（第３の基準電圧源）またはＶｉｉ（第４の基準電圧源）を制御信号ΦＬとして出力することができる。尚、Ｖｐｐ（第１の基準電圧源）は、トランジスタＱ１３９またはＱ１４０を通して出力され得る。
【００５７】
トランジスタＱ１３５のゲートにはＮＡＮＤゲートＧ１１４の出力が接続されている。トランジスタＱ１３６のゲートにはＮＯＲゲートＧ１１６の出力が接続されている。ＮＡＮＤゲートＧ１１４およびＮＯＲゲートＧ１１６は分離信号ｂＩＳＯ−Ｌおよび昇圧信号ｂＢＯＯＳＴ−Ｌ１を共通に入力する。但し、ＮＯＲゲートＧ１１６は昇圧信号ｂＢＯＯＳＴ−Ｌ１を反転入力する。
【００５８】
トランジスタＱ１３１、Ｑ１３２が、ＮＡＮＤゲートＧ１１４の入力とインバータＧ１１１との間に接続されている。ＮチャネルトランジスタＱ１３３が、ＮＡＮＤゲートＧ１１４の入力と第２の基準電圧源との間に接続されている。
【００５９】
トランジスタＱ１３１、Ｑ１３２、Ｑ１３３およびＱ１３４は、選択信号ＳＥＬ−Ｒによって制御される。尚、選択信号ＳＥＬ−Ｒは、インバータＧ１１２を介してトランジスタＱ１３２のゲートへ与えられる。よってトランジスタＱ１３２のゲートには、選択信号ＳＥＬ−Ｒの反転信号が与えられる。選択信号ＳＥＬ−Ｒは、インバータＧ１１２およびＧ１１３を介してトランジスタＱ１３４のゲートへ与えられる。よってトランジスタＱ１３４のゲートには、選択信号ＳＥＬ−Ｒが与えられる。
【００６０】
選択信号ＳＥＬ−Ｒは、メモリセル１２が選択されているときにハイになる。このとき、トランジスタＱ１３１およびＱ１３２はオフ状態であり、トランジスタＱ１３３およびＱ１３４はオン状態である。よって、制御信号ΦＬの電圧はＶｓｓとなる。
【００６１】
一方、選択信号ＳＥＬ−Ｒは、メモリセル１１が選択されているときにロウである。このとき、トランジスタＱ１３１およびＱ１３２はオン状態であり、トランジスタＱ１３３およびＱ１３４はオフ状態である。よって、メモリセル１１が選択されているときには、制御信号ΦＬの電圧はＶｄｄ、ＶｉｉまたはＶｐｐのいずれかになり得る。
【００６２】
制御信号ΦＬの電圧をＶｄｄ、ＶｉｉまたはＶｐｐにする場合の各信号の状態を説明する。
【００６３】
制御信号ΦＬの電圧をＶｐｐにする場合には、昇圧信号ｂＢＯＯＳＴ−Ｌ１をロウにすればよい。それにより、トランジスタＱ１３９およびＱ１４０がオン状態になる。
【００６４】
このとき、ＮＡＮＤゲートＧ１１４には、昇圧信号ｂＢＯＯＳＴ−Ｌ１としてロウが入力される。さらに、ＮＯＲゲートＧ１１６には、昇圧信号ｂＢＯＯＳＴ−Ｌ１の反転信号としてハイが入力される。よって、分離信号ｂＩＳＯ−Ｌのレベルにかかわらず、トランジスタＱ１３５およびＱ１３６がオフ状態となる。従って、トランジスタＱ１０９のゲートは、第１の基準電圧源に接続され、第３の基準電圧源および第４の基準電圧源から切断されている。その結果、制御信号ΦＬの電圧はＶｐｐになる。
【００６５】
制御信号ΦＬの電圧をＶｄｄにする場合には、昇圧信号ｂＢＯＯＳＴ−Ｌ１および分離信号ｂＩＳＯ−Ｌをハイにすればよい。昇圧信号ｂＢＯＯＳＴ−Ｌ１がハイであるので、トランジスタＱ１３９およびＱ１４０がオフ状態である。
【００６６】
このとき、ＮＡＮＤゲートＧ１１４には、昇圧信号ｂＢＯＯＳＴ−Ｌ１としてハイが入力される。ＮＯＲゲートＧ１１６には、昇圧信号ｂＢＯＯＳＴ−Ｌ１の反転信号としてロウが入力される。さらに、分離信号ｂＩＳＯ−Ｌがハイであるので、トランジスタＱ１３５がオン状態、かつトランジスタＱ１３６がオフ状態になる。従って、トランジスタＱ１０９のゲートは、第３の基準電圧源に接続され、第１の基準電圧源および第４の基準電圧源から切断されている。その結果、制御信号ΦＬの電圧はＶｄｄになる。
【００６７】
制御信号ΦＬの電圧をＶｉｉにする場合には、昇圧信号ｂＢＯＯＳＴ−Ｌ１をハイにし、分離信号ｂＩＳＯ−Ｌをロウにすればよい。これにより、トランジスタＱ１３５がオフ状態になり、トランジスタＱ１３６がオン状態になる。従って、トランジスタＱ１０９のゲートは、第４の基準電圧源に接続され、かつ第１の基準電圧源および第３の基準電圧源から切断されている。その結果、制御信号ΦＬの電圧はＶｉｉになる。
【００６８】
図４は、遅延回路ＴＤの実施例の回路図である。遅延回路ＴＤは、第１の基準電圧源と第２の基準電圧源との間に直列に接続された抵抗器Ｒ１１およびＲ１２を備える。トランジスタＱ３７が第１の基準電圧源と抵抗器Ｒ１１との間に接続されている。トランジスタＱ３８が第２の基準電圧源と抵抗器Ｒ１２との間に接続されている。昇圧信号ｂＢＯＯＳＴ−Ｌ１がトランジスタＱ３７のゲートおよびトランジスタＱ３８のゲートに入力される。
【００６９】
インバータＧ１７が抵抗器Ｒ１１と抵抗器Ｒ１２との間のノードＮ２に接続されている。昇圧信号ｂＢＯＯＳＴ−Ｌ２がインバータＧ１７から出力される。キャパシタＣ１１がノードＮ２と第２の基準電圧源との間に接続されている。ＲＣ遅延回路がキャパシタＣ１１および抵抗器Ｒ１２によって構成されている。
【００７０】
昇圧信号ｂＢＯＯＳＴ−Ｌ１がハイの場合には、Ｖｐｐが遅延回路ＴＤから出力される。このとき、キャパシタＣ１１は、第１の基準電圧源により充電される。
【００７１】
昇圧信号ｂＢＯＯＳＴ−Ｌ１がロウに切り替えられた場合には、Ｖｐｐに代わってＶｓｓが遅延回路ＴＤから出力される。このとき、キャパシタＣ１１に充電された電荷が抵抗器Ｒ１２を介して第２の基準電圧源へ排除される。電荷をキャパシタＣ１１から放電するのに要する時間だけ、昇圧信号ｂＢＯＯＳＴ−Ｌ２の出力が遅延する。
【００７２】
図５は、図２に示された増幅回路１００および図３に示された制御回路２００の動作を示すタイミングチャートである。図２、図３および図５を参照して、増幅回路１００がメモリセル１１のデータを増幅するときの動作を説明する。
【００７３】
増幅回路１００がデータを読み出す前は、制御信号ΦＬおよびΦＲの電圧はＶｄｄである。よって、トランジスタＱ１０９、Ｑ１１０、Ｑ１１２およびＱ１１１はオン状態である。増幅回路１００がメモリセル１１のデータを読み出すときには、選択信号ＳＥＬ−Ｒがロウである。
【００７４】
まず、プリチャージ信号ＥＱをロウにしてプリチャージ回路１１５をオフにする（時点ｔ１０）。このとき、制御信号ΦＲの電圧がＶｓｓになることによりトランジスタＱ１１１、Ｑ１１２がオフ状態に切り替えられる。それにより、メモリセル１２が増幅回路１００から分離される。
【００７５】
次に、ワード線ＷＬＬをハイにすることによって、トランジスタＱ１をオン状態にする（時点ｔ１１）。それにより、センスアンプ１１６がメモリセル１１のデータを受信する。
【００７６】
次に、分離信号ｂＩＳＯ−Ｌをロウにする（時点ｔ１２）。それによって、制御信号ΦＬの電圧はＶｄｄからＶｉｉへ遷移する。よって、図２に示されたトランジスタＱ１０９およびＱ１１０はオフ状態に切り替わる。その結果、ビット線対ＢＬＳ／ｂＢＬＳがビット線対ＢＬＬ／ｂＢＬＬから分離される。即ち、分離信号ｂＩＳＯ−Ｌはビット線対ＢＬＳ／ｂＢＬＳとビット線対ＢＬＬ／ｂＢＬＬとの分離のタイミングを決定する。
【００７７】
時点ｔ１２の後に、センスアンプ１１６はメモリセル１１のデータを増幅する。
【００７８】
データ増幅後、昇圧信号ＢＯＯＳＴ−Ｌをハイにする（時点ｔ１３）。即ち、昇圧信号ｂＢＯＯＳＴ−Ｌ１をロウにする。本実施の形態における制御信号ΦＬの立ち上がりは従来例よりも緩やかになる。これは、トランジスタＱ１３９のサイズが比較的小さいので、トランジスタＱ１０９、Ｑ１１０のゲートの昇圧に時間が掛かるからである。
【００７９】
制御信号ΦＬが緩やかに立ち上がることによって、図２に示されたトランジスタＱ１０９およびＱ１１０が緩やかにオン状態へ切り替えられる。従って、ビット線対ＢＬＬ／ｂＢＬＬがビット線対ＢＬＳ／ｂＢＬＳに次第に接続されていく。ビット線対ＢＬＳ／ｂＢＬＳの容量にビット線対ＢＬＬ／ｂＢＬＬの容量が急激に加わることを回避することができるので、センスアンプ１１６は、ビット線対ＢＬＬ／ｂＢＬＬのデータを徐々にビット線対ＢＬＳ／ｂＢＬＳと同じ電位に増幅することができる。その結果、ビット線対ＢＬＳ／ｂＢＬＳにノイズが発生することを防止できる。また、ビット線ｂＢＬＳとビット線ＢＬＳとの電位差が逆転してしまうこともない。
【００８０】
続いて、遅延回路ＴＤにより遅延せられた昇圧信号ｂＢＯＯＳＴ−Ｌ２がロウになる（時点ｔ１４）。これにより、トランジスタＱ１４０がオン状態に切り替えられる。トランジスタＱ１３９およびＱ１４０の両方がオン状態になることによって、制御信号ΦＬは急速にＶｐｐへ昇圧される。
【００８１】
しかし、時点ｔ１４は、すでに、ビット線対ＢＬＬ／ｂＢＬＬのデータが増幅された後の時点である。よって、制御信号ΦＬを急速にＶｐｐへ昇圧することによって生じるノイズは問題とならない。むしろ、制御信号ΦＬの電圧がＶｉｉからＶｐｐへ速く昇圧されるので、増幅されたデータがメモリセル１１へ速く書き込まれ得る。その結果、本実施の形態による半導体記憶装置が高速化される。
【００８２】
制御信号ΦＬの電圧がＶｐｐになることによって、トランジスタＱ１０９、Ｑ１１０が再びオン状態に切り替わる（時点ｔ１５）。それにより、増幅されたデータがメモリセル１１へ再度書き込まれる。このとき、制御信号ΦＬの電圧がＶｄｄよりも高いＶｐｐであるので、キャパシタＣ１に充分な電荷が蓄積され得る。
【００８３】
次に、ワード線ＷＬＬをロウにする（時点ｔ１６）。
【００８４】
さらに、分離信号ｂＩＳＯ−Ｌをハイ、昇圧信号ＢＯＯＳＴ−Ｌをロウにすることによって、制御信号ΦＬおよびΦＲをＶｄｄに戻す（時点ｔ１７）これにより、トランジスタＱ１０９およびＱ１１０はオン状態を維持する。トランジスタＱ１１１およびＱ１１２はオン状態へ切り替わる。また、このとき、プリチャージ信号ＥＱをハイにすることによって、ビット線対ＢＬＬ／ｂＢＬＬ、ＢＬＲ／ｂＢＬＲおよびＢＬＳ／ｂＢＬＳをプリチャージする。
【００８５】
本実施の形態によれば、センスアンプ１１６がデータを増幅しているときに、制御信号ΦＬがＶｉｉからＶｐｐへ緩やかに昇圧され始める。よって、ビット線対ＢＬＬ／ｂＢＬＬの容量に起因するノイズが防止され得る。
【００８６】
本実施の形態によれば、センスアンプ１１６がデータを増幅した後に、制御信号ΦＬがＶｐｐへ急速に昇圧される。よって、センスアンプ動作が高速化され得る。
【００８７】
トランジスタＱ１３９およびＱ１４０がＰチャネルトランジスタであることによって、第１から第４の基準電圧源以外の電圧源を追加することなく、トランジスタＱ１３９およびＱ１４０が駆動し得る。
【００８８】
図６は、本発明に係る第２の実施の形態における制御回路３００の回路図である。本実施の形態は、トランジスタＱ１３９のゲートとノードＮ３との間に、電圧制御回路ＶＣが接続されている点で第１の実施の形態と異なる。ノードＮ３は、遅延回路ＴＤとインバータＧ１１１の出力との接続点である。
【００８９】
電圧制御回路ＶＣは、第１の基準電圧源と第２の基準電圧源との間にＮチャネルトランジスタＱ１４２が接続されている。トランジスタＱ１４２のゲートとドレインは短絡されている。さらにトランジスタＱ１４２のゲートとドレインは、トランジスタＱ１３９のゲートに接続されている。
【００９０】
ＰチャネルトランジスタＱ１４１がトランジスタＱ１４２のドレインと第１の基準電圧源との間に接続されている。ＮチャネルトランジスタＱ１４３がトランジスタＱ１４２のソースと第２の基準電圧源との間に接続されている。さらに、インバータＧ１１８がトランジスタＱ１４１、Ｑ１４３のゲートとインバータＧ１１１との間に接続されている。
【００９１】
制御回路３００の動作を説明する。電圧制御回路ＶＣは、昇圧信号ｂＢＯＯＳＴ−Ｌ１を入力して、昇圧信号ｂＢＯＯＳＴ−Ｌｄを出力するように動作する。
【００９２】
トランジスタＱ１４１、Ｑ１４３のゲートは共通に接続されているので、トランジスタＱ１４２、Ｑ１４３のいずれか一方がオン状態であり、他方がオフ状態である。
【００９３】
昇圧信号ｂＢＯＯＳＴ−Ｌ１がハイになった場合には、トランジスタＱ１４１がオン状態になり、トランジスタＱ１４３がオフ状態になる。よって、昇圧信号ｂＢＯＯＳＴ−ＬｄはＶｐｐ（ハイ）になる。この場合の昇圧信号ｂＢＯＯＳＴ−Ｌｄは、第１の実施の形態の昇圧信号ｂＢＯＯＳＴ−Ｌ１と同様である。
【００９４】
一方、昇圧信号ｂＢＯＯＳＴ−Ｌ１がロウになった場合には、トランジスタＱ１４３がオン状態、かつトランジスタＱ１４１がオフ状態になる。第２の基準電圧源はトランジスタＱ１４２のソースに接続されるので、昇圧信号ｂＢＯＯＳＴ−Ｌｄの電圧はＶｓｓにトランジスタＱ１４２の閾値を加えた電圧となる。即ち、ｂＢＯＯＳＴ−Ｌｄの電圧はＶｓｓ＋Ｖｔｈ（Ｑ１４２）となる。
【００９５】
図７は、第２の実施の形態の動作を示すタイミングチャートである。時点ｔ１３において、昇圧信号ｂＢＯＯＳＴ−Ｌｄが、昇圧信号ｂＢＯＯＳＴ−Ｌ１のようにＶｓｓまで低下することなく、Ｖｓｓ＋Ｖｔｈ（Ｑ１４２）までしか低下しない点で、第１の実施の形態と異なる。
【００９６】
従って、時点ｔ１３から時点ｔ１４までの制御信号ΦＬの立ち上がりが第１の実施の形態よりもさらに緩やかになる。よって、本実施の形態は、ビット線対ＢＬＳ／ｂＢＬＳに発生するノイズを第１の実施の形態よりも確実に防止できる。
【００９７】
図８は、本発明に係る第３の実施の形態における制御回路４００の回路図である。本実施の形態は、遅延回路ＴＤに代えて、遅延回路ＴＤとは異なるタイミング変更回路ＴＳを備えている点で第１の実施の形態と異なる。タイミング変更回路ＴＳは、ＰチャネルトランジスタＱ１４４、Ｑ１４６、ＮチャネルトランジスタＱ１４５、Ｑ１４７およびインバータＧ１１９を備える。
【００９８】
トランジスタＱ１４６のソースは第３の基準電圧源に接続されている。トランジスタＱ１４６のドレインはトランジスタＱ１４５を介してトランジスタＱ１４０のゲート接続されている。
【００９９】
トランジスタＱ１４７のソースは第２の基準電圧源に接続されている。トランジスタＱ１４７のドレインは、トランジスタＱ１４６のドレインと同様に、トランジスタＱ１４５を介してトランジスタＱ１４０のゲートに接続されている。トランジスタＱ１４６のゲートおよびトランジスタＱ１４７のゲートはともにトランジスタＱ１０９、Ｑ１１０のゲートに接続されている。
【０１００】
トランジスタＱ１４４のソースは第１の基準電圧源に接続されている。トランジスタＱ１４４のドレインはトランジスタＱ１４０のゲートに接続されている。トランジスタＱ１４５のソースはトランジスタＱ１４６、Ｑ１４７のドレインに接続されている。トランジスタＱ１４５のドレインは、トランジスタＱ１４４のドレインと同様に、トランジスタＱ１４０のゲートに接続されている。トランジスタＱ１４４のゲートおよびトランジスタＱ１４５のゲートは、ともにインバータＧ１１９を介してインバータＧ１１１とトランジスタＱ１３９のゲートとの間に接続されている。
【０１０１】
次に、制御回路４００の動作を説明する。
【０１０２】
昇圧信号ｂＢＯＯＳＴ−Ｌ１がハイになった場合には、トランジスタＱ１４４がオン状態になり、トランジスタＱ１４５がオフ状態になる。よって、Ｖｐｐが昇圧信号ｂＢＯＯＳＴ−Ｌ２として出力される。この動作は、第１の実施の形態と同じである。
【０１０３】
昇圧信号ｂＢＯＯＳＴ−Ｌ１がロウになった場合には、トランジスタＱ１４５がオン状態になり、トランジスタＱ１４４がオフ状態になる。よって、トランジスタＱ１４６のドレインとトランジスタＱ１４７のドレインとの接続点Ｎ４における電圧が昇圧信号ｂＢＯＯＳＴ−Ｌ２として出力される。
【０１０４】
昇圧信号ｂＢＯＯＳＴ−Ｌ１がハイからロウへ切り替えられる時点（図９の時点ｔ１３参照）では、制御信号ΦＬの電圧はＶｉｉである。従って、トランジスタＱ１４６は、制御信号ΦＬのフィードバックを受けてオン状態になっている。トランジスタＱ１４７は、制御信号ΦＬのフィードバックを受けてオフ状態になっている。よって、接続点Ｎ４における電圧、即ち、昇圧信号ｂＢＯＯＳＴ−Ｌ２の電圧は、Ｖｄｄになる。よって、トランジスタＱ１４０はオフ状態のまである。
【０１０５】
制御信号ΦＬの電圧がＶｉｉからＶｄｄ−Ｖｔｈ（Ｑ１４６）（以下、設定電圧Ｖｓｅｔという）に達した時に、トランジスタＱ１４６がオフ状態に切り替えられる。トランジスタＱ１４７のしきい値は設定電圧Ｖｓｅｔよりも低く設定されている。従って、トランジスタＱ１４６がオフ状態に切り替えられた時点において、トランジスタＱ１４７はすでにオン状態にある。これにより、接続点Ｎ４における電圧、即ち、昇圧信号ｂＢＯＯＳＴ−Ｌ２の電圧はＶｓｓになり、その結果、トランジスタＱ１４０がオン状態になる。
【０１０６】
図９は、本発明に係る第３の実施の形態の動作を示すタイミングチャートである。本実施の形態においては、制御信号ΦＬが設定電圧Ｖｓｅｔに達したときにトランジスタＱ１４０がオン状態に切り替えられる点で第１の実施の形態と異なる。時点ｔ１０から時点ｔ１２までの本実施の形態の動作は第１の実施の形態と同じである。
【０１０７】
時点ｔ１３において、昇圧信号ｂＢＯＯＳＴ−Ｌ１がハイからロウへ切り替えられる。トランジスタＱ１４４がオフ状態になり、トランジスタＱ１４５がオン状態になる。このとき、トランジスタＱ１４６はオン状態になっている。トランジスタＱ１４７はオフ状態になっている。よって、昇圧信号ｂＢＯＯＳＴ−Ｌ２がＶｐｐからＶｄｄへ減圧される。
【０１０８】
時点ｔ１４において、制御信号ΦＬが設定電圧Ｖｓｅｔに達する。それによって、トランジスタＱ１４６がオフ状態になり、トランジスタＱ１４７がオン状態になる。よって、昇圧信号ｂＢＯＯＳＴ−Ｌ２の電圧はＶｄｄからＶｓｓへ減圧される。このとき、トランジスタＱ１４０がオン状態になるので、制御信号ΦＬが急激にＶｐｐへ上昇する。
【０１０９】
第１の実施の形態によれば、タイミング変更回路としてＲＣ遅延回路が用いられていた。一般に、抵抗器およびキャパシタは、製造プロセスによるばらつきが大きな素子である。よって、トランジスタＱ１４０がトランジスタＱ１３９とほぼ同時にオン状態になる可能性がある。逆に、トランジスタＱ１４０がオン状態になるまで長時間を要することによって、増幅回路の高速動作が妨げられる場合もある。
【０１１０】
しかし、本実施の形態によれば、タイミング変更回路は、総てトランジスタにより構成されているので、製造プロセスによるばらつきが比較的小さい。さらに、制御信号ΦＬが設定電圧Ｖｓｅｔを超えることを条件に、トランジスタＱ１４０がオン状態になる。従って、トランジスタＱ１４０は、トランジスタＱ１３９を介して制御信号ΦＬが設定電圧Ｖｓｅｔに昇圧されるまではオン状態になることはない。また、トランジスタＱ１３９を介して制御信号ΦＬが設定電圧Ｖｓｅｔ以上に昇圧されることによって、トランジスタＱ１４０は確実にオン状態になる。
【０１１１】
このように、本実施の形態は、製造プロセスのばらつきを考慮することなく、制御信号ΦＬをＶｐｐへ昇圧させるタイミングを決定することができる。
【０１１２】
図１０は、本発明に係る第４の実施の形態における制御回路５００の回路図である。本実施の形態は、第２の実施の形態および第３の実施の形態の組合せである。本実施の形態によれば、第２の実施の形態および第３の実施の形態の両方の効果を得ることができる。
【０１１３】
尚、タイミング変更回路ＴＳは、遅延回路ＴＤに置き換えてもよい。この場合には、第１の実施の形態および第２の実施の形態の両方の効果を得ることができる。
【０１１４】
図１１は、本発明に係る第５の実施の形態における制御回路６００の回路図である。本実施の形態は、電圧制御回路ＶＣ内にＮチャネルトランジスタＱ１４８を備えている点で第４の実施の形態と異なる。トランジスタＱ１４８は、トランジスタ１４２と並列に接続されている。トランジスタＱ１４８のゲートはトランジスタＱ１０９、Ｑ１１０のゲートに接続されている。トランジスタＱ１３９をトランジスタＱ１４０よりも速いタイミングで動作させるために、トランジスタ１４８の閾値電圧は、トランジスタ１４７の閾値電圧よりも低いことが好ましい。
【０１１５】
図１２は本発明に係る第５の実施の形態の動作を示すタイミングチャートである。第４の実施の形態においては、制御信号ΦＬは、その傾きを２回変更しつつＶｉｉからＶｐｐまで上昇した。しかし、本実施の形態においては、制御信号ΦＬは、その傾きを３回変更しつつＶｉｉからＶｐｐまで上昇する。
【０１１６】
時点ｔ１０から時点ｔ１３までは第２の実施の形態と同じである。時点ｔ１３において、昇圧信号ｂＢＯＯＳＴ−Ｌｄの電圧はＶｐｐからＶｓｓ＋Ｖｔｈ（Ｑ１４２）へ減圧されるので、トランジスタＱ１３９がオン状態に切り替わる。従って、本実施の形態における時点ｔ１３から時点ｔ１４ａまでの制御信号ΦＬの傾き（以下、第１の傾きという）は、第２の実施の形態における時点ｔ１３から時点ｔ１４までの制御信号ΦＬの傾きと同じである（図７参照）。
【０１１７】
制御信号ΦＬはトランジスタＱ１４８のゲートにフィードバックされているので、制御信号ΦＬの電圧がトランジスタＱ１４８の閾値Ｖｔｈ（Ｑ１４８）まで上昇したときに、トランジスタＱ１４８がオン状態になる（時点ｔ１４ａ）。それによって、トランジスタＱ１３９のゲート電圧がＶｓｓになるので、トランジスタＱ１３９のチャネル抵抗がさらに低下し、トランジスタＱ１３９の駆動能力が向上する。その結果、制御信号ΦＬは、第１の傾きよりも大きな第２の傾きで上昇する。
【０１１８】
さらに、制御信号ΦＬの電圧が、Ｖｉｉから上昇し設定電圧Ｖｓｅｔに達した時に、トランジスタＱ１４６がオフ状態に切り替えられ、かつ、トランジスタＱ１４７がオン状態に切り替えられる（時点ｔ１４ｂ）。それによって、制御信号ΦＬの電圧は、第２の傾きよりも大きな第３の傾きでＶｐｐまで上昇する。第３の傾きは、第３の実施の形態における時点ｔ１４から時点ｔ１５までの制御信号ΦＬの傾きと同じである（図９参照）。制御信号ΦＬの電圧がＶｐｐに達した後、即ち、時点ｔ１５以降の本実施の形態の動作は、第３の実施の形態の動作と同様である。
【０１１９】
制御回路６００は、制御信号ΦＬの傾きを３段階に分けて変更する。さらに、制御信号ΦＬの第２の傾きは、第１のかたむきよりも大きく、かつ第３の傾きよりも小さい。従って、制御回路６００は、制御信号ΦＬの電圧をＶｉｉからＶｐｐまで比較的滑らかに上昇させることができる。換言すると、本実施の形態は、データの増幅時において、図２に示されたビット線対ＢＬＬ／ｂＢＬＬをビット線対ＢＬＳ／ｂＢＬＳへ第１から第４の実施の形態よりも滑らかに接続することができる。その結果、本実施の形態のセンスアンプは、第１から第４の実施の形態よりも低ノイズかつ高感度で増幅動作をすることができる。本実施の形態は、さらに第４の実施の形態と同様の効果を得ることができる。
【０１２０】
図１３は、本発明に係る第６の実施の形態における制御回路７００の回路図である。本実施の形態は、電圧制御回路ＶＣ内にＮチャネルトランジスタＱ１４９を備えている点で第５の実施の形態と異なる。トランジスタＱ１４９は、トランジスタＱ１４２とトランジスタＱ１４３との間に接続されている。トランジスタＱ１４９のゲートは、トランジスタＱ１４９のドレインおよびトランジスタＱ１４８のソースに接続されている。
【０１２１】
図１４は本発明に係る第６の実施の形態の動作を示すタイミングチャートである。本実施の形態は、制御信号ΦＬがその傾きを３回変更しつつＶｉｉからＶｐｐまで上昇する点で第５の実施の形態と同様である。
【０１２２】
しかし、本実施の形態によれば、トランジスタＱ１４９がトランジスタＱ１４８のソースと第２の基準電圧源との間に介在する。よって、時点ｔ１３において昇圧信号ｂＢＯＯＳＴ−Ｌｄの電圧は、ＶｐｐからＶｓｓ＋Ｖｔｈ（Ｑ１４２）＋Ｖｔｈ（Ｑ１４９）へ減圧される。よって、本実施の形態における制御信号ΦＬの第１の傾きは、第５の実施の形態における制御信号ΦＬの第１の傾きよりも小さい。
【０１２３】
さらに、時点ｔ１４ａにおいて昇圧信号ｂＢＯＯＳＴ−Ｌｄの電圧は、Ｖｓｓ＋Ｖｔｈ（Ｑ１４２）＋Ｖｔｈ（Ｑ１４９）からＶｓｓ＋Ｖｔｈ（Ｑ１４９）へ減圧される。よって、本実施の形態における制御信号ΦＬの第２の傾きは、第５の実施の形態における制御信号ΦＬの第２の傾きよりも小さい。時点ｔ１４ｂ以降の本実施の形態の動作は、第５の実施の形態と同様である。Ｖｔｈ（Ｑ１４２）およびＶｔｈ（Ｑ１４９）は、トランジスタＱ１３９のゲート電圧を調整するために、即ち、制御信号ΦＬの傾きを調整するために、個別に設定することができる。
【０１２４】
本実施の形態によれば、制御信号ΦＬの第１および第２の傾きが、第５の実施の形態のそれよりも小さいので、制御回路７００は、制御信号ΦＬの電圧をＶｉｉからＶｐｐまで滑らかに上昇させることができる。換言すると、本実施の形態は、データの増幅時において、図２に示されたビット線対ＢＬＬ／ｂＢＬＬをビット線対ＢＬＳ／ｂＢＬＳへ第１から第５の実施の形態よりも滑らかに接続することができる。その結果、本実施の形態のセンスアンプは、第１から第５の実施の形態よりも低ノイズかつ高感度で増幅動作をすることができる。さらに、本実施の形態は、第５の実施の形態と同様の効果を得ることができる。
【０１２５】
図１３に示した制御回路７００の変形例として、トランジスタＱ１４８のソースをトランジスタＱ１４９のソースに接続した制御回路（図示せず）が考えられる。この変形例によれば、図１４に示す時点ｔ１４ａにおいて昇圧信号ｂＢＯＯＳＴ−Ｌｄの電圧がＶｓｓ＋Ｖｔｈ（Ｑ１４２）＋Ｖｔｈ（Ｑ１４９）からＶｓｓに遷移する。従って、制御信号ΦＬの第１の傾きは、第６の実施の形態のそれと同様に小さい。制御信号ΦＬの第２の傾きは、第３の実施の形態のそれと同様となる。
【０１２６】
トランジスタＱ１３９と第２の基準電圧源との間に直列接続されるトランジスタＱ１４２およびＱ１４９の個数は限定しない。例えば、トランジスタＱ１４２およびＱ１４９の個数がそれぞれｍおよびｎであると仮定すると、時点ｔ１３から時点ｔ１４ａまでの昇圧信号ｂＢＯＯＳＴ−Ｌｄの電圧は、Ｖｓｓ＋ｍ＊Ｖｔｈ（Ｑ１４２）＋ｎ＊Ｖｔｈ（Ｑ１４９）となる。時点ｔ１４ａから時点ｔ１７までの昇圧信号ｂＢＯＯＳＴ−Ｌｄの電圧は、Ｖｓｓ＋ｎ＊Ｖｔｈ（Ｑ１４９）となる。
【０１２７】
トランジスタＱ１４８の個数も限定しない。例えば、図１５に示すように、トランジスタＱ１４２およびＱ１４９に対して並列にトランジスタＱ１４８’を接続する。トランジスタＱ１４８’のゲートはトランジスタＱ１４８のゲートと共通である。この変形例により、制御信号ΦＬがその傾きを４回変更しつつＶｉｉからＶｐｐまで上昇し得る。トランジスタＱ１４８の個数をさらに増加させることによって、制御信号ΦＬがその傾きを５回以上変更しつつＶｉｉからＶｐｐまで上昇し得る。
【０１２８】
図１６は、本発明に係る第７の実施の形態における制御回路８００の回路図である。本実施の形態は、同期回路ＳＣおよび抵抗器Ｒ１３を備えている点で第１の実施の形態と異なる。
【０１２９】
同期回路ＳＣはＮＡＮＤゲートＧ１１４の入力およびＮＯＲゲートＧ１１６の入力に接続されている。同期回路ＳＣはＮＡＮＤゲートＧ１２０を備える。ＮＡＮＤゲートＧ１２０は、センスアンプ活性化信号ＳＥＮ（図２参照）および分離信号ｂＩＳＯ−Ｌ’の反転信号を入力し、その演算結果をＮＡＮＤゲートＧ１１４へ出力する。
【０１３０】
制御回路８００は、同期回路ＳＣを備えることによって、センスアンプ活性化信号ＳＥＮと同期してトランジスタＱ１０９およびＱ１１０（図２参照）を動作させることができる。それによって、ビット線対ＢＬＳ／ｂＢＬＳは、センスアンプの活性化とほぼ同時にビット線対ＢＬＬ／ｂＢＬＬから分離される。
【０１３１】
従来のようにビット線対ＢＬＳ／ｂＢＬＳがビット線対ＢＬＬ／ｂＢＬＬから完全に分離された状態でセンスアンプ１１６が活性化された場合には、データはビット線ＢＬＳとビット線ｂＢＬＳとの容量の相違に基づくノイズの影響を受けやすくなる。これにより、センスアンプ１１６が活性化されたときにデータが反転してしまう可能性もある。
【０１３２】
しかし、本実施の形態によれば、ビット線対ＢＬＳ／ｂＢＬＳはセンスアンプ１１６の活性化とほぼ同時にビット線対ＢＬＬ／ｂＢＬＬから分離されるので、データはビット線対ＢＬＳ／ｂＢＬＳの容量の相違に基づくノイズの影響を受け難い。
【０１３３】
制御回路８００は、トランジスタＱ１３６とノードＮ１との間に直列接続された抵抗器Ｒ１３をさらに備える。抵抗器Ｒ１３および寄生容量がＲＣ遅延回路を成す。それにより、センスアンプ１１６が活性化されたときに、ビット線対ＢＬＳ／ｂＢＬＳがビット線対ＢＬＬ／ｂＢＬＬから徐々に分離される。それによって、ビット線ＢＬＳとビット線ｂＢＬＳとの容量の相違に基づくノイズがセンスアンプ１１６によって検出され難くなる。その結果、センスアンプ１１６は正しいデータを増幅することができる。本実施の形態は、さらに第１の実施の形態と同様の効果を有する。尚、寄生容量は、例えば、抵抗器Ｒ１３からトランジスタＱ１０９、Ｑ１１０のゲートまでの配線容量である。
【０１３４】
図１７は、本発明に係る第８の実施の形態の動作を示すタイミングチャートである。時点ｔ１２において、センスアンプ活性化信号ＳＥＮがロウからハイに遷移した時から、制御信号ΦＬの電圧が低下し始める。これは、制御回路８００がセンスアンプ１１６に同期していることを示す。尚、このときｂＩＳＯ−Ｌ’はロウに維持されている。
【０１３５】
時点ｔ１２から時点ｔ１３までの間に、制御信号ΦＬの電圧がＶｄｄからＶｉｉへ徐々に低下している。これは、ビット線対ＢＬＳ／ｂＢＬＳがビット線対ＢＬＬ／ｂＢＬＬから徐々に分離されていくことを示している。本実施の形態の他の動作は第１の実施の形態と同様である。
【０１３６】
図１８は、本発明に係る第８の実施の形態における制御回路９００の回路図である。本実施の形態は、遅延回路ＴＤ’、ＮＯＲゲートＧ１１７およびＮチャネルトランジスタＱ１５０を備えている点で第１の実施の形態と異なる。また、本実施の形態は、トランジスタＱ１３６’のサイズがトランジスタＱ１３６のサイズよりの小さい点で第１の実施の形態と異なる。
【０１３７】
トランジスタＱ１５０は、第２の基準電圧源とノードＮ１との間に直列に接続されている。ＮＯＲゲートＧ１１７はＮＯＲゲートＧ１１６が入力する信号と同じ信号を入力する。ただし、ＮＯＲゲートＧ１１７は遅延回路ＴＤ’を通して分離信号ｂＩＳＯ−Ｌを入力する。ＮＯＲゲートＧ１１７の出力がトランジスタＱ１５０のゲートに接続されている。それによって、トランジスタＱ１５０は、トランジスタＱ１３６’よりも遅延して動作する。遅延回路ＴＤ’の構成は、遅延回路ＴＤの構成と同じでよい。ＮＯＲゲートＧ１１７は、トランジスタＱ１５０の動作をトランジスタＱ１３６’のそれよりも遅延させるため、並びに、トランジスタＱ１５０がオフ状態に切り替えられる時期よりも早くトランジスタＱ１３９がオン状態になることを防止するために設けられている。
【０１３８】
制御回路９００は、制御回路８００と同様に同期回路ＳＣを備える。それによって、制御回路９００は、センスアンプ活性化信号ＳＥＮと同期してトランジスタＱ１０９およびＱ１１０を動作させることができる。
【０１３９】
図１９は、本発明に係る第８の実施の形態の動作を示すタイミングチャートである。時点ｔ１２ａにおいて、分離信号ＩＳＯ−Ｌ１がロウからハイに遷移するので、トランジスタＱ１３６’がオン状態になる。それによって、制御信号ΦＬの電圧がＶｄｄから徐々に低下する。トランジスタＱ１３６’は比較的サイズが小さいので、本実施の形態において制御信号ΦＬの電圧は、第７の実施の形態よりも緩やかに低下し始める。
【０１４０】
時点ｔ１２ｂにおいて、分離信号ＩＳＯ−Ｌ２がロウからハイに遷移するので、トランジスタＱ１５０がトランジスタＱ１３６’よりも遅延してオン状態になる。それによって、制御信号ΦＬの電圧はＶｉｉへ向かって急激に低下する。
【０１４１】
本実施の形態によれば、ビット線対ＢＬＳ／ｂＢＬＳとビット線対ＢＬＬ／ｂＢＬＬとがセンスアンプ１１６の活性化後に分離される。従って、本実施の形態は、ビット線ＢＬＳとビット線ｂＢＬＳとの容量の相違に基づくノイズの影響を確実に排除することができる。本実施の形態は、さらに第７の実施の形態と同様の効果を有する。
【０１４２】
添付図面に示した各トランジスタの“Ｓ”および“Ｄ”は、それぞれソースおよびドレインを意味する。
【０１４３】
第４から第６の実施の形態において、タイミング変更回路ＴＳは、ＲＣ遅延回路ＴＤであってもよい。第７および第８の実施の形態において、ＲＣ遅延回路ＴＤは、タイミング変更回路ＴＳであってもよい。
【０１４４】
図２０は、本発明に係る第９の実施の形態における制御回路１０００の回路図である。本実施の形態は、第８の実施の形態のＲＣ遅延回路ＴＤに代えて、タイミング変更回路ＴＳを用いた形態である。本実施の形態のタイミングチャートは図１９と同様である。図２０に示す実施の形態も、第８の実施の形態と同様の効果を得ることができる。
【０１４５】
第７および第８の実施の形態は、トランジスタＱ１３９のゲートとインバータＧ１１１との間に電圧変更回路ＶＣをさらに備えてもよい。上記実施の形態は、ＤＲＡＭ型の半導体記憶装置に関するが、本発明はこれに限らず他の記憶装置にも応用できる。
【０１４６】
【発明の効果】
本発明に従った半導体記憶装置によれば、データを高速に増幅することができ、尚且つ、データの増幅時にビット線の容量に起因するノイズを防止することができる。
【図面の簡単な説明】
【図１】本発明に係る第１の実施の形態に従ったＤＲＡＭ型の半導体記憶装置のブロック図。
【図２】本実施の形態による半導体記憶装置内のセンスアンプ領域Ｓ／Ａに備えられた増幅回路１００の回路図。
【図３】本実施の形態による半導体記憶装置内の増幅回路１００を制御する制御回路２００の回路図。
【図４】遅延回路ＴＤの実施例の回路図。
【図５】図２に示された増幅回路１００および図３に示された制御回路２００の動作を示すタイミングチャート。
【図６】本発明に係る第２の実施の形態における制御回路３００の回路図。
【図７】第２の実施の形態の動作を示すタイミングチャート。
【図８】本発明に係る第３の実施の形態における制御回路４００の回路図。
【図９】本発明に係る第３の実施の形態の動作を示すタイミングチャート。
【図１０】本発明に係る第４の実施の形態における制御回路５００の回路図。
【図１１】本発明に係る第５の実施の形態における制御回路６００の回路図。
【図１２】本発明に係る第５の実施の形態の動作を示すタイミングチャート。
【図１３】本発明に係る第６の実施の形態における制御回路７００の回路図。
【図１４】本発明に係る第６の実施の形態の動作を示すタイミングチャート。
【図１５】本発明に係る第６の実施の形態の変形例の回路図。
【図１６】本発明に係る第７の実施の形態における制御回路８００の回路図。
【図１７】本発明に係る第８の実施の形態の動作を示すタイミングチャート。
【図１８】本発明に係る第８の実施の形態における制御回路９００の回路図。
【図１９】本発明に係る第８の実施の形態の動作を示すタイミングチャート。
【図２０】本発明に係る第９の実施の形態における制御回路１０００の回路図。
【図２１】従来の半導体記憶装置に備えられた増幅回路１０の回路図。
【図２２】図２１に示された増幅回路１０へ制御信号ΦＬを与える制御回路２０の回路図。
【図２３】図２１に示された増幅回路１０および図２２に示された制御回路２０の動作を示すタイミングチャート。
【符号の説明】
１００  増幅回路
２００、３００、４００、５００、６００、７００、８００、９００  制御回路ＣＡＬ、ＣＡＲ  メモリセルアレイ
ＢＬＬ、ｂＢＬＬ、ＢＬＳ、ｂＢＬＳ、ＢＬＲ、ｂＢＬＲ  ビット線
１１６  センスアンプ
１１、１２  メモリセル
Ｑ１０３、Ｑ１０４、Ｑ１０９、Ｑ１１０、Ｑ１１１、Ｑ１１２、Ｑ１１３、Ｑ１１４、Ｑ１１５、Ｑ１３２、Ｑ１３３、Ｑ１３４、Ｑ１４２、Ｑ１４３、Ｑ１４５、Ｑ１４７、Ｑ１４８、Ｑ１４９、Ｑ１５０  Ｎチャネルトランジスタ
Ｑ１０６、Ｑ１０７、Ｑ１３１、Ｑ１３５、Ｑ１３６、Ｑ１３９、Ｑ１４０、Ｑ１４１、Ｑ１４４、Ｑ１４６  Ｐチャネルトランジスタ
Ｒ１１、Ｒ１２、Ｒ１３  抵抗器
ＴＤ、ＴＤ’  遅延回路
ＶＣ  電圧制御回路
ＴＳ  タイミング変更回路
ＳＣ  同期回路
Ｖｐｐ  第１の基準電圧源の電圧
Ｖｓｓ  第２の基準電圧源
Ｖｄｄ  第３の基準電圧源の電圧
Ｖｉｉ  第４の基準電圧源の電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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