(57)【要約】【課題】安定的かつ高精度にタイミング調整することが可能な遅延回路を提供する。【解決手段】位相同期ループ回路１０において、位相比較器１は、入力クロックＣＬＫＩと出力クロックＣＬＫＯとの位相を比較し、比較結果として制御信号ＵＰ，ＤＯＷＮを出力する。チャージポンプ回路２は、クランプ回路を内包しており、該制御信号に基づいて基準電圧レベルを下限とする制御電圧ＶＰＬＬを出力する。電圧制御発振回路３は、制御電圧ＶＰＬＬと外部からの第２の制御電圧ＶＰＬＬ２とが入力されると、該制御電圧に応じた発振周波数を有する出力クロックＣＬＫＯを生成する。遅延部２０の各遅延段２１は、電圧制御発振回路３の有する遅延ユニットと同一構成である、複数個の遅延ユニットで構成される。遅延段２１は、制御電圧ＶＰＬＬおよび第２の制御電圧ＶＰＬＬ２の供給に応答して遅延時間を制御する。【選択図】        図１
2004208152.tif 000002
【特許請求の範囲】
【請求項１】
入力クロックを遅延して、内部回路に供給される出力クロックを生成する可変遅延回路と、
前記入力クロックと前記出力クロックとの間の位相を比較する位相比較器と、
前記位相比較器の位相比較結果に応答して、前記可変遅延回路の遅延量を調整する制御電圧を出力する遅延制御回路とを含むクロック発生回路と、
入力信号を、前記遅延制御回路の制御電圧に応じた所定時間だけ遅延させて出力する遅延部とを備え、
前記可変遅延回路および前記遅延部は、それぞれ、単位遅延量が前記制御電圧に応じて変化する、同一の回路素子からなる遅延ユニットを複数個含み、
前記遅延制御回路は、前記制御電圧の下限を基準電圧に固定するためのクランプ回路を備える、遅延回路。
【請求項２】
前記クランプ回路は、
前記制御電圧と前記基準電圧とを比較する比較器と、
前記比較器の比較結果信号に応答して、前記制御電圧の出力ノードに電流を供給して、前記制御電圧を前記基準電圧以上に駆動するドライブトランジスタとを備える、請求項１に記載の遅延回路。
【請求項３】
前記基準電圧は、前記可変遅延回路において、出力周波数範囲の下限となる周波数を有する出力クロックを生成する電圧レベルとする、請求項２に記載の遅延回路。
【請求項４】
前記可変遅延回路および前記遅延部は、
前記遅延制御回路から入力される前記制御電圧と、外部から入力される第２の制御電圧とに応答して、各前記遅延ユニットの遅延量を制御する、請求項１に記載の遅延回路。
【請求項５】
各前記遅延ユニットは、並列に接続され、前記制御電圧に応じて動作する２個のインバータと、各前記インバータの出力ノードと接地電位との間に直列に接続されるスイッチおよびキャパシタとを有し、
前記スイッチは、前記第２の制御電圧に応じてオン／オフし、前記インバータの出力ノードと前記キャパシタとを電気的に結合／分離する、請求項４に記載の遅延回路。
【請求項６】
前記遅延部は、前記可変遅延回路からの前記制御電圧を電流に変換する電圧−電流変換回路と、変換された電流を前記制御電圧と同電位の電圧に復元して、各前記遅延ユニットに出力する電流−電圧変換回路とをさらに備える、請求項１に記載の遅延回路。
【請求項７】
前記遅延部は、前記可変遅延回路からの前記制御電圧をデジタル信号に変換するアナログ・デジタル変換回路と、変換された前記デジタル信号を前記制御電圧と同電位からなるアナログ信号に復元して、各前記遅延ユニットに出力するデジタル・アナログ変換回路とをさらに備える、請求項１に記載の遅延回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、入力信号を遅延する遅延回路に関し、より特定的には、タイミング調整機能を有する遅延回路に関する。
【０００２】
【従来の技術】
入力信号を遅延させる遅延回路の構成としては、遅延素子を複数段直列に接続したものが一般的である。例えば、ＣＭＯＳ（Complementary Metal-Oxide Semiconductor device）構成の半導体装置においては、通常、遅延素子として、直列接続されたＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとからなるインバータが汎用される。遅延回路における遅延素子の段数を選択することによって、入力信号を所望の遅延時間だけ遅延させることができる。
【０００３】
しかしながら、遅延素子を構成する各素子の特性は、製造上のばらつき、電源電圧や周囲温度の変動などによって均一化させることが困難であり、精度良く入力信号を遅延させることができないという問題が生じていた。例えば、上記の遅延回路をＤＲＡＭ（Dynamic Random-Access Memory）のロウアドレスストローブ（ＲＡＳ）を用いるＲＡＳアクセスによる信号読出／書込制御回路の各信号のタイミング調整に用いた場合では、設定した遅延時間が変動してしまうと、ＲＡＳアクセスのタイミングが変動し、センス感度が低下してしまうこととなる。
【０００４】
そこで、最近では、入力信号を精度良く遅延させることが可能な遅延回路が種々提案されている（例えば、特許文献１〜４参照）。
【０００５】
その一例としては、複数段の遅延素子からなる遅延部と、位相同期ループ回路（ＰＬＬ：Phase Locked Loop）とからなる遅延回路が挙げられる。
【０００６】
ここで、ＰＬＬ回路は、同一システム上に搭載された複数の内部回路を協調的に動作させるために同期したクロックを生成するものであり、主として、入力クロックと内部回路から帰還されたフィードバッククロックとの位相比較する位相比較器と、位相比較器の比較結果に基づいた制御信号を出力するチャージポンプ回路と、制御信号に応じた周波数を有する出力クロックを内部回路に供給する電圧制御発振回路（ＶＣＯ：Voltage Controlled Oscillator）とを備える。
【０００７】
電圧制御発振回路は、環状に結合された奇数段の遅延素子からなるリングオシレータを有しており、制御信号に応じて各遅延素子の動作電流を決定する。この結果、遅延素子の動作電流に応じた発振周波数を有するクロックがリングオシレータより出力される。
【０００８】
以上の構成からなる遅延回路において、電圧制御発振回路は、チャージポンプ回路からの制御信号に応じて出力クロックの周波数となる発振周波数ｆｏｓｃを変化させ、出力クロックを位相比較器にフィードバックする。この一連の動作は、入力クロックとフィードバッククロックとの位相が一致するまで行なわれる。ＰＬＬ回路が、入力クロックとフィードバッククロックとの位相が一致する、いわゆるロック状態となったときには、制御信号はある固定値となり、電圧制御発振回路における各遅延素子の遅延量は、所定の値に固定される。
【０００９】
一方、遅延部は、電圧制御発振回路と同一の遅延素子で構成されており、チャージポンプ回路の制御信号の供給に応答して遅延時間を制御し、遅延部に入力されるデータ信号を遅延する。ＰＬＬ回路がロック状態となったときには、遅延部の各遅延素子は、固定された制御信号を受けて、電圧制御発振回路における遅延量と同一の遅延量に固定されることとなる。
【００１０】
すなわち、遅延部は、ＰＬＬ回路で保証される精度で遅延量を設定できることから、電源電圧や温度などの動作環境の変動およびプロセスばらつきの影響を受けることなくタイミング調整することが可能となる。
【００１１】
【特許文献１】
特開平１１−２７４９０４号公報（第２頁−第３頁、第１図）
【００１２】
【特許文献２】
特開２０００−３１８１８号公報（第３頁−第４頁、第１図）
【００１３】
【特許文献３】
特開２０００−３４１０９９号公報（第２頁−第３頁、第１図）
【００１４】
【特許文献４】
特開２０００−３５７９５１号公報（第６頁−第７頁、第１図）
【００１５】
【発明が解決しようとする課題】
このような遅延回路において、ＰＬＬ回路は、ロック状態を保ち得る出力周波数範囲（以下、ロックレンジとも称する）を有しており、遅延部における遅延時間も、このロックレンジによって決定される。なお、ＰＬＬ回路のロックレンジは、内包する電圧制御発振回路の出力周波数範囲に大きく依存する。
【００１６】
電圧制御発振回路の発振周波数ｆｏｓｃは、ロック状態においては、入力される制御信号の電圧レベルに比例して変化する。この制御信号は、位相比較器における位相比較結果に基づいて生成され、その電圧範囲は、接地電圧から電源電圧レベル付近にまで及ぶ。
【００１７】
ここで、ＰＬＬ回路において、広範なロックレンジを確保するためには、広い制御電圧範囲において、ＰＬＬ回路がロック状態を保ち得ることが必要とされる。しかしながら、実際には、制御信号が接地電圧または電源電圧レベルとなる付近においては、電源電圧に重畳されるノイズ等の影響によって、生成されるクロックにジッタ（位相ずれ）が生じてしまい、ロック状態から外れてしまうこととなる。このため、従来の遅延回路では、タイミング調整を安定的に行なうことが困難であった。
【００１８】
この発明は、このような問題点を解決するためになされたものであって、この発明の目的は、安定的かつ高精度にタイミング調整することが可能な遅延回路を提供することである。
【００１９】
【課題を解決するための手段】
この発明に係る遅延回路においては、入力クロックを遅延して、内部回路に供給される出力クロックを生成する可変遅延回路と、入力クロックと出力クロックとの間の位相を比較する位相比較器と、位相比較器の位相比較結果に応答して、可変遅延回路の遅延量を調整する制御電圧を出力する遅延制御回路とを含むクロック発生回路と、入力信号を、遅延制御回路の制御電圧に応じた所定時間だけ遅延させて出力する遅延部とを備える。可変遅延回路および遅延部は、それぞれ、同一の回路素子から構成され、単位遅延量が前記制御電圧に応じて変化する遅延ユニットを複数個含む。遅延制御回路は、制御電圧の下限を基準電圧に固定するためのクランプ回路を備える。
【００２０】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して詳しく説明する。なお、図中同一符号は同一または相当部分を示す。
【００２１】
［実施の形態１］
図１は、この発明の実施の形態１に従う遅延回路の構成を示す概略ブロック図である。
【００２２】
図１を参照して、遅延回路は、クロック発生回路として、出力クロックＣＬＫＯを入力クロックＣＬＫＩに同期させるとともに電圧制御発振回路（ＶＣＯ）の制御電圧ＶＰＬＬを出力する位相同期ループ回路１０と、制御電圧ＶＰＬＬの供給に応答して遅延時間が制御される遅延部２０とを備える。
【００２３】
位相同期ループ回路１０は、入力クロックＣＬＫＩと出力クロックＣＬＫＯとの位相を比較する位相比較器１と、位相比較器の位相比較結果に応じて制御電圧ＶＰＬＬを出力するチャージポンプ回路２と、制御電圧ＶＰＬＬに応じた発振周波数を有する出力クロックＣＬＫＯを生成する電圧制御発振回路３とを備える。
【００２４】
さらに、出力クロックＣＬＫＯは、図示しない内部回路に動作クロックとして供給される。出力クロックＣＬＫＯは、図１のように、そのまま位相比較器１にフィードバックさせる他に、図示しない内部回路のドライブ回路を介して、フィードバックさせることもできる。
【００２５】
位相比較器１は、詳細な回路構成についての図示は省略するが、入力クロックＣＬＫＩと出力クロックＣＬＫＯとの位相を比較し、位相比較結果に基づいて制御信号ＵＰ，ＤＯＷＮを生成する。具体的には、入力クロックＣＬＫＩよりも出力クロックＣＬＫＯの位相の方が遅れているときには、Ｈ（論理ハイ）レベルの制御信号ＵＰを出力する。一方、入力クロックＣＬＫＩよりも出力クロックＣＬＫＯの位相の方が進んでいるときには、Ｈレベルの制御信号ＤＯＷＮを出力する。ここで、制御信号ＵＰ，ＤＯＷＮは、高電位と低電位との２つの電位状態を遷移する信号であり、高い電位状態のときがＨレベルに相当し、低い電位状態のときがＬ（論理ロー）レベルに相当する。
【００２６】
チャージポンプ回路２は、制御信号ＵＰ，ＤＯＷＮを受けると、制御信号の電位に応じてチャージポンプ動作を行ない、後段の電圧制御発振回路３の制御電圧ＶＰＬＬを出力する。具体的な構成については、後に詳述する。
【００２７】
遅延部２０は、複数の遅延段２１で構成されており、入力信号Ｓｉｇ−Ｉｎを所定の時間遅延させた出力信号Ｓｉｇ−Ｏｕｔ１〜Ｓｉｇ−Ｏｕｔ３を各遅延段２１から出力する。図１に示す遅延部２０は、３個の遅延段２１を有する構成であるが、構成する遅延段の個数は、この数に限定されず、出力信号の数に応じて任意に設定することができる。
【００２８】
以上の構成において、チャージポンプ回路２から出力される制御電圧ＶＰＬＬは、位相同期ループ回路１０内部の電圧制御発振回路３に入力されるとともに、遅延部２０内部の遅延段２１に入力される。ここで、遅延段２１と電圧制御発振回路３とは、同一の遅延ユニットを複数段直列に結合した構成からなる。
【００２９】
遅延段２１および電圧制御発振回路３に内包される各遅延ユニットには、チャージポンプ回路２からの制御電圧ＶＰＬＬが入力されるとともに、遅延回路外部から第２の制御電圧ＶＰＬＬ２が入力される。各遅延ユニットは、後に詳述するように、これらの制御電圧ＶＰＬＬ，ＶＰＬＬ２に応じて、遅延量を調整する。
【００３０】
位相同期ループ回路１０において、電圧制御発振回路３は、さらに、各遅延ユニットの遅延量によって決まる発振周波数ｆｏｓｃを有する出力クロックＣＬＫＯを出力する。位相同期ループ回路１０は、一連の動作を、出力クロックＣＬＫＯと入力クロックＣＬＫＩとの位相が一致するロック状態となるまで継続する。位相同期ループ回路１０がロック状態となると、制御電圧ＶＰＬＬが固定値となることから、各遅延ユニットにおける遅延量は、所定の値に固定される。
【００３１】
図２は、図１の位相同期ループ回路１０におけるチャージポンプ回路２の構成の一例を示す図である。
【００３２】
図２を参照して、チャージポンプ回路２は、外部電源ノードＶｄｄと接地電位との間に直列に接続されたＰチャネルＭＯＳトランジスタＰ１およびＮチャネルＭＯＳトランジスタＮ１と、抵抗素子Ｒ１，Ｒ２およびキャパシタＣ１からなるフィルタ回路と、演算増幅器ＯＰ２とを備える。
【００３３】
ＰチャネルＭＯＳトランジスタＰ１とＮチャネルＭＯＳトランジスタＮ１との接続ノードは、制御電圧ＶＰＬＬを供給する制御電圧配線６と結合される。ＰチャネルＭＯＳトランジスタＰ１およびＮチャネルＭＯＳトランジスタＮ１は、ゲートにそれぞれ図１の位相比較器１からの制御信号ＵＰ，ＤＯＷＮが入力されると、その電位レベルに応答して、制御電圧配線６の電位を駆動する。なお、ＰチャネルＭＯＳトランジスタＰ１においては、制御信号ＵＰが、論理レベルが反転されて入力される。
【００３４】
したがって、制御信号ＵＰがＨレベルのとき、すなわち、出力クロックＣＬＫＯの位相が入力クロックＣＬＫＩに対して進んでいるときには、ＰチャネルＭＯＳトランジスタＰ１がオンされて、制御電圧配線６の電位をＨレベルに駆動する。一方、制御信号ＤＯＷＮがＨレベルのとき、すなわち、出力クロックＣＬＫＯの位相が入力クロックＣＬＫＩに対して遅れているときには、ＮチャネルＭＯＳトランジスタＮ１がオンされて、制御電圧配線６の電位をＬレベルに駆動する。
【００３５】
制御電圧配線６には、さらに、フィルタ回路が結合される。フィルタ回路は、図２に示すように、制御電圧配線６と直列に結合される抵抗素子Ｒ１と、制御電圧配線６と接地電位との間に結合される抵抗素子Ｒ２とキャパシタＣ１とを有する。抵抗素子Ｒ１，Ｒ２の抵抗値およびキャパシタＣ１の容量値をそれぞれＲ１，Ｒ２およびＣ１とし、抵抗素子Ｒ１およびＲ２の合成抵抗値をＲとすると、フィルタ回路の遮断周波数はｆｃ＝１／（２π・Ｒ・Ｃ）で示される（ただし、Ｒ＝Ｒ１＋Ｒ２）。フィルタ回路は、制御電圧ＶＰＬＬの高周波成分、すなわちノイズを除去することから、電圧制御発振回路３の発振周波数ｆｏｓｃを安定化させるために設けられる。
【００３６】
フィルタ回路の出力ノードには、制御電圧配線６と直列に結合される演算増幅器ＯＰ２が配設される。演算増幅器ＯＰ２の出力端子は、反転入力端子と直接結合される。演算増幅器ＯＰ２の非反転入力端子は、制御電圧配線６に接続されており、フィルタ回路を介して平滑された電圧が入力される。したがって、演算増幅器ＯＰ２は、いわゆる電圧フォロワ回路として動作する。演算増幅器ＯＰ２は、理想的には、入力インピーダンスが無限大となり、出力インピーダンスが０となることから、前後に接続された回路群の影響を受けることなく、平滑された電圧と同一レベルの制御電圧ＶＰＬＬを安定的に生成することができる。
【００３７】
本実施の形態の遅延回路において、位相同期ループ回路１０に内包されるチャージポンプ回路２は、図２に示すように、制御電圧配線６に結合されるクランプ回路４をさらに備える。
【００３８】
クランプ回路４は、演算増幅器ＯＰ１と、演算増幅器ＯＰ１の出力端子に結合されたＰチャネルＭＯＳトランジスタＰＣとを有する。演算増幅器ＯＰ１は、反転入力端子に基準電圧Ｖｒｅｆが入力され、非反転入力端子に制御電圧配線６の駆動電圧が入力される。ＰチャネルＭＯＳトランジスタＰＣは、外部電源ノードＶｄｄと制御電圧配線６との間に電気的に結合され、ゲートが演算増幅器ＯＰ１の出力端子に結合される。
【００３９】
この構成において、演算増幅器ＯＰ１は、基準電圧Ｖｒｅｆと、制御電圧配線６の駆動電圧とを比較する比較器として動作する。駆動電圧が基準電圧Ｖｒｅｆより低くなり始めるとＰチャネルＭＯＳトランジスタＰＣのゲート電圧は低くなってオンとなり、制御電圧配線６を充電し始める。やがて、制御電圧配線６の電圧レベルが基準電圧Ｖｒｅｆよりも大きくなり始めると、今度はＰチャネルＭＯＳトランジスタＰＣのゲート電圧は上昇してオフとなり、充電を停止する。このような動作によって、制御電圧配線６の電圧レベルは、常に基準電圧Ｖｒｅｆ以上に制御される。
【００４０】
したがって、クランプ回路４が配設されたチャージポンプ回路２から出力する制御電圧ＶＰＬＬは、常に基準電圧Ｖｒｅｆ以上の電位を保持する。ここで、基準電圧Ｖｒｅｆを、位相同期ループ回路１０のロックレンジの下限となる周波数を有する出力クロックＣＬＫＯを生成する制御電圧ＶＰＬＬの電位レベルに設定しておくことによって、後段の電圧制御発振回路３は、出力周波数範囲から外れることなく、出力クロックＣＬＫＯを安定的に生成することができる。
【００４１】
さらに、位相同期ループ回路１０は、電源投入時などのロックされていない状態から、入力信号によってロックされた状態に移行するまでの過渡現象において、ループがロックされるまでに所定の時間（以下、引込み時間とも称する）を要する。この引込み時間は、ループ利得が一定のもとでは、制御電圧ＶＰＬＬの初期状態によっても左右される。
【００４２】
ここで、チャージポンプ回路がクランプ回路を含まない構成であるときには、出力される制御電圧ＶＰＬＬは、電源投入時において、接地電位から電源電圧付近までに及ぶ電圧範囲内の不定電位となる。したがって、位相同期ループ回路は、制御電圧ＶＰＬＬの初期値が該電圧範囲の上限または下限となったときには、長い引込み時間を要することとなる。
【００４３】
これに対して、本実施の形態のチャージポンプ回路では、制御電圧ＶＰＬＬは、電源投入時においても、基準電圧Ｖｒｅｆ付近の電位に特定されることから、引込み時間をより短縮することができる。
【００４４】
なお、本構成は、ロック状態が一時的に失われたときにおいても、回復時間を短縮可能とする。以上の結果、本実施の形態の遅延回路は、安定かつ高精度にタイミング調整を行なうことができる。
【００４５】
図３は、図１の電圧制御発振回路３および遅延部２０に内包される遅延段２１に用いられる遅延ユニットの構成の一例を示す図である。電圧制御発振回路３および遅延段２１は、後に詳述するように、図３に示す遅延ユニット５を複数段直列接続した構成からなる。
【００４６】
図３を参照して、遅延ユニット５は、ＰチャネルＭＯＳトランジスタＰａおよびＮチャネルＭＯＳトランジスタＮａ１からなるインバータと、ＰチャネルＭＯＳトランジスタＰｂおよびＮチャネルＭＯＳトランジスタＮｂ１からなるインバータとを有する。
【００４７】
各インバータは、入力ノードＩＮに対して、並列に接続されており、図示しない前段の遅延ユニット５からの伝達信号が入力されると、制御電圧ＶＰＬＬ，ＶＰＬＬ２によって決定される所定の遅延量遅延させた信号を出力ノードＯＵＴａ，ＯＵＴｂにそれぞれ出力する。
【００４８】
出力ノードＯＵＴａは、図示しない後段の遅延ユニット５の入力ノードＩＮに結合されており、遅延信号が後段へと伝達される。一方、出力ノードＯＵＴｂは、図１の遅延段２１において、遅延信号を取り出すためのノードであり、所望の遅延量遅延した信号が遅延段２１の外部に出力される。なお、図１の電圧制御発振回路３を構成する遅延ユニット５においては、遅延信号を取り出すための出力ノードＯＵＴｂは、不必要であるとして省略することができる。
【００４９】
本実施の形態では、遅延ユニット５を、インバータを２個並列に接続した構成とし、一方のインバータを後段の遅延ユニット５への信号伝搬用とし、他方のインバータを遅延信号の外部出力用とする。このような構成とすることにより、各遅延ユニット５でのファンアウトは常に２となることから、遅延ユニット相互間での遅延量のずれを抑えることができる。
【００５０】
さらに、各インバータのＮチャネルＭＯＳトランジスタＮａ１，Ｎｂ１のソースと接地電位との間には、ＮチャネルＭＯＳトランジスタＮａ２，Ｎｂ２がそれぞれ結合される。ＮチャネルＭＯＳトランジスタＮａ２，Ｎｂ２は、ゲートに制御電圧ＶＰＬＬが入力されると、その電位レベルに応じてオン／オフ状態に駆動される。
【００５１】
ＮチャネルＭＯＳトランジスタＮａ２，Ｎｂ２は、制御電圧ＶＰＬＬの電位に応じてチャネル抵抗が変化すると、遅延ユニット５の遅延量が増減することから、各インバータにおいて遅延量調整トランジスタとして機能する。
【００５２】
すなわち、制御電圧ＶＰＬＬがＨレベルのとき（出力クロックＣＬＫＯの位相が遅れているとき）には、ＮチャネルＭＯＳトランジスタＮａ２，Ｎｂ２がオン状態に駆動される。したがって、チャネル抵抗が低くなることから、各インバータの出力ノードから出力される信号の立下り時間は短くなり、遅延量は減少する。
【００５３】
一方、制御電圧ＶＰＬＬがＬレベルのとき（出力クロックＣＬＫＯの位相が進んでいるとき）には、ＮチャネルＭＯＳトランジスタＮａ２，Ｎｂ２がオフ状態に駆動される。したがって、チャネル抵抗が高くなることから、各インバータの出力ノードから出力される信号の立下り時間は長くなり、遅延量は増大する。
【００５４】
図３に示す遅延ユニット５は、さらに、遅延量調整手段として、各インバータの出力ノードと接地電位との間に、それぞれキャパシタＣＮａ，ＣＮｂが結合される。キャパシタＣＮａ，ＣＮｂと各インバータの出力ノードとの間には、スイッチングトランジスタとしてのＰチャネルＭＯＳトランジスタＰＳａ，ＰＳｂが電気的に結合される。
【００５５】
ＰチャネルＭＯＳトランジスタＰＳａ，ＰＳｂは、ゲートに第２の制御電圧ＶＰＬＬ２が入力されると、その電位レベルに応じて、各インバータの出力ノードとキャパシタＣＮａ，ＣＮｂとを結合／分離する。
【００５６】
ここで、第２の制御電圧ＶＰＬＬ２は、接地電圧レベルから電源電圧レベルまでを電圧範囲とする可変電圧であり、遅延回路外部から入力される。第２の制御電圧ＶＰＬＬ２の入力方法については、例えば、図示しないが、電位レベルが数段階に設定された複数の第２の制御電圧ＶＰＬＬ２の印加端子と、各印加端子とＰチャネルＭＯＳトランジスタＰＳａ，ＰＳｂのゲートとの間にそれぞれ配設されたヒューズ素子とを設け、製造工程においてレーザープログラミングによって、ＰチャネルＭＯＳトランジスタＰＳａ，ＰＳｂのゲートに所望の電圧が印加されるように調整する構成が挙げられる。このような構成とすることにより、一の制御電圧ＶＰＬＬで保証する従来の遅延回路よりも、製造上のばらつきに対する耐性をさらに上げることが可能となる。
【００５７】
ＰチャネルＭＯＳトランジスタＰＳａ，ＰＳｂは、第２の制御電圧ＶＰＬＬ２が接地電圧レベルのときには、いずれもオン状態となり、各インバータの出力ノードとキャパシタＣＮａ，ＣＮｂとを電気的に結合する。これによって、信号配線は負荷容量を有することから、遅延量が大となる。
【００５８】
一方、ＰチャネルトランジスタＰＳａ，ＰＳｂは、第２の制御電圧ＶＰＬＬ２が電源電圧レベルのときには、いずれもオフ状態となり、信号配線とキャパシタＣＮａ，ＣＮｂとを電気的に分離する。これによって、信号配線に容量が付加されないことから、遅延量は小となる。
【００５９】
また、第２の制御電圧ＶＰＬＬ２の電位を接地電位と電源電圧の中間値である制御電圧ＶＰＬＬレベルに設定すれば、信号配線には、ＰチャネルＭＯＳトランジスタＰＳａ，ＰＳｂのチャネル抵抗とキャパシタＣＮａ，ＣＮｂとからなる負荷が結合されることから、遅延量を上記の２値の中間値に制御することができる。
【００６０】
以上のように、遅延ユニット５の遅延量は、入力クロックＣＬＫＩと出力クロックＣＬＫＯとの位相差に応じて、制御電圧ＶＰＬＬ，ＶＰＬＬ２の電位レベルを制御することにより調整される。すなわち、出力クロックＣＬＫＯの位相の方が遅れているときには、各遅延ユニット５の遅延量は減少するので、出力される出力クロックＣＬＫＯの周期は短くなる。一方、出力クロックＣＬＫＯの位相の方が進んでいるときには、各遅延ユニット５の遅延量は増加するので、出力される出力クロックＣＬＫＯの周期は長くなる。そして、出力クロックＣＬＫＯの位相と入力クロックＣＬＫＩの位相とが一致すると、位相同期ループ回路１０は、ロック状態となり、出力クロックＣＬＫＯと入力クロックＣＬＫＩとの周期は同一となる。
【００６１】
図４は、図１の電圧制御発振回路３の構成の一例を示す図である。
図４を参照して、電圧制御発振回路３は、図３の遅延ユニット５を奇数段（２ｍ＋１：ｍは自然数）環状に結合したリングオシレータからなる。
【００６２】
電圧制御発振回路３の各遅延ユニット５には、チャージポンプ回路２からの出力信号である制御電圧ＶＰＬＬと、製造工程において所望の電圧レベルに調整された第２の制御電圧ＶＰＬＬ２とが入力される。各遅延ユニット５の遅延量は、これらの制御電圧に応じて制御される。
【００６３】
出力クロックＣＬＫＯの位相と入力クロックＣＬＫＩの位相とが一致し、位相同期ループ回路１０がロック状態となると、制御電圧ＶＰＬＬは固定値となり、各遅延ユニット５の遅延量は所定の値に固定される。例えば、入力クロックＣＬＫＩの周波数をｆｉｎ（すなわち、パルス周期が１／ｆｉｎ）とすれば、（２ｍ＋１）段で構成される遅延段の各遅延ユニットにおける遅延量は、（１／ｆｉｎ）／（２ｍ＋１）となる。
【００６４】
図５は、図１の遅延段２１の構成の一例を示す図である。
図５を参照して、遅延段２１は、図３の遅延ユニット５を偶数段（２ｎ：ｎは自然数）を直列に結合した構成であり、図４の電圧制御発振回路３と基本的な構成は同じである。
【００６５】
したがって、遅延段２１を構成する各遅延ユニット５には、図４の電圧制御発振回路３と同様に、チャージポンプ回路２から出力される制御電圧ＶＰＬＬと、所望の電圧レベルに調整された第２の制御電圧ＶＰＬＬ２とが入力され、遅延量が調整される。位相同期ループ回路１０がロック状態となったときには、固定値となった制御電圧ＶＰＬＬを受けて、遅延段２１の各遅延ユニット５の遅延量も所定値に固定される。このとき、各遅延ユニット５の遅延量は、図４の電圧制御発振回路３の遅延ユニット５と同一の構成であることから、ともに等しくなる。すなわち、入力クロックＣＬＫＩの周波数をｆｉｎ（すなわち、パルス周期が１／ｆｉｎ）とする上記の例に従えば、遅延段２１における各遅延ユニット５の遅延量は、（１／ｆｉｎ）／（２ｍ＋１）となる。
【００６６】
このように、位相同期ループ回路１０内部の電圧制御発振回路３と遅延部２０内部の遅延段２１とを同一の遅延ユニット５で構成することにより、遅延部２０の遅延時間は、温度や電源電圧等の外部環境の変動に影響されずに、入力クロックＣＬＫＩの周波数にしたがって決定される一定値になるように制御することができる。したがって、図１に示す遅延部２０の出力信号Ｓｉｇ―Ｏｕｔ１〜Ｓｉｇ−Ｏｕｔ３は、それぞれ、高精度に設定された遅延量の遅延信号となる。
【００６７】
再び、図５を参照して、各遅延ユニット５は、図３に示すように、２つの出力ノードＯＵＴａ，ＯＵＴｂを有するが、外部出力用である出力ノードＯＵＴｂについては、偶数段目に位置する遅延ユニット５ごとに、遅延段２１の出力ノードＯＵＴ＿１〜ＯＵＴ＿ｎに結合される。したがって、各出力ノードＯＵＴ＿１〜ＯＵＴ＿ｎからは、入力信号と同相の遅延信号を取り出すことができる。例えば、出力ノードＯＵＴ＿１から出力される信号は、入力ノードＩＮからの入力信号が２・（１／ｆｉｎ）／（２ｍ＋１）で表わされる遅延時間だけ遅延された信号となる。すなわち、遅延部２０において入力信号に与えられる遅延時間の変化の最小幅は、遅延ユニット２段分の遅延量に相当する。
【００６８】
さらに、遅延段２１の出力ノードＯＵＴ＿１〜ＯＵＴ＿ｎは、所望の遅延量に応じて、一の出力ノードＯＵＴ＿ｉ（ｉはｎ以下の自然数）が選択されて、遅延段２１の出力ノードに接続される。
【００６９】
この結果、図１の遅延部２０において、入力信号Ｓｉｇ−Ｉｎは、各遅延段２１の入力ノードＩＮに入力されると、各遅延段２１の一の出力ノードＯＵＴ＿ｉから、それぞれ所望の遅延量だけ遅延した出力信号Ｓｉｇ−Ｏｕｔ１〜Ｓｉｇ−Ｏｕｔ３として、同相で取り出すことができる。
【００７０】
以上のように、この発明の実施の形態１に従えば、遅延部を位相同期ループ回路における遅延ユニットと同一の遅延ユニットで構成し、位相同期ループ回路の制御電圧および第２の制御電圧によって遅延ユニットの遅延量を制御することから、遅延部における遅延時間を、製造ばらつきや外部環境の変動等の影響されることなく、高精度に制御することが可能となる。
【００７１】
また、位相同期ループ回路で生成される制御電圧は、常に基準電圧以上に保持されることから、位相同期ループ回路のロックレンジから外れることなく、安定的にタイミング調整を行なうことができる。
【００７２】
［実施の形態２］
図６は、この発明の実施の形態２に従う遅延回路の構成を示す概略ブロック図である。
【００７３】
図６を参照して、遅延回路は、位相同期ループ回路１０と、遅延部３０とからなる。位相同期ループ回路１０については、図１に示す実施の形態１の遅延回路における構成と共通することから、チャージポンプ回路２のみを図示し、詳細な説明は省略する。
【００７４】
遅延部３０は、実施の形態１と同様に、複数の遅延段２１を含む。図６では、図示の簡略化のため、１個の遅延段のみ図示し、残りの遅延段については、図示を省略するものとする。遅延段２１は、実施の形態１と同様に、チャージポンプ回路２の制御電圧ＶＰＬＬに基づく制御信号に応じて遅延時間を変化させる。
【００７５】
さらに、遅延部３０は、チャージポンプ回路２の出力ノードと遅延段２１の制御電圧入力ノードとの間に配置された、ＰチャネルＭＯＳトランジスＰ２，Ｐ３と、ＮチャネルＭＯＳトランジスタＮ２，Ｎ３と、演算増幅器ＯＰ３とを有する。この点で、制御電圧ＶＰＬＬを直接供給する実施の形態１の遅延回路とは異なる。
【００７６】
ＰチャネルＭＯＳトランジスタＰ２とＮチャネルＭＯＳトランジスタＮ２とは、外部電源ノードＶｄｄと接地電位との間に直列に結合される。ＮチャネルＭＯＳトランジスタＮ２のゲートは、チャージポンプ回路２の出力ノードに接続され、制御電圧ＶＰＬＬが入力される。
【００７７】
ＰチャネルＭＯＳトランジスタＰ３は、ソースが外部電源ノードＶｄｄに、ゲートがＰチャネルＭＯＳトランジスタＰ２のゲートおよびドレインに接続されており、ＰチャネルＭＯＳトランジスタＰ２とカレントミラーを構成する。ＰチャネルＭＯＳトランジスタＰ２，Ｐ３を同じサイズとすれば、ＰチャネルＭＯＳトランジスタＰ３には、ＰチャネルＭＯＳトランジスタＰ２を流れる電流に等しいミラー電流が流れる。
【００７８】
ＮチャネルＭＯＳトランジスタＮ３は、ＰチャネルＭＯＳトランジスタＰ３のドレインと接地電位との間に電気的に結合されており、ゲートがドレインに接続される。
【００７９】
演算増幅器ＯＰ３は、非反転入力端子がＮチャネルＭＯＳトランジスタＮ３のゲートおよびドレインに接続され、反転入力端子が演算増幅器ＯＰ３の出力端子に直接結合される。したがって、演算増幅器ＯＰ２は、電圧フォロワ回路として動作する。演算増幅器ＯＰ３は、理想的には、入力インピーダンスが無限大となり、出力インピーダンスが０となることから、前後に接続された回路群の影響を受けることなく、入力電圧と同一レベルの電圧を安定的に生成することができる。さらに、演算増幅器ＯＰ３の出力端子は、遅延段２１の制御電圧入力ノードに結合される。
【００８０】
以上の構成において、チャージポンプ回路２からの制御電圧ＶＰＬＬがＮチャネルＭＯＳトランジスタＮ２のゲートに入力されると、その電位レベルに応じてＮチャネルＭＯＳトランジスタＮ２が駆動され、ドレイン・ソース間に電流が流れる。ＰチャネルＭＯＳトランジスタＰ２も駆動され、ＮチャネルＭＯＳトランジスタＮ２を流れる電流がソース・ドレイン間を流れる。
【００８１】
ＰチャネルＭＯＳトランジスタＰ３は、ＰチャネルＭＯＳトランジスタＰ２とカレントミラーを構成しているので、ＰチャネルＭＯＳトランジスタＰ２と同等の電流が流れる。
【００８２】
ＰチャネルＭＯＳトランジスタＰ３を流れる電流は、ＮチャネルＭＯＳトランジスタＮ３および演算増幅器ＯＰ３へと伝達される。ここで、演算増幅器ＯＰ３の入力インピーダンスは非常に大きいことから、伝達された電流は、すべてＮチャネルＭＯＳトランジスタＮ３へと流れ込む。この結果、ＮチャネルＭＯＳトランジスタＮ３には、ＮチャネルＭＯＳトランジスタＮ２と同等の電流が流れることとなる。すなわち、ＮチャネルＭＯＳトランジスタＮ３のゲートの電位は、ＮチャネルＭＯＳトランジスタＮ２のゲートの電位と等しく、その電位レベルは制御電圧ＶＰＬＬに駆動されて、演算増幅器ＯＰ３に入力される。
【００８３】
さらに、演算増幅器ＯＰ３は、電圧フォロワを構成することから、入力電圧に等しい電圧が出力端子に駆動され、遅延段２１の制御電圧として、図３に示す遅延ユニット５の制御電圧ＶＰＬＬの入力ノードに供給されることとなる。
【００８４】
以上の結果、遅延段２１には、位相同期ループ回路１０における制御電圧ＶＰＬＬと等電位の制御電圧が供給されることとなる。これにより、遅延段２１内部の各遅延ユニットは、位相同期ループ回路１０で保証される精度で、遅延量を制御することができる。
【００８５】
このように、本実施の形態の遅延回路は、遅延部３０において、チャージポンプ回路２からの制御電圧ＶＰＬＬを電流出力に変換して各遅延段２１に供給する構成とする。これは、以下の理由による。
【００８６】
本発明に従う遅延回路は、位相同期ループ回路１０の電圧制御発振回路３および遅延部３０の各遅延段２１に入力される制御電圧ＶＰＬＬと接地電位との電位差に応じて、遅延ユニット５に内包されるトランジスタのチャネル抵抗を変化させて遅延量を制御するものである。したがって、電圧制御発振回路３と遅延段２１との間では、接地電位レベルが一致していることが前提とされる。しかしながら、接地電位レベルは、接地電位供給ノードからの配線構造によって変動することから、接地電位レベルを一致させるためには、電圧制御発振回路３と遅延段２１とを近接させて配設することが必要とされる。この結果、回路レイアウトの自由度は低下することとなる。
【００８７】
そこで、本実施の形態では、図６に示すように、チャージポンプ回路２からの制御電圧ＶＰＬＬを電流出力に変換して遅延部３０内を伝達し、各遅延段２１には、該電流を再変換した電圧を制御電圧として供給する構成を採用する。これによって、伝達された電流から再生される電圧と接地電位との電位差を、位相同期ループ回路１０における制御電圧ＶＰＬＬと接地電位との電位差に一致させることができる。したがって、電圧制御発振回路３と遅延段２１とは、その配置関係によらず、等電位の制御電圧が供給されることから、高精度のタイミング調整機能を維持しながら、回路レイアウトの自由度を高めることができる。
【００８８】
［変更例］
図７は、この発明の実施の形態２の変更例に従う遅延回路の構成を示す概略ブロック図である。
【００８９】
図７を参照して、遅延回路は、位相同期ループ回路１０と、遅延部４０とからなる。位相同期ループ回路１０は、図１の実施の形態１の遅延回路における構成と共通することから、チャージポンプ回路２のみを図示し、詳細な説明は省略する。また、遅延部４０は、図１の実施の形態１の遅延回路における遅延部２０と同様に、複数の遅延段２１を有するが、図示の簡略化のため１個の遅延段のみ図示し、残りの遅延段については、図示を省略するものとする。
【００９０】
本変更例の遅延回路は、さらに、電圧制御発振回路３と遅延段２１とに供給される制御電圧を一致させる手段として、遅延部４０内部に配設されるＡ／Ｄ変換回路２２とＤ／Ａ変換回路２３とを備える。
【００９１】
Ａ／Ｄ変換回路２２とＤ／Ａ変換回路２３とは、チャージポンプ回路２の出力ノードと遅延段２１の制御電圧入力ノードとの間に直列に結合される。Ａ／Ｄ変換回路２２は、チャージポンプ回路２の近辺に配設され、Ｄ／Ａ変換回路２３は、遅延段２１の近辺に配設される。
【００９２】
この構成において、チャージポンプ回路２から出力される、アナログ信号である制御電圧ＶＰＬＬは、まず、Ａ／Ｄ変換回路２２においてデジタル信号に変換される。変換されたデジタル信号は、遅延部４０内部の遅延段２１へと伝達される。さらに、デジタル信号は、後段のＤ／Ａ変換回路２３においてアナログ信号である制御電圧に再変換され、遅延段２１の制御電圧として、各遅延ユニット５の制御電圧ＶＰＬＬの入力ノードに供給される。
【００９３】
アナログ信号である制御電圧ＶＰＬＬを一端デジタル信号に変換して伝送することによって、遅延段２１が遠隔して配設される場合であっても、歪み等の劣化を抑制し、後段のＤ／Ａ変換回路２３において、元の制御電圧の波形を復元することができる。この結果、電圧制御発振回路３と遅延段２１とに供給される制御電圧は、その配置関係によらず一致することから、高精度のタイミング調整機能を維持しながら、回路レイアウトの自由度を高めることができる。
【００９４】
なお、上記の実施の形態１および２では、クロック発生回路として、位相同期ループ回路を用いて、この制御電圧によってタイミング調整を行なう構成について説明したが、ＤＬＬ（Delay Locked Loop）回路を用いた構成としても、同様の作用効果を得ることができる。
【００９５】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００９６】
【発明の効果】
この発明は、以上に説明したように、遅延部を、位相同期ループ回路の電圧制御発振回路を構成する遅延ユニットと同一の遅延ユニットで構成し、位相同期ループ回路の制御電圧および第２の制御電圧によって遅延ユニットの遅延量を制御することから、製造ばらつきや外部環境の変動等の影響されない高精度なタイミング調整を行なうことができる。
【００９７】
また、制御電圧の下限を基準電圧に固定する構成とすることにより、位相同期ループ回路の出力周波数範囲内で、安定的にタイミング調整を行なうことができる。
【図面の簡単な説明】
【図１】この発明の実施の形態１に従う遅延回路の構成を示す概略ブロック図である。
【図２】図１に示すチャージポンプ回路の構成の一例を示す図である。
【図３】図１に示す電圧制御発振回路および遅延部を構成する遅延ユニットの構成の一例を示す図である。
【図４】図１に示す位相同期ループ回路におけるチャージポンプ回路の構成の一例を示す図である。
【図５】図１に示す遅延部における遅延段の構成の一例を示す図である。
【図６】この発明の実施の形態２に従う遅延回路の構成を示す概略ブロック図である。
【図７】この発明の実施の形態２の変更例に従う遅延回路の構成を示す概略ブロック図である。
【符号の説明】
１  位相比較器、２  チャージポンプ回路、３  電圧制御発振回路、４  クランプ回路、５  遅延ユニット、６  制御電圧配線、１０  位相同期ループ回路、２０，３０，４０  遅延部、２１  遅延段、２２  Ａ／Ｄ変換回路、２３  Ｄ／Ａ変換回路、Ｐ１，Ｐ２，Ｐ３，Ｐａ，Ｐｂ，ＰＣ，ＰＳａ，ＰＳｂ  ＰチャネルＭＯＳトランジスタ、Ｎ１，Ｎ２，Ｎ３，Ｎａ，Ｎａ１，Ｎｂ，Ｎｂ１  ＮチャネルＭＯＳトランジスタ、Ｒ１，Ｒ２  抵抗素子、Ｃ１，ＣＮａ，ＣＮｂ  キャパシタ、ＯＰ１，ＯＰ２，ＯＰ３  演算増幅器。
【図１】
2004208152.tif 000003
【図２】
2004208152.tif 000004
【図３】
2004208152.tif 000005
【図４】
2004208152.tif 000006
【図５】
2004208152.tif 000007
【図６】
2004208152.tif 000008
【図７】
2004208152.tif 000009